(57)【要約】【課題】安定した素子特性を有する不揮発性半導体メモリとそのＳＴＩ絶縁膜の形成方法を提供する。【解決手段】Ｓｉ基板１の素子分離領域に浅いトレンチ（凹部）を形成し、このトレンチの内部表面に厚さ３００Å程度で帯電されていないトレンチ酸化膜４ａを堆積し、引き続いてこのトレンチ酸化膜４ａの内側に厚さ４７００Å程度のＨＤＰ酸化膜４ｂを充填することにより、素子分離用のＳＴＩ膜４を形成する。これにより、ＳＴＩ膜４（トレンチ酸化膜４ａ）の下側が帯電しないので基板にダメージが与えられず、信頼性の高い絶縁膜が得られる。この信頼性の高い絶縁膜は、浮遊ゲートＦＧを有する不揮発性半導体メモリの絶縁膜として最適である。【選択図】図１
2008060266.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の素子分離領域に形成したトレンチに酸化物を充填して素子分離用の絶縁膜を形成する素子分離膜の形成方法において、
バイアス電圧を印加せずに酸素とシリコンを含むプラズマ状態の原料を前記トレンチの内部表面に堆積させる第１の工程と、
バイアス電圧を印加して酸素とシリコンを含むプラズマ状態の原料を前記トレンチの内部に充填する第２の工程とを、
順次行うことを特徴とする素子分離膜の形成方法。
【請求項２】
半導体基板の素子分離領域に形成したトレンチに酸化物を充填して素子分離用の絶縁膜を形成する素子分離膜の形成方法において、
相対的に低いバイアス電圧を印加して酸素とシリコンを含むプラズマ状態の原料を前記トレンチの内部表面に堆積させる第１の工程と、
相対的に高いバイアス電圧を印加して酸素とシリコンを含むプラズマ状態の原料を前記トレンチの内部に充填する第２の工程とを、
順次行うことを特徴とする素子分離膜の形成方法。
【請求項３】
前記第１及び第２の工程は、同一装置内で連続して実行されることを特徴とする請求項１または２記載の素子分離膜の形成方法。
【請求項４】
前記第２の工程に引き続き、前記素子分離膜の端部の凹凸を無くすためにバーズビーク酸化を行うことを特徴とする請求項１、２または３記載の素子分離膜の形成方法。
【請求項５】
半導体基板の素子分離領域に形成したトレンチに酸化物を充填して形成された素子分離用の絶縁膜と、前記絶縁膜で分離されたセル部に形成された浮遊ゲートを有する不揮発性のメモリセルとを備えた不揮発性半導体メモリにおいて、
前記絶縁膜は請求項１乃至４の内のいずれか１項に記載の素子分離膜の形成方法で形成したことを特徴とする不揮発性半導体メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳＴＩ（Shallow  Trench  Isolation）構造の素子分離膜の形成方法と、この素子分離膜を使用した不揮発性半導体メモリに関するものである。
【背景技術】
【０００２】
半導体素子の高速化及び高集積化の進展により、従来のＬＯＣＯＳ（Local  Oxidation  of  Silicon）酸化膜による素子分離膜に代わって、ＳＴＩ構造の素子分離膜が採用されている。
【０００３】
ＳＴＩは、シリコン基板を素子間の隔離に必要な深さまでエッチングしてトレンチ（凹部）を形成し、このトレンチを充填するように絶縁膜を形成した後、平坦化処理を行ってトレンチ以外の絶縁膜を除去したものである。絶縁膜としては、欠陥が少なく高い絶縁度を有するＨＤＰ（High  Density  plasma）酸化膜が用いられる。
【０００４】
下記特許文献１には、ＳＴＩの埋め込み酸化膜としてＨＤＰ酸化膜を用いたフラッシュメモリ素子とその製造方法が記載されている。また、下記特許文献２，３には、ＳＴＩ絶縁膜のエッジ部における欠陥の発生を防止するための技術が記載されている。また、下記特許文献４，５には、ＳＴＩエッジ部における欠陥防止に起因する素子特性の劣化を防止するための技術が記載されている。
【０００５】
【特許文献１】特開２００５−３１１２７９号公報
【特許文献２】特開２００３−３１８２５７号公報
【特許文献３】特開２００３−１８８２５１号公報
【特許文献４】特開２００２−２２２８５５号公報
【特許文献５】特開２００２−２８９６８３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、前記特許文献に記載されたＳＴＩ絶縁膜の形成は、何れもトレンチ内にＨＤＰ酸化膜を１工程で形成しているので、基板側がプラズマ等の荷電粒子で帯電し閾値が変動したり、リーク電流が発生したりすることにより、素子特性が不安定となるおそれがあった。特に、フラッシュメモリ等のフローティングゲートを有する不揮発性メモリでは、不安定な素子特性により、記憶内容が消失してしまうおそれがあった。
【０００７】
本発明は、安定な素子特性を有する不揮発性半導体メモリとその素子分離膜の形成方法を提供することを目的としている。
【課題を解決するための手段】
【０００８】
本発明は、半導体基板の素子分離領域に形成したトレンチに酸化物を充填して素子分離用の絶縁膜を形成する素子分離膜の形成方法において、バイアス電圧を印加せずにまたは相対的に低いバイアス電圧を印加して酸素とシリコンを含むプラズマ状態の原料を前記トレンチの内部表面に堆積させる第１の工程と、相対的に高いバイアス電圧を印加して酸素とシリコンを含むプラズマ状態の原料を前記トレンチの内部に充填する第２の工程とを順次行うことを特徴としている。
【０００９】
また、本発明の不揮発性半導体メモリは、半導体基板の素子分離領域に形成したトレンチに酸化物を充填して形成された素子分離用の絶縁膜と、前記素子分離膜の形成方法で形成した素子分離用の絶縁膜で分離されたセル部に形成された浮遊ゲートを有する不揮発性のメモリセルを備えている。
【発明の効果】
【００１０】
本発明では、素子分離領域に形成したトレンチに充填する素子分離用の絶縁膜を、バイアス電圧を印加せずにまたは相対的に低いバイアス電圧を印加して酸素とシリコンを含むプラズマ状態の原料を前記トレンチの内部表面に堆積させる第１の工程と、相対的に高いバイアス電圧を印加して酸素とシリコンを含むプラズマ状態の原料を前記トレンチの内部に充填する第２の工程とを順次行って形成している。これにより、第１の工程で堆積された酸化膜の下側が帯電しないので基板にダメージが発生せず、信頼性の高い絶縁膜が得られるという効果がある。特に、この信頼性の高い絶縁膜は、浮遊ゲートに蓄積した電荷によってデータを記憶する不揮発性半導体メモリの絶縁膜として最適である。
【発明を実施するための最良の形態】
【００１１】
この発明の前記並びにその他の目的と新規な特徴は、次の好ましい実施例の説明を添付図面と照らし合わせて読むと、より完全に明らかになるであろう。但し、図面は、もっぱら解説のためのものであって、この発明の範囲を限定するものではない。
【実施例１】
【００１２】
図１は、本発明の実施例を示す不揮発性半導体メモリの構成図である。
この不揮発性半導体メモリは、周囲から絶縁された浮遊ゲートＦＧを有するメモリセルに充電された電荷の有無によってデータを記憶するものである。メモリセルが形成されるセル部と、トランジスタ等で構成される周辺部とは、Ｓｉ基板１に形成された絶縁膜（ＳＴＩ膜４）による素子分離領域によって分離されている。
【００１３】
ＳＴＩ膜４は、詳細については後述するが、Ｓｉ基板１に形成したトレンチ内にＣＶＤ（Chemical  Vapor  Deposition）法を用いて、まずバイアスを印加しないＨＤＰ薄膜を生成させ、次にバイアスを印加させてＨＤＰ膜を形成することによってトレンチ内を充填したものである。ＳＴＩ膜４が形成されたＳｉ基板１の表面は、ＳｉＯによる絶縁膜５で覆われ、セル部のメモリセル部分の絶縁膜５上には浮遊ゲートＦＧが、周辺部のトランジスタ部分の絶縁膜５上にはゲートＧが、それぞれ形成されている。また、浮遊ゲートＦＧ上には、酸化膜８を介して制御ゲートＣＧが形成されている。
【００１４】
更に、制御ゲートＣＧとゲートＧが形成されたＳｉ基板１の表面上は、酸化膜１３，１４と窒化膜１５で順次覆われている。窒化膜１５上は、ＢＰＳＧ（Boro-Phospho  Silicate  Glass）膜１６で平坦化され、更にこのＢＰＳＧ膜１６上にＴＥＯＳ（Tetra  Ethyl  Ortho  Silicate）膜１７，１８が形成されている。
【００１５】
一方、Ｓｉ基板１内には、制御ゲートＣＧとゲートＧを挟んでイオンが拡散されたソース・ドレインＳ／Ｄが形成されている。ソース・ドレインＳ／Ｄ上には、絶縁膜５、酸化膜１３，１４、窒化膜１５、ＢＰＳＧ膜１６及びＴＥＯＳ膜１７，１８を貫通するコンタクトホールが形成され、このコンタクトホール内に、表面がＴｉ／ＴｉＮ膜１９で覆われたＷコンタクト２０が充填されている。ＴＥＯＳ膜１８とＷコンタクト２０の表面には、Ｔｉ／ＴｉＮ膜２１を介してＣｕ／Ａｌによるメタル配線２２が形成されている。更に、メタル配線２２上にはＴｉ／ＴｉＮ膜２１が形成され、その表面にＳＩＯＮ膜２４が形成されている。
【００１６】
図２は、ＣＶＤ装置の概略図である。
このＣＶＤ装置は、ＳＴＩ膜４等の形成に使用するもので、処理対象のウエハを搭載する静電チャックと、処理容器であるベルジャーと、このベルジャー内部に原料ガスを注入するためのガス注入器を有している。ベルジャーはセラミック製のドームで、その外側にはベルジャー内に注入した原料ガスをプラズマに分解するための低周波電圧を印加する電極が取り付けられている。また、静電チャックには、プラズマを強制的にウエハに引き付けるためのバイアス電圧（高周波電圧）が印加できるようになっている。
【００１７】
図３〜図７は、図１の不揮発性半導体メモリの製造方法を示す工程図（その１〜その５）である。以下、図２〜図７を参照しつつ、図１の不揮発性半導体メモリの製造方法を説明する。
【００１８】
（工程１）
図３（ａ）に示すように、Ｓｉ基板１の表面に、厚さ１００Å程度のパッド酸化膜２と厚さ１０００Å程度の窒化膜３を順次形成する。
【００１９】
（工程２）
窒化膜３の表面にエッチング用のレジストコートを塗布し、通常のホトリソグラフィ・エッチング技術を用いて、図３（ｂ）に示すように、所定の素子分離領域にトレンチＴを形成する。なお、セル部のＳｉ基板１におけるトレンチＴの深さは１８００Å程度、周辺部のトレンチＴの深さは２０００Å程度である。
【００２０】
（工程３）
図２のＣＶＤ装置を用いて、図３（ｃ）に示すように、トレンチＴの内部表面に、厚さ３００Å程度のトレンチ酸化膜４ａを形成する。このトレンチ酸化膜４ａの生成条件は、次のとおりである。
原料ガスＳｉＨ４の流量：１５９ｓｃｃｍ
原料ガスＯ２の流量：３００ｓｃｃｍ
原料ガスＨｅの流量：３２５ｓｃｃｍ
低周波電源（４００ｋＨｚ）の電力：３８５０Ｗ
高周波電源（１３．５６ＭＨｚ）の電力：０Ｗ
生成時間：２ｓ
【００２１】
このとき、バイアス電圧として高周波電圧が印加されないので、トレンチ酸化膜４ａの下側の窒化膜３は帯電せず、基板にダメージが発生しない。
【００２２】
（工程４）
工程３に引き続いて同じＣＶＤ装置を用いて、トレンチ酸化膜４ａの内側にトレンチＴを埋めるように、厚さ４７００Å程度のＨＤＰ酸化膜４ｂを形成する。このＨＤＰ酸化膜４ｂの生成条件は、次のとおりである。
原料ガスＳｉＨ４の流量：１５９ｓｃｃｍ
原料ガスＯ２の流量：３００ｓｃｃｍ
原料ガスＨｅの流量：３２５ｓｃｃｍ
低周波電源（４００ｋＨｚ）の電力：３８５０Ｗ
高周波電源（１３．５６ＭＨｚ）の電力：２０００Ｗ
生成時間：５５ｓ
【００２３】
このとき、低周波電圧と共にバイアス用の高周波電圧が印加されるので、トレンチ酸化膜４ａの上側に高密度のＨＤＰ酸化膜４ｂが形成される。その後、ＨＤＰ酸化膜４ｂの表面をＣＭＰ（Chemical  Mechanical  Polishing）で研磨して表面を均一に形成し、図３（ｄ）に示すようなＳＴＩ膜４で分離された構造が得られる。
【００２４】
（工程５）
次に、ＳＴＩ膜４の端部の凹凸を無くすために、３００Å程度のバーズビーク酸化を行い、その後、図３（ｅ）に示すように酸化膜を除去する。
【００２５】
（工程６）
更に、図３（ｆ）に示すように窒化膜３を除去する。これにより、基板表面にダメージを与えずに、かつ端部にディボットのないＳＴＩ膜４で素子分離領域が形成されたＳｉ基板１が得られる。
【００２６】
（工程７）
図４（ａ）に示すように、パッド酸化膜２を除去する。
【００２７】
（工程８）
パッド酸化膜２が除去されたＳｉ基板１の表面を酸化し、図４（ｂ）に示すように、厚さ１００Å程度の絶縁膜５を形成し、この絶縁膜５の上に厚さ５００Å程度のポリシリコン膜６と、厚さ７０Å程度のＬＰ(Low  Power)−ＴＥＯＳ−ＳｉＯによる犠牲膜（絶縁膜）７をＣＶＤによって形成する。更に、犠牲膜７を介してポリシリコン膜６にＰ＋イオンを打ち込む。
【００２８】
（工程９）
図４（ｃ）に示すように犠牲膜７を除去した後、約８００℃の炉で１５分間程度、ポリシリコン膜６のアニールを行う。
【００２９】
（工程１０）
ポリシリコン膜６の表面にエッチング用のレジストコートを塗布し、ホトリソグラフィ・エッチング技術を用いてセル部以外のポリシリコン膜６を除去する。これにより、図４（ｄ）に示すように、セル部にポリシリコン膜６Ａが残る。
【００３０】
（工程１１）
セル部にポリシリコン膜６Ａが残ったＳｉ基板１の表面に、厚さ８０Å程度の酸化膜８を形成し、この酸化膜８の表面に厚さ１０００Å程度のポリシリコン膜９をＣＶＤによって形成する。更に、約９００℃の炉で３０分間程度、ポリシリコン膜９のアニールを行った後、図５（ａ）に示すように、このポリシリコン膜９の表面に、厚さ７００Å程度のＷＳｉ膜１０と、厚さ７００Å程度のＰＥ(Plasma  Enhanced)−ＴＥＯＳ−ＳｉＯによる酸化膜１１をＣＶＤによって順次形成する。
【００３１】
（工程１２）
酸化膜１１の表面にエッチング用のレジストコートを塗布し、ホトリソグラフィ・エッチング技術を用いてセル部の制御ゲートＣＧと周辺部のゲートＧ以外の酸化膜１１、ＷＳｉ膜１０及びポリシリコン膜９を除去する。これにより、図５（ｂ）に示すように、セル部の制御ゲートＣＧと周辺部のゲートＧが残る。
【００３２】
（工程１３）
セル部の浮遊ゲートＦＧを形成するために、図５（ｃ）に示すように、周辺部に形成したゲートＧをレジスト１２によって保護する。
【００３３】
（工程１４）
セル部に形成された制御ゲートＣＧをマスクとして、エッチングによって周囲の酸化膜８とポリシリコン膜６Ａを除去し、制御ゲートＣＧの下側に酸化膜８Ｂとポリシリコン膜６Ｂによる浮遊ゲートＦＧを形成する。その後、レジスト１２を除去することにより、図５（ｄ）に示すように、セル部と周辺部のゲートが完成する。
【００３４】
（工程１５）
ゲートが完成したＳｉ基板１を１０００℃程度の炉で熱酸化し、図６（ａ）に示すように、表面全体に厚さ１００Å程度のマスク酸化膜１３を形成する。
【００３５】
（工程１６）
マスク酸化膜１３の表面にイオン注入用のマスクを形成し、セル部の浮遊ゲートＦＧの下部のＳｉ基板１にＡｓ＋イオンを注入した後、このマスクを除去する。これにより、図６（ｂ）に示すように、セル部にイオン拡散層によるソース・ドレインＳ／Ｄが形成され、セル部のメモリセルが完成する。
【００３６】
（工程１７）
図６（ｃ）に示すように、マスク酸化膜１３の表面全体に厚さ３００Å程度のＳＷ酸化膜１４を、ＣＶＤによって形成する。
【００３７】
（工程１８）
ＳＷ酸化膜１４の表面にイオン注入用のマスクを形成し、周辺部のゲートＧの下部のＳｉ基板１にＢＦ２＋イオンを注入した後、このマスクを除去する。これにより、図６（ｄ）に示すように、周辺部にイオン拡散層によるソース・ドレインＳ／Ｄが形成され、周辺部のトランジスタが完成する。
【００３８】
（工程１９）
メモリセルとトランジスタが完成したＳｉ基板１のＳＷ酸化膜１４の表面に、図７（ａ）に示すように、厚さ１５０Å程度の窒化膜１５をＣＶＤによって形成する。
【００３９】
（工程２０）
窒化膜１５の表面にＢＰＳＧ１６を塗布し、これを７５０度程度の炉の中で９０分間程度溶融させる。これにより、図７（ｂ）に示すように、窒化膜１５の表面全体がＢＰＳＧ膜１６で凹凸のない平面状に被覆される。更に、ＢＰＳＧ膜１６の表面に、厚さ６０００Å程度のＰＥ−ＴＥＯＳ−ＳｉＯ１７と、厚さ１０００Å程度のＬＰ−ＴＥＯＳ−ＳｉＯ１８による酸化膜をＣＶＤによって形成する。
【００４０】
（工程２１）
ＬＰ−ＴＥＯＳ−ＳｉＯ１８の表面にエッチング用のレジストコートを塗布し、ホトリソグラフィ・エッチング技術を用いてコンタクトホールＣＨを形成する。このコンタクトホールＣＨは、図７（ｃ）に示すように、ＬＰ−ＴＥＯＳ−ＳｉＯ１８、ＰＥ−ＴＥＯＳ−ＳｉＯ１７、ＢＰＳＧ膜１６、窒化膜１５、ＳＷ酸化膜１４及び絶縁膜５を貫通してソース・ドレインＳ／Ｄの拡散領域に達するものである。
【００４１】
（工程２２）
図７（ｄ）に示すように、コンタクトホールＨＣの内側に厚さ２５０Å程度のＴｉＳｉ膜と１００Å程度のＴｉＮ膜によるＴｉ／ＴｉＮ膜１９と、厚さ３０００Å程度のＷコンタクト２０を、ＣＶＤによって形成し、このコンタクトホールＣＨを充填する。
【００４２】
（工程２３）
その後、コンタクトが形成されたＬＰ−ＴＥＯＳ−ＳｉＯ１８の表面に、Ｔｉ／ＴｉＮ膜２１、Ｃｕ／Ａｌによるメタル配線層２２及びＴｉ／ＴｉＮ膜２３を順次蒸着し、所定の配線パターンを形成した後、その表面にＳＩＯＮ膜２４を形成する。これにより、図１の不揮発性半導体メモリが完成する。
【００４３】
以上のように、本実施例の不揮発性半導体メモリは、工程３でトレンチＴの内部表面に形成した厚さ３００Å程度で帯電されていないトレンチ酸化膜４ａと、工程４でトレンチ酸化膜４ａの内側に形成した厚さ４７００Å程度のＨＤＰ酸化膜４ｂからなるＳＴＩ膜４を素子分離領域として使用している。これにより、ＳＴＩ膜４のトレンチ酸化膜４ａの下側の窒化膜３が帯電しないので基板にダメージが与えられず、浮遊ゲートＦＧの下側の絶縁膜５が劣化せず、信頼性の高い絶縁膜が得られる。また、工程５において、バーズビーク酸化を行いＳＴＩ膜４の端部の凹凸を無くすようにしている。これにより、均一な絶縁膜５が形成され、リークパスの発生が無くなって更に信頼性の高い絶縁膜が得られるという利点がある。
【００４４】
なお、本発明は、上記実施例に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。
（ａ）  工程３，４で示したトレンチ酸化膜４ａやＨＤＰ酸化膜４ｂの生成条件は一例であり、ここに示した数値に厳密に従う必要は無い。例えば、工程３では高周波電源によるバイアス電圧を印加せずにトレンチ酸化膜４ａを形成しているが、工程４のバイアス電圧よりも相対的に低いバイアス電圧を印加してトレンチ酸化膜４ａを形成するようにしても良い。また、その他の工程における数値も一例であり、プラス・マイナス１０％程度の範囲内であれば、問題なく適用可能である。
（ｂ）  工程７以降のメモリセル等の製造過程は一例であり、他の従来の製造工程を適用することができる。
（ｃ）  工程３〜５は、不揮発性半導体メモリに限らず、その他の半導体装置のＳＴＩ膜の形成に適用することができる。
（ｄ）  半導体基板としてＳｉ基板を用いた例を示したが、ガラス等の絶縁基板の上にＳｉ膜を形成したＳＯＩ(Silicon  on  Insulator)基板等にも同様に適用可能である。
【図面の簡単な説明】
【００４５】
【図１】本発明の実施例を示す不揮発性半導体メモリの構成図である。
【図２】ＣＶＤ装置の概略図である。
【図３】図１の不揮発性半導体メモリの製造方法を示す工程図（その１）である。
【図４】図１の不揮発性半導体メモリの製造方法を示す工程図（その２）である。
【図５】図１の不揮発性半導体メモリの製造方法を示す工程図（その３）である。
【図６】図１の不揮発性半導体メモリの製造方法を示す工程図（その４）である。
【図７】図１の不揮発性半導体メモリの製造方法を示す工程図（その５）である。
【符号の説明】
【００４６】
１    Ｓｉ基板
４    ＳＴＩ膜
４ａ    トレンチ酸化膜
４ｂ    ＨＤＰ酸化膜
５    絶縁膜
ＣＧ    制御ゲート
ＦＧ    浮遊ゲート
Ｔ    トレンチ
【図１】
2008060266.tif 000003
【図２】
2008060266.tif 000004
【図３】
2008060266.tif 000005
【図４】
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【図５】
2008060266.tif 000007
【図６】
2008060266.tif 000008
【図７】
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