(57)【要約】【課題】ノイズを低減する。【解決手段】検出期間において選択されない画素回路４０では、第１電源線１１に第１電源電位ＶＳＳが供給される。このとき、増幅トランジスタ４５のゲート電位は第１電源電位ＶＳＳとなる。検出線１４の電位ＶsenseはＶＳＳ＜Ｖsense＜ＶＤＤとなる。このため、第１端子４５ａがソースなる。ゲート・ソース間電圧Ｖｇｓは「０」となるので、リーク電流を低減することができる。この結果、検出線１４にリーク電流が漏れ出すことを抑制して検出信号の精度を向上させることができる。【選択図】図１１
2008113400.tif 000002
【特許請求の範囲】
【請求項１】
第１電源線に接続された第１端子と検出線に接続された第２端子とを備えたトランジスタと、前記トランジスタのゲートと接続され、外的要因に応じて前記トランジスタのゲート電位を変化させる検出素子とを備えた単位回路の駆動方法であって、
前記トランジスタの前記第２端子から出力される検出信号を前記検出線を介して取り出す場合、前記第１電源線に第１電位を供給し、
前記トランジスタの前記第２端子から出力される検出信号を前記検出線を介して取り出さない場合、前記第１電源線に第２電位を供給すると共に、前記トランジスタのゲートの電位を前記第２電位に設定する、
ことを特徴とする単位回路の駆動方法。
【請求項２】
複数の第１電源線と、複数の検出線と、前記第１電源線と前記検出線との交差に対応して設けられた複数の単位回路とを備えた検出装置であって、
前記複数の単位回路の各々は、
前記第１電源線に接続された第１端子と検出線に接続された第２端子とを備えたトランジスタと、
前記トランジスタのゲートと接続され、外的要因に応じて前記トランジスタのゲート電位を変化させる検出素子とを備え、
前記トランジスタの前記第２端子から前記検出線へ検出信号を出力させる検出期間おいて、前記第１電源線に第１電位を供給し、前記検出信号を出力させない非検出期間おいて、前記第１電源線に第２電位を供給する第１電源線駆動手段とを、
具備する検出装置。
【請求項３】
複数の第２電源線と、
前記複数の単位回路の各々は、さらに、
前記第１電源線と前記トランジスタのゲートとの間に設けられた容量素子と、
前記第２電源線と前記トランジスタのゲートとの間に設けられ、前記検出期間に先立つリセット期間においてオン状態となるスイッチング素子とを備え、
前記リセット期間において前記第２電源線に前記第２電位を供給する第２電源線駆動手段とを、
具備する請求項２に記載の検出装置。
【請求項４】
前記複数の単位回路の各々は、さらに、
前記第１電源線と前記トランジスタのゲートとの間に設けられた容量素子と、
前記第１電源線と前記トランジスタのゲートとの間に設けられ、前記検出期間に先立つリセット期間においてオン状態となるスイッチング素子とを備え、
前記第１電源線駆動手段は、前記リセット期間において前記第１電源線に前記第２電位を供給する、
請求項２に記載の検出装置。
【請求項５】
前記第１電源線駆動手段は、
前記複数の第１電源線の各々を選択する制御信号を出力するシフトレジスタと、
前記複数の第１電源線の各々に対応して設けられ、前記制御信号が各々供給され、複数のバッファが直列に接続された複数のバッファ群とを備え、
前記バッファ群に属する前記複数のバッファのうち最終段のバッファが他のバッファと異なる電源で動作し、当該異なる電源は前記第１電位と前記第２電位とを前記最終段のバッファに供給する、
ことを特徴とする請求項２乃至４のうちいずれか１項に記載の検出装置。
【請求項６】
前記複数の単位回路は行方向と列方向に配列されており、
前記複数の第１電源線は、２行の前記単位回路に対して１本が設けられており、
前記複数の第１電源配線の各々を２行の前記単位回路で兼用する、
ことを特徴とする請求項２乃至５のうちいずれか１項に記載の検出装置。
【請求項７】
前記トランジスタは薄膜トランジスタであることを特徴とする請求項２乃至６のうちいずれか１項に記載の検出装置。
【請求項８】
前記検出素子は、光エネルギーを電気エネルギーに変換する光電変換素子であることを特徴とする請求項２乃至７のうちいずれか１項に記載の検出装置。
【請求項９】
請求項２乃至８のうちいずれか１項に記載の検出装置を備えたことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フォトダイオードなど各種の検出素子を備えた単位回路を駆動する技術に関する。
【背景技術】
【０００２】
入射光の光量に応じた電流を出力するフォトダイオードを用いて、画像を撮像する固体撮像装置がある。固体撮像装置では、半導体基板上にフォトダイオードとＭＯＳＦＥＴとが形成されるのが一般的である。
固体撮像装置に用いられる画素回路として、図２１に示す回路が知られている（非特許文献１）。この画素回路では、入射光の光量を検出する期間において、転送トランジスタＴｒ３をオン状態にして、フォトダイオードＰＤで発生する電流を増幅トランジスタＴｒ１に供給する。増幅トランジスタＴｒ１は検出線ＳＥＮを介して検出電流を出力する。一方、入射光の光量を検出しない期間では、転送トランジスタＴｒ３をオフ状態にする一方、リセットトランジスタＴｒ２をオン状態にしてリセット線ＲＳＤの電位を増幅トランジスタＴｒ１に供給する。ここで、リセット線ＲＳＤの電位は、増幅トランジスタＴｒ１をオフ状態にできるように低電位ＶＳＳに設定される。
【非特許文献１】映像情報メディア学会誌Vol.60,No.3 p295〜298
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ところで、ガラス基板上に形成される薄膜トランジスタ（以下、ＴＦＴ：Thin Film Transistor）と略す。）は、オフ電流が大きい。図２２にｎチャネル型のＴＦＴの特性を示す。この図に示すように、ゲート・ソース間の電圧Ｖｇｓが負になると、ドレイン電流Ｉｄｓが増加する傾向がある。オフ電流は、ソース電位に対してゲート電位が低いほど大きくなり、また、ドレイン・ソース間の電圧が大きくなるほど大きくなる。
上述した従来の画素回路では、増幅トランジスタＴｒ１のドレインには電源電位ＶＤＤが常時供給されている。そして、入射光の光量を検出しない期間において、増幅トランジスタＴｒ１のゲート電位は低電位ＶＳＳとなる。このため、従来の画素回路をＴＦＴで構成すると、入射光の光量を検出しない期間において、オフ電流が検出線ＳＥＮに流れ込み、これによってノイズが発生するといった問題があった。
本発明は、このような事情に鑑みてなされたものであり、薄膜トランジスタを用いる場合であっても、オフ電流に起因するノイズを抑制するという課題の解決を目的としている。
【課題を解決するための手段】
【０００４】
この課題を解決するために、本発明に係る単位回路の駆動方法は、第１電源線（例えば、図１１の１１）に接続された第１端子（例えば、図１１の４５ａ）と検出線（例えば、図１１の１４）に接続された第２端子（例えば、図１１の４５ｂ）とを備えたトランジスタ（例えば、図１１の４５ｂ）と、前記トランジスタのゲートと接続され、外的要因に応じて前記トランジスタのゲート電位を変化させる検出素子（例えば、図１１の４７）とを備えた単位回路を駆動する方法であって、前記トランジスタの前記第２端子から出力される検出信号を前記検出線を介して取り出す場合、前記第１電源線に第１電位を供給し、前記トランジスタの前記第２端子から出力される検出信号を前記検出線を介して取り出さない場合、前記第１電源線に第２電位を供給すると共に、前記トランジスタのゲートの電位を前記第２電位に設定することを特徴とする。
【０００５】
この発明によれば、単位回路から検出信号を取り出さない場合に、トランジスタのゲートと第１端子とを第２電位にバイアスすることができるので、トランジスタのリーク電流を低減することができる。リーク電流は本来、検出線に検出信号が出力されない期間に漏れ出るものであるからノイズとして作用するが、この発明によれば、リーク電流を低減することができるので、ノイズを低減して検出素子の検出結果を高い精度で取り出すことができる。なお、検出線の電位と、第１電位、および第２電位との関係は、第２電位＜検出線の電位＜第１電位の関係があることが好ましい。
【０００６】
次に、本発明に係る検出装置は、複数の第１電源線と、複数の検出線と、前記第１電源線と前記検出線との交差に対応して設けられた複数の単位回路とを備えるものであって、前記複数の単位回路の各々は、前記第１電源線に接続された第１端子と検出線に接続された第２端子とを備えたトランジスタと、前記トランジスタのゲートと接続され、外的要因に応じて前記トランジスタのゲート電位を変化させる検出素子とを備え、前記トランジスタの前記第２端子から前記検出線へ検出信号を出力させる検出期間（例えば、図５に示すＴdet）おいて、前記第１電源線に第１電位を供給し、前記検出信号を出力させない非検出期間（例えば、図５に示すＴrest、Tini、Tread）おいて、前記第１電源線に第２電位を供給する第１電源線駆動手段（例えば、図１の１００）とを具備する。
【０００７】
この発明によれば、第１電源線に第１電位と第２電位とを選択して供給するので、トランジスタの第１端子の電位を非検出期間において、第２電位に設定することができる。これにより、非検出期間においてトランジスタのリーク電流を低減し、ノイズを抑制して検出素子の検出結果を高い精度で取り出すことができる。
【０００８】
上述した検出装置の好ましい態様としては、複数の第２電源線と、前記複数の単位回路の各々は、さらに、前記第１電源線と前記トランジスタのゲートとの間に設けられた容量素子と、前記第２電源線と前記トランジスタのゲートとの間に設けられ、前記検出期間に先立つリセット期間（例えば、図５に示すＴrest）においてオン状態となるスイッチング素子とを備え、前記リセット期間において前記第２電源線に前記第２電位を供給する第２電源線駆動手段（例えば、図１の２００Ｂ）とを具備する。この発明によれば、リセット期間においてトランジスタのゲート電位を第２電位に設定するので、これを容量素子で保持することにより、非検出期間においてリーク電流を低減することができる。
【０００９】
上述した検出装置の他の態様としては、前記複数の単位回路の各々は、さらに、前記第１電源線と前記トランジスタのゲートとの間に設けられた容量素子と、前記第１電源線と前記トランジスタのゲートとの間に設けられ、前記検出期間に先立つ初期化期間においてオン状態となるスイッチング素子とを備え、前記第１電源線駆動手段は、前記初期化期間において前記第１電源線に前記第２電位を供給することが好ましい。この発明によれば、第２電源線を省略することができる。この結果、スペースが空くので配線密度が低下し、歩留まりが向上する。さらには、微細化が可能となる。
【００１０】
上述した検出装置において、前記第１電源線駆動手段の具体的な態様としては、前記複数の第１電源線の各々を選択する制御信号を出力するシフトレジスタと、前記複数の第１電源線の各々に対応して設けられ、前記制御信号が各々供給され、複数のバッファが直列に接続された複数のバッファ群とを備え、前記バッファ群に属する前記複数のバッファのうち最終段のバッファが他のバッファと異なる電源で動作し、当該異なる電源は前記第１電位と前記第２電位とを前記最終段のバッファに供給することが好ましい。
【００１１】
検出信号は第１電源線から供給される第１電位に基づいて生成されるところ、この電源をその目的以外の回路で使用するとノイズの発生源となる。そこで、バッファの最終段のみを別電源として使用することにより、ノイズをより一層低減することができる。
【００１２】
また、上述した検出装置において、前記複数の単位回路は行方向と列方向に配列されており、前記複数の第１電源線は、２行の前記単位回路に対して１本が設けられており、前記複数の第１電源配線の各々を２行の前記単位回路で兼用することが好ましい。この発明によれば、第１電源線の本数を減らすことができるので、配線密度が低下し、歩留まりが向上する。さらには、微細化が可能となる。
【００１３】
さらに、上述した検出装置において、前記トランジスタは薄膜トランジスタであることが好ましい。薄膜トランジスタは、ゲート・ソース間電圧が負の場合、リーク電流が大きいという性質があるが、この検出装置によれば、リーク電流を低減できるので、薄膜トランジスタで構成してもノイズを抑制することが可能となる。
【００１４】
また、上述した検出装置において、前記検出素子は、光エネルギーを電気エネルギーに変換する光電変換素子であることが好ましい。この場合には、画像を読み取ることができる。光電変換素子の典型例はフォトダイオードである。
次ぎに、本発明に係る電子機器は、上述した検出装置を備えたことを特徴とする。このような電子機器としては、スキャナー、ビデオカメラや電子スチルカメラ等の撮像装置、タッチパネル、温度測定装置などが該当する。
【発明を実施するための最良の形態】
【００１５】
＜１．第１実施形態＞
図１に本発明の第１実施形態に係る検出装置の構成を示す。検出装置１は、スキャナーや撮像装置などの画像読取装置に適用される。同図に示されるように、検出装置１は、画素領域Ａ、Ｙドライバ１００、第１Ｘドライバ２００Ａ、第２Ｘドライバ２００Ｂ、制御回路３００を備える。このうち画素領域Ａには、Ｘ方向に延在するｍ本の走査線１０と、各走査線１０に対をなしてＸ方向に延在するｍ本の第１電源線１１と、Ｘ方向に直交するＹ方向に延在するｎ本の第２電源線１２と、各第２電源線１４に対をなしてＹ方向に延在するｎ本の検出線１４とが形成される。走査線１０と第２電源線１２との各交差に対応する位置には画素回路４０が配置される。したがって、これらの画素回路４０は、縦ｍ行×横ｎ列のマトリクス状に配列する。
【００１６】
Ｙドライバ１００は、画素領域Ａに配列する各画素回路４０を水平走査期間ごとに行単位で選択して、走査信号Ｙ１〜Ｙｍを各走査線１０に出力する。さらに、Ｙドライバ１００は、第１電源信号ＧＰ１〜ＧＰｍを生成して各第１電源線１１に出力する。第１電源信号ＧＰ１〜ＧＰｍは、第１電源電位ＶＤＤと第２電源電位ＶＳＳとのいずれか一方の電位となる。この例では、ＶＤＤ＞ＶＳＳとなる。後述するように第１電源線１１の電位が第１電源電位ＶＤＤのとき、各画素回路４０から入射光の光量に応じた大きさの検出信号Ｘ１〜Ｘｎが出力される。なお、検出信号Ｘ１〜Ｘｎの各々には、列方向に並ぶｍ個の画素回路４０から出力される信号が時分割多重される。
【００１７】
第１Ｘドライバ２００Ａは、ｎ本の検出線１４から供給される検出信号Ｘ１〜Ｘｎをサンプルホールドし、サンプルホールドの結果に基づいて画像信号ＶＩＤを生成する。また、第２Ｘドライバ２００Ｂは、第２電源線１２に第１電源電位ＶＤＤまたは第２電源電位ＶＳＳの一方を供給する。さらに、各検出線１４を所定のタイミングで第２電源電位ＶＳＳにプリチャージする。制御回路３００は、クロック信号など各種の制御信号をＹドライバ１００、第１Ｘドライバ２００Ａおよび第２Ｘドライバ２００Ｂに供給する。
【００１８】
図２に画素回路４０の構成を示す。なお、この画素回路４０はｉ（ｉは１≦ｉ≦ｍの整数）行j（ｊは１≦ｊ≦ｎの整数）列目に配置されるが、他の画素回路４０も同様に構成されている。画素回路４０は、フォトダイオード４７を備える。フォトダイオード４７は入射光の光量に応じた大きさの電流を出力するものであって、光エネルギーを電気エネルギーに変換する光電変換素子として機能する。フォトダイオード４７の陽極（第１の端子）は固定電位に接続されており、その陰極は増幅トランジスタ４５のゲートに接続されている。また、増幅トランジスタ４５のゲートと第１電源線１１との間には容量素子４３が設けられている。この容量素子４３にフォトダイオード４７から出力される電荷が蓄積される。増幅トランジスタ４５のゲートと第２電源線１２との間にはリセットトランジスタ４１が設けられている。このリセットトランジスタ４１はスイッチング素子として機能し、走査信号Ｙｉがアクティブになると第２電源線１２の電位を増幅トランジスタ４５のゲートに供給する。さらに、増幅トランジスタ４５のドレインは第１電源線１１と電気的に接続される一方、そのソースは検出線１４と電気的に接続される。なお、増幅トランジスタ４５におけるドレインとソースの関係は、電位が高い方をドレイン、電位が低い方をソースと定義するので、バイアスによってはドレインとソースとが逆転することがある。
【００１９】
図３に、第１Ｘドライバ２００Ａのブロック図を示す。第１Ｘドライバ２００Ａはｎ本の検出線１４に各々対応する処理ユニットＵａ１〜Ｕａｎを備える。ここでは、処理ユニットＵａ１について説明するが、他の処理ユニットも同様に構成されている。トランスファーゲート２０、容量素子２１および容量素子２２は、サンプルホールド回路として機能する。トランスファーゲート２０はサンプリング信号ＳＨＧがハイレベルの場合、オン状態となり、ローレベルの場合、オフ状態となる。これにより、検出信号Ｘ１が取り込まれ保持される。また、インバータ２３は増幅回路として機能する。トランスファーゲート２４は、インバータ２３の入力を中間電位にバイアスするために用いられる。すなわち、制御信号ＡＭＧがハイレベルになるとインバータ２３の入力と出力とが短絡され、入力電位が中間電位がバイアスされる。インバータ２３の出力端子はスイッチングトランジスタ２５を介して配線Ｌに接続されている。スイッチングトランジスタ２５のゲートにはシフトレジスタ２６の出力信号が供給される。シフトレジスタ２６は、転送開始パルスＤＸをＸクロック信号ＸＣＫに従って順次転送して出力信号を生成する。この出力信号によって各処理ユニットＵａ１〜Ｕａｎは排他的に検出信号を配線Ｌに供給し、配線Ｌで検出信号が合成され、バッファＢを介して画像信号ＶＩＤとして出力される。なお、サンプリング信号ＳＨＧ、制御信号ＡＭＧ、転送開始パルスＤＸ、およびＸクロック信号ＸＣＫは、制御回路３００から供給される。
【００２０】
図４は、第２Ｘドライバ２００Ｂの構成を示すブロック図である。第２Ｘドライバ２００Ｂはｎ列に各々対応する処理ユニットＵｂ１〜Ｕｂｎを備える。ここでは、処理ユニットＵｂ１について説明するが、他の処理ユニットも同様に構成されている。トランジスタ２７とトランジスタ２８とは制御信号ＳＧ１およびＳＧ２によってオン・オフが制御される。ここで制御信号ＳＧ２は制御信号ＳＧ１を反転したものである。したがって、トランジスタ２７とトランジスタ２８とは排他的にオン状態となり、第２電源線１２に第１電源電位ＶＤＤまたは第２電源電位ＶＳＳを供給する。また、トランジスタ２９は制御信号ＲＧがハイレベルになるとオン状態となり、検出線１４に第２電源電位ＶＳＳを供給する。これにより、検出線１４をプリチャージすることが可能となる。
【００２１】
次に、検出装置１の動作を説明する。図５は、検出装置１の各部の信号波形を示すタイミングチャートである。走査信号Ｙ１〜Ｙｍは各水平走査期間の一部の期間で順次ハイレベルとなる。この図に示すようにｉ番目の水平走査期間は、リセット期間Ｔrest、初期化期間Ｔini、検出期間Ｔdet、および読出期間Ｔreadから構成される。
【００２２】
まず、リセット期間Ｔrestにおいては、増幅トランジスタ４５のゲート電位を第２電源電位ＶＳＳに設定する。図５に示すように当該期間では、走査信号Ｙｉがハイレベルとなるので、リセットトランジスタ４１がオン状態となる。このとき、制御信号ＳＧ１がローレベルとなる一方、制御信号ＳＧ２がハイレベルとなるので、トランジスタ２８がオン状態となって、第２電源電位ＶＳＳが第２電源線１２を介して増幅トランジスタ４５のゲートに供給される。さらに、制御信号ＲＧがハイレベルとなるので、トランジスタ２９がオン状態となり検出線１４に第２電源電位ＶＳＳがプリチャージされる。ｍ＝ｎ＝３の場合、図６に示すようにすべての画素回路４０において増幅トランジスタ４５のゲート電位が第２電源電位ＶＳＳに設定される。
【００２３】
次に、初期化期間Ｔiniでは、制御信号ＳＧ１がハイレベルとなりトランジスタ２７がオン状態となり、第１電源電位ＶＤＤが第２電源線１２およびリセットトランジスタ４１を介して増幅トランジスタ４５のゲートに供給される。図７に示されるように、初期化期間Ｔiniにおいて、第１電源電位ＶＤＤが供給されるのは、走査信号Ｙ１〜Ｙｍがハイレベルとなる行に限られる。図７に示す例では第２行である。その他の行の画素回路４０においては、リセット期間Ｔrestで書き込まれた第２電源電位ＶＳＳが容量素子４３によって保持される。また、初期化期間Ｔiniでは、サンプリング信号ＳＨＧおよび制御信号ＡＭＧがハイレベルとなるので、トランスファーゲート２０および２４がオン状態となる。このとき、検出線１４には第２電源電位ＶＳＳが供給されるので、容量素子２１の一方の端子の電位は第２電源電位ＶＳＳとなり、他方の端子の電位は中間電位に設定される。これにより、容量素子２１の電位が初期化される。
【００２４】
次に、検出期間Ｔdetにおいては、図５に示すように電源信号ＧＰｉの電位が第１電源電位ＶＤＤとなる。また、制御信号ＲＧがローレベルとなるので、トランジスタ２９はオフ状態となり、検出線１４には第２電源電位ＶＳＳが供給されない。図８に示されるように、検出期間Ｔdetでは、選択された行（この例では、第２行）の画素回路４０から検出信号Ｘ１〜Ｘ３が出力される。さらに、検出期間Ｔdetにおいては、初期化期間Ｔiniと同様に制御信号ＳＧ１がハイレベルであるから、トランジスタ２７がオン状態となり、第１電源電位ＶＤＤが第２電源線１２に供給される。ただし、検出期間Ｔdetでは、走査信号Ｙｉがローレベルとなるので、リセットトランジスタ４１がオフ状態となる。このため、第２電源線１２の電位は不問であり、第１電源電位ＶＤＤであってもよいし、あるいは第２電源電位ＶＳＳであってもよい。
図９に選択された第２行第２列の画素回路４０のバイアスを示す。この図に示すように増幅トランジスタ４５のゲート電位Ｖｇは、フォトダイオード４７の電圧をＶｐｄとすれば、Ｖｇ＝ＶＤＤ−Ｖｐｄとなる。電圧Ｖｐｄは、フォトダイオード４７への入射光の光量に応じて変化する。そして、ゲート電位に応じて定まる電流が検出信号Ｘ２として検出線１４に出力される。
【００２５】
検出線１４の電位をＶsenseとすると、電位Ｖsenseは図１０に示すように変化する。ここで、特性Ｑ１は入射光の光量が小さく暗い場合を示し、特性Ｑ２は入射光の光量が大きく明るい場合を示す。すなわち、暗い場合には、フォトダイオード４７の電圧Ｖｐｄが小さいので、ゲート電位Ｖｇが高い。このため、大きな電流が増幅トランジスタ４５のソースから流れ出し、検出線１４の電位Ｖsenseが急速に上昇する。一方、明るい場合にはフォトダイオード４７の電圧Ｖｐｄが大きいのでゲート電位Ｖｇが高い。このため、増幅トランジスタ４５のソースから流れ出す電流が小さいので、検出線１４の電位Ｖsenseは緩やかに上昇する。そして、Ｖsense＝Ｖｇ−Ｖｔｈとなると、増幅トランジスタ４５がオフ状態となる。このように入射光の光量に応じて検出線１４に流れ出る電荷量が相違するので、これを上述した処理ユニットＵａ２において電圧として検出する。
【００２６】
図１１に検出期間Ｔdetにおいて、選択されなかった第１行第２列の画素回路４０のバイアスを示す。この図において、電位の関係は、ＶＳＳ＜Ｖsense＜ＶＤＤとなっている。そして、増幅トランジスタ４５の第１端子４５ａの電位は第２電源電位ＶＳＳであって、第２端子４５ｂの電位Ｖsenseよりも低いので、第１端子４５ａはソースとなり、第２端子４５ｂはドレインとなる。したがって、ゲート・ソース間電圧Ｖｇｓ＝０となり、ドレイン・ソース間電圧Ｖｄｓは、Ｖｄｓ＝Ｖsense−ＶＳＳとなる。
【００２７】
仮に、図１２に示すように増幅トランジスタ４５の第１端子４５ａに常時、第１電源電位ＶＤＤを供給したとすると、第１端子４５ａの電位は第２端子４５ｂの電位より高電位となるので、第１端子４５ａがドレインとなり第２端子４５ｂがソースとなる。したがって、ゲート・ソース間電圧Ｖｇｓ＝ＶＳＳ−Ｖsense＜０となり、ドレイン・ソース間電圧Ｖｄｓは、Ｖｄｓ＝ＶＤＤ−Ｖsenseとなる。
【００２８】
実施例と比較例とを比較検討すると、実施例ではゲート・ソース間電圧Ｖｇｓが「０」であるのに対して、比較例ではゲート・ソース間電圧Ｖｇｓが負となるので、増幅トランジスタ４５のリーク電流が大きくなることが分かる。
また、比較例では、ゲート・ソース間電圧Ｖｇｓが検出線１４の電位Ｖsenseによって変わることになる。つまり、検出線１４を介して出力している検出信号のレベルに応じてノイズ量が変化してしまう。
【００２９】
さらに電位Ｖsenseのレベルが低いほど低階調を表す場合、実施例では、以下の関係がある。「Ｖsense（高階調）−ＶＳＳ＞Ｖsense（低階調）−ＶＳＳ」したがって、低階調でのノイズが少なくなる。
一方、比較例では、「ＶＤＤ−Ｖsense(高階調)＜ＶＤＤ−Ｖsense（低階調）」となる。
人間の目は低階調の方が感度が高いので実施例の方が人間が感じるノイズ量が少なく見える。このように第１電源線１１の電源信号ＧＰを２値とすることによって、リーク電流を低減してノイズを抑制することができる。
なお、上述したように検出期間Ｔdetにおいては、第２電源線１２の電位は不問であり、第１電源電位ＶＤＤであってもよいし、あるいは第２電源電位ＶＳＳであってもよいが、第２電源電位ＶＳＳである場合には、以下の利点がある。すなわち、画素回路４０に対して供給される電位はすべて第２電源電位ＶＳＳとなるので、検出信号を出力しない画素回路４０からのリーク電流を確実に低減することが可能となる。
【００３０】
次に、読出期間Ｔreadについて説明する。図５に示すように読出期間Ｔreadにおいては、サンプリング信号ＳＨＧおよび制御信号ＡＭＧがローレベルとなるので、図１３に示すようにトランスファーゲート２０および２４がオフ状態となる。検出期間Ｔdetにおいて容量素子２１および２２には入射光に応じた電荷が流れ込むので、インバータ２３の入力電位は、流れ込む電荷量に応じて上昇する。読出期間Ｔreadにおいて、インバータ２３は電荷の変化を増幅して電圧として取り出すことができる。
また、読出期間Ｔreadにおいては、初期化期間Ｔiniと同様に制御信号ＳＧ１がハイレベルであるから、トランジスタ２７がオン状態となり、第１電源電位ＶＤＤが第２電源線１２に供給される。ただし、検出期間Ｔdetでは、走査信号Ｙｉがローレベルとなるので、リセットトランジスタ４１がオフ状態となる。このため、第２電源線１２の電位は不問であり、第１電源電位ＶＤＤであってもよいし、あるいは第２電源電位ＶＳＳであってもよい。
【００３１】
なお、上述した実施形態においては、検出線１４に流れ出す電荷を容量素子２１および２２で積分し、その結果によって光量を読み取ったが、増幅トランジスタ４５のオン抵抗の相違によって光量を読み取るようにしてもよい。この場合は、図１４に示すようにトランジスタ２９をオン状態にして増幅トランジスタ４５をソースフォロアとして機能させればよい。
【００３２】
また、上述した実施形態において検出期間Ｔdetにおける第１電源線１１の電位、すなわち、電源信号ＧＰの第１電源電位ＶＤＤは、リセットトランジスタ４１をオン状態とする電位、即ち、走査信号Ｙがアクティブとなる電位と一致したが、異なるものであってもよい。両者を一致させる場合は同じであれば電源の数を少なくできるので低コストとなる。一方、異なる場合は、検出線１４の電位Vsenseを調整できるので、処理ユニットＵａにおける電圧レベルを調節する回路が不要になる。すなわち、処理ユニットＵａではインバータ２３をアンプとして動作させているが、その有効動作範囲に電位Vsenseを調節する必要がなくなる。
【００３３】
また、上述した実施形態において、Ｙドライバ１００は電源信号ＧＰ１〜ＧＰｍを生成する必要があるが、図１５にＹドライバ１００の構成の一部を示す。この例では、シフトレジスタ５０と複数のバッファ５１とを用いて電源信号ＧＰ１〜ＧＰｍを生成する。なお、第１電源電位ＶＤＤが高電位である場合はシフトレジスタ５０を低消費電力化するためにシフトレジスタ５０とバッファ５１との間にレベルシフタを入れることが好ましい。
ところで、検出信号Ｘの供給源である電源をその目的以外の回路で使用するとノイズの発生源となる。そこで、図１６に示すようにバッファ５１の中継段の電源と増幅トランジスタ４５のドレイン電源を分離して使用するのが望ましい。より具体的には、シフトレジスタ５０は、複数の第１電源線１１の各々を選択する制御信号を出力する。また、複数の第１電源線１１の各々に対応する３個のバッファ５１ａ〜５１ｃはバッファ群を構成する。そして、バッファ群のうち最終段のバッファ５１ｃが他のバッファ５１ａおよび５１ｂと異なる電源で動作し、当該異なる電源は第１電源電位ＶＤＤと第２電源電位ＶＳＳとを最終段のバッファ５１ｃに供給すればよい。
【００３４】
＜２．第２実施形態＞
上述した第１実施形態では、第２電源線１２を介して初期化期間Ｔiniに第１電源電位ＶＤＤを増幅トランジスタ４５のゲートに供給した。これに対して、第２実施形態の検出装置１では、第２電源線１２を省略する。
図１７に第２実施形態に用いる画素回路４０を示す。この図に示すようにリセットトランジスタ４１を、第１電源配線１１と増幅トランジスタ４５との間に設ける。そして、図１８に示すように、初期化期間Ｔiniおよび検出期間Ｔdetにおいて、電源信号ＧＰｉのレベルが第１電源電位ＶＤＤとなるようにＹドライバ１００を構成すればよい。本実施形態によれば、第１電源線１１と第２電源線１２とを共通化したので、開口率を向上させることができる。また、スペースが空くので配線密度が低下し、歩留まりが向上する。さらには、微細化が可能となる。
【００３５】
＜３．第３実施形態＞
上述した第１実施形態および第２実施形態では、第１電源配線１１を行ごとに配置した。これに対して、第３実施形態の検出装置１では、第１電源配線１１Ａを２行に１本配置する。
図１９に第３実施形態で用いる画素回路４０を示す。この図に示すように、奇数行と偶数行で第１電源配線１１Ａを共用する。第１電源配線１１Ａは初期化期間Ｔiniにおいて第１電源電位ＶＤＤを供給する。図２０に走査信号Ｙｉ、Ｙｉ＋１と電源信号ＧＰとの関係を示す。この図に示すようにｉ番目の水平走査期間Ｈｉの初期化期間Ｔiniにおいて、走査信号Ｙｉはハイレベルとなる一方、走査信号Ｙｉ+１はローレベルとなる。このため、ｉ行目の画素回路４０では、リセットトランジスタ４１がオン状態となって、第２電源線１２を介して第１電源電位ＶＤＤが増幅トランジスタ４５のゲートに供給される。
次に、ｉ+１番目の水平走査期間Ｈｉ+1の初期化期間Ｔiniにおいて、走査信号Ｙｉ+1はハイレベルとなる一方、走査信号Ｙｉはローレベルとなる。このため、ｉ+１行目の画素回路４０では、リセットトランジスタ４１がオン状態となって、第２電源線１２を介して第１電源電位ＶＤＤが増幅トランジスタ４５のゲートに供給される。
そして、各水平走査期間Ｈにおいて、電源信号ＧＰは初期化期間Ｔiniおよび検出期間Ｔdetにおいて第１電源電位ＶＤＤとなる。これによって、第１電源線１１Ａを兼用することが可能となり、開口率を向上させることができる。また、スペースが空くので配線密度が低下し、歩留まりが向上する。さらには、微細化が可能となる。
る。
【００３６】
＜４．変形例＞
上述した各実施形態においては、検出素子としてフォトダイオード４７を用いて検出装置１を構成したが、本発明はこれに限定されるものではなく、外的要因（光、温度、圧力変化）に応じて増幅トランジスタ４５のゲート電位を変化させることができるのであれば、どのような検出素子を用いてもよい。例えば、PINダイオードを熱センサとして使えば温度を検出する検出装置を構成できる。また、フォトダイオードの代わりに圧電素子を使えば圧力を検出する検出装置を構成できる。
さらに、検出素子としてのフォトダイオード４５は、ライン状に配置してもよい。また、検出装置１をタッチパネル（液晶、OLED、無機LED、EPD）として用いてもよい。
【図面の簡単な説明】
【００３７】
【図１】本発明の実施形態に係る検出装置の構成を示すブロック図である。
【図２】画素回路の構成を示す回路図である。
【図３】第１Ｘドライバの構成を示すブロック図である。
【図４】第２Ｘドライバの構成を示すブロック図である。
【図５】検出装置の各部の信号波形を示すタイミングチャートである。
【図６】リセット期間における信号の流れを示す説明図である。
【図７】初期化期間における信号の流れを示す説明図である。
【図８】検出期間における信号の流れを示す説明図である。
【００３８】
【図９】画素回路のバイアスを示す説明図である。
【図１０】検出線の電位の時間変化を示すグラフである。
【図１１】実施例の画素回路のバイアスを示す説明図である。
【図１２】比較例の画素回路のバイアスを示す説明図である。
【図１３】読出期間における信号の流れを示す説明図である。
【図１４】読み出し方法の他の例を示す説明図である。
【図１５】Ｙシフトレジスタの一部の構成を示すブロック図である。
【図１６】Ｙシフトレジスタの一部の構成を示すブロック図である。
【図１７】第２実施形態に係る画素回路の構成を示す回路図である。
【図１８】電源信号の波形を示す説明図である。
【図１９】第３実施形態に係る画素回路の構成を示す回路図である。
【図２０】走査信号と電源信号との関係を示すタイミングチャートである。
【図２１】従来の画素回路の構成を示す回路図である。
【図２２】薄膜トランジスタの特性を示す説明図である。
【符号の説明】
【００３９】
１……検出装置、１１，１１Ａ……第１電源線、１２……第２電源線、１４……検出線、４０……画素回路、４１……リセットトランジスタ（スイッチング素子）、４３……容量素子、４５……増幅トランジスタ、５０…シフトレジスタ、５１……バッファ、１００……Ｙドライバ、２００Ａ……第１Ｘドライバ、２００Ｂ……第２Ｘドライバ、Ｔrest……リセット期間、Ｔini……初期化期間、Ｔdet……検出期間、Ｔread……読出期間。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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