(57)【要約】【課題】複数の論理回路ブロックを有する半導体集積回路に、通常動作モード時のデータ伝送速度が低下しないテスト回路を設ける。【解決手段】テスト動作モード時、論理回路ブロック１２に電源ＶＤＤ＿１が供給されているとき、同論理回路ブロック１２の内部回路から出力されるテスト用信号ＴａがクロックＣＬＫに同期して取り込まれて保持され、かつ、論理回路ブロック１３に電源ＶＤＤ＿２が供給されているとき、保持されているテスト用信号Ｔａが出力信号Ｑａとして同論理回路ブロック１３のフリップフロップ回路１３ａへ送出される一方、通常動作モード時、論理回路ブロック１２の内部回路の出力信号ＤＡＴＡａがフリップフロップ回路１２ａに入力されて通常動作が行われるので、論理回路ブロック１２から論理回路ブロック１３に対する通常動作のデータ伝送速度が低下しない。【選択図】図１
2008058246.tif 000002
【特許請求の範囲】
【請求項１】
電源を個別に受給可能な複数の論理回路ブロックを有し、少なくとも１つの前記論理回路ブロックは、当該論理回路ブロックの内部回路の出力信号をクロックに同期して取り込んで保持すると共に他の任意の前記論理回路ブロックへ送出するフリップフロップ回路を備える半導体集積回路であって、
前記フリップフロップ回路は、
テスト動作モード時、当該フリップフロップ回路を備える論理回路ブロックに電源が供給されているとき、前記内部回路から出力されるテスト用信号を前記クロックに同期して取り込んで保持し、かつ、他の前記論理回路ブロックに電源が供給されているとき、保持されている前記テスト用信号を該論理回路ブロックへ送出する一方、通常動作モード時、前記内部回路の出力信号を当該フリップフロップ回路へ入力するテスト回路が付加されていることを特徴とする半導体集積回路。
【請求項２】
前記テスト回路は、
前記通常動作モード時、前記内部回路の前記出力信号を前記フリップフロップ回路へ送出する一方、前記テスト動作モード時、前記内部回路から出力される前記テスト用信号を取り込む第１の選択回路と、
第１の電源が供給されて動作し、前記第１の選択回路で取り込まれた前記テスト用信号を前記クロックに同期して取り込んで保持する第１のテスト動作用ラッチ回路と、
第２の電源が供給されて動作し、前記第１のテスト動作用ラッチ回路で保持されている前記テスト用信号を前記クロックに同期して取り込んで保持するテスト動作用フリップフロップ回路と、
第３の電源が供給されて動作し、前記テスト動作用フリップフロップ回路で保持されている前記テスト用信号を前記クロックに同期して取り込んで保持する第２のテスト動作用ラッチ回路と、
前記通常動作モード時、前記フリップフロップ回路で保持されている前記出力信号を選択する一方、前記テスト動作モード時、前記第２のテスト動作用ラッチ回路で保持されている前記テスト用信号を選択して前記他の論理回路ブロックへ送出する第２の選択回路とを備えてなることを特徴とする請求項１記載の半導体集積回路。
【請求項３】
前記テスト回路は、
前記テスト動作モード時、前記フリップフロップ回路に対する前記電源の供給を停止し、当該論理回路ブロックに電源が供給されているとき、前記第１のテスト動作用ラッチ回路に前記第１の電源を供給すると共に前記テスト動作用フリップフロップ回路に前記第２の電源を供給し、かつ、前記第２のテスト動作用ラッチ回路に対する前記第３の電源の供給を停止し、前記他の論理回路ブロックに電源が供給されているとき、前記第１のテスト動作用ラッチ回路に対する前記第１の電源の供給を停止し、かつ、前記テスト動作用フリップフロップ回路に前記第２の電源を供給すると共に前記第２のテスト動作用ラッチ回路に前記第３の電源を供給する一方、前記通常動作モード時、前記フリップフロップ回路へ電源を供給し、かつ、前記第１の電源、第２の電源及び第３の電源の供給を停止する電源制御手段が設けられていることを特徴とする請求項２記載の半導体集積回路。
【請求項４】
電源を個別に受給可能な複数の論理回路ブロックを有し、少なくとも１つの前記論理回路ブロックは、当該論理回路ブロックの内部回路の出力信号をクロックに同期して取り込んで保持すると共に他の任意の前記論理回路ブロックへ送出するフリップフロップ回路を備える半導体集積回路に設けられ、前記フリップフロップ回路に付加されて当該論理回路ブロックの動作テストを行うためのテスト回路であって、
テスト動作モード時、当該フリップフロップ回路を備える論理回路ブロックに電源が供給されているとき、前記内部回路から出力されるテスト用信号を前記クロックに同期して取り込んで保持し、かつ、他の前記論理回路ブロックに電源が供給されているとき、保持されている前記テスト用信号を該論理回路ブロックへ送出する一方、通常動作モード時、前記内部回路の出力信号を前記フリップフロップ回路へ入力する構成とされていることを特徴とするテスト回路。
【請求項５】
前記通常動作モード時、前記内部回路の前記出力信号を前記フリップフロップ回路へ送出する一方、前記テスト動作モード時、前記内部回路から出力される前記テスト用信号を取り込む第１の選択回路と、
第１の電源が供給されて動作し、前記第１の選択回路で取り込まれた前記テスト用信号を前記クロックに同期して取り込んで保持する第１のテスト動作用ラッチ回路と、
第２の電源が供給されて動作し、前記第１のテスト動作用ラッチ回路で保持されている前記テスト用信号を前記クロックに同期して取り込んで保持するテスト動作用フリップフロップ回路と、
第３の電源が供給されて動作し、前記テスト動作用フリップフロップ回路で保持されている前記テスト用信号を前記クロックに同期して取り込んで保持する第２のテスト動作用ラッチ回路と、
前記通常動作モード時、前記フリップフロップ回路で保持されている前記出力信号を選択する一方、前記テスト動作モード時、前記第２のテスト動作用ラッチ回路で保持されている前記テスト用信号を選択して前記他の論理回路ブロックへ送出する第２の選択回路とを備えてなることを特徴とする請求項４記載のテスト回路。
【請求項６】
前記テスト動作モード時、前記フリップフロップ回路に対する前記電源の供給を停止し、当該論理回路ブロックに電源が供給されているとき、前記第１のテスト動作用ラッチ回路に前記第１の電源を供給すると共に前記テスト動作用フリップフロップ回路に前記第２の電源を供給し、かつ、前記第２のテスト動作用ラッチ回路に対する前記第３の電源の供給を停止し、前記他の論理回路ブロックに電源が供給されているとき、前記第１のテスト動作用ラッチ回路に対する前記第１の電源の供給を停止し、かつ、前記テスト動作用フリップフロップ回路に前記第２の電源を供給すると共に前記第２のテスト動作用ラッチ回路に前記第３の電源を供給する一方、前記通常動作モード時、前記フリップフロップ回路へ電源を供給し、かつ、前記第１の電源、第２の電源及び第３の電源の供給を停止する電源制御手段が設けられていることを特徴とする請求項５記載のテスト回路。
【請求項７】
電源を個別に受給可能な複数の論理回路ブロックを有し、少なくとも１つの前記論理回路ブロックは、当該論理回路ブロックの内部回路の出力信号をクロックに同期して取り込んで保持すると共に他の任意の前記論理回路ブロックへ送出するフリップフロップ回路を備える半導体集積回路に用いられるテスト方法であって、
テスト動作モード時、当該フリップフロップ回路を備える論理回路ブロックに電源が供給されているとき、前記内部回路から出力されるテスト用信号を前記クロックに同期して取り込んで保持し、かつ、他の前記論理回路ブロックに電源が供給されているとき、保持されている前記テスト用信号を該論理回路ブロックへ送出する一方、通常動作モード時、前記内部回路の出力信号を当該フリップフロップ回路へ入力することを特徴とするテスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体集積回路、該半導体集積回路に設けられるテスト回路及び該半導体集積回路に用いられるテスト方法に係り、特に、電源を個別に受給可能な複数の論理回路ブロックを有し、少なくとも１つの論理回路ブロックが、当該論理回路ブロックの内部回路の出力信号を取り込んで保持すると共に他の任意の論理回路ブロックへ送出するフリップフロップ回路を備える半導体集積回路、該半導体集積回路に設けられるテスト回路及び該半導体集積回路に用いられるテスト方法に関する。
【背景技術】
【０００２】
半導体集積回路のうちのＬＳＩ（Large Scale Integrated circuit、大規模集積回路）やＡＳＩＣ（Application Specific Integrated Circuit 、特定用途向け集積回路）などでは、チップの内部に複数の回路ブロックが構成され、各回路ブロックに電源が個別に供給されるようになっているものがある。また、このような半導体集積回路は、製造後に動作テストを行うためのハードウェアが内部に組み込まれるように設計され、テスト回路付きの集積回路として構成されている。
【０００３】
この種の半導体集積回路は、従来では、たとえば図４に示すように、ＬＳＩ１であり、論理回路ブロック（ＵＮＩＴ）２，３を備えている。論理回路ブロック２は、フリップフロップ回路（ＦＦ）２ａ，２ｂを有している。論理回路ブロック３は、フリップフロップ回路（ＦＦ）３ａと、インバータ３ｂとを有している。フリップフロップ回路２ａは、図示しない内部回路の出力信号ＤＡＴＡａをクロックＣＬＫに同期して取り込んで保持すると共に、出力信号Ｑａとして経路（Ｐａｔｈ）４を介して論理回路ブロック３のフリップフロップ回路３ａへ送出する。フリップフロップ回路３ａは、フリップフロップ回路２ａから送出された出力信号ＱａをクロックＣＬＫに同期して取り込んで保持すると共に、図示しない内部回路へ送出する。
【０００４】
フリップフロップ回路２ｂは、図示しない内部回路の出力信号ＤＡＴＡｂをクロックＣＬＫに同期して取り込んで保持すると共に、出力信号Ｑｂとして経路（Ｐａｔｈ）５を介して論理回路ブロック３のインバータ３ｂへ送出する。インバータ３ｂは、出力信号Ｑｂを反転して内部回路へ送出する。このＬＳＩ１のテストでは、図示しないＬＳＩテスタから電源ＶＤＤ及びテスト用信号が供給されることにより、論理回路ブロック２，３に電源ＶＤＤが同時に供給され、同ＬＳＩ１の動作テストがチップ一括で行われる。
【０００５】
ところが、ＬＳＩテスタの電源容量には制約があり、また、ＬＳＩ１の規模によっては、配線やトランジスタなどの容量に対する貫通電流の充放電電流によるノイズが多く発生することがあるため、論理回路ブロック２，３に電源ＶＤＤを同時に供給してチップ一括でテストを行うことが困難になることがある。この対策として、論理回路ブロック２と論理回路ブロック３とを分割してテストする方法がとられる。この場合、図４のＬＳＩ１に代えて、図５に示すように、ＬＳＩ１Ａが構成される。このＬＳＩ１Ａでは、論理回路ブロック２，３の領域外で、かつフリップフロップ回路２ａとフリップフロップ回路３ａの間にフリップフロップ回路６、及びフリップフロップ回路２ｂとインバータ３ｂとの間にフリップフロップ回路７が設けられている。フリップフロップ回路６は、フリップフロップ回路２ａの出力信号ＱａをクロックＣＬＫに同期して取り込んで保持すると共に、出力信号Ｑｃとしてフリップフロップ回路３ａへ送出する。フリップフロップ回路７は、フリップフロップ回路２ｂの出力信号ＱｂをクロックＣＬＫに同期して取り込んで保持すると共に、出力信号Ｑｄとしてインバータ３ｂへ送出する。また、論理回路ブロック２には電源ＶＤＤ＿１、論理回路ブロック３には電源ＶＤＤ＿２、及び同論理回路ブロック２，３の領域外には電源ＶＤＤ＿３が供給される。
【０００６】
このＬＳＩ１Ａのテストでは、ＬＳＩテスタにより、先ず、論理回路ブロック２に電源ＶＤＤ＿１及びテスト用信号が供給されると共に、論理回路ブロック２，３の領域外に電源ＶＤＤ＿３が供給される。また、電源ＶＤＤ＿２は、オフ状態となっている。このとき、フリップフロップ回路２ａの出力信号Ｑａがフリップフロップ回路６に取り込まれて保持され、また、フリップフロップ回路２ｂの出力信号Ｑｂがフリップフロップ回路７に取り込まれて保持される。次に、電源ＶＤＤ＿３がオン状態のまま、電源ＶＤＤ＿１がオフ状態となり、また、論理回路ブロック３に電源ＶＤＤ＿２が供給される。このとき、フリップフロップ回路６の出力信号Ｑｃがフリップフロップ回路３ａに取り込まれて保持され、また、フリップフロップ回路７の出力信号Ｑｄがインバータ３ｂへ送出される。これにより、論理回路ブロック２と論理回路ブロック３との間の伝送状態の良否が判定される。
【０００７】
上記の半導体集積回路の他、従来、この種の技術としては、たとえば、特許文献１に記載されたものがある。
特許文献１に記載された多電源論理回路は、複数の異なる電源部からそれぞれ電源が供給される複数の論理回路を備え、これらの論理回路間の接続部に、同電源に基づいて動作が制御される制御用トランジスタが設けられている。制御用トランジスタは、各論理回路間の信号の流れを制御することにより、ある論理回路に対する電源の供給が停止しても、他の論理回路のリーク電流を抑え、正確な通常運転が行われる。
【０００８】
また、特許文献２に記載された半導体装置では、通常動作時に、当該半導体装置のテスト回路に含まれるフリップフロップ回路の内部に信号が供給されることが阻止されるので、同フリップフロップ回路の消費電力が極めて少なくなり、低消費電力化が実現する。
【特許文献１】特開２００１−１２４８２９号公報（第３頁、図１、図２）
【特許文献２】特開２００５−２２１３５２号公報（第６頁、図２）
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、上記従来の半導体集積回路では、次のような問題点があった。
すなわち、図５のＬＳＩ１Ａでは、論理回路ブロック２と論理回路ブロック３との間にフリップフロップ回路６，７が存在するため、通常動作モード時、同論理回路ブロック２から同論理回路ブロック３に対するデータの伝送が１クロック分遅延し、レイテンシ（latency 、データ伝送性能）が低下するという問題点がある。
【００１０】
また、特許文献１に記載された多電源論理回路は、ある論理回路に対する電源の供給が停止しても、他の論理回路のリーク電流が抑えられるものであり、上記の問題点を改善するものではない。
【００１１】
特許文献２に記載された半導体装置は、テスト回路に含まれるフリップフロップ回路に対して信号の供給が阻止され、同フリップフロップ回路の消費電力が低減されるものであり、上記の問題点を改善するものではない。
【００１２】
この発明は、上述の事情に鑑みてなされたもので、複数の論理回路ブロックを有し、通常動作モード時の論理回路ブロック間のデータ伝送速度が低下しないテスト回路が設けられた半導体集積回路、同半導体集積回路に設けられるテスト回路及び同半導体集積回路に用いられるテスト方法を提供することを目的としている。
【課題を解決するための手段】
【００１３】
上記課題を解決するために、請求項１記載の発明は、電源を個別に受給可能な複数の論理回路ブロックを有し、少なくとも１つの前記論理回路ブロックは、当該論理回路ブロックの内部回路の出力信号をクロックに同期して取り込んで保持すると共に他の任意の前記論理回路ブロックへ送出するフリップフロップ回路を備える半導体集積回路に係り、前記フリップフロップ回路は、テスト動作モード時、当該フリップフロップ回路を備える論理回路ブロックに電源が供給されているとき、前記内部回路から出力されるテスト用信号を前記クロックに同期して取り込んで保持し、かつ、他の前記論理回路ブロックに電源が供給されているとき、保持されている前記テスト用信号を該論理回路ブロックへ送出する一方、通常動作モード時、前記内部回路の出力信号を当該フリップフロップ回路へ入力するテスト回路が付加されていることを特徴としている。
【００１４】
請求項２記載の発明は、請求項１記載の半導体集積回路に係り、前記テスト回路は、前記通常動作モード時、前記内部回路の前記出力信号を前記フリップフロップ回路へ送出する一方、前記テスト動作モード時、前記内部回路から出力される前記テスト用信号を取り込む第１の選択回路と、第１の電源が供給されて動作し、前記第１の選択回路で取り込まれた前記テスト用信号を前記クロックに同期して取り込んで保持する第１のテスト動作用ラッチ回路と、第２の電源が供給されて動作し、前記第１のテスト動作用ラッチ回路で保持されている前記テスト用信号を前記クロックに同期して取り込んで保持するテスト動作用フリップフロップ回路と、第３の電源が供給されて動作し、前記テスト動作用フリップフロップ回路で保持されている前記テスト用信号を前記クロックに同期して取り込んで保持する第２のテスト動作用ラッチ回路と、前記通常動作モード時、前記フリップフロップ回路で保持されている前記出力信号を選択する一方、前記テスト動作モード時、前記第２のテスト動作用ラッチ回路で保持されている前記テスト用信号を選択して前記他の論理回路ブロックへ送出する第２の選択回路とを備えてなることを特徴としている。
【００１５】
請求項３記載の発明は、請求項２記載の半導体集積回路に係り、前記テスト回路は、前記テスト動作モード時、前記フリップフロップ回路に対する前記電源の供給を停止し、当該論理回路ブロックに電源が供給されているとき、前記第１のテスト動作用ラッチ回路に前記第１の電源を供給すると共に前記テスト動作用フリップフロップ回路に前記第２の電源を供給し、かつ、前記第２のテスト動作用ラッチ回路に対する前記第３の電源の供給を停止し、前記他の論理回路ブロックに電源が供給されているとき、前記第１のテスト動作用ラッチ回路に対する前記第１の電源の供給を停止し、かつ、前記テスト動作用フリップフロップ回路に前記第２の電源を供給すると共に前記第２のテスト動作用ラッチ回路に前記第３の電源を供給する一方、前記通常動作モード時、前記フリップフロップ回路へ電源を供給し、かつ、前記第１の電源、第２の電源及び第３の電源の供給を停止する電源制御手段が設けられていることを特徴としている。
【００１６】
請求項４記載の発明は、電源を個別に受給可能な複数の論理回路ブロックを有し、少なくとも１つの前記論理回路ブロックは、当該論理回路ブロックの内部回路の出力信号をクロックに同期して取り込んで保持すると共に他の任意の前記論理回路ブロックへ送出するフリップフロップ回路を備える半導体集積回路に設けられ、前記フリップフロップ回路に付加されて当該論理回路ブロックの動作テストを行うためのテスト回路に係り、テスト動作モード時、当該フリップフロップ回路を備える論理回路ブロックに電源が供給されているとき、前記内部回路から出力されるテスト用信号を前記クロックに同期して取り込んで保持し、かつ、他の前記論理回路ブロックに電源が供給されているとき、保持されている前記テスト用信号を該論理回路ブロックへ送出する一方、通常動作モード時、前記内部回路の出力信号を前記フリップフロップ回路へ入力する構成とされていることを特徴としている。
【００１７】
請求項５記載の発明は、請求項４記載のテスト回路に係り、前記通常動作モード時、前記内部回路の前記出力信号を前記フリップフロップ回路へ送出する一方、前記テスト動作モード時、前記内部回路から出力される前記テスト用信号を取り込む第１の選択回路と、第１の電源が供給されて動作し、前記第１の選択回路で取り込まれた前記テスト用信号を前記クロックに同期して取り込んで保持する第１のテスト動作用ラッチ回路と、第２の電源が供給されて動作し、前記第１のテスト動作用ラッチ回路で保持されている前記テスト用信号を前記クロックに同期して取り込んで保持するテスト動作用フリップフロップ回路と、第３の電源が供給されて動作し、前記テスト動作用フリップフロップ回路で保持されている前記テスト用信号を前記クロックに同期して取り込んで保持する第２のテスト動作用ラッチ回路と、前記通常動作モード時、前記フリップフロップ回路で保持されている前記出力信号を選択する一方、前記テスト動作モード時、前記第２のテスト動作用ラッチ回路で保持されている前記テスト用信号を選択して前記他の論理回路ブロックへ送出する第２の選択回路とを備えてなることを特徴としている。
【００１８】
請求項６記載の発明は、請求項５記載のテスト回路に係り、前記テスト動作モード時、前記フリップフロップ回路に対する前記電源の供給を停止し、当該論理回路ブロックに電源が供給されているとき、前記第１のテスト動作用ラッチ回路に前記第１の電源を供給すると共に前記テスト動作用フリップフロップ回路に前記第２の電源を供給し、かつ、前記第２のテスト動作用ラッチ回路に対する前記第３の電源の供給を停止し、前記他の論理回路ブロックに電源が供給されているとき、前記第１のテスト動作用ラッチ回路に対する前記第１の電源の供給を停止し、かつ、前記テスト動作用フリップフロップ回路に前記第２の電源を供給すると共に前記第２のテスト動作用ラッチ回路に前記第３の電源を供給する一方、前記通常動作モード時、前記フリップフロップ回路へ電源を供給し、かつ、前記第１の電源、第２の電源及び第３の電源の供給を停止する電源制御手段が設けられていることを特徴としている。
【００１９】
請求項７記載の発明は、電源を個別に受給可能な複数の論理回路ブロックを有し、少なくとも１つの前記論理回路ブロックは、当該論理回路ブロックの内部回路の出力信号をクロックに同期して取り込んで保持すると共に他の任意の前記論理回路ブロックへ送出するフリップフロップ回路を備える半導体集積回路に用いられるテスト方法に係り、テスト動作モード時、当該フリップフロップ回路を備える論理回路ブロックに電源が供給されているとき、前記内部回路から出力されるテスト用信号を前記クロックに同期して取り込んで保持し、かつ、他の前記論理回路ブロックに電源が供給されているとき、保持されている前記テスト用信号を該論理回路ブロックへ送出する一方、通常動作モード時、前記内部回路の出力信号を当該フリップフロップ回路へ入力することを特徴としている。
【発明の効果】
【００２０】
この発明の構成によれば、テスト回路により、テスト動作モード時、当該論理回路ブロックに電源が供給されているとき、内部回路から出力されるテスト用信号がクロックに同期して取り込まれて保持され、かつ、他の論理回路ブロックに電源が供給されているとき、保持されている同テスト用信号が上記他の論理回路ブロックへ送出される一方、通常動作モード時、上記内部回路の出力信号が当該フリップフロップ回路へ入力されるので、当該論理回路ブロックから他の論理回路ブロックに対する通常動作のデータ伝送速度が低下しないという効果がある。
【発明を実施するための最良の形態】
【００２１】
複数の論理回路ブロックを有し、テスト動作モード時、当該論理回路ブロックに電源が供給されているとき、内部回路から出力されるテスト用信号をクロックに同期して取り込んで保持し、かつ、他の論理回路ブロックに電源が供給されているとき、保持されているテスト用信号を他の論理回路ブロックへ送出する一方、通常動作モード時、内部回路の出力信号を当該フリップフロップ回路へ入力する半導体集積回路、同半導体集積回路に設けられるテスト回路及び同半導体集積回路に用いられるテスト方法を提供する。
【実施例】
【００２２】
図１は、この発明の一実施例である半導体集積回路の要部の電気的構成を示す図である。
この例の半導体集積回路は、同図に示すように、ＬＳＩ１１であり、論理回路ブロック（ＵＮＩＴ）１２，１３を備えている。論理回路ブロック１２は、フリップフロップ回路（ＭＦＦ）１２ａ，１２ｂを有している。論理回路ブロック１３は、フリップフロップ回路（ＦＦ）１３ａと、インバータ１３ｂとを有している。また、論理回路ブロック１２には電源ＶＤＤ＿１、論理回路ブロック１３には電源ＶＤＤ＿２、及び同論理回路ブロック１２，１３の領域外には電源ＶＤＤ＿３が供給される。
【００２３】
フリップフロップ回路１２ａは、図示しない内部回路の出力信号ＤＡＴＡａをクロックＣＬＫに同期して取り込んで保持すると共に、出力信号Ｑａとして経路（Ｐａｔｈ）１４を介して論理回路ブロック１３のフリップフロップ回路１３ａへ送出する。特に、この実施例では、フリップフロップ回路１２ａは、製造後に動作テストを行うためのテスト回路が設けられている。同テスト回路は、図示しないＬＳＩテスタから電源及びテスト用信号が供給され、動作モード設定信号ＴＭ（TestMode）に基づいて動作モードが設定されると共に、制御信号Ｓ０，Ｓ１に基づいて同電源の供給状態及び同テスト用信号の伝送状態が設定され、テスト動作モード時、論理回路ブロック１２に電源ＶＤＤ＿１が供給されているとき、同電源ＶＤＤ＿１及び電源ＶＤＤ＿３の供給を受け、上記内部回路から出力されるテスト用信号ＴａをクロックＣＬＫに同期して取り込んで保持し、かつ、論理回路ブロック１３に電源ＶＤＤ＿２が供給されているとき、電源ＶＤＤ＿３の供給を受けると共に同論理回路ブロック１３から同電源ＶＤＤ＿２の供給を受け、保持されているテスト用信号Ｔａを出力信号Ｑａとして同論理回路ブロック１３のフリップフロップ回路１３ａへ送出する一方、通常動作モード時、内部回路の出力信号ＤＡＴＡａを当該フリップフロップ回路１２ａへ入力して通常動作を行う。フリップフロップ回路１３ａは、フリップフロップ回路１２ａから送出された出力信号ＱａをクロックＣＬＫに同期して取り込んで保持すると共に、論理回路ブロック１３の図示しない内部回路へ送出する。
【００２４】
フリップフロップ回路１２ｂは、図示しない内部回路の出力信号ＤＡＴＡｂをクロックＣＬＫに同期して取り込んで保持すると共に、出力信号Ｑｂとして経路（Ｐａｔｈ）１５を介して論理回路ブロック１３のインバータ１３ｂへ送出する。このフリップフロップ回路１２ｂも、フリップフロップ回路１２ａと同様のテスト回路が設けられ、同テスト回路は、テスト動作モード時、論理回路ブロック１２に電源ＶＤＤ＿１が供給されているとき、同電源ＶＤＤ＿１及び電源ＶＤＤ＿３の供給を受け、上記内部回路から出力されるテスト用信号ＴａをクロックＣＬＫに同期して取り込んで保持し、かつ、論理回路ブロック１３に電源ＶＤＤ＿２が供給されているとき、電源ＶＤＤ＿３の供給を受けると共に同論理回路ブロック１３から同電源ＶＤＤ＿２の供給を受け、保持されているテスト用信号Ｔａを出力信号Ｑｂとして同論理回路ブロック１３のインバータ１３ｂへ送出する一方、通常動作モード時、内部回路の出力信号ＤＡＴＡｂを当該フリップフロップ回路１２ｂへ入力する。インバータ１３ｂは、出力信号Ｑｂを反転して論理回路ブロック１３の図示しない内部回路へ送出する。
【００２５】
図２は、図１中のフリップフロップ回路１２ａの電気的構成を示す回路図である。
このフリップフロップ回路１２ａは、同図（ａ）に示すように、通常動作用ＦＦ（フリップフロップ回路）２０と、セレクタ３０と、テスト動作用ラッチ回路４０と、テスト動作用ＦＦ５０と、テスト動作用ラッチ回路６０と、セレクタ７０と、ｎチャネル型ＭＯＳトランジスタ（以下、「ｎＭＯＳ」という）８１と、インバータ８２とを有している。また、フリップフロップ回路１２ａは、同図（ｂ）に示すインバータ９１，９２と、同図（ｃ）に示すインバータ９３と、同図（ｄ）に示すインバータ９４と、同図（ｅ）に示すインバータ９５とを有している。
【００２６】
通常動作用ＦＦ２０は、ｐチャネル型ＭＯＳトランジスタ（以下、「ｐＭＯＳ」という）２１と、ｎＭＯＳ２２と、インバータ２３，２４と、ｐＭＯＳ２５と、ｎＭＯＳ２６と、ｐＭＯＳ２７と、ｎＭＯＳ２８と、インバータ２９，２Ａと、ｐＭＯＳ２Ｂと、ｎＭＯＳ２Ｃと、ｐＭＯＳ２Ｄ，２Ｅとから構成されている。ｎＭＯＳ２２は、クロックＣＬＫがインバータ９１で反転されたクロックＣＫＢによってオン／オフ制御される。ｐＭＯＳ２１は、クロックＣＫＢがインバータ９２で反転されたクロックＣＫＴによってオン／オフ制御される。ｐＭＯＳ２５は、クロックＣＫＢによってオン／オフ制御される。ｎＭＯＳ２６は、クロックＣＫＴによってオン／オフ制御される。インバータ２３，２４は、ｐＭＯＳ２１及びｎＭＯＳ２２がオフ状態かつｐＭＯＳ２５及びｎＭＯＳ２６がオン状態のとき、入力されたデータを保持するマスタラッチを構成する。
【００２７】
ｐＭＯＳ２７は、クロックＣＫＢによってオン／オフ制御される。ｎＭＯＳ２８は、クロックＣＫＴによってオン／オフ制御される。ｐＭＯＳ２Ｂは、クロックＣＫＴによってオン／オフ制御される。ｎＭＯＳ２Ｃは、クロックＣＫＢによってオン／オフ制御される。インバータ２９，２Ａは、ｐＭＯＳ２７及びｎＭＯＳ２８がオフ状態かつｐＭＯＳ２Ｂ及びｎＭＯＳ２Ｃがオン状態のとき、入力されたデータを保持するスレーブラッチを構成する。ｐＭＯＳ２Ｄ，２Ｅは、制御信号Ｓ０，Ｓ１によってそれぞれオン／オフ制御され、通常動作モード時にオン状態となって当該通常動作用ＦＦ２０に電源ＶＤＤ＿１を供給する一方、テスト動作モード時にオフ状態となって電源ＶＤＤ＿１の供給を停止する。この通常動作用ＦＦ２０は、内部回路の出力信号ＤＡＴＡａをクロックＣＬＫに同期して取り込んで保持すると共に、セレクタ７０及びインバータ８２を経て論理回路ブロック１３へ送出する。
【００２８】
セレクタ３０は、ｐＭＯＳ３１と、ｎＭＯＳ３２と、ｐＭＯＳ３３と、ｎＭＯＳ３４とから構成されている。ｐＭＯＳ３１は、動作モード設定信号ＴＭによってオン／オフ制御される。ｎＭＯＳ３２は、動作モード設定信号ＴＭがインバータ９３で反転された動作モード設定信号ＴＭＢによってオン／オフ制御される。ｐＭＯＳ３３は、動作モード設定信号ＴＭＢによってオン／オフ制御される。ｎＭＯＳ３４は、動作モード設定信号ＴＭによってオン／オフ制御される。このセレクタ３０は、通常動作モード時、内部回路の出力信号ＤＡＴＡａを通常動作用ＦＦ２０へ送出する一方、テスト動作モード時、同内部回路からのテスト用信号Ｔａを取り込む。
【００２９】
テスト動作用ラッチ回路４０は、ｐＭＯＳ４１と、ｎＭＯＳ４２と、インバータ４３，４４と、ｐＭＯＳ４５と、ｎＭＯＳ４６と、ｎＭＯＳ４７と、ｐＭＯＳ４８とから構成されている。ｐＭＯＳ４１は、クロックＣＫＴによってオン／オフ制御される。ｎＭＯＳ４２は、クロックＣＫＢによってオン／オフ制御される。ｐＭＯＳ４５は、クロックＣＫＢによってオン／オフ制御される。ｎＭＯＳ４６は、クロックＣＫＴによってオン／オフ制御される。インバータ４３，４４は、ｐＭＯＳ４１及びｎＭＯＳ４２がオフ状態かつｐＭＯＳ４５及びｎＭＯＳ４６がオン状態のとき、入力されたデータを保持するラッチ回路を構成する。ｎＭＯＳ４７は、制御信号Ｓ１によってオン／オフ制御される。ｐＭＯＳ４８は、制御信号Ｓ０がインバータ９４で反転された制御信号Ｓ０Ｂによってオン／オフ制御され、テスト動作モード時にオン状態となって当該テスト動作用ラッチ回路４０に電源ＶＤＤ＿１を供給する一方、通常動作モード時にオフ状態となって電源ＶＤＤ＿１の供給を停止する。このテスト動作用ラッチ回路４０は、電源ＶＤＤ＿１が供給されて動作し、セレクタ３０で取り込まれた上記テスト用信号ＴａをクロックＣＬＫに同期して取り込んで保持する。
【００３０】
テスト動作用ＦＦ５０は、ｐＭＯＳ５１と、ｎＭＯＳ５２と、インバータ５３，５４と、ｐＭＯＳ５５と、ｎＭＯＳ５６と、ｐＭＯＳ５７と、ｎＭＯＳ５８と、インバータ５９，５Ａと、ｐＭＯＳ５Ｂと、ｎＭＯＳ５Ｃと、ｐＭＯＳ５Ｄとから構成されている。ｐＭＯＳ５１は、クロックＣＫＢによってオン／オフ制御される。ｎＭＯＳ５２は、クロックＣＫＴによってオン／オフ制御される。ｐＭＯＳ５５は、クロックＣＫＴによってオン／オフ制御される。ｎＭＯＳ５６は、クロックＣＫＢによってオン／オフ制御される。インバータ５３，５４は、ｐＭＯＳ５１及びｎＭＯＳ５２がオフ状態かつｐＭＯＳ５５及びｎＭＯＳ５６がオン状態のとき、入力されたデータを保持するマスタラッチを構成する。
【００３１】
ｐＭＯＳ５７は、クロックＣＫＴによってオン／オフ制御される。ｎＭＯＳ５８は、クロックＣＫＢによってオン／オフ制御される。ｐＭＯＳ５Ｂは、クロックＣＫＢによってオン／オフ制御される。ｎＭＯＳ５Ｃは、クロックＣＫＴによってオン／オフ制御される。インバータ５９，５Ａは、ｐＭＯＳ５７及びｎＭＯＳ５８がオフ状態かつｐＭＯＳ５Ｂ及びｎＭＯＳ５Ｃがオン状態のとき、入力されたデータを保持するスレーブラッチを構成する。ｐＭＯＳ５Ｄは、動作モード設定信号ＴＭＢによってオン／オフ制御され、テスト動作モード時にオン状態となって当該テスト動作用ＦＦ５０に電源ＶＤＤ＿３を供給する一方、通常動作モード時にオフ状態となって電源ＶＤＤ＿３の供給を停止する。このテスト動作用ＦＦ５０は、電源ＶＤＤ＿３が供給されて動作し、テスト動作用ラッチ回路４０で保持されているテスト用信号ＴａをクロックＣＬＫに同期して取り込んで保持する。
【００３２】
テスト動作用ラッチ回路６０は、ｐＭＯＳ６１と、ｎＭＯＳ６２と、インバータ６３，６４と、ｐＭＯＳ６５と、ｎＭＯＳ６６と、ｐＭＯＳ６７とから構成されている。ｐＭＯＳ６１は、クロックＣＫＢによってオン／オフ制御される。ｎＭＯＳ６２は、クロックＣＫＴによってオン／オフ制御される。ｐＭＯＳ６５は、クロックＣＫＴによってオン／オフ制御される。ｎＭＯＳ６６は、クロックＣＫＢによってオン／オフ制御される。インバータ６３，６４は、ｐＭＯＳ６１及びｎＭＯＳ６２がオフ状態かつｐＭＯＳ６５及びｎＭＯＳ６６がオン状態のとき、入力されたデータを保持するラッチ回路を構成する。ｐＭＯＳ６７は、制御信号Ｓ１がインバータ９５で反転された制御信号Ｓ１Ｂによってオン／オフ制御され、テスト動作モード時にオン状態となって当該テスト動作用ラッチ回路６０に電源ＶＤＤ＿２を供給する一方、通常動作モード時にオフ状態となって電源ＶＤＤ＿２の供給を停止する。このテスト動作用ラッチ回路６０は、ＶＤＤ＿２が供給されて動作し、テスト動作用ＦＦ５０で保持されているテスト用信号ＴａをクロックＣＬＫに同期して取り込んで保持する。
【００３３】
セレクタ７０は、ｐＭＯＳ７１と、ｎＭＯＳ７２と、ｐＭＯＳ７３と、ｎＭＯＳ７４とから構成されている。ｐＭＯＳ７１は、動作モード設定信号ＴＭによってオン／オフ制御される。ｎＭＯＳ７２は、動作モード設定信号ＴＭＢによってオン／オフ制御される。ｐＭＯＳ７３は、動作モード設定信号ＴＭＢによってオン／オフ制御される。ｎＭＯＳ７４は、動作モード設定信号ＴＭによってオン／オフ制御される。このセレクタ７０は、通常動作モード時、通常動作用ＦＦ２０で保持されている出力信号ＤＡＴＡａを選択する一方、テスト動作モード時、テスト動作用ラッチ回路６０で保持されているテスト用信号Ｔａを選択し、インバータ８２を経て論理回路ブロック１３へ送出する。
【００３４】
ｎＭＯＳ８１は、制御信号Ｓ０によってオン／オフ制御される。インバータ８２は、ｎＭＯＳ８１がオフ状態のとき、セレクタ７０で選択された信号を出力信号Ｑａとして出力する。上記ｐＭＯＳ２Ｄ，２Ｅ，４８，５Ｄ，６７及びインバータ９３，９４，９５で、電源制御手段が構成されている。また、フリップフロップ回路１２ｂも、フリップフロップ回路１２ａと同様の構成になっている。
【００３５】
図３は、図２のフリップフロップ回路１２ａの動作を説明するタイムチャートであり、縦軸に論理レベル、及び横軸に時間がとられている。
この図を参照して、この例の半導体集積回路に用いられるテスト方法の処理内容について説明する。
この半導体集積回路では、テスト動作モード時、論理回路ブロック１２に電源ＶＤＤ＿１が供給されているとき、テスト回路に同電源ＶＤＤ＿１及び電源ＶＤＤ＿３が供給され、同論理回路ブロック１２の内部回路から出力されるテスト用信号ＴａがクロックＣＬＫに同期して取り込まれて保持され、かつ、論理回路ブロック１３に電源ＶＤＤ＿２が供給されているとき、同テスト回路に電源ＶＤＤ＿３が供給されると共に同論理回路ブロック１３から同電源ＶＤＤ＿２が供給され、保持されているテスト用信号Ｔａが出力信号Ｑａとして同論理回路ブロック１３のフリップフロップ回路１３ａへ送出される一方、通常動作モード時、論理回路ブロック１２の内部回路の出力信号ＤＡＴＡａがフリップフロップ回路１２ａに入力されて通常動作が行われる。
【００３６】
すなわち、テスト動作モード時では、図３に示すように、時刻ｔ１において、動作モード設定信号ＴＭが高レベル（以下、“１”という）に設定される。このとき、ｐＭＯＳ５Ｄがオン状態となり、テスト動作用ＦＦ５０に電源ＶＤＤ＿３が供給される。また、論理回路ブロック１２に電源ＶＤＤ＿１が供給されているとき、制御信号Ｓ０が“１”に設定され、ｐＭＯＳ４８がオン状態となり、テスト動作用ラッチ回路４０に電源ＶＤＤ＿１が供給され、通常動作用ＦＦ２０に電源ＶＤＤ＿１が供給されない。また、制御信号Ｓ１が“０”に設定され、ｐＭＯＳ６７がオフ状態となり、テスト動作用ラッチ回路６０に電源ＶＤＤ＿２が供給されない。
【００３７】
このとき、セレクタ３０では、ｐＭＯＳ３３及びｎＭＯＳ３４がオン状態になるため、内部回路からのテスト用信号Ｔａが同ｐＭＯＳ３３及びｎＭＯＳ３４を経てテスト動作用ラッチ回路４０へ送出される。テスト動作用ラッチ回路４０では、クロックＣＬＫの立下がりでｐＭＯＳ４１及びｎＭＯＳ４２がオン状態となってテスト用信号Ｔａがインバータ４３に入力される。そして、クロックＣＬＫの立上がりでｐＭＯＳ４１及びｎＭＯＳ４２がオフ状態かつｐＭＯＳ４５及びｎＭＯＳ４６がオン状態となり、インバータ４３，４４からなるラッチ回路によりテスト用信号Ｔａが保持される。このとき、ｎＭＯＳ４７がオフ状態になっているため、保持されているテスト用信号Ｔａがテスト動作用ＦＦ５０に送出される。
【００３８】
テスト動作用ＦＦ５０では、クロックＣＬＫの立上がりでｐＭＯＳ５１及びｎＭＯＳ５２がオン状態となってテスト用信号Ｔａがインバータ５３に入力される。そして、クロックＣＬＫの立下がりでｐＭＯＳ５１及びｎＭＯＳ５２がオフ状態かつｐＭＯＳ５５及びｎＭＯＳ５６がオン状態となり、インバータ５３，５４からなるマスタラッチによりテスト用信号Ｔａが保持される。このとき、ｐＭＯＳ５７及びｎＭＯＳ５８がオン状態になっているため、保持されているテスト用信号Ｔａがインバータ５９に入力される。そして、クロックＣＬＫの立上がりでｐＭＯＳ５７及びｎＭＯＳ５８がオフ状態かつｐＭＯＳ５Ｂ及びｎＭＯＳ５Ｃがオン状態となり、インバータ５９，５Ａからなるスレーブラッチによりテスト用信号Ｔａが保持される。また、制御信号Ｓ０が“１”に設定されているため、ｎＭＯＳ８１がオン状態になり、インバータ８２の出力信号Ｑａが“１”となる。
【００３９】
また、論理回路ブロック１３に電源ＶＤＤ＿２が供給され、かつ、論理回路ブロック１２に電源ＶＤＤ＿１が供給されないとき、時刻ｔ２において、制御信号Ｓ０が“０”に設定され、ｐＭＯＳ４８がオフ状態となり、テスト動作用ラッチ回路４０に電源ＶＤＤ＿１が供給されない。また、制御信号Ｓ１が“１”に設定され、ｎＭＯＳ４７がオン状態となってテスト動作用ラッチ回路４０の出力側がグラウンドに接続され、かつ、ｐＭＯＳ６７がオン状態となり、テスト動作用ラッチ回路６０に電源ＶＤＤ＿２が供給される。また、論理回路ブロック１２に電源ＶＤＤ＿１が供給されないため、内部回路の出力側が高インピーダンス（Ｈｉｇｈ−Ｚ）となっている。
【００４０】
このとき、クロックＣＬＫの立上がりでｐＭＯＳ６１及びｎＭＯＳ６２がオン状態となり、インバータ５９，５Ａからなるスレーブラッチにより保持されたテスト用信号Ｔａがインバータ６３に入力される。そして、クロックＣＬＫの立下がりでｐＭＯＳ６１及びｎＭＯＳ６２がオフ状態かつｐＭＯＳ６５及びｎＭＯＳ６６がオン状態となり、インバータ６３，６４からなるラッチ回路によりテスト用信号Ｔａが保持される。セレクタ７０では、ｐＭＯＳ７３及びｎＭＯＳ７４がオン状態になっているため、テスト動作用ラッチ回路６０に保持されているテスト用信号Ｔａが同ｐＭＯＳ７３及びｎＭＯＳ７４を経てインバータ８２へ送出され、このとき、ｎＭＯＳ８１がオフ状態になっているため、同インバータ８２で反転されて出力信号Ｑａとしてフリップフロップ回路１３ａへ送出される。
【００４１】
通常動作モード時では、動作モード設定信号ＴＭが低レベル（以下、“０”という）、及び制御信号Ｓ０，Ｓ１が“０”に設定される。このとき、ｐＭＯＳ２Ｄ，２Ｅがオン状態となり、通常動作用ＦＦ２０に電源ＶＤＤ＿１が供給される。また、ｐＭＯＳ４８，５Ｄ，６７がオフ状態となり、テスト動作用ラッチ回路４０、テスト動作用ＦＦ５０及びテスト動作用ラッチ回路６０に電源ＶＤＤ＿１，ＶＤＤ＿３，ＶＤＤ＿２が供給されない。また、セレクタ３０では、ｐＭＯＳ３１及びｎＭＯＳ３２がオン状態になるため、内部回路の出力信号ＤＡＴＡａが同ｐＭＯＳ３１及びｎＭＯＳ３２を経て通常動作用ＦＦ２０へ送出される。通常動作用ＦＦ２０では、クロックＣＬＫの立下がりでｐＭＯＳ２１及びｎＭＯＳ２２がオン状態となって出力信号ＤＡＴＡａがインバータ２３に入力される。そして、クロックＣＬＫの立上がりでｐＭＯＳ２１及びｎＭＯＳ２２がオフ状態かつｐＭＯＳ２５及びｎＭＯＳ２６がオン状態となり、インバータ２３，２４からなるマスタラッチにより出力信号ＤＡＴＡａが保持される。このとき、ｐＭＯＳ２７及びｎＭＯＳ２８がオン状態になっているため、保持されている出力信号ＤＡＴＡａがインバータ２９に入力されると共にセレクタ７０へ送出される。そして、クロックＣＬＫの立下がりでｐＭＯＳ２７及びｎＭＯＳ２８がオフ状態かつｐＭＯＳ２Ｂ及びｎＭＯＳ２Ｃがオン状態となり、インバータ２９，２Ａからなるスレーブラッチにより出力信号ＤＡＴＡａが保持される。
【００４２】
セレクタ７０では、ｐＭＯＳ７１及びｎＭＯＳ７２がオン状態になっているため、インバータ２９，２Ａからなるスレーブラッチに保持されている出力信号ＤＡＴＡａが同ｐＭＯＳ７１及びｎＭＯＳ７２を経てインバータ８２へ送出され、このとき、ｎＭＯＳ８１がオフ状態になっているため、同インバータ８２で反転されて出力信号Ｑａとしてフリップフロップ回路１３ａへ送出される。
【００４３】
図１中のフリップフロップ回路１２ｂについても、テスト動作モード時、論理回路ブロック１２の内部回路から出力されるテスト用信号Ｔｂが取り込まれ、また、通常動作モード時では、内部回路の出力信号ＤＡＴＡｂが取り込まれ、フリップフロップ回路１２ａと同様の処理が行われる。
【００４４】
以上のように、この実施例では、テスト動作モード時、論理回路ブロック１２に電源ＶＤＤ＿１が供給されているとき、同論理回路ブロック１２の内部回路から出力されるテスト用信号ＴａがクロックＣＬＫに同期して取り込まれて保持され、かつ、論理回路ブロック１３に電源ＶＤＤ＿２が供給されているとき、保持されているテスト用信号Ｔａが出力信号Ｑａとして同論理回路ブロック１３のフリップフロップ回路１３ａへ送出される一方、通常動作モード時、論理回路ブロック１２の内部回路の出力信号ＤＡＴＡａがフリップフロップ回路１２ａに入力されて通常動作が行われるので、論理回路ブロック１２から論理回路ブロック１３に対する通常動作のデータ伝送速度が低下しないという利点がある。
【００４５】
以上、この発明の実施例を図面により詳述してきたが、具体的な構成は同実施例に限られるものではなく、この発明の要旨を逸脱しない範囲の設計の変更などがあっても、この発明に含まれる。
たとえば、図１中のインバータ１３ｂは、インバータに限定されず、任意の組合せ論理回路で良い。また、ＬＳＩ１１の内部の論理回路ブロック１２，１３は、２つに限定されず、３つ以上でも良い。また、図２中の通常動作用ＦＦ２０に供給される電源は、電源ＶＤＤ＿１に限らず、電源ＶＤＤ＿２又は電源ＶＤＤ＿３でも良い。また、図２中の通常動作用ＦＦ２０、セレクタ３０、テスト動作用ラッチ回路４０、テスト動作用ＦＦ５０、テスト動作用ラッチ回路６０及びセレクタ７０は、同様の機能を有するものであれば、任意の回路構成で良い。
【産業上の利用可能性】
【００４６】
この発明は、電源を個別に受給可能な複数の論理回路ブロックを有し、少なくとも１つの論理回路ブロックが、当該論理回路ブロックの内部回路の出力信号を取り込んで保持し、他の任意の論理回路ブロックへ送出するフリップフロップ回路を備える半導体集積回路全般に適用できる。
【図面の簡単な説明】
【００４７】
【図１】この発明の一実施例である半導体集積回路の要部の電気的構成を示す図である。
【図２】図１中のフリップフロップ回路１２ａの電気的構成を示す回路図である。
【図３】図２のフリップフロップ回路１２ａの動作を説明するタイムチャートである。
【図４】従来の半導体集積回路の電気的構成を示す図である。
【図５】従来の他の半導体集積回路の電気的構成を示す図である。
【符号の説明】
【００４８】
１１      ＬＳＩ（半導体集積回路）
１２，１３      論理回路ブロック（ＵＮＩＴ）
１２ａ，１２ｂ      フリップフロップ回路（ＭＦＦ）
２０      通常動作用ＦＦ（フリップフロップ回路）
３０      セレクタ（テスト回路の一部、第１の選択回路）
４０      テスト動作用ラッチ回路（テスト回路の一部、第１のテスト動作用ラッチ回路）
５０      テスト動作用ＦＦ（テスト回路の一部、テスト動作用フリップフロップ回路）
６０      テスト動作用ラッチ回路（テスト回路の一部、第２のテスト動作用ラッチ回路）
７０      セレクタ（テスト回路の一部、第２の選択回路）
２Ｄ，２Ｅ，４８，５Ｄ，６７      ｐＭＯＳ（電源制御手段の一部）
９３，９４，９５      インバータ（電源制御手段の一部）
【図１】
2008058246.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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