(57)【要約】【課題】立ち上がり電圧の低い整流器を提供する。【解決手段】この整流器は、バリア層１０５とチャネル層１０３とがへテロ接合部を構成し、チャネル層１０３とバリア層１０５の境界の近くに２次元電子ガスチャネル１０４が生じる。ショットキゲート電極１０９はアノードオーミック電極１０７に接続されると共にアノードオーミック電極１０７上からバリア層１０５上に延在しバリア層１０５に形成されたリセス１０８の全体を覆っている。ショットキゲート電極１０９の影響によって印加電圧が無い状態でリセス１０８の直下の２次元電子ガスチャネル１０４が空乏化される。バリア層１０５にリセス１０８が形成されたことで、ゲート電極１０９の直下の２次元電子ガスチャネル１０４に電子が発生する閾値電圧が低くなり従来のショットキダイオードよりも立ち上がり電圧を低くできる。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板上に形成される半導体チャネル層と、
上記半導体チャネル層上に形成されて上記半導体チャネル層とでヘテロ接合部を構成するバリア層と、
上記半導体チャネル層に接続されるアノードオーミック電極と、
上記半導体チャネル層に接続されるカソードオーミック電極と、
上記アノードオーミック電極に接続されると共に上記へテロ接合部の上に形成されたゲート電極と、
上記バリア層に形成されていると共に上記ゲート電極に全体が覆われたリセスとを備えることを特徴とする整流器。
【請求項２】
請求項１に記載の整流器において、
上記半導体チャネル層は、III−Ｖ族化合物半導体で作製されていることを特徴とする整流器。
【請求項３】
請求項１に記載の整流器において、
上記半導体チャネル層は、ＧａＮ半導体で作製されていることを特徴とする整流器。
【請求項４】
請求項１に記載の整流器において、
上記ゲート電極はショットキ電極であることを特徴とする整流器。
【請求項５】
請求項１に記載の整流器において、
上記ゲート電極と上記バリア層との間に形成されていると共に上記ゲート電極とバリア層とでＭＩＳ構造部を構成する誘電体膜を備えることを特徴とする整流器。
【請求項６】
請求項１に記載の整流器において、
上記基板と半導体チャネル層との間に形成されていると共に上記バリア層と半導体チャネル層とでダブルへテロ接合構造部を構成する半導体層を備えることを特徴とする整流器。
【請求項７】
基板上に形成される半導体チャネル層と、
上記半導体チャネル層上に形成されて上記半導体チャネル層とでヘテロ接合部を構成するバリア層と、
上記半導体チャネル層に接続されるアノードオーミック電極と、
上記半導体チャネル層に接続されるカソードオーミック電極と、
上記アノード電極に接続されると共に上記へテロ接合部の上に形成されたゲート電極とを備え、
上記バリア層の層厚が１００Å以下であることを特徴とする整流器。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、整流器に関し、例えば、ＧａＮ等のIII−Ｖ族化合物半導体を含むヘテロ接合部を有する整流器に関する。
【背景技術】
【０００２】
従来、整流器としては、例えば、図１０に断面を示すＧａＮショットキダイオードが知られている(非特許文献１参照)。このＧａＮショットキダイオードは、Ｓｉ基板２００１の上に、ＡｌＮ／ＧａＮバッファー層２００２、アンドープＧａＮからなるチャネル層２００３、Ａｌ０.２５Ｇａ０.７５Ｎからなる層２００５が順次形成されている。このＡｌ０.２５Ｇａ０.７５Ｎ層２００５の上に、カソードオーミック電極２００６とアノードショットキ電極２００９が形成されている。上記ＡｌＧａＮからなる層２００５上にＳｉ３Ｎ４絶縁膜２０１３が形成される。なお、２００４は２ＤＥＧ(２次元電子ガス)チャネルである。
【０００３】
ところで、図１０に示した従来の整流器としてのＧａＮショットキダイオードは漏れ電流を低くするために、１.５Ｖ以上のショットキ障壁の高さが必要である。このため、上記従来のショットキダイオードでは、立ち上がり電圧がショットキ障壁の高さと略同じになる。
【０００４】
しかし、ダイオードの立ち上がり電圧が１.５Ｖ以上であることは、多くの応用例において装置の損失の増大を招くので、望ましくない。
【非特許文献１】「電源用ＧａＮ on Ｓｉ 電子デバイスの開発」、(後藤博一、大塚康二)、電子情報通信学会、Ｓ４５−Ｓ４６、２００６年
【発明の開示】
【発明が解決しようとする課題】
【０００５】
そこで、この発明の課題は、立ち上がり電圧の低い整流器を提供することにある。
【課題を解決するための手段】
【０００６】
上記課題を解決するため、この発明の整流器は、基板上に形成される半導体チャネル層と、
上記半導体チャネル層上に形成されて上記半導体チャネル層とでヘテロ接合部を構成するバリア層と、
上記半導体チャネル層に接続されるアノードオーミック電極と、
上記半導体チャネル層に接続されるカソードオーミック電極と、
上記アノードオーミック電極に接続されると共に上記へテロ接合部の上に形成されたゲート電極と、
上記バリア層に形成されていると共に上記ゲート電極に全体が覆われたリセスとを備えることを特徴としている。
【０００７】
この発明の整流器では、半導体チャネル層とバリア層が構成するヘテロ接合部上にアノードオーミック電極とカソードオーミック電極が形成されている。このアノードオーミック電極とカソードオーミック電極は、上記へテロ接合部の接合の境界に形成される２次元電子ガス(２ＤＥＧ)チャネルとオーミック接続される。そして、上記バリア層にはリセスが形成され、このリセスは上記アノードオーミック電極に接続されたゲート電極に全体が覆われている。
【０００８】
これにより、アノードオーミック電極とカソードオーミック電極との間に印加する電圧が０Ｖ以下である場合は、リセスを覆うゲート電極直下のチャネル層の２次元電子ガスは空乏化され、アノードオーミック電極とカソードオーミック電極との間に電流が流れない。一方、アノードオーミック電極とカソードオーミック電極との間に印加する電圧が正電圧(順バイアス)である場合は、リセスを覆うゲート電極の直下のチャネル層に電子が発生して、アノードオーミック電極とカソードオーミック電極との間に電流が流れる。つまり、ノーマリオフ動作が得られる。
【０００９】
そして、この発明の整流器によれば、順バイアスの立ち上がり電圧はゲート電極の直下のチャネル層に電子が発生する閾値電圧に依存するが、この閾値電圧は、バリア層にリセスが形成されたことによって、従来のショットキダイオードよりも低くなっている。よって、この発明によれば、立ち上がり電圧の低い整流器を実現できる。
【００１０】
また、一実施形態の整流器では、上記半導体チャネル層は、III−Ｖ族化合物半導体で作製されているので、電子移動度を向上できる。
【００１１】
また、一実施形態の整流器では、上記半導体チャネル層は、ＧａＮ半導体で作製されているので、高周波高出力用途に適する。
【００１２】
また、一実施形態の整流器では、上記ゲート電極はショットキ電極であるので、高周波用途に適する。
【００１３】
また、一実施形態の整流器では、上記ゲート電極と上記バリア層との間に形成されていると共に上記ゲート電極とバリア層とでＭＩＳ(メタル・インシュレータ・セミコンダクタ)構造部を構成する誘電体膜を備える。
【００１４】
この実施形態では、ＭＩＳ構造部を構成する誘電体膜によって半導体表面に対するパッシベーション効果がある。
【００１５】
また、一実施形態の整流器では、上記基板と半導体チャネル層との間に形成されていると共に上記バリア層と半導体チャネル層とでダブルへテロ接合構造部を構成する半導体層を備える。
【００１６】
この実施形態では、ダブルへテロ接合構造部を構成する半導体層の存在によって、２次元電子ガスチャネルの電子が半導体チャネル層を出にくくなるので、アノード−カソード間の漏れ電流を低減できる。
【００１７】
また、一実施形態の整流器では、基板上に形成される半導体チャネル層と、
上記半導体チャネル層上に形成されて上記半導体チャネル層とでヘテロ接合部を構成するバリア層と、
上記半導体チャネル層に接続されるアノードオーミック電極と、
上記半導体チャネル層に接続されるカソードオーミック電極と、
上記アノード電極に接続されると共に上記へテロ接合部の上に形成されたゲート電極とを備え、上記バリア層の層厚が１００Å以下である。
【００１８】
この実施形態では、バリア層の層厚を１００Å以下にしたことで、ゲート電極を半導体チャネルに近づけて熱平衡の状態で半導体チャネルの少なくとも一部が空乏化されるようにしている。これにより、順バイアス時にアノード−カソード間に電流が流れ、逆バイアス時にアノード−カソード間に電流が流れない整流動作が得られる。また、ゲート電極の直下の２次元電子ガスチャネルに電子が発生する閾値電圧を低減でき、立ち上がり電圧を低くできる。
【発明の効果】
【００１９】
この発明の整流器によれば、順バイアスの立ち上がり電圧はゲート電極の直下のチャネル層に電子が発生する閾値電圧に依存し、この閾値電圧はバリア層にリセスが形成されたことによって、従来のショットキダイオードよりも低くなっている。よって、この発明によれば、立ち上がり電圧の低い整流器を実現できる。
【発明を実施するための最良の形態】
【００２０】
以下、この発明を図示の実施の形態により詳細に説明する。
【００２１】
(第１の実施の形態)
図１に、この発明の整流器の第１実施形態を示す。この整流器は、シリコン基板１０１の上に、層厚が５００ÅのＡｌＮ/ＧａＮバッファー層１０２、層厚が２μｍのアンドープＧａＮからなるチャネル層１０３、層厚が２５０ÅのＡｌ０.３Ｇａ０.７Ｎからなるバリア層１０５が順次形成されている。
【００２２】
このバリア層１０５の上に、Ｔｉ／Ａｌ／Ａｕの積層からなるアノードオーミック電極１０７、および、Ｔｉ／Ａｌ／Ａｕの積層からなるカソードオーミック電極１０６が形成されている。そして、ＧａＮチャネル層１０３の中、かつ、チャネル層１０３とＡｌＧａＮバリア層１０５の境界の近くに２次元電子ガス(２ＤＥＧ)チャネル１０４が生じる。
【００２３】
アノードオーミック電極１０７とカソードオーミック電極１０６は、熱処理によって２次元電子ガスチャネル１０４とオーミック接触される。また、ＡｌＧａＮバリア層１０５に深さが１５０Åのリセス１０８がエッチングで形成されている。そして、このリセス１０８は、ＷＮ／Ａｕからなるショットキゲート電極１０９によって全体が覆われている。このショットキゲート電極１０９は、アノードオーミック電極１０７に接続されると共にアノードオーミック電極１０７上からバリア層１０５上に延在している。ＡｌＧａＮバリア層１０５とＧａＮチャネル層１０３とがへテロ接合部を構成している。このショットキゲート電極１０９の影響によって、印加電圧が無い状態でリセス１０８の直下の２次元電子ガスチャネル１０４が空乏化される。これにより、ノーマリオフ動作が得られる。
【００２４】
また、この実施形態では、ショットキゲート電極１０９,バリア層１０５およびカソードオーミック電極１０６上にＴａ２Ｏ５誘電膜１１０が形成されている。このＴａ２Ｏ５誘電膜１１０によって、デバイスの耐圧を向上できる。この実施形態では、一例として図１に示すように、Ｔａ２Ｏ５誘電膜１１０は、ショットキゲート電極１０９からカソードオーミック電極１０６に向かって厚さが８０００Å、６０００Å、４０００Åと階段状に減少している階段構造とした。このように、Ｔａ２Ｏ５誘電膜１１０を階段構造とすることによって、耐圧の向上に特に有効となる。また、このＴａ２Ｏ５誘電膜１１０は、半導体表面のパシベーション効果もあるので、誘電膜の材料としてＴａ２Ｏ５は特に有効である。
【００２５】
次に、図２〜図４を順に参照して、この実施形態の整流器の各バイアス条件での動作を説明する。
【００２６】
図２に、この実施形態の整流器において、アノード−カソード間に順バイアスがかかっている状態を示す。この状態では、アノード−カソード間に印加するアノード−カソード間電圧ＶＡＣを＋１Ｖとした。この整流器は、デバイスとしての閾値電圧が＋０.６８Ｖであるので、アノード−カソード間電圧ＶＡＣ＝＋１Ｖとした場合は、リセス１０８の直下にある２次元電子ガスチャネル１０４に電子が発生する。これによって、２次元電子ガスチャネル１０４が連続的にアノード電極１０６とカソード電極１０７をつなぐ(導電させる)ようになり、アノード電流ＩＣが流れる。
【００２７】
次に、図３に、この実施形態において、アノード−カソード間電圧ＶＡＣを０Ｖとした状態を示す。この整流器は、閾値電圧が＋０.６８Ｖであるので、ＶＡＣ＝０Ｖである場合は、２次元電子ガスチャネル１０４は、リセス１０８の直下の領域が空乏化される。これによって、２次元電子ガスチャネル１０４における２次元電子ガスが不連続的となり、アノード電流ＩＣが流れなくなる。
【００２８】
次に、図４に、この実施形態において、アノード−カソード間電圧ＶＡＣを−６００Ｖとした状態を示す。この状態では、ＶＡＣ＝−６００Ｖとしたことで、リセス１０８の直下にある２次元電子ガスチャネル１０４が空乏化される。これによって、２次元電子ガスチャネル１０４における２次元電子ガスが不連続的となり、アノード電流ＩＣが流れない。
【００２９】
次に、図７に、この実施形態の整流器のＩ−Ｖ特性を示す。図７のＩ−Ｖ特性において、横軸は上記アノード−カソード間電圧ＶＡＣ(Ｖ)であり、縦軸は上記アノード電流ＩＣ(ｍＡ/ｍｍ)である。このＩ−Ｖ特性に示すように、この実施形態の整流器の立ち上がり電圧ＶＯＮは０.６８Ｖである。これに対して、図１０に示す従来のショットキダイオードの立ち上がり電圧ＶＯＮは、図８のＩ−Ｖ特性図に示すように２.３Ｖである。つまり、この実施形態の整流器によれば、従来に比べて、立ち上がり電圧を大幅に低減できた。
【００３０】
この実施形態の整流器によれば、順バイアスの立ち上がり電圧はゲート電極１０９の直下の２次元電子ガスチャネル１０４に電子が発生する閾値電圧に依存する。この閾値電圧は、従来のショットキダイオードの立ち上がり電圧よりも低いので、この実施形態によれば、従来のショットキダイオードに比べて立ち上がり電圧の低い整流器を実現できる。
【００３１】
(第２の実施の形態)
次に、図５に、この発明の整流器の第２実施形態を示す。この第２実施形態は、シリコン基板５０１の上に、層厚が５００ÅのＡｌＮ/ＧａＮバッファー層５０２、層厚が２μｍのアンドープＡｌ０.１Ｇａ０.９Ｎからなる層５１１、層厚が５００ÅのアンドープＧａＮからなるチャネル層５０３、層厚が２５０ÅのＡｌ０.３Ｇａ０.７Ｎからなるバリア層５０５が順次形成されている。このバリア層５０５とチャネル層５０３とＡｌＧａＮ層５１１とがダブルへテロ接合構造部を構成している。
【００３２】
また、ＡｌＧａＮバリア層５０５には、深さが１５０Åのリセス５０８がエッチングで形成されている。上記バリア層５０５上かつリセス５０８内にＴｉ／Ａｌ／Ａｕの積層からなるアノードオーミック電極５０７が形成されている。また、バリア層５０５の上に、Ｔｉ／Ａｌ／Ａｕの積層からなるカソードオーミック電極５０６が形成されている。そして、ＧａＮチャネル層５０３の中、かつ、チャネル層５０３とＡｌＧａＮバリア層５０５との境界の近くに２次元電子ガスチャネル５０４が生じる。
【００３３】
カソードオーミック電極５０６およびアノードオーミック電極５０７は熱処理によって２次元電子ガスチャネル５０４とオーミック接触される。そして、このリセス５０８およびアノードオーミック電極５０７上にＷＮ／Ａｕの積層からなるショットキゲート電極５０９が形成されている。このショットキゲート電極５０９は、アノードオーミック電極５０７に接続されると共にリセス５０８の全体を完全に覆っている。
【００３４】
印加電圧が無い状態では、ショットキゲート電極５０９の影響によって、リセス５０８に入っているショットキゲート電極５０９の直下の２次元電子ガスチャネル５０４が空乏化される。一方、アノードオーミック電極５０７とカソードオーミック電極５０６との間に印加する電圧が、閾値電圧を越える正電圧(順バイアス)である場合は、リセス５０８を覆うゲート電極５０９の直下の２次元電子ガスチャネル５０４に電子が発生して、アノードオーミック電極５０７とカソードオーミック電極５０６との間に電流が流れる。
【００３５】
すなわち、この実施形態の整流器によれば、順バイアスの立ち上がり電圧はゲート電極５０９の直下の２次元電子ガスチャネル５０４に電子が発生する閾値電圧に依存する。この閾値電圧は、従来のショットキダイオードの立ち上がり電圧よりも低いので、この実施形態によれば立ち上がり電圧の低い整流器を実現できる。
【００３６】
なお、この第２実施形態では、従来のショットキダイオードとは異なり、アノードオーミック電極５０７とカソードオーミック電極５０６の間に漏れ電流(パラレルコンダクション)が発生する可能性があるものの、ＡｌＧａＮ層５１１の存在によって、２次元電子ガスチャネル５０４の電子がＧａＮチャネル層５０３を出にくくなるので、アノード−カソード間の漏れ電流を低減できる。
【００３７】
(第３の実施の形態)
次に、図６に、この発明の整流器の第３実施形態を示す。この第３実施形態は、シリコン基板６０１の上に、層厚が５００ÅのＡｌＮ/ＧａＮバッファー層６０２、層厚が２μｍのアンドープＧａＮからなるチャネル層６０３、層厚が２５０ÅのＡｌ０.３Ｇａ０.７Ｎからなるバリア層６０５が順次形成されている。
【００３８】
このバリア層６０５の上に、Ｔｉ／Ａｌ／Ａｕの積層からなるアノードオーミック電極６０７、および、Ｔｉ／Ａｌ／Ａｕの積層からなるカソードオーミック電極６０６が形成されている。そして、ＧａＮチャネル層６０３の中、かつ、チャネル層６０３とＡｌＧａＮバリア層６０５の境界の近くに２次元電子ガスチャネル６０４が生じる。
【００３９】
アノードオーミック電極６０７とカソードオーミック電極６０６は、熱処理によって２次元電子ガスチャネル６０４とオーミック接触される。また、ＡｌＧａＮバリア層６０５に深さが１８０Åのリセス６０８がエッチングで形成されている。このバリア層６０５の表面に、膜厚が５００ÅのＴａ２Ｏ５誘電膜６１２が形成されている。そして、この誘電膜６１２上にＷＮ／Ａｕの積層からなるゲート電極６０９が形成されている。
【００４０】
このゲート電極６０９は、アノードオーミック電極６０７上からバリア層６０５上に延在しており、アノードオーミック電極６０７に接続されている。また、このゲート電極６０９はリセス６０８の全体を覆っている。なお、上記ゲート電極６０９,誘電膜６１２およびＡｌＧａＮバリア層６０５がＭＩＳ(メタル・インシュレータ・セミコンダクタ)ゲート構造を構成している。また、ＡｌＧａＮバリア層６０５とＧａＮチャネル層６０３とがヘテロ接合部を構成している。
【００４１】
上記ゲート電極６０９の影響によって、印加電圧が無い状態でリセス６０８の直下の２次元電子ガスチャネル６０４が空乏化される。一方、アノードオーミック電極６０７とカソードオーミック電極６０６との間に印加する電圧が正電圧(順バイアス)である場合は、リセス６０８を覆うゲート電極６０９の直下の２次元電子ガスチャネル６０４に電子が発生して、アノードオーミック電極６０７とカソードオーミック電極６０６との間に電流が流れる。
【００４２】
この実施形態の整流器では、順バイアスの立ち上がり電圧はゲート電極６０９の直下の２次元電子ガスチャネル６０４に電子が発生する閾値電圧に依存する。この閾値電圧は、従来のショットキダイオードの立ち上がり電圧よりも低いので、この実施形態によれば立ち上がり電圧の低い整流器を実現できる。
【００４３】
また、この実施形態が有するＴａ２Ｏ５誘電膜６１２は誘電率が高くて半導体表面のパシベーション効果があるので、誘電膜の材料としてＴａ２Ｏ５は特に有効である。なお、他の有効な誘電膜の材料としては、Ｎｂ２Ｏ５、ＨｆＯ２、Ｓｉ２Ｎ３である。
【００４４】
(第４の実施の形態)
次に、図９に、この発明の整流器の第４実施形態を示す。この第４実施形態は、シリコン基板９０１の上に、層厚が５００ÅのＡｌＮ/ＧａＮバッファー層９０２、層厚が２μｍのアンドープＡｌ０.１Ｇａ０.９Ｎからなる層９１１、層厚が５００ÅのアンドープＧａＮからなるチャネル層９０３、層厚が１００ÅのＡｌ０.３Ｇａ０.７Ｎからなるバリア層９０５が順次形成されている。このバリア層９０５とチャネル層９０３とＡｌＧａＮ層９１１とがダブルへテロ接合構造部を構成している。
【００４５】
上記バリア層９０５の上に、Ｔｉ／Ａｌ／Ａｕの積層からなるアノードオーミック電極９０７が形成されている。また、バリア層９０５の上に、Ｔｉ／Ａｌ／Ａｕの積層からなるカソードオーミック電極９０６が形成されている。そして、ＧａＮチャネル層９０３の中、かつ、チャネル層９０３とＡｌＧａＮバリア層９０５との境界の近くに２次元電子ガスチャネル９０４が生じる。また、カソードオーミック電極９０６およびアノードオーミック電極９０７は熱処理によって２次元電子ガスチャネル９０４にオーミック接触される。
【００４６】
この実施形態では、アノードオーミック電極９０７およびＡｌＧａＮバリア層９０５上に形成されたショットキゲート電極９０９を有する。このショットキゲート電極９０９はＷＮ／Ａｕの積層からなる。
【００４７】
印加電圧が無い状態では、このショットキゲート電極９０９の影響によって、ショットキゲート電極９０９の直下の２次元電子ガスチャネル９０４が空乏化される。一方、アノードオーミック電極９０７とカソードオーミック電極９０６との間に印加する電圧が正電圧(順バイアス)である場合は、ゲート電極９０９の直下の２次元電子ガスチャネル９０４に電子が発生して、アノードオーミック電極９０７とカソードオーミック電極９０６との間に電流が流れる。
【００４８】
この実施形態の整流器によれば、順バイアスの立ち上がり電圧はゲート電極９０９の直下の２次元電子ガスチャネル９０４に電子が発生する閾値電圧に依存する。この閾値電圧は、従来のショットキダイオードの立ち上がり電圧よりも低いので、この実施形態によれば立ち上がり電圧の低い整流器を実現できる。
【００４９】
なお、この実施形態では、ＡｌＧａＮバリア層９０５の層厚を１００Åとしたが、バリア層９０５の層厚を８０Å〜１００Åとすることが最も望ましい。また、バリア層の層厚が薄過ぎると閾値電圧が上がってくるので、バリア層９０５の層厚は２０Å以上、より好ましくは５０Å以上であることが望ましい。
【００５０】
尚、上記第１〜第３実施形態では、ＡｌＧａＮバリア層に形成するリセスの深さを１５０Åとしたが、ＡｌＧａＮバリア層の層厚が２５０Åである場合は、リセスの深さを１５０Å〜１７０Åとすることが最も望ましい。また、上記リセスの深さが深すぎると閾値電圧が上がってくるので、上記リセスの深さは２３０Å以下、より好ましくは２００Å以下であることが望ましい。また、上記第１〜第４実施形態では、半導体チャネル層をアンドープＧａＮで作製したが、ＧａＡｓ,ＩｎＰ,ＩｎＧａＡｓＰ等の他のIII−Ｖ族化合物半導体で作製してもよい。また、上記第１,第２,第４実施形態では、ゲート電極をショットキゲート電極としたが、この発明ではゲート電極はショットキ電極に限るものではなく、例えば、第３実施形態のように、ＭＩＳゲート構造をなすゲート電極であってもよい。
【図面の簡単な説明】
【００５１】
【図１】この発明の整流器の第１実施形態を示す断面図である。
【図２】上記第１実施形態においてアノード−カソード間に順バイアスがかかっている状態を示す図である。
【図３】上記第１実施形態においてアノード−カソード間に電圧が印加されていない状態を示す図である。
【図４】上記第１実施形態においてアノード−カソード間に逆バイアスがかかっている状態を示す図である。
【図５】この発明の整流器の第２実施形態を示す断面図である。
【図６】この発明の整流器の第３実施形態を示す断面図である。
【図７】上記第１実施形態の電流−電圧特性を示す特性図である。
【図８】従来例のショットキダイオードの電流−電圧特性を示す特性図である。
【図９】この発明の整流器の第４実施形態を示す断面図である。
【図１０】従来例であるＧａＮショットキダイオードを示す断面図である。
【符号の説明】
【００５２】
１０１、５０１、６０１、９０１  シリコン基板
１０２、５０２、６０２、９０２  ＡｌＮ/ＧａＮバッファー層
１０３、５０３、６０３、９０３  アンドープＧａＮチャネル層
１０４、５０４、６０４、９０４  ２次元電子ガスチャネル
１０５、５０５、６０５、９０５  ＡｌＧａＮバリア層
１０６、５０６、６０６、９０６  Ｔｉ／Ａｌ／Ａｕカソードオーミック電極
１０７、５０７、６０７、９０７  Ｔｉ／Ａｌ／Ａｕアノードオーミック電極
１０８、５０８、６０８  リセス
１０９、５０９、９０９  ＷＮ／Ａｕショットキゲート電極
６０９  ＷＮ／Ａｕゲート電極
１１０、６１２  Ｔａ２Ｏ５誘電膜
【図１】
2008108870.tif 000003
【図２】
2008108870.tif 000004
【図３】
2008108870.tif 000005
【図４】
2008108870.tif 000006
【図５】
2008108870.tif 000007
【図６】
2008108870.tif 000008
【図７】
2008108870.tif 000009
【図８】
2008108870.tif 000010
【図９】
2008108870.tif 000011
【図１０】
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