(57)【要約】【課題】初期特性変動、エンデュランス劣化、特性バラツキを抑制することができる半導体記憶装置およびその製造方法を提供すること。【解決手段】ゲート電極１０８のゲート長は、ゲート酸化膜１０７から離れるに従って漸次長くなっている。電荷保持膜１０３は、トンネル酸化膜１０２を介して半導体基板１０１上にほぼ均一な膜厚で形成されていて、電荷保持膜１０３中に蓄えた電子が移動する場所が無くて、特性変動を抑制することができる。また、電子とホールの再結合の量が抑制されて、エンデュランス劣化を抑制することができる。トンネル酸化膜１０２はほぼ均一な厚さで形成されている。【選択図】図１
2008108848.tif 000002
【特許請求の範囲】
【請求項１】
半導体層と、
上記半導体層上にゲート絶縁膜を介して形成されたゲート電極と、
上記ゲート電極下に上記ゲート絶縁膜を介して配置されたチャネル領域と、
上記チャネル領域の両側に配置されると共に、上記チャネル領域とは逆導電型を有するソース／ドレイン拡散領域と、
上記ゲート電極の少なくとも両側に形成されると共に、電荷を保持する機能を有するメモリ機能体と
を備え、
上記メモリ機能体は、上記半導体層上に順次形成されたトンネル絶縁膜および電荷保持膜を含み、
上記電荷保持膜は、上記ゲート電極のゲート長方向にほぼ均一な膜厚で上記トンネル絶縁膜上に形成されている
ことを特徴とする半導体記憶装置。
【請求項２】
請求項１に記載の半導体記憶装置において、
上記ゲート電極のゲート長は上記ゲート絶縁膜から離れるに従って漸次長くなっていることを特徴とする半導体記憶装置。
【請求項３】
請求項１または２に記載の半導体記憶装置において、
上記ゲート電極の側面と、上記メモリ機能体の下方の上記半導体層の部分の表面とのなす角度が、８５°から８９°であることを特徴とする半導体記憶装置。
【請求項４】
請求項１乃至３のいずれか１つに記載の半導体記憶装置において、
上記電荷保持膜が絶縁体材料からなり、
上記メモリ機能体の少なくとも一部が上記ソース／ドレイン拡散領域の一部にオーバーラップしていることを特徴とする半導体記憶装置。
【請求項５】
請求項１乃至４のいずれか１つに記載の半導体記憶装置において、
上記半導体層の表面において、上記ゲート電極と、上記ソース／ドレイン拡散領域の各々とが、ゲート長方向に離間していることを特徴とする半導体記憶装置。
【請求項６】
請求項１乃至５のいずれか１つに記載の半導体記憶装置において、
上記トンネル絶縁膜の膜厚はほぼ均一であることを特徴とする半導体記憶装置。
【請求項７】
半導体層上にトンネル絶縁膜、電荷保持膜、第１の絶縁膜および第２の絶縁膜を形成する工程と、
上記半導体層上の一部の特定の領域において、上記トンネル絶縁膜、電荷保持膜、第１の絶縁膜および第２の絶縁膜を除去して溝を形成する工程と、
上記半導体層上にゲート酸化膜を形成する工程と、
上記溝内に第１のゲート電極を形成する工程と、
上記第１のゲート電極の両側に、上記トンネル絶縁膜の一部および上記電荷保持膜の一部を含むメモリ機能体を形成する工程と、
ビット線となるソース／ドレイン拡散領域を形成するために、上記半導体層に不純物の注入を行う工程と、
第２のゲート電極をその第２のゲート電極の一部が上記第１のゲート電極と接するように形成する工程と、
上記第２のゲート電極および上記第１のゲート電極を加工してワード線を形成する工程と
を備えることを特徴とする半導体記憶装置の製造方法。
【請求項８】
請求項７に記載の半導体記憶装置の製造方法において、
上記溝を形成する工程において、上記溝の側壁が８５°から８９°の順テーパーになるように形成することを特徴とする半導体記憶装置の製造方法。
【請求項９】
請求項７に記載の半導体記憶装置の製造方法において、
上記ゲート酸化膜を形成する工程は、上記ゲート酸化膜をＩＳＳＧ酸化法により形成する工程であることを特徴とする半導体記憶装置の製造方法。
【請求項１０】
請求項７に記載の半導体記憶装置の製造方法において、
上記ゲート酸化膜を形成する工程は、ＣＶＤ法により形成したシリコン酸化膜を熱酸化して上記ゲート酸化膜を形成する工程であることを特徴とする半導体記憶装置の製造方法。
【請求項１１】
請求項１０に記載の半導体記憶装置の製造方法において、
上記シリコン酸化膜を形成するときのシリコンソースガスとしてＳｉＨ２Ｃｌ２またはＳｉＣｌ４を用いることを特徴とする半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置およびその製造方法に関する。より具体的には、本発明は、低コストでメモリセルを微細化して集積度を上げることが可能な半導体記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
従来から、ゲート電極の両側に２ビットの記憶が可能な不揮発性メモリセル（例えば、特許文献１および２）が提案されている。図１０にこれらの不揮発性メモリセルの代表的な構造を示す。図１０中、３０１は半導体基板、３０２はゲート絶縁膜、３０３はゲート電極（ワード線）、３０４はシリコン酸化膜からなるトンネル絶縁膜、３０６は記憶部である断面Ｌ字形状のシリコン窒化膜、３０７はシリコン酸化膜、３０８はソース／ドレイン拡散領域、３３０はオフセット領域、３３１はゲート電極３０３下方のチャネル領域を、それぞれ示している。
【０００３】
この不揮発性メモリセルは、ゲート電極３０３とソース／ドレイン拡散領域３０８とが離間している、すなわち、上記オフセット領域３３０が存在するオフセット構造の素子になっている。上記トンネル絶縁膜３０４、シリコン窒化膜３０６およびシリコン酸化膜３０７の３層からメモリ機能体を構成し、上記シリコン窒化膜３０６中に電子を保持しているか否かでオフセット領域３３０の抵抗を変化させることにより駆動電流を変化させて“０”および“１”の情報の記憶を実現している。実際には、上記メモリセルを配列して構成したメモリセルアレイにおいては、特定のワード線（ゲート電極）、ビット線（ドレイン電極）を選択して所定の電圧を印加することにより、所望のメモリセルの書き換え、読み出し動作を行うことができる。
【特許文献１】特開２００３−３３２４７４号公報
【特許文献２】特開２００１−１５６１８８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上記従来の不揮発性メモリセルでは、初期の特性変動が大きく、また、エンデュランス劣化を大きいという問題があった。このエンデュランス劣化とは、プログラム（書込み）とイレーズ（消去）の書き換え動作を繰り返すと、ドライブ電流が小さくなる（しきい値電圧が高くなる）という劣化のことである。この劣化が起こるとメモリウィンドウが小さくなる。
【０００５】
このような初期の特性変動およびエンデュランス劣化は、図１０の不揮発性メモリセルでは、電荷を保持するシリコン窒化膜３０６がＬ字形であるために発生する。これらの現象を以下に詳細に説明する。
【０００６】
まず、初期の特性変動という問題について説明する。上記オフセット領域３３０上のＬ字形のシリコン窒化膜３０６中に電子を蓄積するプログラム時に、その電子がゲート電極３０３側のシリコン窒化膜３０６の垂直部３０６ｂへ移動してしまう。この現象により、書込み状態なのでしきい値電圧は高い値で維持したいのにも拘わらず、書込みを行ってから数時間という初期の段階でしきい値電圧が低下してしまう。
【０００７】
次に、エンデュランス劣化という問題について説明する。書込み時にシリコン窒化膜３０６へ注入される電子、および、消去時にシリコン窒化膜３０６に注入されるホールの分布は異なる。電子はホールよりも広い領域に分布して注入される。電子はエネルギーの大きな電子（ホットエレクトロン）をシリコン窒化膜３０６に注入しているのに対して、ホールはバンド間トンネリングにより発生させるためエネルギーが小さい。このため、ホールはそのほとんどがオフセット領域３３０上のシリコン窒化膜３０６の水平部３０６ａに留まるのに対して、電子はゲート電極３０３側のシリコン窒化膜３０６の垂直部３０６ｂまで広範囲に分布する。この電子とホールの分布の違いにより、消去動作を行った後でも、ゲート電極３０３側のシリコン窒化膜３０６の垂直部３０６ｂ中に電子が残り、オフセット領域３３０上のシリコン窒化膜３０６の垂直部３０６ｂ中のホールと結合し電気的に中和される。その結果、書き換え回数を増やしていくと、消去電流が低くなってしまう。つまり、ドライブ電流が小さくなる（しきい値電圧が高くなる）。
【０００８】
また、上記従来の不揮発性メモリセルでは、ゲート電極３０３を形成した後に、熱酸化法によりトンネル絶縁膜（トンネル酸化膜）３０４を形成しているので、ゲート電極３０３の側壁領域も、ゲート電極３０３の多結晶シリコン膜を熱酸化したシリコン酸化膜３０４ｂである。このシリコン酸化膜３０４ｂは、結晶欠陥の大きい多結晶シリコン膜から形成されているので、このシリコン酸化膜３０４ｂにはトラップが多く形成されている。このトラップには書込みや消去動作時に電荷が捕獲されやすい。しかも、このシリコン酸化膜３０４ｂ中のトラップはエネルギー準位が低いので、短時間で容易に抜けてしまう。すなわち、捕獲と脱離がどちらも起こりやすい状態で、メモリ特性が不安定になるという問題がある。
【０００９】
更に、図１０内のゲート電極３０３の端領域近傍のシリコン酸化膜３０４ｂは、ゲート電極３０３より十分離れた領域のシリコン酸化膜３０４ａより膜厚が５０〜８０％ほど薄く形成されている。したがって、特性バラツキ（特にドライブ電流）が大きくなる。具体的には、２ビット動作させている左右ビットの特性差に現れ、メモリウィンドウを小さくするといった問題を生じさせていた。
【００１０】
そこで、本発明の課題は、初期特性変動、エンデュランス劣化、特性バラツキを抑制することができる半導体記憶装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【００１１】
上記課題を解決するため、本発明の半導体記憶装置は、
半導体層と、
上記半導体層上にゲート絶縁膜を介して形成されたゲート電極と、
上記ゲート電極下に上記ゲート絶縁膜を介して配置されたチャネル領域と、
上記チャネル領域の両側に配置されると共に、上記チャネル領域とは逆導電型を有するソース／ドレイン拡散領域と、
上記ゲート電極の少なくとも両側に形成されると共に、電荷を保持する機能を有するメモリ機能体と
を備え、
上記メモリ機能体は、上記半導体層上に順次形成されたトンネル絶縁膜および電荷保持膜を含み、
上記電荷保持膜は、上記ゲート電極のゲート長方向にほぼ均一な膜厚で上記トンネル絶縁膜上に形成されている
ことを特徴としている。
【００１２】
上記構成によれば、上記メモリ機能体は、ゲート電極の両側に形成されていて、上記半導体層上に順次形成されたトンネル絶縁膜および電荷保持膜を含んで、更には、各メモリ機能体はゲート電極により分離されているので、書き換え時の干渉が効果的に抑制される。
【００１３】
また、上記電荷保持膜は、断面Ｌ字形ではなくて、トンネル絶縁膜を介して半導体層上にほぼ均一な膜厚で形成されている。そのため、上記電荷保持膜中に蓄えた電子が移動する場所が無くて、特性変動を抑制することができる。また、書き換えが多く行われた場合でも、上記電荷保持膜は、断面Ｌ字形ではなくて、ほぼ均一な膜厚で形成されているから、電子とホールの再結合の量が抑制されて、エンデュランス劣化を抑制することができる。
【００１４】
また、１実施の形態では、
上記ゲート電極のゲート長は上記ゲート絶縁膜から離れるに従って漸次長くなっている。
【００１５】
上記実施の形態によれば、上記ゲート電極のゲート長は上記ゲート絶縁膜から離れるに従って漸次長くなっているから、つまり、上記ゲート電極の断面が逆台形であるから、断面が矩形の従来技術よりも、ゲート電極からの電界がメモリ機能体下の半導体層に効率よく印加できる。そのため、メモリ特性を向上させることができる。また、本半導体記憶装置をアレイ状に集積したときに、ワード線の加工が容易になる。
【００１６】
また、１実施の形態では、
上記ゲート電極の側面と、上記メモリ機能体の下方の上記半導体層の部分の表面とのなす角度が、８５°から８９°である。
【００１７】
上記実施の形態では、上記角度が８５°以上なので、メモリ素子の占有面積を許容内に抑えることができる。このため、メモリセルアレイの集積度を向上させることができる。また、上記角度が８９°以下なので、ワード線の加工を容易に行うことが可能となる。
【００１８】
また、１実施の形態では、
上記電荷保持膜が絶縁体材料からなり、
上記メモリ機能体の少なくとも一部が上記ソース／ドレイン拡散領域の一部にオーバーラップしている。
【００１９】
上記実施の形態によれば、上記電荷保持膜が絶縁体材料からなっているので、半導体記憶装置の製造工程が簡略化されて、歩留まりが向上する。もし、メモリ機能体の電荷保持膜が導電体であるとすると、隣接するメモリ素子が短絡しないようにメモリ機能体を素子毎に電気的に分離する工程が別途必要になるため、製造工程が増えて、コストが増加してしまう。
【００２０】
また、上記電荷保持膜が絶縁体材料からなっているので、メモリ素子を集積化した際に、隣接するメモリ素子と干渉することがない。
【００２１】
更に、上記メモリ機能体はゲート電極の少なくとも両側に形成されており、そのメモリ機能体の少なくとも一部がソース／ドレイン拡散領域の一部にオーバーラップするように形成されている。そのため、メモリ素子の微細化が更に容易とり、その上、メモリ素子への書込み動作が良好に行なわれる。なお、ゲート電極近傍のソース／ドレイン拡散領域が浅く形成されているのが好ましい。
【００２２】
また、１実施の形態では、
上記半導体層の表面において、上記ゲート電極と、上記ソース／ドレイン拡散領域の各々とが、ゲート長方向に離間している。
【００２３】
上記実施の形態によれば、上記ゲート電極とソース／ドレイン拡散領域がオフセット構造になっているため、メモリ機能体への電荷の注入効率が向上して、書込みおよび消去速度が速くなる。
【００２４】
また、１実施の形態では、
上記トンネル絶縁膜の膜厚はほぼ均一である。
【００２５】
上記実施の形態によれば、従来技術とは違って、ゲート電極近傍のトンネル絶縁膜の部分の膜厚が、ゲート電極から十分離れた領域のトンネル絶縁膜の部分の膜厚と同程度である。そのため、特性のバラツキを小さくすることができる。
【００２６】
また、本発明の半導体記憶装置の製造方法は、
半導体層上にトンネル絶縁膜、電荷保持膜、第１の絶縁膜および第２の絶縁膜を形成する工程と、
上記半導体層上の一部の特定の領域において、上記トンネル絶縁膜、電荷保持膜、第１の絶縁膜および第２の絶縁膜を除去して溝を形成する工程と、
上記半導体層上にゲート酸化膜を形成する工程と、
上記溝内に第１のゲート電極を形成する工程と、
上記第１のゲート電極の両側に、上記トンネル絶縁膜の一部および上記電荷保持膜の一部を含むメモリ機能体を形成する工程と、
ビット線となるソース／ドレイン拡散領域を形成するために、上記半導体層に不純物の注入を行う工程と、
第２のゲート電極をその第２のゲート電極の一部が上記第１のゲート電極と接するように形成する工程と、
上記第２のゲート電極および上記第１のゲート電極を加工してワード線を形成する工程と
を備えることを特徴としている。
【００２７】
上記発明の半導体記憶装置の製造方法は、一般的なトランジスタの製造方法と親和性が高くて、特殊な製造装置を必要としない。したがって、上記半導体記憶装置を、生産性高く、かつ、低コストで製造することが可能となる。
【００２８】
また、１実施の形態では、
上記溝を形成する工程において、上記溝の側壁が８５°から８９°の順テーパーになるように形成する。
【００２９】
上記実施の形態では、上記第１のゲート電極が埋め込まれている上記溝が８９°以下の順テーパー形状となっているため、ワード線の加工の際に、上記溝内の第１のゲート電極を除去し易い。もし、溝の側壁が逆テーパーならば、ワード線の加工の際に、溝内の第１ゲート電極が除去し難くなる。また、上記溝の側壁が８５°以上なので、メモリ素子の占有面積を許容内に抑えることができる。このため、メモリセルアレイの集積度を向上させることができる。
【００３０】
また、１実施の形態では、
上記ゲート酸化膜を形成する工程は、上記ゲート酸化膜をＩＳＳＧ（In-situ Steam Generation）酸化法により形成する工程である。
【００３１】
上記実施の形態では、ＩＳＳＧ酸化は通常の熱酸化法よりも酸化力が強くて、通常の熱酸化法では酸化ができない耐酸化性が強い電荷保持膜であっても酸化することができる。このため、第１のゲート電極と電荷保持膜とがショートして電荷保持膜中の電荷が第１のゲート電極に逃げてメモリ特性を変動させることを防止することができる。
【００３２】
また、１実施の形態では、
上記ゲート酸化膜を形成する工程は、ＣＶＤ（化学気相成長）法により形成したシリコン酸化膜を熱酸化して上記ゲート酸化膜を形成する工程である。
【００３３】
上記実施の形態では、シリコン酸化膜をＣＶＤ法により形成しているので、通常の熱酸化法によりシリコン酸化膜を形成することと比して、電荷保持膜側面部にもシリコン酸化膜を形成することができる。このため、第１のゲート電極と電荷保持膜とがショートして電荷保持膜中の電荷が第１のゲート電極に逃げて、メモリ特性を変動させることを防止することができる。
【００３４】
また、１実施の形態では、
上記シリコン酸化膜を形成するときのシリコンソースガスとしてＳｉＨ２Ｃｌ２またはＳｉＣｌ４を用いる。
【００３５】
上記実施の形態によれば、上記シリコン酸化膜を形成するときのシリコンソースガスとしてＳｉＨ２Ｃｌ２またはＳｉＣｌ４を用いるので、ＳｉＨ４ガスを用いる場合と比して、半導体層上に均一な膜厚でシリコン酸化膜を形成することができる。また、成長速度が小さい。このため、上記半導体層表面の広い領域に渡り膜厚均一性に優れたシリコン酸化膜を形成することができるとともに、制御性の良いシリコン酸化膜を形成することができる。
【発明の効果】
【００３６】
以上より明らかなように、本発明の半導体記憶装置によれば、メモリ機能体はゲート絶縁膜とは独立しており、ゲート電極の両側に形成されている。そのため、２ビット動作が可能である。更には、各メモリ機能体はゲート電極により分離されているので、書き換え時の干渉が効果的に抑制される。
【００３７】
また、上記電荷保持膜はトンネル絶縁膜を介して半導体層上にほぼ均一な膜厚で形成されている。そのため、電荷保持膜中に蓄えた電子が移動する場所が無くて、特性変動を抑制することができる。また、書き換えが多く行われた場合でも電子とホールの再結合の量が抑制されるので。エンデュランス劣化を抑制することができる。
【発明を実施するための最良の形態】
【００３８】
以下、本発明の半導体記憶装置を図示の実施の形態により詳細に説明する。
【００３９】
（実施の形態１）
図１は、半導体記憶装置としてのメモリ素子１の断面構造を示すものである。このメモリ素子１は、図示はしていないが、半導体層の一例としての半導体基板上１０１表面にＰ型ウェル領域が形成されている。このＰ型ウェル領域上に、ゲート絶縁膜１０７を介してゲート電極１０８が形成されている。このゲート電極１０８はゲート長がゲート絶縁膜１０７から離れるに従って漸次長くなるように形成されている。また、上記ゲート電極１０８の下に、上記ゲート絶縁膜１０７を介してチャネル領域１３１を配置し、このチャネル領域１３１の各一側に、オフセット領域１３０およびＮ型拡散領域１１１を配置している。上記Ｎ型拡散領域１１１は、上記チャネル領域１３１とは逆導電型を有するソース／ドレイン拡散領域であり、ソース領域又はドレイン領域として機能する。
【００４０】
上記ゲート電極１０８の両側には、メモリ機能体２０，２０が設けられている。上記メモリ機能体２０は、トンネル絶縁膜としてのトンネル酸化膜１０２，絶縁材料からなる電荷保持膜１０３およびゲート電極側壁絶縁膜１０９から構成されている。上記電荷保持膜１０３は、ゲート電極１０８のゲート長方向にほぼ均一な膜厚で形成されている。上記電荷保持膜１０３の一部は、Ｎ型拡散領域１１１の一部にオーバーラップしている。上記電荷保持膜１０３と半導体基板１０１との間にほぼ均一な膜厚でトンネル酸化膜１０２が形成されている。上記電荷保持膜１０３上にはゲート電極側壁絶縁膜１０９が形成されている。このゲート電極側壁絶縁膜１０９は、ゲート電極１０８とＮ型拡散領域１１１とがショートするのを防止するとともに、Ｎ型拡散領域１１１をゲート電極１０８に対して自己整合的に形成する役割を果たしている。
【００４１】
上記ゲート電極１０８とゲート側壁絶縁膜１０９との間に絶縁膜１２０がゲート電極１０８側壁に沿ってほぼ均一な厚さで形成されている。この絶縁膜１２０は、ゲート電極１０８と電荷保持膜１０３とを電気的に分離する役割を果たしている。
【００４２】
本実施の形態では、電荷保持膜１０３はシリコン窒化膜であるが、電荷を保持するトラップ準位を有す膜なら良いので、これに限るものではなく、ＨｆＯ２、ＨｆＡｌＯ２、酸化アルミニウムなどの高誘電膜でも良い。
【００４３】
上記構成によれば、上記メモリ機能体２０，２０は、ゲート電極１０８の両側に位置して、ゲート電極１０８により分離されており、かつ、半導体基板１０１上に順次形成されたトンネル酸化膜１０２、電荷保持膜１０３およびゲート電極側壁絶縁膜１０９からなるので、書き換え時の干渉が効果的に抑制される。
【００４４】
また、上記電荷保持膜１０３は、トンネル酸化膜１０２を介して半導体基板１０１上にほぼ均一な膜厚で形成されているので、上記電荷保持膜１０３中に蓄えた電子が移動する場所が無くて、特性変動を抑制することができる。また、書き換えが多く行われた場合でも、上記電荷保持膜１０３は、断面Ｌ字形ではなくて、ほぼ均一な膜厚で形成されているから、電子とホールの再結合の量が抑制されて、エンデュランス劣化を抑制することができる。
【００４５】
更に、上記メモリ機能体２０，２０はゲート電極１０８の両側に形成されており、そのメモリ機能体２０一部がソース／ドレイン拡散領域であるＮ型拡散領域１１１の一部にオーバーラップするように形成されている。そのため、メモリ素子の微細化が更に容易とり、その上、メモリ素子への書込み動作が良好に行なわれる。なお、ゲート電極１０８近傍のＮ型拡散領域１１１は浅く形成されているのが好ましい。
【００４６】
上記Ｎ型拡散領域１１１は、ゲート電極１０８にオーバーラップせず、ゲート電極１０８からオフセット領域１３０の距離だけ離れている。このため、ゲート電極１０８直下のチャネル領域１３１の寸法とゲート電極両側のオフセット領域１３０，１３０の寸法との和が実効チャネル長となり、同じゲート長でゲート電極１０８とＮ型拡散領域１１１とがオーバーラップしているメモリ素子に比して、このオフセット領域１３０，１３０の分だけ実効チャネル長が大きくなる。したがって、短チャネル効果を抑制して、微細なメモリ素子を実現することができる。
【００４７】
また、上記ゲート電極１０８と、ソース／ドレイン拡散領域としてのＮ型拡散領域１１１，１１１とがオフセット構造になっているため、メモリ機能体２０，２０の電荷保持膜１０３，１０３への電荷の注入効率が向上して、書込みおよび消去速度が速くなる。
【００４８】
また、上記トンネル絶縁膜としてのトンネル酸化膜１０２および上記絶縁膜１２０がほぼ均一な厚さで形成されている。このため、従来例のようにゲート電極１０８の端底部のトンネル酸化膜１０２およびゲート電極側壁膜１０９が局部的に薄くならないので、電荷保持膜１０３に保持された電荷がゲート電極１０８やオフセット領域１３０へトンネリング現象で抜けることがない。したがって、メモリ特性変動を抑制することができる。つまり、上記実施の形態では、従来技術とは違って、ゲート電極１０８近傍のトンネル酸化膜１０２の部分の膜厚が、ゲート電極１０８から十分離れた領域のトンネル酸化膜１０２の部分の膜厚と同程度であるため、特性のバラツキを小さくすることができるのである。
【００４９】
従来例では、上記絶縁膜１２０に相当する絶縁膜はゲート電極となる多結晶シリコン膜を熱酸化することにより形成していた。このため、単結晶シリコン基板を熱酸化した酸化膜よりも電荷を捕獲するトラップ密度が大きい膜になって、書込み時に電子がトラップされてしまう擬似書込みが起こる。これは、常温ではすぐに抜けることはなく数分は保持され、その後抜けてしまう現象である。このような擬似書込みが起こると、書込み側の特性変動として観測されていて、重大な問題となっていた。
【００５０】
これに対して、上記絶縁膜１２０およびゲート絶縁膜１０７は、ＬＰＣＶＤ（減圧化学的気相成長）法を用いて形成したＨＴＯ（高温シリコン酸化膜）膜を、熱酸化して形成した酸化膜であるから、上述のような現象がなくて、書込み側の特性変動が殆どない。
【００５１】
上記ゲート電極１０８のゲート長は、ゲート酸化膜１０７から離れるに従って漸次長くなっているから、つまり、断面が逆台形であるから、断面が矩形の従来技術よりも、ゲート電極１０８からの電界がメモリ機能体２０下の半導体基板１０１に効率よく印加できる。そのため、メモリ特性を向上させることができる。また、メモリ素子をアレイ状に集積したときに、ワード線の加工が容易になる。
【００５２】
より具体的には、上記ゲート電極１０８の側面と、メモリ機能体２０の下方の半導体基板１０１の部分の表面とのなす角度が、８５°から８９°である。このため、メモリ素子（メモリセル）の占有面積を許容内に抑えることができて、メモリセルアレイの集積度を向上させることができるとともに、アレイ化したときのワード線（ゲート電極１０８を含む）の加工を容易に行うことが可能となる。この理由を以下に説明する。この角度が８５°より小さい場合は、傾斜分だけメモリセルの面積が大きくなり集積度が損なわれる。ゲート電極の膜厚が１５０ｎｍ、テクノロジーノードが１８０ｎｍの場合、この角度が８５°のときはメモリセルの大きさは、傾斜していないメモリセルに比べて約７％の増加となる。この面積増加は１０％以下であるので、メモリセルアレイの集積度を阻害するものではない。したがって、ゲート電極１０８の角度は８５°以上であることが好ましい。逆に、８９°以上になると、アレイ化してメモリ素子を集積化させたときに、実施の形態２で詳細に説明するが、ワードラインを加工する際にゲート電極の一部が残ってしまい、隣り合うワード線がショートしてしまうという問題が生じる。したがって、ゲート電極１０８の傾斜角は８９°以下であることが好ましい。以上のことより、ゲート電極１０８の傾斜角は、８５°から８９°であることが望ましいのである。更に、ゲート電極１０８の傾斜角が９０°より小さいことで、電荷保持膜１０３がゲート電極１０８にオーバーラップする構造となる。このため、従来例と比して、ゲート電極１０８からの電界の垂直成分が大きくなる。したがって、電荷を電荷保持膜１０３へ注入する効率が良くなる。したがって、メモリ素子を高速化または低電圧化することが可能となる。
【００５３】
また、断面Ｌ字型の電荷保持膜を有する従来例と違って、本実施の形態では、ゲート電極１０８の側壁に沿った電荷保持膜の領域が存在しない。このため、この領域に電荷が保持されないので、電荷保持膜中の電荷移動によりホールと電子が再結合する確率が小さくなる。したがって、再結合による特性変動を抑制することができる。
【００５４】
また、上記電荷保持膜１０３は、絶縁体材料であるシリコン窒化膜であるので、半導体記憶装置の製造工程が簡略化されて、歩留まりが向上する。もし、メモリ機能体の電荷保持膜が導電体であるとすると、隣接するメモリ素子が短絡しないようにメモリ機能体を素子毎に電気的に分離する工程が別途必要になるため、製造工程が増えて、コストが増加してしまうのである。
【００５５】
また、上記電荷保持膜１０３が絶縁体材料からなっているので、メモリ素子を集積化した際に、隣接するメモリ素子と干渉することがない。
【００５６】
（実施の形態２）
本実施の形態２は、実施の形態１のメモリセルをアレイ状に集積化させたものである。図２は、実施の形態１のメモリ素子１をアレイ状にしたときのメモリセルアレイを示している。図２（ａ）は本実施の形態２のメモリセルアレイの上面図、図２（ｂ）は図２（ａ）のワード線１４０方向のＡ−Ａ´断面図、図２（ｃ）は、図２（ａ）のビット線１１１の方向のＢ―Ｂ´断面図をそれぞれ示している。
【００５７】
まず、図２（ｂ）に示すように、ビット線１１１の方向の、ゲート酸化膜１０７、ゲート電極１０８、絶縁膜１２０、ゲート側壁絶縁膜１０９、電荷保持膜１０３、トンネル酸化膜１０２、チャネル１６０（実施の形態１では、チャネル領域１３０とオフセット領域１３１を足した領域）が形成されている。これらは実施の形態１と同様に形成されているので、ここでは説明を省略する。
【００５８】
図２（ａ）において、太点線１５０は１メモリセル単位を表し、このメモリセルがアレイ状に配置されて集積されている。図中の縦方向には実施の形態１のメモリセルのＮ型拡散領域１１１がビット線１１１として形成されている。図中の横方向にはワード線１４０が形成されている。図２（ｂ）に示した活性領域とワード線１４０が交差する領域がメモリ素子のチャネルとなる。メモリセルの大きさは、最小加工寸法をフューチャーサイズのＦとすると、ビット線方向とワード線方向ともに２Ｆピッチなので４Ｆ２になる。したがって、本メモリ素子はゲート電極１０８の左右に記憶保持膜が配置され、１セルあたり２ビットの記憶容量を持つことができるので、１ビットあたり２Ｆ２の面積にすることが可能である。このように、本実施の形態２のメモリアレイは集積度が優れている。
【００５９】
図２（ｂ）に示すように、ワード線１４０は、ゲート電極１０８、電極１１３、高融点金属シリサイド膜１１６から構成されている。図２（ｃ）に示すように、ワード線１４０間は、酸化膜１１５によって埋め込まれて、電気的に絶縁されている。ゲート電極１０８には多結晶シリコン膜が、高融点金属シリサイド膜１１６にはＴｉＳｉ２、ＣｏＳｉ２、ＮｉＳｉなどが用いられる。電極１１３は不純物がドープされた多結晶シリコン膜が好ましいが、これに限るものではなく、Ｗ、ＷＳｉ２、ＴｉＳｉ２、ＣｏＳｉ２、ＮｉＳｉなどの金属でも良い。これら金属を用いる場合は、多結晶シリコン膜の場合よりも配線抵抗が低いため、高融点金属シリサイド膜１１６は不要となる。
【００６０】
また、図２（ｃ）に示すように、電荷保持膜１０３は、ビット線方向に分離されている。このため、電荷保持領域が電荷保持膜１０３の領域に限定されるため、電子とホールの再結合による保持特性劣化を抑制して信頼性の高いメモリアレイを実現することができる。また、電荷が電荷保持膜１０３を伝わって隣接するメモリ素子に移動することがない。このため、隣接するメモリ素子間の干渉を防止することができる。
【００６１】
次に、図３から図９を用いて、本実施の形態のメモリセルアレイの形成手順を詳細に説明する。図３から図６は、図２（ｂ）のように、メモリセルアレイのワード線方向の断面図を用いて形成手順を説明するものである。図７から図９は、図２と同様に、（ａ）、（ｂ）、（ｃ）がメモリセルアレイの上面図、ワード線方向の断面図、ビット線方向の断面図をそれぞれ示したものである。
【００６２】
まず、図３（ａ）に示すように、半導体基板１０１上に、トンネル酸化膜１０２、電荷保持膜１０３、第１の絶縁膜の一例としてのシリコン酸化膜１０４、第２の絶縁膜の一例としてのシリコン窒化膜１０５を順次形成する。トンネル酸化膜１０２は熱酸化法を用いて、８００℃から１０００℃の温度で２ｎｍ〜７ｎｍの膜厚になるよう形成する。電荷保持膜１０３は、シリコン窒化膜１０３を減圧化学気相成長（ＬＰＣＶＤ）法により、６５０℃から８００℃の温度、２０Ｐａ〜１００Ｐａの圧力で、４ｎｍ〜１５ｎｍの膜厚になるように形成した。なお、上記電荷保持膜１０３はシリコン窒化膜に限るものではなく、ＨｆＯ２、ＨｆＡｌＯ２、酸化アルミニウムなどの高誘電膜でも良い。上記シリコン酸化膜１０４は、ＬＰＣＶＤ法により、７５０℃から８５０℃の温度、２０Ｐａ〜１００Ｐａの圧力で、５ｎｍ〜１５ｎｍの膜厚になるように形成した。このシリコン酸化膜１０４は、そのシリコン酸化膜１０４の上の膜であるシリコン窒化膜１０５をドライエッチングにより加工して第１のゲート電極１０８を埋め込むための溝１０６を形成する際に、このドライエッチングがシリコン基板１０１まで進んで、シリコン基板１０１の表面にエッチングダメージ層を形成するのを防止するためのストッパー膜として必要な膜である。このため、このシリコン酸化膜１０４の膜厚は、シリコン窒化膜１０５をドライエッチする際のシリコン窒化膜１０５とシリコン酸化膜１０４の選択比によって左右されて、選択比が大きいほど、シリコン窒化膜１０５は厚く、シリコン酸化膜１０４は薄く設定することができる。上記シリコン窒化膜１０５は電荷保持膜１０３と同様の条件で、ＬＰＣＶＤ法により形成する。このシリコン窒化膜１０５の膜厚は、１００ｎｍ〜２５０ｎｍである。このシリコン窒化膜１０５に代えて他の絶縁膜を用いることができる。この絶縁膜としては、後の工程で第１のゲート電極１０８を形成する溝１０６を作成する際のその絶縁膜のドライエッチングによる加工時に、下地シリコン酸化膜１０４に対して選択比が大きい絶縁膜であれば良い。
【００６３】
次に、図３（ｂ）に示すように、第１のゲート電極１０８を埋め込むための溝１０６を形成するために、周知のリソグラフィー技術とドライエッチング技術（例えば、ＲＩＥ：反応性イオンエッチング）を用いてシリコン窒化膜１０５をエッチングする。このとき、このエッチングは、シリコン酸化膜１０４の膜厚が残るような条件で行われる。まず、レジストをパターニングした後、反応性イオンエッチング（ＲＩＥ）により、シリコン窒化膜１０５をエッチングする。その後、レジストを除去する。このとき、ＲＩＥの条件は、２ステップ条件とした。１ステップ目の条件は、ＣＨＦ３／ＣＦ４／Ａｒ／Ｏ２の混合ガス、３０ｍＴｏｒｒ〜６０ｍＴｏｒｒの圧力、ＲＦ（高周波）パワーは４００Ｗ〜８００Ｗとした。ガス流量に関しては、ＣＦ４／Ｏ２比が３以下になるような流量比がウエハ面内の均一性を向上させるため好ましい。また、ＲＦパワーは大きいほどウエハ面内の均一性を向上させるため好ましい。２ステップ目の条件は、ＣＨ２Ｆ２／Ｏ２／Ａｒの混合ガス、５０ｍＴｏｒｒ〜９０ｍＴｏｒｒの圧力、ＲＦパワーは５００Ｗ〜６００Ｗとした。１ステップ目のエッチングにより約５０ｎｍの膜厚を残してシリコン窒化膜１０５のほとんどをエッチングする。この膜厚は、エッチング量のウエハ面内均一性を考慮して１ステップ目のエッチングのみで、シリコン窒化膜１０５のエッチングが完了してしまわないような膜厚に設定すれば良い。その後、大気に暴露することなく２ステップ目のエッチングを行うことで残りのシリコン窒化膜１０５をエッチングした。１ステップ目のエッチング条件はシリコン酸化膜１０４に対する選択比は小さいが、高い異方性を持った条件である。２ステップ目のエッチング条件は、１ステップ目のエッチング条件より異方性は劣るものの、シリコン酸化膜１０４に対して選択比が大きい条件である。このように２ステップ条件にてエッチングを行う必要性について以下に説明する。当初、２ステップ目のエッチング条件のみで全てのシリコン窒化膜１０５をエッチングする検討を行ったが、シリコン窒化膜１０５の側壁部にデポ（堆積）生成物が付着するため、エッチングされたシリコン窒化膜１０５の側面の傾きが、８５°以下という小さいテーパー角でしかエッチングができなかった。ドライエッチングにおいては一般的にデポ付着物が多い条件ではテーパー角は小さくなる。テーパー角が小さくなることは、その分メモリセルの面積が大きくなり集積度を高めることができなくなるため好ましくない。また、デポ付着物を減らすエッチング条件とすると、下地シリコン酸化膜１０４に対する選択比が小さくなり、シリコン酸化膜１０４でエッチングがストップせず、シリコン基板１０１までエッチングされて、シリコン基板１０１の表面にエッチングダメージが入って、メモリ特性に悪影響を及ぼしてしまう。したがって、異方性の高い条件で１ステップ目のエッチングを行った後に、選択比の大きな条件で２ステップ目のエッチングを行う２ステップ条件とすると、テーパー角を小さくすることなく、しかもシリコン基板１０１にダメージを与えることもなくシリコン窒化膜１０５のエッチングを行うことができる。２ステップ条件とすることで、テーパー角は８５°か��８９°に制御できる。
【００６４】
２ステップ目のエッチング条件は、膜厚の薄い下地シリコン酸化膜１０４でエッチングをストップさせる必要があるため、下地に対する選択比は大きいほうが良い。上記エッチング条件のパラメータはその選択比が大きくなるように設定されている。下地シリコン酸化膜１０４に対するシリコン窒化膜１０５のエッチング速度の選択比は、ＣＨ２Ｆ２とＯ２の混合比により大きく左右される。ＣＨ２Ｆ２／Ｏ２／Ａｒの混合ガスのトータル流量が３０ｓｃｃｍ〜７０ｓｃｃｍで、ＣＨ２Ｆ２／Ｏ２比が３より大きく１０より小さい場合に選択比が３以上になることを実験により確認した。トータル流量および流量比により選択比は異なるが、３．６〜４．３の間の選択比を持つ条件が可能である。一方、ＣＨ２Ｆ２／Ｏ２／Ａｒの混合ガスのトータル流量が７０ｓｃｃｍより大きく、ＣＨ２Ｆ２／Ｏ２比が５より大きくなると、デポ付着物が多くなり、これに伴いウエハ面内のエッチング速度の均一性が悪くなったり、最悪の場合はエッチングストップが発生してエッチングが進まなくなってしまう現象を引き起こしてしまう。
【００６５】
以上のように、２ステップ条件とすることで、下地シリコン酸化膜１０４を２ｎｍ〜５ｎｍエッチングするだけで、シリコン窒化膜１０５のエッチングをストップさせ、しかも、テーパー角を８５°以上８９°以下に制御できるエッチングが可能となる。テーパー角が８５°以上なので、メモリ素子の占有面積を許容内に抑えることができる。このため、メモリセルアレイの集積度を向上させることができる。また、８９°以下なので、ワード線の加工を容易に行うことが可能となる。この詳細は、ワード線の加工の説明のときに述べる。
【００６６】
次に、図３（ｃ）に示すように、上記溝１０６の領域に残っているシリコン酸化膜１０４を希フッ酸により除去する。このとき、希フッ酸によるエッチング量を大きく設定し過ぎると、横方向にエッチングが進んで、凹みが形成される。この凹みが大きいと、その領域にワード線として形成する多結晶シリコン膜（第１のゲート電極）１０８が入り、ワード線の加工の際にも凹み領域に多結晶シリコン膜が残るため、ワード線間がショートしてしまうといった問題が生じる。したがって、希フッ酸によるエッチング量は、残ったシリコン酸化膜１０４の膜厚分にバラつきを考慮した最低限のエッチング量に留めておくことが好ましい。
【００６７】
次に、図４（ａ）に示すように、電荷保持膜（シリコン窒化膜）１０３を上記２ステップ目のエッチング条件にてエッチングする。トンネル絶縁膜（トンネル酸化膜）１０２は２ｎｍ〜７ｎｍと薄いので、エッチングダメージをシリコン基板１０１に導入しないために、このエッチングにおいてもトンネル酸化膜１０２に対して高い選択比が要求されるからである。この電荷保持膜１０２をエッチングするのにＲＩＥを用いたが、これに限るものではなく、ＣＤＥ（ケミカルドライエッチング）技術を用いても良い。
【００６８】
次に、図４（ｂ）に示すように、ゲート絶縁膜（ゲート酸化膜）１０７および多結晶シリコン膜１０８を順次形成する。上記ゲート酸化膜１０７は、ＬＰＣＶＤ（減圧化学的気相成長）法を用いてＨＴＯ（高温シリコン酸化膜）膜を形成した後に、このＨＴＯ膜を熱酸化して形成する。具体的には、上記ＨＴＯ膜は、７５０℃から８５０℃の温度、２０Ｐａから６０Ｐａの圧力、Ｎ２Ｏ／ＳｉＨ２Ｃｌ２の混合ガスの条件で形成される。本実施の形態では、７８０℃、４０Ｐａ、Ｎ２Ｏ：９０ｓｃｃｍ、ＳｉＨ２Ｃｌ２：４５ｓｃｃｍの条件で形成した。通常、ＨＴＯ膜はＳｉＨ４／Ｎ２Ｏガスにより形成されるが、ＳｉＨ４ガスをＳｉＨ２Ｃｌ２に変えることで、Ｎ２Ｏガスとの気相中の反応を抑制してウエハ表面反応が主体の反応系となるため、ウエハ面内の膜厚均一性が良い、また、成長速度をＳｉＨ４系より小さくできるため１０ｎｍ以下という薄いシリコン酸化膜を形成する際の膜厚再現性が高くなる、といった効果がありＳｉＨ２Ｃｌ２系とすることは好ましい。熱酸化は、８５０℃〜９５０℃の温度で酸素雰囲気の条件で行う。本実施の形態２では、９２０℃の酸素雰囲気で行った。熱酸化は本条件に限るものではなく、スチーム酸化、酸素ラジカル酸化、酸素／塩化水素混合ガスによる酸化などを用いても良い。また、熱酸化の後にＰＭＯＳトランジスタのボロン突き抜けを抑制するために、Ｎ２ＯやＮＯガス雰囲気などでアニールしてゲート酸化膜１０７中に窒素をドープしても良い。ここで、ＨＴＯ膜を形成した後に熱酸化するといった方法でゲート酸化膜１０７を形成した理由を以下に説明する。まず、熱酸化のみでゲート酸化膜１０７を形成した場合、電荷保持膜１０３であるシリコン窒化膜は耐酸化性が強いため、シリコン窒化膜１０３にはほとんど酸化膜が形成されない。約１ｎｍの酸化膜がシリコン窒化膜１０３に形成されるが、この膜厚ではゲート電極１０８とシリコン窒化膜（電荷保持膜１０３）との絶縁性が保たれずショートして、電荷保持膜１０３に記憶させた電子がゲート電極１０８に流れてしまいメモリ保持が不可能になってしまう。また、ＨＴＯ膜のみでゲート酸化膜１０７を形成した場合、熱酸化膜と比して膜質が悪く、特に、膜中に未結合手（ダングリングボンド）が多いため、そのダングリングボンドに電荷が容易に捕獲（トラップ）されてトランジスタ素子の特性が計時変化してしまうという問題が生じる。したがって、本実施の形態２では、ＨＴＯ膜を形成することで、ゲート電極１０８と電荷保持膜１０３（シリコン窒化膜）とのショートを防止し、更に、このＨＴＯ膜を熱酸化することで、ＨＴＯ膜中のダングリングボンドを酸素によりターミネイトしてトラップ密度を減少させているのであって、ＨＴＯ膜を熱酸化してゲート酸化膜１０７を形成しているのである。
【００６９】
また、ゲート酸化膜１０７をＩＳＳＧ（In-situ Steam Generation）法により形成してもよい。ＩＳＳＧ酸化は９５０℃から１１５０℃の温度で、水素と酸素を用いたスチーム酸化である。このＩＳＳＧ酸化は、ランプ加熱方式で枚葉式装置であり急速酸化処理（ＲＴＯ）方式の酸化方法である。この酸化方法はシリコン窒化膜１０３，１０５もシリコンを酸化する速度とほぼ同等の酸化速度で酸化することが可能であるため、図４（ｂ）に示したように均一にゲート酸化膜１０７を形成することができる。したがって、ＨＴＯ膜を予め形成しなくてもゲート電極１０８と電荷保持膜１０３の絶縁性を保つゲート酸化膜１０７を形成することができる。また、ＩＳＳＧ酸化は段差被覆性が良い。通常の熱酸化法では、溝１０６の底端部のゲート酸化膜１０７の膜厚が薄く形成されてしまうが、ＩＳＳＧ酸化法では高温スチーム酸化という膜の流動性が大きい酸化手法であるため、溝１０６の底部全域に渡って均一な厚さのゲート酸化膜１０７を形成することができる。したがって、膜の不均一性からくるトランジスタの移動度劣化などを抑制することができる。更に、ＨＴＯ膜を形成した後にＩＳＳＧ酸化を行う方法でゲート酸化膜１０７を形成しても良い。ＩＳＳＧ酸化のようなスチーム酸化を用いるほうがゲート酸化膜１０７の膜質が向上するため好ましい。その理由を以下に説明する。ＨＴＯ膜はＬＰＣＶＤ法により形成するため成長直後は膜密度が場所により不均一である。そこで、高温のスチーム酸化を行うと、ＨＴＯ膜の流動性が大きくなり、それにより膜密度が均一化される。このため、酸素雰囲気での酸化と比して、ゲート酸化膜１０７とシリコン基板１０１との界面ラフネスを小さくすることができるので、シリコン基板表面の電子散乱による移動度劣化を抑制することができる。膜密度が不均一な状態で熱酸化すると密度が大きい領域は酸素の拡散速度が小さいため酸化速度が遅い、密度が小さい領域は酸素の拡散速度が大きいため酸化速度が速い。したがって、酸化速度の場所依存によりシリコン基板表面１０１の表面ラフネスが大きくなる。
【００７０】
上記多結晶シリコン膜１０８は、ＬＰＣＶＤ法により、６００℃から６５０℃の温度、２０Ｐａ〜４０Ｐａの圧力、ＳｉＨ４ガスを用いて形成した。
【００７１】
次に、図４（ｃ）に示すように、ＣＭＰ（化学機械的研磨）法により、シリコン窒化膜１０５上の多結晶シリコン膜１０８を除去し、溝１０６内に多結晶シリコン膜１０８を残す。このとき、ＣＭＰ時にはゲート酸化膜１０７を残した状態で加工されるが、ＣＭＰ後の０．５％の希フッ酸処理によりほとんど無くなってしまう。
【００７２】
次に、図５（ａ）に示すように、リン酸ボイルでシリコン窒化膜１０５を除去する。このとき、下地シリコン酸化膜１０４が残る条件で行う必要がある。そうでないと電荷保持膜（シリコン窒化膜）１０３がエッチングされるためである。上記シリコン窒化膜１０５を除去する方法としては、リン酸ボイルに限らず、ＲＩＥによるドライエッチングやケミカルドライエッチングを用いても良い。
【００７３】
次に、図５（ｂ）に示すように、ゲート電極側壁絶縁膜１０９を形成するために、ＨＴＯ膜１２５を周知のＬＰＣＶＤ法を用いて形成する。本実施の形態２では、５０ｎｍ〜７０ｎｍの膜厚のＨＴＯ膜１２５を形成した。この膜厚は、オフセット領域１３０の幅をどの程度に設定するかによって決まる（図１参照）。オフセット１３０は、サイドウォール幅（ＨＴＯ膜１２５の膜厚で決まる）と後工程のＮ型拡散層１１１の形成用のＮ型不純物１１０（図５（ｃ）参照）の注入条件によるので後述する。
【００７４】
次に、図５（ｃ）に示すように、周知のＲＩＥによりＨＴＯ膜１２５をエッチングしてゲート電極側壁絶縁膜１０９を形成する。このとき、シリコン基板１０１の表面が露出するまで、シリコン酸化膜１０４、電荷保持膜（シリコン窒化膜）１０３およびトンネル酸化膜１０２もエッチングする。次に、Ｎ型拡散層１１１を形成するための、Ｎ型イオン１１０の注入を行う。Ｎ型の不純物として砒素を、５ｋｅＶ〜２０ｋｅＶの注入エネルギー、注入量は２×１０１５〜１×１０１６／ｃｍ２で行った。
【００７５】
次に、図６（ａ）に示すように、高密度プラズマ（ＨＤＰ）シリコン酸化膜１１２を形成する。まず、ＨＤＰシリコン酸化膜１１２を堆積した後、ＣＭＰ処理することにより溝領域にＨＤＰシリコン酸化膜１１２を形成する。ＣＭＰ処理の際、多結晶シリコン膜１０８に対するＨＤＰシリコン酸化膜１１２の選択比が１０以上と大きいため、多結晶シリコン膜１０８はほとんどエッチングされなくて、膜厚が減ることは無い。
【００７６】
次に、図６（ｂ）に示すように、ワード線１４０（図６（ｃ）参照）を形成するための第２のゲート電極としての多結晶シリコン膜１１３を形成する。その形成方法は多結晶シリコン膜１０８と同様である。ただし、上記多結晶シリコン膜１１３は、多結晶シリコン膜１０８上に積層するため、接触領域に自然酸化膜が成長して抵抗が高くなるのを抑制するために、反応炉へウエハをロードするときの温度を４００℃程度と低温にすることが望ましい。または、ロードロック機構が付随したＬＰＣＶＤ装置で形成することが望ましい。ロードロック式ＬＰＣＶＤ装置では、反応炉へのウエハロードを窒素もしくは真空雰囲気中で行う。このため、大気が混入しないため自然酸化膜がほとんど成長しない。
【００７７】
次に、図６（ｃ）に示すワード線１４０を形成する。これを図７から図９を用いて説明する。図７から図９において、（ａ）、（ｂ）、（ｃ）の各図は、メモリセルアレイの上面図、ワード線方向の断面図、ビット線方向の断面図をそれぞれ示したものである。図７（ａ）に示した太点線は電荷保持膜（シリコン窒化膜）１０３である。この時点ではビット線方向に連続的に形成されている。まず、図７（ａ）、（ｂ）、（ｃ）に示すように、周知のリソグラフィー技術およびドライエッチング技術を用いてビット線（Ｎ型拡散層）１１１とは垂直な方向に、多結晶シリコン膜１０８および１１３をパターニングする。図７（ｂ）に示すように、Ａ―Ａ’断面のワード線間のスペース領域には多結晶シリコン膜１０８および１１３を残らないように完全にエッチングして除去する。多結晶シリコン膜１０８をエッチングしている間、多結晶シリコン膜１０８の無い領域は、ＨＤＰ絶縁膜１１２およびゲート電極側壁絶縁膜１０９が１０ｎｍから５０ｎｍほどエッチングされる。この工程のときに、図４（ａ）で説明した溝１０６の側面のテーパー角を８９°以下に設定した効果が出てくる。この多結晶シリコン膜１０８および１１３をエッチングする工程は、直進方向性を持ったＲＩＥ法により処理されている。したがって、このような段差上で多結晶シリコン膜１０８を全て除去するには９０°より段差角度（テーパー角）が小さくないほうが有利なのである。９０°より大きい場合、側壁部に多結晶シリコン膜１０８が残ってワード線１４０間のショートという致命的な不良を引き起こしてしまう。エッチングの際にラジカルによる等方性エッチングの成分を持たせて側壁部の多結晶シリコン膜を除去することも可能ではあるが、エッチング条件にマージンが少なくなってしまうという問題や、等方性エッチング分の寸法シフトを考慮してアレイを設計する必要からセル面積が大きくなってしまうという問題が生じるので好ましくない。
【００７８】
次に、図８（ａ）に示すように、電荷保持膜（シリコン窒化膜）１０３をワード線方向に切断する。図８（ａ）および図８（ｃ）に示すように、ＨＴＯ膜１１４を堆積した後に、ＲＩＥにてエッチバックすることにより電荷保持膜１０３が分離される。図８（ａ）の太点線が分離された電荷保持膜（シリコン窒化膜）１０３を示している。ＨＴＯ膜１１４の膜厚は例えば２０ｎｍとしたが、これに限るものではなく、ワード線間のスペース幅を考慮して常識的な膜厚を設定すればよい。しかし、このＨＴＯ膜１１４の膜厚は薄いほうが良い。ビット線方向の電荷保持膜（シリコン窒化膜）１０３の幅が短くなり、電荷の移動範囲を抑制して特性変動を防止することが可能になるからである。また、ＨＴＯ膜１１４を形成しないでワード線をマスクとしてエッチバックしても良い。この場合は、後工程のワード線間のスペースに絶縁膜を埋め込む際に段差が、ＨＴＯ膜１１４のサイドウォールを形成した場合と比して急な形状となるため、完全には埋め込むことができずにボイド（空孔）が生じてしまうリスクが発生するという問題がある。
【００７９】
次に、図９に示すように、ＨＴＯ膜１１５を堆積した後に、ＲＩＥにて多結晶シリコン膜１１３の表面が出るまでエッチバックすることにより、ワード線間のスペース領域をＨＴＯ膜１１５にて埋め込む。この工程を施すことで、後工程の高融点シリサイド膜を形成するときにワード線間のショートを防止することができる。
【００８０】
次に、図６（ｂ）に示す多結晶シリコン膜１０８および１１３にＮ型の不純物をドープするために、図示はしていないが、Ｎ型の不純物イオンを周知のイオン注入法により注入した。注入種は燐と砒素のどちらでも良く、エネルギーが３ｋｅＶ〜６０ｋｅＶ、注入量が１×１０１５〜１×１０１６／ｃｍ２の条件で注入すれば良い。砒素を選択するほうが好ましく、これは、本発明のメモリ素子を動作させるための周辺回路のＮチャネル型トランジスタのソース／ドレイン拡散層を形成する不純物イオン注入と兼ねたほうがプロセスコストを低減することができるからである。周辺回路のＮチャネル型トランジスタには短チャネル効果を抑制する目的で一般的に砒素が使用されている。次に、注入した不純物の活性化のためのアニール処理を行う。急速熱処理（ＲＴＡ）を行うことにより注入された不純物が活性化される。この工程もメモリ周辺回路のソース／ドレイン拡散層の形成用のアニール処理と兼ねるとプロセスコストを低減することができる。次に、周知の技術を用いて、高融点シリサイド膜１１６を形成する。上記多結晶シリコン膜１０８，１１３および高融点シリサイド膜１１６は、ワード線１４０を構成する。
【００８１】
次に、図示はしていないが、周知の技術により、層間絶縁膜、メタル配線を形成することにより、メモリセルアレイが形成される。
【００８２】
このように、本実施の形態２の半導体記憶装置の製造方法では、特殊なプロセスを用いることなく、実施の形態１のメモリ素子をアレイ状に小さいセル面積を維持しながら集積化することができる。したがって、この半導体記憶装置の製造方法によれば、高集積されたメモリＬＳＩを生産性が高く、低コストで製造できる。
【００８３】
ＣＶＤ（化学気相成長）法により形成したシリコン酸化膜を熱酸化してゲート酸化膜（シリコン酸化膜）１０７を形成しているので、通常の熱酸化法によりシリコン酸化膜を形成する場合に比して、電荷保持膜１０３の側面部にもシリコン酸化膜１０７を形成することができる。したがって、ゲート電極１０８と電荷保持膜１０３とがショートして電荷保持膜１０３中の電荷がゲート電極１０８に逃げてメモリ特性を変動させることを防止することができる。
【００８４】
また、上記実施の形態２では、シリコン酸化膜１０２，１０７を形成するときのシリコンソースガスとしてＳｉＨ２Ｃｌ２またはＳｉＣｌ４を用いるので、ＳｉＨ４ガスを用いる場合と比して、半導体基板１０１上に均一な膜厚でシリコン酸化膜１０２，１０７を形成することができる。
【図面の簡単な説明】
【００８５】
【図１】本発明のメモリ素子（実施の形態１）の要部の概略断面図である。
【図２】本発明のメモリセルアレイ（実施の形態２）の要部の概略断面図である。
【図３】本発明のメモリセルアレイの製造方法（実施の形態２）を説明する図である。
【図４】本発明のメモリセルアレイの製造方法（実施の形態２）を説明する図である。
【図５】本発明のメモリセルアレイの製造方法（実施の形態２）を説明する図である。
【図６】本発明のメモリセルアレイの製造方法（実施の形態２）を説明する図である。
【図７】本発明のメモリセルアレイの製造方法（実施の形態２）を説明する図である。
【図８】本発明のメモリセルアレイの製造方法（実施の形態２）を説明する図である。
【図９】本発明のメモリセルアレイの製造方法（実施の形態２）を説明する図である。
【図１０】従来技術である不揮発性メモリ素子の要部の概略断面図である。
【符号の説明】
【００８６】
１    メモリ素子
２０  メモリ機能体
１０１  半導体基板
１０２  トンネル酸化膜
１０３  電荷保持膜
１０７  ゲート酸化膜
１０８  ゲート電極
１０９  側壁絶縁膜
１１１  ソース／ドレイン拡散領域
１２０  絶縁膜
１３０  オフセット領域
１３１  チャネル領域
【図１】
2008108848.tif 000003
【図２】
2008108848.tif 000004
【図３】
2008108848.tif 000005
【図４】
2008108848.tif 000006
【図５】
2008108848.tif 000007
【図６】
2008108848.tif 000008
【図７】
2008108848.tif 000009
【図８】
2008108848.tif 000010
【図９】
2008108848.tif 000011
【図１０】
2008108848.tif 000012