(57)【要約】【課題】簡単な回路構成によりパルス信号出力回路以降の配線パターンや信号線から、ＥＭＣ妨害の原因となる高調波成分の発生を防止できる「パルス信号出力回路」とする。【解決手段】本発明による例えば３信号加算方式では、入力したパルスに第１の重み係数(0.2)を乗算して、高さ方向に圧縮した第１変形パルスを形成し、同パルスに第１の遅延(τ1)処理を行い、後段の回路で閾値を設定するために必要な波形高さを形成する第２の重み係数(0.6)を乗算して、高さ方向に圧縮した第２変形パルスを形成し、同パルスに第２の遅延(τ2)処理を行い第３の重み係数(0.2)を乗算して、高さ方向に圧縮した第３変形パルスを形成する。加算器ではこれらの信号を加算することにより、波形の高さ方向の中間部分に閾値設定用の波形と、その上下に段差を有する波形が形成される。同様の方式により５信号加算方式等、任意の波形を形成することができる。【選択図】図２
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【特許請求の範囲】
【請求項１】
入力したパルスに第１の重み係数を乗算して、高さ方向に圧縮した第１変形パルスを形成する第１変形パルス形成手段と、
同パルスに第１の遅延処理を行い、後段の回路で閾値を設定するために必要な波形高さを形成する第２の重み係数を乗算して、高さ方向に圧縮した第２変形パルスを形成する第２変形パルス形成手段と、
同パルスに前記第１の遅延時間より大きい第２の遅延処理を行い第３の重み係数を乗算して、高さ方向に圧縮した第３変形パルスを形成する第３変形パルス形成手段と、
前記第１乃至第３変形パルスを加算する加算手段とを備え、
前記加算手段から前記第２変形パルスの上下部分に段差を備えた変形パルス信号を出力することを特徴とするパルス信号出力回路。
【請求項２】
前記第１変形パルスと前記第３変形パルスのうち少なくともいずれかに、入力パルスに対して遅延と重み係数の乗算を行うことにより他の変形パルスを形成するための変形パルス形成手段を備え、全ての変形パルスを加算器で加算し、第２変形パルスの上下部分に更に段差を形成したパルス信号を出力することを特徴とする請求項１記載のパルス信号出力回路。
【請求項３】
前記重み係数は、前記加算後の全ての変形パルスの高さが元のパルスと一致するように選択することを特徴とする請求項１記載のパルス信号出力回路。
【請求項４】
前記第２変形パルス形成手段の第２の重み係数は、入力パルスの２０〜８０％に設定することを特徴とする請求項１記載のパルス信号出力回路。
【請求項５】
前記遅延処理による全遅延量は、前記加算後の変形パルス信号が入力パルスの高さと変化しない範囲に設定することを特徴とする請求項１記載のパルス信号出力回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタル信号によるにより発生するＥＭＣ妨害を防止するパルス信号出力回路に関し、特にパルス信号本来の特性を損なうことなく、ＥＭＣ妨害の原因となる高調波成分の放射を低減することができるようにしたパル信号出力回路に関する。
【背景技術】
【０００２】
近年は電子機器の普及により電磁波を発生する機器が多くなり、その電磁波による機器自体に与える影響、及び周囲の他の機器に与える影響が問題となっている。この問題は各機器がこれらの電磁波から影響を受ける程度の問題と共に、E M C（ Electromagnetic Compatibility :電磁適合性または電磁共存性）問題として注目されている。このＥＭＣの問題に対応するため、日本を初め各国において法規制化を行っており、規格に適合しない製品が市場に出回るのを防いでいる。
【０００３】
上記のようなＥＭＣ対策として、特にデジタル機器から発生する電磁波の対策は、デジタル機器の急速な普及、発生する電磁波の強さ、及びデジタル信号の高速化に伴う影響の強さ等により重要視されている。デジタル機器においてはパルス信号を用いることにより、信号の伝送過程で生じる信号変化を防ぐことができるものであるが、このパルス信号は例えば図７（ａ）に示すような通常のパルス出力波形の矩形波である時、この信号波形における各角部においてその信号変動の大きさに応じた高調波を発生することとなり、例えば同図（ｂ）に示すような強くて広範囲の高調波が発生する。この高調波はパルス信号出力回路以降の後段における配線パターンや信号線から周囲の回路や機器に対して与える影響が強いため、これをできる限り減少させることが重要である。
【０００４】
その対策として出力波形の角部の無い滑らかな曲線からなる波形を用いることが考えられ、その際には例えば図７（ｃ）に示すようなｓｉｎ波にすることが考えられる。しかしながらこのようなｓｉｎ波では、この信号が用いられる回路構成の後段ＩＣ回路において、閾値とノイズの関係から、時間的揺れ（ジッター）が発生してしまうので、デジタル回路には不向きである。即ち、図示するように信号をｓｉｎ波で送信し、後段のＩＣ回路において通常のデジタル回路と同様に所定の閾値で切ることにより次の信号波形を形成する信号処理を行おう時には、図示するように閾値変動或いはノイズ重畳によってｓｉｎ波を切る点が変化し、それにより応答時間のずれとしてのジッターを生じ、正確な信号が伝達されないこととなる。
【０００５】
よって、後段ＩＣの閾値ばらつき範囲内においては極力立ち上がりは急唆でありながら、閾値範囲外では滑らかななまりがあることが理想となり、例えば図７（ｄ）に示すような波形が好ましい。即ち、図７（ａ）に示す通常のパルス出力波形を送受信するとき、これを受信する側では受信信号の何らかの変形を考慮してそのパルスの全体の高さの内、信号の最低部と最高部の間において２０〜８０％部分に閾値を設定し、これを切る点で受信信号を成形して使用することが多い。そのため、この範囲では伝送時の変形が少ない垂直な波形が好ましく、逆にこれ以外の０〜２０％及び８０〜１００％部分では同図（ｄ）に示すような滑らかな曲線となっていることが高調波発生防止の点から望ましいこととなる。
【０００６】
なお、ファクシミリ装置等においてパルス信号から発生する高調波成分を、遅延回路と比較回路を用いて波形成形し、正弦波成分にする技術は特公平６−２８３２９号公報（特許文献１）に開示され、高調波成分の発生しやすいクロック信号を多段の遅延回路を用いてずらして入力させる技術は特開平５−１５２９０８号公報（特許文献２）に開示されている。
【特許文献１】特公平６−２８３２９号公報
【特許文献２】特開平５−１５２９０８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
前記のように、パルス信号の出力に際して、特にパルスの角部によって高調波が発生し、機器内の他の回路や他の機器に影響を与えることを防止するために角部のできる限り少ない波形であって、また正確に信号を送信できるように閾値を設定する部分は垂直な波形となっていることが好ましいため、図７（ｄ）に示すような波形とすることが好ましい。しかしながら、信号の最低部と最高部の間において０〜２０％と８０〜１００％部分のみを円滑な曲線に波形成形するには複雑な回路を必要とし、高価なものとならざるを得ず、大量に普及しているデジタル機器に広く用いることは困難である。
【０００８】
したがって本発明は、簡単な回路構成によりパルス信号出力回路以降の配線パターンや信号線から、ＥＭＣ妨害の原因となる高調波成分の発生を防止することができ、且つ、パルス信号出力回路の後段でこのパルスを利用する回路において、閾値設定による受信信号の利用に際して正確な信号を得ることができるようにしたパルス信号出力回路を得ることを目的とする。
【課題を解決するための手段】
【０００９】
本発明に係るパルス信号出力回路は、前記課題を解決するため、入力したパルスに第１の重み係数を乗算して、高さ方向に圧縮した第１変形パルスを形成する第１変形パルス形成手段と、同パルスに第１の遅延処理を行い、後段の回路で閾値を設定するために必要な波形高さを形成する第２の重み係数を乗算して、高さ方向に圧縮した第２変形パルスを形成する第２変形パルス形成手段と、同パルスに前記第１の遅延時間より大きい第２の遅延処理を行い第３の重み係数を乗算して、高さ方向に圧縮した第３変形パルスを形成する第３変形パルス形成手段と、前記第１乃至第３変形パルスを加算する加算手段とを備え、前記加算手段から前記第２変形パルスの上下部分に段差を備えた変形パルス信号を出力することを特徴とする。
【００１０】
また、本発明に係る他のパルス信号出力回路は、前記パルス信号出力回路にいて、前記第１変形パルスと前記第３変形パルスのうち少なくともいずれかに、入力パルスに対して遅延と重み係数の乗算を行うことにより他の変形パルスを形成するための変形パルス形成手段を備え、全ての変形パルスを加算器で加算し、第２変形パルスの上下部分に更に段差を形成したパルス信号を出力することを特徴とする。
【００１１】
また、本発明に係る他のパルス信号出力回路は、前記パルス信号出力回路にいて、  前記重み係数は、前記加算後の全ての変形パルスの高さが元のパルスと一致するように選択することを特徴とする。
【００１２】
また、本発明に係る他のパルス信号出力回路は、前記パルス信号出力回路にいて、  前記第２変形パルス形成手段の第２の重み係数は、入力パルスの２０〜８０％に設定することを特徴とする。
【００１３】
また、本発明に係る他のパルス信号出力回路は、前記パルス信号出力回路にいて、  前記遅延処理による全遅延量は、前記加算後の変形パルス信号が入力パルスの高さと変化しない範囲に設定することを特徴とする。
【発明の効果】
【００１４】
本発明は上記のように構成したので、簡単な回路構成によりパルス信号出力回路以降の配線パターンや信号線から、ＥＭＣ妨害の原因となる高調波成分の発生を防止することができ、且つ、パルス信号出力回路の後段でこのパルスを利用する回路において、閾値設定による受信信号の利用に際して正確な信号を得ることができる。
【発明を実施するための最良の形態】
【００１５】
本発明は、簡単な回路構成によりパルス信号出力回路以降の配線パターンや信号線から、ＥＭＣ妨害の原因となる高調波成分の発生を防止するという目的を、入力したパルスに第１の重み係数を乗算して、高さ方向に圧縮した第１変形パルスを形成する第１変形パルス形成手段と、同パルスに第１の遅延処理を行い、後段の回路で閾値を設定するために必要な波形高さを形成する第２の重み係数を乗算して、高さ方向に圧縮した第２変形パルスを形成する第２変形パルス形成手段と、同パルスに前記第１の遅延時間より大きい第２の遅延処理を行い第３の重み係数を乗算して、高さ方向に圧縮した第３変形パルスを形成する第３変形パルス形成手段と、前記第１乃至第３変形パルスを加算する加算手段とを備え、前記加算手段から前記第２変形パルスの上下部分に段差を備えた変形パルス信号を出力することにより実現した。
【実施例１】
【００１６】
本発明の実施例を図面に沿って説明する。本発明によるパルス信号出力回路においては、例えば図１（ａ）のような従来のクロックパルス等に用いられる矩形パルスに対して後述するような回路によって波形整形を行い、このパルス信号出力回路の後段のＩＣ回路が例えばＣ−ＭＯＳ回路の時には入力閾値の範囲として２０％〜８０％を保証しているので、これに対応してパルス波形の高さのうち２０〜８０％の範囲では垂直な波形を維持し、これを挟んで下方の０〜２０％部分、及び上方の８０〜１００％部分では、同図（ｂ）に図示するように上下に各１段の段差を形成する３信号加算波形とし、或いは同図（ｃ）のように上下に各２段の段差を形成する５信号加算波形等、少なくとも中心部を挟んで上下両側に１段以上の段差を形成して、急激な出力変動による大きな高調波成分の発生を防止するようにしたものである。
【００１７】
図１（ｂ）に示す波形は、例えば図２に示すパルス信号出力回路により形成することができる。即ち同図において矩形波の入力パルス信号Ｐの波形Ｖを直接第１重み係数（ゲイン）乗算器Ｇ１において第１重み係数として２０％（０．２）を乗算してパルスの高さ方向に圧縮し、第１波形Ｖ１として加算器Ａに入力する。同じ入力パルス信号Ｐの波形Ｖをτ１だけ遅延する第１遅延部Ｂ１を通し、その信号を第２重み係数乗算器Ｇ２において第２重み係数として６０％（０．６）を乗算して圧縮し、第２波形Ｖ２として加算器Ａに入力する。更に第１遅延部Ｄ１を通した後の信号波形をτ２だけ遅延する第２遅延部Ｂ２を通し、その信号を第３重み係数乗算器Ｇ３において第３重み係数として２０％（０．２）を乗算して圧縮し、第３波形Ｖ３として加算器Ａに入力する。
【００１８】
上記のような２つの遅延回路と３つの重み係数乗算器を用いた３波形加算回構成によって、加算器Ａから図１の下部に示すような、パルスの立ち上がり部において全体の２０％だけ立ち上がる第１立ち上がり部Ｕ１と、遅延時間τ１後において６０％立ち上がる第２立ち上がり部Ｕ２と、その後の遅延時間τ２後において２０％立ち上がる第３立ち上がり部Ｕ３とによって階段状の立ち上がり部Ｕが形成され、全体として入力信号のパルスの高さと同じ高さとなる加算信号出力が得られる。
【００１９】
なお、前記の例では第３波形を第１遅延部Ｂ１の出力を入力する第２遅延部Ｂ２によって遅延を行う例を示したが、それ以外に例えば第１遅延部Ｂ１を介することなく、直接入力パルスを導き、少なくとも第１遅延部Ｂ１の遅延量以上の遅延を行う第２遅延部とすることによっても実施することができる。このことは後述する５信号加算方式においても同様である。
【００２０】
また、入力波形のパルス幅Ｔから（τ１＋τ２）だけ減じた時点から第１波形Ｖ１が無くなることにより２０％だけ立ち下がる第１立ち下がり部Ｄ１が形成される。以降同様に、その後の遅延時間τ１後において第２波形Ｖ２が無くなることにより６０％だけ立ち下がる第２立ち下がり部Ｄ２が形成され、更にその後の遅延時間τ２後において第３波形Ｖ３が無くなることにより２０％だけ立ち下がる第３立ち下がり部Ｄ３が形成され、それにより全体として階段状の立ち下がり部Ｄが形成される。それにより、全体として図２（ｂ）のような立ち上がり部及び立ち下がり部が階段状の波形を形成し、閾値設定部分では入力パルスと同じパルス幅Tのパルスを形成することができる。
【００２１】
前記の例においては、パルス波形の成形に際して最初に立ち上がる波形としての＋の矩形波の成形についてその作用を説明したが、逆に最初に立ち下がる波形としての−の矩形波の成形の場合も同様であり、その際には最初に立ち下がる部分を遅延させずに第１重み係数乗算器Ｇ１で処理した波形で形成し、次に立ち下がる部分を第１遅延部Ｂ１で遅延させた後に第２重み係数乗算器Ｇ２で処理した波形で形成し、次に立ち下がる部分を更に第２遅延部Ｂ２で遅延させた後に第３重み係数乗算器Ｇ３で処理した波形で形成しても良い。このような処理により、前記と同様に立ち上がり部についても同様の各段差が形成される。
【００２２】
前記の例においては、矩形パルス波の高さ方向における中心部の６０％を挟んで２０％ずつの段差を形成したものであるが、その他図１（ｃ）に示すように、閾値が設定される中心部の６０％を挟んで上下に１０％ずつ２段の段差を形成することによって、より高調波の発生が少ないパルスを出力することができる。
【００２３】
図１（ｃ）に示す波形は、例えば図３に示す前記図２と同様のパルス信号出力回路により形成することができる。即ち図３に示すパルス信号出力回路は、前記図２と同様の回路に遅延時間τ３だけ遅延する第３遅延部Ｂ３と、遅延時間τ４だけ遅延する第４遅延部Ｂ４とを追加し、各遅延部を通った信号に対して第４重み計数乗算器Ｇ４と第５重み計数乗算器Ｇ５とで重み計数を乗算した後、加算器Ａで全てを加算する。この回路における第１、２、４、５重み係数は１０％とし、０．１を乗算して波形の高さ方向に圧縮する。
【００２４】
このような４つの遅延回路と５つの重み係数乗算器を用いた５波形加算回路構成によって、図３の下部に示すように矩形パルス波の高さ方向において中心部の６０％を挟んで１０％ずつの段差を形成することができ、図２の回路で形成される波形より滑らかに変化し、図７（ｃ）に示す理想の出力波形に近づけることができる。同様の手法により、閾値が設定される中心部の６０％の部分を挟んで上下において、更に多段の段差を形成することができ、より滑らかな波形とすることができるが、その段数はコストと効果に応じた必要性により任意に設定される。なお、上記のように中心部を挟んで両側に１０％づつの段差を形成する以外に、片側だけに段差を形成することもできる。
【００２５】
なお、遅延時間τを大きく取りすぎると、入力パルスの最低値部分及び最高値部分が残らなくなる場合が生じるので、遅延時間の設定を適宜調節し、入力パルスの最低値部分及び最高値部分が残るように設定することが好ましい。また、上記のような重み係数の設定に際しては、加算した後の合計波形高さが元の波形と同一となるように設定することが好ましい。但し、全体として大きな波形高さ変化が無い程度であれば必ずしも元の波形と全く同一になる必要はない。
【００２６】
本発明によるこのような波形成形を行うことにより、例えば図４に示すように、同図（ａ）の通常のパルス出力では同図（ｃ）のような高調波成分が発生するのに対して、同図（ｂ）のような本発明における最低限の態様である前記３信号加算のパルスであっても、同図（ｄ）のような高調波発生の低減効果が得られる。この効果は前記５信号加算のパルス等、より多くの信号加算によって、更に効果的な高調波発生防止作用を得ることができる。
【００２７】
なお、前記のような本発明によるパルス信号出力回路を用いると、これを用いる後段のＩＣ回路等では閾値を設定する部分において入力信号とは時間がずれることとなり、これをクロック波形として用いるときには時間のずれを生じることとなるが、後段のＩＣ回路のクロック信号も前記と同じ回路を用いることにより整合させることができる。
【００２８】
本発明は上記のような閾値を設定する必要となる波形の中心部を除いて信号の段差を小さくするなまし効果を得ることができ、高調波成分の発生が少ないパルスを出力することができるようになるものであるが、出力パルスにグランドノイズが発生した場合において、従来の矩形波に単なるＣＲなまし整形を行って高調波信号の発生を減少させたものよりも、応答時間ずれとしてのジッターをなくす効果を得ることができる。
【００２９】
即ち、例えば図５の従来のＣＲを用いた波形なましを付与する方式の場合では、同図（ａ）のようにグランドノイズがないときは、（ａ）(ｉ)の矩形波の送出元波形に対してＣＲにより波形の鈍らせ処理を行い、（ａ）（ii）のように波形なまし変形させて高調波の発生を減少させるとき、このパルス発生回路の後段におけるパルス利用回路において同図のように後段閾値を設定してこのパルスを用いると、閾値によってはデューティー比が少し変わる程度の問題はあるものの、多くの場合は（ａ）(iii)のように深刻な不具合とはならない波形を形成することができる。
【００３０】
しかしながら、図５（ｂ）に示すようにグランドノイズが混入したときには、（ｂ）(ｉ)のように同じ送出元波形を用い、（ｂ）（ii）に示すようにこれを前記と同様に鈍らせ処理を行ったなまし波形を出力するとき、グランドノイズによりゆがんだ波形が送信されることとなる。このようなゆがんだ波形に対して前記と同様の後段閾値が設定されるとき、（ｂ）（iii）のように受け側におけるＨ／Ｌの時間関係がノイズのせいで狂い、ジッターを発生させ、大きな問題となりうる。このようにデジタル信号の場合はＨ／Ｌ転移の時間関係が特にクロック信号のときには重要であり、このジッターには十分に配慮する必要がある。
【００３１】
それに対して前記のような波形処理を行う本発明においては、図６の本発明によるグランドノイズ対応の作用に示すように、この問題に十分に対応することが可能となる。即ち、同図（ｉ）の本発明により得られた３信号加算波形の例においては、同図(ii)のようなグランドノイズが発生している状態で図示するようなゆがんだ波形となり、送信される波形の中で立ち上がり及び立ち下がりの垂直波形部分ではグ
ランドノイズに影響されず変形が生じないため、このパルスを用いる後段の回路で設定する閾値設定部分に変化はなく、ある程度閾値設定範囲は狭まるものの通常使用される設定範囲では、同図(iii)のようにグランドノイズに影響されない波形形成することが可能となる。それにより、例え閾値が温度ドリフト等により変化しても図示する範囲であるならば特に問題とならない、という効果も生じる。なお、その際には波形作成時に用いる重み付け係数を、前記作用を考慮して適切に設定することにより、その作用は更に確実となる。
【００３２】
上記のような本発明について、実際に回路を作成しその作用効果を確認した。その際にはＡＮＤゲートＣＭＯＳを使い、入力電圧ＰＩＮは従来からのＩＣからのデジタル出力波形ポイントとし、出力ＰＩＮは５信号合成によって出力波形を得た。遅延素子としてはＴＣ７４ＨＣ０８を用いた。また、Ｇａｉｎは抵抗分割で設定でき、加算回路は単純なアナログ加算で可能である。
【図面の簡単な説明】
【００３３】
【図１】本発明により得られる波形の例を示す図である。
【図２】本発明による３信号加算波形を形成するパルス信号出力回路の例を示す図である。
【図３】本発明による５信号加算波形を形成するパルス信号出力回路の例を示す図である。
【図４】本発明により得られた３信号加算波形と従来のパルス波形との高調波発生の状態を示す図である。
【図５】従来のＣＲ波形なまし形成方式で得られたパルスがグランドノイズに影響される作用を説明する図である。
【図６】本発明により得られるパルス波形がグランドノイズに影響されにくい作用を説明する図である。
【図７】パルス波形と高調波発生を説明する図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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