(57)【要約】【課題】回路規模が小さく且つオフセットが小さく、帯域の広い分布型パルス極性変調回路の実現。【解決手段】複数個のユニットセル14-1,14-2,14-nを接続した分布型パルス極性変調回路であって、各ユニットセルは、単極性のパルス信号を生成するパルス生成回路15-1,15-2,15-nと、パルス生成回路の出力するパルス信号からデータに応じて両極性のパルス信号を生成するパルス極性変調回路16-1,16-2,16-nと、を備え、複数個のユニットセルのいずれか１個のユニットセル14-nのパルス極性変調回路16-nは、分布型パルス極性変調回路全体のオフセットをキャンセルするオフセットキャンセル回路17を備える。【選択図】図５
2008205717.tif 000002
【特許請求の範囲】
【請求項１】
複数個のユニットセルを接続した分布型パルス極性変調回路であって、
各ユニットセルは、
単極性のパルス信号を生成するパルス生成回路と、
該パルス生成回路の出力するパルス信号からデータに応じて両極性のパルス信号を生成するパルス極性変調回路と、を備え、
前記複数個のユニットセルのいずれか１個のユニットセルのパルス極性変調回路は、当該分布型パルス極性変調回路全体のオフセットをキャンセルするオフセットキャンセル回路を備えることを特徴とする分布型パルス極性変調回路。
【請求項２】
前記オフセットキャンセル回路は、最終段のユニットセルのパルス極性変調回路に設けられる請求項１に記載の分布型パルス極性変調回路。
【請求項３】
各ユニットセルの前記パルス生成回路に差動クロック信号を供給する差動クロック信号供給部を備え、
前記差動クロック信号供給部は、前記差動クロック信号の一方を遅延する遅延回路を備える請求項１に記載の分布型パルス極性変調回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、広帯域でパルスを生成する分布型パルス回路に関し、特に両極性のパルスを生成する分布型パルス極性変調回路に関する。
【背景技術】
【０００２】
短いパルス幅のパルス信号を生成する回路として、分布型パルス回路が使用される。分布型パルス回路は、例えば特許文献１に記載されている。図１は、ユニットセルとして１段の論理積回路を使用する従来の分布型論理積回路の構成を示す図である。図１に示すように、この回路は、ｎ個のＡＮＤ回路４−１、４−２、４−３、…、４−ｎを、インピーダンス２−１、２−２、２−３、…、２−ｎ、３−１、３−２、３−３、…、３−ｎ及び５−１、５−２、５−３、…、５−ｎで構成される分布定数線路で結合することで、出力Ｑのパルスの半値幅を極限まで細める（広帯域化）ものである。２つのクロック信号入力（ここでは同じ信号でよい）Ａ、Ｂの一方のクロック信号Ｂは遅延回路１により遅延され、初段のインピーダンス２−１及び３−１の一端に入力される。パルス信号出力Ｑのパルス幅は、遅延回路１の遅延量により規定される。このような構成により、超広帯域な論理演算回路が実現される。
【０００３】
図２は、図１の分布型論理積回路の１段分の回路単位（ここでは２段目）６−２の詳細な内部構成を示す。入力クロック信号Ａ及びＢは、それぞれ相補信号Ａ、ＮＡ及びＢ、ＮＢである。回路単位のユニットセル（ＡＮＤ回路）４−２は、縦積み２段の差動回路で、２つの相補クロック信号Ａ、ＮＡ及びＢ、ＮＢがそれぞれトランジスタペアに入力される。インピーダンス７−２、８−２、９−２は、それぞれ論理積回路４−２との接続ノードで前後に分けられ、前半が図１のインピーダンス２−２、３−２、５−２の一部に、後半が図１のインピーダンス２−３、３−３、５−３の一部に相当する。
【０００４】
図１及び図２の従来の分布型論理積回路は、パルスを生成する機能のみを有し、その極性を変調する（バイフェーズパルスを生成する）ことはできない。
【０００５】
本願発明者は、特許文献２で、単極性のパルスを双極性のパルスに変調するパルス極性変調回路を開示している。図３は、特許文献２に記載された従来のパルス極性変調回路の構成を示す図である。図３に示すように、このパルス極性変調回路は、パルス極性変換部１０とスイッチングノイズキャンセル部２０とで構成される。パルス極性変換部１０は、トランジスタペア１１と１２及び１３と１４、２個のトランジスタペアに接続されるトランジスタペア１５と１６、トランジスタペア１５と１６に共通に接続される定電流源１７、及びトランジスタ１１と１２に接続される抵抗１８と１９を有する。トランジスタペア１１と１２のゲートに極性を選択するデータ信号Ｄ、／Ｄが印加され、トランジスタペア１５と１６のゲートに相補パルス信号Ｐ、ｎＰが印加される。トランジスタペア１１と１２及び１３と１４と抵抗１８と１９の接続ノードから出力Ｑ、ｎＱが得られる。パルス極性変換部１０は、ギルバートミキサー回路と呼ばれる広く知られた回路であり、説明は省略する。
【０００６】
パルス極性変換部１０では、トランジスタ１５が完全にはオフでなく微小なリーク電流が流れており、データ信号Ｄ、／Ｄが変化するとその電流がトランジスタ１２に電流が流れ、出力ＮＱにオフセットを生じる。このオフセットをスイッチングノイズキャンセル部２０でキャンセルする。
【０００７】
スイッチングノイズキャンセル部２０は、トランジスタペア２１と２２、及びこれに共通に接続されるトランジスタ２３を有する。オフセットはデータ信号が切り替わった時に抵抗１９を介してトランジスタ１２に微小電流が流れることにより生じるので、トランジスタ２２によりデータ信号が切り替わる前でも抵抗１９に同じ電流が流れるようにしてオフセットをキャンセルする。
【０００８】
図３のパルス極性変換部１０の動作については、特許文献２に詳しく記載されているので、これ以上の説明は省略する。
【０００９】
【特許文献１】特開平１０−２２４２０７号公報
【特許文献２】特開２００６−１５７６４９
【発明の開示】
【発明が解決しようとする課題】
【００１０】
図１及び図２に記載された分布型論理積回路が、双極性のパルスを出力するパルス極性変調機能を有するようにする場合、論理積回路４−２の代わりに図３のパルス極性変調回路を使用することが考えられる。図３のパルス極性変調回路はオフセットも小さいので、このような組合せにより、良好な特性の分布型パルス極性変調回路が実現できる。
【００１１】
しかし、図１及び図２に記載された分布型論理積回路に図３のパルス極性変調回路を適用した場合、回路規模が大きくなるという問題がある。
【００１２】
また、図３のパルス極性変調回路は、オフセットを低減するためにスイッチングノイズキャンセル部（オフセットキャンセル回路部）を有するが、スイッチングノイズキャンセル部は負荷容量として働くため、負荷容量の増大がパルス幅の短縮を律則し、帯域を狭めるという問題がある。この問題を、図４を参照して説明する。
【００１３】
図４の（Ａ）は、図３のパルス極性変調回路を示すが、ここで点線で囲った部分に注目する。オフセットキャンセル回路部の容量成分にのみ着目するならば、図４の（Ｂ）に示されるように、負荷に寄生容量Ｃｆがぶら下がっていると見なすことができる。このＣｆにより、出力（Ｖｏｕｔ）から回路内部を見た時の動作遮断周波数ｆｃｏｕｔは、図４の（Ｂ）に示すようにＣｆによって低下してしまう。より広帯域なパルス（半値幅の細いパルス）を生成するためには、回路の遮断周波数ｆｃｏｕｔを高めることが必要であり、オフセットキャンセル回路を取り除くことが効果的である。しかし、オフセットキャンセル回路を取り除いた場合、論理中点レベルにオフセットを生じてしまい、このオフセットは多段に接続されたユニットセルで増幅されるため最終出力波形の論理中点レベルのオフセットが大きくなるという問題を生じる。
【００１４】
以上のように、従来の技術を組み合わせただけのバイフェーズパルス生成回路では、得られるパルスの半値幅を細くすることと、波形品質（オフセット）を高めることの両立が困難であるという問題があった。
【００１５】
本発明は、このような問題を解決して、回路規模が小さく且つオフセットが小さく、帯域の広い分布型パルス極性変調回路の実現を目的とする。
【課題を解決するための手段】
【００１６】
上記目的を実現するため、本発明によれば、分布型パルス極性変調回路の複数段のユニットセルのうち、１段のユニットセルにのみオフセットキャンセル回路を設け、他の段のユニットセルにはオフセットキャンセル回路を設けず、１段のユニットセルのオフセットキャンセル回路で、分布型パルス極性変調回路全体のオフセット、すなわち出力におけるオフセットをキャンセルするように構成する。
【００１７】
オフセットキャンセル回路は、例えば、最終段のユニットセルのパルス極性変調回路に設ける。
【００１８】
本発明によれば、オフセットキャンセル回路が設けられていないユニットセルで半値幅を細いパルスを生成すると共に、１段のユニットセルのパルス極性変調回路で分布型パルス極性変調回路全体のオフセットをキャンセルすることで、バイフェーズパルスの波形品質とその半値幅の短縮を両立する。
【発明の効果】
【００１９】
本発明によれば、半値幅が細く、オフセットのないパルスを生成する分布型パルス極性変調回路を、小さな回路規模で実現できる。
【発明を実施するための最良の形態】
【００２０】
図５は、本発明の実施例の分布型パルス極性変調回路の構成を示す図である。この回路は、図１及び図２に記載された分布型論理積回路に図３のパルス極性変調回路を適用した回路であるが、オフセットキャンセル回路１７が１段（ここでは最終段）のユニットセルにのみ設けられ、他のユニットセルには設けられていない。
【００２１】
本実施例の分布型パルス極性変調回路は、ｎ個のユニットセル１４−１、１４−２、１４−３、…、１４−ｎを、インピーダンス１２−１、１２−２、１２−３、…、１２−ｎ、１３−１、１３−２、１３−３、…、１３−ｎ及び１９−１、１９−２、１９−３、…、１９−ｎで構成される分布定数線路で結合することで、出力Ｑのパルスの半値幅を極限まで細める（広帯域化）ものである。ｎ個のユニットセル１４−１、１４−２、１４−３、…、１４−ｎは、それぞれパルス生成部（ＡＮＤ回路）１５−１、１５−２、１５−３、…、１５−ｎと、（パルス）極性変調部１６−１、１６−２、１６−３、…、１６−ｎと、を有し、最終段のユニットセル１４−ｎでは、更に極性変調部１６−ｎにオフセットキャンセル回路１７が付属している。
【００２２】
図示のように、２つのクロック信号入力（ここでは同じ信号でよい）Ａ、Ｂの一方のクロック信号Ｂは遅延回路１１により位相φだけ遅延され、初段のインピーダンス１２−１及び１３−１の一端に入力される。パルス生成部（ＡＮＤ回路）は、位相差φの２つのクロック信号Ａ、Ｂの論理積をとることでパルスを生成し、極性変調部がデータ信号Ｄに応じてパルスの極性を変調する。データ信号Ｄもインピーダンス１８−１、１８−２、１８−３、１８−４…で構成される分布定数線路を介して各極性変調部に供給される。
【００２３】
図６は、図５の実施例の分布型パルス極性変調回路の１段目からｎ−１段目の回路単位（ここでは２段目）２０−２の詳細な内部構成を示す。１段目からｎ−１段目の回路単位は、同じ回路構成を有する。インピーダンス２１−２、２２−２、２４−２は、それぞれ図２の７−２、８−２、９−２に相当する。インピーダンス２３−２は、前半が図５のインピーダンス１８−２の一部に、後半が図５のインピーダンス１８−３の一部に相当する。
【００２４】
パルス生成回路１５−２は、図示のように接続されたトランジスタペア３１と３２、３３と３４、３５と３６、トランジスタ３７、及び抵抗３８と３９を有する。極性変調回路１６−２は、図示のように接続されたトランジスタペア４１と４２、４３と４４、４５と４６、トランジスタ４７を有する。
【００２５】
入力クロック信号Ａ及びＢは、それぞれ相補信号Ａ、ＮＡ及びＢ、ＮＢである。ユニットセル１４−２のパルス生成回路及び極性変調回路は共に、縦積み２段の差動回路である。位相差を持った２つの差動クロック信号Ａ、ＮＡ及びＢ、ＮＢは、パルス生成回路の差動トランジスタペア３１と３２、３５と３６にそれぞれ入力される。上右側の差動トランジスタペア３３，３４は、図示されるように、それぞれオン、オフに固定バイアスされる。パルス生成回路から生成されたパルスは、極性変調回路の下段差動トランジスタペアに入力され、差動データＤ、ＮＤは極性変調の上段差動トランジスタペア４１、４２に入力される。また、上右側のトランジスタペア４３、４４は共に、Ｖｍ（論理「高（Ｈｉｇｈ）」と「低（Ｌｏｗ）」の中点レベル）にバイアスされる。出力される極性変調パルスは、出力側伝送線路２４−２を介して次段以降のユニットセルからの出力波形と同位相で足し合わされる。
【００２６】
ユニットセルの構成及び動作は、オフセットキャンセル回路が設けられていない点を除けば、特許文献２に記載された回路の構成及び動作と同じである。
【００２７】
図７は、図５の実施例の分布型パルス極性変調回路のｎ段目の回路単位２０−ｎの詳細な内部構成を示す。ｎ段目の回路単位２０−ｎは、極性変調回路にオフセットキャンセル回路を構成するトランジスタペア５１と５２及びトランジスタ５３が設けられている点を除けば、１段目からｎ−１段目の回路単位と同じ回路構成を有する。
【００２８】
図８は、本発明の実施例の分布型パルス極性変調回路の動作を示すタイムチャートである。図示のようにデータ信号Ｄの値に応じてパルスの極性が選択される。出力されるパルス波形は、１段目から順にｎ−１段目に進むにつれて、パルスの振幅が成長する一方、データ信号Ｄが切り替わる点では（波形の論理中点レベルにて）小さな電圧オフセットも徐々に成長していくことが分かる。この微小オフセットは、最終的には出力アンプによって大きく増幅されてしまうため、出力波形品質を劣化させる要因となる。本実施例の分布型パルス極性変調回路では、このオフセットを最終段のユニットセルのオフセットキャンセル回路１７でキャンセルするように、トランジスタ５３のゲート電圧Ｖｏｆｆを適宜設定する。これにより、最終段の出力はオフセットのない信号となる。
【００２９】
図４を参照して説明したように、オフセットキャンセル回路は負荷容量となり、パルスの半値幅が細くならないという問題を生じるが、本発明により解決される。本発明による効果は、利用するトランジスタやその設計パラメータ（サイズなど）により異なるが、本発明の回路を構成するトランジスタとして、化合物半導体デバイスの燐化インジウム系高電子移動度トランジスタ（ＩｎＰ−ＨＥＭＴ）の利用を仮定し、典型的なトランジスタサイズから予測される容量値（Ｃｆ）、トランスコンダクタンスｇｍ、ゲート−ソース間容量（Ｃｇｓ）及び図４に記載の遮断周波数の定義式を用いると、従来例のように格段にオフセットキャンセル回路を設けると、遮断段周波数は約８０ＧＨｚであり、本発明のように最終段にのみオフセットキャンセル回路を設けると、遮断段周波数は約１２０ＧＨｚという計算結果になった。これは、あくまで一例であるが、オフセットキャンセル回路の有無により、ユニットセルの帯域は大きく異なる。
【００３０】
図９は、バイフェーズ回路３段構成で、最終段にのみオフセットキャンセル回路が設けられている本発明の構成と、バイフェーズ回路３段構成で、すべての段にオフセットキャンセル回路が設けられている従来例の構成におけるパルス形状を示す図である。本願発明の方がパルス幅が細いことが分かる。
【００３１】
また、図１０は、シミュレーションによるオフセットキャンセル回路の効果を示す図であり、オフセットが生じないことが分かる。
【００３２】
上記の実施例では、最終段のユニットセルにオフセットキャンセル回路を設けたが、図１１に示すように他の段のユニットセルにオフセットキャンセル回路を設けることも可能である。この場合、最終段のユニットセルの出力でオフセットななくなるように、オフセットキャンセル回路のトランジスタのゲート電圧を設定する。
【００３３】
以上本発明の実施例を説明したが、各種の変形例が可能であるのはいうまでもない。
【産業上の利用可能性】
【００３４】
本発明は、分布型パルス極性変調回路であれば、適用可能である。
【図面の簡単な説明】
【００３５】
【図１】従来の分布型論理積回路の構成を示す図である。
【図２】図１の各段の回路の詳細を示す図である。
【図３】従来のパルス極性変調回路の構成を示す図である。
【図４】図３のパルス極性変調回路におけるオフセットキャンセル回路による負荷両々の増大を説明する図である。
【図５】本発明の実施例の分布型パルス極性変調回路の構成を示す図である。
【図６】図５の分布型パルス極性変調回路の１段目からｎ−１段目の回路の詳細を示す図である。
【図７】図５の分布型パルス極性変調回路のｎ段目の回路の詳細を示す図である。
【図８】実施例の分布型パルス極性変調回路におけるオフセットキャンセルを示すタイムチャートである。
【図９】従来例と実施例の分布型パルス極性変調回路のパルス波形の違いを示す図である。
【図１０】本発明の分布型パルス極性変調回路におけるオフセットキャンセルの効果を示す図である。
【図１１】本発明の分布型パルス極性変調回路の変形例を示す図である。
【符号の説明】
【００３６】
１２−１、…、１２−ｎ    分布定数線路
１４−１、…、１４−ｎ    ユニットセル
１５−１、…、１５−ｎ    パルス生成回路（ＡＮＤ回路）
１６−１、…、１６−ｎ    パルス極性変調回路
１７    オフセットキャンセル回路
【図１】
2008205717.tif 000003
【図２】
2008205717.tif 000004
【図３】
2008205717.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
2008205717.tif 000009
【図８】
2008205717.tif 000010
【図９】
2008205717.tif 000011
【図１０】
2008205717.tif 000012
【図１１】
2008205717.tif 000013