(57)【要約】【課題】書き込み電圧ストレスによるダミーセルのＩＰＤ膜及びゲート絶縁膜の絶縁破壊を低減できる。【解決手段】本発明は、積層構造のゲート電極を有するメモリセルトランジスタＭＴ１〜ｎが形成される第１の領域（メモリセルアレイ部）と、メモリセルトランジスタＭＴ１〜ｎのゲート電極と同一構造のゲート電極を有するダミーセルＤＣ１〜ｎが形成され、第１の領域と隣接する第２の領域（メモリセルアレイ隣接領域）とを具備し、メモリセルトランジスタＭＴ１〜ｎはソース／ドレイン領域となる拡散層６を有し、ダミーセルＤＣ１〜ｎはソース／ドレイン領域となる拡散層を有しないことを備える。【選択図】図４
2008060421.tif 000002
【特許請求の範囲】
【請求項１】
積層構造のゲート電極を有するメモリセルトランジスタが形成される第１の領域と、前記メモリセルトランジスタのゲート電極と同一構造のゲート電極を有するダミーセルが形成され、前記第１の領域と隣接する第２の領域とを具備し、前記メモリセルトランジスタはソース／ドレイン領域となる拡散層を有し、前記ダミーセルはソース／ドレイン領域となる拡散層を有しないことを特徴とする不揮発性半導体メモリ。
【請求項２】
前記メモリセルトランジスタと前記ダミーセルは、同一のワード線に接続されることを特徴とする請求項１に記載の不揮発性半導体メモリ。
【請求項３】
前記第２の領域のロウ方向の加工幅は、前記第１の領域のロウ方向の加工幅よりも大きいことを特徴とする請求項１に記載の不揮発性半導体メモリ。
【請求項４】
前記メモリセルトランジスタの書き込み電圧は、パルス電圧幅が１００μｓｅｃ以下であることを特徴とする請求項１に記載の不揮発性半導体メモリ。
【請求項５】
前記積層ゲート電極の制御ゲート電極と浮遊ゲート電極間に形成されるＩＰＤ膜の膜厚は、シリコン酸化膜換算で、１３ｎｍ以下であることを特徴とする請求項１に記載の不揮発性半導体メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体メモリに係り、特に、ＮＡＮＤ型フラッシュメモリに関する。
【背景技術】
【０００２】
不揮発性半導体メモリ、例えば、ＮＡＮＤ型フラッシュメモリは、メモリセルアレイとその周辺部に配置される周辺回路とを主要な構成要素とする。
【０００３】
例えば、メモリセルアレイ部のゲート電極は、引き出し配線部を介して、ロウデコーダ回路と接続される。
【０００４】
メモリセルアレイ部と同一構造のダミーセルを有するメモリセルアレイ終端に隣接する領域は、配線パターンの周期性に乱れがあると、加工時にパターン倒れが生じてしまう。それを防止するために、メモリセルアレイ終端に隣接する領域では、メモリセルアレイ部よりも加工幅が広くなるように設計される。その幅は、例えば、アクティブ領域層の場合、メモリセルトランジスタのアクティブ領域のデザインルールをＦとすると、３Ｆ以上になるように設計される。
【０００５】
メモリセルアレイ部のゲート電極構造は、浮遊ゲート電極の上面及び側面が、ＩＰＤ（Ｉｎｔｅｒｐｏｌｙ  Ｄｉｅｌｅｃｔｒｉｃ）膜を介して、制御ゲート電極により覆われる立体的な浮遊ゲート構造となる。
【０００６】
しかし、メモリセルアレイ終端に隣接する領域においては、その素子領域の幅が広い。そのため、制御ゲート電極が浮遊ゲート電極の側面を覆う面積が、その上面を覆う面積よりも小さく、メモリセルアレイ部よりも、浮遊ゲート電極と制御ゲート電極の対向する面積が大きくなるので、平面的な浮遊ゲート構造に近づく。
【０００７】
それゆえ、メモリセルアレイ終端に隣接する領域のゲート電極は、平面的な効果が強まり、制御ゲート電極と浮遊ゲート電極との間の容量が上がり、結果として、ダミーセルのカップリング比が下がる。その結果、ワード線を共通にするメモリセルとダミーセルに関し、ワード線に書き込み電圧が印加されると、ダミーセルの制御ゲート電極と浮遊ゲート電極間のＩＰＤ膜に印加される電圧は、メモリセルのそれよりも高くなる。
【０００８】
その書き込み電圧によりＩＰＤ膜が破壊されると、書き込み電圧がトンネル酸化膜のみに印加され、ゲート電極と半導体基板とのショートを引き起こす。
【０００９】
これを回避する方法として、メモリセルアレイ隣接領域の基板上の酸化膜を、厚い酸化膜にすることが考えられる。しかし、この場合には、酸化膜厚を切り替えるための領域が必要となり、メモリセルアレイ部の面積が大きくなってしまう。
【特許文献１】特開２００４−３４２２６１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明は、書き込み電圧ストレスによるダミーセルのＩＰＤ膜及びゲート絶縁膜の絶縁破壊を低減することが可能な不揮発性半導体メモリを提供する。
【課題を解決するための手段】
【００１１】
本発明の例に関わる不揮発性半導体メモリは、積層構造のゲート電極を有するメモリセルトランジスタが形成される第１の領域と、前記メモリセルトランジスタのゲート電極と同一構造のゲート電極を有するダミーセルが形成され、前記第１の領域と隣接する第２の領域とを具備し、前記メモリセルトランジスタはソース／ドレイン領域となる拡散層を有し、前記ダミーセルはソース／ドレイン領域となる拡散層を有しないことを特徴とする。
【発明の効果】
【００１２】
本発明によれば、書き込み電圧ストレスによるダミーセルのＩＰＤ膜及びゲート絶縁膜の絶縁破壊を低減できる。
【発明を実施するための最良の形態】
【００１３】
以下、図面を参照しながら、本発明の例を実施するための最良の形態について詳細に説明する。
【００１４】
１．  概要  
本発明の例は、メモリセルアレイ部と同様の積層デート電極を有するメモリセルアレイ終端に隣接する領域において、その積層ゲート電極に対してソース／ドレイン領域となる拡散層を、形成しないことを特徴とする。このメモリセルアレイ終端に隣接する領域は、メモリセルアレイ部と引き出し配線部の境界部分に位置する。以下、この領域をメモリセルアレイ隣接領域と定義し、説明する。
【００１５】
上記の構造を有する場合、ロウ方向へ延びるワード線（制御ゲート電極）に、パルス幅が１００μｓｅｃ程度の書き込みパルス電圧を印加した時に、メモリセルアレイ隣接領域の半導体基板内では、ソース／ドレイン領域がなく、また、少数キャリアの再結合寿命よりも短い書き込みパルス電圧であるため、反転層が形成されない。
【００１６】
その代わりに、ダミーセルのゲート電極直下の半導体基板領域内は、Ｄｅｅｐ  Ｄｅｐｌｅｔｉｏｎ状態となり、空乏層が形成され、メモリセルアレイ隣接領域において、書き込み電圧の大部分は、半導体基板内の空乏層に印加される。
【００１７】
よって、メモリセルアレイ隣接領域のＩＰＤ膜及びトンネル酸化膜に印加される電圧及び書き込みストレスを低減でき、その結果、ＩＰＤ膜及びトンネル酸化膜の絶縁破壊を低減できる。
【００１８】
２．  実施の形態  
次に、最良と思われるいくつかの実施の形態について説明する。
【００１９】
（１）  第１実施の形態  
（ａ）構造  
図１乃至図４を用いて、本実施の形態におけるＮＡＮＤ型フラッシュメモリの構造について説明する。
【００２０】
図１は、本実施の形態におけるＮＡＮＤ型フラッシュメモリのレイアウトを示す。
【００２１】
メモリセルアレイ部は、引き出し配線部を介して、ロウデコーダ回路に接続される。メモリセルアレイ部と引き出し配線部の境界部分の領域Ａを、メモリセルアレイ隣接領域と定義し、以下に述べる。
【００２２】
図２は、メモリセルアレイ隣接領域とメモリセルアレイ部の平面図を示す。また、図３は、図２のＩＩＩ（ａ）−ＩＩＩ（ａ）線及びＩＩＩ（ｂ）−ＩＩＩ（ｂ）線の断面図を示し、図４は、図２のＩＶ（ａ）−ＩＶ（ａ）線及びＩＶ（ｂ）−ＩＶ（ｂ）線の断面図を示す。
【００２３】
メモリセルアレイ部は、素子が形成されるアクティブ領域（素子領域）ＡＡと、例えば、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｎｓｏｒａｔｉｏｎ）構造を有する、素子を分離するための素子分離領域ＳＴＩａから構成される。
【００２４】
アクティブ領域ＡＡには、メモリセルトランジスタＭＴ１〜ｎと、その両端に配置される選択トランジスタＳＴ１，ＳＴ２が、１つのＮＡＮＤセルユニットとして形成される。
【００２５】
メモリセルトランジスタＭＴ１〜ｎの浮遊ゲート電極３Ａは、半導体基板１表面に形成されたゲート絶縁膜（トンネル酸化膜）２Ａ上に形成される。
【００２６】
制御ゲート電極５Ａが、ＩＰＤ膜４Ａを介して、浮遊ゲート電極３Ａの上面及びそのチャネル幅方向の側部を覆うように形成される。この制御ゲート電極５Ａは、ロウ方向に延び、ワード線ＷＬ１〜ｎとしてロウデコーダ回路と接続される。
【００２７】
また、ＩＰＤ膜４Ａは、例えば、５〜３０ｎｍの膜厚で形成され、シリコン酸化膜、シリコン酸窒化膜、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜（以下、ＯＮＯ膜）、或いは、ＨｆＡｌＯ、ＡｌＯ、ＨｆＳｉＯ、ＺｒＳｉＯ等の高誘電体材料の積層膜からなる。
【００２８】
選択トランジスタＳＴ１，ＳＴ２は、メモリセルトランジスタＭＴ１〜ｎと同時に形成され、メモリセルトランジスタＭＴ１〜ｎの積層ゲート構造と、同様のゲート構造を有する。
【００２９】
それゆえ、選択トランジスタＳＴ１，ＳＴ２のゲート構造は、ＩＰＤ膜４Ｂに形成された開口部を介して、ゲート絶縁膜２Ｂ上に形成されたゲート電極３Ｂとゲート電極５Ｂとが接続された構造となる。
【００３０】
また、拡散層６が、メモリセルトランジスタＭＴ１〜ｎ及び選択トランジスタＳＴ１，ＳＴ２のソース／ドレイン領域として、隣接する２つのメモリセルトランジスタ、或いは、隣接するメモリセルトランジスタと選択トランジスタとで共有される。
【００３１】
また、上記のメモリセルトランジスタＭＴ１〜ｎ及び選択トランジスタＳＴ１，ＳＴ２は、例えば、ｐ型半導体基板１内のｎ型シリコン領域ｎ−Ｗｅｌｌに囲まれるｐ型シリコン領域ｐ−Ｗｅｌｌ上に形成される。このような構造とすることで、ｐ型シリコン領域ｐ−Ｗｅｌｌは、ｐ型半導体基板１とは独立に電圧印加できるようになり、消去時の消費電力を抑えることができる。
【００３２】
メモリセルアレイ隣接領域は、ダミーセルが形成されるダミーアクティブ領域ＤＡと、例えば、ＳＴＩ構造を有する、メモリセルアレイ外周素子分離領域ＳＴＩｂから構成される。尚、本実施の形態において、ダミーアクティブ領域ＤＡは、１つの領域のみ示しているが、複数のダミーアクティブ領域を有しても良い。
【００３３】
ダミーアクティブ領域ＤＡに形成されるダミーセルＤＣ１〜ｎ、ダミー電極ＤＥ１，ＤＥ２は、メモリセルトランジスタＭＴ１〜ｎ或いは選択トランジスタＳＴ１，ＳＴ２と同一構造のゲート電極を有する。
【００３４】
それゆえ、ダミー浮遊ゲート電極３Ｃが、半導体基板１表面に形成されるゲート絶縁膜（トンネル酸化膜）２Ｃ上に形成される。また、制御ゲート電極５Ｃが、ＩＰＤ膜４Ｃを介して、ダミー浮遊ゲート電極３Ｃの上面及び側面を覆うように形成される。この制御ゲート電極５Ｃは、ワード線ＷＬ１〜ｎとして、メモリセルトランジスタＭＴ１〜ｎの制御ゲート電極５Ａと共有され、ロウ方向に延びる。それゆえ、ワード線ＷＬ１〜ｎが、メモリセルアレイ隣接領域と交差する構造となる。
【００３５】
また、メモリセルアレイ部に形成されるメモリセルトランジスタＭＴ１〜ｎのロウ方向のデザインルールをＦとすると、メモリセルアレイ隣接領域のロウ方向のデザインルールは、例えば、３Ｆ〜２０Ｆとなるように設計される。
【００３６】
上記のように、メモリセルアレイ隣接領域に形成されるダミーアクティブ領域のロウ方向のデザインルールは広い。そのため、制御ゲート電極５ＣがＩＰＤ膜４Ｃを介してダミー浮遊ゲート電極３Ｃの上面を覆う面積の割合が、その側面を覆う面積の割合よりも大きくなる。
【００３７】
そのため、ダミーセルＤＣ１〜ｎの浮遊ゲート電極３Ｃは、メモリセルアレイ部のような立体的な浮遊ゲート電極構造と比較して、浮遊ゲート電極と制御ゲート電極の対向する面積が大きくなり、平面的な浮遊ゲート電極構造に近づく。
【００３８】
それゆえ、制御ゲート電極５Ｃとダミー浮遊ゲート電極３Ｃとの間の容量が上がり、そのため、ダミーセルＤＣ１〜ｎのカップリング比は低下する。このカップリング比は、制御ゲート電極５Ｃの電圧変化幅に対するダミー浮遊ゲート電極３Ｃの電圧変化幅に相当するため、ダミーセルの制御ゲート電極５Ｃとダミー浮遊ゲート電極３Ｃ間のＩＰＤ膜に印加される電圧は、メモリセルのそれよりも高くなる。
【００３９】
また、ダミー電極ＤＥ１，ＤＥ２は、選択トランジスタＳＴ１，ＳＴ２のゲート電極と同様の構造を有する。
【００４０】
上記のように、メモリセルアレイ隣接領域では、積層ゲート電極が形成される。しかし、半導体基板１内に、積層ゲート電極に対してソース／ドレイン領域となる拡散層が形成されない。それゆえ、ダミーセルＤＣ１〜ｎ及びダミーゲート電極ＤＥ１，ＤＥ２は、ＭＯＳトランジスタとはならず、ＭＯＳキャパシタとなる。
【００４１】
尚、メモリセルアレイ隣接領域のダミーアクティブ領域は、メモリセルトランジスタＭＴ１〜ｎのデザインルールで設計されてもよい。
【００４２】
（ｂ）  作用  
図５を用いて、上記の構造を有するＮＡＮＤ型フラッシュメモリのワード線に書き込みパルス電圧が印加された場合の作用について説明する。
【００４３】
図５（ａ）は、書き込みパルス電圧印加時のメモリセルアレイ部のカラム方向断面を示し、図５（ｂ）は、書き込みパルス電圧印加時のメモリセルアレイ隣接領域のカラム方向断面を示す。
【００４４】
書き込みパルス電圧は、１０Ｖ以上３０Ｖ以下の電圧であり、パルス幅が１００μｓｅｃ以下のパルス電圧とする。
【００４５】
図５（ａ）に示すように、メモリセルアレイ部に上記の書き込みパルス電圧が印加されると、メモリセルトランジスタＭＴ１〜ｎのゲート電極直下の領域、つまり、２つの拡散層６間のチャネル領域に、反転層ＩＬが形成される。
【００４６】
一方、図５（ｂ）に示すように、メモリセルアレイ隣接領域は、メモリセルアレイ部と同様の積層ゲート電極を有し、その制御ゲート電極５Ｃが、メモリセルアレイ部から延びるワード線ＷＬ１〜ｎとして、メモリセルアレイ隣接領域と交差する。それゆえ、メモリセルアレイ隣接領域にも、書き込みパルス電圧が印加される。
【００４７】
メモリセルアレイ隣接領域においては、ソース／ドレイン領域となる拡散層は半導体基板１内に形成されていないので、メモリセルアレイ隣接領域は、ＭＯＳトランジスタ構造とはならない。
【００４８】
それゆえ、メモリセルアレイ隣接領域に上記の書き込みパルス電圧が印加される場合、ゲート電極直下の半導体基板１内には、少数キャリアが発生しない。なぜなら、少数キャリアの再結合寿命は、遷移金属を意図的にドーピングしていないシリコンの場合、１〜１００ｍｓｅｃであるため、上記の書き込みパルス電圧のように、１〜１００ｍｓｅｃよりも短い書き込みパルス幅では、多数キャリアによる応答が、半導体基板１内では、主となるからである。
【００４９】
それゆえ、メモリセルアレイ隣接領域の半導体基板１内は、反転層が形成されず、Ｄｅｅｐ  Ｄｅｐｌｅｔｉｏｎ状態となり、ゲート電極直下には、空乏層ＤＬが形成され、書き込み電圧の大部分は、この空乏層ＤＬに印加される。
【００５０】
したがって、メモリセルアレイ隣接領域において、ゲート絶縁膜２Ｃ及びＩＰＤ膜４Ｃに印加される書き込み電圧及びメモリセルアレイ隣接領域に形成されるダミーセルＤＣ１〜ｎのＩＰＤ膜４Ｃにかかる書き込みストレスを低減できる。
【００５１】
さらに、メモリセルトランジスタＭＴ１〜ｎに書き込みを行う場合、ワード線を共有するダミーセルＤＣ１〜ｎには、半導体基板１内の電子が、ゲート絶縁膜（トンネル酸化膜）２Ｃを介して、ダミー浮遊ゲート電極３Ｃに注入される。また、メモリセルの消去時には、ダミー浮遊ゲート電極３Ｃ内の電子が、ゲート絶縁膜（トンネル酸化膜）２Ｃを介して、半導体基板１へ放出される。
【００５２】
しかし、上記の構造を用いることにより、書き込み時及び消去時には、ダミーセルＤＣ１〜ｎのゲート電極直下の半導体基板１内は、空乏層ＤＬが形成されるので、ゲート絶縁膜（トンネル酸化膜）２Ｃを通過し、ダミー浮遊ゲート３Ｃに注入される電子数は少なくなる。そのため、メモリセルトランジスタＭＴ１〜ｎの書き込み時及び消去時に、ダミーセルＤＣ１〜ｎのゲート絶縁膜（トンネル酸化膜）２Ｃを通過する電流量（電子数）を低減することができる。
【００５３】
それゆえ、その通過電流によるダミーセルのゲート絶縁膜（トンネル酸化膜）２Ｃのダメージを低減できる。
【００５４】
したがって、ゲート絶縁膜（トンネル酸化膜）２Ｃの劣化によるダミー浮遊ゲート電極３Ｃと半導体基板１とのリークを低減できる。
【００５５】
また、上記の構造を用いることにより、メモリセルアレイ隣接領域において、ダミー浮遊ゲート電極３Ｃと半導体基板１との間にリークが生じた場合、ＩＰＤ膜４Ｃに書き込み電圧が印加されることにより絶縁破壊され、制御ゲート電極５Ｃと半導体基板１がショートする可能性を低減できる。
【００５６】
尚、本実施の形態は、特に、ＩＰＤ膜の絶縁耐圧が十分に確保できない場合、例えば、シリコン酸化膜換算膜厚で１３ｎｍ以下のＩＰＤ膜、或いは、高い電界に弱い、例えば、ＨｆＡｌＯ、ＡｌＯ、ＨｆＳｉＯ、ＺｒＳｉＯ等をＩＰＤ膜として用いた場合に、特に、有効である。
【００５７】
尚、上記の作用は、ゲート電極がＭＯＮＯＳ構造のメモリセルトランジスタを有する不揮発性半導体メモリに、本実施の形態の構造及び特徴を適用した場合においても、同様の作用が得られる。
【００５８】
（ｃ）  製造方法  
以下に本実施の形態に示すＮＡＮＤ型フラッシュメモリの製造方法について、説明を行う。
【００５９】
図６は、本製造方法の平面図を示し、図７は、図６のＶＩＩ−ＶＩＩ線の断面図を示す。また、図８は、図６のＶＩＩＩ（ａ）−ＶＩＩＩ（ａ）線及びＶＩＩＩ（ｂ）−ＶＩＩＩ（ｂ）線の断面図を示す。
【００６０】
はじめに、図６乃至図８に示すように、半導体基板１内に形成されるｐ型シリコン領域ｐ−Ｗｅｌｌ表面に、例えば、熱酸化法により、ゲート絶縁膜（トンネル酸化膜）２Ａ，２Ｂ，２Ｃ，２Ｄが形成される。このゲート酸化膜（トンネル酸化膜）２Ａ，２Ｂ，２Ｃ，２Ｄは、例えば、膜厚が３〜１５ｎｍのシリコン酸化膜、または、シリコン酸窒化膜から構成される。
【００６１】
次に、浮遊ゲート電極３Ａ及びダミー浮遊ゲート電極３Ｃ、ゲート電極３Ｂ，３Ｄとなる、ポリシリコン膜が、例えば、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により、ゲート絶縁膜２Ａ，２Ｂ，２Ｃ，２Ｄ上に、例えば、１０〜５００ｎｍの膜厚となるように、形成される。このポリシリコン膜は、導電性を得るための不純物として、例えば、リン又はヒ素が、１０１８〜１０２１ｃｍ−３の濃度となるように、ドープされる。
【００６２】
続いて、レジストが、ポリシリコン膜の全面に塗布された後、例えば、ＳＴＩ構造の素子分離溝が、例えば、ＰＥＰ（Ｐｈｏｔｏ  Ｅｔｃｈｉｎｇ  Ｐｒｏｃｅｓｓ）及びＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）を用いて、半導体基板１内に、例えば、０．０５〜０．５μｍの深さになるように、形成される。その後、素子分離絶縁膜７Ａ，７Ｂが、素子分離溝に対して、埋め込まれる。
【００６３】
それにより、メモリセルアレイ部には、アクティブ領域ＡＡと素子分離領域ＳＴＩａが形成され、メモリセルアレイ隣接領域には、ダミーセル領域ＤＡとメモリセル外周素子分離領域ＳＴＩｂが形成される。
【００６４】
このとき、メモリセルアレイ部のアクティブ領域ＡＡのデザインルールをＦとすると、メモリセルアレイ隣接領域のダミーセル領域ＤＡのデザインルールは、３Ｆ〜２０Ｆの範囲となるように加工される。
【００６５】
上記の工程により、浮遊ゲート電極３Ａは、ゲート絶縁膜（トンネル酸化膜）２Ａ上に、ｐ型シリコン領域ｐ−Ｗｅｌｌに対して、自己整合的に形成される。そのため、ゲート絶縁膜２Ａと浮遊ゲート電極３Ａを、段差のない平面な半導体基板１の全面に形成できるので、均一なゲート絶縁膜（トンネル酸化膜）２Ａ及び浮遊ゲート電極３Ａを得ることができる。
【００６６】
また、上記の工程により、浮遊ゲート電極３Ａの端部が、ゲート絶縁膜（トンネル酸化膜）２Ａ及び半導体基板１の側面に落ち込む事がない。よって、浮遊ゲート電極３Ａ端部での、電界集中や寄生トランジスタが生じにくい。さらに、浮遊ゲート電極３Ａ端部での電界集中に起因する書き込み閾値電圧の低下現象、いわゆる、サイドウォーク現象が生じにくい。それゆえ、信頼性の高いメモリセルトランジスタを形成することができる。
【００６７】
次に、ＩＰＤ膜４Ａ，４Ｂ，４Ｃ，４Ｄが、例えば、ＣＶＤ法により、メモリセルアレイ部及びメモリセルアレイ隣接領域の全面に形成される。ＩＰＤ膜４Ａ、４Ｂ，４Ｃ，４Ｄは、例えば、シリコン酸化膜、シリコン酸窒化膜、又は、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜（以下、ＯＮＯ膜）や、ＨｆＡｌＯ、ＡｌＯ、ＨｆＳｉＯ、ＺｒＳｉＯの積層膜からなるブロック絶縁膜が用いられ、膜厚が、５ｎｍ〜３０ｎｍの膜厚となるように、形成される。
【００６８】
続いて、選択トランジスタが形成される領域のＩＰＤ膜に、例えば、ＰＥＰ及びＲＩＥにより、ポリシリコン膜に達する開口部が形成される。
【００６９】
その後、制御ゲート電極５Ａ，５Ｃ及びゲート電極５Ｂ，５Ｄとなる、例えば、ポリシリコン膜が、ＩＰＤ膜４Ａ，４Ｂ，４Ｃ、４Ｄ上に、例えば、ＣＶＤ法を用いて、１０〜５００ｎｍの膜厚となるように形成される。このポリシリコン膜は、導電性を得るための不純物として、例えば、リン、ヒ素、ボロンなどが、１０１８〜１０２１ｃｍ−３の濃度となるように、ドープされる。または、ポリシリコン膜上に、さらに、Ｗ、Ｎｉ、Ｍｏ、Ｔｉ、Ｃｏなどの金属膜が堆積された後に、熱処理を行い、シリサイド膜とポリシリコン膜との積層構造の制御ゲート電極を形成してもよい。
【００７０】
その後、レジスト（図示せず）がポリシリコン膜上に塗布され、例えば、ＰＥＰにより、メモリセルアレイ部のゲート長が、例えば、１０〜５００ｎｍとなるような、レジストパターンが形成され、そのレジストパターンをマスクとして、例えば、ＲＩＥにより、半導体基板１の表面が露出するまでエッチングが行われた後、そのレジストパターンを除去する。
【００７１】
次に、メモリセルアレイ隣接領域及びメモリセルアレイ部の上面に、レジストを塗布した後、図９乃至図１１に示すように、メモリセルアレイ隣接領域のみを覆うレジストパターン１０が、例えば、ＰＥＰにより、半導体基板１の全面に形成される。
【００７２】
続いて、例えば、イオン注入法により、レジストパターン１０をマスクとして、不純物の拡散が半導体基板１の全面に対して行われる。
【００７３】
このとき、メモリセルアレイ部は、レジストパターン１０に覆われていないので、ソース／ドレイン領域となる拡散層６が、メモリセルトランジスタＭＴ１〜ＭＴｎ及び選択ゲートトランジスタＳＴ１，ＳＴ２の積層ゲート電極をマスクとして、自己整合的に形成される。
【００７４】
一方、メモリセルアレイ隣接領域は、レジストパターン１０に覆われている。それゆえ、メモリセルアレイ隣接領域の半導体基板１内に、拡散層は形成されない。
【００７５】
続いて、レジストパターン１０を除去した後、図１２乃至図１４に示すように、絶縁層８が、半導体基板１の全面を覆うように形成される。さらに、メモリセルアレイ部には、ビット線ＢＬが、ビット線コンタクト部ＢＣを介して、選択トランジスタＳＴ１と接続するように形成される。その後、絶縁層９が、メモリセルアレイ部及びメモリセルアレイ隣接領域の全面を覆うように形成される。
【００７６】
以上の工程により、本実施の形態におけるＮＡＮＤ型フラッシュメモリが完成する。
【００７７】
上述のように、メモリセルアレイ部の終端に配置され、メモリセルトランジスタＭＴ１〜ｎと同一のゲート構造を有するダミーセルＤＣ１〜ｎが形成されるメモリセルアレイ隣接領域には、ダミーセルＤＣ１〜ｎのソース／ドレインとなる拡散層が形成されない。
【００７８】
そのため、制御ゲート電極５Ａ，５Ｃ（ワード線ＷＬ１〜ｎ）に、パルス幅が１００μｓｅｃ以下の書き込みパルス電圧が印加された時、ダミーセルＤＣ１〜ｎのゲート電極直下の半導体基板１内には、空乏層ＤＬが形成される。
【００７９】
それゆえ、高い書き込み電圧は、その大部分が空乏層ＤＬに印加され、ダミーセルのＩＰＤ膜４Ｃに印加される書き込み電圧は低減する。
【００８０】
したがって、ＩＰＤ膜の書き込み電圧ストレスを低減でき、ＩＰＤ膜の絶縁破壊を低減できる。
【００８１】
３．  その他  
本発明の例は、書き込み電圧ストレスによるダミーセルのＩＰＤ膜及びゲート絶縁膜の絶縁破壊を低減できる。
【００８２】
本発明の例は、上述の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施の形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施の形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施の形態の構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【００８３】
【図１】第１の実施の形態のＮＡＮＤ型フラッシュメモリのレイアウトを示す図
【図２】メモリセルアレイ隣接領域及びメモリセルアレイ部の一部を示す平面図。
【図３】図２のＩＩＩ（ａ）−ＩＩＩ（ａ）線、ＩＩＩ（ｂ）−ＩＩＩ（ｂ）線に沿う断面図。
【図４】図２のＩＶ（ａ）−ＩＶ（ａ）線、ＩＶ（ｂ）−ＩＶ（ｂ）線に沿う断面図。
【図５】電圧印加時のメモリセルアレイ隣接領域の断面を示す図。
【図６】第１の実施の形態における製造工程の一工程を示す平面図。
【図７】図６のＶＩＩ−ＶＩＩ線に沿う断面図。
【図８】図６のＶＩＩＩ（ａ）−ＶＩＩＩ（ａ）線、ＶＩＩＩ（ｂ）−ＶＩＩＩ（ｂ）線に沿う断面図。
【図９】第１の実施の形態における製造工程の一工程を示す平面図。
【図１０】図９のＸ（ａ）−Ｘ（ａ）線、Ｘ（ｂ）−Ｘ（ｂ）線に沿う断面図。
【図１１】図９のＸＩ（ａ）−ＸＩ（ａ）線、ＸＩ（ｂ）−ＸＩ（ｂ）線に沿う断面図。
【図１２】第１の実施の形態における製造工程の一工程を示す平面図。
【図１３】図１２のＸＩＩＩ（ａ）−ＸＩＩＩ（ａ）、ＸＩＩＩ（ｂ）−ＸＩＩＩ（ｂ）線に沿う断面図。
【図１４】図１２のＸＩＶ（ａ）−ＸＩＶ（ａ）線、ＸＩＶ（ｂ）−ＸＩＶ（ｂ）線に沿う断面図。
【符号の説明】
【００８４】
１：半導体基板、２Ａ，２Ｃ：ゲート絶縁膜（トンネル酸化膜）、２Ｂ，２Ｄ：ゲート絶縁膜、３Ａ：浮遊ゲート電極、３Ｃ：ダミー浮遊ゲート電極、４Ａ，４Ｂ，４Ｃ，４Ｄ：ＩＰＤ膜、５Ａ，５Ｃ：制御ゲート電極（ワード線）、３Ｂ，３Ｄ，５Ｂ，５Ｄ：ゲート電極、６：拡散層、７Ａ，７Ｂ：素子分離絶縁膜、ＡＡ：アクティブ領域、ＳＴＩａ：素子分離領域、ＳＴＩｂ：メモリセル外周素子分離領域、ｎ−Ｗｅｌｌ：ｎ型シリコン領域、ｐ−Ｗｅｌｌ：ｐ型シリコン領域、ＢＬ：ビット線、ＢＣ：ビット線コンタクト部、ＩＬ：反転層、ＤＬ：空乏層、ＷＬ１〜ｎ：ワード線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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