(57)【要約】【課題】小型で低消費電力の半導体装置を得る。【解決手段】表面電極としてソース電極とゲート電極とを備え、裏面電極としてドレイン電極を備える縦型構造の半導体素子を複数個重ね合わせて直列接続する半導体装置であって、第１の半導体素子１４のソース電極１２に第２の半導体素子１５のドレイン電極（図１には図示されていない）を重ね合わせて直列接続し、第１の半導体素子のゲート電極１０が、第２の半導体素子１５に重なり合わないように配置されている。【選択図】  図１
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【特許請求の範囲】
【請求項１】
表面電極としてソース電極とゲート電極とを備え、裏面電極としてドレイン電極を備える縦型構造の半導体素子を複数個用いる半導体装置であって、
第１の半導体素子のソース電極と第２の半導体素子のドレイン電極とを重ね合わせて接続し、前記第１の半導体素子のゲート電極が、前記第２の半導体素子に重なり合わないことを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、更に、前記それぞれの半導体素子の耐圧、オン抵抗は、ほぼ同一であることを特徴とする半導体装置。
【請求項３】
請求項１又は請求項２に記載の半導体装置であって、更に、前記第１の半導体素子の表面積は前記第２の半導体素子の表面積よりも大きいことを特徴とする半導体装置。
【請求項４】
請求項１又は請求項２に記載の半導体装置であって、更に、それぞれの半導体素子の形状は同一であり、前記第１の半導体素子と前記第２の半導体素子とがずらして配置されていることを特徴とする半導体装置。
【請求項５】
請求項１乃至請求項４のいずれかに記載の半導体装置であって、更に、それぞれの半導体素子のチャネル長がほぼ等しく、それぞれの半導体素子の高濃度拡散層の厚さ及び不純物濃度もほぼ等しいことを特徴とする半導体装置。
【請求項６】
請求項１乃至請求項５のいずれかに記載の半導体装置であって、前記第１の半導体素子の裏面電極と接続された第１の外部端子と、前記第１の半導体素子のソース電極と接続された第２の外部端子と、前記第１の半導体素子のゲート電極と接続された第３の外部端子と、前記第２の半導体素子のソース電極とボンディングワイヤを介して接続された第４の外部端子と、前記第２の半導体素子のゲート電極と接続された第５の外部端子と、前記第１及び第２の半導体素子を被覆する樹脂と、を更に備えることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、縦型構造の半導体素子を備える半導体装置に関する。
【背景技術】
【０００２】
近年、高電圧が入力されるスイッチング電源の一次側のスイッチング用途をはじめ、高電圧スイッチング用途に縦型構造の半導体素子である縦型構造のパワーＭＯＳＦＥＴが、多く使用されている。この縦型構造のパワーＭＯＳＦＥＴが使用される各種装置は、小型・低消費電力、高効率などの特徴、機能が求められており、これら装置のキーデバイスであるパワーＭＯＳＦＥＴに対しても同様の特徴、機能が求められている。具体的には、小型のパッケージで、導通時の損失を下げるために低オン抵抗性能が求められている。
【０００３】
一方、パワーＭＯＳＦＥＴのオン抵抗と耐圧とはトレードオフの関係であるため、耐圧を上げるとオン抵抗が増加する。オン抵抗を下げるためにはチップサイズを大きくする必要があり、パッケージサイズが大きくなる、という関係であり、小型化・低消費電力、高効率という要求を同時に満足するのには困難があった。
【０００４】
特許文献１には、小型で低損失なスイッチング素子を直列に接続し、ダイオードを組み合わせることにより、小型、高スイッチング速度、低損失の半導体装置を提供することが開示されている。特許文献１を図６乃至図８を用いて以下に簡単に説明する。図６に示すように、スイッチング素子１０１を複数個直列に接続し、これら複数個のスイッチング素子に対してダイオード１０２を並列に接続している半導体装置の回路図が開示されている。
【０００５】
また、図６の回路図の具体的な実現手段として図７に示される構成例が開示されている。即ち、絶縁板１０６を介して配置されたスイッチング素子チップ１０４が、配線１０８で直列に接続されることなどが開示されている。
【０００６】
さらに、特許文献１には、他の実施形態として図８に示すように、複数のスイッチング素子チップ１０４をそれぞれ直列にし、これら複数のスイッチング素子チップ４に対して、ＳiＣダイオードチップが並列に、それぞれのチップ間に導電板１０７を挟んで接続されており、これらチップ１０４、１０５と導電板１０７を絶縁構造物１０９が被覆する構成が開示されている。
【特許文献１】特開平１１−２７４４８２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上述の通り、特許文献１にはスイッチング素子チップを重ね合わせて直列接続することは開示されているが、その詳細、すなわち、直列接続した際のスイッチング素子の各電極と対応する外部端子との接続方法などについては、開示されておらず、不明確であり、これを用いて具体的に直列接続した半導体装置を実現することができなかった。    
【０００８】
したがって、 本発明は、スイッチング素子チップを複数個重ね合わせた半導体装置を具体的に実現することを目的とする。  
【課題を解決するための手段】
【０００９】
本発明の半導体装置は、表面電極としてソース電極とゲート電極とを備え、裏面電極としてドレイン電極を備える縦型構造の半導体素子を複数個用いる半導体装置であって、第１の半導体素子のソース電極と第２の半導体素子のドレイン電極とを重ね合わせて接続し、前記第１の半導体素子のゲート電極が、前記第２の半導体素子に重なり合わないことを特徴とする。
【発明の効果】
【００１０】
本発明は、縦型構造の半導体素子を複数個重ね合わせて接続する際に、第１の半導体素子のソース電極に第２の半導体素子のドレイン電極を重ね合わせて接続すると共に、第１の半導体素子のゲート電極が、前記第２の半導体素子に重なり合わないことにより、外部端子との接続を効率的に行うことができ、小型で低オン抵抗、つまり、小型で低消費電力の半導体装置を得ることができる。
【発明を実施するための最良の形態】
【００１１】
（第１の実施形態）
以下、本発明の第１の実施形態を図１〜図３を用いて説明する。なお、本発明の第１の実施形態を要説すると、縦型の半導体素子１４と縦型の半導体素子１５とが、ドレイン電極とソース電極を介して直列に接続され、全体を外装樹脂で覆っている構造である。更に、半導体素子１４のゲートボンディングパッド１０（後述するようにゲート電極とも言える）が、上方の半導体素子１５に重なり合わない構造である。このため第１の実施形態では、上方の半導体素子１５の方が半導体素子１４よりも表面積が小さい構造となっている。
【００１２】
図１は、本発明の半導体装置３０の上面図である。なお、図１は、厳密にいうと実線で 示した外装樹脂１６を外して上から見た透過平面図ともいうべきものである。図中、１は第１の半導体素子１４のソース端子であり、そのソースワイヤ７を介して、第１の半導体 素子１４のソース電極の一部であるソースボンディングパット１２に接続されている。２は、第１の半導体素子１４のゲート端子であり、そのゲートワイヤ６を介して第１の半導 体素子１４のゲート電極の一部であるゲートボンディングパット１０に接続されている。 ３は第２の半導体素子１５のゲート端子であり、そのゲートワイヤ８を介して、第２の半導体素子のゲート電極の一部であるゲートボンディングパット１１に接続されている。４は、第２の半導体素子１５のソース端子であり、そのソースワイヤ９を介して第２の半導体素子のソース電極の一部であるソースボンディングパット１３に接続されている。従って、ソースボンディングパット１３は、第２の半導体素子のソース電極とも換言でき、また、ソースボンディングパット１２は、第１の半導体素子のソース電極とも換言できる。
【００１３】
以上述べたように、ゲートボンディングパッド１０の上には第２の半導体素子１５は組み立てされない。これは、ゲートワイヤ６を接続するなどのためである。なお、ゲートボンディングパッドの表面積は、ソースボンディングパッドに比べて相当小さくても性能上は問題がないため、このような構成としても、製品表面積の増加など実用上の問題は生じない。なお、ゲートボンディングパッド１０は換言すると、第１の半導体素子のゲート電極とも言えるので、第１の半導体素子のゲート電極の上には、第２の半導体素子１５は組み立てされないとも言える。これを更に換言すると、第１の半導体素子のゲート電極が第２の半導体素子に重なり合わない構成となっていると言える。
【００１４】
さらに、５は第１の半導体素子のドレイン端子であり、リードフレームも兼ねている。また、これは、図示しない第１の半導体素子のドレイン電極と接続している。この詳細は図２に示す。なお、第１の半導体素子１４はチップ状であり、第１の半導体素子チップ１４、又は第１の半導体素子のチップ１４、もしくは第１の半導体チップ１４とも換言できる。第２半導体素子１５についても同様である。
【００１５】
また、第１の半導体素子１４、第２の半導体素子１５は共に縦型構造の半導体素子であり、表面にソース電極とゲート電極を備え、裏面にドレイン電極を備える。従って、前述のように図１には、裏面のドレイン電極は見えないが、これらは図２で説明する。
【００１６】
図２は、図１の半導体装置３０のＡ−Ａ´部の断面図である。図中、１６は外装樹脂である。図２を参照して実施形態の構造を説明すると、第１の半導体素子のドレイン端子も兼ねるリードフレーム５に第１の半導体素子１４の裏面のドレイン電極１７が接続されている。更に、第１の半導体素子１４の表面のソース電極１２に第２の半導体素子１５の裏面のドレイン電極１８が接続している。また、第２の半導体素子１５の表面にはソース電極１３がある。なお、図２は、図１のＡ−Ａ´部の断面図であるため、それぞれのゲート電極やそれぞれのゲート電極と外部端子とを接続するゲートワイヤはこの図では見えないので示されていない。また、それぞれのソース電極とそれぞれの外部端子とを接続するソースワイヤについても図の説明の簡便さから記載を省略している。
【００１７】
図３は、本実施形態の半導体装置３０の等価回路図である。図中、１は第１の半導体素子のソース端子、２は第１の半導体素子のゲート端子、３は第２の半導体素子のゲート端子、４は第２の半導体素子のソース端子、５は第１の半導体素子のドレイン端子である。なお、等価回路図の説明としては、厳密には、ソース端子１は、第２の半導体素子のドレイン端子も兼ねる、つまり第１の半導体素子のソース端子兼第２の半導体素子のドレイン端子１と呼称すべきかもしれないが、説明が煩雑になるので、単にソース端子１と呼称する。また、こう呼称するもう一つの理由は、図２に示すように、第２の半導体素子のドレイン電極１８が第１の半導体素子のソース電極１２と直列に接続されており、図１に示すようにソース電極１２から端子を取り出しているという構造であり、説明を簡便にするためである。
【００１８】
以下に本発明の半導体装置３０の詳しい構成と動作を説明する。本発明の半導体装置においては、第１、第２の半導体素子を同時にオン、オフさせる必要がある。このため、これら２つの半導体素子は、同一特性を有する素子であることが望ましい。接続上は、図２等から容易に理解されるように、裏面のドレイン電極１７から直接端子を取り出している側の素子、つまり、第１の半導体素子１４の方の外形、より正確には素子の表面積を大きくする必要がある。
【００１９】
このため、第１の半導体素子はアクティブトランジスタの領域以外の箇所を大きくし、アクティブトランジスタ領域の形状を同一にする。即ち、それぞれの半導体素子の活性層の形状、表面積をほぼ同一にする。電気的特性、特に耐圧、オン抵抗などを合わせるための具体的な手段としては、例えば、ＤＭＯＳ（Double-Diffused MOSFET）構造のＮチャンネルＭＯＳＦＥＴで半導体素子を構成する場合には、それぞれの半導体素子のチャネル長を同一にすることが好ましい。更にＮ層の不純物濃度と厚みを同じにすることなどが好ましい。つまり、高濃度拡散層の不純物濃度と厚さとをほぼ同一にすることが好ましい。
【００２０】
また、重畳した両半導体素子（下側の半導体素子表面のソース電極と上側半導体素子裏面のドレイン電極が接続）の表面電極（ソース電極、ゲート電極）をボンディングワイヤを介して外部端子（リードフレーム含む）と接続し、また第一の半導体素子の裏面電極（ドレイン電極）を外部端子（リードフレーム）に実装することで、両半導体装置の各３電極を外部に導出する。外部端子は、両半導体素子の各ゲート、ソース端子と、第一の半導体素子裏面電極のドレインと接続されたドレイン端子の５端子から構成される。
【００２１】
縦型構造のパワーＭＯＳＦＥＴの耐圧は、オン抵抗の約２．５乗に比例するため、例えば、耐圧２００Ｖの１cm２あたりのオン抵抗は、約０．００７Ω・cm２、耐圧４００Ｖでは、オン抵抗は、約０．０３５Ω・cm２と約５倍になる。耐圧４００Ｖの製品を一つ作るよりも耐圧２００Ｖの素子を２つ直列接続した製品にすることで、低オン抵抗化が図れ、かつチップを重畳することで形状的に小型化が図れる。
【００２２】
以上、半導体素子を複数個、具体的には２個重ねる実施例を図面を用いて説明したが、本発明はこれにとらわれず、３個以上重ね合わせることもできる。即ち、第２の半導体素子の上に第３の半導体素子を上記の実施例同様に重ね合わせれば良い。念のため、概要を述べると、第２の半導体素子のソース電極と第３の半導体素子のドレイン電極とを接続し、第３の半導体素子のソース電極、ゲート電極から端子を取り出すことである。勿論、第２の半導体素子のソース、ゲートの各電極、第１の半導体素子のソース、ゲート、ドレインの各電極から端子を取り出すのはいうまでもないことである。
【００２３】
３個の半導体素子を重ね合わせる場合も、２個の場合と同様である。即ち、第３の半導体素子の表面積を最も小さくし、第２の半導体素子、第１の半導体素子と順次、表面積を大きくすることが好ましい。また、それぞれの素子のアクティブトランジスタ領域の形状を同一にする。即ち、活性層の形状、表面積をほぼ同一にする。更には、２個の場合と同様に、チャネル長、高濃度拡散層の厚さ及び不純物濃度をほぼ同一にすることが好ましい。これらにより耐圧、オン抵抗などの電気的特性を合わせることが好ましい。
【００２４】
なお、本発明の半導体装置を動作させるに際しては、それぞれの素子のＯＮ、ＯＦＦの時間を一致させる駆動回路が必要であるが、これは公知のタイミング制御回路などを用いて構成できるので、本明細書には図示及びこの回路の詳細な説明は割愛している。
【００２５】
（第２の実施形態）
次に本発明の第２の実施形態を図４、図５を用いて説明する。なお、第２の実施形態では、各半導体素子に全て同一の形状のものを用いて構成したことに特徴がある。他の構成などは第１の実施形態と同様ある。従って、第１の実施形態と異なる点を中心に説明する。
【００２６】
図４は、本発明の第２の実施形態の半導体装置４０の上面図である。なお、図４は、厳密にいうと実線で示した外装樹脂１６を外して上から見た透過平面図ともいうべきものである。図中、１は第１の半導体素子２４のソース端子であり、そのソースワイヤ７を介して、第１の半導体素子２４のソース電極の一部であるソースボンディングパット２２に接続されている。２は、第１の半導体素子２４のゲート端子であり、そのゲートワイヤ６を介して第１の半導体素子２４のゲート電極の一部であるゲートボンディングパット２０に接続されている。３は第２の半導体素子２５のゲート端子であり、そのゲートワイヤ８を介して、第２の半導体素子のゲート電極の一部であるゲートボンディングパット２１に接続されている。４は、第２の半導体素子２５のソース端子であり、そのソースワイヤ９を介して第２の半導体素子のソース電極の一部であるソースボンディングパット２３に接続されている。
【００２７】
さらに、５は第１の半導体素子のドレイン端子であり、リードフレームも兼ねている。また、これは、図示しない第１の半導体素子のドレイン電極と接続している。この詳細は図５に示す。なお、第１の半導体素子２４は、チップ状であり、それぞれ、第１の半導体素子チップ２４又は第１の半導体チップ２４とも換言できる。第２半導体素子についても同様である。また、第１の半導体素子２４、第２の半導体素子２５は共に縦型構造の半導体素子であり、表面にソース電極とゲート電極を備え、裏面にドレイン電極を備える。従って、前述のように図４には、裏面のドレイン電極は見えないが、これらは図５で説明する。
【００２８】
図５は、図４の半導体装置４０のＢ−Ｂ´部の断面図である。第１の実施形態と大きく異なるのは、第１、第２の半導体チップの形状が同じであることと、このため、第２の半導体素子２５の位置をずらして接続していることである。即ち、第２の実施形態では、同一構造の半導体素子を積みかねているので、当然に活性層の形状、表面積や、チャネル長、Ｎ層の不純物濃度などは、ほぼ同一であり、その耐圧、オン抵抗などの電気的特性もほぼ同一となる。第１の実施形態と組み立て上の違いは、図４の方が良くわかるが、ゲートボンディングパット２０をさけて、第２の半導体素子が第１の半導体素子と水平方向にずらして組み立てされていることである。これにより、第１の半導体素子のゲート電極が第２の半導体素子２５に重なり合わない構成としている。これは、ゲートワイヤ６の接続などのためである。
【００２９】
図５中、１６は外装樹脂である。念のため、図５を参照して第２の実施形態の構造を説明すると、第１の半導体素子のドレイン端子も兼ねるリードフレーム５に第１の半導体素子２４の裏面のドレイン電極２７が接続されている。更に、第１の半導体素子２４の表面のソース電極２２に第２の半導体素子２５の裏面のドレイン電極２８が接続している。また、第２の半導体素子２５の表面にはソース電極２３があるという構成になっている。
【００３０】
なお、第２の実施形態の等価回路図も第１の実施形態と同じである。即ち図３と同じであるので、この説明は割愛する。また、タイミング制御回路の必要性などは第１の実施形態同様であるので、その記載は割愛する。さらに半導体素子を３つ以上重ねて組み立ててもよいことも第１の実施形態同様である。
【００３１】
以上のように本発明によれば、小型、低消費電力のパワーＭＯＳＦＥＴが構成でき、本発明の実用上の意義は高い。
【００３２】
なお、本発明は以上の開示内容に限定されず、その技術思想の範囲内で自由に変形など行えることは言うまでもない。
【図面の簡単な説明】
【００３３】
【図１】本発明の第１の実施形態の上面図である。
【図２】図１のＡ−Ａ´部の断面図である。
【図３】本発明の第１の実施形態の等価回路図である。
【図４】本発明の第２の実施形態の上面図である。
【図５】図４のＢ−Ｂ´部の断面図である。
【図６】従来技術（特許文献１）の等価回路図である。
【図７】従来技術（特許文献１）の一実施形態の上面図である。
【図８】従来技術（特許文献１）の他の実施形態の断面構造図である。
【符号の説明】
【００３４】
１    第１の半導体素子のソース端子
２    第１の半導体素子のゲート端子
３    第２の半導体素子のゲート端子
４    第２の半導体素子のソース端子
５    第１の半導体素子のドレイン端子（リードフレーム）
６    第１の半導体素子のゲートワイヤ
７    第１の半導体素子のソースワイヤ
８    第２の半導体素子のゲートワイヤ
９    第１の半導体素子のソースワイヤ
１０、２０  第１の半導体素子のゲートボンディングパッド
１１、２１  第２の半導体素子のゲートボンディングパッド
１２、２２  第１の半導体素子のソースボンディングパッド
１３、２３  第２の半導体素子のソースボンディングパッド
１４、２４  第１の半導体素子
１５、２５  第２の半導体素子
１６  樹脂層
１７、２７  第１の半導体素子のドレイン電極
１８、２８  第２の半導体素子のドレイン電極
３０、４０  半導体装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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