(57)【要約】【課題】ＤＲＡＭの自動配置配線化に当たり、レイアウト面積の増大を抑制できる半導体装置を提供する。【解決手段】基板上に配置されてロジックとメモリとを構成する複数の素子と、前記複数の素子を接続する複数の配線３７〜４０と、前記複数の配線が配置される複数の配線層とを備え、前記複数の素子は、一方電極と他方電極とを持ち且つ前記一方電極の電位が固定された複数の遅延調整用素子２２ａ〜２２ｄを含み、前記複数の配線は、前記メモリで使用される内部クロックを伝達する信号配線と、前記複数の配線層の中の最上層において等間隔に引かれる仮想直線上に配置される複数の第１の配線を含み、前記複数の遅延調整用素子は、前記複数の第１の配線の中の一つを介して前記信号配線に前記他方電極を接続される。【選択図】図４
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【特許請求の範囲】
【請求項１】
ロジックとダイナミック・ランダム・アクセス・メモリとが配置される一つの基板と、
前記基板上に配置されて前記ロジックと前記ダイナミック・ランダム・アクセス・メモリを構成するための複数の素子と、
前記複数の素子を接続するための複数の配線と、
前記複数の配線が配置される複数の配線層とを備え、
前記複数の素子は、
一方電極と他方電極とを持ち、かつ前記一方電極の電位が固定されている複数の遅延調整用素子を含み、
前記複数の配線は、
前記ダイナミック・ランダム・アクセス・メモリで使用される内部クロックを伝達するための信号配線と、
前記複数の配線層の中の最上層において等間隔に引かれる第１の仮想直線の上に配置される複数の第１の配線を含み、
前記複数の遅延調整用素子は、それぞれ前記複数の第１の配線の中の一つを介して前記信号配線に前記他方電極を接続し、
前記複数の配線は、前記最上層の下に存する配線層に等間隔で引かれる第２の仮想直線上へ配置される複数の第２の配線を含み、
前記第２の仮想直線は等間隔で引かれており、
前記複数の第１の配線は、前記第２の仮想直線の間隔に対し整数倍の長さを有し、
前記遅延調整用素子は、前記他方電極の電位が前記一方電極と同じ電位に固定されていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は半導体装置および半導体装置の製造方法に関し、特に論理集積回路（以下ロジックという。）とダイナミック・ランダム・アクセス・メモリの集積回路（以下ＤＲＡＭという。）とが一つのチップに搭載されている半導体装置に関する。なお、この明細書において、ロジックの概念には、中央処理装置（以下ＣＰＵという。）が含まれるものとする。
【背景技術】
【０００２】
図１９は、複数のチップにＤＲＡＭとロジックが形成される場合について半導体装置の構成の一例を示す概念図である。ＤＲＡＭが搭載されているチップ１とロジックが搭載されているチップ２とは信号線３で接続されている。ＤＲＡＭの性能を向上させていくのに適した製造方法と、ロジックの性能を向上させていくのに適した製造方法とが異なるため、図１９に示すように別々のチップ１，２にＤＲＡＭおよびロジックを形成して信号線３で接続するという構成にするのが、一般的である。
【０００３】
しかし、ＤＲＡＭのチップ１で処理したデータとロジックのチップ２で処理したデータを信号線３を通して交換していたのでは、半導体装置の処理速度に限界が生じる。そこで、図２０に示すように、１つのチップ４にＤＲＡＭ５とロジック６とを混在させて構成し、半導体装置の速度の向上を図ることが行われている。以下、図２０のような半導体装置をエンベッデッドＲＡＭと呼び、ｅＲＡＭと記述する。ｅＲＡＭの中のＤＲＡＭ５と一つのチップ１の中のＤＲＡＭとは、その製品生産の傾向、生産性の向上のための対策および仕様の傾向等が違ってくる。これらの違いをまとめて表１に記載する。
【０００４】
【表１】
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【０００５】
ｅＲＡＭでは、仕様の一部が顧客毎に差別化されるため、製品の製造過程において設計変更がしばしば行われる。ｅＲＡＭは顧客の注文に応じて少量生産されることが多い。また、ＤＲＡＭを一つのチップに形成する場合に比べて、ｅＲＡＭにおいては多品種化が進む。ＤＲＡＭを一つのチップ１に形成する場合には、多数生産されるため、生産性の向上は小型化によって達成される。それに対し、ｅＲＡＭが顧客の注文に応じて作成されるものであるため、ｅＲＡＭの生産性を向上させるには、工期の短縮が一つの重要な課題となる。工期の短縮は、機械化されていない設計を機械化すること、あるいは機械化されている設計の時間の短縮を図ることにより実現される。
【０００６】
図２１は、ｅＲＡＭについて、仕様の決定から量産までの製造工程を示すフローチャートである。図２１について、ステップＳＴ１は仕様を決定する工程、ステップＳＴ２は決定した仕様に合うようにアーキテクチャ設計を行う工程、ステップＳＴ３は設計されたアーキテクチャに基づいて論理設計や回路設計を行う工程、ステップＳＴ４はステップＳＴ３で生成される回路接続情報に基づいてレイアウト設計を行う工程、ステップＳＴ５はステップＳＴ４で生成されるレイアウト図に基づいてマスクの製作とそれに続く試作とを行う工程、ステップＳＴ６はステップＳＴ５で得られる試作品を用いてテスト・評価を行う工程、ステップＳＴ７はステップＳＴ６のテスト・評価で仕様を満足するものができた段階で行われる製品生産の工程である。ステップＳＴ６で仕様を満足するテスト・評価結果が得られなければ、例えば、ステップＳＴ３の論理設計・回路設計から製造工程をやり直す。
【０００７】
図２２は図２１のステップＳＴ４の一例を示すフローチャートである。また、図２３は図２１の製造工程を経て製造されるｅＲＡＭの構成の一例を示すブロック図である。まず、ステップＳＴ１０において、ｅＲＡＭを構成するプロックについて、自動配置配線が可能なブロックと自動配置配線が不可能なブロックとに分ける。自動配置配線が可能なブロックは、ステップＳＴ１２で、機能ブロック・標準セルの自動配置を行う。ステップＳＴ１３において、ブロック内の自動配線を行う。ステップＳＴ１４において、ブロック内の自動配線が完了したブロック間を相互に接続するために自動配置および自動配線を行う。以上のようにしてできあがったレイアウト図からコンピュータが配線の抵抗および容量を抽出する（ステップＳＴ１５）。ステップＳＴ１６で、抽出した抵抗および容量の情報も加えて回路シミュレーションが行われる。
【０００８】
自動配置配線ができないブロックについては、設計者がレイアウトの設計をレイアウトエディタと対話しつつ行う（ステップＳＴ１１）。ステップＳＴ１１のように人の手で配線されている部分とステップＳＴ１２〜ＳＴ１４を経て自動配置配線されている部分との接続を設計者がレイアウトエディタを用いて行う。ステップＳＴ１８で、デザインルールのチェックが行われる。デザインルールチェックの結果が仕様を満足するものであれば、レイアウト図を確定する。満足するものでない場合には、各事情に応じて適当なステップまで戻り、設計のやり直しを行う。
【０００９】
図２３において斜線を付した部分が自動配置配線が行われない部分であり、自動配置配線が行われる部分は、ＣＰＵ１２０およびＤＲＡＭの各バンク＃Ａ〜＃ＤとＣＰＵ１２０とを接続する配線などｅＲＡＭの一部である。ＣＰＵ１２０は複数のブロックからなっており、そのため、ＣＰＵ１２０では、ブロック内配線およびブロック間配線が自動で行われる。自動配置配線が行われない部分は、ＤＲＡＭアレイ１０２ａ〜１０２ｄと、ロウデコーダ１０３ａ〜１０３ｄと、コラムデコーダ１０４ａ〜１０４ｄと、プリアンプ・ライトドライバ１０５ａ〜１０５ｄと、ＤＲＡＭ制御回路１１０と、テスト回路１４０などである。
【００１０】
この中で、ＤＲＡＭ制御回路１１０やテスト回路１４０等が自動配置配線できなかった理由についてＤＲＡＭ制御回路１１０に注目して説明する。図２４に示すようにＤＲＡＭ制御回路１１０は、外部から与えられるクロックＥＸＣＬＫから様々な内部クロックｃｌｋａ〜ｃｌｋｃを生成する内部クロック発生回路１３０を含んでいる。その一例として、図２５に内部クロックｃｌｋａ〜ｃｌｋｃと外部クロックＥＸＣＬＫとの関係を示す。ＤＲＡＭは、クロックＥＸＣＬＫの１クロックの間に一連の動作を終了しなければならない。複雑で時系列的に進む一連の動作のタイミングは、内部クロックｃｌｋａ〜ｃｌｋｃで与えられる。この内部クロックｃｌｋａ〜ｃｌｋｃがクロックＥＸＣＬＫの１クロック間を遅延させて生成されるため、内部クロックｃｌｋａ〜ｃｌｋｃ相互の間隔は、例えば、数ｎｓｅｃ．程度かあるいはそれよりも短くなる。このような短い間隔の内部クロックの遅延を制御するために、ＤＲＡＭ制御回路１１０は自動配置配線することが困難となっている。他の内部クロックを生成するテスト回路についても同様のことがいえる。
特に、遅延時間を所定の時間内にすることは背景技術の自動配置配線でも可能であるが、遅延時間を第１の時間から第２の時間の間に収めるのは自動配置配線を用いた場合には困難であった。図２５についていえば、内部クロックｃｌｋａが時間ｔ１経過後で時間ｔ２経過前に発生されなくてはならないというのが、内部クロックが第１の時間から第２の時間の間に収まることの一例である。
なお、ＤＲＡＭ制御回路１１０のレイアウト設計に自動配置配線を用いると、レイアウト面積の増加が予想される。ｅＲＡＭにおいても、このレイアウト面積の増加はできる限り抑制されることが望ましい。
【００１１】
次に、自動配置配線に関する文献を紹介する。自動配置配線に関する文献として、特開平６‐６９３３９号公報、特開昭６０‐１８７０３７号公報、特開平５‐４８０５５号公報、特開平４‐２４６８５７号公報、特開平６‐２１６２４７号公報、および特開平２‐１２２５２７号公報がある。これらの文献は、いずれもロジックの自動配置配線に係わるものであって、ＤＲＡＭに関する自動配置配線を扱ったものではない。これらの文献には、ロジックとＤＲＡＭを一つのチップに搭載するｅＲＡＭに関する記述はない。
【発明の開示】
【発明が解決しようとする課題】
【００１２】
背景技術の半導体装置およびその製造方法は以上のように構成されており、ＤＲＡＭの中を自動配置配線できず、そのため設計に時間がかって製造工期が長くなるという問題がある。
また、半導体装置のＤＲＡＭの部分に自動配置配線を用いると小型化が難しくなるという問題がある。
【００１３】
この発明は上記の問題点を解消するためになされたものであり、ＤＲＡＭの自動配置配線化を進め、製造工期を短縮することを目的とする。また、この自動配置配線化に当たり、レイアウト面積の増大を抑制することを目的とする。
【課題を解決するための手段】
【００１４】
第１の発明に係る半導体装置は、ロジックとダイナミック・ランダム・アクセス・メモリとが配置される一つの基板と、前記基板上に配置されて前記ロジックと前記ダイナミック・ランダム・アクセス・メモリを構成するための複数の素子と、前記複数の素子を接続するための複数の配線と、前記複数の配線が配置される複数の配線層とを備え、前記複数の素子は、一方電極と他方電極とを持ち、かつ前記一方電極の電位が固定されている複数の遅延調整用素子を含み、前記複数の配線は、前記ダイナミック・ランダム・アクセス・メモリで使用される内部クロックを伝達するための信号配線と、前記複数の配線層の中の最上層において等間隔に引かれる第１の仮想直線の上に配置される複数の第１の配線を含み、前記複数の遅延調整用素子は、それぞれ前記複数の第１の配線の中の一つを介して前記信号配線に前記他方電極を接続し、前記複数の配線は、前記最上層の下に存する配線層に等間隔で引かれる第２の仮想直線上へ配置される複数の第２の配線を含み、前記第２の仮想直線は等間隔で引かれており、前記複数の第１の配線は、前記第２の仮想直線の間隔に対し整数倍の長さを有し、前記遅延調整用素子は、前記他方電極の電位が前記一方電極と同じ電位に固定されているものである。
【発明の効果】
【００１５】
以上のように請求項１に記載の集積回路によれば、ＤＲＡＭの内部クロックを伝達する信号線における遅延時間を最上層の配線の接続関係を変更することによって調整することができ、また最上層におけるロジックやＤＲＡＭ信号線とスイッチ配線との配置関係を適切にしてレイアウト面積の増加を抑制でき、遅延調整用素子を設けることによる面積の増加を抑えつつ集積回路の内部クロックの遅延を適正化できるという効果がある。
【００１６】
更に請求項１に記載の集積回路によれば、第１の配線と最上層の下にある第２の配線との接続を容易にしてレイアウト面積の増加を抑制することができるという効果がある。
【発明を実施するための最良の形態】
【００１７】
以下、この発明の一実施の形態による半導体装置の製造方法および半導体装置について説明する。図１はこの発明の一実施の形態による半導体装置の製造方法の要部を示すフローチャートである。図１のフローチャートには、背景技術の製造方法と異なるステップおよびそれに関連するステップを記載しており、その他の背景技術と同じステップについては、図示を省略している。
【００１８】
まず、論理設計・回路設計のステップＳＴ３において、遅延調整用セルを記述するステップＳＴ２０を追加している。ここで遅延調整用セルとは、配線に接続されている遅延調整用素子の接続を変更して遅延時間を調整することができるセルである。遅延調整用セルは、設計段階においてはコンピュータで、またウェーハプロセスにおいてはＦＩＢ等の物理的手段で変更可能なスイッチ配線を少なくとも一つ有しており、そのスイッチ配線をコンピュータのデータ上において、あるいは製品上において切り替えることによって遅延時間を調整することを可能にしている。遅延調整用素子としては例えば、キャパシタのように配線に接続して配線の容量を変更して信号の遅延時間を調整するものが含まれる。
【００１９】
図２は遅延調整用セルが記述されている論理回路図である。例えば、ＮＯＲゲート１０の２つの入力信号の遅延時間の制限が厳しくて自動配置配線を用いることができないときには、遅延調整用セル１４，１５をその前段に挿入する。この場合には、ＮＯＴゲート１２の出力が遅延調整用セル１４を介してＮＯＲゲート１０の一方の入力に与えられ、ＮＡＮＤゲート１３の出力が遅延調整用セル１５とＮＯＴゲート１１を介してＮＯＲゲート１０の他方の入力に与えられる。
【００２０】
このように遅延調整用セルが記述されている回路接続情報を用いて、ステップＳＴ４のレイアウト設計が行われる。図１に示す製造方法がレイアウト設計ステップＳＴ４で背景技術と異なる点は、回路シミュレーションＳＴ１６の後に遅延調整用セルを用いてコンピュータ上で遅延調整が可能となっている点である。そのためのステップＳＴ２１では、設計者またはコンピュータが遅延時間を確認して遅延時間の多少に応じて遅延調整用セルのスイッチ配線を切り替えて、仕様に対し遅延時間が少ないときには遅延時間を多くするように、逆に遅延時間が多いときには遅延時間を少なくするように調整を行う。例えば、図２のＮＯＴゲート１１の出力のタイミングが早いときには、遅延調整用セル１５における遅延時間を長くするように遅延調整用素子の接続を変更する。
続いて、遅延調整後再度レイアウト図から抵抗及び容量を抽出し（ＳＴ２２）、さらに回路シミュレーションを行う（ＳＴ２３）。ここで、所望の遅延のタイミングが満たされているかを判断し（ＳＴ２４）、満足されている場合は次の行程に進む。しかし、満足されていない場合は、第一段階は、再度遅延調整を行う。第二段階は自動配置配線を別条件で再度やり直す等の手段を繰り返し、所望の遅延のタイミングが満たされるまで繰り返す。
【００２１】
遅延時間の調整は、テスト・評価のステップＳＴ６において行ってもよい。この場合には、スイッチ配線は、例えば複数の配線層のうちの最上層に設けるなど、ウェーハプロセスが終了した後に例えば集束イオンビーム（以下ＦＩＢという。）等を用いて配線の切断／接続が可能な位置に配置されていなければならない。あるいは、遅延時間を調整するための他の方法には、マスクを替えてウェーハプロセスをやり直す場合が含まれる。
【００２２】
このように遅延調整用セルを用いると自動配置配線が可能になる部分は、例えば、ｅＲＡＭにおいては、ＤＲＡＭ制御回路およびテスト回路である。ｅＲＡＭにおいては、設計変更が多く、その度にこれらの回路の配置配線をやり直さねばならず、この部分の配置配線を自動化することによって工期が大幅に短縮される。また、ステップＳＴ２１で遅延調整用セルによって信号の遅延を自動配置配線後に調整できるため、レイアウト設計のやり直し回数を削減でき、工期の短縮が図れる。
【００２３】
図３は遅延調整用セルの構成の一例を示す回路図である。図３に示す遅延調整用セル２０は、ＮＯＴゲート２１ａで受けた信号ＩＮと同じ信号を所定の遅延時間の後にＮＯＴゲート２１ｂから出力する。ＮＯＴゲート２１ａの出力とＮＯＴゲート２１ｂの入力との間にある信号配線には、複数のキャパシタ２２ａ〜２２ｄが接続されている。複数のキャパシタ２２ａ〜２２ｄの一方電極とＮＯＴゲート２１ａ，２１ｂ巻の信号配線との間の接続／非接続は、スイッチ配線群２３ａ，２３ｂで切り替えることができる。また、キャパシタ２２ａ，２２ｂの他方電極には電源電圧Ｖｄｄが印加され、キャパシタ２２ｃ，２２ｄの他方電極には電源電圧Ｖｓｓが印加されている。なお、ＮＯＴゲート２１ａ，２１ｂは、他の論理ゲートやトランスミッションゲートで代替することも可能である。
【００２４】
図４は図３に示す遅延調整用セル２０のレイアウトの一例を示すレイアウト図である。図４において、図３と同一符号のものは図３の同一符号部分に相当する部分である。符号３０〜３３が付されている点線は、複数の配線層の中の最上層に引かれているトラックであり、符号３４〜３６が付されている点線は、最上層の１つ下に在る配線層に引かれているトラックである。トラック３０〜３３の上には、Ｉ字型の配線３７〜４０がそれぞれ配置されている。この配線３７〜４０はトラック３４からトラック３６に至る長さを有しており、換言すればトラック３４〜３６のトラック間隔の整数倍の長さを有していることになる。この配線３７〜４０の一方端はキャパシタ２２ａ〜２２ｄに接続されている。配線３７〜４０の他方端は、トラック３４上に配置されている配線４１によってＮＯＴゲート２１ａ，２１ｂの間の配線に接続されている。配線４１と配線３７〜４０はビアコンタクトで接続されている。配線３７〜４０の中間部分をＦＩＢによって切断しまたは接続することによってキャパシタ２２ａ〜２２ｄをＮＯＴゲート２１ａと２１ｂの間の信号線に接続しまたは非接続とすることができる。あるいは、スイッチ配線群２３ａ、２３ｂの切り替えは、最上層のマスクを改訂することで対応することもできる。スイッチ配線群２３ａ，２３ｂが最上層に配置されることは、遅延調整用セルの構成としてセルライブラリの情報に組み込まれている。
【００２５】
図５は、例えば図２４のＤＲＡＭ制御回路１１０あるいはテスト回路１４０の上に在る最上層の配線の状態の一例を示す平面図である。図５において、符号４５，４６で示されている配線群は、例えば図２３におけるバス１０７ａ等に相当する。これら配線群４５，４６等も自動配置配線によって、トラック３０〜３３等と同じように最上層に引かれているトラック上に配線されている。例えば、スイッチ配線３７，３８がトラック上に配置されていない場合には、配線群４５，４６の間隔が広くなるなど余分の面積が必要になり、集積度が落ちる。スイッチ配線３７〜４０をトラック上に配置することによってＤＲＡＭ制御回路やテスト回路の他の部分で最上層に自動配置配線される部分との関係でスイッチ配線３７〜４０に要する面積を小さくできる。また、ｅＲＡＭにおけるＤＲＡＭ制御回路やテスト回路以外の部分の自動配置配線との関係で、スイッチ配線３７〜４０をトラック上に配置することによってＤＲＡＭ制御回路やテスト回路のスイッチ配線３７〜４０に要する面積を小さくでき、半導体装置の集積度が低下するのを抑制することができる。また、スイッチ配線３７〜４０をＩ字型にすると例えばＬ字型にする場合に比べてレイアウト面積を小さくできる。
【００２６】
図６はセルの高さと最上層の配線との関係を示す概念図である。セル５０〜５２が敷き詰められている。これらのセル５０〜５２は符号５３で示した矢印の高さをそれぞれ有している。符号５４〜５７で示しているのはトラックである。セル５０〜５２は、それぞれ最上層に配線可能な領域５８〜６０を有している。セル５０〜５２の高さがトラック５４〜５７の間隔の整数倍となっていない場合には、最上層に配線可能な領域５８〜６０とトラック５４〜５７がずれるために配線できないトラック５５〜５７が発生し、集積度が低下する。従って、遅延調整用セルのセル高を最上層のトラックの間隔の整数倍とすることによって、スイッチ配線あるいは遅延調整用セルを密に配置でき、集積度の低下を防止することができる。
【００２７】
図７は遅延調整用セルに配置されるスイッチ配線のレイアウトの一例を示す概念図である。図８はスイッチ配線の概念を示す回路図である。遅延調整用セル６０のスイッチ配線６１は、ノード６３，６４，６５とそれらノード６３〜６５の間を接続するスイッチ配線部６６，６７を備えて構成されている。スイッチ配線６１は最上層の配線用トラック６８の上に配置され１層下の配線用トラック６９の上に各ノード６３〜６５が配置され、つまり、トラック６９の間隔の整数倍の長さを有する。配線が物理的な幅を持って存在し、隣の配線用トラック上の配線との間には所定のスペースが存在するので、最上層より１層下の配線用トラックと１つ以上交わるように構成しないと自動配置配線の効率を下げることになる。遅延調整用セル６０は、スイッチ配線６１に関する上述の規則が記述されており、遅延調整用セル６０の記述によって、これら規則も記述したこととなる。
【００２８】
図９および図１１は自動配置配線が終了したときの最上層とその１層下の配線状態の一例を示すレイアウト図である。図１０および図１２はそれぞれ図９および図１１のスイッチ配線の状態を示す概念図である。ノード６３には最上層よりも１層下の配線７０がビアコンタクト７１を介して接続されている。ノード６３，６５には最上層の配線７２，７３がそれぞれ接続されている。図９の状態では、ノード６３とノード６５が接続されているが、スイッチ配線部６６をＦＩＢで切断し、スイッチ配線部６７をＦＩＢで接続するとスイッチ配線６１の接続が切り換わり、図１１に示す状態となる。
【００２９】
なお、図７ではノード６３〜６５が一つのトラック６８上に形成される例を示したが、図１３に示すように複数のトラック６８ａ〜６８ｃに形成されていてもよく、図７の場合と同様の効果を奏する。図１３の場合、スイッチ配線部６６，６７はそれぞれトラック６８ａと６８ｂの間およびトラック６８ｂと６８ｃの間に配置される。
【００３０】
図１４は図３に示す遅延調整用セル２０のレイアウトの他の例を示すレイアウト図である。図１４に示すレイアウトが図４のレイアウトと異なる点は、図１４のスイッチ配線群２３ａ、２３ｂがそれぞれ一つのトラック３０，３３上に形成されている点である。図１４のように構成すると図４の場合に比べて最上層の配線用トラックの本数を削減することができる。
【００３１】
次に、遅延調整用セルの他の構成について図１５を用いて説明する。図１５に示す遅延調整用セルの構成が図３に示す遅延調整用セルの構成と異なる点は、ＮＯＴゲート２１ａ，２１ｂの間にある信号線にキャパシタ２２ａ，２２ｃが接続されないときにはキャパシタ２２ａの両端に電源電圧Ｖｄｄが、キャパシタ２２ｃの両端に電源電圧Ｖｓｓが印加される点である。そのために、スイッチ配線群２３ａ，２３ｂは電源電圧Ｖｄｄ，Ｖｓｓを供給するための電源線２４に接続されている。そして、キャパシタ２２ｂ，２２ｄの他方電極をＮＯＴゲート２１ａと２１ｂの間にある信号線に接続しない場合には、キャパシタ２２ｂ，２２ｄの他方電極に電源電圧Ｖｄｄ，Ｖｓｓを印加する。このようにキャパシタ２２ｂ，２２ｄの両電極の電圧を固定することによって、キャパシタ２２ｂ，２２ｄの他方電極がフローティングとなって電気的な不具合が生じるのを防止できる。
【００３２】
図１６は図１５に示す遅延調整用セルのレイアウトの一例を説明するためのレイアウト図である。図１６では最上層の配線およびその１層下の配線が示されている。図１６のレイアウトが図４のレイアウトと異なる点は、キャパシタ２２ａ，２２ｃを除き、キャパシタ２２ｂの他方電極とスイッチ配線３７との接続点にスイッチ配線８３を設けている点であり、キャパシタ２２ｄの他方電極とスイッチ配線４０との接続点にスイッチ配線８４を設けている点である。このスイッチ配線８３，８４はそれぞれ電源電圧Ｖｄｄ，Ｖｓｓを供給するための電源配線２４，２５に接続されている。スイッチ配線３７と８３およびスイッチ配線４０と８４は、それぞれの組で一方が閉じているときには他方が開くような相補的な動作をするように制御される。
図１７は図１５に示す遅延調整用セルのレイアウトの他の例を説明するためのレイアウト図である。図１７に示すレイアウトが図１６のレイアウトと異なる点は、図１７のスイッチ配線群２３ａ、２３ｂがそれぞれ一つのトラック８５，８６上に形成されている点である。図１７のように構成すると図１６の場合に比べて最上層の配線用トラックの本数を削減することができる。
【００３３】
次に、遅延時間の測定のためのパッドが最上層に設けられているレイアウトを図１８を用いて説明する。図１８において、９０は探針を接触させて電気的特性を測定するためのパッドであり、その他図４と同一符号のものは図４の同一符号部分に相当する部分である。最上層にパッド９０が形成されていることによって、ウェーハプロセス終了後に遅延時間の測定が可能となり、遅延時間の実測結果に応じてスイッチ配線２３ａ，２３ｂの切り替えを行うことができるようになる。このようなパッド９０は、例えば図１４、図１６および図１７等の、遅延調整用セルに関する他のレイアウトに設けることも可能である。このパッド９０に探針を当てて信号配線を伝わる内部クロックの遅延時間を測定することで、遅延時間の調整の確度を高めて集積回路の内部クロックの遅延の適正化を容易にすることができる。
【図面の簡単な説明】
【００３４】
【図１】この発明の一実施の形態による半導体装置の製造方法の要部を示すフローチャートである。
【図２】遅延調整用セルの記述について説明するための論理回路図である。
【図３】遅延調整用セルの一構成例を説明するための回路図である。
【図４】図３の遅延調整用セルに関するレイアウトの一例を示すレイアウト図である。
【図５】ＤＲＡＭ制御回路またはテスト回路上における最上層の配線の状態の一例を示す平面図である。
【図６】遅延調整用セルに関するセルの高さと最上層の配線との関係を示す概念図である。
【図７】遅延調整用セルに配置されるスイッチ配線のレイアウトの一例を示すレイアウト図である。
【図８】スイッチ配線の概念を説明するための回路図である。
【図９】自動配置配線が終了したときの最上層とその１層下の配線状態の一例を示すレイアウト図である。
【図１０】図９のスイッチ配線の状態を示す概念図である。
【図１１】自動配置配線が終了したときの最上層とその１層下の配線状態の一例を示すレイアウト図である。
【図１２】図１１のスイッチ配線の状態を示す概念図である。
【図１３】遅延調整用セルに配置されるスイッチ配線のレイアウトの他の例を示すレイアウト図である。
【図１４】図３の遅延調整用セルに関するレイアウトの他の例を示すレイアウト図である。
【図１５】遅延調整用セルの他の構成例を説明するための回路図である。
【図１６】図１５の遅延調整用セルに関するレイアウトの一例を示すレイアウト図である。
【図１７】図１５の遅延調整用セルに関するレイアウトの一例を示すレイアウト図である。
【図１８】遅延時間の測定のためのパッドが最上層に設けられている遅延調整用セルのレイアウトの一例を示すレイアウト図である。
【図１９】ＤＲＡＭとロジックが別々のチップに形成される場合における半導体装置の構成の一例を示す概念図である。
【図２０】エンベッデッドＲＡＭの構成を説明するための概念図である。
【図２１】一般的な集積回路の製造方法を示すフローチャートである。
【図２２】背景技術のレイアウト設計の一例についてのフローチャートである。
【図２３】ｅＲＡＭの構成の一例を示すブロック図である。
【図２４】ＤＲＡＭ制御回路の構成について説明するためのブロック図である。
【図２５】内部クロックの一例を示すタイミングチャートである。
【符号の説明】
【００３５】
１４，１５，２０，５０〜５２  遅延調整用セル、３７〜４０，６１，８３，８４  スイッチ配線。
【図１】
2008244504.tif 000004
【図２】
2008244504.tif 000005
【図３】
2008244504.tif 000006
【図４】
2008244504.tif 000007
【図５】
2008244504.tif 000008
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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