(57)【要約】【課題】指定誤り率を有しかつエラー分布をポアソン分布に近似したランダムエラー信号を実現する。【解決手段】  クロックが入力する毎に、各レジスタ７に記憶された複数のビットデータを並列に出力するＭ系列のＰＮ信号発生回路６と、ＰＮ信号発生回路６からクロックに同期して並列出力された複数のビットデータのデータ位置を入れ替えるデータ位置入替回路２１と、データ位置入替回路でデータ位置が入れ替えられた複数のビットデータが一端に入力され、この入力された複数のビットデータを一つの数値として取込み、この数値が他端に入力された指定誤り率に対応する基準値以下のときエラービットとなるランダムエラー信号を出力する比較器２６とを備えている。【選択図】      図１
2008193516.tif 000002
【特許請求の範囲】
【請求項１】
直列接続された複数のレジスタを有し、クロックが入力する毎に、各レジスタに記憶された複数のビットデータを並列に出力するＭ系列のＰＮ信号発生回路（６）と、
このＰＮ信号発生回路からクロックに同期して並列出力された複数のビットデータのデータ位置を入れ替えるデータ位置入替回路（２１）と、
このデータ位置入替回路でデータ位置が入れ替えられた複数のビットデータが一端に入力され、この入力された複数のビットデータを一つの数値として取込み、この数値が他端に入力された指定誤り率に対応する基準値以下のときエラービットとなるランダムエラー信号を出力する比較器（２６）と
を備えたことを特徴とするランダムエラー信号発生装置。
【請求項２】
直列接続された複数のレジスタを有し、クロックが入力する毎に、各レジスタに記憶された複数のビットデータを並列に出力するＭ系列のＰＮ信号発生回路（６）と、
このＰＮ信号発生回路からクロックに同期して並列出力された複数のビットデータのデータ位置を入れ替える直列接続された複数のデータ位置入替回路（２１ａ、２１ｂ）と、
前記直列接続された複数のデータ位置入替回路でデータ位置が入れ替えられた複数のビットデータが一端に入力され、この入力された複数のビットデータを一つの数値として取込み、この数値が他端に入力された指定誤り率に対応する基準値以下のときエラービットとなるランダムエラー信号を出力する比較器（２６）と
を備えたことを特徴とするランダムエラー信号発生装置。
【請求項３】
直列接続された複数のレジスタを有し、クロックが入力する毎に、各レジスタに記憶された複数のビットデータを並列に出力する1つのＭ系列のＰＮ信号発生回路（６）と、
この1つのＰＮ信号発生回路からクロックに同期して並列出力された複数のビットデータがそれぞれ入力され、それぞれ入力された複数のビットデータのデータ位置を互いに異なるパターンで入れ替える複数のデータ位置入替回路（２１ｃ）と、
前記各データ位置入替回路でデータ位置が入れ替えられた複数のビットデータが一端に入力され、この入力された複数のビットデータを一つの数値として取込み、この数値が他端に入力された指定誤り率に対応する基準値以下のときエラービットとなるビットデータを出力する複数の比較器（２６）と、
前記各比較器から出力されるビットデータを並列ビットデータとして一時記憶するデータバッファ（２８）と、
このデータバッファに記憶された並列ビットデータを直列の指定誤り率を有した1つのランダムエラー信号に変換して出力する並列直列変換回路（２９）と
を備えたことを特徴とするランダムエラー信号発生装置。
【請求項４】
直列接続された複数のレジスタを有し、クロックが入力する毎に、各レジスタに記憶された複数のビットデータを並列出力する複数のＭ系列のＰＮ信号発生回路（６）と、
この複数のＰＮ信号発生回路における各ＰＮ信号発生回路からクロックに同期して並列出力された複数のビットデータがそれぞれ入力され、それぞれ入力された複数のビットデータのデータ位置を互いに異なるパターンで入れ替える複数のデータ位置入替回路（２１ａ）と、
前記各データ位置入替回路でデータ位置が入れ替えられた複数のビットデータが一端に入力され、この入力された複数のビットデータを一つの数値として取込み、この数値が他端に入力された指定誤り率に対応する基準値以下のときエラービットとなるビットデータを出力する複数の比較器（２６）と、
前記各比較器から出力されるビットデータを並列ビットデータとして一時記憶するデータバッファ（２８）と、
このデータバッファに記憶された並列ビットデータを直列の指定誤り率を有した１つのランダムエラー信号に変換して出力する並列直列変換回路（２９）と
を備えたことを特徴とするランダムエラー信号発生装置。
【請求項５】
直列接続された複数のレジスタを有し、クロックが入力する毎に、各レジスタに記憶された複数のビットデータを並列出力するとともに、互いに異なるパターンのＰＮ信号を生成する複数のＭ系列のＰＮ信号発生回路（６ａ）と、
この複数のＰＮ信号発生回路における各ＰＮ信号発生回路からクロックに同期して並列出力された複数のビットデータがそれぞれ入力され、それぞれ入力された複数のビットデータのデータ位置を入れ替える複数のデータ位置入替回路（２１）と、
前記各データ位置入替回路でデータ位置が入れ替えられた複数のビットデータが一端に入力され、この入力された複数のビットデータを一つの数値として取込み、この数値が他端に入力された指定誤り率に対応する基準値以下のときエラービットとなるビットデータを出力する複数の比較器（２６）と、
前記各比較器から出力されるビットデータを並列ビットデータとして一時記憶するデータバッファ（２８）と、
このデータバッファに記憶された並列ビットデータを直列の指定誤り率を有した１つのランダムエラー信号に変換して出力する並列直列変換回路（２９）と
を備えたことを特徴とするランダムエラー信号発生装置。
【請求項６】
直列接続された複数のレジスタを有し、クロックが入力する毎に、各レジスタに記憶された複数のビットデータを並列出力するとともに、前記複数のレジスタに対する初期データパターンが互いに異なるデータパターンに設定された複数のＭ系列のＰＮ信号発生回路（６ｂ）と、
この複数のＰＮ信号発生回路における各ＰＮ信号発生回路からクロックに同期して並列出力された複数のビットデータがそれぞれ入力され、それぞれ入力された複数のビットデータのデータ位置を入れ替える複数のデータ位置入替回路（２１）と、
前記各データ位置入替回路でデータ位置が入れ替えられた複数のビットデータが一端に入力され、この入力された複数のビットデータを一つの数値として取込み、この数値が他端に入力された指定誤り率に対応する基準値以下のときエラービットとなるビットデータを出力する複数の比較器（２６）と、
前記各比較器から出力されるビットデータを並列ビットデータとして一時記憶するデータバッファ（２８）と、
このデータバッファに記憶された並列ビットデータを直列の指定誤り率を有した１つのランダムエラー信号に変換して出力する並列直列変換回路（２９）と
を備えたことを特徴とするランダムエラー信号発生装置。
【請求項７】
直列接続された複数のレジスタを有し、クロックが入力する毎に、各レジスタに記憶された複数のビットデータを並列出力する複数のＭ系列のＰＮ信号発生回路（６）と、
この複数のＰＮ信号発生回路における各ＰＮ信号発生回路からクロックに同期して並列出力された複数のビットデータがそれぞれ入力され、それぞれ入力された複数のビットデータのデータ位置を、時間経過に伴って異なるパターンで入れ替える複数のデータ位置入替回路（２１ｄ）と、
前記各データ位置入替回路でデータ位置が入れ替えられた複数のビットデータが一端に入力され、この入力された複数のビットデータを一つの数値として取込み、この数値が他端に入力された指定誤り率に対応する基準値以下のときエラービットとなるビットデータを出力する複数の比較器（２６）と、
前記各比較器から出力されるビットデータを並列ビットデータとして一時記憶するデータバッファ（２８）と、
このデータバッファに記憶された並列ビットデータを直列の指定誤り率を有した１つのランダムエラー信号に変換して出力する並列直列変換回路（２９）と
を備えたことを特徴とするランダムエラー信号発生装置。
【請求項８】
直列接続された複数のレジスタを有し、クロックが入力する毎に、各レジスタに記憶された複数のビットデータを並列出力するとともに、前記レジスタの接続数が互いに異なる値に設定された複数のＭ系列のＰＮ信号発生回路（６ｃ）と、
この複数のＰＮ信号発生回路における各ＰＮ信号発生回路からクロックに同期して並列出力された複数のビットデータがそれぞれ入力され、それぞれ入力された複数のビットデータのデータ位置を入れ替える複数のデータ位置入替回路（２１ｅ）と、
前記各データ位置入替回路でデータ位置が入れ替えられた複数のビットデータが一端に入力され、この入力された複数のビットデータを一つの数値として取込み、この数値が他端に入力された指定誤り率に対応する基準値以下のときエラービットとなるビットデータを出力する複数の比較器（２６ａ）と、
前記各比較器から出力されるビットデータを並列ビットデータとして一時記憶するデータバッファ（２８）と、
このデータバッファに記憶された並列ビットデータを直列の指定誤り率を有した１つのランダムエラー信号に変換して出力する並列直列変換回路（２９）と
を備えたことを特徴とするランダムエラー信号発生装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は指定された誤り率を有しかつそのエラー分布がポアソン分布となるランダムエラー信号を発生するランダムエラー信号発生装置に関する。
【背景技術】
【０００２】
一般の電気信号ケーブルを用いたデジタル通信網や光ファイバケーブルを用いた光通信網に組込まれた各種通信機器に対する各種試験を実施する試験装置においては、試験対象の通信機器に対して、この通信機器の実際の使用状況に合致した試験信号を入力して、この通信機器の応答動作を評価する。このような通信機器に対する評価試験の一つの種類として、測定対象の通信機器に送出する実際の使用状況に合致した試験信号として、故意にエラーを含ませた試験信号を採用する。そして、通信機器が、試験信号に含まれるエラーの発生率（誤り率）Ｅがどの程度まで正常に動作するかを評価する。
【０００３】
一般のユーザ端末と基地局との間や加入者端末と電話局間ではなくて、局相互間を接続する通信網で送受信される各種デジタル信号に外部雑音等を含む何らかの要因にて、通常含まれるエラー（エラービット）の発生率（誤り率）Ｅは、Ｅ＝１０-2〜１０-8のオーダである。しかも、エラーはランダムに発生する。
【０００４】
したがって、図２６に示すように、試験装置１には本来のデジタル試験信号ａを発生する試験信号発生回路２の他に、指定されたエラー発生率（誤り率）Ｅでしかもランダムに例えば「１」のビットのエラーが発生するランダムエラー信号ｂを発生するランダムエラー信号発生装置３が組込まれている。そして、試験信号発生回路２から出力されるデジタル試験信号ａとランダムエラー信号発生装置３から出力されるランダムエラー信号ｂとを排他的論理和ゲート４で排他的論理和演算を行い、演算結果をインバータ５で反転することによって、指定されたエラー発生率Ｅのエラーが含まれる試験信号ａ1を作成する。
【０００５】
自然界に偶発的に発生する事象の発生頻度はほぼポアソン分布に従うことが実証されている。したがって、前述した通信網の局相互間で送受信される各種デジタル信号に含まれるエラーの時間軸上の分布もポアソン分布に従う。このために、試験装置１に組込まれるランダムエラー信号発生装置３が発生するランダムエラー信号ｂのエラー分布もポアソン分布に従うのが好ましい。
【０００６】
このポアソン分布のエラー分布を有したランダムエラー信号を発生するランダムエラー信号発生装置の一例が特許文献１に提案されている。この特許文献１にはこのランダムエラー信号発生装置の詳細構成が明確に記載されていないが、明細書、図面から、ランダムエラー信号発生装置３は図２７、図２８に示す構成を有すると推定できる。
【０００７】
ＰＮ（Pseudo Noise  擬似ランダム）信号発生回路６は、周知のように図２８にその１例を示すように、直列接続されたｍ段のレジスタ７と１個又は複数の排他的論理和ゲート８とで構成され、外部のクロック回路９から各レジスタ７にクロック信号CLKが印加されると、出力端子１０から（２m―１）の周期を有するデジタル直列信号であるＰＮ信号を出力する。
【０００８】
また、クロック信号CLKが入力される毎に、ｍ個の各レジスタ７に記憶されている各ビットデータ（擬似ランダム２進シーケンス）を並列に出力する。ＰＮ信号発生回路６から並列に出力された各ビットデータは比較器１１の一方の入力端子（Ｘ端子）に印加される。この比較器１１の他方の入力端子（Ｙ端子）には基準値設定回路１２で操作者が操作入力された並列ｍビットの基準値が入力される。
【０００９】
比較器１１は、一方の入力端子（Ｘ端子）に印加された並列ｍ個のビットデータを一つの数値Ａとして取込む。同様に、他方の入力端子（Ｙ端子）に印加された並列ｍビットの基準値Ｂも一つの数値として取込む。そして、比較器１１は、一方の入力端子（Ｘ端子）から取込んだ数値Ａが他方の入力端子（Ｙ端子）から取込んだ基準値Ｂ以下の場合、エラービットとなるラムダムエラー信号ｂを出力する。
【００１０】
基準値Ｂはこのランダムエラー信号発生装置３から出力されるランダムエラー信号ｂのエラー発生率（誤り率）Ｅに対応して設定される。例えば、誤り率Ｅが０．００４（０．４％）で、Ｘ端子の取り得る値Ａが１〜１０００の場合においては、基準値Ｂを「４」に設定する。数値Ａが４以下になる確率は４／１０００となるので、誤り率Ｅが０．００４のラムダムエラー信号ｂが得られる。
【特許文献１】特開２００２−３３０１９２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら図２７に示すランダムエラー信号発生装置３においてもまだ解消すべき次のような課題があった。
【００１２】
すなわち、ランダムエラー信号発生装置３から出力されるランダムエラー信号ｂのエラー発生率（誤り率）Ｅは確かに指定されたエラー発生率（誤り率）Ｅに一致させることが可能であるが、エラー分布は必ずしも自然界に存在するポアソン分布に一致しない。この理由を図２９を用いて説明する。
【００１３】
図２９は図２８のランダムエラー信号発生装置３の動作を示すタイムチャートである。一つのクロック信号CLKが入力した時点でこのクロック信号CLKの周期ＴC内に、ＰＮ信号発生回路６の周期（２m―１）のＰＮ信号の一部が［…０１１００００００００００…］の場合で、かつｍが例えば１０のときに、ｍ個の各レジスタ７から出力される並列のｍ個（ビット）のデータが［００００００００００］の場合、このｍ個（ビット）のデータの数値Ａは［０］である。基準値Ｂが［４］の場合、数値Ａ≦基準値Ｂとなるので、比較器１１の出力は［１］のエラービットである。
【００１４】
次のクロック信号CLKが入力すると、各レジスタ７のデータは一つずつシフトするので、並列のｍ個（ビット）のデータが［１０００００００００］となり、このｍ個（ビット）のデータの数値Ａは［１］である。基準値Ｂは［４］で変化しないので、比較器１１の出力は［１］のエラービットのままである。
【００１５】
さらに、次のクロック信号CLKが入力すると、各レジスタ７のデータは一つずつシフトするので、並列のｍ個（ビット）のデータが［１１００００００００］となり、このｍ個（ビット）のデータの数値Ａは［３］である。基準値Ｂは［４］であるので、比較器１１の出力は［１］のエラービットのままである。
【００１６】
さらに、次のクロック信号CLKが入力すると、各レジスタ７のデータは一つずつシフトするので、並列のｍ個（ビット）のデータが［０１１０００００００］となり、このｍ個（ビット）のデータの数値（データ数値）Ａは［６］である。基準値Ｂは［４］であるので、比較委１１の出力は［０］の正常ビットに変化する。
【００１７】
このように、クロック信号CLKに同期して、データが各レジスタ７間をシフトするのみであるので、一旦、［１］のエラービットが発生すると、連続して［１］のエラービットが発生する可能性が高い。そして、次に、長期間に亘って［０］の正常ビットが続くことになる。
【００１８】
このことは、ランダムエラー信号発生装置３から出力されるランダムエラー信号ｂのエラー分布は、特定時間位置に集中することになり、自然界に存在するポアソン分布から大きく外れることになる。
【００１９】
本発明はこのような事情に鑑みてなされたものであり、簡単な構成でもって、出力されるランダムエラー信号の誤り率を指定された誤り率に一致させることができると共に、発生するエラーのエラー分布を自然界に存在するポアソン分布により一層近似するランダムエラー信号発生装置を提供することを目的とする。
【課題を解決するための手段】
【００２０】
上記課題を解消するために本発明のランダムエラー信号発生装置は、直列接続された複数のレジスタを有し、クロックが入力する毎に、各レジスタに記憶された複数のビットデータを並列に出力するＭ系列のＰＮ信号発生回路と、このＰＮ信号発生回路からクロックに同期して並列出力された複数のビットデータのデータ位置を入れ替えるデータ位置入替回路と、このデータ位置入替回路でデータ位置が入れ替えられた複数のビットデータが一端に入力され、この入力された複数のビットデータを一つの数値として取込み、この数値が他端に入力された指定誤り率に対応する基準値以下のときエラービットとなるランダムエラー信号を出力する比較器とを備えている。
【００２１】
このように構成されたランダムエラー信号発生装置においては、ＰＮ信号発生回路と比較器との間には、データ位置入替回路が介挿されている。このデータ位置入替回路は、ＰＮ信号発生回路からクロックに同期して並列出力された複数のビットデータのデータ位置を入れ替える。その結果、ＰＮ信号発生回路の直列接続された各レジスタから出力される並列のビットデータのデータ位置（数値と見なし場合の桁位置）が、比較器へ入力された時点で大きく変化する。
【００２２】
したがって、比較器へ入力した時点で同時にレジスタをシフトしてきた他のビットデータの配列が変化するので、クロックが入力する毎に比較器の入力端のデータ位置で定まる数値が大きく変動するので、比較器の他方の入力端に入力される元来、ＰＮ信号発生回路側の数値に対して桁違いに小さく設定されている基準値に対して、連続して、ＰＮ信号発生回路側の数値が基準値以下になることが極力抑制できる。よって、ランダムエラー信号のエラー分布をより自然界に存在するポアソン分布により一層近似できる。
【００２３】
また別の発明のランダムエラー信号発生装置においては、直列接続された複数のレジスタを有し、クロックが入力する毎に、各レジスタに記憶された複数のビットデータを並列に出力するＭ系列のＰＮ信号発生回路と、このＰＮ信号発生回路からクロックに同期して並列出力された複数のビットデータのデータ位置を入れ替える直列接続された複数のデータ位置入替回路と、前記直列接続された複数のデータ位置入替回路でデータ位置が入れ替えられた複数のビットデータが一端に入力され、この入力された複数のビットデータを一つの数値として取込み、この数値が他端に入力された指定誤り率に対応する基準値以下のときエラービットとなるランダムエラー信号を出力する比較器とを備えている。
【００２４】
このような構成のランダムエラー信号発生装置においては、直列接続された複数のエータ位置入替回路が用いられるので、ＰＮ信号発生回路から並列出力された複数のビットデータのデータ位置がより一層ランダムに入れ替わる。その結果、比較器の一端に入力されるデータ位置に印加される複数のビットデータからなる数値が一つ前の数値に比較してより大きく変化する。したがって、この比較器から連続してエラービットが出力する確率が低くなる。
【００２５】
さらに別の発明のランダムエラー信号発生装置は、直列接続された複数のレジスタを有し、クロックが入力する毎に、各レジスタに記憶された複数のビットデータを並列に出力する1つのＭ系列のＰＮ信号発生回路と、この1つのＰＮ信号発生回路からクロックに同期して並列出力された複数のビットデータがそれぞれ入力され、それぞれ入力された複数のビットデータのデータ位置を互いに異なるパターンで入れ替える複数のデータ位置入替回路と、各データ位置入替回路でデータ位置が入れ替えられた複数のビットデータが一端に入力され、この入力された複数のビットデータを一つの数値として取込み、この数値が他端に入力された指定誤り率に対応する基準値以下のときエラービットとなるビットデータを出力する複数の比較器と、各比較器から出力されるビットデータを並列ビットデータとして一時記憶するデータバッファと、このデータバッファに記憶された並列ビットデータを直列の指定誤り率を有した1つのランダムエラー信号に変換して出力する並列直列変換回路とを備えている。
【００２６】
このような構成のランダムエラー信号発生装置においては、１台のＰＮ信号発生回路から出力された並列ビットデータはそれぞれ入れ替えパターンが異なる複数のデータ位置入替回路に入力される。各データ位置入替回路から出力された各並列ビットデータは比較器でそれぞれ基準値と比較されて並列直列変換回路で指定誤り率を有した一つのランダムエラー信号に変換される。
【００２７】
また別の発明のランダムエラー信号発生装置においては、直列接続された複数のレジスタを有し、クロックが入力する毎に、各レジスタに記憶された複数のビットデータを並列出力する複数のＭ系列のＰＮ信号発生回路と、この複数のＰＮ信号発生回路における各ＰＮ信号発生回路からクロックに同期して並列出力された複数のビットデータがそれぞれ入力され、それぞれ入力された複数のビットデータのデータ位置を互いに異なるパターンで入れ替える複数のデータ位置入替回路と、各データ位置入替回路でデータ位置が入れ替えられた複数のビットデータが一端に入力され、この入力された複数のビットデータを一つの数値として取込み、この数値が他端に入力された指定誤り率に対応する基準値以下のときエラービットとなるビットデータを出力する複数の比較器と、各比較器から出力されるビットデータを並列ビットデータとして一時記憶するデータバッファと、このデータバッファに記憶された並列ビットデータを直列の指定誤り率を有した１つのランダムエラー信号に変換して出力する並列直列変換回路とを備えている。
【００２８】
このように構成されたランダムエラー信号発生装置においては、複数のＰＮ信号発生回路からそれぞれ出力される並列のビットデータはそれぞれ入れ替えパターンが異なる複数のデータ位置入替回路に入力される。したがって、先の発明と同様な効果を奏することが可能である。
【００２９】
また別の発明のランダムエラー信号発生装置においては、直列接続された複数のレジスタを有し、クロックが入力する毎に、各レジスタに記憶された複数のビットデータを並列出力するとともに、互いに異なるパターンのＰＮ信号を生成する複数のＭ系列のＰＮ信号発生回路と、この複数のＰＮ信号発生回路における各ＰＮ信号発生回路からクロックに同期して並列出力された複数のビットデータがそれぞれ入力され、それぞれ入力された複数のビットデータのデータ位置を入れ替える複数のデータ位置入替回路と、各データ位置入替回路でデータ位置が入れ替えられた複数のビットデータが一端に入力され、この入力された複数のビットデータを一つの数値として取込み、この数値が他端に入力された指定誤り率に対応する基準値以下のときエラービットとなるビットデータを出力する複数の比較器と、各比較器から出力されるビットデータを並列ビットデータとして一時記憶するデータバッファと、このデータバッファに記憶された並列ビットデータを直列の指定誤り率を有した１つのランダムエラー信号に変換して出力する並列直列変換回路とを備えている。
【００３０】
このような構成のランダムエラー信号発生装置においては、このランダムエラー信号発生装置に組み込まれた複数のＰＮ信号発生回路は、例えば、排他的論理和ゲートに対する信号の取り出しレジスタ位置を変更する等の手段を講じることによって、出力されるＰＮ信号のパターンがそれぞれ異なる。したがって、各比較器の一端に印加される複数のビットデータから形成される数値をより一層ランダムにできる。
【００３１】
また別の発明のランダムエラー信号発生装置においては、直列接続された複数のレジスタを有し、クロックが入力する毎に、各レジスタに記憶された複数のビットデータを並列出力するとともに、複数のレジスタに対する初期データパターンが互いに異なるデータパターンに設定された複数のＭ系列のＰＮ信号発生回路と、この複数のＰＮ信号発生回路における各ＰＮ信号発生回路からクロックに同期して並列出力された複数のビットデータがそれぞれ入力され、それぞれ入力された複数のビットデータのデータ位置を入れ替える複数のデータ位置入替回路と、各データ位置入替回路でデータ位置が入れ替えられた複数のビットデータが一端に入力され、この入力された複数のビットデータを一つの数値として取込み、この数値が他端に入力された指定誤り率に対応する基準値以下のときエラービットとなるビットデータを出力する複数の比較器と、各比較器から出力されるビットデータを並列ビットデータとして一時記憶するデータバッファと、このデータバッファに記憶された並列ビットデータを直列の指定誤り率を有した１つのランダムエラー信号に変換して出力する並列直列変換回路とを備えている。
【００３２】
このような構成のランダムエラー信号発生装置においては、このランダムエラー信号発生装置に組み込まれた複数のＰＮ信号発生回路は、このランダムエラー信号発生装置の起動時点において、直列接続された各レジスタに設定する初期値を異ならせている。したがって、各比較器の一端に印加される複数のビットデータから形成される数値をより一層ランダムにできる。
【００３３】
また別の発明のランダムエラー信号発生装置においては、直列接続された複数のレジスタを有し、クロックが入力する毎に、各レジスタに記憶された複数のビットデータを並列出力する複数のＭ系列のＰＮ信号発生回路と、この複数のＰＮ信号発生回路における各ＰＮ信号発生回路からクロックに同期して並列出力された複数のビットデータがそれぞれ入力され、それぞれ入力された複数のビットデータのデータ位置を、時間経過に伴って異なるパターンで入れ替える複数のデータ位置入替回路と、各データ位置入替回路でデータ位置が入れ替えられた複数のビットデータが一端に入力され、この入力された複数のビットデータを一つの数値として取込み、この数値が他端に入力された指定誤り率に対応する基準値以下のときエラービットとなるビットデータを出力する複数の比較器と、各比較器から出力されるビットデータを並列ビットデータとして一時記憶するデータバッファと、このデータバッファに記憶された並列ビットデータを直列の指定誤り率を有した１つのランダムエラー信号に変換して出力する並列直列変換回路とを備えている。
【００３４】
このように構成されたランダムエラー信号発生装置においては、ＰＮ信号発生回路は全て同一構成であるが、データ位置入替回路は入れ替えパターンが時間経過と共に変化していく。このような条件においても、各比較器の一端に印加される複数のビットデータから形成される数値をより一層ランダムにできる。
【００３５】
また別の発明のランダムエラー信号発生装置においては、直列接続された複数のレジスタを有し、クロックが入力する毎に、各レジスタに記憶された複数のビットデータを並列出力するとともに、レジスタの接続数が互いに異なる値に設定された複数のＭ系列のＰＮ信号発生回路と、この複数のＰＮ信号発生回路における各ＰＮ信号発生回路からクロックに同期して並列出力された複数のビットデータがそれぞれ入力され、それぞれ入力された複数のビットデータのデータ位置を入れ替える複数のデータ位置入替回路と、各データ位置入替回路でデータ位置が入れ替えられた複数のビットデータが一端に入力され、この入力された複数のビットデータを一つの数値として取込み、この数値が他端に入力された指定誤り率に対応する基準値以下のときエラービットとなるビットデータを出力する複数の比較器と、各比較器から出力されるビットデータを並列ビットデータとして一時記憶するデータバッファと、このデータバッファに記憶された並列ビットデータを直列の指定誤り率を有した１つのランダムエラー信号に変換して出力する並列直列変換回路とを備えている。
【００３６】
このように構成されたランダムエラー信号発生装置においては、このランダムエラー信号発生装置に組み込まれた複数のＰＮ信号発生回路は、レジスタの段数が異なる。レジスタの段数が異なることは、ＰＮ信号の周期が異なるので、各比較器の一端に印加される複数のビットデータから形成される数値をより一層ランダムにできる。
【発明の効果】
【００３７】
本発明においては、ＰＮ信号発生回路から出力される並列の複数のビットデータのデータ位置を入れ替えるデータ位置入替回路を設けている。したがって、出力されるランダムエラー信号の誤り率を指定された誤り率に一致させることができると共に、発生するエラーのエラー分布を自然界に存在するポアソン分布により一層近似させることができる。
【発明を実施するための最良の形態】
【００３８】
以下、本発明の各実施形態を図面を用いて説明する。
【００３９】
（第１実施形態）
図１は本発明の第１実施形態に係わるランダムエラー信号発生装置２０の概略構成を示すブロック図である。図２７に示す従来のランダムエラー信号発生装置と同一部分には同一符号を付して重複する部分の詳細説明を省略する。
【００４０】
この第１実施形態に係わるランダムエラー信号発生装置２０に組込まれたＭ（最長）系列のＰＮ信号発生回路６は、図２に示すように、ｍ段のレジスタ７と１個又は複数の排他的論理和ゲート８とで構成されている。そして、このＰＮ信号発生回路６は、外部のクロック回路９から各レジスタ７にクロック信号CLKが印加されると、出力端子１０から（２m―１）の周期を有するＰＮ信号を出力する。また、クロック信号CLKが入力される毎に、ｍ個の各レジスタ７に記憶されている各ビットデータを並列に出力する。
【００４１】
なお、このＰＮ信号発生回路６は、図２に示す構成の他に、排他的論理和ゲート８に供給するビットデータｄ1、ｄ2の供給元のレジスタ７を他のレジスタ７に変更することが可能である。そして、このＰＮ信号発生回路６から並列に出力されたｍ個の各ビットデータは、データ位置入替回路２１に入力される。
【００４２】
図３は、データ位置入替回路２１の回路図である。ＰＮ信号発生回路６の各レジスタ７から出力されたｍ個のビットデータは、Ｐ１、Ｐ２、…、Ｐｍのｍ個の入力端子２２へ入力される。このＰ１、Ｐ２、…、Ｐｍの各入力端子２２と、Ｑ１、Ｑ２、…、Ｑｍの各出力端子２３とは、予め定められた接続パターン２４になるように配線された印刷配線板２５で接続されている。
【００４３】
例えば、Ｐ１の入力端子２２はＱｍ―１の出力端子２３に接続されている。また、Ｐ２の入力端子２２はＱ５の出力端子２３に接続されている。したがって、入力側のＰ１、Ｐ２のデータ位置関係は、出力側において、Ｑｍ―１、Ｑ５のデータ位置関係に変化している。このように、このデータ位置入替回路２１は並列に入力されたｍ個のビットデータのデータ位置を入れ替える。
【００４４】
このデータ位置入替回路２１でデータ位置が入れ替えられたｍ個の並列のビットデータは、比較器２６の一方の入力端子（Ｘ端子）に印加される。この比較器２６の他方の入力端子（Ｙ端子）には基準値設定回路２７で操作者にて操作入力された並列ｍビットの基準値Ｂが入力される。
【００４５】
比較器２６は、一方の入力端子（Ｘ端子）に印加された並列ｍ個のビットデータを一つの数値Ｃとして取込む。同様に、他方の入力端子（Ｙ端子）に印加された並列ｍビットの基準値Ｂも数値として取込む。そして、比較器２６は、一方の入力端子（Ｘ端子）から取込んだ数値Ｃが他方の入力端子（Ｙ端子）から取込んだ基準値Ｂ以下の場合、「１」のエラービットとなるランダムエラー信号ｅ1を出力する。
【００４６】
ＰＮ信号発生回路６は、クロック信号CLKに同期して、ｍ個のビットデータを出力するので、比較器２６から出力されるランダムエラー信号ｅ1のビットレートは、クロック信号CLKのビットレート（伝送速度）に等しくなる。
【００４７】
前述したように、基準値Ｂはこのランダムエラー信号発生装置２０から出力されるランダムエラー信号ｅ1のエラー発生率（誤り率）Ｅに対応して設定される。例えば、図４に示すように、誤り率Ｅが０．００４（０．４％）で、Ｘ端子の取り得る値Ｃが１〜１０００の場合においては、基準値Ｂを「４」に設定する。数値Ｃが４以下になる確率は４／１０００となるので、誤り率Ｅが０．００４のランダムエラー信号ｅ1が得られる。
【００４８】
このように構成された、第１実施形態のランダムエラー信号発生装置２０の全体動作を図４のタイムチャートを用いて説明する。
【００４９】
図２９に示す従来のランダムエラー信号発生装置３と同様に、ＰＮ信号発生回路６の周期（２m―１）のＰＮ信号の一部が［…０１１００００００００００…］の場合で、かつｍが例えば１０のとき（周期＝２m―１＝１０２３）に、ｍ個の各レジスタ７から出力される並列のｍ個のビットデータが［００００００００００］の場合、このｍ個（ビット）のデータの数値Ａは［０］である。この場合、データ位置入替回路２１でデータ位置を入れ替えたとしても、データは変わらず、［００００００００００］を維持ずるので、比較器２６のＸ端子に印加されるデータの数値Ｃは「１」のままである。基準値Ｂが［４］の場合、数値Ｃ≦基準値Ｂとなるので、比較器２６の出力は［１］のエラービットである。
【００５０】
次のクロック信号CLKが入力すると、各レジスタ７のデータは一つずつシフトするので、並列のｍ個（ビット）のデータが［１０００００００００］となり、このｍ個（ビット）のデータの数値Ａは［１］である。この場合、データ位置入替回路２１にてデータ位置を入れ替えると、データが［００００００００１０］となるので、比較器２６のＸ端子に印加されるデータの数値Ｃは「２５６」となる。基準値Ｂは［４］で変化しないので、数値Ｃ＞基準値Ｂとなり、比較器２６の出力は［０］の正常ビットである。
【００５１】
さらに、次のクロック信号CLKが入力すると、各レジスタ７のデータは一つずつシフトするので、並列のｍ（＝１０）個のビットデータが［１１００００００００］となり、このｍ個（ビット）のデータの数値Ａは［３］である。データ位置入替回路２１にてデータ位置を入れ替えると、データが［００００１０００１０］となるので、比較器２６のＸ端子に印加されるデータの数値Ｃは「２７２」となる。基準値Ｂは［４］で変化いないので、数値Ｃ＞基準値Ｂとなり、比較器２６の出力は［０］の正常ビットである。
【００５２】
さらに、次のクロック信号CLKが入力すると、各レジスタ７のデータは一つずつシフトするので、並列のｍ個のビットのデータが［０１１００００００］となり、データ位置入替回路２１にてデータ位置を入れ替えると、データが［１００１００００００］となるので、比較器２６のＸ端子に印加されるデータの数値Ｃは「９」となる。基準値Ｂは［４］で変化しないので、数値Ｃ＞基準値Ｂとなり、比較器２６の出力は［０］の正常ビットである。
【００５３】
このように、ＰＮ信号発生回路６の各レジスタ７から出力される並列の複数のビットデータにおけるデータ位置をデータ位置入替回路２１で入れ替えることにより、比較器２６へ入力した時点で同時にレジスタ７をシフトしてきた他のビットデータとの配列が変化するので、クロックCLKが入力する毎に比較器２６の入力端子（Ｘ端子）のデータ位置で定まる数値Ｃが大きく変動する。
【００５４】
よって、比較器２６の他方の入力端子（Ｙ端子）に入力されるので、ＰＮ信号発生回路６側の数値Ａに対して桁違いに小さく設定されている基準値Ｂに対して、連続して、ＰＮ信号発生回路６側の数値Ｃが基準値Ｂ以下になることが極力抑制できる。したがって、ランダムエラー信号ｅ1のエラー分布をより自然界に存在するポアソン分布により一層近似できる。
【００５５】
（第２実施形態）
図５は本発明の第２実施形態に係わるランダムエラー信号発生装置２０ａの概略構成を示すブロック図である。図１に示す第１実施形態のランダムエラー信号発生装置２０と同一部分には同一符号を付して重複する部分の詳細説明を省略する。
【００５６】
この第２実施形態のランダムエラー信号発生装置２０ａにおいては、ＰＮ信号発生回路６と比較器２６の一方の入力端子（Ｘ端子）との間には、図６に示すように、同一構成の２台のデータ位置入替回路２１ａ、２１ｂが直列に介挿されている。
【００５７】
したがって、ＰＮ信号発生回路６の各レジスタ７から出力された並列のｍ個のビットデータ（数値Ａを有する）は、前段のデータ位置入替回路２１ａでデータ位置が変更され、数値Ｃを有する並列のｍ個のビットデータに変更される。さらに、前段のデータ位置入替回路２１ｂから出力された並列のｍ個のビットデータは、後段のデータ位置入替回路２１ｂでデータ位置が変更され、数値Ｃ’を有する並列のｍ個のビットデータに変更される。そして、この数値Ｃ’を有する並列のｍ個のビットデータが比較器２６の一方の入力端子（Ｘ端子）に印加される。
【００５８】
したがって、ＰＮ信号発生回路６から並列出力された複数のビットデータのデータ位置がより一層ランダムに入れ替わるので、比較器２６の一方の入力端子（Ｘ端子）に入力される複数のビットデータからなる数値Ｃ’が一つ前のクロックCLKにおける数値に比較してより大きく変化する。したがって、この比較器２６から連続して「１」のエラービットが出力する確率が低くなる。よって、比較器２６から出力されるランダムエラー信号ｅ2のエラー分布をより一層、ポアソン分布に近似させることが可能となる。
【００５９】
（第３実施形態）
図７は本発明の第３実施形態に係わるランダムエラー信号発生装置２０ｂの概略構成を示すブロック図である。図１に示す第１実施形態のランダムエラー信号発生装置２０と同一部分には同一符号を付して重複する部分の詳細説明を省略する。
【００６０】
この第３実施形態のランダムエラー信号発生装置２０ｂにおいては、１台のＰＮ信号発生回路６の各レジスタ７から出力されたｍ個のビットデータは、それぞれ入力されたｍ個のビットデータのデータ位置を互いに異なるパターンで入れ替えるｋ個のデータ位置入替回路２１ｃの各入力端子に入力される。
【００６１】
ｋ個のデータ位置入替回路２１ｃは、図８に示すように、ｍ個の入力端子２２とｍ個の出力端子２３とを接続する印刷配線板２５の接続パターン２４がそれぞれ異なる。したがって、同一のデータ配列（数値Ａ）を有するｍ個のビットデータが入力されるｋ個のデータ位置入替回路２１ｃの出力端子２３から出力されるｍ個のビットデータのデータ配列（数値）は、ｋ個の各データ位置入替回路２１毎に、異なるデータ配列（数値Ｃａ1、Ｃａ2、…、Ｃａk）に変化する。
【００６２】
ｋ個の各データ位置入替回路２１ｃから出力された各ｍ個のビットデータ（数値Ｃａ1、Ｃａ2、…、Ｃａk）は、それぞれ、第１実施形態のランダムエラー信号発生装置２０における比較器２６と同一構成の比較器２６の一方の入力端子（Ｘ端子）に入力される。ｋ個の各比較器２６の他方の入力端子（Ｙ端子）には基準値設定回路２７で操作者が操作入力された並列ｍビットの基準値Ｂが入力される。
【００６３】
各比較器２６は、それぞれ一方の入力端子（Ｘ端子）に印加された並列ｍ個のビットデータを一つの数値Ｃａとして取込む。同様に、他方の入力端子（Ｙ端子）に印加された並列ｍビットの基準値Ｂも数値として取込む。そして、各比較器２６は、一方の入力端子（Ｘ端子）から取込んだ数値Ｃａが他方の入力端子（Ｙ端子）から取込んだ基準値Ｂ以下の場合、「１」のエラービットとなるビットデータｇ1、ｇ2、…、ａkを出力される。この場合、各比較器２６の一方の入力端子（Ｘ端子）には、結果として、互いに異なるデータ配列（数値Ｃａ）が印加されるので、出力されるビットデータｇ1、ｇ2、…、ａkはそれぞれ異なるタイミングで「１」のエラービットとなる。
【００６４】
各比較器２６からクロック信号CLKに同期して出力されるビットデータｇ1、ｇ2、…、g
kはデータバッファ２８に一旦格納された後、並列直列変換回路２９に並列ｋビットの並列データ［ｇ1、ｇ2、…、ａk］として入力される。この並列直列変換回路２９には、クロック回路９から出力された周波数ｆC（周期ＴC）を、逓倍回路９でｋ倍にしたクロック信号CLK2が入力される。
【００６５】
並列直列変換回路２９は、並列ｋビットの並列データ［ｇ1、ｇ2、…、ｇk］を周波数（ｋ・ｆC）（周期ＴC／ｋ）の直列データに変換して、ランダムエラー信号ｅ3として出力する。
【００６６】
図９は、このように構成された第３実施形態のランダムエラー信号発生装置２０ｂの全体動作を示すタイムチャートである。クロック信号CLKの１つの周期ＴC内で出力された、並列のｍ個のビットデータは、並列に、ｋ個のデータ位置入替回路２１ｃ及び比較器２６でデータ位置入替、基準値との比較が実施される。そして、個別に、基準値Ｂ以下の場合、「１」のエラービットとなるビットデータｇ1、ｇ2、…、ｇkが作成され、最終的に、並列直列変換回路２９にて、データ伝送速度が、基本のクロック信号CLKのｋ倍である、例えば光通信の周波数である３０〜４０ＧHzの高周波のランダムエラー信号ｅ3が得られる。
【００６７】
さらに、図２６で説明したとおり、このランダムエラー信号ｅ3と試験信号発生回路２から出力されるデジタル試験信号ａとを排他的論理和ゲート４で排他的論埋和演算を行い出力された信号が試験信号ａ1となる。
【００６８】
ここで、上記排他的論理和演算は、並列直列変換回路２９から出力されたランダムエラー信号ｅ3に対して行っているが、この並列直列変換回路２９に入力する前の各ビットデータｇ1、ｇ2、…、ｇkのそれぞれに対して行って出力してもよい。
【００６９】
もちろん、並列に、データ配列の入れ替えパターン２４が互いに異なるｋ個のデータ位置入替回路２１ｃを採用しているので、最終的に出力されるランダムエラー信号ｅ3における誤り率Ｅを指定された値にできるとともに、エラー分布を自然界に存在するポアソン分布により一層近似させることができる。
【００７０】
（第４実施形態）
図１０は本発明の第４実施形態に係わるランダムエラー信号発生装置２０ｃの概略構成を示すブロック図である。図７に示す第３実施形態のランダムエラー信号発生装置２０ｂと同一部分には同一符号を付して重複する部分の詳細説明を省略する。
【００７１】
この第４実施形態のランダムエラー信号発生装置２０ｃにおいては、図７に示す第３実施形態のランダムエラー信号発生装置２０ｂのＰＮ信号発生回路６と同一構成の直列接続されたｍ個のレジスタ７、及び排他的論理和ゲート９とが組込まれたｋ個のＰＮ信号発生回路６が設けられている。このｋ個のＰＮ信号発生回路６には、クロック回路９から共通のクロック信号CLKが印加されている。
【００７２】
ｋ個の各ＰＮ信号発生回路６から出力された並列ｍ個のビットデータは、図７の第３実施形態のランダムエラー信号発生装置２０ｂと同様に、それぞれ入力されたｍ個のビットデータのデータ位置を互いに異なる接続パターンで入れ替えるｋ個のデータ位置入替回路２１ｃの各入力端子（Ｘ端子）に入力される。
【００７３】
各データ位置入替回路２１ｃは、入力された並列ｍ個のビットデータのデータ位置をそれぞれ個別に入れ替えて、各ｍ個のビットデータ（数値Ｃａ1、Ｃａ2、…、Ｃａk）として各比較器２６の一方の入力端子（Ｘ端子）に印加する。各比較器２６の他方の入力端子（Ｙ端子）には、基準値発生回路２７から基準値Ｂが印加されている。
【００７４】
各比較器２６は、一方の入力端子（Ｘ端子）から取込んだ数値Ｃａ1、Ｃａ2、…、Ｃａkが他方の入力端子（Ｙ端子）から取込んだ基準値Ｂ以下の場合、「１」のエラービットとなるビットデータｇ1、ｇ2、…、ｇkを出力する。各比較器２６から出力された各ビットデータｇ1、ｇ2、…、ｇkは、データデータバッファ２８を経て、並列直列変換回路２９で周波数（ｋ・ｆC）（周期ＴC／ｋ）の直列データに変換されて、ランダムエラー信号ｅ4として出力される。
【００７５】
したがって、このように構成された第４実施形態のランダムエラー信号発生装置２０ｃは、先に説明した第３実施形態のランダムエラー信号発生装置２０ｂと、ほぼ同様の作用効果を奏することが可能である。
【００７６】
図１１に、第４実施形態のランダムエラー信号発生装置２０ｃで得られたランダムエラー信号ｅ3のエラー分布特性を示す。実施条件は、各ＰＮ信号発生回路６のレジスタ７の段数ｍ＝１６、各ＰＮ信号発生回路６及びデータ位置入替回路２１、比較器２６の数（並列数）ｋ＝１６、指定誤り率Ｅ＝０．００１、誤りを測定（計数）する場合の１測定単位のデータ数を示す標本サイズｎ＝１０２４としている。横軸は１測定単位に存在するエラー数、縦軸は各エラー数のエラーの発生度数（発生頻度）を示す。棒グラフで示す実験結果は、実線で示すポアソン分布に近似していることが実証された。
【００７７】
図１２は、図１１と同一条件で、データ位置入替回路２１ｃを除去して、各ＰＮ信号発生回路６の出力を直接各比較器２６へ印加した場合におけるランダムエラー信号のエラー分布特性を示す。図１１のエラー分布に比較して、ポアソン分布から大きく外れていることが確認できた。逆に、本願は従来に比較してエラー分布をより一層ポアソン分布に近似させることが可能となる。
【００７８】
（第５実施形態）
図１３は本発明の第５実施形態に係わるランダムエラー信号発生装置２０ｄの概略構成を示すブロック図である。図１０に示す第４実施形態のランダムエラー信号発生装置２０ｃと同一部分には同一符号を付して重複する部分の詳細説明を省略する。
【００７９】
この第５実施形態のランダムエラー信号発生装置２０ｄにおいては、ｋ個のデータ位置入替回路２１は、全て図３に示すデータ位置入替回路２１と同一構成である。しかし、ｋ個の各データ位置入替回路２１へそれぞれ、個別に、並列のｍ個のデータビットを送出するｋ個のＰＮ信号発生回路６ａはそれぞれ構成が異なる。具体的には、互いに異なるパターンのＰＮ信号を生成する。
【００８０】
図１４は各ＰＮ信号発生回路６ａの回路図である。図２と同一部分には同一符号が付されている。このＰＮ信号発生回路６ａにおいては、ｍ個の各レジスタ７の出力端と排他的論理和ゲート８との間にゲート３２が介挿されている。そして、各ゲート３２は、ゲート信号G＝［ｊ1、ｊ2、…、ｊk］で開閉制御される。このゲート信号Gの内容を指定することにより、排他的論理和ゲート８へどのレジスタ７のビットデータを入力するかを指定できる。例えば、図１５（ａ）の接続構成、又は図１５（ｂ）の接続構成を任意に設定可能である。このように、接続構成を変更することによって、このＰＮ信号発生回路６ａの出力端子１０から出力されるＰＮ信号の（２m−１）周期の信号パターンを任意に変更可能である。
【００８１】
図１３において、ｋ個の各ＰＮ信号発生回路６ａのＰＮ信号の信号パターンは、ＰＮパターン制御部３１からのゲート信号Ｇ1、Ｇ2、…、Ｇkにて互いに異なるパターンに設定されている。その結果、ｋ個の各ＰＮ信号発生回路６ａのｍ個のレジスタ７からクロック信号CLkに同期して出力される、並列のｍ個のビットデータ（数値Ａ）は、互いに一致しなくて異なる値（数値Ａ1、Ａ2、…、Ａk）となる。
【００８２】
各ＰＮ信号発生回路６ａから出力される、異なる値（数値Ａ1、Ａ2、…、Ａk）を有する並列のｍ個のビットデータが入力される同一構成のデータ位置入替回路２１は、このビットデータのデータ位置を入替えて、新たな並列のｍ個のビットデータ（数値Ｃｂ1、Ｃｂ2、…、Ｃｂk）として対応する比較器２６の一方の入力端子（Ｘ端子）に印加する。各比較器２６の他方の入力端子（Ｙ端子）には、基準値発生回路２７から基準値Ｂが印加されている。
【００８３】
各比較器２６は、一方の入力端子（Ｘ端子）から取込んだ数値Ｃｂ1、Ｃｂ2、…、Ｃｂkが他方の入力端子（Ｙ端子）から取込んだ基準値Ｂ以下の場合、「１」のエラービットとなるビットデータｇ1、ｇ2、…、ｇkを出力する。各比較器２６から出力された各ビットデータｇ1、ｇ2、…、ｇkは、データデータバッファ２８を経て、並列直列変換回路２９で周波数（ｋ・ｆC）（周期ＴC／ｋ）の直列データに変換あれて、ランダムエラー信号ｅ5として出力される。
【００８４】
したがって、このように構成された第５実施形態のランダムエラー信号発生装置２０ｄは、先に説明した第４実施形態のランダムエラー信号発生装置２０ｃと、ほぼ同様の作用効果を奏することが可能である。
【００８５】
図１６は、このように構成された第５実施形態のランダムエラー信号発生装置２０ｄの全体動作を示すタイムチャートである。ｋ個の各ＰＮ信号発生回路６ａからか、クロック信号CLKの１つの周期ＴC内で出力された、それぞれ数値（Ａ1、Ａ2、…、Ａk）が異なる並列のｍ個のビットデータは、並列に、同一構成のｋ個のデータ位置入替回路２１及び比較器２６でデータ位置入替、基準値との比較が実施される。そして、個別に、基準値Ｂ以下の場合、「１」のエラービットとなるビットデータｇ1、ｇ2、…、ｇkが作成され、最終的に、並列直列変換回路２９にて、データ伝送速度が、基本のクロック信号のｋ倍である高周波のランダムエラー信号ｅ5が得られる。
【００８６】
さらに、図２６で説明したとおり、このランダムエラー信号ｅ5と試験信号発生回路２から出力されるデジタル試験信号ａとを排他的論理和ゲート４で排他的論埋和演算を行い出力された信号が試験信号ａ1となる。
【００８７】
ここで、上記排他的論理和演算は、並列直列変換回路２９から出力されたランダムエラー信号ｅ5に対して行っているが、この並列直列変換回路２９に入力する前の各ビットデータｇ1、ｇ2、…、ｇkのそれぞれに対して行って出力してもよい。
【００８８】
（第６実施形態）
図１７は本発明の第６実施形態に係わるランダムエラー信号発生装置２０ｅの概略構成を示すブロック図である。図１３に示す第５実施形態のランダムエラー信号発生装置２０ｄと同一部分には同一符号を付して重複する部分の詳細説明を省略する。
【００８９】
この第６実施形態のランダムエラー信号発生装置２０ｅにおいては、個別に、並列のｍ個のデータビットを送出するそれぞれ構成が異なるｋ個のＰＮ信号発生回路６ｂは例えば図１８に示すように構成されている。図１８において、図１４に示す第５実施形態のＰＮ信号発生回路６ａと同一部分には同一符号が付されている。
【００９０】
このＰＮ信号発生回路６ｂにおいては、ｍ個の各レジスタ７の出力端と排他的論理和ゲート８との間にゲート３２が介挿されている。そして、各ゲート３２は、ゲート信号G＝［ｊ1、ｊ2、…、ｊk］で開閉制御される。
【００９１】
さらに、このＰＮ信号発生回路６ｂにおいては、直列接続されているｍ個のレジスタ７の先頭のレジスタ７における先頭のレジスタ７に入力端子３４が設けられている。この入力端子３４には、図１７に示すＰＮ初期値設定部３３から、初期値（ｍ個のビットデータｄ1、ｄ2、ｄ3、…、ｄm）が与えられる。
【００９２】
具体的には、このランダムエラー信号発生装置２０ｅの電源投入時における初期設定処理において、クロック回路９を起動して、初期値としてのｍ個のビットデータｄ1、ｄ2、ｄ3、…、ｄmを入力端子３４に順番に印加していくことより、例えば、図１９（ａ）に示すようにｍ個の各レジスタ７に任意の初期値（初期パターン）［0110…01］を設定可能である。
【００９３】
この第６実施形態のランダムエラー信号発生装置２０ｅにおいては、図１９（ａ）、（ｂ）に示すように、ＰＮ初期値設定部３３から、ｋ個のＰＮ信号発生回路６ｂに対して互いに異なるパターンの初期値を設定する。同時に、ＰＮパターン制御部３２によって、ｋ個のＰＮ信号発生回路６ｂを異なる接続構成とすることによって、互いに異なるＰＮ信号パターンを実現している。
【００９４】
以上の初期設定処理が終了した時点で、この第６実施形態のランダムエラー信号発生装置２０ｅを起動すると、クロック回路９から出力されるクロック信号CLKに同期して、各ＰＮ信号発生回路６ｂから出力される並列のｍ個のビットデータの数値（Ａｃ1、Ａｃ2,、…、Ａｃk）を確実に異ならすことができる。
【００９５】
その結果、同一構成の各データ位置入替回路２１から出力される並列のｍ個のビットデータの数値（Ｃｃ1、Ｃｃ2、…、Ｃｃk）を確実に異ならすことができる。よって、最終の並列直列変換回路２９から出力されるランダムエラー信号ｅ6のエラー分布をより一層ポアソン分布に近似させることが可能となる。
【００９６】
さらに、図２６で説明したとおり、このランダムエラー信号ｅ6と試験信号発生回路２から出力されるデジタル試験信号ａとを排他的論理和ゲート４で排他的論埋和演算を行い出力された信号が試験信号ａ1となる。
【００９７】
ここで、上記排他的論理和演算は、並列直列変換回路２９から出力されたランダムエラー信号ｅ6に対して行っているが、この並列直列変換回路２９に入力する前の各ビットデータｇ1、ｇ2、…、ｇkのそれぞれに対して行って出力してもよい。
【００９８】
（第７実施形態）
図２０は本発明の第７実施形態に係わるランダムエラー信号発生装置２０ｆの概略構成を示すブロック図である。図１０に示す第４実施形態のランダムエラー信号発生装置２０ｃと同一部分には同一符号を付して重複する部分の詳細説明を省略する。
【００９９】
この第７実施形態のランダムエラー信号発生装置２０ｆにおいては、ｋ個の各データ位置入替回路２１ｄは、図２１に示すように構成されている。その他の構成は図１０に示す第４実施形態のランダムエラー信号発生装置２０ｃとほぼ同時である。
【０１００】
図２１において、ＰＮ信号発生回路６の各レジスタ７から出力されたｍ個のビットデータは、Ｐ１、Ｐ２、…、Ｐｍのｍ個の入力端子２２へ入力される。このＰ１、Ｐ２、…、Ｐｍの各入力端子２２と、Ｑ１、Ｑ２、…、Ｑｍの各出力端子２３とは、スイッチング回路網３５を介して接続されている。このスイッチング回路網３５は切換制御部３６から指定される接続パターンに従って、Ｐ１、Ｐ２、…、Ｐｍの各入力端子２２と、Ｑ１、Ｑ２、…、Ｑｍの各出力端子２３とを接続する。
【０１０１】
小型のコンピュータ素子で構成された切換制御部３６内には、予め複数の接続パターンを記憶しており、クロック回路９からクロック信号CLKの周期ＴCのクロックが入力される毎に、記憶している複数の接続パターンの各接続パターンを順番に、スイッチング回路網３５に設定していく。
【０１０２】
したがって、各データ位置入れ替え回路２１ｄは、クロック信号CLKに同期して、各ＰＮ信号発生回路６から出力される並列のｍ個のビットデータのデータ位置を、クロック信号CLK毎に、すなわち時間経過と共に変化するデータ位置へ切り換える。
【０１０３】
このように構成された第７実施形態のランダムエラー信号発生装置２０ｆにおいては、ｋ個のＰＮ信号発生回路６は全て同一構成であるが、ｋ個のデータ位置入替回路２１ｄは接続（入れ替え）パターンが時間経過と共に変化していく。このような条件においても、各比較器２６の一端に印加される複数のビットデータから形成される各数値（Ｃｄ1、Ｃｄ2、…、Ｃｄk）をより一層ランダムにできる。よって、最終の並列直列変換回路２９から出力されるランダムエラー信号ｅ7のエラー分布をより一層ポアソン分布に近似させることが可能となる。
【０１０４】
さらに、図２６で説明したとおり、このランダムエラー信号ｅ7と試験信号発生回路２から出力されるデジタル試験信号ａとを排他的論理和ゲート４で排他的論埋和演算を行い出力された信号が試験信号ａ1となる。
【０１０５】
ここで、上記排他的論理和演算は、並列直列変換回路２９から出力されたランダムエラー信号ｅ7に対して行っているが、この並列直列変換回路２９に入力する前の各ビットデータｇ1、ｇ2、…、ｇkのそれぞれに対して行って出力してもよい。
【０１０６】
（第８実施形態）
図２２は本発明の第８実施形態に係わるランダムエラー信号発生装置２０ｇの概略構成を示すブロック図である。図１３に示す第５実施形態のランダムエラー信号発生装置２０ｄと同一部分には同一符号を付して重複する部分の詳細説明を省略する。
【０１０７】
この第８実施形態のランダムエラー信号発生装置２０ｇにおいては、ｋ個のＰＮ信号発生回路６ｃは、図２３に示すように、それぞれ、直列接続されたレジスタ７の数（構成数ｍ）が異なる。したがって、各ＰＮ信号発生回路６ｃで作成される各ＰＮ信号の周期（２m−１）が異なる。さらに、各ＰＮ信号発生回路６ｃの各レジスタ７から出力される並列のビットデータの個数ｍが変化する。
【０１０８】
よって、図２４に示すように、各ＰＮ信号発生回路６ｃから出力された、並列のｍ個のビットデータが入力される各データ位置入替回路２１ｅにおける入力端子２２の数、及び出力端子２３の数は、各ＰＮ信号発生回路６ｃの各レジスタ７から出力される並列のビットデータの個数ｍに一致するように、それぞれ異なる値に設定されている。
【０１０９】
さらに、図２５に示すように、各データ位置入替回路２１ｅから出力された並列のｍ個のビットデータが入力される各比較器２６ａの一方の入力端子（Ｘ端子）の入力データ数は、各データ位置入替回路２１ｅから出力された並列のビットデータの個数ｍに設定されている。
【０１１０】
このように構成された第８実施形態のランダムエラー信号発生装置２０ｇにおいては、このランダムエラー信号発生装置２０ｇに組込まれた複数のＰＮ信号発生回路６ｃは、レジスタ７の段数ｍが互いに異なる値に設定されている。レジスタ７の段数ｍが異なることは、ＰＮ信号の周期（２m―１）が異なるので、各比較器２６ａの一端（Ｘ端子）に印加される複数のビットデータから形成される数値（Ｃｅ1、Ｃｅ2、…、Ｃｅk）をより一層ランダムにできる。よって、最終の並列直列変換回路２９から出力されるランダムエラー信号ｅ8のエラー分布をより一層ポアソン分布に近似させることが可能となる。
【０１１１】
さらに、図２６で説明したとおり、このランダムエラー信号ｅ8と試験信号発生回路２から出力されるデジタル試験信号ａとを排他的論理和ゲート４で排他的論埋和演算を行い出力された信号が試験信号ａ1となる。
【０１１２】
ここで、上記排他的論理和演算は、並列直列変換回路２９から出力されたランダムエラー信号ｅ8に対して行っているが、この並列直列変換回路２９に入力する前の各ビットデータｇ1、ｇ2、…、ｇkのそれぞれに対して行って出力してもよい。
【０１１３】
なお、本発明は上述した第１〜第８の各実施形態に限定されるものではない。第１〜第８の各実施形態に記載された各技術的構成を適宜組み合わせることも可能である。
【図面の簡単な説明】
【０１１４】
【図１】本発明の第１実施形態に係わるランダムエラー信号発生装置の概略構成を示すブロック図
【図２】同第１実施形態のランダムエラー信号発生装置に組込まれたＰＮ信号発生回路の回路図
【図３】同第１実施形態のランダムエラー信号発生装置に組込まれたデータ位置入替回路の回路図
【図４】同第１実施形態のランダムエラー信号発生装置の全体動作を示すタイムチャート
【図５】本発明の第２実施形態に係わるランダムエラー信号発生装置の概略構成を示すブロック図
【図６】同第２実施形態のランダムエラー信号発生装置に組込まれた２台のデータ位置入替回路の回路図
【図７】本発明の第３実施形態に係わるランダムエラー信号発生装置の概略構成を示すブロック図
【図８】同第３実施形態のランダムエラー信号発生装置に組込まれた各データ位置入替回路の回路図
【図９】同第３実施形態のランダムエラー信号発生装置の全体動作を示すタイムチャート
【図１０】本発明の第４実施形態に係わるランダムエラー信号発生装置の概略構成を示すブロック図
【図１１】同第４実施形態のランダムエラー信号発生装置で実際に作成されたランダムエラー信号のエラー分布特性図
【図１２】同第４実施形態のランダムエラー信号発生装置からデータ位置入替回路を除去した場合の実際に作成されたランダムエラー信号のエラー分布特性図
【図１３】本発明の第５実施形態に係わるランダムエラー信号発生装置の概略構成を示すブロック図
【図１４】同第５実施形態のランダムエラー信号発生装置に組込まれたＰＮ信号発生回路の回路図
【図１５】同第５実施形態のランダムエラー信号発生装置に組込まれたＰＮ信号発生回路の構成の説明図
【図１６】同第５実施形態のランダムエラー信号発生装置の全体動作を示すタイムチャート
【図１７】本発明の第６実施形態に係わるランダムエラー信号発生装置の概略構成を示すブロック図
【図１８】同第６実施形態のランダムエラー信号発生装置に組込まれたＰＮ信号発生回路の回路図
【図１９】同第６実施形態のランダムエラー信号発生装置に組込まれたＰＮ信号発生回路の構成の説明図
【図２０】本発明の第７実施形態に係わるランダムエラー信号発生装置の概略構成を示すブロック図
【図２１】同第７実施形態のランダムエラー信号発生装置に組込まれた各データ位置入替回路の回路図
【図２２】本発明の第８実施形態に係わるランダムエラー信号発生装置の概略構成を示すブロック図
【図２３】同第８実施形態のランダムエラー信号発生装置に組込まれたＰＮ信号発生回路の構成の説明図
【図２４】同第８実施形態のランダムエラー信号発生装置に組込まれた各データ位置入替回路の回路図
【図２５】同第８実施形態のランダムエラー信号発生装置に組込まれた各比較器を示す図
【図２６】従来のランダムエラー信号発生装置が組込まれた試験装置の概略構成を示す図
【図２７】従来のランダムエラー信号発生装置の概略構成を示すブロック図
【図２８】同従来のランダムエラー信号発生装置に組込まれたＰＮ信号発生回路の回路図
【図２９】同従来のランダムエラー信号発生装置の全体動作を示すタイムチャート
【符号の説明】
【０１１５】
６，６ａ，６ｂ，６ｃ…ＰＮ信号発生回路、９…クロック回路、２０、２０ａ，２０ｂ，２０ｃ，２０ｄ，２０ｅ，２０ｆ，２０ｇ…ランダムエラー信号発生装置、２１，２１ａ，２１ｂ，２１ｃ，２１ｄ，２１ｅ…データ位置入替回路、２２…入力端子、２３…出力端子、２４…接続パターン、２５…印刷配線板、２６，２６ａ…比較器、２７…基準値発生回路、２８…データバッファ、２９…並列直列変換回路、３０…逓倍器、３１…ＰＮパターン制御部、３２…ゲート、３３…ＰＮ初期値設定部、３４…入力端子、３５…スイッチング回路網、３６…切換制御部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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