(57)【要約】【課題】 配線長を短くし、配線遅延等の生じない小面積化が図れる半導体集積回路装置を提供することを目的とする。【解決手段】  複数の集積回路ブロックＡ、Ｂ、Ｃを有し、ブロック１，１間が配線４で接続される半導体集積回路装置において、ブロックレイアウト周辺枠上に配置されたブロック端子１１…と、ブロックレイアウト内に設けられ通常の端子ターゲットメタル層とは異なる少なくとも１つ上層の端子ターゲットメタルを有しブロック内部の端子３と接続される端子セル２と、を備え、周辺枠上の端子１１および上記端子セル２の端子ターゲットを用いてブロック１，１間配線する。【選択図】  図５
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【特許請求の範囲】
【請求項１】
複数の集積回路ブロックを有し、ブロック間が配線で接続される半導体集積回路装置において、ブロックネットリスト中の端子に対して通常の端子ターゲットメタル層とは異なる少なくとも１つ上層の端子ターゲットメタルを備える端子セルを付加したことを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体集積回路における素子ブロックやブロック間を接続するための配置配線方法に関し、特にビルディングブロック方式の半導体集積回路の配置配線に関し、ブロック間配線の遅延を縮小し、ＤＳＭ（ディープ・サブ・ミクロン）プロセスで発生する太幅メタル配線におけるテーパリング制御を容易に実施できるビルディングブロック方式のレイアウト設計手法を用いた半導体集積回路装置及びその配置配線方法に関する。
【背景技術】
【０００２】
一般に、大規模半導体集積回路の設計では、各ブロックで性能を補償した設計とするために、集積回路の各部分を同時に設計している。そこで、このような大規模集積回路では、回路を複数のブロックに分け、各ブロックを同時に設計した後に、最終的に各ブロックを配線して組み上げるというビルディングブロック方式の設計手法が採用されている。
【０００３】
図１に基本的なビルディングブロック方式のレイアウト設計のフロー図を示す。図１に示すように、ビルディングブロック方式は、大きく、1)ブロックレイアウト作成工程、2)ブロック間配線工程に分かれる。即ち、回路上のリストに従いブロックネットリストを作成し、続いて、ブロックレイアウトの自動配置配線を行う。続いて、一階層のリストであるＴＯＰネットリストを作成し、ブロック間の配置配線が行われる。
【０００４】
これに対して、図２に示すフラットレイアウト設計方式がある。フラットレイアウト方式は図２のフロー図に示すように、一階層のリストであるＴＯＰネットリストを作成した後、自動配置配線を行うものである。
【０００５】
上記したように、ビルディングブロック方式では、ブロックレイアウト単位（回路の機能単位）でレイアウト生成をするため、全てを１回（フラット）で生成するフラットレイアウト設計方式に比べ、回路が分散しないのでブロック（階層）で性能を保証できるというメリットを有する。
【０００６】
ビルディングブロック方式においては、一般に図３に示すように、配線が行われる。ブロックレイアウトが行われたブロックＡとブロックＢ間を配線により接続する。このため、各ブロック１００は、周辺枠上に中継となる中継端子１０１…が備えられている。そして、この図３に示すものにおいては、各中継端子１０１のうち、ブロックＡの中継端子Ａ１とブロックＢの中継端子Ｂ１とがブロック間配線工程で配線される。
【０００７】
また、各ブロック１００内には、セル内部の端子１０２が設けられている。このセル内部の端子１０２から上記した中継端子１０１へ接続する配線も形成されている。例えば、ブロックＡの中継端子Ａ１には、この端子Ａ１に接続されるセル内部端子Ａ１’からブロックの周辺枠上にまで引き出されている配線が接続されている。同様に、他のセル内部の端子１０２から中継端子１０１まで配線が設けられることになる。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上記したビルディングブロック方式では、ブロック内セル間、配線ブロック間配線において配線長が長くなるという問題がある。
【０００９】
すなわち、ブロック内セル間配線においては、端子をブロックレイアウトの周辺枠まで配線する際、ブロック内の他の配線を迂回するので、長配線となる（図３のＡ１−Ａ１’、Ｂ１−Ｂ１’参照）。
【００１０】
また、ブロック間配線においては、端子が周辺に集中するので、端子位置が最適でない場合、長配線となる。例えば、図３のＣ１−Ｄ１の場合には最適であり、配線は短いが、Ａ１−Ｂ１の場合には長くなる。
【００１１】
上記した配線長の差は、その信号がクロックの相反信号である場合等にスキューを発生しブロック内の回路を誤動作させる。さらに、長配線はカップリング・クロストークの影響で著しい配線遅延が生ずるという問題が生じる。また、長配線は、コスト（面積）のみならず性能劣化において不利である。
【００１２】
一方、長配線の高速化においては、上層で太幅のメタルを用いて抵抗を削減して配線する方法がある。例えば、図６に示す上層メタル配線４のＡ１−Ｂ１間のように、上層配線は、ブロック内セル間配線で使用している配線層より上層の配線層が使用できるときブロック上を横断して短く配線できるメリットを持つ。しかしながら、従来の技術では、ブロックレイアウトの周辺枠上に中継となる端子を配置しているので無駄となる配線がある（図６のＡ１−Ａ１’、Ｂ１−Ｂ１’参照）。
【００１３】
先に述べた様に長配線の高速化においては、上層で太幅のメタルで配線する必要がある場合、セル内の端子と接続する配線はその抵抗をなるべく小さくするため段階的に太さを変更するテーパリングという手法を用いる（図２７参照）。しかし、段階的に太さを変更したり、回りこむ配線が発生するため無駄な配線遅延が生じるという問題がある。
【００１４】
また、長配線の中間地点にバッファを挿入する際、ブロック間のチャネル領域に配置するが、端子位置から遠い場合、バッファリングされる配線が長配線となる（図２１参照）。
【００１５】
さらに、長配線では、アンテナ効果の問題が発生する。アンテナ効果とは、ゲート面積に対して大きな導体（配線）が接続される時、製造プロセスにおいて電荷が配線に蓄積されゲート（ゲート酸化膜）を破壊するモードのことである。
【００１６】
このモードに対して、各スタンダードセル内に一律に保護ダイオードを挿入したり、自動配置配線ツールでのソフトウェア制御にてアンテナルールをクリアする様に配線して対応している。
【００１７】
しかしながら、各スタンダードセル内に一律に入力保護ダイオードを挿入する場合、それぞれのスタンダードセルがダイオード分大きくなり、コストが増大する。また、自動配置配線ツール制御の場合は、自動で配線層を切り換えるため制御が困難になる。
【００１８】
この発明は、上述した従来の問題点に鑑みなされたものにして、配線長を短くし、配線遅延等の生じない小面積化が図れる半導体集積回路装置を提供することを目的とする。
【課題を解決するための手段】
【００１９】
この発明の半導体集積回路装置は、複数の集積回路ブロックを有し、ブロック間が配線で接続される半導体集積回路装置において、ブロックネットリスト中の端子に対して通常の端子ターゲットメタル層とは異なる少なくとも１つ上層の端子ターゲットメタルを備える端子セルを付加したことを特徴とする。
【００２０】
前記端子ターゲットメタルはブロック間配線として用いられる上層メタルで構成されることを特徴とする。
【００２１】
また、この発明の半導体集積回路装置は、複数の集積回路ブロックを有し、ブロック間が配線で接続される半導体集積回路装置において、ブロックレイアウト周辺枠上に配置されたブロック端子と、ブロックレイアウト内に設けられ通常の端子ターゲットメタル層とは異なる少なくとも１つ上層の端子ターゲットメタルを有しブロック内部の端子と接続される端子セルと、を備え、周辺枠上の端子および上記端子セルの端子ターゲットメタルを用いてブロック間配線することを特徴とする。
【００２２】
上記した構成によれば、ブロックレイアウトの周辺枠上に端子を配置する方法に比べ、配線の長さを短くすることができるので、抵抗・クロストークの影響およびカップリング容量が小さくなり、配線遅延を小さくできる。また、ブロックレイアウトにおいて、辺（周辺枠上）でなく面で端子を配置できるため、端子配置の自由度が高くなる。
【００２３】
また、ブロックレイアウトの作成において周辺枠まで端子を引き出すための無駄な配線がなくなるため、ブロックレイアウトの周辺枠上に端子を設置する場合に比べコスト（面積）を小さくすることができる。
【００２４】
更に、ブロックレイアウト内のスタンダードセルの端子との接続が２ヶ所以上なる端子の場合は、その中点付近に端子セルを配置することで、端子セルから各セル間までの配線遅延は、均一となり回路動作も安定する。
【００２５】
また、この発明の半導体集積回路装置は、複数の集積回路ブロックを有し、ブロック間が配線で接続される半導体集積回路装置において、ブロックレイアウト周辺枠上に配置されたブロック端子と、ブロックレイアウト内に設けられ通常の端子ターゲットメタル層とは異なる少なくとも１つ上層の端子ターゲットメタルを有しブロック内部の端子と接続される端子セルと、を備え、上記端子セルがターゲットメタルとして備えるメタルは、単層または複層での設定が可能でターゲットメタルの異なる複数セルからなり、ブロック間の配線においてブロックへの配線及び進入方向に対して優先配線方向に合せて上記端子セルを選択的に配置し、周辺枠上の端子および上記端子セルの端子ターゲットメタルを用いてブロック間配線することを特徴とする。
【００２６】
上記のように構成することで、更に、無駄な配線なく短く配線できる。
【００２７】
上記端子セルの少なくとも１つは、容量素子を含むように構成すればよい。
【００２８】
上記したように、端子セルにキャパシタを設置することにより、カップリング容量として電源ノイズに強いレイアウトの作成ができるとともに、端子セルのセル領域を有効に活用できる。
【００２９】
上記端子セルの少なくとも１つは、入力または出力に端子ターゲットが接続されたバッファ素子を含むように構成すればよい。
【００３０】
上記した構成によれば、長配線となるブロック間配線をバッファリングすることで高速動作を可能とする。そして、ブロックの出入り口で確実にバッファが挿入できる。
【００３１】
上記端子セルの少なくとも１つは、端子ターゲットメタルに接続されたセル機能を含むように構成すればよい。
【００３２】
上記したように、端子セルに、スタンダードセルの機能を共有することによりセル種が増加するが、端子セルの分のコストを削減することができる。
【００３３】
上記端子セルの少なくとも１つは、バッファ素子の入出力端子と独立して存在し、前記端子に接続可能なように構成すればよい。
【００３４】
上記したように、端子セルに、バッファを備えることにより、長配線となるブロック間配線をバッファリングすることで高速動作を可能とする。そして、端子に独立してバッファを持っているので、端子セルに接続される配線と関係なくバッファリングが可能となる。
【００３５】
上記端子セルの少なくとも１つは、電源ストラップ（以下、ＰＧストラップという。）を含むように構成すればよい。
【００３６】
上記のように、ブロック間配線をＰＧストラップ上で配線することで、これらのブロック間配線は、他配線の影響を受けにくくなり、クロストーク・カップリング容量を小さくすることができるため、配線遅延を小さくできる。
【００３７】
少なくとも１つの上記端子セルは、機能セル群の端子ピッチまたはそれ以上の幅または、機能セルの高さ以上に構成すればよい。
【００３８】
上記のように、太幅配線と接続される端子セルは、トランジスタピッチ以上の端子セルを設定することで、ブロック間配線が、端子セルまでその太さを維持したまま配線される。この結果、テーパリング配線は不要となる。また、端子セルの高さを高くすることで、設置できる端子数が増え、端子設定の自由度が増える。
【００３９】
上記端子セルの少なくとも１つは、端子セル部にダイオードを設けるように構成すればよい。
【００４０】
また、この発明の半導体集積回路装置の配置配線方法は、ブロックネットリストを作成する工程と、通常の端子ターゲットメタル層とは異なる少なくとも１つ上層の端子ターゲットメタルを有する端子セルを作成する工程と、ブロックネットリスト中の入出力端子として持つ端子に対して前記端子セルを付加してこの端子セルをブロック端子とする工程と、配置配線後のブロックレイアウトから前記端子セルの座標を抽出し、端子のみのレイアウトを作成し、配置配線後のブロックレイアウトに重ねてブロック端子をブロックレイアウト周辺枠上に配置すると共に上記端子セルを終端として端子ターゲットをブロック内に配置したブロックレイアウトを形成する工程と、ブロック間配線を行う工程と、を備えることを特徴とする。
【発明の効果】
【００４１】
以上説明したように、この発明によれば、ブロックレイアウトの周辺枠上に端子を配置する方法に比べ、配線の長さを短くすることができるので、抵抗・クロストークの影響およびカップリング容量が小さくなり、配線遅延を小さくできる。
【００４２】
また、ブロックレイアウトにおいて、辺（周辺枠上）でなく面で端子を配置できるため、端子配置の自由度が高くすることができる。
【００４３】
更に、ブロックレイアウトの作成において周辺枠まで端子を引き出すための無駄な配線がなくなるため、ブロックレイアウトの周辺枠上に端子を設置する場合に比べコスト（面積）を小さくすることができる。
【００４４】
また、端子セルにキャパシタを設置することにより、カップリング容量として電源ノイズに強いレイアウトの作成ができる。更に、端子セルのセル領域も有効に活用することができる。
【００４５】
また、この発明は、端子セルに、バッファを備えることにより、長配線となるブロック間配線をバッファリングすることで高速動作を可能とする。ブロックの出入り口で確実にバッファが挿入できる。
【００４６】
また、この発明は、端子セルに、スタンダードセルの機能を共有することによりセル種が増加するが、端子セルの分のコストを削減することができる。
【００４７】
また、この発明は、端子セルに、バッファを備えることにより、長配線となるブロック間配線をバッファリングすることで高速動作を可能とする。そして、端子に独立してバッファを持っているので、端子セルに接続される配線と関係なくバッファリングが可能となる。
【００４８】
また、この発明はブロック間配線をＰＧストラップ上で配線することで、これらのブロック間配線は、他配線の影響を受けにくなり、クロストーク・カップリング容量を小さくすることができるため、配線遅延を小さくできる。
【００４９】
また、太幅配線と接続される端子セルは、トランジスタピッチ以上の端子セルを設定することで、ブロック間配線が、端子セルまでその太さを維持したなされる。テーパリング配線は不要となる。端子セルの高さを高くすることで、端子数が増え、端子設定の自由度が増える。
【発明を実施するための最良の形態】
【００５０】
以下、この発明の実施形態につき、図面を参照して説明する。図４にこの発明における半導体集積回路装置の配置配線方法のフロー図を示し、図５にこの発明の手法により形成した半導体集積回路装置の平面図を示す。この実施形態においては、５層メタル配線の例を示している。
【００５１】
この発明においては、ビルディングブロック方式のレイアウトにおいて、ブロックを作成する際には、ブロックネットリスト中の本来入出力としてもつ端子に対して、端子セルを付加して、これに接続し、従来ブロック間の中継となる端子は削除する。
【００５２】
上記したように、端子セル２は、通常の端子（下層メタル）とは異なり、ブロック間配線として使用される上層メタル（メタル４層または５層）で端子を持つように構成されている。
【００５３】
この状態で、自動配置配線することにより、図５に示すように、セル内部端子Ａ１’（Ｂ１’）に接続される本来のブロック入出力端子は、ブロックレイアウトの周辺枠上に引き出されないで、後述する端子セル２と接続され、内部で終端される。
【００５４】
ブロックレイアウトにおいては、改めて端子セル２を端子とすることで、ブロックレイアウト設計を完了する。
【００５５】
ブロック間配線では、ブロックレイアウトの周辺枠上の中継端子１１または、ブロック内部に定義された端子セル２間を接続することにより行われる。
【００５６】
また、入出力が２箇所以上に接続されている場合は、ネットに対し重み付けの制御を行う。
【００５７】
図４を参照して、この発明の設計手法につき説明する。
【００５８】
工程Ａにて、ブロックネットリストを作成する。そして、工程Ｂにて、端子（上層付近メタル）を設置した端子設定用のセル２を作成する。この端子セル２はブロック間配線として使用される上層メタル（メタル４層または５層）で構成する。
【００５９】
工程Ｃにて、ソフトウェア処理により通常のネットリストの本来入出力としてもつ端子に対して、端子セル２を付加し、端子セル２を付加した従来の方法で中継となる端子は消去する。この工程を必要回数分繰り返す。
【００６０】
工程Ｄにて、セルを自動配置した後、ブロックレイアウトを上層付近メタル（メタル４層または５層）以外を用いて自動配置配線を行う。図５のブロックＡ、Ｂ、Ｃを作成する。
【００６１】
工程Ｅにて、配置配線後のレイアウトから端子設定用セル２の座標を抽出し、端子のみのレイアウトを作成し、配置配線後のブロックレイアウトに重ね、ブロックレイアウトの完成とする。ここまでの手順をブロックレイアウトの個数分繰り返し行う。
【００６２】
工程Ｇにて、ＴＯＰネットリストを作成し、工程Ｈにて、工程Ｅにて作成したブロックを配置し、自動配線を行い、全フローを完了する。
【００６３】
上記のように、設計することで、例えば、図５に示すように、ブロックＡの入出力端子３（Ａ１’）に端子セル２が付加され、ブロックＢの入出力端子３（Ｂ１’）に端子セル２が付加される。そして、端子セル２，２間が上層メタル４を用いて最短距離で接続される。また。この図５の例では、配線の配置関係より、従来通り入出力端子３から中継端子１１に接続し、中継端子１１同士を上層メタル４で接続しているものもある。これは、例えば、ブロック上に上層メタル４、上層メタル５が存在し、端子セル２を用いた上層配線で無駄な配線が生じてしまう場合、配線長を考慮して最適な配線方法により、従来の方が短くなる場合には、従来の方法を用い、端子セル２を用いた方がトータルの配線長が短くなる場合には利用する。
【００６４】
図６に、端子セル２を用いない場合のレイアウトを参考までに示す。図６に示すように、端子セル２を用いない場合には、入出力端子３から中継端子１１までのブロック内の他の配線を迂回し長配線となり、内部配線が長くなり、信号遅延等の問題が発生する。
【００６５】
上記したように、ブロックレイアウトの周辺枠上に端子を配置する方法（図３のＡ１’−Ａ１とＢ１’−Ｂ１）に比べ、配線の長さを短くすることができる（図５のＡ１’−Ｂ１’間）ので、抵抗・クロストークの影響およびカップリング容量が小さくなり、配線遅延を小さくできる。
【００６６】
また、ブロックレイアウトにおいて、辺（周辺枠上）でなく面で端子を配置できるため、端子配置の自由度が高くなる。
【００６７】
さらに、ブロックレイアウトの作成において周辺枠まで端子を引き出すための無駄な配線がなくなるため、ブロックレイアウトの周辺枠上に端子を設置する場合に比べコスト（面積）を小さくすることができる。
【００６８】
また、ブロックレイアウト内のスタンダードセルの端子との接続が２ヶ所以上なる端子の場合は、その中点付近に配置され、端子セルから各セル間までの配線遅延は、均一となり、回路動作も安定することになる。
【００６９】
この端子セルの一例を図７に示す。端子セル２はブロック１内の入出力として持つ端子３に付加されるものであり、この実施の形態における５層メタル配線の例においては、４層メタル配線の部分に端子セル２が形成されている。この端子セル２の４層メタル部分に端子２１が接続されることになる。図７において、１２、１３は１層のメタル配線を示しており、１２は電源ライン、１３はグランドラインを示している。図７（ａ）は、１個の端子２１を備えるもの、同（ｂ）は２個の端子２１ａ、２１ｂを備えるものを示している。
【００７０】
上記した端子セル２は図７に示す構造以外に色々な構造にすることができる。例えば、図８に示す端子セル２は、例えば、ｐ基板にｎ＋型不純物を注入して拡散領域１４を形成する。端子メタル２２を、基板上のＮ＋拡散１４に接続し、ダイオードを作る。
【００７１】
これにより、アンテナ効果の影響の大きなブロック間の配線に対し、アンテナ効果の影響を軽減できる。また、各スタンダードセル一律に入力保護ダイオードを挿入する方式に比べ、コストを大幅に削減できる。
【００７２】
また、図９に示す端子セル２はソース・ドレイン１５，１５をメタル１６，１６でショートさせ、ゲートをプルアップしてキャパシタを構成したものである。端子セル２の端子２１とキャパシタは接続関係を持たない。このように、端子セル２にキャパシタを設置することにより、カップリング容量として電源ノイズに強いレイアウトの作成ができる。そして、端子セル２のセル領域を有効に活用できる。
【００７３】
図１０は端子セル２と通常の機能セル５の関係を示す模式図である。この図１０において、上部は端子セル２であり、下部は機能セル５の一例を示している。
【００７４】
この図１０に示す例では、機能セル５のトランジスタピッチ等に合わせ、端子セル２の幅を設定している。このように構成する例は通常の配線ピッチの場合が多い。
【００７５】
太幅配線で接続される端子セル２の場合は、図１１に示すように、少なくとも１つは配線ピッチ以上のピッチを備えるように構成すればよい。即ち、図１１の端子セル２は、図１０の端子セル２の幅より大きく形成している。図１１（ａ）は端子２１を１つ、同（ｂ）は端子２１を３つ持つ場合を示している。
【００７６】
さて、発明の端子セル２を用いても単一メタルターゲットの端子セルでは、図１２に示すように、自動配置配線ツールの優先方向配線によって、無駄な配線が生じる場合がある。図１２のブロックＡ−ブロックＢ間の配線に示すように、４層のメタル配線４４と３層のメタル配線４３とを用いても自動配置配線ツールの優先方向配線によって、無駄な配線が生じる。そこで、自動配線ツールの優先配線方向考慮した端子セル２の配置を行えばよい。図１３に、自動配置配線ツールの優先配線方向に対して、選択的に異なる端子メタルを持つ端子セル２を配置した構成を示す。
【００７７】
図１３に示すように、少なくとも１つの端子セル２は、２つ以上の異なる端子配線層を備えている。そして、自動配置配線ツールの優先配線方向に対して、選択的に異なる端子メタルを持つ端子セル２を配置するものである。図１３に示す例では、自動配置配線ツールの優先配線方向が、縦はメタル４層、横方向はメタル５層の場合を示している。このように優先配線方向が決まると、図１３のブロックＡとブロックＢの配線は、横方向になるため、端子セル２は、メタル５層を端子メタルとして持つ端子セル２を配置し、縦方向の配線とする。また、ブロックＡ−ブロックＣ間の配線では、端子メタルがメタル４層の端子セルを配置する。これにより、フロアプランレベルで容易に確認、制御ができる。
【００７８】
このように構成することで、配線が直線になり、配線の加工も容易になる。また、配線に銅を用いたダマシンプロセスにも適用できる。
【００７９】
また、この発明は、少なくとも１つの端子セル２は、図１４に示すように、バッファを備えるように構成してもよい。図１５は、図１４の等価回路図である。また、図中２１ｂは入力端子、２１ｃは出力端子である。この図１４に示すように、バッファの入力・出力端子を、ブロック間配線の端子とすることが可能である。
【００８０】
また、この発明は、少なくとも１つの端子セル２は、図１６に示すように、セルの機能（インバータ等）含むように構成してもよい。本来、ブロックの端子につながる機能セルとして使用する。図１７は、図１６の等価回路図である。
【００８１】
図１６に示すように、端子に接続されるセルに更に端子より少なくとも１つ上層の端子のターゲットを備えればよい。そして、図１７に示すように、セルの機能を持つ端子セルを構成することができる。
【００８２】
また、この発明は図１８に示すように、ブロックレイアウトの端子とは独立してバッファの入出力端子をもち、ブロック間端子とバッファの入出力端子と接続し、ブロック間配線のバッファとして使用することもできる。そしてブロックの端子とは別にバッファを独立して使用することが可能となる。図中２１ｄはバッファの出力端子，２１ｅはバッファの入力端子である。また、図１９は等価回路図である。
【００８３】
図１８に示す端子セル２ａを用いたブロックレイアウトを図２０に示す。図２０の配線Ａは、独立したバッファセルを備える端子セル２ａのバッファを介して接続されている。配線Ｂは、配線Ａと関係はない。このように構成することで、ブロック内に効率よくバッファセルが配置できる。図２１に、バッファセルをブロック外に設けた例を示す。この例のようにバッファセルをブロック外に設けると、チップ面積がその分大きくなる。図２０に示すように、独立したバッファセルを備える端子セル２ａを持つことで、ブロック内にバッファを設けることができ、図２１に比べバッファまでの配線を短くでき、バッファの最適な配置が図れると共に、効率よくバッファセルが挿入できる。また、図２０に示す構成では、チップ面積を大きくすることなくバッファセルを設けることができる。
【００８４】
上記したように、端子セルに、バッファを備えることにより、長配線となるブロック間配線をバッファリングすることで高速動作を可能とする。また、端子に独立してバッファを持っているので、端子セルに接続される配線と関係なくバッファリングが可能となる。
【００８５】
また、この発明は、図２２に示すように、少なくとも１つの端子セル２は、ＰＧストラップを含むように構成できる。図２３にＰＧストラップセルを用いた実施形態を示す。
【００８６】
また、ＰＧストラップの交点に端子セルを設置するとより良い効果が期待できる。さらに、ブロック間配線を考慮して、ロウ・カラム制御（図２３Ａ〜Ｃ）を行いブロックレイアウトの設計を行うことで、ブロック間配線を効率良くＰＧストラップ上に配線することができる。
【００８７】
また、この発明は図２４に示すように、少なくとも１つの端子セル２は、機能セルの高さ以上を持つように構成すればよい。図２５に機能セル高さ以上の端子セルを用いた実施形態を示す。図中５はブロック間配線である。
【００８８】
図２６は、この発明をテーパリングを用いたレイアウトに適用したものである。この実施形態においては、端子セル２はセルの端子ピッチ以上の幅を有している。参考までに、本発明を適用しないテーパリングを用いたレイアウトを図２７に示す。これら図において、７がテーパリングである。両図から明らかなように、本発明を用いれば配線が簡略化され、配線長を大幅に短くできる。
【図面の簡単な説明】
【００８９】
【図１】ビルディングブロック方式のレイアウト設計のフロー図である。
【図２】フラットレイアウト方式のレイアウト設計のフロー図である。
【図３】従来のビルディングブロック方式のレイアウト設計に基づき形成した半導体集積回路装置の平面図である。
【図４】この発明における半導体集積回路装置の配置配線方法を示すフロー図である。
【図５】この発明の実施形態により形成した半導体集積回路装置の平面図である。
【図６】図５に示すこの発明の半導体集積回路装置に対応する従来構成の半導体回路装置を示す平面図である。
【図７】この発明に用いられる端子セルを示す平面図である。
【図８】この発明に用いられる端子セルの他の一例を示す平面図である。
【図９】この発明に用いられる端子セルの他の一例を示す平面図である。
【図１０】この発明に用いられる端子セルの他の一例を示す平面図である。
【図１１】この発明に用いられる端子セルの他の一例を示す平面図である。
【図１２】この発明の実施形態により形成した半導体集積回路装置の平面図である。
【図１３】図１２の半導体集積回路装置を改良した半導体集積回路装置の平面図である。
【図１４】この発明に用いられる端子セルの他の一例を示す平面図である。
【図１５】図１４の等価回路図である。
【図１６】この発明に用いられる端子セルの他の一例を示す平面図である。
【図１７】図１６の等価回路図である。
【図１８】この発明に用いられる端子セルの他の一例を示す平面図である。
【図１９】図１８の等価回路図である。
【図２０】この発明の実施形態により形成した半導体集積回路装置の平面図である。
【図２１】図２０に示すこの発明の半導体集積回路装置に対応する従来構成の半導体回路装置を示す平面図である。
【図２２】この発明に用いられる端子セルの他の一例を示す平面図である。
【図２３】この発明の実施形態により形成した半導体集積回路装置の平面図である。
【図２４】この発明に用いられる端子セルの他の一例を示す平面図である。
【図２５】この発明の実施形態により形成した半導体集積回路装置の平面図である。
【図２６】この発明をテーパリングを用いるレイアウトに適用した半導体集積回路装置の平面図である。
【図２７】この発明を適用しないテーパリングを有する半導体集積回路装置の平面図である。
【符号の説明】
【００９０】
１  ブロック
２  端子
３  端子セル
４  上層メタル
１１  中継端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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