(57)【要約】【課題】本発明は、アナログ回路部の一部で発生する高周波ノイズがアナログ回路部の他の部分に混入することを抑制する半導体集積回路を提供することを目的とする。【解決手段】アナログ回路部１２とデジタル回路部１３が搭載された半導体集積回路において、前記アナログ回路部１２は、外部から入力される小振幅のデジタル信号を大振幅のデジタル信号に変換して前記デジタル回路部に供給する変換回路１２ａと、基準電圧を生成して前記変換回路に供給するバイアス回路１２ｂを有し、前記変換回路１２ａに供給する電源２３と前記バイアス回路１２ｂに供給する電源２５を分離した。【選択図】      図１
2008252003.tif 000002
【特許請求の範囲】
【請求項１】
アナログ回路部とデジタル回路部が搭載された半導体集積回路において、
前記アナログ回路部は、
外部から入力される小振幅のデジタル信号を大振幅のデジタル信号に変換して前記デジタル回路部に供給する変換回路と、
基準電圧を生成して前記変換回路に供給するバイアス回路を有し、
前記変換回路に供給する電源と前記バイアス回路に供給する電源を分離したことを特徴とする半導体集積回路。
【請求項２】
請求項１記載の半導体集積回路において、
前記変換回路に供給する電源と前記デジタル回路部に供給する電源を分離したことを特徴とする半導体集積回路。
【請求項３】
請求項１又は２記載の半導体集積回路において、
前記変換回路と前記バイアス回路は隣接して配置されたことを特徴とする半導体集積回路。
【請求項４】
請求項３記載の半導体集積回路において、
前記変換回路及び前記バイアス回路の形成領域と前記デジタル回路部の形成領域を互いに分離して配置したことを特徴とする半導体集積回路。
【請求項５】
請求項４記載の半導体集積回路において、
前記変換回路及び前記バイアス回路は単一のウェルに形成され、前記ウェルは共通の接地端子に接続されることを特徴とする半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体集積回路に関し、アナログ回路部とデジタル回路部が搭載された半導体集積回路に関する。
【背景技術】
【０００２】
従来から、アナログ回路部とデジタル回路部が搭載された半導体集積回路が開発されている。
【０００３】
図５は、従来のアナログ回路部とデジタル回路部が搭載された半導体集積回路の一例のブロック構成図を示す。同図中、半導体集積回路１は、アナログ回路部２とデジタル回路部３を有している。アナログ回路部２は、電源端子４と接地端子５からアナログ回路部専用の電源を供給されて動作する。デジタル回路部３は、電源端子６と接地端子７からデジタル回路部専用の電源を供給されて動作する。
【０００４】
このように、アナログ回路部２とデジタル回路部３で電源端子と接地端子を別々に分けているのはデジタル回路部で発生した高周波ノイズが電源配線及び接地配線を通してアナログ回路部に混入しアナログ回路部の動作が変動するのを抑制するためである。
【０００５】
例えば、プリンタ等において感光体を感光させる手段として、発光ダイオード（以下、「ＬＥＤ」という）をリニアに配列したＬＥＤアレイを用いたものがある。このようなＬＥＤアレイ駆動用の半導体集積回路においても、アナログ回路部とデジタル回路部が搭載されている。アナログ回路部としてはＬＥＤアレイを電流駆動するための電流駆動回路、基準電圧を発生するバイアス回路、ＬＶＤＳ（Ｌｏｗ  Ｖｏｌｔａｇｅ  Ｄｉｆｆｅｒｅｎｔｉａｌ  Ｓｉｇｎａｌｉｎｇ）受信回路等が含まれる。デジタル回路部としては、シフトレジスタ、論理演算回路等が含まれる。
【０００６】
なお、特許文献１には、半導体チップの外周部にアナログ電源電圧及び接地電圧供給用のパッドを設け、半導体チップ内部にデジタル電源電圧及び接地電圧供給用のパッドを設けることが記載されている。
【特許文献１】特開２００６−１３０６１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ＬＥＤアレイ駆動用の半導体集積回路においても、従来は図５に示すように、アナログ回路部２に電源端子４と接地端子５からアナログ回路部専用の電源が供給されている。しかし、アナログ回路部２内のＬＶＤＳ受信回路は、受信したＬＶＤＳ信号をデジタル信号に変換しデジタル回路部３に供給するため、どうしても高周波ノイズを発生する。
【０００８】
このＬＶＤＳ受信回路で発生した高周波ノイズがアナログ回路部専用の電源端子４と接地端子５に接続された電源配線及び接地配線を通して電流駆動回路やバイアス回路に混入する。このため、バイアス回路が出力する基準電圧が変動するので、この基準電圧で決定されるＬＶＤＳ受信回路の差動増幅器の動作点が変動し、また、電流駆動回路がＬＥＤアレイに供給する駆動電流が変動するという問題があった。なお、上記駆動電流が変動するとプリンタの印刷品質が低下してしまう。
【０００９】
本発明は、上記の点に鑑みなされたものであり、アナログ回路部の一部で発生する高周波ノイズがアナログ回路部の他の部分に混入することを抑制する半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明の半導体集積回路は、アナログ回路部（１２）とデジタル回路部（１３）が搭載された半導体集積回路において、
前記アナログ回路部（１２）は、
外部から入力される小振幅のデジタル信号を大振幅のデジタル信号に変換して前記デジタル回路部に供給する変換回路（１２ａ）と、
基準電圧を生成して前記変換回路に供給するバイアス回路（１２ｂ）を有し、
前記変換回路（１２ａ）に供給する電源（２３）と前記バイアス回路（１２ｂ）に供給する電源（２５）を分離したことにより、
アナログ回路部（１２）の一部で発生する高周波ノイズがアナログ回路部の他の部分に混入することを抑制することができる。
【００１１】
前記半導体集積回路において、
前記変換回路（１２ａ）に供給する電源（２３）と前記デジタル回路部（１３）に供給する電源（２１）を分離した構成とすることができる。
【００１２】
前記半導体集積回路において、
前記変換回路（１２ａ）と前記バイアス回路（１２ｂ）は隣接して配置された構成とすることができる。
【００１３】
前記半導体集積回路において、
前記変換回路（１２ａ）及び前記バイアス回路（１２ｂ）の形成領域（６１）と前記デジタル回路部（１３）の形成領域（６２，６３）を互いに分離して配置した構成とすることができる。
【００１４】
前記半導体集積回路において、
前記変換回路（１２ａ）及び前記バイアス回路（１２ｂ）は単一のウェルに形成され、前記ウェルは共通の接地端子（５４）に接続されることを特徴とする半導体集積回路。
【００１５】
なお、上記括弧内の参照符号は、理解を容易にするために付したものであり、一例にすぎず、図示の態様に限定されるものではない。
【発明の効果】
【００１６】
本発明によれば、アナログ回路部の一部で発生する高周波ノイズがアナログ回路部の他の部分に混入することを抑制することができる。
【発明を実施するための最良の形態】
【００１７】
以下、図面に基づいて本発明の実施形態について説明する。
【００１８】
<本発明の原理構成図>
図１は、本発明のアナログ回路部とデジタル回路部が搭載された半導体集積回路の原理構成図を示す。同図中、半導体集積回路１０は、アナログ回路部１２とデジタル回路部１３を有している。
【００１９】
アナログ回路部１２は、デジタル入力部１２ａと、バイアス部１２ｂと、アナログモジュール１２ｃから構成されている。デジタル入力部１２ａは、例えば外部から供給されるＬＶＤＳ信号を受信してデジタル信号に変換してデジタル回路部１３に供給する。
【００２０】
バイアス部１２ｂは、例えば基準電圧を生成してデジタル入力部１２ａに供給する。デジタル入力部１２ａの差動増幅回路はこの基準電圧に基づいて動作点を決定されて動作する。アナログモジュール１２ｃは、例えばＬＥＤアレイを電流駆動するための電流駆動回路である。
【００２１】
デジタル回路部１３は、例えば発光時間データ及び発光輝度データを供給され、この発光時間データ及び発光輝度データに応じた発光パルスを生成し、発光パルスによってアナログモジュール１２ｃの電流駆動回路の駆動制御を行う。デジタル回路部１３は、電源端子２１と接地端子２２からデジタル回路部専用の電源を供給されて動作する。
【００２２】
アナログ回路部１２のうちデジタル入力部１２ａは、電源端子２３と接地端子２４からアナログ回路部専用の電源を供給されて動作する。また、バイアス部１２ｂ及びアナログモジュール１２ｃは、電源端子２５と接地端子２６からアナログ回路部専用の電源を供給されて動作する。
【００２３】
このように、アナログ回路部１２とデジタル回路部１３で電源端子と接地端子を別々に分けているのはデジタル回路部１３で発生した高周波ノイズが電源配線及び接地配線を通してアナログ回路部１２に混入しアナログ回路部１２の動作が変動するのを抑制するためである。
【００２４】
また、デジタル入力部１２ａと、バイアス部１２ｂ及びアナログモジュール１２ｃで電源端子と接地端子を別々に分けているのはデジタル入力部１２ａで発生した高周波ノイズが電源配線及び接地配線を通してバイアス部１２ｂ及びアナログモジュール１２ｃに混入しバイアス部１２ｂ及びアナログモジュール１２ｃの動作が変動するのを抑制するためである。
【００２５】
<ＬＥＤアレイ駆動回路の構成>
図２は、本発明の半導体集積回路の一実施形態としてのＬＥＤアレイ駆動回路のブロック構成図を示す。このＬＥＤアレイ駆動回路は例えば４８チャネル構成である。  同図中、半導体集積回路３０の入力端子３１，３２には互いに反転したＬＶＤＳ信号として差動クロックＣＬＫ＋，ＣＬＫ−が供給され、ＬＶＤＳ受信回路３３に供給される。ＬＶＤＳ受信回路３３は小振幅のデジタル信号である差動クロックＣＬＫ＋，ＣＬＫ−を大振幅のデジタル信号であるクロックに変換して、ＣＬＫカウンタ３４，シフトレジスタ３５，３６それぞれに供給する。
【００２６】
ＣＬＫカウンタ３４は、上記クロックをカウントしてカウント値を半導体集積回路３０の出力端子３７から外部の発光時間データ及び発光輝度データを供給する装置に対して出力する。
【００２７】
半導体集積回路３０の入力端子４０には、１チャネルについて例えば６ビットの発光時間データが４８チャネル分時系列で供給されシフトレジスタ３５に供給される。シフトレジスタ３５はこの発光時間データを上記クロックでシフトしてラッチする。ラッチされた発光時間データはパラレルにパルス幅変調回路４１に供給される。
【００２８】
半導体集積回路３０の入力端子４２には、１チャネルについて例えば６ビットの発光輝度データが４８チャネル分時系列で供給されシフトレジスタ３６に供給される。シフトレジスタ３６はこの発光輝度データを上記クロックでシフトしてラッチする。ラッチされた発光輝度データはパラレルに電流駆動回路４３に供給される。
【００２９】
半導体集積回路３０の入力端子４５には、システムクロックＳＣＬＫが供給され、ＳＣＬＫカウンタ４６に供給される。ＳＣＬＫカウンタ４６はシステムクロックＳＣＬＫをカウントしてパルス幅変調回路４１に供給する。
【００３０】
パルス幅変調回路４１は、システムクロックＳＣＬＫのカウント値を基準として、チャネル毎に発光時間データで指示されるパルス幅の発光パルスを生成し、４８チャネル分の発光パルスを電流駆動回路４３に供給する。
【００３１】
電流駆動回路４３は、基準電流回路４７で生成した基準電流を供給されている。電流駆動回路４３はチャネル毎に、発光パルスが供給されている期間において、基準電流を基に発光輝度データに応じた駆動電流を生成する。チャネル毎の駆動電流は半導体集積回路３０の出力端子Ｐ０１〜Ｐ４８から４８チャネル分のＬＥＤに供給され、チャネル単位にＬＥＤを駆動する。
【００３２】
<ＬＶＤＳ受信回路の構成>
図３は、ＬＶＤＳ受信回路３３のブロック構成図を示す。ＬＶＤＳ受信回路３３は、バイアス回路（ＢＩＡＳ）５１と、変換回路（ＣＯＭＰ）５２から構成されている。バイアス回路５１と変換回路５２は隣接して配置されている。
【００３３】
バイアス回路５１は、電源電圧ＶＤＤ４の電源端子５３と接地端子５４に接続されて電源を供給されており、２種類の基準電圧を生成して端子Ｉｏｕｔ，Ｉｏｕｔ２から変換回路５２に供給する。
【００３４】
変換回路５２は、電源電圧ＶＤＤ３の電源端子５５と接地端子５４に接続されて電源を供給されており、端子Ｒ，Ｖｄにバイアス回路５１から２種類の基準電圧を供給されている。変換回路５２は上記２種類の基準電圧に基づいたバイアスを設定して変換回路５２内の差動増幅回路の動作点を決定し、変換回路５２は入力端子５６，５７から互いに反転したＬＶＤＳ信号である差動クロックＣＬＫ＋，ＣＬＫ−を供給され、小振幅の差動クロックＣＬＫ＋，ＣＬＫ−を差動増幅することで大振幅のクロックを生成する。このクロックは、後続のデジタル回路部で使用されるハイレベルが例えば電源電圧Ｖｄｄでローレベルが接地電圧ＧＮＤであり、端子ＯＵＴからＬＶＤＳ受信回路３３の出力端子５８を介して出力される。
【００３５】
なお、この実施形態においてバイアス回路５１と変換回路５２で接地端子５４を共有しているのは、半導体集積回路３０は単一ウェル構成であり、ウェルにおいて接地電圧ＧＮＤが共通となり、接地端子数を増やすことが合理的ではないからであるが、勿論、バイアス回路５１と変換回路５２で接地端子を別々に設けても良い。
【００３６】
なお、図２及び図３において、ＬＶＤＳ受信回路３３のバイアス回路５１が図１のバイアス部１２ｂに相当し、ＬＶＤＳ受信回路３３の変換回路５２がデジタル入力部１２ａに相当し、電流駆動回路４３，基準電流回路４７がアナログモジュール１２ｃに相当し、ＣＬＫカウンタ３４，シフトレジスタ３５，３６，パルス幅変調回路４１がデジタル回路部１３に相当する。
【００３７】
<ＬＥＤアレイ駆動回路の電源配線>
図４は、ＬＥＤアレイ駆動回路の電源配線図を示す。同図中、半導体集積回路３０には、ＬＶＤＳ形成領域６１と、デジタル回路形成領域６２，６３と、アナログ回路形成領域６５，６６，６７が設けられている。
【００３８】
ＬＶＤＳ形成領域６１にはＬＶＤＳ受信回路３３が形成されている。デジタル回路形成領域６２にはＣＬＫカウンタ３４及びＳＣＬＫカウンタ４６が形成されており、デジタル回路形成領域６３にはシフトレジスタ３５，３６及びパルス幅変調回路４１が形成されている。
【００３９】
アナログ回路形成領域６５及び６６には電流駆動回路４３が形成されており、アナログ回路形成領域６７には基準電流回路４７が形成されている。つまり、ＬＶＤＳ形成領域６１とデジタル回路形成領域６２，６３とは互いに分離して配置されている。
【００４０】
ＬＶＤＳ形成領域６１の変換回路５２には半導体集積回路３０の電源端子７１，接地端子７２から電源電圧ＶＤＤ３，接地電圧ＧＮＤ３が供給され、バイアス回路５１には半導体集積回路３０の電源端子７４から電源電圧ＶＤＤ４が供給される。
【００４１】
デジタル回路形成領域６２には半導体集積回路３０の電源端子７５，接地端子７６，７７から電源電圧ＶＤＤ１，接地電圧ＧＮＤ１が供給される。デジタル回路形成領域６３には半導体集積回路３０の電源端子７５，７８，接地端子７６，７７，７９から電源電圧ＶＤＤ１，接地電圧ＧＮＤ１が供給される。
【００４２】
アナログ回路形成領域６５，６６，６７には半導体集積回路３０の電源端子８１，８２，８３，接地端子８４，８５から電源電圧ＶＤＤ２，接地電圧ＧＮＤ２が供給される。更に、アナログ回路形成領域６７には半導体集積回路３０の電源端子８６から電源電圧ＶＤＤ２が供給され、また、電源端子７３から電源電圧ＶＤＤ４が供給される。
【００４３】
また、アナログ回路形成領域６５には出力端子Ｐ０１〜Ｐ２４が接続され、アナログ回路形成領域６６には出力端子Ｐ２５〜Ｐ４８が接続され、出力端子Ｐ０１〜Ｐ４８それぞれにＬＥＤが接続される。
【００４４】
電源端子７８（ＶＤＤ１）及び接地端子７９（ＧＮＤ１）は、デジタル回路部専用の電源を供給する図１の電源端子２１及び接地端子２２に対応する。電源端子８１〜８３，８６，７３（ＶＤＤ２，ＶＤＤ４）及び接地端子８４，８５（ＧＮＤ２）は、アナログ回路部専用の電源を供給する図１の電源端子２５及び接地端子２６に対応する。電源端子７１（ＶＤＤ３）及び接地端子７２（ＧＮＤ３）は、アナログ回路部専用の電源を供給する図１の電源端子２３及び接地端子２４に対応する。
【００４５】
このように、デジタル回路形成領域６２，６３とアナログ回路形成領域６５，６６，６で電源端子と接地端子を別々に分け、デジタル回路形成領域で発生した高周波ノイズが電源配線及び接地配線を通してアナログ回路形成領域に混入するのを抑制している。これと共に、ＬＶＤＳ形成領域６１のバイアス回路５１と変換回路５２で電源端子を別々に分け、変換回路５２で発生した高周波ノイズが電源配線を通してバイアス回路５１に混入するのを抑制している。
【図面の簡単な説明】
【００４６】
【図１】本発明のアナログ回路部とデジタル回路部が搭載された半導体集積回路の原理構成図である。
【図２】本発明の半導体集積回路の一実施形態としてのＬＥＤアレイ駆動回路のブロック構成図である。
【図３】ＬＶＤＳ受信回路３３のブロック構成図である。
【図４】ＬＥＤアレイ駆動回路の電源配線図である。
【図５】従来のアナログ回路部とデジタル回路部が搭載された半導体集積回路の一例のブロック構成図である。
【符号の説明】
【００４７】
１０，３０  半導体集積回路
１２  アナログ回路部
１２ａ  デジタル入力部
１２ｂ  バイアス部
１２ｃ  アナログモジュール
１３  デジタル回路部
２１，２３，２５，７１，７４，７５，７８，８１，８２，８３，８６  電源端子
２２，２４，２６，７２，７６，７７，７９，８４，８５  接地端子
３１，３２，４０  入力端子
３３  ＬＶＤＳ受信回路
３４  ＣＬＫカウンタ
３５，３６  シフトレジスタ
３７  出力端子
４１  パルス幅変調回路
４３  電流駆動回路
４６  ＳＣＬＫカウンタ
４７  基準電流回路
５１  バイアス回路
５２  変換回路
６１  ＬＶＤＳ形成領域
６２，６３  デジタル回路形成領域
６５，６６，６７  アナログ回路形成領域
【図１】
2008252003.tif 000003
【図２】
2008252003.tif 000004
【図３】
2008252003.tif 000005
【図４】
2008252003.tif 000006
【図５】
2008252003.tif 000007