(57)【要約】【課題】Ｗ−ＣＤＭＡシステムのセルサーチの第２段階におけるコンマフリー演算の処理時間を短縮する。【解決手段】受信データの各ブロックＢi（ｉ＝１，２…１５）と各ＳＳＣコードＣj（ｊ＝１，２…１６）との相関結果Ｂi＊ＣjをＲＡＭ１０に格納して順次読み出し、加算器２０および積算レジスタ２２で各位相各グループごとに積算する処理において、処理の順番を変更して、或る位相においてすべてのグループの処理を完了した後、次の位相の処理を行う。この際に、次のグループにおいても使用可能な相関結果をレジスタ１４，１６に格納して次のグループの処理においてはＲＡＭから読み出す代わりにレジスタの値を加算することにより、ＲＡＭの読み出し回数を減らして処理時間を短縮する。さらに、グループの処理の順番を変更すれば、必ず２つの相関結果が次のグループの処理においても使用可能となる。【選択図】図４
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【特許請求の範囲】
【請求項１】
所定長のフレームに区切られ、各フレームは複数のスロットに区切られ、各フレーム内の複数のスロットのそれぞれには所定の配置パターンで符号が符号多重され、スロットの区切り位置が決定済である受信データから、フレームの区切り位置と多重されている符号の配置パターンとを決定する演算回路であって、
１フレームに含まれるスロットの数に等しい数の、決定済のスロット区切り位置で区切られた受信データのブロックの各々について、とり得る全ての符号との相関結果を格納するメモリと、
とり得る全てのフレーム区切り位置ととり得る全ての符号配置パターンについて、メモリに格納されている相関結果を総計することによって、フレーム区切り位置と符号配置パターンの組み合わせの全てについての相関結果の総計を順次算出する加算器と、
加算器が算出した相関結果の総計が最大となるフレーム区切り位置と符号配置パターンの組み合わせを決定することによって、受信データのフレーム区切り位置と符号配置パターンを決定する比較器とを具備する演算回路において、
次回の総計においても使用することができる相関結果を次回の総計に使用するために一時的に保持するレジスタを具備することを特徴とする演算回路。
【請求項２】
前記加算器は各フレーム区切り位置において所定の順序でとり得る配置パターンの全てについての総計を行った後、次のフレーム区切り位置における総計を計算する、という順序で順次総計を計算し、
同じ符号が同じスロット位置に続けて出現する回数が最大となるように前記配置パターンの前記所定の順序が決定される請求項１記載の演算回路。
【請求項３】
複数の前記レジスタの出力を順次選択して前記加算器へ供給するセレクタをさらに具備する請求項１または２記載の演算回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は演算回路、特に、Ｗ−ＣＤＭＡ移動通信システムにおけるセルサーチの第２段階で行なわれるコンマフリー演算を行う演算回路に関する。
【背景技術】
【０００２】
例えば、Ｗ−ＣＤＭＡ移動通信システムにおいては、移動局がその周辺に存在する基地局を探し出して同期をとる処理を高速で達成するために、３段階セルサーチが行なわれる。この３段階セルサーチの第２段階において、コンマフリー演算により受信データのフレーム先頭位置と使用されているスクランブルコードのグループ（以下コードグループ）が決定される。
【０００３】
このコンマフリー演算では、１フレームを構成する１５スロットの各スロット先頭にコードグループに対応した配置パターンで符号多重されて配置されたＳＳＣ（Secondary Synchronization Code）コードとの相関をとることにより、フレーム先頭位置（位相）とスクランブルコードグループとが決定される。
【０００４】
具体的には、まず、セルサーチの第１段階で最大５０までの処理パスについて決定されたスロット先頭位置で区切られた受信データの１５個のブロックの各々について、１６種類のＳＳＣコードとの相関結果を計算してメモリに記憶する。すなわち、
１５（ブロック数）×１６（ＳＳＣコードの数）×処理パス数
の相関結果がＲＡＭに格納される。そして、１５通りのフレーム先頭位置と、６４種類のＳＳＣコード配置パターンとの組み合わせについて、順次ＲＡＭに格納されている相関結果を読み出して加算し、その総計が最大となる組み合わせを決定することにより、各処理パスについてフレーム先頭位置とＳＳＣコードの配置パターンが決定される。６４種類のＳＳＣコード配置パターンは、各グループが複数のスクランブルコードで構成される６４種類のコードグループにそれぞれ対応しているので、ＳＳＣコードの配置パターンが決まればコードグループが決まる。
【０００５】
セルサーチの第３段階では、第２段階のコンマフリー演算で決定されたコードグループに属するスクランブルコードの中から１つのスクランブルコードが決定される。
【０００６】
【特許文献１】特開２０００−３４９７３９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明の目的は、例えば上記のようなコンマフリー演算を従来よりも高速に行うことのできる演算装置を提供することにある。
【課題を解決するための手段】
【０００８】
本発明によれば、所定長のフレームに区切られ、各フレームは複数のスロットに区切られ、各フレーム内の複数のスロットのそれぞれには所定の配置パターンで符号が符号多重され、スロットの区切り位置が決定済である受信データから、フレームの区切り位置と多重されている符号の配置パターンとを決定する演算回路であって、１フレームに含まれるスロットの数に等しい数の、決定済のスロット区切り位置で区切られた受信データのブロックの各々について、とり得る全ての符号との相関結果を格納するメモリと、とり得る全てのフレーム区切り位置ととり得る全ての符号配置パターンについて、メモリに格納されている相関結果を総計することによって、フレーム区切り位置と符号配置パターンの組み合わせの全てについての相関結果の総計を順次算出する加算器と、加算器が算出した相関結果の総計が最大となるフレーム区切り位置と符号配置パターンの組み合わせを決定することによって、受信データのフレーム区切り位置と符号配置パターンを決定する比較器とを具備する演算回路において、次回の総計においても使用することができる相関結果を次回の総計に使用するために一時的に保持するレジスタを具備することを特徴とする演算回路が提供される。
【０００９】
前記加算器は各フレーム区切り位置についてとり得る符号の配置パターンの全ての総計を行った後、次のフレーム区切り位置についての総計を計算する、という順序で順次総計を計算し、同じ符号が同じ位置に続けて出現する回数が最大となる順番でとり得る符号の配置パターンの試行の順番が設定されることが好ましい。
【発明の効果】
【００１０】
次回の総計においても使用することができる相関結果をレジスタに一時的に保持することにより、メモリの読み出し回数が減り、処理時間が短縮される。
【発明を実施するための最良の形態】
【００１１】
図１はＷ−ＣＤＭＡ移動通信システムにおける、ＳＳＣコードの配置パターンとスクランブルコードグループの関係を示す。図１において、例えばスクランブルコードグループ０（Ｇｒｏｕｐ０）に属するスクランブルコードが使われている場合、図１中の“Ｇｒｏｕｐ０”の行に示されるように、スロット１〜スロット１５には“コード１”→“コード１”→“コード２”→…→“コード１６”の順でＳＳＣコードが配置されている。従って、コンマフリー演算において、すべてのコードグループすべてのフレーム位相の組み合わせのそれぞれについてＳＳＣコードとの相関結果の総計を計算することによってそれぞれの組み合わせに対する相関結果を算出し、それが最大であるものを決定することにより、フレーム先頭位置とスクランブルコードグループを決定することができる。
【００１２】
図２は従来のコンマフリー演算の処理の順序を示すフローチャートである。この処理に先立って、前述したように、
１５（ブロック数）×１６（ＳＳＣコードの数）×処理パス数
の相関結果がＲＡＭに格納されている。
【００１３】
ここで、受信データの１５ブロックＢ1，Ｂ2，Ｂ3…Ｂ15のうち、Ｂ1をフレーム先頭のスロット１とするものを“位相０”と表わし、Ｂ2を先頭とするものを“位相１”と表わす。すなわち、ブロックＢi（ｉ＝１，２，３…１５）をフレーム先頭とするものを位相ｉ−１と表わすものとする。このとき、まずグループ０位相０についてメモリに格納されている相関結果を加算し（ステップ１０００）、その結果とグループおよび位相をレジスタに保持する（ステップ１００２）。すなわち１６種類のＳＳＣコードをＣj（ｊ＝１，２…１６）で表わし、ブロックＢiとＳＳＣコードＣjとの相関結果をＢi＊Ｃjと表わすとき、図１よりグループ０のＳＳＣコードの配置はＣ1，Ｃ1，Ｃ2，Ｃ8…であるからグループ０位相０の加算結果００００は、
００００＝Ｂ1＊Ｃ1＋Ｂ2＊Ｃ1＋Ｂ3＊Ｃ2＋Ｂ4＊Ｃ8…
のようにして算出される。
【００１４】
次にグループ０位相１の加算結果０００１が
０００１＝Ｂ2＊Ｃ1＋Ｂ3＊Ｃ1＋Ｂ4＊Ｃ2＋Ｂ5＊Ｃ8…
のようにして算出される（ステップ１００４）。そして加算結果０００１が保持されている加算結果００００と比較され（ステップ１００６）、大きい方の結果が保持される（ステップ１００８）。これらの処理をグループ６３位相１４まで、すなわち加算結果６３１４まで繰り返し（ステップ１０１０）、最終的に保持されているグループと位相がパス０のコードグループと位相（フレーム区切り位置）になる（ステップ１０１２）。この処理がパス数分繰り返される（ステップ１０１４）。
【００１５】
本発明ではまず、従来のように１つのコードグループに対してすべての位相の処理を行った後次のコードグループの処理を行うのでなく、処理の順番を変えて、或る位相においてすべてのコードグループの処理を順次行った後に、次の位相の処理を行う。すなわち、
【００１６】
【数１】
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の順に加算および比較の処理を行う。こうすることにより、加算結果００００を得るための加算と次の加算結果０１００を得るための加算との間で、相関結果Ｂ1＊Ｃ1とＢ2＊Ｃ1が共通する。また、加算結果０１００を得るための加算と次の加算結果０２００を得るための加算との間で、相関結果Ｂ1＊Ｃ1とＢ8＊Ｃ16とが共通する、したがって次の加算においても使用される相関結果をレジスタに保持して次の加算においてはＲＡＭから読み出さずにレジスタに保持されている値を加算するようにすれば、処理時間が短縮される。
【００１７】
さらに、コードグループの順番を図３に示すように変更する。図３中で網かけが施されている相関結果は前回の加算処理で使用したものをレジスタに保持して使用することができる。図３から明らかなように、必ず２つの相関結果を次回の加算で使用することができるので、初回以外のＲＡＭからの読み出し回数を１５回から１３回に減らすことができ、約１３％の処理時間の短縮が達成される。
【００１８】
図４は上記の処理を実現する本発明の一実施形態に係るコンマフリー演算回路の構成を示す。図５は図４の回路の動作を示すタイミングチャートであり、（ａ）欄は動作クロック、（ｂ）〜（ｌ）欄はそれぞれ図４中（ｂ）〜（ｌ）で示す個所の状態の遷移を示す。図中に明示されていないが、（ａ）欄の動作クロックは制御部１２および各レジスタ１４，１６，２２，２４，２８に供給される。
【００１９】
図４のＲＡＭ１０には、演算開始前に相関結果Ｂi＊Ｃj（ｉ＝１，２，…１５；ｊ＝１，２，…１６）が予め格納される。制御部１２は、演算開始指示が与えられると、動作クロック毎に変化するアドレスをＲＡＭ１０に与えて、図５の（ｂ）欄に示すように順次相関結果Ｂi＊Ｃjを読み出して加算器２０へ供給する。レジスタ１４，１６に一時的に保持すべき相関結果が読み出された時には、データ格納指令１，２（（ｅ）欄および（ｇ）欄）を有効（Ｌレベル）にして相関結果をレジスタ１４，１６に保持する。保持されている値を使用するときは、マスク１８に与えるレジスタ値マスク（（ｄ）欄）をＬレベルにしてマスクを解除する。
【００２０】
積算レジスタ２２は、各グループ各位相の処理の開始時にデータ先頭パルス（（ｃ）欄）によりリセットされ、動作クロックごとに加算器２０の出力をラッチして加算器２０の入力の１つにフィードバックする。加算器２０の他の入力にはＲＡＭ１０の読み出しデータおよびマスク１８を介するレジスタ１４，１６の出力が供給される。したがって、加算器２０からは図５の（ｉ）欄に示すように、動作クロック毎にＲＡＭ１０の読み出しデータの積算値Σ１，Σ２…が順次出力される。レジスタ１４，１６の出力がマスク１８でマスクされていないときは、レジスタ１４，１６に保持されている値が積算値にさらに加算される。各グループ各位相の処理における最終的な積算値はデータ先頭パルス（（ｃ）欄）により結果レジスタ２４に保持され（（ｋ）欄）、大小比較器２６の一方の入力へ供給される。大小比較器２６の他方の入力へは最大値保持レジスタ２８に保持されている値が供給され、２つの入力のより大きい方が大小比較器２６から出力されて最大値保持レジスタ２８へ供給され、動作クロック毎にそれが最大値保持レジスタ２８にラッチされる。したがって、全グループ全位相の処理が終了した時点で、最大値保持レジスタ２８には各グループ各位相の積算結果のうち最大のものが保持され、そのときのグループおよび位相のコンマフリー演算結果として出力される。
【００２１】
図５に示した例では、グループ０位相０（００００）の加算の際に、（ｆ）欄および（ｈ）欄に示すように、相関結果Ｂ1＊Ｃ1とＢ2＊Ｃ1がレジスタ１４，１６にそれぞれ保持され、次のグループ１位相０（０１００）の加算においてＲＡＭ読み出し出力Ｂ3＊Ｃ5の積算の際に同時に加算される。したがってグループ１位相０の加算は１３クロック（１３回のＲＡＭ読み出し）で完了する。また、グループ１位相０の加算の際に相関結果Ｂ8＊Ｃ16がレジスタ１６に保持され、レジスタ１４に保持されている相関結果Ｂ1＊Ｃ1とともに次のグループ２位相０の加算において使用されるので、グループ２位相０の加算もまた１３クロックで完了する。
【００２２】
図６は図４の回路の一変形を示す。図６の回路においては、レジスタ１４，１６の出力のいずれか一方がセレクタ３０で選択され、マスク１８を経て加算器２０へ供給される。その他の点は図４の回路と同一である。図６の回路において、セレクタ３０はレジスタ１４，１６の出力を２クロックにわたって順次選択して加算器２０へ供給する。したがって加算器２０の入力を１つ減らして回路規模を削減することができる。
【００２３】
図３に示したコードグループの処理順序において、例えばグループ０とその次の次のグループ２とでは同じスロット位置に符号２が現われる。したがって、次々グループの加算処理で使用する相関結果を格納するレジスタを２個さらに追加し、交互に使用することでＲＡＭの読み出し回数をさらに減らすことができる。
【図面の簡単な説明】
【００２４】
【図１】Ｗ−ＣＤＭＡシステムにおけるＳＳＣコードの配置パターンとスクランブルコードグループの関係を示す図である。
【図２】従来のコンマフリー演算の処理順序を示すフローチャートである。
【図３】本発明における処理順序を説明するための図である。
【図４】本発明の一実施形態に係るコンマフリー演算回路の回路図である。
【図５】図４の回路の動作を示すタイミングチャートである。
【図６】図４の回路の一変形を示す回路図である。
【図１】
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【図２】
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【図４】
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【図５】
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【図６】
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【図３】
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