(57)【要約】      （修正有）【課題】面積上の不利益を低減する事が出来る、抵抗容量構造体及びその製造方法を提供する。【解決手段】抵抗容量構造体１０はマイクロ電子回路内の少なくとも２つのノード間の電気容量を提供する。抵抗容量構造体の最下プレート１２は電気抵抗層を含み、これは回路内の別のノードとの間の電気抵抗経路を提供する。抵抗容量構造体は、中間レベルの誘電体層１４の上面又はその中に形成することができる。もしくは、電気抵抗層は、中間レベルの誘電体層の間に配置されたキャビティを充填して、結果的に中間レベルの誘電体層の間の電気抵抗経路を提供するために使用できる。【選択図】図１Ａ
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【特許請求の範囲】
【請求項１】
抵抗容量構造体を製造する方法であって、
基板を準備する段階と、
前記基板上に第１の層を堆積する段階であって、前記第１の層は第１の電気接触部を第２の電気接触部に電気的に接続し、前記第１の層は前記抵抗容量構造体の最下プレート及び抵抗素子として機能するようになった段階と、
前記第１の層の上に誘電材料を含む第２の層を堆積する段階と、
を含むことを特徴とする方法。
【請求項２】
前記第１の層は少なくとも５ｋΩ／スクエアのシート電気抵抗をもつことを特徴とする請求項１に記載の方法。
【請求項３】
前記第２の層の上に第３の層を堆積する段階を更に含み、前記第３の層が、前記抵抗容量構造体の最上プレートとして機能する導電材料を含むことを特徴とする請求項１に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マイクロ電子デバイス及び半導体製造に関し、詳細には、バックエンド処理中に形成され得る誘電体層間の抵抗容量構造体に関する。
【背景技術】
【０００２】
気圏環境及び宇宙環境において、マイクロ電子回路は、低高度の場合よりもの高レベルの放射線に晒される。高レベルの放射線は、回路内の電圧状態の過渡変化をもたらし、結果的に回路動作を妨害する。多くの場合、この妨害は従来型回路の作動に悪影響を及ぼす。従って、高高度用途において、マイクロ電子は、回路動作が妨害されないように放射線に対して「強化されている」場合が多い。マイクロ電子を強化するための種々の方法が存在する。１つの方法は、複製コンポーネントを作成して、複製コンポーネントの多数出力に関連する値を出力する多数決方式を利用する方法である。多数決方式と組み合わせて使用することができる他の方法は、重要な回路ノードの間の伝播経路に遅延素子を挿入する方法である。作動時、電圧状態における過渡妨害に関連する電荷を遅延素子によって重要な回路ノードの電圧レベルに影響を与える前に消滅するようになっている。一般に、これらの遅延素子はレジスタとキャパシタを組み合わせたものを備えている。遅延素子は、放射線の影響を低減するのに有用ではあるが、マイクロ電子回路のレイアウトにおける面積上の不利益をもたらす。例えば、基板内に形成されてフロントエンドのデバイス沿いのレジスタ及びキャパシタは、チップのダイ寸法を非常に大きくする場合がある。
【０００３】
この面積上の不利益を低減するために、遅延素子は、中間レベル誘電体内、及びフロントエンドのデバイスに電気的に接続される関連の金属相互接続層内に形成される。電気接続部はフロントエンドデバイスをレジスタ又はキャパシタに接続することができる。一方で、バイアにより各中間レベル誘電体層の間の電気接続が可能になるので、レジスタ及びキャパシタで遅延素子構造体を形成することができる。中間レベルレジスタ及びキャパシタとしては、金属−絶縁体−金属（ＭＩＭ）キャパシタ及び金属レジスタを挙げることができる。このような中間レベルデバイスにより面積上の不利益は低減されるが、処理費用及び追加の処理ステップが増える。例えば、レジスタ及びキャパシタを形成するために、別個のフォトリソグラフィーパターニング及びエッチングステップが必要となる。従って、処理費用及び中間レベルデバイスの複雑性を低減することが望ましい。
【発明の開示】
【０００４】
本発明は、抵抗容量構造体及びその製造方法に関する。
【０００５】
１つの実施例において、抵抗容量構造体は、基板、基板の上面に配置される第１の層、及び誘電材料で作られ第１の層の上面に配置される第２の層を含む。作動時、第１の層は、第１の電気接触部を第２の電気接触部に電気的に接続する。従って、第１の層は、抵抗容量構造体の最下プレート及び抵抗素子として機能する。好ましくは、第１の層は、少なくとも５ｋΩ／スクエアのシート電気抵抗をもつ材料を含む。
【０００６】
抵抗容量構造体を製造する方法は、基板を準備する段階と、第１の電気接触部が第２の電気接触部に電気的に接続するように基板上に第１の層を堆積する段階と、第１の層の上に誘電材料を含む第２の層を堆積する段階と、を含む。
【０００７】
例示的な方法は、第２の層上に導電材料で作られた第３の層を堆積する段階を含む。第３の層は抵抗容量構造体の最上プレートとして機能する。
【０００８】
１つの実施例において、第１の層は窒化タンタル（ＴａＮ）を含む。ＴａＮの電気抵抗はＴａＮの窒化含有量を調整することで調節できる。ＴａＮは、スパッタ堆積プロセスで堆積でき、抵抗容量構造体に関連する所望のＲＣ時定数を得るように窒素（Ｎ２）分圧を調整できる。もしくは、スパッタ堆積プロセスの代わりに、化学気相堆積（ＣＶＤ）又は別の適切なプロセスを利用してＴａＮを堆積できる。
【０００９】
１つの実施例において、抵抗容量構造体を形成する方法は、フォトレジスト層を堆積する段階と、第１の層及び第２の層を構成する積層体の一部をエッチング除去する段階と、を含む。ＴａＮは抵抗容量構造体の最下プレートとして機能するので、フォトレジスト層のパターン形成及び積層体のエッチングは、単一のリソグラフィー反復工程で行うことができる。
【００１０】
別の実施例において、抵抗容量構造体は、基板にキャビティを形成して、キャビティ内に第１の層及び第２の層を堆積することで作ることができる。
【００１１】
回路内の２つのノード間に遅延を与えるために、抵抗容量構造体はマイクロ電子デバイスの近くに配置することができる。例えば、抵抗容量構造体は２つのＭＯＳデバイスのゲート間に接続することができる。
【００１２】
別の実施例において、抵抗構造体を製造する方法は、第１の電気接触部とキャビティを含む基板を準備する段階を含み、キャビティが第１の電気接触部の上に配置されており、スパッタ堆積プロセスを用いて、キャビティとＴａＮ層を含む第１の電気接触部とを一致させるようになっている。
【００１３】
別の実施例において、抵抗構造体を製造する方法は、第１の誘電体層を基板の上に堆積する段階と、第２の電気接触部がＴａＮ層に接続するように第１の誘電体層内に第２の電気接触部を形成する段階と、を更に含む。別の実施例において、キャビティは第２の誘電材料で充填することができる。
【００１４】
前述の並びに別の態様及び利点は、当業者であれば、必要に応じて添付図面を参照しながら以下の詳細な説明を読むことで理解できるはずである。更に、発明の開示は例示的なものであり請求項に記載の本発明の範囲を限定するものではないことを理解できるはずである。
【００１５】
以下には図面と共に特定の実施例が示されており、種々の図面中で同じ構成要素は同じ参照番号で示されている。
【発明を実施するための最良の形態】
【００１６】
抵抗容量構造体及びその製造方法を示す。抵抗容量構造体は、少なくとも２つのノードの間の電気容量、並びに少なくとも１つの別のノードとの間の電気抵抗経路をもたらす。そのために、抵抗容量構造体は、キャパシタの最下プレート、並びに抵抗素子として機能する第１の層を含む。第１の層は、基板と誘電材料で作られた第２の層との間にサンドイッチすることができる。
【００１７】
図１Ａは、第１の層１２、第２の層１４、及び第３の層１６を含む抵抗容量構造体１０を示す。第２の層１４は誘電体材料を含み、第１の層１２と第３の層１６がそれぞれもたらす最下プレートと最上プレートとの間にサンドイッチされている。基板１８上に配置された第１の層１２は、少なくとも５ｋΩ／スクエアのシート電気抵抗の材料を含むことが好ましい。第３の層１６は導電材料を含むことが好ましい。
【００１８】
図１Ａにおいて、層１２−１４は基板１８の表面２２に対して平坦である積層体２０を形成する。第１の層１２は、基板１８内に配置された接触部２４−２５に電気的に接続する。例えば、接触部２４−２５は、ＭＯＳトランジスタ等のマイクロ電子デバイスに電気接触できる。第３の層１６は、バイア２６に電気的に接続する。バイア２６は、積層体２０と一緒に中間レベル誘電体層２８内に配置される。バイア２６は、積層体２０と、誘電体層２８の上に配置される誘電体層内に位置する上位レベルの金属層との間を電気的に接続する。積層体２０は任意の中間レベルの誘電体層の間に配置できることを理解されたい。この場合、接触部２４−２５は基板１８の下側に位置する金属層に接続されるバイアとすることができる。
【００１９】
図１Ｂは抵抗容量構造体３２の別の構成を示す。この構成において、抵抗容量構造体３２は、基板３６のキャビティ内に形成される積層体３４を含む。積層体は、第１の層４０と第３の層４２との間にサンドイッチされている第２の層３８を含む。第１の層４０及び第３の層４２のそれぞれは、第２の層３８につながる最下プレート及び最上プレートをもたらす。基板３６の表面４４に平行な第１の層４０は、少なくとも５ｋΩ／スクエアのシート電気抵抗をもつ材料を含むことが好ましい。第３の層４２は導電材料を含むことが好ましい。第２の層３８は誘電材料を含む。抵抗容量構造体１０と同様に、第１の層４０は、基板３６内に配置される接触部又はバイアに接続することができ、第３の層４２は、中間レベルの誘電体層４４内に配置されるバイアに接続することができる。図１Ｂにおいて、第１の層は接触部４６−４７に接続する。第３の層はバイア４８に接続される。
【００２０】
図１Ｃは、抵抗容量構造体５０の回路図を示す。抵抗容量構造体５０の電気抵抗５２−５３は、第１の層１２、４０等の電気抵抗層によって規定される。電気抵抗５２−５３は、ノードＡとＣとの間の電気抵抗経路をもたらす。また、電気抵抗層は、ノードＡ及びＣをノードＢに接続するキャパシタ５４の最下プレート接続部を規定する。
【００２１】
図２Ａ−Ｄ及び図３Ａ−Ｄは、抵抗容量構造体の製造を示す断面図である。図２Ａ−Ｄは、基板上に配置された積層体の層を含む抵抗容量構造体の製造を示す。一方で、図３Ａ−Ｄは、キャビティ内に形成される抵抗容量構造体の製造を示す。
【００２２】
図２Ａを参照すると、基板１００を準備する。基板１００は接触部１０２−１０３を備えている。基板１００は接触部１０２−１０３間の電気的絶縁をもたらすフィールド酸化物又は他の種類の誘電材料を含むことができる。
【００２３】
図２Ｂにおいて、基板１００の上面には電気抵抗層１０４、誘電体層１０６、及び導電層１０８が堆積されている。電気抵抗層１０４は接触部１０２−１０３に電気的に接続する。
【００２４】
１つの実施例において、電気抵抗層は窒化タンタル（ＴａＮ）を含有する。一般に銅相互接続のバリア層として使用されるＴａＮは、物理的な堆積プロセス（つまり、スパッタ堆積）で堆積することができる。電気抵抗が少なくとも５ｋΩ／スクエアであることを保証するために、堆積時の窒素（Ｎ２）分圧は、約２５％又はそれ以上である必要がある。テーブル１は、約１００オングストロームの厚さのＴａＮフイルムに関する、シート電気抵抗とＮ２分圧との間の相関を示している。１００ｋΩ／スクエア又はそれ以上の大きなシート電気抵抗に関しては、Ｎ２分圧は約４０から５０％の範囲でなければならないことが予期できる。
【００２５】
テーブル１
【表１】
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【００２６】
電気抵抗層の他の適切な材料としては、クロムシリコン（ＣｒＳｉ）又はアルミニウムシリコン窒化物（Ａ１ＳｉＮ）を挙げることができるが、これらに限定されるものではない。
【００２７】
誘電体層１０６は、酸化タンタル（例えばＴａ２０５）、二酸化シリコン（Ｓｉ０２）、及びシリコン窒化物（ＳｉＮ）等の種々の材料を含むことができるが、これらに限定されるものではない。。
【００２８】
抵抗容量構造体の上面として機能する金属導電層１０８は、ＴｉＮ又は任意の他の一般的な導電材料といった金属材料又は半導体材料を含むことができる。
【００２９】
図２Ｃにおいて、層１０４−１０８がパターン形成及びエッチングされている。フォトレジスト層１１０が導電層１０８の上面に堆積されてパターン形成されている。フォトレジスト層１１０のパターンは、層１０４−１０８に転写されている（例えば、プラズマエッチングにより）。電気抵抗層１０４は抵抗容量構造体の最下プレート接触部としても機能するので、抵抗容量構造体は、１つのフォトリソグラフィー工程（つまり、フォトレジスト堆積及び露光）及び１つのエッチング工程を含む、単一のフォトリソグラフィー反復工程で製作することができる。
【００３０】
層１０４−１０８のパターン形成後にフォトレジスト層１１０を除去することができ、基板１００は更なるバックエンドプロセスを経ることができる。図２Ｄは、誘電性フイルム１１２で被覆された層１０４−１０８を示す。誘電性フイルム１１２は、導電層１０８が露出するようにエッチングされている。後続のバイア充填プロセスは、誘電性フイルム１１２の露出部１１４を埋めることができる。
【００３１】
図３Ａ−Ｄは、キャビティ内での抵抗容量構造体の製造を示す。図３Ａは、キャビティ１２２及び接触部１２３−１２４を含む基板１２０を示す。基板１２０は、接触部１２３−１２４間の電気的絶縁をもたらすフィールド酸化物又は他の種類の誘電材料を含む。キャビティ１２２は、プラズマエッチングで形成され、パターン形成されたフォトレジスト層１２６によって規定される。
【００３２】
図３Ｂにおいて、フォトレジスト層１２６は除去されて、キャビティ１２２は電気抵抗層１２８、誘電体層１３０、及び導電層１３２で充填されている。前述のように、電気抵抗層１２８は、例えばＴａＮ、ＣｒＳｉ、又はＡｌＳｉＮを含むことができ、誘電体層１３０は、酸化タンタル、Ｓｉ０２、及びＳｉＮを含むことができ、導電層１３２は、ＴｉＮ又はタングステン（Ｗ）、又はＴｉＮ／Ｗ積層体を含むことができる。
【００３３】
図３Ｃは平坦化の後の層１２８−１３２を示す。層１２８−１３２の平坦化は、誘電体層及び抵抗容量構造体の最上プレート及び最下プレートを、基板１２０内に配置され得る他のデバイス及び電気相互接続部から絶縁する。例えば、平坦化は化学機械研磨（ＣＭＰ）を用いて行うことができる。
【００３４】
層１２８−１３２の平坦化の後に、基板１２０は更なるバックエンドプロセスを経ることができる。図３Ｄは誘電性フイルム１３４の下に配置される層１２８−１３２を示す。誘電性フイルム１３４は導電層１３２が露出するようにエッチングされている。後続のバイア充填プロセスは、誘電性フイルム１３４の露出部１３６を埋めることができる。
【００３５】
別の実施例において、電気抵抗層は抵抗構造体を形成するために使用できる。この構造体は中間レベルの誘電体層内に配置することができ、中間レベルの誘電体層の一方側に配置される接触部の間の電気抵抗経路をもたらすことができる。
【００３６】
図４Ａは抵抗構造体１４０を示す。抵抗構造体１４０はキャビティ１４４の表面に合致した電気抵抗層１４２を含む。キャビティ１４４の残余部は誘電材料で充填される。キャビティ１４４は基板１４６内に配置される。電気抵抗層１４２は少なくとも５ｋΩ／スクエアのシート電気抵抗をもつことが好ましい。誘電性フイルム１４８は基板１４６の上に配置される。例えば、基板１４６及び誘電性フイルム１４８は中間レベルの誘電体層を含むことができる。しかしながら、他の種類の層も可能である。作動時、電気抵抗層１４４は、基板１４６及び誘電性フイルム１４８内にそれぞれ配置される電気接触部１５０−１５１の間の電気的接続をもたらす。１つの実施例において、電気抵抗層１４２はＴａＮを含む。しかしながら、電気抵抗層は、ＣｒＳｉ又はＡｌＳｉＮといった他の材料を含むこともできる。バイア１５１は、金属層１５２及び接触部１５４−１５５と一緒になって、電気抵抗層１４４のノードを誘電性フイルム１４８の下の他のデバイスへ接続するために使用できる。別の実施例において、電気抵抗層のノードは誘電性フイルム１４８の上に配置されるデバイスに接続することができる。
【００３７】
図４Ｂは抵抗構造体１５６の電気回路を示す。電気抵抗層は２つのノードＥ及びＤ間の電気抵抗１５８をもたらす。
【００３８】
図５Ａ−Ｄは抵抗構造体の製造を示す断面図である。図５Ａはキャビティ１６２及び接触部１６４−１６５を備える基板１６０を示す。基板１６０は、接触部１６４−１６５間の電気的絶縁をもたらすフィールド酸化物又は他の種類の誘電材料を含むことができる。キャビティ１６２はプラズマエッチングで形成され、パターン形成されたフォトレジスト層１６６によって規定されるパターンを有している。
【００３９】
図５Ｂにおいて、フォトレジスト層１６６は除去され、キャビティ１６２は電気抵抗層１６８に合致している。
【００４０】
図５Ｃは平坦化又はエッチング後の電気抵抗層１６８を示す。層１６８の平坦化又はエッチングは、電気抵抗層１６８を基板１６０内に配置できる別のデバイス及び電気的相互接続部から絶縁する。例えば、平坦化はＣＭＰを利用して行うことができる。もしくは、電気抵抗層１６８は、プラズマエッチングを用いて除去することができる。例えば、プラズマエッチングは、基板１６０の上面をエッチングして、電気抵抗層の残余部で充填されたキャビティ１６８を残すようにデザインできる。
【００４１】
電気抵抗層１６８を平坦化又はエッチングした後に、基板１６０は更なるバックエンドプロセスを経ることができる。図５Ｄは基板１６０の上面に堆積した誘電性フイルム１７０を示す。誘電性フイルムはキャビティ１６２の残余部を充填する。もしくは、誘電性フイルム１７０の堆積前に、別個の誘電性フイルムをキャビティ１６２内に堆積させることができる。例えば、キャビティ１６２をＳｉ０２又はＳｉＮ金属で充填することができる。ＳｉＮは、誘電性フイルム１７０内で行われる後続のバイアエッチングのための好適なエッチングストップ材料であると予想される。
【００４２】
図５Ｄに戻ると、誘電性フイルム１７０は電気抵抗層１６８の部分１７２が露出するようにエッチングされている。後続のバイア充填プロセスは、部分１７２を埋めて電気抵抗層１６８の露出部との電気接続を確立する。
【００４３】
当業者であれば、請求項が定める本発明の範疇及び精神から逸脱することなく、これらの実施例に対する変更及び変形を行い得ることを理解できるはずである。従って、図面は抵抗及び抵抗容量構造体の例示的な構成を示唆することが意図されている。図面では電気抵抗層が２つの電気接触部を接続するように示されているが、電気抵抗層が複数の電気接触部を接続するのに利用できることを理解されたい。また、用語「接触」はフロントエンドのデバイス（例えば、ＣＭＯＳトランジスタ、キャパシタ等）とバックエンドのデバイスとの間の中間レベルの電気的接続を意味するものである。一方で、用語「バイア」はバックエンドの相互接続部とデバイスとの間の中間レベルの電気的接続を意味するものである。しかしながら、「接触」及び「バイア」は誘電体層における様々な場所で置き換えできること、及び図面及び関連の説明は限定的ではないことを理解されたい。
【００４４】
従って、本発明の詳細な説明は例示的なものであり当業者に本発明を実施する際のベストモードを教示することを目的としている。詳細は、実質的に発明の精神から逸脱することなく様々であり、請求項の範囲内の全ての変形例の専用が保持されている。
【図面の簡単な説明】
【００４５】
【図１Ａ】基板上に堆積された積層体を有する例示的な抵抗容量構造体の断面図である。
【図１Ｂ】キャビティ内に堆積された積層体を有する例示的な抵抗容量構造体の断面図である。
【図１Ｃ】図１Ａ−１Ｂの抵抗容量構造体を示す電気回路図である。
【図２Ａ】１つの実施例による図１Ａの抵抗容量構造体の製造を示す断面図である。
【図２Ｂ】１つの実施例による図１Ａの抵抗容量構造体の製造を示す断面図である。
【図２Ｃ】１つの実施例による図１Ａの抵抗容量構造体の製造を示す断面図である。
【図２Ｄ】１つの実施例による図１Ａの抵抗容量構造体の製造を示す断面図である。
【図３Ａ】１つの実施例による図１Ｂの抵抗容量構造体の製造を示す断面図である。
【図３Ｂ】１つの実施例による図１Ｂの抵抗容量構造体の製造を示す断面図である。
【図３Ｃ】１つの実施例による図１Ｂの抵抗容量構造体の製造を示す断面図である。
【図３Ｄ】１つの実施例による図１Ｂの抵抗容量構造体の製造を示す断面図である。
【図４Ａ】１つの実施例の抵抗構造体の断面図である。
【図４Ｂ】図４Ａの抵抗構造体を示す電気回路図である。
【図５Ａ】１つの実施例による図４Ａの抵抗構造体の製造を示す断面図である。
【図５Ｂ】１つの実施例による図４Ａの抵抗構造体の製造を示す断面図である。
【図５Ｃ】１つの実施例による図４Ａの抵抗構造体の製造を示す断面図である。
【図５Ｄ】１つの実施例による図４Ａの抵抗構造体の製造を示す断面図である。
【図１Ａ】
2008244480.tif 000004
【図１Ｂ】
2008244480.tif 000005
【図１Ｃ】
2008244480.tif 000006
【図２Ａ】
2008244480.tif 000007
【図２Ｂ】
2008244480.tif 000008
【図２Ｃ】
2008244480.tif 000009
【図２Ｄ】
2008244480.tif 000010
【図３Ａ】
2008244480.tif 000011
【図３Ｂ】
2008244480.tif 000012
【図３Ｃ】
2008244480.tif 000013
【図３Ｄ】
2008244480.tif 000014
【図４Ａ】
2008244480.tif 000015
【図４Ｂ】
2008244480.tif 000016
【図５Ａ】
2008244480.tif 000017
【図５Ｂ】
2008244480.tif 000018
【図５Ｃ】
2008244480.tif 000019
【図５Ｄ】
2008244480.tif 000020
【外国語明細書】
2008244480000001.pdf