(57)【要約】【課題】    本発明は、クシ型電極を用いた薄膜トランジスタのフィードスルーを低減しつつ、電極の電気抵抗の増大や作製の難しさを改善した薄膜トランジスタアレイを提供することを課題とする。【解決手段】  ソース・ドレイン電極をクシ型とし、ドレイン電極の幅をソース電極の幅より細くし、ドレイン電極あるいはソース・ドレイン電極の根元をテーパー状にすることにより、電気抵抗の増大を抑制し、かつ歩留まりを向上した薄膜トランジスタアレイ。【選択図】    図１
2008205451.tif 000002
【特許請求の範囲】
【請求項１】
絶縁基板上に、少なくともゲート配線に接続されたゲート電極と、ゲート絶縁膜と、ソース配線に接続されたソース電極と、画素電極に接続されたドレイン電極と、前記ソース電極と前記ドレイン間に形成された半導体層とを有する薄膜トランジスタをマトリクス状に配置した薄膜トランジスタアレイであって、前記ソース電極と前記ドレイン電極がクシ型であり、且つ前記ドレイン電極の幅が前記ソース電極の幅より小さいことを特徴とする薄膜トランジスタアレイ。
【請求項２】
前記ドレイン電極の前記画素電極との接続部分の形状が、テーパー形状であることを特徴とする請求項１記載の薄膜トランジスタアレイ。
【請求項３】
前記ソース電極の前記ソース配線との接続部分の形状がテーパー形状になっていることを特徴とする請求項１または２に記載の薄膜トランジスタアレイ。
【請求項４】
前記半導体が、有機半導体または酸化物半導体であることを特徴とする請求項１乃至３のいずれかに記載の薄膜トランジスタアレイ。
【請求項５】
請求項１乃至４のいずれかに記載の薄膜トランジスタアレイの製造方法であって、前記ソース電極と前記ドレイン電極を、反転印刷によって形成することを特徴とする薄膜トランジスタアレイの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画像表示装置等に用いる薄膜トランジスタアレイに関する。
【背景技術】
【０００２】
半導体自体を基板としたトランジスタや集積回路技術を基礎として、ガラス基板上にアモルファスシリコン（ａ−Ｓｉ）やポリシリコン（ｐｏｌｙ−Ｓｉ）の薄膜トランジスタ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ：ＴＦＴ）が製造され、液晶ディスプレイに応用されている（非特許文献１）。ＴＦＴとしては、例えば図１０のようなものが用いられている。ここでＴＦＴはスイッチの役割を果たしており、ゲート配線２’に与えられた選択電圧によってＴＦＴをオンにした時に、ソース配線４’に与えられた信号電圧をドレイン５に接続された画素電極８に書き込む。書き込まれた電圧は、画素電極８／ゲート絶縁膜３／キャパシタ電極１０によって構成される蓄積キャパシタに保持される。
【０００３】
ここで、ＴＦＴアレイの場合、ソースとドレインの働きは書き込む電圧の極性によって変わるため、動作で名称を決められない。そこで、便宜的に一方をソース、他方をドレインと、呼び方を統一しておく。本発明では、配線に接続されている方をソース、画素電極に接続されている方をドレインと呼ぶ。
【０００４】
近年、有機半導体や酸化物半導体が登場し、２００℃以下の低温でＴＦＴを作製できることが示され、プラスチック基板を用いたフレキシブルディスプレイへの期待が高まっている。フレキシブルという特長以外に、軽量、壊れにくい、薄型化できるというメリットも期待されている。また、印刷によってＴＦＴを形成することにより、安価で大面積なディスプレイが期待されている。
【０００５】
ところで、ディスプレイを大面積化するには、大面積にパターニングできるだけでなく、ｏｎ電流を大きくする必要がある。チャネル幅をＷ、チャネル長をＬとした時、ｏｎ電流はＷ／Ｌに比例する。大きなｏｎ電流を得たい場合、ソース・ドレイン電極としては、直線状のクシ歯を交互に配置したクシ型電極がよく用いられる。クシ型は、大きなＷと小さなＬを有するからである。ここで、通常、クシ型電極は、図９（ａ）のように等しい幅を有する。
【０００６】
しかし、クシ型電極の場合、クシの長さや歯の数が大きいため、ゲート・ドレイン間の電極重なり面積が大きくなって、フィードスルーが大きくなるという問題があった。
【０００７】
ここで、フィードスルーとは、ゲート電位がｏｎからｏｆｆに変わる際に、画素の電位が変化する現象であり、ゲート・ドレイン間のキャパシタンスが原因である。
フィードスルーが大きいと、画素の電位が設計値からずれてしまうため、想定通りの表示ができなくなる。
【０００８】
一方、電極重なり面積を小さくする目的で電極幅を小さくすれば、電極の電気抵抗が大きくなる、電極の作製が難しくなる、という問題があった。
【非特許文献１】松本正一編著：「液晶ディスプレイ技術  −アクティブマトリクスＬＣＤ−」産業図書。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、係る従来技術の状況に鑑みてなされたもので、クシ型電極を用いた薄膜トランジスタのフィードスルーを低減しつつ、電極の電気抵抗の増大や作製の難しさを改善した薄膜トランジスタアレイを提供することを課題とする。
【課題を解決するための手段】
【００１０】
上記課題を解決するための、請求項１に記載の発明は、絶縁基板上に、少なくともゲート配線に接続されたゲート電極と、ゲート絶縁膜と、ソース配線に接続されたソース電極と、画素電極に接続されたドレイン電極と、前記ソース電極と前記ドレイン間に形成された半導体層とを有する薄膜トランジスタをマトリクス状に配置した薄膜トランジスタアレイであって、前記ソース電極と前記ドレイン電極がクシ型であり、且つ前記ドレイン電極の幅が前記ソース電極の幅より小さいことを特徴とする薄膜トランジスタアレイである。
【００１１】
請求項２に記載の発明は、前記ドレイン電極の前記画素電極との接続部分の形状が、テーパー形状であることを特徴とする請求項１記載の薄膜トランジスタアレイである。
【００１２】
請求項３に記載の発明は、前記ソース電極の前記ソース配線との接続部分の形状がテーパー形状になっていることを特徴とする請求項１または２に記載の薄膜トランジスタアレイである。
【００１３】
請求項４に記載の発明は、前記半導体が、有機半導体または酸化物半導体であることを特徴とする請求項１乃至３のいずれかに記載の薄膜トランジスタアレイである。
【００１４】
請求項５に記載の発明は、請求項１乃至４のいずれかに記載の薄膜トランジスタアレイの製造方法であって、前記ソース電極と前記ドレイン電極を、反転印刷によって形成することを特徴とする薄膜トランジスタアレイの製造方法である。
【００１５】
請求項１に記載の発明によれば、ソース電極の幅を太く保ちながらドレイン電極の幅を細くすることにより、電気抵抗の増大、作製時の断線の恐れの両方を、ドレイン電極側だけに留めることができる。従って、電気抵抗の増大を低減し、歩留まりを向上させることができる。
【００１６】
請求項２に記載の発明によれば、ドレイン電極の画素電極との接続部分の形状を、テーパー形状にすることにより、ドレイン電極においても作製時の断線の恐れを低減することができる。従って、歩留まりを向上させることができる。
【００１７】
請求項３に記載の発明によれば、ソース電極のソース配線との接続部分の形状を、テーパー形状にすることにより、ソース電極作製時の断線の恐れをより低減することができる。従って、歩留まりを向上させることができる。
【００１８】
請求項４に記載の発明によれば、半導体として有機半導体または酸化物半導体を用いることにより、薄膜トランジスタアレイを２００℃以下の低温で作製することが可能になり、熱に弱いプラスチック基板の使用ができて、フレキシブルディスプレイを作製できる。
【００１９】
請求項５に記載の発明によれば、ソース・ドレイン電極を反転印刷法で形成することにより、高精度のパターニングを簡便かつ高速に行うことができ、性能のよい薄膜トランジスタアレイを容易に製造できる。
【発明の効果】
【００２０】
本発明によれば、まず、ソース・ドレイン電極をクシ型とし、ドレイン電極の幅をソース電極の幅より細くすることにより、ゲート・ドレイン間容量を小さく抑えつつ、電気抵抗の増大を抑制し、かつ歩留まりを向上できた。また、ドレイン電極の画素電極との接続部分の形状をテーパー形状にすること、あるいはソース電極のソース配線との接続部分の形状及びドレイン電極のドレイン配線との接続部分の形状をテーパー形状にすることにより、さらに歩留まりを向上できた。さらには、半導体を、有機半導体または酸化物半導体とすることにより、低温での作製が可能になり、プラスチック基板を使用できた。さらにはソース・ドレイン電極を反転印刷法で形成することにより、高精度の素子を容易に製造できた。
【発明を実施するための最良の形態】
【００２１】
本発明の実施の形態について、以下に図面を使用して詳細に説明する。なお、以下に使用する図面では、説明を判り易くするために縮尺は正確には描かれていない。
【００２２】
本発明の実施形態に係わる薄膜トランジスタアレイの例を、図１に示す。薄膜トランジスタアレイの１画素領域を示す平面配置図を示している。即ち、図１の画素をマトリクス状に並べたものが、本発明の薄膜トランジスタアレイである。  図１に示すように本発明の実施形態に係わる薄膜トランジスタアレイは、ソース電極４・ドレイン電極５がクシ型であり、ドレイン電極５の幅がソース電極４の幅より小さい。そのため、ソース電極４の電気抵抗の増大および歩留りの減少（形成時の断線）を抑えつつ、ゲート電極２・ドレイン電極５の重なり面積を小さくすることができる。
【００２３】
ソース電極４およびドレイン電極５の電気抵抗の目安は、電極幅をそれぞれＬｓ、Ｌｄとし、クシの長さをｗ、厚さｔ、抵抗率ρとすれば、それぞれρｗ／Ｌｓｔ、ρｗ／Ｌｄｔと考えることができる。即ち、電気抵抗は電極幅に反比例する。例えばソース電極４およびドレイン電極５の幅を両方とも半分にすれば電気抵抗は２倍になってしまうが、ドレイン電極５の幅のみを半分にすれば電気抵抗は１．５倍で済む。一方、ドレイン電極５とゲート電極２との重なりは、１／２倍になる。また、ソース電極４は太いので形成が容易であり、ドレイン電極５の歩留り減少（形成時の断線）が懸念事項となるのみである。
【００２４】
さらに改善されたソース電極４・ドレイン電極５の例を、図２に示す。図２（ａ）のようにドレイン電極５の画素電極８との接続部分の形状を、テーパー形状にすることにより、ドレイン電極５の歩留りの減少（形成時の断線）を抑えることができる。また、図２（ｂ）のようにソース電極４のソース配線４’との接続部分の形状もテーパー形状にしてもよいし、図２（ｃ）のようにテーパー部を曲線にしてもよい。
【００２５】
なお、ソース電極４の歯の数をドレイン電極５の数よりも１本多くしているのも、ゲート電極２・ドレイン電極５の重なり面積を小さくするために有効である。
【００２６】
半導体層６は、ソース電極４・ドレイン電極５が近接している領域に形成され、ゲート絶縁膜３を挟んで、ゲート電極２と重なっている。ゲート電極２の電位によって、半導体層６／ゲート絶縁膜３の界面の電荷を制御し、ドレイン電流を制御できる。素子構造は、ボトムゲートでもよいし、トップゲートでもよい。また、ボトムコンタクトでもよいし、トップコンタクトでもよい。これらについて、図３で説明する。図３は、図１の線Ａ−Ａ’の断面図である。ボトムゲート・ボトムコンタクト（図３（ａ））では、積層順序が、基板１、ゲート電極２、ゲート絶縁膜３、ソース電極４およびドレイン電極５、半導体層６となる。ボトムゲート・トップコンタクト（図３（ｂ））では、積層順序が、基板１、ゲート電極２、ゲート絶縁膜３、半導体層６、ソース電極４およびドレイン電極５となる。トップゲート・ボトムコンタクト（図３（ｃ））では、積層順序が、基板１、ソース電極４およびドレイン電極５、半導体層６、ゲート絶縁膜３、ゲート電極２となる。トップゲート・トップコンタクト（図３（ｄ））では、積層順序が、基板１、半導体層６、ソース電極４およびドレイン電極５、ゲート絶縁膜３、ゲート電極２となる。ゲート電極２と同層にゲート配線２’を、ソース電極４・ドレイン電極５と同層にソース配線４’、画素電極８を有することは、言うまでもない。また、ゲート電極２と同層または別層に、キャパシタ電極１０およびキャパシタ配線１０’を有してもよい。ボトムゲートの場合、半導体層６上に封止層７を有してもよい。
【００２７】
また、さらに層間絶縁膜９および上部画素電極１２を有し、上部画素電極１２が画素電極８と接続されていてもよい。特にトップゲートでは、層間絶縁膜９および上部画素電極１２を有することが望ましい。
【００２８】
ただし、上部画素電極１２は画素電極８に接続されている必要があり、ボトムゲートでは層間絶縁膜９に、トップゲートでは層間絶縁膜９およびゲート絶縁膜３に開口が必要である。
【００２９】
半導体層６としては、有機半導体や、酸化物半導体を用いる。具体的には、ポリチオフェン誘導体、ポリフェニレンビニレン誘導体、ポリチエニレンビニレン誘導体、ポリアリルアミン誘導体、ポリアセチレン誘導体、アセン誘導体、オリゴチオフェン誘導体等の有機半導体や、ＩｎＧａＺｎＯ系、ＺｎＧａＯ系、ＩｎＺｎＯ系、ＩｎＯ系、ＧａＯ系、ＳｎＯ系、あるいはそれらの混合物等の酸化物半導体を用いることができる。有機半導体は、溶液をスピンコート、ダイコート、インクジェット等で塗布・焼成することにより、酸化物半導体は、スパッタ、蒸着、レーザアブレーション等により、２００℃以下の低温で成膜できる。
【００３０】
また、有機半導体は、溶液をフレキソ印刷で塗布・焼成することによっても、２００℃以下の低温で成膜できる。
【００３１】
そのため、絶縁基板１としてプラスチックを使用することが可能になる。具体的には、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルスルフォン（ＰＥＳ）、ポリイミド（ＰＩ）、ポリエーテルイミド（ＰＥＩ）、ポリスチレン（ＰＳ）、ポリ塩化ビニル（ＰＶＣ）、ポリエチレン（ＰＥ）、ポリプロピレン（ＰＰ）、ナイロン（Ｎｙ）等が使用できる。
【００３２】
なお、半導体層６は全面形成でも動作可能だが、図１や図５〜８のようにパターニングされている方が、オフ電流を小さくできて好ましい。スピンコート、ダイコート、スパッタ、蒸着、レーザアブレーション等で全面成膜後に、フォトリソグラフィ、あるいはそれに類する方法を用いてパターニングするか、成膜とパターニングを同時に行うことができる印刷、マスク蒸着等を用いるか、あらかじめレジストパターンを形成しておき、全面成膜後にレジストを除去するリフトオフ法を用いることができる。あるいは有機半導体の場合、後述する封止層７を形成後、封止層７をマスクとして、Ｏ２プラズマ、Ｎ２プラズマ、Ａｒプラズマ等によるエッチングを行うか、封止層７を溶解せず半導体層６を溶解する液体でリンスする等の方法によっても、パターニングが可能である。
【００３３】
ゲート電極２、キャパシタ電極１０としては、Ａｌ、Ｃｒ、Ａｕ、Ａｇ、Ｎｉ、Ｃｕ、Ｍｏ等の金属や、ＩＴＯ等の透明導電膜を使用することができる。製法としては、蒸着やスパッタ成膜後にフォトリソ＋エッチングで形成する方法が一般的であるが、印刷法（スクリーン印刷、フレキソ印刷、グラビア印刷、オフセット印刷、反転印刷等）を用いることができる。印刷を用いる場合、Ａｇインク、Ｎｉインク、Ｃｕインク等を用いることができる。
【００３４】
ゲート絶縁膜３としては、ポリビニルフェノール、エポキシ、ポリイミド等の有機絶縁膜や、ＳｉＯ２、ＳｉＮ、ＳｉＯＮ、Ａｌ２Ｏ３等の無機絶縁膜を用いることができる。製法としては、溶媒可溶性有機物の場合にはスピンコート、ダイコート、インクジェット等を、それ以外の場合にはスパッタ、蒸着、レーザアブレーション等を用いることができる。
【００３５】
例えば、トップゲートのようにパターニングが必要な場合、フォトリソグラフィとエッチング、リフトオフ等でパターニングするか、インクジェット等の印刷法や、感光性有機物をゲート絶縁膜３の材料とし露光・現像するなどして、直接パターニングすることが可能である。
【００３６】
ソース電極４、ソース配線４’、ドレイン電極５、画素電極８としては、ゲート電極２等と同様の材料と同様の方法が使用できるが、特に反転印刷が最適である。
【００３７】
封止層７としては、フッ素化樹脂が好適である。製法としては、スクリーン印刷が好適である。層間絶縁膜９としては、ポリビニルフェノール、アクリル、エポキシ、ポリイミド等が使用可能である。製法としては、スクリーン印刷が好適であるが、感光性膜を形成後、露光・現像によって形成してもよい。上部画素電極１２としては、Ａｌ、Ｃｒ、Ａｕ、Ａｇ、Ｎｉ、Ｃｕ等の金属や、ＩＴＯ等の透明導電膜等を用いることができる。製法としては、蒸着、スパッタ等の成膜後にフォトリソ、エッチングする等の方法も可能であるが、Ａｇインク、Ｎｉインク、Ｃｕインク等をスクリーン印刷するのが好適である。
【００３８】
次に、本発明の薄膜トランジスタの製造方法の特徴である、反転印刷について説明する。図４に、反転印刷の概略を示す。
【００３９】
反転印刷は、インク剥離性を有するブランケット２１上へインク液膜２３を形成する工程と、該インク液膜２３に凸版２４を接触させて凸部形状のインクを除去する工程と、前記ブランケット２１上に残ったインクを基材２５に接触することにより基材２５上に画像パターンを転写する工程とを有する印刷方法である。通常、ブランケット２１にはシリコーン樹脂を表面に有する円筒（転写胴）が用いられ、凸版２４にはガラスに画像パターンのネガ形状の凸部を残したものが用いられる。
【００４０】
使用するインクとしては、平均粒子径が５０ｎｍ以下の金属粒子と、水性溶媒と、水溶性樹脂を含む導電性インクが望ましい。金属としてはＡｇが好適である。印刷後に焼成することにより、低抵抗の電極が得られる。
【００４１】
図５及び図６は、図１の薄膜トランジスタの製造方法の一例である。絶縁基板１上にゲート電極２およびキャパシタ電極１０を形成し（図５（ａ））、全面にゲート絶縁膜３を形成する（図５（ｂ））。さらに、ソース電極４、ソース配線４’、ドレイン電極５、画素電極８を上記反転印刷によって形成し（図５（ｃ））、半導体層６を形成する（図５（ｄ））。
【００４２】
以上は、ボトムゲート・ボトムコンタクトの場合の手順であるが、ボトムゲート・トップトンタクトや、トップゲート・ボトムコンタクト、トップゲート・トップコンタクトの場合には、層順を入れ替えればよい。
【００４３】
例えば、図７および図８はボトムゲート・トップコンタクトの場合であり、ソース電極４、ソース配線４’、ドレイン電極５、画素電極８を形成する工程と、半導体層６を形成する工程とを入れ替えている。
【００４４】
また、さらに封止層７（図６（ｅ））、層間絶縁膜９（図６（ｆ））、上部画素電極１２（図６（ｇ））を形成してもよいことも、既に述べた。
【実施例】
【００４５】
（実施例１）
本発明の実施例について、図１および図５、図６を用いて説明する。図１に示す素子を、図５（ａ）〜図６（ｇ）の工程によって作製した。まず初めに、絶縁基板１であるＰＥＮ上に、蒸着によってＡｌを５０ｎｍ成膜し、フォトリソおよびウェットエッチによってゲート電極２、キャパシタ電極１０を形成した（図５（ａ））。次に、ポリビニルフェノール溶液をスピンコートし、１５０℃焼成することにより、ゲート絶縁膜３としてポリビニルフェノールを１μｍ形成した（図５（ｂ））。さらに、ソース電極４、ソース配線４’、ドレイン電極５、画素電極８として、Ａｇインクを反転印刷し１８０℃で焼成することによって厚さ５０ｎｍのパターンを形成した（図５（ｃ））。その時のソース電極４・ドレイン電極５の形状は、図１のようであり、ドレイン電極幅は５μｍ、ソース電極幅は１０μｍ、チャネル長は５μｍ、チャネル幅は８００μｍである。顕微鏡観察によれば、ソース電極の歩留りは９０％、ドレイン電極の歩留りは６０％であった。
【００４６】
ここで、歩留まりとは、電極のクシの本数のうち、長さが設計値の９０％以上のクシの割合である。
【００４７】
さらに、ポリチオフェン溶液をスピンコート、１００℃焼成することにより、半導体層６を形成した（図５（ｄ））。
【００４８】
ただし、半導体層６は未パターニングである。
【００４９】
そして、フッ素化樹脂であるサイトップをスクリーン印刷して封止層７を形成した（図６（ｅ））。
【００５０】
その後、キシレンでリンスすることよって封止層下以外の半導体層を除去した（図６（ｅ））。
【００５１】
さらにエポキシ樹脂をスクリーン印刷して層間絶縁膜９を形成し（図６（ｆ））、Ａｇペーストをスクリーン印刷して上部画素電極１２を形成した（図６（ｇ））。
【００５２】
こうして作製した薄膜トランジスタアレイと、対向電極付き基板の間に電気泳動表示体を挟んだ構造の電気泳動ディスプレイを作製した。ドレイン電極欠損分のばらつきはあるものの、ほぼ想定通りに動作することを確認した。
【００５３】
詳しくは、電気泳動表示体の特性およびトランジスタの特性から計算される所定の書き込み動作（所定のソース電圧、ゲート電圧、ゲートパルス幅、書き込み周期、書き込み回数）を行ったところ、無欠陥の画素部分はほぼ想定通りの書き込み回数で動作することを確認した。
【００５４】
以下の実施例においても「想定通りの動作」とは所定の書き込み条件下、想定通りの書き込み回数で動作したという意味である。
【００５５】
（実施例２）
ソース電極４・ドレイン電極５の形状が図２（ａ）である以外は、実施例１と同様の薄膜トランジスタアレイを作製した。具体的には、ドレイン電極の画素電極と接している幅は２５μｍであり、この接している部分から２０μｍ以上離れた部分で幅が一定（５μｍ）となるテーパー形状である。顕微鏡観察によれば、ソース電極の歩留りは９０％、ドレイン電極の歩留りも９０％になった。
【００５６】
（実施例３）
ソース電極４・ドレイン電極５の形状が図２（ｂ）である以外は、実施例１と同様の薄膜トランジスタアレイを作製した。具体的には、ソース電極のソース配線と接している部分の幅は２０μｍであり、この接している部分から５μｍ以上離れた部分で幅が一定（１０μｍ）となるテーパー形状である。顕微鏡観察によれば、ソース電極の歩留りは９５％、ドレイン電極の歩留りは９０％になった。
【００５７】
（実施例４）
ソース電極４・ドレイン電極５の形状が図２（ｃ）である以外は、実施例１と同様の薄膜トランジスタアレイを作製した。具体的には、ドレイン電極の画素電極と接している部分は半径１０μｍの円弧、ソース電極のソース配線と接している部分は半径７．５μｍの円弧で丸めたテーパー形状である。顕微鏡観察によれば、ソース電極の歩留りは９５％、ドレイン電極の歩留りは９０％になった。
【００５８】
（実施例５）
本発明の実施例について、図１および図７、図８を用いて説明する。図１に示す素子（ただし、ドレイン電極形状は図２（ａ））を、図７（ａ）〜図８（ｇ）の工程によって作製した。まず初めに、絶縁基板１であるＰＥＮ上に、蒸着によってＡｌを５０ｎｍ成膜し、フォトリソおよびウェットエッチによってゲート電極２、キャパシタ電極１０を形成した（図７（ａ））。次に、ＳｉＮをターゲットとし、Ａｒ、Ｏ２、Ｎ２を流してＲＦスパッタを行うことにより、ゲート絶縁膜３としてＳｉＯＮを５００ｎｍ形成した（図７（ｂ））。さらに、ＩｎＧａＺｎＯ４をターゲットとし、Ａｒ、Ｏ２を流してＲＦスパッタを行うことにより、半導体層６としてＩｎＧａＺｎＯを５０ｎｍ成膜し、フォトリソおよび塩酸によるウェットエッチによりパターニングした（図７（ｃ））。さらに、ソース電極４、ソース配線４’、ドレイン電極５、画素電極８として、Ａｇインクを反転印刷し１８０℃で焼成することによって厚さ５０ｎｍのパターンを形成した（図７（ｄ））。その時のソース電極４・ドレイン電極５の形状は、図２（ａ）のようであり、ドレイン電極幅は５μｍ、ソース電極幅は１０μｍ、チャネル長は５μｍ、チャネル幅は８００μｍである。
【００５９】
また、ドレイン電極の画素電極と接している幅は２５μｍであり、この接している部分から２０μｍ以上離れた部分で幅が一定（５μｍ）となるテーパー形状である。
【００６０】
顕微鏡観察によれば、ソース電極の歩留りは９０％、ドレイン電極の歩留りも９０％であった。
【００６１】
そして、フッ素化樹脂であるサイトップをスクリーン印刷して封止層７を形成した（図８（ｅ））。さらにエポキシ樹脂をスクリーン印刷して層間絶縁膜９を形成し（図８（ｆ））、Ａｇペーストをスクリーン印刷して上部画素電極１２を形成した（図８（ｇ））。
【００６２】
こうして作製した薄膜トランジスタアレイと、対向電極付き基板の間に電気泳動表示体を挟んだ構造の電気泳動ディスプレイを作製し、ほぼ想定通りに動作することを確認した。
【００６３】
（実施例６）
本発明の実施例について、図１および図５、図６を用いて説明する。図１に示す素子（ただし、ドレイン電極形状は図２（ａ））を、図５（ａ）〜図６（ｇ）の工程によって作製した。まず初めに、絶縁基板１であるＰＥＮ上に、蒸着によってＡｌを５０ｎｍ成膜し、フォトリソおよびウェットエッチによってゲート電極２、キャパシタ電極１０を形成した（図５（ａ））。次に、ポリビニルフェノール溶液をスピンコートし、１５０℃焼成することにより、ゲート絶縁膜３としてポリビニルフェノールを１μｍ形成した（図５（ｂ））。さらに、ソース電極４、ソース配線４’、ドレイン電極５、画素電極８として、Ａｇインクを反転印刷し１８０℃で焼成することによって厚さ５０ｎｍのパターンを形成した（図５（ｃ））。その時のソース電極４・ドレイン電極５の形状は、図２（ａ）のようであり、ドレイン電極幅は５μｍ、ソース電極幅は１０μｍ、チャネル長は５μｍ、チャネル幅は８００μｍ、ドレイン電極の画素電極と接している幅は２５μｍであり、この接している部分から２０μｍ以上離れた部分で幅が一定（５μｍ）となるテーパー形状である。顕微鏡観察によれば、ソース電極の歩留りは９０％、ドレイン電極の歩留りも９０％であった。
【００６４】
さらに、ポリチオフェン溶液をフレキソ印刷、１００℃焼成することにより、半導体層６を形成した（図５（ｄ））。そして、フッ素化樹脂であるサイトップをスクリーン印刷して封止層７を形成した（図６（ｅ））。さらにエポキシ樹脂をスクリーン印刷して層間絶縁膜９を形成し（図６（ｆ））、Ａｇペーストをスクリーン印刷して上部画素電極１２を形成した（図６（ｇ））。
【００６５】
こうして作製した薄膜トランジスタアレイと、対向電極付き基板の間に電気泳動表示体を挟んだ構造の電気泳動ディスプレイを作製し、ほぼ想定通りに動作することを確認した。
【００６６】
（比較例１）
ソース電極４・ドレイン電極５の形状が図９（ａ）である以外は、実施例１と同様の薄膜トランジスタアレイを作製した。具体的には、ドレイン電極幅は５μｍ、ソース電極幅も５μｍ、チャネル長は５μｍ、チャネル幅は８００μｍである。顕微鏡観察によれば、例えば、図９（ｂ）のように一部の電極に欠損が見られ、ソース電極の歩留りは６０％、ドレイン電極の歩留りも６０％であった。図９（ｂ）では、ソース電極３本のうち1本が欠損し、ドレイン電極２本のうち1本が欠損している。
【００６７】
（比較例２）
ソース電極４・ドレイン電極５の形状が図９（ａ）である以外は、実施例１と同様の薄膜トランジスタアレイを作製した。具体的には、ドレイン電極幅は１０μｍ、ソース電極幅も１０μｍ、チャネル長は１０μｍ、チャネル幅は１６００μｍである。顕微鏡観察によれば、ソース電極の歩留りは９０％、ドレイン電極の歩留りも９０％であった。
【００６８】
こうして作製した薄膜トランジスタアレイと、対向電極付き基板の間に電気泳動表示体を挟んだ構造の電気泳動ディスプレイを作製したところ、フィードスルーが大きいため、想定の１０倍の回数の書込みを行わないと表示できなかった。
【図面の簡単な説明】
【００６９】
【図１】本発明の薄膜トランジスタアレイの一例を示す平面図である。
【図２】本発明の薄膜トランジスタアレイのソース・ドレイン電極形状の他の例を示す平面図である。
【図３】図１の薄膜トランジスタアレイの積層構造の例を示す断面図である。
【図４】反転印刷法を示す説明図である。
【図５】本発明の薄膜トランジスタの製造工程の一例を示す断面図および平面図である。
【図６】本発明の薄膜トランジスタの製造工程の一例を示す断面図および平面図である。
【図７】本発明の薄膜トランジスタの製造工程の別の一例を示す断面図および平面図である。
【図８】本発明の薄膜トランジスタの製造工程の別の一例を示す断面図および平面図である。
【図９】従来のクシ型電極を有する薄膜トランジスタアレイのソース・ドレイン電極形状を示す平面図である。
【図１０】従来の薄膜トランジスタアレイの構造を示す平面図である。
【符号の説明】
【００７０】
１    …  絶縁基板
２    …  ゲート電極
２’  …  ゲート配線
３    …  ゲート絶縁膜
４    …  ソース電極
４’  …  ソース配線
５    …  ドレイン電極
６    …  半導体層
７    …  封止層
８    …  画素電極
９    …  層間絶縁膜
１０    …  キャパシタ電極
１０’  …  キャパシタ配線
１２    …  上部画素電極
２１  …  ブランケット
２２  …  インク塗布機構
２３  …  インク液膜
２４  …  凸版（除去版）
２５  …  基材
２６  …  ステージ
【図１】
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【図２】
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【図３】
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【図９】
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【図１０】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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