(57)【要約】【課題】垂直トランジスタを用いたＣＭＯＳインバータ回路の形成面積を小さくする。【解決手段】半導体基板１上に絶縁分離帯２により画定された素子形成領域５にｐ型及びｎ型不純物領域１ｐ、１ｎを形成し、それらをドレイン領域としその上に立設されたナノワイヤ３をチャネルとするｐＭＯＳ及びｎＭＯＳトランジスタＴｒ１、Ｔｒ２が設けられる。素子形成領域５の表面には不純物領域１ｐ、１ｎとオーミック接合する接続領域４が形成され、トランジスタＴｒ１、Ｔｒ２の外側で出力信号用ビア１６と接続する。また、トランジスタＴｒ１、Ｔｒ２のゲート電極１３を接続するゲート電極配線１５には、入力信号用のビア１７が接続する。このＣＭＯＳ回路は、２つのトランジスタと２個のビアの形成領域があれば形成できる。【選択図】図１
2008205168.tif 000002
【特許請求の範囲】
【請求項１】
ナノワイヤー又はナノチューブをチャネルとし、前記ナノワイヤー又はナノチューブの周囲にゲート絶縁膜を介してゲート電極が設けられたｎＭＯＳトランジスタ及びｐＭＯＳトランジスタの直列接続からなるＣＭＯＳインバータ回路を備えた半導体装置において、
前記ｎＭＯＳ及びｐＭＯＳトランジスタのドレインは、それぞれ半導体基板表面に形成されたｎ型及びｐ型不純物領域からなり、
前記ｎ型及びｐ型不純物領域間は、前記ｎ型及びｐ型不純物領域とオーミック接続する接続領域を介してオーミック接続され、
前記ナノワイヤ又はナノチューブは、前記ｎ型及びｐ型不純物領域上にそれぞれ立設され、
前記ｎＭＯＳ及びｐＭＯＳトランジスタのソースは、前記ナノワイヤ又はナノチューブの上端に形成され、
前記ｎＭＯＳ及び前記ｐＭＯＳトランジスタのゲート電極は、ゲート電極配線により接続されていることを特徴とする半導体装置。
【請求項２】
第１及び第２の前記ＣＭＯＳインバータ回路を有し、前記第１及び第２のＣＭＯＳインバータ回路の一方の入力端と他方の出力端とを互いに接続してなるフリップフロップ回路を備えた請求項１記載の半導体装置において、
前記ゲート電極配線は、前記ナノワイヤ又はナノチューブの下端底部を埋め込む埋込み絶縁膜上に形成され、
前記埋込み絶縁膜は、前記接続領域を表出するコンタクトホールを有し、
前記第１及び第２のＣＭＯＳインバータの一方を構成する前記ゲート電極配線が、前記コンタクトホールを通じて前記第１及び第２のＣＭＯＳインバータの他方を構成する前記接続領域に接続されていることを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記フリップフロップ回路は、矩形状のフリップフロップ回路形成領域内に形成され、
前記第１のＣＭＯＳインバータ回路を構成する前記ｎＭＯＳトランジスタを、前記フリップフロップ回路形成領域の左上隅に配置し、
前記第１のＣＭＯＳインバータ回路を構成する前記ｐＭＯＳトランジスタを、前記フリップフロップ回路形成領域の左下隅に配置し、
前記第２のＣＭＯＳインバータ回路を構成する前記ｎＭＯＳトランジスタを、前記フリップフロップ回路形成領域の右上隅に配置し、
前記第２のＣＭＯＳインバータ回路を構成する前記ｐＭＯＳトランジスタを、前記フリップフロップ回路形成領域の右下隅に配置し、
前記ｎＭＯＳトランジスタの間及び前記ｐＭＯＳトランジスタの間に、それぞれ前記第１及び第２のＣＭＯＳインバータの接続領域を表出する前記コンタクトホールを配置したことを特徴とする半導体装置。
【請求項４】
前記フリップフロップ回路をＳＲＡＭのメモリセル内に備える請求項２記載の半導体装置において、
前記接続領域とビット線との間に挿入されたアクセストランジスタを備え、
前記アクセストランジスタは、前記半導体基板表面に形成され、かつ前記接続領域にオーミック接続するアクセストランジスタ用ｎ型不純物領域と、
前記アクセストランジスタ用ｎ型不純物領域上に立設されたアクセストランジスタ用ナノワイヤ又はナノチューブと、
前記アクセストランジスタ用ナノワイヤ又はナノチューブの上端に形成され、前記ビット線に接続する電極と、
前記アクセストランジスタ用ナノワイヤ又はナノチューブの周囲にゲート絶縁膜を介して設けられ、ワード線に接続されたアクセストランジスタゲート電極とを有することを特徴とする半導体装置。
【請求項５】
請求項４記載の半導体装置において、
前記ＳＲＡＭのメモリセルは矩形状のメモリセル形成領域内に形成され、
前記メモリセル形成領域の一辺に沿って第１の方向に、前記第１のＣＭＯＳインバータ回路を構成する前記アクセストランジスタ、前記ｎＭＯＳトランジスタ及び前記ｐＭＯＳトランジスタがこの順に配置され、
前記メモリセル形成領域の前記一辺と対向する辺に沿って前記第１の方向の逆方向に、前記第２のＣＭＯＳインバータ回路を構成する前記アクセストランジスタ、前記ｎＭＯＳトランジスタ及び前記ｐＭＯＳトランジスタがこの順に配置され、
前記第１のＣＭＯＳインバータ回路の前記接続領域を表出する前記コンタクトホールが、前記第１のＣＭＯＳインバータ回路を構成する前記ｐＭＯＳトランジスタと、前記第２のＣＭＯＳインバータ回路を構成する前記ｎＭＯＳトランジスタとの間に配置され、
前記第２のＣＭＯＳインバータ回路の前記接続領域を表出する前記コンタクトホールが、前記第２のＣＭＯＳインバータ回路を構成する前記ｐＭＯＳトランジスタと、前記第１のＣＭＯＳインバータ回路を構成する前記ｎＭＯＳトランジスタとの間に配置されたことを特徴とする半導体装置。
【請求項６】
半導体基板表面に形成された絶縁分離帯により絶縁分離された素子形成領域内に、ｐ型不純物領域及びｎ型不純物領域を形成する工程と、
前記ｐ型及びｎ型不純物領域をそれぞれ表出する第１及び第２の開口を有する絶縁膜を前記半導体基板上に形成する工程と、
化学的気相堆積法により、前記第１及び第２の開口部に立設された半導体柱からなるナノワイヤ又はナノチューブを形成する工程と、
前記ナノワイヤ又はナノチューブ及び前記絶縁膜上面を被覆するゲート絶縁膜及びシリコン膜を順次形成する工程と、
前記ナノワイヤ又はナノチューブ周囲に前記ゲート絶縁膜を残し、かつ、上端が前記ナノワイヤ又はナノチューブの上端面より低い位置にある前記シリコン膜を前記ナノワイヤ又はナノチューブの周囲に残し、他の前記シリコン膜及び前記ゲート絶縁膜を除去する工程と、
前記ナノワイヤ又はナノチューブが形成されていない領域の前記絶縁膜を除去して前記半導体基板表面を表出する工程と、
次いで、前記ナノワイヤ又はナノチューブの上端、前記シリコン膜及び表出する前記半導体基板表面にシリサイド膜を形成し、前記ナノワイヤ又はナノチューブの上端及び周囲のシリサイド膜をそれぞれソース電極及びゲート電極とし前記ナノワイヤ又はナノチューブをチャネルとし前記ｐ型及びｎ型不純物領域をそれぞれドレインとするｐＭＯＳ及びｎＭＯＳトランジスタを形成すると同時に、前記半導体基板表面に形成された前記シリサイド膜からなり前記ｐ型及びｎ型不純物領域の間をオーミック接続する接続領域を形成する工程とを有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ナノワイヤ又はナノチューブをチャネル形成領域とし、その周囲にゲート電極を備える垂直トランジスタを用いてＣＭＯＳインバータ回路を小面積の領域に形成することができる半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
フォトリソグラフィの進歩により現在数十ｎｍのパターンを形成できるようになったものの、数十ｎｍ以下のゲート長のＭＯＳトランジスタをフォトリソグラフィーを用いて工業的に製造することは非常に難しい。そこで、素子面積が小さなＭＯＳトランジスタをフォトリソグラフィーを用いずに製造する方法として、ナノワイヤ又はナノチューブをチャネル形成領域として用いるナノワイヤトランジスタ又はナノチューブトランジスタが注目されている。とくに、チャネルを基板面に垂直に配置し、ソース・ドレインをその上下端に配置する垂直トランジスタは、ソース・ドレイン領域及びチャネルを構成するナノワイヤが重畳して配置されるので、半導体基板に占めるトランジスタ形成領域の面積を極めて小さくすることができる。
【０００３】
図２０は従来の半導体装置断面図であり、ナノワイヤトランジスタ又はナノチューブトランジスタを用いた半導体装置に使用されるトランジスタの構造を表している。なお、図２０（ａ）は垂直ナノチューブトランジスタをスイッチング素子として用いた従来の第１の半導体装置のトランジスタを、図２０（ｂ）は基板表面に平行なナノワイヤトランジスタを用いてＣＭＯＳ回路を構成する従来の第２の半導体装置のトランジスタを、図２０（ｃ）は従来の第３の半導体装置に含まれるＣＭＯＳ回路を構成する１個の垂直ナノワイヤトランジスタを表している。
【０００４】
図２０（ａ）を参照して、第１の従来の半導体装置では、基板１０１表面に形成されたソース電極１０３上にカーボンナノチューブ１０７が立設され、その上端にドレイン電極１０４が配置されている。なお、基板１０１上にカーボンナノチューブ１０７が貫通する小孔１０２ａを有する絶縁膜１０２が設けられ、この絶縁膜１０２上にゲート電極１０５が設けられる。さらに、上記ドレイン電極１０４は、絶縁膜１０２上にされ、カーボンナノチューブ１０７及びゲート電極１０５を平坦に埋め込む不導体薄膜１０６の上に形成されている。（例えば特許文献１を参照。）。
【０００５】
この従来の第１の半導体装置のｎＭＯＳトランジスタは、チャネルが形成されるカーボンナノチューブ１０７の上下端にソース・ドレイン領域が重畳して配置される。この垂直ナノチューブｎＭＯＳトランジスタでは、 1個のソース又はドレイン領域内にｎＭＯＳトランジスタを形成することができるので、基板表面に平面的にソース・ドレイン電極及びチャネル領域を配置する平面型のＭＯＳトランジスタに比べて形成領域の面積を大幅に縮小することができる。
【０００６】
しかし、素子の高集積化には、素子面積の微小化のみならず消費電力の削減が不可欠であり、そのため消費電力が小さなＣＭＯＳ回路が高集積半導体装置に広く採用されている。上述した従来の第１の半導体装置では、スイッチング素子として 1個のｎＭＯＳトランジスタを設けたもので、ｐＭＯＳトランジスタを備えておらずＣＭＯＳ回路を構成することはできない。
【０００７】
図１９は、ＣＭＯＳ回路の回路図であり、図１９（ａ）はＣＭＯＳインバータ回路を、図１９（ｂ）は２個のＣＭＯＳインバータ回路の入出力端をいわゆる「たすき掛け」に接続したＣＭＯＳフリップフロップ回路を、及び、図１９（ｃ）は図１９（ｂ）のＣＭＯＳフリップフロップ回路を記憶素子とするＳＲＡＭメモリセル回路を表している。
【０００８】
図１９を参照して、ＣＭＯＳ回路は、ゲート電極が互いに接続され、互いのドレインがノードＮ、Ｎ１又はＮ２に接続されたｐＭＯＳトランジスタＴｒ１、Ｔｒ３及びｎＭＯＳトランジスタＴｒ２、Ｔｒ４の直列接続を含むインバータ回路を基本回路として有する。そして、ｐＭＯＳトランジスタＴｒ１、Ｔｒ３及びｎＭＯＳトランジスタＴｒ２、Ｔｒ４のソース電極は、それぞれ回路電源Ｖｄｄ及び回路グラウンドＶｓｓに接続される。
【０００９】
かかるＣＭＯＳ回路をナノワイヤＭＯＳトランジスタを用いて構成する従来の第２の半導体装置が開示されている。（例えば特許文献２参照。）。
【００１０】
図２０（ｂ）を参照して、この従来の第２の半導体装置では、基板１０１上に平面パターンからなるソース・ドレイン電極１１１を形成する。そして、ソース・ドレイン電極１１１間を触媒球１１３を用いて成長させた半導体ナノワイヤ１１２で架橋し、このナノワイヤ１１２上に絶縁膜１１４を介してゲート電極１１５を設ける。基板１０１上には、ｎ型不純物がドープされたナノワイヤ１１２をチャネル領域とするｐＭＯＳトランジスタ１１０ｐと、ｐ型不純物がドープされたナノワイヤ１１２をチャネル領域とするｎＭＯＳトランジスタ１１０ｐが形成される。ＣＭＯＳインバータ回路は、このｐＭＯＳトランジスタ１１０ｐ及びｎＭＯＳトランジスタ１１０ｐを直列接続することで形成される。
【００１１】
このＣＭＯＳ回路は、平面的に配置された４個のソース・ドレイン電極１１１と、 2個のチャネル形成領域を必要とする。さらに、ソース・ドレイン電極１１１を上層配線に接続するために各ソース・ドレイン電極に各１個のビア形成領域１１３ｂが必要となり、ドレイン電極１１１が大きくなる。このように平面的に構成されるＭＯＳトランジスタを用いるＣＭＯＳ回路は、ｎＭＯＳトランジスタ及びｐＭＯＳトランジスタのそれぞれに２個の大面積のソース・ドレイン電極１１１と１個のチャネル領域を必要とし、垂直ＭＯＳトランジスタに比べて素子面積を小さくすることは難しい。
【００１２】
さらに、垂直ナノワイヤトランジスタを用いてＣＭＯＳ回路を構成する従来の第3 の半導体装置が開示されている。（例えば特許文献３参照。）。
【００１３】
図２０（ｃ）を参照して、従来の第3 の半導体装置のＭＯＳトランジスタを、その製造工程に沿い説明する。
【００１４】
先ず、半導体基板１２１上面に高濃度不純物領域１２９ａが形成され、その上面にエピタキャル成長したシリサイド膜１２９が形成される。次いで、半導体基板１２１上面にＳｉＯ2 絶縁膜１２２およびＳｉ3 Ｎ4 絶縁膜１２４を堆積し、絶縁膜１２２、１２４を貫通して高濃度不純物領域１２９ａを表出する開口１３１を開設する。次いで、開口１３１の底面を含む開口１３１表面を被覆する絶縁性膜を堆積し、複数の開口が形成されたナノチューブ成長用のマスク１２２ａを形成する。次いで、マスク１２２ａの開口内に触媒金属を置き、この触媒金属を触媒とするシリコンのエピタキシャル成長、例えばＣＶＤ法（化学的気相堆積法）によりシリコンをエピタキシャル成長することで、マスク１２２ａの開口に垂直に立設するシリコンナノワイヤ１２０を形成する。
【００１５】
次いで、上記開口１３１の内面及びナノワイヤ１２０の表出面を覆うゲート絶縁膜１２３を堆積する。次いで、ナノワイヤ１２０の周囲に、開口１３１の途中まで埋め込むゲート電極１２４を形成する。
【００１６】
次いで、ゲート電極１２４を覆い上記開口１３１を埋め込む絶縁膜１３０を堆積し、平坦化してナノワイヤ１２０上端を表出させ、ナノワイヤ１２０の上端にソース・ドレイン電極となるシリサイド膜１２７を形成する。さらに、絶縁膜１３０に、ゲート電極１２４に接続するビアホール１２６ａを形成する。次いで、絶縁膜１３０上に、シリサイド膜１２７と接続するドレイン電極配線、及び、上記ビアホール１２６ａを介してゲート電極１２４と接続するゲート電極配線１２６を形成する。上記工程を経て垂直ナノワイヤトランジスタが製造される。
【００１７】
この従来の第３の半導体装置によりＣＭＯＳインバータ回路を構成するには、ｐ型及びｎ型の２個のＭＯＳトランジスタをそれぞれ独立した素子形成領域に製造し、それらを配線を用いて接続しなければならない。例えば、図１９（ａ）に示すＣＭＯＳインバータ回路では、ｐＭＯＳトランジスタＴｒ１のドレインとｎＭＯＳトランジスタＴｒ２のドレインとを接続するために、両トランジスタＴｒ１，Ｔｒ２のドレイン電極を絶縁膜１２５、１３０上に形成されたドレイン電極配線１２８で接続する。また、入力信号を両トランジスタＴｒ１，Ｔｒ２のゲート電極１２４へ伝達するため、両トランジスタＴｒ１，Ｔｒ２のゲート電極１２４をゲート電極配線１２６により接続する。加えて、これらのトランジスタＴｒ１，Ｔｒ２のソースを回路電源Ｖｄｄ及び回路グランドＶｓｓに接続するために、絶縁膜１２５を貫通して半導体基板１２１表面に形成されたシリサイド膜１２９に接続するビア（コンタクトホール）を設ける必要がある。
【００１８】
即ち、ｐＭＯＳ及びｎＭＯＳトランジスタＴｒ１、Ｔｒ２のそれぞれに、ソースに接続する少なくとも１個のコンタクトホール、少なくとも１個のナノワイヤを立設するためのソース・ドレイン領域及びゲート電極に接続する少なくとも１個のビアホール１２６ａを形成する領域が設けられる。これらのコンタクトホール、ビアホール１２６ａ又はナノワイヤを形成するために必要な領域の最小面積Δは、リソグラフィの限界から制限され、これ以下に小さくすることは難しい。このため、従来の第３の半導体装置のＣＭＯＳ回路の面積は、ｐＭＯＳ及びｎＭＯＳトランジスタＴｒ１、Ｔｒ２のそれぞれに３Δ、即ちＣＭＯＳインバータ回路では６Δ、に絶縁分離の面積を加えた面積より小さくすることはできない。
【特許文献１】特開２００２−１１０９７７号公報
【特許文献２】特開２００６−１４０２９３号公報
【特許文献３】特開２００６−３３２６６２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１９】
上述したように、垂直ナノチューブｎＭＯＳトランジスタをスイッチング素子とする従来の第１の半導体装置では、素子面積をドレイン領域の程度に小さくすることができるものの、消費電力の小さなＣＭＯＳ回路を構成することができない。
【００２０】
また、従来の第２の半導体装置のようにｐＭＯＳ及びｎＭＯＳトランジスタを平面的に形成するのでは、ドレイン電極、ソース電極及びチャネル領域（ナノワイヤ形成領域）が平面的に配置されるため、リソグラフィーの限界から素子面積の縮小が制約される。          
【００２１】
さらに、従来の第３の半導体装置では、ｐＭＯＳ及びｎＭＯＳトランジスタを構成する２個の垂直ナノワイヤトランジスタをそれぞれ絶縁分離された個別の素子形成領域に形成するので、素子面積の他に絶縁分離のための面積が必要になり素子の十分な微細化が難しい。さらに、ソース電極がそれぞれ回路電源Ｖｄｄ及び回路グランドＶｓｓに接続され、ゲート電極が共通に接続されたｐ型及びｎ型トランジスタの直列接続からなるＣＭＯＳインバータ回路を構成するには、ソース電極上にコンタクトホールかつゲート電極配線上にビアホールを各トランジスタ毎に形成する必要があり、ＣＭＯＳインバータ回路の形成領域の面積を十分に縮小することができない。
【００２２】
なお、従来の第１の半導体装置において、仮にｎＭＯＳ及びｐＭＯＳを同様に製造してＣＭＯＳ回路を構成し得たとしても、このドレイン電極にコンタクトホールを形成する面積及びゲート電極配線にビアホールを形成するための面積を各トランジスタ毎に付加しなければならず、ＣＭＯＳインバータ回路の面積の縮小が制約されることは従来の第３の半導体装置と同様である。
【００２３】
本発明は、ナノワイヤ又はナノチューブをチャネル領域とする垂直ＭＯＳトランジスタを用いたＣＭＯＳインバータ回路を含む半導体装置において、ＣＭＯＳインバータ回路の回路形成面積が小さな半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００２４】
上記課題を解決するための本発明の第１の構成に係る半導体装置は、ナノワイヤー又はナノチューブの周囲にゲート絶縁膜を介してゲート電極が設けられたｎＭＯＳトランジスタ及びｐＭＯＳトランジスタの直列接続からなるＣＭＯＳインバータ回路を備えた半導体装置に関し、
ｎＭＯＳ及びｐＭＯＳトランジスタのドレインは、接続領域を介してオーミック接続された半導体基板表面に形成されたｎ型及びｐ型不純物領域からなり、チャネルが形成されるナノワイヤ又はナノチューブは、ｎ型及びｐ型不純物領域上にそれぞれ立設されている。
【００２５】
そして、ソースはナノワイヤ又はナノチューブの上端に形成され、ｎＭＯＳ及びｐＭＯＳトランジスタのゲート電極は、ゲート電極配線により互いに接続される。このゲート電極配線は、例えば、ナノワイヤ又はナノチューブの下部を埋め込む埋込み絶縁膜上に形成される。
【００２６】
上記半導体装置のＣＭＯＳインバータ回路では、ｎＭＯＳ及びｐＭＯＳトランジスタのドレインを構成するｎ型及びｐ型不純物領域型が接続領域を介してオーミック接続されており、これらのトランジスタのドレイン間は絶縁分離されない。従って、これらのｎ型及びｐ型不純物領域型を同一素子形成領域内に形成することができる。このように、ｎＭＯＳ及びｐＭＯＳトランジスタの素子形成領域を絶縁分離する必要がなく一つの素子形成領域内に形成することができるので、ｎＭＯＳ及びｐＭＯＳトランジスタを個別の素子形成領域にそれぞれ形成する従来の方法と比較して、ＣＭＯＳインバータ回路の回路形成面積を小さくすることができる。なお、本明細書の素子形成領域とは、絶縁分離帯により絶縁分離された半導体基板表面の領域をいう。
【００２７】
また、ｎＭＯＳ及びｐＭＯＳトランジスタのドレインを構成するｎ型及びｐ型不純物領域型が互いにオーミック接続されているから、ｎＭＯＳ及びｐＭＯＳトランジスタのドレインにこれらの間を接続するためにコンタクトホール形成領域を設ける必要がない。このため、ドレイン間の接続のためにコンタクトホールを必要とする従来の半導体装置に比べて、ドレイン乃至ドレイン電極の面積を小さくすることができる。
【００２８】
上述したように、本発明のＣＭＯＳインバータ回路を含む第１の構成の半導体装置によれば、一つの素子形成領域に２個のドレインを形成し、かつドレイン乃至ドレイン電極をナノワイヤを形成する最小面積とすることができるので、各トランジスタを個別の素子形成領域に形成する従来の半導体装置と比較してＣＭＯＳ回路形成領域を小さくすることができる。
【００２９】
本発明の第２の構成は、 2個のＣＭＯＳインバータ回路を「たすき掛け」してなるフリップフロップ回路を有する半導体装置に関する。なお、インバータ回路のたすき掛けとは、互いに一方のインバータの出力を他方の入力に接続する配線をいう。
【００３０】
本第２の構成では、フリップフロップ回路を構成するＣＭＯＳインバータ回路として上記第２の構成のＣＭＯＳインバータ回路を用いる。
【００３１】
その２個のＣＭＯＳインバータ回路を構成する２個の素子形成領域内に、それぞれｎ型及びｐ型不純物領域とそれらをオーミック接続する接続領域とが設けられ、その他に、それぞれコンタクトホール形成領域が設けられる。このコンタクトホール形成領域は、接続領域を素子形成領域上に延在したものである。
【００３２】
さらに、立設するナノワイヤ又はナノチューブの根元を埋め込む埋込み絶縁膜が素子形成領域上に形成される。その埋込み絶縁膜には、接続領域を表出するコンタクトホールが開設されている。
【００３３】
この埋込み絶縁膜上に、一方の素子形成領域内に形成されたｐＭＯＳ及びｎＭＯＳトランジスタのゲート電極間を接続し、かつコンタクトホールを通して接続領域に接続するゲート電極配線が形成される。このゲート電極配線の一方は、一方の素子形成領域に形成されたｐＭＯＳ及びｎＭＯＳトランジスタのゲート電極の間を接続し、隣接して形成された他の素子形成領域内の接続領域、即ち他の素子形成領域に形成されているｐＭＯＳ及びｎＭＯＳトランジスタのドレインにオーミック接続される。
【００３４】
同様に、他方のゲート電極配線は、他の素子形成領域に形成されたｐＭＯＳ及びｎＭＯＳトランジスタのゲート電極の間を接続し、隣接して形成された上記一方の素子形成領域内の接続領域、即ち一方の素子形成領域に形成されているｐＭＯＳ及びｎＭＯＳトランジスタのドレインにオーミック接続される。                                                
【００３５】
これらの接続領域はＣＭＯＳインバータ回路の出力端をなし、ゲート電極配線は入力端をなす。従って、上記ゲート電極配線により２個のＣＭＯＳインバータ回路はたすき掛けに配線されて、ＣＭＯＳフリップフロップ回路を形成する。
【００３６】
この本発明の第２の構成では、ＣＭＯＳフリップフロップ回路の形成領域は、２個のｎＭＯＳトランジスタ及び２個のｐＭＯＳトランジスタの他、２個のコンタクトホールが形成される領域の面積があれば足りる。即ち、２個のＣＭＯＳインバータの形成面積を、それぞれ１個のコンタクトホール分だけ増加させるだけでフリップフロップ回路を形成することができる。
【００３７】
なお、このコンタクトホール直上のゲート電極配線上面に、フリップフロップ回路の入出力端となる配線に接続するビアを形成することもできる。これにより、フリップフロップ回路の入出力用のビア形成面積を追加する必要がなくなり、小面積のフリップフロップ回路を実現することができる。
【００３８】
本発明の第３の構成は、本発明の第２の構成のＣＭＯＳフリップフロップ回路をＳＲＡＭのメモリセルに用いた半導体装置に関する。
【００３９】
本第３の構成の半導体装置は、入出力端に接続されるＣＭＯＳフリップフロップ回路の２つのノードのそれぞれに、アクセストランジスタを介して一対をなすビット線が接続されたメモリセルを有する。このアクセストランジスタのゲートはワード線に接続される。
【００４０】
アクセストランジスタは、フリップフロップ回路を構成する２個のＣＭＯＳインバータ回路の各素子形成領域内にソース・ドレインとなるｎ型又はｐ型の不純物領域を有し、その不純物領域上に立設されたナノワイヤ又はナノチューブをドレインとし、そのナノワイヤ又はナノチューブの周囲にゲート絶縁膜を介して設けられたゲート電極を有する。そして、このゲート電極は上記埋込み絶縁膜上に配置されたワード線接続配線及びワード線接続配線上に形成されたビアを介して上方のワード線に接続される。
【００４１】
この本発明の第3 の構成では、アクセストランジスタもＣＭＯＳインバータ回路の素子形成領域内に配置するので、本発明の第２の構成のＣＭＯＳフリップフロップ回路にアクセストランジスタのドレイン形成領域及びワード線接続配線に接続するためのビア形成領域を追加するだけで、ＳＲＡＭのメモリセルを構成することがてきる。このため、従来の独立したトランジスタを用いたメモリセルと比較して、非常に小面積のメモリセルを実現することができる。
【００４２】
本発明の第４の構成は、上述した本発明の第１〜第３の構成の半導体装置の製造方法に関し、素子形成領域に選択成長用のマスク（絶縁膜）を用いてナノワイヤ又はナノチューブを形成した後、ナノワイヤ又はナノチューブ及び前記マスク上面を被覆するようにゲート絶縁膜及びシリコン膜を順次形成し、そのシリコン膜及びゲート絶縁膜を、例えば、シリコンを選択的にエッチングする全面異方性イオンエッチングによりエッチングする。
【００４３】
これにより、ナノワイヤ又はナノチューブ周囲のゲート絶縁膜及びナノワイヤ又はナノチューブの周囲のシリコン膜を残し、他の前記シリコン膜及びゲート絶縁膜が除去される。このとき、ナノワイヤ又はナノチューブの上端部周囲のシリコン膜も除去される。その結果、ゲート電極は、ナノワイヤ又はナノチューブの上端より低い位置に形成される。なお、この除去された部分にはゲート絶縁膜が露出する。
【００４４】
次いで、ナノワイヤ又はナノチューブ、シリコン膜及びゲート絶縁膜をエッチングマスクとする等方性エッチングによりマスクをエッチングする。この結果、ナノワイヤ又はナノチューブが形成されていない領域上のマスクが除去され半導体基板表面が表出する。
【００４５】
次いで、例えば、サリサイド法（自己整合シリサイド形成：Ｓｅｌｆ  Ａｌｉｇｎｅｄ  Ｓｉｌｉｃｉｄａｔｉｏｎ）により、前記ナノワイヤ又はナノチューブの上端、シリコン膜及び表出する前記半導体基板表面にシリサイド膜を形成する。この結果、ナノワイヤ又はナノチューブの上端をソース電極、周囲のシリサイド膜をゲート電極、ナノワイヤ又はナノチューブをチャネル、及び、ｐ型及びｎ型不純物領域をそれぞれドレインとするｐＭＯＳ及びｎＭＯＳトランジスタが形成される。また、これと同時に、半導体基板表面に形成されたシリサイド膜は、ｐ型及びｎ型不純物領域の間をオーミック接続する接続領域となる。
【００４６】
上記第４の構成では、シリコンの選択的異方性エッチングを用いて、シリコン膜及びゲート絶縁膜をエッチングする。これにより、ナノワイヤ又はナノチューブの周囲先端付近のシリコン膜がゲート絶縁膜を残して除去されるので、その後のサリサイド法によりナノワイヤ又はナノチューブの上端と周囲に形成されるシリサイド膜、即ちソース電極とゲート電極、の短絡を回避することができる。
【００４７】
また、ナノワイヤ又はナノチューブが形成されていない領域の半導体基板表面をセルフアラインに表出し、ナノワイヤ又はナノチューブの上端及びシリコン膜と同時にシリサイド化するので、接続領域形成のための特別な工程を付加することなく接続領域を形成することができる。
【００４８】
本発明の第４の構成の半導体装置の製造方法において、
前記接続領域を形成する工程の後、ｐ型及びｎ型ＭＯＳトランジスタを構成するナノワイヤ又はナノチューブの下部を埋め込む埋込み絶縁膜を形成し、その埋込み絶縁膜上に、ｐ型及びｎ型ＭＯＳトランジスタのゲート電極間を接続するゲート電極配線を形成してもよい。
【００４９】
この方法では、ゲート電極配線が埋込み絶縁膜上に配置されるから、ゲート電極配線の寄生容量を小さくすることができる。また、埋込み絶縁膜は、ナノワイヤ又はナノチューブを被覆するまで堆積したのち平坦化し、さらに全面をエッチバックすることで容易に形成することができる。また、埋込み絶縁膜を指向性の強い堆積方法を用いて、ナノワイヤ又はナノチューブの上端及びナノワイヤ又はナノチューブの間に表出する半導体基板上に堆積してもよい。この方法によれば、導電膜を埋込み絶縁膜上に同様に堆積した後、ナノワイヤ又はナノチューブの上端に堆積した導電膜をリフトオフにより除去することができる。このため、導電膜からなるゲート電極配線の成形が容易である。
【発明の効果】
【００５０】
本発明によれば、垂直に設けられたナノワイヤ又はナノチューブをチャネルとするｎＭＯＳトランジスタ及びｐＭＯＳトランジスタが、同一素子形成領域内にソース領域を互いにオーミック接合されて形成されるから、これらのＭＯＳトランジスタを用いて構成されるＣＭＯＳインバータを含む回路の形成面積を、平面的に形成されたＭＯＳトランジスタあるいは個別の素子形成領域に形成されたＭＯＳトランジスタを用いて構成するよりも小さくすることができる。
【発明を実施するための最良の形態】
【００５１】
本発明の第１実施形態は図１９（ａ）に示すＣＭＯＳインバータ回路を含む半導体装置に関する。
【００５２】
図１は本発明の第１実施形態ＣＭＯＳインバータ回路構造図であり、ＣＭＯＳインバータ回路をセルとして有する半導体装置のセル構造を表している。ここで、図１（ａ）は図１（ｂ）中のＢＢ’垂直断面図を、図１（ｂ）は図１（ａ）中のＡＡ’水平断面図を、図１（ｃ）はトランジスタ及びビアの配置を表す斜視図である。なお、図１（ｃ）は明瞭を期すため、各種絶縁膜を除いて描いている。
【００５３】
図１（ａ）〜図１（ｃ）を参照して、半導体例えばシリコンからなる半導体基板１上にマトリックス状に矩形のＣＭＯＳインバータ回路のセル１０が設けられ、その内部に絶縁分離帯２により画定された素子形成領域５が形成されている。この素子形成領域５は、その一端にビア１７が形成できる大きさを残して配置される。また、絶縁分離体２は、例えばＬＯＣＯＳあるいはシャロートレンチ（ＳＴＩ）により形成される。                      
【００５４】
素子形成領域５の半導体基板１表面には、ｎ型及びｐ型不純物領域１ｎ、１ｐが形成されており、それぞれの不純物領域１ｎ、１ｐ上にそれぞれｎＭＯＳ及びｐＭＯＳトランジスタＴｒ２、Ｔｒ１のチャネルを構成する半導体、例えばシリコンナノワイヤ３が立設されている。
【００５５】
ナノワイヤ３の底部周囲には絶縁膜からなるマスク１１（成長用のマスク１１の一部）が残されており、その上方のナノワイヤ３周囲にゲート絶縁膜１２が設けられている。さらに、ゲート絶縁膜１２上に導電膜からなるゲート電極１３、例えばシリサイド膜又はポリサイド膜からなるゲート電極１３が形成されている。このゲート電極１３は、ナノワイヤ３の上端部には設けられていない。これにより、ナノワイヤ３上端に形成されるソース電極１４との短絡が防止される。また、ゲート電極１３の下端はマスク１１上に形成されるので、素子形成領域５の表面に形成された接続領域４とゲート電極１３との短絡が防止される。
【００５６】
素子形成領域５の表面は、ナノワイヤ３底部周辺に残るマスク１１の直下及びナノワイヤ３の直下を除いて、不純物領域１ｎ、１ｐの表面に形成されたシリサイド膜からなる接続領域４により覆われている。ここで、ナノワイヤ３の下端底部は、不純物領域１ｎ、１ｐから拡散した不純物元素によりドープされ、ドレイン領域の一部を形成するようにすることが、ドレイン抵抗を低減するために望ましい。なお、接続領域４の下に、不純物領域１ｎ、１ｐが存在しなくても、これらの領域との接合のオーミック抵抗が低ければ差し支えない。
【００５７】
ナノワイヤ３の上端はシリサイド膜からなるソース電極１４となっている。
【００５８】
半導体基板１上には、ナノワイヤ３をソース電極１４上面まで埋め込むように、埋込み絶縁膜６と絶縁膜７とがこの順に設けられ、さらにその上に層間絶縁膜８が設けられる。なお、層間絶縁膜８を省くこともできる。埋込み絶縁膜６はゲート電極１３の底部を埋め込む厚さを有し、その上に２つのゲート電極１３を接続し、素子分離帯２上に延在するゲート電極配線１５が設けられる。このように埋込み絶縁膜６を配置することで、ゲート電極配線１５と半導体基板１との間の寄生容量を小さくすることができる。
【００５９】
これらｎ型及びｐ型不純物領域１ｎ、１ｐにそれぞれ形成されたｎＭＯＳトランジスタＴｒ２及びｐＭＯＳトランジスタＴｒ１のソース電極１４は、それぞれ層間絶縁膜８に形成されたビア１８、１９を介して、層間絶縁膜８上に設けられた回路グランドＶｓｓ及び回路電源Ｖｄｄが供給される低電圧配線２２及び高電圧配線２３に接続される。
【００６０】
また、層間絶縁膜８、絶縁膜７及び埋込み絶縁膜６を貫通するコンタクトホールが設けられ、このコンタクトホールを充填するビア１６を介して、層間絶縁膜８上に設けられた出力配線２１と接続領域４（図１９のノードＮ）とが接続されている。
【００６１】
さらに、素子分離帯２上に延在するゲート電極配線１５上に層間絶縁膜８及び絶縁膜７を貫通するビア１７を介して、ゲート電極配線１５と層間絶縁膜８上に配置された入力配線２４とが接続される。
【００６２】
図１（ｂ）及び図１（ｃ）を参照して、上記ビア１６、ｎＭＯＳ及びｐＭＯＳトランジスタＴｒ２、Ｔｒ１の 2個のソース電極１４、及びビア１７は、この順でセル１０の長辺に沿って一列に配置されている。従って、ビア１６、１７及び２個のナノワイヤ３（即ちトランジスタＴｒ１、Ｔｒ２のチャネル形成領域）の形成領域の最小面積をそれぞれΔとすると、本第１実施形態のＣＭＯＳインバータ回路の形成領域の最小面積は４Δとなる。これは、従来の第１の半導体装置のＣＭＯＳインバータ回路の形成領域の最小面積６Δと比べて２／３に縮小されている。なお、従来必要とされたトランジスタＴｒ１、Ｔｒ２を分離する絶縁分離帯を考慮すると、さらに縮小比はさらに小さくされている。
【００６３】
次に、上記第１実施形態の半導体装置の製造工程を説明する。
【００６４】
図２〜図４は本発明の第１実施形態製造工程図であり、ＣＭＯＳインバータ回路の製造工程を表している。ここで、図２（ａ）〜図４（ｇ）はＣＭＯＳインバータ回路セルの平面を、図２（ａ−１）〜図４（ｇ−１）は図２（ａ）中の直線ＢＢ’に沿う垂直断面を表している。
【００６５】
図２（ａ）及び図２（ａ−１）を参照して、まず、半導体例えばシリコン（１１１）を主面とする半導体基板１上面に例えば短辺５０ｎｍ、長辺１５０ｎｍの矩形のＣＭＯＳインバータ回路セル１０を画定し、そのセル１０内に、絶縁分離帯２で画定された例えば短辺３０ｎｍ、長辺１００ｎｍの矩形の素子形成領域５を形成する。
【００６６】
次いで、素子形成領域５の左端からおよそ６５ｎｍまでの領域に、ｎ型不純物をイオン注入してｎ型不純物領域１ｎを形成する。さらに、素子形成領域の右側の残りの領域にｐ型不純物をイオン注入してｐ型不純物領域１ｐを形成する。これらの不純物領域は、後述するナノワイヤ３の立設領域に形成されていれば足り、必ずしも素子形成領域５の全面に形成されなくてもよい。
【００６７】
次いで、図２（ｂ）及び図２（ｂ−１）を参照して、例えば厚さ１０ｎｍ〜２０ｎｍのアモルファスのシリコン酸化膜を堆積する。その後、ｎ型及びｐ型不純物領域１ｎ、１ｐをそれぞれ表出する直径ほぼ２０ｎｍの開口１１ａ、１１ｂをそのシリコン酸化膜に開設し、アモルファスのシリコン酸化膜からなる選択成長用のマスク１１を形成する。これらの開口１ａ、１ｂは、セル１０のほぼ中央に隣接して配置する。
【００６８】
次いで、図２（ｃ）及び図２（ｃ−１）を参照して、マスク１１を用いた選択成長により、開口１１ａ及び開口１１ｂの底面に表出する半導体基板１表面から半導体、例えばシリコン結晶をエピタキシャル成長させ、開口１１ａ及び開口１１ｂを底面として立設する直径ほぼ２０ｎｍ、高さ１００ｎｍの円柱状のナノワイヤ３を形成する。
【００６９】
次いで、半導体基板１上全面に、ナノワイヤ３の表出面を被覆するようにゲート絶縁膜１２及びシリコン膜１３ａを順次堆積する。ゲート絶縁膜１２は、例えば熱酸化により形成されたシリコン熱酸化膜、ＣＶＤ法により形成されたシリコン酸化膜、シリコン窒化膜、その他の高誘電体膜（例えば、Ｈｆ、Ａｌ及びＬａの何れかを含む、酸化物、シリケート又は窒化物）を用いることができる。また、シリコン膜１３ａはポリシリコン膜又はアモルファスシリコン膜からなり、例えばＣＶＤ法により形成することができる。
【００７０】
次いで、ゲート絶縁膜１２に対してシリコンを選択的にエッチングする異方性イオンエッチングを用いて、シリコン膜１３ａを全面エッチングする。この異方性イオンエッチング工程では、初めにシリコン膜１３ａがナノワイヤ３上面のゲート絶縁膜１２を表出するまで平坦にエッチングされる。次いで、ナノワイヤ３上面に表出するゲート絶縁膜１２がエッチングされ除去される間に、ナノワイヤ３周囲に延在するシリコン膜３ａはナノワイヤ３上面から少し低い位置まで平坦にエッチングされる。これは、シリコン膜１３ａがゲート絶縁膜１２より早く（選択的に）エッチングされるためである。
【００７１】
さらに、図３（ｄ）及び図３（ｄ−１）を参照して、上記の異方性イオンエッチングを継続し、ナノワイヤ３の外側のマスク１１上面に延在するゲート絶縁膜１２が表出するまで、又はそのゲート絶縁膜がエッチングされマスク１１を表出するないし表面の一部がエッチングされるまで、シリコン膜１３ａを除去する。このとき同時にナノワイヤ３もシリコン膜１３ａとほぼ同じ速度でエッチングされ、ほぼ高さ７０ｎｍのナノワイヤ３となる。
【００７２】
このナノワイヤ３の周囲には、ゲート絶縁膜１２が残される。そして、そのゲート絶縁膜１２上にシリコン膜１３ａからなる側壁が形成される。このシリコン膜１３ａの上端は異方性イオンエッチングによりエッチングされ、ナノワイヤ３の上端から例えば２０ｎｍ以内の距離にはシリコン膜１３ａは形成されない。このシリコン膜１３ａが形成されない距離は、異方性イオンエッチングの選択性を選ぶことで制御することができる。
【００７３】
次いで、ナノワイヤ３、ゲート絶縁膜１２及びシリコン膜１３ａをエッチングマスクとする等方性エッチングを用いて、マスク１１をエッチングして半導体基板１表面（素子形成領域５の表面）を表出する。このマスク１１をオーバーエッチングすることで、半導体基板１の表出面とナノワイヤ３との距離を制御することもできる。
【００７４】
次いで、図３（ｅ）及び図３（ｅ−１）を参照して、金属膜、例えばＮｉ膜を基板上全面に堆積し、シリサイド化熱処理後に未反応の金属膜を除去するいわゆるサリサイド工程を経て、ナノワイヤ３の上端、ナノワイヤ３の周辺に形成されたシリコン１３ａ及び素子形成領域５の表出面に、それぞれソース電極１４、ゲート電極１３及び接続領域４となるシリサイド膜（例えばＮｉシリサイド膜）を形成する。
【００７５】
この結果、ｎ型不純物領域１ｎ上のナノワイヤ３をチャネル領域とするｎＭＯＳトランジスタＴｒ２、及び、ｐ型不純物領域１ｐ上のナノワイヤ３をチャネル領域とするｐＭＯＳトランジスタｔｒ１が製造される。なお、これらのトランジスタＴｒ２、Ｔｒ１のドレイン（それぞれ、ｎ型及びｐ型不純物領域１ｎ、１ｐ）は、それぞれにオーミック接続する接続領域４を介して接続されている。
【００７６】
このようにして形成されたゲート電極１３は、半導体基板１表面からはマスク１１及びゲート絶縁膜の厚みを隔てて形成され、かつ、ソース電極１４からはナノワイヤ３上端部のボリシリコン膜１３ａが形成されない距離を隔てて形成される。これらの厚み及び距離は精密に制御できるから、ゲートとソース・ドレイン間の距離が精密に制御された垂直ナノワイヤＭＯＳトランジスタＴｒ１、Ｔｒ２が形成される。
【００７７】
なお、本願の１実施形態のゲート電極１３は、全体がシリサイドであってもよく，表面のみがシリサイドからなるポリサイド構造とすることもできる。
【００７８】
次いで、図４（ｆ）及び図４（ｆ−１）を参照して、ナノワイヤ３の底部周囲を埋め込む例えば厚さ３０ｎｍのシリコン酸化膜からなる埋込み絶縁膜６を形成する。この埋込み絶縁膜６は、上方からの指向性の強い堆積方法、例えばコリメートしたスパッタリング、蒸着又はプラズマ化学的気相堆積（ＰＥＣＶＤ）法により半導体基板１上全面に例えば厚さ３０ｎｍのシリコン酸化膜を堆積することで形成される。
【００７９】
このとき、シリコン酸化膜のうちナノワイヤ３の外側に堆積し埋込み絶縁膜となる部分は、ナノワイヤ３の上端に堆積したシリコン酸化膜からナノワイヤ３の高さが作る段差により分離されて形成される。さらに、シリコン酸化膜を微量に等方性エッチングして、ナノワイヤ３周囲（ゲート電極１３の表面）に付着した薄いシリコン酸化膜を除去する。これにより、ゲート電極１３の表面を露出するとともに、埋込み絶縁膜６とナノワイヤ３上面のシリコン酸化膜との分離を確実にすることができる。
【００８０】
次いで、上方からの指向性の強い堆積方法を用いて導電膜、例えば厚さ２６ｎｍのＡｌ膜を半導体基板１上全面に堆積する。このとき、ナノワイヤ３の外側とナノワイヤ３の上端にそれぞれ分離された導電膜が形成される。次いで、この導電膜をフォトリソグラフィを用いてパターニングし、導電膜からなるゲート電極配線１５を形成する。このゲート電極配線１５は、ナノワイヤ３の周囲を囲み、かつセル１０右端の絶縁分離帯２上に延在するようにパターニングされる。
【００８１】
ゲート電極配線１５の形成後、ナノワイヤ上端に堆積するシリコン酸化膜をエッチング除去し、同時にその上の導電膜をリフトオフして除去する。
【００８２】
次いで、ナノワイヤ３を上端（ソース電極１４上面）まで埋め込む絶縁膜７を堆積し、その上に層間絶縁膜８を堆積する。次いで、層間絶縁膜８を貫通しソース電極１４に接続するビア１８、１９を形成する。さらに、ビア１８、１９の形成と同時に、素子形成領域５の左端に層間絶縁膜７及び埋込み絶縁膜６を貫通して接続領域４と接続するビア１６と、ゲート電極配線１５の右端に層間絶縁膜７を貫通するビア１７を形成する。
【００８３】
次いで、ビア１８、１９上にそれぞれ低電圧配線２２及び高電圧配線２３を形成し、ビア１６、１７上にそれぞれ出力配線２１及び入力配線２４を形成して、ＣＭＯＳインバータ回路が形成される。その後、必要な回路の製造工程を経て本第１実施形態の半導体装置が製造される。
【００８４】
上述した本第１実施形態では、半導体基板１としてシリコン基板を用いたが、Ｇｅ基板や化合物半導体基板、例えばＩＩＩ−Ｖ化合物半導体基板やＩＩ−ＶＩ化合物半導体基板を用いることもできる。また、シリコンナノワイヤの他、化合物半導体からなるナノワイヤ、さらにはカーボンナノチューブを用いることもできる。これらのナノワイヤ及びナノチューブは、良く知られているように選択成長の他、触媒を用いて形成することができる。
【００８５】
本発明の第２実施形態はフリップフロップ回路をセルアレイとして備えた半導体装置に関する。
【００８６】
本第２実施形態の半導体装置は、図１９（ｂ）に示すＣＭＯＳフリップフロップ回路をセルとして備える。このフリップフロップ回路は、互いにたすき掛けに配線された２個のＣＭＯＳインバータ回路から構成されている。
【００８７】
図５は本発明の第２実施形態フリップフロップ回路セル構造図であり、図５（ａ）は垂直断面図、図５（ｂ）は平面図である。なお、図５（ａ）は図５（ｂ）中のＣＣ’断面を表している。
【００８８】
本第２実施形態では、図５を参照して、半導体基板１上にフリップフロップ回路の形成領域として矩形のセル３０が画定されている。説明を簡明にするために、セル３０を、図５（ｂ）の紙面内で、上下に２列、左右に３列の６区画に区分して説明する。
【００８９】
図５（ｂ）に示すセル３０内の左側上下の２区画及び上側中央の１区画に連なる素子形成領域５Ａが設けられ、さらにセル３０内の右側上下の２区画及び下側中央の１区画に連なる素子形成領域５Ｂが設けられている。
【００９０】
素子形成領域５Ａ、５Ｂのうち上側半分（上側の区画部分）には半導体基板１表面にｐ型不純物領域１ｐが形成され、下側半分にはｎ型不純物領域１ｎが形成されている。この素子形成領域５Ａ、５Ｂの表面は、上述した第１実施形態と同様に、ナノワイヤ（及びマスク１１）形成領域を除き全表面にシリサイド膜からなる接続領域４が形成されている。
【００９１】
そして、セル３０の四隅を占める区画にナノワイヤ３が立設され、その下端はｎ型又はｐ型不純物領域１ｐに接している。これらのナノワイヤ３は、図１９（ｂ）をも参照して、左上隅のものが第１のＣＭＯＳインバータ回路のｐＭＯＳトランジスタＴｒ１を、左下隅のものが第１のＣＭＯＳインバータ回路のｎＭＯＳトランジスタＴｒ２を構成している。また、右上隅のものが第２のＣＭＯＳインバータ回路のｐＭＯＳトランジスタＴｒ３を、右下隅のものが第２のＣＭＯＳインバータ回路のｎＭＯＳトランジスタＴｒ４を構成している。即ち、第１のＣＭＯＳインバータ回路を構成するトランジスタＴｒ１、Ｔｒ２は素子形成領域５Ａ内に設けられ、第２のＣＭＯＳインバータ回路を構成するトランジスタＴｒ３、Ｔｒ４は素子形成領域５Ｂ内に設けられる。なお、これらのＭＯＳトランジスタＴｒ１〜４の構造、例えばドレイン（不純物領域１ｐ、１ｎ）、ソース電極１４及びゲート電極１３の構造は、上述した第１実施形態のＭＯＳトランジスタＴｒ１、Ｔｒ２と同様である。
【００９２】
さらに、第１実施形態と同様、ナノワイヤ３の底部を埋め込む埋込み絶縁膜６と、埋込み絶縁膜６上に形成されたゲート電極配線１５が設けられている。
【００９３】
本第２実施形態では、埋込み絶縁膜６に接続領域４を表出するコンタクトホール３１ａが開設され、ゲート電極配線１５はコンタクトホール３１ａを充填するビア３１を介して接続領域４に接続されている。
【００９４】
ゲート電極配線１５は２つ配置され、その一つは、第１のＣＭＯＳインバータ回路を構成するｐＭＯＳ及びｎＭＯＳトランジスタＴｒ１、Ｔｒ２のゲート電極１３を接続し、さらに第２のＣＭＯＳインバータ回路の素子形成領域５Ｂに形成された接続領域４にビア３１を介して接続される。なお、素子形成領域５Ｂのこの接続領域４は、図１９（ｂ）中のノードＮ２を構成する。かかる一つのゲート電極配線１５は、セル３０左側の２区画及び上側中央の１区画に延在するΓ字状のパターンとして形成される。
【００９５】
他方のゲート電極配線１５は、第２のＣＭＯＳインバータ回路を構成するｐＭＯＳ及びｎＭＯＳトランジスタＴｒ３、Ｔｒ４のゲート電極１３を接続し、さらに第１のＣＭＯＳインバータ回路の素子形成領域５Ａに形成された接続領域４にビア３１を介して接続される。なお、素子形成領域５Ａのこの接続領域４は、図１９（ｂ）中のノードＮ１を構成する。かかる他方のゲート電極配線１５は、セル３０左側の２区画及び上側中央の１区画に延在するΓ字を１８０度回転させたパターンとして形成される。
【００９６】
さらに、半導体基板１上に、ゲート電極配線１５を被覆し、かつソース電極１４を表出してナノワイヤ３をその上端まで平坦に埋め込む絶縁膜７が形成されている。本第２実施形態では、この絶縁膜７を貫通してゲート電極配線１５上面に接続するビア３２が形成されている。このビア３２は、ビア３１の直上に配置される。従って、ビア３２を設けても、セル面積は増加しない。
【００９７】
上述したビア３２はノードＮ１、Ｎ２にそれぞれ接続し、それぞれＣＭＯＳフリップフロップ回路の入力端２０１及び出力端２０３に接続される。また、ｐＭＯＳトランジスタＴｒ１、Ｔｒ３のソース電極１４は回路電源Ｖｄｄが印加される高電圧配線２３に接続され、ｎＭＯＳトランジスタＴｒ２、Ｔｒ４のソース電極１４は回路グランドに接続された低電圧配線２２に接続される。
【００９８】
本第２実施形態のＣＭＯＳフリップ回路のセル面積は、各区画をナノワイヤ３又はビア３１、３２の形成に要する最小面積Δとして、６Δとなる。これは、トランジスタ毎に３Δを要する従来のＣＭＯＳフリップ回路のセル面積１２Δに比べて、１／２に縮小されている。
【００９９】
次に、上述した第２実施形態に係る半導体装置の製造工程を説明する。
【０１００】
図６は本発明の第２実施形態製造工程断面図、図７は本発明の第２実施形態製造工程平面図である。なお、図６は図７（ａ）中のＤＤ’垂直断面を表している。
【０１０１】
図６（ａ）及び図７（ａ）を参照して、半導体基板１表面に画定されたセル３０内に、絶縁分離帯２により分離される２つの素子形成領域５Ａ、５Ｂを形成する。素子形成領域５Ａはセルの左側及び下側中央にかかるように形成され、素子形成領域５Ｂはセルの右側及び上側中央にかかるように形成される。
【０１０２】
素子形成領域５Ａ、５Ｂのうちセル３０の上半分を占める部分はｐ型不純物領域１ｐが、下半分を占める部分はｎ型不純物領域１ｎがイオン注入により形成される。
【０１０３】
ｐ型不純物領域１ｐの左右端部に、それぞれｐＭＯＳトランジスタＴｒ１、Ｔｒ３を構成するナノワイヤ３を、ｎ型不純物領域１ｎの左右端部に、それぞれｎＭＯＳトランジスタＴｒ２、Ｔｒ４を構成するナノワイヤ３を形成する。さらに、ゲート絶縁膜１２、ゲート電極１３及びソース電極１４を形成する。さらに、素子形成領域５Ａ、５Ｂの表出面に接続領域４を形成する。これらの製造工程は、上述した第１実施形態の製造工程と同様になされる。
【０１０４】
次いで、図６（ｂ）及び図７（ｂ）を参照して、第１実施形態と同様に、指向性の強い堆積方法を用いて、半導体基板１全面に埋込み絶縁膜６を堆積する。このとき、ナノワイヤ３の上端に堆積した絶縁膜６は、半導体基板１表面に形成された絶縁膜６から分離される。
【０１０５】
次いで、フォトリソグラフィにより、セル３０の上側及び下側の各中央部に位置する素子形成領域５Ａ、５Ｂ上に、接続領域を表出するコンタクトホール３１ａを形成する。
【０１０６】
次いで、図６（ｃ）及び図７（ｃ）を参照して、指向性の強い堆積方法により半導体基板１上全面に導電膜を堆積し、ナノワイヤ３上端の埋込み絶縁膜６の除去によりその上の導電膜をリフトオフする。その後、導電膜をパターニングして、ゲート電極配線１５を形成する。
【０１０７】
一つのゲート電極配線１５は、素子形成領域５Ａに形成されたｐ型ＭＯＳトランジスタＴｒ１及びｎ型ＭＯＳトランジスタＴｒ２のゲート電極１３を接続し、さらに素子形成領域５Ｂに開設されたコンタクトホール３１ａを埋め込み接続領域４に接続するようにパターニングされる。他方のゲート電極配線１５は、素子形成領域５Ｂに形成されたｐ型ＭＯＳトランジスタＴｒ３及びｎ型ＭＯＳトランジスタＴｒ４のゲート電極１３を接続し、さらに素子形成領域５Ａに開設されたコンタクトホール３１ａを埋め込み接続領域４に接続するようにパターニングされる。
【０１０８】
その後、図５を参照して、ナノワイヤ３を埋め込む絶縁膜７を形成し、さらに絶縁膜７を貫通してゲート電極配線１５上面に接続するビア３２を、ビア３１直上に形成する。次いで、通常の多層配線を用いて入出力端２０１、２０３に接続する配線、高電位配線２３、低電位配線２２を形成し、ＣＭＯＳフリップフロップ回路を備えた半導体装置が製造される。
【０１０９】
図８は本発明の第２実施形態変形例製造工程断面図であり、第２実施形態の埋込み絶縁膜６及びゲート電極配線１５の他の製造方法を表している。
【０１１０】
図８を参照して、図６（ａ）及び図７（ａ）に示した工程後、ナノワイヤ３を被覆する表面が平坦な絶縁膜６ａを、半導体基板１上全面に形成する。次いで、絶縁膜６ａ上に、開口３１ｂを有するエッチングマスク６ｂを形成する。この開口３１ｂは、埋込み絶縁膜６に形成されるべきコンタクトホール３１ａの直上に設けられる。また、開口３１ｂを上端に傾斜面を設ける、例えば開口３１ｂを漏斗状にすることで、コンタクトホール３１ａの上部に傾斜面を形成することができる。これにより、その上に形成されるゲート電極配線１５の段差による断線を防止することができる。
【０１１１】
次いで、エッチングマスク３１ｂをマスクとする全面エッチングにより絶縁膜６ａをエッチングして、図中の点線で示す埋込み絶縁膜６を形成する。この１回の全面エッチングにより、埋込み絶縁膜６にはコンタクトホール３１ａが形成される。従って、コンタクトホール３１ａを形成するためのリソグラフィは不要である。
【０１１２】
次いで、図６（ｃ）と同様に導電膜を堆積し、パターニングしてゲート電極配線１５を形成する。本変形例では、ナノワイヤ３上端の絶縁膜６ａは除去されているので、この導電膜はナノワイヤ上端にも堆積する。この導電膜は、ソース電極１４の一部としてこのまま残すこともできる。また、不要ならば、ナノワイヤ３を上端まで埋め込む絶縁膜７を平坦化する工程で除去することもできる。その後、上記第２実施形態と同様の工程を経て本第２実施形態変形例の半導体装置が製造される。
【０１１３】
本発明の第３実施形態はＳＲＡＭ（スタテックランダムアクセスメモリ）セルを具備する半導体装置に関する。
【０１１４】
本第３実施形態のＳＲＡＭセル回路は、図１９（ｃ）を参照して、ｐＭＯＳトランジスタＴｒ１とｎＭＯＳトランジスタＴｒ２の直列回路からなる第１のＣＭＯＳインバータと、ｐＭＯＳトランジスタＴｒ３とｎＭＯＳトランジスタＴｒ４の直列回路からなる第２のＣＭＯＳインバータをたすき掛けに接続してなるフリップフロップ回路をＳＲＡＭのメモリセルとして有する。
【０１１５】
そして、フリップフロップ回路の入出力ノードＮ１、Ｎ２にそれぞれ接続するアクセストランジスタＴｒ５、Ｔｒ６を介して、相補的なビット線Ｂ、／Ｂの対に接続される。このアクセストランジスタＴｒ５、Ｔｒ６のゲートはワード線Ｗに接続される。
【０１１６】
図９は本発明の第３実施形態ＳＲＡＭセル断面図、図１０は本発明の第３実施形態ＳＲＡＭセル平面図であり、図９は図１０（ｂ）中の折線ＥＥ’に沿う断面を、図１０（ａ）は上層の配線の構造を、図１０（ｂ）はトランジスタ及びビアの配置を表している。
【０１１７】
図１０（ｂ）を参照して、本第３実施形態では、半導体基板１表面に辺長１００ｎｍのほぼ正方形のＳＲＡＭセル４０が画定される。
セル４０の左側に紙面上から下にほぼ等間隔、例えば３０ｎｍのピッチで、アクセストランジスタＴｒ５、ｎＭＯＳトランジスタＴｒ２及びｐＭＯＳトランジスタＴｒ１がこの順に配設されている。また、セル４０の右側に紙面上から下に、ｐＭＯＳトランジスタＴｒ３、ｎＭＯＳトランジスタＴｒ４及びアクセストランジスタＴｒ６がこの順に配設される。
【０１１８】
セル４０の中心を通り上下に伸びる直線（セル４０の左右の中心線）上に、上から順にほぼ等間隔、例えば３０ｎｍピッチで、ビア３２Ｃ、ビア３１Ｂ、ビア３１Ａ及びビア３２Ｄが形成されている。これらのビア３２Ｃ、３１Ｂ、３１Ａ、３２Ｄについては後述する。なお、ビア３１Ｂは、ｎＭＯＳトランジスタＴｒ２とｐＭＯＳトランジスタＴｒ３とを結ぶ直線上に設けられ、ビア３１Ａは、ｐＭＯＳトランジスタＴｒ１とｎＭＯＳトランジスタＴｒ４とを結ぶ直線上に設けられれる。従って、左右のトランジスタＴｒ５、Ｔｒ２、Ｔｒ１及びＴｒ３、Ｔｒ４、Ｔｒ６の列と、ビア３２Ｃ、３１Ｂ、３１Ａ、３２Ｄの列とは、上下方向に１５ｎｍ、即ち１／２ピッチ分ずれて配設されている。
【０１１９】
セル４０内には、２つの素子形成領域５Ａ、５Ｂが形成されている。素子形成領域５Ａは、セル４０左側のトランジスタ列Ｔｒ５、Ｔｒ２、Ｔｒ１及びビア３１Ａをその領域内に含むように形成され、素子形成領域５Ｂは、セル４０右側のトランジスタ列Ｔｒ３、Ｔｒ４、Ｔｒ６及びビア３１Ｂをその領域内に含むように形成されている。
【０１２０】
図９を参照して、半導体基板１表面に絶縁分離帯２により素子分離された素子形成領域５Ａ、５Ｂが形成されている。素子形成領域５Ａ、５Ｂは、ｎ型不純物領域１ｎとｎ型不純物領域１ｐとに２分され、ｎ型不純物領域１ｎ上にｎＭＯＳトランジスタＴｒ５、Ｔｒ２及びＴｒ４、Ｔｒ６が形成され、ｐ型不純物領域１ｐ上にｐＭＯＳトランジスタＴｒ１及びＴｒ３が形成されている。
【０１２１】
これらのトランジスタＴｒ１〜Ｔｒ６は、第１及び第２実施形態のトランジスタと同様の構造を有する。即ち、ｐ型又はｎ型不純物領域をドレインとし、その上に立設するナノワイヤ３をチャネル形成領域とし、ナノワイヤ３の周囲にゲート絶縁膜１２を介して設けられたゲート電極１３を備え、ナノワイヤ３の上端に形成されたシリサイド膜をソース電極１４として備える。
【０１２２】
さらに、これらのトランジスタＴｒ１〜Ｔｒ６の間に表出する素子形成領域５Ａ、５Ｂの表面に、シリサイド膜からなる接続領域４が形成されている。この接続領域４は、ｐ型及びｎ型不純物領域１ｐ、１ｎとオーミック接続する。
【０１２３】
図９及び図１０（ｂ）を参照して、ナノワイヤ３及びナノワイヤ３の底部に残るマスク１１の直下を除く半導体基板１上全面に、ナノワイヤ３の根元（底部）を埋め込む埋込み絶縁膜６が設けられる。この埋込み絶縁膜６には、ビア３１Ａ及びビア３１Ｂが形成される位置に、接続領域４を表出するコンタクトホール３１ａが開設されている。
【０１２４】
埋込み絶縁膜６上に、ゲート電極配線１５Ａ〜１５Ｄが設けられる。ゲート電極配線１５Ａは、素子形成領域５Ａ上に形成されたＣＭＯＳインバータ回路を構成するｐＭＯＳトランジスタＴｒ１及びｎＭＯＳトランジスタＴｒ２のゲート電極１３間を接続する。さらに、素子形成領域５Ｂ上に開口するコンタクトホール３１ａ上に延在し、コンタクトホール３１ａを埋めるビア３１Ｂを介して素子形成領域５Ｂに形成された接続領域４に接続される。即ち、ゲート電極配線１５Ａは、トランジスタＴｒ１、Ｔｒ２のゲート電極１３を接続し、ノードＮ２（トランジスタＴｒ３及びトランジスタＴｒ４のドレイン領域と接続するノード）に接続する。
【０１２５】
一方、ゲート電極配線１５Ｂは、素子形成領域５Ｂ上に形成されたＣＭＯＳインバータ回路を構成するｐＭＯＳトランジスタＴｒ３及びｎＭＯＳトランジスタＴｒ４のゲート電極１３間を接続する。さらに、素子形成領域５Ａ上に開口するコンタクトホール３１ａ上に延在し、コンタクトホール３１ａを埋めるビア３１Ａを介して素子形成領域５Ａに形成された接続領域４に接続される。即ち、ゲート電極配線１５Ｂは、トランジスタＴｒ３、Ｔｒ４のゲート電極１３を接続し、ノードＮ１（トランジスタＴｒ１及びトランジスタＴｒ２のドレイン領域と接続するノード）に接続する。このゲート電極配線１５Ａ、１５Ｂは、素子形成領域５Ａ、５Ｂ上に形成された２個のＣＭＯＳインバータ回路をたすき掛けに配線し、ＣＭＯＳフリップフロップ回路を作製する。
【０１２６】
ゲート電極配線１５Ｃは、ｎＭＯＳアクセストランジスタＴｒ５のゲート電極１３に接続され、ビア３２Ｃの形成領域上へ延在する。同様に、ゲート電極配線１５Ｄは、ｎＭＯＳアクセストランジスタＴｒ６のゲート電極１３に接続され、ビア３２Ｃの形成領域上へ延在する。なお、アクセストランジスタＴｒ５、Ｔｒ６はｎ型に限らず、ｐ型とすることもできる。このとき、ドレインはｐ型不純物領域となる。
【０１２７】
上記トランジスタＴｒ１〜Ｔｒ６を覆い、上面が平坦な絶縁膜７が半導体基板１上全面に形成される。さらに、絶縁膜７上に平坦な層間絶縁膜８が形成される。絶縁膜７上面に、ワード線２６（Ｗ）と、相補的な信号線からなる一対のビット線２５（Ｂ、／Ｂ）とが配置される。また、層間絶縁膜８の上面には、回路グランドＶｓｓを給電する低電圧配線２２及び回路電源Ｖｄｄを給電する高電圧配線２３が配置されている。
【０１２８】
図９、図１０（ａ）及び図１０（ｂ）を参照して、絶縁膜７及び層間絶縁膜８を貫通して、低電位配線２２をｎＭＯＳトランジスタＴｒ２、Ｔｒ４のソース電極１４に接続するビア１８と、高電位配線２３をｐＭＯＳトランジスタＴｒ１、Ｔｒ３のソース電極１４に接続するビア１９とが設けられている。さらに、絶縁膜７を貫通して、一対のビット線２５（Ｂ、／Ｂ）のそれぞれをアクセストランジスタＴｒ５、Ｔｒ６のソース電極１４に接続するビア２０が設けられている。また、絶縁膜７を貫通して、ワード線２６を、アクセストランジスタＴｒ５、Ｔｒ６のゲート電極に接続されたゲート電極配線１５Ｃ、１５Ｄ上面に接続するビア３２Ｃ、３２Ｄが設けられる。
【０１２９】
アクセストランジスタＴｒ５、Ｔｒ６のドレインを構成するｎ型不純物領域１ｎ（ナノワイヤ３の下端の不純物領域）は、接続領域４を介して同一素子形成領域内の他のトランジスタのドレインを構成する不純物領域１ｎ、１ｐに接続される。この結果、図１９（ｃ）及び図１０（ａ）を参照して、アクセストランジスタＴｒ５、Ｔｒ６のドレインは、それぞれノードＮ１及びＮ２に接続される。従って、アクセストランジスタＴｒ５、Ｔｒ６を介して、フリップフロッブ回路の入出端に相補的な１対のビット線２５が接続される。この入出力動作は、アクセストランジスタＴｒ５、Ｔｒ６のゲート電極１３に接続されたワード線２６の信号により制御される。
【０１３０】
上述の本第３実施形態によると、ＳＲＡＭセルの面積を、６個のトランジスタを形成するための面積６Δと、３個のビアを形成するための面積３Δの和９Δで形成することができる。ここで、ビア３２Ｃ及び３２Ｄの面積は、それぞれ上下に隣接するセル４０と共有するものとして計算した。なお、ビア３２Ｃ及びビア３２Ｄがセル毎に設けられる場合でも、上下に隣接するセルをセルの横幅（左右の幅）の半分だけずらして千鳥に配置することで、セル面積を９Δにすることができる。これは、トランジスタが独立した素子形成領域に形成され、トランジスタ毎に３Δの面積を要する従来の半導体装置において、６個のトランジスタＴｒ１〜Ｔｒ６を用いたＳＲＡＭセルでは最小でも１８Δのセル面積を要することと比較して１／２に縮小されている。
【０１３１】
次に、上述した本第３実施形態の半導体装置の製造工程を説明する。
【０１３２】
図１１〜図１４は本発明の第３実施形態製造工程断面図（その１）〜（その４）、図１５〜図１８は本発明の第３実施形態製造工程平面図（その１）〜（その４）であり、製造途中のＳＲＡＭセル領域の構造を表している。なお、図１１（ａ）〜図１４（ｌ）は、それぞれ図１５（ａ）〜図１８（ｌ）の各工程に対応している。なお、図１１（ａ）〜図１４（ｌ）は、図１１（ａ）中の折線ＥＥ’に沿う位置での垂直断面を表している。
【０１３３】
図１１（ａ）及び図１５（ａ）を参照して、まず、シリコンからなる半導体基板１表面に画定されたＳＲＡＭセル４０の内部に、絶縁分離帯２により分離された２個の素子形成領域５Ａ、５Ｂを形成する。
【０１３４】
次いで、図１１（ｂ）及び図１５（ｂ）を参照して、斜めのＺ字型の開口４１ｐｏを有するイオン注入マスク４１ｐを用いて素子形成領域５Ａ、５Ｂにｐ型不純物をイオン注入し、素子形成領域５Ａ、５Ｂ表面のうちｐＭＯＳトランジスタＴｒ１、Ｔｒ３形成領域及びビア３１Ａ、３１Ｂ形成領域４２Ａ、４２Ｂにｐ型不純物領域１ｐを形成する。
【０１３５】
次いで、図１１（ｃ）及び図１５（ｃ）を参照して、ｐ型不純物領域１ｐが形成されていない素子形成領域５Ａ、５Ｂを表出する開口４１ｎｏを有するイオン注入マスク４１ｎを用いて、ｎ型不純物をイオン注入し、ｎＭＯＳトランジスタＴｒ２、Ｔｒ４及びアクセストランジスタＴｒ５、Ｔｒ６の形成領域にｎ型不純物領域１ｎを形成する。
【０１３６】
次いで、図１２（ｄ）及び図１６（ｄ）を参照して、素子形成領域５Ａ、５Ｂの表面に厚さ２０ｎｍの熱酸化膜を形成する。そして、この熱酸化膜に、トランジスタＴｒ１〜Ｔｒ６の形成領域に半導体基板１表面を表出する直径２０ｎｍの開口１１ａを開設して、熱酸化膜からなる選択成長用のマスク１１を形成する。
【０１３７】
次いで、図１２（ｅ）及び図１６（ｅ）を参照して、マスク１１を用いたシリコンのエピタキシャル選択成長により、開口１１ａに表出する半導体基板１表面からシリコンナノワイヤ３を選択的にエピタキシャル成長させ、開口１１ａから立設するノンドープのシリコンナノワイヤ３を形成する。
【０１３８】
このとき、各開口１１ａ内にｎ型又はｐ型不純物を含む金属触媒を設けて成長することで、ｐ型及びｎ型のシリコンナノワイヤ３を同時に形成しても差し支えない。また、ノンドープのナノワイヤ３にｐ型及びｎ型不純物をイオン注入してｐ型及びｎ型のシリコンナノワイヤ３を形成することもできる。
【０１３９】
次いで、図１２（ｆ）及び図１６（ｆ）を参照して、半導体基板１上全面に、熱酸化により、又は被覆性の良好な堆積方法、例えばＣＶＤを用いて、シリコン酸化膜又は高誘電体膜からなるゲート絶縁膜１２をナノワイヤ３の上面及び側面を被覆するように堆積する。さらに、被覆性の良好な堆積方法、例えばＣＶＤを用いて、ゲート絶縁膜１２上にシリコン膜１３ａ、例えばポリシリコン膜を形成する。
【０１４０】
次いで、ゲート絶縁膜に比べてシリコンを選択的にエッチングする異方性イオンエッチングを用いて、シリコン膜１３ａを全面エッチバックする。その結果、図１３（ｇ）及び図１７（ｇ）を参照して、ナノワイヤ３の周囲のシリコン膜１３ａを残して、他のシリコン膜１３ａは除去される。同時に、ナノワイヤ３の上端上のゲート絶縁膜１２は、シリコン膜１３がエッチングにより除去された後、さらなるオーバーエッチングにより除去される。続いて、シリコンナノワイヤ３の上端がエッチングされ、高さ７０ｎｍのナノワイヤ３が形成される。
【０１４１】
この全面異方性イオンエッチングは、ナノワイヤ３の間に、マスク１１上に形成されたゲート絶縁膜１２が表出し、さらにこのゲート絶縁膜１２が除去されるまで又は除去されたゲート絶縁膜１２の下に表出するマスク１１の表層が除去されるまで続けられる。
【０１４２】
このようにして形成されたナノワイヤ３周囲に残るシリコン膜１３ａは、ナノワイヤ３の上端面から２０ｎｍ程度下までは除去され、それより下部にのみ形成される。ナノワイヤ３の高さ、シリコン膜１３ａの上端の位置およびナノワイヤ３間のゲート絶縁膜１２の除去の関係は、異方性イオンエッチングのゲート絶縁膜１２に対するシリコンナノワイヤ３及びシリコン膜１２の選択性、最初のナノワイヤ３の高さ及びエンチング時間を調整することで制御される。
【０１４３】
ナノワイヤ３を所定の高さに形成するには、上述した全面エッチングによるものの他、シリコン膜１３ａを形成後、ナノワイヤ３を被覆する絶縁膜を形成し、その後ＣＭＰ（化学的機械的研摩）あるいは全面エッチバックによりナノワイヤ３が所定の高さになるまで平坦化してもよい。その後、ゲート酸化膜をナノワイヤ３上端面に形成し、絶縁膜を除去し、シリコン膜１３ａの全面異方性エッチングを行なうことで図１３（ｇ）及び図１７（ｇ）に示す構造とする。この方法では、ナノワイヤ上端のゲート絶縁膜がエッチストッパとなるから、エッチングの選択性の条件が緩和される。
【０１４４】
次いで、図１３（ｈ）及び図１７（ｈ）を参照して、ナノワイヤ３、ゲート絶縁膜１２及びシリコン膜１３ａをマスクとする等方性エッチングにより、マスク１１を半導体基板１表面が表出するまでエッチングする。その結果、マスク１１はオーバーエッチングされて、ナノワイヤ３の周囲近傍にのみ残留し、その外側に半導体基板１表面が表出する。
【０１４５】
次いで、図１３（ｉ）及び図１７（ｉ）を参照して、周知のサリサイド法を用いて表出するシリコン表面をシリサイド化する。その結果、シリコンナノワイヤ３の上端面にシリサイド膜からなるソース電極１４を、ナノワイヤ３周囲にゲート絶縁膜１２を介してシリサイド膜からなるゲート電極を、及び、マスク１１の間に表出する半導体基板１表面にシリコン膜からなる接続領域４が形成される。なお、ゲート電極１３は、シリコンとシリサイドの２層からなるポリサイド構造とすることもできる。
【０１４６】
より具体的には、半導体基板１上全面に金属膜、例えばＮｉ膜を堆積する。ついで熱処理してシリコンの表出面と接触するＮｉ膜を反応させて、シリサイド膜を形成する。その後、未反応のＮｉ膜をエッチングして除去することで、ソース電極１４、ゲート電極１３及び接続領域４が形成される。
【０１４７】
次いで、図１４（ｊ）及び図１８（ｊ）を参照して、半導体基板１上全面に、ナノワイヤ３を埋め込むシリコン酸化膜からなる絶縁膜６ａをＣＶＤ法により堆積する。次いで、絶縁膜６ａ上に、開口３１ｂを有するエッチングマスク６ｂを形成する。この開口３１ｂは、素子形成領域５Ａ、５Ｂにそれぞれ設けられたビア形成領域４２Ａ、４２Ｂの直上に形成され、上部が広く下部が狭い２段の開口となっている。
【０１４８】
なお、エッチングマスク６ｂの開口３１ｂは、円形に限られず、例えば矩形又は非対称であってもよい。とくに、開口３１ｂの絶縁分離体２に近い壁面を段面の広い２段、あるいは傾斜の緩い断面となし、反対側の壁面を急峻にすることが望ましい。開口３１ｂ断面をかかる非対称断面形状とすることで、開口の一部（広い段面）を絶縁分離体２上に形成することができる。このため、絶縁分離体２を広く形成することができるので、素子形成領域５Ａ、５Ｂ間の短絡を防止される。かかるエッチングマスク６ｂは、鋳型を用いたインプリント法により容易に形成することができる。
【０１４９】
次いで、図１４（ｋ）及び図１８（ｋ）を参照して、異方性イオンエッチングにより絶縁膜６ａをエッチングして、エッチングマスク６ｂの形状を絶縁膜６ａに転写しつつ、絶縁膜を厚さ３０ｎｍまで薄くして埋込み絶縁膜６を形成する。なお、ゲート電極配線１５Ａ〜１５Ｄと半導体基板１間の寄生容量が大きくても許容されるならば、埋込み絶縁膜６をマスク１１と同じ厚さにすることもできる。この埋込み絶縁膜６には、それぞれビア形成領域４２Ａ、４２Ｂに接続領域４を表出する開口３１ａが形成される。なお、開口３１ｂが転写された開口３１ａは、上部が広く下部が狭い２段の開口、例えば上部が直径３０ｎｍ、下部が直径２０ｎｍの開口となる。
【０１５０】
次いで、図１４（ｋ）及び図１８（ｋ）を参照して、半導体基板１上全面に、指向性の強い堆積方法、例えばコリメートされた蒸着法により厚さ１５ｎｍのＡｌ膜を堆積し、フォトリソグラフィによりパターニングしてゲート電極配線１５Ａ〜１５Ｄを形成する。同時に形成されて開口３１ａを充填するＡｌ膜は、ゲート電極配線１５Ａ〜１５Ｄを接続領域に接続するビア３１を形成する。なお、このパターニングにより、ナノワイヤ３上端面（ソース電極１４上面）に堆積したＡｌ膜はエッチングされ除去される。もちろん、ソース電極１４上にＡｌ膜を残し、ソース電極１４の一部とすることもできる。
【０１５１】
上述した埋込み絶縁膜６及びゲート電極配線１５Ａ〜１５Ｄを、第２実施形態の製造工程、図６（ｂ）〜図６（ｃ）を参照して説明した方法により形成することもできる。即ち、図１３（ｉ）を参照して、シリサイド膜からなるソース電極１４、ゲート電極１３及び接続領域４を形成した後、図１４（ｊ）〜図１４（ｌ）の工程に代えて以下の工程により埋込み絶縁膜６及びゲート電極配線１５Ａ〜１５Ｄを形成する。
【０１５２】
まず、図１３（ｉ）に示す工程の後、半導体基板１上全面に、厚さ３０ｎｍの絶縁膜を指向性の強い堆積方法により堆積する。その結果、図１４（ｋ）を参照して、ナノワイヤ３の根元を埋め込む厚さ３０ｎｍの埋込み絶縁膜６が形成され、同時に、ナノワイヤ３の上端（ソース電極１４）上に絶縁膜が同じ厚さに形成される。次いで、絶縁膜を僅かにエッチングして、ゲート電極１２上に薄く付着する絶縁膜を除去する。
【０１５３】
次いで、フォトリソグラフィを用いて絶縁膜に開口３１ａを開設し、絶縁膜からなる埋込み絶縁膜６を形成する。なお、２段の開口３１ａは、周知のように、図１４（ｊ）に示す２段の開口３１ｂを有するエッチングマスクを用いて形成することができる
次いで、半導体基板１上全面に、導電膜、例えば厚さ１５ｎｍのＡｌ膜を指向性の強い堆積法を用いて堆積する。次いで、ナノワイヤ３上端上の絶縁膜をエッチング除去すると同時に、リフトオフによりナノワイヤ３上端上に堆積した導電膜を除去する。次いで、埋込み絶縁膜６上に堆積した導電膜をパターニングして、導電膜からなるゲート電極配線１５Ａ〜１５Ｄを形成する。以上の工程により、埋込み絶縁膜６及びゲート電極配線１５Ａ〜１５Ｄを形成することができる。
【０１５４】
上述のゲート電極配線１５Ａは、素子形成領域５Ａ内に形成されたＣＭＯＳインバータ回路を構成するｐＭＯＳ及びｎＭＯＳトランジスタＴｒ１、Ｔｒ２のゲート電極１３間を接続し、さらに他方の素子形成領域５Ｂに形成されたビア３１Ｂを介して接続領域４（ノードＮ２）に接続するようにパターニングされる。他方、ゲート電極配線１５Ｂは、素子形成領域５Ｂ内に形成されたＣＭＯＳインバータ回路を構成するｐＭＯＳ及びｎＭＯＳトランジスタＴｒ３、Ｔｒ４のゲート電極１３間を接続し、さらに素子形成領域５Ａに形成されたビア３１Ａを介して接続領域４（ノードＮ１）に接続するようにパターニングされる。
【０１５５】
その後、図９及び図１０を参照して、半導体基板１上全面に絶縁膜７を形成し、各トランジスタＴｒ１〜Ｔｒ６のソース電極１４を表出する開口（ビアホール）を形成する。さらに、ビア３２Ｃ、３２Ｄの形成領域に、ゲート電極配線１５Ｃ、１５Ｄを表出する開口（ビアホール）を形成する。次いで、これらの開口（ビアホール）を充填するビア１８〜２０、３２Ｃ、３２Ｄを形成する。
【０１５６】
次いで、ＣＭＯＳインバータ回路を構成するトランジスタＴｒ１〜Ｔｒ４のソース電極１４に接続するビア１８、１９上に、さらに上層へ引き出すためのビア中継用となる配線を形成する。また、、アクセストランジスタＴｒ５、Ｔｒ６のソース電極１４に接続するビア２０と接続し、絶縁膜７上に延在するビット線２５（Ｂ、／Ｂ）を形成する。同時に、ゲート電極配線１５Ｃ、１５Ｄに接続すのビア３２Ｃ、３２Ｄと接続し、絶縁膜７上に延在するワード線２６（Ｗ）を形成する。
【０１５７】
次いで、半導体基板１上全面に層間絶縁膜８を形成し、ビア１８、１９に接続するビアを形成する。さらに、これらのビアに接続する低電位配線２２及び高電位配線２３を、層間絶縁膜８上に形成する。以上の工程を経て第３実施形態に係る半導体装置が製造される。
【０１５８】
上述した第１〜第３実施形態において、半導体基板１は、シリコン以外の半導体基板、例えばIII −Ｖ族又はＩＩ−ＶＩ族化合物半導体とすることもできる。ナノワイヤも同様である。また、ナノワイヤに代えてカーボンナノチューブを用いてもよい。
【０１５９】
また、接続領域４は、ｐ型及びｎ型不純物領域１ｐ、１ｎより深く形成されてもよい。なお、ｐ型及びｎ型不純物領域１ｐ、１ｎは互いに接続領域４によりオーミック接合されるので、互いに接して配置される必要はない。
【０１６０】
上述したように、本明細書には以下の付記記載の発明が開示されている。
（付記１）ナノワイヤー又はナノチューブをチャネルとし、前記ナノワイヤー又はナノチューブの周囲にゲート絶縁膜を介してゲート電極が設けられたｎＭＯＳトランジスタ及びｐＭＯＳトランジスタの直列接続からなるＣＭＯＳインバータ回路を備えた半導体装置において、
前記ｎＭＯＳ及びｐＭＯＳトランジスタのドレインは、それぞれ半導体基板表面に形成されたｎ型及びｐ型不純物領域からなり、
前記ｎ型及びｐ型不純物領域間は、前記ｎ型及びｐ型不純物領域とオーミック接続する接続領域を介してオーミック接続され、
前記ナノワイヤ又はナノチューブは、前記ｎ型及びｐ型不純物領域上にそれぞれ立設され、
前記ｎＭＯＳ及びｐＭＯＳトランジスタのソースは、前記ナノワイヤ又はナノチューブの上端に形成され、
前記ｎＭＯＳ及び前記ｐＭＯＳトランジスタのゲート電極は、ゲート電極配線により接続されていることを特徴とする半導体装置。
（付記２）第１及び第２の前記ＣＭＯＳインバータ回路を有し、前記第１及び第２のＣＭＯＳインバータ回路の一方の入力端と他方の出力端とを互いに接続してなるフリップフロップ回路を備えた付記１記載の半導体装置において、
前記ゲート電極配線は、前記ナノワイヤ又はナノチューブの下端底部を埋め込む埋込み絶縁膜上に形成され、
前記埋込み絶縁膜は、前記接続領域を表出するコンタクトホールを有し、
前記第１及び第２のＣＭＯＳインバータの一方を構成する前記ゲート電極配線が、前記コンタクトホールを通じて前記第１及び第２のＣＭＯＳインバータの他方を構成する前記接続領域に接続されていることを特徴とする半導体装置。
（付記３）付記２記載の半導体装置において、
前記フリップフロップ回路は、矩形状のフリップフロップ回路形成領域内に形成され、
前記第１のＣＭＯＳインバータ回路を構成する前記ｎＭＯＳトランジスタを、前記フリップフロップ回路形成領域の左上隅に配置し、
前記第１のＣＭＯＳインバータ回路を構成する前記ｐＭＯＳトランジスタを、前記フリップフロップ回路形成領域の左下隅に配置し、
前記２のＣＭＯＳインバータ回路を構成する前記ｎＭＯＳトランジスタを、前記フリップフロップ回路形成領域の右上隅に配置し、
前記第２のＣＭＯＳインバータ回路を構成する前記ｐＭＯＳトランジスタを、前記フリップフロップ回路形成領域の右下隅に配置し、
前記ｎＭＯＳトランジスタの間及び前記ｐＭＯＳトランジスタの間に、それぞれ前記第１及び第２のＣＭＯＳインバータの接続領域を表出する前記コンタクトホールを配置したことを特徴とする半導体装置。
（付記４）前記フリップフロップ回路をＳＲＡＭのメモリセル内に備える付記２記載の半導体装置において、
前記接続領域とビット線との間に挿入されたアクセストランジスタを備え、
前記アクセストランジスタは、前記半導体基板表面に形成され、前記接続領域にオーミック接続するアクセストランジスタ用ｎ型不純物領域と、
前記アクセストランジスタ用ｎ型不純物領域上に立設されたアクセストランジスタ用ナノワイヤ又はナノチューブと、
前記アクセストランジスタ用ナノワイヤ又はナノチューブの上端に形成され、前記ビット線に接続する電極と、
前記アクセストランジスタ用ナノワイヤ又はナノチューブの周囲にゲート絶縁膜を介して設けられ、ワード線に接続されたアクセストランジスタゲート電極とを有することを特徴とする半導体装置。
（付記５）付記４記載の半導体装置において、
前記ＳＲＡＭのメモリセルは矩形状のメモリセル形成領域内に形成され、
前記メモリセル形成領域の一辺に沿って第１の方向に、前記第１のＣＭＯＳインバータ回路を構成する前記アクセストランジスタ、前記ｎＭＯＳトランジスタ及び前記ｐＭＯＳトランジスタがこの順に配置され、
前記メモリセル形成領域の前記一辺と対向する辺に沿って前記第１の方向の逆方向に、前記第２のＣＭＯＳインバータ回路を構成する前記アクセストランジスタ、前記ｎＭＯＳトランジスタ及び前記ｐＭＯＳトランジスタがこの順に配置され、
前記第１のＣＭＯＳインバータ回路の前記接続領域を表出する前記コンタクトホールが、前記第１のＣＭＯＳインバータ回路を構成する前記ｐＭＯＳトランジスタと、前記第２のＣＭＯＳインバータ回路を構成する前記ｎＭＯＳトランジスタとの間に配置され、
前記第２のＣＭＯＳインバータ回路の前記接続領域を表出する前記コンタクトホールが、前記第２のＣＭＯＳインバータ回路を構成する前記ｐＭＯＳトランジスタと、前記第１のＣＭＯＳインバータ回路を構成する前記ｎＭＯＳトランジスタとの間に配置されたことを特徴とする半導体装置。
（付記６）前記ナノワイヤは、マスクを用いた選択成長により形成された半導体ナノワイヤであることを特徴とする付記１〜５の何れかに記載の半導体装置。
（付記７）前記半導体ナノワイヤは、ｐ型又はｎ型不純物がドープされていることを特徴とする付記６記載の半導体装置。
（付記８）前記ナノワイヤは、カーボンナノチューブであることを特徴とする付記１〜５の何れかに記載の半導体装置。
（付記９）半導体基板表面に形成された絶縁分離帯により絶縁分離された素子形成領域内に、ｐ型不純物領域及びｎ型不純物領域を形成する工程と、
前記ｐ型及びｎ型不純物領域をそれぞれ表出する第１及び第２の開口を有する絶縁膜を前記半導体基板上に形成する工程と、
化学的気相堆積法により、前記第１及び第２の開口部に立設された半導体柱からなるナノワイヤ又はナノチューブを形成する工程と、
前記ナノワイヤ又はナノチューブ及び前記絶縁膜上面を被覆するゲート絶縁膜及びシリコン膜を順次形成する工程と、
前記ナノワイヤ又はナノチューブ周囲に前記ゲート絶縁膜を残し、かつ、上端が前記ナノワイヤ又はナノチューブの上端面より低い位置にある前記シリコン膜を前記ナノワイヤ又はナノチューブの周囲に残し、他の前記シリコン膜及び前記ゲート絶縁膜を除去する工程と、
前記ナノワイヤ又はナノチューブが形成されていない領域の前記絶縁膜を除去して前記半導体基板表面を表出する工程と、
次いで、前記ナノワイヤ又はナノチューブの上端、前記シリコン膜及び表出する前記半導体基板表面にシリサイド膜を形成し、前記ナノワイヤ又はナノチューブの上端及び周囲のシリサイド膜をそれぞれソース電極及びゲート電極とし前記ナノワイヤ又はナノチューブをチャネルとし前記ｐ型及びｎ型不純物領域をそれぞれドレインとするｐＭＯＳ及びｎＭＯＳトランジスタを形成すると同時に、前記半導体基板表面に形成された前記シリサイド膜からなり前記ｐ型及びｎ型不純物領域の間をオーミック接続する接続領域を形成する工程とを有することを特徴とする半導体装置の製造方法。
（付記１０）付記９記載の半導体装置の製造方法において、
前記接続領域を形成する工程の後、
前記ｐ型及びｎ型ＭＯＳトランジスタを構成する前記ナノワイヤ又はナノチューブの下部を埋め込む埋込み絶縁膜を形成する工程と、
次いで、前記埋込み絶縁膜上に、前記ナノワイヤ又はナノチューブの周囲に形成された前記ｐ型及びｎ型ＭＯＳトランジスタの前記ゲート電極間を接続するゲート電極配線を形成する工程とを有することを特徴とする半導体装置の製造方法。
（付記１１）付記１０記載の半導体装置の製造方法において、
第１及び第２の前記素子形成領域内のそれぞれに前記ｐＭＯＳ及びｎＭＯＳトランジスタを形成する工程と、
前記埋込み絶縁膜に、前記第１の素子形成領域に形成された前記接続領域を表出する第１のコンタクトホール及び前記第２の素子形成領域に形成された前記接続領域を表出する第２のコンタクトホールを形成する工程とを有し、
前記ゲート電極配線の形成工程では、前記埋込み絶縁膜上及び前記コンタクトホール内に堆積された導電膜をパターニングして、前記第１の素子形成領域上に形成されるゲート電極配線が前記第２のコンタクトホールを通して前記接続領域に接続され、前記第２の素子形成領域上に形成されるゲート電極配線が前記第１のコンタクトホールを通して前記接続領域に接続されるように前記ゲート電極配線を形成することを特徴とする半導体装置の製造方法。
（付記１２）付記１１記載の半導体装置の製造方法において、
前記埋込み絶縁膜及び前記コンタクトホールの形成工程は、
前記ナノワイヤ又はナノチューブの上面を平坦に覆う絶縁膜を堆積する工程と、
前記絶縁膜上に、前記コンタクホール形成領域上が他の領域より薄く形成されたエッチングマスクを形成する工程と、
前記エッチングマスクを用いた異方性エッチングにより前記絶縁膜をエッチングして、前記コンタクトホールが開設された前記埋込み絶縁膜を形成する工程とを有することを特徴とする半導体装置の製造方法。
（付記１３）前記半導体基板上全面に、指向性の強い堆積方法を用いて前記埋込み絶縁膜を堆積する工程と、
次いで、前記半導体基板上全面に、指向性の強い堆積方法を用いて前記導電膜を堆積する工程と、
前記ナノワイヤ上端面上に堆積した前記埋込み絶縁膜をエッチングして、前記ナノワイヤ上端面上に堆積した前記導電膜をリフトオフする工程とを有することを特徴とする付記１０又は１１記載の半導体装置の製造方法。
（付記１４）前記全面異方性イオンエッチングは、前記ゲート絶縁膜に対してシリコン及びシリコンを選択的にエッチングするエッチングであり、
前記全面異方性イオンエッチングを用いて前記シリコン膜及び前記ゲート絶縁膜をエッチングする工程により、前記ナノワイヤを上端からエッチングして所定の高さにすることを特徴とする付記９〜１３の何れかに記載の半導体装置の製造方法。
（付記１５）前記ナノワイヤは所定長に形成され、
シリコンを選択的にエッチングする前記全面異方性イオンエッチングは、ゲート絶縁膜をストッパとするエッチングであることを特徴とする付記９〜１３の何れかに記載の半導体装置の製造方法。
（付記１６）前記ナノワイヤの形成後、前記ナノワイヤにイオン注入マスクを用いてｐ型不純物又はｎ型不純物をドープする工程を有することを特徴とする付記９〜１５記載の半導体装置の製造方法。
【産業上の利用可能性】
【０１６１】
本発明によれば、小面積のセル内に、垂直ＭＯＳトランジスタを用いて構成されるＣＭＯＳインバータ回路を形成することができるのて、ＣＭＯＳインバータ回路を含む半導体装置を小面積の半導体基板上に形成することができる。
【図面の簡単な説明】
【０１６２】
【図１】本発明の第１実施形態ＣＭＯＳインバータ回路構造図
【図２】本発明の第１実施形態製造工程図（その１）
【図３】本発明の第１実施形態製造工程図（その２）
【図４】本発明の第１実施形態製造工程図（その３）
【図５】本発明の第２実施形態フリップフロップ回路セル構造図
【図６】本発明の第２実施形態製造工程断面図
【図７】本発明の第２実施形態製造工程平面図
【図８】本発明の第２実施形態変形例製造工程断面図
【図９】本発明の第３実施形態ＳＲＡＭセル断面図
【図１０】本発明の第３実施形態ＳＲＡＭセル断面図
【図１１】本発明の第３実施形態製造工程断面図（その１）
【図１２】本発明の第３実施形態製造工程断面図（その２）
【図１３】本発明の第３実施形態製造工程断面図（その３）
【図１４】本発明の第３実施形態製造工程断面図（その４）
【図１５】本発明の第３実施形態製造工程平面図（その１）
【図１６】本発明の第３実施形態製造工程平面図（その２）
【図１７】本発明の第３実施形態製造工程平面図（その３）
【図１８】本発明の第３実施形態製造工程平面図（その４）
【図１９】ＣＭＯＳセル回路図
【図２０】従来の半導体装置断面図
【符号の説明】
【０１６３】
１  半導体基板
１ｎ  ｎ型不純物領域
１ｐ  ｐ型不純物領域
２  絶縁分離帯
３  ナノワイヤ
４  接続領域
５、５Ａ、５Ｂ  素子形成領域
６  埋込み絶縁膜
６ａ  絶縁膜
６ｂ  エッチングマスク
７  絶縁膜
８  層間絶縁膜
１０、３０、４０  セル
１１  マスク
１２  ゲート絶縁膜
１３  ゲート電極
１４  ソース電極
１５、１５Ａ、１５Ｂ、１５Ｃ、１５Ｄ  ゲート電極配線
１６、１７、１８、１９、２０  ビア
２１  入力配線
２２  低電圧配線（Ｖｓｓ配線）
２３  高電圧配線（Ｖｄｄ配線）
２４  出力配線
２５  ビット線（Ｂ、／Ｂ）
２６  ワード線（Ｗ）
３１、３１Ａ、３１Ｂ、３２、３２Ｃ、３２Ｄ  ビア
３１ａ  コンタクトホール
３１ｂ  開口
４１ｎ、４１ｐ  イオン注入マスク
４１ｎｏ、４１ｐｏ  開口
４２Ａ、４２Ｂ  ビア形成領域
１０１  基板
１０２、１１４、１２２、１２５、１３０  絶縁膜
１０２ａ  小孔
１０３  ソース電極
１０４  ドレイン電極
１０５、１１５、１２４  ゲート電極
１０６  不導体薄膜
１０７  ナノチューブ
１１０ｎ  ｎＭＯＳトランジスタ
１１０ｐ  ｐＭＯＳトランジスタ
１１１  ソース・ドレイン電極
１１２、１２０  ナノワイヤ
１１３  触媒球
１２１  半導体基板
１２３  ゲート絶縁膜
１２６  ゲート電極配線
１２６ａ  ビアホール
１２７、１２９  シリサイド膜
１２８  ドレイン電極配線
１２９ａ  不純物領域
１３１  開口
２０１  入力端
２０２、２０３  出力端
Ｔｒ１、Ｔｒ３  ｐＭＯＳトランジスタ
Ｔｒ２、Ｔｒ４  ｎＭＯＳトランジスタ
Ｔｒ５、Ｔｒ６  アクセストランジスタ
Ｎ、Ｎ１、Ｎ２  ノード
Ｖｄｄ  回路電源
Ｖｓｓ  回路グランド
【図１】
2008205168.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2008205168.tif 000009
【図８】
2008205168.tif 000010
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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