(57)【要約】【課題】２列パッド配置を持つ半導体装置に対して、十分な電気特性を実現しかつ低コストでパッケージの設計が可能となるような、特定のパッド配置と並びの基準を提供する。【解決手段】電源パッドとグランドパッドのパッド数の合計の、電源パッドとグランドパッドと信号パッドのパッド数の合計に対する比率が、所定の値、具体的には４０％以上となるように、電源パッドとグランドパッドを設ける。また、データ出力系の電源パッド数と、データ出力系のグランドパッド数との合計が全パット数の１５％以上となるように、電源パッドとグランドパッドを設ける。また、パッド配列ライン部のコマンド／アドレス系パッドの領域の中間部と端部とには電源パッドとグランドパッドとが、同じ種類のパッドが横に並ぶように少なくとも１対配置され、同じパッド配列ライン部上の中間の部分と端部の対向する位置では、電源パッドとグランドパッドとが対向するように配置される。【選択図】図５
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【特許請求の範囲】
【請求項１】
複数のパッドが直線の列状に配列されているパッド配列ライン部が主面上に設けられた半導体チップと、外部接続端子を有する半導体パッケージとを備える半導体装置において、
前記パッド配列ライン部は平行して２列設けられており、
前記パッド配列ライン部は、前記半導体チップに設けられた半導体素子に電源電圧を供給する電源パッド、前記半導体素子に接地電圧を供給するグランドパッド、及び前記半導体素子と信号を入出力する信号パッドから構成され、
前記電源パッドと前記グランドパッドのパッド数の合計の、前記電源パッドと前記グランドパッドと前記信号パッドのパッド数の合計に対する比率が、所定の値以上となるように、前記電源パッドと前記グランドパッドとが設けられていることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記パッド配列ライン部を構成する各列において、前記電源パッドと前記グランドパッドのパッド数の合計の、前記電源パッドと前記グランドパッドと前記信号パッドのパッド数の合計に対する比率が、所定の値以上となるように、前記電源パッドと前記グランドパッドとが設けられている半導体装置。
【請求項３】
請求項１または請求項２に記載の半導体装置において、
前記所定の値が４０％である半導体装置。
【請求項４】
請求項１ないし請求項３のいずれかに記載の半導体装置において、
前記パッド配列ライン部には、データ出力系パッド領域とコマンド／アドレス系パッド領域とが設けられており、
前記データ出力系パッド領域における前記電源パッド数と前記グランドパッド数との合計の、前記電源パッドと前記グランドパッドと前記信号パッドのパッド数の合計に対する比率が１５％以上である半導体装置。
【請求項５】
請求項４に記載の半導体装置において、
前記コマンド／アドレス系パッド領域には、前記電源パッドと前記グランドパッドとが対向配置されている半導体装置。
【請求項６】
請求項５に記載の半導体装置において、
前記コマンド／アドレス系パッド領域には、対向配置される前記電源パッドと前記グランドパッドが、端部近傍と中間部とでは向きが異なるように配置されている半導体装置。
【請求項７】
請求項１ないし請求項６のいずれかに記載の半導体装置において、
前記データ出力系パッド領域には、少なくとも一対の前記電源パッドと前記グランドパッドとが設けられている半導体装置。
【請求項８】
請求項７に記載の半導体装置において、
前記データ出力系パッドの領域の端部には前記電源パッドと前記グランドパッドが、対向配置されている半導体装置。
【請求項９】
請求項１、請求項７または請求項８に記載の半導体装置において、
前記データ出力系パッドの中間部分には、前記電源パッドと前記グランドパッドとが対向配置されている半導体装置。
【請求項１０】
請求項１に記載の半導体装置において、
コマンド／アドレス系パッド領域とデータ出力系パッド領域とでは、隣接するパッドの間隔が異なる半導体装置。
【請求項１１】
請求項１ないし請求項１０のいずれかに記載の半導体装置において、
前記パッドと、前記半導体パッケージの前記外部接続端子とは、パッケージ配線により直接接続されている半導体装置。
【請求項１２】
請求項１ないし請求項１０のいずれかに記載の半導体装置において、
前記パッドと、前記半導体パッケージの前記外部接続端子と接続するパッケージ配線とは、ボンディングワイヤを経由して接続されている半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に半導体チップに２列パッド配置を持つ半導体装置に関する。
【背景技術】
【０００２】
近年の半導体チップの小型化の要求に伴って、１列のパッド（チップパッド）では半導体チップ上のパッドを列方向に並べきれなくなることから、従来の１列パッドから２列パッドへと変化し、さらに狭ピッチ化されてきている。このように、半導体チップのパッドは、半導体パッケージの主面の中央付近に２列に集中して配置される傾向にある。
【０００３】
一方、半導体パッケージの外部接続端子であるＢＧＡ（ボール・グリッド・アレイパッケージ）におけるボールの並びや位置は一定の規格により決定されており、従来の１列型の製品のときから変化していない。そのため、半導体チップのパッドからＢＧＡボールまでを半導体パッケージ上で結線する際に、十分な電気特性を満たせるためには、配線引回しや半導体チップ上におけるパッド位置やパッド並びを工夫しなければ結線できなくなるという現象が見られるようになった。このように半導体チップ上でのパッド位置やパッド並びには、２列パッド化に伴って様々な制限が加えられてきている。
【０００４】
図１は、２列パッド配置を持つ半導体装置における従来技術ならびに本発明の実施の形態に共通の部分の構成を示す模式的部分透視上面図であり、図２は図１の模式的断面図である。
【０００５】
本発明の半導体装置は、図１ならびに図２に外形および断面が示される従来技術の基本的な２列パッド配置を持つ半導体装置を基として、半導体チップ上でのパッド位置やパッドの並び、ならびにパッドの役割分担に様々な基準を設けたものなので、共通の部分については、従来技術と本発明の実施の形態とを同じ図１、図２を参照して説明する。
【０００６】
本発明の基となる従来技術では、半導体メモリ装置１は内部に複数の半導体素子が設けられた半導体チップ１０を有しており、図１および図２に示すように主面１１の中央部に複数のパッド１３からなる２列のパッド配列ライン部１２を有する半導体チップ１０、グリッド状に配列された複数の外部接続端子２３と、各パッド１３と各外部接続端子２３とを電気的に接続するパッケージ配線２４とを有する半導体パッケージ２０、および樹脂封止体３１を備えている。ここでは説明を簡略化するために半導体メモリ装置１に配置された半導体チップ１０を１個として説明する。
【０００７】
図２の断面図で示されるように、この半導体メモリ装置１は内部の半導体チップ１０の主面１１上に設けられているパッド１３と半導体パッケージ２０の外部接続端子２３とを、ポリイミド（ＰＩ）テープ上に作成された銅パターンによるパッケージ配線２４によって接続している。またこの配線層と半導体チップ１０の主面１１の間にはエラストマ層２５が設けられている。このエラストマ層２５にはエラストマ開口部２７が設けられており、このエラストマ開口部分２７で半導体チップ１０のパッド１３とパッケージ配線２４とが接続されている。
【０００８】
また、半導体チップ１０上のパッド１３は、半導体チップに電源電圧を供給する電源（ＰＷＲ）パッド、半導体チップに接地電圧を供給するグラウンド（ＧＮＤ）パッド、および半導体チップ１０と信号のやり取りをする信号パッドで構成されている。このうち、電源パッドまたはグラウンドパッドのいずれかを指す場合、以下ではＰＷＲ／ＧＮＤパッドと略称することがある。
【０００９】
従来技術において、半導体メモリ装置１の高速動作を妨げる最も大きな要因は、信号パッドを介した信号切換時に、電源（ＰＷＲ）またはグラウンド（ＧＮＤ）のインダクタンスによって起きる同時切換ノイズである。
【００１０】
従来の手法では、この同時切換ノイズを減らすために、特許文献１（特開２００１-１８５５７６号公報）に開示されているように、半導体チップ１０上の信号パッドの両側に電源またはグラウンド（ＰＷＲ／ＧＮＤ）パッドを隣接させて配置して、可能な限り電流経路を短くしてインダクタンス値を低減化させるという手法をとってきた。
【００１１】
しかしながら近年の半導体チップの小型化に伴って、列方向に配置することのできるパッドの数は少なくなってきており、特に電源またはグラウンド（ＰＷＲ／ＧＮＤ）パッドの数は削減される傾向となってきている。これは信号パッドは削減できないので、全パッド数を少なくするためには電源またはグラウンド（ＰＷＲ／ＧＮＤ）パッドの数を削減せざるを得ないためである。そのため、必ずしも信号パッドの両側に隣接させて電源またはグラウンド（ＰＷＲ／ＧＮＤ）パッドを配置することができない状況が増加している。そのため、パッケージの設計に際して、十分な電気特性を満たすように電源（ＰＷＲ）パッド、またはグラウンド（ＧＮＤ）パッドの数や配置について適切なパッド数や配置の基準を設けて配置することが重要となっている。
【００１２】
従来の１列パッド配置を持つ半導体チップに対する電源またはグラウンド（ＰＷＲ／ＧＮＤ）パッドの数の制約については、特許文献２（特開２００６-１１４５９５号公報）においてパッド列方向のチップ長Ｌと関連付けられて述べられている。
【００１３】
図３は特許文献２に記載のパッド列方向のチップ長Ｌと電源またはグラウンドパッドのパッド数の制約との関連を説明するための模式的上面図である。これはパッド列方向に配置可能な全パッドの数が、同方向のチップ長Ｌからフューズ配置部分やＮＣパッド配置部分などの長さを除いたパッド配置可能領域Ａ＝Ａ１＋Ａ２（ここでＡ１およびＡ２はそれぞれデータ出力（ＤＱ）系とコマンド／アドレス（ＣＡ）系のパッド配置可能領域である）およびパッド間の最小ピッチＰにより（Ａ÷Ｐ）と制限されてしまうことによっている。
【００１４】
このようにして配置することのできる全パッド数が（Ａ÷Ｐ）で決定されることにより、電源またはグラウンド（ＰＷＲ／ＧＮＤ）パッドのパッド数上限も、この全パッド数の上限から信号パッドの分を差し引くことにより自動的に決定される。一方、半導体チップのパッド列中に最低限配置すべき電源またはグラウンド（ＰＷＲ／ＧＮＤ）パッドの数Ｎ０は、個々のチップが満たすべき電気特性値によって決定される。最終的に、特許文献２では配置すべき適切な電源またはグラウンド（ＰＷＲ／ＧＮＤ）パッド数Ｎを、最低限配置すべき電源またはグラウンド（ＰＷＲ／ＧＮＤ）パッド数Ｎ０と配置可能な電源またはグラウンド（ＰＷＲ／ＧＮＤ）パッド数上限の間の数であるとしており、この数を配置可能な全パッド数に対する比率（Ｎ÷（Ａ÷Ｐ））として表現していた（ここで、（（Ａ÷Ｐ）−Ｎ#sｉg）＞Ｎ＞Ｎ０である）。
【特許文献１】特開２００１-１８５５７６号公報
【特許文献２】特開２００６-１１４５９５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
しかしながら、図１のような２列パッド配置を持つ半導体チップ１０では、半導体チップ１０自体が非常に小さく、パッド１３が半導体パッケージ２０の中央付近に集中して配置されている。この場合、パッド１３の配置で問題となるのはパッド１３の列方向のチップ長Ｌおよびパッド１３間の最小ピッチＰによる制約だけではない。半導体パッケージ２０上の配線引回しに対する物理的制約によって、外部接続端子２３に対応するパッド１３の配置可能な位置が決定されてしまうということも問題となる。これは、半導体チップ１０が縮小化したときに、配線の占めるスペース（Ｌｉｎｅ／Ｓｐａｃｅ）やパッド１３の列間距離などの半導体パッケージ２０上の設計ルールによって一部のパッド１３がパッド位置に制限を受けるようになるからである。
【００１６】
具体的には、半導体チップ１０の縮小化によってパッド１３が半導体パッケージ２０の中央部付近に密集するようになる。それにより、多くのパッケージ配線２４を半導体パッケージ２０中央付近にまで引き伸ばさなくてはならなくなっている。
【００１７】
その際、パッケージ配線２４はエラストマ開口部２７から外部接続端子２３であるＢＧＡボールランドまでの間（図８のＢ１）を通るが、この区間を通ることのできない配線が生じる。そのため、このパッケージ配線２４と結合されるパッド１３はある一定の位置よりも半導体チップ１０の端部側に配置されなければならないこともある。
【００１８】
もしもこれらのパッド１３がこの位置よりも半導体パッケージ２０の中心方向にあるとすると、半導体パッケージ２０上で結線が行えなくなるためである。ただし、これらの制約は半導体チップ１０が非常に小さい場合のものである。
【００１９】
即ち、半導体チップ１０のパッド１３は半導体パッケージ２０の中央付近に密集していることを仮定している。もしも半導体チップ１０がパッド配列ライン部１２の列方向に関して十分に大きい場合には、パッド１３は半導体パッケージ２０上での配線長を短縮するために、半導体パッケージ２０の中央付近ではなく、結線される外部接続端子２３であるＢＧＡボールに近い位置に配置されることが考えられるためである。そのような場合には、上述のようなパッケージ配線２４の引回しによるパッド１３の位置制約は存在しない。
【００２０】
この半導体チップ１０のサイズによる制約は、パッケージ上の設計ルールや配線引回し、ＢＧＡボールの並びなどの影響を受けて決定される。ただし、半導体チップ１０が大きくてもパッド１３がチップ中心に集中して配置されるような場合には、上述のようなパッド１３の位置制約が存在する。
【００２１】
また、半導体チップ１０の縮小化に伴い、パッド１３のパッドピッチは半導体チップ１０の内部の回路による影響よりも、動作テスト時にパッド１３に当てるプローブのプローブ間ピッチにより決定されるようになっている。また、最小パッドピッチＰは全ての箇所で等しくはならないということが起きている。これは動作テスト時にコマンド／アドレス（ＣＡ）系では全信号パッドにプローブを当てるのに対して、データ出力（ＤＱ）系では１つ置きで信号パッドに対してプローブを当てるためである（図６参照）。そのために、データ出力（ＤＱ）系における最小パッドピッチとコマンド／アドレス（ＣＡ）系における最小パッドピッチとは異なっている。
【００２２】
以上のことから、２列パッド配置を持つ半導体装置の各パッド列で、十分な電気特性を満たすために最低限必要な電源またはグラウンド（ＰＷＲ／ＧＮＤ）パッド数は、上述のパッド列方向のチップ長Ｌおよび最小パッドピッチＰから単純に決定される配置可能な全パッド数に対する比率（Ａ÷Ｐ）により表現されるべきではないということがいえる。このような場合において従来の方法により全パッド数を表現すると、実際に配置可能なパッド数よりも全パッド数が多くなり過ぎてしまう。
【００２３】
本発明は、２列パッド配置を持つ半導体装置に対して、十分な電気特性を実現し、かつ低コストでパッケージの設計が可能となるような、特定のパッド配置と並びの基準を提供することを目的とする。
【課題を解決するための手段】
【００２４】
本発明の半導体装置は、
複数のパッドが直線の列状に配列されているパッド配列ライン部が主面上に設けられた半導体チップと、外部接続端子を有する半導体パッケージとを備える半導体装置において、パッド配列ライン部は平行して２列設けられており、パッド配列ライン部は、半導体チップに設けられた半導体素子に電源電圧を供給する電源パッド、半導体素子に接地電圧を供給するグランドパッド、及び半導体素子と信号を入出力する信号パッドから構成され、電源パッドとグランドパッドのパッド数の合計の、電源パッドとグランドパッドと信号パッドのパッド数の合計に対する比率が、所定の値以上となるように、電源パッドとグランドパッドとが設けられていることを特徴とする。
【００２５】
また、パッド配列ライン部を構成する各列において、電源パッドとグランドパッドのパッド数の合計の、電源パッドとグランドパッドと信号パッドのパッド数の合計に対する比率が、所定の値以上となるように、電源パッドとグランドパッドとが設けられていることが好ましい。
【００２６】
上述の所定の値が４０％であってもよく、パッド配列ライン部には、データ出力系パッド領域とコマンド／アドレス系パッド領域とが設けられており、データ出力系パッド領域の電源パッド数とグランドパッド数との合計の、電源パッドとグランドパッドと信号パッドのパッド数の合計に対する比率が、全パッド数の１５％以上であってもよい。
【００２７】
コマンド／アドレス系パッド領域には、電源パッドとグランドパッドとが対向配置されていてもよく、コマンド／アドレス系パッド領域には、対向配置される電源パッドとグランドパッドが、端部近傍と中間部とでは向きが異なるように配置されていてもよく、データ出力系パッド領域には、少なくとも一対の電源パッドとグランドパッドとが設けられていてもよく、データ出力系パッドの領域の端部には電源パッドとグランドパッドが、対向配置されていてもよく、データ出力系パッドの中間部分には、電源パッドとグランドパッドとが対向配置されていてもよい。
【００２８】
両側に異なった種類のパッドを配置することにより、電源とグランドとの間では仕様の異なる配線の配分をパッド配列ライン部の両側で同一化や均一化することができる。
【００２９】
また、コマンド／アドレス系パッド領域とデータ出力系パッド領域では、隣接するパッドの間隔が異なることとしてもよい。
【００３０】
このように、コマンド／アドレス系パッド領域とデータ出力系パッド領域でパッド間隔を異なるものとすることにより、動作テストを行うためのプローブ間隔に適応させることが可能となる。
【００３１】
パッドと、半導体パッケージの外部接続端子とは、直接パッケージ配線により接続されていてもよく、パッドと、半導体パッケージの外部接続端子と接続するパッケージ配線とは、ボンディングワイヤを経由して接続されていてもよい。
【００３２】
電源（ＰＷＲ）パッドとグランド（ＧＮＤ）パッドの数の合計と信号（ＳＩＧ）パッドの数との和に対する電源（ＰＷＲ）パッドとグランド（ＧＮＤ）パッドの数の合計の比率を所定の値以上としたので、信号配線・パッドのインダクタンスを低減化でき、信号パッドを介した信号切換時に、電源（ＰＷＲ）またはグラウンド（ＧＮＤ）のインダクタンスによって起きる同時切換ノイズを抑制できる。
【００３３】
データ出力（ＤＱ）系の電源（ＰＷＲ）パッド数とグランド（ＧＮＤ）パッド数の合計数の、電源（ＰＷＲ）パッドとグランド（ＧＮＤ）パッドと信号（ＳＩＧ）パッドの数の和に対する比率を所定の値以上としたので、同様に信号配線・パッドのインダクタンスを低減化できる。
【００３４】
半導体チップの信号配線や信号パッドの近傍に、帰還電流経路となる電源またはグラウンド（ＰＷＲ／ＧＮＤ）の配線や電源またはグラウンドのパッドが配置されることにより、信号配線・パッドのインダクタンスを低減化できる。
【００３５】
また、コマンド／アドレス（ＣＡ）系パッドの領域に対する電源（ＰＷＲ）パッドとグランド（ＧＮＤ）パッドの配置の条件を設定したので信号配線・パッドのインダクタンスを低減化できる。
【発明の効果】
【００３６】
本発明は、半導体チップの信号配線や信号パッドの近傍に、必要とされる帰還電流経路となる電源またはグラウンド（ＰＷＲ／ＧＮＤ）の配線や電源またはグラウンドのパッドが配置されることにより、信号配線・パッドのインダクタンスを低減化できる。このため、信号動作時に生じる同時切換ノイズを低減でき、結果として高速動作が可能となるという効果がある。
【００３７】
また、半導体チップの２列パッドの各パッド列に対して全ての信号配線や信号パッドの両側に電源またはグラウンド（ＰＷＲ／ＧＮＤ）配線や電源またはグラウンドのパッドを隣接させるのではなく、適正な比率で配置する。それによって、むやみに全パッド数を増加させる必要がなく、半導体チップの小型化に対応できるという効果がある。
【００３８】
また、一部のパッドに対しては配置位置に関しての基準が設けられる。それによって、パッド配置などの設計を容易に行うことが可能となるという効果がある。
【発明を実施するための最良の形態】
【００３９】
本発明の半導体装置は、半導体チップに２列パッド配置を有しており、十分な電気特性を実現しかつ低コストでパッケージの設計が可能となるような、特定のパッド配置と並びの基準を有することを特徴とする。
【００４０】
次に、本発明の実施の形態について図面を参照して説明する。本発明の実施の形態は、背景技術において図１および図２を参照して説明した半導体メモリ装置を基として、十分な電気特性を実現しかつ低コストでパッケージの設計が可能となるような応用として適用されるので、全体の構成は図１および図２を参照して説明する。ここでは同じ機能を有する構成要素には同じ符号と名称を付して説明する。
【００４１】
本発明の半導体メモリ装置１は、内部に複数の半導体素子が設けられた半導体チップ１０を有しており、図１に示すように主面１１の中央部に複数のパッド１３からなる２列のパッド配列ライン部１２を有する半導体チップ１０、グリッド状に配列された複数の外部接続端子２３と、各パッド１３と各外部接続端子２３とを電気的に接続するパッケージ配線２４とを有する半導体パッケージ２０、および樹脂封止体３１を備えている。
【００４２】
図２に断面図で示されるように、この半導体メモリ装置１では、内部の半導体チップ１０の主面１１上に設けられているパッド１３と半導体パッケージ２０の外部接続端子２３とを、ポリイミド（ＰＩ）テープ上に作成された銅パターンによるパッケージ配線２４によって接続している。また配線層と半導体チップ１０の間にはエラストマ層２５が設けられている。このエラストマ層２５にはエラストマ開口部２７が設けられており、このエラストマ開口部２７の内部で半導体チップ１０のパッド１３とパッケージ配線２４とが接続されている。
【００４３】
また、半導体チップ１０上のパッド１３は、半導体チップに電源電圧を供給する電源パッド、半導体チップに接地電圧を供給するグラウンドパッド、および半導体チップ１０と信号のやり取りをする信号パッドで構成されている。このうち、電源（ＰＷＲ）パッドまたはグラウンド（ＧＮＤ）パッドのいずれかを指す場合、以下ではＰＷＲ／ＧＮＤパッドと略称することがある。
【００４４】
ここでは半導体メモリ装置を例として説明するが半導体メモリ装置に限定されるものではなく、半導体チップ１０を内蔵する半導体装置に広く適用できる。
【００４５】
本発明の実施の形態として、以下の（１）〜（５）の各項目に分けて説明する。
（１）  本発明の第１の実施の形態では、２列パッド配置を持つ半導体チップ１０に対して、各パッド列に存在する信号パッドの数Ｎ#sｉgと、電源またはグラウンド（ＰＷＲ／ＧＮＤ）パッドの数Ｎとの和から決定される全パッド数（Ｎ#sｉg＋Ｎ）に対して、必要な全電源またはグラウンド（ＰＷＲ／ＧＮＤ）パッド数Ｎの比率｛Ｎ／（Ｎ#sｉg＋Ｎ）｝の基準を設ける。またこの基準に従属する限定として、基準となる電源またはグラウンド（ＰＷＲ／ＧＮＤ）パッドを、データ出力（ＤＱ）系の電源またはグラウンド（ＰＷＲ／ＧＮＤ）パッドのみとする、などがある。
【００４６】
具体的には、各パッド列および２パッド列の合計で、全パッド数に対する全電源またはグラウンド（ＰＷＲ／ＧＮＤ）パッド数を４０％以上とする。
【００４７】
また、またこの基準に従属する限定として、全パッド数に対するデータ出力（ＤＱ）系用の電源またはグラウンド（ＶＤＤＱ／ＶＳＳＱ）パッド数を１５％以上とする。
【００４８】
信号配線に対するインダクタンス値が特定の仕様値を満たすように電源とグランドのパッドを並べるシミュレーションにおいて、この４０％と１５％の値が必要最小の値として求められた。
【００４９】
半導体チップ１０上の信号パッドの両側に電源またはグラウンド（ＰＷＲ／ＧＮＤ）パッド１３ａ、１３ｂを隣接させて配置した場合は、全パッド数に対する全電源またはグラウンド（ＰＷＲ／ＧＮＤ）パッド数の比率は５０％強となるので、電源またはグラウンド（ＰＷＲ／ＧＮＤ）パッド数を約１０％少なくすることができる。
【００５０】
この場合でも片側にしか全電源またはグラウンドパッドを持たない信号パッドの比率は２／３とまですることができ、パッケージ設計において影響の少ない信号パッドを選択すれば、信号切換時の同時切換ノイズの影響を抑制することができる。
【００５１】
全パッド数に対するデータ出力（ＤＱ）系用のＰＷＲ／ＧＮＤ（ＶＤＤＱ／ＶＳＳＱ）パッド数を１５％以上とした場合でも、仮にデータ出力（ＤＱ）系のパッド数が全信号パッドの半分であったとしてもその３０％ととなり、片側にしか全電源またはグラウンドパッドを持たない信号パッドの比率は８０％であり、パッケージ設計において影響の少ない信号パッドを選択すれば、信号切換時の同時切換ノイズの影響を抑制することができる。
【００５２】
図４は、２列パッド配置を持つ特定の半導体装置の場合のパッド数の例を数値で示す図である。この図では、各パッド列および２パッド列の合計で、全パッド数に対する全電源またはグラウンド（ＰＷＲ／ＧＮＤ）パッド数が基準値の４０％以上となっており、全パッド数に対するデータ出力（ＤＱ）系用の電源またはグラウンド（ＶＤＤＱ／ＶＳＳＱ）パッド数も基準値の１５％以上となっている。
（２）  本発明の第２の実施の形態では、図５に示すように２列パッド配置を持つ半導体チップ１０に対して、最適な電源（ＰＷＲ）パッド１３ａおよび グラウンド（ＧＮＤ）パッド１３ｂの配置方法の基準を以下のように定めている。図５は第２の実施の形態を説明するための半導体装置の構成を示す模式的部分透視上面図である。
【００５３】
パッド領域としてはデータ出力（ＤＱ）系パッド領域Ａ１とコマンド／アドレス（ＣＡ）系パッド領域Ａ２とが設けられている。
【００５４】
コマンド／アドレス（ＣＡ）系パッド領域Ａ２の中間部には、少なくとも１対の電源（ＰＷＲ）パッド１３ａまたはグラウンド（ＧＮＤ）パッド１３ｂが配置される。少なくとも１対の電源（ＰＷＲ）パッド１３ａまたはグラウンド（ＧＮＤ）パッド１３ｂは、２列のパッド配列ライン部１２のそれぞれに、電源（ＰＷＲ）パッド１３ａとグラウンド（ＧＮＤ）パッド１３ｂとが一対となり、同じ列には同じ種類のパッドがまとまって配置される。図５では１組のみが表示されている。
【００５５】
さらに同じコマンド／アドレス（ＣＡ系）パッド領域Ａ２のパッド配列ライン部１２の端部側にも少なくとも１対の電源（ＰＷＲ）パッド１３ａまたはグラウンド（ＧＮＤ）パッド１３ｂが配置されている。ここでも、少なくとも１対の電源（ＰＷＲ）パッド１３ａまたはグラウンド（ＧＮＤ）パッド１３ｂは、２列のパッド配列ライン部１２のそれぞれに、電源（ＰＷＲ）パッド１３ａまたはグラウンド（ＧＮＤ）パッド１３ｂがまとまって配置されている。
【００５６】
図５に示されるように、同一のパッド配列ライン部１２のパッド列においては、領域中間部の電源（ＰＷＲ）パッド１３ａまたはグラウンド（ＧＮＤ）パッド１３ｂに対して領域端部では反対のグラウンド（ＧＮＤ）パッド１３ｂまたは電源（ＰＷＲ）パッド１３ａが配置されている。これらの領域内部および領域端部の電源（ＰＷＲ）パッド１３ａ、またはグラウンド（ＧＮＤ）パッド１３ｂからは、同じ側（図５におけるＸ軸正方向または負方向）に配線が引き出される。
【００５７】
コマンド／アドレス（ＣＡ）系パッド領域Ａ２の中間部側と領域端部側とでは、それぞれ電源（ＰＷＲ）パッド１３ａとグラウンド（ＧＮＤ）パッド１３ｂとが同じパッド配列ライン１２上で対向して配置され、コマンド／アドレス（ＣＡ）系の信号パッドからの引き出し線は、電源（ＰＷＲ）パッド１３ａからの引き出し線とグラウンド（ＧＮＤ）パッド１３ｂからの引き出し線とに挟まれる構造となる。
【００５８】
またこの基準に従属する基準として、各コマンド／アドレス（ＣＡ）系の信号パッドの両側のそれぞれに配置される電源（ＰＷＲ）パッド１３ａ、またはグラウンド（ＧＮＤ）パッド１３ｂは、パッド列の方向（図５でのＹ座標）で異なった種類のパッドが揃うように配置される。
【００５９】
このように、両側に異なった種類のパッドを配置することにより、電源およびグランドで仕様の異なる配線の配分をパッド配列ライン分の両側で平均化することができる。
（３）  本発明の第３の実施の形態では、図５において２列パッド配置を持つ半導体チップ１０に対して、最適な電源（ＰＷＲ）パッド１３aおよびグラウンド（ＧＮＤ）パッド１３ｂの配置方法を以下の基準で設定している。
【００６０】
データ出力（ＤＱ）系パッド領域Ａ１のパッド配列ライン部１２の端部側に少なくとも１対の電源（ＰＷＲ）パッド１３ａまたはグラウンド（ＧＮＤ）パッド１３ｂが配置される。少なくとも１対の電源（ＰＷＲ）パッド１３ａまたはグラウンド（ＧＮＤ）パッド１３ｂは、２列のパッド配列ライン部１２のそれぞれに、電源（ＰＷＲ）パッド１３ａまたはグラウンド（ＧＮＤ）パッド１３ｂがまとまって配置される。
【００６１】
これは、片側のパッド列に電源（ＰＷＲ）とグラウンド（ＧＮＤ）の両方が配置されているときよりも、このように両側にそれぞれが配置されたほうが共通の配線を使用することができるのでパッケージ配線幅を確保しやすく、パッケージ配線の電気特性向上のためにも好ましいためである。
【００６２】
またこの基準に従属する基準として、各パッド列のデータ出力（ＤＱ）系の端部側に配置される電源（ＰＷＲ）パッド１３ａ、またはグラウンド（ＧＮＤ）パッド１３ｂは、パッド列の方向（図５でのＹ座標）での種別（電源またはグラウンド）が一致するように対向して配置される。
（４）  本発明の第４の実施の形態では、半導体装置のパッドが、データ出力（ＤＱ）系とコマンド／アドレス（ＣＡ）系とで異なるパッドピッチで並べられていることを特徴とする。さらに、これらのパッドピッチはチップテスト時に用いられるプローブカードにより決定される。
【００６３】
これは半導体チップの縮小化とパッドの２列化によって、パッドのパッドピッチは半導体チップ内の回路による制約だけでなく、プローブカードによる制約も受けるようになってきていることによる。図６はパッドをプローブカードでプローブする状態を示す模式的上面図であり、（ａ）は１列パッドの場合、（ｂ）は２列パッドの場合である。
【００６４】
具体的には、１列パッドであった時には、図６（ａ）にあるようにパッド列に対して２つのプローブカードを列の両側から交互にパッド１３に当てるようにしてプロービングしていたのに対して、２列パッド時には図６（ｂ）にあるように各パッド列に対してそれぞれ１つのプローブカードで片側のみからプロービングするために、プローブ間のピッチがそのままパッドピッチを決定する制約となっていることによる。
【００６５】
さらにコマンド／アドレス（ＣＡ）系では全部の信号パッドに対してプロービングを行う必要があるのに対して、データ出力（ＤＱ）系では一つ置きに信号パッドのプロービングを行う。即ち、コマンド／アドレス（ＣＡ）系とデータ出力（ＤＱ）系ではプローブカードによるパッドピッチの制約が異なっており、コマンド／アドレス（ＣＡ）系よりもデータ出力（ＤＱ）系のほうがパッドピッチを小さくできる。
（５）本発明の第５の実施の形態では、パッケージ上の配線接続方法の異なる場合の実施の形態について説明する。第１から第４の実施の形態では半導体パッケージとして、図２に示されるようなＰＩテープ上にパッケージ配線のパターンが作られており、パッケージ上の配線が半導体チップのパッドと直接結合される（インナーリードボンディング接続）製品を用いるものとして説明した。
【００６６】
しかし、パッケージ基板上の配線と半導体チップのパッドとをボンディングワイヤで接続する方法も行われている（ワイヤボンディング接続パッケージ）。図７は半導体装置におけるパッケージ基板上の配線と半導体チップのパッドとをボンディングワイヤで接続する方法を示す半導体装置の模式的断面図であり、図８は比較のためのインナーリードボンディング接続の場合の模式的下面図であり、図９はワイヤボンディング接続の場合の模式的下面図である。
【００６７】
ワイヤボンディング接続の半導体メモリ装置１の場合は、図７に示すように、半導体パッケージ２０としてのパッケージ基板２６上のパッケージ配線２４と、開口部分２１内にあるパッド１３とを、ボンディングワイヤ２８で結合する。
【００６８】
インナーリードボンディング接続の場合は、図８に示すように、パッド１３は間隔Ｂ２で２列のパッド配列ライン部１２として構成されており、開口部分２１の壁面と壁面に近い側のパッド配列ライン部１２との間は間隔Ｂ３となり、半径がＢ４の外部接続端子２３の外周と開口部分２１の壁面との間には間隔Ｂ１が設けられており、パッド１３に接続されたパッケージ配線２４はパッド配列ライン部１２の軸線と垂直方向に引き出され、間隔Ｃ１で軸線方向に横引きされ、所定の外部接続端子２３に接続されている。
【００６９】
これに対し、インナーリードボンディング接続の半導体メモリ装置１の場合は、図９に示すように、パッケージ基板２６の基板の開口部分２１の近傍にボンディングワイヤ接続部２９がパッド１３と対応して設けられており、ボンディングワイヤ接続部２９と外部接続端子２３とがパッケージ配線２４で接続されている。一方ボンディングワイヤ接続部２９と半導体チップ１０のパッド１３とはボンディングワイヤ２８で接続されている。この場合、図８に示すような配線引回しからくるパッド位置に対する基準を決める方法は上述のものとは異なり、例えば図９に示すように半導体パッケージ２０上のボンディングワイヤ接続部２９（ボンディングフィンガあるいは２次リードとも呼ばれる）やボンディングワイヤ２８の存在なども考慮にいれなければならない。
【００７０】
このようにして、他の半導体パッケージでもパッド列方向に配置可能な全パッド数を単純にパッド列方向のチップ長と最小パッドピッチから求めることはできない。パッド配置位置に関する基準は、それぞれに用いられる半導体パッケージの設計ルールにより異なってくるためである。そのため、本発明で示すような方法を用いて全パッド数を決定し、必要な電源またはグラウンド（ＰＷＲ／ＧＮＤ）パッド数を提供する方法が有効である。
【００７１】
半導体メモリ装置のＢＧＡタイプ半導体パッケージ上で、結線に問題が生じるような半導体パッケージに対して十分に小さい半導体チップを用いて配線を作成する際には、配置するべき適切な電源またはグラウンド（ＰＷＲ／ＧＮＤ）パッドのパッド数・パッド位置をあらかじめ与えることによって容易な設計が実現される。
【図面の簡単な説明】
【００７２】
【図１】２列パッド配置を持つ半導体装置における従来技術ならびに本発明の実施の形態に共通の部分の構成を示す模式的部分透視上面図である。
【図２】図１の模式的断面図である。
【図３】特許文献２に記載のパッド列方向のチップ長Ｌと電源またはグラウンドパッドのパッド数の制約との関連を説明するための模式的上面図である。
【図４】２列パッド配置を持つ特定の半導体装置の場合のパッド数の例を数値で示す図である。
【図５】第２の実施の形態を説明するための半導体装置の構成を示す模式的部分透視上面図である。
【図６】パッドをプローブカードでプローブする状態を示す模式的上面図であり、（ａ）は１列パッドの場合、（ｂ）は２列パッドの場合である。
【図７】半導体装置におけるパッケージ基板上の配線と半導体チップのパッドとをボンディングワイヤで接続する方法を示す半導体装置の模式的断面図である。
【図８】比較のためのインナーリードボンディング接続の場合の模式的下面図である。
【図９】ワイヤボンディング接続の場合の模式的下面図である。
【符号の説明】
【００７３】
１    半導体メモリ装置
１０    半導体チップ
１１    主面
１２    パッド配列ライン部
１３    パッド
１３ａ    電源パッド
１３ｂ    グラウンドパッド
２０    半導体パッケージ
２１    開口部分
２２    配線基板
２３    外部接続端子
２４    パッケージ配線
２５    エラストマ層
２６    パッケージ基板
２７    エラストマ開口部
２８    ボンディングワイヤ
２９    ボンディングワイヤ接続部
３１    樹脂封止体
４１    プローブ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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