(57)【要約】【課題】  少なくとも信号配線の寄生容量を低下させ、感度の向上、ノイズの減少を図る。【解決手段】  本発明の撮像装置は、絶縁基板上に配置された複数の画素を有し、前記複数の画素はそれぞれ、複数の薄膜トランジスタと、該複数の薄膜トランジスタ上に配置された変換素子と、前記複数の薄膜トランジスタと前記変換素子との間に配置された複数の絶縁膜と、を含み、前記複数の薄膜トランジスタは、前記変換素子にゲート電極が電気的に接続された読み出し用薄膜トランジスタと、前記読み出し用薄膜トランジスタのソース電極又はドレイン電極に電気的に接続された第１の選択用薄膜トランジスタと、を含み、入射した光又は放射線を変換素子が変換して得られる電荷に対応した信号が転送される信号配線及び第１の選択用薄膜トランジスタのゲート電極に駆動信号を供給するゲート配線の少なくとも一方が前記複数の絶縁膜の間に配置されている。【選択図】  図２
2008244445.tif 000002
【特許請求の範囲】
【請求項１】
絶縁基板上に配置された複数の画素を有する撮像装置であって、
前記複数の画素はそれぞれ、複数の薄膜トランジスタと、該複数の薄膜トランジスタ上に配置された変換素子と、前記複数の薄膜トランジスタと前記変換素子との間に配置された複数の絶縁膜と、を含み、
前記複数の薄膜トランジスタは、前記変換素子にゲート電極が電気的に接続された読み出し用薄膜トランジスタと、前記読み出し用薄膜トランジスタのソース電極又はドレイン電極に電気的に接続された第１の選択用薄膜トランジスタと、を含み、
入射した光又は放射線を変換素子が変換して得られる電荷に対応した信号が転送される信号配線及び第１の選択用薄膜トランジスタのゲート電極に駆動信号を供給するゲート配線の少なくとも一方が前記複数の絶縁膜の間に配置されていることを特徴とする撮像装置。
【請求項２】
請求項１に記載の撮像装置であって、前記複数の絶縁膜の各々は、前記複数の薄膜トランジスタのゲート絶縁膜より厚いことを特徴とする撮像装置。
【請求項３】
請求項１に記載の撮像装置であって、前記複数の絶縁膜の各々の膜厚は、１μｍ以上１０μｍ以下であることを特徴とする撮像装置。
【請求項４】
請求項１に記載の撮像装置であって、前記画素の各々が前記変換素子に接続された、リセット電位を供給するためのリセット用薄膜トランジスタを有することを特徴とする撮像装置。
【請求項５】
請求項１に記載の撮像装置であって、前記画素の各々が前記変換素子と前記信号配線との間に電気的に接続された、前記変換素子が変換して得られる電荷を転送する転送用薄膜トランジスタを有することを特徴とする撮像装置。
【請求項６】
請求項１に記載の撮像装置であって、前記画素の各々が前記ゲート配線に電気的に接続された第２の選択用薄膜トランジスタを有し、
前記読み出し用薄膜トランジスタのソース電極及びドレイン電極のそれぞれに前記第１の選択用薄膜トランジスタ及び前記第２の選択用薄膜トランジスタのいずれかが電気的に接続されたことを特徴とする撮像装置。
【請求項７】
請求項１に記載の撮像装置と、
前記撮像装置からの信号を処理する信号処理手段と、
前記信号処理手段からの信号を記録するための記録手段と、
前記信号処理手段からの信号を表示するための表示手段と、
前記信号処理手段からの信号を伝送するための伝送処理手段と、
前記放射線を発生させるための放射線源と、を有することを特徴とする放射線撮像システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタ（ＴＦＴ）及び変換素子を有する撮像装置及びその製造方法、放射線撮像システムに関するものである。
【背景技術】
【０００２】
近年、ＴＦＴ（薄膜トランジスタ）を用いた液晶パネルの製造技術は、可視光等の光やＸ線等の放射線を電気信号に変換する変換素子を有するエリアセンサーへと利用されている。
【０００３】
特許文献１には、ＴＦＴアレー上に第一保護絶縁膜と、第一保護絶縁膜の上に接地配線に繋ぎ、その一部がＴＦＴゾーンを遮蔽するように構成される容量電極と、第一保護絶縁膜の上に形成された容量電極を覆う第二保護絶縁膜が記載されている。そして、第二保護絶縁膜の上にＴＦＴのドレイン電極に繋ぐように画像電極が形成された装置が記載されている。また、特許文献２には、光電変換素子に発生した信号電荷を受けるゲート及びゲートに蓄積された信号電荷に応じた信号を読み出すためのソース・ドレインを有する読出用電界効果トランジスタを配置した装置が記載されている。
【特許文献１】特開２００４−０８７６０４
【特許文献２】特開平１１−３０７７５６
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、従来の構成において、複数のＴＦＴを配置した場合は、信号配線にゲート絶縁膜を介して交差する配線が増加し、寄生容量が増加する。そのため、Ｓ／Ｎが低下するという問題点があった。
【０００５】
そのため、本発明の目的は、変換素子と複数のＴＦＴとを有する画素が配列された撮像装置において、配線間の容量を低減し、高いＳ／Ｎが得られる撮像装置を提供することである。
【課題を解決するための手段】
【０００６】
本発明の撮像装置は、絶縁基板上に配置された複数の画素を有し、前記複数の画素はそれぞれ、複数の薄膜トランジスタと、該複数の薄膜トランジスタ上に配置された変換素子と、前記複数の薄膜トランジスタと前記変換素子との間に配置された複数の絶縁膜と、を含み、前記複数の薄膜トランジスタは、前記変換素子にゲート電極が電気的に接続された読み出し用薄膜トランジスタと、前記読み出し用薄膜トランジスタのソース電極又はドレイン電極に電気的に接続された第１の選択用薄膜トランジスタと、を含み、入射した光又は放射線を変換素子が変換して得られる電荷に対応した信号が転送される信号配線及び第１の選択用薄膜トランジスタのゲート電極に駆動信号を供給するゲート配線の少なくとも一方が前記複数の絶縁膜の間に配置されていることを特徴とする。
【０００７】
なお、本願において、放射線はＸ線，α線，β線，γ線等を含む。
【発明の効果】
【０００８】
本発明によれば、上記の構成を有することにより、配線間の容量を低減し、高いＳ／Ｎが得られる撮像装置を提供することができる。
【発明を実施するための最良の形態】
【０００９】
本発明の撮像装置は可視光，赤外光等の光、又はＸ線、α線、β線、γ線等の放射線を電気信号に変換することができる。
【００１０】
本発明の変換素子は、可視光、赤外光等の光、又はＸ線、α線、β線、γ線等の放射線を電荷に変換する。可視光等の光を電気信号に変換する場合は、例えば水素化アモルファスシリコンなどによる光電変換素子が用いられる。光電変換素子は、ＭＩＳ型変換素子やＰＩＮ型変換素子が用いられる。Ｘ線、γ線、α線等の放射線を電気信号に変換する場合は、放射線を可視光等の光電変換可能な光に変換する波長変換層としてのシンチレーター層が光電変換素子に組み合わせられる。また、Ｘ線等の放射線を直接変換するアモルファスセレン、カドミウムテルル、ヨウ化鉛などによる直接変換素子が用いられる。
【００１１】
（第１の実施形態）
図１〜図１２は、本発明に関わる第１の実施形態の、画素の平面図、断面図と簡易等価回路図を表したものである。
【００１２】
本実施形態の要点は、第一に、スイッチ素子と変換素子との間には複数の絶縁膜が配置された積層構造を有しており、ゲート配線及び信号配線の少なくとも一方が、絶縁膜に挟まれた領域に配置されているということである。第二に、スイッチ素子は、複数の薄膜トランジスタによるソースフォロアー型の構成を有するということである。複数の薄膜トランジスタは、信号配線と電気的に接続された読み出し用薄膜トランジスタと、電源供給配線及び読み出し用薄膜トランジスタＴＦＴと電気的に接続された選択用薄膜トランジスタと、で構成される。この２点は全ての実施形態に共通している。また、リセット配線と電気的に接続されたリセット用薄膜トランジスタを有する場合、変換素子内の電荷をリセットできるため好適である。
【００１３】
図１は、本発明の第１の実施形態に関わる画素の平面図で、変換素子１と複数の薄膜トランジスタ（２、３、４）が対となる一画素を示したものである。不図示であるが、画素は、例えば、２０００×２０００個配列される等、数は限定されない。そして、例えば、行又は列毎に画素がそれぞれ配線に共通に接続される。ここで、図２２を用いて、１本の信号配線ｓｉｇの寄生容量の影響について、説明する。ｇ１、ｇ２は、ゲート配線を示す。Ｒｓｉｇ１、Ｒｓｉｇ２、・・・ＲｓｉｇＮは、信号配線材料の抵抗成分及び配線の断面積や長さによる抵抗成分を示す。Ｃｓｉｇ１、Ｃｓｉｇ２、・・・ＣｓｉｇＮは、信号配線と交差するゲート配線によって生ずる容量などで構成された信号配線の寄生容量を示す。Ｓは、信号処理回路を示す。本発明のような絶縁基板上に複数の画素を配列した大面積の撮像装置は、配線が２０〜４０ｃｍ程度の長さを有し、１０μｍ程度の幅を有する。従って、半導体チップ上に形成される回路等の１μｍ以下の幅の微細配線の寄生容量の影響より大きくなる。更に、半導体チップの場合と異なり、信号配線と交差する変換素子の電極によって生ずる容量も加わる。撮像装置は、微少な電荷を転送するが、信号配線の抵抗や容量が増加すると、ノイズが増加しやすくなり、Ｓ／Ｎが低下してしまう。また、本実施形態に示すような、ソースフォロアー型の変換素子では、転送する信号が増幅されるため、転送速度が必要になる。このため、高速駆動する際などは、時定数となる信号配線の抵抗と容量の積（Ｒｓｉｇ×Ｃｓｉｇ）を低減する事が必要になる。信号配線とゲート配線の間にゲート絶縁膜が配置される構成においては、０．１μｍ程度で形成されるＴＦＴのゲート絶縁膜を厚くすることで配線の交差部に生ずる寄生容量を低減することができるが、ＴＦＴのオン特性が低下するため好ましくない。
【００１４】
図１に示すように、一画素には、読み出し用薄膜トランジスタ２と、電源供給配線１３及び読み出し用ＴＦＴと電気的に接続する選択用薄膜トランジスタ３と、リセット配線と電気的に接続されたリセット用薄膜トランジスタ４の３つのＴＦＴが配置されている。以下、読み出し用薄膜トランジスタ２は読み出し用ＴＦＴ２と表記し、選択用薄膜トランジスタ３は選択用ＴＦＴ３と表記し、リセット用薄膜トランジスタ４はリセット用ＴＦＴ４と表記する。なお、以下の記載で薄膜トランジスタのソース電極及びドレイン電極は、電流の向きによって相互に読み替え可能である。
【００１５】
読み出し用ＴＦＴ２は、ゲート電極が変換素子の一方の電極に接続され、変換素子に入射した光や放射線の量に応じて動作する。ここで、変換素子の一方の電極とは、後述の図３で示される下部電極である第５の導電層５１である。そして、読み出し用ＴＦＴ２のソース電極１８と信号配線１２はスルーホール１６を介して接続されている。選択用ＴＦＴ３は、オンされて電源供給配線１３から供給された電圧を変換素子１の電位に対応した電圧を信号配線１２に供給する。そして、選択用ＴＦＴ３のソース電極１８はスルーホール１６を介して電源供給配線１３に接続されている。リセット用ＴＦＴ４は、変換素子に蓄積された電荷が読出された後にオンされる。そして、リセット配線１４から供給された電圧（リセット電位）により変換素子内の電荷がリセットされる。リセット用ＴＦＴ４のソース電極１８は、スルーホールを介してリセット配線１４と接続されている。
【００１６】
変換素子１は、各ＴＦＴの上部に配置されている。変換素子１の下部電極は、スルーホール１６を介して読み出し用ＴＦＴ２のゲート電極１７に接続されている。さらに、変換素子１の下部電極は、スルーホール１６を介してリセット用ＴＦＴ４のドレイン電極１９に接続されている。ここで、変換素子の一方の電極とは、後述の図３で示される下部電極である第５の導電層５１である。
【００１７】
図２は、図１中のＡ−Ａ’線に沿った断面図である。図示された読み出し用ＴＦＴ２及び選択用ＴＦＴ３は、非晶質シリコンを用いたボトムゲート型ＴＦＴであり、絶縁基板上に配置されている。各ＴＦＴは、ゲート電極である第１の導電層４１、ゲート絶縁膜である第１の絶縁膜３１、第１の半導体層６１、第１の不純物半導体層６２及び第２の導電層４２から構成されている。図１における第１のゲート配線１１ａ及び第２のゲート配線１１ｂは、絶縁基板２１と第１の絶縁膜３１との間に配置されている（不図示）。第１のゲート配線１１ａは、選択用ＴＦＴ３のゲート電極１７に駆動信号を供給するゲート配線である。第２のゲート配線１１ｂは、リセット用ＴＦＴ４のゲート電極１７に駆動信号を供給するゲート配線である。
【００１８】
変換素子１は、第５の導電層５１、変換素子の絶縁膜３３、第２の半導体層７１、オーミックコンタクト層である第２の不純物半導体層７２、透明電極層である第６の導電層５２から成るＭＩＳ型変換素子である。第５の導電層５１は、変換素子１の一方の電極である下部電極である。変換素子１は、複数の薄膜トランジスタ上に配置されている。バイアス配線である第７の導電層５３は、変換素子１に電圧を印加するために配置されている。第６の導電層５２がバイアス配線を兼ねる場合は、第７の導電層５３は無くても良い。そして、保護層３４、シンチレーター層３５が変換素子１上に配置されている。
【００１９】
第２の絶縁膜３２は、変換素子と複数のＴＦＴとの間に配置され、複数の絶縁膜（３２ａ、３２ｂ）の積層膜からなる。信号配線、リセット配線及び電源供給配線は、第２の絶縁膜間に配置された第３の導電層４３により構成されている。第２の絶縁膜３２は、低誘電率でかつ、膜厚を厚く形成できる材料が望ましい。本実施形態の第２の絶縁膜３２は、平坦性を有する有機系の絶縁膜である。このような構成は、画素内で大きい面積を有するＴＦＴの特にチャネル領域、ソース電極及びドレイン電極と、上部に形成する各配線や変換素子との容量を低減するために有効である。そして、ＴＦＴが複数配置されている場合、配線数が増加し、配線の交差部が増加するが、配線間の容量の合計を低減するために有効である。さらに、ＴＦＴ上部に形成する各配線の幅を広くしてＴＦＴを覆う構成にして、配線抵抗を積極的に低減しようとした場合に、特に効果的である。この結果、配線間の容量を低減でき、また、図１に示すような各配線の線幅を無理のない線幅で形成することができる。本図では各配線は極端に太くする構成にはしていないが、例えば信号配線やリセット配線、電源供給配線をＴＦＴのゲート電極に重なるような配置や、幅が広い配線とした場合であっても、第２の絶縁膜が間に配置されているため、容量の増加を抑制できる。このような構成によって、各配線の抵抗や容量を低減できるため、抵抗と容量の積からなる配線時定数を下げる事が可能となる。そして、信号配線の抵抗や容量の低減によって、ノイズの少ない画像を得ることができる。また、リセット配線及び電源供給配線の時定数の低減によって、二次元的にアーチファクトのない高品質な画像を得ることができる。ゲート配線についても同様である。ゲート配線を第３の導電層で配置し、信号配線、リセット配線及び電源供給配線を第１の導電層又は第２の導電層で配置し、各ＴＦＴや各配線に大胆にオーバーラップさせても、間に介在する第２の絶縁膜の効果により容量の低減や、抵抗の低減が可能となる。この結果、ゲート配線の配線時定数を低減することが可能となり、駆動速度を向上させることができるため、例えば動画撮影などで違和感のない高品質な動画像を提供することが可能となる。
【００２０】
第２の絶縁膜３２の材質は、上部に積層する変換素子の製造プロセスを考慮し、耐熱性が高い、アクリル系・ポリイミド系・シロキサン系の膜が望ましい。そして、有機膜は、膜厚を厚くすることが容易であるため、複数の絶縁膜の各々は１μｍ以上１０μｍ以下、より好ましくは２μｍ以上１０μｍ以下、最も好ましくは３μｍ以上１０μｍ以下で形成することが望ましい。また、複数の絶縁膜の合計膜厚が２０μｍを超えるほど厚くなると、感光性のフォトレジストをコーティングする際に、段差が大きいことでレジストの密着性が悪い領域が発生してしまう。また、段差部の凹部の箇所だけレジストの膜厚が厚くなり、その後の露光、現像プロセスでフォトレジストが感光しきれず、パターン残りが発生してしまう。従って、複数の絶縁膜の合計膜厚を２０μｍ以下にする必要がある。また、変換素子の絶縁基板側とは反対側が放射線の入射側であるため、透明性は重要視されない。このため、耐熱性があれば光透過性はなくても良い。このため、例えば、有機膜の中に感光剤を含んでいても問題なく、感光性を有する有機膜を使用することで、フォトリソグラフィー法により加工でき、プロセスを簡略化できる。また、無機膜であれば、ＳｉＯ２やＴＥＯＳなどのＣＶＤ膜で１μｍ以上形成することが望ましい。
【００２１】
また、各ＴＦＴのソース電極、ドレイン電極及びチャネル領域は、第２の絶縁膜３２で直接覆われているが、各ＴＦＴと第２の絶縁膜３２との間にＴＦＴの保護膜として無機の絶縁膜を配置してもよい。このような構成により、更にＴＦＴの絶縁性の向上や不純物の特性への影響を低減することができる。この保護膜としての無機の絶縁膜は、薄い膜厚でＴＦＴの保護が可能である。従って、容量を充分に低減するためには第２の絶縁膜を必要とする。
【００２２】
図３は、図１中のＢ−Ｂ’線に沿った断面図である。
【００２３】
図示されたリセット用ＴＦＴ４は、非晶質シリコンを用いたボトムゲート型ＴＦＴであり、絶縁基板上に配置されている。コンタクト部４５は、読み出し用ＴＦＴ２のゲート電極１７と同じ第１の導電層４１の一部である。リセット用ＴＦＴ４及びコンタクト部４５は、それぞれスルーホール１６を介して変換素子１の下部電極である第５の導電層５１に接続されている。第２の絶縁膜のうち、絶縁膜３２ａのスルーホール１６の位置は、絶縁膜３２ｂのスルーホール１６の位置とずれている。これは、リソグラフィー法で形成したスルーホール上に導電層を形成した際、条件によってはスルーホールの中央部で段差が形成され、この段差の上に更にスルーホールを形成すると加工が不安定になるためである。
【００２４】
図４は、図１中のＦ−Ｆ’線に沿った断面図である。
【００２５】
図示された第１のゲート配線１１ａは、絶縁基板２１上に配置されている。この第１のゲート配線１１ａと、信号配線１２、電源供給配線１３及びリセット配線１４との間に第１の絶縁膜３１と第２の絶縁膜３２ａとが配置されている。このように、ゲート絶縁膜である第１の絶縁膜３１より厚くできる第２の絶縁膜３２ａを配線間に配置したため、配線の容量を低減することができる。
【００２６】
図５は、第１の実施形態に関わる撮像装置の画素の平面図で、図１とは異なる例を示した画素の平面図である。
【００２７】
図１と異なる点は、第１のゲート配線１１ａがスルーホール１６を介して選択用ＴＦＴ３のゲート電極１７に接続されているということである。そして、第２のゲート配線１１ｂもスルーホール１６を介してリセット用ＴＦＴ４のゲート電極１７に接続されている。
【００２８】
図６は、図５中のＧ−Ｇ’線に沿った断面図である。
【００２９】
図示された第１のゲート配線１１ａは、第２の絶縁膜３２ａと３２ｂとの間に配置されている。信号配線１２、電源供給配線１３及びリセット配線１４は、第１の絶縁膜３１と第２の絶縁膜３２ａとの間に配置されている。図５、図６の構成においても、ゲート絶縁膜である第１の絶縁膜３１より厚くできる第２の絶縁膜３２ａを配線間に配置したため、配線の容量を低減することができる。
【００３０】
図７は、第１の実施形態に関わる撮像装置の画素の平面図で、図１とは異なる例を示した画素の平面図である。
【００３１】
図１と異なる点は、信号配線の配線幅が太いことである。撮像装置は、信号配線の配線抵抗を下げる事で、ノイズを低減することができ、Ｓ／Ｎを向上させることができる。従来の構成では、信号配線の線幅を太くすると、配線抵抗は低減できるが、配線容量が増加してしまうために、逆にＳ／Ｎの低下につながる場合がある。しかし、図２，図３のように、信号配線を第２の絶縁膜の複数の絶縁膜間に配置することで、信号配線は、ＴＦＴを構成する各電極と容量結合しないため、容量は増加せずに配線抵抗を低減でき、撮像装置のＳ／Ｎを向上することが可能となる。特に、層間絶縁膜が低誘電で膜厚が厚ければなお良い。また、信号配線を構成する金属膜の膜厚を厚くしても、その上部に形成する層間絶縁膜が平坦化性を有する事で金属膜の上に被覆性良く形成し、かつ段差なく成膜することが可能になるため、その後で形成する配線の断線や、絶縁膜の絶縁性などに影響しないため良い。
【００３２】
図８は、第１の実施形態に関わる撮像装置の画素の平面図で、図１とは異なる例を示した画素の平面図である。
【００３３】
図１と異なる点は、変換素子に発生した電荷を蓄積する蓄積容量を画素に配置したことである。
【００３４】
蓄積容量８１はグランド電位が供給される一方の電極と、変換素子と読み出し用ＴＦＴとの間に電気的に接続された他方の電極とを有する。一方の電極は、隣接画素と共通にグランド用配線に接続されている。また、一方の電極は、グランド配線ではなく、リセット配線、バイアス配線又は電源供給配線に接続されてもよい。他方の電極は、読み出し用ＴＦＴのゲート電極と同一の導電層で構成されている。
【００３５】
蓄積容量は、蓄積容量の電極と、信号配線、リセット配線、バイアス配線及び電源供給配線との間に第２の絶縁膜が配置されているため、配線容量を増加させることなく画素内に配置できる。従って、ノイズを低減することができ、Ｓ／Ｎを向上させることができる。
【００３６】
図９は、第１の実施形態に関わる撮像装置の画素の断面図で、図２とは異なる例を示した画素の断面図である。
【００３７】
図２と異なる点は、第２の絶縁膜を３層の積層膜で配置したことである。
【００３８】
図９は、図１のＡ−Ａ’断面線に相当する位置における画素の断面図である。第２の絶縁膜３２の絶縁膜３２ｂと絶縁膜３２ｃとの間に選択用ＴＦＴに接続された第１のゲート配線１１ａが配置されている。第１のゲート配線１１ａは、第４の導電層４４により形成されている。このような構成によって、配線の容量を低減することができる。
【００３９】
図１０は、第１の実施形態に関わる撮像装置の画素の断面図で、図９とは異なる例を示した画素の断面図である。
【００４０】
図９と異なる点は、ゲート配線は図２と同様に第１の導電層で配置し、第２の絶縁膜の２ヶ所の層間部に信号配線を配置したことである。
【００４１】
図１０は、図１のＡ−Ａ’断面線に相当する位置における画素の断面図である。第２の絶縁膜３２の絶縁膜３２ａと絶縁膜３２ｂとの間に信号配線１２ａが配置されている。さらに、絶縁膜３２ｂと絶縁膜３２ｃとの間に信号配線１２ｂが配置されている。このような構成によって、配線の容量を低減とともに、２系統の読み出し経路を配置することができる。従って、例えば列方向に配置された２画素の信号の転送が可能になる。
【００４２】
図１１は、図１０に示される画素を有する撮像装置の基板内の画素領域と周辺回路との関係を示す概念図である。
【００４３】
基板内に変換素子が配置された領域と、周辺に配置された信号処理回路部、ゲートドライバ回路部との接続状態を表している。図１０で示したような変換素子を複数の区域に分け、それぞれの区域毎に専用の信号配線を配置してなる撮像装置を、別の構成で示した配置例である。
【００４４】
図１１では、基板内に配置した変換素子を、区域１〜４の４つの区域に分割し、それぞれに専用の信号配線を配置している。基板の外には、上部の２つの区域から信号を取り込むことができる第一の信号処理回路部１６２と、下部の２つの区域から信号を取り込むことができる第二の信号処理回路部１６３と、を配置している。さらに、それぞれの区域に配置されたゲート電極を制御する第一のゲートドライバ回路部１６４、第二のゲートドライバ回路部１６５を配置している。図には示していないが、変換素子に電圧を印加する共通電極ドライバ回路部及び電源は、前述の信号処理回路部又はゲートドライバ回路部内に配置している。
【００４５】
このように、画素領域を大きく４つに分けることで、１本の信号配線と接続されるＴＦＴの個数を１／４にすることが可能である。これにより、特にＴＦＴ部のソース電極−ゲート電極間で形成する容量が少なくなり、信号配線の総容量を小さくすることができる。このとき、例えば区域２から第一の信号処理回路部１６２に引き回す配線は、少なくとも区域１を通過する箇所においては上下を絶縁膜である有機材料で挟み込むことで、例えばその上部に変換素子を配置しても形成される容量を小さくすることができる。このため、変換素子の開口率を大きく確保しながら、信号配線の総容量を小さく抑えることができる。また、各区域から一つ選択されたゲート配線４本を同時に駆動し信号処理回路に同時に送ることで、高速駆動を行うことも可能である。
【００４６】
ゲート配線については、第一のゲートドライバ回路部１６４と第二のゲートドライバ回路部１６５が、基板内に配置されたゲート配線により互いに接続されていても構わないし、ゲート配線が中央で左右に分離されていても構わない。
【００４７】
図１２は、図１に示す画素が配置されたパネルと周辺回路を含む撮像装置の簡易等価回路図である。絶縁基板２１には、変換素子１と複数のＴＦＴ（２、３、４）が対となる画素がマトリックス状に配置されており、各行又は各列に対応した本数の信号配線又はゲート配線が配置されている。複数のＴＦＴは、変換素子１で変換された電荷に応じた信号を読み出すための読み出し用ＴＦＴ２と、読み出す画素を選択するための選択用ＴＦＴ３と、読み出した後に変換素子内の残存電荷をリセットするためのリセット用ＴＦＴ４を有する。ここで、読み出し用ＴＦＴ２は、ゲート電極が変換素子１に接続されたソースフォロアー型のＴＦＴである。信号処理回路部１５０は、信号配線１２により転送された信号を処理する。ゲートドライバー回路部は、第一の駆動回路部と第２の駆動回路部を含み、駆動信号を転送するためにゲート配線と接続されている。第一の駆動回路１５１は、選択用ＴＦＴを制御する。第二の駆動回路１５２は、リセット用ＴＦＴを制御する。共通電極ドライバー回路１５６は、バイアス配線１５にバイアス電圧を供給する。電源１５３は、電源供給配線１３に電圧もしくは電流を供給する。リセット制御回路部１５４は、リセット配線１４に電圧を供給する。また、ソースフォロアー型の読み出し用ＴＦＴ２と選択用ＴＦＴ３の接続関係を入れ替えても良い。すなわち、選択用ＴＦＴ３のソース電極１８と読み出し用ＴＦＴ２のドレイン電極１９を接続し、選択用ＴＦＴ３のドレイン電極１９と信号配線１２と接続した撮像装置は、同様に動作する。
【００４８】
以上に述べたように、変換素子と複数のＴＦＴからなる撮像装置において、行もしくは列方向に交差して配置された各配線間に、第２の絶縁膜を構成する少なくとも１層の絶縁膜を挟む構造にすることで、配線の容量を低減することができる。また、レイアウトの自由度が向上することで配線幅を太くし抵抗を下げる事が可能となる。この結果、配線数が多くなっても、配線容量や抵抗の増加に関わる特性不良の発生を防止する事が可能となる。なお、上記の各構成は、自由に組合せ可能である。
【００４９】
（第２の実施形態）
図１３〜図２１は、本発明に係る第２の実施形態の、撮像装置の画素の平面図、断面図である。
【００５０】
本実施形態の要点は、ＴＦＴがトップゲート型の多結晶シリコンＴＦＴである場合においても、ゲート配線及び信号配線の少なくとも一方が、ＴＦＴと変換素子との間に配置された複数の絶縁膜に挟まれた領域に配置されているということである。
【００５１】
図１３は、本発明の第２の実施形態に係る撮像装置の画素の平面図である。
【００５２】
図１３に示すように、第１の実施形態と同様に、一画素には、読み出し用ＴＦＴ２と、電源供給配線１３及び読み出し用ＴＦＴ２とを電気的に接続する選択用ＴＦＴ３と、リセット配線１４と電気的に接続されたリセット用ＴＦＴ４の３つのＴＦＴが配置されている。変換素子、各ＴＦＴ、各配線の接続関係は第１の実施形態と同様である。
【００５３】
図１４は、図１３のＣ−Ｃ′線に沿った断面図である。
【００５４】
図示された読み出し用ＴＦＴ２及び選択用ＴＦＴ３は、多結晶シリコンを用いたトップゲート型ＴＦＴであり、絶縁基板上に配置された第１の絶縁膜３１ａ上に配置されている。各ＴＦＴは、チャネル領域及び不純物領域を有する多結晶シリコン層６１、ゲート絶縁膜である第１の絶縁膜３１ｂ、ゲート電極１７である第１の導電層４１、ソース電極及びドレイン電極を構成する第２の導電層４２から構成されている。図１３における第１のゲート配線１１ａ及び第２のゲート配線１１ｂは、第１の絶縁膜３１ｂと第２の絶縁膜３２ａの間に配置されている（不図示）。前述の第１の実施形態では、ボトムゲート型のＴＦＴを用いているが、ボトムゲート型のＴＦＴが非晶質シリコンを用いて形成された場合、ＴＦＴの移動度が小さいため、ＴＦＴの抵抗を下げるためにチャネル幅を大きくしなければならない。このため、ＴＦＴの各電極間の容量が増加し、この各電極に接続された配線の容量が増加してしまう。そこで、本実施例に示すように、多結晶シリコンを用いたＴＦＴを使用することで、移動度が向上し、ＴＦＴのチャネル幅を小さくする事が可能となり、ＴＦＴの各電極間の容量を低減し、結果、配線抵抗を小さくする事ができる。各ＴＦＴは、ゲート電極に対向する位置に１つのチャネル領域を有するが、例えばダブルゲート型のＴＦＴとすることでリーク電流を更に低減することができる。また、リセット用ＴＦＴ４や選択用ＴＦＴ３など、高い電圧を供給するＴＦＴにダブルゲート構造を用いる事で、ソース・ドレイン電極間の電気的な耐圧を更に向上できる。また、微弱電流を扱う信号配線に接続されるＴＦＴも、ダブルゲート構造にすることでリーク電流を更に低減することができるため、撮像装置のＳ／Ｎを向上できる。
【００５５】
変換素子１は、第５の導電層５１、変換素子の絶縁膜３３、第２の半導体層７１、オーミックコンタクト層である第２の不純物半導体層７２、透明電極層である第６の導電層５２から成るＭＩＳ型変換素子である。第７の導電層５３は、変換素子１に電圧を印加するためのバイアス配線である。第６の導電層５２がバイアス配線を兼ねる場合は、無くても良い。
【００５６】
第２の絶縁膜３２は、変換素子と複数のＴＦＴとの間に配置され、複数の絶縁膜（３２ａ、３２ｂ）の積層膜からなる。信号配線１２、電源供給配線１３及びリセット配線１４は、第２の絶縁膜間に配置された第２の導電層４２により構成されている。第２の絶縁膜３２は、低誘電率でかつ、膜厚を厚く形成できる膜が望ましく、本実施形態の第２の絶縁膜３２は、平坦性を有する有機系の絶縁膜である。第２の絶縁膜３２の複数の絶縁膜の各々は１μｍ以上１０μｍ以下、より好ましくは２μｍ以上１０μｍ以下、最も好ましくは３μｍ以上１０μｍ以下で形成することが望ましい。また、無機膜であれば、ＳｉＯ２やＴＥＯＳなどのＣＶＤ膜で１μｍ以上形成することが望ましい。また、複数の絶縁膜３２の合計膜厚が２０μｍを超えるほど厚くなると、感光性のフォトレジストをコーティングする際に、段差が大きいことでレジストの密着性が悪い領域が発生してしまう。また、段差部の凹部の箇所だけレジストの膜厚が厚くなり、その後の露光、現像プロセスでフォトレジストが感光しきれず、パターン残りが発生してしまう。従って、複数の絶縁膜３２の合計膜厚を２０μｍ以下にする必要がある。このような構成は、画素内で大きい面積を有するＴＦＴの特にチャネル領域やソース電極及びドレイン電極と、上部に形成する各配線や変換素子との容量を低減するために有効である。そして、ＴＦＴが複数配置されている場合、配線数が増加し、配線の交差部が増加するが、配線間の容量の合計を低減するために有効である。さらに、ＴＦＴ上部に形成する各配線の幅を広くしてＴＦＴを覆う構成にして、配線抵抗を積極的に低減しようとした場合に、特に効果的である。この結果、配線間の容量を低減でき、また、図１３に示すような各配線の線幅を無理のない線幅で形成することができる。また、配線からの微弱なリーク電流を防止するために、信号配線１２を無機の絶縁膜で挟み込む構成にしても構わない。
【００５７】
図１５は、図１３中のＤ−Ｄ’線に沿った断面図である。
【００５８】
図示されたリセット用ＴＦＴ４は、多結晶シリコンを用いたトップゲート型ＴＦＴであり、第１の絶縁膜３１ａ上に配置されている。コンタクト部４５は、読み出し用ＴＦＴ２のゲート電極１７と同じ第１の導電層４１の一部である。リセット用ＴＦＴ４及びコンタクト部４５は、それぞれスルーホール１６を介して変換素子１の下部電極である第５の導電層５１に接続されている。第２の絶縁膜３２ａのスルーホールの位置は、第２の絶縁膜３２ｂのスルーホールの位置とずれている。これは、リソグラフィー法で形成したスルーホール上に導電層を形成した際、条件によってはスルーホールの中央部で段差が形成され、この段差部上に更にスルーホールを形成すると加工が不安定になるためである。
【００５９】
図１６は、第２の実施形態に関わる撮像装置の画素の平面図で、図１３とは異なる例を示した画素の平面図である。
【００６０】
図１３に示す画素と異なる点は、第２の絶縁膜が光を吸収する領域と透過する領域を有することである。
【００６１】
図１７は、図１６の開口平面図に示したＥ−Ｅ’部の断面図である。第２の絶縁膜３２ａは、可視光を吸収するブラックマトリックス材料を用いている。第２の絶縁膜３２ｂは、可視光を透過する透明な材料を用いている。同時に、変換素子の下部電極である第５の導電層５１には、ＩＴＯなどの透明導電膜を用いている。ブラックマトリックス材料を用いる事で、変換素子の上部電極である第６の導電層側から可視光が入射された時、可視光が画素と画素の隙間からの透過を低減し、光学的なクロストークを低減できるため、解像度（ＭＴＦ）を向上することができる。更に、絶縁基板２１の変換素子１とは反対側に発光体（不図示）を配置した場合、発光体が発した光は第２の絶縁膜３２ａの開口８２から変換素子１に照射できる。この結果、変換素子１内に蓄積された残存キャリアを、光照射により再結合し除去する事が可能になる。
【００６２】
このように、配線を第２の絶縁膜の間に挟み込むことにより、配線抵抗や容量を低減できる。さらに、レイアウトの自由度が向上する。また、第２の絶縁膜３２に光吸収領域と透過領域を設けることで、ＭＴＦの向上と光リセット機能を有することによる感度の向上が可能になる。
【００６３】
図１８は、第２の実施形態に関わる撮像装置の画素の平面図で、図１３とは異なる例を示した画素の平面図である。
【００６４】
図１３に示す画素と異なる点は、変換素子１で変換された電荷を増幅せずに読み出す転送用薄膜トランジスタ（以下、転送用ＴＦＴ）を配置した点である。
【００６５】
図１８は、図１３で示した平面構造に、更に信号配線１２と変換素子１とを直接接続する転送用ＴＦＴ５が配置されている。転送用ＴＦＴ５は、ソースフォロアー型ＴＦＴとは異なり、変換素子１で変換された電荷を直接読み出すために配置されたもので、ソースフォロアー型のように信号を増幅する機能はないものの、微弱電流を高階調で読み出すことができる。例えば、静止画撮影時に高階調な画像を得る場合等に使うと良く、用途に応じた使い分けが可能になるため転送用ＴＦＴ５は静止画用ＴＦＴとして用いられる。この場合、信号配線１２に供給される電流もしくは電圧が小さくなるため、信号配線１２と接続される不図示の信号処理回路部等に、ゲインを切り替える切り替え回路を設ける必要が出てくる。また、転送用ＴＦＴ５は特に微弱な電流を取り扱うため、ダブルゲート構造にすると良い。
【００６６】
図１９は、図１８に示す画素を用いたパネルと周辺回路を含む撮像装置の簡易等価回路図である。変換素子１と複数のＴＦＴ（２、３、４、５）が対となる画素はマトリックス状に配置されている。そして、画素の配列に対応した信号配線１２、第１のゲート配線１１ａ及び第２のゲート配線１１ｂとを含む基板と、周囲に配置された信号処理回路１５０、ゲートドライバー回路１５１、１５２と、を有し、撮像装置を構成している。共通電極ドライバー回路部１５６は、バイアス配線１５にバイアス電圧を供給する。電源１５３は、電源供給配線に電流又は電圧を供給する。リセット制御回路部１５４は、リセット配線１４に電圧を供給する。変換素子１で変換された電荷に応じた信号を読み出すための読み出し用ＴＦＴ２と、読み出す画素を選択するための選択用ＴＦＴ３と、読み出した後に変換素子内の残存電荷をリセットするためのリセット用ＴＦＴ４を配置している。ここで、読み出し用ＴＦＴ２は、ゲート電極１７が変換素子１に接続されたソースフォロアー型のＴＦＴである。図１２と異なるのは、変換素子１と信号配線１２を直接接続する転送用ＴＦＴ５を配置している点である。この転送用ＴＦＴ５を設ける事で、転送される信号量は減少するものの、高階調で信号を読み出す事が可能になり、用途に応じて使い分けができるようになる。ソースフォロアー型の読み出し用ＴＦＴ２と選択用ＴＦＴ３の接続関係を入れ替えて、選択用ＴＦＴ３のソース電極１８と読み出し用ＴＦＴ２のドレイン電極１９を接続し、選択用ＴＦＴ３のドレイン電極１９と信号配線１２と接続した撮像装置は、同様に動作する。
【００６７】
図２０は、図１９とは異なる簡易等価回路図である。図１９と異なる点は、ソースフォロアー型の読み出し用ＴＦＴを、２つの選択用ＴＦＴ３（第１の選択用薄膜トランジスタ３ａ、第２の選択用薄膜トランジスタ３ｂ）で挟み込んだ点である。信号配線１２にソースフォロアー型のＴＦＴが直接接続されていると、変換素子１に外部から電磁波等のノイズ成分が入射すると、読み出し用ＴＦＴ２のゲート電極１７の電位が変動する。そして、ＴＦＴの空乏状態もしくは蓄積状態が変化し、ソース電極１８及びドレイン電極１９とゲート電極１７の間の容量が微少に変化する。その結果、画素内もしくは信号配線１２の容量分布が発生し、画像のアーチファクトとして見える可能性がある。読み出し用ＴＦＴ２と選択用ＴＦＴ３とが逆の配置であっても同様の影響が発生し、変換素子１と読み出し用ＴＦＴ２を直接接続すると、光が入射した場合に、画素内の容量分布が発生し、画像のアーチファクトとして見える可能性がある。よって、この様に、読み出し用ＴＦＴ２を２つの選択用ＴＦＴ（３ａ、３ｂ）の間に接続することで、変換素子１に電磁波等のノイズ成分が入射しても、画像のアーチファクトを防止できる。また、このような構成は、レイアウトの自由度があるために配置可能で、配線とＴＦＴをオーバーラップしても特性不良につながらない構造であるがゆえに可能になる。なお、第１の実施形態、第２の実施形態に記載した各構成は、自由に組合せ可能である。
【００６８】
（応用例）
図２１は本発明の好適な実施の形態に係る放射線撮像装置を放射線撮像システムへ適用した場合の応用例を示したものである。
【００６９】
放射線源であるＸ線チューブ６０５０で発生したＸ線６０６０は患者あるいは被験者６０６１の胸部６０６２を透過し、シンチレーターが上部に配置された放射線撮像装置６０４０に入射する。放射線撮像装置６０４０はイメージセンサーを含みうる。この入射したＸ線には患者６０６１の体内部の情報が含まれている。Ｘ線の入射に対応してシンチレーターは発光し、これを光電変換して、電気的情報を得る。この情報はディジタルに変換され信号処理手段となるイメージプロセッサ６０７０により画像処理され制御室の表示手段となるディスプレイ６０８０で観察できる。
【００７０】
また、この情報は電話回線６０９０等の伝送処理手段により遠隔地へ転送でき、別の場所のドクタールームなど表示手段となるディスプレイ６０８１に表示もしくは光ディスク等の記録手段に保存することができ、遠隔地の医師が診断することも可能である。また記録手段となるフィルムプロセッサ６１００により記録媒体となるフィルム６１１０に記録することもできる。
【図面の簡単な説明】
【００７１】
【図１】本発明の第１の実施形態に関わる画素の平面図である。
【図２】図１中のＡ−Ａ’線に沿った断面図である。
【図３】図１中のＢ−Ｂ’線に沿った断面図である。
【図４】図１中のＦ−Ｆ’線に沿った断面図である。
【図５】本発明の第１の実施形態に関わる、図１と異なる画素の平面図である。
【図６】図５中のＧ−Ｇ’線に沿った断面図である。
【図７】本発明の第１の実施形態に関わる、図１と異なる画素の平面図である。
【図８】本発明の第１の実施形態に関わる、図１と異なる画素の平面図である。
【図９】本発明の第１の実施形態に関わる、図２と異なる画素の断面図である。
【図１０】本発明の第１の実施形態に関わる、図９と異なる画素の断面図である。
【図１１】本発明の第１の実施形態に関わる、図１０に示される画素を有する撮像装置の基板内の画素領域と周辺回路との関係を示す概念図である。
【図１２】本発明の第１の実施形態に関わる撮像装置の簡易等価回路と周辺回路のイメージ図である。
【図１３】本発明の第２の実施形態に関わる画素の平面図である。
【図１４】図１３中のＣ−Ｃ’線に沿った断面図である。
【図１５】図１３中のＤ−Ｄ’線に沿った断面図である。
【図１６】本発明の第２の実施形態に関わる、図１３と異なる画素の平面図である。
【図１７】図１６中のＥ−Ｅ’線に沿った断面図である。
【図１８】本発明の第２の実施形態に関わる、図１３と異なる画素の平面図である。
【図１９】本発明の第２の実施形態に関わる撮像装置の、簡易等価回路と周辺回路のイメージ図である。
【図２０】本発明の第２の実施形態に関わる撮像装置の、図１９とは異なる簡易等価回路と周辺回路のイメージ図である。
【図２１】本発明による撮像装置の放射線撮像システムへの応用例を示したものである。
【図２２】１本の信号配線の簡易等価回路である。
【符号の説明】
【００７２】
１  変換素子
２  読み出し用薄膜トランジスタ
３（３ａ、３ｂ）  選択用薄膜トランジスタ
４  リセット用薄膜トランジスタ
５  転送用薄膜トランジスタ
１１（１１ａ、１１ｂ、１１ｃ）  ゲート配線
１２  信号配線
１３  電源供給配線
１４  リセット配線
１６  スルーホール
１７  ゲート電極
１８  ソース電極
１９  ドレイン電極
２１  絶縁基板
３１（３１ａ、３１ｂ）  第１の絶縁膜
３２（３２ａ、３２ｂ、３３ｃ）  第２の絶縁膜
３３  絶縁膜
４１  第１の導電層
４２  第２の導電層
４３  第３の導電層
４４  第４の導電層
５１  第５の導電層
５２  第６の導電層
５３  第７の導電層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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