(57)【要約】【課題】貯蔵容量が、装置の記憶素子の表面集積度に、そして、ストレージの表面の寸法に単に関連しない装置を提案する。【解決手段】基板（１０２）の上に配置され、少なくとも２つの絶縁層（１０８）の間に配置される相変化材料をベースにする少なくとも１つのメモリ層（１０６．１〜１０６．３）を備える複数の層のスタックと、前記複数の層（１０６．１〜１０６．３、１０８）のスタックに配置されて、このスタックにおける各層を通る複数の柱（１１０）と、前記複数の柱（１１０）を囲む前記メモリ層（１０６．１〜１０６．３）の環状部分で形成される複数の記憶素子と、を少なくとも備え、前記複数の柱（１１０）は、少なくとも１つの導電性材料をベースにしている、データ記憶装置（１００、２００、３００）である。【選択図】図１Ａ
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【特許請求の範囲】
【請求項１】
基板（１０２）の上に配置され、少なくとも２つの絶縁層（１０８）の間に配置される相変化材料をベースにする少なくとも１つのメモリ層（１０６．１〜１０６．３）を備える複数の層のスタックと、
前記複数の層（１０６．１〜１０６．３、１０８）のスタックに配置されて、このスタックにおける各層を通る複数の柱（１１０）と、
前記複数の柱（１１０）を囲む前記メモリ層（１０６．１〜１０６．３）の環状部分で形成される複数の記憶素子と、
を少なくとも備え、
前記複数の柱（１１０）は、少なくとも１つの導電性材料をベースにしている、データ記憶装置（１００、２００、３００）。
【請求項２】
前記複数の絶縁層（１０８）は、シリカ及び／又はシリコン窒化物及び／又は硫化亜鉛をベースにしている、請求項１に記載の装置（１００、２００、３００）。
【請求項３】
前記相変化材料は、ＧｅＳｂＴｅ及び／又はＡｇＩｎＳｂＴｅといった、カルコゲニド系である、請求項１又は２に記載の装置（１００、２００、３００）。
【請求項４】
前記複数の柱（１１０）は、Ｃｕ及び／又はＴｉＮ及び／又はＷといった、少なくとも１つの金属、及び／又は半導体、及び／又はカーボンナノチューブ、及び／又はシリコンといった半導体ナノワイヤをベースにしている、請求項１から３のいずれか１項に記載の装置（１００、２００、３００）。
【請求項５】
各メモリ層（１０６．１〜１０６．３）と各柱（１１０）との間に配置される複数のダイオードを更に備える、請求項１から４のいずれか１項に記載の装置（１００、２００、３００）。
【請求項６】
前記複数の絶縁層（１０８）で、前記複数の柱（１１０）中に配置される複数のダイオードを更に備える、請求項１から４のいずれか１項に記載の装置（１００、２００、３００）。
【請求項７】
前記複数の層のスタックは、前記複数の絶縁層（１０８）と前記複数のメモリ層（１０６．１〜１０６．３）との交互配置で形成されている、請求項１から６のいずれか１項に記載の装置（１００、２００、３００）。
【請求項８】
前記スタック中に形成されて前記スタックにおける全ての層（１０６．１〜１０６．３、１０８）を通り、互いと、前記複数の層（１０６．１〜１０６．３、１０８）のスタックと、前記複数の柱（１１０）とを離隔する複数の部分（１１６）を形成する、複数のトレンチを更に備える、請求項１から７のいずれか１項に記載の装置（１００、２００、３００）。
【請求項９】
前記複数のメモリ層（１０６．１〜１０６．３）の各々は、互いに電気的に絶縁された複数の部分（１０６．１１〜１０６．３３）で形成される、請求項１から８のいずれか１項に記載の装置（２００）。
【請求項１０】
前記複数の柱（１１０）における複数の端部で、電圧を印加する手段を更に備える、請求項１から９のいずれか１項に記載の装置（１００、２００、３００）。
【請求項１１】
前記複数の柱（１１０）における複数の端部で、前記電圧を印加する手段は、複数のモバイルマイクロドット（１１２）のネットワークを備える、請求項１０に記載の装置（１００）。
【請求項１２】
前記複数の層（１０６．１〜１０６．３、１０８）のスタック上及び前記複数の柱（１１０）の複数の頂部上に配置される少なくとも１つの部分的な導電層（１２０）を更に備える、請求項１１に記載の装置（１００、２００、３００）。
【請求項１３】
前記複数の柱（１１０）における複数の端部で、前記電圧を印加する手段は、前記複数の柱（１１０）に接触する複数の導電線（２０２．１〜２０２．３）のネットワークを備える、請求項１０から１２のいずれか１項に記載の装置（２００）。
【請求項１４】
前記複数の柱（１１０）における複数の端部に、前記電圧を印加する手段は、複数のトランジスタ（３０２、３０４、３０６、３０８、３１０）のネットワークを備える、請求項１０から１３のいずれか１項に記載の装置（３００）。
【請求項１５】
前記複数の柱（１１０）における複数の端部に、前記電圧を印加する手段は、多重化回路を備える、請求項１０から１４のいずれか１項に記載の装置（１００、２００、３００）。
【請求項１６】
前記複数のメモリ層（１０６．１〜１０６．３）における複数の端部に、電圧を印加する手段を更に備える、請求項１から１５のいずれか１項に記載の装置（１００、２００、３００）。
【請求項１７】
１又は２以上の柱（１１０）を選択する手段、及び／又は１又は２以上のメモリ層（１０６．１〜１０６．３）を選択する手段を更に備える、請求項１から１６のいずれか１項に記載の装置（１００、２００、３００）。
【請求項１８】
前記１又は２以上の柱（１１０）を選択する手段、及び／又は前記１又は２以上のメモリ層（１０６．１〜１０６．３）を選択する手段は、多重化電子回路で使用される、請求項１７に記載の装置（１００、２００、３００）。
【請求項１９】
前記電流を測定する手段（１１８）を更に備える、請求項１から１８のいずれか１項に記載の装置（１００、２００、３００）。
【請求項２０】
前記電流を測定する手段（１１８）は、マルチプレクサ及び／又は少なくとも１つの集積増幅器、及び／又は１つの電流／電圧変換器及び／又は閾値比較器及び／又は電荷／電圧変換器といった、アドレス選択のための論理手段を備える、請求項１から１９のいずれか１項に記載の装置（１００、２００、３００）。
【請求項２１】
基板（１０２）上に少なくとも２つの絶縁層（１０８）の間に配置された相変化材料をベースにした少なくとも１つのメモリ層（１０６．１〜１０６．３）を備えるスタックを製造する段階と、
前記スタックの複数の層（１０６．１〜１０６．３、１０８）中に複数の孔をエッチングする段階と、
前記複数の柱（１１０）を囲む前記メモリ層（１０６．１〜１０６．３）の環状部分で形成される複数の記憶素子といった、前記複数の孔の中に、少なくとも１つの導電性材料をベースにした前記複数の柱（１１０）を製造する段階と、
を少なくとも含み、
前記複数の孔は、前記スタックの各層（１０６．１〜１０６．３、１０８）を通っている、データ記憶装置（１００、２００、３００）を製造する方法。
【請求項２２】
基板（１０２）上に少なくとも１つの導電性材料をベースにした複数の柱（１１０）を製造する段階と、
前記基板（１０２）上で、前記複数の柱（１１０）の周りに、前記複数の柱（１１０）を囲む前記メモリ層（１０６．１〜１０６．３）の環状部分で形成される複数の記憶素子といった、少なくとも２つの絶縁層の間に配置される相変化材料をベースにした少なくとも１つのメモリ層（１０６．１〜１０６．３）を備える複数の層のスタックを製造する段階と、
を少なくとも含む、データ記憶装置（１００、２００、３００）を製造する方法。
【請求項２３】
前記基板（１０２）は、電流測定手段（１１８）及び／又は柱アドレス指定手段（１１０）及びメモリ層（１０６．１〜１０６．３）及び／又は多重化手段及び／又はアドレス選択手段を備える集積回路を備える、請求項２１又は２２に記載の方法。
【請求項２４】
前記複数の層（１０６．１〜１０６．３、１０８）のスタックは、複数の絶縁層（１０８）、及び複数のメモリ層（１０６．１〜１０６．３）の交互の堆積段階と、メモリ層（１０６．１〜１０６．３）の各堆積後に、互いからそしてこのメモリ層（１０６．１〜１０６．３）から電気的に絶縁された複数の部分（１０６．１１〜１０６．３３）を形成するための、追加的なフォトリソグラフィ及びエッチング段階とで得られる、請求項２１から２３のいずれか１項に記載の方法。
【請求項２５】
前記複数の層（１０６．１〜１０６．３、１０８）を製造する段階の後で、前記スタック中に複数のトレンチを形成する段階を更に備え、
前記複数のトレンチは、
前記スタックの全ての層（１０６．１〜１０６．３、１０８）を通り、
前記複数の層（１０６．１〜１０６．３、１０８）から、そして互いから離隔された、複数の部分（１１６）を形成する、請求項２１から２４のいずれか１項に記載の方法。
【請求項２６】
前記複数の柱（１１０）の周りに複数のダイオード（１１４）を製造する段階を更に含み、
各ダイオード（１１４）は、メモリ層（１０６．１〜１０６．３）で位置するように設計されている、請求項２１から２５のいずれか１項に記載の方法。
【請求項２７】
前記複数の絶縁層（１０８）で、複数の柱（１１０）中に複数のダイオードを製造する段階を更に含む、請求項２１から２５のいずれか１項に記載の方法。
【請求項２８】
前記複数の柱（１１０）は、電気化学的な堆積及び／又は前記基板（１０２）上に前もって堆積された触媒から開始されるナノチューブ又はナノワイヤの成長で製造される、請求項２１から２７のいずれか１項に記載の方法。
【請求項２９】
少なくとも前記複数の柱（１１０）上に少なくとも部分的な導電層（１２０）を堆積する段階を更に含む、請求項２１から２８のいずれか１項に記載の方法。
【請求項３０】
前記複数の柱（１１０）の複数の端部で電圧を印加するように設計された複数のモバイルマイクロドット（１１２）のネットワークを製造する段階を更に含む、請求項２１から２９のいずれか１項に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データ表示の分野に関し、そしてより具体的には、マルチレベル・データの記憶のための装置に関する。
【背景技術】
【０００２】
データ処理の分野において、ますます大容量のメモリは、必要とされている。例えばハードディスク又は光学ディスクといったマスメモリ（大容量メモリ）、又は、例えばＤＲＡＭ(Dynamic Random Access Memory)又はフラッシュ型メモリといったダイナミックメモリを含む、いくつかの種類のメモリは、データを保存（セーブ）するために使用される。ダイナミックメモリは、可動機械部品がないため、《ソリッドメモリ》とも呼ばれる。
【０００３】
２００５年７月のIEEE J. Solid-State Circuits, vol.40, No.7におけるF. Bedeschi他著の≪4-Mb MOSFET-Selected uTrench Phase-Change Memory Experimental Chip≫の文献には、（ＰＣ  ＲＡＭメモリとも呼ばれる）層変化材料ベースのメモリが記述されている。このメモリに対する操作は、２つの電極の間に挿入されているある量の相変化材料（カルコゲニド）の結晶状態の変性に基づく。ある相から他への変化、言い換えれば、結晶状態からアモルファス状態又はその逆への変化は、様々な大きさの電流パルスによるジュール熱によって得られる。メモリの状態は、前記量の相変化材料の抵抗を読み込むことで検出される。
【０００４】
しかしながら、この種のメモリで、貯蔵容量の増加は、記憶素子における表面集積度の増加だけに、換言すれば、記憶素子のサイズの減少だけに、関係する。さらに、データに効率的にアクセスするために、このアクセスバスは、短いアクセスタイムを有するようにさらに増大する動作振動数を受け入れるように、アドレス指定の間の電磁的な結合を最小化するように設計されなければならない。これにより、このようなメモリの集積における後続の変化において問題が生じうる。
【０００５】
モバイルマイクロドットネットワークを通してアドレス指定される貯蔵（記憶）サポートを有する、いわゆる《マイクロドット》メモリとも呼ばれるものがある。これらのマイクロドットは、情報を書き込むために貯蔵サポートの表面における物理化学的（例えば機械的、熱的又は電気的）な性質へのローカルな変性を引き起こしうる。そして、この情報は、サポート表面になされた物理化学的性質の変性の検出によって、読み込み可能である。この種のメモリにおいて、マイクロドットの端部は、記憶素子の表面密度の限界を規定する。（例えば０．１５Ｔｂｉｔｓ／ｃｍ２のオーダーで）得られた表面密度は、例えばノーマッド装置といった小体積で高容量のアプリケーションに対してこれらのメモリが適合するようになっている。更に、これあの製造技術は、何ら先進的なリソグラフィ手段を必要としないため、これらの製造コストは比較的低く保たれている。
【０００６】
２０００年５月のIBM J. Res. Develop., vol. 44, No. 3におけるP. Vettiger他著の《The “Millipede”−More than one thousand tips for future AFM data storage》の文献には、ポリマー材料をベースの貯蔵層表面における原子間力顕微鏡（ＡＦＭ）技術を用いるマイクロドッドメモリが記述されている。このメモリに貯蔵される情報は、貯蔵層に作られた孔（ホール）の形態で存在する。
【０００７】
しかし、もう一度、この種のマイクロドットメモリの貯蔵容量の増加は、記憶素子の表面集積度の増加及びマイクロドットの端部寸法の減少だけに、関係する。更に、この種のメモリは、記憶素子の表面集積度の増加に比例して、マイクロドットを制御するＭＥＭＳの位置精度を上昇することを必要とする。このことは、将来における障害となりうる。
【０００８】
２００４年１２月のApplied Physics Letters, vol. 85, No. 26, 27におけるS. Gidon他著の《Electrical probe storage using Joule heating in phase change media》の文献には、相変化材料を用いるマイクロドットメモリが記述されている。その結晶状態は、ドットで指定されるメディア領域におけるジュール効果（電気モード）によって変性される。表面の結晶状態は、局所的な電導の検出によって読み込まれる。しかしながら、この種のメモリは、記憶素子の表面集積度の増加に比例して、マイクロドットを制御するＭＥＭＳの位置精度を上昇することを必要とする。このことは、貯蔵容量の増加における障害になりうる。さらに、この種のメモリは、可逆性ではない。貯蔵されたデータは、その後、もはや消去できないからである。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明の１つの目的は、貯蔵容量が、装置の記憶素子の表面集積度に、そして、ストレージの表面の寸法に単に関連しない装置を提案することである。
【課題を解決するための手段】
【００１０】
この目的を達成するために、本発明は、少なくとも以下のものを備えるデータ記憶装置を提案する。
表面上に配置された少なくとも２つの電気的に絶縁する又は誘電層の間に配置された相変化材料をベースにした少なくとも１つのメモリ層を備える層のスタックと、
このスタックにおける各層を通って前記層のスタック中に配置された複数の柱（コラム）と、を備え、
前記柱の各々は、少なくとも１つの導電性材料をベースにしている。
【００１１】
このように、複数のメモリレベルで構成される貯蔵サポートが、使用される。記憶素子は、前記スタックにおける記憶層と柱との各交差部で形成される。
【００１２】
記憶回路の三次元集積は、貯蔵容量の増加が前記装置の記憶素子における表面集積度の増加のみにもはや関連しないように、メモリゾーン（記憶領域）のスタックで作製される。
【００１３】
従って、この種の装置を用いることで、各メモリ層における表面積を増大させることなく、小容積でかなりの低コストの貯蔵容量を有することが可能となる。相変化材料をベースのこのマルチレベルのメモリアーキテクチャは、マイクロドットメモリ又はソリッドメモリの形成に適合しうる。
【００１４】
さらに、この種の記憶装置は、１又はいくつかのメモリ層が他のメモリ層のために不良となる場合でさえも、作動し続けることを可能にするという特異な効果を有する。
【００１５】
最終的に、コンタクトパッドが通常円形である従来のＰＣＲＡＭ構造と異なり、この種の層を通過する前記柱の構造は、より少ない領域でこれらの柱とメモリ層との間に例えば円柱形のコンタクトゾーンを得るために使用可能である。従って、これらのコンタクト表面でより高い電流密度が誘起される。このような電流密度は、柱周りに位置するメモリ層の一部の材料の相変化を可能とするための局所加熱に好適である。
【００１６】
例えば、半径ｒのディスクを形成している区域を備える柱の場合、厚さｅを有する柱のうちの１つとメモリ層のうちの１つとの間のコンタクト表面は、２ｘπｘｒｘｅに等しくなりうる。
【００１７】
この表面は、厚さｅがｒ／２より小さいときに、π×ｒ２に等しい従来のＰＣＲＡＭ構造におけるコンタクトパッドにおける表面よりも非常に小さい。これは、例えば約３ｎｍに等しいナノメートルの厚さｅを有し、そして少なくとも１０ｎｍに等しい半径ｒを有する層で容易に得られる。
【００１８】
この装置は、複数の柱を囲んでいるメモリ層の環状部分によって形成される複数の記憶素子を備えてもよい。
【００１９】
この装置は、各メモリ層及び各柱の間に配置されるダイオードを備えてもよい。
【００２０】
この装置は、複数の絶縁層で、複数の柱に配置されるダイオードを備えてもよい。
【００２１】
これらの層のスタックは、前記絶縁層及び前記メモリ層の交互配置で形成されてもよい。
【００２２】
この装置は、前記層のスタック及び柱において互いに離隔された複数の部分を形成していて、前記スタックにおける全ての層を通って前記スタック中に作られる複数の溝（トレンチ）を備えてもよい。
【００２３】
各々のメモリ層は、各々から電気的に絶縁される複数の部分から形成されてもよい。
【００２４】
この装置は、複数の柱の端部（ターミナル）に電圧を印加するための手段を備えてもよい。複数の柱の端部に電圧を印加するためのこれらの手段は、前記複数の柱に接続するモバイルマイクロドットのネットワーク及び／又は導電線のネットワーク及び／又はトランジスタネットワーク及び／又は多重化回路を備えてもよい。
【００２５】
この装置は、メモリ層の端部に電圧を印加するための手段、及び／又は１又は複数の柱を選択するための手段、及び／又は１又は複数のメモリ層を選択するための手段を備えてもよい。
【００２６】
前記１又はいくつかの柱を選択するための手段、及び／又は前記１又はいくつかのメモリ層を選択するための手段は、電子多重化回路で用いられてもよい。
【００２７】
この装置は、前記複数の柱及び／又はメモリ層を循環することを意図した電流といった、電流測定手段、及び／又は、マルチプレクサといった論理アドレス選択手段を備えてもよい。この電流測定手段は、少なくとも１つの集積増幅器、及び／又は１つの電流／電圧コンバータ、及び／又は１つの閾値比較回路及び／又は１つの電荷／電圧コンバータ（換言すればインテグレータ）を備えてもよい。
【００２８】
前記メモリ層の主平面に実質的に平行な面における前記複数の柱の区域は、矩形であってもよく、又は三角形状であってもよく、又はディスク形状を有していてもよい。
【００２９】
本発明は、少なくとも以下の段階を含むデータ記憶装置を製造する方法にも関する。
少なくとも２つの絶縁層の間に配置される相変化材料をベースにした少なくとも１つのメモリ層を備える、基板上に複数の層のスタックを製造する段階と、
前記スタック中の各層を通って、前記複数の層のスタックにおいて複数の孔をエッチングする段階と、
前記複数の孔中に、少なくとも１つの導電性材料をベースにした複数の柱を製造する段階と、を含む。
【００３０】
前記複数の柱を製造する段階は、前記メモリ層の環状部分で形成される複数の記憶素子が前記複数の柱を囲むことができるようなものであってもよい。
【００３１】
前記基板は、電流を測定するための手段、及び／又は、柱及びメモリ層をアドレス指定するための手段、及び／又は多重化手段、及び／又はアドレス指定選択のための手段を備える、集積回路を備えてもよい。
【００３２】
本発明は、少なくとも以下の段階を含むデータ記憶装置を製造する方法にも関する。
基板上に少なくとも１つの導電性材料をベースにした複数の柱を製造する段階と、
前記複数の柱の周りに、前記基板上の少なくとも２つの絶縁層の間に配置した相変化材料をベースにした少なくとも１つのメモリ層を備える複数の層のスタックを製造する段階と、を含む。
【００３３】
前記スタックを完成する段階は、前記メモリ層の環状部分によって形成されるいくつかの記憶素子が複数の柱を囲むことができるようなものであってもよい。
【００３４】
前記方法は、前記複数の層のスタックを製造する段階の前に、又は、前記複数の柱を製造する段階の前に、電流測定手段、及び／又は、複数の柱に接触する又は複数の柱に接触することを意図している複数の導電線のネットワークといった複数の柱の端部（ターミナル）に電圧を印加する手段、及び／又は複数のトランジスタのネットワークを、基板上に製造する段階を含んでもよい。
【００３５】
前記複数の層のスタックは、複数の絶縁層及び複数のメモリ層を堆積するための交互の段階で製造されてもよく、このメモリ層において互いに電気的に絶縁されるいくつかの部分を形成するメモリ層の各々の堆積後に、付加的なフォトリソグラフィ及びエッチング段階が、可能であれば実施される。
【００３６】
この方法は、前記複数の層のスタックを製造する段階と前記複数の柱を製造する段階との間に、又は、前記複数の層のスタックを製造する段階の後に、前記スタック中の全ての層を通って、前記複数の層のスタック中に、互いに離隔した複数の部分を形成する、前記スタック中に複数の溝（トレンチ）を形成する段階を含んでもよい。
【００３７】
前記方法は、前記複数の層のスタック中における複数の孔をエッチングする段階と前記複数の柱を製造する段階との間に、各メモリ層で、前記複数の孔の壁に又は前記複数の柱の周りに複数のダイオードを製造する段階を含んでもよい。各ダイオードは、メモリ層で配置されるように設計されていてもよい。
【００３８】
前記複数の柱は、電気化学的堆積によって、及び／又は、前記孔中に又は前記基板上に前もって堆積された触媒からのナノチューブ又はナノワイヤの成長によって、製造されてもよい。
【００３９】
前記方法は、前記複数の柱が製造された後に、少なくとも部分的に前記スタック及び前記複数の柱に、又は少なくとも前記複数の柱に、導通する層を堆積する段階を含んでもよい。
【００４０】
前記方法は、前記複数の絶縁層で又は前記複数の柱の周りに、前記複数の柱中に複数のダイオードを製造する段階を含んでもよい。そして、各ダイオードは、メモリ層に配置されるように設計される。
【００４１】
前記方法は、前記複数の柱の端部に電圧を印加するように設計されたモバイルマイクロドットのネットワークを製造する段階を含んでもよい。
【００４２】
最後に、前記方法は、１又はいくつかの柱を選択するための手段を製造する段階、及び／又は、１又はいくつかのメモリ層を選択するための手段を製造する段階を含んでもよい。
【００４３】
本発明は、何ら制限的ではない添付の図面とともに、手引きのために単に与えられる例示の実施の形態の説明を読んだ後に、より詳細に理解されるであろう。
【００４４】
図１Ａ及び１Ｂは、第１実施の形態における２つの変形例に従う、本発明による記憶装置の部分の断面図を示す。
【００４５】
図２Ａ及び２Ｂは、本発明の第２実施の形態に従う記憶装置の各々に対して垂直な平面に沿った、断面図を示す。
【００４６】
図３Ａ及び３Ｂは、本発明の第３実施の形態に従う記憶装置の各々に対して垂直な平面に沿った、断面図を示す。
【００４７】
図４Ａから４Ｅは、第１実施の形態に従って記憶装置を製造する本発明の主題でもある方法における段階を示す。
【００４８】
後述する異なる図の同一の類似であるか等価な部分は、１つの図及びその他の図の間の比較を容易にするために、同じ参照符号を割り当てられる。
【００４９】
これらの図に示される異なる部分は、図面をより読みやすくするために、必ずしも一様なスケールで示されてはいない。
【００５０】
異なる可能性（変形例及び実施例）が排他的でないことを理解すべきである。そして、これらの例は、各々と組み合わされてもよい。
【発明を実施するための最良の形態】
【００５１】
第１実施の形態における第１の変形例に従う、データ記憶装置１００の部分の断面図を示す図１Ａを最初に参照する。
【００５２】
装置１００は、例えばシリコン及び／又はガラス及び／又はプラスチックといった半導体をベース（主成分）とした基板１０２を備える。この基板１０２は、（１１１）又は（１００）の結晶方位を有するシリコンをベースにしてもよい。
【００５３】
装置１００は、基板１０２上にスタックされた、相変化材料、換言すれば、電気的導電特性が変性可能である材料をベースにしたいくつかの層１０６．１〜１０６．３を備えてもよい。図１Ａにおいて、３つの層１０６．１〜１０６．３だけが示されている。これらの層１０６．１〜１０６．３は、《メモリ層》と呼ばれ、低い熱伝導度を有する二酸化ケイ素及び／又はシリコン窒化物及び／又は硫化亜鉛及び／又はシリコン酸化物との混合物をベースにした、絶縁層１０８又は誘電体層によって互いにそして基板１０２から機械的及び電気的に離隔され、約１０ナノメートル及び３００ナノメートル間の厚さを有する。装置１００は、異なる数のメモリ層（例えば８つのメモリ層）を備えてもよい。例えば、メモリ層１０６．１〜１０６．３は、カルコゲニド系（例えばＧｅＳｅ）及び有利には、ＧｅＸＳｂＹＴｅＺ及び／又はＡｇＸＩｎＹＳｂＺＴｅＴといった三元のカルコゲニド、及び／又は水素化されたアモルファスシリコンにおける少なくとも１つの材料をベースにしてもよい。装置１００の製造の間、メモリ層１０６．１〜１０６．３の材料は、結晶相であってもよい。メモリ層１０６．１〜１０６．３は、例えば１ナノメートル及び３０ナノメートルの厚さであってもよく、そして有利には、約２ｎｍ及び１０ｎｍの間であってもよく、そして特に約３ｎｍ及び５ｎｍの厚さであってもよい。特に、メモリ層１０６．１〜１０６．３の材料がカルコゲニド系であるとき、これらのメモリ層の厚さの選択は、電線の制限の増加のため厚さの低減の必要性と、材料が状態を変化できるために十分な厚さを有する現実との妥協点を作ることでなされる。
【００５４】
この第１実施の形態において、各メモリ層１０６．１〜１０６．３は、２つの絶縁層１０８の間に、配置されている。概して、装置１００は、２つの絶縁層の間に、少なくとも１つのメモリ層を備えてもよい。装置１００がいくつかのメモリ層を備えているとき、各メモリ層は、２つの絶縁層の間に配置される。
【００５５】
装置１００は、Ｃｕ及び／又はＴｉＮ、及び／又はＷ及び／又はドープされたＳｉといった、導電材料を少なくとも部分的にベースにしているいくつかの柱１１０をも備える。これらの柱１１０は、メモリ層１０６．１〜１０６．３及び絶縁層１０８を、例えば垂直に、通る。図１Ａには、３つの柱１１０だけが示されている。例えば、これらの柱１１０は、略円柱形を有し、これらの寸法は互いに類似していてもよい。これらの柱１１０は、カーボンで構成されるナノチューブ、及び／又は、例えばナノワイヤ形態の、シリコンといった半導体をベースにしてもよい。図１Ａの実施例において、これらの柱１１０は、例えば約２２ｎｍ及び６６ｎｍの間の距離での、互いに一様な間隔である。例えば、これらの柱１１０は、約２０ｎｍに等しい直径を有する円形の区域を有してもよい。柱の区域は、例えば矩形、三角形又は他の任意の形状といった、異なる形状であってもよい。
【００５６】
電子ダイオード１１４の構造は、各柱１１０の周りに形成される。この構造は、各メモリ層と前記構造が位置する周りの柱との間に電子ダイオードを形成する。従って、柱１１０の１つの周りに位置するこのような構造によって、メモリ層１０６．１〜１０６．３の１つの中に循環する電流がこの柱１１０を通って他のメモリ層１０６．１〜１０６．３に入り込むことを防止する。１つの変形例において、これらのダイオードは、各メモリレベルの間に、換言すれば、絶縁層１０８で、柱１１０中に作られてもよい。
【００５７】
柱１１０とメモリ層１０６．１〜１０６．３の１つとの各交差部は、情報が書き込まれ及び／又は読み込まれる装置１００の記憶素子を形成する。
【００５８】
メモリ層１０６．１〜１０６．３及び絶縁層１０８は、真空及び／又は絶縁材料によって各々から絶縁される基板１０２に配置されるいくつかの《箱（ボックス）》又は部分中に構築されてもよい。メモリ層１０６．１〜１０６．３及び絶縁層１０８を備える単一のボックス１１６は、図１Ａの実施例に示される。
【００５９】
装置１００は、これらの柱１１０の端部に電圧を印加して極性を付与することで情報を書き込み及び／又は読み込むべき柱１１０を選択可能な少なくとも１つの導電性材料をベースにしたモバイルマイクロドットのネットワークといった、複数のマイクロドット１１２をも備える。図１Ａには１つのマイクロドット１１２だけが示されている。マイクロドット１１２の数は、例えば装置１００におけるボックス１１６の数に対応していてもよい。マイクロドット１１２は、約１００μｍに等しい距離で例えば互いに離隔されていてもよい。このマイクロドット１１２のネットワークは、図１Ａに示されていない、極性の付与された柱を選択する柱選択手段で制御されてもよい。
【００６０】
メモリ層１０６．１〜１０６．３及び絶縁層１０８のボックス構造は、柱１１０の１つがマイクロドット１１２を通って柱１１０に電圧を印加することで極性を付与されたときに限定された数のダイオードに逆の極性を受けさせることを保証でき、そして、過剰なリーク電流の生成を防止できる。例えば、各ボックス１１６は、約１０００及び１００００００の間の柱１１０を備えてもよい。
【００６１】
図１Ａにおける装置１００は、メモリ層１０６．１〜１０６．３及び絶縁層１０８のスタック上に、そして柱１１０の頂部上に配置された、例えば粉形態での金属不純物の存在によって導電性とされたパウダーカーボンをベースにした、《トライボロジー》層と呼ばれる少なくとも部分的な導電層１２０を備えてもよい。この層１２０は、シリコンカーバイド（ＳｉＣ）及び／又はアモルファスカーボン（《Diamond Like Carbon》ＤＬＣ）をベースにしてもよい。この層１２０の厚さは、メモリ層１０６．１〜１０６．３及び絶縁層１０８のスタックに接触していない層１２０の面と前記柱１１０との間での、柱１１０の１つで、他の柱１１０に短絡すること無しに、その導電性で電流を通過できるように、約１ｎｍ及び１０ｎｍの間である。トライボロジー層１２０は、柱１１０とのマイクロドット１１２の直接接触に比して、マイクロドット１１２の摩耗を低減する。例えば、層１２０の伝導度は、約０．１（Ω・ｃｍ）−１と１００（Ω・ｃｍ）−１との間である。１つの変形例において、層１２０は、この層１２０と柱１１０との間のトンネル効果が得られるように選択される、厚さが例えば約１ｎｍに等しい、例えばアルミナをベースにした絶縁層であってもよい。最後に、層１２０は、ポリアニリン（ＰＡＮＩ）といった導電性有機材料をベースにしたものであってもよい。
【００６２】
この装置１００は、《非アクティブ》メモリ層１０６．１〜１０６．３、換言すれば、何らの情報も読み込み及び／又は書き込まれないメモリ層１０６．１〜１０６．３の電位を例えば固定するアドレス回路といった、メモリ層１０６．１〜１０６．３の端部に電圧を印加する手段に関連しうるメモリ層１０６．１〜１０６．３を選択する手段１１５をも備える。例えば、この電位は、柱１１０の１つへのマイクロドット１１２によって印加された電位（例えばゼロ電位）に等しい。アドレス回路は、情報が読み込み及び／又は書き込まれる選択されたメモリ層１０６．１〜１０６．３の１つに極性を付与する。
【００６３】
この装置１００は、基板１０２に配置された、電流を測定する手段１１８をも備える。図１Ａにおける例において、電流測定手段１１８は、メモリ層を選択する手段１１５に接続される。電流測定手段１１８は、メモリ層１０６．１〜１０６．３及び絶縁層１０８のボックス構造を考慮して、マルチプレクサといった論理手段アドレス選択部を備えてもよい。電流測定手段１１８は、測定された電流に関連する論理レベルを識別するために使用される、少なくとも１つの集積増幅器、及び電流／電圧変換器、閾値比較器、及び電荷／電圧変換器を備えてもよい。
【００６４】
図１Ｂは、第１実施の形態における第２の変形例に従って、データ記憶装置１００の部分の断面図を示す。
【００６５】
この変形例において、基板１０２で配置された電流測定手段１１８は、マイクロドット１１２に接続される。電流測定手段１１８は、例えば同じボックス１１６に位置する全ての柱１１０に共通の、マイクロドット１１２のうちの１つでアドレス指定される全ての柱１１０に共通であってもよい。
【００６６】
ここで、図１Ｂの装置１００の記憶素子にビットを書き込むための操作を記述する。
【００６７】
例えば情報ビットが貯蔵される柱１１０は、この柱１１０に接触するマイクロドット１１２の１つを配置することで選択される。そして、マイクロドット１１２は、柱１１０の一端部に、ある電圧（例えばゼロ電圧）を印加する。ビットの書き込みを必要とするメモリ層１０６．１〜１０６．３の１つは、メモリ層選択手段で選択される。考慮されるメモリ層がマイクロドット１１２に対して一時的であっても極性を付与されたときに、電流が、前記メモリ層から柱１１０に循環される。メモリ層は、それ故、前記装置の記憶素子における読み込み操作又は書き込み操作中の電極でもある。
【００６８】
この電流は、メモリ層で柱１１０の付近に集中するジュール効果による温度上昇を引き起こす。この場所は、電流密度が最大であり熱交換表面が最小であるためである。電圧が十分に高い場合、このインターフェースの周りで、メモリ層の相変化材料は、急速な冷却中において、例えば電流の通路が停止されるときに、初期に結晶状態にある相変化材料が低い導電容量を有するアモルファス状態に局所的に変化するような、溶融温度を超える温度（例えばＧｅＳｂＴｅをベースにしたメモリ層に対して６５０℃）に加熱されうる。従って、アモルファス材料のリングは、柱１１０の周りに形成され、そして、情報ビットを物理的に形成する。アモルファス状態にあるときに材料の導電性が低下するために、マイクロドット１１２とアモルファス状態での材料を含むメモリ層との間の電流の通路が制限される。
【００６９】
そして、情報は、マイクロドット１１２から及び／又はメモリレベル１０６において循環する電流の測定手段１１８によって読み込まれうる。これを達成するために、関連するメモリ層は、（再）結晶化するために十分な材料の温度を上昇させるリスクを避けるために、マイクロドット１１２に対して十分に低い電圧に極性を付与される。そして、測定された電流から、選択されたメモリ層で、柱１１０の周りにアモルファス材料の輪が存在しているか否かを決定することが可能である。
【００７０】
メモリ層における導電状態は、アモルファス領域のサイズに依存する。従って、単一のメモリ層におけるそして単一の柱１１０周りの複数の層で構成されるバイナリ形態又はビット形態の情報（離散化ビット）を暗号化することが可能である。アモルファス領域の可能なサイズは、書込み（アクティブパラメータ）の間のジュール効果の出力及び柱が製造される材料の熱伝導性に依存する。
【００７１】
メモリ層１０６．１〜１０６．３の１つと柱１１０との交差部での情報は、いわゆる《結晶化温度》（例えばＧｅＳｂＴｅに対して約１７０℃を超える）に加熱することで、結晶状態に戻すために、アモルファス材料の堆積に対して結晶化温度に温度を上昇できるように、十分な時間で高い電流を用いることで、消去される。
【００７２】
記憶装置１００の読出し及び書込みアクセスタイムは、例えば８、１６、又は３２ビットで、情報を単語（ワード）にグループ化することによって最適化できる。各ワードは、全てのメモリ層１０６．１〜１０６．３に、単一の柱１１０で、書き込まれる。柱の記憶レベルの数は、換言すれば、記憶装置１００に含まれるメモリ層の数は、それ故、情報ワードの書込み又は読み出しに必要とされるサイズの関数として、構成できる。
【００７３】
第２実施の形態によるデータ記憶装置２００は、図２Ａ及び２Ｂを参照してここで記述される。
【００７４】
図１Ａ及び１Ｂに示された装置１００に比較して、装置２００のメモリ層のそれぞれは、絶縁層１０８の絶縁材料で互いに離隔されるいくつかの部分で形成される。図２Ａ及び２Ｂで示される例において、図１Ａ及び１Ｂに示されるメモリ層１０６．１は、３つの部分１０６．１１〜１０６．１３を備える。メモリ層１０６．２は、３つの部分１０６．２１〜１０６．２３を備える。メモリ層１０６．３は、３つの部分１０６．３１〜１０６．３３を備える。メモリ層の３つの部分１０６．１１〜１０６．３３の各々は、（ｘ、ｚ）平面においてほぼ矩形形状を有する。
【００７５】
第１実施の形態による装置１００のように、装置２００は、柱１１０で、メモリ層１０６．１１〜１０６．３３の部分の材料の相を変えることによって、情報を記憶する。９つの柱１１０を備える単一のボックス１１６は、図２Ａ及び２Ｂの例に示されている。
【００７６】
この第２実施の形態において、柱１１０はマイクロドット手段によって識別されないが、柱１１０の下の基板１０２上に配置された導電線２０２．１〜２０２．３によって識別される。図２Ａ及び２Ｂで示されるボックス１１６は、３つの導電線２０２．１〜２０２．３を備える。それぞれの導電線２０２．１〜２０２．３は、柱１１０に接触していて、これらの３つの柱１１０は、メモリ層の３つの区域１０６．１１〜１０６．３３に接触している。
【００７７】
このように、装置２００上の各メモリドットは、メモリ層１０６．１１〜１０６．３３の選択された部分の１つと選択された導電線２０２．１〜２０２．３の１つとの交差部に位置する。メモリ層１０６．１１〜１０６．３３及び導電線２０２．１〜２０２．３の部分は、例えばＣＭＯＳ技術を用いて作製される、装置２００の基板１０２上に集積された、図２Ａ及び２Ｂに図示されない電子多重化回路によって、選択される。装置における情報の書込み、読み込み、及び消去は、メモリ層１０６．１１〜１０６．３３の部分の１つと、導電線２０２．１〜２０２．３の１つとの間に電圧を印加することによって、同じメモリ材料の相変化現象によってなされる。
【００７８】
ここで、図３Ａ及び３Ｂを参照して、第３実施の形態に従ってデータ記憶装置３００を記述する。
【００７９】
第１実施の形態のように、装置３００は、絶縁層１０８によって各々から離隔されるメモリ層１０６．１〜１０６．３を備える。
【００８０】
第１実施の形態と比べると、装置３００は、柱１１０をアドレス指定するマイクロドットを含んでいない。この第３実施の形態において、トランジスタは、各柱１１０の《底部》に存在している。このトランジスタグリッド３０２は、図３Ａに示されているように同一線上に位置している。そして、グリッドコンダクタ３０６によって互いに接続されている。この例示の実施の形態において、３つのグリッドコンダクタが、３つの柱１１０の３つの線を備える各ボックス１１６中に存在している。各トランジスタは、基板１０２に作製されるソース領域３０４及びドレイン領域３０８を備える。図３Ｂに示されるように、トランジスタの各ドレイン領域３０８は、トランジスタに隣接する柱１１０に接触している。最後に、グリッドコンダクタ３０６に垂直な導電部分３１０は、各ソース領域３０４を多重化回路に接続する。図３Ｂに示された例にしめされた導電部分は、互いに接続され、グリッドコンダクタ３０６に直交する方向に沿ってラインコンダクタを形成する。
【００８１】
従って、グリッドコンダクタ３０６及びラインコンダクタは、例えばボックス中において、単一の柱をアドレス指定可能なマトリックスを形成する。グリッドコンダクタを多重化することによって、考慮されるラインの全てのトランジスタは、グリッドコンダクタに印加される電圧によってこれらのグリッドに極性を付与することで、導通するように製造できる。そして、ラインコンダクタを多重化することによって、極性の付与されたトランジスタのラインにおいて、情報の書込み、読み込み又は消去を必要とする柱を選択することができる。これらの２つの多重化操作は、図示しない電子マルチプレクサによってなされてもよい。このマルチプレクサは、メモリ読み込みの状態を量るために、図３Ａ及び３Ｂに示されない電流検出回路を入力するために使用してもよい。
【００８２】
図４Ａから４Ｅを参照して記憶装置の製造方法を記述する。
【００８３】
図４Ａに示されるように、第１段階は、基板１０２上に、絶縁層１０８及びメモリ層１０６．１〜１０６．３から形成されるスタックを製造することである。これらの絶縁層１０８及びこれらのメモリ層１０６．１〜１０６．３は、例えば、連続的な堆積物で作製されてもよい。各トランジスタは、ＰＶＤ（物理気相堆積）といった、同一の性質で堆積される。基板１０２は、スタックが作製される前に、例えば図１Ａ及び１Ｂに示されるように電流を測定する手段１１８、及び／又は、図３Ａ及び３Ｂに示されるような、アドレス指定するトランジスタ、及び／又は、グリッドコンダクタ３０６、及び／又はラインコンダクタ、図２Ａ及び２Ｂに示されるような、ラインコンダクタ２０２．１〜２０２．３といった、技術的な層をも備えている。
【００８４】
スタックの層（絶縁層又はメモリ層）を堆積する１又は２以上の段階の間に、堆積層を機械的化学的に平坦化する段階を行うことも可能である。
【００８５】
例えば、記憶装置が、図２Ａ及び２Ｂで示された装置２００と同様であれば、その製造方法は、スタックの製造中にメモリ層の各堆積の後に、図２Ａ及び２Ｂに示されたメモリ層の離隔部分を作るために、追加的なフォトリソグラフィ及びエッチング段階を含む。
【００８６】
好ましくは、基板１０２に堆積されたスタックの最初の層及び最後の層は、絶縁層１０８である。
【００８７】
次の段階は、スタック上にリソグラフィマスク４０２を堆積して、そして、絶縁層１０８及びメモリ層１０６．１〜１０６．３のスタック（図４Ｂ）を例えば反応性イオンエッチング（ＲＩＥ）で、エッチングすることによって、スタックを構造化することである。この構造化段階は、孔、将来の記憶装置における柱１１０の位置、を作るために、そして、可能であればボックスにおける記憶装置を構造化するために、使用される。例えば、マスク４０２は、マスクを介して露光される、光感光性樹脂の層、又は、プラスチック材料をベースにしてモールド工程で変形される層であってもよい。このマスクは、イオンエッチング又は反応性イオンエッチングといった、エッチング工程によって、スタック中の柱の位置、及び、スタック中のボックスの配置を規定するパターンを転写するために使用される。
【００８８】
図４Ｃに示されるように、柱１１０周りに配置されることを意図したダイオード構造１１４が、作製される。ダイオード接合１１４は、例えば、ＣＶＤ（化学蒸気気相堆積）で堆積された、多結晶シリコンといった半導体材料を有するショットキー構造を用いて作製されてもよい。
【００８９】
次の段階は、スタックの方向に沿った寸法がスタック層の平面における寸法に比して大きい柱１１０を得るために、換言すれば、長くて薄い柱を形成するために、触媒から開始される例えば電気化学的堆積又はカーボンナノチューブ又は半導体ナノワイヤの成長によって、予め形成した孔の中に柱１１０を作ることである（図４Ｄ）。
【００９０】
ナノチューブ又はナノワイヤの成長による柱の製造は、Ｎ及びＰ型にドープされた層を次第に成長させることで、柱内に連続したダイオード構造を作るために特に有用である。シリコンナノワイヤの成長で作られる柱の場合において、このようなダイオード構造は、Ｐ型及びＮ型のドーピングをそれぞれ作るために、例えばアルシン及びホスフィンといった、使用されるシリコンに加えて、ＶＬＳ（蒸気−液体−固体）成長中に交互にガス相互作用を行うことで、得ることができる。
【００９１】
図４Ｅに示されるように、次の段階は、マスク４０２、及び、マスク４０２上方に位置する柱１１０及びダイオード構造１１４の材料堆積物を、例えば、装置の機械的化学的研磨によって、除去することである。
【００９２】
最後に、データ記憶装置は、例えば、図１Ａ及び１Ｂに示される層１２０に類似する、可能であれば金属不純物を含むカーボンをスパッタリングして、《トライボロジー》層を堆積することで終了する。
【００９３】
第１実施の形態の装置に類似する記憶装置の製造の場合、製造されたこの構造は、柱をアドレス指定するために使用されるＭＥＭＳ型のマイクロドットに接続される。
【００９４】
この製造方法の１つの変形例によれば、基板１０２上のシリコンナノワイヤ又はカーボンナノチューブを成長して、柱１１０を形成することで、開始することが可能である。基板１０２が、結晶方位（１１１）のシリコンをベースにしているとき、成長によって得られたナノワイヤは、成長が起こった基板１０２の面にほぼ垂直に配向している。基板１０２が結晶方位（１００）のシリコンをベースにしているとき、成長によって得られたナノワイヤは、成長が起こった基板１０２の面にもはや垂直に配向していない。その結果、基板の面１０２に垂直ではない柱を得ることができる。絶縁層１０８及びメモリ層１０６．１〜１０６．３のスタックは、例えばＰＶＤ（物理気相成長）によって、これらの層の連続的そして交互の堆積によって、柱１１０の周りに作製される。
【図面の簡単な説明】
【００９５】
【図１Ａ】図１Ａは、第１実施の形態における第１の変形例に従う、本発明による記憶装置の部分の断面図を示す。
【図１Ｂ】図１Ｂは、第１実施の形態における第２の変形例に従う、本発明による記憶装置の部分の断面図を示す。
【図２Ａ】図２Ａは、本発明の第２実施の形態に従う記憶装置の各々に対して垂直な平面に沿った、断面図を示す。
【図２Ｂ】図２Ｂは、本発明の第２実施の形態に従う記憶装置の各々に対して垂直な平面に沿った、断面図を示す。
【図３Ａ】図３Ａは、本発明の第３実施の形態に従う記憶装置の各々に対して垂直な平面に沿った、断面図を示す。
【図３Ｂ】図３Ｂは、本発明の第３実施の形態に従う記憶装置の各々に対して垂直な平面に沿った、断面図を示す。
【図４Ａ】図４Ａは、第１実施の形態に従って記憶装置を製造する本発明の主題でもある方法における段階を示す。
【図４Ｂ】図４Ｂは、第１実施の形態に従って記憶装置を製造する本発明の主題でもある方法における段階を示す。
【図４Ｃ】図４Ｃは、第１実施の形態に従って記憶装置を製造する本発明の主題でもある方法における段階を示す。
【図４Ｄ】図４Ｄは、第１実施の形態に従って記憶装置を製造する本発明の主題でもある方法における段階を示す。
【図４Ｅ】図４Ｅは、第１実施の形態に従って記憶装置を製造する本発明の主題でもある方法における段階を示す。
【符号の説明】
【００９６】
１００  データ記憶装置
１０２  基板
１０６．１〜１０６．３  メモリ層
１０８  絶縁層
１１０  柱（コラム）
１１２  マイクロドット
１１４  電子ダイオード
１１５  メモリ層選択手段
１１６  ボックス
１１８  電流測定手段
１２０  導電層
【図１Ａ】
2008252088.tif 000003
【図１Ｂ】
2008252088.tif 000004
【図２Ａ】
2008252088.tif 000005
【図２Ｂ】
2008252088.tif 000006
【図３Ａ】
2008252088.tif 000007
【図３Ｂ】
2008252088.tif 000008
【図４Ａ】
2008252088.tif 000009
【図４Ｂ】
2008252088.tif 000010
【図４Ｃ】
2008252088.tif 000011
【図４Ｄ】
2008252088.tif 000012
【図４Ｅ】
2008252088.tif 000013
【外国語明細書】
2008252088.tif 000014
2008252088.tif 000015
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