(57)【要約】【課題】ウェハレベルチップサイズパッケージの再配線層に形成したインダクタによるノイズの影響を減らすことである。【解決手段】再配線層１２には蒸着、メッキ等の方法によりに銅パターンからなるインダクタ１３とバンプ用の配線パターンと、プリント基板等と電気的に接続するためのバンプが形成されている。インダクタ１３の下部の半導体ウェハ１１の領域１５には差動増幅回路からなる発振回路が形成されている。【選択図】      図１
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【特許請求の範囲】
【請求項１】
半導体ウェハの上部に絶縁層を形成し、
前記絶縁層の上部に再配線層を形成し、
前記再配線層にインダクタとバンプ用の配線パターンを形成し、
前記絶縁層に前記インダクタの両端部と、前記半導体ウェハに形成した回路を電気的に接続する導電部を設け、
前記回路は差動増幅回路を有し、前記差動増幅回路を前記インダクタの下部の領域に配置したウェハレベルチップサイズパッケージの回路配置方法。
【請求項２】
前記差動増幅回路は、前記インダクタで発生する磁束により前記半導体ウェハを同心円状に流れる渦電流の方向と交差する方向に配置された請求項１記載のウェハレベルチップサイズパッケージの回路配置方法。
【請求項３】
前記差動増幅回路は、前記インダクタの巻き線の中心に対して十字状に形成された領域に配置された請求項１記載のウェハレベルチップサイズパッケージの回路配置方法。
【請求項４】
前記差動増幅回路の対となるデバイス及び配線パターンを、前記インダクタンスで発生する磁束により前記半導体ウェハを同心円状に流れる渦電流の方向と直交し、かつ前記対となるデバイス及び配線パターンが対称となるように配置した請求項１記載のウェハレベルチップサイズパッケージの回路配置方法。
【請求項５】
前記差動増幅回路は、ドレインまたはソースが前記インダクタの一方の端部と接続された第１のＭＯＳトランジスタと、ドレインまたはソースが前記インダクタの他方の端部と接続された第２のＭＯＳトランジスタを有し、前記第１のＭＯＳトランジスタを渦電流の流れる方向と直交する方向に形成された第１の領域に配置し、前記第２のＭＯＳトランジスタを渦電流の流れる方向と直交する方向で、かつ前記第１の領域と対称な位置に形成された第２の領域に配置した請求項１記載のウェハレベルチップサイズパッケージの回路配置方法。
【請求項６】
半導体ウェハの上部に絶縁層を形成し、前記絶縁層の上部に再配線層を形成したウェハレベルチップサイズパッケージの半導体集積装置において、
インダクタとバンプ用の配線パターンを形成した前記再配線層と、
前記インダクタの両端と前記半導体ウェハに形成した回路を電気的に接続する導電部を有する前記絶縁層と、
前記インダクタの下部の領域に差動増幅回路からなる前記回路を形成した前記半導体ウェハを備えるウェハレベルチップサイズパッケージの半導体集積装置。
【請求項７】
前記差動増幅回路の対となるデバイス及び配線パターンは、同心円状に流れる渦電流の方向と直交し、かつ前記対となるデバイス及び配線パターンが対称となるように配置された請求項６記載のウェハレベルチップサイズパッケージの半導体集積装置。
【請求項８】
前記差動増幅回路は、ドレインまたはソースが前記インダクタの一方の端部と接続された第１のＭＯＳトランジスタと、ドレインまたはソースが前記インダクタの他方の端部と接続された第２のＭＯＳトランジスタを有し、前記第１のＭＯＳトランジスタを渦電流の流れる方向と直交する方向に形成された第１の領域に配置し、前記第２のＭＯＳトランジスタを渦電流の流れる方向と直交する方向で、かつ前記第１の領域と対称な位置に形成された第２の領域に配置した請求項６記載のウェハレベルチップサイズパッケージの半導体集積装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ウェハレベルチップサイズパッケージの回路配置方法及びウェハレベルチップサイズパッケージの半導体集積装置に関する。
【背景技術】
【０００２】
半導体チップの集積度の向上によりチップサイズが小型し、それにより半導体集積回路のパッケージも小型で安価なものが求められている。小型のパッケージを実現する方法としてチップサイズパッケージ（ＣＳＰ）が知られている。
【０００３】
特許文献１には、チップサイズパッケージ（ＣＳＰ）の半導体チップの再配線層にコイルを形成する場合に、回路形成面に形成されるアナログ回路と再配線層のコイルが重なり合わないように配置することが記載されている。
【０００４】
特許文献２には、半導体基板上に形成された酸化膜と、酸化膜上に形成されたコイルを有するインダクタ素子において、半導体基板に格子状に溝を形成し、その溝に絶縁体層を埋め込むことでコイルによる渦電流の発生を抑制することが記載されている。
【０００５】
特許文献３には、基板の上の絶縁層の中に埋め込まれてインダクタが形成され、基板とインダクタとの間の絶縁層に渦電流抑制層を形成することが記載されている。これによりコイルによる渦電流の発生を抑制し、Ｑ値の大きいインダクタを実現することができる。
【０００６】
特許文献１に記載の従来技術は、再配線層のインダクタにより回路にノイズが発生するのを回避するためにインダクタの下部の領域にはアナログ回路を配置しないようにしている。しかしながら、このような回路配置を採用すると、半導体チップの面積を小さくする上で障害となる。
【０００７】
ところで、チップサイズパッケージやウェハレベルチップサイズパッケージにおいて、再配線層にインダクタを形成する場合、バンプの配置の自由度を高めるためインダクタを形成する再配線層とバンプ用の配線パターンを形成する再配線層を別に設けることが一般的であり、そのため再配線層が２層以上必要であった。
【特許文献１】特開２００２−８３８９４号公報
【特許文献２】特開平１０−３２１８０２号公報
【特許文献３】特開２００６−２１６７６９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明の課題は、ウェハレベルチップサイズパッケージの再配線層にインダクタを形成したときに、インダクタの磁束により発生する回路のノイズを抑制することである。
【課題を解決するための手段】
【０００９】
本発明のウェハレベルチップサイズパッケージの回路配置方法は、半導体ウェハの上部に絶縁層を形成し、前記絶縁層の上部に再配線層を形成し、前記再配線層にインダクタとバンプ用の配線パターンを形成し、前記絶縁層に前記インダクタの両端部と、前記半導体ウェハに形成した回路を電気的に接続する導電部を設け、前記回路は差動増幅回路を有し、前記差動増幅回路を前記インダクタの下部の領域に配置した。
【００１０】
この発明によれば、インダクタの下部の領域に差動増幅回路を配置することでインダクタの磁束により発生する回路のノイズを抑制できる。また、インダクタとバンプ用の配線パターンを同じ再配線層に形成することで再配線層の数を少なくできる。
【００１１】
上記の発明のウェハレベルチップサイズパッケージの回路配置方法において、前記差動増幅回路は、前記インダクタで発生する磁束により前記半導体ウェハを同心円状に流れる渦電流の方向と交差する方向に配置されている。
【００１２】
このように構成することで、半導体ウェハを流れる渦電流を減らすことができるのでインダクタのＱ値が低下するのを抑制できる。
上記の発明のウェハレベルチップサイズパッケージの回路配置方法において、前記差動増幅回路は、前記インダクタの巻き線の中心に対して十字状に形成された領域に配置されている。
【００１３】
このように構成することで、半導体ウェハを同心円状に流れる渦電流を減らすことができるのでインダクタのＱ値が低下するのを抑制できる。また、十字状の領域に差動増幅回路の対となる回路を対称に配置することで対となる回路のノイズレベルを等しくできる。差動増幅回路は同相ノイズを除去することができるので回路のノイズを抑制できる。
【００１４】
上記の発明のウェハレベルチップサイズパッケージの回路配置方法において、前記差動増幅回路の対となるデバイス及び配線パターンは、同心円状に流れる渦電流の方向と直交し、かつ対となるデバイス及び配線パターンが対称に配置されている。
【００１５】
このように構成することで、半導体ウェハを同心円状に流れる渦電流を抑制できるのでインダクタのＱ値が低下するのを抑制できる。また、十字状の領域に差動増幅回路の対となる回路を対称に配置することで差動増幅回路のノイズレベルを等しくできる。差動増幅回路は同相ノイズを除去することができるので回路のノイズを抑制できる。
【発明の効果】
【００１６】
本発明によれば、再配線層に形成したインダクタにより発生する回路のノイズを抑制することができる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の好適な実施の形態について図面を参照して説明する。図１は、実施の形態のウェハレベルチップサイズパッケージ（以下、ＷＬＣＳＰと呼ぶ）の構造を示す図である。
【００１８】
半導体ウェハ（ｗａｆｅｒ）１１にはＭＯＳトランジスタ等の半導体デバイスと配線パターンが形成され、その半導体ウェハ（以下、ウェハという）１１の上に図示しない絶縁層が形成され、絶縁層の上に再配線層１２が形成される。
【００１９】
再配線層１２には蒸着、印刷、メッキ等の方法によりに導電性パターン（例えば、銅パターン）からなるインダクタ１３と、バンプ用の配線パターンと、プリント基板（配線基板）等と電気的に接続するためのバンプ２２（図２）が形成される。インダクタ１３の巻き線の外周端部には接続用のパッド１４ａが形成され、内周端部には接続用のパッド１４ｂが形成されている。
【００２０】
インダクタ１３の下部のウェハ１１の領域１５には発振回路が形成され、インダクタ１３は発振回路の発振素子として利用される。そのため、ウェハ１１の発振回路には２個のパッドが設けられ、その２個のパッドと再配線層１２のインダクタ１３の端部の２個のパッド１４ａ、１４ｂが、絶縁層に形成されるビア（導電部）１６により電気的に接続されている。
【００２１】
図２は、ＷＬＣＳＰで製造した半導体チップ２１の外観と内部構造の一部を示す図である。
図２に示すように半導体チップ２１の実装面には複数のバンプ２２が形成されており、そのバンプ２２は図示しない配線基板と電気的に接続され、固定される。
【００２２】
本実施の形態では、再配線層１２にバンプ用の配線パターンを形成しない領域を設け、その領域にインダクタ１３を形成している。さらにインダクタ１３の両端部にパッド１４ａ、１４ｂを設け、そのパッド１４ａ、１４ｂをビア１６によりウェハ１１のパッドと接続することで、同じ再配線層１２にインダクタ１３とバンプ用の配線パターンを形成している。このように同じ再配線層１２にインダクタ１３とバンプ用の配線パターンを形成することで再配線層が１層で済むのでＷＬＣＳＰの製造プロセスが簡素になる。
【００２３】
次に、図３（Ａ）、（Ｂ）は、インダクタ１３の下部の領域に配置する発振回路の回路構成の一例を示す図である。
図３（Ａ）に示す発振回路３１は、インダクタ１３と、キャパシタＣ１、Ｃ２と、４個のＭＯＳトランジスタからなる差動増幅回路で構成されている。
【００２４】
ｐチャネルＭＯＳトランジスタＴＲ１及びＴＲ２のソースと電源ＶＤＤとの間には電流源Ｉ１が接続されている。ｐチャネルＭＯＳトランジスタＴＲ１とｎチャネルＭＯＳトランジスタＴＲ３はカスコード接続されており、ｎチャネルＭＯＳトランジスタＴＲ３のソースは接地されている。同様にｐチャネルＭＯＳトランジスタＴＲ２とｎチャネルＭＯＳトランジスタＴＲ４はカスコード接続されており、ｎチャネルＭＯＳトランジスタＴＲ４のソースは接地されている。ｐチャネルＭＯＳトランジスタＴＲ１とＴＲ２は対の回路を構成しており、ｎチャネルＭＯＳトランジスタＴＲ３とＴＲ４も対の回路を構成している。
【００２５】
ｐチャネルＭＯＳトランジスタＴＲ１のドレインとｎチャネルＭＯＳトランジスタＴＲ３のドレインの接続点には、キャパシタＣ３の一端が接続され、キャパシタＣ３の他端はスイッチＳＷ１を介して接地されている。同様に、ｐチャネルＭＯＳトランジスタＴＲ２のドレインとｎチャネルＭＯＳトランジスタＴＲ４のドレインの接続点には、キャパシタＣ４の一端が接続され、キャパシタＣ４の他端はスイッチＳＷ２を介して接地されている。
【００２６】
ｐチャネルＭＯＳトランジスタＴＲ１及びＴＲ２のゲートは、それぞれ相手のＭＯＳトランジスタのドレインに接続され、ｎチャネルＭＯＳトランジスタＴＲ３及びＴＲ４のゲートは、それぞれ相手のＭＯＳトランジスタのドレインに接続されている。
【００２７】
ｐチャネルＭＯＳトランジスタＴＲ１のドレインとｐチャネルＭＯＳトランジスタＴＲ２のドレインとの間にインダクタ１３が接続され、インダクタ１３と並列に、キャパシタＣ１とＣ２が直列に接続された回路が接続されている。キャパシタＣ１、Ｃ２は、ＭＯＳトランジスタで構成されており、ＭＯＳトランジスタのゲートに印加される制御電圧Ｖｔにより容量値が変化する。キャパシタＣ１、Ｃ２の容量を変化させることで共振周波数、つまり発振回路３１の発振周波数を変化させることができる。
【００２８】
ここで、図３（Ａ）の発振回路３１の動作を簡単に説明する。ｐチャネルＭＯＳトランジスタＴＲ１、ＴＲ２の一方、例えばＭＯＳトランジスタＴＲ１がオンとなると、他方のＭＯＳトランジスタＴＲ２がオフとなる。ｐチャネルＭＯＳトランジスタＴＲ１、ＴＲ２のドレイン電圧が、ｎチャネルＭＯＳトランジスタＴＲ３、ＴＲ４のゲートに印加されていることから、このとき、ｎチャネルＭＯＳトランジスタＴＲ４がオンとなり、ｎチャネルＭＯＳトランジスタＴＲ３がオフとなる。
【００２９】
この場合、電流源Ｉ１からｐチャネルＭＯＳトランジスタＴＲ１を介してインダクタ１３とキャパシタＣ１、Ｃ２の並列共振回路に電流が供給され発振動作が開始される。そして、キャパシタＣ１が放電してｐチャネルＭＯＳトランジスタＴＲ２のゲート電圧が所定電圧以下となると、ｐチャネルＭＯＳトランジスタＴＲ２がオン、ｐチャネルＭＯＳトランジスタＴＲ１がオフとなり発振動作が継続される。
【００３０】
図３（Ｂ）の発振回路４１の回路構成は、基本的には図３（Ａ）の発振回路３１と同じである。異なる点は、２個のインダクタ１３ａ、１３ｂを有し、インダクタ１３ａ、１３ｂの一方の端子がｐチャネルＭＯＳトランジスタＴＲ６のドレインに接続され、インダクタ１３ａ、１３ｂの他方の端子が、それぞれｎチャネルＭＯＳトランジスタＴＲ３のドレインとｎチャネルＭＯＳトランジスタＴＲ４のドレインに接続されている点である。また、電流源Ｉ１の代わりに、ｐチャネルＭＯＳトランジスタＴＲ５とＴＲ６と電流源Ｉ２からなるカレントミラー回路が用いられている。さらに、スイッチＳＷ１、ＳＷ２としてｎチャネルＭＯＳトランジスタＴＲ７とＴＲ８が用いられている。
【００３１】
図３（Ｂ）の発振回路４１の動作を簡単に説明する。ｎチャネルＭＯＳトランジスタＴＲ３とＴＲ４の一方、例えば、ｎチャネルＭＯＳトランジスタＴＲ３がオンとなると、他方のｎチャネルＭＯＳトランジスタＴＲ４がオフとなる。
【００３２】
この場合、インダクタ１３ｂとキャパシタＣ１とキャパシタＣ２が直列に接続された回路とインダクタ１３ａが並列に接続された直・並列共振回路に電流が供給され、発振動作が行われる。
【００３３】
この実施の形態では、差動増幅回路の対となるＭＯＳトランジスタをインダクタ１３の巻き線の中心に対して対称な配置することで、インダクタ１３を流れる電流により発生する磁束により、差動増幅回路に発生する同相ノイズのレベルがほぼ同じになる。同相ノイズは差動増幅回路により除去することができるので、差動増幅回路からなる発振回路を再配線層１２に形成されたインダクタ１３の下部の領域に配置することができる。
【００３４】
図４（Ａ）は、再配線層に形成したインダクタ１３により発生する磁束を示し、図４（Ｂ）は、ウェハ１１を貫通する磁束によりウェハ１１を流れる渦電流を示している。
ウェハ１１を流れる渦電流は磁束の変化を打ち消す方向に流れる。例えば、磁束がウェハ１１を上から下に（図４の正面から見て）貫通する場合には、その磁束を打ち消す方向に渦電流が流れる。従って、渦電流は磁束を中心とする同心円状に流れる。ウェハ１１に流れる渦電流を減らすことができれば、インダクタ１３のＱ値の減少を抑制できる。
【００３５】
次に、図５（Ａ）〜（Ｃ）は、本発明の第２の実施の形態の回路配置を示す図である。この第２の実施の形態は、同心円状に流れる渦電流と直交する方向に延長する領域に差動増幅回路を配置したものである。
【００３６】
図５（Ａ）は、同心円の中心から放射状に延びる８個の領域に差動増幅回路のＭＯＳトランジスタ、あるいは配線パターンを形成した例である。
図５（Ａ）の例では、同心円の中心を原点として、左上４５度の方向（図５の正面から見て、以下同じ）に延びる領域５１ａと、右上４５度の方向に延びる領域５１ｂと、水平左方向に延びる領域５１ｃと、水平右方向に延びる領域５１ｄと、左下４５度の方向に延びる領域５１ｅと、右下４５度の方向に延びる領域５１ｆと、垂直上方向に延びる領域５１ｇと、垂直下方向に延びる領域５１ｈが形成されている。
【００３７】
図４（Ａ）の発振回路３１を、インダクタ１３下部の図５（Ａ）に示す放射状に形成した領域に配置する場合には、例えば、対となるＭＯＳトランジスタＴＲ１とＴＲ２を、図５（Ａ）の左上４５度の方向に延びる領域５１ａと、右上４５度の方向に延びる領域５１ｂに配置し、キャパシタＣ１、Ｃ２を水平方向に延びる領域５１ｃ、５２ｄに配置する。また、対となるＭＯＳトランジスタＴＲ３、ＴＲ４を左下４５度の方向に延びる領域５１ｅと右下４５度の方向に延びる領域５１ｆに配置し、ＭＯＳトランジスタＴＲ１〜ＴＲ４の共通する配線パターンを垂直方向に延びる領域５１ｇ、５１ｈに配置する。
【００３８】
このように差動増幅回路の対となるＭＯＳトランジスタや配線パターンを、磁束の中心に対して対称となるように配置することで、インダクタ１３の磁束により発振回路に発生するノイズレベルをほぼ同じにできる。同相成分ノイズは差動増幅回路により除去することができるので、インダクタ１３により発振回路に発生するノイズを抑制できる。これにより、インダクタ１３を発振素子として利用する発振回路３１、４１をインダクタ１３の下部の領域に配置することが可能となる。さらに、同心円状に流れる渦電流の方向と直交する方向に半導体デバイス及び配線パターンを配置することで渦電流を減らすことができるのでインダクタ１３のＱ値が低下するのを抑制できる。
【００３９】
図５（Ｂ）は、同心円状に流れる渦電流と直交する垂直方向に延びる領域５２ａ、５２ｂと水平方向に延びる領域５２ｃ、５２ｄに差動増幅回路を配置した場合の回路配置の例を示している。
【００４０】
図４（Ａ）の発振回路３１を、インダクタ１３下部の図５（Ｂ）に示す十字状の領域に配置する場合には、例えば、対となるＭＯＳトランジスタＴＲ１、ＴＲ２を、磁束の中心を原点として垂直上方向に延びる領域５２ａに配置し、対となるＭＯＳトランジスタＴＲ３、ＴＲ４を垂直下方向に延びる領域５２ｂに配置する。また、キャパシタＣ１、Ｃ２や配線パターンを水平左方向に延びる領域５２ｃと水平右方向に延びる領域５２ｄに配置する。
【００４１】
このように差動増幅回路の対となるＭＯＳトランジスタや配線パターンを磁束の中心に対して対称となるように配置することで、インダクタ１３の磁束により回路に発生するノイズの同相成分を抑制することができる。従って、インダクタ１３を発振素子として利用する発振回路３１、４１をインダクタ１３の下部の領域に配置することが可能となる。さらに、渦電流が流れる同心円の方向と直交する方向に半導体デバイス及び配線パターンを配置することで渦電流を減らすことができる。渦電流を減らすことでインダクタ１３のＱ値が低下するのを抑制できる。
【００４２】
図５（Ｃ）は、図５（Ｂ）の各領域を１／２に分割した例であり、図５（Ｃ）の配置も、図５（Ｂ）の配置と同様の効果を得ることができる。
上述した第２の実施の形態によれば、インダクタ１３の磁束により回路に発生するノイズの同相成分を抑制することができるので、発振回路３１、４１をインダクタ１３の下部の領域に配置することが可能となる。さらに、渦電流が流れる同心円の方向と直交（または交差）する方向に半導体デバイス及び配線パターンを配置することで渦電流を減らし、インダクタ１３のＱ値が低下するのを改善できる。
【００４３】
本発明は上述した実施の形態に限らず、例えば、以下のように構成しても良い。
インダクタ１３の下部に形成する回路は発振回路に限らず、フィルタ等の他の回路でも良い。また、発振回路は、実施の形態に示した回路に限らず、差動増幅回路を用いるものであれば、他の公知の発振回路を使用できる。
【図面の簡単な説明】
【００４４】
【図１】実施の形態のウェハレベルチップサイズパッケージの構造を示す図である。
【図２】半導体チップの外観と内部構造の一部を示す図である。
【図３】発振回路の一例を示す図である。
【図４】磁束と渦電流の関係を示す図である。
【図５】第２の実施の形態の回路配置を示す図である。
【符号の説明】
【００４５】
１１        半導体ウェハ
１２        再配線層
１３        インダクタ
１４ａ、１４ｂ      インダクタの端部のパッド
１５        インダクタの下部の領域
１６        ビア
【図３】
2008108850.tif 000003
【図５】
2008108850.tif 000004
【図１】
2008108850.tif 000005
【図２】
2008108850.tif 000006
【図４】
2008108850.tif 000007