(57)【要約】【目的】シリコン層の下側に電荷蓄積膜を有する不揮発性メモリを容易に製造する不揮発性メモリ製造方法を提供する。【構成】複数のメモリセルが少なくとも１次元のセル配列なす不揮発性メモリを、支持基板と埋込酸化膜とシリコン層とからなるＳＯＩウエハに形成する不揮発性メモリ製造方法であり、複数孔の孔配列パターンに従って該シリコン層及び埋込酸化膜に対して異方性エッチング処理を施して該シリコン層を貫通し該埋込酸化膜の内部に伸張する複数の貫通孔を形成し、該貫通孔を介して露出した埋込酸化膜に対して等方性エッチング処理を施して各々が該貫通孔の半径方向に広がる複数の円柱腔を形成し、該円柱腔を電荷蓄積膜で充填する。さらに、該円柱腔の所定領域内の電荷蓄積膜を素子分離膜で置換して残された電荷蓄積膜を島状に形成し、当該島状に形成された電荷蓄積膜上方のシリコン層にアクティブ領域を形成する。【選択図】図２
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【特許請求の範囲】
【請求項１】
複数のメモリセルが少なくとも１次元のセル配列なす不揮発性メモリを、支持基板と埋込酸化膜とシリコン層とからなるＳＯＩウエハに形成する不揮発性メモリ製造方法であって、
複数孔の孔配列パターンに従って前記シリコン層及び埋込酸化膜に対して異方性エッチング処理を施すことにより、前記シリコン層を貫通し前記埋込酸化膜の内部に伸張する複数の貫通孔を形成する貫通孔形成工程と、
形成された貫通孔を介して露出した埋込酸化膜に対して等方性エッチング処理を施すことより、各々が前記貫通孔の半径方向に広がる複数の円柱腔を形成する円柱腔形成工程と、
前記円柱腔を電荷蓄積膜で充填する円柱腔充填工程と、
前記円柱腔の所定領域内の電荷蓄積膜を素子分離膜で置換することにより、残された電荷蓄積膜を島状に形成する電荷蓄積膜形成工程と、
当該島状に形成された電荷蓄積膜上方のシリコン層にアクティブ領域を形成するアクティブ領域形成工程と、
を含むことを特徴とする不揮発性メモリ製造方法。
【請求項２】
前記貫通孔形成工程は、前記複数孔の孔配列が前記セル配列に対してセル間隔の略半分ずれた孔配列パターンに従ってエッチング処理を施すことを特徴とする請求項１記載の不揮発性メモリ製造方法。
【請求項３】
前記円柱腔形成工程は、前記セル配列の配列方向に連通する複数の円柱腔を形成することを特徴とする請求項１記載の不揮発性メモリ製造方法。
【請求項４】
前記円柱腔形成工程は、前記等方性エッチング処理におけるエッチング量を調整することより前記円柱腔と前記支持基板及びシリコン層との間に埋込酸化膜を残し、前記円柱腔充填工程は、埋込酸化膜が残された円柱腔に対して前記電荷蓄積膜としてポリシリコンで充填することを特徴とする請求項１記載の不揮発性メモリ製造方法。
【請求項５】
前記円柱腔充填工程に先立って、前記円柱腔を酸化膜で被覆する工程をさらに含み、前記円柱腔充填工程は、前記円柱腔を前記電荷蓄積膜としてポリシリコンで充填することを特徴とする請求項１記載の不揮発性メモリ製造方法。
【請求項６】
前記円柱腔充填工程は、前記円柱腔に前記電荷蓄積膜としてＯＮＯ膜を形成することを特徴とする請求項１記載の不揮発性メモリ製造方法。
【請求項７】
前記貫通孔形成工程に先立って、前記支持基板に対してイオン注入処理を施すことより、前記支持基板のうちで前記埋込酸化膜に隣接する部位に、前記電荷蓄積膜形成工程において形成されるべき電荷蓄積膜に電荷を供給するための不純物領域を島状に形成する工程をさらに含むことを特徴とする請求項１記載の不揮発性メモリ製造方法。
【請求項８】
前記アクティブ領域形成工程は、前記シリコン層の上方に第２電荷蓄積膜を形成する工程を含むことを特徴とする請求項１記載の不揮発性メモリ製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリ製造方法に関し、特に、ＳＯＩ（Silicon on Insulator)構造のＳＯＩウエハに不揮発性メモリを製造する不揮発性メモリ製造方法に関する。
【背景技術】
【０００２】
不揮発性メモリを製造する技術としては、特許文献１がＳＯＩ構造を利用した単結晶シリコン基板上に記憶素子としてのＭＯＳＦＥＴを形成する技術を開示している。また、特許文献２は、チャネル領域の両側にそれぞれ形成される第１絶縁層および第２絶縁層とを含み、該絶縁層の少なくともいずれか一方の層中に、電荷蓄積機能を有するＯＮＯ（oxide-nitride-oxide）膜を含む不揮発性半導体メモリ装置を開示している。また、特許文献３は、電荷蓄積機能を有する電荷蓄積層が形成してある不揮発性半導体メモリ装置における動作方法を開示している。さらに、特許文献４は、ＳＯＩウエハにＭＯＳＦＥＴが構成されていると共に、窒化シリコン膜を電荷蓄積層として有する電界効果半導体装置を開示している。
【０００３】
非特許文献１は、二層化（Double）された、すなわちシリコン層の上に電荷蓄積層としてのＯＮＯ層を含むと共にシリコン層の下側にもＯＮＯ層を有するＳＯＮＯＳ（Silicon-Oxide-Nitride-Oxide-Silicon）構造の不揮発性メモリを開示している。さらに、非特許文献１は、かかる不揮発性メモリの作成方法として、ＳｉＧｅ／Ｓｉ層を成長させるという処理を行う製造方法を開示している。
【０００４】
図１を参照して、ＳｉＧｅ／Ｓｉ層を用いた製造方法の概要を説明すると、先ず、Ｓｉウエハ１上にＳｉＧｅ層８が形成され、次いで、形成されたＳＩＧｅ層８上にさらにシリコン層９が形成される（図１の（ａ））。後に、該ＳＩＧｅ層８が酸化膜２と窒化膜３と酸化膜４とからなるＯＮＯ層で置換される。シリコン層９は、通常の方法より、チャネル領域５とチャネル領域５を挟むようにドレイン領域Ｄ及びソース領域Ｓとが形成され、チャネル領域５上に窒化膜７を含む酸化膜６のＯＮＯ層が形成されている。次いで、該酸化膜６上のゲート領域Ｇが形成される。これにより、シリコン層の上部にＯＮＯ層を含むと共にシリコン層の下部にＯＮＯ層を含む不揮発性メモリが製造される（図１の（ｂ））。
【特許文献１】特開平３−２５３０７２号公報
【特許文献２】特開平９−９７８５１号公報
【特許文献３】特開２００２−３５３３４２号公報
【特許文献４】特開２００３−１５２１９２号公報
【非特許文献１】`A 4-Bit Double SONOS Memory (DSM) with 4 Storage Nodes per Cell for Ultimate Multi-Bit Operation', 2006 Symposium on VLSI Technology Digest of Technical Papers.
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、非特許文献１の技術の如き従来技術によっては、ＳｉＧｅ／Ｓｉ膜を成長させるには専用の装置を必要とすると共に製造工程が複雑化するという問題がある。また、製造工程の途中でＳｉＧｅ層を除去したとしても、その後の工程においてＧｅによる汚染を完全には除去できないという問題がある。
【０００６】
本発明の目的は、シリコン層の下側に電荷蓄積膜を有する不揮発性メモリを容易に製造する不揮発性メモリ製造方法を提供することである。
【課題を解決するための手段】
【０００７】
本発明による不揮発性メモリ製造方法は、複数のメモリセルが少なくとも１次元のセル配列なす不揮発性メモリを、支持基板と埋込酸化膜とシリコン層とからなるＳＯＩウエハに形成する不揮発性メモリ製造方法であり、複数孔の孔配列パターンに従って該シリコン層及び埋込酸化膜に対して異方性エッチング処理を施すことにより、該シリコン層を貫通し該埋込酸化膜の内部に伸張する複数の貫通孔を形成する貫通孔形成工程と、形成された貫通孔を介して露出した埋込酸化膜に対して等方性エッチング処理を施すことより、各々が該貫通孔の半径方向に広がる複数の円柱腔を形成する円柱腔形成工程と、該円柱腔を電荷蓄積膜で充填する円柱腔充填工程と、該円柱腔の所定領域内の電荷蓄積膜を素子分離膜で置換することにより、残された電荷蓄積膜を島状に形成する電荷蓄積膜形成工程と、当該島状に形成された電荷蓄積膜上方のシリコン層にチャネル領域を形成するチャネル領域形成工程と、を含むことを特徴とする。
【発明の効果】
【０００８】
本発明による不揮発性メモリ製造方法によれば、シリコン層の下側に電荷蓄積膜を有する不揮発性メモリを容易に製造し得る。
【発明を実施するための最良の形態】
【０００９】
本発明の実施例について添付の図面を参照しつつ詳細に説明する。
【００１０】
図２は、本発明による不揮発性メモリ製造方法を実行して得られる不揮発性メモリに含まれる１つのメモリセル１０の断面を示している。該不揮発性メモリは、支持基板と埋込酸化膜とシリコン層とが積層されたＳＯＩウエハを基にして製造され、ＭＯＳＦＥＴに類似の構造を有すると共に、特にそのチャネル領域下に電荷蓄積膜を含む複数のメモリセル１０が２次元のセル配列をなしている。
【００１１】
メモリセル１０は、シリコン基板等の支持基板１１と、不純物領域１３と、電荷蓄積膜１５を包含する埋込酸化膜１２と、ドレイン領域３５及びソース領域３９の各々を両側に備えるチャネル領域３７と、酸化膜２７と、窒化膜１８と、酸化膜２９と、ゲート電極３１とがメモリセル１０の中心軸に略沿って順次積層されている。酸化膜２７と窒化膜１８と酸化膜２９とゲート電極３１とからなる４層の両側には素子分離膜３３が形成されている。チャネル領域３７は、ＳＯＩウエハのシリコン層すなわちＳＯＩ層に形成され、ドレイン領域３５及びソース領域３９は該ＳＯＩ層にゲート電極３１に対して自己整合的に形成されている。酸化膜２７と窒化膜１８と酸化膜２９とは、第２電荷蓄積膜として１つのＯＮＯ層を形成し、電荷蓄積膜１５と共に情報記憶を担う電荷を蓄積する機能を奏する。ゲート電極３１、ドレイン領域３５及びソース領域３９は、情報記録の書込または読出のための制御線（図示せず）に適切なコンタクト部材を介して接続される。
【００１２】
尚、本明細書において、特別の断りのない限り、酸化膜の呼称はシリコン酸化膜を意味し、窒化膜の呼称はシリコン窒化膜を意味する。
【００１３】
電荷蓄積膜１５は、ポリシリコン等の材料からなり、その上部とチャネル領域３７との間に埋込酸化膜１２の一部が介在すると共に、その下部と不純物領域１３との間に埋込酸化膜１２の一部が介在する。電荷蓄積膜１５は、また、酸化膜−窒化膜−酸化膜からなるＯＮＯ層であっても良い。この場合、電荷蓄積膜１５は、チャネル領域３７及び不純物領域１３と直接に接合しても良い。不純物領域１３は、電荷蓄積膜１５に電荷を供給するための領域であり、情報記録の書込または読出のための制御線（図示せず）に適切なコンタクト部材を介して接続される。
【００１４】
メモリセル１０は、通常のＭＯＳＦＥＴに類似の構造を備え、ｐＭＯＳ型あるいはｎＭＯＳ型の何方であっても良い。例えば、メモリセル１０がｎＭＯＳ型であるとすると、ドレイン領域３５及びソース領域３９はその導電型をｎ型としチャネル領域の導電型をＰ型とし、不純物領域１３の導電型を高濃度のｎ型とする。
【００１５】
以上のように、メモリセル１０は、ＳＯＩ構造におけるシリコン層（ＳＯＩ層）に形成され得るチャネル領域３７の下に電荷蓄積機能を有する電荷蓄積層１５を備えると共に、チャネル領域３７の上にも第２の電荷蓄積機能を有するＯＮＯ層を含む。これにより、メモリセル１０は多値情報を記憶することができる。
【００１６】
図３〜図１０は、本発明による不揮発性メモリを製造する製造方法を示し、各ステップにおける不揮発性メモリの上面及び断面を見た構造を示している。前提として、複数のメモリセルがセル配列における複数のセル位置Ｐ１〜Ｐ４の各々に形成されるものとする。また、図面縦方向のセル間隔をＹとし、図面横方向のセル間隔をＸとする。
【００１７】
第１ステップ（図３参照）において、ホトリソグラフィを用いて埋込酸化膜１２下の支持基板１１にイオン注入を行い不純物領域１３を形成し、その後にＳＯＩ層１７上に酸化膜１９を堆積し、酸化膜１９の上にさらに窒化膜２１を堆積する。これにより、不純物領域１３はセル位置Ｐ１〜Ｐ４に島状に形成される。
【００１８】
第２ステップ（図４参照）において、複数孔の孔配列パターンに従ったホトリソグラフィ及びエッチング処理を行い、窒化膜２１、酸化膜１０及びＳＯＩ層１７を貫通して埋込酸化膜１２の内部に伸張し支持基板１１に至る複数の貫通孔Ｃ１〜Ｃ４を形成する。該孔配列パターンは、図示されるように例えば、貫通孔Ｃ１がセル位置Ｐ１と隣接するセル位置Ｐ２との中間位置にあるようにし、貫通孔Ｃ４がセル位置Ｐ３と隣接するセル位置Ｐ４との中間位置にあるようにする。すなわち、該孔配列パターンは、二次元配列であるセル配列の１次元方向（図面縦方向）のみにセル間隔Ｙの略半分だけずれた形状をなしている。本ステップは、本発明による貫通孔形成工程を構成する。
【００１９】
第３ステップ（図５参照）において、フッ酸溶液などエッチング剤を用いた等方性エッチングを行いて埋込酸化膜１２を除去する。この時、セル間隔Ｘ及びＹに応じてエッチング量すなわち酸化膜除去量を調整して、埋込酸化膜１２の一部が残るようにする。すなわち、埋込酸化膜１２は、貫通孔Ｃ１〜Ｃ４の各々を中心として半径方向にエッチング剤により浸食され、貫通孔Ｃ１〜Ｃ４に各々が対応する複数の円柱腔Ｖ１〜Ｖ４が形成され、その余の埋込酸化膜１２が残される。また、セル間隔Ｙの距離に応じて円柱腔Ｖ１〜Ｖ４が連通する。本図の例では、円柱腔Ｖ１と円柱腔Ｖ２とが断面Ａ内のセル位置Ｐ２において幅Ｌを伴って連通し、円柱腔Ｖ３と円柱腔Ｖ４とが断面Ａ内のセル位置Ｐ３において同様に連通している。本ステップは、本発明による円柱腔形成工程を構成する。
【００２０】
第４ステップ（図６参照）において、酸化処理を行うことで円柱腔Ｖ１〜Ｖ４の内部を酸化膜で被覆する。すなわち、ＳＯＩ層１７の周囲に酸化膜１９を形成すると共に、不純物領域１３の上にも酸化膜１９を形成する。
【００２１】
第５ステップ（図７参照）において、ＣＶＤ（Chemical Vapor Deposition）等の手法を用いて、円柱腔Ｖ１〜Ｖ４をポリシリコン等の材料で充填することで電荷蓄積膜１５及び１５’を埋め込む。ポリシリコンに替えて窒化膜を用いることで酸化膜１９との組み合わせによりＯＮＯ層が形成されても良い。本ステップは、本発明による円柱腔充填工程を構成する。
【００２２】
第６ステップ（図８参照）において、エッチング処理またはＣＭＰ（Chemical-Mechanical Polishing）処理を行うことで窒化膜２１上の電荷蓄積膜１５’（図７参照）を除去する。次に、ホトリソグラフィとエッチング処理を行って、所望のアクティブ（ＡＣ）領域の配置形状から定まる所定領域を支持基板１１までパターニングし、各メモリセル間において貫通孔Ｃ１〜Ｃ４のあった部分の電荷蓄積膜１５を除去する。さらに、ＨＤＰ（High Density Plasma）等の処理を行って、素子分離のための素子分離膜２３で置換する。これにより、各セル位置Ｐ１〜Ｐ４において残された電荷蓄積膜が島状に形成される。本ステップは、本発明による電荷蓄積膜形成工程を構成する。
【００２３】
第７ステップ（図９参照）において、エッチング処理またはＣＭＰ処理を行って、ＳＯＩ層１７の表面に沿って素子分離膜２３、窒化膜２１及び酸化膜１９を除去する。これによりＳＯＩ層１７が露出される
第８ステップ（図１０参照）において、通常のＣＭＯＳプロセス、ＯＮＯ膜を堆積するプロセスあるいはフラッシュ（Flash）メモリ製造プロセスを適用する。これにより、セル位置Ｐ１〜Ｐ４の各々に、ドレイン領域及びソース領域（図示せず）を両側に備えるチャネル領域３７が島状に形成されると共に、酸化膜２７、窒化膜１８及び酸化膜２９からなるＯＮＯ層と、ゲート電極３１と、これらの両側部に素子分離膜３３とが島状に形成されて各メモリセルに対応するアクティブ（ＡＣ）領域が形成される。本ステップは、本発明によるアクティブ領域形成工程を構成する。
【００２４】
尚、本実施例において、孔配列パターンは、二次元配列であるセル配列の１つの配列方向のみにセル間隔Ｙの半分だけずれた形状であるとし、また、円柱腔Ｖ１〜Ｖ４が連通するとしている。しかし、本発明にはかかる限定はなく所定のセル位置に効果的に電荷蓄積層が充填される限り、セル配列と孔配列とのずれや連通の有無及び程度が適切に選択し得る。
【００２５】
以上の実施例から明らかなように、本発明による不揮発性メモリ製造方法を適用することにより、従来のＳｉウエハを用いる構成とは異なり、ＳＯＩウエハを用いてＳＯＩ層の下部に電荷蓄積膜を備える不揮発性メモリを容易に製造することができる。また、Ｇｅ元素を用いてＳｉＧｅ／Ｓｉ膜を成長させる専用装置を必要とすることなく、ＳＯＩ層の下部に電荷蓄積膜を備える不揮発性メモリを製造することができる。さらに本発明は、電荷蓄積膜の形成位置の下にある支持基板にイオン注入を行っている。得られる不純物領域は、下側の電荷蓄積膜への電荷注入を行う下部電極として用いることができる。例えば、ＳＯＩ層と不純物領域との間に電位差をつけることで電荷蓄積膜に選択的に電荷注入または放出が行える。選択的に電荷注入または放出ができることで、不揮発性メモリ全体や周辺回路に影響を与えることがない。
【００２６】
また、本発明は、埋込酸化膜を除去する時に、埋込酸化膜を一部残すようにしている。これによりセル位置Ｐ１〜Ｐ４の各々における各電荷蓄積膜を分離することができ、電荷蓄積膜としてポリシリコンを用いた場合にも蓄積電荷の流出を防ぐことができる。本発明は、また、ゲート電極形成等を含むアクティブ（ＡＣ）領域形成前に下部の電荷蓄積膜を作るために、その後の製造プロセスとの親和性が高い。
【図面の簡単な説明】
【００２７】
【図１】従来技術による不揮発性メモリ製造方法により製造された不揮発性メモリの断面図である。
【図２】本発明による不揮発性メモリ製造方法により製造された不揮発性メモリの断面図である。
【図３】本発明による不揮発性メモリ製造方法の第１ステップにおける不揮発性メモリの上面及び断面図である。
【図４】第２ステップにおける不揮発性メモリの上面及び断面図である。
【図５】第３ステップにおける不揮発性メモリの上面及び断面図である。
【図６】第４ステップにおける不揮発性メモリの上面及び断面図である。
【図７】第５ステップにおける不揮発性メモリの上面及び断面図である。
【図８】第６ステップにおける不揮発性メモリの上面及び断面図である。
【図９】第７ステップにおける不揮発性メモリの上面及び断面図である。
【図１０】第８ステップにおける不揮発性メモリの上面及び断面図である。
【符号の説明】
【００２８】
１０  メモリセル
１１  支持基板
１２  埋込酸化膜
１３  不純物領域
１５、１５’電荷蓄積膜
１７  ＳＯＩ層
１８、２１  窒化膜
１９、２７、２９  酸化膜
２１  窒化膜
２３、３３  素子分離膜
３１  ゲート電極
３５  ドレイン領域
３７  チャネル領域
３９  ソース領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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