(57)【要約】【課題】コンタクトホールの半導体基板表面への到達を防止できるようにした半導体装置の製造方法及び半導体装置を提供する。【解決手段】Ｓｉ基板１上にＳｉＧｅ層を形成する工程と、ＳｉＧｅ層上にＳｉ層５を形成する工程と、Ｓｉ層５及びＳｉＧｅ層を順次、部分的にエッチングして、ＳｉＧｅ層を露出させる溝を形成する工程と、この溝を介してＳｉＧｅ層をフッ硝酸溶液でエッチングすることによって、Ｓｉ基板１とＳｉ層５との間に空洞部を形成する工程と、空洞部内にＳｉＯ2膜（ＢＯＸ層）３０を形成する工程と、ＢＯＸ層３０を側面の側からエッチングして、Ｓｉ層（即ち、ＳＯＩ層）５の周縁部５ａとＳｉ基板１との間に隙間Ｓを形成する工程と、隙間ＳにＳｉ3Ｎ4膜３２を形成する工程と、を含む。【選択図】図６
2008244230.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に第１半導体層を形成する工程と、
前記第１半導体層上に第２半導体層を形成する工程と、
前記第２半導体層及び前記第１半導体層を順次、部分的にエッチングして、前記第１半導体層を露出させる第１溝を形成する工程と、
前記第２半導体層よりも前記第１半導体層の方がエッチングされ易いエッチング条件で、前記第１溝を介して前記第１半導体層をエッチングすることによって、前記半導体基板と前記第２半導体層との間に空洞部を形成する工程と、
前記空洞部内に埋め込み酸化膜を形成する工程と、
前記埋め込み酸化膜をその側面の側からエッチングして、前記第２半導体層の周縁部と前記半導体基板との間に隙間を形成する工程と、
前記隙間に絶縁性のエッチングストッパー層を形成する工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記第２半導体層を形成する工程と、前記空洞部を形成する工程との間に、
前記第２半導体層と前記第１半導体層とを部分的にエッチングして、前記第２半導体層と前記第１半導体層とを貫く第２溝を形成する工程と、
前記第２半導体層を支持する支持体を少なくとも前記第２溝内に形成する工程と、をさらに含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第２半導体層にトランジスタを形成する工程と、
前記トランジスタを覆うように前記半導体基板上に層間絶縁膜を形成する工程と、
前記層間絶縁膜を部分的にエッチングして前記トランジスタのソース又はドレイン上にコンタクトホールを形成する工程と、をさらに含み、
前記トランジスタを形成する工程では、前記エッチングストッパー層の直上に位置する前記周縁部に前記ソース又はドレインを形成する、ことを特徴とする請求項１又は請求項２に記載の半導体装置の製造方法。
【請求項４】
半導体基板上に第１半導体層を形成する工程と、
前記第１半導体層上に第２半導体層を形成する工程と、
前記第２半導体層上に前記第１半導体層と同一の半導体材料からなる第３半導体層を形成する工程と、
前記第３半導体層上に前記第２半導体層と同一の半導体材料からなる第４半導体層を形成する工程と、
前記第４半導体層と、前記第３半導体層と、前記第２半導体層及び前記第１半導体層を順次、部分的にエッチングして、前記第３半導体層と前記第１半導体層とを露出させる溝を形成する工程と、
前記第２半導体層よりも前記第１半導体層の方がエッチングされ易いエッチング条件で、前記溝を介して前記第１半導体層及び前記第３半導体層をエッチングすることによって、前記半導体基板と前記第２半導体層との間に第１空洞部を形成すると共に、前記第２半導体装置層と前記第４半導体層との間に第２空洞部を形成する工程と、
前記第１空洞部内に第１埋め込み酸化膜を形成する工程と、
前記第２空洞部内に第２埋め込み酸化膜を形成する工程と、
前記第２埋め込み酸化膜をその側面の側から部分的にエッチングして、前記第４半導体層の周縁部と前記第２半導体層との間に隙間を形成する工程と、
前記隙間に絶縁性のエッチングストッパー層を形成する工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項５】
前記隙間を第１の隙間としたとき、
前記第１埋め込み酸化膜をその側面の側から部分的にエッチングして、前記第４半導体層の周縁部と前記第２半導体層との間に第２の隙間を形成する工程と、
前記第２の隙間にも前記エッチングストッパー層を形成する工程と、をさらに含むことを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
半導体基板上に部分的に形成された絶縁層と、
前記絶縁層上に形成された半導体層と、
前記半導体層の周縁部と前記半導体基板との間に形成され、且つ前記半導体層の中心部と前記半導体基板との間には形成されていない絶縁性のエッチングストッパー層とを備え、
前記エッチングストッパー層の直上には、前記トランジスタのソース又はドレインと、当該ソース又はドレインに至るコンタクトホールとが形成されていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法及び半導体装置に関し、特に、半導体基板にＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）構造を形成する技術に関する。
【背景技術】
【０００２】
半導体装置の高性能化を図るために、回路素子を誘電体で分離し浮遊容量の少ない半導体集積回路を製造することを目指して、絶縁膜上に形成された薄膜のシリコン層（以下、「ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）層」ともいう。）にトランジスタを形成する試みがなされている。また、Ｂｕｌｋ（バルク）−Ｓｉ基板の必要な場所にＳＯＩ構造を形成する技術として、例えば特許文献１や非特許文献１に開示された方法がある。
【０００３】
これらの文献に開示された方法はＳＢＳＩ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  Ｂｏｎｄｉｎｇ  Ｓｉ  Ｉｓｌａｎｄｓ）法とも呼ばれ、バルク上に部分的にＳＯＩ構造を形成する方法である。ＳＢＳＩ法では、Ｓｉ基板上にＳｉ／ＳｉＧｅ層を成膜し、ＳｉとＳｉＧｅとのエッチングレートの違いを利用してＳｉＧｅ層のみを選択的に除去することにより、Ｓｉ基板とＳｉ層との間に空洞部を形成する。次に、空洞部の内部に面するＳｉ基板の上面及びＳｉ層の下面を熱酸化することにより、Ｓｉ基板とＳｉ層との間にＳｉＯ2膜（以下、ＢＯＸ層ともいう。）を形成する。そして、Ｓｉ基板上にＣＶＤ法でＳｉＯ2等を成膜し、これをＣＭＰで平坦化し、さらに、希フッ酸（ＨＦ）溶液等でエッチングすることで、ＢＯＸ層上のＳｉ層（以下、ＳＯＩ層ともいう。）表面を露出させる。
【０００４】
このような方法によれば、ＳＯＩデバイスの最大の課題である製造コストを下げることができ、且つ、ＳＯＩ／Ｂｕｌｋトランジスタを混載することができる。その結果、ＳＯＩトランジスタ及びＢｕｌｋトランジスタの両方の長所を生かしつつ、そのチップ面積を縮小することができる。
【特許文献１】特開２００５−３５４０２４号公報
【非特許文献１】Ｔ．Ｓａｋａｉ  ｅｔ  ａｌ．“Ｓｅｐａｒａｔｉｏｎ  ｂｙ  ＢｏｎｄｉｎｇＳｉ  Ｉｓｌａｎｄｓ（ＳＢＳＩ）  ｆｏｒ  ＬＳＩ  Ａｐｐｌｉｃａｔｉｏｎ”，Ｓｅｃｏｎｄ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  ＳｉＧｅ  Ｔｅｃｈｎｏｌｏｇｙ  ａｎｄ  Ｄｅｖｉｃｅ  Ｍｅｅｔｉｎｇ，Ｍｅｅｔｉｎｇ  Ａｂｓｔｒａｃｔ，ｐｐ．２３０−２３１，Ｍａｙ（２００４）
【非特許文献２】Ｊ．Ｗｉｄｉｅｚ  ｅｔ  ａｌ．，ＩＥＥＥ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  ＳＯＩ  Ｃｏｎｆｅｒｅｎｃｅ，ｐ．１８５，２００４．
【非特許文献３】Ｉｎｔ．Ｔｅｃｈ．Ｒｏａｄｍａｐ  ｆｏｒ  Ｓｅｍｉｃｏｎｄ．，ＥＤ．２００３．
【非特許文献４】Ｄ．Ｊ．Ｆｒａｎｋ  ｅｔ  ａｌ．，ＩＥＤＭ，ｐ．５５３，１９９２．
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、ＳＯＩデバイスは薄膜のＳＯＩ層上に形成されるため、通常のバルク−Ｓｉ基板上に形成されるバルク−Ｓｉデバイスと比較してその製造プロセスは難易度が高い。特に、薄膜のＳＯＩ層上にコンタクトホールを形成する工程はプロセス上の大きな課題の一つであった。
即ち、コンタクトホールを形成するドライエッチング工程において、ＳＯＩ層に対するコンタクトを確実なものとするためには、ＳＯＩ層を覆っている層間絶縁膜に対してオーバーエッチングを施すことが不可欠である。しかしながら、層間絶縁膜に対するオーバーエッチングの時間が長すぎると、ＳＯＩ層のみならずＢＯＸ層をもエッチングしてしまい、最悪の場合、ＳＯＩ層およびＢＯＸ層の両方を突き抜けた形でコンタクトホールが形成されてしまうおそれがあった。コンタクトホールがＳｉ基板表面に到達してしまうと、例えば、ＳＯＩ層に形成されたソースとドレインとがＳｉ基板を介して短絡してしまうため、ＳＯＩデバイスが正しく動作しないおそれがあった。
そこで、本発明は、このような事情に鑑みてなされたものであって、コンタクトホールの半導体基板表面への到達を防止できるようにした半導体装置の製造方法を提供することを目的の一つとする。また、信頼性の高い半導体装置の提供を目的の一つとする。
【課題を解決するための手段】
【０００６】
〔発明１〜３〕  上記課題を解決するために、発明１の半導体装置の製造方法は、半導体基板上に第１半導体層を形成する工程と、前記第１半導体層上に第２半導体層を形成する工程と、前記第２半導体層及び前記第１半導体層を順次、部分的にエッチングして、前記第１半導体層を露出させる第１溝を形成する工程と、前記第２半導体層よりも前記第１半導体層の方がエッチングされ易いエッチング条件で、前記第１溝を介して前記第１半導体層をエッチングすることによって、前記半導体基板と前記第２半導体層との間に空洞部を形成する工程と、前記空洞部内に埋め込み酸化膜を形成する工程と、前記埋め込み酸化膜をその側面の側からエッチングして、前記第２半導体層の周縁部と前記半導体基板との間に隙間を形成する工程と、前記隙間に絶縁性のエッチングストッパー層を形成する工程と、を含むことを特徴とするものである。
【０００７】
ここで、「エッチングストッパー層」とは、「酸化膜」よりもエッチング速度の遅い（即ち、エッチングされにくい）膜であり、エッチングの進行を食い止める機能を有する膜のことである。酸化膜が例えばシリコン酸化（ＳｉＯ2）膜の場合、エッチングストッパー層には例えばシリコン窒化（Ｓｉ3Ｎ4）膜を使用することができる。
発明２の半導体装置の製造方法は、発明１の半導体装置の製造方法において、前記第２半導体層を形成する工程と、前記空洞部を形成する工程との間に、前記第２半導体層と前記第１半導体層とを部分的にエッチングして、前記第２半導体層と前記第１半導体層とを貫く第２溝を形成する工程と、前記第２半導体層を支持する支持体を少なくとも前記第２溝内に形成する工程と、をさらに含むことを特徴とするものである。
【０００８】
発明３の半導体装置の製造方法は、発明１又は発明２の半導体装置の製造方法において、前記第２半導体層にトランジスタを形成する工程と、前記トランジスタを覆うように前記半導体基板上に層間絶縁膜を形成する工程と、前記層間絶縁膜を部分的にエッチングして前記トランジスタのソース又はドレイン上にコンタクトホールを形成する工程と、をさらに含み、前記トランジスタを形成する工程では、前記エッチングストッパー層の直上に位置する前記周縁部に前記ソース又はドレインを形成する、ことを特徴とするものである。
【０００９】
発明１〜３の半導体装置の製造方法によれば、例えば、層間絶縁膜を部分的にエッチングして第２半導体層を底面とするコンタクトホールを形成する際に、過度のエッチングによって第２半導体層を突き抜いてしまった場合でも、そのエッチングの進行を絶縁性のエッチングストッパー層で食い止めることができる。従って、コンタクトホールの半導体基板表面への到達を防ぐことができ、第２半導体層に形成されたトランジスタのソース及びドレインが半導体基板を介して短絡してしまう等の不具合を防止することができる。
【００１０】
〔発明４〕  発明４の半導体装置の製造方法は、半導体基板上に第１半導体層を形成する工程と、前記第１半導体層上に第２半導体層を形成する工程と、前記第２半導体層上に前記第１半導体層と同一の半導体材料からなる第３半導体層を形成する工程と、前記第３半導体層上に前記第２半導体層と同一の半導体材料からなる第４半導体層を形成する工程と、前記第４半導体層と、前記第３半導体層と、前記第２半導体層及び前記第１半導体層を順次、部分的にエッチングして、前記第３半導体層と前記第１半導体層とを露出させる溝を形成する工程と、前記第２半導体層よりも前記第１半導体層の方がエッチングされ易いエッチング条件で、前記溝を介して前記第１半導体層及び前記第３半導体層をエッチングすることによって、前記半導体基板と前記第２半導体層との間に第１空洞部を形成すると共に、前記第２半導体装置層と前記第４半導体層との間に第２空洞部を形成する工程と、前記第１空洞部内に第１埋め込み酸化膜を形成する工程と、前記第２空洞部内に第２埋め込み酸化膜を形成する工程と、前記第２埋め込み酸化膜をその側面の側から部分的にエッチングして、前記第４半導体層の周縁部と前記第２半導体層との間に隙間を形成する工程と、前記隙間に絶縁性のエッチングストッパー層を形成する工程と、を含むことを特徴とするものである。
【００１１】
ここで、第４半導体層には例えばトランジスタが形成され、第２半導体層は例えば（トランジスタの閾値電圧を調整するための）バックゲート電極として使用される。
発明４の半導体装置の製造方法によれば、例えば、層間絶縁膜を部分的にエッチングして第４半導体層を底面とするコンタクトホールを形成する際に、過度のエッチングによって第４半導体層を突き抜いてしまった場合でも、そのエッチングの進行を絶縁性のエッチングストッパー層で食い止めることができる。従って、例えば、第４半導体層を底面とすべきコンタクトホールが第４半導体層を突き抜いて第２半導体層表面に到達してしまうことを防ぐことができ、第４半導体層に形成されたトランジスタのソース及びドレインが第２半導体層を介して短絡してしまう等の不具合を防止することができる。
【００１２】
〔発明５〕  発明５の半導体装置の製造方法は、発明４の半導体装置の製造方法において、前記隙間を第１の隙間としたとき、前記第１埋め込み酸化膜をその側面の側から部分的にエッチングして、前記第４半導体層の周縁部と前記第２半導体層との間に第２の隙間を形成する工程と、前記第２の隙間にも前記エッチングストッパー層を形成する工程と、をさらに含むことを特徴とするものである。
【００１３】
このような方法によれば、例えば、第２半導体層を底面とするコンタクトホールを形成する際に、過度のエッチングによって第２半導体層を突き抜いてしまった場合でも、そのエッチングの進行を絶縁性のエッチングストッパー層で食い止めることができ、コンタクトホールの半導体基板表面への到達を防ぐことができる。それゆえ、例えば、第２半導体層をバックゲート電極として使用する場合には、バックゲートバイアスが半導体基板に意図せず印加されてしまうといった不具合を防止することができる。
【００１４】
〔発明６〕  発明６の半導体装置は、半導体基板上に部分的に形成された絶縁層と、前記絶縁層上に形成された半導体層と、前記半導体層の周縁部と前記半導体基板との間に形成され、且つ前記半導体層の中心部と前記半導体基板との間には形成されていない絶縁性のエッチングストッパー層とを備え、前記エッチングストッパー層の直上には、前記トランジスタのソース又はドレインと、当該ソース又はドレインに至るコンタクトホールとが形成されていることを特徴とするものである。
このような構成であれば、例えば、トランジスタのソース又はドレイン上にコンタクトホールを形成する際に、その半導体基板表面への到達をエッチングストッパー層で防ぐことができるので、ソース及びドレインが半導体基板を介して短絡してしまう等の不具合を防止することができる。よって、信頼性の高い半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施の形態を添付図面を参照して説明する。
（１）第１実施形態
図１〜図９は、本発明の第１実施形態に係る半導体装置の製造方法を示す図であり、図１（ａ）〜図６（ａ）は平面図、図１（ｂ）〜図４（ｂ）は図１（ａ）〜図４（ａ）をＸ１−Ｘ´１〜Ｘ４−Ｘ´５線でそれぞれ切断したときの断面図、図５（ｂ）及び図６（ｂ）は図５（ａ）及び図６（ａ）をＹ５−Ｙ´５及びＹ６−Ｙ´６線でそれぞれ切断したときの断面図、図４（ｃ）は図４（ａ）をＹ４−Ｙ´４で切断したときの断面図である。
【００１６】
また、図７（ａ）〜図８（ｃ）は、Ｙ６−Ｙ´６断面における図６（ｂ）以降の製造方法を示す断面図である。さらに、図９（ａ）は平面図、図９（ｂ）は図９（ａ）をＹ９−Ｙ´９線で切断したときの断面図である。
図１（ａ）及び（ｂ）において、まず始めに、Ｓｉ基板１上に単結晶構造のシリコンゲルマニウム（ＳｉＧｅ）層３と単結晶構造のＳｉ層５とを順次積層する。これらＳｉＧｅ層３及びＳｉ層５は、例えばエピタキシャル成長法で連続して形成する。
【００１７】
なお、ここでは、ＳｉＧｅ層３を形成する前に、Ｓｉ基板１上に図示しない単結晶構造のシリコンバッファ（Ｓｉ−ｂｕｆｆｅｒ）層を薄く形成し、その上にＳｉＧｅ層３とＳｉ層５とを順次積層するようにしても良い。この場合、Ｓｉ−ｂｕｆｆｅｒ層、ＳｉＧｅ層３及びＳｉ層５は、例えばエピタキシャル成長法で連続して形成することが好ましい。エピタキシャル成長法で形成される半導体膜の膜質は、その被成膜面（即ち、下地）の結晶状態に強く影響される。それゆえ、ＳｉＧｅ層３をＳｉ基板１上に直接形成するのではなく、Ｓｉ基板１表面よりも結晶欠陥の少ないＳｉ−ｂｕｆｆｅｒ層をＳｉ基板１とＳｉＧｅ層３との間に介在させることで、ＳｉＧｅ層３の膜質向上（例えば、結晶欠陥の低減など）を図ることができる。
【００１８】
次に、素子領域（即ち、ＳＯＩ構造を形成する領域）と、ＳｉＧｅ除去用の溝Ｈを形成する領域とを覆い、支持体穴ｈを形成する領域を露出する形状のレジストパターンＲをＳｉ層５上に形成する。そして、このレジストパターンＲをマスクに、Ｓｉ層５及びＳｉＧｅ層３に対して異方性のドライエッチングを施して支持体穴ｈを形成する。なお、この支持体穴ｈを形成するエッチング工程では、図１（ｂ）に示すように、Ｓｉ基板１の表面でエッチングを止めるようにしてもよいし、Ｓｉ基板１をオーバーエッチングして凹部を形成するようにしてもよい。次に、レジストパターンＲを例えばアッシングして除去する。そして、Ｓｉ基板１の上方全面に支持体膜（図示せず）を形成して、支持体穴ｈを埋め込む。支持体膜は例えばＳｉＯ2膜であり、その形成はＣＶＤ法で行う。支持体膜の厚さは、例えば４００ｎｍ程度である。
【００１９】
次に、図２（ａ）及び（ｂ）に示すように、例えばフォトリソグラフィー及びドライエッチング技術によって、素子分離領域と平面視で重なる領域の支持体膜、Ｓｉ層５及びＳｉＧｅ層３を順次、部分的にエッチングする。これにより、支持体膜から支持体２１を形成すると共に、Ｓｉ基板１を底面としＳｉ層５やＳｉＧｅ層３などの各側面を露出させる溝Ｈを形成する。ここで、溝Ｈは、後の工程でＳｉＧｅ層３をエッチングする際に、エッチング液の導入口として使うものである。なお、溝Ｈを形成するエッチング工程では、ＳｉＧｅ層のエッチングを途中で止めてその一部をＳｉ基板１上に残してもよいし、Ｓｉ基板１をオーバーエッチングして凹部を形成するようにしてもよい。
【００２０】
次に、溝Ｈを介して例えばフッ硝酸溶液をＳｉ層５及びＳｉＧｅ層３のそれぞれの側面に接触させて、ＳｉＧｅ層３を選択的にエッチングして除去する。これにより、図３（ａ）及び（ｂ）に示すように、Ｓｉ層５とＳｉ基板１との間に空洞部２５を形成する。フッ硝酸溶液を用いたウェットエッチングでは、Ｓｉと比べてＳｉＧｅのエッチングレートが大きい（即ち、Ｓｉに対するエッチングの選択比が大きい）ので、Ｓｉ基板１やＳｉ層５を残しつつＳｉＧｅ層だけをエッチングして除去することが可能である。空洞部２５の形成途中から、Ｓｉ層５はその上面と側面とが支持体２１によって支えられることとなる。
【００２１】
次に、Ｓｉ基板１を酸素（Ｏ2）等の酸化雰囲気中に配置し、Ｓｉ基板１及びＳｉ層５、２７を熱酸化して、図４（ａ）〜（ｃ）に示すように、空洞部内にＳｉＯ2膜（即ち、ＢＯＸ層）３０を形成する。このＢＯＸ層３０の形成工程では、Ｓｉ基板１の支持体下から露出している表面は熱酸化されてＳｉＯ2膜３１ｃが形成される。また、空洞部内ではＳｉ基板１の上面及びＳｉ層５の下面が熱酸化されて、Ｓｉ基板１の上面から空洞部内に向けてＳｉＯ2膜３１ａが成長すると共に、Ｓｉ層５の下面から空洞部内に向けてＳｉＯ2膜３１ｂが成長する。そして、これら上下方向から成長してくるＳｉＯ2膜３１ａ及び３１ｂは空洞部の中心付近で密着し、ＳｉＯ2膜３１ａ及び３１ｂからなるＢＯＸ層３０が形成される。ＢＯＸ層３０の厚さは、例えば５０〜１００ｎｍ程度である。
なお、空洞部内でＳｉＯ2膜３１ａ及び３１ｂを密着させるための処理条件（例えば、熱酸化時間や、熱酸化温度等）は、熱酸化を行う前の空洞部の内部高さによってそれぞれ異なってくるので、半導体装置を製造する前に実験又はシミュレーションを行って、空洞部の内部高さ毎に最適な処理条件を導出しておくことが好ましい。
【００２２】
次に、図５（ａ）及び（ｂ）に示すように、例えば希ＨＦ溶液等を用いたウェットエッチングによって、ＢＯＸ層３０をその側面の側からエッチングする。ここで、「その側面」とは、溝Ｈに面した側面のことである。これにより、Ｓｉ層５の周縁部５ａとＳｉ基板１との間に隙間Ｓを形成する。なお、支持体２１がＳｉＯ2からなる場合には、希ＨＦ溶液を用いたウェットエッチングによって支持体２１もエッチングされる。従って、図５（ａ）及び（ｂ）に示すように、支持体２１下からＳｉ層５の周縁部５ａが露出することとなる。
【００２３】
次に、図６（ａ）及び（ｂ）に示すように、ＣＶＤ法によって、支持体２１上を含むＳｉ基板１の上方全面にＳｉ3Ｎ4膜３２を形成する。ここでは、上記の隙間Ｓにも成膜用のガスが入り込み、この隙間Ｓに面したＳｉ基板１、ＢＯＸ層３０及びＳｉ層５の周縁部５ａにＳｉ3Ｎ4膜３２が連続して形成される。即ち、隙間Ｓに面したＳｉ基板１の上面と、ＢＯＸ層３０の溝Ｈに面した側面と、Ｓｉ層５の周縁部５ａの下面とに、Ｓｉ3Ｎ4膜３２が形成される。また、周縁部５ａの溝Ｈに面した側面と、その上面にもＳｉ3Ｎ4膜３２が形成される。Ｓｉ3Ｎ4膜３２の膜厚は、例えば２０〜５０ｎｍ程度である。
なお、図６（ｂ）では、Ｓｉ3Ｎ4膜３２を形成した後も隙間Ｓが完全には埋まらないように、Ｓｉ3Ｎ4膜３２を薄く形成する場合について示したが、本発明はこのような形態に限られることはない。Ｓｉ3Ｎ4膜３２を厚く形成して隙間Ｓを完全に埋め込むようにしても良い。
【００２４】
次に、図７（ａ）に示すように、Ｓｉ基板１の上方全面に例えばＳｉＯ2膜４１を厚く形成して、支持体穴ｈや溝Ｈ（両方とも、例えば図５（ａ）参照。）を埋め込む。このＳｉＯ2膜４１は例えばＣＶＤ法によって形成する。次に、図７（ｂ）に示すように、このＳｉＯ2膜４１と、Ｓｉ3Ｎ4膜３２及び支持体２１を例えばＣＭＰにより平坦化する。さらに、Ｓｉ層５上を覆っている支持体２１を例えば希ＨＦ溶液等を用いてウェットエッチングする。
これにより、図７（ｃ）に示すように、Ｓｉ層（即ち、ＳＯＩ層）５上から支持体が完全に取り除かれて、素子領域のＳｉ基板１上に、ＢＯＸ層３０及びＳＯＩ層５からなるＳＯＩ構造が完成する。素子領域以外のＳｉ基板１上にはＳｉＯ2膜４１や支持体が埋め込まれており、この部分が素子分離層として機能する。
【００２５】
次に、このＳｉＯ2膜４１や支持体、ＢＯＸ層３０によってＳｉ基板１から電気的に分離されたＳＯＩ層５にＭＯＳトランジスタを形成する。即ち、図８（ａ）に示すように、ＳＯＩ層５の表面を熱酸化してゲート酸化膜５１を形成する。そして、ＣＶＤなどの方法により、ゲート酸化膜５１が形成されたＳＯＩ層５上にポリシリコン等を形成する。さらに、フォトリソグラフィー及びドライエッチング技術によって、ポリシリコン等をパターニングして、図８（ｂ）に示すように、ゲート電極５３を形成する。
【００２６】
次に、ゲート電極５３をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物をＳＯＩ層５にイオン注入して、ＬＤＤ（ｌｉｇｈｔｌｙ  ｄｏｐｅｄ  ｄｒａｉｎ）を形成する。さらに、ＬＤＤが形成されたＳＯＩ層５上に絶縁層を堆積し、この絶縁層をエッチバックすることによって、ゲート電極５３の側壁にサイドウォール（図示せず）を形成する。そして、ゲート電極５３及びサイドウォールをマスクとして、Ａｓ、Ｐ、Ｂなどの不純物をＳＯＩ層５内にイオン注入する。その後、不純物活性化のための熱処理を行う。このようにして、ゲート電極５３両側の（周縁部５ａを含む）ＳＯＩ層５に、ＬＤＤを有するソース及びドレイン（図示せず）を形成する。
ソース及びドレインを形成した後は、例えばサリサイド（ｓａｌｉｃｉｄｅ：ｓｅｌｆ−ａｌｉｇｎ  ｓｉｌｉｃｉｄｅ）プロセスによって、ソース及びドレイン、並びにゲート電極５３上にそれぞれシリサイド膜（図示せず）を形成しても良い。
【００２７】
次に、図８（ｃ）に示すように、ＣＶＤなどの方法により、Ｓｉ基板１上の全面に層間絶縁膜６１を堆積してゲート電極５３等を覆う。この層間絶縁膜６１は例えばＳｉＯ2膜である。そして、フォトリソグラフィー及びドライエッチング技術によって、層間絶縁膜６１を部分的にエッチングして除去する。これにより、図９（ａ）及び（ｂ）に示すように、ＳＯＩ層５に形成されたソース及びドレイン上、及び、ゲート電極５３上にそれぞれコンタクトホールＣ１〜Ｃ３を形成する。
【００２８】
ここで、本実施の形態では、ソース及びドレインをＳｉ層５の周縁部５ａに形成し、ソースに至るコンタクトホールＣ１と、ドレインに至るコンタクトホールＣ２とを、それぞれ周縁部５ａの真上に形成している。つまり、Ｓｉ3Ｎ4膜３２の真上にコンタクトホールＣ１、Ｃ２を形成している。従って、例えばコンタクトホールＣ、Ｃ２を形成する際に、ＳＯＩ層５の周縁部５ａが突き抜かれるように、過度にドライエッチングを行った場合でも、ＳｉＯ2膜４１に比べてＳｉ3Ｎ4膜３２はエッチングされにくいので、上記エッチングの進行をＳｉ3Ｎ4膜３２で食い止めることができる。
【００２９】
このようにコンタクトホールＣ１〜Ｃ３を形成した後は、例えばタングステン（Ｗ）等の金属膜（図示せず）をＣＶＤ法もしくはスパッタリング法によって形成する。そして、この金属膜を平坦化、又はフォトリソグラフィー及びドライエッチング技術によってパターニングして、コンタクトホールＣ１〜Ｃ３内にそれぞれコンタクト電極（図示せず）を形成する。
【００３０】
このように、本発明の第１実施形態によれば、層間絶縁膜６１を部分的にエッチングしてＳＯＩ層５を底面とするコンタクトホールＣ１〜Ｃ３を形成する際に、過度のエッチングによってＳＯＩ層５を突き抜いてしまった場合でも、そのエッチングの進行をＳｉ3Ｎ4膜３２で食い止めることができる。従って、コンタクトホールＣ１、Ｃ２のＳｉ基板１表面への到達を防ぐことができ、ＳＯＩ層５に形成されたＭＯＳトランジスタ（即ち、ＳＯＩトランジスタ）のソース及びドレインがＳｉ基板１を介して短絡してしまう等の不具合を防止することができる。よって、信頼性の高い半導体装置を提供することができる。
【００３１】
従来のＳＯＩデバイス、および、従来のＳＢＳＩ法を用いたＢＯＸ層の形成方法では、コンタクトホール形成におけるプロセスマージンが非常に狭かったが、本方法を用いることによってコンタクトホール加工におけるオーバーエッチを十分に処理することが可能となり、プロセスマージンを広げることができる。従って、ＳＯＩ層に対する良好なコンタクト特性を得ることが可能となる。
【００３２】
（２）第２実施形態
上記の第１実施形態では、図８（ａ）に示したように、Ｓｉ層（即ち、ＳＯＩ層）５の周縁部５ａ上にＳｉ3Ｎ4膜３２を残した状態で、ＳＯＩ層５にＭＯＳトランジスタを形成する場合について説明した。しかしながら、本発明では、ＳＯＩ層５にＭＯＳトランジスタを形成する前に、その周縁部５ａ上からＳｉ3Ｎ4膜３２を完全に除去しても良い。第２実施形態では、この点について説明する。
図１０（ａ）〜図１１（ｂ）は、本発明の第２実施形態に係る半導体装置の製造方法を示す断面図である。図１０（ａ）〜図１１（ｂ）において、第１実施形態で説明した図１〜図９と同一の構成を有する部分には同一の符号を付し、その詳細な説明は省略する。
【００３３】
この第２実施形態において、ＳｉＯ2膜４１と、Ｓｉ3Ｎ4膜３２及び支持体２１をＣＭＰにより平坦化する工程までは、第１実施形態と同じである。図７（ｂ）に示したように、ＣＭＰによる平坦化を終了した後で、図１０（ａ）に示すように、ＳＯＩ層５の周縁部５ａ上からＳｉ3Ｎ4膜３２を除去する。このＳｉ3Ｎ4膜３２の除去は、例えばドライエッチング、又は、熱リン酸溶液を用いたウェットエッチングで行う。また、このＳｉ3Ｎ4膜３２の除去工程と前後して、ＳＯＩ層５上の支持体２１を例えば希ＨＦ溶液等を用いてウェットエッチングし、除去する。
【００３４】
これにより、図１０（ｂ）に示すように、支持体や、Ｓｉ3Ｎ4膜３２下からＳＯＩ層５の上面全体が露出する。次に、１０（ｃ）に示すように、ＳＯＩ層５の上面を熱酸化してゲート酸化膜５１を形成する。そして、図１０（ｄ）に示すように、例えばポリシリコン等からなるゲート電極５３をゲート酸化膜５１上に形成する。次に、このゲート電極５３をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物をイオン注入し、必要に応じてサイドウォール等を形成し、さらに、不純物活性のための熱処理を行うことによって、ゲート電極５３両側の（周縁部５ａを含む）ＳＯＩ層５にソース及びドレイン（図示せず）を形成する。また、場合によって、ゲート電極５３上及びソース及びドレイン上にシリサイド膜（図示せず）を形成しても良い。
【００３５】
次に、図１１（ａ）に示すように、ＣＶＤなどの方法により、Ｓｉ基板１上の全面に層間絶縁膜６１を堆積してゲート電極５３等を覆う。そして、層間絶縁膜６１を部分的にドライエッチングして除去し、図１１（ｂ）に示すようにコンタクトホールＣ１〜Ｃ３を形成する。その後、例えばタングステン（Ｗ）等の金属膜（図示せず）をＣＶＤ法もしくはスパッタリング法によって形成し、これを例えばパターニングして、コンタクトホールＣ１〜Ｃ３内にそれぞれコンタクト電極（図示せず）を形成する。
【００３６】
このように、本発明の第２実施形態においても、ＳＯＩ層５の周縁部５ａとＳｉ基板１との間にＳｉ3Ｎ4膜３２を設けている。従って、第１実施形態と同様、コンタクトホールＣ１及びＣ２を形成する際にＳＯＩ層５を突き抜くようにドライエッチングを行った場合でも、このドライエッチングの進行をＳｉ3Ｎ4膜３２で止めることができる。よって、信頼性の高い半導体装置を提供することができる。
【００３７】
上記の第１、第２実施形態では、Ｓｉ基板１が本発明１〜３、６の「半導体基板」に対応し、ＳｉＧｅ層３が本発明１〜３の「第１半導体層」に対応し、Ｓｉ層（ＳＯＩ層）５が本発明１〜３の「第２半導体層」及び本発明６の「半導体層」に対応している。また、支持体穴ｈが本発明２、３の「第２溝」に対応し、溝Ｈが本発明１〜３の「第１溝」に対応している。さらに、ＳｉＯ2膜（ＢＯＸ層）３０が本発明１〜３の「埋め込み酸化膜」及び本発明６の「絶縁層」に対応し、Ｓｉ3Ｎ4膜３２が本発明１〜３、６の「エッチングストッパー層」に対応している。
【００３８】
（３）第３実施形態
本発明は、バックゲートを有するような多層構造にも適用可能である。第３実施形態では、この点について説明する。
図１２（ａ）〜図１３（ｃ）は、本発明の第３実施形態に係る半導体装置の製造方法を示す断面図である。
【００３９】
図１２（ａ）に示すように、この第３実施形態では、Ｓｉ基板１０１上に単結晶構造のＳｉＧｅ層１０３と、単結晶構造のＳｉ層１０５と、単結晶構造のＳｉＧｅ層１１３と、単結晶構造のＳｉ層１１５とを順次積層する。ここで、Ｓｉ層１０５は、ＳＯＩトランジスタの閾値調整用のバックゲート電極として使用される層である。また、Ｓｉ層１１５は、後の工程でＭＯＳトランジスタ等が形成される層である。これらＳｉＧｅ層１０３、Ｓｉ層１０５、ＳｉＧｅ層１１３及びＳｉ層１１５は、例えばエピタキシャル成長法で連続して形成する。
【００４０】
次に、フォトリソグラフィー及びドライエッチング技術によって、ＳｉＧｅ層１０３、Ｓｉ層１０５、ＳｉＧｅ層１１３及びＳｉ層１１５を順次、部分的にエッチングして、支持体穴ｈ（例えば、図１（ａ）及び（ｂ）参照。）を形成する。そして、この支持体穴ｈを埋め込むように、Ｓｉ基板１０１の上方全面に支持体膜を形成する。支持体膜は例えばＳｉＯ2膜である。次に、例えばフォトリソグラフィー及びドライエッチング技術によって、素子分離領域と平面視で重なる領域の支持体膜、Ｓｉ層１１５、ＳｉＧｅ層１１３、Ｓｉ層１０５及びＳｉＧｅ層１０３を順次、部分的にエッチングする。これにより、支持体膜から支持体１２１を形成すると共に、Ｓｉ基板１０１を底面としＳｉ層１１５、ＳｉＧｅ層１１３、Ｓｉ層１０５及びＳｉＧｅ層１０３の各側面を露出させる溝Ｈを形成する。
【００４１】
次に、溝Ｈを介して例えばフッ硝酸溶液をＳｉ層１１５、ＳｉＧｅ層１１３、Ｓｉ層１０５及びＳｉＧｅ層１０３の各側面に接触させて、ＳｉＧｅ層１１３及びＳｉＧｅ層１０３を選択的にエッチングして除去する。これにより、図１２（ｂ）に示すように、Ｓｉ基板１０１とＳｉ層１０５との間に第１の空洞部１２５を形成すると共に、Ｓｉ層１０５とＳｉ層１１５との間に第２の空洞部１３５を形成する。ここでは、空洞部１２５、１３５の形成途中から、Ｓｉ層１１５はその上面と側面とが支持体１２１によって支えられ、Ｓｉ層１０５はその側面が支持体１２１によって支えられることとなる。
【００４２】
次に、例えば、Ｓｉ基板１０１を酸素（Ｏ2）等の酸化雰囲気中に配置し、空洞部１２５の内部に面するＳｉ基板１０１の上面及びＳｉ層１０５の下面と、空洞部１３５の内部に面するＳｉ層１０５の上面とＳｉ層１１５の下面とをそれぞれ熱酸化する。これにより、図１２（ｃ）に示すように、第１の空洞部内にＳｉＯ2からなるＢＯＸ層１３０を形成すると共に、第２の空洞部内にＳｉＯ2からなるＢＯＸ層１４０を形成する。このように、ＢＯＸ層１３０、１４０を形成した後で、ＳＯＩ層１１５及びＢＯＸ層１４０を部分的にエッチングして、Ｓｉ層１０５の周縁部１０５ａを底面とする溝Ｈ１を形成する。
【００４３】
次に、図１２（ｄ）に示すように、例えば希ＨＦ溶液等を用いたウェットエッチングによって、ＢＯＸ層１３０をその側面の側からエッチングすると同時に、ＢＯＸ層１４０をその側面の側からエッチングする。ここで、「その側面」とは、溝Ｈ又は溝Ｈ１に面した側面のことである。このようにして、Ｓｉ層１０５の周縁部１０５ａとＳｉ基板１０１との間に隙間Ｓ１を形成すると共に、Ｓｉ層１１５の周縁部１１５ａとＳｉ層１０５との間に隙間Ｓ２を形成する。なお、支持体１２１がＳｉＯ2からなる場合には、希ＨＦ溶液を用いたウェットエッチングによって支持体１２１もエッチングされるので、図１２（ｄ）に示すように、支持体１２１下からＳｉ層１１５の周縁部５ａが露出することとなる。
【００４４】
次に、図１３（ａ）に示すように、ＣＶＤ法によって、支持体２１上を含むＳｉ基板１０１の上方全面１にＳｉ3Ｎ4膜１３２を形成する。ここでは、上記の隙間Ｓ１に成膜用のガスが入り込み、この隙間Ｓ１に面したＳｉ基板１０１の上面、ＢＯＸ層１３０の側面及びＳｉ層１０５の周縁部１０５ａ下面にＳｉ3Ｎ4膜１３２が連続して形成される。また、上記の隙間Ｓ２にも成膜用のガスが入りこみ、この隙間Ｓ２に面した周縁部１０５ａの上面、ＢＯＸ層１４０の側面及びＳｉ層１１５の周縁部１１５ａ下面にＳｉ3Ｎ4膜１３２が連続して形成される。
なお、図１３（ｂ）では、Ｓｉ3Ｎ4膜１３２を形成した後も隙間Ｓ１が完全には埋まらないように、Ｓｉ3Ｎ4膜１３２を薄く形成する場合について示したが、本発明はこのような形態に限られることはない。Ｓｉ3Ｎ4膜１３２を厚く形成して隙間Ｓ１を完全に埋め込むようにしても良い。
【００４５】
次に、Ｓｉ基板１０１の上方全面に例えばＳｉＯ2膜を厚く形成して、支持体穴ｈ（例えば、図５（ａ）参照。）や溝Ｈ、Ｈ１を埋め込む。そして、この厚く形成したＳｉＯ2膜と、その下にある支持体２１とを例えばＣＭＰにより平坦化し、さらに、希ＨＦ溶液等を用いてウェットエッチングする。これにより、図１３（ｂ）に示すように、Ｓｉ層（即ち、ＳＯＩ層）１１５上から支持体が完全に取り除かれ、ＢＯＸ層１３０、Ｓｉ層１０５、ＢＯＸ層１４０、Ｓｉ層１１５からなる多層構造がＳｉ基板１０１上に完成する。また、素子領域以外のＳｉ基板１０１上にはＳｉＯ2膜１４１や支持体が埋め込まれており、この部分が素子分離層として機能する。
【００４６】
次に、図１３（ｃ）に示すように、ＳＯＩ層１１５の表面を熱酸化してゲート酸化膜１５１を形成する。そして、このゲート酸化膜１５１上に、例えばポリシリコン等からなるゲート電極１５３を形成する。続いて、ソース及びドレイン形成用の不純物をＳＯＩ層１１５に打ち込み、不純物活性化のための熱処理を行う。これにより、ゲート電極１５３両側の（周縁部１１５ａを含む）ＳＯＩ層１１５にそれぞれソース及びドレイン形成する。さらに、場合によっては、ゲート電極１５３上およびソース及びドレイン上にそれぞれシリサイド膜（図示せず）を形成しても良い。
【００４７】
次に、図１３（ｃ）に示すように、ＣＶＤなどの方法により、Ｓｉ基板１０１上の全面に層間絶縁膜１６１を堆積してゲート電極１５３等を覆う。そして、層間絶縁膜１６１を部分的にドライエッチングして除去し、ソース上にコンタクトホールＣ１を形成すると共に、ゲート電極１５３上にコンタクトホールＣ３を形成し、さらに、Ｓｉ層（即ち、バックゲート電極）１０５上にコンタクトホールＣ４を形成する。また、図示しないが、紙面の手前（又は奥）側にドレイン接続用のコンタクトホールを形成する。その後、例えばタングステン（Ｗ）等の金属膜（図示せず）をＣＶＤ法もしくはスパッタリング法によって形成し、これを例えばパターニングして、コンタクトホールＣ１、Ｃ３、Ｃ４内にそれぞれコンタクト電極（図示せず）を形成する。
【００４８】
このように、本発明の第３実施形態においても、ＳＯＩ層１１５の周縁部１１５ａとバックゲート電極１０５との間にＳｉ3Ｎ4膜１３２を形成している。従って、第１、第２実施形態と同様、コンタクトホールＣ１を形成する際にＳＯＩ層１１５を突き抜くようにドライエッチングを行った場合でも、このドライエッチングの進行をＳｉ3Ｎ4膜１３２で止めることができる。それゆえ、ＳＯＩトランジスタのソース及びドレインがバックゲート電極１０５を介して短絡してしまう等の不具合を防止することができる。よって、信頼性の高い半導体装置を提供することができる。
【００４９】
また、この第３実施形態では、バックゲート電極１０５の周縁部１０５ａとＳｉ基板１０１との間にもＳｉ3Ｎ4膜を形成している。従って、コンタクトホールＣ４を形成する際にバックゲート電極１０５を突き抜くようにドライエッチングを行った場合でも、このドライエッチングの進行をＳｉ3Ｎ4膜１３２で止めることができる。それゆえ、バックゲートバイアスがＳｉ基板１０１に意図せず印加されてしまうといった不具合を防止することができる。
【００５０】
この第３実施形態では、Ｓｉ基板１０１が本発明４、５の「半導体基板」に対応し、ＳｉＧｅ層１０３が本発明４、５の「第１半導体層」に対応し、Ｓｉ層（バックゲート電極）１０５が本発明４、５の「第２半導体層」に対応している。また、ＳｉＧｅ層１１３が本発明４、５の「第３半導体層」に対応し、Ｓｉ層（ＳＯＩ層）１１５が本発明４、５の「第４半導体層」に対応している。さらに、空洞部１２５が本発明４、５の「第１空洞部」に対応し、空洞部１３５が本発明４、５の「第２空洞部」に対応し、溝Ｈが本発明４、５の「溝」に対応している。また、ＳｉＯ2膜（ＢＯＸ層）１３０が本発明４、５の「第１埋め込み酸化膜」に対応し、ＳｉＯ2膜（ＢＯＸ層）１４０が本発明４、５の「第２埋め込み酸化膜」に対応している。そして、Ｓｉ3Ｎ4膜１３２が本発明４、５の「エッチングストッパー層」に対応している。
【図面の簡単な説明】
【００５１】
【図１】第１実施形態に係る半導体装置の製造方法を示す図（その１）。
【図２】第１実施形態に係る半導体装置の製造方法を示す図（その２）。
【図３】第１実施形態に係る半導体装置の製造方法を示す図（その３）。
【図４】第１実施形態に係る半導体装置の製造方法を示す図（その４）。
【図５】第１実施形態に係る半導体装置の製造方法を示す図（その５）。
【図６】第１実施形態に係る半導体装置の製造方法を示す図（その６）。
【図７】第１実施形態に係る半導体装置の製造方法を示す図（その７）。
【図８】第１実施形態に係る半導体装置の製造方法を示す図（その８）。
【図９】第１実施形態に係る半導体装置の製造方法を示す図（その９）。
【図１０】第２実施形態に係る半導体装置の製造方法を示す図（その１）。
【図１１】第２実施形態に係る半導体装置の製造方法を示す図（その２）。
【図１２】第３実施形態に係る半導体装置の製造方法を示す図（その１）。
【図１３】第３実施形態に係る半導体装置の製造方法を示す図（その２）。
【符号の説明】
【００５２】
１  Ｓｉ基板、３、１０３、１１３  ＳｉＧｅ層、５、１１５  Ｓｉ層（ＳＯＩ層）、２１、１２１  支持体、２５、１２５、１３５  空洞部、３０、１３０、１４０  ＢＯＸ層３１ａ、３１ｂ、４１、  ＳｉＯ2膜、５１、１５１  ゲート酸化膜、５３、１５３  ゲート電極、６１、１６１  層間絶縁膜、Ｃ１〜Ｃ４  コンタクトホール、ｈ  支持体穴、Ｈ  （ＳｉＧｅ除去用の）溝、Ｈ１  （Ｃ４コンタクト用の）溝、Ｒ  レジストパターン、Ｓ、Ｓ１、Ｓ２  隙間
【図１】
2008244230.tif 000003
【図２】
2008244230.tif 000004
【図３】
2008244230.tif 000005
【図４】
2008244230.tif 000006
【図５】
2008244230.tif 000007
【図６】
2008244230.tif 000008
【図７】
2008244230.tif 000009
【図８】
2008244230.tif 000010
【図９】
2008244230.tif 000011
【図１０】
2008244230.tif 000012
【図１１】
2008244230.tif 000013
【図１２】
2008244230.tif 000014
【図１３】
2008244230.tif 000015