(57)【要約】【課題】発振回路の停止検出などを行う異常検出回路を半導体集積回路で形成する場合に、抵抗素子や容量素子を半導体集積回路内に作成する必要がない上に、外付け部品として用意する必要がない異常検出回路の提供。【解決手段】この発明は、発振回路の発振停止を検出するとともに、半導体集積回路内に形成される異常検出回路であって、容量素子Ｃ１と抵抗素子Ｒ１で構成される積分回路１２３を含んでいる。容量素子Ｃ１は、半導体集積回路の未使用のボンディングパッド２４ａに寄生する寄生容量を使用するようにした。抵抗素子Ｒ１は、ＭＯＳトランジスタを使用して、そのオン抵抗を利用するようにした。【選択図】図１
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【特許請求の範囲】
【請求項１】
所定の電子回路の動作の異常を検出するとともに、半導体集積回路内に形成される異常検出回路であって、
容量素子と抵抗素子で構成されるＣＲ回路を含み、
前記容量素子は、前記半導体集積回路のボンディングパッドに寄生する寄生容量を使用するようにしたことを特徴とする異常検出回路。
【請求項２】
発振回路の発振停止を検出するとともに、半導体集積回路内に形成される異常検出回路であって、
容量素子と抵抗素子で構成されるＣＲ回路を含み、
前記容量素子は、前記半導体集積回路のボンディングパッドに寄生する寄生容量を使用するようにしたことを特徴とする異常検出回路。
【請求項３】
発振回路の発振停止を検出するとともに、半導体集積回路内に形成される異常検出回路であって、
前記発振回路からの出力を分周する分周回路と、
前記発振回路の出力と前記分周回路からの出力と選択する選択回路と、
容量素子と抵抗素子とで構成され、前記選択回路の出力に基づいて充放電動作を行う積分回路とを含み、
前記容量素子は、前記半導体集積回路のボンディングパッドに寄生する寄生容量を使用するようにしたことを特徴とする異常検出回路。
【請求項４】
前記ボンディングパッドは、前記半導体集積回路の未使用のボンディングパッドのうちの少なくとも１つを使用するようにしたことを特徴とする請求項１乃至請求項３の何れかに記載の異常検出回路。
【請求項５】
前記ボンディングパッドは、前記半導体集積回路の未使用の複数のボンディングパッドを使用し、その複数のボンディングパッドを組み合わせて使用するようにしたことを特徴とする請求項１乃至請求項３の何れかに記載の異常検出回路。
【請求項６】
前記抵抗素子は、ＭＯＳトランジスタを使用するようにしたことを特徴とする請求項１乃至請求項５の何れかに記載の異常検出回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路（ＬＳＩ）内に形成される異常検出回路に関し、特に、発振回路の発振停止の有無の検出などに使用される異常検出回路に関するものである。
【背景技術】
【０００２】
水晶、セラミックなどの圧電振動子は、その発振周波数の精度が良いため、各種の電子回路を同期動作させるクロックを生成する基準の発振回路に使用されている。
このため、図６に示すように、圧電振動子１を用いた発振回路２は、各種の被制御機器３を制御するマイクロプロセッサ４を動作させるクロックを生成する回路として使用されている。このような発振回路２では、何らかの原因で故障が発生し、発振が停止する場合には、マイクロプロセッサ４が正常に機能しなくなり、被制御機器３の制御が停止するおそれがある。被制御機器３の制御が停止した場合には、被制御機器３が、その取り扱い者およびその周囲の環境に危害を及ぼす状態で停止する危険性がある。
【０００３】
このような事態を防止するために、発振回路の発振停止を検出する発振停止検出回路が提案されている（特許文献１参照）。
この発振停止検出回路は、図７に示すように、遅延回路５と、排他的論理和回路６と、ＣＭＯＳインバータ７と、抵抗素子Ｒと容量素子Ｃとからなる積分回路（ＣＲ回路）と、を備えている。
【０００４】
このような回路では、入力信号ＩＮとして発振回路（図示せず）の出力が入力される。そして、発振回路の動作が正常であって入力信号ＩＮが存在する場合には、排他的論理和回路６の出力が周期的にＨレベルとＬレベルに切り替わる。このため、容量素子Ｃは充放電を繰り返し、検出出力信号ＯＵＴはＬレベルに維持される。一方、発振回路の発振が停止して入力信号ＩＮがなくなると、排他的論理和回路６の出力がＬレベルに固定される。このため、容量素子Ｃは充電され、検出出力信号ＯＵＴはＨレベルになる。
【特許文献１】特開２００２−４３９０６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、従来の発振停止検出回路では、抵抗素子と容量素子とからなる積分回路を含んでいる。このため、従来回路を半導体集積回路内に形成する場合には、その半導体集積回路内に抵抗素子および容量素子の各素子をそれぞれ所定の構造をもって作成する必要がある。
しかし、ＣＭＯＳロジックプロセスにおいて、その両素子の作成は、プロセスの増加となり、製造コストの増大を招く。また、これを回避するために、その両素子を外部に外付けすることも可能であるが、そのためには半導体集積回路からの接続ピンを追加する必要がある上に、外付け部品を用意する必要がある。
そこで、本発明の目的は、上記の点に鑑み、発振回路の停止検出などを行う異常検出回路を半導体集積回路で形成する場合に、抵抗素子や容量素子を半導体集積回路内に作成する必要がない上に、外付け部品として用意する必要がない異常検出回路を提供することにある。
【課題を解決するための手段】
【０００６】
上記の課題を解決し本発明の目的を達成するために、各発明は、以下のような構成からなる。
第１の発明は、所定の電子回路の動作の異常を検出するとともに、半導体集積回路内に形成される異常検出回路であって、容量素子と抵抗素子で構成されるＣＲ回路を含み、前記容量素子は、前記半導体集積回路のボンディングパッドに寄生する寄生容量を使用するようにした。
【０００７】
第２の発明は、発振回路の発振停止を検出するとともに、半導体集積回路内に形成される異常検出回路であって、容量素子と抵抗素子で構成されるＣＲ回路を含み、前記容量素子は、前記半導体集積回路のボンディングパッドに寄生する寄生容量を使用するようにした。
第３の発明は、発振回路の発振停止を検出するとともに、半導体集積回路内に形成される異常検出回路であって、前記発振回路からの出力を分周する分周回路と、前記発振回路の出力と前記分周回路からの出力と選択する選択回路と、容量素子と抵抗素子とで構成され、前記選択回路の出力に基づいて充放電動作を行う積分回路とを含み、前記容量素子は、前記半導体集積回路のボンディングパッドに寄生する寄生容量を使用するようにした。
【０００８】
第４の発明は、第１〜第３の発明において、前記ボンディングパッドは、前記半導体集積回路の未使用のボンディングパッドのうちの少なくとも１つを使用するようにした。
第５の発明は、第１〜第３の発明において、前記ボンディングパッドは、前記半導体集積回路の未使用の複数のボンディングパッドを使用し、その複数のボンディングパッドを組み合わせて使用するようにした。
【０００９】
第６の発明は、第１〜第５の発明において、前記抵抗素子は、ＭＯＳトランジスタを使用するようにした。
このような本発明によれば、発振回路の停止検出などを行う異常検出回路を半導体集積回路で形成する場合に、抵抗素子や容量素子を半導体集積回路内に作成する必要がなく製造コストの低減化を図ることができ、かつ、それらの素子を外付け部品として用意する必要がない。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施形態について、図面を参照して説明する。
（第１実施形態）
本発明の異常検出回路の第１実施形態の構成について、図１および図２を参照して説明する。
この第１実施形態に係る異常検出回路は、図１に示すように、第１ゲート回路１２と、第２ゲート回路１４と、インバータ回路１６と、２入力のオア回路１８とを備え、発振回路（図示せず）からの出力信号を入力信号ＩＮとし、これに基づいてその発振回路の停止を示す検出信号ＯＵＴを出力するようになっている。
【００１１】
また、この第１実施形態は例えばＣＭＯＳ−ＩＣのような半導体集積回路で構成され、その各構成要素は、図２に示すように、半導体基板などの基板２２上に集積回路化されている。また、その基板２２上には、図示のように複数（例えば２００個）のボンディングパッド２４が形成されている。さらに、複数のボンディングパッド２４のうち、その一部が未使用（空き）のボンディングパッド２４ａとなっている。未使用のボンディングパッド２４ａは、図示のように複数（例えば２０個）あり、これらを後述のように活用するようにした。
【００１２】
第１ゲート回路１２は、図１に示すように、スリーステイト回路１２１と、バッファ回路１２２と、積分回路（ＣＲ回路）１２３と、を備えている。
スリーステイト回路１２１の入力端子は接地され、その出力端子はバッファ回路１２２の入力端子に接続されるとともに、所定の未使用のボンディングパッド２４ａに接続されている（図２参照）。スリーステイト回路１２１の制御端子には、入力信号ＩＮが供給されるようになっている。バッファ回路１２２の出力端子は、オア回路１８の一方の入力端子に接続されている。
【００１３】
積分回路１２３は、図１に示すように、プルアップ用の抵抗素子Ｒ１と、容量素子（キャパシタ）Ｃ１とからなる。容量素子Ｃ１は、例えば、所定の未使用のボンディングパッド２４ａに寄生する寄生容量を使用するようにした（図２参照）。また、抵抗素子Ｒ１は、その一端側が電源ＶＤＤに接続され、その他端側がボンディングパッド２４ａに接続されている。この抵抗素子Ｒ１は、例えばＭＯＳトランジスタを使用し、そのオン抵抗を利用するようにした。この場合には、そのＭＯＳトランジスタのゲートに所定の固定電圧を与えるようにする。
【００１４】
第２ゲート回路１４は、図１に示すように、スリーステイト回路１４１と、バッファ回路１４２と、積分回路１４３と、を備えている。
スリーステイト回路１４１の入力端子は接地され、その出力端子はバッファ回路１４２の入力端子に接続されるとともに、所定の未使用のボンディングパッド２４ａに接続されている（図２参照）。スリーステイト回路１４１の制御端子には、入力信号ＩＮをインバータ回路１６で反転した信号が供給されるようになっている。バッファ回路１４２の出力端子は、オア回路１８の他方の入力端子に接続されている。
【００１５】
積分回路１４３は、図１に示すように、プルアップ用の抵抗素子Ｒ２と、容量素子Ｃ２とからなる。容量素子Ｃ２は、例えば、所定の未使用のボンディングパッド２４ａに寄生する寄生容量を使用するようにした。また、抵抗素子Ｒ２は、その一端側が電源ＶＤＤに接続され、その他端側がボンディングパッド２４ａに接続されている。この抵抗素子Ｒ２は、例えばＭＯＳトランジスタを使用し、そのオン抵抗を利用するようにした。
インバータ回路１６は、図示しない発振回路の出力信号を入力信号ＩＮとして入力し、それを反転してスリーステイト回路１４１の制御信号として供給する。オア回路１８は、第１ゲート回路１２の出力信号と第２ゲート回路１４の出力信号との論理和演算を行い、その結果を発振停止検出信号ＯＵＴとして出力する。
【００１６】
次に、このような構成からなる第１実施形態の動作について、図１、図３、および図４を参照して説明する。
いま、入力信号ＩＮとして発振回路からの出力信号が入力されると、スリーステイト回路１２１の制御端子の制御信号Ｅ１は、図３（Ａ）に示すようになる。一方、スリーステイト回路１４１の制御端子の制御信号Ｅ２は、図３（Ｂ）に示すようになる。
【００１７】
このため、スリーステイト回路１２１は、制御信号Ｅ１がＨレベルの期間には入出力間が高インピーダンスになり、それがＬレベルの期間には入出力が接続状態になる。このため、制御信号Ｅ１がＨレベルの期間は、積分回路１２３の容量素子Ｃ１が充電され、それがＬレベルになると放電されるので、バッファ回路１２２の入力電圧Ｐ１は図３（Ｃ）に示すようになる。
【００１８】
一方、スリーステイト回路１４１は、制御信号Ｅ２がＨレベルの期間には入出力間が高インピーダンスになり、それがＬレベルの期間には入出力が接続状態になる。このため、制御信号Ｅ２がＨレベルの期間は、積分回路１４３の容量素子Ｃ２が充電され、それがＬレベルになると放電されるので、バッファ回路１４２の入力電圧Ｐ２は図３（Ｄ）に示すようになる。
そして、発振回路の発振が正常の場合には、図３（Ｃ）（Ｄ）に示すように、バッファ回路１２１、１４１の入力電圧Ｐ１、Ｐ２は、バッファ回路１２１、１４１のしきい値を越えることはない。このため、バッファ回路１２１、１４１の出力はいずれもＬレベルとなり、オア回路１８の出力ＯＵＴは図３（Ｅ）のようにＬレベルを維持する。
【００１９】
ところが、発振回路の発振が停止すると、図４（Ａ）のようにスリーステイト回路１２１の制御信号Ｅ１はＬレベルに固定され、図４（Ｂ）のようにスリーステイト回路１４１の制御信号Ｅ２はＨレベルに固定される。このため、積分回路１４３の容量素子Ｃ２は充電され、その充電電圧Ｐ２はしきい値を越えるとともに、所定値で飽和状態になる（図４（Ｄ）参照）。この結果、バッファ回路１４２の出力はＨレベルになるので、オア回路１８の出力ＯＵＴは図４（Ｅ）のようにＬレベルからＨレベルに変化する。
【００２０】
以上のように、この第１実施形態では、抵抗素子と容量素子とからなるＣＲ回路を有し、その抵抗素子として例えばＭＯＳトランジスタを使用してそのオン抵抗を利用するようにし、その容量素子として例えば所定の未使用のボンディングパッド２４ａに寄生する寄生容量を使用するようにした。
このため、発振回路の停止検出などを行う異常検出回路を半導体集積回路で形成する場合に、抵抗素子や容量素子を半導体集積回路内に作成する必要がなく製造コストの低減化を図ることができ、かつ、それらの素子を外付け部品として用意する必要がない。
【００２１】
（第２実施形態）
本発明の異常検出回路の第２実施形態の構成について、図５を参照して説明する。
この第２実施形態に係る異常検出回路は、図５に示すように、第１ゲート回路１２ａと、第２ゲート回路１４ａと、インバータ回路１６と、２入力のオア回路１８と、分周回路３２と、選択回路３４とを備え、発振回路（図示せず）からの出力信号を入力信号ＩＮとし、これに基づいてその発振回路の停止を示す検出信号ＯＵＴを出力するようになっている。  また、この第２実施形態は例えばＣＭＯＳ−ＩＣのような半導体集積回路で構成され、その各構成要素は、第１実施形態と同様に、図２に示すように、半導体基板などの基板２２上に集積回路化されている。また、未使用のボンディングパッドを活用するようにした点も同様である。
【００２２】
さらに詳述すると、この第２実施形態は、図１に示す第１実施形態の第１ゲート回路１２、第２ゲート回路１４を、図５に示すように第１ゲート回路１２ａ、第２ゲート回路１４ａに置き換えるようにしたものであるので、その構成の差異について説明する。
第１ゲート回路１２と第１ゲート回路１２ａの違いは、積分回路１２３の抵抗素子Ｒ１をプルアップ抵抗からプルダウン抵抗に置き換え、これに伴ってスリーステイト回路１２１の入力端子に電源電圧ＶＤＤを印加するようにした点である。
【００２３】
同様に、第２ゲート回路１４と第２ゲート回路１４ａの違いは、積分回路１４３の抵抗素子Ｒ２をプルアップ抵抗からプルダウン抵抗に置き換え、これに伴ってスリーステイト回路１４１の入力端子に電源電圧ＶＤＤを印加するようにした点である。
オア回路１８は、第１ゲート回路１２ａの出力信号と第２ゲート回路１４ａの出力信号との論理和演算を行い、その結果を発振停止検出信号ＯＵＴとして出力する。
【００２４】
分周回路３２は、発振回路の出力信号を入力信号ＩＮとし、その入力信号の周波数を１／ｎに分周する。選択回路３４は、入力信号ＩＮと分周回路３２の出力とを選択し、その選択信号をスリーステイト回路１２１に供給するとともに、その選択信号をインバータ回路１６を介してスリーステイト回路１４１に供給する。選択回路３４の選択は、例えば外部からの選択信号によって行う。
【００２５】
このような構成によれば、選択回路３４が入力信号ＩＮを選択している場合は、図１に示す第１実施形態と同様に動作する。すなわち、発振回路の発振が正常の場合には、オア回路１８の出力ＯＵＴはＬレベルを維持し、発振回路の発振が停止すると、オア回路１８の出力ＯＵＴはＬレベルからＨレベルに変化する。
ここで、この第２実施形態では、選択回路３４が分周回路３２からの出力を使用できるようになっている。これは、以下の理由による。
【００２６】
すなわち、発振回路の発振周波数が高い場合または発振振動子の特性によって、デューティ比が５０％と５０％でない場合があり、スリーステイト回路１２１、１４１に供給される制御信号Ｅ１、Ｅ２のＨレベル期間にばらつきが生ずる場合がある。この場合には、スリーステイト回路１２１、１４１の出力にばらつきが生じて、バッファ回路１２２、１２４の入力電圧Ｐ１、Ｐ２がしきい値を越えたり越えなかったりするおそれがある。このため、発振回路の発振停止を精度良く検出できないおそれがある。
【００２７】
そこで、入力信号ＩＮを分周回路３２で分周した信号を使用すれば、入力信号ＩＮの周期が長くなって、発振回路のデューティ比が５０％と５０％でない場合であっても、上記の不具合を解消できる。
以上のように、この第２実施形態は、基本的に第１実施形態と同様に構成するようにした。このため、第１実施形態と同様な作用効果を実現できる。
【００２８】
（その他の実施形態）
上記の実施形態では、発振回路の停止検出に適用する場合について説明した。しかし、この発明は、発振回路の停止検出のみならず、その異常検出が必要な各種の電子回路であれば、その異常検出のために適用可能である。
また、上記の実施形態では、積分回路を構成する容量素子として、半導体集積回路のボンディングパッドであって、未使用の単一のボンディングパッドを使用するようにした。しかし、その容量素子が必要な容量値を得るなどの目的のために、未使用の複数のボンディングパッドを使用するようにしても良い。この場合には、その複数のボンディングパッドを適宜組み合わせて、必要な容量値を得るようにする。
【図面の簡単な説明】
【００２９】
【図１】本発明の第１実施形態の構成を示す回路図である。
【図２】第１実施形態を集積回路化した場合の概略構成を示す平面図である。
【図３】第１実施形態の各部の波形例を示す図であり、発振回路が正常な場合の各部の波形である。
【図４】第１実施形態の各部の波形例を示す図であり、発振回路が発振停止の場合の各部の波形である。
【図５】本発明の第２実施形態の構成を示す回路図である。
【図６】従来技術の不具合を説明する図である。
【図７】従来回路の構成を示す回路図である。
【符号の説明】
【００３０】
Ｃ１、Ｃ２・・・容量素子、Ｒ１、Ｒ２・・・抵抗素子、１２、１２ａ・・・第１ゲート回路、１４、１４ａ・・・第２ゲート回路、１６・・・インバータ回路、１８・・・オア回路、２４ａ・・・未使用のボンディングパッド、３２・・・分周回路、３４・・・選択回路、１２３、１４３・・・積分回路（ＣＲ回路）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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