(57)【要約】      （修正有）【課題】バンプ電極のバンプ径を小さくし、半導体チップに外部接続基板を接着する構造を提供する。【解決手段】外部接続基板１０の端部には半導体チップ１から張り出し、外部接続基板１０の両主面に連続する外部接続電極１１が設けられる。外部接続基板１０の一主面側の外部接続電極１１は、その上を被覆する樹脂層に設けられた開口部を介してバンプ電極と接続し、他の主面の外部接続電極は、実装基板の導電路と接続する。また、チップ１と外部接続基板１０はアンダーフィル材で固着され、外部接続電極１１と実装基板の導電路は半田により固着される。これによりバンプ径を小さくした場合であっても接合強度を高めることができ、チップ１の小型化が実現する。【選択図】図１
2008205308.tif 000002
【特許請求の範囲】
【請求項１】
所望の素子が形成され一主面側にバンプ電極が設けられた半導体チップと、
該半導体チップの前記一主面側に設けられた外部接続基板と、を備え、
前記外部接続基板は、前記半導体チップより大きい絶縁性フィルムと、
前記半導体チップから張り出した前記絶縁性フィルムの端部を被覆して設けられ、前記バンプ電極と接続する外部接続電極と、を有し
前記半導体チップと前記外部接続基板は、これらの間に充填される絶縁性接着材により一体に固着されることを特徴とする半導体装置。
【請求項２】
前記絶縁性フィルムは、両主面に樹脂層が設けられることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記外部接続電極は、前記絶縁性フィルムの前記両主面と側面とを被覆して設けられることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記絶縁性フィルムの前記端部には切欠きが設けられ、前記外部接続電極は前記切欠きを被覆することを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記素子は、単機能の絶縁ゲート型半導体素子であることを特徴とする請求項１に記載の半導体装置。
【請求項６】
前記絶縁性フィルムは一主面側に補強材が設けられることを特徴とする請求項１に記載の半導体装置。
【請求項７】
前記バンプ電極は、金、銅、金錫、半田のいずれかにより構成されることを特徴とする請求項１に記載の半導体装置。
【請求項８】
前記絶縁ゲート型半導体素子は、２つの素子領域を有し、前記バンプ電極が接続する主面と対向する主面で前記２つの素子領域のドレイン領域が接続することを特徴とする請求項５に記載の半導体装置。
【請求項９】
前記半導体チップから張り出した前記外部接続電極を被覆して、該外部接続電極と、前記半導体チップが実装される実装基板の導電路とを接続する導電性接着剤を有することを特徴とする請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に係り、特にチップサイズの小型化による電極の接続不良を回避し、信頼性を向上させた半導体装置に関する。
【背景技術】
【０００２】
半導体装置の小型化・薄型化を実現するため、半導体チップの一主面側にバンプ電極を設け、これを実装基板側の導電パターンなどと接続するフリップチップ実装技術が採用されている。
【０００３】
図９を参照し、従来のフリップチップ実装が可能なタイプの半導体装置をＭＯＳＦＥＴが構成された半導体チップ５０を例に説明する。図９（Ａ）は、半導体チップの平面図であり、図９（Ｂ）は図９（Ａ）の半導体チップ５０を実装基板にフリップチップ実装した側面の概要図である。
【０００４】
素子領域の詳細な図示は省略するが、ドレイン領域となる半導体基板５１に、破線の如くチャネル領域、ソース領域などの素子領域５２が設けられ、ポリシリコンなどの導電材料によりゲート電極（不図示）が設けられる。また、基板表面には、例えばアルミニウム（Ａｌ）などの金属をスパッタするなどして、ソース領域、ドレイン領域およびゲート電極とそれぞれ接続するソース電極、ドレイン電極、ゲートパッド電極（いずれも不図示）が設けられる。
【０００５】
ソースバンプ電極１１１は、ソース電極とコンタクトし、ゲートバンプ電極１１２およびドレインバンプ電極１１３はそれぞれ、ゲートパッド電極（不図示）およびドレイン電極１１４に接続する。
【０００６】
このように、基板表面に素子領域に接続するバンプ電極を設けることにより、このチップをフリップチップ実装することができる。
【０００７】
実装基板は例えばプリント基板５５でありその表面に所望のパターンで導電路５６が設けられる。半導体チップ５０は、各バンプ電極１１１、１１２、１１３が導電路５６と固着され、プリント基板５５に実装される。
【特許文献１】特開２００２−３６８２１８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上記の如きバンプ電極を採用する構造では、実装を容易にし、且つ十分な信頼性を得るためにバンプ（ボール）径を大きく確保することが一般的である。
【０００９】
しかしチップシュリンクを進めると、チップ上のバンプ電極の占有面積が大きくなる問題がある。例えば、トランジスタセルが配置される素子領域は、プロセスの微細化が進むことによってシュリンクが可能であり、チップの小型化に寄与できる。しかし、チップ上に複数設けられるバンプ電極は所定の距離で離間する必要があるため、バンプ径が例えば３００μｍ程度もある場合には、それによってチップサイズが限定されてしまい、それ以上の小型化が進まない問題がある。
【００１０】
一方、バンプ電極のバンプ径を小さくすると、チップを実装（フリップチップ実装）する実装基板（例えばプリント基板）側との接触面積が十分確保できない。このため、例えば携帯端末器の落下などの外部からの衝撃により接着部分（半導体チップ５０と各バンプ電極１１１〜１１３、又は各バンプ電極１１１〜１１３とプリント基板５５）が剥離し易く、接触不良を起こすなどの問題があった。
【００１１】
また、必要な素子領域としてはシュリンク可能であってもバンプ電極のためにチップサイズを大きく確保しているという状況は、ウエハ収率も低下させることになる。つまり、特性上の問題のみならず、コスト低減も進まない問題があった。
【課題を解決するための手段】
【００１２】
本発明はかかる課題に鑑みてなされ、第１に、所望の素子が形成され一主面側にバンプ電極が設けられた半導体チップと、該半導体チップの前記一主面側に設けられた外部接続基板と、を備え、前記外部接続基板は、前記半導体チップより大きい絶縁性フィルムと、
前記半導体チップから張り出した前記絶縁性フィルムの端部を被覆して設けられ、前記バンプ電極と接続する外部接続電極と、を有し、前記半導体チップと前記外部接続基板は、これらの間に充填される絶縁性接着材により一体に固着されることにより解決するものである。
【発明の効果】
【００１３】
本実施形態によれば、第１に、バンプ電極のバンプ径を小さくした場合であっても、半導体チップと実装基板との接着性を良好にできる。すなわち、半導体チップより大きい絶縁性フィルムの端部を外部接続電極で覆い、当該フィルムをチップに接着することにより、チップ端部から張り出した外部接続電極を得ることができる。外部接続電極とバンプ電極は、フィルムとチップ間に充填された絶縁性接着材により十分な強度で接着される。この構造により、実装の際には、張り出した外部接続電極の表面にはんだを張り出し溶着させることができ、実装基板と半導体チップとの接合強度を向上させることができる。
【００１４】
従って、バンプ電極のバンプ径を小さくしてチップシュリンクを実現した構造でありながら、例えば外部からの衝撃が加わったような場合でも、半導体チップと実装基板との剥離による接触不良を回避でき、信頼性を向上させることができる。
【００１５】
第２に、チップの小型化によりコスト低減が実現する。従来の如くバンプ径が大きい場合は、プロセスの微細化によってトランジスタセルが配置される素子領域を小さくすることはできても、チップサイズはシュリンクできない問題があった。しかし、本実施形態によれば、バンプ径を小さくし、チップサイズを小型化した構造でありながら、半導体チップと実装基板の剥離を回避できる。例えば、従来と同等の特性を維持する場合には、チップサイズを約１０％低減できるので、これによりウエハ収率が向上することができる。
【００１６】
第３に、絶縁性フィルムに設ける外部接続電極は自由なパターンで形成でき、またフィルムと、外部接続電極の一部を被覆する樹脂層の所望の位置にバンプ電極とのコンタクトホールを設けることにより、実装基板側の端子のレイアウト（例えば端子間距離）に汎用的に対応できる。例えば、実装基板側の端子間距離が規格等で所定の値に決められている場合に、チップサイズを小型化すると、チップ上のバンプ電極間距離と実装基板側の端子間距離が一致しない場合がある。しかし、本実施形態によれば、絶縁性フィルムの両主面に外部接続電極を設け、一主面側でバンプ電極と外部接続電極を接し、他の主面側で外部接続電極と実装基板側の端子とを接続する。これにより、小さいチップサイズであっても、実装基板のレイアウトに合致する半導体装置を提供できる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の一実施形態について図１から図８を参照して詳細に説明する。
【００１８】
まず図１から図７を参照して本発明の第１の実施形態について説明する。
【００１９】
図１は、第１の実施形態の半導体装置を示す図であり、図１（Ａ）が平面図、図１（Ｂ）がａ−ａ線断面図、図１（Ｃ）が外部接続基板の第１主面側の平面図、図１（Ｄ）が外部接続基板の第２主面側の平面図である。
【００２０】
本実施形態の半導体装置１００は、半導体チップ１と、バンプ電極２と、外部接続基板１０とを有し、半導体チップ１の一主面側に、絶縁性接着材３により外部接続基板１０が接着されたものである。尚図１（Ａ）では、バンプ電極２および素子領域の電極配線層を一点鎖線で示し、絶縁性接着材３は省略してある。
【００２１】
図１（Ａ）を参照して、半導体チップ１は、半導体基板に所望の不純物領域を設けるなどして、例えば単機能（ディスクリート型）の絶縁ゲート型半導体素子などの素子領域２０を構成したものである。ここでは一例として、ＭＯＳＦＥＴ（Metal  Oxide  Semiconductor  Field  Effect  Transistor）を例に説明するが、ＩＧＢＴ（Insulated  Gate  Bipolar  Transistor）でもよい。また絶縁ゲート型半導体素子に限らず、接合型ＦＥＴ、バイポーラトランジスタ、ダイオード、サイリスタなどであってもよい。
【００２２】
素子領域２０は、詳細な図示は省略するが、第１主面Ｓｆ１１と第２主面Ｓｆ１２を有し、ドレイン領域となる半導体基板の、第１主面Ｓｆ１１に、チャネル領域、ソース領域などの不純物領域が設けられ、ポリシリコンなどの導電材料によりゲート電極が設けられて、破線の如く設けられる。また、第１主面Ｓｆ１１の表面には、例えばアルミニウム（Ａｌ）などの金属をスパッタするなどして、配線電極層１２を設ける。配線電極層１２は、ソース領域、ドレイン領域およびゲート電極とそれぞれ接続するソース電極１２ａ、ドレイン電極１２ｂおよびゲートパッド電極１２ｃである。
【００２３】
半導体チップ１の第２主面Ｓｆ１２は、半導体基板が露出するか、必要に応じて金属膜が設けられる。
【００２４】
また、半導体チップ１の第１主面Ｓｆ１１側には、ソース電極１２ａ、ドレイン電極１２ｂおよびゲートパッド電極１２ｃとそれぞれ接続するバンプ電極２が設けられる。バンプ電極２は、ソース電極、ドレイン電極およびゲートパッド電極に対応するソースバンプ電極２ａ、ドレインバンプ電極２ｂ、ゲートバンプ電極２ｃであり、少なくとも４個設けられる。バンプ電極２は、金（Ａｕ）、銅（Ｃｕ）、金錫（Ａｕ−Ｓｎ）、半田のいずれかにより構成され、バンプ径は５０μｍ〜１５０μｍ（一例としてＡｕバンプの場合８０μｍ）である。
【００２５】
半導体チップ１の第１主面Ｓｆ１１側には、外部接続基板１０が設けられる。外部接続基板１０は、絶縁性フィルム４と、外部接続電極１１を有する。外部接続基板１０は、端部に外部接続電極１１を設けた絶縁性フィルム４の両主面を樹脂層５で被覆したものである。絶縁性フィルム４は、例えばポリイミドなどのフィルムであり、その厚みは例えば０．０１ｍｍ〜０．１５ｍｍである。また、樹脂層５は例えばソルダーレジストである。
【００２６】
外部接続基板１０は半導体チップ１より若干大きく、図１（Ａ）の如く、平面図において半導体チップ１の外周から露出するように設けられる。後述するが、本実施形態の半導体装置１００を実装する際には半田を用い、外部接続基板１０の第１主面Ｓｆ２１側から第２主面Ｓｆ２２側に張り出す半田（不図示）によって、実装基板（不図示）と外部接続電極１１とを接着する。
【００２７】
すなわち外部接続基板１０は、外部接続基板１０の第１主面Ｓｆ２１側から第２主面Ｓｆ２２側に張り出して溶着する半田が視認できる程度の幅があればよく、例えば０．０５ｍｍ〜０．３ｍｍ程度の幅である。
【００２８】
図１（Ｂ）から図１（Ｄ）を参照し、外部接続電極１１（１１ａ〜１１ｃ）は、絶縁性フィルム４の端部（例えばコーナー部）において、第１主面Ｓｆ２１、端部の側面および第２主面Ｓｆ２２を連続して被覆する。外部接続電極１１は、めっきまたは蒸着等により、絶縁性フィルム４のコーナー部に設けられた金属層８の一部である。
【００２９】
絶縁性フィルム４の両主面を覆う樹脂層５は金属層８の一部も被覆する。また、半導体チップ１のコーナー部においては樹脂層５が設けられず、金属層８の一部が露出する領域も存在する。ここでは、樹脂層５から露出した金属層８を外部接続電極１１と称する。絶縁性フィルム４は、既述の如く半導体チップ１より大きいため、そのコーナー部において樹脂層５を図１（Ｃ）、図１（Ｄ）の如く、絶縁性フィルム４の形状に沿ったパターンで、これより小さく（内側に）パターンニングすることにより、半導体チップ１から張り出した絶縁性フィルム４の端部に、外部接続電極１１が露出する。
【００３０】
図１（Ｃ）は、実装基板（ここでは不図示）と接続する側となる、外部接続基板１０の第１主面Ｓｆ２１側の平面図である。
【００３１】
本実施形態の絶縁性フィルム４は、端部（例えばコーナー部）に、扇状（または半円状）の切欠き７が設けられ、その部分を覆って外部接続電極１１が設けられる。
【００３２】
切欠き７を設けることにより、凹型の形状に沿って半田が入り込み易くなり、密着性を更に向上させることができる。
【００３３】
第１主面Ｓｆ２１側では、絶縁性フィルム４の端部（コーナー部）に、切欠き７のパターンに沿って帯状に外部接続電極１１が露出するように、樹脂層５がパターンニングされる。
【００３４】
図１（Ｄ）は、半導体チップ１と接続する側となる、外部接続基板１０の第２主面Ｓｆ２２側の平面図である。第２主面Ｓｆ２２側においても、第１主面Ｓｆ２１側と同様に、絶縁性フィルム４の端部（コーナー部）に、切欠き７のパターンに沿って帯状に外部接続電極１１が露出するように、樹脂層５がパターンニングされる。
【００３５】
また、第２主面Ｓｆ２２側の樹脂層５には、半導体チップ１のバンプ電極２に対応した位置に開口部９が設けられ、ここから露出した金属層８も外部接続電極１１の一部となる。そして、バンプ電極２は、開口部９から露出した第２主面Ｓｆ２２側の外部接続電極１１と接続する（図１（Ａ）参照）。
【００３６】
樹脂層５にソルダーレジストを用いることにより、バンプ電極２として半田を用いた場合に半田バンプの形状の維持および半田バンプのセルフアライメントが可能となる。
【００３７】
絶縁性接着材３は、例えばアンダーフィル材であり、アンダーフィル材は例えば接着材を含有したポリイミド等である。アンダーフィル材は、半導体チップ１と外部接続基板１０の間に充填されこれらを均一に接着する。
【００３８】
図２を参照して、絶縁性フィルム４に設けた金属層８と樹脂層５について更に説明する。図２（Ａ）は外部接続基板１０の第１主面Ｓｆ２１側の金属層８のパターンを示す平面図であり、図２（Ｂ）は第１主面Ｓｆ２１側の樹脂層５のパターンを示す平面図であり、図２（Ｃ）は第２主面Ｓｆ２２側の金属層８のパターンを示す平面図であり、図２（Ｄ）は、第２主面Ｓｆ２２側の樹脂層５のパターンを示す平面図である。尚、図２（Ａ）（Ｃ）では樹脂層５のパターンを破線で示し、図２（Ｂ）（Ｄ）では金属層８のパターンを破線で示した。また図２（Ｅ）は、絶縁性フィルム４の形成方法を示す図である。
【００３９】
図２（Ａ）（Ｃ）の如く、金属層８は第１主面Ｓｆ２１および第２主面Ｓｆ２２において絶縁性フィルム４の端部（例えばコーナー部）に互いに離間して配置される。
【００４０】
図２（Ｅ）を参照して、絶縁性フィルム４は、大判のフィルム４’に複数の貫通孔Ｐを設け、互いに離間して貫通孔の周囲とその内部（貫通孔側壁）に金属めっきを施して金属層８を形成した後、貫通孔の中心を通るラインで大判のフィルム４’を切断して形成される。
【００４１】
これにより絶縁性フィルム４は、端部（例えばコーナー部）に、扇状（または半円状）の切欠き７が設けられ、金属層８は、絶縁性フィルム４のコーナー部の両主面を連続して被覆する。すなわち、第１主面Ｓｆ２１と第２主面Ｓｆ２２の金属層８は、端部の、切欠き７の側面を被覆する金属層８（図１（Ｂ）参照）によって接続される。
【００４２】
また、金属層８を覆う樹脂層５が破線の如くパターンニングされることにより、端部には外部接続電極１１が露出する。
【００４３】
ソースバンプ電極２ａ、ドレインバンプ電極２ｂ、ゲートバンプ電極２ｃは、それぞれ外部接続基板１０の第２主面Ｓｆ２２の開口部９から露出した外部接続電極１１ａ、１１ｂ、１１ｃと接続し、端部の外部接続電極１１によって第１主面Ｓｆ２１側まで延在され、実装基板の導電路と接続する。
【００４４】
このように、金属層８は、バンプ電極２に対応して設けられ、バンプ電極２と実装基板の導電路とを接続するものである。
【００４５】
従って、ここでは金属層８をコーナー部に配置した場合を例に示したが、バンプ電極２の配置や、実装基板の導電路の配置によって、外部接続基板１０の各辺に設けられてもよい。また、ここでは両主面の金属層８は同一パターンで示したが、第２主面Ｓｆ２２側においては半導体チップ１のバンプ電極２の数や配置により適切なパターンが選択される（これについては後述する。）。
【００４６】
樹脂層５は、図２（Ｂ）（Ｄ）の如く、第１主面Ｓｆ２１および第２主面Ｓｆ２２において異なるパターンで形成される。各コーナー部において、切欠き７に沿う形状で、外部接続電極１１が帯状に露出するようにパターンニングされるのは同様であるが、第２主面Ｓｆ２２側では、半導体チップのバンプ電極２に対応した位置に開口部９が設けられる。
【００４７】
そして図２（Ａ）の金属層８上に図２（Ｂ）の樹脂層５が設けられて図１（Ｃ）の如く外部接続電極１１が露出し、図２（Ｃ）の金属層８上に図２（Ｄ）の樹脂層５が設けられて図１（Ｄ）の如く外部接続電極１１が露出する。
【００４８】
図３は、図１の半導体装置を、実装基板３０に実装した場合の一例である。実装基板３０は、例えばプリント基板である。
【００４９】
実装基板３０と、半導体装置１００の外部接続基板１０の第１主面Ｓｆ２１側を対向配置し、半導体チップ１から張り出した外部接続電極と、実装基板３０の導電路３１とを導電性接着材３２により固着する。導電性接着材３２は例えば半田である。
【００５０】
半田３２は表面張力によって盛り上がり、半導体チップ１から張り出した金属層８（外部接続基板１０）の第１主面Ｓｆ２１、側面、第２主面Ｓｆ２２を被覆するようにこれらと溶着（以下、張り出し溶着）する。
【００５１】
すなわち、外部接続電極１１は、第１主面Ｓｆ２１側、側面および第２主面Ｓｆ２２側が半田３３により被覆され、実装基板３０の導電路３１と接続される。このような半田による張り出し溶着は、第１主面Ｓｆ２１側だけでなく側面および第２主面Ｓｆ２２側でも溶着できるため、例えば第１主面Ｓｆ２１側のみが半田により固着される構造と比較して、半導体装置１００と実装基板３０との接着強度を向上させることができる。
【００５２】
本実施形態では、半導体チップ１から例えば０．０５ｍｍ〜０．３ｍｍ程度の幅で張り出す外部接続基板１０（外部接続電極１１）を設けることにより、このような張り出し溶着が可能となる。また外部接続基板１０の端部に切欠き７を設けることにより、この形状に沿って半田が第２主面Ｓｆ２２側に回りこみ易くなり、密着性が向上する。
【００５３】
これにより、半導体チップ１は外部接続基板１０を介して実装基板３０にフリップチップ実装され、バンプ電極２は、外部接続電極１１を介して実装基板３０の導電路３１と接続される。
【００５４】
また樹脂層５にソルダーレジストを用いることにより、半田の流れ止めとして作用するので、各外部接続電極１１間のショートを防止できる。
【００５５】
このように、本実施形態によれば、半導体チップ１から張り出した外部接続電極１１に半田を溶着することによって、半導体チップ１と実装基板３０の接合強度を高めることができる。また、半導体チップ１と外部接続基板１０の間に充填された絶縁性接着材３により、バンプ電極２と外部接続電極１１との接合強度も高めることができる。
【００５６】
従って、バンプ電極２のバンプ径を小さくしてチップシュリンクを実現した構造でありながら、例えば外部からの衝撃が加わったような場合でも、半導体チップと実装基板との剥離による接触不良を回避でき、信頼性を向上させることができる。
【００５７】
例えば、接着強度が高まるので、従来３００μｍであったバンプ径を８０μｍまで低減でき、バンプ径とこれらの離間距離で制限されていたチップの小型化を進めることができる。
【００５８】
また、従来の如くバンプ径が大きい場合は、プロセスの微細化によってトランジスタセルが配置される素子領域を小さくすることはできても、チップサイズはシュリンクできない問題があった。しかし、本実施形態によれば、バンプ径を小さくし、チップサイズを小型化した構造でありながら、半導体チップと実装基板の剥離を回避できる。例えば、従来と同等の特性を維持する場合には、チップサイズを約１０％低減できるので、これによりウエハ収率が向上する。
【００５９】
図４および図５は、外部接続基板１０の他のパターンを示す図である。
【００６０】
図４は、外部接続電極１１を、外部接続基板１０の対向する２辺上に配置した場合であり、図４（Ａ）が第１主面Ｓｆ２１側の平面図であり、図４（Ｂ）が第２主面Ｓｆ２２側の平面図である。このように、実装基板側の導電路のパターンに応じて、外部接続基板１０の辺上に外部接続電極１１を設けてもよい。
【００６１】
絶縁性フィルム４の対向する２辺には半円状に切欠き７が設けられ、第１主面Ｓｆ２１と第２主面Ｓｆ２２および端部の側面を被覆するように、例えば絶縁性フィルム４のコーナー部に金属層８が設けられる。
【００６２】
樹脂層５は、半円の切欠き７の形状に沿って金属層８が帯状に露出するようにパターニングされ、対向する２辺に外部接続電極１１が設けられた外部接続基板１０が構成される。
【００６３】
図５は、外部接続電極１１の数が多い場合であり、図５（Ａ）が第１主面Ｓｆ２１側の平面図であり、図５（Ｂ）が第２主面Ｓｆ２２側の平面図である。尚、ここでは外部接続基板１０の対向する２辺上に外部接続電極１１を設けた場合を示したが、これに加えて他の２辺上に設けてもよい。
【００６４】
また、この場合には、第１主面Ｓｆ２１側と第２主面Ｓｆ２２側の金属層８のパターンが異なっている。半導体チップ１のバンプ電極２の配置やそれらの離間距離（ピッチ）と、実装基板の導電路の配置や離間距離（ピッチ）は、一致しない場合もある。しかし本実施形態によれば、所望の外部接続電極１１のパターンを形成した外部接続基板１０を設けることにより、半導体チップのバンプ電極と、実装基板の導電路とのレイアウトが異なる場合（特に半導体チップが小さい場合）であっても、両者のレイアウト変更等を行わずに実装することができる。
【００６５】
実装する半導体チップが小さい場合には、図５（Ｂ）の如く第２主面Ｓｆ２２側の金属層８のパターンを、半導体チップのバンプ電極位置に合わせて中心方向に延在し、樹脂層５に開口部９を設ける。
【００６６】
また、図５（Ｂ）の如く、１つの金属層８（例えば金属層８ａ）について、２つの開口部９を設けることにより、同電位の２つのバンプ電極を１つの外部接続電極１１から導出することができる。
【００６７】
また、第１主面Ｓｆ２１側に露出する外部接続電極１１のパターンも、図５（Ａ）に示すものに限らず、所望のパターンで形成できる。例えば図５（Ｂ）の如く外部接続基板１０の中央付近まで金属層８を延在し、樹脂層５を所望のパターンで開口することにより、外部接続基板１０の中央付近でも実装基板の導電路と接続することができる。但しその場合でも切欠き７部分において第１主面Ｓｆ２１側と第２主面Ｓｆ２２側の金属層８（外部接続電極１１）とを接続する。
このように、絶縁性フィルム４（特に第２主面Ｓｆ２２側）に設ける外部接続電極１１は自由なパターンで形成できる。また樹脂層５の所望の位置にバンプ電極２との開口部９を設けることにより、実装基板側の端子のレイアウト（例えば端子間距離）に汎用的に対応できる。
【００６８】
例えば、実装基板側の端子間距離が規格等で所定の値に決められている場合に、チップサイズを小型化すると、チップ上のバンプ電極２間距離と実装基板側の端子間距離が一致しない場合がある。つまり、プロセスの微細化によりチップサイズのシュリンクが可能であっても、実装基板側のレイアウトに合わせるべくチップサイズを決定したのでは、ウエハの収率が悪い。
【００６９】
しかし、本実施形態ではチップサイズのシュリンクした半導体チップ１であっても、当該半導体チップ１や実装基板のレイアウト変更等を行わずに実装することができる。
【００７０】
以上、１つの半導体チップ１に１つの素子領域２０を設けた場合を例に説明したが、１チップ上の素子領域２０は複数であってもよい。
【００７１】
図６は、複数の素子領域を有する半導体装置１００の一例を示しており、図６（Ａ）は半導体チップ１の第１主面Ｓｆ１１側を示す平面図であり、図６（Ｂ）は半導体装置１００の図１（Ｂ）に相当する断面図である。
【００７２】
第１ＭＯＳＦＥＴ１００ａの素子領域２０ａ（破線）、第２ＭＯＳＦＥＴ１００ｂの素子領域２０ｂ（破線）を、ドレイン領域を共通として１つの半導体チップ１に集積化する。すなわち、ドレイン領域となる連続した半導体基板に、分離した２つのチャネル領域を設け、それぞれに多数のＭＯＳＦＥＴのセルを配置する。
【００７３】
半導体チップ１の第１主面Ｓｆ１１側には、配線電極層１２ａ、１２ｂを設ける。配線電極層１２ａは、素子領域２０ａのソース領域およびゲート電極とそれぞれ接続するソース電極１２ａａおよびゲートパッド電極１２ｃａである。また、配線電極層１２ｂは、素子領域２０ｂのソース領域およびゲート電極とそれぞれ接続するソース電極１２ａｂおよびゲートパッド電極１２ｃｂである。
【００７４】
更に、素子領域２０ａに接続するソースバンプ電極２ａａとゲートバンプ電極２ｃａ、素子領域２０ｂに接続するソースバンプ電極２ａｂとゲートバンプ電極２ｃｂが配置される。
【００７５】
そして図６（Ｂ）の如くこれらに接続する外部接続電極１１を有する外部接続基板１０が、半導体チップ１の第１主面Ｓｆ１１側に設けられる。外部接続電極１１は、ソースバンプ電極２ａａ、２ａｂとゲートバンプ電極２ｃａ、２ｃｂと接続される。
【００７６】
図７は、図６の半導体装置１００を示す回路図であり、図７（Ａ）が半導体チップ１の等価回路図、図７（Ｂ）が、当該半導体装置１００を採用した二次電池の保護回路を示す回路図の一例である。
【００７７】
図７（Ａ）の如く第１ＭＯＳＦＥＴ１００ａおよび第２ＭＯＳＦＥＴ１００ｂはドレインＤが共通接続され、外部に導出される端子はそれぞれのソースＳ１、Ｓ２、ゲートＧ１、Ｇ２である。半導体装置１００は、第１ＭＯＳＦＥＴ１００ａ、第２ＭＯＳＦＥＴ１００ｂのゲートＧ１、Ｇ２に印加する制御信号と、２つのソースＳ１、Ｓ２の電位差によって、電流経路を切り替える。
【００７８】
図７（Ｂ）の如くこのような半導体装置１００は、二次電池の保護回路に用いて好適である。
【００７９】
すなわち、二次電池ＬｉＢに直列に半導体装置１００を接続する。半導体装置１００は、第１ＭＯＳＦＥＴ１００ａ、第２ＭＯＳＦＥＴ１００ｂのドレインＤが共通接続され、両端にそれぞれのソースＳ１、Ｓ２が配置され、各々のゲートＧ１、Ｇ２は制御回路ＩＣに接続されている。制御回路ＩＣは、二次電池ＬｉＢの電圧を検知しながら第１ＭＯＳＦＥＴ１００ａ、第２ＭＯＳＦＥＴ１００ｂのオンオフ制御を行い、過充電、過放電あるいは負荷ショートから二次電池ＬｉＢを保護している。
【００８０】
例えば、制御回路ＩＣは、電池電圧を検出し、検出した電圧が最高設定電圧よりも高いときに第２ＭＯＳＦＥＴ１００ｂをオフに切り替え、第２ＭＯＳＦＥＴ１００ｂの寄生ダイオードと第１ＭＯＳＦＥＴ１００ａにより形成される電流経路によって二次電池ＬｉＢの過充電を阻止する。また、検出した電圧が最低設定電圧よりも低いときに第１ＭＯＳＦＥＴ１００ａをオフに切り替え、第１ＭＯＳＦＥＴ１００ａの寄生ダイオードと第２ＭＯＳＦＥＴ１００ｂにより形成される電流経路によって二次電池ＬｉＢの過放電を阻止する。
【００８１】
このような半導体装置１００は、２つの素子領域２０ａ、２０ｂを有するためチップサイズが比較的大きくなる。しかしドレインを外部に導出する必要がないため、フリップチップ実装することによって、可能な限り装置の小型化を図る場合が多い。
【００８２】
本実施形態では、小さいバンプ電極２と外部接続電極１１（外部接続基板１０）により、実装基板側のパターンレイアウトとの整合性を高め、尚且つ半導体チップと実装基板との剥離を回避することができる。
【００８３】
図８は、第２の実施形態を示す断面図である。第２の実施形態では、外部接続基板１０の第１主面Ｓｆ２１側に、補強材１５を設ける。
【００８４】
外部接続基板１０の基材は記述の如くポリイミド等の絶縁性フィルム４である。従って、半導体装置１００の最終構造として強度が不足する場合には、第１主面Ｓｆ２１側に厚みが０．３ｍｍ程度のポリイミド等のシートを補強材１５として設けるとよい。
【図面の簡単な説明】
【００８５】
【図１】本発明の半導体装置を説明する（Ａ）平面図、（Ｂ）断面図、（Ｃ）平面図、（Ｄ）平面図である。
【図２】本発明の半導体装置を説明する平面図である。
【図３】本発明の半導体装置を説明する断面図である。
【図４】本発明の半導体装置を説明する平面図である。
【図５】本発明の半導体装置を説明する平面図である。
【図６】本発明の半導体装置を説明する（Ａ）平面図、（Ｂ）断面図である。
【図７】本発明の半導体装置を説明する（Ａ）等価回路図、（Ｂ）回路図である。
【図８】本発明の半導体装置を説明する断面図である。
【図９】従来の半導体装置を示す図である。
【符号の説明】
【００８６】
１    半導体チップ
２（２ａ、２ｂ、２ｃ）    バンプ電極
３    絶縁性接着材
４    絶縁性フィルム
５    樹脂層
７    切欠き
８    金属層
９    開口部
１０  外部接続基板
１１（１１ａ、１１ｂ、１１ｃ）  外部接続電極
１５  補強材
２０、２０ａ、２０ｂ    素子領域
３０  実装基板
３１  導電路
３２  導電性接着材
Ｓｆ１１、Ｓｆ２１    第１主面
Ｓｆ１２、Ｓｆ２２    第２主面
１００    半導体装置
１００ａ、１００ｂ    ＭＯＳＦＥＴ
１１１    ソースバンプ電極
１１２    ゲートバンプ電極
１１３    ドレインバンプ電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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