(57)【要約】【課題】簡易な方法で同一半導体基板上に、ゲート絶縁膜の膜厚、又は閾値電圧が異なる３種類のＭＯＳトランジスタを有する半導体装置を製造する方法を提供する。【解決手段】本発明の半導体装置の製造方法は、第１マスクを用いて半導体基板に対して第１イオン注入を行い、第２マスクを用いて前記半導体基板に対して第２イオン注入を行い、第３マスクを用いて前記半導体基板に対して第３イオン注入を行う工程を備え、第３マスクは、膜厚が互いに異なる第１ゲート絶縁膜と第２ゲート絶縁膜を形成するために用いられ、第１ＭＯＳトランジスタの閾値電圧調整は、第１イオン注入によって行われ、第２ＭＯＳトランジスタの閾値電圧調整は、第２及び第３イオン注入によって行われ、第３ＭＯＳトランジスタの閾値電圧調整は、第１及び第３イオン注入によって行われる。【選択図】図１
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【特許請求の範囲】
【請求項１】
同一の半導体基板上に同一導電型の第１、第２及び第３ＭＯＳトランジスタを備え、第１ＭＯＳトランジスタは、第１ゲート絶縁膜を有し、第２及び第３ＭＯＳトランジスタは、第１ゲート絶縁膜よりも膜厚が薄い第２ゲート絶縁膜を共通に有する半導体装置の製造方法であって、
第１及び第３ＭＯＳトランジスタが形成される領域に開口部を有する第１マスクを用いて前記半導体基板に対して第１イオン注入を行い、
第２ＭＯＳトランジスタが形成される領域に開口部を有する第２マスクを用いて前記半導体基板に対して第２イオン注入を行い、
第２及び第３ＭＯＳトランジスタが形成される領域に開口部を有する第３マスクを用いて前記半導体基板に対して第３イオン注入を行うと共に膜厚が互いに異なる第１及び第２ゲート絶縁膜を形成する工程を備え、
第１ＭＯＳトランジスタの閾値電圧調整は、第１イオン注入によって行われ、
第２ＭＯＳトランジスタの閾値電圧調整は、第２及び第３イオン注入によって行われ、
第３ＭＯＳトランジスタの閾値電圧調整は、第１及び第３イオン注入によって行われる半導体装置の製造方法。
【請求項２】
第１及び第２ゲート絶縁膜は、前記半導体基板上に第１ゲート絶縁膜を形成し、第１ゲート絶縁膜上に第３マスクを形成し、第３マスクを用いて第１ゲート絶縁膜をパターニングすることによって第３マスクの開口部において前記半導体基板を露出させ、その後前記半導体基板の露出部分に第１ゲート絶縁膜よりも膜厚が薄くなるように第２ゲート絶縁膜を形成する工程を含む方法によって形成される請求項１に記載の方法。
【請求項３】
第１及び第２ゲート絶縁膜は、第１イオン注入の後に前記半導体基板上に第１ゲート絶縁膜を形成し、第２イオン注入の後であって第３イオン注入の前に第１ゲート絶縁膜上に第３マスクを形成し、第３イオン注入の後に第３マスクを用いて第１ゲート絶縁膜をパターニングすることによって第３マスクの開口部において前記半導体基板を露出させ、その後、前記半導体基板の露出部分に第１ゲート絶縁膜よりも膜厚が薄くなるように第２ゲート絶縁膜を形成する工程を含む方法によって形成される請求項１に記載の方法。
【請求項４】
第１及び第３イオン注入は、第１ＭＯＳトランジスタの閾値電圧が０．５〜０．８Ｖになり且つ第３ＭＯＳトランジスタの閾値電圧が０．０５Ｖ〜０．４５Ｖになるように行われる請求項１〜３の何れか１つに記載の方法。
【請求項５】
第１〜第３イオン注入は、第３ＭＯＳトランジスタの閾値電圧が第２ＭＯＳトランジスタよりも低くなるように行われる請求項１〜４の何れか１つに記載の方法。
【請求項６】
第２及び第３ＭＯＳトランジスタは、第３ＭＯＳトランジスタの最短のゲート長が第２ＭＯＳトランジスタの最短のゲート長よりも長くなるように形成される請求項５に記載の方法。
【請求項７】
第１及び第２ゲート絶縁膜は、第２ゲート絶縁膜を形成した後の第１ゲート絶縁膜の膜厚が１０〜１６ｎｍになり且つ第２ゲート絶縁膜の膜厚が３〜６ｎｍになるように形成される請求項１〜６の何れか１つに記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来、ＬＳＩ中には、高電圧用の厚いゲート絶縁膜を有するＭＯＳトランジスタと、低電圧用の薄いゲート絶縁膜を有するＭＯＳトランジスタが形成されていた。ＬＳＩに用いられる電源電圧について、近年、低電圧化が進んでいる。電源電圧が例えば１．８Ｖの場合、一般的に使われる０．６Ｖ程度の閾値電圧との差が少ないため、例えば差動増幅回路などでは、閾値電圧が低いＭＯＳトランジスタが無いと、低い電源電圧で安定した回路を形成することができない。
【０００３】
しかしながら、閾値電圧を下げると、それに伴ってＭＯＳトランジスタのリーク電流が増えるため、全てのＭＯＳトランジスタの閾値電圧を低くすることはできない。従って、低電圧用のＭＯＳトランジスタのうち、その一部についてのみ、閾値電圧を低くすることが好ましい。一般的に、同一半導体基板上に高い閾値電圧と低い閾値電圧の２種類を有する同一導電型のＭＯＳトランジスタの作成には、閾値電圧調整用のイオン注入工程を追加する方法があるが、製造工程において、フォトリソグラフィ工程が増加する問題がある。
【０００４】
特許文献１には、同一半導体基板上に、所定厚さの第１ゲート絶縁膜を有する第１のＭＯＳトランジスタと、第１ゲート絶縁膜よりも薄い第２ゲート絶縁膜を共通に有する第２及び第３のＭＯＳトランジスタとを備え、第３のＭＯＳトランジスタは、その閾値電圧が第２のＭＯＳトランジスタより低い半導体装置の製造方法において、第１及び第３のＭＯＳトランジスタの閾値電圧調整のために第１のイオン注入を行う工程と第２のＭＯＳトランジスタの閾値電圧調整のために第１のイオン注入とは注入条件の異なる第２のイオン注入を行う工程を備える方法が記載されている。
【０００５】
また、特許文献２には、半導体基板上に相対的に厚いゲート絶縁膜と相対的に薄いゲート絶縁膜とを設けている半導体装置の製造方法であって、
（ａ）前記半導体基板上において前記相対的に厚いゲート絶縁膜および相対的に薄いゲート絶縁膜の形成領域に第１の絶縁膜を形成する工程と、
（ｂ）前記（ａ）工程後、前記相対的に薄いゲート絶縁膜が形成される領域が露出され、かつ、それ以外の領域が被覆されるマスクを前記第１の絶縁膜上に形成する工程と、
（ｃ）前記マスクから露出される領域に、前記相対的に薄いゲート絶縁膜を持つｎチャネル型電界効果トランジスタおよびｐチャネル型電界効果トランジスタの閾値電圧調整用の不純物を一括して導入する工程と、
（ｄ）前記（ｃ）工程後、前記マスクをエッチングマスクとして、そこから露出する前記第１の絶縁膜をエッチング除去する工程と、
（ｅ）前記（ｄ）工程後、前記半導体基板上に相対的に厚いゲート絶縁膜および相対的に薄いゲート絶縁膜を形成する工程とを有することを特徴とする方法が記載されている。
【特許文献１】特開２００６−８６４４３号公報
【特許文献２】特開２０００−７７５３６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
特許文献１の方法では、フォトリソグラフィ工程の追加なしに、同一導電型で高い閾値電圧と低い閾値電圧の２種類を有するＭＯＳトランジスタを形成することができる。しかしながら、所定厚さの第１ゲート絶縁膜を有する第１のＭＯＳトランジスタと、第１ゲート絶縁膜よりも薄い第２ゲート絶縁膜を有する第３のトランジスタの注入を第１のイオン注入のみで行うために、第１のＭＯＳトランジスタと、第３のＭＯＳトランジスタの閾値電圧を独立に制御できない課題がある。特許文献１内の図４に示すように、第１のＭＯＳトランジスタの閾値電圧を０．６Ｖ程度にするように第１のイオン注入を行えば、第３のＭＯＳトランジスタの閾値電圧は必然的に０．１５Ｖ程度になり、第３のＭＯＳトランジスタの閾値電圧のみを高くすることはできない。
【０００７】
特許文献２の方法においては、相対的に薄いゲート絶縁膜を持つｎチャネル型電界効果トランジスタおよびｐチャネル型電界効果トランジスタの閾値電圧調整用の不純物を一括して注入するので、注入工程の削減を行うことは可能である。しかしながら同一導電型で、ゲート絶縁膜厚もしくは閾値電圧の異なる３種類のＭＯＳトランジスタを作成することはできない。
【０００８】
本発明はこのような事情に鑑みてなされたものであり、簡易な方法で同一半導体基板上に、ゲート絶縁膜の膜厚、又は閾値電圧が異なる３種類のＭＯＳトランジスタを有する半導体装置を製造する方法を提供するものである。
【課題を解決するための手段及び発明の効果】
【０００９】
本発明の半導体装置の製造方法は、同一の半導体基板上に同一導電型の第１、第２及び第３ＭＯＳトランジスタを備え、第１ＭＯＳトランジスタは、第１ゲート絶縁膜を有し、第２及び第３ＭＯＳトランジスタは、第１ゲート絶縁膜よりも膜厚が薄い第２ゲート絶縁膜を共通に有する半導体装置の製造方法であって、第１及び第３ＭＯＳトランジスタが形成される領域に開口部を有する第１マスクを用いて前記半導体基板に対して第１イオン注入を行い、第２ＭＯＳトランジスタが形成される領域に開口部を有する第２マスクを用いて前記半導体基板に対して第２イオン注入を行い、第２及び第３ＭＯＳトランジスタが形成される領域に開口部を有する第３マスクを用いて前記半導体基板に対して第３イオン注入を行うと共に膜厚が互いに異なる第１及び第２ゲート絶縁膜を形成する工程を備え、第１ＭＯＳトランジスタの閾値電圧調整は、第１イオン注入によって行われ、第２ＭＯＳトランジスタの閾値電圧調整は、第２及び第３イオン注入によって行われ、第３ＭＯＳトランジスタの閾値電圧調整は、第１及び第３イオン注入によって行われる。
【００１０】
上記の通り、特許文献１の方法では、第１ＭＯＳトランジスタの閾値電圧と第３ＭＯＳトランジスタの閾値電圧を独立して調整することができなかった。この問題を解決するには、例えば第３ＭＯＳトランジスタを形成する領域に開口を有するマスクを形成し、このマスクを用いてイオン注入を行うという方法が考えられるが、この方法ではマスクの数が増えるので製造効率の低下や製造コストの増大に繋がる。
【００１１】
本発明では、第２及び第３ＭＯＳトランジスタが形成される領域に開口部を有する第３マスクを用いて前記半導体基板に対して第３イオン注入を行う工程が設けられている。第３イオン注入で用いるマスクは、膜厚が互いに異なる第１ゲート絶縁膜と第２ゲート絶縁膜を形成するために従来から必要とされていたものであるので、本発明によれば、マスクの数を増やすことなく第１ＭＯＳトランジスタの閾値電圧と第３ＭＯＳトランジスタの閾値電圧を独立して調整することができる。
【００１２】
以下、本発明の種々の実施形態を例示する。
【００１３】
第１及び第２ゲート絶縁膜は、前記半導体基板上に第１ゲート絶縁膜を形成し、第１ゲート絶縁膜上に第３マスクを形成し、第３マスクを用いて第１ゲート絶縁膜をエッチングすることによって第３マスクの開口部において前記半導体基板を露出させ、前記半導体基板の露出部分に第１ゲート絶縁膜よりも膜厚が薄くなるように第２ゲート絶縁膜を形成する工程を含む方法によって形成されてもよい。この場合、膜厚が互いに異なる第１及び第２ゲート絶縁膜を容易に形成することができる。
【００１４】
第１及び第２ゲート絶縁膜は、第１イオン注入の後に前記半導体基板上に第１ゲート絶縁膜を形成し、第２イオン注入の後であって第３イオン注入の前に第１ゲート絶縁膜上に第３マスクを形成し、第３イオン注入の後に第３マスクを用いて第１ゲート絶縁膜をエッチングすることによって第３マスクの開口部において前記半導体基板を露出させ、その後、前記半導体基板の露出部分に第１ゲート絶縁膜よりも膜厚が薄くなるように第２ゲート絶縁膜を形成する工程を含む方法によって形成されてもよい。この場合、第１及び第２ゲート絶縁膜がイオン注入によって損傷を受けることを防ぐことができる。
【００１５】
第１及び第３イオン注入は、第１ＭＯＳトランジスタの閾値電圧が０．５〜０．８Ｖになり且つ第３ＭＯＳトランジスタの閾値電圧が０．０５Ｖ〜０．４５Ｖになるように行われてもよい。
【００１６】
第１〜第３イオン注入は、第３ＭＯＳトランジスタの閾値電圧が第２ＭＯＳトランジスタよりも低くなるように行われてもよい。また、第２及び第３ＭＯＳトランジスタは、第３ＭＯＳトランジスタの最短のゲート長が第２ＭＯＳトランジスタの最短のゲート長よりも長くなるように形成されてもよい。この場合、第３ＭＯＳトランジスタの閾値電圧を低くしても第３ＭＯＳトランジスタでのリーク電流の増大が抑えられる。
【００１７】
第１及び第２ゲート絶縁膜は、第２ゲート絶縁膜を形成した後の第１ゲート絶縁膜の膜厚が１０〜１６ｎｍになり且つ第２ゲート絶縁膜の膜厚が３〜６ｎｍになるように形成されてもよい。
【００１８】
ここで示した種々の実施形態は、互いに組み合わせることができる。
【発明を実施するための最良の形態】
【００１９】
以下，本発明の一実施形態を図面を用いて説明する。図面や以下の記述中で示す内容は，例示であって，本発明の範囲は，図面や以下の記述中で示すものに限定されない。
【００２０】
以下の説明では、第１、第２及び第３ＭＯＳトランジスタが何れもＰＭＯＳトランジスタである場合を例にとって説明を進める。また、以下の説明中の「Ｐ型」と「Ｎ型」を入れ替える等必要な読み替えをすることによって、以下の説明は、第１、第２及び第３ＭＯＳトランジスタが何れもＮＭＯＳトランジスタである場合にも基本的に適用可能である。以下の実施形態中の各工程は、必ずしもここで示す順序で実施する必要がなく、実施可能である限り、実施する順序を互いに入れ替えることができ、入れ替えたものも本発明の範囲に含まれる。
【００２１】
また、以下の説明では、第１、第２及び第３ＰＭＯＳトランジスタに加えて、第１及び第２ＮＭＯＳトランジスタも形成する場合を例にとって説明を進める。第１及び第２ＮＭＯＳトランジスタが不要な場合には、第１及び第２ＮＭＯＳトランジスタが関係する部分は、省略可能である。
【００２２】
第１、第２及び第３ＰＭＯＳトランジスタを形成する領域（以下、「ＰＭＯＳトランジスタ形成領域」と呼ぶ。）、及び第１及び第２ＮＭＯＳトランジスタを形成する領域（以下、「ＮＭＯＳトランジスタ形成領域」と呼ぶ。）は、図１（ａ）に示す通りである。
【００２３】
ＰＭＯＳトランジスタを形成するためにＮ型不純物イオン注入（以下、「Ｎ型イオン注入」と呼ぶ。）工程が行われ、ＮＭＯＳトランジスタを形成するためにＰ型不純物イオン注入（以下、Ｐ型イオン注入」と呼ぶ。）工程が行われる。従って、以下の工程中の第１Ｎ型イオン注入１０ａ（図１（ｃ））、第２Ｎ型イオン注入１０ｂ（図２（ｆ））及び第３Ｎ型イオン注入１０ｃ（図２（ｇ））が第１、第２及び第３ＰＭＯＳトランジスタの形成に関係する。
以下、各工程を詳細に説明する。
【００２４】
１．素子分離領域及び犠牲酸化膜形成工程（図１（ａ））
まず、Ｐ型の半導体基板１に素子分離領域３及び犠牲酸化膜５を形成し、図１（ａ）に示す構造を得る。
半導体基板１の種類は、限定されない。半導体基板１は、例えば、シリコンなどの元素半導体基板又はＧａＡｓなどの化合物半導体基板からなる。
素子分離領域３の種類は、限定されない。素子分離領域３は、例えば、ＳＴＩ（Shallow Trench Isolation）からなる。素子分離領域３は、一般的な方法で形成することができる。
犠牲酸化膜５の種類、膜厚及び形成方法は、限定されない。犠牲酸化膜５は、例えば、酸化シリコン膜からなる。犠牲酸化膜５は、例えば、半導体基板１の熱酸化によって形成することができる。犠牲酸化膜５の膜厚は、例えば、１０〜２０ｎｍにする。
素子分離領域３及び犠牲酸化膜５は、不要な場合には省略可能である。
【００２５】
２．第１Ｐ型イオン注入工程（図１（ｂ））
次に、第１ＮＭＯＳトランジスタ形成領域に開口部を有するＮＭＯＳトランジスタ用第１マスク７ａを形成し、ＮＭＯＳトランジスタ用第１マスク７ａを用いて半導体基板１に第１Ｐ型イオン注入９ａを行うことによって、第１Ｐ型ウエル１１ａを形成すると共に第１ＮＭＯＳトランジスタの閾値電圧を調整し、図１（ｂ）に示す構造を得る。ＮＭＯＳトランジスタ用第１マスク７ａは、第１Ｐ型イオン注入９ａの後、除去する。
【００２６】
ＮＭＯＳトランジスタ用第１マスク７ａの形成方法は、特に限定されない。ＮＭＯＳトランジスタ用第１マスク７ａは、例えば、基板上の全面にレジストを２〜４μｍの厚さで塗布し、続いて第１ＮＭＯＳトランジスタ形成領域を露光し、その後、現像することによって形成することができる。
【００２７】
第１Ｐ型イオン注入９ａの注入条件は、特に限定されない。本明細書において「注入条件」とは、イオン注入のエネルギー、注入量、又は角度などを意味する。第１Ｐ型ウエル１１ａ形成のための第１Ｐ型イオン注入９ａは、例えば、Ｐ型の不純物、例えばボロンを、注入エネルギー３５０ＫｅＶ、注入量４×１０12ｉｏｎｓ／ｃｍ2、注入角度７度で半導体基板１にイオン注入し、さらに、注入エネルギー１５０ＫｅＶ、注入量５．５×１０12ｉｏｎｓ／ｃｍ2、注入角度７度で半導体基板１にイオン注入することによって行うことができる。第１ＮＭＯＳトランジスタの閾値電圧調整のための第１Ｐ型イオン注入９ａは、例えば、Ｐ型の不純物、例えばボロンを注入エネルギー２０ＫｅＶ、注入量３．０×１０12ｉｏｎｓ／ｃｍ2、注入角度７度で半導体基板１にイオン注入することによって行うことができる。
なお、Ｐ型ウエルの形成は、省略することもできる。
【００２８】
３．第１Ｎ型イオン注入工程（図１（ｃ））
次に、第１及び第３ＰＭＯＳトランジスタ形成領域に開口部を有するＰＭＯＳトランジスタ用第１マスク７ｂを形成し、ＰＭＯＳトランジスタ用第１マスク７ｂを用いて半導体基板１に第１Ｎ型イオン注入１０ａを行うことによって、第１及び第３Ｎ型ウエル１２ａ，１２ｃを形成すると共に第１及び第３ＰＭＯＳトランジスタの閾値電圧を調整し、図１（ｃ）に示す構造を得る。ＰＭＯＳトランジスタ用第１マスク７ｂは、第１Ｎ型イオン注入１０ａの後、除去する。
【００２９】
第３ＰＭＯＳトランジスタの閾値電圧は、後述する第３Ｎ型イオン注入１０ｃで最終調整される。従って、第３ＰＭＯＳトランジスタの閾値電圧は、第１及び第３Ｎ型イオン注入１０ａ，１０ｃによって調整される。
【００３０】
ＰＭＯＳトランジスタ用第１マスク７ｂの形成方法は、特に限定されない。ＰＭＯＳトランジスタ用第１マスク７ｂは、例えば、基板上の全面にレジストを２〜４μｍの厚さで塗布し、続いて第１及び第３ＰＭＯＳトランジスタ形成領域を露光し、その後、現像することによって形成することができる。
【００３１】
第１Ｎ型イオン注入１０ａの注入条件は、特に限定されない。第１及び第３Ｎ型ウエル１２ａ，１２ｃ形成のための第１Ｎ型イオン注入１０ａは、例えば、Ｎ型の不純物、例えばＰを、注入エネルギー８００ＫｅＶ、注入量５×１０12ｉｏｎｓ／ｃｍ2、入角度７度で半導体基板１にイオン注入し、さらに注入エネルギー３３０ＫｅＶ、注入量３×１０12ｉｏｎｓ／ｃｍ2、注入角度７度で半導体基板１にイオン注入することによって行うことができる。第１及び第３ＰＭＯＳトランジスタの閾値電圧調整のための第１Ｎ型イオン注入１０ａは、例えば、Ｎ型の不純物、例えばＰを注入エネルギー４０ＫｅＶ、注入量１．２×１０12ｉｏｎｓ／ｃｍ2程度、注入角度７度で半導体基板１にイオン注入することによって行うことができる。
なお、半導体基板１としてＮ型の半導体基板を用いれば、Ｎ型ウエルの形成は、省略することもできる。
【００３２】
４．第１ゲート絶縁膜形成工程（図１（ｄ））
次に、犠牲酸化膜５を除去し、半導体基板１上の全面に第１ゲート絶縁膜１３を形成し、図１（ｄ）に示す構造を得る。
【００３３】
犠牲酸化膜５の除去方法は、特に限定されない。犠牲酸化膜５は、例えば１％の希弗酸溶液を用いたエッチングにより除去することができる。
【００３４】
第１ゲート絶縁膜１３の種類や形成方法は、特に限定されない。第１ゲート絶縁膜１３は、例えば酸化シリコン膜又は酸化シリコン膜を形成後に窒化した膜などからなる。第１ゲート絶縁膜１３は、半導体基板１の熱酸化やＣＶＤ法によって形成することができる。なお、犠牲酸化膜５を除去する工程を省略し、犠牲酸化膜５が存在している状態で半導体基板１の熱酸化やＣＶＤ法によって第１ゲート絶縁膜１３を形成してもよい。
【００３５】
第１ゲート絶縁膜１３は、例えば、半導体基板１の熱酸化により約８ｎｍ形成する。第１ゲート絶縁膜１３の膜厚は、半導体基板１の熱酸化により第２ゲート絶縁膜１５を形成する際に厚くなり、例えば、１１ｎｍになる。
【００３６】
本工程は、イオン注入の際に第１ゲート絶縁膜１３がダメージを受けることを防ぐため第１Ｎ型イオン注入１０ａの後に行うことが好ましいが、この工程の前に行ってもよい。また、本工程は、第２Ｐ型イオン注入９ｂ、第２Ｎ型イオン注入１０ｂ及び第３Ｎ型イオン注入１０ｃの何れの後に行ってもよい。
【００３７】
５．第２Ｐ型イオン注入工程（図２（ｅ））
次に、第２ＮＭＯＳトランジスタ形成領域に開口部を有するＮＭＯＳトランジスタ用第２マスク７ｃを形成し、ＮＭＯＳトランジスタ用第２マスク７ｃを用いて半導体基板１に第２Ｐ型イオン注入９ｂを行うことによって、第２Ｐ型ウエル１１ｂを形成すると共に第２ＮＭＯＳトランジスタの閾値電圧を調整し、図２（ｅ）に示す構造を得る。ＮＭＯＳトランジスタ用第２マスク７ｃは、第２Ｐ型イオン注入９ｂの後、除去する。
【００３８】
第２ＮＭＯＳトランジスタの閾値電圧は、後述する第３Ｎ型イオン注入１０ｃによって変化する。従って、第２ＮＭＯＳトランジスタの閾値電圧は、第２Ｐ型イオン注入９ｂ及び第３Ｎ型イオン注入１０ｃによって調整される。第３Ｎ型イオン注入１０ｃでＮ型の不純物が注入される分を考慮にいれて、第２Ｐ型イオン注入９ｂでは、Ｐ型の不純物を多めに注入しておく。
【００３９】
ＮＭＯＳトランジスタ用第２マスク７ｃの形成方法は、特に限定されない。ＮＭＯＳトランジスタ用第２マスク７ｃは、例えば、基板上の全面にレジストを２〜４μｍの厚さで塗布し、続いて第２ＮＭＯＳトランジスタ形成領域を露光し、その後、現像することによって形成することができる。
【００４０】
第２Ｐ型イオン注入９ｂの注入条件は、特に限定されない。第２Ｐ型ウエル１１ｂ形成のための第２Ｐ型イオン注入９ｂは、例えば、Ｐ型の不純物、例えばボロンを注入エネルギー２００ＫｅＶ、注入量７．６×１０12ｉｏｎｓ／ｃｍ2、注入角度７度で半導体基板１にイオン注入し、さらに、注入エネルギー１００ＫｅＶ、注入量１．０×１０13ｉｏｎｓ／ｃｍ2、注入角度７度で半導体基板１にイオン注入することによって行うことができる。第１ＮＭＯＳトランジスタの閾値電圧調整のための第２Ｐ型イオン注入９ｂは、例えば、Ｐ型の不純物、例えばボロンを注入エネルギー２０ＫｅＶ、注入量１．１×１０13ｉｏｎｓ／ｃｍ2、注入角度７度で半導体基板１にイオン注入することによって行うことができる。
【００４１】
６．第２Ｎ型イオン注入工程（図２（ｆ））
次に、第２ＰＭＯＳトランジスタ形成領域に開口部を有するＰＭＯＳトランジスタ用第２マスク７ｄを形成し、ＰＭＯＳトランジスタ用第２マスク７ｄを用いて半導体基板１に第２Ｎ型イオン注入１０ｂを行うことによって、第２Ｎ型ウエル１２ｂを形成すると共に第２ＰＭＯＳトランジスタの閾値電圧を調整し、図２（ｆ）に示す構造を得る。ＰＭＯＳトランジスタ用第２マスク７ｄは、第２Ｎ型イオン注入１０ｂの後、除去する。
【００４２】
第２ＰＭＯＳトランジスタの閾値電圧は、後述する第３Ｎ型イオン注入１０ｃで最終調整される。従って、第２ＰＭＯＳトランジスタの閾値電圧は、第２及び第３Ｎ型イオン注入１０ｂ，１０ｃによって調整される。第３Ｎ型イオン注入１０ｃでＮ型の不純物が注入される分を考慮にいれて、第２Ｎ型イオン注入１０ｂでは、Ｎ型の不純物を少なめに注入しておく。
【００４３】
ＰＭＯＳトランジスタ用第２マスク７ｄの形成方法は、特に限定されない。ＰＭＯＳトランジスタ用第２マスク７ｄは、例えば、基板上の全面にレジストを２〜４μｍの厚さで塗布し、続いて第２ＰＭＯＳトランジスタ形成領域を露光し、その後、現像することによって形成することができる。
【００４４】
第２Ｎ型イオン注入１０ｂの注入条件は、特に限定されない。第２ＰＭＯＳトランジスタの閾値電圧と第３ＰＭＯＳトランジスタの閾値電圧を互いに異ならせるために、第２Ｎ型イオン注入１０ｂの注入条件は、第１Ｎ型イオン注入１０ａとは異なるようにすることが好ましい。一般に、不純物の注入量が多いほど閾値電圧が高くなるので（特許文献１の図４を参照。）、例えば、第２Ｎ型イオン注入１０ｂでの注入量を第１Ｎ型イオン注入１０ａよりも多くすると、第３ＰＭＯＳトランジスタの閾値電圧が第２ＰＭＯＳトランジスタよりも低くなる。
第２Ｎ型ウエル１２ｂ形成のための第２Ｎ型イオン注入１０ｂは、例えば、Ｎ型の不純物、例えばＰを、注入エネルギー５３０ＫｅＶ、注入量１．５×１０13ｉｏｎｓ／ｃｍ2、注入角度７度で半導体基板１にイオン注入し、さらに注入エネルギー２４０ＫｅＶ、注入量３．９×１０12ｉｏｎｓ／ｃｍ2、注入角度７度で半導体基板１にイオン注入することによって行うことができる。第２ＰＭＯＳトランジスタの閾値電圧の調整のための第２Ｎ型イオン注入１０ｂは、例えば、Ｎ型の不純物、例えばＰを注入エネルギー４０ＫｅＶ、注入量５．０×１０12ｉｏｎｓ／ｃｍ2、注入角度７度で半導体基板１にイオン注入することによって行うことができる。
【００４５】
７．第３Ｎ型イオン注入工程（図２（ｇ））
次に、第２ＮＭＯＳトランジスタ形成領域及び第２及び第３ＰＭＯＳトランジスタ形成領域に開口部を有する第３マスク７ｅを形成し、第３マスク７ｅを用いて半導体基板１に第３Ｎ型イオン注入１０ｃを行うことによって第２ＮＭＯＳトランジスタ、第２ＰＭＯＳトランジスタ及び第３ＰＭＯＳトランジスタの閾値電圧を調整し、図２（ｇ）に示す構造を得る。
【００４６】
第３Ｎ型イオン注入１０ｃによって第２ＮＭＯＳトランジスタ、第２ＰＭＯＳトランジスタ及び第３ＰＭＯＳトランジスタの閾値電圧が最終調整される。
【００４７】
第３マスク７ｅは、膜厚が互いに異なる第１及び第２ゲート絶縁膜１３，１５を形成するために従来から必要とされていたものである（例えば、特許文献１を参照。）。本実施形態では、このような従来から必要とされていたマスクを用いて第３Ｎ型イオン注入１０ｃを行うので、新たなマスクの追加が不要である。また、特許文献１に記載されているような方法では第１ＰＭＯＳトランジスタの閾値電圧と第３ＰＭＯＳトランジスタの閾値電圧を独立して変化させることができなかったが、本実施形態によれば、第１ＰＭＯＳトランジスタ形成領域には第３Ｎ型イオン注入１０ｃがなされないので第１ＰＭＯＳトランジスタの閾値電圧と第３ＰＭＯＳトランジスタの閾値電圧を独立して変化させることが可能である。
【００４８】
第３マスク７ｅの形成方法は、特に限定されない。第３マスク７ｅは、例えば、基板上の全面にレジストを２〜４μｍの厚さで塗布し、続いて第２ＮＭＯＳトランジスタ形成領域及び第２及び第３ＰＭＯＳトランジスタ形成領域を露光し、その後、現像することによって形成することができる。
【００４９】
第３Ｎ型イオン注入１０ｃの注入条件は、特に限定されない。第３Ｎ型イオン注入１０ｃは、例えば、Ｎ型の不純物、例えばＰを注入エネルギー４０ＫｅＶ、注入量４×１０12ｉｏｎｓ／ｃｍ2程度、注入角度７度で半導体基板１にイオン注入することによって行うことができる。
【００５０】
８．第１ゲート絶縁膜のパターニング工程（図２（ｈ））
次に、第３マスク７ｅを用いて第１ゲート絶縁膜１３をパターニングすることによって第３マスク７ｅの開口部において半導体基板１を露出させ、図２（ｈ）に示す構造を得る。この後、第３マスク７ｅは除去する。
【００５１】
第１ゲート絶縁膜１３のパターニングの方法は、特に限定されない。第１ゲート絶縁膜１３のパターニングは、例えば、第１ゲート絶縁膜１３をエッチングすることによって行うことができる。第１ゲート絶縁膜１３のエッチングは、例えば、１％の希弗酸溶液等を用いて行うことができる。
【００５２】
９．第２ゲート絶縁膜形成工程（図３（ｉ））
次に、半導体基板１の露出部分に第１ゲート絶縁膜１３よりも膜厚が薄くなるように第２ゲート絶縁膜１５を形成し、図３（ｉ）に示す構造を得る。
第１ゲート絶縁膜のパターニング工程と第２ゲート絶縁膜形成工程とによって、膜厚が互いに異なる第１及び第２ゲート絶縁膜１３，１５が形成される。
【００５３】
第２ゲート絶縁膜１５の種類や形成方法は、特に限定されない。第２ゲート絶縁膜１５は、例えば酸化シリコン膜又は酸化シリコン膜を形成後に窒化した膜などからなる。第２ゲート絶縁膜１５は、半導体基板１の熱酸化やＣＶＤ法によって形成することができる。
【００５４】
第２ゲート絶縁膜１５は、例えば、半導体基板１の熱酸化により約４ｎｍ形成する。第１ゲート絶縁膜１３の膜厚は、半導体基板１の熱酸化により第２ゲート絶縁膜１５を形成する際に厚くなり、例えば、１１ｎｍになる。
【００５５】
第１及び第２ゲート絶縁膜１３，１５の膜厚は、特に限定されないが、例えば、第２ゲート絶縁膜１５を形成した後の第１ゲート絶縁膜１３の膜厚は、１０〜１６ｎｍであり、第２ゲート絶縁膜１５の膜厚は、３〜６ｎｍである。
【００５６】
本工程は、イオン注入の際に第２ゲート絶縁膜１５がダメージを受けることを防ぐため第３Ｎ型イオン注入工程の後に行うことが好ましいが、第３Ｎ型イオン注入工程の前に行ってもよい。
【００５７】
第１及び第２ゲート絶縁膜１３，１５の形成方法は、ここで示した方法に限定されず、最終的に、第３マスク７ｅを用いて、２種類の厚さのゲート絶縁膜が形成され、第１ゲート絶縁膜１３の厚さが第２ゲート絶縁膜１５よりも厚くなる方法であれば、何れの方法であってもよい。
【００５８】
１０．ゲート電極形成工程（図３（ｊ）、（ｋ））
次に、得られた基板上に導電膜１６を形成し、さらにその上にゲート電極１７形成用の第４マスク７ｆを形成し、図３（ｊ）に示す構造を得る。
導電膜１６の種類、膜厚及び形成方法は、特に限定されない。導電膜１６は、例えば、ポリシリコンからなる。導電膜１６は、例えば、ＣＶＤ法で形成することができる。導電膜１６の膜厚は、例えば、１５０〜３００ｎｍにする。
第４マスク７ｆは、例えば、基板上の全面にレジストを２〜４μｍの厚さで塗布し、続いてゲート電極１７を形成する領域以外の領域を露光し、その後、現像することによって形成することができる。この時、第２ＰＭＯＳトランジスタのゲート長を例えば１８０〜２２０ｎｍにし、第３ＰＭＯＳトランジスタのゲート長を５００ｎｍ以上にする。第３ＰＭＯＳトランジスタのゲート長を第２ＰＭＯＳトランジスタよりも長くすると、第３ＰＭＯＳトランジスタの閾値電圧が第２ＰＭＯＳトランジスタよりも低い場合でも、第３ＰＭＯＳトランジスタでのリーク電流の増大を抑えることができる。
【００５９】
次に、第４マスク７ｆを用いて導電膜１６をパターニングしてゲート電極１７を形成することによって図３（ｋ）に示す構造を得る。導電膜１６のパターニングは、例えば、反応性イオンエッチング等の異方性エッチングにより行うことができる。
【００６０】
１１．その他の工程
次に、図示しないが、周知の技術を用いて、ＬＤＤ注入、サイドウォール絶縁膜形成、ソースドレイン注入、層間絶縁膜形成、コンタクトホールの形成、Ｗプラグ形成、金属配線の形成を行い、ＣＭＯＳのトランジスタを形成し、本実施形態の半導体装置の製造工程を完了する。
【００６１】
以上の方法及び例示した条件によれば、一例では、第１ＰＭＯＳトランジスタの閾値電圧は約０．６Ｖ、第２ＰＭＯＳトランジスタの閾値電圧は約０．６Ｖ、第３ＰＭＯＳトランジスタの閾値電圧は約０．２５Ｖとなる。
【００６２】
第１ＰＭＯＳトランジスタ、第２ＰＭＯＳトランジスタ、第３ＰＭＯＳトランジスタの閾値電圧は、特に限定されない。第１ＰＭＯＳトランジスタ、第２ＰＭＯＳトランジスタ、第３ＰＭＯＳトランジスタの閾値電圧は、それぞれ、例えば、０．５〜０．８Ｖ、０．５〜０．８Ｖ、０．０５〜０．４Ｖである。
【００６３】
以上の実施形態で示した種々の特徴は，互いに組み合わせることができる。１つの実施形態中に複数の特徴が含まれている場合，そのうちの１又は複数個の特徴を適宜抜き出して，単独で又は組み合わせて，本発明に採用することができる。
【図面の簡単な説明】
【００６４】
【図１】（ａ）〜（ｄ）は、本発明の一実施形態の半導体装置の製造工程を示す断面図である。
【図２】（ｅ）〜（ｈ）は、本発明の一実施形態の半導体装置の製造工程を示す断面図である。
【図３】（ｉ）〜（ｋ）は、本発明の一実施形態の半導体装置の製造工程を示す断面図である。
【符号の説明】
【００６５】
１：基板  ３：素子分離領域  ５：犠牲酸化膜  ７ａ：ＮＭＯＳトランジスタ用第１マスク  ７ｂ：ＰＭＯＳトランジスタ用第１マスク  ７ｃ：ＮＭＯＳトランジスタ用第２マスク  ７ｄ：ＰＭＯＳトランジスタ用第２マスク  ７ｅ：第３マスク  ７ｆ：第４マスク  ９ａ：第１Ｐ型イオン注入  ９ｂ：第２Ｐ型イオン注入  １０ａ：第１Ｎ型イオン注入  １０ｂ：第２Ｎ型イオン注入  １０ｃ：第３Ｎ型イオン注入  １１ａ：第１Ｐ型ウエル  １１ｂ：第２Ｐ型ウエル  １２ａ：第１Ｎ型ウエル  １２ｂ：第２Ｎ型ウエル  １２ｃ：第３Ｎ型ウエル  １３：第１ゲート絶縁膜  １５：第２ゲート絶縁膜  １７：ゲート電極
【図１】
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【図２】
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【図３】
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