(57)【要約】【課題】従来のＳＴＩ形成工程フローに対して新たな工程を追加することなく、デバイス領域の平坦化を図ることが可能な半導体素子の製造方法、およびその製造方法に用いられるフォトマスクを提供する。【解決手段】デバイス領域と、当該デバイス領域の外周に設けられたグリットライン領域と、当該デバイス領域およびグリットライン領域で構成される回路形成領域の外側であって当該回路形成領域と離れた位置に設けられたマーキング領域とを有する半導体基板に半導体素子を形成する、半導体素子の製造方法であって、回路の素子分離を行うための溝を、デバイス領域に形成するとともに、回路形成領域およびマーキング領域に挟まれた位置に形成する工程と、溝が形成された半導体基板に絶縁膜を形成する工程と、絶縁膜が溝のみに形成されるように当該絶縁膜を化学機械研磨する工程とを含む。【選択図】図１
2008244305.tif 000002
【特許請求の範囲】
【請求項１】
デバイス領域と、当該デバイス領域の外周に設けられたグリットライン領域と、当該デバイス領域およびグリットライン領域で構成される回路形成領域の外側であって当該回路形成領域と離れた位置に設けられたマーキング領域とを有する半導体基板に半導体素子を形成する、半導体素子の製造方法であって、
回路の素子分離を行うための溝を、前記デバイス領域に形成するとともに、前記回路形成領域および前記マーキング領域に挟まれた位置に形成する工程と、
前記溝が形成された半導体基板に絶縁膜を形成する工程と、
前記絶縁膜が前記溝のみに形成されるように当該絶縁膜を化学機械研磨する工程とを含む、半導体素子の製造方法。
【請求項２】
前記回路形成領域と前記マーキング領域との間の最短距離が３ｍｍ以上であることを特徴とする、請求項１に記載の半導体素子の製造方法。
【請求項３】
前記溝のパターンが形成される溝領域は、前記回路形成領域と隣接しており、前記回路形成領域から前記半導体基板の外周へ向かう方向に対して３ｍｍ以上の幅を有することを特徴とする、請求項１に記載の半導体素子の製造方法。
【請求項４】
前記回路の素子分離を行うための溝を形成する工程において、前記溝は、前記回路形成領域および前記マーキング領域に挟まれた位置と前記デバイス領域とに対して同一のフォトマスクを用いて形成され、
前記フォトマスクには、前記デバイス領域に前記溝のパターンを形成するための第１マスクパターンと、前記回路形成領域および前記マーキング領域に挟まれた位置に前記溝のパターンを形成するための第２マスクパターンとが同一面上に形成される、請求項１に記載の半導体素子の製造方法。
【請求項５】
前記第２マスクパターンが形成される領域は、前記第１マスクパターンが形成される領域の外側、かつ当該領域の上方に設けられており、
前記第２マスクパターンが形成される領域の水平方向の幅は、前記第１マスクパターンが形成される領域の水平方向の幅の整数分の１であることを特徴とする、請求項４に記載の半導体素子の製造方法。
【請求項６】
デバイス領域と、当該デバイス領域の外周に設けられたグリットライン領域と、当該デバイス領域およびグリットライン領域で構成される回路形成領域の外側であって当該回路形成領域と離れた位置に設けられたマーキング領域とを有する半導体基板に対して、回路の素子分離を行うための溝を、前記デバイス領域に形成するとともに、前記回路形成領域および前記マーキング領域に挟まれた位置に形成する工程と、前記溝が形成された半導体基板に絶縁膜を形成する工程と、前記絶縁膜が前記溝のみに形成されるように当該絶縁膜を化学機械研磨する工程とを施す半導体素子の製造方法に用いられる、フォトマスクであって、
前記回路の素子分離を行うための溝を形成する工程において、前記溝は、前記回路形成領域および前記マーキング領域に挟まれた位置と前記デバイス領域とに対して同一のフォトマスクを用いて形成され、
前記フォトマスクには、前記デバイス領域に前記溝のパターンを形成するための第１マスクパターンと、前記回路形成領域および前記マーキング領域に挟まれた位置に前記溝のパターンを形成するための第２マスクパターンとが同一面上に形成される、フォトマスク。
【請求項７】
前記第２マスクパターンが形成される領域は、前記第１マスクパターンが形成される領域の外側、かつ当該領域の上方に設けられており、
前記第２マスクパターンが形成される領域の水平方向の幅は、前記第１マスクパターンが形成される領域の水平方向の幅の整数分の１であることを特徴とする、請求項６に記載のフォトマスク。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子の製造方法およびその製造方法に用いられるフォトマスクに関し、より特定的には、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）により素子分離を行うＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）において、良好な研磨特性を有する、半導体素子の製造方法およびその製造方法に用いられるフォトマスクに関するものである。
【背景技術】
【０００２】
近年、半導体装置は高集積化され、各素子は極めて微細化される傾向にある。このため、素子分離を行う工程としては、半導体装置の各素子を、半導体基板に形成された浅い溝（トレンチ）内に充填された絶縁物によって互いに分離する、ＳＴＩ形成工程が主として用いられている。
【０００３】
ＳＴＩ形成工程には種々の方法が知られている。以下、図７を参照してＳＴＩ形成工程の一例を説明する。図７は、従来のＳＴＩ形成工程を示す工程断面図である。半導体基板１は、半導体装置の回路が形成される有効チップで構成されるデバイス領域６（有効チップ領域）と、その周辺領域８とで構成されている。有効チップには、トランジスタなどの回路動作に寄与する素子を形成する領域（活性領域）が含まれる。また、デバイス領域６と周辺領域８との間には、デバイス領域６と周辺領域８とを区切るグリットライン領域７が設けられている。グリットライン領域７は、デバイス領域６の外周に沿って設けられる領域であり、その幅は、通常１００μｍである。
【０００４】
従来のＳＴＩ形成工程では、まず、半導体基板１上に、シリコン酸化膜２、シリコン窒化膜３を順に積層形成する。その後、フォトマスクを用いてシリコン窒化膜３にレジストパターンを形成する。その後、シリコン窒化膜３に形成されたレジストパターンをマスクとして、ドライエッジングによってデバイス領域６に回路の素子分離を行うための溝４（トレンチ）を形成する。以下、デバイス領域６に、回路の素子分離を行うための溝４（トレンチ）を形成する工程を素子分離工程と称す。図７（ａ）は、素子分離工程を示す工程断面図である。図７（ａ）において、デバイス領域６内における溝４以外の領域は、活性領域を示している。
【０００５】
素子分離工程後、熱酸化により溝４の内壁に薄い熱酸化膜を形成する。その後、ＣＶＤ法により、絶縁膜である素子分離用酸化膜５によって溝４が埋まるように、半導体基板１上の全面に素子分離用酸化膜５を形成する。以下、半導体基板１上の全面に素子分離用酸化膜５を形成する工程を、酸化膜形成工程と称す。図７（ｂ）は、酸化膜形成工程を示す工程断面図である。
【０００６】
酸化膜形成工程後、シリコン窒化膜３を研磨ストッパとしたＣＭＰ法によって半導体基板１を化学機械研磨し、シリコン窒化膜３の上部に形成された素子分離用酸化膜５を除去する。素子分離用酸化膜５を除去することで、図７（ｃ）に示すように、溝４にのみ酸化膜が残ることとなる。このように、素子分離用酸化膜５を化学機械研磨することによって溝４に素子分離用酸化膜５を埋め込む工程を、以下、化学機械研磨工程と称す。図７（ｃ）は、化学機械研磨工程を示す工程断面図である。
【０００７】
化学機械研磨工程後、熱リン酸により、シリコン窒化膜３を除去する。以下、熱リン酸により、シリコン窒化膜３を除去する工程を、シリコン窒化膜除去工程と称す。図７（ｄ）は、シリコン窒化膜除去工程を示す工程断面図である。以上の工程によって、半導体基板１はトレンチ型素子分離構造をとることとなる。
【０００８】
ここで、段差が形成されている素子分離用酸化膜５を上記化学機械研磨工程において平坦化する場合、下地の段差構造により研磨特性が大きく変動することが従来から知られている。具体的には、素子分離用酸化膜５の下地に形成された溝４が少ない領域ほど、単位面積あたりの研磨圧力が低下し、研磨速度が低下する。つまり、溝４が形成されたデバイス領域６での研磨速度と、溝４が全く形成されない周辺領域８での研磨速度とを比較すると、周辺領域８の研磨速度の方が遅くなってしまう。これにより、図７（ｃ）に示すように、デバイス領域６に形成されたシリコン窒化膜３の残膜厚と、周辺領域８に形成されたシリコン窒化膜３の残膜厚とを比較すると、周辺領域８の残膜厚の方が厚くなる。その結果、図７（ｄ）に示すように、溝４に埋め込まれた素子分離用酸化膜５のうち、周辺領域８に近い溝４に埋め込まれた素子分離用酸化膜５の厚みが、他の溝４に比べて厚くなってしまう。つまり、高段差の素子分離用酸化膜５がデバイス領域６に形成されてしまう。
【０００９】
このように、図７に示す従来のＳＴＩ形成工程では、溝４が全く形成されていない周辺領域８がデバイス領域６に近接している場合、デバイス領域６には研磨特性の変動によって高段差の素子分離用酸化膜５が形成されるという問題があった。
【００１０】
ここで、デバイス領域６に高段差の素子分離用酸化膜５が形成されると、例えばＳＴＩ形成工程以降の各種パターニングにおいて、フォーカス異常による加工不良が発生する。またポリシリコンゲート電極加工においては、高段差の素子分離用酸化膜５によるエッチストップ、エッチング残渣による素子間リークなどが発生する。またポリシリコンゲート電極加工においては、高段差の素子分離用酸化膜５を跨ぐポリシリコンが、当該素子分離用酸化膜５を押さえつける方向にストレスを与えてしまう。その結果、素子分離用酸化膜５の底部に結晶欠陥が発生する。このように、デバイス領域６に高段差の素子分離用酸化膜５が形成されると、ＳＴＩ形成工程以降の工程において各種特性不良が起きる。
【００１１】
そこで、これらの特性不良を回避するために、周辺領域８に擬似活性領域を配置する方法が提案されている。擬似活性領域とは、デバイス領域６に形成される素子と同じパターンを有する領域であり、有効チップの取れ数に寄与しない領域である。このような擬似活性領域を周辺領域８に配置することで、周辺領域８と近接するデバイス領域６の研磨特性の変動を抑えている。
【００１２】
以下、周辺領域８に擬似活性領域を配置する方法における問題について説明する。図８に示すように、通常、周辺領域８にはノッチ１０が印字されている。図８は、有効チップ６１のサイズが異なる半導体基板１をそれぞれ上面から見た図である。図８（ａ）および（ｂ）において、格子のサイズはチップ（ダイ）のサイズを示している。また、図８（ａ）および（ｂ）において、半導体基板１の形状は、円形状である。また、有効チップ６１および６１ａで構成される領域がデバイス領域６である。デバイス領域６の外周にはグリットライン領域７が設けられている。周辺領域８は、デバイス領域６およびグリットライン領域７の外側と、半導体基板１の内側との間に設けられる領域である。
【００１３】
図８において、ノッチ１０と反対側の周辺領域８には、マーキング領域９が設けられている。マーキング領域９は、半導体基板１を識別するためのウエハＩＤが印字される領域である。印字方法としては、例えばレーザーによりドット印字する方法が挙げられる。なお、この印字の後に図７に示したＳＴＩ形成工程が行われる。
【００１４】
ここで、マーキング領域９にはウエハＩＤが印字される。このため、視認性の問題からマーキング領域９には擬似活性領域を配置することができない。つまり、マーキング領域９が存在する周辺領域８は、溝４がまったく形成されない領域となる。これにより、有効チップ６１のうち、マーキング領域９に最も近い位置に存在する有効チップ６１ａ内の一部領域で、局所的に研磨特性が悪化してしまう。このため、研磨特性が悪化するであろう上記一部領域を有する有効チップ６１ａを、初めから無効チップとして扱うことで、歩留り低下や市場不良を回避する方法がとられている。
【００１５】
しかしながら、この方法では、１枚の半導体基板１からの有効チップ６１の取れ数が、無効とした有効チップ６１ａの分だけ減少する。これにより、チップコストが上昇するという問題がある。特に、図８（ｂ）に示すように、有効チップ６１のサイズの大きい半導体基板１においては、有効チップ６１の取れ数がもともと少ない上に、無効チップの領域が広範囲であるので、チップコストがさらに上昇してしまう。
【００１６】
そこで、このような問題を解決するため、従来において様々な方法が提案されている（例えば、特許文献１および２など）。特許文献１に開示された方法によれば、図７に示したＳＴＩ形成工程の前に、半導体基板１上のマーキング領域９が設けられるべき領域にテーパ加工あるいはザグリ加工（溝加工）を行う工程を追加する。この工程を追加することにより、マーキング領域９が設けられる半導体基板１の厚みを予め減らしておくことを特徴とする。この方法によって、マーキング領域９の残膜厚が厚く仕上がっても、半導体基板１全体としてデバイス領域６と同等の高さに仕上ることができる。
【００１７】
また、特許文献２に開示される方法によれば、上述した酸化膜形成工程と化学機械研磨工程の間に、マスク工程を追加する。このマスク工程は、マーキング領域９の素子分離用酸化膜５を予め除去する工程である。この方法によって、マーキング領域９の被研磨物の量を予め減らすことができ、デバイス領域６とマーキング領域９との研磨圧力を均一にすることができる。その結果、半導体基板１全体としてデバイス領域６と同等の高さに仕上ることができる。
【特許文献１】特開２００２−１５８１９８号公報
【特許文献２】特開２００２−２７０６８８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１８】
しかしながら、上記特許文献１および２で開示された方法では、図７に示した従来のＳＴＩ形成工程フローに対して、テーパ加工工程、溝加工工程、またはマスク工程を追加する必要があった。このため、図７に示した従来のＳＴＩ形成工程フローに対し、生産性が悪化するという問題があった。また、上記特許文献２で開示された方法では、マスク工程で用いるフォトマスクが、上記素子分離工程において溝４を形成するためのフォトマスクとは別に新たに追加されている。これにより、チップコストが上昇するという問題があった。
【００１９】
それ故、本発明は、従来のＳＴＩ形成工程フローに対して新たな工程を追加することなく、デバイス領域の平坦化を図ることが可能な半導体素子の製造方法を提供することを目的とする。また、従来のＳＴＩ形成工程フローに対して新たな工程を追加することなく、デバイス領域の平坦化を図ることが可能な半導体素子の製造方法において、新たなフォトマスクを追加することなく、デバイス領域の平坦化を図ることが可能なフォトマスクを提供することを目的とする。
【課題を解決するための手段】
【００２０】
本発明は、デバイス領域と、デバイス領域と、当該デバイス領域の外周に設けられたグリットライン領域と、当該デバイス領域およびグリットライン領域で構成される回路形成領域の外側であって当該回路形成領域と離れた位置に設けられたマーキング領域とを有する半導体基板に半導体素子を形成する、半導体素子の製造方法であって、回路の素子分離を行うための溝を、デバイス領域に形成するとともに、回路形成領域およびマーキング領域に挟まれた位置に形成する工程と、溝が形成された半導体基板に絶縁膜を形成する工程と、絶縁膜が溝のみに形成されるように当該絶縁膜を化学機械研磨する工程とを含む。
【００２１】
また上記本発明において、より好ましくは、回路形成領域とマーキング領域との間の最短距離が３ｍｍ以上である。
【００２２】
また上記本発明において、より好ましくは、溝のパターンが形成される溝領域は、回路形成領域と隣接しており、回路形成領域から半導体基板の外周へ向かう方向に対して３ｍｍ以上の幅を有する。
【００２３】
また上記本発明において、より好ましくは、回路の素子分離を行うための溝を形成する工程において、溝は、回路形成領域およびマーキング領域に挟まれた位置とデバイス領域とに対して同一のフォトマスクを用いて形成され、フォトマスクには、デバイス領域に溝のパターンを形成するための第１マスクパターンと、回路形成領域およびマーキング領域に挟まれた位置に溝のパターンを形成するための第２マスクパターンとが同一面上に形成される。また、より好ましくは、第２マスクパターンが形成される領域は、第１マスクパターンが形成される領域の外側、かつ当該領域の上方に設けられており、第２マスクパターンが形成される領域の水平方向の幅は、第１マスクパターンが形成される領域の水平方向の幅の整数分の１である。
【００２４】
本発明は、デバイス領域と、当該デバイス領域の外周に設けられたグリットライン領域と、当該デバイス領域およびグリットライン領域で構成される回路形成領域の外側であって当該回路形成領域と離れた位置に設けられたマーキング領域とを有する半導体基板に対して、回路の素子分離を行うための溝を、デバイス領域に形成するとともに、回路形成領域およびマーキング領域に挟まれた位置に形成する工程と、溝が形成された半導体基板に絶縁膜を形成する工程と、絶縁膜が溝のみに形成されるように当該絶縁膜を化学機械研磨する工程とを施す半導体素子の製造方法に用いられる、フォトマスクであって、回路の素子分離を行うための溝を形成する工程において、溝は、回路形成領域およびマーキング領域に挟まれた位置とデバイス領域とに対して同一のフォトマスクを用いて形成され、フォトマスクには、デバイス領域に溝のパターンを形成するための第１マスクパターンと、回路形成領域およびマーキング領域に挟まれた位置に溝のパターンを形成するための第２マスクパターンとが同一面上に形成される。
【００２５】
上記本発明において、より好ましくは、第２マスクパターンが形成される領域は、第１マスクパターンが形成される領域の外側、かつ当該領域の上方に設けられており、第２マスクパターンが形成される領域の水平方向の幅は、第１マスクパターンが形成される領域の水平方向の幅の整数分の１である。
【発明の効果】
【００２６】
上記本発明によれば、回路の素子分離を行うための溝を形成する工程において、回路形成領域およびマーキング領域に挟まれた位置、およびデバイス領域に当該溝を形成するので、従来のＳＴＩ形成工程フローに対して、新たな工程を追加することなく、デバイス領域の平坦化を図ることが可能となる。つまり、本発明によれば、従来のＳＴＩ形成工程に対して生産性をほとんど悪化させることなく、デバイス領域の平坦化を図ることが可能となる。
【００２７】
上記本発明によれば、回路形成領域とマーキング領域との間の最短距離が３ｍｍ以上である半導体基板に対しても、従来のＳＴＩ形成工程フローに対して生産性をほとんど悪化させることなく、デバイス領域の平坦化を図ることが可能となる。
【００２８】
上記本発明によれば、溝領域が回路形成領域と隣接しており、回路形成領域から半導体基板の外周へ向かう方向に対して３ｍｍ以上の幅を有することで、デバイス領域内の有効チップのうち、マーキング領域に最も近い有効チップをさらに平坦にすることができる。
【００２９】
上記本発明によれば、第１マスクパターンと第２マスクパターンとが同一面上に形成されるフォトマスクを用いることで、新たなマスクを追加する必要がなく、チップコストの上昇を防ぐことができる。
【００３０】
上記本発明によれば、第２マスクパターンが形成される領域の水平方向の幅が、第１マスクパターンが形成される領域の水平方向の幅の整数分の１であることで、第２マスクパターンがフォトマスクを構成する外枠と接触しないようにすることができる。また、第２マスクパターンの幅が整数分の１となるので、第２マスクパターンが形成される領域を複数回露光することにより、第２マスクパターンが形成される領域の水平方向の幅を第１マスクパターンが形成される領域の水平方向の幅と同じにしたときと同様の結果を得ることができる。
【発明を実施するための最良の形態】
【００３１】
以下、本発明の実施形態に係る半導体素子の製造方法について、図面を参照しながら説明する。
【００３２】
図１は、本実施形態に係る半導体基板１を模式的に示した図である。図１（ａ）は、半導体基板１の上面図である。図１（ｂ）は、図１（ａ）に示すマーキング領域９付近を拡大した図である。なお、図１では、ｘ軸方向を半導体基板１の垂直方向とし、ｘ軸の正方向を半導体基板１の上方向とする。また、ｙ軸方向を半導体基板１の水平方向とし、ｙ軸の正方向を半導体基板１の右方向とする。
【００３３】
図１（ａ）および（ｂ）に示すように、半導体基板１の形状は円形状である。半導体基板１は、半導体装置の回路が形成される有効チップで構成されるデバイス領域６と、その周辺領域８とで構成されている。図１（ａ）に示す有効チップ６１には、トランジスタなどの回路動作に寄与する素子を形成する領域（活性領域）が含まれる。また、デバイス領域６と周辺領域８との間には、デバイス領域６と周辺領域８とを区切るグリットライン領域７が設けられている。グリットライン領域７は、デバイス領域６の外周に沿って設けられる領域であり、その幅は、通常１００μｍである。なお、以下の説明では、デバイス領域６およびグリットライン領域７で構成される領域を回路形成領域と称す。
【００３４】
周辺領域８は、デバイス領域６およびグリットライン領域７の外側と、半導体基板１の内側との間に設けられる領域である。周辺領域８の下方には、ノッチ１０が印字されている。このノッチ１０と反対方向である周辺領域８の上方には、マーキング領域９が設けられている。マーキング領域９は、半導体基板１を識別するためのウエハＩＤが印字される領域である。印字方法としては、例えばレーザーによりドット印字する方法が挙げられる。なお、この印字の後に後述するＳＴＩ形成工程が行われる。
【００３５】
ここで通常の半導体基板１では、図１に示すように、マーキング領域９が回路形成領域の外側に設けられ、また当該回路形成領域から離れた位置に設けられている。ここで、本実施形態に係る半導体素子の製造方法は、図７に示した従来のＳＴＩ形成工程における素子分離工程において、回路の素子分離を行うための溝を、デバイス領域６に形成すると同時に、回路形成領域およびマーキング領域９に挟まれた位置にも形成することを特徴とする。
【００３６】
図１（ａ）および（ｂ）に示す溝領域１１は、回路形成領域およびマーキング領域９に挟まれた位置に形成された溝のパターンによって形成される領域である。溝領域１１は、図１（ｂ）に示すように、回路形成領域とマーキング領域との間に形成される。換言すれば、溝領域１１は、マーキング領域９と対向する回路形成領域の端部と、回路形成領域と対向するマーキング領域９の端部との間に形成されることとなる。なお、図１（ｂ）に示す有効チップ６１ａは、デバイス領域６を構成する有効チップ６１の中でマーキング領域９に最も近い位置に配置されるチップである。
【００３７】
次に、溝領域１１に形成される擬似活性領域のパターンについて説明する。擬似活性領域とは、デバイス領域６に形成される素子と同じパターンを有する領域であり、有効チップの取れ数に寄与しない領域である。また擬似活性領域のパターンは、溝領域１１に形成される溝のパターンが決まれば一意に特定されるパターンであり、ここでは、擬似活性領域のパターンについて説明する。
【００３８】
擬似活性領域のパターンは、デバイス領域６の活性領域パターン率とほぼ同等の活性領域パターン率となるように形成される。活性領域パターン率は、下式（１）で定義される。
（活性領域パターン率）＝（溝で囲まれた各疑似活性領域の総面積）／（溝領域１１全体の総面積）    …（１）
なお、活性領域パターン率は、下式（２）で定義されてもよい。
（活性領域パターン率）＝（各疑似活性領域の周辺長の総和）    …（２）
デバイス領域６の活性領域パターン率は、上式（１）および（２）中の擬似活性領域を活性領域とそれぞれ読み替えた式によって算出される。
【００３９】
擬似活性領域のパターン形状としては、例えば四角形等の疑似活性領域が複数形成されたパターン形状などが挙げられる。あるいは、擬似活性領域のパターン形状を、デバイス領域６に形成される活性領域のパターン形状と同じ形状にする。この場合、溝領域１１の活性領域パターン率と、デバイス領域６の活性領域パターン率とが同じ値になり、化学機械研磨工程における研磨速度が各領域において一致するので、より望ましい。
【００４０】
なお、上記擬似活性領域のパターンは、図７に示した従来のＳＴＩ形成工程における素子分離工程において形成される。つまり、素子分離工程において、デバイス領域６および溝領域１１の両方に素子分離を行うための溝が形成されることとなる。これにより、溝領域１１に形成される溝の深さは、デバイス領域６に形成される溝の深さと同等となる。
【００４１】
次に、溝領域１１のパターニングについて説明する。溝領域１１のパターンニングは、溝領域１１に擬似活性領域のパターンを形成するためのマスクパターン（以下、擬似活性領域用マスクパターンと称す）と、デバイス領域６に活性領域のパターンを形成するためのマスクパターン（以下、活性領域用マスクパターンと称す）とが同一面上に配置されたフォトマスク（以下、レクチルと称す）を用いて、ブラインド露光をすることによって行われる。溝のパターンを用いて換言すれば、溝領域１１のパターンニングは、溝領域１１に溝のパターンを形成するためのマスクパターンと、デバイス領域６に溝のパターンを形成するためのマスクパターンとが同一面上に配置されたレクチルを用いて、ブラインド露光をすることによって行われる。
【００４２】
次に、図２を参照して、本実施形態に係るレクチルの構成について具体的に説明する。図２は、本実施形態に係るレクチルの構成例を示した図である。なお、図２では、ｘ軸方向をレクチル画角１２の垂直方向とし、ｘ軸の正方向をレクチル画角１２の上方向とする。また、ｙ軸方向をレクチル画角１２の水平方向とし、ｙ軸の正方向をレクチル画角１２の右方向とする。
【００４３】
従来のレクチルは、レクチル画角１２内に、活性領域用マスクパターンが形成された活性領域用マスク領域１３のみが搭載されるものであった。これに対し、本実施形態に係るレクチルは、図２に示すように、同一のレクチル画角１２内に、活性領域用マスク領域１３と擬似活性領域用マスクパターンが形成された擬似活性領域用マスク領域１４とが搭載されるものである。擬似活性領域用マスク領域１４は、活性領域用マスク領域１３の外側であって、活性領域用マスク領域１３の上方向に搭載されている。なお、図２に示す活性領域用マスク領域１３は、その中心がレクチル画角１２の中心Ｏと一致する位置に配置されている。
【００４４】
デバイス領域６に活性領域のレジストパターンを形成する際、つまり、デバイス領域６に有効チップ形成する際、活性領域用マスク領域１３以外の領域を、露光装置からの露光光が透過しないように遮光する。その後、レクチル画角１２の全面を露光することで、デバイス領域６に活性領域のレジストパターンが形成される。
【００４５】
一方、溝領域１１に擬似活性領域のレジストパターンを形成する際、デバイス領域６に用いたレクチルと同一のレクチルを用いて、擬似活性領域用マスク領域１４以外の領域を遮光する。その後、擬似活性領域用マスク領域１４を半導体基板１上の所定位置（図２に示す溝領域１１の位置）に配置してレクチル画角１２の全面を露光する。これにより、溝領域１１にレジストパターンが形成される。このようにして、デバイス領域６および溝領域１１にレジストパターンをそれぞれ形成した後、当該レジストパターンをマスクとしてドライエッジングを行う。これにより、デバイス領域６には活性領域のパターンが、溝領域１１には擬似活性領域のパターンがそれぞれ形成される。
【００４６】
このように、本実施形態に係るレクチルは、同一のレクチル画角１２内に、活性領域用マスクパターンと擬似活性領域用マスクパターンとが形成されるものである。これにより、擬似活性領域用マスクパターンを形成した新たなレクチルを追加する必要がなく、また、新たなレクチルを追加することによるマスク工程を追加する必要もない。これにより、本実施形態に係るレクチルによれば、生産性の悪化ならびにチップコストの上昇を防ぐことができる。
【００４７】
なお、図２に示した活性領域用マスク領域１３は、図１（ａ）に示した全ての有効チップ６１で構成されるデバイス領域６に相当する大きさであってもよいし、数個分、または１個分の有効チップ６１で構成されるデバイス領域６に相当する大きさであってもよい。例えば、活性領域用マスク領域１３が１つ分の有効チップ６１で構成されるデバイス領域６に相当する場合、半導体基板１上に存在する有効チップ６１の数だけ、複数回露光してレジストパターンを形成することとなる。
【００４８】
ここで、上述した図１において、溝領域１１の垂直方向の幅がＤ１であるとする。また図２において、擬似活性領域用マスク領域１４の垂直方向の幅がＤ１であるとする。また、レクチル画角１２の四隅部１２１が邪魔になるため、擬似活性領域用マスク領域１４の水平方向の幅Ｗ１を、活性領域用マスク領域１３の水平方向の幅Ｗ２と同じ幅にすることができないとする。この場合、擬似活性領域用マスク領域１４の水平方向の幅Ｗ１を、活性領域用マスク領域１３の水平方向の幅Ｗ２の整数分の１とすればよい。図２では、幅Ｗ１が幅Ｗ２の約２分の１になっている。これにより、擬似活性領域用マスク領域１４がレクチル画角１２の四隅部１２１と接触することを防ぐことができる。また、擬似活性領域用マスク領域１４の水平方向の幅Ｗ１が、活性領域用マスク領域１３の水平方向の幅Ｗ２の２分の１となっている。したがって、擬似活性領域用マスク領域１４の水平方向の幅Ｗ１を、活性領域用マスク領域１３の水平方向の幅Ｗ２と同じ幅にした場合と同様の溝領域１１を形成するためには、擬似活性領域用マスク領域１４を横方向にずらしながら２回露光すればよいこととなる。
【００４９】
例えば図２において、活性領域用マスク領域１３が１つ分の有効チップ６１で構成されるデバイス領域６に相当する大きさであるとする。この場合、図１に示す有効チップ６１ａに対して、擬似活性領域用マスク領域１４を横方向にずらしながら２回露光すればよい。図３は、図２に示したレクチルを用いて溝領域１１に擬似活性領域のパターンを形成した後の様子を示す図である。図３に示すように、溝領域１１に擬似活性領域を形成する処理が、有効チップ６１ａの水平方向の幅の約２分の１のサイズ単位で、横方向にずれながら行われていることが分かる。また図３に示すように、溝領域１１の垂直方向の幅がＤ１となっていることも分かる。
【００５０】
なお、擬似活性領域用マスク領域１４の水平方向の幅Ｗ１は、活性領域用マスク領域１３の水平方向の幅Ｗ２と同じ幅であってもよい。図４は、本実施形態に係るレクチルにおいて、擬似活性領域用マスク領域１４の水平方向の幅Ｗ１を、活性領域用マスク領域１３の水平方向の幅Ｗ２とした場合を示す図である。なお、図４では、ｘ軸方向をレクチル画角１２の垂直方向とし、ｘ軸の正方向をレクチル画角１２の上方向とする。また、ｙ軸方向をレクチル画角１２の水平方向とし、ｙ軸の正方向をレクチル画角１２の右方向とする。
【００５１】
図４に示すレクチル画角１２では、幅Ｗ１とＷ２が同じになるため、擬似活性領域用マスク領域１４の垂直方向の幅Ｄ２を、レクチル画角の四隅部１２１と接触しないような幅にしなければならない。ここで、例えば垂直方向の幅Ｄ２が、上述した溝領域１１の垂直方向の幅Ｄ１より小さいとする。また図４において、活性領域用マスク領域１３が１つ分の有効チップ６１で構成されるデバイス領域６に相当する大きさであるとする。この場合、図１に示す近接有効チップ６１ａに対して、擬似活性領域用マスク領域１４を縦方向にずらしながら、溝領域１１の垂直方向の幅がＤ１となるまで、複数回露光すればよい。図５は、図４に示したレクチルを用いて溝領域１１に擬似活性領域のパターンを形成した後の様子を示す図である。図５に示すように、溝領域１１に擬似活性領域を形成する処理が、縦方向にずれながら溝領域１１の垂直方向の幅がＤ１となるまで複数回行われていることが分かる。
【００５２】
次に、図６を参照して、本実施形態に係る半導体素子の製造方法について説明する。図６は、本実施形態に係る半導体素子の製造工程を示す工程断面図である。本実施形態に係る半導体素子の製造工程は、図７に示した従来のＳＴＩ形成工程に対して、素子分離工程が異なる。以下、図６に示した本実施形態に係る半導体素子の製造工程について具体的に説明する。なお、図６（ａ）〜（ｄ）に示す半導体基板１の工程断面図は、図１（ｂ）に示す線Ａに沿って右方向からみた半導体基板１の断面を表している。また図６に示す線Ｂは、図１（ｂ）に示す線Ｂに相当する。また図６に示す線Ｃは、図１（ｂ）に示す線Ｃに相当する。また図６において、線ＣＢ間の領域は有効チップ６１ａの領域である。
【００５３】
まず、マーキング領域９にウエハＩＤを印字する。その後、半導体基板１上に、シリコン酸化膜２、シリコン窒化膜３を順に積層形成する。その後、図２または図４に示したフォトマスクを用いて、デバイス領域６のシリコン窒化膜３と、回路形成領域およびマーキング領域９に挟まれた位置のシリコン窒化膜３とにレジストパターンを形成する。その後、シリコン窒化膜３に形成されたレジストパターンをマスクとして、ドライエッジングによってデバイス領域６に回路の素子分離を行うための溝４を形成する。このように、この素子分離工程において、回路の素子分離を行うための溝４を、デバイス領域６に形成すると同時に、回路形成領域およびマーキング領域９に挟まれた位置にも形成する。図６（ａ）は、本実施形態に係る素子分離工程を示す工程断面図である。図６（ａ）において、デバイス領域６内における溝４以外の領域は、活性領域を示している。
【００５４】
素子分離工程後、熱酸化により溝４の内壁に薄い熱酸化膜を形成する。その後、酸化膜形成工程において、ＣＶＤ法により、絶縁膜である素子分離用酸化膜５によって溝４が埋まるように、半導体基板１上の全面に素子分離用酸化膜５を形成する。図６（ｂ）は、本実施形態に係る酸化膜形成工程を示す工程断面図である。
【００５５】
酸化膜形成工程後、化学機械研磨工程において、シリコン窒化膜３を研磨ストッパとしたＣＭＰ法によって半導体基板１を化学機械研磨し、シリコン窒化膜３の上部に形成された素子分離用酸化膜５を除去する。素子分離用酸化膜５を除去することで、図６（ｃ）に示すように、溝４にのみに素子分離用酸化膜５が残ることとなる。図６（ｃ）は、本実施形態に係る化学機械研磨工程を示す工程断面図である。
【００５６】
ここで、溝領域１１には、デバイス領域６に形成される溝４と同じ溝が形成されている。このため、全く溝４が形成されない領域が有効チップ６１ａに近接しない状態となる。これにより、図６（ｃ）に示すように、有効チップ６１ａ内の素子分離用酸化膜５の厚みを、他の有効チップ６１内の厚みと同じ厚みにすることができる。つまり、デバイス領域６に形成される溝４と同じ溝が溝領域１１に形成されることで、素子分離用酸化膜５の下地の段差が半導体基板１上において均一になり、研磨特性の変動を抑えることができる。その結果、図６（ｃ）に示すように、高段差の素子分離用酸化膜５が形成されることなく、半導体基板１の平坦化を図ることができる。
【００５７】
化学機械研磨工程後、シリコン窒化膜除去工程において、熱リン酸により、シリコン窒化膜３を除去する。図６（ｄ）は、本実施形態に係るシリコン窒化膜除去工程を示す工程断面図である。以上の工程によって、半導体基板１はトレンチ型素子分離構造をとることとなる。
【００５８】
以上のように、本実施形態によれば、従来のＳＴＩ形成工程における素子分離工程において、回路の素子分離を行うための溝４を、デバイス領域６に形成すると同時に、回路形成領域およびマーキング領域９に挟まれた位置にも形成する。これにより、新たな工程を追加することなく、マーキング領域９と回路形成領域との間の環境を改良することができる。つまり、化学機械研磨の際、半導体基板１全体に均一な研磨圧力がかかるようになり、マーキング領域９に最も近い位置に存在する有効チップ６１ａの研磨不足を解消することができる。その結果、正常なＳＴＩ構造を有する半導体素子を製造することができ、有効チップの取れ数が増加するので、チップコストを低減させることができる。
【００５９】
このように、本実施形態によれば、従来のＳＴＩ形成工程フローに対して、新たな工程を追加することなく、つまり、生産性をほとんど悪化させることなく、デバイス領域６の平坦化を図ることが可能となる。
【００６０】
また、本実施形態によれば、同一のレクチル画角１２内に、活性領域用マスクパターンと擬似活性領域用マスクパターンとが形成される。これにより、擬似活性領域用マスクパターンを形成した新たなレクチルを追加する必要がなく、また、新たなレクチルを追加することによるマスク工程を追加する必要もない。これにより、チップコストの上昇を防ぐことができ、また生産性の悪化を抑えることもできる。
【００６１】
なお、溝領域１１は、回路形成領域と隣接する位置に設けられ、回路形成領域から半導体基板１の外周に向かう方向に対して３ｍｍ以上の幅を有することがより好ましい。溝領域１１が、回路形成領域と隣接する位置に設けられ、回路形成領域から半導体基板１の外周に向かう方向に対して３ｍｍ以上の幅を有することにより、マーキング領域９に最も近い有効チップ６１ａの領域をさらに平坦にすることができる。
【００６２】
また、回路形成領域とマーキング領域９との間の最短距離が３ｍｍ以上であることがより好ましい。本実施形態に係る半導体素子の製造方法においては、溝領域１１に溝４が形成されるので、回路形成領域とマーキング領域９との間の最短距離が３ｍｍ以上である半導体基板１に対しても、従来のＳＴＩ形成工程フローに対して生産性をほとんど悪化させることなく、デバイス領域６の平坦化を図ることが可能となる。
【００６３】
なお、上述では、溝領域１１の垂直方向の幅がＤ１になるとした。ここで、図１（ｂ）において、マーキング領域９および回路形成領域の間の垂直方向の幅がＤ０であるとする。この場合、溝領域１１の垂直方向の幅Ｄ１は、幅Ｄ０と同じ幅になってもよいし、幅Ｄ０より小さい幅であってもよい。本発明においては、マーキング領域９および回路形成領域の間のいずれかの位置に溝４が少なくとも形成されればよく、当該溝４が形成されることで上述した本発明の効果を発揮することができる。
【産業上の利用可能性】
【００６４】
本発明に係る半導体素子の製造方法、およびその製造方法に用いられるフォトマスクは、従来のＳＴＩ形成工程フローに対して、新たな工程を追加することなく、また、新たなフォトマスクを追加することなく、デバイス領域の平坦化を図ることが可能な固体撮像装置の製造等に有用である。
【図面の簡単な説明】
【００６５】
【図１】本実施形態に係る半導体基板１を模式的に示した図
【図２】本実施形態に係るレクチルの構成例を示した図
【図３】図２に示したレクチルを用いて溝領域１１に擬似活性領域のパターンを形成した後の様子を示す図
【図４】本実施形態に係るレクチルにおいて、擬似活性領域用マスク領域１４の水平方向の幅Ｗ１を、活性領域用マスク領域１３の水平方向の幅Ｗ２とした場合を示す図
【図５】図４に示したレクチルを用いて溝領域１１に擬似活性領域のパターンを形成した後の様子を示す図
【図６】本実施形態に係る半導体素子の製造工程を示す工程断面図
【図７】従来のＳＴＩ形成工程を示す工程断面図
【図８】有効チップ６１のサイズが異なる半導体基板１を模式的に示した図
【符号の説明】
【００６６】
１    半導体基板
２    シリコン酸化膜
３    シリコン窒化膜
４    溝
５    素子分離用酸化膜
６    デバイス領域
７    グリットライン領域
８    周辺領域
９    マーキング領域
１０    ノッチ
１１    溝領域
１２    レチクル画角
１３    活性領域用マスク領域
１４    擬似活性領域用マスク領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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