(57)【要約】【課題】ｐ型基板を用いる裏面照射型固体撮像素子で撮像領域周辺部で発生する不要電荷の速やかな掃き出しを可能にする。【解決手段】ｐ型半導体基板１に形成された撮像領域２の裏面側から入射する被写界光を受光して受光量に応じた信号を蓄積しｐ型半導体基板１の表面側に設けた信号読出素子９，１０により信号を読み出す裏面照射型固体撮像素子において、撮像領域２の周辺部の表面側に、正電圧がバイアスされるｎウェル３，４を設ける。更に、ｎウェル３，４の表面部に形成され正電圧が印加されるｎ型高濃度拡散層５をｐ型半導体基板１の周囲端面に沿って設ける。【選択図】図１
2008205256.tif 000002
【特許請求の範囲】
【請求項１】
ｐ型半導体基板に形成された撮像領域の裏面側から入射する被写界光を受光して受光量に応じた信号を蓄積し該ｐ型半導体基板の表面側に設けた信号読出素子により前記信号を読み出す裏面照射型固体撮像素子において、前記撮像領域の周辺部の前記表面側に、正電圧がバイアスされるｎウェルを設けたことを特徴とする裏面照射型固体撮像素子。
【請求項２】
前記ｎウェルの表面部に形成され前記正電圧がバイアスされるｎ型高濃度拡散層が前記ｐ型半導体基板の周囲端面に沿って設けられることを特徴とする請求項１に記載の裏面照射型固体撮像素子。
【請求項３】
暗電流発生源となる外部接続用パッド穴を、前記ｎウェルが設けられる領域の周囲に設けたことを特徴とする請求項１または請求項２に記載の裏面照射型固体撮像素子。
【請求項４】
前記ｎウェルは前記周辺部の全周に渡って連続して設けられることを特徴とする請求項１乃至請求項３のいずれかに記載の裏面照射型固体撮像素子。
【請求項５】
前記ｎウェルの表面部にｐチャネルトランジスタ素子が形成されることを特徴とする請求項１乃至請求項４のいずれかに記載の裏面照射型固体撮像素子。
【請求項６】
前記ｎウェルの表面部にｐウェルが形成され、該ｐウェルに負電圧がバイアスされることを特徴とする請求項１乃至請求項５のいずれかに記載の裏面照射型固体撮像素子。
【請求項７】
前記撮像領域に形成される電荷蓄積領域と同一プロセスで前記ｎウェルの表面部分が埋め込みｎウェルとして製造されることを特徴とする請求項１乃至請求項６のいずれかに記載の裏面照射型固体撮像素子。
【請求項８】
前記ｐ型半導体基板の裏面全面に設けた高濃度ｐ型層と、前記撮像領域を囲む領域の前記表面側に形成されたｐウェルと、該ｐウェルの表面に接続された接地端子であって該接地端子―該ｐウェル―前記ｐ型半導体基板を通じて前記高濃度ｐ型層を接地する接地端子とを備えることを特徴とする請求項１乃至請求項７のいずれかに記載の裏面照射型固体撮像素子。
【請求項９】
前記正電圧がバイアスされる前記ｎウェルの内側の前記撮像領域を囲む領域のほぼ全周に渡って前記ｐウェルが形成されることを特徴とする請求項８に記載の裏面照射型固体撮像素子。
【請求項１０】
前記ｐ型半導体基板のｐ型不純物濃度が濃度勾配を有することを特徴とする請求項８または請求項９に記載の裏面照射型固体撮像素子。
【請求項１１】
裏面に高濃度ｐ型層を有するｐ型半導体基板に形成された撮像領域の裏面側から入射する被写界光を受光して受光量に応じた信号を蓄積し該ｐ型半導体基板の表面側に設けた信号読出素子により前記信号を読み出す裏面照射型固体撮像素子において、前記ｐ型半導体基板の表面側の前記撮像領域を囲む領域に形成されたｐウェルと、該ｐウェル表面に接続された接地端子であって該接地端子―該ｐウェル―前記ｐ型半導体基板を通して前記高濃度ｐ型層を接地する接地端子とを備えることを特徴とする裏面照射型固体撮像素子。
【請求項１２】
前記ｐウェルが、前記撮像領域を囲む領域のほぼ全周に渡って連続して設けられることを特徴とする請求項１１に記載の裏面照射型固体撮像素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は裏面照射型固体撮像素子に係り、特に、暗電流ノイズの信号電荷への混入を抑制するのに好適な構造を備える裏面照射型固体撮像素子に関する。
【背景技術】
【０００２】
ＣＭＯＳイメージセンサやＣＣＤイメージセンサ等の固体撮像素子には、表面照射型と裏面照射型とがある。イメージセンサの主要電子素子である信号読出回路（ＣＭＯＳイメージセンサであればトランジスタ回路及び配線層，ＣＣＤイメージセンサであれば配線を含む電荷転送路）が形成された半導体基板の一面側（この面を「表面側」ということにする。）と同一面で、被写体からの入射光を受光する構造になっているものが表面照射型である。
【０００３】
これに対し、裏面照射型とは、例えば下記特許文献１に記載されている様に、信号読出回路が形成された半導体基板表面側と反対側の面、すなわち、裏面で被写体からの入射光を受光する構造のものをいう。裏面照射型は、受光面積を表面照射型に比べて広くすることができ、また、量子効率が高く高感度であるという利点がある。
【０００４】
固体撮像素子で問題となる暗電流ノイズは、空乏層で発生する。このため、表面照射型では、信号電荷の蓄積領域（例えば、半導体基板に設けたｎ領域）表面のＳｉ／ＳｉＯ２界面を空乏化させない様に、ｐ型高濃度拡散層を蓄積領域の表面に形成し、その上部の一部を覆うように、遮光膜としても機能する金属電極を設け、これを接地する様にしている。また、厚い基板部で発生する（活性化エネルギ１．１２ｅＶ）電荷は、ｎ型半導体基板を正バイアスすることで外部に吸い出され、表面近傍の薄いフォトダイオード空乏層（２〜３μｍ）の寄与しかない状態にしている。
【０００５】
更に、信号電荷と一緒に発生したホールは、フォトダイオード表面のｐ型高濃度拡散層（ｐ型不純物濃度：〜１０１９／ｃｍ３）と素子分離帯である比較的高濃度のチャネルストップ（ｐ型不純物濃度：〜１０１７／ｃｍ３）とを通して移動し、グランド端子から外部に掃き出される構造にしている。
【０００６】
ホールの掃き出し抵抗が大きいと、フォトダイオードを設けた撮像領域の電位分布が非平衡な状態となり、有効撮像領域における中心画素と周辺画素との間で特性差が発生したりする。特に、ハイライト光によって大量に電子・ホール対が発生した場合には、過剰電子の掃き出しは垂直オーバーフロードレイン構造によって容易に行われるが、過剰ホールの掃き出しは細いチャネルストップ等を通して行われる為、掃き出しに所要の時間が必要となり、しばらく異常な撮像状態が続くような現象が生じる。また、電子シャッタ動作の有無でこの状態が変化するようなこともある。
【０００７】
これに対し、裏面照射型イメージセンサでは、裏面酸化膜の界面部全体が連続した高濃度ｐ層となるため、この高濃度ｐ層をきちんと接地配線している限り、ホールの掃き出しに対する不安は無い。
【０００８】
【特許文献１】特開２００６−３２４９７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、特許文献１記載の従来技術では、この高濃度ｐ層を接地する配線の為に、半導体基板を貫通するスルーホールを形成しこのスルーホールに金属を埋め込まなければならない。しかし、５〜１０μｍもの深さのスルーホールに均一に金属を埋め込むことは困難であり、裏面照射型固体撮像素子の製造コストが嵩んでしまうという問題がある。
【００１０】
また、撮像領域周辺で発生する不要電子が撮像領域内に入り込まないよう如何にブロックするかということも、ｐ型半導体基板を採用する裏面照射型イメージセンサでは問題となる。表面照射型イメージセンサでは、光入射方向の光電変換領域の深さが２〜３μｍであるのに対し、裏面照射型イメージセンサでは、光電変換領域の深さが５〜１０μｍとかなり厚くなっている。また、表面だけでなく、裏面にもＳｉＯ２とＳｉの界面があるため、暗電流源となる領域が広い。
【００１１】
暗電流の最も大きな発生源は、空乏化したＳｉＯ２とＳｉとの界面である。結晶である基板のＳｉとアモルファルである酸化膜のＳｉＯ２との界面には、高い面密度でダングリングボンドが発生し、このダングリングボンドの準位がＳｉのバンドギャップの中央であるため、界面が空乏化すると（活性化エネルギ０．５ｅＶ）発生中心として働き、暗電流源になってしまう。
【００１２】
また、Ｓｉ結晶の内部でも欠陥が存在すれば発生中心として働き、室温での励起確率は低くとも、厚いＳｉ層全体でバンドギャップ自体を飛び越えて（活性化エネルギ１．１２ｅＶ）発生する電子も無視できないという問題がある。
【００１３】
特に、外部配線用に設けた表面の金属パッドを露出させるためにシリコン基板に貫通ホールを形成すると、その内周面が非常に高密度の暗電流発生源になってしまう。また、半導体チップの周囲端面にはｐ型のシリコン層が露出するので、この周囲の端面から発生する電子も考慮する必要がある。
【００１４】
本発明の目的は、撮像領域以外で発生した暗電流つまりノイズとなる不要電子が撮像領域の信号電荷蓄積部に混入するのを阻止する構造を持ち、また、裏面高濃度ｐ層の接地抵抗を減らす構造を持った裏面照射型固体撮像素子を提供することにある。
【課題を解決するための手段】
【００１５】
本発明の裏面照射型固体撮像素子は、ｐ型半導体基板に形成された撮像領域の裏面側から入射する被写界光を受光して受光量に応じた信号を蓄積し該ｐ型半導体基板の表面側に設けた信号読出素子により前記信号を読み出す裏面照射型固体撮像素子において、前記撮像領域の周辺部の前記表面側に、正電圧がバイアスされるｎウェルを設けたことを特徴とする。
【００１６】
本発明の裏面照射型固体撮像素子は、前記ｎウェルの表面部に形成され前記正電圧がバイアスされるｎ型高濃度拡散層が前記ｐ型半導体基板の周囲端面に沿って設けられることを特徴とする。
【００１７】
本発明の裏面照射型固体撮像素子は、暗電流発生源となる外部接続用パッド穴を、前記ｎウェルが設けられる領域の周囲に設けたことを特徴とする。
【００１８】
本発明の裏面照射型固体撮像素子は、前記ｎウェルは前記周辺部の全周に渡って連続して設けられることを特徴とする。
【００１９】
本発明の裏面照射型固体撮像素子は、前記ｎウェルの表面部にｐチャネルトランジスタ素子が形成されることを特徴とする。
【００２０】
本発明の裏面照射型固体撮像素子は、前記ｎウェルの表面部にｐウェルが形成され、該ｐウェルに負電圧がバイアスされることを特徴とする。
【００２１】
本発明の裏面照射型固体撮像素子は、前記撮像領域に形成される電荷蓄積領域と同一プロセスで前記ｎウェルの表面部分が埋め込みｎウェルとして製造されることを特徴とする。
【００２２】
本発明の裏面照射型固体撮像素子は、前記ｐ型半導体基板の裏面全面に設けた高濃度ｐ型層と、前記撮像領域を囲む領域の前記表面側に形成されたｐウェルと、該ｐウェルの表面に接続された接地端子であって該接地端子―該ｐウェル―前記ｐ型半導体基板を通じて前記高濃度ｐ型層を接地する接地端子とを備えることを特徴とする。
【００２３】
本発明の裏面照射型固体撮像素子は、前記正電圧がバイアスされる前記ｎウェルの内側の前記撮像領域を囲む領域のほぼ全周に渡って前記ｐウェルが形成されることを特徴とする。
【００２４】
本発明の裏面照射型固体撮像素子は、前記ｐ型半導体基板のｐ型不純物濃度が濃度勾配を有することを特徴とする。
【００２５】
本発明の裏面照射型固体撮像素子は、裏面に高濃度ｐ型層を有するｐ型半導体基板に形成された撮像領域の裏面側から入射する被写界光を受光して受光量に応じた信号を蓄積し該ｐ型半導体基板の表面側に設けた信号読出素子により前記信号を読み出す裏面照射型固体撮像素子において、前記ｐ型半導体基板の表面側の前記撮像領域を囲む領域に形成されたｐウェルと、該ｐウェル表面に接続された接地端子であって該接地端子―該ｐウェル―前記ｐ型半導体基板を通して前記高濃度ｐ型層を接地する接地端子とを備えることを特徴とする。
【００２６】
本発明の裏面照射型固体撮像素子は、前記ｐウェルが、前記撮像領域を囲む領域のほぼ全周に渡って連続して設けられることを特徴とする。
【発明の効果】
【００２７】
本発明によれば、基板周辺部で発生した不要電子が速やかにｎウェルを通して外部に廃棄され、また、基板内部で発生したホールが速やかに裏面高濃度ｐ型層から外部に廃棄されるため、高Ｓ／Ｎで高感度な被写体画像を撮像することが可能となる。
【発明を実施するための最良の形態】
【００２８】
以下、本発明の一実施形態について、図面を参照して説明する。
【００２９】
図１は、本発明の一実施形態に係る裏面照射型固体撮像素子を表面側から見た平面図である。本実施形態の裏面照射型固体撮像素子を形成する半導体基板１はｐ型でなる。このｐ型半導体基板１の中央矩形部分２が画素領域（図１紙面の裏側（半導体基板１の裏面側）から入射する被写界光を受光する撮像領域）及び水平電荷転送路（ＨＣＣＤ）領域９であり、本実施形態では、半導体基板１のうち画素領域２，ＨＣＣＤ領域９を除く領域の全ての表面側にｎウェル３，４を形成してある。
【００３０】
図示するｎウェル３は、半導体基板１の上辺に沿う長手の矩形領域であり、ｎウェル４は、残りの広い矩形領域である。ｎウェル３，４を区分けする境界部分及び半導体基板１の外周枠部分５には、ｎウェル上の表面に露出する高濃度ｎ型拡散層が形成されている。このｎ型拡散層５にアルミパッド１２を介して正バイアス電圧を印加することで、ｎウェル３，４に正電圧を印加する。
【００３１】
ｎウェル３の表面側に矩形領域３より小面積となる矩形のｐウェル６を形成することで２重ウェル構造を形成し、ｐウェル６に負バイアス電圧を印加している。このｐウェル６を形成した部分に、アルミパッド７が設けられる。
【００３２】
ｎウェル４の基板下辺に沿う部分には、図示の例ではアルミパッド８が設けられている。そして、ｎウェル４に囲まれた画素領域２の下辺に沿うｎウェル４の境界部分には、水平電荷転送路（ＨＣＣＤ）領域９が設けられており、また、ＨＣＣＤの出力側の矩形領域１０には、ＨＣＣＤにより転送されてきた信号電荷の電荷量を電圧値信号に変換するアンプ（ＡＭＰ）が形成される。
【００３３】
図１に示す画素領域２，ＨＣＣＤ形成領域９，アンプ領域１０を囲む太線１１で示した枠部分は、後述の図６に示すｐウェル１７が形成され、このｐウェル１７をパッド１６を介して接地することで、後述する裏面の高濃度ｐ層（ｐ＋＋層）２５を接地する。
【００３４】
図１に示す画素領域２の右側や左側には、ｎウェル４が広い面積で表面側に露出しているが、固体撮像素子に必要となるトランジスタ等の素子を形成する場合には、このｎウェルの表面側にｐウェルを形成して二重ウェル構造とし、ｐウェル上にトランジスタ素子等を形成したり、あるいは、ｎウェルの表面にｐチャネルトランジスタ素子を形成し、保護回路や上記アンプ（ＡＭＰ）等を形成する。
【００３５】
図２は、図１のII―II線位置すなわち画素領域における断面模式図である。本実施形態の裏面照射型固体撮像素子１００は、インターライン型ＣＣＤであり、ｐ型半導体基板１の表面側に垂直電荷転送路（ＶＣＣＤ）２１とフォトダイオード２２とが形成され、裏面側に、カラーフィルタ（赤（Ｒ），緑（Ｇ），青（Ｂ））層２３及びマイクロレンズ２４が積層される。
【００３６】
半導体基板１の裏面側表面部には高濃度ｐ＋＋層２５が形成され、この高濃度ｐ＋＋層２５が、図１で説明したｐウェル１７を介して接地される。高濃度ｐ＋＋層２５の上には入射光に対して透明な酸化シリコンや窒化シリコン等の絶縁層２６が積層され、その上に、窒化シリコンやダイヤモンド構造炭素膜等の入射光に対して透明な高屈折率層２７が積層され、その上に、カラーフィルタ層２３，マイクロレンズ（トップレンズ）層２４が順に積層される。各マイクロレンズ２４は、対向する位置に設けられた対応のフォトダイオード２２の中心に焦点が合うように形成される。
【００３７】
カラーフィルタ層２３は画素（フォトダイオード）単位に区画され、カラーフィルタ層２３の半導体基板１側の隣接区画間には、画素間の混色を防ぐための遮光部材２８が設けられる。
【００３８】
半導体基板１の表面側に形成される垂直電荷転送路（ＶＣＣＤ）２１は、ｎ＋層の埋め込みチャネル３１と、半導体基板１の表面側最表面に形成されたシリコン酸化膜やＯＮＯ（酸化膜―窒化膜―酸化膜）構造の絶縁膜でなるゲート絶縁層３２を介して積層された転送電極膜３３とで構成される。
【００３９】
垂直電荷転送路２１は、図１の水平電荷転送路（ＨＣＣＤ）が延びる方向に対して垂直方向に延びる様に形成され、且つ、複数本の垂直電荷転送路２１が形成される。そして、隣接する垂直電荷転送路２１間に、垂直電荷転送路２１に沿う方向に複数のフォトダイオード２２が所定ピッチで形成される。
【００４０】
フォトダイオード２２は、本実施形態では、ｐ型半導体基板１の表面側に形成されたｎ層３５とその下に形成されたｎ−層３６とで構成される。そして、ｎ層３５の表面部に暗電流抑制用の薄いｐ型高濃度（ｐ＋）表面層３８が形成され、表面層３８の中央表面部に、コンタクト部としてｎ＋層３９が形成される。
【００４１】
垂直電荷転送路２１の埋め込みチャネル（ｎ＋層）３１の下には基板１よりｐ濃度の高いｐ層４１が形成されており、このｎ層３１及びｐ層４１と、図示の例では右隣のフォトダイオード２２との間に、素子分離帯としてのｐ＋領域４２が形成される。各ｐ層４１の下には、半導体基板１より高濃度なｐ−領域４２が設けられ、隣接するフォトダイオード２２間の素子分離が図られる。各ｐ−領域４２は、上述した画素区画部分すなわち遮光部材２８に対応する箇所に設けられる。
【００４２】
垂直電荷転送路２１の埋め込みチャネル３１の下に形成されたｐ層４１は、図示の例では左隣のｎ層３５の表面端部の上まで延び、この端部分のｐ＋表面層３８は、ｎ層３５の右端面位置より後退した位置になっている。そして、転送電極膜３３の左端面は、ｐ層４１の左端面まで重なる様に延設され、ｎ層３５と、転送電極膜３３及びｐ層４１の表面端部とが若干オーバーラップする構成になっている。
【００４３】
この様なオーバーラップ構成が可能なのは、裏面照射型では半導体基板１の表面側に面積的な余裕があるためである。表面照射型では、面積的余裕がないため、転送電極膜の端部はフォトダイオードの端部に一致する位置までしか延設できず、間にｐ層を介在させることができない。
【００４４】
本実施形態の様に、転送電極膜３３とｎ層３５との間にｐ層４１を介在させると、転送電極膜（読出電極兼用）３３に印加する読出電圧の低電圧化を図ることができ、ＣＣＤ型固体撮像素子の低消費電力化を図ることが可能となる。
【００４５】
半導体基板１の最表面に形成される絶縁層３２の上に例えばポリシリコン膜でなる転送電極膜３３が形成され、その上に、絶縁層４５が積層される。そして、ｎ＋層３９の上の絶縁層３２，４５に開口が開けられ、絶縁層４５の上に金属電極４６が積層されることで、ｎ＋層３９と電極４６とがコンタクトされる。電極４６は、この裏面照射型固体撮像素子１００のオーバーフロードレインとして機能する。
【００４６】
図３は、図１のIII―III線位置における断面模式図である。ｐ型半導体基板１の表面側にはｎウェル４が形成され、その表面に反転防止層１３が形成され、その上に厚手の酸化膜３２が形成される。半導体基板１の裏面側には高濃度ｐ＋＋表面層２５が形成され、その裏面側表面には絶縁層２６が設けられる。
【００４７】
外部配線用のアルミパッド８が表面側に設けられ、裏面側からアルミパッド８に達する貫通ホール１４が開けられる。貫通ホール１４は、内周面にｎウェル４が露出しない位置に設けられる。
【００４８】
図４は、図１のIV―IV線位置における断面模式図である。ｐ型半導体基板１の表面側にはｎウェル３（ｎウェル４と同時にｎウェル４と連続して形成される。）が形成され、その表面側にｐウェル６が形成される。表面側最表面には厚手の酸化膜３２が形成され、その上に、アルミパッド７が積層される。半導体基板１の裏面側には高濃度ｐ＋＋層２５が形成され、その上に、絶縁層２６が設けられる。
【００４９】
配線用のアルミパッド７に達する貫通ホール１５が裏面側から開けられる。貫通ホール１５の内周面にｎウェル３が露出しない位置に貫通ホール１５が設けられる。
【００５０】
図５は、図１のＶ―Ｖ線位置における断面模式図である。ｐ型半導体基板１の表面側にはｎウェル４が形成され、その表面所定領域に高濃度ｎ＋拡散層５が形成され、その上に薄い酸化膜３２が形成される。ｎ＋拡散層５の上の酸化膜３２には開口が設けられ、この開口の上部にアルミパッド１２が設けられる。このアルミパッド１２に、図１に示す正バイアス電圧が印加される。ｐ型半導体基板１の裏面側にはｐ＋＋層２５が形成され、その上に、絶縁層２６が設けられる。
【００５１】
図６は、図１のVI―VI線位置における断面模式図であり、水平電荷転送路（ＨＣＣＤ）９の幅方向断面模式図である。ｐ型半導体基板１の裏面側にはｐ＋＋層２５が形成され、その上に絶縁層２６が形成される。
【００５２】
ｐ型半導体基板１の表面側には、ｎウェル４が形成される。このｎウェル４は、水平電荷転送路９の真下から左側に設けられており、右側すなわち撮像領域２側には設けられていない。そして、半導体基板１の表面側にｐウェル１７が形成される。このｐウェルは、図４のｐウェル６と同一製造工程で形成される。
【００５３】
ｐウェルの表面側には、水平電荷転送路９の埋め込みチャネルとなるｎ層９ａが形成され、半導体基板１の表面には薄い酸化膜３２が形成され、その上に、水平電荷転送路９の転送電極膜９ｂがポリシリコン等で形成される。
【００５４】
図７は、図１のVII―VII線位置における断面模式図であり、アンプ部１０のゲートにおける幅方向断面模式図である。ｐ型半導体基板１の裏面側にはｐ＋＋層２５が形成され、その上に絶縁層２６が形成される。
【００５５】
ｐ型半導体基板１の表面側にはｎウェル４が形成され、その上に、ｐウェル１７が形成され、その上に酸化膜３２が形成される。酸化膜３２の上にはゲート電極膜９ｂがポリシリコン等で形成されるが、ゲート電極９ｂ直下の酸化膜３２は、薄手に形成されている。
【００５６】
図８は、図１のVIII―VIII線位置における断面模式図であり、ｐウェル１７を設置する箇所の断面模式図である。ｐ型半導体基板１の裏面側にはｐ＋＋層２５が形成され、その上に絶縁層２６が形成される。
【００５７】
ｐ型半導体基板１の表面側にはｐウェル１７が形成され、その上に、高濃度ｐ型層１８がコンタクト部として形成され、半導体基板１の表面に薄い酸化膜３２が形成される。コンタクト部１８の上の酸化膜３２は除去され、その上に、アルミパッド１６が設けられる。このアルミパッド１６がアースに接続される。
【００５８】
上述したｎウェル３，４は、フォトダイオード２２を構成するｎ領域３５，３６等を製造するときに一緒に製造するのが好ましく、製造に必要なマスク数や製造工程数が減少することでコスト低減を図ることが可能となる。この図８に示す構造は、撮像領域２やＨＣＣＤ領域９を囲む全周に渡って形成するのが良い。
【００５９】
斯かる構成の裏面照射型固体撮像素子１００で被写体画像を撮像する場合、被写界からの入射光は、半導体基板１の裏面側から入射する。この入射光は、図２のマイクロレンズ２４で集光され、カラーフィルタ層２３を通り、半導体基板１内に浸入する。
【００６０】
マイクロレンズ２４で集光された光が半導体基板１内に入射すると、この入射光は当該マイクロレンズ２４及びカラーフィルタ２３に対応するフォトダイオード２２の方向に集光しながら進み、半導体基板１に光吸収され、光電変換されて正孔電子対が発生する。
【００６１】
裏面照射型固体撮像素子１００では、半導体基板１の裏面からフォトダイオードを構成するｎ領域２２までの距離を、９μｍ程度の厚さにしているため、入射光が半導体基板１の表面側に設けたｎ＋領域すなわち電荷転送路２１に達するまでに全て基板１に吸収され光電変換されてしまう。従って、垂直電荷転送路２１を遮光する必要がない。
【００６２】
各画素の光電変換領域（ｐ＋＋層２５からｎ領域３５までの領域）で発生した電子は、当該画素におけるｎ領域３５に蓄積され、読出電極兼用の転送電極膜３３に読出電圧が印加されると、ｎ領域３５から、図２に示す例では右隣の埋め込みチャネル３１に読み出される。以後、垂直電荷転送路２１に沿って水平電荷転送路（ＨＣＣＤ）９まで転送され、水平電荷転送路９に沿ってアンプ１０まで転送され、アンプ１０が信号電荷量に応じた電圧値信号を撮像画像信号として出力する。
【００６３】
ｐ型半導体基板１の光電変換領域で発生した正孔（ホール）が基板１内でふらつくと、図１の撮像領域２の中央部分と周辺部分とでホール掃き出しムラが生じ、画素特性に差が生じてしまう。しかし、本実施形態の裏面照射型固体撮像素子１００では、半導体基板１で発生したホールを裏面の略全面に設けられたｐ＋＋層２５で吸い取り、これを次の様にして安定的にアースに掃き出すことができる。
【００６４】
撮像領域２及び水平電荷転送路９，アンプ部１０の周囲には、図６，図７，図８で説明した様に、ｐ型半導体基板１に接するｐウェル１７が所要の幅で設けられており、トータルとしてのｐウェル１７の面積は広くなっている。
【００６５】
表面側に設けるｐウェル１７と、裏面の高濃度ｐ＋＋層２５との間の単位面積当たりの抵抗値は高いが、ｐウェル１７のトータルの面積が広いために、ｐウェル１７とｐ＋＋層２５との間の合成抵抗値は十分低くなり、ｐウェル１７を接地することで、ｐ＋＋層２５を低抵抗でグランドに接続できる。
【００６６】
半導体基板１の撮像領域２で発生したホールは、速やかにｐ＋＋層２５に吸い寄せられ、撮像領域２を取り囲むように設けられた枠部分１１で、図８に示すｐウェル１７側に移動し、パッド１６を介してグランドに安定的に掃き出される。
【００６７】
尚、図８に示す半導体基板１を、ｐ型濃度が裏面側に行くに従って高濃度になる濃度勾配付きｐ型基板とすることで、更に抵抗値が下がり、ホールの更に速やかな掃き出しが可能となる。
【００６８】
裏面照射型固体撮像素子１００は、裏面にも広いＳｉ／ＳｉＯ２界面が存在し、これが暗電流発生源となるが、本実施形態では、裏面全面にｐ＋＋層２５を設けているため、Ｓｉ／ＳｉＯ２界面（２５と２６の間の界面）で発生した暗電流は、ｐ＋＋層２５中のホールと再結合して消滅し、ｎ領域３５の方向に流れてノイズになることはない。また、ｎ領域３５の表面側におけるＳｉ／ＳｉＯ２界面で発生した暗電流も、ｐ＋表面層３８中のホールと再結合して消滅し、ｎ領域３５の信号電荷と混じることはない。
【００６９】
撮像領域２の周辺部で発生した電子は、これが撮像領域２内に入らない様にブロックする必要がある。図１に示す例では、表面側の金属パッド７，８を裏面側から露出させるために半導体基板１に貫通ホール１４，１５（図３，図４）を開けるが、この貫通ホール１４，１５の内周面は高密度の暗電流発生源になってしまう。また、半導体基板（チップ）１の周囲の端面もｐ型シリコン層が露出するため、この端面からも電子が発生してしまう。
【００７０】
ｐ型シリコン基板を採用する裏面照射型イメージセンサでは、基板で発生した不要電子が基板内でふらつき、これが画素領域（撮像領域）まで入り込んでフォトダイオードに蓄積されてしまうと、これがノイズ成分になってしまう。このため、基板内で発生した不要電子を、外部に廃棄するドレイン構造を設ける必要がある。本実施形態では、ｎウェル３，４及びｎ型拡散層５がこのドレイン構造になっている。
【００７１】
図９は、ｎウェルによるドレイン構造を説明する図である。ｐ型半導体基板１には高濃度のｎ型埋め込み拡散層３が板状に形成され、その周囲に薄いｎ型層３が表面まで形成されることで、ｎウェル３が形成される。表面まで形成された部分に外部から正バイアス電圧が印加される。尚、図９に示すｎウェル接続部９は、図２のｎ領域３５，３６と同一プロセスで形成するのが製造工程数を削減する上で好ましい。ｎウェルｐ型半導体基板１の裏面側には高濃度ｐ層２５が形成され、ｎウェル３の中心表面部に形成されたｐウェル６の表面には、例えばトランジスタのドレイン，ソースが形成される。
【００７２】
図１０は、ｎウェル３に正電圧１３Ｖ、ｐウェル６に負電圧−８Ｖ、裏面高濃度ｐ層２５に０Ｖ、ドレイン，ソースに＋１３Ｖを印加したときのシミュレーション結果を示す図である。ｎウェル３により、基板のかなりの深さまで空乏化している様子が分かる。
【００７３】
そこで、本実施形態の裏面照射型固体撮像素子では、撮像領域２を除き、バッド７，８の周りや、アルミ配線の下側、ＨＣＣＤ９の下側、アンプ１０の下側等、デバイスを製造する箇所を二重ウェル構造としてｎウェルを設け、それ以外の領域も表面まで露出するｎウェルを設けて空乏化領域を広くとっている。これにより、上記の暗電流発生源から発生した電子は、ｎウェルに吸い寄せられ、更に図１，図５で説明した高濃度ｎ型拡散層５を通して外部に廃棄される。
【００７４】
更に本実施形態では、不要電子を外部に廃棄するｎ型拡散層５を、暗電流発生源近傍に設けているため、より速やかな廃棄が可能となっている。即ち、ｎ型拡散層５を、暗電流発生源であるチップの周囲端面に沿って枠状に設け、また、暗電流発生源であるパッド７列，パッド８列に沿って設けているため、パッド用貫通ホールの内周面から発生した暗電流は、撮像領域２内に入り込む前に速やかに最も近いｎ型拡散層５に流れ込み外部に廃棄される。
【００７５】
尚、上述した裏面照射型固体撮像素子は、信号読出回路がＣＣＤタイプであるが、ＣＭＯＳタイプ等のものにも上述した実施形態を適用可能であることはいうまでもない。
【産業上の利用可能性】
【００７６】
本発明に係る裏面照射型固体撮像素子は、暗電流の信号電荷への混入を抑制することができるため、高Ｓ／Ｎで高感度，高効率の固体撮像素子として有用である。
【図面の簡単な説明】
【００７７】
【図１】本発明の一実施形態に係る裏面照射型固体撮像素子（ＣＣＤタイプ）の表面側の平面図である。
【図２】図１に示すII―II線位置における撮像領域の断面模式図である。
【図３】図１に示すIII―III線位置における断面模式図である。
【図４】図１に示すIV―IV線位置における断面模式図である。
【図５】図１に示すＶ―Ｖ線位置における断面模式図である。
【図６】図１に示すVI―VI線位置における断面模式図である。
【図７】図１に示すVII―VII線位置における断面模式図である。
【図８】図１に示すVIII―VIII線位置における断面模式図である。
【図９】シミュレーション用のモデル構造図である。
【図１０】シミュレーション結果の電位プロファイルを示す図である。
【符号の説明】
【００７８】
１  ｐ型半導体基板
２  撮像領域（画素領域）
３，４  ｎウェル
５  高濃度ｎ型拡散層
６  ｐウェル
７，８  アルミパッド
９  水平電荷転送路
９ａ  埋め込みチャネル
９ｂ  転送電極膜
１０  アンプ部
１１  ｐウェルを設ける枠部分
１２，１６  接続用パッド
１７  ｐウェル
２１  垂直電荷転送路
２２  フォトダイオード（ｎ領域）
２３  カラーフィルタ層
２４  マイクロレンズ
２５  裏面高濃度ｐ＋＋層
２８  遮光部材
３８  表面高濃度ｐ型層
３９  高濃度ｎ型層
４６  オーバードレイン用金属電極
【図１】
2008205256.tif 000003
【図２】
2008205256.tif 000004
【図３】
2008205256.tif 000005
【図４】
2008205256.tif 000006
【図５】
2008205256.tif 000007
【図６】
2008205256.tif 000008
【図７】
2008205256.tif 000009
【図８】
2008205256.tif 000010
【図９】
2008205256.tif 000011
【図１０】
2008205256.tif 000012