(57)【要約】【課題】層間膜のアウトガスから磁気抵抗効果素子を保護し、磁気特性の劣化を抑制する。【解決手段】磁気ランダムアクセスメモリの製造方法は、磁気抵抗効果素子２３となる材料層を形成する工程と、材料層の少なくとも一部を加工し、磁気抵抗効果素子２３を形成する工程と、材料層の少なくとも一部を加工した装置内において、真空一貫状態で、磁気抵抗効果素子２３の側面を覆う保護膜２４を形成する工程と具備する。【選択図】      図２
2008141210.tif 000002
【特許請求の範囲】
【請求項１】
磁気抵抗効果素子となる材料層を形成する工程と、
前記材料層の少なくとも一部を加工し、前記磁気抵抗効果素子を形成する工程と、
前記材料層の少なくとも一部を加工した装置内において、真空一貫状態で、前記磁気抵抗効果素子の側面を覆う第１の保護膜を形成する工程と
を具備することを特徴とする磁気ランダムアクセスメモリの製造方法。
【請求項２】
前記第１の保護膜上に前記第１の保護膜と異なる材質の第２の保護膜を形成する工程をさらに具備することを特徴とする請求項１に記載の磁気ランダムアクセスメモリの製造方法。
【請求項３】
前記第２の保護膜は、前記材料層の少なくとも一部を加工した装置内において、真空一貫状態で形成することを特徴とする請求項２に記載の磁気ランダムアクセスメモリの製造方法。
【請求項４】
前記第２の保護膜は、前記磁気抵抗効果素子の前記側面の上方の前記第１の保護膜上にのみ設けられるように加工する工程をさらに具備することを特徴とする請求項２に記載の磁気ランダムアクセスメモリの製造方法。
【請求項５】
前記第１及び第２の保護膜は、スパッタ法、プラズマＣＶＤ法、ＡＬＤ法のいずれかで形成されることを特徴とする請求項２乃至４のいずれか１項に記載の磁気ランダムアクセスメモリの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トンネル型磁気抵抗（ＴＭＲ：Tunneling Magneto Resistive）効果により“１”、“０”情報を記憶するＭＴＪ（Magnetic Tunnel Junction）素子を利用してメモリセルを構成した磁気ランダムアクセスメモリ（ＭＲＡＭ：Magnetic Random Access Memory）の製造方法に関する。
【背景技術】
【０００２】
近年、新たな原理により情報を記憶するメモリが数多く提案されているが、そのうちの一つに、トンネル磁気抵抗（Tunneling Magneto Resistive）効果を利用した磁気ランダムアクセスメモリがある。
【０００３】
磁気ランダムアクセスメモリは、ＭＴＪ（Magnetic Tunnel Junction）素子により“１”、“０”情報を記憶する。このＭＴＪ素子は、磁化の固定された固定層と、磁化が反転する記録層と、これら固定層及び記録層に挟まれたトンネル絶縁膜とを含んで構成される。そして、ＭＴＪ素子に記憶される“１”、“０”情報は、固定層及び記録層の磁化の向きが平行又は反平行かによって判断される。
【０００４】
しかしながら、上記従来の磁気ランダムアクセスメモリでは、ＭＴＪ素子の周囲に埋め込まれた層間膜からのアウトガス（例えばＨ２Ｏ）によって、ＭＴＪ素子の接合分離側壁の磁性体及びトンネル絶縁膜の特性が劣化する。このため、ＭＴＪ素子の磁気特性が劣化していた。
【０００５】
尚、この出願の発明に関連する先行技術文献情報としては、次のようなものがある。
【特許文献１】特開2003-243630号公報
【特許文献２】特開2002-299726号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、層間膜のアウトガスから磁気抵抗効果素子を保護し、磁気特性の劣化を抑制することが可能な磁気ランダムアクセスメモリの製造方法を提供する。
【課題を解決するための手段】
【０００７】
本発明は、前記課題を解決するために以下に示す手段を用いている。
【０００８】
本発明の一視点による磁気ランダムアクセスメモリの製造方法は、磁気抵抗効果素子となる材料層を形成する工程と、前記材料層を加工し、前記磁気抵抗効果素子を形成する工程と、前記材料層の少なくとも一部を加工した装置内において、真空一貫状態で、前記磁気抵抗効果素子の側面を覆う第１の保護膜を形成する工程とを具備する。
【発明の効果】
【０００９】
本発明によれば、層間膜のアウトガスから磁気抵抗効果素子を保護し、磁気特性の劣化を抑制することが可能な磁気ランダムアクセスメモリの製造方法を提供できる。
【発明を実施するための最良の形態】
【００１０】
本発明の実施の形態を以下に図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１１】
［第１の実施形態］
第１の実施形態は、層間膜のアウトガスから磁気抵抗効果素子であるＭＴＪ（Magnetic Tunnel Junction）素子を保護する保護膜が単層の場合の例である。
【００１２】
図１は、本発明の第１の実施形態に係る磁気ランダムアクセスメモリの概略的な平面図を示す。図２は、図１のＩＩ−ＩＩ線に沿った断面図を示す。以下に、第１の実施形態に係る磁気ランダムアクセスメモリの構造について説明する。
【００１３】
図１及び図２に示すように、ビット線（ＢＬ）２８がＸ方向に延在され、書き込みワード線（ＷＷＬ）１９がＹ方向に延在され、これらビット線２８及び書き込みワード線１９交点付近にＭＴＪ素子（ＭＴＪ）２３が配置されている。このＭＴＪ素子２３の下には下部電極２０が配置され、ＭＴＪ素子２３の上には上部電極２２が配置されている。上部電極２２は、コンタクト２７を介して、ビット線２８に接続されている。下部電極２０は、コンタクト１７ａ，１７ｂ，１７ｃ及び配線１８ａ，１８ｂを介して、ＭＯＳＦＥＴ１５のドレイン拡散層１４ａに接続されている。ＭＯＳＦＥＴ１５のソース拡散層１４ｂは、コンタクト１７ｄ及び配線１８ｃを介して、例えばグランドに接続されている。
【００１４】
このようなメモリセルにおいて、ＭＴＪ素子２３の形成されていない領域の下部電極２０の上面、ＭＴＪ素子２３及び上部電極２２の側面、コンタクト２７の形成されていない領域の上部電極２２の上面には、保護膜２４が形成されている。すなわち、ＭＴＪ素子２３の側面は保護膜２４で覆われており、この保護膜２４によってＭＴＪ素子２３が層間膜２６と分離されている。そして、保護膜２４及び下部電極２０を一括加工することによって、保護膜２４は下部電極２０とほぼ同じ平面形状となっており、保護膜２４及び下部電極２０の側面はほぼ一致している。保護膜２４は、スパッタ法で形成されたスパッタ絶縁膜、プラズマＣＶＤ（Chemical Vapor Deposition）法で形成されたプラズマＣＶＤ絶縁膜、又はＡＬＤ（Atomic Layer Deposition）法で形成されたＡＬＤ絶縁膜等が望ましく、例えばＡｌＯｘ膜（例えばＡｌ２Ｏ３膜）、ＳｉＮ膜、ＳｉＯ２膜等からなる。
【００１５】
また、ＭＴＪ素子２３及び上部電極２２を一括加工することによって、ＭＴＪ素子２３は上部電極２２とほぼ同じ平面形状となっており、ＭＴＪ素子２３及び上部電極２２の側面はほぼ一致している。
【００１６】
図３及び図４は、本発明の第１の実施形態に係る磁気ランダムアクセスメモリの製造工程の断面図を示す。以下に、第１の実施形態に係る磁気ランダムアクセスメモリの製造方法について説明する。
【００１７】
まず、図３に示すように、半導体基板（例えばシリコン基板）１１内にＳＴＩ（Shallow Trench Isolation）構造の素子分離領域１２が形成される。次に、半導体基板１１上にＭＯＳＦＥＴ１５が形成される。このＭＯＳＦＥＴ１５は、読み出しワード線（ＲＷＬ）として機能するゲート電極１３と、ソース及びドレイン拡散層１４ａ，１４ｂとを含んで構成される。次に、例えばＳｉＯ２膜、Ｄ−ＴＥＯＳ（Densified - Tetra Ethyl Ortho Silicate）等からなる層間膜１６内にコンタクト１７ａ，１７ｂ，１７ｃ，１７ｄ及び配線１８ａ，１８ｂ，１８ｃ，１８ｄが形成される。ここで、配線１８ｄは、書き込みワード線（ＷＷＬ）１９として機能する。この書き込みワード線１９は、例えば、ＴｉＮ（１０ｎｍ）／Ｔｉ（１０ｎｍ）／ＡｌＣｕ（４００ｎｍ）／Ｔｉ（１０ｎｍ）からなる積層膜で形成される。
【００１８】
次に、層間膜１６及びコンタクト１７ｃ上に例えば３０ｎｍの膜厚で例えばＴａからなる下部電極２０が成膜され、この下部電極２０上にＭＴＪ材料層２１が成膜される。このＭＴＪ材料層２１は、例えば、ＮｉＦｅ（４ｎｍ）／Ａｌ２Ｏ３（２ｎｍ）／ＣｏＦｅ（３ｎｍ）／ＰｔＭｎ（２０ｎｍ）／ＮｉＦｅ（１ｎｍ）からなる積層膜で形成される。さらに、ＭＴＪ材料層２１上に、例えば１００ｎｍの膜厚で例えばＴａからなる上部電極２２が成膜される。
【００１９】
次に、図４に示すように、例えばフォトリソグラフィ及びＲＩＥ（Reactive Ion Etching）により、ＭＴＪ材料層２１の少なくとも一部（図４の場合はＭＴＪ材料層２１の全て）及び上部電極２２が所望寸法に加工される。これにより、セル毎に接合分離されたＭＴＪ素子２３が形成される。続けて、ＭＴＪ材料層２１の少なくとも一部を加工したエッチング装置内において、真空一貫状態で、スパッタ法により例えば３０ｎｍの膜厚の保護膜２４が形成される。この保護膜２４の材料としては、例えば、Ａｌ２Ｏ３膜、ＳｉＮ膜、ＳｉＯ２膜等の絶縁膜があげられる。その後、ＭＴＪ材料層２１の少なくとも一部を加工したエッチング装置内で、例えばフォトリソグラフィ及びＲＩＥにより、保護膜２４及び下部電極２０が所望寸法に一括加工される。
【００２０】
尚、上述する「ＭＴＪ材料層２１の少なくとも一部を加工したエッチング装置」との記載は、例えばＮｉＦｅ（４ｎｍ）／Ａｌ２Ｏ３（２ｎｍ）／ＣｏＦｅ（３ｎｍ）／ＰｔＭｎ（２０ｎｍ）／ＮｉＦｅ（１ｎｍ）からなるＭＴＪ材料層２１の加工は、ＭＴＪ材料層２１の全てを加工する場合（図４の場合）や、ＭＴＪ材料層２１の一部を加工する場合（例えば、ＮｉＦｅ（４ｎｍ）のみ加工する場合、ＣｏＦｅ（３ｎｍ）まで加工する場合など）があるからである。
【００２１】
次に、図２に示すように、例えばＨＤＰ（High Density Plasma）−ＣＶＤ法等により、例えばＳｉＯ２膜からなる層間膜２６が形成される。次に、保護膜２４を貫通して上部電極２２に接続するコンタクト２７が形成され、このコンタクト２７に接続するビット線２８が形成される。ここで、ビット線２８は、例えば、ＴｉＮ（１０ｎｍ）／Ｔｉ（１０ｎｍ）／ＡｌＣｕ（４００ｎｍ）／Ｔｉ（１０ｎｍ）からなる積層膜で形成される。このようにして、第１の実施形態に係る磁気ランダムアクセスメモリのメモリセルが形成される。
【００２２】
上記第１の実施形態によれば、ＭＴＪ素子２３の側面が保護膜２４で覆われており、ＭＴＪ素子２３と層間膜２６が分離されているため、層間膜２６からのアウトガス（例えばＨ２Ｏ）がＭＴＪ素子２３に侵入することを保護膜２４で抑制することができる。さらに、ＭＴＪ素子２３の少なくとも一部を加工した装置をそのまま使用し、ＭＴＪ素子２３の側面を覆う保護膜２４を形成することで、ＭＴＪ素子２３の側面が大気に触れて酸化することを防止できる。加えて、保護膜２４の成膜法に例えばスパッタ法を用いることで、成膜中による酸化を抑制できる。これらの結果、ＭＴＪ素子２３の接合分離側壁の磁性体及びトンネル絶縁膜の特性の劣化を抑えられるため、ＭＴＪ素子２３の磁気特性が劣化することを抑制できる。
【００２３】
尚、保護膜２４及び下部電極２０は別々に加工することも可能である。例えば、図５に示すように、保護膜２４は、ＭＴＪ素子２３及び上部電極２２の側面にのみ残すように加工してもよい。
【００２４】
また、図６に示すように、コンタクト２７の外側に、例えばＴｉＮ等からなるバリアメタル膜３０を設けてもよい。
【００２５】
また、ＭＴＪ素子２３の上面及び下面は、上部電極２２及び下部電極２０に直接接していることに限定されない。例えば、ＭＴＪ素子２３と下部電極２０との間や、ＭＴＪ素子２３と上部電極２２との間に、導電性の材料からなる層が設けられていてもよい。
【００２６】
［第２の実施形態］
第２の実施形態は、層間膜のアウトガスからＭＴＪ素子を保護する保護膜が多層の場合の例である。
【００２７】
図７は、本発明の第２の実施形態に係る磁気ランダムアクセスメモリの断面図を示す。以下に、第２の実施形態に係る磁気ランダムアクセスメモリの構造について説明する。
【００２８】
図７に示すように、第２の実施形態において、上記第１の実施形態と異なる点は、ＭＴＪ素子２３を保護する保護膜２４，２５が多層（例えば２層）になっている点である。具体的には、次のような構造になっている。
【００２９】
ＭＴＪ素子２３の形成されていない領域の下部電極２０の上面、ＭＴＪ素子２３及び上部電極２２の側面、コンタクト２７の形成されていない領域の上部電極２２の上面には、第１の保護膜２４が形成されている。そして、この第１の保護膜２４上に第２の保護膜２５が形成されている。すなわち、ＭＴＪ素子２３と層間膜との間には、２層の保護膜２４，２５が設けられている。
【００３０】
ここで、第１及び第２の保護膜２４，２５及び下部電極２０を一括加工することによって、第１及び第２の保護膜２４，２５及び下部電極２０はほぼ同じ平面形状となっており、第１及び第２の保護膜２４，２５及び下部電極２０の側面はほぼ一致している。
【００３１】
また、第１の保護膜２４は、例えば、スパッタ法で形成されたスパッタ絶縁膜、プラズマＣＶＤ法で形成されたプラズマＣＶＤ絶縁膜、又はＡＬＤ法で形成されたＡＬＤ絶縁膜等であり、第２の保護膜２５は、例えば、スパッタ法で形成されたスパッタ絶縁膜、プラズマＣＶＤ法で形成されたプラズマＣＶＤ絶縁膜、又はＡＬＤ法で形成されたＡＬＤ絶縁膜等である。
【００３２】
また、第１及び第２の保護膜２４，２５は、異なる材質で形成することが望ましい。例えば、第１の保護膜／第２の保護膜は、ＡｌＯｘ膜／ＳｉＮ膜、ＡｌＯｘ膜／ＳｉＯ２膜、ＳｉＮ膜／ＡｌＯｘ膜、ＳｉＮ膜／ＳｉＯ２膜、ＳｉＯ２膜／ＡｌＯｘ膜、ＳｉＯ２膜／ＳｉＮ膜等で形成されている。
【００３３】
また、第１の保護膜２４は張力を有する材料で形成し、第２の保護膜２５は応力を有する材料で形成してもよい。逆に、第１の保護膜２４は応力を有する材料で形成し、第２の保護膜２５は張力を有する材料で形成してもよい。張力を有する材料の一例は窒化膜であり、応力を有する材料の一例は酸化膜である。このように、第１及び第２の保護膜２４，２５のうち、一方は張力を有する材料で形成し、他方は応力を有する材料で形成することで、第１及び第２の保護膜２４，２５に加わる応力を打ち消し合うことができ、その結果、ＭＴＪ素子２３が受ける応力を小さくすることができ、ＭＴＪ素子２３の磁歪効果を抑制できる。
【００３４】
また、第１の保護膜２４は、第２の保護膜２５よりも熱抵抗が小さな材料で形成してもよい。このように、ＭＴＪ素子２３に近い方の保護膜２４の熱抵抗を小さくすることで、ＭＴＪ素子２３の動作時の発生熱による特性変動を抑制できる。尚、第１の保護膜２４よりも熱抵抗が小さな材料で第２の保護膜２５を形成することも可能である。
【００３５】
また、第１及び第２の保護膜２４，２５は、ほぼ同じ膜厚にしても、異なる膜厚にしてもよい。膜厚が異なる場合、第１の保護膜２４を第２の保護膜２５より厚くしたり、第２の保護膜２５を第１の保護膜２４より厚くしたりすることが可能である。
【００３６】
図８及び図９は、本発明の第２の実施形態に係る磁気ランダムアクセスメモリの製造工程の断面図を示す。以下に、第２の実施形態に係る磁気ランダムアクセスメモリの製造方法について説明する。
【００３７】
まず、図８に示すように、第１の実施形態と同様に、層間膜１６及びコンタクト１７ｃ上に例えば３０ｎｍの膜厚で例えばＴａからなる下部電極２０が成膜され、この下部電極２０上にＭＴＪ材料層２１が成膜される。さらに、ＭＴＪ材料層２１上に、例えば１００ｎｍの膜厚で例えばＴａからなる上部電極２２が成膜される。
【００３８】
次に、図９に示すように、例えばフォトリソグラフィ及びＲＩＥにより、ＭＴＪ材料層２１の少なくとも一部（図９の場合はＭＴＪ材料層２１の全て）及び上部電極２２が所望寸法に加工される。これにより、セル毎に接合分離されたＭＴＪ素子２３が形成される。続けて、ＭＴＪ材料層２１の少なくとも一部を加工したエッチング装置内において、真空一貫状態で、第１及び第２の保護膜２４，２５が順に形成される。その後、ＭＴＪ材料層２１の少なくとも一部を加工したエッチング装置内で、例えばフォトリソグラフィ及びＲＩＥにより、第１及び第２の保護膜２４，２５及び下部電極２０が所望寸法に一括加工される。尚、第２の保護膜２５は、ＭＴＪ材料層２１の少なくとも一部を加工したエッチング装置と異なる装置で形成することも可能である。
【００３９】
次に、図７に示すように、例えばＨＤＰ−ＣＶＤ法等により、例えばＳｉＯ２膜からなる層間膜２６が形成される。次に、保護膜２４を貫通して上部電極２２に接続するコンタクト２７が形成され、このコンタクト２７に接続するビット線２８が形成される。このようにして、第２の実施形態に係る磁気ランダムアクセスメモリのメモリセルが形成される。
【００４０】
尚、第１及び第２の保護膜２４，２５の具体的なサンプル１〜６を用いた場合、第１及び第２の保護膜２４，２５の成膜プロセスは次のようになる。
【００４１】
（ａ）サンプル１
サンプル１は、図１０に示すように、第１の保護膜２４／第２の保護膜２５がＡｌ２Ｏ３膜／ＳｉＮ膜の場合である。
【００４２】
この場合、まず、ＭＴＪ材料層２１の少なくとも一部を加工した装置内において、真空一貫状態で、スパッタ法によりＡｌ２Ｏ３からなる第１の保護膜２４を例えば２０ｎｍ成膜する。さらに続けて、真空一貫状態で、スパッタ法によりＳｉＮからなる第２の保護膜２５を例えば２０ｎｍ成膜する。ここで、ＳｉＮからなる第２の保護膜２５は、大気ブレークしてプラズマＣＶＤ法によって堆積してもよい。
【００４３】
（ｂ）サンプル２
サンプル２は、図１１に示すように、第１の保護膜２４／第２の保護膜２５がＡｌ２Ｏ３膜／ＳｉＯ２膜の場合である。
【００４４】
この場合、まず、ＭＴＪ材料層２１の少なくとも一部を加工した装置内において、真空一貫状態で、スパッタ法によりＡｌ２Ｏ３からなる第１の保護膜２４を例えば２０ｎｍ成膜する。さらに続けて、真空一貫状態で、スパッタ法によりＳｉＯ２からなる第２の保護膜２５を例えば２０ｎｍ成膜する。ここで、ＳｉＯ２からなる第２の保護膜２５は、大気ブレークしてプラズマＣＶＤ法によって堆積してもよい。
【００４５】
（ｃ）サンプル３
サンプル３は、図１２に示すように、第１の保護膜２４／第２の保護膜２５がＳｉＮ膜／Ａｌ２Ｏ３膜の場合である。
【００４６】
この場合、まず、ＭＴＪ材料層２１の少なくとも一部を加工した装置内において、真空一貫状態で、スパッタ法によりＳｉＮからなる第１の保護膜２４を例えば２０ｎｍ成膜する。さらに続けて、真空一貫状態で、スパッタ法によりＡｌ２Ｏ３からなる第２の保護膜２５を例えば２０ｎｍ成膜する。ここで、Ａｌ２Ｏ３からなる第２の保護膜２５は、大気ブレークしてＡＬＤ法によって堆積してもよい。
【００４７】
（ｄ）サンプル４
サンプル４は、図１３に示すように、第１の保護膜２４／第２の保護膜２５がＳｉＮ膜／ＳｉＯ２膜の場合である。
【００４８】
この場合、まず、ＭＴＪ材料層２１の少なくとも一部を加工した装置内において、真空一貫状態で、スパッタ法によりＳｉＮからなる第１の保護膜２４を例えば２０ｎｍ成膜する。さらに続けて、真空一貫状態で、スパッタ法によりＳｉＯ２からなる第２の保護膜２５を例えば２０ｎｍ成膜する。ここで、ＳｉＯ２からなる第２の保護膜２５は、大気ブレークしてプラズマＣＶＤ法によって堆積してもよい。
【００４９】
（ｅ）サンプル５
サンプル５は、図１４に示すように、第１の保護膜２４／第２の保護膜２５がＳｉＯ２膜／Ａｌ２Ｏ３膜の場合である。
【００５０】
この場合、まず、ＭＴＪ材料層２１の少なくとも一部を加工した装置内において、真空一貫状態で、スパッタ法によりＳｉＯ２からなる第１の保護膜２４を例えば２０ｎｍ成膜する。さらに続けて、真空一貫状態で、スパッタ法によりＡｌ２Ｏ３からなる第２の保護膜２５を例えば２０ｎｍ成膜する。ここで、Ａｌ２Ｏ３からなる第２の保護膜２５は、大気ブレークしてＡＬＤ法によって堆積してもよい。
【００５１】
（ｆ）サンプル６
サンプル６は、図１５に示すように、第１の保護膜２４／第２の保護膜２５がＳｉＯ２膜／ＳｉＮ膜の場合である。
【００５２】
この場合、まず、ＭＴＪ材料層２１の少なくとも一部を加工した装置内において、真空一貫状態で、スパッタ法によりＳｉＯ２からなる第１の保護膜２４を例えば２０ｎｍ成膜する。さらに続けて、真空一貫状態で、スパッタ法によりＳｉＮからなる第２の保護膜２５を例えば２０ｎｍ成膜する。ここで、ＳｉＮからなる第２の保護膜２５は、大気ブレークしてプラズマＣＶＤ法によって堆積してもよい。
【００５３】
上記第２の実施形態によれば、上記第１の実施形態と同様の効果を得ることができる。さらに、第２の実施形態では、保護膜２４，２５が多層になっている。このため、第１の保護膜２４ではブロックできなかった層間膜２６からのアウトガスを、第２の保護膜２５でブロックすることができるので、アウトガス侵入のバリア効果を高めることができる。
【００５４】
尚、第１及び第２の保護膜２４，２５は別々に加工することも可能である。例えば、図１６に示すように、第２の保護膜２５は、ＭＴＪ素子２３及び上部電極２２の側面の上方の第１の保護膜２４上にのみ残すように加工してもよい。
【００５５】
また、図１７に示すように、コンタクト２７の外側に、例えばＴｉＮ等からなるバリアメタル膜３０を設けてもよい。
【００５６】
また、保護膜は３層以上の多層にしても勿論よい。例えば、図１８に示すように、保護膜２４，２５，３１からなる３層構造にすることも可能である。この場合、アウトガス侵入のバリア効果を高めるために、保護膜２４，２５，３１を全て異なる材料にすることが望ましい。
【００５７】
［第３の実施形態］
第３の実施形態では、ＭＴＪ素子について詳説する。この第３の実施形態で説明した種々のＭＴＪ素子は、第１及び第２、第４の実施形態に勿論適用可能である。
【００５８】
（ａ）ＭＴＪの基本構造
図１９（ａ）及び（ｂ）は、本発明の第３の実施形態に係る基本的なＭＴＪ素子の断面図を示す。以下に、ＭＴＪ素子の基本構造について説明する。
【００５９】
図１９（ａ）及び（ｂ）に示すように、ＭＴＪ素子２３は、少なくとも、磁化が固定された固定層（ピン層）４２と、磁化方向が反転する記録層（フリー層）４４と、固定層４２及び記録層４４に挟まれた中間層（例えばトンネル絶縁層）４３とを有する。さらに、固定層４２の下には、固定層４２の磁化を固定するための反強磁性層４１が設けられている。
【００６０】
このようなＭＴＪ素子２３は、固定層４２及び記録層４４の磁化が同じ方向を向く平行状態（図１９（ａ））と、固定層４２及び記録層４４の磁化が反対方向を向く反平行状態（図１９（ｂ））とを作り出すことができる。ここで、平行状態を例えば“１”状態、反平行状態を例えば“０”状態と規定することで、２値のデータの書き込みが実現する。
【００６１】
尚、固定層４２及び記録層４４は、図示するような強磁性体からなる単層で形成されてもよいし、複数の強磁性体からなる積層で形成されてもよい。
【００６２】
（ｂ）トンネル接合構造
図２０（ａ）及び（ｂ）は、本発明の第３の実施形態に係るＭＴＪ素子のトンネル接合構造の断面図を示す。以下に、ＭＴＪ素子のトンネル接合構造について説明する。
【００６３】
図２０（ａ）及び（ｂ）に示すように、ＭＴＪ素子２３は、１重トンネル接合構造又は２重トンネル接合構造のいずれでもよい。
【００６４】
図２０（ａ）に示すように、１重トンネル接合構造のＭＴＪ素子２３は、トンネル接合層として機能する中間層４３を１層有する。
【００６５】
図２０（ｂ）に示すように、２重トンネル接合構造のＭＴＪ素子２３は、トンネル接合層として機能する中間層４３ａ，４３ｂを２層有する。従って、記録層４４の一端には、第１の中間層４３ａを介して第１の固定層４２ａが設けられ、記録層４４の他端には、第２の中間層４３ｂを介して第２の固定層４２ｂが設けられている。
【００６６】
（ｃ）層間交換結合構造
図２１（ａ）乃至（ｈ）は、本発明の第３の実施形態に係るＭＴＪ素子の層間交換結合構造の断面図を示す。以下に、ＭＴＪ素子の層間交換結合構造について説明する。
【００６７】
図２１（ａ）乃至（ｈ）に示すように、ＭＴＪ素子２３は、固定層４２及び記録層４４のうち少なくとも一方が、反強磁性結合構造又は強磁性結合構造となっていてもよい。ここで、反強磁性結合構造は、非磁性層を挟む２枚の強磁性層の磁化方向が反平行となるように層間交換結合した構造であり、強磁性結合構造は、非磁性層を挟む２枚の強磁性層の磁化方向が平行となるように層間交換結合した構造である。
【００６８】
図２１（ａ）に示すＭＴＪ素子２３は、記録層４４が反強磁性結合構造となっている。すなわち、記録層４４は、強磁性層４４−ｆ１／非磁性層４４−ｎ／強磁性層４４−ｆ２の３層からなり、強磁性層４４−ｆ１，４４−ｆ２の磁化方向が反平行状態となるように磁気結合している。
【００６９】
図２１（ｂ）に示すＭＴＪ素子２３は、固定層４２が反強磁性結合構造となっている。すなわち、固定層４２は、強磁性層４２−ｆ１／非磁性層４２−ｎ／強磁性層４２−ｆ２の３層からなり、強磁性層４２−ｆ１，４２−ｆ２の磁化方向が反平行状態となるように磁気結合している。
【００７０】
図２１（ｃ）に示すＭＴＪ素子２３は、記録層４４が強磁性結合構造となっている。すなわち、記録層４４は、強磁性層４４−ｆ１／非磁性層４４−ｎ／強磁性層４４−ｆ２の３層からなり、強磁性層４４−ｆ１，４４−ｆ２の磁化方向が平行状態となるように磁気結合している。
【００７１】
図２１（ｄ）に示すＭＴＪ素子２３は、固定層４２が強磁性結合構造となっている。すなわち、固定層４２は、強磁性層４２−ｆ１／非磁性層４２−ｎ／強磁性層４２−ｆ２の３層からなり、強磁性層４２−ｆ１，４２−ｆ２の磁化方向が平行状態となるように磁気結合している。
【００７２】
図２１（ｅ）に示すＭＴＪ素子２３は、記録層４４及び固定層４２の両方が反強磁性結合構造となっている。すなわち、記録層４４は、強磁性層４４−ｆ１／非磁性層４４−ｎ／強磁性層４４−ｆ２の３層からなり、強磁性層４４−ｆ１，４４−ｆ２の磁化方向が反平行状態となるように磁気結合している。また、固定層４２は、強磁性層４２−ｆ１／非磁性層４２−ｎ／強磁性層４２−ｆ２の３層からなり、強磁性層４２−ｆ１，４２−ｆ２の磁化方向が反平行状態となるように磁気結合している。
【００７３】
図２１（ｆ）に示すＭＴＪ素子２３は、記録層４４及び固定層４２の両方が強磁性結合構造となっている。すなわち、記録層４４は、強磁性層４４−ｆ１／非磁性層４４−ｎ／強磁性層４４−ｆ２の３層からなり、強磁性層４４−ｆ１，４４−ｆ２の磁化方向が平行状態となるように磁気結合している。また、固定層４２は、強磁性層４２−ｆ１／非磁性層４２−ｎ／強磁性層４２−ｆ２の３層からなり、強磁性層４２−ｆ１，４２−ｆ２の磁化方向が平行状態となるように磁気結合している。
【００７４】
図２１（ｇ）に示すＭＴＪ素子２３は、記録層４４が反強磁性結合構造となっており、固定層４２が強磁性結合構造となっている。すなわち、記録層４４は、強磁性層４４−ｆ１／非磁性層４４−ｎ／強磁性層４４−ｆ２の３層からなり、強磁性層４４−ｆ１，４４−ｆ２の磁化方向が反平行状態となるように磁気結合している。また、固定層４２は、強磁性層４２−ｆ１／非磁性層４２−ｎ／強磁性層４２−ｆ２の３層からなり、強磁性層４２−ｆ１，４２−ｆ２の磁化方向が平行状態となるように磁気結合している。
【００７５】
図２１（ｈ）に示すＭＴＪ素子２３は、記録層４４が強磁性結合構造となっており、固定層４２が反強磁性結合構造となっている。すなわち、記録層４４は、強磁性層４４−ｆ１／非磁性層４４−ｎ／強磁性層４４−ｆ２の３層からなり、強磁性層４４−ｆ１，４４−ｆ２の磁化方向が平行状態となるように磁気結合している。また、固定層４２は、強磁性層４２−ｆ１／非磁性層４２−ｎ／強磁性層４２−ｆ２の３層からなり、強磁性層４２−ｆ１，４２−ｆ２の磁化方向が反平行状態となるように磁気結合している。
【００７６】
尚、図２１（ａ）乃至（ｈ）では、１重トンネル接合構造のＭＴＪ素子２３を例にあげて説明したが、２重トンネル接合構造のＭＴＪ素子２３にも勿論適用できる。また、固定層４２及び記録層４４は、強磁性層／非磁性層／強磁性層の３層からなることに限定されず、さらに層数を増やすことも可能である。
【００７７】
（ｄ）平面形状
図２２（ａ）乃至（ｄ）は、本発明の第３の実施形態に係るＭＴＪ素子の平面図を示す。以下に、ＭＴＪ素子の平面形状の一例について説明する。尚、ＭＴＪ素子は、図２２（ａ）乃至（ｄ）に示す形状以外にも変形することは勿論可能である。
【００７８】
図２２（ａ）に示すように、ＭＴＪ素子２３の平面形状は、例えば長方形である。この長方形において、長手方向が磁化容易軸方向で、長手方向に垂直な方向が磁化困難軸方向である。その他、ＭＴＪ素子２３の平面形状は、楕円（図２２（ｂ））、円（図２２（ｃ））、十字型（図２２（ｄ））等にすることも可能である。
【００７９】
尚、ＭＴＪ素子２３をメモリセルに配置する場合、ＭＴＪ素子２３の磁化容易軸方向をビット線の延在方向に向けて配置することも可能であるし、ワード線の延在方向に向けて配置することも可能である。
【００８０】
（ｅ）断面形状
図２３（ａ）乃至（ｃ）は、本発明の第３の実施形態に係るＭＴＪ素子の断面図を示す。以下に、ＭＴＪ素子の断面形状について説明する。
【００８１】
ＭＴＪ素子２３は、反強磁性層４１、固定層４２、中間層４３及び記録層４４の全ての側面が連続的に一致する断面形状となっていてもよいし（図２３（ａ）及び（ｂ））、反強磁性層４１、固定層４２、中間層４３及び記録層４４の側面が非連続な凹凸形状になっていてもよい（図２３（ｃ））。
【００８２】
ここで、図２３（ａ）に示すＭＴＪ素子２３は、上面から見ると、反強磁性層４１、固定層４２、中間層４３及び記録層４４の全ての平面形状が同じになっている。
【００８３】
図２３（ｂ）に示すＭＴＪ素子２３は、上面から見ると、反強磁性層４１、固定層４２、中間層４３及び記録層４４のうち上層ほど小さな平面形状になっている。つまり、断面形状は台形となる。
【００８４】
図２３（ｃ）に示す断面形状は、凸形状になっている。このＭＴＪ素子２３を上面から見ると、記録層４４の平面形状よりも、反強磁性層４１、固定層４２及び中間層４３の平面形状は大きくなっている。
【００８５】
（ｆ）材料
固定層４２及び記録層４４の材料には、例えば、Ｆｅ，Ｃｏ，Ｎｉ又はそれらの合金、スピン分極率の大きいマグネタイト、ＣｒＯ２，ＲＸＭｎＯ３−Ｙ（Ｒ；希土類、Ｘ；Ｃａ，Ｂａ，Ｓｒ）などの酸化物の他、ＮｉＭｎＳｂ，ＰｔＭｎＳｂなどのホイスラー合金などを用いることが好ましい。また、これら磁性体には、強磁性を失わないかぎり、Ａｇ，Ｃｕ，Ａｕ，Ａｌ，Ｍｇ，Ｓｉ，Ｂｉ，Ｔａ，Ｂ，Ｃ，Ｏ，Ｎ，Ｐｄ，Ｐｔ，Ｚｒ，Ｉｒ，Ｗ，Ｍｏ，Ｎｂなどの非磁性元素が多少含まれていてもよい。
【００８６】
反強磁性層４１の材料には、Ｆｅ−Ｍｎ，Ｐｔ−Ｍｎ，Ｐｔ−Ｃｒ−Ｍｎ，Ｎｉ−Ｍｎ，Ｉｒ−Ｍｎ，ＮｉＯ，Ｆｅ２Ｏ３などを用いることが好ましい。
【００８７】
中間層４３の材料には、Ａｌ２Ｏ３，ＳｉＯ２，ＭｇＯ，ＡｌＮ，Ｂｉ２Ｏ３，ＭｇＦ２，ＣａＦ２，ＳｒＴｉＯ２，ＡｌＬａＯ３などの様々な誘電体を使用することができる。これらの誘電体には、酸素、窒素、フッ素欠損が存在していてもかまわない。
【００８８】
［第４の実施形態］
第４の実施形態では、メモリセルについて詳説する。
【００８９】
（ａ）選択トランジスタ型
図２４は、本発明の第４の実施形態に係る磁気ランダムアクセスメモリの選択トランジスタ型のメモリセルアレイを示す。以下に、選択トランジスタ型におけるセル構造について説明する。
【００９０】
図２４に示すように、選択トランジスタ型の１セルＭＣは、１つのＭＴＪ素子２３と、このＭＴＪ素子２３につながるトランジスタ（例えばＭＯＳＦＥＴ）１５と、ビット線ＢＬと、ワード線ＷＷＬ，ＲＷＬとを含んで構成されている。このような選択トランジスタ型のセルＭＣは、図２等のような断面構造となる。
【００９１】
上記のような選択トランジスタ型のメモリセルにおいて、データの書き込み／読み出しは、以下のように行われる。
【００９２】
まず、書き込み動作は、次のように行われる。複数のＭＴＪ素子２３のうち選択されたＭＴＪ素子２３に対応する書き込みワード線ＷＷＬ及びビット線ＢＬが選択される。この選択された書き込みワード線ＷＷＬ及びビット線ＢＬに書き込み電流Ｉｗ１，Ｉｗ２をそれぞれ流すと、これら書き込み電流Ｉｗ１，Ｉｗ２による合成磁界ＨがＭＴＪ素子２３に印加される。これにより、ＭＴＪ素子２３の記録層４４の磁化を反転させ、固定層４２及び記録層４４の磁化方向が平行となる状態又は反平行となる状態をつくる。ここで、例えば、平行状態を“１”状態（図１９（ａ）参照）、反平行状態を“０”状態（図１９（ｂ）参照）と規定することで、２値のデータの書き込みが実現する。
【００９３】
次に、読み出し動作は、次のように行われる。選択されたＭＴＪ素子２３に対応するビット線ＢＬ及び読み出しワード線ＲＷＬを選択し、ＭＴＪ素子２３に読み出し電流Ｉｒを流す。ここで、ＭＴＪ素子２３の磁化が平行状態（例えば“１”状態）の場合は低抵抗となり、反平行状態（例えば“０”状態）の場合は高抵抗となる。このため、この抵抗値の違いを読み取ることで、ＭＴＪ素子２３の“１”、“０”状態を判別する。
【００９４】
（ｂ）選択ダイオード型
図２５（ａ）及び（ｂ）は、本発明の第４の実施形態に係る磁気ランダムアクセスメモリの選択ダイオード型のセルを示す。以下に、選択ダイオード型におけるセル構造について説明する。
【００９５】
図２５（ａ）及び（ｂ）に示すように、選択ダイオード型の１セルＭＣは、１つのＭＴＪ素子２３と、このＭＴＪ素子につながるダイオード（Ｄ）５０と、ビット線ＢＬと、ワード線ＷＷＬ，ＲＷＬとを含んで構成されている。
【００９６】
ここで、ダイオード５０は、例えばＰＮ接合ダイオードであり、半導体基板１１内に形成されたＰ型拡散層５１とＮ型拡散層５２とで構成されている。このダイオード５０のＰ型拡散層５１は、コンタクト１７ａ，１７ｂ，１７ｃ、配線１８ａ，１８ｂ及び下部電極２０を介して、ＭＴＪ素子２３に接続されている。一方、ダイオード５０のＮ型拡散層５２は、コンタクト１７ｄを介して、読み出しワード線（ＲＷＬ）１８ｃに接続されている。そして、図示する構造では、ビット線ＢＬから読み出しワード線ＲＷＬへ電流が流れるようになっている。
【００９７】
尚、ダイオード５０の配置箇所や向きは、種々に変更することが可能である。例えば、ダイオード５０は、読み出しワード線ＲＷＬからビット線ＢＬへ電流が流れる向きに配置してもよい。また、ダイオード５０は、半導体基板内に形成することに限定されず、ＭＴＪ素子２３の上又は下に配置してもよい。
【００９８】
上記のような選択ダイオード型のメモリセルにおいて、データの書き込み動作は、上記選択トランジスタ型と同様で、ビット線ＢＬ及び書き込みワード線ＷＷＬに書き込み電流Ｉｗ１，Ｉｗ２を流して、ＭＴＪ素子２３の磁化を平行又は反平行状態にする。一方、データの読み出し動作も、上記選択トランジスタ型とほぼ同じであるが、選択ダイオード型の場合、ダイオード５０の整流性を利用し、非選択のＭＴＪ素子は逆バイアスとなるようにビット線ＢＬ及び読み出しワード線ＲＷＬのバイアスを制御し、選択したＭＴＪ素子２３にのみ電流が流れるようにする。
【００９９】
（ｃ）クロスポイント型
図２６（ａ）及び（ｂ）は、本発明の第４の実施形態に係る磁気ランダムアクセスメモリのクロスポイント型のセルを示す。以下に、クロスポイント型におけるセル構造について説明する。
【０１００】
図２６（ａ）及び（ｂ）に示すように、クロスポイント型の１セルＭＣは、１つのＭＴＪ素子２３と、ビット線ＢＬと、ワード線ＷＬとを含んで構成されている。
【０１０１】
具体的には、ＭＴＪ素子２３は、ビット線ＢＬ及びワード線ＷＬの交点付近に配置され、ＭＴＪ素子２３の一端は、下部電極２０を介してワード線ＷＬに接続され、ＭＴＪ素子２３の他端は、上部電極２２及びコンタクト２７を介してビット線ＢＬに接続されている。
【０１０２】
上記のようなクロスポイント型のメモリセルにおいて、データの書き込み動作は、上記選択トランジスタ型と同様で、ビット線ＢＬ及びワード線ＷＬに書き込み電流Ｉｗ１，Ｉｗ２を流して、ＭＴＪ素子２３の磁化を平行又は反平行状態にする。一方、データの読み出し動作は、選択されたＭＴＪ素子２３に接続するビット線ＢＬ及びワード線ＷＬに電流を流すことで、ＭＴＪ素子２３のデータを読み出す。
【０１０３】
（ｄ）トグル型
図２７は、本発明の第４の実施形態に係る磁気ランダムアクセスメモリのトグル型のセルを示す。以下に、トグル（Toggle）型におけるセル構造について説明する。
【０１０４】
図２７に示すように、トグル型のセルでは、ＭＴＪ素子２３の磁化容易軸が、ビット線ＢＬの延在方向（Ｙ方向）又はワード線ＷＬの延在方向（Ｘ方向）に対して傾くように、ＭＴＪ素子２３を配置する。ここで、ＭＴＪ素子２３の傾きは、例えば３０度乃至６０度程度であり、４５度程度が望ましい。
【０１０５】
上記のようなトグル型のメモリセルにおいて、データの書き込み／読み出しは、以下のように行われる。
【０１０６】
まず、書き込み動作は、次のように行われる。トグル書き込みでは、選択セルに任意のデータを書き込む前にその選択セルのデータを読み出す。従って、選択セルのデータを読み出した結果、任意のデータが既に書き込まれていた場合は書き込みを行わず、任意のデータと異なるデータが書き込まれていた場合はデータを書き換えるために書き込みが行われる。
【０１０７】
上記のような確認サイクルの後、選択セルにデータを書き込む必要がある場合は、２本の書き込み配線（ビット線ＢＬ，ワード線ＷＬ）を順にＯＮし、先にＯＮした書き込み配線を先にＯＦＦしてから、後にＯＮした書き込み配線をＯＦＦする。例えば、ワード線ＷＬをＯＮして書き込み電流Ｉｗ２を流す→ビット線ＢＬをＯＮして書き込み電流Ｉｗ１を流す→ワード線ＷＬをＯＦＦして書き込み電流Ｉｗ２を流すのをやめる→ビット線ＢＬをＯＦＦして書き込み電流Ｉｗ１を流すのをやめるという４サイクルの手順となる。
【０１０８】
一方、データの読み出し動作は、選択されたＭＴＪ素子２３に接続するビット線ＢＬ及びワード線ＷＬに電流を流すことで、ＭＴＪ素子２３のデータを読み出す。
【０１０９】
その他、本発明は、上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【０１１０】
【図１】本発明の第１の実施形態に係わる磁気ランダムアクセスメモリを示す概略的な平面図。
【図２】図１のＩＩ−ＩＩ線に沿った磁気ランダムアクセスメモリの断面図。
【図３】本発明の第１の実施形態に係わる磁気ランダムアクセスメモリの製造工程を示す断面図。
【図４】図３に続く、本発明の第１の実施形態に係わる磁気ランダムアクセスメモリの製造工程を示す断面図。
【図５】本発明の第１の実施形態に係わる磁気ランダムアクセスメモリにおいて、保護膜をＭＴＪ素子及び上部電極の側面にのみ残す構造を示す断面図。
【図６】本発明の第１の実施形態に係わる磁気ランダムアクセスメモリにおいて、コンタクトのバリアメタル膜を設けた構造を示す断面図。
【図７】本発明の第２の実施形態に係わる磁気ランダムアクセスメモリを示す断面図。
【図８】本発明の第２の実施形態に係わる磁気ランダムアクセスメモリの製造工程を示す断面図。
【図９】図８に続く、本発明の第２の実施形態に係わる磁気ランダムアクセスメモリの製造工程を示す断面図。
【図１０】本発明の第２の実施形態に係わる磁気ランダムアクセスメモリのサンプル１を示す一部断面図。
【図１１】本発明の第２の実施形態に係わる磁気ランダムアクセスメモリのサンプル２を示す一部断面図。
【図１２】本発明の第２の実施形態に係わる磁気ランダムアクセスメモリのサンプル３を示す一部断面図。
【図１３】本発明の第２の実施形態に係わる磁気ランダムアクセスメモリのサンプル４を示す一部断面図。
【図１４】本発明の第２の実施形態に係わる磁気ランダムアクセスメモリのサンプル５を示す一部断面図。
【図１５】本発明の第２の実施形態に係わる磁気ランダムアクセスメモリのサンプル６を示す一部断面図。
【図１６】本発明の第２の実施形態に係わる磁気ランダムアクセスメモリにおいて、第２の保護膜をＭＴＪ素子及び上部電極の側面上方の第１の保護膜上にのみ残す構造を示す断面図。
【図１７】本発明の第２の実施形態に係わる磁気ランダムアクセスメモリにおいて、コンタクトのバリアメタル膜を設けた構造を示す断面図。
【図１８】本発明の第２の実施形態に係わる磁気ランダムアクセスメモリにおいて、保護膜の３層構造を示す断面図。
【図１９】図１９（ａ）及び（ｂ）は、本発明の第３の実施形態に係る基本的なＭＴＪ素子を示す断面図。
【図２０】図２０（ａ）及び（ｂ）は、本発明の第３の実施形態に係るＭＴＪ素子のトンネル接合構造を示す断面図。
【図２１】図２１（ａ）乃至（ｈ）は、本発明の第３の実施形態に係るＭＴＪ素子の層間交換結合構造を示す断面図。
【図２２】図２２（ａ）乃至（ｄ）は、本発明の第３の実施形態に係るＭＴＪ素子を示す平面図。
【図２３】図２３（ａ）乃至（ｃ）は、本発明の第３の実施形態に係るＭＴＪ素子を示す断面図。
【図２４】本発明の第４の実施形態に係る磁気ランダムアクセスメモリの選択トランジスタ型のメモリセルアレイを示す回路図。
【図２５】図２５（ａ）及び（ｂ）は、本発明の第４の実施形態に係る磁気ランダムアクセスメモリの選択ダイオード型のセルを示す図であり、図２５（ａ）はメモリセルアレイを示す回路図、図２５（ｂ）は１セルを示す断面図。
【図２６】図２６（ａ）及び（ｂ）は、本発明の第４の実施形態に係る磁気ランダムアクセスメモリのクロスポイント型のセルを示す図であり、図２６（ａ）はメモリセルアレイを示す回路図、図２６（ｂ）は１セルを示す断面図。
【図２７】本発明の第４の実施形態に係る磁気ランダムアクセスメモリのトグル型のセルを示す平面図。
【符号の説明】
【０１１１】
１１…半導体基板、１２…素子分離領域、１３…ゲート電極、１４ａ…ドレイン拡散層、１４ｂ…ソース拡散層、１５…ＭＯＳＦＥＴ、１６，２６…層間膜、１７ａ，１７ｂ，１７ｃ，１７ｄ，２７…コンタクト、１８ａ，１８ｂ，１８ｃ…配線、１９…書き込みワード線、２０…下部電極、２１…ＭＴＪ材料層、２２…上部電極、２３…ＭＴＪ素子、２４，２５，３１…保護膜、２８…ビット線、３０…バリアメタル膜、４１…反強磁性層、４２，４２ａ，４２ｂ…固定層、４３，４３ａ，４３ｂ…中間層、４４…記録層、５０…ダイオード、５１…Ｐ型拡散層、５２…Ｎ型拡散層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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