(57)【要約】【課題】低消費電力化を図り、従来技術（ＦＳＰＩ）のように、入出力端子間の極性を入れ替えることなくエラー電圧を低減するパイプライン型ＡＤＣの提供。【解決手段】ｎ番目のステージとｎ＋１番目のステージのローカルＡ／Ｄを構成する回路ブロック４、５間で増幅器（ｏｐ  ａｍｐ）を共有し、ｎ番目のステージのサンプリング容量を複数に分割し、複数に分割したｎステージのサンプリング容量の一部（Ｃｆ１２）をｎ＋１番目のステージのサンプリング容量とする。【選択図】図１
2008205704.tif 000002
【特許請求の範囲】
【請求項１】
前段からの入力信号電圧をサンプリングするサンプリング容量と、前記前段からの前記入力信号電圧をデジタル信号に変換するサブ・アナログデジタル変換器と、前記サブ・アナログデジタル変換器からのデジタル信号に対応する基準電圧を選択するサブ・デジタルアナログ変換器と、を一のステージと次段のステージとがそれぞれ備え、
前記入力信号電圧をサンプリングしたサンプリング容量が、演算増幅期間には、帰還容量として接続され、サンプリングされた電圧と前記基準電圧との差電圧を増幅する増幅器を、前記一のステージと前記次段のステージで共有する構成としてなるパイプライン型アナログデジタル変換回路であって、
前記一のステージのサンプリング容量が複数に分割されており、複数に分割された前記一のステージのサンプリング容量の一部が、前記次段のステージのサンプリング容量とされる、ことを特徴とするパイプライン型アナログデジタル変換回路。
【請求項２】
前記一のステージの複数に分割された前記サンプリング容量の一部は、前記増幅器による演算増幅期間中に、前記次段のステージのサンプリング容量として用いられる、ことを特徴とする請求項１記載のパイプライン型アナログデジタル変換回路。
【請求項３】
前記一のステージにおいて、前記演算増幅期間中に、前記増幅器の入力端子を基準にして前記増幅器の出力電圧が、前記一のステージからの出力電圧として、前記一のステージの前記サンプリング容量の一部にサンプリングされ、前記増幅器の出力電圧をサンプリングする前記一のステージの前記サンプリング容量の一部は、前記一のステージからの出力電圧をサンプリングする前記次段のステージにおけるサンプリング容量として用いられ、
次に、前記増幅器の出力電圧を前記次段のステージの前記サブ・アナログデジタル変換器でデジタル信号に変換した結果に基づき選択された基準電圧を、前記増幅器の出力電圧をサンプリングした前記一のステージの前記サンプリング容量の少なくとも一つの容量の一端に与え、前記容量の他端は、前記増幅器の入力端子に接続され、前記増幅器の出力電圧をサンプリングした前記一のステージの前記サンプリング容量のうち他の少なくとも一つの容量が、前記増幅器の出力端子と入力端子の間に帰還容量として接続され、前記一のステージからの出力電圧と前記基準電圧の差電圧を前記増幅器で増幅し、前記増幅器の出力電圧が前記次段のステージの出力電圧として出力される、ことを特徴とする請求項１記載のパイプライン型アナログデジタル変換回路。
【請求項４】
前記一のステージと前記次段のステージの構成として、
サンプリング用の第１乃至第４の容量とサブ・デジタルアナログ変換器とを含み、並置された第１及び第２の回路ブロックと、
前記第１及び第２の回路ブロックによって共用される前記増幅器と、
前記前段からの入力信号電圧をアナログデジタル変換する、一の前記サブ・アナログデジタル変換器と、
前記増幅器の出力電圧をアナログデジタル変換する、他の前記サブ・アナログデジタル変換器と、
を備え、
前記前段からの入力信号を共通にサンプルした前記第１及び第２の容量を、前記増幅器の出力端子と入力端子間に並列に接続し、前記入力信号を一の前記サブ・アナログデジタル変換器でアナログデジタル変換したデジタル信号に基づき前記サブ・デジタルアナログ変換器で選択された基準電圧を、前記入力信号を前記第１及び第２の容量と共通にサンプルした前記第３及び第４の容量の共通接続された一端に接続し、前記第３及び第４の容量の共通接続された他端を前記増幅器の入力端子に接続して、前記一のステージでの演算増幅を行う前半部と、
つづいて、前記基準電圧と前記増幅器の入力端子間に接続されていた前記第３及び第４の容量を、前記増幅器の入力端子、前段からの入力信号、前記基準電圧のいずれからも切り離した状態とし、前記第１及び第２の容量の一方の一端を、前記増幅器の出力端子から外し前記増幅器の出力電圧を他の前記サブ・アナログデジタル変換器でアナログデジタル変換したデジタル信号に基づき前記サブ・デジタルアナログ変換器で選択された基準電圧に接続して、次段のステージでの演算増幅を行う後半部と、
からなる期間であって、前記一のステージと前記次段のステージのアナログデジタル変換動作を行う期間が、
前記第１の回路ブロックと前記第２の回路ブロックとに交互に割り当てられ、
前記第１及び第２の回路ブロックの一方の回路ブロックが、前記一のステージと前記次段のステージにおけるアナログデジタル変換動作を行っている期間、前記第１及び第２の回路ブロックの他方の回路ブロックは、前記前段からの入力信号を、前記他方の回路ブロックの複数の容量に共通にサンプルする、ことを特徴とする請求項１記載のパイプライン型アナログデジタル変換回路。
【請求項５】
第１の回路ブロック及び第２の回路ブロックと、
第１のサブ・アナログデジタル変換器及び第２のサブ・アナログデジタル変換器と、
を前記一のステージと前記次段のステージの回路として備え、
前記第１の回路ブロックは、
前記サブ・デジタルアナログ変換器と、前記増幅器と、サンプリング容量及び帰還容量として機能する第１及び第２の容量と、サンプリング容量及び基準電圧を記憶する容量として機能する第３及び第４の容量と、
を備え、
前記第２の回路ブロックは、
前記サブ・デジタルアナログ変換器と、サンプリング容量及び帰還容量として機能する第１及び第２の容量と、サンプリング容量及び基準電圧を記憶する容量として機能する第３及び第４の容量と、
を備え、
期間（１）では、前記第１の回路ブロックにおいて、
前記第１及び第２の容量の一端と前記第３及び第４の容量の一端が、前段からの信号を入力する入力端子に共通に接続され、前記第１及び第２の容量の他端と前記第３及び第４の容量の他端が同相電圧端子に共通に接続され、
期間（２’）では、前記第１の回路ブロックにおいて、
前記第１及び第２の容量の一端が前記増幅器の出力端子に共通に接続され、前記第１及び第２の容量の他端が前記増幅器の入力端子に共通に接続され、
前記第３及び第４の容量の一端は、前記第１のサブ・アナログデジタル変換器のデジタル信号出力に基づき前記サブ・デジタルアナログ変換器で選択された基準電圧端子に共通に接続され、前記第３及び第４の容量の他端は、前記第１及び第２の容量の他端と共通に前記増幅器の入力端子に接続されて、演算増幅が行われ、
前記第２の回路ブロックにおいて、
前記第１及び第２の容量の一端と前記第３及び第４の容量の一端が、前段からの信号を入力する入力端子に共通に接続され、前記第１及び第２の容量の他端と前記第３及び第４の容量の他端が前記同相電圧端子に共通に接続され、
期間（２”）では、前記第１の回路ブロックにおいて、
前記第３及び第４の容量が前記増幅器から切り離され、前記増幅器の出力電圧を前記第２のサブ・アナログデジタル変換器でデジタル信号に変換し、前記第２の容量の前記一端が、前記増幅器の出力端子に接続され、前記第１の容量の前記一端が、前記第２のサブ・アナログデジタル変換器のデジタル信号出力に基づき前記サブ・デジタルアナログ変換器で選択された基準電圧端子に接続され、前記第１及び第２の容量の他端が前記増幅器の入力端子に共通に接続され、演算増幅が行われ、
前記第２の回路ブロックは前記期間（２’）と同じ状態を保ち、
期間（３’）では、前記第１の回路ブロックにおいて、
前記第１及び第２の容量の一端と前記第３及び第４の容量の一端が、前段からの信号を入力する入力端子に共通に接続され、前記第１及び第２の容量の他端と前記第３及び第４の容量の他端が前記同相電圧端子に共通に接続され、
前記第２の回路ブロックにおいて、
前記第１及び第２の容量の一端が前記増幅器の出力端子に共通に接続され、前記第１及び第２の容量の他端が前記増幅器の入力端子に共通に接続され、
前記第３及び第４の容量の一端は、前記第１のサブ・アナログデジタル変換器のデジタル信号出力に基づき前記サブ・デジタルアナログ変換器で選択された基準電圧端子に共通に接続され、前記第３及び第４の容量の他端は、前記第１及び第２の容量の他端と共通に前記増幅器の入力端子に接続されて、演算増幅が行われ、
期間（３”）では、前記第１の回路ブロックは前記期間（３’）と同一の状態を保ち、
前記第２の回路ブロックにおいて、
前記第３及び第４の容量が前記増幅器から切り離され、前記増幅器の出力電圧を前記第２のサブ・アナログデジタル変換器でデジタル信号に変換し、前記第２の容量の前記一端が、前記増幅器の出力端子に接続され、前記第１の容量の前記一端が、前記第２のサブ・アナログデジタル変換器のデジタル信号出力に基づき前記サブ・デジタルアナログ変換器で選択された基準電圧端子に接続され、前記第１及び第２の容量の他端が前記増幅器の入力端子に共通に接続され、演算増幅が行われ、
前記期間（１）乃至（３”）における接続状態を切替制御するスイッチ群を備え、
前記期間（２’）、（２”）、（３’）、（３”）の一連の動作を繰り返すことで、前記一のステージと前記次段のステージにおけるアナログデジタル変換をパイプライン的に行う、ことを特徴とする請求項１記載のパイプライン型アナログデジタル変換回路。
【請求項６】
ローカル・アナログデジタル変換回路を有するステージをＮ（Ｎは所定の正整数）段備えたパイプライン型アナログデジタル変換回路であって、
サンプリング用の第１乃至第４の容量とサブ・デジタルアナログ変換器とを含み、並置された第１及び第２の回路ブロックと、
前記第１及び第２の回路ブロックによって共用される一つの増幅器と、
第１及び第２のサブ・アナログデジタル変換器と、
をｋステージとｋ＋１ステージ（但し、ｋは１以上Ｎ−２以下の整数）のローカル・アナログデジタル回路として備え、
前記前段からの入力信号を共通にサンプルした前記第１及び第２の容量を、前記増幅器の出力端子と入力端子間に並列に接続し、前記入力信号を前記第１のサブ・アナログデジタル変換器でアナログデジタル変換したデジタル信号に基づき前記サブ・デジタルアナログ変換器で選択された基準電圧を、前記入力信号を前記第１及び第２の容量と共通にサンプルした前記第３及び第４の容量の共通接続された一端に接続し、前記第３及び第４の容量の共通接続された他端を前記増幅器の入力端子に接続して、前記ｋステージでの演算増幅を行う前半部と、
つづいて、前記基準電圧と前記増幅器の入力端子間に接続されていた前記第３及び第４の容量を、前記増幅器の入力端子、前段からの入力信号、前記基準電圧のいずれからも切り離した状態とし、前記第１及び第２の容量の一方の一端を、前記増幅器の出力端子から外し前記増幅器の出力電圧を前記第２のサブ・アナログデジタル変換器でアナログデジタル変換したデジタル信号に基づき前記サブ・デジタルアナログ変換器で選択された基準電圧に接続して前記ｋ＋１ステージでの演算増幅を行う後半部と、
からなる期間であって、前記ｋステージと前記ｋ＋１ステージのアナログデジタル変換動作を行う期間が、
前記第１の回路ブロックと前記第２の回路ブロックとに交互に割り当てられ、
前記第１及び第２の回路ブロックの一方の回路ブロックが、前記ｋステージと前記ｋ＋１ステージにおけるアナログデジタル変換動作を行っている期間、前記第１及び第２の回路ブロックの他方の回路ブロックは、前記前段からの入力信号を、前記他方の回路ブロックの複数の容量に共通にサンプルする、ことを特徴とするパイプライン型アナログデジタル変換回路。
【請求項７】
ローカル・アナログデジタル変換回路を有するステージをＮ（Ｎは所定の正整数）段備えたパイプライン型アナログデジタル変換回路であって、
第１の回路ブロック及び第２の回路ブロックと、
第１のサブ・アナログデジタル変換器及び第２のサブ・アナログデジタル変換器と、
をｋステージとｋ＋１ステージ（但し、ｋは１以上Ｎ−２以下の整数）のローカル・アナログデジタル変換回路として備え、
前記第１の回路ブロックは、
サブ・デジタルアナログ変換器と、前記増幅器と、サンプリング容量及び帰還容量として機能する第１及び第２の容量と、サンプリング容量及び基準電圧を記憶する容量として機能する第３及び第４の容量を備え、
前記第２の回路ブロックは、
サブ・デジタルアナログ変換器と、サンプリング容量及び帰還容量として機能する第１及び第２の容量と、サンプリング容量及び基準電圧を記憶する容量として機能する第３及び第４の容量を備え、
期間（１）では、前記第１の回路ブロックにおいて、
前記第１及び第２の容量の一端と前記第３及び第４の容量の一端が、前段からの信号を入力する入力端子に共通に接続され、前記第１及び第２の容量の他端と前記第３及び第４の容量の他端が同相電圧端子に共通に接続され、
期間（２’）では、前記第１の回路ブロックにおいて、
前記第１及び第２の容量の一端が前記増幅器の出力端子に共通に接続され、前記第１及び第２の容量の他端が前記増幅器の入力端子に共通に接続され、
前記第３及び第４の容量の一端は、前記第１のサブ・アナログデジタル変換器のデジタル信号出力に基づき前記サブ・デジタルアナログ変換器で選択された基準電圧端子に共通に接続され、前記第３及び第４の容量の他端は、前記第１及び第２の容量の他端と共通に前記増幅器の入力端子に接続されて、演算増幅が行われ、
前記第２の回路ブロックにおいて、
前記第１及び第２の容量の一端と前記第３及び第４の容量の一端が、前段からの信号を入力する入力端子に共通に接続され、前記第１及び第２の容量の他端と前記第３及び第４の容量の他端が前記同相電圧端子に共通に接続され、
期間（２”）では、前記第１の回路ブロックにおいて、
前記第３及び第４の容量が前記増幅器から切り離され、前記増幅器の出力電圧を前記第２のサブ・アナログデジタル変換器でデジタル信号に変換し、前記第１の容量の前記一端が、前記増幅器の出力端子に接続され、前記第２の容量の前記一端が、前記第２のサブ・アナログデジタル変換器のデジタル信号出力に基づき前記サブ・デジタルアナログ変換器で選択された基準電圧端子に接続され、前記第１及び第２の容量の他端が前記増幅器の入力端子に共通に接続され、演算増幅が行われ、
前記第２の回路ブロックは前記期間（２’）と同じ状態を保ち、
期間（３’）では、前記第１の回路ブロックにおいて、
前記第１及び第２の容量の一端と前記第３及び第４の容量の一端が、前段からの信号を入力する入力端子に共通に接続され、前記第１及び第２の容量の他端と前記第３及び第４の容量の他端が前記同相電圧端子に共通に接続され、
前記第２の回路ブロックにおいて、
前記第１及び第２の容量の一端が前記増幅器の出力端子に共通に接続され、前記第１及び第２の容量の他端が前記増幅器の入力端子に共通に接続され、
前記第３及び第４の容量の一端は、前記第１のサブ・アナログデジタル変換器のデジタル信号出力に基づき前記サブ・デジタルアナログ変換器で選択された基準電圧端子に共通に接続され、前記第３及び第４の容量の他端は、前記第１及び第２の容量の他端と共通に前記増幅器の入力端子に接続されて、演算増幅が行われ、
期間（３”）では、前記第１の回路ブロックは前記期間（３’）と同一の状態を保ち、
前記第２の回路ブロックにおいて、
前記第３及び第４の容量が前記増幅器から切り離され、前記増幅器の出力電圧を前記第２のサブ・アナログデジタル変換器でデジタル信号に変換し、前記第２の容量の前記一端が、前記増幅器の出力端子に接続され、前記第１の容量の前記一端が、前記第２のサブ・アナログデジタル変換器のデジタル信号出力に基づき前記サブ・デジタルアナログ変換器で選択された基準電圧端子に接続され、前記第１及び第２の容量の他端が前記増幅器の入力端子に共通に接続され、演算増幅が行われ、
前記期間（１）乃至（３”）における接続状態を切替制御するスイッチ群を備え、
前記期間（２’）、（２”）、（３’）、（３”）の一連の動作を繰り返すことで、ｋステージとｋ＋１ステージのローカル・アナログデジタル変換をパイプライン的に行う、ことを特徴とするパイプライン型アナログデジタル変換回路。
【請求項８】
前記増幅器は、反転入力端子と正転入力端子、反転出力端子と正転出力端子を備えた差動入力、差動出力の演算増幅器からなり、
前記第１及び第２の容量と、前記第３及び第４の容量の組を、反転入力と正転入力の入力端子に対してそれぞれ備えている、ことを特徴とする請求項４、５、６、７のいずれか一に記載のパイプライン型アナログデジタル変換回路。
【請求項９】
前記期間（２’）と期間（２”）の時間の長さの和と、前記期間（３’）と期間（３”）の時間の長さの和が同一とされる、ことを特徴とする請求項５又は７記載のパイプライン型アナログデジタル変換回路。
【請求項１０】
請求項１乃至９のいずれか一記載のパイプライン型アナログデジタル変換回路を備えた半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログデジタル変換回路に関し、特に、パイプライン型のアナログデジタル（Ａ／Ｄ）変換回路に関する。
【０００２】
図６は、パイプライン型Ａ／Ｄ変換回路の一般的な構成を模式的に示す図である。図６（Ａ）を参照すると、このパイプライン型Ａ／Ｄ変換回路は１．５ｂｉｔ／ステージ・アーキテクチャのＡ／Ｄ変換回路であり、縦続接続されたステージ１〜ステージ８を備え、ステージ１〜ステージ７は同一構成の１．５ｂｉｔ出力（３値）とされ、ステージ８は２ｂｉｔ出力（４値）とされる。ステージ１〜８から出力されるデジタル信号は、不図示のデジタルエラーコレクション回路に供給される。不図示のデジタルエラーコレクション回路では、各ステージの出力を加算して１０ｂｉｔ（ビット）デジタルデータを出力する。不図示のデジタルエラーコレクション回路では、図６（Ｄ）に示すように、ステージ１〜７の各２ｂｉｔ、ステージ８の３ｂｉｔをそれぞれ、互いに１ｂｉｔシフトさせて加算することで１０ｂｉｔデータを求める。
【０００３】
図６（Ｂ）に示すように、ステージ１〜７の各ステージを構成するローカルＡ／Ｄ１０は、サンプルホールド回路（ＳＨ）１０１と、サブ・アナログデジタル変換回路（サブＡ／Ｄ）１０２と、サブデジタルアナログ変換回路（サブＤ／Ａ）１０３と、減算器１０４と、増幅率２の増幅器１０５とを備えている。サブＡ／Ｄ１０２はアナログ入力（Ｖｉｎ）を１．５ｂｉｔに変換し、サブＤ／Ａ１０３は、サブＡ／Ｄ１０２のデジタル信号をアナログ信号に変換し、減算器１０４は、サンプルホールド回路１０１の出力電圧からサブＤ／Ａ１０３の出力を減算し、増幅器１０５は、減算器１０４から出力される差電圧を２倍して出力する。一方、ステージ８は、２ｂｉｔのフラッシュＡＤを備える。
【０００４】
図６（Ｃ）に示すように、ステージ１〜７の各ステージを構成するローカルＡ／Ｄ１０は、入力信号（Ｖｉｎ）をサンプルする容量Ｃｆ、Ｃｓを備えている。デジタルアナログ変換機能は、容量Ｃｆ、Ｃｓを基準電圧で充電、放電することで行われ、容量Ｃｆが演算増幅器（ｏｐ  ａｍｐ）の帰還容量として接続され、容量Ｃｓは基準電圧に接続され、サンプルされた電圧と基準電圧との差電圧の増幅を行い、差電圧ｘ２の残差信号（ｒｅｓｉｄｕｅ  ｓｉｇｎａｌ）が次の段に受け渡され、より精細な変換が行われる。基準電圧は、入力信号（Ｖｉｎ）を１．５ｂｉｔデジタル信号に変換するフラッシュ型のサブＡ／Ｄ（１．５ｂｉｔ  ｆｌａｓｈ  Ａ／Ｄ）の出力に基づき選択される。演算増幅器（ｏｐ  ａｍｐ）の反転入力端子（−）は、容量Ｃｆと容量Ｃｓの端子の共通接続点に接続され、正転入力端子（＋）はＧＮＤに接続され、スイッチにより反転入力端子（−）と正転入力端子（＋）を接続され、またその出力端子は、スイッチにより容量Ｃｆの一端に接続される。なお、図６（Ｃ）の構成において、１．５ｂｉｔ  ｆｌａｓｈ  Ａ／Ｄは、図６（Ｃ）のサブＡ／Ｄに対応し、容量Ｃｆ、Ｃｓは、入力信号Ｖｉｎをサンプルするサンプリング容量として、図６（Ｂ）のサンプルホールド回路（ＳＨ）１０１の機能動作を担い、容量Ｃｆが演算増幅器の出力端子と反転入力端子の間に帰還接続され、容量Ｃｓが基準電圧端子と演算増幅器（ｏｐ  ａｍｐ）の反転入力端子の間に接続される構成により、演算増幅器（ｏｐ  ａｍｐ）とともに、図６（Ｂ）の減算回路１０４とｘ２の増幅器１０５の機能動作を担う。
【０００５】
図７は、図６（Ｃ）の詳細な構成の一例を示す図である。図７には、図６に示したパイプライン型Ａ／Ｄ変換回路における、ｎステージのローカルＡ／Ｄとｎ＋１ステージのローカルＡ／Ｄの回路構成の一例が示されている（但し、図６の８段ステージ構成の場合、ｎは１〜６）。なお、図７において、φ１、φ２、φ３、φ４が付加されたスイッチは、制御信号φ１、φ２、φ３、φ４でオン・オフ制御されるスイッチを表している。図８は、図７のスイッチの動作を制御する制御信号φ１、φ２、φ３、φ４のタイミング波形の一例を示す図である。
【０００６】
図７に示す構成において、ｎステージのローカルＡ／Ｄが前段のｎ−１ステージからの信号を容量Ｃｆ１、Ｃｓ１にサンプルする期間、次段のｎ＋１ステージのローカルＡ／Ｄでは、容量Ｃｆ２が演算増幅器（ｏｐ  ａｍｐ）の帰還容量として接続され、容量Ｃｓ２は、基準電圧に接続され、残差演算及び増幅を行う。
【０００７】
期間１では、φ１、φ２で制御されるスイッチがオンし、差動形式の信号Ｖｉｎｎ［ｎ−１］、Ｖｉｎｐ［ｎ−１］は、ｎステージのローカルＡ／Ｄの容量Ｃｆ１、Ｃｓ１にサンプリングされる。また、Ｖｉｎｎ［ｎ−１］、Ｖｉｎｐ［ｎ−１］の差動信号はサブＡ／Ｄ（１．５ｂｉｔ  ｆｌａｓｈ  Ａ／Ｄ）によってＡ／Ｄ変換を行う。
【０００８】
より詳細には、演算増幅器（ｏｐ  ａｍｐ）の反転入力端子（−）側に配置されている第１組の容量Ｃｆ１、Ｃｓ１の第１端子は、φ２でオンとされるスイッチを介してＶｉｎｎ［ｎ−１］に共通接続され、第１組の容量Ｃｆ１、Ｃｓ１の第２端子は、φ１でオンとされるスイッチを介して同相電圧端子Ｖｃｍに共通接続され、演算増幅器（ｏｐ  ａｍｐ）の正転入力端子（＋）側に配置されている第２組の容量Ｃｆ１、Ｃｓ１の第１端子は、φ２でオンとされるスイッチを介してＶｉｎｐ［ｎ−１］に共通接続され、第２組の容量Ｃｆ１、Ｃｓ２の第２端子は、φ１でオンとされるスイッチを介して同相電圧端子Ｖｃｍに共通接続される。なお、φ３、φ４で制御されるスイッチがオフする。また、ｎステージのローカルＡ／Ｄの正転出力端子（＋）と反転出力端子（−）はφ１でオンとされるスイッチを介して接続される。
【０００９】
ｎ＋１ステージのローカルＡ／Ｄにおいて、第１組の容量Ｃｆ２は、φ１でオンとされるスイッチを介して演算増幅器（ｏｐ  ａｍｐ）の正転出力端子（＋）と反転入力端子（−）の間に帰還容量として接続され、第２組の容量Ｃｆ２は、φ１でオンとされるスイッチを介して演算増幅器（ｏｐ  ａｍｐ）の反転出力端子（−）と正転入力端子（＋）の間に帰還容量として接続される。第１組の容量Ｃｓ２は、基準電圧と演算増幅器（ｏｐ  ａｍｐ）の反転入力端子（−）の間に接続され、第２組の容量Ｃｓ２は、基準電圧と演算増幅器（ｏｐ  ａｍｐ）の正転入力端子（＋）の間に接続され、サンプル電圧と基準電圧との残差演算・増幅が行われる。
【００１０】
ｎ＋１ステージのローカルＡ／Ｄにおいて、第１、第２組の各容量Ｃｓ２の第１端子が接続される基準電圧は、ｎ＋１ステージのサブＡ／Ｄ（１．５ｂｉｔ  ｆｌａｓｈ  Ａ／Ｄ）の出力に基づき決定される。例えばサブＡ／Ｄの出力が”００”のとき、第１組のＣｓ２の第１端子は基準電圧端子Ｖｒｅｆｐ、第２組のＣｓ２の第１端子は基準電圧端子Ｖｒｅｆｎに接続される（スイッチφ２［００］がオン）。サブＡ／Ｄの出力が”１０”のとき、第１組のＣｓの第１端子は基準電圧端子Ｖｒｅｆｎ、第２組Ｃｓの第１端子は基準電圧端子Ｖｒｅｆｐに接続される（スイッチφ２［１０］がオン）。サブＡ／Ｄの出力が”０１”のとき、第１組のＣｓ２の第１端子と第２組のＣｓ２の第１端子同士は接続される（スイッチφ２［０１］がオン）。
【００１１】
期間２では、φ３、φ４がＨＩＧＨであり、φ１、φ２がＬＯＷであり、ｎステージのローカルＡ／Ｄにおいて、第１組と第２組の容量Ｃｆ１が演算増幅器（ｏｐ  ａｍｐ）の帰還容量として接続され、第１組と第２組の容量Ｃｓ１は基準電圧に接続され、残差演算・増幅を行う。次段のｎ＋１ステージのローカルＡ／Ｄにおいて、第１組と第２組の容量Ｃｆ２、Ｃｓ２が、ｎステージのローカルＡ／Ｄの出力をサンプルするとともに、ｎ＋１ステージのサブＡ／Ｄ（１．５ｂｉｔ  ｆｌａｓｈ  Ａ／Ｄ）によって、ｎステージのローカルＡ／Ｄの出力をＡ／Ｄ変換する。
【００１２】
より詳細には、期間２では、ｎステージのローカルＡ／Ｄにおいて、第１組と第２組の容量Ｃｆ１は、演算増幅器（ｏｐ  ａｍｐ）の正転出力端子（＋）と反転入力端子（−）の間、反転出力端子（−）と正転入力端子（＋）の間に、帰還容量としてそれぞれ接続され、第１組と第２組の容量Ｃｓ１は、基準電圧と演算増幅器（ｏｐ  ａｍｐ）の反転入力端子（−）の間、基準電圧と演算増幅器（ｏｐ  ａｍｐ）の正転入力端子（＋）の間にそれぞれ接続される。
【００１３】
ｎステージのローカルＡ／Ｄにおいて、第１組と第２組の容量Ｃｓ１が接続される基準電圧は、ｎステージのサブＡ／Ｄ（１．５ｂｉｔ  ｆｌａｓｈ  Ａ／Ｄ）の出力に基づき決定され、例えばサブＡ／Ｄの出力が”００”のとき、第１、第２組の容量Ｃｓ１の第１端子は、基準電圧端子Ｖｒｅｆｐ、Ｖｒｅｆｎにそれぞれ接続される（スイッチφ４［００］がオン）。サブＡ／Ｄの出力が”１０”のとき、第１、第２組の容量Ｃｓ１の第１端子は、基準電圧端子Ｖｒｅｆｎ、Ｖｒｅｆｐにそれぞれ接続される（スイッチφ４［１０］がオン）。サブＡ／Ｄの出力が”０１”のとき、第１組の容量Ｃｓの第１端子と第２組の容量Ｃｓの第１端子同士は接続される（スイッチφ４［０１］がオン）。
【００１４】
期間３では、φ１、φ２がＨＩＧＨであり、φ３、φ４がＬＯＷであり、ｎステージのローカルＡ／Ｄにおいて、前段の出力のサンプル期間、次段のｎ＋１ステージのローカルＡ／Ｄにおいて、第１組と第２組の容量Ｃｆ２が演算増幅器（ｏｐ  ａｍｐ）の帰還容量として接続され、第１組と第２組の容量Ｃｓは基準電圧に接続され、残差演算・増幅を行う。
【００１５】
期間４では、φ３、φ４がＨＩＧＨであり、φ１、φ２がＬＯＷであり、ｎステージのローカルＡ／Ｄにおいて、第１組と第２組の容量Ｃｆ１がアンプの帰還容量として接続され、第１組と第２組の容量Ｃｓ１は基準電圧に接続され、残差演算・増幅を行う。次段のｎ＋１ステージのローカルＡ／Ｄにおいて、第１組と第２組の容量Ｃｆ２、Ｃｓ２が、ｎステージのローカルＡ／Ｄの出力をサンプルするとともに、ｎ＋１ステージのサブＡ／Ｄ（１．５ｂｉｔ  ｆｌａｓｈ  Ａ／Ｄ）によって、ｎステージのローカルＡ／Ｄの出力をＡ／Ｄ変換する。
【００１６】
上記のとおり、ｎステージのローカルＡ／Ｄで前段の出力をサンプル期間に、ｎ＋１ステージのローカルＡ／Ｄでは、前サイクルでサンプルしたｎステージのローカルＡ／Ｄの出力の残差演算・増幅を行い、ｎステージのローカルＡ／Ｄで残差演算・増幅期間に、ｎ＋１ステージのローカルＡ／Ｄでは、ｎステージのローカルＡ／Ｄの出力をサンプルする。
【００１７】
図７に示す例では、ｎステージのローカルＡ／Ｄとｎ＋１ステージのローカルＡ／Ｄにそれぞれ演算増幅器（ｏｐ  ａｍｐ）を備えているが、ｎステージのローカルＡ／Ｄとｎ＋１ステージのローカルＡ／Ｄ間で演算増幅器（ｏｐ  ａｍｐ）を共用（ｓｈａｒｅ）する例も知られている（例えば非特許文献１参照）。
【００１８】
図９は、図６のパイプライン型Ａ／Ｄ変換回路において、ｎステージとｎ＋１ステージ間で演算増幅器（ｏｐ  ａｍｐ）を共用した構成例を示す図である。図９において、φ１、φ２、φ３、φ４が付加されたスイッチは、制御信号φ１、φ２、φ３、φ４でオン・オフ制御されるスイッチを表している。図９における各スイッチを制御する制御信号φ１〜φ４のタイミング波形は、図８に示した例に従う。また、図１０、図１１、図１２は、図９に示した回路における、期間１、期間２、期間３の接続構成を抽出して示したものである。
【００１９】
図１０を参照すると、期間１において、φ１、φ２で制御されるスイッチがオンし、φ３で制御されるスイッチはオフし、ｎステージのローカルＡ／Ｄは、差動の信号入力端子Ｖｉｎｎ［ｎ−１］、Ｖｉｎｐ［ｎ−１］に入力される、ｎ−１ステージのローカルＡ／Ｄからの差動出力信号を、第１組と第２組の容量Ｃｆ１、Ｃｓ１にサンプリングするとともに、サブＡ／Ｄ（１．５ｂｉｔ  ｆｌａｓｈ  Ａ／Ｄ）によって、ｎ−１ステージのローカルＡ／Ｄの出力信号のＡ／Ｄ変換を行う。
【００２０】
より詳細には、図１０を参照すると、第１組の容量Ｃｓ１、Ｃｆ１の第１端子は、φ２でオンとされるスイッチを介して入力端子（反転入力端子）Ｖｉｎｎ［ｎ−１］に共通に接続され、第１組の容量Ｃｓ１、Ｃｆ１の共通接続された第２端子は、φ１でオンとされるスイッチを介して同相電圧端子Ｖｃｍに接続される。第２組の容量Ｃｓ１、Ｃｆ１の第１端子は、φ２でオンとされるスイッチを介して入力端子（正転入力端子）Ｖｉｎｐ［ｎ−１］に共通に接続され、第２組の容量Ｃｓ１、Ｃｆ１の共通接続された第２端子は、φ１でオンとされるスイッチを介して同相電圧端子Ｖｃｍに接続される。
【００２１】
期間１において、演算増幅器（ｏｐ  ａｍｐ）は、φ３で制御されるスイッチによって、容量Ｃｓ１、Ｃｆ１と分離されており、ｎステージのローカルＡ／Ｄにおける演算増幅回路としての機能を提供していない（アイドル状態）。
【００２２】
次に、図１１を参照すると、期間２において、φ３、φ４で制御されるスイッチがオンし、φ１、φ２で制御されるスイッチはオフし、ｎステージのローカルＡ／Ｄは、サンプリングした前段（ｎ−１）のステージの出力電圧と基準電圧の差電圧を増幅して、次段のｎ＋１ステージに出力する。すなわち、第１組の容量Ｃｆ１の第１端子は、φ３でオンとされるスイッチを介して演算増幅器（ｏｐ  ａｍｐ）の正転出力端子（＋）に接続され、第１組の容量Ｃｆ１の第２端子は、第１組のＣｓ１の第２端子とともに、φ３でオンとされるスイッチを介して演算増幅器（ｏｐ  ａｍｐ）の反転入力端子（−）に共通接続される。第１組のＣｓ１の第１端子は、φ４でオンとされるスイッチを介して基準電圧端子Ｖｒｅｆｎ（サブＡ／Ｄの出力で選択される）に接続される。
【００２３】
第２組の容量Ｃｆ１の第１端子は、φ３でオンとされるスイッチを介して演算増幅器（ｏｐ  ａｍｐ）の反転出力端子（−）に接続され、第２組の容量Ｃｆ１の第２端子は、第２組のＣｓ１の第２端子とともに、φ３でオンとされるスイッチを介して演算増幅器（ｏｐ  ａｍｐ）の正転入力端子（＋）に共通接続される。第２組の容量Ｃｓ１の第１端子は、φ４でオンとされるスイッチを介して基準電圧端子Ｖｒｅｆｐ（サブＡ／Ｄの出力で選択される）に接続される。
【００２４】
期間２の間、ｎ＋１ステージのローカルＡ／Ｄは、期間１におけるｎステージと同様に、前段であるｎステージのローカルＡ／Ｄからの出力電圧（差動出力電圧）を、第１、第２組の容量Ｃｓ２、Ｃｆ２にサンプリングするとともに、サブＡ／Ｄ（１．５ｂｉｔ  ｆｌａｓｈ  Ａ／Ｄ）によってｎステージの出力に対してＡ／Ｄ変換を行う。また、φ１によって制御されるスイッチがオフ状態とされ、演算増幅器（ｏｐ  ａｍｐ）から、容量Ｃｓ２、Ｃｆ２は分離されている。期間２において、演算増幅器（ｏｐ  ａｍｐ）は、ｎステージのローカルＡ／Ｄの演算増幅器として機能する。
【００２５】
すなわち、ｎ＋１ステージのローカルＡ／Ｄの第１組の容量Ｃｆ２、Ｃｓ２の第１端子は、φ４でオンとされたスイッチを介してｎステージのローカルＡ／Ｄの第２組の容量Ｃｆ１の第１端子と演算増幅器の反転出力端子（−）との接続点（Ｎ２）に共通接続される。第１組の容量Ｃｆ２、Ｃｓ２の共通接続された第２端子は、φ３でオンとされるスイッチを介して同相電圧端子Ｖｃｍに接続されている。ｎ＋１ステージのローカルＡ／Ｄの第２組の容量Ｃｆ２、Ｃｓ２の第１端子は、φ４でオンとされるスイッチを介してｎステージのローカルＡ／Ｄの第１組の容量Ｃｆ１の第１端子と演算増幅器（ｏｐ  ａｍｐ）の正転出力端子（＋）との接続点（Ｎ１）に接続される。第２組の容量Ｃｆ２、Ｃｓ２の共通接続された第２端子は、φ３でオンとされるスイッチを介して同相電圧端子Ｖｃｍに接続されている。なお、図１１に示す構成の場合、ｎ＋１ステージのローカルＡ／Ｄの容量Ｃｆ２、Ｃｓ２が、演算増幅器（ｏｐ  ａｍｐ）に負荷として見える。
【００２６】
図１２を参照すると、期間３では、φ１、φ２で制御されるスイッチがオンし、φ３で制御されるスイッチはオフし、ｎステージのローカルＡ／Ｄの動作は、期間１と同様である。ｎ＋１ステージのローカルＡ／Ｄにおいて、第１組と第２組の容量Ｃｆ２は、極性を反転して、帰還容量として、演算増幅器（ｏｐ  ａｍｐ）に接続される。すなわち、第１組のＣｆ２、Ｃｓ２の共通接続された第２端子（期間２で同相電圧端子Ｖｃｍに接続されていた端子）は、φ１でオンとされるスイッチを介して、演算増幅器（ｏｐ  ａｍｐ）の反転入力端子（−）に接続される。第１組のＣｆ２の第１端子（期間２で演算増幅器（ｏｐ  ａｍｐ）の反転出力端子（−）に接続されていた一端）は、φ１でオンとされるスイッチを介して、演算増幅器（ｏｐ  ａｍｐ）の正転出力端子（＋）に接続される。第１組のＣｓ２の第１端子（期間２で演算増幅器（ｏｐ  ａｍｐ）の反転出力端子（−）に接続されていた一端）は、φ２でオンとされるスイッチを介して基準電圧端子Ｖｒｅｆｐに接続される。
【００２７】
ｎ＋１ステージのローカルＡ／Ｄの第２組のＣｆ２、Ｃｓ２の共通接続された第２端子（期間２で同相電圧端子Ｖｃｍに接続されていた端子）は、φ１でオンとされるスイッチを介して、演算増幅器（ｏｐ  ａｍｐ）の正転入力端子（＋）に接続される。第２組のＣｆ２の第１端子（期間２で演算増幅器（ｏｐ  ａｍｐ）の正転出力端子（＋）に接続されていた一端）は、φ１でオンとされるスイッチを介して、演算増幅器（ｏｐ  ａｍｐ）の反転出力端子（−）に接続される。第２組のＣｓ２の第１端子（期間２で演算増幅器（ｏｐ  ａｍｐ）の正転出力端子（＋）に接続されていた端子）は、φ２でオンとされるスイッチを介して基準電圧端子Ｖｒｅｆｎに接続される。
【００２８】
ｎステージのローカルＡ／Ｄの出力をＡ／Ｄ変換した結果、φ２でオンに制御されるスイッチを介して基準電圧端子Ｖｒｅｆｐに接続し、演算増幅器（ｏｐ  ａｍｐ）は残差演算・増幅を行い、ｎステージのローカルＡ／Ｄでは、容量Ｃｆ１、Ｃｓ１にＶｉｎｎ［ｎ−１］、Ｖｉｎｐ［ｎ−１］をサンプリングする。
【００２９】
ｎ＋１ステージのローカルＡ／Ｄにおいては、ｎステージのローカルＡ／Ｄが演算増幅器（ｏｐ  ａｍｐ）を必要としない期間であるために、演算増幅器（ｏｐ  ａｍｐ）を、ｎ＋１ステージのローカルＡ／Ｄにおける演算増幅器（ｏｐ  ａｍｐ）として機能させることができる。従って、ｎ＋１ステージのローカルＡ／Ｄは、期間３において、サンプリングしたｎステージからの出力と、サブＤ／Ａの出力に対応する基準電圧を、演算増幅器（ｏｐ  ａｍｐ）により演算増幅して、ｎ＋２ステージに出力することが可能となる。
【００３０】
最後の期間４は、ｎステージ、ｎ＋１ステージのローカルＡ／Ｄとも、期間２と同様の動作を行い、以降は、期間３と期間４の動作を繰り返すことで、パイプライン動作のＡ／Ｄ変換を行っていく。
【００３１】
【非特許文献１】ＩＥＥＥ  ＪＯＵＲＮＡＬ  ＯＦ  ＳＯＬＩＤ−ＳＴＡＴＥ  ＣＩＲＣＵＩＴＳ，  Ｖｏｌ．３８，  Ｎｏ．１２，  ＤＥＣＥＭＢＥＲ  ２００３，ｐｐ２０３１−２０３９，  “Ａ６９−ｍＷ  １０−ｂｉｔ  ８０−ＭＳａｍｐｌｅ／ｓ  Ｐｉｐｅｌｉｎｅｄ  ＣＭＯＳ  ＡＤＣ”
【非特許文献２】ＩＥＥＥ  ＪＯＵＲＮＡＬ  ＯＦ  ＳＯＬＩＤ−ＳＴＡＴＥ  ＣＩＲＣＵＩＴＳ、ＶＯＬ．３０，  ＮＯ．３，  ＭＡＲＣＨ  １９９５，  ｐｐ１６６−１７２  “Ａ  １０ｂ  ２０  Ｍｓａｍｐｌｅ／ｓ，  ３５ｍＷ  Ｐｉｐｅｌｉｎｅ  Ａ／Ｄ  ｃｏｎｖｅｒｔｅｒ”
【発明の開示】
【発明が解決しようとする課題】
【００３２】
上記した従来のパイプライン型Ａ／Ｄ変換回路においては、演算増幅器（ｏｐ  ａｍｐ）を共有したｎステージとｎ＋１ステージのローカルＡ／ＤでローカルＡ／Ｄ毎の容量値のスケーリングができていないため、ｎステージのローカルＡ／Ｄにおいて速度低下又は、回路電流の低減を阻害する。
【００３３】
さらに、演算増幅器（ｏｐ  ａｍｐ）を共有したｎ＋１ステージのローカルＡ／Ｄの出力は、非特許文献１（”ＩＥＥＥ  ＪＯＵＮＡＬ  ＯＦ  ＳＯＬＩＤ−ＳＴＡＴＥ  ＣＩＲＣＵＩＴＳ、ＶＯＬ．３８、ＮＯ．１２、ＤＥＣＥＭＢＥＲ  ２００３，ｐｐ２０３１−２０３９”）のｐｐ２０３３に示される”ａ  ｆｅｅｄｂａｃｋ  ｓｉｇｎａｌ  ｐｏｌａｒｉｔｙ  ｉｎｖｅｒｔｉｎｇ（ＦＳＰＩ）  ｔｅｃｈｎｉｑｕｅ”を適用しない場合、共有した演算増幅器（ｏｐ  ａｍｐ）で生じるエラー電圧（オフセット電圧）は３倍にまで増幅される。
【００３４】
すなわち、増幅器共用技術（ｏｐ  ａｍｐ  ｓｈａｒｉｎｇ  ｔｅｃｈｎｉｑｕｅ）は、演算増幅器（ｏｐ  ａｍｐ）を共有したｎステージとｎ＋１ステージのローカルＡ／Ｄでサンプリング容量Ｃｓ１、Ｃｆ１と、Ｃｓ２、Ｃｆ２が同一の値であり、演算増幅器（ｏｐ  ａｍｐ）を共有したｎ＋１ステージのローカルＡ／Ｄの出力が同一極性でそのまま増幅されてしまうため、エラー電圧（Ｖｅｒｒ）は、ｎステージとｎ＋１ステージで、２度増幅され、ｎステージのローカルＡ／Ｄの出力Ｖｒｅｓ（ｎ）は、入力電圧Ｖｉｎの２倍と、サブＡ／Ｄの出力で決まる基準電圧Ｄ（ｎ）Ｖｒｅｆの差にオフセット等のエラ−電圧がＶｅｒｒ（ｎ）が重畳したものであり（Ｖｒｅｓ（ｎ）＝２ｘＶｉｎ−Ｄ（ｎ）Ｖｒｅｆ＋Ｖｅｒｒ（ｎ））、ｎ＋１ステージのローカルＡ／Ｄの出力Ｖｒｅｓ（ｎ）は、ｎステージの出力Ｖｒｅｓ（ｎ）ｘ２と、サブＡ／Ｄの出力で決まる基準電圧Ｄ（ｎ＋１）Ｖｒｅｆの差にオフセット等のエラ−電圧がＶｅｒｒ（ｎ＋１）が重畳したものであり（Ｖｒｅｓ（ｎ＋１）＝２ｘＶｒｅｓ（ｎ）−Ｄ（ｎ＋１）Ｖｒｅｆ＋Ｖｅｒｒ（ｎ＋１））、Ｖｅｒｒ（ｎ）＝Ｖｅｒｒ（ｎ＋１）＝Ｖｅｒｒとすると、ｎ＋１ステージのローカルＡ／Ｄの出力Ｖｒｅｓ（ｎ）には、エラー電圧として３×Ｖｅｒｒが含まれる。
【課題を解決するための手段】
【００３５】
本願で開示される発明は、上記課題を解消すべく、概略以下の構成とされる。
【００３６】
本発明によれば、複数に分割したｎステージのサンプリング容量の一部を、ｎステージのローカルＡ／Ｄの演算、増幅期間中に、ｎ＋１ステージのローカルＡ／Ｄに対するサンプリング容量として用いている。ｎステージより小さい容量でｎ＋１ステージのローカルＡ／Ｄの機能を実現すると共に、ｎ＋１ステージのローカルＡ／Ｄで生じる電圧エラーをキャンセルする構成のパイプライン方式のＡ／Ｄ変換回路が提供される。
【００３７】
より詳細には、本発明の一のアスペクト（側面）に係るパイプライン型アナログデジタル変換回路は、前段からの入力信号電圧をサンプリングするサンプリング容量と、前記前段からの前記入力信号電圧をデジタル信号に変換するサブ・アナログデジタル変換器と、前記サブ・アナログデジタル変換器からのデジタル信号に対応する基準電圧を選択するサブ・デジタルアナログ変換器と、を一のステージと次段のステージとがそれぞれ備え、前記入力信号電圧をサンプリングしたサンプリング容量が、演算増幅期間には、帰還容量として接続され、サンプリングされた電圧と前記基準電圧との差電圧を増幅する増幅器を、一のステージと次段のステージで共有する構成としてなるパイプライン型アナログデジタル変換回路であって、前記一のステージのサンプリング容量が複数に分割されており、複数に分割された前記一のステージのサンプリング容量の一部が、前記次段のステージのサンプリング容量とされる。
【００３８】
本発明に係るパイプライン型アナログデジタル変換回路において、前記一のステージの複数に分割された前記サンプリング容量の一部は、前記増幅器による演算増幅期間中に、前記次段のステージのサンプリング容量として用いられる。
【００３９】
本発明に係るパイプライン型アナログデジタル変換回路においては、前記一のステージにおいて、前記演算増幅期間中に、前記増幅器の入力端子を基準にして前記増幅器の出力電圧が、前記一のステージからの出力電圧として、前記一のステージの前記サンプリング容量の一部にサンプリングされ、前記増幅器の出力電圧をサンプリングする前記一のステージの前記サンプリング容量の一部は、前記一のステージからの出力電圧をサンプリングする前記次段のステージにおけるサンプリング容量として用いられ、
次に、前記増幅器の出力電圧を前記次段のステージの前記サブ・アナログデジタル変換器でデジタル信号に変換した結果に基づき選択された基準電圧を、前記増幅器の出力電圧をサンプリングした前記一のステージの前記サンプリング容量の少なくとも一つの容量の一端に与え、前記容量の他端は、前記増幅器の入力端子に接続され、前記増幅器の出力電圧をサンプリングした前記一のステージの前記サンプリング容量のうち他の少なくとも一つの容量が、前記増幅器の出力端子と入力端子の間に帰還容量として接続され、前記一のステージからの出力電圧と前記基準電圧の差電圧を前記増幅器で増幅し、前記増幅器の出力電圧が前記次段のステージの出力電圧として出力される。
【００４０】
本発明の他のアスペクトに係るパイプライン型アナログデジタル変換回路は、ローカル・アナログデジタル変換回路を有するステージをＮ（Ｎは所定の正整数）段備えたパイプライン型アナログデジタル変換回路であって、
サンプリング用の第１乃至第４の容量とサブ・デジタルアナログ変換器とを含み、並置された第１及び第２の回路ブロックと、
前記第１及び第２の回路ブロックによって共用される一つの増幅器と、
第１及び第２のサブ・アナログデジタル変換器と、
をｋステージとｋ＋１ステージ（但し、ｋは１以上Ｎ−２以下の整数）のローカル・アナログデジタル回路として備え、
前記前段からの入力信号を共通にサンプルした前記第１及び第２の容量を、前記増幅器の出力端子と入力端子間に並列に接続し、前記入力信号を前記第１のサブ・アナログデジタル変換器でアナログデジタル変換したデジタル信号に基づき前記サブ・デジタルアナログ変換器で選択された基準電圧を、前記入力信号を前記第１及び第２の容量と共通にサンプルした前記第３及び第４の容量の共通接続された一端に接続し、前記第３及び第４の容量の共通接続された他端を前記増幅器の入力端子に接続して、前記ｋステージでの演算増幅を行う前半部と、
つづいて、前記基準電圧と前記増幅器の入力端子間に接続されていた前記第３及び第４の容量を、前記増幅器の入力端子、前段からの入力信号、前記基準電圧のいずれからも切り離した状態とし、前記第１及び第２の容量の一方の一端を、前記増幅器の出力端子から外し前記増幅器の出力電圧を前記第２のサブ・アナログデジタル変換器でアナログデジタル変換したデジタル信号に基づき前記サブ・デジタルアナログ変換器で選択された基準電圧に接続してｋ＋１ステージでの演算増幅を行う後半部と、
からなる期間であって、前記ｋステージとｋ＋１ステージのアナログデジタル変換動作を行う期間が、前記第１の回路ブロックと前記第２の回路ブロックとに交互に割り当てられ、
前記第１及び第２の回路ブロックの一方の回路ブロックが、前記ｋステージと前記ｋ＋１ステージにおけるアナログデジタル変換動作を行っている期間、前記第１及び第２の回路ブロックの他方の回路ブロックは、前記前段からの入力信号を、前記他方の回路ブロックの複数の容量に共通にサンプルする。
【発明の効果】
【００４１】
本発明によれば、複数に分割したｎステージのサンプリング容量の一部を、ｎ＋１ステージのサンプリング容量として用いており、ｎ＋１ステージの容量負荷がｎステージと同容量ではなくなり、ｎ＋１ステージの容量値が小さくなることから、低消費電力化を図ることができる。
【００４２】
さらに、本発明によれば、ｎステージでの演算増幅期間中に、ｎ＋１ステージにおける演算エラー電圧を演算増幅器の入出力端子間電圧でｎ＋１ステージのサンプリング容量に蓄えることでキャンセルすることができる。このため、本発明によれば、ｎ＋１ステージの演算エラーを、従来技術のように、入出力端子間の極性を入れ替えることなく低減することができる。
【発明を実施するための最良の形態】
【００４３】
上記した本発明についてさらに詳細に説述すべく添付図面を参照して以下に説明する。本発明は、前段からの入力信号電圧をサンプリングするサンプリング容量と、前記前段からの前記入力信号電圧をデジタル信号に変換するサブ・アナログデジタル変換器と、前記サブ・アナログデジタル変換器からのデジタル信号に対応する基準電圧を選択するサブ・デジタルアナログ変換器と、を一のステージと次段のステージとがそれぞれ備え、前記入力信号電圧をサンプリングしたサンプリング容量が、演算増幅期間には、帰還容量として接続され、サンプリングされた電圧と前記基準電圧との差電圧を増幅する増幅器を、前記一のステージと前記次段のステージとで共有する構成としてなるパイプライン型アナログデジタル変換回路に対して、前記一のステージのサンプリング容量を複数に分割し、複数に分割された前記一のステージのサンプリング容量の一部を、前記次段のステージのサンプリング容量として用いる制御が行われる。本発明において、複数に分割された前記一のステージのサンプリング容量はインターリーブ制御され、複数に分割された前記一のステージのサンプリング容量の一部は、前記一のステージでの前記増幅器による演算増幅期間中に、前記次段のステージのサンプリング容量として用いられる。
【００４４】
本発明において、一のステージでの前記増幅器による演算増幅期間中に、前記増幅器の入力端子（仮想接地点）を基準にして前記増幅器の出力電圧が、前記一のステージの前記サンプリング容量の一部にサンプリングされ、前記増幅器の出力電圧をサンプリングする前記一のステージの前記サンプリング容量の一部は、前記一のステージからの信号電圧をサンプリングする前記次段のステージにおけるサンプリング容量として用いられる。そして、前記増幅器の出力電圧を前記次段のステージの前記サブ・アナログデジタル変換器でデジタル信号に変換した結果に基づき選択された基準電圧を、前記増幅器の出力電圧をサンプリングした前記一のステージの前記サンプリング容量の少なくとも一つの容量の一端に与え、前記一つの容量の他端は、前記増幅器の入力端子に接続され、前記増幅器の出力電圧をサンプリングした前記一のステージの前記サンプリング容量のうち他の少なくとも一つの容量が、前記増幅器の出力端子と入力端子の間に前記帰還容量として接続され、サンプルされた前記一のステージからの信号電圧と前記基準電圧の差電圧を前記増幅器で増幅する。
【００４５】
本発明は、その一実施形態において、ローカル・アナログデジタル（Ａ／Ｄ）変換回路を有するステージをＮ（Ｎは所定の正整数）段備えたパイプライン型Ａ／Ｄ変換回路であって、第１の回路ブロック（４）及び第２の回路ブロック（５）と、第１のサブＡ／Ｄ変換器（２）と第２のサブＡ／Ｄ変換器（３）を備えた回路を、をｋステージとｋ＋１ステージ（但し、ｋは１以上Ｎ−２以下の整数）のローカルＡ／Ｄ変換回路として備えている。
【００４６】
第１の回路ブロック（４）は、第１のサブＡ／Ｄ変換器（２）又は第２のサブＡ／Ｄ変換器（３）の出力に基づき基準電圧端子（Ｖｒｅｆｎ、Ｖｒｅｆｐ）を選択するサブ・デジタルアナログ（Ｄ／Ａ）変換器と、増幅器（１）と、サンプリング容量及び帰還容量として機能する第１及び第２の容量（Ｃｆ１１、Ｃｆ１２）と、サンプリング容量及び基準電圧を記憶する第３及び第４の容量（Ｃｓ１１、Ｃｓ１２）を備えている。第２の回路ブロック（５）は、第１のサブＡ／Ｄ変換器（２）又は第２のサブＡ／Ｄ変換器（３）の出力に基づき基準電圧端子（Ｖｒｅｆｎ、Ｖｒｅｆｐ）を選択するサブＤ／Ａ変換器と、サンプリング容量及び帰還容量として機能する第１及び第２の容量（Ｃｆ２１、Ｃｆ２２）と、サンプリング容量及び基準電圧を記憶する第３及び第４の容量（Ｃｓ２１、Ｃｓ２２）を備えている。この回路は、概略、以下のような接続状態をとる。
【００４７】
期間（１）では、第１の回路ブロック（４）において、第１及び第２の容量（Ｃｆ１１、Ｃｆ１２）の一端と第３及び第４の容量（Ｃｓ１１、Ｃｓ１２）の一端が、前段からの信号を入力する入力端子に共通に接続され、第１及び第２の容量（Ｃｆ１１、Ｃｆ１２）の他端と第３及び第４の容量（Ｃｓ１１、Ｃｓ１２）の他端が同相電圧端子（Ｖｃｍ）に共通に接続される。
【００４８】
次の期間（２’）では、第１の回路ブロック（４）において、第１及び第２の容量（Ｃｆ１１、Ｃｆ１２）の一端が増幅器（１）の出力端子に共通に接続され、第１及び第２の容量（Ｃｆ１１、Ｃｆ１２）の他端が前記増幅器の入力端子に共通に接続され、第３及び第４の容量（Ｃｓ１１、Ｃｓ１２）の一端は、第１のサブＡ／Ｄ変換器（２）のデジタル信号出力に対応する基準電圧端子（サブＤ／Ａ変換器の出力で選択される）に共通に接続され、第３及び第４の容量（Ｃｓ１１、Ｃｓ１２）の他端は、第１及び第２の容量（Ｃｆ１１、Ｃｆ１２）の他端と共通に増幅器（１）の入力端子に接続されて、演算増幅が行われる。
【００４９】
期間（２’）では、第２の回路ブロック（５）において、第１及び第２の容量（Ｃｆ２１、Ｃｆ２２）の一端と第３及び第４の容量（Ｃｓ２１、Ｃｓ２２）の一端が、前段からの信号を入力する入力端子に共通に接続され、前記第１及び第２の容量（Ｃｆ２１、Ｃｆ２２）の他端と第３及び第４の容量（Ｃｓ２１、Ｃｓ２２）の他端が同相電圧端子（Ｖｃｍ）に共通に接続される。
【００５０】
期間（２”）では、第１の回路ブロック（４）において、第３及び第４の容量（Ｃｓ１１、Ｃｓ１２）が増幅器（１）から切り離され、増幅器（１）の出力電圧を第２のサブＡ／Ｄ変換器（３）でデジタル信号に変換し、第２の容量（Ｃｆ１２）の前記一端が、増幅器（１）の出力端子に接続され、第１の容量（Ｃｆ１１）の前記一端が、第２のサブＡ／Ｄ変換器（３）のデジタル信号出力に対応する基準電圧端子（サブＤ／Ａ変換器の出力で選択される）に接続され、第１及び第２の容量（Ｃｆ１１、Ｃｆ１２）の他端が増幅器（１）の入力端子に共通に接続され、演算増幅が行われる。期間（２”）においては、第２の回路ブロック（５）は、前記期間（２’）と同じ状態を保つ。
【００５１】
次の期間（３’）では、第１の回路ブロック（４）において、第１及び第２の容量（Ｃｆ１１、Ｃｓ１２）の一端と第３及び第４の容量（Ｃｓ１１、Ｃｓ１２））の一端が、前段からの信号を入力する入力端子に共通に接続され、第１及び第２の容量（Ｃｆ１１、Ｃｆ１２）の他端と第３及び第４の容量（Ｃｓ１１、Ｃｓ１２）の他端が同相電圧端子（Ｖｃｍ）に共通に接続される。
【００５２】
また期間（３’）では、第２の回路ブロック（５）は、第１の回路ブロック（４）に関する期間（２’）と同様の動作を行う。すなわち、第２の回路ブロック（５）において、第１及び第２の容量（Ｃｆ２１、Ｃｆ２２）の一端が増幅器（１）の出力端子に共通に接続され、第１及び第２の容量（Ｃｆ２１、Ｃｆ２２）の他端が増幅器（１）の入力端子に共通に接続され、第３及び第４の容量（Ｃｓ２１、Ｃｓ２２）の一端は、第１のサブＡ／Ｄ変換器（２）のデジタル信号出力に対応する基準電圧端子に共通に接続され、第３及び第４の容量（Ｃｓ２１、Ｃｓ２２）の他端は、第１及び第２の容量（Ｃｆ２１、Ｃｆ２２）の他端と共通に増幅器（１）の入力端子に接続されて、演算増幅が行われる。
【００５３】
期間（３”）では、第１の回路ブロック（４）は（３’）と同一の状態を保ち、第２の回路ブロック（５）は、前記第１の回路ブロックに関する期間（２”）と同様の動作を行い、前記第１及び第２の容量（Ｃｆ２１、Ｃｆ２２）に期間（３’）の間に蓄えられた増幅器出力に対して増幅を行う。
【００５４】
期間（２’）、（２”）、（３’）、（３”）の一連の動作を、この順に、４つの期間を単位として繰り返すことで、ｋステージとｋ＋１ステージのローカルＡ／Ｄ変換をパイプライン的に行う。期間（２’）＋（２”）の時間区間と、期間（３’）＋（３”）の時間区間は同一とされ、期間（２’）＋（２”）で、第１の回路ブロック（４）が、ｋステージとｋ＋１ステージのローカルＡ／Ｄ変換動作を行っている間、第２の回路ブロック（５）では、前段からの入力信号電圧をサンプリングし、期間（３’）＋（３”）で、第２の回路ブロック（５）が、ｋステージとｋ＋１ステージのローカルＡ／Ｄ変換動作を行っている間、第１の回路ブロック（４）では、前段からの入力信号電圧をサンプリングする、という具合に、インターリーブ動作が行われる。
【００５５】
本発明の一実施形態において、増幅器（１）は、反転入力端子と正転入力端子、反転出力端子と正転出力端子を備えた差動入力、差動出力の演算増幅器（ｏｐ  ａｍｐ）からなり、前記第１及び第２の容量と前記第３及び第４の容量の組を、反転入力と正転入力の入力端子に対してそれぞれ備えている。
【００５６】
上記の通り、本発明は、ｎステージのサンプリング容量の一部をｎステージのローカルＡ／Ｄの演算、増幅期間中にｎ＋１ステージのローカルＡ／Ｄに対するサンプリング容量として用いており、ｎステージよりも小さいサンプリング容量でｎ＋１ステージのローカルＡ／Ｄの機能を実現すると共に、ｎ＋１ステージのローカルＡ／Ｄで生じる電圧エラーをキャンセルする構成としている。本発明によれば、複数に分割したｎステージのサンプリング容量の一部を、ｎステージのローカルＡ／Ｄの演算、増幅期間中に、ｎ＋１ステージのローカルＡ／Ｄに対するサンプリング容量として用いることで、ｎ＋１ステージのローカルＡ／Ｄにおける演算エラー電圧のキャンセルとサンプリング容量の低減が可能となっている。
【００５７】
さらに、本発明によれば、複数に分割したｎステージのサンプリング容量の一部をｎ＋１ステージのローカルＡ／Ｄに対するサンプリング容量として用いる構成としたことにより、ｎ＋１ステージの容量負荷が、ｎステージと同一容量ではなくなり、ｎ＋１ステージで容量値が小さくなることから、低消費電力化を実現可能としている。また容量負荷を縮減することで増幅器の応答特性を高速化可能としている。
【００５８】
そして、本発明によれば、ｎステージの増幅、演算期間中に、ｎ＋１ステージのローカルＡ／Ｄにおける演算エラー電圧を、演算増幅器（ｏｐ  ａｍｐ）の入出力端子間電圧で、ｎ＋１ステージのサンプリング容量に蓄えることでキャンセルできるため、従来技術（非特許文献１のＦＳＰＩ）のように、入出力端子間の極性を入れ替えることを要せずして、ｎ＋１ステージの演算エラー電圧を低減することができる。以下、実施例に即して説明する。
【実施例】
【００５９】
図１は、本発明の第１の実施例の構成を示す図である。図１を参照すると、本実施例のＡ／Ｄ変換回路は、インターリーブ動作する回路ブロック４、５と、信号入力端子Ｖｉｎｎ［ｎ−１］、Ｖｉｎｐ［ｎ−１］間の差動電圧を１．５ｂｉｔでＡ／Ｄ変換するサブＡ／Ｄ（１．５ｂｉｔ  ｆｌａｓｈ  Ａ／Ｄ）２と、演算増幅器（ｏｐ  ａｍｐ）１の出力端子間に生じる電圧差を１．５ｂｉｔでＡ／Ｄ変換するサブＡ／Ｄ（１．５ｂｉｔ  ｆｌａｓｈ  Ａ／Ｄ）３を備えている。
【００６０】
回路ブロック４は、
（Ａ１）演算増幅器（ｏｐ  ａｍｐ）１と、
（Ａ２）第１組の容量Ｃｆ１１、Ｃｆ１２の共通接続された第１端子と、演算増幅器（ｏｐ  ａｍｐ）１の反転入力端子（−）を接／断制御するスイッチＳ１９と、
（Ａ３）第１組の容量Ｃｆ１１、Ｃｆ１２の共通接続された第１端子と同相電圧端子Ｖｃｍを接／断制御するスイッチＳ２０と、
（Ａ４）第２組の容量Ｃｓ１１、Ｃｓ１２の共通接続された第１端子と、演算増幅器（ｏｐ  ａｍｐ）１の反転入力端子（−）を接／断制御するスイッチＳ２２と、
（Ａ５）第２組の容量Ｃｓ１１、Ｃｓ１２の共通接続された第１端子と同相電圧端子Ｖｃｍを接／断制御するスイッチＳ２１と、
（Ａ６）第３組の容量Ｃｓ１１、Ｃｓ１２の共通接続された第１端子と、演算増幅器（ｏｐ  ａｍｐ）１の正転入力端子（＋）を接／断制御するスイッチＳ２３と、
（Ａ７）第３組の容量Ｃｓ１１、Ｃｓ１２の共通接続された第１端子と同相電圧端子Ｖｃｍを接／断制御するスイッチＳ２４と、
（Ａ８）第４組の容量Ｃｆ１１、Ｃｆ１２の共通接続された第１端子と、演算増幅器（ｏｐ  ａｍｐ）１の正転入力端子（＋）を接／断制御するスイッチＳ２６と、
（Ａ９）第４組の容量Ｃｆ１１、Ｃｆ１２の共通接続された第１端子と同相電圧端子Ｖｃｍを接／断制御するスイッチＳ２５と、
（Ａ１０）第１組の容量Ｃｆ１１、Ｃｆ１２の第２端子と反転信号入力端子Ｖｉｎｎ［ｎ−１］を接・断するスイッチＳ９、Ｓ１０と、
（Ａ１１）第２組の容量Ｃｓ１１、Ｃｓ１２の共通接続された第２端子と、反転信号入力端子Ｖｉｎｎ［ｎ−１］を接・断するスイッチＳ１１、Ｓ１２と、
（Ａ１２）第３組の容量Ｃｓ１１、Ｃｓ１２の共通接続された第２端子と、正転信号入力端子Ｖｉｎｐ［ｎ−１］を接・断するスイッチＳ１３、Ｓ１４と、
（Ａ１３）第４組の容量Ｃｆ１１、Ｃｆ１２の第２端子と正転信号入力端子Ｖｉｎｐ［ｎ−１］を接・断するスイッチＳ１５、Ｓ１６と、
（Ａ１４）第２組の容量Ｃｓ１１、Ｃｓ１２の共通接続された第２端子と、第３組の容量Ｃｓ１１、Ｃｓ１２の共通接続された第２端子を接・断するスイッチＳ１７と、
（Ａ１５）第１組の容量Ｃｆ１１の第２端子と第４組の容量Ｃｆ１１の第２端子を接・断するスイッチＳ１８と、
（Ａ１６）第１組の容量Ｃｆ１２、Ｃｆ１１の第２端子と、演算増幅器（ｏｐ  ａｍｐ）１の正転出力端子（＋）をそれぞれ接／断制御するスイッチＳ２７、Ｓ２８と、
（Ａ１７）第４組の容量Ｃｆ１２、Ｃｆ１１の第２端子と、演算増幅器（ｏｐ  ａｍｐ）１の反転出力端子（−）をそれぞれ接／断制御するスイッチＳ２９、Ｓ３０と、
（Ａ１８）第１組の容量Ｃｆ１１の第２端子と、基準電圧端子Ｖｒｅｆｐ、Ｖｒｅｆｎを接／断制御するスイッチＳ１、Ｓ２と、
（Ａ１９）第２組の容量Ｃｓ１１、Ｃｓ１２の共通接続された第２端子と、基準電圧端子Ｖｒｅｆｐ、Ｖｒｅｆｎを接／断制御するスイッチＳ３、Ｓ４と、
（Ａ２０）第３組の容量Ｃｓ１１、Ｃｓ１２の共通接続された第２端子と、基準電圧端子Ｖｒｅｆｎ、Ｖｒｅｆｐを接／断制御するスイッチＳ５、Ｓ６と、
（Ａ２１）第４組の容量Ｃｆ１１の第２端子と、基準電圧端子Ｖｒｅｆｎ、Ｖｒｅｆｐを接／断制御するスイッチＳ７、Ｓ８と、
を備えている。
【００６１】
回路ブロック５は、
（Ｂ１）第１組の容量Ｃｆ２１、Ｃｆ２２の共通接続された第１端子と、演算増幅器（ｏｐ  ａｍｐ）１の反転入力端子（−）を接／断制御するスイッチＳ４９と、
（Ｂ２）第１組の容量Ｃｆ２１、Ｃｆ２２の共通接続された第１端子と同相電圧端子Ｖｃｍを接／断制御するスイッチＳ５０と、
（Ｂ３）第２組の容量Ｃｓ２１、Ｃｓ２２の共通接続された第１端子と、演算増幅器（ｏｐ  ａｍｐ）１の反転入力端子（−）を接／断制御するスイッチＳ５２と、
（Ｂ４）第２組の容量Ｃｓ２１、Ｃｓ２２の共通接続された第１端子と同相電圧端子Ｖｃｍを接／断制御するスイッチＳ５１と、
（Ｂ５）第３組の容量Ｃｓ２１、Ｃｓ２２の共通接続された第１端子と、演算増幅器（ｏｐ  ａｍｐ）１の正転入力端子（＋）を接／断制御するスイッチＳ５３と、
（Ｂ６）第３組の容量Ｃｓ２１、Ｃｓ２２の共通接続された第１端子と同相電圧端子Ｖｃｍを接／断制御するスイッチＳ５４と、
（Ｂ７）第４組の容量Ｃｆ１１、Ｃｆ２２の共通接続された第１端子と、演算増幅器（ｏｐ  ａｍｐ）１の正転入力端子（＋）を接／断制御するスイッチＳ５６と、
（Ｂ８）第４組の容量Ｃｆ２１、Ｃｆ２２の共通接続された第１端子と同相電圧端子Ｖｃｍを接／断制御するスイッチＳ５５と、
（Ｂ９）第１組の容量Ｃｆ２１、Ｃｆ２２の第２端子と、反転信号入力端子Ｖｉｎｎ［ｎ−１］を接・断するスイッチＳ３９、Ｓ４０と、
（Ｂ１０）第２組の容量Ｃｓ２１、Ｃｓ２２の共通接続された第２端子と、反転信号入力端子Ｖｉｎｎ［ｎ−１］を接・断するスイッチＳ４１、Ｓ４２と、
（Ｂ１１）第３組の容量Ｃｓ２１、Ｃｓ２２の共通接続された第２端子と、正転信号入力端子Ｖｉｎｐ［ｎ−１］を接・断するスイッチＳ４３、Ｓ４４と、
（Ｂ１２）第４組の容量Ｃｆ２１、Ｃｆ２２の第２端子と、正転信号入力端子Ｖｉｎｐ［ｎ−１］を接・断するスイッチＳ４５、Ｓ４６と、
（Ｂ１３）第２組の容量Ｃｓ２１、Ｃｓ２２の共通接続された第２端子と、第３組の容量Ｃｓ２１、Ｃｓ２２の共通接続された第２端子を接・断するスイッチＳ４７と、
（Ｂ１４）第１組の容量Ｃｆ２１の第２端子と第４組の容量Ｃｆ２１の第２端子を接・断するスイッチＳ４８と、
（Ｂ１５）第１組の容量Ｃｆ２２、Ｃｆ２１の第２端子と、演算増幅器（ｏｐ  ａｍｐ）１の正転出力端子（＋）をそれぞれ接／断制御するスイッチＳ５７、Ｓ５８と、
（Ｂ１６）第４組の容量Ｃｆ２２、Ｃｆ２１の第２端子と、演算増幅器（ｏｐ  ａｍｐ）１の反転出力端子（−）をそれぞれ接／断制御するスイッチＳ５９、Ｓ６０と、
（Ｂ１７）第１組の容量Ｃｆ２１の第２端子と、基準電圧端子Ｖｒｅｆｐ、Ｖｒｅｆｎを接／断制御するスイッチＳ３１、Ｓ３２と、
（Ｂ１８）第２組の容量Ｃｓ２１、Ｃｓ２２の共通接続された第２端子と、基準電圧端子Ｖｒｅｆｐ、Ｖｒｅｆｎを接／断制御するスイッチＳ３３、Ｓ３４と、
（Ｂ１９）第３組の容量Ｃｓ２１、Ｃｓ２２の共通接続された第２端子と、基準電圧端子Ｖｒｅｆｎ、Ｖｒｅｆｐを接／断制御するスイッチＳ３５、Ｓ３６と、
（Ｂ２０）第４組の容量Ｃｆ２１の第２端子と、基準電圧端子Ｖｒｅｆｎ、Ｖｒｅｆｐを接／断制御するスイッチＳ３７、Ｓ３８と、
を備えている。
【００６２】
回路ブロック４において、スイッチＳ２０、Ｓ２１、Ｓ２４、Ｓ２５は制御信号φ１によって共通にオン・オフ制御される。
【００６３】
スイッチＳ９、Ｓ１０、Ｓ１１、Ｓ１２、Ｓ１３、Ｓ１４、Ｓ１５、Ｓ１６は制御信号φ２によって共通にオン・オフ制御される。
【００６４】
スイッチＳ１９、Ｓ２６、Ｓ２７、Ｓ３０は制御信号φ３によって共通にオン・オフ制御される。
【００６５】
スイッチＳ３、Ｓ４、Ｓ５、Ｓ６、Ｓ１７は、サブＡ／Ｄ２の出力結果に応じて、選択的に、制御信号φ４でオン・オフ制御される。
【００６６】
スイッチＳ２２、Ｓ２３、Ｓ２８、Ｓ２９は制御信号φ５によって共通にオン・オフ制御される。
【００６７】
スイッチＳ１、Ｓ２、Ｓ７、Ｓ８、Ｓ１８は、サブＡ／Ｄ３の出力結果に応じて、選択的に、φ６でオン・オフ制御される。
【００６８】
回路ブロック５において、スイッチＳ４９、Ｓ５６、Ｓ５７、Ｓ６０は制御信号φ１によって共通にオン・オフ制御される。
【００６９】
スイッチＳ３３、Ｓ３４、Ｓ３５、Ｓ３６、Ｓ４７は、サブＡ／Ｄ２の出力結果に応じて、選択的に、制御信号φ２でオン・オフ制御される。
【００７０】
スイッチＳ５０、Ｓ５１、Ｓ５４、Ｓ５６は制御信号φ３によって共通にオン・オフ制御される。
【００７１】
スイッチＳ３９、Ｓ４０、Ｓ４１、Ｓ４２、Ｓ４３、Ｓ４４、Ｓ４５、Ｓ４６は制御信号φ４によって共通にオン・オフ制御される。
【００７２】
スイッチＳ５２、Ｓ５３、Ｓ５８、Ｓ５９は制御信号φ７によって共通にオン・オフ制御される。
【００７３】
スイッチＳ３１、Ｓ３２、Ｓ３７、Ｓ３８、Ｓ４８は、サブＡ／Ｄ３の出力結果に応じて、選択的に、φ８でオン・オフ制御される。
【００７４】
回路ブロック５は、回路ブロック４と演算増幅器（ｏｐ  ａｍｐ）１を共有し、それ以外の容量とスイッチの接続は、回路ブロック４と同一の構成とされる。
【００７５】
サブＡ／Ｄ２の出力結果に応じて、回路ブロック４のスイッチＳ３、Ｓ４、Ｓ５、Ｓ６、Ｓ１７と、回路ブロック５のスイッチＳ３３、Ｓ３４、Ｓ３５、Ｓ３６、Ｓ４７がインターリーブ制御される。
【００７６】
サブＡ／Ｄ３の出力結果に応じて、回路ブロック４のスイッチＳ１、Ｓ２、Ｓ７、Ｓ８、Ｓ１８と、回路ブロック５のスイッチＳ３１、Ｓ３２、Ｓ３７、Ｓ３８、Ｓ４８がインターリーブ制御される。
【００７７】
図２は、図１の本実施例の動作を説明するためのタイミング図であり、制御信号φ１〜φ８のタイミング波形の一例が示されている。
【００７８】
図３、図４、図５は、図２の期間１、２’、２’’における図１の回路構成を抽出して示す図である。
【００７９】
まず、期間１において、ｎステージの回路ブロック４では、分割した容量Ｃｓ１１、Ｃｓ１２、Ｃｆ１１、Ｃｆ１２の第１端子を差動信号入力端子Ｖｉｎｎ［ｎ−１］、Ｖｉｎｐ［ｎ−１］に接続してサンプルする。容量Ｃｓ１１、Ｃｓ１２、Ｃｆ１１、Ｃｆ１２の第２端子は同相電圧端子Ｖｃｍに接続される。図２を参照すると、期間１において、φ１、φ２がＨＩＧＨ、φ３、４、５がＬＯＷ、φ７は前半、φ８後半にＨＩＧＨとなる。
【００８０】
図３を参照すると、期間１において、回路ブロック４では、φ１で駆動されるスイッチＳ２０、Ｓ２１、Ｓ２４、Ｓ２５はオン状態となり、第１組の容量Ｃｆ１１、Ｃｆ１２、第２組の容量Ｃｓ１１、Ｃｓ１２、第３組の容量Ｃｓ１１、Ｃｓ１２、第４組の容量Ｃｆ１１、Ｃｆ１２の第１端子はともに同相電圧端子Ｖｃｍに接続される。φ２で駆動されるスイッチＳ９、Ｓ１０、Ｓ１１、Ｓ１２、Ｓ１３、Ｓ１４、Ｓ１５、Ｓ１６はオン状態となり、第１組の容量Ｃｆ１１、Ｃｆ１２、第２組の容量Ｃｓ１１、Ｃｓ１２の第２端子は、反転信号入力端子Ｖｉｎｎ［ｎ−１］に接続され、第３組の容量Ｃｓ１１、Ｃｓ１２、第４組の容量Ｃｆ１１、Ｃｆ１２の第２端子は、正転信号入力端子Ｖｉｎｐ［ｎ−１］に接続される。これ以外のφ３で駆動されるスイッチＳ１９、Ｓ２６、Ｓ２７、Ｓ３０、φ４で駆動されるスイッチＳ３、Ｓ４、Ｓ５、Ｓ６、Ｓ１７、φ５で駆動されるスイッチＳ２２、Ｓ２３、Ｓ２８、Ｓ２９、φ６で駆動されるスイッチＳ１、Ｓ２、Ｓ７、Ｓ８、Ｓ１８は、期間１の間において、オフ状態となり、該スイッチの両端子間を切り離した状態となっている。期間１における回路ブロック４の接続は、ｎ−１ステージのローカルＡ／Ｄから、反転信号入力端子Ｖｉｎｎ［ｎ−１］、正転信号入力端子Ｖｉｎｐ［ｎ−１］へ入力される信号を、容量にサンプリングするサンプリング回路を構成している。
【００８１】
回路ブロック４は、期間１の間、演算増幅器（ｏｐ  ａｍｐ）１から切り離されており、演算、増幅を行わない（アイドル状態）。
【００８２】
一方、回路ブロック５は、期間１において、φ１で駆動されるスイッチＳ４９、Ｓ５６はオン状態となり、第１組、第４組の容量Ｃｆ２１、Ｃｆ２２の第１端子は演算増幅器（ｏｐ  ａｍｐ）１の反転入力端子（−）と正転入力端子（＋）に接続されている。スイッチＳ５７、Ｓ６０は、期間１において、演算増幅器（ｏｐ  ａｍｐ）１の正転出力端子（＋）と第１組の容量Ｃｆ２２の第２端子を接続し、演算増幅器（ｏｐ  ａｍｐ）１の反転出力端子（−）と第４組の容量Ｃｆ２２の第２端子を接続している。このような接続形態によって、回路ブロック５は、演算増幅器（ｏｐ  ａｍｐ）１に対して、Ｃｆ２１、Ｃｆ２２を帰還接続した演算増幅回路を構成し、演算、増幅を行っている。
【００８３】
次に期間２’において、ｎステージのローカルＡ／Ｄ（回路ブロック４）は、容量Ｃｆ１１、１２を並列に、演算増幅器（ｏｐ  ａｍｐ）１の帰還路（正転出力端子と反転入力端子の間、及び反転出力端子と正転入力端子の間）に挿入し、また、差動の信号入力端子Ｖｉｎｎ［ｎ−１］とＶｉｎｐ［ｎ−１］の差動電圧を、サブＡ／Ｄ（１．５ｂｉｔ  ｆｌａｓｈ  Ａ／Ｄ）にてデジタル信号に変換し、φ４で制御されるスイッチＳ３、Ｓ４、Ｓ５、Ｓ６を介して容量Ｃｆ１１、１２の第１端子をそれぞれ基準電圧に接続することで、演算増幅を行う。容量Ｃｆ１１、１２は、演算増幅器（ｏｐ  ａｍｐ）１の入出力端子間に接続されており、演算増幅器（ｏｐ  ａｍｐ）１の出力をサンプリングする容量として機能する。
【００８４】
期間２’において、φ１、φ２はＬＯＷ、φ３、φ４、φ５はＨＩＧＨ、φ６、φ７、φ８はＬＯＷである。図４を参照すると、回路ブロック４において、φ１で駆動されるスイッチＳ２０、Ｓ２１、Ｓ２４、Ｓ２５はオフ状態となり、第１と第４の組の容量Ｃｆ１１、Ｃｆ１２の第１端子と、第２と第３の組の容量Ｃｓ１１、Ｃｓ１２の第１端子を同相電圧端子Ｖｃｍから切り離す。φ２で駆動されるスイッチＳ９、Ｓ１０、Ｓ１１、Ｓ１２、Ｓ１３、Ｓ１４、Ｓ１５、Ｓ１６もオフ状態となり、第１組の容量Ｃｆ１１、Ｃｆ１２、第２組のＣｓ１１、Ｃｓ１２の第２端子と反転信号入力端子Ｖｉｎｎ［ｎ−１］を切り離し、第３組のＣｓ１１、Ｃｓ１２と第４組の容量Ｃｆ１１、Ｃｆ１２の第２端子と正転信号入力端子Ｖｉｎｐ［ｎ−１］を切り離す。そして、φ３で駆動されるスイッチＳ１９、Ｓ２６、Ｓ２７、Ｓ３０とφ５で駆動されるスイッチＳ２２、Ｓ２３、Ｓ２８、Ｓ２９はオン状態となり、第１組の容量Ｃｆ１１、Ｃｆ１２の共通接続された第１端子と、第２組のＣｓ１１、Ｃｓ１２の共通接続された第１端子を、演算増幅器（ｏｐ  ａｍｐ）１の反転入力端子（−）に接続し、第３組のＣｓ１１、Ｃｓ１２の共通接続された第１端子と、第４組の容量Ｃｆ１１、Ｃｆ１２の共通接続された第１端子を、演算増幅器（ｏｐ  ａｍｐ）１の正転入力端子（＋）に接続する。第１組の容量Ｃｆ１１、Ｃｆ１２の第２端子を演算増幅器（ｏｐ  ａｍｐ）１の正転出力端子（＋）に接続し、第４組の容量Ｃｆ１１、Ｃｆ１２の第２端子を演算増幅器（ｏｐ  ａｍｐ）１の正転出力端子（＋）に接続する。
【００８５】
さらに、サブＡ／Ｄ２の出力結果に応じて、選択的にφ４で駆動されるスイッチＳ３、Ｓ５と、Ｓ４、Ｓ６と、Ｓ１７のいずれかがオン状態となり、第２組の容量Ｃｓ１１、Ｃｓ１２の第２端子と、第３組の容量Ｃｓ１１、Ｃｓ１２の第２端子を、基準電圧端子Ｖｒｅｆｐ又はＶｒｅｆｎへ接続するか、あるいはスイッチＳ１７の両端を短絡する。
【００８６】
上記した接続状態において、回路ブロック４は、演算増幅器（ｏｐ  ａｍｐ）１に対して、並列容量Ｃｆ１１、Ｃｆ１２を帰還路に備えた演算増幅回路を構成し、演算（残差減算）、増幅を行う。
【００８７】
一方、期間２’において、回路ブロック５は、φ１で駆動されるスイッチＳ４９、Ｓ５６、Ｓ５７、Ｓ６０とφ７で駆動されるスイッチＳ５２、Ｓ５３、Ｓ５８、Ｓ５９がオフ状態となるため、演算増幅器（ｏｐ  ａｍｐ）１から切り離されており、φ３で駆動されるスイッチＳ５０、Ｓ５１、Ｓ５４、Ｓ５５とφ４で駆動されるスイッチＳ３９、Ｓ４０、Ｓ４１、Ｓ４２、Ｓ４３、Ｓ４４、Ｓ４５、Ｓ４６がオン状態となる。上記以外のφ２で駆動されるスイッチＳ３３、Ｓ３４、Ｓ３５、Ｓ３６、Ｓ３７、φ８で駆動されるスイッチＳ３１、Ｓ３２、Ｓ３７、Ｓ３８、Ｓ４８はオフ状態である。回路ブロック５は、ｎ−１ステージからの入力をサンプリング可能な接続を構成している。すなわち、第１組の容量Ｃｆ２１、Ｃｆ２２、第２組の容量Ｃｓ２１、Ｃｓ２２の第２端子は、反転信号入力端子Ｖｉｎｎ［ｎ−１］に接続され、第３組の容量Ｃｓ２１、Ｃｓ２２、第４組の容量Ｃｆ２１、Ｃｆ２２の第２端子は、正転信号入力端子Ｖｉｎｐ［ｎ−１］に接続され、第１組の容量Ｃｆ２１、Ｃｆ２２の共通接続された第１端子、第２組の容量Ｃｓ２１、Ｃｓ２２の共通接続された第１端子、第３組の容量Ｃｓ２１、Ｃｓ２２の共通接続された第１端子、第４組の容量Ｃｆ２１、Ｃｆ２２の共通接続された第１端子は、いずれも同相電圧端子Ｖｃｍに接続される。
【００８８】
ここで、上記接続となる期間２’において、回路ブロック４の容量Ｃｆ１１、Ｃｆ１２に注目すると、第１組の容量Ｃｆ１１、Ｃｆ１２は、並列接続され、演算増幅器（ｏｐ  ａｍｐ）１の正転出力端子（＋）と反転入力端子（−）との間を接続しており、第４組の容量Ｃｆ１１、Ｃｆ１２は、並列接続され、演算増幅器（ｏｐ  ａｍｐ）１の反転出力端子（−）と正転入力端子（＋）との間を接続している。これは、仮想接地点である演算増幅器（ｏｐ  ａｍｐ）１の入力端子と出力端子に生じる電圧差を容量に蓄えることと等価である。すなわち、回路ブロック４の容量Ｃｆ１１、Ｃｆ１２は、期間２’において、演算増幅器（ｏｐ  ａｍｐ）１の出力をサンプリングする容量として機能している。
【００８９】
図５を参照すると、期間２’’において、回路ブロック４の容量Ｃｓ１１、Ｃｓ１２を演算増幅器（ｏｐ  ａｍｐ）から切り離し、ｎステージのローカルＡ／Ｄの出力をサブＡ／Ｄ（１．５ｂｉｔ  ｆｌａｓｈ  Ａ／Ｄ）３でデジタル信号に変換し、φ６で制御されるスイッチを基準電圧に接続し、容量Ｃｆ１１、Ｃｆ１２を用いて演算増幅を行う。容量Ｃｆ１１、Ｃｆ１２は期間２’に蓄積した演算増幅器（ｏｐ  ａｍｐ）の出力に対して演算増幅することになり、ｎ＋１ステージのローカルＡ／Ｄとして動作する。
【００９０】
期間２’’において、φ５はＬＯＷ、φ６はＨＩＧＨとされ、回路ブロック４において、φ５で駆動されるスイッチＳ２２、Ｓ２３、Ｓ２８、Ｓ２９がオフ状態となり、第２組と第３組の容量Ｃｓ１１、Ｃｓ１２を、演算増幅器（ｏｐ  ａｍｐ）１を反転入力端子（−）と正転入力端子（＋）からそれぞれ切り離し、第１組と第４組の容量Ｃｆ１１を演算増幅器（ｏｐ  ａｍｐ）１の正転出力端子（＋）、反転出力端子（−）からそれぞれ切り離す。
【００９１】
φ６で駆動されるスイッチＳ１、Ｓ２、Ｓ７、Ｓ８、Ｓ１８は、期間２’中の出力に対するサブＡ／Ｄ３の出力結果に応じて選択的に駆動され、スイッチＳ１、Ｓ７と、Ｓ２、Ｓ８と、Ｓ１８のいずれかがオン状態となり、第１組と第４組の容量Ｃｆ１１の第２端子を基準電圧端子Ｖｒｅｆｎ又はＶｒｅｆｐへ接続するか、又はスイッチＳ１８の両端を短絡する形で接続する。
【００９２】
その結果、回路ブロック４の容量Ｃｆ１１、Ｃｆ１２に、期間２’の間に蓄えられた演算増幅器（ｏｐ  ａｍｐ）１の出力に対して演算、増幅を行うこととなり、回路ブロック４は、ｎ＋１ステージのローカルＡ／Ｄとして動作する。
【００９３】
一方、回路ブロック５は、期間２’と同じ状態を保っている。
【００９４】
期間３’において、回路ブロック４は、φ１で駆動されるスイッチＳ４９、Ｓ５６、φ２で駆動されるスイッチＳ９、Ｓ１０、Ｓ１１、Ｓ１２、Ｓ１３、Ｓ１４、Ｓ１５、Ｓ１６は、ＯＮ状態となり、φ３で駆動されるスイッチＳ１９、Ｓ２６、Ｓ２７、Ｓ３０、φ４で駆動されるスイッチＳ３、Ｓ４、Ｓ５、Ｓ６、Ｓ１７、φ５で駆動されるスイッチＳ２２、Ｓ２３、Ｓ２８、Ｓ２９、φ６で駆動されるスイッチＳ１、Ｓ２、Ｓ７、Ｓ８、Ｓ１８は、期間３’の間において、オフ状態となる。
【００９５】
この接続状態において、回路ブロック４は、前段からの入力を容量Ｃｆ１１、Ｃｆ１２、Ｃｓ１１、Ｃｓ１２へサンプリング可能な状態となる。
【００９６】
一方、回路ブロック５は、期間３’の間、回路ブロック４の期間２’と同様の動作を行う。すなわち、φ３で駆動されるＳ５０、Ｓ５１、Ｓ５４、Ｓ５５、φ４で駆動されるスイッチＳ３９、Ｓ４０、Ｓ４１、Ｓ４２、Ｓ４３、Ｓ４４、Ｓ４５、Ｓ４６がオフとなり、φ１で駆動されるＳ４９、Ｓ５６、Ｓ５７、Ｓ６０とφ７で駆動されるスイッチＳ５２、Ｓ５３、Ｓ５８、Ｓ５９がオンすることで、演算増幅器（ｏｐ  ａｍｐ）１の入力端子と出力端子に接続し、φ２で駆動されるスイッチＳ３３、Ｓ３４、Ｓ３５、Ｓ３６、Ｓ４７がサブＡ／Ｄ２の出力結果に応じて、選択的に駆動され、スイッチＳ３３、Ｓ３５とスイッチＳ３４、Ｓ３６とスイッチＳ４７のいずれかがオンされることにより、容量Ｃｓ２１、Ｃｓ２２の第２端子を基準電圧端子へ接続するか、又は、スイッチＳ４７の両端を短絡する形で接続する。その結果、上記接続状態において、回路ブロック５は、演算増幅器（ｏｐ  ａｍｐ）１に対して、演算増幅回路を構成し、演算、増幅動作を行う。
【００９７】
期間３’において、回路ブロック５を構成する容量Ｃｆ２１、Ｃｆ２２に注目すると、容量Ｃｆ２１、Ｃｆ２２は、演算増幅器（ｏｐ  ａｍｐ）１の入力端子と出力端子間を接続しており、これは、仮想接地点である演算増幅器（ｏｐ  ａｍｐ）１の入力端子と出力端子に生じる電圧差を容量に蓄えることと等価である。よって、回路ブロック５の容量Ｃｆ２１、Ｃｆ２２は、期間３’において、演算増幅器（ｏｐ  ａｍｐ）１の出力をサンプリングする容量として機能している。
【００９８】
期間３’’において、回路ブロック４は、期間３’と同一の状態を保っている。
【００９９】
一方、回路ブロック５は、回路ブロック４の期間２’’と同様の動作を行う。すなわちφ７で駆動されるスイッチＳ５２、Ｓ５３、Ｓ５８、Ｓ５９がオフ状態となり、容量Ｃｓ２１、Ｃｓ２２を、演算増幅器（ｏｐ  ａｍｐ）１の入力端子から切り離し、容量Ｃｆ２２を、演算増幅器（ｏｐ  ａｍｐ）１の出力端子から切り離す。
【０１００】
φ８で駆動されるスイッチＳ３１、Ｓ３２、Ｓ３７、Ｓ３８、Ｓ４８は、期間３’中の演算増幅器（ｏｐ  ａｍｐ）１の出力に対するサブＡ／Ｄ３の出力結果に応じて選択的に駆動され、スイッチＳ３１、Ｓ３７とスイッチＳ３２、Ｓ３８とスイッチＳ４８のいずれかがオン状態となり、容量Ｃｆ２１の第２端子を基準電圧端子へ接続するかあるいは、スイッチＳ４８の両端を短絡する形で接続する。
【０１０１】
その結果、回路接続は、容量Ｃｆ２１、Ｃｆ２２に、期間３’の間に蓄えられた演算増幅器（ｏｐ  ａｍｐ）１の出力に対して演算、増幅を行うこととなり、ｎ＋１ステージのローカルＡ／Ｄとして動作する。
【０１０２】
以降、回路ブロック４と回路ブロック５は、期間４’は、期間２’と同一であり、期間４’’は、期間２’’と同一の動作を行う。
【０１０３】
以上、期間２’、期間２’’、期間３’、期間３’’の間の動作を繰り返すことで、ｎステージとｎ＋１ステージのローカルＡ／Ｄ変換をパイプライン的に行う。
【０１０４】
本発明は、演算増幅器（ｏｐ  ａｍｐ）１を共有するｎ＋１ステージのローカルＡ／Ｄにおいて、サンプリング容量の値を、図６又は図９と同一条件下で、半分にすることができる。
【０１０５】
本発明は、ｎ＋１ステージのサンプリング時に演算増幅器（ｏｐ  ａｍｐ）１で発生するオフセットによるエラー電圧を、キャンセルすることができる。このため、ｎ＋１ステージのローカルＡ／Ｄでの演算、増幅において、演算エラー電圧が発生せず、エラー電圧をｎステージのローカルＡ／Ｄで発生する量に抑えることが出来る。
【０１０６】
さらに、本発明においては、ｎステージ、ｎ＋１ステージのローカルＡ／Ｄにおける負荷は、ｎ＋２ステージのサンプリング容量となることから、ｎステージ及びｎ＋１ステージのサンプリング容量が負荷となる構成の従来技術よりも高速に動作させることできる。あるいは、同一速度では、演算増幅器（ｏｐ  ａｍｐ）の消費電流をより低減させることが可能となる。このため、本発明のパイプライン型Ａ／Ｄ変換回路は半導体集積回路に搭載して好適とされる。
【０１０７】
以上、本発明を上記実施例に即して説明したが、本発明は上記実施例の構成にのみ制限されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【図面の簡単な説明】
【０１０８】
【図１】本発明の一実施例の構成を示す図である。
【図２】本発明の一実施例の制御信号のタイミング波形を示す図である。
【図３】本発明の一実施例の回路動作を説明するための図である。
【図４】本発明の一実施例の回路動作を説明するための図である。
【図５】本発明の一実施例の回路動作を説明するための図である。
【図６】パイプライン型Ａ／Ｄ変換回路を説明する図である。
【図７】ローカルＡ／Ｄ変換器の構成を示す図である。
【図８】図７の制御信号のタイミング波形を示す図である。
【図９】アンプ共用型ローカルＡ／Ｄ変換器の一典型例の構成を示す図である。
【図１０】図９の回路動作を説明する図である。
【図１１】図９の回路動作を説明する図である。
【図１２】図９の回路動作を説明する図である。
【符号の説明】
【０１０９】
１  演算増幅器
２、３  サブＡ／Ｄ
４、５  回路ブロック
１０  ステージ（ローカルＡ／Ｄ）
２０  ステージ８
１０１  サンプルホールド回路
１０２  サブＡ／Ｄ
１０３  サブＤ／Ａ
１０４  減算器
１０５  増幅器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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