(57)【要約】【課題】    負電圧の出力電圧範囲を負電圧の絶対値の小さい側へ広げることができる広範囲な負電圧を使用可能な負電圧レベルシフタ回路を提供する。【解決手段】  電源電圧Ｖｃｃと基準電圧Ｖｓｓ間で遷移する入力信号を、電源電圧と第１可変基準電圧Ｖｘ１間で遷移する出力信号に変換する第１レベル変換回路２と、第１レベル変換回路２の出力信号を入力し、第２可変基準電圧Ｖｘ２と第１負電圧Ｖｎｅｇ１間で遷移する出力信号に変換する第２レベル変換回路３と、第２レベル変換回路３の出力信号を入力し、基準電圧と第１負電圧間で遷移する出力信号に変換する第３レベル変換回路４と、第１負電圧より高電圧の第２負電圧を生成する第２負電圧生成回路５と、外部制御入力に応じて、第１可変基準電圧に第２負電圧または基準電圧を択一的に供給し、第２可変基準電圧に基準電圧または電源電圧を択一的に供給する状態選択回路６を備える。【選択図】        図１
2008205584.tif 000002
【特許請求の範囲】
【請求項１】
電源電圧と前記電源電圧より低電圧の基準電圧の２電圧間で信号レベルが遷移する入力信号を、前記電源電圧と第１可変基準電圧の２電圧間で信号レベルが遷移する出力信号に変換する第１レベル変換回路と、
前記第１レベル変換回路の出力信号を入力信号として受け付け、第２可変基準電圧と前記基準電圧より低電圧の第１負電圧の２電圧間で信号レベルが遷移する出力信号に変換する第２レベル変換回路と、
前記第２レベル変換回路の出力信号を入力信号として受け付け、前記基準電圧と前記第１負電圧の２電圧間で信号レベルが遷移する出力信号に変換する第３レベル変換回路と、
前記第１負電圧から、前記第１負電圧より高電圧で前記基準電圧より低電圧の第２負電圧を、ドレインとゲートを接続したＰＭＯＳトランジスタの閾値電圧の電圧降下を利用して生成する第２負電圧生成回路と、
外部からの制御入力に応じて、前記第１可変基準電圧に前記第２負電圧を供給し、前記第２可変基準電圧に前記基準電圧を供給する第１状態と、前記第１可変基準電圧に前記基準電圧を供給し、前記第２可変基準電圧に前記電源電圧を供給する第２状態の何れか一方の状態を択一的に設定する状態選択回路と、を備えてなることを特徴とする負電圧レベルシフタ回路。
【請求項２】
前記状態選択回路は、
前記第２負電圧生成回路の前記電圧降下の絶対値の合計電圧が、前記基準電圧と前記第１負電圧の差電圧の絶対値より小さい場合は、前記第１状態を選択し、
前記第２負電圧生成回路の前記電圧降下の絶対値の合計電圧が、前記基準電圧と前記第１負電圧の差電圧の絶対値以上の場合は、前記第２状態を選択することを特徴とする請求項１に記載の負電圧レベルシフタ回路。
【請求項３】
前記状態選択回路は、
前記制御入力を入力信号として受け付け、前記電源電圧と前記基準電圧の何れか一方を入力電圧に応じて出力する第１インバータ回路と、
前記第１インバータ回路の出力電圧を入力電圧として受け付け、前記第２可変基準電圧として、前記電源電圧と前記基準電圧の何れか一方を出力する第２インバータ回路と、
前記第１インバータ回路の出力電圧を入力電圧として受け付け、前記電源電圧と前記基準電圧の何れか一方を出力する第３インバータ回路と、
前記基準電圧を入力電圧として受け付け、前記第３インバータ回路の出力電圧と前記第１負電圧の何れか一方またはその近傍電圧を出力する第４インバータ回路と、
前記第４インバータ回路の出力電圧を入力電圧として受け付け、前記第１可変基準電圧として、前記基準電圧と前記第２負電圧の何れか一方を選択して出力する電圧選択回路と、を備えてなることを特徴とする請求項１または２に記載の負電圧レベルシフタ回路。
【請求項４】
不揮発性メモリセルと、
前記不揮発性メモリセルに対するデータの書き込みまたは消去動作において、当該書き込みまたは消去動作の対象となる前記不揮発性メモリセルの少なくとも一部の端子に負電圧を印加する負電圧印加回路と、を備えてなる不揮発性半導体記憶装置であって、
前記負電圧印加回路が、請求項１〜３の何れか１項に記載の負電圧レベルシフタ回路を備えてなることを特徴とする不揮発性半導体記憶装置。
【請求項５】
前記不揮発性メモリセルに対するデータの書き込みまたは消去動作を制御する制御回路を備え、
前記制御回路が、前記負電圧レベルシフタ回路の前記状態選択回路に入力する前記制御入力を生成して、前記状態選択回路の前記第１状態と前記第２状態の選択を制御することを特徴とする請求項４に記載の不揮発性半導体記憶装置。
【請求項６】
前記制御回路は、
前記基準電圧と前記第１負電圧の差電圧の絶対値が、前記第２負電圧生成回路の前記電圧降下の絶対値の合計電圧以上の場合に、前記状態選択回路に対して前記第１状態を選択する前記制御入力を出力し、
前記基準電圧と前記第１負電圧の差電圧の絶対値が、前記第２負電圧生成回路の前記電圧降下の絶対値の合計電圧より小さい場合に、前記状態選択回路に対して前記第２状態を選択する前記制御入力を出力することを特徴とする請求項５に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源電圧と前記電源電圧より低電圧の基準電圧の２電圧間で信号レベルが遷移する入力信号を、前記基準電圧と前記基準電圧より低電圧の負電圧の２電圧間で信号レベルが遷移する出力信号に変換する負電圧レベルシフタ回路、及び、負電圧レベルシフタ回路を備える不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
入力信号の電圧とは異なる電圧を使用するデバイスとして、例えばフラッシュメモリ（一括消去型メモリ）やＥＥＰＲＯＭ（電気的消去書き込み可能なリードオンリメモリ）等の不揮発性半導体記憶装置がある。斯かる不揮発性半導体記憶装置においては、装置内部で入力信号の電圧を高電圧或いは負電圧にレベルシフトする必要がある。このような入力信号の電圧をレベルシフトする回路をレベルシフタ回路と言い、その内の負電圧にレベルシフトする回路を負電圧レベルシフタ回路と言う。尚、不揮発性半導体記憶装置において負電圧レベルシフタ回路によってレベルシフトされる負電圧としては、−８Ｖ、−１０Ｖ、−１２Ｖ等がある。
【０００３】
従来の負電圧レベルシフタ回路として、下記の特許文献１に開示されたものがある。以下、この負電圧レベルシフタの動作について、図５を参照して説明する。
【０００４】
先ず、入力端子ＩＮに電源電圧Ｖｃｃレベルの入力信号が入力された場合にはＰＭＯＳトランジスタＱ４１とＮＭＯＳトランジスタＱ４２からなるインバータ４１によって入力信号の電圧レベルが反転されてノードＮ２１の電圧レベルは基準電圧Ｖｓｓレベルになる。従って、ＰＭＯＳトランジスタＱ４５はオンして、ノードＮ２２の電圧レベルはＶｃｃレベルに引き上げられる。これによって、ＮＭＯＳトランジスタＱ４４はオンする。一方、ＰＭＯＳトランジスタＱ４３はオフであるため、ＮＭＯＳトランジスタＱ４６のゲート電圧はノードＮ２５の電圧レベル（第２負電圧レベルＶｎｅｇ２）となり、ＮＭＯＳトランジスタＱ４６はオフとなる。こうして、ノードＮ２２の電圧レベルがＶｃｃレベルに確定される。尚、第２負電圧レベルＶｎｅｇ２は、負電圧レベルシフタ回路によってレベルシフトされる負電圧（第１負電圧レベルＶｎｅｇ１）と基準電圧Ｖｓｓの中間電圧であって、負電圧レベルシフタ回路の内部で使用される。
【０００５】
そうすると、インバータ４２のＰＭＯＳトランジスタＱ４７がオフする一方、ＮＭＯＳトランジスタＱ４８がオンして、ノードＮ２３の電圧レベルは第２負電圧レベルＶｎｅｇ２になる。従って、インバータ４３のＰＭＯＳトランジスタＱ４９はオンする一方、ＮＭＯＳトランジスタＱ５０はオフして、ノードＮ２４の電圧レベルはＶｓｓレベルになる。その結果、ＰＭＯＳトランジスタＱ５３はオフする。一方、ＰＭＯＳトランジスタＱ５１はオンして、出力端子ＯＵＴの電圧レベルはＶｓｓレベルに引き上げられる。更に、ＮＭＯＳトランジスタＱ５４は、ゲート電圧がＶｓｓレベルとなりオンすることから、ＮＭＯＳトランジスタＱ５２のゲート電圧は第１負電圧レベルＶｎｅｇ１となって、ＮＭＯＳトランジスタＱ５２がオフする。こうして、出力端子ＯＵＴの出力レベルがＶｓｓレベルに確定される。
【０００６】
次に、入力端子ＩＮに、Ｖｓｓレベルの入力信号が入力された場合の動作について説明する。この場合には、インバータ４１によって入力信号の電圧レベルは反転されて、ノードＮ２１の電圧レベルはＶｃｃレベルとなるために、ＰＭＯＳトランジスタＱ４５はオフする。一方、ＰＭＯＳトランジスタＱ４３はオンしている。従って、ＮＭＯＳトランジスタＱ４６のゲート電圧はＶｃｃレベルとなって、ＮＭＯＳトランジスタＱ４６はオンする。これによってノードＮ２２の電圧レベルは第２負電圧レベルＶｎｅｇ２となる。更に、ＮＭＯＳトランジスタＱ４４はオフするので、ノードＮ２２の電圧レベルは第２負電圧レベルＶｎｅｇ２に確定される。
【０００７】
ノードＮ２２の電圧レベルはインバータ４２によって反転される共にレベルシフトされ、ノードＮ２３の電圧レベルはＶｓｓレベルとなる。このノードＮ２３の電圧レベルはインバータ４３によって反転され、ノードＮ２４の電圧レベルは第２負電圧レベルＶｎｅｇ２となる。従って、ＰＭＯＳトランジスタＱ５３はオンし、ＮＭＯＳトランジスタＱ５２のゲート電圧がＶｓｓレベルに立ち上がってオンする。一方、ＰＭＯＳトランジスタＱ５１はオフであることから、出力端子ＯＵＴの電圧レベルは第１負電圧レベルＶｎｅｇ１となる。また、ＮＭＯＳトランジスタＱ５４のゲート電圧は第１負電圧レベルＶｎｅｇ１であるから、ＮＭＯＳトランジスタＱ５４はオフとなり、出力端子ＯＵＴの電圧レベルは第１負電圧レベルＶｎｅｇ１に確定される。
【０００８】
尚、上記説明から明らかなように、ＰＭＯＳトランジスタＱ４３、Ｑ４５及びＮＭＯＳトランジスタＱ４４、Ｑ４６の４素子、並びに、ＰＭＯＳトランジスタＱ５１、Ｑ５３及びＮＭＯＳトランジスタＱ５４、Ｑ５６の４素子で、夫々ラッチ回路が形成されている。これによって、入力端子ＩＮに入力する入力信号の電圧変動や雑音に対して、出力端子ＯＵＴから電圧変動のない安定した出力信号を出力できる。
【０００９】
上述の如く、上記従来技術よれば、Ｖｃｃレベルの入力信号をＶｓｓレベルの出力信号にレベルシフトする一方、Ｖｓｓレベルの入力信号を第１負電圧レベルＶｎｅｇ１レベルの出力信号にレベルシフトすることができる。その場合、各トランジスタの耐圧が１２Ｖであるとすると、各トランジスタに印加される最大電位差を１２Ｖ以下に抑える必要がある。
【００１０】
ここで、例えば、ＰＭＯＳトランジスタＱ４５について検証してみると、ＰＭＯＳトランジスタＱ４５に印加される最大電圧は｜Ｖｃｃ｜＋｜Ｖｎｅｇ２｜である。従って、このＰＭＯＳトランジスタＱ４５に印加される最大電圧を耐圧Ｖｍａｘ以下にするためには、以下の数１に示す関係を満足する必要がある。
【００１１】
［数１］
｜Ｖｃｃ｜＋｜Ｖｎｅｇ２｜＜｜Ｖｍａｘ｜
【００１２】
即ち、第２負電圧レベルＶｎｅｇ２としては、以下の数２に示す関係を満足する必要がある。
【００１３】
［数２］
｜Ｖｎｅｇ２｜＜｜Ｖｍａｘ｜−｜Ｖｃｃ｜
【００１４】
即ち、ＰＭＯＳトランジスタＱ４５の耐圧Ｖｍａｘが１２Ｖであり、電源電圧Ｖｃｃが３Ｖを想定した場合、第２負電圧レベルＶｎｅｇ２としては、例えば−５Ｖ程度を選択すれば良いことになる。
【００１５】
第２負電圧レベルＶｎｅｇ２は、例えば、電源電圧Ｖｃｃと第１負電圧Ｖｎｅｇ１とを抵抗分割することにより生成してもよいが、図５に示すように、ダイオード接続されたＰＭＯＳトランジスタの直列回路４４の各ＰＭＯＳトランジスタの閾値電圧の電圧降下を用いて、第１負電圧Ｖｎｅｇ１から生成するようにしてもよい。後者の場合、第２負電圧Ｖｎｅｇ２は、以下の数３で与えられる。
【００１６】
［数３］
Ｖｎｅｇ２＝Ｖｎｅｇ１＋Ａ×｜Ｖｔｈｐ｜
【００１７】
ここで、数３中の係数Ａは、直列回路４４におけるゲートとドレインを相互に接続（ダイオード接続）したＰＭＯＳトランジスタの直列接続段数（図５ではＡ＝４）、ＶｔｈｐはＰＭＯＳトランジスタの閾値電圧である。尚、ＰＭＯＳトランジスタの閾値電圧Ｖｔｈｐは、チャンネル長やゲート幅の選択、或いは、チャンネル領域の電位を調整することで所望の値を得ることができるが、これらは既知の技術であるため、当該閾値電圧の調整についての説明は省略する。
【００１８】
上述の如く、第２負電圧レベルＶｎｅｇ２を設定することによって、入力信号の電圧レベルがＶｃｃ／Ｖｓｓであるのに対して、ノードＮ２２における電圧レベルは、Ｖｃｃ／Ｖｎｅｇ２にレベルシフトされることになる。ここで、Ｖｃｃ＝３Ｖ、Ｖｎｅｇ２＝−５Ｖの場合を想定すると、ノードＮ２２の電圧振幅（Ｖｃｃ−Ｖｎｅｇ２）は８Ｖとなる。従って、ＰＭＯＳトランジスタＱ４５の場合、印加される最大電圧（Ｖｃｃ−Ｖｎｅｇ２）は８Ｖとなり、トランジスタの耐圧１２Ｖ以下で動作できることが分かる。
【００１９】
次に、ノードＮ２２の電圧レベルＶｃｃ／Ｖｎｅｇ２は、インバータ４２によって、ノードＮ２３において電圧レベルＶｎｅｇ２／Ｖｓｓにレベルシフトされる。更に、ノードＮ２３の電圧レベルＶｎｅｇ２／Ｖｓｓは、出力端子ＯＵＴでは、電圧レベルＶｓｓ／Ｖｎｅｇ１にレベルシフトされる。結果として、例えば、ＰＭＯＳトランジスタＱ５３に印加される最大電圧は（Ｖｓｓ−Ｖｎｅｇ１）となる。従って、基準電圧Ｖｓｓが接地電圧０Ｖで、ＰＭＯＳトランジスタＱ５３の耐圧Ｖｍａｘが１２Ｖの場合には、第１負電圧Ｖｎｅｇ１として、絶対値が最大となる−１２Ｖまでの負電圧を得ることが可能となる。
【００２０】
【特許文献１】特開２０００−１７４６００号公報
【発明の開示】
【発明が解決しようとする課題】
【００２１】
しかしながら、上記従来の負電圧レベルシフタ回路には以下のような問題がある。即ち、上記第２負電圧Ｖｎｅｇ２は、図５に示すようにＰＭＯＳトランジスタの直列回路４４の各ＰＭＯＳトランジスタの閾値電圧の電圧降下を用いて、第１負電圧Ｖｎｅｇ１から生成されている。この場合、第２負電圧Ｖｎｅｇ２は、上記の数３で与えられるが、数３の右辺第２項で示される直列回路４４全体での電圧降下をＶｔｄｗｎ（＝Ａ×Ｖｔｈｐ）とすると、当該電圧降下の絶対値｜Ｖｔｄｗｎ｜が第１負電圧Ｖｎｅｇ１の絶対値｜Ｖｎｅｇ１｜より大きい場合に、直列回路４４を構成するＰＭＯＳトランジスタが十分なソース・ドレイン間電圧が得られずにカットオフするため、第２負電圧Ｖｎｅｇ２は、上記の数３で与えられる電圧にはならず、不定電圧状態となる。
【００２２】
第２負電圧Ｖｎｅｇ２が不定電圧状態となると、第２負電圧Ｖｎｅｇ２を供給するべきノードＮ２５に接続するＮＭＯＳトランジスタ及びＰＭＯＳトランジスタの誤動作が発生し、出力端子ＯＵＴに所望の電圧が出力されない不具合が生じる。つまり、従来技術の負電圧レベルシフタ回路は、以下の数４に示す許容動作条件を満足する場合に、正常なレベルシフト動作が可能となり、第１負電圧Ｖｎｅｇ１の絶対値が一定電圧より高電圧でないと正常に動作しないことが分かる。
【００２３】
［数４］
｜Ｖｎｅｇ１｜＞｜Ｖｔｄｗｎ｜
【００２４】
数４に示す許容動作条件は、例えば、フラッシュメモリ（一括消去型メモリ）において問題となる場合がある。図６に、フラッシュメモリセルの断面構造を示す。フラッシュメモリセルは、層間絶縁膜３４を挟んで上下に積層された制御ゲート３５とフローティングゲート３３からなるゲート部と、トンネル酸化膜３２を挟んでチャネル領域（基板）３１における上記ゲート部の両側に位置するソース３６及びドレイン３７とを備えたＭＯＳＦＥＴ構造して構成されている。斯かる構造のメモリセルにおいて、プログラム（データの書き込み）動作及び消去動作にＦＮ（ファウラ・ノールドハイム）トンネリング現象を用いるフラッシュメモリ（ＦＮ／ＦＮタイプフラッシュメモリ）の動作について述べる。
【００２５】
プログラム時には、上記制御ゲート３５に第１負電圧Ｖｎｅｇ１（例えば、−９Ｖ）が印加される一方、ドレイン３７にはプログラム電圧Ｖｐｄ（例えば５Ｖ）が印加される。そうすると、ドレイン３７側でＦＮトンネリング現象が発生して電子がフローティングゲート３３から引き抜かれ、メモリセルを構成するトランジスタの閾値電圧Ｖｔｈが低下して情報（例えば、データ“０”）が書き込まれる。また、消去時には、制御ゲート３５に消去電圧Ｖｐｐ（例えば１２Ｖ）が印加される一方、ドレイン３７、ソース３６及びチャネル領域３１に第１負電圧Ｖｎｅｇ１（例えば−９Ｖ）が印加される。そうすると、チャンネル層でＦＮトンネリング現象が発生して電子がフローティングゲート３３に注入され、メモリセルを構成するトランジスタの閾値電圧Ｖｔｈが高くなって書き込まれた情報が消去され、消去状態（例えば、データ“１”）となる。上述したプログラム及び消去動作に読み出し動作を加えた各動作時のメモリセル各部への電圧印加条件を、表１に示す。
【００２６】
【表１】
2008205584.tif 000003
【００２７】
また、プログラム動作にチャンネルホットエレクトロンを用いる図６に示す断面構造のフラッシュメモリ（ＥＴＯＸ型フラッシュメモリ）では、プログラム時には、制御ゲート３５にプログラム電圧Ｖｐｐ（例えば１２Ｖ）が印加される一方、ドレイン３７にはプログラム電圧Ｖｐｄ（例えば５Ｖ）が印加される。そうすると、ソース３６がＶｓｓ（例えば０Ｖ）でチャンネル層に電流が流れてドレイン３７付近でチャンネルホットエレクトロンが発生する。そして、電子がフローティングゲート３３に注入されて、メモリセルを構成するトランジスタの閾値電圧Ｖｔｈが高くなって、情報（例えば、データ“０”）が書き込まれる。また、消去時には、制御ゲート３５に第１負電圧Ｖｎｅｇ１（例えば、−９Ｖ）が印加される。一方、ドレイン３７には消去電圧Ｖｅｄ（例えば５Ｖ）が印加される。そうすると、ドレイン３７側でＦＮトンネリング現象が発生して電子がフローティングゲートから引き抜かれ、メモリセルを構成するトランジスタの閾値電圧が低下して書き込まれた情報が消去され、消去状態（例えば、データ“１”）となる。つまり、ＥＴＯＸ型フラッシュメモリにおける消去時の動作は、上述したＦＮ／ＦＮタイプフラッシュメモリにおけるプログラム動作と同様の動作となっている。上述したプログラム及び消去動作に読み出し動作を加えた各動作時のメモリセル各部への電圧印加条件を表２にまとめて示す。
【００２８】
【表２】
2008205584.tif 000004
【００２９】
ここで、上記ＥＴＯＸ型フラッシュメモリの消去特性について考える。通常、フラッシュメモリの消去動作は、一定メモリビット数（セクタ或いはブロックと言われる単位、例えば、４Ｋ〜６４Ｋビット）毎に一括で実施される。しかし、メモリビットの消去速度（消去電圧条件における印加時間に対する閾値電圧Ｖｔｈの低下量）が各々ばらつくため、同一電圧レベルで一定時間消去動作を実行すると、消去動作後のセクタ或いはブロック内でのメモリセルの閾値電圧Ｖｔｈの分布幅が広がる。この問題を解決するための一般的に知られている方法として、例えば、制御ゲート３５に印加する負電圧を絶対値の小さい負電圧から一定電圧ごとに絶対値の大きい負電圧レベルに印加電圧を段階的に変化して消去動作を行う手法（ステップ消去手法）がある。
【００３０】
この場合、制御ゲート３５には絶対値の小さい負電圧から絶対値の大きい負電圧まで印加することになり、広範囲な負電圧が印加可能でなければならない。この制御ゲート３５に印加する負電圧は負電圧レベルシフタから印加されているが、上記従来技術の負電圧レベルシフタでは、上述のように、絶対値の小さい負電圧を出力できない場合があるため、絶対値の小さい負電圧からのステップ消去ができず、消去動作後のセクタ或いはブロック内におけるメモリセル閾値電圧Ｖｔｈ分布を十分に狭くすることができない可能性がある。
【００３１】
本発明は、上記問題点に鑑みてなされたもので、その第１の目的は、負電圧の出力電圧範囲を負電圧の絶対値の小さい側へ広げることができる広範囲な負電圧を使用可能な負電圧レベルシフタ回路を提供する点にあり、第２の目的は、広範囲な負電圧を使用することでメモリセル閾値電圧を十分に狭く制御可能な不揮発性半導体記憶装置を提供する点にある。
【課題を解決するための手段】
【００３２】
上記第１の目的を達成するための本発明に係る負電圧レベルシフタ回路は、電源電圧と前記電源電圧より低電圧の基準電圧の２電圧間で信号レベルが遷移する入力信号を、前記電源電圧と第１可変基準電圧の２電圧間で信号レベルが遷移する出力信号に変換する第１レベル変換回路と、前記第１レベル変換回路の出力信号を入力信号として受け付け、第２可変基準電圧と前記基準電圧より低電圧の第１負電圧の２電圧間で信号レベルが遷移する出力信号に変換する第２レベル変換回路と、前記第２レベル変換回路の出力信号を入力信号として受け付け、前記基準電圧と前記第１負電圧の２電圧間で信号レベルが遷移する出力信号に変換する第３レベル変換回路と、前記第１負電圧から、前記第１負電圧より高電圧で前記基準電圧より低電圧の第２負電圧を、ドレインとゲートを接続したＰＭＯＳトランジスタの閾値電圧の電圧降下を利用して生成する第２負電圧生成回路と、外部からの制御入力に応じて、前記第１可変基準電圧に前記第２負電圧を供給し、前記第２可変基準電圧に前記基準電圧を供給する第１状態と、前記第１可変基準電圧に前記基準電圧を供給し、前記第２可変基準電圧に前記電源電圧を供給する第２状態の何れか一方の状態を択一的に設定する状態選択回路と、を備えてなることを第１の特徴とする。
【００３３】
上記第１の特徴の負電圧レベルシフタ回路は、更に、前記状態選択回路が、前記第２負電圧生成回路の前記電圧降下の絶対値の合計電圧が、前記基準電圧と前記第１負電圧の差電圧の絶対値より小さい場合は、前記第１状態を選択し、前記第２負電圧生成回路の前記電圧降下の絶対値の合計電圧が、前記基準電圧と前記第１負電圧の差電圧の絶対値以上の場合は、前記第２状態を選択することを第２の特徴とする。
【００３４】
上記第１または第２の特徴の負電圧レベルシフタ回路は、更に、前記状態選択回路は、前記制御入力を入力信号として受け付け、前記電源電圧と前記基準電圧の何れか一方を入力電圧に応じて出力する第１インバータ回路と、前記第１インバータ回路の出力電圧を入力電圧として受け付け、前記第２可変基準電圧として、前記電源電圧と前記基準電圧の何れか一方を出力する第２インバータ回路と、前記第１インバータ回路の出力電圧を入力電圧として受け付け、前記電源電圧と前記基準電圧の何れか一方を出力する第３インバータ回路と、前記基準電圧を入力電圧として受け付け、前記第３インバータ回路の出力電圧と前記第１負電圧の何れか一方またはその近傍電圧を出力する第４インバータ回路と、前記第４インバータ回路の出力電圧を入力電圧として受け付け、前記第１可変基準電圧として、前記基準電圧と前記第２負電圧の何れか一方を選択して出力する電圧選択回路と、を備えてなることを第３の特徴とする。
【００３５】
上記何れかの特徴の負電圧レベルシフタ回路によれば、電源電圧と基準電圧の２電圧間で信号レベルが遷移する入力信号を、第１レベル変換回路と第２レベル変換回路と第３レベル変換回路を順次経由して段階的にレベルシフトを行い、基準電圧と第１負電圧の２電圧間で信号レベルが遷移する出力信号にレベルシフトすることができる。従って、各レベル変換回路では、電源電圧と第１負電圧の間の高電圧が各レベル変換回路を構成するトランジスタ素子に印加されるのを防止できる。更に、状態選択回路が、第１負電圧の絶対値が一定電圧以上で、第２負電圧生成回路が正常に動作可能で、基準電圧と第１負電圧の中間電圧である第２負電圧が安定して出力される状態では、第１可変基準電圧に第２負電圧を供給し、第２可変基準電圧に基準電圧を供給し、第１負電圧の絶対値が低電圧化して、第２負電圧生成回路が正常に動作せず、基準電圧と第１負電圧の中間電圧である第２負電圧が不定状態となる場合には、第１可変基準電圧に基準電圧を供給し、第２可変基準電圧に電源電圧を供給するように構成されているため、第１乃至第３の各レベル変換回路は、第１負電圧の電圧値に関係なく、つまり、広範囲の負電圧に対して、安定して動作可能となり、上記レベルシフト動作を安定して実行可能となる。
【００３６】
また、本発明に係る負電圧レベルシフタ回路によれば、第１負電圧の電圧値に関係なく、安定した動作が可能となることから、第１負電圧の電圧値に応じて複数の負電圧レベルシフタ回路を設ける必要がなく、負電圧レベルシフタ回路に要する回路面積の増大を抑制できる。
【００３７】
上記第２の目的を達成するための本発明に係る不揮発性半導体記憶装置は、不揮発性メモリセルと、前記不揮発性メモリセルに対するデータの書き込みまたは消去動作において、当該書き込みまたは消去動作の対象となる前記不揮発性メモリセルの少なくとも一部の端子に負電圧を印加する負電圧印加回路と、を備えてなる不揮発性半導体記憶装置であって、前記負電圧印加回路が、上記何れかの特徴の負電圧レベルシフタ回路を備えてなることを第１の特徴とする。
【００３８】
上記第１の特徴の不揮発性半導体記憶装置は、更に、前記不揮発性メモリセルに対するデータの書き込みまたは消去動作を制御する制御回路を備え、前記制御回路が、前記負電圧レベルシフタ回路の前記状態選択回路に入力する前記制御入力を生成して、前記状態選択回路の前記第１状態と前記第２状態の選択を制御することを第２の特徴とする。
【００３９】
上記第２の特徴の不揮発性半導体記憶装置は、更に、前記制御回路が、前記基準電圧と前記第１負電圧の差電圧の絶対値が、前記第２負電圧生成回路の前記電圧降下の絶対値の合計電圧以上の場合に、前記状態選択回路に対して前記第１状態を選択する前記制御入力を出力し、前記基準電圧と前記第１負電圧の差電圧の絶対値が、前記第２負電圧生成回路の前記電圧降下の絶対値の合計電圧より小さい場合に、前記状態選択回路に対して前記第２状態を選択する前記制御入力を出力することを第３の特徴とする。
【００４０】
上記何れかの特徴の不揮発性半導体記憶装置によれば、使用する負電圧レベルシフタ回路が広範囲の負電圧に対して安定して動作可能であるため、不揮発性メモリセルに対するデータの書き込みまたは消去動作において、電圧値の異なる負電圧を絶対値の低い状態から高い状態まで広範囲に使用可能となって、印加する負電圧の調整によって不揮発性メモリセルの閾値電圧の分布範囲を狭く制御可能な不揮発性半導体記憶装置が容易に実現できる。
【発明を実施するための最良の形態】
【００４１】
次に、本発明に係る負電圧レベルシフタ回路（以下、適宜、「本発明回路」と称する。）、及び、本発明回路を備えた不揮発性半導体記憶装置（以下、適宜、「本発明装置」と称する。）について、図面を参照して説明する。
【００４２】
〈第１実施形態〉
図１に、本発明回路の回路構成を示す。図１に示すように、本発明回路１は、第１レベル変換回路２、第２レベル変換回路３、第３レベル変換回路４、第２負電圧生成回路５、及び、状態選択回路６を備えて構成される。
【００４３】
第１レベル変換回路２は、入力端子ＩＮから入力される信号レベルが電源電圧Ｖｃｃと基準電圧Ｖｓｓの２電圧間で遷移する入力信号を、電源電圧Ｖｃｃと第１可変基準電圧Ｖｘ１の２電圧間で信号レベルが遷移する非反転出力信号と反転出力信号に変換してノードＮ２及びノードＮ３から夫々出力するレベル変換回路であり、具体的には、インバータ７を構成するＰＭＯＳトランジスタＱ１とＮＭＯＳトランジスタＱ２と、ラッチ回路を構成するＰＭＯＳトランジスタＱ３、Ｑ５とＮＭＯＳトランジスタＱ４、Ｑ６で構成される。
【００４４】
尚、各トランジスタの接続関係は以下の通りである。ＰＭＯＳトランジスタＱ１とＮＭＯＳトランジスタＱ２の各ゲートは夫々入力端子ＩＮに接続し、ＰＭＯＳトランジスタＱ１とＮＭＯＳトランジスタＱ２の各ドレインは夫々ノードＮ１に接続している。ＰＭＯＳトランジスタＱ３のゲートは入力端子ＩＮに接続し、ＰＭＯＳトランジスタＱ５のゲートはノードＮ１に接続している。ＰＭＯＳトランジスタＱ３とＮＭＯＳトランジスタＱ４の各ドレインは夫々ノードＮ３及びＮＭＯＳトランジスタＱ６のゲートに接続し、ＰＭＯＳトランジスタＱ５とＮＭＯＳトランジスタＱ６の各ドレインは夫々ノードＮ２及びＮＭＯＳトランジスタＱ４のゲートに接続している。ＰＭＯＳトランジスタＱ１、Ｑ３、Ｑ５の各ソースは電源電圧Ｖｃｃに接続し、ＮＭＯＳトランジスタＱ２のソースは基準電圧Ｖｓｓに接続し、ＮＭＯＳトランジスタＱ４、Ｑ６の各ソースは第１可変基準電圧Ｖｘ１が供給されるノードＮ４に接続している。
【００４５】
ここで、電源電圧Ｖｃｃは正電圧で、基準電圧Ｖｓｓは電源電圧Ｖｃｃより低電圧で、例えば、接地電圧０Ｖに設定されており、何れも本発明回路１の外部から供給される。第１可変基準電圧Ｖｘ１は、後述するように、状態選択回路６によって、第１状態と第２状態の違いに応じて、第２負電圧Ｖｎｅｇ２と基準電圧Ｖｓｓの何れか一方と同電圧となる。尚、第２負電圧Ｖｎｅｇ２は、正常に発生される場合には、基準電圧Ｖｓｓより低電圧で、後述する第１負電圧Ｖｎｅｇ１より高電圧となる。第１負電圧Ｖｎｅｇ１は、基準電圧Ｖｓｓより低電圧の負電圧であり、本発明回路１の外部から供給される。
【００４６】
第２レベル変換回路３は、第１レベル変換回路２からノードＮ２及びノードＮ３に出力される２つの出力信号を非反転及び反転入力信号として受け付け、第２可変基準電圧Ｖｘ２と第１負電圧Ｖｎｅｇ１の２電圧間で信号レベルが遷移する非反転出力信号に変換し、ノードＮ５から出力するレベル変換回路であり、具体的には、ラッチ回路を構成するＰＭＯＳトランジスタＱ７、Ｑ９とＮＭＯＳトランジスタＱ８、Ｑ１０で構成される。
【００４７】
尚、各トランジスタの接続関係は以下の通りである。ＰＭＯＳトランジスタＱ７のゲートはノードＮ２に接続し、ＰＭＯＳトランジスタＱ９のゲートはノードＮ３に接続している。ＰＭＯＳトランジスタＱ７とＮＭＯＳトランジスタＱ８の各ドレインは夫々ＮＭＯＳトランジスタＱ１０のゲートに接続し、ＰＭＯＳトランジスタＱ９とＮＭＯＳトランジスタＱ１０の各ドレインは夫々ノードＮ５及びＮＭＯＳトランジスタＱ８のゲートに接続している。ＰＭＯＳトランジスタＱ７、Ｑ９の各ソースは第２可変基準電圧Ｖｘ２が供給されるノードＮ６に接続し、ＮＭＯＳトランジスタＱ８、Ｑ１０の各ソースは第１負電圧Ｖｎｅｇ１に接続している。
【００４８】
ここで、第２可変基準電圧Ｖｘ２は、後述するように、状態選択回路６によって、第１状態と第２状態の違いに応じて、基準電圧Ｖｓｓと電源電圧Ｖｃｃの何れか一方と同電圧となる。
【００４９】
第３レベル変換回路４は、第２レベル変換回路３からノードＮ５に出力される非反転出力信号を入力信号として受け付け、基準電圧Ｖｓｓと第１負電圧Ｖｎｅｇ１の２電圧間で信号レベルが遷移する反転出力信号に変換し、出力端子ＯＵＴから出力するレベル変換回路であり、具体的には、インバータ回路８を構成するＰＭＯＳトランジスタＱ１１とＮＭＯＳトランジスタＱ１２で構成される。ここで、ＰＭＯＳトランジスタＱ１１とＮＭＯＳトランジスタＱ１２の各ゲートは夫々ノードＮ５に接続し、ＰＭＯＳトランジスタＱ１１とＮＭＯＳトランジスタＱ１２の各ドレインは夫々出力端子ＯＵＴに接続している。また、ＰＭＯＳトランジスタＱ１１のソースは基準電圧Ｖｓｓに、ＮＭＯＳトランジスタＱ１２のソースは第１負電圧Ｖｎｅｇ１に夫々接続している。
【００５０】
第２負電圧生成回路５は、第１負電圧Ｖｎｅｇ１から、第２負電圧Ｖｎｅｇ２を生成する回路であり、具体的には、ドレインとゲートを接続したＰＭＯＳトランジスタＱ２３を１つ以上直列に接続した回路（ＰＭＯＳトランジスタＱ２３の単体を含む）で構成されている。ＰＭＯＳトランジスタＱ２３が複数の場合は、第１負電圧Ｖｎｅｇ１側から順番に、隣接するＰＭＯＳトランジスタＱ２３の一方のソースと他方のドレインを相互に接続して直列回路が構成される。第１負電圧Ｖｎｅｇ１側寄りのＰＭＯＳトランジスタＱ２３のドレイン側が第１負電圧Ｖｎｅｇ１に接続し、第１負電圧Ｖｎｅｇ１から最も離間しているＰＭＯＳトランジスタＱ２３のソースから第２負電圧Ｖｎｅｇ２が状態選択回路６に出力される。
【００５１】
状態選択回路６は、外部から第２入力端子ＩＮ２に入力する制御入力の電圧レベル（電源電圧Ｖｃｃレベル、基準電圧Ｖｓｓレベル）に応じて、第１可変基準電圧Ｖｘ１に第２負電圧Ｖｎｅｇ２を供給し、第２可変基準電圧Ｖｘ２に基準電圧Ｖｓｓを供給する第１状態と、第１可変基準電圧Ｖｘ１に基準電圧Ｖｓｓを供給し、第２可変基準電圧Ｖｘ２に電源電圧Ｖｃｃを供給する第２状態の何れか一方の状態を択一的に設定する回路である。
【００５２】
状態選択回路６は、具体的には、第１乃至第４インバータ回路９〜１２と電圧選択回路１３で構成され、各インバータ回路９〜１２は、１対のＰＭＯＳトランジスタとＮＭＯＳトランジスタで構成されるＣＭＯＳインバータであり、各入力端子は、ＰＭＯＳトランジスタとＮＭＯＳトランジスタの各ゲートを接続してなり、各出力端子は、ＰＭＯＳトランジスタとＮＭＯＳトランジスタの各ドレインを接続してなる。電圧選択回路１３も、ＣＭＯＳインバータと同様に、１対のＰＭＯＳトランジスタ２１とＮＭＯＳトランジスタ２２で構成される。
【００５３】
ＰＭＯＳトランジスタＱ１３とＮＭＯＳトランジスタＱ１４からなる第１インバータ回路９は、第２入力端子ＩＮ２に入力する制御入力を入力信号として受け付け、電源電圧Ｖｃｃと基準電圧Ｖｓｓの何れか一方を入力電圧に応じてノードＮ７に出力する。ＰＭＯＳトランジスタＱ１５とＮＭＯＳトランジスタＱ１６からなる第２インバータ回路１０は、第１インバータ回路９からノードＮ７に出力される出力電圧を入力電圧として受け付け、第２可変基準電圧Ｖｘ２として、電源電圧Ｖｃｃと基準電圧Ｖｓｓの何れか一方をノードＮ６に出力する。ＰＭＯＳトランジスタＱ１７とＮＭＯＳトランジスタＱ１８からなる第３インバータ回路１１は、第１インバータ回路９からノードＮ７に出力される出力電圧を入力電圧として受け付け、電源電圧Ｖｃｃと基準電圧Ｖｓｓの何れか一方をノードＮ８に出力する。ここで、第１乃至第３インバータ回路９〜１１の各ＰＭＯＳトランジスタＱ１３、Ｑ１５、Ｑ１７のソースは電源電圧Ｖｃｃに接続し、各ＮＭＯＳトランジスタＱ１４、Ｑ１６、Ｑ１８のソースは基準電圧Ｖｓｓに接続している。
【００５４】
更に、ＰＭＯＳトランジスタＱ１９とＮＭＯＳトランジスタＱ２０からなる第４インバータ回路１２は、基準電圧Ｖｓｓを入力電圧として受け付け、第３インバータ回路１１の出力電圧と第１負電圧Ｖｎｅｇ１の何れか一方またはその近傍電圧をノードＮ９に出力する。ＰＭＯＳトランジスタＱ１９のソースは第３インバータ回路１１の出力端子であるノードＮ８に接続し、ＮＭＯＳトランジスタＱ２０のソースは電気抵抗Ｒを介して第１負電圧Ｖｎｅｇ１に接続している。
【００５５】
更に、電圧選択回路１３は、第４インバータ回路１２の出力電圧を、電圧選択用の入力電圧として受け付け、第１可変基準電圧Ｖｘ１として、基準電圧Ｖｓｓと第２負電圧生成回路５から供給される第２負電圧Ｖｎｅｇ２の何れか一方をノードＮ４に出力する。ＰＭＯＳトランジスタＱ２１とＮＭＯＳトランジスタＱ２２の各ソースが共通にノードＮ４に接続し、ＰＭＯＳトランジスタＱ２１のドレインは第２負電圧生成回路５の第１負電圧Ｖｎｅｇ１から最も離間しているＰＭＯＳトランジスタＱ２３のソースに接続している。
【００５６】
次に、図１に示す本発明回路１のレベルシフト動作を説明する。
【００５７】
ここで、第２負電圧生成回路５から出力される第２負電圧Ｖｎｅｇ２は、「発明が解決しようとする課題」の項で説明したように、第１負電圧Ｖｎｅｇ１の絶対値が一定電圧以上となる数４で示す許容動作条件、｜Ｖｎｅｇ１｜≧｜Ｖｔｄｗｎ｜において、安定した出力が得られる。ここで、Ｖｔｄｗｎは、本発明回路１の第２負電圧生成回路５においても、ＰＭＯＳトランジスタＱ２３の直列回路全体での電圧降下量であり、ＰＭＯＳトランジスタＱ２３の閾値電圧Ｖｔｈｐの概ね直列段数倍で表される。
【００５８】
先ず、許容動作条件（｜Ｖｎｅｇ１｜＞｜Ｖｔｄｗｎ｜）を満足する場合（以下、「第１状態」と称する）と、許容動作条件を満足しない場合（｜Ｖｎｅｇ１｜≦｜Ｖｔｄｗｎ｜、以下、「第２状態」と称する）における状態選択回路６の動作について説明する。
【００５９】
第１状態では、第２入力端子ＩＮ２に入力する制御入力の電圧レベルが基準電圧Ｖｓｓで、第１インバータ回路９の出力電圧（ノードＮ７の電圧レベル）は電源電圧Ｖｃｃとなる。従って、第２インバータ回路１０の入力電圧が電源電圧Ｖｃｃであるので、出力電圧（ノードＮ６の電圧レベル）は基準電圧Ｖｓｓとなり、第２可変基準電圧Ｖｘ２は基準電圧Ｖｓｓと同電圧となる。
【００６０】
第３インバータ回路１１の入力電圧が電源電圧Ｖｃｃであるので、出力電圧（ノードＮ８の電圧レベル）は基準電圧Ｖｓｓとなり、第４インバータ回路１２のＰＭＯＳトランジスタＱ１９のソースに供給されるので、ゲートに基準電圧Ｖｓｓが入力するＰＭＯＳトランジスタＱ１９がオフする。一方、ＮＭＯＳトランジスタＱ２０は、ゲートに基準電圧Ｖｓｓが入力し、ソースに電気抵抗Ｒを介して第１負電圧Ｖｎｅｇ１が入力するので、オン状態であるので、第４インバータ回路１２の出力電圧（ノードＮ９の電圧レベル）は第１負電圧Ｖｎｅｇ１となる。従って、電圧選択回路１３のＰＭＯＳトランジスタＱ２１はオンし、ＮＭＯＳトランジスタＱ２２はオフするので、ノードＮ４には、第１可変基準電圧Ｖｘ１として、第２負電圧生成回路５から供給される第２負電圧Ｖｎｅｇ２が供給される。
【００６１】
第２状態では、第２入力端子ＩＮ２に入力する制御入力の電圧レベルが電源電圧Ｖｃｃで、第１インバータ回路９の出力電圧（ノードＮ７の電圧レベル）は基準電圧Ｖｓｓとなる。従って、第２インバータ回路１０の入力電圧が基準電圧Ｖｓｓであるので、出力電圧（ノードＮ６の電圧レベル）は電源電圧Ｖｃｃとなり、第２可変基準電圧Ｖｘ２は電源電圧Ｖｃｃと同電圧となる。
【００６２】
第３インバータ回路１１の入力電圧が基準電圧Ｖｓｓであるので、出力電圧（ノードＮ８の電圧レベル）は電源電圧Ｖｃｃとなり、第４インバータ回路１２のＰＭＯＳトランジスタＱ１９のソースに供給されるので、ゲートに基準電圧Ｖｓｓが入力するＰＭＯＳトランジスタＱ１９がオンする。一方、ＮＭＯＳトランジスタＱ２０は、ゲートに基準電圧Ｖｓｓが入力し、ソースが電気抵抗Ｒを介して第１負電圧Ｖｎｅｇ１と接続しているので、オン状態である。しかし、本実施形態では、電気抵抗Ｒの抵抗値として、ＰＭＯＳトランジスタＱ１９のオン抵抗Ｒｏｎと比較して十分に大きい抵抗値（オン抵抗Ｒｏｎの１００〜１０００００倍程度）を使用しているため、ＰＭＯＳトランジスタＱ１９のノードＮ８からノードＮ９への電流供給能力が、ＮＭＯＳトランジスタＱ２０と電気抵抗ＲによるノードＮ９から第１負電圧Ｖｎｅｇ１への電流供給能力を大きく上回るため、第４インバータ回路１２の出力電圧（ノードＮ９の電圧レベル）は、電源電圧Ｖｃｃとほぼ同電圧となる。従って、電圧選択回路１３のＰＭＯＳトランジスタＱ２１はオフし、ＮＭＯＳトランジスタＱ２２はオンするので、ノードＮ４には、第１可変基準電圧Ｖｘ１として、基準電圧Ｖｓｓが供給される。
【００６３】
以上、第１状態と第２状態における状態選択回路６の動作を纏めると、以下の表３のようになる。つまり、第１負電圧Ｖｎｅｇ１の絶対値が一定電圧以上の第１状態では、制御入力と同様に、第１可変基準電圧Ｖｘ１と第２可変基準電圧Ｖｘ２が、夫々低電圧側にシフトし、第１負電圧Ｖｎｅｇ１の絶対値が一定電圧未満の第２状態では、制御入力と同様に、第１可変基準電圧Ｖｘ１と第２可変基準電圧Ｖｘ２が、夫々高電圧側にシフトする。
【００６４】
【表３】
2008205584.tif 000005
【００６５】
第２負電圧生成回路５は、第１状態（｜Ｖｎｅｇ１｜＞｜Ｖｔｄｗｎ｜）では、絶対値が（｜Ｖｎｅｇ１｜−｜Ｖｔｄｗｎ｜）となる第２負電圧Ｖｎｅｇ２を安定的に出力する。第２状態では、第２負電圧生成回路５を構成するＰＭＯＳトランジスタＱ２３の少なくとも１つがカットオフ状態となり、第２負電圧Ｖｎｅｇ２は不定状態となるため、第１可変基準電圧Ｖｘ１には、基準電圧Ｖｓｓが出力される。
【００６６】
次に、第１状態における第１乃至第３レベル変換回路２〜４のレベルシフト動作について説明する。
【００６７】
第１レベル変換回路２の入力端子ＩＮに電源電圧Ｖｃｃの入力信号が入力されると、インバータ７によって入力信号の電圧レベルが反転され、ノードＮ１の電圧は基準電圧Ｖｓｓとなる。従って、ＰＭＯＳトランジスタＱ３はオフし、ＰＭＯＳトランジスタＱ５はオンするため、ノードＮ２の電圧が引き上げられ、ＮＭＯＳトランジスタＱ４がオンし、ノードＮ３の電圧が引き下げられ、ＮＭＯＳトランジスタＱ６はオフする。ここで、第１レベル変換回路２のノードＮ４に供給される第１可変基準電圧Ｖｘ１は第１状態では第２負電圧Ｖｎｅｇ２であるので、ノードＮ３の出力電圧は第２負電圧Ｖｎｅｇ２となり、ノードＮ２の出力電圧は電源電圧Ｖｃｃとなる。
【００６８】
第２レベル変換回路３のノードＮ６に供給される第２可変基準電圧Ｖｘ２は第１状態では基準電圧Ｖｓｓであるので、第２レベル変換回路３は、第１レベル変換回路２からノードＮ２及びノードＮ３に出力される電源電圧Ｖｃｃと第２負電圧Ｖｎｅｇ２の２つの出力信号を非反転及び反転入力信号として受け付けると、ＰＭＯＳトランジスタＱ７はオフし、ＰＭＯＳトランジスタＱ９はオンするため、ノードＮ５の電圧が引き上げられ、ＮＭＯＳトランジスタＱ８がオンし、ＮＭＯＳトランジスタＱ１０はオフする。よって、ノードＮ５の出力電圧は基準電圧Ｖｓｓとなる。
【００６９】
第３レベル変換回路４は、ノードＮ５に入力する入力電圧が基準電圧Ｖｓｓであるので、ＰＭＯＳトランジスタＱ１１がオフし、ＮＭＯＳトランジスタＱ１２がオンし、出力端子ＯＵＴから出力電圧が第１負電圧Ｖｎｅｇ１となる。
【００７０】
次に、第１レベル変換回路２の入力端子ＩＮに基準電圧Ｖｓｓの入力信号が入力されると、インバータ７によって入力信号の電圧レベルが反転され、ノードＮ１の電圧は電源電圧Ｖｃｃとなる。従って、ＰＭＯＳトランジスタＱ３はオンし、ＰＭＯＳトランジスタＱ５はオフするため、ノードＮ３の電圧が引き上げられ、ＮＭＯＳトランジスタＱ６がオンし、ノードＮ２の電圧が引き下げられ、ＮＭＯＳトランジスタＱ４はオフする。ここで、第１レベル変換回路２のノードＮ４に供給される第１可変基準電圧Ｖｘ１は第１状態では第２負電圧Ｖｎｅｇ２であるので、ノードＮ２の出力電圧は第２負電圧Ｖｎｅｇ２となり、ノードＮ３の出力電圧は電源電圧Ｖｃｃとなる。
【００７１】
第２レベル変換回路３のノードＮ６に供給される第２可変基準電圧Ｖｘ２は第１状態では基準電圧Ｖｓｓであるので、第２レベル変換回路３は、第１レベル変換回路２からノードＮ２及びノードＮ３に出力される第２負電圧Ｖｎｅｇ２と電源電圧Ｖｃｃの２つの出力信号を非反転及び反転入力信号として受け付けると、ＰＭＯＳトランジスタＱ７はオンし、ＰＭＯＳトランジスタＱ９はオフするため、ＰＭＯＳトランジスタＱ７のドレイン電圧が引き上げられ、ＮＭＯＳトランジスタＱ１０がオンし、ノードＮ５の電圧が引き下げられ、ＮＭＯＳトランジスタＱ８はオフする。よって、ノードＮ５の出力電圧は第１負電圧Ｖｎｅｇ１となる。
【００７２】
第３レベル変換回路４は、ノードＮ５に入力する入力電圧が第１負電圧Ｖｎｅｇ１であるので、ＰＭＯＳトランジスタＱ１１がオンし、ＮＭＯＳトランジスタＱ１２がオフし、出力端子ＯＵＴから出力電圧が基準電圧Ｖｓｓとなる。
【００７３】
以上より、第１状態においては、第１乃至第３レベル変換回路２〜４は、電源電圧Ｖｃｃと基準電圧Ｖｓｓ間で遷移する入力信号を、中間的に電源電圧Ｖｃｃと第２負電圧Ｖｎｅｇ２間で遷移する信号に変換した後、最終的に基準電圧Ｖｓｓと第１負電圧Ｖｎｅｇ１間で遷移する出力信号にレベルシフトする動作を行う操作を行い、入力端子ＩＮに電源電圧Ｖｃｃの入力信号が入力されると、論理レベルを反転させて出力端子ＯＵＴから第１負電圧Ｖｎｅｇ１の出力電圧を出力し、入力端子ＩＮに基準電圧Ｖｓｓの入力信号が入力されると、論理レベルを反転させて出力端子ＯＵＴから基準電圧Ｖｓｓの出力電圧を出力する。
【００７４】
次に、第２状態における第１乃至第３レベル変換回路２〜４のレベルシフト動作について説明する。
【００７５】
第１レベル変換回路２の入力端子ＩＮに電源電圧Ｖｃｃの入力信号が入力されると、インバータ７によって入力信号の電圧レベルが反転され、ノードＮ１の電圧は基準電圧Ｖｓｓとなる。従って、ＰＭＯＳトランジスタＱ３はオフし、ＰＭＯＳトランジスタＱ５はオンするため、ノードＮ２の電圧が引き上げられ、ＮＭＯＳトランジスタＱ４がオンし、ノードＮ３の電圧が引き下げられ、ＮＭＯＳトランジスタＱ６はオフする。ここで、第１レベル変換回路２のノードＮ４に供給される第１可変基準電圧Ｖｘ１は第２状態では基準電圧Ｖｓｓであるので、ノードＮ３の出力電圧は基準電圧Ｖｓｓとなり、ノードＮ２の出力電圧は電源電圧Ｖｃｃとなる。
【００７６】
第２レベル変換回路３のノードＮ６に供給される第２可変基準電圧Ｖｘ２は第２状態では電源電圧Ｖｃｃであるので、第２レベル変換回路３は、第１レベル変換回路２からノードＮ２及びノードＮ３に出力される電源電圧Ｖｃｃと基準電圧Ｖｓｓの２つの出力信号を非反転及び反転入力信号として受け付けると、ＰＭＯＳトランジスタＱ７はオフし、ＰＭＯＳトランジスタＱ９はオンするため、ノードＮ５の電圧が引き上げられ、ＮＭＯＳトランジスタＱ８がオンし、ＮＭＯＳトランジスタＱ１０はオフする。よって、ノードＮ５の出力電圧は電源電圧Ｖｃｃとなる。
【００７７】
第３レベル変換回路４は、ノードＮ５に入力する入力電圧が電源電圧Ｖｃｃであるので、ＰＭＯＳトランジスタＱ１１がオフし、ＮＭＯＳトランジスタＱ１２がオンし、出力端子ＯＵＴから出力電圧が第１負電圧Ｖｎｅｇ１となる。
【００７８】
次に、第１レベル変換回路２の入力端子ＩＮに基準電圧Ｖｓｓの入力信号が入力されると、インバータ７によって入力信号の電圧レベルが反転され、ノードＮ１の電圧は電源電圧Ｖｃｃとなる。従って、ＰＭＯＳトランジスタＱ３はオンし、ＰＭＯＳトランジスタＱ５はオフするため、ノードＮ３の電圧が引き上げられ、ＮＭＯＳトランジスタＱ６がオンし、ノードＮ２の電圧が引き下げられ、ＮＭＯＳトランジスタＱ４はオフする。ここで、第１レベル変換回路２のノードＮ４に供給される第１可変基準電圧Ｖｘ１は第２状態では基準電圧Ｖｓｓであるので、ノードＮ２の出力電圧は基準電圧Ｖｓｓとなり、ノードＮ３の出力電圧は電源電圧Ｖｃｃとなる。
【００７９】
第２レベル変換回路３のノードＮ６に供給される第２可変基準電圧Ｖｘ２は第２状態では電源電圧Ｖｃｃであるので、第２レベル変換回路３は、第１レベル変換回路２からノードＮ２及びノードＮ３に出力される基準電圧Ｖｓｓと電源電圧Ｖｃｃの２つの出力信号を非反転及び反転入力信号として受け付けると、ＰＭＯＳトランジスタＱ７はオンし、ＰＭＯＳトランジスタＱ９はオフするため、ＰＭＯＳトランジスタＱ７のドレイン電圧が引き上げられ、ＮＭＯＳトランジスタＱ１０がオンし、ノードＮ５の電圧が引き下げられ、ＮＭＯＳトランジスタＱ８はオフする。よって、ノードＮ５の出力電圧は第１負電圧Ｖｎｅｇ１となる。
【００８０】
第３レベル変換回路４は、ノードＮ５に入力する入力電圧が第１負電圧Ｖｎｅｇ１であるので、ＰＭＯＳトランジスタＱ１１がオンし、ＮＭＯＳトランジスタＱ１２がオフし、出力端子ＯＵＴから出力電圧が基準電圧Ｖｓｓとなる。
【００８１】
尚、第２状態では、第２レベル変換回路３のノードＮ５、及び、ＰＭＯＳトランジスタＱ７とＮＭＯＳトランジスタＱ８のドレイン同士の接続ノードの電圧遷移幅は、最大電圧の電源電圧Ｖｃｃと第１負電圧Ｖｎｅｇ１の各絶対値の和となるが、第１負電圧Ｖｎｅｇ１の絶対値が一定電圧を超えない低電圧状態であるので、第２レベル変換回路３を構成するトランジスタの耐圧を超えない電圧範囲となっている。つまり、第２状態において、第１可変基準電圧Ｖｘ１が基準電圧Ｖｓｓとなり、第２可変基準電圧Ｖｘ２が電源電圧Ｖｃｃとなるように設計されていることが本発明回路の特徴の１つである。
【００８２】
以上より、第２状態においては、第１乃至第３レベル変換回路２〜４は、電源電圧Ｖｃｃと基準電圧Ｖｓｓ間で遷移する入力信号を、中間的に電源電圧Ｖｃｃと第１負電圧Ｖｎｅｇ１間で遷移する信号に変換した後、最終的に基準電圧Ｖｓｓと第１負電圧Ｖｎｅｇ１間で遷移する出力信号にレベルシフトする動作を行う操作を行い、入力端子ＩＮに電源電圧Ｖｃｃの入力信号が入力されると、論理レベルを反転させて出力端子ＯＵＴから第１負電圧Ｖｎｅｇ１の出力電圧を出力し、入力端子ＩＮに基準電圧Ｖｓｓの入力信号が入力されると、論理レベルを反転させて出力端子ＯＵＴから基準電圧Ｖｓｓの出力電圧を出力する。
【００８３】
以上より、第１乃至第３レベル変換回路２〜４は、第１状態と第２状態では、第１負電圧Ｖｎｅｇ１の電圧レベルに応じて、中間的に経由する信号レベルの電圧遷移範囲が異なるものの、入力端子ＩＮと出力端子ＯＵＴ間では、第１負電圧Ｖｎｅｇ１の電圧レベルに関係なく同じレベルシフト動作が行われる。
【００８４】
尚、本実施形態では、論理レベルは電圧レベルの高低で判断し、電源電圧Ｖｃｃと基準電圧Ｖｓｓ間では、電源電圧ＶｃｃがＨ（高）レベルで、基準電圧ＶｓｓがＬ（低）レベルとし、基準電圧Ｖｓｓと第１負電圧Ｖｎｅｇ１間では、基準電圧ＶｓｓがＨレベルで、第１負電圧Ｖｎｅｇ１がＬレベルとなっている。一方、論理レベルを電圧レベルの絶対値の高低で判断した場合には、基準電圧Ｖｓｓと第１負電圧Ｖｎｅｇ１間のＨレベルとＬレベルが逆転する。以下の説明では、信号の論理レベルは極性を含む電圧レベルの高低を基準とする。
【００８５】
〈第２実施形態〉
図２に、本発明回路の他の回路構成を示す。図２に示すように、本発明回路１４は、第１レベル変換回路２、第２レベル変換回路１５、第３レベル変換回路１６、第２負電圧生成回路５、及び、状態選択回路６を備えて構成される。第１実施形態の本発明回路１との相違点は、第２レベル変換回路１５と第３レベル変換回路１６であり、その他の構成要素である第１レベル変換回路２、第２負電圧生成回路５、及び、状態選択回路６は第１実施形態と同じであるので、重複する説明は割愛する。
【００８６】
第２レベル変換回路１５は、第１レベル変換回路２からノードＮ２に出力される出力信号を非反転入力信号として受け付け、第２可変基準電圧Ｖｘ２と第１負電圧Ｖｎｅｇ１の２電圧間で信号レベルが遷移する反転出力信号と非反転出力信号に変換し、ノードＮ１１とノードＮ１２から夫々出力するレベル変換回路であり、具体的には、インバータ回路１７を構成するＰＭＯＳトランジスタＱ２５とＮＭＯＳトランジスタＱ２６、及び、インバータ回路１７を構成するＰＭＯＳトランジスタＱ２７とＮＭＯＳトランジスタＱ２８で構成される。ここで、ＰＭＯＳトランジスタＱ２５とＮＭＯＳトランジスタＱ２６の各ゲートはノードＮ２に接続し、各ドレインは夫々反転出力信号を出力するノードＮ１１に接続する。ＰＭＯＳトランジスタＱ２７とＮＭＯＳトランジスタＱ２８の各ゲートはノードＮ１１に接続し、各ドレインは夫々非反転出力信号を出力するノードＮ１２に接続する。
【００８７】
第３レベル変換回路１６は、第２レベル変換回路１５からノードＮ１１及びノードＮ１２に出力される２つの出力信号を反転及び非反転入力信号として受け付け、基準電圧Ｖｓｓと第１負電圧Ｖｎｅｇ１の２電圧間で信号レベルが遷移する非反転出力信号に変換し、出力端子ＯＵＴから出力するレベル変換回路であり、具体的には、ラッチ回路を構成するＰＭＯＳトランジスタＱ２９、Ｑ３１とＮＭＯＳトランジスタＱ３０、Ｑ３２で構成される。
【００８８】
尚、各トランジスタの接続関係は以下の通りである。ＰＭＯＳトランジスタＱ２９のゲートはノードＮ１１に接続し、ＰＭＯＳトランジスタＱ３１のゲートはノードＮ１２に接続している。ＰＭＯＳトランジスタＱ２９とＮＭＯＳトランジスタＱ３０の各ドレインは夫々出力端子ＯＵＴ及びＮＭＯＳトランジスタＱ３２のゲートに接続し、ＰＭＯＳトランジスタＱ３１とＮＭＯＳトランジスタＱ３２の各ドレインは夫々ノードＮ１３及びＮＭＯＳトランジスタＱ３０のゲートに接続している。ＰＭＯＳトランジスタＱ２９、Ｑ３１の各ソースは基準電圧Ｖｓｓに接続し、ＮＭＯＳトランジスタＱ３０、Ｑ３２の各ソースは第１負電圧Ｖｎｅｇ１に接続している。
【００８９】
次に、図２に示す本発明回路１４のレベルシフト動作を説明する。尚、第１状態と第２状態における状態選択回路６及び第２負電圧生成回路５の動作については、状態選択回路６及び第２負電圧生成回路５が第１実施形態と同じであるので、各回路の動作も第１実施形態と全く同じであり、重複する説明は割愛する。
【００９０】
先ず、第１状態における第１乃至第３レベル変換回路２、１５、１６のレベルシフト動作について説明する。
【００９１】
第１レベル変換回路２の入力端子ＩＮに電源電圧Ｖｃｃの入力信号が入力されると、インバータ７によって入力信号の電圧レベルが反転され、ノードＮ１の電圧は基準電圧Ｖｓｓとなる。従って、ＰＭＯＳトランジスタＱ３はオフし、ＰＭＯＳトランジスタＱ５はオンするため、ノードＮ２の電圧が引き上げられ、ＮＭＯＳトランジスタＱ４がオンし、ノードＮ３の電圧が引き下げられ、ＮＭＯＳトランジスタＱ６はオフする。ここで、第１レベル変換回路２のノードＮ４に供給される第１可変基準電圧Ｖｘ１は第１状態では第２負電圧Ｖｎｅｇ２であるので、ノードＮ３の出力電圧は第２負電圧Ｖｎｅｇ２となり、ノードＮ２の出力電圧は電源電圧Ｖｃｃとなる。
【００９２】
第２レベル変換回路１５のノードＮ６に供給される第２可変基準電圧Ｖｘ２は第１状態では基準電圧Ｖｓｓであるので、第２レベル変換回路１５は、第１レベル変換回路２からノードＮ２に出力される電源電圧Ｖｃｃの出力信号を非反転入力信号として受け付けると、ＰＭＯＳトランジスタＱ２５がオフし、ＮＭＯＳトランジスタＱ２６がオンするため、インバータ１７は第１負電圧Ｖｎｅｇ１をノードＮ１１に出力する。インバータ１８は、逆に、ＰＭＯＳトランジスタＱ２７がオンし、ＮＭＯＳトランジスタＱ２８がオフするため、基準電圧ＶｓｓをノードＮ１２に出力する。
【００９３】
第３レベル変換回路１６は、第２レベル変換回路１５からノードＮ１１及びノードＮ１２に出力される第１負電圧Ｖｎｅｇ１と基準電圧Ｖｓｓの２つの出力信号を反転及び非反転入力信号として受け付けると、ＰＭＯＳトランジスタＱ２９はオンし、ＰＭＯＳトランジスタＱ３１はオフするため、出力端子ＯＵＴの電圧が引き上げられ、ＮＭＯＳトランジスタＱ３２がオンし、ノードＮ１３の電圧が引き下げられ、ＮＭＯＳトランジスタＱ３０はオフする。よって、出力端子ＯＵＴの出力電圧は基準電圧Ｖｓｓとなる。
【００９４】
次に、第１レベル変換回路２の入力端子ＩＮに基準電圧Ｖｓｓの入力信号が入力されると、インバータ７によって入力信号の電圧レベルが反転され、ノードＮ１の電圧は電源電圧Ｖｃｃとなる。従って、ＰＭＯＳトランジスタＱ３はオンし、ＰＭＯＳトランジスタＱ５はオフするため、ノードＮ３の電圧が引き上げられ、ＮＭＯＳトランジスタＱ６がオンし、ノードＮ２の電圧が引き下げられ、ＮＭＯＳトランジスタＱ４はオフする。ここで、第１レベル変換回路２のノードＮ４に供給される第１可変基準電圧Ｖｘ１は第１状態では第２負電圧Ｖｎｅｇ２であるので、ノードＮ２の出力電圧は第２負電圧Ｖｎｅｇ２となり、ノードＮ３の出力電圧は電源電圧Ｖｃｃとなる。
【００９５】
第２レベル変換回路１５のノードＮ６に供給される第２可変基準電圧Ｖｘ２は第１状態では基準電圧Ｖｓｓであるので、第２レベル変換回路１５は、第１レベル変換回路２からノードＮ２に出力される第２負電圧Ｖｎｅｇ２の出力信号を非反転入力信号として受け付けると、ＰＭＯＳトランジスタＱ２５がオンし、ＮＭＯＳトランジスタＱ２６がオフするため、インバータ１７は基準電圧ＶｓｓをノードＮ１１に出力する。インバータ１８は、逆に、ＰＭＯＳトランジスタＱ２７がオフし、ＮＭＯＳトランジスタＱ２８がオンするため、第１負電圧Ｖｎｅｇ１をノードＮ１２に出力する。
【００９６】
第３レベル変換回路１６は、第２レベル変換回路１５からノードＮ１１及びノードＮ１２に出力される基準電圧Ｖｓｓと第１負電圧Ｖｎｅｇ１の２つの出力信号を反転及び非反転入力信号として受け付けると、ＰＭＯＳトランジスタＱ２９はオフし、ＰＭＯＳトランジスタＱ３１はオンするため、ノードＮ１３の電圧が引き上げられ、ＮＭＯＳトランジスタＱ３０がオンし、出力端子ＯＵＴの電圧が引き下げられ、ＮＭＯＳトランジスタＱ３２はオフする。よって、出力端子ＯＵＴの出力電圧は第１負電圧Ｖｎｅｇ１となる。
【００９７】
以上より、第１状態においては、第１乃至第３レベル変換回路２、１５、１６は、電源電圧Ｖｃｃと基準電圧Ｖｓｓ間で遷移する入力信号を、中間的に電源電圧Ｖｃｃと第２負電圧Ｖｎｅｇ２間で遷移する信号に変換した後、最終的に基準電圧Ｖｓｓと第１負電圧Ｖｎｅｇ１間で遷移する出力信号にレベルシフトする動作を行う操作を行い、入力端子ＩＮに電源電圧Ｖｃｃの入力信号が入力されると、論理レベルを反転させずに出力端子ＯＵＴから基準電圧Ｖｓｓの出力電圧を出力し、入力端子ＩＮに基準電圧Ｖｓｓの入力信号が入力されると、論理レベルを反転させずに出力端子ＯＵＴから第１負電圧Ｖｎｅｇ１の出力電圧を出力する。
【００９８】
次に、第２状態における第１乃至第３レベル変換回路２、１５、１６のレベルシフト動作について説明する。
【００９９】
第１レベル変換回路２の入力端子ＩＮに電源電圧Ｖｃｃの入力信号が入力されると、インバータ７によって入力信号の電圧レベルが反転され、ノードＮ１の電圧は基準電圧Ｖｓｓとなる。従って、ＰＭＯＳトランジスタＱ３はオフし、ＰＭＯＳトランジスタＱ５はオンするため、ノードＮ２の電圧が引き上げられ、ＮＭＯＳトランジスタＱ４がオンし、ノードＮ３の電圧が引き下げられ、ＮＭＯＳトランジスタＱ６はオフする。ここで、第１レベル変換回路２のノードＮ４に供給される第１可変基準電圧Ｖｘ１は第２状態では基準電圧Ｖｓｓであるので、ノードＮ３の出力電圧は基準電圧Ｖｓｓとなり、ノードＮ２の出力電圧は電源電圧Ｖｃｃとなる。
【０１００】
第２レベル変換回路１５のノードＮ６に供給される第２可変基準電圧Ｖｘ２は第２状態では電源電圧Ｖｃｃであるので、第２レベル変換回路１５は、第１レベル変換回路２からノードＮ２に出力される電源電圧Ｖｃｃの出力信号を非反転入力信号として受け付けると、ＰＭＯＳトランジスタＱ２５がオフし、ＮＭＯＳトランジスタＱ２６がオンするため、インバータ１７は第１負電圧Ｖｎｅｇ１をノードＮ１１に出力する。インバータ１８は、逆に、ＰＭＯＳトランジスタＱ２７がオンし、ＮＭＯＳトランジスタＱ２８がオフするため、電源電圧ＶｃｃをノードＮ１２に出力する。
【０１０１】
第３レベル変換回路１６は、第２レベル変換回路１５からノードＮ１１及びノードＮ１２に出力される第１負電圧Ｖｎｅｇ１と電源電圧Ｖｃｃの２つの出力信号を反転及び非反転入力信号として受け付けると、ＰＭＯＳトランジスタＱ２９はオンし、ＰＭＯＳトランジスタＱ３１はオフするため、出力端子ＯＵＴの電圧が引き上げられ、ＮＭＯＳトランジスタＱ３２がオンし、ノードＮ１３の電圧が引き下げられ、ＮＭＯＳトランジスタＱ３０はオフする。よって、出力端子ＯＵＴの出力電圧は基準電圧Ｖｓｓとなる。
【０１０２】
次に、第１レベル変換回路２の入力端子ＩＮに基準電圧Ｖｓｓの入力信号が入力されると、インバータ７によって入力信号の電圧レベルが反転され、ノードＮ１の電圧は電源電圧Ｖｃｃとなる。従って、ＰＭＯＳトランジスタＱ３はオンし、ＰＭＯＳトランジスタＱ５はオフするため、ノードＮ３の電圧が引き上げられ、ＮＭＯＳトランジスタＱ６がオンし、ノードＮ２の電圧が引き下げられ、ＮＭＯＳトランジスタＱ４はオフする。ここで、第１レベル変換回路２のノードＮ４に供給される第１可変基準電圧Ｖｘ１は第２状態では基準電圧Ｖｓｓであるので、ノードＮ２の出力電圧は基準電圧Ｖｓｓとなり、ノードＮ３の出力電圧は電源電圧Ｖｃｃとなる。
【０１０３】
第２レベル変換回路１５のノードＮ６に供給される第２可変基準電圧Ｖｘ２は第２状態では電源電圧Ｖｃｃであるので、第２レベル変換回路１５は、第１レベル変換回路２からノードＮ２に出力される第２負電圧Ｖｎｅｇ２の出力信号を非反転入力信号として受け付けると、ＰＭＯＳトランジスタＱ２５がオンし、ＮＭＯＳトランジスタＱ２６がオフするため、インバータ１７は電源電圧ＶｃｃをノードＮ１１に出力する。インバータ１８は、逆に、ＰＭＯＳトランジスタＱ２７がオフし、ＮＭＯＳトランジスタＱ２８がオンするため、第１負電圧Ｖｎｅｇ１をノードＮ１２に出力する。
【０１０４】
第３レベル変換回路１６は、第２レベル変換回路１５からノードＮ１１及びノードＮ１２に出力される電源電圧Ｖｃｃと第１負電圧Ｖｎｅｇ１の２つの出力信号を反転及び非反転入力信号として受け付けると、ＰＭＯＳトランジスタＱ２９はオフし、ＰＭＯＳトランジスタＱ３１はオンするため、ノードＮ１３の電圧が引き上げられ、ＮＭＯＳトランジスタＱ３０がオンし、出力端子ＯＵＴの電圧が引き下げられ、ＮＭＯＳトランジスタＱ３２はオフする。よって、出力端子ＯＵＴの出力電圧は第１負電圧Ｖｎｅｇ１となる。
【０１０５】
尚、第２状態では、第２レベル変換回路１５のノードＮ１１、Ｎ１２の電圧遷移幅は、最大電圧の電源電圧Ｖｃｃと第１負電圧Ｖｎｅｇ１の各絶対値の和となるが、第１負電圧Ｖｎｅｇ１の絶対値が一定電圧を超えない低電圧状態であるので、第２レベル変換回路１５を構成するトランジスタの耐圧を超えない電圧範囲となっている。つまり、第２状態において、第１可変基準電圧Ｖｘ１が基準電圧Ｖｓｓとなり、第２可変基準電圧Ｖｘ２が電源電圧Ｖｃｃとなるように設計されていることが本発明回路の特徴の１つである。
【０１０６】
以上より、第２状態においては、第１乃至第３レベル変換回路２、１５、１６は、電源電圧Ｖｃｃと基準電圧Ｖｓｓ間で遷移する入力信号を、中間的に電源電圧Ｖｃｃと第１負電圧Ｖｎｅｇ１間で遷移する信号に変換した後、最終的に基準電圧Ｖｓｓと第１負電圧Ｖｎｅｇ１間で遷移する出力信号にレベルシフトする動作を行う操作を行い、入力端子ＩＮに電源電圧Ｖｃｃの入力信号が入力されると、論理レベルを反転させずに出力端子ＯＵＴから基準電圧Ｖｓｓの出力電圧を出力し、入力端子ＩＮに基準電圧Ｖｓｓの入力信号が入力されると、論理レベルを反転させずに出力端子ＯＵＴから第１負電圧Ｖｎｅｇ１の出力電圧を出力する。
【０１０７】
以上より、第１乃至第３レベル変換回路２、１５、１６は、第１状態と第２状態では、第１負電圧Ｖｎｅｇ１の電圧レベルに応じて、中間的に経由する信号レベルの電圧遷移範囲が異なるものの、入力端子ＩＮと出力端子ＯＵＴ間では、第１負電圧Ｖｎｅｇ１の電圧レベルに関係なく同じレベルシフト動作が行われる。
【０１０８】
〈第３実施形態〉
次に、第１実施形態または第２実施形態で説明した本発明回路１、１４を備えた本発明装置について説明する。
【０１０９】
図３は、本発明装置２０の一実施の形態の機能的な概略構成を示すブロック構成図である。尚、図３では、アドレス入力信号、データ入力信号、制御信号等の入力回路、データ出力信号等の出力回路、及び、アドレス入力信号のデコーダ回路等の周辺回路の詳細は、公知のフラッシュメモリ等の不揮発性半導体記憶装置と同様であるため、その記載を省略してある。図３は、専ら、本発明回路１、１４との関連において、本発明装置２０のメモリアレイ２１のプログラム動作或いは消去動作に関係する回路部分を中心に記載してある。尚、本実施形態では、本発明装置２０は、例えば、上述の表２に示す電圧印加条件でチャンネルホットエレクトロン注入によるプログラム動作、ＦＮトンネリングによる消去動作を行うＥＴＯＸ型フラッシュメモリを想定して説明する。また、消去動作は、メモリセルの制御ゲートに印加する負電圧を段階的に変化させるステップ消去手法の使用を想定する。
【０１１０】
図３に示すように、本発明装置２０は、メモリアレイ２１、メモリアレイ２１のワード線にワード線電圧を供給するワード線電圧供給回路２２、メモリアレイ２１のビット線にビット線電圧を供給するビット線電圧供給回路２３、複数の負電圧を調整してワード線電圧供給回路２２に対して出力する負電圧調整回路２４、複数の高電圧を調整してワード線電圧供給回路２２及びビット線電圧供給回路２３に出力する高電圧調整回路２５、及び、上記各回路２２〜２５の動作を制御する制御回路２６を備えて構成される。
【０１１１】
図４は、メモリアレイ２１の２ブロック分の回路図である。一般的には、ブロックが複数個集まって、メモリアレイを構成している。本実施形態では、ブロック単位で消去可能な構成となっており、各ブロックが夫々独立したウェル２７内に形成されている。
【０１１２】
図４に示すように、メモリアレイ２１はメモリセル３０が行方向及び列方向に夫々複数マトリクス上に配列して構成され、ワード線ＷＬ０には同一行のｍ個のメモリセル３０の制御ゲートが接続され、ワード線ＷＬ１〜ＷＬｎ−１にも同様に夫々同一行のｍ個のメモリセル３０の制御ゲートが接続されている。また、ビット線ＢＬ０には同一列のｎ個のメモリセル３０のドレインが接続され、ビット線ＢＬ１〜ＢＬｍ−１にも同様に夫々同一列のｎ個のメモリセル３０のドレインが接続されている。同一ブロック内のメモリセル３０のソースは、共通ソース線ＳＬに共通に接続されている。
【０１１３】
メモリセル３０は、図６に示す浮遊ゲート型のメモリセルトランジスタで構成されており、従来のＥＴＯＸ型フラッシュメモリと同様のトランジスタ構造である。具体的には、図６に示すように、電荷蓄積領域としてのフローティングゲート３３が、チャネル領域３１の上部で制御ゲート３５の下部に当る位置に夫々絶縁膜３２，３４を介して導電性材料で周囲と絶縁分離され形成されている。
【０１１４】
尚、メモリアレイ２１内には、データを格納するデータ領域の他に、プログラム時や消去時に行うベリファイ（プログラム動作や消去動作の検証動作）において、メモリセルトランジスタが所定の閾値電圧に到達したか否かを検証するときに比較のために使用する参照用メモリセル（リファレンスメモリセル）もあるが、その記載を省略している。
【０１１５】
ワード線電圧供給回路２２は、ワード線ＷＬ０〜ＷＬｎ−１を駆動するために設けてあり、制御回路２６からの制御信号及びアドレス信号（またはそのデコード信号）に基づいて、プログラム動作、消去動作、及び、読み出し動作において、各動作の対象となるメモリセル３０に接続するワード線を選択して、各動作に対応した所定のプログラム電圧、消去電圧、読み出し電圧を選択されたワード線にのみ供給する。ここで、消去動作時には、消去対象ブロック内の全てのワード線が一括して選択され、負電圧調整回路２４から供給される負電圧の消去ワード線電圧を当該ワード線に供給する。負電圧調整回路２４は消去動作時に制御回路２６からの制御信号に基づいて活性化される。
【０１１６】
尚、本実施形態では、負電圧調整回路２４は、ステップ消去手法用の複数の負電圧を段階的に発生する負電圧発生回路２８と、本発明回路１、１４を備えて構成される。具体的には、本発明回路１、１４はブロック毎に個別に設けられている。ブロック毎の本発明回路１、１４は、消去対象として選択された選択ブロックに対応する本発明回路１、１４が活性化され、その他の本発明回路１、１４は非活性化される。また、各本発明回路１、１４で使用される第１負電圧Ｖｎｅｇ１は負電圧発生回路２８から供給される。
【０１１７】
本発明回路１、１４のブロック別の活性化は、アドレス信号の内のブロック選択に係るブロックアドレスをデコードしてブロック別に生成されるブロックデコード信号ＢＬＫを用いて行われる。従って、当該ブロックデコード信号ＢＬＫが、各本発明回路１、１４の第１レベル変換回路２の入力端子ＩＮに入力する。尚、第１実施形態の本発明回路１では、入力端子ＩＮの論理レベルが反転するが、消去動作では、活性化状態で負電圧を出力する必要があることから、ブロックデコード信号ＢＬＫが電源電圧Ｖｃｃレベルで活性化され、基準電圧Ｖｓｓレベルで非活性化される。また、第２実施形態の本発明回路１４では、入力端子ＩＮの論理レベルが反転しないので、ブロックデコード信号ＢＬＫが電源電圧Ｖｃｃレベルで非活性化され、基準電圧Ｖｓｓレベルで活性化される。
【０１１８】
本発明回路１、１４の状態選択回路６の第２入力端子ＩＮ２に入力する制御信号ＣＳｉｎ２は、制御回路２６から入力される。制御回路２６は、負電圧発生回路２８に対して発生すべき負電圧レベル（第１負電圧Ｖｎｅｇ１の電圧値）の制御をステップ消去手法の制御アルゴリズムに応じて制御するとともに、同じ制御によって、発生すべき負電圧レベルに応じた制御信号ＣＳｉｎ２の信号レベルを変化させる。つまり、第１状態（｜Ｖｎｅｇ１｜＞｜Ｖｔｄｗｎ｜）では、制御信号ＣＳｉｎ２は基準電圧Ｖｓｓレベルとなり、第２状態（｜Ｖｎｅｇ１｜≦｜Ｖｔｄｗｎ｜）では、制御信号ＣＳｉｎ２は電源電圧Ｖｃｃレベルとなる。
【０１１９】
ビット線電圧供給回路２３は、ビット線ＢＬ０〜ＢＬｍ−１を駆動するために設けてあり、制御回路２６からの制御信号及びアドレス信号（またはそのデコード信号）に基づいて、プログラム動作、及び、読み出し動作において、各動作の対象となるメモリセル３０に接続するビット線を選択して、各動作に対応した所定のプログラム電圧、読み出し電圧を選択されたビット線に供給する。尚、消去動作時は、消去対象ブロック内の全てのビット線には、正の消去電圧が印加される。
【０１２０】
このように、消去動作時においては、消去対象ブロック内の全ワード線ＷＬ０〜ＷＬｎ−１に、ワード線電圧供給回路２２から、負電圧調整回路２４で調整された負電圧の消去ワード線電圧が供給され、全てのビット線ＢＬ０〜ＢＬｍ−１に、ビット線電圧供給回路２３から、高電圧調整回路２５で調整された高電圧の消去電圧が供給される。また、消去動作時においては、消去対象ブロック内の全てのメモリセル３０のソースは開放（フローティング）状態であり、ウェル２７は基準電圧Ｖｓｓ（０Ｖ）に固定される。
【０１２１】
本実施形態では、負電圧調整回路２４に本発明回路１、１４を適用することで、負電圧発生回路２８で発生される負電圧レベル（第１負電圧Ｖｎｅｇ１の電圧値）に関係なく安定して負電圧の消去ワード線電圧が消去対象ブロックに供給できるため、ステップ消去手法による消去動作を確実に実行できる。また、負電圧レベルとして絶対値の小さい負電圧から消去ワード線電圧の印加が可能となることから、消去後のブロック内のメモリセルの閾値電圧分布の広がりを効果的に抑制することが可能となる。
【０１２２】
次に、本発明に係る負電圧レベルシフタ回路の別実施形態について説明する。
【０１２３】
〈１〉上記第１及び第２実施形態では、第１レベル変換回路２は、入力信号の入力する入力端子は入力端子ＩＮの１つだけで、入力信号の反転信号はインバータ７によって生成する構成となっていたが、インバータ７を設けずに、ノードＮ１を反転入力信号の入力端子として、反転入力信号と非反転入力信号を受け付ける構成としても構わない。
【０１２４】
〈２〉上記第１実施形態では、入力端子ＩＮの論理レベルが反転して出力端子ＯＵＴから出力電圧（基準電圧Ｖｓｓまたは第１負電圧Ｖｎｅｇ１）が出力される構成であったが、論理レベルが反転しない回路構成であっても構わない。例えば、第１レベル変換回路２と第２レベル変換回路３間の２本の入出力間の接続を反転させて、ＰＭＯＳトランジスタＱ７のゲートにノードＮ３を接続し、ＰＭＯＳトランジスタＱ９のゲートにノードＮ２に接続するようにしても良い。或いは、第２レベル変換回路３と第３レベル変換回路４間の入出力間の接続を変更して、インバータ回路８の入力にノードＮ５ではなく、ＰＭＯＳトランジスタＱ７とＮＭＯＳトランジスタＱ８の各ドレインの接続点を接続するようにしても良い。
【０１２５】
〈３〉上記第２実施形態では、入力端子ＩＮの論理レベルが反転せずに出力端子ＯＵＴから出力電圧（基準電圧Ｖｓｓまたは第１負電圧Ｖｎｅｇ１）が出力される構成であったが、論理レベルが反転する回路構成であっても構わない。例えば、第２レベル変換回路１５と第３レベル変換回路１６間の２本の入出力間の接続を反転させて、ＰＭＯＳトランジスタＱ２９のゲートにノードＮ１２を接続し、ＰＭＯＳトランジスタＱ３１のゲートにノードＮ１１に接続するようにしても良い。或いは、第３レベル変換回路１６のノードＮ１３を出力端子としても良い。
【０１２６】
〈４〉上記第１及び第２実施形態では、本発明回路１、１４は、１組のレベル変換回路群（第１レベル変換回路２、第２レベル変換回路３、１５、及び、第３レベル変換回路４、１６）に対して、１組の第２負電圧生成回路５と状態選択回路６で構成されていたが、複数組のレベル変換回路群に対して、１組の第２負電圧生成回路５と状態選択回路６で構成しても構わない。つまり、１組の第２負電圧生成回路５と状態選択回路６から供給される第１可変基準電圧Ｖｘ１と第２可変基準電圧Ｖｘ２を、複数組のレベル変換回路群で共通に使用する構成であっても良い。
【０１２７】
〈５〉上記第３実施形態では、本発明回路１、１４を負電圧調整回路２４に適用した実施形態を説明したが、本発明回路１、１４をワード線電圧供給回路２２に適用するようにしても構わない。この場合、１本または複数本のワード線毎に、本発明回路１、１４を設けるようにしても構わない。この場合、入力端子ＩＮには、行デコード信号が入力される。また、１本または複数本のワード線毎に、本発明回路１、１４のレベル変換回路群（第１レベル変換回路２、第２レベル変換回路３、１５、及び、第３レベル変換回路４、１６）を設け、本発明回路１、１４の第２負電圧生成回路５と状態選択回路６を、各レベル変換回路群で共用する構成としても良い。
【０１２８】
〈６〉上記第３実施形態では、メモリセル３０として、ＥＴＯＸ型フラッシュメモリを想定し、チャンネルホットエレクトロン注入によるプログラム動作、ＦＮトンネリングによる消去動作を想定したが、プログラム動作や消去動作は、第３実施形態の方法に限定されるものではなく、例えば、背景技術の欄で説明したように、ＦＮトンネリングによるプログラム動作であっても良く、また、消去動作もチャンネル領域に電荷を引き抜くチャンネル消去動作であっても良く、適宜、使用するプログラム動作や消去動作に適した回路構成とすればよい。
【０１２９】
また、メモリセル３０も、プログラム動作や消去動作において複数の負電圧を使用するものであれば、ＥＴＯＸ型フラッシュメモリに限定されるものではない。
【０１３０】
〈７〉上記第３実施形態では、制御回路２６が、負電圧発生回路２８に対して発生すべき負電圧レベル（第１負電圧Ｖｎｅｇ１の電圧値）の制御をステップ消去手法の制御アルゴリズムに応じて制御するとともに、同じ制御によって、発生すべき負電圧レベルに応じた制御信号ＣＳｉｎ２の信号レベルを変化させていたが、制御信号ＣＳｉｎ２の信号レベルの制御は、第１負電圧Ｖｎｅｇ１の電圧値を別途、第２負電圧生成回路５の電圧降下値（｜Ｖｔｄｗｎ｜）と比較して、その比較結果に基いて行うようにしても構わない。
【産業上の利用可能性】
【０１３１】
本発明は、負電圧レベルシフタ回路、及び、複数の負電圧を利用する不揮発性半導体記憶装置に利用可能である。
【図面の簡単な説明】
【０１３２】
【図１】本発明に係る負電圧レベルシフタ回路の第１実施形態の回路構成を示す回路図
【図２】本発明に係る負電圧レベルシフタ回路の第２実施形態の回路構成を示す回路図
【図３】本発明に係る不揮発性半導体記憶装置の一実施形態における概略構成を模式的に示すブロック図
【図４】図４にメモリセルアレイの回路構成を模式的に示す回路図
【図５】従来の負電圧レベルシフタ回路の一回路構成を示す回路図
【図６】フラッシュメモリセルの素子構造を模式的に示す断面図
【符号の説明】
【０１３３】
１、１４：    本発明に係る負電圧レベルシフタ回路
２：          第１レベル変換回路
３、１５：    第２レベル変換回路
４、１６：    第３レベル変換回路
５：          第２負電圧生成回路
６：          状態選択回路
７〜１２、１７、１８、４１〜４３：  インバータ回路
１３：        電圧選択回路
２０：        本発明に係る不揮発性半導体記憶装置
２１：        メモリアレイ
２２：        ワード線電圧供給回路
２３：        ビット線電圧供給回路
２４：        負電圧調整回路
２５：        高電圧調整回路
２６：        制御回路
２７：        ウェル
２８：        負電圧発生回路
３０：        メモリセル
３１：        チャネル領域（基板）
３２：        トンネル酸化膜（絶縁膜）
３３：        フローティングゲート
３４：        層間絶縁膜
３５：        制御ゲート
３６：        ソース
３７：        ドレイン
４４：        直列回路
Ｎ２〜Ｎ１３、Ｎ２１〜Ｎ２５：  ノード
Ｑ１、Ｑ３、Ｑ５、Ｑ７、Ｑ９、Ｑ１１、Ｑ１３、Ｑ１５、Ｑ１７、Ｑ１９、Ｑ２１、Ｑ２３、Ｑ２５、Ｑ２７、Ｑ２９、Ｑ３１、Ｑ３３、Ｑ４１、Ｑ４３、Ｑ４５、Ｑ４７、Ｑ４９、Ｑ５１、Ｑ５３：  ＰＭＯＳトランジスタ
Ｑ２、Ｑ４、Ｑ６、Ｑ８、Ｑ１０、Ｑ１２、Ｑ１４、Ｑ１６、Ｑ１８、Ｑ２０、Ｑ２２、Ｑ２６、Ｑ２８、Ｑ３０、Ｑ３２、Ｑ３４、Ｑ４２、Ｑ４４、Ｑ４６、Ｑ４８、Ｑ５０、Ｑ５２、Ｑ５４：  ＮＭＯＳトランジスタ
Ｒ：          電気抵抗
ＢＬ０〜ＢＬｍ−１：  ビット線
ＳＬ：        ソース線
ＷＬ０〜ＷＬｎ−１：  ワード線
ＩＮ：        入力端子
ＩＮ２：      第２入力端子
ＯＵＴ：      出力端子
ＢＬＫ：      ブロックデコード信号
ＣＳｉｎ２：  第２入力端子に入力する制御信号
Ｖｃｃ：      電源電圧
Ｖｓｓ：      基準電圧
Ｖｎｅｇ１：  第１負電圧
Ｖｎｅｇ２：  第２負電圧
Ｖｘ１：      第１可変基準電圧
Ｖｘ２：      第２可変基準電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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