(57)【要約】【課題】半導体装置において、製造プロセスにおける工程数を削減可能とする。【解決手段】半導体装置は、基板（１０）上に、第１チャネル領域（１ａ’）、第１ソース・ドレイン領域（１ｄ、１ｅ）、並びに第１チャネル領域及び第１ソース・ドレイン領域間に形成されたＬＤＤ領域（１ｂ、１ｃ）を有する第１半導体層（１ａ）を含む第１トランジスタ（３０）と、第１チャネル領域と互いに異なる導電型を有する第２チャネル領域（４１０ｃ）、及び第２チャネル領域に隣接する第２ソース・ドレイン領域（４１０ｓ、４１０ｄ）を有する第２半導体層（４１０）を含む第２トランジスタ（４００）とを備える。更に、第２ソース・ドレイン領域には、第１半導体層におけるＬＤＤ領域に所定濃度で含まれる不純物と同一種類の不純物が、少なくとも所定濃度に等しい濃度で含まれる。【選択図】図７
2008205248.tif 000002
【特許請求の範囲】
【請求項１】
基板上に、
第１チャネル領域、第１ソース・ドレイン領域、並びに前記第１チャネル領域及び前記第１ソース・ドレイン領域間に形成されたＬＤＤ領域を有する第１半導体層を含む第１トランジスタと、
前記第１チャネル領域と互いに異なる導電型を有する第２チャネル領域、及び該第２チャネル領域に隣接する第２ソース・ドレイン領域を有する第２半導体層を含む第２トランジスタと
を備え、
前記第２ソース・ドレイン領域には、前記ＬＤＤ領域に所定濃度で含まれる不純物と同一種類の不純物が、少なくとも前記所定濃度に等しい濃度で含まれる
ことを特徴とする半導体装置。
【請求項２】
基板上に、第１チャネル領域、第１ソース・ドレイン領域、並びに前記第１チャネル領域及び前記第１ソース・ドレイン領域間に形成されたＬＤＤ領域を有する第１半導体層を含む第１トランジスタと、前記第１チャネル領域と互いに異なる導電型を有する第２チャネル領域、及び該第２チャネル領域に隣接する第２ソース・ドレイン領域を有する第２半導体層を含む第２トランジスタとを備えた半導体装置を製造する半導体装置の製造方法であって、
前記基板上に、前記第１及び第２半導体層を夫々形成する工程と、
前記第１及び第２半導体層上に第１及び第２ゲート絶縁膜を夫々形成する工程と、
前記第１ゲート絶縁膜上における前記第１チャネル領域となるべき領域に第１ゲート電極を形成すると共に、前記第２ゲート絶縁膜上における前記第２チャネル領域となるべき領域に第２ゲート電極を形成する工程と、
前記第１及び第２半導体層に対して、前記第１及び第２ゲート電極をマスクとして、第１不純物を第１所定濃度でドープすることによって、前記第１チャネル領域を形成する工程と、
前記第１半導体層における前記ＬＤＤ領域となるべき領域を覆うと共に第１ソース・ドレイン領域となるべき領域を露出させるように、且つ、前記第２半導体層を覆うように、第１レジスト膜を形成する工程と、
前記第１及び第２半導体層に対して、前記第１レジスト膜をマスクとして、前記第１不純物を前記第１所定濃度よりも高い第２所定濃度でドープすることによって、前記第１ソース・ドレイン領域及び前記ＬＤＤ領域を形成する工程と、
前記第１レジスト膜を除去すると共に、前記第１半導体層を覆うように前記第２レジスト膜を形成する工程と、
前記第１及び第２半導体層に対して、前記第２レジスト膜をマスクとして、前記第１不純物とは互いに異なる導電型の第２不純物を前記第２所定濃度でドープすることによって、前記第２チャネル領域及び前記第２ソース・ドレイン領域を形成する工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項３】
前記第１所定濃度は、１０の１４乗［／ｃｍ２］以下であり、
前記第２所定濃度は、１０の１４乗［／ｃｍ２］よりも高い
ことを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
基板上に、
該基板上の表示領域で互いに交差する複数の走査線及び複数のデータ線と、
前記交差に対応する画素毎に設けられた画素電極と、
前記画素毎に設けられ、前記画素電極に電気的に接続されると共に、第１チャネル領域、第１ソース・ドレイン領域、並びに前記第１チャネル領域及び前記第１ソース・ドレイン領域間に形成されたＬＤＤ領域を有する第１半導体層を含む第１トランジスタと、
前記表示領域の周辺に位置する周辺領域に設けられ、前記第１チャネル領域と互いに異なる導電型を有する第２チャネル領域、及び該第２チャネル領域に隣接する第２ソース・ドレイン領域を有する第２半導体層を含む第２トランジスタを含む周辺回路と
を備え、
前記第２ソース・ドレイン領域には、前記ＬＤＤ領域に所定濃度で含まれる不純物と同一種類の不純物が、少なくとも前記所定濃度に等しい濃度で含まれる
ことを特徴とする電気光学装置。
【請求項５】
請求項４に記載の電気光学装置を具備してなることを特徴とする電子機器
【請求項６】
基板上に、走査線及びデータ線と、画素電極と、第１チャネル領域、第１ソース・ドレイン領域、並びに前記第１チャネル領域及び前記第１ソース・ドレイン領域間に形成されたＬＤＤ領域を有する第１半導体層を含む第１トランジスタと、前記第１チャネル領域と互いに異なる導電型を有する第２チャネル領域、及び該第２チャネル領域に隣接する第２ソース・ドレイン領域を有する第２半導体層を含む第２トランジスタを含む周辺回路とを備えた電気光学装置を製造する電気光学装置の製造方法であって、
前記走査線及びデータ線を、前記基板上の表示領域で互いに交差するように形成する工程と、
前記基板上に、前記第１半導体層を前記交差に対応する画素毎に形成すると共に、前記第２半導体層を前記周辺領域に形成する工程と、
前記第１及び第２半導体層上に第１及び第２ゲート絶縁膜を夫々形成する工程と、
前記第１ゲート絶縁膜上における前記第１チャネル領域となるべき領域に第１ゲート電極を形成すると共に、前記第２ゲート絶縁膜上における前記第２チャネル領域となるべき領域に第２ゲート電極を形成する工程と、
前記第１及び第２半導体層に対して、前記第１及び第２ゲート電極をマスクとして、第１不純物を第１所定濃度でドープすることによって、前記第１チャネル領域を形成する工程と、
前記第１半導体層における前記ＬＤＤ領域となるべき領域を覆うと共に第１ソース・ドレイン領域となるべき領域を露出させるように、且つ、前記第２半導体層を覆うように、第１レジスト膜を形成する工程と、
前記第１及び第２半導体層に対して、前記第１レジスト膜をマスクとして、前記第１不純物を前記第１所定濃度よりも高い第２所定濃度でドープすることによって、前記第１ソース・ドレイン領域及び前記ＬＤＤ領域を形成することで第１トランジスタを形成する工程と、
前記第１レジスト膜を除去すると共に、前記第１半導体層を覆うように前記第２レジスト膜を形成する工程と、
前記第１及び第２半導体層に対して、前記第２レジスト膜をマスクとして、前記第１不純物とは互いに異なる導電型の第２不純物を前記第２所定濃度でドープすることによって、前記第２チャネル領域及び前記第２ソース・ドレイン領域を形成することで第２トランジスタを形成する工程と、
前記画素電極を、前記第１トランジスタに電気的に接続するように、前記画素毎に形成する工程と
を含むことを特徴とする電気光学装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば液晶装置等の電気光学装置などに用いられる、トランジスタを有する半導体装置及びその製造方法、このような半導体装置を備えてなる電気光学装置及びその製造方法、並びに例えば液晶プロジェクタ等の電子機器の技術分野に関する。
【背景技術】
【０００２】
この種の半導体装置を備えてなる電気光学装置では、同一基板上に画素部及び駆動回路が同時形成された構造が用いられている。このような構造において、画素部に設けられ、比較的低速のスイッチング動作を主に行う画素スイッチング用のトランジスタについては、素子特性は比較的低くてよいが、オフ電流が比較的少ないことが要求される。このため、画素スイッチング用のトランジスタとしては、チャネル領域とソース・ドレイン領域との間に低濃度の不純物領域が形成されるＬＤＤ（Lightly Doped Drain）構造を有するトランジスタが用いられることが多い。これに対して、駆動回路を構成するトランジスタについては、比較的高速のスイッチング動作や、更には電流増幅動作或いは電流制御動作、整流動作、電圧保持動作等を行う素子特性は比較的高いことが要求される。このため、駆動回路を構成するトランジスタとしては、ゲート電極をマスクとして不純物となるイオンをソース・ドレイン領域に打ち込む自己整合型（セルフアライン型）のトランジスタが用いられることが多い。
【０００３】
例えば特許文献１では、半導体装置の製造プロセスにおいて、不純物となるイオンを半導体基板表面に対して斜めに打ち込むことにより、マスクとしてのフォトレジストを形成する工程を削減する技術が開示されている。
【０００４】
【特許文献１】特開平７−７８９８４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
この種の半導体装置の製造プロセスにおいて、工程数の削減という一般的な要請がある。しかるに、上述の如く、同一基板上にＬＤＤ構造を有するトランジスタと自己整合型のトランジスタとが形成されている場合など、同一基板上に互いに異なる構造を有する複数のトランジスタを形成する場合には、工程数を削減することが困難であるという技術的問題点がある。
【０００６】
本発明は、例えば上述した問題点に鑑みなされたものであり、製造プロセスにおける工程数の削減に適した半導体装置及びその製造方法、このような半導体装置を備えてなる電気光学装置及びその製造方法、並びに各種電子機器を提供することを課題とする。
【課題を解決するための手段】
【０００７】
本発明の半導体装置は上記課題を解決するために、基板上に、第１チャネル領域、第１ソース・ドレイン領域、並びに前記第１チャネル領域及び前記第１ソース・ドレイン領域間に形成されたＬＤＤ領域を有する第１半導体層を含む第１トランジスタと、前記第１チャネル領域と互いに異なる導電型を有する第２チャネル領域、及び該第２チャネル領域に隣接する第２ソース・ドレイン領域を有する第２半導体層を含む第２トランジスタとを備え、前記第２ソース・ドレイン領域には、前記ＬＤＤ領域に所定濃度で含まれる不純物と同一種類の不純物が、少なくとも前記所定濃度に等しい濃度で含まれる。
【０００８】
本発明の半導体装置によれば、基板上に第１トランジスタと第２トランジスタとを備える。第１トランジスタは、ＬＤＤ領域を有する第１半導体層を含んでおり、ＬＤＤ構造を有するトランジスタとして形成される。ここで、本発明に係る「ＬＤＤ領域」とは、例えばイオンインプランテーション法等の不純物打ち込み或いは不純物ドープによって半導体層にソース・ドレイン領域よりも少量の不純物を打ち込んでなる領域を意味する。第２トランジスタは、第１チャネル領域と互いに異なる導電型を有する第２チャネル領域を有する第２半導体層を含んでおり、第１トランジスタと互いに異なる導電型のトランジスタとして形成される。更に、第２半導体層における第２チャネル領域と第２ソース・ドレイン領域とは互いに隣接している。即ち、第２ソース・ドレイン領域は、例えば、第２チャネル領域に重なるゲート電極をマスクとして不純物が打ち込まれる（即ち、ドープされる）ことにより形成された領域である。言い換えれば、第２トランジスタは、自己整合型或いはセルフアライン型のトランジスタとして形成される。
【０００９】
即ち、例えば、第１トランジスタは、ＬＤＤ構造を有するＮ型のトランジスタとして形成され、且つ、第２トランジスタは、セルフアライン型であってＰ型のトランジスタとして形成される。或いは、例えば、第１トランジスタは、ＬＤＤ構造を有するＰ型のトランジスタとして形成され、且つ、第２トランジスタは、セルフアライン型であってＮ型のトランジスタとして形成される。
【００１０】
本発明では特に、第２トランジスタにおける第２ソース・ドレイン領域には、第１トランジスタにおけるＬＤＤ領域に所定濃度で含まれる不純物と同一種類の不純物が、少なくとも所定濃度に等しい濃度で含まれる。即ち、第２ソース・ドレイン領域には、第１トランジスタにおけるＬＤＤ領域に所定濃度で含まれる不純物と同じ不純物が、所定濃度に等しい濃度或いは所定濃度よりも高い濃度で含まれる。よって、当該半導体装置を製造する製造プロセスにおいて、第１半導体層におけるＬＤＤ領域を形成するための不純物が、第２半導体層に打ち込まれるのを防止するための例えばレジスト膜等のマスクを形成（及び除去）する工程を省くことができる。即ち、第１半導体層におけるＬＤＤ領域を形成するための不純物の打ち込みを、例えば、第１半導体層における第１チャネル領域に第１ゲート絶縁膜を介して上層側に重なる第１ゲート電極が形成されると共に第２半導体層における第２チャネル領域に第２ゲート絶縁膜を介して上層側に重なる第２ゲート電極が形成され、且つ、例えばレジスト膜等のマスクが形成されていない状態で、第１及び第２半導体層に対して行うことができる。従って、当該半導体装置を製造する製造プロセスにおいて、マスクを形成する工程の数を削減可能である。
【００１１】
以上説明したように、本発明に係る半導体装置によれば、第２トランジスタにおける第２ソース・ドレイン領域には、第１トランジスタにおけるＬＤＤ領域に所定濃度で含まれる不純物と同一種類の不純物が、少なくとも所定濃度に等しい濃度で含まれるので、当該半導体装置を製造する製造プロセスにおける工程数の削減が可能である。尚、製造プロセスにおける工程数の削減は、製造プロセスコストの低減にも繋がる。
【００１２】
本発明に係る半導体装置の製造方法は上記課題を解決するために、基板上に、第１チャネル領域、第１ソース・ドレイン領域、並びに前記第１チャネル領域及び前記第１ソース・ドレイン領域間に形成されたＬＤＤ領域を有する第１半導体層を含む第１トランジスタと、前記第１チャネル領域と互いに異なる導電型を有する第２チャネル領域、及び該第２チャネル領域に隣接する第２ソース・ドレイン領域を有する第２半導体層を含む第２トランジスタとを備えた半導体装置を製造する半導体装置の製造方法であって、前記基板上に、前記第１及び第２半導体層を夫々形成する工程と、前記第１及び第２半導体層上に第１及び第２ゲート絶縁膜を夫々形成する工程と、前記第１ゲート絶縁膜上における前記第１チャネル領域となるべき領域に第１ゲート電極を形成すると共に、前記第２ゲート絶縁膜上における前記第２チャネル領域となるべき領域に第２ゲート電極を形成する工程と、前記第１及び第２半導体層に対して、前記第１及び第２ゲート電極をマスクとして、第１不純物を第１所定濃度でドープすることによって、前記第１チャネル領域を形成する工程と、前記第１半導体層における前記ＬＤＤ領域となるべき領域を覆うと共に第１ソース・ドレイン領域となるべき領域を露出させるように、且つ、前記第２半導体層を覆うように、第１レジスト膜を形成する工程と、前記第１及び第２半導体層に対して、前記第１レジスト膜をマスクとして、前記第１不純物を前記第１所定濃度よりも高い第２所定濃度でドープすることによって、前記第１ソース・ドレイン領域及び前記ＬＤＤ領域を形成する工程と、前記第１レジスト膜を除去すると共に、前記第１半導体層を覆うように前記第２レジスト膜を形成する工程と、前記第１及び第２半導体層に対して、前記第２レジスト膜をマスクとして、前記第１不純物とは互いに異なる導電型の第２不純物を前記第２所定濃度でドープすることによって、前記第２チャネル領域及び前記第２ソース・ドレイン領域を形成する工程とを含む。
【００１３】
本発明に係る半導体装置の製造方法によれば、上述した本発明の半導体装置を製造することができる。ここで特に、第１及び第２半導体層に対して、第１及び第２ゲート電極をマスクとして、第１不純物を第１所定濃度でドープするので、マスクとしてのレジスト膜を形成する工程の数を削減できる。即ち、仮に、第１及び第２半導体層に対して、第１及び第２ゲート電極をマスクとして、第１不純物を第１所定濃度でドープする工程に代えて、先ず、第２半導体層を覆うレジスト膜を形成し、次に、第１及び第２半導体層に対して、第１ゲート電極と該レジスト膜とをマスクとして、第１不純物を第１所定濃度でドープする工程を行う場合と比較して、第２半導体層を覆うレジスト膜を形成する工程を行わない分だけ、製造プロセスにおけるレジスト膜を形成する工程数を削減できる。
【００１４】
尚、第１所定濃度は、例えば、１０の１３乗［／ｃｍ２］程度に設定され、第２所定濃度は、例えば、１０の１５乗［／ｃｍ２］程度に設定される。即ち、第１所定濃度は、第２所定濃度よりも、例えば約２桁程度低く設定される。このため、第２半導体層における第２ソース・ドレイン領域となるべき領域に第１不純物を第１所定濃度でドープすることによる第２トランジスタの機能的な特性の劣化を殆ど或いは実践上全く招かない。
【００１５】
本発明に係る半導体装置の製造方法の一態様では、前記第１所定濃度は、１０の１４乗［／ｃｍ２］以下であり、前記第２所定濃度は、１０の１４乗［／ｃｍ２］よりも高い。
【００１６】
この態様によれば、第２半導体層における第２ソース・ドレイン領域となるべき領域に第１不純物を第１所定濃度でドープすることによる第２トランジスタの特性の劣化を確実に低減或いは防止できる。
【００１７】
本発明の電気光学装置は上記課題を解決するために、基板上に、該基板上の表示領域で互いに交差する複数の走査線及び複数のデータ線と、前記交差に対応する画素毎に設けられた画素電極と、前記画素毎に設けられ、前記画素電極に電気的に接続されると共に、第１チャネル領域、第１ソース・ドレイン領域、並びに前記第１チャネル領域及び前記第１ソース・ドレイン領域間に形成されたＬＤＤ領域を有する第１半導体層を含む第１トランジスタと、前記表示領域の周辺に位置する周辺領域に設けられ、前記第１チャネル領域と互いに異なる導電型を有する第２チャネル領域、及び該第２チャネル領域に隣接する第２ソース・ドレイン領域を有する第２半導体層を含む第２トランジスタを含む周辺回路とを備え、前記第２ソース・ドレイン領域には、前記ＬＤＤ領域に所定濃度で含まれる不純物と同一種類の不純物が、少なくとも前記所定濃度に等しい濃度で含まれる。
【００１８】
本発明の電気光学装置によれば、その動作時には、周辺領域に設けられると共に第２トランジスタを含む例えばデータ線駆動回路及び走査線駆動回路等の周辺回路によって、データ線及び走査線を介して例えば画像信号及び走査信号が第１トランジスタに供給される。画像信号が第１トランジスタから走査信号に基づいて選択的に画素電極に供給されることでアクティブマトリクス駆動が行われる。即ち、複数の画素電極がマトリクス状に平面配列された表示領域における画像表示が行われる。
【００１９】
本発明では特に、第２トランジスタにおける第２ソース・ドレイン領域には、第１トランジスタにおけるＬＤＤ領域に所定濃度で含まれる不純物と同一種類の不純物が、少なくとも所定濃度に等しい濃度で含まれる。よって、上述した本発明の半導体装置と同様に、当該電気光学装置を製造する製造プロセスにおいて、第１半導体層におけるＬＤＤ領域を形成するための不純物が、第２半導体層に打ち込まれるのを防止するための例えばレジスト膜等のマスクを形成（及び除去）する工程を省くことができる。従って、当該電気光学装置を製造する製造プロセスにおける工程数の削減が可能である。
【００２０】
本発明の電子機器は上記課題を解決するために、上述した本発明の電気光学装置を具備してなる。
【００２１】
本発明の電子機器によれば、上述した本発明の電気光学装置を具備してなるので、製造プロセスにおける工程数の削減が可能な、投射型表示装置、テレビ、携帯電話、電子手帳、ワードプロセッサ、ビューファインダ型又はモニタ直視型のビデオテープレコーダ、ワークステーション、テレビ電話、ＰＯＳ端末、タッチパネルなどの各種電子機器を実現できる。また、本発明の電子機器として、例えば電子ペーパなどの電気泳動装置、電子放出装置（Field Emission Display及びConduction Electron-Emitter Display）、これら電気泳動装置、電子放出装置を用いた表示装置を実現することも可能である。
【００２２】
本発明に係る電気光学装置の製造方法は上記課題を解決するために、基板上に、走査線及びデータ線と、画素電極と、第１チャネル領域、第１ソース・ドレイン領域、並びに前記第１チャネル領域及び前記第１ソース・ドレイン領域間に形成されたＬＤＤ領域を有する第１半導体層を含む第１トランジスタと、前記第１チャネル領域と互いに異なる導電型を有する第２チャネル領域、及び該第２チャネル領域に隣接する第２ソース・ドレイン領域を有する第２半導体層を含む第２トランジスタを含む周辺回路とを備えた電気光学装置を製造する電気光学装置の製造方法であって、前記走査線及びデータ線を、前記基板上の表示領域で互いに交差するように形成する工程と、前記基板上に、前記第１半導体層を前記交差に対応する画素毎に形成すると共に、前記第２半導体層を前記周辺領域に形成する工程と、前記第１及び第２半導体層上に第１及び第２ゲート絶縁膜を夫々形成する工程と、前記第１ゲート絶縁膜上における前記第１チャネル領域となるべき領域に第１ゲート電極を形成すると共に、前記第２ゲート絶縁膜上における前記第２チャネル領域となるべき領域に第２ゲート電極を形成する工程と、前記第１及び第２半導体層に対して、前記第１及び第２ゲート電極をマスクとして、第１不純物を第１所定濃度でドープすることによって、前記第１チャネル領域を形成する工程と、前記第１半導体層における前記ＬＤＤ領域となるべき領域を覆うと共に第１ソース・ドレイン領域となるべき領域を露出させるように、且つ、前記第２半導体層を覆うように、第１レジスト膜を形成する工程と、前記第１及び第２半導体層に対して、前記第１レジスト膜をマスクとして、前記第１不純物を前記第１所定濃度よりも高い第２所定濃度でドープすることによって、前記第１ソース・ドレイン領域及び前記ＬＤＤ領域を形成することで第１トランジスタを形成する工程と、前記第１レジスト膜を除去すると共に、前記第１半導体層を覆うように前記第２レジスト膜を形成する工程と、前記第１及び第２半導体層に対して、前記第２レジスト膜をマスクとして、前記第１不純物とは互いに異なる導電型の第２不純物を前記第２所定濃度でドープすることによって、前記第２チャネル領域及び前記第２ソース・ドレイン領域を形成することで第２トランジスタを形成する工程と、前記画素電極を、前記第１トランジスタに電気的に接続するように、前記画素毎に形成する工程とを含む。
【００２３】
本発明に係る電気光学装置の製造方法によれば、上述した本発明の電気光学装置を製造することができる。ここで特に、上述した本発明に係る半導体装置の製造方法と同様に、第１及び第２半導体層に対して、第１及び第２ゲート電極をマスクとして、第１不純物を第１所定濃度でドープするので、マスクとしてのレジスト膜を形成する工程の数を削減できる。
【００２４】
本発明の作用及び他の利得は次に説明する実施するための最良の形態から明らかにされる。
【発明を実施するための最良の形態】
【００２５】
以下では、本発明の実施形態について図を参照しつつ説明する。以下の実施形態では、本発明の電気光学装置の一例である駆動回路内蔵型のＴＦＴアクティブマトリクス駆動方式の液晶装置を例にとる。
【００２６】
＜第１実施形態＞
第１実施形態に係る液晶装置について、図１から図７を参照して説明する。
【００２７】
先ず、本実施形態に係る液晶装置の全体構成について、図１及び図２を参照して説明する。
【００２８】
図１は、本実施形態に係る液晶装置の構成を示す平面図であり、図２は、図１のＨ−Ｈ’断面図である。
【００２９】
図１及び図２において、本実施形態に係る液晶装置では、ＴＦＴアレイ基板１０と対向基板２０とが対向配置されている。ＴＦＴアレイ基板１０と対向基板２０との間に液晶層５０が封入されており、ＴＦＴアレイ基板１０と対向基板２０とは、本発明に係る「表示領域」の一例としての画像表示領域１０ａの周囲に位置するシール領域に設けられたシール材５２により相互に接着されている。
【００３０】
図１において、シール材５２が配置されたシール領域の内側に並行して、画像表示領域１０ａの額縁領域を規定する遮光性の額縁遮光膜５３が、対向基板２０側に設けられている。周辺領域のうち、シール材５２が配置されたシール領域の外側に位置する領域には、本発明に係る「周辺回路」の一例を構成するデータ線駆動回路１０１、及び外部回路接続端子１０２がＴＦＴアレイ基板１０の一辺に沿って設けられている。この一辺に沿ったシール領域よりも内側に、本発明に係る「周辺回路」の一例を構成するサンプリング回路７が額縁遮光膜５３に覆われるようにして設けられている。また、本発明に係る「周辺回路」の一例を構成する走査線駆動回路１０４は、この一辺に隣接する２辺に沿ったシール領域の内側に、額縁遮光膜５３に覆われるようにして設けられている。更に、このように画像表示領域１０ａの両側に設けられた二つの走査線駆動回路１０４間をつなぐため、ＴＦＴアレイ基板１０の残る一辺に沿い、且つ、額縁遮光膜５３に覆われるようにして複数の配線１０５が設けられている。また、ＴＦＴアレイ基板１０上には、対向基板２０の４つのコーナー部に対向する領域に、両基板間を上下導通材１０７で接続するための上下導通端子１０６が配置されている。これらにより、ＴＦＴアレイ基板１０と対向基板２０との間で電気的な導通をとることができる。
【００３１】
ＴＦＴアレイ基板１０上には、外部回路接続端子１０２と、データ線駆動回路１０１、走査線駆動回路１０４、上下導通端子１０６等とを電気的に接続するための引回配線９０が形成されている。
【００３２】
図２において、ＴＦＴアレイ基板１０上の画像表示領域１０ａには、画素スイッチング用のＴＦＴ（Thin Film Transistor）や走査線、データ線等の配線が作り込まれた積層構造が形成される。また、ＴＦＴアレイ基板１０上の周辺領域には、データ線駆動回路１０１、走査線駆動回路１０４及びサンプリング回路７を夫々構成する駆動回路用のＴＦＴや引回配線９０等が作りこまれた積層構造が形成される。画像表示領域１０ａには、画素スイッチング用のＴＦＴや走査線、データ線等の配線の上層に画素電極９ａが設けられている。画素電極９ａ上には配向膜が形成されている。他方、対向基板２０におけるＴＦＴアレイ基板１０との対向面上に、遮光膜２３が形成されている。そして、遮光膜２３上に、ＩＴＯ等の透明材料からなる対向電極２１が複数の画素電極９ａと対向して形成される。対向電極２１上には配向膜が形成されている。また、液晶層５０は、例えば一種又は数種類のネマティック液晶を混合した液晶からなり、これら一対の配向膜間で、所定の配向状態をとる。
【００３３】
尚、ここでは図示しないが、ＴＦＴアレイ基板１０上には、データ線駆動回路１０１、走査線駆動回路１０４の他に、製造途中や出荷時の当該液晶装置の品質、欠陥等を検査するための検査回路、検査用パターン等が形成されていてもよい。
【００３４】
次に、本実施形態に係る液晶装置の主要な構成について、図３を参照して説明する。
【００３５】
図３は、本実施形態に係る液晶装置の要部の構成を示すブロック図である。
【００３６】
図３において、本実施形態に係る液晶装置には、そのＴＦＴアレイ基板１０上の画像表示領域１０ａの周辺に位置する周辺領域に、走査線駆動回路１０４、データ線駆動回路１０１、サンプリング回路７等の駆動回路が形成されている。
【００３７】
走査線駆動回路１０４には、外部回路から外部回路接続端子１０２を介してＹクロック信号（及び反転Ｙクロック信号）、Ｙスタートパルス信号等の各種制御信号が供給される。走査線駆動回路１０４は、これらの信号に基づいて走査信号Ｇ１、・・・Ｇｍをこの順に順次生成して走査線３ａに出力する。また、走査線駆動回路１０４には、外部回路接続端子１０２を介して走査線駆動回路１０４を駆動するための電源ＶＤＤＹ及びＶＳＳＹや各種制御信号が供給される。
【００３８】
データ線駆動回路１０１には、外部回路から外部回路接続端子１０２を介してＸクロック信号及びＸスタートパルス信号が供給される。データ線駆動回路１０１は、Ｘスタートパルスが入力されると、Ｘクロック信号に基づくタイミングで、サンプリング信号Ｓ１、・・・、Ｓｎを順次生成して出力する。また、データ線駆動回路１０１には、外部回路接続端子１０２を介してデータ線駆動回路１０１を駆動するための電源ＶＤＤＸ及びＶＳＳＸや各種制御信号が供給される。
【００３９】
サンプリング回路７は、Ｐチャネル型若しくはＮチャネル型の片チャネル型ＴＦＴ又は相補型のＴＦＴから構成されたサンプリングスイッチ７ｓを複数備えている。
【００４０】
図３において、本実施形態に係る液晶装置には、更に、そのＴＦＴアレイ基板１０の中央を占める画像表示領域１０ａに、マトリクス状に配列された複数の画素部７００が設けられている。
【００４１】
ここで、本実施形態に係る液晶装置の画素部における構成について、図３に加えて図４を参照して説明する。
【００４２】
図４は、本実施形態に係る液晶装置の複数の画素部における各種素子、配線等の等価回路図である。
【００４３】
図４において、複数の画素部７００にはそれぞれ、画素電極９ａと当該画素電極９ａをスイッチング制御するためのＴＦＴ３０とが形成されており、画像信号ＶＳ１、ＶＳ２、・・・、ＶＳｎが供給されるデータ線６ａが当該ＴＦＴ３０のソースに電気的に接続されている。尚、ＴＦＴ３０は、本発明に係る「第１トランジスタ」の一例であり、後述するように、ＬＤＤ構造を有するＮ型のＴＦＴとして構成されている。
【００４４】
また、ＴＦＴ３０のゲートに走査線３ａが電気的に接続されており、所定のタイミングで、走査線３ａにパルス的に走査信号Ｇ１、Ｇ２、・・・、Ｇｍを、この順に線順次で印加するように構成されている。画素電極９ａは、ＴＦＴ３０のドレインに電気的に接続されており、スイッチング素子であるＴＦＴ３０を一定期間だけそのスイッチを閉じることにより、データ線６ａから供給される画像信号ＶＳ１、ＶＳ２、・・・、ＶＳｎを所定のタイミングで書き込む。
【００４５】
画素電極９ａを介して液晶に書き込まれた所定レベルの画像信号ＶＳ１、ＶＳ２、・・・、ＶＳｎは、対向基板に形成された対向電極２１（図２参照）との間で一定期間保持される。液晶は、印加される電圧レベルにより分子集合の配向や秩序が変化することにより、光を変調し、階調表示を可能とする。ノーマリーホワイトモードであれば、各画素の単位で印加された電圧に応じて入射光に対する透過率が減少し、ノーマリーブラックモードであれば、各画素の単位で印加された電圧に応じて入射光に対する透過率が増加され、全体として液晶装置からは画像信号に応じたコントラストをもつ光が出射する。
【００４６】
ここで保持された画像信号がリークするのを防ぐために、画素電極９ａと対向電極２１との間に形成される液晶容量と並列に蓄積容量７０が付加されている。蓄積容量７０は、走査線３ａに並んで設けられ、固定電位側容量電極を含むと共に所定電位とされた容量線３００を含んでいる。蓄積容量７０によって、各画素電極における電荷保持特性は向上されている。尚、容量線３００の電位は、一つの電圧値に常時固定してもよいし、複数の電圧値に所定周期で振りつつ固定してもよい。
【００４７】
以上のような画素部７００が、画像表示領域１０ａにマトリクス状に配列されているので、アクティブマトリクス駆動が可能となっている。
【００４８】
再び図３に示すように、画像信号は、６相にシリアル−パラレル展開された画像信号ＶＩＤ１〜ＶＩＤ６の各々に対応して、６本のデータ線６ａの組に対してグループ毎に供給されるよう構成されている。尚、画像信号の相展開数（即ち、シリアル−パラレル展開される画像信号の系列数）に関しては、６相に限られるものでなく、例えば、９相、１２相、２４相など、複数相に展開された画像信号が、その展開数に対応した数を一組としたデータ線６ａの組に対して供給されるよう構成してもよい。また、シリアル−パラレル展開しないで、データ線６ａに対して線順次に供給されるように構成してもよい。
【００４９】
次に、本実施形態に係る液晶装置の画素部の具体的な構成について、図５及び図６を参照して説明する。
【００５０】
図５は、本実施形態に係る液晶装置における相隣接する複数の画素部の平面図であり、図６は、図５のＡ−Ａ’断面図である。
【００５１】
図５において、画素電極９ａは、ＴＦＴアレイ基板１０上に、マトリクス状に複数設けられており（点線部９ａ’により輪郭が示されている）、画素電極９ａの縦横の境界に各々沿ってデータ線６ａ及び走査線３ａが設けられている。データ線６ａは、例えばアルミニウム膜等の金属膜あるいは合金膜からなり、走査線３ａは、例えば導電性のポリシリコン膜等からなる。また、走査線３ａは、半導体層１ａのうち図中右上がりの斜線領域で示したチャネル領域１ａ’に対向するように配置されており、該走査線３ａはゲート電極として機能する。即ち、走査線３ａとデータ線６ａとの交差する箇所にはそれぞれ、チャネル領域１ａ’に走査線３ａの本線部がゲート電極として対向配置された画素スイッチング用のＴＦＴ３０が設けられている。
【００５２】
図６に示すように、本実施形態に係る液晶装置は、透明なＴＦＴアレイ基板１０と、これに対向配置される透明な対向基板２０とを備えている。ＴＦＴアレイ基板１０及び対向基板２０はそれぞれ、例えばガラス基板や石英基板からなる。ＴＦＴアレイ基板１０には、画素電極９ａが設けられており、その上側には、ラビング処理等の所定の配向処理が施された配向膜１６が設けられている。画素電極９ａは、例えばＩＴＯ（Indium Tin Oxide）膜等の透明導電性膜からなる。他方、対向基板２０には、その全面に渡って対向電極２１が設けられており、その下側には、ラビング処理等の所定の配向処理が施された配向膜２２が設けられている。対向電極２１は、上述の画素電極９ａと同様に、例えばＩＴＯ膜等の透明導電性膜からなり、配向膜１６及び２２は、例えば、ポリイミド膜等の透明な有機膜からなる。液晶層５０は、画素電極９ａからの電界が印加されていない状態で配向膜１６及び２２により所定の配向状態をとる。
【００５３】
図６に示すように、ＴＦＴ３０は、上述したようにゲート電極として機能する走査線３ａ、ポリシリコン膜からなる本発明に係る「第１半導体層」の一例としての半導体層１ａ、及び走査線３ａと半導体層１ａとを絶縁するゲート絶縁膜２ａを備えている。
【００５４】
半導体層１ａは、本発明に係る「第１チャネル領域」の一例としてのチャネル領域１ａ’と、低濃度ソース領域１ｂ及び高濃度ソース領域１ｄからなるソース領域と、低濃度ドレイン領域１ｃ及び高濃度ドレイン領域１ｅからなるドレイン領域とを有している。尚、低濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃは、本発明に係る「ＬＤＤ領域」の一例であり、高濃度ソース領域１ｄ及び高濃度ドレイン領域１ｅは、本発明に係る「第１ソース・ドレイン領域」の一例である。ＴＦＴ３０は、チャネル領域１ａ’の両側に低濃度ソース領域１ｂ、低濃度ドレイン領域１ｃ、高濃度ソース領域１ｄ及び高濃度ドレイン領域１ｅがミラー対称に形成されたＬＤＤ構造を有している。
【００５５】
低濃度ソース領域１ｂ、低濃度ドレイン領域１ｃ、高濃度ソース領域１ｄ及び高濃度ドレイン領域１ｅは、例えばイオンインプランテーション法（即ち、イオン注入法）等の不純物打ち込み（即ちドープ）によって半導体層１ａに不純物イオンを打ち込んでなる不純物領域である。このような不純物領域によれば、ＴＦＴ３０の非動作時において、ソース領域及びドレイン領域に流れるオフ電流を低減し、且つＴＦＴ３０の動作時に流れるオン電流の低下を抑制できる。
【００５６】
更に、本実施形態では、低濃度ソース領域１ｂ、低濃度ドレイン領域１ｃ、高濃度ソース領域１ｄ及び高濃度ドレイン領域１ｅには、例えばリン（Ｐ）イオン等のＮ型の不純物イオンがドープされており、ＴＦＴ３０は、Ｎ型のＴＦＴとして形成されている。より具体的には、高濃度ソース領域１ｄ及び高濃度ドレイン領域１ｅには、例えばリン（Ｐ）イオン等のＮ型の不純物イオンが高濃度（例えば、１０の１５乗［／ｃｍ２］程度）でドープされており、低濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃには、例えばリン（Ｐ）イオン等のＮ型の不純物イオンが低濃度（例えば、１０の１３乗［／ｃｍ２］程度）でドープされている。
【００５７】
図６において、蓄積容量７０が、ＴＦＴ３０の高濃度ドレイン領域１ｅ及び画素電極９ａに電気的に接続された画素電位側容量電極としての中継層７１と、固定電位側容量電極としての容量線３００の一部とが、誘電体膜７５を介して対向配置されることにより形成されている。
【００５８】
容量線３００は、例えば、Ｔｉ（チタン）、Ｃｒ（クロム）、Ｗ（タングステン）、Ｔａ（タンタル）、Ｍｏ（モリブデン）等の高融点金属のうち少なくとも一つを含む、金属単体、合金、金属シリサイド、ポリシリサイド、これらを積層したもの等からなる。或いは、Ａｌ（アルミニウム）膜から形成することも可能である。
【００５９】
中継層７１は、例えば導電性のポリシリコン膜からなり画素電位側容量電極として機能する。ただし、中継層７１は、容量線３００と同様に、金属又は合金を含む単一層膜又は多層膜から構成してもよい。中継層７１は、画素電位側容量電極としての機能のほか、コンタクトホール８３及び８５を介して、画素電極９ａとＴＦＴ３０の高濃度ドレイン領域１ｅとを中継接続する機能をもつ。
【００６０】
容量線３００は、中継層７１と対向配置された固定電位側容量電極として機能する。
【００６１】
図５に示すように、容量線３００は、ＴＦＴアレイ基板１０上で平面的に見て、走査線３ａの形成領域に重ねて形成されている。より具体的には、容量線３００は、走査線３ａに沿って延びる本線部と、図中、データ線６ａと交差する各個所からデータ線６ａに沿って上方に夫々突出した突出部と、コンタクトホール８５に対応する個所が僅かに括れた括れ部とを備えている。このうち突出部は、走査線３ａ上の領域及びデータ線６ａ下の領域を利用して、蓄積容量７０の形成領域の増大に貢献する。また、容量線３００は、好ましくは、画素電極９ａが配置された画像表示領域１０ａからその周囲に延設され、定電位源と電気的に接続されて、固定電位とされる。このような定電位源としては、例えば、上述のようにデータ線駆動回路１０１に供給される電源ＶＤＤＸや電源ＶＳＳＸ等の定電位源でもよいし、対向基板２０の対向電極２１に供給される対向電極電位ＬＣＣＯＭでも構わない。
【００６２】
誘電体膜７５は、例えば膜厚５〜２００ｎｍ程度の比較的薄いＨＴＯ（High Temperature Oxide）膜、ＬＴＯ（Low Temperature Oxide）膜等の酸化シリコン膜、あるいは窒化シリコン膜等から構成される。蓄積容量７０を増大させる観点からは、膜の信頼性が十分に得られる限りにおいて、誘電体膜７５は薄いほどよい。
【００６３】
図５及び図６において、ＴＦＴ３０の下側に、下側遮光膜１１ａが設けられている。下側遮光膜１１ａは、格子状にパターニングされており、これにより各画素の開口領域を規定している。下側遮光膜１１ａは、上述した容量線３００と同様に、金属又は合金を含む単一層膜又は多層膜から構成される。
【００６４】
また、ＴＦＴ３０下には、下地絶縁膜１２が設けられている。下地絶縁膜１２は、下側遮光膜１１ａからＴＦＴ３０を層間絶縁する機能のほか、ＴＦＴアレイ基板１０の全面に形成されることにより、ＴＦＴアレイ基板１０の表面研磨時における荒れや、洗浄後に残る汚れ等で画素スイッチング用のＴＦＴ３０の特性変化を防止する機能を有する。
【００６５】
加えて、走査線３ａ上には、高濃度ソース領域１ｄへ通じるコンタクトホール９２及び高濃度ドレイン領域１ｅへ通じるコンタクトホール８３がそれぞれ開孔された第１層間絶縁膜４１が形成されている。
【００６６】
第１層間絶縁膜４１上には、中継層７１及び容量線３００が形成されており、これらの上には高濃度ソース領域１ｄへ通じるコンタクトホール９２及び中継層７１へ通じるコンタクトホール８５がそれぞれ開孔された第２層間絶縁膜４２が形成されている。
【００６７】
加えて更に、第２層間絶縁膜４２上には、データ線６ａが形成されており、これらの上には中継層７１へ通じるコンタクトホール８５が形成された第３層間絶縁膜４３が形成されている。
【００６８】
次に、本実施形態に係る液晶装置の駆動回路用のＴＦＴについて、図７を参照して説明する。
【００６９】
図７は、本実施形態に係る液晶装置の駆動回路用のＴＦＴの断面図であり、図６に示した画素スイッチング用のＴＦＴと比較して示す図である。
【００７０】
図３を参照して上述したように、ＴＦＴアレイ基板１０上の画像表示領域１０ａの周辺に位置する周辺領域には、データ線駆動回路１０１、走査線駆動回路１０４、サンプリング回路７等の駆動回路が形成されている。これら駆動回路は、Ｐ型又はＮ型の片チャネル型ＴＦＴや相補型ＴＦＴである駆動回路用のＴＦＴを含んで構成されている。また、駆動回路用のＴＦＴには、ＬＤＤ構造を有するＴＦＴやセルフアライン型のＴＦＴが含まれる。ここでは、駆動回路用のＴＦＴとして、例えばサンプリングスイッチ７ｓを構成する、セルフアライン型であってＰ型のＴＦＴについて説明する。
【００７１】
図７において、駆動回路用のＴＦＴ４００は、本発明に係る「第２トランジスタ」の一例であり、周辺領域における下地絶縁膜１２上に形成されている。
【００７２】
駆動回路用のＴＦＴ４００は、ゲート電極４３０、ポリシリコン膜からなる半導体層４１０、及びゲート電極４３０と半導体層４１０とを絶縁するゲート絶縁膜２ｂを備えている。
【００７３】
半導体層４１０は、本発明に係る「第２チャネル領域」の一例としてのチャネル領域４１０ｃと、ソース領域４１０ｓと、ドレイン領域４１０ｄとを有している。尚、ソース領域４１０ｓ及びドレイン領域４１０ｄは、本発明に係る「第２ソース・ドレイン領域」の一例である。ソース領域４１０ｓ及びドレイン領域４１０ｄは、チャネル領域４１０ｃを挟んで両側に配置され、チャネル領域４１０ｃにそれぞれ隣接している。即ち、ソース領域４１０ｓ及びドレイン領域４１０ｄは、チャネル領域４１０ｃに重なるゲート電極４３０をマスクとして不純物が打ち込まれることにより形成された不純物領域である。つまり、駆動回路用のＴＦＴ４００は、セルフアライン型のＴＦＴとして形成されている。
【００７４】
更に、本実施形態では、ソース領域４１０ｓ及びドレイン領域４１０ｄには、例えばホウ素（Ｂ）イオン等のＰ型の不純物イオンが高濃度（例えば、１０の１４〜１５乗［／ｃｍ２］程度）でドープされており、駆動回路用のＴＦＴ４００は、Ｐ型のＴＦＴとして形成されている。つまり、駆動回路用のＴＦＴ４００は、上述の如くＮ型のＴＦＴとして形成された画素スイッチング用のＴＦＴ３０と互いに異なる導電型のＴＦＴとして形成されている。
【００７５】
更に、ゲート電極４３０を覆って層間絶縁膜４１及び４２が配置され、第１層間絶縁膜４１上にはソース電極４５０ｓ及びドレイン電極４５０ｄが配置されている。
【００７６】
ソース電極４５０ｓは、ソース領域４１０ｓと、層間絶縁膜４１及び４２並びに絶縁膜２ｂを貫通して開孔されたコンタクトホール４９１を介して、電気的に接続されている。
【００７７】
ドレイン電極４５０ｄは、ドレイン領域４２０ｄと層間絶縁膜４１及び４２並びに絶縁膜２ｂを貫通して開孔されたコンタクトホール４９２を介して電気的に接続されている。
【００７８】
ソース電極４５０ｓ及びドレイン電極４５０ｄを含む第２層間絶縁膜４２上には、第３層間絶縁膜４３が積層されている。
【００７９】
図７において、本実施形態では特に、駆動回路用のＴＦＴ４００におけるソース領域４１０ｓ及びドレイン領域４１０ｄには、画素スイッチング用のＴＦＴ３０における低濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃに含まれる不純物と同一種類の不純物（即ち、例えばリン（Ｐ）イオン等のＮ型の不純物）が含まれている。更に、ソース領域４１０ｓ及びドレイン領域４１０ｄにおけるＮ型の不純物の濃度は、低濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃにおけるＮ型の不純物の濃度にほぼ等しく（或いはこれよりもチャネル領域４１０ｃにおけるＮ型の不純物の濃度分だけ高く）なっている。
【００８０】
よって、本実施形態に係る液晶装置を製造する製造プロセスにおいて、ＬＤＤ構造を有するＮ型のＴＦＴであるＴＦＴ３０のＬＤＤ領域（即ち、低濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃ）を形成するためのＮ型の不純物が、セルフアライン型であってＰ型のＴＦＴであるＴＦＴ４００のソース領域４１０ｓ及びドレイン領域４１０ｄに打ち込まれるのを防止するための例えばレジスト膜等のマスクを形成及び除去する工程を省くことができる。
【００８１】
従って、本実施形態に係る液晶装置によれば、当該液晶装置を製造する製造プロセスにおいて、マスクを形成する工程の数を削減可能である。
【００８２】
次に、上述した本実施形態に係る液晶装置の製造方法について、図８及び図９を参照して説明する。
【００８３】
図８及び図９は、本実施形態に係る液晶装置を製造する一連の製造工程を示す工程断面図である。尚、図８及び図９では、図７に示した駆動回路用のＴＦＴ及び画素スイッチング用のＴＦＴの断面図に対応して示してある。
【００８４】
先ず、図８の工程（１）において、例えば石英基板、ガラス基板からなるＴＦＴアレイ基板１０を用意する。ここで、好ましくはＮ２（窒素）等の不活性ガス雰囲気且つ約８５０〜１３００℃の高温でアニール処理し、後に実施される高温プロセスにおけるＴＦＴアレイ基板１０に生じる歪みが少なくなるように前処理しておく。
【００８５】
次に、画像表示領域１０ａおいて、ＴＦＴアレイ基板１０上に、Ｔｉ、Ｃｒ、Ｗ、Ｔａ、Ｍｏ及びＰｂ等の金属や金属シリサイド等の金属合金膜を、スパッタにより、１００〜５００ｎｍ程度の膜厚の遮光膜を形成した後、エッチングを行うことによりパターニングし、遮光膜１１ａを形成する。
【００８６】
次に、ＴＦＴアレイ基板１０の全面（即ち、画像表示領域１０ａ及び周辺領域）に、例えば、常圧又は減圧ＣＶＤ法等によりＴＥＯＳ（テトラ・エチル・オルソ・シリケート）ガス、ＴＥＢ（テトラ・エチル・ボートレート）ガス、ＴＭＯＰ（テトラ・メチル・オキシ・フォスレート）ガス等を用いて、ＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧなどのシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等からなる下地絶縁膜１２を形成する。
【００８７】
次に、下地絶縁膜１２の表面を、グローバルに研磨して平坦化する。研磨による平坦化の手法としては、例えばＣＭＰ（化学的機械研磨）法を用いることができる。
【００８８】
次に、下地絶縁層１２の上に、減圧ＣＶＤ法等によりポリシリコン膜を形成する。続いて、このポリシリコン膜に対し、例えばフォトリソグラフィ法及びエッチング処理を施すことにより、画像表示領域１０ａ及び周辺領域に所定パターンを有する半導体層１ａ及び４１０をそれぞれ形成する。更に、熱酸化すること等により、ゲート絶縁膜２ａ及び２ｂをそれぞれ形成し、その後、半導体層１ａに対して、例えばホウ素（Ｂ）イオン等のＰ型の不純物を、１０の１２乗［／ｃｍ２］程度の濃度でドープし、半導体層４１０に対して、例えばリン（Ｐ）イオン等のＮ型の不純物を、１０の１２乗［／ｃｍ２］程度の濃度でドープする。
【００８９】
次に、減圧ＣＶＤ法等によりポリシリコン膜を堆積し、更にリン（Ｐ）を熱拡散して、このポリシリコン膜を導電化する。その後、導電化されたポリシリコン膜に対し、例えばフォトリソグラフィ法及びエッチング処理を施すことにより、所定パターンを有するゲート電極３ａ及び４３０をそれぞれ形成する。この際、ゲート電極３ａを、半導体層１ａのチャネル領域１ａ’となるべき領域と重なるように形成し、ゲート電極４３０を、半導体層４１０のチャネル領域４１０ｃとなるべき領域に重なるように形成する。
【００９０】
次に、図８の工程（２）において、半導体層１ａ及び４１０に対して、ゲート電極３ａ及び４１０をマスクとして、図中で下向き矢印Ｎ−として示すように、例えばリン（Ｐ）イオン等のＮ型の不純物イオンを１０の１３乗［／ｃｍ２］程度の低濃度でドープする。これにより、画像表示領域１０ａにおいて、半導体層１ａのチャネル領域１ａ’、低濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃを形成し、周辺領域において、半導体層４１０のチャネル領域４１０ｃ、低濃度不純物領域４１０ｓａ及び低濃度不純物領域４１０ｄａを形成する。
【００９１】
次に、図９の工程（３）において、画像表示領域１０ａでは、ゲート電極３ａに重なると共にゲート電極３ａよりも幅が広い形状を有するように、且つ、周辺領域では、半導体層４１０の全体を覆うように、本発明に係る「第１レジスト膜」の一例としてのレジスト膜５１０を形成する。その後、半導体層１ａ及び４１０に対して、レジスト膜５１０をマスクとして、図中で下向き矢印Ｎ＋として示すように、例えばリン（Ｐ）イオン等のＮ型の不純物イオンを１０の１５乗［／ｃｍ２］程度の高濃度でドープする。これにより、半導体層１ａに低濃度ソース領域１ｂ、低濃度ドレイン領域１ｃ、高濃度ソース領域１ｄ及び高濃度ドレイン領域１ｅを形成する。即ち、ＬＤＤ構造を有するＮ型のＴＦＴ３０を形成する。尚、この際、周辺領域においては、半導体層４１０は、レジスト膜５１０で覆われているため、Ｎ型の不純物イオンはドープされない。その後、レジスト膜５１０を除去する。
【００９２】
次に、図９の工程（４）において、半導体層１ａの全体を覆うように、本発明に係る「第２レジスト膜」の一例としてのレジスト膜５２０を形成する。その後、半導体層１ａ及び４１０に対して、レジスト膜５２０及びゲート電極４３０をマスクとして、図中で下向き矢印Ｐ＋として示すように、例えばホウ素（Ｂ）イオン等のＰ型の不純物イオンを１０の１４〜１５乗［／ｃｍ２］程度の高濃度でドープする。これにより、周辺領域において、半導体層４１０のチャネル領域４１０ｃ、ソース領域４１０ｓ及びドレイン領域４１０ｃを形成する。即ち、セルフアライン型であってＰ型のＴＦＴ４００を形成する。尚、この際、画像表示領域１０ａにおいては、半導体層１ａは、レジスト膜５２０で覆われているため、Ｐ型の不純物イオンはドープされない。その後、レジスト膜５２０を除去する。
【００９３】
このようにして、画像表示領域１０ａに画素スイッチング用のＴＦＴ３０が形成される共に、周辺領域に駆動回路用のＴＦＴ４００が形成される。
【００９４】
ここで、本実施形態では特に、上述した図８の工程（２）において、半導体層１ａ及び４１０に対して、ゲート電極３ａ及び４１０をマスクとして、例えばリン（Ｐ）イオン等のＮ型の不純物イオンを低濃度でドープする。言い換えれば、Ｎ型のＴＦＴ３０を構成する半導体層１ａの低濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃとなるべき領域に加えて、Ｐ型のＴＦＴ４００を構成する半導体層４１０のソース領域４１０ｓ及びドレイン領域４１０ｄとなるべき領域にも、Ｎ型の不純物イオンを低濃度でドープする。よって、ＬＤＤ構造を有するＮ型のＴＦＴ３０とセルフアライン型であってＰ型のＴＦＴ４００とをＴＦＴアレイ基板１０上に形成する一連の工程において、マスクとしてのレジスト膜を形成する工程の数を削減できる。即ち、仮に、図８の工程（２）に代えて、先ず、半導体層４１０を覆うレジスト膜を形成し、次に、半導体層１ａ及び４１０に対して、ゲート電極３ａとこのレジスト膜とをマスクとして、Ｎ型の不純物イオンを低濃度でドープする工程を行う場合と比較して、半導体層４１０を覆うレジスト膜を形成する工程を行わない分だけ、レジスト膜を形成する工程数を削減できる。
【００９５】
更に、本実施形態では特に、上述した図８の工程（２）において、半導体層１ａ及び４１０に対して、ゲート電極３ａ及び４１０をマスクとして、Ｎ型の不純物イオンをドープする濃度は、１０の１３乗［／ｃｍ２］程度（言い換えれば、１０の１４乗［／ｃｍ２］以下）に設定されている。更に、上述した図９の工程（４）において、半導体層１ａ及び４１０に対して、レジスト膜５２０及びゲート電極４３０をマスクとして、Ｐ型の不純物イオンをドープする濃度は、１０の１４〜１５乗［／ｃｍ２］程度に設定されている。即ち、半導体層４１０のソース領域４１０ｓ及びドレイン領域４１０ｄとなるべき領域に、Ｎ型の不純物がドープされる濃度は、Ｐ型の不純物がドープされる濃度よりも、約２桁程度低く設定されている。このため、半導体層４１０にソース領域４１０ｓ及びドレイン領域４１０ｄとなるべき領域に、Ｎ型の不純物が低濃度でドープされることによるＴＦＴ４００の特性の劣化を殆ど招かない。
【００９６】
図９の工程（４）に続いて、ＴＦＴアレイ基板１０上の全面に、第１層間絶縁膜４１（図７参照）を形成する。その後、画像表示領域１０ａにおいて、画素電位側容量電極としての中継層７１（図７参照）とＴＦＴ３０の高濃度ドレイン領域１ｅとを電気的に接続するためのコンタクトホール８３（図７参照）を、第１層間絶縁膜４１及びゲート絶縁膜２ａに貫通して開孔する。続いて、所定のパターンで誘電体膜７５及び容量線３００を積層して、蓄積容量７０を形成する（図７参照）。続いて、ＴＦＴアレイ基板１０上の全面に、層間絶縁膜４２（図７参照）を形成する。続いて、画像表示領域１０ａにおいて、データ線６ａ（図７参照）とＴＦＴ３０の高濃度ソース領域１ｄとを電気的に接続するためのコンタクトホール９２（図７参照）を、層間絶縁膜４２及び４１並びにゲート絶縁膜２ａに貫通して開孔する。一方、周辺領域において、ソース電極４５０ｓ（図７参照）とＴＦＴ４１０のソース領域４１０ｓとを電気的に接続するためのコンタクトホール４９１（図７参照）及びドレイン電極４５０ｄ（図７参照）とＴＦＴ４００の高濃度ドレイン領域４１０ｄとを電気的に接続するためのコンタクトホール４９２（図７参照）をそれぞれ、コンタクトホール９２と同様に、層間絶縁膜４２及び４１並びにゲート絶縁膜２ｂに貫通して開孔する。
【００９７】
その後、第２層間絶縁膜４２上に、スパッタ等により、アルミニウム（Ａｌ）等の低抵抗金属や金属シリサイド等の金属膜を堆積する。続いて、金属膜を例えばフォトリソグラフィ工程及びエッチング工程等によりパターニングし、画像表示領域１０ａにおけるデータ線６ａ（図７参照）、並びに周辺領域におけるソース電極４５０ｓ及びドレイン電極４５０ｄ（図８参照）をそれぞれ形成する。
【００９８】
次に、画像表示領域１０ａにおいて、画素電極９ａ及び中継層７１を電気的に接続するためのコンタクトホール８５（図６参照）を、例えば反応性エッチング、反応性イオンビームエッチング等のドライエッチング又はウェットエッチングにより層間絶縁膜４２及び４３に貫通して開孔する。続いて、画像表示領域１０ａにおいて、第３層間絶縁膜４３の上に、スパッタ等により、ＩＴＯ膜等の透明導電性薄膜を堆積した後、エッチング等によりパターニングし、画素電極９ａ（図６参照）を形成する。続いて、画素電極９ａの上にポリイミド系の配向膜の塗布液を塗布した後、所定のプレティルト角を持つように且つ所定方向でラビング処理を施すこと等により、配向膜１６（図６参照）を形成する。
【００９９】
他方、図６に示した対向基板２０については、対向基板２０としてガラス基板等が先ず用意される。この対向基板２０上に、例えば金属クロムをスパッタした後、フォトリソグラフィ工程、エッチング工程を経て、マトリクス状の遮光膜２３（図２参照）を形成する。尚、この遮光膜２３は、Ｃｒ、Ｎｉ、Ａｌなどの金属材料の他、カーボンやＴｉをフォトレジストに分散した樹脂ブラックなどの材料から形成してもよい。その後、対向基板２０の全面にスパッタ処理等により、ＩＴＯ等の透明導電性薄膜を堆積することにより、対向電極２１を形成する。更に、対向電極２１の全面にポリイミド系の配向膜の塗布液を塗布した後、所定のプレティルト角を持つように且つ所定方向でラビング処理を施すこと等により、配向膜２２が形成される。
【０１００】
最後に、上述のように各層が形成されたＴＦＴアレイ基板１０と対向基板２０とは、配向膜１６及び２２が対面するようにシール材（図１及び図２参照）により貼り合わされ、真空吸引等により、両基板間の空間に、例えば複数種類のネマティック液晶を混合してなる液晶が吸引されて、所定層厚の液晶層５０が形成される。
【０１０１】
以上説明した液晶装置の製造方法によれば、上述如く構成された本実施形態に係る液晶装置を製造することができる。本実施形態では特に、図８の工程（２）において、半導体層１ａ及び４１０に対して、ゲート電極３ａ及び４３０をマスクとして、Ｎ型の不純物を低濃度でドープするので、マスクとしてのレジスト膜を形成する工程数を削減できる。
【０１０２】
尚、本実施形態では、図８の工程（２）において、画素スイッチング用ＴＦＴであるＬＤＤ構造を有するＮ型のＴＦＴ３０を構成する半導体層１ａの低濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃとなるべき領域に、Ｎ型の不純物イオンを低濃度でドープする際に、Ｐ型のＴＦＴ４００を構成する半導体層４１０のソース領域４１０ｓ及びドレイン領域４１０ｄとなるべき領域にも、Ｎ型の不純物イオンをドープするようにしたが、本実施形態の変形例として、駆動回路用ＴＦＴであってＬＤＤ構造を有するＮ型のＴＦＴを構成する半導体層の低濃度ソース領域及び低濃度ドレイン領域となるべき領域に、Ｎ型の不純物イオンを低濃度でドープする際に、Ｐ型のＴＦＴ４００を構成する半導体層４１０のソース領域４１０ｓ及びドレイン領域４１０ｄとなるべき領域にも、Ｎ型の不純物イオンをドープするようにしてもよい。即ち、ＴＦＴアレイ基板１０上に複数形成されたＬＤＤ構造を有するＮ型のＴＦＴのうちのいずれかの低濃度ソース領域及び低濃度ドレイン領域となるべき領域にＮ型の不純物を所定濃度でドープする際に、Ｐ型のＴＦＴ４００を構成する半導体層４１０のソース領域４１０ｓ及びドレイン領域４１０ｄに対してＮ型の不純物をその所定濃度でドープしてもよい。これらの場合にも、マスクとしてのレジスト膜を形成する工程数を削減できる。
【０１０３】
（電子機器）
次に、上述した電気光学装置である液晶装置を各種の電子機器に適用する場合について説明する。以下では、液晶装置をライトバルブとして用いたプロジェクタについて説明する。ここに図１１は、プロジェクタの構成例を示す平面図である。
【０１０４】
図１１に示すように、プロジェクタ１１００内部には、ハロゲンランプ等の白色光源からなるランプユニット１１０２が設けられている。このランプユニット１１０２から射出された投射光は、ライトガイド１１０４内に配置された４枚のミラー１１０６および２枚のダイクロイックミラー１１０８によってＲＧＢの３原色に分離され、各原色に対応するライトバルブとしての液晶パネル１１１０Ｒ、１１１０Ｂおよび１１１０Ｇに入射される。
【０１０５】
液晶パネル１１１０Ｒ、１１１０Ｂおよび１１１０Ｇの構成は、上述した液晶装置と同等であり、画像信号処理回路から供給されるＲ、Ｇ、Ｂの原色信号でそれぞれ駆動されるものである。そして、これらの液晶パネルによって変調された光は、ダイクロイックプリズム１１１２に３方向から入射される。このダイクロイックプリズム１１１２においては、ＲおよびＢの光が９０度に屈折する一方、Ｇの光が直進する。したがって、各色の画像が合成される結果、投射レンズ１１１４を介して、スクリーン等にカラー画像が投写されることとなる。
【０１０６】
ここで、各液晶パネル１１１０Ｒ、１１１０Ｂおよび１１１０Ｇによる表示像について着目すると、液晶パネル１１１０Ｇによる表示像は、液晶パネル１１１０Ｒ、１１１０Ｂによる表示像に対して左右反転することが必要となる。
【０１０７】
なお、液晶パネル１１１０Ｒ、１１１０Ｂおよび１１１０Ｇには、ダイクロイックミラー１１０８によって、Ｒ、Ｇ、Ｂの各原色に対応する光が入射するので、カラーフィルタを設ける必要はない。
【０１０８】
尚、図１０を参照して説明した電子機器の他にも、モバイル型のパーソナルコンピュータや、携帯電話、液晶テレビ、ビューファインダ型、モニタ直視型のビデオテープレコーダ、カーナビゲーション装置、ページャ、電子手帳、電卓、ワードプロセッサ、ワークステーション、テレビ電話、ＰＯＳ端末、タッチパネルを備えた装置等などが挙げられる。そして、これらの各種電子機器に適用可能なのは言うまでもない。
【０１０９】
また本発明は、上述の実施形態で説明した液晶装置以外にも、シリコン基板上に素子を形成する反射型液晶装置（ＬＣＯＳ）、プラズマディスプレイ（ＰＤＰ）、電界放出型ディスプレイ（ＦＥＤ、ＳＥＤ）、有機ＥＬディスプレイ、デジタルマイクロミラーデバイス（ＤＭＤ）、電気泳動装置等にも適用可能である。
【０１１０】
本発明は、上述した実施形態に限られるものではなく、特許請求の範囲及び明細書全体から読み取れる発明の要旨或いは思想に反しない範囲で適宜変更可能であり、そのような変更を伴う半導体装置及びその製造方法、電気光学装置及びその製造方法、並びに該電気光学装置を備えてなる電子機器もまた本発明の技術的範囲に含まれるものである。
【図面の簡単な説明】
【０１１１】
【図１】第１実施形態に係る液晶装置の全体構成を示す平面図である。
【図２】図１のＨ−Ｈ’断面図である。
【図３】第１実施形態に係る液晶装置の要部の構成を示すブロック図である。
【図４】第１実施形態に係る液晶装置の複数の画素部の等価回路図である。
【図５】第１実施形態に係る液晶装置に複数の画素部の平面図である。
【図６】図５のＡ−Ａ’断面図である。
【図７】第１実施形態に係る液晶装置の駆動回路用のＴＦＴと画素スイッチング用のＴＦＴとを比較して示す断面図である。
【図８】第１実施形態に係る液晶装置を製造する一連の製造工程を示す工程断面図（その１）である。
【図９】第１実施形態に係る液晶装置を製造する一連の製造工程を示す工程断面図（その２）である。
【図１０】電気光学装置を適用した電子機器の一例たるプロジェクタの構成を示す平面図である。
【符号の説明】
【０１１２】
１ａ…半導体層、１ａ’…チャネル領域、１ｂ…低濃度ソース領域、１ｃ…低濃度ドレイン領域、１ｄ…高濃度ソース領域、１ｅ…高濃度ドレイン領域、２ａ、２ｂ…ゲート絶縁膜、３ａ…走査線、６ａ…データ線、７…サンプリング回路、９ａ…画素電極、１０…ＴＦＴアレイ基板、１０ａ…画像表示領域、１１ａ…遮光膜、２０…対向基板、２１…対向電極、３０…ＴＦＴ、４１、４２、４３…層間絶縁膜、５０…液晶層、１０１…データ線駆動回路、１０２…外部回路接続端子、１０４…走査線駆動回路、４００…ＴＦＴ、４１０…半導体層、４１０ｃ…チャネル領域、４１０ｓ…ソース領域、４１０ｄ…ドレイン領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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