(57)【要約】【課題】動作電圧範囲の広い発振回路を提供する。【解決手段】両端にキャパシタｃ１、Ｃ２が接続された振動子１１と、出力抵抗Ｒ１を介して振動子１１に並列接続されたインバータ１２を有する反転増幅部１３と、インバータ１２に並列接続されたトランスミッションゲート１４、１５を有する帰還抵抗部１６と、同一導電型で、閾値電圧の異なるｎ型第１および第２ＭＯＳトランジスタＭ１、Ｍ２の直列回路を有し、電源電圧Ｖｄｄのレベルに応じて、第１および第２ＭＯＳトランジスタＭ１、Ｍ２が相補的にオンまたはオフして帰還抵抗部１６の抵抗値を可変するための制御信号Ａ１、Ａ２を出力する制御手段１７と、を具備する。【選択図】図１
2008205950.tif 000002
【特許請求の範囲】
【請求項１】
両端にキャパシタが接続された振動子と、
出力抵抗を介して前記振動子に並列接続されたインバータを有する反転増幅部と、
前記インバータに並列接続されたトランスミッションゲートを有する帰還抵抗部と、
閾値電圧の異なるｎ型絶縁ゲート電界効果トランジスタの直列回路を有し、電源電圧のレベルに応じて少なくとも前記反転増幅部のゲインまたは前記帰還抵抗部の抵抗値を可変するための制御信号を出力する制御手段と、
を具備することを特徴とする発振回路。
【請求項２】
前記制御手段が、
第１閾値電圧を有し、ゲートが電源線に接続され、ソースが基準電位線に接続された第１絶縁ゲート電界効果トランジスタと、
前記第１閾値電圧より低い第２閾値電圧を有し、ドレインが前記電源線に接続され、ソースが前記第１絶縁ゲート電界効果トランジスタのドレインに接続され、ゲートが前記ソースに接続された第２絶縁ゲート電界効果トランジスタと、
前記第１絶縁ゲート電界効果トランジスタと第２絶縁ゲート電界効果トランジスタの接続ノードに接続されたインバータと、
を具備し、
電源電圧のレベルに応じて、前記第１および第２絶縁ゲート電界効果トランジスタが相補的にオンまたはオフすることを特徴とする請求項１に記載の発振回路。
【請求項３】
前記第１絶縁ゲート電界効果トランジスタが、ゲートが前記電源線に接続された第３絶縁ゲート電界効果トランジスタと、ゲートとドレインが接続された第４絶縁ゲート電界効果トランジスタとの直列回路で置換されていることを特徴とする請求項２に記載の発振回路。
【請求項４】
前記第１絶縁ゲート電界効果トランジスタが、ゲートが前記電源線に接続された第５絶縁ゲート電界効果トランジスタの直列回路で置換されていることを特徴とする請求項２に記載の発振回路。
【請求項５】
複数の前記制御手段を有し、互いに異なる複数の電源電圧レベルに応じて、少なくとも前記反転増幅部のゲインまたは前記帰還抵抗部の抵抗値を可変することを特徴とする請求項１に記載の発振回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、発振回路に係り、特に半導体集積装置に内蔵される発振回路に関する。
【背景技術】
【０００２】
水晶振動子またはセラミックス振動子の両端と接地間とにキャパシタを接続し、帰還抵抗により入出力間を接続したインバータを振動子に並列接続し、更にインバータの出力端と振動子の一端に出力抵抗を接続した発振回路が知られている。  
通常、この発振回路は半導体集積回路に内蔵され、インバータの出力は次段のインバータにより方形波に整形されてクロック信号として内部論理回路に供給される。  
半導体集積回路の微細化・高集積化により、半導体集積回路の動作電圧が５Ｖから１．８Ｖまでと多様化してきており、それに合せて発振回路も広い電圧範囲で動作することが要求されている。
【０００３】
従来、発振回路を広い電圧範囲で動作させるために、帰還抵抗は高い動作電圧に合せて抵抗値を高く設定しておき、動作電圧が低い場合には、抵抗を外付けして帰還抵抗値を下げることにより調整していた。そのため、抵抗の追加と調整作業が繁雑になるという問題がある。  
また、インバータは低い動作電圧に合せてトランジスタのサイズを大きく設計していたので、動作電圧が高い場合には、トランジスタのサイズが過剰となり、消費電流が増加する問題がある。
【０００４】
これに対して、電源電圧に応じて、インバータのゲインまたは帰還抵抗値を切替える発振回路が知られている（例えば、特許文献１、または特許文献２参照。）。
【０００５】
特許文献１に開示された発振回路は、インバータを構成するトランジスタを複数並列回路と、電源電圧を検出する電圧検出回路を具備し、検出した電源電圧に応じてトランジスタの接続を切り換えてトランジスタの実効的なサイズを変えることにより、発振回路のゲインを調整している。
【０００６】
特許文献２に開示された発振回路は、インバータにそれぞれ並列接続された複数のトランスミッションゲートからなる帰還抵抗部と、数のトランスミッションゲートのオン・オフを個別に制御するデータを保持するレジスタと、レジスタにオン・オフするデータを書き込むＣＰＵとを具備し、帰還抵抗部の抵抗値が一定となるように電源電圧の変動に応じてレジスタのデータを書き換えている。
【０００７】
然しながら、特許文献１または特許文献２に開示された発振回路は、電圧検出回路の構成が複雑で大掛かりになり、チップサイズが増大するという問題がある。
【特許文献１】特開平９−１３０１４２号公報
【特許文献２】特開２００４−３５０２０３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、動作電圧範囲の広い発振回路を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の一態様の発振回路は、両端にキャパシタが接続された振動子と、出力抵抗を介して前記振動子に並列接続されたインバータを有する反転増幅部と、前記インバータに並列接続されたトランスミッションゲートを有する帰還抵抗部と、閾値電圧の異なるｎ型絶縁ゲート電界効果トランジスタの直列回路を有し、電源電圧のレベルに応じて少なくとも前記反転増幅部のゲインまたは前記帰還抵抗部の抵抗値を可変するための制御信号を出力する制御手段と、を具備することを特徴としている。
【発明の効果】
【００１０】
本発明によれば、動作電圧範囲の広い発振回路が得られる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施例について図面を参照しながら説明する。
【実施例１】
【００１２】
本発明の実施例１に係る発振回路を図１および図２を用いて説明する。図１は本実施例１の発振回路を示す回路図、図２は発振回路の制御手段の動作を示す図である。  
図１に示すように、本実施例の発振回路１０は、両端にキャパシタＣ１、Ｃ２が接続された振動子１１と、出力抵抗Ｒ１を介して振動子１１に並列接続されたインバータ１２を有する反転増幅部１３と、インバータ１２にそれぞれ並列接続されたトランスミッションゲート１４、１５を有する帰還抵抗部１６と、閾値電圧の異なるｎ型第１および第２絶縁ゲート電界効果トランジスタＭ１、Ｍ２（以後、ＭＯＳトランジスタという）の直列回路を有し、電源電圧Ｖｄｄのレベルに応じて、帰還抵抗部１６の抵抗値を可変するための制御信号Ａ１もＡ２を出力する制御手段１７と、を具備している。
【００１３】
振動子１１は水晶またはセラミックス振動子である。発振回路１０の基本発振周波数は、振動子１１により決定される。  
反転増幅部１３は、帰還抵抗部１６とともに振動子１１により生成された微弱な振幅の発振信号を、次段のトランジスタが認識できる程度に増幅する。  
帰還抵抗部１６およびキャパシタＣ１、Ｃ２は、安定した発振と発振周波数の精度を向上させるために用いられている。
【００１４】
帰還抵抗部１６のトランスミッションゲート１４、１５は、ｐ型ＭＯＳトランジスタとｎ型ＭＯＳトランジスタが対称形に接続されており、ｎ型ＭＯＳトランジスタに“Ｈ”レベルの信号を印加し、ｐ型ＭＯＳトランジスタに“Ｌ”レベルの信号を印加することにより双方向に導通するので、抵抗素子として用いている。
【００１５】
制御手段１７は、第１閾値電圧Ｖｔｈ１を有し、ゲートｇ１が電源Ｖｄｄに接続され、ソースｓ１が基準電位ＧＮＤに接続された第１ＭＯＳトランジスタＭ１と、第１閾値電圧Ｖｔｈ１より低い第２閾値電圧Ｖｔｈ２を有し、ドレインｄ２が電源Ｖｄｄに接続され、ソースｓ２が第１絶ＭＯＳトランジスＭ１のドレインｄ１に接続され、ゲートｇ２がソースｓ２に接続された第２ＭＯＳトランジスタＭ２と、第１ＭＯＳトランジスタＭ１と第２ＭＯＳトランジスタＭ２を接続するノード１８に接続されたインバータ１９とを具備している。
【００１６】
制御手段１７の制御信号Ａ１はトランスミッションゲート１５のｎ型ＭＯＳトランジスタのゲートに接続され、インバータ１９により制御信号Ａ１が反転した制御信号Ａ２はトランスミッションゲート１５のｐ型ＭＯＳトランジスタのゲートに接続されている。  
発振回路１０の発振出力Ｖｏｕｔは、出力端子２０を介して外部回路（図示せず）に供給される。
【００１７】
図２は制御手段１７の動作を示す図である。ここでは、第１ＭＯＳトランジスタＭ１の第１閾値電圧Ｖｔｈ１が２．０Ｖであり、第１閾値電圧Ｖｔｈ１より小さい第２ＭＯＳトランジスタＭ２の第２閾値電圧Ｖｔｈ２が０．３Ｖとする。
【００１８】
図２に示すように、電源電圧Ｖｄｄが第１ＭＯＳトランジスタＭ１の第１閾値電圧Ｖｔｈ１より大きい場合に、第１ＭＯＳトランジスタＭ１がオンになり、ノード１８の電位は第１ＭＯＳトランジスタＭ１のドレイン・ソース間電圧（Ｖｄｓ１〜ＧＮＤ）になり、この電圧が第２ＭＯＳトランジスタＭ２のゲートｇ２に印加されるので、第２ＭＯＳトランジスタＭ２はオフになる。  
このときのノード１８の電位を制御信号Ａ１の“Ｌ”レベルとし、制御信号Ａ１を反転した制御信号Ａ２を“Ｈ”レベルとしている。
【００１９】
電源電圧Ｖｄｄが第１閾値電圧Ｖｔｈ１より小さくなると、第１ＭＯＳトランジスタＭ１がオフになり、ノード１８の電位はほぼ電源電圧Ｖｄｄより第２ＭＯＳトランジスタの閾値電圧Ｖｔｈ２だけ低い値（Ｖｄｄ−Ｖｔｈ２）になる。この電圧（Ｖｄｄ−Ｖｔｈ２）が第２ＭＯＳトランジスタＭ２のゲートｇ２に印加されるので、第２ＭＯＳトランジスタＭ２はオンになる。  
このときのノード１８の電位を制御信号Ａ１の“Ｈ”レベルとし、制御信号Ａ１を反転した制御信号Ａ２を“Ｌ”レベルとしている。
【００２０】
これにより、電源電圧Ｖｄｄが第１閾値電圧Ｖｔｈ１より大きい場合は、トランスミッションゲート１５は非導通となり、帰還抵抗部１６の抵抗値はトランスミッションゲート１４による抵抗値を示すので、帰還抵抗が高くなる。
【００２１】
一方、電源電圧Ｖｄｄが第１閾値電圧Ｖｔｈ１より小さい場合は、トランスミッションゲート１５が導通し、帰還抵抗部１６の抵抗値はトランスミッションゲート１４、１５の並列抵抗値を示すので、帰還抵抗が低くなる。
【００２２】
その結果、電源電圧Ｖｄｄが第１閾値電圧Ｖｔｈ１より大きい場合は、帰還量を減らして発振量を減少させ、電源電圧Ｖｄｄが第１閾値電圧Ｖｔｈ１より小さい場合は、帰還量を増やして発振量を増加させることが可能である。
【００２３】
従って、電源電圧Ｖｄｄに応じて、発振量が調節できるので、動作電圧範囲の広い発振回路１０が得られる。ここでは、電源電圧Ｖｄｄが１．８Ｖのときに帰還抵抗を減らして帰還量を増やすことにより、発振特性を維持している。
【００２４】
図３は発振回路１０が半導体集積回路に内蔵されて、同一チップ上にモノリシックに集積された半導体集積装置を示す図である。
【００２５】
図３に示すように、本実施例の半導体集積装置３０は、インバータ１２を有する反転増幅部１３と、インバータ１２にそれぞれ並列接続されたトランスミッションゲート１４、１５を有する帰還抵抗部１６と、閾値電圧の異なる第１および第２絶縁ゲート電界効果トランジスタＭ１、Ｍ２の直列回路を有し、電源電圧Ｖｄｄのレベルに応じて、帰還抵抗部１６の抵抗値を可変するための制御信号Ａ１、Ａ２を出力する制御手段１７と備えた発振回路１０と、ＣＰＵ、ＲＡＭ、ＲＯＭ、入出力インターフェースなどを備えたマイクロコンピュータ部３１と、が同一チップ３２上にモノリシックに集積して形成されている。
【００２６】
発振回路１０の発振出力Ｖｏｕｔは、出力端子２０を介してマイクロコンピュータ部３１の波形整形用のインバータ（図示せず）に供給される。  
また、半導体チップ３２上には、両端にキャパシタＣ１、Ｃ２が接続された振動子１１を外付けし、電源を供給するために必要なボンディングパッド３３ａ〜３３ｄが形成されている。
【００２７】
閾値電圧の高い第１ＭＯＳトランジスタＭ１は、例えばチャネルの不純物濃度を低くし、あるいはゲート酸化膜の膜厚を厚くすることにより形成することができる。  
一方、閾値電圧の低い第２ＭＯＳトランジスタＭ２は、例えばチャネルの不純物濃度を高くし、あるいはゲート酸化膜の膜厚を薄くすることにより形成することができる。
【００２８】
以上説明したように、本実施例の発振回路１０は、電源電圧Ｖｄｄに応じて、閾値電圧の異なる第１および第２ＭＯＳトランジスタＭ１、Ｍ２が相補的にオンまたはオフされることにより、制御信号Ａ１、Ａ２を出力する制御手段１７を具備している。
【００２９】
その結果、電源電圧Ｖｄｄに応じて、帰還抵抗部１６の抵抗値を可変し、帰還量を調節することができる。従って、動作電圧範囲の広い発振回路１０が得られる。
【００３０】
制御手段１７は、閾値電圧の異なる２個のＭＯＳトランジスタで構成できるので、回路が簡単で容易に実施できるとともに、チップサイズの増大を抑えることができる。
【００３１】
また、第１および第２ＭＯＳトランジスタＭ１、Ｍ２の閾値電圧をチャネルの不純物濃度と、ゲート酸化膜の膜厚で制御する場合について説明したが、更に第１および第２ＭＯＳトランジスタＭ１、Ｍ２のバックゲート（基板）にバイアス電圧を印加し、基板バイアス効果を利用して閾値電圧をシフトさせ、所定の閾値電圧になるように調整するようにしてもよい。
【００３２】
帰還抵抗部１６のトランスミッションゲート１４は常時導通しているので、抵抗素子で置き換えても構わない。
【実施例２】
【００３３】
図４は本発明の実施例２に係る発振回路の制御手段を示す回路図である。本実施例において、上記実施例１と同一の構成部分には同一符号を付してその部分の説明は省略し、異なる部分について説明する。
【００３４】
本実施例が実施例１と異なる点は、閾値電圧の高い第１ＭＯＳトランジスタを複数のＭＯＳトランジスタの直列回路で置き換えたことにある。
【００３５】
即ち、図４に示すように、本実施例の発振回路の制御手段４１は、第３閾値電圧Ｖｔｈ３を有するｎ型第３ＭＯＳトランジスタＭ３と、ゲートとドレインが接続された２個のｎ型第４ＭＯＳトランジスタＭ４ａ、Ｍ４ｂが直列接続されている。
【００３６】
第３ＭＯＳトランジスタＭ３のゲートｇ３は電源電圧Ｖｄｄに接続され、ドレインｄ３は第２ＭＯＳトランジスタＭ２のソースｓ２に接続されている。  
第４ＭＯＳトランジスタＭ４ａ、Ｍ４ｂは、それぞれゲートｇ４がドレインｄ４に接続されており、所謂ダイオード接続されたＭＯＳトランジスタである。  
即ち、第３ＭＯＳトランジスタＭ３は、ダイオード接続された第４ＭＯＳトランジスタＭ４ａ、Ｍ４ｂによりレベルシフトされている。
【００３７】
これにより、電源電圧Ｖｄｄが第３閾値電圧Ｖｔｈ３と第４ＭＯＳトランジスタＭ４ａ、Ｍ４ｂのゲート・ソース間電圧（Ｖｇｓ４〜Ｖｔｈ３＋Ｖｔｈ４ａ＋Ｖｔｈ４ｂ）との和より大きくなると、第３ＭＯＳトランジスタＭ３がオンになり、第２ＭＯＳトランジスタＭ２がオフになるので、ノード１８の電位は〜Ｖｔｈ３＋２Ｖｄｓ４を示す。
【００３８】
このときのノード１８の電位を制御信号Ａ１の“Ｌ”レベルとし、制御信号Ａ１を反転した制御信号Ａ２を“Ｈ”レベルとしている。
【００３９】
ここで、第３閾値電圧Ｖｔｈ３が０．７Ｖで、第３ＭＯＳトランジスタＭ３と第４ＭＯＳトランジスタＭ４ａ、Ｍ４ｂとが等しい場合には、ノード１８の電位は〜３×０．７Ｖ≒２．１Ｖとなり、第１閾値電圧Ｖｔｈ１（２．０Ｖ）とほぼ同じ値を得ることができる。
【００４０】
以上説明したように、本実施例の発振回路の制御手段４１は、第１トランジスタＭ１を、第３閾値電圧Ｖｔｈ３を有する第３ＭＯＳトランジスタＭ３と、ゲートとドレインが接続された２個の第４ＭＯＳトランジスタＭ４ａ、Ｍ４ｂの直列回路に置き換えている。
【００４１】
その結果、第３ＭＯＳトランジスタＭ３、第４ＭＯＳトランジスタＭ４ａ、Ｍ４ｂを、マイクロコンピュータ部３１に数多く使用される、閾値電圧が〜０．７Ｖのｎ−ＭＯＳトランジスタと同一製造工程で形成できる利点がある。
【００４２】
ここでは、ゲートが電源Ｖｄｄに接続された第３ＭＯＳトランジスタＭ３と、ダイオード接続された第４ＭＯＳトランジスタＭ４ａ、Ｍ４ｂとが直列接続された制御手段４１について説明したが、図５に示すように、ゲートがそれぞれ電源Ｖｄｄに接続されたｎ型第５ＭＯＳトランジスタＭ５ａ、Ｍ５ｂ、Ｍ５ｃが直列接続された制御手段４５であっても構わない。
【００４３】
これにより、電源電圧Ｖｄｄが第５閾値電圧Ｖｔｈ５の３倍より大きくなると、第５ＭＯＳトランジスタＭ５ａ、Ｍ５ｂ、Ｍ５ｃが全てオンになり、第２ＭＯＳトランジスタＭ２がオフになるので、ノード１８の電位は〜３Ｖｔｈ５を示す。
【００４４】
このときのノード１８の電位を制御信号Ａ１の“Ｌ”レベルとし、制御信号Ａ１を反転した制御信号Ａ２を“Ｈ”レベルとしている。
【００４５】
また、第５ＭＯＳトランジスタＭ５ａ、Ｍ５ｂ、Ｍ５ｃの閾値電圧は、互いに異なっていても構わない。  
第５ＭＯＳトランジスタＭ５ａ、Ｍ５ｂ、Ｍ５ｃのそれぞれの閾値電圧の和（Ｖｔｈ５ａ＋Ｖｔｈ５ｂ＋Ｖｔｈ５ｃ）が、第１閾値電圧Ｖｔｈ１に近い値であればよい。
【実施例３】
【００４６】
図６は本発明の実施例３に係る発振回路を示す回路図である。本実施例において、上記実施例１と同一の構成部分には同一符号を付してその部分の説明は省略し、異なる部分について説明する。  
本実施例が実施例１と異なる点は、制御手段１７により反転増幅部のゲインを可変するようにしたことにある。
【００４７】
即ち、図６に示すように、本実施例の発振回路５０は、インバータ１２に並列接続されたトライステートインバータ５１を有する反転増幅部５２と、トランスミッションゲート１４のみを有する帰還抵抗部５３とを具備している。
【００４８】
制御手段１７の制御信号Ａ１はトライステートインバータ５１のイネーブル信号入力端子に供給され、制御信号Ａ１を反転した制御信号Ａ２はトライステートインバータ５１のディゼーブル信号入力端子に供給されている。
【００４９】
電源電圧Ｖｄｄが第１閾値電圧Ｖｔｈ１より大きい場合は、トライステートインバータ５１はオフされてインバータ１２から切離されるので、反転増幅部５２のインバータを構成するトランジスタの実効的なサイズが小さくなり、反転増幅部５２のゲインは小さくなる。
【００５０】
一方、電源電圧Ｖｄｄが第１閾値電圧Ｖｔｈ１より小さい場合は、トライステートインバータ５１はオンされてインバータ１２に接続されるので、反転増幅部５２のインバータを構成するトランジスタの実効的なサイズが大きくなり、反転増幅部５２のゲインが大きくなる。
【００５１】
その結果、電源電圧Ｖｄｄが第１閾値電圧Ｖｔｈ１より大きい場合は、ゲインを減らして発振量を減少させ、電源電圧Ｖｄｄが第１閾値電圧Ｖｔｈ１より小さい場合は、ゲインを増やして発振量を増加させることが可能である。
【００５２】
従って、電源電圧Ｖｄｄに応じて発振量が制御できるので、動作電圧範囲の広い発振回路１０が得られる。
【００５３】
以上説明したように、本実施例の発振回路５０は、制御手段１７により反転増幅部５２のゲインを可変しているので、帰還抵抗を可変する場合にくらべてダイナミックレンジ（可変幅）を広くしやすいという利点がある。
【実施例４】
【００５４】
図７は本発明の実施例４に係る発振回路を示す回路図である。本実施例において、上記実施例１と同一の構成部分には同一符号を付してその部分の説明は省略し、異なる部分について説明する。  
本実施例が実施例１と異なる点は、帰還抵抗部の抵抗値および反転増幅部のゲインを同時に可変するようにしたことにある。
【００５５】
即ち、図７に示すように、本実施例の発振回路６０は、帰還抵抗部１６と、反転増幅部１３と、制御手段１７とを具備している。
【００５６】
電源電圧Ｖｄｄが第１閾値電圧Ｖｔｈ１より大きい場合は、帰還抵抗部１６の抵抗値が大きくなり、且つ反転増幅部５２のゲインは小さくなる。  
一方、電源電圧Ｖｄｄが第１閾値電圧Ｖｔｈ１より小さい場合は、帰還抵抗部１６の抵抗値が小さくなり、且つ反転増幅部５２のゲインが大きくなる。
【００５７】
これにより、電源電圧Ｖｄｄが第１閾値電圧Ｖｔｈ１より大きい場合は、帰還量およびゲインを同時に減少させ、電源電圧Ｖｄｄが第１閾値電圧Ｖｔｈ１より小さい場合は、帰還量およびゲインを同時に増加させることが可能である。
【００５８】
以上説明したように、本実施例の発振回路６０は、制御手段１７により帰還量およびゲインを同時に増減できるので、動作電圧範囲がより広い発振回路６０が得られる利点がある。
【００５９】
ここでは、帰還量およびゲインを同時に増減させる場合について説明したが、帰還量とゲインを相補的に増減させることも可能である。そのためには、帰還抵抗部１６または反転増幅部５２への制御信号Ａ１、Ａ２の供給を逆にすればよい。
【実施例５】
【００６０】
図８は本発明の実施例５に係る発振回路を示す回路図である。本実施例において、上記実施例１と同一の構成部分には同一符号を付してその部分の説明は省略し、異なる部分について説明する。  
本実施例が実施例１と異なる点は、帰還抵抗部の抵抗値および反転増幅部のゲインを独立して可変するようにしたことにある。
【００６１】
即ち、図８に示すように、本実施例の発振回路７０は、帰還抵抗部１６と、帰還抵抗部１６の抵抗値を可変するための制御信号を出力する制御手段１７と、反転増幅部５２と、反転増幅部５２のゲインを可変するための制御信号を出力する制御手段７１とを具備している。
【００６２】
制御手段７１は、第６閾値電圧Ｖｔｈ６を有し、ゲートｇ６が電源Ｖｄｄに接続され、ソースｓ６が基準電位ＧＮＤに接続されたｎ型第６ＭＯＳトランジスタＭ６と、第６閾値電圧Ｖｔｈ６より低いｎ型第７閾値電圧Ｖｔｈ７を有し、ドレインｄ７が電源Ｖｄｄに接続され、ソースｓ７が第６ＭＯＳトランジスＭ６のドレインｄ６に接続され、ゲートｇ７がソースｓ７に接続された第７ＭＯＳトランジスタＭ７と、第６ＭＯＳトランジスタＭ６と第７ＭＯＳトランジスタＭ７を接続するノード７２に接続されたインバータ１９とを具備している。
【００６３】
制御手段７１の制御信号Ｂ１はトライステートインバータ５１のイネーブル信号入力端子に供給され、制御信号Ｂ１を反転した制御信号Ｂ２はトライステートインバータ５１のディゼーブル信号入力端子に供給されている。
【００６４】
図９は制御手段７１の動作を示す図である。ここでは、第６ＭＯＳトランジスタＭ６の第６閾値電圧Ｖｔｈ６が４．０Ｖであり、第６閾値電圧Ｖｔｈ６より小さい第７ＭＯＳトランジスタＭ７の第７閾値電圧Ｖｔｈ７が０．３Ｖとする。
【００６５】
図９に示すように、電源電圧Ｖｄｄが第６ＭＯＳトランジスタＭ６の第６閾値電圧Ｖｔｈ６より大きい場合に、第６ＭＯＳトランジスタＭ６がオンになり、第７ＭＯＳトランジスタＭ７がオフになるので、ノード７２の電位は第６ＭＯＳトランジスタＭ６のドレイン・ソース間電圧を示す。  
このときのノード７２の電位を制御信号Ｂ１の“Ｌ”レベルとし、制御信号Ｂ１を反転した制御信号Ｂ２を“Ｈ”レベルとしている。
【００６６】
電源電圧Ｖｄｄが第６閾値電圧Ｖｔｈ６より小さくなると、第６ＭＯＳトランジスタＭ６がオフになり、第７ＭＯＳトランジスタＭ７がオンになるので、ノード７２の電位は電源電圧Ｖｄｄと第７ＭＯＳトランジスタＭ７のドレイン・ソース間電圧との差の電圧（Ｖｄｄ−Ｖｄｓ７）を示す。  
このときのノード７２の電位を制御信号Ｂ１の“Ｈ”レベルとし、制御信号Ｂ１を反転した制御信号Ｂ２を“Ｌ”レベルとしている。
【００６７】
電源電圧Ｖｄｄが第６閾値電圧Ｖｔｈ６より大きい場合（図中のＳ１）は、反転増幅部５２のゲインが小さく、帰還抵抗部１６の抵抗値が大きい。  
電源電圧Ｖｄｄが第６閾値電圧Ｖｔｈ６より小さく、第１閾値電圧Ｖｔｈ１より大きい場合（図中のＳ２）は、反転増幅部５２のゲインが大きくなるが、帰還抵抗部１６の抵抗値は変らず、大きいままである。  
電源電圧Ｖｄｄが第１閾値電圧Ｖｔｈ１より小さい場合（図中のＳ３）は、帰還抵抗部１６の抵抗値が小さくなるが、反転増幅部５２のゲインは変らず、大きいままである。
【００６８】
その結果、複数の電源電圧、例えば電源電圧Ｖｄｄ＝５Ｖ、３Ｖ、１．８Ｖの各点に応じて、帰還抵抗部１６の抵抗値および反転増幅部５２のゲインを調節することが可能である。
【００６９】
以上説明したように、本実施例の発振回路７０は、制御手段１７、７１により帰還抵抗部１６の抵抗値および反転増幅部５２のゲインを独立に可変することができる。従って、複数の電源電圧Ｖｄｄに応じて発振特性を最適化できる利点がある。
【実施例６】
【００７０】
図１０は本発明の実施例６に係る発振回路を示す回路図である。本実施例において、上記実施例１と同一の構成部分には同一符号を付してその部分の説明は省略し、異なる部分について説明する。  
本実施例が実施例１と異なる点は、帰還抵抗部の抵抗値を２段階で可変するようにしたことにある。
【００７１】
即ち、図１０に示すように、本実施例の発振回路８０は、並列接続された３個のトランスミッションゲート１４、１５、８１を有する帰還抵抗部８２を具備している。
【００７２】
制御手段１７の制御信号Ａ１、Ａ２はトランスミッションゲート１５に供給され、制御手段７１の制御信号Ｂ１、Ｂ２はトランスミッションゲート８１に供給されている。
【００７３】
電源電圧Ｖｄｄが第６閾値電圧Ｖｔｈ６より大きい場合は、トランスミッションゲート１５、８１の両方がオフされて切り離されるので、帰還抵抗部８２の抵抗値はトランスミッションゲート１４の抵抗値を示す。  
電源電圧Ｖｄｄが第６閾値電圧Ｖｔｈ６より小さく、第１閾値電圧Ｖｔｈ１より大きい場合は、トランスミッションゲート１５がオフ、トランスミッションゲート８１がオンされるので、帰還抵抗部８２の抵抗値はトランスミッションゲート１４、８１の並列抵抗値を示す。  
電源電圧Ｖｄｄが第１閾値電圧Ｖｔｈ１より小さい場合は、トランスミッションゲート１５、８１の両方がオンされるので、帰還抵抗部８２の抵抗値はトランスミッションゲート１４、１５、８１の並列抵抗値を示す。その結果、帰還抵抗部８２の抵抗値を２段階に可変することが可能である。
【００７４】
以上説明したように、本実施例の発振回路８０は、２個の制御手段１７、７１を有しているので、帰還量の調整がきめ細かくできる利点がある。
【００７５】
ここでは、帰還抵抗部８２の抵抗値を２段階に可変する場合について説明したが、反転増幅部のゲインを２段階に可変することもできる。  
更に、制御回路を増やすことにより、３段階以上によりきめ細かく可変することもできる。
【図面の簡単な説明】
【００７６】
【図１】本発明の実施例１に係る発振回路を示す回路図。
【図２】本発明の実施例１に係る発発振回路の制御手段の動作を示す図。
【図３】本発明の実施例１に係る発振回路が同一チップ上に集積して形成された半導体集積装置を示す図。
【図４】本発明の実施例２に係る発振回路の制御手段を示す回路図。
【図５】本発明の実施例２に係る発振回路の別の制御手段を示す回路図。
【図６】本発明の実施例３に係る発振回路を示す回路図。
【図７】本発明の実施例４に係る発振回路を示す回路図。
【図８】本発明の実施例５に係る発振回路を示す回路図。
【図９】本発明の実施例５に係る発振回路の制御手段の動作を示す図。
【図１０】本発明の実施例６に係る発振回路を示す回路図。
【符号の説明】
【００７７】
１０、５０、６０、７０、８０  発振回路
１１  振動子
１２、１９  インバータ
１３、５２  反転増幅部
１４、１５、８１  トランスミッションゲート
１６、５３、８２  帰還抵抗部
１７、４１、４５、７１  制御手段
１８、７２  接続ノード
２０  出力端子
２２  電流比選択回路
３０  半導体集積装置
３１  マイクロコンピュータ部
３２  半導体チップ
３３ａ〜３３ｅ  ボンディングパッド
５１  トライステートインバータ
Ｃ１、Ｃ２  キャパシタ
Ｒ１  出力抵抗
Ｍ１  ｎ型第１ＭＯＳトランジスタ
Ｍ２  ｎ型第２ＭＯＳトランジスタ
Ｍ３  ｎ型第３ＭＯＳトランジスタ
Ｍ４ａ、Ｍ４ｂ  ｎ型第４ＭＯＳトランジスタ
Ｍ５ａ、Ｍ５ｂ、Ｍ５ｃ  ｎ型第５ＭＯＳトランジスタ
Ｍ６  ｎ型第６ＭＯＳトランジスタ
Ｍ７  ｎ型第７ＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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