(57)【要約】【課題】     容量シミュレータを用いた半導体装置設計方法とこれを用いた半導体装置の製造方法を提供することである。【解決手段】半導体基板と、前記半導体基板上に形成される絶縁体と、前記絶縁体上に形成される電極と、を有する半導体装置の製造方法であって、  前記半導体基板の一部領域と、前記絶縁体と、前記絶縁体上に形成される電極の一部領域とを電気的性質により導体および誘電体と近似して容量を算出する半導体装置の設計方法と、算出された容量が最適値となるように、前記絶縁体および前記電極のサイズを調整することを特徴とする半導体装置の製造方法が提供される。【選択図】    図１
2008244297.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、前記半導体基板上に形成される絶縁体と、前記絶縁体上に形成される電極と、を有する半導体装置の設計方法であって、
前記半導体基板の一部領域と、前記絶縁体と、前記絶縁体上に形成される電極の一部領域とを電気的性質により導体および誘電体と近似して容量を算出することを特徴とする半導体装置の設計方法。
【請求項２】
半導体基板と、前記半導体基板上に絶縁体を介して形成される第１のゲート電極と、前記第１のゲート電極上に絶縁体を介して形成される前記第２のゲート電極と、を有するメモリセルがＸＹ方向に複数配置される半導体装置の設計方法であって、
前記半導体基板の一部領域と、前記絶縁体と、前記第２のゲート電極の一部領域とを電気的性質により導体および誘電体と近似して容量を算出することを特徴とする半導体装置の設計方法。
【請求項３】
任意のメモリセル下の半導体基板に形成される反転層部分を導体、これに隣接するメモリセル下の半導体基板を誘電体と近似して、隣接するメモリセルとの静電容量を算出することを特徴とする請求項２記載の半導体装置の設計方法。
【請求項４】
任意のメモリセルの第１のゲート電極中または第２のゲート電極中に形成される空乏層部分を誘電体と近似して、隣接するメモリセルとの静電容量を算出することを特徴とする請求項２および３記載の半導体装置の設計方法。
【請求項５】
半導体基板と、前記半導体基板上に形成される絶縁体と、前記絶縁体上に形成される電極と、を有する半導体装置の製造方法であって、
前記半導体基板の一部領域と、前記絶縁体と、前記絶縁体上に形成される電極の一部領域とを電気的性質により導体および誘電体と近似して算出される容量が最適値となるように、前記絶縁体および前記電極のサイズを調整することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に設計方法およびこれを用いた製造方法に関し、特に、寄生容量を考慮した半導体装置の設計方法およびこれを用いた製造方法に関する。
【背景技術】
【０００２】
不揮発性半導体装置のメモリセルは、半導体基板上にゲート絶縁膜を介して形成されるフローティングゲートと、このフローティングゲート上に絶縁膜を介して形成されるをコントロールゲートから構成される。両者は絶縁膜により静電的に結合しており、コントロールゲートに電圧が印加されると、その電圧が絶縁膜を介してフローティングゲートに伝わる。フローティングゲートに印加する電圧に応じて、フローティングゲートとシリコン基板（Ｓｉ）間に発生する電界によって、ゲート絶縁膜のトンネル効果が起こり、フローティングゲートへの電子の注入および放出がなされる。このように、不揮発性半導体装置は、フローティングゲートに電子を注入および放出させることで、書き込みおよび消去動作を行っている。
【０００３】
このため、メモリセルの構造を設計するにあたっては、隣接セルからの電位の影響を正確に見積もり、これを一定値以下に抑える必要がある。  
例えば特許文献１では、ゲート容量のカップリング比を算出するために参照トランジスタを設ける方法が提案され、カップリング比を正確に評価してコントロールゲート電圧を設定する方法が提案されている。
【０００４】
いろいろなシミュレーションも活用されており、文献２に表すようにプロセスシミュレーションとデバイスシミュレーションを組み合わせることで、より正確な容量シミュレーションを行う方法などが提案されている。
【０００５】
しかしながら、プロセスシミュレーションやデバイスシミュレーションを用いたのでは莫大な時間を要し、設計値を速やかに製品フィードバックさせることが困難であった。
【特許文献１】特開２００６−１９６１１４
【特許文献２】特開２００１−２８４０５
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、容量シミュレータを用いた半導体装置設計方法とこれを用いた半導体装置の製造方法を提供する。
【課題を解決するための手段】
【０００７】
本発明の一態様によれば、  
半導体基板と、前記半導体基板上に形成される絶縁体と、前記絶縁体上に形成される電極と、を有する半導体装置の設計方法であって、
前記半導体基板の一部領域と、前記絶縁体と、前記絶縁体上に形成される電極の一部領域とを電気的性質により導体および誘電体と近似して容量を算出することを特徴とする半導体装置の設計方法が提供される。
【０００８】
また、本発明の他の一態様によれば、
半導体基板と、前記半導体基板上に形成される絶縁体と、前記絶縁体上に形成される電極と、を有する半導体装置の製造方法であって、
前記半導体基板の一部領域と、前記絶縁体と、前記絶縁体上に形成される電極の一部領域とを電気的性質により導体および誘電体と近似して算出される容量が最適値となるように、前記絶縁体および前記電極のサイズを調整することを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【０００９】
本発明によれば、半導体装置において、セル間の干渉効果を正確に算出することが可能となる。
【発明を実施するための最良の形態】
【００１０】
以下、図面を参照しつつ本発明の実施の形態について説明する。  
図１は、ＮＡＮＤ型フラッシュメモリの一部を表した模式図である。シリコン基板１上にゲート絶縁膜２を介してフローティングゲート３が形成される。シリコン基板１には素子分離のため、ＳＴＩ（Shallow Trench Isolation）４が形成される。フローティングゲート３とＳＴＩ４上には、絶縁膜５を介してコントロールゲート６、８、９が形成される。１つのメモリセルは、フローティングゲート３とコントロールゲート６で構成されるため、本図中にはメモリセルアレイの１部である９つのメモリセルが表されていることになる。実際には、Ｙ方向にはセレクトゲート７に挟まれる形で、例えば１６個のメモリセルが、Ｘ方向にも例えば１６個のメモリセルがコントロールゲート６を共有する形で連続的に形成される。図中に矢印で示したＸ−Ｙ断面とＸ−Ｚ断面が交差する位置に配置されるメモリセルに着目した場合、このメモリセルは８つのメモリセルに囲まれていることになる。
【００１１】
図２は、図１中のＸ方向断面から見た模式断面図（ａ）と、Ｙ方向断面から見た模式断面図（ｂ）である。  
メモリセルはＸ方向にコントロールゲート８を共有し、Ｙ方向に隣接するメモリセルと等間隔に配置されているのが分かる。着目セルに対して書き込み動作が行われるときには、着目セルのコントロールゲート８に高電圧が印加されるだけでなく、隣り合うコントロールゲート６、９にも、それぞれのメモリセルトランジスタを導通させるための中間電圧が印加される。着目セルは、フローティングゲートに電子を注入する書き込み時に、これら隣接セルの影響を受けることになる。
【００１２】
図３は、着目セルのフローティングゲートとそれを取り囲むメモリセルのフローティングゲートの間に発生する静電容量の関係を表す模式図（ａ）と、着目セルのシリコン基板とコントロールゲートとの間に発生する静電容量の関係を表す模式図（ｂ）である。  図３（ａ）に表すように、斜線で表した着目セルのフローティングゲート（ＦＧ）とＸ方向に隣接して配置されるフローティングゲートＦＧ１、ＦＧ２との間にはそれぞれＣｆｇｘの静電容量が発生し、Ｙ方向に隣接して配置されるフローティングゲートＦＧ３、ＦＧ４との間にはそれぞれＣｆｇｙの静電容量が発生し、斜め方向に配置されるフローティングゲートＦＧ５、ＦＧ６、ＦＧ７、ＦＧ８との間にはそれぞれＣｆｇｘｙの静電容量が発生する。  
また、図３（ｂ）に表すように、斜線で表した着目セルのフローティングゲート（ＦＧ）とシリコン基板Ｓｉとの間にはＣｔｕｎの静電容量が発生し、コントロールゲートＣＧとの間にはＣｏｎｏの静電容量が発生する。
【００１３】
着目メモリセルのカップリング比は、隣接するメモリセルとの間に上記静電容量を用いて、以下の式で表すことができる。  
【数１】
2008244297.tif 000003
また、着目メモリセルと隣接するメモリセルとのセル間干渉効果ΔＶｆｇは、上記静電容量を用いて以下の式より算出することができる。  
【数２】
2008244297.tif 000004
設計時には、こうして求めたセル間干渉効果ΔＶｆｇは正確に見積もり、その影響を一定値以下に抑える必要がある。このため、着目セルの隣接セルとの静電容量の容量計算のシミュレーションが重要となる。
【００１４】
静電容量を算出する方法としては、ポアソン方程式を用いる方法を採用する。  
ポアソンの方程式においては、導体と誘電体に大別しなければならないため、半導体装置をその電気的特性に応じて導体および誘電体をして近似する。例えば、シリコン基板やコントロールゲートなどの半導体部分を導体として、ゲート酸化膜、ＳＴＩなどの絶縁膜を誘電体として扱えばよい。
【００１５】
このように、ポアソン方程式を採用した容量シミュレータを用いて隣接セルとの静電容量を算出することで、デザインルールが１００nmを越えるＮＡＮＤ型フラッシュメモリにおいて、実測との差を１０パーセント以内で見積もることができる。  
通常、同様のシミュレーションはデバイスシュミレーションを用いて行うことが多い。デバイスシミュレーションを用いると多大な時間を要する。本発明の実施の形態では容量シミュレータを用いたシミュレーションなので、短時間で結果を得ることが可能となり、シミュレーション結果に応じた設計値の変更にも柔軟に対応することが可能となる。  次に、急速に微細化が進むフラッシュメモリに対応した、静電容量の算出方法について説明する。  
先に説明した実施の形態においては、シリコン基板の全領域を導体として近似し、容量シミュレータを用いて静電容量の算出を行った。これに、半導体装置の空乏層についての近似を加えたものが、次に説明する実施の形態である。
【００１６】
半導体では電圧が印加されるとキャリアが移動し、絶縁体との界面ではキャリアが存在しない空乏層を形成する。空乏層はキャリアが存在しないため誘電体として振舞う。そこで、シリコン基板の空乏化した部分を誘電体として近似し、空乏化していない部分を導体として扱う近似を先の実施の形態に加える。
【００１７】
図４は、シリコン基板の一部に誘電体近似を加えた実施の形態を表す模式図である。本図は、矢印で表した着目セルについて読み込み動作を行う場合を表している。例えば、対象とするセルに対して「１」を書き込んだ後、隣のセルに「２」を書き込むとする。すると、「２」を書き込んだ後では、その「２」を書き込んだセルからの電界の影響で、「１」を書き込んだセルのしきい値がずれてしまう。本発明は、このようなセル間干渉を考慮したものである。
【００１８】
すなわち、「１」を書き込んだセルは、「２」を書き込んだセルの影響を受けてしきい値がずれているが、その「２」を書き込んだセルからの電界の伝わり方は、「２」を書き込んだセルの基板が空乏化している時と、空乏化していない時と、で異なる。本発明は、この効果を考慮して空乏化近似を実行する。
【００１９】
読み込み動作においては、コントロールゲート８の電圧をマイナス３ボルトからプラス３ボルトまで上昇させる。ここでもし対象セルの書き込み状態がプラス０．５ボルトに相当するなら、コントロールゲート８の電圧が０．５ボルトの時にチャネルが開いて電流が流れ、プラス０．５ボルトの書き込み状態が識別されることになる。
【００２０】
この時、ＳＴＩ４を挟んだ隣のセル（Ｘ方向のとなりのセル）でも同じ動作が実行されている。すなわち、隣のセルの書き込み状態がマイナス３ボルトなら、コントロールゲート８の電圧印加（マイナス３ボルト → プラス３ボルト）の最初の段階でいきなり反転してしまうので、隣のセルのＳｉ基板は、導体近似をする。
【００２１】
一方、隣のセルの書き込み状態がプラス３ボルトなら、対象セルの読み込み動作（プラス０．５ボルトで反転）の間、ずっと空乏化していることとなる。このように空乏化しているＳｉ基板を誘電体で近似したものが、誘電体近似モデルである。
【００２２】
図５は、フラッシュメモリのゲート幅とセル間干渉効果によるしきい値Ｖｔｈ変動を表す図表である。  
図５（ａ）に表すように、図１の方向断面から見た場合のフローティングゲートおよびコントロールゲートの幅をゲート幅（Ｗ）としたときの、隣接セル間の寄生容量によるしきい値Ｖｔｈ変動を図５（ｂ）に表している。ここでの誘電率には、例えばシリコンの比誘電率として実測された１１．４を採用する。  
図５（ｂ）より、シリコン基板全体を導体近似した場合に比べて、着目セルのチャネル領域以外のシリコン基板を誘電体近似した本実施の形態において、誤差が７パーセント以内という極めて実測値に近い値が算出されていることが分かる。
【００２３】
今後、メモリセルのデザインルールが１００ｎｍ以下に移行していく場合においては、本実施の形態を採用することで、より正確なセル間干渉効果をシミュレートすることが可能となる。
【００２４】
次に、コントロールゲートに発生する空乏層を誘電体として近似した場合の実施の形態を説明する。  
図６は、コントロールゲートに誘電体近似を加えた実施の形態を表す模式図である。コントロールゲートには、導電性を高めるためにリン（Ｐ）をドーピングしたポリシリコンが使われ、電圧が印加されるとコントロールゲートの一部領域が空乏化する。この空乏層の厚さは数ナノメータであり、この部分は誘電体として作用する。このため、図中に表すように、空乏層厚に相当する誘電体層１２を絶縁膜５との界面に設けてシミュレーションを行えばよい。
【００２５】
先に説明した実施の形態に、本実施の形態を追加することで、より正確なシミュレーション結果を得ることができ、フラッシュメモリのセル間干渉効果を正確に見積もることが可能となる。従来、デバイスシミュレーションやプロセスシミュレーションを用いて膨大な時間を要していたシミュレーションを短時間で行うことができるようになる。
【００２６】
これまで、本発明の実施の形態について図面を用いて説明してきたが、本発明はこれらの実施の形態の限りではない。例えばＮＡＮＤ型フラッシュメモリのみならずＮＯＲ型フラッシュメモリへの適用も可能である。
【図面の簡単な説明】
【００２７】
【図１】ＮＡＮＤ型フラッシュメモリの一部を表した模式図である。
【図２】図１中のＸ方向断面から見た模式断面図と、Ｙ要綱から見た模式断面図である。
【図３】着目セルのフローティングゲートに発生する静電容量の関係を表す模式図である。
【図４】シリコン基板の一部に誘電体近似を加えた実施の形態を表す模式図である。
【図５】フラッシュメモリのゲート幅とセル間干渉効果によるしきい値Ｖｔｈ変動を表す図表である。
【図６】コントロールゲートに誘電体近似を加えた実施の形態を表す模式図である。
【符号の説明】
【００２８】
１、１１    シリコン基板
２    ゲート絶縁膜
３    フローティングゲート
４    ＳＴＩ
５    絶縁膜
６、８、９    コントロールゲート
７    セレクトゲート
８    ゲート絶縁膜
１０    チャネル深さに相当する部分
１２    空乏層厚に相当する誘電体層
【図１】
2008244297.tif 000005
【図２】
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【図３】
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【図４】
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【図５】
2008244297.tif 000009
【図６】
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