(57)【要約】【課題】短ゲート長のゲート電極を有する半導体装置の製造方法を提供すること。【解決手段】本発明は、半導体基板１０上にゲート電極１４を形成する領域を規定するダミーゲート１２を形成する工程と、半導体基板１０表面に対して垂直方向の指向性スパッタであるコリメートスパッタ、ロングスロースパッタおよびイオンビームスパッタのいずれかにより半導体基板１０上に表面膜１６を形成する工程と、ダミーゲート１２の側壁に形成された表面膜１６を除去する工程と、ダミーゲート１２を除去する工程と、半導体基板１０上のダミーゲート１２を除去した領域にゲート電極１４を形成する工程と、を有する半導体装置の製造方法である。【選択図】  図４
2008193005.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上にゲート電極を形成する領域を規定するダミーゲートを形成する工程と、
前記半導体基板表面に対して垂直方向の指向性スパッタであるコリメートスパッタ、ロングスロースパッタおよびイオンビームスパッタのいずれかにより前記半導体基板上に表面膜を形成する工程と、
前記ダミーゲートの側壁に形成された前記表面膜を除去する工程と、
前記ダミーゲートを除去する工程と、
前記半導体基板上の前記ダミーゲートを除去した領域に前記ゲート電極を形成する工程と、を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記表面膜を除去する工程は、ウエットエッチングにより実行されることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記ダミーゲートはフォトレジストで形成されることを特徴とする請求項１または２記載の半導体装置の製造方法。
【請求項４】
前記ダミーゲート全面にドライエッチングを施すことで、前記ダミーゲートの幅を挟幅化させる工程を有することを特徴とする請求項３記載の半導体装置の製造方法。
【請求項５】
前記表面膜はＳｉ、ＳｉＯ２、ＳｉＮおよびＳｉＯＮのいずれかであることを特徴とする請求項１から４のいずれか一項記載の半導体装置の製造方法。
【請求項６】
前記半導体装置はＭＥＳＦＥＴおよびＨＥＭＴのいずれか一方であることを特徴とする請求項１から５のいずれか一項記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法に関し、より詳細には、短ゲート長のゲート電極を有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＧａＡｓ等の化合物半導体を用いたショットキー型電界効果トランジスタであるＭＥＳＦＥＴ（Ｍｅｔａｌ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）やＨＥＭＴ（Ｈｉｇｈ  Ｅｌｅｃｔｒｏｎ  Ｍｏｂｉｌｉｔｙ  Ｔｒａｎｓｉｓｔｏｒ）は、高周波数、高出力用途のＭＭＩＣ（Ｍｉｃｒｏｗａｖｅ  Ｍｏｎｏｌｉｔｈｉｃ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）等に用いられている。近年、ＭＥＳＦＥＴやＨＥＭＴにおいて、高周波特性を向上させるためにゲート長を短くすることが重要となってきている。
【０００３】
短ゲート長のゲート電極を形成する方法として様々な方法が考えられている。例えば、特許文献１には、半導体基板上に形成したダミーゲートの幅を酸素プラズマによるドライエッチングで挟幅化した後、半導体基板上にＳｉＯ２膜を形成する。その後、ダミーゲートを除去し、その除去した領域にゲート電極を形成することで、短ゲート長のゲート電極を形成する方法が開示されている。
【特許文献１】特開平１０−１２５６９８
【発明の開示】
【発明が解決しようとする課題】
【０００４】
特許文献１に係るゲート電極を形成する方法は、ダミーゲートの幅でゲート長が規定されることが理想である。しかしながら実際は、半導体基板上にＳｉＯ２膜を形成する際、ダミーゲートの側壁にもＳｉＯ２膜が厚く形成するため、ゲート長がダミーゲートの幅より長くなってしまう。このため、短ゲート長のゲート電極が得られないという課題がある。
【０００５】
本発明は、上記課題に鑑みなされたものであり、短ゲート長のゲート電極を有する半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明は、半導体基板上にゲート電極を形成する領域を規定するダミーゲートを形成する工程と、前記半導体基板表面に対して垂直方向の指向性スパッタであるコリメートスパッタ、ロングスロースパッタおよびイオンビームスパッタのいずれかにより前記半導体基板上に表面膜を形成する工程と、前記ダミーゲートの側壁に形成された前記表面膜を除去する工程と、前記ダミーゲートを除去する工程と、前記半導体基板上の前記ダミーゲートを除去した領域に前記ゲート電極を形成する工程と、を有することを特徴とする半導体装置の製造方法である。本発明によれば、指向性スパッタを用いることで、ダミーゲートの側壁に形成される表面膜の厚さを薄くすることができるため、短ゲート長のゲート電極を形成することが可能となる。
【０００７】
上記構成において、前記表面膜を除去する工程は、ウエットエッチングにより実行される構成とすることができる。この構成によれば、ダミーゲートの側壁に形成された表面膜を選択的にエッチングすることができる。
【０００８】
上記構成において、前記ダミーゲートはフォトレジストで形成される構成とすることができる。
【０００９】
上記構成において、前記ダミーゲート全面にドライエッチングを施すことで、前記ダミーゲートの幅を挟幅化させる工程を有する構成とすることができる。この構成によれば、より幅の狭いダミーゲートを得るこができる。
【００１０】
上記構成において、前記表面膜はＳｉ、ＳｉＯ２、ＳｉＮおよびＳｉＯＮのいずれかである構成とすることができる。この構成によれば、指向性スパッタで形成することが可能で、かつフッ酸またはバッファードフッ酸によりウエットエッチングすることが可能な表面膜を得ることができる。
【００１１】
上記構成において、前記半導体装置はＭＥＳＦＥＴおよびＨＥＭＴのいずれかである構成とすることができる。
【発明の効果】
【００１２】
本発明によれば、半導体基板表面に対して垂直方向の指向性スパッタを用い半導体基板上に表面膜を形成することにより、ダミーゲートの幅でゲート長を規定することが可能となるため、短ゲート長のゲート電極を有する半導体装置を得ることができる。
【発明を実施するための最良の形態】
【００１３】
まず、発明者が特許文献１に係るゲート電極の製造方法の課題を明確にするために行った実験について説明する。図１（ａ）から図２（ｃ）は実験を行った比較例１に係るゲート電極の製造方法を説明するための断面図である。図１（ａ）を参照に、半導体基板１０上にフォトレジストを用い、ダミーゲート１２を形成する。ダミーゲート１２の幅Ｌ１ａは０．３μｍ、高さは５００ｎｍである。図１（ｂ）を参照に、酸素プラズマによりダミーゲート１２全面をドライエッチングしてダミーゲート１２の幅を挟幅化させる。これにより、ダミーゲート１２の幅Ｌ１ｂは０．１μｍとなる。図１（ｃ）を参照に、半導体基板１０上にＳｉＯ２からなる表面膜１６をスパッタを用い形成する。表面膜１６の膜厚は３００ｎｍである。ここで用いたスパッタは一般的なスパッタであり、等方的に表面膜１６がスパッタされるため、ダミーゲート１２の側壁にも十分な厚さｔ１の表面膜１６が形成される。
【００１４】
図２（ａ）を参照に、ダミーゲート１２の側壁に形成された表面膜１６をバッファードフッ酸によるウエットエッチングで除去する。ウエットエッチングの時間は１分間である。ダミーゲート１２の側壁に形成された表面膜１６は脆いためウエットエッチングが進みやすい。このため、ダミーゲート１２の側壁と半導体基板１０の表面との境界領域Ａに形成された表面膜１６もウエットエッチングが進み、これにより、ダミーゲート１２から０．０５μｍの範囲で半導体基板１０表面の表面膜１６が除去される。図２（ｂ）を参照に、ダミーゲート１２をリフトオフにより除去する。これにより、半導体基板１０表面に開口部１８が形成される。開口部１８の幅Ｌ２は０．２μｍである。図２（ｃ）を参照に、開口部１８にゲート電極１４を形成する。ゲート電極１４のゲート長Ｌ３は０．２μｍとなる。これにより、比較例１に係るゲート電極の製造が完了する。
【００１５】
比較例１の製造方法によれば、図２（ｃ）に示すように、ゲート電極１４のゲート長Ｌ３は０．２μｍとなり、ダミーゲート１２の幅Ｌ１ｂの０．１μｍよりも長くなる。このように、比較例１の製造方法では、ゲート長Ｌ３はダミーゲート１２の幅Ｌ１ｂで規定されず、ダミーゲート１２の幅Ｌ１ｂより長くなるという課題がある。
【００１６】
以下、上記課題を解決するための実施例について説明する。
【実施例１】
【００１７】
図３（ａ）から図５（ｃ）は本発明の実施例１に係るＭＥＳＦＥＴの製造方法を示す断面図である。図３（ａ）を参照に、ＧａＡｓ基板からなる半導体基板１０内に、例えばＭｇをイオン注入することでｐ型領域２０を形成し、例えばＳｉ＋をイオン注入することでｎ型能動層２２を形成する。半導体基板１０上にＥＣＲプラズマＣＶＤ（Ｅｌｅｃｔｒｏｎ  Ｃｙｃｌｏｔｒｏｎ  Ｒｅｓｏｎａｎｃｅ  Ｐｌａｓｍａ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）を用い、ＳｉＮ層２４を形成する。図３（ｂ）を参照に、ゲート電極１４を形成すべき領域の半導体基板１０上に、ｉ線ステッパを用いフォトレジストによりゲート電極１４を形成する領域を規定するダミーゲート１２を形成する。ダミーゲート１２の幅Ｌ１ａは０．３μｍ、高さは５００ｎｍである。図３（ｃ）を参照に、ダミーゲート１２をマスクとしてセルフアラインイオン注入により、例えばＳｉ＋をドープして半導体基板１０内にｎ型能動層２２よりドープ濃度が高いｎ＋領域２６を形成する。その後、ダミーゲート１２の幅Ｌ１ａを細める目的で、酸素プラズマでダミーゲート１２全面をドライエッチングすることにより、ダミーゲート１２の幅を挟幅化させる。再度、ダミーゲート１２をマスクとして半導体基板１０内に、例えばＳｉ＋をドープして、ｎ型能動層２２よりドープ濃度が高くｎ＋領域２６よりドープ濃度が低いｎ´領域２８を形成する。
【００１８】
図４（ａ）を参照に、再度、酸素プラズマでダミーゲート１２全面をドライエッチングすることによりダミーゲート１２の幅を挟幅化させる。これにより、ダミーゲート１２の幅Ｌ１ｂは０．１μｍとなる。ダミーゲート１２をマスクとしてセルフアラインイオン注入により、例えばＳｉ＋をドープすることで半導体基板１０内にｎ型能動層２２よりドープ濃度が高くｎ´領域２８よりドープ濃度が低いｎ´´領域３０を形成する。このように、ｎ型能動層２２からｎ´´領域３０、ｎ´領域２８およびｎ＋領域２６と段階的にドープ濃度の高い不純物領域を設けることで、ｎ＋領域２６間に電圧を印加した場合に電界強度が局部的に集中することが避けられ、耐電圧性を上げることができる。図４（ｂ）を参照に、半導体基板１０上にコリメートスパッタによりＳｉＯ２である表面膜１６を形成する。表面膜１６の厚さは３００ｎｍである。ここで用いたコリメートスパッタは、半導体基板１０表面の垂直方向とスパッタ装置のＳｉＯ２ターゲット表面の垂直方向とが合致するように半導体基板１０を固定する方法である。これにより、半導体基板１０表面に対して主に垂直方向にスパッタが進む指向性スパッタを実現することができる。指向性スパッタであるコリメートスパッタを用いて表面膜１６を形成することで、ダミーゲート１２の側壁に形成される表面膜１６の厚さｔ２を非常に薄くすることができる。
【００１９】
図４（ｃ）を参照に、ダミーゲート１２の側壁に形成された表面膜１６をバッファードフッ酸によるウエットエッチングで除去する。ダミーゲート１２の側壁に形成された表面膜１６は脆くウエットエッチングが進みやすいが、半導体基板１０表面に形成された表面膜１６は硬いためウエットエッチングが進みにくい。このため、ダミーゲート１２の側壁に形成された表面膜１６を選択的にエッチングすることができる。また、ダミーゲート１２の側壁に形成された表面膜１６は非常に薄いため、バッファードフッ酸によるウエットエッチングの時間は１０秒間と短い。これらより、ダミーゲート１２の側壁と半導体基板１０の表面との境界領域Ａの半導体基板１０表面に形成された表面膜１６は、ほとんどウエットエッチングが進まないため除去されずに済む。
【００２０】
図５（ａ）を参照に、ダミーゲート１２をその上に形成された表面膜１６とともにリフトオフにより除去する。これにより、半導体基板１０上に開口部１８が形成される。開口部１８の幅Ｌ２は０．１μｍである。図５（ｂ）を参照に、所定のパターン形成をしたフォトレジストをマスクとしてｎ＋領域２６上の表面膜１６をエッチングする。その後、さらに所定のパターン形成をしたフォトレジストをマスクとして開口部１８および表面膜１６がエッチングされたｎ＋領域２６上のＳｉＮ層２４をエッチングする。図５（ｃ）を参照に、開口部１８の半導体基板１０上に半導体基板１０側から、例えばＴｉ（チタン）／Ｐｔ（白金）／Ａｕ（金）を蒸着し、リフトオフすることでゲート電極１４を形成する。ゲート電極１４のゲート長Ｌ３は０．１μｍとなる。さらに、ｎ＋領域２６上に半導体基板１０側から、例えばＡｕＧｅ／Ｎｉ／Ａｕを蒸着し、リフトオフすることでオーミック電極３２を形成する。これにより、実施例１に係るＭＥＳＦＥＴの製造が完了する。
【００２１】
実施例１によれば、図４（ｂ）に示すように、半導体基板１０表面に対して垂直方向の指向性スパッタであるコリメートスパッタを用いて表面膜１６の形成を行っている。一般的にコリメートスパッタは、被着対象物の表面から垂直方向に堆積できるため、多層配線の上下を接続するスルーホールにメタルを埋め込む場合のような、アスペクト比の高い開口への堆積方法として用いられている。しかしながら、本発明はコリメートスパッタによる堆積の垂直方向性ではなく、ダミーゲート１２の側壁への堆積の少なさに着目し、表面膜１６の形成に用いている。また、ダミーゲート１２の側壁は、ダミーゲート１２の両側にソースおよびドレイン領域であるｎ＋領域２６があることから、配線間スルーホールのように側壁で囲まれた領域ではなく、十分に開放された領域である。つまり、本発明はコリメートスパッタの従来の用途である、狭い開口への堆積とは異なる用途に用いている。また、一般的なコリメートスパッタは、ステンレスやタングステンの材料からなるコリメータ（絞り）を被着対象物の手前に配置して堆積を行う。このため、コリメータにより堆積量が少なくなることから、堆積レートが小さくなるというデメリットが存在する。これらより、本発明はコリメートスパッタを従来とは異なる用途に用い、しかも、コリメートスパッタは一般的な堆積方法に比べ堆積レートが遅くなるという、一見、デメリットも存在する方法であることから、単なる技術の転用でないといえる。本発明のように、半導体基板１０表面に対して垂直方向にコリメートスパッタを用いることで、ダミーゲート１２の側壁に形成される表面膜１６の厚さｔ２を比較例１に比べて非常に薄くすることができる。このため、ダミーゲート１２の側壁に形成された表面膜１６をバッファードフッ酸によるウエットエッチングで除去する際、ウエットエッチングの時間が比較例１では１分間であったが、実施例１では１０秒間と短い時間で済む。
【００２２】
このように、実施例１では比較例１に比べてバッファードフッ酸によるウエットエッチングの時間が短くなるため、図４（ｃ）に示すように、境界領域Ａの半導体基板１０表面に形成された表面膜１６はほとんどウエットエッチングが進まず除去されない。よって、比較例１のようにダミーゲート１２から０．０５μｍの範囲で半導体基板１０表面に形成された表面膜１６が除去されるということが起こらない。このため、図５（ａ）に示すように、ダミーゲート１２を除去することで形成される開口部１８の幅Ｌ２をダミーゲート１２の幅Ｌ１ｂと同じ幅の０．１μｍにすることができる。よって、図５（ｃ）に示すように、開口部１８に形成されるゲート電極１４のゲート長Ｌ３もダミーゲート１２の幅Ｌ１ｂと同じ幅の０．１μｍにすることができる。これらより、実施例１では、ゲート長Ｌ３をダミーゲート１２の幅Ｌ１ｂで規定することが可能となり、比較例１に比べて短ゲート長のゲート電極１４を製造することが可能となる。
【００２３】
また、実施例１によれば、図４（ａ）に示すように、フォトレジストでダミーゲート１２を形成した後、酸素プラズマでダミーゲート１２全面をドライエッチングすることで、ダミーゲート１２の幅を挟幅化させている。このため、フォトプロセスで形成可能なダミーゲート１２の最小幅よりさらに細い幅のダミーゲート１２を得ることができる。例えば、ｉ線ステッパを用いてダミーゲート１２の形成を行うと、形成可能なダミーゲート１２の最小幅は０．３μｍであるが、その後、酸素プラズマでダミーゲート１２全面をドライエッチングすることで、ダミーゲート１２の幅を例えば０．１μｍ等、０．３μｍ以下に挟幅化させることができる。このように、ダミーゲート１２全面に酸素プラズマによるドライエッチングを行い、ダミーゲート１２の幅を挟幅化させることで、より細い幅のダミーゲート１２を形成することができ、これにより、ダミーゲート１２の幅Ｌ１ｂで規定されるゲート長Ｌ３もより短くすることができる。
【００２４】
さらに、実施例１によれば、コリメートスパッタを用い表面膜１６の形成を行っているが、ロングスロースパッタおよびイオンビームスパッタ等、指向性スパッタであればその他の方法を用いることができる。これらの方法を用いても、ダミーゲート１２の側壁に形成される表面膜１６の厚さｔ２を非常に薄くすることができるため、短ゲート長のゲート電極１４の製造が可能となる。なお、一般的なコリメートスパッタとは、コリメータを半導体基板１０の手前に設け、半導体基板１０に対して垂直に近いスパッタ粒子のみを通過させる方法である。ロングスロースパッタは、半導体基板１０とターゲットとの距離を従来のスパッタより大きくすることで、半導体基板１０に対して垂直に近いスパッタ粒子のみが半導体基板１０に達するようにする方法である。イオンビームスパッタは、チャンバーの外にイオン源を設けることができるため、チャンバー内でプラズマを発生させる必要がなくなり、高真空（例えば、２．０×１０−５ｔｏｒｒ以下）が可能になる。このため、従来のスパッタに比べ高真空中でスパッタを行うことができるので、スパッタ粒子の散乱が抑えられ、半導体基板１０に対して垂直にスパッタ粒子を当てることができる方法である。
【００２５】
しかしながら、コリメートスパッタはコリメータによって堆積量が少なくなるため、堆積レートが遅くなってしまう。ロングスロースパッタにおいても、半導体基板１０とターゲットとの間の距離が長い（例えば１０ｃｍ以上）ため、堆積レートが遅くなってしまう。イオンビームスパッタにおいても、従来のスパッタに比べ堆積レートが１／１０程度となってしまう。したがって、通常は、表面膜１６の形成にはプラズマスパッタのように堆積レートの速いスパッタを用いることが一般的であり、本発明のようにコリメートスパッタ、ロングスロースパッタおよびイオンビームスパッタ等の堆積レートの遅いスパッタを用いることは容易に発案されるものではない。
【００２６】
さらに、実施例１によれば、バッファードフッ酸によるウエットエッチングでダミーゲート１２の側壁に形成された表面膜１６を除去しているが、フッ酸によるウエットエッチング等、その他の方法で表面膜１６の除去を行ってもよい。特に、ダミーゲート１２の側壁に形成された表面膜１６を選択的に除去できるためウエットエッチングで行うことが好ましい。
【００２７】
さらに、実施例１によれば、表面膜１６はＳｉＯ２である場合を例に示したが、Ｓｉ、ＳｉＮおよびＳｉＯＮ等、指向性スパッタにより形成することが可能な、その他の材料を用いてもよい。特に、ウエットエッチングにより除去することが可能な材料が好ましい。また、ダミーゲート１２はフォトレジストにより形成される場合を例に示したが、これに限られるわけではない。
【００２８】
さらに、実施例１によれば、ＭＥＳＦＥＴの製造方法の場合を例に説明したが、ＨＥＭＴの製造方法でも同様の効果を得ることができる。
【００２９】
以上、本発明の実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【図面の簡単な説明】
【００３０】
【図１】図１（ａ）から図１（ｃ）は比較例１に係るゲート電極の製造方法を説明するための断面図（その１）である。
【図２】図２（ａ）から図２（ｃ）は比較例１に係るゲート電極の製造方法を説明するための断面図（その２）である。
【図３】図３（ａ）から図３（ｃ）は実施例１に係るＭＥＳＦＥＴの製造方法を説明するための断面図（その１）である。
【図４】図４（ａ）から図４（ｃ）は実施例１に係るＭＥＳＦＥＴの製造方法を説明するための断面図（その２）である。
【図５】図５（ａ）から図５（ｃ）は実施例１に係るＭＥＳＦＥＴの製造方法を説明するための断面図（その３）である。
【符号の説明】
【００３１】
１０  半導体基板
１２  ダミーゲート
１４  ゲート電極
１６  表面膜
１８  開口部
２０  ｐ型領域
２２  ｎ型能動層
２４  ＳｉＮ層
２６  ｎ＋領域
２８  ｎ´領域
３０  ｎ´´領域
３２  オーミック電極
【図１】
2008193005.tif 000003
【図２】
2008193005.tif 000004
【図３】
2008193005.tif 000005
【図４】
2008193005.tif 000006
【図５】
2008193005.tif 000007