(57)【要約】【課題】ＳＯＩ領域とバルク領域の両方に対する素子形成の容易さや、その加工精度の向上を可能とした半導体装置の製造方法及び半導体装置を提供する。【解決手段】ＳＯＩ領域のＳｉ基板１をエッチングして凹部を形成する工程と、ＳＯＩ領域のＳｉ基板１上にＳｉＧｅ層１１及びＳｉ層１３を順次形成して凹部を埋め込む工程と、Ｓｉ層１３とＳｉＧｅ層１１とを部分的にエッチングして、ＳＯＩ領域のＳｉＧｅ層１１の側面を露出させる溝を形成する工程と、この溝を介してＳｉＧｅ層１１を選択的にエッチングすることによって、ＳＯＩ領域のＳｉ基板１とＳｉ層１３との間に空洞部を形成する工程と、空洞部内にＢＯＸ層を形成する工程と、を含み、凹部を形成する工程では、凹部の深さがＳｉＧｅ層１１及びＳｉ層１３の膜厚の合計値と同じ大きさとなるようにＳｉ基板１をエッチングする。【選択図】図２
2008244105.tif 000002
【特許請求の範囲】
【請求項１】
ＳＯＩ領域とバルク領域とを同一の半導体基板に有する半導体装置の製造方法であって、
ＳＯＩ領域の前記半導体基板をエッチングして凹部を形成する工程と、
ＳＯＩ領域の前記半導体基板上に第１半導体層及び第２半導体層を順次形成して前記凹部を埋め込む工程と、
前記第２半導体層と前記第１半導体層とを部分的にエッチングして、ＳＯＩ領域の前記第１半導体層の側面を露出させる溝を形成する工程と、
前記第２半導体層よりも前記第１半導体層の方がエッチングされ易いエッチング条件で、前記溝を介して前記第１半導体層をエッチングすることによって、ＳＯＩ領域の前記半導体基板と前記第２半導体層との間に空洞部を形成する工程と、
前記空洞部内に埋め込み絶縁膜を形成する工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記凹部を形成する工程では、前記凹部の深さが前記第１半導体層及び前記第２半導体層の膜厚の合計値と同じ大きさとなるように前記半導体基板をエッチングすることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１半導体層及び前記第２半導体層を形成する前に、バルク領域の前記半導体基板上に保護膜を形成すると共に、ＳＯＩ領域の前記半導体基板の表面を前記保護膜下から露出させる工程、をさらに含み、
前記第１半導体層及び前記第２半導体層を形成する工程では、前記保護膜下から露出している前記半導体基板の表面に前記第１半導体層を選択エピタキシャル成長させ、前記第１半導体層の表面に前記第２半導体層を選択エピタキシャル成長させることを特徴とする請求項１又は請求項２に記載の半導体装置の製造方法。
【請求項４】
前記第２半導体層を形成する工程と、前記空洞部を形成する工程との間に、
前記第２半導体層を支持する支持体を、ＳＯＩ領域の前記第２半導体層上からＳＯＩ領域周辺の前記半導体基板上にかけて形成する工程、をさらに含み、
前記空洞部を形成する工程では、ＳＯＩ領域の前記第２半導体層を前記支持体で支持した状態で当該第２半導体層下の前記第１半導体層をエッチングすることを特徴とする請求項１から請求項３の何れか一項に記載の半導体装置の製造方法。
【請求項５】
前記凹部を形成する前に、ＳＯＩ領域周辺の前記半導体基板に素子分離層としてリセスＬＯＣＯＳ層を形成する工程、をさらに含み、
前記支持体を形成する工程では、ＳＯＩ領域の前記半導体層上から前記リセスＬＯＣＯＳ層上にかけて前記支持体を形成することを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
ＳＯＩ領域とバルク領域とを同一の半導体基板に有する半導体装置の製造方法であって、
ＳＯＩ領域の前記半導体基板上に第１半導体層を形成すると共に、バルク領域の前記半導体基板上には前記第１半導体層を形成しない工程と、
ＳＯＩ領域の前記第１半導体層上と、バルク領域の前記半導体基板上とにそれぞれ第２半導体層を形成する工程と、
前記第２半導体層と前記第１半導体層とを部分的にエッチングして、ＳＯＩ領域の前記第１半導体層の側面を露出させる溝を形成する工程と、
前記第２半導体層よりも前記第１半導体層の方がエッチングされ易いエッチング条件で、前記溝を介して前記第１半導体層をエッチングすることによって、ＳＯＩ領域の前記半導体基板と前記第２半導体層との間に空洞部を形成する工程と、
前記空洞部内に埋め込み絶縁膜を形成する工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項７】
ＳＯＩ領域とバルク領域とを同一の半導体基板に有する半導体装置であって、
ＳＯＩ領域の前記半導体基板の表面からその内部にかけて形成された凹部と、
前記凹部内に形成された絶縁膜と、
前記絶縁膜上に形成された半導体層と、を有し、
前記半導体層の表面と、バルク領域の前記半導体基板表面とが同一の高さとなっていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法及び半導体装置に関し、特に、半導体基板にＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）構造を形成する技術に関する。
【背景技術】
【０００２】
この種の従来技術としては、例えば特許文献１、２や非特許文献１に開示された方法がある。これらの文献に開示された方法はＳＢＳＩ法と呼ばれ、バルク基板上に部分的にＳＯＩ構造を形成する方法である。ＳＢＳＩ法では、Ｓｉ基板上にＳｉ／ＳｉＧｅ層を成膜し、ＳｉとＳｉＧｅとのエッチングレートの違いを利用してＳｉＧｅ層のみを選択的に除去することにより、Ｓｉ基板とＳｉ層との間に空洞部を形成する。次に、空洞部の内部に面するＳｉ基板の上面及びＳｉ層の下面を熱酸化することにより、Ｓｉ基板とＳｉ層との間にＳｉＯ2膜（以下、ＢＯＸ層ともいう。）を形成する。そして、Ｓｉ基板上にＣＶＤ法でＳｉＯ2等を成膜し、これをＣＭＰで平坦化し、さらに、希フッ酸（ＨＦ）溶液等でエッチングすることで、ＢＯＸ層上のＳｉ層（以下、ＳＯＩ層ともいう。）表面を露出させる。
【特許文献１】特開２００５−３５４０２４号公報
【特許文献２】特開２００６−１０８２０６号公報
【非特許文献１】Ｔ．Ｓａｋａｉ  ｅｔ  ａｌ．“Ｓｅｐａｒａｔｉｏｎ  ｂｙ  ＢｏｎｄｉｎｇＳｉ  Ｉｓｌａｎｄｓ（ＳＢＳＩ）  ｆｏｒ  ＬＳＩ  Ａｐｐｌｉｃａｔｉｏｎ”，Ｓｅｃｏｎｄ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  ＳｉＧｅ  Ｔｅｃｈｎｏｌｏｇｙ  ａｎｄ  Ｄｅｖｉｃｅ  Ｍｅｅｔｉｎｇ，Ｍｅｅｔｉｎｇ  Ａｂｓｔｒａｃｔ，ｐｐ．２３０−２３１，Ｍａｙ（２００４）
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ところで、特許文献２には、ＳＢＳＩ法を用いて、ＢＵＬＫ（バルク）素子とＳＯＩ素子とを同一基板に混載する方法が開示されている。この方法によれば、低消費電力かつ高速動作が可能で、低電圧駆動が容易なＳＯＩトランジスタと、電流駆動力が大きくて、高耐圧のバルクトランジスタとを同一基板に混載することが可能であり、コスト増を抑制しつつ、ＳＯＣ（Ｓｙｓｔｅｍ  Ｏｎ  Ｃｈｉｐ）を実現することが可能である。このような高機能を有する半導体装置の製造方法においても、低コスト化・高信頼性化の要求はますます強まりつつあり、製造工程の短縮や歩留まりの向上など、さらなる改良が望まれている。
本発明は、このような事情に鑑みてなされたものであって、ＳＯＩ領域とバルク領域とを同一基板に混載した半導体装置において、生産効率の良い半導体装置の製造方法を提供することを目的の一つとする。また、信頼性の高い半導体装置を提供することを目的の一つとする。
【課題を解決するための手段】
【０００４】
〔発明１、２〕  上記目的を達成するために、発明１の半導体装置の製造方法は、ＳＯＩ領域とバルク領域とを同一の半導体基板に有する半導体装置の製造方法であって、ＳＯＩ領域の前記半導体基板をエッチングして凹部を形成する工程と、ＳＯＩ領域の前記半導体基板上に第１半導体層及び第２半導体層を順次形成して前記凹部を埋め込む工程と、前記第２半導体層と前記第１半導体層とを部分的にエッチングして、ＳＯＩ領域の前記第１半導体層の側面を露出させる溝を形成する工程と、前記第２半導体層よりも前記第１半導体層の方がエッチングされ易いエッチング条件で、前記溝を介して前記第１半導体層をエッチングすることによって、ＳＯＩ領域の前記半導体基板と前記第２半導体層との間に空洞部を形成する工程と、前記空洞部内に埋め込み絶縁膜を形成する工程と、を含むことを特徴とするものである。
【０００５】
ここで、「バルク領域」とは、その下地が半導体基板のみからなる領域、又は、半導体基板とその上に形成された半導体層のみからなる領域のことである。バルク領域の他に、本発明では、埋め込み絶縁膜上に半導体層が積層された構造をＳＯＩ構造といい、当該ＳＯＩ構造が形成される領域のことを「ＳＯＩ領域」ともいう。
発明２の半導体装置の製造方法は、発明１の半導体装置の製造方法において、前記凹部を形成する工程では、前記凹部の深さが前記第１半導体層及び前記第２半導体層の膜厚の合計値と同じ大きさとなるように前記半導体基板をエッチングすることを特徴とするものである。
【０００６】
発明１の製造方法によれば、ＳＯＩ領域の第２半導体層の表面高さを、バルク領域の半導体基板の表面高さに近づけることができる。また、発明２の製造方法のように、前記凹部の深さが前記第１半導体層及び前記第２半導体層の膜厚の合計値と同じ大きさとなるように当該凹部を形成した場合には、ＳＯＩ領域の第２半導体層表面と、バルク領域の半導体基板表面とを同じ高さに揃えることができ、ＳＯＩ領域及びバルク領域にそれぞれ同じ高さで素子を形成することができる。
【０００７】
例えば、上記素子としてトランジスタを形成する場合には、ＳＯＩ領域の第２半導体層と、バルク領域の半導体基板とにそれぞれ同じ高さでゲート電極を形成することができる。このため、ゲート電極を形成する際のフォトリソグラフィー工程では、ＳＯＩ領域に対する露光条件とバルク領域に対する露光条件をほぼ一致させることができ、ＳＯＩ領域及びバルク領域の両方に対して同時に最適な条件で露光することが可能となる。よって、生産効率の良い半導体装置の製造方法を提供することができる。
【０００８】
また、ＳＯＩ領域及びバルク領域に対して個々にフォーカスを合わせて露光処理を行う場合と比べて、フォーカス合わせの手間を低減することができ、露光工程における処理時間等の短縮が可能となる。また、ＳＯＩ領域及びバルク領域の両方に対して露光処理を一括で行う（即ち、同一のレンズを通して同時に露光処理を行う）場合でも、両方の領域にフォーカスを同時に合わせることができるので、両方の領域にそれぞれゲート電極等を精度良く形成することができる。よって、設計値に沿った加工が施され、所期の性能を発揮することが可能な信頼性の高い半導体装置を提供することができる。
【０００９】
〔発明３〕  発明３の半導体装置の製造方法は、発明１又は発明２の半導体装置の製造方法において、前記第１半導体層及び前記第２半導体層を形成する前に、バルク領域の前記半導体基板上に保護膜を形成すると共に、ＳＯＩ領域の前記半導体基板の表面を前記保護膜下から露出させる工程、をさらに含み、前記第１半導体層及び前記第２半導体層を形成する工程では、前記保護膜下から露出している前記半導体基板の表面に前記第１半導体層を選択エピタキシャル成長させ、前記第１半導体層の表面に前記第２半導体層を選択エピタキシャル成長させることを特徴とするものである。
このような方法によれば、バルク領域の半導体基板上に第１半導体層及び第２半導体層が形成されないようにすることができる。
【００１０】
〔発明４〕  発明４の半導体装置の製造方法は、発明１から発明３の何れか一の半導体装置の製造方法において、前記第２半導体層を形成する工程と、前記空洞部を形成する工程との間に、前記第２半導体層を支持する支持体を、ＳＯＩ領域の前記第２半導体層上からＳＯＩ領域周辺の前記半導体基板上にかけて形成する工程、をさらに含み、前記空洞部を形成する工程では、ＳＯＩ領域の前記第２半導体層を前記支持体で支持した状態で当該第２半導体層下の前記第１半導体層をエッチングすることを特徴とするものである。
このような方法によれば、空洞部を形成してから埋め込み絶縁膜を形成するまでの間、第２半導体層が空洞部内に落ち込む（即ち、陥没する）ことを防ぐことができる。
【００１１】
〔発明５〕  発明５の半導体装置の製造方法は、発明４の半導体装置の製造方法において、前記凹部を形成する前に、ＳＯＩ領域周辺の前記半導体基板に素子分離層としてリセスＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  Ｏｆ  Ｓｉｌｉｃｏｎ）層を形成する工程、をさらに含み、前記支持体を形成する工程では、ＳＯＩ領域の前記半導体層上から前記リセスＬＯＣＯＳ層上にかけて前記支持体を形成することを特徴とするものである。
【００１２】
ここで、リセスＬＯＣＯＳ層とは、酸化防止膜（例えば、シリコン窒化膜）下から露出している半導体基板表面をドライエッチングして凹部を形成し、次に、この凹部を埋め込むようにＬＯＣＯＳ酸化を行うことによって形成される層のことである。リセスＬＯＣＯＳ層は半導体基板内に形成された凹部の底面及び側面を酸化することによって形成されるので、通常のＬＯＣＯＳ層と比べて、その表面の高さを低くすることが可能である。
このような方法によれば、単なるＬＯＣＯＳ層を形成する場合と比べて、半導体基板の表面と素子分離層の表面とをほぼ同一の高さに揃えることが可能であり、半導体装置の平坦性の向上に寄与することができる。
【００１３】
〔発明６〕  発明６の半導体装置の製造方法は、ＳＯＩ領域とバルク領域とを同一の半導体基板に有する半導体装置の製造方法であって、ＳＯＩ領域の前記半導体基板上に第１半導体層を形成すると共に、バルク領域の前記半導体基板上には前記第１半導体層を形成しない工程と、ＳＯＩ領域の前記第１半導体層上と、バルク領域の前記半導体基板上とにそれぞれ第２半導体層を形成する工程と、前記第２半導体層と前記第１半導体層とを部分的にエッチングして、ＳＯＩ領域の前記第１半導体層の側面を露出させる溝を形成する工程と、前記第２半導体層よりも前記第１半導体層の方がエッチングされ易いエッチング条件で、前記溝を介して前記第１半導体層をエッチングすることによって、ＳＯＩ領域の前記半導体基板と前記第２半導体層との間に空洞部を形成する工程と、前記空洞部内に埋め込み絶縁膜を形成する工程と、を含むことを特徴とするものである。
このような方法によれば、バルク領域の第２半導体層の表面高さをＳＯＩ領域の第２半導体層の表面高さに近づけることができる。従って、ＳＯＩ領域及びバルク領域にそれぞれ素子を高低差少なく形成することができる。
【００１４】
〔発明７〕  発明７の半導体装置は、ＳＯＩ領域とバルク領域とを同一の半導体基板に有する半導体装置の製造方法であって、ＳＯＩ領域の前記半導体基板の表面からその内部にかけて形成された凹部と、前記凹部内に形成された絶縁膜と、前記絶縁膜上に形成された半導体層と、を有し、前記半導体層の表面と、バルク領域の前記半導体基板表面とが同一の高さとなっていることを特徴とするものである。
このような構成であれば、ＳＯＩ領域の半導体層と、バルク領域の半導体基板にそれぞれトランジスタ等の素子を同じ高さで形成することができる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明に係る半導体装置及びその製造方法について、図面を参照しながら説明する。
（１）第１実施形態
図１〜図１０は本発明の第１実施形態に係る半導体装置の製造方法を示す図であり、図１（ａ）〜図１０（ａ）は半導体装置の製造方法を示す平面図、図１（ｂ）〜図１０（ｂ）は図１（ａ）〜図１０（ａ）をＸ１−Ｘ´１線〜Ｘ１０−Ｘ´１０線でそれぞれ切断したときの断面図である。なお、図１０（ａ）では、図面の複雑化を回避するために、絶縁層３３の記載を省略している。
【００１６】
図１（ａ）及び（ｂ）に示すように、Ｓｉ基板１にはＳＢＳＩ領域とバルク領域とが用意されており、それ以外の領域（即ち、ＳＢＳＩ領域とバルク領域との間、ＳＢＳＩ領域間、及び、バルク領域間）は素子分離領域となっている。ここで、ＳＢＳＩ領域とは、ＳＢＳＩ法が施される領域であって、ＳＯＩ領域（即ち、ＳＯＩ構造が形成される領域）と、ＳｉＧｅ除去用の溝が形成される領域とを含む領域のことである。
【００１７】
図１（ａ）及び（ｂ）では、まず始めに、素子分離領域のシリコン（Ｓｉ）基板１に、リセスＬＯＣＯＳ層７を形成する。詳しく説明すると、Ｓｉ基板１の上方全面にシリコン酸化（ＳｉＯ2）膜３を形成し、その上に図示しない酸化防止用のシリコン窒化（ＳｉＮ）膜を形成する。ＳｉＯ2膜３の形成は例えば熱酸化又はＣＶＤ法で行い、ＳｉＮ膜の形成は例えばＣＶＤ法で行う。次に、フォトリソグラフィー及びエッチング技術によって、ＳｉＮ膜とＳｉＯ2膜３とを部分的にエッチングして、素子分離領域のＳｉ基板１の表面を露出させる。そして、ＳｉＮ膜下から露出しているＳｉ基板１表面をエッチングして凹部（図示せず）を形成する。
【００１８】
その後、Ｓｉ基板１に熱酸化処理を施す。これにより、素子分離領域のＳｉ基板１にリセスＬＯＣＯＳ層７を形成する。リセスＬＯＣＯＳ層７はＳｉ基板１内に形成された凹部の底面及び側面を酸化することによって形成されるので、通常のＬＯＣＯＳ層と比べて、その表面の高さを低くする（即ち、周辺のＳｉ基板１表面に対して段差を小さくする）ことができる。ここでは、図１（ｂ）に示すように、リセスＬＯＣＯＳ層７の表面と、バルク領域のＳｉ基板１の表面とがほぼ同一の高さとなるように、リセスＬＯＣＯＳ層７を形成する。
【００１９】
次に、例えば、熱リン酸溶液を用いたウェットエッチングによって、ＳＢＳＩ領域及びバルク領域上から酸化防止用のＳｉＮ膜を除去する。そして、フォトリソグラフィー技術によって、バルク領域のＳｉ基板１上をフォトレジスト（図示せず）で覆い、この状態でＳＢＳＩ領域のＳｉＯ2膜３をエッチングして除去し、さらに、その下のＳｉ基板１表面をエッチングして凹部９を形成する。ＳｉＯ2膜３のエッチングは例えばＢＨＦ（バッファードフッ酸）等を用いたウェットエッチング、又はドライエッチングで行い、Ｓｉ基板１のエッチングは例えばドライエッチングで行う。この凹部９を形成するためのドライエッチング工程では、凹部９のＳｉ基板１表面からの深さｄが、次工程で形成されるＳｉＧｅ層及びＳｉ層の膜厚の合計値と同じ大きさとなるように、ドライエッチングの時間を調整する。
【００２０】
次に、図２（ａ）及び（ｂ）に示すように、ＳＢＳＩ領域のＳｉ基板１表面に単結晶構造のシリコンゲルマニウム（ＳｉＧｅ）層１１を選択エピタキシャル成長させ、その上に単結晶構造のＳｉ層１３を選択エピタキシャル成長させる。ＳｉＧｅ層１１の厚さは例えば３０ｎｍ、Ｓｉ層１３の厚さは例えば１００ｎｍ程度である。ここでは、バルク領域のＳｉ基板１表面はＳｉＯ2膜３で覆われているので、バルク領域におけるＳｉＧｅ層１１及びＳｉ層１３の形成を防ぐことができる。また、上述したように、凹部９の深さｄ（図１（ｂ）参照。）は、ＳｉＧｅ層１１及びＳｉ層１３の膜厚の合計値と同じ大きさとなっているので、Ｓｉ層１３の表面はバルク領域のＳｉ基板１表面とほぼ同じ高さとなっている。
【００２１】
次に、Ｓｉ基板１の上方全面にＳｉＯ2膜（図示せず）を薄く形成する。このＳｉＯ2膜は、後工程でＳｉＮ膜１５（例えば、図３（ｂ）参照。）を除去する際に熱リン酸溶液からＳｉ層１３の表面や、Ｓｉ基板１の表面を保護するための膜である。このような表面保護用のＳｉＯ2膜は熱酸化またはＣＶＤ法のどちらで形成しても良いが、特に熱酸化で形成する場合には、その処理温度は「ＳｉＧｅ中のＧｅが拡散しない程度」の温度、例えば８００℃を超えないように注意する。
【００２２】
次に、図３（ａ）及び（ｂ）に示すように、Ｓｉ基板１の上方全面にＳｉＮ膜１５を形成する。このＳｉＮ膜１５は、Ｓｉ層１３を支持する支持体として機能すると共に、後の工程でＣＭＰ処理に対するストッパー層として機能する膜である。ＳｉＮ膜１５の形成は、例えばＣＶＤ法で行う。ここでは、リセスＬＯＣＯＳ層７の表面と、バルク領域のＳｉ基板１表面と、ＳＢＳＩ領域のＳｉ層１３表面とがほぼ同一の高さとなっているので、ＳｉＮ膜１５を平坦に形成することができる。
【００２３】
次に、フォトリソグラフィー及びエッチング技術によって、ＳｉＮ膜１５を順次、部分的にエッチングする。これにより、図４（ａ）及び（ｂ）に示すように、ＳＯＩ領域のＳｉＧｅ層及びＳｉ層の各側面を露出させる溝ＨをＳｉ基板１上に形成する。ここで、ＳＯＩ領域とは、ＳＢＳＩ領域の中で実際にＳＯＩ構造が形成される領域のことである。図４（ａ）では、ＳｉＮ膜１５で覆われ、溝Ｈによって平面視で両側から挟まれた領域（即ち、斜線で示す領域）がＳＯＩ領域である。なお、溝Ｈを形成するためのエッチング工程では、ＳｉＧｅ層のエッチングを途中で止めてその一部をＳｉ基板１上に残してもよいし、Ｓｉ基板１をオーバーエッチングして凹部を形成するようにしてもよい。
【００２４】
次に、図５（ａ）の矢印で示すように、溝Ｈを介して例えばフッ硝酸溶液をＳｉ層１３及びＳｉＧｅ層の各側面に接触させて、ＳｉＧｅ層を選択的にエッチングして除去する。これにより、図５（ｂ）に示すように、Ｓｉ層１３とＳｉ基板１との間に空洞部２５を形成する。フッ硝酸溶液を用いたウェットエッチングでは、Ｓｉと比べてＳｉＧｅのエッチングレートが大きい（即ち、Ｓｉに対するエッチングの選択比が大きい）ので、Ｓｉ基板１やＳｉ層１３を残しつつＳｉＧｅ層だけをエッチングして除去することが可能である。空洞部２５の形成途中から、Ｓｉ層１３はその上面がＳｉＮ膜１５によって支えられることとなる。
【００２５】
次に、図６（ａ）及び（ｂ）に示すように、Ｓｉ基板１及びＳｉ層１３を熱酸化して、空洞部内にＳｉＯ2膜（即ち、ＢＯＸ層）３１を形成する。そして、図７（ａ）及び（ｂ）に示すように、ＣＶＤなどの方法により、Ｓｉ基板１上の全面に絶縁層３３を厚く形成して溝Ｈを埋め込む。絶縁層３３は、例えばＳｉＯ2膜である。
次に、図８（ａ）及び（ｂ）に示すように、絶縁層３３にＣＭＰ処理を施してその表面を平坦化する。このとき、溝Ｈ以外の領域に残されているＳｉＮ膜１５がＣＭＰに対するストッパー層として機能する。また、リセスＬＯＣＯＳ層７の表面と、バルク領域のＳｉ基板１表面とがほぼ同一の高さとなっているので、素子分離領域からバルク領域にかけてＳｉＮ膜１５は平坦に形成されている。それゆえ、このＣＭＰ工程では、ＳｉＮ膜１５上の絶縁層３３全体に研磨パッドを当てることができ、ＳｉＮ膜１５上から絶縁層３３をほぼ完全に除去することができる。つまり、窪みに残るような形で絶縁層３３が残ることはない。
【００２６】
次に、例えば、熱リン酸溶液を用いてＳｉＮ膜１５をウェットエッチングし、Ｓｉ基板上からＳｉＮ膜１５を除去する。このとき、ＳＯＩ層１３の表面と、バルク領域のＳｉ基板１表面はそれぞれ薄いＳｉＯ2膜で覆われているので、熱リン酸溶液による表面酸化等を防ぐことができる。続いて、例えばＢＨＦを用いて絶縁層３３をウェットエッチングする。
【００２７】
これにより、図９（ａ）及び（ｂ）に示すように、ＳＢＳＩ領域においてＳｉ層（即ち、ＳＯＩ層）１３の表面が露出する。また、バルク領域においてもＳｉＯ2膜３（例えば、図１（ｂ）参照。）等がエッチングされてＳｉ基板１表面が露出する。図９（ａ）及び（ｂ）に示すように、ＳＯＩ層１３の下側にはＢＯＸ層３１が配置されており、その周囲にはリセスＬＯＣＯＳ層７及び絶縁層３３が配置されているので、ＳＯＩ層１３はＳｉ基板１から電気的に分離された状態（即ち、浮遊した状態）となっている。
【００２８】
これ以降は、例えば通常のＣＭＯＳプロセスを用いて、ＳＯＩ層１３と、バルク領域のＳｉ基板１とにそれぞれＭＯＳトランジスタを形成する。即ち、ＳＯＩ層１３の表面及びバルク領域のＳｉ基板１表面にそれぞれＶｔｈ調整用のイオン注入を行う（このイオン注入は必須ではなく、必要に応じて行うものである。）。次に、これら各表面を熱酸化して、ＳＯＩ領域とバルク領域とにそれぞれゲート酸化膜（図示せず）を形成する。そして、ＣＶＤなどの方法により、ＳＯＩ層１３上及びバルク領域のＳｉ基板１上にポリシリコン等を形成し、これをフォトリソグラフィー及びドライエッチング技術でパターニングする。これにより、図１０（ａ）及び（ｂ）に示すように、ＳＯＩ層１３上にゲート酸化膜を介してゲート電極５３を形成すると共に、バルク領域のＳｉ基板１上にゲート酸化膜を介してゲート電極５４を形成する。
【００２９】
ここで、ＳＯＩ層１３の表面と、バルク領域のＳｉ基板１表面は、ほぼ同じ高さとなっているので、ゲート電極５３、５４をほぼ同じ高さに形成することができる。ゲート電極５３、５４を形成した後は、このゲート電極５３、５４等をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物をＳＯＩ層１３及びバルク領域のＳｉ基板１にイオン注入し、さらに、これら不純物を活性化するための熱処理を行う。これにより、ゲート電極５３、５４の両側にソース及びドレイン（図示せず）を形成する。
【００３０】
このように、本発明の第１実施形態によれば、ＳＯＩ層１３の表面と、バルク領域のＳｉ基板１表面とを同じ高さに揃えることができ、ゲート電極５３、５４を同じ高さで形成することができる。従って、ゲート電極５３、５４を形成する際のフォトリソグラフィー工程では、ＳＯＩ領域に対する焦点深度とバルク領域に対する焦点深度とをほぼ一致させることができ、ＳＯＩ領域及びバルク領域の両方に対してフォーカスを同時に合わせることが可能となる。それゆえ、ＳＯＩ領域及びバルク領域に対して個々にフォーカスを合わせて露光処理を行う場合と比べて、フォーカス合わせの手間を低減することができ、露光工程における処理時間等の短縮が可能となる。よって、生産効率の良い半導体装置の製造方法を提供することができる。
また、ＳＯＩ領域及びバルク領域の両方に対して露光処理を一括で行う場合でも、両方の領域にフォーカスを同時に合わせることができるので、ゲート電極５３、５４をそれぞれ精度良く形成することができる。よって、設計値に沿った加工が施され、所期の性能を発揮することが可能な信頼性の高い半導体装置を提供することができる。
【００３１】
（２）第２実施形態
上記の第１実施形態では、ＳＢＳＩ領域のＳｉ基板１に凹部９を形成し、この凹部９にＳｉＧｅ層１１とＳｉ層１３とを選択エピタキシャル成長させることによって、Ｓｉ層１３の表面高さをバルク領域のＳｉ基板１表面の高さに近づける場合について説明した。特に、凹部９の深さｄ＝ＳｉＧｅ層１１及びＳｉ層１３の膜厚の合計値とした場合には、ＳＯＩ領域のＳｉ層１３表面と、バルク領域のＳｉ基板１表面の高低差をほぼゼロ（０）にすることができる。
【００３２】
しかしながら、上記表面間の高低差を低減する方法これに限られることは無い。例えば、ＳＢＳＩ領域のＳｉ基板１をエッチングして凹部を形成するのではなく、バルク領域のＳｉ基板上にＳｉ層をエピタキシャル成長させることによって、上記高低差を実質的に低減することも可能である。これは、Ｓｉ基板表面にＳｉ層を直接エピタキシャル成長させた場合には、Ｓｉ層が実質的に基板表面となるからである。第２実施形態では、このような方法について説明する。
【００３３】
図１１（ａ）〜（ｄ）は、本発明の第２実施形態に係る半導体装置の製造方法を示す断面図である。図１１（ａ）〜（ｄ）において、第１実施形態で説明した図１〜図１０と同一の構成及び同一の機能を有する部分には同一の符号を付し、その詳細な説明は省略する。
図１１（ａ）では、まず始めに、素子分離領域のＳｉ基板１にリセスＬＯＣＯＳ層１０７を形成する。リセスＬＯＣＯＳ層１０７の形成方法は第１実施形態と同様であるが、ここでは、図１１（ｂ）に示すように、リセスＬＯＣＯＳ層１０７の表面がＳｉ基板１表面よりも上側に位置し、且つ、その表面間の段差Ｌが後工程で形成されるＳｉ層１３の厚さと同程度となるように、リセスＬＯＣＯＳ層１０７を形成する。
【００３４】
ここで、リセスＬＯＣＯＳ層１０７の表面高さは、熱酸化の処理温度や、処理時間、使用するガス種等の各パラメータによって変動する。また、リセスＬＯＣＯＳ層１０７の表面高さはその熱酸化前に素子分離領域に形成される凹部の深さによっても変動する。即ち、同じ熱酸化条件のもとでは、凹部の深さが浅いときはリセスＬＯＣＯＳ層の表面位置が高くなり、凹部の深さが深いときはリセスＬＯＣＯＳ層の表面位置が低くなる。凹部の深さは、ドライエッチングの時間を長くしたり短くしたりすることで調整可能である。
【００３５】
従って、上記熱酸化に係るパラメータのうちの少なくとも１つ以上を調整し、及び／又は、凹部を形成する際のドライエッチング時間を調整することによって、リセスＬＯＣＯＳ層１０７を上記形態（即ち、リセスＬＯＣＯＳ層１０７の表面がＳｉ基板１表面よりも上側に位置し、且つ、その表面間の段差Ｌが後工程で形成されるＳｉ層１３の厚さと同程度となるような形態）に形成することが可能である。この第２実施形態では、例えば、ドライエッチングの時間を短めにして凹部を浅めに形成することによって、リセスＬＯＣＯＳ層１０７を上記形態に形成するものとする。
【００３６】
次に、例えば、熱リン酸溶液を用いたウェットエッチングによって、ＳＢＳＩ領域及びバルク領域上から酸化防止用のＳｉＮ膜を除去する。そして、フォトリソグラフィー及びエッチング技術によって、ＳＢＳＩ領域のＳｉ基板１上からＳｉＯ2膜３を除去する。ＳｉＯ2膜３のエッチングは例えばＢＨＦ等を用いたウェットエッチング、又はドライエッチングで行う。
【００３７】
次に、図１１（ｃ）に示すように、ＳＢＳＩ領域のＳｉ基板１表面に単結晶構造のシリコンゲルマニウム（ＳｉＧｅ）層１１を選択エピタキシャル成長させる。このとき、バルク領域のＳｉ基板１表面はＳｉＯ2膜３で覆われているので、その上にＳｉＧｅ層１１が形成されることを防ぐことができる。次に、ＳｉＯ2膜３を例えばＢＨＦ等でウェットエッチングして、バルク領域のＳｉ基板１表面を露出させる。そして、図１１（ｄ）に示すように、ＳＢＳＩ領域のＳｉＧｅ層１１表面とバルク領域のＳｉ基板１表面に単結晶構造のＳｉ層１３を選択エピタキシャル成長させる。
【００３８】
ここで、リセスＬＯＣＯＳ層１０７表面と、Ｓｉ基板１表面との間の段差Ｌ（図１１（ｂ）参照）はＳｉ層１３の厚さと同程度の大きさとなっている。従って、図１１（ｄ）に示すように、Ｓｉ層１３を形成した後は、リセスＬＯＣＯＳ層１０７の表面と、バルク領域のＳｉ層１３表面とがほぼ同じ高さに揃うこととなる。つまり、ＳＢＳＩ領域のＳｉ層１３表面と、バルク領域のＳｉ層１３表面と、リセスＬＯＣＯＳ層１０７の表面とがほぼ同じ高さに揃うこととなる（厳密に言えば、ＳＢＳＩ領域のＳｉ層１３表面はバルク領域のＳｉ層１３表面よりもＳｉＧｅ層１１の厚さ分だけ高い位置に存在する。ＳｉＧｅ層１１の厚さは例えば３０ｎｍ程度である。）。
【００３９】
これ以降の工程は、第１実施形態と同じである。即ち、ＳｉＧｅ層１１を除去して、バルク領域のＳｉ基板１とＳｉ層１３との間に空洞部を形成する。次に、この空洞部内にＢＯＸ層を形成する。その後、Ｓｉ層（即ち、ＳＯＩ層）１３と、バルク領域のＳｉ基板１表面とにそれぞれＭＯＳトランジスタ等を形成する。
このように、本発明の第２実施形態によれば、ＳＯＩ層１３表面と、バルク領域のＳｉ基板１表面の高低差を実質的にゼロに近づけることができ、ゲート電極５３、５４をほぼ同じ高さで形成することができるので、第１実施形態と同様の効果を得ることができる。
【００４０】
上記の第１、第２実施形態では、Ｓｉ基板１が本発明の「半導体基板」に対応し、ＳｉＧｅ層１１が本発明の「第１半導体層」に対応し、Ｓｉ層（ＳＯＩ層）１３が本発明の「第２半導体層」又は「半導体層」に対応している。また、ＳｉＯ2膜３が本発明の「保護膜」に対応し、凹部９が本発明の「凹部」に対応している。さらに、ＢＯＸ層３１が本発明の「埋め込み絶縁膜」又は「絶縁膜」に対応している。
【図面の簡単な説明】
【００４１】
【図１】第１実施形態に係る半導体装置の製造方法を示す図（その１）。
【図２】第１実施形態に係る半導体装置の製造方法を示す図（その２）。
【図３】第１実施形態に係る半導体装置の製造方法を示す図（その３）。
【図４】第１実施形態に係る半導体装置の製造方法を示す図（その４）。
【図５】第１実施形態に係る半導体装置の製造方法を示す図（その５）。
【図６】第１実施形態に係る半導体装置の製造方法を示す図（その６）。
【図７】第１実施形態に係る半導体装置の製造方法を示す図（その７）。
【図８】第１実施形態に係る半導体装置の製造方法を示す図（その８）。
【図９】第１実施形態に係る半導体装置の製造方法を示す図（その９）。
【図１０】第１実施形態に係る半導体装置の製造方法を示す図（その１０）。
【図１１】第２実施形態に係る半導体装置の製造方法を示す図。
【符号の説明】
【００４２】
１  Ｓｉ基板、３  ＳｉＯ2膜、７、１０７  リセスＬＯＣＯＳ層（素子分離層）、９  凹部、１１  ＳｉＧｅ層、１３  Ｓｉ層（ＳＯＩ層）、１５  ＳｉＮ膜、２５  空洞部、３１  ＳｉＯ2膜（ＢＯＸ層）、３３  絶縁層、５３、５４  ゲート電極、Ｈ  溝
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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