(57)【要約】【課題】半導体集積回路装置の製造技術を用いて形成された探針を有する薄膜プローブを用いたプローブ検査において、薄膜プローブおよび検査対象のウエハの破損を防ぐ。【解決手段】カメラ等の撮像手段によりプローブ検査が行われた直後のチップ１０が中央に位置する押圧具が押圧した領域ＯＧＡを含むウエハ表面内の領域ＰＣＡの画像を取得し、予め取得しておいた正常なチップ１０の画像と領域ＰＣＡ中のすべてのチップ１０とを比較することにより、領域ＰＣＡの中のすべてのチップ１０において異常形状の発生の有無を判定する。【選択図】図２４
2008205042.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）複数のチップ形成領域を有し、前記複数のチップ形成領域の各々が半導体集積回路と前記半導体集積回路と電気的に接続された複数の電極とを有する半導体ウエハを供給する工程であって、前記複数のチップ形成領域を含む前記半導体ウエハの表面状態を写した標準サンプル画像が取得された半導体ウエハを供給する工程
（ｂ）前記半導体ウエハの前記複数の電極に接触可能な複数の接触端子を有するプローブカードを供給する工程、
（ｃ）前記プローブカードの前記複数の接触端子の先端を前記半導体ウエハにおける前記複数のチップ形成領域のうちの選択された１つの第１チップ形成領域の前記複数の電極に接触させることによって、前記第１チップ形成領域の前記半導体集積回路の電気的検査を行う工程と、
（ｄ）前記（ｃ）工程後、前記第１チップ形成領域及び前記第１チップ形成領域の外側の第２チップ形成領域を含む前記半導体ウエハの表面状態を写した第１画像を取得する工程と、
（ｅ）前記（ｄ）工程後、前記第１画像における前記第１および第２チップ形成領域と前記標準サンプル画像における前記第１および第２チップ形成領域とを比較する工程、
を含むことを特徴とする半導体集積回路装置の製造方法。
【請求項２】
（ａ）複数のチップ形成領域を有し、前記複数のチップ形成領域の各々が半導体集積回路と前記半導体集積回路と電気的に接続された複数の電極とを有する半導体ウエハを供給する工程、
（ｂ）前記半導体ウエハの前記複数の電極に接触可能な複数の接触端子を有するプローブカードを供給する工程、
（ｃ）前記複数のチップ形成領域のうちの選択された１つの第１チップ形成領域の全域を含む第１領域の第１画像を取得する撮像手段と、正常な前記チップ形成領域を写した標準サンプル画像を供給する工程、
（ｄ）前記プローブカードの前記複数の接触端子の先端を前記半導体ウエハにおける前記第１チップ形成領域の前記複数の電極に接触させて前記半導体集積回路の電気的検査を行う工程、
（ｅ）前記（ｄ）工程後、前記撮像手段により前記第１領域の前記第１画像を取得し、前記第１画像における前記第１チップ形成領域と前記標準サンプル画像における前記第１チップ形成領域とを比較する工程、
（ｆ）前記（ｅ）工程において、前記第１画像における前記第１チップ形成領域と前記標準サンプル画像における前記第１チップ形成領域とに相違点が検出された場合に、前記第１チップ形成領域以外の前記チップ形成領域に対する前記（ｄ）工程を自動的に停止する工程、
を含むことを特徴とする半導体集積回路装置の製造方法。
【請求項３】
請求項２記載の半導体集積回路装置の製造方法において、
前記第１画像中および前記標準サンプル画像中には、前記第１チップ形成領域以外の前記チップ形成領域の一部または全域が含まれ、
前記第１画像における前記第１チップ形成領域以外の前記チップ形成領域の一部または全域と前記標準サンプル画像における前記第１チップ形成領域以外の前記チップ形成領域の一部または全域とに相違点が検出された場合に、前記第１チップ形成領域以外の前記チップ形成領域に対する前記（ｄ）工程を自動的に停止する工程、
を含むことを特徴とする半導体集積回路装置の製造方法。
【請求項４】
請求項２記載の半導体集積回路装置の製造方法において、
前記（ｅ）工程においては、前記第１画像における前記第１チップ形成領域の全域を前記標準サンプル画像における前記第１チップ形成領域と比較することを特徴とする半導体集積回路装置の製造方法。
【請求項５】
請求項２記載の半導体集積回路装置の製造方法において、
前記（ｆ）工程にて検出される前記相違点は、前記第１チップ形成領域に生じた異常形状または前記第１チップ形成領域に付着した異物であり、
前記異常形状または前記異物は、２μｍ以上の径を有することを特徴とする半導体集積回路装置の製造方法。
【請求項６】
請求項５記載の半導体集積回路装置の製造方法において、
前記異常形状または前記異物は、１０μｍ以上の径を有することを特徴とする半導体集積回路装置の製造方法。
【請求項７】
請求項５記載の半導体集積回路装置の製造方法において、
前記プローブカードは、前記複数の接触端子を有する薄膜プローブシートと、前記薄膜プローブシートの前記複数の接触端子を前記半導体ウエハの前記複数の電極に接触させるための押圧機構とを備え、
前記薄膜プローブシートは、
前記複数の接触端子上に形成され、かつ、複数のスルーホールを有する絶縁膜と、
前記絶縁膜上に形成され、かつ、前記複数のスルーホールを介して対応する前記複数の接触端子に電気的に接続される複数の第１配線とを有することを特徴とする半導体集積回路装置の製造方法。
【請求項８】
請求項２記載の半導体集積回路装置の製造方法において、
前記（ｅ）工程および前記（ｆ）工程は、前記半導体ウエハ中のすべての前記チップ形成領域の各々に対して前記（ｄ）工程を行った後、もしくは選択された１つ以上の前記チップ形成領域の各々に対して前記（ｄ）工程を行った後に実施することを特徴とする半導体集積回路装置の製造方法。
【請求項９】
請求項２記載の半導体集積回路装置の製造方法において、
前記（ｅ）工程は、前記第１画像および前記標準サンプル画像のそれぞれの電子データを比較することで行うことを特徴とする半導体集積回路装置の製造方法。
【請求項１０】
請求項９記載の半導体集積回路装置の製造方法において、
前記（ｅ）工程は、前記第１画像および前記標準サンプル画像のそれぞれの電子データにおける対応する位置の画素の輝度を比較することで行うことを特徴とする半導体集積回路装置の製造方法。
【請求項１１】
請求項９記載の半導体集積回路装置の製造方法において、
前記（ｅ）工程は、前記第１画像および前記標準サンプル画像中においてそれぞれ対応する位置の第１方向に延在する複数本の第１ラインの輝度を比較することで行うことを特徴とする半導体集積回路装置の製造方法。
【請求項１２】
請求項１１記載の半導体集積回路装置の製造方法において、
前記複数本の第１ラインは、それぞれ１０μｍ以下の間隔で配置されていることを特徴とする半導体集積回路装置の製造方法。
【請求項１３】
（ａ）複数のチップ形成領域を有し、前記複数のチップ形成領域の各々が半導体集積回路と前記半導体集積回路と電気的に接続された複数の電極とを有する半導体ウエハを供給する工程、
（ｂ）前記半導体ウエハの前記複数の電極に接触可能な複数の接触端子を有する薄膜プローブシートと、前記薄膜プローブシートの前記複数の接触端子を前記半導体ウエハの前記複数の電極に接触させるための押圧機構を供給する工程、
（ｃ）前記複数のチップ形成領域のうちの選択された１つの第１チップ形成領域の全域を含み、前記押圧機構に平面対応する第１領域を含む第２領域の第１画像を取得する撮像手段と、正常な前記チップ形成領域を写した標準サンプル画像を供給する工程、
（ｄ）前記押圧機構によって、前記薄膜プローブシートの前記複数の接触端子の先端を前記半導体ウエハにおける前記第１チップ形成領域の前記複数の電極に接触させて前記半導体集積回路の電気的検査を行う工程、
（ｅ）前記（ｄ）工程後、前記撮像手段により前記第１領域の前記第１画像を取得し、前記第１画像における前記第１チップ形成領域と前記標準サンプル画像における前記第１チップ形成領域とを比較する工程、
（ｆ）前記（ｅ）工程において、前記第１画像における前記第１チップ形成領域と前記標準サンプル画像における前記第１チップ形成領域とに相違点が検出された場合に、前記第１チップ形成領域以外の前記チップ形成領域に対する前記（ｄ）工程を自動的に停止する工程、
を含み、
前記薄膜プローブシートは、
前記複数の接触端子上に形成され、かつ、複数のスルーホールを有する絶縁膜と、
前記絶縁膜上に形成され、かつ、前記複数のスルーホールを介して対応する前記複数の接触端子に電気的に接続される複数の第１配線とを有することを特徴とする半導体集積回路装置の製造方法。
【請求項１４】
請求項１３記載の半導体集積回路装置の製造方法において、
前記第１画像中および前記標準サンプル画像中には、前記第１チップ形成領域以外の前記チップ形成領域の一部または全域が含まれ、
前記第１画像における前記第１チップ形成領域以外の前記チップ形成領域の一部または全域と前記標準サンプル画像における前記第１チップ形成領域以外の前記チップ形成領域の一部または全域とに相違点が検出された場合に、前記第１チップ形成領域以外の前記チップ形成領域に対する前記（ｄ）工程を自動的に停止する工程、
を含むことを特徴とする半導体集積回路装置の製造方法。
【請求項１５】
請求項１３記載の半導体集積回路装置の製造方法において、
前記（ｅ）工程においては、前記第１画像における第１チップ形成領域の全域を前記標準サンプル画像における前記第１チップ形成領域と比較することを特徴とする半導体集積回路装置の製造方法。
【請求項１６】
請求項１３記載の半導体集積回路装置の製造方法において、
前記（ｆ）工程にて検出される前記相違点は、前記第１チップ形成領域に生じた異常形状または前記第１チップ形成領域に付着した異物であり、
前記異常形状または前記異物は、２μｍ以上の径を有することを特徴とする半導体集積回路装置の製造方法。
【請求項１７】
請求項１６記載の半導体集積回路装置の製造方法において、
前記異常形状または前記異物は、１０μｍ以上の径を有することを特徴とする半導体集積回路装置の製造方法。
【請求項１８】
請求項１３記載の半導体集積回路装置の製造方法において、
前記（ｆ）工程にて検出される前記相違点は、前記第１チップ形成領域に付着した異物であり、
前記異物は、前記接触端子の高さより大きな径を有することを特徴とする半導体集積回路装置の製造方法。
【請求項１９】
請求項１３記載の半導体集積回路装置の製造方法において、
前記（ｅ）工程および前記（ｆ）工程は、前記半導体ウエハ中のすべての前記チップ形成領域の各々に対して前記（ｄ）工程を行った後、もしくは選択された１つ以上の前記チップ形成領域の各々に対して前記（ｄ）工程を行った後に実施することを特徴とする半導体集積回路装置の製造方法。
【請求項２０】
請求項１３記載の半導体集積回路装置の製造方法において、
前記（ｅ）工程は、前記第１画像および前記標準サンプル画像のそれぞれの電子データを比較することで行うことを特徴とする半導体集積回路装置の製造方法。
【請求項２１】
請求項２０記載の半導体集積回路装置の製造方法において、
前記（ｅ）工程は、前記第１画像および前記標準サンプル画像のそれぞれの電子データにおける対応する位置の画素の輝度を比較することで行うことを特徴とする半導体集積回路装置の製造方法。
【請求項２２】
請求項２０記載の半導体集積回路装置の製造方法において、
前記（ｅ）工程は、前記第１画像および前記標準サンプル画像中においてそれぞれ対応する位置の第１方向に延在する複数本の第１ラインの輝度を比較することで行うことを特徴とする半導体集積回路装置の製造方法。
【請求項２３】
請求項２２記載の半導体集積回路装置の製造方法において、
前記複数本の第１ラインは、それぞれ１０μｍ以下の間隔で配置されていることを特徴とする半導体集積回路装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置の製造技術に関し、特に、半導体集積回路装置の電極パッドにプローブカードの探針を押し当てて行う半導体集積回路の電気的検査に適用して有効な技術に関するものである。
【背景技術】
【０００２】
特開２００６−４９５９９号公報（特許文献１）には、半導体ウエハにおけるバンプ電極を有する半導体チップのプロービングに関し、カメラにより各探針と接触した直後の各バンプ電極の状態を撮像し、各バンプ電極の周辺形状（崩れの有無）や、バンプ電極間の異物（削れ屑）発生の有無等を基準データとの比較でもって検出し、プロービングに起因する接触系不良または外観不良を速やかに特定できる技術が開示されている。
【特許文献１】特開２００６−４９５９９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
半導体集積回路装置の検査技術としてプローブ検査がある。このプローブ検査は、所定の機能どおりに動作するか否かを確認する機能テストや、ＤＣ動作特性およびＡＣ動作特性のテストを行って良品／不良品を判別するテスト等を含む。プローブ検査においては、ウエハ状態での顧客出荷要求や、ＭＣＰ（Multi-Chip Package）の歩留り向上の観点からＫＧＤ（Known Good Die）の保証要求およびトータル製造コスト低減などの要求から、ウエハ状態でプローブ検査を行う技術が用いられている。
【０００４】
近年、半導体集積回路装置の多機能化が進行し、１個の半導体チップ（以下、単にチップと記す）に複数の回路を作りこむことが進められている。また、半導体集積回路装置の製造コストを低減するために、半導体素子および配線を微細化して、半導体チップ（以下、単にチップと記す）の面積を小さくし、半導体ウエハ（以下、単にウエハと記す）１枚当たりの取得チップ数を増加することが進められている。そのため、テストパッド（ボンディングパッド）数が増加するだけでなく、テストパッドの配置が狭ピッチ化し、テストパッドの面積も縮小されてきている。このようなテストパッドの狭ピッチ化に伴って、上記プローブ検査にカンチレバー状の探針を有するプローバを用いようとした場合には、探針をテストパッドの配置位置に合わせて設置することが困難になってしまう課題が存在する。
【０００５】
上記パッドの狭ピッチ化にテスト技術が追従できない課題は、極めて深刻である。つまり、フォトリソグラフィおよびエッチング技術等の半導体チップ製造技術の向上により、半導体素子の微細化による集積回路部分のシュリンクが可能になっても、上記パッドの狭ピッチ化が困難なため、チップ全体を効率的にシュリンクすることが困難になる。
【０００６】
本発明者は、半導体集積回路装置の製造技術を用いて形成された探針を有するプローバを用いることにより、テストパッドが狭ピッチ化したチップに対してもプローブ検査が実現できる技術について検討している。その中で、本発明者は、以下のようなさらなる課題を見出した。
【０００７】
すなわち、上記探針は、半導体集積回路装置の製造技術を用い、シリコン等からなるウエハを型材として金属膜およびポリイミド膜の堆積や、それらのパターニング等を実施することにより形成されたシート状の薄膜プローブの一部であり、検査対象であるチップと対向する薄膜プローブの主面側に設けられている。型材となるウエハにおいては、探針が形成される部分が選択的に異方性エッチングされ、側面が底面（開口部）に対して約７０．５°の角度をなす四角錐型の穴が複数形成される。この穴の外形が探針の外形となる。
【０００８】
本発明者が検討した探針は、高さが１５μｍ程度と比較的低いため、検査対象の半導体ウエハ（以下、単にウエハと記す）上に異物が付着していると、その異物と薄膜プローブが接触することによって探針および探針の周辺のシートが破損してしまう不具合が懸念される。また、検査対象のウエハから薄膜プローブに付着した異物が再度検査対象のウエハと接触することによって検査対象のウエハを傷つけてしまう不具合も懸念される。
【０００９】
上記のような不具合の対策として、従業者が定期的にプローブ検査装置を停止させ、顕微鏡等を用いて検査対象のウエハの表面を目視観察し、ウエハの表面異常状態を発見することにより、上記のような不具合が拡大してしまうことを防ぐ手段がある。しかしながら、従業者による目視観察のためにその都度プローブ検査装置を停止させてしまうことから、プローブ検査装置の稼働率を低下させてしまう不具合が生じる。また、目視によるウエハ表面の観察のため、従業者の疲労を増大させてしまう課題も生じる。
【００１０】
本発明の一つの目的は、プローブ検査を伴う半導体集積回路装置の製造方法において、製造歩留まりを向上できる技術を提供することにある。
【００１１】
本発明の一つの目的は、半導体集積回路装置の製造技術を用いて形成された探針を有する薄膜プローブを用いたプローブ検査において、薄膜プローブおよび検査対象のウエハの破損を防ぐことのできる技術を提供することにある。
【００１２】
本発明の一つの目的は、プローブ検査装置の稼働率を低下させることなく、プローブ検査を実施できる技術を提供することにある。
【００１３】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１４】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１５】
１．半導体集積回路装置の製造方法は、
（ａ）複数のチップ形成領域を有し、前記複数のチップ形成領域の各々が半導体集積回路と前記半導体集積回路と電気的に接続された複数の電極とを有する半導体ウエハを供給する工程、
（ｂ）前記半導体ウエハの前記複数の電極に接触可能な複数の接触端子を有するプローブカードを供給する工程、
（ｃ）前記複数のチップ形成領域のうちの選択された１つの第１チップ形成領域の全域を含む第１領域の第１画像を取得する撮像手段と、正常な前記チップ形成領域を写した標準サンプル画像を供給する工程、
（ｄ）前記プローブカードの前記複数の接触端子の先端を前記半導体ウエハにおける前記第１チップ形成領域の前記複数の電極に接触させて前記半導体集積回路の電気的検査を行う工程、
（ｅ）前記（ｄ）工程後、前記撮像手段により前記第１領域の前記第１画像を取得し、前記第１画像における前記第１チップ形成領域と前記標準サンプル画像における前記第１チップ形成領域とを比較する工程、
（ｆ）前記（ｅ）工程において、前記第１画像における前記第１チップ形成領域と前記標準サンプル画像における前記第１チップ形成領域とに相違点が検出された場合に、前記第１チップ形成領域以外の前記チップ形成領域に対する前記（ｄ）工程を自動的に停止する工程、
を含むものである。
【００１６】
２．また、半導体集積回路装置の製造方法は、
（ａ）複数のチップ形成領域を有し、前記複数のチップ形成領域の各々が半導体集積回路と前記半導体集積回路と電気的に接続された複数の電極とを有する半導体ウエハを供給する工程、
（ｂ）前記半導体ウエハの前記複数の電極に接触可能な複数の接触端子を有する薄膜プローブシートと、前記薄膜プローブシートの前記複数の接触端子を前記半導体ウエハの前記複数の電極に接触させるための押圧機構を供給する工程、
（ｃ）前記複数のチップ形成領域のうちの選択された１つの第１チップ形成領域の全域を含み、前記押圧機構に平面対応する第１領域を含む第２領域の第１画像を取得する撮像手段と、正常な前記チップ形成領域を写した標準サンプル画像を供給する工程、
（ｄ）前記押圧機構によって、前記薄膜プローブシートの前記複数の接触端子の先端を前記半導体ウエハにおける前記第１チップ形成領域の前記複数の電極に接触させて前記半導体集積回路の電気的検査を行う工程、
（ｅ）前記（ｄ）工程後、前記撮像手段により前記第１領域の前記第１画像を取得し、前記第１画像における前記第１チップ形成領域と前記標準サンプル画像における前記第１チップ形成領域とを比較する工程、
（ｆ）前記（ｅ）工程において、前記第１画像における前記第１チップ形成領域と前記標準サンプル画像における前記第１チップ形成領域とに相違点が検出された場合に、前記第１チップ形成領域以外の前記チップ形成領域に対する前記（ｄ）工程を自動的に停止する工程、
を含み、
前記薄膜プローブシートは、
前記複数の接触端子上に形成され、かつ、複数のスルーホールを有する絶縁膜と、
前記絶縁膜上に形成され、かつ、前記複数のスルーホールを介して対応する前記複数の接触端子に電気的に接続される複数の第１配線とを有するものである。
【発明の効果】
【００１７】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１８】
半導体集積回路装置の製造歩留まりを向上することができる。
【００１９】
また、半導体集積回路装置の製造技術を用いて形成された探針を有する薄膜プローブを用いたプローブ検査において、薄膜プローブおよび検査対象のウエハの破損を防ぐことができる。
【００２０】
また、プローブ検査装置の稼働率を低下させることなく、プローブ検査を実施できる。
【発明を実施するための最良の形態】
【００２１】
本願発明を詳細に説明する前に、本願における用語の意味を説明すると次の通りである。
【００２２】
デバイス面とは、ウエハの主面であって、その面にリソグラフィにより、複数のチップ領域に対応するデバイスパターンが形成される面をいう。
【００２３】
接触端子またはプローブとは、各チップ領域上に設けられた電極パッドに接触させて電気的特性の検査を行うための針、プローブ、突起等をいう。
【００２４】
薄膜プローブ（membrane probe）、薄膜プローブカード、または突起針配線シート複合体とは、上記のような検査対象と接触する前記接触端子（突起針）とそこから引き回された配線とが設けられ、その配線に外部接触用の電極が形成された薄膜をいい、たとえば厚さ１０μｍ〜１００μｍ程度のものをいい、シリコンウエハを半導体集積回路の製造に用いるのと同様な、ウエハプロセス、すなわちフォトリソグラフィ技術、ＣＶＤ（Chemical Vapor Deposition）技術、スパッタリング技術およびエッチング技術などを組み合わせたパターニング手法によって、配線層およびそれに電気的に接続された先端部（接触端子）を一体的に形成されたもの等を言う。もちろん、プロセスは複雑になるが、一部を別に形成して、後に合体させることも可能である。
【００２５】
プローブカードとは、検査対象となるウエハと接触する接触端子および多層配線基板などを有する構造体をいい、プローバもしくは半導体検査装置とは、フロッグリング、プローブカードおよび検査対象となるウエハを載せるウエハステージを含む試料支持系を有する検査装置をいう。
【００２６】
プローブ検査とは、ウエハ工程が完了したウエハに対してプローバを用いて行われる電気的試験であって、チップ領域の主面上に形成された電極に上記接触端子の先端を当てて半導体集積回路の電気的検査を行うことをいい、所定の機能通りに動作するか否かを確認する機能テストやＤＣ動作特性およびＡＣ動作特性のテストを行って良品／不良品を判別するものである。各チップに分割してから（またはパッケージング完了後）行われる選別テスト（最終テスト）とは区別される。
【００２７】
ポゴピン（POGO pin）またはスプリングプローブとは、接触ピン（プランジャ（接触針））をばね（コイルスプリング）の弾性力で電極（端子）に押し当てる構造を有し、必要に応じてその電極への電気的接続を行うようにした接触針をいい、たとえば金属製の管（保持部材）内に配置されたばねが金属ボールを介して接触ピンへ弾性力を伝える構成となっている。
【００２８】
テスタ（Test System）とは、半導体集積回路を電気的に検査するものであり、所定の電圧および基準となるタイミング等の信号を発生するものをいう。
【００２９】
テスタヘッドとは、テスタと電気的に接続し、テスタより送信された電圧および信号を受け、電圧および詳細なタイミング等の信号を半導体集積回路に対して発生し、ポゴピンなどを介してプローブカードへ信号を送るものをいう。
【００３０】
フロッグリングとは、ポゴピンなどを介してテスタヘッドおよびプローブカードと電気的に接続し、テスタヘッドより送られてきた信号を後述するプローブカードへ送るものをいう。
【００３１】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００３２】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
【００３３】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。また、実施例等において構成要素等について、「Ａからなる」、「Ａよりなる」と言うときは、特にその要素のみである旨明示した場合等を除き、それ以外の要素を排除するものでないことは言うまでもない。
【００３４】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００３５】
また、材料等について言及するときは、特にそうでない旨明記したとき、または、原理的または状況的にそうでないときを除き、特定した材料は主要な材料であって、副次的要素、添加物、付加要素等を排除するものではない。たとえば、シリコン部材は特に明示した場合等を除き、純粋なシリコンの場合だけでなく、添加不純物、シリコンを主要な要素とする２元、３元等の合金（たとえばＳｉＧｅ）等を含むものとする。
【００３６】
また、本実施の形態を説明するための全図において同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。
【００３７】
また、本実施の形態で用いる図面においては、平面図であっても図面を見易くするために部分的にハッチングを付す場合がある。
【００３８】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００３９】
図１は、本実施の形態のプローブカードの要部断面図である。図１に示すように、本実施の形態のプローブカードは、多層配線基板１、薄膜シート（薄膜プローブシート）２、テスタヘッドＴＨＤ、フロッグリングＦＧＲおよびカードホルダＣＨＤなどから形成されている。テスタヘッドＴＨＤとフロッグリングＦＧＲとの間、およびフロッグリングＦＧＲと多層配線基板１との間は、それぞれ複数本のポゴピンＰＧＰを介して電気的に接続され、それによりテスタヘッドＴＨＤと多層配線基板１との間が電気的に接続されている。カードホルダＣＨＤは、多層配線基板１をプローバに機械的に接続するもので、かつポゴピンＰＧＰからの圧力によって多層配線基板１に反りが生じてしまうことを防ぐ機械的強度を持つ。
【００４０】
図２は本実施の形態のプローブカードの下面の要部平面図であり、図３は図２中のＡ−Ａ線に沿った断面図である。
【００４１】
図２および図３に示すように、本実施の形態のプローブカードは、図１で示した部材の他に、たとえばプランジャ３などを含んでいる。薄膜シート２は押さえリング４によって多層配線基板１の下面に固定され、プランジャ３は多層配線基板１の上面に取り付けられている。多層配線基板１の中央部には開口部５が設けられ、この開口部５内において、薄膜シート２とプランジャ３とは接着リング６を介して接着されている。
【００４２】
薄膜シート２の下面には、たとえば４角錐型または４角錐台形型の複数のプローブ（接触端子）７が形成されている。薄膜シート２内には、プローブ７の各々と電気的に接続し、各々のプローブ７から薄膜シート２の探部まで延在する複数の配線が形成されている。多層配線基板１の下面または上面には、この複数の配線の端部とそれぞれ電気的に接触する複数の受け部（図示は省略）が形成されており、この複数の受け部は、多層配線基板１内に形成された配線を通じて多層配線基板１の上面に設けられた複数のポゴ（POGO）座８と電気的に接続している。このポゴ座８は、テスタからの信号をプローブカードへ導入するピンを受ける機能を有する。
【００４３】
本実施の形態において、薄膜シート２は、たとえばポリイミドを主成分とする薄膜から形成されている。このような薄膜シート２は柔軟性を有することから、本実施の形態では、チップ（半導体集積回路装置）のパッドにすべてのプローブ７を接触させるために、プローブ７が形成された領域の薄膜シート２を上面（裏面）から押圧具（押圧機構）９を介してプランジャ３が押圧する構造となっている。すなわち、プランジャ３内に配置されたばね３Ａの弾性力によって一定の圧力を押圧具９に加えるものである。本実施の形態において、押圧具９の材質としては、４２アロイを例示することができる。
【００４４】
ここで、検査対象のチップ表面に形成されたテストパッド数が増加すると、それに伴って各テストパッドのそれぞれに信号を送るためのポゴピンＰＧＰの本数が増加することになる。また、ポゴピンＰＧＰの本数が増加することによって、多層配線基板１に加わるポゴピンＰＧＰからの圧力も増加することになるので、多層配線基板１の反りを防ぐためにカードホルダＣＨＤを厚くする必要が生じる。さらに、薄膜シート２に形成された各プローブ７を対応するテストパッドに確実に接触させるために、薄膜シート２の中心領域ＩＡ（図３参照）および接着リングを境に外周側となり中心領域ＩＡを取り囲む外周領域ＯＡ（図３参照）のそれぞれに張力を加える構造とした場合には、多層配線基板１の表面から薄膜シート２のプローブ面までの高さＨＴ（図１参照）に限界が生じる。その高さＨＴの限界値よりカードホルダＣＨＤの厚さのほうが大きくなった場合には、薄膜シート２がカードホルダＣＨＤ内に埋もれてしまうことになり、プローブ７をテストパッドに確実に接触させることができなくなる不具合が懸念される。
【００４５】
そこで、本実施の形態では、上記薄膜シート２の中心領域ＩＡのみに張力を加えた状態で薄膜シート２と接着リング６とを接着し、外周領域ＯＡには張力を加えない構造とする。この時、接着リング６の材質としては、Ｓｉ（シリコン）と同程度の熱膨張率の金属（たとえば、４２アロイ）を選択し、薄膜シート２と接着リング６とを接着する接着剤としては、エポキシ系接着剤を用いることを例示できる。それにより、上記薄膜シート２のプローブ面までの高さＨＴを規定する接着リング６の高さを高くすることができるので、その高さＨＴも高くなり、薄膜シート２がカードホルダＣＨＤ内に埋もれてしまう不具合を避けることができる。すなわち、カードホルダＣＨＤが厚くなった場合でも、プローブ７をテストパッドに確実に接触させることが可能となる。
【００４６】
上記のような手段を用いる代わりに、図４に示すように、多層配線基板１の中央部に補助基板ＳＢを取り付け、その補助基板ＳＢに薄膜シート２を取り付ける構造として、多層配線基板１の表面から薄膜シート２のプローブ面までの高さＨＴを向上させてもよい。多層配線基板１と同様に、補助基板ＳＢ内には複数の配線が形成され、さらにこれら配線の端部とそれぞれ電気的に接触する複数の受け部（図示は省略）が形成されている。多層配線基板１に設けられた受け部と補助基板ＳＢに設けられた受け部とは、たとえばそれぞれ対応するもの同士がはんだによって電気的に接続されている。はんだを用いる代わりに、異方性導電ゴムを介して多層配線基板１と補助基板ＳＢとを圧着する手段、もしくは多層配線基板１および補助基板ＳＢのそれぞれの表面に上記受け部と電気的に接続するＣｕ（銅）めっき製の突起部を形成し、対応する突起部同士を圧着する手段を用いてもよい。
【００４７】
本実施の形態において、上記プローブカードを用いてプローブ検査（電気的検査）を行う対象としては、ＬＣＤ（Liquid Crystal Display）ドライバが形成されたチップを例示することができる。図５は、それら複数のチップ（チップ形成領域）１０が区画されたウエハＷＨの平面図である。なお、本実施の形態のプローブカードを用いたプローブ検査は、これら複数のチップ１０が区画されたウエハＷＨに対して行うものである。また、図６は、そのチップ１０の平面と、その一部を拡大したものを図示している。このチップ１０は、たとえば単結晶シリコン基板からなり、その主面にはＬＣＤドライバ回路（半導体集積回路）が形成されている。また、チップ１０の主面の周辺部には、ＬＣＤドライバ回路と電気的に接続する複数のパッド（電極）１１、１２が配置されており、図６中におけるチップ１０の上側の長辺および両短辺に沿って配列されたパッド１１は出力端子となり、チップ１０の下側の長辺に沿って配列されたパッド１２は入力端子となっている。ＬＣＤドライバの出力端子数は入力端子数より多いことから、隣り合ったパッド１１の間隔をできる限り広げるために、パッド１１はチップ１０の上側の長辺および両短辺に沿って２列で配列され、チップ１０の上側の長辺および両短辺に沿って互いの列のパッド１１が互い違いに配列されている。本実施の形態において、隣り合うパッド１１が配置されているピッチＬＰは、たとえば約４０μｍ以下である。また、本実施の形態において、パッド１１は平面矩形であり、チップ１０の外周と交差（直交）する方向に延在する長辺の長さＬＡは約１００μｍであり、チップ１０の外周に沿って延在する短辺の長さＬＢは約１８μｍである。また、隣り合うパッド１１が配置されているピッチＬＰが約４０μｍであり、パッド１１の短辺の長さＬＢが約１８μｍであることから、隣り合うパッド１１の間隔は約２２μｍとなる。
【００４８】
パッド１１、１２は、たとえばＡｕ（金）から形成されたバンプ電極（突起電極）を含み、前記バンプ電極は、たとえば、通常アルミニウム等の金属膜で形成される入出力端子（ボンディングパッド）上に、電解めっき、無電解めっき、蒸着あるいはスパッタリングなどの方法によって形成されたものである。図７は、パッド１１の斜視図である。パッド１１の高さＬＣは約２５μｍであり、パッド１２も同程度の高さを有する。
【００４９】
また、上記チップ１０は、ウエハの主面に区画された多数のチップ領域に半導体製造技術を使ってＬＣＤドライバ回路（半導体集積回路）や入出力端子（ボンディングパッド）を形成し、次いで入出力端子上に上記の方法でパッド１１、１２を形成した後、ウエハをダイシングしてチップ領域を個片化することにより製造することができる。また、本実施の形態において、上記プローブ検査は、ウエハをダイシングする前に各チップ領域に対して実施するものである。なお、以後プローブ検査（パッド１１、１２とプローブ７とが接触する工程）を説明する際に、特に明記しない場合には、チップ１０はウエハをダイシングする前の各チップ領域を示すものとする。
【００５０】
図８は、上記チップ１０の液晶パネルへの接続方法を示す要部断面図である。図８に示すように、液晶パネルは、たとえば主面に画素電極１４、１５が形成されたガラス基板１６、液晶層１７、および液晶層１７を介してガラス基板１６と対向するように配置されたガラス基板１８などから形成されている。本実施の形態においては、このような液晶パネルのガラス基板１６の画素電極１４、１５に、それぞれパッド１１、１２が接続するようにチップ１０をフェイスダウンボンディングすることによって、チップ１０を液晶パネルへ接続することを例示できる。
【００５１】
図９は上記薄膜シート２の下面のプローブ７が形成された領域の一部を拡大して示した要部平面図であり、図１０は図９中のＰＡで表した領域を拡大して示した要部平面図であり、図１１は図９中のＢ−Ｂ線に沿った要部断面図である。
【００５２】
上記プローブ７は、薄膜シート２中にて平面四角形状にパターニングされた金属膜２１Ａ、２１Ｂの一部であり、金属膜２１Ａ、２１Ｂのうちの薄膜シート２の下面に４角錐型または４角錐台形型に飛び出した部分である。プローブ７は、薄膜シート２の主面において上記チップ１０に形成されたパッド１１、１２の位置に合わせて配置されており、図９ではパッド１１に対応するプローブ７の配置について示している。これらプローブ７のうち、プローブ７Ａは、２列で配列されたパッド１１のうちの相対的にチップ１０の外周に近い配列（以降、第１列と記す）のパッド１１に対応し、プローブ７Ｂは、２列で配列されたパッド１１のうちの相対的にチップ１０の外周から遠い配列（以降、第２列と記す）のパッド１１に対応している。ここで、図１２は、プローブ検査時にプローブ７とパッド１１、１２が接触した時における、平面でのプローブ７Ａ、７Ｂとパッド１１との位置関係（プローブ７Ａ、７Ｂのパッド１１との接触位置）を示した平面図である。また、最も近い位置に存在するプローブ７Ａとプローブ７Ｂとの間の距離は、図１２が記載された紙面の左右方向の距離ＬＸと上下方向の距離ＬＹとで規定され、距離ＬＸは前述の隣り合うパッド１１が配置されているピッチＬＰの半分の約２０μｍとなる。また、本実施の形態において、距離ＬＹは、約４５μｍとなる。
【００５３】
金属膜２１Ａ、２１Ｂは、たとえば下層からロジウム膜およびニッケル膜が順次積層して形成されている。金属膜２１Ａ、２１Ｂ上にはポリイミド膜（絶縁膜）２２が成膜され、ポリイミド膜２２上には各金属膜２１Ａ、２１Ｂと電気的に接続する配線（第１配線）２３が形成されている。配線２３は、ポリイミド膜２２に形成されたスルーホール２４の底部で金属膜２１Ａ、２１Ｂと接触している。また、ポリイミド膜２２および配線２３上には、ポリイミド膜（絶縁膜）２５が成膜されている。ポリイミド膜２５には一部の配線２３に達するスルーホール２６が選択的に形成され、ポリイミド膜２２上にはスルーホール２６の底部で配線２３と接触する配線（第１配線）２７が形成されている。ポリイミド膜２５および配線２７上には、ポリイミド膜２８が成膜されている。
【００５４】
上記したように、金属膜２１Ａ、２１Ｂの一部は４角錐型または４角錐台形型に形成されたプローブ７Ａ、７Ｂとなる。このような４角錐型または４角錐台形型のプローブ７Ａ、７Ｂの底面の一辺（ポリイミド膜２２との境界線）の長さＬ７Ａ（図１０参照）は、図１２に示した最も近い位置に存在するプローブ７Ａとプローブ７Ｂとの間の距離ＬＹ、ＬＹに基づいて決定するものであり、本実施の形態においては、２０μｍ〜５０μｍ程度とすることを例示できる。なお、図１０においては、プローブ７Ａの平面図を用いてその長さＬ７Ａを示しているが、長さＬ７Ａはプローブ７Ｂにおいても同様である。
【００５５】
図９〜図１２に示すように、本実施の形態では、スルーホール２４、２６がプローブ７Ａ、７Ｂ上（平面でプローブ７Ａ、７Ｂと重なる位置）に配置されるように薄膜シート２を製造する。また、金属膜２１Ａ、２１Ｂは、プローブ７Ａ、７Ｂと平面で重なる位置で表面に窪みが形成されないように形成されている。そのような窪みが形成されていると、ポリイミド膜２２（図１１参照）にスルーホール２４を形成する際にマスクとして用いたフォトレジスト膜等の残渣が窪みに残りやすくなり、残ってしまった場合には配線２３とプローブ７Ａ、７Ｂとの間で導通不良を引き起こしてしまう虞がある。また、その窪みは、配線２３の表面にも反映されて現れてしまうことから、上層のポリイミド膜２５にスルーホール２６を形成する際にマスクとして用いたフォトレジスト膜等の残渣が配線２３の表面に現れた窪みに残りやすくなる。そのため、その残渣が残ってしまった場合には、配線２７と配線２７との間で導通不良を引き起こしてしまう虞がある。このようなフォトレジスト膜等の残渣は、窪みの深さが深くなるのほど残りやすくなり、すべての窪みの深さにばらつきがあることから、たとえば約１５００ピン以上のすべてのプローブ７Ａ、７Ｂの表面から除去することが困難である。そこで、本実施の形態では、そのような窪みを発生させないように金属膜２１Ａ、２１Ｂを形成するものであり、その工程の詳細については後述する。
【００５６】
また、本実施の形態では、前述のようにスルーホール２４がプローブ７Ａ、７Ｂ上（平面でプローブ７Ａ、７Ｂと重なる位置）に配置されるように薄膜シート２が製造されている。そのため、金属膜２１Ａ、２１Ｂにスルーホール２４を接続させるための領域を確保する必要がなくなるので、金属膜２１Ａ、２１Ｂの平面サイズを大幅に小型化することが可能となる。また、スルーホール２６についても、平面でプローブ７Ａ、７Ｂおよびスルーホールと重なる位置に配置することにより、配線２３からスルーホール２６を接続させるための領域を省略する。それにより、プローブ７Ａ、７Ｂをさらに狭ピッチで配置することが可能となるので、パッド１１、１２がさらに狭ピッチで配置されたチップ１０のプローブ検査にも本実施の形態の薄膜シート２を備えたプローブカードを用いることが可能となる。
【００５７】
ところで、プローブを狭ピッチで配置できないことから、チップ側のパッド（テストパッド）もプローブに合わせたピッチでの配置となってしまい、パッド配置の狭ピッチ化、さらにはチップの小型化を阻害してしまう場合がある。一方、本実施の形態によれば、上記のようにスルーホール２４、２６がプローブ７Ａ、７Ｂ上に配置されるように薄膜シート２が製造され、プローブ７Ａ、７Ｂを狭ピッチで配置することが可能な構造となっている。そのため、チップ１０側では、パッド１１、１２の配置の狭ピッチ化が阻害されなくなる。すなわち、パッド１１、１２の配置の狭ピッチ化であまったチップ１０の領域を省略することが可能となるので、チップ１０の小型化を実現することが可能となる。
【００５８】
上記の本実施の形態では、図６を用いてパッド１１が２列で配列されている場合について説明したが、図１３に示すように、１列で配列されているチップ１０も存在する。このようにパッド１１が１列で配列されている場合には、パッド１１の短辺の長さＬＢは１５μｍ程度にまで短くなり、隣り合うパッド１１が配置されているピッチＬＰについては、２０μｍ以下となり、最小で１６μｍ程度にまで狭ピッチ化する。図９〜図１１を用いて説明したように、本実施の形態の薄膜シート２が備えるプローブ７Ａ、７Ｂは、パッド１１の狭ピッチ化に対応できる構造となっているので、図１３に示すような小寸法および狭配置ピッチのパッド１１が形成されたチップ１０に対しても薄膜シート２を用いることが可能となり、図１４に示す位置でプローブ７Ａ、７Ｂのそれぞれがパッド１１に接触することになる。
【００５９】
次に、上記の本実施の形態の薄膜シート２の製造工程について図１５〜図２１を用いて説明する。図１５〜図２１は、図９〜図１２を用いて説明した２列のパッド１１（図６参照）に対応したプローブ７Ａ、７Ｂを有する薄膜シート２の製造工程中の要部断面図である。
【００６０】
まず、図１５に示すように、厚さ０．２ｍｍ〜０．８ｍｍ程度のシリコンからなるウエハ３１を用意し、熱酸化法によってこのウエハ３１の両面に膜厚０．５μｍ程度の酸化シリコン膜３２を形成する。続いて、フォトレジスト膜をマスクとしてウエハ３１の主面側の酸化シリコン膜３２をエッチングし、ウエハ３１の主面側の酸化シリコン膜３２にウエハ３１に達する開口部を形成する。次いで、残った酸化シリコン膜３２をマスクとし、強アルカリ水溶液（たとえば水酸化カリウム水溶液）を用いてウエハ３１を異方的にエッチングすることによって、ウエハ３１の主面に（１１１）面に囲まれた４角錐型または４角錐台形型の穴３３を形成する。
【００６１】
次に、図１６に示すように、上記穴３３の形成時にマスクとして用いた酸化シリコン膜３２をフッ酸およびフッ化アンモニウムの混合液によるウェットエッチングにより除去する。続いて、ウエハ３１に熱酸化処理を施すことにより、穴３３の内部を含むウエハ３１の全面に膜厚０．５μｍ程度の酸化シリコン膜３４を形成する。次いで、穴３３の内部を含むウエハ３１の主面に導電性膜３５を成膜する。この導電性膜３５は、たとえば膜厚０．１μｍ程度のクロム膜および膜厚１μｍ程度の銅膜を順次スパッタリング法または蒸着法によって堆積することによって成膜することができる。次いで、導電性膜３５上にフォトレジスト膜を成膜し、フォトリソグラフィ技術によって後の工程で金属膜２１Ａ、２１Ｂ（図９〜図１１参照）が形成される領域のフォトレジスト膜を除去し、開口部を形成する。
【００６２】
次に、導電性膜３５を電極とした電解めっき法により、上記フォトレジスト膜の開口部の底部に現れた導電性膜３５上に硬度の高い導電性膜３７および導電性膜３８を順次堆積する。本実施の形態においては、導電性膜３７をロジウム膜とし、導電性膜３８をニッケル膜とすることを例示できる。ここまでの工程により、導電性膜３７、３８から前述の金属膜２１Ａ、２１Ｂを形成することができる。また、穴３３内の導電性膜３７、３８が前述のプローブ７Ａ、７Ｂとなる。また、前述したように、金属膜２１Ａ、２１Ｂの最上層となる導電性膜３８は、その表面に穴３３の形が反映されたような窪みが形成されないように成膜する。なお、導電性膜３５は、後の工程で除去されるが、その工程については後述する。
【００６３】
金属膜２１Ａ、２１Ｂにおいては、後の工程で前述のプローブ７Ａ、７Ｂが形成された時に、ロジウム膜から形成された導電性膜３７が表面となり、導電性膜３７がパッド１１に直接接触することになる。そのため、導電性膜３７としては、硬度が高く耐磨耗性に優れた材質を選択することが好ましい。また、導電性膜３７はパッド１１に直接接触するため、プローブ７Ａ、７Ｂによって削り取られたパッド１１の屑が導電性膜３７に付着すると、その屑を除去するクリーニング工程が必要となり、プローブ検査工程が延びてしまうことが懸念される。そのため、導電性膜３７としては、パッド１１を形成する材料が付着し難い材質を選択することが好ましい。そこで、本実施の形態においては、導電性膜３７として、これらの条件を満たすロジウム膜を選択している。それにより、そのクリーニング工程を省略することができる。
【００６４】
次に、上記金属膜２１Ａ、２１Ｂ（導電性膜３７、３８）の成膜に用いたフォトレジスト膜を除去した後、図１７に示すように、金属膜２１Ａ、２１Ｂおよび導電性膜３５を覆うようにポリイミド膜２２（図１１も参照）を成膜する。続いて、そのポリイミド膜２２に、平面でプローブ７Ａ、７Ｂと重なる位置で金属膜２１Ａ、２１Ｂに達する前述のスルーホール２４を形成する。このスルーホール２４は、フォトレジスト膜をマスクとしたドライエッチング、アルミニウム膜をマスクとしたドライエッチングまたはレーザを用いた穴あけ加工によって形成することができる。この時、金属膜２１Ａ、２１Ｂの最上層となる導電性膜３８の表面に穴３３の形が反映されたような窪みが形成されていると、後の工程でスルーホール２４（図９〜図１１参照）を形成する際のマスク材料の残渣がその窪みに残ってしまう場合がある。このような残渣が残ってしまうと、スルーホール２４の底部にてその残渣がプローブ７Ａ、７Ｂと配線２３（図９〜図１１参照）との間の電気的導通を阻害し、導通不良を引き起こしてしまうことになる。そのため、前述したように、金属膜２１Ａ、２１Ｂの最上層となる導電性膜３８は、その表面に穴３３の形が反映されたような窪みが形成されないように成膜することが望ましい。
【００６５】
次に、図１８に示すように、スルーホール２４の内部を含むポリイミド膜２２上に導電性膜４２を成膜する。この導電性膜４２は、たとえば膜厚０．１μｍ程度のクロム膜および膜厚１μｍ程度の銅膜を順次スパッタリング法または蒸着法によって堆積することによって成膜することができる。続いて、その導電性膜４２上にフォトレジスト膜を形成した後に、そのフォトレジスト膜をフォトリソグラフィ技術によってパターニングし、フォトレジスト膜に導電性膜４２に達する開口部を形成する。次いで、めっき法により、その開口部内の導電性膜４２上に導電性膜４３を成膜する。本実施の形態においては、導電性膜４３として銅膜、または銅膜およびニッケル膜を下層から順次堆積した積層膜を例示することができる。
【００６６】
次に、上記フォトレジスト膜を除去した後、導電性膜４３をマスクとして導電性膜４２をエッチングすることにより、導電性膜４２、４３からなる配線２３を形成する。配線２３は、スルーホール２４の底部にて金属膜２１Ａ、２１Ｂと電気的に接続することができる。ここで、本実施の形態では、金属膜２１Ａ、２１Ｂの最上層となる導電性膜３８を、その表面に穴３３の形が反映されたような窪みが形成されないように形成しているので、配線２３の最上層となる導電性膜４３の表面に下層の窪みが形成されてしまうことを防ぐことができる。この時、導電性膜４３の表面に下層の形が反映されたような窪みが形成されていると、後の工程でスルーホール２６（図９〜図１１参照）を形成する際のマスク材料の残渣がその窪みに残ってしまう場合がある。このような残渣が残ってしまうと、スルーホール２６の底部にてその残渣が配線２７（図９〜図１１参照）と配線２３との間の電気的導通を阻害し、導通不良を引き起こしてしまうことになるが、本実施の形態では、その残渣の残留を防いでいるので、配線２７と配線２３との間の導通不良を防ぐことができる。
【００６７】
次に、図１９に示すように、ウエハ３１の主面に前述のポリイミド膜２５を成膜する。続いて、上記スルーホール２４を形成した工程と同様の工程により、一部の配線２３に達するスルーホール２６（図９〜図１１も参照）を形成する。前述したように、このスルーホール２６も平面でプローブ７Ａ、７Ｂと重なる位置に形成する。
【００６８】
次に、図２０に示すように、配線２３を形成した工程と同様の工程により、スルーホール２６の底部で配線２３と接続する配線２７を形成する。続いて、図２１に示すように、ポリイミド膜２５を形成した工程と同様の工程によって、ポリイミド膜２８を形成する。
【００６９】
その後、たとえばフッ酸とフッ化アンモニウムの混合液を用いたエッチングによって、ウエハ３１の裏面の酸化シリコン膜３４を除去する。続いて、強アルカリ水溶液（たとえば水酸化カリウム水溶液）を用いたエッチングにより、薄膜シート２を形成するための型材であるウエハ３１を除去する。次いで、酸化シリコン膜３４および導電性膜３５を順次エッチングにより除去し、本実施の形態の薄膜シート２を製造する（図１１参照）。この時、酸化シリコン膜３４はフッ酸およびフッ化アンモニウムの混合液を用いてエッチングし、導電性膜３５に含まれるクロム膜は過マンガン酸カリウム水溶液を用いてエッチングし、導電性膜３５に含まれる銅膜はアルカリ性銅エッチング液を用いてエッチングする。ここまでの工程により、プローブ７Ａ、７Ｂを形成する導電性膜３７（図１６参照）であるロジウム膜がプローブ７Ａ、７Ｂの表面に現れる。前述したように、ロジウム膜が表面に形成されたプローブ７Ａ、７Ｂにおいては、プローブ７Ａ、７Ｂが接触するパッド１１の材料であるＡｕなどが付着し難く、Ｎｉより硬度が高く、かつ酸化され難く接触抵抗を安定させることができる。
【００７０】
必要に応じて、上記スルーホール２４、配線２３およびポリイミド膜２５を形成する工程を繰り返すことによって、さらに配線を多層に形成してもよい。
【００７１】
ところで、図２２は、プローブ検査が行われた直後のチップ１０の平面図であり、一部は拡大して図示している。この図２２に示すように、本実施の形態の薄膜シート２を備えたプローブカードを用いてプローブ検査を行った場合には、パッド１１、１２の表面にプローブ７（７Ａ、７Ｂ）の先端の押圧による微小な圧痕５１が形成される。プローブ検査時にウエハＷＨ（チップ１０）と薄膜シート２とが接触する位置は、パッド１１、１２とプローブ７の先端とでのみであり、通常ならばウエハＷＨ（チップ１０）に生じる変化はその圧痕５１のみであるが、ウエハＷＨと薄膜シート２とが接触した後に圧痕５１以外の異常形状ＩＫＪがウエハＷＨ（チップ１０）に生じる場合がある。また、異常形状ＩＫＪがパッド１１、１２に生じる場合には、圧痕５１が想定している以上に大きくなって異常形状ＩＫＪとなっている場合もある。
【００７２】
上記のような異常形状ＩＫＪは、たとえば薄膜シート２の主面（プローブ７の形成面）に付着した異物がウエハＷＨ（チップ１０）と薄膜シート２との間に介在して、ウエハＷＨ（チップ１０）に押し付けられることで生じたり、またはその異物そのものがウエハＷＨ（チップ１０）に付着して異常形状ＩＫＪとなったりする。また、その異物は、たとえば元々はプローブ検査対象のウエハＷＨ（チップ１０）に付着していたものが、ウエハＷＨと薄膜シート２とが接触した際にウエハＷＨから薄膜シート２へ転写されるように付着してしまうものであり、図２３はその原理を説明する断面図である。この図２３に示すように、ウエハＷＨ（チップ１０）に付着している異物ＤＳＴ１の径Ｒ１がプローブ７の高さＨ１（たとえば約１８μｍ）より大きい場合には、プローブ７の先端がパッド１１、１２と接触した際に、異物ＤＳＴ１が薄膜シート２（ポリイミド膜２２）に接触して食い込み、ウエハＷＨと薄膜シート２とが離間した後でも薄膜シート２に付着した状態となってしまう場合がある。このような状態でチップ１０に対するプローブ検査を連続すると、異常形状ＩＫＪが生じたチップ１０が連続して形成されてしまう不具合が発生することになる。また、異物ＤＳＴ１が薄膜シート２（ポリイミド膜２２）に接触して食い込んだ際に、異物ＤＳＴ１から薄膜シート２に応力が加わり、薄膜シート２中の配線２３、２７を断線してしまう不具合が生じてしまう場合もある。
【００７３】
また、異物ＤＳＴ２がパッド１１、１２に付着している場合もある。この場合には、異物ＤＳＴ２が付着したパッド１１、１２においては、プローブ７がそのパッド１１、１２と接触せずに異物ＤＳＴ２と接触し、他のパッド１１、１２においては、プローブ７がパッド１１、１２と接触できずに、プローブ７とパッド１１、１２とが離間した状態となる。ここで、すべてのプローブ７がそれぞれ対応するパッド１１、１２と接触した際に、１つのプローブ７が対応するパッド１１、１２を押圧する力が約２ｇｆであるとすると、薄膜シート２に形成されたプローブ７の数が１０００個の場合には、薄膜シート２全体では約２ｋｇｆ（２０００ｇｆ）の力でウエハＷＨ（チップ１０）を押圧することになる。ところが、前述のように異物ＤＳＴ２がパッド１１、１２に付着している場合には、他のパッド１１、１２に対応するプローブ７が接触できなくなってしまうことから、薄膜シート２全体での押圧力（約２ｋｇｆ）が異物ＤＳＴ２に接触するプローブ７に集中する。たとえば、異物ＤＳＴ２が付着したパッド１１、１２が１個である場合には、その１個のパッド１１、１２および対応するプローブ７に薄膜シート２全体での押圧力（約２ｋｇｆ）が加わることになる。このような押圧力の集中により、プローブ７および配線２３、２７を含めた薄膜シート２の破損や、パッド１１、１２下のチップ１０中は配線および半導体素子が形成されている場合には、パッド１１、１２を含めたチップ１０中の配線および半導体素子の破損といった不具合の発生が懸念される。特に、チップ１０において、配線層間の層間絶縁膜として機械的強度の低い低誘電率膜等を用いている場合には、プローブ７とパッド１１、１２との接触による押圧力がチップ１０内に伝わりやすくなることから、チップ１０中の配線および半導体素子が破損しやすくなる。
【００７４】
そこで、本実施の形態では、上記のような種々の不具合の発生を防ぐために、薄膜シート２を用いたプローブ検査工程において、プローブ検査直後のウエハＷＨの表面（主面）状態を画像検査により調べる。ここで、図２４は、ウエハＷＨの表面（主面）内において、画像として取得する領域（第１領域）ＰＣＡを示す要部平面図である。この領域ＰＣＡは、押圧具９が押圧した領域（第２領域）ＯＧＡを含み、この領域ＯＧＡは、押圧具９の平面形状に対応する。また、領域ＯＧＡの中央に位置し、着色して示されたチップ１０がプローブ検査が行われた直後のチップ（第１チップ形成領域）１０である。薄膜シート２のうち、ウエハＷＨの表面（主面）と最も近接し水平に対向するのは、押圧具９によって押圧される領域であることから、この領域に上記異物ＤＳＴ１が付着しやすくなり、またこの領域が異物ＤＳＴ２をチップ１０に向かって押圧しやすくなる。そのため、本実施の形態では、画像として取得する領域ＰＣＡ中に押圧具９が押圧した領域ＯＧＡを含むようにするものである。また、チップ１０は、前記複数のパッド（電極）１１が配列される周辺領域と主に集積回路が形成される素子形成領域を含み、前記第１チップ形成領域は、前記周辺領域と素子形成領域を含む。また、プローブ検査が行われた直後のチップ１０を第１チップ形成領域と称し、それ以外のチップ１０（既にプローブ検査済みのチップ１０およびプローブ検査が行われていないチップ１０）を第２チップ形成領域と称する。
【００７５】
図２５は、その画像検査および異常形状ＩＫＪの検出時に警告または装置の稼動停止を行うシステムの構成を示す説明図である。このシステムは、メモリまたはディスクドライブ等の記憶装置ＫＳ１、カメラ（撮像手段）ＣＭ１、画像比較を行うコンピュータ等の比較装置ＨＳ１および異常形状ＩＫＪの検出時に警告または装置の稼動停止を行う警告装置ＫＫＳ１等から形成されている。記憶装置ＫＳ１には、異常形状ＩＫＪが生じていないチップ１０の画像が電子データとして予め保存され、記憶装置ＫＳ１は、電気的に接続された比較装置ＨＳ１の要求に応じてその電子データを標準サンプル画像として送信する。カメラＣＭ１は、たとえばデジタルカメラであり、プローブ検査が行われた直後のチップ１０を含む前記領域ＰＣＡに対応するウエハＷＨの表面（主面）を撮像し、取得した画像（第１画像）を電子データとして電気的に接続された比較装置ＨＳ１へ送信する。比較装置ＨＳ１は、記憶装置ＫＳ１から送信された標準サンプル画像とカメラＣＭ１から送信された取得画像とを比較し、比較結果を警告装置ＫＫＳ１へ送信する。この比較結果の送信は、取得画像中のチップ１０に異常形状ＩＫＪが存在する場合のみ送信するようにしてもよい。警告装置ＫＫＳ１は、比較装置ＨＳ１から送信されてきた比較結果が、取得画像中のチップ１０に異常形状ＩＫＪが存在することを示す場合に、表示灯の点灯またはアラームによる従業者への警告や、プローバの稼動の停止を行う。このような方法により異常形状ＩＫＪを検出することにより、従業者の目視によるチップ１０の表面観察を省略できるので、従業者の疲労を軽減することができる。
【００７６】
本実施の形態において、図２５に示したシステムを用いた画像比較検査は、所定数のチップ１０のプローブ検査を行う毎に実施する。その所定数は適宜設定できるものであり、たとえばその所定数を小さく設定すれば、異常形状ＩＫＪが生じたチップ１０を大量に形成してしまうことを防ぎ、薄膜シート２に破損が生じている場合には、早期にその破損を検出して薄膜シート２を交換することができる。
【００７７】
その結果、半導体集積回路装置の製造歩留まりを向上することができる。
【００７８】
一方、その所定数を大きく設定すれば、プローバの稼動は停止されずプローブ検査は続行されるので、プローバの稼動率が低下してしまうことを防ぐことができる。本実施の形態では、ウエハＷＨ中に約１０００個のチップ１０が形成されている場合において、その中で約１０個のチップ１０を選択し、その選択されたチップ１０の各々に対するプローブ検査が行われた直後に上記画像比較検査を行うこと、すなわち約１００個のうちの１個の割合で上記画像比較検査を行うことを例示できる。
【００７９】
また、本実施の形態において、図２５に示したシステムを用いた画像比較検査は、カメラＣＭ１によって取得された画像中に写っているすべてのチップ１０に対して行う。すなわち、押圧具９の平面形状に対応する領域ＯＧＡ（図２４参照）の中央に位置するチップ１０（図２４参照）のみではなく、画像として取得する領域ＰＣＡ（図２４参照）中に少なくとも一部が入るチップ１０についてはすべて画像比較検査を行う。それにより、カメラＣＭ１が画像を取得する直前にプローブ検査が行われたチップ１０以外のチップ１０についても、画像に写っていれば少なくとも一部領域については異常形状ＩＫＪの有無を判別できるようになるので、以降のプローブ検査工程で異常形状ＩＫＪが生じたチップ１０を大量に形成してしまうことをさらに確実に防げるようになる。
【００８０】
つまり、本実施の形態では、プローブ検査対象チップの複数の電極やその電極間等の限定された領域のみの異常を検出するだけでなく、プローブ検査対象チップの他の領域（素子形成領）の異常も検出できるようにしている。
【００８１】
更に、プローブ検査対象チップ以外のウエハ上の他の領域（他のチップ１０）の異常も検出できるようにしている。
【００８２】
このような本実施の形態によれば、検査対象チップの複数の電極やその電極間等の限定された領域に異常が生じていない場合でも、他の領域に異常があることを事前に検出して検査装置の稼動を制御できるので、半導体集積回路の製造歩留まりを大幅に向上できる。
【００８３】
次に、予め記憶装置ＫＳ１に保存されている異常形状ＩＫＪが生じていないチップ１０の画像と、カメラＣＭ１によって撮像されたチップ１０の画像との比較方法の詳細について説明する。
【００８４】
前述したように、予め記憶装置ＫＳ１に保存されている異常形状ＩＫＪが生じていないチップ１０の画像と、カメラＣＭ１によって撮像されたチップ１０の画像とは、比較装置ＨＳ１に電子データとして供給される。そこで、両画像を比較するに当たり、両画像を同じ解像度で比較装置ＨＳ１に提供するか、もしくは比較装置ＨＳ１で両画像を同じ解像度に変換した後に、両画像の対応する全画素の輝度または階調等を比較することで異常形状ＩＫＪの有無を検出することを一例として上げることができる。または、図２６に示すように、両画像のチップ１０中にチップ１０の長辺（図２６中のＸ方向（第１方向））に沿って延在する長辺と同じ長さの複数本の線（第１ライン）ＬＮ１を等しい間隔Ｄ１で配置し、対応する各線ＬＮ１上の輝度を比較することで異常形状ＩＫＪの有無を検出してもよい。なお、図２６においては、図を見やすくするためにパッド１１、１２の図示を省略している。線ＬＮ１が配置される間隔Ｄ１については、比較装置ＨＳ１に異常形状ＩＫＪと判定されてしまう異常形状ＩＫＪの径以下とするものであり、本実施の形態では１０μｍ程度以下、好ましくは２μｍ〜３μｍ程度以下とすることを例示できる。ここで、図２７は、予め記憶装置ＫＳ１に保存されている異常形状ＩＫＪが生じていないチップ１０の画像中における１本の線ＬＮ１上の輝度または階調の波形の一例である。また、図２８は、カメラＣＭ１によって撮像されたチップ１０の画像中における１本の線ＬＮ１上の輝度または階調の波形の一例であり、この線ＬＮ１は、図２７で輝度または階調が示された異常形状ＩＫＪが生じていないチップ１０の画像中における１本の線ＬＮ１に対応するものである。図２７および図２８に示される２つの輝度または階調の波形を比較し、カメラＣＭ１によって撮像されたチップ１０の画像中における１本の線ＬＮ１上の輝度または階調の波形に相違個所ＳＩＫ（図２８参照）が存在する場合に、チップ１０に異常形状ＩＫＪが生じていると判定できる。また、その相違個所ＳＩＫから異常形状ＩＫＪの大きさ（径）を測定することができ、その大きさが所定値以上であった場合に異常形状ＩＫＪと判定する場合には、有効に活用することができる。
【００８５】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００８６】
前記実施の形態では、半導体集積回路装置の製造技術を用いて形成されたプローブを有する薄膜シートを備えたプローブカードを用いてプローブ検査を行う場合において、画像比較によりチップに生じた異常形状を検出することを説明したが、カンチレバー状のプローブ（探針）を備えたプローブカード等の他のプローブカードを用いてプローブ検査を行う場合においても、同様の画像比較によりチップに生じた異常形状を検出してもよい。
【産業上の利用可能性】
【００８７】
本発明の半導体集積回路装置の製造方法は、半導体集積回路装置の製造工程におけるプローブ検査工程に広く適用することができる。
【図面の簡単な説明】
【００８８】
【図１】本発明の一実施の形態であるプローブカードの要部断面図である。
【図２】本発明の一実施の形態であるプローブカードの下面の要部平面図である。
【図３】図２中のＡ−Ａ線に沿った断面図である。
【図４】本発明の一実施の形態であるプローブカードの要部断面図である。
【図５】本発明の一実施の形態であるプローブカードを用いてプローブ検査を行う対象の半導体チップ領域が形成された半導体ウエハの平面図である。
【図６】本発明の一実施の形態であるプローブカードを用いてプローブ検査を行う対象の半導体チップの平面図である。
【図７】図６に示した半導体チップに形成されたパッドの斜視図である。
【図８】図６に示した半導体チップの液晶パネルへの接続方法を示す要部断面図である。
【図９】本発明の一実施の形態であるプローブカードを形成する薄膜シートの要部平面図である。
【図１０】図９中の要部を拡大して示した平面図である。
【図１１】図９中のＢ−Ｂ線に沿った断面図である。
【図１２】本発明の一実施の形態であるプローブカードを用いて行うプローブ検査時におけるプローブとパッドとの位置関係を説明する要部平面図である。
【図１３】本発明の一実施の形態であるプローブカードを用いてプローブ検査を行う対象の半導体チップの平面図である。
【図１４】本発明の一実施の形態であるプローブカードを用いて行うプローブ検査時におけるプローブとパッドとの位置関係を説明する要部平面図である。
【図１５】本発明の一実施の形態であるプローブカードを形成する薄膜シートの製造工程を説明する要部断面図である。
【図１６】図１５に続く薄膜シートの製造工程中の要部断面図である。
【図１７】図１６に続く薄膜シートの製造工程中の要部断面図である。
【図１８】図１７に続く薄膜シートの製造工程中の要部断面図である。
【図１９】図１８に続く薄膜シートの製造工程中の要部断面図である。
【図２０】図１９に続く薄膜シートの製造工程中の要部断面図である。
【図２１】図２０に続く薄膜シートの製造工程中の要部断面図である。
【図２２】プローブ検査が行われた半導体チップの平面図である。
【図２３】本発明の一実施の形態であるプローブカードを用いたプローブ検査を説明する要部断面図である。
【図２４】本発明の一実施の形態であるプローブカードを用いて行うプローブ検査工程中にて、画像として取得するウエハ表面の領域を説明する要部平面図である。
【図２５】本発明の一実施の形態であるプローブカードを用いて行うプローブ検査工程中における、検査対象のチップの画像と予め取得してある正常なチップの画像との比較方法を示す説明図である。
【図２６】本発明の一実施の形態であるプローブカードを用いて行うプローブ検査工程中における、検査対象のチップの画像と予め取得してある正常なチップの画像との比較方法を示す平面図である。
【図２７】本発明の一実施の形態であるプローブカードを用いて行うプローブ検査工程にて用いる予め取得してある正常なチップの画像の輝度を示す説明図である。
【図２８】本発明の一実施の形態であるプローブカードを用いて行うプローブ検査工程にて用いる検査対象のチップの画像の輝度を示す説明図である。
【符号の説明】
【００８９】
１  多層配線基板
２  薄膜シート（薄膜プローブシート）
３  プランジャ
３Ａ  ばね
４  押さえリング
５  開口部
６  接着リング
７、７Ａ、７Ｂ  プローブ（接触端子）
８  ポゴ座
９  押圧具（押圧機構）
１０  チップ（チップ形成領域）
１１、１２  パッド（電極）
１４、１５  画素電極
１６  ガラス基板
１７  液晶層
１８  ガラス基板
２１Ａ、２１Ｂ  金属膜
２２  ポリイミド膜（絶縁膜）
２３  配線（第１配線）
２４  スルーホール
２５  ポリイミド膜（絶縁膜）
２６  スルーホール
２７  配線（第１配線）
２８  ポリイミド膜
３１  ウエハ
３２  酸化シリコン膜
３３  穴
３４  酸化シリコン膜
３５、３７、３８  導電性膜
４２、４３  導電性膜
５１  圧痕
ＣＨＤ  カードホルダ
ＣＭ１  カメラ（撮像手段）
ＤＳＴ１、ＤＳＴ２  異物
ＦＲＧ  フロッグリング
ＨＳ１  比較装置
ＩＡ  中心領域
ＩＫＪ  異常形状
ＫＫＳ１  警告装置
ＫＳ１  記憶装置
ＬＮ１  線（第１ライン）
ＯＡ  外周領域
ＯＧＡ  領域（第２領域）
ＰＣＡ  領域（第１領域）
ＰＧＰ  ポゴピン
ＳＢ  補助基板
ＳＩＫ  相違個所
ＴＨＤ  テスタヘッド
ＷＨ  ウエハ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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