(57)【要約】【課題】入力信号に応じて出力信号の出力端子を選択する素子を、容易に小型化すること。【解決手段】この半導体装置１は、ＧａＡｓ基板２上に並設されたチャネル層５ａ，５ｂ，５ｃと、チャネル層５ａ，５ｂ，５ｃの一端に共通接続された入力端子９と、チャネル層５ａ，５ｂ，５ｃの他端に独立に接続された出力端子１０ａ，１０ｂ，１０ｃと、チャネル層５ａ，５ｂ，５ｃの中央領域１１ａ，１１ｂ，１１ｃに跨って布設されたゲート電極６ａ，６ｂとを備え、ゲート電極６ａとチャネル層５ａ，５ｂ，５ｃとは、チャネル層５ａ，５ｂ，５ｃを導通させるためのゲート電極６ａの入力信号の閾値電圧が、チャネル層５ａ，５ｂ，５ｃの順に増加するように構成され、且つ、チャネル層５ａ，５ｂ、５ｃを導通させるためのゲート電極６ｂの入力信号の閾値電圧が、チャネル層５ａ，５ｂ、５ｃの順に減少するように構成されている。【選択図】図１
2008205285.tif 000002
【特許請求の範囲】
【請求項１】
入力信号に応じて、複数の出力端子から選択的に出力信号を出力する半導体装置であって、
半導体基板上において分離して並設された第１〜第Ｎ（Ｎは３以上の整数）のチャネル層と、
前記第１〜第Ｎのチャネル層の一端に接続され、前記第１〜第Ｎのチャネル層に入力電圧を印加するための入力端子と、
前記第１〜第Ｎのチャネル層の他端にそれぞれ独立に接続された前記第１〜第Ｎの出力端子と、
前記第１〜第Ｎのチャネル層の前記一端と前記他端との間の中央領域のうちの複数のチャネル層の中央領域に跨って布設され、第１の入力信号を印加するための第１のゲート電極と、
前記第１〜第Ｎのチャネル層の前記一端と前記他端との間の中央領域のうちの複数のチャネル層の中央領域に跨って布設され、第２の入力信号を印加するための第２のゲート電極とを備え、
前記第１のゲート電極と前記第１〜第Ｎのチャネル層とは、少なくとも前記第１〜第Ｎ−１のチャネル層の前記一端と前記他端間をオン／オフさせるための前記第１の入力信号の閾値電圧が、前記第１〜第Ｎ−１のチャネル層の順に増加するように構成され、且つ、少なくとも前記第２〜第Ｎのチャネル層の前記一端と前記他端間をオン／オフさせるための前記第２の入力信号の閾値電圧が、前記第２〜第Ｎのチャネル層の順に減少するように構成されている、
ことを特徴とする半導体装置。
【請求項２】
前記第１及び第２のゲート電極と前記第１〜第Ｎのチャネル層とは、ノーマリオフ型のデバイス特性を有するように構成され、前記第１〜第Ｎのチャネル層の前記第１の入力信号の閾値電圧が、前記第１〜第Ｎのチャネル層の順に増加するように構成され、且つ、前記第１〜第Ｎのチャネル層の前記第２の入力信号の閾値電圧が、前記第１〜第Ｎのチャネル層の順に減少するように構成されている、
ことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第１〜第Ｎ−１のチャネル層上における第１のゲート電極のゲート長が、前記第１〜第Ｎ−１のチャネル層の順に小さくなるように形成され、前記第２〜第Ｎのチャネル層上における第２のゲート電極のゲート長が、前記第２〜第Ｎのチャネル層の順に大きくなるように形成されている、
ことを特徴とする請求項１又は２記載の半導体装置。
【請求項４】
第１のゲート電極が設けられた領域における前記第１〜第Ｎ−１のチャネル層のチャネル幅が、前記第１〜第Ｎ−１のチャネル層の順に大きくなるように形成され、第２のゲート電極が設けられた領域における前記第２〜第Ｎのチャネル層のチャネル幅が、前記第２〜第Ｎのチャネル層の順に小さくなるように形成されている、
ことを特徴とする請求項１又は２記載の半導体装置。
【請求項５】
前記第１及び第２のゲート電極は、絶縁膜を介して前記第１〜第Ｎのチャネル層上に布設され、
第１のゲート電極が設けられた領域における前記第１〜第Ｎ−１のチャネル層上の前記絶縁膜の膜厚が、前記第１〜第Ｎ−１のチャネル層の順に大きくなるように形成され、第２のゲート電極が設けられた領域における前記第２〜第Ｎのチャネル層上の前記絶縁膜の膜厚が、前記第２〜第Ｎのチャネル層の順に小さくなるように形成されている、
ことを特徴とする請求項１又は２記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力信号に応じて複数の出力端子から選択的に出力信号を出力する半導体装置に関するものである。
【背景技術】
【０００２】
半導体メモリの各セルを選択する回路として、３端子素子であるトランジスタを組み合わせて構成されたセレクタ回路が用いられている。また、従来から、複数種類以上のレベルを持つ入力信号により、そのレベル数に対応した複数個の出力端子から選択的に出力信号を出力する回路素子が知られており、複数のトランジスタを組み合わせて構成することができる（下記特許文献１参照）。このような素子は、多値論理回路の１種である「多値決定グラフ（MDD:Multiple value Decision Diagram）」と呼ばれる論理演算回路を構成するための基本回路素子としても使用される。
【特許文献１】特開平１０−２５６４８１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
上述した従来のセレクタ回路やＭＤＤ回路に使用されている回路素子は、複数の３端子素子が組み合わされて構成されているため、機能を集積させた場合に回路規模が大きくなる傾向にあった。特に、半導体メモリの大容量化や多値論理回路の高機能化に伴い、回路を構成する素子をできるだけ高集積化することが求められていた。
【０００４】
そこで、本発明はかかる課題に鑑みて為されたものであり、入力信号に応じて出力信号の出力端子を選択する素子を、容易に小型化することが可能な半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００５】
上記課題を解決するため、本発明の半導体装置は、入力信号に応じて、複数の出力端子から選択的に出力信号を出力する半導体装置であって、半導体基板上において分離して並設された第１〜第Ｎ（Ｎは３以上の整数）のチャネル層と、第１〜第Ｎのチャネル層の一端に接続され、第１〜第Ｎのチャネル層に入力電圧を印加するための入力端子と、第１〜第Ｎのチャネル層の他端にそれぞれ独立に接続された第１〜第Ｎの出力端子と、第１〜第Ｎのチャネル層の一端と他端との間の中央領域のうちの複数のチャネル層の中央領域に跨って布設され、第１の入力信号を印加するための第１のゲート電極と、第１〜第Ｎのチャネル層の一端と他端との間の中央領域のうちの複数のチャネル層の中央領域に跨って布設され、第２の入力信号を印加するための第２のゲート電極とを備え、第１のゲート電極と第１〜第Ｎのチャネル層とは、少なくとも第１〜第Ｎ−１のチャネル層の一端と他端間をオン／オフさせるための第１の入力信号の閾値電圧が、第１〜第Ｎ−１のチャネル層の順に増加するように構成され、且つ、少なくとも第２〜第Ｎのチャネル層の一端と他端間をオン／オフさせるための第２の入力信号の閾値電圧が、第２〜第Ｎのチャネル層の順に減少するように構成されている。
【０００６】
このような半導体装置によれば、半導体基板上に並設されたＮ本のチャネル層の入力端と出力端との間の中央領域に設けられた第１のゲート電極と第２のゲート電極とに、互いに相補的なレベルを有する２つの入力信号が印加された場合に、第１〜第Ｎのチャネル層のうちから１本のチャネル層が電界効果を用いて選択的に導通され、１つの出力端子から選択的に出力電流を出力させることができる。なお、ここでいう「相補的なレベル」とは、一方の信号のレベルが増加した場合に他方の信号のレベルが減少するような関係を言うものとする。このように、Ｎ本のチャネル層に共通に２本のゲート電極を設けた構成を有することで、１つの素子における出力端子の増加によりチャネル数が増えたり、複数の素子を組み合わせる場合でも高集積化が容易となり、装置全体の小型化が実現される。
【０００７】
第１及び第２のゲート電極と第１〜第Ｎのチャネル層とは、ノーマリオフ型のデバイス特性を有するように構成され、第１〜第Ｎのチャネル層の第１の入力信号の閾値電圧が、第１〜第Ｎのチャネル層の順に増加するように構成され、且つ、第１〜第Ｎのチャネル層の第２の入力信号の閾値電圧が、第１〜第Ｎのチャネル層の順に減少するように構成されていることも好ましい。
【０００８】
こうすれば、第１のゲート電極と第２のゲート電極とに、互いに相補的なレベルを有し、第１〜第Ｎのチャネル層のうちの一部のチャネル層を導通させるための２つの入力信号が印加された場合に、第１〜第Ｎのチャネル層のうちから１本のチャネル層が選択的に導通され、出力電流を１つの出力端子から選択的に出力させることができる。
【０００９】
また、第１〜第Ｎ−１のチャネル層上における第１のゲート電極のゲート長が、第１〜第Ｎ−１のチャネル層の順に小さくなるように形成され、第２〜第Ｎのチャネル層上における第２のゲート電極のゲート長が、第２〜第Ｎのチャネル層の順に大きくなるように形成されていることが好ましい。
【００１０】
この場合、２つのゲート電極の形状をチャネル間で変化させることで、第１〜第Ｎ−１のチャネル層の第１の入力信号の閾値電圧、及び第２〜第Ｎのチャネル層の第２の入力信号の閾値電圧を、容易に制御することができる。
【００１１】
また、第１のゲート電極が設けられた領域における第１〜第Ｎ−１のチャネル層のチャネル幅が、第１〜第Ｎ−１のチャネル層の順に大きくなるように形成され、第２のゲート電極が設けられた領域における第２〜第Ｎのチャネル層のチャネル幅が、第２〜第Ｎのチャネル層の順に小さくなるように形成されていることも好ましい。
【００１２】
かかる構成を採れば、チャネル層の形状を変化させることで、第１〜第Ｎ−１のチャネル層の第１の入力信号の閾値電圧、及び第２〜第Ｎのチャネル層の第２の入力信号の閾値電圧を、容易に制御することができる。
【００１３】
さらに、第１及び第２のゲート電極は、絶縁膜を介して第１〜第Ｎのチャネル層上に布設され、第１のゲート電極が設けられた領域における第１〜第Ｎ−１のチャネル層上の絶縁膜の膜厚が、第１〜第Ｎ−１のチャネル層の順に大きくなるように形成され、第２のゲート電極が設けられた領域における第２〜第Ｎのチャネル層上の絶縁膜の膜厚が、第２〜第Ｎのチャネル層の順に小さくなるように形成されていることも好ましい。
【００１４】
こうすれば、絶縁膜の膜厚をチャネル間で変化させることで、第１〜第Ｎ−１のチャネル層の第１の入力信号の閾値電圧、及び第２〜第Ｎのチャネル層の第２の入力信号の閾値電圧を、容易に制御することができる。
【発明の効果】
【００１５】
本発明によれば、入力信号に応じて出力信号の出力端子を選択する素子を、容易に小型化することができる。
【発明を実施するための最良の形態】
【００１６】
以下、図面に基づいて、本発明による半導体装置の好適な実施形態について詳細に説明する。なお、図面の説明においては同一又は相当部分には同一符号を付し、重複する説明を省略する。
【００１７】
［第１実施形態］
まず、本発明の第１実施形態について説明する。図１は、本発明の第１実施形態である半導体装置１の平面図、図２は、図１の半導体装置１のII−II線に沿った断面図、図３は、図１の半導体装置１のIII−III線に沿った断面図である。半導体装置１は、ＧａＡｓ基板２とＧａＡｓ層３及びＡｌＧａＡｓ層４からなる３本のチャネル層５ａ，５ｂ，５ｃと２つのゲート電極６ａ，６ｂと入力信号生成回路７とを備える。
【００１８】
３本のチャネル層５ａ，５ｂ，５ｃは、ＧａＡｓ基板２上において幅数百ｎｍの幅でＧａＡｓ層３及びＡｌＧａＡｓ層４がこの順で直線状に積層されて成り、変調ドープヘテロ接合構造を有する。すなわち、チャネル層５ａ，５ｂ，５ｃは、ＧａＡｓ層３とＡｌＧａＡｓ層４との界面にキャリア濃度が高い高コンダクタンス層（図示せず）が形成されている。これらのチャネル層５ａ，５ｂ，５ｃは、互いに分離して並列に設けられており、ＧａＡｓ基板２上のチャネル層５ａ，５ｂ，５ｃ以外の領域に絶縁層８がさらに形成されることにより、互いに電気的に絶縁されている。
【００１９】
このような構成の導電性のチャネルであるチャネル層５ａ，５ｂ，５ｃの一端には、オーミック接触により共通に接続された１つの入力端子９が設けられ、チャネル層５ａ，５ｂ，５ｃの他端には、それぞれ、オーミック接触により接続された出力端子１０ａ，１０ｂ，１０ｃが電気的に独立して設けられている。この入力端子９には、電源が接続されることにより所定の正電圧が印加され、それぞれの出力端子１０ａ，１０ｂ，１０ｃからは、後述するゲート電極６ａ，６ｂに印加される入力信号のレベルに応じた出力電流が出力される。
【００２０】
ゲート電極６ａ，６ｂは、それぞれのチャネル層５ａ，５ｂ，５ｃの入力端子９側の一端と出力端子１０ａ，１０ｂ，１０ｃ側の他端との間の中央領域１１ａ，１１ｂ，１１ｃを跨って、チャネル層５ａ，５ｂ，５ｃの形成方向に対してほぼ垂直な方向に形成された金属薄膜であり、チャネル層５ａ，５ｂ，５ｃとの間で金属／半導体（ショットキー）接触構造を有する。このゲート電極６ａは、チャネル層５ａ，５ｂ，５ｃ上のそれぞれのゲート長ＬＧＡ１，ＬＧＡ２，ＬＧＡ３が、５００ｎｍ以下で、且つこの順で段階的に小さくなるような、すなわち、ＬＧＡ１＞ＬＧＡ２＞ＬＧＡ３となるような階段状の形状を有する。一方、ゲート電極６ｂは、チャネル層５ａ，５ｂ，５ｃ上のそれぞれのゲート長ＬＧＢ１，ＬＧＢ２，ＬＧＢ３が、５００ｎｍ以下で、且つこの順で段階的に大きくなるような、すなわち、ＬＧＢ１＜ＬＧＢ２＜ＬＧＢ３となるような階段状の形状を有する。
【００２１】
上記構成のゲート電極６ａ，６ｂの端部には、それぞれ、入力端子１２ａ，１２ｂが接続され、入力端子１２ａ，１２ｂのそれぞれに電圧レベルが段階的に変化する入力信号ＶＧＡ，ＶＧＢが入力されることによって、ゲート電極６ａ，６ｂに入力信号ＶＧＡ，ＶＧＢが印加される。このとき、ゲート電極６ａ，６ｂが設けられたチャネル層５ａ，５ｂ，５ｃは、ノーマリオフ型のデバイス特性を有するように構成されている。従って、入力信号ＶＧＡにはそれぞれのチャネル層５ａ，５ｂ，５ｃの入力端子９と出力端子１０ａ，１０ｂ，１０ｃ間を導通させるための正の閾値電圧ＶｔｈＡ１，ＶｔｈＡ２，ＶｔｈＡ３が存在し、同様に、入力信号ＶＧＢには正の閾値電圧ＶｔｈＢ１，ＶｔｈＢ２，ＶｔｈＢ３が存在する。これらの閾値電圧はゲート電極のゲート長が５００ｎｍ以下ではゲート長が大きくなるほど大きくなるので、上述したゲート長ＬＧＡ１，ＬＧＡ２，ＬＧＡ３の関係からゲート電極６ａに対応する閾値電圧はＶｔｈＡ１＞ＶｔｈＡ２＞ＶｔｈＡ３の関係を有する。言い換えれば、入力信号ＶＧＡの閾値電圧ＶｔｈＡ１，ＶｔｈＡ２，ＶｔｈＡ３は、チャネル層５ａ，５ｂ，５ｃの順に次第に減少するようにされる。同様に、ゲート長ＬＧＢ１，ＬＧＢ２，ＬＧＢ３の関係からゲート電極６ｂに対応する閾値電圧はＶｔｈＢ１＜ＶｔｈＢ２＜ＶｔｈＢ３の関係を有し、入力信号ＶＧＢの閾値電圧ＶｔｈＢ１，ＶｔｈＢ２，ＶｔｈＢ３は、チャネル層５ａ，５ｂ，５ｃの順に次第に増加するようにされる。
【００２２】
入力信号生成回路７は、段階的に変化する電圧レベルを有する入力信号ＶＧＡ，ＶＧＢを生成するための回路である。具体的には、入力信号生成回路７は、入力端子１３から入力される３値のデジタル信号に応じて、３種類の電圧レベルＶＧＡ０，ＶＧＡ１，ＶＧＡ２（ＶＧＡ０＜ＶＧＡ１＜ＶＧＡ２）を有する入力信号ＶＧＡ、及び３種類の電圧レベルＶＧＢ０，ＶＧＢ１，ＶＧＢ２（ＶＧＢ０＞ＶＧＢ１＞ＶＧＢ２）を有する入力信号ＶＧＢを同時に生成する。ここで、入力信号生成回路７は、入力信号ＶＧＡ，ＶＧＢをＶＧＢ＝−ａＶＧＡ＋ｂ（ａは正の定数、ｂは定数）を満たすように生成する。つまり、２つの入力信号ＶＧＡ，ＶＧＢが、一方の信号のレベルが増加した場合に他方の信号のレベルが減少するような相補的な関係を有するようにする。さらに具体的には、電圧レベルＶＧＡ０の入力信号ＶＧＡに対応して電圧レベルＶＧＢ０＝−ａＶＧＡ０＋ｂの入力信号ＶＧＢが、電圧レベルＶＧＡ１の入力信号ＶＧＡに対応して電圧レベルＶＧＢ１＝−ａＶＧＡ１＋ｂの入力信号ＶＧＢが、電圧レベルＶＧＡ２の入力信号ＶＧＡに対応して電圧レベルＶＧＢ２＝−ａＶＧＡ２＋ｂの入力信号ＶＧＢが、それぞれ生成される。このような機能を有する入力信号生成回路７としては、例えば、入力デジタル信号に応じて分圧抵抗をスイッチング素子で切り替えるような公知の構成を採用することができる。
【００２３】
ここで、ゲート電極６ａ，６ｂのゲート長ＬＧＡ１，ＬＧＡ２，ＬＧＡ３，ＬＧＢ１，ＬＧＢ２，ＬＧＢ３、及び入力信号生成回路７の生成する入力信号ＶＧＡ，ＶＧＢは、以下の関係が成り立つように設定されている。すなわち、同時に生成される入力信号ＶＧＡ，ＶＧＢの組（ＶＧＡ０，ＶＧＢ０）が、下記式（１）；
ＶｔｈＡ３＜ＶＧＡ０＜ＶｔｈＡ２，ＶＧＢ０＞ＶｔｈＢ３…（１）
を満たすように設定される。この入力信号ＶＧＡ，ＶＧＢの組（ＶＧＡ０，ＶＧＢ０）が生成された場合、チャネル層５ｃのみが選択的にオンされる。同様に、入力信号ＶＧＡ，ＶＧＢの組（ＶＧＡ１，ＶＧＢ１）が、下記式（２）；
ＶｔｈＡ２＜ＶＧＡ１＜ＶｔｈＡ１，ＶｔｈＢ３＞ＶＧＢ１＞ＶｔｈＢ２…（２）
を満たすように設定され、この入力信号ＶＧＡ，ＶＧＢの組（ＶＧＡ１，ＶＧＢ１）が生成された場合、チャネル層５ｂのみが選択的にオンされる。さらに、入力信号ＶＧＡ，ＶＧＢの組（ＶＧＡ２，ＶＧＢ２）が、下記式（３）；
ＶｔｈＡ１＜ＶＧＡ２，ＶｔｈＢ２＞ＶＧＢ２＞ＶｔｈＢ１…（３）
を満たすように設定され、この入力信号ＶＧＡ，ＶＧＢの組（ＶＧＡ２，ＶＧＢ２）が生成された場合、チャネル層５ａのみが選択的にオンされる。
【００２４】
なお、ａ＝１，ｂ＞０である定数ａ，ｂで決まる入力信号ＶＧＡ，ＶＧＢが上記式（１）〜（３）を満たすようにゲート電極６ａ，６ｂの形状を調整することは、入力信号ＶＧＡ，ＶＧＢがインバータ回路及びオフセット発生回路を用いて容易に生成でき、入力信号生成回路７の構成が単純化される点でより好ましい。また、入力信号生成回路７は、生成する入力信号ＶＧＡ，ＶＧＢに対して、上記式（１）〜（３）を満たすような範囲において動作マージン電圧ΔＶＧＡ，ΔＶＧＡを許容することもできる。
【００２５】
以上説明した半導体装置１によれば、ＧａＡｓ基板２上に並設された３本のチャネル層５ａ，５ｂ，５ｃの入力端と出力端との間の中央領域１１ａ，１１ｂ，１１ｃに設けられたゲート電極６ａ，６ｂに、入力多値信号に対応して互いに相補的なレベルを有する２つの入力信号ＶＧＡ，ＶＧＢが印加された場合に、３本のチャネル層５ａ，５ｂ，５ｃのうちから１本のチャネル層が電界効果を用いて選択的に導通され、出力端子１０ａ，１０ｂ，１０ｃから選択的に出力電流を出力させることができる。このように、３本のチャネル層に共通に２本のゲート電極６ａ，６ｂを設けた構成を有することで、１つの素子における出力端子の増加によりチャネル数が増えたり、複数の素子を組み合わせる場合でも高集積化が容易となり、装置全体の小型化が実現される。
【００２６】
また、チャネル層５ａ，５ｂ，５ｃのゲート長を変えることによって閾値電圧を変化させることで、チャネル層５ａ，５ｂ，５ｃの入力信号ＶＧＡ，ＶＧＢの閾値電圧を、容易に制御することができる。
【００２７】
図４は、半導体装置１の入出力特性を示す図であり、（ａ）は、半導体装置１の構造の一例を示す平面図、（ｂ）は、（ａ）の半導体装置１のゲート電極６ａの入力信号ＶＧＡとそれぞれの出力端子１０ａ，１０ｂ，１０ｃの出力電流Ｉａ，Ｉｂ，Ｉｃとの関係を示すグラフである。この結果により、入力信号ＶＧＡの電圧レベルの増減に応じて、出力電流Ｉａ，Ｉｂ，Ｉｃのピークが明確に分離されている。このことから、入力信号ＶＧＡのレベルを出力電流のピークに合うように設定することで、出力端子１０ａ，１０ｂ，１０ｃから出力電流を選択的に出力できることがわかる。
【００２８】
［第２実施形態］
まず、本発明の第２実施形態について説明する。図５は、本発明の第２実施形態である半導体装置２１の平面図である。
【００２９】
同図に示すように、半導体装置２１においては、ゲート電極２６ａ，２６ｂは、それぞれのチャネル層５ａ，５ｂ，５ｃの中央領域１１ａ，１１ｂ，１１ｃを跨って形成され、ゲート電極２６ａは、チャネル層５ａ，５ｂ，５ｃ上のそれぞれのゲート長ＬＧＡ１’，ＬＧＡ２’，ＬＧＡ３’が、この順で直線的に減少するような形状を有し、ゲート電極２６ｂは、チャネル層５ａ，５ｂ，５ｃ上のそれぞれのゲート長ＬＧＢ１’，ＬＧＢ２’，ＬＧＢ３’が、この順で直線的に増加するような形状を有する。
【００３０】
このような形状を有するゲート電極２６ａ，２６ｂを用いても、入力信号ＶＧＡの閾値電圧ＶｔｈＡ１，ＶｔｈＡ２，ＶｔｈＡ３は、チャネル層５ａ，５ｂ，５ｃの順に次第に減少するように設定され、入力信号ＶＧＢの閾値電圧ＶｔｈＢ１，ＶｔｈＢ２，ＶｔｈＢ３は、チャネル層５ａ，５ｂ，５ｃの順に次第に増加するように設定される。
【００３１】
図６は、半導体装置２１の入出力特性を示す図であり、（ａ）は、半導体装置２１の構造の一例を示す平面図、（ｂ）は、（ａ）の半導体装置２１のゲート電極２６ａの入力信号ＶＧＡとそれぞれの出力端子１０ａ，１０ｂ，１０ｃの出力電流Ｉａ，Ｉｂ，Ｉｃとの関係を示すグラフである。この場合は、若干出力電流の差が大きいものの出力電流Ｉａ，Ｉｂ，Ｉｃのピークが明確に分離され、出力端子１０ａ，１０ｂ，１０ｃから出力電流を選択的に出力可能であることがわかる。
【００３２】
［第３実施形態］
まず、本発明の第３実施形態について説明する。図７は、本発明の第３実施形態である半導体装置３１の平面図、図８は半導体装置３１のVIII−VIII線に沿った断面図である。
【００３３】
これらの図に示すように、半導体装置３１のＧａＡｓ基板２上には、長手方向に沿って変化するチャネル幅を有する３本のチャネル層３５ａ，３５ｂ，３５ｃが並設されている。さらに、この３本のチャネル層３５ａ，３５ｂ，３５ｃの中央領域１１ａ，１１ｂ，１１ｃを跨って、帯状にゲート電極３６ａ，３６ｂが形成され、ゲート電極３６ａ，３６ｂのチャネル層３５ａ，３５ｂ，３５ｃ上のゲート長が、ほぼ一定となるようにされている。
【００３４】
この場合、３本のチャネル層３５ａ，３５ｂ，３５ｃには、ゲート電極３６ａが設けられた領域におけるそれぞれのチャネル幅ＷＡ１，ＷＡ２，ＷＡ３がこの順で大きくなり、且つゲート電極３６ｂが設けられた領域におけるそれぞれのチャネル幅ＷＢ１，ＷＢ２，ＷＢ３がこの順で小さくなるように、くびれ部３７ａ，３７ｂ，３７ｃが形成されている。なお、ゲート電極３６ａ，３６ｂは、チャネル幅の違いにより閾値を効果的に変化させるために、３本のチャネル層３５ａ，３５ｂ，３５ｃの側壁及びＧａＡｓ基板２の表面に沿って接触するように形成されている（図８）。
【００３５】
このような形状を有するチャネル層３５ａ，３５ｂ，３５ｃ及びゲート電極３６ａ，３６ｂを用いても、入力信号ＶＧＡの閾値電圧ＶｔｈＡ１，ＶｔｈＡ２，ＶｔｈＡ３は、チャネル層３５ａ，３５ｂ，３５ｃの順に次第に減少するように設定され、入力信号ＶＧＢの閾値電圧ＶｔｈＢ１，ＶｔｈＢ２，ＶｔｈＢ３は、チャネル層３５ａ，３５ｂ，３５ｃの順に次第に増加するように設定される。
【００３６】
［第４実施形態］
まず、本発明の第４実施形態について説明する。図９は、本発明の第４実施形態である半導体装置４１の平面図である。
【００３７】
半導体装置４１のチャネル層４５ａ，４５ｂ，４５ｃ及びゲート電極４６ａ，４６ｂは、ノーマリオン型のデバイス特性を有するように構成されている。このようなデバイス特性は、ＧａＡｓ基板２上のエピタキシャル層の厚さを変えることで実現することができる。
【００３８】
ゲート電極４６ａは、チャネル層４５ａ，４５ｂの中央領域１１ａ，１１ｂを跨って形成されている。詳細には、ゲート電極４６ａは、中央領域１１ａをチャネル層４５ａの形成方向に垂直な方向に沿って横切って中央領域１１ｂの近傍まで延びるように形成されている。このとき、ゲート電極４６ａの縁部とチャネル層４５ｂの境界との距離は、チャネル層４５ｂに電界効果を与え近接ゲート（サイドゲート）として電気的に結合されうるような距離（例えば、ＧａＡｓ基板の場合は０ｎｍ〜４００ｎｍ）に設定されている。
【００３９】
一方、ゲート電極４６ｂは、チャネル層４５ｂ，４５ｃの中央領域１１ｂ，１１ｃを跨って形成されている。詳細には、ゲート電極４６ｂは、中央領域１１ｃをチャネル層４５ｃの形成方向に垂直な方向に沿って横切って中央領域１１ｂの近傍まで延びるように形成され、ゲート電極４６ｂの縁部とチャネル層４５ｂの境界との距離は、チャネル層４５ｂに近接ゲートとして電気的に結合されうるような距離に設定されている。
【００４０】
上記構成により、ゲート電極４６ａに対応して各チャネル４５ａ，４５ｂを遮断するための閾値電圧ＶｔｈＡ１’，ＶｔｈＡ２’は、ＶｔｈＡ１’＞ＶｔｈＡ２’の関係を有する。言い換えれば、入力信号ＶＧＡの閾値電圧ＶｔｈＡ１’，ＶｔｈＡ２’は、チャネル層４５ａ，４５ｂの順に次第に減少するようにされる。また、ゲート電極４６ｂに対応して各チャネル４５ｂ，４５ｃを遮断するための閾値電圧ＶｔｈＢ２’，ＶｔｈＢ３’は、ＶｔｈＢ２’＜ＶｔｈＢ３’の関係を有する。言い換えれば、入力信号ＶＧＢの閾値電圧ＶｔｈＢ２’，ＶｔｈＢ３’は、チャネル層４５ｂ，４５ｃの順に次第に増加するようにされる。
【００４１】
ここで、ゲート電極４６ａ，４６ｂのそれぞれの閾値電圧ＶｔｈＡ１’，ＶｔｈＡ２’， ＶｔｈＢ２’，ＶｔｈＢ３’及び入力信号生成回路７の生成する入力信号ＶＧＡ，ＶＧＢは、以下の関係が成り立つように設定されている。すなわち、同時に生成される入力信号ＶＧＡ，ＶＧＢの組（ＶＧＡ０，ＶＧＢ０）が、下記式（４）；
ＶＧＡ０＜ＶｔｈＡ２’，ＶＧＢ０＞ＶｔｈＢ３’…（４）
を満たすように設定される。この入力信号ＶＧＡ，ＶＧＢの組（ＶＧＢ０，ＶＧＡ０）が生成された場合、チャネル層４５ｃのみが選択的にオンされる。同様に、入力信号ＶＧＡ，ＶＧＢの組（ＶＧＡ１，ＶＧＢ１）が、下記式（５）；
ＶｔｈＡ２’＜ＶＧＡ１＜ＶｔｈＡ１’，ＶｔｈＢ３’＞ＶＧＢ１＞ＶｔｈＢ２’…（５）
を満たすように設定され、この入力信号ＶＧＡ，ＶＧＢの組（ＶＧＡ１，ＶＧＢ１）が生成された場合、チャネル層４５ｂのみが選択的にオンされる。さらに、入力信号ＶＧＡ，ＶＧＢの組（ＶＧＡ２，ＶＧＢ２）が、下記式（６）；
ＶｔｈＡ１’＜ＶＧＡ２，ＶｔｈＢ２’＞ＶＧＢ２…（６）
を満たすように設定され、この入力信号ＶＧＡ，ＶＧＢの組（ＶＧＡ２，ＶＧＢ２）が生成された場合、チャネル層４５ａのみが選択的にオンされる。
【００４２】
以上のような半導体装置４１によっても、図１０の入出力特性の実験結果に示すように、入力信号生成回路７の生成する入力信号ＶＧＡ，ＶＧＢに応じて、出力端子１０ａ，１０ｂ，１０ｃから選択的に出力電流Ｉａ，Ｉｂ，Ｉｃを出力させることができる。
【００４３】
［第５実施形態］
次に、本発明の第５実施形態について説明する。図１１は、本発明の第５実施形態である半導体装置５１の平面図、図１２は、図１１の半導体装置５１のXI−XI線に沿った断面図、図１３は、図１１の半導体装置５１のXII−XII線に沿った断面図である。
【００４４】
この半導体装置５１においては、ほぼ均一なチャネル幅を有するチャネル層５５ａ，５５ｂ，５５ｃが並列に設けられると共に、そのチャネル層５５ａ，５５ｂ，５５ｃ上のそれぞれの中央領域１１ａ，１１ｂ，１１ｃを跨って、２本のゲート電極５６ａ，５６ｂがほぼ同一のゲート長を有するように形成されている。チャネル層５５ａ，５５ｂ，５５ｃは、それぞれ、Ｓｉ基板２の上部に直線状に設けられたＮ＋領域５３及びそのＳｉ基板２の上面を覆うＳｉＯ２等の酸化物からなる絶縁膜（酸化物層）５４によって構成され、ゲート電極５６ａ，５６ｂは、Ｓｉ基板２の２つのＮ＋領域５３で挟まれた領域Ａを跨って、Ｓｉ基板２上に絶縁膜５４を介して布設されている。すなわち、チャネル層５５ａ，５５ｂ，５５ｃとゲート電極５６ａ，５６ｂとはＭＯＳ構造を構成する。また、入力端子９及び出力端子１０ａ，１０ｂ，１０ｃは、金属／半導体接触によりチャネル層５５ａ，５５ｂ，５５ｃのＮ＋領域５３に接続されている。
【００４５】
この絶縁膜５４は、そのチャネル層５５ａ，５５ｂ，５５ｃ上の膜厚が、ゲート電極５６ａの長手方向に沿ってチャネル層５５ａ，５５ｂ，５５ｃの順で段階的に大きくなり（図１３）、且つ、ゲート電極５６ｂの長手方向に沿ってこの順で段階的に小さくなるような階段状の形状を有している。
【００４６】
このようなＭＯＳ構造を有するチャネル層５５ａ，５５ｂ，５５ｃ及びゲート電極５６ａ，５６ｂを用いても、入力信号ＶＧＡの閾値電圧ＶｔｈＡ１，ＶｔｈＡ２，ＶｔｈＡ３は、チャネル層５５ａ，５５ｂ，５５ｃの順に次第に増加するように設定され、入力信号ＶＧＢの閾値電圧ＶｔｈＢ１，ＶｔｈＢ２，ＶｔｈＢ３は、チャネル層５５ａ，５５ｂ，５５ｃの順に次第に減少するように設定される。
【００４７】
なお、本発明は、前述した実施形態に限定されるものではない。例えば、各実施形態におけるチャネル数は３本に限定されるものではなく、それ以上の複数本設けられてもよい。この場合も、複数のチャネルから選択的に出力電流が出力されるように、入力信号ＶＧＡ及び入力信号ＶＧＢの組み合わせと各チャネルの閾値電圧とを設定することが可能である。
【００４８】
また、半導体装置１，２１，３１，４１，５１のそれぞれにおいては、３本のチャネル層の一端に共通に接続された１つの入力端子９が設けられていたが、それぞれのチャネル層の一端に独立に入力端子が接続されて、それぞれの入力端子毎に異なる電圧値の電源が接続可能に構成されてもよい。
【００４９】
また、半導体装置１，２１，３１，４１，５１のそれぞれにおいては、並び順に閾値電圧が減少又は増加するように構成されているが、出力信号の物理的な出力位置を変更したい場合に対応するために、閾値電圧の大小関係をランダムに入れ替えてもよい。例えば、図１に示す半導体装置１の場合は、入力信号ＶＧＡの閾値電圧ＶｔｈＡ１，ＶｔｈＡ２，ＶｔｈＡ３がチャネル層５ａ，５ｃ，５ｂの順に次第に減少し、入力信号ＶＧＢの閾値電圧ＶｔｈＢ１，ＶｔｈＢ２，ＶｔｈＢ３が、チャネル層５ａ，５ｃ，５ｂの順に次第に増加するように構成されてもよい。
【図面の簡単な説明】
【００５０】
【図１】本発明の第１実施形態である半導体装置の平面図である。
【図２】図１の半導体装置のII−II線に沿った断面図である。
【図３】図１の半導体装置のIII−III線に沿った断面図である。
【図４】図１の半導体装置の入出力特性を示す図であり、（ａ）は、半導体装置の構造の一例を示す平面図、（ｂ）は、（ａ）の半導体装置の入力信号と出力電流との関係を示すグラフである。
【図５】本発明の第２実施形態である半導体装置の平面図である。
【図６】図５の半導体装置の入出力特性を示す図であり、（ａ）は、半導体装置の構造の一例を示す平面図、（ｂ）は、（ａ）の半導体装置の入力信号と出力電流との関係を示すグラフである。
【図７】本発明の第３実施形態である半導体装置の平面図である。
【図８】図７の半導体装置のVIII−VIII線に沿った断面図である。
【図９】本発明の第４実施形態である半導体装置の平面図である。
【図１０】図９の半導体装置の入力信号と出力電流との関係を示すグラフである。
【図１１】本発明の第５実施形態である半導体装置の平面図である。
【図１２】図１１の半導体装置のXI−XI線に沿った断面図である。
【図１３】図１１の半導体装置のXII−XII線に沿った断面図である。
【符号の説明】
【００５１】
１，２１，３１，４１，５１…半導体装置、５ａ，５ｂ，５ｃ，３５ａ，３５ｂ，３５ｃ，４５ａ，４５ｂ，４５ｃ，５５ａ，５５ｂ，５５ｃ…チャネル層、６ａ，６ｂ，２６ａ，２６ｂ，３６ａ，３６ｂ，４６ａ，４６ｂ，５６ａ，５６ｂ…ゲート電極、１０ａ，１０ｂ，１０ｃ…出力端子、１１ａ，１１ｂ，１１ｃ…中央領域、５４…絶縁膜（酸化物層）、ＶＧＡ，ＶＧＢ…入力信号、ＬＧＡ１，ＬＧＡ２，ＬＧＡ３，ＬＧＢ１，ＬＧＢ２，ＬＧＢ３…ゲート長、ＷＡ１，ＷＡ２，ＷＡ３，ＷＢ１，ＷＢ２，ＷＢ３…チャネル幅。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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