(57)【要約】【課題】ＦＰＧＡのような論理再構成可能デバイスの再構成論理が不明のため、ディジタルフィルタが常に最適とは限らない。【解決手段】入力映像信号を遅延させるシフトレジスタ１４と、映像信号に対する第１の係数生成手段１５と、シフトレジスタ１４による遅延映像信号と第１の係数生成手段１５による係数との積和演算を行う第１の積和演算手段１６と、第１の積和演算手段１６からの映像信号を保持するラインメモリ１９と、保持された映像信号に対する第２の係数生成手段２０と、保持された映像信号と第２の係数生成手段２０による係数との積和演算を行う第２の積和演算手段２１とを備え、論理再構成可能デバイス４の確定した論理に応じて、ＣＰＵ６は第１および第２の係数生成手段１５，２０の係数値を更新し、必要なシフトレジスタ段数を調整し、適宜にクロックの供給・停止を制御する。【選択図】図２
2008113295.tif 000002
【特許請求の範囲】
【請求項１】
入力されてくる映像信号を遅延させる遅延手段と、
前記映像信号に対する重み付けの係数を生成する第１の係数生成手段と、
前記遅延手段により遅延された映像信号と前記第１の係数生成手段による係数との積和演算を行う第１の積和演算手段と、
前記第１の積和演算手段から出力される映像信号を保持する映像信号保持手段と、
前記映像信号保持手段に保持された映像信号に対する重み付けの係数を生成する第２の係数生成手段と、
前記映像信号保持手段により一定時間遅延された映像信号と前記第２の係数生成手段による係数との積和演算を行う第２の積和演算手段とを備えた映像信号処理回路において、
前記第１および第２の係数生成手段によって生成する係数値が随時更新可能に構成されている映像信号処理装置。
【請求項２】
前記係数値を更新するためのタイミングが前記映像信号に対する画面の切り替わり目とされている請求項１に記載の映像信号処理装置。
【請求項３】
前記係数値を更新するとき以外では前記第１および第２の積和演算手段へのクロック供給を停止させるように構成されている請求項１または請求項２に記載の映像信号処理装置。
【請求項４】
入力されてくる映像信号を遅延させる遅延手段と、
前記映像信号に対する重み付けの係数を生成する第１の係数生成手段と、
前記遅延手段により遅延された映像信号と前記第１の係数生成手段による係数との積和演算を行う第１の積和演算手段と、
前記第１の積和演算手段から出力される映像信号を保持する映像信号保持手段と、
前記映像信号保持手段に保持された映像信号に対する重み付けの係数を生成する第２の係数生成手段と、
前記映像信号保持手段により一定時間遅延された映像信号と前記第２の係数生成手段による係数との積和演算を行う第２の積和演算手段とを備えた映像信号処理回路において、
前記遅延手段の遅延段数が随時更新可能に構成されている映像信号処理装置。
【請求項５】
前記遅延段数を変更することにより不動作となる遅延手段にはクロックの供給を停止させるように構成されている請求項４に記載の映像信号処理装置。
【請求項６】
入力されてくる映像信号を遅延させる遅延手段と、
前記映像信号に対する重み付けの係数を生成する第１の係数生成手段と、
前記遅延手段により遅延された映像信号と前記第１の係数生成手段による係数との積和演算を行う第１の積和演算手段と、
前記第１の積和演算手段から出力される映像信号を保持する映像信号保持手段と、
前記映像信号保持手段に保持された映像信号に対する重み付けの係数を生成する第２の係数生成手段と、
前記映像信号保持手段により一定時間遅延された映像信号と前記第２の係数生成手段による係数との積和演算を行う第２の積和演算手段とを備えた映像信号処理回路において、
前記第１および第２の積和演算手段の演算精度が随時更新可能に構成されている映像信号処理装置。
【請求項７】
前記演算精度を変更することにより不動作となる積和演算手段にはクロックの供給を停止させるように構成されている請求項６に記載の映像信号処理装置。
【請求項８】
さらに、論理再構成可能デバイスを有し、前記論理再構成可能デバイスの論理再構成結果に基づき、前記第１および第２の係数生成手段における係数値の更新、クロックの供給・停止、前記遅延手段における遅延段数の更新、前記積和演算手段における演算精度の更新が随時可能に構成されている請求項１から請求項７までのいずれかに記載の映像信号処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ディジタルフィルタを用いて映像信号のフォーマット変換や画像圧縮を行う映像信号処理装置に関する。
【背景技術】
【０００２】
画像の伝送装置において、カメラで撮像された映像信号のフォーマットを変換するためや画像の圧縮を行うために、映像信号をＡ／Ｄ変換器を用いてディジタル変換した後にディジタルフィルタを用いて映像信号処理を行う。ディジタルフィルタの基本的な構成は、入力された映像信号のある画素に対し、その隣接した画素にそれぞれ異なる係数値を掛けてから和をとり、その値を係数値の和で割った結果を用いて処理が行われる（Ｐ＝Σｋi ×Ｐi ／Σｋi ）。
【０００３】
このディジタルフィルタは、映像信号処理装置の仕様に基づき、あらかじめフィルタの段数や係数値などが決められている。複数の仕様がある場合には、それぞれのフィルタ係数をテーブルの形で持ち、内部で切り替える構成になっている（例えば特許文献１参照）。その場合でも、フィルタの段数は固定であるため、回路の柔軟性はさほど高いとは言えない。
【０００４】
この場合のディジタルフィルタの構成は例えば図８のような回路になるものが一般的である。同図において、３１はビデオ信号の前処理回路、３２は水平方向のフィルタリングを行う水平フィルタ回路、３４は入力されたビデオ信号を遅延させるためのシフトレジスタ、３５はフィルタ係数を積和演算部３６に供給するための係数選択部、３６はシフトレジスタ３４から出力された信号と係数選択部３５から出力されたフィルタ係数を積和演算するための積和演算部、３７は垂直方向のフィルタリングを行う垂直フィルタ回路、３９は入力されたビデオ信号を遅延させるためのラインメモリ、４０はフィルタ係数を積和演算部４１に供給するための係数選択部、４１はラインメモリ３９から出力された信号と係数選択部４０から出力されたフィルタ係数を積和演算するための積和演算部、４２はＣＰＵ４からバス７を通じて送られてくるフィルタ係数選択情報を係数選択部３５，４０に渡すためのＣＰＵインターフェイスである。
【０００５】
以上のように構成された従来のディジタルフィルタについて、以下にその動作を説明する。
【０００６】
映像信号処理装置の外部よりディジタル変換されたビデオ信号がディジタルフィルタに入力されると、前処理回路３１によって有効な画像信号の抽出が行われる。有効な画像信号に対して水平フィルタ回路３２および垂直フィルタ回路３７を用いてデータの圧縮を行う。水平フィルタ回路３２では前処理回路３１によって抽出された有効な画像信号が順次、シフトレジスタ３４へ送られる。シフトレジスタ３４にはあらかじめシステムで決められた一定段数分のデータが保持されており、それぞれの映像信号が積和演算部３６に送られる。一方、係数選択部３５には映像信号およびフィルタ方法に対応した係数値がテーブルとして数種類保持されており、適切なフィルタ係数値が積和演算部３６に送られる。積和演算部３６では、シフトレジスタ３４および係数選択部３５から送られてきたデータを使用して積和演算を行い、その結果を垂直フィルタ回路３７へ送る。垂直フィルタ回路３７では、水平フィルタ回路３２から出力された信号を順次ラインメモリに格納する。適当なライン数分のデータを保持すると、それぞれから積和演算部４１に送られる。一方、係数選択部４０には水平フィルタ回路３２と同様、映像信号およびフィルタ方法に対応した係数値がテーブルとして数種類保持しており、適切なフィルタ係数値が積和演算部４１に送られる。積和演算部４１では、ラインメモリ３９および係数選択部４０から送られてきたデータを使用して積和演算を行い、その結果がディジタルフィルタの出力となる。
【０００７】
一方、近年では、ＦＰＧＡ（Field Programmable Gate Array）に代表される論理再構成可能なデバイスをＬＳＩの内部に持つことが可能となっており、ＬＳＩの機能を外部から容易に変更することができるＬＳＩが作られるようになっている。このデバイスの最大の特徴は、デバイス内部の論理を再構成することが可能な点であり、デバイスの用途をユーザが随時変更することが可能である。
【特許文献１】特開平１１−１７７８４５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかし、上記のディジタルフィルタを、ＦＰＧＡのような動的に論理再構成が可能なデバイスを備えたシステムに適用する場合、論理再構成可能デバイスがどのような論理を構成するかは不明であるため、ディジタルフィルタが常に論理再構成可能デバイス内部に構築された論理に最適なディジタルフィルタであるとは限らない。
【０００９】
また、上記のディジタルフィルタにはその特徴として、フィルタ係数をあらかじめ定めておいた係数テーブルから選択し、適用することが可能であるが、論理再構成可能デバイスの論理がどのような論理を構成するかは不明であるため、最適なフィルタ係数が常に係数テーブル上にあるとは限らない。
【００１０】
本発明は、このような事情に鑑みて創作したものであり、ＦＰＧＡのような論理再構成可能デバイスに構成される論理が不明であっても、柔軟に適応可能なディジタルフィルタを構成できる映像信号処理装置を提供することを目的としている。
【課題を解決するための手段】
【００１１】
本発明による映像信号処理装置は、
入力されてくる映像信号を遅延させる遅延手段と、
前記映像信号に対する重み付けの係数を生成する第１の係数生成手段と、
前記遅延手段により遅延された映像信号と前記第１の係数生成手段による係数との積和演算を行う第１の積和演算手段と、
前記第１の積和演算手段から出力される映像信号を保持する映像信号保持手段と、
前記映像信号保持手段に保持された映像信号に対する重み付けの係数を生成する第２の係数生成手段と、
前記映像信号保持手段により一定時間遅延された映像信号と前記第２の係数生成手段による係数との積和演算を行う第２の積和演算手段とを備えた映像信号処理回路において、
前記第１および第２の係数生成手段によって生成する係数値が随時更新可能に構成されているものである。
【００１２】
上記のように構成された映像信号処理装置においては、第１および第２の係数生成手段によって生成する係数値が随時更新可能に構成されているので、ＦＰＧＡのような論理再構成可能デバイスに構成される論理が不明であっても、柔軟に適応可能なディジタルフィルタを構成することが可能となる。
【００１３】
上記構成の映像信号処理装置において、前記係数値を更新するためのタイミングが前記映像信号に対する画面の切り替わり目とされているという態様がある。この場合、画面途中で係数値を変更することによる画面乱れを防止することが可能となる。
【００１４】
また上記構成の映像信号処理装置において、前記係数値を更新するとき以外では前記第１および第２の積和演算手段へのクロック供給を停止させるように構成されているという態様がある。この場合、クロックの供給停止により消費電力の低減が図られる。
【００１５】
また、本発明による映像信号処理装置は、
入力されてくる映像信号を遅延させる遅延手段と、
前記映像信号に対する重み付けの係数を生成する第１の係数生成手段と、
前記遅延手段により遅延された映像信号と前記第１の係数生成手段による係数との積和演算を行う第１の積和演算手段と、
前記第１の積和演算手段から出力される映像信号を保持する映像信号保持手段と、
前記映像信号保持手段に保持された映像信号に対する重み付けの係数を生成する第２の係数生成手段と、
前記映像信号保持手段により一定時間遅延された映像信号と前記第２の係数生成手段による係数との積和演算を行う第２の積和演算手段とを備えた映像信号処理回路において、
前記遅延手段の遅延段数が随時更新可能に構成されているものである。
【００１６】
上記のように構成された映像信号処理装置においては、遅延手段の段数が随時更新可能に構成されているので、ＦＰＧＡのような論理再構成可能デバイスに構成される論理が不明であっても、柔軟に適応可能なディジタルフィルタを構成することが可能となる。
【００１７】
上記の遅延手段の段数が随時更新可能に構成された映像信号処理装置において、前記遅延段数を変更することにより不動作となる遅延手段にはクロックの供給を停止させるように構成されているという態様がある。この場合、クロックの供給停止により消費電力の低減が図られる。
【００１８】
また、本発明による映像信号処理装置は、
入力されてくる映像信号を遅延させる遅延手段と、
前記映像信号に対する重み付けの係数を生成する第１の係数生成手段と、
前記遅延手段により遅延された映像信号と前記第１の係数生成手段による係数との積和演算を行う第１の積和演算手段と、
前記第１の積和演算手段から出力される映像信号を保持する映像信号保持手段と、
前記映像信号保持手段に保持された映像信号に対する重み付けの係数を生成する第２の係数生成手段と、
前記映像信号保持手段により一定時間遅延された映像信号と前記第２の係数生成手段による係数との積和演算を行う第２の積和演算手段とを備えた映像信号処理回路において、
前記第１および第２の積和演算手段の演算精度が随時更新可能に構成されているものである。
【００１９】
上記のように構成された映像信号処理装置においては、第１および第２の積和演算手段の演算精度が随時更新可能に構成されているので、ＦＰＧＡのような論理再構成可能デバイスに構成される論理が不明であっても、柔軟に適応可能なディジタルフィルタを構成することが可能となる。
【００２０】
上記の積和演算手段の演算精度が随時更新可能に構成された映像信号処理装置において、前記演算精度を変更することにより不動作となる積和演算手段にはクロックの供給を停止させるように構成されているという態様がある。この場合、クロックの供給停止により消費電力の低減が図られる。
【００２１】
そして、上記のいずれかの映像信号処理装置において、さらに、論理再構成可能デバイスを有し、前記論理再構成可能デバイスの論理再構成結果に基づき、前記第１および第２の係数生成手段における係数値の更新、クロックの供給・停止、前記遅延手段における遅延段数の更新、前記積和演算手段における演算精度の更新が随時可能に構成されているという構成もある。これによれば、論理再構成可能デバイスの再構成結果に基づいて最適なディジタルフィルタの構築が可能となる。
【発明の効果】
【００２２】
本発明によれば、論理再構成可能デバイスを備えたＬＳＩにおいて、論理再構成可能デバイスの論理構成のいかんにかかわらず、最適なディジタルフィルタを提供することができる。また、係数値や遅延段数が変更可能であるため、論理再構成可能デバイスの論理構成を固定させたまま、画像の処理方法を変更することもできる。さらに、使用しないセルにはクロック供給を止めることで消費電力の抑制も行える。
【発明を実施するための最良の形態】
【００２３】
以下、本発明にかかわる映像信号処理装置の実施の形態を図面を用いて詳細に説明する。
【００２４】
図１は、本発明の実施の形態における映像信号処理装置Ａの一例を示している。同図において、１はビデオ信号に対する信号処理回路、２は信号処理回路１から外部メモリ８を使用する場合にメモリインターフェイス３を制御するためのメモリコントローラ、３は外部メモリ８に対するメモリインターフェイス、４はＬＳＩ外部からの論理構成信号により論理再構成可能なＦＰＧＡなどの論理再構成可能デバイス、５は論理再構成可能デバイス４から外部メモリ８を使用する場合にメモリインターフェイス３を制御するためのメモリコントローラ、６はＬＳＩ内部に設けられたＣＰＵ、７はＣＰＵ６に接続されたバス、８はＬＳＩの外部に用意された外部メモリである。
【００２５】
図２は、図１における映像信号処理装置Ａのうち、信号処理回路１の詳細を示すものであり、同図において、１１はビデオ信号の前処理回路、１２は水平方向のフィルタリングを行う水平フィルタ回路、１３は水平フィルタ回路１２の内部のシフトレジスタ１４、第１の係数生成部１５および第１の積和演算部１６に対するクロックの供給制御を行うクロック制御部、１４は入力されたビデオ信号を遅延させるためのシフトレジスタ、１５はフィルタ係数を第１の積和演算部１６に供給するための第１の係数生成部、１６はシフトレジスタ（遅延手段）１４から出力された信号と第１の係数生成部１５から出力されたフィルタ係数を積和演算するための第１の積和演算部、１７は垂直方向のフィルタリングを行う垂直フィルタ回路、１８は垂直フィルタ回路１７の内部のラインメモリ１９、第２の係数生成部２０および第２の積和演算部２１に対するクロックの供給制御を行うクロック制御部、１９は入力されたビデオ信号を遅延させるためのラインメモリ（映像信号保持手段）、２０はフィルタ係数を第２の積和演算部２１に供給するための第２の係数生成部、２１はラインメモリ１９から出力された信号と第２の係数生成部２０から出力されたフィルタ係数を積和演算するための第２の積和演算部、２２はＣＰＵ６からバス７を通じて送られてくるクロックの制御情報をクロック制御部１３，１８に渡し、フィルタ係数を係数生成部１５，２０に渡すためのＣＰＵインターフェイスである。
【００２６】
以上のように構成された本実施の形態の映像信号処理装置Ａについて、以下にその動作を説明する。
【００２７】
本実施の形態の映像信号処理装置Ａは内部に論理再構成可能デバイス４を有するため、その論理構成により映像信号処理装置Ａの全体の動作が変わる可能性がある。以下にその一例について動作を説明する。
【００２８】
論理再構成可能デバイス４に対してＬＳＩ外部より論理構成信号が送られてくることで、論理再構成可能デバイス４の論理が確定する。その際にＬＳＩ内部の信号の流れ、および水平フィルタ回路１２、垂直フィルタ回路１７の構成についての情報がＣＰＵ６へバス７を通じて送られる。ＣＰＵ６は、送られてきた情報から水平フィルタ回路１２、垂直フィルタ回路１７の段数および第１の積和演算部１６，２１に必要なビット幅を判断し、クロック制御部１３，１８に対して制御情報をバス７を通じて送る。また、ＣＰＵ６は同時に水平フィルタ回路１２、垂直フィルタ回路１７の係数値を判断し、係数生成部１５，２０に対してフィルタ係数値をバス７を通じて送る。
【００２９】
以下の例では、論理再構成可能デバイス４に構築された論理は、ＬＳＩ外部からビデオ信号を入力し、信号処理回路１、メモリコントローラ２、メモリインターフェイス３を経て一度、外部メモリ８に格納し、メモリコントローラ５がメモリインターフェイス３を経て外部メモリ８からデータを取り出した後に、論理再構成可能デバイス４へデータを送り、論理再構成可能デバイス４で処理した後にＬＳＩから出力される、という映像信号処理装置Ａを構成したものとして説明を行う。
【００３０】
映像信号処理装置Ａの外部よりディジタル変換されたビデオ信号が信号処理回路１に入力されると、前処理回路１１によって有効な画像信号の抽出が行われる。有効な画像信号に対して水平フィルタ回路１２および垂直フィルタ回路１７を用いてデータの圧縮を行う。水平フィルタ回路１２では前処理回路１１によって抽出された有効な画像信号が順次、シフトレジスタ１４へ送られる。シフトレジスタ１４には適当な段数分のデータが保持されており、それぞれの映像信号が第１の積和演算部１６に送られる。一方、第１の係数生成部１５からは映像信号およびフィルタ方法に対応した係数値が第１の積和演算部１６に送られる。第１の積和演算部１６では、シフトレジスタ１４および第１の係数生成部１５から送られてきたデータを使用して積和演算を行い、その結果を垂直フィルタ回路１７へ送る。垂直フィルタ回路１７では、水平フィルタ回路１２から出力された信号を順次、ラインメモリ１９に格納する。適当なライン数分のデータを保持すると、それぞれから第２の積和演算部２１に送られる。一方、第２の係数生成部２０からは映像信号およびフィルタ方法に対応した係数値が第２の積和演算部２１に送られる。第２の積和演算部２１では、ラインメモリ１９および第２の係数生成部２０から送られてきたデータを使用して積和演算を行い、その結果をメモリコントローラ２へ送る。
【００３１】
メモリコントローラ２へ送られたデータは、メモリコントローラ２によって外部メモリ８に格納するアドレスが付与され、メモリインターフェイス３へ送られる。メモリインターフェイス３はメモリコントローラ２から送られてきたデータおよび格納アドレスに従い、外部メモリ８へデータの格納を行う。
【００３２】
一方、論理再構成可能デバイス４からメモリコントローラ５に対して、外部メモリ８のデータのアクセス要求が行われ、メモリインターフェイス３は外部メモリ８から該当するデータの読み出しを行う。読み出されたデータは論理再構成可能デバイス４へ送られる。論理再構成可能デバイス４では、ＬＳＩ外部からの論理構成信号に従い確定した論理によって、データを処理した後にデータをＬＳＩから出力する。
【００３３】
図３は図２における信号処理回路１のうち水平フィルタ回路１２の詳細を示したものであり、同図において、Ｆ１はシフトレジスタ１４を構成するフリップフロップ、Ｆ２は第１の係数生成部１５を構成するフリップフロップ、Ｍは第１の積和演算部１６を構成する乗算部、Ｆ３は高速動作を目的として配置されたフリップフロップ、２３は加算回路、Ｆ４は高速動作を目的として配置されたフリップフロップ、Ｆ５はフィルタ係数の総和を保持したフリップフロップ、ＤｉはフリップフロップＦ４に保持された加算結果をフリップフロップＦ５に保持されたフィルタ係数の総和で正規化するための除算回路、Ｆ６はデータ出力を目的として配置されたフリップフロップである。
【００３４】
図４は図３における水平フィルタ回路１２のうち、シフトレジスタの段数を変更するための仕組みを説明したものである。同図において、Ｆ１′はフリップフロップＦ１のうちクロックの供給が停止されているもの、Ｆ２′はフリップフロップＦ２のうちクロックの供給が停止されているもの、Ｍ′は乗算部Ｍのうち入力データを供給するフリップフロップがクロック供給停止されているため出力結果が常時０となっているもの、Ｆ３′はフリップフロップＦ３のうちクロックの供給が停止されているものである。
【００３５】
以上のように構成された本実施の形態の水平フィルタ回路１２におけるシフトレジスタ段数の変更について、以下にその動作を説明する。
【００３６】
論理再構成可能デバイス４の論理が確定すると、ＬＳＩの動作に関する情報がバス７を通じてＣＰＵ６に対して送られる。ＣＰＵ６は信号処理回路１に対する要求を決定する。水平フィルタ回路１２に要求されるシフトレジスタ段数が決定されると、バス７を通じてクロック制御部１３にクロックの制御情報が渡される。ＣＰＵインターフェイス２２は、バス７からデータを入手し、信号処理回路１のクロック制御部１３に対して水平フィルタ回路１２に必要なシフトレジスタ段数を伝達する。クロック制御部１３はシフトレジスタ１４のうち、必要な段数分のフリップフロップＦ１を駆動するようにクロックを供給し、使用しないフリップフロップＦ１′のクロックを停止する。同時に第１の係数生成部１５についても必要な段数分のフリップフロップＦ２を駆動するようにクロックを供給し、使用しないフリップフロップＦ２′のクロックを停止する。乗算器Ｍの出力結果を受けるフリップフロップも同様に必要な段数分のフリップフロップＦ３を駆動し、使用しないフリップフロップＦ３′のクロックを停止する。乗算器Ｍ′は入力データがつながるフリップフロップＦ１′およびＦ２′がともにクロック停止となって、途中の演算結果が常に０になるため、消費電力の低減が行える。
【００３７】
図５は図３における乗算器Ｍの回路構成の一部を示したものであり、同図においてＦ１はシフトレジスタ１４を構成するフリップフロップ、Ｆ２は第１の係数生成部１５を構成するフリップフロップ、Ｆ３は乗算器の出力結果を保持するためのフリップフロップであり、Ａ１はフリップフロップＦ１とフリップフロップＦ２の出力結果の論理積をとるＡＮＤゲート、２４はＡＮＤゲートＡ１の結果の和をとる加算回路である。
【００３８】
図６は図５における乗算器のうち、乗算する係数のビット幅を変更する仕組みを説明したものであり、同図において、Ｆ２′はフリップフロップＦ２のうち、クロックの供給が停止されているもの、Ｆ３′はフリップフロップＦ３のうち、クロックの供給が停止されているもの、Ａ１′はフリップフロップＦ１とクロック供給が止まっているフリップフロップＦ２′の出力結果の論理積をとるＡＮＤゲート、２４′はＡＮＤゲートＡ１′の結果の和をとる加算回路である。
【００３９】
以上のように構成された本実施の形態の乗算部における係数ビット幅の変更について、以下にその動作を説明する。
【００４０】
論理再構成可能デバイス４の論理が確定すると、ＬＳＩの動作に関する情報がバス７を通じてＣＰＵ６に対して送られる。ＣＰＵ６は信号処理回路１に対する要求を決定する。水平フィルタ回路１２に要求されるシフトレジスタ段数が決定されると、バス７を通じてクロック制御部１３にクロックの制御情報が渡される。ＣＰＵインターフェイス２２は、バス７からデータを入手し、信号処理回路１のクロック制御部１３に対して水平フィルタ回路１２に必要な係数のビット幅を伝達する。クロック制御部１３は第１の積和演算部１６にある係数レジスタのうち、必要なビット幅分のフリップフロップＦ１を駆動するようにクロックを供給し、使用しないフリップフロップＦ１′のクロックを停止する。同時に第１の係数生成部１５に対しても使用しないビット分のフリップフロップにはクロックを供給しないようにクロック制御を行う。出力結果を受けるフリップフロップも同様に必要な段数分のフリップフロップＦ３を駆動し、使用しないフリップフロップＦ３′のクロックを停止する。ＡＮＤゲートＡ１′は係数値がつながるフリップフロップＦ２′のクロック停止となるため、出力結果が常に０となる。その結果、ＡＮＤゲートＡ１′がつながる加算回路２４′の演算結果が常に０になるため、消費電力の低減が行える。
【００４１】
図７は図２における信号処理回路１のうち、第１の係数生成部１５の詳細を示したものであり、同図において、Ｓ１は係数保持フリップフロップＦ２ａおよびＦ２ｂのどちらのフリップフロップに保持された係数値を更新するかを選択するためのセレクタ、Ｆ２ａはフィルタ係数を保持するためのフリップフロップのうちフィルタ係数値更新の対象になっているもの、Ｆ２ｂはフィルタ係数を保持するためのフリップフロップのうち第１の積和演算部１６で使用されているフィルタ係数値を保持しているもの、Ｓ２は係数保持フリップフロップＦ２ａおよびＦ２ｂのどちらのフリップフロップに保持された係数値を第１の積和演算部１６に供給するかを選択するためのセレクタである。
【００４２】
以上のように構成された本実施の形態のフィルタ係数の変更について、以下にその動作を説明する。
【００４３】
論理再構成可能デバイス４の論理が確定すると、ＬＳＩの動作に関する情報がバス７を通じてＣＰＵ６に対して送られる。ＣＰＵ６は信号処理回路１に対する要求を決定する。水平フィルタ回路１２に要求されるフィルタ係数が決定されると、バス７を通じてＣＰＵインターフェイス２２にフィルタ係数値が渡される。ＣＰＵインターフェイス２２は、係数保持フリップフロップＦ２ａへフィルタ係数値を書き込む。このとき同時に水平フィルタ回路１２の第１の積和演算部１６はフィルタ動作を行っており、係数保持フリップフロップＦ２ｂのフィルタ係数値は積和演算用係数保持フリップフロップＦ２に送られて、乗算部Ｍを通じて積和演算が行われる。すべての係数保持フリップフロップＦ２ａの係数値が更新された後に、セレクタＳ２の選択信号の極性を反転させることにより、第１の積和演算部１６へ供給されるフィルタ係数値を更新することができる。一般的にはこの選択信号の極性反転操作は画面途中でフィルタ係数を変更することによる画面乱れを防止するために画面の切り替わり目で操作されるが、回路構成上は随時変更することが可能である。また、更新される側の係数保持フリップフロップＦ２ａについては、係数更新時のみクロックを供給し、それ以外のときにはクロックを停止しておく。これにより消費電力の低減が行える。
【産業上の利用可能性】
【００４４】
本発明は、ＦＰＧＡのような論理再構成可能デバイスを含むシステムにおいて、論理再構成可能デバイスの論理構成によらずに最適なディジタルフィルタを構成しており、論理再構成可能デバイスの論理構成を固定させたまま画像の処理方法を変更するための技術として有用である。
【図面の簡単な説明】
【００４５】
【図１】本発明の実施の形態における映像信号処理装置の構成を示すブロック図
【図２】本発明の実施の形態における信号処理回路の構成を示すブロック図
【図３】本発明の実施の形態における水平フィルタ回路の構成を示す回路図
【図４】本発明の実施の形態におけるフィルタ段数の削減時における水平フィルタ回路の構成を示す回路図
【図５】本発明の実施の形態における乗算部の構成を示す回路図
【図６】本発明の実施の形態における係数データビット幅の削減時における乗算部の構成を示す回路図
【図７】本発明の実施の形態における係数生成部の構成を示す回路図
【図８】従来例におけるビデオ信号処理回路を示すブロック図
【符号の説明】
【００４６】
Ａ  映像信号処理装置
１  信号処理回路
２  メモリコントローラ
３  メモリインターフェイス
４  論理再構成可能デバイス（ＦＰＧＡ）
５  メモリコントローラ
６  ＣＰＵ
７  バス
８  外部メモリ
１２  水平フィルタ
１３  クロック制御部
１４  シフトレジスタ（遅延手段）
１５  第１の係数生成部
１６  第１の積和演算部
１７  垂直フィルタ
１８  クロック制御部
１９  ラインメモリ（映像信号保持手段）
２０  第２の係数生成部
２１  第２の積和演算部
２２  ＣＰＵインターフェイス
【図１】
2008113295.tif 000003
【図２】
2008113295.tif 000004
【図３】
2008113295.tif 000005
【図４】
2008113295.tif 000006
【図５】
2008113295.tif 000007
【図６】
2008113295.tif 000008
【図７】
2008113295.tif 000009
【図８】
2008113295.tif 000010