(57)【要約】【課題】従来技術においては、ビアの配置密度のバラつきにより、ビア用の溝内に埋設される保護材の量が不均一になる。【解決手段】半導体装置１は、ビア１０、リダンダントビア２０およびダミービア３０を備えている。ビア１０は、相異なる層に設けられた下層配線４２（第１の配線）および上層配線４４（第２の配線）に接続されている。ビア１０の周囲には、リダンダントビア２０およびダミービア３０が設けられている。リダンダントビア２０は、下層配線４２および上層配線４４の双方に接続されている。一方、ダミービア３０は、下層配線４２および上層配線４４のうち高々一方に接続されている。【選択図】図１
2008060398.tif 000002
【特許請求の範囲】
【請求項１】
相異なる層に設けられた第１および第２の配線に接続されたビアと、
前記ビアの周囲に設けられ、前記第１および第２の配線に接続されたリダンダントビアと、
前記ビアの周囲に設けられ、前記第１および第２の配線のうち高々一方に接続されたダミービアと、
を備えることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記リダンダントビアと前記ビアとの中心間距離、および前記ダミービアと前記ビアとの中心間距離は、共に前記ビアの最小ピッチに略等しい半導体装置。
【請求項３】
請求項１または２に記載の半導体装置において、
平面視で、前記ビアの上下左右の４箇所のうち少なくとも１箇所ずつに、前記リダンダントビアおよび前記ダミービアが設けられている半導体装置。
【請求項４】
請求項３に記載の半導体装置において、
前記４箇所の各箇所に、前記リダンダントビアまたは前記ダミービアの何れかが設けられている半導体装置。
【請求項５】
請求項４に記載の半導体装置において、
前記リダンダントビアおよび前記ダミービアは、前記４箇所のうち２箇所ずつに設けられている半導体装置。
【請求項６】
相異なる層に設けられた第１および第２の配線に接続されたビアを備える半導体装置を製造する方法であって、
前記ビアの周囲に、前記第１および第２の配線に接続されるリダンダントビアを形成する工程と、
前記ビアの周囲に、前記第１および第２の配線のうち高々一方に接続されるダミービアを形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項７】
請求項６に記載の半導体装置の製造方法において、
前記リダンダントビアおよび前記ダミービアは、前記ビアと同時に形成される半導体装置の製造方法。
【請求項８】
請求項６または７に記載の半導体装置の製造方法において、
前記第１および第２の配線ならびに前記ビアは、デュアルダマシン法によって形成される半導体装置の製造方法。
【請求項９】
相異なる層に設けられた第１および第２の配線に接続されるビアの周囲に、前記第１および第２の配線に接続されるリダンダントビアを配置するステップと、
前記ビアの周囲に、前記第１および第２の配線のうち高々一方に接続されるダミービアを配置するステップと、
をコンピュータに実行させることを特徴とするビア配置プログラム。
【請求項１０】
請求項９に記載のビア配置プログラムにおいて、
前記リダンダントビアを配置するステップにおいては、前記第１および第２の配線をそれぞれ前記第２および第１の配線に沿って延長し、当該延長された部分に前記リダンダントビアを配置するビア配置プログラム。
【請求項１１】
請求項９または１０に記載のビア配置プログラムにおいて、
前記ダミービアを配置するステップにおいては、前記第１および第２の配線が平面視で重ならない領域に前記ダミービアを配置するビア配置プログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法、ならびにビア配置プログラムに関する。
【背景技術】
【０００２】
図９〜図１２は、従来の半導体装置の製造方法の一例を示す工程図である。この製造方法においては、配線およびビアがデュアルダマシン法によって形成される。詳細には、まず、下層配線１０１が形成された配線層１０２上に、ビアが形成される配線層１０３を堆積する（図９（ａ））。続いて、その上に、上層配線が形成される配線層１０４を堆積する（図９（ｂ））。その後、配線層１０３，１０４をエッチングし、ビア用の溝１０５ａ，１０５ｂ，１０５ｃを形成する（図１０（ａ））。
【０００３】
次に、溝１０５ａ，１０５ｂ，１０５ｃ内に保護材１０６を埋め込む（図１０（ｂ））。続いて、配線層１０４をエッチングし、上層配線用の溝１０７を形成する（図１１（ａ））。その後、保護材１０６を除去する（図１１（ｂ））。最後に、めっき法によって、溝１０５ａ，１０５ｂ，１０５ｃ，１０７内にＣｕを埋め込むことにより、上層配線１０８およびビア１０９が形成される（図１２）。
【０００４】
なお、本発明に関連する先行技術文献としては、特許文献１〜３が挙げられる。
【特許文献１】特開平１１−１５４６７９号公報
【特許文献２】特開２００５−６４２２６号公報
【特許文献３】米国特許５７９８９３７号
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上述の製造方法では、ビアの配置密度のバラつきにより、ビア用の溝内に埋設される保護材の量が不均一になる。すなわち、上記密度が低い所にある溝では保護材１０６の埋設量が多くなる一方で、上記密度が高い所にある溝では埋設量が少なくなる（図１０（ｂ）参照）。それにより、上層配線用の溝をエッチングによって形成する際、保護材の埋設量が多い溝におけるエッチング不足、または同埋設量が少ない溝におけるオーバーエッチングが起こる。これは、形成される上層配線やビアの形状の異常につながってしまう。
【課題を解決するための手段】
【０００６】
本発明による半導体装置は、相異なる層に設けられた第１および第２の配線に接続されたビアと、上記ビアの周囲に設けられ、上記第１および第２の配線に接続されたリダンダントビアと、上記ビアの周囲に設けられ、上記第１および第２の配線のうち高々一方に接続されたダミービアと、を備えることを特徴とする。
【０００７】
また、本発明による半導体装置の製造方法は、相異なる層に設けられた第１および第２の配線に接続されたビアを備える半導体装置を製造する方法であって、上記ビアの周囲に、上記第１および第２の配線に接続されるリダンダントビアを形成する工程と、上記ビアの周囲に、上記第１および第２の配線のうち高々一方に接続されるダミービアを形成する工程と、を含むことを特徴とする。
【０００８】
また、本発明によるビア配置プログラムは、相異なる層に設けられた第１および第２の配線に接続されるビアの周囲に、上記第１および第２の配線に接続されるリダンダントビアを配置するステップと、上記ビアの周囲に、上記第１および第２の配線のうち高々一方に接続されるダミービアを配置するステップと、をコンピュータに実行させることを特徴とする。
【０００９】
本発明によれば、ビアの周囲にリダンダントビアおよびダミービアを設けることにより、ビアの配置密度のバラつきを小さく抑えることができる。これにより、ビア用の溝内への保護材の埋設量の均一性を高め、配線やビアの形状異常の発生を抑制することができる。
【００１０】
なお、本明細書において、リダンダントビアとは、その有無が回路構成に影響を与えないビアであって、両端が配線（ダミー配線は除く）に接続されているものを言う。また、ダミービアとは、その有無が回路構成に影響を与えないビアプラグであって、リダンダントビアに該当しないものを言う。
【発明の効果】
【００１１】
本発明によれば、製造時に配線やビアの形状異常が生じにくい半導体装置およびその製造方法、ならびにビア配置プログラムが実現される。
【発明を実施するための最良の形態】
【００１２】
以下、図面を参照しつつ、本発明による半導体装置およびその製造方法、ならびにビア配置プログラムの好適な実施形態について詳細に説明する。なお、図面の説明においては、同一要素には同一符号を付し、重複する説明を省略する。
【００１３】
図１は、本発明による半導体装置の一実施形態を示す断面図である。半導体装置１は、ビア１０、リダンダントビア２０およびダミービア３０を備えている。ビア１０は、通常のビアであり、相異なる層に設けられた下層配線４２（第１の配線）および上層配線４４（第２の配線）に接続されている。半導体装置１中には複数のビア１０が設けられているが、図１には１つのビア１０のみを示している。
【００１４】
ビア１０の周囲には、リダンダントビア２０およびダミービア３０が設けられている。リダンダントビア２０は、下層配線４２および上層配線４４の双方に接続されている。一方、ダミービア３０は、下層配線４２および上層配線４４のうち高々一方に接続されている。つまり、ダミービア３０は、下層配線４２または上層配線４４の何れか一方にのみ接続されるか、あるいは何れにも接続されない。
【００１５】
下層配線４２および上層配線４４は、それぞれ配線層５２および配線層５４中に形成されている。また、ビア１０、リダンダントビア２０およびダミービア３０は、配線層５６中に形成されている。これらの配線層５２，５４，５６は、シリコン基板等の半導体基板（図示せず）上に設けられている。
【００１６】
なお、「下層配線」および「上層配線」という呼称は相対的なものであり、着目する２つの配線について比較的下層にあるものを下層配線、比較的上層にあるものを上層配線と呼んでいる。したがって、例えば配線４４の上層に別の配線が存在する場合、その配線との関係においてはこの配線４４が下層配線と呼ばれることになる。
【００１７】
図２は、図１の半導体装置１を示す平面図である。ただし、図２においては、ビア１０、リダンダントビア２０およびダミービア３０の配置を説明するため、下層配線４２および上層配線４４等の他の要素を図示していない。また、同図のI−I線に沿った断面が図１に示された断面に相当する。図２からわかるように、平面視で、ビア１０の上下左右の４箇所の各箇所に、リダンダントビア２０またはダミービア３０の何れかが設けられている。本実施形態においては、具体的に、リダンダントビア２０およびダミービア３０は、上記４箇所のうち２箇所ずつに設けられている。
【００１８】
リダンダントビア２０とビア１０との中心間距離ｄ１、およびダミービア３０とビア１０との中心間距離ｄ２は、共にビア１０の最小ピッチに略等しいことが好ましい。ここで、ビア１０の最小ピッチとは、同一の配線層中に設けられた複数のビア１０の中心間距離のうち最小のものを言う。当該最小ピッチは、例えば１００〜２００ｎｍ程度である。
【００１９】
図３（ａ）および図３（ｂ）を参照しつつ、本発明による半導体装置の製造方法の一実施形態を説明する。この製造方法は、概括すると、ビア１０の周囲にリダンダントビア２０を形成する工程と、ビア１０の周囲にダミービア３０を形成する工程とを含む。また、下層配線４２および上層配線４４ならびにビア１０、リダンダントビア２０およびダミービア３０は、デュアルダマシン法によって形成される。
【００２０】
詳細には、まず、配線層５２、配線層５６および配線層５４を順に堆積した後、配線層５４，５６をエッチングし、溝１２，２２，３２を形成する。これらの溝１２、溝２２および溝３２は、それぞれビア１０、リダンダントビア２０およびダミービア３０用の溝である。続いて、溝１２，２２，３２内に保護材６０を埋め込む（図３（ａ））。保護材６０の材料としては、レジスト材、反射防止材または樹脂等が挙げられる。
【００２１】
次に、配線層５４をエッチングし、上層配線４４用の溝４５を形成する。その後、保護材６０を除去する。最後に、めっき法によって、溝１２，２２，３２，４５内にＣｕを埋め込むことにより、上層配線４４ならびにビア１０、リダンダントビア２０およびダミービア３０が同時に形成される（図３（ｂ））。
【００２２】
図４は、本発明によるビア配置プログラムの一実施形態を説明するためのフローチャートである。このプログラムは、ダミービア３０を配置するステップ（Ｓ４１）と、リダンダントビア２０を配置するステップ（Ｓ４２）とをコンピュータに実行させるものである。これらのステップは、下層配線４２および上層配線４４の配置、ならびにビア１０の配置が終わった後に実行される。リダンダントビア２０およびダミービア３０の配置が全て終わった後、それらの位置に関する情報を含むデータファイルが作成される。
【００２３】
例えば、図５（ａ）の平面図に示すように下層配線４２および上層配線４４が互いに平行に（図中の左右方向に）延びている場合、ビア１０の上下２箇所にダミービア３０を配置する。このとき、ダミービア３０は、下層配線４２および上層配線４４が平面視で重ならない領域に配置される。続いて、図５（ｂ）に示すように、ビア１０の左右２箇所にリダンダントビア２０を配置する。このとき、下層配線４２および上層配線４４をそれぞれ上層配線４４および下層配線４２に沿ってビア１０の最小ピッチ分だけ延長し、その延長された部分にリダンダントビア２０を配置している。なお、これらの図においては、下層配線４２のうち上層配線４４と重なる部分を点線で示している。
【００２４】
また、図６（ａ）に示すように下層配線４２および上層配線４４が互いに垂直に延びている場合も同様であり、まずビア１０の上側および右側にそれぞれダミービア３０を配置する。続いて、図６（ｂ）に示すように、下層配線４２および上層配線４４をそれぞれ他方に沿って延長した上で、ビア１０の下側および左側にそれぞれリダンダントビア２０を配置する。
【００２５】
なお、上述の例では、下層配線４２および上層配線４４の何れも存在しない箇所にダミービア３０を配置する場合を示した。しかし、下層配線４２または上層配線４４の何れか一方が存在する箇所にダミービア３０を配置してもよい。図７（ａ）は、図５（ａ）においてビア１０の上下２箇所に下層配線４２（あるいは上層配線４４）が存在する場合の例を示している。一方、下層配線４２および上層配線４４の双方が存在する箇所にはダミービア３０を配置しない。図７（ｂ）は、図５（ａ）においてビア１０の下側に下層配線４２および上層配線４４が存在する場合の例を示している。この場合、ビア１０の下側にはダミービア３０が配置されない。
【００２６】
本実施形態の効果を説明する。本実施形態によれば、ビア１０の周囲にリダンダントビア２０およびダミービア３０を設けることにより、ビアの配置密度のバラつきを小さく抑えることができる。これにより、ビア１０用の溝１２（図３（ａ）参照）内への保護材６０の埋設量の均一性を高め、配線４４やビア１０の形状異常の発生を抑制することができる。よって、歩留まりの高い半導体装置１が実現される。中心間距離ｄ１，ｄ２（図２参照）が共にビア１０の最小ピッチに略等しい場合、ビアの配置密度のバラつきを特に小さく抑えることができる。
【００２７】
これに対して、図９〜図１２で説明した従来技術においては、保護材の埋設量および表面堆積量が不均一になってしまう。すると、上層配線用の溝をエッチングによって形成する際、図１３（ａ）に示すように、保護材１０６の埋設量が比較的少ない溝においては、残されるべき配線層１０３の一部（点線Ｌ１で囲まれた部分）がテーパ状に除去されることがある。また、図１３（ｂ）に示すように、保護材１０６の埋設量が比較的多い溝においては、除去されるべき配線層１０４の一部（点線Ｌ２で囲まれた部分）がフェンス状に残ることがある。本実施形態によれば、かかるオーバーエッチングやエッチング不足が発生するのを抑制することができる。
【００２８】
さらに、本実施形態においては、１つのビア１０の周囲にリダンダントビア２０およびダミービア３０の双方が設けられている。このため、リダンダントビア２０またはダミービア３０の何れか一方のみを設ける場合に比して、ビア１０の上下左右の４箇所全てにビア（リダンダントビア２０またはダミービア３０）を配置し易くなる。
【００２９】
例えば、図８（ａ）に示すように上層配線４４が下層配線４２よりも太い場合を考える。この場合、ビア１０の左右２箇所では下層配線４２および上層配線４４が重なっているためダミービア３０を配置することができないが、リダンダントビア２０であれば配置することができる。したがって、ダミービア３０のみではビア１０の上下左右４箇所の全てを埋めることができないが、リダンダントビア２０およびダミービア３０の双方を用いれば、図８（ｂ）に示すように当該４箇所の全てを埋めることができるのである。
【００３０】
また、リダンダントビア２０が設けられることにより、万が一ビア１０が正常に機能できない場合、すなわち下層配線４２および上層配線４４間の電気的接続の役割を果たせない場合であっても、半導体装置１全体としての正常な回路動作を維持することが可能である。このように、リダンダントビア２０およびダミービア３０を併用することで、ビアの配置密度のバラつきを小さく抑えるだけでなく、ビア１０に冗長性を付与することもできる。
【００３１】
かかる冗長性の観点からは、ビア１０の上下左右の４箇所全てにダミービア３０を配置することが可能な場合であっても、少なくとも１箇所にリダンダントビア２０を配置することが好ましい。図５および図６に示した例において下層配線４２および上層配線４４を延長した理由の１つは、この点にある。すなわち、これらの例では、上記４箇所全てにダミービア３０を配置することが可能であったが、そのうち２箇所にリダンダントビア２０を配置するために下層配線４２および上層配線４４を延長したのである。
【００３２】
本発明による半導体装置およびその製造方法、ならびにビア配置プログラムは、上記実施形態に限定されるものではなく、様々な変形が可能である。例えば、上記実施形態においてはビア１０の上下左右４箇所の各箇所にリダンダントビア２０またはダミービア３０の何れかが設けられた例を示したが、リダンダントビア２０およびダミービア３０は少なくとも１箇所ずつに設けられていればよい。
【００３３】
また、半導体装置中に存在する複数のビア１０の全てについて、その周囲にリダンダントビア２０およびダミービア３０の双方が配置される必要はなく、少なくとも１つのビア１０について、リダンダントビア２０およびダミービア３０の双方が配置されればよい。
【００３４】
また、上記実施形態においては、ビア配置プログラムについて、ダミービア３０を配置するステップがリダンダントビア２０を配置するステップよりも先に実行される場合の例を示した。しかし、これらのステップが実行される順序は任意であり、後者のステップが前者のステップよりも先に実行されてもよい。
【図面の簡単な説明】
【００３５】
【図１】本発明による半導体装置の一実施形態を示す断面図である。
【図２】図１の半導体装置におけるビアの配置を説明するための平面図である。
【図３】（ａ）および（ｂ）は、本発明による半導体装置の製造方法の一実施形態を説明するための工程図である。
【図４】本発明によるビア配置プログラムの一実施形態を説明するためのフローチャートである。
【図５】（ａ）および（ｂ）は、本発明によるビア配置プログラムの一実施形態を説明するための平面図である。
【図６】（ａ）および（ｂ）は、本発明によるビア配置プログラムの一実施形態を説明するための平面図である。
【図７】（ａ）および（ｂ）は、本発明によるビア配置プログラムの一実施形態を説明するための平面図である。
【図８】（ａ）および（ｂ）は、実施形態の効果を説明するための平面図である。
【図９】（ａ）および（ｂ）は、従来の半導体装置の製造方法の一例を示す工程図である。
【図１０】（ａ）および（ｂ）は、従来の半導体装置の製造方法の一例を示す工程図である。
【図１１】（ａ）および（ｂ）は、従来の半導体装置の製造方法の一例を示す工程図である。
【図１２】従来の半導体装置の製造方法の一例を示す工程図である。
【図１３】（ａ）および（ｂ）は、従来技術における問題点を説明するための断面図である。
【符号の説明】
【００３６】
１    半導体装置
１０    ビア
１２    溝
２０    リダンダントビア
２２    溝
３０    ダミービア
３２    溝
４２    下層配線
４４    上層配線
４５    溝
５２    配線層
５４    配線層
５６    配線層
６０    保護材
【図１】
2008060398.tif 000003
【図２】
2008060398.tif 000004
【図３】
2008060398.tif 000005
【図４】
2008060398.tif 000006
【図５】
2008060398.tif 000007
【図６】
2008060398.tif 000008
【図７】
2008060398.tif 000009
【図８】
2008060398.tif 000010
【図９】
2008060398.tif 000011
【図１０】
2008060398.tif 000012
【図１１】
2008060398.tif 000013
【図１２】
2008060398.tif 000014
【図１３】
2008060398.tif 000015