(57)【要約】【課題】従来のパッケージ構造では、ボンディングワイヤおよび基板の配線による寄生インダクタンスが回路に依然として存在しているため、リンギングの発生を十分に抑えられず、エネルギーの浪費抑制やノイズの低減を効果的に図ることができない。【解決手段】複数のパワートランジスタ素子２０・１０を、ハイサイド側スイッチング素子Ｔｒ２およびローサイド側スイッチング素子Ｔｒ１として用いた回路において、パワートランジスタ素子２０・１０を積層配置し、上方のパワートランジスタ素子２０を下面にソース電極２２が形成されるハイサイド側スイッチング素子に構成し、下方のパワートランジスタ素子１０を上面にドレイン電極１１が形成されるローサイド側スイッチング素子に構成して、上方のパワートランジスタ素子のソース電極と、下方のパワートランジスタ素子のドレイン電極とをハイサイドソース・ローサイドドレイン共通電極端子５２に面接続した。【選択図】  図１
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【特許請求の範囲】
【請求項１】
複数のパワートランジスタ素子を、それぞれハイサイド側スイッチング素子およびローサイド側スイッチング素子として用いた回路において、
前記複数のパワートランジスタ素子を積層配置し、
上方に位置するパワートランジスタ素子の下面に形成される素子下面電極と、下方に位置するパワートランジスタ素子の上面に形成され、前記下面電極とは異種の素子上面電極とを、共通の電極端子に面接続した、
ことを特徴とするパワートランジスタ素子のパッケージ構造。
【請求項２】
前記複数のパワートランジスタ素子のうち、上方に位置するパワートランジスタ素子を、下面にソース電極が形成されるハイサイド側スイッチング素子に構成し、下方に位置するパワートランジスタ素子を、上面にドレイン電極が形成されるローサイド側スイッチング素子に構成して、
前記上方のパワートランジスタ素子のソース電極と、下方のパワートランジスタ素子のドレイン電極とを、前記共通の電極配線に面接続した、
ことを特徴とする請求項１に記載のパワートランジスタ素子のパッケージ構造。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数のパワートランジスタ素子を、それぞれハイサイド側スイッチング素子およびローサイド側スイッチング素子として用いた回路における、パワートランジスタ素子のパッケージ構造に関する。
【背景技術】
【０００２】
従来、複数のＭＯＳＦＥＴ等のパワートランジスタ素子を、それぞれハイサイド側スイッチング素子およびローサイド側スイッチング素子として用いたスイッチング回路が種々知られている。
前記スイッチング回路としては、例えば図５に示すような、ローサイド側スイッチング素子Ｔｒ１、ハイサイド側スイッチング素子Ｔｒ２、およびインダクタＬ等を備えたスイッチング昇圧回路や、図６に示すような、ローサイド側スイッチング素子Ｔｒ１およびハイサイド側スイッチング素子Ｔｒ２等を備え、モータＭの制御を行うためのインバータ回路等が知られている。
【０００３】
前述のスイッチング回路に用いられる複数のパワートランジスタ素子としては、同程度の駆動力を得るために必要なチップサイズがＰｃｈ−ＭＯＳＦＥＴに比べて小さいことから、Ｎｃｈ−ＭＯＳＦＥＴが用いられる場合が多く、例えばチップの一面にゲート電極とソース電極を形成し、チップの他面にドレイン電極を形成したパワートランジスタ素子が構成される。
【０００４】
このように、チップの一面にゲート電極とソース電極を形成し、チップの他面にドレイン電極を形成したパワートランジスタ素子を基板に実装する際には、例えば図７、図８に示すように、チップの一面が上面となり、他面が下面となるように配置して、該パワートランジスタ素子１０１のドレイン電極１０１ｄが下方の基板１０２に形成される配線と接続されるとともに、ゲート電極１０１ｇおよびソース電極１０１ｓが、それぞれボンディングワイヤ１０４を介してリード端子１０３と接続されるように実装される。
【０００５】
このように実装されるパワートランジスタ素子１０１を、前記図５のローサイド側スイッチング素子Ｔｒ１およびハイサイド側スイッチング素子Ｔｒ２として用いる場合、ローサイド側スイッチング素子Ｔｒ１のドレイン電極とハイサイド側スイッチング素子Ｔｒ２のソース電極とを電気的に接続するが、該ドレイン電極とソース電極とは、パワートランジスタ素子１０１が実装される基板の配線とボンディングワイヤとを介して接続されることとなる。
【０００６】
ここで、前述の図５に示すスイッチング昇圧回路においては、ローサイド側スイッチング素子Ｔｒ１およびハイサイド側スイッチング素子Ｔｒ２が実装される基板の配線や、ソース電極とリード端子とを接続するボンディングワイヤによる寄生インダクタンスが存在する。
また、前記ローサイド側スイッチング素子Ｔｒ１およびハイサイド側スイッチング素子Ｔｒ２は、それぞれ寄生容量を有している。
【０００７】
つまり、図９に示すように、ローサイド側スイッチング素子Ｔｒ１とリード端子１０３との間には、該リード端子１０３の寄生インダクタンスＬｐ３、およびリード端子１０３とソース電極１０１ｓとを接続するボンディングワイヤ１０４の寄生インダクタンスＬｐ２が存在し、ローサイド側スイッチング素子Ｔｒ１とハイサイド側スイッチング素子Ｔｒ２との間には、該ローサイド側スイッチング素子Ｔｒ１のドレイン電極１０１ｄが接続される基板１０２の配線の寄生インダクタンスＬｐ１、ハイサイド側スイッチング素子Ｔｒ２のソース電極１０１ｓと基板１０２の配線とを接続するボンディングワイヤ１０４の寄生インダクタンスＬｐ５、およびハイサイド側スイッチング素子Ｔｒ２のソース電極１０１ｓがボンディングワイヤ１０４を介して接続される基板１０２の配線の寄生インダクタンスＬｐ４が存在し、ハイサイド側スイッチング素子Ｔｒ２と回路の出力端子との間には、該ハイサイド側スイッチング素子Ｔｒ２のドレイン電極１０１ｄが接続される基板１０２の配線の寄生インダクタンスＬｐ６が存在している。
また、ローサイド側スイッチング素子Ｔｒ１は寄生容量Ｃｐ１を有し、ハイサイド側スイッチング素子Ｔｒ２は寄生容量Ｃｐ２を有している。
【０００８】
なお、一般的に、配線のインダクタンスは、その断面積が同一であれば長さに比例し、長さが同一であれば断面積の大きさに比例するが、各スイッチング素子Ｔｒ１・Ｔｒ２のソース電極１０１ｓに接続されるボンディングワイヤ１０４は、該各スイッチング素子Ｔｒ１・Ｔｒ２を構成するパワートランジスタ素子１０１や基板１０２のサイズや実装上の制限により、大径化や本数増加を図ることが困難であるため、前記各寄生インダクタンスＬｐ１〜Ｌｐ６のうち、大きな割合を占めるのが、前記ボンディングワイヤ１０４の寄生インダクタンスＬｐ２・Ｌｐ５となっている。
【０００９】
前記図５のスイッチング昇圧回路において、該ローサイド側スイッチング素子Ｔｒ１のゲート電極１０１ｇにパルスＶｇを加えたときの、インダクタＬの下流側に位置する点Ａの理想的な電圧波形は図１０に示すような矩形波であるが、実際のスイッチング昇圧回路においては、図５のスイッチング昇圧回路のように、ボンディングワイヤ１０４による寄生インダクタンスＬｐ２・Ｌｐ５、基板１０２の配線等による寄生インダクタンスＬｐ１・Ｌｐ３・Ｌｐ４・Ｌｐ６、および各スイッチング素子Ｔｒ１・Ｔｒ２の寄生容量Ｃｐ１・Ｃｐ２が存在するために、図１１に示す波形のように、リンギングが現れた電圧波形となる。
つまり、基板１０２の配線等およびボンディングワイヤ１０４の寄生インダクタンスＬｐ１〜Ｌｐ６と各スイッチング素子Ｔｒ１・Ｔｒ２の寄生容量Ｃｐ１・Ｃｐ２との間で生じる共振現象により点Ａの電圧波形にリンギングが生じる。
【００１０】
このリンギングは、前記寄生インダクタンスＬｐ１〜Ｌｐ６および寄生容量Ｃｐ１・Ｃｐ２により蓄積されたエネルギーが、該寄生インダクタンスＬｐ１〜Ｌｐ６および寄生容量Ｃｐ１・Ｃｐ２が有する寄生の抵抗成分により熱に変換され、または電磁波の形でエネルギー放出された結果、減衰して収束する。
このように、リンギングは、本来の回路動作に何ら寄与しない純粋なエネルギーの浪費であり、発熱やラジオノイズの原因となる。この発熱やラジオノイズを抑制するためには多くの部品が必要となるなど、大きなコストがかかるため、リンギングを低減することが望ましく、リンギングを低減するためには前記寄生インダクタンスＬｐ１〜Ｌｐ６および寄生容量Ｃｐ１・Ｃｐ２を小さくすることが効果的である。
【００１１】
そこで、回路が有する寄生インダクタンスを低減する技術が考案されており、特許文献１に開示されている。
特許文献１では、ローサイド側スイッチング素子およびハイサイド側スイッチング素子を備えたＤＣ−ＤＣコンバータ回路において、ハイサイド側スイッチング素子となる半導体素子を、一面側にゲート電極とドレイン電極を形成し、他面側にソース電極を形成したチップに構成するとともに、ローサイド側スイッチング素子となる半導体素子を、一面側にゲート電極とソース電極を形成し、他面側にドレイン電極を形成したチップに構成している。
前記ハイサイド側スイッチング素子は、他面側のソース電極を下面に向けて基板の配線と接続し、ローサイド側スイッチング素子は、他面側のドレイン電極を下面に向けて基板の配線と接続しており、ローサイド側スイッチング素子のドレイン電極とハイサイド側スイッチング素子のソース電極とは、基板の配線を介して接続されている。
このように、特許文献１に記載の回路においては、ローサイド側スイッチング素子とハイサイド側スイッチング素子とを異なる構造に構成して、該ローサイド側スイッチング素子のドレイン電極とハイサイド側スイッチング素子のソース電極とを、ボンディングワイヤを用いることなく基板の配線のみで接続することで、寄生インダクタンスを低減している。
【００１２】
なお、複数のスイッチング素子の端子同士を、ボンディングワイヤを用いずに接続する構成としては、特許文献２に示すように、同一構造のスイッチング素子を対向させて、両スイッチング素子の対向面に形成される同種の電極（ソース電極）を、同一のソース端子を介して接続した構成がある。
【特許文献１】特開２００２−２１７４１６号公報
【特許文献２】特開２００５−３０２９５１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
前述の特許文献１に示した回路の場合、ローサイド側スイッチング素子のドレイン電極とハイサイド側スイッチング素子のソース電極との間のボンディングワイヤの寄生インダクタンスは低減されているが、その他の寄生インダクタンス、例えばローサイド側スイッチング素子のソース電極に接続されるボンディングワイヤの寄生インダクタンス（図９におけるＬｐ２に相当）、ローサイド側スイッチング素子のドレイン電極が接続される基板の配線の寄生インダクタンス（図９におけるＬｐ１に相当）、およびハイサイド側スイッチング素子ソース電極が接続される基板の配線の寄生インダクタンス（図９におけるＬｐ４に相当）が依然として存在しているため、リンギングの発生を十分に抑えることができず、エネルギーの浪費抑制やノイズの低減を効果的に図ることができない。
そこで、本発明においては、回路の寄生インダクタンスを大きく減少させて、リンギングの発生を十分に抑えることができるパワートランジスタ素子のパッケージ構造を提供するものである。
【課題を解決するための手段】
【００１４】
上記課題を解決するパワートランジスタ素子のパッケージ構造は、以下の特徴を有する。
即ち、請求項１記載の如く、複数のパワートランジスタ素子を、それぞれハイサイド側スイッチング素子およびローサイド側スイッチング素子として用いた回路において、前記複数のパワートランジスタ素子を積層配置し、上方に位置するパワートランジスタ素子の下面に形成される素子下面電極と、下方に位置するパワートランジスタ素子の上面に形成され、前記下面電極とは異種の素子上面電極とを、共通の電極端子に面接続した（例えば、ソース電極とソース電極とを共通の電極端子に接続するのではなく、ソース電極とドレイン電極とを共通の電極端子に接続する）、パワートランジスタ素子のパッケージ構造。
これにより、回路における寄生インダクタンスを大幅に減少させることができ、回路の電圧波形に生じるリンギングを十分に抑制することができるので、熱損失やラジオノイズが発生することを効果的に防止することができる。
【００１５】
また、請求項２記載の如く、前記複数のパワートランジスタ素子のうち、上方に位置するパワートランジスタ素子を、下面にソース電極が形成されるハイサイド側スイッチング素子に構成し、下方に位置するパワートランジスタ素子を、上面にドレイン電極が形成されるローサイド側スイッチング素子に構成して、前記上方のパワートランジスタ素子のソース電極と、下方のパワートランジスタ素子のドレイン電極とを、前記共通の電極配線に面接続した。
これにより、回路に存在する寄生インダクタンスのうち、大きな要因となっているソース電極部の寄生インダクタンスを十分に低減することができるので、熱損失やラジオノイズの発生を効果的に防止することが可能となる。
【発明の効果】
【００１６】
本発明によれば、回路における寄生インダクタンスを大幅に減少させることができ、回路の電圧波形に生じるリンギングを十分に抑制することができるので、熱損失やラジオノイズが発生することを効果的に防止することができる。
【発明を実施するための最良の形態】
【００１７】
次に、本発明を実施するための形態を、添付の図面を用いて説明する。
【００１８】
本実施形態におけるパワートランジスタ素子のパッケージ構造は、複数のパワートランジスタ素子を、それぞれハイサイド側スイッチング素子およびローサイド側スイッチング素子として用いたスイッチング回路における、該複数のパワートランジスタ素子についてのパッケージ構造に適用されるものである。
【００１９】
例えば、図１〜図４に示す第１のパワートランジスタ素子１０、および第２のパワートランジスタ素子２０は、それぞれ前記図５に示したスイッチング昇圧回路における、ローサイド側スイッチング素子Ｔｒ１、およびハイサイド側スイッチング素子Ｔｒ２として用いられる素子である。
該パワートランジスタ素子１０および第２のパワートランジスタ素子２０は、例えばＮｃｈ−ＭＯＳＦＥＴにて構成されている。
前記第１のパワートランジスタ素子１０および第２のパワートランジスタ素子２０は積層配置されており、該第１のパワートランジスタ素子１０は下層に配置され、第２のパワートランジスタ素子２０上層に配置されている。
【００２０】
前記第１のパワートランジスタ素子１０は、その一面（図１における上面）１０ａに素子上面電極となるドレイン電極１１が形成され、他面（図１における下面）１０ｂに素子下面電極となるソース電極１２およびゲート電極１３が形成されている。
また、前記第２のパワートランジスタ素子２０は、その一面（図１における上面）２０ａに素子上面電極となるドレイン電極２１が形成され、他面（図１における下面）２０ｂに素子下面電極となるソース電極２２およびゲート電極２３が形成されている。
【００２１】
第１のパワートランジスタ素子１０の他面２０ｂに形成される前記ソース電極１２およびゲート電極１３は、それぞれ該第１のパワートランジスタ素子１０の下方に配置される基板６０の配線にはんだ３０を介して接続されている。
前記第１のパワートランジスタ素子１０と第２のパワートランジスタ素子２０との間には、導電体にて構成されるハイサイドソース・ローサイドドレイン共通電極端子５２が介装されており、該ハイサイドソース・ローサイドドレイン共通電極端子５２の下面と第１のパワートランジスタ素子１０の一面２０ａに形成されるドレイン電極１１とがはんだ３０を介して接続されている。
【００２２】
前記ドレイン電極１１は大面積に形成され、例えば第１のパワートランジスタ素子１０の一面１０ａの面積の過半を占めており、前記ハイサイドソース・ローサイドドレイン共通電極端子５２の下面と、はんだ３０を介して面接続されている。
また、前記ソース電極１２は、ゲート電極１３よりも相対的に大面積に形成され、例えば第１のパワートランジスタ素子１０の他面１０ｂの面積の過半を占めており、該ソース電極１２と基板６０の配線とは、はんだ３０を介して面接続されている。
【００２３】
第２のパワートランジスタ素子２０の他面２０ｂに形成される前記ソース電極２２は、前記ハイサイドソース・ローサイドドレイン共通電極端子５２の上面とはんだ４０を介して接続されており、同じく他面２０ｂに形成される前記ゲート電極２３は、第１のパワートランジスタ素子１０と第２のパワートランジスタ素子２０との間に介装される導電体のハイサイドゲート電極端子５３とはんだ４０を介して接続されている。
また、第２のパワートランジスタ素子２０の上面２０ａに形成される前記ドレイン電極２１は、該第２のパワートランジスタ素子２０の上方に配置され導電体にて構成されるハイサイドドレイン電極端子５１にはんだ４０を介して接続されている。
【００２４】
前記ソース電極２２は、ゲート電極２３よりも相対的に大面積に形成され、例えば第２のパワートランジスタ素子２０の他面２０ｂの面積の過半を占めており、該ソース電極２２とハイサイドソース・ローサイドドレイン共通電極端子５２とは、はんだ４０を介して面接続されている。
また、前記ドレイン電極２１は大面積に形成され、例えば第２のパワートランジスタ素子２０の一面２０ａの面積の過半を占めており、ハイサイドドレイン電極端子５１とはんだ４０を介して接続されている。
【００２５】
前述のごとく接続された、第１のパワートランジスタ素子１０、第２のパワートランジスタ素子２０、ハイサイドドレイン電極端子５１、ハイサイドソース・ローサイドドレイン共通電極端子５２、およびハイサイドゲート電極端子５３は、封止樹脂８０にて封止されパッケージが構成されている。
前記ハイサイドドレイン電極端子５１、ハイサイドソース・ローサイドドレイン共通電極端子５２、およびハイサイドゲート電極端子５３は、前記パッケージ内から外部に引き出されている。
【００２６】
また、前記基板６０における、前記第１のパワートランジスタ素子１０のソース電極１２およびゲート電極１３が接続された配線には電極端子（図示せず）が接続されており、その電極端子もパッケージ外部に引き出されている。
なお、第１のパワートランジスタ素子１０のソース電極１２およびゲート電極１３に直接電極端子を接続して、その電極端子をパッケージ外部に引き出すことも可能である。
【００２７】
このように構成された第１のパワートランジスタ素子１０と第２のパワートランジスタ素子２０とのパッケージを、前述の図５のスイッチング昇圧回路に用いた場合、前記ハイサイドソース・ローサイドドレイン共通電極端子５２にインダクタＬが接続され、ハイサイドドレイン電極端子５１は回路の出力端子に接続される。
また、前記ハイサイドゲート電極端子５は第２のパワートランジスタ素子２０（ハイサイド側スイッチング素子Ｔｒ２）のゲート端子として用いられ、第１のパワートランジスタ素子１０のゲート電極１３に接続される電極端子は第１のパワートランジスタ素子１０のゲート端子として用いられる。
さらに、第１のパワートランジスタ素子１０のソース電極１２に接続される電極端子はＧＮＤ接続される。
【００２８】
ここで、前述のように、図５に示したスイッチング昇圧回路のローサイド側スイッチング素子Ｔｒ１およびハイサイド側スイッチング素子Ｔｒ２に、図７、図８に示したような、ソース電極１０１ｓをボンディングワイヤ１０４にて接続したパワートランジスタ素子１０１を用い、両スイッチング素子Ｔｒ１・Ｔｒ２を基板１０２を介して接続した場合、図９に示すように、ボンディングワイヤ１０４および基板１０２の配線の影響による寄生インダクタンスＬｐ１〜Ｌｐ６が回路の各部に存在し、リンギング発生の原因となる。
【００２９】
しかし、図５に示したスイッチング昇圧回路のローサイド側スイッチング素子Ｔｒ１およびハイサイド側スイッチング素子Ｔｒ２として、本例のようにパッケージングされた第１のパワートランジスタ素子１０および第２のパワートランジスタ素子２０を用いた場合、該第１のパワートランジスタ素子１０のドレイン電極１１と第２のパワートランジスタ素子２０のソース電極２２とが、共通のハイサイドソース・ローサイドドレイン共通電極端子５２にはんだ３０・４０を介して広範囲に面接続されているので、該ドレイン電極１１とソース電極２２とを基板６０等を介してボンディングワイヤにより接続した場合に比べて、寄生インダクタンスを大幅に削減して、殆ど生じない状態とすることができる。
これにより、図９に示した回路における、ボンディングワイヤによる寄生インダクタンスＬｐ５、および基盤の配線による寄生インダクタンスＬｐ１・４を、ほぼ消滅させることが可能となる。
【００３０】
また、第１のパワートランジスタ素子１０のソース電極１２は基板６０の配線に、はんだ３０を介して広範囲に面接続されているので、同様に図９に示したスイッチング回路における、ボンディングワイヤによる寄生インダクタンスＬｐ２をほぼ消滅させることが可能となる。
さらに、第２のパワートランジスタ素子２０のドレイン電極２１は、ハイサイドドレイン電極端子５１とはんだ４０を介して広範囲に面接続されているので、同様に図９に示したスイッチング回路における、基板の配線による寄生インダクタンスＬｐ６を減少させることが可能となる。
【００３１】
このように、図９に示したスイッチング回路における寄生インダクタンスＬｐ１・Ｌｐ２・Ｌｐ４・Ｌｐ５・Ｌｐ６を大幅に減少させることができるので、図５における点Ａの部分の電圧波形に生じるリンギングを十分に抑制することができ、熱損失やラジオノイズが発生することを効果的に防止することができる。
【００３２】
特に本例のパッケージ構造においては、上方に位置する第２のパワートランジスタ素子２０を、下面にソース電極２２が形成されるハイサイド側スイッチング素子Ｔｒ２に構成し、下方に位置する第１のパワートランジスタ素子１０を、上面にドレイン電極１１が形成されるローサイド側スイッチング素子Ｔｒ１に構成して、前記上方に配置される第２のパワートランジスタ素子２０のソース電極２２と、下方に配置される第１のパワートランジスタ素子１０のドレイン電極１１とを、前記共通のハイサイドソース・ローサイドドレイン共通電極端子５２に面接続しているので、回路に存在する寄生インダクタンスのうち、大きな要因となっているソース電極部の寄生インダクタンスを十分に低減することができるので、熱損失やラジオノイズの発生を効果的に防止することが可能となっている。
また、同じ構造に構成した（例えば一面にドレイン電極１１を形成し、他面にソース電極１２およびゲート電極１３を構成した構造の）半導体素子を、第１のパワートランジスタ素子１０および第２のパワートランジスタ素子２０として用いることができるので、パッケージを低コストで構成することが可能となる。
【図面の簡単な説明】
【００３３】
【図１】積層状態の第１のパワートランジスタ素子および第２のパワートランジスタ素子により構成されるパッケージ構造を示す側面断面図である。
【図２】積層状態の第１のパワートランジスタ素子および第２のパワートランジスタ素子により構成されるパッケージ構造を示す平面図である。
【図３】パッケージ構造を構成する第２のパワートランジスタ素子およびハイサイドソース・ローサイドドレイン共通電極端子等を示す平面図である。
【図４】積層状態の第１のパワートランジスタ素子および第２のパワートランジスタ素子により構成されるパッケージ構造を示す底面図である。
【図５】ローサイド側スイッチング素子およびハイサイド側スイッチング素子を備えるスイッチング昇圧回路を示す回路図である。
【図６】ローサイド側スイッチング素子およびハイサイド側スイッチング素子を備えるインバータ回路を示す回路図である。
【図７】ソース電極がボンディングワイヤにより接続されるパワートランジスタ素子を示す平面図である。
【図８】ソース電極がボンディングワイヤにより接続されるパワートランジスタ素子を示す側面断面図である。
【図９】図７および図８に示すパワートランジスタ素子を、図５に示すスイッチング昇圧回路のローサイド側スイッチング素子およびハイサイド側スイッチング素子として用いた場合に、スイッチング昇圧回路に存在する寄生インダクタンス、および各スイッチング素子に存在する寄生容量を示す回路図である。
【図１０】図５に示すスイッチング昇圧回路におけるローサイド側スイッチング素子のゲート電極にパルスを加えた場合の点Ａの、理想電圧波形を示す図である。
【図１１】図５に示すスイッチング昇圧回路におけるローサイド側スイッチング素子のゲート電極にパルスを加えた場合の点Ａの、実際の電圧波形を示す図である。
【符号の説明】
【００３４】
１０    第１のパワートランジスタ素子
１１    ドレイン電極
１２    ソース電極
１３    ゲート電極
２０    第２のパワートランジスタ素子
２１    ドレイン電極
２２    ソース電極
２３    ゲート電極
３０・４０  はんだ
５１    ハイサイドドレイン電極端子
５２    ハイサイドソース・ローサイドドレイン共通電極端子
６０    基板
８０    封止樹脂
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2008108912.tif 000009
【図８】
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【図９】
2008108912.tif 000011
【図１０】
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【図１１】
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