(57)【要約】【課題】新たな工程を追加しないで抵抗体の寄生容量を低減することの可能な半導体装置を提供する。【解決手段】ｐ型半導体基板１０の表面に、絶縁膜１２、抵抗体１３、絶縁膜１４、導電体１５および絶縁膜１６をｐ型半導体基板１０の側から順に備える。抵抗体１３と導電体１５とは絶縁膜１４を貫通するコンタクト部１７によって電気的に接続されている。これにより、導電体１５、絶縁膜１４および抵抗体１３により形成されるＭＯＳ構造に起因して発生する寄生容量Ｃ１０と、抵抗体１３の抵抗Ｒと、抵抗体１３、絶縁膜１２およびｐ型半導体基板１０により形成されるＭＯＳ構造に起因して発生する寄生容量Ｃ１とによりＲＣ回路が構成される。【選択図】図７
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【特許請求の範囲】
【請求項１】
第１導電型半導体基板の表面に、第２導電型半導体層、第１絶縁膜および抵抗体を前記第１導電型半導体基板の側から順に備える
ことを特徴とする半導体装置。
【請求項２】
前記第２導電型半導体層は、前記第１導電型半導体基板の表面にイオン注入を行うことによって形成されている
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記抵抗体の前記第１絶縁膜とは反対側の表面に第２絶縁膜および導電体を前記抵抗体の側から順に備え、
前記抵抗体と前記導電体とは前記第２絶縁膜を貫通するコンタクト部によって電気的に接続されている
ことを特徴とする請求項１に記載の半導体装置。
【請求項４】
第１導電型半導体基板の表面に、導電型の異なる半導体層を２層以上交互に積層してなる多層膜半導体層と、第１絶縁膜と、抵抗体とを前記第１導電型半導体基板の側から順に備える
ことを特徴とする半導体装置。
【請求項５】
前記多層膜半導体層を構成する各半導体層は、前記第１導電型半導体基板の表面にイオン注入を行うことによって形成されている
ことを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記抵抗体の前記第１絶縁膜とは反対側の表面に第２絶縁膜および導電体を前記抵抗体の側から順に備え、
前記抵抗体と前記導電体とは前記第２絶縁膜を貫通するコンタクト部によって電気的に接続されている
ことを特徴とする請求項４に記載の半導体装置。
【請求項７】
第１導電型半導体基板の表面に、第１絶縁膜、抵抗体、第２絶縁膜および導電体を前記第１導電型半導体基板の側から順に備え、
前記抵抗体と前記導電体とは前記第２絶縁膜を貫通するコンタクト部によって電気的に接続されている
ことを特徴とする半導体装置。
【請求項８】
前記第１導電型半導体基板の表面のうち前記抵抗体と対向する領域に第２導電型半導体層を備える
ことを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記第１導電型半導体基板の表面のうち前記抵抗体と対向する領域に、導電型の異なる半導体層を２層以上交互に積層してなる多層膜半導体層を備える
ことを特徴とする請求項７に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板上に形成された絶縁膜上または絶縁膜中に、抵抗を発生させる抵抗体を備えた半導体装置に関する。
【背景技術】
【０００２】
高周波回路を備えた半導体装置では、一般的に、高周波回路内に含まれる高周波部品に所定の電圧（例えば、電源電圧(Ｖｃｃ)やグラウンド(ＧＮＤ)）を供給する配線中に、抵抗を発生させる抵抗体が挿入されている。この抵抗体は通常、半導体基板上に形成された素子分離用の絶縁膜上に形成されており、その絶縁膜および半導体基板と共にＭＯＳ（Metal Oxide Semiconductor）構造を構成している。そのため、このＭＯＳ構造に起因して抵抗体には寄生容量が発生するので、この寄生容量が大きい場合には高周波特性が劣化する虞がある。そこで、従来は、絶縁膜を例えば５００ｎｍ程度以上に厚くして、この寄生容量の影響が高周波回路へ及ばないようにしていた。
【０００３】
なお、以下の特許文献１には、ｐ型半導体基板のうちインダクタと対向する領域にｎ型拡散層を形成してｐｎ接合を設けることによりインダクタに発生する寄生容量を低減する方策が提案されている。
【特許文献１】特開２００２−９４００９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、半導体装置の小型化、高性能化などに伴い、素子分離用の絶縁膜の厚さが非常に薄くなってきており、寄生容量が増大する傾向にある。そのため、この寄生容量を低減するための方策が多数提案されている。例えば、絶縁膜をトレンチ構造とすることにより絶縁膜を厚くしたり、抵抗体を従来から用いられているポリシリコンの代わりに金属で構成することにより寄生容量を低減することができるとしている。しかし、これらの方策では、追加工程が必要となるので製造コストが上昇するという問題があった。
【０００５】
本発明はかかる問題点に鑑みてなされたものであり、その目的は、新たな工程を追加しないで抵抗体の寄生容量を低減することの可能な半導体装置を提供することにある。
【課題を解決するための手段】
【０００６】
本発明の第１の半導体装置は、第１導電型半導体基板の表面に、第２導電型半導体層、第１絶縁膜および抵抗体を第１導電型半導体基板の側から順に備えている。
【０００７】
本発明の第１の半導体装置では、第１導電型半導体基板の表面のうち第１絶縁膜を介して抵抗体と対向する領域に第２導電型半導体層が形成されている。これにより、第２導電型半導体層および第１導電型半導体基板との界面に形成されるｐｎ接合に起因して発生する寄生容量が、抵抗体、第１絶縁膜および半導体基板により形成されるＭＯＳ構造に起因して発生する寄生容量に直列に接続される。
【０００８】
本発明の第２の半導体装置は、第１導電型半導体基板の表面に、導電型の異なる半導体層を２層以上交互に積層してなる多層膜半導体層と、第１絶縁膜と、抵抗体とを第１導電型半導体基板の側から順に備えている。
【０００９】
本発明の第２の半導体装置では、第１導電型半導体基板の表面のうち第１絶縁膜を介して抵抗体と対向する領域に、導電型の異なる半導体層を２層以上交互に積層してなる多層膜半導体層が形成されている。これにより、多層膜半導体層を構成する各半導体層の界面に形成されるｐｎ接合に起因して発生する複数の寄生容量が、抵抗体、第１絶縁膜および半導体基板により形成されるＭＯＳ構造に起因して発生する寄生容量に直列に接続される。
【００１０】
本発明の第３の半導体装置は、第１導電型半導体基板の表面に、第１絶縁膜、抵抗体、第２絶縁膜および導電体を第１導電型半導体基板の側から順に備えている。ここで、抵抗体と導電体とは第２絶縁膜を貫通するコンタクト部によって電気的に接続されている。
【００１１】
本発明の第３の半導体装置では、導電体が第２絶縁膜を介して抵抗体と対向配置されると共に抵抗体とコンタクト部を介して電気的に接続されている。これにより、導電体、第２絶縁膜および抵抗体により形成されるＭＯＳ構造に起因して発生する寄生容量（第１寄生容量）と、抵抗体の抵抗と、抵抗体、第１絶縁膜および半導体基板により形成されるＭＯＳ構造に起因して発生する寄生容量（第２寄生容量）とによりＲＣ回路が構成される。
【発明の効果】
【００１２】
本発明の第１の半導体装置によれば、第１導電型半導体基板の表面のうち第１絶縁膜を介して抵抗体と対向する領域に第２導電型半導体層を形成するようにしたので、第２導電型半導体層および第１導電型半導体基板との界面に形成されるｐｎ接合に起因して発生する寄生容量を、抵抗体、第１絶縁膜および半導体基板により形成されるＭＯＳ構造に起因して発生する寄生容量に直列に接続することができる。これにより、新たな工程を追加しないで抵抗体の寄生容量を低減することができる。ここで、第２導電型半導体層は例えば第１の半導体装置内にＭＯＳトランジスタのソース層や、ドレイン層、ウェル層を形成する際に同時に形成することができるので、新たな工程を追加しないで抵抗体の寄生容量を低減することができる。
【００１３】
本発明の第２の半導体装置によれば、第１導電型半導体基板の表面のうち第１絶縁膜を介して抵抗体と対向する領域に、導電型の異なる半導体層を２層以上交互に積層してなる多層膜半導体層を形成するようにしたので、多層膜半導体層を構成する各半導体層の界面に形成されるｐｎ接合に起因して発生する複数の寄生容量を、抵抗体、第１絶縁膜および半導体基板により形成されるＭＯＳ構造に起因して発生する寄生容量に直列に接続することができる。これにより、抵抗体の寄生容量を第１の半導体装置よりも大幅に低減することができる。ここで、多層膜半導体層は例えば第２の半導体装置内にＭＯＳトランジスタのソース層や、ドレイン層、ウェル層を形成する際に同時に形成することができるので、新たな工程を追加しないで抵抗体の寄生容量を第１の半導体装置よりも大幅に低減することができる。
【００１４】
本発明の第３の半導体装置によれば、導電体を、第２絶縁膜を介して抵抗体と対向配置されると共に抵抗体とコンタクト部を介して電気的に接続するようにしたので、第１寄生容量と、抵抗体の抵抗と、第２寄生容量とによりＲＣ回路を構成することができる。ここで、導電体のサイズを変えることにより第１寄生容量の値を変えることができるので、第２寄生容量の大きさを考慮して導電体のサイズを適切に設定することにより、抵抗体の寄生容量を低減することができる。ここで、導電体は例えば第３の半導体装置に含まれる回路部品に所定の電圧を供給するための配線層を形成する際に同時に形成することができる。また、コンタクト部は例えば抵抗体と配線層とを電気的に接続するためのビアを形成する際に同時に形成することができる。従って、新たな工程を追加しないで抵抗体の寄生容量を低減することができる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施の形態について、図面を参照して詳細に説明する。
【００１６】
［第１の実施の形態］
図１（Ａ）は本発明の第１の実施の形態に係る半導体装置１の一部分の断面構成（図２のＡ−Ａ矢視方向の断面構成）を、図１（Ｂ）は図１（Ａ）の断面構成によって生じ得る寄生容量の構成をそれぞれ表すものである。図２は半導体装置１の上面構成を、最上層である絶縁膜１４（後述）を省略して表すものである。
【００１７】
この半導体装置１は、例えば、ＭＯＳトランジスタなどの回路部品（図示せず）と、回路部品に所定の電圧（例えばＶｃｃ，ＧＮＤ）を供給するための配線層（図示せず）と、回路部品および配線層を互いに電気的に接続するためのビア（図示せず）とが形成されたＩＣ（Integrated Circuit）チップである。
【００１８】
半導体装置１は、ｐ型半導体基板１０の表面に、ｎ型半導体層１１、絶縁膜１２（第１絶縁膜）、抵抗体１３および絶縁膜１４をｐ型半導体基板１０の側から順に備えたものである。
【００１９】
ｐ型半導体基板１０は、例えば、高濃度のｐ型不純物がドープされたシリコン基板、または、高濃度のｐ型不純物がドープされた埋込層（図示せず）を上部に有するシリコン基板により構成されている。
【００２０】
ｎ型半導体層１１は、例えば、ｎ型不純物が浅くドープされたシリコンからなり、ｐ型半導体基板１０の表面にイオン注入を行うことにより形成されている。これにより、ｎ型半導体層１１はｎ型ＭＯＳトランジスタのソース層やドレイン層（図示せず）と同一のプロセスにより形成することが可能である。
【００２１】
このｎ型半導体層１１は抵抗体１３と対向配置されている。なお、図１、図２では、ｎ型半導体層１１の抵抗体１３との対向面の面積は抵抗体１３のｎ型半導体層１１との対向面の面積（以下、単に「抵抗体１３の面積」と称する。）よりも大きくなっているが、抵抗体１３の面積と等しくてもよく、場合によっては抵抗体１３の面積よりも小さくてもよい。
【００２２】
絶縁膜１２，１４は例えば酸化シリコンからなり、抵抗体１３は例えばポリシリコンからなる。この抵抗体１３は、例えば、図２に例示したように、配線を矩形状に折り畳んだ形状を有しており、図示していないが、ＭＯＳトランジスタなどの回路部品や配線層などと電気的に接続されている。
【００２３】
このような構成の半導体装置１では、例えば、ＭＯＳトランジスタなどの回路部品に抵抗体１３などを介して所定の電圧を印加し回路部品を動作可能にしたのち半導体装置１の入力端子（図示せず）に高周波信号を印加すると、入力した高周波信号に応じた信号が抵抗体１３内を伝播する。このとき、抵抗体１３、絶縁膜１２およびｎ型半導体層１１により形成されるＭＯＳ構造に起因して寄生容量Ｃ１（図１（Ｂ）参照）が発生する。しかし、本実施の形態では、ｎ型半導体層１１およびｐ型半導体基板１０との界面に形成されるｐｎ接合に起因して寄生容量Ｃ２（図１（Ｂ）参照）が発生し、この寄生容量Ｃ２が上記寄生容量Ｃ１に直列に接続されるので、抵抗体１３の寄生容量を低減することができる。これにより、高周波特性の劣化を低減することができる。
【００２４】
また、本実施の形態では、ｎ型半導体層１１はｎ型ＭＯＳトランジスタのソース層やドレイン層と同時に形成することができるので、ｎ型半導体層１１を備えていない従来の半導体装置の製造工程に新たな工程を追加しないで抵抗体の寄生容量を低減することができる。
【００２５】
［第１の実施の形態の変形例］
上記実施の形態では、ｎ型半導体層１１をｎ型ＭＯＳトランジスタのソース層やドレイン層と同時に形成するケースが例示されていたが、図３（Ａ）に示したように、ｎ型半導体層１１の代わりにｎ型半導体層１１よりも深い領域にまで形成されたｎ型半導体層２１を例えばｐ型ＭＯＳトランジスタのｎウェル層（図示せず）と同時に形成するようにしてもよい。この場合でも、ｎ型半導体層２１およびｐ型半導体基板１０との界面に形成されるｐｎ接合に起因して寄生容量Ｃ３（図３（Ｂ）参照）が発生し、この寄生容量Ｃ３が上記寄生容量Ｃ１に直列に接続されるので、新たな工程を追加しないで抵抗体１３の寄生容量をより一層低減することができる。
【００２６】
また、図４（Ａ）に示したように、ｎ型半導体層２１の表層にｐ型半導体層２２を設け、ｎ型半導体層２１を例えばｐ型ＭＯＳトランジスタのｎウェル層と同時に形成し、ｐ型半導体層２２を例えばｎ型ＭＯＳトランジスタのｐウェル層（図示せず）と同時に形成するようにしてもよい。この場合には、寄生容量Ｃ１，Ｃ３の他に、ｐ型半導体層２２およびｎ型半導体層２１との界面に形成されるｐｎ接合に起因して寄生容量Ｃ４（図４（Ｂ）参照）が発生し、これら寄生容量Ｃ３，Ｃ４が上記寄生容量Ｃ１に直列に接続されるので、新たな工程を追加しないで抵抗体１３の寄生容量をより一層低減することができる。
【００２７】
また、図５（Ａ）に示したように、ｐ型半導体層２２の表層にｎ型半導体層２３を設け、ｎ型半導体層２１を例えばｐ型ＭＯＳトランジスタのｎウェル層と同時に形成し、ｐ型半導体層２２を例えばｎ型ＭＯＳトランジスタのｐウェル層と同時に形成し、さらにｎ型半導体層２３を例えばｐ型ＭＯＳトランジスタのソース層やドレイン層と同時に形成するようにしてもよい。この場合には、寄生容量Ｃ１，Ｃ３，Ｃ４の他に、ｎ型半導体層２３およびｐ型半導体層２２との界面に形成されるｐｎ接合に起因して寄生容量Ｃ５（図５（Ｂ）参照）が発生し、これら寄生容量Ｃ３，Ｃ４，Ｃ５が上記寄生容量Ｃ１に直列に接続されるので、新たな工程を追加しないで抵抗体１３の寄生容量をより一層低減することができる。
【００２８】
［第２の実施の形態］
図６（Ａ）は本発明の第２の実施の形態に係る半導体装置５の一部分の断面構成（図８のＢ−Ｂ矢視方向の断面構成）を、図６（Ｂ）は図６（Ａ）の断面構成によって生じ得る寄生容量の構成をそれぞれ表すものである。図７は図８のＣ−Ｃ矢視方向の断面構成を表すものである。図８は半導体装置５の上面構成を、絶縁膜１４，１６（後述）を省略して表すものである。
【００２９】
この半導体装置５は、上記第１の実施の形態と同様、例えば、回路部品、配線層およびビアが形成されたＩＣチップである。
【００３０】
半導体装置５は、ｐ型半導体基板１０の表面に、ｎ型半導体層１１、絶縁膜１２（第１絶縁膜）、抵抗体１３、絶縁膜１４（第２絶縁膜）、導電体１５および絶縁膜１６をｐ型半導体基板１０の側から順に備えたものであり、抵抗体１３と導電体１５とが絶縁膜１４を貫通するコンタクト部１７によって電気的に接続されている。従って、半導体装置５は、導電体１５、絶縁膜１６およびコンタクト部１７をさらに備えている点で上記実施の形態の構成と相違する。そこで、以下では、上記実施の形態と共通する構成、作用、効果についての記載を適宜省略し、上記実施の形態との相違点について主に説明する。
【００３１】
導電体１５は、配線層と同一の材料、例えばアルミニウムからなる。これにより、導電体１５は配線層と同一のプロセスにより形成することが可能である。
【００３２】
この導電体１５は抵抗体１３と対向配置されており、例えば、図８に例示したように、抵抗体１３のパターンにおおむね沿うように形成されたＬ字形状を有している。各導電体１５は、抵抗体１３、絶縁膜１４および導電体１５により形成されるＭＯＳ構造に起因して寄生容量Ｃ１０を発生させるためのものであり、各導電体１５を介してＭＯＳトランジスタなどの回路部品に電圧を供給する機能を有していない。従って、各導電体１５は、配線層と同一のプロセスにより形成することが可能であるものの、配線層とは全く別の機能を備えている。
【００３３】
なお、導電体１５の抵抗体１３との対向面の面積（以下、単に「導電体１５の面積」と称する。）は後述するように抵抗体１３とｐ型半導体基板１０との間に発生する寄生容量Ｃｘ（図９に示した半導体装置５の等価回路を参照。）の大きさを考慮して決定されるものであり、例えば、寄生容量Ｃ１０が寄生容量Ｃｘと同程度の大きさとなるように決定される。なお、本実施の形態では、寄生容量Ｃｘは寄生容量Ｃ１に相当する。そのため、例えば、寄生容量Ｃ１が大きい場合には導電体１５の面積は大きくなり、寄生容量Ｃ１が小さい場合には導電体１５の面積は小さくなる。従って、導電体１５の面積は、抵抗体１３の導電体１５との対向面の面積（以下、単に「抵抗体１３の面積」と称する。）よりも大きい場合や、抵抗体１３の面積と等しい場合、抵抗体１３の面積よりも小さい場合がある。なお、導電体１５の面積は、幅や、延在方向の長さを変えることにより調整可能である。
【００３４】
絶縁膜１６は、絶縁膜１２，１４と同様、例えば酸化シリコンからなり、配線層間に形成される層間絶縁膜と同一のプロセスにより形成することが可能である。
【００３５】
コンタクト部１７は、抵抗体１３と各導電体１５とを電気的に接続するためのものであり、回路部品および配線層を互いに電気的に接続するためのビアと同一の材料、例えばタングステンからなる。これにより、コンタクト部１７はビアと同一のプロセスにより形成することが可能である。
【００３６】
このような構成の半導体装置５では、例えば、ＭＯＳトランジスタなどの回路部品に抵抗体１３などを介して所定の電圧を印加し回路部品を動作可能にしたのち半導体装置５の入力端子（図示せず）に高周波信号を印加すると、入力した高周波信号に応じた信号が抵抗体１３内を伝播する。このとき、抵抗体１３、絶縁膜１２およびｎ型半導体層１１により形成されるＭＯＳ構造に起因して寄生容量Ｃ１（図６（Ｂ）参照）が発生する。しかし、本実施の形態では、抵抗体１３、絶縁膜１４および導電体１５により形成されるＭＯＳ構造に起因して寄生容量Ｃ１０（図６（Ｂ）参照）が発生し、この寄生容量Ｃ１０が上記寄生容量Ｃ１に接続されると共に抵抗体１３の抵抗Ｒと並列に接続されるので、寄生容量Ｃ１と、抵抗体１３の抵抗Ｒと、寄生容量Ｃ１０とにより図９に示したＲＣ等価回路が構成される。ここで、本実施の形態では、図９において、ＣｘがＣ１に相当し、ＣｙがＣ１０に相当する。
【００３７】
ここで、導電体１５のサイズ（面積）を変えることにより寄生容量Ｃ１０の値を変えることができるので、抵抗体１３の抵抗Ｒの大きさや寄生容量Ｃ１０の大きさを考慮して導電体１５のサイズ（面積）を適切に設定することにより、抵抗体１３の寄生容量を低減することができる。これにより、高周波特性の劣化を低減することができる。
【００３８】
また、本実施の形態では、導電体１５は例えば配線層を形成する際に同時に形成することができる。絶縁膜１６は例えば配線層間に形成される層間絶縁膜を形成する際に同時に形成することができる。また、コンタクト部１７は例えば抵抗体１３と配線層とを電気的に接続するためのビアを形成する際に同時に形成することができる。これにより、導電体１５、絶縁膜１６およびコンタクト部１７を備えていない従来の半導体装置の製造工程に新たな工程を追加しないで抵抗体１３の寄生容量を低減することができる。
【００３９】
［第２の実施の形態の変形例］
上記実施の形態では、抵抗体１３、絶縁膜１４および導電体１５を設け、これらにより形成されるＭＯＳ構造に起因して発生する寄生容量Ｃ１０を利用して抵抗体１３の寄生容量を低減するようにしていたが、図１０（Ａ）に示したように、さらに、ｐ型半導体基板１０の表面のうち抵抗体１３と対向する領域にｎ型半導体層１１を例えばｎ型ＭＯＳトランジスタのソース層やドレイン層と同時に形成し、ｎ型半導体層１１およびｐ型半導体基板１０との界面に形成されるｐｎ接合に起因して発生する寄生容量Ｃ２（図１０（Ｂ）参照）も利用して、新たな工程を追加しないで抵抗体１３の寄生容量を低減するようにしてもよい。なお、この場合には、寄生容量Ｃ２が寄生容量Ｃ１と直列に接続され、寄生容量Ｃｘ（１／Ｃｘ＝１／Ｃ１＋１／Ｃ２）が小さくなるので、寄生容量Ｃ１が大きい場合であっても、導電体１５のサイズ（面積）の調整により抵抗体１３の寄生容量を低減することができる。
【００４０】
また、図１１（Ａ）に示したように、ｎ型半導体層１１の代わりにｎ型半導体層１１よりも深い領域にまで形成されたｎ型半導体層２１を設け、このｎ型半導体層２１を例えばｐ型ＭＯＳトランジスタのｎウェル層と同時に形成するようにしてもよい。これにより、新たな工程を追加しないで抵抗体１３の寄生容量を低減することができる。なお、この場合でも、ｎ型半導体層２１およびｐ型半導体基板１０との界面に形成されるｐｎ接合に起因して寄生容量Ｃ３（図１１（Ｂ）参照）が発生し、この寄生容量Ｃ３が上記寄生容量Ｃ１に直列に接続され、寄生容量Ｃｘ（１／Ｃｘ＝１／Ｃ１＋１／Ｃ３）が小さくなるので、寄生容量Ｃ１が大きい場合であっても、導電体１５のサイズ（面積）の調整により抵抗体１３の寄生容量を低減することができる。
【００４１】
また、図１２（Ａ）に示したように、ｎ型半導体層２１の表層にｐ型半導体層２２を設け、ｎ型半導体層２１を例えばｐ型ＭＯＳトランジスタのｎウェル層と同時に形成し、ｐ型半導体層２２を例えばｎ型ＭＯＳトランジスタのｐウェル層（図示せず）と同時に形成するようにしてもよい。これにより、新たな工程を追加しないで抵抗体１３の寄生容量を低減することができる。なお、この場合でも、抵抗体１３とｐ型半導体基板１０との間に、寄生容量Ｃ１，Ｃ３の他に、ｐ型半導体層２２およびｎ型半導体層２１との界面に形成されるｐｎ接合に起因して寄生容量Ｃ４（図１２（Ｂ）参照）が発生し、これら寄生容量Ｃ３，Ｃ４が上記寄生容量Ｃ１に直列に接続され、寄生容量Ｃｘ（１／Ｃｘ＝１／Ｃ１＋１／Ｃ３＋１／Ｃ４）が小さくなるので、寄生容量Ｃ１が大きい場合であっても、導電体１５のサイズ（面積）の調整により抵抗体１３の寄生容量を低減することができる。
【００４２】
また、図１３（Ａ）に示したように、ｐ型半導体層２２の表層にｎ型半導体層２３を設け、ｎ型半導体層２１を例えばｐ型ＭＯＳトランジスタのｎウェル層と同時に形成し、ｐ型半導体層２２を例えばｎ型ＭＯＳトランジスタのｐウェル層と同時に形成し、さらにｎ型半導体層２３を例えばｐ型ＭＯＳトランジスタのソース層やドレイン層と同時に形成するようにしてもよい。これにより、新たな工程を追加しないで抵抗体１３の寄生容量を低減することができる。なお、この場合でも、寄生容量Ｃ１，Ｃ３，Ｃ４の他に、ｎ型半導体層２３およびｐ型半導体層２２との界面に形成されるｐｎ接合に起因して寄生容量Ｃ５（図１３（Ｂ）参照）が発生し、これら寄生容量Ｃ３，Ｃ４，Ｃ５が上記寄生容量Ｃ１に直列に接続され、寄生容量Ｃｘ（１／Ｃｘ＝１／Ｃ１＋１／Ｃ３＋１／Ｃ４＋１／Ｃ５）が小さくなるので、寄生容量Ｃ１が大きい場合であっても、導電体１５のサイズ（面積）の調整により抵抗体１３の寄生容量を低減することができる。
【００４３】
以上、実施の形態および変形例を挙げて本発明を説明したが、本発明は上記の実施の形態等に限定されるものではなく、種々変形可能である。
【００４４】
例えば、上記実施の形態等では、共通基板としてｐ型半導体基板１０を用いた場合について説明したが、本発明は、共通基板としてｎ型半導体基板を用いた場合にも適用可能である。ただし、その場合には、上記実施の形態等で説明した導電型をｐ型からｎ型に、ｎ型からｐ型にそれぞれ置き換えればよい。
【図面の簡単な説明】
【００４５】
【図１】本発明の第１の実施の形態に係る半導体装置の断面構成図である。
【図２】図１の半導体装置の上面構成図（絶縁膜１４を省略）である。
【図３】一変形例に係る半導体装置の断面構成図である。
【図４】他の変形例に係る半導体装置の断面構成図である。
【図５】その他の変形例に係る半導体装置の断面構成図である。
【図６】本発明の第２の実施の形態に係る半導体装置の一の部分の断面構成図である。
【図７】本発明の第２の実施の形態に係る半導体装置の他の部分の断面構成図である。
【図８】図６の半導体装置の上面構成図（絶縁膜１４，１６を省略）である。
【図９】図６の半導体装置の等価回路図である。
【図１０】一変形例に係る半導体装置の断面構成図である。
【図１１】他の変形例に係る半導体装置の断面構成図である。
【図１２】その他の変形例に係る半導体装置の断面構成図である。
【図１３】その他の変形例に係る半導体装置の断面構成図である。
【符号の説明】
【００４６】
１〜９…半導体装置、１０…ｐ型半導体基板、１１，２１，２３…ｎ型半導体層、１２，１４，１６…絶縁膜、１３…抵抗体、１５…導電体、１７…コンタクト部、２２…ｐ型半導体層。
【図１】
2008108799.tif 000003
【図２】
2008108799.tif 000004
【図３】
2008108799.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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