(57)【要約】【課題】  ドレイン端子がソース端子に対し、正方向にも負方向にも共に高い耐圧を有し、従来のパワーＭＯＳＦＥＴと同様のプロセスを用いてワンチップで実現可能な複合型ＭＯＳＦＥＴを提供する。【解決手段】ドレイン端子がソース端子に対し、正方向にも負方向にも共に高い耐圧を有し、従来のパワーMOSFETと同様のプロセスを用いてワンチップで実現可能で、信頼性の高い複合型MOSFETを提供する。MOSFET10,11のドレイン同士を接続し、MOSFET10のソース及びゲートを夫々複合型MOSFETのソース端子０、及びゲート端子１とし、MOSFET11のソースをドレイン端子２とし、端子２の電圧が負の場合にMOSFET11をオフ駆動する電圧比較回路50を設け、更に過熱保護回路、過電流保後回路、過電圧保護回路を内蔵した複合型ＭＯＳＦＥＴを形成したチップをソース端子用リード線１００１、ドレイン端子用リード線１００２、ゲート端子用リード線１００３とは分離された導電性の金属層１０１４上に載置する。【選択図】図１４
2008244487.tif 000002
【特許請求の範囲】
【請求項１】
第１外部リードと、
第２外部リードと、
第３外部リードと、
放熱フィンとを有するパッケージに実装される半導体装置であって、
それぞれソース端子、ドレイン端子及びゲート端子を有し、前記ソース端子はそのボディに接続され、同じ導電型であり同一半導体基板上に形成された第１、第２、第３及び第４のＭＯＳＦＥＴとを有し、
前記第１のＭＯＳＦＥＴは、そのソース端子を前記第１外部リードに接続し、そのゲート端子を前記第３外部リードに接続し、
前記第２のＭＯＳＦＥＴは、そのソース端子を前記第２外部リードに接続し、そのドレイン端子を前記第１のＭＯＳＦＥＴのドレイン端子に接続し、
前記第３のＭＯＳＦＥＴは、そのソース端子を前記第２外部リードに接続し、そのドレイン端子を前記第２のＭＯＳＦＥＴのゲート端子に接続し、そのゲート端子を第１の抵抗手段を介して前記第１のＭＯＳＦＥＴのドレイン端子に接続し、
前記第４のＭＯＳＦＥＴは、そのドレインを前記第１のＭＯＳＦＥＴのドレイン端子に接続し、そのゲートを前記第１のＭＯＳＦＥＴのゲート端子に接続し、
前記第４のＭＯＳＦＥＴのソース端子と前記第１外部リードとの間に電流検出手段が接続され、前記電流検出手段の出力は、前記前記第１のＭＯＳＦＥＴのゲート端子に接続され、
前記第３外部リードと前記第１外部リードとの間に温度検出手段が接続され、前記温度検出手段の出力は、前記第１のＭＯＳＦＥＴのゲート端子に接続され、
前記温度検出手段は温度検出ダイオードを備え、
前記温度検出ダイオードは前記第１のＭＯＳＦＥＴのソース端子のボンディングパッドに隣接する場所に形成される半導体装置。
【請求項２】
請求項１において、
前記第１のＭＯＳＦＥＴと前記第２のＭＯＳＦＥＴとは縦型構造であり、前記第１のＭＯＳＦＥＴの第２端子と前記第２のＭＯＳＦＥＴの第２端子とは、前記半導体基板を通じて電極層を共有し、
前記電極層は、前記第１のＭＯＳＦＥＴ及び前記第２のＭＯＳＦＥＴが形成される半導体基板の裏面に形成される半導体装置。
【請求項３】
請求項１または２において、
前記第１のＭＯＳＦＥＴの第２端子と前記第２のＭＯＳＦＥＴの第２端子とは、金属層で短絡されている半導体装置。
【請求項４】
請求項３において、
前記金属層は前記放熱フィンに接続されている半導体装置。
【請求項５】
請求項１において、
前記第２のＭＯＳＦＥＴは、前記第２外部端子の電圧が前記第１外部端子の電圧よりも負の場合にオフ駆動される半導体装置。
【請求項６】
請求項１乃至５のいずれかにおいて、
さらに、それぞれ第１端子、第２端子及び制御端子を有し、前記第１端子はそのボディに接続され、前記第１乃至第３のＭＯＳＦＥＴと同じ導電型である第４及び第５のＭＯＳＦＥＴを有し、
前記第４のＭＯＳＦＥＴは、その第１端子を第２の抵抗手段を介して前記第１外部端子に接続し、その第２端子を前記第２のＭＯＳＦＥＴの第２端子に接続し、
前記第５のＭＯＳＦＥＴは、その第１端子を前記第１外部端子に接続し、その第２端子を前記第１及び第４のＭＯＳＦＥＴの制御端子に接続し、
前記第４のＭＯＳＦＥＴの第２端子は、第３の抵抗手段を介して前記第３外部端子に接続された半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は複合型ＭＯＳＦＥＴに係り、特に負のドレイン耐圧をもたせるための負電圧保護回路を有する複合型ＭＯＳＦＥＴに関する。
【背景技術】
【０００２】
パワーＭＯＳＦＥＴは低損失かつ高耐圧で、二次降伏による破壊がないという特徴を持つことから、電力用スイッチ素子として広く使用されているが、パワーＭＯＳＦＥＴには、構造上ドレインとソースとの間に寄生ダイオードが存在するために負のドレイン耐圧が得られないという難点がある。この対策として、ソースと、チャネル形成用の基板領域（以下、ボディと称する。）とを分離し、ドレインとソースとの電位関係によりボディ電位をソースまたはドレインと同電位になるように外部から制御することが特開昭５５−９４４４号公報に開示されている。
【０００３】
【特許文献１】特開昭５５−９４４４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、前述した従来技術は、ソースとボディを分離する構造とするために、素子の微細化が妨げられる結果、パワーＭＯＳＦＥＴのオン抵抗の低減を十分に行なえないという問題点が有った。また、ソースとドレインの電位によってボディ電位を外部から制御する必要が有るという煩わしさも有った。
【０００５】
そこで、本発明の目的は、オン抵抗を低減するための素子の微細化を妨げることなく、しかもソースとドレインの電位によってボディ電位を外部から制御する必要なく負のドレイン耐圧を持たせることができる負電圧保護回路を有した複合型ＭＯＳＦＥＴを提供することにある。また、このような負電圧保護回路を有した複合型ＭＯＳＦＥＴをワンチップで実現した半導体装置やこの複合型ＭＯＳＦＥＴを用いた逆接続保護機能を有する電池駆動システムを提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記目的を達成するために、本発明に係る複合型ＭＯＳＦＥＴは、第１のＭＯＳＦＥＴと第２のＭＯＳＦＥＴのドレイン同士、すなわち図１で言えば、パワーＭＯＳＦＥＴ１０とパワーＭＯＳＦＥＴ１１のドレイン同士を接続して、第１のＭＯＳＦＥＴのソースをソース端子０とし、第２のＭＯＳＦＥＴのソースをドレイン端子２とし、第１のＭＯＳＦＥＴのゲートをゲート端子１とした複合型ＭＯＳＦＥＴであって、前記ドレイン端子の電圧が前記ソース端子の電圧に対して負である間は第２のＭＯＳＦＥＴをオフにする負電圧検出駆動手段すなわち電圧比較回路５０と、ドレイン端子から負電圧検出駆動手段を介してゲート端子へ流れる電流を阻止すると共に前記ゲート端子に入力された入力電圧信号に応じて第２のＭＯＳＦＥＴをオンする入力伝達手段すなわち電圧伝達回路５１とを有することを特徴とする。
【０００７】
上記複合型ＭＯＳＦＥＴにおいて、前記負電圧検出駆動手段は、ドレイン端子の電圧がソース端子の電圧に対して負であることを検出する検出手段と、該検出手段の出力に応じて前記第２のＭＯＳＦＥＴをオフするように駆動する第３のＭＯＳＦＥＴすなわちＭＯＳＦＥＴ１２とから構成すれば好適である。
【０００８】
また、前記検出手段は、図２に示したように、前記ドレイン端子２と前記第２のＭＯＳＦＥＴのドレインとの間に接続された第１及び第２の抵抗すなわち抵抗１５と抵抗１６の直列回路から構成して、第１及び第２の抵抗の接続点を第３のＭＯＳＦＥＴのゲートに接続すればよい。
【０００９】
或いは、前記検出手段は、図３に示すように図２の抵抗１５を除去し、前記第３のＭＯＳＦＥＴのゲートを前記第２のＭＯＳＦＥＴのドレインに抵抗１６を介して接続する構成、または抵抗１６の抵抗値を０すなわち直接接続する構成であってもよい。
【００１０】
更に、前記検出手段は、図５に示すように、それぞれ抵抗と少なくとも１つのダイオードを直列接続した第１及び第２の直列回路、すなわち抵抗２２とダイオード列２０を直列接続した第１の直列回路と、抵抗２３とダイオード列２１を直列接続した第２の直列回路とから構成して、第１の直列回路と第２の直列回路を直列接続して前記ドレイン端子２と前記ソース端子０との間に接続すると共に、第１の直列回路と第２の直列回路の接続点を第３のＭＯＳＦＥＴのゲートに接続する構成とすることができる。更にこの場合、第１及び第２の直列回路を構成する各抵抗の抵抗値を０に設定、すなわち短絡しても良い。
【００１１】
また、前記入力伝達手段は、抵抗すなわち、図２に示すように、抵抗１３と、前記ドレイン端子から前記負電圧検出駆動手段を介してすなわちＭＯＳＦＥＴ１２の寄生ダイオードを介してゲート端子１へ流れる電流を阻止する少なくとも１つのダイオード、図２の場合４個のダイオード列１３とからなる直列回路を、ゲート端子１と第２のＭＯＳＦＥＴのゲートとの間に接続すれば好適である。
【００１２】
或いは、前記入力伝達手段は、図４に示すように、ゲート端子１と第２のＭＯＳＦＥＴのゲートとの間に接続した抵抗すなわち抵抗１４と、該抵抗と前記第３のＭＯＳＦＥＴのドレインとの間に接続して前記ドレイン端子２から前記負電圧検出駆動手段を介してゲート端子１へ流れる電流を阻止する少なくとも１つのダイオードすなわちダイオード１３とから構成してもよい。
【００１３】
更に、負電圧検出駆動手段は、ドレイン端子２の電圧がソース端子０の電圧に対して負であることを検出する検出手段と、該検出手段の出力に応じて前記第２のＭＯＳＦＥＴをオフするように駆動する第１のスイッチ手段とから構成することができる。この場合、図６に示すように、前記検出手段は、それぞれ抵抗と少なくとも１つのダイオードを直列接続した第１及び第２の直列回路、すなわち抵抗２２とダイオード列２０を直列接続した第１の直列回路と、抵抗２３とダイオード列２１を直列接続した第２の直列回路とから構成して、第１の直列回路と第２の直列回路を直列接続して前記ドレイン端子２と前記ソース端子０との間に接続すると共に、第１の直列回路と第２の直列回路の接続点を前記第１のスイッチ手段のゲートに接続すれば好適である。更にこの場合、第１及び第２の直列回路を構成する各抵抗の抵抗値を０に設定、すなわち短絡することもできる。
【００１４】
前記第１のスイッチ手段は、図６に示すように、ソース同士が接続された第４のＭＯＳＦＥＴ及び第５のＭＯＳＦＥＴすなわちＭＯＳＦＥＴ１２ａ及びＭＯＳＦＥＴ１２ｂから構成され、第４のＭＯＳＦＥＴのドレインが前記第２のＭＯＳＦＥＴのゲートに接続され、第５のＭＯＳＦＥＴのドレインが前記ドレイン端子２に接続され、第４及び第５のＭＯＳＦＥＴのゲートは前記検出手段に接続、すなわち抵抗２２及びダイオード列２０の直列回路と抵抗２３及びダイオード列２１の直列回路の接続点に接続すればよい。
【００１５】
また、図６に示すように、前記ドレイン端子２に正の電圧が印加された場合にオンして前記第１のスイッチ手段すなわちスイッチ回路ＳＷ１をオフするように動作する第２のスイッチ手段すなわちスイッチ回路ＳＷ２を更に設ければ好適である。この場合、前記第２のスイッチ手段は、前記第４のＭＯＳＦＥＴのドレインとゲート間に接続されると共にソース同士とゲート同士が接続された第６及び第７のＭＯＳＦＥＴすなわちＭＯＳＦＥＴ２３ａ及びＭＯＳＦＥＴ２３ｂから構成して、第６及び第７のＭＯＳＦＥＴのゲートが前記ドレイン端子２に接続すればよい。
【００１６】
更に、前記第２のＭＯＳＦＥＴのしきい値を、前記第１のＭＯＳＦＥＴのしきい値よりも低く設定して複合型ＭＯＳＦＥＴを構成すれば好適である。
また更に、前記第２のＭＯＳＦＥＴの単位面積当たりのオン抵抗を前記第１のＭＯＳＦＥＴの単位面積当たりのオン抵抗より低くするために、前記第２のＭＯＳＦＥＴのドレイン・ソース間耐圧を、前記第１のＭＯＳＦＥＴのドレイン・ソース間耐圧よりも低く設定して複合型ＭＯＳＦＥＴを構成してもよい。
【００１７】
また、前記第１〜第３のＭＯＳＦＥＴの各ゲート・ソース間にゲート破壊を保護するためのゲート保護ダイオード、すなわち保護ダイオード１７，１８，１９を設けることができる。
また更に、図７に示すように、前記ドレイン端子２に負の電圧を印加した場合に前記ゲート端子１の電圧低下をクランプする少なくとも１つのダイオード、すなわちダイオード列１７１を前記ゲート端子１と前記ソース端子０との間に設けてもよい。
【００１８】
前記いずれか１つの複合型ＭＯＳＦＥＴにおいて、図９に示すように、前記第１のＭＯＳＦＥＴの温度を検出する温度検出素子と、この検出温度が所定の温度に達したことを検出する回路すなわち温度検出に使用するダイオード列３０を備えた温度比較回路５５と、所定の温度に達したことを検出した場合に前記第１のＭＯＳＦＥＴのドレイン電流を制限する回路すなわちパワーＭＯＳＦＥＴ１０のゲート電圧を制限する電圧伝達回路５４とから構成される過熱保護回路を更に設けることができる。また、前記第１のＭＯＳＦＥＴのドレイン電流を検出する電流検出回路すなわち電流比較回路５６と、このドレイン電流が所定の電流値を越えないように前記第１のＭＯＳＦＥＴのゲート電圧を制限する回路すなわち電圧伝達回路５４とから構成される過電流保護回路を設けることもできる。更に、前記ドレイン端子２の電圧が所定の電圧に達した場合に前記第１のＭＯＳＦＥＴをオンさせて前記ドレイン端子２の電圧が所定の電圧を越えないように制限する過電圧保護回路すなわち電圧比較回路５３を設けてもよい。
【００１９】
前記第１のＭＯＳＦＥＴと前記第２のＭＯＳＦＥＴを、図１０に示すように、ドレイン基板すなわち低抵抗ｎ形シリコン半導体基板１００を共有する縦型ＭＯＳＦＥＴで構成すれば好適である。
【００２０】
また、前記各ダイオード及び各抵抗を多結晶シリコン層で形成すると共に各ＭＯＳＦＥＴと同一半導体チップ上に形成することができる。更に、前記第１のＭＯＳＦＥＴと第２のＭＯＳＦＥＴとの間に、前記第１のＭＯＳＦＥＴのボディ用ｐ形拡散層１０８よりも深いｎ形拡散層１０３を形成してもよい。或いは、図１３に示すように前記第１のＭＯＳＦＥＴと第２のＭＯＳＦＥＴとの間に、前記第１のＭＯＳＦＥＴのボディ用ｐ形拡散層１０８よりも浅いｎ形拡散層１１１と、この浅いｎ形拡散層１１１と電位を等しくした高耐圧化のためのフィールドプレートとを形成してもよい。更にまた、前記第２のＭＯＳＦＥＴを形成する直下のドレイン領域の不純物濃度を、図１１に示すように、前記第１のＭＯＳＦＥＴを形成するドレイン領域の不純物濃度よりも高く、すなわちｎ形エピタキシャル層１０１よりも濃度の高い高濃度ｎ形埋込み層１０２またはｎ形ウエル拡散層を設けることができる。
【００２１】
前記温度検出素子を、図１４に示すように、前記第１のＭＯＳＦＥＴのソース端子用パッド１００７に隣接するアクティブ領域上に形成すれば好適である。
また、前記電流検出回路を同一半導体チップ上に形成してもよい。
【００２２】
更に、図１４に示すように、前記第１のＭＯＳＦＥＴのアクティブ領域１００４上にソース端子用パッド１００７を設け、前記第２のＭＯＳＦＥＴのアクティブ領域１００５上にドレイン端子用パッド１００８を設けることができる。
【００２３】
前記いずれかの複合型ＭＯＳＦＥＴを形成した半導体チップ１０００を、図１４に示すように、ソース端子用リード線１００１及びドレイン端子用リード線１００２が隣接する半導体チップの辺とは異なる辺にゲート端子のリード線が隣接するようにゲート端子用リード線１００３を設けたパッケージに実装すれば好適である。この場合、パッケージは前記第１のＭＯＳＥＦＥＴのドレインと前記第２のＭＯＳＦＥＴのドレインを短絡させる金属層１０１４を有すれば更に好適である。また、この金属層１０１４を放熱フィン１０１５に接続したパッケージを用いてもよい。
【００２４】
前記いずれかの複合型ＭＯＳＦＥＴを用いて、図１５及び図１６に示すように、複合型ＭＯＳＦＥＴのゲート端子１にゲート駆動回路８１を接続し、ドレイン端子２とソース端子０との間に電池８２と負荷８４を接続することにより、逆接続保護機能付き電池駆動システムを構築することができる。
【発明の効果】
【００２５】
前述した説明から明らかなように、本発明によれば、ソースとボディとを接続した通常のＭＯＳＦＥＴ構造を用いて負電圧保護回路を内蔵する複合型ＭＯＳＦＥＴを構成したことにより、従来のようにボディ電位をソース・ドレイン電圧の関係により外部から切り換え制御する必要を無くして、負のドレイン耐圧を持たせることができ、しかもオン抵抗を低減するための素子の微細化も行うことができる。
【００２６】
また、本発明に係る複合型ＭＯＳＦＥＴは３端子構成とすることができるため、従来の単体パワーＭＯＳＦＥＴと同様に使用することができる。
更に、この複合型ＭＯＳＦＥＴを使用して電池駆動システムを構築した場合、複合型ＭＯＳＦＥＴ自体が負方向の耐圧も有するため、外付けに耐圧確保の為のダイオードなどの保護回路を設けることなく、ドレイン・ソース間に配置する電池を誤って逆に接続した場合でも破壊を阻止する逆接続保護機能付き電池駆動システムを容易に実現することができる。従って、耐圧確保の為のダイオードを付加した場合のような順方向電圧降下分の損失のない、非常に低抵抗な電子スイッチを構成することができるという効果を奏する。
【発明を実施するための最良の形態】
【００２７】
本発明に係る複合型ＭＯＳＦＥＴによれば、第１及び第２のＭＯＳＦＥＴのドレイン同士を接続し、第１のＭＯＳＦＥＴのソースを複合型ＭＯＳＦＥＴのソース端子とし、第２のＭＯＳＦＥＴのソースを複合型ＭＯＳＦＥＴのドレイン端子とすることにより、上記二つのＭＯＳＦＥＴにそれぞれ内蔵されるドレイン・ソース間のダイオードは互いに逆方向に接続されることになる。このため、下記のように構成し、適切に制御することにより、本発明に係る複合型ＭＯＳＦＥＴのドレイン端子・ソース端子間は正負共に耐圧を持たせることができる。すなわち、第１のＭＯＳＦＥＴのゲートを新たに複合型ＭＯＳＦＥＴのゲート端子とすると共に、このゲート端子と第２のＭＯＳＦＥＴのゲートとの間に入力伝達手段を設け、更にドレイン端子とソース端子間の電圧或いはドレイン端子と第１のＭＯＳＦＥＴのドレイン間の電圧を入力とし出力を第２のＭＯＳＦＥＴのゲートに接続した負電圧検出駆動手段を設ける。
【００２８】
この複合型ＭＯＳＦＥＴのドレイン端子に正の電圧を印加し、ゲート端子にしきい値以上の電圧を印加すれば、第１のＭＯＳＦＥＴがオンすると共に、入力伝達手段を介して第２のＭＯＳＦＥＴも十分オンし、複合型ＭＯＳＦＥＴとしても正常にオン動作する。ゲート端子の電位をゼロボルトにすると、ドレイン端子に正の電圧を印加してもソース端子側に接続配置した第１のＭＯＳＦＥＴが遮断状態になるため、複合型ＭＯＳＦＥＴとしても遮断状態となる。このとき入力伝達手段は、ドレイン端子から負電圧検出駆動手段を介してゲート端子へ流れる電流を阻止するように動作する。
【００２９】
一方、複合型ＭＯＳＦＥＴのドレイン端子に負の電圧が印加されると、第１のＭＯＳＦＥＴのドレイン・ボディ間の寄生ダイオードに電流が流れるが、負電圧検出駆動手段は、この電流が流れることにより生じる負電位を検出し、複合型ＭＯＳＦＥＴのドレイン端子側に接続配置した第２のＭＯＳＦＥＴのゲートを遮断するように駆動する。従って、ドレイン端子に負電圧が印加された場合には、第２のＭＯＳＦＥＴがドレイン端子とソース端子間の電流を遮断し、複合型ＭＯＳＦＥＴとしても遮断状態となり、負の耐圧を有することになる。
【００３０】
負電圧検出駆動手段は、第１及び第２の抵抗の直列回路等からなる検出手段と、検出手段の出力に応じて第２のＭＯＳＦＥＴをオフするように駆動する第３のＭＯＳＦＥＴとから構成され、検出手段はドレイン端子がソース端子に対して負の電位となった場合に第１のＭＯＳＦＥＴの寄生ダイオードを介してソース端子の電圧、或いは第１のＭＯＳＦＥＴの寄生ダイオードを介して流れる電流により生じる電圧を、第３のＭＯＳＦＥＴのゲートに印加して第３のＭＯＳＦＥＴをオンするように動作する。第３のＭＯＳＦＥＴは、前記検出手段の印加電圧によってオンすることにより、第２のＭＯＳＦＥＴのゲート・ソース間の電位をしきい値以下にして第２のＭＯＳＦＥＴをオフするように動作する。
【００３１】
また、第４及び第５のＭＯＳＦＥＴからなる第１のスイッチ手段は、ドレイン端子の電位がソース端子に対して正の電圧が印加されている場合に、第５のＭＯＳＦＥＴがオフするように電圧が第１の直列回路と第２の直列回路により設定する。第１のスイッチ手段の第５のＭＯＳＦＥＴがオフすることにより、複合型ＭＯＳＦＥＴのドレイン端子とゲート端子間の耐圧の向上とリーク電流の低減を図ることができる。
【００３２】
更に、ドレイン端子に正の電圧が印加されている場合にオンして第１のスイッチ手段をオフするように設けた第２のスイッチ手段は、ドレイン端子とソース端子間電位が不安定でも確実に第１のスイッチ手段をオフすることができるので、第１のスイッチ手段の誤動作を防止する。
【００３３】
第２のＭＯＳＦＥＴのしきい値を、第１のＭＯＳＦＥＴのしきい値よりも低く設定することにより、ゲート端子から入力伝達回路を介して駆動される第２のＭＯＳＦＥＴのゲート電圧が実効的に低下しても、第２のＭＯＳＦＥＴを十分駆動できるので複合型ＭＯＳＦＥＴのオン抵抗を低減することができる。
【００３４】
また、第１〜第３のＭＯＳＦＥＴのゲート・ソース間に設けたゲート保護ダイオードは、ゲート酸化膜の損傷を抑え信頼性を向上する。
また更に、ゲート端子の電圧低下をクランプするダイオードは、ドレイン端子に負の電圧が印加された場合にゲート端子の電圧低下を所定値で抑えるため、ゲート端子に接続されるゲート駆動回路の破壊を防止できる。
【００３５】
過熱保護回路及び過電流保護回路は、それぞれ第１のＭＯＳＦＥＴの温度及び電流を検出し、所定の温度或いは所定の電流を越えないように第１のＭＯＳＦＥＴのゲート電圧を制限する動作をし、過電圧保護回路は複合型ＭＯＳＦＥＴがオフしている場合にドレイン端子電圧をモニタし、ドレインに印加される電圧が所定の電圧を越える場合に複合型ＭＯＳＦＥＴをオンしてドレイン端子電圧を下げるように動作する。
【００３６】
第１のＭＯＳＦＥＴと第２のＭＯＳＦＥＴに二重拡散型の縦型パワーＭＯＳＦＥＴを用い、低抵抗のシリコン半導体基板を共通のドレイン基板とすることにより、第１及び第２のＭＯＳＦＥＴのドレインを配線により接続することが不要となる。
【００３７】
また、第１及び第２のＭＯＳＦＥＴは二重拡散型の縦型パワーＭＯＳＦＥＴを用い、第３のＭＯＳＦＥＴ等その他の制御用ＭＯＳＦＥＴは横型ＭＯＳＦＥＴを用い、ダイオードと抵抗は多結晶シリコン素子を用いることにより、従来のパワーＭＯＳＦＥＴプロセスでワンチップに複合型ＭＯＳＦＥＴを実現することができる。更に、第１のＭＯＳＦＥＴと第２のＭＯＳＦＥＴの間に設けた深いｎ形拡散層は、第１のＭＯＳＦＥＴのｐ形ボディ領域と第２のＭＯＳＦＥＴのｐ形ボデイ領域との間に存在する寄生ｐｎｐトランジスタ動作や寄生サイリスタ動作を阻止する。この結果、複合型ＭＯＳＦＥＴのドレイン・ソース間耐圧劣化又は少数キャリアの蓄積効果による遅延を防止できる。
【００３８】
第２のＭＯＳＦＥＴ直下の低濃度ドレイン領域を第１のＭＯＳＦＥＴ直下の低濃度ドレイン領域よりも高濃度にすることにより、複合型ＭＯＳＦＥＴの耐圧を低下させることなく、オン抵抗の低減を図ることができる。
【００３９】
前記過熱保護回路の温度検出素子を、第１のＭＯＳＦＥＴのソース端子用パッドに隣接するアクティブ領域上に形成することにより、温度検出素子は負荷短絡異常時に複合型ＭＯＳＦＥＴの最も温度が高くなる場所に近くなるので、検出感度が向上し信頼性を高くできる。
【００４０】
また、第１のＭＯＳＦＥＴのアクティブ領域上にソース端子用パッドを設け、第２のＭＯＳＦＥＴのアクティブ領域上にドレイン端子用パッド設けることにより、トランジスタ動作しない不要なパッド専用領域を設けることなくパッド下の半導体領域も有効にトランジスタ動作領域として利用でき、それだけオン抵抗またはチップ面積を低減できる。
【００４１】
パッケージのゲート端子用リード線をチップの片側の側面にまで延在させたことにより、上記複合型ＭＯＳＦＥＴの半導体チップを実装する場合に、ソース用ボンディングワイヤとドレイン用ボンディングワイヤを太く短くできる上に、マルチワイヤボンディングも容易となる。
【００４２】
また、複合型ＭＯＳＦＥＴの半導体チップをパッケージに実装する際に、導電性の金属層に載せることにより、第１のＭＯＳＦＥＴのドレインと第２のＭＯＳＦＥＴのドレインとの間の寄生抵抗が低減できると共に、ドレイン電流の分布も一様となるため個々のＭＯＳＦＥＴ部でのオン抵抗も低減できる。更に、この金属層を放熱フィンに接続させることによりパッケージの熱抵抗が低減できる。
【００４３】
上記いずれかの複合型ＭＯＳＦＥＴを用いて電池駆動システムを構築することにより、電池の逆接続時の破壊を防止するための外付け回路を特に設けなくとも、複合型ＭＯＳＦＥＴ自体が負電圧保護機能を内蔵しているため、逆接続保護機能付きの電池駆動システムを、オン抵抗を犠牲にすることなく容易に実現することができる。
【００４４】
以下、本発明に係る複合型ＭＯＳＦＥＴの好適な幾つかの実施例につき、図面を用いて詳細に説明する。
【実施例１】
【００４５】
図１は、本発明に係る複合型ＭＯＳＦＥＴの一実施例を示すブロック回路図である。図１において、参照符号６０は負電圧保護回路を有する複合型ＭＯＳＦＥＴを示し、この複合型ＭＯＳＦＥＴ６０は２つのパワーＭＯＳＦＥＴ１０，１１と、電圧比較回路５０及び電圧伝達回路５１とから構成される。パワーＭＯＳＦＥＴ１０のドレインとパワーＭＯＳＦＥＴ１１のドレインとを接続し、パワーＭＯＳＦＥＴ１０のソースを複合型ＭＯＳＦＥＴ６０のソース端子０とし、パワーＭＯＳＦＥＴ１０のゲートを複合型ＭＯＳＦＥＴ６０のゲート端子１とし、パワーＭＯＳＦＥＴ１１のソースを複合型ＭＯＳＦＥＴ６０のドレイン端子２とする。電圧比較回路５０の反転入力端子はパワーＭＯＳＦＥＴ１０，１１のドレイン接続部のａ側またはソース端子０のｂ側に接続し、非反転入力端子はドレイン端子２に接続し、出力はパワーＭＯＳＦＥＴ１１のゲートに接続する。尚、パワーＭＯＳＦＥＴ１０はオンしている場合には数十ｍΩと非常に低オン抵抗で電圧降下は少なく、オフしてドレイン・ソース間に逆方向の電圧が印加されている場合には寄生ダイオードの順方向電圧程度の電位差しかないので、反転入力端子がａ側に接続されていても実質的にソース端子０の電位を測定していることになる。電圧伝達回路５１の入力はゲート端子１に接続され、出力はパワーＭＯＳＦＥＴ１１のゲートに接続される。なお、パワーＭＯＳＦＥＴ１０，１１のソースはそれぞれのボディと接続されている。
【００４６】
このように構成される複合型ＭＯＳＦＥＴ６０は、次のように動作する。複合型ＭＯＳＦＥＴ６０のゲート端子１がゼロボルトでは、パワーＭＯＳＦＥＴ１０がオフ状態となるため、ドレイン端子２とソース端子０とは遮断される。このとき、電圧伝達回路５１はドレイン端子２からゲート端子１へ電圧比較回路５０を介して流れるリーク電流を遮断または制限するように働く。ゲート端子１が高電位になると、パワーＭＯＳＦＥＴ１０がオンする。このとき、電圧伝達回路５１を介してパワーＭＯＳＦＥＴ１１のゲート電圧も高電圧になりオンする結果、複合型ＭＯＳＦＥＴ６０として見てもオンした状態になる。ドレイン端子２が負電位となった場合、すなわちソース端子０の電圧よりドレイン端子２の電圧が下がると、電圧比較回路５０はパワーＭＯＳＦＥＴ１１をオフするように駆動する。このため、ドレイン端子２が負になった場合にもソース端子０からドレイン端子２への電流はパワーＭＯＳＦＥＴ１１により遮断され、複合型ＭＯＳＦＥＴ６０のドレイン耐圧が確保される。なお、ドレイン端子２とソース端子０間の電圧を正方向に増加する場合には、電圧比較回路５０の出力も常に正方向に増加する。
【００４７】
従来、パワーＭＯＳＦＥＴ１０を単独で使用した場合には、ドレイン・ボディ間に寄生ダイオードがあるためドレイン電圧をソース電圧より５Ｖ程度以上下げると過電流が流れ、熱的に破壊するという問題があったが、本実施例の複合型ＭＯＳＦＥＴによれば、負電圧に対する耐圧を確保できるため過電流が流れて破壊することを阻止することができる。本実施例の複合型ＭＯＳＦＥＴは、通常のパワーＭＯＳＦＥＴを２個使用するため、その分オン抵抗は高くなるが、上記したようにドレインに負電圧が印加されても破壊することがない負電圧保護機能付きパワーＭＯＳＦＥＴとして動作する。なお、パワーＭＯＳＦＥＴは前述した従来技術のようにソース・ボディを分離していないので微細化が可能であり、チップサイズの低減及びオン抵抗の低減は前記従来技術のソースとボディを分離する場合に比べて容易である。
【実施例２】
【００４８】
図２は、本発明に係る複合型ＭＯＳＦＥＴの別の実施例を示す回路図である。なお、図２において図１に示した実施例１と同一の構成部分については、同一の参照符号を付して説明する。
【００４９】
図２において複合型ＭＯＳＦＥＴ６１は、それぞれドレイン耐圧６０Ｖ、オン抵抗が５０ｍΩのパワーＭＯＳＦＥＴ１０，１１（パワーＭＯＳＦＥＴ１１はドレイン耐圧３０Ｖでもよい）と、ドレイン耐圧が２０ＶのＭＯＳＦＥＴ１２とから構成される。パワーＭＯＳＦＥＴ１０，１１のドレイン同士を接続し、パワーＭＯＳＦＥＴ１０のソースを複合型ＭＯＳＦＥＴ６１のソース端子０とし、パワーＭＯＳＦＥＴ１０のゲートを複合型ＭＯＳＦＥＴ６１のゲート端子１とし、パワーＭＯＳＦＥＴ１１のソースを複合型ＭＯＳＦＥＴ６１のドレイン端子２としている。なお、本実施例は、図１における電圧比較回路５０の反転入力端子が、ａ側に接続されている場合の具体的な一回路構成例である。
【００５０】
ＭＯＳＦＥＴ１２のソースはドレイン端子２に接続され、ドレインはパワーＭＯＳＦＥＴ１１のゲートに接続されると共にダイオード列１３と２ｋΩの抵抗１４の直列回路を介してゲート端子１に接続される。ＭＯＳＦＥＴ１２のゲートは、１０ｋΩの抵抗１５を介してドレイン端子２に接続されると共に５ｋΩの抵抗１６を介してパワーＭＯＳＦＥＴ１１のドレインに接続される。尚、ダイオード列１３の寄生抵抗が大きく、順方向電流特性に抵抗１４を挿入したのに匹敵する抵抗分が現れる場合には、抵抗１４を省略することも可能である。
【００５１】
更に、パワーＭＯＳＦＥＴ１０，１１及びＭＯＳＦＥＴ１２のゲート・ソース間にはそれぞれ耐圧±２０Ｖの保護ダイオード１７，１８及び１９が接続される。本実施例では、ダイオード列１３は耐圧が１０Ｖの素子を４つ直列に接続してある。勿論、耐圧が４０Ｖのダイオードであれば１つでも良い。また、各ＭＯＳＦＥＴ１０，１１，１２のソースはそれぞれのボディと接続されている。ここで、ＭＯＳＦＥＴ１２と抵抗１５，１６は電圧比較回路５０を構成し、ダイオード１３と抵抗１４は電圧伝達手段５１を構成する。このように構成される複合型ＭＯＳＦＥＴ６１の動作につき、以下説明する。
【００５２】
ゲート端子１に正の電圧（例えば１０Ｖ）が印加されるとパワーＭＯＳＦＥＴ１０とパワーＭＯＳＦＥＴ１１は共にオンするため、複合型パワーＭＯＳＦＥＴ６１のオン抵抗は１００ｍΩとなる。この時、パワーＭＯＳＦＥＴ１０のオン抵抗は５０ｍΩと低いためパワーＭＯＳＦＥＴ１０のドレイン電圧は低い。また、パワーＭＯＳＦＥＴ１１のドレイン・ソース間電圧は抵抗１５と抵抗１６により分割されてＭＯＳＦＥＴ１２のゲートに印加されるが、パワーＭＯＳＦＥＴ１１のオン抵抗も５０ｍΩと低いためＭＯＳＦＥＴ１２はオフになる。このため、ゲート端子１からドレイン端子２へのリーク電流は遮断される。このように、パワーＭＯＳＦＥＴ１０，１１がオンの場合には、外部から信号を印加することなく自動的にＭＯＳＦＥＴ１２はオフしている。
【００５３】
ゲート端子１をゼロボルトにすると、パワーＭＯＳＦＥＴ１０がオフになるため、ドレイン端子２が高電位でもドレイン端子２とソース端子０の間は遮断される。本実施例の複合型ＭＯＳＦＥＴ６１の正のドレイン耐圧は、パワーＭＯＳＦＥＴ１０のドレイン耐圧により決まり６０Ｖである。ただし、ダイオード１３はドレイン端子２の電圧ＶＤＤがダイオード１３の耐圧ＢＶ１３（＝４０Ｖ）以上になると降伏するため、ドレイン端子２からゲート端子１へは、次式で表されるリーク電流が流れる。なお、式中で抵抗１４，１５，１６の抵抗値はそれぞれＲ０，Ｒ１，Ｒ２と表す。
【００５４】
（ＶＤＤ−ＢＶ１３−Ｖｆ１２）／Ｒ０≦１０ｍＡ …(１)
ここで、Ｖｆ１２はＭＯＳＦＥＴ１２のドレイン・ボディ間のダイオードの順方向電圧降下である。式（１）から、ダイオード列１３の耐圧がパワーＭＯＳＦＥＴ１０のドレイン耐圧より低い場合に、抵抗１４の抵抗値Ｒ０を適当に選ぶことによりドレイン端子２からゲート端子１へのリーク電流を低減できることが分かる。尚、ダイオード列１３をゲート端子１とＭＯＳＦＥＴ１２のドレインとの間に挿入したことにより、複合型ＭＯＳＦＥＴ６１のドレイン端子とゲート端子間の耐圧を少なくともダイオード列１３の耐圧分は確保している。
【００５５】
ドレイン端子２の電圧ＶＤＤが負になった場合には、ソース端子０からパワーＭＯＳＦＥＴ１０のドレイン・ボディ間ダイオード（順方向電圧降下をＶｆ１０とする）、抵抗１５および抵抗１６を通りドレイン端子２に次式で表される電流が流れる。
【００５６】
（−ＶＤＤ−Ｖｆ１０）／（Ｒ１＋Ｒ２）≦２ｍＡ …(２)
この式（２）で表される電流が抵抗１５に流れることにより生じる電圧で、外部から信号を印加することなく自動的にＭＯＳＦＥＴ１２がオンし、パワーＭＯＳＦＥＴ１１をオフ状態にする。本実施例の複合型ＭＯＳＦＥＴ６１の負のドレイン耐圧は、ＭＯＳＦＥＴ１２のゲート・ソース間耐圧により決まり、上記数値例では、ＭＯＳＦＥＴ１２のゲート・ソース間の保護ダイオード１９の耐圧が−２０Ｖであるから（Ｒ１＋Ｒ２）／Ｒ１倍すなわち１．５倍されて−３０Ｖである。ゲート端子１からドレイン端子２には、抵抗１４を通り近似的に次式で表される電流が流れる。
【００５７】
（ＶＧＳ−ＶＤＤ−Ｖｆ１３）／（Ｒ０＋ＲＯＮ１２） …(３)
ここでＲＯＮ１２はＭＯＳＦＥＴ１２のオン抵抗である。式（３）よりゲート端子１からドレイン端子２に流れる電流の上限値は、ゲート端子１とソース端子０間の電圧ＶＧＳが０Ｖの時に約１５ｍＡ、ＶＧＳが２０Ｖの場合でも約２５ｍＡである。このため、ドレイン端子２に−３０Ｖまで印加されても発熱により素子が破壊することはない。すなわち、本実施例の複合型ＭＯＳＦＥＴ６１では正のドレイン耐圧が６０Ｖ、負のドレイン耐圧が−３０Ｖを達成することができる。ここでは、負のドレイン電圧を正のドレイン電圧より半分程度の低い値を仮定して計算しているが、これはバッテリが逆接続された場合にはパワーＭＯＳＦＥＴのドレインソース間には高電圧が印加されないためである。本試算により、複合型ＭＯＳＦＥＴ６１のドレイン・ソース間に配置する１２Ｖまたは２４Ｖの電池を誤って逆に接続した場合でも、破壊を防止できるという効果が有ることが確認できる。尚、式（３）から抵抗１４にはドレイン端子２の電圧が負になった場合の、ゲート端子１からドレイン端子２への電流を低減する効果も有ることが明らかである。
【００５８】
また、パワーＭＯＳＦＥＴ１１のしきい値はパワーＭＯＳＦＥＴ１０のしきい値と同じに設定しても構わないが、パワーＭＯＳＦＥＴ１１を駆動するゲート電圧はダイオード列１３により実効的に低下するので、パワーＭＯＳＦＥＴ１０のしきい値よりも低く設定する方が、パワーＭＯＳＦＥＴ１１のオン抵抗を低減する上で望ましい。なお、本実施例で用いた抵抗値、耐圧値、オン抵抗値等の数値は一例であって、これに限るものでないことは言うまでもない。
【００５９】
従来技術で説明したソースとボディとを分離し、ソースとドレインの電位関係により外部からの制御信号でボディ電位を切り換え制御して負のドレイン耐圧を持たせる場合は、ソースとボディとを接続した通常のパワーＭＯＳＦＥＴに比べて、チップサイズがかなり大きくなり微細化が困難である。これに対して本発明に係る複合型ＭＯＳＦＥＴは、外部から制御信号を印加する必要がなく、自動的に負のドレイン耐圧を持たせることができる。しかも、この複合型ＭＯＳＦＥＴはソースとボディとを接続した通常のパワーＭＯＳＦＥＴを使う構成なので、微細化が可能な構造であるから、微細プロセスを用いればチップサイズ或いはオン抵抗を更に小さくすることもできる。
【実施例３】
【００６０】
図３は、本発明に係る複合型ＭＯＳＦＥＴのまた別の実施例を示す回路図である。図３において、図２に示した実施例２と同一構成部分については、説明の便宜上、同一の参照符号を付してその詳細な説明は省略する。すなわち、本実施例の複合型ＭＯＳＦＥＴ６２は、抵抗１５を除去して簡略化している点が実施例２の複合型ＭＯＳＦＥＴ６１と相違する。なお、本実施例は、図１における電圧比較回路５０の反転入力端子が、ａ側に接続されている場合の回路構成例である。
【００６１】
本実施例の場合、抵抗１５がないため、ゲート端子２が負になった場合にＭＯＳＦＥＴ１２のゲートに実施例２の場合と比べて高い電圧が印加される。このため、パワーＭＯＳＦＥＴ１１を遮断する能力を向上できるという効果がある。ゲート端子２の低下によりダイオード１９が降伏した後には、抵抗１６にダイオード１９の下記式（４）で示されるブレークダウン電流Ｉ１９が流れる。これにより、ダイオード１９と抵抗１６からなるパスの耐圧を確保する。
【００６２】
Ｉ１９＝(−ＶＤＤ−Ｖｆ１０−ＢＶ１９）／Ｒ２ …(４)
ここで、ＢＶ１９はダイオード１９の耐圧である。Ｉ１９の最大値を実施例２の場合と同じ２ｍＡとした場合には、ダイオード１９と抵抗１６からなるパスの耐圧も実施例２の場合と同じ３０Ｖとなる。このように実施例２と同様に、外部からの信号を印加することなく、ドレイン端子が負になった場合にはＭＯＳＦＥＴ１２を自動的にオンできると共に、複合型ＭＯＳＦＥＴ６２に負の耐圧を持たせることができる。
【００６３】
尚、ドレイン端子２が負になったときに、負方向耐圧としてダイオード１９の耐圧を越える電圧値が要求されない場合には、抵抗１６を短絡してＭＯＳＦＥＴ１２のゲートとパワーＭＯＳＦＥＴ１１，１２のドレインとを直接接続しても良い。
【実施例４】
【００６４】
図４は、本発明に係る複合型ＭＯＳＦＥＴの更に別の実施例を示す回路図である。図４において、図３に示した実施例３と同一構成部分については、説明の便宜上、同一の参照符号を付してその詳細な説明は省略する。すなわち、本実施例の複合型ＭＯＳＦＥＴ６３は、パワーＭＯＳＦＥＴ１１のゲートをダイオード列１３と抵抗１４との接続点に接続配置している点が実施例３と相違する。なお、本実施例は、図１における電圧比較回路５０の反転入力端子が、ａ側に接続されている場合の回路構成例である。
【００６５】
本実施例においても、実施例２，３で説明した式（１），式（２）及び式（４）が成立する。本実施例の構成では、ダイオード列１３に用いるダイオード数を増加すると、複合型ＭＯＳＦＥＴ６３のドレイン端子２が負になった場合に、パワーＭＯＦＥＴ１１をオフしにくくなるが、ゲート端子１からパワーＭＯＳＦＥＴ１１のゲートへの電圧伝達速度が速くなり、電圧降下も減少する。このため、実施例３の場合に比べて高速・低電圧駆動に適するという利点が有る。従って、ダイオード列１３の数並びに接続場所は、上記特性を考慮して選択すればよい。尚、図４ではダイオード列１３のダイオード数が１個の場合を示した。また、ドレイン端子２が負になった場合の負方向耐圧として、ダイオード１９の耐圧を越える電圧値が要求されない場合、抵抗１６を短絡してもよいのは実施例３と同様である。
【実施例５】
【００６６】
図５は、本発明に係る複合型ＭＯＳＦＥＴのまた更に別の実施例を示す回路図である。図５において、図２に示した実施例２と同一構成部分については、説明の便宜上、同一の参照符号を付してその詳細な説明は省略する。すなわち、本実施例の複合型ＭＯＳＦＥＴ６４は、ＭＯＳＦＥＴ１２のゲートがダイオード列２０と抵抗２２の直列回路を介してドレイン端子２に接続されると共に抵抗２３とダイオード列２１の直列回路を介してソース端子０に接続されている点が、実施例２の構成と相違する。なお、本実施例は、図１における電圧比較回路５０の反転入力端子が、ｂ側に接続されている場合の回路構成例である。
【００６７】
このように構成される複合型ＭＯＳＦＥＴ６４において、ダイオード列２０，２１はドレイン端子２の正方向の耐圧を確保するために設けられ、抵抗２３はドレイン端子２の負方向の耐圧をＭＯＳＦＥＴ１２のゲート・ソース間耐圧よりも高くするために設けられている。また、抵抗２２は、ドレイン端子２が負になった場合にＭＯＳＦＥＴ１２をオンさせ、ゲート端子１からドレイン端子２へのリーク電流を低減するために設けてある。なお、本実施例の複合型ＭＯＳＦＥＴ６４においても図２の実施例と同様の効果を有することは勿論である。また、抵抗２２とダイオード２０の直列回路は、本実施例の複合型ＭＯＳＦＥＴ６４がオンしてドレイン端子２がソース端子０の電位とほぼ等しくなった時に、ゲート端子１からドレイン端子２へ流れる電流を速やかに低減するためにＭＯＳＦＥＴ１２を直ちにオフする必要がない場合には省略することができ、ダイオード列２１の耐圧が十分高い場合には抵抗２３を短絡しても良い。更に、ダイオード列２１は１個のダイオードで所要の耐圧が充分あれば、図５に示したように複数個のダイオードを用いて直列接続する必要はない。
【実施例６】
【００６８】
図６は、本発明に係る複合型ＭＯＳＦＥＴの別の実施例を示す回路図である。図６において、図５に示した実施例５と同一構成部分については、説明の便宜上、同一の参照符号を付してその詳細な説明は省略する。すなわち、本実施例の複合型ＭＯＳＦＥＴ６５は、ソース同士とゲート同士を接続したＭＯＳＦＥＴ１２ａとＭＯＳＦＥＴ１２ｂからなるスイッチ回路ＳＷ１をＭＯＳＦＥＴ１２の代わりに接続配置すると共に、ソース同士とゲート同士を接続したＭＯＳＦＥＴ２３ａとＭＯＳＦＥＴ２３ｂからなるスイッチ回路ＳＷ２をＭＯＳＦＥＴ１２ａのドレイン・ゲート間に接続し、ＭＯＳＦＥＴ２３ａ，２３ｂのゲートをドレイン端子２に接続配置している点が、実施例５と相違する。なお、本実施例は、図１における電圧比較回路５０の反転入力端子が、ｂ側に接続されている場合の回路構成例である。
【００６９】
このように構成した複合型ＭＯＳＦＥＴ６５において、スイッチ回路ＳＷ１はゲート端子１がゼロボルトでドレイン端子２の電圧が高電位のときにオフとなるように抵抗２２，２３の各抵抗値およびダイオード列２０，２１を設定しておく。また、スイッチ回路ＳＷ２は、ドレイン端子の電位が高電位の時にはオンするので、スイッチ回路ＳＷ１のＭＯＳＦＥＴ１２ｂのゲート・ソース間電位をしきい値以下にしてスイッチ回路ＳＷ１が確実にオフできるように働く。従って、ドレイン端子２とソース端子０間の電位が不安定で誤動作しやすい場合でもスイッチ回路ＳＷ１を確実にオフできる。スイッチ回路ＳＷ１がオフすることにより、ドレイン端子２とゲート端子１との耐圧を実施例５のＭＯＳＦＥＴ１２の寄生ダイオードの順方向電圧だけの場合よりも、ＭＯＳＦＥＴ１２ｂのドレイン・ソース間耐圧分の電圧だけ、この場合約２０Ｖ耐圧を高くできるので、ダイオード列１３に用いるダイオードの数を２個減らして高速・低電圧駆動させることができる。
【００７０】
勿論、ドレイン端子２に負の電圧が印加された場合には、スイッチ回路ＳＷ１がオンし、スイッチ回路ＳＷ２がオフするので、パワーＭＯＳＦＥＴ１１がオフしてドレイン端子２からソース端子０へ流れる電流を遮断するので、複合型ＭＯＳＦＥＴ６５の負のドレイン耐圧が確保される。なお、本実施例の複合型ＭＯＳＦＥＴ６５では上記２組のスイッチ回路ＳＷ１，ＳＷ２は各々２個のＭＯＳＦＥＴのソース同士を接続しているが、ドレイン同士を接続しても同様の効果を得ることができる。また、抵抗２２とダイオード２０の直列回路は、本実施例の複合型ＭＯＳＦＥＴ６５がオンしてドレイン端子２がソース端子０の電位とほぼ等しくなった時に、ゲート端子１からドレイン端子２へ流れる電流を速やかに低減するためにスイッチ回路ＳＷ１を直ちにオフする必要がない場合には省略することができ、ダイオード列２１の耐圧が十分高い場合には抵抗２３を短絡しても良いことは実施例５と同様である。更に、ダイオード列２１は１個のダイオードで所要の耐圧が得られ、しかもスイッチ回路ＳＷ１の動作が上記したように設定できる場合には、複数個のダイオードの直列接続とする必要はない。
【実施例７】
【００７１】
図７は、本発明に係る複合型ＭＯＳＦＥＴのまた別の実施例を示す回路図である。図７において、図２に示した実施例２と同一構成部分については、説明の便宜上、同一の参照符号を付してその詳細な説明は省略する。すなわち、本実施例の複合型ＭＯＳＦＥＴ６６は、端子４，５を設けてダイオード列１３の代わりに、１個で耐圧６０Ｖが得られるバルクのｐｎ接合ダイオード１３１を接続している点及び保護ダイード１７の代わりにダイオード列１７１を用いている点が相違する。なお、本実施例は、図１における電圧比較回路５０の反転入力端子が、ａ側に接続されている場合の回路構成例である。
【００７２】
このように複合型ＭＯＳＦＥＴ６６を構成することにより、本回路構成を集積化する場合にはダイオード１３１のチップと図７中に破線で囲った回路部分のチップとのマルチチップとなる。なお、これまでの実施例１〜実施例６の回路構成例はワンチップでも実現可能である。従って、本実施例の場合には、ダイオード１３１を他の素子と同一半導体チップ上に共存させることが困難となるけれども、ゲート端子１に印加した電圧が他の実施例よりも少ないゲート電圧降下でパワーＭＯＳＦＥＴ１１に印加することができる。このため、パワーＭＯＳＦＥＴ１１のオン抵抗を下げやすくなるという効果がある。勿論、本実施例のダイオード１３１を同一パッケージに実装して、他の実施例と同様に３端子の複合型ＭＯＳＦＥＴ６６として使用することが可能である。その場合、端子３及び端子４はそれぞれのチップ上にボンディングパッドとして設け、ボンディングワイヤで接続できるように構成してもよい。
【００７３】
また、パワーＭＯＳＦＥＴ１０のゲート保護用のダイオードとしてダイオード列１７１を用いているが、このダイオード列１７１は実施例２〜実施例６の保護ダイオード１７と比較すると負のゲート耐圧を確保するためのダイオード部が除去されている。これは、次のような目的による。図２に示した実施例２で説明したようにドレイン端子２に−３０Ｖの負電圧が印加されると、ゲート端子１から１５ｍＡ程度の電流が流れる。しかし、複合型ＭＯＳＦＥＴ６６のゲート端子１に接続されるゲート駆動回路（不図示）に１５ｍＡ以上の電流供給能力がない場合には、ドレイン端子２に印加されるドレイン電圧が負になると共にゲート駆動回路の出力電圧も下がり、最悪の場合にはゲート駆動回路が破壊する恐れがある。そこで、ドレイン端子２に印加される電圧が負になった時にゲート端子１の電圧を−１Ｖ程度にクランプしてゲート端子１に接続されるゲート駆動回路を保護するために、パワーＭＯＳＦＥＴ１０のゲート保護用ダイオードとして負のゲート耐圧を確保するためのダイオード部分を除去したダイオード列１７１を用いている。なお、本実施例においても、負のドレイン耐圧を有し、実施例２と同様の効果が得られることは言うまでもない。また、抵抗１５，１６については実施例３，４で述べたように、場合によっては、抵抗１５を削除したり、抵抗１６を短絡したりすることができ、抵抗１４については実施例２で述べたように、外付けのダイオード１３１の順方向の抵抗分が抵抗１４の抵抗値に相当する程度有る場合には省略することができる。
【実施例８】
【００７４】
図８は、本発明に係る複合型ＭＯＳＦＥＴの更に別の実施例を示すブロック回路図である。図８において、図１に示した実施例１と同一構成部分については、説明の便宜上、同一の参照符号を付してその詳細な説明は省略する。すなわち、本実施例の複合型ＭＯＳＦＥＴ７０は、過熱保護回路、過電流保護回路、及び過電圧保護回路を内蔵させることにより、図１〜図７に示した複合型ＭＯＳＦＥＴ６０〜６６の信頼性向上を図るようにしたもので、パワーＭＯＳＦＥＴ１０をパワーＭＯＳＦＥＴ１０ａと１０ｂに分割してパワーＭＯＳＦＥＴ１０ａのソースをソース端子０とすると共に、電圧比較回路５３、電圧伝達回路５４、温度比較回路５５、及び電流比較回路５６を新たに設けている点が図１のブロック回路図と相違する。ここで、パワーＭＯＳＦＥＴ１０ｂの大きさはパワーＭＯＳＦＥＴ１０ａの１／ｋとする。
【００７５】
パワーＭＯＳＦＥＴ１０ａ，１０ｂのゲートと電圧伝達回路５１との接続点と、ゲート端子１との間に電圧伝達回路５４が挿入され、この電圧伝達回路５４には電圧比較回路５３、温度比較回路５５、及び電流比較回路５６の各出力が印加されるように構成される。なお、実施例１と同様に、電圧比較回路５０の反転入力端子はパワーＭＯＳＦＥＴ１０，１１のドレイン接続部のａ側またはソース端子０のｂ側に接続し、非反転入力端子はドレイン端子２に接続し、出力はパワーＭＯＳＦＥＴ１１のゲートに接続する。
【００７６】
電圧伝達回路５４は、ゲート端子１に印加されたゲート電圧を次段に伝達する働きの他に、温度比較回路５５および電流比較回路５６の動作時に、ゲート端子１とパワーＭＯＳＦＥＴ１０ａ，１０ｂのゲートとの間に電圧降下を生じさせる働きをする。
【００７７】
温度比較回路５５は、チップ温度、特にパワーＭＯＳＦＥＴ１０ａ領域のチップ温度Ｔｃｈｉｐをモニタして、チップ温度Ｔｃｈｉｐが臨界温度Ｔｍａｘに達した場合にパワーＭＯＳＦＥＴ１０ａをオフしてドレイン電流ＩＤＳを遮断するように動作し、チップ温度の上昇を抑える過熱保護回路として働く。また、電流比較回路５６は、ソース端子０へ流れるドレイン電流ＩＤＳの１／ｋの電流と最大ドレイン電流ＩＤＳｍａｘの１／ｋの電流とを比較することにより、ドレイン電流ＩＤＳが最大ドレイン電流ＩＤＳｍａｘ以下になるように制御する過電流保護回路として働く。更に、電圧比較回路５３は、複合型ＭＯＳＦＥＴ７０がオフ状態でのドレイン端子２の電圧ＶＤＤをモニタし、ドレイン端子２の電圧ＶＤＤが規定の最大ドレイン電圧ＶＤＤｍａｘ以上になった場合に、パワーＭＯＳＦＥＴ１０のゲート電圧を上げてオンさせることにより、ドレイン端子２の電圧が規定電圧以上になるのを防止する過電圧保護回路として働く。このように各種保護回路は、パワーＭＯＳＦＥＴ１０に対して働くことにより、複合型ＭＯＳＦＥＴ７０の保護を行うことができる。なお、本実施例の複合型ＭＯＳＦＥＴ７０も負のドレイン耐圧を有することは勿論である。
【実施例９】
【００７８】
図９は、本発明に係る複合型ＭＯＳＦＥＴのまた更に別の実施例を示す回路図である。図９において、図８に示した実施例８と同一構成部分については、説明の便宜上、同一の参照符号を付して説明する。図９は、図８に示したブロック回路の具体的回路構成の一例である。
【００７９】
本実施例の複合型ＭＯＳＦＥＴ７１では、電圧比較回路５０はゲート・ソース間に保護ダイオード１９を有するＭＯＳＦＥＴ１２から構成され、図８に示した電圧比較回路５０の反転入力端子がａ側に接続されている場合の回路構成例である。尚、抵抗１６は、負方向耐圧として保護ダイオード１９の耐圧を越える電圧値が要求されない場合には短絡しても良い。電圧伝達回路５１はダイオード列１３と抵抗１４との直列回路から構成され、電圧比較回路５３はダイオード列２８とダイオード列２９の直列回路から構成され、電圧伝達回路５４は抵抗３４から構成される。なお、ダイオード列２８はドレイン端子２に規定以上の高電圧が印加されそうになると、パワーＭＯＳＦＥＴ１０をオンさせる過電圧保護ダイオードとして働き、ダイオード列２９はゲート端子１からドレイン端子２へのリーク電流を防止する働きをする。勿論、ダイオード列１３，２８，２９は、それぞれ１個のダイオードで所要の耐圧が得られる場合にはダイオード１個で構成しても良いし、ダイオード列１３の順方向の抵抗分が大きく抵抗１４の抵抗値に相当する程度有る場合は抵抗１４を省略することができる。
【００８０】
また、温度比較回路５５は、ＭＯＳＦＥＴ２７、ダイオード列３０、ダイオード３１、抵抗３３及び抵抗３５から構成され、ゲート端子１とソース端子０との間に接続された抵抗３３とダイオード３１の直列回路は、ゲート端子１に電圧が印加されるとダイオード３１と抵抗３３の接続点に定電圧ＶＺを発生する。この定電圧ＶＺは、ダイオード３１と並列接続されたダイオード列３０と抵抗３５の直列回路に加えられる。チップ温度が上昇すると、温度検出用のダイオード列３０の順方向電圧が低下し、所定の温度以上に上昇すると、ダイオード列３０と抵抗３５の接続点を介して印加されるゲート電圧がＭＯＳＦＥＴ２７のしきい値を越え、ＭＯＳＦＥＴ２７がオンすることにより、パワーＭＯＳＦＥＴ１０が遮断する。
【００８１】
更に、電流比較回路５６は、ＭＯＳＦＥＴ２６と抵抗３２とから構成される。ＭＯＳＦＥＴ１０ｂのソースと複合型ＭＯＳＦＥＴのソース端子０との間に接続された抵抗３２には、ＭＯＳＦＥＴ１０ａの１／ｋ（ここで、ｋの値は例えば１０００）のドレイン電流が流れる。ＭＯＳＦＥＴ２６のソース・ゲート間に、この抵抗３２を接続し、ドレインをＭＯＳＦＥＴ１０のゲートに接続することにより、ドレイン電流ＩＤＳが規定電流以上流れると抵抗３２の両端の電圧が高くなり、ＭＯＳＦＥＴ２６のゲート電圧が上昇してドレイン電流ＩＤＳを制限するように働く。
【００８２】
本実施例の複合型ＭＯＳＦＥＴ７１も実施例８と同様に負のドレイン耐圧を有すると共に、上記各種保護回路を有する。なお、本実施例の場合には保護ダイオード１９とＭＯＳＦＥＴ１２と抵抗１４の素子定数によっては、ダイオード２８，２９がなくても過電圧保護が働くようにすることができる。
【実施例１０】
【００８３】
図１０は、図１〜図５および図７〜図９に示した本発明に係る複合型ＭＯＳＦＥＴを構成するパワーＭＯＳＦＥＴ１０，１１，ＭＯＳＦＥＴ１２およびシリコンダイオード列１３の一実施例を示す断面構造図である。図１０において、参照符号１００はアンチモン又は砒素を不純物とする低抵抗、例えば０．０２Ω・ｃｍ（アンチモン）又は０．００２Ω・ｃｍ（砒素）のｎ形シリコン半導体基板を示し、この半導体基板１００上に１〜２Ω・ｃｍのｎ形エピタキシャル層１０１が１０μｍ形成されている。パワーＭＯＳＦＥＴ１０の形成部分は、５０ｎｍのゲート酸化膜１０６上に形成した多結晶シリコンゲート層１０７ａのパターン間に、５μｍ程度の深いｐ形拡散層１０４、ボディとなる２μｍ程度のｐ形拡散層１０８、ボディとアルミ電極層１１３とのオーミックコンタクトをとるための例えば深さ０．５μｍ，ドーズ量１×１０１５ｃｍ−２（ボロン）の高濃度ｐ形拡散層１１０、ソース用の０．４μｍ，ドーズ量１×１０１６ｃｍ−２（砒素）の高濃度ｎ形拡散層１１１が形成され、多結晶シリコンゲート層１０７ａ上には絶縁層１１２を介してソース電極となるアルミ電極層１１３が形成されている。ドレインはｎ形エピタキシャル層１０１、ｎ形半導体基板１００を用い、ドレイン電極となるドレイン電極層１１５をｎ形半導体基板１００の裏面全面に形成することにより、縦型のパワーＭＯＳＦＥＴ１０を構成している。
【００８４】
シリコンダイオード列１３の形成部分は、厚さ１μｍの絶縁膜１０５上に形成した多結晶シリコンを用いて、中心がドーズ量１×１０１５ｃｍ−２（ボロン）の高濃度ｐ形領域層１０７ｄ、その周辺にドーズ量５×１０１３ｃｍ−２（ボロン）の低濃度ｐ形領域層１０７ｃを介してドーズ量１×１０１６ｃｍ−２（砒素）の高濃度ｎ形領域層１０７ｂをリング状に設けている。このため、ｐｎ接合の切れ目での耐圧低下がないという特徴がある。これを複数個形成してアルミ電極パターンでつないでダイオード列１３を構成してもよいし、さらに外側に１０７ｄ，１０７ｃ，１０７ｂのリングを繰り返し形成してダイオード列１３を構成してもよい。
【００８５】
ＭＯＳＦＥＴ１２形成部分は、ｐ形拡散層１０４領域にボディとなるｐ形拡散層１０８、ボディとアルミ電極層１１３とのオーミックコンタクトをとるための高濃度ｐ形拡散層１１０、ソース用の高濃度ｎ形拡散層１１１によりソースを形成し、ｐ形拡散層１０４領域上にゲート酸化膜１０６を介して多結晶シリコンゲート層１０７ａでゲート電極を構成する。ドレイン層はｐ形拡散層１０４領域にドレイン耐圧向上のためのドーズ量５×１０１２ｃｍ−２（リン）の低濃度ｎ形拡散層１０９と高濃度ｎ形拡散層１１１により構成し、ドレイン電極は高濃度ｎ形拡散層１１１の表面よりアルミ電極層１１３によって取り出し、横型のＭＯＳＦＥＴ１２を構成する。
【００８６】
パワーＭＯＳＦＥＴ１１は、パワーＭＯＳＦＥＴ１０と同様の構造の縦型パワーＭＯＳＦＥＴを構成し、ドレイン層１００，ドレイン電極１１５は共通である。両者のパワーＭＯＳＦＥＴ１０，１１のそれぞれのｐ形ボディ領域１０８との間に存在する寄生ｐｎｐトランジスタ動作やサイリスタ動作を、絶縁膜１０５の下部に半導体基板１００に達する程度の深い、シート抵抗５Ω／□の低抵抗の高濃度ｎ形拡散層１０３を形成することにより、防止している。また、この深い低抵抗の高濃度ｎ形拡散層１０３により、出力（ドレイン端子２）とグラウンド（ソース端子０）との間の耐圧劣化およびｎ形エピタキシャル層１０１へ少数キャリアが蓄積することによるスイッチングの遅延を防止している。
【００８７】
このように縦型パワーＭＯＳＦＥＴ１０，１１、横型ＭＯＳＦＥＴ１２、シリコンダイオード列１３等を構成すると共に、多結晶シリコン抵抗を用いることにより前記各実施例で説明した負電圧保護回路を有する複合型ＭＯＳＦＥＴを、従来と同様のパワーＭＯＳＦＥＴプロセスにより実現することができる。使用する縦型パワーＭＯＳＦＥＴの構造はソース・ボディを分離しないタイプでよいから、微細プロセスを用いて低オン抵抗化を図ることも容易である。なお、参照符号１１４は表面保護用の絶縁膜であり、後述するパッド部分を除いてチップ表面全面を覆っている。また、上記拡散層の抵抗率や拡散深さ等の数値は一例であって、これに限るものではなく、必要とする耐圧やオン抵抗等に応じて適宜変更可能であることは言うまでもない。
【実施例１１】
【００８８】
図１１は、図１〜図５および図７〜図９に示した本発明に係る複合型ＭＯＳＦＥＴを構成するパワーＭＯＳＦＥＴ１０，１１，ＭＯＳＦＥＴ１２およびシリコンダイオード列１３の別の実施例を示す断面構造図である。図１１において、図１０に示した実施例１０と同一構成部分については、説明の便宜上、同一の参照符号を付してその詳細な説明は省略する。すなわち、本実施例ではパワーＭＯＳＦＥＴ１１のドレイン領域に拡散係数の大きいリンを用いたシート抵抗１００Ω／□の高濃度ｎ形埋込み層１０２を設けている点が、図１０に示した構造と相違する。
【００８９】
このように構成することにより、パワーＭＯＳＦＥＴ１１の耐圧は低下するがオン抵抗を低減することができるので、複合型ＭＯＳＦＥＴのオン抵抗も低減する。図２の実施例で説明した数値例では、パワーＭＯＳＦＥＴ１１のドレイン耐圧は、抵抗１５及び抵抗１６により−３０Ｖしか掛からないように設定してあるので、パワーＭＯＳＦＥＴ１０のドレイン耐圧より３０Ｖ低くても構わない。従って、複合型ＭＯＳＦＥＴの所要耐圧を低下させることなく（この場合、正方向に６０Ｖのドレイン耐圧を確保して）、オン抵抗の低減を図ることができる。
【００９０】
本実施例では、パワーＭＯＳＦＥＴ１１直下のｎ形エピタキシャル層１０１を低抵抗化するために、わき上がり速度の速いりんの高濃度ｎ形埋込層１０２を用いたが、パワーＭＯＳＦＥＴ１１形成部分のｎ形エピタキシャル層１０１の表面から深いｎ形ウエル拡散層を設けたり、パワーＭＯＳＦＥＴ１１のｎ形エピタキシャル層１０１の厚さだけを薄くしても同様の効果を得ることができる。なお、本実施例では負のドレイン耐圧が正のドレイン耐圧より低くて良い場合であり、逆に正のドレイン耐圧が負のドレイン耐圧より低くて良い場合には、パワーＭＯＳＦＥＴ１０直下のドレイン領域の低抵抗化を行なえば良い。
【実施例１２】
【００９１】
図１２は、図６に示した本発明に係る複合型ＭＯＳＦＥＴを構成するパワーＭＯＳＦＥＴ１０，１１、およびＭＯＳＦＥＴ１２ａのまた別の実施例を示す断面構造図である。図１２において、図１１に示した実施例１１と同一構成部分については、説明の便宜上、同一の参照符号を付してその詳細な説明は省略する。すなわち、本実施例では図６の制御用ＭＯＳＦＥＴ１２ａとパワーＭＯＳＦＥＴ１１との間も高濃度ｎ形拡散層１０３と高濃度ｎ形埋込層１０２で仕切っている点が、図１１に示した構造と相違する。
【００９２】
図６の回路構成の場合には、ＭＯＳＦＥＴ１２ａのボディ１０４とｎ形エピタキシャル層１０１と周辺のｐ形拡散層１０４やｐ形拡散層１０８で構成される寄生ｐｎｐトランジスタが動作し得るが、この寄生素子の動作やｎ形エピタキシャル層１０１への正孔蓄積効果による特性劣化を高濃度ｎ形層１０２，１０３で仕切ることにより抑制することが可能である。理想的には、全ての制御用ＭＯＳＦＥＴが高濃度ｎ形拡散層１０２，１０３で仕切られていることが望ましいが、これができない場合にはボディ１０４を共有するＭＯＳＦＥＴ１２ａとＭＯＳＦＥＴ１２ｂ並びにＭＯＳＦＥＴ２４ａとＭＯＳＦＥＴ２４ｂをそれぞれ高濃度ｎ形拡散層１０３と高濃度ｎ形埋込層１０２（または高濃度ｎ形基板１００）で仕切るだけでも上記抑制効果がある。
【実施例１３】
【００９３】
図１３は、図１乃至図９に示した本発明に係る複合型ＭＯＳＦＥＴを構成するパワーＭＯＳＦＥＴ１０，１１，ＭＯＳＦＥＴ１２の一実施例を示す断面構造図である。実施例１０では深い低抵抗の高濃度ｎ形拡散層１０３を新たに設けることによりパワーＭＯＳＦＥＴ１０のソースとパワーＭＯＳＦＥＴ１１のソースとの間のパンチスルー耐圧を６０Ｖ以上に設定し、出力（ドレイン端子２）とグラウンド（ソース端子０）との間の耐圧劣化を防止していた。これに対し本実施例では、高濃度ｎ形拡散層１０３の代わりに浅い低抵抗の高濃度ｎ形拡散層１１１を用いることにより、プロセスコストの増加をせずにパンチスルー耐圧向上を達成するように構成している。
【００９４】
本実施例の場合には、浅い低抵抗の高濃度ｎ形拡散層１１１の周辺での電界集中によるドレイン端子とソース端子間の耐圧劣化を防止するために、電界緩和用のフィールドプレート１１３ａを設ける。このフィールドプレート１１３ａとしては、ｎ形拡散層１１１に接続された導電層もしくは略同電位の導電層であれば、アルミ電極層でなくても構わない、例えばドーピングした低抵抗の多結晶シリコン層を用いることもできる。ただし、本実施例の場合、例えばパワーＭＯＳＦＥＴ１０のｐ形拡散層からｎ形エピタキシャル層１０１に注入された正孔の蓄積によるパワーＭＯＳＦＥＴ１１の遮断速度の遅延や寄生サイリスタ動作の発生の可能性があるが、これらの問題は、パワーＭＯＳＦＥＴ１０とパワーＭＯＳＦＥＴ１１との間にＭＯＳＦＥＴ１２等の保護回路部を配置して、両素子の距離を離すことにより解決できる。
【実施例１４】
【００９５】
図１４は、本発明に係る複合型ＭＯＳＦＥＴの更に別の実施例を示す実装平面図である。本実施例では、図８及び図９に示した過熱保護回路等を有する回路構成の複合型ＭＯＳＦＥＴ７１を形成した半導体チップを実装する場合について説明する。
【００９６】
図１４において、参照符号１０００は複合型ＭＯＳＦＥＴチップを示し、複合型ＭＯＳＦＥＴチップ１０００上の領域１００４は、例えば図１０〜図１２で示した断面構造を有する縦型パワーＭＯＳＦＥＴ１０の形成領域、領域１００５は縦型パワーＭＯＳＦＥＴ１１の形成領域、領域１００６はその他の制御回路形成領域である。この複合型ＭＯＳＦＥＴチップ１０００を、ソース端子用リード線１００１、ドレイン端子用リード線１００２、ゲート端子用リード線１００３とは分離された導電性の金属層１０１４上に載置する。金属層１０１４は、パッケージの絶縁基板１０１６上に形成され、放熱フィン１０１５領域まで延在して放熱フィン１０１５と接続されている。温度検出用素子１０１３は、負荷短絡等の異常時にパワーＭＯＳＦＥＴ１１よりも温度が上昇するパワーＭＯＳＦＥＴ１０が形成される領域１００４上の、特に最も温度が高くなるアクティブ領域上のソースパッド１００７に隣接する場所に形成する。
【００９７】
ゲート端子用リード線１００３は、ゲート用ボンディングワイヤ１０１２をソース用ボンディングワイヤ１０１０及びドレイン用ボンディングワイヤ１０１１とは異なった方向から配線するために、ソース端子用リード線１００１およびドレイン端子用リード線１００２が隣接する複合型ＭＯＳＦＥＴチップ１０００の辺と異なる辺にまで曲げて延在させた構造としている。尚、図１４において参照符号１００７，１００８，１００９はそれぞれソースパッド，ドレインパッド，ゲートパッドを示し、各パッドは図１０〜図１３の断面構造図で示した最上面の表面保護用の絶縁膜１１４を除去してアルミ電極層１１３を露出させている領域である。ソースパッド１００７及びドレインパッド１００８は、パワーＭＯＳＦＥＴのソース及びチャネル拡散層を形成する領域、いわゆるアクティブ領域上に設けることにより、パッド下部の半導体層も有効に素子領域として使用できるので、その分、オン抵抗またはチップ面積を小さくすることができる。
【００９８】
このような配置構成とすることにより、本実施例では以下に述べるような効果がある。複合型ＭＯＳＦＥＴチップ１０００を各端子用リード線１００１，１００２，１００３とは分離された金属層１０１４上に載置することにより、縦型のパワーＭＯＳＦＥＴ１０とパワーＭＯＳＦＥＴ１１のドレイン同士の接続を金属層１０１４で接続できると共に、各パワーＭＯＳＦＥＴ１０，１１内でのドレイン電流が均一に流れるためそれぞれのオン抵抗もＭＯＳＦＥＴのサイズに見合った低い値を得ることができる。更に、金属層１０１４を放熱フィン１０１５領域まで延在させて接続したことにより、パッケージの熱抵抗を低減することができる。
【００９９】
また、温度検出用感熱素子１０１３を、縦型パワーＭＯＳＦＥＴ１１よりも温度が上昇する縦型パワーＭＯＳＦＥＴ１０の形成領域１００４上のソースパッド１００７に隣接する場所に設けたことにより、感熱素子の検出感度が向上し信頼性を高くすることができる。
【０１００】
また更に、ゲート端子用リード線１００３を曲げて、チップ片側の側面にまで延在させたことにより、ソース用ボンディングワイヤ１０１０とドレイン用ボンディングワイヤ１０１１を太くかつ短くできる上に、マルチワイヤボンディングも容易に行うことができる。従って、大電流動作時のボンディングワイヤ自体の抵抗による影響を非常に小さくすることが可能となる。
【実施例１５】
【０１０１】
図１５は、本発明に係る複合型ＭＯＳＦＥＴを適用した逆接続保護機能付き電池駆動システムの一実施例を示すブロック図である。図１５において、図１に示した実施例１と同一構成部分については、同一の参照符号を付して説明する。この逆接続保護機能付き電池駆動システムは、本発明に係るドレインの負電圧保護回路を有する複合型ＭＯＳＦＥＴ６０のゲート端子１とソース端子０との間に電池８３を電源とするゲート駆動回路８１を接続し、ドレイン端子２に負荷８４を介して電池８２の正電極側を接続し、ソース端子０に電池８２の負電極側を接続した構成となっている。
【０１０２】
このように構成することにより、複合型ＭＯＳＦＥＴ６０は電池８２から負荷８４への電流供給をゲート駆動回路８１の出力に応じてスイッチング制御することができると共に、誤って電池を逆接続した場合でも破壊することがない。複合型ＭＯＳＦＥＴ６０の具体的構成例として、図２に示した複合型ＭＯＳＦＥＴ６１を使用した場合には、たとえ電池８２を誤って逆接続してもその時に流れる電流は２５ｍＡ以下と低くできるため、素子や負荷を破壊することがない。
【０１０３】
従来技術で説明したソースとボディとを分離し、ソースとドレインの電位関係により外部からの信号でボディ電位を切り換え制御して負のドレイン耐圧を持たせるパワーＭＯＳＦＥＴを用いて同様のスイッチング制御を行うシステムを構築する場合、回路構成が複雑となるばかりでなく、ソースとボディとを接続した通常のパワーＭＯＳＦＥＴに比べて素子の微細化も困難である。これに対して本発明に係る複合型ＭＯＳＦＥＴ６０を用いる場合、外部からの制御信号の印加の必要なく自動的に負のドレイン耐圧を持たせることができるので電池８２の逆接続に耐えることができ、回路構成がシンプルとなる。この複合型ＭＯＳＦＥＴは、通常のパワーＭＯＳＦＥＴと同じ構成なので微細化が容易な構造であるから、微細プロセスを用いればチップサイズを更に小さくすることも可能である。
【０１０４】
また、通常のパワーＭＯＳＦＥＴを用いて同様のスイッチング制御を行うシステムを構築する場合、ドレイン・ボディ間の寄生ダイオードのために、電池８２の電極を誤って逆に接続するとパワーＭＯＳＦＥＴに大電流が流れて熱により破壊してしまうので、これを防止するためパワーＭＯＳＦＥＴと直列にダイオードを接続していた。しかし、その場合にはパワーＭＯＳＦＥＴにダイオードの順方向電圧降下分（約０．７Ｖ）の損失をなくすことができないため、低損失の電子スイッチを実現できないという欠点が有った。これに対し、本実施例の逆接続保護機能付き電池駆動システムによれば、出力端子（ドレイン端子２）とグラウンド端子（ソース端子０）間の主電流経路にパワーＭＯＳＦＥＴ１０，１１だけを使用する構成であるので、オン抵抗の低いパワーＭＯＳＦＥＴを使用することによりスイッチ部での電圧降下を０．４Ｖ以下と低く低損失にすることができる。しかも、逆接続保護を行うために設けたパワーＭＯＳＦＥＴ１１を駆動するための外付け回路は不要であり、通常のパワーＭＯＳＦＥＴを使用する場合と同じ回路構成（ただし、直列接続する逆接続保護ダイオードは不要）により逆接続保護を行うことができる。
【０１０５】
更に、本実施例の逆接続保護機能付き電池駆動システムで使用する複合型ＭＯＳＦＥＴは、従来の縦型パワーＭＯＳＦＥＴのプロセスによりワンチップで実現できるため、低コストで小型実装が可能である。従って、従来電子スイッチ化が図れなかった分野においても、信頼性の高い逆接続保護機能を有する電池駆動システムを構築することができる。
【実施例１６】
【０１０６】
図１６は、本発明に係る複合型ＭＯＳＦＥＴを適用した逆接続保護機能付き電池駆動システムの別の実施例を示すブロック図である。図１６において、図１５に示した実施例１５と同一構成部分については、説明の便宜上、同一の参照符号を付してその詳細な説明は省略する。すなわち、本実施例では、端子３及び端子４を有し、かつ、パワーＭＯＳＦＥＴ１１のゲートと端子４との間に抵抗１４を備えた複合型ＭＯＳＦＥＴ８０を用い、端子４とゲート端子１間に例えば６０Ｖの負方向耐圧を持たせるためのダイオード１３１を接続し、ゲート端子１とソース端子０間にクランプ用ダイオード３６を接続し、ゲート端子１と端子３とを接続している点が、実施例１５と相違する。
【０１０７】
このように構成することにより、ゲート端子１に印加した電圧をダイオード１３１の１個分という少ない電圧降下でパワーＭＯＳＦＥＴ１１のゲートに印加することができ、パワーＭＯＳＦＥＴ１１のオン抵抗を下げやすくなる。また、ダイオード３６は、ドレイン端子２に印加される電圧が負になった時にゲート端子１の電圧を−１Ｖ程度にクランプしてゲート端子１に接続されるゲート駆動回路８１を保護する。すなわちゲート駆動回路８１に、電池８２が逆接続されたときにゲート端子１からドレイン端子２へ流れる電流を供給できる十分な電流供給能力がない場合、ゲート駆動回路８１の出力電圧も下がり、最悪の場合にはゲート駆動回路８１が破壊する恐れがあるが、これをクランプ用ダイオード３６により防止することができる。なお、図７に示した実施例７のようにパワーＭＯＳＦＥＴ１０のゲート・ソース間にダイオード列１７１を内蔵させた場合には、このクランプ用ダイオード３６は不要である。勿論、誤って電池８２を逆接続した場合にも複合型ＭＯＳＦＥＴ８０は負のドレイン耐圧を有するので、この電池駆動システムが破壊することはない、すなわち、逆接続保護機能を有する。
【０１０８】
また、ダイオード列１７１を内蔵した複合型ＭＯＳＦＥＴチップとダイオード１３１を同一パッケージに実装して、３端子の複合型ＭＯＳＦＥＴとしたものを使用することが可能である。更に、本実施例の逆接続保護機能付き電池駆動システムも実施例１４と同様に、使用する複合型ＭＯＳＦＥＴは従来と同様の縦型パワーＭＯＳＦＥＴのプロセスでマルチチップもしくは少ない外付け部品を用いて実現できるため小型実装が可能である。尚、ゲートに接続された抵抗１４は、外付けのダイオード１３１の順方向の抵抗成分が大きく抵抗１４の抵抗値と同程度となる場合には省略してもよい。
【０１０９】
以上、本発明に係る複合型ＭＯＳＦＥＴの好適な実施例について説明したが、本発明は前記実施例に限定されることなく、本発明の精神を逸脱しない範囲内において種々の設計変更をなし得ることは勿論である。例えば、上記実施例ではｎチャネルの複合型ＭＯＳＦＥＴの場合を例に説明したが、極性を変えることによりｐチャネルの複合型ＭＯＳＦＥＴを実現できることは言うまでもない。
【図面の簡単な説明】
【０１１０】
【図１】本発明に係る複合型ＭＯＳＦＥＴの第１の実施例を示すブロック図である。
【図２】本発明に係る複合型ＭＯＳＦＥＴの第２の実施例を示す回路図である。
【図３】本発明に係る複合型ＭＯＳＦＥＴの第３の実施例を示す回路図である。
【図４】本発明に係る複合型ＭＯＳＦＥＴの第４の実施例を示す回路図である。
【図５】本発明に係る複合型ＭＯＳＦＥＴの第５の実施例を示す回路図である。
【図６】本発明に係る複合型ＭＯＳＦＥＴの第６の実施例を示す回路図である。
【図７】本発明に係る複合型ＭＯＳＦＥＴの第７の実施例を示す回路図である。
【図８】本発明に係る複合型ＭＯＳＦＥＴの第８の実施例を示すブロック図である。
【図９】本発明に係る複合型ＭＯＳＦＥＴの第９の実施例を示す回路図である。
【図１０】本発明に係る複合型ＭＯＳＦＥＴを構成する主要素子の一実施例を示す断面構造図である。
【図１１】本発明に係る複合型ＭＯＳＦＥＴを構成する主要素子の別の実施例を示す断面構造図である。
【図１２】本発明に係る複合型ＭＯＳＦＥＴを構成する主要素子のまた別の実施例を示す断面構造図である。
【図１３】本発明に係る複合型ＭＯＳＦＥＴを構成する主要素子の更に別の実施例を示す断面構造図である。
【図１４】本発明に係る複合型ＭＯＳＦＥＴを形成した半導体チップを実装する一実施例を示す実装平面図である。
【図１５】本発明に係る複合型ＭＯＳＦＥＴを用いて構成した逆接続保護機能付き電池駆動システムの一実施例を示すブロック図である。
【図１６】本発明に係る複合型ＭＯＳＦＥＴを用いて構成した逆接続保護機能付き電池駆動システムの別の実施例を示すブロック図である。
【符号の説明】
【０１１１】
０…複合型ＭＯＳＦＥＴのソース端子、
１…複合型ＭＯＳＦＥＴのゲート端子、
２…複合型ＭＯＳＦＥＴのドレイン端子、
１０，１０ａ，１０ｂ…パワーＭＯＳＦＥＴ、
１１…パワーＭＯＳＦＥＴ、
１２，１２ａ，１２ｂ…ＭＯＳＦＥＴ、
１３，２０，２１，１３１，１７１…ダイオード列、
１７，１８，１９，３６…保護ダイオード、
１４，１５，１６，２０，２２…抵抗、
２４ａ，２４ｂ，２６，２７…ＭＯＳＦＥＴ、
５０，５３…電圧比較回路、
５１，５４…電圧伝達回路、
５５…温度比較回路、
５６…電流比較回路、
６０，６１，６２，６３…複合型ＭＯＳＦＥＴ、
６４，６５，６６…複合型ＭＯＳＦＥＴ、
７０，７１，８０…複合型ＭＯＳＦＥＴ、
８１…ゲート駆動回路、
８２，８３…電池、
８４…負荷、
１００…高濃度ｎ形シリコン基板、
１０１…ｎ形エピタキシャル層、
１０２…ｎ形埋込層、
１０３，１１１…高濃度ｎ形拡散層、
１０４…ｐ形拡散層、
１０５，１１１，１１２…絶縁層、
１０６…ゲート酸化膜、
１０７ａ…高濃度ｎ形多結晶シリコンゲート層、
１０７ｂ…高濃度ｎ形多結晶シリコン層、
１０７ｃ…高濃度ｐ形多結晶シリコン層、
１０７ｄ…低濃度ｐ形多結晶シリコン層、
１０８…ｐ形拡散層（ボディ）、
１１０…高濃度ｐ形拡散層、
１１３…アルミ電極層、
１１３ａ…アルミ電極層（フィールドプレート）、
１１５…ドレイン金属電極層、
１０００…複合型ＭＯＳＦＥＴチップ、
１００１…ソース端子用リード線、
１００２…ドレイン端子用リード線、
１００３…ゲート端子用リード線、
１００４…縦型パワーＭＯＳＦＥＴ１０形成領域、
１００５…縦型パワーＭＯＳＦＥＴ１１形成領域、
１００６…制御回路形成領域、
１００７…ソースパッド、
１００８…ドレインパッド、
１００９…ゲートパッド、
１０１０…ソース電極用ボンディングワイヤ、
１０１１…ドレイン電極用ボンディングワイヤ、
１０１２…ゲート電極用ボンディングワイヤ、
１０１３…温度検出用感熱素子、
１０１４…パッケージの金属層、
１０１５…パッケージの放熱フィン、
１０１６…パッケージの絶縁基板。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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