(57)【要約】【課題】高耐圧性を確保するとともに、低いゲート閾値電圧を実現することができる窒化物半導体素子およびその製造方法を提供すること。【解決手段】この電界効果トランジスタは、ｎ型ＧａＮ層２、ｐ型ＧａＮ層３およびｎ型ＧａＮ層４が、順に積層された窒化物半導体積層構造部１を備えている。窒化物半導体積層構造部１には、断面台形（メサ形状）となるようにエッチングされることにより、壁面７が形成されている。この壁面７の形成によって露出したｐ型ＧａＮ層３の半導体表面部には、ｐ型ＧａＮ層３とは異なる伝導特性を有する領域１０が形成され、領域１０に接するようにゲート絶縁膜８が形成されている。さらにこのゲート絶縁膜８を挟んで領域１０に対向するようにゲート電極９が形成されている。【選択図】図１
2008205414.tif 000002
【特許請求の範囲】
【請求項１】
III族窒化物半導体からなる、ｎ型の第１層、この第１層に積層されたｐ型不純物を含む第２層、およびこの第２層に積層されたｎ型の第３層を備え、前記第１、第２および第３層に跨る壁面を有する窒化物半導体積層構造部と、
前記第２層における前記壁面に形成された前記第２層とは異なる伝導特性を有する第４層と、
前記第４層に接するように形成されたゲート絶縁膜と、
前記ゲート絶縁膜を挟んで前記第４層に対向するように形成されたゲート電極と、を含む、窒化物半導体素子。
【請求項２】
前記第４層は、前記第２層のアクセプタ濃度より低いアクセプタ濃度を有するｐ型半導体からなる、請求項１記載の窒化物半導体素子。
【請求項３】
前記第４層は、ｎ型半導体からなる、請求項１記載の窒化物半導体素子。
【請求項４】
前記第４層は、ｉ型半導体からなる、請求項１記載の窒化物半導体素子。
【請求項５】
前記第４層は、ｎ型不純物およびｐ型不純物を含む半導体からなる、請求項１記載の窒化物半導体素子。
【請求項６】
前記ゲート絶縁膜が前記壁面における前記第１層または前記第３層に接するように形成され、前記ゲート電極は、前記ゲート絶縁膜を挟んで前記壁面における、前記第１または第３層に対向するように形成されている、請求項１〜５のいずれか一項に記載の窒化物半導体素子。
【請求項７】
前記第１層は、下層と、この下層および前記第２層に挟まれた、前記下層より不純物濃度の小さい上層と、を含む、請求項１〜６のいずれか一項に記載の窒化物半導体素子。
【請求項８】
前記第１層に電気的に接続されたドレイン電極と、前記第３層に電気的に接続されたソース電極とをさらに含む、請求項１〜７のいずれか一項に記載の窒化物半導体素子。
【請求項９】
前記第３層から、前記第２層を貫通して前記第１層に達し、前記壁面を構成する側壁を有するトレンチと、
少なくとも前記第１層に達するように形成され、前記トレンチとは異なる第２のトレンチと、を含み、
前記第２のトレンチの底面にドレイン電極が形成されている、請求項１〜８のいずれか一項に記載の窒化物半導体素子。
【請求項１０】
前記第１層に電気的に接続されたソース電極と、前記第３層に電気的に接続されたドレイン電極とをさらに含む、請求項１〜７のいずれか一項に記載の窒化物半導体素子。
【請求項１１】
前記窒化物半導体積層構造部が、絶縁性基板上に形成されている、請求項１〜１０のいずれか一項に記載の窒化物半導体素子。
【請求項１２】
ドレイン電極またはソース電極が、前記絶縁性基板を除去することにより露出した前記窒化物半導体積層構造部の表面に形成されている、請求項１１に記載の窒化物半導体素子。
【請求項１３】
前記窒化物半導体積層構造部が、導電性基板の一方表面上に形成されており、ドレイン電極またはソース電極が、前記導電性基板の他方表面に形成されている、請求項１〜１０のいずれか一項に記載の窒化物半導体素子。
【請求項１４】
前記ゲート絶縁膜が、酸化シリコン、酸化ガリウムまたはこれらの両方からなる、請求項１〜１３のいずれか一項に記載の窒化物半導体素子。
【請求項１５】
前記第１、第２および第３層は、ｃ面を主面として積層されている、請求項１〜１４のいずれか一項に記載の窒化物半導体素子。
【請求項１６】
前記窒化物半導体積層構造部の前記壁面の面方位が、前記主面に対して１５°〜９０°の角度で傾斜した面である、請求項１５に記載の窒化物半導体素子。
【請求項１７】
前記窒化物半導体積層構造部の前記壁面が、セミポーラ面である、請求項１〜１６のいずれか一項に記載の窒化物半導体素子。
【請求項１８】
前記窒化物半導体積層構造部の前記壁面が、ｍ面またはａ面である、請求項１〜１６のいずれか一項に記載の窒化物半導体素子。
【請求項１９】
前記第３層は、組成の異なる複数の層が積層された層である、請求項１〜１８のいずれか一項に記載の窒化物半導体素子。
【請求項２０】
前記第１層は、組成の異なる複数の層が積層された層である、請求項１〜１９のいずれか一項に記載の窒化物半導体素子。
【請求項２１】
III族窒化物半導体からなる、ｎ型の第１層、この第１層に積層されたｐ型不純物を含む第２層、およびこの第２層に積層されたｎ型の第３層を備え、前記第１、第２および第３層に跨る壁面を有する窒化物半導体積層構造部と、
前記第２層における前記壁面に形成された前記第２層とは異なる伝導特性を有する第４層と、
前記第４層に接するように形成されたゲート絶縁膜と、
前記ゲート絶縁膜を挟んで前記第４層に対向するように形成されたゲート電極と、を含み、
前記ゲート絶縁膜は、窒化物および酸化物を含み、前記壁面に接する絶縁膜が窒化物である、窒化物半導体素子。
【請求項２２】
前記窒化物が窒化シリコンであり、前記酸化物が酸化シリコンである、請求項２１記載の窒化物半導体素子。
【請求項２３】
前記ゲート絶縁膜は、ＥＣＲ（電子サイクロトロン共鳴）スパッタ法を用いて形成された絶縁膜である、請求項２１または２２に記載の窒化物半導体素子。
【請求項２４】
前記ゲート絶縁膜は、成膜装置内で連続して形成された絶縁膜である、請求項２１〜２３のいずれか一項に記載のＭＩＳ型電界効果トランジスタ。
【請求項２５】
導電性材料からなり、半導体素子を載置して実装するためのパッケージ筐体と、
ソース電極が前記パッケージ筐体と接触するように前記パッケージ筐体に載置された請求項１〜２４のいずれか一項に記載の窒化物半導体素子と、を含む、窒化物半導体パッケージ。
【請求項２６】
基板上に、III族窒化物半導体からなる、ｎ型の第１層、ｐ型不純物を含む第２層、およびｎ型の第３層を含む積層構造を有する窒化物半導体積層構造部を形成する工程と、
前記第１、２および第３層に跨る壁面を形成する壁面形成工程と、
前記壁面形成工程によって露出した前記第２層の半導体表面部に、前記第２層とは伝導特性の異なる領域である第４層を形成する第４層形成工程と、
前記第４層に接するようにゲート絶縁膜を形成するゲート絶縁膜形成工程と、
前記ゲート絶縁膜を挟んで前記第４層に対向するように、ゲート電極を形成する工程と、を含む、窒化物半導体素子の製造方法。
【請求項２７】
前記第４層形成工程は、前記第２層の前記半導体表面部を変質させる変質工程を含む、請求項２６記載の窒化物半導体素子の製造方法。
【請求項２８】
前記変質工程は、前記第２層の前記半導体表面部にプラズマを照射する工程を含む、請求項２７記載の窒化物半導体素子の製造方法。
【請求項２９】
前記変質工程は、前記第２層の前記半導体表面部に電子線を照射する工程を含む、請求項２７記載の窒化物半導体素子の製造方法。
【請求項３０】
前記変質工程は、前記第２層の前記半導体表面部にイオンインプランテーションする工程を含む、請求項２７記載の窒化物半導体素子の製造方法。
【請求項３１】
前記ゲート絶縁膜形成工程は、ＥＣＲスパッタ法により行なわれ、
前記変質工程は、前記ＥＣＲスパッタ法によるゲート絶縁膜形成工程時に前記第２層の前記半導体表面を変質させる工程を含む、請求項２７〜３０のいずれか一項に記載の窒化物半導体素子の製造方法。
【請求項３２】
前記ゲート絶縁膜形成工程は、マグネトロンスパッタ法により行なわれ、
前記変質工程は、前記マグネトロンスパッタ法によるゲート絶縁膜形成工程時に前記第２層の前記半導体表面を変質させる工程を含む、請求項２６〜２９のいずれか一項に記載の窒化物半導体素子の製造方法。
【請求項３３】
前記第４層形成工程は、前記壁面から前記第２層とは異なる伝導特性を有する半導体を成長させる工程を含む、請求項２６記載の窒化物半導体素子の製造方法。
【請求項３４】
前記壁面形成工程は、前記第１、第２および第３層をドライエッチングによりエッチングする工程を含む、請求項２６〜３３のいずれか一項に記載の窒化物半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、III族窒化物半導体を用いた窒化物半導体素子、この窒化物半導体素子を用いた窒化物半導体パッケージおよび窒化物半導体素子の製造方法に関する。
【背景技術】
【０００２】
従来、パワーアンプ回路、電源回路、モータ駆動回路などには、シリコン半導体を用いたパワーデバイスが用いられている。
しかし、シリコン半導体の理論限界から、シリコンデバイスの高耐圧化、低抵抗化および高速化は限界に達しつつあり、市場の要求に応えることが困難になりつつある。
そこで、高耐圧、高温動作、大電流密度、高速スイッチングおよび低オン抵抗といった特徴を有するＧａＮデバイスの開発が検討されている（たとえば、非特許文献１参照）
【非特許文献１】大久保聡著、「もう光るだけじゃない  機器の進化の裏にＧａＮ」、２００６年６月５日、日経エレクトロニクス、ｐ．５１−６０
【発明の開示】
【発明が解決しようとする課題】
【０００３】
これまでに提案されているＧａＮデバイスでは、ゲート絶縁膜を厚くすることによって、ゲート耐圧を高くしている。また、ＭＩＳ（Metal Insulator Semiconductor）型の電界効果トランジスタ（ＭＩＳＦＥＴ）においては、ｐ型半導体のアクセプタ濃度を高くすることによりリーチスルーブレークダウンを防ぎ、耐圧を高くするよう設計している。
ところが、このようなＧａＮデバイスでは、高耐圧化を実現できる一方、これら２つの因子（厚いゲート絶縁膜および高いアクセプタ濃度）により、ゲート閾値電圧が高くなるという不具合がある。その結果、良好なトランジスタ動作を行なえないことから、このようなＧａＮデバイスは、パワーデバイスには必ずしも適さないという問題がある。
【０００４】
そこで、この発明の目的は、高耐圧性を確保するとともに、低いゲート閾値電圧を実現することができる窒化物半導体素子およびその製造方法を提供することにある。
また、この発明の他の目的は、上記のような窒化物半導体素子を備えた窒化物半導体パッケージを提供することにある。
【課題を解決するための手段】
【０００５】
上記目的を達成するための請求項１記載の発明は、III族窒化物半導体からなる、ｎ型
の第１層、この第１層に積層されたｐ型不純物を含む第２層、およびこの第２層に積層されたｎ型の第３層を備え、前記第１、第２および第３層に跨る壁面を有する窒化物半導体積層構造部と、前記第２層における前記壁面に形成された前記第２層とは異なる伝導特性を有する第４層と、前記第４層に接するように形成されたゲート絶縁膜と、前記ゲート絶縁膜を挟んで前記第４層に対向するように形成されたゲート電極と、を含む、窒化物半導体素子である。
【０００６】
この構成によれば、ｎ型の第１層、ｐ型不純物を含む伝導特性の第２層、およびｎ型の第３層を積層することによって、たとえば、ｎｐｎ構造の窒化物半導体積層構造部が形成されている。また、窒化物半導体積層構造部には、第１、第２および第３層に跨る壁面が形成され、壁面形成によって露出した第２層の半導体表面部に第２層とは伝導特性の異なる領域である第４層が形成されている。そして、この第４層に接するようにゲート絶縁膜が形成され、ゲート絶縁膜を挟んでこの領域に対向するようにゲート電極が形成されている。
【０００７】
これにより、たとえば、第１層に電気的に接続されるようにドレイン電極を設け、第３層に電気的に接続されるようにソース電極を設けることにより、縦型のＭＩＳ（Metal Insulator Semiconductor）型電界効果トランジスタを得ることができる。なお、ドレイン電極およびソース電極は、第１層および第３層にそれぞれ電気的に接続されていればよく、これらの電極と半導体層との間に組成や不純物の異なる半導体層が２層以上積層されてあってもよい。
【０００８】
この場合において、チャネルが形成される領域が第４層であり、第２層とは伝導特性の異なる領域であるため、この領域が、たとえば第２層のアクセプタ濃度より低いアクセプタ濃度を有するｐ型半導体であると、チャネルが形成される領域の伝導特性が第２層の伝導特性と同じである場合と比較して、反転層を形成するために必要なゲート電圧値を低く抑えることができる。リーチスルーブレークダウンの電圧値を決定する因子は第２層のアクセプタ濃度であるから、結果としてトランジスタの高耐圧性を確保しつつ、ゲート閾値電圧を小さくでき、良好なパワーデバイスを実現することができる。
【０００９】
また、上記例示のように、窒化物半導体素子を縦型のＭＩＳ型電界効果トランジスタとしての基本構造にすることにより、ノーマリオフ動作、すなわち、ゲート電極にバイアスを印加しないときにソース−ドレイン間をオフ状態とする動作を、容易に実現することもできる。さらに、当該ＭＩＳ型電界効果トランジスタは、縦型構造であるので、大電流を容易に流すことができ、かつ、第１層の膜厚を厚くすることによって、容易に高耐圧性を確保することもできる。そのため、有効なパワーデバイスを提供することもできる。むろん、III族窒化物半導体層によって電界効果トランジスタを構成していることにより、シリコン半導体を用いたデバイスに比較して、高耐圧、高温動作、大電流密度、高速スイッチングおよび低オン抵抗といった特徴を享受することもできる。特に、高耐圧で低損失な動作が可能であるから、良好なパワーデバイスを実現することができる。
【００１０】
なお、III族窒化物半導体とは、III族元素と窒素とを化合させた半導体であり、窒化アルミニウム（ＡｌＮ）、窒化ガリウム（ＧａＮ）、窒化インジウム（ＩｎＮ）が代表例である。一般には、ＡｌｘＩｎｙＧａ１−ｘ−ｙＮ（０≦ｘ≦１、０≦ｙ≦１、０≦ｘ＋ｙ≦１）と表すことができる。
たとえば、第２層の伝導特性をｐ型とし、第４層の伝導特性を第２層のアクセプタ濃度より低いアクセプタ濃度を有するｐ型とした場合のＭＩＳ型電界効果トランジスタを構成する場合の動作について説明する。この場合に、ソース−ドレイン間には、ドレイン側が正となるバイアスが与えられる。このとき、第１および第２層の界面のｐｎ接合部には、逆方向電圧が印加されることになるから、これにより、ソース−ドレイン間は遮断状態となる。この状態から、ゲート電極に対して、第２層に対して正となる所定の電圧値（ゲート閾値電圧）以上のバイアス電圧を印加すると、第４層の表面近傍に電子が誘起され、反転層が形成される。この反転層を介して、第１および第３層間が導通し、したがって、ソース−ドレイン間が導通することになる。このとき、チャネルが形成される領域を形成する第４層のアクセプタ濃度が第２層のアクセプタ濃度と比較して低いため、より低いゲート閾値電圧で第４層に電子を誘起させることができる。第４層の不純物濃度を適切に定めておけば、ゲート電極に適切なバイアスを与えたときにソース−ドレイン間が導通する一方で、ゲート電極にバイアスを与えないときにはソース−ドレイン間が遮断状態となる。つまり、ノーマリオフ動作が実現される。
【００１１】
また、上記で例示したが、請求項２に記載されているように、前記第４層は、前記第２層のアクセプタ濃度より低いアクセプタ濃度を有するｐ型半導体であってもよい。また、請求項３に記載されているように、前記第４層は、ｎ型半導体であってもよい。なお、第４層をｎ型半導体とする場合には、電界効果トランジスタのノーマリオフ動作を実現するため、ｎ型不純物の濃度を適宜制御することができる。また、請求項４に記載されているように、前記第４層は、ｉ型半導体であってもよい。さらに、請求項５に記載されているように、前記第４層は、ｎ型不純物およびｐ型不純物を含む半導体であってもよい。
【００１２】
また、請求項６記載の発明は、前記ゲート絶縁膜が前記壁面における前記第１層または前記第３層に接するように形成され、前記ゲート電極は、前記ゲート絶縁膜を挟んで前記壁面における、前記第１または第３層に対向するように形成されている、請求項１〜５のいずれか一項に記載の窒化物半導体素子である。
この構成により、第４層上下の第１または第３層に広がる空乏層までＭＩＳ構造を構成することができる。そのため、第４層にチャネルが形成される際、第１または第３層に広がる空乏層にも蓄積層が形成され、オン時にこの空乏層に阻害されることなく電流を流すことができる。その結果、オン抵抗をより低減することができる。
たとえば、ｎｐｎ縦型構造において、内部電位によりｎ型層に広がる空乏層は、片側階段接合近似で以下の数式のように表わされる。
【００１３】
【数１】
2008205414.tif 000003
【００１４】
（Ｗ：空乏層幅  εｓ：III族窒化物半導体の誘電率  Ｖｂｉ：ｐｎ接合の内部電位  ｑ：電気素量  ＮＤ：ｎ型層の不純物濃度）
上記式において、III族窒化物半導体を窒化ガリウム（ＧａＮ）とし、
ｎ型の第１層の不純物濃度をＮＤ＝５×１０16ｃｍ−3
ｐ型の第２層の不純物濃度を１×１０18ｃｍ−3
ｎ型の第３層の不純物濃度を３×１０18ｃｍ−3
としたとき、ｎ型の第１層に広がる空乏層幅は、電気素量ｑ＝１．６×１０−１９（Ｃ）で、誘電率εｓ＝９．５×８．８５×１０−１４（Ｆ／ｃｍ）、内部電位Ｖｂｉ＝３（Ｖ）として、Ｗ＝０．２５（μｍ）となる。  このとき、壁面を少なくともｐ型の第２層およびｎ型の第１層のｐｎ接合から０．２５μｍ以上の範囲に形成し、この範囲にＭＩＳ構造を形成すれば、オン時に空乏層に阻害されることなく電流を流すことができる。
また、請求項７記載の発明は、前記第１層は、下層と、この下層および前記第２層に挟まれた、前記下層より不純物濃度の小さい上層と、を含む、請求項１〜６のいずれか一項に記載の窒化物半導体素子である。
【００１５】
この構成によれば、トランジスタが飽和領域で動作するときに空乏層を第１層の上層側に広げることができる。そのため、空乏層が第２層側に広がることを低減して、リーチスルーブレークダウンを抑制することができる。
また、請求項８記載の発明は、前記第１層に電気的に接続されたドレイン電極と、前記第３層に電気的に接続されたソース電極とをさらに含む、請求項１〜７のいずれか一項に記載の窒化物半導体素子である。この構成により、上述した効果を奏する縦型のＭＩＳ型電界効果トランジスタを実現することができる。
【００１６】
また、請求項９記載の発明は、前記第３層から、前記第２層を貫通して前記第１層に達し、前記壁面を構成する側壁を有するトレンチと、少なくとも前記第１層に達するように形成され、前記トレンチとは異なる第２のトレンチと、を含み、前記第２のトレンチの底面にドレイン電極が形成されている、請求項１〜８のいずれか一項に記載の窒化物半導体素子である。
この構成によれば、第３層から、第２層を貫通して第１層に達し、壁面を構成する側壁を有するトレンチが形成されている。そのため、ゲート絶縁膜およびゲート電極は、このトレンチ内に形成されている。また、ドレイン電極が形成される第２のトレンチは、ゲート電極が形成されるトレンチとは別々に形成されている。そのため、ドレイン電極形成用の第２のトレンチは深い形状に、ゲート形成用のトレンチは浅い形状に、それぞれ制御することができる。この制御によって、ゲート電極に対向する第１層の表面積を小さくすることができるため、当該第１層における界面電荷を減らすことができる。その結果、オフリーク電流を小さくすることができ、オン抵抗を低減させることができる。また、ソース−ゲート−ドレインが同一表面に、この順で配置されることがなく、オフ特性を向上させることができる。  
【００１７】
また、請求項１０記載の発明は、前記第１層に電気的に接続されたソース電極と、前記第３層に電気的に接続されたドレイン電極とをさらに含む、請求項１〜７のいずれか一項に記載の窒化物半導体素子である。この構成によっても、上述した効果を奏する縦型のＭＩＳ型電界効果トランジスタを実現することができる。
【００１８】
また、請求項１１記載の発明は、前記窒化物半導体積層構造部が、絶縁性基板上に形成されている、請求項１〜１０のいずれか一項に記載の窒化物半導体素子である。典型的な絶縁性基板は、サファイア（Ａｌ２Ｏ３）基板である。このような絶縁性基板を用いる場合においても、たとえば、第１層にドレイン電極およびソース電極を直接接触させたり、絶縁性基板と第１層との間にさらにｎ型のIII族窒化物半導体層を設け、この層にドレイン電極およびソース電極を接触させたりすることにより、第１層に対してドレイン電極およびソース電極を電気的に接続することができる。
【００１９】
また、請求項１２記載の発明は、ドレイン電極またはソース電極が、前記絶縁性基板を除去することにより露出した前記窒化物半導体積層構造部の表面に形成されている、請求項１１に記載の窒化物半導体素子である。この構成では、絶縁性基板を用いる場合でも、縦型のＭＩＳ系電界効果トランジスタを実現することができる。また、絶縁性基板が除去されているので、トランジスタ動作時における基板の抵抗を減らすことができる。そのため、良好なトランジスタ動作が得られる。
【００２０】
また、請求項１３記載の発明は、前記窒化物半導体積層構造部が、導電性基板の一方表面上に形成されており、ドレイン電極またはソース電極が、前記導電性基板の他方表面に形成されている、請求項１〜１０のいずれか一項に記載の窒化物半導体素子である。典型的な導電性基板は、ＧａＮ、ＳｉＣである。この構成では、導電性基板の一方表面上に窒化物半導体積層構造部が配置されていて、導電性基板の他方表面にドレイン電極またはソース電極が接続されることにより、これらドレイン電極またはソース電極を第１層に電気的に接続するようになっている。これにより、窒化物半導体積層構造部の広い範囲を通って電流が流れるので、電流狭窄を抑制できるとともに、高耐圧化を併せて図ることができる。
【００２１】
また、請求項１４に記載されているように、前記ゲート絶縁膜は、酸化シリコン、酸化ガリウムまたはこれらの両方からなる構成でもよい。
また、請求項１５に記載されているように、前記第１、第２および第３III族窒化物半導体層は、ｃ面（０００１）を主面として積層されていてもよい。
【００２２】
また、請求項１６に記載されているように、前記窒化物半導体積層構造部の前記壁面の面方位は、前記主面（ｃ面（０００１））に対して１５°〜９０°の角度で傾斜した面であってもよい。とくに、請求項１７に記載されているように、セミポーラ面（（１０-１１）、（１０-１３）、（１１-２２）など）であることが好ましく、請求項１８に記載されているように、ｍ面（１０-１０）またはａ面（１１-２０）などの無極性面であることがより好ましい。このように、窒化物半導体積層構造部の壁面の面方位を、ｃ面（０００１）と異なる面方位とすることにより、第２層とゲート絶縁膜との界面付近に、第２層の自然分極に起因する余計な分極電荷が発生することを抑制することができる。特に無極性面、セミポーラ面は、結晶の対称性が高く非常に安定な面であるため、界面電荷を減らすことができ、良好な界面を得ることができる。
【００２３】
また、請求項１９記載の発明は、前記第３層は、組成の異なる複数の層が積層された層である、請求項１〜１８のいずれか一項に記載の窒化物半導体素子である。
この構成によれば、たとえば、第３層のうち、基板に近い側にＧａＮ層、このＧａＮ層の上にＡｌ０．２Ｇａ０．８Ｎ層を積層すると、これら２層の境界部付近には、シートキャリア１×１０１３ｃｍ−３、電子移動度１０００ｃｍ２／Ｖ・ｓの二次元電子ガスが形成されるため、第３層に寄生する抵抗を下げることができ、トランジスタのオン抵抗を低減させることができる。なお、組成の異なる複数の層とは、ＡｌＧａＮ超格子層でもよく、また、組成の異なる複数のＡｌＧａＮ層であってもよい。
また、請求項２０記載の発明は、前記第１層は、組成の異なる複数の層が積層された層である、請求項１〜１９のいずれか一項に記載の窒化物半導体素子である。
この構成によれば、たとえば、第１層のうち、基板に近い側にＧａＮ層、このＧａＮ層の上にＡｌ０．２Ｇａ０．８Ｎ層を積層すると、これら２層の境界部付近には、シートキャリア１×１０１３ｃｍ−３、電子移動度１０００ｃｍ２／Ｖ・ｓの二次元電子ガスが形成されるため、第１層に寄生する抵抗を下げることができ、トランジスタのオン抵抗を低減させることができる。トランジスタのオン抵抗を低減させることができる。なお、組成の異なる複数の層とは、ＡｌＧａＮ超格子層でもよく、また、組成の異なる複数のＡｌＧａＮ層であってもよい。
【００２４】
また、請求項２１記載の発明は、III族窒化物半導体からなる、ｎ型の第１層、この第１層に積層されたｐ型不純物を含む第２層、およびこの第２層に積層されたｎ型の第３層を備え、前記第１、第２および第３層に跨る壁面を有する窒化物半導体積層構造部と、前記第２層における前記壁面に形成された前記第２層とは異なる伝導特性を有する第４層と、前記第４層に接するように形成されたゲート絶縁膜と、前記ゲート絶縁膜を挟んで前記第４層に対向するように形成されたゲート電極と、を含み、前記ゲート絶縁膜は、窒化物および酸化物を含み、前記壁面に接する絶縁膜が窒化物である、窒化物半導体素子である。より具体的には、請求項２２に記載されているように、前記窒化物は、たとえば窒化シリコンでよく、前記酸化物は、たとえば酸化シリコンであってもよい。
【００２５】
この構成によれば、壁面に接する絶縁膜を窒化物にすることによって壁面における界面電荷を抑制し、オフリーク電流を低減することができる。また、ゲート絶縁膜を窒化物（窒化シリコン）だけで構成すると耐圧が低いが、ゲート絶縁膜を、窒化物および酸化物を含む構成とすることにより、耐圧を向上させることができる。その結果、トランジスタ動作を向上させることができる。また、必要に応じて、酸窒化物（たとえば酸化窒化シリコン）を併用してもよい。
【００２６】
前述のようなゲート絶縁膜は、請求項２３に記載されているように、ＥＣＲ（電子サイクロトロン共鳴）スパッタ法で成膜されることが好ましい。ＥＣＲスパッタ法で成膜された窒化シリコン膜であれば、より良好なトランジスタ動作を行なえる。
また、前記ゲート絶縁膜は、請求項２４に記載されているように、窒化物半導体素子が形成されるウエハが成膜装置から取り出されることなく、連続して形成された絶縁膜であることが好ましい。
【００２７】
また、請求項２５記載の発明は、導電性材料からなり、半導体素子を載置して実装するためのパッケージ筐体と、ソース電極が前記パッケージ筐体と接触するように前記パッケージ筐体に載置された請求項１〜２４のいずれか一項に記載の窒化物半導体素子と、を含む、窒化物半導体パッケージである。
この構成によれば、窒化物半導体素子は、そのソース電極がパッケージ筐体に接触するように載置されている。そのため、パッケージ筐体を接地しておけば、このパッケージ筐体を介してソース電極を接地することができる。つまり、ソース電極を接地するための、ソース電極とパッケージ筐体とを接続する接地配線などを設ける必要がなく、パッケージの構造を簡略化することができる。さらに、このような簡略化されたパッケージであれば、その組立ても簡単に行なえる。
【００２８】
また、請求項２６記載の発明は、基板上に、III族窒化物半導体からなる、ｎ型の第１層、ｐ型不純物を含む第２層、およびｎ型の第３層を含む積層構造を有する窒化物半導体積層構造部を形成する工程と、前記第１、２および第３層に跨る壁面を形成する壁面形成工程と、前記壁面形成工程によって露出した前記第２層の半導体表面部に、前記第２層とは伝導特性の異なる領域である第４層を形成する第４層形成工程と、前記第４層に接するようにゲート絶縁膜を形成するゲート絶縁膜形成工程と、前記ゲート絶縁膜を挟んで前記第４層に対向するように、ゲート電極を形成する工程と、を含む、窒化物半導体素子の製造方法である。この方法により、請求項１記載の窒化物半導体素子を作製することができる。
【００２９】
また、請求項２７に記載されているように、前記第４層形成工程は、前記第２層の前記半導体表面部を変質させる変質工程を含んでいてもよい。
そして、請求項２８に記載されているように、前記変質工程は、前記第２層の前記半導体表面部にプラズマを照射する工程を含んでいてもよい。また、請求項２９に記載されているように、前記変質工程は、前記第２層の前記半導体表面部に電子線を照射する工程を含んでいてもよい。さらに、請求項３０に記載されているように、前記変質工程は、前記第２層の前記半導体表面部にイオンインプランテーションする工程を含んでいてもよい。
【００３０】
また、請求項３１記載の発明は、前記ゲート絶縁膜形成工程は、ＥＣＲスパッタ法により行なわれ、前記変質工程は、前記ＥＣＲスパッタ法によるゲート絶縁膜形成工程時に前記第２層の前記半導体表面を変質させる工程を含む、請求項２７〜３０のいずれか一項に記載の窒化物半導体素子の製造方法である。この構成によれば、ゲート絶縁膜形成工程と変質工程（第４層形成工程）が同時進行して行なわれ、これによっても、第２層の半導体表面を変質させることができる。
【００３１】
また、請求項３２記載の発明は、前記ゲート絶縁膜形成工程は、マグネトロンスパッタ法により行なわれ、前記変質工程は、前記マグネトロンスパッタ法によるゲート絶縁膜形成工程時に前記第２層の前記半導体表面を変質させる工程を含む、請求項２７〜３０のいずれか一項に記載の窒化物半導体素子の製造方法である。この構成によれば、ゲート絶縁膜形成工程と変質工程（第４層形成工程）が同時進行して行なわれ、これによっても、第２層の半導体表面を変質させることができる。
【００３２】
また、請求項３３記載の発明は、前記第４層形成工程は、前記壁面から前記第２層とは異なる伝導特性を有する半導体を成長させる工程を含む、請求項２６記載の窒化物半導体素子の製造方法である。この構成によれば、壁面から成長させられた半導体が、第２層の半導体表面に形成された第４層となるので、これによっても、請求項１記載の窒化物半導体素子を作製することができる。
【００３３】
また、請求項３４に記載されているように、前記壁面形成工程は、前記第１、第２および第３層をドライエッチングによりエッチングする工程を含んでいていてもよい。
【発明を実施するための最良の形態】
【００３４】
以下では、この発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、この発明の第１の実施形態に係る電界効果トランジスタの構造を説明するための図解的な断面図である。
この電界効果トランジスタ（窒化物半導体素子）は、基板１２と、この基板１２の上に成長させられたＧａＮ化合物半導体層からなる窒化物半導体積層構造部１を備えている。
【００３５】
基板１２としては、たとえば、サファイア基板などの絶縁性基板や、ＧａＮ基板、ＺｎＯ基板、Ｓｉ基板、ＧａＡｓ基板およびＳｉＣ基板などの導電性基板を適用することができる。
窒化物半導体積層構造部１は、ｎ型ＧａＮ層２（第１層）と、ｐ型ＧａＮ層３（第２層）と、ｎ型ＧａＮ層４（第３層）とを備え、これら各ＧａＮ層は、この順に積層されている。
【００３６】
窒化物半導体積層構造部１は、断面台形（メサ形状）となるようにｎ型ＧａＮ層４からｎ型ＧａＮ層２が露出する深さまで積層界面を横切る方向にエッチングされている。そして、ｎ型ＧａＮ層２は、窒化物半導体積層構造部１の両側から、窒化物半導体積層構造部１の積層界面に沿う横方向（以下、この方向を「幅方向」とする。）に引き出された引き出し部５を有している。この引き出し部５の表面にドレイン電極６が接触して形成されている。すなわち、窒化物半導体積層構造部１から幅方向に引き出された引き出し部５は、この実施形態では、ｎ型ＧａＮ層２の延長部で構成されている。
【００３７】
一方、窒化物半導体積層構造部１の幅方向中間付近には、引き出し部５が形成されるにともない、ｎ型ＧａＮ層２、ｐ型ＧａＮ層３およびｎ型ＧａＮ層４に跨る壁面７が形成されている。
ｐ型ＧａＮ層３における壁面７付近の領域１０は、ｐ型ＧａＮ層３とは異なる伝導特性を有する半導体、たとえば、ｐ型ＧａＮ層３のアクセプタ濃度より低いアクセプタ濃度を有するｐ−型半導体からなる。また、領域１０の、壁面７と直交する方向における厚みは、たとえば、数ｎｍ〜１００ｎｍである。なお、領域１０は、ｐ型ＧａＮ層３とは異なる伝導特性を有する半導体であれば、ｐ−型半導体に限られず、たとえば、ｎ型不純物を含むｎ型半導体、不純物をほとんど含まないｉ型半導体、およびｎ型およびｐ型の不純物を含む半導体などであってもよい。この領域１０の表面近傍には、ゲート電極９に適切なバイアス電圧が与えられることにより、ｎ型ＧａＮ層２、４間を電気的に導通させる反転層が形成される。
【００３８】
ｎ型ＧａＮ層４の上には、ソース電極１１が形成されている。ソース電極１１は、ｎ型ＧａＮ層４と電気的に接続されることになる。
さらに、ｎ型ＧａＮ層２の上面におけるドレイン電極６が形成される領域を除く領域およびｎ型ＧａＮ層４の上面におけるソース電極１１（後述）が形成される領域を除く領域に接するようにゲート絶縁膜８が形成されている。さらに、このゲート絶縁膜８の上には、ゲート絶縁膜８を挟んで領域１０に対向するようにゲート電極９が形成されている。より具体的には、ゲート電極９は、ゲート絶縁膜８を挟んで壁面７における、ｎ型ＧａＮ層２およびｎ型ＧａＮ層４に対向するように形成されている。
【００３９】
窒化物半導体積層構造部１は、基板１２の上に、たとえば、いわゆるＭＯＣＶＤ成長（Metal Oxide Chemical Vapor Deposition：有機金属化学気相成長）によって形成されている。
たとえば、主面がｃ面（０００１）の基板１２を用いると、この基板１２の上にエピタキシャル成長によって成長させられる窒化物半導体積層構造部１、すなわち、ｎ型ＧａＮ層２、ｐ型ＧａＮ層３およびｎ型ＧａＮ層４は、やはりｃ面（０００１）を主面として積層されることになる。また、断面台形（メサ形状）の窒化物半導体積層構造部１の壁面７の面方位は、たとえば、ｃ面（０００１）に対して１５°〜９０°の範囲で傾斜した面（ｃ面以外の面）である。より具体的には、たとえば、ｍ面（１０-１０）またはａ面（１１-２０）などの無極性面や、（１０-１３）、（１０-１１）、（１１-２２）などのセミポーラ面となる。
【００４０】
ゲート絶縁膜８は、たとえば、酸化物または窒化物を用いて構成することができる。より具体的には、酸化シリコン（ＳｉＯ２）、酸化ガリウム（Ｇａ２Ｏ３）、酸化マグネシウム（ＭｇＯ）、酸化スカンジウム（Ｓｃ２Ｏ３）および窒化シリコン（ＳｉＮ）などを用いて構成することができ、とりわけ、酸化シリコン（ＳｉＯ２）、酸化ガリウム（Ｇａ２Ｏ３）、またはこれらの両方を用いて構成することが好ましい。
【００４１】
ゲート電極９としては、たとえば、白金（Ｐｔ）、アルミニウム（Ａｌ）、ニッケル−金合金（Ｎｉ−Ａｕ合金）、ニッケル−チタン−金合金（Ｎｉ−Ｔｉ−Ａｕ合金）、パラジウム−金合金（Ｐｄ−Ａｕ合金）、パラジウム−チタン−金合金（Ｐｄ−Ｔｉ−Ａｕ合金）、パラジウム−白金−金合金（Ｐｄ−Ｐｔ−Ａｕ合金）、ポリシリコンなどの導電性材料を適用することができる。
【００４２】
ドレイン電極６は、少なくともＡｌを含む金属で構成することが好ましく、たとえば、Ｔｉ−Ａｌ合金で構成することができる。ソース電極１１もドレイン電極６と同様に、Ａｌを含む金属で構成することが好ましく、たとえば、Ｔｉ−Ａｌ合金で構成することができる。Ａｌを含む金属でドレイン電極６およびソース電極１１を構成しておくことにより、配線層（図示せず）との良好なコンタクトをとることができる。その他、ドレイン電極６およびソース電極１１は、ＭｏもしくはＭｏ化合物（たとえば、モリブデンシリサイド）、ＴｉもしくはＴｉ化合物（たとえば、チタンシリサイド）、またはＷもしくはＷ化合物（たとえば、タングステンシリサイド）で構成してもよい。
【００４３】
次に上記の電界効果トランジスタの動作について説明する。
ソース電極１１とドレイン電極６との間には、ドレイン電極６側が正となるバイアス電圧が与えられる。これにより、ｎ型ＧａＮ層２とｐ型ＧａＮ層３との界面のｐｎ接合には逆方向電圧が与えられ、その結果、ｎ型ＧａＮ層４とｎ型ＧａＮ層２との間、すなわち、ソース−ドレイン間は、遮断状態となる。この状態から、ゲート電極９に対して、領域１０に対して正となる所定の電圧値（ゲート閾値電圧）以上のバイアス電圧を印加すると、領域１０の表面近傍に電子が誘起されて、反転層が形成される。この反転層を介して、ｎ型ＧａＮ層２とｎ型ＧａＮ層４との間が導通する。こうして、ソース−ドレイン間が導通することになる。このとき、領域１０がｐ型ＧａＮ層３よりアクセプタ濃度の低いｐ−型半導体からなるため、より低いゲート閾値電圧で領域１０に電子を誘起させることができる。領域１０のｐ型不純物濃度を適切に定めておけば、ゲート電極９に適切なバイアスを与えたときにソース−ドレイン間が導通する一方で、ゲート電極９にバイアスを与えないときにはソース−ドレイン間が遮断状態となる。つまり、ノーマリオフ動作が実現される。
【００４４】
図２Ａ〜図２Ｅは、図１の電界効果トランジスタの製造方法を工程順に示す図解的な断面図である。
この電界効果トランジスタの製造に際しては、まず、図２Ａに示すように、基板１２の上に、たとえば、ＭＯＣＶＤ成長法によって、順に、ｎ型ＧａＮ層２、ｐ型ＧａＮ層３およびｎ型ＧａＮ層４が成長させられる。こうして、基板１２上に、窒化物半導体積層構造部１が形成される。なお、ｎ型ＧａＮ層２およびｎ型ＧａＮ層４を成長させるときのｎ型不純物としては、たとえばＳｉを用いればよい。また、ｐ型ＧａＮ層３を成長させるときのｐ型不純物としては、たとえば、Ｍｇ、Ｃなどを用いればよい。
【００４５】
窒化物半導体積層構造部１が形成された後には、図２Ｂに示すように、ｃ面（０００１）に対して１５°〜９０°の範囲で傾斜した面方位を有する壁面７が切り出されるように、窒化物半導体積層構造部１がストライプ状にエッチングされる（壁面形成工程）。これにより、ｎ型ＧａＮ層４から、ｐ型ＧａＮ層３を貫通して、ｎ型ＧａＮ層２の層厚中間部に至る断面台形（メサ形状）の溝１３が形成されて、基板１２上に、複数本（図２Ｂでは２本のみ示す）の窒化物半導体積層構造部１がストライプ状に整形されるとともに、ｎ型ＧａＮ層２の延長部からなる引き出し部５、ならびに、ｎ型ＧａＮ層２、ｐ型ＧａＮ層３およびｎ型ＧａＮ層４からなる壁面７が同時に形成される。
【００４６】
溝１３の形成は、たとえば、塩素系ガスを用いたドライエッチング（異方性エッチング）によって行なうことができる。さらに、その後必要に応じて、ドライエッチングによってダメージを受けた溝１３内の壁面７を改善するためのウェットエッチング処理を行なってもよい。ウェットエッチング処理を施すことにより、ダメージを受けた表層を除去した壁面７が洗浄されることになる。ウェットエッチングには、フッ酸（ＨＦ）や塩酸（ＨＣｌ）などを用いることが好ましい。これにより、Ｓｉ系の酸化物やＧａの酸化物などが除去され、ダメージの少ない壁面７を得ることができる。壁面７のダメージを低減しておくことにより、領域１０の結晶状態を良好に保つことができ、また、壁面７とゲート絶縁膜８との界面を良好な界面とすることができるので、界面準位を低減することができる。これにより、チャネル抵抗を低減することができるとともに、リーク電流を抑制することができる。なお、ウェットエッチング処理に代えて、低ダメージのドライエッチング処理を適用することもできる。
【００４７】
次いで、窒化物半導体積層構造部１上に、たとえば、ＥＣＲスパッタ法によりゲート絶縁膜８が形成される。ＥＣＲスパッタ法によるゲート絶縁膜８の形成に際しては、まず、窒化物半導体積層構造部１が形成された基板１２が、ＥＣＲ（電子サイクロトロン共鳴）成膜装置に入れられ、たとえば、３０ｅＶ程度のエネルギーを有するＡｒ＋プラズマが数秒間照射される。このＡｒ＋プラズマが照射されることにより、図２Ｃに示すように、ｐ型ＧａＮ層３における壁面７付近の領域が変質してｐ型ＧａＮ層３とは異なる伝導特性を有する、たとえばｐ型ＧａＮ層３よりアクセプタ濃度の低いｐ−型半導体の領域１０が形成される（第４層形成工程）。
【００４８】
その後は、窒化物半導体積層構造部１の全面を覆う絶縁膜（酸化シリコン、酸化ガリウムなど）が形成される。そして、絶縁膜が形成された後、図２Ｄに示すように、絶縁膜の不要部分（ゲート絶縁膜８以外の部分）がエッチングにより除去されことにより、ゲート絶縁膜８が形成される（ゲート絶縁膜形成工程）。
次に、公知のフォトリソグラフィ技術により、ゲート絶縁膜８の上に、ゲート電極９、ドレイン電極６およびソース電極１１を形成すべき領域に開口部を有するフォトレジスト（図示せず）が形成され、これらの電極（９、６、１１）の材料として用いられるメタル（たとえば、白金、アルミニウムなど）がスパッタリング法などにより形成される。その後は、フォトレジストが除去されることにより、メタルの不要部分（電極（９、６、１１）以外の部分）がフォトレジストとともにリフトオフされる。これにより、図２Ｅに示すように、ゲート絶縁膜８を挟んで領域１０と対向するゲート電極９が形成されるとともに、引き出し部５（ｎ型ＧａＮ層２の延長部）の上面に接触するようにドレイン電極６が、また、ｎ型ＧａＮ層４の上面に接触するようにソース電極１１が形成される。
【００４９】
以上により、図１に示す構造の電界効果トランジスタを得ることができる。
なお、ゲート絶縁膜８の形成を、ＥＣＲスパッタ法により行なったが、ＥＣＲスパッタ法に限らず、たとえば、マグネトロンスパッタ法によりゲート絶縁膜８の形成を行なう形成方法がある。また、ゲート絶縁膜８の形成方法や形成条件によっては、ゲート絶縁膜８の形成に際して、ｐ型ＧａＮ層３における壁面７に、たとえば、ｎ型不純物である酸素がイオンインプランテーションされるため、ゲート絶縁膜８の形成時においても、ｐ型ＧａＮ層３における壁面７付近の領域が変質する。つまり、領域１０を形成する工程とゲート絶縁膜８を形成する工程とが同時に並行して行なわれる。
【００５０】
また、ゲート絶縁膜８の形成工程とは別に、ｐ型ＧａＮ層３における壁面７の領域にプラズマや電子線を照射する工程や、ｐ型ＧａＮ層３における壁面７の領域にイオンインプランテーションする工程をさらに設けてもよい。これらの工程によって、ｐ型ＧａＮ層３における壁面７付近の領域を変質させて、ｎ型半導体からなる領域１０を形成することができる。
【００５１】
また、窒化物半導体積層構造部１は、少なくともｎ型のIII族窒化物半導体層、ｐ型不純物を含む伝導特性のIII族窒化物半導体層および、ｎ型のIII族窒化物半導体層を備えていればよく、たとえば、ｎ型ＧａＮ層２、ｐ型ＧａＮ層３およびｎ型ＧａＮ層４に加え、基板１２とｎ型ＧａＮ層２との間にｉ型ＧａＮ層などが接触して形成される構成であってもよい。
【００５２】
また、窒化物半導体積層構造部１を形成するためのエピタキシャル成長法としては、液相エピタキシャル成長、気相エピタキシャル成長または分子線エピタキシャル（ＭＢＥ）成長のいずれの方法が適用されてもよい。
また、図１においては、ｐ型ＧａＮ層３における壁面７にのみ、領域１０が示されているが、実際にはｎ型ＧａＮ層２やｎ型ＧａＮ層４における壁面７にも変質領域が形成されている。ただ、これらｎ型ＧａＮ層２やｎ型ＧａＮ層４における壁面７に変質領域が形成されても、デバイスとしての効果に変化がないので、図１では変質領域を省略している。
【００５３】
さらに、基板１２上にストライプ状に形成された複数の窒化物半導体積層構造部１は、それぞれ単位セルを形成している。複数の窒化物半導体積層構造部１のゲート電極９、ドレイン電極６およびソース電極１１は、それぞれ、図示しない位置で共通接続されている。ドレイン電極６は、隣接する窒化物半導体積層構造部１間で共有することができる。
図３Ａ〜図３Ｅは、図１の電界効果トランジスタの他の製造方法を工程順に示す図解的な断面図である。
【００５４】
この製造方法による製造に際しては、まず、図３Ａに示すように、基板１２の上に、たとえば、ＭＯＣＶＤ成長法によって、順に、ｎ型ＧａＮ層２、ｐ型ＧａＮ層３およびｎ型ＧａＮ層４が成長させられる。こうして、基板１２上に、窒化物半導体積層構造部１が形成される。
窒化物半導体積層構造部１が形成された後には、図３Ｂに示すように、ｃ面（０００１）に対して１５°〜９０°の範囲で傾斜した面方位を有する壁面７が切り出されるように、窒化物半導体積層構造部１がストライプ状にエッチングされる（壁面形成工程）。これにより、ｎ型ＧａＮ層４から、ｐ型ＧａＮ層３を貫通して、ｎ型ＧａＮ層２の層厚中間部に至る断面台形（メサ形状）の溝１３、ならびに、ｎ型ＧａＮ層２、ｐ型ＧａＮ層３およびｎ型ＧａＮ層４からなる壁面７が同時に形成される。なお、溝１３の形成方法は、前述の製造方法の場合と同様である。
【００５５】
次に、図３Ｃに示すように、ｎ型ＧａＮ層２、ｐ型ＧａＮ層３およびｎ型ＧａＮ層４の表面から、たとえば、ｎ型ＧａＮ層１６がエピタキシャル成長させられる（第４層形成工程）。
より具体的には、ｎ型ＧａＮ層１６が成長しやすい条件（成長温度およびチャンバ内圧力など）で、ｎ型ＧａＮ層２、ｐ型ＧａＮ層３およびｎ型ＧａＮ層４を核として、ｎ型ＧａＮ層１６の結晶を成長させる。これにより、ｎ型ＧａＮ層２、ｐ型ＧａＮ層３およびｎ型ＧａＮ層４の各表面から、これらの層の表面に沿って延びるｎ型ＧａＮ層１６が成長する。このｎ型ＧａＮ層１６において、ｐ型ＧａＮ層３における壁面７に接する部分は、ｐ型ＧａＮ層３の伝導特性と異なる、たとえば、ｎ型半導体からなる、領域１０となる。なお、図３Ｃ〜図３Ｅにおいては、説明の便宜上ｎ型ＧａＮ層１６における領域１０を破線で示している。また、ｎ型ＧａＮ層１６をエピタキシャル成長させるときのｎ型不純物としては、ｎ型ＧａＮ層２およびｎ型ＧａＮ層４と同じ不純物、たとえば、Ｓｉを用いればよい。
【００５６】
次いで、図３Ｄに示すように、窒化物半導体積層構造部１上に、たとえば、ＥＣＲスパッタ法によりゲート絶縁膜８が形成され、図３Ｅに示すように、ゲート絶縁膜８を挟んで領域１０と対向するゲート電極９が形成されるとともに、引き出し部５（ｎ型ＧａＮ層２の延長部）の上面に接触するようにドレイン電極６が、また、ｎ型ＧａＮ層４の上面に接触するようにソース電極１１が形成される。
【００５７】
こうして、図１に示す構造と実質的に等価な電界効果トランジスタを得ることができる。
以上のように、この実施形態によれば、ｐ型ＧａＮ層３における壁面７に露出した表面に形成した領域１０に接するようにゲート絶縁膜８を形成する構造を採用することにより、反転層の形成に必要なゲート電圧値を小さくすることができる。その結果、リーチスルーブレークダウンが起こらないようにｐ型ＧａＮ層３のアクセプタ濃度を高くしたまま、ゲート閾値電圧を下げ、良好なトランジスタ動作を行なうことができ、良好なパワーデバイスを実現することができる。
【００５８】
また、領域１０の不純物濃度と膜厚の制御によってノーマリオフ動作が可能であり、ｎ型ＧａＮ層２、ｐ型ＧａＮ層３およびｎ型ＧａＮ層４を積層した縦型のトランジスタ構造なので、大電流を流すことができ、かつ、高耐圧の電界効果トランジスタを実現することもできる。
また、ゲート電極９が、ゲート絶縁膜８を挟んで壁面７における、ｎ型ＧａＮ層２およびｎ型ＧａＮ層４に対向するように形成されているので、領域１０上下のｎ型ＧａＮ層２およびｎ型ＧａＮ層４に広がる空乏層までＭＩＳ構造を構成することができる。そのため、領域１０にチャネルが形成される際、ｎ型ＧａＮ層２およびｎ型ＧａＮ層４に広がる空乏層にも蓄積層が形成され、オン時にこの空乏層に阻害されることなく電流を流すことができる。その結果、オン抵抗をより低減することができる。
【００５９】
図４は、この発明の第２の実施形態に係る電界効果トランジスタの構造を説明するための図解的な断面図である。この図４において、前述の図１に対応する部分には、図１の場合と同一の参照符号を付して示す。
この実施形態では、図１に示す基板１２に代えて導電性基板２１が適用されている。
そして、導電性基板２１の一方表面には、窒化物半導体積層構造部１が配置されている。一方、導電性基板２１の他方表面には、その表面全域を覆うように、ドレイン電極６が導電性基板２１に接触するように形成されている。したがって、この実施形態では、ドレイン電極６は、導電性基板２１を介してｎ型ＧａＮ層２に電気的に接続されることになる。
【００６０】
また、窒化物半導体積層構造部１には、窒化物半導体積層構造部１に形成された壁面７を覆い、さらに、ｎ型ＧａＮ層４の上面におけるソース電極１１が形成される領域を除く領域を覆うようにゲート絶縁膜１７が形成されている。さらに、このゲート絶縁膜１７の上には、ゲート絶縁膜１７を挟んでｐ型ＧａＮ層３に対向するようにゲート電極９が形成されている。その他の構成は、前述の第１の実施形態の場合と同様である。
【００６１】
ｎ型ＧａＮ層２には、その表面全域に渡って導電性基板２１が接触しているから、領域１０を通ってｎ型ＧａＮ層２に供給された電子は、このｎ型ＧａＮ層２の広い範囲を通って導電性基板２１へと向かい、この導電性基板２１を介してドレイン電極６に流れ込む。こうして、電流の集中を抑制することができる。
また、この構成によっても第１の実施形態と同様な動作が可能であり、第１の実施形態と同様な効果を得ることができる。
【００６２】
導電性基板２１としては、たとえば、ＧａＮ基板、ＺｎＯ基板、Ｓｉ基板、ＧａＡｓ基板およびＳｉＣ基板などを適用することができる。この中で、ＧａＮ基板を用いることが好ましい。ＧａＮ基板を導電性基板２１として用いることにより、その表面に形成されるｎ型ＧａＮ層２との格子定数を整合させることができる。したがって、導電性基板２１としてＧａＮ基板を用い、この導電性基板２１の表面にｎ型ＧａＮ層２、ｐ型ＧａＮ層３およびｎ型ＧａＮ層４を順にエピタキシャル成長させることによって、格子欠陥の少ない窒化物半導体積層構造部１を得ることができる。
【００６３】
図５Ａ〜図５Ｅは、図４の電界効果トランジスタの製造方法を工程順に示す図解的な断面図である。
この電界効果トランジスタの製造に際しては、まず、図５Ａに示すように、導電性基板２１の上に、たとえば、ＭＯＣＶＤ成長法によって、順に、ｎ型ＧａＮ層２、ｐ型ＧａＮ層３およびｎ型ＧａＮ層４が成長させられる。こうして、導電性基板２１上に、窒化物半導体積層構造部１が形成される。
【００６４】
窒化物半導体積層構造部１が形成された後には、図５Ｂに示すように、ｃ面（０００１）に対して１５°〜９０°の範囲で傾斜した面方位を有する壁面７が切り出されるように、窒化物半導体積層構造部１がストライプ状にエッチングされる（壁面形成工程）。これにより、ｎ型ＧａＮ層４から、ｐ型ＧａＮ層３を貫通して、ｎ型ＧａＮ層２の層厚中間部に至る断面矩形の溝１３が形成されて、導電性基板２１上に、複数本（図５Ｂには２本のみ示す）の窒化物半導体積層構造部１がストライプ状に整形されるとともに、ｎ型ＧａＮ層２の延長部からなる引き出し部５、ならびに、ｎ型ＧａＮ層２、ｐ型ＧａＮ層３およびｎ型ＧａＮ層４からなる壁面７が同時に形成される。なお、溝１３の形成方法は、第１の実施形態の場合と同様である。
【００６５】
次いで、窒化物半導体積層構造部１上に、たとえば、ＥＣＲスパッタ法によりゲート絶縁膜１７が形成される。なお、ゲート絶縁膜１７の形成方法は、第１の実施形態におけるゲート絶縁膜８の形成方法と同様である。つまり、ゲート絶縁膜１７の形成に際しては、まず、図５Ｃに示すように、Ａｒ＋プラズマが照射されることにより、ｐ型ＧａＮ層３における壁面７付近の領域が変質して、ｐ型ＧａＮ層３とは異なる伝導特性を有する、たとえばｐ型ＧａＮ層３よりアクセプタ濃度の低いｐ−型半導体の領域１０が形成される（第４層形成工程）。そして、図５Ｄに示すように、ゲート絶縁膜１７が形成される（ゲート絶縁膜形成工程）。
【００６６】
次に、図５Ｅに示すように、ゲート電極９およびソース電極１１が、第１の実施形態の場合と同様の形成方法により形成される。また、ドレイン電極６は、導電性基板２１の下面に接触するように形成される。
以上により、図４に示す構造の電界効果トランジスタを得ることができる。
なお、導電性基板２１上にストライプ状に形成された複数の窒化物半導体積層構造部１は、それぞれ単位セルを形成している。複数の窒化物半導体積層構造部１のゲート電極９およびソース電極１１は、それぞれ、図示しない位置で共通接続されている。ドレイン電極６は、導電性基板２１に接触して形成されており、すべてのセルに対して共通の電極となっている。
【００６７】
また、この実施形態においては、図６に示すように、ソース電極１１に代えてドレイン電極６をｎ型ＧａＮ層４の上面に形成し、ドレイン電極６に代えてソース電極１１を導電性基板２１に接触するように形成することにより、ドレイン電極６とソース電極１１との配置位置を入れ替えた構造を採用することができる。
そして、このような構造の電界効果トランジスタを、図７に示すように、導電性材料からなる、たとえば中空略直方体のパッケージ筐体１８に実装することにより、この発明の一実施形態になる窒化物半導体パッケージを得ることができる。
【００６８】
この窒化物半導体パッケージでは、電界効果トランジスタは、パッケージ筐体１８の内部において、ソース電極１１がパッケージ筐体１８の内底面１８Ａに接触するように、また、ドレイン電極６が図示しない外部電極と接続されるように載置されて実装されている。これにより、パッケージ筐体１８を接地線１９により接地しておけば、このパッケージ筐体１８を介してソース電極１１を接地することができる。つまり、ソース電極１１を接地するために、ソース電極１１とパッケージ筐体１８とを接続する接地配線を設ける必要がなく、パッケージの構造を簡略化することができる。さらに、このような簡略化されたパッケージであれば、その組立ても簡単に行なえる。
【００６９】
また、この窒化物半導体パッケージにおいては、導電性基板２１としてＧａＮ基板を採用することが好ましい。ＧａＮ基板は、高い熱伝導率を有するため、ドレイン電極６で発生する熱を、ｎ型ＧａＮ層４、ｐ型ＧａＮ層３、ｎ型ＧａＮ層２、導電性基板２１およびソース電極１１を介してパッケージ筐体１８に効率よく伝え、その熱をパッケージ筐体１８から放散させることができる。
【００７０】
図８は、この発明の第３の実施形態に係る電界効果トランジスタの構造を説明するための図解的な断面図である。この図８において、前述の図１および図４に対応する部分には、図１の場合と同一の参照符号を付して示す。
この実施形態では、後述する窒化物半導体積層構造部１の成長に用いられた基板２０が除去されており、窒化物半導体積層構造部１において、ゲート電極９とは反対側の表面にドレイン電極６が接触して形成されている。より具体的には、ｎ型ＧａＮ層２の下面のほぼ全域を覆うようにドレイン電極６が被着形成されている。したがって、この電界効果トランジスタは、結晶成長に絶縁性基板を用いた場合でも縦型構造の電界効果トランジスタを実現でき、かつ絶縁性基板が除去されているので、トランジスタ動作時における基板の抵抗を減らすことができる。また、ｎ型ＧａＮ層２に流れ込んだ電子は、このｎ型ＧａＮ層２の広い範囲を拡散して流れ、ドレイン電極６へと流れ込む。したがって、電流の集中を抑制することができる。その他の構成は、前述の第１および第２の実施形態の場合と同様である。
【００７１】
図９Ａ〜図９Ｇは、図８の電界効果トランジスタの製造方法を工程順に示す図解的な断面図である。
この電界効果トランジスタの製造に際しては、まず、図９Ａに示すように、基板２０の上に、たとえば、ＭＯＣＶＤ成長法によって、順に、ｎ型ＧａＮ層２、ｐ型ＧａＮ層３およびｎ型ＧａＮ層４が成長させられる。こうして、基板２０上に、窒化物半導体積層構造部１が形成される。
【００７２】
基板２０としては、サファイア基板、ＺｎＯ基板、Ｓｉ基板、ＧａＡｓ基板、ＧａＮ基板、またはＳｉＣ基板を適用することができる。その中でも、ＧａＮ基板を用いることが、各III族窒化物半導体層（２、３、４）との格子定数を整合させる観点から最も好ましい。しかし、たとえばサファイア基板の上に、横方向選択エピタキシャル成長によってＧａＮエピタキシャル成長層（図示せず）を形成し、これを基板２０として用い、前記ＧａＮエピタキシャル成長層上に、ｎ型ＧａＮ層２、ｐ型ＧａＮ層３およびｎ型ＧａＮ層４を順にエピタキシャル成長させてもよい。
【００７３】
窒化物半導体積層構造部１が形成された後には、図９Ｂに示すように、ｃ面（０００１）に対して１５°〜９０°の範囲で傾斜した面方位を有する壁面７が切り出されるように、窒化物半導体積層構造部１がストライプ状にエッチングされる（壁面形成工程）。これにより、ｎ型ＧａＮ層４から、ｐ型ＧａＮ層３を貫通して、ｎ型ＧａＮ層２の層厚中間部に至る断面矩形の溝１３が形成されて、基板１２上に、複数本（図９Ｂには２本のみ示す）の窒化物半導体積層構造部１がストライプ状に整形されるとともに、ｎ型ＧａＮ層２の延長部からなる引き出し部５、ならびに、ｎ型ＧａＮ層２、ｐ型ＧａＮ層３およびｎ型ＧａＮ層４からなる壁面７が同時に形成される。なお、溝１３の形成方法は、第１の実施形態の場合と同様である。
【００７４】
次いで、窒化物半導体積層構造部１上に、たとえば、ＥＣＲスパッタ法によりゲート絶縁膜１７が形成される。なお、ゲート絶縁膜１７の形成方法は、第１の実施形態のゲート絶縁膜８の形成方法と同様である。つまり、ゲート絶縁膜１７の形成に際しては、まず、図９Ｃに示すように、Ａｒ＋プラズマが照射されることにより、ｐ型ＧａＮ層３における壁面７付近の領域が変質して、ｐ型ＧａＮ層３とは異なる伝導特性を有する、たとえばｐ型ＧａＮ層３よりアクセプタ濃度の低いｐ−型半導体の領域１０が形成される。そして、図９Ｄに示すように、ゲート絶縁膜１７が形成される（ゲート絶縁膜形成工程）。
【００７５】
次に、図９Ｅに示すように、ゲート電極９およびソース電極１１が、第１の実施形態の場合と同様の形成方法により形成される。
ゲート電極９およびソース電極１１の形成後、図９Ｆに示すように、基板２０が除去される。基板２０の除去は、基板２０の面からレーザ光を当てて基板２０を剥離するレーザリフトオフ法によって行なうことができるほか、ＣＭＰ（化学的機械的研磨）処理や、エッチング処理によっても行なうことができる。
【００７６】
その後、図９Ｇに示すように、ドレイン電極６が形成される。ドレイン電極６は、この場合、ｎ型ＧａＮ層２に接触して形成される。
以上により、図８に示す構造の電界効果トランジスタを得ることができる。
なお、ストライプ状に形成された複数の窒化物半導体積層構造部１は、それぞれ単位セルを形成している。複数の窒化物半導体積層構造部１のゲート電極９およびソース電極１１は、それぞれ、図示しない位置で共通接続されている。ドレイン電極６は、ｎ型ＧａＮ層２に接触して形成されており、すべてのセルに対して共通の電極となっている。
【００７７】
図１０は、この発明の第４の実施形態に係る電界効果トランジスタの構造を説明するための図解的な断面図である。この図１０において、前述の図１に示された各部に対応する部分には同一の参照符号を付して示す。
この実施形態では、ゲート絶縁膜８は、窒化シリコンと酸化シリコンとの組み合わせからなる。より具体的には、ゲート絶縁膜８は、窒化物半導体積層構造部１の表面全域を覆っており、窒化物半導体積層構造部１の表面に形成された窒化シリコン膜８１と、この窒化シリコン膜８１の上に形成された酸化シリコン膜８２とで構成されている。すなわち、窒化シリコン膜８１が壁面７に接して形成されている。
【００７８】
窒化シリコン膜８１の膜厚は、たとえば、１Å〜１００Åであることが好ましく、１０Å前後であることがさらに好ましい。一方、酸化シリコン膜８２の膜厚は、たとえば、１００Å〜３０００Åであることが好ましく、１０００Å〜２０００Åであることがさらに好ましい。その他の構成は、前述の、第１の実施形態の場合と同様であり、動作もまた、同様である。
【００７９】
壁面７に接する絶縁膜が窒化シリコン膜８１であることから、壁面７における界面電荷を抑制し、オフリーク電流を低減することができる。また、ゲート絶縁膜８を窒化物（窒化シリコン膜８１）だけで構成すると耐圧が低いが、ゲート絶縁膜８を、窒化物（窒化シリコン膜８１）および酸化物（酸化シリコン膜８２）を含む構成とすることにより、耐圧を向上させることができる。その結果、トランジスタ動作を向上させることができる。なお、必要に応じて、酸化窒化シリコン（ＳｉＯＮ）を用いてもよい。酸化窒化シリコンは、窒化シリコンに酸素を混ぜて形成してもよいし、酸化シリコンに窒素を混ぜて形成してもよい。
【００８０】
また、この構成によっても第１の実施形態と同様な動作が可能であり、第１の実施形態と同様な効果を得ることができる。
図１１Ａ〜図１１Ｆは、図１０の電界効果トランジスタの製造方法を工程順に示す図解的な断面図である。
この電界効果トランジスタの製造に際しては、まず、図１１Ａに示すように、基板１２の上に、たとえば、ＭＯＣＶＤ成長法によって、順に、ｎ型ＧａＮ層２、ｐ型ＧａＮ層３およびｎ型ＧａＮ層４が成長させられる。こうして、基板１２上に、窒化物半導体積層構造部１が形成される。
【００８１】
窒化物半導体積層構造部１が形成された後には、図１１Ｂに示すように、ｃ面（０００１）に対して１５°〜９０°の範囲で傾斜した面方位を有する壁面７が切り出されるように、窒化物半導体積層構造部１がストライプ状にエッチングされる（壁面形成工程）。これにより、ｎ型ＧａＮ層４から、ｐ型ＧａＮ層３を貫通して、ｎ型ＧａＮ層２の層厚中間部に至る断面矩形の溝１３が形成されて、基板１２上に、複数本（図１１Ｂには２本のみ示す）の窒化物半導体積層構造部１がストライプ状に整形されるとともに、ｎ型ＧａＮ層２の延長部からなる引き出し部５、ならびに、ｎ型ＧａＮ層２、ｐ型ＧａＮ層３およびｎ型ＧａＮ層４からなる壁面７が同時に形成される。なお、溝１３の形成方法は、第１の実施形態の場合と同様である。
【００８２】
次いで、窒化物半導体積層構造部１上に、たとえば、ＥＣＲスパッタ法によりゲート絶縁膜８が形成される。ＥＣＲスパッタ法によるゲート絶縁膜８の形成に際しては、まず、窒化物半導体積層構造部１が形成された基板１２が、ＥＣＲ成膜装置に入れられ、たとえば、３０ｅＶ程度のエネルギーを有するＡｒ＋プラズマが数秒間照射される。このＡｒ＋プラズマが照射されることにより、図１１Ｃに示すように、ｐ型ＧａＮ層３における壁面７付近の領域が変質してｐ型ＧａＮ層３とは異なる伝導特性を有する、たとえばｐ型ＧａＮ層３よりアクセプタ濃度の低いｐ−型半導体の領域１０が形成される（第４層形成工程）。
【００８３】
その後は、窒化物半導体積層構造部１の全面を覆う窒化シリコン膜８１が形成される。このとき、窒化シリコン膜８１の膜厚が上述した膜厚になるように、窒化シリコンの成膜量が制御される。そして、窒化シリコン膜８１が形成された後、窒化シリコン膜８１の全面を覆う酸化シリコン膜８２が形成される。こうして、窒化シリコン膜８１および酸化シリコン膜８２の積層構造からなるゲート絶縁膜８が形成される。その後は、ゲート絶縁膜８の不要部分（電極（６、１１）が形成される部分）がエッチングにより除去されて、図１１Ｄに示す構成となる。
次に、図１１Ｅに示すように、公知のフォトリソグラフィ技術により、ドレイン電極６およびソース電極１１を形成すべき領域に開口部を有するフォトレジスト（図示せず）が形成され、これらの電極（６、１１）の材料として用いられるメタル（たとえば、白金、アルミニウムなど）がスパッタリング法などにより形成される。その後は、フォトレジストが除去されることにより、メタルの不要部分（電極（６、１１）以外の部分）がフォトレジストと共にリフトオフされる。これにより、引き出し部５の上面に接触するようにドレイン電極６が、また、ｎ型ＧａＮ層４の上面に接触するようにソース電極１１が形成される。ドレイン電極６およびソース電極１１が形成された後には、熱アロイ（アニール処理）が行なわれる。
そして、図１１Ｆに示すように、ドレイン電極６およびソース電極１１の場合と同様の方法により、ゲート絶縁膜８を挟んで壁面７と対向するゲート電極９が形成される。
【００８４】
以上により、図１０に示す構造の電界効果トランジスタを得ることができる。
なお、基板１２上にストライプ状に形成された複数の窒化物半導体積層構造部１は、それぞれ単位セルを形成している。複数の窒化物半導体積層構造部１のゲート電極９、ドレイン電極６およびソース電極１１は、それぞれ、図示しない位置で共通接続されている。ドレイン電極６は、隣接する窒化物半導体積層構造部１間で共有することができる。
【００８５】
図１２は、この発明の第５の実施形態に係る電界効果トランジスタの構造を説明するための図解的な断面図である。この図１２において、前述の図１に示された各部に対応する部分には同一の参照符号を付して示す。
この実施形態では、ｎ型ＧａＮ層２は、基板１２の上に積層された、下側のｎ型ＧａＮ層２０１（下層）と、このｎ型ＧａＮ層２０１に積層された上側のｎ型ＧａＮ層２０２（上層）と、を備えている。
【００８６】
また、ｎ型ＧａＮ層２０２の不純物濃度（この実施形態ではｎ型不純物の濃度）は、たとえば、１０１５〜１０１８ｃｍ−３であり、ｎ型ＧａＮ層２０１の不純物濃度は、たとえば、１０１７〜１０１９ｃｍ−３である。すなわち、ｎ型ＧａＮ層２０２の不純物濃度は、ｎ型ＧａＮ層２０１の不純物濃度より小さい。その他の構成は、前述の、第１の実施形態の場合と同様であり、動作もまた、同様である。
【００８７】
ｎ型ＧａＮ層２０２の不純物濃度が、ｎ型ＧａＮ層２０１の不純物濃度より小さいため、トランジスタが飽和領域で動作するときに空乏層をｎ型ＧａＮ層２０２側に広げることができる。そのため、空乏層がｐ型ＧａＮ層３側に広がることによって発生するリーチスルーブレークダウンを抑制することができる。また、ｎ型ＧａＮ層２０１の不純物濃度がｎ型ＧａＮ層２０２の不純物濃度より大きいので、オン抵抗を下げることができる。
【００８８】
また、この構成によっても第１の実施形態と同様な動作が可能であり、第１の実施形態と同様な効果を得ることができる。
この電界効果トランジスタは、図２Ａ〜２Ｅを参照して説明した方法と類似の方法によって作製することができる。すなわち、基板１２の上に、ｎ型ＧａＮ層２０１およびｎ型ＧａＮ層２０２をこの順にエピタキシャル成長させればよい。
【００８９】
図１３は、この発明の第６の実施形態に係る電界効果トランジスタの構造を説明するための図解的な断面図である。この図１３において、前述の図１に示された各部に対応する部分には同一の参照符号を付して示す。
この実施形態では、前述の実施形態におけるｎ型ＧａＮ層２に代えて、ｎ型ＧａＮ層２０３と、このｎ型ＧａＮ層２０３に積層されたｎ型ＡｌＧａＮ層２０４と、を備えるｎ型窒化物半導体層２００が適用されている。つまり、組成の異なる複数（図１３では２つ）の層によりｎ型窒化物半導体層２００が形成されている。
【００９０】
また、ｎ型ＧａＮ層４に代えて、ｎ型ＧａＮ層４０１と、このｎ型ＧａＮ層４０１に積層されたｎ型ＡｌＧａＮ層４０２と、を備えるｎ型窒化物半導体層４００が適用されている。つまり、組成の異なる複数（図１３では２つ）の層によりｎ型窒化物半導体層４００が形成されている。
そして、引き出し部５は、ｎ型ＡｌＧａＮ層２０４の延長部で形成されており、このｎ型ＡｌＧａＮ層２０４に接触するようにドレイン電極６が形成されている。
【００９１】
また、ソース電極１１は、ｎ型ＡｌＧａＮ層４０２の上面に接触するように形成されている。
また、各ｎ型ＡｌＧａＮ層（２０４，４０２）は、一般的に、ＡｌｘＧａｙＮ（０≦ｘ≦１、０≦ｙ≦１、０≦ｘ＋ｙ≦１）で表わされ、たとえば、Ａｌ０．２Ｇａ０．８Ｎで表わされる。その他の構成は、前述の、第１の実施形態の場合と同様であり、動作もまた、同様である。
【００９２】
上記のように、各ｎ型ＡｌＧａＮ層（２０４，４０２）がＡｌ０．２Ｇａ０．８Ｎで表わされる組成であれば、各ｎ型ＡｌＧａＮ層（２０４，４０２）と、これらに接する各ＧａＮ層（２０３，４０１）との境界部付近には、シートキャリア１×１０１３ｃｍ−３、電子移動度１０００ｃｍ２／Ｖ・ｓの二次元電子ガスが形成される。そのため、その二次元電子ガスによってソース層（ｎ型窒化物半導体層４００）およびドレイン層（ｎ型窒化物半導体層２００）に寄生する抵抗を下げることができ、トランジスタのオン抵抗を低減させることができる。
【００９３】
また、この構成によっても第１の実施形態と同様な動作が可能であり、第１の実施形態と同様な効果を得ることができる。
この電界効果トランジスタは、図２Ａ〜２Ｅを参照して説明した方法と類似の方法によって作製することができる。すなわち、基板１２の上に、ｎ型ＧａＮ層２０３およびｎ型ＡｌＧａＮ層２０４をこの順にエピタキシャル成長させればよい。また、ｐ型ＧａＮ層３の上に、ｎ型ＧａＮ層４０１およびｎ型ＡｌＧａＮ層４０２をこの順にエピタキシャル成長させればよい。
【００９４】
図１４は、この発明の第７の実施形態に係る電界効果トランジスタの構造を説明するための図解的な断面図である。この図１４において、前述の図１に示された各部に対応する部分には同一の参照符号を付して示す。
この実施形態では、窒化物半導体積層構造部１の幅方向中間付近には、ｎ型ＧａＮ層４からｐ型ＧａＮ層３を貫通して、ｎ型ＧａＮ層２の途中部に至る深さのトレンチ３０が形成されている。
【００９５】
トレンチ３０は、断面Ｖ字形に形成されており、その傾斜した側面が、ｎ型ＧａＮ層２、ｐ型ＧａＮ層３およびｎ型ＧａＮ層４に跨がる壁面７を形成している。そして、この壁面７の全域を覆い、さらに、ｎ型ＧａＮ層４の上面においてトレンチ３０の縁部に至る領域に、ゲート絶縁膜８が形成されている。さらに、このゲート絶縁膜８上には、ゲート電極９が形成されている。すなわち、ゲート電極９は、ゲート絶縁膜８を介して前記壁面７、すなわちｎ型ＧａＮ層２、ｐ型ＧａＮ層３およびｎ型ＧａＮ層４に対向しており、さらに、ｎ型ＧａＮ層４の上面においてトレンチ３０の縁部付近にまで延びて形成されている。
【００９６】
また、トレンチ３０は、ドレイン電極６が形成される引き出し部５と別の場所に設けられている。その他の構成は、前述の、第１の実施形態の場合と同様であり、動作もまた、同様である。
ゲート絶縁膜８およびゲート電極９が形成されたトレンチ３０が引き出し部５と別の場所に設けられているため、ドレイン電極６の配置位置に関係なく、トレンチ３０の深さを適宜制御することができる。この制御によって、ゲート電極９に対向するｎ型ＧａＮ層２の表面積を小さくすることができるため、ｎ型ＧａＮ層２における界面電荷を減らすことができる。その結果、オフリーク電流を小さくすることができ、オン抵抗を低減させることができる。また、ソース−ゲート−ドレインが同一表面に、この順で配置されることがないので、オフ特性を向上させることができる。
【００９７】
また、この構成によっても第１の実施形態と同様な動作が可能であり、第１の実施形態と同様な効果を得ることができる。
図１５Ａ〜図１５Ｆは、図１４の電界効果トランジスタの製造方法を工程順に示す図解的な断面図である。
この電界効果トランジスタの製造に際しては、まず、図１５Ａに示すように、基板１２の上に、たとえば、ＭＯＣＶＤ成長法によって、順に、ｎ型ＧａＮ層２、ｐ型ＧａＮ層３およびｎ型ＧａＮ層４が成長させられる。こうして、基板１２上に、窒化物半導体積層構造部１が形成される。
【００９８】
窒化物半導体積層構造部１が形成された後には、図１５Ｂに示すように、窒化物半導体積層構造部１がストライプ状にエッチングされる。すなわち、ｎ型ＧａＮ層４から、ｐ型ＧａＮ層３を貫通して、ｎ型ＧａＮ層２の層厚中間部に至る断面略矩形の溝３１がエッチングによって形成される。また、溝３１が形成されるに伴い、窒化物半導体積層構造部１には、引き出し部５が形成される。
【００９９】
次に、図１５Ｃに示すように、公知のフォトリソグラフィ技術により、ドレイン電極６およびソース電極１１を形成すべき領域に開口部を有するフォトレジスト（図示せず）が形成され、これらの電極（６、１１）の材料として用いられるメタル（たとえば、白金、アルミニウムなど）がスパッタリング法などにより形成される。その後は、フォトレジストが除去されることにより、メタルの不要部分（電極（６、１１）以外の部分）がフォトレジストと共にリフトオフされる。これにより、引き出し部５の上面に接触するようにドレイン電極６が、また、ｎ型ＧａＮ層４の上面に接触するようにソース電極１１が形成される。ドレイン電極６およびソース電極１１が形成された後には、熱アロイ（アニール処理）が行なわれる。
【０１００】
次に、図１５Ｄに示すように、各窒化物半導体積層構造部１の幅方向中間部付近に、断面Ｖ字形のトレンチ３０が、窒化物半導体積層構造部１の長手方向に沿って形成される。
トレンチ３０は、ｃ面（０００１）に対して１５°〜９０°の範囲で傾斜した面方位を有する壁面７（トレンチ３０の側壁）が切り出されるように形成される。また、トレンチ３０の形成位置は、その側壁からｐ型ＧａＮ層３の無転位領域が露出して壁面７を形成するように定められる。
【０１０１】
次いで、窒化物半導体積層構造部１上に、たとえば、ＥＣＲスパッタ法によりゲート絶縁膜８が形成される。ＥＣＲスパッタ法によるゲート絶縁膜８の形成に際しては、まず、窒化物半導体積層構造部１が形成された基板１２が、ＥＣＲ成膜装置に入れられ、たとえば、３０ｅＶ程度のエネルギーを有するＡｒ＋プラズマが数秒間照射される。このＡｒ＋プラズマが照射されることにより、図１５Ｅに示すように、ｐ型ＧａＮ層３における壁面７付近の領域が変質してｐ型ＧａＮ層３とは異なる伝導特性を有する、たとえばｐ型ＧａＮ層３よりアクセプタ濃度の低いｐ−型半導体の領域１０が形成される（第４層形成工程）。
【０１０２】
その後は、窒化物半導体積層構造部１の全面を覆うゲート絶縁膜８が形成され、ゲート絶縁膜８の不要部分（電極（６、１１）の部分）がエッチングにより除去される。
そして、図１５Ｆに示すように、ドレイン電極６およびソース電極１１の場合と同様の方法により、ゲート絶縁膜８を挟んで壁面７と対向するゲート電極９が形成される。
以上により、図１４に示す構造の電界効果トランジスタを得ることができる。
【０１０３】
なお、基板１２上にストライプ状に形成された複数の窒化物半導体積層構造部１は、それぞれ単位セルを形成している。複数の窒化物半導体積層構造部１のゲート電極９、ドレイン電極６およびソース電極１１は、それぞれ、図示しない位置で共通接続されている。ドレイン電極６は、隣接する窒化物半導体積層構造部１間で共有することができる。
【０１０４】
図１６は、この発明の第８の実施形態に係る電界効果トランジスタの構造を説明するための図解的な断面図である。この図１６において、前述の図１５に示された各部に対応する部分には同一の参照符号を付して示す。
この実施形態では、図１５に示した電界効果トランジスタの構成において、図１０に示した電界効果トランジスタと同様に、ゲート絶縁膜８が、窒化シリコン膜８１と酸化シリコン膜８２との積層構造で構成されている。その他の構成は、前述の、第１、第４および第７の実施形態の場合と同様であり、動作もまた、同様である。
【０１０５】
この構成によっても第１の実施形態と同様な動作が可能であり、第１、第４および第７の実施形態と同様な効果を得ることができる。
この電界効果トランジスタは、図１５Ａ〜図１５Ｆを参照して説明した方法と類似の方法によって作製することができる。すなわち、ゲート絶縁膜８を形成する際、窒化シリコン膜８１および酸化シリコン膜８２をこの順で形成すればよい。
【０１０６】
以上、この発明の複数の実施形態について説明したが、この発明はさらに他の実施形態で実施することもできる。
たとえば、上述の実施形態では、第１の実施形態でのみ、図３Ａ〜図３Ｅに示したように、ｎ型ＧａＮ層１６を成長させることによる領域１０の形成方法を示したが、その他の実施形態（第２〜第８の実施形態）に係る電界効果トランジスタにおいても、ｎ型ＧａＮ層１６を成長させることにより領域１０を形成してもよい。
【０１０７】
また、上述の実施形態では、ソース電極１１およびドレイン電極６は、各ｎ型ＧａＮ層（２、４）に接触して形成されるとしたが、各ｎ型ＧａＮ層（２、４）と導通していれば接触していなくてもよく、たとえば、ソース電極１１およびドレイン電極６と各ｎ型ＧａＮ層（２、４）との間にさらにＧａＮ層を介在させてもよい。
また、上述の実施形態では、第２の実施形態でのみ、ソース電極１１とドレイン電極６との配置位置を入れ替えた構成を示したが（図６参照）、その他の実施形態（第１〜第８（第２の実施形態を除く））に係る電界効果トランジスタにおいても、ソース電極１１とドレイン電極６との配置位置を入れ替えた構成にすることができる。
【０１０８】
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【実施例】
【０１０９】
次に、本発明を実施例および比較例に基づいて説明するが、本発明は以下の実施例によって限定されるものではない。
実施例１および比較例１
ｐ型不純物を含む伝導特性のIII族窒化物半導体層（以下、単に「ｐ型窒化物半導体層」とする。）におけるチャネルが形成される領域（図１における領域１０に相当し、以下、単に「チャネル形成領域」とする。）のゲート閾値電圧への影響について確認するために、図１に示した構造を有する電界効果トランジスタについてシミュレーションによる解析を実施した。シミュレーションの条件は以下の通りである。
（実施例１：ｐ型窒化物半導体層の表面にｎ型化処理を施した場合）
ｐ型窒化物半導体層におけるｐ型不純物濃度          １０１８／ｃｍ３
チャネル形成領域の伝導特性                            ｎ型
（ｎ型不純物濃度１０１８／ｃｍ３  チャネル形成領域の膜厚０．０２５μｍ）
ゲート絶縁膜の膜厚                                ５００Å
（比較例１：ｐ型窒化物半導体層の表面にｎ型化処理を施さなかった場合）
ｐ型窒化物半導体層におけるｐ型不純物濃度          １０１８／ｃｍ３
チャネル形成領域の伝導特性                            ｐ型
（ｐ型不純物濃度１０１８／ｃｍ３  チャネル形成領域の膜厚０．０２５μｍ）
ゲート絶縁膜の膜厚                                ５００Å
以上の条件における、シミュレーション結果を図１７に示す。なお、図１７において、実線で示される曲線が実施例１に係る電界効果トランジスタの結果を示し、破線で示される曲線が比較例１に係る電界効果トランジスタの結果を示している。
【０１１０】
図１７に示すように、実施例１の電界効果トランジスタのゲート閾値電圧（トランジスタがオンする電圧）は６Ｖであり、比較例１の電界効果トランジスタのゲート閾値電圧は１６Ｖである。つまり、ｐ型窒化物半導体層のチャネル形成領域がｎ型化されている実施例１の電界効果トランジスタのゲート閾値電圧が、比較例１の電界効果トランジスタのゲート閾値電圧より低くなることが確認された。
【０１１１】
実施例２
基板上に、有機金属気相成長法（ＭＯＣＶＤ法）によりｎ型ＧａＮ層、ｐ型ＧａＮ層およびｎ型ＧａＮ層が順に積層されたｎｐｎ積層構造からなるＧａＮ窒化物半導体積層構造部を形成した後、最表面のｎ型ＧａＮ層の上部にマグネトロンスパッタ法によりＳｉＯ２を３５０ｎｍ成膜した。次いで、このＳｉＯ２の上にレジストを塗布し、公知のフォトリソグラフィ技術によりパターニングした。そして、ＣＦ４を用いたドライエッチングにより、ＳｉＯ２を選択的にエッチングし、その後、アッシングによりレジストを除去した。
【０１１２】
レジストの除去後、Ｃｌ２／ＳｉＣｌ４を用いたドライエッチングにより、ＧａＮを選択的にエッチングし、その後、ＢＨＦによってＳｉＯ２を除去した。
その後、ＧａＮ窒化物半導体積層構造部が形成された基板をＥＣＲ（電子サイクロトロン共鳴）成膜装置に入れ、４００ｅＶのエネルギーをもつＡｒ＋プラズマをターゲット（Ｓｉ）に照射した。一方、ＧａＮからなるサンプルには、３０ｅＶ程度のＡｒ＋プラズマを照射しながら、ＧａＮ窒化物半導体積層構造部の表面にＳｉＯ２膜（ゲート絶縁膜）を形成した。ＳｉＯ２膜の形成初期段階において、ターゲットから酸素が弾き出されて１００ｅＶ程度のエネルギーでｐ型ＧａＮ層にインプランテーションされた。これにより、ｐ型ＧａＮ層の表面に数ｎｍ程度のｎ型化された半導体からなる領域が形成された。
【０１１３】
そして、ＳｉＯ２膜を挟んでｐ型ＧａＮ層に対向するようにゲート電極を設け、さらに、ｐ型ＧａＮ層の上側のｎ型ＧａＮ層にソース電極、下側のｎ型ＧａＮ層にドレイン電極をそれぞれ設けることにより電界効果トランジスタを作製した。
実施例３
ＳｉＯ２膜（ゲート絶縁膜）をマグネトロンスパッタ法により形成したことを除いては、実施例２と同様の方法により電界効果トランジスタを作製した。マグネトロンスパッタ法によるＳｉＯ２膜の形成に際しては、まず、ＧａＮ窒化物半導体積層構造部が形成された基板を対向電極型の装置に入れ、その対向電極型の装置内にＡｒ＋プラズマを生成させた。次いで、ターゲット（ＳｉＯ２）に３００Ｖの電圧を印加し、生成したＡｒ＋プラズマをターゲットに照射した。これにより、ＳｉＯ２をスパッタリングして、ＧａＮ窒化物半導体積層構造部の表面にＳｉＯ２膜（ゲート絶縁膜）を形成した。このとき、ターゲットから酸素が弾き出されて３００ｅＶのエネルギーでｐ型ＧａＮ層にインプランテーションされた。これにより、ｐ型ＧａＮ層の表面にｎ型化された半導体からなる領域が形成された。
【０１１４】
実施例４
実施例２と同様の電界効果トランジスタの作製方法に加え、各電極（ゲート、ソース、ドレイン）を形成する前に、ｐ型ＧａＮ層の表面にイオンインプランテーションを行なった。イオンインプランテーションに際しては、まず、窒化物半導体素子全体に、Ｓｉイオンを加速エネルギー８０ｅＶ、注入量１０１５／ｃｍ２で室温イオン注入した後、１２００℃で熱処理を行なった。これにより、ｐ型ＧａＮ層の表面にｎ型化された半導体からなる領域が形成された。なお、この実施例４において、Ｓｉイオンの代わりにＯイオンを使用しても、ｐ型ＧａＮ層の表面にｎ型化された半導体からなる領域を形成できる。
【０１１５】
実施例５
実施例２と同様の電界効果トランジスタの作製方法に加え、各電極（ゲート、ソース、ドレイン）を形成する前に、ｐ型ＧａＮ層の表面に電子線を照射した。電子線の照射に際しては、まず、窒化物半導体素子全体に３０ｅＶの加速電圧で電子線を６０秒間照射した。これにより、ｐ型ＧａＮ層の表面にｎ型化された半導体からなる領域が形成された。なお、この電子線としては、プラズマを用いてもよく、その場合には、ＥＣＲ（電子サイクロトロン共鳴）によって生成された電子を用いることができる。
【０１１６】
実施例６
実施例２と同様の方法により、基板上にＧａＮ窒化物半導体積層構造部を形成し、さらに、このＧａＮ窒化物半導体積層構造部をドライエッチングした。ドライエッチングの後、ＭＯＣＶＤ法（有機金属化学気相成長法）により、ＧａＮ窒化物半導体積層構造部の表面から、不純物をほとんど含まないＧａＮ層を１０ｎｍ成長させた。その後は、実施例２と同様の方法により、ゲート絶縁膜、ゲート電極、ソース電極およびドレイン電極を形成した。不純物をほとんど含まないＧａＮ層が成長することにより、ｐ型ＧａＮ層の表面には、ｉ型半導体からなる領域が形成された。
【０１１７】
比較例２
ＳｉＯ２膜（ゲート絶縁膜）をＰＥＣＶＤ法（プラズマエンハンスト化学気相堆積法）により形成したことを除いては、実施例２と同様の方法により電界効果トランジスタを作製した。
ゲート電圧−ドレイン電流特性測定
実施例２、実施例３および比較例２について、ゲート電圧−ドレイン電流特性を測定した。実施例２および比較例２の結果を図１８に示す。また、実施例３および比較例２の結果を図１９に示す。図１８に示すように、実施例２の電界効果トランジスタのゲート閾値電圧（素子がオンする電圧）は２．９６Ｖであり、比較例２の電界効果トランジスタのゲート閾値電圧は２５．５Ｖである。また、図１９に示すように、実施例３の電界効果トランジスタのゲート閾値電圧は５．１２Ｖであり、比較例２の電界効果トランジスタのゲート閾値電圧は図１８と同様に２５．５Ｖである。これにより、ｐ型ＧａＮ層の表面にｎ型化された半導体からなる領域が形成された電界効果トランジスタのゲート閾値電圧が低くなることが確認された。
【図面の簡単な説明】
【０１１８】
【図１】この発明の第１の実施形態に係る電界効果トランジスタの構造を説明するための図解的な断面図である。
【図２Ａ】図１の電界効果トランジスタの製造方法を工程順に示す図解的な断面図である。
【図２Ｂ】図１の電界効果トランジスタの製造方法を工程順に示す図解的な断面図であって、図２Ａの次の工程を示す図である。
【図２Ｃ】図１の電界効果トランジスタの製造方法を工程順に示す図解的な断面図であって、図２Ｂの次の工程を示す図である。
【図２Ｄ】図１の電界効果トランジスタの製造方法を工程順に示す図解的な断面図であって、図２Ｃの次の工程を示す図である。
【図２Ｅ】図１の電界効果トランジスタの製造方法を工程順に示す図解的な断面図であって、図２Ｄの次の工程を示す図である。
【図３Ａ】図１の電界効果トランジスタの他の製造方法を工程順に示す図解的な断面図である。
【図３Ｂ】図１の電界効果トランジスタの他の製造方法を工程順に示す図解的な断面図であって、図３Ａの次の工程を示す図である。
【図３Ｃ】図１の電界効果トランジスタの他の製造方法を工程順に示す図解的な断面図であって、図３Ｂの次の工程を示す図である。
【図３Ｄ】図１の電界効果トランジスタの他の製造方法を工程順に示す図解的な断面図であって、図３Ｃの次の工程を示す図である。
【図３Ｅ】図１の電界効果トランジスタの他の製造方法を工程順に示す図解的な断面図であって、図３Ｄの次の工程を示す図である。
【図４】この発明の第２の実施形態に係る電界効果トランジスタの構造を説明するための図解的な断面図である。
【図５Ａ】図４の電界効果トランジスタの製造方法を工程順に示す図解的な断面図である。
【図５Ｂ】図４の電界効果トランジスタの製造方法を工程順に示す図解的な断面図であって、図５Ａの次の工程を示す図である。
【図５Ｃ】図４の電界効果トランジスタの製造方法を工程順に示す図解的な断面図であって、図５Ｂの次の工程を示す図である。
【図５Ｄ】図４の電界効果トランジスタの製造方法を工程順に示す図解的な断面図であって、図５Ｃの次の工程を示す図である。
【図５Ｅ】図４の電界効果トランジスタの製造方法を工程順に示す図解的な断面図であって、図５Ｄの次の工程を示す図である。
【図６】図４に示す電界効果トランジスタの変形例に係る電界効果トランジスタの構造を説明するための図解的な断面図である。
【図７】図６に示す電界効果トランジスタをパッケージ筐体に実装した状態を示す断面図である。
【図８】この発明の第３の実施形態に係る電界効果トランジスタの構造を説明するための図解的な断面図である。
【図９Ａ】図８の電界効果トランジスタの製造方法を工程順に示す図解的な断面図である。
【図９Ｂ】図８の電界効果トランジスタの製造方法を工程順に示す図解的な断面図であって、図９Ａの次の工程を示す図である。
【図９Ｃ】図８の電界効果トランジスタの製造方法を工程順に示す図解的な断面図であって、図９Ｂの次の工程を示す図である。
【図９Ｄ】図８の電界効果トランジスタの製造方法を工程順に示す図解的な断面図であって、図９Ｃの次の工程を示す図である。
【図９Ｅ】図８の電界効果トランジスタの製造方法を工程順に示す図解的な断面図であって、図９Ｄの次の工程を示す図である。
【図９Ｆ】図８の電界効果トランジスタの製造方法を工程順に示す図解的な断面図であって、図９Ｅの次の工程を示す図である。
【図９Ｇ】図８の電界効果トランジスタの製造方法を工程順に示す図解的な断面図であって、図９Ｆの次の工程を示す図である。
【図１０】この発明の第４の実施形態に係る電界効果トランジスタの構造を説明するための図解的な断面図である。
【図１１Ａ】図１０の電界効果トランジスタの製造方法を工程順に示す図解的な断面図である。
【図１１Ｂ】図１０の電界効果トランジスタの製造方法を工程順に示す図解的な断面図であって、図１１Ａの次の工程を示す図である。
【図１１Ｃ】図１０の電界効果トランジスタの製造方法を工程順に示す図解的な断面図であって、図１１Ｂの次の工程を示す図である。
【図１１Ｄ】図１０の電界効果トランジスタの製造方法を工程順に示す図解的な断面図であって、図１１Ｃの次の工程を示す図である。
【図１１Ｅ】図１０の電界効果トランジスタの製造方法を工程順に示す図解的な断面図であって、図１１Ｄの次の工程を示す図である。
【図１１Ｆ】図１０の電界効果トランジスタの製造方法を工程順に示す図解的な断面図であって、図１１Ｅの次の工程を示す図である。
【図１２】この発明の第５の実施形態に係る電界効果トランジスタの構造を説明するための図解的な断面図である。
【図１３】この発明の第６の実施形態に係る電界効果トランジスタの構造を説明するための図解的な断面図である。
【図１４】この発明の第７の実施形態に係る電界効果トランジスタの構造を説明するための図解的な断面図である。
【図１５Ａ】図１４の電界効果トランジスタの製造方法を工程順に示す図解的な断面図である。
【図１５Ｂ】図１４の電界効果トランジスタの製造方法を工程順に示す図解的な断面図であって、図１５Ａの次の工程を示す図である。
【図１５Ｃ】図１４の電界効果トランジスタの製造方法を工程順に示す図解的な断面図であって、図１５Ｂの次の工程を示す図である。
【図１５Ｄ】図１４の電界効果トランジスタの製造方法を工程順に示す図解的な断面図であって、図１５Ｃの次の工程を示す図である。
【図１５Ｅ】図１４の電界効果トランジスタの製造方法を工程順に示す図解的な断面図であって、図１５Ｄの次の工程を示す図である。
【図１５Ｆ】図１４の電界効果トランジスタの製造方法を工程順に示す図解的な断面図であって、図１５Ｅの次の工程を示す図である。
【図１６】この発明の第８の実施形態に係る電界効果トランジスタの構造を説明するための図解的な断面図である。
【図１７】実施例１および比較例１の電界効果トランジスタのゲート電圧−ドレイン電流特性を示すシミュレーションデータである。
【図１８】実施例２および比較例２の電界効果トランジスタのゲート電圧−ドレイン電流特性を示す図である。
【図１９】実施例３および比較例２の電界効果トランジスタのゲート電圧−ドレイン電流特性を示す図である。
【符号の説明】
【０１１９】
１      窒化物半導体積層構造部
２      ｎ型ＧａＮ層
３      ｐ型ＧａＮ層
４      ｎ型ＧａＮ層
６      ドレイン電極
７      壁面
８      ゲート絶縁膜
９      ゲート電極
１０    領域
１１    ソース電極
１２    基板
１６    ｎ型ＧａＮ層
１７    ゲート絶縁膜
１８    パッケージ筐体
２０    基板
２１    導電性基板
３０    トレンチ
８１    窒化シリコン膜
８２    酸化シリコン膜
２００  ｎ型窒化物半導体層
２０１  ｎ型ＧａＮ層
２０２  ｎ型ＧａＮ層
２０３  ｎ型ＧａＮ層
２０４  ｎ型ＡｌＧａＮ層
４００  ｎ型窒化物半導体層
４０１  ｎ型ＧａＮ層
４０２  ｎ型ＡｌＧａＮ層
【図１】
2008205414.tif 000004
【図２Ａ】
2008205414.tif 000005
【図２Ｂ】
2008205414.tif 000006
【図２Ｃ】
2008205414.tif 000007
【図２Ｄ】
2008205414.tif 000008
【図２Ｅ】
2008205414.tif 000009
【図３Ａ】
2008205414.tif 000010
【図３Ｂ】
2008205414.tif 000011
【図３Ｃ】
2008205414.tif 000012
【図３Ｄ】
2008205414.tif 000013
【図３Ｅ】
2008205414.tif 000014
【図４】
2008205414.tif 000015
【図５Ａ】
2008205414.tif 000016
【図５Ｂ】
2008205414.tif 000017
【図５Ｃ】
2008205414.tif 000018
【図５Ｄ】
2008205414.tif 000019
【図５Ｅ】
2008205414.tif 000020
【図６】
2008205414.tif 000021
【図７】
2008205414.tif 000022
【図８】
2008205414.tif 000023
【図９Ａ】
2008205414.tif 000024
【図９Ｂ】
2008205414.tif 000025
【図９Ｃ】
2008205414.tif 000026
【図９Ｄ】
2008205414.tif 000027
【図９Ｅ】
2008205414.tif 000028
【図９Ｆ】
2008205414.tif 000029
【図９Ｇ】
2008205414.tif 000030
【図１０】
2008205414.tif 000031
【図１１Ａ】
2008205414.tif 000032
【図１１Ｂ】
2008205414.tif 000033
【図１１Ｃ】
2008205414.tif 000034
【図１１Ｄ】
2008205414.tif 000035
【図１１Ｅ】
2008205414.tif 000036
【図１１Ｆ】
2008205414.tif 000037
【図１２】
2008205414.tif 000038
【図１３】
2008205414.tif 000039
【図１４】
2008205414.tif 000040
【図１５Ａ】
2008205414.tif 000041
【図１５Ｂ】
2008205414.tif 000042
【図１５Ｃ】
2008205414.tif 000043
【図１５Ｄ】
2008205414.tif 000044
【図１５Ｅ】
2008205414.tif 000045
【図１５Ｆ】
2008205414.tif 000046
【図１６】
2008205414.tif 000047
【図１７】
2008205414.tif 000048
【図１８】
2008205414.tif 000049
【図１９】
2008205414.tif 000050