(57)【要約】【課題】半導体装置において、圧縮応力の作用が異なる活性領域を、半導体基板上に選択的に作り分ける技術を提供する【解決手段】半導体基板１の主面上に堆積、開口した第１絶縁膜Ｚ１をエッチングマスクとして、半導体基板１にエッチングを施すことで第１溝部Ｔ１を形成する。その後、第１溝部Ｔ１を第２絶縁膜Ｚ２０を埋め込んだ後、熱吸収膜２を堆積し、第１領域Ｒ１には熱吸収膜２を残し、第２領域Ｒ２では熱吸収膜２を除去するようにパターニングする。次に、熱吸収膜２をランプＬによって熱処理することで、第１領域Ｒ１の第２絶縁膜Ｚ２０を選択的に熱処理する。【選択図】図２
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【特許請求の範囲】
【請求項１】
（ａ）半導体基板の主面に、分離部形成用の絶縁膜を形成する工程と、
（ｂ）前記（ａ）工程後、前記半導体基板の主面および前記分離部形成用の絶縁膜を覆うように熱吸収膜を堆積する工程と、
（ｃ）前記（ｂ）工程後の前記熱吸収膜を、第１領域には残し、第２領域では除去するように加工する工程と、
（ｄ）前記（ｃ）工程後、前記熱吸収膜に熱エネルギーを供給することにより、前記第１領域に形成された前記分離部形成用の絶縁膜を、選択的に加熱する工程とを有することを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記（ｄ）工程後、前記（ｄ）工程により加熱された前記分離部形成用の絶縁膜に囲まれた活性領域に、ホールをキャリアとする第１素子を形成する工程を有することを特徴とする半導体装置の製造方法。
【請求項３】
（ａ）半導体基板の主面上に第１絶縁膜を堆積した後、前記第１絶縁膜に対してエッチング処理を施すことにより、前記第１絶縁膜を選択的に除去する工程と、
（ｂ）前記（ａ）工程後に形成された前記第１絶縁膜をエッチングマスクとして、前記半導体基板に対してエッチング処理を施すことにより、前記半導体基板に第１溝部を形成する工程と、
（ｃ）前記（ｂ）工程後、前記半導体基板の主面上の前記第１絶縁膜および前記第１溝部を覆うように分離部形成用の第２絶縁膜を堆積する工程と、
（ｄ）前記第２絶縁膜が前記第１溝部内に残されるように、前記第２絶縁膜を部分的に除去することにより、前記第１溝部内に分離部を形成する工程と、
（ｅ）前記（ｄ）工程後の前記第１絶縁膜および前記第２絶縁膜上に、熱吸収膜を堆積する工程と、
（ｆ）前記（ｅ）工程後の前記熱吸収膜を、第１領域には残し、第２領域では除去するように加工する工程と、
（ｇ）前記（ｆ）工程後、前記熱吸収膜に熱エネルギーを供給することにより、前記第１領域に形成された前記第２絶縁膜を、選択的に加熱する工程とを有することを特徴とする半導体装置の製造方法。
【請求項４】
請求項３記載の半導体装置の製造方法において、
前記（ｇ）工程後、前記（ｇ）工程により加熱された前記第２絶縁膜に囲まれた活性領域に、ホールをキャリアとする第１素子を形成する工程を有することを特徴とする半導体装置の製造方法。
【請求項５】
請求項３記載の半導体装置の製造方法において、
（ｈ）前記（ｇ）工程後、前記第２絶縁膜に対してエッチング処理を施すことにより、前記第２領域に形成された前記第２絶縁膜を選択的に除去することで、第２溝部を形成する工程と、
（ｉ）前記（ｈ）工程後、前記第２溝部に第２素子を形成する工程とを有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造技術に関し、特に、半導体基板上において、素子を形成する活性領域を絶縁分離するための絶縁膜を備える半導体装置の製造に適用して有効な技術に関するものである。
【背景技術】
【０００２】
半導体装置において、半導体素子を作り込む活性領域を絶縁分離する溝型の絶縁膜（ＳＴＩ：Shallow Trench Isolation）が利用されている。単結晶シリコンを基板とする多くの半導体集積回路に利用されるＳＴＩにおいて、溝の中に堆積する絶縁膜としては、主にシリコン酸化膜が用いられている。
【０００３】
シリコン酸化膜は、単結晶シリコン基板に比べて熱膨張率が低いため、ＳＴＩは周囲のシリコン基板に圧縮応力を作用することが分かっている。更に、シリコン基板に圧縮応力が作用した場合、ホールの移動度が向上し、電子の移動度が低下することも明らかにされている。
【０００４】
即ち、活性領域に形成する半導体素子、特にＭＩＳ（Metal Insulator Semiconductor）型電界効果トランジスタ（以下単にトランジスタ）にとって、このような圧縮応力の作用は、ｐチャネル型トランジスタのキャリア移動度を向上させ、ｎチャネル型トランジスタのキャリア移動度を低下させることになる。
【０００５】
これに関し、ＳＴＩを用いて活性領域への圧縮応力の作用を制御することで、ｐチャネル型トランジスタの駆動力を増加させる技術などが、例えば特開２００６−１２８４７７号公報（特許文献１）や特開２００６−２５３１７４号公報（特許文献２）などで公示されている。
【特許文献１】特開２００６−１２８４７７号公報
【特許文献２】特開２００６−２５３１７４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明者は、半導体装置において、ＳＴＩを用いて活性領域の圧縮応力を制御し、キャリア移動度の高いトランジスタを形成する上記の技術において、以下の課題を見出した。
【０００７】
例えば、ｐチャネル型トランジスタを形成する活性領域に圧縮応力を作用させて、キャリア移動度を上げようとする場合には、同じ圧縮応力の作用が電子にとっては移動度を下げる働きがあることを考慮しなければならない。従って、キャリアが電子であるｎチャネル型トランジスタを形成した活性領域には、圧縮応力が作用しないようにしなければならない。
【０００８】
即ち、圧縮応力が作用する領域と作用しない領域とを、同一半導体基板上で個別に作り分ける技術を要求しているのである。
【０００９】
ここで、本発明者らが検討した上記特許文献１または２の方法は、ＳＴＩに局所的な拡幅部を設けたり、ＳＴＩ内部の絶縁物を多層構造としてその一部の結晶構造をイオン注入によって破壊したりするなど、ＳＴＩの構造を加工するものであった。
【００１０】
一方、ＣＭＯＳ論理構成を基本とした現在の半導体集積回路においては、ｎチャネル型、ｐチャネル型両トランジスタは、互いに隣り合う狭い領域に混在している。そして、上記の例のような、ＳＴＩ構造を加工することで圧縮応力を制御する方法は、いずれも多数の構成部分を要する複雑なものであり、狭い領域でこれを作り分ける技術としては必ずしも適していない。
【００１１】
本発明の目的は、半導体装置において、圧縮応力の作用が異なる活性領域を、半導体基板上に選択的に作り分ける技術を提供することにある。
【００１２】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１３】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１４】
半導体基板上に分離部を形成した後、熱吸収膜を堆積、パターニングすることで、熱吸収膜を残した第１領域と、除去した第２領域とを形成し、その後、熱吸収膜を熱処理することで、第１領域の分離部を選択的に熱処理する工程を含むものである。
【発明の効果】
【００１５】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１６】
即ち、半導体装置において、圧縮応力の作用が異なる活性領域を、半導体基板上に選択的に作り分けることができる。
【発明を実施するための最良の形態】
【００１７】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付すようにし、その繰り返しの説明は可能な限り省略するようにしている。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００１８】
（実施の形態１）
本発明の実施の形態１では、半導体基板上に圧縮応力の作用する活性領域と、圧縮応力の作用しない活性領域とを作り分けることで、ｎチャネル型トランジスタのキャリア移動度を低下させることなく、キャリア移動度の高いｐチャネル型トランジスタを形成する技術を示す。これには図１〜図５を用いて説明する。
【００１９】
本工程は、半導体基板上にＳＴＩ構造を形成することから始まる。まず、図１に示すように、シリコン単結晶からなる半導体基板１の主面上に、例えば薄い酸化シリコン膜を熱酸化などにより形成した後、窒化シリコンからなる絶縁膜（第１絶縁膜）Ｚ１（以下、窒化シリコン膜と記す）を、化学気相成長（ＣＶＤ：Chemical Vapor Deposition）法などにより堆積する。後にＳＴＩを形成する半導体基板１上の窒化シリコン膜Ｚ１を、フォトリソグラフィ法によってエッチング除去する。その後、残った窒化シリコン膜Ｚ１をエッチングマスクとして、半導体基板１にエッチングを施すことで、溝（第１溝部）Ｔ１を形成する。次に、半導体基板１上に、酸化シリコンからなる分離部形成用の絶縁膜（第２絶縁膜）Ｚ２０（以下、ＳＴＩ酸化膜と記す）を形成し、その後、窒化シリコン膜Ｚ１が残る程度まで表面研磨する。これにより、溝Ｔ１の中をＳＴＩ酸化膜Ｚ２０で埋め込んだＳＴＩ構造（分離部）が形成される。通常は、更なる表面研磨とエッチバックとにより、半導体基板１の表面より上の堆積膜は除去するが、本実施の形態１においてこの段階では、除去せずに残しておく。
【００２０】
その後、窒化シリコン膜Ｚ１およびＳＴＩ酸化膜Ｚ２０上に、熱吸収膜２を堆積する。そして、この熱吸収膜２をフォトリソグラフィ法によってパターニングし、熱吸収膜２を残した第１領域Ｒ１と、熱吸収膜２を除去した第２領域Ｒ２とを形成する。従って、第１領域Ｒ１では、窒化シリコン膜Ｚ１およびＳＴＩ酸化膜Ｚ２０が、熱吸収膜２に覆われることになる。ここで、熱吸収膜２とは、特定波長の光の吸収率が高いことを特徴とする膜であり、例えばカーボン膜や、シリサイド膜などを用いる。
【００２１】
次に、高速熱処理（ＲＴＰ：Rapid Thermal Process）であるランプ加熱方式により、半導体基板１に熱処理を施す。具体的には、図２に示すように、半導体基板１にランプＬを照射する。ここでは、ランプＬとして、熱吸収膜２が吸収しやすい波長を持つ光を照射することで、熱吸収膜２に熱エネルギーを供給することができる。即ち、先の工程で熱吸収膜２を除去せずに残した第１領域Ｒ１を、選択的に熱処理することができるのである。
【００２２】
ここで、ＳＴＩ酸化膜Ｚ２０は、熱処理を施すことで高密度化（緻密化）され、堆積したままの酸化シリコンに比して強い圧縮応力を、周辺の半導体基板１に作用させる効果があることを、本発明者らが見出している。
【００２３】
即ち、図３に示すように、第１領域Ｒ１の活性領域Ａ１（以下、第１活性領域）は、熱処理により緻密化されたＳＴＩ酸化膜Ｚ２１により分離されていることから、第２領域Ｒ２の活性領域Ａ２（以下、第２活性領域）に比べ、強い圧縮応力Ｆが作用していることになる。
【００２４】
そこで、図４に示すように、圧縮応力Ｆの作用する第１活性領域Ａ１にｐチャネル型トランジスタＱｐ（第１素子）、圧縮応力Ｆの作用しない第２活性領域Ａ２にｎチャネル型トランジスタＱｎを形成する（詳細な工程は後に記す）。これにより、ｎチャネル型トランジスタＱｎのキャリア移動度を下げることなく、ｐチャネル型トランジスタＱｐのキャリア移動度を高めることが可能となる。
【００２５】
通常、半導体集積回路の中で密接するｎチャネル型、ｐチャネル型トランジスタを形成するための活性領域を分離するＳＴＩ酸化膜を、個々に選択的に熱処理することは、その精度の点で困難である。一方、本実施の形態１によれば、熱処理を施す領域の分解能は熱吸収膜２のパターニング精度によって決まり、通常のフォトリソグラフィ法によるパターニングでも、個々のＳＴＩ酸化膜を選択的に熱処理する精度は十分に確保できるのである。
【００２６】
ところで、前述のように、本実施の形態１では、半導体基板１に溝Ｔ１を形成するためのエッチングマスクとして用いた窒化シリコン膜Ｚ１を残し、その上から熱吸収膜２を堆積、熱処理した。ここで、この窒化シリコン膜Ｚ１をエッチバックして活性領域Ａ１，Ａ２を露出させてから、熱吸収膜２を堆積、熱処理を施し、トランジスタＱｐ，Ｑｎを形成するという手順でも、同様の効果が反映された半導体装置を製造することができる。一方、ＳＴＩ酸化膜Ｚ２０においては、堆積後なるべく早い段階で熱処理を施した方が、圧縮応力Ｆの作用が後の工程に耐え、効果が消失し難いことを、本発明者らは見出している。更に、熱吸収膜２を堆積後、フォトリソグラフィ法による加工を施す際には、下の層または基板表面にダメージや汚染を生じさせることが懸念される。従って、上記二点を考慮すれば、窒化シリコン膜Ｚ１を残して熱吸収膜２を堆積、パターニング、熱処理を施し、その後に同層をエッチバックするという、本実施の形態１で示した手順が最良であるといえる。
【００２７】
以後、トランジスタを形成する工程は、周知の製造方法を用いて、以下に示すような手順で行う。
【００２８】
まず、半導体基板１の表面よりも上面にある窒化シリコン膜Ｚ１およびＳＴＩ酸化膜Ｚ２０，Ｚ２１の一部をエッチバックにより除去し、図４に示すように、各活性領域Ａ１，Ａ２を露出させる。次に、半導体基板１上の第１活性領域Ａ１を含むようにｎ型半導体領域のウェルｎ１１を、第２活性領域Ａ２を含むようにｐ型半導体領域のウェルｐ１１を、それぞれイオン注入法などにより個別に形成する。その後、ゲート絶縁膜Ｚ３１，ゲート導電膜Ｍ１１を堆積し、フォトリソグラフィ法によってゲートＧ１１に加工する。このゲートＧ１１はチャネルの極性に依らないので、第１活性領域Ａ１に形成するｐチャネル型トランジスタＱｐと、第２活性領域Ａ２に形成するｎチャネル型トランジスタＱｎとで一括して形成できる。個別に形成する必要がある場合には、第１領域Ｒ１または第２領域Ｒ２のどちらかをレジストマスクなどで保護しておき、同様の手法で別々に形成することになる（図示しない）。
【００２９】
その後、それぞれのトランジスタの、ソース／ドレインとなる領域を第１活性領域Ａ１と第２活性領域Ａ２とで個々に形成する。例えば、第１活性領域Ａ１のｐチャネル型トランジスタＱｐを形成する際には、先に第２活性領域Ａ２を含む第２領域Ｒ２はレジストマスクなどにより保護しておく（図示しない）。そして、イオン注入法などによって、第１活性領域Ａ１にｐ型半導体領域ｐ２１を形成する。その後、第１領域を保護しておき、同様にして第２活性領域Ａ２にｎ型半導体領域ｎ２１を形成する。
【００３０】
次に、それぞれのトランジスタＱｐ，ＱｎのゲートＧ１１の側壁に、絶縁体からなるスペーサ絶縁膜Ｚ４１を形成する。これらは、少なくともゲートＧ１１を覆うことのできる厚さ分だけ、絶縁膜Ｚ４１を堆積し、エッチバックすることで形成する。
【００３１】
次の工程では、図５に示すように、各トランジスタＱｐ，Ｑｎを含め、各素子への配線を施す。まず、各端子（トランジスタではゲート、ソース、ドレイン）と配線とのオーミック接続を目的としたシリサイド層３を形成する。シリサイド層３は、対象となる金属（例えばコバルト）をスパッタ法などにより堆積し、熱処理を施した後、余分な金属を除去することで形成できる。その後、素子を保護する絶縁保護膜Ｚ５として窒化シリコン膜を、配線層の層間絶縁膜として酸化シリコン膜Ｚ６を、それぞれＣＶＤ法などによって堆積する。
【００３２】
続いて、層間絶縁膜としての酸化シリコン膜Ｚ６にコンタクトホールを形成した後、金属（例えばタングステン）膜を堆積し、表面研磨を施すことで、各素子への金属コンタクトプラグＭ２を形成する。その後、配線層を形成するための絶縁膜として酸化シリコン膜Ｚ７を形成し、配線パターンをフォトリソグラフィ法により形成する。そして、配線金属（例えば銅）をスパッタ法などにより堆積し、表面研磨を施すことで、配線パターン中に金属配線Ｍ３を形成する。以後、同様の工程を繰り返し、上部金属配線を形成していく（図示しない）ことで、本実施の形態１による半導体装置が完成する。
【００３３】
以上のように、熱吸収膜２をフォトリソグラフィ法によってパターニングすることで、ＳＴＩ酸化膜Ｚ２０の選択的な熱処理が可能となる。これにより、同一半導体基板１上において、圧縮応力Ｆの作用する活性領域Ａ１と、圧縮応力Ｆの作用しない活性領域Ａ２を作り分けることができ、ｎチャネル型トランジスタＱｎのキャリア移動度を低下させること無く、キャリア移動度の高いｐチャネル型トランジスタＱｐを有する半導体装置を製造することが可能となる。
【００３４】
（実施の形態２）
上記実施の形態１では、半導体基板上に形成したＳＴＩ酸化膜に対し、パターニングした熱吸収膜を用いて選択的に熱処理を施すことで、圧縮応力の作用する活性領域を作り分けるという手法を半導体装置の製造方法に適用した例を示した。更に、本発明者らは、熱処理を施したＳＴＩ酸化膜は、そのエッチング速度に差が生じるという効果をも見出している。
【００３５】
そこで、本実施の形態２では、高キャリア移動度のｐチャネル型トランジスタ（第１素子）と、他の素子（特にトレンチキャパシタ、第２素子）とを有する半導体装置の製造方法に、上記の効果を適用した例を示す。
【００３６】
本実施の形態２における半導体装置の製造方法を、図１，図２および図６〜図８を用いて説明する。その初期の工程は、上記実施の形態１において、図１および図２を用いて説明した工程と同様であるので、ここでの詳細な説明は省略する。即ち、図２に示すように、半導体基板１上に堆積し、パターニングした熱吸収膜２を、ランプＬで熱処理することで、第１領域Ｒ１に形成したＳＴＩ酸化膜Ｚ２０に、選択的に熱処理を施す。
【００３７】
このとき、第２領域Ｒ２の、堆積したままのＳＴＩ酸化膜Ｚ２０は、熱処理を施したＳＴＩ酸化膜Ｚ２１に比して、薬液（例えば弗化水素）でのウェットエッチングに対して、２〜１０倍の速さでエッチングされることを、本発明者らは見出している。即ち、ＳＴＩ酸化膜Ｚ２０のエッチング速さは、ＳＴＩ酸化膜Ｚ２１のエッチングレートよりも速いのである。
【００３８】
これにより、図６に示すように、熱吸収膜２を除去した後、ＳＴＩ酸化膜Ｚ２１，Ｚ２０に弗化水素によるウェットエッチングを施すと、第２領域Ｒ２におけるＳＴＩ酸化膜Ｚ２０のエッチングは十分進行し、ＳＴＩ酸化膜Ｚ２０は除去されて溝Ｔ２を形成するが、第１領域Ｒ１におけるＳＴＩ酸化膜Ｚ２１は、そのほとんどが堆積したまま残る。
【００３９】
上記の手法により、特別な工程を導入することなく、圧縮応力Ｆの作用した活性領域Ａ１と溝Ｔ２とを、半導体基板１上に形成することができる。
【００４０】
これにより、例えば図７に示すように、第１領域Ｒ１に形成した圧縮応力Ｆの作用した活性領域Ａ１には、高キャリア移動度のｐチャネル型トランジスタＱｐ（第１素子）を形成し、第２領域Ｒ２に形成した溝Ｔ２の中にはトレンチキャパシタＣ（第２素子）などを形成することができる。具体的には、周知の製造方法を用いて、以下に示すような手順で行う。
【００４１】
まず、半導体基板１の表面よりも上面にある窒化シリコン膜Ｚ１およびＳＴＩ酸化膜Ｚ２１の一部を、エッチバックにより除去し、半導体基板１の表面を露出させる。次に、第２領域Ｒ２をレジストマスクなどで保護し（図示しない）、第１領域Ｒ１の活性領域Ａ１を含むようにｎ型半導体領域のウェルｎ１２を、イオン注入法などにより形成する。次に、第１領域Ｒ１をレジストマスクなどで保護し（図示しない）、第２領域Ｒ２の溝Ｔ２の底に、例えばｎ型半導体領域ｎ４をイオン注入法などにより形成する。この第２領域Ｒ２のｎ型半導体領域ｎ４は、トレンチキャパシタＣの下部電極となる。
【００４２】
その後、半導体基板１表面に、絶縁膜Ｚ３２（例えば酸化シリコン膜）と導電膜Ｍ１２（例えば多結晶シリコン膜）とを順にＣＶＤ法などにより堆積する。これら絶縁膜Ｚ３２および導電膜Ｍ１２はフォトリソグラフィ法によって、第１領域Ｒ１では、ｐチャネル型トランジスタＱｐのゲートＧ１２に加工され、第２領域Ｒ２では、トレンチキャパシタＣの容量膜および上部電極として加工される。ここでは、上記ゲートＧ１２、容量膜および上部電極を一括して形成する方法を示したが、ｐチャネル型トランジスタＱｐとトレンチキャパシタＣとで、特性の異なる絶縁膜Ｚ３２または導電膜Ｍ１２を要する場合には、レジストマスクなどでそれぞれの領域を保護しながら個別に形成することにより対応できる。この工程までで、第２領域Ｒ２にトレンチキャパシタＣが形成されたことになる。
【００４３】
そして、トレンチキャパシタＣを含む第２領域Ｒ２をレジストマスクなどで保護し（図示しない）、第１領域Ｒ１の活性領域Ａ１における半導体基板１の露出部に、イオン注入法などによって不純物を導入することで、ｐ型半導体領域ｐ２２を形成する。その後、ｐチャネル型トランジスタＱｐのゲートＧ１２の側壁にスペーサＺ４２を形成する。
【００４４】
次に、上記実施の形態１において、図５を用いて説明した工程と同様にして、図８に示すような、各素子への配線を形成する。以上により、本実施の形態２による半導体装置が完成する。
【００４５】
以上のように、熱吸収膜２の選択的な熱処理により、同一半導体基板１上において、圧縮応力Ｆの作用する活性領域Ａ１と溝Ｔ２とを、隣り合う領域に同時に形成することで、キャリア移動度の高いｐチャネル型トランジスタＱｐと、それに隣接するトレンチキャパシタＣとを有する半導体装置を製造することが可能となる。
【００４６】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００４７】
例えば、上記実施の形態２では、溝Ｔ２内にトレンチキャパシタＣを形成する例を示したが、同様の手法は、溝構造にして効果的である他の素子（例えばトランジスタなど）の製造工程に適用しても有効である。
【００４８】
また、上記実施の形態１および２において、圧縮応力Ｆが作用する活性領域Ａ１に、ｐチャネル型トランジスタＱｐを形成する例を示したが、この圧縮応力Ｆの作用はホールのキャリア移動度を上げるものとして効果的であることから、ホールをキャリアとする他の素子の製造工程に適用しても、同様の効果が得られる。
【００４９】
上記実施の形態１および２においては、活性領域を分離する絶縁構造としてＳＴＩ酸化膜を用いる例を示したが、分離部を形成する絶縁膜を有する半導体装置であれば、同様の効果が得られる。ただし、より深い領域まで圧縮応力Ｆを作用させて効果を維持することや、より大容量のキャパシタを形成することなどを考慮すれば、本実施の形態１および２で示した、浅い溝内に絶縁膜を埋め込むことで形成したＳＴＩ構造が最も適当である。
【産業上の利用可能性】
【００５０】
本発明は、半導体装置の製造方法に適用して有効であり、特に、キャリア移動度の高いｐチャネル型ＭＩＳＦＥＴや、トレンチキャパシタを有する半導体装置の製造に効果的である。
【図面の簡単な説明】
【００５１】
【図１】本発明の一実施の形態である半導体装置の製造工程中における要部断面図である。
【図２】図１に続く半導体装置の製造工程中における要部断面図である。
【図３】図２に続く半導体装置の製造工程中における要部断面図である。
【図４】図３に続く半導体装置の製造工程中における要部断面図である。
【図５】図４に続く半導体装置の製造工程中における要部断面図である。
【図６】本発明の他の実施の形態である半導体装置の製造工程中における要部断面図である。
【図７】図６に続く半導体装置の製造工程中における要部断面図である。
【図８】図７に続く半導体装置の製造工程中における要部断面図である。
【符号の説明】
【００５２】
１  半導体基板
２  熱吸収膜
Ａ１  第１活性領域
Ａ２  第２活性領域
Ｃ  トレンチキャパシタ（第２素子）
Ｆ  圧縮応力
Ｇ１１，Ｇ１２  ゲート
Ｌ  ランプ
Ｍ１１，Ｍ１２  ゲート導電膜
Ｑｐ  ｐチャネル型トランジスタ（第１素子）
Ｑｎ  ｎチャネル型トランジスタ
Ｒ１  第１領域
Ｒ２  第２領域
Ｔ１  溝（第１溝部）
Ｔ２  溝（第２溝部）
Ｚ１  窒化シリコン膜（第１絶縁膜）
Ｚ２０  ＳＴＩ酸化膜（分離部形成用の絶縁膜、第２絶縁膜）
Ｚ２１  ＳＴＩ酸化膜
Ｚ３１，Ｚ３２  ゲート絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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