(57)【要約】【課題】本発明は、素子の電気的特性を改善し得るフラッシュメモリ素子のゲートパターン形成方法を提供することを目的とする。【解決手段】本発明の代表的なフラッシュメモリ素子のゲートパターン形成方法は、半導体基板100上にトンネル絶縁膜101、フローティングゲート用導電膜102、誘電体膜103、コントロールゲート用導電膜104、金属電極層105、及びハードマスク膜106〜108を順次積層する段階と、第3のハードマスク膜108を利用したエッチング工程を行い、金属電極層105をエッチングしてコントロールゲート用導電膜104を露出させる段階と、露出されたコントロールゲート用導電膜104、誘電体膜103、及びフローティングゲート用導電膜102を順次エッチングする段階と、を含み、金属電極層105をエッチングする段階は、金属電極層105の上部側壁の傾斜が下部側壁の傾斜より大きいように形成することを特徴とする。【選択図】図５
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【特許請求の範囲】
【請求項１】
半導体基板上にトンネル絶縁膜、フローティングゲート用導電膜、誘電体膜、コントロールゲート用導電膜、金属電極層、及びハードマスク膜を順次積層する段階と、
前記ハードマスク膜を利用したエッチング工程を行い、前記金属電極層をエッチングして前記コントロールゲート用導電膜を露出させる段階と、
露出された前記コントロールゲート用導電膜、前記誘電体膜、及び前記フローティングゲート用導電膜を順次エッチングする段階と、を含み、
前記金属電極層をエッチングする段階は、前記金属電極層の上部側壁の傾斜が下部側壁の傾斜より大きいように形成することを特徴とするフラッシュメモリ素子のゲートパターン形成方法。
【請求項２】
前記ハードマスク膜は、酸化膜、非晶質カーボン膜、SiON膜及び反射防止膜が順次積層された構造であることを特徴とする請求項１に記載のフラッシュメモリ素子のゲートパターン形成方法。
【請求項３】
前記フローティングゲート用導電膜及び前記コントロールゲート用導電膜は、ポリシリコン膜で形成することを特徴とする請求項１に記載のフラッシュメモリ素子のゲートパターン形成方法。
【請求項４】
前記金属電極層はタングステンシリサイド（WSix）として形成することを特徴とする請求項１に記載のフラッシュメモリ素子のゲートパターン形成方法。
【請求項５】
前記金属電極層は、MS(Monosilane)またはDCS(Dichlorosiline)で形成することを特徴とする請求項１に記載のフラッシュメモリ素子のゲートパターン形成方法。
【請求項６】
前記金属電極層のエッチング工程は、前記金属電極層をターゲットとして実施する第1のエッチング工程と前記金属電極層を過度エッチングする第2のエッチング工程からなることを特徴とする請求項１に記載のフラッシュメモリ素子のゲートパターン形成方法。
【請求項７】
前記第1のエッチング工程は、アルゴンガスを用いて実施することを特徴とする請求項６に記載のフラッシュメモリ素子のゲートパターン形成方法。
【請求項８】
前記第1のエッチング工程は、NF3を20〜30sccm用いて実施することを特徴とする請求項６に記載のフラッシュメモリ素子のゲートパターン形成方法。
【請求項９】
前記第1のエッチング工程は、4〜10mTの圧力でソースパワーを800〜1200Wとして用い、バイアスパワーを40〜100Wとして用いて実施することを特徴とする請求項６に記載のフラッシュメモリ素子のゲートパターン形成方法。
【請求項１０】
前記第2のエッチング工程は、過度エッチングターゲットを20〜40％と設定して行うことを特徴とする請求項６に記載のフラッシュメモリ素子のゲートパターン形成方法。
【請求項１１】
前記第2のエッチング工程は、NF2ガス、Cl2ガス、及びArガスを用いて実施することを特徴とする請求項６に記載のフラッシュメモリ素子のゲートパターン形成方法。
【請求項１２】
前記第1及び第2のエッチング工程は、ICPタイプの装備で実施することを特徴とする請求項６に記載のフラッシュメモリ素子のゲートパターン形成方法。
【請求項１３】
前記コントロールゲート用導電膜、前記誘電体膜のエッチング段階は、前記金属電極層のエッチング段階とイン・サイチュ(in-situ)方式で行うことを特徴とする請求項１に記載のフラッシュメモリ素子のゲートパターン形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フラッシュメモリ素子のゲートパターン形成方法に関するものであり、特に、フラッシュメモリ素子のワードライン抵抗を減少させることができるフラッシュメモリ素子のゲートパターン形成方法に関するものである。
【背景技術】
【０００２】
一般に、フラッシュメモリセルは、半導体基板上にトンネル絶縁膜、フローティングゲート、誘電体膜及びコントロールゲートが積層されたゲートと、ゲートの両側部の半導体基板上に形成された接合領域からなり、フローティングゲートにホット電子(Hot electron)が注入されることによりプログラムされ、注入された電子がF-Nトンネリングにより放電されることにより消去される。
【０００３】
図1は、従来技術によるフラッシュメモリ素子のゲートパターン方法を説明するための素子の断面図である。
【０００４】
図1を参照すれば、半導体基板10上にトンネル絶縁膜11、フローティングゲート用導電膜12、誘電体膜13、コントロールゲート用導電膜14、金属電極層15、及びハードマスク膜16, 17を順次積層した後、パターニング工程を進行してゲートパターンを形成する。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、半導体素子の集積度が次第に増加するにつれてパターンのサイズが減り、ゲートパターンのエッチング工程時に側面の損傷によりボーイングプロファイル(Bowing Profile)が発生する。特に、誘電体膜のエッチング工程時に発生する金属電極層15の側壁損傷は、ワードラインの抵抗を増加させることにより、素子の動作を遅くして電気的特性を低下させる。
【０００６】
そこで本発明は、ゲートパターンエッチング工程時に分子量の高いアルゴンガスを用いてプラズマの非等方エッチング特性を増加させ、金属電極層の過度エッチングを減少させてボーイングプロファイルを減少させることにより、ワードラインの抵抗を減少させ、素子の電気的特性を改善し得るフラッシュメモリ素子のゲートパターン形成方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の代表的なフラッシュメモリ素子のゲートパターン形成方法は、半導体基板上にトンネル絶縁膜、フローティングゲート用導電膜、誘電体膜、コントロールゲート用導電膜、金属電極層、及びハードマスク膜を順次積層する段階と、前記ハードマスク膜を利用したエッチング工程を行い、前記金属電極層をエッチングして前記コントロールゲート用導電膜を露出させる段階と、露出された前記コントロールゲート用導電膜、前記誘電体膜、及び前記フローティングゲート用導電膜を順次エッチングする段階と、を含み、前記金属電極層をエッチングする段階は、前記金属電極層の上部側壁の傾斜が下部側壁の傾斜より大きいように形成することを特徴とする。
【０００８】
上記ハードマスク膜は、酸化膜、非晶質カーボン膜、SiON膜及び反射防止膜が順次積層された構造である。上記フローティングゲート用導電膜及び上記コントロールゲート用導電膜はポリシリコン膜で形成する。上記金属電極層は、タングステンシリサイド（WSix）で形成し、上記金属電極層はMS(Monosilane；モノシラン)またはDCS(Dichlorosiline)で形成する。
【０００９】
上記金属電極層エッチング工程は、上記金属電極層をターゲットとして実施する第1のエッチング工程と上記金属電極層を過度エッチングする第2のエッチング工程からなるフラッシュメモリ素子のゲートパターン形成方法である。
【００１０】
上記第1のエッチング工程は、アルゴンガスを用いて行い、上記第1のエッチング工程はNF3を20〜30sccm用いて行う。上記第1のエッチング工程は、4〜10mTの圧力でソースパワーを800〜1200Wとして用い、バイアスパワーを40〜100Wとして用い、上記第2のエッチング工程は、過度エッチングターゲットを20〜40％と設定して行う。上記第2のエッチング工程は、NF2ガス、Cl2ガス、及びArガスを用いて行う。上記第1及び第2のエッチング工程はICPタイプの装備で行う。
【００１１】
上記コントロールゲート用導電膜、上記誘電体膜エッチング段階は、上記金属電極層エッチング段階とイン・サイチュ(in-situ)方式で行う。
【発明の効果】
【００１２】
本発明によれば、ゲートパターンエッチング工程時に分子量が高いアルゴンガスを用いてプラズマの非等方エッチング特性を増加させ、金属ゲート層の過度エッチングを減少させ、ボーイングプロファイルを減少させることにより、ワードラインの抵抗を減少させて素子の電気的特性を改善し得る。
【発明を実施するための最良の形態】
【００１３】
以下、添付した図面を参照し、本発明の望ましい実施例を説明する。しかし、本発明は、以下で開示された実施例により限定されるものではなく、互いに異なる多様な形態で具現されることができ、本発明の範囲が次に詳述する実施例により限定されるものではない。単に本実施例は、本発明の開示が完全であるようにして通常の知識を有する者に発明の範疇を完全に知らせるために提供されるものであり、本発明の範囲は、本願の特許請求の範囲により理解されなければならない。
【００１４】
図2〜図5は、本発明の一実施例によるフラッシュメモリ素子のゲートパターン形成方法を説明するための素子の断面図である。
【００１５】
図2を参照すれば、半導体基板100上にトンネル絶縁膜101を形成する。トンネル絶縁膜101は、酸化膜で形成することが望ましい。その後、トンネル絶縁膜101を含む全体構造上にフローティングゲート用導電膜102を形成する。フローティングゲート用導電膜102は、ポリシリコン膜で形成することが望ましい。その後、フローティングゲート用導電膜102を含む全体構造上に誘電体膜103、コントロールゲート用導電膜104、及び金属電極層105を順次積層して形成する。誘電体膜103は、第1の酸化膜、窒化膜、及び第2の酸化膜が順次積層されたONO構造で形成することが望ましい。コントロールゲート用導電膜104は、ポリシリコン膜で形成することが望ましい。金属電極層105は、タングステンシリサイド（WSix）で形成することが望ましい。金属電極層105は、MS(Monosilane；モノシラン)またはDCS(Dichlorosiline)で形成することが望ましい。
【００１６】
その後、金属電極層105を含む全体構造上に第1のハードマスク膜106、第2のハードマスク膜107、第3のハードマスク膜108、及び反射防止膜109を順次積層して形成する。第1のハードマスク膜106は、酸化膜で形成することが望ましい。第2のハードマスク膜107は、非晶質カーボン膜で形成することが望ましい。第3のハードマスク膜108は、SiONで形成することが望ましい。その後、レジスト物質をコーティングした後、露光及び現像工程を実施して第3のハードマスク膜108上にフォトレジストパターン110を形成する。
【００１７】
図3を参照すれば、フォトレジストパターン110を用いたエッチング工程で第3のハードマスク膜108をエッチングしてエッチングマスクパターンを形成し、これを用いて第1及び第2のハードマスク膜106, 107をパターニングする。その後、第3のハードマスク膜108を除去する。反射防止膜109を除去した後、次の工程に進行することができるが、除去せずに次のエッチング工程を進行しても関係ない。
【００１８】
図4を参照すれば、第1及び第2のハードマスク膜106, 107を用いたエッチング工程で誘電体膜103が露出されるように金属電極層105及びコントロールゲート用導電膜104をエッチングする。第1及び第2のエッチング工程は、ICPタイプの装備で実施する。この時、エッチング工程は、金属電極層105をエッチングする工程は、第1のエッチング工程及び第2のエッチング工程に分けて行う。第1のエッチング工程は、ヘリウムガスより分子量の高いアルゴンガスを用いてプラズマの非等方エッチング特性を増加させることが望ましい。また、4〜10mTの低い圧力でソースパワーを800〜1200Wとして用い、バイアスパワーを40〜100Wとして用い、希釈ガス(Dilution Gas)としてArを用い、NF3は20〜30sccmとして用い、過度エッチングターゲットを20〜40％と設定して進行することにより、金属電極層105のボーイング現象を改善しながら金属電極層105の下部側壁の角度(Positive Slope)を減少させることが望ましい。即ち、金属電極層105の上部側壁の傾斜が下部側壁の傾斜より大きいように形成することが望ましい。第2のエッチング工程は、NF2ガス、Cl2ガス、及びArガスを用いて金属電極層105を過度エッチングすることが望ましい。
【００１９】
図5を参照すれば、エッチング工程を実施して誘電体膜103及びフローティングゲート用導電膜102をエッチングしてゲートパターンを形成する。この時、エッチング工程は、上述した金属電極層105及びコントロールゲート用導電膜104エッチング工程とイン・サイチュ(in-situ)方式で進行することが望ましい。
【００２０】
図6は、従来技術と本発明の一実施例によるフラッシュメモリ素子のワードライン抵抗を示すグラフである。図6を参照すれば、従来技術に比べて本発明の一実施例によるフラッシュメモリ素子のワードライン抵抗が約15％〜20％減少している。
【００２１】
本発明の技術思想は、上記望ましい実施例により具体的に記述されたが、上記実施例は、その説明のためのものであり、その制限のためのものでないことに周知しなければならない。また、本発明の技術分野において通常の専門家であれば、本発明の技術思想の範囲内で多様な実施例が可能であることを理解することができるものである。
【図面の簡単な説明】
【００２２】
【図１】従来技術によるフラッシュメモリ素子のゲートパターン形成方法を説明するための素子の断面図である。
【図２】本発明の一実施例によるフラッシュメモリ素子のゲートパターン形成方法を説明するための素子の断面図である。
【図３】本発明の一実施例によるフラッシュメモリ素子のゲートパターン形成方法を説明するための素子の断面図である。
【図４】本発明の一実施例によるフラッシュメモリ素子のゲートパターン形成方法を説明するための素子の断面図である。
【図５】本発明の一実施例によるフラッシュメモリ素子のゲートパターン形成方法を説明するための素子の断面図である。
【図６】従来技術と本発明の一実施例によるフラッシュメモリ素子のワードライン抵抗を示すグラフである。
【符号の説明】
【００２３】
100 :半導体基板   
101 :トンネル絶縁膜
102 :フローティングゲート用導電膜
103 :誘電体膜
104 :コントロールゲート用導電膜
105 :金属電極
106 :ハードマスク用第1の絶縁膜
107 :ハードマスク用第2の絶縁膜
108 :ハードマスク用第3の絶縁膜
109 :反射防止膜
110 :フォトレジストパターン
【図１】
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【図２】
2008244438.tif 000004
【図３】
2008244438.tif 000005
【図４】
2008244438.tif 000006
【図５】
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【図６】
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