(57)【要約】【課題】逆電流の発生を検出してから該逆電流を遮断するまでの遅延時間の短縮を図ることができ、効率を向上させることができる同期整流型スイッチングレギュレータを提供する。【解決手段】第２のスイッチング素子Ｍ２と第３のスイッチング素子Ｍ３との接続部Ｌｘ３の電圧に基づいて、逆電流発生の兆候、又は逆電流発生を検出した場合は、コンパレータ３３により第３のスイッチング素子Ｍ３をオフさせ、第２のスイッチング素子Ｍ２と接地電圧との接続を遮断するようにし、出力端子ＯＵＴから接地電圧への逆電流をなくすようにした。【選択図】図５
2008067495.tif 000002
【特許請求の範囲】
【請求項１】
入力端子に入力された入力電圧を規定の定電圧に変換して出力端子に接続された負荷に上記定電圧を出力する同期整流型スイッチングレギュレータにおいて、
第１のスイッチング素子と、
上記第１のスイッチング素子のスイッチングによって上記入力電圧による充電が行われるインダクタと、
上記インダクタの放電を行う同期整流用の第２のスイッチング素子と、
上記出力端子から出力される出力電圧が上記定電圧になるように上記第１のスイッチング素子に対するスイッチング制御を行うと共に、上記第２のスイッチング素子に対して上記第１のスイッチング素子と相反するスイッチング動作を行わせる制御回路部と、
上記第２のスイッチング素子に直列接続される第３のスイッチング素子を有し、上記第２のスイッチング素子と上記第３のスイッチング素子との接続部の電圧にて、上記出力端子から第２のスイッチング素子の方向に流れる逆電流が発生する兆候又は該逆電流の発生を検出し、上記逆電流発生の兆候又は該逆電流の発生を検出したときには、上記第３のスイッチング素子を遮断して上記出力端子から上記第２のスイッチング素子の方向へ流れる逆電流を遮断する逆電流防止回路部と、
を備えたことを特徴とする同期整流型スイッチングレギュレータ。
【請求項２】
上記逆電流防止回路部は、上記第２のスイッチング素子と上記第３のスイッチング素子との上記接続部の電圧を増幅する増幅回路をさらに有し、該増幅回路にて増幅された増幅電圧にて上記逆電流発生の兆候又は該逆電流の発生を検出する、請求項１記載の同期整流型スイッチングレギュレータ。
【請求項３】
上記第１のスイッチング素子は、制御信号に応じてスイッチングし上記入力電圧の出力制御を行い、上記インダクタは、上記第１のスイッチング素子の出力端と上記出力端子との間に接続され、上記第２のスイッチング素子は、上記第１のスイッチング素子と、一端を接地電圧とする上記第３のスイッチング素子との間に接続されて、降圧型のスイッチングレギュレータを形成し、上記逆電流防止回路部は、上記第２のスイッチング素子と上記第３のスイッチング素子との上記接続部の上記電圧が接地電圧以上になることで、上記第３のスイッチング素子を遮断する、請求項１又は２記載の同期整流型スイッチングレギュレータ。
【請求項４】
上記インダクタは、一端が上記入力端子に接続され、上記第１のスイッチング素子は、該インダクタの他端と接地電圧との間に接続され、上記第２のスイッチング素子は、第１のスイッチング素子とインダクタとの接続部と、一端を上記出力端子に接続した上記第３のスイッチング素子との間に接続されて、昇圧型のスイッチングレギュレータを形成し、上記逆電流防止回路部は、上記第２のスイッチング素子と上記第３のスイッチング素子との上記接続部の上記電圧が上記出力端子の電圧以下になることで、上記第３のスイッチング素子を遮断する、請求項１又は２記載の同期整流型スイッチングレギュレータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、同期整流型のスイッチングレギュレータに関し、特に、ＩＣ回路において軽負荷時の高効率化を図ることができる同期整流型スイッチングレギュレータに関する。
【背景技術】
【０００２】
図９は、従来の同期整流型スイッチングレギュレータの回路例を示した図である（例えば、特許文献１参照。）。
図９のスイッチングレギュレータは、降圧型の同期整流型スイッチングレギュレータであり、軽負荷時に、出力端子１０４からＮＭＯＳトランジスタＱＮ１を介して接地電圧ＧＮＤへ電流が逆流する。このような逆電流の発生を防止するために、図９のスイッチングレギュレータでは、検出回路１３１を用いて、ＰＭＯＳトランジスタＱＰ１とＮＭＯＳトランジスタＱＮ１との接続部Ｋの電圧が、接地電圧ＧＮＤ以下にアンダーシュートしてから、再び接地電圧ＧＮＤを超えて上昇するタイミングを高速に検出して、速やかにＮＭＯＳトランジスタＱＮ１をオフさせて逆電流の発生を防止し、消費電力の低減を図っていた。
【特許文献１】特開２００４−５６９８２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかし、図９のスイッチングレギュレータでは、検出回路１３１で逆電流を検出すると出力ドライバ１３２を介してＮＭＯＳトランジスタＱＮ１をオフさせていた。このため、逆電流を検出してからＮＭＯＳトランジスタＱＮ１をオフさせるまでに遅延時間が発生し、出力端子１０４からコイルＬ１を介して逆電流が流れる時間が長くなり、効率が低下するという問題があった。
【０００４】
本発明は、上記のような問題を解決するためになされたものであり、逆電流の発生を検出してから該逆電流を遮断するまでの遅延時間の短縮を図ることができ、効率を向上させることができる同期整流型スイッチングレギュレータを提供することを目的とする。
【課題を解決するための手段】
【０００５】
上記目的を達成するため、本発明は以下のように構成する。
即ち、本発明の第１態様における同期整流型スイッチングレギュレータは、入力端子に入力された入力電圧を規定の定電圧に変換して出力端子に接続された負荷に上記定電圧を出力する同期整流型スイッチングレギュレータにおいて、
第１のスイッチング素子と、
上記第１のスイッチング素子のスイッチングによって上記入力電圧による充電が行われるインダクタと、
上記インダクタの放電を行う同期整流用の第２のスイッチング素子と、
上記出力端子から出力される出力電圧が上記定電圧になるように上記第１のスイッチング素子に対するスイッチング制御を行うと共に、上記第２のスイッチング素子に対して上記第１のスイッチング素子と相反するスイッチング動作を行わせる制御回路部と、
上記第２のスイッチング素子に直列接続される第３のスイッチング素子を有し、上記第２のスイッチング素子と上記第３のスイッチング素子との接続部の電圧にて、上記出力端子から第２のスイッチング素子の方向に流れる逆電流が発生する兆候又は該逆電流の発生を検出し、上記逆電流発生の兆候又は該逆電流の発生を検出したときには、上記第３のスイッチング素子を遮断して上記出力端子から上記第２のスイッチング素子の方向へ流れる逆電流を遮断する逆電流防止回路部と、
を備えたことを特徴とする。
【０００６】
又、上記逆電流防止回路部は、上記第２のスイッチング素子と上記第３のスイッチング素子との上記接続部の電圧を増幅する増幅回路をさらに有し、該増幅回路にて増幅された増幅電圧にて上記逆電流発生の兆候又は該逆電流の発生を検出するようにしてもよい。
【０００７】
又、上記第１のスイッチング素子は、制御信号に応じてスイッチングし上記入力電圧の出力制御を行い、上記インダクタは、上記第１のスイッチング素子の出力端と上記出力端子との間に接続され、上記第２のスイッチング素子は、上記第１のスイッチング素子と、一端を接地電圧とする上記第３のスイッチング素子との間に接続されて、降圧型のスイッチングレギュレータを形成し、上記逆電流防止回路部は、上記第２のスイッチング素子と上記第３のスイッチング素子との上記接続部の上記電圧が接地電圧以上になることで、上記第３のスイッチング素子を遮断するようにしてもよい。
【０００８】
又、上記インダクタは、一端が上記入力端子に接続され、上記第１のスイッチング素子は、該インダクタの他端と接地電圧との間に接続され、上記第２のスイッチング素子は、第１のスイッチング素子とインダクタとの接続部と、一端を上記出力端子に接続した上記第３のスイッチング素子との間に接続されて、昇圧型のスイッチングレギュレータを形成し、上記逆電流防止回路部は、上記第２のスイッチング素子と上記第３のスイッチング素子との上記接続部の上記電圧が上記出力端子の電圧以下になることで、上記第３のスイッチング素子を遮断するようにしてもよい。
【発明の効果】
【０００９】
本発明の第１態様における同期整流型スイッチングレギュレータによれば、逆電流防止回路部は、第２のスイッチング素子と第３のスイッチング素子との接続部の電圧にて、上記出力端子から第２のスイッチング素子の方向に流れる逆電流が発生する兆候又は該逆電流の発生を検出するようにした。上記第２のスイッチング素子と上記第３のスイッチング素子との接続部の電圧は、電圧振幅が小さいことから、逆電流を遮断するに要する遅延時間を短縮するための回路を別途設けることなく、逆電流防止回路部において上記逆電流発生の兆候又は逆電流発生を検出するに要する時間を小さくすることができる。したがって、逆電流の発生を検出してから該逆電流を遮断するまでの遅延時間の短縮を図ることができ、効率を向上させることができる。
【００１０】
又、上記第２のスイッチング素子と上記第３のスイッチング素子との接続部の電圧は、上述のように電圧振幅が小さい。そこで増幅回路を設けることで、逆電流防止回路部の効率向上及び確実な逆流検出が可能な程度に上記電圧を増幅することで、上記逆電流防止回路部の制御性を良くすることができ、効率の向上及び確実な逆流検出が可能となる。
【００１１】
さらに又、上記第２のスイッチング素子と上記第３のスイッチング素子は、上記制御回路部及び上記逆電流防止回路部とともに、例えば一つのＩＣ回路に集積することができることから、上記第２のスイッチング素子と上記第３のスイッチング素子との接続部の電圧は、外部出力信号とはならない。よって、外部のノイズの影響を受けず、上記逆電流防止回路部が誤動作する可能性はない。
【発明を実施するための最良の形態】
【００１２】
本発明の実施形態である同期整流型のスイッチングレギュレータについて、図を参照しながら以下に説明する。尚、各図において、同一又は同様の構成部分については同じ符号を付している。
【００１３】
第１実施形態；
図１は、本発明の第１実施形態における同期整流型スイッチングレギュレータの回路例を示した図である。
図１において、スイッチングレギュレータ１は、入力電圧として入力端子ＩＮに入力された入力電圧Ｖｉｎを所定の定電圧に変換し、出力電圧Ｖｏｕｔとして出力端子ＯＵＴから負荷１０に出力する同期整流型スイッチングレギュレータである。
スイッチングレギュレータ１は、入力電圧Ｖｉｎの出力制御を行うためのスイッチング動作を行うＰＭＯＳトランジスタからなる第１のスイッチング素子Ｍ１と、ＮＭＯＳトランジスタからなる同期整流用の第２のスイッチング素子Ｍ２とを備えている。
【００１４】
更に、スイッチングレギュレータ１は、基準電圧発生回路２と、出力電圧検出用の抵抗Ｒ１，Ｒ２と、インダクタＬ１と、平滑用のコンデンサＣ１と、位相補償用の抵抗Ｒ３及びコンデンサＣ２，Ｃ３と、誤差増幅回路３と、発振回路４と、ＰＷＭコンパレータ５と、バッファＢＦ１，ＢＦ２と、ＮＭＯＳトランジスタからなる第３のスイッチング素子Ｍ３と、逆電流検出回路６とを備えている。逆電流検出回路６は、コンパレータ１１及びバッファＢＦ３で構成されている。なお、スイッチングレギュレータ１では、基準電圧発生回路２、抵抗Ｒ１〜Ｒ３、誤差増幅回路３、発振回路４、ＰＷＭコンパレータ５、バッファＢＦ１，ＢＦ２及びコンデンサＣ２，Ｃ３は制御回路部をなし、第３のスイッチング素子Ｍ３及び逆電流検出回路６は逆電流防止回路部をなす。また、スイッチングレギュレータ１において、インダクタＬ１及びコンデンサＣ１を除く各回路を１つのＩＣに集積するようにしてもよく、場合によっては、第１から第３の各スイッチング素子Ｍ１〜Ｍ３の少なくとも１つ若しくはすべて、インダクタＬ１並びにコンデンサＣ１を除く各回路を１つのＩＣに集積するようにしてもよい。
【００１５】
基準電圧発生回路２は、所定の基準電圧Ｖｒｅｆを生成して出力し、出力電圧検出用の抵抗Ｒ１，Ｒ２は、出力電圧Ｖｏｕｔを分圧して分圧電圧ＶＦＢを生成し出力する。また、誤差増幅回路３は、入力された分圧電圧ＶＦＢと基準電圧Ｖｒｅｆとの電圧差を増幅して出力信号ＥＡｏを生成し出力する。
また、発振回路４は、所定の三角波信号ＴＷを生成して出力し、ＰＷＭコンパレータ５は、誤差増幅回路３の出力信号ＥＡｏと該三角波信号ＴＷからＰＷＭ制御を行うためのパルス信号Ｓｐｗを生成して出力する。パルス信号Ｓｐｗは、バッファＢＦ１を介して第１のスイッチング素子Ｍ１のゲートに入力されると共に、バッファＢＦ２を介して第２のスイッチング素子Ｍ２のゲートに入力される。逆電流検出回路６は、第２のスイッチング素子Ｍ２に逆電流が発生する兆候の検出を行い、該逆電流発生の兆候を検出すると第３のスイッチング素子Ｍ３をオフさせて第２のスイッチング素子Ｍ２と接地電圧との接続を遮断して逆電流の発生を防止する。
【００１６】
入力端子ＩＮと接地電圧との間には第１から第３の各スイッチング素子Ｍ１〜Ｍ３が直列に接続され、第１のスイッチング素子Ｍ１と第２のスイッチング素子Ｍ２との接続部をＬｘ１とする。接続部Ｌｘ１と出力端子ＯＵＴとの間にはインダクタＬ１が接続され、出力端子ＯＵＴと接地電圧との間には、抵抗Ｒ１及びＲ２が直列に接続されると共にコンデンサＣ１が接続され、抵抗Ｒ１とＲ２との接続部から分圧電圧ＶＦＢが出力される。また、抵抗Ｒ１には、位相補償用のコンデンサＣ２が並列に接続されている。誤差増幅回路３において、反転入力端には分圧電圧ＶＦＢが、非反転入力端には基準電圧Ｖｒｅｆがそれぞれ入力され、出力端は、ＰＷＭコンパレータ５の反転入力端に接続されている。
【００１７】
また、誤差増幅回路３の出力端と接地電圧との間には、抵抗Ｒ３及びコンデンサＣ３の直列回路が接続されており、該直列回路は位相補償回路をなす。ＰＷＭコンパレータ５の非反転入力端には三角波信号ＴＷが入力され、ＰＷＭコンパレータ５から出力されたパルス信号Ｓｐｗは、バッファＢＦ１を介して第１のスイッチング素子Ｍ１のゲートに、バッファＢＦ２を介して第２のスイッチング素子Ｍ２のゲートにそれぞれ入力されている。コンパレータ１１の反転入力端は接続部Ｌｘ１に接続され、コンパレータ１１の非反転入力端は接地電圧に接続されている。コンパレータ１１の出力端は、バッファＢＦ３を介して第３のスイッチング素子Ｍ３のゲートに接続されている。
【００１８】
このような構成において、接続部Ｌｘ１の電圧が接地電圧未満であり、接続部Ｌｘ１から接地電圧に電流が流れる逆電流が発生する兆候、きざし、あるいは可能性がない場合は、コンパレータ１１からハイレベルの信号が出力され、第３のスイッチング素子Ｍ３はオンして導通状態になる。このような状態において、スイッチングレギュレータ１の出力電圧Ｖｏｕｔが大きくなると、誤差増幅回路３の出力信号ＥＡｏの電圧が低下し、ＰＷＭコンパレータ５からのパルス信号Ｓｐｗのデューティサイクルは小さくなる。この結果、第１のスイッチング素子Ｍ１がオンする時間が短くなり、それに応じて第２のスイッチング素子Ｍ２がオンする時間が長くなって、スイッチングレギュレータ１の出力電圧Ｖｏｕｔが低下するように制御される。
【００１９】
また、スイッチングレギュレータ１の出力電圧Ｖｏｕｔが小さくなると、誤差増幅回路３の出力信号ＥＡｏの電圧が上昇し、ＰＷＭコンパレータ５からのパルス信号Ｓｐｗのデューティサイクルは大きくなる。この結果、第１のスイッチング素子Ｍ１がオンする時間が長くなり、それに応じて第２のスイッチング素子Ｍ２がオンする時間が短くなって、スイッチングレギュレータ１の出力電圧Ｖｏｕｔが上昇するように制御される。このような動作を繰り返して、出力電圧Ｖｏｕｔを所定の電圧で一定になるように制御する。
次に、接続部Ｌｘ１の電圧が接地電圧になり、逆電流が発生する兆候を検出した場合、又は接続部Ｌｘ１の電圧が接地電圧を超えて逆電流の発生を検出した場合は、コンパレータ１１からローレベルの信号が出力され、第３のスイッチング素子Ｍ３はオフして遮断状態になる。このとき、第２のスイッチング素子Ｍ２はオンした状態のままである。
【００２０】
このように、逆電流検出回路６は、接続部Ｌｘ１の電圧から第２のスイッチング素子Ｍ２に逆電流が流れる兆候があるか否かの検出を行い、該兆候を検出すると第２のスイッチング素子Ｍ２に直列に接続された第３のスイッチング素子Ｍ３をオフさせて第２のスイッチング素子Ｍ２と接地電圧との接続を遮断するようにした。このため、第２のスイッチング素子Ｍ２に流れる逆電流の発生を確実に防止することができる。また、第２のスイッチング素子Ｍ２の制御回路系と独立した回路を使用して第２のスイッチング素子Ｍ２に流れる逆電流を遮断するようにしたことから、逆電流の発生を検出してから該逆電流を遮断するまでの遅延時間の短縮を図ることができ、効率を向上させることができると共に、設計が容易であり設計の効率化を図ることができる。
【００２１】
次に、図１では、電圧モード制御型のスイッチングレギュレータを例にして説明したが、本発明は電流モード制御型のスイッチングレギュレータにも適用することができ、この場合、図１は、図２のようになる。なお、図２では、図１と同じもの又は同様のものは同じ符号で示し、ここではその説明を省略すると共に図１との相違点のみ説明する。
図２における図１との相違点は、図１の発振回路４をなくし、電流検出回路１５、所定の矩形波をなすクロック信号ＣＬＫを生成して出力する発振回路１６、スロープ補償回路１７、加算回路１８及びフリップフロップ回路１９を追加したことにある。
【００２２】
図２のスイッチングレギュレータ１は、第１のスイッチング素子Ｍ１と、同期整流用の第２のスイッチング素子Ｍ２と、基準電圧発生回路２と、出力電圧検出用の抵抗Ｒ１，Ｒ２と、インダクタＬ１と、平滑用のコンデンサＣ１と、位相補償用の抵抗Ｒ３及びコンデンサＣ２，Ｃ３と、誤差増幅回路３と、ＰＷＭコンパレータ５と、バッファＢＦ１，ＢＦ２と、第３のスイッチング素子Ｍ３と、逆電流検出回路６とを備えている。更に、スイッチングレギュレータ１は、電流検出回路１５と、クロック信号ＣＬＫを生成して出力する発振回路１６と、該クロック信号ＣＬＫから所定ののこぎり波信号Ｓｓｔｗを生成して出力するスロープ補償回路１７と、加算回路１８と、フリップフロップ回路１９とを備えている。
【００２３】
また、電流検出回路１５は、抵抗Ｒ４と第４のスイッチング素子Ｍ４の直列回路で構成され、第４のスイッチング素子Ｍ４は、第１のスイッチング素子Ｍ１と同型のＭＯＳトランジスタ、すなわちＰＭＯＳトランジスタからなる。なお、図２では、基準電圧発生回路２、抵抗Ｒ１〜Ｒ３、誤差増幅回路３、発振回路１６、ＰＷＭコンパレータ５、バッファＢＦ１，ＢＦ２、コンデンサＣ２，Ｃ３、電流検出回路１５、スロープ補償回路１７、加算回路１８及びフリップフロップ回路１９が制御回路部をなす。
【００２４】
発振回路１６から出力されたクロック信号ＣＬＫは、スロープ補償回路１７とフリップフロップ回路１９のセット入力端Ｓにそれぞれ入力され、スロープ補償回路１７は、入力されたクロック信号ＣＬＫからのこぎり波信号Ｓｓｔｗを生成して加算回路１８に出力する。また、抵抗Ｒ４と第４のスイッチング素子Ｍ４の直列回路は、第１のスイッチング素子Ｍ１と並列に接続されている。第４のスイッチング素子Ｍ４のゲートは第１のスイッチング素子Ｍ１のゲートに接続され、第４のスイッチング素子Ｍ４は、第１のスイッチング素子Ｍ１に同期してオン／オフする。抵抗Ｒ４には第１のスイッチング素子Ｍ１から出力される電流に比例した電流が流れ、該電流は抵抗Ｒ４によって電圧に変換され、抵抗Ｒ４と第４のスイッチング素子Ｍ４との接続部の電圧が信号Ｓｃｕとして加算回路１８に出力される。
【００２５】
加算回路１８は、入力されたのこぎり波信号Ｓｓｔｗと信号Ｓｃｕを加算してＰＷＭコンパレータ５の非反転入力端に出力する。
ＰＷＭコンパレータ５は、誤差増幅回路３の出力信号ＥＡｏと加算回路１８から出力された信号からＰＷＭ制御を行うためのパルス信号Ｓｐｗを生成してフリップフロップ回路１９のリセット入力端Ｒに出力する。フリップフロップ回路１９の反転出力端ＱＢは、バッファＢＦ１を介して第１及び第４の各スイッチング素子Ｍ１，Ｍ４のゲートにそれぞれ接続されると共に、バッファＢＦ２を介して第２のスイッチング素子Ｍ２のゲートに接続されている。
【００２６】
このような構成において、フリップフロップ回路１９のセット入力端Ｓにはクロック信号ＣＬＫが入力されており、フリップフロップ回路１９は、クロック信号ＣＬＫの立ち上がり又は立ち下がりでセットされ、出力端ＱＢをローレベルにする。フリップフロップ回路１９のリセット入力端ＲにはＰＷＭコンパレータ５の出力端が接続されており、フリップフロップ回路１９は、セットされた後、ＰＷＭコンパレータ５からのパルス信号Ｓｐｗでリセットされ、出力端ＱＢをハイレベルに戻す。フリップフロップ回路１９の出力端ＱＢから出力された信号は、バッファＢＦ１を介して第１及び第４の各スイッチング素子Ｍ１，Ｍ４のそれぞれのゲートに入力されると共に、バッファＢＦ２を介して第２のスイッチング素子Ｍ２のゲートに入力される。逆電流検出回路６の動作は図１の場合と同様であるのでその説明を省略する。このように、図２のような電流モード制御型のスイッチングレギュレータにおいても図１の場合と同様の効果を得ることができる。
【００２７】
なお、図１及び図２において、第３のスイッチング素子Ｍ３を第２のスイッチング素子Ｍ２と接地電圧との間に接続したが、第３のスイッチング素子Ｍ３を接続部Ｌｘ１と第２のスイッチング素子Ｍ２との間に接続するようにしてもよい。
【００２８】
第２実施形態；
上記第１実施形態では、降圧型のスイッチングレギュレータを例にして説明したが、本発明は昇圧型のスイッチングレギュレータにも適用することができ、このようにしたものを本発明の第２実施形態とする。
図３は、本発明の第２実施形態における同期整流型スイッチングレギュレータの回路例を示した図である。なお、図３では、図１と同じもの又は同様のものは同じ符号で示し、ここではその説明を省略すると共に図１との相違点のみ説明する。
図３において、スイッチングレギュレータ１ａは、入力電圧Ｖｉｎの出力制御を行うためのスイッチング動作を行うＮＭＯＳトランジスタからなる第１のスイッチング素子Ｍ１１と、ＰＭＯＳトランジスタからなる同期整流用の第２のスイッチング素子Ｍ１２とを備えている。
【００２９】
更に、スイッチングレギュレータ１ａは、基準電圧発生回路２と、出力電圧検出用の抵抗Ｒ１，Ｒ２と、インダクタＬ１と、平滑用のコンデンサＣ１と、位相補償用の抵抗Ｒ３及びコンデンサＣ２，Ｃ３と、誤差増幅回路３と、発振回路４と、ＰＷＭコンパレータ５と、バッファＢＦ１と、インバータＩＮＶ１と、ＰＭＯＳトランジスタからなる第３のスイッチング素子Ｍ１３と、逆電流検出回路６ａとを備えている。また、逆電流検出回路６ａは、コンパレータ１１及びバッファＢＦ３で構成されている。
【００３０】
なお、スイッチングレギュレータ１ａでは、基準電圧発生回路２、抵抗Ｒ１〜Ｒ３、誤差増幅回路３、発振回路４、ＰＷＭコンパレータ５、バッファＢＦ１、インバータＩＮＶ１及びコンデンサＣ２，Ｃ３は制御回路部をなし、第３のスイッチング素子Ｍ１３及び逆電流検出回路６ａは逆電流防止回路部をなす。また、スイッチングレギュレータ１ａにおいて、インダクタＬ１及びコンデンサＣ１を除く各回路を１つのＩＣに集積するようにしてもよく、場合によっては、第１から第３の各スイッチング素子Ｍ１１〜Ｍ１３の少なくとも１つ若しくはすべて、インダクタＬ１並びにコンデンサＣ１を除く各回路を１つのＩＣに集積するようにしてもよい。
【００３１】
バッファＢＦ１は、インバータＩＮＶ１を介して入力されたパルス信号Ｓｐｗを第１及び第２の各スイッチング素子Ｍ１１，Ｍ１２のそれぞれのゲートに出力する。逆電流検出回路６ａは、第２のスイッチング素子Ｍ１２と出力端子ＯＵＴとの接続を遮断して逆電流の発生を防止する。
入力端子ＩＮと接地電圧との間にはインダクタＬ１と第１のスイッチング素子Ｍ１１が直列に接続され、インダクタＬ１と第１のスイッチング素子Ｍ１１との接続部をＬｘ２とする。接続部Ｌｘ２と出力端子ＯＵＴとの間には、第２のスイッチング素子Ｍ１２及び第３のスイッチング素子Ｍ１３が直列に接続されている。コンパレータ１１の反転入力端は接続部Ｌｘ２に接続され、コンパレータ１１の非反転入力端は出力端子ＯＵＴに接続されている。コンパレータ１１の出力端は、バッファＢＦ３を介して第３のスイッチング素子Ｍ１３のゲートに接続されている。
【００３２】
このような構成において、接続部Ｌｘ２の電圧が出力電圧Ｖｏｕｔを超えており、出力端子ＯＵＴから接続部Ｌｘ２に電流が流れる逆電流が発生する兆候がない場合は、コンパレータ１１からローレベルの信号が出力され、第３のスイッチング素子Ｍ１３はオンして導通状態になる。このような状態において、スイッチングレギュレータ１ａの出力電圧Ｖｏｕｔが大きくなると、誤差増幅回路３の出力信号ＥＡｏの電圧が低下し、ＰＷＭコンパレータ５からのパルス信号Ｓｐｗのデューティサイクルは小さくなる。この結果、第１のスイッチング素子Ｍ１１がオンする時間が長くなり、それに応じて第２のスイッチング素子Ｍ１２がオンする時間が短くなって、スイッチングレギュレータ１ａの出力電圧Ｖｏｕｔが低下するように制御される。
【００３３】
また、スイッチングレギュレータ１ａの出力電圧Ｖｏｕｔが小さくなると、誤差増幅回路３の出力信号ＥＡｏの電圧が上昇し、ＰＷＭコンパレータ５からのパルス信号Ｓｐｗのデューティサイクルは大きくなる。この結果、第１のスイッチング素子Ｍ１１がオンする時間が短くなり、それに応じて第２のスイッチング素子Ｍ１２がオンする時間が長くなって、スイッチングレギュレータ１ａの出力電圧Ｖｏｕｔが上昇するように制御される。このような動作を繰り返して、出力電圧Ｖｏｕｔを所定の電圧で一定になるように制御する。
次に、接続部Ｌｘ２の電圧が出力電圧Ｖｏｕｔになり、逆電流が発生する兆候を検出した場合、又は接続部Ｌｘ２の電圧が出力電圧Ｖｏｕｔ未満になって逆電流の発生を検出した場合は、コンパレータ１１からハイレベルの信号が出力され、第３のスイッチング素子Ｍ１３はオフして遮断状態になる。このとき、第２のスイッチング素子Ｍ１２はオンした状態のままである。
【００３４】
このように、逆電流検出回路６ａは、接続部Ｌｘ２の電圧から第２のスイッチング素子Ｍ１２に逆電流が流れる兆候があるか否かの検出を行い、該兆候を検出すると第２のスイッチング素子Ｍ１２に直列に接続された第３のスイッチング素子Ｍ１３をオフさせて第２のスイッチング素子Ｍ１２と出力端子ＯＵＴとの接続を遮断するようにした。このため、第２のスイッチング素子Ｍ２に流れる逆電流の発生を確実に防止することができる。また、第２のスイッチング素子Ｍ１２の制御回路系と独立した回路を使用して第２のスイッチング素子Ｍ１２に流れる逆電流を遮断するようにしたことから、逆電流の発生を検出してから該逆電流を遮断するまでの遅延時間の短縮を図ることができ、効率を向上させることができると共に、設計が容易であり設計の効率化を図ることができる。
【００３５】
次に、図３では、電圧モード制御型のスイッチングレギュレータを例にして説明したが、本発明は電流モード制御型のスイッチングレギュレータにも適用することができ、この場合、図３は、図４のようになる。なお、図４では、図３と同じもの又は同様のものは同じ符号で示し、ここではその説明を省略すると共に図３との相違点のみ説明する。
図４における図３との相違点は、図３の発振回路４をなくし、電流検出回路２５、所定の矩形波をなすクロック信号ＣＬＫを生成して出力する発振回路２６、スロープ補償回路２７、加算回路２８及びフリップフロップ回路２９を追加したことにある。
【００３６】
図４のスイッチングレギュレータ１ａは、第１のスイッチング素子Ｍ１１と、同期整流用の第２のスイッチング素子Ｍ１２と、基準電圧発生回路２と、出力電圧検出用の抵抗Ｒ１，Ｒ２と、インダクタＬ１と、平滑用のコンデンサＣ１と、位相補償用の抵抗Ｒ３及びコンデンサＣ２，Ｃ３と、誤差増幅回路３と、ＰＷＭコンパレータ５と、バッファＢＦ１と、インバータＩＮＶ１と、逆電流検出回路６ａとを備えている。更に、スイッチングレギュレータ１ａは、電流検出回路２５と、クロック信号ＣＬＫを生成して出力する発振回路２６と、該クロック信号ＣＬＫから所定ののこぎり波信号Ｓｓｔｗを生成して出力するスロープ補償回路２７と、加算回路２８と、フリップフロップ回路２９とを備えている。
【００３７】
また、電流検出回路２５は、抵抗Ｒ１４と第４のスイッチング素子Ｍ１４の直列回路で構成され、第４のスイッチング素子Ｍ１４は、第１のスイッチング素子Ｍ１１と同型のＭＯＳトランジスタ、すなわちＮＭＯＳトランジスタからなる。なお、図４では、基準電圧発生回路２、抵抗Ｒ１〜Ｒ３、誤差増幅回路３、発振回路２６、ＰＷＭコンパレータ５、バッファＢＦ１、インバータＩＮＶ１、コンデンサＣ２，Ｃ３、電流検出回路２５、スロープ補償回路２７、加算回路２８及びフリップフロップ回路２９が制御回路部をなす。
【００３８】
発振回路２６から出力されたクロック信号ＣＬＫは、スロープ補償回路２７とフリップフロップ回路２９のセット入力端Ｓにそれぞれ入力され、スロープ補償回路２７は、入力されたクロック信号ＣＬＫからのこぎり波信号Ｓｓｔｗを生成して加算回路２８に出力する。また、抵抗Ｒ１４と第４のスイッチング素子Ｍ１４の直列回路は、第１のスイッチング素子Ｍ１１と並列に接続されている。第４のスイッチング素子Ｍ１４のゲートは第１のスイッチング素子Ｍ１１のゲートに接続され、第４のスイッチング素子Ｍ１４は、第１のスイッチング素子Ｍ１１に同期してオン／オフする。抵抗Ｒ１４には第１のスイッチング素子Ｍ１１に流れる電流に比例した電流が流れ、該電流は抵抗Ｒ１４によって電圧に変換され、抵抗Ｒ１４と第４のスイッチング素子Ｍ１４との接続部の電圧が信号Ｓｃｕとして加算回路２８に出力される。
【００３９】
加算回路２８は、入力されたのこぎり波信号Ｓｓｔｗと信号Ｓｃｕを加算してＰＷＭコンパレータ５の非反転入力端に出力する。
ＰＷＭコンパレータ５は、誤差増幅回路３の出力信号ＥＡｏと加算回路２８から入力された信号からＰＷＭ制御を行うためのパルス信号Ｓｐｗを生成し、インバータＩＮＶ１を介してフリップフロップ回路２９のリセット入力端Ｒに出力する。フリップフロップ回路２９の出力端Ｑは、バッファＢＦ１を介して第１、第２及び第４の各スイッチング素子Ｍ１１，Ｍ１２，Ｍ１４のゲートにそれぞれ接続されている。
【００４０】
このような構成において、フリップフロップ回路２９のセット入力端Ｓにはクロック信号ＣＬＫが入力されており、フリップフロップ回路２９は、クロック信号ＣＬＫの立ち上がり又は立ち下がりでセットされ、出力端Ｑをハイレベルにする。フリップフロップ回路２９のリセット入力端ＲにはインバータＩＮＶ１を介してＰＷＭコンパレータ５からのパルス信号Ｓｐｗが入力されており、フリップフロップ回路２９は、セットされた後、ＰＷＭコンパレータ５からのパルス信号Ｓｐｗでリセットされ、出力端Ｑをローレベルに戻す。フリップフロップ回路２９の出力端Ｑから出力された信号は、バッファＢＦ１を介して第１、第２及び第４の各スイッチング素子Ｍ１１，Ｍ１２，Ｍ１４のそれぞれのゲートに入力される。逆電流検出回路６ａの動作は図３の場合と同様であるのでその説明を省略する。このように、図４のような電流モード制御型のスイッチングレギュレータにおいても図３の場合と同様の効果を得ることができる。
【００４１】
なお、図３及び図４において、第３のスイッチング素子Ｍ１３を第２のスイッチング素子Ｍ１２と出力端子ＯＵＴとの間に接続したが、第３のスイッチング素子Ｍ１３を接続部Ｌｘ１と第２のスイッチング素子Ｍ１２との間に接続するようにしてもよい。
【００４２】
第３実施形態；
上述したように、上記第１実施形態における逆電流検出回路６では、第１のスイッチング素子Ｍ１と第２のスイッチング素子Ｍ２との接続部Ｌｘ１と、接地電圧とを比較することにより、又、上記第２実施形態における逆電流検出回路６ａでは、インダクタＬ１と第１のスイッチング素子Ｍ１１との接続部Ｌｘ２と、出力電圧Ｖｏｕｔとを比較することにより、それぞれ逆電流発生の兆候又は逆電流発生したことを検出した。このような構成を採ることで、上述したように、逆電流の発生を検出してから該逆電流を遮断するまでの遅延時間を従来に比べて短縮することが可能である。
【００４３】
しかしながら、上記接続部Ｌｘ１を有するスイッチングレギュレータ１の場合、その構成、及び上述した第２のスイッチング素子Ｍ２と第１のスイッチング素子Ｍ１とのスイッチング動作に起因して、接続部Ｌｘ１における電圧は、Ｖｄｄ程度の電圧振幅を有し、電圧振幅が比較的大きい。よって、スイッチングレギュレータ１の場合、図６の（ｂ）に示すように、第２のスイッチング素子Ｍ２のオフからオンの遷移時に、逆電流検出回路６に備わるコンパレータ１１の反応時間が大きくなり、逆電流検出待ちの状態となるのに時間を要する。よって、コンパレータ１１の反応時間中に逆電流が流れると、この逆電流の発生を検出することができないという懸念がある。又、コンパレータ１１の上記反応時間を短縮するための回路部を別設するという解決手段も考えられるが、これは、回路規模の増加を招くという問題を生じる。
【００４４】
又、上述したように、例えばスイッチングレギュレータ１において、インダクタＬ１及びコンデンサＣ１を除く各回路を１つのＩＣに集積することが可能であるが、接続部Ｌｘ１部分は外付け回路となる。よって、接続部Ｌｘ１からの信号は、外部のノイズの影響を受けやすく、逆流検出回路が誤動作する可能性があるという懸念もある。
【００４５】
本第３実施形態のスイッチングレギュレータは、上述したような懸念や問題を解消し、逆電流の発生を検出してから該逆電流を遮断するまでの遅延時間をさらに短縮可能であり、逆流検出回路の誤動作の可能性を低減する構成を備える。該構成について、以下に具体的に説明する。
【００４６】
図５は、第３実施形態における同期整流型スイッチングレギュレータの回路例を示している。
該スイッチングレギュレータ３０は、図１に示すスイッチングレギュレータ１にほぼ同様の構成を有する。図５において、図１に示す構成部分と同一又は同様の構成部分については同じ符号を付し、ここでの説明を省略する。よって以下には、スイッチングレギュレータ１と、スイッチングレギュレータ３０との相違点のみについて説明する。又、図５では、図１に示す基準電圧発生回路２、誤差増幅回路３等を有する上記制御回路部は、符号３２を付したブロックにて示している。
【００４７】
上記相違点として、スイッチングレギュレータ１における逆電流検出回路６に代えて、当該第３実施形態のスイッチングレギュレータ３０では、コンパレータ３３及びインバータＩＮＶ３から構成される逆電流検出回路３１を備える。尚、コンパレータ３３、インバータＩＮＶ３、及び第３のスイッチング素子Ｍ３にて逆電流防止回路部を構成する。
スイッチングレギュレータ１に備わる逆電流検出回路６では、第１のスイッチング素子Ｍ１と第２のスイッチング素子Ｍ２との接続部Ｌｘ１がコンパレータ１１の反転入力端に接続されているが、当該第３実施形態のスイッチングレギュレータ３０に備わる逆電流検出回路３１では、第２のスイッチング素子Ｍ２と第３のスイッチング素子Ｍ３との接続部Ｌｘ３をコンパレータ３３の非反転入力端に接続する。コンパレータ３３の反転入力端は、接地電圧に接続されている。又、コンパレータ３３の出力端は、インバータＩＮＶ３を介して第３のスイッチング素子Ｍ３のゲートに接続されている。
【００４８】
このように構成することで、接続部Ｌｘ３の電圧が接地電圧未満であり、接続部Ｌｘ３から接地電圧に電流が流れる逆電流が発生する兆候、きざし、あるいは可能性がない場合は、コンパレータ３３からローレベルの信号が出力され、第３のスイッチング素子Ｍ３はオンして導通状態になる。
次に、接続部Ｌｘ３の電圧が接地電圧になり、逆電流が発生する兆候を検出した場合、又は接続部Ｌｘ１の電圧が接地電圧を超えて逆電流の発生を検出した場合は、コンパレータ３３からハイレベルの信号が出力され、インバータＩＮＶ３にて反転されて、第３のスイッチング素子Ｍ３はオフして遮断状態になる。このとき、第２のスイッチング素子Ｍ２はオンした状態のままである。
【００４９】
このように、逆電流検出回路３１においても、逆電流検出回路６と同様に、第２のスイッチング素子Ｍ２に逆電流が流れる兆候があるか否かの検出を行い、該兆候を検出すると第２のスイッチング素子Ｍ２に直列に接続された第３のスイッチング素子Ｍ３をオフさせて第２のスイッチング素子Ｍ２と接地電圧との接続を遮断するようにした。このため、第２のスイッチング素子Ｍ２に流れる逆電流の発生を確実に防止することができる。
【００５０】
また、第２のスイッチング素子Ｍ２の制御回路系と独立した回路を使用して第２のスイッチング素子Ｍ２に流れる逆電流を遮断するようにしたことから、逆電流の発生を検出してから該逆電流を遮断するまでの遅延時間の短縮を図ることができ、効率を向上させることができると共に、設計が容易であり設計の効率化を図ることができる。
【００５１】
さらに、図６の（ａ）を参照して逆電流検出回路３１の動作を説明する。第１のスイッチング素子Ｍ１と同期してスイッチング動作している第２のスイッチング素子Ｍ２のオフからオンの遷移時に、つまり接続部Ｌｘ３から接地電圧に電流が流れる逆電流が発生する兆候、きざし、あるいは可能性がない場合には、コンパレータ３３は、非反転入力信号である第２のスイッチング素子Ｍ２と第３のスイッチング素子Ｍ３との接続部Ｌｘ３の信号と、反転入力信号であるＧＮＤレベルとを比較し、その結果、コンパレータ３３の出力がローとなり、よって第３のスイッチング素子Ｍ３がオンとなり、逆電流検出回路３１は、逆電流検出待ちの状態となる。この場合、上記接続部Ｌｘ３における電圧は、第２のスイッチング素子Ｍ２、及び第３のスイッチング素子Ｍ３の各オン抵抗を加算した電圧低下分ではなく、第３のスイッチング素子Ｍ３のオン抵抗分のみが関係することから、図６の（ａ）に示すように、上記接続部Ｌｘ３の信号は、図６の（ｂ）に示す場合に比べてＧＮＤ以下の電圧レベルが小さい。さらに、上述のように、第１のスイッチング素子Ｍ１と第２のスイッチング素子Ｍ２とは相反するスイッチング動作をしており、及び、接続部Ｌｘ３が第２のスイッチング素子Ｍ２と第３のスイッチング素子Ｍ３との接続部分であることから、接続部Ｌｘ３の電位が入力電圧のＶｄｄ程度まで上昇することもなく、接続部Ｌｘ３における電圧は、図６の（ａ）に示すように、図６の（ｂ）に示す場合に比べて電圧振幅も小さい。
【００５２】
よって、コンパレータ３３は、小さい反応時間で逆電流検出待ちの状態となることができる。このため、第２のスイッチング素子Ｍ２がオンしてすぐに逆電流が流れた場合であっても、逆電流検出回路３１は、逆電流を検出することができる。
このように第３実施形態のスイッチングレギュレータ３０は、上述の第１実施形態及び第２実施形態におけるスイッチングレギュレータに比べて、さらに、逆電流の発生を検出してから該逆電流を遮断するまでの遅延時間を短縮することができ、効率を向上させることができる。
【００５３】
第４実施形態；
図５に示すスイッチングレギュレータ３０は、降圧型のスイッチングレギュレータを例に採り説明したが、昇圧型のスイッチングレギュレータとして構成することもできる。図７に、本発明の第４実施形態として、昇圧型のスイッチングレギュレータ３５の回路例を示す。尚、図７では、図３に示すスイッチングレギュレータ１ａと同じ又は同様の構成部分については同じ符号を付し、ここでの説明を省略する。よって以下には、図３に示す構成との相違点のみを説明する。又、図７に示す当該スイッチングレギュレータ３５では、図３に示す基準電圧発生回路２、誤差増幅回路３等を有する制御回路部は、符号３７を付したブロックにて示している。
【００５４】
上記相違点として、スイッチングレギュレータ１ａにおける逆電流検出回路６ａに代えて、当該第４実施形態のスイッチングレギュレータ３５では、コンパレータ３３及びインバータＩＮＶ３から構成される逆電流検出回路３１ａを備える。又、コンパレータ３３、インバータＩＮＶ３、及び第３のスイッチング素子Ｍ１３にて逆電流防止回路部を構成する。
スイッチングレギュレータ１ａに備わる逆電流検出回路６ａでは、第１のスイッチング素子Ｍ１１とインダクタＬ１との接続部Ｌｘ２がコンパレータ１１の反転入力端に接続されているが、当該スイッチングレギュレータ３５に備わる逆電流検出回路３１ａでは、第２のスイッチング素子Ｍ１２と第３のスイッチング素子Ｍ１３との接続部Ｌｘ４をコンパレータ３３の非反転入力端に接続する。コンパレータ３３の反転入力端は、出力端子ＯＵＴに接続されている。又、コンパレータ３３の出力端は、インバータＩＮＶ３を介して第３のスイッチング素子Ｍ１３のゲートに接続されている。
【００５５】
このような構成において、接続部Ｌｘ４の電圧が出力電圧Ｖｏｕｔを超えており、出力端子ＯＵＴから接続部Ｌｘ４に電流が流れる逆電流が発生する兆候がない場合は、コンパレータ３３からハイレベルの信号が出力され、インバータＩＮＶ３にて反転されて、第３のスイッチング素子Ｍ１３はオンして導通状態になる。
一方、接続部Ｌｘ４の電圧が出力電圧Ｖｏｕｔになり、逆電流検出回路３１ａが逆電流の発生する兆候を検出した場合、又は接続部Ｌｘ４の電圧が出力電圧Ｖｏｕｔ未満になって逆電流検出回路３１ａが逆電流の発生を検出した場合は、コンパレータ３３からローレベルの信号が出力され、第３のスイッチング素子Ｍ１３はオフして遮断状態になる。このとき、第２のスイッチング素子Ｍ１２はオンした状態のままである。
【００５６】
このように、逆電流検出回路３１ａは、接続部Ｌｘ４の電圧から第２のスイッチング素子Ｍ１２に逆電流が流れる兆候があるか否かの検出を行い、該兆候を検出すると第２のスイッチング素子Ｍ１２に直列に接続された第３のスイッチング素子Ｍ１３をオフさせて第２のスイッチング素子Ｍ１２と出力端子ＯＵＴとの接続を遮断するようにした。このため、第２のスイッチング素子Ｍ１２に流れる逆電流の発生を確実に防止することができる。また、第２のスイッチング素子Ｍ１２の制御回路系と独立した回路を使用して第２のスイッチング素子Ｍ１２に流れる逆電流を遮断するようにしたことから、逆電流の発生を検出してから該逆電流を遮断するまでの遅延時間の短縮を図ることができ、効率を向上させることができると共に、設計が容易であり設計の効率化を図ることができる。
【００５７】
さらに当該スイッチングレギュレータ３５では、上述のスイッチングレギュレータ３０と同様に、第２のスイッチング素子Ｍ１２と第３のスイッチング素子Ｍ１３との接続部Ｌｘ４の電圧をコンパレータ３３の非反転入力端に供給することから、接続部Ｌｘ４の信号は、出力電圧Ｖｏｕｔ以下の電圧レベルが小さくかつ電圧振幅が小さくなる。よって、コンパレータ３３は、小さい反応時間で逆電流検出待ちの状態となることができる。このため、第２のスイッチング素子Ｍ１２がオンしてすぐに逆電流が流れた場合であっても、逆電流検出回路３１ａは、逆電流を検出することができる。
【００５８】
次に、上述の第３実施形態を例に採りその変形例について説明する。
上述の第４実施形態でも同様であるが、上述の第３実施形態を例に採ると、コンパレータ３３の非反転入力端には、第２のスイッチング素子Ｍ２と第３のスイッチング素子Ｍ３との接続部Ｌｘ３における、ＧＮＤ以下の電圧レベルが小さくかつ電圧振幅が小さい電圧が供給される。一方、一般的にコンパレータは、製造の際のバラツキに起因してコンパレートレベルにバラツキを有する。よって、ＧＮＤレベル以下での非反転入力信号の電圧振幅が過小である場合には、あるコンパレートレベルのバラツキにおいて、接続部Ｌｘ３における電圧振幅が大きい場合と比較して、所望の逆電流検出タイミングからのタイミングのずれが大きくなってしまう。このため、所望の逆電流検出タイミングより逆電流を早く検出した場合には、効率が低下し、逆に、所望の逆電流検出タイミングより逆電流を遅く検出した場合には逆電流を検出できない場合が生じる。
【００５９】
そこで、このような問題の発生を防止するため、図８に示すスイッチングレギュレータ４０を構成することができる。該スイッチングレギュレータ４０は、例えば第３実施形態のスイッチングレギュレータ３０において、接続部Ｌｘ３とコンパレータ３３の非反転入力端との間に増幅回路４１を設けたものである。尚、コンパレータ３３、ＩＮＶ３、第３のスイッチング素子Ｍ３、及び増幅回路４１にて逆電流防止回路部を構成する。これと同様に、第４実施形態のスイッチングレギュレータ３５において、接続部Ｌｘ４とコンパレータ３３の非反転入力端との間に増幅回路４１を設けることもできる。
【００６０】
このような構成を有するスイッチングレギュレータ４０によれば、増幅回路４１により、ＧＮＤレベル以下の電圧振幅を増幅した信号をコンパレータ３３の非反転入力信号として用いることにより、所望のタイミングで逆電流検出を行うことでき、効率の向上及び確実な逆流検出が可能である。
【００６１】
尚、上述したように第３実施形態及び第４実施形態は、第１実施形態及び第２実施形態を改良した構成を提供するものであることから、当然に、増幅回路４１による増幅量は、第１実施形態及び第２実施形態においてコンパレータ１１の反転入力端に供給される電圧の振幅幅よりも小さくなるような程度であり、かつ上述のコンパレータの製造誤差を補償して効率向上及び確実な逆流検出が可能となる程度の増幅量である。
【産業上の利用可能性】
【００６２】
本発明は、同期整流型のスイッチングレギュレータに適用可能であり、特に、ＩＣ回路において軽負荷時の高効率化を図ることができる同期整流型スイッチングレギュレータに適用可能である。
【図面の簡単な説明】
【００６３】
【図１】本発明の第１実施形態における同期整流型スイッチングレギュレータの回路例を示した図である。
【図２】本発明の第１実施形態における同期整流型スイッチングレギュレータの他の回路例を示した図である。
【図３】本発明の第２実施形態における同期整流型スイッチングレギュレータの回路例を示した図である。
【図４】本発明の第２実施形態における同期整流型スイッチングレギュレータの他の回路例を示した図である。
【図５】本発明の第３実施形態における同期整流型スイッチングレギュレータの回路例を示した図である。
【図６】（ａ）は上記第３実施形態のスイッチングレギュレータにおけるコンパレータに供給される電圧の変化を示すグラフであり、（ｂ）は上記第１実施形態のスイッチングレギュレータにおけるコンパレータに供給される電圧の変化を示すグラフである。
【図７】本発明の第４実施形態における同期整流型スイッチングレギュレータの回路例を示した図である。
【図８】上記第３実施形態の同期整流型スイッチングレギュレータの変形例を示す図である。
【図９】従来の同期整流型スイッチングレギュレータの回路例を示した図である。
【符号の説明】
【００６４】
１，１ａ  スイッチングレギュレータ
２  基準電圧発生回路
３  誤差増幅回路
４，１６，２６  発振回路
５  ＰＷＭコンパレータ
６，６ａ  逆電流検出回路
１０  負荷
１１  コンパレータ
１５，２５  電流検出回路
１７，２７  スロープ補償回路
１８，２８  加算回路
１９，２９  フリップフロップ回路
３０，３５，４０  スイッチングレギュレータ
３１，３１ａ  逆電流検出回路
３２，３７  制御回路部
３３  コンパレータ
Ｒ１，Ｒ２  抵抗
Ｌ１  インダクタ
Ｃ１  コンデンサ
Ｍ１，Ｍ１１  第１のスイッチング素子
Ｍ２，Ｍ１２  第２のスイッチング素子
Ｍ３，Ｍ１３  第３のスイッチング素子
ＢＦ１〜ＢＦ３  バッファ
ＩＮＶ１，ＩＮＶ３  インバータ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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