(57)【要約】【課題】発振起動性と定常安定動作を損ねることのない省電力化を図った発振回路を提供する。【解決手段】ＣＭＯＳインバータを有する反転増幅器と、前記ＣＭＯＳインバータの入出力端間に接続された圧電振動子と、前記ＣＭＯＳインバータの入力端子及び出力端子と電源端子との間に接続された容量素子を有する発振回路において、前記ＣＭＯＳインバータのＰＭＯＳトランジスタのソースと第１の電源端子との間、および／または前記ＣＭＯＳインバータのＮＭＯＳトランジスタのソースと第２の電源端子との間に接続され、前記圧電振動子を励振する駆動電流を制限する駆動電流調整用抵抗素子を有し、前記容量素子は、前記駆動電流調整用抵抗素子の介在により生ずる前記ＣＭＯＳインバータの相互コンダクタンスｇｍの減少分に伴う発振余裕度の低下分を補う値の容量値を有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
組み込まれる集積回路に対して要求される低消費電力化の仕様に見合った負荷容量値ＣＬを有することを特徴とする圧電振動子。
【請求項２】
前記負荷容量値ＣLは、３ｐＦ≦ＣＬ＜５ｐＦであることを特徴とする請求項１に記載の圧電振動子。
【請求項３】
ＣＭＯＳインバータを有する反転増幅器と、前記ＣＭＯＳインバータの入出力端間に接続された圧電振動子と、前記ＣＭＯＳインバータの入力端子及び出力端子と電源端子との間に接続された容量素子を有する発振回路において、
前記圧電振動子は、請求項１または２のいずれかに記載の圧電振動子であることを特徴とする発振回路。
【請求項４】
ＣＭＯＳインバータを有する反転増幅器と、前記ＣＭＯＳインバータの入出力端間に接続された圧電振動子と、前記ＣＭＯＳインバータの入力端子及び出力端子と電源端子との間に接続された容量素子を有する発振回路において、
前記ＣＭＯＳインバータのＰＭＯＳトランジスタのソースと第１の電源端子との間、および／または前記ＣＭＯＳインバータのＮＭＯＳトランジスタのソースと第２の電源端子との間に接続され、前記圧電振動子を励振する駆動電流を制限する駆動電流調整用抵抗素子を有し、
前記容量素子は、前記駆動電流調整用抵抗素子の介在により生ずる前記ＣＭＯＳインバータの相互コンダクタンスｇｍの減少分に伴う発振余裕度の低下分を補う値の容量値を有することを特徴とする発振回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、携帯端末等の携帯機器に内蔵される発振回路に使用される圧電素子及びこれを用いた発振回路に関する。
【背景技術】
【０００２】
図１１に示すように、携帯電話機等の携帯機器１は、携帯機器の各種機能を実現するための回路ブロックが組み込まれたシステムＬＳＩ１０、外部機器、基地局等と通信を行うためのＲＦモジュール１１と、電源制御部１２と、電池パック１３とを有している。
また、システムＬＳＩ１０にはシステムクロックを生成するための発振回路２０が組み込まれており、発振回路２０を構成する圧電振動子２０Ａは外付けされている。
【０００３】
このような構成からなる携帯機器にあっては、電池の充電頻度を低減させるため長時間駆動が求められ、発振回路の待機時（発振回路が発振した状態で、かつ無負荷状態の時）における超低消費電力化、あるいは電源／電力供給方式で超寿命化が図られている。
【０００４】
内部電源電圧制御が行われる半導体集積回路において、待機時の低消費電力制御が行われ、降圧された内部電源電圧により、圧電発振子を用いた発振回路における発振ゲートを構成するＣＭＯＳインバータの発振時におけるドレイン電位の振幅Ｖdを制御し、ＣＭＯＳインバータの出力側に外付けされたコンデンサの充放電電流を小さくし、発振回路の低消費電力化を図った発振回路が提案されている（例えば、特許文献１参照）。
【０００５】
また、圧電発振子を用いたＣＭＯＳインバータを発振ゲートとする発振回路において、発振動作の初期状態では、スイッチング素子により、発振増幅部のＣＭＯＳインバータから容量素子を切り離すことにより、発振動作の初期状態においては負荷容量を小さくし、良好な発振起動性が得られる程度に必要な負性抵抗を維持しながら、負荷容量を小さくできる分だけＣＭＯＳインバータの相互コンダクタンスｇｍを小さくし、低消費電力化を図った発振回路が提案されている（例えば、特許文献２参照）。
【特許文献１】特開２００５−１５９７８６号公報
【特許文献２】特開２００２−３４４２４１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上述した圧電振動素子を用いた発振回路を内蔵する携帯機器にあっては、その発振回路に使用する圧電振動子に対し、超小型軽量化の要求が有る。図１２に、圧電振動子のサイズと、消費電流及び発振余裕度（発振安定性）との関係を示す。同図に示すように、圧電振動子は、サイズが小型化すればする程、クリスタルインピーダンス値（ＣＩ値）、すなわち実効抵抗値Ｒ１が大きくなり、消費電流が増加し、発振余裕度が低くなるという特性を有している。
上記携帯機器等の省電力発振回路において、求められる超小型薄型の圧電振動子の（ＣＩ値）は増加傾向にあり、発振回路において要求される超低消費電力化と圧電振動子のクリスタルインピーダンス値とはトレードオフの関係にある。
【０００７】
本発明は、このような事情に鑑みてなされたものであり、発振起動性と定常安定動作を損ねることのない省電力化を図った発振回路に好適な圧電振動子及び、これを用いた発振回路を提供することを目的とする。
【課題を解決するための手段】
【０００８】
携帯機器の主要機能を実現するためのシステムＬＳＩを製造するメーカーからの低消費電力化の要請から、発振回路における圧電振動子の駆動電流を低下させるためにＣＭＯＳインバータの相互コンダクタンスｇｍを小さくすることが前提となる。因みに、ＣＭＯＳインバータの相互コンダクタンスｇｍは、発振回路の電源電圧とＣＭＯＳの構造で決まるものである。
【０００９】
ここで、発振回路の発振余裕度Ｍは、発振周波数の角周波数をωとし、発振回路の発振ゲートとして機能するＣＭＯＳインバータの入力端子および出力端子と電源端子との間に外付けされるコンデンサの容量をＣ１、Ｃ２、負性抵抗をＲＬ、圧電振動子の実効抵抗をＲ１、その最大値をＲ１（max）とすると、
Ｍ＝（−ｇｍ）／（ω2Ｃ１・Ｃ２）×１／Ｒ１（max）
＝−ＲＬ／Ｒ１（max）……（１）
となる。この発振余裕度Ｍは、５以上の値が必要とされている。
【００１０】
発振回路における低消費電力化及び発振安定化を図ることを圧電振動子の側から検討すると、圧電振動子の実効抵抗Ｒ１は、圧電振動子の小型化の要請から決まる値であり、圧電振動子を小型化する関係上、余り下げることはできない。
したがって、発振余裕度を発振安定化する程度の値に維持するためには上式（１）から、ＣＭＯＳインバータに外付けされる負荷容量を形成するコンデンサの容量値、すなわち、負荷容量の容量値を下げることにより、実現できることが分る。
【００１１】
上記目的を達成するために、本発明の圧電振動子は、組み込まれる集積回路に対して要求される低消費電力化の仕様に見合った負荷容量値ＣＬを有することを特徴とする。
本発明の圧電振動子では、圧電振動子とともに集積回路の発振回路部に外付けされる負荷容量を形成するコンデンサの容量値を、負荷容量値ＣLが圧電振動子が組み込まれる集積回路に対して要求される低消費電力化の仕様に見合った値となるように決定することにより、所望の低消費電力化が図れる。
【００１２】
また、本発明の圧電振動子は、前記負荷容量値ＣＬが３ｐＦ≦ＣＬ＜５ｐＦであることを特徴とする。
負荷容量の値は、圧電振動子とともに、発振回路部（発振ゲート）に外付けされる容量素子の容量値と、発振回路部との接続時に生ずる浮遊容量との合成容量値であり、発振ゲートをＣＭＯＳインバータで構成する場合には、ＣＭＯＳ半導体装置の製造上の限界から浮遊容量は１〜２ｐＦ程度有ること、及び負荷容量が６ｐＦ程度の低負荷容量の圧電振動子は、既に存在していることから低負荷容量の圧電振動子として負荷容量の容量値ＣＬは、３ｐＦ≦ＣＬ＜５ｐＦの範囲に決定される。
【００１３】
このように、負荷容量を形成する発振ゲートに外付けされる容量素子の容量値が上述したように小さい値に選択されることにより、負荷容量値を低減することができ、それ故上式（１）より明らかなように負性抵抗を大きくとることができるためこの圧電素子を組み込んだ発振回路の発振余裕度Ｍを十分、高い値にとることができる。
さらに、負荷容量を構成する発振ゲートに外付けされる容量素子の容量値に充放電電流が比例するために、充放電電流を低減でき、それ故発振回路の待機時における超消費電力化が図れる。
【００１４】
また、本発明の発振回路は、ＣＭＯＳインバータを有する反転増幅器と、前記ＣＭＯＳインバータの入出力端間に接続された圧電振動子と、前記ＣＭＯＳインバータの入力端子及び出力端子と電源端子との間に接続された容量素子を有する発振回路において、前記圧電振動子は、組み込まれる集積回路に対して要求される低消費電力化の仕様に見合った負荷容量値ＣLを有することを特徴とする。
【００１５】
上記構成により、本発明の発振回路では、圧電振動子とともに集積回路の発振回路部に外付けされる負荷容量を形成するコンデンサの容量値を、負荷容量値ＣLを圧電振動子が組み込まれる集積回路に対して要求される低消費電力化の仕様に見合った値となるように決定することにより、所望の低消費電力化が図れる。
【００１６】
また、本発明の発振回路は、ＣＭＯＳインバータを有する反転増幅器と、前記ＣＭＯＳインバータの入出力端間に接続された圧電振動子と、前記ＣＭＯＳインバータの入力端子及び出力端子と電源端子との間に接続された容量素子を有する発振回路において、前記圧電振動子は、前記負荷容量値ＣLが、３ｐＦ≦ＣL＜５ｐＦであることを特徴とする。
【００１７】
負荷容量の値は、圧電振動子とともに、発振回路部（発振ゲート）に外付けされる容量素子の容量値と、発振回路部との接続時に生ずる浮遊容量との合成容量値であり、発振ゲートをＣＭＯＳインバータで構成する場合には、ＣＭＯＳ半導体装置の製造上の限界から浮遊容量は１〜２ｐＦ程度有ること、及び負荷容量が６ｐＦ程度の低負荷容量の圧電振動子は、既に存在していることから低負荷容量の圧電振動子として負荷容量の容量値ＣＬは、３ｐＦ≦ＣＬ＜５ｐＦの範囲に決定される。
【００１８】
このように、負荷容量を構成する発振ゲートに外付けされる容量素子の容量値が上述したように小さい値に選択されることにより、負荷容量値を低減することができ、それ故上式（１）より明らかなように負性抵抗を大きくとることができるためこの圧電振動子を組み込んだ発振回路の発振余裕度Ｍを十分、高い値にとることができる。
さらに、負荷容量を構成する発振ゲートに外付けされる容量素子の容量値に充放電電流が比例するために、充放電電流を低減でき、それ故発振回路の待機時における超消費電力化が図れる。
【００１９】
また、本発明の発振回路は、ＣＭＯＳインバータを有する反転増幅器と、前記ＣＭＯＳインバータの入出力端間に接続された圧電振動子と、前記ＣＭＯＳインバータの入力端子及び出力端子と電源端子との間に接続された容量素子を有する発振回路において、前記ＣＭＯＳインバータのＰＭＯＳトランジスタのソースと第１の電源端子との間、および／または前記ＣＭＯＳインバータのＮＭＯＳトランジスタのソースと第２の電源端子との間に接続され、前記圧電振動子を励振する駆動電流を制限する駆動電流調整用抵抗素子を有し、前記容量素子は、前記駆動電流調整用抵抗素子の介在により生ずる前記ＣＭＯＳインバータの相互コンダクタンスｇｍの減少分に伴う発振余裕度の低下分を補う値の容量値を有することを特徴とする。
【００２０】
上記構成の発振回路では、駆動電流調整用抵抗素子により、前記圧電振動子を励振する、発振ゲートであるＣＭＯＳインバータのＰＭＯＳトランジスタ及びＮＭＯＳトランジスタに流れる駆動電流（貫通電流）が抑制される。この駆動電流が低減されることによりＣＭＯＳインバータの相互コンダクタンスｇｍが減少するが、前記ＣＭＯＳインバータの入力端子及び出力端子と電源端子との間に接続された容量素子が、前記ＣＭＯＳインバータの相互コンダクタンスｇｍの減少分に伴う発振余裕度の低下分を補う値の容量値を有するので、すなわち、前記ＣＭＯＳインバータの相互コンダクタンスｇｍの減少分に応じて発振余裕度の低下分を補うように前記容量素子の容量値を小さくするようにしたので、良好な発振起動性及び発振安定性が得られる。
【００２１】
また、圧電振動子の負荷容量を構成するＣＭＯＳインバータの入力端子及び出力端子と電源端子との間に接続された容量素子に流れる充放電電流は、この容量素子の容量値に比例することから、小さな容量値を有する上記容量素子を流れる充放電電流は低減する。したがって、充放電電流の低減による消費電力の低減が図れる。
このように小さな負荷容量を有する圧電素子を備えた発振回路を構成することにより、負性抵抗ＲＬの改善による発振起動性及び発振安定化が図れると共に、充放電電流の低減による超低消費電力化が図れる。
【発明を実施するための最良の形態】
【００２２】
以下、本発明の実施形態を、図面を参照して説明する。本発明の実施形態の説明に先立ち、従来の圧電振動子を備えた発振回路の構成を図１３に示す。同図に示す発振回路は、ＣＭＯＳ構成のインバータIV01と、入力端子XCIN、出力端子XCOUTに外付けされた抵抗Ｒfと、圧電振動子である水晶振動子Ｘ１と、負荷容量を構成する容量素子Ｃ１、Ｃ２とから構成されている。ＣＭＯＳインバータIV01と抵抗Ｒfとで反転増幅器を構成し、その入力端が入力端子XCINに接続されるとともに、出力端は出力端子XCOUTに接続されている。
【００２３】
また、ＣＭＯＳインバータIV01は、電源電圧Ｖddと接地電位Ｖssとの間に直列接続されたＰＭＯＳトランジスタＰＭ１と、ＮＭＯＳトランジスタＮＭ１とから構成されている。これらのトランジスタのゲートは入力端子XCINに接続されていると共に、ドレインは出力端子XCOUTに接続されている。図１４に、ＣＭＯＳインバータIV01の等価回路を示す。同図において、Ｖdはドレイン電圧Ｖgはゲート電圧、ｇｍＶgは電流源、Ｉdd（Ｉ１）は、飽和ドレイン電流、Ｇはゲート電極、Ｄはドレイン電極、Ｓはソース電極である。
この発振回路では、インバータIV01と水晶振動子Ｘ１とが負帰還ループを形成して発振動作が行われる。
【００２４】
上記構成において、発振時にはＰＭＯＳトランジスタＰＭ１に駆動電流Ｉ１が流れ、ＮＭＯＳトランジスタＮＭ１には、貫通電流Ｉ10が、出力側には出力電流Ｉ11が、容量素子Ｃ２には充放電電流Ｉ２が、容量素子Ｃ１、圧電振動子Ｘ１には励振電流Ｉxが流れる。これらの電流のうち、貫通電流Ｉ10と負荷容量を形成する容量素子Ｃ２に流れる充放電電流Ｉ２と容量素子Ｃ１、圧電振動子Ｘ１に流れる励振電流Ｉxとの和が消費電流となる。
【００２５】
次に、本発明の実施形態に係る発振回路の構成を図１に示す。本発明の実施形態に係る発振回路は、ＣＭＯＳインバータを有する反転増幅器IV02と、前記ＣＭＯＳインバータの入力端子XCINと出力端子XCOUTとの間に接続された圧電振動子としての水晶振動子Ｘ２と、前記ＣＭＯＳインバータの入力端子XCIN及び出力端子XCOUTと電源端子Ｖssとの間に接続された負荷容量を構成する容量素子Ｃ３、Ｃ４とを有している。
【００２６】
反転増幅器IV02は、電源電圧Ｖddが供給される第１の電源端子と、接地電位が供給される第２の電源端子との間に直列接続されたＰＭＯＳトランジスタＰＭ１１と、ＮＭＯＳトランジスタＮＭ１１とからなるＣＭＯＳインバータと帰還抵抗Ｒｆとから構成されている。
【００２７】
また、上記ＣＭＯＳインバータのＰＭＯＳトランジスタＰＭ１のソースと第１の電源端子との間、および上記ＣＭＯＳインバータのＮＭＯＳトランジスタのソースと第２の電源端子との間には水晶振動子Ｘ２を励振する駆動電流を制限する駆動電流調整用抵抗素子ｒ１、ｒ２が接続されている。
【００２８】
また、容量素子Ｃ３、Ｃ４の値は、駆動電流調整用抵抗素子ｒ１、ｒ２の介在により生ずる前記ＣＭＯＳインバータの相互コンダクタンスｇｍの減少分に伴う発振余裕度の低下分を補う値の容量値に選択される。
【００２９】
上記構成において、駆動電流調整用抵抗素子ｒ１、ｒ２により、水晶振動子Ｘ２を励振する、発振ゲートであるＣＭＯＳインバータのＰＭＯＳトランジスタＰＭ１１及びＮＭＯＳトランジスタＮＭ１１に流れる駆動電流（貫通電流）が抑制される。この駆動電流が低減されることによりＣＭＯＳインバータの相互コンダクタンスｇｍが減少するが、上記ＣＭＯＳインバータの入力端子XCIN及び出力端子XCOUTと接地電位Ｖssの電源端子との間に接続された容量素子Ｃ３、Ｃ４が、上記ＣＭＯＳインバータの相互コンダクタンスｇｍの減少分に伴う発振余裕度Ｍの低下分を補う値の容量値を有するので、すなわち、上記ＣＭＯＳインバータの相互コンダクタンスｇｍの減少分に応じて上式（１）に示した発振余裕度Ｍの低下分を補うように前記容量素子Ｃ３、Ｃ４の容量値を小さくするようにしたので、良好な発振起動性及び発振安定性が得られる。例えば、図１３に示す従来回路におけるＣＭＯＳインバータの相互コンダクタンスをｇｍ１とし、図１に示す発振回路のＣＭＯＳインバータの相互コンダクタンスをｇｍ２とした場合に、ｇｍ２＝（１／２）・ｇｍ１、容量素子Ｃ３、Ｃ４の容量値をＣ３＝（１／√２）・Ｃ１、Ｃ４＝（１／√２）・Ｃ２とすれば、図１３の従来回路と図１に示した本発明に係る発振回路の駆動能力は同じであるが、ＣＭＯＳインバータの相互コンダクタンスｇｍを低減した上で、負荷容量を低減することができる。
【００３０】
また、圧電振動子としての水晶振動子の負荷容量を構成するＣＭＯＳインバータの入力端子及び出力端子と電源端子との間に接続された容量素子Ｃ３、Ｃ４に流れる充放電電流は、この容量素子Ｃ３、Ｃ４の容量値に比例することから、小さな容量値を有する上記容量素子Ｃ３、Ｃ４を流れる充放電電流は低減する。したがって、充放電電流の低減による消費電力の低減が図れる。
このように小さな負荷容量を有する圧電素子を備えた発振回路を構成することにより、負性抵抗ＲＬの改善による発振起動性及び発振安定化が図れると共に、充放電電流の低減による超低消費電力化が図れる。
【００３１】
次に、負荷容量ＣＬに対する負性抵抗ＲＬの関係を示す特性データの実測値及び計算値を図２に、そのグラフを図３にそれぞれ、示す。これらの図から明らかなように、計算値と実測値とが一致することが分る。このことから、負荷容量値ＣＬ１、ＣＬ２にそれぞれ、対応する負性抵抗ＲＬの値をそれぞれ、ＲＬ１、ＲＬ２とすると、負荷容量ＣＬによる負性抵抗ＲＬの増加分ΔＲＬは、次式（２）で表される。
ΔＲＬ＝ＲＬ２／ＲＬ１＝（ＣＬ１／ＣＬ２）2，ＣＬ１＞ＣＬ２……（２）
上式から明らかなように、負性抵抗ＲＬは、負荷容量ＣＬの２乗に反比例することが分る。
【００３２】
次に、負荷容量ＣＬと充放電電流Ｉd（図１ではＩ４に相当する）との関係を示す特性データを図４に、そのグラフを図５に示す。これらの図から、負荷容量ＣＬの値に対する充放電電流Ｉdの値の実測値及び計算値が一致することが分る。
このことから、負荷容量値ＣＬ１、ＣＬ２にそれぞれ、対応する充放電電流Ｉdの値をそれぞれ、Ｉd１、Ｉd２とすると、負荷容量ＣＬによる充放電電流Ｉdの低減分ΔＩdは、次式（３）で表される。
ΔＩd＝Ｉd２／Ｉd１＝ＣＬ２／ＣＬ１，ＣＬ１＞ＣＬ２……（３）
上式から明らかなように、充放電電流Ｉdは、負荷容量ＣＬに比例することが分る。
【００３３】
次に、低負荷容量ＣＬを有する圧電振動子を用いたときに負荷容量ＣＬが受ける制約について説明する。圧電振動子の等価回路を図６に示す。図６において、圧電振動子Ｘ２には直列に負荷容量ＣＬが接続されている。圧電振動子Ｘ２（例えば、水晶振動子）は、周知のように、圧電効果により生ずる機械的共振を等価的に表したインダクタンスＬS、容量ＣS、抵抗Ｒ１の直列共振回路に電極間容量Ｃ０が並列接続された回路として表される。
図６に示した等価回路上の端子間容量Ｃ０に対して、負荷容量ＣＬの容量値の理論上の制約は、Ｃ０＜ＣＬ＜∞、Ｃ０＝１．３ｐＦである。
【００３４】
次に、圧電振動子Ｘ２が、携帯機器等のシステムＬＳＩ１００に接続されている状態における負荷容量ＣＬの容量値の制約について説明する。図７（Ａ）に示すように、システムＬＳＩ１００に形成された発振ゲートの発振入出力端子間容量をＣOS1，信号線間容量をＣOS2とすると、負荷容量ＣＬの容量値の制約は、
Ｃ０＋ＣOS1＋ＣOS2＜ＣＬ＜∞となる。
【００３５】
このように、圧電振動子をシステムＬＳＩ１００に接続することにより、負荷容量値の下限値が増加してしまうが、上記発振入出力端子間容量ＣOS1及び信号線間容量ＣOS2を低減するには、図７（Ｂ）に示すように、接地電位に設定される電源端子ＶSSを信号線ＳＬ１、ＳＬ２の中心に位置させて接地し、圧電振動子Ｘ２が接続される端子間の距離を図７（Ａ）に示す場合に比して２倍にすることにより、信号線間容量ＣOS4は、図７（Ａ）に示す場合における信号線間容量ＣOS2の半分に低減され、発振入出力端子間容量ＣOS3は無視できる程度になり、負荷容量の低減効果は大きい。すなわち、図７（Ｂ）に示す状態では、負荷容量ＣＬの制約は、
Ｃ０＋ＣOS4＜ＣＬ＜∞、ＣOS4＝０．４ｐＦ程度となる。
【００３６】
次に、図１に示した圧電振動子を有する発振回路の発振ゲートＣＭＯＳゲートで構成する場合における帰還抵抗Ｒfの抵抗値の制約について説明する。上記発振回路において、負性抵抗ＲＬが０Ωとなるカットオフ周波数Ｆcは、相互コンダクタンスｇｍに比例し、帰還抵抗Ｒfと負荷容量ＣＬの２乗の積に反比例することから、負性抵抗ＲＬが０Ωとなるカットオフ周波数Ｆcは次式（４）で表される。
Ｆc∝ｇｍ／（Ｒf×ＣＬ2）        ……（４）
【００３７】
式（４）から負荷容量ＣＬの値を小さくすると、カットオフ周波数Ｆcが高くなり、発振回路の発振周波数に接近すると負性抵抗ＲＬが急激に低下する。カットオフ周波数Ｆcに対する負荷容量ＣＬ及び負性抵抗ＲＬとの関係を示す特性データを図９に、負荷容量ＣＬに対する負性抵抗ＲＬの特性を示すグラフを図１０に示す。
【００３８】
低消費電力化を図った発振回路において、相互コンダクタンスｇｍは低く設定されるので、帰還抵抗Ｒfを可能な限り大きく設定することにより、小さい容量値の負荷容量ＣＬを有する圧電振動子を安定した状態で使用することが可能となる。カットオフ周波数Ｆcを発振回路の発振周波数ｆLの１／３以下とした場合の帰還抵抗Ｒfの適正値の一例を図８に示す。
【００３９】
以上に説明したように、本発明の実施形態に係る圧電振動子によれば、圧電振動子とともに集積回路の発振回路部に外付けされる負荷容量を形成するコンデンサの容量値を、負荷容量値ＣLが圧電振動子が組み込まれる集積回路に対して要求される低消費電力化の仕様に見合った値となるように決定することにより、所望の低消費電力化が図れる。
また、本発明の実施形態に係る圧電振動子を備えた発振回路によれば、小さな負荷容量を有する圧電振動子を備えた発振回路を構成することにより、負性抵抗ＲＬの改善による発振起動性及び発振安定化が図れると共に、充放電電流の低減による超低消費電力化が図れる。
【図面の簡単な説明】
【００４０】
【図１】本発明の実施形態に係る発振回路の構成を示す回路図。
【図２】負荷容量ＣＬに対する負性抵抗ＲＬの関係を示す特性データの実測値及び計算値を示す図。
【図３】負荷容量ＣＬに対する負性抵抗ＲＬの関係を示す特性図。
【図４】負荷容量ＣＬと充放電電流Ｉdとの関係を示す特性データを示す図。
【図５】負荷容量ＣＬと充放電電流Ｉdとの関係を示す特性図。
【図６】圧電振動子の等価回路を示す回路図。
【図７】圧電振動子をシステムＬＳＩに接続したときの負荷容量の制約について示す説明図。
【図８】カットオフ周波数Ｆcを発振回路の発振周波数ｆLの１／３以下とした場合の帰還抵抗Ｒfの適正値の一例を示す図。
【図９】カットオフ周波数Ｆcに対する負荷容量ＣＬ及び負性抵抗ＲＬとの関係を示す特性データを示す図。
【図１０】負荷容量ＣＬに対する負性抵抗ＲＬの特性を示す特性図。
【図１１】携帯機器の概略構成を示すブロック図。
【図１２】圧電振動子のサイズと消費電流及び発振余裕度との関係を示す説明図。
【図１３】従来の圧電振動子を有する発振回路の構成を示す回路図。
【図１４】ＣＭＯＳインバータの電流源等価回路を示す図。
【符号の説明】
【００４１】
１…携帯機器、１０…システムＬＳＩ、１１…ＲＦモジュール、１２…電源制御部、１３…電池パック、２０…発振回路、２０Ａ…圧電振動子、ｒ１，ｒ２…駆動電流調整用抵抗素子、Ｒf…帰還抵抗、Ｘ１、Ｘ２…圧電振動子、Ｃ１、Ｃ２、Ｃ３、Ｃ４…容量素子、IV01、IV02…反転増幅器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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