(57)【要約】【課題】製造工程が簡単で、且つ、引張膜および圧縮膜の形成位置や膜厚を制御し易い、半導体装置の製造方法を提供する。【解決手段】半導体基板１００上に、ｎ型ＭＯＳＦＥＴ１１３およびｐ型ＭＯＳＦＥＴ１１５を形成し、ｎ型ＭＯＳＦＥＴ１１３上に引張膜１１６を形成したのち、基板１００の全表面に保護膜１１７を形成する。そして、保護膜１１７上に圧縮膜１１８を形成した後、保護膜１１７をエッチングストッパとして使用するエッチングにより、ｎ型ＭＯＳＦＥＴ１１３上の圧縮膜１１８を除去する。【選択図】図２
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【特許請求の範囲】
【請求項１】
引張応力または圧縮応力の一方を有する第１応力膜によって、第１導電型電界効果トランジスタの表面が覆われ、且つ、引張応力または圧縮応力の他方を有する第２応力膜によって、第１導電型とは逆導電型の第２導電型電界効果トランジスタの表面が覆われた、半導体装置の製造方法であって、
半導体基板上に、前記第１導電型電界効果トランジスタおよび前記第２導電型電界効果トランジスタを形成する第１工程と、
前記半導体基板の全表面に、前記第１応力膜を形成する第２工程と、
前記第１応力膜のうち、前記第２導電型電界効果トランジスタを覆う部分をエッチングによって除去する第３工程と、
前記半導体基板の全表面に、保護膜を形成する第４工程と、
前記保護膜上に前記第２応力膜を形成する第５工程と、
前記保護膜をエッチングストッパとして使用して、前記第１導電型電界効果トランジスタ上の前記第２応力膜が除去されるまでエッチングを行う第６工程と、
を有する半導体装置の製造方法。
【請求項２】
引張応力または圧縮応力の一方を有する第１応力膜によって、第１導電型電界効果トランジスタの表面が覆われ、且つ、引張応力または圧縮応力の他方を有する第２応力膜によって、第１導電型とは逆導電型の第２導電型電界効果トランジスタの表面が覆われた、半導体装置の製造方法であって、
半導体基板上に、前記第１導電型電界効果トランジスタおよび前記第２導電型電界効果トランジスタを形成する第１工程と、
前記半導体基板の全表面に、前記第１応力膜を形成する第２工程と、
前記第１応力膜のうち、前記第２導電型電界効果トランジスタを覆う部分をエッチングによって除去する第３工程と、
前記半導体基板の全表面に、前記第２応力膜を形成する第４工程と、
化学機械研磨法を用いて、前記第１導電型電界効果トランジスタ上の前記第２応力膜が除去されるまで研磨を行う第５工程と、
を有する半導体装置の製造方法。
【請求項３】
前記第１、第２応力膜のうち圧縮応力を有する方の膜が、酸化アルミニウム膜であることを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項４】
引張応力を有する第１応力膜によってｎ型電界効果トランジスタの表面が覆われ、且つ、圧縮応力を有する第２応力膜によってｐ型電界効果トランジスタの表面が覆われた、半導体装置の製造方法であって、
半導体基板上に、前記ｎ型電界効果トランジスタおよび前記ｐ型電界効果トランジスタを形成する第１工程と、
前記半導体基板の全表面に、前記第１応力膜を形成する第２工程と、
前記第１応力膜のうち、前記ｎ型電界効果トランジスタを覆う部分にマスクパターンを形成する第３工程と、
前記マスクパターンを用いて、前記ｐ型電界効果トランジスタの形成領域に、アルゴンイオンを選択的に注入することにより、前記第１応力膜を前記第２応力膜に変質させる第４工程と、
を有する半導体装置の製造方法。
【請求項５】
アルゴンイオンを注入するときの注入エネルギーが５０ｋｅＶ以上１００ｋｅＶ以下であることを特徴とする請求項４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ＭＯＳＦＥＴを有する半導体装置の製造方法に関する。より詳細には、この発明は、歪みシリコン技術を採用したＭＯＳＦＥＴを有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来より、歪みシリコン技術を用いたＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Effect Transistor)が知られている。歪みシリコン技術とは、チャネル領域に圧縮応力または引張応力を加えることによってＭＯＳＦＥＴの駆動能力を向上させる技術である。
【０００３】
ｐＭＯＳＦＥＴでは、チャネル領域にゲート長方向の圧縮応力を加えると、オン電流が増加する。一方、ｎＭＯＳＦＥＴでは、チャネル領域にゲート長方向の引張応力を加えると、オン電流が増加する。したがって、ｐＭＯＳＦＥＴに圧縮応力を加え且つｎＭＯＳＦＥＴに引張応力を加えることにより、駆動能力が高いＣＭＯＳＦＥＴを得ることができる(例えば下記特許文献１の段落０００２参照）。
【０００４】
このため、下記特許文献１に開示されたＭＯＳＦＥＴでは、ｐＭＯＳＦＥＴの表面には圧縮応力を有する絶縁膜（以下、「圧縮膜」と記す）を形成し、且つ、ｎＭＯＳＦＥＴの表面には引張応力を有する絶縁膜(以下、「引張膜」と記す）を形成している（特許文献１の段落０００４、図１等参照）。
【０００５】
また、下記特許文献２に開示されたＭＯＳＦＥＴでは、素子分離用トレンチに圧縮膜或いは引張膜を埋め込むことにより、ｐＭＯＳＦＥＴへの圧縮応力の付加およびｎＭＯＳＦＥＴへの引張応力の付加を行っている(例えば特許文献２の段落００２９参照）。
【０００６】
ここで、圧縮膜および引張膜をＭＯＳＦＥＴの表面或いはトレンチに形成する方法としては、以下のようなものが知られている。
【０００７】
特許文献１に開示された製造方法では、引張膜をウェハ全面に形成した後で、ｐＭＯＳＦＥＴ形成領域上の引張膜を選択的に除去し、その後で、圧縮膜をウェハ全面に形成し、さらに、ｐＭＯＳＦＥＴ形成領域上の圧縮膜を選択的に除去している（特許文献１の段落００５０参照）。
【０００８】
また、特許文献２に開示された技術では、圧縮膜をウェハの全面に形成した後で、ｎＭＯＳＦＥＴ形成領域上の圧縮膜を選択的に除去し、さらに、ウェハ全面に引張膜を形成し、その後、ウェハ全体をエッチバックすることによってトレンチ以外に形成された圧縮膜および引張膜を除去している（特許文献２の段落００１５〜００２１、図１、図２参照）。
【特許文献１】特開２００６−８０１６１号公報
【特許文献２】特開２００４−６３５９１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、特許文献１に開示された製造方法は、引張膜を選択的に除去する工程と、圧縮膜を選択的に除去する工程とを含むので、レジスト形成工程が２回必要となり、このため、製造工程が複雑になるとともに、位置ずれが発生し易いという欠点を有している。
【００１０】
一方、特許文献２に開示された製造方法は、選択的な除去工程は１回しかないので、製造工程の複雑化や位置ずれの発生といった課題は生じ難い。しかしながら、この製造方法では、圧縮膜のみが形成された領域と、圧縮膜および引張膜の両方が形成された領域とを同時にエッチバックするので、膜厚を高精度に制御することが困難であるという欠点を有している。
【００１１】
この発明の課題は、製造工程が簡単で、且つ、引張膜および圧縮膜の形成位置や膜厚を制御し易い、半導体装置の製造方法を提供する点にある。
【課題を解決するための手段】
【００１２】
第１の発明は、引張応力または圧縮応力の一方を有する第１応力膜によって、第１導電型電界効果トランジスタの表面が覆われ、且つ、引張応力または圧縮応力の他方を有する第２応力膜によって、第１導電型とは逆導電型の第２導電型電界効果トランジスタの表面が覆われた、半導体装置の製造方法に関する。
【００１３】
そして、半導体基板上に第１導電型電界効果トランジスタおよび第２導電型電界効果トランジスタを形成する第１工程と、半導体基板の全表面に第１応力膜を形成する第２工程と、第１応力膜のうち第２導電型電界効果トランジスタを覆う部分をエッチングによって除去する第３工程と、半導体基板の全表面に保護膜を形成する第４工程と、保護膜上に第２応力膜を形成する第５工程と、保護膜をエッチングストッパとして使用して第１導電型電界効果トランジスタ上の第２応力膜が除去されるまでエッチングを行う第６工程とを有する。
【００１４】
第２の発明は、引張応力または圧縮応力の一方を有する第１応力膜によって、第１導電型電界効果トランジスタの表面が覆われ、且つ、引張応力または圧縮応力の他方を有する第２応力膜によって、第１導電型とは逆導電型の第２導電型電界効果トランジスタの表面が覆われた、半導体装置の製造方法に関する。
【００１５】
そして、半導体基板上に第１導電型電界効果トランジスタおよび第２導電型電界効果トランジスタを形成する第１工程と、半導体基板の全表面に第１応力膜を形成する第２工程と、第１応力膜のうち第２導電型電界効果トランジスタを覆う部分をエッチングによって除去する第３工程と、半導体基板の全表面に第２応力膜を形成する第４工程と、化学機械研磨法を用いて第１導電型電界効果トランジスタ上の第２応力膜が除去されるまで研磨を行う第５工程とを有する。
【００１６】
第３の発明は、引張応力を有する第１応力膜によってｎ型電界効果トランジスタの表面が覆われ、且つ、圧縮応力を有する第２応力膜によってｐ型電界効果トランジスタの表面が覆われた、半導体装置の製造方法に関する。
【００１７】
そして、半導体基板上にｎ型電界効果トランジスタおよびｐ型電界効果トランジスタを形成する第１工程と、半導体基板の全表面に第１応力膜を形成する第２工程と、第１応力膜のうちｎ型電界効果トランジスタを覆う部分にマスクパターンを形成する第３工程と、マスクパターンを用いてｐ型電界効果トランジスタの形成領域にアルゴンイオンを選択的に注入することにより第１応力膜を第２応力膜に変質させる第４工程とを有する。
【発明の効果】
【００１８】
第１の発明によれば、第１応力膜の表面を保護膜で覆った後で第２応力膜を形成し、この保護膜をエッチングストッパ膜として使用して第２応力膜のエッチバックを行うこととしたので、製造工程を簡単にすることができ、且つ、第１、第２応力膜の形成位置や膜厚の制御が容易である。
【００１９】
第２の発明によれば、第１応力膜の表面に形成された第２応力膜を、化学機械研磨法を用いて除去することとしたので、製造工程を簡単にすることができ、且つ、第１、第２応力膜の形成位置や膜厚の制御が容易である。
【００２０】
第３の発明によれば、ｐＭＯＳＦＥＴ上に形成された第１応力膜にアルゴンイオンを注入することによって第２応力膜を形成することとしたので、製造工程を簡単にすることができ、且つ、第１、第２応力膜の形成位置や膜厚の制御が容易である。
【発明を実施するための最良の形態】
【００２１】
以下、この発明の実施の形態について、図面を用いて説明する。なお、図中、各構成成分の大きさ、形状および配置関係は、この発明が理解できる程度に概略的に示してあるにすぎず、また、以下に説明する数値的条件は単なる例示にすぎない。
【００２２】
第１の実施形態
この発明の第１の実施形態に係る半導体装置の製造方法について、図１および図２を用いて説明する。
【００２３】
図１および図２は、この実施形態に係る製造方法を示す断面工程図である。
【００２４】
（１）まず、半導体基板１００の表面に、公知の製造工程により、素子分離領域１０１、ｎ型拡散領域１０２，１０３、ｐ型拡散領域１０４，１０５、ゲート絶縁膜１０６，１０７、ゲート電極１０８，１０９およびサイドウォール１１０，１１１を形成する（図１（Ａ）参照）。これにより、基板１００のｐ型領域１１２にはｎＭＯＳＦＥＴ１１３が、ｎ型領域１１４にはｐＭＯＳＦＥＴ１１５が、それぞれ形成される。
【００２５】
（２）次に、半導体基板１００の全面に、引張応力を有する薄膜（すなわち、引張膜）１１６を形成する（図１（Ｂ）参照）。例えば、ＬＰ−ＣＶＤ(Low Pressure-Chemical Vaper Deposition)法を用い、６００〜８００℃でＳｉ3Ｎ4を堆積することにより、このＳｉ3Ｎ4膜に引張応力を発生させることができる。引張膜１１６の厚さは、例えば５０ｎｍ以上とすることが望ましい。引張膜１１６の膜厚が大きいほど、引張応力を大きくすることができるからである。但し、半導体装置の構造上の制限等から、膜厚の大きさには限界がある。したがって、通常、引張膜１１６の厚さは、５０ｎｍ以上１５０ｎｍ以下とすることが望ましい。
【００２６】
（３）次に、基板１００のｐ型領域１１２上にレジストマスクを形成する。そして、エッチングにより、ｎ型領域１１４上の引張膜１１６を除去する。その後、レジストマスクを除去する（図１（Ｃ）参照）。
【００２７】
（４）基板１００の全面に、エッチングストッパ膜１１７を形成する（図２（Ａ）参照）。これにより、引張膜１１６およびｐＭＯＳＦＥＴ１１５の全表面が、このエッチングストッパ膜１１７で覆われることになる。エッチングストッパ膜１１７としては、例えば、シリコン酸化膜を採用することができる。エッチングストッパ膜１１７の膜厚は薄いほど望ましく、例えば５ｎｍ以下である。
【００２８】
（５）続いて、半導体基板１００の全面に、圧縮応力を有する薄膜（すなわち、圧縮膜）１１８を形成する（図２（Ｂ）参照）。例えば、プラズマＣＶＤ法を用い、５００℃以下でＳｉ3Ｎ4を堆積することにより、このＳｉ3Ｎ4膜に圧縮応力を発生させることができる。圧縮膜１１８の厚さは、上述の引張膜１１６の場合と同じ理由から、通常、５０ｎｍ以上１５０ｎｍ以下とすることが望ましい。但し、引張膜１１６の厚さと圧縮膜１１８の厚さとは、必ずしも一致していなくてよい。
【００２９】
（６）最後に、既知のエッチング法を用いて、圧縮膜１１８をエッチングする。このエッチングは、ｎＭＯＳＦＥＴ１１３上の圧縮膜１１８が除去されるまで行う（図２（Ｃ）参照）。エッチングストッパ膜１１７を用いているので、このエッチングで引張膜１１６がエッチングされることはない。
【００３０】
以上説明したように、この実施形態では、引張膜１１６の表面をエッチングストッパ膜１１７で覆った後で圧縮膜１１８の形成およびエッチバックを行うこととした。したがって、選択エッチングが一回でよいので、製造工程が簡単で且つ膜１１６，１１８の形成位置制御が容易である。また、このエッチバックでは、圧縮膜１１８のみがエッチングされるので、膜１１６，１１８の膜厚制御が容易である。
【００３１】
なお、この実施形態では、圧縮膜１１８としては、Ｓｉ3Ｎ4膜に代えて、酸化アルミニウム膜を使用することも可能である。酸化アルミニウムの膨張作用を利用して、基板１００のチャネル形成領域に圧縮応力を付与することができる。
【００３２】
第２の実施形態
次に、この発明の第２の実施形態に係る半導体装置の製造方法について、図３および図４を用いて説明する。
【００３３】
図３および図４は、この実施形態に係る製造方法を示す断面工程図である。図３、図４において、図１、図２と同じ符号を付した構成要素は、それぞれ図１、図２と同じものを示している。
【００３４】
（１）まず、上述の第１の実施形態と同様にして、半導体基板１００の表面に、ｎＭＯＳＦＥＴ１１３およびｐＭＯＳＦＥＴ１１５を形成する（図３（Ａ）参照）。
【００３５】
（２）次に、ＬＰ−ＣＶＤ法を用い、第１の実施形態と同様の成膜条件で、半導体基板１００の全面に引張膜１１６を形成する（図３（Ｂ）参照）。引張膜１１６の厚さは、上述の第１の実施形態と同じ理由から、通常、５０ｎｍ以上１５０ｎｍ以下とすることが望ましい。
【００３６】
（３）次に、基板１００のｐ型領域１１２上にレジストマスクを形成する。そして、エッチングにより、ｎ型領域１１４上の引張膜１１６を除去する。その後、レジストマスクを除去する（図３（Ｃ）参照）。
【００３７】
（４）続いて、プラズマＣＶＤ法を用い、第１の実施形態と同じ成膜条件で、半導体基板１００の全面に、圧縮膜１１８を形成する（図３（Ａ）参照）。圧縮膜１１８の厚さは、上述の第１の実施形態と同じ理由から、通常、５０ｎｍ以上１５０ｎｍ以下とすることが望ましいが、引張膜１１６と一致している必要はない。
【００３８】
（５）最後に、化学機械研磨法(CMP:Chemical Mechanical Polising)法を用いて、圧縮膜１１８を研磨する。この研磨は、少なくともｎＭＯＳＦＥＴ１１３上の圧縮膜１１８が除去されるまで行う（図３（Ｂ）参照）。
【００３９】
以上説明したように、この実施形態によれば、引張膜１１６の表面に形成された圧縮膜１１８を、化学機械研磨法を用いて除去することとした。したがって、選択エッチングが一回でよいので、製造工程を簡単にすることができ、且つ、引張膜１１６および圧縮膜１１８の形成位置の制御が容易である。また、化学機械研磨法を用いたので、膜厚の制御が容易である。
【００４０】
なお、上述の第１の実施形態と同様、圧縮膜１１８としては、Ｓｉ3Ｎ4膜に代えて、酸化アルミニウム膜を使用することも可能である。
【００４１】
第３の実施形態
次に、この発明の第３の実施形態に係る半導体装置の製造方法について、図５を用いて説明する。
【００４２】
図５は、この実施形態に係る製造方法を示す断面工程図である。図５において、図１、図２と同じ符号を付した構成要素は、それぞれ図１、図２と同じものを示している。
【００４３】
（１）まず、上述の第１の実施形態と同様にして、半導体基板１００の表面に、ｎＭＯＳＦＥＴ１１３およびｐＭＯＳＦＥＴ１１５を形成する（図５（Ａ）参照）。
【００４４】
（２）次に、ＬＰ−ＣＶＤ法を用い、第１の実施形態と同様の成膜条件で、半導体基板１００の全面に引張膜１１６を形成する（図５（Ｂ）参照）。引張膜１１６の厚さは、１００ｎｍ以上１５０ｎｍ以下とすることが望ましい。
【００４５】
（３）次に、基板１００のｐ型領域１１２上にマスクパターン５０１を形成する。そして、このマスクパターン５０１を用いて、ｐＭＯＳＦＥＴ１１５の形成領域に、アルゴンイオンを選択的に注入する（図５（Ｃ）参照）。これにより、ｐＭＯＳＦＥＴ１１５上の引張膜１１６を圧縮膜１１８に変質させることができる。イオン注入量は、例えば、１×１０15ｃｍ-2程度が望ましい。また、注入エネルギーは５０〜１００ｋｅＶとすることが望ましい。注入エネルギーが小さすぎると引張膜１１６の表面しか変質しないので十分な圧縮応力を得ることができず、また、注入エネルギーが大きすぎるとゲート電極１０９の特性に悪影響を及ぼすからである。
【００４６】
以上説明したように、この実施形態によれば、ｐＭＯＳＦＥＴ１１５上に形成された引張膜１１６にアルゴンイオンを注入することによって圧縮膜１１８を形成することとしたので（上記工程（３）参照）、製造工程を簡単にすることができる。また、選択的イオン注入で圧縮膜１１８を形成できるので、膜１１６，１１８の形成位置や膜厚の制御が容易である。
【図面の簡単な説明】
【００４７】
【図１】第１の実施形態に係る製造方法を示す断面工程図である。
【図２】第１の実施形態に係る製造方法を示す断面工程図である。
【図３】第２の実施形態に係る製造方法を示す断面工程図である。
【図４】第２の実施形態に係る製造方法を示す断面工程図である。
【図５】第３の実施形態に係る製造方法を示す断面工程図である。
【符号の説明】
【００４８】
１００  半導体基板
１０１  素子分離領域
１０２，１０３  ｎ型拡散領域
１０４，１０５  ｐ型拡散領域
１０６，１０７  ゲート絶縁膜
１０８，１０９  ゲート電極
１１０，１１１  サイドウォール
１１２  ｐ型領域
１１３  ｎＭＯＳＦＥＴ
１１４  ｎ型領域
１１５  ｐＭＯＳＦＥＴ
１１６  引張膜
１１７  エッチングストッパ膜
１１８  圧縮膜
５０１  マスクパターン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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