(57)【要約】【課題】ＲＡＭ等のハードマクロを有する場合でも、スキャンによる遅延テストが可能な半導体集積回路を提供する。【解決手段】スキャンモードを設定してＳ−ＦＦ４，２Ｂによるスキャンチェーンにテストデータをセットした後、通常モードに切り替えてクロック信号ＣＬＫを１パルス与える。これにより、Ｓ−ＦＦ２Ｂに取り込まれた組み合わせ回路１Ａの出力とＳ−ＦＦ４の保持データを反転した信号が、組み合わせ回路１Ｂに与えられる。更に２パルス目のクロック信号ＣＬＫを与え、組み合わせ回路１Ｂの出力をＳ−ＦＦ２Ｃで保持する。再びスキャンモードに切り替え、Ｓ−ＦＦ２Ｃに保持された信号を読み出して判定する。１パルス目と２パルス目のクロック信号ＣＬＫの間隔を変えて遅延テストを行う。これにより、ＲＡＭ３等のハードマクロが含まれていても、スキャンによる遅延テストを実施できる。【選択図】図１
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【特許請求の範囲】
【請求項１】
入力側に設けられた第１のスキャンフリップフロップから与えられる信号とハードマクロから与えられる信号に従って論理動作を行い、その論理動作結果の信号を出力側に設けられた第２のスキャンフリップフロップを介して出力する組み合わせ回路を備えた半導体集積回路において、
スキャンモードが設定された時には前記第１のスキャンフリップフロップと共にスキャンチェーンを構成し、通常モードが設定された時にはクロック信号に従って保持データを反転させる第３のスキャンフリップフロップと、
通常動作時には前記ハードマクロから出力される信号を選択し、テスト動作時には前記第３のスキャンフリップフロップの保持データを選択して前記組み合わせ回路に与えるセレクタとを、
設けたことを特徴とする半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スキャンテスト機能を備えた半導体集積回路、特にスキャンによる遅延テストが可能な半導体集積回路に関するものである。
【背景技術】
【０００２】
図２は、下記非特許文献１に記載された従来のスキャンテスト機能を備えた半導体集積回路の概略の構成図である。
【０００３】
この半導体集積回路は、テスト対象の組み合わせ回路１Ｂと、その前段の組み合わせ回路１Ａを有し、これらの組み合わせ回路１Ａ,１Ｂの間がスキャンフリップフロップ（以下、フリップフロップを「ＦＦ」、スキャンフリップフロップを「Ｓ−ＦＦ」という）２Ｂ１,２Ｂ２，…，２Ｂｍで接続されている。更に、この半導体集積回路は、ＲＡＭ（Random  Access  Memory）３等のハードマクロを有し、このＲＡＭ３の出力側が、Ｓ−ＦＦ４とセレクタ５を介して組み合わせ回路１Ｂの入力側に接続されている。
【０００４】
Ｓ−ＦＦは、スキャン許可信号ＳＥによって前段の組み合わせ回路等からの信号またはスキャン入力信号を選択するセレクタと、このセレクタで選択された信号をクロック信号のタイミングで保持して出力するＦＦで構成されている。
【０００５】
組み合わせ回路１Ａから並列に出力される信号は、それぞれＳ−ＦＦ２Ｂ１，…，２Ｂｍ内部のセレクタの第１入力に与えられ、これらのＳ−ＦＦ２Ｂ１〜２Ｂｍ内部の各ＦＦから出力される信号が、組み合わせ回路１Ｂの入力側に並列に与えられるようになっている。更に、Ｓ−ＦＦ２Ｂ１，２Ｂ２，…，２Ｂm-1内部の各ＦＦの出力側は、それぞれＳ−ＦＦ２Ｂ２，２Ｂ３，…，２Ｂｍ内部の各セレクタの第２入力に接続されている。
【０００６】
また、ＲＡＭ３の出力側は、Ｓ−ＦＦ４内部のセレクタの第１入力とセレクタ（ＳＥＬ）５の第１入力に接続され、このＳ−ＦＦ４内部のＦＦの出力側が、セレクタ５の第２入力とＳ−ＦＦ２Ｂ１内部のセレクタの第２入力に接続されている。そして、Ｓ−ＦＦ４内部のセレクタの第２入力は、スキャン入力端子６Ｂに接続され、Ｓ−ＦＦ２Ｂｍ内部のＦＦの出力側が、スキャン出力端子７Ｂに接続されている。
【０００７】
一方、組み合わせ回路１Ａの入力側には、同様にスキャンチェーンを構成するＳ−ＦＦ２Ａ１，２Ａ２，…，２Ａｋから並列に信号が与えられるようになっている。また、Ｓ−ＦＦ２Ａ１のセレクタの第２入力は、スキャン入力端子６Ａに接続され、Ｓ−ＦＦ２Ａｋ内部のＦＦの出力側は、スキャン出力端子７Ａに接続されている。
【０００８】
更に、組み合わせ回路１Ｂの出力側には、同様にスキャンチェーンを構成するＳ−ＦＦ２Ｃ１，２Ｃ２，…，２Ｃｎが接続され、このＳ−ＦＦ２Ｃ１内部のセレクタの第２入力がスキャン入力端子６Ｃに、Ｓ−ＦＦ２Ｃｎ内部のＦＦの出力側がスキャン出力端子７Ｃに、それぞれ接続されている。なお、クロック端子８から与えられるクロック信号ＣＬＫは、クロック供給路を介して各Ｓ−ＦＦ内部のＦＦのクロック端子に供給され、端子９から与えられるスキャン許可信号ＳＥは、各Ｓ−ＦＦ内部のセレクタの制御端子に与えられるようになっている。また、セレクタ５の制御端子には、端子１０から通常動作またはテスト動作を指定するためのテスト信号ＴＳＴが与えられるようになっている。
【０００９】
この半導体集積回路では、製造時にＳ−ＦＦを使用して組み合わせ回路１Ａ，１Ｂのスキャンテストが行われる。
【００１０】
スキャンテストでは、先ず、スキャン許可信号ＳＥによってスキャンモードが設定され、各Ｓ−ＦＦ内部のセレクタが第２入力に切り替えられる。これにより、スキャン入力端子６Ａ〜Ｓ−ＦＦ２Ａ１〜Ｓ−ＦＦ２Ａ２〜・・・〜Ｓ−ＦＦ２Ａｋ〜スキャン出力端子７Ａのスキャンチェーンが形成される。同様に、スキャン入力端子６Ｂからスキャン出力端子７Ｂに至るスキャンチェーンと、スキャン入力端子６Ｃからスキャン出力端子７Ｃに至るスキャンチェーンが形成される。
【００１１】
次に、クロック信号ＣＬＫに同期して、各スキャン入力端子６Ａ，６Ｂからテスト用のシリアル入力信号ＳＩＡ，ＳＩＢを入力する。これにより、スキャンチェーンを構成するＳ−ＦＦ内部の各ＦＦには、テスト用のデータがシフトされて保持される。これらのテスト用のデータは、組み合わせ回路１Ａ，１Ｂの入力側に並列に与えられる。
【００１２】
更に、スキャン許可信号ＳＥで通常モードを設定して各Ｓ−ＦＦ内部のセレクタを第１入力に切り替え、クロック信号ＣＬＫを１パルスだけ与える。これにより、組み合わせ回路１Ａの出力信号はＳ−ＦＦ２Ｂ１〜Ｓ−ＦＦ２Ｂｍ内部の各ＦＦに保持され、組み合わせ回路１Ｂの出力信号はＳ−ＦＦ２Ｃ１〜Ｓ−ＦＦ２Ｃｎ内部の各ＦＦに保持される。
【００１３】
その後、スキャン許可信号ＳＥでスキャンモードを設定し、各Ｓ−ＦＦ内部のセレクタを再び第２入力に切り替え、クロック信号ＣＬＫを与える。これにより、Ｓ−ＦＦ２Ｂ１〜Ｓ−ＦＦ２Ｂｍ内部の各ＦＦに保持された組み合わせ回路１Ａの出力信号が、このクロック信号に同期してスキャン出力端子７Ｂからシリアル出力信号ＳＯＢとして出力される。また、Ｓ−ＦＦ２Ｃ１〜Ｓ−ＦＦ２Ｃｎ内部のＦＦに保持された組み合わせ回路１Ｂの出力信号は、スキャン出力端子７Ｃからシリアル出力信号ＳＯＣとして出力される。
【００１４】
従って、シリアル入力信号ＳＩＡ，ＳＩＢに応じて組み合わせ回路１Ａ，１Ｂから出力されるべき信号と、実際に出力されたシリアル出力信号ＳＯＢ，ＳＯＣを比較することにより、これらの組み合わせ回路１Ａ，１Ｂが正常に動作しているか否かをテストすることができる。なお、ＲＡＭ３等のハードマクロは、スキャンテストの対象とならないので、このハードマクロに別途組み込まれたＢＩＳＴ（Built  In  Self  Test）回路でテストが行われる。
【００１５】
スキャンテストとＢＩＳＴで正常な動作が確認された半導体集積回路は、製品に組み込まれて使用される。製品に組み込まれるときには、端子９,１０は、各Ｓ−ＦＦ内部のセレクタとセレクタ５が第１入力に切り替えられるように固定接続される。
【００１６】
【特許文献１】特開２００５−２５７２９０号公報
【特許文献２】特願２００５−１１６４６８号
【非特許文献１】「ＲＴＬ設計スタイルガイドＶｅｒｉｌｏｇ−ＨＤＬ編」（株）半導体理工学センターＳＴＡＲＣ，Ｐ．３−４８〜３−５０．
【発明の開示】
【発明が解決しようとする課題】
【００１７】
しかしながら、前記半導体集積回路ではスキャンによる遅延テストを実施することができないという課題があった。遅延テストとは、例えば組み合わせ回路１Ｂの入力側のＳ−ＦＦ２Ｂ１〜２Ｂｍにテスト用のデータをセットした時点から一定時間後に、この組み合わせ回路１Ｂから出力される信号を出力側のＳ−ＦＦ２Ｃ１〜２Ｃｍに取り込み、この一定時間の間に組み合わせ回路１Ｂから所定の出力信号が出力されるか否かを判定することにより、組み合わせ回路の動作遅延時間をテストするものである。なお、図２の半導体集積回路で遅延テストが実施できない理由は、次のとおりである。
【００１８】
Ｓ−ＦＦ２Ｂ１〜２Ｂｍは、前段のＳ−ＦＦ２Ａ１〜２Ａｋからデータが与えられて組み合わせ回路１Ａから出力される信号により、“１”→“０”または“０”→“１”の遷移を発生し、後段の組み合わせ回路１Ｂをテストできる。しかし、Ｓ−ＦＦ４については、システム動作経路にＲＡＭ３が直接接続されているため、スキャン機能でこのＲＡＭ３の出力に“０”または“１”の論理状態を設定することができない。このため、信号遷移を発生することができず、Ｓ−ＦＦ４の後段の組み合わせ回路１Ｂのテストが不可能になる。
【００１９】
本発明は、ＲＡＭ等のハードマクロを有する場合でも、スキャンによる遅延テストを実施することができる半導体集積回路を提供すること目的としている。
【課題を解決するための手段】
【００２０】
本発明は、入力側に設けられた第１のＳ−ＦＦから与えられる信号とハードマクロから与えられる信号に従って論理動作を行い、その論理動作結果の信号を出力側に設けられた第２のＳ−ＦＦを介して出力する組み合わせ回路を備えた半導体集積回路において、スキャンモードが設定された時には前記第１のＳ−ＦＦと共にスキャンチェーンを構成し、通常モードが設定された時にはクロック信号に従って保持データを反転させる第３のＳ−ＦＦと、通常動作時には前記ハードマクロから出力される信号を選択し、テスト動作時には前記第３のＳ−ＦＦの保持データを選択して前記組み合わせ回路に与えるセレクタとを設けたことを特徴としている。
【発明の効果】
【００２１】
本発明の半導体集積回路では、スキャンモードが設定された時には第１のＳ−ＦＦと共にスキャンチェーンを構成し、通常モードが設定された時にはクロック信号に従って保持データを反転させる第３のＳ−ＦＦと、通常動作時にはハードマクロから出力される信号を選択し、テスト動作時には第３のＳ−ＦＦの保持データを選択してテスト対象の組み合わせ回路に与えるセレクタを設けている。これにより、次のような手順でスキャンによる遅延テストを実施することが出来る。
【００２２】
先ず、スキャンモードを設定して第１のＳ−ＦＦと第３のＳ−ＦＦによるスキャンチェーンを構成し、テストデータをセットする。次に、通常モードに切り替え、クロック信号を１パルスだけ与える。これにより、第１のＳ−ＦＦによって取り込まれた前段の組み合わせ回路の出力信号または外部端子から与えられる入力信号と、第３のＳ−ＦＦの保持データを反転した信号が、テスト対象の組み合わせ回路に与えられる。その後、２パルス目のクロック信号を与えることにより、テスト対象の組み合わせ回路の出力信号を第２のＳ−ＦＦに保持する。
【００２３】
そして、再びスキャンモードに切り替え、第２のＳ−ＦＦに保持された組み合わせ回路の出力信号を読み出して、所望の論理動作結果が出力されるか否かを判定する。１パルス目と２パルス目のクロック信号の間隔を変えて遅延テストを行うことにより、このテスト対象の組み合わせ回路の動作遅延時間をテストすることが出来る。これにより、ＲＡＭ等のハードマクロを有する半導体集積回路においても、スキャンによる遅延テストを実施することができるという効果がある。
【発明を実施するための最良の形態】
【００２４】
この発明の前記並びにその他の目的と新規な特徴は、次の好ましい実施例の説明を添付図面と照らし合わせて読むと、より完全に明らかになるであろう。但し、図面は、もっぱら解説のためのものであって、この発明の範囲を限定するものではない。
【実施例１】
【００２５】
図１は、本発明の実施例を示す半導体集積回路の構成図であり、図２中の要素と共通の要素には共通の符号が付されている。
【００２６】
この半導体集積回路は、テスト対象の組み合わせ回路１Ｂと、その前段の組み合わせ回路１Ａを有し、これらの組み合わせ回路１Ａ,１Ｂの間がＳ−ＦＦ２Ｂ１,２Ｂ２，…，２Ｂｍで接続されている。更に、この半導体集積回路は、ＲＡＭ３等のハードマクロと、Ｓ−ＦＦ４とセレクタ５を有している。
【００２７】
ＲＡＭ３の出力側は、セレクタ５の第１入力に接続され、このセレクタ５の出力側が組み合わせ回路１Ｂの入力側に接続されている。Ｓ−ＦＦ４内部のセレクタの第２入力は、スキャン入力端子６Ｂに接続され、このＳ−ＦＦ４内部のＦＦの出力側がインバータ１１を介してこのＳ−ＦＦ４内部のセレクタの第１入力に接続されている。
【００２８】
更に、Ｓ−ＦＦ４内部のＦＦの出力側は、セレクタ５の第２入力とＳ−ＦＦ２Ｂ１内部のセレクタの第２入力に接続されている。そして、Ｓ−ＦＦ２Ｂｍ内部のＦＦの出力側が、スキャン出力端子７Ｂに接続されている。
【００２９】
組み合わせ回路１Ａから並列に出力される信号は、それぞれＳ−ＦＦ２Ｂ１，…，２Ｂｍ内部のセレクタの第１入力に与えられ、これらのＳ−ＦＦ２Ｂ１〜２Ｂｍ内部の各ＦＦから出力される信号が、組み合わせ回路１Ｂの入力側に並列に与えられるようになっている。更に、Ｓ−ＦＦ２Ｂ１，２Ｂ２，…，２Ｂm-1内部の各ＦＦの出力側は、それぞれＳ−ＦＦ２Ｂ２，２Ｂ３，…，２Ｂｍ内部の各セレクタの第２入力に接続されている。
【００３０】
一方、組み合わせ回路１Ａの入力側には、同様にスキャンチェーンを構成するＳ−ＦＦ２Ａ１，２Ａ２，…，２Ａｋから並列に信号が与えられるようになっている。また、Ｓ−ＦＦ２Ａ１のセレクタの第２入力は、スキャン入力端子６Ａに接続され、Ｓ−ＦＦ２ＡｋのＦＦの出力側は、スキャン出力端子７Ａに接続されている。
【００３１】
更に、組み合わせ回路１Ｂの出力側には、同様にスキャンチェーンを構成するＳ−ＦＦ２Ｃ１，２Ｃ２，…，２Ｃｎが接続され、このＳ−ＦＦ２Ｃ１内部のセレクタの第２入力がスキャン入力端子６Ｃに、Ｓ−ＦＦ２Ｃｎ内部のＦＦの出力側がスキャン出力端子７Ｃに、それぞれ接続されている。
【００３２】
なお、クロック端子８から与えられるクロック信号ＣＬＫは、クロック供給路を介して各Ｓ−ＦＦ内部のＦＦのクロック端子に供給され、端子９から与えられるスキャン許可信号ＳＥは、各Ｓ−ＦＦ内部のセレクタの制御端子に与えられるようになっている。また、セレクタ５の制御端子には、端子１０から通常動作またはテスト動作を指定するためのテスト信号ＴＳＴが与えられるようになっている。
【００３３】
次に動作を説明する。
この半導体集積回路では、製造時にＳ−ＦＦを使用した組み合わせ回路１Ａ，１Ｂのスキャンテストと遅延テストが行われる。この内、スキャンテストは、端子１０に与えるテスト信号ＴＳＴでテスト動作を指定し、セレクタ５を第２入力に切り替えることにより、ＲＡＭ３を切り離して組み合わせ回路１Ａ，１Ｂの論理動作の試験が行われる。この場合の動作は、図２の半導体集積回路におけるスキャンテストの動作と同様であるので、ここでは省略する。
【００３４】
図３は、図１の半導体集積回路における遅延テスト時の動作を示す信号波形図である。以下、この図３を参照しつつ、図１の遅延テストの動作を説明する。
【００３５】
ここでは、組み合わせ回路１Ａ，１Ｂの入力信号と出力信号の数をそれぞれ４とし、テスト対象の組み合わせ回路１Ｂの入力側にテストデータを与えてから、出力側に論理演算結果の信号が出力されるまでの遅延時間をテストする場合を説明する。なお、クロック端子８から与えられるクロック信号ＣＬＫは、時間αだけ遅延してクロック信号ＣＫＢとしてＳ−ＦＦ４と各Ｓ−ＦＦ２Ｂに伝搬され、時間βだけ遅延してクロック信号ＣＫＣとして各Ｓ−ＦＦ２Ｃに伝搬されるものとする。また、端子１０のテスト信号ＴＳＴは、テスト動作を指定する“Ｈ”に設定され、セレクタ５は第２入力（Ｓ−ＦＦ４の出力側）に切り替えられている。
【００３６】
まず、スキャン許可信号ＳＥによってスキャンモードを指定する“Ｈ”に設定し、すべてのＳ−ＦＦのセレクタを第２入力側に切り替える。これにより、Ｓ−ＦＦ２Ａ１〜２Ａ４の各ＦＦが縦続接続され、スキャン入力端子６Ａからスキャン出力端子７Ａに至るシフトレジスタ（スキャンチェーン）が構成される。また、Ｓ−ＦＦ２Ａ１〜２Ａ４の各ＦＦから出力される信号は、組み合わせ回路１Ａに並列に与えられる。同様に、Ｓ−ＦＦ４とＳ−ＦＦ２Ｂ１〜２Ｂ３の各ＦＦが縦続接続され、スキャン入力端子６Ｂからスキャン出力端子７Ｂに至るシフトレジスタが構成され、Ｓ−ＦＦ４とＳ−ＦＦ２Ｂ１〜２Ｂ３の各ＦＦから出力される信号が、組み合わせ回路１Ｂに並列に与えられる。
【００３７】
図３の時刻ｔ１において、スキャン入力端子６Ａ，６Ｂに与えるスキャン入力信号ＳＩＡ，ＳＩＢを、所定のテストデータＴＤＡ，ＴＤＢに従って、それぞれ“ａ４”，“ｂ４”に設定し、クロック端子８からパルス状のクロック信号ＣＬＫを与える。これにより、各クロック供給路における伝搬遅延の後、Ｓ−ＦＦ２Ａ１，２Ｂ１に、それぞれ“ａ４”，“ｂ４”のデータが取り込まれる。
【００３８】
以下、時刻ｔ２，ｔ３，ｔ４において、スキャン入力端子６Ａからスキャン入力信号ＳＩＡ（“ａ３”，“ａ２”，“ａ１”）が順次与えられ、クロック信号ＣＬＫに従ってＳ−ＦＦ２Ａ１〜２Ａ４に順次シフトされる。また、スキャン入力端子６Ｂからスキャン入力信号ＳＩＢ（“ｂ３”，“ｂ２”，“ｂ１”）が順次与えられ、Ｓ−ＦＦ４とＳ−ＦＦ２Ｂ１〜２Ｂ３に順次シフトされる。以上のスキャンシフト動作により、Ｓ−ＦＦ２Ａ１〜２Ａ４内部の各ＦＦにはテストデータＴＤＡ（“ａ１”，“ａ２”，“ａ３”，“ａ４”）が保持され、組み合わせ回路１Ａに並列に与えられる。また、Ｓ−ＦＦ４とＳ−ＦＦ２Ｂ１〜２Ｂ３内部の各ＦＦにはテストデータＴＤＢ（“ｂ１”，“ｂ２”，“ｂ３”，“ｂ４”）が保持され、組み合わせ回路１Ｂに並列に与えられる。組み合わせ回路１Ａは、テストデータＴＤＡに基づいて論理処理を行い、所定の処理時間の後、その結果の信号ＲＤＡが並列に出力される。また組み合わせ回路１Ｂは、テストデータＴＤＢに基づいて論理処理を行い、所定の処理時間Ｄの後、その結果の信号ＲＤＢ１が並列に出力される。
【００３９】
時刻ｔ５において、端子９のスキャン許可信号ＳＥが、通常モードを指定する“Ｌ”に設定され、すべてのＳ−ＦＦ内部のセレクタが第１入力側に切り替えられる。これにより、組み合わせ回路１Ａから出力される信号ＲＤＡがＳ−ＦＦ２Ｂ１〜２Ｂ３のＦＦの入力側に与えられる。また、Ｓ−ＦＦ４内部のＦＦに保持されたテストデータ（“ｂ１”）はインバータ１１で反転され、このＳ−ＦＦ４内部のＦＦの入力側に与えられる。但し、この時刻ｔ５では、クロック端子８にはクロック信号ＣＬＫが与えられないので、Ｓ−ＦＦ４，２Ｂ１〜２Ｂ３内部のＦＦの内容は変化しない。
【００４０】
時刻ｔ６において、クロック端子８から、ホールド（保持）用のクロック信号ＣＬＫを与える。クロック信号ＣＬＫは、時間αだけ遅延してクロック信号ＣＫＢとしてＳ−ＦＦ４，２Ｂ１〜２Ｂ３に与えられる。これにより、Ｓ−ＦＦ４内部のＦＦには、反転したテストデータ（“／ｂ１”）が取り込まれ、Ｓ−ＦＦ２Ｂ１〜２Ｂ３内部のＦＦには、この時点で組み合わせ回路１Ａから出力される信号ＲＤＡが取り込まれる。
【００４１】
また、クロック信号ＣＬＫは時間βだけ遅延してクロック信号ＣＫＣとしてＳ−ＦＦ２Ｃ１〜２Ｃ４に与えられるので、この時点で組み合わせ回路１Ｂから出力される信号ＲＤＢ１（“ｃ１ｘ”，“ｃ２ｘ”，“ｃ３ｘ”，“ｃ４ｘ”）が、Ｓ−ＦＦ２Ｃ１〜２Ｃ４内部のＦＦに取り込まれる。これにより、Ｓ−ＦＦ２Ｃ４の出力側からシフト出力端子ＳＯＣに出力されるスキャン出力信号ＳＯＣは、“ｃ４ｘ”となる。組み合わせ回路１Ｂでは、新たにＳ−ＦＦ４，Ｓ−ＦＦ２Ｂ１〜２Ｂ３内部のＦＦに取り込まれた信号ＲＤＡに基づいた論理処理が開始される。
【００４２】
時刻ｔ７において、スキャン許可信号ＳＥが“Ｈ”に戻され、全Ｓ−ＦＦのセレクタが第２入力側に切り替えられ、再びスキャンシフト動作状態となる。
【００４３】
時刻ｔ８〜ｔ１０における各クロック信号ＣＬＫの立ち上がりから時間βの後、Ｓ−ＦＦ２Ｃ１〜２Ｃ４内部のＦＦの内容が順次シフトされ、スキャン出力端子４Ｃからスキャン出力信号ＳＯＣとして直列に出力される。これにより、スキャン出力端子４Ｃから出力されるスキャン出力信号ＳＯＣは、組み合わせ回路１Ｂの変化前の信号ＲＤＢ１となる。
【００４４】
従って、組み合わせ回路１Ｂの入力データＲＤＡと論理回路条件に基づいて予定された
値と、実際にスキャン出力端子ＳＯＣから出力されたスキャン出力信号ＳＯＣを比較することにより、クロック供給経路等の異常な遅延時間を検出することが可能になる。
【００４５】
例えば、Ｓ−ＦＦ２Ｃ１〜２Ｃ４に対するクロック信号ＣＫＣの遅延時間βが大きくなり、α＋Ｄ＜βのような条件となった場合、ホールド用のクロック信号ＣＬＫによって、組み合わせ回路１Ｂの変化後の出力信号ＲＤＢ２がＳ−ＦＦ２Ｃ１〜２Ｃ４内部のＦＦに取り込まれる。このため、入力データＲＤＡと論理回路条件に基づいて予定された値と、実際にスキャン出力端子ＳＯＣから出力されたスキャン出力信号ＳＯＣが一致しなくなり、何らかの遅延故障が存在すると判定することができる。
【００４６】
以上のように、本実施例の半導体集積回路は、テスト対象の組み合わせ回路１Ｂに与えるテストデータ“ｂ１”を、クロック信号ＣＫＢのタイミングに従って反転させるために、Ｓ−ＦＦ４の出力信号をインバータ１１を介してこのＳ−ＦＦ４内部のセレクタの第１入力にフィードバックさせるように構成している。従って、遅延テスト時に、ホールド用のクロック信号ＣＬＫに従って、組み合わせ回路１Ｂに与えるテストデータ（“ｂ１”，“ｂ２”，“ｂ３”，“ｂ４”）を、一斉に変化させることが可能になり、ＲＡＭ３等のハードマクロを有する半導体集積回路でも、スキャンによる遅延テストを実施することができるという利点がある。
【００４７】
なお、本発明は、上記実施例に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。
（ａ）  ハードマクロの一例としてＲＡＭ３を示したが、その他のスキャンテストが出来ないハードマクロに対しても同様に適用可能である。
（ｂ）  図１の半導体集積回路は、複数のスキャンチェーンを有しているが、スキャンチェーンが１本のものに対しても同様に適用可能である。
（ｃ）  通常動作時、Ｓ−ＦＦ２Ｂ１〜２Ｂｍには、組み合わせ回路１Ａから並列にデータが与えられるが、この前段の組み合わせ回路１Ａが無い場合は、外部端子からこれらのＳ−ＦＦ２Ｂ１〜２Ｂｍに並列にデータが与えられる。
（ｄ）  Ｓ−ＦＦ４の出力信号をインバータ１1で反転してこのＳ−ＦＦ４内部のセレクタの第１入力にフィードバックさせているが、このＳ−ＦＦ４内部のＦＦの反転出力端子をそのままＳ−ＦＦ４内部のセレクタにフィードバックさせても良い。  
【図面の簡単な説明】
【００４８】
【図１】本発明の実施例を示す半導体集積回路の構成図である。
【図２】従来のスキャンテスト機能を備えた半導体集積回路の概略の構成図である。
【図３】図１の半導体集積回路における遅延テスト時の動作を示す信号波形図である。
【符号の説明】
【００４９】
１Ａ，１Ｂ    組み合わせ回路
２Ａ１〜２Ａｋ，２Ｂ１〜２Ｂｍ，２Ｃ１〜２Ｃｎ，４    Ｓ−ＦＦ
３    ＲＡＭ
５    セレクタ
６Ａ，６Ｂ，６Ｃ    スキャン入力端子
７Ａ，７Ｂ，７Ｃ    スキャン出力端子
８    クロック端子
【図１】
2008058098.tif 000003
【図２】
2008058098.tif 000004
【図３】
2008058098.tif 000005