(57)【要約】【課題】常時広ダイナミックレンジに対応するだけでなく、ユーザが撮影場面に応じてダイナミックレンジを切り替えられる固体撮像装置及びその動作方法を提供する。【解決手段】フォトダイオード、転送トランジスタ、フローティングディフュージョン、付加容量素子、容量結合トランジスタ及びリセットトランジスタを有する画素が半導体基板にアレイ状に複数個集積され、フローティングディフュージョンの容量が、フォトダイオードの容量よりも小さく、画素の出力として、全ての画素においてフォトダイオードＰＤに蓄積された光電荷の一部または全部をフローティングディフュージョンＦＤに転送して得られる第１信号Ｓ1が出力される、あるいは、全ての画素においてフォトダイオードに蓄積された光電荷の全部をフローティングディフュージョンと付加容量素子ＣＳを結合して得られるポテンシャルに転送して得られる第２信号Ｓ1＋Ｓ2が出力される構成である。【選択図】図１
2008205639.tif 000002
【特許請求の範囲】
【請求項１】
光を受光して光電荷を生成及び蓄積するフォトダイオードと、
前記フォトダイオードから光電荷を転送する転送トランジスタと、
前記転送トランジスタを通じて前記光電荷が転送されるフローティングディフュージョンと、
前記フローティングディフュージョンを介して前記フォトダイオードに接続して設けられ、前記転送トランジスタを通じて前記フォトダイオードから転送される光電荷を蓄積する付加容量素子と、
前記フローティングディフュージョンと前記付加容量素子とを結合または分割する容量結合トランジスタと、
前記付加容量素子または前記フローティングディフュージョンに接続され、前記付加容量素子及び／または前記フローティングディフュージョン内の光電荷を排出するためのリセットトランジスタと
を有する画素が半導体基板にアレイ状に複数個集積されており、
前記フローティングディフュージョンの容量が、前記フォトダイオードの容量よりも小さい構成であり、
前記画素の出力として、全ての前記画素において前記フォトダイオードに蓄積された光電荷の一部または全部を前記フローティングディフュージョンに転送して得られる第１信号が出力される、あるいは、全ての前記画素において前記フォトダイオードに蓄積された光電荷の全部を前記フローティングディフュージョンと前記付加容量素子を結合して得られる容量に転送して得られる第２信号が出力される
固体撮像装置。
【請求項２】
前記画素の出力として、前記第１信号または前記第２信号のいずれかを選択するための切り替えスイッチを有する
請求項１に記載の固体撮像装置。
【請求項３】
前記画素の出力として、隣接する２行の前記画素の前記第１信号または前記第２信号が、同一の水平ブランキング期間内に出力される
請求項１に記載の固体撮像装置。
【請求項４】
前記画素の出力として、１つの前記画素から前記第１信号または前記第２信号が２回読み出され、得られた２つの前記第１信号または前記第２信号が合算され、または平均が取られて出力される
請求項１に記載の固体撮像装置。
【請求項５】
前記フローティングディフュージョンの容量と前記付加容量素子の容量の和が、前記フォトダイオードの容量以上である
請求項１に記載の固体撮像装置。
【請求項６】
前記フローティングディフュージョンの容量が、前記付加容量素子の容量より小さい
請求項５に記載の固体撮像装置。
【請求項７】
前記付加容量素子が、前記半導体基板に形成された不純物拡散層の容量により構成されている
請求項１に記載の固体撮像装置。
【請求項８】
前記画素が、前記フローティングディフュージョンに接続するゲート電極を有する増幅トランジスタと、前記増幅トランジスタと直列に接続された前記画素を選択するための選択トランジスタをさらに有する
請求項１に記載の固体撮像装置。
【請求項９】
光を受光して光電荷を生成及び蓄積するフォトダイオードと、前記フォトダイオードから光電荷を転送する転送トランジスタと、前記転送トランジスタを通じて前記光電荷が転送されるフローティングディフュージョンと、前記フローティングディフュージョンを介して前記フォトダイオードに接続して設けられ、前記転送トランジスタを通じて前記フォトダイオードから転送される光電荷を蓄積する付加容量素子と、前記フローティングディフュージョンと前記付加容量素子とを結合または分割する容量結合トランジスタと、前記付加容量素子または前記フローティングディフュージョンに接続され、前記付加容量素子及び／または前記フローティングディフュージョン内の光電荷を排出するためのリセットトランジスタとを有する画素が半導体基板にアレイ状に複数個集積されており、前記フローティングディフュージョンの容量が、前記フォトダイオードの容量よりも小さい構成である固体撮像装置の動作方法であって、
蓄積期間において前記フォトダイオードにおいて光を受光して生成される光電荷を前記フォトダイオードに蓄積する工程と、
前記画素の出力として、前記フォトダイオードに蓄積された光電荷の一部または全部を前記フローティングディフュージョンに転送して第１信号を得る、あるいは、前記フォトダイオードに蓄積された光電荷の全部を前記フローティングディフュージョンと前記付加容量素子を結合して得られる容量に転送して第２信号を得る工程と
を有し、
前記画素の出力として、前記第１信号あるいは前記第２信号を得る工程において、全ての前記画素において前記第１信号と前記第２信号のいずれか一方を得る
固体撮像装置の動作方法。
【請求項１０】
前記画素の出力として、前記第１信号あるいは前記第２信号を得る工程において、前記第１信号または前記第２信号のいずれかを選択するための切り替えスイッチに応じて、前記第１信号あるいは前記第２信号を得る
請求項９に記載の固体撮像装置の動作方法。
【請求項１１】
前記画素の出力として、前記第１信号あるいは前記第２信号を得る工程において、隣接する２行の前記画素の前記第１信号または前記第２信号を、同一の水平ブランキング期間内に得る
請求項９に記載の固体撮像装置の動作方法。
【請求項１２】
前記画素の出力として、前記第１信号あるいは前記第２信号を得る工程において、１つの前記画素から前記第１信号または前記第２信号を２回読み出し、得られた２つの前記第１信号または前記第２信号を合算し、または平均を取る
請求項９に記載の固体撮像装置の動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は固体撮像装置及びその動作方法に関し、特にＣＭＯＳ型あるいはＣＣＤ型の固体撮像装置及びその動作方法に関する。
【背景技術】
【０００２】
ＣＭＯＳ（Complementary Metal-Oxide-Semiconductor）イメージセンサあるいはＣＣＤ（Charge Coupled Device）イメージセンサなどの画像入力イメージセンサは、その特性向上とともに、例えばデジタルカメラやカメラ付き携帯電話などの用途で需要が拡大してきている。
【０００３】
上記のイメージセンサは、さらなる特性向上が望まれており、その一つがダイナミックレンジを広くすることである。
例えば、特許文献１〜４などに広ダイナミックレンジ化を実現する固体撮像装置が開示されているが、これらの固体撮像装置は高感度かつ高Ｓ／Ｎ比を維持したままで広ダイナミックレンジ化を達成することが困難であり、この課題を解決するために特許文献５に記載の固体撮像装置が開発された。
特許文献５に記載の固体撮像装置においては、各画素のフォトダイオードから溢れた光電荷をフローティングディフュージョン及び静電容量素子に蓄積する構成となっており、光電荷がフォトダイオードから溢れなかった場合にはフォトダイオード内の光電荷で、溢れた場合にはフォトダイオード内の光電荷とフォトダイオードから溢れた光電荷を合わせて、各画素の信号を得る。
【０００４】
しかし、特許文献５に記載の固体撮像装置において、ＣＭＯＳプロセスにより製造した場合、上記のフォトダイオードから溢れた分の光電荷に対する暗電流成分が大きく、例えば要求されるレベルより３〜４桁程度も大きいという不利益があり、長時間での光電荷の蓄積に用いるには不向きとなり、これを抑制することが望まれていた。
暗電流成分の発生場所は、例えば、トランジスタのゲート直下の界面や素子分離絶縁膜の側面、あるいはシリコン表面に空乏層が触れている部分などである。
【０００５】
上記のような状況に鑑みて、高感度かつ高Ｓ／Ｎ比を維持しながら、暗電流成分を抑制し、広ダイナミックレンジ化を実現する固体撮像装置が開発され、特許文献６〜８に開示されている。
しかしながら、特許文献６〜８に記載の固体撮像装置のような、常時広ダイナミックレンジに対応したイメージセンサに限らず、ユーザが撮影場面に応じて対応できるダイナミックレンジを切り替えて用いることができるイメージセンサが求められていた。
【特許文献１】特開２００３−１３４３９６号公報
【特許文献２】特開２０００−１６５７５４号公報
【特許文献３】特開２００２−７７７３７号公報
【特許文献４】特開平５−９０５５６号公報
【特許文献５】特開２００５−３２８４９３号公報
【特許文献６】国際公開２００５／０８３７９０号パンフレット
【特許文献７】特開２００５−３２８４９３号公報
【特許文献８】特開２００６−２１７４１０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
解決しようとする問題点は、常時広ダイナミックレンジに対応するだけでなく、ユーザが撮影場面に応じて対応できるダイナミックレンジを切り替えて用いることが困難である点である。
【課題を解決するための手段】
【０００７】
本発明の固体撮像装置は、光を受光して光電荷を生成及び蓄積するフォトダイオードと、前記フォトダイオードから光電荷を転送する転送トランジスタと、前記転送トランジスタを通じて前記光電荷が転送されるフローティングディフュージョンと、前記フローティングディフュージョンを介して前記フォトダイオードに接続して設けられ、前記転送トランジスタを通じて前記フォトダイオードから転送される光電荷を蓄積する付加容量素子と、前記フローティングディフュージョンと前記付加容量素子とを結合または分割する容量結合トランジスタと、前記付加容量素子または前記フローティングディフュージョンに接続され、前記付加容量素子及び／または前記フローティングディフュージョン内の光電荷を排出するためのリセットトランジスタとを有する画素が半導体基板にアレイ状に複数個集積されており、前記フローティングディフュージョンの容量が、前記フォトダイオードの容量よりも小さい構成であり、前記画素の出力として、全ての前記画素において前記フォトダイオードに蓄積された光電荷の一部または全部を前記フローティングディフュージョンに転送して得られる第１信号が出力される、あるいは、全ての前記画素において前記フォトダイオードに蓄積された光電荷の全部を前記フローティングディフュージョンと前記付加容量素子を結合して得られる容量に転送して得られる第２信号が出力される。
【０００８】
上記の本発明の固体撮像装置は、フォトダイオードと、転送トランジスタと、フローティングディフュージョンと、付加容量素子と、容量結合トランジスタと、リセットトランジスタとを有する画素が半導体基板にアレイ状に複数個集積されている。
フォトダイオードは、光を受光して光電荷を生成及び蓄積する。
転送トランジスタは、フォトダイオードから光電荷を転送する。
フローティングディフュージョンは、転送トランジスタを通じて光電荷が転送される。
付加容量素子は、フローティングディフュージョンを介してフォトダイオードに接続して設けられ、転送トランジスタを通じてフォトダイオードから転送される光電荷を蓄積する。
容量結合トランジスタは、フローティングディフュージョンと付加容量素子のポテンシャルを結合または分割する。
リセットトランジスタは、付加容量素子またはフローティングディフュージョンに接続され、付加容量素子及び／またはフローティングディフュージョン内の光電荷を排出する。
ここで、フローティングディフュージョンの容量が、フォトダイオードの容量よりも小さい構成であり、また、画素の出力として、全ての画素においてフォトダイオードに蓄積された光電荷の一部または全部をフローティングディフュージョンに転送して得られる第１信号が出力される、あるいは、全ての画素においてフォトダイオードに蓄積された光電荷の全部をフローティングディフュージョンと付加容量素子を結合して得られる容量に転送して得られる第２信号が出力される。
【０００９】
上記の本発明の固体撮像装置は、好適には、前記画素の出力として、前記第１信号または前記第２信号のいずれかを選択するための切り替えスイッチを有する。
【００１０】
上記の本発明の固体撮像装置は、好適には、前記画素の出力として、隣接する２行の前記画素の前記第１信号または前記第２信号が、同一の水平ブランキング期間内に出力される。
【００１１】
上記の本発明の固体撮像装置は、好適には、前記画素の出力として、１つの前記画素から前記第１信号または前記第２信号が２回読み出され、得られた２つの前記第１信号または前記第２信号が合算され、または平均が取られて出力される。
【００１２】
上記の本発明の固体撮像装置は、好適には、前記フローティングディフュージョンの容量と前記付加容量素子の容量の和が、前記フォトダイオードの容量以上である。
さらに好適には、前記フローティングディフュージョンの容量が、前記付加容量素子の容量より小さい。
【００１３】
上記の本発明の固体撮像装置は、好適には、前記付加容量素子が、前記半導体基板に形成された不純物拡散層の容量により構成されている。
【００１４】
上記の本発明の固体撮像装置は、好適には、前記画素が、前記フローティングディフュージョンに接続するゲート電極を有する増幅トランジスタと、前記増幅トランジスタと直列に接続された前記画素を選択するための選択トランジスタをさらに有する。
【００１５】
また、固体撮像装置の動作方法は、光を受光して光電荷を生成及び蓄積するフォトダイオードと、前記フォトダイオードから光電荷を転送する転送トランジスタと、前記転送トランジスタを通じて前記光電荷が転送されるフローティングディフュージョンと、前記フローティングディフュージョンを介して前記フォトダイオードに接続して設けられ、前記転送トランジスタを通じて前記フォトダイオードから転送される光電荷を蓄積する付加容量素子と、前記フローティングディフュージョンと前記付加容量素子とを結合または分割する容量結合トランジスタと、前記付加容量素子または前記フローティングディフュージョンに接続され、前記付加容量素子及び／または前記フローティングディフュージョン内の光電荷を排出するためのリセットトランジスタとを有する画素が半導体基板にアレイ状に複数個集積されており、前記フローティングディフュージョンの容量が、前記フォトダイオードの容量よりも小さい構成である固体撮像装置の動作方法であって、蓄積期間において前記フォトダイオードにおいて光を受光して生成される光電荷を前記フォトダイオードに蓄積する工程と、前記画素の出力として、前記フォトダイオードに蓄積された光電荷の一部または全部を前記フローティングディフュージョンに転送して第１信号を得る、あるいは、前記フォトダイオードに蓄積された光電荷の全部を前記フローティングディフュージョンと前記付加容量素子を結合して得られる容量に転送して第２信号を得る工程とを有し、前記画素の出力として、前記第１信号あるいは前記第２信号を得る工程において、全ての前記画素において前記第１信号と前記第２信号のいずれか一方を得る。
【００１６】
上記の本発明の固体撮像装置の動作方法は、光を受光して光電荷を生成及び蓄積するフォトダイオードと、フォトダイオードから光電荷を転送する転送トランジスタと、転送トランジスタを通じて光電荷が転送されるフローティングディフュージョンと、フローティングディフュージョンを介してフォトダイオードに接続して設けられ、転送トランジスタを通じてフォトダイオードから転送される光電荷を蓄積する付加容量素子と、フローティングディフュージョンと付加容量素子とを結合または分割する容量結合トランジスタと、付加容量素子またはフローティングディフュージョンに接続され、付加容量素子及び／またはフローティングディフュージョン内の光電荷を排出するためのリセットトランジスタとを有する画素が半導体基板にアレイ状に複数個集積されており、フローティングディフュージョンの容量が、フォトダイオードの容量よりも小さい構成である固体撮像装置の動作方法である。
まず、蓄積期間においてフォトダイオードにおいて光を受光して生成される光電荷をフォトダイオードに蓄積し、次に、画素の出力として、フォトダイオードに蓄積された光電荷の一部または全部をフローティングディフュージョンに転送して第１信号を得る、あるいは、フォトダイオードに蓄積された光電荷の全部をフローティングディフュージョンと付加容量素子を結合して得られる容量に転送して第２信号を得る。
ここで、画素の出力として、第１信号あるいは第２信号を得る工程において、全ての画素において第１信号と第２信号のいずれか一方を得る。
【００１７】
上記の本発明の固体撮像装置の動作方法は、好適には、前記画素の出力として、前記第１信号あるいは前記第２信号を得る工程において、前記第１信号または前記第２信号のいずれかを選択するための切り替えスイッチに応じて、前記第１信号あるいは前記第２信号を得る。
【００１８】
上記の本発明の固体撮像装置の動作方法は、好適には、前記画素の出力として、前記第１信号あるいは前記第２信号を得る工程において、隣接する２行の前記画素の前記第１信号または前記第２信号を、同一の水平ブランキング期間内に得る。
【００１９】
上記の本発明の固体撮像装置の動作方法は、好適には、前記画素の出力として、前記第１信号あるいは前記第２信号を得る工程において、１つの前記画素から前記第１信号または前記第２信号を２回読み出し、得られた２つの前記第１信号または前記第２信号を合算し、または平均を取る。
【発明の効果】
【００２０】
本発明の固体撮像装置は、画素の出力として、全ての画素において第１信号あるいは第２信号が出力されるので、常時広ダイナミックレンジに対応するだけでなく、ユーザが撮影場面に応じて対応できるダイナミックレンジを切り替えて用いることできる。
【００２１】
本発明の固体撮像装置の動作方法は、画素の出力として、全ての画素において第１信号あるいは第２信号を得るので、常時広ダイナミックレンジに対応するだけでなく、ユーザが撮影場面に応じて対応できるダイナミックレンジを切り替えて用いることができる。
【発明を実施するための最良の形態】
【００２２】
以下、本発明の固体撮像装置及びその動作方法の実施の形態について図面を参照して説明する。
【００２３】
第１実施形態
本実施形態に係る固体撮像装置は、広ダイナミックレンジに対応した構成を有するＣＭＯＳイメージセンサであり、図１は１つの画素（ピクセル）ＰＸの等価回路図である。
各画素は、光を受光して光電荷を生成及び蓄積するフォトダイオードＰＤ、フォトダイオードＰＤからの光電荷を転送する転送トランジスタＴｒ１、転送トランジスタＴｒ１を通じて光電荷が転送されるフローティングディフュージョンＦＤ、付加容量素子ＣＳ、フローティングディフュージョンＦＤの容量と付加容量素子ＣＳの容量とを結合または分割する容量結合トランジスタＴｒ２、フローティングディフュージョンＦＤに接続して形成され、フローティングディフュージョンＦＤ内の光電荷を排出するためのリセットトランジスタＴｒ３、ゲート電極がフローティングディフュージョンＦＤに接続して形成され、フローティングディフュージョンＦＤ内の光電荷を電圧信号に増幅変換する増幅トランジスタＴｒ４（ソースフォロワＳＦ）、及び、増幅トランジスタに直列に接続して形成され、画素を選択するための選択トランジスタＴｒ５を有して構成されており、いわゆる５トランジスタ型のＣＭＯＳイメージセンサである。例えば、上記の５つのトランジスタはいずれもｎチャネルＭＯＳトランジスタである。
【００２４】
本実施形態に係るＣＭＯＳイメージセンサは、受光面において上記の構成の画素がマトリクス状に複数個集積されており、各画素において、転送トランジスタＴｒ１、容量結合トランジスタＴｒ２、リセットトランジスタＴｒ３のゲート電極に、φT、φS、φRの各駆動ラインが接続され、また、選択トランジスタＴｒ５のゲート電極には行シフトレジスタから駆動される画素選択ラインＳＬ（φX）が接続される。また、リセットトランジスタＴｒ３と選択トランジスタＴｒ５の一方のソース・ドレインに所定の電圧ＶＲが印加され、さらに、増幅トランジスタＴｒ４の出力側ソース・ドレインに出力ラインＶｏｕｔが接続され、列シフトレジスタにより制御されて電圧信号が出力される。
選択トランジスタＴｒ５、駆動ラインφＸについては、画素の選択、非選択動作ができるように、フローティングディフュージョンＦＤの電圧を適宜な値に固定できればよいから、それらを省略することも可能である。
【００２５】
図２は本実施形態のＣＭＯＳイメージセンサの１画素（１ピクセル）のレイアウト図の一例である。
フォトダイオードＰＤ、付加容量素子ＣＳ及び５つのトランジスタＴｒ１〜Ｔｒ５を図のように配置し、さらに転送トランジスタＴｒ１（Ｔ）と容量結合トランジスタＴｒ２（Ｓ）の間のフローティングディフュージョンＦＤと増幅トランジスタＴｒ４（ソースフォロワＳＦ）のゲートを配線Ｗ１で接続し、さらにリセットトランジスタＴｒ３（Ｒ）と選択トランジスタＴｒ５（Ｘ）の間の拡散層に所定の電圧ＶＲの配線に接続して、図１に示す本実施形態の等価回路図に相当する回路を実現することができる。
このレイアウトにおいて、転送トランジスタＴｒ１のチャネルの幅は、フォトダイオードＰＤ側で広く、フローティングディフュージョンＦＤ側で狭くなるように形成されている。このため、フォトダイオードからフローティングディフュージョンへの光電荷の転送を滞りなく行うことができる。一方、フローティングディフュージョンＦＤ側で狭くすることで、フローティングディフュージョンＦＤの容量を小さくとることができ、フローティングディフュージョンＦＤ中に蓄積した電荷に対する電位の変動幅を大きくとることができる。
【００２６】
本実施形態のＣＭＯＳイメージセンサは、上記の構成において、フローティングディフュージョンＦＤの容量ＣＦＤが、フォトダイオードＰＤの容量ＣＰＤよりも小さい構成である。即ち、下記式（１）を満たす。
好ましくは、フローティングディフュージョンＦＤの容量ＣＦＤと付加容量素子の容量ＣＳの和が、フォトダイオードＰＤの容量ＣＰＤ以上である。即ち、下記式（２）を満たす。
また、好ましくは、フローティングディフュージョンＦＤの容量ＣＦＤが、付加容量素子の容量ＣＳより小さい。即ち、下記式（３）を満たす。
【００２７】
［数１］
ＣＦＤ＜ＣＰＤ            ・・・（１）
ＣＦＤ＋ＣＳ≧ＣＰＤ      ・・・（２）
ＣＦＤ＜ＣＳ            ・・・（３）
【００２８】
本実施形態においては、例えば、半導体基板に形成された不純物拡散層の容量により構成されている。付加容量素子として、絶縁膜を介して１対の電極を対向させてなる構成としなくても十分な容量を確保することができる。もちろん、絶縁膜を介して１対の電極を対向させてなる構成としてもよい。
【００２９】
図３は、本実施形態に係るＣＭＯＳイメージセンサの各画素の一部（フォトダイオードＰＤ、転送トランジスタＴｒ１、フローティングディフュージョンＦＤ、容量結合トランジスタＴｒ２及び付加容量素子ＣＳ）における模式的断面図であり、図２中のＡ−Ａ’における断面図に相当する。
【００３０】
例えば、ｎ型シリコン半導体基板（ｎ−ｓｕｂ）１０にｐ型ウェル（ｐ−ｗｅｌｌ）１１が形成されており、ｐ+型分離領域１２及びＬＯＣＯＳ法などによる素子分離絶縁膜１３によって各画素及び付加容量素子ＣＳ領域などが区分されている。
ｐ型ウェル１１中にｎ型半導体領域１４が形成され、その表層にｐ+型半導体領域１５が形成され、このｐｎ接合により電荷転送埋め込み型のフォトダイオードＰＤが構成されている。
【００３１】
ｎ型半導体領域１４の端部においてｐ+型半導体領域１５よりはみ出して形成された領域があり、この領域から所定の距離を離間してｐ型ウェル１１の表層にフローティングディフュージョンＦＤとなるｎ+型半導体領域１６が形成され、さらにこの領域から所定の距離を離間してｐ型ウェル１１の表層に付加容量素子ＣＳとなるｎ+型半導体領域１７が形成されている。
【００３２】
ここで、ｎ型半導体領域１４とｎ+型半導体領域１６に係る領域において、ｐ型ウェル１１上面に酸化シリコンなどからなるゲート絶縁膜１８を介してポリシリコンなどからなるゲート電極１９が形成され、ｎ型半導体領域１４とｎ+型半導体領域１６をソース・ドレインとし、ｐ型ウェル１１の表層にチャネル形成領域を有する転送トランジスタＴｒ１が構成されている。
【００３３】
また、ｎ+型半導体領域１６とｎ+型半導体領域１７に係る領域において、ｐ型ウェル１１上面に酸化シリコンなどからなるゲート絶縁膜１８を介してポリシリコンなどからなるゲート電極２０が形成され、ｎ+型半導体領域１６とｎ+型半導体領域１７をソース・ドレインとし、ｐ型ウェル１１の表層にチャネル形成領域を有する容量結合トランジスタＴｒ２が構成されている。
【００３４】
また、転送トランジスタＴｒ１、容量結合トランジスタＴｒ２及び付加容量素子ＣＳを被覆して、酸化シリコンなどからなる絶縁膜２１が形成されており、ｎ+型半導体領域１６に達する開口部が形成され、プラグ２２が埋めこまれてその上層に上層配線２３が形成されている。上層配線２３は、例えば不図示の領域において増幅トランジスタＴｒ４のゲート電極（不図示）に接続されている。
また、転送トランジスタＴｒ１のゲート電極１９には駆動ラインφTが接続して設けられており、また、容量結合トランジスタＴｒ２のゲート電極２０には駆動ラインφSが接続して設けられている。
【００３５】
上記の他の要素であるリセットトランジスタＴｒ３、増幅トランジスタＴｒ４、選択トランジスタＴｒ５、各駆動ライン（φT，φS，φR，φX）及び出力ラインｏｕｔについては、図１の等価回路図に示す構成となるように、図３に示す半導体基板１０上の不図示の領域において構成されている。
【００３６】
次に、上記の構成の画素をアレイ状に集積したＣＭＯＳイメージセンサ全体の回路構成について説明する。
図４は本実施形態のＣＭＯＳイメージセンサの全体の回路構成を示す等価回路図である。
複数個（図面上は代表して４個）の画素ＰＸがアレイ状に配置されており、各画素ＰＸには行シフトレジスタＳＲVで制御された駆動ライン（φT，φS，φR，φX）と、電源電圧ＶＲ及びグラウンドＧＮＤなどが接続されている。
各画素ＰＸは列シフトレジスタＳＲH及び駆動ライン（φS1+N1，φN1，φS1'+S2'+N2，φN2）で制御されて、後述のようにして各画素ＰＸから、駆動ラインφXCLRによってメモリをクリア可能に構成されたアナログメモリＡＭを経て、飽和前電荷信号（Ｓ1）＋ＣＦＤノイズ（Ｎ1）、ＣＦＤノイズ（Ｎ1）、変調された飽和前電荷信号（Ｓ１’）＋変調された過飽和電荷信号（Ｓ2’）＋ＣＦＤ＋ＣＳノイズ（Ｎ2）及びＣＦＤ＋ＣＳノイズ（Ｎ2）の各信号がそれぞれのタイミングで各出力ラインに出力される。
【００３７】
図５は上記のフォトダイオードＰＤ、転送トランジスタＴｒ１、フローティングディフュージョンＦＤ、容量結合トランジスタＴｒ２及び付加容量素子ＣＳに相当する模式的なポテンシャル図である。
フォトダイオードＰＤは相対的に浅いポテンシャルの容量ＣＰＤを構成し、フローティングディフュージョンＦＤ及び付加容量素子ＣＳは相対的に深いポテンシャルの容量（ＣＦＤ、ＣＳ）を構成する。
【００３８】
ここで、転送トランジスタＴｒ１及び容量結合トランジスタＴｒ２は、φTとφSによるトランジスタのｏｎ／ｏｆｆに応じて２準位を取りうる。
例えば、転送トランジスタＴｒ１のｏｆｆ電位としては、フォトダイオードＰＤからフローティングディフュージョンＦＤへのオーバーフローを考慮して、半導体基板に印加される電圧に対して所定の電圧α１を印加する。また、例えば、容量結合トランジスタＴｒ２のｏｆｆ電位としては、所定の電圧α２（＝０Ｖ）を印加する。あるいは、α１とα２は同じ電圧を印加して同じ高さのポテンシャルとしてもよい。
【００３９】
図１の等価回路図と図５のポテンシャル図で説明される本実施形態のＣＭＯＳイメージセンサの広ダイナミックレンジに対応した動作方法について説明する。
図６は、ｏｎ／ｏｆｆの２準位で示す駆動ライン（φT，φS，φR，φX）に印加する電圧と、上記の駆動ラインφXCLR、及び駆動ライン（φS1+N1，φN1，φS1'+S2'+N2，φN2）に印加する電圧を示したタイミングチャートである。
【００４０】
図６のタイミングチャートに従って、図５に示すポテンシャルをどのように制御するか説明する。
図７（Ａ）〜（Ｄ）及び図８（Ｅ）〜（Ｈ）はタイミングチャートの各タイミングにおけるポテンシャル図に相当する。
【００４１】
まず、１つのフィールドにおける蓄積期間において光電荷ＱをＣＰＤに蓄積する。
蓄積期間中図７（Ａ）に示すようにφSとφRがｏｎとなってＣＦＤとＣＳが結合して電源電圧ＶＲが印加された状態となっており、φTがα１準位となっているので、ＣＦＤ＋ＣＳからなるポテンシャルには蓄積期間中にＣＰＤから溢れた光電荷が電源電圧ＶＲに排出される。
【００４２】
次に、前ラインの出力期間ＰＯＰが終了する直後のタイミングで、駆動ライン（φS1+N1，φN1，φS1'+S2'+N2，φN2）とｏｎとすると同時に、駆動ラインφXCLRをｏｎとして、図４中に示すアナログメモリＡＭをクリアする。
【００４３】
次に、図７（Ｂ）に示すように、前ラインの出力期間ＰＯＰが終了し、当該ラインの水平ブランキング期間ＰＨＢが開始する時刻Ｔ１において、φXをｏｎとし、φRをｏｆｆとする。
φRをｏｆｆとすることで、いわゆるｋＴＣノイズがＣＦＤ＋ＣＳからなるポテンシャルに発生する。ここで、図４中のφN2をｏｎとして、このＣＦＤ＋ＣＳのリセットレベルの信号をノイズＮ2として読み出す。
【００４４】
次に、時刻Ｔ２において、図７（Ｃ）に示すように、φSをｏｆｆ（α２）とする。
φSをｏｆｆとすることで、ＣＦＤ＋ＣＳからなるポテンシャルがＣＦＤとＣＳのポテンシャルに分割される。ここで、図４中のφN1をｏｎとして、このＣＦＤのリセットレベルの信号をノイズＮ1として読み出す。
【００４５】
次に、時刻Ｔ３において、図７（Ｄ）に示すように、φTをｏｎとして、ＣＰＤに蓄積されていた光電荷Ｑの一部または全部をＣＦＤに転送する。
ここで、本実施形態においては、上記のようにＣＦＤ＜ＣＰＤと設計されていることから、蓄積された光電荷の全部ではＣＦＤの容量を超えている場合がある。図７（Ｄ）においては、ＣＰＤに蓄積されていた光電荷ＱがＣＦＤを超えた場合を示しており、従って光電荷Ｑの全部が転送されず、一部が転送されて、残部がＣＰＤに残されたままとなる。
【００４６】
次に、時刻Ｔ４において、図８（Ｅ）に示すように、上記のように残部がＣＦＤに残された状態で、φTをｏｆｆ（α１）に戻す。これにより、光電荷ＱはＣＦＤに転送された一部ＱAとＣＰＤに残された残部ＱBとに分割される。
ここで、図４中のφS1+N1をｏｎとし、第１信号として、ＣＦＤに転送された光電荷の一部ＱAに対応する信号Ｓ1を読み出す。ここで読み出される信号は、後述のように光電荷の全部がＣＦＤを飽和させていない量であった場合に、当該画素の出力として採用されることから、この信号を飽和前電荷信号とも称する。但し、図８（Ｅ）においては、光電荷の全部ではＣＦＤを飽和させてしまっている。
また、上記において、ＣＦＤには光電荷の一部ＱAとノイズＮ1に対応する電荷が存在しており、実際に読みだされるのはＳ1＋Ｎ1となる。
【００４７】
次に、時刻Ｔ５において、図８（Ｆ）に示すように、φSをｏｎとし、さらに、φTをｏｎとする。これにより、ＣＦＤとＣＳが結合したポテンシャルとし、ＣＰＤに蓄積されていた光電荷Ｑの全部をＣＦＤ＋ＣＳに転送する。
ここで、本実施形態においては、上記のようにＣＦＤ＋ＣＳ≧ＣＰＤと設計されていることから、蓄積された光電荷の全部が転送されてもＣＦＤ＋ＣＳを溢れさせることなく転送できる。また、ＣＰＤのポテンシャルがＣＦＤ＋ＣＳよりも浅く、転送トランジスタの準位がＣＰＤより深くなっているので、ＣＰＤ中にあった光電荷Ｑを全てＣＦＤ＋ＣＳに転送する完全電荷転送を実現できる。
【００４８】
次に、時刻Ｔ６において、図８（Ｇ）に示すように、φTをｏｆｆ（α１）に戻す。
ここで、図４中のφS1'+S2'+N2をｏｎとし、第２信号として、ＣＦＤ＋ＣＳに転送された光電荷の全部Ｑに対応する信号Ｓ1＋Ｓ2を読み出す。ここで読み出される信号は、上記の飽和前電荷信号Ｓ1に対して、ＣＦＤを超えた部分の信号である過飽和電荷信号Ｓ2が足されたものとして、信号Ｓ1＋Ｓ2と表記する。
但し、ここではＣＦＤ＋ＣＳノイズが乗っており、さらにＣＦＤ＋ＣＳに広がった電荷から読み取っていることから、実際に読みだされるのはＳ1’＋Ｓ2’＋Ｎ2（Ｓ1’とＳ2’はそれぞれＣＦＤとＣＳの容量比率によって縮小変調されたＳ1とＳ2の値）となる。
【００４９】
次に、当該ラインの水平ブランキング期間ＰＨＢが終了する時刻Ｔ７において、図８（Ｈ）に示すように、φXをｏｆｆ、φRをｏｎとしてＣＦＤ＋ＣＳからなるポテンシャル内の光電荷を排出する。
この水平ブランキング期間ＰＨＢが終了する時刻Ｔ７から時刻Ｔ８までが当該ラインの出力期間ＰＯＰとなり、この期間中に上記のように出力された、飽和前電荷信号（Ｓ1）＋ＣＦＤノイズ（Ｎ1）、ＣＦＤノイズ（Ｎ1）、変調された飽和前電荷信号（Ｓ１’）＋変調された過飽和電荷信号（Ｓ2’）＋ＣＦＤ＋ＣＳノイズ（Ｎ2）及びＣＦＤ＋ＣＳノイズ（Ｎ2）の各信号がそれぞれのタイミングで各出力ラインに出力される。
【００５０】
図７及び図８は、上記のようにＣＰＤに蓄積されていた光電荷ＱがＣＦＤを超えた場合対応しており、ＣＰＤに蓄積されていた光電荷ＱがＣＦＤを超えていない場合には、以下のようにして各信号が出力される。
図９（Ａ）〜（Ｄ）及び図１０（Ｅ）〜（Ｈ）は、ＣＰＤに蓄積されていた光電荷ＱがＣＦＤを超えていない場合のタイミングチャートの各タイミングにおけるポテンシャル図に相当する。
【００５１】
まず、１つのフィールドにおける蓄積期間において光電荷ＱをＣＰＤに蓄積し、図９（Ａ）に示すように、φXをｏｆｆ、φTをｏｆｆ（α１）、φSをｏｎ、φRをｏｎとし、ＣＦＤ＋ＣＳからなるポテンシャル内の光電荷を排出する。
【００５２】
次に、前ラインの出力期間ＰＯＰが終了する直後のタイミングで、図４中に示すアナログメモリＡＭをクリアした後、図９（Ｂ）に示すように、時刻Ｔ１において、φXをｏｎとし、φRをｏｆｆとして、ＣＦＤ＋ＣＳのリセットレベルの信号をノイズＮ2として読み出す。
【００５３】
次に、時刻Ｔ２において、図９（Ｃ）に示すように、φSをｏｆｆ（α２）とし、ＣＦＤのリセットレベルの信号をノイズＮ1として読み出す。
【００５４】
次に、時刻Ｔ３において、図９（Ｄ）に示すように、φTをｏｎとして、ＣＰＤに蓄積されていた光電荷Ｑの全部をＣＦＤに転送する。上記のように、ＣＰＤに蓄積されていた光電荷ＱがＣＦＤを超えていない場合を示しており、従って光電荷Ｑの全部がＣＦＤに転送される。
【００５５】
次に、時刻Ｔ４において、図１０（Ｅ）に示すように、φTをｏｆｆ（α１）に戻し、第１信号として、ＣＦＤに転送された光電荷の全部Ｑに対応する飽和前電荷信号Ｓ1を読み出す。上記において、実際に読みだされるのはＳ1＋Ｎ1となる。
【００５６】
次に、時刻Ｔ５において、図１０（Ｆ）に示すように、φSをｏｎとし、さらに、φTをｏｎとし、ＣＦＤとＣＳが結合したポテンシャルとする。
【００５７】
次に、時刻Ｔ６において、図１０（Ｇ）に示すように、φTをｏｆｆ（α１）に戻し、第２信号として、ＣＦＤ＋ＣＳに転送された光電荷の全部Ｑに対応する信号Ｓ1＋Ｓ2を読み出す。但し、実際に読みだされるのはＳ1’＋Ｓ2’＋Ｎ2（Ｓ1’とＳ2’はそれぞれＣＦＤとＣＳの容量比率によって縮小変調されたＳ1とＳ2の値）となる。
【００５８】
次に、時刻Ｔ７において、図１０（Ｈ）に示すように、φXをｏｆｆ、φRをｏｎとし、ＣＦＤ＋ＣＳからなるポテンシャル内の光電荷を排出する。
【００５９】
上記のようにして、ＣＰＤに蓄積されていた光電荷ＱがＣＦＤを超えた場合、超えていない場合のいずれの場合にも、飽和前電荷信号（Ｓ1）＋ＣＦＤノイズ（Ｎ1）、ＣＦＤノイズ（Ｎ1）、変調された飽和前電荷信号（Ｓ１’）＋変調された過飽和電荷信号（Ｓ2’）＋ＣＦＤ＋ＣＳノイズ（Ｎ2）及びＣＦＤ＋ＣＳノイズ（Ｎ2）の各信号が読み出され、各信号から、以下のようにして当該画素の出力を得る。
【００６０】
即ち、上記の出力から、飽和前電荷信号（Ｓ1）＋ＣＦＤノイズ（Ｎ1）とＣＦＤノイズ（Ｎ1）を差動アンプなどに入力し、差分を取ることでＣＦＤノイズ（Ｎ1）をキャンセルし、飽和前電荷信号（Ｓ1）を得る。
一方、変調された飽和前電荷信号（Ｓ1’）＋変調された過飽和電荷信号（Ｓ2’）＋ＣＦＤ＋ＣＳノイズ（Ｎ2）とＣＦＤ＋ＣＳノイズ（Ｎ2）を差動アンプなどに入力し、差分を取ってＣＦＤ＋ＣＳノイズ（Ｎ2）をキャンセルし、さらにアンプなどによりＣＦＤとＣＳの容量比率によって復元し、飽和前電荷信号（Ｓ1）と同じゲインに調整することで、飽和前電荷信号と過飽和電荷信号の和（Ｓ1＋Ｓ2）を得る。
【００６１】
上記の変調された飽和前電荷信号（Ｓ1’）＋変調された過飽和電荷信号（Ｓ2’）の復元について説明する。
Ｓ1’、Ｓ2’、α（ＣＦＤからＣＦＤ＋ＣＳへの電荷分配比）は以下の数式により表される。
【００６２】
［数２］
Ｓ1’＝Ｓ1×α                （４）
Ｓ2’＝Ｓ2×α                （５）
α＝ＣＦＤ／（ＣＦＤ＋ＣＳ）        （６）
【００６３】
従って、ＣＦＤとＣＳの値から上記式（６）よりαを求め、それを上記式（４）及び（５）に代入することで、Ｓ1＋Ｓ2に復元し、別途取得されたＳ1と同じゲインに調整することができる。
【００６４】
次に、上記のように得られたＳ1とＳ1＋Ｓ2のどちらか一方を選択して最終的な出力とする。
ここでは、例えば、第１信号（飽和前電荷信号Ｓ1）が、フローティングディフュージョンＣＦＤの飽和信号以下である場合には、この第１信号を当該画素の出力とし、また、第１信号（飽和前電荷信号Ｓ1）が、フローティングディフュージョンＣＦＤの飽和信号を超えた場合には第２信号（飽和前電荷信号Ｓ1＋過飽和電荷信号Ｓ2）を前記画素の出力とする。
上記のような第１信号（飽和前電荷信号Ｓ1）と第２信号（飽和前電荷信号Ｓ1＋過飽和電荷信号Ｓ2）の選択は、例えば基準電位を設定したコンパレータなどにＳ1を入力し、その比較結果によってセレクタなどでＳ1とＳ1＋Ｓ2のいずれかを選択して出力する。
【００６５】
上記の構成のＣＭＯＳイメージセンサにおいて、Ｓ1とＳ1＋Ｓ2のいずれかの出力までをＣＭＯＳイメージセンサチップ上に形成してもよく、あるいは飽和前電荷信号（Ｓ1）＋ＣＦＤノイズ（Ｎ1）、ＣＦＤノイズ（Ｎ1）、変調された飽和前電荷信号（Ｓ１’）＋変調された過飽和電荷信号（Ｓ2’）＋ＣＦＤ＋ＣＳノイズ（Ｎ2）及びＣＦＤ＋ＣＳノイズ（Ｎ2）の各信号の出力までをＣＭＯＳイメージセンサチップ上に形成して差動アンプなどの回路をチップ外に配置するようにしてもよい。
【００６６】
図１１は、本実施形態に係るＣＭＯＳイメージセンサの模式構成を示すレイアウト図である。
受光面において上記の構成の画素ＰＸがマトリクス状に複数個集積されており、各画素ＰＸの出力線が、図４に示すような駆動ライン（φS1+N1，φN1，φS1'+S2'+N2，φN2）によって制御され、飽和前電荷信号（Ｓ1）＋ＣＦＤノイズ（Ｎ1）用の第１アナログメモリＡＭ１、ＣＦＤノイズ（Ｎ1）用の第２アナログメモリＡＭ２、変調された飽和前電荷信号（Ｓ１’）＋変調された過飽和電荷信号（Ｓ2’）＋ＣＦＤ＋ＣＳノイズ（Ｎ2）用の第３アナログメモリＡＭ３、ＣＦＤ＋ＣＳノイズ（Ｎ2）用の第４アナログメモリＡＭ４を経て、Ｓ1＋Ｎ1、Ｎ1、Ｓ１’＋Ｓ2’Ｎ2及びＮ2の各信号が出力され、上述のような演算処理を経て、第１信号（飽和前電荷信号Ｓ1）と第２信号（飽和前電荷信号Ｓ1＋過飽和電荷信号Ｓ2）の各信号が出力される。さらに、以降の回路において、上述のようにＳ1がフローティングディフュージョンＣＦＤの飽和信号以下であるか比較し、セレクタなどでＳ1とＳ1＋Ｓ2のいずれかを選択して出力する。
図１１のようなレイアウトにおいては、例えば、上記の第１アナログメモリＡＭ１と第２アナログメモリＡＭ２が受光面の１辺に沿って配置され、第３アナログメモリＡＭ３と第４アナログメモリＡＭ４が受光面の対向する１辺に沿って配置されている。
【００６７】
ここで、本実施形態のＣＭＯＳイメージセンサは、画素の出力として、全ての画素において第１信号（飽和前電荷信号Ｓ1）あるいは第２信号（飽和前電荷信号Ｓ1＋過飽和電荷信号Ｓ2）を出力することができるように構成されている。
これは、例えば、ＣＭＯＳイメージセンサの動作モードとして、上記の第１信号と第２信号の両信号を出力して後にいずれか一方を選択する広ダイナミックレンジモードに対して、全ての画素において第１信号（飽和前電荷信号Ｓ1）を出力する高感度モードと、全ての画素において第２信号（飽和前電荷信号Ｓ1＋過飽和電荷信号Ｓ2）を出力する低感度モードが設けられ、例えばユーザが撮影場面に応じてダイナミックレンジのモードを切り替えて用いるように構成されている。例えば、広ダイナミックレンジモードと、高感度モード及び低感度モードを選択するための切り替えスイッチが設けられ、どのモードで動作させるかユーザが選択することができる。
【００６８】
以下に、上記の全ての画素において第１信号（飽和前電荷信号Ｓ1）を出力する高感度モードと、全ての画素において第２信号（飽和前電荷信号Ｓ1＋過飽和電荷信号Ｓ2）を出力する低感度モードの動作方法について説明する。
【００６９】
まず、高感度モードについて説明する。
図１２は、ｏｎ／ｏｆｆの２準位で示す駆動ライン（φT，φS，φR，φX）に印加する電圧と、上記の駆動ラインφXCLR、及び駆動ライン（φS1+N1，φN1）に印加する電圧を示したタイミングチャートである。
高感度モードにおいては、第１信号Ｓ1のみを出力するので、駆動ライン（φS1'+S2'+N2，φN2）は使用しない。このため、図１１に示すＳ１’＋Ｓ2’＋Ｎ2用の第３アナログメモリＡＭ３とＮ2用の第４アナログメモリＡＭ４も使用しないので、下記の駆動のように読み出し時にクリアしなくてもよい。
【００７０】
図１２のタイミングチャートに従って、図５に示すポテンシャルをどのように制御するか説明する。
図１３（Ａ）〜（Ｃ）及び図１４（Ｄ）〜（Ｅ）はタイミングチャートの各タイミングにおけるポテンシャル図に相当する。
【００７１】
まず、１つのフィールドにおける蓄積期間において光電荷ＱをＣＰＤに蓄積する。
蓄積期間の終了する直前に前ラインの出力期間ＰＯＰが設定され、出力期間ＰＯＰが開始される時刻Ｔ０において、φXをｏｆｆ、φTをｏｆｆ（α１）、φSをｏｎ、φRをｏｎとする。
φTがα１準位となっているので、蓄積期間中にＣＰＤから溢れた光電荷はＣＦＤ側に流れてくるが、図１３（Ａ）に示すように、時刻Ｔ０においてφSをｏｎとしてＣＦＤとＣＳが結合した状態とし、φRをｏｎとして、ＣＦＤ＋ＣＳからなるポテンシャル内の光電荷を排出する。
【００７２】
次に、前ラインの出力期間ＰＯＰが終了する直前のタイミングで、駆動ライン（φS1+N1，φN1）とｏｎとすると同時に、駆動ラインφXCLRをｏｎとして、図１１に示すＳ1＋Ｎ1用の第１アナログメモリＡＭ１、Ｎ1用の第２アナログメモリＡＭ２をクリアする。
【００７３】
次に、図１３（Ｂ）に示すように、前ラインの出力期間ＰＯＰが終了し、当該ラインの水平ブランキング期間ＰＨＢが開始する時刻Ｔ１において、φXをｏｎとし、φRをｏｆｆ、φSをｏｆｆ（α２）とする。
φSをｏｆｆ（α２）とすることで、ＣＦＤ＋ＣＳからなるポテンシャルがＣＦＤとＣＳのポテンシャルに分割され、さらにφRをｏｆｆとすることで、いわゆるｋＴＣノイズがＣＦＤのポテンシャルに発生する。ここで、図４中のφN1をｏｎとして、このＣＦＤのリセットレベルの信号をノイズＮ1として読み出す。
【００７４】
次に、時刻Ｔ２において、図１３（Ｃ）に示すように、φTをｏｎとして、ＣＰＤに蓄積されていた光電荷Ｑの一部または全部をＣＦＤに転送する。
ここで、本実施形態においては、上記のようにＣＦＤ＜ＣＰＤと設計されていることから、蓄積された光電荷の全部ではＣＦＤの容量を超えている場合がある。図１３（Ｃ）においては、ＣＰＤに蓄積されていた光電荷ＱがＣＦＤ未満である場合を示しており、光電荷Ｑの全部が転送された状態を示している。
【００７５】
次に、時刻Ｔ３において、図１４（Ｄ）に示すようにφTをｏｆｆ（α１）に戻す。
ここで、図４中のφS1+N1をｏｎとし、第１信号として、ＣＦＤに転送された光電荷Ｑに対応する信号Ｓ1を読み出す。ここで、ＣＦＤには光電荷ＱとノイズＮ1に対応する電荷が存在しており、実際に読みだされるのはＳ1＋Ｎ1となる。
【００７６】
次に、当該ラインの水平ブランキング期間ＰＨＢが終了する時刻Ｔ４において、図１４（Ｅ）に示すように、φSをｏｎとしてＣＦＤとＣＳが結合したポテンシャルとし、同時にφXをｏｆｆ、φRをｏｎとしてＣＦＤ＋ＣＳからなるポテンシャル内の光電荷を排出する。
この水平ブランキング期間ＰＨＢが終了する時刻Ｔ４から時刻Ｔ５までが当該ラインの出力期間ＰＯＰとなり、この期間中に上記のように出力された、Ｓ1＋Ｎ1とＮ1の各信号がそれぞれのタイミングで各出力ラインに出力され、上述の演算処理を経て、第１信号Ｓ1が出力される。
【００７７】
本実施形態のＣＭＯＳイメージセンサにおいて、上記の高感度モードでは、ＣＰＤよりも容量の小さいＣＦＤによって信号を読み出すので高感度となるが、ＣＰＤに蓄積されていた光電荷がＣＦＤを超えた場合には全光電荷に対応する信号は得られず、ＣＰＤに蓄積されていた光電荷ＱがＣＦＤ未満である場合に対応するモードとなっている。撮影対象が低照度であってユーザが高感度で撮影しようとしたときに選択することで、撮影対象に適した良好な画像を得ることができる。
【００７８】
次に、低感度モードについて説明する。
図１５は、ｏｎ／ｏｆｆの２準位で示す駆動ライン（φT，φS，φR，φX）に印加する電圧と、上記の駆動ラインφXCLR、及び駆動ライン（φS1'+S2'+N2，φN2）に印加する電圧を示したタイミングチャートである。
低感度モードにおいては、第２信号Ｓ1＋Ｓ2のみを出力するので、駆動ライン（φS1+N1，φN1）は使用しない。このため、図１１に示すＳ１＋Ｎ１用の第１アナログメモリＡＭ１とＮ１用の第２アナログメモリＡＭ２も使用しないので、下記の駆動のように読み出し時にクリアしなくてもよい。
【００７９】
図１５のタイミングチャートに従って、図５に示すポテンシャルをどのように制御するか説明する。
図１６（Ａ）〜（Ｃ）及び図１７（Ｄ）〜（Ｅ）はタイミングチャートの各タイミングにおけるポテンシャル図に相当する。
【００８０】
まず、１つのフィールドにおける蓄積期間において光電荷ＱをＣＰＤに蓄積する。
蓄積期間の終了する直前に前ラインの出力期間ＰＯＰが設定され、出力期間ＰＯＰが開始される時刻Ｔ０において、φXをｏｆｆ、φTをｏｆｆ（α１）、φSをｏｎ、φRをｏｎとする。
以降、低感度モードにおいては、φSを常時ｏｎとしてＣＦＤとＣＳが結合した状態とする。
φTがα１準位となっているので、蓄積期間中にＣＰＤから溢れた光電荷はＣＦＤ側に流れてくるが、図１６（Ａ）に示すように、時刻Ｔ０においてφRをｏｎとして、ＣＦＤ＋ＣＳからなるポテンシャル内の光電荷を排出する。
【００８１】
次に、前ラインの出力期間ＰＯＰが終了する直前のタイミングで、駆動ライン（φS1'+S2'+N2，φN2）とｏｎとすると同時に、駆動ラインφXCLRをｏｎとして、図１１に示すＳ１’＋Ｓ2’＋Ｎ2用の第３アナログメモリＡＭ３とＮ2用の第４アナログメモリＡＭ４をクリアする。
【００８２】
次に、図１６（Ｂ）に示すように、前ラインの出力期間ＰＯＰが終了し、当該ラインの水平ブランキング期間ＰＨＢが開始する時刻Ｔ１において、φXをｏｎとし、φRをｏｆｆとする。
φRをｏｆｆとすることで、いわゆるｋＴＣノイズがＣＦＤ＋ＣＳのポテンシャルに発生する。ここで、図４中のφN２をｏｎとして、このＣＦＤ＋ＣＳのリセットレベルの信号をノイズＮ2として読み出す。
【００８３】
次に、時刻Ｔ２において、図１６（Ｃ）に示すように、φTをｏｎとして、ＣＰＤに蓄積されていた光電荷Ｑの全部をＣＦＤ＋ＣＳのポテンシャルに転送する。
ここで、本実施形態においては、上記のようにＣＦＤ＋ＣＳ≧ＣＰＤと設計されていることから、蓄積された光電荷の全部が転送されてもＣＦＤ＋ＣＳを溢れさせることなく転送できる。また、ＣＰＤのポテンシャルがＣＦＤ＋ＣＳよりも浅く、転送トランジスタの準位がＣＰＤより深くなっているので、ＣＰＤ中にあった光電荷Ｑを全てＣＦＤ＋ＣＳに転送する完全電荷転送を実現できる。
【００８４】
次に、時刻Ｔ３において、図１７（Ｄ）に示すようにφTをｏｆｆ（α１）に戻す。
ここで、図４中のφS1'+S2'+N2をｏｎとし、第２信号として、ＣＦＤ＋ＣＳに転送された光電荷の全部Ｑに対応する信号Ｓ1＋Ｓ2を読み出す。但し、実際に読みだされるのはＳ1’＋Ｓ2’＋Ｎ2（Ｓ1’とＳ2’はそれぞれＣＦＤとＣＳの容量比率によって縮小変調されたＳ1とＳ2の値）となる。
【００８５】
次に、時刻Ｔ４において、図１７（Ｅ）に示すように、φXをｏｆｆ、φRをｏｎとし、ＣＦＤ＋ＣＳからなるポテンシャル内の光電荷を排出する。
この水平ブランキング期間ＰＨＢが終了する時刻Ｔ４から時刻Ｔ５までが当該ラインの出力期間ＰＯＰとなり、この期間中に上記のように出力された、Ｓ1’＋Ｓ2’＋Ｎ2とＮ2の各信号がそれぞれのタイミングで各出力ラインに出力され、上述のような演算処理を経て、第２信号Ｓ1＋Ｓ2が出力される。
なお、低感度モードではＳ1＋Ｓ2のみの取り扱いとなり、Ｓ1’＋Ｓ2’とＳ1のようにゲインの異なる信号を処理しないので、場合によってはＳ1’＋Ｓ2’のゲイン調整は行わなくてもよい。
【００８６】
本実施形態のＣＭＯＳイメージセンサにおいて、上記の低感度モードでは、ＣＰＤに蓄積されていた光電荷がＣＦＤを超えた場合に対応するモードとなっている。撮影対象が高照度であってユーザが低感度で撮影しようとしたときに選択することで、撮影対象に適した良好な画像を得ることができる。
【００８７】
本実施形態のＣＭＯＳイメージセンサは、フローティングディフュージョンＦＤの容量ＣＦＤが、フォトダイオードＰＤの容量ＣＰＤよりも小さい（ＣＦＤ＜ＣＰＤ）構成であることから、容量の小さいＣＦＤのみの信号による第１信号（飽和前電荷信号Ｓ1）を得ることで、低照度領域の信号の高感度化及び高Ｓ／Ｎ比化を実現することができる。
【００８８】
さらに、フローティングディフュージョンＦＤの容量ＣＦＤと付加容量素子の容量ＣＳの和が、フォトダイオードＰＤの容量ＣＰＤ以上である（ＣＦＤ＋ＣＳ≧ＣＰＤ）ことから、第２信号（飽和前電荷信号Ｓ1＋過飽和電荷信号Ｓ2）を得ることで、上記の低照度領域のみならず、フォトダイオードＰＤの容量ＣＰＤの飽和量に相当する高照度領域まで高感度に信号を得ることができ、広ダイナミックレンジ化を実現できる。
【００８９】
特に、フローティングディフュージョンＦＤの容量ＣＦＤが、付加容量素子の容量ＣＳより小さい（ＣＦＤ＜ＣＳ）とすることで、低照度領域の感度をさらに高めることができる。
例えば、電子一個を検出できるようにＣＦＤを０．４ｆＦと設定し、ＣＦＤ：ＣＳを１：７と設定することで、ＣＰＤが３〜４ｆＦ程度の領域まで照度領域で高感度な信号を得ることができる。
【００９０】
また、本実施形態に係るＣＭＯＳイメージセンサでは、上記のような常時広ダイナミックレンジに対応するだけでなく、画素の出力として、全ての画素において第１信号あるいは第２信号を出力できるように構成されており、ユーザが撮影場面に応じて、第１信号を出力する高感度モードと第２信号を出力する低感度モードから対応できるダイナミックレンジを切り替えて用いることできる。
【００９１】
図１８は、本実施形態のＣＭＯＳイメージセンサの低照度領域の高感度化及び高Ｓ／Ｎ比化を説明するためのゲインアップとノイズ特性を示す模式図であり、それぞれ横軸が入射光量Ｌであり、縦軸が出力ＯＰである。
図１８（Ａ）は、従来例に相当するＣＭＯＳイメージセンサのゲインアップとノイズ特性であり、基本出力ａに対して、基本フロアノイズＢＮのレベルまでのノイズＮａがのっている。これの基本出力ａに対して、出力後段に配置したアンプで低照度領域を電気的に増幅した場合、ゲインアップ出力ｂが得られ、ノイズＮａが増幅されたノイズＮｂがのった信号となってしまう。
一方、図１８（Ｂ）は本実施形態のＣＭＯＳイメージセンサのゲインアップとノイズ特性であり、低感度モードでは高照度まで対応できる第２信号（飽和前電荷信号Ｓ1＋過飽和電荷信号Ｓ2）の出力ｃは得られ、高感度モードでは低照度領域を高感度化できる第１信号（飽和前電荷信号Ｓ1）の出力ｄが得られる。いずれの信号も、基本フロアノイズＢＮのレベルまでのノイズＮｃ，Ｎｄがのっているが、第１信号（飽和前電荷信号Ｓ1）の出力ｄのノイズＮｄはノイズＮｃを増幅したものではないので、低照度領域に対応する信号の高感度化及び高Ｓ／Ｎ比化を実現できる。
【００９２】
第２実施形態
図１９は、本実施形態に係るＣＭＯＳイメージセンサの模式構成を示すレイアウト図である。
第１実施形態においては、第１アナログメモリＡＭ１〜第４アナログメモリＡＭ４が受光面近傍に配置されていたが、本実施形態では、第１アナログメモリＡＭ１と第２アナログメモリＡＭ２のみが配置されている。
第１実施形態のＣＭＯＳイメージセンサでは、高感度モードと低感度モードのほかに広ダイナミックレンジモードに対応した構成であるので、第１アナログメモリＡＭ１〜第４アナログメモリＡＭ４が必要であったが、本実施形態のＣＭＯＳイメージセンサでは高感度モードと低感度モードのみに対応した構成である。
高感度モードと低感度モードのいずれの場合で駆動する場合でも、アナログメモリはそれぞれ２系統しか使用しない。従って、高感度モードでは第１アナログメモリＡＭ１でＳ1＋Ｎ1を扱い、第２アナログメモリＡＭ２でＮ1を扱い、一方、低感度モードでは第１アナログメモリＡＭ１でＳ1’＋Ｓ2’Ｎ2を扱い、第２アナログメモリＡＭ２でＮ2を扱うことで、第１実施形態のＣＭＯＳイメージセンサにおける第３アナログメモリＡＭ３と第４アナログメモリＡＭ４を省略することができる。
【００９３】
第３実施形態
図２０は、本実施形態に係るＣＭＯＳイメージセンサの模式構成を示すレイアウト図である。
本実施形態においては、第１実施形態と同様に、第１アナログメモリＡＭ１〜第４アナログメモリＡＭ４の４系統のアナログメモリが受光面近傍に配置されている。
ここで、高感度モードと低感度モードのいずれの場合で駆動する場合でも、アナログメモリはそれぞれ２系統しか使用しないことから、画素の出力として、隣接する２行の画素の第１信号または第２信号が、同一の水平ブランキング期間内に出力されるように構成することができる。
【００９４】
例えば、高感度モードでは、第１アナログメモリＡＭ１でｎ行目の画素のＳ1＋Ｎ1（ｎ）を、第２アナログメモリＡＭ２でｎ行目の画素のＮ1（ｎ）をそれぞれ記憶し、演算処理を経て第１信号Ｓ1（ｎ）を得る。また、第３アナログメモリＡＭ３でｎ＋１行目の画素のＳ1＋Ｎ1（ｎ＋１）を、第４アナログメモリＡＭ４でｎ＋１行目の画素のＮ1（ｎ＋１）をそれぞれ記憶し、演算処理を経て第１信号Ｓ1（ｎ＋１）を得る。
回路構成は第１実施形態のＣＭＯＳイメージセンサと同様であるが、タイミングチャート上隣接するｎ＋１行の画素のＳ1＋Ｎ1（ｎ＋１）を読み出すタイミングで第３アナログメモリＡＭ３に接続された出力線から出力し、また、タイミングチャート上隣接するｎ＋１行の画素のＮ1（ｎ＋１）を読み出すタイミングで第４アナログメモリＡＭ４に接続された出力線から出力することで、上記の信号を得ることができる。
得られた第１信号Ｓ1（ｎ）と第１信号Ｓ1（ｎ＋１）を同一の出力期間で出力することで、読み出しにかかる時間を短縮することができる。
【００９５】
低感度モードでも同様であり、第１アナログメモリＡＭ１でｎ行目の画素のＳ1’＋Ｓ2’Ｎ2（ｎ）を、第２アナログメモリＡＭ２でｎ行目の画素のＮ2（ｎ）をそれぞれ記憶し、第３アナログメモリＡＭ３でｎ＋１行目の画素のＳ1’＋Ｓ2’＋Ｎ2（ｎ＋１）を、第４アナログメモリＡＭ４でｎ＋１行目の画素のＮ2（ｎ＋１）をそれぞれ記憶して、演算処理を経て得られた第２信号Ｓ1＋Ｓ2（ｎ）と第２信号Ｓ1＋Ｓ2（ｎ＋１）を同一の出力期間で出力することで、読み出しにかかる時間を短縮することができる。
【００９６】
本実施形態のＣＭＯＳイメージセンサの高感度モードの動作方法について説明する。
図２１は、ｏｎ／ｏｆｆの２準位で示すｎ行目及びｎ＋１行目の駆動ライン（φX(n)，φT(n)，φX(n+1)，φT(n+1)，φR，φS）に印加する電圧と、上記の駆動ラインφXCLR、及び駆動ライン（φS1+N1(n)，φN1(n)，φS1+N1(n+1)，φN1(n+1)）に印加する電圧を示したタイミングチャートである。ここで、高感度モードでのφSは実線ａで示している。
駆動ラインφS1+N1(n+1)とφN1(n+1)は、それぞれ、第１実施形態のφS1'+S2'+N2とφN2に相当する駆動ラインであり、読み出しタイミングによって読み出す信号がそれぞれＳ1＋Ｎ1（ｎ＋１）とＮ1（ｎ＋１）となっている駆動ラインである。
【００９７】
まず、１つのフィールドにおける蓄積期間において光電荷ＱをＣＰＤに蓄積する。
蓄積期間の終了する直前に前ラインの出力期間ＰＯＰが設定され、出力期間ＰＯＰが開始される時刻Ｔ０において、φX(n)をｏｆｆ、φT(n)をｏｆｆ（α１）、φX(n+1)をｏｆｆ、φT(n+1)をｏｆｆ（α１）、φSをｏｎ、φRをｏｎとする。
【００９８】
次に、前ラインの出力期間ＰＯＰが終了する直前のタイミングで、駆動ライン（φS1+N1(n)，φN1(n)，φS1+N1(n+1)，φN1(n+1)）とｏｎとすると同時に、駆動ラインφXCLRをｏｎとして、第１アナログメモリＡＭ１〜第４アナログメモリＡＭ４をクリアする。
【００９９】
次に、前ラインの出力期間ＰＯＰが終了し、当該ラインの水平ブランキング期間ＰＨＢが開始する時刻Ｔ１において、φX(n)をｏｎとし、φRをｏｆｆ、φSをｏｆｆ（α２）とする。
φSをｏｆｆ（α２）とすることで、ＣＦＤ＋ＣＳからなるポテンシャルがＣＦＤとＣＳのポテンシャルに分割され、さらにφRをｏｆｆとすることで、いわゆるｋＴＣノイズがＣＦＤのポテンシャルに発生する。ここで、φN1(n)をｏｎとして、このＣＦＤのリセットレベルの信号をノイズＮ1（ｎ）として読み出す。
【０１００】
次に、時刻Ｔ２において、φT(n)をｏｎとして、ｎ行目の画素のＣＰＤに蓄積されていた光電荷をＣＦＤに転送し、時刻Ｔ３においてφT(n)をｏｆｆ（α１）に戻す。
ここで、φS1+N1(n)をｏｎとし、Ｓ1＋Ｎ1（ｎ）を読み出す。
【０１０１】
次に、時刻Ｔ４において、φX(n)をｏｆｆとし、次いでφXCLRをｏｎとして、駆動ラインをクリアした上で、時刻Ｔ５において、φX(n+1)をｏｎとする。
次に、φN1(n+1)をｏｎとして、このＣＦＤのリセットレベルの信号をノイズＮ1（ｎ＋１）として読み出す。
【０１０２】
次に、時刻Ｔ６において、φT(n+1)をｏｎとして、ｎ＋１行目の画素のＣＰＤに蓄積されていた光電荷をＣＦＤに転送し、時刻Ｔ７においてφT(n+1)をｏｆｆ（α１）に戻す。
ここで、φS1+N1(n+1)をｏｎとし、Ｓ1＋Ｎ1（ｎ＋１）を読み出す。
【０１０３】
次に、当該ラインの水平ブランキング期間ＰＨＢが終了する時刻Ｔ８において、φSをｏｎとしてＣＦＤとＣＳが結合したポテンシャルとし、同時にφX(n+1)をｏｆｆ、φRをｏｎとしてＣＦＤ＋ＣＳからなるポテンシャル内の光電荷を排出する。
この水平ブランキング期間ＰＨＢが終了する時刻Ｔ８から時刻Ｔ９までが、ｎ行目とｎ＋１行目の画素の出力期間ＰＯＰとなり、この期間中に上記のように出力された、Ｓ1＋Ｎ1（ｎ）とＮ1（ｎ）、Ｓ1＋Ｎ1（ｎ＋１）とＮ1（ｎ＋１）の各信号がそれぞれのタイミングで各出力ラインに出力され、上述の演算処理を経て、Ｓ1（ｎ）とＳ1（ｎ＋１）が出力される。
【０１０４】
本実施形態のＣＭＯＳイメージセンサの低感度モードの動作方法について説明する。
図２１中において、一点鎖線ｂで示すタイミングでφSを駆動する。
このとき、駆動ライン（φS1+N1(n)，φN1(n)，φS1+N1(n+1)，φN1(n+1)）は、それぞれ駆動ライン（φS1'+S2'+N2(n)，φN2(n)，φS1'+S2'+N2(n+1)，φN2(n+1)）に相当するラインとなり、図２１のタイミングチャートで駆動することで、Ｓ1’＋Ｓ2’＋Ｎ2（ｎ）、Ｎ2（ｎ）、Ｓ1’＋Ｓ2’＋Ｎ2（ｎ＋１）、Ｎ2（ｎ＋１）の各信号がそれぞれのタイミングで各出力ラインに出力され、上述の演算処理を経て、Ｓ1＋Ｓ2（ｎ）とＳ1＋Ｓ2（ｎ＋１）が出力される。
【０１０５】
本実施形態のＣＭＯＳイメージセンサでは、隣接する２行の画素の第１信号または第２信号が、同一の水平ブランキング期間内に出力される、同一の出力期間で出力することで、読み出しにかかる時間を短縮することができる。
【０１０６】
第４実施形態
図２２は、本実施形態に係るＣＭＯＳイメージセンサの模式構成を示すレイアウト図である。
本実施形態においては、第１実施形態と同様に、第１アナログメモリＡＭ１〜第４アナログメモリＡＭ４の４系統のアナログメモリが受光面近傍に配置されている。
ここで、高感度モードと低感度モードのいずれの場合で駆動する場合でも、アナログメモリはそれぞれ２系統しか使用しないことから、画素の出力として、１つの画素から第１信号または第２信号が２回読み出され、得られた２つの第１信号または第２信号が合算され、または平均が取られて出力されるように構成することができる。
【０１０７】
例えば、高感度モードでは、第１アナログメモリＡＭ１でＳ1＋Ｎ1を、第２アナログメモリＡＭ２でＮ1をそれぞれ記憶し、演算処理を経て１つめの第１信号Ｓ1-aを得る。また、第３アナログメモリＡＭ３で同じ画素のＳ1＋Ｎ1を、第４アナログメモリＡＭ４でＮ1をそれぞれ記憶し、演算処理を経て２つめの第１信号Ｓ1-bを得る。
得られた２つの第１信号Ｓ1-a，Ｓ1-bは、ＡＤコンバータＡＤＣ１，ＡＤＣ２でデジタル化され、例えば合算されて第１信号Ｓ1として出力される。あるいは、平均値をとってＳ1としてもよい。
回路構成は第１実施形態のＣＭＯＳイメージセンサと同様であるが、タイミングチャート上、Ｓ1＋Ｎ1を読み出すタイミングで、同時に、あるいはタイミングをずらして、第１及び第３アナログメモリＡＭ1，ＡＭ３に接続された出力線から出力し、また、タイミングチャート上Ｎ1を読み出すタイミングで、同時に、あるいはタイミングをずらして、第２及び第４アナログメモリＡＭ2，ＡＭ４に接続された出力線から出力することで、上記の信号を得ることができる。
得られた２つの第１信号Ｓ1を同一の出力期間で出力することで、読み出しにかかる時間を短縮することができる。
【０１０８】
本実施形態のＣＭＯＳイメージセンサの高感度モードの動作方法について説明する。
図２３は、ｏｎ／ｏｆｆの２準位で示すｎ行目及びｎ＋１行目の駆動ライン（φX，φT，φR，φS）に印加する電圧と、上記の駆動ラインφXCLR、及び駆動ライン（φS1+N1-a，φN1-a，φS1+N1-b，φN1-b）に印加する電圧を示したタイミングチャートである。
駆動ラインφS1+N1-aとφN1-aは、それぞれ、第１実施形態のφS1+N1とφN1に相当する駆動ラインであり、駆動ラインφS1+N1-bとφN1-bは、それぞれ、第１実施形態のφS1'+S2'+N2とφN2に相当する駆動ラインであり、読み出しタイミングによって読み出す信号がそれぞれＳ1＋Ｎ1とＮ1となっている駆動ラインである。
【０１０９】
まず、１つのフィールドにおける蓄積期間において光電荷ＱをＣＰＤに蓄積する。
蓄積期間の終了する直前に前ラインの出力期間ＰＯＰが設定され、出力期間ＰＯＰが開始される時刻Ｔ０において、φXをｏｆｆ、φTをｏｆｆ（α１）、φSをｏｎ、φRをｏｎとする。
【０１１０】
次に、前ラインの出力期間ＰＯＰが終了する直前のタイミングで、駆動ライン（φS1+N1-a，φN1-a，φS1+N1-b，φN1-b）とｏｎとすると同時に、駆動ラインφXCLRをｏｎとして、第１アナログメモリＡＭ１〜第４アナログメモリＡＭ４をクリアする。
【０１１１】
次に、前ラインの出力期間ＰＯＰが終了し、当該ラインの水平ブランキング期間ＰＨＢが開始する時刻Ｔ１において、φXをｏｎとし、φRをｏｆｆ、φSをｏｆｆ（α２）とする。
φSをｏｆｆ（α２）とすることで、ＣＦＤ＋ＣＳからなるポテンシャルがＣＦＤとＣＳのポテンシャルに分割され、さらにφRをｏｆｆとすることで、いわゆるｋＴＣノイズがＣＦＤのポテンシャルに発生する。ここで、φN1-aをｏｎとして、このＣＦＤのリセットレベルの信号をノイズＮ1-aとして読み出す。同時に、φN1-bをｏｎとして、このＣＦＤのリセットレベルの信号をノイズＮ1-bとして読み出す。
【０１１２】
次に、時刻Ｔ２において、φTをｏｎとして、ＣＰＤに蓄積されていた光電荷をＣＦＤに転送し、時刻Ｔ３においてφTをｏｆｆ（α１）に戻す。
ここで、φS1+N1-aをｏｎとし、Ｓ1＋Ｎ1-aを読み出す。同時に、φS1+N1-bをｏｎとし、Ｓ1＋Ｎ1-bを読み出す。
【０１１３】
次に、時刻Ｔ４において、φXをｏｆｆと、φRをｏｎ、φSをｏｎとしてＣＦＤ＋ＣＳからなるポテンシャル内の光電荷を排出する。
この水平ブランキング期間ＰＨＢが終了する時刻Ｔ４から時刻Ｔ５までが出力期間ＰＯＰとなり、この期間中に上記のように出力された、Ｓ1＋Ｎ1-aとＮ1-a、Ｓ1＋Ｎ1-bとＮ1-bがそれぞれのタイミングで各出力ラインに出力され、上述の演算処理を経て、Ｓ1-aとＳ1-bが出力され、さらに合算または平均がとられる。
【０１１４】
本実施形態のＣＭＯＳイメージセンサは、低感度モードにおいても駆動可能であり、具体的にはφSを常時ｏｎとする以外は上記と同様にして駆動することができる。
【０１１５】
本実施形態のＣＭＯＳイメージセンサは、１つの画素から２つの信号を読み出し、合算あるいは平均して画素出力を得ているので、特に低照度でのノイズ削減に寄与する。
また、上記のようにノイズＮ1-aとノイズＮ1-bを同時に読み出し、また、Ｓ1＋Ｎ1-aとＳ1＋Ｎ1-bを同時に読み出すことで駆動の高速化を実現できる。
【０１１６】
図２４は、本実施形態のＣＭＯＳイメージセンサのタイミングチャートの別の例である。
上記のようにノイズＮ1-aとノイズＮ1-bを同時ではなくタイミングをずらして読み出し、また、Ｓ1＋Ｎ1-aとＳ1＋Ｎ1-bをもタイミングずらして読み出すことで、上記の場合より若干時間がかかるが、読み出し時のノイズの混入を低減でき、高品質な信号を得ることができる。
【０１１７】
以下、８００×６００画素のＳＶＧＡの場合について、上記の第１〜第４実施形態に係るＣＭＯＳイメージセンサの動作特性の水平ブランキング期間（μｓ）、読み出し行数（ｌｉｎｅｓ）、読み出し速度（ｆｐｓ（frame per second））について、第１実施形態で説明した広ダイナミックレンジモードでの動作特性と比較し、表１に示す。
【０１１８】
【表１】
2008205639.tif 000003
【０１１９】
表１に示すように、第１実施形態の高感度／低感度モードでは、水平ブランキング期間を広ダイナミックレンジモードより半減でき、読み出し速度を向上できる。
また、第３実施形態では読み出し行数を広ダイナミックレンジモードより半減できるので、読み出し速度を倍以上にまで高速化できる。
第４実施形態では水平ブランキング期間を広ダイナミックレンジモードより短縮して、読み出し速度を向上できる。
【０１２０】
上記のように、本実施形態に係るＣＭＯＳイメージセンサによれば、次の効果を享受できる。
（１）高感度、低感度の２つの出力を有する広ダイナミックレンジＣＭＯＳイメージセンサの機能を保ったまま、駆動回路及び駆動タイミングを変えることで、従来の４ＴｒタイプのＣＭＯＳイメージセンサと同等の構成と画質でありながら、高感度モードと低感度モードからユーザが撮影場面に応じて対応できるダイナミックレンジを切り替えて用いることできる。
（２）デジタルスチルカメラにおいて、低感度モードをＩＳＯ１００、高感度モードをＩＳＯ４００〜８００程度に設計でき、従来の４Ｔｒ型のＣＭＯＳイメージセンサと比較して高感度でのノイズが少ない高品質の画像を得ることができる。
（３）高感度モード／低感度モードではＳ1とＳ1＋Ｓ2の一方しか出力しないため、広ダイナミックレンジモードと比べて駆動タイミングを簡略化でき、水平ブランキング期間の短縮、全画面読み取り時間の短縮が可能である。
【０１２１】
本発明は上記の説明に限定されない。
例えば、フローティングディフュージョンと付加容量素子の容量比は、設計などに応じて適宜変更できる。また、付加容量素子は、絶縁膜を介して１つの電極を対向させてなる構成の素子を適用することも可能である。
その他、本発明の要旨を逸脱しない範囲で種々の変更を行うことが可能である。
【産業上の利用可能性】
【０１２２】
本発明の固体撮像装置は、デジタルカメラやカメラ付き携帯電話などに搭載されるＣＭＯＳイメージセンサやＣＣＤイメージセンサなどの広いダイナミックレンジが望まれているイメージセンサに適用できる。
【０１２３】
本発明の固体撮像装置の動作方法は広いダイナミックレンジが望まれているイメージセンサの動作方法に適用できる。
【図面の簡単な説明】
【０１２４】
【図１】図１は、本発明の第１実施形態に係るＣＭＯＳイメージセンサの１つの画素（ピクセル）ＰＸの等価回路図である。
【図２】図２は、本発明の第１実施形態に係るＣＭＯＳイメージセンサにおける１画素（１ピクセル）のレイアウト図の一例である。
【図３】図３は、本発明の第１実施形態に係るＣＭＯＳイメージセンサの各画素の一部における模式的断面図であり、図２中のＡ−Ａ‘’における断面図に相当する。
【図４】図４は、本発明の第１実施形態のＣＭＯＳイメージセンサの全体の回路構成を示す等価回路図である。
【図５】図５は、本発明の第１実施形態のＣＭＯＳイメージセンサのフォトダイオード、転送トランジスタ、フローティングディフュージョン、容量結合トランジスタ及び付加容量素子に相当する模式的なポテンシャル図である。
【図６】図６は、本発明の第１実施形態において図４に対応するＣＭＯＳイメージセンサの駆動ラインに印加する電圧を、ｏｎ／ｏｆｆの２準位で示したタイミングチャートである。
【図７】図７（Ａ）〜（Ｄ）は、本発明の第１実施形態に係るＣＭＯＳイメージセンサのフォトダイオード〜付加容量素子に相当する模式的なポテンシャル図である。
【図８】図８（Ｅ）〜（Ｈ）は、本発明の第１実施形態に係るＣＭＯＳイメージセンサのフォトダイオード〜付加容量素子に相当する模式的なポテンシャル図である。
【図９】図９（Ａ）〜（Ｄ）は、本発明の第１実施形態に係るＣＭＯＳイメージセンサのフォトダイオード〜付加容量素子に相当する模式的なポテンシャル図である。
【図１０】図１０（Ｅ）〜（Ｈ）は、本発明の第１実施形態に係るＣＭＯＳイメージセンサのフォトダイオード〜付加容量素子に相当する模式的なポテンシャル図である。
【図１１】図１１は、本発明の第１実施形態に係るＣＭＯＳイメージセンサの模式構成を示すレイアウト図である。
【図１２】図１２は、本発明の第１実施形態における高感度モードでの駆動ラインに印加する電圧を示したタイミングチャートである。
【図１３】図１３（Ａ）〜（Ｃ）は、本発明の第１実施形態に係るＣＭＯＳイメージセンサのフォトダイオード〜付加容量素子に相当する模式的なポテンシャル図である。
【図１４】図１４（Ｄ）〜（Ｅ）は、本発明の第１実施形態に係るＣＭＯＳイメージセンサのフォトダイオード〜付加容量素子に相当する模式的なポテンシャル図である。
【図１５】図１５は、本発明の第１実施形態における低感度モードでの駆動ラインに印加する電圧を示したタイミングチャートである。
【図１６】図１６（Ａ）〜（Ｃ）は、本発明の第１実施形態に係るＣＭＯＳイメージセンサのフォトダイオード〜付加容量素子に相当する模式的なポテンシャル図である。
【図１７】図１７（Ｄ）〜（Ｅ）は、本発明の第１実施形態に係るＣＭＯＳイメージセンサのフォトダイオード〜付加容量素子に相当する模式的なポテンシャル図である。
【図１８】図１８は、本発明の第１実施形態のＣＭＯＳイメージセンサの低照度領域の高感度化及び高Ｓ／Ｎ比化を説明するためのゲインアップとノイズ特性を示す模式図である。
【図１９】図１９は、本発明の第２実施形態に係るＣＭＯＳイメージセンサの模式構成を示すレイアウト図である。
【図２０】図２０は、本発明の第３実施形態に係るＣＭＯＳイメージセンサの模式構成を示すレイアウト図である。
【図２１】図２１は、本発明の第３実施形態における駆動ラインに印加する電圧を示したタイミングチャートである。
【図２２】図２２は、本発明の第４実施形態に係るＣＭＯＳイメージセンサの模式構成を示すレイアウト図である。
【図２３】図２３は、本発明の第４実施形態における駆動ラインに印加する電圧を示したタイミングチャートである。
【図２４】図２４は、本発明の第４実施形態における駆動ラインに印加する電圧を示したタイミングチャートである。
【符号の説明】
【０１２５】
１０…ｎ型半導体基板、１１…ｐ型ウェル、１２…ｐ+型分離領域、１３…素子分離絶縁膜、１４…ｎ型半導体領域、１５…ｐ+型半導体領域、１６，１７…ｎ+型半導体領域、１８…ゲート絶縁膜、１９，２０…ゲート電極、２１…絶縁膜、２２…プラグ、２３…上層配線、２４，２５，２６…ｎ+型半導体領域、２７…ゲート絶縁膜、２８，２９…ゲート電極、３０…プラグ、３１…上層配線、３２…プラグ、３３…上層配線、ＡＭ…アナログメモリ、ＡＭ１…第１アナログメモリ、ＡＭ2…第２アナログメモリ、ＡＭ3…第３アナログメモリ、ＡＭ4…第４アナログメモリ、ＣＦＤ，ＣＰＤ…容量、ＣＳ…付加容量素子、Ｎ1…ＣＦＤのリセットレベルの信号（ノイズ）、Ｎ2…ＣＦＤ＋ＣＳのリセットレベルの信号（ノイズ）、Ｖｏｕｔ…出力（ライン）、ＰＤ…フォトダイオード、ＰＸ…画素、Ｑ，ＱA，ＱB…光電荷、Ｓ1…飽和前電荷信号、Ｓ1’…変調された飽和前電荷信号、Ｓ2…過飽和電荷信号、Ｓ2’…変調された過飽和電荷信号、ＳＬ…選択ライン、ＳＲH…列シフトレジスタ、ＳＲV…行シフトレジスタ、Ｔ1〜Ｔ9…時刻、Ｔｒ１…転送トランジスタ、Ｔｒ２…容量結合トランジスタ、Ｔｒ３…リセットトランジスタ、Ｔｒ４…増幅トランジスタ、Ｔｒ５…選択トランジスタ、ＶＲ…電源電圧、φT，φS，φR，φX，φS1+N1，φN1，φS1'+S2'+N2，φN2，φXCLR…駆動ライン
【図１】
2008205639.tif 000004
【図２】
2008205639.tif 000005
【図３】
2008205639.tif 000006
【図４】
2008205639.tif 000007
【図５】
2008205639.tif 000008
【図６】
2008205639.tif 000009
【図７】
2008205639.tif 000010
【図８】
2008205639.tif 000011
【図９】
2008205639.tif 000012
【図１０】
2008205639.tif 000013
【図１１】
2008205639.tif 000014
【図１２】
2008205639.tif 000015
【図１３】
2008205639.tif 000016
【図１４】
2008205639.tif 000017
【図１５】
2008205639.tif 000018
【図１６】
2008205639.tif 000019
【図１７】
2008205639.tif 000020
【図１８】
2008205639.tif 000021
【図１９】
2008205639.tif 000022
【図２０】
2008205639.tif 000023
【図２１】
2008205639.tif 000024
【図２２】
2008205639.tif 000025
【図２３】
2008205639.tif 000026
【図２４】
2008205639.tif 000027