(57)【要約】【課題】高効率で、高精度の光検出が可能な半導体素子、半導体装置および電子機器を提供すること。【解決手段】半導体素子１は、ｐ型領域と、ｎ型領域と、前記ｐ型領域と前記ｎ型領域との間に設けられたｉ型領域とを有し、前記ｐ型領域をソース電極２２、前記ｎ型領域をドレイン電極２３として用いるｐｉｎ型のフォトトランジスタ２と、前記フォトトランジスタ２で発生した電流を増幅する電流増幅回路とを備え、前記フォトトランジスタ２のゲート電極２１に電圧を印加した状態で、前記フォトトランジスタ２の前記ｉ型領域で受光した光が電流に変換され、該電流が前記電流増幅回路で増幅されて出力されるよう構成されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
ｐ型領域と、ｎ型領域と、前記ｐ型領域と前記ｎ型領域との間に設けられたｉ型領域とを有し、前記ｐ型領域をソース電極、前記ｎ型領域をドレイン電極として用いるｐｉｎ型のフォトトランジスタと、
前記フォトトランジスタで発生した電流を増幅する電流増幅回路とを備え、
前記フォトトランジスタのゲート電極に電圧を印加した状態で、前記フォトトランジスタの前記ｉ型領域で受光した光が電流に変換され、該電流が前記電流増幅回路で増幅されて出力されるよう構成されていることを特徴とする半導体素子。
【請求項２】
前記電流増幅回路は、入力側に設けられた第１のトランジスタおよび出力側に設けられた第２のトランジスタを有するカレントミラー回路であり、
前記フォトトランジスタのドレイン電極またはソース電極と、前記第１のトランジスタのドレイン電極と、前記第１のトランジスタのゲート電極と、前記第２のトランジスタのゲート電極とが導通している請求項１に記載の半導体素子。
【請求項３】
前記フォトトランジスタのゲート電極に印加される電圧の大きさは、該フォトトランジスタの閾値電圧以下である請求項１または２に記載の半導体素子。
【請求項４】
前記フォトトランジスタのゲート電極に印加される電圧の大きさは、当該半導体素子の電源電圧の１／２以下である請求項１または２に記載の半導体素子。
【請求項５】
前記電流増幅回路から出力される電流を電圧に変換する電流／電圧変換回路を有する請求項１ないし４のいずれかに記載の半導体素子。
【請求項６】
前記電流／電圧変換回路は、第３のトランジスタと、第４のトランジスタと、を含み、前記第３のトランジスタのソース電極と前記第４のトランジスタのドレイン電極とが導通している請求項５に記載の半導体素子。
【請求項７】
請求項１ないし６のいずれかに記載の半導体素子が、行列状に複数配置されていることを特徴とする半導体装置。
【請求項８】
１つの行に属する前記各半導体素子のフォトトランジスタのゲート電極のそれぞれに導通する導電部を有し、該導電部を介して、前記１つの行に属する各半導体素子のフォトトランジスタのゲート電極に電圧を印加するよう構成されている請求項７に記載の半導体装置。
【請求項９】
前記各半導体素子のフォトトランジスタのゲート電極のそれぞれに導通する共通電極を有し、該共通電極を介して、前記各フォトトランジスタのゲート電極に電圧を印加するよう構成されている請求項７に記載の半導体装置。
【請求項１０】
請求項１ないし６のいずれかに記載の半導体素子を備えることを特徴とする電子機器。
【請求項１１】
請求項７ないし９のいずれかに記載の半導体装置を備えることを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子、半導体装置および電子機器に関するものである。
【背景技術】
【０００２】
デジタルカメラ、デジタルビデオカメラ、スキャナ等には、光電変換素子を有し、受光光量に応じた電圧を出力する光電変換回路が設けられている。
例えば、特許文献１には、フォトダイオードと、２つのトランジスタを有し、フォトダイオードで発生した電流（光電流）（光誘起電流）を増幅するカレントミラー回路と、カレントミラー回路の出力側に接続された演算増幅器とを備える光電流・電圧変換回路が開示されている。この光電流・電圧変換回路では、カレントミラー回路の入力側のトランジスタのベースと、そのコレクタと、カレントミラー回路の出力側のトランジスタのベースと、フォトダイオードのカソードとが接続されている。
【０００３】
しかしながら、前記従来の光電流・電圧変換回路では、効率と精度との両方を高くすることはできなかった。その理由は、下記の通りである。
まず、フォトダイオードには、受光光量が一定であっても、アノード−カソード間への印加電圧が変わると、光誘起電流が変化してしまう（一定にならない）もの、すなわち、光誘起電流の大きさが印加電圧の大きさに依存し、光誘起電流が定電流とならないものか、または、効率（受光光量に対する光誘起電流の大きさの比率）が低いものしか存在しない。
【０００４】
一方、カレントミラー回路を構成するトランジスタは、その閾値電圧にばらつきがあり、このため、フォトダイオードの光誘起電流が印加電圧に依存して変化してしまうと、光電流・電圧変換回路の出力電圧にばらつきが生じ、したがって、精度が低下する。
また、フォトダイオードの光電変換における効率（受光光量に対する光誘起電流の大きさの比率）が低いと、これにより、光電流・電圧変換回路の効率が低下する。
【０００５】
例えば、ｐｉｎ型のフォトダイオードは、高効率であるが、光誘起電流が印加電圧に依存し、定電流とならない。このため、ｐｉｎ型のフォトダイオードを用いた光電流・電圧変換回路は、高効率であるが、精度が低いという問題がある。
また、ｐｎ型のフォトダイオードは、光誘起電流が印加電圧に依存しない範囲があり、その範囲内の印加電圧では定電流となるものの、低効率である。このため、ｐｎ型のフォトダイオードを用いた光電流・電圧変換回路は、精度は高いが、低効率であるという問題がある。
【０００６】
【特許文献１】特開２００２−３４４２５２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明の目的は、高効率で、高精度の光検出が可能な半導体素子、半導体装置および電子機器を提供することにある。
【課題を解決するための手段】
【０００８】
このような目的は、下記の本発明により達成される。
本発明に係る半導体素子は、ｐ型領域と、ｎ型領域と、前記ｐ型領域と前記ｎ型領域との間に設けられたｉ型領域とを有し、前記ｐ型領域をソース電極、前記ｎ型領域をドレイン電極として用いるｐｉｎ型のフォトトランジスタと、
前記フォトトランジスタで発生した電流を増幅する電流増幅回路とを備え、
前記フォトトランジスタのゲート電極に電圧を印加した状態で、前記フォトトランジスタの前記ｉ型領域で受光した光が電流に変換され、該電流が前記電流増幅回路で増幅されて出力されるよう構成されていることを特徴とする。
【０００９】
ｐｉｎ型のフォトトランジスタは、光電変換における効率（受光光量に対する光誘起電流の大きさの比率）が高く（高効率）、かつ、光誘起電流がソース−ドレイン間への印加電圧に依存しない範囲があり、その範囲内の印加電圧では定電流となる。また、前記光誘起電流が定電流となる印加電圧の範囲も広い。前記高効率となる理由は、ゲート電極に電圧が印加されることにより、深さ方向のポテンシャルの勾配のある空乏領域がｉ型領域の全範囲に渡って存在し、電子−正孔のペアの生成領域が大きいからである。また、前記定電流となる理由は、ゲート電圧による深さ方向のポテンシャルの勾配は、ソース−ドレイン間への印加電圧にかかわらず、十分に大電圧で空乏領域も変化しないからである。
これにより、高効率で、高精度の光検出が可能な半導体素子を提供することができる。
【００１０】
本発明の半導体素子では、前記電流増幅回路は、入力側に設けられた第１のトランジスタおよび出力側に設けられた第２のトランジスタを有するカレントミラー回路であり、
前記フォトトランジスタのドレイン電極またはソース電極と、前記第１のトランジスタのドレイン電極と、前記第１のトランジスタのゲート電極と、前記第２のトランジスタのゲート電極とが導通していることが好ましい。
これにより、第１のトランジスタや第２のトランジスタの閾値電圧にばらつきがあっても、光検出における精度を高くすることができる。
【００１１】
本発明の半導体素子では、前記フォトトランジスタのゲート電極に印加される電圧の大きさは、該フォトトランジスタの閾値電圧以下であることが好ましい。
これにより、フォトトランジスタの光誘起電流が定電流となる印加電圧の範囲がより広くなり、精度が向上する。
本発明の半導体素子では、前記フォトトランジスタのゲート電極に印加される電圧の大きさは、当該半導体素子の電源電圧の１／２以下であることが好ましい。
これにより、フォトトランジスタの光誘起電流が定電流となる印加電圧の範囲がより広くなり、精度が向上する。
【００１２】
本発明の半導体素子では、前記電流増幅回路から出力される電流を電圧に変換する電流／電圧変換回路を有することが好ましい。
これにより、フォトトランジスタの受光光量に応じた大きさの電圧を出力することができる。
本発明の半導体素子では、前記電流／電圧変換回路は、第３のトランジスタと、第４のトランジスタと、を含み、前記第３のトランジスタのソース電極と前記第４のトランジスタのドレイン電極とが導通していることが好ましい。
これにより、フォトトランジスタの受光光量に応じた大きさの電圧を出力することができ、また、２つのトランジスタのうちの少なくとも一方のゲート電極に印加される電圧の大きさを調整することにより、感度を調整することができる。
【００１３】
本発明に係る半導体装置は、本発明の半導体素子が、行列状に複数配置されていることを特徴とする。
これにより、高効率で、高精度の光検出が可能な半導体装置を提供することができる。
本発明の半導体装置では、１つの行に属する前記各半導体素子のフォトトランジスタのゲート電極のそれぞれに導通する導電部を有し、該導電部を介して、前記１つの行に属する各半導体素子のフォトトランジスタのゲート電極に電圧を印加するよう構成されていることが好ましい。
これにより、１つの行に属する前記各半導体素子のフォトトランジスタのゲート電極のそれぞれに、容易に、同時に電圧を印加することができる。
【００１４】
本発明の半導体装置では、前記各半導体素子のフォトトランジスタのゲート電極のそれぞれに導通する共通電極を有し、該共通電極を介して、前記各フォトトランジスタのゲート電極に電圧を印加するよう構成されていることが好ましい。
これにより、各半導体素子のフォトトランジスタのゲート電極のそれぞれに、容易に、同時に電圧を印加することができる。
本発明に係る電子機器は、本発明の半導体素子を備えることを特徴とする。
これにより、信頼性の高い電子機器が得られる。
本発明に係る電子機器は、本発明の半導体装置を備えることを特徴とする。
これにより、信頼性の高い電子機器が得られる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の半導体素子、半導体装置および電子機器を添付図面に示す好適実施形態に基づいて詳細に説明する。
図１は、本発明の半導体素子の実施形態を示す回路図、図２は、図１に示す半導体素子のフォトトランジスタを示す断面図である。
図１に示すように、半導体素子（フォトデバイス）１は、ｐｉｎ型のフォトトランジスタ２と、フォトトランジスタ２で発生した電流を増幅するカレントミラー回路（電流増幅回路）３と、カレントミラー回路３から出力される電流を電圧に変換する負荷抵抗回路（電流／電圧変換回路）４とを備えている。
【００１６】
図２に示すように、このフォトトランジスタ２は、ｐｉｎ型の薄膜フォトトランジスタであり、半導体基板２４を有している。この半導体基板２４は、例えば、多結晶シリコン、アモルファスシリコン等のシリコン等の半導体材料で構成される。
半導体基板２４には、ｐ型半導体の部分であるｐ型領域（ｐ型層）２５と、ｎ型半導体の部分であるｎ型領域（ｎ型層）２６とが形成されており、このｐ型領域２５とｎ型領域２６との間の領域が、真性半導体（ほぼ純粋な半導体）の部分であるｉ型領域（ｉ型層）２７となっている。ｐ型領域２５は、ソース電極２２として用いられ、ｎ型領域２６は、ドレイン電極２３として用いられる。
【００１７】
また、フォトトランジスタ２は、半導体基板２４を覆うように設けられた絶縁層２８と、絶縁層２８を介してｉ型領域２７と対向するように設けられたゲート電極２１とを有しており、このゲート電極２１に電圧を印加した状態で用いられる。絶縁層２８の構成材料としては、特に限定されないが、例えば、ＳｉＯ２等を用いることができる。また、ゲート電極２１の構成材料としては、例えば、金属等の導電性材料を用いることができる。
【００１８】
このｐｉｎ型のフォトトランジスタ２は、光電変換における効率（受光光量に対する光誘起電流の大きさの比率）が高く（高効率）、かつ、光誘起電流がソース−ドレイン間への印加電圧に依存しない範囲があり、その範囲内の印加電圧では定電流となる。また、前記光誘起電流が定電流となる印加電圧の範囲も広い。前記高効率となる理由は、ゲート電極２１に電圧（ゲート電位）Ｖｇが印加されることにより、深さ方向のポテンシャルの勾配のある空乏領域がｉ型領域２７の全範囲に渡って存在し、電子−正孔のペアの生成領域が大きいからである。また、前記定電流となる理由は、ゲート電極２１に印加される電圧Ｖｇによる深さ方向のポテンシャルの勾配は、ソース−ドレイン間への印加電圧にかかわらず、十分に大電圧で空乏領域も変化しないからである。
【００１９】
図１に示すように、カレントミラー回路３は、入力側に設けられた第１のトランジスタ５と、出力側に設けられた第２のトランジスタ６とを有している。これら第１のトランジスタ５および第２のトランジスタ６としては、本実施形態では、それぞれ、Ｐ型の薄膜トランジスタを用いている。なお、以下、前記第１のトランジスタおよび第２のトランジスタを、それぞれ、単に、「トランジスタ」と言う。
【００２０】
フォトトランジスタ２のソース電極２２は、接地電位（ＧＮＤ）に電気的に接続され、ドレイン電極２３は、カレントミラー回路３のトランジスタ５のドレイン電極５３に電気的に接続されている（導通している）。また、フォトトランジスタ２のゲート電極２１は、そのゲート電極２１に電圧（ゲート電位）Ｖｇを印加する電源部に電気的に接続され、ゲート電極２１に所定の大きさの電圧Ｖｇを印加し得るように構成されている。
【００２１】
また、カレントミラー回路３のトランジスタ５のソース電極５２およびトランジスタ６のソース電極６２は、それぞれ、そのゲート電極５１および６１に電源電圧（電源電位）ＶＤＤを印加する電源部に電気的に接続され、ゲート電極５１および６１に電源電圧ＶＤＤを印加し得るように構成されている。
また、トランジスタ５のドレイン電極５３と、トランジスタ５のゲート電極５１と、トランジスタ６のゲート電極６１と、フォトトランジスタ２のドレイン電極２３とが、電気的に接続されている（導通している）。
【００２２】
また、トランジスタ６のドレイン電極６３は、出力端子１１に電気的に接続されている。
負荷抵抗回路４は、第３のトランジスタ（バイアストランジスタ）７と、第４のトランジスタ（調整トランジスタ）８とを有している。これら第３のトランジスタ７および第４のトランジスタ８としては、本実施形態では、それぞれ、Ｎ型の薄膜トランジスタを用いている。なお、以下、前記第３のトランジスタおよび第４のトランジスタを、それぞれ、単に、「トランジスタ」と言う。
【００２３】
これらトランジスタ７のソース電極７２と、トランジスタ８のドレイン電極８３とは、互いに電気的に接続されており（導通しており）、また、トランジスタ７のドレイン電極７３と、カレントミラー回路３のトランジスタ６のドレイン電極６３とは、互いに電気的に接続されている（導通している）。すなわち、トランジスタ６と、トランジスタ７と、トランジスタ８とは、この順序で、直列に接続されている。
【００２４】
また、トランジスタ７のドレイン電極７３は、出力端子１１に電気的に接続されており、また、ゲート電極７１は、そのゲート電極７１に電圧（バイアス電位）Ｖbiasを印加する電源部に電気的に接続され、ゲート電極７１に所定の大きさの電圧Ｖbiasを印加し得るように構成されている。
また、トランジスタ８のソース電極８２は、接地電位（ＧＮＤ）に電気的に接続されており、また、ゲート電極８１は、そのゲート電極８１に電圧（調整電位）Ｖadjustを印加する電源部に電気的に接続され、ゲート電極８１に所定の大きさの電圧Ｖadjustを印加し得るように構成されている。
【００２５】
次に、半導体素子１の作用を説明する。
この半導体素子１は、トランジスタ５のソース電極５２とフォトトランジスタ２のソース電極２２との間と、トランジスタ６のソース電極６２とトランジスタ８のソース電極８２との間とに、それぞれ、電源電圧ＶＤＤを印加するとともに、フォトトランジスタ２のゲート電極２１に電圧Ｖｇを印加し、また、トランジスタ７のゲート電極７１に電圧Ｖbiasを印加し、また、トランジスタ８のゲート電極８１に電圧Ｖadjustを印加した状態で使用される。
ここで、フォトトランジスタ２のゲート電極２１に印加する電圧Ｖｇは、下記（１）または（２）であるのが好ましい。これにより、その電圧Ｖｇによる深さ方向のポテンシャルの勾配は、ソース−ドレイン間への印加電圧が変化しても、変化し難くなり、これによって、フォトトランジスタ２の光誘起電流が定電流となる印加電圧の範囲が広くなる。
【００２６】
（１）
フォトトランジスタ２のゲート電極２１に印加される電圧Ｖｇの大きさは、フォトトランジスタ２の閾値電圧以下であるのが好ましく、０．１Ｖ〜閾値電圧程度であるのがより好ましく、０．１Ｖ〜閾値電圧の１／２程度であるのがさらに好ましい。
前記電圧Ｖｇが、前記上限値よりも大きいと、他の条件によっては、フォトトランジスタ２の光誘起電流が定電流となる印加電圧の範囲が狭くなる。
前記フォトトランジスタ２の閾値電圧とは、そのゲート電極２１に電圧を印加したときに、そのフォトトランジスタ２がオンするとき、すなわち、ドレイン−ソース間に電流が流れるときの電圧（最小電圧）を言う。
【００２７】
（２）
フォトトランジスタ２のゲート電極２１に印加される電圧Ｖｇの大きさは、この半導体素子１の電源電圧ＶＤＤの１／２以下であるのが好ましく、０．１Ｖ〜電源電圧ＶＤＤの１／２程度であるのがより好ましく、０．１Ｖ〜電源電圧ＶＤＤの１／４程度であるのがさらに好ましい。
前記電圧Ｖｇが、前記上限値よりも大きいと、他の条件によっては、フォトトランジスタ２の光誘起電流が定電流となる印加電圧の範囲が狭くなる。
【００２８】
フォトトランジスタ２に光が照射されると、そのｉ型領域２７で受光した光が電流に変換（光電変換）され、その受光光量（照度）に応じた光誘起電流（光電流）Ｉphotoが発生する。この光誘起電流Ｉphotoは、カレントミラー回路３でＮ倍に増幅（但し、Ｎ＞１）され、カレントミラー回路３からミラー電流Ｉmirrorとして出力される。
そして、ミラー電流Ｉmirrorは、負荷抵抗回路４により、電圧に変換され、その電圧（出力電圧）Ｖoutが、出力端子１１に出力される（出力端子１１から出力される）。
【００２９】
前記出力電圧Ｖoutの大きさは、ミラー電流Ｉmirrorの大小と、トランジスタ６、７および８の抵抗の大小関係（出力特性）とにより定まる。
ここで、トランジスタ７のゲート電極７１に印加する電圧Ｖbiasを調整することで、トランジスタ７の抵抗を調整することができ、同様に、トランジスタ８のゲート電極８１に印加する電圧Ｖadjustを調整することで、トランジスタ８の抵抗を調整することができるようになっている。これにより、電圧Ｖbiasの調整によるトランジスタ７の抵抗の調整と、電圧Ｖadjustの調整によるトランジスタ８の抵抗の調整とのうちのいずれか一方、または、両方を行なうことにより、感度を調整することができる。すなわち、負荷抵抗回路４は、感度を調整する機能も有している。
【００３０】
まず、照度が大きいとき、すなわち、フォトトランジスタ２のｉ型領域２７での受光光量が多いときは、トランジスタ６の抵抗がトランジスタ７および８の抵抗に対して十分に小さくなる。その結果、大きなミラー電流Ｉmirrorが流れるとともに、電源電圧ＶＤＤに近い出力電圧Ｖoutが出力端子１１に出力される。
逆に、照度が小さいとき、すなわち、フォトトランジスタ２のｉ型領域２７での受光光量が少ないときは、トランジスタ６の抵抗がトランジスタ７および８の抵抗に対して十分に大きくなる。その結果、微弱なミラー電流Ｉmirrorが流れるとともに、接地電位（ＧＮＤ）に近い出力電圧Ｖoutが出力端子１１に出力される。
【００３１】
そして、前記の間の照度の場合は、それに応じたミラー電流Ｉmirrorが流れるとともに、それに応じた出力電圧Ｖoutが出力端子１１に出力される。
ここで、図３に、閾値電圧が３Ｖのフォトトランジスタ２のゲート電極２１に、１Ｖの電圧を印加した場合の複数の照度における、ドレイン−ソース間への印加電圧（逆方向電圧）と、光誘起電流Ｉphotoとの関係を表すグラフを示す。
【００３２】
この測定は、半導体素子１としてではなく、フォトトランジスタ２単体で行なったものである。また、フォトトランジスタ２の寸法は、下記の通りである。
ｉ型領域２７の幅（Ｗ）は、１００μｍ、ｉ型領域２７の長さ（Ｌ）は、１０μｍ、半導体基板２４（ｐ型領域２５、ｎ型領域２６、ｉ型領域２７）の厚さは、５０ｎｍ、絶縁層２８の厚さは、５０ｎｍとした。
【００３３】
図３に示されるように、このフォトトランジスタ２では、光電変換における効率が高く、大きな光誘起電流Ｉphotoが得られることが判る。また、光誘起電流Ｉphotoが定電流となる印加電圧の範囲があり、かつ、その範囲が広いことが判る。
また、図４に、半導体素子１の複数の電圧Ｖbiasにおける、照度と、ミラー電流Ｉmirrorとの関係を表すグラフを示し、また、図５に、半導体素子１の複数の電圧Ｖbiasにおける、照度と、出力電圧Ｖoutとの関係を表すグラフを示す。
これらの測定では、それぞれ、前記の測定と同様に、閾値電圧が３Ｖで、前記の測定と同一の寸法のフォトトランジスタ２を用い、そのゲート電極２１に、１Ｖの電圧を印加した。また、諸条件は、下記の通りである。
電源電圧ＶＤＤは、５Ｖ、電圧Ｖadjustは、０、５５Ｖとした。
【００３４】
図４および図５に示されるように、この半導体素子１では、照度、すなわち、フォトトランジスタ２のｉ型領域２７での受光光量に応じて、電流Ｉmirrorが流れるとともに、出力電圧Ｖoutが出力端子１１に出力されることが判る。また、電圧Ｖbiasを調整することで、感度を調整できることが判る。
以上説明したように、この半導体素子１によれば、フォトトランジスタ２は、光電変換における効率が高く、かつ、光誘起電流が定電流となる印加電圧の範囲も広いので、トランジスタ５やトランジスタ７の閾値電圧にばらつきがあっても、高効率で、高精度の光検出を行なうことができる。
【００３５】
なお、本実施形態では、フォトトランジスタ２が接地電位（ＧＮＤ）に接続され、カレントミラー回路（電流増幅回路）３が電源電圧ＶＤＤを印加する電源部に接続されているが、本発明では、これに限らず、例えば、前記と逆に、カレントミラー回路（電流増幅回路）３が接地電位（ＧＮＤ）に接続され、フォトトランジスタ２が電源電圧ＶＤＤを印加する電源部に接続されていてもよい。
【００３６】
この場合は、カレントミラー回路３のトランジスタ５および６として、それぞれ、Ｎ型の薄膜トランジスタ（トランジスタ）を用いる。
また、トランジスタ５のドレイン電極５３と、トランジスタ５のゲート電極５１と、トランジスタ６のゲート電極６２と、フォトトランジスタ２のソース電極２２とを接続する（導通させる）。
【００３７】
次に、半導体装置の各実施形態を説明する。
＜第１実施形態＞
図６は、本発明の半導体装置の第１実施形態を示す回路図、図７は、図６中のＡ−Ａ線での断面図である。
なお、図６中の左右方向を「行方向」とし、上下方向を「列方向」とする。また、図６では、煩雑になるのを避けるため、符号を一部のみに付けることとする。
【００３８】
図６および図７に示すように、半導体装置１０は、複数の前述した半導体素子１を有しており、これら複数の半導体素子１は、行列状に配置されている。なお、１つの半導体素子１が、１つの画素を構成している。
また、各半導体素子１を区画するように、複数の走査線３１が列方向（図６中上下方向）に沿って並設され、複数のデータ線３２が行方向（図６中左右方向）に沿って並設されている。
【００３９】
また、各半導体素子（画素）１は、それぞれ、選択トランジスタ９を有している。
選択トランジスタ９のゲート電極は、対応する走査線３１に接続されており、ドレイン電極は、対応するデータ線３２に接続されている。そして、選択トランジスタ９のソース電極は、出力線１５を介して、半導体素子１の出力端子１１に接続されている。
また、半導体素子１の出力端子１１は、バイアス電位線１３を介して、隣接する半導体素子１の各々のトランジスタ７のゲート電極７１に接続されているバイアス端子１９に接続されている。
【００４０】
また、半導体素子１の各行毎に、それぞれ、フォトトランジスタ２のゲート電極２１を兼ねるゲート電位線（導電部）１２および調整電位線１４が設けられている。なお、各ゲート電位線１２および各調整電位線１４は、それぞれ、走査線３１と同方向、すなわち、行方向に延在している。
これにより、各行毎に、それぞれ、ゲート電位線１２によって（導電部を介して）、その１つの行に属する各半導体素子１のフォトトランジスタ２のゲート電極２１に、電圧Ｖｇを印加することができる。
【００４１】
なお、ゲート電位線１２からフォトトランジスタ２のゲート電極２１の部分を除いた部分により、１つの行に属する各半導体素子１のフォトトランジスタ２のゲート電極２１のそれぞれに導通する導電部が構成される。
また、トランジスタ８のゲート電極８１は、対応する調整電位線１４に接続されている。これにより、各行毎に、それぞれ、調整電位線１４を介して、その１つの行に属する各半導体素子１のトランジスタ８のゲート電極８１に、電圧Ｖadjustを印加することができる。
【００４２】
また、図７に示すように、絶縁層２８上には、ゲート電位線１２、バイアス電位線１３、調整電位線１４および出力線１５等を覆うように、絶縁層２９が設けられている。
そして、フォトトランジスタ２のソース電極２１は、導体層１７を介して、接地電位（ＧＮＤ）に接続されている。
【００４３】
また、フォトトランジスタ２のドレイン電極２３と、カレントミラー回路３のトランジスタ５のドレイン電極５３と、ゲート電極５１と、トランジスタ６のゲート電極６１とは、導体層１６を介して、すべて接続されている。
また、トランジスタ５のソース電極５２は、導体層１８を介して、ゲート電極５２に電源電圧ＶＤＤを印加する電源部に接続されている。トランジスタ６のソース電極６２も同様である。
【００４４】
前記調整電位線１４、バイアス電位線１３、バイアス端子１９、出力線１５および出力端子１１は、それぞれ、ゲート電位線１２と同層で構成されている。
この半導体装置１０では、走査線３１に、順次、電圧（読み出し信号）を印加するアクティブマトリクス動作により、行単位で、順次、出力電圧Ｖoutを出力する（読み出す）。この場合、出力端子１１から出力された出力電圧Ｖoutは、出力線１５、選択トランジスタ９およびデータ線３２を介して出力される。
この際、ゲート電位線１２に電圧Ｖｇを印加することにより、ゲート電位線１２に接続されているフォトトランジスタ２のゲート電極２１に電圧Ｖｇが印加される。
【００４５】
また、調整電位線１４に適正な電圧Ｖadjustを印加することにより、調整電位線１４に接続されているトランジスタ８のゲート電極８１に電圧Ｖadjustが印加され、これにより、半導体装置１０の全体（全画素）の感度が調整される。
また、各半導体素子１の出力電圧Ｖoutは、それぞれ、出力信号として読み出されるだけでなく、バイアス電位線１３を介して、隣接する半導体素子１の各々のトランジスタ７のゲート電極７１に、電圧Ｖbiasとして印加される。すなわち、各半導体素子１の感度は、それぞれ、隣接する半導体素子１の出力電圧Ｖoutに応じて調整される。
【００４６】
例えば、所定の半導体素子１における照度が高く、その半導体素子１のフォトトランジスタ２のｉ型領域２７での受光光量が多い場合は、その半導体素子１の出力電圧Ｖoutは、高くなる。そして、その高い出力電圧Ｖoutが、隣接する半導体素子１のトランジスタ７のゲート電極７１に印加されるので、その隣接する半導体素子１の出力電圧Ｖoutは、低くなる。逆に、所定の半導体素子１における照度が低く、その半導体素子１のフォトトランジスタ２のｉ型領域２７での受光光量が少ない場合は、その半導体素子１の出力電圧Ｖoutは、低くなる。そして、その低い出力電圧Ｖoutが、隣接する半導体素子１のトランジスタ７のゲート電極７１に印加されるので、その隣接する半導体素子１の出力電圧Ｖoutは、高くなる。これにより、隣接する半導体素子１同士の電圧Ｖoutの差が、大きくなり（明確になり）、エッジ強調機能を実現することができる。
【００４７】
ここで、図８に、半導体装置１０の複数の照度における、半導体素子１の位置と、出力電圧Ｖoutとの関係を表すグラフを示す。
この測定では、所定の位置を境界にして、一端側の照度を高く、他端側の照度を低くした。
また、前述した半導体素子１における測定と同様に、閾値電圧が３Ｖで、前記の測定と同一の寸法のフォトトランジスタ２を用い、そのゲート電極２１に、１Ｖの電圧を印加し、電源電圧ＶＤＤは、５Ｖとした。
【００４８】
電圧Ｖadjustを０、５５Ｖとした場合を図８（ａ）、電圧Ｖadjustを０、５６Ｖとした場合を図８（ｂ）に示す。
図８（ａ）、（ｂ）に示されるように、照度の境界付近に位置する隣接する半導体素子１において、エッジが強調されていることが判る。
なお、この半導体装置１０、すなわち、図７に示す構成は、通常のトランジスタの製造工程に対して、追加の工程を設けることなく実現可能である。
【００４９】
＜第２実施形態＞
図９は、本発明の半導体装置の第２実施形態を示す回路図、図１０は、図９中のＢ−Ｂ線での断面図である。
なお、図９中の左右方向を「行方向」とし、上下方向を「列方向」とする。また、図９では、煩雑になるのを避けるため、符号を一部のみに付けることとする。
【００５０】
以下、第２実施形態の半導体装置１０について、前述した第１実施形態との相違点を中心に説明し、同様の事項については、その説明を省略する。
図９および図１０に示すように、第２実施形態の半導体装置１０は、各半導体素子１のフォトトランジスタ２のゲート電極２１のそれぞれに接続された（導通する）共通電極３３を有し、この共通電極３３を介して、各フォトトランジスタ２のゲート電極２１に電圧Ｖｇを印加するよう構成されている。この場合、各フォトトランジスタ２のゲート電極２１と、共通電極３３とは、コンタクトホールを介して、接続されている。
【００５１】
この半導体装置１０では、共通電極３３に、電圧Ｖｇを印加することにより、各フォトトランジスタ２のゲート電極２１に電圧Ｖｇが印加される。
すなわち、この半導体装置１０では、前述した第１実施形態に対して、共通電極３３の層を１層加えることにより、半導体装置１０のすべての半導体素子１のフォトトランジスタ２のゲート電極２１に対して、同時に電圧Ｖｇを印加することができる。
【００５２】
＜第３実施形態＞
図１１は、本発明の半導体装置の第３実施形態を示す回路図、図１２は、図１１中のＣ−Ｃ線での断面図である。
なお、図１１中の左右方向を「行方向」とし、上下方向を「列方向」とする。また、図１１では、煩雑になるのを避けるため、符号を一部のみに付けることとする。
【００５３】
以下、第３実施形態の半導体装置１０について、前述した第１実施形態との相違点を中心に説明し、同様の事項については、その説明を省略する。
図１１および図１２に示すように、第３実施形態の半導体装置１０では、各行に、それぞれ、ゲート電位線と調整電位線とを兼ねるゲート電位・調整電位線３４を有している。なお、各ゲート電位・調整電位線３４は、それぞれ、対応する行のフォトトランジスタ２のゲート電極２１も兼ねている。
【００５４】
この半導体装置１０では、ゲート電位・調整電位線３４に電圧Ｖｇを印加することにより、ゲート電位・調整電位線３４に接続されているフォトトランジスタ２のゲート電極２１に電圧Ｖｇが印加される。この際、同時に、ゲート電位・調整電位線３４に接続されているトランジスタ８のゲート電極８１にも電圧Ｖｇ、すなわち、電圧Ｖｇと同じ大きさの電圧Ｖadjustが印加される。
【００５５】
この半導体装置１０によれば、前述した第１実施形態に比べて、半導体素子１を跨ぐ配線を１本削減することができ、これにより、１画素当たりの面積を減少させることができ、これによって、解像度を向上させることができる。
ここで、前述した半導体素子１（本発明の半導体素子）や前述した半導体装置１０（本発明の半導体装置）の用途は、特に限定されず、例えば、デジタルスチルカメラ、デジタルビデオカメラ等のデジタルカメラ、スキャナ等に用いられるイメージセンサ等に適用することができる。
【００５６】
また、本発明の電子機器は、前述した半導体素子１（本発明の半導体素子）または前述した半導体装置１０（本発明の半導体装置）を備えている。本発明の電子機器としては、例えば、デジタルスチルカメラ、デジタルビデオカメラ等のデジタルカメラ、スキャナ、人工網膜等が挙げられる。
以上、本発明の半導体素子、半導体装置および電子機器を、図示の実施形態に基づいて説明したが、本発明はこれに限定されるものではなく、各部の構成は、同様の機能を有する任意の構成のものに置換することができる。また、本発明に、他の任意の構成物や、工程が付加されていてもよい。
【００５７】
また、本発明は、前記各実施形態のうちの、任意の２以上の構成（特徴）を組み合わせたものであってもよい。
また、本発明では、負荷抵抗回路（電流／電圧変換回路）４に換えて、または、負荷抵抗回路４に加えて、他の回路を設けてもよい。また、負荷抵抗回路４が省略され、電流を出力するように構成されていてもよい。
【図面の簡単な説明】
【００５８】
【図１】本発明の半導体素子の実施形態を示す回路図である。
【図２】図１に示す半導体素子のフォトトランジスタを示す断面図である。
【図３】図２に示すフォトトランジスタのドレイン−ソース間への印加電圧と、光誘起電流Ｉphotoとの関係を表すグラフである。
【図４】図１に示す半導体素子の照度と、ミラー電流Ｉmirrorとの関係を表すグラフである。
【図５】図１に示す半導体素子の照度と、出力電圧Ｖoutとの関係を表すグラフである。
【図６】本発明の半導体装置の第１実施形態を示す回路図である。
【図７】図６中のＡ−Ａ線での断面図である。
【図８】図６に示す半導体装置の半導体素子の位置と、出力電圧Ｖoutとの関係を表すグラフである。
【図９】本発明の半導体装置の第２実施形態を示す回路図である。
【図１０】図９中のＢ−Ｂ線での断面図である。
【図１１】本発明の半導体装置の第３実施形態を示す回路図である。
【図１２】図１１中のＣ−Ｃ線での断面図である。
【符号の説明】
【００５９】
１……半導体素子  ２……フォトトランジスタ  ２１……ゲート電極  ２２……ソース電極  ２３……ドレイン電極  ２４……半導体基板２４  ２５……ｐ型領域  ２６……ｎ型領域  ２７……ｉ型領域  ２８、２９……絶縁層  ３……カレントミラー回路  ４……負荷抵抗回路  ５……トランジスタ  ５１……ゲート電極  ５２……ソース電極  ５３……ドレイン電極  ６……トランジスタ  ６１……ゲート電極  ６２……ソース電極  ６３……ドレイン電極  ７……トランジスタ  ７１……ゲート電極  ７２……ソース電極  ７３……ドレイン電極  ８……トランジスタ  ８１……ゲート電極  ８２……ソース電極  ８３……ドレイン電極  ９……選択トランジスタ  １０……半導体装置  １１……出力端子  １２……ゲート電位線  １３……バイアス電位線  １４……調整電位線  １５……出力線  １６〜１８……導体層  １９……バイアス端子  ３１……走査線  ３２……データ線  ３３……共通電極  ３４……ゲート電位・調整電位線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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