(57)【要約】      （修正有）【課題】ダイ収容スルーホールおよびスルーホール接続構造を有する半導体素子パッケージを提供する。【解決手段】この半導体素子パッケージ１００は、基板１０２であって、ダイ収容スルーホール１０５、スルーホール接続構造１１４、基板の上面の第１の導体パッド１１３、および基板の下面の第２の導体パッド１１５を有する基板を備える。ダイが、ダイ収容スルーホール内に配置される。第１の接着材料１０６がダイの下に形成され、第２の接着材料１０７が、ダイと基板のダイ収容スルーホールの側壁とのギャップに充填される。さらに、ボンディングワイヤ１１２が、ボンディングパッド１０８と第１の導体パッドとを結合するように形成される。誘電層１１８がボンディングワイヤ、ダイ、および基板上に形成される。【選択図】図１
2008244451.tif 000002
【特許請求の範囲】
【請求項１】
半導体素子パッケージの構造であって、
基板であって、ダイ収容スルーホール、導電性材料が充填され、該基板の側面に形成されるスルーホール接続構造、該基板の上面の第１の導体パッド、および該基板の下面の第２の導体パッドを有する基板と、
ボンディングパッドを有し、前記ダイ収容スルーホール内に配置されるダイと、
該ダイの下に形成される第１の接着材料と、
前記ダイと前記基板の前記ダイ収容スルーホールの側壁との間のギャップに充填される第２の接着材料と、
前記ボンディングパッドおよび前記第１の導体パッドに結合するように形成されるボンディングワイヤと、
前記ボンディングワイヤ、前記ダイ、および前記基板上に形成される誘電層と、
前記第２の導体パッドに結合され、前記スルーホール接続構造を通して前記ボンディングパッドと電気的に接続することができる複数の導体バンプと、
前記基板の前記ダイ収容スルーホールの側壁に形成される金属層または導電層と、
を備える半導体素子パッケージの構造。
【請求項２】
半導体素子パッケージを形成する方法であって、
基板を提供することであって、前記基板は、ダイ収容スルーホール、スルーホール接続構造、前記基板の上面の第１の導体パッド、および基板の下面の第２の導体パッドを有する、提供すること、
ピックアンドプレース微細位置合わせシステムにより、ボンディングパッドを有する所望のダイを所望のピッチで再配線ツール上に再配線すること、
前記基板を前記ダイ再配線ツールに接合すること、
前記ダイの背面に第１の接着材料を充填すること、
前記ダイのエッジと前記基板の前記ダイ収容スルーホールとの間の空間に第２の接着材料を充填すること、
前記パッケージ構造を前記ダイ再配線ツールから切り離すこと、
前記ボンディングパッドおよび前記第１の導体パッドを接続するボンディングワイヤを形成すること、
前記ダイの活性表面および前記基板の上面上に誘電層をプリントすること、
前記パッケージ構造をテープに実装し、切り出して個々のダイを個片化すること、
とを含む方法。
【請求項３】
複数のはんだバンプを前記端子パッド上に溶接するステップと、パターニングされた接着剤により前記ダイ再配線ツール上に前記ダイの活性表面を貼り付けるステップと、前記第１および第２の接着材料を硬化させるステップと、前記誘電層を硬化させるステップと、金属層または導電層を前記基板の前記ダイ収容スルーホールの前記側壁に形成するステップと、前記ボンディングワイヤを形成する前に、前記パッケージの上面をクリーニングするステップと、をさらに含む、請求項２に記載の方法。
【請求項４】
半導体素子パッケージを形成する方法であって、
基板を提供することであって、前記基板は、ダイ収容スルーホール、スルーホール接続構造、基板の上面の第１の導体パッド、および基板の下面の第２の導体パッドを有する、提供すること、
前記基板をダイ再配線ツールに接合すること、
ピックアンドプレース微細位置合わせシステムにより、ボンディングパッドを有する再配線ツール上の所望の前記ダイを所望のピッチで前記基板の前記ダイ収容スルーホール内に再配線すること、
前記ボンディングパッドおよび前記第１の導体パッドを接続するボンディングワイヤを形成すること、
前記ダイの活性表面、前記基板の上面に誘電層を形成し、前記ダイと前記ダイ収容スルーホールの側壁との間のギャップに誘電層を充填すること、
前記パッケージ構造を前記ダイ再配線ツールから切り離すこと、
前記パッケージ構造をテープに実装し、切り出して個々のダイを個片化すること、
とを含む方法。
【請求項５】
前記第２の導体パッドに複数のバンプを溶接するステップと、パターニングされた接着剤により前記ダイの背面を前記ダイ再配線ツールに貼り付けるステップと、前記誘電層を硬化させるステップと、第１の接着材料を前記ダイの背面に形成するステップと、金属層を前記基板の前記ダイ収容スルーホールの側壁に形成するステップと、第１の接着材料を前記ダイの背面に形成するステップと、金属層を前記基板の前記ダイ収容スルーホールの側壁に形成するステップと、をさらに含む、請求項４に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子パッケージの構造に関し、特に、パッケージサイズを低減し、歩留まりおよび信頼性を向上させることができる、ダイ収容スルーホールおよびスルーホール接続構造を有する半導体素子パッケージの構造およびその方法に関する。
【背景技術】
【０００２】
近年、ハイテク電子製造業界が、より多くの特徴をパッケージし、ヒューマナイズした電子製品に乗り出した。半導体技術の急速な開発は、半導体パッケージサイズの小型化、マルチピンの利用、微細ピッチの利用、電子部品の最小化の急速な進展に繋がった。ウェハレベルパッケージの目的および利点には、製品コストの削減、より短い導電線路を使用することによる寄生容量および寄生インダクタンスに起因する影響の低減、よりよいＳＮＲ（すなわち、信号対雑音比）の獲得が含まれる。
【０００３】
従来のパッケージ技術は、ウェハ上の複数のダイを各ダイに分けてから、各ダイをそれぞれパッケージする必要がるため、製造プロセスに時間がかかかる。チップパッケージ技法は集積回路の開発によりかなり影響を受けるため、電子回路のサイズに対する要求が厳しくなるにつれて、パッケージ技法に対する要求も厳しくなる。上記の理由により、パッケージ技法の傾向は今日、ボールグリッドアレイ（ＢＧＡ）、フリップチップボールグリッドアレイ（ＦＣ−ＢＧＡ）、チップスケールパッケージ（ＣＳＰ）、ウェハレベルパッケージ（ＷＬＰ）に向かっている。「ウェハレベルパッケージ」は、パッケージ全体およびウェハ上のすべての相互接続ならびに他の加工ステップが、チップ（ダイ）に個片化（ダイシング）する前に実行されることを意味するものとして理解されている。一般に、すべての組み立てプロセスまたはパッケージングプロセスが完了した後に、個々の半導体パッケージが、複数の半導体ダイを有するウェハから切り離される。ウェハレベルパッケージは、極めて良好な電気特性と組み合わせて極めて小さい寸法を有する。
【０００４】
製造方法では、ウェハレベルチップスケールパッケージ（ＷＬＣＳＰ）は高度なパッケージング技術であり、これにより、ウェハ上にダイが製造されてテストされ、それからダイシングにより個片化されて、表面実装ラインで組み立てられる。ウェハレベルパッケージ技法は、１つのチップまたはダイを利用せずに、ウェハ全体を１つの物体として利用するため、スクライビング加工を実行する前にパッケージングおよびテストが実現される。さらに、ＷＬＰは、ワイヤボンディング、ダイマウント、およびアンダーフィルの各加工を省くことができるような高度な技法である。ＷＬＰ技法を利用することで、コストおよび製造時間を低減することができ、ＷＬＰの結果得られる構造はダイと同等であることができるため、この技法は電子素子の微細化という要求を満たすことができる。ＷＬＣＳＰは、ダイの周縁エリアを接合点として使用することでダイ上に再配線（ｒｅｄｉｓｔｒｉｂｕｔｉｏｎ）回路をプリントできるという利点を有する。これは、ダイの全面積を完全に利用できるように、ダイの表面上のエリアアレイを再配線することにより実現される。接合点は、ダイの底面が微小間隔接合点によりプリント回路基板（ＰＣＢ）に直接接続するように、フリップチップバンプを形成することにより再配線回路上に配置される。
【０００５】
ＷＬＣＳＰは信号路距離を大幅を短縮するが、ダイおよび内部部品の集積が高くなるにつれて、すべての接合点をダイ表面上に収容するのは依然として非常に困難である。ダイ上のピン数は、集積度が高くなるにつれて多くなるため、エリアアレイ内のピンの再配線の実現が困難である。ピンの再配線が成功した場合であっても、ピンの間隔が小さすぎてプリント回路基板（ＰＣＢ）のピッチに適合しない。すなわち、従来技術のこのようなプロセスおよび構造は、パッケージの巨大サイズによる歩留まりおよび信頼性の問題を有する。従来の方法のさらなる欠点は、コストが高く、製造に時間がかかることである。
【０００６】
ＷＬＰ技法は、ダイがウェハ上に製造されてテストされ、それからダイシングにより個片化されて表面実装ラインで組み立てられる高度なパッケージング技術である。ウェハレベルパッケージ技法は、１つのチップまたはダイを利用するのではなく、ウェハ全体を１個の物体として利用するため、スクライビング加工を実行する前に、パッケージングおよびテストを実現することができ、さらに、ＷＬＰは、ワイヤボンディング、ダイマウント、およびアンダーフィルの各加工を省くことができるような高度な技法である。ＷＬＰ技法を利用することで、コストおよび製造時間を低減することができ、ＷＬＰの結果得られる構造はダイと同等であることができるため、この技法は電子素子の微細化という要求を満たすことができる。
【０００７】
上記ＷＬＰ技法の利点に関わらず、ＷＬＰ技法の受け入れに影響するいくつかの問題が依然として存在する。例えば、ＷＬＰとマザーボード（ＰＣＢ）との構造の材料の熱膨張係数（ＣＴＥ）差（不整合）が、構造の機械的不安定性のもう１つの重要な要因になっている。（特許文献１）に開示されるパッケージ方式は、ＣＴＥ不整合問題を有する。これは、従来技術が成形材料で密閉されるシリコンダイを使用するためである。既知のように、シリコン材料のＣＴＥは２．３であるが、成形材料のＣＴＥはおよそ２０〜８０である。この構成は、成形材料および誘電層材料の硬化温度がより高いことにより加工中にチップの位置ずれを生じさせ、相互接続パッドがずれることになり、これが歩留まりおよび性能の問題を引き起こす。温度サイクル中に元の位置に戻すことは困難である（硬化温度がガラス転移温度付近／超える場合のエポキシ樹脂特性による）。これは、従来技術による構造のパッケージを大きなサイズで加工できず、より高い製造コストを生じさせることを意味する。
【０００８】
さらに、いくつかの技法は、基板の上面に直接形成されるダイの使用を含む。既知のように、半導体ダイのパッドは、再配線層（ＲＤＬ）に関わる再配線プロセスを通して、エリアアレイタイプの複数の金属パッドに再配線される。蓄積層はパッケージのサイズを増大させる。したがって、パッケージの厚さが増大する。これは、チップサイズの低減という要求と対立し得る。
【０００９】
さらに、従来技術は、「パネル」タイプパッケージを形成する複雑なプロセスを経る。密閉に成形ツールが必要であり、成形材料の射出が必要である。熱により成形材料が硬化した後の反りにより、ダイと成形材料との表面を同じ高さに制御されることはまずなく、凸凹の表面を研磨するためにＣＭＰプロセスが必要であり得る。このため、コストが増大する。
【特許文献１】米国特許第６，２７１，４６９号
【発明の開示】
【発明が解決しようとする課題】
【００１０】
上記を鑑みて、本発明は、上記欠点を解消するために、ダイ収容スルーホールおよびスルーホール接続構造を有する新しい構造およびパネルスケールパッケージ（ＰＳＰ）の方法を提供する。
【課題を解決するための手段】
【００１１】
本発明はいくつかの好ましい実施形態を説明する。しかし、本発明をそういった詳細な説明なしで他の実施形態で広範囲にわたって実施可能なことが理解される。本発明の範囲はこれら実施形態に制限されず、添付の特許請求の範囲に従うべきである。
【００１２】
本発明の１つの目的は、極薄パッケージという新しい構造を提供することができる半導体素子パッケージの構造およびその方法を提供することである。
【００１３】
本発明の別の目的は、基板およびＰＣＢが同じ熱膨張係数（ＣＴＥ）を有することからより高い信頼性を可能にすることができる、半導体素子パッケージの構造およびその方法を提供することである。
【００１４】
本発明のさらに別の目的は、半導体素子パッケージを形成する単純なプロセスを提供することができる半導体素子パッケージの構造およびその方法を提供することである。
【００１５】
本発明のさらに別の目的は、コストの削減および歩留まり率の向上が可能な半導体素子パッケージの構造およびその方法を提供することである。
【００１６】
本発明の別の目的は、ピンの数が少ない素子に良好な解決策を提供することができる半導体素子パッケージの構造およびその方法を提供することである。
【００１７】
本発明は、半導体素子パッケージの構造であって、基板であって、ダイ収容スルーホール、スルーホール接続構造、基板の上面の第１の導体パッド、および基板の下面の第２の導体パッドを有する基板と、ボンディングパッドを有し、ダイ収容スルーホール内に配置されるダイと、ダイの下に形成される第１の接着材料と、ダイと基板のダイ収容スルーホールの側壁との間のギャップに充填される第２の接着材料と、ボンディングパッドおよび第１の導体パッドに結合するように形成されるボンディングワイヤと、ボンディングワイヤ、ダイ、および基板上に形成される誘電層と、を備える構造を提供する。
【００１８】
本発明は、半導体素子パッケージを形成する方法であって、基板を提供することであって、基板は、ダイ収容スルーホール、スルーホール接続構造、基板の上面の第１の導体パッド、および基板の下面の第２の導体パッドを有する、提供すること、ピックアンドプレース微細位置合わせシステムにより、ボンディングパッドを有する所望のダイを所望のピッチで再配線ツール上に再配線すること、基板をダイ再配線ツールに接合すること、ダイの背面に第１の接着材料を充填すること、ダイのエッジと基板の上記ダイ収容スルーホールとの間の空間に第２の接着材料を充填すること、「パネル」（パネル形態は、ダイおよび接着剤を共に有する基板を意味する）をダイ再配線ツールから切り離すこと、ボンディングパッドおよび第１の導体パッドを接続するボンディングワイヤを形成すること、ダイの活性表面および基板の上面上に誘電層をプリント、成形、または施すこと、（パネル形態の）パッケージ構造をテープに実装し、切り出して個々のダイを個片化すること、とを含む方法を提供する。
【００１９】
本発明は、半導体素子パッケージを形成する方法であって、基板を提供することであって、ダイ収容スルーホール、スルーホール接続構造、基板の上面の第１の導体パッド、および基板の下面の第２の導体パッドを有する、提供すること、基板をダイ再配線ツールに接合すること、ピックアンドプレース微細位置合わせシステムにより、ボンディングパッドを有する再配線ツール上の所望のダイを所望のピッチで基板のダイ収容スルーホール内に再配線すること、ボンディングパッドおよび第１の導体パッドを接続するボンディングワイヤを形成すること、ダイの活性表面、基板の上面、およびダイとダイ収容スルーホールの側壁との間のギャップに誘電層を形成すること、「パネル」（パネル形態は、ダイおよび接着剤、ここでは誘電層を共に有する基板を意味する）をダイ再配線ツールから切り離すこと、（パネル形態の）パッケージ構造をテープに実装し、切り出して個々のダイを個片化すること、とを含む方法を提供する。
【００２０】
上記態様および本発明の付随する利点の多くが、添付図面と併せて以下の詳細な説明を参照することにより、より容易によりよく理解されよう。
【発明を実施するための最良の形態】
【００２１】
以下の説明において、本発明の実施形態の完全な理解を提供するために、多くの特定の詳細を提供する。これより、本発明を制限する目的ではなく本発明の好ましい実施形態を例示することのみを目的とした以下の説明を参照する。しかし、特定の詳細の１つまたは複数なしで、または他の方法、部品、材料等を使用して本発明を実施してよいことを当業者は認めるであろう。
【００２２】
図１を参照して、本発明の一実施形態による半導体素子パッケージ１００の構造の断面図を示す。パッケージ１００は、基板１０２、ダイ１０４、ダイ収容スルーホール１０５、第１の接着材料１０６、第２の接着材料１０７、ボンディングパッド１０８、金属または導電層１１０、ボンディングワイヤ１１２、第１の導体パッド１１３、スルーホール接続構造１１４、第２の導体パッド１１５、誘電層１１８、および複数の導体バンプ１２０を備える。
【００２３】
図１では、基板１０２は、内部に形成されてダイ１０４を収容するダイ収容スルーホール１０５を有する。ダイ収容スルーホール１０５は、基板１０２の上面から下面まで基板１０２を貫通して形成される。ダイ収容スルーホール１０５は、基板１０２に事前に形成される。第２の接着材料１０７も、ダイ１０４とダイ収容スルーホール１０５の側壁との間の空間内に再充填される。第１の接着材料１０６はダイ１０４の下面の下にコーティング（テープ貼り）され、それにより、ダイ１０４を封止する。第１の接着材料１０６および第２の接着材料１０７の両方に同じ材料を使用してよい。
【００２４】
基板１０２は、内部に形成されたスルーホール接続構造１１４をさらに備える。第１の導体パッド１１３および第２の導体パッド１１５（有機基板の場合）がそれぞれ、スルーホール接続構造１１４の上面および下面ならびに基板１０２の上面および下面の一部に形成される。導電材料が電気接続のためにスルーホール接続構造１１４に再充填され、これは基板が出来てからの事前形成プロセスである。
【００２５】
任意に、金属または導電層１１０がダイ収容スルーホール１０５の側壁にコーティングされる。すなわち、金属層１１０が第２の接着材料１０７に囲まれたダイ１０４と基板１０２との間に形成される。これは、ある特定の接着材料を使用することにより、特にゴム系接着材料の場合に、ダイのエッジと基板１０２のダイ収容スルーホール１０５の側壁との接着の強度を向上させることができる。
【００２６】
ダイ１０４は、基板１０２のダイ収容スルーホール１０５内に配置される。既知のように、ボンディングパッド１０８がダイ１０４の上面内に形成される。ボンディングワイヤ１１２が形成されて、ボンディングパッド１０８および第１の導体パッド１１３に結合する。誘電層１１８が、ボンディングワイヤ１１２、ダイ１０４の上面、および基板１０２の上面を覆うように形成される。次に、複数の導体バンプ１２０が、はんだペーストを表面上にプリントし、その後、リフロープロセスを行ってはんだペーストをリフローさせることにより形成され、第２の導体パッド１１５に結合される。したがって、ダイ１０４内に形成されるボンディングパッド１０８は、スルーホール接続構造１１４により導体バンプ１２０に電気的に接続することができる。
【００２７】
誘電層１１８を利用して、パッケージを破損させる恐れのある外力からパッケージを防ぐ。金属層１１０および第２の接着材料１０７は、第２の接着材料１０７が弾性を有することにより、温度サイクル中のダイ１０４と基板１０２との熱機械的応力を吸収する緩衝エリアとして機能する。上記構造はＩＧＡ型パッケージ（周縁型）を構築する。
【００２８】
一実施形態では、基板１０２の材料はエポキシ系ＦＲ５、ＦＲ４、またはＢＴ（ビスマレイドトリアジンエポキシ）を含む。基板１０２の材料は金属、合金、ガラス、シリコン、セラミック、またはプリント回路基板（ＰＣＢ）であってもよい。合金は、合金４２（４２％Ｎｉ−５８％Ｆｅ）またはＫｏｖａｒ（２９％Ｎｉ−１７％Ｃｏ−５４％Ｆｅ）をさらに含む。さらに、好ましくは、合金は、微小電子回路のシリコンチップへの接続に適した膨張係数を有し、ニッケル４２％および第一鉄（鉄）５８％からなる鉄ニッケル合金である合金４２で構成される。合金は、ニッケル２９％、コバルト１７％、および第一鉄（鉄）５４％からなるＫｏｖａｒで構成されてもよい。
【００２９】
好ましくは、基板１０２の材料は、エポキシ系ＦＲ５、ＦＲ４、ＢＴ、スルーホールが画定されたＰＣＢ、または事前エッチング回路を有するＣｕ金属のような有機基板である。好ましくは、熱膨張係数（ＣＴＥ）はマザーボード（ＰＣＢ）と同じであり、しがって、この場合、基板１０２のＣＴＥがＰＣＢ（すなわちマザーボード）のＣＴＥに正号するため、本発明はより信頼性の高い基板を提供することができる。好ましくは、高いガラス転移温度（Ｔｇ）を有する有機基板は、エポキシ系ＦＲ５またはＢＴ（ビスマレイドトリアジン）タイプの基板である。Ｃｕ金属（ＣＴＥおよそ１６）を使用してもよい。ガラス、セラミック、シリコンを基板として使用してよい。第２の接着材料１０７は、シリコーンゴム弾性材料で形成される。
【００３０】
一実施形態では、第１の接着材料１０６および第２の接着材料１０７の材料は、紫外線（ＵＶ）硬化系および／または熱硬化系材料、エポキシ系またはゴム系材料を含む。第１の接着材料１０６は金属材料を含んでもよい。さらに、誘電層１１８の材料は、液体化合物、樹脂、シリコーンゴムを含んでもよく、ベンゾシクロブテン（ＢＣＢ）、シロキサンポリマー（ＳＩＮＲ）、またはポリイミド（ＰＩ）であってもよい。
【００３１】
図２ａを参照して、本発明の別の実施形態による半導体素子パッケージ２００の構造の断面図を示す。基板２０２は、基板２０２の四辺に形成されるスルーホール接続構造２１４を備える。すなわち、スルーホール接続構造２１４は基板２０２の両側面（おそらく４つの端面）にそれぞれ形成される。第１の導体パッド２１３および第２の導体パッド２１５が、スルーホール接続構造２１４の上面および下面ならびに基板２０２の上面および下面の一部にそれぞれ形成される。導電材料が、電気接続のためにスルーホール接続構造２１４に再充填される。次に、複数の導体バンプ２２０が第２の導体パッド２１５に結合される。したがって、ダイ２０４内に形成されるボンディングパッド２０８は、スルーホール接続構造２１４により導体バンプ２２０と電気的に接続することができる。
【００３２】
任意に、金属または導電層２１０がダイ収容スルーホール２０５の側壁にコーティングされる。すなわち、金属層２１０が、第２の接着材料２０７で囲まれたダイ２０４と基板２０２との間に形成される。
【００３３】
さらに、図１および図２に示すように、パッケージ２００の各種要素はパッケージ１００の要素と同様であり、そのため、詳細な説明を省く。
【００３４】
図２ｂは、本発明による半導体素子パッケージ２００の構造の断面図である。第１の導体パッド２１３は、スルーホール接続構造２１４上に形成される。スルーホール接続構造２１４はスクライブライン２３０に配置される。換言すれば、各パッケージは、切り出し後に半スルーホール構造２１４を有する。これは、ＳＭＴプロセス中のはんだ接合品質を向上させることができ、かつフットプリントを低減することもできる。同様に、半スルーホール構造２１４の構造は、ダイ収容スルーホール２０５の側壁に形成することもでき（図示せず）、導電層２１０に取って代わることができる
【００３５】
図３を参照して、本発明による半導体素子パッケージ１００の構造の断面図を示す。代替の実施形態を図３に見ることができ、第２の端子パッド１１５に導体バンプ１２０のないパッケージ構造１００を形成することができる。その他の部分は図１と同様であるため、詳細な説明を省く。
【００３６】
好ましくは、基板１０２と第２の導体パッド１１５との間の厚さａはおよそ１１８〜２１８μｍである。誘電層１１８の厚さｂはおよそ５０〜１００μｍである。したがって、本発明は、２００μｍ未満の厚さを有する極薄構造を提供することができ、パッケージサイズは、プリント回路基板の従来のプロセスを使用することにより、およそダイサイズに片側ずつ０．５ｍｍ〜１ｍｍを足したものであり、それにより、チップスケールパッケージ（ＣＳＰ）を形成する。
【００３７】
図４を参照して、本発明による半導体素子パッケージ１００の構造の底面図を示す。パッケージ１００の背面は、基板１０２（はんだマスク層が図示されない）および内部に形成されて、複数の第２の導体パッド１１５で囲まれる第２の接着層１０７を含む。パッケージ１００は、点で描かれたエリアに示すように、ダイ１０４の背面に金属スパッタリングおよび／または電気めっきを含む第１の接着材料１０６ならびに熱伝導性を高めるための第２の接着材料１０７を備える。これは、はんだペーストによりプリント回路基板（ＰＣＢ）にはんだ接合することができ、プリント回路基板の銅金属を通して熱（ダイから発生する）を排出することができる。
【００３８】
図５ａを参照して、本発明による半導体素子パッケージ１００の構造の上面図を示す。パッケージ１００の上面は、基板１０２、複数のボンディングパッド１０８を有し、第１の接着材料１０６上に形成されるダイ１０４を含む。複数の第１の導体パッド１１３が、基板１０２のエッジエリアを囲んで形成される。さらに、パッケージ１００は、ボンディングパッド１０８および第１の導体パッド１１３に結合する複数のボンディングワイヤ１１２をさらに備える。誘電層１１８を形成した後は、ボンディングワイヤ１１２が見えないことに留意する。
【００３９】
他の実施形態では、パッケージ１００はより多数のピンに適用することも可能である。図５ｂは、本発明による半導体素子パッケージ１００の上面図を示す。その他の部分は図５ａと同様であるため、詳細な説明を省く。したがって、本発明の周縁型はピン少数素子に良好な解決策を提供することができる。
【００４０】
図４、図５ａ、および図５ｂの構造１００は本発明の態様によるパッケージ２００であってもよいことに留意する。
【００４１】
本発明の態様によれば、本発明は、ダイ収容スルーホール１０５およびスルーホール接続構造１１４を有する半導体素子パッケージ１００を形成する方法をさらに提供する。図６ａ〜図６ｂを参照して、半導体素子パッケージ１００を形成する方法の断面図を示す。ステップは以下の通りであり、以下のステップは、同様であるため図７ａ〜図７ｆを参照することもできる。
【００４２】
まず、ダイ収容スルーホール１０５、スルーホール接続構造１１４、基板１０２の上面の第１の導体パッド１１３、および基板１０２の下面上の第２の導体パッド１１５を有する基板１０２が提供され、ダイ収容スルーホール１０５、スルーホール接続構造１１４、第１の導体パッド１１３、および第２の導体パッド１１５は、図６ａに示すように基板１０２内に事前に形成される。ボンディングパッド１０８を有する所望のダイ１０４が、図６ｂに示すように、ピックアンドプレース微細位置合わせシステムにより所望のピッチでダイ再配線ツール３００上に再配線される。基板１０２はダイ再配線ツール３００に接合される。すなわち、ダイ１０４の活性表面が、パターニングされた接着剤（図示せず）がプリントされたダイ再配線ツール３００上に貼り付けられる。第２の接着材料１０７がダイ１０４とダイ１０４の背面の第１の接着材料１０６との間の空間に充填された後、第１および第２の接着材料１０６および１０７が硬化され、この用途では、第１の接着材料１０６および第２の接着材料１０７が同じ材料であってもよい。次に、パッケージ構造がダイ再配線ツール３００から切り離される。
【００４３】
ボンディングパッド１０８および第１の導体パッド１１３の上面がクリーニングされた後（パターン接着剤がボンディングパッド１０８および第１の導体パッド１１３の表面上に残留することがある）、ボンディングワイヤ１１２が形成されて、ボンディングパッド１０８および第１の導体パッド１１３に接続する。誘電層１１８がダイ１０４の活性表面および基板１０２の上面にコーティングされて硬化され、ボンディングワイヤ１１２、ダイ１０４、および基板１０２を保護する。次に、端子導体パッドが、はんだペースト（またはボール）をプリントすることにより第２の導体パッド１１５上に形成される。次に、ＩＲリフロー法により複数の導体バンプ１２０が形成され、第２の導体パッド１１５に結合される。次に、パッケージ構造がテープ３０２に実装されて、ダイが個片化される。
【００４４】
任意に、金属または導電層１１０が基板１０２のダイ収容スルーホール１０５の側壁に形成され、基板製造中に金属が事前形成される。金属膜（または層）は、よりよい熱管理要件ガイドのために、第１の接着材料１０６としてダイ１０４の背面にスパッタリングまたは配置することができる。
【００４５】
本発明の別の態様によれば、本発明は、ダイ収容スルーホール２０５およびスルーホール接続構造２１４を有する半導体素子パッケージ２００を形成する別の方法も提供する。図７ａ〜図７ｆを参照して、本発明による半導体素子パッケージ２００を形成する方法の断面図を示す。
【００４６】
パッケージ２００を形成するステップは、ダイ収容スルーホール２０５、スルーホール接続構造２１５、基板２０２の上面上の第１の導体パッド２１３、および基板２０２の下面上の第２の導体パッド２１５を有する基板２０２を提供することを含む。基板２０２は、図７ａに示すように、ダイ再配線ツールに接合される。換言すれば、基板２０２の活性表面（はんだ接合のための）が、パターンになった接着剤（図示せず）がプリントされたダイ再配線ツール３００上に貼り付けられる。図７ｂに示すように、所望のダイ２０４はボンディングパッド２０８を有し、第１の接着材料２０６（任意）がダイ２０４の背面に形成される。ダイ２０４は、ピックアンドプレース微細位置合わせシステムにより所望のピッチでダイ再配線ツール３００上に再配線される。次に、図７ｃに示すように、ボンディングワイヤ２１２が形成されて、ボンディングパッド２０８を第１の導体パッド２１３に接続する。
【００４７】
次に、図７ｄに示すように、誘電層２１８が、ダイ２０４の活性表面および基板２０２の上面に形成されて、ボンディングワイヤ２１２を完全に覆い、第２の接着材料２０７としてダイのエッジとダイ収容スルーホール２０５の側壁との間のギャップを充填し、硬化される。パッケージ構造がダイ再配線ツール３００から切り離された後、図７ｅに示すように、基板２０２の背面および第１の接着材料２０６がクリーニングされる。
【００４８】
別法として、端子導体パッドが、はんだペースト（またはボール）をプリントすることにより第２の導体パッド２１５上に形成される。任意に、複数の導体バンプ２２０が形成され、第２の導体パッド２１５に結合される。次に、パッケージ構造２００がテープ３０２に実装されて、ダイが個片化される。
【００４９】
一実施形態では、従来の鋸歯２３２が個片化プロセス中に使用される。図７ｆに示すように、刃２３２はスクライブライン２３０に合わせられて、ダイを個々のダイに切り分ける。
【００５０】
任意に、金属または導電層２１０が基板２０２のダイ収容スルーホール２０５の側壁に形成され、これは基板２０２作成中の事前形成プロセスである。シードメタルスパッタリング、パターニング、電気めっき（Ｃｕ）、ＰＲストリッピング、金属ウェットエッチング等を含むステップを使用して、後に、第１の接着材料２０６を金属層として実現することにより、別のプロセスが第１の接着材料２０６に対して行われる。
【００５１】
一実施形態では、導体バンプ１２０および２２０を形成するステップは、赤外線（ＩＲ）リフロー法により行われる。
【００５２】
構造の材料および構成が本発明の制限ではなく説明するために例示されることに留意する。構造の材料および構成は、異なる伝導要件に従って変更が可能である。
【００５３】
本発明の態様によれば、本発明は、ダイ収容スルーホールおよびスルーホール接続構造を有する半導体素子の構造であって、厚さが２００μｍ未満であり、パッケージサイズがダイサイズよりもわずかに大きな極薄パッケージの構造を提供する半導体素子の構造を提供する。さらに、本発明は、周縁型フォーマットにより少数ピン素子に対して良好な解決策を提供する。本発明は、信頼性および歩留まりを向上させることができる半導体素子パッケージを形成する単純な方法を提供する。さらに、本発明は、ダイ収容スルーホールおよびスルーホール接続構造を有し、それによりチップスケールパッケージ構造のサイズを最小にし、かつ低コスト材料および単純なプロセスによりコストを低減することもできる新しい構造を提供する。したがって、本発明により開示される極薄チップスケールパッケージ構造およびその方法は、従来技術からは予想できない効果を提供し、従来技術の問題を解決することができる。方法は、ウェハ業界またはパネル業界に適用可能であり、他の関連用途に適用し、変更することも可能である。
【００５４】
当業者に理解されるように、上記の本発明の好ましい実施形態は、本発明の例示であり、本発明の制限ではない。本発明を好ましい実施形態と併せて説明したが、変更が当業者に示唆されよう。したがって、本発明はこの実施形態により制限されるべきではない。むしろ、本発明は、添付の特許請求の精神および範囲内に含まれる各種の変更および同様の構成を含むことを意図し、添付の特許請求の範囲に関しては、このような変更および同様の構造をすべて含むように最も広義の解釈に従うべきである。
【図面の簡単な説明】
【００５５】
【図１】本発明の一実施形態による半導体素子パッケージの構造の断面図を示す。
【図２ａ】本発明の別の実施形態による半導体素子パッケージの構造の断面図を示す。
【図２ｂ】本発明の別の実施形態による半導体素子パッケージの構造の断面図を示す。
【図３】本発明の一実施形態による半導体素子パッケージの構造の断面図を示す。
【図４】本発明による半導体素子パッケージの構造の底面図を示す。
【図５ａ】本発明の一実施形態による半導体素子パッケージの構造の上面図を示す。
【図５ｂ】本発明の別の実施形態による半導体素子パッケージの構造の上面図を示す。
【図６ａ】本発明の一実施形態による半導体素子パッケージを形成する方法の断面図を示す。
【図６ｂ】本発明の一実施形態による半導体素子パッケージを形成する方法の断面図を示す。
【図７ａ】本発明の別の実施形態による半導体素子パッケージを形成する方法の断面図を示す。
【図７ｂ】本発明の別の実施形態による半導体素子パッケージを形成する方法の断面図を示す。
【図７ｃ】本発明の別の実施形態による半導体素子パッケージを形成する方法の断面図を示す。
【図７ｄ】本発明の別の実施形態による半導体素子パッケージを形成する方法の断面図を示す。
【図７ｅ】本発明の別の実施形態による半導体素子パッケージを形成する方法の断面図を示す。
【図７ｆ】本発明の別の実施形態による半導体素子パッケージを形成する方法の断面図を示す。
【符号の説明】
【００５６】
１００、２００半導体素子パッケージ
１０２、２０２基板
１０４、２０４第１のダイ
１０６、２０６第１の接着材料
１０５、２０５ダイ収容スルーホール
１０７、２０７第２の接着材料
１０８、２０８第１のボンディングパッド
１１０、２１０導電層
１１２、２１２ボンディングワイヤ
１１３、２１３第１の導体パッド
１１４、２１４スルーホール接続構造
１１５、２１５第２の導体パッド
１１８、２１８誘電層
１２０、２２０導体バンプ
２３０スクライブライン
３００ダイ再配線ツール
【図１】
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【図２ａ】
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【図２ｂ】
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【図３】
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【図４】
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【図５ａ】
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【図５ｂ】
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【図６ａ】
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【図６ｂ】
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【図７ａ】
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【図７ｂ】
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【図７ｃ】
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【図７ｄ】
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【図７ｅ】
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【図７ｆ】
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【外国語明細書】
2008244451000001.pdf