(57)【要約】【課題】 本発明は積層型チップキャパシタに関する。【解決手段】本発明は、複数の誘電体層が積層されて形成され、直六面体の形状を有するキャパシタ本体と、上記キャパシタ本体の対向する２つの長側面（ｌｏｎｇｅｒ  ｓｉｄｅ  ｆａｃｅｓ）のそれぞれに相互交代に配列され、相違する極性を有し相互向い合うよう配置された少なくとも３対の第１外部電極及び第２外部電極と、上記キャパシタ本体内で上記誘電体層により分離されて相互交代に配置され、リードを通して上記第１及び第２外部電極にそれぞれ連結される複数の第１内部電極及び第２内部電極とを含み、上記キャパシタ本体の長さ（Ｌ：ｌｅｎｇｔｈ）が幅（Ｗ：ｗｉｄｔｈ）の２．５倍以上である積層型チップキャパシタを提供する。【選択図】図２
2008193062.tif 000002
【特許請求の範囲】
【請求項１】
複数の誘電体層が積層されて形成され、直六面体の形状を有するキャパシタ本体と、
前記キャパシタ本体の対向する２つの長側面のそれぞれに相互交代に配列され、相違する極性を有し相互向い合うよう配置された少なくとも３対の第１外部電極及び第２外部電極と、
前記キャパシタ本体内で前記誘電体層により分離されて相互交代に配置され、リードを通して前記第１及び第２外部電極にそれぞれ連結される複数の第１内部電極及び第２内部電極とを含み、
前記キャパシタ本体の長さが幅の２．５倍以上であることを特徴とする積層型チップキャパシタ。
【請求項２】
前記キャパシタ本体の長さは、幅の２．５倍以上７倍以下であることを特徴とする請求項１に記載の積層型チップキャパシタ。
【請求項３】
前記キャパシタ本体の長さは、１．１ｍｍ以上１．６ｍｍ以下であることを特徴とする請求項１に記載の積層型チップキャパシタ。
【請求項４】
前記キャパシタ本体の幅は、０．２ｍｍ以上０．５ｍｍ以下であることを特徴とする請求項１に記載の積層型チップキャパシタ。
【請求項５】
それぞれの長側面には、同一数の第１外部電極と第２外部電極が形成されていることを特徴とする請求項１に記載の積層型チップキャパシタ。
【請求項６】
前記２つの長側面には４対の第１及び第２外部電極が形成されていることを特徴とする請求項５に記載の積層型チップキャパシタ。
【請求項７】
それぞれの長側面には異なる数の第１外部電極と第２外部電極が形成されていることを特徴とする請求項１に記載の積層型チップキャパシタ。
【請求項８】
前記２つの長側面には３対の第１及び第２外部電極が形成されていることを特徴とする請求項７に記載の積層型チップキャパシタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は積層型チップキャパシタに関するもので、さらに詳しくは、キャパシタの小型化と等価直列抵抗（ＥＳＬ；ｅｑｕｉｖａｌａｅｎｔ  ｓｅｒｉｅｓ  ｉｎｄｕｃｔａｎｃｅ）の低減を同時に具現することの出来る積層型チップキャパシタに関する。
【背景技術】
【０００２】
一般的に、積層型チップキャパシタは誘電体層を介して異種極性の内部電極が繰り返して積層された構造を有する。このような積層型チップキャパシタは小型化が可能でありながらも高容量が保障され、回路基板上に容易に実装されるという長所により様々な電子装置の容量性部品として広く使われる。特に、積層型チップキャパシタはＭＰＵ（ｍｉｃｒｏ−ｐｒｏｃｅｓｓｏｒ  ｕｎｉｔ）用電源回路のような高周波電源回路の安定化のためのディカップリングキャパシタとして多く使われている。ＭＰＵのディカップリングキャパシタとして使われるためには、キャパシタのＥＳＬが低くなければならない。このような低ＥＳＬ化の要求はＭＰＵの高速化とこれによる高電力化及び低電圧化の傾向により徐々に増加している。
【０００３】
ディカップリングキャパシタがＭＰＵパッケージに使われる場合、パワーネットワークのインピーダンスを低くするために複数のキャパシタが並列に連結される。ディカップリングキャパシタを実装できる全体の実装面積が限られているため、より低いインピーダンスを具現するためには、さらに小さいサイズのキャパシタをさらに多く並列に連結することになる。ディカップリングキャパシタを小型化しても（即ち、限られた実装面積でより多くのキャパシタを並列に連結させても）、個別キャパシタのＥＳＬが増加するとキャパシタの小型化による全体インピーダンスの減少効果は低くなる。従って、ディカップリングキャパシタを小型化するにおいて、各キャパシタのＥＳＬを維持させたりさらに低減させることが非常に重要である。
【０００４】
図１ａ及び図１ｂは、通常の従来の積層型チップキャパシタの概略斜視図及び側断面図である。
【０００５】
図１ａ及び図１ｂを参照すると、積層型チップキャパシタ１０は複数の誘電体層が積層されて形成されたキャパシタ本体１１を含む。上記各誘電体層上には第１及び第２内部電極１２，１３が形成されている。上記第１及び第２内部電極１２，１３は各誘電体層を介して相互対向するよう配置され、キャパシタ本体１１の両側の端面に形成された異種極性の第１及び第２外部電極１４，１５にそれぞれ接続される。通常、外部電極１４，１５は両側の端面に隣接した上下面及び側面に一部延長された延長部Ａを有する。
【０００６】
このような積層型チップキャパシタ１０は図１ｃの等価回路図に示されたとおり、実際に具現しようとするキャパシタンス成分Ｃの他にも、寄生インダクタンスによる等価直列インダクタンスＥＳＬと、誘電体層の抵抗損失及び内部電極層の抵抗損失などによる等価直列抵抗ＥＳＲを有する。このような２端子キャパシタはＥＳＬが高すぎるため高周波回路の高性能ディカップリング用として使用するには限界がある。
【０００７】
最近は、ディカップリングキャパシタとして８端子キャパシタなどの多端子積層型チップキャパシタが提案されて使われている。例えば、ＡＶＸ社が譲り受けた特許文献１は、異種極性の内部電極のリードを組み合せた配列（ｉｎｔｅｒｄｉｇｉｔａｔｅｄ  ａｒｒａｎｇｅｍｅｎｔ）に配置すると共に（＋）外部端子と（−）外部端子を交代に配置することにより、高周波電流により発生する磁束を相互相殺して寄生インダクタンス（ＥＳＬ）を減少させた８端子積層型チップキャパシタを開示している。一般的に外部電極（端子）の数を増やすほどＥＳＬはさらに減少することになるが、現在の外部電極形成工程の能力では、キャパシタ本体の一（長軸）側面に４端子を配置することが一般である。上記ＡＶＸ構造を採用した１６８０サイズ８端子キャパシタのＥＳＬは６０ｐＨ程度である。
【０００８】
前述の通り、全体インピーダンスをさらに低くするためには、限られた全体実装面積内でさらに多い数の小型化された多端子キャパシタを並列に連結して使用しなければならない。ＡＶＸが提案したキャパシタ構造を１６０８サイズ（キャパシタの長さが１．６ｍｍで幅が０．８ｍｍである）から１００５サイズ（キャパシタの長さが１．０ｍｍで幅が０．５ｍｍである）に小型化すると、外部電極形成の工程能力の限界により一つの長軸側面に３端子のみ配置されることがある。従って、１６０８サイズが１００５サイズに小型化されると、６端子キャパシタの使用が予想される。この場合、１００５サイズの６端子キャパシタは１６０８サイズ８端子キャパシタに比べて端子数が減少し、ＥＳＬが７５ｐＨ程度に上昇する。これによって、並列連結された多数のキャパシタにおいて、全体インダクタンスの減少効果は低くなる。結果として、このようなキャパシタサイズの小型化は外部端子数の減少と個別キャパシタのＥＳＬ増加の原因として作用する。
【０００９】
【特許文献１】米国の特許第５，８８０，９２５号
【発明の開示】
【発明が解決しようとする課題】
【００１０】
上記の問題点を解決するため、本発明は、全体インダクタンスをより効果的に低減させるよう個別キャパシタの小型化と共にＥＳＬのさらなる減少を同時に具現できる積層型チップキャパシタを提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明は、複数の誘電体層が積層されて形成され、直六面体の形状を有するキャパシタ本体と、上記キャパシタ本体の対向する２つの長側面のそれぞれに相互交代に配列され、相違する極性を有し相互向い合うよう配置された少なくとも３対の第１外部電極及び第２外部電極と、上記キャパシタ本体内で上記誘電体層により分離されて相互交代に配置され、リードを通して上記第１及び第２外部電極にそれぞれ連結される複数の第１内部電極及び第２内部電極とを含み、上記キャパシタ本体の長さ（Ｌ：ｌｅｎｇｔｈ）が幅（Ｗ：ｗｉｄｔｈ）の２．５倍以上である積層型チップキャパシタを提供する。
【００１２】
上記キャパシタ本体の長さ（Ｌ）は幅（Ｗ）の２．５倍以上７倍以下であることが出来る。上記キャパシタ本体の長さ（Ｌ）は１．１ｍｍ以上１．６ｍｍ以下であることが出来る。上記キャパシタ本体の幅（Ｗ）は０．２ｍｍ以上０．５ｍｍ以下であることが出来る。
【００１３】
それぞれの長側面には、同数の第１外部電極と第２外部電極が形成されることが出来る。４対の第１及び第２外部電極が上記２つの長側面に形成されて８端子キャパシタを成すことが出来る。
【００１４】
これとは異なって、それぞれの長側面には異なる数の第１外部電極と第２外部電極が形成されることが出来る。３対の第１及び第２外部電極が上記２つの長側面に形成されて６端子キャパシタを成すことが出来る。それぞれの長側面にはさらに多い数の外部電極（例えば、５または６個）が形成されてキャパシタはさらに多い数の端子（例えば、１０端子または１２端子など）を有することも出来る。
【００１５】
本明細書においては、キャパシタ本体の長軸方向（Ｘ方向：図２参照）の長さ、即ち長側面の長さをキャパシタ本体の長さと定義し、キャパシタ本体の短軸方向（Ｙ方向：図２参照）の長さ、即ち端側面の長さをキャパシタ本体の幅と定義する。
【発明の効果】
【００１６】
本発明によると、キャパシタの小型化と共にＥＳＬの減少を同時に満足することになる。これによって、パッケージの決められた実装面積内にさらに多いディカップリングキャパシタを並列に連結することができ、全体インダクタンス（または全体インピーダンス）をさらに低減させることが可能になる。結果として、ＭＰＵパッケージの電源回路はさらに効果的に安定化することになる。
【発明を実施するための最良の形態】
【００１７】
以下、図面を参照に本発明を詳しく説明する。
図２は、本発明の実施形態による積層型チップキャパシタの斜視図である。図２を参照すると、本実施形態による積層型チップキャパシタ１００は、複数個の誘電体層が積層されて形成されたキャパシタ本体１２１を含む。このキャパシタ本体１２１は直六面体の形状を有し、上下面、相互対向する２つの短側面及び相互対向する２つの長側面を有する。キャパシタ本体１２１の内部には誘電体層を介して相互対向配置される複数の第１及び第２内部電極（図３参照）が配置されている。
【００１８】
相互対向する２つの長側面には第１外部電極１３１，１３３，１３５，１３７及び第２外部電極１３２，１３４，１３６，１３８が形成されている。 各長側面には、相違する極性（＋及び−極性）の第１及び第２外部電極が相互交代に配列されている。また、２つの長側面には相違する極性の外部電極がペアになって相互向かい合っている。従って、一側面に配置された第１外部電極（例えば、１３１）は、対向する側面に配置された第２外部電極（例えば、１３８）からキャパシタ本体１２１を横切って配置されている。特に、本実施形態では、各側面に同数の第１外部電極（２つ）と第２外部電極（２つ）が形成されており、計４対の第１及び第２外部電極がキャパシタ本体の側面に形成され８端子積層型チップキャパシタを成す。キャパシタ本体内の内部電極はリードを通して対応する極性の外部電極１３１〜１３８と連結される（図３参照）。
【００１９】
外部電極１３１〜１３８はキャパシタ本体１２１の長側面と接する上面及び下面に一部が延長されることが出来る。このような外部電極の延長部は外部電極の塗布工程により生じ得るが、特に本体１２１の下面の一部に形成された外部電極の延長部はキャパシタを回路基板上に実装するとき回路基板上の配線パターンと接触することができる。しかし、このような外部電極の延長部が必ずしも必要とは言えず、外部電極が長側面内でのみ延長されることも出来る。
【００２０】
本発明者等は、キャパシタの小型化時に長側面の長さを短側面の長さに比べてその減少量を少なくしてフォームファクター、即ちキャパシタ本体幅Ｗに対する長さＬの比を特定の範囲に限定すると、キャパシタの小型化を達成しつつも個別キャパシタのＥＳＬをさらに低減させることが出来るということが分かった。このようなキャパシタの小型化及びＥＳＬの低減の同時達成は、大きく２つの要因に起因するが、最初に、小型化されても外部端子数を減らす必要がなく、二番目に相互相殺する相互インダクタンスを極大化させることが出来るためである。
【００２１】
図２に図示された実施形態では、キャパシタ本体２１の長さＬが幅Ｗの２．５倍以上であるものとする。キャパシタ本体１２１の幅に対する長さの比（Ｌ／Ｗ）が大きいほど端子数の減少を抑制するには有利であるが、キャパシタを小型化するとき短側面の長さ（即ちキャパシタの幅Ｗ）が短くなって異種極性の外部電極間のショートの可能性が増加する。従って、キャパシタ本体の幅に対する長さの比（Ｌ／Ｗ）は２．５以上７以下であることが好ましい。
【００２２】
また、現在使われている８端子キャパシタの１６０８サイズキャパシタに比べて小型化されつつも同一端子（８端子）数を具現することが出来るよう、キャパシタ本体の長さＬは１．１ｍｍ以上１．６ｍｍ以下であることが出来る。サイズの小型化と８端子の具現は、キャパシタ幅のさらなる限定によっても達成することが出来る。即ち、キャパシタ本体の幅Ｗを０．２ｍｍ以上０．５ｍｍ以下に調節することにより、１６０８サイズより小さいサイズの８端子キャパシタを具現することが出来る。
【００２３】
このようにキャパシタ本体の幅に対する長さの比（Ｌ／Ｗ）を２．５以上にすると、各長側面において外部電極を十分な数に維持したり、各長側面に形成される外部電極数の減少を抑制することが出来る。積層型チップキャパシタを１６８０サイズ（面積＝１．２８ｍｍ２）からさらに小さいサイズ（例えば、面積＝０．５ｍｍ２サイズ）に小型化しても長側面の長さを十分確保することができるため各長側面に４つの外部電極を配置することができ、これによって面積０．５ｍｍ２サイズでも８端子の積層型キャパシタを十分具現することが出来る（Ｌ／Ｗが２である１００５サイズと比較）。例えば、１６８０サイズのキャパシタを１．２５×０．４ ｍｍ２サイズ（Ｌ／Ｗ＝２．５）に小型化する場合、各長側面には４つの外部電極を容易に形成することができ、これによって面積が１／２以下に減った８端子キャパシタを得ることになる。
【００２４】
図２に図示されたとおり、各長側面に異種極性の外部電極が相互隣接して交代に配列されると、隣接した異種極性の外部電極（例えば、１３１と１３２）に流れる電流による磁束が相互相殺されて相互インダクタンスの相殺効果を得ることになり、これによってキャパシタのＥＳＬは減少することになる。従って、外部電極形成工程及びキャパシタ実装工程が許す限り、同一側面で隣接した異種極性の外部電極間の間隔が狭いほどＥＳＬ減少の側面で有利である。
【００２５】
後述のとおり、相互インダクタンス相殺の効果は外部端子だけでなくキャパシタ本体の内部でも得ることができ、このような本体の内部での相互インダクタンスの相殺効果は上記の幅に対する長さの比（Ｌ／Ｗ）と関連する。
【００２６】
図３は、図２の積層型チップキャパシタの内部電極構造及びキャパシタ内部での電流経路（矢印参照）を表す平面図である。キャパシタ本体１２１の内部には異種極性の内部電極１２２，１２３が誘電体層１２１ａ，１２１ｂを介して相互対向して配置される。このような１セットの対向する２つの内部電極は、キャパシタ本体内で繰り返して積層されている。
【００２７】
図３（ａ）及び（ｂ）を参照すると、誘電体層１２１ａ上に形成された第１極性（例えば、＋極性）の第１内部電極１２２は、リード１２２ａを通して第１外部電極１３１，１３３，１３５，１３７と電気的に連結される。また、誘電体層１２１ｂ上に形成された第２極性（−極性）の第２内部電極１２３は、リード１２３ａを通して第２外部電極１３２，１３４，１３６，１３８と電気的に連結される。
【００２８】
図３（ａ）及び（ｂ）に図示されたとおり、本実施形態による内部電極及び外部電極の配置と相互連結関係は、キャパシタ本体内の内部電極に流れる電流によって誘発される磁束を効果的に相殺し、これによってＥＳＬをさらに低減させる。図３（ａ）及び（ｂ）の矢印で図示したとおり、内部電極に流れる電流は、最も短い電流経路を通して流れる傾向により、（＋）外部電極から最も隣接した（−）外部電極に向かって流れる。キャパシタ本体の幅Ｗに対する長さＬの比（Ｌ／Ｗ）を２．５以上に維持した状態では、各長側面での相互交代する（＋）及び（−）外部電極の配置と相互向かい合う（＋）及び（−）外部電極の配置は、キャパシタ本体内部での電流経路による磁束を効果的に相殺させることに寄与する。
【００２９】
具体的に説明すると、図３に図示されたとおり、電流が（＋）外部電極１３１から（−）外部電極１３２に向かって内部電極の電流経路が形成され、（＋）外部電極１３３から（−）外部電極１３２に向かって内部電極の電流経路が形成される。また（＋）外部電極１３７から（−）外部電極１３８に内部電極の電流経路が形成され、（＋）外部電極１３７から（−）外部電極１３６に内部電極の電流経路が形成される。また、（＋）外部電極１３３から（−）外部電極１３４への電流経路及び（＋）外部電極１３５から（−）外部電極１３６への電流経路も同様に形成される。
【００３０】
従って、第１内部電極の領域Ａ，Ｂ，Ｃと第２内部電極の領域Ａ'，Ｂ'，Ｃ'では、相互反対方向に流れる電流による磁束が相互効果的に相殺される。これによって、キャパシタ本体の内部でも相互反対方向の電流による相互インダクタンスの除去または相殺が容易に発生し、これによってキャパシタのＥＳＬはさらに低減する。このようなキャパシタ本体の内部での相互インダクタンスの相殺効果は、キャパシタ本体の幅に対する長さの比（Ｌ／Ｗ）を２．５以上（好ましくは、２．５以上７以下）にすることにより、効果的に発生することになる。即ち、キャパシタ本体の幅Ｗが長さＬに比べて１／２．５以下に短く形成されることにより、上記の領域Ａ，Ｂ，Ｃ，Ａ'，Ｂ'，Ｃ'で磁束相殺の効果が効果的に大きくなる。従って、キャパシタ本体内部での磁束相殺の側面（結局、ＥＳＬの側面）では、幅Ｗが長さＬに比べて小さいほど有利であると言える。長さ対幅の比（Ｌ／Ｗ）が２．５より小さい場合には、キャパシタ本体の内部で十分な磁束相殺の効果を得ることが困難で、これによってＥＳＬは十分低減されないかかえって増加することになる。
【００３１】
本実施形態ではそれぞれの内部電極１２２，１２３が４つのリードを有しているが、本発明はこれに限定されない。（各内部電極は少なくとも一つのリードを有することが出来る）。例えば、積層型チップキャパシタが８端子キャパシタであっても、各内部電極は一つのリードのみ有することも出来る。この場合、各極性の内部電極はリードの位置によって４つの電極パターンを有することができ、積層方向に相互隣接した内部電極のリードは相互隣接した外部電極に連結されることが出来る。
【００３２】
図４は、従来に使用された積層型チップキャパシタと本発明の実施形態による積層型チップキャパシタとを比較するための斜視図である。
【００３３】
図４（ａ）乃至（ｃ）に図示した積層型チップキャパシタは、キャパシタ本体の長さ対幅の比（Ｌ／Ｗ）が異なるよう形成されたものである。図４（ａ）乃至（ｃ）のキャパシタ本体内には各誘電体層上に異種極性の第１内部電極及び第２内部電極が形成されている。第１及び第２内部電極は各誘電体層を介して対向するよう配列され、それぞれ第１外部電極及び第２外部電極に接続される。第１外部電極への連結のために第１内部電極はキャパシタ本体の長側面に延長されたリードを有する。また、第２外部電極への連結のために第２内部電極はキャパシタ本体の長側面に延長されたリードを有する。
【００３４】
図４（ａ）は、特に１６０８サイズの従来の積層型チップキャパシタを表す。従って、図４（ａ）の積層型チップキャパシタは長さＬ１が１．６ｍｍで、幅Ｗ１が０．８ｍｍのキャパシタ本体を有し、このキャパシタ本体の対向する長側面に４対の外部電極が形成されている。各長側面には（＋）外部電極と（−）外部電極が隣接して交代に配置され、対向する側面で（＋）と（−）外部電極が相互向い合うよう配置されている。
【００３５】
図４（ｂ）は、１００５サイズの積層型チップキャパシタの斜視図である。従って、図４（ｂ）の積層型チップキャパシタは長さＬ２が１．０ｍｍで、幅Ｗ２が０．５ｍｍのキャパシタ本体を有している。外部電極の塗布工程の難しさにより、１００５サイズキャパシタの各長側面には３つまで外部電極を形成することが出来る。従って、図４（ｂ）のキャパシタ本体の対向する長側面には計３対の外部電極が形成されている（６端子キャパシタ）。工程技術の改善を通して１００５サイズの８端子キャパシタを製造するとしても、このような１００５サイズ８端子キャパシタは配線基板の実装時（外部電極と配線パターン間のソルダリング工程を含む）、異種極性の外部電極間のショートの可能性が高くなる問題が生じる。
【００３６】
１００５サイズの積層型チップキャパシタ（図４（ｂ））は、１６０８サイズの積層型チップキャパシタ（図４（ａ））に比べて小さい面積を有するため、配線基板（ＭＰＵパッケージなど）の同一実装面積においてさらに多い数のキャパシタを配置しこれらを並列に連結することが出来る。しかし、キャパシタ本体の長さの減少（１．６ｍｍから１．０ｍｍに減少）により、１００５サイズのキャパシタの長側面に形成される外部電極の数が制限される。ここでは、現在一般に使われる外部電極塗布工程を用いた場合、各長側面に３つずつの外部電極のみ配置可能である。
【００３７】
従って、１６０８サイズのキャパシタと比較して端子数の減少により１００５サイズキャパシタのＥＳＬは上昇し、同一実装空間内で並列連結されたキャパシタの数が増加しても全体インダクタンスの減少効果は低くなるか弱化する。
【００３８】
しかし、図４（ｃ）に図示されたとおり、長さ対幅の比（Ｌ／Ｗ）を２．５以上にした場合、前述のようなキャパシタの小型化によるＥＳＬの減少現象が防止される。図４（ｃ）の実施例では、キャパシタ本体の長さＬ３が１．２５ｍｍで、幅Ｗ３が０．４ｍｍのキャパシタ本体を使用し、上記キャパシタ本体の対向する側面に４対の外部電極が形成されている（８端子キャパシタ）。
【００３９】
本実施例によると、１６０８サイズのキャパシタに比べてキャパシタ本体の長さＬ３は大きく減少しなかった。従って、１００５サイズのキャパシタとは異なってキャパシタ本体の長側面にそれぞれ４つの端子を形成することが出来る。また、本実施例ではキャパシタ本体の幅Ｗ３は１６０８サイズのキャパシタに比べて半分（０．４ｍｍ）に縮小された。これによって、図３を参照して説明したとおり、（＋）外部電極から隣接した（−）外部電極に向かう反対方向の内部電流（キャパシタ本体内部の電流：図３の矢印参照）が相互近くなり、このような反対方向の内部電流による磁束の相殺効果が極大化され、結果としてＥＳＬがさらに低減する。
【実施例】
【００４０】
本発明者等はキャパシタの各サイズによるＥＳＬと全体インダクタンス（定められた実装面積内で可能な限り多い数の該当サイズキャパシタを並列に連結した場合に得られる全体インダクタンス）を比較するための実験を実施した。
【００４１】
表１は上記の実験の結果を表したもので、図４（ａ）乃至４（ｃ）に図示されたような１６０８サイズ、１００５サイズ、及び本実施例のキャパシタそれぞれのＥＳＬと、全体インダクタンスを表す。本実験では、上記１６０８サイズのキャパシタが３０個形成できる同一の実装面積に、１６０８サイズ８端子キャパシタ（比較例）、１００５サイズ６端子キャパシタ（他の比較例）及び１．２５×０．４サイズ８端子キャパシタ（実施例）を各サイズ別に実装した。ここで、（１６０８サイズキャパシタが３０個実装できる）同一の実装面積内に、１００５サイズのキャパシタは６０個実装でき、実施例の１．２５×０．４サイズキャパシタも同様に６０個実装できる。
【００４２】
【表１】
2008193062.tif 000003
【００４３】
表１に示されたとおり、１６０８サイズキャパシタの場合、６０ｐＨのＥＳＬを有し全体のインダクタンス（３０個）は２ｐＨと表れた。１００５サイズのキャパシタの場合、７５ｐＨのＥＳＬを有し、全体のインダクタンスは１．２５ｐＨと表れた。本実施例（１．２５×０．４サイズ）の場合、ＥＳＬは５０ｐＨに減少し、全体のインダクタンスも０．８３ｐＨと非常に低い値を表した。
【００４４】
上記実験及び表１に示されたとおり、本実施例によると、同一の全体実装面積内で多い数のキャパシタを実装することが出来るだけでなく、個別キャパシタのＥＳＬもさらに減少することが確認できる。
【００４５】
以上に説明した実施形態では、８端子積層型チップキャパシタを説明したが、本発明はこれに限られない。図５のキャパシタ２００のように、キャパシタ本体２２１の各長側面には異なる数の第１外部電極と第２外部電極が形成されることが出来る。即ち、一長側面には２つの（＋）外部電極２３１，２３３と１つの（−）外部電極２３２が配置され、他の長側面には１つの（＋）外部電極２３５と２つの（−）外部電極２３４，２３６が配置されている。３対の（＋）及び（−）外部電極が２つの長側面に配置されることにより、６端子キャパシタを成す。また本発明は、図６に図示されたような１０端子３００にも適用されることが出来る。図６において、図面符号３２１はキャパシタ本体を表し、図面符号３３１〜３４０は外部電極を表す。他にも１２端子（各長側面に６つの外部電極が配置される）キャパシタにも本発明が適用されることが出来る。何れの場合もキャパシタの幅に対する長さの比（Ｌ／Ｗ）は２．５以上で、このようなフォームファクターを使用することにより、キャパシタの小型化と共にＥＳＬの低減効果を同時に具現することが可能になる。
【００４６】
本発明は上述の実施形態及び添付の図面により限られない。添付の請求範囲により権利範囲を限定し、請求範囲に記載された本発明の技術的な思想を外れない範囲内で様々な形態の置換、変形及び変更が可能ということは当技術分野の通常の知識を有している者には自明である。
【図面の簡単な説明】
【００４７】
【図１ａ】従来の技術による積層型チップキャパシタの斜視図、断面図及び等価回路図である。
【図１ｂ】従来の技術による積層型チップキャパシタの斜視図、断面図及び等価回路図である。
【図１ｃ】従来の技術による積層型チップキャパシタの斜視図、断面図及び等価回路図である。
【図２】本発明の実施形態による積層型チップキャパシタの斜視図である。
【図３】図２の積層型チップキャパシタの内部電極構造及びキャパシタ内に流れる電流経路を概略的に表した平面図である。
【図４】従来の技術による積層型チップキャパシタと本発明の実施形態による積層型チップキャパシタを比較するための斜視図である。
【図５】本発明の他の実施形態による積層型チップキャパシタの斜視図である。
【図６】本発明のさらに他の実施形態による積層型チップキャパシタの斜視図である。
【符号の説明】
【００４８】
１２１  キャパシタ本体
１２１ａ、１２１ｂ  誘電体層
１２２  第１内部電極
１２３  第２内部電極
１２２ａ、１２３ａ  リード
１３１、１３３、１３５、１３７  第１外部電極
１３２、１３４、１３６、１３８  第２外部電極
【図１ａ】
2008193062.tif 000004
【図１ｂ】
2008193062.tif 000005
【図１ｃ】
2008193062.tif 000006
【図２】
2008193062.tif 000007
【図３】
2008193062.tif 000008
【図４】
2008193062.tif 000009
【図５】
2008193062.tif 000010
【図６】
2008193062.tif 000011