(57)【要約】【課題】トランジスタのしきい値電圧のバラツキを補償する。【解決手段】動作トランジスタＴｒ６の、ソース、ゲート、ドレインと外部との接続端の間に、スイッチ用のトランジスタＴｒ５，Ｔｒ１，Ｔｒ７を設ける。そして、動作トランジスタを外部から切り離した状態で、容量Ｃｓに動作トランジスタＴｒ６のしきい値電圧に応じた電圧を充電し、その後トランジスタＴｒ５，Ｔｒ１，Ｔｒ７をオンして外部回路と接続し、このトランジスタ回路が動作トランジスタＴｒ６のしきい値を補償した１つのトランジスタとして動作する。【選択図】図１
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【特許請求の範囲】
【請求項１】
動作トランジスタと、この動作トランジスタのしきい値補償回路と、を含み、ソース用端子、ドレイン用端子およびゲート用端子の３端子を有するトランジスタ回路であって、
前記ソース用端子、ドレイン用端子およびゲート用端子と、前記動作用トランジスタのソース、ドレインおよびゲートとのそれぞれとの間にソース用スイッチ、ドレイン用スイッチおよびゲート用スイッチを有し、
しきい値補償期間において、各スイッチをオフして前記動作トランジスタおよびしきい値補償回路を各端子から切り離し、この状態において前記動作トランジスタについてしきい値補償動作を行い、
その後の動作期間において、各スイッチをオンしてしきい値補償された前記動作トランジスタを利用して動作することを特徴とするトランジスタ回路。
【請求項２】
請求項１に記載のトランジスタ回路において、
前記しきい値補償回路は、前記ゲート用スイッチと、前記動作トランジスタのゲートとの間に配置された容量を含み、
しきい値補償期間において、この容量に動作トランジスタのしきい値電圧に応じた電圧が書き込まれ、これによって動作期間においてゲート端子に制御電圧が印加されたときに、前記動作トランジスタのドレイン電流に対するしきい値電圧のバラツキを補償することを特徴とするトランジスタ回路。
【請求項３】
請求項２に記載のトランジスタ回路において、
前記容量の前記ゲート用スイッチ側と正電源を接続する第１電位制御トランジスタと、
前記動作トランジスタのドレインと前記正電源を接続する第２電位制御トランジスタと、
前記動作トランジスタのゲートとドレインを接続する短絡トランジスタと、
前記動作トランジスタのドレインと負電源を接続する放電トランジスタと、
を有することを特徴とするトランジスタ回路。
【請求項４】
請求項３に記載のトランジスタ回路において、
前記しきい値補償期間において、
前記第１電位制御トランジスタ、前記第２電位制御トランジスタ、前記短絡トランジスタをオンしている状況で、一時的に前記放電トランジスタをオンすることで、前記動作トランジスタのゲートに蓄積されている電荷を放電し、その後前記動作トランジスタのゲートに前記正電源の電圧に前記しきい値電圧が加算された電圧がセットされることで、前記容量にしきい値電圧に応じた電圧を保持することを特徴とするトランジスタ回路。
【請求項５】
差動アンプであって、
請求項１〜４のいずれか１つに記載のトランジスタ回路を一対の差動トランジスタとして利用することを特徴とする差動アンプ。
【請求項６】
請求項５に記載の差動アンプであって、
前記差動アンプは、アクティブマトリクス型表示装置のデータラインを駆動するドライバに利用されることを特徴とする差動アンプ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トランジスタのしきい値補償に関する。
【背景技術】
【０００２】
従来より、薄型ディスプレイとして、液晶ディスプレイや、有機ＥＬディスプレイなどが知られており、これらのディスプレイでは各画素に能動素子を配置するアクティブマトリクス型のものが主流である。
【０００３】
このアクティブマトリクス型ディスプレイでは、画素列毎にデータラインを配置する。一方、水平ライン毎に選択ラインを配置し、この選択ラインをアクティブにすることによって、データラインに供給されているデータ電圧が対応する画素に取り込まれる。従って、データラインに１水平ラインの各画素のデータ電圧を順次供給し、対応する選択ラインをアクティブにすることで、１水平ライン毎に対応する画素に順次データ電圧を書き込むことができ、書き込んだデータ電圧による表示が可能となる。
【０００４】
ここで、このようなディスプレイでは、各画素のトランジスタは、ガラス基板上に、半導体層を形成し、この半導体層を利用して形成される。このようなガラス基板上に形成される半導体層は、通常の半導体集積回路に用いられる単結晶シリコンに比べその性状のバラツキが大きく、これを利用して形成されたトランジスタもバラツキが大きい。特に、有機ＥＬディスプレイでは、各画素においてデータ電圧を駆動トランジスタのゲートに供給し、ゲート電圧に応じた電流を有機ＥＬ素子に供給する。従って、駆動トランジスタのしきい値電圧がばらつくと、データ電圧に応じた表示が異なることになり、正確な表示ができなくなる。
【０００５】
駆動トランジスタのしきい値電圧の補償については、特許文献１などに記載がある。
【０００６】
【特許文献１】特開２００５−３２６８２８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ここで、データラインに供給するデータ信号は、映像信号に基づいて形成された電圧信号であり、データラインに実際に印加されるまでに、アンプやカレントミラーなどの回路で処理される。従って、しきい値電圧がばらついたトランジスタを用いて処理するとデータラインに供給されるデータ電圧が本来の電圧と異なったものになってしまう。特に、データラインを複数のグループに分けてデータ電圧の供給を行うチャネルのドライバの場合、トランジスタのしきい値電圧のバラツキによってチャネル間で表示バラツキが生じ、正確な表示ができなくなってしまう。
【課題を解決するための手段】
【０００８】
本発明は、動作トランジスタと、この動作トランジスタのしきい値補償回路と、を含み、ソース用端子、ドレイン用端子およびゲート用端子の３端子を有するトランジスタ回路であって、前記ソース用端子、ドレイン用端子およびゲート用端子と、前記動作用トランジスタのソース、ドレインおよびゲートとのそれぞれとの間にソース用スイッチ、ドレイン用スイッチおよびゲート用スイッチを有し、しきい値補償期間において、各スイッチをオフして前記動作トランジスタおよびしきい値補償回路を各端子から切り離し、この状態において前記動作トランジスタについてしきい値補償動作を行い、その後の動作期間において、各スイッチをオンしてしきい値補償された前記動作トランジスタを利用して動作することを特徴とする。
【０００９】
また、前記しきい値補償回路は、前記ゲート用スイッチと、前記動作トランジスタのゲートとの間に配置された容量を含み、しきい値補償期間において、この容量に動作トランジスタのしきい値電圧に応じた電圧が書き込まれ、これによって動作期間においてゲート端子に制御電圧が印加されたときに、前記動作トランジスタのドレイン電流に対するしきい値電圧のバラツキを補償することが好適である。
【００１０】
また、前記容量の前記ゲート用スイッチ側と正電源を接続する第１電位制御トランジスタと、前記動作トランジスタのドレインと前記正電源を接続する第２電位制御トランジスタと、前記動作トランジスタのゲートとドレインを接続する短絡トランジスタと、前記動作トランジスタのドレインと負電源を接続する放電トランジスタと、を有することが好適である。
【００１１】
また、前記しきい値補償期間において、前記第１電位制御トランジスタ、前記第２電位制御トランジスタ、前記短絡トランジスタをオンしている状況で、一時的に前記放電トランジスタをオンすることで、前記動作トランジスタのゲートに蓄積されている電荷を放電し、その後前記動作トランジスタのゲートに前記正電源の電圧に前記しきい値電圧が加算された電圧がセットされることで、前記容量にしきい値電圧に応じた電圧を保持することが好適である。
【００１２】
また、本発明は、差動アンプであって、上述したトランジスタ回路を一対の差動トランジスタとして利用することが好適である。
【００１３】
また、前記差動アンプは、アクティブマトリクス型表示装置のデータラインを駆動するドライバに利用されることが好適である。
【発明の効果】
【００１４】
本発明によれば、動作トランジスタについてしきい値補償が行える。従って、しきい値がばらついても、入力信号に応じたドレイン電流を得ることができる。このため、ディスプレイの多チャネルのソースドライバにおける差動アンプなどに用いて、表示のバラツキを少なくすることができる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施形態について、図面に基づいて説明する。
【００１６】
図１には、実施形態に係るトランジスタ回路の構成を示してある。この回路により、しきい値補償がされた１つのトランジスタとして機能する。
【００１７】
本実施形態では、トランジスタ回路を、表示パネルのデータラインを駆動するソースドライバにおける差動アンプにｐチャネルのトランジスタとして、利用する。
【００１８】
ソース端子Ｓには、ｎチャネルトランジスタＴｒ５のドレインが接続されている。このトランジスタＴｒ５のゲートには、制御信号ＡＳが供給され、ドレインは、ｐチャネルの動作トランジスタＴｒ６のソースが接続されている。
【００１９】
ゲート端子Ｇには、ｎチャネルのトランジスタＴｒ１のドレイン（またはソース）が接続されている。このトランジスタＴｒ１のゲートには、制御信号ＳＬが供給され、ソース（またはドレイン）は、容量Ｃｓを介し動作トランジスタＴｒ６のゲートに接続されている。
【００２０】
ドレイン端子Ｄには、ｎチャネルトランジスタＴｒ７のソースが接続されている。このトランジスタＴｒ７のゲートには、制御信号ＡＳが供給され、ドレインは、ｐチャネルの動作トランジスタＴｒ６のドレインが接続されている。
【００２１】
また、トランジスタＴｒ５とトランジスタＴｒ６の接続部には、ｎチャネルトランジスタＴｒ４のソースが接続され、このトランジスタＴｒ４のドレインは正電源ＶＣＣに接続されている。また、トランジスタＴｒ１と容量Ｃｓの接続部には、ｎチャネルトランジスタＴｒ２のソースが接続され、このトランジスタＴｒ２のドレインは、正電源ＶＣＣに接続されている。さらに、動作トランジスタＴｒ６のゲート・ドレインには、トランジスタＴｒ３のソースとドレインが接続されている。そして、トランジスタＴｒ２、Ｔｒ３のゲートには、制御信号ＶＬが供給され、トランジスタＴｒ４には、制御信号ＡＳの反転信号である制御信号ＸＡＳが供給されている。
【００２２】
また、動作トランジスタＴｒ６のドレインとトランジスタＴｒ７のソースの接続部には、ｎチャネルトランジスタＴｒ８のドレインが接続されており、このトランジスタＴｒ８のソースは、負電源ＶＳＳに接続されている。トランジスタＴｒ８のゲートには、制御信号ＥＳが供給されている。
【００２３】
図２には、制御信号ＶＬ，ＥＳ，ＳＬ，ＡＳ，ＸＡＳのタイミングチャートが示されており、１水平ライン（１Ｈ）の各画素へのデータ電圧書き込みのためのデータ電圧出力動作を示している。この例では、１水平期間のデータ出力に先立って、データ電圧を出力しなくてよいブランキング期間にトランジスタ回路における動作トランジスタについて、しきい値補償のための処理を行い、その後データ電圧を出力する。
【００２４】
まず、データ電圧を出力している期間は、ＶＬ：Ｌレベル、ＥＳ：Ｌレベル、ＳＬ：Ｈレベル、ＡＳ：Ｈレベル、ＸＡＳ：Ｌレベルであり、トランジスタＴｒ１，Ｔｒ５，Ｔｒ７がオンして、ゲート端子Ｇから供給される電圧に応じて動作トランジスタＴｒ６が動作し、ソース端子Ｓからドレイン端子Ｄに動作トランジスタＴｒ６のドレイン電流が流れている。
【００２５】
この状態から、ＡＳをＬレベル（ＸＡＳはＨレベル）にする。これによってトランジスタＴｒ５，Ｔｒ７がオフし、動作トランジスタＴｒ６のソース、ドレインがトランジスタ回路のソース端子、ドレイン端子から切り離され、トランジスタ回路の通常動作が禁止される。また、トランジスタＴｒ４がオンになり、動作トランジスタＴｒ６のソースはＶＣＣに接続される。次に、ＳＬをＬレベルとして、ゲート端子Ｇも切り離す。なお、ゲート端子Ｇを後から切り離した方が、ドレイン端子Ｄからの出力への影響が少ない。
【００２６】
このように、３つのトランジスタＴｒ１、Ｔｒ５，Ｔｒ７をオフして、しきい値補償のための動作を開始する。ＶＬをＨレベルにして、トランジスタＴｒ２，Ｔｒ３をオンして、容量Ｃｓのゲート端子Ｇ側をＶＣＣにするとともに動作トランジスタＴｒ６のゲート・ドレイン間をショートする。これによって、動作トランジスタＴｒ６のゲートおよびドレインは、ＶＣＣ−｜Ｖｔｐ｜（Ｖｔｐは、動作トランジスタＴｒ６のしきい値）に近づくが、動作トランジスタＴｒ６のゲートに充電されていた電荷によって、その電圧値が若干ずれる。そこで、ＥＳを短時間（例えば１μｓ）オンにすることで、トランジスタＴｒ８がオンし、動作トランジスタＴｒ６のゲートの充電電荷をディスチャージする。これによって、前回の動作時において動作トランジスタＴｒ６のゲートにセットされていたことに基づく電荷が完全に引き抜かれる（図３Ａ参照）。
【００２７】
ＥＳがＬレベルに戻ることによって、トランジスタＴｒ８がオフし、動作トランジスタＴｒ６は、ソースがＶＣＣ、ゲート・ドレイン間が短絡されているため、そのゲートおよびドレインは、ＶＣＣ−｜Ｖｔｐ｜にセットされる（図３Ｂ参照）。従って、容量Ｃｓには、｜Ｖｔｐ｜が充電される。
【００２８】
このようにして、しきい値補償のための動作が終了した場合には、ＶＬ：Ｌレベル、ＥＳ：Ｌレベル、ＳＬ：Ｈレベル、ＡＳ：Ｌレベル、ＸＡＳ：Ｈレベルとなり、容量Ｃｓのゲート端子Ｇ側には入力信号電圧Ｖｉｎが供給され、そこの電位はＶＣＣ→Ｖｉｎだけ変化する（図３Ｃ参照）。従って、動作トランジスタＴｒ６のゲート電圧Ｖｇは、
Ｖｇ＝ＶＣＣ−｜Ｖｔｐ｜−Ｃｓ（ＶＣＣ−Ｖｉｎ）／（Ｃｐ＋Ｃｓ）
となる。なお、Ｃｐは、動作トランジスタＴｒ６のゲート容量（寄生容量）である。
【００２９】
このとき、動作トランジスタＴｒ６ソースはＶＣＣであり、従って、動作トランジスタＴｒ６のゲート・ソース間電圧Ｖｇｓは、
Ｖｇｓ＝ＶＣＣ−（ＶＣＣ−｜Ｖｔｐ｜−Ｃｓ（ＶＣＣ−Ｖｉｎ）／（Ｃｐ＋Ｃｓ））
＝｜Ｖｔｐ｜＋Ｃｓ（ＶＣＣ−Ｖｉｎ）／（Ｃｐ＋Ｃｓ）
となる。
【００３０】
動作トランジスタＴｒ６に流れるドレイン電流Ｉｄは、
Ｉｄ＝（１／２）β（Ｖｇｓ−｜Ｖｔｐ｜）2
と表される。
Ｖｇｓに上述の式を代入し、α＝Ｃｓ／（Ｃｐ＋Ｃｓ）2とした場合には、
Ｉｄ＝（１／２）β・α（ＶＣＣ−Ｖｉｎ）2
となり、ドレイン電流Ｉｄにおいて、Ｖｔｐの項は含まれなくなる。
【００３１】
次に、ＡＳをＨレベル（ＸＡＳをＬレベル）にすることで、動作トランジスタＴｒ６のソースがソース端子Ｓ、ドレインがドレイン端子Ｄに接続されることで、トランジスタ回路がゲート端子Ｇへの入力電圧Ｖｉｎに応じ、動作トランジスタＴｒ６のしきい値電圧が補償されたｐチャネルトランジスタとして動作する（図３Ｄ参照）。
【００３２】
このように、本実施形態に係るトランジスタ回路によれば、しきい値補償されたトランジスタとして機能するため、ディスプレイのソースドライバ内のアンプ等に利用して、チャネル毎の表示バラツキの発生を効果的に抑制することができる。
【００３３】
「差動アンプへの適用」
図４には、差動アンプの構成が示されている。電源ＶＤＤには、ｐチャネルトランジスタＭ５のソースが接続されており、そのゲートには所定のバイアス電圧が供給されている。従って、このトランジスタＭ５は定電流源として動作する。
【００３４】
トランジスタＭ５のドレインには、２つのｐチャネルトランジスタＭ１，Ｍ２のソースが接続されている。トランジスタＭ１のドレインは、ｎチャネルトランジスタＭ３のドレインに接続され、ゲートには入力信号Ｖｉｎが入力されている。トランジスタＭ２のドレインは、ｎチャネルトランジスタＭ４のドレインに接続され、ゲートには反転入力信号−Ｖｉｎが入力されている。
【００３５】
トランジスタＭ３、Ｍ４は、ソースがＧＮＤに接続されるとともに、それらのドレイン間が接続されており、かつトランジスタＭ３のゲート・ドレイン間は短絡されている。従って、トランジスタＭ３，Ｍ４はカレントミラーとして動作する。
【００３６】
そして、トランジスタＭ２，Ｍ４のドレイン間の接続点から出力Ｖｏｕｔが取り出される。
【００３７】
この図４の回路では、トランジスタＭ５から定電流が流され、トランジスタＭ３，Ｍ４が同一の電流を流し、トランジスタＭ１，Ｍ２のゲートに逆相の入力信号が供給されるため、Ｖｏｕｔに入力信号Ｖｉｎを反転し、増幅した信号を得られ、差動アンプとして動作する。
【００３８】
そして、トランジスタＭ１，Ｍ２，Ｍ５に、本実施形態に係るトランジスタ回路を採用した場合の回路構成を示してある。基本的には、トランジスタＭ１，Ｍ２，Ｍ５について、図１に示す回路を用いる。ここで、この図５の回路では、トランジスタＭ５におけるＴｒ７と、トランジスタＭ１におけるＴｒ５と、トランジスタＭ２におけるＴｒ５を１つのトランジスタＴｒ１０で兼用している。
【００３９】
図６Ａには、２つのｐチャネルトランジスタＭ６，Ｍ７を用いたカレントミラー回路が示されている。図６Ｂには、トランジスタＭ６，Ｍ７に、本実施形態に係るトランジスタ回路を採用した場合の回路構成を示してある。基本的には、トランジスタＭ６，Ｍ７について、図１に示す回路を用いる。ここで、この図６の回路では、トランジスタＭ５におけるＴｒ１と、トランジスタＭ１におけるＴｒ１とを１つのトランジスタＴｒ１１で兼用している。また、トランジスタＭ５におけるＴｒ５と、トランジスタＭ１におけるＴｒ５とを１つのトランジスタＴｒ１２で兼用している。
【００４０】
このように、２つのトランジスタ回路において、同一の電源に接続する場合や、トランジスタ回路同士を接続する場合に、一部のトランジスタを省略して回路を簡略化することが可能である。
【００４１】
このように、各種回路において、本実施形態に係るトランジスタ回路を使用することができ、トランジスタのしきい値補償をして正確な電流量調整を行うことができる。
【００４２】
本発明のトランジスタ回路は、しきい値補償のための動作期間が必要である。従って、常時動作するトランジスタではなく、動作前に非動作期間がおかれるトランジスタに好適である。特に、ディスプレイの場合には、水平、垂直帰線期間などがあり、その期間をしきい値補償のための動作期間とすることができ、本実施形態のトランジスタ回路を好適に適用することができる。
【００４３】
また、ソースドライバには、レイルトゥレイル方式のオペアンプが利用される場合も多く、そのトランジスタに本実施形態のトランジスタ回路を利用することも好適である。さらに、カレントミラー回路などにおいては、コモンセントロイド型の配置などによって、カレントミラーを構成する一対のトランジスタを点対称配置するなどして、特性を合わせることが行われるが、本実施形態のトランジスタ回路を用いれば、対となるトランジスタのしきい値のバラツキを補償することもできる。
【００４４】
図７には、ｎチャネルトランジスタについてのしきい値補償が可能なトランジスタ回路を示す。ｎチャネルトランジスタの場合、ソースに対し、ゲートを高電位にすることでオンするため、電源とグランドへの接続が異なっているが、動作自体は全く同様であり、制御信号は図２に示すとおりでよい。
【図面の簡単な説明】
【００４５】
【図１】実施形態に係るトランジスタ回路の構成を示す図である。
【図２】実施形態に係るトランジスタ回路の動作を示すタイミングチャートである。
【図３Ａ】ディスチャージ工程を説明する図である。
【図３Ｂ】しきい値電圧充電工程を説明する図である。
【図３Ｃ】データ電圧印加工程を説明する図である。
【図３Ｄ】通常動作工程を説明する図である。
【図４】差動アンプの構成を示す図である。
【図５】差動アンプに本実施形態に係るトランジスタ回路を適用した場合の構成を示す図である。
【図６Ａ】カレントミラー回路の構成を示す図である。
【図６Ｂ】カレントミラー回路に本実施形態に係るトランジスタ回路を適用した場合の構成を示す図である。
【図７】他の実施形態に係るトランジスタ回路の構成を示す図である。
【符号の説明】
【００４６】
Ｃｓ  容量、Ｍ１〜Ｍ７，Ｔｒ１〜Ｔｒ８  トランジスタ。
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図７】
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