(57)【要約】【課題】リングオシレータが出力するクロック信号の周波数がより高くなった場合でも、逓倍クロック信号の周波数を安定した状態で出力できる逓倍クロック信号出力回路を提供する。【解決手段】ＤＰＬＬ回路１において、データラッチ回路５２より出力され、１１ビットのダウンカウンタ５４ｄに本来セットすべきデータ値のサイズが１２ビット以上になると、オーバーフロー防止回路３が前記データ値を１１ビットデータに置換する。【選択図】図１
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【特許請求の範囲】
【請求項１】
基準クロック信号の周期を、リングオシレータより出力される前記基準クロック信号よりも短い周期のクロック信号によってカウントする基準周期カウンタと、
この基準周期カウンタによりカウントされた基準周期データを逓倍率に応じて除算したデータがセットされて計時動作を行なうことで、逓倍クロック信号の周期を生成するための時間を計時する計時手段とを備えてなる逓倍クロック信号出力回路において、
前記計時手段にセットすべきデータの値が所定の桁数以上になると判定すると、前記データ値を前記所定の桁数で表現される値よりも小さくするように、処理データを固定値に置換するデータ置換手段を備えたことを特徴とする逓倍クロック信号出力回路。
【請求項２】
前記計時手段を、ダウンカウンタによって構成することを特徴とする請求項１記載の逓倍クロック信号出力回路。
【請求項３】
前記データ置換手段は、前記置換データとして、前記計時手段にオール「１」データをセットすることを特徴とする請求項１又は２記載の逓倍クロック信号出力回路。
【請求項４】
前記データ置換手段は、前記基準周期データの値が所定の桁数以上となった場合は、前記基準周期データを固定値に置換することを特徴とする請求項１又は２記載の逓倍クロック信号出力回路。
【請求項５】
前記データ置換手段は、前記固定値をオール「１」データとすることを特徴とする請求項４記載の逓倍クロック信号出力回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基準クロック信号の周期を、リングオシレータより出力される短い周期のクロック信号でカウントし、カウントされた基準周期データを逓倍率に応じ除算して計時することで、逓倍クロック信号の周期を生成する逓倍クロック信号出力回路に関する。
【背景技術】
【０００２】
デジタル制御式ＰＬＬ（Phase Locked Loop）回路（ＤＰＬＬ回路）は、例えば特許文献１，２などに開示されているように、基準クロック信号ＰＲＥＦの周波数を逓倍したクロック信号ＰＯＵＴを生成して出力するものである。図６は、特許文献１の図６相当図である。尚、図中の符号は、基本的に特許文献１と同じものを付している。
【０００３】
ＤＰＬＬ回路は、外部より入力される基準信号ＰＲＥＦを、逓倍数を表わす１０ｂｉｔの除数データＤＶ１〜ＤＶ１０に応じて周波数逓倍した出力信号ＰＯＵＴを生成するもので、外部から動作開始信号ＰＳＴＢを受けて出力信号ＰＯＵＴの出力を開始する。外部よりハイレベルの制御信号ＰＡが入力されると、リングオシレータ４２は、所定の位相差Ｔｇを有する１６個の多相クロックＲ１〜Ｒ１６を出力し、パルス位相差符号化回路４４は、出力信号ＰＯＵＴを逓倍数にて分周した分周信号ＢＯＷと基準信号ＰＲＥＦとのオア信号である内部クロックＰＢの周期を、リングオシレータ４２から出力される多相クロックＲ１〜Ｒ１６を用いて符号化する。そして、基準信号ＰＲＥＦの周期及び基準信号ＰＲＥＦと分周信号ＢＯＷとの位相差に対応した１６ｂｉｔの２進デジタルデータＤＤ１〜ＤＤ１８，ＤＥ１〜ＤＥ１８を生成する。
【０００４】
また、データ制御部４６は、データＤＤ，ＤＥに基づき、基準信号ＰＲＥＦと出力信号ＰＯＵＴの位相差を基準信号ＰＲＥＦの周期の１／２に制御するための１９ｂｉｔの制御データＤＭ１〜ＤＭ１９を生成する。除算器４８は、制御データＤＭを、外部から入力される除数データＤＶ１〜ＤＶ１０にて除算し、その除算結果を、小数点以上の除算値を表わす１８ｂｉｔの上位ｂｉｔデータＤＱ１〜ＤＱ１８と、小数点以下の除算値を表わす１０ｂｉｔの下位ｂｉｔデータＤＰ１〜ＤＰ１０とに分けて出力する。
【０００５】
データ分配回路５０は、データＤＰに対応した頻度でレベルが変化するセレクト信号ＣＤＳを出力すると共に、出力信号ＰＯＵＴを除数データＤＶにより分周したタイミングで分周信号ＢＯＷを出力し、更に後続のデータラッチ回路５２に対してデータのラッチタイミングを表わすタイミング信号ＤＬＳを出力する。データラッチ回路５２は、セレクト信号ＣＤＳ及びタイミング信号ＤＬＳを受け、タイミング信号ＤＬＳがハイレベルになったときに除算器４８から出力される上位ｂｉｔデータＤＱをラッチすると共に、セレクト信号ＣＤＳに応じてそのラッチデータＤＱ又はこれに「１」を加算したデータＤＱ＋１を、出力信号ＰＯＵＴの周期を表わす１８ｂｉｔの周波数制御データＣＤ１〜ＣＤ１８として出力する。
【０００６】
デジタル制御発振回路（ＤＣＯ）５４は、リングオシレータ４２から出力される多相クロックＲ１〜Ｒ１６を用いて、データラッチ回路５２からの周波数制御データＣＤに対応した周期の出力信号ＰＯＵＴを生成し、ＰＬＬ動作制御回路５６は、上記各部の動作タイミングを制御するようになっている。
即ち、デジタル制御発振回路５４は、周波数制御データＣＤの上位側データを内部のダウンカウンタにセットし、リングオシレータ４２の高速クロック信号に基づきダウンカウントすることで、逓倍クロック信号ＰＯＵＴの周期を得るようになっている。以上が、ＤＰＬＬ回路１００を構成している。そして、ＤＰＬＬ回路１００により生成された逓倍クロック信号ＰＯＵＴが、マイクロコンピュータなどのデジタル回路に動作用クロック信号として供給される。
【特許文献１】特開平７−２８３７２２号公報
【特許文献２】特開平８−２６５１１１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上記のようなシステムについて、デジタル回路の高速化を図る場合、ＤＰＬＬ回路１００に内蔵されるリングオシレータ４２のクロック周波数をより高くすることで対応しており、その周波数は、従来数１００ＭＨｚ程度であったものが近年ではＧＨｚオーダーに達している。その結果、デジタル制御発振回路５４内のダウンカウンタは、より高速のクロック信号に応じてダウンカウント動作することが要求されている。
【０００８】
しかしながら、一般に、カウンタは桁数が大きくなるのに伴い、桁上がり，桁下がりに要する時間のマージン（動作マージン）をより多く必要とする。従って、デジタル制御発振回路５４のリングオシレータ４２部分のみを改良し、ダウンカウンタ部分は従前のままである場合には、カウントクロック信号の周波数が高くなった分だけカウンタの動作マージンは縮小されてしまう。
【０００９】
更に、半導体デバイスの工程ばらつきや、電源電圧や温度の変動、基準クロック信号ＰＲＥＦの周波数ばらつきなども考慮すると、カウンタの動作マージンは更に小さくなり、桁数が大きなデータがセットされるとダウンカウンタのカウント動作が保障されなくなるおそれがある。その結果、逓倍クロック信号ＰＯＵＴの周波数がどのような値になるかが不明となり、上記クロック信号が供給されるデジタル回路の動作も保障されなくなってしまう。
【００１０】
本発明は上記事情に鑑みてなされたものであり、その目的は、リングオシレータが出力するクロック信号の周波数がより高くなった場合でも、逓倍クロック信号の周波数を安定した状態で出力することができる逓倍クロック信号出力回路を提供することにある。
【課題を解決するための手段】
【００１１】
請求項１記載の逓倍クロック信号出力回路によれば、計時手段にセットすべきデータの値が所定の桁数以上になると判定すると、データ置換手段が、前記データ値を前記所定の桁数で表現される値よりも小さくするように、処理データを固定値に置換する。すると、計時手段は、その固定値に基づいて決定されるデータに基づく計時を行うことで逓倍クロック信号の周期を生成する。
即ち、リングオシレータにより生成出力されるクロック信号の周波数がより高くなったことに応じて、動作マージンを確保するため計時手段の桁数のみを制限すると、当該にセットするデータが上記桁数を超えれば、以降の処理データが実際に計時された基準周期データから大きく外れた値になってしまう。そこで、データ置換手段が処理データを固定値に置換することで、上記事態の発生を事前に回避し、より小さな値の固定値に基づき逓倍クロック信号の周期を確実に決定することができる。
【００１２】
請求項２記載の逓倍クロック信号出力回路によれば、計時手段をダウンカウンタで構成するので、データ比較用のコンパレータ等を別途必要とすることなく、回路全体を小型に構成することができる。
【００１３】
請求項３記載の逓倍クロック信号出力回路によれば、データ置換手段は、置換データとして計時手段にオール「１」データをセットする。即ち、所定の桁数未満で最大の値を計時手段にセットすることで、逓倍クロック信号の周波数を、実際のデータ値により近い値に決定し、逓倍クロック信号が供給されるデジタル回路の動作を安定化させることができる。
【００１４】
請求項４記載の逓倍クロック信号出力回路によれば、データ置換手段は、基準周期データの値が所定の桁数以上となった場合は、基準周期データを固定値に置換する。従って、基準周期カウンタ以降に配置されるその他の回路が取り扱うデータが上記固定値のデータサイズに制限されるので、冗長な構成を極力排除することができる。
【００１５】
請求項５記載の逓倍クロック信号出力回路によれば、データ置換手段は、前記固定値をオール「１」データとするので、基準周期データを固定値に置換する場合についても、請求項２と同様の効果が得られる。
【発明を実施するための最良の形態】
【００１６】
（第１実施例）
以下、本発明の第１実施例について図１乃至図３を参照して説明する。尚、図６，即ち、特許文献１の構成と同一部分には同一符号を付して説明を省略し、以下異なる部分について説明する。図１に示すＤＰＬＬ回路（逓倍クロック信号出力回路）１は、パルス位相差符号化回路４４Ａ，並びにデジタル制御発振回路５４Ａの一部を構成するリングオシレータ２が、従来のＤＰＬＬ回路１００に使用されていたリングオシレータ４２よりも、高速なクロック信号を出力するものに置換されている。例えば、リングオシレータ４２が生成するクロック信号周波数が数１００ＭＨｚ程度であるのに対して、リングオシレータ２は１ＧＨｚ〜数ＧＨｚであるとする。
【００１７】
図３は、特許文献１の図１８相当図であり、デジタル制御発振回路５４Ａの内部構成を示すものである。ダウンカウンタ（計時手段）５４ｄＡは、リングオシレータ２の高速化に応じて動作マージンを確保するため、従来のダウンカウンタ５４ｄよりも桁数が２ビット削減されている。従って、ダウンカウンタ５４ｄＡには、ＣＤ１〜ＣＤ１６の上位データＣＤ６〜ＣＤ１６が与えられており、ダウンカウンタ５４ｄＡは、この１１ビットデータを、リングオシレータ２が生成する多相クロック信号の１つであるＲ１６によりダウンカウントするようになっている。即ち、デジタル制御発振回路５４Ａに入力されるデータのビット数自体が２ビット削減されている。
【００１８】
そして、本実施例では、データラッチ回路５２と、デジタル制御発振回路５４Ａとの間に、オーバーフロー防止回路（データ置換手段）３を挿入している。オーバーフロー防止回路３は、ダウンカウンタ５４ｄＡに与えるカウントデータが、実質的なオーバーフローとなることを防止するように、入力データＣＤ６〜ＣＤ１８の置換処理を行うための回路である。
【００１９】
ここで、上述のようにリングオシレータ２のクロック信号Ｒ１６が高速化したことに伴い、ダウンカウンタ５４ｄＡの動作マージンが十分に確保されるようにビット数を「１１ビット」に制限している。従って、本実施例では、データＣＤ６〜ＣＤ１８の値が「１２ビット以上」になっている場合は、ダウンカウンタ５４ｄＡのカウント動作が保障されないために「実質的なオーバーフロー」状態になる、と定義する。
【００２０】
図２は、オーバーフロー防止回路３の内部構成を示すものである。オーバーフロー防止回路３は、７個のＯＲゲート３ａ〜３ｇによって構成されている。但し、図２には、３ａ，３ｅ，３ｆ，３ｇのみ図示している。オーバーフロー防止回路３に対しては、データラッチ回路５２よりデータＣＤ１〜ＣＤ１８が与えられているが、下位データＣＤ１〜ＣＤ５は、そのままデジタル制御発振回路５４Ａに出力する。一方、上位データＣＤ６〜ＣＤ１６は、ＯＲゲート３ａ〜３ｆを介してデジタル制御発振回路５４Ａに出力される。
また、上位データＣＤ１７，ＣＤ１８は、ＯＲゲート３ｇの入力端子に夫々与えられており、ＯＲゲート３ｇの出力端子は、ＯＲゲート３ａ〜３ｆの他方の入力端子に共通に接続されている。
【００２１】
次に、本実施例の作用について説明する。オーバーフロー防止回路３が上述のように構成されていることで、デジタル制御発振回路５４Ａのダウンカウンタ５４ｄＡに与えられるデータＣＤ６〜ＣＤ１６は、入力データＣＤ１７，ＣＤ１８が何れも「０」である場合には、出力データＣＤ６〜ＣＤ１６の値は、ＯＲゲート３ａ〜３ｆを介してダウンカウンタ５４ｄＡにそのまま出力される。
【００２２】
また、データラッチ回路５２より与えられる入力データＣＤ１７，ＣＤ１８の少なくとも何れか一方が「１」であった場合には、ＯＲゲート３ｇ，ＯＲゲート３ａ〜３ｆを介してダウンカウンタ５４ｄＡに与えられるデータＣＤ６〜ＣＤ１６はオール「１」の固定値データに置換される。従って、ダウンカウンタ５４ｄＡは、常に１１ビットのデータ値をダウンカウントすることになり、そのカウント動作のマージンは確保される。そして、デジタル制御発振回路５４Ａは、ダウンカウンタ５４ｄＡのカウント動作に基づいて逓倍クロック信号ＰＯＵＴの周期を生成する。
【００２３】
即ち、データＣＤ１７，ＣＤ１８の少なくとも何れか一方が「１」になっている場合でも、ダウンカウンタ５４ｄＡには常に１１ビットのデータ値が与えられるためオーバーフローは防止される。また、上述の「実質的なオーバーフロー」の一例を示すと、データラッチ回路５２より与えられるデータＣＤ６〜ＣＤ１８の値が「１１ビット」に対して僅かにオーバーフローして下記の値を示した場合、
「０１０００００００００１１」（左側がＭＳＢ）
最上位の２ビットを削減しただけでは、
「××０００００００００１１」
となってしまう。この場合、以降の処理データは、実際にカウントされた基準クロック信号の周期データより大きく外れたものとなる。これに対して、下位データＣＤ６〜ＣＤ１６をオール「１」とすれば、実際のデータ値により近い値
「××１１１１１１１１１１１」
に置換されることになる。尚、その他の回路動作については、特許文献１に開示されている内容と全く同様である。
【００２４】
また、ダウンカウンタ５４ｄＡを１１ビットカウンタとして設計することで、最初から基準クロック信号ＰＲＥＦの周期をカウントする基準周期データ自体を上記ビット数に合わせて制限した上で、全体を設計することも想定される。しかしその場合、逓倍クロック信号ＰＯＵＴの周波数をより低く設定することについて制約が発生するため、本実施例では、途中の演算過程においてデータビット数を削減する構成を採用している。
【００２５】
以上のように本実施例によれば、ＤＰＬＬ回路１において、データラッチ回路５２より出力され、１１ビットのダウンカウンタ５４ｄＡに本来セットすべきデータ値のサイズが１２ビット以上になると、オーバーフロー防止回路３が、前記データ値を１１ビットデータに置換するようにした。
従って、リングオシレータ２により生成されるクロック信号Ｒ１６が高速化したことに対応して、ダウンカウンタ５４ｄＡが確実に動作するようその桁数を制限した場合でも、ダウンカウンタ５４ｄＡにセットするデータが実際にカウントされた基準クロック信号ＰＲＥＦの周期データから大きく外れた値になってしまうことを事前に回避し、より小さな値の固定値に基づき逓倍クロック信号ＰＯＵＴの周期を確実に決定することができる。
【００２６】
そして、オーバーフロー防止回路３は、置換データとしてダウンカウンタ５４ｄＡにオール「１」データをセットするので、データ値のサイズが１２ビット以上になった場合に、１１ビットで表現される最大値をダウンカウンタ５４ｄＡに与えて、逓倍クロック信号ＰＯＵＴの周波数を、実際のデータ値により近い値に決定し、逓倍クロック信号ＰＯＵＴが供給されるデジタル回路の動作を安定化させることができる。
また、ダウンカウンタ５４ｄＡを使用することで、データ比較用のコンパレータ等を別途必要とすることなく、回路全体を小型に構成することができる。
【００２７】
（第２実施例）
図４及び図５は本発明の第２実施例を示すものであり、図４は、図１相当図である。第２実施例のＤＰＬＬ回路４では、第１実施例のオーバーフロー防止回路３は使用しないが、パルス位相差符号化回路４４Ｂによって出力されるデータＤＤ，ＤＥのビット幅が１６ビットに制限されている。そして、以降に制限されたデータを受けるデータ制御部４６Ａ，除算器４８Ａ，データラッチ回路５２Ａにおいても、データＤＭ１〜ＤＭ１７，データＤＱ１〜ＤＱ１６，データＣＤ１〜ＣＤ１６のように、最上位２ビットを削除したデータを扱うようになっている。
【００２８】
図５は、特許文献１における図９相当図であり、パルス位相差符号化回路４４Ｂの内部構成を示すものである。第２実施例では、パルス位相差符号化回路４４Ｂの内部に、オーバーフロー防止回路５を配置している。パルス位相差符号化回路４４Ｂでは、１４ビットカウンタ（基準周期カウンタ）４４ｂがリングオシレータ２によって生成されるクロック信号Ｒ１６に基づきアップカウント動作を行なっており、そのカウントデータは、内部クロックＲＢの立上りエッジタイミングに基づき、ラッチ回路４４ｃ，４４ｅ（基準周期カウンタ）によりラッチされる。内部クロックＲＢは、逓倍クロック信号ＰＯＵＴを逓倍数により分周した信号ＢＯＷと、基準信号ＰＲＥＦとの論理和信号である。
【００２９】
ラッチ回路４４ｃ，４４ｅによりラッチされたデータは、パルスセレクタ・エンコーダ回路４４ａによりエンコードされる４ビットデータのＭＳＢ値に応じて、マルチプレクサ４４ｆにより何れか一方が選択される。そして、マルチプレクサ４４ｆにより選択されたデータに上記４ビットデータが付加されて、１８ビットの周期データＤＡが次段のラッチ回路４４ｇＡに出力される。即ち、周期データＤＡは、基準信号ＰＲＥＦの周期に応じて計測されるデータである。そして、第２実施例では、マルチプレクサ４４ｆとラッチ回路４４ｇＡとの間に、オーバーフロー防止回路５が挿入されている。
【００３０】
そして、オーバーフロー防止回路５は、周期データＤＡのデータ値が所定のビットサイズを超えた場合には、第１実施例のオーバーフロー防止回路３と同様に、下位ビットデータをオール「１」に置換したデータを出力する。第２実施例では、例えば周期データＤＡのデータ値が１７ビット以上となった場合に、後段のダウンカウンタ５４ｄＡが「実質的にオーバーフローする」と想定しているとする。従って、その際に、オーバーフロー防止回路５は、１６ビットのオール「１」データを出力することになる。
但し、実際にダウンカウンタ５４ｄＡが「オーバーフロー」状態になるかどうかは、逓倍データＤＶがどのような値になるかに応じて替わる。従って、「オーバーフロー」を判定するビット数は、想定される逓倍データＤＶの範囲に応じて適当な値を定めれば良い。
【００３１】
即ち、オーバーフロー防止回路５が次段のラッチ回路４４ｇＡに出力するデータは１６ビットであり、ラッチ回路４４ｇＢより出力され、ラッチ回路４４ｈＢ，減算器４４ｉＢ，ラッチ回路４４ｊＢを経由するデータＤＢ，ＤＣ，ＤＤ，ＤＥは、何れも１６ビットとなっている。その結果、上述したように、以降に扱われる各データＤＭ，ＤＱ，ＣＤは、第１実施例に対して最上位２ビットが削除されている。従って、デジタル制御発振回路５４Ａのダウンカウンタ５４ｄＡにセットされるデータサイズは、ＣＤ６〜ＣＤ１６の１１ビットとなる。
【００３２】
以上のように第２実施例によれば、オーバーフロー防止回路５は、カウンタ４４ｂによりカウントされ、ラッチ回路４４ｅ又は４４ｃによりラッチされた基準周期データＤＡが１７ビット以上となった場合は、基準周期データＤＡのデータ値を１６ビットのオール「１」に置換するので、以降に配置されるその他の回路が取り扱うデータが上記固定値のデータサイズに制限され、冗長な構成を極力排除することができる。
【００３３】
本発明は上記し又は図面に記載した実施例にのみ限定されるものではなく、以下のような変形が可能である。
ＤＰＬＬ回路１，４で各部が取り扱うデータサイズは一例であり、適宜変更して実施すれば良い。
データ置換手段が置換する固定値データはオール「１」に限ることなく、適当な値を適宜選択すれば良い。
また、データ置換手段を配置する位置は上記実施例に限ることなく、ダウンカウンタの「実質的なオーバーフロー」を防止するようにデータサイズを削減することができれば、どの位置に配置しても良い。例えば、データ制御部４６の出力側に配置することで、ＤＭ１〜１９を２ビット削減してＤＭ１〜１７としたり、除算器４８の出力側に配置することで、ＤＱ１〜１８を２ビット削減してＤＱ１〜１６としても良い。
データ置換手段は、特許文献２の構成についても同様に適用することが可能である。
計時手段は、アップカウンタで構成しても良い。
【図面の簡単な説明】
【００３４】
【図１】本発明の第１実施例であり、ＤＰＬＬ回路の全体構成を示す図
【図２】オーバーフロー防止回路の内部構成を示す図
【図３】デジタル制御発振回路の内部構成を示す図
【図４】本発明の第２実施例を示す図１相当図
【図５】パルス位相差符号化回路の内部構成を示す図
【図６】従来技術を示す図１相当図
【符号の説明】
【００３５】
図面中、１はＤＰＬＬ回路（逓倍クロック信号出力回路）、２はリングオシレータ、３はオーバーフロー防止回路（データ置換手段）、４はＤＰＬＬ回路（逓倍クロック信号出力回路）、５はオーバーフロー防止回路（データ置換手段）、４４ｂはカウンタ（基準周期カウンタ）、４４ｃ，４４ｅはラッチ回路（基準周期カウンタ）、５４ｄＡはダウンカウンタ（計時手段）を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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