(57)【要約】【課題】周波数の高いクロックを用いる事無く、小さな回路規模で実現でき、より細かい分解能で位相調整することができる位相調整回路及びフェイズロックドループ回路を提供する。【解決手段】入力される水平同期信号ＳＹＮＣ＿ＩＮは、位相シフト回路２１により位相調整データＣＫＰＨＡＳＥの上位２Ｂｉｔｓの値に応じてシフトされ、その出力によりアップダウンカウンタ２２はクロックＮＣＫＰをアップ及びダウンカウントして、逓倍回路３２等経てラッチ回路２３に出力し、ラッチ回路２３は、データイネーブル用パルスＥＮＣＫＰによりラッチして、位相調整出力ＨＤ＿ＳＩＧを出力する。【選択図】図８
2008067088.tif 000002
【特許請求の範囲】
【請求項１】
映像信号の同期信号に同期する第１のクロックのＮ（Ｎは２以上の整数）倍に設定される第２のクロックを用いて、該第２のクロックの周期を単位として、前記Ｎを超えるＭ（ＭはＮを超える整数）のステップ数で前記同期信号の位相に対して位相シフトした前記第１のクロックを生成するため、
入力される前記同期信号に対して前記第２のクロックを用いて、前記Ｍのステップ数までの位相調整指示値に応じた位相シフトした信号を生成する位相シフト回路と、前記位相シフトした信号に応じて前記第２のクロックをカウントするカウンタ回路と、前記カウンタ回路の出力に基づく信号をラッチするラッチ回路とを有し、
前記ラッチ回路から、前記第１のクロックの周期を単位とする時間分解能で、前記位相調整指示値に応じてＭ個の異なる信号波形を持った位相シフト調整出力信号を生成することを特徴とする位相調整回路。
【請求項２】
前記位相シフト調整出力信号は、フェイズロックドループ回路を構成する位相比較を行う位相比較器に入力され、前記位相比較器の出力信号に基づいて発振周波数が制御される電圧制御発振器の発振出力信号が前記第２のクロックとして前記位相シフト回路に入力され、前記フェイズロックドループ回路を動作状態に設定した場合には、前記位相調整回路は、前記位相調整指示値に応じて第２のクロックの周期より小さい時間を単位として、位相シフト量がそれぞれ異なる位相調整出力信号を出力することを特徴とする請求項１に記載の位相調整回路。
【請求項３】
前記カウンタ回路は、前記位相シフト信号における開始位相側では前記第２のクロックをアップカウントし、終了位相側では前記第２のクロックをダウンカウントするアップダウンカウンタにより構成されることを特徴とする請求項１または請求項２に記載の位相調整回路。
【請求項４】
前記Ｍが前記ＮのＰ（Ｐは２以上の整数）倍の場合には、前記カウンタ回路の出力信号の値をＰ倍にするＰ倍回路を有することを特徴とする請求項１から３の何れか１つの請求項に記載の位相調整回路。
【請求項５】
電圧制御発振器から出力されるクロックを分周器でＮ（Ｎは２以上の整数）分周してシステムクロックを生成すると共に、前記クロックを直接若しくは分周して第１の位相比較器で位相比較した信号で前記電圧制御発振器の発振周波数を制御する第１のフェイズロックドループ部と、
入力される映像信号の同期信号に対して位相調整回路により前記クロックの周期を単位として、前記Ｎを超えるＭ（ＭはＮを超える整数）のステップ数で位相シフトして生成される位相調整出力信号を、前記システムクロックから前記同期信号の周期に同期させるために生成される比較用信号とを第２の位相比較器で位相比較し、該位相比較の結果に基づいて生成されたアナログ波形の信号を前記第１の位相比較器に入力して、前記第１のフェイズロックドループ部の場合と共通の前記電圧制御発振器の発振周波数を制御する第２のフェイズロックドループ部と、
を備え、前記位相調整回路は、前記第１のクロックの周期を単位とする時間分解能で、前記Ｍ個の異なる信号波形を持った位相シフト調整出力信号を出力可能とすることを特徴とするフェイズロックドループ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力される映像信号の同期信号に同期してクロックの位相調整を行う位相調整回路及びフェイズロックドループ回路に関する。
【背景技術】
【０００２】
テレビジョン受像機等においては、入力される映像信号の同期信号となる水平同期信号に同期したシステムクロック等のクロックを生成するためにフェイズロックドループ回路（ＰＬＬ回路と略記）が広く採用される。  
また、ＰＬＬ回路を採用した場合、水平同期信号に同期したシステムクロックを生成する場合、そのシステムクロックの位相をさらに細かく調整する位相調整回路が、映像処理のコントラスト等の分解能を向上させる為に必要になる場合がある。  
例えば、特許文献１には、水平同期信号を逓倍した逓倍クロックを生成する第１のＰＬＬ回路と、水平同期信号に対する位相を逓倍クロックの周期単位で制御可能なパルスを発生する第１のパルス発生回路と、水平画面位置を一定に保つための第２のＰＬＬ回路を備えた位相シフト制御装置が開示されている。
【０００３】
この従来例は、より細かな分解能で水平画面位置を調整するため、逓倍クロックを生成する第１のＰＬＬ回路の他に、逓倍クロックの周波数をより高いものにすることなく、位相が異なる複数のシフトクロックを発生する多相クロック発生手段を第２のＰＬＬ回路を用いて形成している。  
このように複数のＰＬＬ回路をそれぞれ異なる電圧制御発振器（ＶＣＯと略記）を用いて構成した場合、単一のＶＣＯで形成した場合よりも回路規模が大きくなってしまう。このため、大規模集積回路（ＬＳＩ）等で位相調整回路やＰＬＬ回路を実現しようとした場合、そのコストが増大する。
【０００４】
従って、周波数の高いクロックを用いないで、しかも小さな回路規模で実現でき、より細かい分解能で位相調整することができる位相調整回路等が望まれる。
【特許文献１】特開２００１−１５７０８１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は上述した点に鑑みてなされたもので、周波数の高いクロックを用いる事無く、小さな回路規模で実現でき、より細かい分解能で位相調整することができる位相調整回路及びフェイズロックドループ回路を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一実施形態に係る位相調整回路は、映像信号の同期信号に同期する第１のクロックのＮ（Ｎは２以上の整数）倍に設定される第２のクロックを用いて、該第２のクロックの周期を単位として、前記Ｎを超えるＭ（ＭはＮを超える整数）のステップ数で前記同期信号の位相に対して位相シフトした前記第１のクロックを生成するため、入力される前記同期信号に対して前記第２のクロックを用いて、前記Ｍのステップ数までの位相調整指示値に応じた位相シフトした信号を生成する位相シフト回路と、前記位相シフトした信号に応じて前記第２のクロックをカウントするカウンタ回路と、前記カウンタ回路の出力に基づく信号をラッチするラッチ回路とを有し、前記ラッチ回路から、前記第１のクロックの周期を単位とする時間分解能で、前記位相調整指示値に応じてＭ個の異なる信号波形を持った位相シフト調整出力信号を生成することを特徴とする。
【０００７】
本発明の一実施形態に係るフェイズロックドループ回路は、電圧制御発振器から出力されるクロックを分周器でＮ（Ｎは２以上の整数）分周してシステムクロックを生成すると共に、前記クロックを直接若しくは分周して第１の位相比較器で位相比較した信号で前記電圧制御発振器の発振周波数を制御する第１のフェイズロックドループ部と、入力される映像信号の同期信号に対して位相調整回路により前記クロックの周期を単位として、前記Ｎを超えるＭ（ＭはＮを超える整数）のステップ数で位相シフトして生成される位相調整出力信号を、前記システムクロックから前記同期信号の周期に同期させるために生成される比較用信号とを第２の位相比較器で位相比較し、該位相比較の結果に基づいて生成されたアナログ波形の信号を前記第１の位相比較器に入力して、前記第１のフェイズロックドループ部の場合と共通の前記電圧制御発振器の発振周波数を制御する第２のフェイズロックドループ部と、を備え、前記位相調整回路は、前記第１のクロックの周期を単位とする時間分解能で、前記Ｍ個の異なる信号波形を持った位相シフト調整出力信号を出力可能とすることを特徴とする。
【発明の効果】
【０００８】
本発明によれば、周波数の高いクロックを用いる事無く、しかも小さな回路規模で実現でき、より細かい分解能で位相調整することができる。
【発明を実施するための最良の形態】
【０００９】
以下、図面を参照して本発明の実施例を説明する。  
図１は本発明の一実施形態に係るフェイズロックドループ回路（ＰＬＬ回路と略記）１の構成を示す。  
このＰＬＬ回路１は、同期分離回路２を介して水平同期信号が入力される位相調整回路３と、この位相調整回路３の出力信号が入力される水平ＰＬＬ回路４とを有する。  
同期分離回路２は、入力される映像信号から水平同期信号を分離して、この水平同期信号を位相調整回路３に出力する。  
この位相調整回路３は、位相調整データ信号入力端から入力される位相調整データＣＫＰＨＡＳＥに応じて、入力される水平同期信号に対して位相調整された位相調整出力ＨＤ＿ＳＩＧを出力する。なお、位相調整回路３に入力される水平同期信号を、図１等に示すようにＳＹＮＣ＿ＩＮにて示す。
【００１０】
位相調整データＣＫＰＨＡＳＥは、ユーザ等により位相調整しようとする位相調整指示値に対応して所定の範囲内で任意に選択設定できるデータであり、位相調整回路３は、このデータの値に対応した位相調整出力ＨＤ＿ＳＩＧを出力信号として出力する。  
この位相調整出力ＨＤ＿ＳＩＧは、水平同期信号に同期したシステムクロックＣＫＰを生成するように位相補正を行う水平ＰＬＬ回路４を構成する第１の位相比較器（図１中では第１のＰＤと略記）５の第１の入力端に入力される。  
この水平ＰＬＬ回路４は、共通の電圧制御発振器（ＶＣＯと略記）１１を用いて構成される第１のＰＬＬ回路部１４ａと、第２のＰＬＬ回路部１４ｂとを有する。  
第１のＰＬＬ回路部１４ａを構成する第１の位相比較器５の第２の入力端には、システムクロックＣＫＰを、カウントする水平カウンタ６の出力信号がランプ信号として入力される。  
そして、この第１の位相比較器５は、位相調整回路３により位相調整された位相調整出力ＨＤ＿ＳＩＧに対して、水平カウンタ６の出力信号の立ち下がり期間と位相調整出力ＨＤ＿ＳＩＧの中心期間の位相を比較し、比較して得られた位相誤差を、ローパスフィルタ（ＬＰＦと略記）７に出力する。
【００１１】
水平カウンタ６は、システムクロックＣＫＰの数を０からカウントし、映像信号の水平画素数程度となる所定のカウント数に至ると、自己リセットした後、再度０からカウントを繰り返す。従って、この水平カウンタ６の出力波形は、鋸波状となる。  
図２は第１の位相比較器５による位相調整の動作説明図を示す。第１の位相比較器５の第１の入力端には図２（Ａ）に示す位相調整出力ＨＤ＿ＳＩＧが入力され、第２の入力端には図２（Ｂ）に示す水平カウンタ６の出力信号が入力される。  
この第１の位相比較器５は、位相調整出力ＨＤ＿ＳＩＧのパルス幅よりも少し広く設定した図２（Ｃ）に示すゲート信号期間において水平カウンタ６の出力信号の立ち下がりエッジのタイミングにおいて位相調整出力ＨＤ＿ＳＩＧを（時間的に前後する）２つのパルス波形に分割する。そして、この第１の位相比較器５は、分割された２つのパルス波形の面積を比較し、その差分に相当する信号を位相誤差としてＬＰＦ７に出力する。
【００１２】
そして、水平ＰＬＬ回路４による水平ＰＬＬの補正動作により、この位相誤差が小さくなるように水平カウンタの出力信号の位相と、位相調整出力ＨＤ＿ＳＩＧの位相とが補正される。  
この水平カウンタ６の出力信号は、システムクロックＣＫＰをカウントして生成されるため、この第１の位相比較器５による位相誤差の検出は、システムクロックＣＫＰのクロック周期を単位とした時間分解能で行われる。  
なお、図２（Ａ）における位相調整出力ＨＤ＿ＳＩＧは、水平同期信号の立ち上がりエッジ部分と立ち下がりエッジ部分に位相調整データＣＫＰＨＡＳＥに対応した位相情報が付加された信号波形にされている。  
上記のように第１の位相比較器５による位相誤差の検出は、システムクロックＣＫＰのクロック周期を単位とした時間分解能で行われるため、位相調整出力ＨＤ＿ＳＩＧの信号波形が１Ｂｉｔのままであると、システムクロックＣＫＰのクロック周期より細かい位相シフトの検出が困難である。
【００１３】
そのため、本実施形態では、この位相調整出力ＨＤ＿ＳＩＧとして位相情報を付加した信号波形、つまり複数Ｂｉｔｓの情報を有する信号波形に設定する。  
そして、この位相情報は、位相調整データＣＫＰＨＡＳＥの値に応じて異なるように設定される。  
また、この位相情報は、後述するようにシステムクロックＣＫＰのクロック周期よりも高い、Ｎ倍の周波数（ここで、Ｎは２以上の整数、後述する具体例ではＮ＝４）の電圧制御発振器（ＶＣＯと略記）１１のクロックＮＣＫＰを用いて生成される。そして、位相調整出力ＨＤ＿ＳＩＧの信号波形は、システムクロックＣＫＰの１クロック周期を単位として、位相調整データＣＫＰＨＡＳＥの値に応じてそれぞれ異なるものが生成されることになる（後述する図９〜図１２）。また、水平ＰＬＬ回路４の水平ＰＬＬ補正動作を行わせることにより、この位相調整出力ＨＤ＿ＳＩＧは、図１４に示すようにＶＣＯ１１のクロックＮＣＫＰの周期よりも小さい時間単位で、水平同期信号から位相シフトしたものとなる。
【００１４】
上記ＬＰＦ７は、位相誤差の低域成分を抽出して次段のアナログ波形の正弦波発生器８に出力する。この正弦波発生器８は、アナログ波形の例えば正弦波を発生し、第２の位相比較器（図１中では第２のＰＤと略記）９の第１の入力端に出力する。
【００１５】
この第２の位相比較器９には、その第２の入力端には第２の分周器１０の出力信号が入力され、両入力端に入力される信号の位相比較を行う。そして、この第２の位相比較器９は、比較して得られた位相誤差の出力信号をＶＣＯ１１の発振制御入力端に印加する。
【００１６】
このＶＣＯ１１は、第２の位相比較器９の出力信号の位相誤差が０となる方向の発振周波数で発振する。このＶＣＯ１１の発振出力信号としてのクロックＮＣＫＰは、位相調整回路３と共に、第１の分周器１２及び第２の分周器１０とに出力される。  
この場合、ＶＣＯ１１、第２の分周器１０及び第２の位相比較器９は、第２のＰＬＬ回路部１４ｂを構成している。第１及び第２のＰＬＬ回路部１４ａ、１４ｂは共通のＶＣＯ１１を用いて形成される。  
第１の分周器１２は、ＶＣＯ１１から出力されるクロックＮＣＫＰを分周してシステムクロックＣＫＰを生成し、ＰＬＬ回路１の出力端からこのシステムクロックＣＫＰを（このＰＬＬ回路１を含む）映像信号処理用ＬＳＩに出力する。そして、このシステムクロックＣＫＰは、映像信号処理用ＬＳＩで使用されるシステムクロック（或いはメインクロック）となる。
【００１７】
また、このシステムクロックＣＫＰは、水平カウンタ６に出力されると共に、データイネーブルパルス発生器１３に出力される。このデータイネーブルパルス発生器１３は、このシステムクロックＣＫＰのデューティのみを変更してデータイネーブル用パルスＥＮＣＫＰを生成し、位相調整回路３に出力する。このデータイネーブル用パルスＥＮＣＫＰは、具体的には５０パーセントデューティのシステムクロックＣＫＰを２５パーセントデューティに変換したものであり、クロックＮＣＫＰに同期したパルス幅でＨｉｇｈとなる。  本実施形態においては、第１の位相比較器５→ＬＰＦ７→正弦波発生器８→第２の位相比較器９→ＶＣＯ１１→第１の分周器１２→水平カウンタ６→第１の位相比較器５のループにより第１のＰＬＬ回路部１４ａが形成される。  
この第１のＰＬＬ回路部１４ａは、位相調整回路３の出力信号に対して位相比較する構成のＰＬＬ回路である。
【００１８】
本実施形態においては、ＶＣＯ１１を第１のＰＬＬ回路部１４ａと第２のＰＬＬ回路部１４ｂとに共通して使用し、別々で構成する場合よりも小さな回路規模で実現できるようにしている。  
そして、水平ＰＬＬ回路４は、上述した位相情報を利用してアナログ波形の正弦波信号を生成し、この正弦波信号を第２の位相比較器９によりＶＣＯ１１のクロックＮＣＫＰを分周した信号と位相比較したその出力信号により、ＶＣＯ１１のクロックＮＣＫＰの発振周波数を制御することにより、位相調整データＣＫＰＨＡＳＥの値に応じて水平同期信号の位相から位相シフトしたシステムクロックＣＫＰを生成可能にする。  
図１に示すＰＬＬ回路１は、第１の位相比較器５で比較している水平カウンタ６の出力信号の立ち下がり期間と前記位相調整された同期信号の中心期間がほぼ一致するようにシステムクロックＣＫＰの周波数と位相が常に補正されるように制御する。
【００１９】
また、上述したように第１の位相比較器５ではシステムクロックＣＫＰの１クロック周期で位相補正するため、その１クロック周期以内の補正精度を必要とする位相調整分を第２の位相比較器９側において行い、この第２の位相比較器９の出力でＶＣＯ１１のクロック位相の補正を行うことにより、より詳細な位相補正を可能にしている。  
位相調整回路３は、入力される水平同期信号ＳＹＮＣ＿ＩＮを、ユーザ等から位相調整指示される位相調整指示される位相調整データＣＫＰＨＡＳＥの値に応じてＶＣＯ１１のクロックＮＣＫＰを単位とした位相情報を付加する。そして、この位相調整回路３は、水平ＰＬＬ回路４の水平ＰＬＬの補正動作によって、位相調整データＣＫＰＨＡＳＥの値に応じて、入力される水平同期信号ＳＹＮＣ＿ＩＮから位相シフトした出力信号を出力する。
【００２０】
このように位相調整回路３は、入力される１Ｂｉｔの水平同期信号ＳＹＮＣ＿ＩＮに対して、位相調整データＣＫＰＨＡＳＥの値に応じて、その信号波形の両端に位相情報を付加して、複数Ｂｉｔｓの位相調整出力ＨＤ＿ＳＩＧを生成する。換言すると、位相調整回路３は、入力される水平同期信号ＳＹＮＣ＿ＩＮに対して、位相調整データＣＫＰＨＡＳＥの値に応じたオフセット情報を付加する。  
また、図１に示すＰＬＬ回路１においては、水平ＰＬＬの補正動作を行わせる、つまり図１のように閉ループの動作状態に設定することにより、位相調整出力ＨＤ＿ＳＩＧに対して第１のＰＬＬ回路部１４ａが動作し、さらに第２のＰＬＬ回路部１４ｂも動作することにより、位相調整データＣＫＰＨＡＳＥの値に応じて、位相調整されたシステムクロックＣＫＰを生成できるようになる。  
次に本実施形態に係る位相調整回路３の構成を説明する前に、この位相調整回路３を構成するための原型となる参考例の位相調整回路３′の構成を説明する。図３は、この参考例の位相調整回路３′の構成を示す。
【００２１】
なお、この位相調整回路３′を用いた参考例のＰＬＬ回路は、図１のＰＬＬ回路１において、位相調整回路３部分のみを位相調整回路３′に置換したものと同じ構成である。    この位相調整回路３′は、システムクロックＣＫＰの１クロックに対してその位相調整ステップを、例えば４ステップ分行える位相調整回路である。  
そして、この４ステップ分に対応して、この位相調整回路３′で使用されるＰＬＬ回路におけるＶＣＯ１１のクロックＮＣＫＰは、システムクロックＣＫＰの４倍（ステップ数倍）の周波数、であり、データイネーブルパルスＥＣＫＰはシステムクロックＣＫＰと同じ周波数となっている。  
これに対して、後述する構成の位相調整回路３は、図３の位相調整回路３′で使用されるＶＣＯ１１のクロックＮＣＫＰをそのまま（周波数を高くすることなく）用いて、その倍のステップ数（つまり８）の位相調整を可能にする。つまり、後述する位相調整回路３は、この参考例の位相調整回路３′に加減算回路等を付加して、同じＶＣＯ１１のクロックＮＣＫＰのままで、より詳細に位相調整を可能とするものである。
【００２２】
図３に示すように位相調整回路３′は、入力される水平同期信号ＳＹＮＣ＿ＩＮに対して、位相調整データＣＫＰＨＡＳＥに応じて位相シフトする位相シフト回路２１を有する。  
この位相シフト回路２１には、上記のように位相調整データＣＫＰＨＡＳＥが入力されると共に、ＶＣＯ１１のクロックＮＣＫＰが入力される。  
そして、この位相シフト回路２１は、入力される水平同期信号（ここでは正極性）ＳＹＮＣ＿ＩＮを位相調整データ信号（ＣＫＰＨＡＳＥ）の値に応じてクロックＮＣＫＰの立ち上がり位相毎に４ステップの位相シフトを行う。この位相シフトした１Ｂｉｔのシフト出力ＤＬＳＹＮＣは、アップダウンカウンタ２２に入力される。  
位相調整データＣＫＰＨＡＳＥは、２Ｂｉｔｓであり、ユーザは、位相調整データＣＫＰＨＡＳＥのデータ値を００、０１、１０、１１と変化させると、シフト出力ＤＬＳＹＮＣの位相は、入力される水平同期信号ＳＹＮＣ＿ＩＮの位相に対し、クロックＮＣＫＰの立上り位相が１クロック分づつ遅れる方向に変化する（図４及び図５参照）。
【００２３】
アップダウンカウンタ（図３中等ではＵ／Ｄカウンタと略記）２２は、位相シフトされたシフト出力ＤＬＳＹＮＣの信号の開始位相時（シフト出力ＤＬＳＹＮＣがＬｏｗからＨｉｇｈとなった時）にはクロックＮＣＫＰを０から４までカウントアップし、終了位相まで４の値を保持する。図３では、４を保持する機能を４でリミットするリミッタで示す。  また、このアップダウンカウンタ２２は、終了位相時（シフト出力ＤＬＳＹＮＣがＨｉｇｈからＬｏｗになった時）には４から０までカウントダウンし、次の開始位相まで０の値を保持する。そして、このアップダウンカウンタ２２は、３Ｂｉｔｓのカウントした出力ＣＴＲをラッチ回路２３に出力する。  
ラッチ回路２３は、システムクロックＣＫＰからデューティのみ変更したデータイネーブル用パルスＥＮＣＫＰがＨｉｇｈとなる期間にアップダウンカウンタ２２の出力ＣＴＲの値をラッチすることで、位相情報を付加した３Ｂｉｔｓの位相調整出力ＨＤ＿ＳＩＧを生成する。
【００２４】
そして、後述する（図６参照）ようにこのデータイネーブル用パルスＥＮＣＫＰのクロック周期、つまりシステムクロックＣＫＰのクロック周期を時間単位として、位相調整データＣＫＰＨＡＳＥのデータ値に応じて互いに異なる信号波形の位相調整出力ＨＤ＿ＳＩＧを生成する。なお、ＶＣＯ１１のクロックＮＣＫＰは、ラッチ回路２３にも印加される。  
図３に示した位相調整回路３′単独での動作を分かり易く説明する為に、水平ＰＬＬ回路４での位相補正を無視した場合において、図４及び図５は各部の動作波形図を示す。より具体的には、図４は位相調整データＣＫＰＨＡＳＥのデータが００と０１の時の動作波形図、図５は位相調整データＣＫＰＨＡＳＥのデータが１０と１１の時の動作波形図をそれぞれ示す。
【００２５】
また、図４等において、データイネーブル用パルスＥＮＣＫＰがＨｉｇｈとなる期間を斜線で示している。そして、ラッチ回路２３による（アップダウンカウンタ２２の）出力ＣＴＲに対するデータ取り込み及びラッチ回路出力、つまり位相調整出力ＨＤ＿ＳＩＧの関係をより分かり易くなるように示す。  
図４と図５に示すように、位相調整データＣＫＰＨＡＳＥの値に応じて、位相シフト回路２１は、入力される水平同期信号ＳＹＮＣ＿ＩＮに対し、システムクロックＣＫＰの１／４周期でシフトしたシフト出力ＤＬＳＹＮＣを、アップダウンカウンタ２２に出力する。  
そして、シフト出力ＤＬＳＹＮＣがＨｉｇｈになるその信号の開始位相時に、アップダウンカウンタ２２は、クロックＮＣＫＰをアップカウントする。また、このシフト出力ＤＬＳＹＮＣがＬｏｗになるその信号の終了位相時に、アップダウンカウンタ２２は、クロックＮＣＫＰをダウンカウントする。そして、このアップダウンカウンタ２２の出力ＣＴＲは、ラッチ回路２３に入力される。
【００２６】
ラッチ回路２３は、データイネーブル用パルスＥＮＣＫＰで、出力ＣＴＲをラッチする。そして、このラッチ回路２３は、その出力端から４ステップの位相情報が変化した位相調整出力ＨＤ＿ＳＩＧを出す。  
なお、図４における下側部分、つまり位相調整データＣＫＰＨＡＳＥのデータが０１の時におけるラッチ回路２３により、出力ＣＴＲから位相調整出力ＨＤ＿ＳＩＧが生成される様子を○印及び矢印で示している。  
開始位相時においては出力ＣＴＲにおける○印で示す０、１、４の値は、データイネーブル用パルスＥＮＣＫＰにおける斜線で示すＨｉｇｈとなる期間に、矢印で示すようにその立ち下がりエッジで次の立ち下がりエッジになるまでの期間、ラッチ回路２３に取り込まれ、その値を出力する状態で保持する。
【００２７】
また、終了位相時においては出力ＣＴＲにおける○印で示す４、３、０の値は、データイネーブル用パルスＥＮＣＫＰにおける斜線で示すＨｉｇｈとなる期間に、矢印で示すようにその立ち下がりエッジで次の立ち下がりエッジになるまでの期間、ラッチ回路２３に取り込まれ、その値を出力する状態で保持する。  
図４及び図５のタイミングチャートにおける最終的に生成される位相調整出力ＨＤ＿ＳＩＧを図６に示す。  
図６に示すように位相調整データＣＫＰＨＡＳＥのデータが００，０１，１０，１１に応じてシステムクロックＣＫＰのクロック周期を単位として、位相調整出力ＨＤ＿ＳＩＧは、その信号波形が４ステップ数（システムクロックＣＫＰに対するＶＣＯ１１のクロックＮＣＫＰの４倍となる値分）異なる。
【００２８】
図４、図５（及び図６）は、図１のＰＬＬ回路１における水平ＰＬＬ補正の動作を無視した場合である。水平ＰＬＬの補正動作を行わせることによって、前記４ステップの位相情報変化が、第１及び第２のＰＬＬ回路部１４ａ、１４ｂの閉ループによりＶＣＯ１１のクロック位相を補正することで、システムクロックＣＫＰの位相を１／４周期ステップで調整することになる。  
また、水平ＰＬＬ回路４の位相補正がかかった場合は、第１の位相比較器５や第２の位相比較器９の位相比較による位相誤差検出による位相補正の作用により、図７に示すように、位相調整出力ＨＤ＿ＳＩＧの波形は、位相調整データＣＫＰＨＡＳＥのデータがいずれの場合においても、図４の位相調整データＣＫＰＨＡＳＥが００の時の波形と同等となる。  
なお、位相調整データＣＫＰＨＡＳＥのデータが００の場合の位相調整出力ＨＤ＿ＳＩＧの信号波形は、その信号波形の中央に関して左右対称である。そして、水平ＰＬＬ回路４の位相補正がかかった場合にも、その位相状態を保持する。これに対して、他の位相調整出力ＨＤ＿ＳＩＧは、その信号波形がその中央値に介して左右（或いは面積が）対称でなく、水平ＰＬＬ回路４の位相補正により位相補正される。
【００２９】
図６は、水平ＰＬＬの補正の動作の様子も示す。図６における位相調整データＣＫＰＨＡＳＥのデータが０１の場合の位相調整出力ＨＤ＿ＳＩＧの波形は、位相調整データＣＫＰＨＡＳＥのデータが００の場合とは２点鎖線で示す部分が異なっている。  
つまり、位相調整データＣＫＰＨＡＳＥのデータが０１の場合は、００の場合に比較して位相調整出力ＨＤ＿ＳＩＧの波形は、左端側では４ステップ数におけるその１ステップ幅となる１レベル分だけ低く、右端側では１レベル分だけ大きくなっている。  
そして、このずれは水平ＰＬＬ回路４により、位相調整出力ＨＤ＿ＳＩＧの波形をＶＣＯ１１のクロックＮＣＫＰ分だけ左側（位相を進める側）に位相シフトさせる作用が働く。この位相シフトの作用後は、位相調整出力ＨＤ＿ＳＩＧの波形は、位相シフトを除けば位相調整データＣＫＰＨＡＳＥのデータが００の場合と同じになる。
【００３０】
また、図６の２点鎖線で示すように位相調整データＣＫＰＨＡＳＥのデータが１０の場合は、００の場合に比較して位相調整出力ＨＤ＿ＳＩＧの波形は、左端側では２レベル分だけ低く、右端側では２レベルだけ大きくなっている。  
従って、この場合には、位相調整データＣＫＰＨＡＳＥのデータが０１の場合からさらにＶＣＯ１１のクロックＮＣＫＰ分だけ左側に位相シフトさせる作用が働く。  
さらに位相調整データＣＫＰＨＡＳＥのデータが１１の場合は、００の場合に比較して位相調整出力ＨＤ＿ＳＩＧの波形は、左端側では３レベル分だけ低く、右端側では３レベル分だけ大きくなっている（２点鎖線では示していない）。  
そして、この場合には、位相調整データＣＫＰＨＡＳＥのデータが１０の場合からさらにＶＣＯ１１のクロックＮＣＫＰ分だけ左側に位相シフトさせる作用が働くことになる。  図３に示した参考例の位相調整回路３′を用いて、位相調整のステップ数を整数倍で増大させたい場合には、システムクロックＣＫＰの周波数に対するＶＣＯ１１のクロックＮＣＫＰの周波数の比率を整数倍で増大させる必要がある。  
例えば、参考例における４ステップの位相調整を８ステップの位相調整にするには、クロックＮＣＫＰの周波数をシステムクロックＣＫＰの周波数の８倍にしなければならない。  
現状の映像信号処理用ＬＳＩではＶＣＯ１１の発振周波数は４００ＭＨｚ程度であるが、上記のようにステップ数を４ステップからその２倍にする場合はＶＣＯ１１の発振周波数として８００ＭＨｚが必要となり、ＶＣＯ１１の性能や精度の低下、及び耐外乱性能の低下を招く。  
このため、参考例の場合と同じＶＣＯ１１の発振周波数のままで、その位相調整ステップ数を２倍にすることができると、ＶＣＯ１１の性能や耐外乱性能の低下を防止できることになる。また、小さな回路規模で映像信号処理用ＬＳＩを製造でき、低コスト化することが可能となる。
【００３１】
以下、図３の参考例の位相調整回路３′を改善した本実施形態に係る位相調整回路３の構成等を説明する。図８は、本実施形態に係る位相調整回路３を示す。  
図８の位相調整回路３は、その構成要素となる位相シフト回路２１とアップダウンカウンタ２２及びラッチ回路２３は、図３の参考例の場合と同じものである。  
ここでは、上記のように位相調整ステップが８ステップ数の位相調整回路として説明する。そして、図１４に示すようにＶＣＯ１１のクロックＮＣＫＰのクロック周期よりも小さい（この場合には、その半分の）位相シフトした位相調整出力ＨＤ＿ＳＩＧを生成可能にすることになる。  
図８の構成においては、位相シフト回路２１とアップダウンカウンタ２２に入力されるＶＣＯ１１のクロックＮＣＫＰは、システムクロックＣＫＰの４倍（ステップ数倍）の周波数であり、またラッチ回路２３に印加されるデータイネーブルパルスＥＣＫＰは、システムクロックＣＫＰと同じ周波数となる。  
位相シフト回路２１は、入力される水平同期信号（ここでは正極性）ＳＹＮＣ＿ＩＮを位相調整データＣＫＰＨＡＳＥの値に応じてクロックＮＣＫＰの立ち上がり位相毎に４ステップ（ここは８ステップではない）の位相シフトを行う。
【００３２】
図８に示すように本実施形態では、８ステップ分の位相調整を行うため、位相調整データＣＫＰＨＡＳＥは、３Ｂｉｔｓのデータであり、その上位２Ｂｉｔｓが位相シフト回路２１に印加される。  
そして、この位相シフト回路２１は、図３の参考例の場合（この場合には位相調整データＣＫＰＨＡＳＥは、２Ｂｉｔｓのデータである）と同様に、位相シフトした１Ｂｉｔのシフト出力ＤＬＳＹＮＣをアップダウンカウンタ２２に出力する。  
つまり、３Ｂｉｔｓの位相調整データＣＫＰＨＡＳＥにおけるその上位２Ｂｉｔのデータが位相シフト回路２１に入力され、そのデータが００、０１、１０、１１と変化すると、シフト出力ＤＬＳＹＮＣの位相は、入力される水平同期信号ＳＹＮＣ＿ＩＮの位相に対し、クロックＮＣＫＰの立上り位相がその１クロック分づつに遅れる方向に変化する。
【００３３】
また、アップダウンカウンタ２２は、位相シフトされたシフト出力ＤＬＳＹＮＣの信号の開始位相では０から５までアップカウントし、終了位相まで５を保持する。図７では、５を保持する機能を５でリミットするリミッタで示している。  
また、このアップダウンカウンタ２２は、終了位相では５から０までダウンカウントし、開始位相まで０を保持する。  
また、上記位相調整データＣＫＰＨＡＳＥの下位１Ｂｉｔのデータと位相シフト回路２１のシフト出力ＤＬＳＹＮＣとは、排他的ＯＲ回路（ＥＸ−ＯＲと略記）３１に入力される。  
また、図３の位相調整回路３′では、アップダウンカウンタ２２の出力ＣＴＲは、ラッチ回路２３に入力される構成であったが、図７の位相調整回路３の場合には、さらに逓倍回路３２、減算回路３３、第１リミッタ回路３４、切換え回路（図８中ではＳＷと略記）３５、第２リミッタ回路３６とが追加された構成となっている。
【００３４】
図８に示す位相調整回路３は、図３の位相調整回路３′において、加減算回路等の簡単な回路要素を付加する変更で実現でき、小規模の設計変更による簡単な回路構成で製造することができるようにしている。従って、この位相調整回路３は、低コストで実現可能になる。また、この位相調整回路３の場合と同様に図１のＰＬＬ回路１も小規模かつ低コストで製造できることになる。  
図８に示すようにアップダウンカウンタ２２の出力ＣＴＲは、逓倍回路３２に入力される。この逓倍回路３２は、この出力ＣＴＲの値を２倍にした出力ＣＴＲ２を、切換え回路３５の一方の入力端に出力する。  
なお、この逓倍回路３２の代わりにアップダウンカウンタ２２の出力ＣＴＲを加算して出力する加算回路により構成することもできる。また、ここでは、２倍にする例であるが、Ｐ倍にする場合にはＰ入力の加算回路を採用すれば良い。
【００３５】
この逓倍回路３２の出力ＣＴＲ２は、減算回路３３に入力され、この減算回路３３は出力ＣＴＲ２から１を減算して、第１のリミッタ回路３４に出力する。この第１のリミッタ回路３４は、減算回路３３の減算処理により、その値が０以下の場合には０にリミットする。第１のリミッタ回路３４の出力信号ＣＴＲ２＿ＬＩＭは、切換え回路３５の他方の入力端に入力される。  
切換え回路３５は、ＥＸ−ＯＲ３１の出力により切換が制御される。  
このＥＸ−ＯＲ３１は、位相調整データＣＫＰＨＡＳＥの下位１Ｂｉｔを取り出した信号と、位相シフト回路２１のシフト出力ＤＬＳＹＮＣとのＥＸ−ＯＲ（排他的論理和）を取った出力を生成する。そして、この出力は選択信号として、切換え回路３５の２入力の内の１つを選択する。
【００３６】
具体的には、位相シフト回路２１のシフト出力ＤＬＳＹＮＣが１（Ｈｉｇｈ）の時（つまり、アップダウンカウンタ２２がアップカウントする時）には、位相調整データＣＫＰＨＡＳＥが０（Ｌｏｗ）なら、一方の入力端に入力される逓倍回路３２の出力ＣＴＲ２を選択し、１なら、他方の入力に入力した第１のリミッタ回路３４の出力ＣＴＲ２＿ＬＩＭを選択する。  
逆に、位相シフト回路２１のシフト出力ＤＬＳＹＮＣが０の時（つまり、アップダウンカウンタ２２がダウンカウントする時）には、位相調整データＣＫＰＨＡＳＥが０なら、他方の入力端に入力される第１のリミッタ回路３４の出力ＣＴＲ２＿ＬＩＭを選択し、１なら、一方の入力端に入力される逓倍回路３２の出力ＣＴＲ２を選択する。なお、このＥＸ−ＯＲ３１の代わりに１Ｂｉｔの加算回路を用いても良い。
【００３７】
切換え回路３５により選択された出力は、第２のリミッタ回路３６に入力され、この第２のリミッタ回路３６は８以上の値を８にリミットした出力ＣＴＲ２＿ＬＩＭ２を、ラッチ回路２３に出力する。  
ラッチ回路２３は、システムクロックＣＫＰからデューティのみ変更したデータイネーブル用パルスＥＮＣＫＰのＨｉｇｈ期間に、第２のリミッタ回路３６の出力ＣＴＲ２＿ＬＩＭ２の値をラッチすることで、位相情報が付加された３Ｂｉｔｓの位相調整出力ＨＤ＿ＳＩＧを生成する。  
次に本実施形態に係る位相調整回路３の動作を説明する。参考例の動作説明と同様に、図８の位相調整回路３単独での動作を分かり易くする為に、まず水平ＰＬＬの補正動作を無視した場合における動作を説明する。
【００３８】
図９〜図１２は、このように水平ＰＬＬの位相補正の動作を無視した場合における位相調整データＣＫＰＨＡＳＥのデータが０００〜１１１の時の動作波形図をそれそれ示す。  位相シフト回路２１は、参考例の場合と同様に入力される水平同期信号ＳＹＮＣ＿ＩＮに対し、位相調整データＣＫＰＨＡＳＥの値（但し３Ｂｉｔｓにおける上位２Ｂｉｔｓ）に応じて、システムクロックＣＫＰの１／４周期でシフトしたシフト出力ＤＬＳＹＮＣを出力する。  
上述したようにこのシフト出力ＤＬＳＹＮＣは、参考例の場合と同じ出力信号となる。  このシフト出力ＤＬＳＹＮＣに対して、以下に説明するようにアップダウンカウンタ２２によるカウント処理、逓倍回路３２による逓倍処理等と共に、位相調整データＣＫＰＨＡＳＥの下位１Ｂｉｔにより、複数の出力の選択等を行うことで、参考例の場合の４ステップ数の位相調整出力ＨＤ＿ＳＩＧからその２倍の８ステップ数の位相調整出力ＨＤ＿ＳＩＧを生成可能にする。
【００３９】
この場合、参考例の場合と同様に位相調整データＣＫＰＨＡＳＥにおける上位２Ｂｉｔｓの値を用いて位相シフト回路２１でシフト出力ＤＬＳＹＮＣを生成し、このシフト出力ＤＬＳＹＮＣに対してアップダウンカウンタ２２により、クロックＮＣＫＰをカウントする等して、図９〜図１２に示すように位相調整出力ＨＤ＿ＳＩＧを生成にする。  
より詳細に説明すると、上記位相シフト回路２１のシフト出力ＤＬＳＹＮＣが入力されるアップダウンカウンタ２２は、その開始位相時には０から５までアップカウントし、終了位相時には５から０までダウンカウントする。  
このアップダウンカウンタ２２の出力ＣＴＲは、逓倍回路（より具体的には２倍回路）３２により、その値が２倍にされる。この２倍の処理は、参考例の２倍のステップ数の信号波形を生成するために行われる。  
また、２倍にした場合における偶数ステップの他にその間の奇数ステップの信号波形を生成するために、減算回路３３等による処理が行われる。
【００４０】
また、位相調整データＣＫＰＨＡＳＥにおける下位１Ｂｉｔの値を用いて、逓倍回路３２の出力ＣＴＲ２と、第１リミッタ回路３４の出力ＣＴＲ１＿ＬＩＭとを切り換えて切り換え回路３５の出力側に出力する。  
この場合、位相シフト回路のシフト出力ＤＬＳＹＮＣがＨｉｇｈの場合とＬｏｗの場合とで切り換えるために、位相調整データＣＫＰＨＡＳＥにおける下位１Ｂｉｔの値と位相シフト回路のシフト出力ＤＬＳＹＮＣとをＥＸ−ＯＲ３１を通した出力で切り換える。    例えば、図９の中央付近に示すように、位相調整データＣＫＰＨＡＳＥが０００の場合には、ＥＸ−ＯＲ出力は、位相シフト回路のシフト出力ＤＬＳＹＮＣがＨｉｇｈとなる期間ではＨｉｇｈ（１）となり、この期間では切り換え回路３５が逓倍回路３２の出力ＣＴＲ２を選択して出力させるように切り換え、逆にＬｏｗ（０）となる場合には、第１リミッタ回路３４の出力ＣＴＲ１＿ＬＩＭを選択して出力させる。
【００４１】
そして、切り換え回路３５の出力は、第２のリミッタ回路３６において、８以上の値は８にリミットされた後、ラッチ回路２３に出力される。このラッチ回路２３は、データイネーブル用パルスＥＮＣＫＰによりラッチされて、このラッチ回路２３から８ステップで位相情報が変化する位相調整出力ＨＤ＿ＳＩＧが出力される。  
よって、前記８ステップの位相情報変化が、図１の第２の位相比較器９ループにおけるＶＣＯのクロック位相を補正することで、システムクロックＣＫＰの位相を１／８の周期ステップで調整することになる。  
また、図１３は水平ＰＬＬの補正の動作を無視した場合における位相調整データＣＫＰＨＡＳＥのデータが０００、０１０，１００，１１０の４個の位相調整出力ＨＤ＿ＳＩＧをそれそれ示す。
【００４２】
次に水平ＰＬＬの補正がかかった場合、第１の位相比較器５や第２の位相比較器９のループの作用により、図１４に示すように、位相調整出力ＨＤ＿ＳＩＧは、位相調整データＣＫＰＨＡＳＥのデータ（０００〜１１１）の値に応じてクロックＮＣＫＰの１／２，つまりシステムクロックＣＫＰのクロック周期の１／８づつずれる。またその信号波形は、位相調整データＣＫＰＨＡＳＥが０００の時か００１の信号波形と同等となる。なお、図１４では位相調整データＣＫＰＨＡＳＥのデータが０００〜１１１まで変化した場合を簡潔に表示するため、位相調整データＣＫＰＨＡＳＥの値に応じて位相調整回路３に入力される水平同期信号ＳＹＮＣ＿ＩＮ側の位相をシフトした表示形態で示している。  
水平ＰＬＬの補正がかかった場合において、位相調整データＣＫＰＨＡＳＥが０００の時には、位相調整出力ＨＤ＿ＳＩＧは、左右対称な信号波形ではないが、水平ＰＬＬの補正が行われない場合から位相シフトしない信号波形となる。
【００４３】
水平ＰＬＬの補正がかからない場合からかかった場合の動作を図１３を参照して説明する。図１３に示すように位相調整データＣＫＰＨＡＳＥのデータが０１０の時の位相調整出力ＨＤ＿ＳＩＧの信号波形は、その上に示す位相調整データＣＫＰＨＡＳＥのデータが０００の場合の位相調整出力ＨＤ＿ＳＩＧの波形と比べて２点鎖線で示す部分が異なっている。  
つまり、位相調整データＣＫＰＨＡＳＥのデータが０１０の場合は、０００の場合に比較して位相調整出力ＨＤ＿ＳＩＧの信号波形は、左端側では８ステップ数におけるその２ステップ幅となる２レベル分だけ低く、右端側では２レベル分だけ大きくなっている。    そして、このずれは水平ＰＬＬ回路４により、位相調整出力ＨＤ＿ＳＩＧの波形をＶＣＯ１１の１クロックＮＣＫＰ分だけ左側（位相を進める側）に位相シフトさせる作用が働く。この位相シフトの作用後は、位相調整出力ＨＤ＿ＳＩＧの信号波形は、位相シフトを除けば位相調整データＣＫＰＨＡＳＥのデータが０００の場合と同じになる。  
なお、図６の場合には、信号波形の最大レベルは４であったので両端での１レベルの差異に対して、１クロックＮＣＫＰ分の位相シフトが発生したが、図１３の場合には最大レベルが８であるため、図６の２倍のレベル差で１クロックＮＣＫＰ分の位相シフトが発生することになる。
【００４４】
位相調整データＣＫＰＨＡＳＥのデータが１００、１１０の場合は、水平ＰＬＬ回路４の水平ＰＬＬ動作により、２及び３クロックＮＣＫＰ分の位相シフトが発生する状態になる。  
なお、位相調整データＣＫＰＨＡＳＥのデータが００１の場合の位相調整出力ＨＤ＿ＳＩＧは、図１４に示すように位相調整データＣＫＰＨＡＳＥのデータが０００の場合から１／２クロックＮＣＫＰ分の位相シフトが発生する。この場合の位相調整出力ＨＤ＿ＳＩＧの信号波形は、位相調整データＣＫＰＨＡＳＥのデータが０００の場合と両端で１レベル分づつ異なった波形となる。  
そして、位相調整データＣＫＰＨＡＳＥのデータが０１１、１０１、１１１の場合は、水平ＰＬＬ回路４の水平ＰＬＬ動作により、１，２、３クロックＮＣＫＰ分の位相シフトが発生して位相調整データＣＫＰＨＡＳＥのデータが００１の場合の位相調整出力ＨＤ＿ＳＩＧの信号波形になる。
【００４５】
このように本実施形態に係る位相調整回路３によれば、小規模かつ簡単な回路構成で、システムクロックＣＫＰの周波数に対するＶＣＯ１１の発振出力信号となるクロックＮＣＫＰの周波数の比率を増大させずに、位相調整のステップ数を増大させることができる。従って、低コストで位相調整回路３やＰＬＬ回路１をＬＳＩ化する等して製造することができる。  
なお、参考例の位相調整回路３′から位相調整ステップ数をＰ倍に増大させる場合には、逓倍回路３２の逓倍数をＰにすることで実現できる。  
このようにすることで、参考例の位相調整ステップ数を逓倍回路３２によりＰ倍に増大でき、システムクロックのデューティ変化を行うことなく、所望とする位相調整ステップ精度の精度を確保できる。
【００４６】
なお、上述したアップダウンカウンタ２２の代わりに通常の（アップ）カウンタを２個用いるようにしても良い。この場合、開始位相側では一方の第１のカウンタでカウントし、終了位相側では他方の第２のカウンタでカウントし、第１のカウンタの出力値から第２のカウンタの出力値を減算回路で減算する構成にすれば良い。
【図面の簡単な説明】
【００４７】
【図１】本発明の一実施形態に係るＰＬＬ回路の構成を示すブロック図。
【図２】第１の位相比較器による位相比較の動作の説明図。
【図３】参考例の位相調整回路の構成を示すブロック図。
【図４】参考例の位相調整回路において水平ＰＬＬの補正を行わない状態で、位相調整データが００と０１の場合における各部の動作を示すタイミングチャート。
【図５】参考例の位相調整回路において水平ＰＬＬの補正を行わない状態で、位相調整データが１０と１１の場合における各部の動作を示すタイミングチャート。
【図６】参考例の位相調整回路において水平ＰＬＬの補正を行わない状態で、位相調整データが００から１１までの場合における位相調整出力の信号波形を示す図。
【図７】参考例の位相調整回路において水平ＰＬＬの補正を行う状態で、位相調整データが００から１１までの場合における各部の動作を示すタイミングチャート。
【図８】一実施形態に係る位相調整回路の構成を示すブロック図。
【図９】一実施形態に係る位相調整回路において水平ＰＬＬの補正を行わない状態で、位相調整データが０００と００１の場合における各部の動作を示すタイミングチャート。
【図１０】一実施形態に係る位相調整回路において水平ＰＬＬの補正を行わない状態で、位相調整データが０１０と０１１の場合における各部の動作を示すタイミングチャート。
【図１１】一実施形態に係る位相調整回路において水平ＰＬＬの補正を行わない状態で、位相調整データが１００と１０１の場合における各部の動作を示すタイミングチャート。
【図１２】一実施形態に係る位相調整回路において水平ＰＬＬの補正を行わない状態で、位相調整データが１１０と１１１の場合における各部の動作を示すタイミングチャート。
【図１３】一実施形態に係る位相調整回路において水平ＰＬＬの補正を行わない状態で、位相調整データが０００、０１０，１００，１１０の場合における位相調整出力の信号波形を示す図。
【図１４】一実施形態に係る位相調整回路において水平ＰＬＬの補正を行う状態で、位相調整データが０００から１１１までの場合における各部の動作を示すタイミングチャート。
【符号の説明】
【００４８】
１…ＰＬＬ回路
３…位相調整回路
４…水平ＰＬＬ回路
１４ａ…第１のＰＬＬ回路部
１４ｂ…第２のＰＬＬ回路部
２１…位相シフト回路
２２…アップダウンカウンタ
２３…ラッチ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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