(57)【要約】【課題】製造プロセスに起因する重金属等の汚染を十分に低減することができ、工程数が少なく安価に製造することのできる半導体装置およびその製造方法を提供する。【解決手段】ＳＯＩ層３に形成されたトレンチ内に多結晶シリコン４１が埋め込まれ、当該多結晶シリコン４１とＳＯＩ層３の単結晶シリコンとで境界面Ｋｓが形成されてなる多結晶シリコン置換領域４０が、絶縁分離トレンチ２０により取り囲まれた領域内において、半導体素子３０と絶縁分離トレンチ２０から離間するようにして配置されてなる半導体装置１００とする。【選択図】図１
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【特許請求の範囲】
【請求項１】
埋め込み酸化膜上の単結晶シリコンからなるＳＯＩ層に、半導体素子が形成され、
前記半導体素子が、前記埋め込み酸化膜に達する絶縁分離トレンチにより取り囲まれて、周囲から絶縁分離されてなる半導体装置であって、
前記ＳＯＩ層に形成されたトレンチ内に多結晶シリコンが埋め込まれ、当該多結晶シリコンとＳＯＩ層の単結晶シリコンとで境界面が形成されてなる多結晶シリコン置換領域が、
前記絶縁分離トレンチにより取り囲まれた領域内において、
前記半導体素子と前記絶縁分離トレンチから離間するようにして配置されてなることを特徴とする半導体装置。
【請求項２】
前記多結晶シリコン置換領域と前記絶縁分離トレンチの最短間隔が、３０μｍ以下であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記多結晶シリコン置換領域が、
前記絶縁分離トレンチにより取り囲まれた領域内に形成された、前記ＳＯＩ層より高不純物濃度のウェル内に配置されてなることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記半導体素子が、ＭＯＳトランジスタであり、
前記多結晶シリコン置換領域が、
前記絶縁分離トレンチにより取り囲まれた領域内に前記ＭＯＳトランジスタのソースおよびドレインと同時形成された、前記ＳＯＩ層より高不純物濃度の拡散領域内に配置されてなることを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
【請求項５】
前記半導体素子が、平面ゲート構造のＭＯＳトランジスタであり、
前記多結晶シリコン置換領域の最大径が、前記ＭＯＳトランジスタのゲート電極厚さの２倍以下であることを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
【請求項６】
前記多結晶シリコン置換領域が、
前記半導体素子を取り囲むようにして、前記絶縁分離トレンチの内側に配置されてなることを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置。
【請求項７】
前記半導体素子を取り囲む多結晶シリコン置換領域が、
一体的に連結した状態で配置されてなることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記多結晶シリコン置換領域が、多重に配置されてなることを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記半導体素子を取り囲む多結晶シリコン置換領域が、
複数に分割された状態で配置されてなることを特徴とする請求項６に記載の半導体装置。
【請求項１０】
前記多結晶シリコン置換領域が、四角形状であることを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記多結晶シリコン置換領域が、六角形状であることを特徴とする請求項９に記載の半導体装置。
【請求項１２】
埋め込み酸化膜上の単結晶シリコンからなるＳＯＩ層に、半導体素子が形成され、
前記半導体素子が、前記埋め込み酸化膜に達する絶縁分離トレンチにより取り囲まれて、周囲から絶縁分離されてなり、
前記ＳＯＩ層に形成されたトレンチ内に多結晶シリコンが埋め込まれ、当該多結晶シリコンとＳＯＩ層の単結晶シリコンとで境界面が形成されてなる多結晶シリコン置換領域が、
前記絶縁分離トレンチにより取り囲まれた領域内において、
前記半導体素子と前記絶縁分離トレンチから離間するようにして配置されてなる半導体装置の製造方法であって、
前記半導体素子が、ＭＯＳトランジスタであり、
前記多結晶シリコン置換領域が、前記絶縁分離トレンチにより取り囲まれた領域内において、前記ＳＯＩ層より高不純物濃度の拡散領域内に配置されてなり、
前記拡散領域と前記ＭＯＳトランジスタのソースおよびドレインを、同時形成することを特徴とする半導体装置の製造方法。
【請求項１３】
埋め込み酸化膜上の単結晶シリコンからなるＳＯＩ層に、半導体素子が形成され、
前記半導体素子が、前記埋め込み酸化膜に達する絶縁分離トレンチにより取り囲まれて、周囲から絶縁分離されてなり、
前記ＳＯＩ層に形成されたトレンチ内に多結晶シリコンが埋め込まれ、当該多結晶シリコンとＳＯＩ層の単結晶シリコンとで境界面が形成されてなる多結晶シリコン置換領域が、
前記絶縁分離トレンチにより取り囲まれた領域内において、
前記半導体素子と前記絶縁分離トレンチから離間するようにして配置されてなる半導体装置の製造方法であって、
前記半導体素子が、ＭＯＳトランジスタであり、
前記多結晶シリコンを、前記ＭＯＳトランジスタのゲート電極形成時における多結晶シリコンの堆積工程により、前記トレンチ内へ埋め込むことを特徴とする半導体装置の製造方法。
【請求項１４】
埋め込み酸化膜上の単結晶シリコンからなるＳＯＩ層に、半導体素子が形成され、
前記半導体素子が、前記埋め込み酸化膜に達する絶縁分離トレンチにより取り囲まれて、周囲から絶縁分離されてなり、
前記ＳＯＩ層に形成されたトレンチ内に多結晶シリコンが埋め込まれ、当該多結晶シリコンとＳＯＩ層の単結晶シリコンとで境界面が形成されてなる多結晶シリコン置換領域が、
前記絶縁分離トレンチにより取り囲まれた領域内において、
前記半導体素子と前記絶縁分離トレンチから離間するようにして配置されてなる半導体装置の製造方法であって、
前記半導体素子が、トレンチゲート構造のＭＯＳトランジスタであり、
前記多結晶シリコンが埋め込まれるトレンチを、前記ＭＯＳトランジスタのトレンチゲート形成時におけるトレンチ形成工程により、同時形成することを特徴とする半導体装置の製造方法。
【請求項１５】
前記多結晶シリコンを、前記ＭＯＳトランジスタのゲート電極形成時における多結晶シリコンの堆積工程により、前記トレンチ内へ埋め込むことを特徴とする請求項１４に記載の半導体装置の製造方法。
【請求項１６】
埋め込み酸化膜上の単結晶シリコンからなるＳＯＩ層に、半導体素子が形成され、
前記半導体素子が、前記埋め込み酸化膜に達する絶縁分離トレンチにより取り囲まれて、周囲から絶縁分離されてなり、
前記ＳＯＩ層に形成されたトレンチ内に多結晶シリコンが埋め込まれ、当該多結晶シリコンとＳＯＩ層の単結晶シリコンとで境界面が形成されてなる多結晶シリコン置換領域が、
前記絶縁分離トレンチにより取り囲まれた領域内において、
前記半導体素子と前記絶縁分離トレンチから離間するようにして配置されてなる半導体装置の製造方法であって、
前記多結晶シリコン置換領域を形成するためのトレンチ形成工程と、
前記トレンチ形成工程後、ランプ加熱により、前記トレンチ周りのＳＯＩ層を急速加熱するランプ加熱工程と、
前記ランプ加熱工程後、前記トレンチ内に多結晶シリコンを埋め込む多結晶シリコン埋め込み工程とを有してなることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、埋め込み酸化膜上のＳＯＩ層に半導体素子が形成されてなる半導体装置およびその製造方法であって、製造プロセスに起因する重金属等の汚染を低減することのできる半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
ＭＯＳトランジスタ（Metal OxideSemiconductor transistor）等の半導体素子を高速化および高集積化するために、埋め込み酸化膜を有するＳＯＩ（Silicon On Insulator）構造の半導体基板（ＳＯＩウェハ）が用いられている。このＳＯＩ基板では、トランジスタ形成領域下に埋め込み酸化膜が存在し、エッチング等に起因する金属汚染をトランジスタ形成領域から除去する、いわゆるゲッタリング能力が、一般的なバルクシリコン（Ｓｉ）基板に較べて低下する。このため、ＳＯＩ構造の半導体基板において、製造プロセスに起因する重金属等の汚染を低減する方法が検討されており、特開平７−１０６４１３号公報（特許文献１）にその技術の一例が開示されている。
【０００３】
図１０は、特許文献１に開示された半導体装置で、半導体装置９０の断面図である。
【０００４】
図１０に示す従来の半導体装置９０では、支持基板（第１の単結晶シリコン基板）１、埋め込み酸化膜（絶縁膜）２、ＳＯＩ層（第２の単結晶シリコン基板）３からなる、貼り合わせＳＯＩ基板が用いられている。尚、半導体装置９０において、符号４は貼り合わせ前に形成した高濃度不純物層であり、符号８はフィールド酸化膜である。また、半導体装置９０では、多結晶シリコン膜２１、シリコン酸化膜２２、多結晶シリコン溝埋め領域２３が、埋め込み酸化膜２に達するように隣接して形成されている。
【０００５】
図１０に示す半導体装置９０の上記構造は、概略、以下のようにして形成する。
【０００６】
最初に、第１の単結晶シリコン基板１に高濃度不純物層４を形成した後、熱酸化を施し、所定の膜厚の絶縁膜２を形成する。次に、この第１のシリコン基板１表面の絶縁膜２側に、第２の単結晶シリコン基板３を密着，加熱して、それぞれのシリコン基板１，３で絶縁膜２を挟むように一体に接合する。これにより、埋め込み酸化膜２を有するＳＯＩ基板が作製される。
【０００７】
次に、シリコン基板３を所定の厚さに研磨してＳＯＩ層３とした後、ＳＯＩ層３の表面にフィールド酸化膜８を形成する。次に、フォトリングラフィ処理とＲＩＥ（Reactive Ion Etching）処理によりＳＯＩ層３を選択的にエッチングして、埋め込み酸化膜２に達する溝（トレンチ）を形成する。次に、多結晶シリコン膜２１をＬＰーＣＶＤ法により所定厚さに堆積し、次に、異方向性ＲＩＥ処理により、溝の内壁面を覆う多結晶シリコン膜２１を残して溝底面及びシリコン酸化膜８上の多結晶シリコン膜２１を除去する。
【０００８】
次に、多結晶シリコン膜２１の表面部を酸化してシリコン酸化膜（多結晶シリコン膜酸化シリコン酸化膜）２２を形成する。次に、再度、多結晶シリコンをＣＶＤ法で堆積し、エッチバックして溝内の多結晶シリコンを残して余分な多結晶シリコンをエッチバックし、多結晶シリコン溝埋め領域２３を形成する。最後に、酸化を実施し、この多結晶シリコン溝埋め領域２３の表面部をシリコン酸化膜２４に転換し、これにより、溝埋めが完了する。その後、フィールド酸化膜８の所定領域を開口して必要な不純物ドーピングなどを行い、ＳＯＩ層３に半導体素子を形成する。
【特許文献１】特開平７−１０６４１３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
図１０の半導体装置９０では、シリコン酸化膜２２と多結晶シリコン溝埋め領域２３が、ＳＯＩ層３へ形成される半導体素子を周囲から絶縁分離するための埋め込み酸化膜２に達する絶縁分離トレンチとして機能する。また、多結晶シリコン膜２１は、ＳＯＩ層３へ半導体素子を形成する際に、ゲッタリング領域として機能させることができる。
【００１０】
一方、上述した半導体装置９０の製造方法は、トレンチ形成工程、多結晶シリコン膜２１の成膜工程、エッチバック工程、シリコン酸化膜２２の形成工程、多結晶シリコン溝埋め領域２３の形成工程、エッチバック工程等、多くの工程を要する。また、ゲッタリング領域として機能する多結晶シリコン膜２１は、シリコン酸化膜２２と隣接して配置されることとなるため、配置場所が限定される共に、ゲッタリング面がシリコン酸化膜２２との境界面の反対側に限られる。
【００１１】
そこで本発明は、埋め込み酸化膜上のＳＯＩ層に半導体素子が形成されてなる半導体装置およびその製造方法であって、製造プロセスに起因する重金属等の汚染を十分に低減することができ、工程数が少なく安価に製造することのできる半導体装置およびその製造方法を提供することを目的としている。
【課題を解決するための手段】
【００１２】
請求項１に記載の半導体装置は、埋め込み酸化膜上の単結晶シリコンからなるＳＯＩ層に、半導体素子が形成され、前記半導体素子が、前記埋め込み酸化膜に達する絶縁分離トレンチにより取り囲まれて、周囲から絶縁分離されてなる半導体装置であって、前記ＳＯＩ層に形成されたトレンチ内に多結晶シリコンが埋め込まれ、当該多結晶シリコンとＳＯＩ層の単結晶シリコンとで境界面が形成されてなる多結晶シリコン置換領域が、前記絶縁分離トレンチにより取り囲まれた領域内において、前記半導体素子と前記絶縁分離トレンチから離間するようにして配置されてなることを特徴としている。
【００１３】
上記半導体装置は、埋め込み酸化膜上のＳＯＩ層に半導体素子が形成されてなる半導体装置である。従って、上記半導体装置では埋め込み酸化膜を有するＳＯＩ構造の半導体基板（ＳＯＩウェハ）が用いられており、一般的なバルクシリコン半導体基板（ウェハ）を用いる場合に較べて、半導体素子を高速化および高集積化することができる。
【００１４】
また、上記半導体装置では、絶縁分離トレンチにより取り囲まれた領域内に、多結晶シリコン置換領域が配置されている。当該多結晶シリコン置換領域は、側壁酸化膜が形成されることなくトレンチ内に多結晶シリコンが直接埋め込まれた領域であり、トレンチ内に埋め込まれた多結晶シリコンとＳＯＩ層の単結晶シリコンとで境界面が形成されている。従って、当該多結晶シリコン置換領域は、ゲッタリング領域として機能させることができる。このため、上記半導体装置は、ＭＯＳトランジスタ等の半導体素子の高速化および高集積化に有効なＳＯＩ基板を用いているにも係わらず、ＳＯＩ層に半導体素子を形成する際には、上記多結晶シリコン置換領域によって重金属等の汚染を低減することができる。
【００１５】
上記半導体装置における多結晶シリコン置換領域は、絶縁分離トレンチから離間するようにして配置されるため、配置の自由度が高く、ゲッタリングが特に必要な半導体素子の近くに自由に配置することができる。さらに、上記多結晶シリコン置換領域は、周りを取り囲むＳＯＩ層との全境界面をゲッタリング面として機能させることができ、高いゲッタリング能力を有する。
【００１６】
また、上記多結晶シリコン置換領域の形成は、トレンチ形成工程と多結晶シリコンの埋め込み工程を要するのみであり、上記半導体装置は安価に製造することができる。さらに、後述するように、半導体素子としてＭＯＳトランジスタを形成する場合には、上記多結晶シリコン置換領域の形成工程の一部を、ＭＯＳトランジスタの形成工程と共用することができる。
【００１７】
以上のようにして、上記半導体装置は、埋め込み酸化膜上のＳＯＩ層に半導体素子が形成されてなる半導体装置であって、製造プロセスに起因する重金属等の汚染を十分に低減することができ、工程数が少なく安価に製造することのできる半導体装置となっている。
【００１８】
上記半導体装置においては、例えば請求項２に記載のように、前記多結晶シリコン置換領域と前記絶縁分離トレンチの最短間隔が、３０μｍ以下であることが好ましい。
【００１９】
上記半導体装置において、絶縁分離トレンチからの距離が３０μｍ以下の範囲内に上記多結晶シリコン置換領域を配置した場合、ＳＯＩ層に結晶欠陥が多数発生することが確認された。従ってこれを利用して、当該多結晶シリコン置換領域内だけでなく、結晶欠陥が多数発生する周りのＳＯＩ層についても、ゲッタリング領域として機能させることができる。
【００２０】
また、上記半導体装置においては、イオン注入する不純物の導電型に係わらず、ドーズ量が大きいほど、多結晶シリコン置換領域の周りにおけるＳＯＩ層に結晶欠陥が多数発生することが確認された。従って、請求項３に記載のように、前記絶縁分離トレンチにより取り囲まれた領域内に前記ＳＯＩ層より高不純物濃度のウェルが形成される場合には、当該ウェル内に前記多結晶シリコン置換領域を配置することが好ましい。これにより、前記ウェル以外のＳＯＩ層に多結晶シリコン置換領域を配置する場合に較べて、当該多結晶シリコン置換領域周りのゲッタリング能力を高めることができる。
【００２１】
また、請求項４に記載のように、前記半導体素子が、ＭＯＳトランジスタである場合には、前記多結晶シリコン置換領域が、前記絶縁分離トレンチにより取り囲まれた領域内に前記ＭＯＳトランジスタのソースおよびドレインと同時形成された、前記ＳＯＩ層より高不純物濃度の拡散領域内に配置されてなることが好ましい。
【００２２】
上述したように、多結晶シリコン置換領域の周りにおけるＳＯＩ層のイオン注入ドーズ量が大きいほど、ＳＯＩ層に結晶欠陥が多数発生する。このため、多結晶シリコン置換領域をＭＯＳトランジスタのソースおよびドレインと同時形成された拡散領域内に配置することで、製造コストを低減すると共にゲッタリング能力を高めることができる。
【００２３】
また、請求項５に記載のように、前記半導体素子が、平面ゲート構造のＭＯＳトランジスタである場合には、前記多結晶シリコン置換領域の最大径が、前記ＭＯＳトランジスタのゲート電極厚さの２倍以下であることが好ましい。
【００２４】
これによれば、ＭＯＳトランジスタのゲート電極形成に用いられる多結晶シリコン堆積工程を利用して多結晶シリコン置換領域形成のためのトレンチ埋め戻しを実施することで、製造コストを低減すると共に多結晶シリコンを確実にトレンチ内に充填することができる。従って、この後工程で溝部に汚染源となるような不要な物質の溝部への侵入を回避することができる。
【００２５】
上記半導体装置においては、請求項６に記載のように、前記多結晶シリコン置換領域が、基板面内において、前記半導体素子を取り囲むようにして、前記絶縁分離トレンチの内側に配置されてなることが好ましい。これによれば、中央部に配置される半導体素子の設計自由度を阻害することなく、中央部に半導体素子を形成する際には、周りを取り囲む上記多結晶シリコン置換領域によって、重金属等の汚染を低減することができる。尚、この配置関係によれば、前述した結晶欠陥が多発する絶縁分離トレンチから３０μｍ以下の範囲内を利用することも可能であり、当該多結晶シリコン置換領域の周りのＳＯＩ層についてもゲッタリング領域として機能させることができる。
【００２６】
この場合、例えば請求項７に記載のように、前記半導体素子を取り囲む多結晶シリコン置換領域が、一体的に連結した状態で配置されてなるように構成することができる。この場合には、請求項８に記載のように、前記多結晶シリコン置換領域が、多重に配置されてなるように構成することが好ましい。これによれば、多結晶シリコン置換領域を一重に配置する場合に較べて、多結晶シリコン置換領域の表面積（ＳＯＩ層との境界面積）を増大することができ、これによって当該多結晶シリコン置換領域のゲッタリング能力を高めることができる。
【００２７】
また、請求項９に記載のように、前記半導体素子を取り囲む多結晶シリコン置換領域が、複数に分割された状態で配置されてなるように構成してもよい。これによれば、多結晶シリコン置換領域を一体的に連結した状態で配置する場合に較べて、これによっても多結晶シリコン置換領域の表面積を増大して、当該多結晶シリコン置換領域のゲッタリング能力を高めることができる。
【００２８】
この場合、前記多結晶シリコン置換領域が、請求項１０に記載のように四角形状の基板面内形状であってもよいし、請求項１１に記載のように六角形状の基板面内形状であってもよい。多結晶シリコン置換領域の基板面内形状を六角形状とする場合には、四角形状とする場合に較べて、多結晶シリコン置換領域の表面積を増大して、当該多結晶シリコン置換領域のゲッタリング能力を高めることができる。
【００２９】
請求項１２〜１６に記載の発明は、上記半導体装置の製造方法に関する発明である。
【００３０】
請求項１２に記載の発明は、前記半導体素子が、ＭＯＳトランジスタであり、前記多結晶シリコン置換領域が、前記絶縁分離トレンチにより取り囲まれた領域内において、前記ＳＯＩ層より高不純物濃度の拡散領域内に配置されてなる場合に、前記拡散領域と前記ＭＯＳトランジスタのソースおよびドレインを、同時形成することを特徴としている。
【００３１】
請求項１３に記載の発明は、前記半導体素子が、ＭＯＳトランジスタである場合に、前記多結晶シリコンを、前記ＭＯＳトランジスタのゲート電極形成時における多結晶シリコンの堆積工程により、前記トレンチ内へ埋め込むことを特徴としている。
【００３２】
請求項１４に記載の発明は、前記半導体素子が、トレンチゲート構造のＭＯＳトランジスタである場合に、前記多結晶シリコンが埋め込まれるトレンチを、前記ＭＯＳトランジスタのトレンチゲート形成時におけるトレンチ形成工程により、同時形成することを特徴としている。尚、この場合には、請求項１５に記載のように、前記多結晶シリコンを、前記ＭＯＳトランジスタのゲート電極形成時における多結晶シリコンの堆積工程により、前記トレンチ内へ埋め込むことが好ましい。
【００３３】
上記請求項１２〜１５に記載の半導体装置の製造方法は、いずれも、ＭＯＳトランジスタの形成工程を上記多結晶シリコン置換領域の形成工程に利用するものであり、これによって上記半導体装置の製造コストを低減することができる。尚、上記半導体装置の製造方法によって製造される半導体装置の効果については、上述したとおりであり、その説明は省略する。
【００３４】
また、請求項１６に記載の発明は、前記多結晶シリコン置換領域を形成するためのトレンチ形成工程と、前記トレンチ形成工程後、ランプ加熱により、前記トレンチ周りのＳＯＩ層を急速加熱するランプ加熱工程と、前記ランプ加熱工程後、前記トレンチ内に多結晶シリコンを埋め込む多結晶シリコン埋め込み工程とを有してなることを特徴としている。これによれば、ランプ加熱工程を実施しない場合に較べて、トレンチ周りのＳＯＩ層に多数の結晶欠陥を発生させることができ、多結晶シリコン置換領域の周りのＳＯＩ層におけるゲッタリング能力を高めることができる。なお、ランプ加熱の後に前記で説明したイオン注入による欠陥導入を追加することにより更に欠陥は増加し、ゲッタリング能力を高めることができる。
【発明を実施するための最良の形態】
【００３５】
以下、本発明を実施するための最良の形態を、図に基づいて説明する。
【００３６】
図１は、本発明の半導体装置の一例で、半導体装置１００の模式的な断面図である。尚、図１の半導体装置１００において、図１０の半導体装置９０と同様の部分については、同じ符号を付した。
【００３７】
図１の半導体装置１００には、支持基板１、埋め込み酸化膜２、およびＳＯＩ層３からなる、貼り合わせＳＯＩ基板１０が用いられ、ＳＯＩ層３上にはシリコン酸化膜５が形成されている。半導体装置１００においては、埋め込み酸化膜２上の単結晶シリコンからなるＳＯＩ層３に、半導体素子３０が形成され、半導体素子３０が、埋め込み酸化膜２に達する絶縁分離トレンチ２０により取り囲まれて、周囲から絶縁分離されている。尚、図１の断面図では、半導体素子３０を中心として、絶縁分離領域の左側のみが示されている。半導体素子３０は、平面ゲート構造のＭＯＳトランジスタであり、ソース拡散領域３１、ドレイン拡散領域３２、および多結晶シリコンからなるゲート電極３３を有している。また、半導体素子３０を取り囲む絶縁分離トレンチ２０は、側壁酸化膜２２と埋め込み多結晶シリコン２３からなる。
【００３８】
また、図１の半導体装置１００には、絶縁分離トレンチ２０により取り囲まれた（絶縁分離）領域内において、半導体素子３０と絶縁分離トレンチ２０から離間するようにして、多結晶シリコン置換領域４０が配置されている。多結晶シリコン置換領域４０は、ＳＯＩ層３に形成されたトレンチ内に多結晶シリコン４１が埋め込まれ、多結晶シリコン４１とＳＯＩ層３の単結晶シリコンとで境界面Ｋｓが形成されてなる領域である。
【００３９】
次に、図１に示す半導体装置１００の製造方法について説明する。
【００４０】
図２〜図４は、半導体装置１００の製造方法の概略を示す工程別断面図である。
【００４１】
最初に、図２（ａ）に示すように、支持基板１、埋め込み酸化膜２、およびＳＯＩ層３からなる、貼り合わせＳＯＩ基板１０を準備し、ＳＯＩ層３を区切って絶縁分離するため、埋め込み酸化膜２に達するトレンチＴｂを形成する。
【００４２】
次に、図２（ｂ）に示すように、ＳＯＩ層３側の主面側表面に、シリコン酸化膜５を形成する。シリコン酸化膜５は、熱酸化によって形成してもよいし、ＣＶＤ等の堆積によって形成してもよい。これによって、トレンチＴｂ内には、側壁酸化膜２２が形成される。
【００４３】
次に、図２（ｃ）に示すように、多結晶シリコン６を堆積して、トレンチＴｂを多結晶シリコン２３で埋め込む。
【００４４】
次に、図３（ａ）に示すように、多結晶シリコン６をエッチバックして、ＳＯＩ層３上に堆積した多結晶シリコン６を除去する。これによって、ＳＯＩ層３に、側壁酸化膜２２と埋め込み多結晶シリコン２３からなり、埋め込み酸化膜２に達する絶縁分離トレンチ２０が形成される。
【００４５】
次に、図３（ｂ）に示すように、シリコン酸化膜５をゲート酸化膜として最適な所定の厚さに調整した後、絶縁分離トレンチ２０により取り囲まれた（絶縁分離）領域内に、絶縁分離トレンチ２０から離間するようにして、トレンチＴｓを形成する。
【００４６】
次に、図３（ｃ）に示すように、ＳＯＩ層３上に多結晶シリコン７を堆積すると共に、トレンチＴｓを多結晶シリコン７で埋め込む。この時、トレンチＴｓには側壁酸化膜が形成されていないため、トレンチＴｓ内に埋め込まれた多結晶シリコン４１とＳＯＩ層３の単結晶シリコンとで境界面Ｋｓが形成される。
【００４７】
図３（ｃ）に示す工程は、半導体素子（平面ゲート構造のＭＯＳトランジスタ）３０のゲート電極形成に用いられる多結晶シリコン７の堆積工程を利用して、同時に多結晶シリコン置換領域４０形成のためのトレンチＴｓの埋め戻しを実施するものである。これにより、製造コストを低減することができる。この際に、後でエッチバックを行うことなく、多結晶シリコン７を確実にトレンチＴｓ内に充填するためには、図３（ｂ）で形成するトレンチＴｓの最大径（溝状の場合は最大幅）（多結晶シリコン置換領域４０の最大径（溝状の場合は最大幅））ｗが、ＭＯＳトランジスタのゲート電極厚さｔの２倍以下であることが好ましい。
【００４８】
尚、半導体素子としてトレンチゲート構造のＭＯＳトランジスタを形成する場合には、図３（ｂ）において形成するトレンチＴｓを、当該ＭＯＳトランジスタのトレンチゲート形成時におけるトレンチ形成工程により、同時形成するようにしてもよい。この場合、ＭＯＳトランジスタのトレンチゲートにのみ選択的に側壁期酸化膜を形成して、図３（ｃ）において、トレンチＴｓとＭＯＳトランジスタのゲート用トレンチを同時に埋め込むことができる。
【００４９】
再び平面ゲート構造のＭＯＳトランジスタを有する半導体装置１００の製造方法に戻り、次に、図４（ａ）に示すように、ＳＯＩ層３上に形成された多結晶シリコン７をパターニングする。これによって、ＳＯＩ層３に形成されたトレンチ内に多結晶シリコン４１が埋め込まれ、多結晶シリコン４１とＳＯＩ層３の単結晶シリコンとで境界面Ｋｓが形成されてなる、多結晶シリコン置換領域４０が形成される。また、上記パターニングによって、半導体素子３０のゲート電極３３が同時に形成される。
【００５０】
以上のように、半導体素子として例えばＭＯＳトランジスタを形成する場合には、ＭＯＳトランジスタの形成工程を多結晶シリコン置換領域４０の形成工程に利用することで、半導体装置１００の製造コストを低減することができる。
【００５１】
最後に、図４（ｂ）に示すように、ソース拡散領域３１、ドレイン拡散領域３２等を形成して、半導体素子３０を形成する。
【００５２】
以上のようにして、図１の半導体装置１００が完成する。
【００５３】
図１に示す半導体装置１００では、埋め込み酸化膜２を有するＳＯＩ構造の半導体基板（ＳＯＩウェハ）１０が用いられている。従って、半導体装置１００は、一般的なバルクシリコン半導体基板（ウェハ）を用いた半導体装置に較べて、埋め込み酸化膜２上のＳＯＩ層３に形成される半導体素子３０を高速化および高集積化することができる。
【００５４】
また、半導体装置１００では、絶縁分離トレンチ２０により取り囲まれた（絶縁分離）領域内に、多結晶シリコン置換領域４０が配置されている。多結晶シリコン置換領域４０は、側壁酸化膜が形成されることなく図３（ｂ）に示すトレンチＴｓ内に多結晶シリコン４１が直接埋め込まれた領域であり、トレンチＴｓ内に埋め込まれた多結晶シリコン４１とＳＯＩ層３の単結晶シリコンとで境界面Ｋｓが形成されている。従って、多結晶シリコン置換領域４０は、ＳＯＩ層３の絶縁分離トレンチ２０により取り囲まれた領域内において、ゲッタリング領域として機能させることができる。このため、半導体装置１００は、ＭＯＳトランジスタ等の半導体素子３０の高速化および高集積化に有効なＳＯＩ基板１０を用いているにも係わらず、図４（ｂ）に示すＳＯＩ層３に半導体素子３０を形成する際には、多結晶シリコン置換領域４０によって重金属等の汚染を低減することができる。
【００５５】
半導体装１００における多結晶シリコン置換領域４０は、絶縁分離トレンチ２０から離間するようにして配置されるため、配置の自由度が高く、ゲッタリングが特に必要な半導体素子３０の近くに自由に配置することができる。さらに、図１の半導体装置１００における多結晶シリコン置換領域４０は、図１０の半導体装置９０における多結晶シリコン膜２１と異なり、周りを取り囲むＳＯＩ層３との全境界面Ｋｓをゲッタリング面として機能させることができ、高いゲッタリング能力を有する。
【００５６】
また、多結晶シリコン置換領域４０の形成は、図３（ｂ）に示すトレンチＴｓ形成工程と図３（ｃ）に示す多結晶シリコン４１の埋め込み工程を要するのみであり、図１の半導体装１００は安価に製造することができる。さらに、図３（ｃ）では、半導体素子（ＭＯＳトランジスタ）３０のゲート電極３３形成時における多結晶シリコン７の堆積工程により、多結晶シリコン置換領域４０の多結晶シリコン４１を同時にトレンチＴｓ内へ埋め込んだ。このように、例えば半導体素子３０としてＭＯＳトランジスタを形成する場合には、多結晶シリコン置換領域４０の形成工程の一部を、ＭＯＳトランジスタの形成工程と共用することができる。
【００５７】
以上のようにして、図１に示した半導体装置１００および図２〜図４に示した半導体装置１００の製造方法は、埋め込み酸化膜２上のＳＯＩ層３に半導体素子３０が形成されてなる半導体装置およびその製造方法であって、製造プロセスに起因する重金属等の汚染を十分に低減することができ、工程数が少なく安価に製造することのできる半導体装置およびその製造方法となっている。
【００５８】
図５は、多結晶シリコン置換領域４０の配置に関する好ましい例を説明する図で、図５（ａ）は、絶縁分離トレンチ２０の近くに多結晶シリコン置換領域４０を配置した場合において、絶縁分離トレンチ２０からの距離とＳＯＩ層３に発生する結晶欠陥個数の関係を示した図である。また、図５（ｂ）は、半導体装置１００ａの模式的な断面図である。
【００５９】
図５（ａ）に示すように、絶縁分離トレンチ２０からの距離が３０μｍ以下の範囲内に多結晶シリコン置換領域４０を配置した場合、ＳＯＩ層に結晶欠陥が多数発生することが確認された。
【００６０】
従って、これを利用して、図５（ｂ）に示す半導体装置１００ａのように、多結晶シリコン置換領域４０と絶縁分離トレンチ２０の最短間隔ｄが３０μｍ以下であるように、多結晶シリコン置換領域４０を配置することが好ましい。これにより、多結晶シリコン置換領域４０内の多結晶シリコン４１だけでなく、結晶欠陥が多数発生する周りのＳＯＩ層３についても、ゲッタリング領域として機能させることができる。
【００６１】
図６は、多結晶シリコン置換領域４０の配置に関する別の好ましい例を説明する図で、図６（ａ）は、ＳＯＩ層３に各不純物をイオン注入し、当該イオン注入領域内に多結晶シリコン置換領域４０を形成した場合において、各不純物のイオン注入量と多結晶シリコン置換領域４０の周りにおける結晶欠陥密度の関係を示した図である。また、図６（ｂ），（ｃ）は、それぞれ、半導体装置１００ｂ，１００ｃの模式的な断面図である。
【００６２】
図６（ａ）に示すように、イオン注入する不純物の導電型に係わらず、ドーズ量が大きいほど、多結晶シリコン置換領域４０の周りにおけるＳＯＩ層３に結晶欠陥が多数発生することが確認された。
【００６３】
従って、これを利用して、例えば図６（ｂ）に示す半導体装置１００ｂのように、半導体素子３０がＭＯＳトランジスタである場合には、多結晶シリコン置換領域４０が、絶縁分離トレンチ２０により取り囲まれた領域内にＭＯＳトランジスタ３０のソース拡散領域３１およびドレイン拡散領域３２と同時形成された、ＳＯＩ層３より高不純物濃度の拡散領域３４内に配置されることが好ましい。これにより、多結晶シリコン置換領域４０の周りに拡散領域３４が無い場合に較べて、多結晶シリコン置換領域４０周りでのゲッタリング能力を高めることができる。尚、拡散領域３４はＭＯＳトランジスタ３０のソース拡散領域３１およびドレイン拡散領域３２と同時形成されるため、これにより製造コストが増大することもない。
【００６４】
また、図６（ｃ）に示す半導体装置１００ｃのように、絶縁分離トレンチ２０により取り囲まれた領域内にＳＯＩ層３より高不純物濃度のウェル９が形成される場合には、当該ウェル９内に多結晶シリコン置換領域４０を配置することが好ましい。これによっても、図６（ｂ）の半導体装置１００ｂと同様にして、ウェル９以外のＳＯＩ層３に多結晶シリコン置換領域４０を配置する場合に較べて、製造コストが増大することなく、多結晶シリコン置換領域４０周りでのゲッタリング能力を高めることができる。例えば、ウェル９がボロン（Ｂ）拡散層である場合には、多結晶シリコン置換領域４０をボロン拡散層９内に形成すると、ボロン拡散層９が有する結晶格子歪によりトレンチ近傍には結晶欠陥がより多く発生し、ゲッタリング能力が向上する。この場合、図６（ａ）に示したように、ボロンドーズ量を大きくしてボロン濃度を高くするほど、ゲッタリング能力は向上する。
【００６５】
図７は、多結晶シリコン置換領域４０の形成方法に関する好ましい例を説明する図で、
図７（ａ）は、ランプ加熱によりトレンチ周りのＳＯＩ層を急速加熱した場合とランプ加熱しない場合について、多結晶シリコン置換領域４０の周りにおける結晶欠陥密度を調べた結果である。また、図７（ｂ），（ｃ）は、それぞれ、図３（ｂ），（ｃ）に対応した図で、トレンチＴｓの形成後にランプ加熱による急速加熱を実施した場合において、トレンチＴｓ周りのＳＯＩ層３に結晶欠陥Ｄｃが発生する様子を模式的に示した図である。
【００６６】
図７（ａ）〜（ｃ）に示すように、トレンチＴｓの形成後にランプ加熱工程を実施した場合には、ランプ加熱工程を実施しない場合に較べて、トレンチＴｓ周りに多数の結晶欠陥Ｄｃを発生させることができ、トレンチＴｓ（従って、多結晶シリコン置換領域４０）の周りのＳＯＩ層３におけるゲッタリング能力を高めることができる。
【００６７】
次に、多結晶シリコン置換領域４０の基板面内における形状と配置例を説明する。
【００６８】
図８（ａ），（ｂ）と図９（ａ），（ｂ）は、半導体装置１００ｄ〜１００ｇの模式的な上面図で、それぞれ、形状または配置の異なる多結晶シリコン置換領域４０ｄ〜４０ｇが、絶縁分離トレンチ２０の内側に配置されている。
【００６９】
図８（ａ），（ｂ）と図９（ａ），（ｂ）に示す半導体装置１００ｄ〜１００ｇでは、いずれも、多結晶シリコン置換領域４０ｄ〜４０ｇが、基板面内において、図中に一点鎖線で囲った半導体素子の形成領域３０ａを取り囲むようにして、絶縁分離トレンチ２０の内側に配置されている。これによって、中央部に配置される半導体素子の設計自由度を阻害することなく、中央部に半導体素子を形成する際には、周りを取り囲む多結晶シリコン置換領域４０ｄ〜４０ｇによって、重金属等の汚染による素子性能劣化を低減することができる。尚、この配置関係によれば、前述した結晶欠陥が多発する絶縁分離トレンチ２０から３０μｍ以下の範囲内を利用することも可能であり、この場合には、多結晶シリコン置換領域４０ｄ〜４０ｇの周りのＳＯＩ層３についてもゲッタリング領域として機能させることができる。
【００７０】
図８（ａ）の半導体装置１００ｄにおける多結晶シリコン置換領域４０ｄは、一体的に連結した状態で、半導体素子の形成領域３０ａの周りに１重に配置されている。また、図８（ｂ）の半導体装置１００ｅにおける多結晶シリコン置換領域４０ｅは、一体的に連結した状態で、半導体素子の形成領域３０ａの周りに２重に配置されている。尚、これに限らず、多結晶シリコン置換領域を、半導体素子の形成領域３０ａの周りにさらに多重に配置するようにしてもよい。図８（ｂ）の多結晶シリコン置換領域４０ｅを多重に配置する半導体装置１００ｅは、図８（ａ）の多結晶シリコン置換領域４０ｄを１重に配置する半導体装置１００ｄに較べて、多結晶シリコン置換領域４０ｅの表面積（ＳＯＩ層３との境界面積）を増大することができ、これによって多結晶シリコン置換領域４０ｅのゲッタリング能力を高めることができる。
【００７１】
図９（ａ），（ｂ）の半導体装置１００ｆ，１００ｇにおける多結晶シリコン置換領域４０ｆ，４０ｇは、いずれも、複数に分割された状態で、半導体素子の形成領域３０ａの周りに配置されている。図９（ａ），（ｂ）の半導体装置１００ｆ，１００ｇは、図８（ａ），（ｂ）の多結晶シリコン置換領域４０ｄ，４０ｅを一体的に連結した状態で配置する半導体装置１００ｄ，１００ｅに較べて、多結晶シリコン置換領域４０ｆ，４０ｇの表面積を増大して、当該多結晶シリコン置換領域４０ｆ，４０ｇのゲッタリング能力を高めることができる。
【００７２】
図９（ａ）の半導体装置１００ｆにおける多結晶シリコン置換領域４０ｆの基板面内形状は、四角形状である。また、図９（ｂ）の半導体装置１００ｇにおける多結晶シリコン置換領域４０ｇの基板面内形状は、六角形状である。図９（ｂ）の基板面内形状が六角形状である多結晶シリコン置換領域４０ｇは、図９（ａ）の基板面内形状が四角形状である多結晶シリコン置換領域４０ｆに較べて、多結晶シリコン置換領域の表面積が増大するため、ゲッタリング能力をより高めることができる。
【００７３】
以上のように、上記半導体装置およびその製造方法は、いずれも、埋め込み酸化膜上のＳＯＩ層に半導体素子が形成されてなる半導体装置およびその製造方法であって、製造プロセスに起因する重金属等の汚染を十分に低減することができ、工程数が少なく安価に製造することのできる半導体装置およびその製造方法となっている。
【図面の簡単な説明】
【００７４】
【図１】本発明の半導体装置の一例で、半導体装置１００の模式的な断面図である。
【図２】（ａ）〜（ｃ）は、半導体装置１００の製造方法の概略を示す工程別断面図である。
【図３】（ａ）〜（ｃ）は、半導体装置１００の製造方法の概略を示す工程別断面図である。
【図４】（ａ），（ｂ）は、半導体装置１００の製造方法の概略を示す工程別断面図である。
【図５】（ａ）は、絶縁分離トレンチ２０からの距離とＳＯＩ層３に発生する結晶欠陥個数の関係を示した図である。（ｂ）は、半導体装置１００ａの模式的な断面図である。
【図６】（ａ）は、各不純物のイオン注入量と多結晶シリコン置換領域４０の周りにおける結晶欠陥密度の関係を示した図である。また、（ｂ），（ｃ）は、それぞれ、半導体装置１００ｂ，１００ｃの模式的な断面図である。
【図７】（ａ）は、ランプ加熱した場合としない場合について、多結晶シリコン置換領域４０の周りにおける結晶欠陥密度を調べた結果である。また、（ｂ），（ｃ）は、図３（ｂ），（ｃ）に対応した図で、ランプ加熱した場合において、トレンチＴｓ周りのＳＯＩ層３に結晶欠陥Ｄｃが発生する様子を模式的に示した図である。
【図８】（ａ），（ｂ）は、それぞれ、半導体装置１００ｄ，１００ｅの模式的な上面図である。
【図９】（ａ），（ｂ）は、それぞれ、半導体装置１００ｆ，１００ｇの模式的な上面図である。
【図１０】従来の半導体装置９０の断面図である。
【符号の説明】
【００７５】
９０，１００，１００ａ〜１００ｇ  半導体装置
１  支持基板
２  埋め込み酸化膜
３  ＳＯＩ層
９  ウェル
１０  ＳＯＩ基板
２０  絶縁分離トレンチ
２２  側壁酸化膜
２３  多結晶シリコン
３０  半導体素子（平面ゲート構造のＭＯＳトランジスタ）
３０ａ  半導体素子の形成領域
３１  ソース拡散領域
３２  ドレイン拡散領域
３３  ゲート電極
３４  拡散領域
４０，４０ｄ〜４０ｇ  多結晶シリコン置換領域
４１  多結晶シリコン
Ｋｓ  境界面
Ｔｓ  トレンチ
Ｄｃ  結晶欠陥
【図１】
2008108914.tif 000003
【図２】
2008108914.tif 000004
【図３】
2008108914.tif 000005
【図４】
2008108914.tif 000006
【図５】
2008108914.tif 000007
【図６】
2008108914.tif 000008
【図７】
2008108914.tif 000009
【図８】
2008108914.tif 000010
【図９】
2008108914.tif 000011
【図１０】
2008108914.tif 000012