(57)【要約】【課題】この発明は、ＰＬＬ回路に関し、プロセス、温度、電源電圧等の変動に合わせた回路の制御を行い、ロックイン時間を短縮させる事を目的とする。【解決手段】ループに接続された位相検出器１、チャージポンプ２、ループフィルタ３、電圧制御発振器４を備えた本発明のＰＬＬ回路は、チャージポンプ２と並列動作可能な加速用チャージポンプ７、加速用チャージポンプ７の動作タイミングを制御する制御手段５を備えて構成される。【選択図】図１
2008252209.tif 000002
【特許請求の範囲】
【請求項１】
ループに接続された位相検出器、チャージポンプ、ループフィルタ、電圧制御発振器を備えるＰＬＬ回路であって、
前記チャージポンプと並列動作可能な加速用チャージポンプと、
前記加速用チャージポンプの動作タイミングを制御する制御手段と、
を備えるＰＬＬ回路。
【請求項２】
前記ループフィルタと前記電圧制御発振器との接続点を充電するプリチャージ回路をさらに備え、
前記制御手段は前記プリチャージ回路の動作タイミングをも制御する、請求項１に記載のＰＬＬ回路。
【請求項３】
前記制御手段は、最初に前記プリチャージ回路を動作させ、次に前記加速用チャージポンプを動作させる、請求項２に記載のＰＬＬ回路。
【請求項４】
前記制御手段は、前記電圧制御発振器の電圧・周波数特性の変動を検知可能なモニタ回路を含む、請求項１から請求項３のいずれかに記載のＰＬＬ回路。
【請求項５】
前記制御手段は、前記電圧制御発振器の発振周波数を測定する周波数測定回路を含む、請求項１から請求項３のいずれかに記載のＰＬＬ回路。
【請求項６】
前記加速用チャージポンプは、複数の加速用チャージポンプを含む、請求項１から請求項５のいずれかに記載のＰＬＬ回路。
【請求項７】
前記チャージポンプおよび前記複数の加速用チャージポンプはそれぞれ同一の回路構成を有する、請求項６に記載のＰＬＬ回路。
【請求項８】
前記複数の加速用チャージポンプの動作タイミングは同じに制御される、請求項６または請求項７に記載のＰＬＬ回路。
【請求項９】
前記複数の加速用チャージポンプの動作タイミングは個別に制御される、請求項６または請求項７に記載のＰＬＬ回路。
【請求項１０】
前記複数の加速用チャージポンプのうち実使用するものを任意に設定可能な、請求項６から請求項９のいずれかに記載のＰＬＬ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＰＬＬ回路に関し、特に、ロックイン時間を短縮させる技術に関する。
【背景技術】
【０００２】
特許文献１において、ロックイン時間を短縮させるためにプリチャージ回路を採用したＰＬＬ回路が提案されている。
【０００３】
【特許文献１】特開平７−１７７０２７
【発明の開示】
【発明が解決しようとする課題】
【０００４】
特許文献１に示されたＰＬＬ回路におけるプリチャージ回路は、ＶＤＤ／２の電圧をループフィルタを構成する抵抗とキャパシタンスのＰＬＬループへの接続点に、電圧制御発振器の入力電圧としてあらかじめチャージするようにしていた。そのため、プロセス、温度、電源電圧等の変動により、電圧制御発振器の入力が、ＶＤＤ／２から大きく異なる電圧で収束する場合には、ロックイン時間があまり短縮されないという問題があった。
【０００５】
この発明はこのような問題を解決するためになされたもので、プロセス、温度、電源電圧等の変動に合わせた回路の制御を行い、ロックイン時間を短縮させる事を目的とする。
【課題を解決するための手段】
【０００６】
上記問題を解決するために、ループに接続された位相検出器、チャージポンプ、ループフィルタ、電圧制御発振器を備えた本発明のＰＬＬ回路は、チャージポンプと並列動作可能な加速用チャージポンプ、加速用チャージポンプの動作タイミングを制御する制御手段を備えて構成される。
【発明の効果】
【０００７】
動作タイミングを制御する制御手段により、ロックイン期間における特に位相引き込み期間が調整されるため、プロセス、温度、電源電圧に関係なくロックイン時間の短縮を実現することができる。
【０００８】
すなわち、ＰＬＬ回路の動作開始直後の最も位相のずれが大きいときに、チャージポンプと同時に加速用チャージポンプ回路が並列に動作されることで、位相引き込み能力を大きくすることができ、目的の位相に早く収束させることができる。
【発明を実施するための最良の形態】
【０００９】
以下、この発明をその実施の形態を示す図面に基づいて具体的に説明する。
【００１０】
＜実施の形態１＞
（構成）
図１は、本実施の形態に係るＰＬＬ回路の構成図を示す。入力端子として、基準クロックであるＲｅｆ．Ｃｌｏｃｋ信号が入力されるＲｅｆ．Ｃｌｏｃｋ端子、及びＢｏｏｓｔ信号が入力されるＢｏｏｓｔ端子を有する。また、ＰＦＤ（位相検出器）１、ＣＰ（チャージポンプ）２、ＬＰＦ（ループフィルタ）３、ＶＣＯ（電圧制御発振器）４がループ状に接続されており、ＰＦＤ１はＲｅｆ．Ｃｌｏｃｋ端子と接続されている。
【００１１】
プロセスモニタ回路（モニタ回路）５の入力端子には、Ｒｅｆ．Ｃｌｏｃｋ端子及び、Ｂｏｏｓｔ端子が接続されており、その出力をノードＢｏｏｓｔ＿ＥＮとする。ノードＢｏｏｓｔ＿ＥＮは、ＣＰ２のｐｃ（パワーカットの略）端子、オア回路８の入力端子、プリチャージ回路６のｐｃ端子に接続される。ここで、ｐｃ端子とはその端子を有するブロック回路の電源を制御する端子であり、Ｂｏｏｓｔ＿ＥＮ信号がＬレベルのとき、ＣＰ２の電源はオフかつプリチャージ回路６の電源はオンとなり、Ｂｏｏｓｔ＿ＥＮ信号がＨレベルのとき、ＣＰ２の電源はオンかつプリチャージ回路６の電源はオフとなる。
【００１２】
オア回路８の入力端子には、ノードＢｏｏｓｔ＿ＥＮとＢｏｏｓｔ端子が接続され、その出力端子は、Ｎ個の加速用ＣＰ（加速用チャージポンプ）で構成される加速用ＣＰ７の各ｐｃ端子に接続される。加速用ＣＰ７のそれぞれのチャージポンプは、ＣＰ２と同一回路構成の回路が使用されている。加速用ＣＰ７はｐｃ端子を備えており、オア回路８の出力信号がＨレベルのとき加速用ＣＰ７の電源はオンとなり、Ｌレベルのときはオフとなる。また、加速用ＣＰ７の入力端子および出力端子は、ＣＰ２と同じノードに接続される。
【００１３】
図２はＬＰＦ３の回路図を示す。ＣＰ２、ＬＰＦ３、ＶＣＯ４と接続されたノードとグランドとの間に抵抗２５、容量２６が直列に接続されている。
【００１４】
図３はプリチャージ回路６の回路図を示す。入力端子であるＢｏｏｓｔ＿ＥＮ端子はＮＭＯＳトランジスタ１１のゲート、及びインバータ９を介してＰＭＯＳトランジスタ１０のゲートに入力される。電源は抵抗２７を介してＰＭＯＳトランジスタ１０のソースに接続される。ＰＭＯＳトランジスタ１０のドレインはＮＭＯＳトランジスタ１１のドレインと接続され、またプリチャージ回路６の出力端子であるＰｒｅ＿ＯＵＴ端子となる。ＮＭＯＳトランジスタ１１のソースはグランドに接続される。
【００１５】
図４はプロセスモニタ回路５の回路図を示す。入力端子として、基準クロックであるＲｅｆ．Ｃｌｏｃｋ信号が入力されるＲｅｆ．Ｃｌｏｃｋ端子、及びＢｏｏｓｔ信号が入力されるＢｏｏｓｔ端子を有し、共にＦ／Ｆ（フリップフロップ）１２ａの入力端子に接続される。Ｒｅｆ．Ｃｌｏｃｋ端子は、その他にシフトレジスタ回路１２ｂ、カウンタ１３ｂ、Ｆ／Ｆ１２ｃ、１２ｄのクロック入力端子とも接続される。
【００１６】
Ｆ／Ｆ１２ａの出力はＣＭＯＳリングオシレータ１４のリセット端子、アンド回路１８ａの入力端子、シフトレジスタ回路１２ｂの入力端子に接続される。また、シフトレジスタ回路１２ｂの出力端子はアンド回路１８ａの入力端子に接続され、アンド回路１８ａの出力端子はカウンタ１３ａのリセット端子に接続される。ＣＭＯＳリングオシレータ１４の出力端子はカウンタ１３ａのクロック入力端子に接続され、その出力端子は比較器１５の入力端子に接続される。
【００１７】
比較器１５の入力端子としては、上述したカウンタ１３ａと接続される端子の他に、比較の基準値であるＴｈｒｅｓｈｏｌｄ＿Ｈ信号が入力されるＴｈｒｅｓｈｏｌｄ＿Ｈ端子、およびＴｈｒｅｓｈｏｌｄ＿Ｌ信号が入力されるＴｈｒｅｓｈｏｌｄ＿Ｌ端子を有する。比較器１５の出力端子は選択回路１７の入力端子に接続される。
【００１８】
シフトレジスタ回路１２ｂの出力端子はカウンタ１３ｂのリセット端子、およびアンド回路１８ｂの入力端子にも接続されている。カウンタ１３ｂの出力端子はパルス生成回路１６の入力端子に接続され、パルス生成回路１６の出力端子は選択回路１７の入力端子に接続される。
【００１９】
選択回路１７の出力端子はＦ／Ｆ１２ｃの入力端子に接続され、さらにアンド回路１８ｂ、Ｆ／Ｆ１２ｄを介してプロセスモニタ回路５の出力端子である、Ｂｏｏｓｔ＿ＥＮ端子となる。
【００２０】
（動作）
次に図１〜図８を用いて動作の説明を行う。
【００２１】
図７は、ＰＬＬ回路のパワーオン後のタイミングチャートを示す。パワーオンと同時に、Ｒｅｆ．Ｃｌｏｃｋ信号とＨレベルのＢｏｏｓｔ信号が外部（例えばＰＬＬ回路を含む全体回路の制御システム）より入力され、図１に示すプロセスモニタ回路５に入力される。その後の、プロセスモニタ回路５の動作について、図４を用いて説明を行う。
【００２２】
ＨレベルのＢｏｏｓｔ信号はＦ／Ｆ１２ａによりクロックと同期がなされ、ＣＭＯＳリングオシレータ１４、シフトレジスタ１２ｂ、アンド回路１８ａに入力される。入力後、ＣＭＯＳリングオシレータ１４の動作はオンとなり、プロセス、温度、電源電圧等の変動に応じた周波数で発振された信号が出力され、その信号はカウンタ１３ａに入力される。ここで、ＣＭＯＳリングオシレータ１４は、ＶＣＯ４と同時に製造されることにより、同じプロセス変動を受けている。また、ＶＣＯ４と同時に動作することにより、同じ温度、電源電圧等の変動を受けることになる。
【００２３】
また、上述したＨレベルのＢｏｏｓｔ信号は、初期状態においてＬレベルであるシフトレジスタ１２ｂからの出力信号と共にアンド回路１８ａに入力され、それによりアンド回路１８ａの出力信号はＨレベルとなり、その信号がカウンタ１３ａのリセット端子に入力されることにより、カウンタ１３ａの動作がオンとなる。
【００２４】
ＨレベルのＢｏｏｓｔ信号がシフトレジスタ１２ｂ内でシフトされる期間、すなわちシフトレジスタ１２ｂからの出力信号がＬレベルである間について、アンド回路１８ａの働きにより、カウンタ１３ａは動作が行われ、その間のＣＭＯＳリングオシレータ１４からの出力信号の振幅数が、カウンタ１３ａによりカウントされる。
【００２５】
カウントされた値は、比較回路１５に、Ｔｈｒｅｓｈｏｌｄ＿Ｈ信号、Ｔｈｒｅｓｈｏｌｄ＿Ｌ信号と共に入力され、プリチャージ回路６によってプリチャージされる期間の判定が行われる。カウントされた値がＴｈｒｅｓｈｏｌｄ＿Ｈ信号の値以上であれば"Ｂｅｓｔ  ｃａｓｅ"、Ｔｈｒｅｓｈｏｌｄ＿Ｈ信号の値未満、かつＴｈｒｅｓｈｏｌｄ＿Ｌ信号の値以上であれば"Ｔｙｐｉｃａｌ  ｃａｓｅ"、Ｔｈｒｅｓｈｏｌｄ＿Ｌ信号の値未満であれば"Ｗｏｒｓｔ  ｃａｓｅ"と判定され、判定結果は選択回路１７に入力される。Ｔｈｒｅｓｈｏｌｄ＿Ｈ信号、Ｔｈｒｅｓｈｏｌｄ＿Ｌ信号、および"Ｂｅｓｔ  ｃａｓｅ"、"Ｔｙｐｉｃａｌ  ｃａｓｅ"、"Ｗｏｒｓｔ  ｃａｓｅ"の詳細については、後述する。
【００２６】
カウンタ１３ｂおよびパルス生成回路１６により、"Ｂｅｓｔ  ｃａｓｅ"、"Ｔｙｐｉｃａｌ  ｃａｓｅ"、"Ｗｏｒｓｔ  ｃａｓｅ"のそれぞれに対応した信号が生成され、パルス生成回路１６より出力される。また、選択回路１７により、そのうちの一つが選択され出力される。その後、Ｆ／Ｆ１２ｃ、アンド回路１８ｂ、Ｆ／Ｆ１２ｄによりクロックとの同期が改善され、Ｂｏｏｓｔ＿ＥＮ信号としてプロセスモニタ回路５より出力される。
【００２７】
その後、プロセスモニタ回路５の出力Ｂｏｏｓｔ＿ＥＮ信号がＨレベルの間、プリチャージ回路６の電源はオンとなり、ＣＰ２、加速用ＣＰ７はパワーカットされ電源はオフとなる。その間、図３に示すプリチャージ回路６によって、抵抗２５ｂ、ＰＭＯＳトランジスタ１０、ＮＭＯＳトランジスタ１１により分圧された電圧が出力され、図２に示すＬＰＦ３に電荷が蓄積される。それにより、ＶＣＯ４の入力電圧が所望の値に到達し、ＶＣＯ４の出力信号が出力される。
【００２８】
ここで、上述したＴｈｒｅｓｈｏｌｄ＿Ｈ信号、Ｔｈｒｅｓｈｏｌｄ＿Ｌ信号、および"Ｂｅｓｔ  ｃａｓｅ"、"Ｔｙｐｉｃａｌ  ｃａｓｅ"、"Ｗｏｒｓｔ  ｃａｓｅ"について、ＶＣＯ４の特性図を示す図５、プロセスモニタ回路５のフローチャートを示す図６、パワーオン後のタイミングチャートを示す図７をさらに加えて説明する。
【００２９】
ＰＬＬ回路の動作として、最終的にＶＣＯ４の出力周波数はＲｅｆ．Ｃｌｏｃｋ信号と等しくなる必要があるが、ＶＣＯ４の入力電圧と出力信号の発振周波数との関係は、図５に示すように、特性ばらつきより異なる。例えば、図５に示されたターゲットのＶＣＯ発振周波数に対して、特性が良ければ入力電圧は電圧１０４で所望の周波数に到達するが、特性が悪ければ電圧１０４よりも高い値である電圧１０５や電圧１０６の値が必要となる。
【００３０】
そこで、ＶＣＯ４の入力電圧の初期値として図５に示すような３通りを設定し、電圧１０４が必要な場合、電圧１０５が必要な場合、および電圧１０６が必要な場合をそれぞれ、"Ｂｅｓｔ  ｃａｓｅ"、"Ｔｙｐｉｃａｌ  ｃａｓｅ"、"Ｗｏｒｓｔ  ｃａｓｅ"とする。
【００３１】
また、上述したように、図４で示したＣＭＯＳリングオシレータ１４は、ＶＣＯ４と同じプロセスで作成され、動作時の温度、電源電圧等の条件も同等になるため、カウンタ１３ａでカウントされる値はＶＣＯ４の特性を反映したものとなる。よって、図６に示すように、カウント値がＮ回未満であれば（ステップＳ３）、"Ｗｏｒｓｔ  ｃａｓｅ"として判断されプリチャージ時間はＴ３となり（ステップＳ４）、Ｎ回以上Ｍ回未満であれば（ステップＳ５）、"Ｔｙｐｉｃａｌ  ｃａｓｅ"として判断されプリチャージ時間はＴ２となる（ステップＳ６）。また、Ｍ回以上であれば（ステップＳ７）、"Ｂｅｓｔ  ｃａｓｅ"として判断されプリチャージ時間はＴ１となる（ステップＳ６）。
【００３２】
上述したカウント値であるＮ、Ｍの値は、それぞれ図４の比較回路１５の入力信号として示したＴｈｒｅｓｈｏｕｌｄ＿Ｈ信号、Ｔｈｒｅｓｈｏｕｌｄ＿Ｌ信号の値に相当する。また、"Ｂｅｓｔ  ｃａｓｅ"、"Ｔｙｐｉｃａｌ  ｃａｓｅ"、"Ｗｏｒｓｔ  ｃａｓｅ"の場合のＢｏｏｓｔ＿ＥＮ信号、およびその信号によって制御されるプリチャージ時間Ｔ１、Ｔ２、Ｔ３のタイミングが図７に示されている。プリチャージ時間はＴ１＜Ｔ２＜Ｔ３であり、プリチャージ時間が長いほど、ＶＣＯ４への初期の入力電圧は高くなる。
【００３３】
すなわち、プリチャージ時間について、特性ばらつきにより、"Ｂｅｓｔ  ｃａｓｅ"であるＴ１、"Ｔｙｐｉｃａｌ  ｃａｓｅ"であるＴ２、"Ｗｏｒｓｔ  ｃａｓｅ"であるＴ３の３通りの中から選択される。また、そのプリチャージ時間により、ＶＣＯ４の入力電圧の初期値として図５に示したような３通りの中から選択され、ＶＣＯ４出力信号の周波数の初期値が、特性によらずターゲットのＶＣＯ発振周波数になる動作が行われる。
【００３４】
次に、プリチャージ回路６の動作後について、フローチャート図８により説明を行う。まず、上述したように、Ｂｏｏｓｔ信号がＨレベルかつ、Ｂｏｏｓｔ＿ＥＮ信号がＨレベルの時（ステップＳ９）、プリチャージが行われ、同時にＣＰ２、および加速用ＣＰ７はオフとなる（ステップＳ１０）。その後、Ｂｏｏｓｔ＿ＥＮ信号はＬレベルとなり、プリチャージが終了し（ステップＳ１１）、同時にＣＰ２、および加速用ＣＰ７がオンとなる（ステップＳ１２）。Ｂｏｏｓｔ＿ＥＮ信号は、その後は常時Ｌレベルであり、ＣＰ２は常にオン状態となる。
【００３５】
また、加速用ＣＰ７はオア回路８の働きにより、Ｂｏｏｓｔ＿ＥＮ信号がＬレベルになった後、Ｂｏｏｓｔ信号がＨレベルの間のみオン状態となる。よって、Ｂｏｏｓｔ信号がＬレベルになったとき（ステップＳ１３）、加速用ＣＰ７はオフとなる（ステップＳ１４）。"Ｔｙｐｉｃａｌ  ｃａｓｅ"でのＣＰ２、加速用ＣＰ７のタイミングチャートが、図７に示されている。プリチャージ回路６は、タイミング２００でオンとなり、タイミング２０２でオフとなる。ＣＰ２はタイミング２０２でオンとなり、その後オン状態を保つ。また、加速用ＣＰ７は、タイミング２０２でＣＰ２と同時にオンした後、タイミング２０４でオフとなる。よって、タイミング２０２から２０４の間は、複数のチャージポンプが同時にオンし動作することになる。
【００３６】
なお、"Ｂｅｓｔ  ｃａｓｅ"の場合は、プリチャージ回路６は、タイミング２００でオンとなり、タイミング２０１でオフとなる。ＣＰ２はタイミング２０１でオンとなり、その後オン状態を保つ。加速用ＣＰ７は、タイミング２０１でＣＰ２と同時にオンした後、タイミング２０４でオフとなる。また、"Ｗｏｒｓｔ  ｃａｓｅ"の場合は、プリチャージ回路６は、タイミング２００でオンとなり、タイミング２０３でオフとなる。ＣＰ２はタイミング２０３でオンとなり、その後オン状態を保つ。加速用ＣＰ７は、タイミング２０３でＣＰ２と同時にオンした後、タイミング２０４でオフとなる。
【００３７】
加速用ＣＰ７を用いる理由について、プリチャージ回路６によりＶＣＯ４による出力信号の周波数の初期値が設定された後、ＰＦＤ１、ＣＰ２、ＬＰＦ３、ＶＣＯ４のループ動作により、さらに位相が合わされる動作が行われる。このとき、上述したように加速用ＣＰ７が加わり複数のチャージポンプが同時に動作することにより、チャージポンプの能力が高くなり、位相合わせに要する収束時間が短縮される。
【００３８】
加速用ＣＰ７がオフした後は、ＰＦＤ１、ＣＰ２、ＬＰＦ３、ＶＣＯ４により、通常のＰＬＬ回路の動作が行われる。
【００３９】
（効果）
プリチャージ回路６によって、ＶＣＯ４の入力電圧を収束させたい電圧値にあらかじめ近づけられるため、ロックイン時間が短縮できる。
【００４０】
また、プロセスモニタ回路５によってプリチャージ回路の動作期間を決定することで、プロセス、温度、電源電圧に関係なくＰＬＬ回路のロックイン時間の短縮を実現することができる。
【００４１】
ＰＬＬ回路の動作開始直後の最も位相差が大きいときに加速用ＣＰ７を動作させる事により、チャージポンプ回路の数を多く使用でき、周波数引き込み能力を高くすることができ、高速に位相の合わせこみができる。
【００４２】
またＣＰ２と同一回路構成のチャージポンプ回路を使用することで、周波数引き込み能力を変化させるときに発生する位相の誤差を抑えることができる。
【００４３】
＜実施の形態２＞
（構成）
図９は、本実施の形態に係るＰＬＬ回路の構成図を示す。周波数測定回路１９の入力端子には、実施の形態１に示したプロセスモニタ回路５と同様にＲｅｆ．Ｃｌｏｃｋ端子及び、Ｂｏｏｓｔ端子が接続されており、さらにＶＣＯ４の出力端子が接続されている。
【００４４】
図１０は周波数測定回路１９の回路図を示す。入力端子として、基準クロックであるＲｅｆ．Ｃｌｏｃｋ信号が入力されるＲｅｆ．Ｃｌｏｃｋ端子、及びＢｏｏｓｔ信号が入力されるＢｏｏｓｔ端子を有し、さらにＶＣＯ４の出力端子であるＶＣＯ＿ＯＵＴ端子を有する。Ｒｅｆ．Ｃｌｏｃｋ端子、及びＢｏｏｓｔ端子はＦ／Ｆ２０の入力端子に接続され、ＶＣＯ＿ＯＵＴ端子はアンド回路２３ａの入力端子に接続される。アンド回路２３ａの入力端子は、オア回路２４の出力端子とも接続される。
【００４５】
Ｆ／Ｆ２０の出力端子は、Ｒｅｆ．Ｃｌｏｃｋ端子と共にアンド回路２３ｂ、２３ｃに入力され、その出力はカウンタ２１ａ、２１ｂのリセット端子に入力される。また、アンド回路２３ａの出力端子はカウンタ２１ａ、２１ｂの入力端子に接続され、その出力端子は比較回路２２ａ、２２ｂの入力端子に接続される。
【００４６】
比較回路２２ａ、２２ｂの入力端子としては、上述したカウンタ２１ａ、２１ｂと接続される端子の他に、比較の基準値であるＴｈｒｅｓｈｏｌｄ信号が入力されるＴｈｒｅｓｈｏｌｄ端子をそれぞれ有している。
【００４７】
比較回路２２ａ、２２ｂの出力端子は、オア回路２４の入力端子に接続され、その出力端子はアンド回路２３ｄの入力端子に接続される。アンド回路２３ｄの入力端子はＦ／Ｆ２０の出力端子とも接続され、その出力端子は周波数測定回路１９の出力端子である、Ｂｏｏｓｔ＿ＥＮ端子となる。
【００４８】
Ｂｏｏｓｔ＿ＥＮ端子は、実施の形態１に示したプロセスモニタ回路５の出力端子と同様に、ＣＰ２のｐｃ端子、オア回路８の入力端子、プリチャージ回路６のｐｃ端子に接続される。その他の回路構成については、実施の形態１と同様であるため、ここでの詳細な説明は省略する。
【００４９】
（動作）
次に図９、図１０、および本実施の形態のフローチャートを示す図１１を用いて動作の説明を行う。
【００５０】
実施の形態１と同様に、Ｒｅｆ．Ｃｌｏｃｋ信号とＨレベルのＢｏｏｓｔ信号が外部より入力され、図９に示す周波数測定回路１９に入力される。その後の、周波数測定回路１９の動作について、図１０を用いて説明を行う。
【００５１】
ＨレベルのＢｏｏｓｔ信号はＦ／Ｆ２０によりクロックと同期がなされ、アンド回路２３ｂ、２３ｃに入力される。アンド回路２３ｂ、２３ｃの別の入力端子にはＲｅｆ．Ｃｌｏｃｋ信号および反転されたＲｅｆ．Ｃｌｏｃｋ信号がそれぞれ入力され、カウンタ２１ａ、２１ｂはＲｅｆ．Ｃｌｏｃｋ信号の反転と共に交互にオンとなる。
【００５２】
初期状態ではＶＣＯの出力周波数は０Ｈｚであり（図１１のステップＳ１５）、またオア回路２４から出力される信号はＬレベルであり、その間アンド回路２３ａの出力信号として、入力信号であるＶＣＯ＿ＯＵＴ信号が出力される。
【００５３】
カウンタ２１ａ、２１ｂには、アンド回路２３ａの出力信号が入力され、カウンタ２１ａ、２１ｂは上述したように交互にオンするため、それぞれのオンの期間にアンド回路２３ａの出力信号の振幅数がカウントされる。カウントされた値は、比較回路２２ａ，２２ｂに、Ｔｈｒｅｓｈｏｌｄ信号と共に入力され、ＶＣＯ出力信号とＴｈｒｅｓｈｏｌｄ信号として入力されるＶＣＯロック時の周波数が比較され、プリチャージ回路６によってプリチャージされる期間の判定が行われる（図１１のステップＳ１６）。
【００５４】
Ｔｈｒｅｓｈｏｌｄ信号はＶＣＯロック時の周波数の値を示す信号であり、Ｒｅｆ．Ｃｌｏｃｋ信号の周波数に相当する。比較回路２２ａ、２２ｂにおいて、カウンタ２１ａ、２１ｂによってカウントされた値であるＶＣＯ出力周波数と比較され、「ＶＣＯ出力周波数＜ＶＣＯロック時の周波数」であればＬレベル、「ＶＣＯ出力周波数＞＝ＶＣＯロック時の周波数」であればＨレベルの信号が出力される。それぞれ出力された信号は、オア回路２４に入力される。
【００５５】
初期状態から比較回路２２ａ、２２ｂの比較結果が共に「ＶＣＯ出力周波数＜ＶＣＯロック時の周波数」である間は（図１１のステップＳ１７）、オア回路２４の出力信号はＬレベルであり、上述したようにアンド回路２３ａはＶＣＯ＿ＯＵＴ信号を出力し続ける。また、Ｂｏｏｓｔ＿ＥＮ信号としては、Ｂｏｏｓｔ信号がＨレベル、かつオア回路２４の出力信号がＬレベルである間はＨレベルが出力される。この間プリチャージ回路６が動作され、実施の形態１と同様にＬＰＦ３への電荷の供給が行われる（図１１のステップＳ１８）。
【００５６】
比較回路２２ａ、２２ｂの比較結果のどちらかが「ＶＣＯ出力周波数＞＝ＶＣＯロック時の周波数」になった瞬間から（図１１のステップＳ１９）オア回路２４の出力信号はＨレベルとなり、アンド回路２３ａの出力信号はＶＣＯ＿ＯＵＴ信号からＬレベル固定となる。また、オア回路２４の出力信号がＨレベルになることにより、Ｂｏｏｓｔ＿ＥＮ信号としてＬレベルが出力され、プリチャージ回路６の動作が終了する（図１１のステップＳ２０）。このプリチャージ回路６の動作によって、ＶＣＯ４の入力電圧の初期値として、ＶＣＯ４の出力信号の周波数がＲｅｆ．Ｃｌｏｃｋ信号と同等となる値が入力される。
【００５７】
また、Ｂｏｏｓｔ＿ＥＮ信号がＬレベルになると同時に、ＣＰ２、および加速用ＣＰ７がオンとなる。その後の動作は実施の形態１と同様であるので、ここでの詳細な説明は省略する。
【００５８】
（効果）
周波数測定回路１９によって、Ｒｅｆ．Ｃｌｏｃｋ信号とＶＣＯ４の出力信号との周波数の比較を行いながらプリチャージ回路の動作期間を決定することで、プロセス、温度、電源電圧に関係なくＰＬＬのロックイン時間の短縮を実現することができる。
【００５９】
＜実施の形態３＞
（構成）
図１２は、本実施の形態に係るＰＬＬ回路の構成図を示す。図１に示した、実施の形態１のＰＬＬ回路に対して、加速用ＣＰ７に接続されるオア回路８の数は、加速用ＣＰ７と同じくＮ個を有し、それぞれのオア回路８の出力端子は加速用ＣＰ７のｐｃ端子に１対１で接続されている。ここで、加速用ＣＰ７のＮ個のチャージポンプをそれぞれ、加速用ＣＰ＿１、加速用ＣＰ＿２、…、加速用ＣＰ＿Ｎとする。
【００６０】
プロセスモニタ回路５の出力端子に接続されているノードＢｏｏｓｔ＿ＥＮは、全てのオア回路８の入力端子に接続されており、またＣＰ２のｐｃ端子、プリチャージ回路６のｐｃ端子とも接続されている。それぞれのオア回路８の別の入力端子には、Ｂｏｏｓｔ＿１端子、Ｂｏｏｓｔ＿２端子、…、Ｂｏｏｓｔ＿Ｎ端子が外部より接続されている。Ｂｏｏｓｔ＿１端子は、プロセスモニタ回路５の入力端子にも接続されている。加速用ＣＰ７の入力端子および出力端子は、実施の形態１と同様にＣＰ２と同じノードに接続される。
【００６１】
その他の回路構成については、実施の形態１と同様であるため、ここでの詳細な説明は省略する。
【００６２】
（動作）
次に図１２および、本実施の形態のタイミングチャートを示す図１３を元に、動作の説明を行う。
【００６３】
まず、パワーオンと同時に、Ｒｅｆ．Ｃｌｏｃｋ信号とＨレベルのＢｏｏｓｔ＿１信号が外部より入力され、図１に示すプロセスモニタ回路５に入力される。同時に、上述したＢｏｏｓｔ＿１信号を含むＨレベルのＢｏｏｓｔ＿２信号、…、Ｂｏｏｓｔ＿Ｎ信号が外部よりオア回路８にそれぞれ入力される。
【００６４】
また、実施の形態１と同様に、プロセスモニタ回路５により、"Ｂｅｓｔ  ｃａｓｅ"、"Ｔｙｐｉｃａｌ  ｃａｓｅ"、"Ｗｏｒｓｔ  ｃａｓｅ" に応じたＢｏｏｓｔ＿ＥＮ信号が選択され、出力される。（図１３におけるＢｏｏｓｔ＿ＥＮ信号については、その内の選択された１種類のみ記述している。）図１３に示すように、Ｂｏｏｓｔ＿ＥＮ信号がＨレベルである間プリチャージ回路の動作状態はオンであり、プリチャージ回路６によりプリチャージが行わる。また、その間はＣＰ２および加速用ＣＰ７は全てオフとなっている。
【００６５】
その後、Ｂｏｏｓｔ＿ＥＮ信号がＬレベルになりプリチャージは終了する。同時に、ＣＰ２および加速用ＣＰ７については、それぞれのｐｃ端子に入力される信号がＬレベルになり、全てオンとなる。Ｂｏｏｓｔ＿ＥＮ信号は、その後は常時Ｌレベルであり、ＣＰ２は常にオン状態となる。
【００６６】
また、加速用ＣＰ７は、実施の形態１と異なり、オア回路８の働きと、Ｂｏｏｓｔ＿１信号、Ｂｏｏｓｔ＿２信号、…、Ｂｏｏｓｔ＿Ｎが順番にＬレベルになることにより、その動作状態は一つずつオフになる。すなわち、図１３に示すように、例えば加速用ＣＰ＿１の動作状態は、Ｂｏｏｓｔ＿１信号がＬレベルになるタイミング３０２と同時にオフとなり、加速用ＣＰ＿２の動作状態は、Ｂｏｏｓｔ＿２信号がＬレベルになるタイミング３０３と同時にオフとなる。そして、加速用ＣＰ＿Ｎの動作状態は、Ｂｏｏｓｔ＿Ｎ信号がＬレベルになるタイミング３０４と同時にオフとなる。
【００６７】
なお、本実施の形態においては、Ｎ個の加速用ＣＰ７全てが動作するよう記述しているが、Ｎ個用意した中の一部のみ動作させても良い。また、Ｂｏｏｓｔ＿１、Ｂｏｏｓｔ＿２、Ｂｏｏｓｔ＿Ｎの信号は、外部から入力されるとしたが、内部の例えばプロセスモニタ回路内のカウンタを使用して作成しても良い。
【００６８】
加速用ＣＰ７が全てオフした後は、ＰＦＤ１、ＣＰ２、ＬＰＦ３、ＶＣＯ４により、通常のＰＬＬ回路の動作が行われる。
【００６９】
（効果）
実施の形態１と同様に、プリチャージ回路６と加速用ＣＰ７の動作タイミングを制御する制御手段としてプロセスモニタ回路５を使用した場合について、加速用ＣＰ７の動作を一つずつ終了させることにより、同時に終了させる場合に比べて、切り替わりで生じる位相の誤差を抑えることができる。
【００７０】
＜実施の形態４＞
（構成）
図１４は、本実施の形態に係るＰＬＬ回路の構成図である。図９に示した、実施の形態２のＰＬＬ回路に対して、加速用ＣＰ７に接続されるオア回路８の数は、加速用ＣＰ７と同じくＮ個を有し、それぞれのオア回路８の出力端子は加速用ＣＰ７のｐｃ端子に１対１で接続されている。ここで、加速用ＣＰ７のＮ個のチャージポンプをそれぞれ、加速用ＣＰ＿１、加速用ＣＰ＿２、…、加速用ＣＰ＿Ｎとする。
【００７１】
周波数測定回路１９の出力端子に接続されているノードＢｏｏｓｔ＿ＥＮは、全てのオア回路８の入力端子に接続されており、またＣＰ２のｐｃ端子、プリチャージ回路６のｐｃ端子とも接続されている。それぞれのオア回路８の別の入力端子には、Ｂｏｏｓｔ＿１端子、Ｂｏｏｓｔ＿２端子、…、Ｂｏｏｓｔ＿Ｎ端子が外部より接続されている。Ｂｏｏｓｔ＿１端子は、周波数測定回路１９の入力端子にも接続されている。加速用ＣＰ７の入力端子および出力端子は、実施の形態２と同様にＣＰ２と同じノードに接続される。
【００７２】
その他の回路構成については、実施の形態２と同様であるため、ここでの詳細な説明は省略する。
【００７３】
（動作）
次に図１４を元に、動作の説明を行う。
【００７４】
まず、パワーオンと同時に、Ｒｅｆ．Ｃｌｏｃｋ信号とＨレベルのＢｏｏｓｔ＿１信号が外部より入力され、図１４に示す周波数測定回路１９に入力される。同時に、上述したＢｏｏｓｔ＿１信号を含むＨレベルのＢｏｏｓｔ＿２信号、…、Ｂｏｏｓｔ＿Ｎ信号がオア回路８にそれぞれ入力される。
【００７５】
また、実施の形態２と同様に、周波数測定回路１９により、ＶＣＯ４の出力信号と、Ｔｈｒｅｓｈｏｌｄ信号として入力されるＶＣＯロック時の周波数が比較され、その結果に応じたＢｏｏｓｔ＿ＥＮ信号が出力される。Ｂｏｏｓｔ＿ＥＮ信号は、「ＶＣＯ出力周波数＜ＶＣＯロック時の周波数」であればＨレベル、「ＶＣＯ出力周波数＞＝ＶＣＯロック時の周波数」であればＬレベルの信号が出力される。
【００７６】
Ｂｏｏｓｔ＿ＥＮ信号がＨレベルである間プリチャージ回路の動作状態はオンであり、プリチャージ回路６によりプリチャージが行わる。また、その間はＣＰ２および加速用ＣＰ７は全てオフとなっている。
【００７７】
その後のＢｏｏｓｔ＿ＥＮ信号がＬレベルになりプリチャージは終了する。同時に、ＣＰ２および加速用ＣＰ７については、それぞれのｐｃ端子に入力される信号がＬレベルになり、全てオンとなる。これ以降の動作については、実施の形態３と同様である。
【００７８】
Ｂｏｏｓｔ＿ＥＮ信号は、その後は常時Ｌレベルであり、ＣＰ２の電源は常にオン状態となる。また、加速用ＣＰ７はオア回路８の働きにより、Ｂｏｏｓｔ＿１信号、Ｂｏｏｓｔ＿２信号、…、Ｂｏｏｓｔ＿Ｎが順番にＬレベルになり、それにより加速用ＣＰ７の動作状態は一つずつオフになる。
【００７９】
なお、本実施の形態においては、Ｎ個の加速用ＣＰ７全てが動作するよう記述しているが、Ｎ個用意した中の一部のみ動作させても良い。また、Ｂｏｏｓｔ＿１、Ｂｏｏｓｔ＿２、Ｂｏｏｓｔ＿Ｎの信号は、外部から入力されるとしたが、内部の例えば周波数測定回路１９内のカウンタを使用して作成しても良い。加速用ＣＰ７が全てオフした後は、ＰＦＤ１、ＣＰ２、ＬＰＦ３、ＶＣＯ４により、通常のＰＬＬ回路の動作が行われる。  
（効果）
実施の形態２と同様に、プリチャージ回路６と加速用ＣＰ７の動作タイミングを制御する制御手段として周波数測定回路１９を使用した場合について、加速用ＣＰ７の動作を一つずつ終了させることにより、同時に終了させる場合に比べて、切り替わりで生じる位相の誤差を抑えることができる。
【００８０】
＜従来のＣＤＲ＞
図１５は、従来のＣＤＲを示すブロック図である。また、図１６は、従来のＣＤＲのフローチャートである。
【００８１】
以下、図１５および図１６に基づいて、動作を説明する。
【００８２】
外部リセット信号、またはＰｏｗｅｒＭａｎａｇｅｍｅｎｔ（回路の全体、または一部がＰｏｗｅｒＣｕｔされている状態）からの復帰信号を受け、ＣＤＲは動作を開始する。制御回路が外部リセット信号、またはＰｏｗｅｒＭａｎａｇｅｍｅｎｔからの復帰信号を受け、内部リセット信号、ループフィルタの電荷引き抜き信号を生成し、ＣＤＲの初期化が行う（ＣＤＲの全コンポーネントが初期化され、ループフィルタの電荷が引き抜かれる）。ループ選択回路が周波数ループを選択する（Ｆ１０３）。
【００８３】
周波数ロック検出回路が周波数ロックを検出するまで、周波数ループで電圧制御発振器の１／Ｎクロックをリファレンスクロックの周波数と位相を近づける動作を続ける。（Ｆ１０４）。電圧制御発振器のクロックの１／Ｎがリファレンスクロックより大きいければ周波数を下げて、小さければ周波数を上げる。
【００８４】
周波数ロック検出回路が周波数ロックを検出した場合、ループ選択回路が周波数ループを選択し、位相ループで電圧制御発振器のクロックの位相を入力データから１８０度遅れた位相に近づける動作を開始する（Ｆ１０５）。
【００８５】
位相ロック検出回路が周波数ロックを検出した場合、位相ロックを保持し、位相ロック検出回路が周波数ロックを検出しない場合、電圧制御発振器のクロックの位相を入力データから１８０度遅れた位相に近づける動作を続ける（Ｆ１０６）。
【００８６】
周波数ループは、リファレンスクロックのＮ倍の周波数を持つクロックを生成するループ（帰還部）。以下のコンポーネントから成る。周波数位相比較器は、リファレンスクロックと電圧制御発振器の生成クロックの１／Ｎのクロックとの位相差を検出し、それに比例する電流を出力する。内部リセット信号がリセット時には、初期化される。（構成要素のＦＦ、ラッチを初期値に戻し、Ｐｏｗｅｒ  ｃｕｔ（電流経路を遮断）する。）ループフィルタは周波数位相比較器の出力電流の電荷を容量に蓄積し電圧に変換する。抵抗成分と容量成分とを有する素子で構成され、電圧制御発振器の入力端と基準電位間とに直列に接続される。内部リセット信号がリセット時には、容量の電荷が引き抜かれる。電圧制御発振器はループフィルタの出力電圧に比例する周波数のクロックを出力する。内部リセット信号がリセット時に初期化される。１／Ｎ分周器は電圧制御発振器の出力クロックを１／Ｎに分周する。内部リセット信号がリセット時に初期化される。
【００８７】
●位相ループ
入力データと１８０度遅れた位相を持つクロックを生成するループ（帰還部）。以下のコンポーネントから成る。ループフィルタと電圧制御発振器は周波数ループと共通である。
【００８８】
位相比較器は、入力データから電圧制御発振器の生成クロックの１８０度遅れた位相と電圧制御発振器の生成クロックの位相差を検出し、それに比例する電流を出力する。また、内部リセット信号がリセット時に初期化される。
【００８９】
ループフィルタ、電圧制御発振器は、周波数ループと共通部品である。
【００９０】
●周波数ロック検出器
周波数ループがリファレンスクロックにロックしたこと（電圧制御発振器がリファレンスクロックのＮ倍の周波数を持つクロックを安定して生成している状態）を検出する回路であり、ロックしたことを示す周波数ロック信号を出力する。内部リセット信号がリセット時に初期化され、周波数ロック信号はアンロックになる。
【００９１】
●ループ選択回路
周波数ロック信号を制御信号として、ＣＤＲの状態を周波数ループにするか、位相ループにするかを選択する回路。
【００９２】
周波数ロック信号がアンロック時は周波数ループ側が選択され、ロック時は位相ループが選択される。
【００９３】
●制御回路
ＰｏｗｅｒＯｎ信号、外部リセット信号を入力とし、内部リセット信号を生成する。
【００９４】
●リタイム回路
入力データを電圧制御発振器の出力クロックの立上りまたは立下りの一方のエッジで取り込む。受信データ（取り込んだデータ）と再生クロック（取り込みに使用したクロックを受信データに対して位相管理したクロック）を出力する。内部リセット信号がリセット時に初期化される。
【００９５】
●位相ロック検出器
位相ループが入力データにロックしたこと（電圧制御発振器が入力データと１８０度遅れた位相を持つクロックを安定して生成している状態）を検出する。
【００９６】
内部リセット信号がリセット時に初期化され、位相ロック信号はアンロックになる。
【００９７】
図１７は、従来の技術を示すＰＬＬ回路のブロック図である。基準となるリファレンスクロックを周波数位相比較器、ループフィルタ、電圧制御発振器、１／Ｎ分周器のＰＬＬのループを巡回させ、所望の周波数を得る構成である。図１８は、ＰＬＬ回路の動作を示す、動作フローチャートの図である。周波数ロック検出器では、リファレンスクロックと逓倍されたクロックとを周波数が所望の周波数となったかどうかを検出する。
【００９８】
＜従来のＣＤＲの問題点＞
周波数ループと位相ループをもつＣｌｏｃｋ  Ｄａｔａ  Ｒｅｃｏｖｅｒｙ回路（以下、ＣＤＲ回路）には、信号のタイミングやノイズが原因で、周波数ループ、位相ループともにハングアップする（ＣＤＲが入力データにロックする（正常にデータを受信する状態になる）までに長時間を要する、あるいはロックできない状態で安定する）ことがある。
【００９９】
また、ＰＬＬは上記ＣＤＲの周波数ループと同じ構成を持ち、同様にハングアップする（周波数ロックするまでに長時間を要する、あるいはロックできない状態で安定することがある。
【０１００】
しかしながら、フローチャートに示すように、周波数ロックする場合は正常動作であるので考慮不要であるが、アンロックしている場合はロックするのに長時間を要する、あるいは、いつまでもロックできない状態である、ハングアップの状態に陥っている場合がある。ハングアップ状態になると、ロックされるまでに長時間を必要とするため、ロックした動作クロックを短時間で必要とする需要には応えることができなかった。
【０１０１】
＜その解決手段＞
周波数ループと位相ループのそれぞれにハング検出回路（一定時間ロックしないとハングとみなす）を持たせる。ハング検出回路がハングを検出した際には、ＣＤＲの初期化を行い（ＣＤＲ内部のリセット信号、ループフィルタの電荷引き抜き信号を生成し、全コンポーネント回路のリセットとループフィルタの電荷引き抜きを行う）、再度ロック動作を開始することで、ハングアップ状態を解消する。
【０１０２】
また、ＰＬＬについては、上記ＣＤＲの周波数ループとそのものであり、同様の手段を適用する。
【０１０３】
＜その効果＞
ハングアップが早期に解消されロック時間が短縮される。また、ロックに制約時間がある場合（ＳＡＴＡ  Ｇｅｎ２の規格では５４ｕｓ）、制約時間内のロック動作の回数が増えるため、制約時間内にロックする確率が高まる。具体的に言うと、一回のロック動作でハングする確率が１Ｅ−３であるならば、３回のロック動作を繰り返すとハングする確率は１Ｅ−９となる。
【０１０４】
＜実施の形態５＞
図１９は、実施の形態５を説明する図面であり、概略従来例に比して、周波数ループのハング検出回路、位相ループのハング検出回路を追加し、制御回路を制御回路２に変更している。図２０は、本実施の形態５における動作を示すフローチャートである。以下、本実施の形態５について図面を参照しながら説明する。
【０１０５】
○周波数ループハング検出回路（図２１、図２２、図２３）
周波数ループハング検出回路１は、ハングと判定する期間（Ｔｆｌｏｏｐ＿ｈａｎｇ）、周波数ロック信号（ＦＬＯＣＫ、Ｌ：アンロック、Ｈ：ロック）がＨにならなければ、ハングと判定する回路である。周波数ロック信号とリファレンスクロックとを入力し、一定時間、周波数ロック信号がロック状態を示す信号とならないときに周波数ループＦＬがハングアップしていると判定し、周波数ループハング信号ＦＨＡＮＧを生成する。図２１は、周波数ループハング検出回路の一例を示すブロック図である。図示しないＣＰＵ等の制御回路から起動時に所定の値Ｎ１をプリセットされる時間を判断するためのリファレンスクロック（ＲＥＦＣＬＫ、周波数既知）の変化を計数するカウンタＮ１を有する。また、周波数ロック信号ＦＬＯＣＫ（ＦＬＯＣＫ、Ｌ：アンロック、Ｈ：ロック）と周波数ループハング検出回路のリセット信号ＲＥＳＥＴ＿ＦＨＡＮＧ（ＲＥＳＥＴ、Ｌリセット）とからカウンタＮ１を初期化あるいは所定の値Ｎ１をプリセットさせる信号Ｒを生成するロジック部を有する。さらに、カウンタＮ１の出力を制御信号として受け、電源電圧を入力データとして受け、周波数ループハング信号ＦＨＡＮＧ（ＦＨＡＮＧ、Ｌ：ハングでない、Ｈ：ハング検出）を出力する信号生成回路を有する。この信号生成回路は、Ｄフリップフロップでもかまわない。
【０１０６】
図２２は、周波数ループハング検出回路の動作タイミングチャートを示す図である。信号ＲＥＳＥＴ＿ＦＨＡＮＧと信号ＦＬＯＣＫとが解除状態に遷移すると信号Ｒが解除され、カウンタでのカウント動作が開始する。ＦＬＯＣＫの解除が終了する所定期間の間のカウント数が所定値Ｎ１より小さい場合は、ハングアップは発生していないので正常動作がされたことになる。すなわち、ＲＥＳＥＴが解除（Ｌ→Ｈ）されてからＦＬＯＣＫがＨになるまでの期間のカウンタのカウント数がＮ１より小さいため、カウンタ出力（ＯＵＴ）はＬのまま、よって、ＦＨＡＮＧもＬのままとなる。
【０１０７】
図２３は、正常動作ではないハングアップを生じた場合の動作タイミングチャートを示す図である。この場合、信号ＦＬＯＣＫが所定時間経過までに解除が終了しないため、カウンタＮ１のカウントが所定値Ｎ１より大きくなりハングアップしていることを検出する。したがって、周波数ループハング検出回路からの信号ＦＨＡＮＧはハングアップしていることを示す状態信号が出力される。すなわち、ＲＥＳＥＴが解除（Ｌ→Ｈ）されてからＦＬＯＣＫがＨになる前にカウンタのカウント数がＮ１に到達すると、カウンタ出力（ＯＵＴ）がＨとなる。ＯＵＴの立上りエッジでＤ−ＦＦがＨを取り込んでＦＨＡＮＧがＨとなり、ＲＥＳＥＴがＬになるまで保持される。
【０１０８】
○位相ループハング検出回路（図２４、図２５、図２６）
位相ループハング検出回路３の入力信号は、時間を判断するためのリファレンスクロック（ＲＥＦＣＬＫ、周波数既知）と、位相ロック信号（ＰＬＯＣＫ、Ｌ：アンロック、Ｈ：ロック）とリセット（ＲＥＳＥＴ、Ｌリセット）である。位相ループハング検出回路３の出力信号は、位相ループハング信号（ＰＨＡＮＧ、Ｌ：ハングでない、Ｈ：ハング検出）。位相ループハング検出回路３は、時間を判断するためのカウンタと、カウンタの出力を保持するためのＤ−ＦＦと、カウンタのＲＥＳＥＴ信号を生成するロジック回路から成る。Ｔｆｌｏｏｐ＿ｈａｎｇは、カウンタのカウント数Ｎ２で設定する。Ｎ２は起動時にＣＰＵによって設定される。位相ループハング検出回路３は、ハングアップと判定する所定時間（Ｔｆｌｏｏｐ＿ｈａｎｇ）、位相ロック信号（ＰＬＯＣＫ、Ｌ：アンロック、Ｈ：ロック）がロックとならないときにハングアップしていると判定し、位相ループハング信号ＰＨＡＮＧを生成する判定回路である。位相ループハング検出回路３の構成は、周波数ループハング検出回路１と同じ構成でも良いが、周波数ハング検出回路１での周波数ロック信号ＦＬＯＣＫに換えて位相ロック信号ＰＬＯＣＫを入力させる構成とする。なお、カウンタＮ２は、図示しないＣＰＵ等の制御回路から所定の値Ｎ２をプリセットされる。
【０１０９】
図２４は、位相ループハング検出回路３の構成を示す一例であり、信号ＦＬＯＣＫに換えて信号ＰＬＯＣＫに置き換えた構成である。図２５および図２６に位相ループハング検出回路３の動作タイミングチャートを示す。
【０１１０】
図２５では、ＲＥＳＥＴが解除（Ｌ→Ｈ）されてからＦＬＯＣＫがＨになるまでの期間のカウンタのカウント数がＮ２より小さいため、カウンタ出力（ＯＵＴ）はＬのまま、よって、ＰＨＡＮＧもＬのままとなる。
【０１１１】
一方、図２６では、ＲＥＳＥＴが解除（Ｌ→Ｈ）されてからＦＬＯＣＫがＨになる前にカウンタのカウント数がＮ２に到達すると、カウンタ出力（ＯＵＴ）がＨとなる。ＯＵＴの立上りエッジでＤ−ＦＦがＨを取り込んでＰＨＡＮＧがＨとなり、ＲＥＳＥＴがＬになるまで保持される。この他の動作は、周波数ループハング検出回路１と同じ考え方で理解できるため、繰り返しの説明をせず省略する。
【０１１２】
なお、Ｎ１とＮ２は、電源投入時等に設定され、同じ値が設定されても良いし、相関を持たせた異なる値、相関を持たないランダムな値に設定することも可能である。
【０１１３】
○制御回路２（図２７，図２８、図２９参照）
制御回路２は、周波数ループハング信号（ＦＨＡＮＧ、Ｌ：ハングでない、Ｈ：ハング）、位相ループハング信号（ＰＨＡＮＧ、Ｌ：ハングでない、Ｈ：ハング）、リファレンスクロック（ＲＥＦＣＬＫ）を備え、入力信号は、Ｐｏｗｅｒ  ＯＮ信号（ＰＯ、Ｌ：ＰｏｗｅｒＯｆｆ、Ｈ：ＰｏｗｅｒＯｎ）、外部リセット信号（ＲＥＳＥＴ、Ｌ：リセット，Ｈ：リセット解除）である。また出力信号は、内部リセット信号（ＲＥＳＥＴＬ、Ｌ：リセット、Ｈ：リセット解除）、周波数ハング検知回路のリセット信号（ＲＥＳＥＴ＿ＦＨＡＮＧ、Ｌ：リセット、Ｈ：リセット解除）、位相ハング検知回路のリセット信号（ＲＥＳＥＴ＿ＦＨＡＮＧ、Ｌ：リセット、Ｈ：リセット解除）である。制御回路２は、内部リセット信号として、ＰｏｗｅｒＣｕｔ信号がＬの期間、または、外部リセット信号がＬの期間、または、周波数ハング信号がＨになってからリファレンスクロックをＮ３回カウントする期間、または、周波数ハング信号がＨになってからリファレンスクロックをＮ３回カウントする期間、の幅を持つＬパルスを生成する。
【０１１４】
また、周波数ハング検知回路のリセット信号として、ＰｏｗｅｒＣｕｔ信号がＬの期間、または、外部リセット信号がＬの期間、または、周波数ハング信号がＨになったときに内部リセットを解除してから時間Ｔ１後に時間Ｔ２の幅を持つＬパルスを生成する。また、位相ハング検知回路のリセット信号として、ＰｏｗｅｒＣｕｔ信号がＬの期間、または、外部リセット信号がＬの期間、または、位相ハング信号がＨになったときに内部リセットを解除してから時間Ｔ３後に時間Ｔ４の幅を持つＬパルスを生成する。つまり、周波数ハング、位相ハングが発生したとき、一定期間内部リセットを実施する。ただし、一定期間内部リセットを生成する回路は、内部リセット中に動作している必要があるため内部リセット信号をリセット信号に使えない。専用のリセット信号が必要となる。また、一定期間内部リセットを生成する回路にはハング検出回路の出力を用いているため、ハング検出回路のリセット信号にも内部リセット信号を使えず、専用のリセット信号が必要となる。
【０１１５】
図２７は、制御回路２の実施例のブロック図であり、周波数ハング回復信号生成部、位相ハング回復信号生成部、内部リセット信号生成部、とからなる。従来の制御回路は、ＰｏｗｅｒＯＮ信号と外部リセット信号とをＡＮＤ処理するＡＮＤ回路を用いていた。
【０１１６】
○周波数ハング回復信号生成部
入力信号は、時間を判断するためのリファレンスクロックと、周波数ループハング信号と、外部リセット信号である。出力信号は、周波数ハング検知回路のリセット信号と周波数ハング回復信号（Ｌ：内部リセットしない、Ｈ：内部リセットをする）である。周波数ハング回復信号生成部は、時間を判断するためのカウンタと、カウンタの出力を保持するためのＤ−ＦＦと、周波数ハング回復信号が解除（Ｈ−＞Ｌ）されてから時間Ｔ１後に周波数ハング検知回路と制御回路２の周波数ハング回復信号生成部をリセットする信号（周波数ハング検知回路のリセット信号）を生成するための遅延線Ａ１、遅延線Ａ２を含むロジック回路から成る。カウンタのカウント数Ｎ３はＣＰＵから設定される。
【０１１７】
○位相ハング回復信号生成部
入力信号は、時間を判断するためのリファレンスクロックと、位相ループハング信号と、外部リセット信号である。出力信号は、位相ハング検知回路のリセット信号と位相ハング回復信号（Ｌ：内部リセットしない、Ｈ：内部リセットをする）である。位相ハング回復信号生成部は、時間を判断するためのカウンタと、カウンタの出力を保持するためのＤ−ＦＦと、位相ハング回復信号が解除（Ｈ−＞Ｌ）されてから時間Ｔ３後に周波数ハング検知回路と制御回路２の周波数ハング回復信号生成部をリセットする信号（位相ハング検知回路のリセット信号）を生成するための遅延線Ａ３、遅延線Ａ４を含むロジック回路から成る。カウンタのカウント数Ｎ４はＣＰＵから設定される。
【０１１８】
○内部リセット信号生成部
入力信号は、ＰｏｗｅｒＣｕｔ信号と、外部リセット信号と、周波数ハング回復信号と、位相ハング回復信号である。出力信号は、内部リセット信号である。内部リセット信号生成部は、２つのロジックゲートから成る。
【０１１９】
図２８は、制御回路２の実施例のタイミングチャート（周波数ハング検出時）である。
【０１２０】
周波数ハングが検知され（ＦＨＡＮＧがＬ→Ｈ）、周波数ハング回復信号生成部のカウンタのリセット、Ｄ−ＦＦのセットが解除され（Ｒ＿Ｆ＝Ｌ−＞Ｈ）、カウンタがリファレンスクロック数のカウントを開始する。また、周波数ハング回復信号がＨとなり、内部リセット信号がＬを出力する。カウント数がＮ３回に到達するとＯＵＴ＿ＦがＬ→Ｈとなり、Ｄ＿ＦＦがグランド電位を保持し（Ｑ＿Ｆ：Ｈ→Ｌ）、周波数ハング回復信号がＬとなり、内部リセット信号がＨとなる。この結果、内部リセット信号は、ＲＥＦＣＬＫをＮ３回カウントする期間のＬパルスとなる。周波数ハング回復信号の立下りエッジから期間Ｔ１後に周波数ハング検知回路のリセット信号をＬにし、周波数ハング検知回路をリセットする。その結果、ＦＨＡＮＧはＬにリセットされる。また、周波数ハング検知回路のリセット信号を用いて、周波数ハング回復信号生成部もリセットする。
【０１２１】
その後、期間Ｔ２後に周波数ハング検知回路のリセット信号をＨに戻す。この結果、周波数ハング検知回路のリセット信号は、期間Ｔ２のＬパルスとなる。周波数ハング検知回路とを内部リセットと分離するのは、周波数ハング検知回路をリセットすると周波数ハング信号がＬになり内部リセット信号をＨに戻してしまうことを防ぎ、ＲＥＦＣＬＫをＮ３回カウントする期間のＬパルスを持つ内部リセット信号を生成するためである。周波数ハング回復信号生成部のリセットとを内部リセットと分離するのは、周波数ハング回復信号生成部をリセットすることでカウンタが止まることを防ぎ、ＲＥＦＣＬＫをＮ３回カウントする期間のＬパルスを持つ内部リセット信号を生成するためである。
【０１２２】
図２９は、制御回路２の実施例のタイミングチャート（位相ハング検出時）である。
【０１２３】
位相ハングが検知され（ＰＨＡＮＧがＬ→Ｈ）、位相ハング回復信号生成部のカウンタのリセット、Ｄ−ＦＦのセットが解除され（Ｒ＿Ｐ：Ｌ−＞Ｈ）、カウンタがリファレンスクロック数のカウントを開始する。また、位相ハング回復信号がＨとなり、内部リセット信号がＬを出力する。
【０１２４】
カウント数がＮ４回に到達するとＯＵＴ＿ＰがＬ→Ｈとなり、Ｄ＿ＦＦがグランド電位を保持し（Ｑ＿Ｐ：Ｈ→Ｌ）、位相ハング回復信号がＬとなり、内部リセット信号がＨとなる。この結果、内部リセット信号は、ＲＥＦＣＬＫをＮ４回カウントする期間のＬパルスとなる。
【０１２５】
位相ハング回復信号の立下りエッジから期間Ｔ３後に位相ハング検知回路のリセット信号をＬにし、位相ハング検知回路をリセットする。その結果、ＰＨＡＮＧはＬにリセットされる。また、位相ハング検知回路のリセット信号を用いて、位相ハング回復信号生成部もリセットする。
【０１２６】
その後、期間Ｔ４後に位相ハング検知回路のリセット信号をＨに戻す。この結果、位相ハング検知回路のリセット信号は、期間Ｔ４のＬパルスとなる。
【０１２７】
位相ハング検知回路とを内部リセットと分離するのは、位相ハング検知回路をリセットすると位相ハング信号がＬになり内部リセット信号をＨに戻してしまうことを防ぎ、ＲＥＦＣＬＫをＮ４回カウントする期間のＬパルスを持つ内部リセット信号を生成するためである。
【０１２８】
位相ハング回復信号生成部のリセットとを内部リセットと分離するのは、位相ハング回復信号生成部をリセットすることでカウンタが止まることを防ぎ、ＲＥＦＣＬＫをＮ４回カウントする期間のＬパルスを持つ内部リセット信号を生成するためである。
【０１２９】
実施の形態５によれば、ハング状態を早期に解消されロック時間が短縮される。また、通常の利用形態では、ロックに制約時間が課される場合が多く、制約時間内にロックを試みるリトライ回数が増えるため、制約時間内にロックする確率が高まる効果がある。
【０１３０】
＜実施の形態６＞
図３０は、本実施の形態６を示す、ブロック図である。実施の形態５とは、制御回路２＿２、および周波数ロック検出器１０６＿２とを異なる回路で構成した点、位相ループハング検出器のリセット生成回路４を追加した点とが異なる。図３１は、実施の形態６における動作を示す、動作フフローチャートの図である。以下、実施の形態５との重複をしないように説明を行う。
【０１３１】
図３２は、周波数ロック検出器１０６＿２を示すブロック図である。周波数ロック検出器１０６＿２は、周波数ロック検出器とＡＮＤゲートとからなる。
【０１３２】
周波数ロック検出器１０６＿２は、入力信号として、電圧制御発振器の出力クロック、リファレンスクロック、内部リセット信号（ＲＥＳＥＴＬ、Ｌ：リセット、Ｈ：リセット解除）、位相ループハング検出回路のリセット信号（Ｌ：リセット、Ｈ：リセット解除）を入力し、出力信号として、周波数ロック信号（ＦＬＯＣＫＬ、Ｌ：アンロック、Ｈ：ロック）を出力する。周波数ロック検出器１０６＿２は、周波数ロック検出器のリセット信号として、内部リセット信号と位相ループハング検出回路のリセット信号のＡＮＤを入力する回路である。位相ループハング検出回路のリセット信号がリセットのとき、周波数ロック検出器がリセットされ周波数ロック信号がＨとなるため、ループ選択回路は周波数ループを選択する。
【０１３３】
図３３は、位相ループハング検出器のリセット生成回路４のブロック図である。位相ループハング検出器のリセット生成回路４は、遅延線Ａ２１と遅延線Ａ２２を含むロジック回路で構成される。位相ループハング検出器のリセット生成回路４は、入力信号として、位相ループハング信号（ＰＨＡＮＧ、Ｌ：ハングでない、Ｈ：ハング）を入力し、出力信号として、位相ループハング検出器のリセット信号（ＲＥＳＥＴ＿ＰＨＡＮＧ、Ｌ：リセット、Ｈ：リセット解除）を出力する。位相ループハング検出器のリセット生成回路４は、位相ループハング信号の立上がりエッジの時間Ｔ２１後から時間Ｔ２１＋Ｔ２２の期間のＬパルスを生成するエッジ検出回路で構成した。
【０１３４】
図３４は、制御回路２＿２を示すブロック図である。図３５は、制御回路２＿２の動作を示す動作タイミングチャートの図である。
【０１３５】
●制御回路２＿２は、入力信号として、ＰｏｗｅｒＯＮ信号ＰＯ（Ｌ：ＰｏｗｅｒＯｆｆ、Ｈ：ＰｏｗｅｒＯｎ）、外部リセット信号ＲＥＳＥＴ（Ｌ：リセット，Ｈ：リセット解除）、周波数ループハング信号ＦＨＡＮＧ（Ｌ：ハングでない、Ｈ：ハング）、リファレンスクロックＲＥＦＣＬＫを入力する。また出力信号として、内部リセット信号ＲＥＳＥＴＬ（Ｌ：リセット、Ｈ：リセット解除）、周波数ハング検知回路のリセット信号ＲＥＳＥＴ＿ＦＨＡＮＧ（Ｌ：リセット、Ｈ：リセット解除）を出力する。
【０１３６】
●制御回路２＿２は、内部リセット信号として、ＰｏｗｅｒＣｕｔ信号がＬの期間、または、外部リセット信号がＬの期間、または、周波数ハング信号がＨになってからリファレンスクロックをＮ１０回カウントする期間、または、周波数ハング信号がＨになってからリファレンスクロックをＮ１０回カウントする期間、の幅を持つＬパルスを生成し、出力する。
【０１３７】
また、周波数ハング検知回路のリセット信号として、ＰｏｗｅｒＣｕｔ信号がＬの期間、または、外部リセット信号がＬの期間、または、周波数ハング信号がＨになったときに内部リセットを解除してから時間Ｔ１１後に時間Ｔ１２の幅を持つＬパルスを生成し、出力する。
【０１３８】
●図３４は、制御回路２＿２の実施例のブロック図である。
【０１３９】
制御回路２＿２は、周波数ハング回復信号生成部と内部リセット信号生成部からなる。
【０１４０】
従来の制御回路では、ＰｏｗｅｒＯＮ信号と外部リセット信号とをＡＮＤ処理するＡＮＤ回路を用いていた。
【０１４１】
○周波数ハング回復信号生成部
入力信号は、時間を判断するためのリファレンスクロックと、周波数ループハング信号と、外部リセット信号である。出力信号は、周波数ハング検知回路のリセット信号と周波数ハング回復信号（Ｌ：内部リセットしない、Ｈ：内部リセットをする）である。
【０１４２】
周波数ハング回復信号生成部は、時間を判断するためのカウンタと、カウンタの出力を保持するためのＤ−ＦＦと、周波数ハング回復信号が解除（Ｈ−＞Ｌ）されてから時間Ｔ１１後に周波数ハング検知回路と制御回路５の周波数ハング回復信号生成部をリセットする信号（周波数ハング検知回路のリセット信号）を生成するための遅延線Ａ１１、遅延線Ａ１２を含むロジック回路から成る。カウンタのカウント数Ｎ１０はＣＰＵから設定される。
【０１４３】
○内部リセット信号生成部
入力信号は、ＰｏｗｅｒＣｕｔ信号と、外部リセット信号と、周波数ハング回復信号とである。出力信号は、内部リセット信号である。内部リセット信号生成部は、２つのロジックゲートから成る。
【０１４４】
●図３５は、制御回路２＿２の実施例のタイミングチャートである。
【０１４５】
周波数ハングが検知され（ＦＨＡＮＧがＬ→Ｈ）、周波数ハング回復信号生成部のカウンタのリセット、Ｄ−ＦＦのセットが解除され（Ｒ＿Ｆ：Ｌ−＞Ｈ）、カウンタがリファレンスクロック数のカウントを開始する。また、周波数ハング回復信号がＨとなり、内部リセット信号がＬを出力する。
【０１４６】
カウント数がＮ１０回に到達するとＯＵＴ＿ＦがＬ→Ｈとなり、Ｄ＿ＦＦがグランド電位を保持し（Ｑ＿Ｆ：Ｈ→Ｌ）、周波数ハング回復信号がＬとなり、内部リセット信号がＨとなる。この結果、内部リセット信号は、ＲＥＦＣＬＫをＮ３回カウントする期間のＬパルスとなる。
【０１４７】
周波数ハング回復信号の立下りエッジから期間Ｔ１後に周波数ハング検知回路のリセット信号をＬにし、周波数ハング検知回路をリセットする。その結果、ＦＨＡＮＧはＬにリセットされる。また、周波数ハング検知回路のリセット信号を用いて、周波数ハング回復信号生成部もリセットする。
【０１４８】
その後、期間Ｔ１２後に周波数ハング検知回路のリセット信号をＨに戻す。この結果、周波数ハング検知回路のリセット信号は、期間Ｔ１２のＬパルスとなる。
【０１４９】
周波数ハング検知回路と内部リセットとを分離するのは、周波数ハング検知回路をリセットすると周波数ハング信号がＬになり内部リセット信号をＨに戻してしまうことを防ぎ、ＲＥＦＣＬＫをＮ１０回カウントする期間のＬパルスを持つ内部リセット信号を生成するためである。
【０１５０】
周波数ハング回復信号生成部のリセットとを内部リセットと分離するのは、周波数ハング回復信号生成部をリセットすることでカウンタが止まることを防ぎ、ＲＥＦＣＬＫをＮ１０回カウントする期間のＬパルスを持つ内部リセット信号を生成するためである。
【０１５１】
実施例１では、周波数ループ、位相ループでハングを検出した場合に周波数ループ、位相ループを初期化しているのに対して、実施例２では、位相ループでハングを検出した場合には初期化をせずに周波数ループから再度ロック動作を開始する（Ｆ６０４）。したがって、Ｆ６０２に示す初期化フローをしないため、実施例１と比較し、さらにロック時間が短縮され、さらに制約時間内にロックする確率が高まる。
【０１５２】
＜実施の形態７＞
図３６は、実施の形態７におけるＰＬＬのブロック図を示す図である。先に実施の形態で示した周波数ループの部分を抜き出したもの、すなわち、ＰＬＬにも応用することができると理解いただきたい。図３７は、ＰＬＬの動作を示す、動作フローチャートの図である。
【０１５３】
実施の形態７では、周波数ロックがされていないアンロック状態において、周波数の引き込み、すなわち、周波数を変更してロックさせようとしている状態であるのか、ロックが外れて所望の周波数をはるかに越えてしまいロックする安定方向に動作が収束しない状態になっていないかを、判定する構成とした。
【０１５４】
すなわち、周波数ループハング検出回路の出力信号である周波数ループハング信号を制御回路５への周波数ループハング信号の入力ノードに接続し、制御回路５の出力信号である周波数ハング検知回路のリセット信号ＲＥＳＥＴ＿ＦＨＡＮＧを周波数ハング検出回路へフィードバックすることでＰＬＬのロックが高速に行われる。
【図面の簡単な説明】
【０１５５】
【図１】本発明の実施の形態１に係るＰＬＬ回路のブロック図である。
【図２】本発明の実施形態に係るループフィルタの回路図である。
【図３】本発明の実施形態に係るプリチャージ回路の回路図である。
【図４】本発明の実施形態に係るプロセスモニタ回路のブロック図である。
【図５】本発明の実施の形態に係る電圧制御発振器の入出力信号の関係を示す図である。
【図６】本発明の実施の形態に係るプロセスモニタ回路のフローチャートを示す図である。
【図７】本発明の実施の形態１に係るタイミングチャートを示す図である。
【図８】本発明の実施の形態１に係るフローチャートを示す図である。
【図９】本発明の実施の形態２に係るＰＬＬ回路のブロック図である。
【図１０】本発明の実施の形態に係る周波数測定回路のブロック図である。
【図１１】本発明の実施の形態２に係るフローチャートを示す図である。
【図１２】本発明の実施の形態３に係るＰＬＬ回路のブロック図である。
【図１３】本発明の実施の形態３に係るタイミングチャートを示す図である。
【図１４】本発明の実施の形態４に係るＰＬＬ回路のブロック図である。
【図１５】従来のＣＤＲを示すブロック図である。
【図１６】従来のＣＤＲのフローチャートを示す図である。
【図１７】従来の技術を示すＰＬＬ回路のブロック図である。
【図１８】従来の技術を示すＰＬＬ回路のフローチャートを示す図である。
【図１９】本発明の実施の形態５に係る回路のブロック図である。
【図２０】本発明の実施の形態５に係るフローチャートを示す図である。
【図２１】本発明の実施の形態に係る周波数ループハング検出回路のブロック図である。
【図２２】本発明の実施の形態５に係るタイミングチャートを示す図である。
【図２３】本発明の実施の形態５に係るタイミングチャートを示す図である。
【図２４】本発明の実施の形態５に係る位相ループハング検出回路のブロック図である。
【図２５】本発明の実施の形態５に係るタイミングチャートを示す図である。
【図２６】本発明の実施の形態５に係るタイミングチャートを示す図である。
【図２７】本発明の実施の形態５に係る制御回路２のブロック図である。
【図２８】本発明の実施の形態５に係るタイミングチャートを示す図である。
【図２９】本発明の実施の形態５に係るタイミングチャートを示す図である。
【図３０】本発明の実施の形態６に係る回路のブロック図である。
【図３１】本発明の実施の形態６に係るフローチャートを示す図である。
【図３２】本発明の実施の形態６に係る周波数ロック検出器のブロック図である。
【図３３】本発明の実施の形態６に係る位相ループハング検出器のリセット生成回路のブロック図である。
【図３４】本発明の実施の形態６に係る制御回路のブロック図である。
【図３５】本発明の実施の形態６に係るタイミングチャートを示す図である。
【図３６】本発明の実施の形態７に係るＰＬＬ回路のブロック図である。
【図３７】本発明の実施の形態７に係るフローチャートを示す図である。
【符号の説明】
【０１５６】
１  ＰＦＤ、２  ＣＰ、３  ＬＰＦ、４  ＶＣＯ、５  プロセスモニタ回路、６  プリチャージ回路、７  加速用ＣＰ、８  オア回路、９  インバータ、１０  ＰＭＯＳトランジスタ、１１  ＮＭＯＳトランジスタ、１２ａ，１２ｃ，１2ｄ，２０  フリップフロップ、１２ｂ  シフトレジスタ、１３ａ，１３ｂ，２１ａ，２１ｂ  カウンタ、１４  ＣＭＯＳリングオシレータ、１５，２２ａ，２２ｂ  比較回路、１６  パルス生成回路、１７  選択回路、１８ａ，１８ｂ，２３ａ，２３ｂ，２３ｃ，２３ｄ  アンド回路、１９  周波数測定回路、２４  オア回路、２５，２７  抵抗、２６  コンデンサ、１０４，１０５，１０６  ＶＣＯ入力電圧、２００，２０１，２０２，２０３，２０４，３００，３０１，３０２，３０３，３０４  タイミングチャート内のタイミング。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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