(57)【要約】【課題】  高耐圧及び低オン抵抗の簡易構造の半導体装置を提供することを目的とする。【解決手段】  第一導電型の半導体基板１００表面に第一導電型のドレインドリフト層１０１、ドリフト層１０１表面に第二導電型のウェル層１０２を順次形成し、ウェル層１０２表面からドリフト層１０１に至るまで内壁に絶縁膜１０７を有するトレンチ１０６を形成する。次に、トレンチ１０６内部に、トレンチ１０６底面から第二導電型の埋め込み層１０８を形成し、さらに埋め込み層１０８上からウェル層１０２と絶縁膜１０７を介して対向するようにゲート電極１０９を形成する。続いて、ウェル層１０２表面に、その上面がゲート電極１０９の上面より下方に位置するように第一導電型のソース層１０３を形成する。【選択図】図２
2008060416.tif 000002
【特許請求の範囲】
【請求項１】
第一導電型の半導体基板と、
前記半導体基板表面に形成された第一導電型のドレインドリフト層と、
前記ドレインドリフト層表面に形成された第二導電型のウェル層と、
前記ウェル層表面に形成された第一導電型のソース層と、
前記ソース層表面から前記ドレインドリフト層に至るまで形成され、内壁に絶縁膜を有するトレンチと、
前記トレンチ内部の底面から前記ドレインドリフト層と前記絶縁膜を介して対向するように形成された第二導電型の埋め込み層と、
前記トレンチ内部に、前記埋め込み層と接触し、かつ前記ウェル層と前記絶縁膜を介して対向するように形成されたゲート電極と、
を備えたことを特徴とする半導体装置。
【請求項２】
前記埋め込み層は、その上面が前記ドレインドリフト層と前記ウェル層の界面より下方に位置し、前記ゲート電極は、その上面が前記ウェル層と前記ソース層の界面より上方に位置することを特徴とする請求項１記載の半導体装置。
【請求項３】
前記埋め込み層は、第二導電型の不純物原子を含有するポリシリコン膜であり、かつ含有する不純物原子の濃度が、１Ｅ１５ｃｍ−３以上かつ１Ｅ１８ｃｍ−３以下であることを特徴とする請求項１又は２記載の半導体装置。
【請求項４】
前記埋め込み層及び前記ゲート電極は等電位であることを特徴とする請求項１乃至３のいずれか一項記載の半導体装置。
【請求項５】
前記ゲート電極は、金属層を有することを特徴とする請求項１乃至４のいずれか一項記載の半導体装置。 
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、特にトレンチゲート構造のＭＯＳＦＥＴ（Metal-Oxide -Semiconductor Field Effect Transistor）に関する。
【背景技術】
【０００２】
近年、リチウム電池の安全回路等の電力用ＭＯＳＦＥＴとして、トレンチゲート構造のＭＯＳＦＥＴが広く使用されている。このようなＭＯＳＦＥＴには、電力用用途として安定した動作を確保し、さらには動作時の消費電力を抑えることができるように、高耐圧特性及び低オン抵抗特性が求められている。
【０００３】
これに対し、高耐圧化及び低オン抵抗化を図ったＭＯＳＦＥＴとして、トレンチをソース層、ウェル層を貫通してドレインドリフト層に至るように形成し、トレンチ内部に絶縁膜を介して埋め込み電極及びゲート電極を設けたトレンチゲート構造のＭＯＳＦＥＴが知られている（例えば、特許文献１参照。）。この従来のＭＯＳＦＥＴは、ドレイン電圧印加時にドレインドリフト層（以下、単にドリフト層と言う）と埋め込み電極の電荷を結合させることにより、ドリフト層を空乏化させて耐圧を高めるとともに、ゲート電圧印加時にドリフト層のトレンチとの界面近傍にキャリアの蓄積層を形成するＡＣＣＵＦＥＴ効果により、オン抵抗を低減することができる。
【０００４】
しかしながら、この従来技術では、埋め込み電極とゲート電極をそれぞれ独立した電位にするため、埋め込み電極とゲート電極間に絶縁膜を形成しており、また電界が特に集中するトレンチの湾曲部近傍における耐圧を十分に高めるために、トレンチ湾曲部の絶縁膜の膜厚を大きくする必要がある。
【０００５】
このように、埋め込み電極とゲート電極間に絶縁膜を形成し、さらにはトレンチ湾曲部の絶縁膜を厚くするには、複雑かつ緻密な製造技術が伴う。従って、現在、製造の容易な簡易構造で、高耐圧特性及び低オン抵抗特性を十分に確保することができるトレンチゲート構造のＭＯＳＦＥＴが望まれている。
【特許文献１】特開２００２−８３９６３号（図２）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、上記問題点を解決するためになされたもので、高耐圧及び低オン抵抗の簡易な構造を有する半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、本発明の一態様の半導体装置は、第一導電型の半導体基板と、前記半導体基板表面に形成された第一導電型のドレインドリフト層と、前記ドレインドリフト層表面に形成された第二導電型のウェル層と、前記ウェル層表面に形成された第一導電型のソース層と、前記ソース層表面から前記ドレインドリフト層に至るまで形成され、内壁に絶縁膜を有するトレンチと、前記トレンチ内部の底面から前記ドレインドリフト層と前記絶縁膜を介して対向するように形成された第二導電型の埋め込み層と、前記トレンチ内部に、前記埋め込み層と接触し、かつ前記ウェル層と前記絶縁膜を介して対向するように形成されたゲート電極を備えたことを特徴とする。
【発明の効果】
【０００８】
本発明によれば、高耐圧及び低オン抵抗の簡易な構造を有する半導体装置を提供することができる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の実施形態に係る半導体装置およびその製造方法について図面を参照して説明する。
【実施例１】
【００１０】
まず、図１及び図２を参照して、本発明の実施例１に係る半導体装置の構成を説明する。図１は本実施例に係る半導体装置を示す斜視図であり、図２は図１の一点鎖線Ａ−Ａ’における本実施例に係る半導体装置を示す断面図である。なお、本実施例では、第一の導電型をｐ型、第二の導電型をｎ型とするが、第一の導電型をｎ型とする場合には、第二の導電型がｐ型となる。
【００１１】
図１及び図２に示したように、ｐ型の不純物原子を含有するｐ型シリコン基板（半導体基板）１００表面にｐ型ドリフト層１０１が形成されている。ドリフト層１０１表面にはｎ型の不純物原子を含有するｎ型ウェル層１０２、ｎ型ウェル層１０２表面にはｐ型の不純物原子を含有するｐ型ソース層１０３がそれぞれ形成されている。ソース層１０３はその表面に形成された金属材料から構成されるソース電極１０４と電気的に接続されており、シリコン基板１００はその裏面に形成された金属材料から構成されるドレイン電極１０５と電気的に接続されている。ソース電極１０４にはソース電位、ドレイン電極１０５にはドレイン電位がそれぞれ与えられる。
【００１２】
また、ソース層１０３の表面からウェル層１０２を貫通してドリフト層１０１に至るまで、複数の帯状のトレンチ１０６が並列して形成されており、トレンチ１０６の内壁には、例えばシリコン酸化膜等の絶縁膜１０７が形成されている。
【００１３】
このトレンチ１０６内部の底面（下面）からは、絶縁膜１０７を介して埋め込み層１０８が形成されており、埋め込み層１０８はその上面がドリフト層１０１とウェル層１０２の界面より下方に位置し、ドリフト層１０１と絶縁膜１０７を介して対向するように形成されている。埋め込み層１０８は、例えばｎ型不純物原子が添加されたドープドポリシリコン等の導電材料を構成材料とし、さらに埋め込み層１０８の空乏化をより容易にするために、一般的なトレンチ構造のＭＯＳＦＥＴのゲート電極に使用されるポリシリコン膜等よりも不純物原子濃度を低くしており、例えば１Ｅ１５ｃｍ−３以上かつ１Ｅ１８ｃｍ−３以下としている。
【００１４】
またトレンチ１０６内部の埋め込み層１０８上には、ゲート電極１０９が埋め込み層１０８と接触して形成されており、ゲート電極１０９はその上面がウェル層１０２とソース層１０３の界面より上に位置し、ウェル層１０２及びドリフト層１０１、ソース層１０３の一部と絶縁膜１０７を介して対向するように形成されている。ゲート電極１０９は、例えばｐ型あるいはｎ型の不純物原子が添加されたドープドポリシリコン膜を構成材料とし、ゲート抵抗を低減するために埋め込み層１０８よりも不純物原子濃度を高濃度に、例えば１Ｅ１９ｃｍ−３以上としている。
【００１５】
また、トレンチ１０６内部のゲート電極１０９上には埋め込み絶縁層１１０、埋め込み絶縁層１１０上には層間絶縁層１１１が形成されており、ゲート電極１０９とソース層上に形成されたソース電極１０４は電気的に絶縁されている。さらにゲート電極１０９は、その一部において引き出しゲート電極１１２と連結されており、ゲート電位が与えられている。またここで、埋め込み層１０８も引き出しゲート電極１１２に連結して、埋め込み層１０８とゲート電極１０９に等電位が与えられるようにしてもよい。
【００１６】
次に、以上のような構成を有する本実施例に係る半導体装置の製造方法について、図１、図３及び図４を参照して説明する。図３及び図４は、本実施例に係る半導体装置の製造方法を示す工程断面図である。
【００１７】
まず、図３（ａ）に示したように、ｐ型不純物原子、例えばボロン原子等を注入し熱拡散させたｐ型シリコン基板１００表面にｐ型ドリフト層１０１をエピタキシャル成長により形成し、さらにドリフト層１０１表面に例えばリン原子等のｎ型不純物原子を注入し、熱拡散させてｎ型のウェル層１０２を形成する。このとき、ドリフト層１０１のボロン原子の濃度を、半導体基板１００のボロン原子の濃度よりも低くする。例えば、半導体基板１００の不純物原子濃度を１Ｅ１９ｃｍ−３以上とし、ドリフト層１０１の不純物原子濃度を１Ｅ１５ｃｍ−３から１Ｅ１７ｃｍ−３程度とする。
【００１８】
さらに、例えばＲＩＥ（Reactive Ion Etching）等の異方性エッチングにより、複数の帯状のトレンチ１０６をウェル層１０２の表面からウェル層１０２を貫通してドリフト層１０１に至るように形成する。ここでは、隣り合うトレンチ１０６のピッチを例えば０．６μｍ程度とする。また一般的に、ドリフト層の形成時にシリコン基板からドリフト層に不純物が再拡散されることにより、シリコン基板に隣接するドリフト層部分に拡散領域が形成される場合があるが、この拡散領域にトレンチが達すると、トレンチ底部近傍の空乏層の拡がりが抑制される恐れが生じる。このため、トレンチ１０６は、この拡散領域に達しない深さに形成することが好ましい。
【００１９】
次に、図３（ｂ）に示すように、ＣＶＤ（Chemical Vapor Deposition）法や熱酸化法等により、ウェル層１０２表面及びトレンチ１０６の内壁に、例えばシリコン酸化膜等の絶縁膜１０７を形成する。この絶縁膜１０７の厚さは、例えば５００Å程度とする。
【００２０】
次に、図３（ｃ）に示すように、ウェル層１０２表面及びトレンチ１０６内部に、例えばＣＶＤ法によりシランを熱分解して成膜すると同時にｎ型不純物原子であるリン原子等を添加して、ｎ型のポリシリコン膜１１３を形成する。このとき、このポリシリコン膜１１３は、リン原子の濃度を、１Ｅ１５ｃｍ−３以上かつ１Ｅ１８ｃｍ−３以下とする。なお、このｎ型のポリシリコン膜１１３は、ウェル層１０２表面及びトレンチ１０６内部にＣＶＤ法等によりポリシリコン膜１１３を形成した後、ポリシリコン膜１１３にｎ型不純物原子の注入を行い、さらにｎ型不純物原子をポリシリコン膜１１３全体へ熱拡散させる熱拡散法により形成してもよい。
【００２１】
次に、図４（ａ）に示したように、ｎ型ポリシリコン膜１１３をエッチバックして、ウェル層１０２表面に形成された絶縁膜１０７を露出させるとともに、その上面がドリフト層１０１とウェル層１０２の界面より下方に位置し、ドリフト層１０１と絶縁膜１０７を介して対向するようにｎ型の埋め込み層１０８を形成する。
【００２２】
次に、図４（ｂ）に示したように、ウェル層１０２表面に形成された絶縁膜１０７の表面及び埋め込み層１０８上に、ＣＶＤ法により例えばボロン原子等のｐ型不純物原子を添加したドープドポリシリコン膜を形成する。その後、ドープドポリシリコン膜をエッチバックして、ウェル層１０２表面に形成された絶縁膜１０７を露出させるとともに、その上面がトレンチ１０６の開口面より下方に位置し、ドリフト層１０１及びウェル層１０２と絶縁膜１０７を介して対向するようにゲート電極１０９を形成する。ただし、このドープドポリシリコン膜のエッチバックにおいては、後にトレンチ１０６外部に形成する引き出しゲート電極１１２とポリシリコン膜（ゲート電極１０９）を連結できるように、引き出しゲート電極１１２との連結部近傍のウェル層１０２表面及びトレンチ１０６内部のポリシリコン膜の一部をフォトレジスト膜等でマスクをしてエッチングされないように保護する。そしてさらに後の工程において、この保護されたトレンチ１０６外部のポリシリコン膜（ゲート電極１０９）に引き出しゲート電極１１２を連結することで、ゲート電極１０９と引き出しゲート電極１１２を電気的に接続する。
【００２３】
またここで、ゲート抵抗をより低減するために、ゲート電極１０９のボロン原子の濃度を埋め込み層１０８の不純物原子濃度よりも高濃度、例えば１Ｅ１９ｃｍ−３以上とすることが好ましい。なおゲート電極１０９に関しても、埋め込み層１０８と同様に、熱拡散法等により形成してもよい。
【００２４】
次に、図４（ｃ）に示したように、例えば、ＣＶＤ法等によりウェル層１０２表面に形成された絶縁膜１０７上及びゲート電極１０９上に酸化膜を形成し、トレンチ１０６内部に埋め込み絶縁層１１０及びトレンチ１０６外部に層間絶縁層１１１を形成する。さらに、ウェル層１０２表面の層間絶縁層１１１及び絶縁膜１０７の一部をエッチング除去して、開口部を形成する。
【００２５】
さらに、ウェル層１０２表面の開口部からウェル層１０２表面に例えばボロン原子等のｐ型不純物原子を注入し、熱処理を施してｐ型不純物原子をウェル層１０２表面内部へ拡散させることにより、ウェル層１０２表面にｐ型のソース層１０３を形成する。このとき、ソース層１０３−ドリフト層１０１間のウェル層１０２におけるキャリアの蓄積を十分に確保するため、ソース層１０３の下面がゲート電極１０９の上面よりも下に位置するように形成し、キャリアの移動するウェル層１０２領域をゲート電極１０９と対向させることが好ましい。
【００２６】
引き続いて、図１に示した半導体装置の構成になるよう、ソース層１０３上にスパッタ法等によりＡｌ等を材料とするソース電極１０４を形成し、ソース電極１０４とソース層１０３を連結する。また、トレンチ外部１０６に形成されたゲート電極１０９上の層間絶縁層１１１をエッチングしてゲート電極１０９の一部を露出させ、スパッタ法等により露出したゲート電極１０９上に金属材料により構成される引き出しゲート電極１１２を形成し、ゲート電極１０９と引き出しゲート電極１１２を連結する。さらに、半導体基板１００の裏面(下面)には、スパッタ法等によりドレイン電極１０５を形成し、ドリフト層１０１をドレイン電極１０５と電気的に接続する。
【００２７】
以上のような本実施例に係る半導体装置によれば、ゲート電位を０Ｖ電位に保持した状態で、ソース電極１０４に０Ｖ電位、ドレイン電極１０５に負電位を印加した場合、図５（ａ）に示したように、絶縁膜１０７を介して対向するｐ型のドリフト層１０１とｎ型の埋め込み層１０８の界面近傍で空乏層１１４を拡げることができる。さらにドレイン電位を負にすると、図５（ｂ）に示したように、ドリフト層１０１と埋め込み層１０８の界面近傍から空乏層１１４が拡大して隣接するトレンチ１０６側部の空乏層１１４が互いに接合し、トレンチ１０６下方のドリフト層１０１まで空乏層１１４が拡大する。この結果、トレンチ１０６の湾曲部に形成される空乏層１１４の形状が滑らかになり、トレンチ１０６湾曲部への電界集中を回避して、ＭＯＳＦＥＴの耐圧を向上することができる。
【００２８】
また埋め込み層１０８は、ドリフト層１０１と反対導電型のドープドポリシリコン膜からなり、しかも一般的なトレンチ構造のＭＯＳＦＥＴのゲート電極に使用されるポリシリコン膜等よりも不純物原子濃度が低濃度であるため、従来の半導体装置に比較してドリフト層１０１と埋め込み層１０８の界面における空乏層１１４を容易に形成でき、更には容易に拡大することができる。このため、従来の半導体装置では電界が特に集中するトレンチの湾曲部近傍における耐圧を十分に確保するために、トレンチ湾曲部の絶縁膜の膜厚を局所的に大きくする必要があったが、本実施例では、トレンチの絶縁膜に特殊な加工を施さなくとも、簡易な構造により耐圧を向上することができる。
【００２９】
さらに、従来の半導体装置では、埋め込み電極とゲート電極にそれぞれ独立した電位を与えるため、埋め込み電極とゲート電極間に絶縁膜を形成して埋め込み電極とゲート電極を互いに絶縁しているが、本実施例では、埋め込み層１０８とゲート電極１０９は互いに接触しており、これらの間に絶縁膜１０７を形成する必要はない。従って、従来の半導体装置に比較して、製造工程を削減することができ、簡易な構造により耐圧を向上することができる。
【００３０】
一方、本実施例に係る半導体装置は、ゲート電極１０９を負の電位にした場合、すなわちＭＯＳＦＥＴのオン時には、図６に示したように、ドリフト層１０１に突き出したトレンチ１０６部の周囲にキャリアの蓄積層１１５が形成される。このいわゆるＡＣＣＵＦＥＴ効果によって、ＭＯＳＦＥＴのオン時にドリフト層１０１におけるキャリアの移動が促進され、オン抵抗を低減することができる。
【００３１】
以上より、本実施例に係る半導体装置によれば、従来の半導体装置に比較して簡易な構造を有する高耐圧及び低オン抵抗のトレンチゲート構造のＭＯＳＦＥＴを実現することができる。
【００３２】
また本実施例では、オフ時にソース−ドレイン電圧を印加したときの埋め込み層１０８の空乏化とオン時のＡＣＣＵＦＥＴ効果を同時に効果的に実現できるように、埋め込み層１０８の不純物原子濃度を１Ｅ１５ｃｍ−３以上、１Ｅ１８ｃｍ−３以下としている。しかし、埋め込み層１０８の不純物原子濃度を１Ｅ１５ｃｍ−３より小さくして埋め込み層１０８の空乏化をより容易化してもよく、反対に埋め込み層１０８の不純物原子濃度を１Ｅ１８ｃｍ−３より大きくすることで、ＡＣＣＵＦＥＴ効果をさらに高めてオン抵抗を低減してもよい。
【００３３】
また本実施例では、ゲート電極１０９は、埋め込み層１０８よりも不純物原子濃度を高くして高導電性とし、しかもウェル層１０２に対向するトレンチ１０６部分の全体に形成することで、ウェル層１０２におけるキャリアの移動が促進され、ＭＯＳＦＥＴのしきい値を低下させることができる。
【実施例２】
【００３４】
次に、図７を参照して、実施例２に係る半導体装置の構成について説明する。図７は、本実施例に係る半導体装置の断面図である。
【００３５】
本実施例に係る半導体装置は、実施例１に係る半導体装置のゲート電極１０９に金属材料を用いたことを特徴とする半導体装置である。従って以下、本実施例の説明において、上述の実施例１に係る半導体装置の構成及び製造方法と同様の部分については詳細な説明を省略する。
【００３６】
すなわち、本実施例に係る半導体装置は、図７に示したように、ｐ型シリコン基板１００表面にｐ型ドリフト層１０１が形成され、ドリフト層１０１表面にｎ型ウェル層１０２、ウェル層１０２表面にｐ型ソース層１０３がそれぞれ形成されている。ソース層１０３は、上面においてソース電極１０４と電気的に接続されており、シリコン基板１００は下面においてドレイン電極１０５と電気的に接続されている。
【００３７】
また、ソース層１０３の表面からウェル層１０２を貫通してドリフト層１０１に至るまで、トレンチ１０６が形成されており、トレンチ１０６の内壁には、例えばシリコン酸化膜等の絶縁膜１０７が形成されている。
【００３８】
トレンチ１０６内部には、トレンチ１０６底面からドリフト層１０１と絶縁膜１０７を介して対向するようにｎ型の埋め込み層１０８が形成され、さらにトレンチ１０６内部の埋め込み層１０８上には、ウェル層１０２と絶縁膜１０７を介して対向するように、例えばＡｌ、Ｗ等の金属を構成材料とするゲート電極２０９が形成されている。
【００３９】
また、トレンチ１０６内部のゲート電極２０９上には、 埋め込み絶縁層１１０が形成され、 埋め込み絶縁層１１０上には層間絶縁層１１１が形成され、また図示はしないものの、ゲート電極２０９は引き出しゲート電極１１２に連結されている。
【００４０】
次に、以上のような構成を有する本実施例に係る半導体装置の製造方法について、図３および図８を参照して説明する。本実施例に係る半導体装置は、実施例１に係る半導体装置のゲート電極１０９をポリシリコン膜から金属層に変更したものであり、製造方法はほぼ同じである。
【００４１】
すなわち、図３に示したように、ｐ型シリコン基板１００表面にｐ型ドリフト層１０１を形成し、さらにドリフト層１０１表面にｎ型ウェル層１０２を形成する。さらに、トレンチ１０６をソース層１０３の表面からウェル層１０２を貫通してドリフト層１０１に至るように形成する。続いて、ＣＶＤ法等によりウェル層１０２表面及びトレンチ１０６の内壁に絶縁膜１０７を形成した後、絶縁膜１０７上にｎ型ドープドポリシリコン膜１１３を形成する。
【００４２】
次に、図８（ａ）に示したように、ｎ型ドープドポリシリコン膜１１３をウェル層１０２とドリフト層１０１の界面より下方の位置までエッチバックして、埋め込み層１０８を形成する。
【００４３】
次に、図８（ｂ）に示したように、ウェル層１０２表面の絶縁膜１０７上及び埋め込み層１０８上に、金属膜、例えばＷ膜をＣＶＤ法で形成した後、さらにＷ膜をエッチバックして、ウェル層１０２上の絶縁膜１０７を露出させるとともにトレンチ１０６内部の埋め込み層１０８上に金属を構成材料とするゲート電極２０９を形成する。ただしこのとき、実施例１と同様に、後に形成する引き出しゲート電極１１２との連結部近傍のトレンチ外部のゲート電極２０９は、レジスト膜でマスクしてエッチバックされないように保護する。
【００４４】
次に、図８（ｃ）に示したように、トレンチ１０６内部のゲート電極２０９上に埋め込み絶縁層１１０、ウェル層１０２表面に層間絶縁層１１１を形成する。さらに、ウェル層１０２上の層間絶縁層１１１及び絶縁膜１０７の一部を剥離して開口部を設けた後、ウェル層１０２表面にｐ型のソース層１０３を形成する。
【００４５】
続いて、実施例１と同様に、ソース層１０３上に金属材料からなるソース電極１０４を形成し、ソース層１０３とソース電極１０４を連結する。さらに、トレンチ１０６外部に形成されたゲート電極２０９上の層間絶縁層１１１の一部を除去してゲート電極２０９の一部を露出させ、露出したゲート電極２０９上に金属材料からなる引き出しゲート電極１１２を形成し、ゲート電極２０９と引き出しゲート電極１１２を連結する。また半導体基板１００の下面には、ドレイン電極１０５を形成する。
【００４６】
以上のような本実施例に係る半導体装置によれば、ソース−ドレイン電圧を印加した場合、実施例１に係る半導体装置と同様に、トレンチ１０６の下方のドリフト層１０１まで空乏層１１４を拡大することで、トレンチ１０６の湾曲部に形成される空乏層１１４の形状を滑らかにし、トレンチ１０６湾曲部への電界集中を回避して、ＭＯＳＦＥＴの耐圧を向上することができる。
【００４７】
さらに、実施例１に係る半導体装置と同様に、ＭＯＳオン時にドリフト層１０１に突き出したトレンチ１０６部の周囲にキャリアの蓄積層１１５を形成することにより、オン抵抗を低減することができる。
【００４８】
以上より、本実施例では、従来の半導体装置に比較して簡易な構造を有する高耐圧及び低オン抵抗のトレンチゲート構造のＭＯＳＦＥＴが実現できる。
【００４９】
さらに、本実施例では、ゲート電極２０９が金属材料であるため、ゲート電極１０９にポリシリコン膜を用いた実施例１に係る半導体装置と比較してゲート抵抗を低減することができる。
【００５０】
なお、上記実施例では、ゲート電極２０９に金属材料を用いているが、図９に示したように、ゲート電極３０９を、埋め込み層１０８上に不純物原子を含有したポリシリコン膜３１０とＷ、Ａｌ等の金属層３１１とを組み合わせて形成し、さらに金属層３１１と引き出しゲート電極（図示せず）を連結するような構造でもよい。ただし上記構造の半導体装置では、閾値のばらつきを抑制するため、ウェル層１０２と絶縁膜１０７を介して対向するトレンチ１０６内部の領域にポリシリコン膜３１０と金属層３１１が混在しないようにするのが好ましい。
【００５１】
このような半導体装置であっても、従来の半導体装置に比較して簡易な構造により高耐圧化及び低オン抵抗化を実現することができ、ゲート電極３０９の一部が金属層３１１であり、金属層３１１が引き出しゲート電極に連結しているため、ゲート電極１０９にポリシリコン膜を用いた実施例１に係る半導体装置と比較して半導体装置のゲート抵抗を低減することができる。
【図面の簡単な説明】
【００５２】
【図１】本発明の実施例１に係る半導体装置を示す斜視図。
【図２】本発明の実施例１に係る半導体装置を示す断面図。
【図３】本発明の実施例１に係る半導体装置の製造方法を示す工程断面図。
【図４】本発明の実施例１に係る半導体装置の製造方法を示す工程断面図。
【図５】本発明の実施例１に係る半導体装置のドレイン電圧印加時の空乏層を示す図。
【図６】本発明の実施例１に係る半導体装置のＭＯＳオン時のキャリアの蓄積層を示す図。
【図７】本発明の実施例２に係る半導体装置を示す断面図。
【図８】本発明の実施例２に係る半導体装置の製造方法を示す工程断面図。
【図９】本発明の実施例２に係る半導体装置を示す断面図。
【符号の説明】
【００５３】
１００  半導体基板
１０１  ドレインドリフト層
１０２  ウェル層
１０３  ソース層
１０６  トレンチ
１０７  絶縁膜
１０８  埋め込み層
１０９、２０９、３０９  ゲート電極
３１０  ポリシリコン膜
３１１  金属層 
【図１】
2008060416.tif 000003
【図２】
2008060416.tif 000004
【図３】
2008060416.tif 000005
【図４】
2008060416.tif 000006
【図５】
2008060416.tif 000007
【図６】
2008060416.tif 000008
【図７】
2008060416.tif 000009
【図８】
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【図９】
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