(57)【要約】【課題】化合物半導体領域の表面における化学的な安定性の向上と、絶縁膜自体の良好な絶縁性という、保護絶縁膜に求められる相反する要求を共に満たし、高性能で信頼性に優れた半導体装置を実現する。【解決手段】化合物半導体領域２の表面を覆う保護絶縁膜１０を性質の異なる第１の絶縁膜１１と第２の絶縁膜１２との２層構造を有するように形成する。第１の絶縁膜１１は非ストイキオメトリのシリコン窒化膜、第２の絶縁膜１２はほぼストイキオメトリの状態とされたシリコン窒化膜とする。【選択図】図１
2008205392.tif 000002
【特許請求の範囲】
【請求項１】
化合物半導体領域と、
前記化合物半導体領域の表面の少なくとも一部を覆う保護絶縁膜と
を含み、
前記保護絶縁膜は、前記化合物半導体基板の表面と化学的活性度の高い状態に形成された第１の絶縁膜と、前記第１の絶縁膜上に積層され、前記第１の絶縁膜よりも化学的活性度の低い第２の絶縁膜とからなる２層構造を有することを特徴とする半導体装置。
【請求項２】
前記第１の絶縁膜は、シリコン窒化膜であり、Ｓｉ−Ｈ結合を１．０×１０22／ｃｍ3以上含むことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１の絶縁膜は、シリコン窒化膜であり、波長６３３ｎｍの光に対する屈折率が２．１以上のものであることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記第２の絶縁膜は、シリコン窒化膜であり、Ｓｉ−Ｈ結合の個数が１．０×１０22／ｃｍ3未満であることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
前記第２の絶縁膜は、シリコン窒化膜であり、波長６３３ｎｍの光に対する屈折率が１．９より大きく２．１より小さいものであることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
【請求項６】
前記第１の絶縁膜は、前記第２の絶縁膜に比して高水素含有組成のものであることを特徴とする請求項１に記載の半導体装置。
【請求項７】
前記第２の絶縁膜は、低周波励起のプラズマＣＶＤ法により形成された絶縁膜であることを特徴とする請求項１に記載の半導体装置。
【請求項８】
前記保護絶縁膜は、前記２層構造上に積層され、Ｓｉ／Ｎ比が３／４以上とされたシリコン窒化膜である第３の絶縁膜を有することを特徴とする請求項１〜７のいずれか１項に記載の半導体装置。
【請求項９】
化合物半導体領域の表面の少なくとも一部を覆う保護絶縁膜を形成するに際して、
前記保護絶縁膜を、前記化合物半導体基板の表面と化学的活性度の高い状態に形成された第１の絶縁膜と、前記第１の絶縁膜上に積層され、前記第１の絶縁膜よりも化学的活性度の低い第２の絶縁膜とからなる２層構造を有するように形成することを特徴とする半導体装置の製造方法。
【請求項１０】
前記第１の絶縁膜は、非ストイキオメトリの性質を持つことを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記第１の絶縁膜を、原料ガスとしてＮＨ3ガスを含むプラズマＣＶＤ法により形成することを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１２】
前記第２の絶縁膜を、低周波励起のプラズマＣＶＤ法により形成することを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１３】
前記保護絶縁膜を、前記２層構造上に積層され、Ｓｉ／Ｎ比が３／４以上とされたシリコン窒化膜である第３の絶縁膜を有するように形成することを特徴とする請求項９〜１２のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、半導体、特に高出力用途の化合物半導体領域の表面に配置する絶縁膜、特にシリコン窒化（ＳｉＮ）膜の構造及びその形成方法を対象とする。
【背景技術】
【０００２】
半導体装置、特に高出力用途に使用される化合物半導体装置では、イオン注入等の手法で活性領域を確定された化合物半導体領域の表面に一対のオーミック電極及びゲート電極が形成されている。そして、化合物半導体領域の表面及びオーミック電極を覆うように、シリコン窒化膜等からなる保護絶縁膜が形成されている。
【０００３】
化合物半導体装置の性能は、化合物半導体領域の表面と保護絶縁膜との界面の状態及び保護絶縁膜自体の性質に大きく左右される。これは、化合物半導体の表面状態が化学的・物理的に脆弱であることに起因する。特に、高出力用途の半導体装置では、表面状態の安定化は重要となる。これまで、各研究機関等において良質な表面保護用絶縁膜やデバイス表面との整合性について多くの検討がなされ、現在も続けられている。
【０００４】
【特許文献１】特開２００１−７７１２７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
化合物半導体領域の表面を保護する保護絶縁膜、特にＳｉＮ膜に要求される性能は、化合物半導体領域の表面に対する安定化作用及び保護絶縁膜自体の良好な絶縁特性である。化合物半導体領域の表面に対する安定化作用とは、当該表面に絶縁膜層を形成することにより、当該表面の化学的変化現象の抑制及びこれに伴う表面電位の変化を抑制する作用を指す。また、保護絶縁膜自体の良好な絶縁性とは、より高電界印加時においても膜中を流れるリーク電流が少ない状態を指す。特にＳｉＮ膜においては、珪素（Ｓｉ）及び窒素（Ｎ）原子の化学結合状態により、膜中リーク電流が大きく変化する。
【０００６】
例えば、化合物半導体領域の表面に対する安定化作用に優れた絶縁膜とは、膜内部に水素（Ｈ）終端されたボンド等を多く含む絶縁膜のことを指す。このような絶縁膜は、化合物半導体領域の表面に対する化学的作用が大きく、場合によっては当該表面に存在する不安定な原子結合状態を正常に戻す作用が期待される。化合物半導体領域の表面の化学的不安的性は、デバイス動作時の電流変動や信頼性の低下につながる。また、膜自体の良好な絶縁特性を有する絶縁膜とは、膜内部の結合手に空きが無い状態の絶縁膜のことを指す。このような絶縁膜は、膜内部を流れる電流が微小であり、膜を通したリーク電流抑制及び膜中通電による膜質の変化を緩和できる。即ち、化合物半導体装置の信頼性を向上させる。
【０００７】
以上説明したように、化合物半導体領域の表面における化学的な安定性の向上と、絶縁膜自体の良好な絶縁性とは、保護絶縁膜の化学結合の観点から本質的に両立が難しい。
【０００８】
本発明は、上記の課題に鑑みてなされたものであり、化合物半導体領域の表面における化学的な安定性の向上と、絶縁膜自体の良好な絶縁性という、保護絶縁膜に求められる相反する要求を共に満たし、高性能で信頼性に優れた半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の半導体装置は、化合物半導体領域と、前記化合物半導体領域の表面の少なくとも一部を覆う保護絶縁膜とを含み、前記保護絶縁膜は、前記化合物半導体基板の表面と化学的活性度の高い状態に形成された第１の絶縁膜と、前記第１の絶縁膜上に積層され、前記第１の絶縁膜よりも化学的活性度の低い第２の絶縁膜とからなる２層構造を有する。
【００１０】
本発明の半導体装置の製造方法は、化合物半導体領域の表面の少なくとも一部を覆う保護絶縁膜を形成するに際して、前記保護絶縁膜を、前記化合物半導体基板の表面と化学的活性度の高い状態に形成された第１の絶縁膜と、前記第１の絶縁膜上に積層され、前記第１の絶縁膜よりも化学的活性度の低い第２の絶縁膜とからなる２層構造を有するように形成する。
【発明の効果】
【００１１】
本発明によれば、化合物半導体領域の表面における化学的な安定性の向上と、絶縁膜自体の良好な絶縁性という、保護絶縁膜に求められる相反する要求を共に満たし、高性能で信頼性に優れた半導体装置を実現することができる。
【発明を実施するための最良の形態】
【００１２】
−本発明の基本骨子−
化合物半導体装置では、多くの場合、化合物半導体領域の表面が結晶構成元素の酸化物で覆われている。この酸化物は、電子に対してトラップとして働いたり、一定の導電性を有するリークパスとして作用することがある。
また、別の観点から、化合物半導体領域の表面が酸化することなく結合手が切れた状態もしくは、水素（Ｈ）で終端された状態が想定される。この場合も、酸化物が形成された場合と同様に、電子に対するトラップまたはリークパスとして作用する可能性がある。
【００１３】
上記の問題を解決するために、化合物半導体領域の表面を覆うように成膜する保護絶縁膜として、Ｓｉ−Ｈ結合及びＮ−Ｈ結合を多く含むＳｉＮ膜を選択する方法がある。これら結合手が完全に結ばれていない系では、空いた結合手がエネルギー的に安定状態に遷移しようとし、結果として絶縁膜の化学的活性度が上昇する。このような保護絶縁膜、特にＳｉＮ膜が化合物半導体領域に成膜された場合、ＳｉＮ膜のＳｉ−Ｈ結合またはＮ−Ｈ結合が化合物半導体領域の表面に存在する酸化膜及び水素終端基と反応を惹起し、よりエネルギー的に安定な状態へ遷移する。これにより、表面電位が固定化され、且つ時間的な材質物性変動が緩和され、デバイス特性及び信頼性を向上させることができる。
【００１４】
ところが、前述した保護絶縁膜（ＳｉＮ膜）は、膜中原子の結合手が安定な状態で結ばれていないために、絶縁性能は低下する。具体的には、この保護絶縁膜を用いてＭＩＭキャパシタを形成した場合、保護絶縁膜を介して電流が流れる。このような致命的問題を解決するには、化学的量性比の正しい膜を使用する必要がある。但し、このような絶縁膜は化学的に極めて安定であり、前述したような化合物半導体領域の表面の改質作用は殆ど期待できない。
【００１５】
本発明では、以下に示す保護絶縁膜を用いることにより、前述した問題点を解消する。本発明における保護絶縁膜は、性質の異なる絶縁膜を積層化することにより高性能半導体デバイスの作製を可能にする。
【００１６】
本発明の基本構成としては、図１及び図２に示すように、保護絶縁膜１０を性質の異なる第１の絶縁膜１１と第２の絶縁膜１２との２層構造を有するように形成する。
ここで、図１がショットキーゲート型のＦＥＴ、図２がＭＩＳゲート型のＦＥＴである。図１では、（ａ）がショットキーゲート型のＦＥＴ、（ｂ）がマッシュルーム型のゲート電極を有するショットキーゲート型のＦＥＴ、（ｃ）がマッシュルーム型のゲート電極を有するショットキーゲート型のＦＥＴの他の態様である。図２では、（ａ）がＭＩＳゲート型のＦＥＴ、（ｂ）がＭＩＳゲート型のマッシュルーム型のゲート電極を有するＦＥＴ、（ｃ）がマッシュルーム型のゲート電極を有するＭＩＳゲート型のＦＥＴの他の態様である。
【００１７】
図１（ａ），（ｂ）及び図２（ａ），（ｂ）の化合物半導体装置は、半絶縁性のＳｉＣ基板１ａ上に、化合物半導体領域２（バッファ層２ａ、ＧａＮ電子走行層２ｂ、ＡｌＧａＮ電子供給層２ｃ、及びＧａＮ表面層２ｄが順次積層されてなる）が形成され、素子分離構造３により化合物半導体領域２で活性領域が画定されている。
【００１８】
一方、図１（ｃ）及び図２（ｃ）の化合物半導体装置は、半絶縁性のＩｎＰ基板１Ａ上に、化合物半導体領域２（バッファ層２Ａ、ＩｎＧａＡｓ電子走行層２Ｂ、ＩｎＡｌＡｓ電子供給層２Ｃ、ＩｎＰエッチングストッパ層２Ｄ、及びＩｎＧａＡｓ低抵抗層２Ｅが順次積層されてなる）が形成され、メサエッチング領域３０により化合物半導体領域２で活性領域が画定されている。
【００１９】
活性領域上（（ａ），（ｂ）では電子供給層２ｃ上、（ｃ）では低抵抗層２Ｅ上）には、ソース／ドレインとして機能する一対のオーミック電極４，５がパターン形成されている。
そして、図１では、オーミック電極４，５間における活性領域上に直接的にゲート電極６が形成されている。ここで（ａ）では、オーミック電極４，５上を含む化合物半導体領域２を覆い、ゲート電極６の側面下方に若干食い込むように、本発明の保護絶縁膜１０が形成されている。また、（ｂ），（ｃ）では、オーミック電極４，５上を含む化合物半導体領域２を覆い、マッシュルーム型のゲート電極６の柄部分の側面まで保護絶縁膜１０が形成されている。
【００２０】
一方、図２では、オーミック電極４，５上を含む化合物半導体領域２を覆うように保護絶縁膜１０が形成されており、オーミック電極４，５間における活性領域上に保護絶縁膜１０を介してゲート電極６が形成されている。ここで、ゲート電極６下における保護絶縁膜１０はゲート絶縁膜として機能する。
【００２１】
なお、図１（ａ），（ｂ）及び図２（ａ），（ｂ）では、保護絶縁膜１０は単層に形成されているのに対して、図１（ｃ）及び図２（ｃ）では、その構造上、保護絶縁膜１０はゲート電極６下及びその近傍（この部分では単層）を除き２層に形成されている。ここでは記載の便宜上、第１及び第２の絶縁膜１１，１２からなる保護絶縁膜１０の１層分を「単層」と表現している。
また、図１（ａ）及び図２（ａ）では、保護絶縁膜１０を第１及び第２の絶縁膜１１，１２からなるものとして図示しているが、図示の便宜上、図１（ｂ），（ｃ）及び図２（ｂ）），（ｃ）では、第１及び第２の絶縁膜１１，１２の図示を省略して保護絶縁膜１０を単層の如く表示している。
【００２２】
保護絶縁膜１０は、第１の絶縁膜１１及び第１の絶縁膜１２が順次積層された２層構造を有しており、以下の諸発明態様で説明するように形成されている。
【００２３】
（発明態様１）
先ず、化合物半導体領域の表面に最初に堆積する第１の絶縁膜１１について説明する。
半導体領域、特に化合物半導体領域の表面は、結晶構成元素の酸化物や水素終端及び水酸基終端されたボンドが多く存在する。一方、絶縁膜、特にシリコン窒化膜（ＳｉＮ膜）は、一般的に多量の水素原子を含有している。この水素原子はＳｉまたはＮと結合しており、Ｓｉ3Ｎ4と比較して化学的安定性を低下させている。換言すれば、このＳｉＮ膜は、被堆積結晶に対して化学的アクションを惹起し易い状態にあると言える。このような性質を有するＳｉＮ膜が化合物半導体領域の表面に被着した場合、例えば、化合物半導体領域の表面の酸素とＳｉＮ内部の水素とが反応する可能性もある。反応の結果として、化合物半導体領域の表面からの不純物の除去、ＳｉＮ膜からの水素の離脱、及び半導体構成元素とＳｉＮ構成元素との直接的結合が実現する。このように反応が進行した化合物半導体領域の表面では、一定の時定数を持つトラップを有する化合物半導体領域の表面と比較して、デバイス動作中における不必要な表面電位変化が少ない。このＳｉＮ膜の物理的特徴は、Ｓｉ−ＨまたはＮ−Ｈの濃度が高く、屈折率としてはストイキオメトリからずれた絶縁膜が好ましい。
【００２４】
次に、第１の絶縁膜１１上に堆積される第２の絶縁膜１２について説明する。
先述したＳｉＮ膜では、必然的にＳｉ3Ｎ4の結合が完成されていないために、絶縁膜でありながら膜中を微弱電流が流れる。このような絶縁膜としての不都合を解消するため、第１の絶縁膜１１上に、絶縁性に優れた第２の絶縁膜１２を堆積する。絶縁性に優れた膜とは、Ｓｉ−ＨまたはＮ−Ｈ結合が少なく、屈折率としてはほぼストイキオメトリに位置する絶縁膜である。このような絶縁膜は、結合状態が脆弱な結合が少なく、電気伝導に寄与するイオンの量が少ない特徴を持つ。
【００２５】
上記のように、第１の絶縁膜１１と第２の絶縁膜１２との２層構造に保護絶縁膜１０を形成することにより、化合物半導体領域の表面における化学的安定性の向上と、保護絶縁膜の絶縁性の向上との相反する要請を共に満たすことが可能となる。
【００２６】
なお、化合物半導体装置において、化合物半導体領域上にストイキオメトリの性質を持つ膜を形成する技術としては、例えば特許文献１に、化合物半導体領域上にストイキオメトリの性質を持つ窒化金属を介して電極を形成する技術が開示されている。しかしながら、当該技術が本発明と全くの別発明であることは言うまでもない。
【００２７】
（発明態様２）
先ず、化合物半導体領域の表面に最初に堆積する第１の絶縁膜１１について説明する。
前述したように、化合物半導体領域の表面に接するＳｉＮ膜は、結晶構成元素の酸化物や水素終端及び水酸基終端されたボンドを還元または正常な結合状態に戻す必要がある。発明態様１では、第１の絶縁膜１１として水素を多く含み化学的に不安定なＳｉＮ膜を用いた。しかしながら、同様の効果は、第１の絶縁膜１１を例えばプラズマＣＶＤ法で成膜する場合、プラズマ中の水素濃度を上昇させることにより実現できる。プラズマＣＶＤ法でＳｉＮ膜を堆積する場合、窒素材料ガスとしてＮＨ3ガスを用いることができる。
【００２８】
なお、プラズマＣＶＤ法の窒素材料ガスとしては、Ｎ2ガスが最も適していることは言うまでもない。このことを考慮し、発明態様２では、窒素材料ガスとしてＮ2ガスを用いる。以下では、主に窒素材料ガスとしてＮＨ3ガスを用いる場合について説明する。
【００２９】
この場合、成膜初期において化合物半導体領域の表面は、解離したＮＨ3に起因する水素ラジカルに晒される。この段階で、場合によっては化合物半導体領域の表面における化学的不安定性が除去される。即ち、化合物半導体領域の表面の化学的不安定性の解消は、ラジカル水素を多く含む環境下でＳｉＮ膜を成膜することで解消する。この場合、第1の絶縁膜１１の屈折率は制限を受けない。しかしながら、一般的にＮＨ3を窒素原料ガスとして使用したＳｉＮ膜の絶縁性はさほど優れてはいない。
【００３０】
このような不都合を解消するため、第１の絶縁膜１１上に第２の絶縁膜１２を堆積させる。この第２の絶縁膜１２は、発明態様１でも説明したように、Ｓｉ−ＨまたはＮ−Ｈ結合が少なく、屈折率としてはほぼストイキオメトリに位置する絶縁膜である。このような絶縁膜は、結合状態が脆弱な結合が少なく、電気伝導に寄与するイオンの量が少ない特徴を持つ。
【００３１】
上記のように、第１の絶縁膜１１と第２の絶縁膜１２との２層構造に保護絶縁膜１０を形成することにより、発明態様１と同様に、化合物半導体領域の表面における化学的安定性の向上と、保護絶縁膜の絶縁性の向上との相反する要請を共に満たすことが可能となる。
【００３２】
（発明態様３）
第１の絶縁膜１１上に堆積される第２の絶縁膜１２は絶縁性の観点から、低周波ＲＦにより励起されたプラズマにより成膜された膜（低周波ＲＦによるプラズマＣＶＤ法により形成した膜）が好ましい。一般的に、低周波ＲＦ（例えば３８０ｋＨｚ）で堆積したＳｉＮ膜は、絶縁性・緻密性に優れていることが知られている。しかしながら、成膜時の反応種のイオン性が強く、化合物半導体表面、特にソース／ドレイン間の電気伝導部分に対して、致命的なダメージを与える。ところが、本発明による構造の場合、第２の絶縁膜１２の堆積時におけるイオンエネルギーは、第１の絶縁膜１１が吸収し、基板１側は無損傷となる。この構造及び手法により、発明態様１，２の場合よりも絶縁性に優れた２層構造の保護絶縁膜１０が実現する。
【００３３】
上記のように、第１の絶縁膜１１と第２の絶縁膜１２との２層構造に保護絶縁膜１０を形成することにより、発明態様１と同様に、化合物半導体領域の表面における化学的安定性の向上と、保護絶縁膜の絶縁性の向上との相反する要請を共に満たすことが可能となる。
【００３４】
（発明態様４）
発明態様１から発明態様３まで、第２の絶縁膜１２としては化学的に安定な、屈折率としてはほぼストイキオメトリに位置する（ストイキオメトリ或いはこれに近い）絶縁膜を用いている。この場合、第２の絶縁膜１２は酸素，炭素，水分等を表面に吸着し易い。例えば、酸素，炭素，水分等が吸着したまま上部に新たなＳｉＮ膜を積層した場合、上部に堆積されるＳｉＮ膜が悪影響を受けることは良く知られている。このような、酸素等の吸着を防止する方法として、発明態様４による保護絶縁膜１０は有効である。
【００３５】
本発明者の実験により、図３に示すように、Ｓｉ3Ｎ4のＳｉ／Ｎ比（屈折率に比例）と、ＳｉＮ膜表面における酸素及び炭素の吸着率とには相関が認められることが明らかになった。ここで、例えば屈折率を１．９０から増加させた場合、約２．１５程度までは屈折率増加に従って酸素吸着量の急峻な低下が見られる。更に、屈折率を２．１５から２．２０程度まで増加させる場合、上記ほどではないが酸素吸着量の低下が見られる。そして、屈折率が２．２０より大きくしても、酸素吸着量の大きな低下率は確認されない。この事実は、換言すれば、屈折率を約２．１５以上とすることで酸素吸着量低下の大幅な改善効果が得られ、更に約２．２０以上とすることで酸素吸着量低下のより優れた改善効果が得られることを意味する。
【００３６】
図３の結果を考慮し、図４及び図５に示すように、第２の絶縁膜１２上に第３の絶縁膜１３を堆積させることで上記の問題は解決する。第３の絶縁膜１３としては、ＳｉＮ／Ｎ比が大きく（３／４以上）、図３の結果を踏まえて屈折率では約２．１５以上、より好適には約２．２０以上のＳｉＮ膜が望ましい。
【００３７】
ここで、図４及び図５については、図１，図２と同様に、図４がショットキーゲート型のＦＥＴ、図５がＭＩＳゲート型のＦＥＴである。図４では、（ａ）がショットキーゲート型のＦＥＴ、（ｂ）がマッシュルーム型のゲート電極を有するショットキーゲート型のＦＥＴ、（ｃ）がマッシュルーム型のゲート電極を有するショットキーゲート型のＦＥＴの他の態様である。図５では、（ａ）がＭＩＳゲート型のＦＥＴ、（ｂ）がマッシュルーム型のゲート電極を有するＭＩＳゲート型のＦＥＴ、（ｃ）がマッシュルーム型のゲート電極を有するＭＩＳゲート型のＦＥＴの他の態様である。
【００３８】
なお、図４（ａ），（ｂ）及び図５（ａ），（ｂ）では、保護絶縁膜１０は単層に形成されているのに対して、図４（ｃ）及び図５（ｃ）では、その構造上、保護絶縁膜１０はゲート電極６下及びその近傍（この部分では単層）を除き２層に形成されている。ここでは記載の便宜上、第１〜第３の絶縁膜１１〜１３からなる保護絶縁膜１０の１層分を「単層」と表現している。
また、図４（ａ）及び図５（ａ）では、保護絶縁膜１０を第１及び第２の絶縁膜１１，１２からなるものとして図示しているが、図示の便宜上、図４（ｂ），（ｃ）及び図５（ｂ）），（ｃ）では、第１〜第３の絶縁膜１１〜１３の図示を省略して保護絶縁膜１０を単層の如く表示している。
【００３９】
上記のように、第１の絶縁膜１１、第２の絶縁膜１２、第３の絶縁膜１３の３層構造に保護絶縁膜１０を形成することにより、化合物半導体領域の表面における化学的安定性の向上と、保護絶縁膜の絶縁性の向上との相反する要請を共に満たすことが可能となるとともに、絶縁膜表面への酸素等の過剰な吸着が抑制される。
【００４０】
なお、発明態様１〜４において、第１の絶縁膜１１及び第２の絶縁膜１２としてＳｉＮ膜を例示したが、本発明はこれに限定されるものではない。
【００４１】
−本発明を適用した具体的な諸実施形態−
上記した本発明の基本骨子を踏まえ、本発明を適用した具体的な諸実施形態について、図面を参照しながら詳細に説明する。
【００４２】
（第１の実施形態）
本実施形態は、上記した発明態様１に対応しており、図１（ａ）に示したショットキーゲート型のＦＥＴの構成をその製造方法と共に説明する。
図６−１及び図６−２は、第１の実施形態によるショットキーゲート型のＦＥＴ（図１（ａ）に対応する）の製造方法を工程順に示す概略断面図である。
【００４３】
本実施形態では、先ず、一対のオーミック電極４，５が形成された化合物半導体領域２上に、プラズマＣＶＤ法を用いて、非ストイキオメトリＳｉＮ膜である第１の絶縁膜１１を形成する。この非ストイキオメトリＳｉＮ膜は、Ｓｉ−Ｈ結合またはＮ−Ｈ結合が多いことが必須である。第１の絶縁膜１１の適切な形成方法としては、屈折率（ここでは波長６３３ｎｍの光に対する屈折率）を、２．０よりも高くする（例えば２．１以上とする）方法がある。この場合、ＳｉＮ膜中にＳｉ−Ｈ結合が増大し（例えば１．０×１０22／ｃｍ3以上）、化合物半導体領域の表面に対し化学的作用を生じ、当該表面に対して強固な接合（パッシベート性）を実現する。
【００４４】
一方、第１の絶縁膜１１の適切な形成方法として、屈折率（ここでは波長６３３ｎｍの光に対する屈折率）を、２．０よりも低くする（例えば１．９以下とする）方法がある。この場合、ＳｉＮ膜中にＮ−Ｈ結合が増大し（例えば１．０×１０22／ｃｍ3以上）、化合物半導体領域の表面に対し化学的作用を生じ、当該表面に対して強固な接合（パッシベート性）を実現する。しかしながら、Ｎ−Ｈの結合エネルギーはＳｉ−Ｈのそれよりも大きく、反応性の観点からも、Ｓｉ−Ｈ結合を多く含むＳｉＮ膜の方が有利である。
【００４５】
その後、第１の絶縁膜１１上に、絶縁性に優れた第２の絶縁膜１２を形成する。第２の絶縁膜１２としては、Ｓｉ−Ｈ結合やＮ−Ｈ結合の少ない（例えば、Ｓｉ−Ｈ結合及びＮ−Ｈ結合の個数が共に１．０×１０22／ｃｍ3未満の）、ほぼストイキオメトリの状態とされたＳｉＮ膜が適する。屈折率の観点からは２．０近傍（例えば、１．９より大きく２．１より小さい値）が好ましい。
【００４６】
本実施形態の２層構造の保護絶縁膜１０は、絶縁性能を維持するため、第１の絶縁膜１１は、化合物半導体領域の表面の改質が成し遂げられる最低膜厚にする必要がある。この膜厚は、半導体材料及び変性の度合いで異なる。
【００４７】
本実施形態のショットキーゲート型のＦＥＴを製造するには、先ず、図６−１（ａ）に示すように、半絶縁性のＳｉＣ基板１ａ上に、バッファ層２ａ、ＧａＮよりなる電子走行層２ｂ，ＡｌＧａＮよりなる電子供給層２ｃ、及びＧａＮよりなる表面層２ｄをＭＯＣＶＤ(Metal Organic Chemical Vapor Deposition)法により順次エピタキシャル成長させ、化合物半導体領域２を形成する。これら各層のうち、バッファ層２ａは、ＳｉＣ基板１の表面の欠陥が電子走行層２ｂに伝播することを防止する役割を果たす。
【００４８】
続いて、図６−１（ｂ）に示すように、素子を形成しない領域（素子分離領域）を不活性化する目的で、例えばＡｒを注入し、素子間分離構造３を形成し、化合物半導体領域２に活性領域を画定する。
【００４９】
続いて、図６−１（ｃ）に示すように、先ず、表面層２ｄのオーミック電極形成部位をパターニング及びドライエッチングにより除去する。
次に、例えば真空蒸着法により化合物半導体領域２上にＴｉ及びＡｌをそれぞれ例えば膜厚２０ｎｍ程度及び２００ｎｍ程度に順次堆積する。そして、加温した有機溶剤によりリフトオフし、上記したオーミック電極形成部位で露出する電子供給層２ｃ上に一対のオーミック電極４，５を形成する。その後、熱処理を加えることにより、電子供給層２ｃとオーミック電極４，５との間でオーミックコンタクトを形成する。
【００５０】
続いて、図６−１（ｄ）に示すように、オーミック電極４，５を覆うように化合物半導体領域２上の全面に、発明態様１の第１の絶縁膜１１及び第２の絶縁膜１２を順次堆積し、保護絶縁膜１０を形成する。
【００５１】
続いて、図６−１（ｅ）に示すように、全面にレジスト２１を塗布形成し、リソグラフィーによりレジスト２１にゲート電極領域に一致する開口２１ａを形成する。
【００５２】
続いて、図６−２（ａ）に示すように、レジスト２１をマスクとして、ＳＦ6をエッチングガスとして用いて保護絶縁膜１０をドライエッチングし、保護絶縁膜１０に開口１０ａを形成する。
【００５３】
続いて、レジスト２１を剥離処理等により除去した後、図６−２（ｂ）に示すように、下層レジスト２２（商品名ＰＭＧＩ:米国マイクロケム社製）及び上層レジスト２３（商品名ＰＦＩ３２−Ａ８:住友化学社製）をそれぞれ例えばスピンコート法により塗布形成し、紫外線露光により０．８μｍ径程度の開口２３ａを上層レジスト２３に形成する。
【００５４】
次に、上層レジスト２３をマスクとして、下層レジスト２２をアルカリ現像液でウェットエッチングする。このエッチングにより、下層レジスト２２に開口２２ａが形成され、図示のような庇構造が形成させる。
【００５５】
次に、上層レジスト２３及び下層レジスト２２をマスクとして、開口２３ａ，２２ａ内を含む全面にゲートメタル（Ｎｉ:膜厚１０ｎｍ程度／Ａｕ: 膜厚３００ｎｍ程度）を蒸着する。ここで図示の便宜上、上層レジスト２３上に堆積されるゲートメタルの図示を省略する。
【００５６】
続いて、図６−２（ｃ）に示すように、加温した有機溶剤を用いてリフトオフを行い、活性領域における化合物半導体領域２上にゲート電極６を形成する。
しかる後、層間絶縁膜やコンタクト孔、各種の配線等の形成工程を経て、本実施形態によるショットキーゲート型のＦＥＴを完成させる。
【００５７】
以下に、本実施形態における保護絶縁膜１０の構成を詳細に説明する。
第１の絶縁膜１１の成膜には、プラズマＣＶＤ法を用いる。プラズマの励起周波数を１３．５６ＭＨｚ、高周波出力を５０Ｗ、ガス流量をＳｉＨ4／Ｎ2／Ｈｅ＝３ｓｃｃｍ／１５０ｓｃｃｍ／１０００ｓｃｃｍとし、膜厚５ｎｍ程度に成膜する。ＳｉＮに含有するＳｉ−Ｈ結合濃度は  ２．０×１０22個／ｃｍ3程度、Ｎ−Ｈ結合濃度は４．０×１０21個／ｃｍ3程度、屈折率は２．３程度となった。
【００５８】
次に、第２の絶縁膜１２の成膜には、プラズマＣＶＤ法を用いる。プラズマ励起周波数を１３．５６ＭＨｚ、高周波出力を５０Ｗ、ガス流量をＳｉＨ4／Ｎ2／Ｈｅ＝２ｓｃｃｍ／１５０ｓｃｃｍ／１０００ｓｃｃｍとし、膜厚３５ｎｍ程度に成膜する。ＳｉＮに含有するＳｉ−Ｈ結合濃度は  ０．９×１０22個／ｃｍ3程度、Ｎ−Ｈ結合濃度は８．０×１０21個／ｃｍ3程度、屈折率は２．０程度となった。
【００５９】
この保護絶縁膜１０を使用したショットキーゲート型のＦＥＴでは、化合物半導体領域２の表面のトラップに起因するドレイン電流の変動が抑制され、また、保護絶縁膜１０の内部を流れる電流量も著しく低下した。
【００６０】
化学的安定性は、ドレイン電流の変動で評価できる。図７−１では、３端子特性について、本発明例（下図）を従来例（上図）との比較で示しており、ドレイン電流を１０Ｖまで印加した状態（状態ａ）を実線で、ドレイン電流を２０Ｖまで印加した状態（状態ｂ）を破線でそれぞれ示す。ドレイン電流の０Ｖ〜１０Ｖの範囲に着目すると、従来例では、状態ａと状態ｂとで変動が見られるのに対して、本発明例では状態ａと状態ｂとで一致する。このことは、本発明による半導体デバイスでは、このドレイン電流変動（電流コラプス）が改善されたことを意味する。
【００６１】
また、絶縁膜自体の絶縁性は、膜中のリーク電流量により評価できる。図７−２に示すように、２端子特性について、本発明例（破線で示す）では従来例（実線で示す）よりも同一電圧に対する電流値が低く、リーク電流量が低減している。
【００６２】
以上により、本発明による絶縁膜では、従来の絶縁膜に比べて、優れた化学的安定性と低いリーク電流量の双方が得られることが判る。
また、結晶（エピ）構造については、要求される諸特性によっては、ＧａＮよりなる表面層を用いない場合があるが、本発明の効果が得られるデバイス構造であることに変わりはない。
【００６３】
以上説明したように、本実施形態によれば、化合物半導体領域２の表面における化学的な安定性の向上と、絶縁膜自体の良好な絶縁性という、保護絶縁膜１０に求められる相反する要求を共に満たし、高性能で信頼性に優れたショットキーゲート型のＦＥＴを実現することができる。
【００６４】
（第２の実施形態）
本実施形態は、上記した発明態様２に対応しており、図１（ａ）に示したショットキーゲート型のＦＥＴの構成をその製造方法と共に説明する。
【００６５】
本実施形態では、先ず、一対のオーミック電極４，５が形成された化合物半導体領域２上に、プラズマＣＶＤ法を用いて、ＳｉＮ膜である第１の絶縁膜１１を形成する。第１の絶縁膜１１を形成する際には、化合物半導体領域２の表面に対して化学的作用を生じ、当該表面に対して強固な接合（パッシベート性）を実現するために、プラズマ中に水素プラズマが過剰な状態で成膜を行う。変性した化合物半導体領域２の表面に対する改質作用は、Ｓｉ−Ｈ結合やＮ−Ｈ結合の作用にのみ成し遂げられるのではなく、成膜時点にプラズマ中に存在する水素プラズマによっても実現する。化合物半導体領域２の表面の不純物除去や、半導体構成元素とＳｉＮ膜の構成元素との結合形成に寄与する。
【００６６】
第２の絶縁膜１２としては、Ｓｉ−Ｈ結合やＮ−Ｈ結合の少ない、ほぼストイキオメトリの状態とされたＳｉＮ膜が適する。屈折率の観点からは２．０近傍が好ましい。
本実施形態による保護絶縁膜１０では、第１の絶縁膜１１としてほぼストイキオメトリの状態とされた膜を使用することも可能である。この場合、保護絶縁膜１０全体の高い絶縁性を実現できる。
【００６７】
本実施形態のショットキーゲート型のＦＥＴを製造するには、第１の実施形態における図６−１（ａ）〜図６−２（ｃ）の工程を実行する。
以下に、本実施形態における保護絶縁膜１０の構成を詳細に説明する。
【００６８】
第１の絶縁膜１１の成膜には、プラズマＣＶＤ法を用いる。プラズマの励起周波数を１３．５６ＭＨｚ、高周波出力を５０Ｗ、ガス流量をＳｉＨ4／ＮＨ3／Ｎ2／Ｈｅ＝５ｓｃｃｍ／１０ｓｃｃｍ／１５０ｓｃｃｍ／１０００ｓｃｃｍとし、膜厚５ｎｍ程度に成膜する。ＳｉＮに含有するＳｉ−Ｈ結合濃度は  ２．４×１０22個／ｃｍ3程度、Ｎ−Ｈ結合濃度は６．０×１０21個／ｃｍ3程度、屈折率は２．３程度となった。
【００６９】
次に、第２の絶縁膜１２の成膜には、プラズマＣＶＤ法を用いる。プラズマ励起周波数を１３．５６ＭＨｚ、高周波出力を５０Ｗ、ガス流量をＳｉＨ4／Ｎ2／Ｈｅ＝２ｓｃｃｍ／１５０ｓｃｃｍ／１０００ｓｃｃｍとし、膜厚３５ｎｍ程度に成膜する。ＳｉＮに含有するＳｉ−Ｈ結合濃度は  ０．９×１０22個／ｃｍ3程度、Ｎ−Ｈ結合濃度は８．０×１０21個／ｃｍ3程度、屈折率は２．０程度となった。
【００７０】
この保護絶縁膜１０を使用したショットキーゲート型のＦＥＴでは、化合物半導体領域２の表面のトラップに起因するドレイン電流の変動が抑制され、また、絶縁膜の内部を流れる電流量も著しく低下した。本発明の適応により、第１の実施形態と同様の効果が得られた。
【００７１】
以上説明したように、本実施形態によれば、化合物半導体領域２の表面における化学的な安定性の向上と、絶縁膜自体の良好な絶縁性という、保護絶縁膜１０に求められる相反する要求を共に満たし、高性能で信頼性に優れたショットキーゲート型のＦＥＴを実現することができる。
【００７２】
（第３の実施形態）
本実施形態は、上記した発明態様３に対応しており、図１（ａ）に示したショットキーゲート型のＦＥＴの構成をその製造方法と共に説明する。
【００７３】
本実施形態では、一対のオーミック電極４，５が形成された化合物半導体領域２上に、プラズマＣＶＤ法を用いて、ＳｉＮ膜である第１の絶縁膜１１を形成する。本実施形態による保護絶縁膜１０を構成する第２の絶縁膜１２には、高い絶縁性が要求される。この観点から、第２の絶縁膜１２を、低周波励起のプラズマＣＶＤ法（プラズマ励起周波数：３８０ｋＨｚ）を用いて成膜する。低周波ＣＶＤ法によるＳｉＮ膜は、成膜時のイオンエネルギーが高く、緻密で結合欠陥の少ない膜に形成できる。従って、絶縁性については高周波ＣＶＤ法（プラズマ励起周波数１３．５６ＭＨｚ）によるＳｉＮ膜よりも高い絶縁性が実現できる。
【００７４】
一般的に、低周波ＣＶＤ法を用いた成膜は、半導体基板に与える電気的ダメージが大きいが、本実施形態による保護絶縁膜１０では、第１の絶縁膜１１がダメージ緩和層として作用するため、第２の絶縁膜１２が低周波ＣＶＤ法で形成可能になった。
【００７５】
第１の絶縁膜１１としては、Ｓｉ−Ｈ結合またはＮ−Ｈ結合を多く含む非ストイキオメトリ膜、または水素プラズマが多く存在するプラズマ下で成膜したＳｉＮ膜のどちらでも良い。
【００７６】
本実施形態のショットキーゲート型のＦＥＴを製造するには、第１の実施形態における図６−１（ａ）〜図６−２（ｃ）の工程を実行する。
以下に、本実施形態における保護絶縁膜１０の構成を詳細に説明する。
【００７７】
第１の絶縁膜１１の成膜には、プラズマＣＶＤ法を用いる。プラズマの励起周波数を１３．５６ＭＨｚ、高周波出力を５０Ｗ、ガス流量をＳｉＨ4／Ｎ2／Ｈｅ＝３ｓｃｃｍ／１５０ｓｃｃｍ／１０００ｓｃｃｍとし、膜厚５ｎｍ程度に成膜する。ＳｉＮに含有するＳｉ−Ｈ結合濃度は  ２．０×１０22個／ｃｍ3程度、Ｎ−Ｈ結合濃度は４．０×１０21個／ｃｍ3程度、屈折率は２．３程度となった。
【００７８】
次に、第２の絶縁膜１２の成膜には、プラズマＣＶＤ法を用いる。プラズマ励起周波数を３８０ｋＨｚ、高周波出力を５０Ｗ、ガス流量をＳｉＨ4／Ｎ2／Ｈｅ＝１０ｓｃｃｍ／５００ｓｃｃｍ／１０００ｓｃｃｍとし、膜厚３５ｎｍ程度に成膜する。ＳｉＮに含有するＳｉ−Ｈ結合濃度は  ０．８×１０22個／ｃｍ3程度、Ｎ−Ｈ結合濃度は３．０×１０21個／ｃｍ3程度、屈折率は２．０程度となった。
【００７９】
この保護絶縁膜１０を使用したショットキーゲート型のＦＥＴでは、化合物半導体領域２の表面のトラップに起因するドレイン電流の変動が抑制され、また、絶縁膜の内部を流れる電流量も著しく低下した。本発明の適応により、第１の実施形態と同様の効果が得られた。
【００８０】
以上説明したように、本実施形態によれば、化合物半導体領域２の表面における化学的な安定性の向上と、絶縁膜自体の良好な絶縁性という、保護絶縁膜１０に求められる相反する要求を共に満たし、高性能で信頼性に優れたショットキーゲート型のＦＥＴを実現することができる。
【００８１】
（第４の実施形態）
本実施形態は、上記した発明態様４に対応しており、図４（ａ）に示したショットキーゲート型のＦＥＴの構成をその製造方法と共に説明する。
【００８２】
本実施形態では、一対のオーミック電極４，５が形成された化合物半導体領域２上に、プラズマＣＶＤ法を用いて、ＳｉＮ膜である第１の絶縁膜１１を形成する。前述したように、保護絶縁膜１０を構成する第２の絶縁膜１２には高い絶縁性が要求されるため、ほぼストイキオメトリの状態とされた膜或いはそれに準ずる膜を使用する。しかしながら、絶縁膜がＳｉＮの場合、表面の酸素吸着、水分吸着および酸化が進み易くなる。これらの現象を緩和するため、第２の絶縁膜１２上にＳｉリッチＳｉＮの超薄膜である第３の絶縁膜１３を形成する。このＳｉリッチＳｉＮ膜としては、例えばＳｉ／Ｎ比が３／４以上とされた非ストイキオメトリの性質を持ち、例えばＳｉ−Ｈ結合を１．０×１０22／ｃｍ3以上含む、波長６３３ｎｍの光に対する屈折率が２．１以上のＳｉＮ膜であることが望ましい。この第３の絶縁膜１３を形成することにより、保護絶縁膜１０としては、表面における酸素等の吸着が緩和された高絶縁性、半導体表面の高安定化効果が得られる。
【００８３】
本実施形態のショットキーゲート型のＦＥＴを製造するには、第１の実施形態における図６−１（ａ）〜図６−２（ｃ）の工程を実行する。
以下に、本実施形態における保護絶縁膜１０の構成を詳細に説明する。
【００８４】
本実施形態では、保護絶縁膜１０を以下のように形成する。
図６（ｄ）において、第１の絶縁膜１１の成膜には、プラズマＣＶＤ法を用いる。プラズマの励起周波数を１３．５６ＭＨｚ、高周波出力を５０Ｗ、ガス流量をＳｉＨ4／Ｎ2／Ｈｅ＝３ｓｃｃｍ／１５０ｓｃｃｍ／１０００ｓｃｃｍとし、膜厚５ｎｍ程度に成膜する。ＳｉＮに含有するＳｉ−Ｈ結合濃度は  ２．０×１０22個／ｃｍ3程度、Ｎ−Ｈ結合濃度は４．０×１０21個／ｃｍ3程度、屈折率は２．３程度となった。
【００８５】
次に、第２の絶縁膜１２の成膜には、プラズマＣＶＤ法を用いる。プラズマ励起周波数を１３．５６ＭＨｚ、高周波出力を５０Ｗ、ガス流量をＳｉＨ4／Ｎ2／Ｈｅ＝２ｓｃｃｍ／１５０ｓｃｃｍ／１０００ｓｃｃｍとし、膜厚３５ｎｍ程度に成膜する。ＳｉＮに含有するＳｉ−Ｈ結合濃度は  ０．９×１０22個／ｃｍ3程度、Ｎ−Ｈ結合濃度は８．０×１０21個／ｃｍ3程度、屈折率は２．０程度となった。
【００８６】
次に、第３の絶縁膜１３の成膜には、プラズマＣＶＤ法を用いる。プラズマ励起周波数を１３．５６ＭＨｚ、高周波出力を５０Ｗ、ガス流量をＳｉＨ4／Ｎ2／Ｈｅ＝３ｓｃｃｍ／１５０ｓｃｃｍ／１０００ｓｃｃｍとし、膜厚１ｎｍ程度に成膜する。
【００８７】
この保護絶縁膜１０を使用したショットキーゲート型のＦＥＴでは、化合物半導体領域２の表面のトラップに起因するドレイン電流の変動が抑制され、また、絶縁膜の内部を流れる電流量も著しく低下した。本発明の適応により、第１の実施形態と同様の効果が得られた。
【００８８】
以上説明したように、本実施形態によれば、化合物半導体領域２の表面における化学的な安定性の向上と、絶縁膜自体の良好な絶縁性という、保護絶縁膜１０に求められる相反する要求を共に満たすことが可能となるとともに、絶縁膜表面への酸素等の過剰な吸着が抑制される、高性能で信頼性に優れたショットキーゲート型のＦＥＴを実現することができる。
【００８９】
（第５の実施形態）
本実施形態は、上記した発明態様１〜４に対応しており、図１（ｂ）に示したマッシュルーム型のゲート電極を有するショットキーゲート型のＦＥＴの構成をその製造方法と共に説明する。
図８−１及び図８−２は、第５の実施形態によるマッシュルーム型のゲート電極を有するショットキーゲート型のＦＥＴ（図１（ｂ）に対応する）の製造方法を工程順に示す概略断面図である。
【００９０】
本実施形態による、マッシュルーム型のゲート電極を有するショットキーゲート型のＦＥＴを製造するには、先ず、図８−１（ａ）に示すように、半絶縁性のＳｉＣ基板１ａ上に、バッファ層２ａ、ＧａＮよりなる電子走行層２ｂ，ＡｌＧａＮよりなる電子供給層２ｃ、及びＧａＮよりなる表面層２ｄをＭＯＣＶＤ法により順次エピタキシャル成長させ、化合物半導体領域２を形成する。これら各層のうち、バッファ層２ａは、ＳｉＣ基板１の表面の格子欠陥が電子走行層２ｂに伝播することを防止する役割を果たす。
【００９１】
続いて、図８−１（ｂ）に示すように、素子を形成しない領域（素子分離領域）を不活性化する目的で、例えばＡｒを注入し、素子間分離構造３を形成し、化合物半導体領域２上で活性領域を画定する。
【００９２】
続いて、図８−１（ｃ）に示すように、先ず、表面層２ｄのオーミック電極形成部位をパターニング及びドライエッチングにより除去する。
次に、例えば真空蒸着法により化合物半導体領域２上にＴｉ及びＡｌをそれぞれ例えば膜厚２０ｎｍ程度及び２００ｎｍ程度に順次堆積する。そして、加温した有機溶剤によりリフトオフし、上記したオーミック電極形成部位で露出する電子供給層２ｃ上に一対のオーミック電極４，５を形成する。その後、熱処理を加えることにより、電子供給層２ｃとオーミック電極４，５との間でオーミックコンタクトを形成する。
【００９３】
続いて、図８−１（ｄ）に示すように、オーミック電極４，５を覆うように化合物半導体領域２上の全面に、発明態様１〜４のうちから選ばれた１種の第１の絶縁膜１１及び第２の絶縁膜１２を順次堆積し、保護絶縁膜１０を形成する。
【００９４】
続いて、図８−２（ａ）に示すように、ポジ型電子線レジスト（商品名ＺＥＰ５２０−Ａｌ７：日本ゼオン社製）であるファインゲート用レジスト３１を３００ｎｍ程度の厚みにスピンコート法により塗布形成し、１８０℃で５分間熱処理する。
次に、アルカリ可溶性樹脂（商品名ＰＭＧＩ:米国マイクロケム社製）である下層レジスト３２を５００ｎｍ程度の厚みにスピンコート法により塗布形成し、１８０℃で３分間熱処理する。
更に、下層レジスト３２上に、ポジ型電子線レジスト（商品名ＺＥＰ５２０−Ａｌ７：日本ゼオン社製）である上層レジスト３３を２００ｎｍ程度の厚みにスピンコート法により塗布形成し、１８０℃で２分間熱処理する。
【００９５】
次に、電子線描画により、上層レジスト３３、下層レジスト３２、及びファインゲート用レジスト３１を加工する。これにより、ファインゲート用レジスト３１にはゲート電極の柄部分を形成するための幅狭の開口３１ａが、下層レジスト３２及び上層レジスト３３にはゲート電極の傘部分を形成するための開口３２ａ，３３ａがそれぞれ形成される。
【００９６】
ここで、ファインゲート用レジスト３１の加工時に、ファインゲート用レジスト３１に続いて保護絶縁膜１０を加工する。これにより、保護絶縁膜１０にはファインゲート用レジスト３１の開口３１ａの形状に倣った開口１０ｂが形成される。
【００９７】
次に、上層レジスト３３、下層レジスト３２、及びファインゲート用レジスト３１をマスクとして、開口３３ａ，３２ａ，３１ａ内を含む全面にゲートメタル（Ｎｉ:膜厚１０ｎｍ程度／Ａｕ: 膜厚３００ｎｍ程度）を蒸着する。ここで図示の便宜上、上層レジスト３３上に堆積されるゲートメタルの図示を省略する。
【００９８】
続いて、図８−２（ｂ）に示すように、加温した有機溶剤を用いてリフトオフを行い、活性領域における化合物半導体領域２上にマッシュルーム型のゲート電極６を形成する。このように、ゲート電極をその上部（傘部分）に比して下部（柄部分）が幅狭のマッシュルーム形状に形成することにより、電気的特性等に優れたＦＥＴが実現する。
【００９９】
続いて、図８−２（ｃ）に示すように、必要に応じて、ゲート電極６を含む化合物半導体領域２上を覆うように、ＳｉＮ膜３４を形成する。これにより、化合物半導体領域２の全体がＳｉＮで被覆され、耐湿性等の信頼性が向上する。
しかる後、層間絶縁膜やコンタクト孔、各種の配線等の形成工程を経て、本実施形態によるショットキーゲート型のＦＥＴを完成させる。
【０１００】
上記したように、本実施形態では、第１〜第４の実施形態で説明した保護絶縁膜１０から１種を選択して、保護絶縁膜１０として適用することができる。また、結晶（エピ）構造については、要求される諸特性によっては、ＧａＮよりなる表面層を用いない場合があるが、本発明の効果が得られるデバイス構造であることに変わりはない。
【０１０１】
以上説明したように、本実施形態によれば、化合物半導体領域２の表面における化学的な安定性の向上と、絶縁膜自体の良好な絶縁性という、保護絶縁膜１０に求められる相反する要求を共に満たし、高性能で信頼性に優れたショットキーゲート型のＦＥＴを実現することができる。また、保護絶縁膜１０として第４の実施形態で説明した保護絶縁膜１０を用いる場合には、上記の諸効果に加えて絶縁膜表面への酸素等の過剰な吸着を抑制することができる。
【０１０２】
（第６の実施形態）
本実施形態は、上記した発明態様１〜４に対応しており、図１（ｃ）に示したマッシュルーム型のゲート電極を有するショットキーゲート型のＦＥＴの構成をその製造方法と共に説明する。
図９−１及び図９−２は、第６の実施形態によるマッシュルーム型のゲート電極を有するショットキーゲート型のＦＥＴ（図１（ｃ）に対応する）の製造方法を工程順に示す概略断面図である。
【０１０３】
本実施形態による、マッシュルーム型のゲート電極を有するショットキーゲート型のＦＥＴを製造するには、先ず、図９−１（ａ）に示すように、半絶縁性のＩｎＰ基板１Ａ上に、バッファ層２Ａ、ＩｎＧａＡｓよりなる電子走行層２Ｂ，ＩｎＡｌＡｓよりなる電子供給層２Ｃ、ＩｎＰよりなるエッチングストッパ層２Ｄ、及びＩｎＧａＡｓよりなる低抵抗層２ＥをＭＯＣＶＤ法により順次エピタキシャル成長させ、化合物半導体領域２を形成する。これら各層のうち、バッファ層２Ａは、ＩｎＰ基板１Ａの表面の格子欠陥が電子走行層２Ｂに伝播することを防止する役割を果たす。
【０１０４】
続いて、図９−１（ｂ）に示すように、化合物半導体領域２の素子を形成しない領域（素子分離領域）を例えばメサエッチングにより除去してメサエッチング領域３０を形成し、化合物半導体領域２上で活性領域を画定する。
【０１０５】
続いて、図９−１（ｃ）に示すように、例えばパターニング及び真空蒸着法により化合物半導体領域２上にＴｉ、Ｐｔ及びＡｕをそれぞれ例えば膜厚２０ｎｍ程度、５０ｎｍ程度及び２００ｎｍ程度に順次堆積する。そして、加温した有機溶剤によりリフトオフし、化合物半導体領域２上に一対のオーミック電極４，５を形成し、低抵抗層２Ｅとオーミック電極４，５との間でオーミックコンタクトを形成する。
【０１０６】
続いて、図９−１（ｄ）に示すように、オーミック電極４，５を覆うように化合物半導体領域２上を含む全面に、発明態様１〜４のうちから選ばれた１種の第１の絶縁膜１１及び第２の絶縁膜１２を順次堆積し、保護絶縁膜１０を形成する。
【０１０７】
続いて、図９−１（ｅ）に示すように、活性領域におけるゲートフィンガ（ゲート電極の柄部分）の両端において幅０．１μｍ程度に低抵抗層２Ｅを除去するため、化合物半導体領域２上にポジ型電子線レジスト（商品名ＺＥＰ５２０−Ａｌ７：日本ゼオン社製）であるレジスト３５を３００ｎｍ程度の厚みにスピンコート法により塗布形成し、１８０℃で５分間熱処理する。
そして、電子線描画によりレジスト３５を加工し、レジスト３５に開口３５ａを形成する。
【０１０８】
続いて、図９−１（ｆ）に示すように、レジスト３５をマスクとして、ＳＦ6をエッチングガスとして用いて保護絶縁膜１０をドライエッチングする。このとき、保護絶縁膜１０に開口３５ａに倣った形状の開口１０ｃを形成する。
その後、レジスト３５をマスクとし、エッチングストッパ層２Ｄの表面の一部が露出するまで低抵抗層２Ｅをウェットエッチングし、低抵抗層２Ｅに開口３５ａに倣った形状の開口２Ｅａを形成する。原理上、本工程で開口１０ｃよりも開口２Ｅａが後退するが、図示は省略する。
【０１０９】
続いて、レジスト３５を剥離処理等により除去した後、図９−２（ａ）に示すように、露出したエッチングストッパ層２Ｄを含む保護絶縁膜１０上を覆うように、化合物半導体領域２上を含む全面に、発明態様１〜４のうちから選ばれた１種の第１の絶縁膜１１及び第２の絶縁膜１２を順次堆積し、再び保護絶縁膜１０を形成する。
【０１１０】
続いて、図９−２（ｂ）に示すように、ポジ型電子線レジスト（商品名ＺＥＰ５２０−Ａｌ７：日本ゼオン社製）であるファインゲート用レジスト３１を３００ｎｍ程度の厚みにスピンコート法により塗布形成し、１８０℃で５分間熱処理する。
次に、アルカリ可溶性樹脂（商品名ＰＭＧＩ:米国マイクロケム社製）である下層レジスト３２を５００ｎｍ程度の厚みにスピンコート法により塗布形成し、１８０℃で３分間熱処理する。
更に、下層レジスト３２上に、ポジ型電子線レジスト（商品名ＺＥＰ５２０−Ａｌ７：日本ゼオン社製）である上層レジスト３３を２００ｎｍ程度の厚みにスピンコート法により塗布形成し、１８０℃で２分間熱処理する。
【０１１１】
次に、電子線描画により、上層レジスト３３、下層レジスト３２、及びファインゲート用レジスト３１を加工する。これにより、ファインゲート用レジスト３１にはゲート電極の柄部分を形成するための幅狭の開口３１ａが、下層レジスト３２及び上層レジスト３３にはゲート電極の傘部分を形成するための開口３２ａ，３３ａがそれぞれ形成される。
【０１１２】
次に、ファインゲート用レジスト３１をマスクとし、エッチングストッパ層２Ｄの表面の一部が露出するまで保護絶縁膜１０をドライエッチングする。これにより、保護絶縁膜１０には、ファインゲート用レジスト３１の開口３１ａの形状に倣った開口１０ｂが形成される。
【０１１３】
次に、上層レジスト３３、下層レジスト３２、及びファインゲート用レジスト３１をマスクとして、開口３３ａ，３２ａ，３１ａ内を含む全面にゲートメタル（Ｔｉ:膜厚２０ｎｍ程度／Ｐｔ：５０ｎｍ程度／Ａｕ: 膜厚３００ｎｍ程度）を蒸着する。ここで図示の便宜上、上層レジスト３３上に堆積されるゲートメタルの図示を省略する。
【０１１４】
続いて、図９−２（ｃ）に示すように、加温した有機溶剤を用いてリフトオフを行い、活性領域における化合物半導体領域２上にマッシュルーム型のゲート電極６を形成する。このように、ゲート電極をその上部（傘部分）に比して下部（柄部分）が幅狭のマッシュルーム形状に形成することにより、電気的特性等に優れたＦＥＴが実現する。
【０１１５】
続いて、図９−２（ｄ）に示すように、必要に応じて、ゲート電極６を含む化合物半導体領域２上を覆うように、ＳｉＮ膜３４を形成する。これにより、化合物半導体領域２の全体がＳｉＮで被覆され、耐湿性等の信頼性が向上する。
しかる後、層間絶縁膜やコンタクト孔、各種の配線等の形成工程を経て、本実施形態によるショットキーゲート型のＦＥＴを完成させる。
【０１１６】
上記したように、本実施形態では、第１〜第４の実施形態で説明した保護絶縁膜１０から１種を選択して、保護絶縁膜１０として適用することができる。
【０１１７】
以上説明したように、本実施形態によれば、化合物半導体領域２の表面における化学的な安定性の向上と、絶縁膜自体の良好な絶縁性という、保護絶縁膜１０に求められる相反する要求を共に満たし、高性能で信頼性に優れたショットキーゲート型のＦＥＴを実現することができる。また、保護絶縁膜１０として第４の実施形態で説明した保護絶縁膜１０を用いる場合には、上記の諸効果に加えて絶縁膜表面への酸素等の過剰な吸着を抑制することができる。
【０１１８】
（第７の実施形態）
本実施形態は、上記した発明態様１〜４に対応しており、図２（ａ）に示したＭＩＳゲート型のＦＥＴの構成をその製造方法と共に説明する。
図１０−１及び図１０−２は、第７の実施形態によるＭＩＳゲート型のＦＥＴ（図２（ａ）に対応する）の製造方法を工程順に示す概略断面図である。
【０１１９】
本実施形態のＭＩＳゲート型のＦＥＴを製造するには、先ず、図１０−１（ａ）に示すように、半絶縁性のＳｉＣ基板１ａ上に、バッファ層２ａ、ＧａＮよりなる電子走行層２ｂ，ＡｌＧａＮよりなる電子供給層２ｃ、及びＧａＮよりなる表面層２ｄをＭＯＣＶＤ法により順次エピタキシャル成長させ、化合物半導体領域２を形成する。これら各層のうち、バッファ層２ａは、ＳｉＣ基板１ａの表面の格子欠陥が電子走行層２ｂに伝播することを防止する役割を果たす。
【０１２０】
続いて、図１０−１（ｂ）に示すように、素子を形成しない領域（素子分離領域）を不活性化する目的で、例えばＡｒを注入し、素子間分離構造３を形成し、化合物半導体領域２上で活性領域を画定する。
【０１２１】
続いて、図１０−１（ｃ）に示すように、例えば、パターニング及び表面層２ｄのドライエッチングを行なった後、真空蒸着法により化合物半導体領域２上にＴｉ及びＡｌをそれぞれ例えば膜厚２０ｎｍ程度及び２００ｎｍ程度に順次堆積する。そして、加温した有機溶剤によりリフトオフし、一対のオーミック電極４，５を形成する。その後、熱処理を加えることにより、化合物半導体領域２とオーミック電極４，５との間でオーミックコンタクトを形成する。
【０１２２】
続いて、図１０−１（ｄ）に示すように、オーミック電極４，５を覆うように化合物半導体領域２上の全面に、発明態様１〜４のうちの１つに対応して、第１の絶縁膜１１及び第２の絶縁膜１２を順次堆積し、保護絶縁膜１０を形成する。
【０１２３】
続いて、図１０−２（ａ）に示すように、下層レジスト２２（商品名ＰＭＧＩ:米国マイクロケム社製）及び上層レジスト２３（商品名ＰＦＩ３２−Ａ８:住友化学社製）をそれぞれ例えばスピンコート法により塗布形成し、紫外線露光により０．８μｍ径程度の開口２３ａを上層レジスト２３に形成する。
【０１２４】
次に、上層レジスト２３をマスクとして、下層レジスト２２をアルカリ現像液でウェットエッチングする。このエッチングにより、下層レジスト２２に開口２２ａが形成され、図示のような庇構造が形成させる。
【０１２５】
次に、上層レジスト２３及び下層レジスト２２をマスクとして、開口２３ａ，２２ａ内を含む全面にゲートメタル（Ｎｉ:膜厚１０ｎｍ程度／Ａｕ: 膜厚３００ｎｍ程度）を蒸着する。ここで図示の便宜上、上層レジスト２３上に堆積されるゲートメタルの図示を省略する。
【０１２６】
続いて、図１０−２（ｂ）に示すように、加温した有機溶剤を用いてリフトオフを行い、活性領域における保護絶縁膜１０上にゲート電極６を形成する。本実施形態によるＭＩＳゲート型のＦＥＴでは、ゲート電極６下に存する保護絶縁膜１０がゲート絶縁膜として機能する。
しかる後、層間絶縁膜やコンタクト孔、各種の配線等の形成工程を経て、本実施形態によるＭＩＳゲート型のＦＥＴを完成させる。
【０１２７】
上記したように、本実施形態では、第１〜第４の実施形態で説明した保護絶縁膜１０から１種を選択して、保護絶縁膜１０として適用することができる。また、結晶（エピ）構造については、要求される諸特性によっては、ＧａＮよりなる表面層を用いない場合があるが、本発明の効果が得られるデバイス構造であることに変わりはない。
【０１２８】
以上説明したように、本実施形態によれば、化合物半導体領域２の表面における化学的な安定性の向上と、絶縁膜自体の良好な絶縁性という、保護絶縁膜１０に求められる相反する要求を共に満たし、高性能で信頼性に優れたＭＩＳゲート型のＦＥＴを実現することができる。また、保護絶縁膜１０として第４の実施形態で説明した保護絶縁膜１０を用いる場合には、上記の諸効果に加えて絶縁膜表面への酸素等の過剰な吸着を抑制することができる。
【０１２９】
（第８の実施形態）
本実施形態は、上記した発明態様１〜４に対応しており、図２（ｂ）に示したマッシュルーム型のゲート電極を有するＭＩＳゲート型のＦＥＴの構成をその製造方法と共に説明する。
図１１−１及び図１１−２は、第８の実施形態によるマッシュルーム型のゲート電極を有するＭＩＳゲート型のＦＥＴ（図２（ｂ）に対応する）の製造方法を工程順に示す概略断面図である。
【０１３０】
本実施形態による、マッシュルーム型のゲート電極を有するＭＩＳゲート型のＦＥＴを製造するには、先ず、図１１−１（ａ）に示すように、半絶縁性のＳｉＣ基板１ａ上に、バッファ層２ａ、ＧａＮよりなる電子走行層２ｂ，ＡｌＧａＮよりなる電子供給層２ｃ、及びＧａＮよりなる表面層２ｄをＭＯＣＶＤ(Metal Organic Chemical Vapor Deposition)法により順次エピタキシャル成長させ、化合物半導体領域２を形成する。これら各層のうち、バッファ層２ａは、ＳｉＣ基板１ａの表面の格子欠陥が電子走行層２ｂに伝播することを防止する役割を果たす。
【０１３１】
続いて、図１１−１（ｂ）に示すように、素子を形成しない領域（素子分離領域）を不活性化する目的で、例えばＡｒを注入し、素子間分離構造３を形成し、化合物半導体領域２上で活性領域を画定する。
【０１３２】
続いて、図１１−１（ｃ）に示すように、先ず、表面層２ｄのオーミック電極形成部位をパターニング及びドライエッチングにより除去する。
次に、例えば真空蒸着法により化合物半導体領域２上にＴｉ及びＡｌをそれぞれ例えば膜厚２０ｎｍ程度及び２００ｎｍ程度に順次堆積する。そして、加温した有機溶剤によりリフトオフし、上記したオーミック電極形成部位で露出する電子供給層２ｃ上に一対のオーミック電極４，５を形成する。その後、熱処理を加えることにより、電子供給層２ｃとオーミック電極４，５との間でオーミックコンタクトを形成する。
【０１３３】
続いて、図１１−１（ｄ）に示すように、オーミック電極４，５を覆うように化合物半導体領域２上の全面に、発明態様１〜４のうちから選ばれた１種の第１の絶縁膜１１及び第２の絶縁膜１２を順次堆積し、保護絶縁膜１０を形成する。
【０１３４】
続いて、図１１−２（ａ）に示すように、ポジ型電子線レジスト（商品名ＺＥＰ５２０−Ａｌ７：日本ゼオン社製）であるファインゲート用レジスト３１を３００ｎｍ程度の厚みにスピンコート法により塗布形成し、１８０℃で５分間熱処理する。
次に、アルカリ可溶性樹脂（商品名ＰＭＧＩ:米国マイクロケム社製）である下層レジスト３２を５００ｎｍ程度の厚みにスピンコート法により塗布形成し、１８０℃で３分間熱処理する。
更に、下層レジスト３２上に、ポジ型電子線レジスト（商品名ＺＥＰ５２０−Ａｌ７：日本ゼオン社製）である上層レジスト３３を２００ｎｍ程度の厚みにスピンコート法により塗布形成し、１８０℃で２分間熱処理する。
【０１３５】
次に、電子線描画により、上層レジスト３３、下層レジスト３２、及びファインゲート用レジスト３１を加工する。これにより、ファインゲート用レジスト３１にはゲート電極の柄部分を形成するための幅狭の開口３１ａが、下層レジスト３２及び上層レジスト３３にはゲート電極の傘部分を形成するための開口３２ａ，３３ａがそれぞれ形成される。
【０１３６】
次に、上層レジスト３３、下層レジスト３２、及びファインゲート用レジスト３１をマスクとして、開口３３ａ，３２ａ，３１ａ内を含む全面にゲートメタル（Ｎｉ:膜厚１０ｎｍ程度／Ａｕ: 膜厚３００ｎｍ程度）を蒸着する。ここで図示の便宜上、上層レジスト３３上に堆積されるゲートメタルの図示を省略する。
【０１３７】
続いて、図１１−２（ｂ）に示すように、加温した有機溶剤を用いてリフトオフを行い、活性領域における保護絶縁膜１０上にマッシュルーム型のゲート電極６を形成する。本実施形態によるＭＩＳゲート型のＦＥＴでは、ゲート電極６下に存する保護絶縁膜１０がゲート絶縁膜として機能する。このように、ゲート電極６をその上部（傘部分）に比して下部（柄部分）が幅狭のマッシュルーム形状に形成することにより、電気的特性等に優れたＦＥＴが実現する。
【０１３８】
続いて、図１１−２（ｃ）に示すように、必要に応じて、ゲート電極６を含む化合物半導体領域２上を覆うように、ＳｉＮ膜３４を形成する。これにより、化合物半導体領域２の全体がＳｉＮで被覆され、耐湿性等の信頼性が向上する。
しかる後、層間絶縁膜やコンタクト孔、各種の配線等の形成工程を経て、本実施形態によるＭＩＳゲート型のＦＥＴを完成させる。
【０１３９】
上記したように、本実施形態では、第１〜第４の実施形態で説明した保護絶縁膜１０から１種を選択して、保護絶縁膜１０として適用することができる。また、結晶（エピ）構造については、要求される諸特性によっては、ＧａＮよりなる表面層を用いない場合があるが、本発明の効果が得られるデバイス構造であることに変わりはない。
【０１４０】
以上説明したように、本実施形態によれば、化合物半導体領域２の表面における化学的な安定性の向上と、絶縁膜自体の良好な絶縁性という、保護絶縁膜１０に求められる相反する要求を共に満たし、高性能で信頼性に優れたＭＩＳゲート型のＦＥＴを実現することができる。また、保護絶縁膜１０として第４の実施形態で説明した保護絶縁膜１０を用いる場合には、上記の諸効果に加えて絶縁膜表面への酸素等の過剰な吸着を抑制することができる。
【０１４１】
（第９の実施形態）
本実施形態は、上記した発明態様１〜４に対応しており、図２（ｃ）に示したマッシュルーム型のゲート電極を有するＭＩＳゲート型のＦＥＴの構成をその製造方法と共に説明する。
図１２−１及び図１２−２は、第９の実施形態によるマッシュルーム型のゲート電極を有するＭＩＳゲート型のＦＥＴ（図２（ｃ）に対応する）の製造方法を工程順に示す概略断面図である。
【０１４２】
本実施形態による、マッシュルーム型のゲート電極を有するＭＩＳゲート型のＦＥＴを製造するには、先ず、図１２−１（ａ）に示すように、半絶縁性のＩｎＰ基板１Ａ上に、バッファ層２Ａ、ＩｎＧａＡｓよりなる電子走行層２Ｂ，ＩｎＡｌＡｓよりなる電子供給層２Ｃ、ＩｎＰよりなるエッチングストッパ層２Ｄ、及びＩｎＧａＡｓよりなる低抵抗層２ＥをＭＯＣＶＤ法により順次エピタキシャル成長させ、化合物半導体領域２を形成する。これら各層のうち、バッファ層２Ａは、ＩｎＰ基板１Ａの表面の格子欠陥が電子走行層２Ｂに伝播することを防止する役割を果たす。
【０１４３】
続いて、図１２−１（ｂ）に示すように、化合物半導体領域２の素子を形成しない領域（素子分離領域）を例えばメサエッチングにより除去してメサエッチング領域３０を形成し、化合物半導体領域２上で活性領域を画定する。
【０１４４】
続いて、図１２−１（ｃ）に示すように、例えばパターニング及び真空蒸着法により化合物半導体領域２上にＴｉ、Ｐｔ及びＡｕをそれぞれ例えば膜厚２０ｎｍ程度、５０ｎｍ程度及び２００ｎｍ程度に順次堆積する。そして、リソグラフィーによりリフトオフし、化合物半導体領域２上に一対のオーミック電極４，５を形成し、低抵抗層２Ｅとオーミック電極４，５との間でオーミックコンタクトを形成する。
【０１４５】
続いて、図１２−１（ｄ）に示すように、オーミック電極４，５を覆うように化合物半導体領域２上を含む全面に、発明態様１〜４のうちから選ばれた１種の第１の絶縁膜１１及び第２の絶縁膜１２を順次堆積し、保護絶縁膜１０を形成する。
【０１４６】
続いて、図１２−１（ｅ）に示すように、活性領域におけるゲートフィンガ（ゲート電極の柄部分）の両端において幅０．１μｍ程度に低抵抗層２Ｅを除去するため、化合物半導体領域２上にポジ型電子線レジスト（商品名ＺＥＰ５２０−Ａｌ７：日本ゼオン社製）であるレジスト３５を３００ｎｍ程度の厚みにスピンコート法により塗布形成し、１８０℃で５分間熱処理する。
そして、電子線描画によりレジスト３５を加工し、レジスト３５に開口３５ａを形成する。
【０１４７】
続いて、図１２−１（ｆ）に示すように、レジスト３５をマスクとして、ＳＦ6をエッチングガスとして用いて保護絶縁膜１０をドライエッチングする。このとき、保護絶縁膜１０に開口３５ａに倣った形状の開口１０ｃを形成する。
その後、レジスト３５をマスクとし、エッチングストッパ層２Ｄの表面の一部が露出するまで低抵抗層２Ｅをウェットエッチングし、低抵抗層２Ｅに開口３５ａに倣った形状の開口２Ｅａを形成する。原理上、本工程で開口１０ｃよりも開口２Ｅａが後退するが、図示は省略する。
【０１４８】
続いて、レジスト３５を剥離処理等により除去した後、図１２−２（ａ）に示すように、露出したエッチングストッパ層２Ｄを含む保護絶縁膜１０上を覆うように、化合物半導体領域２上を含む全面に、発明態様１〜４のうちから選ばれた１種の第１の絶縁膜１１及び第２の絶縁膜１２を順次堆積し、再び保護絶縁膜１０を形成する。
【０１４９】
続いて、図１２−２（ｂ）に示すように、ポジ型電子線レジスト（商品名ＺＥＰ５２０−Ａｌ７：日本ゼオン社製）であるファインゲート用レジスト３１を３００ｎｍ程度の厚みにスピンコート法により塗布形成し、１８０℃で５分間熱処理する。
次に、アルカリ可溶性樹脂（商品名ＰＭＧＩ:米国マイクロケム社製）である下層レジスト３２を５００ｎｍ程度の厚みにスピンコート法により塗布形成し、１８０℃で３分間熱処理する。
更に、下層レジスト３２上に、ポジ型電子線レジスト（商品名ＺＥＰ５２０−Ａｌ７：日本ゼオン社製）である上層レジスト３３を２００ｎｍ程度の厚みにスピンコート法により塗布形成し、１８０℃で２分間熱処理する。
【０１５０】
次に、電子線描画により、上層レジスト３３、下層レジスト３２、及びファインゲート用レジスト３１を加工する。これにより、ファインゲート用レジスト３１にはゲート電極の柄部分を形成するための幅狭の開口３１ａが、下層レジスト３２及び上層レジスト３３にはゲート電極の傘部分を形成するための開口３２ａ，３３ａがそれぞれ形成される。
【０１５１】
次に、上層レジスト３３、下層レジスト３２、及びファインゲート用レジスト３１をマスクとして、開口３３ａ，３２ａ，３１ａ内を含む全面にゲートメタル（Ｔｉ:膜厚２０ｎｍ程度／Ｐｔ：５０ｎｍ程度／Ａｕ: 膜厚３００ｎｍ程度）を蒸着する。ここで図示の便宜上、上層レジスト３３上に堆積されるゲートメタルの図示を省略する。
【０１５２】
続いて、図１２−２（ｃ）に示すように、加温した有機溶剤を用いてリフトオフを行い、活性領域における保護絶縁膜１０上にマッシュルーム型のゲート電極６を形成する。本実施形態によるＭＩＳゲート型のＦＥＴでは、ゲート電極６下に存する保護絶縁膜１０がゲート絶縁膜として機能する。このように、ゲート電極６をその上部（傘部分）に比して下部（柄部分）が幅狭のマッシュルーム形状に形成することにより、電気的特性等に優れたＦＥＴが実現する。
【０１５３】
続いて、図１２−２（ｄ）に示すように、必要に応じて、ゲート電極６を含む化合物半導体領域２上を覆うように、ＳｉＮ膜３４を形成する。これにより、化合物半導体領域２の全体がＳｉＮで被覆され、耐湿性等の信頼性が向上する。
しかる後、層間絶縁膜やコンタクト孔、各種の配線等の形成工程を経て、本実施形態によるＭＩＳゲート型のＦＥＴを完成させる。
【０１５４】
なお、本実施形態でも、第６の実施形態と同様に、化合物半導体領域２の構成要素としてＩｎＰよりなるエッチングストッパ層２Ｄを設ける場合について例示したが、このエッチングストッパ層２Ｄを設けない構成も考えられる。
【０１５５】
上記したように、本実施形態では、第１〜第４の実施形態で説明した保護絶縁膜１０から１種を選択して、保護絶縁膜１０として適用することができる。
【０１５６】
以上説明したように、本実施形態によれば、化合物半導体領域２の表面における化学的な安定性の向上と、絶縁膜自体の良好な絶縁性という、保護絶縁膜１０に求められる相反する要求を共に満たし、高性能で信頼性に優れたＭＩＳゲート型のＦＥＴを実現することができる。また、保護絶縁膜１０として第４の実施形態で説明した保護絶縁膜１０を用いる場合には、上記の諸効果に加えて絶縁膜表面への酸素等の過剰な吸着を抑制することができる。
【０１５７】
以下、本発明の諸態様を付記としてまとめて記載する。
【０１５８】
（付記１）化合物半導体領域と、
前記化合物半導体領域の表面の少なくとも一部を覆う保護絶縁膜と
を含み、
前記保護絶縁膜は、前記化合物半導体基板の表面と化学的活性度の高い状態に形成された第１の絶縁膜と、前記第１の絶縁膜上に積層され、前記第１の絶縁膜よりも化学的活性度の低い第２の絶縁膜とからなる２層構造を有することを特徴とする半導体装置。
【０１５９】
（付記２）前記第１の絶縁膜は、非ストイキオメトリの性質を持つことを特徴とする付記１に記載の半導体装置。
【０１６０】
（付記３）前記第１の絶縁膜は、シリコン窒化膜であり、Ｓｉ−Ｈ結合を１．０×１０22／ｃｍ3以上含むことを特徴とする付記２に記載の半導体装置。
【０１６１】
（付記４）前記第１の絶縁膜は、シリコン窒化膜であり、Ｎ−Ｈ結合を１．０×１０22／ｃｍ3以上含むことを特徴とする付記２に記載の半導体装置。
【０１６２】
（付記５）前記第１の絶縁膜は、シリコン窒化膜であり、波長６３３ｎｍの光に対する屈折率が２．１以上のものであることを特徴とする付記２に記載の半導体装置。
【０１６３】
（付記６）前記第１の絶縁膜は、シリコン窒化膜であり、波長が６３３ｎｍの光に対する屈折率が１．９以下のものであることを特徴とする付記２に記載の半導体装置。
【０１６４】
（付記７）前記第２の絶縁膜は、シリコン窒化膜であり、Ｓｉ−Ｈ結合の個数が１．０×１０22／ｃｍ3未満であることを特徴とする付記１〜６のいずれか１項に記載の半導体装置。
【０１６５】
（付記８）前記第２の絶縁膜は、シリコン窒化膜であり、Ｎ−Ｈ結合の個数が１．０×１０22／ｃｍ3未満であることを特徴とする付記１〜６のいずれか１項に記載の半導体装置。
【０１６６】
（付記９）前記第２の絶縁膜は、シリコン窒化膜であり、波長６３３ｎｍの光に対する屈折率が１．９より大きく２．１より小さいものであることを特徴とする付記１〜６のいずれか１項に記載の半導体装置。
【０１６７】
（付記１０）前記第１の絶縁膜は、前記第２の絶縁膜に比して高水素含有組成のものであることを特徴とする付記１に記載の半導体装置。
【０１６８】
（付記１１）前記第２の絶縁膜は、低周波励起のプラズマＣＶＤにより形成された絶縁膜であることを特徴とする付記１に記載の半導体装置。
【０１６９】
（付記１２）前記保護絶縁膜は、前記２層構造上に積層され、Ｓｉ／Ｎ比が３／４以上とされたシリコン窒化膜である第３の絶縁膜を有することを特徴とする付記１〜１１のいずれか１項に記載の半導体装置。
【０１７０】
（付記１３）前記第３の絶縁膜は、Ｓｉ−Ｈ結合を１．０×１０22／ｃｍ3以上含むことを特徴とする付記１２に記載の半導体装置。
【０１７１】
（付記１４）前記第３の絶縁膜は、波長６３３ｎｍの光に対する屈折率が２．２以上のものであることを特徴とする付記１２に記載の半導体装置。
【０１７２】
（付記１５）化合物半導体領域の表面の少なくとも一部を覆う保護絶縁膜を形成するに際して、
前記保護絶縁膜を、前記化合物半導体基板の表面と化学的活性度の高い状態に形成された第１の絶縁膜と、前記第１の絶縁膜上に積層され、前記第１の絶縁膜よりも化学的活性度の低い第２の絶縁膜とからなる２層構造を有するように形成することを特徴とする半導体装置の製造方法。
【０１７３】
（付記１６）前記第１の絶縁膜は、非ストイキオメトリの性質を持つことを特徴とする付記１５に記載の半導体装置の製造方法。
【０１７４】
（付記１７）前記第１の絶縁膜を、原料ガスとしてＮＨ3ガスを含むプラズマＣＶＤ法により形成することを特徴とする付記１５に記載の半導体装置の製造方法。
【０１７５】
（付記１８）前記第２の絶縁膜を、低周波励起のプラズマＣＶＤ法により形成することを特徴とする付記１５に記載の半導体装置の製造方法。
【０１７６】
（付記１９）前記保護絶縁膜を、前記２層構造上に積層され、Ｓｉ／Ｎ比が３／４以上とされたシリコン窒化膜である第３の絶縁膜を有するように形成することを特徴とする付記１５〜１８のいずれか１項に記載の半導体装置の製造方法。
【図面の簡単な説明】
【０１７７】
【図１】本発明によるショットキーゲート型のＦＥＴの構成を示す概略断面図である。
【図２】本発明によるＭＩＳゲート型のＦＥＴの構成を示す概略断面図である。
【図３】ＳｉＮ膜表面における酸素吸着量と屈折率との関係を示す特性図である。
【図４】本発明によるショットキーゲート型のＦＥＴの構成を示す概略断面図である。
【図５】本発明によるＭＩＳゲート型のＦＥＴの構成を示す概略断面図である。
【図６−１】第１の実施形態によるショットキーゲート型のＦＥＴ（図１（ａ）に対応する）の製造方法を工程順に示す概略断面図である。
【図６−２】図６−１に引き続き、第１の実施形態によるショットキーゲート型のＦＥＴ（図１（ａ）に対応する）の製造方法を工程順に示す概略断面図である。
【図７−１】本発明による３端子特性の改善効果を示す特性図である。
【図７−２】本発明による２端子特性の改善効果を示す特性図である。
【図８−１】第５の実施形態によるマッシュルーム型のゲート電極を有するショットキーゲート型のＦＥＴ（図１（ｂ）に対応する）の製造方法を工程順に示す概略断面図である。
【図８−２】図８−１に引き続き、第５の実施形態によるマッシュルーム型のゲート電極を有するショットキーゲート型のＦＥＴ（図１（ｂ）に対応する）の製造方法を工程順に示す概略断面図である。
【図９−１】第６の実施形態によるマッシュルーム型のゲート電極を有するショットキーゲート型のＦＥＴ（図１（ｃ）に対応する）の製造方法を工程順に示す概略断面図である。
【図９−２】図９−１に引き続き、第６の実施形態によるマッシュルーム型のゲート電極を有するショットキーゲート型のＦＥＴ（図１（ｃ）に対応する）の製造方法を工程順に示す概略断面図である。
【図１０−１】第７の実施形態によるＭＩＳゲート型のＦＥＴ（図２（ａ）に対応する）の製造方法を工程順に示す概略断面図である。
【図１０−２】図１０−１に引き続き、第７の実施形態によるＭＩＳゲート型のＦＥＴ（図２（ａ）に対応する）の製造方法を工程順に示す概略断面図である。
【図１１−１】第８の実施形態によるマッシュルーム型のゲート電極を有するＭＩＳゲート型のＦＥＴ（図２（ｂ）に対応する）の製造方法を工程順に示す概略断面図である。
【図１１−２】図１１−１に引き続き、第８の実施形態によるマッシュルーム型のゲート電極を有するＭＩＳゲート型のＦＥＴ（図２（ｂ）に対応する）の製造方法を工程順に示す概略断面図である。
【図１２−１】第９の実施形態によるマッシュルーム型のゲート電極を有するＭＩＳゲート型のＦＥＴ（図２（ｃ）に対応する）の製造方法を工程順に示す概略断面図である。
【図１２−２】図１２−１に引き続き、第９の実施形態によるマッシュルーム型のゲート電極を有するＭＩＳゲート型のＦＥＴ（図２（ｃ）に対応する）の製造方法を工程順に示す概略断面図である。
【符号の説明】
【０１７８】
１ａ  半絶縁性のＳｉＣ基板
１Ａ  半絶縁性のＩｎＰ基板
２  化合物半導体領域
３  素子分離構造
４，５一対のオーミック電極
６  ゲート電極
１０  保護絶縁膜
１１  第１の絶縁膜
１２  第２の絶縁膜
１３  第３の絶縁膜
【図１】
2008205392.tif 000003
【図２】
2008205392.tif 000004
【図３】
2008205392.tif 000005
【図４】
2008205392.tif 000006
【図５】
2008205392.tif 000007
【図６−１】
2008205392.tif 000008
【図６−２】
2008205392.tif 000009
【図７−１】
2008205392.tif 000010
【図７−２】
2008205392.tif 000011
【図８−１】
2008205392.tif 000012
【図８−２】
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【図９−１】
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【図９−２】
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【図１０−１】
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【図１０−２】
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【図１１−１】
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【図１１−２】
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【図１２−１】
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【図１２−２】
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