(57)【要約】【課題】本発明は、形成面積を小さくすることができるインバータ回路を提供することを目的とする。【解決手段】ｐチャネルＭＯＳトランジスタ１とｎチャネルＭＯＳトランジスタ２から構成される相補型ＭＯＳ構成のインバータ回路であって、ｐチャネルＭＯＳトランジスタ１は、製造プロセスで作成可能なゲート電極の最小寸法であるゲート長Ｌとゲート幅Ｗとして、ゲート長Ｌでゲート幅１．５Ｗ以下のｐ型領域１５，１６，４５，４６で形成され、ｎチャネルＭＯＳトランジスタ２は、ゲート長１．５Ｌ以上でゲート幅Ｗのｎ型領域１７，１８，４７，４８で形成される。【選択図】  図１
2008205362.tif 000002
【特許請求の範囲】
【請求項１】
ｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタから構成される相補型ＭＯＳ構成のインバータ回路であって、
前記ｐチャネルＭＯＳトランジスタは、ゲート長Ｌとゲート幅Ｗを製造プロセスで作成可能なゲート電極の最小寸法として、ゲート長Ｌでゲート幅１．５Ｗ以下のｐ型領域で形成され、
前記ｎチャネルＭＯＳトランジスタは、ゲート長１．５Ｌ以上でゲート幅Ｗのｎ型領域で形成された
ことを特徴とするインバータ回路。
【請求項２】
請求項１記載のインバータ回路において、
前記ｐチャネルＭＯＳトランジスタは、ゲート長Ｌでゲート幅Ｗのｐ型領域で形成し、
前記ｎチャネルＭＯＳトランジスタは、ゲート長２Ｗ以上でゲート幅Ｗのｎ型領域で形成する
ことを特徴とするインバータ回路。
【請求項３】
請求項１又は２記載のインバータ回路において、
前記ｐチャネルＭＯＳトランジスタのドレイン電流と前記ｎチャネルＭＯＳトランジスタのドレイン電流を同程度とした
ことを特徴とするインバータ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、インバータ回路に関し、相補型ＭＯＳ構成のインバータ回路に関する。
【背景技術】
【０００２】
半導体集積回路では、予め登録された標準的なセルであるスタンダードセルを用いてレイアウト設計を行うスタンダードセル方式が多用されている。
【０００３】
スタンダードセルは、通常、ｐチャネルＭＯＳ（金属酸化膜半導体）トランジスタとｎチャネルＭＯＳトランジスタを相補形に組み合わせて構成するＣＭＯＳ（相補型金属酸化膜半導体）技術で設計される。
【０００４】
図５は、インバータ回路の回路構成図を示す。同図中、入力信号ＩＮはｐチャネルＭＳＯトランジスタ１及びｎチャネルＭＳＯトランジスタ２のゲートに供給される。ＭＳＯトランジスタ１のソースは電源Ｖｄｄに接続され、ＭＯＳトランジスタ１，２のドレインは共通接続され、ＭＯＳトランジスタ２のソースは接地されて、ＭＯＳトランジスタ１，２はインバータ回路を構成しており、ＭＯＳトランジスタ１，２のドレインから入力信号ＩＮを反転した出力信号ＯＵＴが出力される。
【０００５】
図６は、従来のインバータ回路のスタンダードセルの一例の平面図を示す。同図中、ｐ型領域５，６はｐチャネルＭＯＳトランジスタ１のソース，ドレインを構成し、ｎ型領域７，８はｎチャネルＭＯＳトランジスタ２のソース，ドレインを構成し、ゲート電極９はＭＯＳトランジスタ１，２のゲートを構成している。
【０００６】
なお、ｐ型領域５，６上にはメタル配線（図示せず）と接続するためのコンタクトホール５ａ，５ｂ，５ｃ，６ａ，６ｂ，６ｃが形成され、ｎ型領域７，８上にはメタル配線（図示せず）と接続するためのコンタクトホール７ａ，８ａが形成されている。ところで、ｐ型半導体基板を用いる場合、ｎチャネルＭＯＳトランジスタ２はｐ型半導体基板上に直接形成され、ｐチャネルＭＯＳトランジスタ２は破線で示すｎ型ウェル１０内に形成される。
【０００７】
なお、特許文献１には、ｐチャネルＭＯＳトランジスタのゲート幅とｎチャネルＭＯＳトランジスタのゲート幅の比を一定に維持することが記載されている。
【特許文献１】特開２００４−７９６９４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
従来は、図６に示すように、ゲート長Ｌ，ゲート幅Ｗを製造プロセスで作成可能な最小寸法であるとすると、上記の最小寸法でｎ型領域７，８を決定し、ＭＯＳトランジスタ１，２のゲート電極９のゲート長をＬで同一に設定すると共に、ＭＯＳトランジスタ２のゲート幅Ｗに対しＭＯＳトランジスタ１のゲート幅を２Ｗから３Ｗ程度に設定している。
【０００９】
これはｎチャネルＭＯＳトランジスタ２のキャリアである電子に対し、ｐチャネルＭＯＳトランジスタ１のキャリアであるホールは移動速度が遅いので、ｎチャネルＭＯＳトランジスタ２のドレイン電流とｐチャネルＭＯＳトランジスタ１のドレイン電流を同程度とするために、ＭＯＳトランジスタ２のゲート幅Ｗに対しＭＯＳトランジスタ１のゲート幅を２Ｗから３Ｗ程度に設定しており、これによりインバータ回路は高速動作を行うことができる。
【００１０】
ところで、インバータ回路としては、高速動作が必要な回路に使用されるものもあれば、高速動作が必要ではない回路に使用されるものもある。
【００１１】
しかし、図６に示すスタンダードセルのインバータ回路は高速動作を行うものの、ＭＯＳトランジスタ１のゲート幅を２Ｗから３Ｗ程度に設定しているために、インバータ回路を形成する面積が大きくなる。
【００１２】
従って、高速動作が必要ではない回路に使用されるインバータ回路として、図６に示すスタンダードセルのインバータ回路を使用すると、インバータ回路の形成面積が大きくなるという問題があった。
【００１３】
本発明は、上記の点に鑑みなされたもので、形成面積を小さくすることができるインバータ回路を提供することを目的とする。
【課題を解決するための手段】
【００１４】
本発明の一実施態様によるインバータ回路は、ｐチャネルＭＯＳトランジスタ（１）とｎチャネルＭＯＳトランジスタ（２）から構成される相補型ＭＯＳ構成のインバータ回路であって、
前記ｐチャネルＭＯＳトランジスタ（１）は、ゲート長Ｌとゲート幅Ｗを製造プロセスで作成可能なゲート電極の最小寸法として、ゲート長Ｌでゲート幅１．５Ｗ以下のｐ型領域（１５，１６，４５，４６）で形成され、
前記ｎチャネルＭＯＳトランジスタ（２）は、ゲート長１．５Ｌ以上でゲート幅Ｗのｎ型領域（１７，１８，４７，４８）で形成されたことにより、形成面積を小さくすることができる。
【００１５】
前記インバータ回路において、
前記ｐチャネルＭＯＳトランジスタ（１）は、ゲート長Ｌでゲート幅Ｗのｐ型領域（１５，１６）で形成し、
前記ｎチャネルＭＯＳトランジスタ（２）は、ゲート長２Ｗ以上でゲート幅Ｗのｎ型領域（１７，１８）で形成する構成とすることができる。
【００１６】
前記インバータ回路において、
前記ｐチャネルＭＯＳトランジスタ（１）のドレイン電流と前記ｎチャネルＭＯＳトランジスタ（２）のドレイン電流を同程度とすることができる。
【００１７】
なお、上記括弧内の参照符号は、理解を容易にするために付したものであり、一例にすぎず、図示の態様に限定されるものではない。
【発明の効果】
【００１８】
本発明によれば、インバータ回路の形成面積を小さくすることができる。
【発明を実施するための最良の形態】
【００１９】
＜インバータ回路の一実施形態＞
図１は、本発明の相補型ＭＯＳ構成のインバータ回路の一実施形態の平面図を示す。同図中、ｐ型領域１５，１６はｐチャネルＭＯＳトランジスタ１のソース，ドレインを構成し、ｎ型領域１７，１８はｎチャネルＭＯＳトランジスタ２のソース，ドレインを構成し、ゲート電極１９はＭＯＳトランジスタ１，２のゲートを構成している。
【００２０】
なお、ｐ型領域１５，１６上にはメタル配線（図示せず）と接続するためのコンタクトホール１５ａ，１６ａが形成され、ｎ型領域１７，１８上にはメタル配線（図示せず）と接続するためのコンタクトホール１７ａ，１８ａが形成されている。ところで、ｐ型半導体基板を用いる場合、ｎチャネルＭＯＳトランジスタ２はｐ型半導体基板上に直接形成され、ｐチャネルＭＯＳトランジスタ２は破線で示すｎ型ウェル２０内に形成される。
【００２１】
ここでは、ゲート長Ｌ，ゲート幅Ｗを製造プロセスで作成可能なゲート電極１９の最小寸法であるとして、ゲート電極１９のゲート長をＬに設定し，ゲート電極１９のゲート幅をＷに設定して製造プロセスで作成可能な最小寸法のｐ型領域１５，１６を決定し、ＭＯＳトランジスタ１を構成する。
【００２２】
更に、ゲート電極１９のゲート長を２Ｌから３Ｌ程度に設定し，ゲート電極１９のゲート幅をＷに設定してｎ型領域１７，１８を決定し、ＭＯＳトランジスタ２を構成する。ここでは、ｎチャネルＭＯＳトランジスタ２のドレイン電流とｐチャネルＭＯＳトランジスタ１のドレイン電流を同程度となるようにゲート電極１９のゲート長を２Ｌから３Ｌまでの間で設定する。
【００２３】
ところで、ゲート長が大きくなるとＭＯＳトランジスタのソースからドレインに至る電流経路が長くなるためドレイン電流は減少し、ゲート幅が大きくなるとＭＯＳトランジスタのソースとドレイン間の電流経路の幅が広がるためにドレイン電流は増大する。
【００２４】
図２（Ａ），（Ｂ）は、図１におけるｐチャネルＭＯＳトランジスタ１とｎチャネルＭＯＳトランジスタ２それぞれの断面図を示す。
【００２５】
図２（Ａ）において、ｐ型半導体基板３０にｎ型ウェル２０を形成し、ｎ型ウェル２０内にｐ型領域１５，１６を形成している。ｐ型領域１５，１６上にはメタル配線（図示せず）と接続するためのコンタクトホール１５ａ，１６ａが形成されている。また、ｐ型半導体基板３０上にシリコン酸化膜の絶縁層３１を介在させてゲート電極１９が設けられている。
【００２６】
図２（Ｂ）において、ｐ型半導体基板３０にｎ型領域１７，１８を形成している。ｎ型領域１７，１８上にはメタル配線（図示せず）と接続するためのコンタクトホール１７ａ，１８ａが形成されている。また、ｐ型半導体基板３０上にシリコン酸化膜の絶縁層３１を介在させてゲート電極１９が設けられている。
【００２７】
この実施形態では、ＭＯＳトランジスタ１のゲート長つまりｎ型領域１５，１６の離間間隔がＬであるのに対し、ＭＯＳトランジスタ２のゲート長つまりｎ型領域１７，１８の離間間隔を２Ｌから３Ｌ程度として、ｎチャネルＭＯＳトランジスタ２のドレイン電流とｐチャネルＭＯＳトランジスタ１のドレイン電流を同程度としている。
【００２８】
このため、図１の構成では、図６に示す構成に対して、ＭＯＳトランジスタ１，２のドレイン電流は１／２〜１／３程度となり高速動作は行えないものの、インバータ回路の形成面積を半分程度に小さくすることができる。このようなインバータ回路は、例えば入力スイッチの操作を読み取る入力回路等の高速動作の必要がない回路に使用することができる。
【００２９】
＜インバータ回路の他の実施形態＞
図３は、本発明の相補型ＭＯＳ構成のインバータ回路の他の実施形態の平面図を示す。同図中、ｐ型領域４５，４６はｐチャネルＭＯＳトランジスタ１のソース，ドレインを構成し、ｎ型領域４７，４８はｎチャネルＭＯＳトランジスタ２のソース，ドレインを構成し、ゲート電極４９はＭＯＳトランジスタ１，２のゲートを構成している。
【００３０】
なお、ｐ型領域４５，４６上にはメタル配線（図示せず）と接続するためのコンタクトホール４５ａ，４５ｂ，４６ａ，４６ｂが形成され、ｎ型領域４７，４８上にはメタル配線（図示せず）と接続するためのコンタクトホール４７ａ，４８ａが形成されている。ところで、ｐ型半導体基板を用いる場合、ｎチャネルＭＯＳトランジスタ２はｐ型半導体基板上に直接形成され、ｐチャネルＭＯＳトランジスタ２は破線で示すｎ型ウェル５０内に形成される。
【００３１】
ここでは、ゲート長Ｌ，ゲート幅Ｗを製造プロセスで作成可能なゲート電極４９の最小寸法であるとして、ゲート電極４９のゲート長をＬに設定し，ゲート電極４９のゲート幅を１．５Ｗ以下に設定してｐ型領域４５，４６を決定し、ＭＯＳトランジスタ１を構成する。
【００３２】
更に、ゲート電極４９のゲート長を１．５Ｌ以上に設定し，ゲート電極４９のゲート幅をＷに設定してｎ型領域４７，４８を決定し、ＭＯＳトランジスタ２を構成する。ここでは、ｎチャネルＭＯＳトランジスタ２のドレイン電流とｐチャネルＭＯＳトランジスタ１のドレイン電流を同程度となるようにゲート電極４９のゲート長を１．５Ｌ以上に設定する。
【００３３】
この実施形態では、ＭＯＳトランジスタ１のゲート長つまりｎ型領域４５，４６の離間間隔がＬ、かつ、ゲート幅が１．５Ｗであるのに対し、ＭＯＳトランジスタ２のゲート長つまりｎ型領域４７，４８の離間間隔を１．５Ｌ、かつ、ゲート幅がＷとして、ｎチャネルＭＯＳトランジスタ２のドレイン電流とｐチャネルＭＯＳトランジスタ１のドレイン電流を同程度としている。
【００３４】
このため、図３の構成では、図６に示す構成に対して、ＭＯＳトランジスタ１，２のドレイン電流は減少し高速動作は行えないものの、インバータ回路の形成面積を小さくすることができる。このようなインバータ回路は、例えば入力スイッチの操作を読み取る入力回路等の高速動作の必要がない回路に使用することができる。
【００３５】
＜インバータ回路の応用例＞
図４は、インバータ回路を適用したリング発振器の一実施形態の回路構成図を示す。同図中、インバータ回路６０１〜６０Ｎ（Ｎは奇数）は縦続接続され、インバータ回路６０１〜６０Ｎの出力はインバータ回路６０１にフィードバックされている。これにより、端子６１から発振信号を出力するリング発振器６２が構成されている。
【００３６】
このようなリング発振器６２のインバータ回路６０１〜６０Ｎとして図１又は図３に示すインバータ回路を適用した場合、図１又は図３に示すインバータ回路は図１のインバータ回路に比して低速動作であるため、縦続接続するインバータ回路の段数Ｎが同一の場合は発振周波数が低くなる。言い替えると、少ない段数Ｎによって低い発振周波数を出力することができ、リング発振器の回路規模を小さくすることができる。
【図面の簡単な説明】
【００３７】
【図１】本発明のインバータ回路の一実施形態の平面図である。
【図２】図１におけるｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタそれぞれの断面図である。
【図３】本発明のインバータ回路の他の実施形態の平面図である。
【図４】本発明のインバータ回路を適用したリング発振器の一実施形態の回路構成図である。
【図５】インバータ回路の回路構成図である。
【図６】従来のインバータ回路のスタンダードセルの一例の平面図である。
【符号の説明】
【００３８】
１  ｐチャネルＭＳＯトランジスタ
２  ｎチャネルＭＳＯトランジスタ
１５，１６，４５，４６  ｐ型領域
１７，１８，４７，４８  ｎ型領域
１９，４９  ゲート電極
１５ａ，１６ａ，１７ａ，１８ａ  コンタクトホール
４５ａ，４５ｂ，４６ａ，４６ｂ，４７ａ，４８ａ  コンタクトホール
２０，５０  ｎ型ウェル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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