(57)【要約】【課題】特に、絶縁膜の誘電率上昇や絶縁性を劣化させること無くレジストポイズニングを抑制した配線加工技術を提供することである。【解決手段】基板と、前記基板上に設けられた第１の絶縁膜と、前記第１の絶縁膜上に設けられた第２の絶縁膜とを備え、前記第１の絶縁膜および前記第２の絶縁膜は構成要素として窒素またはメチル基を有し、かつ、前記第２の絶縁膜上にはレジスト膜が設けられてエッチング技術により前記第２の絶縁膜には孔が形成されてなる半導体素子であって、  前記第１の絶縁膜と前記第２の絶縁膜との間に、構成要素として窒素およびメチル基を有さない中間絶縁層が設けられてなる。【選択図】図１
2008244338.tif 000002
【特許請求の範囲】
【請求項１】
基板と、前記基板上に設けられた第１の絶縁膜と、前記第１の絶縁膜上に設けられた第２の絶縁膜とを備え、前記第１の絶縁膜および前記第２の絶縁膜は構成要素として窒素またはメチル基を有する半導体素子であって、
前記第１の絶縁膜と前記第２の絶縁膜との間に、構成要素として窒素およびメチル基を有さない中間絶縁層が設けられてなる
ことを特徴とする半導体素子。
【請求項２】
基板と、前記基板上に設けられた第１の絶縁膜と、前記第１の絶縁膜上に設けられた第２の絶縁膜とを備え、前記第１の絶縁膜および前記第２の絶縁膜は構成要素として窒素またはメチル基を有し、かつ、前記第２の絶縁膜上にはレジスト膜が設けられてエッチング技術により前記第２の絶縁膜には孔が形成されてなる半導体素子であって、
前記第１の絶縁膜と前記第２の絶縁膜との間に、構成要素として窒素およびメチル基を有さない中間絶縁層が設けられてなる
ことを特徴とする半導体素子。
【請求項３】
中間絶縁層はＳｉＯ，ＳｉＯＣの群の中から選ばれる材で構成されてなる
ことを特徴とする請求項１又は請求項２の半導体素子。
【請求項４】
中間絶縁層はハイドロジェンシルセスキオンサン、パリレン樹脂、フッ化アルキル樹脂、ポリアリルエーテルの群の中から選ばれる材で構成されてなる
ことを特徴とする請求項１又は請求項２の半導体素子。
【請求項５】
中間絶縁層はプラズマ処理によって第１の絶縁膜の表面層が改質されて構成されてなる
ことを特徴とする請求項１又は請求項２の半導体素子。
【請求項６】
半導体素子の製造方法であって、
基板上に構成要素として窒素またはメチル基を有する材の第１絶縁膜を構成する第１絶縁膜構成工程と、
前記第１絶縁膜構成工程の後、構成要素として窒素およびメチル基を有さない中間絶縁層を構成する中間絶縁層構成工程と、
前記中間絶縁層構成工程の後、中間絶縁層上に構成要素として窒素またはメチル基を有する材の第２絶縁膜を構成する第２絶縁膜構成工程と、
前記第２絶縁膜構成工程の後、前記第２絶縁膜上にレジスト膜を設けて所定のパターンを形成し、該所定パターンのレジスト膜をマスクとして該第２絶縁膜を加工する加工工程
とを具備することを特徴とする半導体素子の製造方法。
【請求項７】
ダマシン配線技術を用いた請求項１〜請求項５いずれかの半導体素子の製造方法であって、
基板上に構成要素として窒素またはメチル基を有する材の第１絶縁膜を構成する第１絶縁膜構成工程と、
前記第１絶縁膜構成工程の後、構成要素として窒素およびメチル基を有さない中間絶縁層を構成する中間絶縁層構成工程と、
前記中間絶縁層構成工程の後、中間絶縁層上に構成要素として窒素またはメチル基を有する材の第２絶縁膜を構成する第２絶縁膜構成工程と、
前記第２絶縁膜構成工程の後、前記第２絶縁膜上にレジスト膜を設けて所定のパターンを形成し、該所定パターンのレジスト膜をマスクとして該第２絶縁膜を加工する加工工程
とを具備することを特徴とする半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体素子に関する。特に、ダマシン配線技術を用いる半導体素子に関する。中でも、リソグラフィプロセスで発生するレジストポイズニングを回避できるデュアルダマシンＣｕ配線技術を用いた半導体素子に関する。
【背景技術】
【０００２】
大規模集積回路は、益々、集積度が高くなり、又、集積回路を構成するトランジスタ等の半導体素子は、益々、小型化されている。この小型化により、半導体素子の動作速度は向上する。しかしながら、集積度の向上に伴って配線量が増大する為、配線の遅延時間が大規模集積回路の動作速度を律するようになっている。配線の遅延時間は、配線抵抗と配線容量とに依存しており、配線抵抗と配線容量との低減が求められている。配線抵抗の低抵抗化は、配線の主材料をＡｌから更に低抵抗率のＣｕに変更することが行われている。尚、配線材料によるこれ以上の低抵抗化は今日では困難である。
【０００３】
ところで、更なる微細化の進行により、集積度を上げ、半導体１チップに搭載する半導体素子の数を増加させると、これら多数の半導体素子を結線し、動作させる為の信号を伝達する信号配線ばかりか、電源を供給する為の電源配線も増加し、配線総数が急速に増加して行く。こうした配線の高密度化により、配線容量は、益々、増加せざるを得ない状況にある。
【０００４】
従って、配線の遅延時間を短縮し、所期の性能を確保する為には、配線容量を低減することが要求されており、層間絶縁膜や配線間絶縁膜として比誘電率がより低い材料を用いることが求められている。そして、低誘電率絶縁膜材料（所謂、Ｌｏｗ−ｋ材料）の研究開発、及びデバイスへの適用が鋭意推し進められている。
【０００５】
さて、今日、配線容量の低減を目的として、誘電率が小さな絶縁膜（層間絶縁膜や配線間絶縁膜）の使用が推奨されている。誘電率を小さくする為の手法として、絶縁膜中に空孔（ホール）を形成することが提案されている。すなわち、多孔質性材料で絶縁膜を構成することが提案されている。つまり、ポーラス性の材料、所謂、Ｌｏｗ−ｋ材料の使用が提案されている。
【０００６】
ところで、この種のＬｏｗ−ｋ材料の膜、即ち、Ｌｏｗ−ｋ膜は密着性に劣る。このようなことから、プラズマ処理(高密着性化処理)を施すことが提案されている。しかしながら、このような処理を施すと、Ｌｏｗ−ｋ膜にダメージ(誘電率の上昇)が生ずる。
【０００７】
又、半導体素子における配線形成プロセスでは、溝型に加工した配線膜上にメッキにより銅を埋め込んだ後、配線以外の余分な銅をＣＭＰ（Chemical Mechanical Polishing）により除去するダマシン法の採用が一般的である。特に、上・下配線間を接続する孔（ビア）と上層配線溝を同時に加工するデュアルダマシン法は、プロセスの簡略化、ビアの低抵抗化を実現できる為に広く用いられている。又、デュアルダマシン法の中でも、上層配線と下層配線とを結ぶビアを下層配線の上に加工した後に上層配線を加工するビアファーストデュアルダマシン配線形成方法は、リソグラフィプロセスの重ね合せ誤差のビア抵抗変動に与える影響が小さいことから、普及している。
【０００８】
ところで、上記ダマシン配線形成技術では、上層配線加工時のリソグラフィ工程でレジストパターン解像不良（レジストポイズニング）が発生し、配線精度の低下が懸念されている。従って、レジストポイズニングを抑制し、加工に十分なレジストパターンを得ることが重要な要素の一つとなっている。
【０００９】
このような問題を解決する為、通常、ビアを加工した後に、加熱工程、薬液による洗浄工程、ＵＶ処理工程、プラズマ処理工程などの工程を追加し、フォトレジストの解像を阻害する積層絶縁膜由来の不純物、塩基性不純物を除去・失活させる手法が提案されている。
【００１０】
例えば、図６は、従来のビアファーストデュアルダマシン配線形成の工程図である。ビアの加工を行なった後、レジストポイズニング抑制処理が行なわれる。しかしながら、この手法では、脆弱な低誘電率絶縁膜の表面が露出した状態で、薬液や紫外線に曝される為、絶縁膜の誘電率上昇や絶縁性劣化と言う問題が生じる。そればかりか、リソグラフィプロセスを行なう前に別途追加処理が必要となる点において、配線パターン形成プロセスが煩雑化し、生産性が低下すると言う問題が引き起こされている。例えば、ポイズニング抑制処理として一般的な加熱処理を採用した場合、一定の効果を得る為には、基板を２５０℃以上の高温で３０〜６０分程度アニールする必要が有り、半導体製造の生産性を低下せしめている。
【００１１】
そして、更なる微細配線形成工程への適応を考慮すると、レジストポイズニングによる悪影響は、一層、顕著となって来ることから、従来提案の前処理技術では十分で無い。
【特許文献１】特開２００４−２５３６７１
【特許文献２】特開２００４−２３０３０
【特許文献３】特開２００６−１３３３１５
【発明の開示】
【発明が解決しようとする課題】
【００１２】
さて、上記特許文献１には、リソグラフィプロセスの前処理として基板をアニール（加熱）処理を行なうことが開示されている。特許文献２には、ビアホールを含む低誘電率膜上に金属膜を積層することが開示されている。特許文献３には、フォトレジスト直下の反射防止膜（ＢＡＲＣ）や平坦化材料に光発生剤または熱発生剤を含有する材料を使用することが開示されている。そして、これらの処理は、フォトレジスト中の化学反応を阻害する塩基性不純物を除去でき、レジストポイズニングを抑制する目的において一応の効果を奏している。
【００１３】
しかしながら、これらの手法は、塩基性不純物を除去する目的が達せられても、その対策の為の処理により、特に、表面の絶縁膜が劣化し易い。例えば、熱処理は、その処理雰囲気が十分に管理されないと、露出した絶縁膜表面が酸化してしまい、低誘電率絶縁膜の特性が劣化すると言う弊害が生じる。ビアホールが形成された低誘電率膜上に金属膜を積層する方法は、保護膜としては機能するが、ビア側壁に金属膜が残る為、誘電率上昇が懸念される。フォトレジスト直下の反射防止膜（ＢＡＲＣ）や平坦化材料に光発生剤または熱発生剤を含有する材料を使用する方法は、塩基性物質を該当材料の酸性物質で除去できる反面、光発生剤または熱発生剤の含有量を十分に管理しないと、レジストプロファイルを劣化させる弊害が生じる。
【００１４】
従って、本発明が解決しようとする課題は、上記問題点を解決することである。特に、絶縁膜の誘電率上昇や絶縁性を劣化させること無くレジストポイズニングを抑制した配線加工技術を提供することである。
【課題を解決するための手段】
【００１５】
前記の課題を解決する為の検討を、鋭意、推し進めている中に、本発明者らは、図５に示される如く、ビアチェーンパターンのエッジからの距離におけるレジストパターン寸法依存性が、所謂、Ｌｏｗ−ｋ材（絶縁膜）が同じでも、キャップ膜の素材の違いにより異なることに気付くに至った。尚、図５中、Ｃａｐ膜−ＡはＳｉＯＣ膜、Ｃａｐ膜−ＢはＳｉＯ膜、Ｃａｐ膜−ＣはＳｉＣＮ膜である。すなわち、キャップ膜の素材によってレジスト寸法差が有る、即ち、ポイズニング物質の発生量が異なることに気付くに至った。つまり、従来考えられていたビア加工した側壁や底部よりも、キャップ膜とＬｏｗ−ｋ材との界面における内容がレジストポイズニングには大きく寄与していることに気付くに至った。
【００１６】
そして、キャップ膜とＬｏｗ−ｋ材との界面における反応（界面反応）を防止できたならば、レジストポイズニングが抑制できるであろうと考えた。更に、ポイズニング物質が無い工程や材料を検討した結果、仮に、ポイズニング物資が発生しても、レジスト材料に影響を与えなければ良いと考えるに至った。そして、鋭意検討を繰り返した結果、仮に、ポイズニング物質発生しても、これがレジスト膜まで到達しなければ良いと考えるに至った。例えば、中間層を設けておき、この中間層でポイズニング物質をブロックすれば良いと考えるに至った。そして、ポイズニング物質は塩基性であることから、中間層の内容次第でポイズニング物質をブロックできることが判って来た。
【００１７】
上記知見に基づいて本発明がなされたものである。
すなわち、前記の課題は、基板と、前記基板上に設けられた第１の絶縁膜と、前記第１の絶縁膜上に設けられた第２の絶縁膜とを備え、前記第１の絶縁膜および前記第２の絶縁膜は構成要素として窒素またはメチル基を有する半導体素子であって、
前記第１の絶縁膜と前記第２の絶縁膜との間に、構成要素として窒素およびメチル基を有さない中間絶縁層が設けられてなる
ことを特徴とする半導体素子によって解決される。
【００１８】
又、基板と、前記基板上に設けられた第１の絶縁膜と、前記第１の絶縁膜上に設けられた第２の絶縁膜とを備え、前記第１の絶縁膜および前記第２の絶縁膜は構成要素として窒素またはメチル基を有し、かつ、前記第２の絶縁膜上にはレジスト膜が設けられてエッチング技術により前記第２の絶縁膜には孔が形成されてなる半導体素子であって、
前記第１の絶縁膜と前記第２の絶縁膜との間に、構成要素として窒素およびメチル基を有さない中間絶縁層が設けられてなる
ことを特徴とする半導体素子によって解決される。
【００１９】
又、半導体素子の製造方法であって、
基板上に構成要素として窒素またはメチル基を有する材の第１絶縁膜を構成する第１絶縁膜構成工程と、
前記第１絶縁膜構成工程の後、構成要素として窒素およびメチル基を有さない中間絶縁層を構成する中間絶縁層構成工程と、
前記中間絶縁層構成工程の後、中間絶縁層上に構成要素として窒素またはメチル基を有する材の第２絶縁膜を構成する第２絶縁膜構成工程と、
前記第２絶縁膜構成工程の後、前記第２絶縁膜上にレジスト膜を設けて所定のパターンを形成し、該所定パターンのレジスト膜をマスクとして該第２絶縁膜を加工する加工工程
とを具備することを特徴とする半導体素子の製造方法によって解決される。
【００２０】
又、ダマシン配線技術を用いた上記の半導体素子の製造方法であって、
基板上に構成要素として窒素またはメチル基を有する材の第１絶縁膜を構成する第１絶縁膜構成工程と、
前記第１絶縁膜構成工程の後、構成要素として窒素およびメチル基を有さない中間絶縁層を構成する中間絶縁層構成工程と、
前記中間絶縁層構成工程の後、中間絶縁層上に構成要素として窒素またはメチル基を有する材の第２絶縁膜を構成する第２絶縁膜構成工程と、
前記第２絶縁膜構成工程の後、前記第２絶縁膜上にレジスト膜を設けて所定のパターンを形成し、該所定パターンのレジスト膜をマスクとして該第２絶縁膜を加工する加工工程
とを具備することを特徴とする半導体素子の製造方法によって解決される。
【００２１】
上記の本発明において、中間絶縁層は、特に、ＳｉＯ，ＳｉＯＣの群の中から選ばれる材で構成される。或いは、ハイドロジェンシルセスキオンサン、パリレン樹脂、フッ化アルキル樹脂、ポリアリルエーテルの群の中から選ばれる材で構成される。又は、プラズマ処理によって第１の絶縁膜の表面層が改質されて構成される。
【発明の効果】
【００２２】
例えば、Ｃｕ配線膜とキャップ膜との間に、構成要素として窒素およびメチル基を有さない中間絶縁層を設けることで、レジストポイズニングの原因となる塩基性物質がブロックされ、レジストポイズニングの弊害が防止される。しかも、特許文献１，２，３の問題点も解決されている。
【発明を実施するための最良の形態】
【００２３】
本発明の半導体素子は、基板と、前記基板上に設けられた第１の絶縁膜（例えば、Ｃｕ配線間絶縁膜）と、前記第１の絶縁膜上に設けられた第２の絶縁膜（例えば、キャップ膜）とを有する。前記第１の絶縁膜および前記第２の絶縁膜は構成要素として窒素またはメチル基を有する。そして、前記第２の絶縁膜上にはレジスト膜が設けられてエッチング技術により前記第２の絶縁膜（更には、第１の絶縁膜）にはビアが特に形成されている。前記第１の絶縁膜と前記第２の絶縁膜との間には、構成要素として窒素およびメチル基を有さない中間絶縁層が設けられる。この中間絶縁層は、スパッタリングや蒸着などのＰＶＤ或いはＣＶＤなどの乾式メッキによる場合、例えばＳｉＯ膜である。或いはＳｉＯＣ膜である。塗布などの方法による場合、ハイドロジェンシルセスキオンサン（ＨＳＱ）膜、パリレン樹脂膜、テフロン（登録商標）等のフッ化アルキル樹脂膜、及び／又はポリアリルエーテル（ＰＡＥ）膜である。或いは、プラズマ処理によって第１の絶縁膜の表面層が改質された膜である。これに対して、窒素（又はメチル基）を有する膜は、スパッタリングや蒸着などの乾式メッキによる場合、例えばＳｉＣＮ膜である。或いは、ＳｉＯＣＮ膜である。塗布などの方法による場合、例えばメチルシルセスキオンサン（ＭＳＱ）膜である。
【００２４】
方法になる本発明は半導体素子の製造方法である。特に、上記の半導体素子の製造方法である。又、ダマシン配線技術を用いた上記の半導体素子の製造方法である。そして、基板上に構成要素として窒素またはメチル基を有する材の第１絶縁膜を構成する第１絶縁膜構成工程を有する。又、第１絶縁膜構成工程の後、構成要素として窒素およびメチル基を有さない中間絶縁層を構成する中間絶縁層構成工程を有する。又、中間絶縁層構成工程の後、中間絶縁層上に構成要素として窒素またはメチル基を有する材の第２絶縁膜を構成する第２絶縁膜構成工程を有する。更に、第２絶縁膜構成工程の後、前記第２絶縁膜上にレジスト膜を設けて所定のパターンを形成し、該所定パターンのレジスト膜をマスクとして該第２絶縁膜を加工する加工工程を有する。例えば、ダマシン配線形成方法において、半導体基板上に窒素（Ｎ）或いはメチル基を含む材料にて成膜したビアを有する絶縁膜、例えばＳｉＣＮ膜またはメチルシルセスキオンサン（ＭＳＱ）膜の上に、ＳｉＣ，ＳｉＣＯ膜またはＨＳＱ，ＰＡＥ膜（中間絶縁層）を設けた後、ＳｉＣＮ，ＭＳＱ膜からなるキャップ膜を設け、そしてこのキャップ膜上から配線パターン形成の為のリソグラフィプロセスが行なわれる。
【００２５】
そして、上記のように構成させたならば、リソグラフィプロセスにおいて、レジストポイズニングの原因となる塩基性不純物は発生しないか、発生しても中間絶縁層にてブロックされてフォトレジスト膜には到達せず、レジストポイズニングの発生が防止される。
【００２６】
図１（ａ），（ｂ）は、ポイズニングの発生と本発明のポイズニング抑制メカニズムの説明図である。
【００２７】
図１（ａ）に示される如く、ポイズニング物質は、フォトリソグラフィ工程で照射された光によって発生した酸が、キャップ膜（Ｎ又は−ＣＨ３を有する絶縁膜）１中のＮ２Ｏ，ＮＨ３ガスや絶縁膜（Ｎ又は−ＣＨ３を有する絶縁膜：配線間絶縁膜）２とキャップ膜１との界面で発生した塩基性物質と反応することで発生する。そして、この発生したポイズニング物質がレジストまで到達する為、残渣やトレンチ線幅のシュリンクが発生する。
【００２８】
これに対して、図１（ｂ）に示される如く、キャップ膜（Ｎ又は−ＣＨ３を有する絶縁膜）１と絶縁膜（Ｎ又は−ＣＨ３を有する絶縁膜：配線間絶縁膜）２との間に、中間絶縁層（Ｎ及び−ＣＨ３を有さない絶縁膜）３を介在させておくと、ポイズニング物質が抑制され、ポイズニングに最も敏感なレジスト塗布、露光、露光後ベークと言ったフォトリソグラフィ工程の直前もしくはレジスト露光工程中で発生する酸が目的外の反応で消費されることが無く、所望の機能を十分に果たすことが出来る。
【００２９】
尚、図１中、４は下層配線層、５は下層配線層４と上層配線層２との間に設けられた層（配線層）間絶縁膜（ビア層）、６はＣｕ配線、７はビア、８は平坦化材、９はキャップ膜の上に設けられた反射防止膜、１０はフォトレジスト膜である。
【００３０】
配線層の上に設けられる中間絶縁層３は、塗布法やＣＶＤ（Chemical Vapor Deposition）又はＰＶＤ（Physical Vapor Deposition）法によって成膜される。例えば、塗布法による場合、窒素やメチル基を含まない化合物（樹脂）、溶媒、及び必要に応じて添加される添加剤を含む塗料を塗布することで形成される。成膜温度は１００〜４００℃であることが好ましく、更に好ましくは２００〜３００℃である。すなわち、４００℃より高い温度で成膜が行なわれると、膜を形成する基板が熱損傷を受ける恐れが高くなるからである。ＣＶＤやＰＶＤと言った乾式法による場合も、成膜温度は１００〜４００℃であることが好ましい。この時、原料として、窒素やメチル基を含まない化合物が原料として用いられることが好ましい。中間絶縁層３の厚さはキャップ膜１より薄くても良い。例えば、１０ｎｍ厚程度でも十分である。上限については、レジストポイズニングの観点からは格別な制約は無いが、一般的には、１００ｎｍである。尚、何れの手法によって中間絶縁層３を構成するにしても、レジストポイズニング抑制の為リソグラフィ工程直前に追加する必要が無く、工程が簡略化され、生産性が向上する。  
以下、更に詳しく説明する。
【００３１】
図２は本発明の第１実施形態を示すものである。
本実施形態は、ビアファーストデュアルダマシン配線形成方法が用いられた例である。先ず、下層配線層４が設けられる。この下層配線層４は、従来と同様な手段により構成されたものである。すなわち、絶縁膜に対して配線用溝が形成され、この配線用溝にＣｕが充填され、Ｃｕ配線６が構成されたものである。
【００３２】
次に、下層配線層４上に、ＣＶＤにより、絶縁膜（ビア層）５が設けられる。続いて、絶縁膜（ビア層）５上に、上層配線層２を構成する絶縁膜（ＳｉＣＮ膜）がＣＶＤにより設けられる。
【００３３】
この後、塗布手段により、３０ｎｍ厚の中間絶縁層３を設ける。尚、この中間絶縁層３はＨＳＱ（ハイドロジェンシルセスキオンサン）塗布膜である。成膜温度は３００〜４００℃である。
【００３４】
そして、中間絶縁層３の上に、ＣＶＤにより、ＳｉＣＮからなるキャップ膜１が設けられる。尚、従来では、キャップ膜１の密着性向上の為のプラズマ処理が行なわれていたが、本実施形態にあっては、塗布系の中間絶縁層３が間に介在する為、密着性向上の為のプラズマ処理は不要である。
【００３５】
キャップ膜１が設けられた後、従来と同様に、ＡｒＦ等を用いたフォトリソグラフィ工程（例えば、エッチング、アッシング、洗浄などの工程）を経てビア加工が施され、上層配線用の溝や上層配線と下層配線との連結用の孔（ビア）７が形成される。
【００３６】
そして、従来と同様にして、平坦化材料により開口したビア７を埋めて平坦化する。この後、反射防止膜９及びＡｒＦレジストを塗布してレジスト膜１０を設け、そして露光・現像してレジスト膜１０を所定パターンのものとする。次いで、従来と同様な工程を経て、本発明になる半導体素子が得られた。この本発明になる半導体素子と、従来の半導体素子との相違は、形態上、中間絶縁層３が有るか無いかの相違に過ぎないから、これ以上の説明は省略される。
【００３７】
図３は本発明の第２実施形態を示すものである。
ビアファーストデュアルダマシン配線形成方法では、下層配線層４上に絶縁膜（ＳｉＣＮ膜：ビア層）５及び絶縁膜（ＳｉＣＮ膜：上層配線層）２を連続して成膜した後、レジストポイズニング抑制工程が行なわれる。すなわち、ＣＶＤ手段により、４０ｎｍ厚の中間絶縁層３が設けられる。尚、この中間絶縁層３はＳｉＯＣ膜である。
この後、図２で示される上記第１実施形態の場合と同様な工程を経て本発明になる半導体素子が得られた。
【００３８】
図４は本発明の第３実施形態を示すものである。
本実施形態にあっては、キャップ膜（Ｎ又は−ＣＨ３を有する絶縁膜）１と絶縁膜（Ｎ又は−ＣＨ３を有する絶縁膜：配線間絶縁膜）２との間に介在させる中間絶縁層（Ｎ及び−ＣＨ３を有さない絶縁膜）３を、ＣＶＤや塗布手段とは異なり、プラズマ処理によって構成した例である。
すなわち、下層配線層４上に絶縁膜（ＭＳＱ塗膜：ビア層）５及び絶縁膜（ＭＳＱ塗膜：上層配線層）２を連続して成膜した後、レジストポイズニング抑制工程が行なわれる。このレジストポイズニング抑制工程は、ＭＳＱ塗膜に対してＨｅプラズマ処理を施す工程である。これによって、数ｎｍ厚程度の改質層（中間絶縁層：Ｎ及び−ＣＨ３を有さない絶縁層）３が構成される。
この後、図２で示される上記第１実施形態の場合と同様な工程を経て本発明になる半導体素子が得られた。
【図面の簡単な説明】
【００３９】
【図１】本発明によるポイズニング抑制メカニズムの説明図
【図２】本発明の第１実施形態になるデュアルダマシン配線形成工程図
【図３】本発明の第２実施形態になるデュアルダマシン配線形成工程図
【図４】本発明の第３実施形態になるデュアルダマシン配線形成工程図
【図５】ビアチェーンパターンのエッジからの距離におけるレジストパターン寸法依存性
【図６】従来になるデュアルダマシン配線形成工程図
【符号の説明】
【００４０】
１    キャップ膜（Ｎ又は−ＣＨ３を有する絶縁膜）
２    絶縁膜（Ｎ又は−ＣＨ３を有する絶縁膜：配線間絶縁膜）２
３    中間絶縁層（Ｎ及び−ＣＨ３を有さない絶縁膜）
４    下層配線層
５    ビア層
６    Ｃｕ配線
７    ビア
８    平坦化材
９    反射防止膜
１０  フォトレジスト膜
特許出願人  次世代半導体材料技術研究組合
代  理  人      宇    高      克    己
【図１】
2008244338.tif 000003
【図２】
2008244338.tif 000004
【図３】
2008244338.tif 000005
【図４】
2008244338.tif 000006
【図５】
2008244338.tif 000007
【図６】
2008244338.tif 000008