(57)【要約】【課題】多重型トランジスタ半導体構造を提供すること。【解決手段】半導体構造が２つの異なった部分を用いて形成される。第１の部分は第１のトランジスタを形成し、第２の部分は第２のトランジスタを形成する。第１のトランジスタの複数の部分が第２のトランジスタの複数の部分をも構成する。すなわち、第１のトランジスタ及び第２のトランジスタの両方が、同一の構造における複数の部分により構成される。【選択図】図１
2008060559.tif 000002
【特許請求の範囲】
【請求項１】
ベース部分及びエミッタ部分を有する第１のトランジスタと、
ベース及びコレクタを有する第２のトランジスタと、
を具備し、
前記第１のトランジスタの前記エミッタ部分が、さらに前記第２のトランジスタの前記ベースとして構成されており、
前記第１のトランジスタの前記ベース部分が、さらに前記第２のトランジスタの前記コレクタとして構成されている、
ことを特徴とするトランジスタ構造。
【請求項２】
前記第１のトランジスタの前記ベース部分がさらにｎ+半導体層とｎ-半導体層とを含む、請求項１に記載のトランジスタ構造。
【請求項３】
前記ｎ+半導体層及び前記ｎ-半導体層がＧａＡｓ層である、請求項２に記載のトランジスタ構造。
【請求項４】
前記第１のトランジスタの前記エミッタ部分がさらにｐ+半導体層を含む、請求項１に記載のトランジスタ構造。
【請求項５】
前記ｐ+半導体層がＧａＡｓ層である請求項４に記載のトランジスタ構造。
【請求項６】
前記第１のトランジスタのコレクタ部分は、該第１のトランジスタが少なくとも０.１という直流電流利得を有するように、該第１のトランジスタの前記エミッタ部分から或る距離をおいて配置されている、請求項１に記載のトランジスタ構造。
【請求項７】
前記第１のトランジスタがバイポーラ接合トランジスタ又はヘテロ接合バイポーラトランジスタであり、
前記第２のトランジスタがバイポーラ接合トランジスタである、請求項１に記載のトランジスタ構造。
【請求項８】
前記第１のトランジスタのエミッタ部分が電圧源に対して電気的に接続され、かつ、前記第１のトランジスタのコレクタ部分が電力増幅回路に対して電気的に接続されていることにより、前記第１のトランジスタが、前記電圧源と前記電力増幅回路との間におけるスイッチとして構成されている、請求項１に記載のトランジスタ構造。
【請求項９】
前記スイッチが約１μＡ未満の大きさを有するシャットダウン電流を有する、請求項８に記載のトランジスタ構造。
【請求項１０】
前記第２のトランジスタのエミッタがさらにｎ-半導体層とｎ+半導体層とを含む、請求項１に記載のトランジスタ構造。
【請求項１１】
前記第１のトランジスタの前記エミッタ部分が前記第２のトランジスタの前記ベースから電気的に絶縁されており、
前記第１のトランジスタの前記ベース部分が前記第２のトランジスタの前記コレクタから電気的に絶縁されている、請求項１に記載のトランジスタ構造。
【請求項１２】
第１のｎ+半導体層と、
該第１のｎ+半導体層の上に形成された第２のｎ-半導体層と、
該第２のｎ-半導体層の上に形成され、第２の部分から或る距離をおいて配置された第１の部分を有する第３のｐ+半導体層と、
を具備することを特徴とする半導体デバイス。
【請求項１３】
前記第１のｎ+半導体層及び前記第２のｎ-半導体層が第１のトランジスタのベース及び第２のトランジスタのコレクタとして構成されており、
前記第３のｐ+半導体層の前記第１の部分が前記第１のトランジスタのコレクタとして構成されており、
前記第３のｐ+半導体層の前記第２の部分が前記第１のトランジスタのエミッタとして構成されている、請求項１２に記載の半導体デバイス。
【請求項１４】
前記第１のトランジスタがホモ接合バイポーラ接合トランジスタであり、
前記第２のトランジスタが、ホモ（homogeneous）バイポーラ接合トランジスタ及びヘテロ（heterogeneous）バイポーラ接合トランジスタのうちの一方である、請求項１３に記載の半導体デバイス。
【請求項１５】
前記或る距離が、前記第１のトランジスタの直流電流利得に対応する長さを有しており、
前記直流電流利得が少なくとも０.１である、請求項１３に記載の半導体デバイス。
【請求項１６】
前記第１のトランジスタを含み、電圧源と電力増幅回路との間の電圧をシャットダウン電流に従って制御するように構成されたスイッチ回路をさらに具備し、
前記第１の部分が前記電力増幅回路に対して電気的に接続され、かつ、前記第２の部分が前記電圧源に対して電気的に接続されていることにより、前記第１のトランジスタが、前記電圧源と前記電力増幅回路との間におけるスイッチとして構成されており、
前記シャットダウン電流の大きさが約１μＡ未満である、請求項１３に記載の半導体デバイス。
【請求項１７】
前記第１のｎ+半導体層、前記第２のｎ-半導体層及び前記第３のｐ+半導体層が、ＧａＡｓ層である、請求項１２に記載の半導体デバイス。
【請求項１８】
前記第３のｐ+半導体層の上に形成された第４のＮ-半導体層と、
該第４のｎ-半導体層の上に形成された第５のｎ+半導体層と、
をさらに具備する、請求項１３に記載の半導体デバイス。
【請求項１９】
前記第１の部分及び前記第２の部分のうちの少なくとも一方が、前記第１のトランジスタのベースとして構成されており、
前記第４のＮ-半導体層及び前記第５のｎ+半導体層が前記第２のトランジスタのエミッタとして構成されている、請求項１８に記載の半導体デバイス。
【請求項２０】
前記第１のｎ+半導体層が、第１の部分と該第１の部分から電気的に絶縁された第２の部分とを有しており、
前記第２のｎ-半導体層が、第１の部分と該第１の部分から電気的に絶縁された第２の部分とを有しており、
前記第３のｐ+半導体層が、該第３のｐ+半導体層の第１の部分及び第２の部分から電気的に絶縁された第３の部分を有しており、
前記第１のｎ+半導体層の前記第１の部分、及び、前記第２のｎ-半導体層の前記第１の部分が、前記第１のトランジスタの前記ベースとして構成されており、
前記第１のｎ+半導体層の前記第２の部分、及び、前記第２のｎ-半導体層の前記第２の部分が、前記第２のトランジスタの前記コレクタとして構成されており、
前記第３のｐ+半導体層の前記第３の部分が前記第２のトランジスタのベースとして構成されている、請求項１３に記載の半導体デバイス。
【請求項２１】
電圧源に対する電気的接続のために構成された第１の端子と、
電力増幅器に対する電気的接続のために構成された第２の端子と、
前記電圧源から前記電力増幅器に対する電圧の印加をスイッチ信号に従って制御するように構成された第１のスイッチトランジスタと、
前記スイッチ信号の前記第１のスイッチトランジスタに対する印加をシャットダウン電流に従って制御するように構成された第２のスイッチトランジスタと、
を具備し、
少なくとも１つのｎドープ半導体層が、前記第１のスイッチトランジスタのベースと前記第２のトランジスタのコレクタとを含み、
ｐドープ半導体層が、前記第１のスイッチトランジスタのコレクタ及びエミッタと、前記第２のスイッチトランジスタのベースと、を含む、
ことを特徴とするスイッチ回路。
【請求項２２】
前記第１のスイッチトランジスタが、前記第１の端子に接続されたエミッタ端子と、前記第２の端子に接続されたコレクタ端子と、ベース端子と、を有しており、
前記第２のスイッチトランジスタが、前記第１の端子に対して或る抵抗を介して電気的に接続されかつ前記第１のスイッチトランジスタの前記ベース端子に対して電気的に接続されたコレクタ端子と、接地したエミッタ端子と、前記シャットダウン電流を受けるように構成されたベース端子と、を有する、請求項２１に記載のスイッチ回路。
【請求項２３】
前記少なくとも１つのｎドープ半導体層が、さらにｎ+半導体層である第１の半導体層とｎ-半導体層である第２の半導体層とを有する、請求項２１に記載のスイッチ回路。
【請求項２４】
前記ｎ+半導体層及び前記ｎ-半導体層がＧａＡｓ層である、請求項２３に記載のスイッチ回路。
【請求項２５】
前記ｐドープ半導体層がｐ+半導体層である、請求項２１に記載のスイッチ回路。
【請求項２６】
前記ｐ+半導体層がＧａＡｓ層である、請求項２５に記載のスイッチ回路。
【請求項２７】
前記第１のスイッチ回路がバイポーラ接合トランジスタである、請求項２１に記載のスイッチ回路。
【請求項２８】
半導体デバイスを製造する方法であって、
第１のｎ+半導体層と、該第１のｎ+半導体層の上の第２のｎ-半導体層と、該第２のｎ-半導体層の上の第３のｐ+半導体層と、を形成する段階と、
前記第３のｐ+半導体層をエッチングして、第１のトランジスタのエミッタ、該第１のトランジスタのコレクタ、及び、第２のトランジスタのベースを形成する段階と、
前記第２のｎ-半導体層及び前記第１のｎ+半導体層をエッチングして、前記第１のトランジスタのベース及び前記第２のトランジスタのコレクタを形成する段階と、
を含むことを特徴とする方法。
【請求項２９】
前記第３のｐ+半導体層、前記第２のｎ-半導体層及び前記第１のｎ+半導体層をエッチングして、前記第１のトランジスタの前記ベースを前記第２のトランジスタの前記コレクタから電気的に絶縁し、前記第２のトランジスタの前記ベースを前記第１のトランジスタの前記エミッタ及び前記第１のトランジスタの前記コレクタから電気的に絶縁する段階を、さらに含む請求項２８に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般的にはトランジスタに関する。より特定的には、本発明は、同一の半導体エピタキシャル構造を共有する半導体構造に関する。
【背景技術】
【０００２】
デバイス密度及び回路密度が増加するにつれて、多目的半導体構造であってこの構造の複数の部分が２つ以上のデバイスとして機能しうる半導体構造を設計及び製造することが、ますます望まれる。これらの構造は、デバイス密度及び／又は回路機能性を増加させることができる。なぜならば、こういった構造のうちの１つの構造の中に多数のデバイスを製造することができるからである。したがって、多重型トランジスタを有する構造といったような多目的半導体構造を設計及び開発するために、継続的な努力がなされてきている。
【発明の開示】
【課題を解決するための手段】
【０００３】
本発明は、装置及び方法を含む多くの手法により実現することができる。以下、本発明の幾つかの実施形態を説明する。
【０００４】
１つの実施形態では、１つのトランジスタ構造が、ベース部分及びエミッタ部分を有する第１のトランジスタと、ベース及びコレクタを有する第２のトランジスタと、を具備する。第１のトランジスタのエミッタ部分は、さらに第２のトランジスタのベースとして構成され、第１のトランジスタのベース部分は、さらに第２のトランジスタのコレクタとして構成される。
【０００５】
別の実施形態では、1つの半導体デバイスが、第１のｎ+半導体層と、この第１のｎ+半導体層の上に形成された第２のｎ-半導体層と、第２の部分からある距離をおいて配置された第１の部分を有する、この第２のｎ-半導体層の上に形成された第３のｐ+半導体層と、を具備する。
【０００６】
別の実施形態では、１つのスイッチ回路が、電圧源に対する電気的接続のために構成された第１の端子と、電力増幅器に対する電気的接続のために構成された第２の端子と、電圧源から電力増幅器に対する電圧の印加をスイッチ信号に従って制御するように構成された第１のスイッチトランジスタと、第１のスイッチトランジスタに対するスイッチ信号の印加をシャットダウン電流に従って制御するように構成された第２のスイッチトランジスタと、を具備する。少なくとも１つのｎドープ半導体層が、第１のスイッチトランジスタのベース及び第２のトランジスタのコレクタを含む。さらに、ｐドープ半導体層が、第１のスイッチトランジスタのコレクタ及びエミッタと、第２のスイッチトランジスタのベースと、を含む。
【０００７】
別の実施形態では、半導体デバイスを製造する方法が、第１のｎ+半導体層と、この第１のｎ+半導体層の上の第２のｎ-半導体層と、この第２のｎ-半導体層の上の第３のｐ+半導体層と、を形成する段階を含む。第３のｐ+半導体層がエッチングされて、第１のトランジスタのエミッタ、この第１のトランジスタのコレクタ、及び、第２のトランジスタのベースが、形成される。第２のｎ-半導体層及び第１のｎ+半導体層がエッチングされて、第１のトランジスタのベース及び第２のトランジスタのコレクタが形成される。
【０００８】
本発明の他の特徴及び利点は、本発明の原理を例示的に示す添付図面に関連した以下の詳細な説明から明らかとなろう。
【発明を実施するための最良の形態】
【０００９】
本発明は、添付図面に関連して以下の説明を参照することにより、本発明の目的及び利点とともに理解することができる。
【００１０】
添付図面の全体を通して、同様の参照符号は対応する部分を示す。さらに、これらの図面における描写は、概略的になされたものであって必ずしも正確な寸法によってはなされていない、ということを理解されたい。
【００１１】
本発明の１つの実施形態では、１つの半導体構造が、２つの異なる部分を有するように製造される。第１の部分が第１のトランジスタを形成する一方、第２の部分が第２のトランジスタを形成する。注目すべきことは、第１のトランジスタの複数の部分が、さらに、第２のトランジスタの複数の部分を構成している、ということである。すなわち、第１のトランジスタ及び第２のトランジスタの両方が、同一の構造における複数の部分により形成されている。
【００１２】
図１は、本発明の１つの例示的な半導体構造の切断側面を示す。ここで、半導体構造１０は、基板２０の上に組み立てられた多数のエピタキシャル層として製造される。具体的には、第１の層３０が、基板２０の上のｎ+半導体層として２つの部分３２及び３４により製造される。第２の層４０が、第１の層３０の上のｎ-半導体層として２つの部分４２及び４４により製造され、第３の層５０が、第２の層４０の上のｐ+半導体層として製造され、エッチングされて図示されるように３つの異なる部分５２、５４及び５６となる。次に、導電性のコンタクト６０乃至１００が、それぞれ第１の層３０及び第３の層５０の上に形成されるものとすることができる。第４の層１１０が、Ｎ-半導体層として、第３の層５０の上に形成され（ここで、大文字のＮは、異なったＮドープ半導体材料とｐドープ半導体材料との間のヘテロ接合、例えば、ＮドープＩｎＧａＰ層とｐドープＧａＡｓ層との間のヘテロ接合を示す）、第５の層１２０が、ｎ+半導体層として第４の層１１０の上に製造される。別のコンタクト１３０が第５の層１２０の頂上に製造される。層３０乃至５０及び層１１０乃至１２０の各々は、コンタクト６０乃至８０及び１３０と同様に、既知の堆積、マスキング及びエッチング技術によって製造することができるものである。
【００１３】
図１を参照すると、構造１０、層３０乃至５０及び層１１０乃至１２０における特定の構造が、２つの別々の半導体デバイスを構成していることが分かる。具体的には、ｎ+層３０及びｎ-層４０が全体として１つのトランジスタのベース部分を形成し、ｐ+層の２つの部分がコレクタ部分及びエミッタ部分を形成している。この方法により、第１の層３２及び第２の層４２の複数の部分、並びに、第３の層５０の２つの部分５２、５４が、全体として放射状に、すなわち、構造１０を通って横方向に（laterally）延びる１つのｐｎｐ型トランジスタである第１のトランジスタを形成する。導電性のコンタクト６０乃至８０は、この第１のトランジスタを外部のデバイス又は回路に接続するための端子となる。すなわち、コンタクト７０がこの第１のトランジスタのコレクタ端子であり、コンタクト８０がエミッタ端子であり、コンタクト６０がベース端子である。
【００１４】
構造１０及び層３０乃至５０及び層１１０乃至１２０はまた、第２のトランジスタを形成する。具体的にいうと、ｎ+層３４及びｎ-層４４が、ｐ+層５６及びｎドープ層１１０、１２０とともに、全体として１つの付加的なヘテロ（heterogeneous）Ｎｐｎ型トランジスタを形成する。すなわち、層３０乃至５０は、上述した第１の横方向に延びる（laterally-extending）トランジスタを形成することに加えて、付加的な垂直方向に延びる（vertically-extending）トランジスタの一部分をも形成する。この手法により、層３０乃至５０は、２つの異なるデバイス、すなわち、構造１０を通って（through the structure 10）全体的に横方向に延びる１つのｐｎｐ型トランジスタと、構造１０を通ってより垂直方向に延びる付加的な１つのＮｐｎ型トランジスタと、を同時に形成する。
【００１５】
当業者であれば、層３０乃至５０及び層１１０乃至１２０は、多数のトランジスタを同時に形成するのに適した任意の半導体材料により製造することができる、ということが分かる。具体的には、層３０乃至５０は、ｎ-ドープ又はｎ+ドープのＧａＡｓ層とすることができ、層５０は、ｐ+ドープＧａＡｓ層とすることができる。しかしながら、本発明は、これらの層を、従来のホモ（homogeneous）Si若しくはヘテロ（heterogeneous）Si/SiGe、AlGaAs/GaAs、InGaP/GaAs、InP/InGaAs層、又は、他のIV族、III-IV族若しくはII-VI族化合物により形成された層とすることができる他の実施形態をも含む、ということを理解されたい。Ｎ-層１１０はInGaP半導体層とすることができ、ｎ+層１２０は、InGaAs組成物若しくはGaAs組成物、又は、堆積したInGaAs層若しくはGaAs層とすることができるが、当業者であれば、層１１０及び１２０は、エミッタを形成することが可能な任意の半導体材料により製造することができる、ということを理解している。当業者であれば、構造１０は、全体的に円形状に、又は、完全なトランジスタ及び付加的なトランジスタ部分の両方を支持することが可能な任意の形状により、製造することができる、ということが分かる。
【００１６】
図２は、構造１０内の完全なトランジスタ（すなわち第１のトランジスタ）のシミュレートしたガンメルI-V特性を示すものであり、ここで、Ｉｃ及びＩｂがそれぞれ横方向トランジスタのコレクタ電流及びベース電流を表し、βがこのトランジスタの電流利得を表し、Ｖｃがこのトランジスタのコレクタバイアス電圧を表し、Ｖｂがこのトランジスタのベースバイアス電圧を表し、Ｖｅがこのトランジスタのエミッタバイアス電圧を表す。これらの特性については、このトランジスタは、多くの回路アプリケーションにとって十分であるベースバイアス電圧の範囲より０.１だけ大きい電流利得をもたらすことができる、ということが分かる。したがって、後に詳述するように、本発明に従って製造されるトランジスタは、多くの異なった回路アプリケーションにおいて用いることができる。
【００１７】
半導体構造１０の構造及び動作について説明してきたが、ここで、この半導体構造１０の製造に着目する。図３乃至図８は、構造１０の製造における処理ステップを示す。図示した実施形態では、第１のｎ+ＧａＡｓ層３０が基板２０の上に製造され、この後にｎ-ＧａＡｓ層４０及びｐ+ＧａＡｓ層５０が上述したように続いている。ｎｐｎ型トランジスタを形成するためには、付加的なＮ-ＩｎＧａＰ層１１０が層５０の上に製造され、この後に、Ｎ-層１１０の上に製造されるｎ+ＩｎＧａＡｓ／ＧａＡｓ層１２０が続く（図３）。上述したように、これらの層１１０乃至１２０が第２のトランジスタのエミッタを形成し、層３０、４０がコレクタを形成し、層５０がベースを形成する。構造１０を製造するためには、上部層１２０がフォトレジスト層２００を用いてマスクされ、耐熱性（refractory）の金属層２１０を堆積させてコンタクト１３０を形成する（図４）。金属層２１０の残りの部分が、この後、フォトレジスト層２００とともに除去され、コンタクト１３０が露出する。第３の層５０を露出させるために、コンタクト１３０と、層１２０の複数の部分とが、この後、マスク及びエッチングされる。次に、このマスクが、コンタクト１３０及び層１２０から除去される（図５）。この後、第３の層５０がマスクされて（図示せず）コンタクト７０乃至９０のための領域が露出され、別の耐熱性の金属層（図示せず）を堆積させてコンタクト７０乃至９０が形成される。このマスク及び耐熱性の金属層がこの後除去される（図６）。次に、第３の層５０の部分２２０を選択的に露出させるためにこの第３の層５０がマスクされ、ｐｎｐ型トランジスタの別々のコネクタ部分及びエミッタ部分を形成するために、この部分２２０がエッチングされる（図７）。次に、Ｎｐｎ型トランジスタからｐｎｐ型トランジスタを電気的に絶縁（隔離）してこれら２つのトランジスタを必要に応じて同時に動作させることができるようにするために、隔離領域（絶縁領域）２４０がマスクされエッチングされる（図８）。
【００１８】
コレクタ５２とエミッタ５４との間の距離ｄがｐｎｐ型トランジスタの直流電流利得に影響を与えることが知られており、本発明は、任意の所望の直流電流利得を達成するための適切な距離ｄを有する構造１０を製造するのに必要なマスキングステップ及び他の製造ステップを含むものである。具体的には、上述したように、層４０の厚さに匹敵する距離ｄに対応した、少なくとも０.１という直流電流利得を有するｐｎｐ型トランジスタを製造することが、望ましい。
【００１９】
このように、この完成した構造１０が、コレクタ端子７０とエミッタ端子８０とベース端子６０とを有した、全体として横方向に配列させたｐｎｐ型の第１のトランジスタを有する、ということが分かる。コレクタ端子７０は、第３の層５０の部分５２に対して電気的に接続されており、この部分５２はコレクタとして作用するｐ+部分である。エミッタ端子８０は、第３の層５０の部分５４に対して電気的に接続されており、したがって、エミッタとして作用するｐ+部分でもある。第１の層３２の部分及び第２の層４２の部分は、互いに電気的に接続されており、また、コンタクト６０に対してのみならず第３の層５２、５４の部分にも接続されており、全体としてベースとして作用する。
【００２０】
この第１の横方向に配置されたトランジスタを構成する構造１０における同一の部分のうちの幾つかが、第２の全体的に垂直方向に配置されたトランジスタの一部分をも構成する。具体的には、横方向に配置されたｐｎｐ型のトランジスタのベースを構成する同一の第１の層３０及び第２の層４０が、垂直方向に配置されたＮｐｎ型トランジスタのコレクタをも構成する。また、層５０は、ｐｎｐ型の横方向トランジスタのエミッタ及びコレクタとして作用することに加えて、Ｎｐｎ型の垂直方向トランジスタのベース部分としても作用することができる。層１１０乃至１２０により形成されるエミッタ部分及び第１の層３０により形成されるコレクタ部分とともに、構造１０は、第２の垂直方向に配置されたＮｐｎ型トランジスタをも含む。
【００２１】
構造１０は多くの用途を有する。例えば、垂直方向に配置されたトランジスタ又は横方向に配置されたトランジスタのいずれもが、多くの異なったアプリケーションにおいて用いることができる。実際、図８の最後の製造ステップを含む実施形態については、２つのトランジスタは、電気的に絶縁され、同一の回路において同時に用いることができる。図９が、このような横方向に配置したトランジスタであってＲＦマイクロ波電力増幅器をディジタル方式によりスイッチオン／オフするためのスイッチ回路に用いられたトランジスタの１つのアプリケーションの例を示す。ここで、横方向のｐｎｐ型トランジスタ３００は、図９に示すように、エミッタ端子８０を電圧源Ｖｃｃに接続し、コレクタ端子７０を、オン／オフスイッチングのための参照信号Ｖｒｅｆを供給する電力増幅器に接続し、ベース端子６０を、スイッチトランジスタ３０２として用いられるＮｐｎ型トランジスタのコレクタ端子及びＶｃｃ（抵抗３０６を介して）の両方に接続させて、設けられる。図９の回路は、スイッチ信号３０４に従って電力増幅器に対するＶｃｃの印加を制御するスイッチ回路として知られている。より具体的には、スイッチ信号３０４がハイ（この実施形態では２.４Ｖとして示されているが、本発明の範囲から逸脱することなく任意の大きさを有することができる）の場合には、スイッチトランジスタ３０２（すなわちＮｐｎ型トランジスタ）は、横方向トランジスタ３００をバイパスし、スイッチ信号３０４がローの場合には、電圧源Ｖｃｃからの電圧Ｖｒｅｆが横方向トランジスタ３００を通って電流増幅器に印加される。
【００２２】
この方法により、スイッチ信号３０４は、電力増幅器に対するＶｒｅｆの印加を制御して、この増幅器のスイッチングオン／オフのための参照電圧をもたらす。典型的にはシャットダウン電流として称される小さな電流がこの参照電圧を伴う、ということが知られている。図９のスイッチ回路のいくつかの実施形態では、シャットダウン電流の大きさが、エミッタ／ベース接合及びベース／コレクタ接合の両方が適切に逆バイアスされたときに達成できるような約１μＡ未満となるように、ｐｎｐ型トランジスタ３００を構成することが望ましい。
【００２３】
ここまでの記載は、本発明の完全な理解を実現するために、説明を目的として、特定の用語を用いてきた。しかしながら、当業者にとっては、本発明を実施するに際して、特定の詳細事項が必要とされない、ということは自明である。よって、本発明の特定の実施形態についてのこれまでの記載は、例示及び記述を目的として行ったものである。それらの記載は、すべてを網羅できるように意図したものでもないし、本明細書で開示した詳細な形態に本発明を限定するように意図したものでもない。多くの変更例及び変形例が、上述した教示に基づいて可能である。例えば、構造１０の様々な層は、全体的に横方向に配置したトランジスタであってその複数の部分が全体的に垂直方向に配置した別のトランジスタのコレクタ及びベースとして作用することができるトランジスタを実現する任意の材料により形成することができる。構造１０は、適当なサイズ及び形状を有するものとすることができ、また、スイッチング回路に限定することなくこれを含む様々な異なったアプリケーションにおいて用いることが可能な複数のトランジスタを含むことができる。上述した実施形態は、本発明の原理及びその実際上のアプリケーションを最良の方法で説明し、それにより、当業者が熟考した特定の用途に適するように様々な変更を用いて本発明及び様々な実施形態を最良の方法により利用できるようにするために、選択され記載されたものである。
【図面の簡単な説明】
【００２４】
【図１】本発明の１つの実施形態に従って製造された多重型トランジスタ構造の切断側面を示す図である。
【図２】図１の構造内における横方向ｐｎｐホモ接合バイポーラトランジスタのシミュレートしたガンメルI-V特性を示す図である。
【図３】図１の構造の製造における処理ステップを示す図である。
【図４】図１の構造の製造における処理ステップを示す図である。
【図５】図１の構造の製造における処理ステップを示す図である。
【図６】図１の構造の製造における処理ステップを示す図である。
【図７】図１の構造の製造における処理ステップを示す図である。
【図８】図１の構造の製造における処理ステップを示す図である。
【図９】本発明の１つの実施形態に従って製造されるトランジスタを用いる例示的な回路を示す図である。
【符号の説明】
【００２５】
１０  構造
２０  基板
３０  第１の層
３２、３４  部分
４０  第２の層
４２、４４  部分
５０  第３の層
５２、５４、５６  部分
６０、７０、８０、９０、１００、１３０  コンタクト
１１０  第４の層
１２０  第５の層
【図２】
2008060559.tif 000003
【図９】
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【図１】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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