(57)【要約】【課題】マルチチップモジュールのＥＳＤ破壊を抑制する。【解決手段】半導体装置１００は、半導体材料により構成されたシリコンインターポーザ１１０およびシリコンインターポーザ１１０の一方の面に搭載された第一半導体チップ１２２を含む。半導体装置１００には、シリコンインターポーザ１１０を貫通するとともに側面においてシリコンインターポーザ１１０から絶縁された貫通電極および貫通電極の一端とシリコンインターポーザ１１０とを接続する配線が設けられている。貫通電極は、第一半導体チップ１２２に設けられた電源配線またはＧＮＤ配線に接続される、【選択図】図１
2008205145.tif 000002
【特許請求の範囲】
【請求項１】
半導体材料により構成されたインターポーザと、
前記インターポーザの一方の面に搭載された第一半導体チップと、
を含み、
前記インターポーザを貫通するとともに側面において前記インターポーザから絶縁された貫通電極と、
前記貫通電極の一端と前記インターポーザとを接続する接続導体と、
が設けられ、
前記貫通電極が、前記第一半導体チップに設けられた電源配線またはＧＮＤ配線に接続される、半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記接続導体が、前記インターポーザにオーミック接続された、半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記インターポーザの一方の面の近傍に、不純物拡散層が設けられ、
前記接続導体が、前記不純物拡散層に接続される、半導体装置。
【請求項４】
請求項３に記載の半導体装置において、
前記接続導体の一部が、前記不純物拡散層に接触して設けられ、
前記接続導体と前記不純物拡散層との接触部が、前記貫通電極と前記電源配線または前記ＧＮＤ配線との接続経路以外の導通経路に設けられた、半導体装置。
【請求項５】
請求項１乃至４いずれかに記載の半導体装置において、
前記インターポーザの他方の面に、第二半導体チップが搭載されており、
前記インターポーザに設けられた外部接続端子が、前記第一または第二半導体チップとの接続端子からなる、半導体装置。
【請求項６】
半導体材料により構成されたインターポーザを準備する工程と、
ＧＮＤ配線または電源配線を備える第一半導体チップを準備する工程と、
前記インターポーザの一方の面に、前記第一半導体チップを搭載する工程と、
を含み、
インターポーザを準備する前記工程が、
前記インターポーザの所定の位置に、前記インターポーザを貫通する貫通電極を形成する工程と、
前記貫通電極と前記インターポーザとを接続する接続導体を形成する工程と、
前記貫通電極と前記第一半導体チップとを接続する導電部材を形成する工程と、
を含み、
第一半導体チップを搭載する前記工程が、前記ＧＮＤ配線または前記電源配線と前記導電部材とを接続する工程を含む、半導体装置の製造方法。
【請求項７】
請求項６に記載の半導体装置の製造方法において、
インターポーザを準備する前記工程が、前記インターポーザの一方の面の近傍に、不純物拡散層を形成する工程をさらに含み、
接続導体を形成する前記工程において、前記接続導体を、前記貫通電極および前記不純物拡散層に接続する、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、インターポーザを含む半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置の実装の高密度化が進んでおり、チップ実装面積は縮小を続けている。それを実現するために、複数のチップを一つのパッケージに収めるマルチチップモジュール（ＭＣＭ）が登場した。また、ＭＣＭをさらに高密度化するために、半導体チップ（ダイ）を貫通する貫通電極を設けて積層する３次元パッケージが現在開発されている。
【０００３】
ＭＣＭで半導体を搭載するパッケージ基板としては、通常、スルーホールを持った有機基板が使用されているが、有機基板の代わりに、貫通電極を持ったシリコン基板を使うこともできる。シリコン基板はシリコンデバイス製造ラインを使って比較的簡単に製造することができ、デバイスチップと製造方法が同様なので精度よく加工ができる。現在までのところ、シリコン基板への貫通電極の形成技術が比較的難しいため、これまでシリコン基板をＭＣＭのパッケージ基板としては実用化されてはいない。
【０００４】
また、シリコン基板をＭＣＭの中でパッケージ基板として使用するためには、シリコン基板が、ＭＣＭを構成するデバイスを信頼性よく実装できなくてはならない。
【０００５】
実装信頼性を低下させる故障モードの一つに、ＥＳＤ（Electrostatic Discharge：静電気放電）破壊がある。ＥＳＤ破壊はチップに溜まった電荷がデバイス中の絶縁膜を通過し、絶縁膜に欠陥を形成して絶縁機能を破壊する現象である。たとえば、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）デバイスにおいては、ゲート絶縁膜の耐圧が低いため、ＥＳＤ破壊しやすい。こうしたデバイスを含むＭＣＭにおいては、組立時、または使用時に、ＥＳＤ破壊しないような構成でＭＣＭを組み立てることが必要である。
【０００６】
ここで、モジュールが帯電した時に静電気が多く溜まるのは、外部表面積の大きい導体である。これは、導体が外部とキャパシタを作るため、電荷は表面積に比例することによる。シリコン基板を使った場合、シリコン基板が最も大きい導体である。そのため、基板そのものがモジュールの中で最も大きい電流源になり得る。
【０００７】
ただし、貫通電極を有しないシリコン基板であれば、基板全体を厚い絶縁膜で覆うことが可能である。そうすれば絶縁耐圧が非常に高い形でシリコン基板を配線から分離することが可能となりＥＳＤの原因になることはない。しかし、シリコン基板が貫通電極を有する場合、貫通電極側壁には厚い絶縁膜を形成することが困難なため、基板と導体パターンの距離は短くなってしまう。従って、静電気の流れ込みにより基板の電位が高くなれば、基板−配線間で絶縁破壊する懸念がある。これは、パッケージ基板が半導体材料により構成されるために起こる現象である。
【０００８】
シリコン基板を用いた配線基板に関する技術として、従来、特許文献１に記載のものがある。同文献には、複数のチップを結線し、外部接続端子をまとめて配線する貫通電極を持った半導体配線基板が開示されている。半導体配線基板はフェイスアップで平置きされた複数のチップを上から覆うように搭載され、チップ同士を結線するとともに配線基板の上面表面に外部接続のためのボンディングパッドを有する構成となっている。同文献によれば、従来チップ内部に形成されていた静電保護回路が、半導体配線基板上のボンディングパッドとチップへの接続端子の間に形成されている。
【０００９】
また、技術分野は異なるが、非特許文献１には、シリコン基板に形成された貫通電極の電気的特性について、評価が行われている。同文献の評価において、シリコン基板に貫通電極を設け、またシリコン基板の一方の面に不純物拡散層を形成している。貫通電極と不純物拡散層とを電気的に接続して不純物拡散層の電位をＧＮＤ電位や電源電位などの定電位としている。また、不純物拡散層の電位を変化させて、貫通電極の電気伝送特性について得られた実験結果とシミュレーションの結果を述べている。
【特許文献１】特開平６−２９４５６号公報
【非特許文献１】小林知永他４名、「シリコン基板に形成された貫通電極の電気伝送特性（The electrical transmission characteristics of the through type electrode formed on silicon）」、MES2004、2004年10月、p.113-116
【発明の開示】
【発明が解決しようとする課題】
【００１０】
従来のパッケージ基板は、上述したように、通常、有機基板であった。このため、パッケージ基板が導電性であることによる実装信頼性への影響は今まで評価されてこなかった。これに対し、シリコン基板をパッケージ基板として用いる際には、ＥＳＤにより引き起こされる静電気のサージを適当な手段で逃がす構成を考えなくてはならなくなっている。このことがＭＣＭ設計、製造上の重要な課題になっている。
【００１１】
この点、特許文献１のように、シリコン基板に保護素子を設けることも考えられる。この構成の場合、保護素子としては、デバイスと同様、ＰＮ接合を利用した保護回路を設けることになる。保護回路がシリコン基板上にあることから、製造に当たっては選択的なイオン注入を複数回行うことが必要である。
ところが、シリコン基板をパッケージ基板として用いる際に、製造難易性、コスト上昇を抑えるために、ＰＮ接合の形成は行わないことが望ましい。そのためには、ダイオードやトランジスタを用いない構造でＥＳＤ対策を行う技術が必要となる。
【課題を解決するための手段】
【００１２】
本発明によれば、
半導体材料により構成されたインターポーザと、
前記インターポーザの一方の面に搭載された第一半導体チップと、
を含み、
前記インターポーザを貫通するとともに側面において前記インターポーザから絶縁された貫通電極と、
前記貫通電極の一端と前記インターポーザとを接続する接続導体と、
が設けられ、
前記貫通電極が、前記第一半導体チップに設けられた電源配線またはＧＮＤ配線に接続される、半導体装置が提供される。
【００１３】
また、本発明によれば、
半導体材料により構成されたインターポーザを準備する工程と、
ＧＮＤ配線または電源配線を備える第一半導体チップを準備する工程と、
前記インターポーザの一方の面に、前記第一半導体チップを搭載する工程と、
を含み、
インターポーザを準備する前記工程が、
前記インターポーザの所定の位置に、前記インターポーザを貫通する貫通電極を形成する工程と、
前記貫通電極と前記インターポーザとを接続する接続導体を形成する工程と、
前記貫通電極と前記第一半導体チップとを接続する導電部材を形成する工程と、
を含み、
第一半導体チップを搭載する前記工程が、前記ＧＮＤ配線または前記電源配線と前記導電部材とを接続する工程を含む、半導体装置の製造方法が提供される。
【００１４】
本発明においては、半導体材料により構成されたインターポーザが、これを貫通する貫通電極に接続されているとともに、貫通電極が、第一半導体チップの電源配線またはＧＮＤ配線に接続されている。このため、インターポーザ中に溜まった電荷を、電源配線またはＧＮＤ配線を経由して、装置外部に放出することができる。電源配線またはＧＮＤ配線を経由して電荷を放出することにより、インターポーザに溜まった電荷が、第一半導体チップの入力段等から弱い部分の絶縁膜に流れ込まないようにすることができるため、ＥＳＤ破壊を抑制できる。よって、半導体装置の信頼性を向上させることができる。
【００１５】
また、本発明によれば、インターポーザにＰＮ接合を用いた静電保護回路を形成する工程を追加することなくＥＳＤ破壊を抑制できるため、特許文献１に記載の技術に比べて、簡便にＥＳＤ破壊を抑制できる。
【００１６】
なお、本明細書において、インターポーザは、積層型の半導体装置において、積層されている半導体装置間の電気的接続に用いられる板状部材であり、半導体材料により構成されたインターポーザ基板（以下、単にインターポーザとも呼ぶ。）と当該インターポーザ基板を貫通する貫通電極とを有する。貫通電極は、インターポーザの一方の面に対向して設けられた第一半導体チップの導電部材と電気的に接続される。また、インターポーザは、製造工程をさらに簡素化する観点では、トランジスタ等の能動素子を含まない構成とすることが好ましい。また、インターポーザは、能動素子以外の素子、たとえば配線、キャパシタ、インダクタ、およびアンテナなどの受動部品が搭載された構成とすることもできるし、受動部品が搭載されていない構成とすることもできる。
【００１７】
また、本発明において、貫通電極が側面において前記インターポーザから絶縁されているとは、貫通電極側面とインターポーザ貫通孔側壁との導通が実用上問題ない程度に遮断されていればよく、たとえば貫通電極の側面全面に絶縁材料が設けられた構成だけでなく、側面の一部に絶縁材料が設けられた構成や、貫通電極と貫通孔との間が空隙となっている構成等も含む。
【００１８】
なお、これらの各構成の任意の組み合わせや、本発明の表現を方法、装置などの間で変換したものもまた本発明の態様として有効である。
【発明の効果】
【００１９】
以上説明したように本発明によれば、インターポーザを貫通する貫通電極の一端とインターポーザとを接続するとともに、第一半導体チップに設けられた電源配線またはＧＮＤ配線と貫通電極とを接続することにより、マルチチップモジュールのＥＳＤ破壊を効果的に抑制することができる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の実施形態について図面を参照して説明する。なお、すべての図面において、共通の構成要素には同じ符号を付し、適宜説明を省略する。
また、以下の実施形態では、インターポーザ基板がＧＮＤ配線に接続される構成を主に例示するが、インターポーザ基板は、Ｖｄｄ配線に接続されてもよい。
【００２１】
（第一の実施形態）
図１（ａ）および図１（ｂ）は、本実施形態における半導体装置の構成を示す図である。図１（ａ）は、半導体装置１００の構成を示す断面図であり、図１（ｂ）は、半導体装置１００中のシリコンインターポーザ１１０と第一半導体チップ１２２との接続状態を示す図である。また、図３は、シリコンインターポーザ１１０の構成をさらに詳細に示す断面図である。
【００２２】
半導体装置１００は、複数の半導体デバイスが一つのパッケージに収められたマルチチップモジュールであり、図１（ａ）に示したように、第二半導体チップ１２０、シリコンインターポーザ１１０および第一半導体チップ１２２が下からこの順に積層されたスタック構造を有する。シリコンインターポーザ１１０は、半導体材料（シリコン）からなるインターポーザ基板１０１により構成される。半導体装置１００は、このシリコンインターポーザ１１０をパッケージ基板として、上下にデバイスチップが実装された構成である。
【００２３】
また、図１（ｂ）に示したように、第一半導体チップ１２２には、シリコンインターポーザ１１０を経由して、Ｖｄｄ、ＧＮＤ、ＩＮおよびＯＵＴの信号が接続されている。なお、ＩＮの信号線は、ＰチャンネルＭＯＳトランジスタ１２６ａとＮチャンネルＭＯＳトランジスタ１２６ｂとからなるＣＭＯＳトランジスタ１２６を介して、内部回路（不図示）に接続されている。
また、インターポーザ基板１０１の一方には第二半導体チップ１２０が搭載されており、Ｖｄｄ、ＧＮＤ、ＩＮおよびＯＵＴの４種の配線が、インターポーザ基板１０１上のそれぞれ対応する配線に接続されている。
【００２４】
このうち、ＧＮＤライン１６１（図３）はインターポーザ基板１０１と後述する不純物拡散層１２９を介してオーミックコンタクト接続するコンタクト（図３の接続領域１２７）が設けられており、コンタクトと貫通電極１１７とがメタル配線（図３の配線１２５ａ）で接続されている。すなわち、インターポーザ基板１０１の電位は、ＧＮＤ端子と同一になっている。インターポーザ基板１０１と、第一半導体チップ１２２の基板または第二半導体チップ１２０の基板とは、ＧＮＤラインを介して、途中に第一半導体チップ１２２または第二半導体チップ１２０に設けられたＭＯＳトランジスタのゲート絶縁膜を介さずに接続されている。
一方、ＩＮ、ＯＵＴまたはＶｄｄライン１６３は、上述したコンタクトが設けられていない（図３を参照）。
【００２５】
図３および図１（ａ）に示したように、シリコンインターポーザ１１０には、貫通電極１１７を含む貫通電極構造１０３、不純物拡散層１２９、層間絶縁膜１２１、接続導体（配線１２５）、導電部材（バンプ電極１２３）、バンプ電極１０９等が設けられている。
【００２６】
一つのシリコンインターポーザ１１０には、複数の貫通電極構造１０３が設けられている。貫通電極構造１０３は、貫通電極１１７と側壁絶縁膜１１５とから構成されている。貫通電極１１７は、インターポーザ基板１０１を貫通する貫通孔中に埋設されており、貫通孔の側面を覆う側壁絶縁膜１１５により、側面においてインターポーザ基板１０１から絶縁されている。
なお、図３では、貫通電極１１７の側面全面が側壁絶縁膜１１５によって被覆された構成を例示したが、貫通電極１１７の側面と貫通孔側壁との導通が実用上問題ない程度に遮断されていれば、側壁絶縁膜１１５は貫通電極１１７の側面全面に設けられていなくてもよい。
【００２７】
不純物拡散層１２９は、インターポーザ基板１０１と同じ導電型（たとえば、ｐ型）の不純物が注入された領域であり、インターポーザ基板１０１の一方の面全面において、当該面の近傍に形成されている。また、不純物拡散層１２９の電位は、たとえばＧＮＤとなっている。
【００２８】
ＧＮＤライン１６１の領域においては、インターポーザ基板１０１の不純物拡散層形成面の上部には、配線１２５ａが形成されている。配線１２５ａは、インターポーザ基板１０１の不純物拡散層１２９と貫通電極１１７の一端とを接続する導体パターンである。また、インターポーザ基板１０１の不純物拡散層形成面の上部には、バンプ電極１２３と貫通電極１１７とを接続する配線１２５ｂがさらに設けられている。シリコンインターポーザ１１０上の配線１２５ａおよび配線１２５ｂは一定の幅で設けられ、インターポーザ基板１０１に対してマイクロストリップ構造になっており、特性インピーダンスが一定に保たれている。
【００２９】
ここでは、貫通電極１１７の不純物拡散層側端部に配線１２５ａの一方の端部が接続するとともに、配線１２５ａの他方の端部が不純物拡散層１２９に接触する接続領域１２７となっている。接続領域１２７においては、配線１２５ａがインターポーザ基板１０１の不純物拡散層１２９にオーミック接続されている。
【００３０】
また、同じ貫通電極１１７の端部に設けられた別の配線１２５ｂに、バンプ電極１２３が接続されている。ＩＮ、ＯＵＴまたはＶｄｄライン１６３の領域においては、貫通電極１１７は配線１２５ｂによってバンプ電極１２３に接続されているが、インターポーザ基板１０１の不純物拡散層１２９との接続領域１２７は設けられていない。ＩＮ、ＯＵＴまたはＶｄｄライン１６３の領域のシリコンインターポーザ１１０上の配線１２５ｂも一定の幅で設けられ、インターポーザ基板１０１に対してマイクロストリップ構造になっており、特性インピーダンスが一定に保たれている。
ＧＮＤライン１６１のバンプ電極１２３は、シリコンインターポーザの一方の面（不純物拡散層形成面）に搭載された第一半導体チップ１２２に設けられたＧＮＤ（接地）配線に接続される。また、ＩＮ、ＯＵＴまたはＶｄｄライン１６３のバンプ電極１２３は、それぞれ、シリコンインターポーザの一方の面（不純物拡散層形成面）に搭載された第一半導体チップ１２２に設けられた電源配線（Ｖｄｄ）、入力信号線（ＩＮ）、出力信号線（ＯＵＴ）または電源配線（Ｖｄｄ）に接続される。
【００３１】
本実施形態では、貫通電極１１７と不純物拡散層１２９とを接続する配線１２５ａと、当該貫通電極１１７と第一半導体チップ１２２のＧＮＤ配線とを接続する配線１２５ｂとが、いずれも、シリコンインターポーザ１１０の同じ面にある。また、インターポーザ基板１０１と配線１２５ａの接続部（サブコンタクト、接続領域１２７）は、ＧＮＤ端子と貫通電極１１７とを結ぶ経路の反対側に形成されている。
【００３２】
配線１２５は、層間絶縁膜１２１に覆われている。層間絶縁膜１２１の材料は、たとえばポリイミドである。また、バンプ電極１２３は、層間絶縁膜１２１に形成された開口部において、層間絶縁膜１２１から露出している。
【００３３】
なお、図３では、配線として、ＧＮＤライン１６１（サブコンタクトありの配線）とその他のライン、具体的にはＩＮ、ＯＵＴまたはＶｄｄライン１６３（サブコンタクトなしの配線）のみを示した。
また、図１のバンプ電極１０９は、半導体装置１００をさらに別の基板に搭載する際に用いられる外部接続端子である。
【００３４】
第一半導体チップ１２２は、シリコン基板１５１を備え、その素子形成面１１３が裏面を不純物拡散層１２９に対向している。第一半導体チップ１２２は、シリコン基板１５１を貫通する複数の貫通電極１５５、ＩＮ配線、ＯＵＴ配線、ＧＮＤ配線およびＶｄｄ配線を有する。また、素子形成面１１３には、ＰチャンネルＭＯＳトランジスタ１２６ａとＮチャンネルＭＯＳトランジスタ１２６ｂとからなるＣＭＯＳトランジスタ１２６を含む所定の素子が形成されている。一部の貫通電極１５５は、バンプ電極１０７を介して一部の貫通電極１１７に接続される。
ＩＮ配線は、ＣＭＯＳトランジスタ１２６のゲート電極に接続されている。また、ＯＵＴ配線は、ＣＭＯＳトランジスタ１２６のドレイン電極に接続されている。
【００３５】
第二半導体チップ１２０は、シリコン基板１５３を備え、その素子形成面１１１が不純物拡散層１２９の裏面に対向しており、所定の素子を備える。貫通電極１１７と素子形成面１１１に設けられた導電部材（不図示）とが、バンプ電極１０５により接続されている。
【００３６】
次に、半導体装置１００の製造方法を説明する。
本実施形態における製造方法は、以下の工程を含む。
ステップ１１：半導体材料により構成されたインターポーザ（シリコンインターポーザ１１０）を準備する、
ステップ１２：ＧＮＤ配線または電源（Ｖｄｄ）配線を備える第一半導体チップ１２２を準備する、
ステップ１３：シリコンインターポーザ１１０の一方の面に、第一半導体チップ１２２を搭載する、および
ステップ１４：シリコンインターポーザ１１０の他方の面に、第二半導体チップ１２０を搭載する。
【００３７】
以下、図９（ａ）〜図９（ｄ）を参照して、ステップ１１のシリコンインターポーザ１１０の準備工程をさらに詳細に説明する。図９（ａ）〜図９（ｄ）は、シリコンインターポーザ１１０の製造工程を示す断面図である。
【００３８】
まず、パッケージ基板とするインターポーザ基板１０１をオーミック接続可能な状態にする。基板が低抵抗であればそのままとし、抵抗が高ければイオン注入または固層拡散を行い、表層に低抵抗の不純物拡散層を形成する。ここでは、図９（ａ）に示したように、インターポーザ基板１０１の一方の面の近傍に、インターポーザ基板１０１と同じ導電型の不純物をイオン注入して、不純物拡散層１２９を形成する。インターポーザ基板１０１にイオン注入する不純物として、たとえば、Ａｓ、Ｐが挙げられる。
【００３９】
つづいて、インターポーザ基板１０１の所定の位置に、インターポーザ基板１０１を貫通する貫通電極を形成する。
ここでは、図９（ｂ）に示したように、インターポーザ基板１０１の不純物拡散層１２９の形成面の所定の位置を選択的に除去して複数の凹部１１９を形成する。そして、凹部１１９が形成されたインターポーザ基板１０１に側壁絶縁膜１１５となる絶縁膜を形成した後、凹部１１９を埋め込むように、貫通電極１１７となる導電膜を形成する。凹部１１９の外部に形成された絶縁膜および導電膜を除去して不純物拡散層１２９の表面を露出させる。
【００４０】
次に、図９（ｃ）に示したように、既知の再配線プロセスを利用して、不純物拡散層１２９の形成面に、所定のパターンの配線１２５ａ、配線１２５ｂおよび層間絶縁膜１２１を形成する。これらの配線は、たとえば、低温でシリサイドを形成するＴｉを最下層とする。また、配線形成工程において、ＧＮＤライン１６１の貫通電極１１７とインターポーザ基板１０１とを接続して導通させる。具体的には、少なくとも一つの配線１２５ａが、ＧＮＤ配線１６１の貫通電極１１７の一端と不純物拡散層１２９とを接続するようにする。なお、ＩＮ、ＯＵＴまたはＶｄｄライン１６３の貫通電極１１７とインターポーザ基板１０１とは電気的に接続しない。また、当該貫通電極１１７に、不純物拡散層１２９に接続しない別の配線１２５ｂを形成する。
層間絶縁膜１２１は、たとえば感光性ポリイミドをスピン塗布することにより形成する。
【００４１】
そして、リソグラフィーおよびエッチングにより層間絶縁膜１２１を選択的に除去して、不純物拡散層１２９に接触していない配線１２５ｂの所定の位置を露出させて、露出した配線１２５ｂに接続するバンプ電極１２３をめっき法により形成する。バンプ電極１２３は、貫通電極１１７と第一半導体チップ１２２とを接続する導電部材である。
【００４２】
その後、図９（ｄ）に示したように、裏面研削によりインターポーザ基板１０１を薄化して、側壁絶縁膜１１５および貫通電極１１７の端面を露出させる。以上により、シリコンインターポーザ１１０が得られる。
【００４３】
その後、ＭＣＭの組立にあたっては、シリコンインターポーザ１１０を基底としてデバイスチップの積層を行う。具体的には、ステップ１３およびステップ１４において、半導体チップとシリコンインターポーザ１１０とを垂直方向に積層して電気的に接続する。
【００４４】
このとき、インターポーザ基板１０１の不純物拡散層１２９に接続されたＧＮＤライン１６１の貫通電極１１７を、配線１２５およびバンプ電極１２３を介して第一半導体チップ１２２のＧＮＤ端子に接続する。つまり、ステップ１３の第一半導体チップ１２２の搭載工程において、シリコンインターポーザ１１０に設けられたＧＮＤライン１６１のバンプ電極１２３と第一半導体チップ１２２に形成されたＧＮＤ配線とを接続する。
【００４５】
また、その後、２層目以降の半導体チップを積層してもよい。このとき、２層目以降の半導体チップについても、ＧＮＤを第一半導体チップ１２２と共通とすることにより、２層目以降のチップのＥＳＤ破壊をさらに確実に抑制できる。また、デバイスチップの積層が終了したら、全体を樹脂でモールド封止することもできる。
なお、上記の説明では、シリコンインターポーザ１１０のＧＮＤラインをインターポーザ基板１０１と電気的に接続し、このＧＮＤラインを第一半導体チップ１２２に形成されたＧＮＤ配線と接続するように構成されているが、シリコンインターポーザ１１０のＶｄｄラインをインターポーザ基板１０１と電気的に接続し、このＶｄｄラインを第一半導体チップ１２２に形成されたＶｄｄ配線と接続する構成としてもよい。
【００４６】
次に、本実施形態の作用効果を説明する。
本実施形態においては、一つの貫通電極１１７に接続された配線１２５として、バンプ電極１２３を介して第一半導体チップ１２２のＧＮＤ配線またはＶｄｄ配線に接続されている配線１２５ｂと、不純物拡散層１２９に接続された配線１２５ａを設ける。これにより、
（ｉ）シリコンインターポーザ１１０上の配線１２５にコンタクト（接続領域１２７）を設けてインターポーザ基板１０１に接続し、インターポーザ基板１０１自体に溜まった電荷によるサージが基板外部に逃げるパスを形成し、かつ
（ｉｉ）パスになる配線を電源またはＧＮＤ用とし、電荷がデバイス入力段のゲート絶縁膜に流れ込まない構成が実現されている。
このように、マルチチップモジュールにシリコンインターポーザ１１０を用いた際に、ＧＮＤ配線またはＶｄｄ配線にインターポーザ基板１０１の電位を接続することにより、貫通電極１１７を有するシリコンインターポーザ１１０にアクティブなＥＳＤ保護素子を設けなくても、インターポーザ基板１０１からのＥＤＳ破壊を防ぎ、ＭＣＭの信頼性を向上させることができる。
【００４７】
この点について、図２（ａ）および図２（ｂ）を参照してさらに具体的に説明する。
図２（ａ）は、図１（ｂ）の構成に対応する。図２（ａ）では、シリコンインターポーザ１１０にコンタクトが設けられ、第一半導体チップ１２２の基板に接地されている。一方、図２（ｂ）では、シリコンインターポーザ２１０に図２（ａ）のようなコンタクトがなく、シリコンインターポーザ２１０に溜まった電荷が、ＩＮ端子を経由して第一半導体チップ２２２のＮチャンネルＭＯＳトランジスタ２２６ｂのゲート絶縁膜に流れ込み、絶縁を破壊している。なお、図２（ａ）および図２（ｂ）において、矢印は電荷が流れる経路を示し、星印は絶縁破壊の起こるポイントを示している。
【００４８】
組立で２つのチップを接続した時や静電気にさらされた時など、インターポーザに高電圧がかかる場合を考える。２つのチップ間に電位差が生じると、電位差を解消するためにサージ電流が流れるが、電流の大きさは大きなキャパシタを構成する基板−基板間で最も大きくなる。インターポーザからデバイスへと電流が流れる時、本実施形態の構成になっていない図２（ｂ）では、ゲート絶縁膜の破壊が起こる可能性が高い。
【００４９】
図２（ｂ）のように、シリコンインターポーザ２１０の基板が導体に接続していなかった場合、サージはいずれか一番弱い任意のラインの絶縁膜を破壊して配線に流れ込む。それが図２（ｂ）中の星印部の入力端子であった場合、基板へ流れる電流が、第一半導体チップ２２２の星印のゲート絶縁膜へダイレクトに流れ、絶縁を破壊して基板へと流れる。絶縁膜を通して電流が流れた場合、通過した電荷量の関数として絶縁膜自体の耐圧低下や絶縁破壊などの劣化が起こり、デバイスの不良を起こす。基板が入力信号線にコンタクトを経由して配線されていた場合も同様で、電位差を解消するための電流のうち、最も大きな電流はゲート絶縁膜を通して流れてしまう。従ってデバイスの不良が起きてしまう。
【００５０】
これに対し、図２（ａ）では、シリコンインターポーザ１１０に導体が直接配線されていて、かつその配線が、第一半導体チップ１２２のＧＮＤに接続されている。この場合、二つの基板間に流れる電流のうちの大部分は、ＧＮＤ端子から、第二半導体チップ１２０のシリコン基板１５１に流れ込み、ゲート絶縁膜を通過しない経路で移動する。従って、ゲート絶縁膜を通る電流は最大でもゲートにつながる配線の容量分程度である。そのためゲート絶縁膜を劣化させるファクターである通過電荷量は、図２（ｂ）の場合に比較して、極めて小さい。このため、ゲート絶縁膜へのダメージが最小に抑えられ、基板にサージがかかってもデバイスは壊れず、ＭＣＭの信頼性は飛躍的に高まることになる。
また、図２（ａ）に示したように、貫通電極１１７を経由して不純物拡散層１２９をＧＮＤに接続した時のように、ＧＮＤ端子をサージのパスとして、基板と基板が途中にＰＮ接合なく配線されていれば、ショットキーバリアもなく、より一層抵抗が小さいため、さらにゲート絶縁膜へのダメージを抑え、信頼性を高めることができる。
【００５１】
このように、本実施形態では、シリコンインターポーザ１１０に保護素子を設けなくても、シリコンインターポーザ１１０からのＥＳＤ放電が、デバイスの入力段に入らないことが保証され、ゲート絶縁膜の破壊のリスクを下げることができ。そのためモジュールの信頼性を向上させることが可能である。
【００５２】
ところで、貫通電極を有しないインターポーザの場合には、インターポーザ基板と配線との間に非常に厚く絶縁膜層を設けることにより、予想されるＥＳＤの範囲内で絶縁破壊を起きないようにするという方法も考えられる。
それに対し、本実施形態のシリコンインターポーザ１１０は、貫通電極１１７を有している。この場合、ＥＳＤ破壊への対策を講じないと、側壁絶縁膜１１５を経由するサージが生じる懸念がある。
【００５３】
側壁絶縁膜１１５は、たとえば数μｍ以上厚くはできないため、たとえば貫通電極１１７の直径が１０μｍ程度のとき、側壁絶縁膜１１５をたとえば２〜３μｍ以上にすることはできない。また、貫通電極１１７のピッチが狭く、物理的に間隔をそれ以上狭くできないこともある。また、貫通電極１１７の抵抗を低下させる観点では、金属電極を太くすることになるため、この点でも、一定厚さ以上の側壁絶縁膜１１５は作れない。たとえば、５０μｍピッチ、導体径４０μｍで貫通電極１１７を設けた場合、側壁絶縁膜１１５の厚さは５μｍ程度までとなる。
このような構成では、貫通電極を有しないインターポーザのように、５μｍ以上の厚さの樹脂で絶縁して電荷が流れ込まないよう完璧にガードすることは困難である。つまり、貫通電極１１７を備えるシリコンインターポーザ１１０においては、インターポーザ基板１０１と貫通電極１１７の間の絶縁が比較的弱いことを考慮して設計しないと信頼性を落としてしまう。
【００５４】
そこで、本実施形態においては、電荷が主に導体配線（配線１２５ａおよび配線１２５ｂ）を通じてインターポーザ基板１０１からシリコン基板１５１またはシリコン基板１５３のＧＮＤ配線またはＶｄｄ配線に流れるようにする。これにより、インターポーザ基板１０１と貫通電極１１７とに設けられた側壁絶縁膜１１５を厚くすることができない場合にも、側壁絶縁膜１１５を破壊するモードのサージを防ぐことができるため、信頼性を向上させることができる。
【００５５】
また、サージは、使用時だけではなく、ＭＣＭの製造時や、ボードへの実装の際にも生じる。ＭＣＭの製造の際を例にとって考えると、シリコンインターポーザを基底にしてデバイスを搭載する場合に、下の半導体チップの基板が帯電したままでデバイスチップをマウントすることがある。たとえば積層直前に端子部の洗浄のためプラズマ洗浄を行うと帯電するので、帯電が解消されないうちにもう一方のチップと接合された場合二つのチップ間に電位差が生じ、ＥＳＤ放電が起こる。
また、フラックス洗浄などの際に絶縁性の高い洗浄液でＭＣＭを洗浄した場合、静電気のために外部にさらされている面積に応じて電荷が溜まることがある。この場合も最も広い面積で暴露されている基板に最も多く電荷が溜まる。この場合も二つのチップ間に電位差が生じ、ＥＳＤ破壊が起こる。組立工程の途中では外部接続端子が形成されておらず、モジュール外部に電荷が放出されるパスを用意できない。そういった場合、モジュール内部で電位が一定になるよう放電するか、基板を経由して外部へ電荷が放出される。この時基板とモジュール中の別のチップがあらかじめ接続されていないと、最も弱い部分の絶縁膜を破壊して予測できない配線に電荷が流れ込み、デバイスのＥＳＤ破壊を起こしてしまう。
また、モジュール全体が帯電している時に一部の外部端子から環境雰囲気中に電荷が放出される場合にもＥＳＤ破壊が起こる。
通常のＭＯＳＦＥＴにおいては、外部端子に対して基板からの放電経路を持っているので絶縁膜を破壊せずに放電できる場合であっても、インターポーザからの放電経路を形成していなかった場合、インターポーザからの放電がいずれかの絶縁膜の破壊によって起こり、特定の箇所に急激に大きな電圧がかかり、ＥＳＤ破壊を起こしてしまう。
本実施形態の構成により、こうしたＥＳＤ破壊についても、効果的に抑制することができる。
【００５６】
また、背景技術の項で前述した特許文献１においては、スイッチング機能を持たず本来能動素子の必要ないインターポーザ基板に素子を作らなくてはならなくなり、製造工程の複雑化による製造難易度の上昇につながるのに対し、本実施形態では、そのような製造工程の煩雑化がなく、簡便で確実に装置の信頼性を向上させることができる。よって、たとえばＰＮ接合を用いた素子をシリコンインターポーザ１１０に設けなくても、ＥＳＤ破壊を防ぐことができる。
【００５７】
また、半導体装置１００では、インターポーザ基板１０１の表面に不純物拡散層１２９を設け、ショットキーバリアなく配線１２５とインターポーザ基板１０１とが接続されている。このため、より低抵抗でサージを逃がしやすい電流パスを形成することができる。また、シリコンインターポーザ１１０の基板電位をコントロールすることが可能になり、インピーダンスマッチングによって基板電位のふらつきによる伝送特性の悪化を防止することができる。
【００５８】
なお、半導体装置１００では、図３に示したように、配線１２５ａと不純物拡散層１２９との接触部（サブコンタクト部）、つまり接続領域１２７が、貫通電極１１７とＶｄｄ配線またはＧＮＤ配線との接続経路以外の導通経路に設けられているが、これらは別経路に設ける場合には限られない。
図４は、バンプ電極１２３と貫通電極１１７とを接続する配線１２５ｃが、不純物拡散層１２９と接触している構成を示す断面図である。
図３では、接続領域１２７を定常電流パスから外れたところに配置されている。これにより、図４に示した構成に比べて、接続領域１２７に電流が流れたときの接続領域１２７における金属のエレクトロマイグレーションおよびそれによる配線１２５とインターポーザ基板１０１とのオープン不良の発生を抑制し、インターポーザ基板１０１と配線１２５とをより一層確実に接続することができる。したがって、図３の構成のほうが、図４の構成と比較して、より一層好ましい構成である。
【００５９】
また、図１では、半導体装置１００がシリコンインターポーザ１１０と二つの半導体チップを備える構成を例示したが、積層される半導体チップの数に特に制限はない。
図７は、本実施形態におけるＭＣＭの別の構成を示す断面図である。図７に示した半導体装置は、ＣｏＣ（チップ・オン・チップ）タイプのＭＣＭ多段タイプである。図７の装置の基本構成は、図１の装置と同様であるが、第一半導体チップ１２２上に、さらに第一半導体チップ１２２とバンプ電極１６５を介して電気的に接続されている第三半導体チップ１３６が積層されている点が異なる。第三半導体チップ１３６にも、貫通電極１６７が設けられている。
このような構成においても、図１に示した装置と同様の作用効果が得られる。
【００６０】
以下の実施形態においては、ＭＣＭスタック構成が異なる半導体装置について、第一の実施形態と異なる点を中心に説明する。
【００６１】
（第二の実施形態）
図５は、本実施形態における半導体装置の構成を示す断面図である。
図５に示した半導体装置の基本構成は、図１に示した半導体装置（第一の実施形態）と同様であるが、第一半導体チップ１２２がシリコンインターポーザ１１０に対してフェイスダウンで接続されており、第一半導体チップ１２２に貫通電極が設けられていない点が異なる。
第一半導体チップ１２２の素子形成面１３３に設けられた電極１３５と貫通電極構造１０３中の貫通電極１１７とが、バンプ電極１３１により電気的に接続されている。
【００６２】
図５に示したＣｏＣタイプのＭＣＭ多段タイプの装置の場合にも、シリコンインターポーザ１１０のインターポーザ基板１０１と貫通電極１１７とが配線１２５ａ（図５では不図示）を介して電気的に接続されているため、シリコンインターポーザ１１０に設けられた配線１２５ａ（図５では不図示）を、配線１２５ｂ（図５では不図示）を介して第一半導体チップ１２２のＧＮＤ配線またはＶｄｄ配線に接続することにより、第一の実施形態と同様の作用効果が得られる。
【００６３】
（第三の実施形態）
図６は、本実施形態における半導体装置の構成を示す断面図である。
図６に示した半導体装置の基本構成は、図１に示した半導体装置（第一の実施形態）と同様であるが、図６においては、第一半導体チップ１２２上に、さらに第二半導体チップ１２８および第三半導体チップ１３０が積層されている。第二半導体チップ１２８および第三半導体チップ１３０は、第一半導体チップ１２２同様、素子形成面を上にして積層されており、それぞれ、貫通電極１７３および貫通電極１７５を備える。シリコンインターポーザ１１０の貫通電極１１７は、バンプ電極１２３を介して第一の半導体チップ１２２の貫通電極１５５に接続され、第一の半導体チップ１２２の貫通電極１５５はバンプ電極１６９を介して第二半導体チップ１２８の貫通電極１７３に接続され、第二の半導体チップ１２８の貫通電極１７３はバンプ電極１７１を介して第三半導体チップ１３０の貫通電極１７５に接続されている。また、図６においては、シリコンインターポーザ１１０が裏面においてＢＧＡ（Ball Grid Array）基板等の樹脂基板１２４上に搭載されている。樹脂基板１２４の裏面には、バンプ電極１３７が設けられている。
【００６４】
このようなＣｏＣ（Chip on Chip）タイプのＭＣＭで樹脂基板とのインターフェイス形式の装置の場合にも、シリコンインターポーザ１１０のインターポーザ基板１０１と貫通電極１１７とが配線１２５ａによって接続されているため、シリコンインターポーザ１１０に設けられた配線１２５ａ（図６では不図示）を、配線１２５ｂ（図６では不図示）を介して第一半導体チップ１２２のＧＮＤ配線またはＶｄｄ配線に接続することにより、第一の実施形態と同様の作用効果が得られる。
【００６５】
（第四の実施形態）
図８は、本実施形態における半導体装置の構成を示す断面図である。
図８に示した半導体装置は、半導体モジュールの中間にシリコンインターポーザ１１０が設けられており、シリコンインターポーザ１１０が接続ピッチの変換用として機能するタイプの装置である。この装置の基本構成は、図６に示した半導体装置（第三の実施形態）と同様であるが、図８では、樹脂基板１２４とシリコンインターポーザ１１０との間に、シリコンインターポーザ１１０側から第一半導体チップ１３２、第二半導体チップ１３４、第三半導体チップ１３６および第四半導体チップ１３８が設けられている。第一〜第四半導体チップは、それぞれ、貫通電極１８１、貫通電極１８２、貫通電極１８３および貫通電極１８４を備える。さらに、シリコンインターポーザ１１０の貫通電極１１７は、バンプ電極１２３を介して第一半導体チップ１３２の貫通電極１８１に接続され、第一半導体チップ１３２の貫通電極１８１は、バンプ電極１８６を介して第二半導体チップ１３４の貫通電極１８２に接続され、第二半導体チップ１３４の貫通電極１８２は、バンプ電極１８７を介して第三半導体チップ１３６の貫通電極１８３に接続され、第三半導体チップ１３６の貫通電極１８３は、バンプ電極１８８を介して第四半導体チップ１３８の貫通電極１８４に接続されている。また、図８では、シリコンインターポーザ１１０の上面に、貫通電極を有しない第五半導体チップ１４０がフェイスダウンで搭載されている。
【００６６】
図８では、シリコンインターポーザ１１０の両面に半導体チップが搭載されており、シリコンインターポーザ１１０に設けられた外部接続端子が、これらの半導体チップとの接続端子からなる。シリコンインターポーザ１１０の基板はモジュールの中に組み込まれた形になっており、上下をチップが覆っているため、直接外に接続する端子を持たない。
【００６７】
このようなＣｏＣタイプのＭＣＭで樹脂基板とのインターフェイス形式の装置の場合にも、シリコンインターポーザ１１０のインターポーザ基板１０１と貫通電極１１７とが配線１２５ａによって接続されているため、シリコンインターポーザ１１０に設けられた配線１２５ａ（図８では不図示）を配線１２５ｂ（図８では不図示）を介して第一半導体チップ１３２のＧＮＤ配線またはＶｄｄ配線に接続することにより、第三の実施形態と同様の作用効果が得られる。
【００６８】
また、シリコンインターポーザ１１０は、パッケージ基板の代わりとしてだけでなく、チップ間接続のコネクタとしても使用可能である。そのため、図８のような層構成をとることがあるが、この場合、シリコン基板には外部端子がないので仮に電荷が溜まったとしても逃げ場はない。基板の電荷を逃がすパスが必要だが、たとえば第五半導体チップ１４０の電源またはＧＮＤにシリコンインターポーザ１１０の基板を接続することにより、貫通配線を増やさなくて済み、製造工程を簡素化することができる。
【００６９】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【００７０】
たとえば、以上の実施形態に示したＭＣＭの積層様式は例示であり、半導体チップの積層数およびシリコンインターポーザ１１０に対する半導体チップの積層面に特に制限はない。
【図面の簡単な説明】
【００７１】
【図１】実施形態における半導体装置の構成を示す図である。
【図２】実施形態における半導体装置の構成を示す図である。
【図３】実施形態における半導体装置のインターポーザの構成を示す断面図である。
【図４】実施形態における半導体装置のインターポーザの構成を示す断面図である。
【図５】実施形態における半導体装置の構成を示す断面図である。
【図６】実施形態における半導体装置の構成を示す断面図である。
【図７】実施形態における半導体装置の構成を示す断面図である。
【図８】実施形態における半導体装置の構成を示す断面図である。
【図９】実施形態における半導体装置のインターポーザの製造工程を示す断面図である。
【符号の説明】
【００７２】
１００  半導体装置
１０１  インターポーザ基板
１０３  貫通電極構造
１０５  バンプ電極
１０７  バンプ電極
１０９  バンプ電極
１１０  シリコンインターポーザ
１１１  素子形成面
１１３  素子形成面
１１５  側壁絶縁膜
１１７  貫通電極
１１９  凹部
１２０  第二半導体チップ
１２１  層間絶縁膜
１２２  第一半導体チップ
１２３  バンプ電極
１２４  樹脂基板
１２５ａ  配線
１２５ｂ  配線
１２５ｃ  配線
１２６  ＣＭＯＳトランジスタ
１２６ａ  ＰチャンネルＭＯＳトランジスタ
１２６ｂ  ＮチャンネルＭＯＳトランジスタ
１２７  接続領域
１２８  第二半導体チップ
１２９  不純物拡散層
１３０  第三半導体チップ
１３１  バンプ電極
１３２  第一半導体チップ
１３３  素子形成面
１３４  第二半導体チップ
１３５  電極
１３６  第三半導体チップ
１３７  バンプ電極
１３８  第四半導体チップ
１４０  第五半導体チップ
１５１  シリコン基板
１５３  シリコン基板
１５５  貫通電極
１６１  ＧＮＤライン
１６３  ＩＮ、ＯＵＴまたはＶｄｄライン
１６５  バンプ電極
１６７  貫通電極
１６９  バンプ電極
１７１  バンプ電極
１７３  貫通電極
１７５  貫通電極
１８１  貫通電極
１８２  貫通電極
１８３  貫通電極
１８４  貫通電極
１８６  バンプ電極
１８７  バンプ電極
１８８  バンプ電極
２１０  シリコンインターポーザ
２２２  第一半導体チップ
２２６  ＣＭＯＳトランジスタ
２２６ａ  ＰチャンネルＭＯＳトランジスタ
２２６ｂ  ＮチャンネルＭＯＳトランジスタ
【図１】
2008205145.tif 000003
【図２】
2008205145.tif 000004
【図３】
2008205145.tif 000005
【図４】
2008205145.tif 000006
【図５】
2008205145.tif 000007
【図６】
2008205145.tif 000008
【図７】
2008205145.tif 000009
【図８】
2008205145.tif 000010
【図９】
2008205145.tif 000011