(57)【要約】【課題】チップ面積を減少させることができる半導体装置を得る。【解決手段】本発明に係る半導体装置は、半導体基板と、半導体基板の表面の一部に形成された動作層と、動作層上に形成されたゲート電極と動作層にオーミックコンタクトされたソース電極及びドレイン電極と、ソース電極と接地との間に並列接続された第１の容量及び第１の抵抗とを備え、第１の容量は、ソース電極と、ソース電極上に形成された第１の絶縁膜と、第１の絶縁膜上に形成され、接地された第１の上部電極とから構成される。【選択図】図２
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の表面の一部に形成された動作層と、
前記動作層上に形成されたゲート電極と
前記動作層にオーミックコンタクトされたソース電極及びドレイン電極と、
前記ソース電極と接地との間に並列接続された第１の容量及び第１の抵抗とを備え、
前記第１の容量は、前記ソース電極と、前記ソース電極上に形成された第１の絶縁膜と、前記第１の絶縁膜上に形成され、接地された第１の上部電極とから構成されることを特徴とする半導体装置。
【請求項２】
前記第１の抵抗は、電界効果トランジスタにより形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１の抵抗は、前記ソース電極上に形成された薄膜金属により形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記ソース電極と前記絶縁膜との間に形成された下地電極を更に有することを特徴とする請求項１〜３の何れか１項に記載の半導体装置。
【請求項５】
一端が前記ドレイン電極に接続された第２の容量と、
一端が前記ゲート電極に接続された第２の抵抗と、
前記第２の容量の他端と前記第２の抵抗の他端とを接続するエアブリッジとを更に備え、
前記第２の容量は、前記ドレイン電極と、前記ドレイン電極上に形成された第２の絶縁膜と、前記第２の絶縁膜上に形成された第２の上部電極とから構成され、
前記第２の抵抗は、前記ゲート電極上に形成された薄膜金属により形成されていることを特徴とする請求項１〜４の何れか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、単一電源によりドレイン電圧のみ印加して電界効果トランジスタを動作させる半導体装置に関し、特にチップ面積を減少させることができる半導体装置に関するものである。
【背景技術】
【０００２】
図１１は、単一電源によりドレイン電圧のみ印加して電界効果トランジスタを動作させる半導体装置を示す回路図である。電界効果トランジスタ１１のソースと接地との間に容量１２及び抵抗１３が並列接続されている。そして、電界効果トランジスタ１１のゲートにゲート電圧Ｖｇが印加され、単一電源（不図示）によりドレインにドレイン電圧Ｖｄが印加される。ここで、ゲート電圧Ｖｇを０Ｖ（接地）とし、ドレイン電圧を印加すると、ドレイン電流Ｉｄによる電圧降下分によりゲートソース間電圧Ｖｇｓは、Ｖｇｓ＝−Ｉｄ・Ｒとなる。
【０００３】
図１２は、図１１の回路を実際に作成した従来の半導体装置を示す上面図であり、図１３は、図１２のＤ−Ｄ´における断面図である。ＧａＡｓ基板１４の表面の一部に動作層１５が形成されている。そして、動作層１５上にゲート電極１６が形成され、動作層１５にソース電極１７及びドレイン電極１８がオーミックコンタクトされている。さらに、ソース電極１７同士がエアブリッジ１９で接続されている。
【０００４】
また、容量１２は、動作層の外側の領域に形成された下部電極２１と、下部電極２１上に形成された絶縁膜２２と、絶縁膜２２上に形成され、ソース電極１７に接続された上部電極２３とから構成されるＭＩＭ（Metal Insulator Metal）キャパシタである。そして、容量１２の下部電極２１と抵抗１３はバイヤホール２４を介して接地される。また、電解効果トランジスタのソース電極が動作層の外側の領域に延在して容量を構成する場合もある（例えば、特許文献１参照）。
【０００５】
【特許文献１】特開昭５９−１７４００６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
従来は、容量を動作層の外側の領域に形成していたため、パターンが大きくなり、チップ面積が増加するという問題があった。
【０００７】
本発明は、上述のような課題を解決するためになされたもので、その目的は、チップ面積を減少させることができる半導体装置を得るものである。
【課題を解決するための手段】
【０００８】
本発明に係る半導体装置は、半導体基板と、半導体基板の表面の一部に形成された動作層と、動作層上に形成されたゲート電極と動作層にオーミックコンタクトされたソース電極及びドレイン電極と、ソース電極と接地との間に並列接続された第１の容量及び第１の抵抗とを備え、第１の容量は、ソース電極と、ソース電極上に形成された第１の絶縁膜と、第１の絶縁膜上に形成され、接地された第１の上部電極とから構成される。本発明のその他の特徴は以下に明らかにする。
【発明の効果】
【０００９】
本発明により、チップ面積を減少させることができる。
【発明を実施するための最良の形態】
【００１０】
実施の形態１．
図１は、本発明の実施の形態１に係る半導体装置を示す上面図であり、図２は、図１のＡ−Ａ´における断面図である。ＧａＡｓ基板１４（半導体基板）の表面の一部に動作層１５が形成されている。そして、動作層１５上にゲート電極１６が形成され、動作層１５にソース電極１７及びドレイン電極１８がオーミックコンタクトされている。さらに、ソース電極１７同士がエアブリッジ１９で接続されている。
【００１１】
容量１２は、ソース電極１７と、ソース電極１７上に形成された絶縁膜２５（第１の絶縁膜）と、絶縁膜２５上に形成され、接地された上部電極２６（第１の上部電極）とから構成されるＭＩＭキャパシタである。そして、容量１２の下部電極２１と抵抗１３はバイヤホール２４を介して接地される。さらに、ソース電極１７と接地との間に容量１２（第１の容量）及び抵抗１３（第１の抵抗）が並列接続されている。このように、ゲート電極１６及びソース電極１７を覆う絶縁膜２５をエアブリッジ１９の橋脚部分において開口させずに残してＭＩＭキャパシタを形成している。
【００１２】
これにより、プロセス工程を増加させること無くソース電極上に容量を形成することができるため、パターン面積を縮小し、チップ面積を減少させることができる。
【００１３】
実施の形態２．
図３は、本発明の実施の形態２に係る半導体装置を示す上面図である。図１と同様の構成要素には同じ番号を付し、説明を省略する。抵抗１３は、ソース電極１７と、ゲート電極１６と、バイヤホール２４を介して接地されたドレイン電極２７とからなる電界効果トランジスタにより形成されている。その他の構成は実施の形態１と同様である。
【００１４】
これにより、抵抗１３の形成領域を縮小できるため、更にパターン面積を縮小し、チップ面積を減少させることができる。また、そのゲート幅Ｗを変えることにより抵抗値の調整が可能となる。
【００１５】
実施の形態３．
図４は、本発明の実施の形態３に係る半導体装置を示す上面図であり、図５は、図４のＢ−Ｂ´における断面図である。図１と同様の構成要素には同じ番号を付し、説明を省略する。抵抗１３は、ソース電極１７上に形成された薄膜金属により形成されている。薄膜金属として、比較的抵抗率の高いニクロム、あるいはクロメルなどを用いる。その他の構成は実施の形態１と同様である。
【００１６】
これにより、ソース電極上に抵抗１３を形成することができるため、更にパターン面積を縮小し、チップ面積を減少させることができる。
【００１７】
実施の形態４．
図６は、本発明の実施の形態４に係る半導体装置を示す断面図である。図１と同様の構成要素には同じ番号を付し、説明を省略する。ソース電極１７と絶縁膜２５との間に下地電極２８が形成されている。その他の構成は実施の形態１と同様である。
【００１８】
ソース電極１７は、ＧａＡｓ基板１４上にオーミックコンタクトされているため、基板表面の粗さ、あるいはプロセス工程中の熱により均一に形成されない場合がある。そこで、ソース電極１７上に下地電極２８を形成することにより、リーク電流の低減など、信頼性向上を図ることが可能となる。
【００１９】
実施の形態５．
図７は、本発明の実施の形態４に係る半導体装置を示す断面図である。図１と同様の構成要素には同じ番号を付し、説明を省略する。実施の形態３と同様に抵抗１３は、ソース電極１７上に形成された薄膜金属により形成されている。そして、実施の形態４と同様にソース電極１７と絶縁膜２５との間に下地電極２８が形成されている。その他の構成は実施の形態１と同様である。これにより、実施の形態３及び４と同様の効果を奏する。
【００２０】
実施の形態６．
図８は、本発明の実施の形態６に係る半導体装置を示す回路図である。図示のように、電界効果トランジスタ１１のゲートドレイン間に抵抗３１（第２の抵抗）と容量３２（第２の容量）からなる負帰還回路を設ける。
【００２１】
図９は、本発明の実施の形態６に係る半導体装置を示す上面図であり、図１０は、図９のＣ−Ｃ´における断面図である。容量３２の一端がドレイン電極１８に接続され、抵抗３１の一端がゲート電極１６に接続され、容量３２の他端と抵抗３１の他端がエアブリッジ３３により接続されている。
【００２２】
容量３２は、ドレイン電極１８と、ドレイン電極１８上に形成された絶縁膜３４（第２の絶縁膜）と、絶縁膜３４上に形成された上部電極３５（第２の上部電極）とから構成されている。また、抵抗３１は、ゲート電極１６上に形成された薄膜金属により形成されている。
【００２３】
このように、抵抗３１をゲート電極１６上に形成し、容量３２をドレイン電極１８上に形成することで、負帰還回路の小型化を図ることができる。
【図面の簡単な説明】
【００２４】
【図１】本発明の実施の形態１に係る半導体装置を示す上面図である。
【図２】図１のＡ−Ａ´における断面図である。
【図３】本発明の実施の形態２に係る半導体装置を示す上面図である。
【図４】本発明の実施の形態３に係る半導体装置を示す上面図である。
【図５】図４のＢ−Ｂ´における断面図である。
【図６】本発明の実施の形態４に係る半導体装置を示す断面図である。
【図７】本発明の実施の形態４に係る半導体装置を示す断面図である。
【図８】本発明の実施の形態６に係る半導体装置を示す回路図である。
【図９】本発明の実施の形態６に係る半導体装置を示す上面図である。
【図１０】図９のＣ−Ｃ´における断面図である。
【図１１】単一電源によりドレイン電圧のみ印加して電界効果トランジスタを動作させる半導体装置を示す回路図である。
【図１２】図１１の回路を実際に作成した従来の半導体装置を示す上面図である。
【図１３】図１２のＤ−Ｄ´における断面図である。
【符号の説明】
【００２５】
１２  容量（第１の容量）
１３  抵抗（第１の抵抗）
１４  ＧａＡｓ基板（半導体基板）
１５  動作層
１６  ゲート電極
１７  ソース電極
１８  ドレイン電極
２５  絶縁膜（第１の絶縁膜）
２６  上部電極（第１の上部電極）
２８  下地電極
３１  抵抗（第２の抵抗）
３２  容量（第２の容量）
３３  エアブリッジ
３４  絶縁膜（第２の絶縁膜）
３５  上部電極（第２の上部電極）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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