(57)【要約】【課題】  放電開始信号の入力から実際に放電が開始されるまでのタイムラグを低減することを可能とした三角波生成回路を提供する。【解決手段】  三角波発振回路の充放電回路が、比較回路からの切換信号を反転する反転回路と、容量からの放電の基準電位である放電基準電位を生成する放電基準電位生成回路と、第１の電流源回路と容量との接続点にドレインが接続され、放電基準電位生成回路が生成した放電基準電位にゲートが接続された第１のＮＭＯＳトランジスタと、反転回路を介して切換信号がゲートに入力され、第１のＮＭＯＳトランジスタのゲートにドレインが接続され、第１のＮＭＯＳトランジスタのソースにソースが接続された第２のＮＭＯＳトランジスタと、切換信号がゲートに入力され、第１のＮＭＯＳトランジスタのソースと第２のＮＭＯＳトランジスタのソースとの接続点にドレインが接続され、ソースが接地された第３のＮＭＯＳトランジスタと、を有する。【選択図】  図１
2008205901.tif 000002
【特許請求の範囲】
【請求項１】
電流を発生する第１の電流源回路と、
容量と、
複数の基準電圧を発生する基準電圧回路と、
前記容量の電圧と前記基準電圧とを比較し、前記比較の結果に応じて前記容量への充電と放電とを切り換える切換信号を出力する比較回路と、
前記比較回路の切換信号に応じて、前記第１の電流源回路により規定された電流を、前記容量に充電または前記容量から放電する充放電回路と、
前記比較回路の切換信号に応じて前記複数の基準電圧を切り換えるスイッチ回路と、
を有することを特徴とする三角波発振回路であり、
前記充放電回路が、
前記比較回路からの切換信号を反転する反転回路と、
前記容量からの放電の基準電位である放電基準電位を生成する放電基準電位生成回路と、
前記第１の電流源回路と前記容量との接続点にドレインが接続され、放電基準電位生成回路が生成した放電基準電位にゲートが接続された第１のＮＭＯＳトランジスタと、
前記反転回路を介して前記切換信号がゲートに入力され、前記第１のＮＭＯＳトランジスタのゲートにドレインが接続され、前記第１のＮＭＯＳトランジスタのソースにソースが接続された第２のＮＭＯＳトランジスタと、
前記切換信号がゲートに入力され、前記第１のＮＭＯＳトランジスタのソースと前記第２のＮＭＯＳトランジスタのソースとの接続点にドレインが接続され、ソースが接地された第３のＮＭＯＳトランジスタと、
を有することを特徴とする三角波発振回路。
【請求項２】
前記充放電回路が、
前記容量への充電時には、
前記第２のＮＭＯＳトランジスタが導通状態となり、前記第３のＮＭＯＳトランジスタが非導通状態となることにより、前記第１のＮＭＯＳトランジスタのソースとゲートとの電位が前記放電基準電位と同じとなり、前記第１のＮＭＯＳトランジスタのドレインとソースとが非導通状態となることにより、前記第１の電流源回路からの電流により前記容量を充電する、
ことを特徴とする請求項１に記載の三角波発振回路。
【請求項３】
前記充放電回路が、
前記容量からの放電時には、
前記第２のＮＭＯＳトランジスタが非導通状態となり、前記第３のＮＭＯＳトランジスタが導通状態になることにより、前記第１のＮＭＯＳトランジスタのソースの電位がゲートの放電基準電位より下がり、前記第１のＮＭＯＳトランジスタのドレインとソースとが導通状態となることにより、前記容量から放電する、
ことを特徴とする請求項１または請求項２に記載の三角波発振回路。
【請求項４】
前記放電基準電位生成回路が、
電流を発生する第２の電流源回路と、
前記第２の電流源回路にドレインが接続された第４のＮＭＯＳトランジスタと、
前記第４のＮＭＯＳトランジスタのソースにドレインが接続され、ソースが接地され、ゲートに前記電源電圧が印加される第５のＮＭＯＳトランジスタと、
を有し、
前記第４のＮＭＯＳトランジスタのゲートが前記前記第１のＮＭＯＳトランジスタのゲートに接続され、
前記第２の電流源回路のドレインと前記第４のＮＭＯＳトランジスタのドレインとの接続点が、前記４のＮＭＯＳトランジスタのゲートと前記前記第１のＮＭＯＳトランジスタのゲートとの接続点に接続される、
ことを特徴とする請求項１から請求項３に記載の三角波発振回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、三角波生成回路に関し、特に、容量を定電流で充電し、充電電位と基準電圧をコンパレータで比較する事で容量への充放電を制御する三角波生成回路に関する。
【背景技術】
【０００２】
容量を定電流で充電し、その充電電位と基準電圧をコンパレータで比較する事で前記容量への充放電を制御する方法で三角波を得る装置（以降、三角波生成回路とする）が知られている（特許文献１参照）。
【０００３】
この三角波生成回路においては、基準電圧には高電位（以降、ＶＨとする）と低電位（以降、ＶＬとする）とが存在し、基準電圧を基準電圧ＶＨと基準電圧ＶＬとからいずれか一方を選択する切換器により、基準電圧ＶＨと基準電圧ＶＬとのいずれか一方が選択され、選択された基準電圧がコンパレータに入力されるようになっている。
【０００４】
この三角波生成回路において、基準電圧ＶＨがコンパレータに入力されている時は、容量は充電のフェーズにあり、容量の電位が基準電圧ＶＨに達するとコンパレータが反応し、容量から電荷の放電が行なわれるように制御され、また、コンパレータへ入力される基準電圧は基準電圧ＶＬに切り換えられる。
【０００５】
次に、容量の電位が放電により基準電圧ＶＬまで低下すると、再びコンパレータが反応し、再度、容量への充電が行なわれるように制御され、また、コンパレータへ入力される基準電圧ＶＨに切り換えられる。
三角波生成回路は、以上の動作を繰り返すことにより、三角波を生成する。
【０００６】
次に、この特許文献１に示す三角波生成回路を、図３と図４とを用いて、詳細に説明する。
まず、図３を用いて三角波発生回路１の構成について説明する。三角波発生回路１は、電源電圧に比例した電流を発生する電流源回路２と、容量３と、充放電回路４と、電源電圧に比例した第１の基準電圧ＶＨおよび電源電圧に比例した第２の基準電圧ＶＬを発生する基準電圧回路５と、比較回路６と、スイッチ制御回路７と第１のスイッチ回路８と、第２のスイッチ回路９と、出力端子ＯＵＴとで構成される。出力端子ＯＵＴからは三角波信号が出力される。図中のＡ、Ｂ、Ｅ、Ｆ、Ｇ、Ｊはそれぞれ信号配線とする。以下、各信号配線の電位をＶＡ、ＶＢ、・・・、ＶＪと表し、また各信号配線を伝わる信号をそれぞれΦＡ、ΦＢ、・・・、ΦＪのように表す。
【０００７】
図３の構成において、電流源回路２は電源電圧に比例した電流を発生する回路である。電流源回路２で発生した電流は、信号配線Ａを介して、充放電回路４が発生する充放電電流を規定する。充放電回路４が発生する充放電電流によって容量３は充放電される。容量３の電圧端子は出力端子ＯＵＴと比較回路６の入力の一方である非反転入力端子に接続される。基準電圧回路５は電源電圧に比例した第１の基準電圧ＶＨと、電源電圧に比例した第２の基準電圧ＶＬとを発生する。ここに第１の基準電圧ＶＨは第２の基準電圧ＶＬよりも高い電圧とする。第１の基準電圧ＶＨと、第２の基準電圧ＶＬは第２のスイッチ回路９に入力される。第２のスイッチ回路９の出力は比較回路６の入力のもう一方である反転入力端子に接続される。比較回路６の出力はスイッチ制御回路７の入力に接続される。スイッチ制御回路７の出力の一方は、第１のスイッチ回路８の入力に接続され、もう一方の出力は、第２のスイッチ回路９の入力に接続される。第１のスイッチ回路８の出力は充放電回路４に接続され、充放電回路４の充電と放電の切り換えの制御を行う。第２のスイッチ回路９の出力は比較回路６の入力のもう一方である反転入力端子に接続されており、配線Ｅの電圧ＶＥを第１の基準電圧ＶＨにするか第２の基準電圧ＶＬにするかの切り換えの制御を行う。
【０００８】
次に図３の各構成の動作を説明する。ここでＶＤＤを電源電圧、ＶＳＳを接地電圧とする。電流源回路２が発生する電流をＩ２とする。Ｉ２は電源電圧に比例して変化する電流である。
【０００９】
電流源回路２が発生する電流Ｉ２は、信号配線Ａを介して、充放電回路４が発生する充放電電流を規定する。充放電回路４が発生する充放電電流をＩ４とする。充電時には充放電電流Ｉ４により容量３に電荷が蓄積され、容量３の電圧、すなわち出力端子ＯＵＴの電圧ＶＯＵＴが上昇する。
【００１０】
比較回路６は、反転入力端子に入力される配線Ｅの電圧ＶＥと非反転入力端子に入力される電圧ＶＯＵＴとを比較して信号ΦＦを出力する。ここに比較回路６の出力信号ΦＦは、ＶＯＵＴ＜ＶＥであるときにローレベル、ＶＯＵＴ＞ＶＥであるときにハイレベルである信号となる。ここにハイレベルとは電位がＶＤＤ、ローレベルとは電位がＶＳＳであることを表すものとする。比較回路６が出力した信号ΦＦはスイッチ制御回路７に入力される。
【００１１】
スイッチ制御回路７は、比較回路６からの信号ΦＦに応じて、信号ΦＧおよびΦＪを出力する。信号ΦＧは、信号ΦＦがローレベルである時にハイレベルであり、信号ΦＦがハイレベルである時にローレベルである信号とする。また信号ΦＪは、信号ΦＦがローレベルである時にローレベルであり、信号ΦＦがハイレベルである時にハイレベルである信号とする。
【００１２】
スイッチ制御回路７が出力した信号ΦＧは第１のスイッチ回路８に入力される。第１のスイッチ回路８は充放電回路４の充電と放電の切り換えの制御を行う。信号ΦＧがハイレベルである時に充放電回路４は容量３の充電を行い、信号ΦＧがローレベルである時に充放電回路４は容量３の放電を行うものとする。
【００１３】
基準電圧回路５は第１の基準電圧ＶＨと、第２の基準電圧ＶＬとを発生する。ここに、第１の基準電圧ＶＨと、第２の基準電圧ＶＬは、それぞれ電源電圧に比例して変化する電圧である。第１の基準電圧ＶＨと、第２の基準電圧ＶＬは第２のスイッチ回路９に入力される。また第２のスイッチ回路９には、スイッチの制御を行う信号ΦＪが入力され、配線Ｅの電圧ＶＥを第１の基準電圧ＶＨにするか第２の基準電圧ＶＬにするかの切り換えの制御を行う。ここに第２のスイッチ回路９は、信号ΦＪがローレベルである時にＶＥ＝ＶＨであり、信号ΦＪがハイレベルである時にＶＥ＝ＶＬであるように動作するものとする。第２のスイッチ回路９が出力した配線Ｅの電圧は、比較回路６の反転入力端子に入力される。
【００１４】
次に、以上のように構成された図３の三角波発生回路１の動作について説明する。
【００１５】
ＶＯＵＴ＜ＶＥである場合には、比較回路６の出力信号ΦＦはローレベルとなり、スイッチ制御回路７が出力する信号ΦＧはハイレベル、信号ΦＪはローレベルとなる。信号ΦＪがローレベルの場合には、ＶＥ＝ＶＨとなるように第２のスイッチ回路９は制御される。また、信号ΦＧがハイレベルである場合には第１のスイッチ回路８は充放電回路４が容量３の充電を行うように充放電回路４を制御する。従って大きさＩ４の充電電流により容量３に電荷が蓄積され、容量３の電圧、すなわち出力端子ＯＵＴの電圧ＶＯＵＴは時間の経過と共に上昇する。ＶＯＵＴの電圧が上昇し、ＶＥ＝ＶＨよりも高い電圧になると、ＶＯＵＴ＞ＶＥとなり、比較回路６の出力信号ΦＦはローレベルからハイレベルに変化する。信号ΦＦのハイレベルへの変化に伴い、信号ΦＧはハイレベルからローレベルへ、信号ΦＪはローレベルからハイレベルへ変化する。信号ΦＪがハイレベルの場合、ＶＥ＝ＶＬとなるように第２のスイッチ回路９は制御される。また、信号ΦＧがローレベルである場合には第１のスイッチ回路８は充放電回路４が容量３の放電を行うように充放電回路４を制御する。従って大きさＩ４の放電電流により容量３に蓄積された電荷は放電され、容量３の電圧、すなわち出力端子ＯＵＴの電圧ＶＯＵＴは時間の経過と共に下降する。ＶＯＵＴの電圧が下降し、ＶＥ＝ＶＬよりも低い電圧になると、ＶＯＵＴ＜ＶＥとなるため、上述の通り、ＶＯＵＴは時間の経過と共に上昇する。以降、この動作を繰り返し、ＶＯＵＴは三角波状に変化する。
【００１６】
次に、図４を用いて、図３の三角波発生回路１の構成に対する一例としての回路について説明する。図４の１〜９および各配線は、それぞれ図３の１〜９および各配線に対応しており、各配線の信号に対する図４の１〜９の回路の動作は図３の回路の動作と対応している。また、図４の１０は電源電圧端子、１１は接地電圧端子である。ここに、電源電圧をＶＤＤ、接地電圧をＶＳＳ＝ＧＮＤとする。
【００１７】
図４において、電流源回路２は、抵抗２１、抵抗２２、抵抗２６、オペアンプ２３、ＰＭＯＳトランジスタ２４、ＮＭＯＳトランジスタ２５とで構成される。抵抗２１と抵抗２２は直列に接続され、抵抗２１と抵抗２２の接続点Ｋはオペアンプ２３の非反転入力端子に接続される。抵抗２１のもう一方の端子は電源電圧端子１０に接続され、抵抗２２のもう一方の端子は接地電圧端子１１に接続される。オペアンプ２３の出力はＮＭＯＳトランジスタ２５のゲートに接続される。ＮＭＯＳトランジスタ２５のソースは抵抗２６の一方の端子に接続点Ｍにて接続され、オペアンプ２３の反転入力端子に接続される。ＮＭＯＳトランジスタ２５のドレインはＰＭＯＳトランジスタ２４のドレインに接続される。抵抗２６のもう一方の端子は接地電圧端子１１に接続される。ＰＭＯＳトランジスタ２４のソースは電源電圧端子１０に接続され、ゲートはドレインに接続される。
【００１８】
図４において、充放電回路４は、ＰＭＯＳトランジスタ４１〜４２、ＮＭＯＳトランジスタ４３〜４５とで構成される。ここに、ＰＭＯＳトランジスタ４１と４２は同じサイズであり、また、ＮＭＯＳトランジスタ４３〜４５は同じサイズである。ＰＭＯＳトランジスタ４１と４２のゲートは共通結線され、配線Ａを介して電流源回路２のＰＭＯＳトランジスタ２４のゲートに接続される。ＰＭＯＳトランジスタ４１と４２のソースはそれぞれ電源電圧端子１０に接続される。ＮＭＯＳトランジスタ４３、４４、４５のゲートは共通結線され、ＮＭＯＳトランジスタ４３のドレインに接続される。ＮＭＯＳトランジスタ４３、４４、４５のソースはそれぞれ接地電圧端子１１に接続される。ＰＭＯＳトランジスタ４１のドレインはＮＭＯＳトランジスタ４３のドレインに接続され、ＰＭＯＳトランジスタ４２のドレインはＮＭＯＳトランジスタ４４と４５のドレインに接続される。
【００１９】
また図４において、第１のスイッチ回路８はＮＭＯＳトランジスタ８１で構成されており、ＮＭＯＳトランジスタ８１のドレインは配線Ｂを介して充放電回路４のＮＭＯＳトランジスタ４３のドレインに接続される。ＮＭＯＳトランジスタ８１のソースは接地電圧端子１１、ゲートには配線Ｆからの信号φＦが入力される。
【００２０】
また図４において、容量３は容量３１で構成されており、容量３１の一方の端子はＰＭＯＳトランジスタ４２のドレインに接続され、容量３１のもう一方の端子は接地電圧端子１１に接続される。上記のＰＭＯＳトランジスタ４２のドレインに接続された容量３１の一方の端子をＯＵＴとする。
【００２１】
図４において、比較回路６は比較回路６１で構成される。比較回路６１の反転入力端子は配線Ｅに接続され、非反転入力端子は容量３１の一方の端子ＯＵＴに接続される。比較回路６１は、反転入力端子に入力される電圧ＶＥと非反転入力端子に入力される電圧ＶＯＵＴとを比較して配線Ｆに信号ΦＦを出力する。比較回路６の出力信号ΦＦは、ＶＯＵＴ＜ＶＥであるときにローレベル、ＶＯＵＴ＞ＶＥであるときにハイレベルである信号となる。比較回路６が出力した信号ΦＦは配線Ｆによりスイッチ制御回路７に入力される。
【００２２】
図４において、スイッチ制御回路７は、定電流源７１、ＮＭＯＳトランジスタ７２、インバータ７３〜７５で構成される。定電流源７１の一方の端子は電源電圧端子１０に接続され、もう一方の端子はＮＭＯＳトランジスタ７２のドレインに接続される。ＮＭＯＳトランジスタ７２のゲートには配線Ｆが接続され、ソースは接地電圧端子１１に接続される。ＮＭＯＳトランジスタ７２のドレインはインバータ７３の入力に接続され、インバータ７３の出力はインバータ７４の入力に、インバータ７４の出力はインバータ７５の入力に、それぞれ接続される。またインバータ７４の出力は配線Ｇに接続され、またインバータ７５の出力は配線Ｊに接続される。
【００２３】
図４において、基準電圧回路５は、抵抗５１〜５３で構成される。抵抗５１〜５３は直列接続され、抵抗５１の一方の端子は電源電圧端子１０に接続され、もう一方の端子は抵抗５２の一方の端子に接続される。抵抗５３の一方の端子は接地電圧端子１１に接続され、もう一方の端子は抵抗５２のもう一方の端子に接続される。抵抗５１と抵抗５２の接続点は配線Ｈに接続され、抵抗５２と抵抗５３の接続点は配線Ｌに接続される。
【００２４】
図４において、第２のスイッチ回路９は、ＰＭＯＳトランジスタ９１とＮＭＯＳトランジスタ９２とで構成される。ＰＭＯＳトランジスタ９１とＮＭＯＳトランジスタ９２のゲートは共通結線され、配線Ｊに接続される。またＰＭＯＳトランジスタ９１とＮＭＯＳトランジスタ９２のソースは共通結線され、配線Ｅに接続される。またＰＭＯＳトランジスタ９１のドレインは配線Ｈに、ＮＭＯＳトランジスタ９２のドレインは配線Ｌに接続される。
【００２５】
以上に説明したように図４の１〜９は構成され、この２〜９の各構成の回路は、それぞれ、図３の２〜９の各構成の動作と同じように動作する。よって、図４の三角波発生回路１は、図３の三角波発生回路１と同様に三角波発生回路として動作する。
【００２６】
次に、図４において、本実施の形態と関係する電流源回路２と充放電回路４と第１のスイッチ回路８と容量３からなる回路の動作について、詳細に説明する。
ＰＭＯＳトランジスタ４１と４２は同じサイズのトランジスタであり、またゲートが共通結線されているので、同じ大きさの電流が流れる。この電流の大きさをＩ４とする。また、ＰＭＯＳトランジスタ２４と４１、ＰＭＯＳトランジスタ２４と４２はカレントミラー回路構成であるから、ＰＭＯＳトランジスタ２４に流れる電流をＩ２、カレントミラー比をαとすると、上記の各ＰＭＯＳに流れる電流の関係は次式で表される。
【００２７】
Ｉ４＝α×Ｉ２（式２５）
ここに、カレントミラー比αは、トランジスタのサイズ比によって決まる値である。カレントミラー比αの詳細な説明については、公知であるため省略する。またカレントミラー比αは第１の実施例における比例定数αに対応する。ＰＭＯＳトランジスタ２４に流れる電流Ｉ２は、抵抗２６に流れる電流に等しく、
Ｉ２＝Ｉ２６（式２６）
であるから、（式２５）と（式２６）から
Ｉ４＝α×Ｒ２２／（Ｒ２１＋Ｒ２２）／Ｒ２６×ＶＤＤ（式２７）
となり、ＰＭＯＳトランジスタ４１と４２には電流源回路２で発生した電流によって規定された電流が流れる。
【００２８】
上記の電流Ｉ４は容量３１の充電と放電を行う充放電電流となる。
まず、信号ΦＧがハイレベルである場合には、ＮＭＯＳトランジスタ８１のゲートにハイレベルが入力され、ＮＭＯＳトランジスタ８１はオンとなり、第１のスイッチ回路８はオンする。よって、ＮＭＯＳトランジスタ４３のドレインとソースは導通状態にされ、ＮＭＯＳトランジスタ４３〜４５のゲートはローレベルになり、ＮＭＯＳトランジスタ４３〜４５には電流は流れない。従って、ＰＭＯＳトランジスタ４２からの電流Ｉ４は全て容量３１に流れ、容量３１の充電を行う。
また一方で、信号ΦＧがローレベルである場合には、ＮＭＯＳトランジスタ８１のゲートにローレベルが入力され、ＮＭＯＳトランジスタ８１はオフとなり、第１のスイッチ回路８はオフする。よって、ＰＭＯＳトランジスタ４１からの電流Ｉ４は全てＮＭＯＳトランジスタ４３に流れる。
ここで、ＮＭＯＳトランジスタ４３とＮＭＯＳトランジスタ４４および４５は、ゲートが共通結線されたカレントミラー構成であり、同じサイズのトランジスタであるので、ＮＭＯＳトランジスタ４４と４５にはそれぞれＮＭＯＳトランジスタ４３に流れる電流と同じ大きさの電流Ｉ４が流れる。ＮＭＯＳトランジスタ４４と４５に流れる電流の和は２×Ｉ４であり、容量３１の放電電流となる。またこのとき、ＰＭＯＳトランジスタ４２からの電流Ｉ４により容量３１には充電電流Ｉ４が流れており、結果として容量３１には大きさＩ４の放電電流が流れる。
【００２９】
以上から、電流Ｉ４は容量３１の充電と放電を行う充放電電流となり、信号ΦＧがハイレベルである場合には容量３１は充電され、ローレベルである場合には容量３１は放電される。
【特許文献１】特開２００４−２５３８６８号公報
【発明の開示】
【発明が解決しようとする課題】
【００３０】
この特許文献１に示す三角波生成回路にあっては、充放電制御は実際の回路では放電用ＭＯＳトランジスタを定電流素子とし、容量の充電時には、その放電用ＭＯＳトランジスタのゲート電位を０Ｖにすることにより、放電用ＭＯＳトランジスタをオフとすることにより、充放電を制御している。
しかしながら、特許文献１に示す三角波生成回路にあっては、放電時において、この放電用ＭＯＳトランジスタのゲートを０Ｖの状態から、再び定電流素子として働く電位まで上昇させる為には、その回路構成上、微少電流による充電に依らなければならないため、放電開始信号の入力から実際に放電が開始されるまでに、数１０ｎｓのタイムラグが発生してしまうという問題がある。
【００３１】
この問題を、図５と図６とを用いて説明する。図５は、図４の三角波生成回路において、電流源回路２と充放電回路４と第１のスイッチ回路８と容量３からなる回路に相当する回路図である。
【００３２】
図５において、図４のＮＭＯＳトランジスタ４４と４５とは、図５のＮＭＯＳトランジスタＭ１に対応し、図４のＮＭＯＳトランジスタ４３は、図５のＮＭＯＳトランジスタＭ２に対応し、図４の第１のスイッチ回路８を構成するＮＭＯＳトランジスタ８１は、図５のＮＭＯＳトランジスタＭ３に対応し、また、図４の容量３１は、図５の容量Ｃ３１に対応する。
また、図４の、ＰＭＯＳトランジスタ４１と４２から出力される電流電源を、図５では、電流源回路Ｖ４１とＶ４２とする。
【００３３】
また、図５においては、図３または図４の信号ΦＧに対して、この信号ΦＧを反転した信号を信号ｃｏｍｐｏｕｔとし、この信号ｃｏｍｐｏｕｔがインバータＩＮＶ１を介してＮＭＯＳトランジスタＭ３のゲートに入力される。
この信号ｃｏｍｐｏｕｔは、例えば、図４のインバータ７３の出力とインバータ７４の入力との接続点からの出力される信号である。
【００３４】
また、図４においては、ＮＭＯＳトランジスタ４３〜４５は同じサイズであり、ＰＭＯＳトランジスタ４１と４２とから出力される電流電源は同一であったが、図５においては、ＮＭＯＳトランジスタＭ１とＮＭＯＳトランジスタＭ２とを、そのサイズを同じとし、電流源回路Ｖ４１とＶ４２との比を２：１として説明する。
これは、ＮＭＯＳトランジスタＭ２がＮＭＯＳトランジスタ４３である１個のＮＭＯＳトランジスタに対応し、ＮＭＯＳトランジスタＭ１がＮＭＯＳトランジスタ４４と４５との２個のＮＭＯＳトランジスタに対応し、ＮＭＯＳトランジスタ４３〜４５が同じサイズであるため、ＮＭＯＳトランジスタＭ２とＮＭＯＳトランジスタＭ１とのサイズを同一とした場合に、容量３の放電と充電とを同じとするためである。
【００３５】
なお、上記のような構成の比とすることは、三角波生成回路が生成する三角波について、時間に対する電位上昇の増加率と電位下降の減少率とを同じとし、電位上昇と電位下降との時間を同じとするため、つまり、三角波のデューティ比を５０％とするためである。
以上より、図５の回路は、上記図４を用いて説明した電流源回路２と充放電回路４と第１のスイッチ回路８と容量３からなる回路と同一の動作をする。
【００３６】
次に、図６を用いて、図５に示す回路の動作を詳細に説明する。説明において、ＮＭＯＳトランジスタＭ１を流れる電流をＩ１、ＮＭＯＳトランジスタＭ３を流れる電流をＩｒｅｆ、ノードＡの電位をＶＡとし、また、図３の出力端子ＯＵＴからの出力信号、つまり、図５の容量Ｃ３１とＮＭＯＳトランジスタＭ１のドレインとの接続点からの出力電圧をｒａｍｐとして説明する。
ここで、ノードＡとは、ＮＭＯＳトランジスタＭ１のゲートとＮＭＯＳトランジスタＭ２とのゲートとが接続される接続点であり、また、ＮＭＯＳトランジスタＭ２のドレイン、ＮＭＯＳトランジスタＭ３のソース、および、電流源回路Ｖ４１とが接続される接続点である。
このノードＡの電位ＶＡがハイレベルであるかローレベルであるかにより、ＮＭＯＳトランジスタＭ１とＮＭＯＳトランジスタＭ２とは、オンまたはオフに制御される。
【００３７】
まず、信号ｃｏｍｐｏｕｔがローレベルである場合には、インバータＩＮＶ１により信号ｃｏｍｐｏｕｔを反転したハイレベルがＮＭＯＳトランジスタＭ３のゲートに入力され、ＮＭＯＳトランジスタＭ３はオンとなる。
よって、ＮＭＯＳトランジスタＭ３のドレインとソースは導通状態にされ、ＮＭＯＳトランジスタＭ１とＭ２のゲートに接続されるノードＡの電位ＶＡはローレベルになり、ＮＭＯＳトランジスタＭ１とＭ２には電流は流れない。
従って、電流源回路Ｖ４２からの電流は全て容量Ｃ３１に流れ、容量Ｃ３１が充電される。
【００３８】
この期間は、図６の期間Ｔ１であり、この期間Ｔ１において、信号ｃｏｍｐｏｕｔがローレベルであり、そのため、電位ＶＡはローレベルであり、電流Ｉｒｅｆおよび電流Ｉ１は、ほぼ０である。また、この期間Ｔ１において、容量Ｃ３１は電流源回路Ｖ４２からの一定の電流により時間とともに充電されるため、容量Ｃ３１に接続する出力端子ＯＵＴからの出力信号ｒａｍｐの電圧は、線形に上昇する。
なお、この時、電流源回路Ｖ４１からの一定の電流は、ＮＭＯＳトランジスタＭ２とＭ１とがオフであり、ＮＭＯＳトランジスタＭ１がオンであるため、ノードＡとＮＭＯＳトランジスタＭ１とを介して接地点に流れる。
【００３９】
次に、信号ｃｏｍｐｏｕｔがハイレベルになった場合には、インバータＩＮＶ１により信号ｃｏｍｐｏｕｔを反転したローレベルがＮＭＯＳトランジスタＭ３のゲートに入力され、ＮＭＯＳトランジスタＭ３はオフとなる。
次に、ＮＭＯＳトランジスタＭ３がオフとなったため、ノードＡとＮＭＯＳトランジスタＭ３とを介して接地点に流れていた電流源回路Ｖ４１からの一定の電流が、ＮＭＯＳトランジスタＭ３を介して流れなくなり、そのため、この電流源回路Ｖ４１からの一定の電流によりノードＡの電位ＶＡが上昇する。
このノードＡの電位ＶＡが上昇し、ＮＭＯＳトランジスタＭ２およびＭ１のゲートの閾値電圧を越えると、ＮＭＯＳトランジスタＭ２およびＭ１はオンになる。
ＮＭＯＳトランジスタＭ１がオンになることにより、ＮＭＯＳトランジスタＭ１から電流Ｉ１が流れ出し、これにより、容量Ｃ３１からの放電が開始される。
【００４０】
この期間が図６の期間Ｔ２であり、この期間Ｔ２において、信号ｃｏｍｐｏｕｔがハイレベルになったことに応じて、電位ＶＡはローレベルからハイレベルに上昇し、電位ＶＡがＮＭＯＳトランジスタＭ２およびＭ１のゲート―ソース間の閾値電圧を越えると、ＮＭＯＳトランジスタＭ１から電流Ｉ１が流れ出し、これにより、容量Ｃ３１から放電が開始され、容量Ｃ３１に接続する出力端子ＯＵＴからの出力信号ｒａｍｐの電圧は、線形に下降する。
【００４１】
以降、図３を用いて説明したように、出力信号ｒａｍｐの電圧は線形に下降し、出力信号ｒａｍｐの電位であるＶＯＵＴの電圧が下降し、ＶＥ＝ＶＬよりも低い電圧になると、ＶＯＵＴ＜ＶＥとなるため、ＶＯＵＴは時間の経過と共に上昇する。この出力信号ｒａｍｐが下降し始めてから、上昇し始めるまでの期間が、期間Ｔ３である。
以降、この期間Ｔ１から期間Ｔ３の動作を繰り返し、ＶＯＵＴつまり出力信号ｒａｍｐは三角波状に変化する。
【００４２】
ここで、上記の期間Ｔ２において、信号ｃｏｍｐｏｕｔがハイレベルになったことに応じて、容量Ｃ３１に接続する出力端子ＯＵＴからの出力信号ｒａｍｐの電圧が線形に下降しだすまでの間の時間、つまり、放電開始信号の入力から実際に放電が開始されるまでの間に、タイムラグが発生するという問題がある。
【００４３】
出力信号ｒａｍｐ理想として、放電開始信号によりタイムラグ無しに放電が開始される理想的な出力信号を図６に図示する。
出力信号ｒａｍｐの下降しだした時間をｔ１とし、その時の電位をＨ１とする。また、出力信号ｒａｍｐ理想の下降しだす時間をｔ２とし、その時の電位をＨ２とする。
タイムラグδＴとは、時間ｔ２−時間ｔ１である。このタイムラグδＴは、期間Ｔ２の時間長と同じである。このタイムラグδＴは、期間Ｔ１および期間Ｔ３の期間が長い場合には、その期間Ｔ１および期間Ｔ３の期間の長さに比較してタイムラグδＴの割合が小さいため、その影響は少ないが、生成する三角波の周期が早くなり、期間Ｔ１および期間Ｔ３の期間が短くなると、その期間Ｔ１および期間Ｔ２の期間の長さに比較してタイムラグδＴの割合が大きくなり、三角波を設計した通りに生成できなくなるという問題が生じる。
つまり、放電開始信号の入力から実際に放電が開始されるまでの間にタイムラグがあるために、高周波の三角波を生成することが出来ない、という問題がある。
【００４４】
また、このようなタイムラグのある三角波生成回路で生成された三角波を用いるスイッチングレギュレータにあっては、その出力電圧を制御するためのパルスのデューティ比が、設計通りにならないという問題がある。
また、理想的には、電位Ｈ２が出力されるはずが、タイムラグδＴのために電位Ｈ１が出力されるという問題も生じる。また、容量Ｃ３１には上限および下限があるため、容量Ｃ３１が期間Ｔ２の間に飽和してしまい、容量Ｃ３１の電位が線形に増加することが出来なくなることもあり、その場合には、出力される波形が台形波となる、という問題も生じる。
【００４５】
従って、上記に説明したように、放電開始信号の入力から実際に放電が開始されるまでの間にタイムラグがあると、三角波生成回路の出力を放電開始信号に応じた正常な比率にできないという問題、また、三角波生成回路を高周波化できないという問題がある。
【００４６】
本発明は、このような事情に鑑みてなされたもので、その目的は、放電開始信号の入力から実際に放電が開始されるまでのタイムラグを低減することを可能とした三角波生成回路を提供することにある。
【課題を解決するための手段】
【００４７】
この発明は上述した課題を解決するためになされたもので、請求項１に記載の発明は、電流を発生する第１の電流源回路と、容量と、複数の基準電圧を発生する基準電圧回路と、前記容量の電圧と前記基準電圧とを比較し、前記比較の結果に応じて前記容量への充電と放電とを切り換える切換信号を出力する比較回路と、前記比較回路の切換信号に応じて、前記第１の電流源回路により規定された電流を、前記容量に充電または前記容量から放電する充放電回路と、前記比較回路の切換信号に応じて前記複数の基準電圧を切り換えるスイッチ回路と、を有することを特徴とする三角波発振回路であり、前記充放電回路が、前記比較回路からの切換信号を反転する反転回路と、前記容量からの放電の基準電位である放電基準電位を生成する放電基準電位生成回路と、前記第１の電流源回路と前記容量との接続点にドレインが接続され、放電基準電位生成回路が生成した放電基準電位にゲートが接続された第１のＮＭＯＳトランジスタと、前記反転回路を介して前記切換信号がゲートに入力され、前記第１のＮＭＯＳトランジスタのゲートにドレインが接続され、前記第１のＮＭＯＳトランジスタのソースにソースが接続された第２のＮＭＯＳトランジスタと、前記切換信号がゲートに入力され、前記第１のＮＭＯＳトランジスタのソースと前記第２のＮＭＯＳトランジスタのソースとの接続点にドレインが接続され、ソースが接地された第３のＮＭＯＳトランジスタと、を有することを特徴とする三角波発振回路である。
【００４８】
請求項２に記載の発明は、前記充放電回路が、前記容量への充電時には、前記第２のＮＭＯＳトランジスタが導通状態となり、前記第３のＮＭＯＳトランジスタが非導通状態となることにより、前記第１のＮＭＯＳトランジスタのソースとゲートとの電位が前記放電基準電位と同じとなり、前記第１のＮＭＯＳトランジスタのドレインとソースとが非導通状態となることにより、前記第１の電流源回路からの電流により前記容量を充電する、ことを特徴とする請求項１に記載の三角波発振回路である。
【００４９】
請求項３に記載の発明は、前記充放電回路が、前記容量からの放電時には、前記第２のＮＭＯＳトランジスタが非導通状態となり、前記第３のＮＭＯＳトランジスタが導通状態になることにより、前記第１のＮＭＯＳトランジスタのソースの電位がゲートの放電基準電位より下がり、前記第１のＮＭＯＳトランジスタのドレインとソースとが導通状態となることにより、前記容量から放電する、ことを特徴とする請求項１または請求項２に記載の三角波発振回路である。
【００５０】
請求項４に記載の発明は、前記放電基準電位生成回路が、電流を発生する第２の電流源回路と、前記第２の電流源回路にドレインが接続された第４のＮＭＯＳトランジスタと、前記第４のＮＭＯＳトランジスタのソースにドレインが接続され、ソースが接地され、ゲートに前記電源電圧が印加される第５のＮＭＯＳトランジスタと、を有し、前記第４のＮＭＯＳトランジスタのゲートが前記前記第１のＮＭＯＳトランジスタのゲートに接続され、前記第２の電流源回路のドレインと前記第４のＮＭＯＳトランジスタのドレインとの接続点が、前記４のＮＭＯＳトランジスタのゲートと前記前記第１のＮＭＯＳトランジスタのゲートとの接続点に接続される、ことを特徴とする請求項１から請求項３に記載の三角波発振回路である。
【発明の効果】
【００５１】
この発明によれば、放電用ＭＯＳトランジスタに対して、直列に新たなスイッチ用ＭＯＳトランジスタを追加し、この放電用ＭＯＳトランジスタのゲートを定電流素子として動作できる電位付近に保つようにしたことにより、放電開始信号の入力から実際に放電が開始されるまでのタイムラグを低減することが可能となる三角波生成回路を提供することが可能となる効果を奏する。
【００５２】
また、三角波生成回路において、放電開始信号の入力から実際に放電が開始されるまでのタイムラグを低減することが可能となったため、三角波生成回路が生成する三角波を高周波化することが可能となるという効果を奏する。
【発明を実施するための最良の形態】
【００５３】
以下、図面を参照して、本発明の実施の形態について説明する。図１は、この発明の一実施の形態による三角波生成回路の回路図である。
同図において図５の各部に対応する部分には同一の符号を付け、その説明を省略する。また、ここでは、三角波生成回路が生成する三角波のデューティ比を５０％とした場合について説明する。
【００５４】
図１の三角波生成回路は、図５の三角波生成回路に対して、信号ｃｏｍｐｏｕｔ（切換信号）を直接にゲートに入力され、ＮＭＯＳトランジスタＭ１およびＮＭＯＳトランジスタＭ３のソースにそのドレインが接続され、そのソースが接地されるＮＭＯＳトランジスタＭ４と、ＮＭＯＳトランジスタＭ２のソースにそのドレインが接続され、そのソースが接地され、そのゲートがゲートをオンとする電源電圧に接続されるＮＭＯＳトランジスタＭ５、とを有する。
このＮＭＯＳトランジスタＭ５は、ゲートが電源電圧に接続されているため、常にオンである。
【００５５】
つまり、三角波発振回路は、電流を発生する電流源回路Ｖ４２（第１の電流源回路）と、容量Ｃ３１と、複数の基準電圧を発生する基準電圧回路５と、容量Ｃ３１の電圧と基準電圧とを比較し、比較の結果に応じて容量Ｃ３１への充電と放電とを切り換える信号ｃｏｍｐｏｕｔを出力する比較回路６と、比較回路６の信号ｃｏｍｐｏｕｔに応じて、電流源回路Ｖ４２により規定された電流を、容量Ｃ３１に充電または容量Ｃ３１から放電する充放電回路４と、比較回路６の信号ｃｏｍｐｏｕｔに応じて複数の基準電圧を切り換える第２のスイッチ回路９と、を有する。
なお、ここでは、充放電回路４は、第１のスイッチ回路８を含むものして説明している。
【００５６】
この充放電回路４が、図１に示すように、比較回路６からの信号ｃｏｍｐｏｕｔを反転するインバータＩＮＶ１（反転回路）と、容量Ｃ３１からの放電の基準電位である放電基準電位を生成する放電基準電位生成回路と、電流源回路Ｖ４２と容量Ｃ３１との接続点にドレインが接続され、放電基準電位生成回路が生成した放電基準電位にゲートが接続されたＮＭＯＳトランジスタＭ１（第１のＮＭＯＳトランジスタ）と、インバータＩＮＶ１を介して信号ｃｏｍｐｏｕｔがゲートに入力され、ＮＭＯＳトランジスタＭ１のゲートにドレインが接続され、ＮＭＯＳトランジスタＭ１のソースにソースが接続されたＮＭＯＳトランジスタＭ３（第２のＮＭＯＳトランジスタ）と、信号ｃｏｍｐｏｕｔがゲートに入力され、ＮＭＯＳトランジスタＭ１のソースとＮＭＯＳトランジスタＭ３のソースとの接続点にドレインが接続され、ソースが接地されたＮＭＯＳトランジスタＭ４（第３のＮＭＯＳトランジスタ）と、を有する。
【００５７】
この三角波発振回路の充放電回路４は、容量Ｃ３１への充電時には、ＮＭＯＳトランジスタＭ３が導通状態となり、ＮＭＯＳトランジスタＭ４が非導通状態となることにより、ＮＭＯＳトランジスタＭ１のソースとゲートとの電位が放電基準電位と同じとなり、ＮＭＯＳトランジスタＭ１のドレインとソースとが非導通状態となることにより、電流源回路Ｖ４２からの電流により容量Ｃ３１を充電する。この容量Ｃ３１を充電する電流を、充電電流Ｉと称する。
【００５８】
また、三角波発振回路の充放電回路４は、容量Ｃ３１への放電時には、ＮＭＯＳトランジスタＭ３が非導通状態となり、ＮＭＯＳトランジスタＭ４が導通状態になることにより、ＮＭＯＳトランジスタＭ１のソースの電位がゲートの放電基準電位より下がり、ＮＭＯＳトランジスタＭ１のドレインとソースとが導通状態となることにより、容量Ｃ３１から放電する。この容量Ｃ３１から放電する電流を、放電電流Ｉ１と称する。
【００５９】
また、三角波発振回路の放電基準電位生成回路は、電流を発生する電流源回路Ｖ４１（第２の電流源回路）と、電流源回路Ｖ４１にドレインが接続されたＮＭＯＳトランジスタＭ２（第４のＮＭＯＳトランジスタ）と、ＮＭＯＳトランジスタＭ２のソースにドレインが接続され、ソースが接地され、ゲートに電源電圧が印加されるＮＭＯＳトランジスタＭ５（第５のＮＭＯＳトランジスタ）と、を有する。
また、ＮＭＯＳトランジスタＭ２のゲートがＮＭＯＳトランジスタＭ１のゲートに接続され、電流源回路Ｖ４１のドレインとＮＭＯＳトランジスタＭ２のドレインとの接続点が、４のＮＭＯＳトランジスタのゲートとＮＭＯＳトランジスタＭ１のゲートとの接続点に接続される。
【００６０】
このＮＭＯＳトランジスタＭ５は、ＮＭＯＳトランジスタＭ４と対応して、カレントミラーの比を同じとし、その特性を合わせるためのＮＭＯＳトランジスタであり、このＮＭＯＳトランジスタＭ５は常時オンされている。
【００６１】
なお、ここでは、三角波生成回路が生成する三角波について、三角波の電位上昇と電位下降の比を同じとし、電位上昇と電位下降との時間を同じとする場合、つまり、生成する三角波のデューティ比を５０％とするものとする場合について説明する。
生成する三角波のデューティ比が５０％の場合には、例えば、電流源回路Ｖ４１とＶ４２との出力電流の比を２：１とし、ＮＭＯＳトランジスタＭ２とＮＭＯＳトランジスタＭ１とのサイズの比を１：１とし、ＮＭＯＳトランジスタＭ５とＮＭＯＳトランジスタＭ４とのサイズの比を２：１とする。
【００６２】
＜動作原理＞
次に、図２を用いて、図１に示す回路の動作の原理について説明する。
ノードＡの電位は参照電流ＩｒｅｆとＮＭＯＳトランジスタＭ２のＫ値とで決定される。ここで、ＮＭＯＳトランジスタＭ５のＫ値を充分に大きくすれば、ＮＭＯＳトランジスタＭ５のドレイン−ソース間電圧Ｖｄｓは無視出来る為、ノードＡの電位、すなわちＮＭＯＳトランジスタＭ２のゲート−ソース間電位Ｖｇｓは、次の式１で算出される。
Ｖｇｓ＝（Ｉｒｅｆ／Ｋ）＾（１／２）  ＋  Ｖｔｈ  ・・・  （式１）
但し、上記の式１において、ＶｔｈはＮＭＯＳトランジスタＭ２のスレッショルド電圧であり、ＫはＮＭＯＳトランジスタＭ２の誘電率である。この誘電率Ｋは、次の式２で算出される。
Ｋ＝（Ｗ／Ｌ）×μ０×Ｃｏｘ  ・・・  （式２）
但し、上記の式２において、Ｗはゲート幅であり、Ｌはゲート長であり、μ０は移動度であり、Ｃｏｘはゲートの単位容量である。
【００６３】
ノードＡの電位は上記の式１で決定され、またＮＭＯＳトランジスタＭ３とＮＭＯＳトランジスタＭ４とは交互に導通状態となる事から、ＮＭＯＳトランジスタＭ３を経由して電流が流れる事は無い。
【００６４】
さらに、参照電流Ｉｒｅｆは常に流れているので、ノードＡの電位は常に一定の電圧となる。なお、図２で出力信号ｒａｍｐが上昇に転じる瞬間に、ノードＡの電位ＶＡが一瞬低下するが、これはＮＭＯＳトランジスタＭ３のゲートがＨレベルからＬレベルに低下する為に、容量カップリングによって一瞬下がるものである。
【００６５】
よってＮＭＯＳトランジスタＭ１のゲート電位も、上記の式１で決る電圧値Ｖｇｓが常に印加されている。
以上説明したように、ノードＡの電位は常に固定であり、微小電流による充放電が行なわれない。
【００６６】
＜ＮＭＯＳトランジスタＭ１の導通または非導通の制御方法＞
次に、ＮＭＯＳトランジスタＭ１の導通または非導通の制御方法について説明する。
まず、ＮＭＯＳトランジスタＭ３が導通状態となり、ＮＭＯＳトランジスタＭ４が非導通状態となる事で、ＮＭＯＳトランジスタＭ１のソース電位がノードＡの電位と等しくなる。
すなわちＮＭＯＳトランジスタＭ１のゲート−ソース間電位Ｖｇｓは０Ｖとなり、ＮＭＯＳトランジスタＭ１は非導通状態となる。なお、この時もノードＡの電位は変動していない。
【００６７】
次に、ＮＭＯＳトランジスタＭ３が非導通状態となり、ＮＭＯＳトランジスタＭ４が導通状態となった後、ＮＭＯＳトランジスタＭ１に電流が流れ始めるまでには、ＮＭＯＳトランジスタＭ１のソース電位が０Ｖまで速やかに立ち下がる必要がある。この場合、Ｍ１のソース電位に充電されている電荷をＭ４で放電する事になるのだが、一例として、ＮＭＯＳトランジスタＭ１のソースの寄生容量が１ｐＦ、ＮＭＯＳトランジスタＭ４のＯＮ抵抗が１００Ωとすると、およそ９９％の放電が行なわれるまでの時間は、５×１ｐ×１００＝５００ｐ秒である。
【００６８】
＜従来技術との比較＞
これに対して、ノードＡの電位を接地電位ＧＮＤまで落として、ＮＭＯＳトランジスタＭ１を非導通にする従来技術のやり方では、ＮＭＯＳトランジスタＭ１が非導通状態から再び電流が流れるようにノードＡの電位が上昇するまでの時間ｔは、すなわちタイムラグｔは、ノードＡの寄生容量の両端電圧を前記式１で決定される電圧まで定電流で充電する時間とみなせる事から、ノードＡの寄生容量値Ｃを１ｐＦ、ノードＡの安定電位Ｖを１Ｖ、参照電流Ｉｒｅｆを１ｕＡと仮定すると、次の式３から、１ｕ秒の時間がかかる事がわかる。
ｔ＝ＣＶ／Ｉｒｅｆ  ・・・  （式３）
【００６９】
式３から、従来技術の方式で、このタイムラグｔをなるべく短縮するには、まず、参照電流Ｉｒｅｆを大きくする事が考えられる。しかしながら、この参照電流Ｉｒｅｆは、容量Ｃ３１と共に、発振周波数ｆを決定する要因のひとつである。
この発振周波数ｆは、充電電流をＩ、放電電流をαＩ（＝Ｉ１）、容量Ｃ３１の容量値をＣ、出力信号ｒａｍｐの波高値をＶとすると、次の式５で決定される。なお、この係数αは、充電電流Ｉを１とした場合の、充電電流と放電電流との比を表す係数である。
ｆ＝（１＋α）Ｉ／ＣＶ  ・・・  （式５）
ここで、参照電流Ｉｒｅｆと放電電流αＩとは比例関係にあるので、式５から発振周波数を一定としたままに参照電流Ｉｒｅｆを大きくするには、この参照電流Ｉｒｅｆを大きくすると共に、容量Ｃ３１の値を大きくしなければない。これは半導体集積回路のチップサイズの制約から、容量Ｃ３１を大きく出来る限界が決定され、参照電流Irefを大きくできる範囲の自由度は小さい。
従って、参照電流Ｉｒｅｆを大きくする事により、タイムラグｔを短縮することには、その出来る範囲に限りがあることがわかる。
【００７０】
次に、式３から、寄生容量値Ｃを小さくする事で、タイムラグｔをなるべく短縮することが考えられる。しかしながら、寄生容量値Ｃの支配的要因である、ＮＭＯＳトランジスタＭ１とＮＭＯＳトランジスタＭ２とのトランジスターサイズは、次の要因で決定されるため、寄生容量値Ｃを小さくするには限界がある。
【００７１】
次に、寄生容量値Ｃを小さくするには限界があることについて、説明する。
まず、出力信号ｒａｍｐの下限電圧においても、ＮＭＯＳトランジスタＭ１は、飽和領域で動作を行なうことが求められる。
この飽和領域の動作条件は、ＮＭＯＳトランジスタＭ１のドレイン−ソース間電位をＶｄｓとすると、次の式４で算出される。
Ｖｄｓ≧Ｖｇｓ−Ｖｔｈ  ・・・  （式４）
ここで、スレッショルド電圧Ｖｔｈは固定値である。より低いＶｄｓまでトランジスターを飽和領域で動作させるためには、ドレイン−ソース間電位Ｖｇｓを、スレッショルド電圧Ｖｔｈに近い電圧にする必要がある。ここでいうＮＭＯＳトランジスタＭ１のドレイン−ソース間電位Ｖｇｓは、ノードＡの電位そのものであり、上記の式１から、ＮＭＯＳトランジスタＭ２のＫ値と参照電流Ｉｒｅｆとによって決定される。
【００７２】
上記式１から、ＮＭＯＳトランジスタＭ２のＫ値を大きくする事で、ＮＭＯＳトランジスタＭ１のドレイン−ソース間電位Ｖｄｓを下げることが出来る。このＫ値を大きくするには、ゲート長Ｌの値を短くする事と、ゲート幅Ｗのを長くする事が考えられる。
ここで、ゲート長Ｌの長さを短くする事は、その製造プロセスの能力において限界があるため、短くかく出来る下限がある。従って、ゲート幅Ｗを長くする事により、Ｋ値を大きくすることとなってしまう。
しかしながら、ゲート幅Ｗを長くすることは、トランジスターサイズの増加を招きノードＡの寄生容量値が増加してしまうこととなる。
このことから、トランジスターサイズを縮小してノードＡの寄生容量Ｃを低減する事にも限界がある。従って、ノードＡの寄生容量Ｃを低減する事により、タイムラグｔを短縮することには、その出来る範囲に限りがあることがわかる。
【００７３】
以上より、従来技術の方式では、参照電流Ｉｒｅｆを大きくする事にも限界があり、また、寄生容量値Ｃを小さくする事にも限界があるために、式３のタイムラグｔを短縮することには、限界があることがわかる。
これに対して、本実施の形態では、Ｍ１のゲート電圧ノードＡの電位は、参照電流ＩｒｅｆとＮＭＯＳトランジスタＭ２のＫ値とで式１で決定される一定の電位に常に保たれ、Ｍ１のソース電位を比較的低抵抗のＭ４により急速に放電する事で、速やかにＮＭＯＳトランジスタＭ１のゲート−ソース間電圧ＶｇｓがＮＭＯＳトランジスタＭ２のゲート−ソース間電圧Ｖｇｓと等しくなり、ＮＭＯＳトランジスタＭ２との間でカレントミラー動作が行なえるようになり、容量Ｃ３１からの放電が始まるまでのタイムラグｔを短縮することが可能となる。
【００７４】
＜動作＞
次に、図２を用いて、図１に示す回路の動作について説明する。
まず、信号ｃｏｍｐｏｕｔがローレベルである場合には、インバータＩＮＶ１により信号ｃｏｍｐｏｕｔを反転したハイレベルがＮＭＯＳトランジスタＭ３のゲートに入力され、ＮＭＯＳトランジスタＭ３はオンとなる。
この時、同時に、信号ｃｏｍｐｏｕｔのローレベルが、ＮＭＯＳトランジスタＭ４のゲートに入力されており、このＮＭＯＳトランジスタＭ４はオフする。
よって、ＮＭＯＳトランジスタＭ３のドレインとソースは導通状態にされており、また、ＮＭＯＳトランジスタＭ４のドレインとソースは非導通状態にされている。
【００７５】
ＮＭＯＳトランジスタＭ４のドレインとソースは非導通状態にされているため、ＮＭＯＳトランジスタＭ１およびＮＭＯＳトランジスタＭ４からなる回路は、導通しない。従って、電流源回路Ｖ４２からの一定の電流は、容量Ｃ３１へ流れ、容量Ｃ３１に電荷が蓄積されて充電される。
【００７６】
この期間は、図２の期間Ｔ１であり、この期間Ｔ１において、信号ｃｏｍｐｏｕｔがローレベルであり、電位ＶＡは、式１を用いて説明したノードＡの電位は参照電流ＩｒｅｆとＮＭＯＳトランジスタＭ２のＫ値とで決定されるほぼ一定の電位に保たれている。
また、この期間Ｔ１において、容量Ｃ３１は電流源回路Ｖ４２からの一定の電流により時間とともに充電されるため、容量Ｃ３１に接続する出力端子ＯＵＴからの出力信号ｒａｍｐの電圧は、線形に上昇する。
【００７７】
次に、信号ｃｏｍｐｏｕｔがハイレベルになった場合には、インバータＩＮＶ１により信号ｃｏｍｐｏｕｔを反転したローレベルがＮＭＯＳトランジスタＭ３のゲートに入力され、ＮＭＯＳトランジスタＭ３はオフとなる。この時、同時に、信号ｃｏｍｐｏｕｔのハイレベルが、ＮＭＯＳトランジスタＭ４のゲートに入力され、ＮＭＯＳトランジスタＭ４はオンする。
よって、ＮＭＯＳトランジスタＭ３のドレインとソースは非導通状態にされており、また、ＮＭＯＳトランジスタＭ４のドレインとソースは導通状態となる。
【００７８】
ＮＭＯＳトランジスタＭ３が非導通となることで、ＮＭＯＳトランジスタＭ１のソースはノードＡから電気的に分離される。かつＮＭＯＳトランジスタＭ４が導通状態となることで、ＮＭＯＳトランジスタＭ１のソース電位は０Ｖまで急速に放電される。
このため、ＮＭＯＳトランジスタＭ１が導通し、ＮＭＯＳトランジスタＭ１およびＮＭＯＳトランジスタＭ４のドレインとソースを介して、容量Ｃ３１に蓄積された電荷が放電される。
【００７９】
この期間が図２の期間Ｔ２であり、この期間Ｔ２において、信号ｃｏｍｐｏｕｔがハイレベルになったことに応じてＮＭＯＳトランジスタＭ３が非導通、ＮＭＯＳトランジスタＭ４が導通しＮＭＯＳトランジスタＭ１のソース電位が０Ｖとなり、ＮＭＯＳトランジスタＭ２に電流が流れ始めることで、容量Ｃ３１からの放電が開始され、容量Ｃ３１に接続する出力端子ＯＵＴからの出力信号ｒａｍｐの電圧は、線形に下降する。
【００８０】
なお、図２の期間Ｔ２は、図５の期間Ｔ２と比較して、その期間の長さが短い。
図５の従来技術においては、期間Ｔ１から期間Ｔ２では、電位ＶＡは、ローレベル（電位０）からＮＭＯＳトランジスタＭ１のゲートの閾値電圧まで上昇して容量Ｃ３１からの放電が開始される。
これに対して、本実施の形態では、ノードＡの電位、すなわちＮＭＯＳトランジスタＭ２のゲート−ソース間電位Ｖｇｓが、参照電流ＩｒｅｆとＮＭＯＳトランジスタＭ２のＫ値とで式１で決定される一定の電位に保たれている。
従って、図５の本実施の形態では、期間Ｔ１から期間Ｔ２においては、図５の従来技術の期間Ｔ２と比較して、図２の、本実施の形態での期間Ｔ２は、その期間の長さが短い、つまり、タイムラグｔが短縮されている。
【００８１】
別の言い方をすると、図５の充放電回路４においては、ＮＭＯＳトランジスタＭ１のゲート電位を、ローレベルであるかハイレベルであるか制御することにより、容量Ｃ３１の充電と放電とを制御していたのに対して、図１に充放電回路４おいては、ＮＭＯＳトランジスタＭ１のゲート電位を一定とし、その一定の電位であるゲート電位に対するソースの電位を、ＮＭＯＳトランジスタＭ３とＮＭＯＳトランジスタＭ２とにより、同じであるかまたは低いかと制御することにより、容量Ｃ３１の充電と放電とを制御している。
このＮＭＯＳトランジスタＭ１の制御方法の違いにより、図１に充放電回路４おいては、放電開始信号の入力から実際に放電が開始されるまでのタイムラグを低減することが可能となる。
【００８２】
以降、図３を用いて説明したことと同様に、出力信号ｒａｍｐの電圧は線形に下降し、出力信号ｒａｍｐの電位であるＶＯＵＴの電圧が下降し、ＶＥ＝ＶＬよりも低い電圧になると、ＶＯＵＴ＜ＶＥとなるため、ＶＯＵＴは時間の経過と共に上昇する。
以降、三角波生成回路は、この期間Ｔ１から期間Ｔ３の動作を繰り返し、ＶＯＵＴつまり出力信号ｒａｍｐを三角波として生成する。
【００８３】
以上より、本実施の形態による三角波生成回路は、放電開始信号の入力から実際に放電が開始されるまでのタイムラグを低減することが可能となる。
【００８４】
なお、上記説明においては、三角波生成回路が生成する三角波のデューティ比を５０％とする場合について説明したが、これに限られるものではなく、三角波生成回路が生成する三角波のデューティ比は設計により決められる値であり、設計値として定めたデューティ比に応じて、電流源回路Ｖ４２、および、電流源回路Ｖ４１の出力電流が設定される。
また、三角波のデューティ比は設計値により、ＮＭＯＳトランジスタＭ１とＮＭＯＳトランジスタＭ２とのサイズの比、および、ＮＭＯＳトランジスタＭ４とＮＭＯＳトランジスタＭ５とのサイズの比とが、設定される。
なお、このＮＭＯＳトランジスタＭ１とＮＭＯＳトランジスタＭ２とのサイズの比、および、ＮＭＯＳトランジスタＭ４とＮＭＯＳトランジスタＭ５とのサイズの比とは、電流源回路Ｖ４２と電流源回路Ｖ４１との出力電流との比とによっても、設定される。
【００８５】
なお、実施の形態の説明である図１の回路において、例えば、図４のインバータ７３とインバータ７４との接続点から信号ｃｏｍｐｏｕｔを出力し、この信号ｃｏｍｐｏｕｔが図１のインバータＩＮＶ１を介してＮＭＯＳトランジスタＭ２のゲートに入力され、図１の信号ｃｏｍｐｏｕｔをＮＭＯＳトランジスタＭ４のゲートに入力されるようにしたが、このインバータＩＮＶ１は必ずしも必要ではなく、例えば、図４のインバータ７３とインバータ７４との接続点から信号ｃｏｍｐｏｕｔＡを出力し、この信号ｃｏｍｐｏｕｔＡが図１のＮＭＯＳトランジスタＭ４のゲートに入力されるようにし、また、図４のインバータ７４とインバータ７５との接続点から信号ｃｏｍｐｏｕｔＢを出力し、この信号ｃｏｍｐｏｕｔＢを図１のＮＭＯＳトランジスタＭ３のゲートに入力されるようにしてもよい。
【００８６】
また、逆に、図４のインバータ７４とインバータ７５との接続点から信号ｃｏｍｐｏｕｔを出力し、この信号ｃｏｍｐｏｕｔが図１のＮＭＯＳトランジスタＭ２のゲートに入力され、この信号ｃｏｍｐｏｕｔが図１のインバータＩＮＶ１を介してＮＭＯＳトランジスタＭ４のゲートに入力されるようにしてもよい。
つまり、ＮＭＯＳトランジスタＭ３のゲートに入力される信号と、ＮＭＯＳトランジスタＭ４のゲートに入力される信号とが、互いに反転していることが重要である。
【００８７】
なお、この三角波生成回路は、スイッチングレギュレータに適応されるものとして説明してが、これに限られるものではなく、任意の機器に適応可能である。
【００８８】
以上、この発明の実施形態を図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計等も含まれる。
【産業上の利用可能性】
【００８９】
本発明は、三角波生成回路に用いて好適である。
【図面の簡単な説明】
【００９０】
【図１】この発明の一実施形態による充放電回路の回路図である。
【図２】図１の充放電回路の動作図である。
【図３】従来の一実施形態による三角波生成回路の回路図である。
【図４】図３の三角波生成回路の一実施形態による回路図である。
【図５】図４の従来の一実施形態による充放電回路の回路図である。
【図６】図５の充放電回路の動作図である。
【符号の説明】
【００９１】
Ｃ３１  容量
ＩＮＶ１  インバータ
Ｍ１、Ｍ２、Ｍ３、Ｍ４、Ｍ５  ＮＭＯＳトランジスタ
Ｖ４１、Ｖ４２  電流源回路
１  三角波発生回路
２  電流源回路
３、３１  容量
４  充放電回路
５  基準電圧回路
６、６１  比較回路
７  スイッチ制御回路
８  第１のスイッチ回路
９  第２のスイッチ回路
１０  電源電圧端子
１１  接地電圧端子
２５、４３、４４、７２、８１、９２  ＮＭＯＳトランジスタ
７３、７４、７５  インバータ
【図１】
2008205901.tif 000003
【図２】
2008205901.tif 000004
【図３】
2008205901.tif 000005
【図４】
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【図５】
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【図６】
2008205901.tif 000008