(57)【要約】【課題】  ドレイン電流を増加させたｎ型電界効果トランジスタ、およびそのトランジスタの簡単かつ低コストな製造方法の提供。【解決手段】  窒化ケイ素質膜を具備してなるｎ型電界効果トランジスタであって、その窒化ケイ素質膜が、ポリシラザン化合物を含む塗布液を塗布し、焼成することによって形成されたものであるｎ型電界効果トランジスタ、およびその製造方法【選択図】  図１
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【特許請求の範囲】
【請求項１】
構造中に、ポリシラザン化合物を含んでなる塗布液を塗布し、それを焼成したことにより形成された窒化ケイ素質膜を具備してなることを特徴とする、ｎ型電界効果トランジスタ。
【請求項２】
前記ポリシラザン化合物がペルヒドロポリシラザンまたはその変性物である、請求項１に記載のｎ型電界効果トランジスタ。
【請求項３】
窒化ケイ素質膜の引っ張り強度が８００〜２０００Ｍｐａである、請求項１または２に記載のｎ型電界効果トランジスタ。
【請求項４】
基板上にポリシラザン化合物を含んでなる塗布液を塗布し、それを焼成することにより窒化ケイ素質膜を形成させることを特徴とする、構造中に窒化ケイ素質膜を具備してなるｎ型電界効果トランジスタの製造方法。
【請求項５】
焼成温度が６００℃以上１０００℃以下である、請求項４に記載のｎ型電界効果トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電界効果トランジスタを具備してなる半導体装置およびその製造方法に関するものである。さらに詳しくは、電界効果トランジスタの層間絶縁膜が、ポリシラザン化合物に由来する窒化ケイ素質膜からなるものである半導体装置、およびその製造方法に関するものである。
【背景技術】
【０００２】
昨今、電子回路の高集積化のニーズが高まり、より集積度の高い半導体装置が望まれている。そのような集積度の高い半導体装置に用いられるものとして、電界効果トランジスト(Field Effect Transistor)があり、そのひとつとしてＭＩＳ(Metal Insulator Semiconductor)ＦＥＴがある。
【０００３】
ＭＩＳＦＥＴは、一般に自由電子が電荷を運搬するｎ型と正孔が電荷を運搬するｐ型とに分類される。これらはいずれも、チャンネル形成領域、ゲート絶縁膜、ゲート電極、サイドウォールスペーサ、ソース領域、およびドレイン領域等を具備してなる構造を有しているのが一般的である。
【０００４】
このような構造を有するＭＩＳＦＥＴに対して、チャンネル形成領域に作用する応力によって、ＭＩＳＦＥＴのトランジスタの特性が影響を受けることが知られている。その応力はＭＩＳＦＥＴ製造時のプロセスに起因するものである。そして、特許文献１には、製造時の条件、特にプラズマＣＶＤ窒化膜の形成条件を調整することにより、ＭＩＳＦＥＴのトランジスタ特性を変化させることが開示されている。
【０００５】
一方、半導体装置の製造において、ポリシラザン化合物の塗布液を塗布し、焼成することによって窒化ケイ素質膜を形成させることが特許文献２などに開示されている。
【特許文献１】特開２００３−２７３２４０号公報
【特許文献２】特開平１０−１９４８７３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、従来のＭＩＳＦＥＴの製造プロセスは一般的にＣＶＤ法またはプラズマＣＶＤ法によるものであり、その製造条件の制御は容易ではなく、またコスト的にも不利であった。このため、簡単なプロセスで、かつ低コストでＭＩＳＦＥＴのトランジスタ特性を改良する方法が望まれていた。
【課題を解決するための手段】
【０００７】
本発明によるｎ型電界効果トランジスタは、構造中に、ポリシラザン化合物を含んでなる塗布液を塗布し、それを焼成したことにより形成された窒化ケイ素質膜を具備してなることを特徴とするものである。
【０００８】
また、本発明による、構造中に窒化ケイ素質膜を具備してなるｎ型電界効果トランジスタの製造方法は、基板上にポリシラザン化合物を含んでなる塗布液を塗布し、それを焼成することにより窒化ケイ素質膜を形成させることを特徴とするものである。
【発明の効果】
【０００９】
本発明によれば、ｎ型電界効果トランジスタのドレイン電流の増加、言い換えれば電流駆動能力の向上を図ることができる。また、従来行われていたＣＶＤ法による窒化ケイ素質膜の製造に比べて、簡単かつ低コストな製造方法が実現できる。
【発明を実施するための最良の形態】
【００１０】
本発明によるｎ型ＭＩＳＦＥＴ半導体装置の例は、図１に示すように、基板１、ｐ型ウエル領域２、ゲート絶縁膜３、チャンネル形成領域４、ゲート電極５、サイドウォールスペーサ６、シリサイド層７、ｎ型半導体領域８、９、および窒化ケイ素質膜１０からなる。図１に示す構造は本発明によるｎ型ＭＩＳＦＥＴの一つの例であって、その他の構造を用いることもできる。
【００１１】
このようなｎ型半導体装置は、窒化ケイ素質膜の部分を除き、任意の方法により形成させることができる。そのような製造方法は例えば特許文献１に記載されている。
【００１２】
一般に、窒化ケイ素質膜１０はＣＶＤ法により形成されているが、本発明によるｎ型ＭＩＳＦＥＴの窒化ケイ素質膜はポリシラザンを含む塗布液を塗布し、焼成することにより形成される。このようにして形成された窒化ケイ素膜は層間絶縁膜としても機能し得るものであり、一般的用いられるＣＶＤ法による窒化ケイ素質膜に比べて引っ張り応力が大きく、このためにチャンネル形成領域に歪みを発生させることができる。このとき発生する引っ張り応力は、例えば特許文献１に記載されているようなＣＶＤ法により形成される層間絶縁膜が有する引っ張り応力に比べると、同等かそれ以上であり、このため得られるＭＩＳＦＥＴをより高速化、低電力化が達成される。
【００１３】
本発明によるｎ型ＭＩＳＦＥＴおよびその製造方法をより具体的に説明すると以下の通りである。
【００１４】
まず、例えば単結晶シリコンからなる基板１の表面にｐ型ウエル領域２を形成させる。単一の基板上にｎ型ＭＩＳＦＥＴとｐ型ＭＩＳＦＥＴとを形成させることがあり、その場合にはｐ型ウエル領域に隣接する場所にｎ型ウエル領域を形成させ、その間にアイソレーション領域を形成させて、それぞれの半導体装置を構成させるのが一般的であるが、ここではｎ型ＭＩＳＦＥＴについてのみ説明する。
【００１５】
形成されたｐ型ウエル領域２の表面全体に、例えば熱処理により、酸化シリコン膜からなるゲート絶縁膜３を形成させる。さらにその表面にＣＶＤ法などにより例えば多結晶シリコン膜を形成させ、エッチング処理などによりパターンを形成させてゲート電極５を形成させる。
【００１６】
次にゲート電極５が形成されていない部分に、イオン打ち込み法などの方法によって不純物、例えばヒ素、をドープして、さらに加熱処理することによりｎ型半導体領域８を形成させる。
【００１７】
次いで基板表面全体にＣＶＤ法などにより、窒化シリコンまたは酸化シリコンを堆積させた後、ＲＩＥ（Reactive Ion Etching）法などにより選択的にエッチングして、ゲート電極５の側壁にサイドウォールスペーサ６を形成させる。
【００１８】
次いでサイドウォール６が形成されていない部分にイオン打ち込み法などの方法によって不純物、例えばヒ素、をドープして、さらに加熱処理することによりｎ型半導体領域９を形成させる。
【００１９】
次いで基板表面全体に金属膜をスパッタ法等により形成させ、さらに加熱処理して金属と半導体とを反応させてシリサイド層７ａおよび７ｂを形成させる。このシリサイド層は例えばサリサイド（Salicide: Self Aligned Silicide）技術により形成させることができる。
【００２０】
必要に応じて基板全面にCVD法等により酸化シリコン膜を絶縁膜として形成させた後、ポリシラザン化合物を含む塗布液を塗布し、焼成することにより窒化ケイ素質膜１０を形成させる。本発明による半導体装置では窒化ケイ素質膜は塗布により形成されるために、一般にゲート電極部の上部（突出部分）ではその他の部分に比較して相対的に膜厚が薄くなっている。このことにより、電極部の上部、言い換えればチャンネル形成領域上部の引っ張り応力がその他の部分に比較して弱くなり、チャンネル形成領域部分にかかる引っ張り応力が強くなる傾向がある。この結果、CVD法等により均一に形成された窒化ケイ素質膜を有するｎ型ＭＩＳＦＥＴに対して、高速化または低電力化の改良効果も大きくなる傾向にある。
【００２１】
窒化ケイ素質膜は、それ自体により層間絶縁膜とすることができるが、必要に応じて、さらに酸化ケイ素膜で被覆したうえで、さらなる層間絶縁膜で被覆することもできる。そして、一般に、その表面からシリサイド層７ｂまで貫通するソース・ドレイン用コンタクトホールが形成され、その内部に導電性プラグが埋め込まれ、また表見からシリサイド層７ａまで貫通するゲート用コンタクトホールが形成され、その内部に導電性プラグが埋め込まれる。ここで、各コンタクトホールは、窒化ケイ素質膜１０をエッチングストッパ膜として用いるＳＡＣ（Self Aligned Contacthole）技術により形成させることができる。
【００２２】
このように形成されたｎ型ＭＩＳＦＥＴは、各導電性プラグを回路に接続し、電圧を付加したときにチャンネル領域４に電流が発生するが、この電流が窒化ケイ素質膜に起因する引っ張り応力によって改善される。
【００２３】
本発明による半導体装置は、ポリシラザン化合物を含む塗布液を塗布し、焼成することにより形成された窒化ケイ素質膜を具備してなることを特徴とするものであり、その他の部分はいかなる方法で形成されたものであってもよい。前記した半導体装置の構成およびその製造方法は一例であって、それらに限定されるものではなく、また必要に応じて任意の構成要素を追加または除外することもできる。すなわち、一つの基板上にｎ型ＭＩＳＦＥＴとｐ型ＭＩＳＦＥＴとを形成させる場合には、前記したようにアイソレーション領域を形成させたり、それぞれの半導体要素を個別に加工するためにレジストなどによりマスクすることもできる。
【００２４】
本発明において重要な窒化ケイ素質膜の形成方法について詳細に説明すると以下の通りである。
【００２５】
本発明の半導体装置における窒化ケイ素質膜の形成に用いられるポリシラザン化合物は特に限定されないが、好ましくは、主として下記一般式（Ｉ）
【化１】
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で表される構造単位からなる骨格を有するペルヒドロポリシラザンまたはその変性物である。その数平均分子量は約１００〜５０，０００であることが好ましい。ペルヒドロポリシラザンには、鎖状、環状、あるいは分子内にこれら複数の構造を同時に有するものがあり、これら単独でもあるいは混合物でも利用できる。
【００２６】
上記ペルヒドロポリシラザンの製造方法は、任意の方法を選択することができる。一般に得られるペルヒドロポリシラザンは、種々の構造を有するポリマーの混合物であるが、基本的には分子内に鎖状部分と環状部分を含み、下記の化学式で表すことができる。
【化２】
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【００２７】
ペルヒドロポリシラザンの構造の一例を示すと下記の如くである。
【化３】
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【００２８】
また、本発明においては、ポリシラザン化合物として、上記のペルヒドロポリシラザンまたはその他のシラザン重合体をトリアルキルアミンの如き第３級アミン類、立体障害性の基を有する第２級アミン類、フォスフィン等の如き塩基性化合物を溶媒とするかまたはこれを非塩基性溶媒、例えば、炭化水素類に添加し−７８℃〜３００℃で加熱し脱水縮合反応を行わせることにより得られる数平均分子量２００〜５００，０００、好ましくは５００〜１００，０００の高重合体を用いることもできる。
【００２９】
更に、ペルヒドロポリシラザンの改質反応により得られる重合体で架橋結合−(ＮＨ)ｎ−（ｎ＝１または２）を有し、珪素原子に結合する窒素と珪素との原子比（Ｎ／Ｓｉ）が０．８以上で数平均分子量が好ましくは２００〜５００，０００、より好ましくは５００〜１００，０００の改質ポリシラザンを用いることもできる。この改質ポリシラザンは、アンモニアまたはヒドラジンを使用してポリシラザンの脱水素縮合反応を行わせることにより製造することができる。
【００３０】
本発明による半導体装置においては、層間絶縁膜を前記したようなポリシラザン化合物を含む塗布液を適当な半導体素子を形成させた後の基材に塗布した後、形成された塗膜を焼成することにより形成させる。すなわち、まず前記したようなポリシラザン化合物を基材に塗布する処理が行なわれる。該処理に当たっては、まず選択したポリシラザン化合物を有機溶媒に溶解し塗布液を調製する。この場合の有機溶媒としては、特に限定されるものではないが、好ましい具体例としては、次のものが挙げられる。
【００３１】
ベンゼン、トルエン、キシレン、エチルベンゼン、ジエチルベンゼン、トリメチルベンゼン、トリエチルベンゼン等の芳香族化合物；ｎ−ペンタン、ｉ−ペンタン、ｎ−ヘキサン、ｉ−ヘキサン、ｎ−ヘプタン、ｉ−ヘプタン、ｎ−オクタン、ｉ−オクタン、ｎ−ノナン、ｉ−ノナン、ｎ−デカン、ｉ−デカン等の飽和炭化水素化合物；エチルシクロヘキサン、メチルシクロヘキサン、シクロヘキサン、シクロヘキセン、ｐ−メンタン、デカヒドロナフタレン、ジペンテン；ジプロピルエーテル、ジブチルエーテル、ＭＴＢＥ（メチルターシャリーブチルエーテル）等のエーテル類；ＭＩＢＫ等のケトン類など。また、溶剤の蒸発速度の調整のため、適宜これらの溶媒を２種以上混合したものも使用できる。
【００３２】
前記塗布液において、必要に応じて適当な充填剤及び／または増量剤を加えることができる。充填剤の添加量はポリシラザン化合物１重量部に対し、好ましくは０．０５〜１０重量部の範囲であり、特に好ましい添加量は０．２〜３重量部の範囲である。塗布液には、更に必要に応じて各種顔料、レベリング剤、消泡剤、帯電防止剤、紫外線吸収剤、ｐＨ調整剤、分散剤、表面改質剤、可塑剤、乾燥促進剤、流れ止め剤、等を加えてもよい。ポリシラザン化合物溶解後の濃度は特に限定されるものではないが、通常５〜９５重量％、好ましくは１０〜９０重量％である。
【００３３】
調製された塗布液は、次に適当な半導体素子が形成された基板上に塗布される。基板への塗布は、１回でもよいし、２回以上繰り返し行ってもよい。塗布手段としては、通常の塗布方法、つまりスピンコート法、ディップ法、スプレー法、転写法などが用いられる。また、塗布前に基材の脱脂、洗浄等により清浄表面にしておくことで、上記ポリシラザン化合物の付着性能が向上する。
【００３４】
基板上に塗布されたポリシラザン塗布液は、一般に過剰の溶媒を除去するための乾燥を行った後、焼成される。焼成雰囲気は限定されないが、真空中、不活性雰囲気中、またはアンモニア雰囲気中で行うことが好ましい。また焼成は一般に５００〜１３００℃、好ましくは６００〜１，０００℃の温度で行なわれる。この場合、昇温速度の下限は一般に１０℃／分以上、好ましくは５０℃／分以上、より好ましくは２００℃／分以上である。ここで、昇温速度が大きいほど、形成される被膜に起因する引っ張り応力が大きくなり、製造されるＭＩＳＦＥＴの性能改良効果が顕著になる。このため、昇温速度は大きい方が一般に好ましいが、昇温のための加熱装置の限界などの理由で、一般に昇温速度は３０００℃／分以下で行われる。真空中で焼成を行う場合には、その真空度は一般に１Ｐａ以下、好ましくは０．５Ｐａ以下、０．０００１Ｐａ以上の範囲で選択される。真空中の焼成処理により、生成水分が迅速に系外に除去され、常圧下における焼成処理と比べて、低温でペルヒドロポリシラザン（変性物）塗膜がＳｉ−Ｎ結合を有する窒化珪素薄膜に変換される。また、不活性雰囲気中で焼成を行う場合には、不活性ガスとして、アルゴン、窒素、ヘリウムなどを用いることが好ましい。またアンモニア雰囲気中で行う場合のアンモニア分圧は、１００Ｐａ以上であることが好ましい。
【００３５】
焼成により形成される窒化ケイ素質膜の膜厚は目的とするｎ型電界効果トランジスタに求められる特性により変化するが、５０〜３００ｎｍであることが好ましく、１００〜２００ｎｍであることがより好ましい。
【００３６】
本発明において窒化ケイ素質膜は、チャンネル領域に引っ張り応力をもたらすが、その引っ張り応力は一般に５００ＭＰａ以上、特に１０００ＭＰａ以上である。このような大きな引っ張り応力がかかるためにｎ型ＭＩＳＦＥＴの性能は大きく変化し、本発明による半導体装置のドレイン電流は、一般的なＣＶＤ法により形成された層間絶縁膜を有するものに比較して１０〜１５％向上した。
【図面の簡単な説明】
【００３７】
【図１】本発明による半導体装置の模式断面図。
【符号の説明】
【００３８】
１  基板
２  ｐ型ウエル領域
３  ゲート絶縁膜
４  チャンネル形成領域
５  ゲート電極
６  サイドウォールスペーサ
７  シリサイド層
８、９  ｎ型半導体領域
１０  窒化ケイ素質膜
【図１】
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