(57)【要約】【課題】回路規模の大幅な増大を招かずに、早期に所望の周波数を有する信号を出力することができる位相同期ループ回路及び当該回路を備える信号発生装置を提供する。【解決手段】位相同期ループ回路１は、ＰＬＬ部１０と、ＰＬＬ部１０から出力される信号Ｓ１の周波数をＰＬＬ部１０の同調周波数帯域に高速に引き込むためのプリチューン信号Ｓ２６を生成するプリチューン信号生成部２０とを備えている。プリチューン信号生成部２０は、ＰＬＬ部１０から出力される信号Ｓ１の周波数をカウントするカウンタ２１、カウンタ２１でカウントされた信号Ｓ１の周波数とプリチューン周波数との誤差を示す誤差値が所定の閾値よりも小であるか否かを判定する誤差判定部２３、及び誤差判定部２３の判定によって誤差値が所定の閾値よりも小となるときのＰＬＬ部１０に与えられるプリチューン信号Ｓ２６を記憶するメモリ２５を備える。【選択図】図１
2008060688.tif 000002
【特許請求の範囲】
【請求項１】
制御信号を生成する制御信号生成部と、当該制御信号生成部から出力される制御信号に応じた周波数を有する信号を出力する発振器とを備える位相同期ループ回路において、
前記発振器から出力される信号の周波数を検出する検出部と、
前記検出部で検出された周波数と、前記発振器から出力される信号の周波数の初期値を規定する予備設定周波数との差を示す誤差値が所定値よりも小となるように、前記制御信号生成部で生成される制御信号を可変させる制御値を前記制御信号生成部に与える処理部と、
前記誤差値が前記所定値よりも小となるときの前記制御信号生成部に与えられる前記制御値を記憶する記憶部と
を備えることを特徴とする位相同期ループ回路。
【請求項２】
所定の周波数を有する周波数基準信号と前記発振器から出力される信号とを比較する比較部と、
前記比較部と前記制御信号生成部との間に設けられたスイッチ部と
を備えることを特徴とする請求項１記載の位相同期ループ回路。
【請求項３】
前記処理部は、前記記憶部に記憶させる前記制御値を生成する場合には、前記スイッチ部を開状態にすることを特徴とする請求項２記載の位相同期ループ回路。
【請求項４】
前記周波数基準信号を所定の分周比で分周する分周回路を備え、
前記検出部は、前記分周回路から出力される信号をゲート信号として前記発振器から出力される信号の周波数をカウントするカウンタを備えることを特徴とする請求項２又は請求項３記載の位相同期ループ回路。
【請求項５】
前記処理部は、位相同期ループとしての動作を開始させる場合には、前記記憶部に記憶された制御値を前記制御信号生成部に与えることを特徴とする請求項２記載の位相同期ループ回路。
【請求項６】
前記記憶部に記憶された制御値が前記制御信号生成部に与えられてから所定時間経過後に前記スイッチ部を閉状態にするタイマ部を備えることを特徴とする請求項５記載の位相同期ループ回路。
【請求項７】
前記制御信号生成部は、位相同期ループとしての動作中は、ループフィルタとして動作することを特徴とする請求項５又は請求項６記載の位相同期ループ回路。
【請求項８】
前記発振器から出力される信号を、より低い周波数の信号に変換する変換部と、
前記変換部で変換された信号から必要な周波数の信号のみを通過させて前記比較部に出力するフィルタ部と
を備えることを特徴とする請求項２から請求項７の何れか一項に記載の位相同期ループ回路。
【請求項９】
請求項１から請求項８の何れか一項に記載の位相同期ループ回路を備え、当該位相同期ループ回路から出力される信号を用いて所定の周波数を有する標準信号を発生することを特徴とする信号発生装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、位相同期ループ回路及び当該回路を備える信号発生装置に関する。
【背景技術】
【０００２】
信号発生装置は、内部又は外部の基準信号を元にして広周波数帯域の標準信号を発生する装置である。この信号発生装置の代表的なものとして、位相同期ループ回路（ＰＬＬ（Phase Locked Loop）回路）を備えるＰＬＬ周波数シンセサイザが挙げられる。近年においては、出力される信号の周波数を位相同期ループ回路の同調周波数帯域に高速に引き込むためのプリチューン回路を備える位相同期ループが開発されている。
【０００３】
図８は、従来の位相同期ループ回路の構成を示すブロック図である。図８に示す通り、従来の位相同期ループ回路１００は、発振器１０１、位相検出器１０２、ループフィルタ１０３、加算器１０４、電圧制御発振器（以下ＶＣＯという）１０５、及びプリチューン回路１０６を備える。発振器１０１の出力信号は位相検出器１０２の一方の入力端子に入力されており、位相検出器１０２の出力信号はループフィルタ１０３を介して加算器１０４の一方の入力端子に入力されている。加算器１０４の出力信号は、ＶＣＯ１０５に制御信号として入力されている。ＶＣＯ１０５の出力信号は、外部に出力されるとともに、位相検出器１０２の他方の入力端子及びプリチューン回路１０６を介して加算器１０４の他方の入力端子に入力されている。
【０００４】
図９は、図８中のプリチューン回路１０６の構成を示すブロック図である。尚、図９において、図８に示すブロックと同一のものには同一の符号を付している。図９に示す通り、プリチューン回路１０６は、カウンタ１１１、基準周波数源１１２、レシプロカルカウント方式の基準カウンタ１１３、及びコンパレータ１１４を備えている。カウンタ１１１は、ＶＣＯ１０５の出力信号の周波数をクロックとしてカウントアップし、一定数をカウントする毎に分周パルスＰ１０１を出力する。基準周波数源１１２は、所定周波数の基準パルスＰ１００を出力する。
【０００５】
基準カウンタ１１３は、カウンタ１１１から出力される分周パルスＰ１０１と基準周波数源１１２から出力される基準パルスＰ１００とを入力とし、カウンタ１１１から分周パルスＰ１０１が出力されている間に基準周波数源１１２の基準パルスＰ１００をカウントし、そのカウントデータを出力する。コンパレータ１１４は、基準カウンタ１１３から出力されるカウントデータと設定端子Ｔ１０１を介して入力される周波数設定値とを比較し、カウントデータで示される周波数が周波数設定値に対して所定周波数よりも離れている場合には、スイッチ１０８を駆動する制御パルスを出力する。尚、スイッチ１０８の一端は電流源１０７に接続されており、スイッチ１０８の他端はＶＣＯ１０５とコンデンサ１０９との接続点に接続されている。
【０００６】
上記構成において、ＶＣＯ１０５から信号が出力されると、この信号は外部に出力されるとともに、位相検出器１０２の他方の入力端子及びプリチューン回路１０６に入力される。ＶＣＯ１０５の出力信号がプリチューン回路１０６に入力されると、カウンタ１１１でカウントされて一定数をカウントする毎に分周パルスＰ１０１が基準カウンタ１１３に出力される。分周パルスＰ１０１が入力されると、基準カウンタ１１３は基準周波数源１１２から出力される基準パルスＰ１００をカウントし、そのカウントデータを出力する。
【０００７】
コンパレータ１１４は、基準カウンタ１１３のカウントデータで示される周波数と設定端子Ｔ１０１を介して入力される周波数設定値とを比較し、カウントデータで示される周波数が周波数設定値に対して所定周波数よりも離れている場合には、スイッチ１０８を駆動する制御パルスを出力する。スイッチ１０８が駆動されてオン状態になると、ＶＣＯ１０５の制御電圧が上昇し、これによりＶＣＯ１０５の出力信号の周波数も高くなる。ＶＣＯ１０５の出力信号の周波数が予め設定された周波数帯域内に入るまでプリチューン回路１０６が以上の動作を繰り返すことにより、位相同期ループ回路１００から出力される信号の周波数が位相同期ループ回路１００の同調周波数帯域に高速に引き込まれることになる。尚、以上説明した従来の位相同期ループ回路の詳細については、以下の特許文献を参照されたい。
【特許文献１】特開２００４−１５８９４０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ところで、上述した従来の位相同期ループ回路１００が備えるプリチューン回路１０６では、カウンタ１１１から分周パルスＰ１０１が出力されたときに、基準周波数源１１２から出力される基準パルスＰ１００を基準カウンタ１１３でカウントしている。このため、カウンタ１１１から出力される分周パルスＰ１０１よりも高い周波数の基準パルスＰ１００を出力する基準周波数１１２が必要になり、また周波数の安定のためには更に水晶発振器の発振周波数を基準とした位相同期ループ回路を設ける必要もあり、回路規模が大きくなることが予想される。
【０００９】
また、従来のプリチューン回路１０６では、位相同期ループ回路１００から出力される信号の周波数が、設定された周波数帯域内に入るまでにカウント及びスイッチ１０８の制御が繰り返される。このため、、位相同期ループ回路１００から出力される信号の周波数を目的とする周波数に収束させて移動同期が得られるまでに時間が掛かるという問題があった。
【００１０】
本発明は上記事情に鑑みてなされたものであり、回路規模の大幅な増大を招かずに、早期に所望の周波数を有する信号を出力することができる位相同期ループ回路及び当該回路を備える信号発生装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記課題を解決するために、本発明の位相同期ループ回路は、制御信号（Ｓ１２）を生成する制御信号生成部（１４）と、当該制御信号生成部から出力される制御信号に応じた周波数を有する信号（Ｓ１）を出力する発振器（１５）とを備える位相同期ループ回路（１、２）において、前記発振器から出力される信号の周波数を検出する検出部（２１、２２、２３）と、前記検出部で検出された周波数と、前記発振器から出力される信号の周波数の初期値を規定する予備設定周波数（Ｆｐ）との差を示す誤差値（ΔＦ）が所定値（ΔＦｔ）よりも小となるように、前記制御信号生成部で生成される制御信号を可変させる制御値（Ｓ２６）を前記制御信号生成部に与える処理部（２３、２４）と、前記誤差値が前記所定値よりも小となるときの前記制御信号生成部に与えられる前記制御値を記憶する記憶部（２５）とを備えることを特徴としている。
この発明によると、発振器から出力される信号の周波数が検出部で検出され、検出された周波数と予備設定周波数との差を示す誤差値が求められ、この誤差値が所定値よりも小さくなるように制御信号生成部に与えられる制御値が可変され、上記の誤差値が所定値よりも小さくなるときの制御値が記憶部に記憶される。
また、本発明の位相同期ループ回路は、所定の周波数を有する周波数基準信号（Ｓ０）と前記発振器から出力される信号とを比較する比較部（１２）と、前記比較部と前記制御信号生成部との間に設けられたスイッチ部（１３）とを備えることを特徴としている。
また、本発明の位相同期ループ回路は、前記処理部が、前記記憶部に記憶させる前記制御値を生成する場合には、前記スイッチ部を開状態にすることを特徴としている。
また、本発明の位相同期ループ回路は、前記周波数基準信号を所定の分周比で分周する分周回路（１１）を備え、前記検出部は、前記分周回路から出力される信号をゲート信号として前記発振器から出力される信号の周波数をカウントするカウンタ（２１）を備えることを特徴としている。
また、本発明の位相同期ループ回路は、前記処理部が、位相同期ループとしての動作を開始させる場合には、前記記憶部に記憶された制御値を前記制御信号生成部に与えることを特徴としている。
また、本発明の位相同期ループ回路は、前記記憶部に記憶された制御値が前記制御信号生成部に与えられてから所定時間経過後に前記スイッチ部を閉状態にするタイマ部（１７）を備えることを特徴としている。
また、本発明の位相同期ループ回路は、前記制御信号生成部が、位相同期ループとしての動作中は、ループフィルタとして動作することを特徴としている。
更に、本発明の位相同期ループ回路は、前記発振器から出力される信号を、より低い周波数の信号に変換する変換部（４１）と、前記変換部で変換された信号から必要な周波数の信号のみを通過させて前記比較部に出力するフィルタ部（４２）とを備えることを特徴としている。
本発明の信号発生装置は、上記の何れかに記載の位相同期ループ回路を備え、当該位相同期ループ回路から出力される信号（Ｓ１）を用いて所定の周波数を有する標準信号を発生することを特徴としている。
【発明の効果】
【００１２】
本発明によれば、発振器から出力される信号の周波数を検出部で検出し、検出された周波数と予備設定周波数との差を示す誤差値を求めて、この誤差値が所定値よりも小さくなるように制御信号生成部に与える制御値を可変させ、上記の誤差値が所定値よりも小さくなるときの制御値を記憶部に記憶している。そして、位相同期ループとしての動作を開始させる場合には、記憶部に記憶された制御値を制御信号生成部に与えているため、極めて短い時間で制御型発振器から出力される信号の周波数を所望の周波数にすることができるという効果がある。
また、周波数基準信号を分周回路で分周した信号をゲート信号として用いて発振器から出力される信号の周波数を検出しているため、ゲート信号を生成するために別途発振器等を内蔵する必要がなく、回路規模及びコストを低減することができるという効果がある。
また、発振器から出力される信号の周波数を検出する検出部を備えているため、記憶部に制御値を記憶させる際に外部に周波数カウンタを用意する必要はない。このため、位相同期ループ回路を備える信号発生装置を製造する際に設備負担が軽減されるとともに、信号発生装置を開梱せずに制御値を求めることもできる。
更に、発振器から出力される信号を、より低い周波数の信号に変換し、変換した信号から必要な周波数の信号のみを通過させて比較部に出力しているため、回路規模の大幅な増大を招かずに、発振器から出力される信号の周波数をより高精度に制御することができるという効果がある。
【発明を実施するための最良の形態】
【００１３】
以下、図面を参照して本発明の一実施形態による位相同期ループ回路及び信号発生装置について詳細に説明する。図１は、本発明の一実施形態による位相同期ループ回路の要部構成を示すブロック図である。尚、図１に示す位相同期ループ回路１は、例えばＰＬＬ周波数シンセサイザ等の信号発生装置に設けられている。図１に示す通り、本実施形態の位相同期ループ回路１は、入力される周波数基準信号Ｓ０と周波数及び位相が一致した信号Ｓ１を出力するＰＬＬ部１０と、ＰＬＬ部１０から出力される信号Ｓ１の周波数をＰＬＬ部１０の同調周波数帯域に高速に引き込むためのプリチューン信号を生成するプリチューン信号生成部２０とを備えている。尚、周波数基準信号Ｓ０の周波数は、例えば１ＧＨｚである。
【００１４】
ＰＬＬ部１０は、分周回路１１、位相周波数比較器１２（比較部）、スイッチ１３（スイッチ部）、周波数制御信号生成回路１４（制御信号生成部）、制御型発振器１５（発振器）、ディジタル／アナログ変換器（以下、Ｄ／Ａ変換器という）１６、及びタイマ１７（タイマ部）を備える。分周回路１１は、外部から入力される分周設定信号Ｓ２で指定される分周比で周波数基準信号Ｓ０を分周する。位相周波数比較器１２は、分周回路１１から出力される信号Ｓ１１と制御型発振器１５から出力される信号Ｓ１との周波数及び位相を比較し、その比較結果を示す信号を出力する。スイッチ１３は、位相周波数比較器１２の出力端と周波数制御信号生成回路１４の一方の入力端とに接続されており、プリチューン信号生成部２０から出力されるプリチューンスイッチ制御信号Ｓ２７に応じて、これらの間を開状態又は閉状態にする。
【００１５】
周波数制御信号生成回路１４は、位相周波数比較器１２から出力されてスイッチ１３を介した信号Ｓ１１とＤ／Ａ変換器１６から出力される信号Ｓ１３とを元に、制御型発振器１５から出力される信号Ｓ１の周波数を調整するための周波数調整信号Ｓ１２（制御信号）を出力する。制御型発振器１５は、周波数制御信号生成回路１４から出力される周波数調整信号Ｓ１２に応じた周波数を有する信号Ｓ１を出力する。ここで、制御型発振器１５は、入力される電圧値に応じて周波数を制御するもの、及び入力される電流値に応じて周波数を制御するものの何れであってもよく、また、周波数調整信号Ｓ１２は制御型発振器１５に合わせて電圧又は電流とすれば良い。尚、制御型発振器１５から出力される信号Ｓ１は外部に出力されるとともに位相周波数比較器１２にフィードバックされ、更にプリチューン信号生成部２０に入力される。
【００１６】
Ｄ／Ａ変換器１６は、プリチューン信号生成部２０からのプリチューン信号Ｓ２６とロード信号Ｓ２４とを入力とし、プリチューン信号生成部２０からロード信号Ｓ２４が出力された時点でプリチューン信号Ｓ２６を取り込み、このプリチューン信号Ｓ２６をアナログ信号に変換して信号Ｓ１３として周波数制御信号生成回路１４に出力する。タイマ１７は、プリチューン信号生成部２０からのロード信号Ｓ２４を入力とし、プリチューン信号生成部２０からロード信号Ｓ２４が出力された時点で所定時間だけ計時し、計時を終えるとその旨を示すタイマステータス信号Ｓ１４をプリチューン信号生成部２０に出力する。
【００１７】
プリチューン信号生成部２０は、カウンタ２１（検出部）、カウンタ値レジスタ２２（検出部）、誤差判定部２３（検出部、処理部）、処理部２４、メモリ２５（記憶部）、Ｄ／Ａ値レジスタ２６、及び論理和回路２７を備える。カウンタ２１は、カウンタ２１のカウント動作をイネーブルとするカウンタイネーブル設定信号Ｓ３と、ＰＬＬ部１０の分周回路１１から出力される信号Ｓ１１及び制御型発振器１５から出力される信号Ｓ１とを入力としており、カウンタイネーブル設定信号Ｓ３がイネーブルである場合に、分周回路１１から出力される信号Ｓ１１をゲート信号として制御型発振器１５から出力される信号Ｓ１をカウントする。尚、カウンタ２１は、分周回路１１から出力される信号Ｓ１１が立ち下がる度にカウント終了信号Ｓ２２を出力する。カウンタ値レジスタ２２は、カウンタ２１のカウンタ値Ｓ２１とカウント終了信号Ｓ２２とを入力としており、カウント終了信号Ｓ２２が入力した時点でカウンタ値Ｓ２１を取り込んで一時的に保持する。
【００１８】
誤差判定部２３は、外部から誤差計算命令信号Ｓ４が入力された場合に、ＰＬＬ部１０から出力される信号Ｓ１の周波数Ｆｏと外部から入力されるプリチューン周波数Ｆｐ（予備設定周波数）との差を示す誤差値ΔＦを求め、この誤差値ΔＦが予め設定された閾値ΔＦｔ以上であるか否かを判定する。この誤差判定部２３には、カウンタ値レジスタ２２に保持されたカウンタ値Ｓ２３及びカウンタ２１から出力されるカウント終了信号Ｓ２２、並びに、外部から入力される分周設定信号Ｓ２、誤差計算命令信号Ｓ４、カウンタ値を周波数に変換する変換係数Ｋを示す変換係数信号Ｓ５、閾値ΔＦｔを示す閾値信号Ｓ６、及びプリチューン周波数Ｆｐを示すプリチューン周波数信号Ｓ７が入力されており、具体的には以下の手順で上記の誤差値ΔＦを求める。尚、上記の変換係数Ｋを用いて周波数をカウンタ値に変換することも可能である。
【００１９】
まず、誤差判定部２３は、誤差計算信号Ｓ４が入力されている場合に、カウンタ２１からのカウント終了信号Ｓ２２が入力した時点でカウンタ値レジスタ２２に保持されているカウンタ値Ｓ２３を取り込む。次に、変換係数信号Ｓ５で示される変換係数Ｋを用いて取り込んだカウンタ値を周波数に変換し、この周波数に分周設定信号Ｓ２で指定される分周比の逆数を乗算してＰＬＬ部１０から出力される信号Ｓ１の周波数Ｆｏを求める（検出する）。次いで、求めた周波数Ｆｏとプリチューン周波数信号Ｓ７で示されるプリチューン周波数Ｆｐとの差を算出して誤差値ΔＦ＝｜Ｆｏ−Ｆｐ｜を求める。そして、誤差値ΔＦが閾値信号Ｓ６で示される閾値ΔＦｔ以上であるか否かを判定する。
【００２０】
処理部２４は、Ｄ／Ａ値レジスタ１６に保持させるデータ（プリチューン信号Ｓ２６）を決定する処理、誤差判定部２３の判定結果に基づいてメモリ２５にデータを記憶させる処理、ＰＬＬ回路部１０に設けられたスイッチ１３の開閉処理、Ｄ／Ａ値レジスタ２６からプリチューン信号Ｓ１６を取り込ませる処理、及びタイマ１７の計時を開始させる処理を行う。メモリ２５は、処理部２４の制御の下で、上記の誤差値ΔＦが閾値ΔＦｔよりも小さくなるときのＤ／Ａ値レジスタ２６に保持されているデータ（プリチューン信号Ｓ２６）を、外部から入力されるプリチューン周波数信号Ｓ７で示されるプリチューン周波数Ｆｐと関連付けて記憶する。
【００２１】
Ｄ／Ａ値レジスタ２６は、処理部２４に決定されたデータ（ＰＬＬ部１０のＤ／Ａ変換器１６に与えるプリチューン信号Ｓ２６）を保持する。論理和回路２７は、処理部２４から出力される割り込み信号Ｓ２５とＰＬＬ部１０のタイマ１７から出力されるタイマステータス信号Ｓ１４との論理和を演算し、その演算結果をプリチューンスイッチ制御信号Ｓ２７としてＰＬＬ部１０のスイッチ１３に出力する。
【００２２】
ここで、ＰＬＬ部１０に設けられる周波数制御信号生成回路１４の内部構成について説明する。図２は、ＰＬＬ部１０に設けられる周波数制御信号生成回路１４の内部構成の一例を示す図である。尚、図２において、図１に示した構成と同一の構成については同一の符号を付してある。図２に示す通り、周波数制御信号生成回路１４は、抵抗３１、オペアンプ３２、抵抗３３、コンデンサ３４、及び切替回路３５を備えている。オペアンプ３２の負入力端とスイッチ１３との間には抵抗３１が接続されており、オペアンプ３２の正入力端は接地されている。尚、位相周波数比較器１２の種類（例えば、チャージポンプ型）によっては、オペアンプ３２の正入力端をある固定の電圧としても良い。また、オペアンプ３２の出力端と負入力端との間には、抵抗３３とコンデンサ３４とが直列接続されている。以上の抵抗３１、オペアンプ３２、抵抗３３、及びコンデンサ３４からなる回路によってループフィルタが構成されている。
【００２３】
切替回路３５は、オペアンプ３２の出力端と負入力端との間に、抵抗３３及びコンデンサ３４からなる回路に対して並列接続された、抵抗３６とスイッチ３７とが直列接続された回路と、スイッチ３７とＤ／Ａ変換器１６との間に接続されたスイッチ３８及び抵抗３９が直列接続された回路とを備えている。スイッチ３７，３８は、論理和回路２７から出力されるプリチューンスイッチ制御信号Ｓ２７により開閉が制御される。つまり、スイッチ３７，３８は、論理和回路２７からプリチューンスイッチ制御信号Ｓ２７が出力されている場合には閉状態になり、プリチューンスイッチ制御信号Ｓ２７が出力されていない場合には開状態になる。
【００２４】
スイッチ３７，３８が開状態である場合には、上述の通り、抵抗３１、オペアンプ３２、抵抗３３、及びコンデンサ３４からなる回路によって、周波数制御信号生成回路１４はループフィルタとして動作する。これに対し、スイッチ３７，３８が閉状態である場合には、周波数制御信号生成回路１４は、反転増幅器として動作する。スイッチ３７，３８が閉状態にあると、Ｄ／Ａ変換器１６から出力される信号Ｓ１３に応じてコンデンサ３４の充電が行われる（収束値は抵抗３９と抵抗３６との比で決まる）ため、Ｄ／Ａ変換器１６からの信号によって、周波数調整信号Ｓ１２を可変することができる。尚、周波数制御信号生成回路１４がループフィルタとして動作する場合には、Ｄ／Ａ変換器１６は、周波数制御信号生成回路１４から電気的に切り離される。このため、Ｄ／Ａ変換器１６から出力される信号Ｓ１３に重畳されるノイズがＰＬＬ部１０から出力される信号Ｓ１に悪影響を与えることはない。
【００２５】
次に、本実施形態の位相同期ループ回路１の動作について説明する。ここで、本実施形態の位相同期ループ回路１の動作は、ＰＬＬ部１０のＤ／Ａ変換器１６に与えるプリチューン信号Ｓ１６の初期値を求める第１動作と、入力される周波数基準信号Ｓ０と周波数及び位相が一致した信号Ｓ１をＰＬＬ部１０で生成する第２動作とに大別することができる。以下、第１動作及び第２動作について順に説明する。
【００２６】
〈第１動作〉
図３は位相同期ループ回路１の第１動作を示すフローチャートであり、図４は位相同期ループ回路１の第１動作時における各部の信号波形を示すタイミングチャートである。尚、ＰＬＬ部１０には、外部から所定の周波数（例えば、１ＧＨｚ）を有する周波数基準信号Ｓ０と分周設定信号Ｓ２が入力されており、周波数基準信号Ｓ０は分周回路１１で分周設定信号Ｓ２で指定される分周比で分周されているとする。
【００２７】
位相同期ループ回路１の第１動作が開始されると、まずプリチューン信号生成部２０に設けられた処理部２４から割り込み信号Ｓ２５が出力される。この割り込み信号Ｓ２５は、論理和回路２７を介してプリチューンスイッチ制御信号Ｓ２７としてＰＬＬ部１０に出力される。これにより、ＰＬＬ部１０に設けられたスイッチ１３が開状態になる（ステップＳＴ１１）。尚、図２に示す周波数制御信号生成回路１４に設けられるスイッチ３８，３９は、プリチューンスイッチ制御信号Ｓ２７が出力されると閉状態になり、これにより周波数制御信号生成回路１４は反転増幅器として動作する。また、第１動作中においては、処理部２４から常時割り込み信号Ｓ２５が出力されており、図４に示す通り、プリチューンスイッチ制御信号Ｓ２７は、常時Ｈ（ハイ）状態になっている。
【００２８】
次に、処理部２４は、外部から入力されるプリチューン周波数信号Ｓ７で示されるプリチューン周波数Ｆｐに関連付けて記憶されているデータ（デフォルトデータ）を読み出し（ステップＳＴ１２）、読み出したデータをＤ／Ａ値レジスタ２６に設定する（ステップＳＴ１３）。次いで、処理部２４は、ロード信号Ｓ２４を出力してＤ／Ａ値レジスタ２６に設定されたデータ（プリチューン信号Ｓ２６）をＰＬＬ部１０のＤ／Ａ変換器１６に取り込ませる（ステップＳＴ１４）。Ｄ／Ａ変換器１６は、取り込んだデータをアナログ信号に変換して信号Ｓ１３として出力する。
【００２９】
Ｄ／Ａ変換器１６からの信号Ｓ１３が入力されると、周波数制御信号生成回路１４に設けられたコンデンサ３４（図２参照）が充電される。これにより、設定された増幅率に応じた周波数調整信号Ｓ１２が周波数制御信号生成回路１４から出力される（ステップＳＴ１５）。そして、制御型発振器１５からは、周波数調整信号Ｓ１２に応じた周波数を有する信号Ｓ１が出力される（ステップＳＴ１６）。
【００３０】
次に、外部から入力されるカウンタイネーブル信号Ｓ３がイネーブルとされる（ステップＳＴ１７）。これにより、カウンタ２１は、分周回路１１から出力される信号Ｓ１１をゲート信号として制御型発振器１５から出力される信号Ｓ１のカウントを開始する（ステップＳＴ１８）。ここで、図４に示す通り、分周回路１１から出力される信号Ｓ１１は、制御型発振器１５から出力される信号Ｓ１よりも周期が長く、カウンタ２１はこの信号Ｓ１１をゲート信号として信号Ｓ１をカウントする。また、図４を参照すると、信号Ｓ１１がＨ（ハイ）状態にある間は、信号Ｓ１が入力される度にカウンタ２１のカウンタ値Ｓ２１が上昇し、信号Ｓ１１がＬ（ロー）状態にある間は、カウンタ２１のカウンタ値Ｓ２１が維持されることが分かる。
【００３１】
信号Ｓ１のカウント中に信号Ｓ１１が立ち下がると、カウンタ２１はカウント終了信号Ｓ２２をカウンタ値レジスタ２２及び誤差判定部２３に出力する。カウンタ値レジスタ２２は、カウンタ２１からのカウント終了信号Ｓ２２が入力される度に、カウンタ２１のカウンタ値Ｓ２１を取り込んで一時的に保持する（ステップＳＴ１９）。次に、誤差判定部２３は、誤差計算信号Ｓ４が入力されてから、カウンタ２１から出力されるカウント終了信号Ｓ２２を２回以上受け取ったか否かを判断する（ステップＳＴ２０）。尚、誤差計算信号Ｓ４は、カウンタイネーブル信号Ｓ３がイネーブルにされると同時、又はカウンタイネーブル信号Ｓ３がイネーブルにされてから所定時間経過後に誤差判定部２３に入力される。ステップＳＴ２０の判断結果が「ＮＯ」である場合には、ステップＳＴ１８に戻る。
【００３２】
これに対し、ステップＳＴ２０の判断結果が「ＹＥＳ」である場合には、誤差判定部２３は、制御型発振器１５から出力される信号Ｓ１の周波数Ｆｏを求める（検出する）（ステップＳＴ２１）。具体的には、まず、誤差判定部２３は、カウンタ２１からのカウント終了信号Ｓ２２が２回以上入力した時点でカウンタ値レジスタ２２に保持されているカウンタ値Ｓ２３を取り込む。次に、変換係数信号Ｓ５で示される変換係数Ｋを用いて取り込んだカウンタ値を周波数に変換し、この周波数に分周設定信号Ｓ２で指定される分周比の逆数を乗算してＰＬＬ部１０から出力される信号Ｓ１の周波数Ｆｏを求める。
【００３３】
次いで、誤差判定部２３は、ステップＳＴ２１で求めた周波数Ｆｏと外部から入力されるプリチューン周波数信号Ｓ７で示されるプリチューン周波数Ｆｐとの差を算出して誤差値ΔＦ＝｜Ｆｏ−Ｆｐ｜を求める（ステップＳＴ２２）。そして、求めた誤差値ΔＦが外部から入力される閾値信号Ｓ６で示される閾値ΔＦｔ以上であるか否かを判定する（ステップＳＴ２３）。
【００３４】
ステップＳＴ２３の判断結果が「ＹＥＳ」である場合には、誤差判定部２３は、外部から入力される変換係数信号Ｓ５で示される変換係数Ｋを用いて、ステップＳＴ２２で求めた誤差値ΔＦをカウンタ値に変換するとともに、Ｄ／Ａ値レジスタ２６に保持されているデータを読み出す。そして、読み出したデータから変換したカウンタ値を減算する（ステップＳＴ２４）。
【００３５】
次に、誤差判定部２３は、ステップＳＴ２４で得られた値を処理部２４に渡し（ステップＳＴ２５）、処理部２４は、誤差判定部２３から渡された値をＤ／Ａ値レジスタ２６に設定する（ステップＳＴ２６）。以上の処理を終えると、処理部２４は、ロード信号Ｓ２４を出力してＤ／Ａ値レジスタ２６に設定されたデータ（プリチューン信号Ｓ２６）をＰＬＬ部１０のＤ／Ａ変換器１６に取り込ませる（ステップＳＴ１４）。Ｄ／Ａ変換器１６は、取り込んだデータをアナログ信号に変換して信号Ｓ１３として出力し、この信号Ｓ１３に応じた周波数調整信号Ｓ１２が周波数制御信号生成回路１４から出力される（ステップＳＴ１５）。そして、制御型発振器１５からは、周波数調整信号Ｓ１２に応じた周波数を有する信号Ｓ１が出力される（ステップＳＴ１６）。
【００３６】
上記のステップＳＴ１４において、処理部２４がロード信号Ｓ２４を出力することにより、Ｄ／Ａ値レジスタ２６に新たに設定されたデータ（新たなプリチューン信号Ｓ２６）がＰＬＬ部１０に入力され、これにより、図４に示す通り、制御型発振器１５から出力される信号Ｓ１の周波数Ｆｏがプリチューン周波数Ｆｐに近づく。そして、ステップＳＴ２３の判断結果が「ＮＯ」になった場合、つまり誤差値ΔＦが閾値ΔＦｔよりも小になった場合には、処理部２４はＤ／Ａ値レジスタ２６に設定されているデータを、外部から入力されるプリチューン周波数信号Ｓ７で示されるプリチューン周波数Ｆｐと関連付けてメモリ２５に保存する（ステップＳＴ２７）。以上の処理によって、ＰＬＬ部１０のＤ／Ａ変換器１６に与えるプリチューン信号Ｓ１６の初期値が求められる。
【００３７】
〈第２動作〉
図５は位相同期ループ回路１の第２動作を示すフローチャートであり、図６は位相同期ループ回路１の第２動作時における各部の信号波形を示すタイミングチャートである。位相同期ループ回路１の第２動作が開始されると、まずＰＬＬ部１０から出力される信号Ｓ１の周波数Ｆｏを決定する処理が行われる（ステップＳＴ３１）。この処理では、例えば、位相同期ループ回路１が設けられている信号発生装置の操作部（不図示）を操作してユーザが信号Ｓ１の周波数Ｆｏを入力すると、ＰＬＬ部１０に入力される周波数基準信号Ｓ０の周波数を決定する処理が行われる。尚、ここでは、周波数基準信号Ｓ０の周波数が、例えば、１ＧＨｚであるとする。
【００３８】
次に、ステップＳＴ３１で決定された周波数Ｆｏに対応するプリチューン周波数Ｆｐを処理部２４に設定する処理が行われる（ステップＳＴ３２）。具体的には、位相同期ループ回路１が設けられている信号発生装置の制御装置（不図示）が、入力された信号Ｓ１の周波数Ｆｏに応じたプリチューン周波数Ｆｐを求め、このプリチューン周波数Ｆｐを示すプリチューン周波数信号Ｓ７をプリチューン信号生成部２０の処理部２４に出力することにより、プリチューン周波数Ｆｐが処理部２４に設定される。尚、プリチューン周波数Ｆｐの具体的な求め方は、例えばＰＬＬ部１０の同調周波数帯域に収まる範囲で、入力された信号Ｓ１の周波数Ｆｏから所定の周波数だけ減算して得られる周波数をプリチューン周波数Ｆｐとして求める方法が考えられる。尚、プリチューン周波数Ｆｐはこの例に限られず、他の任意の方法を用いることができる。
【００３９】
次いで、プリチューン信号生成部２０の処理部２４は、入力されたプリチューン周波数信号Ｓ７で示されるプリチューン周波数Ｆｐに対応するデータをメモリ２５から読み出し（ステップＳＴ３３）、読み出したデータをＤ／Ａ値レジスタ２６に設定する（ステップＳＴ３４）。次に、処理部２４はロード信号Ｓ２４を出力して、Ｄ／Ａ値レジスタ２６に設定されたデータ（プリチューン信号Ｓ２６）をＰＬＬ部１０のＤ／Ａ変換器１６に取り込ませるとともにＰＬＬ部１０のタイマ１７を起動させる（ステップＳＴ３５）
【００４０】
ここで、図６に示す通り、位相同期ループ回路１の第２動作時においては、カウンタイネーブル信号Ｓ３がディスエーブルに設定されているためプリチューン信号生成部２０のカウンタ２１は動作しておらず、カウンタ値Ｓ２１及びカウント終了信号Ｓ２２は変化しない。また、プリチューン信号生成部２０の処理部２４から上記のロード信号Ｓ２４が出力されるとタイマ１７が起動するため、タイマ１７が所定の期間Ｔ１を計時し終えるまでタイマステータス信号Ｓ１４が出力される。これにより、プリチューンスイッチ制御信号Ｓ２７がＨ（ハイ）状態となり、ＰＬＬ部１０に設けられたスイッチ１３が開状態になる。
【００４１】
スイッチ１３が開状態のときに、Ｄ／Ａ変換器１６は、取り込んだデータをアナログ信号に変換して信号Ｓ１３として出力する。この信号Ｓ１３が周波数制御信号生成回路１４に入力されると、周波数制御信号生成回路１４に設けられたコンデンサ３４（図２参照）が充電される。これにより、設定された増幅率に応じた周波数調整信号Ｓ１２が周波数制御信号生成回路１４から出力される（ステップＳＴ３６）。そして、制御型発振器１５からは、周波数調整信号Ｓ１２に応じた周波数を有する信号Ｓ１が出力される。
【００４２】
次に、位相同期ループ回路１が設けられている信号発生装置の制御装置（不図示）は、分周設定信号Ｓ２を設定する（ステップＳＴ３７）。ここで、第２動作は、入力される周波数基準信号Ｓ０と周波数及び位相が一致した信号Ｓ１をＰＬＬ部１０で生成する動作であるため、分周回路１１の分周比は「１」（つまり、周波数基準信号Ｓ０を分周しない値）に設定される。
【００４３】
タイマ１７が計時中である場合には、プリチューン信号生成部２０の論理和回路から出力されるプリチューンスイッチ制御信号Ｓ２７がＨ（ハイ）状態であり、スイッチ１３が開状態に維持される。そして、制御型発振器１５から出力される信号Ｓ１の周波数Ｆｏが、図６に示す通り、プリチューン周波数Ｆｐに近づいていき、最終的にはプリチューン周波数Ｆｐと等しくなる。（ステップＳＴ３８）。
【００４４】
一方、タイマ１７が所定の時間Ｔ１を計時し終えるとタイマステータス信号Ｓ１４が停止する。これにより、プリチューンスイッチ制御信号Ｓ２７Ｌ（ロー）状態になってＰＬＬ部１０のスイッチ１３がオン状態になる。これにより、位相周波数比較器１２の出力端と周波数制御信号生成回路１４の出力端とが電気的に接続され、分周回路１１から出力される信号Ｓ１１と制御型発振器１５から出力される信号Ｓ１との周波数及び位相の比較結果を示す信号が周波数制御信号生成回路１４に入力され、ＰＬＬ部１０が位相同期ループとして動作する。これにより、制御型発振器１５から出力される信号Ｓ１の周波数及び位相が、周波数基準信号Ｓ０の周波数及び位相と同期し、制御型発振器１５から出力される信号Ｓ１の周波数は、図６に示す通り、ステップＳＴ３１で設定した周波数Ｆｏになる。
【００４５】
ここで、制御型発振器１５から出力される信号Ｓ１の周波数は、タイマ１７が計時を行っている期間Ｔ１の間にプリチューン周波数Ｆｐと等しくなっているため、ステップＳＴ３１で設定した周波数Ｆｏになるまでの時間は極めて短い。つまり、制御型発振器１５から出力される信号Ｓ１の周波数を、ステップＳＴ３１で設定した周波数Ｆｏになるまでの時間は図６中に示す期間Ｔ１と期間Ｔ２とによって決定される。尚、期間Ｔ１，Ｔ２は、位相同期ループのループ帯域等によって任意に決めることができる。ここで、期間Ｔ１は２００μｓｅｃ程度であり、期間Ｔ２は１００μｓｅｃ程度であるため、極めて短い時間で制御型発振器１５から出力される信号Ｓ１の周波数をステップＳＴ３１で設定した周波数Ｆｏにすることができる。
【００４６】
次に、本発明の一実施形態による位相同期ループ回路の変形例について説明する。図７は、本発明の一実施形態による位相同期ループ回路の変形例の要部構成を示すブロック図である。尚、図１に示す位相同期ループ回路１の構成と同一の構成には同一の符号を付してある。図７に示す位相同期ループ回路２はＰＬＬ部４０とプリチューン信号生成部２０とを備える。位相同期ループ回路２が備えるプリチューン信号生成部２０は、図１に示すものと同一構成である。これに対し、位相同期ループ回路２が備えるＰＬＬ部４０は、図１に示すＰＬＬ部１０にダウンコンバータ４１（変換部）と低域通過フィルタ４２（フィルタ部）を備えた構成であり、周波数基準信号Ｓ０に加えて周波数基準信号Ｓ１０が入力されている点が異なる。
【００４７】
ＰＬＬ部４０に入力される周波数基準信号Ｓ０の周波数は例えば１００ＭＨｚであり、  ＰＬＬ部４０に入力される周波数基準信号Ｓ１０の周波数は例えば１ＧＨｚである。ダウンコンバータ４１は、制御型発振器１５から出力される信号Ｓ１と周波数基準信号Ｓ１０とを入力とし、周波数基準信号Ｓ１０を元に信号Ｓ１をダウンコンバートする。例えば、制御型発振器１５から出力される信号Ｓ１の周波数が１．０１ＧＨｚであるとすると、この信号Ｓ１と周波数基準信号Ｓ１０との周波数の差分の周波数（１０ＭＨｚ）を有する信号を出力する。
【００４８】
低域通過フィルタ４２は、ダウンコンバータ４１の出力端と位相周波数比較器１２の一方の入力端とに接続されており、ダウンコンバータ４１から出力される信号のうちの必要な周波数の信号のみを通過させて不要成分を除去して位相周波数比較器１２に出力する。尚、このダウンコンバータ４１の出力は、プリチューン信号生成部２０のカウンタ２１にも入力される。尚、ダウンコンバータ４１から出力される信号の周波数が１０ＭＨｚの場合には、分周回路１１の分周比は例えば１０分の１に設定される。これにより、分周回路１１から出力される信号Ｓ１１の周波数は１０ＭＨｚになり、位相周波数比較器１２の両入力端には、周波数が１０ＭＨｚの信号が入力される。
【００４９】
以上の構成の位相同期ループ回路２は、制御型発振器１５から出力される信号Ｓ１を、周波数基準信号Ｓ１０を元にダウンコンバータ４１でダウンコンバートし、ダウンコンバートした信号を低域通過フィルタ４２を介して位相周波数比較器１２に出力してフィードバックするものである。ダウンコンバートした信号をフィードバックしているため、制御型発振器１５から出力される信号の周波数をより高精度に制御することができる。また、ダウンコンバータ４１でダウンコンバートした信号をカウンタ２１の入力としているため、周波数基準信号Ｓ１０の周波数が高くとも（例えば、１ＧＨｚ）、ＧａＡｓ−ＭＭＩＣ（ガリウムヒ素−モノリシックマイクロ波集積回路 ）等の高速動作する高価なＩＣを用いる必要がなく、コスト低減及び回路規模の縮小を図ることができる。
【００５０】
以上説明した通り、本実施形態では、タイマ１７が計時をしている期間Ｔ１の間に、制御型発振器１５から出力される信号Ｓ１の周波数をプリチューン周波数Ｆｐと等しくし、その後でスイッチ１３をオン状態にして移動同期している。このため、極めて短い時間で制御型発振器１５から出力される信号Ｓ１の周波数を所望の周波数Ｆｏにすることができる。
【００５１】
また、位相同期ループに必要な周波数基準信号Ｓ０を分周した信号Ｓ１１を、プリチューン信号Ｓ２６の初期値を求める際に用いるカウンタ２１のゲート信号として用いている。このため、ゲート信号を生成するために別途発振器等を内蔵する必要がなく、回路規模及びコストを低減することができる。更に、本実施敬愛では、制御型発振器１５から出力される信号Ｓ１の周波数をカウントするカウンタ２１をプリチューン信号生成部２０に設けているため、プリチューン信号Ｓ２６の初期値を求める際に、外部に周波数カウンタを用意する必要はない。このため、位相同期ループ回路を備える信号発生装置を製造する際に設備負担が軽減されるとともに、信号発生装置を開梱せずにプリチューン信号Ｓ２６の初期値を求めることができる。
【００５２】
以上、本発明の一実施形態による位相同期ループ回路及び信号発生装置について説明したが、本発明は上記実施形態に制限されることなく、本発明の範囲内で自由に変更が可能である。例えば、周波数制御信号生成回路１４は、図２に示した回路に限られる訳ではなく、同様の機能を有する他の回路でも実現可能である。また、上記実施形態では、誤差判定部２３と処理部２４とを別個のブロックで表したが、これらの機能をまとめたブロックとしても良い。更に、本発明の信号発生装置は、ＰＬＬ周波数シンセサイザに限られず、本発明の位相同期ループ回路を備え、この回路から出力される信号を用いて標準信号を発生する装置であれば良い。
【図面の簡単な説明】
【００５３】
【図１】本発明の一実施形態による位相同期ループ回路の要部構成を示すブロック図である。
【図２】ＰＬＬ部１０に設けられる周波数制御信号生成回路１４の内部構成の一例を示す図である。
【図３】位相同期ループ回路１の第１動作を示すフローチャートである。
【図４】位相同期ループ回路１の第１動作時における各部の信号波形を示すタイミングチャートである。
【図５】位相同期ループ回路１の第２動作を示すフローチャートである。
【図６】図６は位相同期ループ回路１の第２動作時における各部の信号波形を示すタイミングチャートである。
【図７】本発明の一実施形態による位相同期ループ回路の変形例の要部構成を示すブロック図である。
【図８】従来の位相同期ループ回路の構成を示すブロック図である。
【図９】図８中のプリチューン回路１０６の構成を示すブロック図である。
【符号の説明】
【００５４】
１，２    位相同期ループ回路
１１      分周回路
１２      位相周波数比較器
１３      スイッチ部
１４      周波数制御信号生成回路
１５      制御型発振器
１７      タイマ
２１      カウンタ
２２      カウンタ値レジスタ
２３      誤差判定部
２４      処理部
２５      メモリ
４１      ダウンコンバータ
４２      低域通過フィルタ
Ｆｐ      プリチューン周波数
Ｓ０      周波数基準信号
Ｓ１      信号
Ｓ１２    周波数調整信号
Ｓ２６    プリチューン信号
ΔＦ      誤差値
ΔＦｔ    閾値
【図１】
2008060688.tif 000003
【図２】
2008060688.tif 000004
【図３】
2008060688.tif 000005
【図４】
2008060688.tif 000006
【図５】
2008060688.tif 000007
【図６】
2008060688.tif 000008
【図７】
2008060688.tif 000009
【図８】
2008060688.tif 000010
【図９】
2008060688.tif 000011