(57)【要約】【課題】バイポーラトランジスタにおいて微細な実効エミッタ幅を実現してエミッタ抵抗の増加を防ぎ、高周波特性の向上を容易にする半導体装置及びその製造方法を提供する。【解決手段】シリコン基板１０上に形成された第１導電型のコレクタ層１５と、コレクタ層１３，１５の表面部の周辺領域に形成された第２導電型のベース引き出し領域１６と、コレクタ層１５上とベース引き出し領域１６上に形成された第２導電型のベース層１７と、ベース層１７の表面領域に形成された第１導電型のエミッタ層１８とを有するように構成する。こうした構成により、ベース引き出し領域１６がベース層１７の下に配置されるので、ベース層１７とエミッタ層１８間に形成する層間絶縁膜２０の厚さが小さくなり、エミッタ開口部のアスペクト比が低減されてエミッタ層１８の厚さが薄くなり、エミッタ層１８の幅が小さくできる。こうしてエミッタ抵抗の増加が抑えられ、エミッタ・ベース容量低減が図られる。【選択図】図１
2008244232.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成された第１導電型のコレクタ層と、
前記コレクタ層の表面部の周辺領域に形成された第２導電型のベース引き出し領域と、
前記コレクタ層上と前記ベース引き出し領域上とに形成された第２導電型のベース層と、
前記ベース層の表面領域に形成された第１導電型のエミッタ層と、を有することを特徴とする半導体装置。
【請求項２】
前記第２導電型のベース引き出し領域の一部分の直下にフィールド酸化層が形成されている、請求項１に記載の半導体装置。
【請求項３】
前記第２導電型のベース引き出し領域の一部分の直下にシャロウ・トレンチ・アイソレーション（ＳＴＩ）が形成されている、請求項１に記載の半導体装置。
【請求項４】
前記第２導電型のベース層が、エピタキシャル成長層、非選択エピタキシャル成長層、及び選択エピタキシャル成長層から選ばれるいずれかである、請求項１から３のいずれか一項に記載の半導体装置。
【請求項５】
半導体基板上に第１導電型のコレクタ層を形成する工程と、
前記コレクタ層の表面部の周辺領域に第２導電型のベース引き出し領域を形成する工程と、
前記コレクタ層上と前記ベース引き出し領域上とに第２導電型のベース層を形成する工程と、
前記ベース層の表面領域に第１導電型のエミッタ層を形成する工程と、を有することを特徴とする半導体装置の製造方法。
【請求項６】
半導体基板上に第１導電型のコレクタ層を形成する工程と、
前記コレクタ層の表面部の周辺領域にフィールド酸化層を形成する工程と、
前記コレクタ層と前記フィールド酸化層の上に、それぞれコレクタ層と第２導電型のベース引き出し領域を形成する工程と、
前記コレクタ層上と前記ベース引き出し領域上に第２導電型のベース層を形成する工程と、
前記ベース層の表面領域に第１導電型のエミッタ層を形成する工程と、を有することを特徴とする半導体装置の製造方法。
【請求項７】
半導体基板上に第１導電型のコレクタ層を形成する工程と、
前記コレクタ層の表面部の周辺領域にシャロウ・トレンチ・アイソレーション（ＳＴＩ）を形成する工程と、
前記コレクタ層と前記ＳＴＩの上に、それぞれコレクタ層と第２導電型のベース引き出し領域を形成する工程と、
前記コレクタ層上と前記ベース引き出し領域上とに第２導電型のベース層を形成する工程と、
前記ベース層の表面領域に第１導電型のエミッタ層を形成する工程と、を有することを特徴とする半導体装置の製造方法。
【請求項８】
前記第２導電型のベース層を、エピタキシャル成長法、非選択的エピタキシャル成長法、及び選択的エピタキシャル成長法から選択されるいずれかの方法により形成する、請求項５から７のいずれか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特にバイポーラトランジスタを備えた半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
バイポーラトランジスタは、例えば、半導体基板上に、第１導電型のコレクタ層と第２導電型のベース層と第１導電型のエミッタ層とを順番に積層させ、これらの各層に個々に導通する電極を形成した構造からなる。こうしたバイポーラトランジスタにおいて、高い遮断周波数（ｆＴ）や最大発振周波数（ｆｍａｘ）に代表される良好な高周波特性を得るには、開口幅の狭い実効エミッタ部を有するバイポーラトランジスタの実現が必須となる。
【０００３】
下記特許文献１には、上記バイポーラトランジスタを実現するため、エミッタ部を開口すると同時にエミッタ側壁の一部を残し、この側壁の絶縁層をマスクとして実効エミッタ部の開口を行って作製するバイポーラトランジスタ及びその製造方法が提案されている。図４及び図５は、特許文献１で提案されたバイポーラトランジスタの製造方法の工程を示す説明図である。
【０００４】
前記バイポーラトランジスタの製造方法は、先ず、図４（ａ）に示すように、シリコン基板１０１上に、熱酸化法により形成した第１の酸化シリコン１０２と、化学気相成長（ＣＶＤ）法により形成した第１のポリシリコン１０３と、化学気相成長（ＣＶＤ）法により形成した第１の窒化シリコン１０４とをその順で積層する。そして、図４（ｂ）に示すように、第１の窒化シリコン１０４と第１のポリシリコン１０３を順次エッチングしてエミッタ開口１０５を形成する。次に、図４（ｃ）に示すように、第２の窒化シリコン１０６をＣＶＤ法により全面に堆積させる。その後、異方性エッチングにて第２の窒化シリコン１０６をエッチバックして、図４（ｄ）に示すようにエミッタ開口１０５の側壁部にスペーサとして側壁窒化シリコン１０７を形成する。しかる後、図４（ｅ）に示すように、第１の窒化シリコン１０４のフィールド部及び側壁窒化シリコン１０７をマスクにして、第１の酸化シリコン１０２を選択的ウェットエッチングにて除去する。このようにして、ベース形成領域１０８を形成する。
【０００５】
次に、図５（ａ）に示すように、シリコンゲルマニウム層１０９を選択成長させる。このシリコンゲルマニウム層１０９は、ボロン等のｐ型不純物の濃度及びゲルマニウムの濃度を制御しながら成長し、バイポーラトランジスタのベース層としての役割を果たす。その後、図５（ｂ）に示すように、全面に第２の酸化シリコン１１０と第３の窒化シリコン１１１をＣＶＤ法により成長させる。第２の酸化シリコン１１０は、第３の窒化シリコン１１１をドライエッチングする際のシリコンゲルマニウム層１０９の表面バッファ層となり、第３の窒化シリコン１１１は、実効エミッタ部をウェットエッチングして開口形成する際の、第２の酸化シリコン１１０に対して選択性を有するバッファ層となる。その後、図５（ｃ）に示すように、第３の窒化シリコン１１１の異方性エッチングを行い、引き続き第２の酸化シリコン１１０の開口を行ってエミッタ寸法を規定する。最後に、図５（ｄ）に示すように、ｎ型ポリシリコン１１２（例えば、ＡＩＰＯＳ(Arsenic  insitu  doped  polysilicon)層又はＤＯＰＯＳ(Doped  polysilicon)層ともいう。）の成膜を行い、エミッタ層を形成する。
【０００６】
上記従来技術では、図５（ｄ）に示すように、エミッタ開口部のアスペクト比（エミッタ開口の深さ／エミッタ幅）が大きいため、ＡＩＰＯＳ層をＣＶＤ法により成膜した際、ＡＩＰＯＳ層のフィールド膜厚よりもＡＩＰＯＳ層の底部膜厚の方が厚くなる現象が発生する。その理由は、ＣＶＤ法の成膜では、フィールド部及びエミッタ開口部１０５に対して全面に施されるが、エミッタ開口部１０５への成膜は、開口底部と側壁部からの成膜が生じるため、ＡＩＰＯＳ層のフィールド膜厚よりもＡＩＰＯＳ層の底部膜厚の方が厚く成膜されてしまうからである。
【特許文献１】特開平１０−０９２８３１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、上述した特許文献１に記載のデバイス構造のように、エミッタ開口部１０５の寸法が０．６μｍ以下では、エミッタ開口幅に対する開口部段差の比（アスペクト比）が大きくなり、エミッタＡＩＰＯＳを成膜した際に、フィールド部の膜厚よりエミッタ開口底部の膜厚が厚くなり、エミッタ開口部が埋没する現象が発生する。その結果、エミッタＡＩＰＯＳ層の膜厚が厚くなり、エミッタ抵抗の増加を招き、高周波特性が悪化する。
【０００８】
本発明は上記問題を解決するためになされたものであって、その目的は、バイポーラトランジスタにおいて微細な実効エミッタ幅を実現してエミッタ抵抗の増加を防ぎ、高周波特性の向上を容易にする半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００９】
上記目的を達成するための本発明の半導体装置は、半導体基板上に形成された第１導電型のコレクタ層と、前記コレクタ層の表面部の周辺領域に形成された第２導電型のベース引き出し領域と、前記コレクタ層上と前記ベース引き出し領域上とに形成された第２導電型のベース層と、前記ベース層の表面領域に形成された第１導電型のエミッタ層と、を有することを特徴とする。
【００１０】
この発明によれば、コレクタ層の表面部の周辺領域にベース引き出し領域が形成され、そのコレクタ層上とベース引き出し領域上とにベース層が形成され、そのベース層の表面領域にエミッタ層が形成された積層構造であるので、ベース層の表面周辺領域に形成する層間絶縁層の厚さを薄くすることが可能となり、形成されたエミッタ開口部の段差が小さくなる。その結果、そのエミッタ開口部に成膜するエミッタ層の厚さを薄く且つ均一にすることが可能となるので、エミッタ抵抗の増加を防ぐことができる。さらに、この発明によれば、エミッタ抵抗の増加を引き起こさないので、エミッタ開口部の幅を小さくしてエミッタ・ベース接合面積を小さくすることが可能となる。その結果、デバイス構造の微細化により高周波特性の大幅な増加が可能となる。
【００１１】
本発明の半導体装置の好ましい態様は、前記第２導電型のベース引き出し領域の一部分の直下にフィールド酸化層が形成されているように構成する。
【００１２】
本発明の半導体装置の好ましい態様は、前記第２導電型のベース引き出し領域の一部分の直下にシャロウ・トレンチ・アイソレーション（ＳＴＩ）が形成されているように構成する。
【００１３】
本発明の半導体装置の好ましい態様は、前記第２導電型のベース層が、エピタキシャル成長層、非選択エピタキシャル成長層、及び選択エピタキシャル成長層から選ばれるいずれかであるように構成する。
【００１４】
上記目的を達成するための本発明の第１態様に係る半導体装置の製造方法は、半導体基板上に第１導電型のコレクタ層を形成する工程と、前記コレクタ層の表面部の周辺領域に第２導電型のベース引き出し領域を形成する工程と、前記コレクタ層上と前記ベース引き出し領域上とに第２導電型のベース層を形成する工程と、前記ベース層の表面領域に第１導電型のエミッタ層を形成する工程と、を有することを特徴とする。
【００１５】
また、本発明の第２態様に係る半導体装置の製造方法は、半導体基板上に第１導電型のコレクタ層を形成する工程と、前記コレクタ層の表面部の周辺領域にフィールド酸化層を形成する工程と、前記コレクタ層と前記フィールド酸化層の上に、それぞれコレクタ層と第２導電型のベース引き出し領域を形成する工程と、
前記コレクタ層上と前記ベース引き出し領域上に第２導電型のベース層を形成する工程と、前記ベース層の表面領域に第１導電型のエミッタ層を形成する工程と、を有することを特徴とする。
【００１６】
また、本発明の第３態様に係る半導体装置の製造方法は、半導体基板上に第１導電型のコレクタ層を形成する工程と、前記コレクタ層の表面部の周辺領域にシャロウ・トレンチ・アイソレーション（ＳＴＩ）を形成する工程と、前記コレクタ層と前記ＳＴＩの上に、それぞれコレクタ層と第２導電型のベース引き出し領域を形成する工程と、前記コレクタ層上と前記ベース引き出し領域上とに第２導電型のベース層を形成する工程と、前記ベース層の表面領域に第１導電型のエミッタ層を形成する工程と、を有することを特徴とする。
【００１７】
これら第１態様から第３態様に係る発明によれば、コレクタ層の表面部の周辺領域にベース引き出し領域を形成し、そのコレクタ層上とベース引き出し領域上とにベース層を形成し、そのベース層の表面領域にエミッタ層を形成するので、ベース層の表面周辺領域に形成する層間絶縁層の厚さを薄くすることが可能となり、エミッタ開口部における段差を小さくすることができる。その結果、そのエミッタ開口部に成膜するエミッタ層の厚さを薄く且つ均一にすることが可能となるので、エミッタ抵抗の増加を防ぐことができる。さらに、こうした発明によれば、エミッタ層の厚さを薄く且つ均一にすることが可能となるので、エミッタ開口部の幅を小さくしてエミッタ・ベース接合面積を小さくすることが可能となる。その結果、デバイス構造の微細化により高周波特性の大幅な増加が可能となる。
【００１８】
本発明の第１から第３態様に係る半導体装置の製造方法においては、前記第２導電型のベース層を、エピタキシャル成長法、非選択的エピタキシャル成長法、及び選択的エピタキシャル成長法から選択されるいずれかの方法により形成する。
【発明の効果】
【００１９】
本発明の半導体装置及びその製造方法によれば、ベース引き出し領域をベース層の下層として配置することにより、ベース層の表面周辺領域に形成する層間絶縁層の厚さを薄くすることが可能となるので、エミッタ開口部における段差を小さくすることができる。その結果、そのエミッタ開口部に成膜するエミッタ層の厚さを薄く且つ均一にすることが可能となるので、エミッタ抵抗の増加を防ぐことができる。さらに、この発明によれば、エミッタ開口部の幅を小さくしてエミッタ・ベース接合面積を小さくすることが可能となるので、デバイス構造の微細化により高周波特性の大幅な増加が可能となる。
【発明を実施するための最良の形態】
【００２０】
以下、図面を参照して、本発明の実施の形態について詳細に説明する。
【００２１】
図１は、本発明の半導体装置であるｎｐｎ型バイポーラトランジスタの一例を示す断面図である。図１に示すバイポーラトランジスタ１は、半導体基板であるシリコン基板１０上に形成された第１導電型のコレクタ層１５と、コレクタ層１３，１５の表面部の周辺領域に形成された第２導電型のベース引き出し領域１６と、コレクタ層１５上とベース引き出し領域１６上に形成された第２導電型のベース層１７と、ベース層１７の表面領域に形成された第１導電型のエミッタ層１８とを有するように構成されている。なお、本発明において、第１導電型とはｐ型とｎ型の一方を意味しており、第２導電型とはｐ型とｎ型の他方を意味し、以下においては、本発明の一実施形態として、第１導電型をｎ型とし、第２導電型をｐ型としたものを例示するが、その形態に限定されないことは言うまでもない。
【００２２】
図１において、シリコン基板１０上には、例えばｎ型不純物濃度が高いシリコン層（ｎ＋Ｓｉ）からなる高濃度ｎ型サブコレクタ層１１が形成されている。このサブコレクタ層１１は、ｎ型ＳＯＩ基板上に形成したものであってもよい。
【００２３】
コレクタ層１３は、上記高濃度ｎ型コレクタ層１１よりもｎ型不純物濃度が低いシリコン層（ｎ−Ｓｉ）からなるｎ型コレクタ層であり、高濃度ｎ型コレクタ層１１上に設けられ、かつ、素子形成部の直下に設けられている。この素子形成部とは、図１に示すように、第１導電型のコレクタ層１５、ｐ型ベース層１７、ｎ型エミッタ層１８がその順に積層された領域である。なお、このコレクタ層１３の内部には、選択的にイオン注入により形成されたＳＩＣ（選択的イオン注入コレクタ層）１４を有していてもよい。
【００２４】
素子分離層１２は、素子間を電気的に分離するためにｎ型コレクタ層１３の周囲であって、上記素子形成部以外の領域に設けられている。そして、その上に第２導電型のベース引き出し領域１６が形成された後においては、そのベース引き出し領域１６の一部分の直下に形成されることになる。素子分離層１２としては、例えばＬＯＣＯＳ（Local  Oxidation  of  Silicon）プロセスにて形成されたフィールド酸化層や、シャロウ・トレンチ・アイソレーション（ＳＴＩ）プロセスにより形成されたＳＴＩ素子分離層が挙げられる。こうした素子分離層１２は、図１に示すように、その上面がコレクタ層１３の上面と面一となるように形成される。
【００２５】
ｎ型コレクタ層１５は、ｎ型シリコン層（ｎ−−Ｓｉ）であり、コレクタ層１３上に形成されて素子形成部を構成する。一方、コレクタ層１５の表面部の周辺領域であってｎ型コレクタ層１５の周辺領域には、ｐ型ベース引き出し領域１６が形成されている。このｐ型ベース引き出し領域１６は、高濃度ｐ型ポリシリコン層１６（ｐ＋ｐｏｌｙ−Ｓｉ）からなるものであるが、この高濃度ｐ型ポリシリコン層１６（ｐ＋ｐｏｌｙ−Ｓｉ）は、素子分離層１２上に形成されたｎ型ポリシリコン層（ｎ−ｐｏｌｙ−Ｓｉ）にボロンを注入して形成される。
【００２６】
ｐ型ベース層１７は、ＳｉＧｅを含有した層であり、ｎ型コレクタ層１５及びベース引き出し領域１６の一部の上に形成されている。このｐ型ベース層１７は、選択的エピタキシャル成長法に形成されるが、Ｇｅを添加せず、シリコン層からなるｐ型ベース層であってもよい。
【００２７】
ｎ型エミッタ層１８は、ｐ型ベース層１７の表面領域に形成されている。このｎ型エミッタ層１８は、ｐ型ベース層１７上であってその表面周辺領域に形成された層間絶縁層２０により構成されたエミッタ開口部に成膜されるが、本発明においては、そのエミッタ開口部を構成する層間絶縁膜２０の厚さを例えば５０ｎｍ〜１５０ｎｍの程度に薄くできるので、エミッタ開口部の段差をその層間絶縁膜２０の厚さ程度に小さくすることができる。その結果、そのエミッタ開口部に成膜するエミッタ層の厚さを例えば５０ｎｍ〜３００ｎｍの程度に薄く且つ均一にすることが可能となるので、エミッタ抵抗の増加を防ぐことができる。
【００２８】
したがって、本発明においては、上記のようにエミッタ抵抗増加の問題が生じないので、エミッタ開口部の幅を例えば４００ｎｍ〜５５０ｎｍの程度に小さくしてエミッタ・ベース接合面積を小さくすることが可能となる。その結果、従来は、例えば０．３μｍ〜０．５μｍ程度のエミッタ幅を有するデバイス構造を０．１０μｍ〜０．２５μｍ程度に微細化することができ、高周波特性の大幅な増加が可能となる。以上のように、本発明によれば、エミッタ開口部の微細化を容易にし、エミッタ開口幅が０．６μｍ以下でもエミッタＡＩＰＯＳ層の厚層化を防ぎ、従来技術では得られなかった微細エミッタ幅を有するバイポーラトランジスタを実現可能となる。
【００２９】
次に、本発明の半導体装置の製造方法について説明する。図２及び図３は、本発明の半導体装置であるｎｐｎ型バイポーラトランジスタの製造方法の一例を示す工程図である。なお、本発明の製造方法は、本件出願時の技術常識に基づく方法を適用でき、以下の工程に限定されない。
【００３０】
先ず、図２（ａ）に示すように、シリコン基板１０上に、ｎ型不純物を添加しながらシリコンをエピタキシャル成長させることにより、ｎ型不純物濃度が高いシリコン層（ｎ＋Ｓｉ）からなる高濃度ｎ型コレクタ層１１を形成し、さらにその高濃度ｎ型コレクタ層１１上にそのコレクタ層１１よりもｎ型不純物濃度が低いシリコン層（ｎ−Ｓｉ）からなるｎ型コレクタ層１３を形成する。続いて、素子形成部以外の領域のｎ型コレクタ層１３をエッチングし、その後、そのエッチング領域に酸化層等の絶縁層を埋め込むことにより、素子分離層１２を形成する。
【００３１】
素子分離層１２は、フィールド酸化層又はシャロウ・トレンチ・アイソレーション（ＳＴＩという。）であり、素子間を電気的に分離するためにｎ型コレクタ層１３の周囲に形成される。この素子分離層１２は、後述するように、第２導電型のベース引き出し領域１６が形成された後においては、そのベース引き出し領域１６の一部分の直下に形成されることになる。
【００３２】
フィールド酸化層の形成方法としては、例えば、上記のように素子形成部以外の領域のｎ型コレクタ層１２をエッチングした後、酸化層（ＳｉＯ２）と窒化層（Ｓｉ３Ｎ４）を成長させ、その後、素子形成部１３となる領域にレジストパターンを形成し、それをマスクにして窒化層をエッチングし、窒化層のパターンをマスクにして素子間分離層となる酸化層を成長させてフィールド酸化層を形成する。なお、素子が形成される活性領域上に残った窒化層と酸化層はエッチングされる。
【００３３】
ＳＴＩの形成方法は、シリコンにドライエッチングによって溝を掘り、その中にＳｉＯ２を埋め込んで、最後はＣＭＰによって平坦化するという方法である。具体的には、例えば、上記のように素子形成部以外の領域のｎ型コレクタ層１２をエッチングした後、酸化層（ＳｉＯ２）と窒化層（Ｓｉ３Ｎ４）を成長させ、その後、酸化層（ＳｉＯ２）をＣＶＤ法で堆積して前記の溝を完全に埋め込み、溝以外の部分の酸化層（ＳｉＯ２）をＣＭＰにより除去すると、溝のみに平坦酸化層が埋め込まれた分離構造であるシャロウ・トレンチ・アイソレーション（ＳＴＩ）が形成される。Ｓｉ３Ｎ４層は通常ＳｉＯ２層よりもＣＭＰ速度が遅いためストッパとして作用する。
【００３４】
次に、図２（ｂ）に示すように、ウェハ全面にｎ型シリコン層をエピタキシャル成長させる。その結果、ｎ型シリコン層１３上にはエピタキシャルｎ型シリコン層２２が形成され、素子分離層１２上にはｎ型ポリシリコン層２１（ｎ−ｐｏｌｙ−Ｓｉ）が形成される。
【００３５】
続いて、図２（ｃ）に示すように、素子形成部をフォトレジスト２５にて保護して、素子形成部以外の領域２４にボロンイオンを注入し、熱履歴を経てボロンを活性化させる。その結果、素子形成部以外の領域２４に高濃度ｐ型ポリシリコン層１６（ｐ＋ｐｏｌｙ−Ｓｉ）が形成される。なお、コレクタ層１３上に形成されたｎ型シリコン層２２（ｎ−−Ｓｉ）は、ｎ型コレクタ層１５となる。
【００３６】
次に、図３（ａ）に示すように、フォトレジスト２５を除去した後、素子形成に不必要なｎ型ポリシリコン層２１（ｎ−ｐｏｌｙ−Ｓｉ）と高濃度ｐ型ポリシリコン層１６（ｐ＋ｐｏｌｙ−Ｓｉ）をＲＩＥ（反応性イオンエッチング）にてエッチングし、その後、窒化層等の層間絶縁層１９をウェハ全面に形成する。この層間絶縁層１９について、ｎ型コレクタ層１５上及びベース引き出し層１６上の一部の領域を開口し、残った層間絶縁層１９をマスクにして、ｎ型コレクタ層１５上及びベース引き出し領域１６上の一部分に、ｐ型不純物及びゲルマニウムを添加しながら選択的エピタキシャル成長させることにより、シリコンゲルマニウム層からなるｐ型ベース層１７を形成する。こうして図３（ａ）に示す形態が形成される。
【００３７】
なお、ｐ型ベース層１７は、ゲルマニウムを添加しないシリコン層であってもよく、また、このｐ型ベース層１７は、非選択的エピタキシャル成長法にてシリコンゲルマニウム層又はシリコン層を成長させてから、素子形成に不必要な領域をエッチングにより取り除いて形成することも可能である。
【００３８】
次に、図３（ｂ）に示すように、ｐ型ベース層１７を含む全面に層間絶縁層２０を形成し、その後、ｎ型コレクタ層１５上に形成されたｐ型ベース層１７上の一部が露出するように、フォトレジスト２６を用いて層間絶縁層２０をエッチングし、エミッタ層を形成するためのエミッタ開口部２７を形成する。
【００３９】
なお、図３（ｂ）に示すように、ｎ型コレクタ層１３に選択的にイオン注入を行って、そのｎ型コレクタ層１３内部にＳＩＣ（選択的イオン注入コレクタ層）１４を形成してもよい。
【００４０】
続いて、フォトレジスト２６を除去した後、層間絶縁層２０及び露出したｐ型ベース層１７上に、ｎ型ポリシリコン層１８（例えば、ＡＩＰＯＳ（Arsenic  insitu  doped  polysilicon）又はＤＯＰＯＳ（Doped  polysilicon））を形成し、熱処理後にｐ型ベース層１７の表面領域の一部を残してエッチングすることにより、ｎ型エミッタ層１８を形成する。こうして、本発明に係るバイポーラトランジスタ１が図１に示す形態で形成される。
【００４１】
本発明の製造方法によれば、図２及び図３に示す工程によりバイポーラトランジスタ１を形成するので、図１に示すように、エミッタ層１８とベース層１７を絶縁する層間絶縁層２０の厚さを薄くすることができる。その結果、エミッタ開口部２７の幅を小さくしてもアスペクト比（エミッタ開口幅に対する開口部段差の比）が大きくならない。したがって、本発明の製造方法によれば、ｎ型ポリシリコン層からなるエミッタ層１８の膜厚が均一になるので、エミッタ開口部２７の幅を小さくしてもエミッタ抵抗の増加を引き起こさないので、エミッタ・ベース接合面積を小さくすることが可能となり、デバイス微細化により高周波特性の大幅な増加が可能となる。
【図面の簡単な説明】
【００４２】
【図１】本発明の半導体装置であるｎｐｎ型バイポーラトランジスタの一例を示す断面図である。
【図２】本発明の半導体装置であるｎｐｎ型バイポーラトランジスタの製造方法の一例を示す工程図である。
【図３】図２に示す製造方法の工程の続きを示す説明図である。
【図４】特許文献１で提案されたバイポーラトランジスタの製造方法の工程を示す説明図である。
【図５】図４に示す製造方法の工程の続きを示す説明図である。
【符号の説明】
【００４３】
１  バイポーラトランジスタ
１０  シリコン基板
１１  高濃度ｎ型サブコレクタ層
１２  素子分離層
１３  ｎ型コレクタ層
１４  ＳＩＣ（選択的イオン注入コレクタ層）
１５  ｎ型コレクタ層
１６  ｐ型ベース引き出し領域
１７  ｐ型ベース層
１８  ｎ型エミッタ層
１９，２０  層間絶縁層
２１  ｎ型ポリシリコン層
２２  ｎ型コレクタ層
２４  素子形成部以外の領域
２５，２６  フォトレジスト
２７  エミッタ開口部
【図１】
2008244232.tif 000003
【図２】
2008244232.tif 000004
【図３】
2008244232.tif 000005
【図４】
2008244232.tif 000006
【図５】
2008244232.tif 000007