(57)【要約】【課題】  第三者によるリバースエンジニアリングが困難なＩＣの構造およびその製造方法を提供する。  【解決手段】回路素子が形成された半導体基板１上に形成された第１の絶縁層２と、この上に形成され、前記回路素子間を接続する第１の配線層３と、この上に積層された第２の絶縁層４と、この第２の絶縁層４内に形成され、下端が前記第１の配線層３上に達する複数個のヴィアコンタクトホール５、６、７と、これらのヴィアコンタクトホールのうち、特定のヴィアコンタクトホール６の底面に形成された第３の絶縁層８と、この第３の絶縁層８が底面に形成されたヴィアコンタクトホールを含む前記複数個のヴィアコンタクトホール５、６、７内に充填された導電性のプラグ材９と、このプラグ材９が充填された前記第２の絶縁層４上に形成された第２の配線層１０と、を備えた集積回路。【選択図】図２
2008205019.tif 000002
【特許請求の範囲】
【請求項１】
回路素子が形成された半導体基板と、
この半導体基板上に形成された第１の絶縁層と、
この第１の絶縁層上に形成され、前記回路素子間を接続する第１の配線層と、
この第１の配線層の上に積層された第２の絶縁層と、
この第２の絶縁層に形成され、下端が前記第１の配線層上に達する複数個のヴィアコンタクトホールと、
これらの複数個のヴィアコンタクトホールのうち、特定のヴィアコンタクトホールの少なくとも底面に形成された第３の絶縁層と、
この第３の絶縁層が底面に形成されたヴィアコンタクトホールを含む前記複数個のヴィアコンタクトホール内に充填された導電性のプラグ材と
を備えたことを特徴とする半導体集積回路。
【請求項２】
前記半導体基板はSiからなり、前記第１の絶縁層および第２の絶縁層はSiO2からなることを特徴とする請求項１記載の半導体集積回路。
【請求項３】
前記第１の配線層および第２の配線層はAlまたはCuからなり、前記導電性のプラグ材はＷを含む導電体によって形成されることを特徴とする請求項２記載の半導体集積回路。
【請求項４】
前記第３の絶縁層はSiO2からなることを特徴とする請求項３記載の半導体集積回路。
【請求項５】
回路素子が形成された半導体基板上に第１の絶縁層を形成する工程と、
この工程により形成された第１の絶縁層上に前記回路素子間を接続する第１の配線層を形成する工程と、
この工程により形成された第１の配線層上に第２の絶縁層を形成する工程と、
この工程により形成された前記第２の絶縁層に形成され、下端が前記第１の配線層上に達する複数個のヴィアコンタクトホールを形成する工程と、
この工程により形成されたヴィアコンタクトホール内面を含む前記第２の絶縁層表面に第３の絶縁層を形成する工程と、
この工程により形成された第３の絶縁層の内、前記複数個のヴィアコンタクトホールのうち、特定のヴィアコンタクトホールの底面上に形成された第３の絶縁層を除去して前記第１の配線層の表面を露出する工程と、
この工程により第３の絶縁層が除去された底面を有するヴィアコンタクトホールおよび前記第３の絶縁層で被覆された底面を含むダミーコンタクトホールを含む前記複数個のヴィアコンタクトホール内に導電性のプラグ材を充填する工程と、
を含むことを特徴とする半導体集積回路の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路およびその製造方法に関し、特に、リバースエンジニアリング対策を施した半導体集積回路およびその製造方法に関するものである。
【背景技術】
【０００２】
一般的に、高集積度の半導体集積回路（以下ＩＣという。）においては、多層配線構造が広く用いられている。このような集積回路においては、回路配線は同一面内における素子間接続と、ヴィアコンタクトホールによる多層配線層間の接続によって形成される。
【０００３】
しかし、このような高度に集積された複雑なＩＣの回路情報は、半導体チップを分解し、顕微鏡（光学、電子等）を用いて観察する、いわゆるリバースエンジニアリングによって、第三者が容易に分析、解析することができる。このようなＩＣの内部の回路構成を第三者がリバースエンジニアリングする行為自体は違法ではないが、ＩＣに組み込まれる回路情報には、顧客が作成したROMコードのように、秘密に保持すべき情報もあり、これを第三者に容易に知られてしまうことは、秘密保持上問題があった。
【０００４】
このため、従来から、ＩＣに構造的な工夫を施すことにより、第三者によるリバースエンジニアリングを技術的に防止する試みがなされてきた。例えば、配線の接続情報を隠蔽するための多層配線の上層にダミー回路を配置し、下層に形成された真の回路構造の解析を困難にする方法等が知られている（特許文献１）。
【０００５】
しかし、この方法においては、真の回路の他にダミー回路を形成することは回路構成が複雑化すると共に、製造工程も増加するため、製造コストが高くなる欠点がある。また、この方法においては、上層に配置されたダミー回路を研磨除去あるいは化学的な処理により剥離することにより、真の回路が露呈してしまうという問題点もある。
【特許文献１】特開2003-158185号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明はこのような問題を解消するためになされたもので、回路情報のリバースエンジニアリングを困難にする安全性の高い半導体集積回路およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の集積回路は、回路素子が形成された半導体基板と、この半導体基板上に形成された第１の絶縁層と、この第１の絶縁層上に形成され、前記回路素子間を接続する第１の配線層と、この第１の配線層の上に積層された第２の絶縁層と、この第２の絶縁層に形成され、下端が前記第１の配線層上に達する複数個のヴィアコンタクトホールと、これらの複数個のヴィアコンタクトホールのうち、特定のヴィアコンタクトホールの底面に形成された第３の絶縁層と、この第３の絶縁層が底面に形成されたヴィアコンタクトホールを含む前記複数個のヴィアコンタクトホール内に充填された導電性のプラグ材と、このプラグ材が充填された前記第２の絶縁層上に形成された第２のメタル配線層とを備えたことを特徴とするものである。
【０００８】
また、本発明の別の様態をあらわす集積回路の製造方法は、回路素子が形成された半導体基板上に第１の絶縁層を形成する工程と、この工程により形成された第１の絶縁層上に前記回路素子間を接続する第１の配線層を形成する工程と、この工程により形成された第１の配線層上に第２の絶縁層を形成する工程と、この工程により形成された前記第２の絶縁層に形成され、下端が前記第１の配線層上に達する複数個のヴィアコンタクトホールを形成する工程と、この工程により形成されたヴィアコンタクトホール内面を含む前記第２の絶縁層表面に第３の絶縁層を形成する工程と、この工程により形成された第３の絶縁層の内、前記複数個のヴィアコンタクトホールのうち、特定のヴィアコンタクトホールの底面上に形成された第３の絶縁層を除去して前記第１の配線層の表面を露出する工程と、この工程により第３の絶縁層が除去された底面を有するヴィアコンタクトホールおよび前記第３の絶縁層で被覆された底面を含むダミーコンタクトホールを含む前記複数個のヴィアコンタクトホール内に導電性のプラグ材を充填する工程とを含むことを特徴とするものである。
【発明の効果】
【０００９】
本発明によれば、回路情報のリバースエンジニアリングを困難にする安全性の高い半導体集積回路を提供することができる。
【発明を実施するための最良の形態】
【００１０】
以下本発明の実施形態について図面を参照して詳細に説明する。図１は本発明の一実施形態に係るＩＣの回路構成を示す上面図であり、図２は図１の点線で示した箇所の断面図を示す。
【００１１】
半導体基板１には、図示しないがトランジスタ、抵抗あるいはキャパシタなどの回路素子が形成されており、その表面上には、第１の絶縁層２を介して第１の配線層３が形成されている。第１の配線層３は、半導体基板１に形成された回路素子を相互に接続するために、第１の絶縁層２上に配線される。
【００１２】
この第１の配線層３上には第２の絶縁層４が積層され、この第２の絶縁層４には複数個のヴィアコンタクトホール５、６、７が形成されている。これらのヴィアコンタクトホール５、６、７のうち、ヴィアコンタクトホール５、７にはそれらの底面に第３の絶縁層８が形成されているが、ヴィアコンタクトホール６の底面には絶縁層は形成されていない。これらのヴィアコンタクトホール５、６、７内には、接続用の導電性のプラグ材９が充填されている。導電性のプラグ材９が充填されたヴィアコンタクトホール５、６、７の表面を含む第３の絶縁層８上には、第２の配線層１０が形成されている。ここで、図１には、第１の配線層３と第２の配線層１０とを、両者の関係を理解しやすくするため、重ねて表示している。
【００１３】
ヴィアコンタクトホール６は、第１の配線層３と第２の配線層１０とを相互に接続するが、ヴィアコンタクトホール５、７はそれらの底面に第３の絶縁層８が形成されているため、それらの内部に充填された導電性のプラグ材９は第１の配線層３と第２の配線層１０とを相互に接続することはできない。したがって、これらのヴィアコンタクトホール５、７は本来の接続機能を備えていないため、以下ではダミーコンタクトホールと呼ぶこととする。
【００１４】
これらのダミーコンタクトホール５、７は、真のヴィアコンタクトホール６とその形状は同じであるため、第三者がリバースエンジニアリングを行った場合、両者の接続機能の有無を識別することは困難である。したがって、本来接続されていないダミーコンタクトホール５、７においても回路接続が行われているものと誤って解析する結果となる。
【００１５】
図３乃至図７は、図１、２に示したＩＣの製造プロセスを説明するための工程図である。
【００１６】
図３はヴィアコンタクトホール加工を示す図である。
【００１７】
図３に示すように、Ｓｉからなる半導体基板１の上にＳｉＯ２からなる第１の絶縁層２が形成され、その上にスパッタやメッキによりＡｌ、Ｃｕなどのメタル配線あるいはポリシリコンにより構成される第１の配線層３が積層される。ここで、半導体基板１の表面領域には、図示しないが、前述したように回路素子が形成されている。第１の配線層３は、半導体基板１の表面領域に形成された回路素子を、第１の絶縁層２に形成されたコンタクトホール(図示せず)を介して相互に接続する。第１の配線層３の上には、ＳｉＯ２からなる第２の絶縁層４が積層され、この第２の絶縁層４には、ＲＩＥエッチングによって複数個のヴィアコンタクトホール５、６、７が形成される。
【００１８】
次に、図４に示すように、ヴィアコンタクトホール５、６、７が形成された第２の絶縁層４の表面前面に第３の絶縁層８が形成される。
【００１９】
次に、図５に示すように、ヴィアコンタクトホール５、６、７のうち、真のヴィアコンタクトホール６の底面を含む内面に形成されたＳｉＯ２からなる第３の絶縁層８を選択的に除去する。そしてダミーコンタクトホール５、７に対しては、それらの底面を含む内面に形成された第３の絶縁層８はそのままに残しておく。
【００２０】
次に、図６に示すように、全てのヴィアコンタクトホール５、６、７を含む全面に、例えばＷからなる導電体からなるプラグ材９を堆積し、ヴィアコンタクトホール５、６、７をプラグ材９により充填する。
【００２１】
次に、図７に示すように、堆積された導電体を平坦加工により除去し、第３の絶縁層８を露出させる。この結果、全てのヴィアコンタクトホール５、６、７内にはプラグ材９が充填され、接続用プラグが形成される。
【００２２】
次に、第３の絶縁層８上に、露出された接続用プラグ材９間を相互に接続するための第２の配線層１０が形成され、図２に示すような半導体集積回路が形成される。
【００２３】
以上の工程により製造された多層配線構造のＩＣにおいては、真のヴィアコンタクトホール６内に充填されたプラグ材９によって第１、第２の配線層３、１０が接続される。そして、ダミーコンタクトホール５、７においては第３の絶縁層８が形成されているため導電体９が充填されていてもこのプラグ材９により第１、第２の配線層３、１０間が接続されない。このようにして製造されたＩＣにおける配線各部の接続について確認するためには、ＦＩＢ（集束イオンビーム）等による断面構造解析が必要となり回路追跡はほぼ不可能となる。
【００２４】
本発明の実施の形態に係るＩＣによれば、特別な回路を付加することなく、本来の回路形成において、ヴィアコンタクトホールの製造プロセスに簡単な変更を加えるだけで、第三者による構造解析を困難にするＩＣが製造できる。
【００２５】
本発明は以上説明した実施の形態に限られるものではなく、本発明の思想の範囲内で種々の変型が可能である。例えば、半導体基板、絶縁層、配線層、プラグを構成する材料は、実施形態で用いた材料に限定されるものではなく、各種の材料が用いられる。また、ヴィアコンタクトホールその他の製造工程に関しても、ＲＩＥに限らず、ＣＤＥあるいは化学的エッチングを用いることも可能である。
【図面の簡単な説明】
【００２６】
【図１】本発明の一実施形態におけるＩＣの回路構成を示す上面図。
【図２】本発明の一実施形態におけるＩＣの回路構成を示す断面図。
【図３】本発明の一実施形態に係るＩＣの製造工程を示す断面図。
【図４】本発明の一実施形態に係るＩＣの製造工程を示す断面図。
【図５】本発明の一実施形態に係るＩＣの製造工程を示す断面図。
【図６】本発明の一実施形態に係るＩＣの製造工程を示す断面図。
【図７】本発明の一実施形態に係るＩＣの製造工程を示す断面図。
【符号の説明】
【００２７】
１…半導体基板
２…第１の絶縁層
３…第１の配線層
４…第２の絶縁層
５…ダミーコンタクトホール
６…ヴィアコンタクトホール
７…ダミーコンタクトホール
８…第３の絶縁層
９…プラグ材
１０…第２の配線層
【図１】
2008205019.tif 000003
【図２】
2008205019.tif 000004
【図３】
2008205019.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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