(57)【要約】【課題】動作モードに応じて速度、電力消費をコントロール可能とし、さらにリテンション特性を改善する。【解決手段】半導体集積回路（１）は、シリコン基板（２）上に混載されたメモリ（４）と論理回路（５）を有する。メモリは、ＵＴＢ（３）上に形成されたＳＯＩ構造を有する部分空乏型のｎＭＯＳ（６）を含む。部分空乏型のｎＭＯＳは、ＵＴＢの下に、ゲート端子とは独立に電圧が印加可能にされたバックゲート領域（１４）を有する。論理回路は、ＵＴＢ上に形成されたＳＯＩ構造を有する完全空乏型のｎＭＯＳ（７）とｐＭＯＳ（８）を含む。完全空乏型のｎＭＯＳとｐＭＯＳは、ＵＴＢの下に、ゲート端子とは独立に電圧が印加可能にされたバックゲート領域（１４，２２）を有する。【選択図】図１
2008205322.tif 000002
【特許請求の範囲】
【請求項１】
各々が電気的に分離されて絶縁膜上に形成されたＳＯＩ構造を有する部分空乏型の第１ＭＯＳトランジスタと完全空乏型の第２ＭＯＳトランジスタとを含み、
前記第１ＭＯＳトランジスタの前記絶縁膜の下に、前記第１ＭＯＳトランジスタのゲート端子とは独立に電圧が印加可能にされた第１半導体領域を有し、
前記第２ＭＯＳトランジスタの前記絶縁膜の下に、前記第２ＭＯＳトランジスタのゲート端子とは独立に電圧が印加可能にされた第２半導体領域を有し、
前記第１ＭＯＳトランジスタは、チャネル形成用の第３半導体領域に過剰のキャリアを蓄積した第１の状態と、前記過剰のキャリアが前記第３半導体領域から減少された第２の状態とによって情報を保持する記憶素子を形成し、
前記第２ＭＯＳトランジスタは、論理回路を形成する半導体集積回路。
【請求項２】
前記第１半導体領域と半導体基板が同一の導電型であるときに、前記第１半導体領域と前記半導体基板の間に配置され、前記導電型とは異なる導電型の第４半導体領域と、
前記第４半導体領域と同一の導電型であり、前記第４半導体領域に電圧を印加するための第５半導体領域と、を更に備える請求項１記載の半導体集積回路。
【請求項３】
前記第２半導体領域と前記半導体基板が同一の導電型であるときに、前記第２半導体領域と前記半導体基板の間に配置され、前記導電型とは異なる導電型の第６半導体領域と、
前記第６半導体領域と同一の導電型であり、前記第６半導体領域に電圧を印加するための第７半導体領域と、を更に備える請求項１記載の半導体集積回路。
【請求項４】
バルク構造を有する第３ＭＯＳトランジスタを更に含み、
前記第３ＭＯＳトランジスタのチャネル形成用の第８半導体領域は、前記第３ＭＯＳトランジスタのゲート端子とは独立に電圧が印加可能にされた第９半導体領域を有する請求項１乃至３のいずれか１項記載の半導体集積回路。
【請求項５】
前記第３ＭＯＳトランジスタは、外部入力端子に接続される入力保護素子を形成し、
前記入力保護素子は、ゲートが接地端子に接続されたｎＭＯＳと、ゲートが電源端子に接続されたｐＭＯＳとを有する請求項４記載の半導体集積回路。
【請求項６】
前記第８半導体領域と前記半導体基板が同一の導電型であるときに、前記第８半導体領域と前記半導体基板の間に配置され、前記導電型とは異なる導電型の第１０半導体領域と、
前記第１０半導体領域と同一の導電型であり、前記第１０半導体領域に電圧を印加するための第１１半導体領域と、を更に備える請求項４又は５記載の半導体集積回路。
【請求項７】
各々が電気的に分離されて第１絶縁膜上に形成されたＳＯＩ構造を有する部分空乏型の第１ＭＯＳトランジスタと完全空乏型の第２ＭＯＳトランジスタとを含み、
前記第１ＭＯＳトランジスタの前記第１絶縁膜の下に、前記第１ＭＯＳトランジスタのゲート端子とは独立に電圧が印加可能にされた第１半導体領域を有し、
前記第２ＭＯＳトランジスタの前記第１絶縁膜の下に、前記第２ＭＯＳトランジスタのゲート端子とは独立に電圧が印加可能にされた第２半導体領域を有し、
前記第１半導体領域及び前記第２半導体領域と半導体基板の間に配置された第２絶縁膜を有し、
前記第１ＭＯＳトランジスタは、チャネル形成用の第３半導体領域に過剰のキャリアを蓄積した第１の状態と、前記過剰のキャリアが前記第３半導体領域から減少された第２の状態とによって情報を保持する記憶素子を形成し、
前記第２ＭＯＳトランジスタは、論理回路を形成する半導体集積回路。
【請求項８】
請求項７記載の半導体集積回路の前記第２絶縁膜の下から前記半導体基板を取り除いた第１半導体集積回路と第２半導体集積回路とを有し、
前記第１半導体集積回路と前記第２半導体集積回路が積層された半導体集積回路。
【請求項９】
前記第１半導体集積回路上の配線を用いた第１巻き線と、前記第２半導体集積回路上の配線を用いた第２巻き線とを有し、
前記第１半導体集積回路と前記第２半導体集積回路は、前記第１巻き線と前記第２巻き線により電磁的に結合される請求項８記載の半導体集積回路。
【請求項１０】
前記第１半導体集積回路上に設けられた第１電極と、前記第２半導体集積回路上に前記第１電極に対向して設けられた第２電極とを有し、
前記第１半導体集積回路と前記第２半導体集積回路は、前記第１電極と前記第２電極により容量結合される請求項８記載の半導体集積回路。
【請求項１１】
前記第１半導体集積回路上に設けられた発光素子と、前記第２半導体集積回路上に設けられた受光素子とを有し、
前記第１半導体集積回路と前記第２半導体集積回路は、前記発光素子と前記受光素子を用いて光通信を行う請求項８記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に係り、特に高集積メモリを備えた低電力プロセッサに適用して有効な技術に関する。
【背景技術】
【０００２】
ＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）構造を有するＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型トランジスタは、絶縁膜上のシリコン層の膜厚が薄い完全空乏型トランジスタと、シリコン層の膜厚が厚い部分空乏型トランジスタとに分類される。特許文献１には、ＳＯＩ構造を有する完全空乏型トランジスタと部分空乏型トランジスタを１つの半導体基板上に混載した半導体集積回路装置が開示されている。特許文献２には、部分空乏型トランジスタを用いて、空乏化していない領域にＭＯＳ型トランジスタの動作によるインパクトイオン化によって生じるキャリアを注入した状態と、このキャリアをＭＯＳ型トランジスタのドレイン側のＰＮ接合を順バイアスにして取り去った状態とにより、２値の情報を記憶できるメモリが開示されている。
【０００３】
【特許文献１】特開平９−１３５０３０号公報
【特許文献２】特開２００３−６８８７７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明者は、完全空乏型トランジスタで論理回路を形成し、部分空乏型トランジスタでメモリを形成し、これらの論理回路とメモリとを１つの半導体基板上に混載する手段について検討した。特許文献１では、高耐圧が必要な回路は部分空乏型トランジスタを用いて構成し、かつ低電力・高速化が必要な回路は完全空乏型トランジスタを用いて構成することが記載されているだけである。また、特許文献２には、部分空乏型トランジスタをメモリセルとして、閾値電圧の異なる２つの状態を生じさせる構成についての記載があるのみである。本発明者は、論理回路とメモリとを１つの半導体基板上に混載するとき、特許文献１，２を適用しただけでは不充分な点、即ち動作モードに応じて速度、電力消費をコントロール可能とすること、さらにリテンション特性を改善することのあることを認識した。
【０００５】
本発明の目的は、動作モードに応じて速度、電力消費をコントロール可能とし、さらにリテンション特性を改善できる半導体集積回路を提供することにある。
【０００６】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
本願において開示される発明のうち代表的なものについて簡単に説明すれば下記のとおりである。
【０００８】
即ち、ＳＯＩ構造を有する部分空乏型の第１ＭＯＳトランジスタは、絶縁膜の下に、ゲート端子とは独立に電圧が印加可能にされた第１半導体領域を有し、記憶素子を形成する。ＳＯＩ構造を有する完全空乏型の第２ＭＯＳトランジスタは、絶縁膜の下に、ゲート端子とは独立に電圧が印加可能にされた第２半導体領域を有し、論理回路を形成する。これにより、第１半導体領域と第２半導体領域に印加する電圧を動作モードに応じてコントロールすれば、動作モードに応じて速度、電力消費をコントロール可能とし、さらにリテンション特性を改善できる。
【発明の効果】
【０００９】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００１０】
すなわち、動作モードに応じて速度、電力消費をコントロール可能とし、さらにリテンション特性を改善できる。
【発明を実施するための最良の形態】
【００１１】
１．代表的な実施の形態
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
【００１２】
〔１〕本発明の代表的な実施の形態に係る半導体集積回路は、各々が電気的に分離されて絶縁膜（３）上に形成されたＳＯＩ構造を有する部分空乏型の第１ＭＯＳトランジスタ（６）と完全空乏型の第２ＭＯＳトランジスタ（７，８）とを含む。前記第１ＭＯＳトランジスタの前記絶縁膜の下に、前記第１ＭＯＳトランジスタのゲート端子とは独立に電圧が印加可能にされた第１半導体領域（１４）を有する。前記第２ＭＯＳトランジスタの前記絶縁膜の下に、前記第２ＭＯＳトランジスタのゲート端子とは独立に電圧が印加可能にされた第２半導体領域（１４Ａ，２２）を有する。前記第１ＭＯＳトランジスタは、チャネル形成用の第３半導体領域（１２）に過剰のキャリアを蓄積した第１の状態と、前記過剰のキャリアが前記第３半導体領域から減少された第２の状態とによって情報を保持する記憶素子（４）を形成する。前記第２トランジスタは、論理回路（５）を形成する。
【００１３】
上記より、第１ＭＯＳトランジスタでは、絶縁膜を介してチャネル形成用の第３半導体領域に対向する第１半導体領域に印加する電圧がコントロール可能とされるから、この電圧が動作モードに応じてコントロールされると、空乏化していない領域に保存されたキャリアの保存特性がコントロールされることになり、リテンション特性を改善できる。第２ＭＯＳトランジスタでは、絶縁膜を介してチャネル形成用の半導体領域に対向する第２半導体領域に印加する電圧がコントロール可能とされるから、この電圧が動作モードに応じてコントロールされて、閾値電圧が低くなると速度を速くでき、閾値電圧が高くなると電力消費を抑えることができる。これにより、第２ＭＯＳトランジスタでは、動作モードに応じて速度、電力消費がコントロール可能になる。
【００１４】
具体的な一つの形態として、第４半導体領域（１６）と第５半導体領域（１８）とを更に備える。第４半導体領域は、前記第１半導体領域と半導体基板（２）が同一の導電型であるときに、前記第１半導体領域と前記半導体基板の間に配置され、前記導電型とは異なる導電型の半導体領域である。第５半導体領域は、前記第４半導体領域と同一の導電型であり、前記第４半導体領域に電圧を印加するための半導体領域である。上記より、第１半導体領域と半導体基板との間に第４半導体領域を配置し、第５半導体領域を介して第４半導体領域に電圧を印加することで、第１半導体領域と第４半導体領域との間に逆バイアスをかけ、その結果、第１半導体領域と半導体基板とを電気的に分離して、リーク電流の発生を防止できる。
【００１５】
別の形態として、第６半導体領域（１６Ａ）と第７半導体領域（１８Ａ）とを更に備える。第６半導体領域は、前記第２半導体領域と前記半導体基板が同一の導電型であるときに、前記第２半導体領域と前記半導体基板の間に配置され、前記導電型とは異なる導電型の半導体領域である。第７半導体領域は、前記第６半導体領域と同一の導電型であり、前記第６半導体領域に電圧を印加するための半導体領域である。上記より、第２半導体領域と半導体基板との間に第６半導体領域を配置し、第７半導体領域を介して第６半導体領域に電圧を印加することで、第２半導体領域と第６半導体領域との間に逆バイアスをかけ、その結果、第２半導体領域と半導体基板とを電気的に分離して、リーク電流の発生を防止できる。
【００１６】
更に別の形態として、バルク構造を有する第３ＭＯＳトランジスタ（５１，５２）を更に含む。前記第３ＭＯＳトランジスタのチャネル形成用の第８半導体領域は、前記第３ＭＯＳトランジスタのゲート端子とは独立に電圧が印加可能にされた第９半導体領域（１４Ｂ，２２Ｂ）を有する。上記より、第３ＭＯＳトランジスタでは、第９半導体領域を用いて電圧を印加することにより、閾値電圧を制御できる。また、バルク構造を有する第３ＭＯＳトランジスタからなるアナログ回路等の設計資産の有効利用を図ることができる。
【００１７】
更に別の形態として、第３ＭＯＳトランジスタは、外部入力端子（５３）に接続される入力保護素子（５０）を形成する。前記入力保護素子は、ゲートが接地端子に接続されたｎＭＯＳと、ゲートが電源端子に接続されたｐＭＯＳとを有する。上記より、入力端子に正又は負の高圧サージが印加されたとき、第３ＭＯＳトランジスタのソース・基板間が順方向バイアスされて高電圧を基板に逃がすことができる。
【００１８】
更に別の形態として、第１０半導体領域（１６Ｂ）と第１１半導体領域（１８Ｂ）とを更に備える。第１０半導体領域は、前記第８半導体領域と前記半導体基板が同一の導電型であるときに、前記第８半導体領域と前記半導体基板の間に配置され、前記導電型とは異なる導電型の半導体領域である。第１１半導体領域は、前記第１０半導体領域と同一の導電型であり、前記第１０半導体領域に電圧を印加するための半導体領域である。上記より、第８半導体領域と半導体基板との間に第１０半導体領域を配置し、第１１半導体領域を介して第１０半導体領域に電圧を印加することで、第８半導体領域と第１０半導体領域との間に逆バイアスをかけ、その結果、第８半導体領域と半導体基板とを電気的に分離して、リーク電流の発生を防止できる。
【００１９】
〔２〕本発明の代表的な実施の形態に係る半導体集積回路は、各々が電気的に分離されて第１絶縁膜（３）上に形成されたＳＯＩ構造を有する部分空乏型の第１ＭＯＳトランジスタ（６）と完全空乏型の第２ＭＯＳトランジスタ（７，８）とを含む。前記第１ＭＯＳトランジスタの前記第１絶縁膜の下に、前記第１ＭＯＳトランジスタのゲート端子とは独立に電圧が印加可能にされた第１半導体領域（６１）を有する。前記第２ＭＯＳトランジスタの前記第１絶縁膜の下に、前記第２ＭＯＳトランジスタのゲート端子とは独立に電圧が印加可能にされた第２半導体領域（６２，６３）を有する。前記第１半導体領域及び前記第２半導体領域と半導体基板（２）の間に配置された第２絶縁膜（６０）を有する。前記第１ＭＯＳトランジスタは、チャネル形成用の第３半導体領域（１２）に過剰のキャリアを蓄積した第１の状態と、前記過剰のキャリアが前記第３半導体領域から減少された第２の状態とによって情報を保持する記憶素子（４）を形成する。前記第２ＭＯＳトランジスタは、論理回路（５）を形成する。
【００２０】
上記〔１〕の半導体集積回路と比べて、第１半導体領域と第２半導体領域が第２絶縁膜を介して半導体基板と電気的に分離されており、構造が簡素化されると共にリーク電流の発生が防止されている点が異なる。そして上記同様に、第１ＭＯＳトランジスタでは動作モードに応じてリテンション特性を改善できる。また、第２ＭＯＳトランジスタでは動作モードに応じて速度、電力消費がコントロール可能になる。
【００２１】
〔３〕本発明の代表的な実施の形態に係る半導体集積回路は、上述した半導体集積回路の前記第２絶縁膜の下から前記半導体基板を取り除いた第１半導体集積回路（６１Ａ）と第２半導体集積回路（６１Ｂ）とを有し、前記第１半導体集積回路と前記第２半導体集積回路が積層されている。上記より、機械的又は化学的なプロセスにより半導体基板を取り除くことで、第２絶縁膜を最下層とした第１半導体集積回路と第２半導体集積回路を形成できる。第１半導体集積回路と第２半導体集積回路は、上述した半導体集積回路よりも薄い層であるから、これらを積層してもその厚さは小さい。その結果、３次元的に高集積化された半導体集積回路を得ることができる。
【００２２】
具体的な一つの形態として、前記第１半導体集積回路上の配線を用いた第１巻き線（６３Ａ）と、前記第２半導体集積回路上の配線を用いた第２巻き線（６３Ｂ）とを有し、前記第１半導体集積回路と前記第２半導体集積回路は、前記第１巻き線と前記第２巻き線により電磁的に結合される。上記より、第１半導体集積回路と第２半導体集積回路は薄い層であるから、第１巻き線と第２巻き線の間の距離は小さくなる。これにより、第１巻き線と第２巻き線では、相互インダクタンスを大きくできるから、いずれか一方の巻き線に電流が流れることで磁場が生じ、この磁場により他方の巻き線に電流が流れることになる。つまり、一方で発生した信号を他方で容易に読み取ることができるから、第１半導体集積回路と第２半導体集積回路の間での無線通信が可能となる。
【００２３】
別の形態として、前記第１半導体集積回路上に設けられた第１電極と、前記第２半導体集積回路上に前記第１電極に対向して設けられた第２電極とを有し、前記第１半導体集積回路と前記第２半導体集積回路は、前記第１電極と前記第２電極により容量結合される。上記より、第１半導体集積回路と第２半導体集積回路は薄い層であるから、第１電極と第２電極間の距離を極めて小さくできる。そのため、第１電極と第２電極からなるコンデンサの機能、即ちキャパシタンスを大きくできるから、第１半導体集積回路と第２半導体集積回路の間での容量結合による無線通信が容易となる。
【００２４】
更に別の形態として、前記第１半導体集積回路上に設けられた発光素子（６５Ａ）と、前記第２半導体集積回路上に設けられた受光素子（６４Ｂ）とを有し、前記第１半導体集積回路と前記第２半導体集積回路は、前記発光素子と前記受光素子を用いて光通信を行う。上記より、第１半導体集積回路と第２半導体集積回路は薄い層であるから、発光素子と受光素子間の距離を小さくできる。そのため、仮にこれらの素子が発光効率や受光効率が低い場合であっても、第１半導体集積回路と第２半導体集積回路の間での光通信が可能となる。
【００２５】
２．実施の形態の説明
次に、実施の形態について更に詳述する。
【００２６】
《実施形態１》
図１には、本発明の実施形態１に係る半導体集積回路の断面構造が例示される。半導体集積回路１は、ＳＯＩ構造を採用しており、Ｐ型のシリコン基板（ｐ−ｓｕｂ）２を下層とし、例えば３０ｎｍ以下の薄い絶縁膜である埋め込み酸化膜（Buried Oxide、ＢＯＸ）層（以下、ＵＴＢという）３上に形成されたｎ型ＭＯＳトランジスタ（以下、ｎＭＯＳという）及びｐ型ＭＯＳトランジスタ（以下、ｐＭＯＳという）等を有している。半導体集積回路１には、シリコン基板２に、メモリ（Ｍｅｍｏｒｙ）４と論理回路（ＬＯＧＩＣ）５が混載されている。メモリ４は、複数のメモリセルを有している。１個のメモリセルは、１個の部分空乏（partially-depleted、ＰＤ）型のｎＭＯＳ６で形成されている。ここでは一例として、メモリセルをｎＭＯＳで形成するようにしたが、ｐＭＯＳで形成してもよい。論理回路５は、完全空乏（fully-depleted、ＦＤ）型のｎＭＯＳ７とｐＭＯＳ８とを有している。部分空乏型のｎＭＯＳ６は、完全空乏型のｎＭＯＳ７とｐＭＯＳ８に比べて、図示のようにＵＴＢ３上のシリコン層の厚さが厚く形成されている。また、これらのｎＭＯＳ６，７とｐＭＯＳ８は、溝堀型絶縁領域としてのＳＴＩ（Shallow Trench Isolation）層９により電気的に分離されている。
【００２７】
まず、部分空乏型のｎＭＯＳ６について説明する。部分空乏型のｎＭＯＳ６では、ＵＴＢ３の上に形成されたシリコン層に、ｎ型ソース領域とされるｎ＋領域１０とｎ型ドレイン領域とされるｎ＋領域１１とが形成され、その間にチャネル形成用のｐ型のチャネル形成領域１２が形成されている。チャネル形成領域１２は、不図示のゲート絶縁膜を介して、ワード線ＷＬに接続されたゲート端子に接続されている。ｎ＋領域１１は、ビット線ＢＬに接続されたドレイン端子に接続されている。ｎ＋領域１０は、ソース線ＳＬに接続されたソース端子に接続されている。ソース線は、拡散層でメモリセル間を接続し、いくつかのメモリセルのブロック毎により低抵抗な金属配線等と接続される。これらのゲート、ドレイン及びソースの各端子は、シリコンと高融点金属との化合物であるシリサイド（silicide）を用いたサリサイド（salicide、ＳＣ）構造１３とされる。
【００２８】
部分空乏型のｎＭＯＳ６におけるＵＴＢ３の下には、バックゲートとされるｐ型の半導体領域（以下、バックゲート領域という）１４が形成されている。バックゲート領域１４には、ＳＴＩ層９の表面に引き出されたｐ＋領域１５を介して、ゲート電極とは独立に電圧が印加可能とされる。このとき、上記したようにＵＴＢ３が３０ｎｍ以下と薄いので、印加する電圧（基板バイアス電圧）が低電圧であっても、チャネル形成領域１２に電界を発生させることができ、閾値電圧が制御可能とされる。メモリセルを形成する部分空乏型のｎＭＯＳ６では、チャネル形成領域１２の空乏化していない部分に、ＭＯＳ動作によるインパクトイオン化により生成された過剰のキャリア（ホール）を注入した第１状態と、ドレインとチャネル形成領域１２の間に順方向電流を流して、過剰ホールをドレインに放出させた第２状態とを有する。これにより、部分空乏型のｎＭＯＳ６において、例えば第１状態をデータ“１”とし、第２状態をデータ“０”とすれば、２値の情報を保持できることになる。
【００２９】
また、部分空乏型のｎＭＯＳ６では、バックゲート領域１４に印加する基板バイアス電圧を後述する動作モード（図７参照）に応じてコントロール可能とされるから、例えば第１状態におけるキャリアの保存特性が制御可能とされ、リテンション特性を改善できる。即ち、バックゲート領域１４に印加する基板バイアス電圧をコントロールすれば、第１状態におけるキャリアを空乏化していない部分に留めるような電界をチャネル形成領域１２内に発生させることができる。また、基板バイアス電圧を印加して閾値電圧を制御すれば、メモリセルに対する書換えを高速に行うこともできる。ここで、閾値電圧の制御は、上記リテンション特性の改善、書換えの高速化を図るためだけでなく、例えばメモリ４の製造後、１個のｎＭＯＳ６から形成された１個のメモリセル毎の閾値電圧のばらつきを低減するために行うようにしてもよい。
【００３０】
バックゲート領域１４とシリコン基板２の間には、ｎ型の半導体領域（以下、ｄｎ領域という）１６が配置されている。また、ｄｎ領域１６とＳＴＩ層９との間には、図示のように、ＳＴＩ層９の表面に引き出されたｎ＋領域１７を介してｄｎ領域１６に電圧を印加するためのｎ領域１８が配置されている。ｎ領域１８を介してｄｎ領域１６に電圧を印加すれば、バックゲート領域１４とｄｎ領域１６との間に逆バイアスをかけることになる。その結果、バックゲート領域１４とシリコン基板２は、電気的に分離されて、リーク電流の発生を防止できる。
【００３１】
次に、完全空乏型のｎＭＯＳ７について説明する。ここで上記した部分空乏型のｎＭＯＳ６で同一機能等を有する箇所には同一符号を付し、説明を省略する。この完全空乏型のｎＭＯＳ７の構造は、部分空乏型のｎＭＯＳ６と比べると、ＵＴＢ３上に形成されたシリコン層の厚さが薄いこと、このシリコン層に対応してＳＴＩ層９の厚さが薄いこと以外は、略同一とされる。また、バックゲート領域１４Ａとシリコン基板２との間には、上記ｄｎ領域１６と同一機能を有するｄｎ領域１６Ａが配置されている。ｄｎ領域１６ＡとＳＴＩ層１９の間には、上記ｎ領域１８と同一機能を有するｎ領域１８Ａが配置されている。このため、完全空乏型のｎＭＯＳ７においても、バックゲート領域１４Ａを用いて、チャネル形成領域１２に電界を発生させて閾値電圧を制御できる。
【００３２】
次に、完全空乏型のｐＭＯＳ８について説明する。完全空乏型のｐＭＯＳ８では、ＵＴＢ３の上に形成されたシリコン層に、ｐ型ソース領域とされるｐ＋領域１９とｐ型ドレイン領域とされるｐ＋領域２０とが形成され、その間にチャネル形成用のｎ型のチャネル形成領域２１が形成されている。チャネル形成領域２１は、不図示のゲート絶縁膜を介してゲート端子に接続されている。ｐ＋領域２０は、ドレイン端子に接続されている。ｐ＋領域１９は、ソース端子に接続されている。これらのゲート、ドレイン及びソースの各端子は、サリサイド構造１３とされる。完全空乏型のｐＭＯＳ８におけるＵＴＢ３の下には、バックゲートとされるｎ型のバックゲート領域２２が形成されている。バックゲート領域２２には、ＳＴＩ層９の表面に引き出されたｎ＋領域２３を介して、ゲート電極とは独立に電圧が印加される。このとき、上記したようにＵＴＢ３が３０ｎｍ以下と薄いので、印加する基板バイアス電圧が低電圧であっても、チャネル形成領域２１に電界を発生させることができ、閾値電圧が制御可能とされる。
【００３３】
上記した完全空乏型のｎＭＯＳ７とｐＭＯＳ８は、論理回路５を形成しており、それぞれのバックゲート領域１４Ａ，２２とチャネル形成領域１２，２１の間にＵＴＢ３が配置されているから、それぞれのドレイン領域１１，２０とバックゲート領域１４Ａ，２２の間の接合容量を大幅に削減できる。さらに、バックゲート領域１４Ａ，２２による閾値電圧の制御により、閾値電圧を高くすれば、電力消費の低減が図られ、閾値電圧を低くすれば、高速化が図られる。即ち、完全空乏型のｎＭＯＳ７とｐＭＯＳ８において、バックゲート領域１４Ａ，２２に印加する基板バイアス電圧をコントロールすれば、速度、電力消費がコントロール可能とされる論理回路５を形成できる。従って、半導体集積回路１によれば、メモリ４と論理回路５とを１個のシリコン基板２上に単に混載するだけでなく、部分空乏型トランジスタで形成したメモリ４のリテンション特性を改善でき、完全空乏型トランジスタで形成した論理回路５の速度、電力消費をコントロール可能にできる。さらに、半導体集積回路１では、１個のメモリセルが１個の部分空乏型トランジスタで形成されるから、メモリ４内により多数のメモリセルが配置可能となり、大容量化を図ることもできる。
【００３４】
図２には、半導体集積回路１の回路構成が例示されている。ここでは、半導体集積回路１をメモリ回路に適用したときの回路構成を例示している。半導体集積回路１は、上記シリコン基板２上において領域Ａと領域Ｂに区分されている。領域Ａは、メモリセルアレイ（ＭＡＲＹ）３０と電源回路（ＶＧＥＮ）３１とを含み、これらは部分空乏型のＭＯＳで形成されている。このようにすれば、メモリセルアレイ３０においてメモリセルのリテンション特性を改善できる。電源回路３１については、高電圧耐性が比較的良い部分空乏型のＭＯＳを用いているから、要求される所定の電圧を発生でき、さらにメモリセルと同じ部分空乏型のＭＯＳを用いることで各特性を容易に合わせることができるので、設計が容易とされる。
【００３５】
領域Ｂは、ＣＰＵ３２と、制御回路（ＣＮＴ）３３と、センスアンプ（ＳＥＡＭＰ）及びＹデコーダ（ＹＤＥＣ）３４と、ワードドライバ（ＷＤＲＶ）及びＸデコーダ（ＸＤＥＣ）３５と、アドレスバッファ（ＡＤＢ）３６と、入出力回路（Ｉ／Ｏ）３７等を含み、これらの回路は完全空乏型のＭＯＳで形成されている。これにより、領域Ｂにおける上記各回路は、バックゲートを用いた閾値電圧の制御を行うことで、速度、電力消費のコントロールが可能とされる。
【００３６】
図３には、メモリセルアレイ３０のレイアウトが例示されている。図４は、メモリセルアレイ３０のＡ−Ａ’断面図であり、図５は、Ｂ−Ｂ’断面図である。メモリセルアレイ３０は、部分空乏型のＭＯＳで形成されており、図３中、一点鎖線で囲んだ領域が１個のｎＭＯＳで形成された単位メモリセル３８とされる。メモリセル３８は、図３に示すように、ワード線ＷＬ１〜ＷＬ５のピッチ（線幅とスペースの合計）と、ビット線ＢＬ１〜ＢＬ４のピッチ（線幅とスペースの合計）のそれぞれ１個分で構成される。また、領域ＣＮは、メモリセルのｎＭＯＳのドレインとビット線とを接続する領域とされる。一般に、線幅とスペースとは等しいと仮定し、これを「Ｆ」と示す慣例に従うと、図示したメモリセル３８は、「２Ｆ×２Ｆ」の大きさで形成されていることになる。メモリセルアレイ３０の断面構造は、図４、図５に示すように、メモリ４で示したｎＭＯＳ６がアレイ状に並べられた構造となっており、シリコン基板２を最下層として、ｄｎ領域１６、バックゲート領域１４、ＵＴＢ３が積層され、さらに、ＵＴＢ３上に部分空乏型のｎＭＯＳ６が形成されている。このｎＭＯＳ６は、バックゲート領域１４に基板バイアス電圧を印加することで、上記したように閾値電圧を制御し、トランジスタとしての特性を制御できる。
【００３７】
図６は、メモリセルとされるｎＭＯＳの各端子を例示する図である。図中、ＢＧは、バックゲート領域１４に電圧を印加するためのバックゲート端子を示している。ここでは、１個のメモリセル３８を示し、さらに端子に接続されるワード線ＷＬ、ビット線ＢＬ、ソース線ＳＬと、バックゲート端子ＢＧとを例示した。図７には、動作モードに応じてメモリセルの各端子に印加される電圧値が例示されている。各端子に印加される電圧は、実際の動作では時間的に変化するパルスで与えられる。図７に例示した電圧が、実際の動作の状態を決定する時の電圧関係を示していることは当業者であれば理解できる。
【００３８】
以下、電圧関係について説明する。図７に例示される表には、読出し、“０”書込み、“１”書込み、選択待機時、非選択待機時からなる５つの動作モードと、単位（Ｖ）と、上記ＷＬ、ＢＬ、ＳＬ、ＢＧによる各端子と、各動作モードに応じて各端子に印加される電圧値とが示されている。「読出し」では、ワード線ＷＬに１Ｖ、ビット線ＢＬに１Ｖを印加し、ソース線ＳＬを０Ｖ、バックゲート端子ＢＧを０Ｖとする。これにより、“０”書込み状態と“１”書込み状態とを電流差で区別する。
【００３９】
「“０”書込み」では、ワード線ＷＬに２Ｖ、ビット線ＢＬに２Ｖを印加し、ソース線ＳＬを０Ｖ、バックゲート端子ＢＧを０Ｖとする。これにより、このトランジスタにはオン電流が流れ、チャネル形成領域１２の空乏化していない部分にＭＯＳの動作によるインパクトイオン化によって生じるキャリア（ホール）が注入され、閾値電圧の低い状態（例えば０．５Ｖ）が実現される。「“１”書込み」では、ワード線ＷＬに２Ｖを印加し、ビット線ＢＬに−２Ｖを印加し、ソース線ＳＬを０Ｖ、バックゲート端子ＢＧを０Ｖとする。これにより、ビット線ＢＬが接続されたｎＭＯＳのドレイン領域ではＰＮ接合が順バイアスとなり、チャネル形成領域１２の空乏化していない部分に蓄えられていたキャリアが放出され、閾値電圧の高い状態（例えば１．５Ｖ）が実現される。
【００４０】
「選択待機時」とは、メモリセルアレイ３０の制御の単位であるバンクが選択されており、この選択されたバンクの中でアクセスされていないメモリセルの状態をいう。選択待機時では、ワード線ＷＬに−２Ｖを印加し、ビット線ＢＬ、ソース線ＳＬ及びバックゲート端子ＢＧを０Ｖとする。「非選択待機時」とは、上記バンク自体が選択されていない状態をいう。非選択待機時では、選択待機時と異なり、バックゲート端子ＢＧに−２Ｖを印加している。このようにすれば、チャネル形成領域１２の空乏化していない部分にキャリアを留めるような方向に電界を発生させることになるので、メモリセル３８のリテンション特性を改善できる。
【００４１】
図８には、ＣＰＵとメモリがチップ上に搭載されているときの構成が例示されている。チップ（Ｃｈｉｐ）４０は、ＣＰＵ４１とメモリ４２を備えている。ＣＰＵ４１は、完全空乏型のＭＯＳで構成されている。メモリ４２は、タイル状に配列された複数のバンクＢ１１〜Ｂ４４を有する。ＣＰＵ４１は、複数のバンクＢ１１〜Ｂ４４との間で、クロックＣＬＫ、データＤＡＴＡ、アドレスＡＤＤＲＥＳＳ、バックゲートコントロール信号ＢＧＣＮＴＳを送受信する。図９には、バンクＢ１１の回路構成が例示されている。他のバンクＢ１２〜Ｂ４４は、バンクＢ１１と略同一であるので、説明を省略する。バンクＢ１１は、領域Ａ１と領域Ｂ１に区分される。領域Ａ１には、メモリアレイ（ＭＡＲＹ）４３が配置されており、これらは部分空乏型のＭＯＳで形成されている。領域Ｂ１には、制御回路（ＣＮＴ）４４と、Ｙデコーダ（ＹＤＥＣ）及びセンスアンプ（ＳＥＡＭＰ）４５と、Ｘデコーダ（ＸＤＥＣ）及びワードドライバ４６と、アドレスバッファ（ＡＤＢ）４７と、ラッチ回路（ＬＡＴＣＨ）を備えた入出力回路（Ｉ／Ｏ）４８が配置されており、これらは完全空乏型のＭＯＳで形成されている。制御回路４４には、図示のようにバックゲートコントロール信号ＢＧＣＮＴＳとクロックＣＬＫが入力される。入出力回路４８には、クロックＣＬＫに同期してデータＤＡＴＡ及びアドレスＡＤＤＲＥＳＳが入出力される。
【００４２】
つまり、バンクＢ１１は、クロックＣＬＫに同期して動作するメモリ回路とされ、クロックＣＬＫに同期して入力されるアドレスＡＤＤＲＥＳＳ及びデータＤＡＴＡに基づいて読出し及び書込みを行い、クロックＣＬＫに同期してデータＤＡＴＡを出力する。また、バンクＢ１１には、バックゲートコントロール信号ＢＧＣＮＴＳがＣＰＵ４１から入力される。以下、図８に例示したチップ４０上に搭載された複数のバンクＢ１１〜Ｂ４４からなるメモリ４２に対してＣＰＵ４１がバックゲートコントロール信号ＢＧＣＮＴＳを入力するときの制御について概略的に説明する。まず、ＣＰＵ４１とバンクＢ１１は図示しない上層配線により接続されており、ＣＰＵ４１がバンクＢ１１にデータＤＡＴＡ及びアドレスＡＤＤＲＥＳＳを出力し、バンクＢ１１からＣＰＵ４１にデータＤＡＴＡが出力されるまでには複数クロック（例えば５クロック）を要する。他のバンクＢ１２〜Ｂ４４も同様に不図示の上層配線でＣＰＵ４１に接続され、データＤＡＴＡの送受信に複数クロックを要する。
【００４３】
ここで、バンクＢ１１とバンクＢ１１に隣接したバンクＢ１２とに着目する。ＣＰＵ４１がバンクＢ１２を選択して、データＤＡＴＡをクロックＣＬＫ毎にバンクＢ１２に出力したとき、実際にバンクＢ１２からのデータＤＡＴＡがＣＰＵ４１に到達するまでには、複数クロックを要する。言換えると、バンクＢ１２とＣＰＵ４１の間で通信が完了するまでの間は、ＣＰＵ４１はバンクＢ１２に対して新たなアクセスをすることはできない。しかし、その間にも、ＣＰＵ４１は、バンクＢ１２との通信が完了した後にバンクＢ１１を例えば非選択待機時から選択待機時に動作モード（図７参照）を移行させる旨の指示を受け付けることはできる。そして、その指示を反映させたバックゲートコントロール信号ＢＧＣＮＴＳを、バンクＢ１２とＣＰＵ４１の間で通信が完了するまでにバンクＢ１１に対して出力する。このようにすれば、上記通信が完了した後、実際にＣＰＵ４１がバンクＢ１１を選択したときには、既にバックゲートコントロール信号ＢＧＣＮＴＳがバンクＢ１１に対して出力されているから、バンクＢ１１における動作モードの移行を問題なく実行できる。
【００４４】
《実施形態２》
図１０には、本発明の実施形態２に係る半導体集積回路の断面構造が例示される。以下の各実施形態では、上記半導体集積回路１と同一機能等を有する箇所については同一符号を付し、説明を適宜省略する。半導体集積回路１Ａには、シリコン基板２上に、ＳＯＩ構造を有する部分空乏型（ＰＤ）のｎＭＯＳ６からなるメモリ４と、ＳＯＩ構造を有する完全空乏型（ＦＤ）のｎＭＯＳ７とｐＭＯＳ８からなる論理回路５と、バルク構造を有するｎＭＯＳ５１とｐＭＯＳ５２からなる入力保護素子５０と、が混載されている。メモリ４と論理回路５については、上記した半導体集積回路１のものと同一構造を有するので、説明を省略する。また、バルク構造とは、ここでは、それぞれのＭＯＳが個別に電気的に分離されていない構造、例えば同一導電型の複数のＭＯＳトランジスタをウエル領域のような共通の半導体領域に形成した構造をいう。バルク構造を有するｎＭＯＳ５１とｐＭＯＳ５２は、ＳＯＩ構造を有する完全空乏型のｎＭＯＳ７とｐＭＯＳ８と比べると、ＵＴＢ３が配置されていない点が異なり、互いに電気的に分離されていない。このため、バルク構造を有するｎＭＯＳ５１とｐＭＯＳ５２は、ＣＭＯＳと同じ構造とされ、例えばＩ／Ｏ回路での入力保護素子５０を形成できる。また、バルク構造を有するｎＭＯＳ５１とｐＭＯＳ５２は、例えばチャネル形成領域と連続したバックゲート領域１４Ｂ，２２Ｂを有している。バックゲート領域１４Ｂとシリコン基板２の間には、上記ｄｎ領域１６，１６Ａと同一機能を有するｄｎ領域１６Ｂが配置されている。また、ｄｎ領域１６ＢとＳＴＩ層９の間には、上記ｎ領域１８，１８Ａと同一機能を有するｎ領域１８Ｂが配置されている。図１１には、バルク構造を有するｎＭＯＳとｐＭＯＳからなる入力保護素子を含む回路構成が例示されている。ここでは、入力保護素子５０は、外部入力端子５３と、保護対象とされる適宜の保護対象回路５４との間に配置されている。入力保護素子５０は、ゲートが接地端子ＶＳＳに接続されたｎＭＯＳ５１と、ゲートが電源端子ＶＤＤに接続されたｐＭＯＳ５２とを有する。ｐＭＯＳ５２のバックゲート領域２２Ｂは、電源端子ＶＤＤに接続されている。ｎＭＯＳ５１のバックゲート領域１４Ｂは、接地端子ＶＳＳに接続されている。
【００４５】
入力保護素子５０は、接地端子ＶＳＳと電源端子ＶＤＤの間の電圧（通常電圧）が例えば外部入力端子５３から印加されたときには、ｎＭＯＳ５１とｐＭＯＳ５２は共にＯＦＦ状態とされ、通常電圧が入力バッファ等の保護対象回路５４に印加されることになる。電源端子ＶＤＤよりも高い正の高圧サージ（過大な正電圧）が外部入力端子５３から印加されたときには、ｐＭＯＳ５２がＯＮ状態となって過大な正電圧を電源端子ＶＤＤに逃がすことになる。さらに、ｐＭＯＳ５２は、バルク構造を有しているので、過大な正電圧が印加されたときソース・基板間のＰＮ接合に順方向電流が流れ、過大な正電圧をシリコン基板２に逃がすことになる。また、接地端子ＶＳＳよりも低い負の高圧サージ（過大な負電圧）が外部入力端子５３から印加されたときには、ｎＭＯＳ５１がＯＮ状態となって過大な負電圧を接地端子ＶＳＳに逃がすことになる。同様にｎＭＯＳ５１のソース・バックゲート間に順方向電流が流れて、負電圧サージを吸収することができる。従って、バルク構造を有するｎＭＯＳ５１とｐＭＯＳ５２は、保護素子として機能し、外部入力端子５３から過大な正電圧、負電圧が印加されても保護対象回路５４を保護できる。また、バルク構造を有するｎＭＯＳ５１とｐＭＯＳ５２を半導体集積回路１Ａに搭載することで、バルク構造を有するアナログ回路等の設計資産の有効利用を図ることもできる。
【００４６】
図１２には、半導体集積回路１Ａの回路構成が例示されている。以下では、図２に例示した各回路と同一機能等を有する部分には同一符号を付して、説明を適宜省略する。半導体集積回路１Ａは、シリコン基板２上において領域Ａと領域Ｃと領域Ｄに区分されている。領域Ｃは、図２に例示した領域Ｂと比べると、入出力回路を含んでない点が異なり、それ以外は完全空乏型のＭＯＳで形成された図示の各回路を含む。領域Ｄは、バルク構造を有するｎＭＯＳ５１とｐＭＯＳ５２からなる領域であって、例えば上記入力保護素子５０や適宜のアナログ回路を備えた入出力回路５５を含んでいる。このように、半導体集積回路１Ａでは、メモリ４、論理回路５及びバルク構造を有するＭＯＳからなる入力保護素子５０やアナログ回路等を１個のシリコン基板２上に混載し、さらに動作モードに応じて、メモリ４のリテンション特性を改善でき、論理回路５の速度、電力消費をコントロール可能にできる。
【００４７】
《実施形態３》
図１３には、本発明の実施形態３に係る半導体集積回路の断面構造が例示される。半導体集積回路１Ｂは、図１に例示した上記半導体集積回路１と比べると、ＵＴＢ３とシリコン基板２の間の構造が異なっている。即ち、半導体集積回路１Ｂでは、シリコン基板２上には、シリコン基板２よりも機械的又は化学的処理に対して耐性が高い埋め込み酸化膜（以下、ＴＢという）６０が積層されている。さらに、このＴＢ６０上には、部分空乏型のｎＭＯＳ６のバックゲート領域６１と、完全空乏型のｎＭＯＳ７のバックゲート領域６２と、完全空乏型のｐＭＯＳ８のバックゲート領域６３がそれぞれ積層されている。ＴＢ６０は、これらのバックゲート領域６１，６２，６３とシリコン基板２とを電気的に分離している。このため、半導体集積回路１Ｂでは、リーク電流の発生を防止するための図１に例示したｎＭＯＳ６，７におけるｄｎ領域１６等を配置する必要がなく、積層構造を簡素化できる。さらに、半導体集積回路１Ｂでは、上記ｄｎ領域１６等を配置しないことで、ｎＭＯＳ６，７とｐＭＯＳ８をより接近させて配置できるから、サイズを小さくすることもできる。
【００４８】
図１４には、半導体集積回路１Ｂの上層配線までを示す構造例が示されている。即ち、半導体集積回路１Ｂは、上層配線とされるメタル配線ＭＡと、このメタル配線ＭＡのさらに上層に配置されたメタル配線ＭＢとを含み、これらの上層配線を用いることで例えば上記ＣＰＵ４１とメモリ４２間での信号（図８参照）や、論理回路５間での信号の送受信が可能とされる。さらに、ＴＢ６０は、上記したようにシリコン基板２よりも機械的又は化学的な処理に対して耐性があるので、ある程度の厚さがあれば、シリコン基板２に代わってこの積層構造における最下層とすることができる。つまり、シリコン基板２は通常のシリコンであるから、ＴＢ６０を一種のストッパとして、半導体集積回路１Ｂの裏面から機械的又は化学的な手段によって、シリコン基板２を取り除くことができる。このとき、必要に応じてＴＢ６０とシリコン基板２の界面にＮシリコン層等を予め配置するようにしてもよい。
【００４９】
図１５には、機械的又は化学的なプロセスによりシリコン基板２を取り除き、ＴＢ６０を最下層とした半導体集積回路６１Ａと半導体集積回路６１Ｂを形成し、さらに半導体集積回路６１Ａ，６１Ｂを積層した状態が例示されている。半導体集積回路６１Ａと半導体集積回路６１Ｂは、シリコン基板２が取り除かれた分、半導体集積回路１Ｂよりも薄い層であるから、これらを積層してもその厚さは小さくなる。その結果、半導体集積回路６１Ａ，６１Ｂを積層することで、３次元的に回路を高集積化した構造を得ることができる。このとき、ウエハ単位で、シリコン基板２を取り除き、ウエハ毎に積層して上記構造を形成し、その後に必要なサイズに切断するようにしてもよい。
【００５０】
次に、図１６〜図１８を用いて、積層された半導体集積回路６１Ａ，６１Ｂ間での通信を可能とする構造について説明する。半導体集積回路６１Ａ，６１Ｂでは、ＴＢ６０を最下層とすることで、半導体集積回路６１Ａ，６１Ｂ間を配線で接続するだけでなく、無線通信や光通信を行うことが可能とされる。具体的には、図１６に例示するように、半導体集積回路６１Ａ，６１Ｂに通信素子６２を配置すればよい。図１７には、通信素子としてコイルを用いた例が示されている。この例では、半導体集積回路６１Ａに上層配線を用いた巻き線６３Ａを設け、半導体集積回路６１Ｂ上に上層配線を用いた巻き線６３Ｂを設けている。半導体集積回路６１Ａと半導体集積回路６１Ｂは薄い層であるから、巻き線６３Ａと巻き線６３Ｂの間の距離は小さくなる。このため、巻き線６３Ａと巻き線６３Ｂでは、相互インダクタンスを大きくでき、いずれか一方の巻き線、例えば巻き線６３Ａに電流が流れることで磁場が生じ、この磁場により他方の巻き線、例えば巻き線６３Ｂに電流が流れることになる。つまり、一方で発生した信号を他方で容易に読み取ることができるから、半導体集積回路６１Ａと半導体集積回路６１Ｂは、巻き線６３Ａと巻き線６３Ｂにより電磁的に結合され、層間での無線通信が可能となる。
【００５１】
図１８には、通信素子として発光素子と受光素子を用いた例が示されている。この例では、半導体集積回路６１Ａに、受光素子としてのフォトレセプタ６４Ａと発光素子としてのフォトトランジスタ６５Ａとを設け、半導体集積回路６１Ｂにフォトレセプタ６４Ｂとフォトトランジスタ６５Ｂを設けている。ここで、フォトトランジスタ６５Ａは、フォトレセプタ６４Ｂに対向するように設けられている。フォトレセプタ６４Ａは、フォトトランジスタ６５Ｂに対向するように設けられている。ここで、半導体集積回路６１Ａと半導体集積回路６１Ｂは薄い層であるから、発光素子と受光素子間の距離を小さくできる。さらに、上記フォトトランジスタとフォトレセプタを交互に配置すれば、シリコンで構成され、一般的には発光効率や受光効率が低い素子を用いても半導体集積回路６１Ａ，６１Ｂにおける層間の光通信を容易に行うことができる。このように、半導体集積回路１Ｂからシリコン基板２を取り除いた半導体集積回路６１Ａ，６１Ｂを積層することにより、３次元的に回路を高集積化した構造を得られる上に、層間の光通信や無線通信も容易に行うことができる。
【００５２】
以上、本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００５３】
例えば、図２に例示した領域Ａを部分空乏型のＭＯＳで構成するとしたが、ｎＭＯＳ６だけを用いるようにしてもよい。このようにすれば、実際の設計においてコストを抑えることができる。この場合には、電源回路３では、完全空乏型のＭＯＳでパルスを発生させ、このパルスを領域Ｂの回路に入力すればよい。また、ＭＯＳを電源とグランドの間に多段に配置し、各ＭＯＳに加わる電圧を制限することにより、完全空乏型のＭＯＳのみで電源回路を構成することも可能である。この場合は、領域Ａにはメモリセルアレイ３０だけが含まれることになる。また、領域Ｂに含まれる上記回路は、完全空乏型のＭＯＳで形成されているとしたが、上記回路のうちメモリセルアレイ３０に直接入力する回路については部分的に領域Ａに含まれる可能性もある。さらに、アナログ回路の一部は領域Ａに形成される場合もある。また、上記各回路では、例えば閾値電圧のばらつき補正や、動作モードに応じたダイナミックな閾値電圧の制御を行うようにしてもよい。また、図３に例示した領域ＣＮの大きさは、一例として示したものであるから、ビット線に対する大きさが図示されたものよりも大きい場合もある。
【００５４】
図７に例示した“０”書込みでは、バックゲート端子ＢＧの電圧を０Ｖにしたが、これに限られず、例えば負に設定して、インパクトイオン化を加速するようにしてもよい。また、図１２に例示した半導体集積回路１Ａにおける回路構成では、領域Ａに電源回路３１が含まれるとしたが、回路構成によっては電源回路３１を領域Ｃに配置するようにしてもよい。さらに、図１３に例示した半導体集積回路１Ｂに、図１０で例示した半導体集積回路１Ａでのバルク構造を有するｎＭＯＳ５１とｐＭＯＳ５２を搭載するようにしてもよい。
【００５５】
図１５では半導体集積回路６１Ａ，６１Ｂを積層した２層構造を示したが、これに限られず、３層以上の積層構造としてもよい。また、半導体集積回路６１Ａ，６１Ｂは、図１３に例示した半導体集積回路１Ｂを基本構造としているが、各層全てが同一構造を有している必要はなく、例えば搭載されている回路が異なってもよい。さらに、層によっては、シリコン基板２上に上記各領域を全て含む必要はない。
【００５６】
また、半導体集積回路６１Ａ，６１Ｂを積層することで可能とされる通信方法としては、図１７、図１８においてコイルを用いた無線通信、フォトトランジスタやフォトレセプタを用いた光通信を例示したが、これに限られない。即ち、半導体集積回路６１Ａ上に金属板を設け、この金属板に対向するように半導体集積回路６１Ｂにも金属板を設けるようにしてもよい。このようにすれば、半導体集積回路６１Ａと半導体集積回路６１Ｂは薄い層であるから、対向する２枚の金属板の距離を極めて小さくできるので、２枚の金属板からなるコンデンサの機能、即ちキャパシタンスを大きくできる。その結果、半導体集積回路６１Ａと半導体集積回路６１Ｂの間での容量結合による無線通信が容易とされる。
【図面の簡単な説明】
【００５７】
【図１】本発明の実施形態１に係る半導体集積回路の断面構造を例示する説明図である。
【図２】図１に示す半導体集積回路の回路構成を例示する説明図である。
【図３】メモリセルアレイのレイアウトを例示する説明図である。
【図４】メモリセルアレイのＡ−Ａ’断面を示す図である。
【図５】メモリセルアレイのＢ−Ｂ’断面を示す図である。
【図６】メモリセルとされるｎＭＯＳの各端子を例示する図である。
【図７】動作モードに応じてメモリセルの各端子に印加される電圧値を例示する説明図である。
【図８】ＣＰＵとメモリがチップ上に搭載されているときの構成を例示する説明図である。
【図９】バンクＢ１１の回路構成を例示する説明図である。
【図１０】本発明の実施形態２に係る半導体集積回路の断面構造を例示する説明図である。
【図１１】バルク構造を有するｎＭＯＳとｐＭＯＳからなる入力保護素子を含む回路構成を例示する説明図である。
【図１２】図１０に示す半導体集積回路の回路構成を例示する説明図である。
【図１３】本発明の実施形態３に係る半導体集積回路の断面構造を例示する説明図である。
【図１４】図１３に示す半導体集積回路の上層配線までを示す構造例を示す説明図である。
【図１５】半導体集積回路を積層した例を示す説明図である。
【図１６】積層された半導体集積回路に通信素子を配置した例を示す説明図である。
【図１７】通信素子としてコイルを用いた例を示す説明図である。
【図１８】通信素子として発光素子と受光素子を用いた例を示す説明図である。
【符号の説明】
【００５８】
１，１Ａ，１Ｂ  半導体集積回路
２  シリコン基板
３  埋め込み酸化膜
４  メモリ
５  論理回路
６  部分空乏型のｎＭＯＳ
７  完全空乏型のｎＭＯＳ
８  完全空乏型のｐＭＯＳ
１２  チャネル形成領域
１４  バックゲート領域
５１  バルク構造を有するｎＭＯＳ
５２  バルク構造を有するｐＭＯＳ
ＷＬ  ワード線
ＢＬ  ビット線
ＳＬ  ソース線
ＢＧ  バックゲート端子
【図１】
2008205322.tif 000003
【図２】
2008205322.tif 000004
【図３】
2008205322.tif 000005
【図４】
2008205322.tif 000006
【図５】
2008205322.tif 000007
【図６】
2008205322.tif 000008
【図７】
2008205322.tif 000009
【図８】
2008205322.tif 000010
【図９】
2008205322.tif 000011
【図１０】
2008205322.tif 000012
【図１１】
2008205322.tif 000013
【図１２】
2008205322.tif 000014
【図１３】
2008205322.tif 000015
【図１４】
2008205322.tif 000016
【図１５】
2008205322.tif 000017
【図１６】
2008205322.tif 000018
【図１７】
2008205322.tif 000019
【図１８】
2008205322.tif 000020