(57)【要約】【課題】シリサイド形成ストレスで発生する欠陥による微小リークを低減する。【解決手段】  単結晶Ｓｉ基板１０１にゲート酸化膜１０２を介してゲート電極１０３が設けられ、ゲート電極１０３の両側部に側壁絶縁膜１０５が設けられ、素子分離領域としてＬＯＣＯＳ酸化膜１０４が設けられている。ソース・ドレイン領域１０８は側壁絶縁膜１０５とＬＯＣＯＳ酸化膜１０４との間の領域に形成されている。さらに、側壁絶縁膜１０５の傾斜側曲面上にＳｉ基板１０１に接しない状態に庇状の扇形絶縁膜１０６が形成され、ＬＯＣＯＳ酸化膜１０４の傾斜側曲面上にＳｉ基板１０１に接しない状態に扇形絶縁膜１０７が形成されている。ソース・ドレイン領域１０８上において、扇形絶縁膜１０６下方と扇形絶縁膜１０７下方を除く領域にシリサイド層１０９が形成されている。つまり、シリサイド層１０９がソース・ドレイン領域１０８より狭い範囲で形成されている。【選択図】図１Ａ
2008108875.tif 000002
【特許請求の範囲】
【請求項１】
絶縁ゲート型電界効果トランジスタを有する半導体装置であって、
前記絶縁ゲート型電界効果トランジスタは、シリコンからなる半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の側面に形成された側壁絶縁膜と、前記半導体基板に接しない状態で前記側壁絶縁膜の傾斜側面に形成された第１の庇状絶縁膜と、前記半導体基板を電気的に遮断するＬＯＣＯＳ酸化膜と、前記半導体基板に接しない状態で前記ＬＯＣＯＳ酸化膜の傾斜側面に形成された第２の庇状絶縁膜と、前記側壁絶縁膜と前記ＬＯＣＯＳ酸化膜の間の前記半導体基板の主表面に設けられたソース及びドレイン領域と、前記ソース及びドレイン領域の上部に位置し、かつ前記第１の庇状絶縁膜の下方と前記第２の庇状絶縁膜の下方とを避けて前記ソース及びドレイン領域に位置する金属シリサイド層とを備えた半導体装置。
【請求項２】
前記第１の庇状絶縁膜と前記第２の庇状絶縁膜とは、シリコン酸化膜とシリコン窒化膜との積層膜からなる請求項１記載の半導体装置。
【請求項３】
前記ゲート電極がポリシリコンからなり、前記ゲート絶縁膜が酸化膜からなり、前記側壁絶縁膜が酸化膜からなる請求項１記載の半導体装置。
【請求項４】
前記ＬＯＣＯＳ酸化膜上に形成されたポリシリコン部と、前記ポリシリコン部上に形成された非シリサイドマスクとからなるポリシリコン抵抗をさらに備え、
前記非シリサイドマスクは前記シリコン酸化膜からなる請求項２記載の半導体装置。
【請求項５】
前記ＬＯＣＯＳ酸化膜上に形成されたポリシリコンからなる下部電極と、前記下部電極上に形成された容量膜と、前記容量膜上に形成されたポリシリコンからなる上部電極とからなる容量をさらに備え、
前記容量膜は前記シリコン窒化膜からなる請求項２記載の半導体装置。
【請求項６】
絶縁ゲート型電界効果トランジスタを有する半導体装置の製造方法であって、
シリコンからなる半導体基板の所定領域上にＬＯＣＯＳ酸化膜を形成する工程と、
前記半導体基板のチャネル領域上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極の側壁部に側壁絶縁膜を形成する工程と、
前記半導体基板の前記ＬＯＣＯＳ酸化膜と前記側壁絶縁膜との間の領域にソース及びドレイン領域を形成するために不純物を導入する工程と、
前記側壁絶縁膜の傾斜側面上に第１の庇状絶縁膜を前記半導体基板に接しない状態に形成し、前記ＬＯＣＯＳ酸化膜の傾斜側面上に前記半導体基板に接しない状態に第２の庇状絶縁膜を形成する工程と、
前記第１の庇状絶縁膜と前記第２の庇状絶縁膜とをマスクとして前記ソース及びドレイン領域上に選択的に金属膜を堆積する工程と、
第１の熱処理を行うことによりソース及びドレイン領域のシリコンと前記金属膜とを反応させてシリサイド前駆体層を形成する第１の熱処理工程と、
シリサイド化しない未反応の金属を除去する除去工程と、
前記第１の熱処理で形成された前記シリサイド前駆体に対して、第２の熱処理を行うことにより、組成あるいは構造の異なった低抵抗なシリサイド層を形成する第２の熱処理工程とを含み、
前記第１の庇状絶縁膜と前記第２の庇状絶縁膜を形成する工程は、前記ＬＯＣＯＳ酸化膜と前記ゲート電極及び前記側壁絶縁膜を覆うようにシリコン酸化膜を堆積する工程と、前記シリコン酸化膜を覆うようにシリコン窒化膜を堆積する工程と、前記シリコン窒化膜を異方的にエッチバックして前記側壁絶縁膜の傾斜側面の上方とＬＯＣＯＳ酸化膜の傾斜側面の上方とに前記シリコン窒化膜を残す工程と、残った前記シリコン窒化膜をマスクとして前記シリコン酸化膜を等方的に湿式エッチングする工程とを含む半導体装置の製造方法。
【請求項７】
前記金属膜がコバルト、チタン、ニッケルから選択された少なくとも１つの２価の遷移金属Ａから成り、
前記シリサイド前駆体層がＡＳｉまたはＡ２Ｓｉまたはその混合物から成り、前記シリサイド層がＡＳｉ２から成る請求項６記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＯＳ(Metal Oxide Semiconductor)型電界効果トランジスタでサリサイドプロセスを適用した半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
従来、半導体集積回路の大規模化・微細化に伴う寄生抵抗の増加を抑制するために、多くの半導体装置の製造プロセスにおいてサリサイドプロセスが適用されている。このサリサイドプロセスはＭＯＳトランジスタのゲート電極、ソース及びドレイン領域に、自己整合的にシリサイドを同時に形成するプロセスである。側壁絶縁膜を用いることにより、ゲート電極側部のシリサイド化を抑え、ソース・ドレインとの短絡を防止している。しかし、ソース・ドレイン領域上へのシリサイド層の形成はストレスがかかるため、シリサイド層付近に欠陥が発生しやすい。シリサイド層がソース・ドレイン領域とウェルのＰＮ接合部に近い場合、上記の欠陥により、図５において矢印５０１で示すように、ＰＮ接合部を横切る微小リーク電流が発生する。この微小リーク電流は低消費電力デバイスにおいては無視できない。
【０００３】
そこで、サリサイドプロセス時におけるソース・ドレイン領域上のシリサイド層の形成ストレスで発生する欠陥による微小リーク電流を低減する半導体装置とその製造方法が開示されている（例えば、特許文献１参照）。
【０００４】
この従来例では、第１側壁絶縁膜を形成後、高濃度注入によりソース・ドレイン領域を形成している。その後第１側壁絶縁膜の側部に対し、第２側壁絶縁膜を形成し第２側壁絶縁膜に隣接して上記ソース・ドレイン領域上にシリサイド層を形成することで、シリサイド形成時のストレスで発生する欠陥をエクステンション領域から離し、それによって微小リーク電流を低減させている。
【特許文献１】特開２００４−１５８６９７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１に開示された発明による半導体装置の構造では、第２側壁絶縁膜を異方的に残して形成を行う時に、第１、第２側壁絶縁膜の下部にダメージが入ることにより、シリサイドが異常成長を起こし、ソース・ドレイン領域とウェルのＰＮ接合への微小リークが懸念される。
【０００６】
本発明の目的は、シリサイド形成ストレスで発生する欠陥による微小リークを低減することができる半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、本発明の半導体装置は、絶縁ゲート型電界効果トランジスタを有する半導体装置であり、絶縁ゲート型電界効果トランジスタは、シリコンからなる半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、ゲート電極の側面に形成された側壁絶縁膜と、半導体基板に接しない状態で側壁絶縁膜の傾斜側面に形成された第１の庇状絶縁膜と、半導体基板を電気的に遮断するＬＯＣＯＳ酸化膜と、半導体基板に接しない状態でＬＯＣＯＳ酸化膜の傾斜側面に形成された第２の庇状絶縁膜と、側壁絶縁膜とＬＯＣＯＳ酸化膜の間の半導体基板の主表面に設けられたソース及びドレイン領域と、ソース及びドレイン領域の上部に位置し、かつ第１の庇状絶縁膜の下方と第２の庇状絶縁膜の下方とを避けてソース及びドレイン領域に位置する金属シリサイド層とを備えている。
【０００８】
この構成によれば、ソース及びドレイン領域上の金属シリサイド層は、第１および第２の庇状絶縁膜の下方の外側の領域に形成されることになり、金属シリサイド層による欠陥の発生ポイントが素子（絶縁ゲート型電界効果トランジスタ）に悪影響が及ばない位置に離れるように変更される。なお、この位置変更によりソース・ドレインとウェルの接合の位置は変更されない。
【０００９】
上記の半導体装置においては、第１の庇状絶縁膜と第２の庇状絶縁膜とは、シリコン酸化膜とシリコン窒化膜との積層膜からなることが好ましく、またゲート電極がポリシリコンからなり、ゲート絶縁膜が酸化膜からなり、側壁絶縁膜が酸化膜からなることが好ましい。
【００１０】
また、上記の半導体装置は、ＬＯＣＯＳ酸化膜上に形成されたポリシリコン部と、ポリシリコン部上に形成された非シリサイドマスクとからなるポリシリコン抵抗をさらに備え、非シリサイドマスクはシリコン酸化膜からなることが好ましい。なお、非シリサイドマスク上にシリコン窒化膜があってもよい。
【００１１】
また、上記の半導体装置は、ＬＯＣＯＳ酸化膜上に形成されたポリシリコンからなる下部電極と、下部電極上に形成された容量膜と、容量膜上に形成されたポリシリコンからなる上部電極とからなる容量をさらに備え、容量膜はシリコン窒化膜からなることが好ましい。
【００１２】
また、本発明に係る半導体装置の製造方法は、絶縁ゲート型電界効果トランジスタを有する半導体装置の製造方法であり、シリコンからなる半導体基板の所定領域上にＬＯＣＯＳ酸化膜を形成する工程と、半導体基板のチャネル領域上にゲート絶縁膜を介してゲート電極を形成する工程と、ゲート電極の側壁部に側壁絶縁膜を形成する工程と、半導体基板のＬＯＣＯＳ酸化膜と側壁絶縁膜との間の領域にソース及びドレイン領域を形成するために不純物を導入する工程と、側壁絶縁膜の傾斜側面上に第１の庇状絶縁膜を半導体基板に接しない状態に形成し、ＬＯＣＯＳ酸化膜の傾斜側面上に半導体基板に接しない状態に第２の庇状絶縁膜を形成する工程と、第１の庇状絶縁膜と第２の庇状絶縁膜とをマスクとしてソース及びドレイン領域上に選択的に金属膜を堆積する工程と、第１の熱処理を行うことによりソース及びドレイン領域のシリコンと金属膜とを反応させてシリサイド前駆体層を形成する第１の熱処理工程と、シリサイド化しない未反応の金属を除去する除去工程と、第１の熱処理で形成されたシリサイド前駆体に対して、第２の熱処理を行うことにより、組成あるいは構造の異なった低抵抗なシリサイド層を形成する第２の熱処理工程とを含む。
【００１３】
そして、第１の庇状絶縁膜と第２の庇状絶縁膜を形成する工程は、ＬＯＣＯＳ酸化膜とゲート電極及び側壁絶縁膜を覆うようにシリコン酸化膜を堆積する工程と、シリコン酸化膜を覆うようにシリコン窒化膜を堆積する工程と、シリコン窒化膜を異方的にエッチバックして側壁絶縁膜の傾斜側面の上方とＬＯＣＯＳ酸化膜の傾斜側面の上方とにシリコン窒化膜を残す工程と、残ったシリコン窒化膜をマスクとしてシリコン酸化膜を等方的に湿式エッチングする工程とを含む。
【００１４】
上記の半導体装置の製造方法によれば、ソース及びドレイン領域上の金属シリサイド層は第１および第２の庇状絶縁膜の下方の外側の領域に形成されることになり、欠陥の発生ポイントが素子に悪影響が及ばない位置に変更される。このため、欠陥のない品質に優れた、シリサイド層を形成することができる。また位置変更によりソース・ドレインとウェルの接合の位置は変更されない効果も有する。
【００１５】
上記の半導体装置の製造方法において、金属膜がコバルト、チタン、ニッケルから選択された少なくとも１つの２価の遷移金属Ａから成り、シリサイド前駆体層がＡＳｉまたはＡ２Ｓｉまたはその混合物から成り、シリサイド層がＡＳｉ２から成ることが好ましい。
【発明の効果】
【００１６】
本発明に係る半導体装置及びその製造方法によれば、第１および第２の庇状絶縁膜を設けたことにより、シリサイド形成時のストレスによる欠陥の発生ポイントが素子に悪影響が及ばない位置に変更される。しかも、ソース・ドレインとウェルの接合位置は変更されずに、特性を維持できる。この結果、短チャネル効果に影響を与えずに、シリサイド形成ストレスで発生する欠陥による微小リークを低減できる半導体装置を実現することができる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施の形態を、図面を参照しながら説明する。
【００１８】
(第１の実施の形態)
以下、図面を参照しながら、本発明の第１の実施の形態における半導体装置について詳細に説明する。本実施の形態の半導体装置は、ＭＯＳ型トランジスタと、素子分離領域としてのＬＯＣＯＳ酸化膜とを備えている。
【００１９】
図１Ａ、図１Ｂは本実施の形態に係るＭＯＳ型トランジスタとＬＯＣＯＳ酸化膜の断面図を示す。ただし、図は層間膜形成前までの本発明の第１の実施の形態における半導体装置の断面図を示している。
【００２０】
この半導体装置では、図１Ａに示すように、単結晶Ｓｉ基板１０１上に、ゲート酸化膜１０２を介し、ゲート電極１０３が設けられている。また、素子分離領域としてＬＯＣＯＳ酸化膜１０４が設けられている。ゲート電極１０３の両側部に絶縁性の側壁絶縁膜（シリコン酸化膜）１０５が設けられている。さらに、側壁絶縁膜１０５の傾斜側曲面上に単結晶Ｓｉ基板１０１に接しない状態に第１の扇形絶縁膜（庇状絶縁膜）１０６が形成され、ＬＯＣＯＳ酸化膜１０４の傾斜側曲面上に単結晶Ｓｉ基板１０１に接しない状態に第２の扇形絶縁膜（庇状絶縁膜）１０７が形成されている。
【００２１】
図１Ｂに示すように、第１の扇形絶縁膜１０６はシリコン酸化膜１２１とシリコン窒化膜１２２との積層膜から形成されている。また、第２の扇形絶縁膜１０７はシリコン酸化膜１２３とシリコン窒化膜１２４との積層膜から形成されている。この構造により、湿式エッチングでシリサイド領域を開口する場合に、湿式エッチングによるＬＯＣＯＳ酸化膜１０４と側壁絶縁膜１０５の側曲面の後退を抑制できる。
【００２２】
また、単結晶Ｓｉ基板１０１上かつ、側壁絶縁膜１０５とＬＯＣＯＳ酸化膜１０４の間の領域に、N型不純物領域として高濃度ソース・ドレイン領域１０８が設けられ、単結晶Ｓｉ基板１０１上かつ、側壁絶縁膜１０５の下方にN型不純物領域として低濃度のエクステンション領域１１１が設けられている。
【００２３】
第１および第２の扇形絶縁膜１０６、１０７は、高濃度ソース・ドレイン領域１０８における、側壁絶縁膜１０５側の端部とＬＯＣＯＳ酸化膜１０４側の端部とを覆う庇状に設けられる。
【００２４】
そして、ソース・ドレイン領域１０８上において、第１の扇形絶縁膜１０６の下方と第２の扇形絶縁膜１０７の下方とを避けた領域に、シリサイド層１０９が設けられている。また、ゲート電極１０３上部には、シリサイド層１１０が設けられている。
【００２５】
上記本発明に係る半導体装置によれば、高濃度ソース・ドレイン領域１０８上のシリサイド層１０９が、エクステンション領域１１１の端部から離れた位置に設けられているため、微小リークが発生しにくくなる。言い換えると、シリサイド層１０９がソース・ドレイン領域とウェルのＰＮ接合から離れた領域に形成されるため、微小リーク電流が発生しにくくなるということである。このことにより、素子の信頼性を向上できる。
【００２６】
(第２の実施の形態)
以下、図面を参照しながら、本発明の第２の実施の形態における半導体装置の製造方法について詳細に説明する。
【００２７】
図２Ａ〜図２Ｇはそれぞれ上記図１で示したような形態におけるＭＯＳ型トランジスタ及びＬＯＣＯＳ酸化膜の製造方法の要部を工程順に示す断面図である。
【００２８】
まず、図２Ａに示すように、単結晶Ｓｉ基板１０１上の所定の領域にＬＯＣＯＳ酸化膜１０４を形成し、６ｎｍ程度の酸化膜（ゲート酸化膜）１０２、その上に３００ｎｍ程度のポリシリコン層を形成して幅３６０ｎｍ程度のゲート電極１０３をパターニングする。
【００２９】
つぎに、このようなゲート電極１０３の領域をマスクにしてエクステンション領域１１１の形成のために、低濃度（例えば、1e+13ion/cm2〜1e+14ion/cm2）のＮ型不純物領域をイオン注入により形成する。
【００３０】
つぎに、ゲート電極１０３を覆うようにシリコン酸化膜を１５０ｎｍ程度堆積した後、ＲＩＥ(Reactive Ion Etching)法などにより異方的にエッチングすることでゲート電極１０３の側壁に側壁絶縁膜１０５を形成する。その後、高濃度ソース・ドレイン領域１０８を形成するために高濃度(例えば、1e+14ion/cm2〜1e+16ion/cm2)のN型不純物領域をイオン注入により形成する。
【００３１】
つぎに、図２Ｂに示すように、単結晶Ｓｉ基板１０１全面にシリコン酸化膜２０１をおよそ１００ｎｍ程度堆積し、その上にシリコン窒化膜２０２を２０ｎｍ程度堆積する。
【００３２】
つぎに、図２Ｃに示すようにシリコン窒化膜２０２をＲＩＥ法などにより異方的にエッチングすることで側壁絶縁膜１０５上方のシリコン酸化膜２０１の斜面部に第１のシリコン窒化膜残り１２２を、ＬＯＣＯＳ酸化膜１０４の斜面部上方のシリコン酸化膜２０１の斜面部に第２のシリコン窒化膜残り１２４を形成する。
【００３３】
つぎに、図２Ｄに示すように、第１のシリコン窒化膜残り１２２と第２のシリコン窒化膜残り１２４とをマスクにしてシリコン酸化膜２０１を湿式エッチング法でエッチングすることにより、第１の扇形シリコン酸化膜１２１と第２の扇形シリコン酸化膜１２３を形成させる。この第１および第２の扇形シリコン酸化膜１２１、１２３は、高濃度ソース・ドレイン領域１０８における側壁絶縁膜１０５側の端部とＬＯＣＯＳ酸化膜１０４側の端部とを覆う庇状に設けられる。
【００３４】
以上のようにして、完成した半導体装置は、ＭＯＳ型トランジスタ及びＬＯＣＯＳ酸化膜を有する。
【００３５】
つぎに、図２Ｅに示すように、全面にチタン金属膜２０３を２０ｎｍ〜６０ｎｍ程度堆積する。その後、単結晶Ｓｉ基板１０１を熱処理装置内に設置して、不活性雰囲気中で６００℃から７００℃の範囲で１０ｓｅｃ〜１００ｓｅｃ程度熱処理してシリサイド前駆体を形成する。このときシリサイド前駆体はＴｉＳｉまたはＴｉ２Ｓｉまたはその混合物から成る。この後、エッチングによりシリサイド化しない未反応の金属を除去する。
【００３６】
そして、図２Ｆに示すように単結晶Ｓｉ基板１０１を熱処理装置内に設置して、不活性雰囲気(例えば、窒素雰囲気)中で７００℃から９００℃の範囲で１０ｓｅｃ〜１００ｓｅｃ程度熱処理することでシリサイド前駆体（体心斜方晶構造）を、組成あるいは構造の異なった電気的に低抵抗なシリサイド層（面心斜方晶構造）に変化させる。このようにして、シリサイド層１０９を形成する。このときシリサイド層１０９はＴｉＳｉ２から成る。
【００３７】
その後、図２Ｇに示すように層間膜を堆積し、シリサイド層１０９に対して電気的に接続されるプラグ２０４を形成する。
【００３８】
ここで、熱処理を２段階で行っている理由について説明する。シリサイド抵抗を低抵抗化するためには、結晶構造をC-54-TiSi2(体心斜方晶構造)にとる必要があるが、C54の結晶粒径は数１００ｎｍ〜数μｍであり、シリサイド層の平坦性制御が困難である。それに対しC49-TiSi2(面心斜方晶構造)は高抵抗であるが、結晶粒径が数１０ｎｍ程度であり、界面の制御に優れている。そこで、第１の熱処理により、C49-TiSi2を形成することで平坦なシリサイド層を形成し、その後第２の熱処理にてC54-TiSi2に相転移させることで、電気的に低抵抗化する。この二つのプロセスを経ることで、安定した膜厚をもった低抵抗なシリサイド層を形成する。
【００３９】
なお、第２の実施の形態においては、シリサイド前駆体となる金属としてチタン膜を使用したが、コバルトでもニッケルでもよい。すなわち、２価の遷移金属であればよい。
【００４０】
第２の実施の形態においては、シリコン酸化膜２０１の厚み１００ｎｍとしたが、５０ｎｍから５００ｎｍの範囲であればよい。この範囲であれば湿式エッチングを使用することができる。
【００４１】
また、第２の各実施の形態においては、シリコン窒化膜２０２の厚みを２０ｎｍとしたが、５ｎｍから２００ｎｍの範囲であればよい。この範囲であれば異方的にエッチングを使用することができる。さらに異方的なエッチングとして、ＲＩＥ法を用いたエッチングを行ったが、スパッタエッチングでもマイクロ波を利用したエッチングでもよい。すなわち、異方的にエッチングできればよい。
【００４２】
(第３の実施の形態)
第１の実施の形態と同様に図３Ａ〜図３Ｄにおいては、ＭＯＳ型トランジスタとＬＯＣＯＳ酸化膜の断面図を示した。図面では同様機能を有する部分に同じ記号を使用して示している。
【００４３】
図３Ａに示すように、ＭＯＳ型トランジスタ３０１とＬＯＣＯＳ酸化膜１０４とを形成した後、ＬＯＣＯＳ酸化膜１０４上にポリシリコン抵抗３０２を形成する。
【００４４】
つぎに、第２の実施の形態と同様、図３Ｂに示すように、単結晶Ｓｉ基板１０１全面にシリコン酸化膜２０１をおよそ１００ｎｍ程度堆積し、その上にシリコン窒化膜２０２を２０ｎｍ程度堆積する。
【００４５】
図３Ｃに示すように、サリサイドを行わない領域の上方のシリコン窒化膜３０３をパターニングする。このシリコン窒化膜３０３をマスクとして湿式エッチングを行い、図３Ｄに示すように、シリサイド化を行わない領域を形成するための非サリサイドマスク３０４を、ポリシリコン抵抗３０２を覆う状態に形成する。
【００４６】
この構造により、ポリシリコン抵抗３０１を覆う非サリサイドマスク３０４と本発明の第１の扇形シリコン酸化膜１２１や第２の扇形シリコン酸化膜１２３とを同時に形成できるので、量産性に優れる。このとき、非サリサイドマスク３０４の上層にはシリコン窒化膜を形成した状態を示したが、シリコン窒化膜をマスクとして用いず、レジストによるパターニングでも良い。この場合には、シリコン窒化膜は存在しない。
【００４７】
(第４の実施の形態)
第１の実施の形態と同様に図４Ａ〜図４ＤにおいてはＭＯＳ型トランジスタとＬＯＣＯＳ酸化膜の断面図を示した。図面では同様機能を有する部分に同じ記号を使用して示した。
【００４８】
図４Ａに示すように、ＭＯＳ型トランジスタ３０１とＬＯＣＯＳ酸化膜１０４とを形成した後、ＬＯＣＯＳ酸化膜１０４上にポリシリコンからなる容量下部電極４０１を形成する。
【００４９】
つぎに、図４Ｂに示すように、結晶Ｓｉ基板１０１全面にシリコン酸化膜２０１をおよそ１００ｎｍ程度堆積し、その後、容量下部電極４０１の上部のシリコン酸化膜２０１を、容量窓として用いるために開口し、その上に容量膜４０２としてシリコン窒化膜２０２を２０ｎｍ程度堆積する。
【００５０】
その後、図４Ｃに示すように、ポリシリコンからなる容量上部電極４０３を形成した後、シリコン窒化膜２０２をパターニングする。
【００５１】
その後、図４Ｄに示すように、第１の実施の形態と同様、扇形絶縁膜の形成とシリサイド化を行う。
【００５２】
この構造により、２つのポリシリコン間に容量膜を挟んで構成した容量の容量膜４０２と本発明の第１の扇形絶縁膜や第２の扇形絶縁膜は同時に形成できるので量産性に優れる。
【産業上の利用可能性】
【００５３】
以上説明したように、本発明は、微細化されたＭＯＳ型トランジスタによる大規模半導体集積回路等に有用である。
【図面の簡単な説明】
【００５４】
【図１Ａ】本発明の第１の実施の形態に係る半導体装置を示す断面図（シリサイド層形成後）である。
【図１Ｂ】本発明の第１の実施の形態に係る半導体装置を示す断面図（シリサイド層形成後）である。
【図２Ａ】本発明の第２の実施の形態に係る半導体装置の製造方法を示す工程順断面図である。
【図２Ｂ】本発明の第２の実施の形態に係る半導体装置の製造方法を示す工程順断面図である。
【図２Ｃ】本発明の第２の実施の形態に係る半導体装置の製造方法を示す工程順断面図である。
【図２Ｄ】本発明の第２の実施の形態に係る半導体装置の製造方法を示す工程順断面図である。
【図２Ｅ】本発明の第２の実施の形態に係る半導体装置の製造方法を示す工程順断面図である。
【図２Ｆ】本発明の第２の実施の形態に係る半導体装置の製造方法を示す工程順断面図である。
【図２Ｇ】本発明の第２の実施の形態に係る半導体装置の製造方法を示す工程順断面図である。
【図３Ａ】本発明の第３の実施の形態に係る半導体装置の製造方法を示す工程順断面図である。
【図３Ｂ】本発明の第３の実施の形態に係る半導体装置の製造方法を示す工程順断面図である。
【図３Ｃ】本発明の第３の実施の形態に係る半導体装置の製造方法を示す工程順断面図である。
【図３Ｄ】本発明の第３の実施の形態に係る半導体装置の製造方法を示す工程順断面図である。
【図４Ａ】本発明の第４の実施の形態に係る半導体装置の製造方法を示す工程順断面図である。
【図４Ｂ】本発明の第４の実施の形態に係る半導体装置の製造方法を示す工程順断面図である。
【図４Ｃ】本発明の第４の実施の形態に係る半導体装置の製造方法を示す工程順断面図である。
【図４Ｄ】本発明の第４の実施の形態に係る半導体装置の製造方法を示す工程順断面図である。
【図５】リーク電流経路を示す半導体装置の断面図である。
【符号の説明】
【００５５】
１０１    単結晶Ｓｉ基板
１０２    ゲート酸化膜
１０３    ゲート電極
１０４    ＬＯＣＯＳ酸化膜
１０５    側壁絶縁膜
１０６    第１の扇形絶縁膜
１０７    第２の扇形絶縁膜
１０８    高濃度ソース・ドレイン領域
１０９    シリサイド層
１１０    シリサイド層
１１１    エクステンション領域
１２１    第１の扇形シリコン酸化膜
１２２    第１のシリコン窒化膜残り
１２３    第２の扇形シリコン酸化膜
１２４    第２のシリコン窒化膜残り
２０１    シリコン酸化膜
２０２    シリコン窒化膜
２０３    チタン金属膜
２０４    プラグ
２０５    層間膜
３０１    ＭＯＳ型トランジスタ
３０２    ポリシリコン抵抗
３０３    シリコン窒化膜
３０４    非サリサイドマスク
４０１    容量下部電極
４０２    容量膜
４０３    容量上部電極
【図１Ａ】
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【図１Ｂ】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図２Ｅ】
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【図２Ｆ】
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【図２Ｇ】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図５】
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