(57)【要約】【課題】電圧依存性のあるＭＯＳ容量を、例えばオペアンプの位相補償用回路素子として使用する際に、オペアンプの入力あるいは出力電圧が如何なる電圧領域でも、ＭＯＳ容量値が減少して位相余裕が減少することがない構成を実現する。【解決手段】半導体基板上に形成されたゲート電極と拡散層間に絶縁膜を有する構造のＭＯＳ容量を用いた位相補償用回路６を備え、位相補償用回路は第１および第２のＭＯＳ容量１４、１５により構成される。第１のＭＯＳ容量のゲート電極端子と、第２のＭＯＳ容量の拡散層側端子（ゲート電極端子とは反対の端子）が等価的に接続され、第１のＭＯＳ容量の拡散層側端子と第２のＭＯＳ容量のゲート電極端子の間に、電流が流れることにより電位差を発生する電位差発生素子１６が接続される。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板上に形成されたゲート電極と拡散層間に絶縁膜を有する構造のＭＯＳ容量を用いた位相補償用回路を備えた半導体装置において、
前記位相補償用回路は第１および第２のＭＯＳ容量により構成されて、前記第１のＭＯＳ容量のゲート電極端子と、前記第２のＭＯＳ容量の拡散層側端子（ゲート電極端子とは反対の端子）が接続され、
前記第１のＭＯＳ容量の拡散層側端子と前記第２のＭＯＳ容量のゲート電極端子の間に、電流が流れることにより電位差を発生する電位差発生素子が接続されたことを特徴とする半導体装置。
【請求項２】
前記電位差発生素子としてダイオードが設けられ、前記ダイオードに順方向電流が流れるように構成された請求項１記載の半導体装置。
【請求項３】
前記位相補償用回路がオペアンプの位相補償用に用いられた請求項１または２記載の半導体装置。
【請求項４】
差動増幅回路と、
前記差動増幅回路の出力でゲートが駆動されるＭＯＳトランジスタとを備え、
前記ＭＯＳトランジスタのゲートに前記第１のＭＯＳ容量のゲート電極端子及び前記第２のＭＯＳ容量の拡散層側端子が接続され、
前記ＭＯＳトランジスタのドレインに前記電位差発生素子のいずれかの端子が接続され、
前記電位差発生素子の一方の端子に前記第１のＭＯＳ容量の拡散層側端子が接続され、
前記電位差発生素子の他方の端子に前記第２のＭＯＳ容量のゲート電極端子が接続された請求項３記載の半導体装置。
【請求項５】
差動増幅回路と、
前記差動増幅回路の出力でベースが駆動されるバイポーラトランジスタとを備え、
前記バイポーラトランジスタのベースに前記第１のＭＯＳ容量のゲート電極端子及び前記第２のＭＯＳ容量の拡散層側端子が接続され、
前記バイポーラトランジスタのコレクタに前記電位差発生素子のいずれかの端子が接続され、
前記電位差発生素子の一方の端子に前記第１のＭＯＳ容量の拡散層側端子が接続され、
前記電位差発生素子の他方の端子に前記第２のＭＯＳ容量のゲート電極端子が接続された請求項３記載の半導体装置。
【請求項６】
前記電位差発生素子のいずれかの端子あるいは前記電位差発生素子の中間点から前記差動増幅回路の入力に負帰還経路が設けられた請求項４または５記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、オペアンプ等の位相補償用回路素子として電圧依存性のあるＭＯＳ容量を使用する半導体装置に関するものである。
【背景技術】
【０００２】
従来の半導体装置においては、オペアンプ等の位相補償用の容量としてＭＯＳ容量を使用する場合、２つのＭＯＳ容量を互いに逆極性の端子どうしを並列接続して使用していた。なお、ＭＯＳ容量とは、半導体基板に形成され、ゲート電極と拡散層間に絶縁膜（ゲート酸化膜）を有する構成の容量である。以下、従来例の半導体装置である特許文献１に開示された「ＣＭＯＳオペアンプ」に関して、図７を参照しながら説明する。
【０００３】
図７において、ＮチャネルＭＯＳトランジスタ８７とＮチャネルＭＯＳトランジスタ８８は差動入力段部を構成し、各々のゲートに反転入力端子８１および非反転入力端子８２からの信号が入力される。ＭＯＳトランジスタ８７のソースとＭＯＳトランジスタ８８のソースは互いに接続され、ＮチャネルＭＯＳトランジスタ８９のドレインにより定電流が引かれる。ＭＯＳトランジスタ８９は、バイアス電圧入力端子８３の電圧でドレイン電流が設定される。
【０００４】
ＰチャネルＭＯＳトランジスタ９１、９２は、ソースが電源端子８４（高位側電源ＶＤＤ）に共通接続されている。ＭＯＳトランジスタ８７のドレインは、ＭＯＳトランジスタ９１、９２のゲート及びＭＯＳトランジスタ９１のドレインに接続され、ＭＯＳトランジスタ８８のドレインは、ＭＯＳトランジスタ９２のドレインに接続されている。
【０００５】
ＭＯＳトランジスタ８８のドレインはさらに、ソースが高位側電源ＶＤＤに接続されたＰチャネルＭＯＳトランジスタ９３のゲート及び位相補償用容量８６の一方の端子に接続されている。位相補償用容量８６の他方の端子は、ＭＯＳトランジスタ９３のドレインに接続されている。ＭＯＳトランジスタ９３のドレインは、バイアス電圧入力端子８３の電圧でドレイン電流が設定されるＮチャネルＭＯＳトランジスタ９０のドレインに接続され、この接続点が出力端子８５とされている。
【０００６】
なお、位相補償用容量８６は、互いに逆極性の端子どうしを並列接続した２つのＭＯＳ容量９４、９５で構成されている。図８は、ＭＯＳ型の容量素子（Ｎウェル容量素子）であるＭＯＳ容量９４、９５の断面構造を示す。
【０００７】
図８において１１４はＰ型半導体基板であり、Ｎウェル層（不純物濃度の薄いＮ型拡散層）１１１、１１２、およびフィールド酸化膜１１３が形成されている。Ｎウェル層１１１、１１２中に不純物濃度の濃いＮ型拡散層（比抵抗が小さいＮ型拡散層）１０７〜１１０が形成されている。Ｎ型拡散層１０７、１０８間、Ｎ型拡散層１０９、１１０間の領域にそれぞれ、ゲート酸化膜１０５、１０６を介してゲート電極１０３、１０４が設けられている。ＭＯＳ容量９５、９４に対して、端子１０１、１０２が設けられている。
【０００８】
ＭＯＳ容量９５、９４の端子１０１は、図７におけるＰチャネルＭＯＳトランジスタ９３のゲートに、端子１０２は図７におけるＰチャネルＭＯＳトランジスタ９３のドレインに接続されている。
【０００９】
以上のような構成とすることで、電圧Ｖ１（ＭＯＳ容量の端子１０１の電圧）が電圧ＶＯＵＴ（ＭＯＳ容量の端子１０２の電圧）よりも高い時は、ＭＯＳ容量９５内ゲート電極１０３直下のＮウェル層１１１に空乏層が発生し、ＭＯＳ容量９５の容量値は非常に小さくなる。一方、電圧Ｖ１（ＭＯＳ容量の端子１０１の電圧）が電圧ＶＯＵＴ（ＭＯＳ容量の端子１０２の電圧）よりも低い時は、ＭＯＳ容量９４内ゲート電極１０４直下のＮウェル層１１２に空乏層が発生し、ＭＯＳ容量９４の容量値は非常に小さくなる。
【００１０】
しかし、ＭＯＳ容量９５とＭＯＳ容量９４は、互いに逆極性の端子どおしを並列接続しているため、電圧Ｖ１が電圧ＶＯＵＴより一定電圧以上高い時も、一定電圧以上低い時も（同電位付近以外）、片方のＭＯＳ容量の容量値は所定どおり（空乏層により容量値が小さくなっていない状態）となる。すなわち、電圧Ｖ１が電圧ＶＯＵＴより一定電圧以上高い場合でも、一定電圧以上低い場合でも（同電位付近以外）、位相補償用容量８６の容量値（ＭＯＳ容量９４とＭＯＳ容量９５のトータル容量値）は所定値以上に保たれる。したがって、オペアンプ等として使用した場合、発振することはない。
【００１１】
なお、特許文献１以外にも、ＡＬ配線を利用し寄生容量成分を加算する類似例が、特許文献２に開示されている。
【特許文献１】特開平１０−２７０９５７号公報
【特許文献２】特開平１１−９７６２６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、図７、８に示した従来例の半導体装置では、以下に述べるような問題点があった。
【００１３】
図９は、位相補償用容量８６の電圧依存性を示す特性図である。横軸は、図７における（ＶＯＵＴ−Ｖ１）の電圧、縦軸は容量値である。点線で描かれた曲線ａはＭＯＳ容量９４の容量値、破線で描かれた曲線ｂはＭＯＳ容量９５の容量値、及び実線で描かれた曲線ｃは位相補償用容量８６の容量値（ＭＯＳ容量９４、９５の合計）を示す。
【００１４】
一般的にＭＯＳ容量は、ゲート電極端子より拡散層側端子の電圧が高いとゲート電極直下のＮウェル層に空乏層ができ、ゲート酸化膜厚と合わせた容量としての長さＬが長くなることで容量値が小さくなる。また、ＭＯＳ容量の電圧依存性のこまかな特性は、Ｎウェル層の不純物濃度やゲート酸化膜厚等の条件により異なるが、ＭＯＳ容量９４の特性、ＭＯＳ容量９５の特性、位相補償用容量８６の容量値（ＭＯＳ容量９４、９５の合計）は、各々図９のａ〜ｃようになる。
【００１５】
すなわち、（ＶＯＵＴ−Ｖ１）が０Ｖ付近では、位相補償用容量８６の容量値が極めて小さくなる。そのため、例えば、図７におけるオペアンプの位相補償用容量８６の端子間電圧が入力条件などにより変化する使われ方をした場合、（ＶＯＵＴ−Ｖ１）が０Ｖ付近になる使用条件下ではオペアンプが発振する可能性が高い。
【００１６】
また、（ＶＯＵＴ−Ｖ１）が０Ｖ付近になる使用条件下でも発振する可能性をなくすには、位相補償用容量８６を非常に大きくする必要があり、チップサイズが大きくなるという問題点があった。
【００１７】
本発明は（ＶＯＵＴ−Ｖ１）が０Ｖ付近になる使用条件下でも、位相補償用容量を構成するＭＯＳ容量の合計容量値が小さくなることが抑制された半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１８】
上記課題を解決するために、本発明の半導体装置は、半導体基板上に形成されたゲート電極と拡散層間に絶縁膜を有する構造のＭＯＳ容量を用いた位相補償用回路を備え、前記位相補償用回路は第１および第２のＭＯＳ容量により構成されて、前記第１のＭＯＳ容量のゲート電極端子と、前記第２のＭＯＳ容量の拡散層側端子（ゲート電極端子とは反対の端子）が接続され、前記第１のＭＯＳ容量の拡散層側端子と前記第２のＭＯＳ容量のゲート電極端子の間に、電流が流れることにより電位差を発生する電位差発生素子が接続されたことを特徴とする。
【発明の効果】
【００１９】
本発明によれば、第１のＭＯＳ容量のゲート電極端子と第２のＭＯＳ容量の拡散層側端子が接続され、第１のＭＯＳ容量の拡散層側端子と第２のＭＯＳ容量のゲート電極端子の間に電位差が発生する構成としているため、どのような条件下でも常に第１のＭＯＳ容量の端子間電圧と第２のＭＯＳ容量の端子間電圧は両方とも同時に０Ｖ付近の電圧になることはない。したがって、第１のＭＯＳ容量と第２のＭＯＳ容量の少なくとも一方は、ゲート電極下のＮウェル拡散層に大きな（縦方向に長さＬが長い）空乏層を発生することはなくなり、少なくとも一方のＭＯＳ容量は所定の容量値を保持することができる。
【発明を実施するための最良の形態】
【００２０】
上記構成の本発明の半導体装置は、以下のような種々の態様をとることができる。
【００２１】
すなわち、前記電位差発生素子としてダイオードが設けられ、前記ダイオードに順方向電流が流れるように構成されることができる。
【００２２】
また、前記位相補償用回路がオペアンプの位相補償用に用いられた構成とすることができる。
【００２３】
また、差動増幅回路と、前記差動増幅回路の出力でゲートが駆動されるＭＯＳトランジスタとを備え、前記ＭＯＳトランジスタのゲートに前記第１のＭＯＳ容量のゲート電極端子及び前記第２のＭＯＳ容量の拡散層側端子が接続され、前記ＭＯＳトランジスタのドレインに前記電位差発生素子のいずれかの端子が接続され、前記電位差発生素子の一方の端子に前記第１のＭＯＳ容量の拡散層側端子が接続され、前記電位差発生素子の他方の端子に前記第２のＭＯＳ容量のゲート電極端子が接続された構成とすることができる。
【００２４】
また、差動増幅回路と、前記差動増幅回路の出力でベースが駆動されるバイポーラトランジスタとを備え、前記バイポーラトランジスタのベースに前記第１のＭＯＳ容量のゲート電極端子及び前記第２のＭＯＳ容量の拡散層側端子が接続され、前記バイポーラトランジスタのコレクタに前記電位差発生素子のいずれかの端子が接続され、前記電位差発生素子の一方の端子に前記第１のＭＯＳ容量の拡散層側端子が接続され、前記電位差発生素子の他方の端子に前記第２のＭＯＳ容量のゲート電極端子が接続された構成とすることができる。
【００２５】
上記構成において、前記電位差発生素子のいずれかの端子あるいは前記電位差発生素子の中間点から前記差動増幅回路の入力に負帰還経路が設けられた構成とすることができる。
【００２６】
以下、本発明の実施形態における半導体装置について、図面を参照しながら説明する。
【００２７】
（第１の実施形態）
図１は、本発明の第１の実施形態における半導体装置を示す。ＮチャネルＭＯＳトランジスタ７とＮチャネルＭＯＳトランジスタ８は差動入力段部を構成し、各々のゲートに反転入力端子１および非反転入力端子２からの信号が入力される。ＭＯＳトランジスタ７のソースとＭＯＳトランジスタ８のソースは互いに接続され、ＮチャネルＭＯＳトランジスタ９のドレインにより定電流が引かれる。ＭＯＳトランジスタ９は、バイアス電圧入力端子３の電圧でドレイン電流が設定される。
【００２８】
ＰチャネルＭＯＳトランジスタ１１、１２は、ソースが電源端子４（高位側電源ＶＤＤ２）に共通接続されている。ＭＯＳトランジスタ７のドレインは、ＭＯＳトランジスタ１１、１２のゲート及びＭＯＳトランジスタ１１のドレインに接続され、ＭＯＳトランジスタ８のドレインは、ＭＯＳトランジスタ１２のドレインに接続されている。ＭＯＳトランジスタ８のドレインはさらに、ソースが高位側電源ＶＤＤ２に接続されたＰチャネルＭＯＳトランジスタ１３のゲートに接続されている。ＰチャネルＭＯＳトランジスタ１３のドレインは、ダイオード１６のアノード側に接続されている。ダイオード１６のカソード側は、バイアス電圧入力端子３の電圧でドレイン電流が設定されるＮチャネルＭＯＳトランジスタ１０のドレインに接続され、この接続点が出力端子５とされている。
【００２９】
位相補償用容量６は、互いに逆極性の端子どうしを並列接続した２つのＭＯＳ容量１４、１５で構成されている。ＭＯＳ容量１４のゲート電極端子とＭＯＳ容量１５の拡散層側端子（ゲート電極端子とは反対側の端子）が互いに接続されて、ＭＯＳトランジスタ８のドレインとＰチャネルＭＯＳトランジスタ１３のゲートの接続点に接続されている。ＭＯＳ容量１５のゲート電極端子はＭＯＳトランジスタ１３のドレインに接続され、ＭＯＳ容量１４の拡散層側端子はＭＯＳトランジスタ１０のドレインに接続されている。
【００３０】
Ｖ２はＰチャネルＭＯＳトランジスタ１３のゲート電圧、ＶＯＵＴ２は出力端子５の電圧である。
【００３１】
図２は、位相補償用容量６を構成する、ＭＯＳ型の容量素子（Ｎウェル容量素子）であるＭＯＳ容量１４、１５の断面構造を示す。３４はＰ型半導体基板であり、Ｎウェル層（不純物濃度の薄いＮ型拡散層）３１、３２、およびフィールド酸化膜３３が形成されている。Ｎウェル層３１、３２中に不純物濃度の濃いＮ型拡散層（比抵抗が小さいＮ型拡散層）２７〜３０が形成されている。Ｎ型拡散層２７、２８間、Ｎ型拡散層２９、３０間の領域にそれぞれ、ゲート酸化膜２５、２６を介してゲート電極２３、２４が設けられている。なお、ゲート電極２３、２４はポリシリコンで構成されている。
【００３２】
ＭＯＳ容量１５、１４に対して、端子２１、２２、３５が設けられている。端子２１を介して、図１に示したように、ＭＯＳ容量１５の拡散層側端子およびＭＯＳ容量１４のゲート電極端子が、ＭＯＳトランジスタ１３のゲートに接続されている。端子２２を介して、ＭＯＳ容量１４の拡散層側端子が、ＭＯＳトランジスタ１０のドレインに接続されている。端子３５を介して、ＭＯＳ容量１４のゲート電極端子が、ＭＯＳトランジスタ１３のドレインに接続されている。
【００３３】
なお、図２のＭＯＳ容量１５、１４の構成では、Ｎウェル拡散層３１、３２とＭＯＳ容量素子の端子２１、２２とのコンタクト部として各々、不純物濃度の濃いＮ型拡散層２７、２８、および同Ｎ型拡散層２９、３０の２つが設けられているが、図３に示すように、コンタクト部はＮ型拡散層２７ａ、３０ａを１つのみとして、容量の面積Ｓを広くする構成にすることもできる。
【００３４】
図１におけるダイオード１６は、ＮＰＮトランジスタ、ＰＮＰトランジスタ、ＭＯＳトランジスタ、ツェナーダイオード等のＰＮ接合部を利用して構成できるが、図４に一例として、ＮＰＮトランジスタで構成したダイオードの半導体断面図を示す。
【００３５】
図４において、４６はＰ型半導体基板であり、Ｐ型分離層４４により分離されたＮウェル層４５が形成されている。Ｎウェル層４５にはＰ型拡散層５０、および不純物濃度の濃いＮ型拡散層４９が形成されている。Ｐ型拡散層５０には、不純物濃度の濃いＮ型拡散層４７、および不純物濃度の濃いＰ型拡散層４８が形成されている。Ｎ型拡散層４７、Ｐ型拡散層４８およびＮ型拡散層４９にはそれぞれ、エミッタ端子４１、ベース端子４２、およびコレクタ端子４３が接続されている。図４に示すように、ベース端子４２とコレクタ端子４３の接続点をアノード、エミッタ端子４１をカソードとしてダイオードが形成される。
【００３６】
図５は、位相補償用容量６の電圧依存性を示す特性図である。横軸は、図１における（ＶＯＵＴ２−Ｖ２）の電圧、縦軸は容量値（ｐＦ）である。一般的にＭＯＳ容量は、ゲート電極端子より拡散層側端子の電圧が高いとゲート電極直下のＮウェル層に空乏層ができ、ゲート酸化膜厚と合わせた容量としての長さＬが長くなることで容量値が小さくなる。また、ＭＯＳ容量の電圧依存性のこまかな特性は、Ｎウェル層の不純物濃度やゲート酸化膜厚等の条件により異なるが、ＭＯＳ容量１４は点線で描かれた曲線Ａ、ＭＯＳ容量１５は破線で描かれた曲線Ｂ、および位相補償用容量６の容量値（ＭＯＳ容量１４、１５の合計）は実線で描かれた曲線Ｃで示すような特性になる。
【００３７】
なお、図５には、（ＶＯＵＴ２−Ｖ２）が−５Ｖから５Ｖの範囲での位相補償用容量６の電圧依存性の特性が示されるが、例えば、高位側電源ＶＤＤ２の電圧が５Ｖとすると、実際の回路動作上の（ＶＯＵＴ２−Ｖ２）の可変範囲は、約−５Ｖから約４．３Ｖになる。
【００３８】
図５よりわかるように、ＭＯＳ容量１５のゲート電極端子とＭＯＳ容量１４の拡散層側端子の間には、ダイオード１６により電位差（約０．７Ｖ）が発生しているため、使用条件により（ＶＯＵＴ２−Ｖ２）がどのような電圧になった時でも、ＭＯＳ容量１４の端子間電圧とＭＯＳ容量１５の端子間電圧が同時に０Ｖ付近の電圧になることはない。すなわち、ＭＯＳ容量１４とＭＯＳ容量１５の容量値が同時に空乏層の影響で大幅に小さくなることはなく、ＭＯＳ容量１４、１５のトータル容量値は常にある所定値以上を保つことができる。
【００３９】
このため、図１の半導体装置に帰還経路を設けてオペアンプとして使用する際等には、使用条件により（ＶＯＵＴ２−Ｖ２）がどのような電圧になった時でも、常にＭＯＳ容量１４、１５により位相余裕は保たれ、発振することはない。
【００４０】
また、図５に示されるように、ＭＯＳ容量１４、１５の合計（曲線Ｃ）は常に大きく減少することなく所定値以上を保っているため、ＭＯＳ容量１４、１５を必要以上に大きくする必要はなく、チップサイズを不必要に大きくすることなく位相余裕を保つことができる。
【００４１】
なお、図１の半導体装置では、ＭＯＳ容量１５のゲート電極端子とＭＯＳ容量１４の拡散層側端子間に定電流が流れるダイオード１６を介在させて電位差を発生させているが、ダイオード１６の代わりに抵抗を用いて電位差を発生させることもできる（少しオペアンプとしてのＡＣ特性は変わってくるが）。また、ダイオード１６と直列に抵抗を挿入し、抵抗値の設定により電位差を微調整することもできる。また、オペアンプの出力Ｄレンジが狭くなっても良い場合には、ダイオードを２つ直列に挿入し、（ＶＯＵＴ２−Ｖ２）が０Ｖ付近の広い電圧範囲で、ＭＯＳ容量１４、１５のトータル容量値を大きくすることもできる。
【００４２】
また、図１のダイオード１６のアノードあるいはカソードから反転入力端子１へ負帰還経路を設けることで、入力電圧条件にかかわらず位相余裕が保てるさまざまな形式のオペアンプとして使用できる。ダイオード１６の代わりに、抵抗やダイオード等を複数直列に構成した場合では、それらの両端の端子以外に中間点から反転入力端子１へ負帰還経路を設ける構成としても良い。
【００４３】
以上の説明からわかるように、本発明の第１の実施形態に係る半導体装置によれば、使用条件により（ＶＯＵＴ２−Ｖ２）がどのような電圧になった時でも、特に（ＶＯＵＴ２−Ｖ２）が０Ｖ付近においても）、ＭＯＳ容量１４、１５の合計値は所定値以上を保ち、オペアンプの位相余裕は保たれ発振することはなくなる。
【００４４】
なお、本実施形態に係る半導体装置では、図２のように、ゲート電極２３とＮウェル層３１間にゲート酸化膜２５、ゲート電極２４とＮウェル層３２間にゲート酸化膜２６を有するＭＯＳ容量が用いられた場合について説明したが、ゲート電極とＰウェル層間にゲート酸化膜を有するＭＯＳ容量が用いられた場合にも、本実施の形態を同様に適用できる。ただし、この場合、図２のＭＯＳ容量の場合とは反対で、ゲート電極端子電圧が拡散層側端子電圧よりも高いとゲート電極直下のＰウェル層に大きい（縦方向に長さＬの長い）空乏層ができ、ＭＯＳ容量の容量値が大幅に小さくなるため、図１の構成におけるＭＯＳ容量１４、１５は、それぞれ極性を逆にして接続する必要がある。
【００４５】
（第２の実施形態）
本発明の第２の実施形態に係る半導体装置について、図６を参照しながら説明する。この半導体装置は、バイポーラトランジスタ、ＭＯＳ容量、ダイオード、及び抵抗を構成要素としたオペアンプであり、出力端子から反転入力端子に負帰還をかけ、入力電圧をバッファする（電流能力を増大する）ことを目的とした回路例である。
【００４６】
図６における５１〜６０はＰＮＰトランジスタ、６１〜６４はＮＰＮトランジスタ、６５はダイオード、６６〜７０は抵抗、７１、７２はＭＯＳ容量、７３は定電流源、７４は高位側電源、７５は出力端子、７６は非反転入力端子、７７は可変電源である。ＭＯＳ容量７１、７２としては、ゲート電極とＰウェル層間にゲート酸化膜を有す構成も考えられるが、ここでは、図２、あるいは図３に示したような、ゲート電極とＮウェル層間にゲート酸化膜を有する構成の容量の場合を示す。
【００４７】
ＰＮＰトランジスタ５４、５６、５９、６０のコレクタからは、電流源７３の定電流をカレントミラーした定電流が流れる。
【００４８】
ＰＮＰトランジスタ５３のベースは反転入力端子、ＰＮＰトランジスタ５８のベースは非反転入力端子であり、ＰＮＰトランジスタ５３、５５、５７、５８で差動入力段部を構成している。抵抗６７、６８は、オペアンプのゲイン調整用の抵抗である。ＰＮＰトランジスタ５５のコレクタは、エミッタが接地されたＮＰＮトランジスタ６１のコレクタに接続されている。ＮＰＮトランジスタ６１のベースは、コレクタに接続されるとともに、エミッタが接地されたＮＰＮトランジスタ６２のベースに接続されている。ＮＰＮトランジスタ６２のコレクタはＰＮＰトランジスタ５７のコレクタに接続され、その接続点は、エミッタが接地されたＮＰＮトランジスタ６３のベースに接続されている。
【００４９】
ＮＰＮトランジスタ６３のベースには、ＭＯＳ容量７１の拡散層側の端子、及びＭＯＳ容量７２のゲート電極端子が接続されている。ＭＯＳ容量７２の拡散層側端子はＮＰＮトランジスタ６３のコレクタに接続され、その接続点には、ダイオード６５のカソードが接続されている。ダイオード６５のアノードは、ＭＯＳ容量７１のゲート電極端子、ＰＮＰトランジスタ６０のコレクタ、及びＮＰＮトランジスタ６４のベースに接続されている。ＮＰＮトランジスタ６４のコレクタは、過電流防止用の小抵抗６９を介して高電位電源７４に接続されている。ＮＰＮトランジスタ６４のエミッタは、他端子を接地した抵抗、及び出力端子７５に接続されている。その接続点は更に、反転入力端子であるＰＮＰトランジスタ５３のベースに負帰還経路として接続されている。非反転入力端子７６には可変電源７７が接続される。
【００５０】
以上のような構成により、可変電源７７の電圧を出力端子７５にバッファし（電流能力を増大し）出力する回路が実現される。本発明の第１の実施形態に係る半導体装置と同様に、ＭＯＳ容量７１のゲート電極端子とＭＯＳ容量７２の拡散層側端子間には、ダイオード６５により電位差（約０．７Ｖ）を発生しているため、ＭＯＳ容量７１の端子間電圧とＭＯＳ容量７２の端子間電圧が同時に０Ｖ付近の電圧になることはない。
【００５１】
例えば、ＮＰＮトランジスタ６３、６４のベース・エミッタ間電圧を０．７Ｖ、ダイオード６５の端子間電圧を０．７Ｖ、ＮＰＮトランジスタ６３の飽和電圧を０Ｖ（実際にはもう少し高い）と等価的に考えた場合、出力端子７５が０Ｖの時はＭＯＳ容量７１の端子間電圧は０Ｖになり、容量値は空乏層の影響で大幅に減少する。しかし、ＭＯＳ容量７２の端子間電圧は０．７Ｖとなり（ゲート電極端子が上電位）容量値は大幅に減少することはなく、ＭＯＳ容量７１、７２のトータル容量は所定値以上に保たれ、位相余裕は保たれるため、負帰還がかかったオペアンプでも発振することはない。
【００５２】
これに対して、従来の構成のように、もし、ダイオード６５がなければ、出力端子７５が０Ｖの時は、ＭＯＳ容量７１の端子間電圧もＭＯＳ容量７２の端子間電圧も０ＶになりＭＯＳ容量７１、７２のトータル容量値は非常に小さくなる。たとえ、ＭＯＳ容量７１、７２以外に他の何らかの小さな寄生容量を付け加えたとしても、出力端子７５が０Ｖ付近の時は、出力端子７５が０Ｖ付近より高い他の電圧領域と比較すると、トータル容量値が小さくなることにかわりはなく、出力端子が０Ｖ付近の時も充分な位相余裕を保つには、大きなサイズの容量が必要になる。
【００５３】
本発明の第２の実施形態に係る半導体装置では、以上のように、可変電源７７の電圧が如何なる電圧の時も（出力端子７５の電圧が如何なる電圧の時も）、ＭＯＳ容量７１、７２のトータル容量値が大幅に小さくなることはなく、第１の実施形態に係る半導体装置における図５の特性と同様に、ＭＯＳ容量７１、７２のトータル容量値は常に所定値以上に保たれることになり、オペアンプの位相余裕も常に所定値以上を保つことができる。
【００５４】
なお、図５は、図１に示した第１の実施形態に係る半導体装置について、（ＶＯＵＴ２−Ｖ２）の電圧が−５Ｖから５Ｖの範囲でのＭＯＳ容量６の電圧依存性の特性を示しているが、図６に示した第２の実施形態に係る半導体装置についても、ＮＰＮトランジスタ６３のコレクタをＶＯＵＴ２、ＮＰＮトランジスタ６３のベースをＶ２と考えると、同様の特性となる。図５のＭＯＳ容量の電圧依存性の特性において、図１のＭＯＳ容量１５は図６のＭＯＳ容量７１に、図１のＭＯＳ容量１４は図６のＭＯＳ容量７２に、図１のＭＯＳ容量１４、１５の合計は図６のＭＯＳ容量７１、７２の合計に相当する。
【００５５】
ただし、図５では（ＶＯＵＴ２−Ｖ２）が−５Ｖから５Ｖの範囲でのＭＯＳ容量の電圧依存性の特性を示しているが、図１の回路の場合と異なり図６の回路では、例えば、高位側電源７４の電圧が５Ｖとすると、実際の回路動作上のＮＰＮトランジスタ６３のコレクタ・ベース間電圧、すなわち、（ＶＯＵＴ２−Ｖ２）の可変範囲は約−０．７Ｖから約３．６Ｖになる。
【００５６】
なお、従来のダイオード６５がない構成において、可変電源７７の入力電圧使用範囲を、ＭＯＳ容量の端子間電圧が０Ｖ付近にならない領域のみとした場合であっても、電源起動時や停止時には過渡的にＭＯＳ容量が０Ｖ付近になる期間が存在する。したがって、過渡的にオペアンプが発振し、このオペアンプを使用したシステムに異常をきたす可能性があるが、ダイオード６５を入れることで電源起動時や停止時にシステムに異常をきたすこともなくなる。
【００５７】
また、図６の構成では、ダイオード６５のアノードからＰＮＰトランジスタ５３のベースに負帰還経路が設けられているが、ダイオード６５のカソードから負帰還経路を設けても良く、また、ダイオード６５のかわりに抵抗やダイオード等を複数直列に構成した場合では、両端の端子以外に中間点からＰＮＰトランジスタ５３のベースへ負帰還経路を設けることもできる。
【００５８】
以上の説明からわかるように、本発明の第２の実施形態に係る半導体装置によれば、バイポーラ素子で構成され具体的に負帰還経路が設けられたオペアンプ回路構成でも、使用条件によりＮＰＮトランジスタ６３のコレクタ・ベース間電圧がどのような電圧になっても、特にＮＰＮトランジスタ６３のコレクタ・ベース間電圧が０Ｖ付近においても、ＭＯＳ容量７１、７２の合計値は所定値以上を保ち、オペアンプの位相余裕は保たれ発振することが抑制される。
【産業上の利用可能性】
【００５９】
本発明の半導体装置は、オペアンプ等の位相補償用容量として電圧依存性のあるＭＯＳ容量を使用する場合に有効である。
【図面の簡単な説明】
【００６０】
【図１】本発明の第１の実施形態に係る半導体装置の回路図
【図２】同実施形態に係る半導体装置を構成するＭＯＳ容量の半導体断面図
【図３】同実施形態に係る半導体装置を構成する他の構成のＭＯＳ容量を示す半導体断面図
【図４】同実施形態に係る半導体装置を構成するダイオードの半導体断面図
【図５】同実施形態に係る半導体装置を構成するＭＯＳ容量の電圧依存性の特性図
【図６】本発明の第２の実施形態に係る半導体装置の回路図
【図７】従来例の半導体装置の回路図
【図８】同半導体装置を構成するＭＯＳ容量の半導体断面図
【図９】従来例の半導体装置を構成するＭＯＳ容量の電圧依存性の特性図
【符号の説明】
【００６１】
１、８１  反転入力端子
２、７６、８２  非反転入力端子
３、８３  バイアス電圧入力端子
４、８４  電源端子
５、７５、８５  出力端子
６、８６  位相補償用容量
７〜１０、８７〜９０  ＮチャネルＭＯＳトランジスタ
１１〜１３、９１〜９３  ＰチャネルＭＯＳトランジスタ
１４、１５、７１、７２、９４、９５  ＭＯＳ容量
１６、６５  ダイオード
２１、２２、３５、１０１、１０２  ＭＯＳ容量素子の端子
２３、２４、１０３、１０４  ゲート電極
２５、２６、１０５、１０６  ゲート酸化膜
２７〜３０、２７ａ、３０ａ、４７、４９、１０７〜１１０  不純物濃度の濃いＮ型拡散層
３１、３２、４５、１１１、１１２  Ｎウェル層
３３、１１３  フィールド酸化膜
３４、４６、１１４  Ｐ型半導体基板
３５、３６、１１５、１１６  ＭＯＳ容量
４１  エミッタ端子
４２  ベース端子
４３  コレクタ端子
４４  Ｐ型分離層
４８  不純物濃度の濃いＰ型拡散層
５０  Ｐ型拡散層
５１〜６０  ＰＮＰトランジスタ
６１〜６４  ＮＰＮトランジスタ
６６〜７０  抵抗
７３  電流源
７４  高電位側電源
７７  可変電源
Ｖ２、Ｖ１  ゲート電圧
ＶＯＵＴ２  出力端子５の電圧
ＶＯＵＴ  出力端子８５の電圧
ＶＤＤ２、ＶＤＤ  高電位側電源
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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