(57)【要約】【課題】電源マージ手段を兼ねるＭＯＳ型ＥＳＤ保護素子の放電能力を向上させる。【解決手段】互いに並列接続された複数のトランジスタ素子をＰ型基板８上に形成し、これらを取り囲むようにウェルコンタクト１をＰ型拡散層により構成する。各トランジスタ素子は、Ｎ型拡散層により構成されたドレイン４及びソース５と、ドレイン４とソース５との間のチャネル領域上に形成されたゲート３と、ドレイン４に隣接する位置にＰ型拡散層により構成されたウェルコンタクト１とを有する。各トランジスタ素子のドレイン４は第１の配線６に、ソース５とウェルコンタクト１とは第２の配線７に、ゲート３は制御線にそれぞれ接続される。各トランジスタ素子のドレイン４とウェルコンタクト１との間に形成された寄生ダイオード素子がＥＳＤ保護素子として利用されるとともに、各トランジスタ素子のゲート３に共通に供給される制御信号に応じて配線間接続が制御される。【選択図】図５
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【特許請求の範囲】
【請求項１】
各々第１導電型拡散層により構成されたドレイン及びソースと、前記ドレインと前記ソースとの間のチャネル領域上に形成されたゲートと、前記ドレイン又は前記ソースのいずれかに隣接する位置に第２導電型拡散層により構成されたウェルコンタクトとを有する複数のトランジスタ素子を備え、
前記複数のトランジスタ素子の各々のドレインが第１の配線に、前記複数のトランジスタ素子の各々のソースとウェルコンタクトとが第２の配線にそれぞれ接続され、
前記複数のトランジスタ素子の各々のドレインとウェルコンタクトとの間に形成された寄生ダイオード素子が前記第１の配線と前記第２の配線との間のＥＳＤ保護素子として利用されるとともに、前記複数のトランジスタ素子の各々のゲートに共通に供給される制御信号に応じて前記第１の配線と前記第２の配線との間の接続が制御されるように構成されたことを特徴とする半導体集積回路装置。
【請求項２】
請求項１記載の半導体集積回路装置において、
前記複数のトランジスタ素子により構成された第１のＭＯＳトランジスタと同様の構成を有する第２のＭＯＳトランジスタを更に備え、
前記第２のＭＯＳトランジスタを構成する複数のトランジスタ素子の各々のソースとウェルコンタクトとが前記第１の配線に、前記第２のＭＯＳトランジスタを構成する前記複数のトランジスタ素子の各々のドレインが前記第２の配線にそれぞれ接続され、
前記第２のＭＯＳトランジスタを構成する前記複数のトランジスタ素子の各々のドレインとウェルコンタクトとの間に形成された寄生ダイオード素子が前記第１の配線と前記第２の配線との間の他のＥＳＤ保護素子として利用されるとともに、前記第１のＭＯＳトランジスタを構成する前記複数のトランジスタ素子と前記第２のＭＯＳトランジスタを構成する前記複数のトランジスタ素子との各々のゲートに共通に供給される制御信号に応じて前記第１の配線と前記第２の配線との間の接続が制御されるように構成されたことを特徴とする半導体集積回路装置。
【請求項３】
請求項１記載の半導体集積回路装置において、
前記複数のトランジスタ素子により構成されたＭＯＳトランジスタが有する寄生ダイオードの向きと逆向きに前記第１の配線と前記第２の配線との間に接続されたＰＮ接合ダイオードを更に備え、
前記ＰＮ接合ダイオードが前記第１の配線と前記第２の配線との間の他のＥＳＤ保護素子として利用されるように構成されたことを特徴とする半導体集積回路装置。
【請求項４】
請求項１〜３のいずれか１項に記載の半導体集積回路装置において、
前記第１及び第２の配線が各々接地電位に接続されていることを特徴とする半導体集積回路装置。
【請求項５】
請求項４記載の半導体集積回路装置において、
前記第１の配線又は前記第２の配線のいずれかがアナログ用接地電位に接続されていることを特徴とする半導体集積回路装置。
【請求項６】
請求項１〜３のいずれか１項に記載の半導体集積回路装置において、
前記第１及び第２の配線が各々電源電位に接続されていることを特徴とする半導体集積回路装置。
【請求項７】
請求項６記載の半導体集積回路装置において、
前記第１の配線又は前記第２の配線のいずれかがアナログ用電源電位に接続されていることを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチ機能付きＥＳＤ（electrostatic discharge：静電気放電）保護素子を備えた半導体集積回路装置に関するものである。
【背景技術】
【０００２】
近年、システムＬＳＩの高機能化に伴い、１チップ内に複数のデジタル回路ブロックや複数のアナログ回路ブロックが混載されている。ここで問題になるのは、デジタル回路ブロックからアナログ回路ブロックへのノイズ伝播である。そこで、通例は、デジタル回路ブロックの電源とアナログ回路ブロックの電源とを分離する。
【０００３】
ところが、システムＬＳＩがＥＳＤに起因するダメージを受けることがある。そこで、デジタル回路ブロックの電源とアナログ回路ブロックの電源との間に、例えばＰＮ接合ダイオードを互いに逆方向に配置してなる１組のＥＳＤ保護素子を挿入する。ＰＮ接合ダイオードの各々に代えて、ダイオード接続されたＭＯＳトランジスタをそれぞれ用いることもある。これらのＥＳＤ保護素子の挿入により、電源ノイズの伝播を緩和することができるとともにサージ耐性も確保することが可能である（特許文献１及び２参照）。
【０００４】
一方、ＭＯＳトランジスタを用いたＥＳＤ保護素子のゲートをＷＬＢＩ（wafer lebel burn-in）時に制御することにより複数の電源を一時的にマージして、検査プローブ数を減らす技術も知られている（特許文献３参照）。
【特許文献１】特開昭６３−３６５５７号公報
【特許文献２】特開平３−２３４０６３号公報
【特許文献３】特開２００５−１０９２３８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上記のとおり、ＭＯＳ型のＥＳＤ保護素子は電源マージ手段を兼ねることができる。実用的には、大きな電流が流れることを考慮して、複数のトランジスタ素子を並列接続してなるＭＯＳトランジスタがＥＳＤ保護素子として使用される。
【０００６】
ここで、例えばＰ型基板上に各々Ｎ型拡散層により構成されたドレイン及びソースと、これらドレインとソースとの間のチャネル領域上に形成されたゲートとを複数のトランジスタ素子が有し、これら複数のトランジスタ素子を取り囲むように配置されたＰ型拡散層にウェルコンタクトが形成され、各々のドレインが第１の配線に、各々のソースとウェルコンタクトとが第２の配線に、各々のゲートが制御線にそれぞれ接続されてなるＥＳＤ保護素子を考えると、複数のトランジスタ素子の各々のドレインとウェルコンタクトとの間に形成された寄生ダイオード素子が第１の配線と第２の配線との間の保護素子として利用されるとともに、複数のトランジスタ素子の各々のゲートに共通に供給される制御信号に応じて第１の配線と第２の配線との間の接続が制御される。
【０００７】
ところが、このような構造を持つＥＳＤ保護素子では、各々寄生ダイオードのアノードを構成するウェルコンタクトからカソードを構成するドレインまでの距離が長いため、ウェル抵抗が大きくなり、ＥＳＤ印加時の放電抵抗が大きくなる結果、放電能力が劣ってしまう。したがって、電源マージ手段として要求されるサイズを上回るトランジスタサイズが必要となり、結果として面積的なデメリットが生じる。
【０００８】
本発明の目的は、電源マージ手段を兼ねるＭＯＳ型ＥＳＤ保護素子の放電能力を向上させることにある。
【課題を解決するための手段】
【０００９】
前記目的を達成するために、本発明では、電源マージ手段を兼ねるＭＯＳ型ＥＳＤ保護素子において、各トランジスタ素子のドレイン又はソースのいずれかに隣接するようにウェルコンタクトを配置することとした。
【００１０】
具体的に説明すると、本発明に係る半導体集積回路装置は、各々第１導電型拡散層により構成されたドレイン及びソースと、これらドレインとソースとの間のチャネル領域上に形成されたゲートと、ドレイン又はソースのいずれかに隣接する位置に第２導電型拡散層により構成されたウェルコンタクトとを有する複数のトランジスタ素子を備え、これら複数のトランジスタ素子の各々のドレインが第１の配線に、各々のソースとウェルコンタクトとが第２の配線にそれぞれ接続され、各々のドレインとウェルコンタクトとの間に形成された寄生ダイオード素子が第１の配線と第２の配線との間のＥＳＤ保護素子として利用されるとともに、各々のゲートに共通に供給される制御信号に応じて第１の配線と第２の配線との間の接続が制御されるようにしたものである。
【発明の効果】
【００１１】
本発明の半導体集積回路装置によれば、各トランジスタ素子のドレインとウェルコンタクトとの間の距離が短いため、各寄生ダイオード素子のウェル抵抗が小さくなり、ＥＳＤ印加時の放電抵抗が小さくなる結果、放電能力が向上する。したがって、ＭＯＳ型ＥＳＤ保護素子に電源マージ手段を兼ねさせつつ、面積増加を伴わずに高いサージ耐性を半導体集積回路装置に付与することができる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施形態を図面を参照しながら説明する。
【００１３】
図１は本発明に係る半導体集積回路装置の構成例を示す平面図であり、図２は図１のＩＩ−ＩＩ断面図である。この構成例によれば、互いに並列接続された２個のトランジスタ素子がＰ型基板８上に形成され、これら２個のトランジスタ素子を取り囲むようにウェルコンタクト１がＰ型拡散層により構成されている。各トランジスタ素子は、Ｎ型拡散層により構成されたドレイン４及びソース５と、これらドレイン４とソース５との間のチャネル領域上に形成されたゲート３と、ソース５に隣接する位置にＰ型拡散層により構成されたウェルコンタクト１とを有する。ただし、ドレイン４は２個のトランジスタ素子に共通のドレインである。
【００１４】
また、２個のトランジスタ素子の各々のドレイン４がコンタクトホール２を介して第１の配線６に、各々のソース５とウェルコンタクト１とがコンタクトホール２を介して第２の配線７にそれぞれ接続されている。更に、各々のゲート３が制御線（不図示）に接続される。ただし、図２では、Ｐ型基板８上のＮ型拡散層及びＰ型拡散層と第１及び第２の配線６，７との間に形成される絶縁層の図示が省略され、ここにコンタクトホール２のみが描かれている。図２には、更に、２個のトランジスタ素子の各々のドレイン４とウェルコンタクト１との間に形成された寄生ダイオード素子を表すシンボルと、そのウェル抵抗を表すシンボルとがそれぞれ描かれている。
【００１５】
図１及び図２に示した半導体集積回路装置では、２個のトランジスタ素子の各々のドレイン４とウェルコンタクト１との間に形成された寄生ダイオード素子が第１の配線６と第２の配線７との間のＥＳＤ保護素子として利用されるとともに、２個のトランジスタ素子の各々のゲート３に共通に供給される制御信号に応じて第１の配線６と第２の配線７との間の接続が制御される。しかも、各々のソース５に隣接するようにウェルコンタクト１が配置されているので、各々寄生ダイオード素子のアノードを構成するウェルコンタクト１からカソードを構成するドレイン４までの距離が短く、ウェル抵抗が小さくなり、ＥＳＤ印加時の放電抵抗が小さくなる結果、放電能力が向上する。したがって、ＭＯＳ型ＥＳＤ保護素子に電源マージ手段を兼ねさせつつ、面積増加を伴わずに高いサージ耐性を半導体集積回路装置に付与することができる。
【００１６】
図３は、本発明に係る半導体集積回路装置の他の構成例を示す平面図である。この構成例によれば、互いに並列接続された４個のトランジスタ素子が形成され、これら４個のトランジスタ素子の各々のソース５に隣接するようにＰ型ウェルコンタクト１が配置されている。すなわち、本発明はトランジスタ素子の並列本数による制限を受けずに適用可能である。
【００１７】
図４は本発明に係る半導体集積回路装置の更に他の構成例を示す平面図であり、図５は図４のＶ−Ｖ断面図である。この構成例によれば、互いに並列接続された２個のトランジスタ素子がＰ型基板８上に形成され、これら２個のトランジスタ素子の各々のドレイン４に隣接するようにＰ型ウェルコンタクト１が配置されている。更に、２個のトランジスタ素子の各々のドレイン４がコンタクトホール２を介して第１の配線６に、各々のソース５とウェルコンタクト１とがコンタクトホール２を介して第２の配線７にそれぞれ接続されている。更に、各々のゲート３が制御線（不図示）に接続される。
【００１８】
図４及び図５に示した半導体集積回路装置では、各々のドレイン４に隣接するようにウェルコンタクト１が配置されているので、各々寄生ダイオード素子のアノードを構成するウェルコンタクト１からカソードを構成するドレイン４までの距離が図１及び図２の場合よりも短く、ウェル抵抗をほとんど無視できる結果、ＥＳＤ放電能力が更に向上する。
【００１９】
以上の説明中の互いに並列接続された複数のトランジスタ素子は、電源マージ手段である１個のＮチャネルＭＯＳトランジスタを構成するものとみなすことができる。ただし、次に説明するように、電源マージ手段としてＰチャネルＭＯＳトランジスタを利用することも可能である。
【００２０】
図６は本発明に係る半導体集積回路装置の更に他の構成例を示す平面図であり、図７は図６のＶＩＩ−ＶＩＩ断面図である。この構成例によれば、Ｐ型基板８上にＮ型ウェル１２を設け、このＮ型ウェル１２上に互いに並列接続された２個のトランジスタ素子が形成され、これら２個のトランジスタ素子を取り囲むようにウェルコンタクト９がＮ型拡散層により構成されている。各トランジスタ素子は、Ｐ型拡散層により構成されたドレイン１０及びソース１１と、これらドレイン１０とソース１１との間のチャネル領域上に形成されたゲート３と、ドレイン１０に隣接する位置にＮ型拡散層により構成されたウェルコンタクト９とを有する。更に、２個のトランジスタ素子の各々のドレイン１０がコンタクトホール２を介して第１の配線６に、各々のソース１１とウェルコンタクト９とがコンタクトホール２を介して第２の配線７にそれぞれ接続されている。更に、各々のゲート３が制御線（不図示）に接続される。
【００２１】
図６及び図７に示した半導体集積回路装置でも、図４及び図５の場合と同様に各々のドレイン１０に隣接するようにウェルコンタクト９が配置されているので、各々寄生ダイオードのアノードを構成するドレイン１０からカソードを構成するウェルコンタクト９までの距離が短く、ウェル抵抗をほとんど無視できる結果、高いＥＳＤ放電能力が得られる。
【００２２】
図８は、本発明に係る半導体集積回路装置の更に他の構成例を示す回路図である。図８によれば、第１のＮチャネルＭＯＳトランジスタ２１のドレインが第１の接地電位配線に、当該第１のＮチャネルＭＯＳトランジスタ２１のソース及びウェルコンタクトが第２の接地電位配線に、当該第１のＮチャネルＭＯＳトランジスタ２１のゲートが制御線にそれぞれ接続されている。更に、第２のＮチャネルＭＯＳトランジスタ２２のドレインが前記第２の接地電位配線に、当該第２のＮチャネルＭＯＳトランジスタ２２のソース及びウェルコンタクトが前記第１の接地電位配線に、当該第２のＮチャネルＭＯＳトランジスタ２２のゲートが前記制御線にそれぞれ接続されている。第１及び第２のＮチャネルＭＯＳトランジスタ２１，２２の各々の詳細構成は、図１〜図５に示したもの又はそれらの変形である。
【００２３】
図９は、本発明に係る半導体集積回路装置の更に他の構成例を示す回路図である。図９によれば、第１のＰチャネルＭＯＳトランジスタ２３のドレインが第１の電源電位配線に、当該第１のＰチャネルＭＯＳトランジスタ２３のソース及びウェルコンタクトが第２の電源電位配線に、当該第１のＰチャネルＭＯＳトランジスタ２３のゲートが制御線にそれぞれ接続されている。更に、第２のＰチャネルＭＯＳトランジスタ２４のドレインが前記第２の電源電位配線に、当該第２のＰチャネルＭＯＳトランジスタ２４のソース及びウェルコンタクトが前記第１の電源電位配線に、当該第２のＰチャネルＭＯＳトランジスタ２４のゲートが前記制御線にそれぞれ接続されている。第１及び第２のＰチャネルＭＯＳトランジスタ２３，２４の各々の詳細構成は、図６及び図７に示したもの又はその変形である。
【００２４】
図１０は、本発明に係る半導体集積回路装置の更に他の構成例を示す回路図である。図１０によれば、ＮチャネルＭＯＳトランジスタ３１のドレインが第１の接地電位配線に、当該ＮチャネルＭＯＳトランジスタ３１のソース及びウェルコンタクトが第２の接地電位配線に、当該ＮチャネルＭＯＳトランジスタ３１のゲートが制御線にそれぞれ接続されている。３２は、当該ＮチャネルＭＯＳトランジスタ３１のウェルコンタクトとドレインとの間に形成された寄生ダイオードを表す。更に、この寄生ダイオードの向きと逆向きにＰＮ接合ダイオード３３が接続されている。すなわち、当該ＰＮ接合ダイオード３３のアノードが前記第１の接地電位配線に、当該ＰＮ接合ダイオード３３のカソードが前記第２の接地電位配線にそれぞれ接続されている。ＮチャネルＭＯＳトランジスタ３１の詳細構成は、図１〜図５に示したもの又はそれらの変形である。
【００２５】
図１１は、本発明に係る半導体集積回路装置の更に他の構成例を示す回路図である。図１１によれば、ＰチャネルＭＯＳトランジスタ３４のドレインが第１の電源電位配線に、当該ＰチャネルＭＯＳトランジスタ３４のソース及びウェルコンタクトが第２の電源電位配線に、当該ＰチャネルＭＯＳトランジスタ３４のゲートが制御線にそれぞれ接続されている。３５は、当該ＰチャネルＭＯＳトランジスタ３４のドレインとウェルコンタクトとの間に形成された寄生ダイオードを表す。更に、この寄生ダイオードの向きと逆向きにＰＮ接合ダイオード３６が接続されている。すなわち、当該ＰＮ接合ダイオード３６のカソードが前記第１の電源電位配線に、当該ＰＮ接合ダイオード３６のアノードが前記第２の電源電位配線にそれぞれ接続されている。ＰチャネルＭＯＳトランジスタ３４の詳細構成は、図６及び図７に示したもの又はその変形である。
【００２６】
図１２は、本発明に係る半導体集積回路装置の更に他の構成例を示す回路図である。図１２の構成例は、図１０中のＰＮ接合ダイオード３３の配設を省略したものである。
【００２７】
図１３は、本発明に係る半導体集積回路装置の更に他の構成例を示す回路図である。図１３の構成例は、図１１中のＰＮ接合ダイオード３６の配設を省略したものである。
【００２８】
以上、図８〜図１３のいずれの構成例によっても、電源マージ手段を兼ねるＭＯＳ型ＥＳＤ保護素子の放電能力を向上させることができる。例えば、図８、図１０又は図１２において第１の接地電位線をデジタル用接地電位に、第２の接地電位線をアナログ用接地電位にそれぞれ接続し、図９、図１１又は図１３において第１の電源電位線をデジタル用電源電位に、第２の電源電位線をアナログ用電源電位にそれぞれ接続すれば、デジタル回路ブロックとアナログ回路ブロックとの間の電源分離技術への応用を実現できる。
【産業上の利用可能性】
【００２９】
以上説明してきたとおり、本発明は、ＭＯＳ型ＥＳＤ保護素子に電源マージ手段を兼ねさせつつ、面積増加を伴わずに高いサージ耐性を実現することができるので、システムＬＳＩにおけるデジタル回路ブロックとアナログ回路ブロックとの間の電源分離技術等として有用である。
【図面の簡単な説明】
【００３０】
【図１】本発明に係る半導体集積回路装置の構成例を示す平面図である。
【図２】図１のＩＩ−ＩＩ断面図である。
【図３】本発明に係る半導体集積回路装置の他の構成例を示す平面図である。
【図４】本発明に係る半導体集積回路装置の更に他の構成例を示す平面図である。
【図５】図４のＶ−Ｖ断面図である。
【図６】本発明に係る半導体集積回路装置の更に他の構成例を示す平面図である。
【図７】図６のＶＩＩ−ＶＩＩ断面図である。
【図８】本発明に係る半導体集積回路装置の更に他の構成例を示す回路図である。
【図９】本発明に係る半導体集積回路装置の更に他の構成例を示す回路図である。
【図１０】本発明に係る半導体集積回路装置の更に他の構成例を示す回路図である。
【図１１】本発明に係る半導体集積回路装置の更に他の構成例を示す回路図である。
【図１２】本発明に係る半導体集積回路装置の更に他の構成例を示す回路図である。
【図１３】本発明に係る半導体集積回路装置の更に他の構成例を示す回路図である。
【符号の説明】
【００３１】
１  ウェルコンタクト（Ｐ型拡散層）
２  コンタクトホール
３  ゲート
４  ドレイン（Ｎ型拡散層）
５  ソース（Ｎ型拡散層）
６  第１の配線
７  第２の配線
８  Ｐ型基板
９  ウェルコンタクト（Ｎ型拡散層）
１０  ドレイン（Ｐ型拡散層）
１１  ソース（Ｐ型拡散層）
１２  Ｎ型ウェル
２１，２２，３１  ＮチャネルＭＯＳトランジスタ
２３，２４，３４  ＰチャネルＭＯＳトランジスタ
３２，３５  寄生ダイオード
３３，３６  ＰＮ接合ダイオード
【図１】
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【図２】
2008193019.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
2008193019.tif 000013
【図１２】
2008193019.tif 000014
【図１３】
2008193019.tif 000015