(57)【要約】【課題】浮遊拡散層の容量増大による変換効率の低下と、電解集中による白傷の発生とを抑制しながらも、小型化が可能な固体撮像装置を提供する。【解決手段】画素２のトランジスタの不純物の濃度を、周辺回路部３のトランジスタの不純物濃度よりも、低くする。【選択図】図１
2008108916.tif 000002
【特許請求の範囲】
【請求項１】
多数の画素が２次元マトリクス状に配列された撮像領域と、前記画素からの出力信号を検出処理する周辺回路部を有する固体撮像装置であって、
前記画素のトランジスタにおける不純物の濃度が、前記周辺回路部のトランジスタにおける不純物の濃度に比して低い
ことを特徴とする固体撮像装置。
【請求項２】
前記画素に、フォトダイオードを有する光電変換部と、前記フォトダイオードからの電荷を電圧信号に変換する浮遊拡散層と、前記浮遊拡散層へ前記フォトダイオードから電荷を転送する転送トランジスタと、前記浮遊拡散層の電荷をリセットするリセットトランジスタと、前記浮遊拡散層の電位を信号レベルとして出力する増幅トランジスタとが設けられ、
前記転送トランジスタにおける不純物の濃度が、前記増幅トランジスタにおける不純物の濃度に比して低い
ことを特徴とする請求項１に記載の固体撮像装置。
【請求項３】
前記転送トランジスタのゲート電極が、側面に、絶縁膜によるサイドウォールを備え、
前記転送トランジスタにおける、前記サイドウォールの下部における不純物濃度が、前記増幅トランジスタにおける、ゲート電極下における不純物濃度に比して低い
ことを特徴とする請求項２に記載の固体撮像装置。
【請求項４】
前記リセットトランジスタにおける不純物濃度が、前記転送トランジスタにおける不純物濃度と等しい
ことを特徴とする請求項２に記載の固体撮像装置。
【請求項５】
前記リセットトランジスタにおける不純物濃度が、前記増幅トランジスタにおける不純物濃度と等しい
ことを特徴とする請求項２に記載の固体撮像装置。
【請求項６】
前記浮遊拡散層と、前記転送トランジスタとの間に、オフセットを有する
ことを特徴とする請求項２に記載の固体撮像装置。
【請求項７】
固体撮像装置を備える電子機器であって、
前記固体撮像装置が、
多数の画素が２次元マトリクス状に配列された撮像領域と、前記画素からの出力信号を検出処理する周辺回路部を有する固体撮像装置であって、
前記画素のトランジスタにおける不純物の濃度が、前記周辺回路部のトランジスタにおける不純物の濃度に比して低い固体撮像装置である
ことを特徴とする電子機器。
【請求項８】
前記固体撮像装置が、
前記画素に、フォトダイオードを有する光電変換部と、前記フォトダイオードからの電荷を電圧信号に変換する浮遊拡散層と、前記浮遊拡散層へ前記フォトダイオードから電荷を転送する転送トランジスタと、前記浮遊拡散層の電荷をリセットするリセットトランジスタと、前記浮遊拡散層の電位を信号レベルとして出力する増幅トランジスタとが設けられ、
前記転送トランジスタにおける不純物の濃度が、前記増幅トランジスタにおける不純物の濃度に比して低い固体撮像装置である
ことを特徴とする請求項７に記載の電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像装置、及びこの固体撮像装置を備える電子機器に関する。
【背景技術】
【０００２】
ＣＭＯＳ（Complementary Metal-Oxide-Semiconductor）型の固体撮像装置（ＣＭＯＳイメージセンサ）は、近年、特に注目されている固体撮像装置である。このＣＭＯＳ型の固体撮像装置は、多数の画素が２次元マトリクス状に配列されて構成される撮像領域と、撮像領域の周辺に設けられる周辺回路部とを有する。
撮像領域では、各画素ごとに、光電変換部（フォトダイオード；ＰＤ）からの電荷を電圧信号に変換する浮遊拡散層（フローティングディフュージョン；ＦＤ）と、フォトダイオードからの電荷を浮遊拡散層へ転送する転送トランジスタと、浮遊拡散層の電荷をリセットするリセットトランジスタと、浮遊拡散層の電位を信号レベルとして出力する増幅トランジスタとが設けられる。
【０００３】
従来のＣＭＯＳ型の固体撮像装置の構成（撮像領域と周辺回路部）の関係について、図２２を参照しながら具体的に説明する。
従来の固体撮像装置１０１は、共通の半導体基板上に、フォトダイオードと数個のトランジスタで構成する画素１０１ａが２次元マトリクス状（行列状）に多数配列された撮像領域１０２と、撮像領域１０２のトランジスタを制御して各画素１０１ａの出力信号を検出処理する周辺回路部とからなる。この例では、周辺回路部は、垂直駆動回路１０３と、カラム信号処理回路１０４と、水平駆動回路１０５と、水平信号線１０６と、出力回路１０７と、制御回路１０８とを有している。
この固体撮像装置１０１において、撮像領域１０２は、２次元マトリクス状に配置された複数の画素１０１ａに対して、画素行ごとに行制御線が図の横方向（左右方向）に配線され、画素列ごとに垂直信号線１０９が、図の縦方向（上下方向）に配線されている。撮像領域では、外部からの光をフォトダイオードに集光させ光電変換を起こし、光量に応じた信号電荷を発生させる。各画素に設けられた転送トランジスタの読み出しゲートに制御パルスが入ると、信号電荷はフォトダイオードから浮遊拡散層に転送される。電荷が転送されると、浮遊拡散層の電位が変動する。浮遊拡散層は、増幅トランジスタのゲートに接続され、浮遊拡散層の電位の変動にもとづく電流が垂直信号線を介して周辺回路に伝達される。
【０００４】
この構成による固体撮像装置１０１では、シフトレジスタなどによって構成される垂直駆動回路１０３によって、撮像領域１０２の各画素１０１ａが行単位で順次選択走査される。これにより、その選択行の各画素に対して、前述した行制御線を通して必要な制御パルスが供給される。選択行の各画素から出力された信号は、垂直信号線１０９を通してカラム信号処理回路１０４に供給される。カラム信号処理回路１０４は、１行分の画素１０１ａから出力される信号を画素列ごとに受ける。そして、その信号に対し、画素１０１ａ固有の固定パターンノイズを除去するＣＤＳ(Correlated Double Sampling)や信号増幅等の処理がなされる。処理がなされた信号は、カラム信号処理回路１０４の各々からの画素信号として、出力される。具体的には、例えばシフトレジスタなどによって構成される水平駆動回路１０５により、カラム信号処理回路１０４の各々が順番に選択されることによって、水平走査パルスφＨ１〜φＨｎとして、順次出力される。
なお、出力回路１０７では、カラム信号処理回路１０４の各々から水平信号線１０６を通して順に供給される信号に対して種々の信号処理が施される。この出力回路１０７での具体的な信号処理としては、例えば、バッファリングが挙げられるが、バッファリングの前処理として、黒レベル調整、列ごとのばらつきの補正、信号増幅、色関係処理なども挙げられる。また、制御回路１０８は、固体撮像装置１０１の動作モードなどを指令するデータを外部から受け取り、また従来の固体撮像装置１０１の情報を含むデータを外部に出力するとともに、垂直同期信号、水平同期信号、マスタークロック等に基づいて、垂直駆動回路１０３、カラム信号処理回路１０４及び水平駆動回路１０５などの動作の基準となるクロック信号や制御信号などを生成し、垂直駆動回路１０３、カラム信号処理回路１０４及び水平駆動回路１０５などに対して与える。
【０００５】
ここで、画素１０１ａに用いられ得る回路構成としては、例えば図２３に示す所謂３トランジスタ型の回路構成が挙げられる。
この回路構成においては、フォトダイオードのカソード（ｎ型領域）が、転送トランジスタＴｒ１を介して増幅トランジスタＴｒ３のゲートに接続される。この増幅トランジスタＴｒ３のゲートと電気的に繋がったノードを浮遊拡散層と呼ぶ。転送トランジスタＴｒ１はフォトダイオードと浮遊拡散層との間に接続され、ゲートに転送線１１１を介して転送パルスφＴＲＧが与えられることによりオン状態となり、フォトダイオードで光電変換された信号電荷を浮遊拡散層に転送する。
【０００６】
リセットトランジスタＴｒ２は、ドレインが画素電源Ｖｄｄ１に接続され、ソースが浮遊拡散層に接続される。リセットトランジスタＴｒ２は、ゲートにリセット線１１２を介してリセットパルスφＲＳＴが与えられることによってオン状態となり、フォトダイオードから浮遊拡散層への信号電荷の転送に先立って、浮遊拡散層の電荷を画素電源Ｖｄｄ１に捨てることにより浮遊拡散層をリセットする。
増幅トランジスタＴｒ３は、ゲートが浮遊拡散層に接続され、ドレインが画素電源Ｖｄｄ２に接続され、ソースが垂直信号線１１３に接続される。増幅トランジスタＴｒ３は、リセットトランジスタＴｒ２によってリセットした後の浮遊拡散層の電位をリセットレベルとして垂直信号線に出力し、さらに転送トランジスタＴｒ１によって信号電荷を転送した後の浮遊拡散層の電位を信号レベルとして垂直信号線１１３に出力する。
なお、画素の駆動に伴い画素電源Ｖｄｄ１が高レベルと低レベルとに切り換えられる影響を受け、増幅トランジスタＴｒ３のドレインは変動する。
【０００７】
一方、画素１０１ａに用いられ得る他の回路構成としては、例えば図２４に示す所謂４トランジスタ型の回路構成が挙げられる。
この回路構成においては、光電変換素子、例えばフォトダイオードに加えて４つのトランジスタＴｒ１〜Ｔｒ４が設けられる。ここで、トランジスタＴｒ１〜Ｔｒ４は、例えばＮチャネルのＭＯＳトランジスタとして構成される。
フォトダイオードは、受光した光をその光量に応じた電荷量の光電荷（ここでは、電子）に光電変換する。フォトダイオードのカソード（ｎ型領域）は、転送トランジスタＴｒ１を介して増幅トランジスタＴｒ３のゲートと接続されている。この増幅トランジスタＴｒ３のゲートと電気的に繋がったノードが浮遊拡散層となる。
【０００８】
横方向の配線、即ち転送線１１４、リセット線１１５および選択線１１６は、同一行の画素について共通となっており、垂直駆動回路によって制御される。但し、画素１ａのｐウェル電位を固定するためのｐウェル配線１１７は、グランド電位に固定されている。
また、この構成において、転送トランジスタＴｒ１は、フォトダイオードのカソードと浮遊拡散層との間に接続され、ゲートに転送線１１４を介して転送パルスφＴＲＧが与えられることによってオン状態となり、フォトダイオードで光電変換された光電荷を浮遊拡散層に転送する。
【０００９】
リセットトランジスタＴｒ２は、ドレインが画素電源Ｖｄｄに、ソースが浮遊拡散層にそれぞれ接続され、ゲートにリセット線１１５を介してリセットパルスφＲＳＴが与えられることによってオン状態となり、フォトダイオードから浮遊拡散層への信号電荷の転送に先立って、浮遊拡散層の電荷を画素電源Ｖｄｄに捨てることによってこの浮遊拡散層をリセットする。
増幅トランジスタＴｒ３は、ゲートが浮遊拡散層に、ドレインが画素電源Ｖｄｄにそれぞれ接続され、リセットトランジスタＴｒ２によってリセットした後の浮遊拡散層の電位をリセットレベルとして出力し、さらに転送トランジスタＴｒ１によって信号電荷を転送した後の浮遊拡散層の電位を信号レベルとして出力する。
選択トランジスタＴｒ４は、例えば、ドレインが増幅トランジスタＴｒ３のソースに、ソースが垂直信号線１１８にそれぞれ接続され、ゲートに選択線１１６を介して選択パルスφＳＥＬが与えられることによってオン状態となり、画素１０１ａを選択状態として増幅トランジスタＴｒ３から出力される信号を垂直信号線１１８に中継する。
【００１０】
ところで、画素内のフォトダイオードと各トランジスタは、通常、共通の半導体基板上に形成されるが、各トランジスタごとに、重視される特性が異なる。
例えば、周辺回路部のトランジスタ（周辺トランジスタ；周辺Ｔｒ）で重要とされる特性は、高速動作と低消費電力である。一方、撮像領域のトランジスタ（画素トランジスタ；画素Ｔｒ）、特に転送トランジスタで重要とされる特性は、低ノイズ性と均質性（各トランジスタ間の個体差の少なさ）である。なお、画素トランジスタとしては、転送トランジスタのほか、前述した、増幅トランジスタ（ＡＭＰトランジスタ）、選択トランジスタ（ＳＥＬトランジスタ）、リセットトランジスタ（ＲＳＴトランジスタ）などが相当する。
【００１１】
しかし、固体撮像装置の製造においては、素子の形成には幾つもの工程を経ることが多いため、画素トランジスタ及び周辺トランジスタを同時に形成することによって、工程数の低減を図ることが好ましいとされている。
例えば、トランジスタの形成には、ウェル形成，チャネルインプラ，ゲート酸化膜及びゲートの形成，サイドウォールの形成，ＬＤＤ（Lightly Doped Drain）構造の形成，ソース及びドレインの注入形成，シリサイド化などの工程が挙げられる。そして、周辺トランジスタと画素トランジスタの形成において、これらの工程を共通化することにより、工程数の低減、コスト低減、及びリードタイム短縮が図られる。
【００１２】
工程の共通化によって、要求される特性が異なる素子を作り分ける手法としては、例えばトランジスタについては、以下のような提案がなされている。
第１に、撮像領域におけるウェル領域の形成においては、飽和電荷量の多いフォトダイオードを形成するために高エネルギーのインプランテーションを用い、周辺回路部のトランジスタのウェル領域の形成におけるインプランテーションと区別する手法が挙げられる。また、第２に、高速性が要求される周辺回路部のトランジスタには、各種抵抗（ゲート電極の抵抗，トランジスタのソース及びドレインのシート抵抗，コンタクト抵抗）を下げる為に金属シリサイド（ＴｉＳｉ２，ＣｏＳｉ２，ＮｉＳｉ，ＰｔＳｉなど）を用いる一方、画像データにおける白点発生を抑制するため、余剰電子の原因となる高融点金属がフォトダイオードに入ることを防ぐために、画素トランジスタにはシリサイド化を控えるという手法が挙げられる。シリサイド化の作り分けは、ＳｉＮなどによる高融点金属ブロック膜を撮像領域に形成する手法を例示することができる。
従来は、これらの作り分けを考慮した上で、残りの工程（チャネルインプランテーション，ゲート酸化膜の形成，ゲート電極形成，エクステンションインプランテーションなど）を共通化することが好ましいと考えられていた。
【００１３】
しかしながら、近年、固体撮像装置を備える電子機器（携帯電話やビデオカメラなどのアプリケーション）に対しては、小型化・軽量化の要求が高まっている。したがって、レンズの小型化のみならず、固体撮像装置における光学サイズ（１画素が占める面積；画素サイズ）も、縮小する傾向にある。このような光学サイズの縮小傾向は、画像データを高精細化する観点からも、強く望まれている。
また、素子の仕様（材料や寸法など）は、時代ごとの製造技術の水準（所謂プロセス世代）によって制限を受ける場合が多い。よって、光学サイズの縮小にあたっても、周辺トランジスタを形成するための条件を変更することは、難しい。すなわち、光学サイズの縮小化を、周辺トランジスタと画素トランジスタの形成工程を共通化したまま、かつ周辺トランジスタの形成条件は変更せずに、行う必要がある。
【００１４】
したがって、現状では、小型軽量の固体撮像装置の製造において、光学サイズの縮小に対応するためにフォトダイオード形成時のインプランテーションの条件を調整する必要がある一方で、画素トランジスタと周辺トランジスタとの間で共通化されている工程の条件を変えることができない。
このような状況下では、画素トランジスタに本来要求される特性を持たせることが困難であるが、特に浮遊拡散層に関しては深刻な問題が発生する。すなわち、トランジスタのソース，ドレインには、拡散層形成のために不純物（イオン）が多量に注入されるため、Ｐウェルとの間に電界が強く形成されてしまい、浮遊拡散層の容量が増大して変換効率が低下させてしまう。
【００１５】
また、転送トランジスタゲート（ＴＲＧ）の端の近傍における電界集中も大きくなってしまうため、この電界集中に伴って、結晶欠陥などから余剰電子が浮遊拡散層に流入し、画像データに暗時白傷を生じさせる原因となる。光電変換部は、Ｓ／Ｎ（シングル／ノイズ）比などの兼ね合いで低電圧化することが難しく、このように電界集中が生じると、白傷発生の危険性が大きくなってしまう。
このようにして生じる白傷は、フォトダイオード内の欠陥に起因する一般的白傷に比べて、温度や蓄積時間に対する依存性が異なり、発生の有無や程度が画素ごとに異なるため、適切に補正処理を図ることが難しい。
なお、ＴＲＧ端の電界強度のシミュレーションを行ったところ、従来のプロセス条件に変更を加えずに、画素のサイズを面積比で３５％縮小すると、ＴＲＧ端の電界強度が１５％上昇することが確認できた。この電解強度の上昇に応じて、白傷の発生も増加すると考えられる。
【特許文献１】特開２００６−２４７８６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１６】
本発明はこのような問題に鑑みてなされたものであって、その目的は、浮遊拡散層の容量増大による変換効率の低下と、電解集中による白傷の発生とを抑制しながらも、小型化を図ることが可能な固体撮像装置、及びこの固体撮像装置を備える電子機器を提供することにある。
【課題を解決するための手段】
【００１７】
本発明に係る固体撮像装置は、多数の画素が２次元マトリクス状に配列された撮像領域と、前記画素からの出力信号を検出処理する周辺回路部を有する固体撮像装置であって、  前記画素のトランジスタにおける不純物の濃度が、前記周辺回路部のトランジスタにおける不純物の濃度に比して低いことを特徴とする。
【００１８】
本発明に係る電子機器は、固体撮像装置を備える電子機器であって、前記固体撮像装置が、多数の画素が２次元マトリクス状に配列された撮像領域と、前記画素からの出力信号を検出処理する周辺回路部を有する固体撮像装置であって、前記画素のトランジスタにおける不純物の濃度が、前記周辺回路部のトランジスタにおける不純物の濃度に比して低い固体撮像装置であることを特徴とする。
【発明の効果】
【００１９】
本発明に係る固体撮像装置によれば、画素のトランジスタにおける不純物の濃度が、周辺回路部のトランジスタにおける不純物の濃度に比して低いことから、浮遊拡散層の容量増大による変換効率の低下と、電解集中による白傷の発生とを抑制しながらも、小型化を図ることが可能となる。
【００２０】
本発明に係る電子機器によれば、固体撮像装置において、画素のトランジスタにおける不純物の濃度が、周辺回路部のトランジスタにおける不純物の濃度に比して低いことから、より優れた画像データを取り扱うことが可能となる。
【発明を実施するための最良の形態】
【００２１】
以下、図面を参照して本発明の実施の形態を説明する。
なお、本実施形態においては、基板にはｎ型半導体基板を用い、周辺トランジスタのＣＭＯＳトランジスタにはＮＭＯＳトランジスタを用いる場合を例として、説明を行う。
【００２２】
＜固体撮像装置の実施の形態＞
図１Ａ〜図１Ｃは、本実施形態に係る固体撮像装置における、画素の概略断面図と、周辺回路部のトランジスタの第１の概略断面図及び第２の概略断面図である。
本実施形態に係る固体撮像装置１は、図１Ａに示すような、撮像領域内の多数の画素２と、図１Ｂ及び図１Ｃに示すような、この画素からの出力信号を検出処理する周辺回路部３とを有する。
【００２３】
本実施形態に係る固体撮像装置１の画素２においては、周辺回路部３と共通の基板とされた、各画素２の第１導電型（ｎ型）半導体基板４に、深いＰウェル２１が形成され、その上に、フォトダイオード（ＰＤ）５と、転送トランジスタ６及びリセットトランジスタ７とが形成されている。
フォトダイオード５は、埋め込み型フォトダイオードとされており、表面に高濃度のｐ型不純物薄層（図示せず）が設けられることにより、暗電流の低減が図られている。
また、フォトダイオード５とリセットトランジスタ７を挟む外側には、素子分離手段８が形成されている。素子分離手段８の具体例としては、ＳＴＩ（Shallow Trench Isolation）やＬＯＣＯＳ（Local Oxidation of Silicon）などが挙げられる。
【００２４】
転送トランジスタ６及びリセットトランジスタ７は、深いＰウェル２１上の段階的なＰウェル２２の上（つまり半導体基板４の表面）に、転送トランジスタ６のチャネル領域２３ａと、ＳＤインプラ領域２６ａと、リセットトランジスタ７のチャネル領域２３ｂと、ＳＤインプラ領域２６ｂとが、この順にフォトダイオード側から並んで形成されている。
そして、チャネル領域２３ａとＳＤインプラ領域２６ａとの間には、エクステンションインプラ領域２５ａが設けられている。また、ＳＤインプラ領域２６ｂとチャネル領域２３ｂとの間には、エクステンションインプラ領域２５ｂが設けられている。また、チャネル領域２３ｂとＳＤインプラ領域２６ｂとの間には、エクステンションインプラ領域２５ｃが形成されている。更に、この半導体基板４の表面上にはゲート酸化膜９が形成されており、このゲート酸化膜９を介して、チャネル領域２３ａ上にゲート電極２４ａが、チャネル領域２３ｂ上にゲート電極２４ｂが、それぞれ形成されて、転送トランジスタ６及びリセットトランジスタ７が構成されている。
【００２５】
ここで、浮遊拡散層（ＦＤ）となるＳＤインプラ領域２６ａの不純物濃度と、電界強度との関係をシミュレーションした結果を、図２に示す。この結果から、転送トランジスタのゲート（ＴＲＧ）端での電界強度は、ＬＤＤ構造を形成するためのエクステンションの濃度に強く依存している事が確認できた。
本実施形態に係る固体撮像装置１においては、図１Ａに示すような画素２のトランジスタ、少なくとも転送トランジスタ６のエクステンションインプラ領域２５ａは、図１Ｂ及び図１Ｃに示すような、周辺回路部３のエクステンションインプラ領域３５や、画素内の他のトランジスタ（例えば増幅トランジスタ；図示せず）のインプラ領域よりも低い不純物濃度とされている。
したがって、本実施形態に係る固体撮像装置１によれば、浮遊拡散層（ＦＤ）に相当する、ＳＤインプラ領域２６ａの転送トランジスタ６側に位置するエクステンションインプラ領域２５ａの不純物濃度が低く選定されていることから、電界強度の低減を図ることができ、余剰電子が浮遊拡散層に流入することによる画像データの暗時白傷を抑制することができる。
【００２６】
なお、後述する製造方法の例におけるように、エクステンションインプラ領域２５ａと、リセットトランジスタの周囲に形成されるエクステンションインプラ領域２５ｂ及び２５ｃを同時に形成する場合には、これらの不純物濃度を等しくしても問題なく、製造工程の簡略化を図ることができる。しかしながら、リセットトランジスタの周囲に形成されるエクステンションインプラ領域２５ｂ及び２５ｃの不純物濃度は、エクステンションインプラ領域２５ａの不純物濃度と異なっていても良く、例えば増幅トランジスタのインプラ領域と同時に形成するために、この増幅トランジスタのインプラ領域の不純物濃度と等しい構成とされていても良い。
【００２７】
ここで、この固体撮像装置の製造方法の一例を、図３〜図１７を参照して説明する。
【００２８】
まず、図３Ａ及び図３Ｂに、それぞれ画素及び周辺回路部の工程図を示すように、第１導電型（ｎ型）の半導体基板４の表面に、所定の間隔で素子分離手段８を形成する。その後、インプラスルー膜として厚さ１０ｎｍ前後の酸化膜（犠牲酸化膜）４１を成膜する。
【００２９】
続いて、図４Ａ及び図４Ｂに、それぞれ画素及び周辺回路部の工程図を示すように、周辺回路部にトランジスタを形成するためのＰウェル領域３１を形成する。ボロンイオン注入を２段に分けて行ない、深さ２〜３ｕｍ程度に形成する。
【００３０】
一方、画素では、図５Ａ及び図５Ｂに画素及び周辺回路部の工程図を示すように、フォトダイオードの飽和電荷量を高める為に、周辺トランジスタ用のものよりも深いＰウェル２１を形成する。画素のＰウェルは、フォトダイオードからのオーバーフローバリアを形成するために、予め画素全体に高エネルギー注入で最も深いＰウェルを形成する。Ｓｉの光の吸収係数から、３〜４ｕｍ程度の深さが適当であると考えられる。各画素のフォトダイオードをレジスト４３でカバーした状態で、深いＰウェル２１上にＰウェル２２を段階的に形成する。具体的には最も深いＰ−ウェルから表面付近のＰウェルまでを接続する為に、エネルギーを数段階に分けて注入を行う。
【００３１】
続いて、図６Ａ及び図６Ｂに画素及び周辺回路部の工程図を示すように、最終的に得るトランジスタの閾値電圧を調整する為のチャネルインプランテーションを行い、最終的にチャネル領域２３ａ及び２３ｂとなるチャネル層２３を形成する。なお、この工程では、画素トランジスタと周辺トランジスタのチャネルインプラを共通化し、併せてチャネル層３３を形成することにより、工程削減を図っている。
【００３２】
続いて、図７Ａ及び図７Ｂに画素及び周辺回路部の工程図を示すように、ゲート酸化膜９を形成する。
【００３３】
続いて、図８Ａ及び図８Ｂに画素及び周辺回路部の工程図を示すように、ポリシリコンによるゲート電極２４及び３４を形成する。
具体的には、まず、ホットウオールＬＰＣＶＤにより、１５０ｎｍ程度のポリシリコン膜を成膜する。その後、ＮＭＯＳの領域だけ開口部を持つレジスト（図示せず）を形成した後で開口からリン（Ｐ）を注入し、アニールで活性化を行う。
【００３４】
続いて、図９Ａ及び図９Ｂに画素及び周辺回路部の工程図を示すように  インプランテーションによってフォトダイオード（ＰＤ）を形成する。
【００３５】
続いて、図１０Ａ及び図１０Ｂに画素及び周辺回路部の工程図を示すように、画素及び周辺回路部に、同時にエクステンションインプラを行い、最終的にエクステンションインプラ領域２５ａ及び２５ｂとなるエクステンションインプラ層２５と、エクステンションインプラ領域２５ｃとを形成する。
【００３６】
続いて、図１１〜図１５に工程図を示すように、サイドウォールの形成を行なう。
具体的には、まず、図１１Ａ及び図１１Ｂに画素及び周辺回路部の工程図を示すように、サイドウォール膜の１層目の膜となるシリコン酸化膜（ＳｉＯ２）１０を成膜する。
続いて、図１２Ａ及び図１２Ｂに画素及び周辺回路部の工程図を示すように、サイドウォール膜の２層目の膜となるシリコン窒化膜（ＳｉＮ）１１を減圧ＣＶＤ法で成膜する。
続いて、図１３Ａ及び図１３Ｂに画素及び周辺回路部の工程図を示すように、画素では２層目のＳｉＮ膜１１を残す一方で、周辺回路部ではリアクティブエッチング法によってサイドウールスペーサーを形成する。画素に緻密性の高い高融点金属ブロック膜であるＳｉＮ膜１１を残すことによって、シリサイド化によるリーク電流の発生を抑制することができ、画素要素が嫌うからである。同様の理由により、周辺回路部でもアナログ回路の一部には、画素部と同様に非シリサイドトランジスタを形成することが好ましい場合があるが、この場合のサイドウォール形状は、画素トランジスタと同様になる（図１３Ｃ）。なお、画素に残るＳｉＮ膜１１は、フォトダイオード上の多層膜の一部となり分光感度に影響を与える為、膜厚の最適化を考慮することが好ましい。この場合は、ブロック能力を保持しつつ、非シリサイド領域に注入するソースドレインインプラの浅い注入を阻害しない厚さを選択する必要がある。
続いて、図１４Ａと図１４Ｂ及び図１４Ｃに画素と周辺回路部の工程図を示すように、サイドウォール膜の３層目の膜となるシリコン酸化膜（ＳｉＯ２）を成膜する。
続いて、図１５Ａと図１５Ｂ及び図１５Ｃに画素と周辺回路部の工程図を示すように、再びリアクティブエッチング法によりエッチバックを行い、最終的にサイドウォール形状を得る。
【００３７】
続いて、得られたサイドウォールをスペーサーとして、ソースドレインインプラ（ＳＤ）の注入を行う。シリサイドトランジスタと非シリサイドトランジスタでインプラスルー膜の構成が異なる為、２回に分けてイオン注入を行う。
本実施形態では、まず、図１６Ａと図１６Ｂ及び図１６Ｃに画素と周辺回路部の工程図を示すように、シリサイドトランジスタにＳＤインプラ領域３６を形成する。その後、図１７Ａと図１７Ｂ及び図１７Ｃに画素と周辺回路部の工程図を示すように、画素トランジスタと周辺回路部の非シリサイドトランジスタに対し、同時にＳＤインプラ領域２６ａ，２６ｂを形成する。
その後、フォトレジスト５０を除去することにより、図１Ａ〜図１Ｃに示したような画素２及び周辺回路部３を有する、サイドウォール下部のエクステンションインプラ領域２５ａの不純物が選択的に低減された固体撮像装置１を得る。
【００３８】
＜実施例＞
本発明の実施例について説明する。
【００３９】
本発明の第１実施例について、図１８Ａ〜図１８Ｃを参照して説明する。
【００４０】
本実施例に係る固体撮像装置１においては、画素２のＦＤつまりエクステンションインプラ領域２５ａの不純物濃度を、周辺回路部３のトランジスタの不純物拡散層におけるよりも低くする。
従来、周辺回路部３のトランジスタにおける不純物拡散層のために、表面濃度は１×１０２０／ｃｍ３以上となるように不純物注入を行なうのが一般的とされてきたが、本実施例に係る固体撮像装置１では、エクステンションインプラ領域２５ａの不純物濃度を、更に１〜２桁下の（つまり１０分の１〜１００分の１という低い）不純物量とする。
【００４１】
この構成において、コンタクト抵抗は上昇するが、ＦＤは若干抵抗が増大しても許容されるケースが多いため、画質向上を優先することができると考えられる。
また、前述したように、周辺回路部のトランジスタをサリサイドプロセスを経て形成する場合には、コンタクトホール形成後の不純物注入が困難であるが、サリサイドプロセスを経ない場合には、コンタクトホール形成後に不純物注入、活性化を行うことにより、コンタクト抵抗の増大を抑制できるとも考えられる。
【００４２】
なお、図１９にシミュレーション結果を示すように、ＦＤの拡散容量は、ソース・ドレインの拡散層（ＳＤインプラ領域）の不純物濃度に強く依存していることが確認できた。
これらの結果から、変換効率はメタル配線層の容量が付加されることなどによっても変動するものの、一般的な画素形状であれば十分改善効果は望めると考えられる。
【００４３】
本発明の第２の実施例について、図２０Ａ〜図２０Ｄを参照して説明する。
【００４４】
本実施例では、特にＦＤに相当するエクステンションインプラ領域２５ａの不純物濃度の低減について、検討を行った。
このエクステンションインプラ領域２５ａの不純物濃度の低減は，ゲート電極２４下の非反転領域とエクステンション領域２５ａとの間に生じうる電界を低減し、リーク電流の発生を抑制する。したがって、白傷などの発生も抑制される。
【００４５】
更に、検討の結果、図２０Ｄに示すように、エクステンションインプラ領域２５を形成しない（不純物注入を行なわない）、つまりゲートと不純物が注入される領域との間にオフセットが発生する構造でも転送ができ、かつ、白傷が抑制されることが確認できた。
これは、ＰＤからＦＤへの読み出し動作が電位差を利用した電荷転送であり、かつ、読み出し後はＰＤが空乏化する条件であるため、拡散層とゲートの重なりがなくともＰＤからＦＤに電位勾配が発生することによると考えられる。
【００４６】
比較のために、従来技術で作成した固体撮像装置と、画素２と周辺回路部３との間でエクステンションインプラ領域２５ａの不純物濃度に差を設けた固体撮像装置（Ｄｏｓｅ量１／２；本実施例に係る第１の固体撮像装置）と、エクステンションインプラ領域２５ａを形成しなかった固体撮像装置との３種類の固体撮像装置において、白点の比較評価を行った。結果を図２１に示す。
この比較評価では、センサーに光を入射させない状態で画像を取り、出力が飽和時の出力の１％以上となっている画素を白点と定義して評価を行った。また、電源電圧は３．３Ｖであり、図２１には、従来技術での白点の数を１として相対値で結果を示す。
図２１に示すように、従来技術に対して、Ｄｏｓｅ量を１／２に低減したサンプルで白点が６０％減少しており、更にエクステンションインプラ領域２５ａを選択的に除いた場合には、一桁下まで白点の数を低減することができた。
【００４７】
以上の実施の形態及び実施例で説明したように、本実施形態に係る固体撮像装置によれば、画素のトランジスタにおける不純物の濃度が、周辺回路部のトランジスタにおける不純物の濃度に比して低いことから、浮遊拡散層の容量増大による変換効率の低下と、電解集中による白傷の発生とを抑制しながらも、小型化を図ることが可能となる。
また、本実施形態明に係る固体撮像装置によって電子機器を構成することにより、電子機器に置いて、優れた（例えばより正確な）画像データを取り扱うことが可能となる。
【００４８】
なお、以上の実施の形態の説明で挙げた使用材料及びその量、処理時間及び寸法などの数値的条件は好適例に過ぎず、説明に用いた各図における寸法形状及び配置関係も概略的なものである。すなわち、本発明は、この実施の形態に限られるものではない。
【００４９】
また、例えば、本発明に係る固体撮像装置は、ワンチップとして形成された素子状のものでもよいし、複数のチップから構成されるもの、更にはモジュールとして構成されたものでもよいなど、本発明は、種々の変形及び変更をなされうる。
【図面の簡単な説明】
【００５０】
【図１】Ａ〜Ｃ  それぞれ、本発明に係る固体撮像装置の一例における、画素の概略断面図と、周辺回路部のトランジスタの第１の概略断面図及び第２の概略断面図である。
【図２】本発明に係る固体撮像装置の、一例の説明に供する説明図である。
【図３】Ａ，Ｂ  それぞれ、本発明に係る固体撮像装置の一例の製造方法の説明に供する、工程図である。
【図４】Ａ，Ｂ  それぞれ、本発明に係る固体撮像装置の一例の製造方法の説明に供する、工程図である。
【図５】Ａ，Ｂ  それぞれ、本発明に係る固体撮像装置の一例の製造方法の説明に供する、工程図である。
【図６】Ａ，Ｂ  それぞれ、本発明に係る固体撮像装置の一例の製造方法の説明に供する、工程図である。
【図７】Ａ，Ｂ  それぞれ、本発明に係る固体撮像装置の一例の製造方法の説明に供する、工程図である。
【図８】Ａ，Ｂ  それぞれ、本発明に係る固体撮像装置の一例の製造方法の説明に供する、工程図である。
【図９】Ａ，Ｂ  それぞれ、本発明に係る固体撮像装置の一例の製造方法の説明に供する、工程図である。
【図１０】Ａ，Ｂ  それぞれ、本発明に係る固体撮像装置の一例の製造方法の説明に供する、工程図である。
【図１１】Ａ，Ｂ  それぞれ、本発明に係る固体撮像装置の一例の製造方法の説明に供する、工程図である。
【図１２】Ａ，Ｂ  それぞれ、本発明に係る固体撮像装置の一例の製造方法の説明に供する、工程図である。
【図１３】Ａ〜Ｃ  それぞれ、本発明に係る固体撮像装置の一例の製造方法の説明に供する、工程図である。
【図１４】Ａ〜Ｃ  それぞれ、本発明に係る固体撮像装置の一例の製造方法の説明に供する、工程図である。
【図１５】Ａ〜Ｃ  それぞれ、本発明に係る固体撮像装置の一例の製造方法の説明に供する、工程図である。
【図１６】Ａ〜Ｃ  それぞれ、本発明に係る固体撮像装置の一例の製造方法の説明に供する、工程図である。
【図１７】Ａ〜Ｃ  それぞれ、本発明に係る固体撮像装置の一例の製造方法の説明に供する、工程図である。Ａ〜Ｃ  それぞれ、本発明に係る固体撮像装置の一例の製造方法の説明に供する、工程図である。
【図１８】Ａ〜Ｃ  それぞれ、本発明に係る固体撮像装置の一例の説明に供する、概略断面図である。
【図１９】本発明に係る固体撮像装置の一例の説明に供する、説明図である。
【図２０】Ａ〜Ｄ  それぞれ、本発明に係る固体撮像装置の一例の説明に供する、概略断面図である。
【図２１】本発明に係る固体撮像装置の一例の説明に供する、説明図である。
【図２２】従来の固体撮像装置の説明に供する説明図である。
【図２３】従来の固体撮像装置の説明に供する回路図である。
【図２４】従来の固体撮像装置の説明に供する回路図である。
【符号の説明】
【００５１】
１・・・固体撮像装置、２・・・画素、３・・・周辺回路部、４・・・基板、５・・・フォトダイオード、６・・・転送トランジスタ、７・・・リセットトランジスタ、８・・・素子分離手段、９・・・ゲート酸化膜、１０・・・ＳｉＯ２膜、１１・・・ＳｉＮ膜、１２・・・ＳｉＯ２膜、２１・・・深いＰウェル、２２・・・Ｐウェル、２３・・・チャネル領域、２４・・・ゲート電極、２５・・・エクステンションインプラ領域、２６・・・ＳＤインプラ領域、３１・・・Ｐウェル、３３・・・チャネル領域、３４・・・ゲート電極、３５・・・エクステンションインプラ領域、３６・・・ＳＤインプラ領域、４１・・・犠牲酸化膜、４２〜５０・・・フォトレジスト、５１，５２・・・ＣｏＳｉ２膜、１０１・・・固体撮像装置、１０１ａ・・・画素、１０２・・・撮像領域、１０３・・・垂直駆動回路、１０４・・・カラム信号処理回路、１０５・・・水平駆動回路、１０６・・・水平信号線、１０７・・・出力回路、１０８・・・制御回路、１０９・・・垂直信号線、１１１・・・転送線、１１２・・・リセット線、１１３・・・垂直信号線、１１４・・・転送線、１１５・・・リセット線、１１６・・・選択線、１１７・・・ウェル配線、１１８・・・垂直信号線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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