(57)【要約】【課題】相変化メモリのメモリセルサイズを低減する。【解決手段】結晶状態により抵抗値が変化するカルコゲナイド膜（３６）とビット線を構成する導電層（３２）の間およびヒータ（３７）と書込電流駆動用のバイポーラトランジスタのエミッタ不純物領域（４４）との間に熱伝播ブロック層（３５，３８）を設ける。【選択図】図９
2008252112.tif 000002
【特許請求の範囲】
【請求項１】
記憶データに従って結晶状態が変化する相変化素子と、
前記相変化素子に結合されて、前記相変化素子を加熱する加熱素子と、
前記加熱素子と半導体基板領域との間および前記相変化素子とデータ転送線との間の少なくとも一方の領域に形成され、前記加熱素子からの熱が伝播するのを抑制する熱阻止層を備える、不揮発性メモリセル。
【請求項２】
各々が列方向に延在して配置される複数のビット線、および
行列状に配列され、かつ前記複数のビット線が各列に対応して配置されるように配置され、各々が対応の列のビット線に接続する複数のメモリセルを備え、各前記メモリセルは、対応の列のビット線の行方向の幅と実質的に同じ幅を有するように形成されかつ記憶データに応じて結晶状態が変化する相変化素子を備える、不揮発性半導体記憶装置。
【請求項３】
各前記メモリセルの相変化素子は、対応の列のビット線に対して自己整合的に形成される、請求項２記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、不揮発性半導体記憶装置に関し、特に、この発明は、結晶状態が記憶データに従って変化する相変化メモリに関する。より特定的には、この発明は、相変化メモリの素子の微細化のための技術に関する。
【背景技術】
【０００２】
半導体記憶装置としては、データを不揮発的に記憶する不揮発性メモリが知られている。この不揮発性メモリにおいては、データが不揮発的に記憶されるため、電源を遮断しても、データが保持される。したがって、データ保持のために電源を供給することが要求されず、携帯用途などにおいて広く用いられている。
【０００３】
このような不揮発性メモリとして、磁性体がその分極方向により抵抗が異なるという磁気抵抗効果を利用する磁性体メモリがある（特許文献１）。この特許文献１に示される磁性体メモリにおいては、メモリセルにおいて閉磁路を形成し、記憶データに従ってこの閉磁路が形成する磁束の方向を変化させて、データ記憶用の磁性体の分極方向を設定する。この閉磁路における磁束の方向を設定するためには、閉磁路に配置された軟磁性体を加熱して常磁性体に変化させ、この閉磁路の磁束方向を設定する。
【０００４】
したがって、この先行技術において、記憶データに応じて閉磁路の磁束方向を設定する必要がある。１ビットのデータを記憶するために、２つの軟磁性体を配置する必要がある。記憶データに従って１つの軟磁性体を加熱して、閉磁路を遮断して、残りの軟磁性体により、閉磁路に形成される磁束の方向を設定して、データ記憶用磁性体の分極方向を決定する。したがって、１ビットのメモリセルに対して、２つの磁束方向の１つを選択的に設定するために、２つの軟磁性体を配置する必要があり、メモリセルの占有面積が大きくなるという問題が生じる。
【０００５】
物質の物理的状態を変化させてデータを不揮発性的に記憶するメモリとしては、結晶状態が変化すればその抵抗値も応じて変化するということを利用する相変化メモリが知られている（非特許文献１）。この相変化メモリにおいては、カルコゲナイド層が、非晶質状態と多結晶状態とで抵抗値が異なることを利用する。この結晶状態を変化させるために、カルコゲナイド層に電流を流し、この電流のジュール熱により、加熱して、カルコゲナイド層の結晶状態を設定する。
【０００６】
図４４は、従来の相変化メモリのアレイ部のレイアウトを概略的に示す図である。図４４においては、３行３列に配列されるメモリセルを代表的に示す。
【０００７】
図４４において、メモリセルＭＣの各行に対応して、ワード線ＷＬ０−ＷＬ２が配設される。これらのワード線ＷＬ０−ＷＬ２は、拡散層で構成される。
【０００８】
メモリセルＭＣの各列に対応して、ビット線ＢＬ０−ＢＬ２がそれぞれ配設される。メモリセルＭＣは、データをその結晶状態により記憶するカルコゲナイド膜ＣＧと、このカルコゲナイド膜ＣＧを加熱するヒータＨＴを含む。図４４においては明確に示さないが、このヒータＨＴは、バイポーラトランジスタを介して対応のワード線ＷＬ（ＷＬ０−ＷＬ２）に結合される。
【０００９】
図４５は、図４４に示す線Ｌ４５−Ｌ４５に沿った断面構造を概略的に示す図である。図４５において、Ｐ型半導体基板領域ＳＵＢ表面に、Ｎ型不純物層ＩＭＮが形成される。このＮ型不純物層ＩＭＮは、それぞれワード線ＷＬ０、ＷＬ１およびＷＬ２を形成する。すなわち、このＮ型不純物層ＩＭＮは、行方向に延在して連続的に形成される。このＮ型不純物層ＩＭＮの表面に、メモリセル位置に対応して、Ｐ型不純物領域ＩＭＰが形成される。このＰ型不純物領域ＩＭＰは、ヒータＨＴに接続される。このヒータＨＴの上部に、カルコゲナイド膜ＣＧが形成される。列方向に延在して、このカルコゲナイド膜ＣＧに接続するビット線ＢＬ１が形成される。したがって、ビット線ＢＬ０−ＢＬ２それぞれにおいて、対応の列に配置されるメモリセルＭＣのカルコゲナイド膜ＣＧが電気的に結合される。
【００１０】
メモリセルＭＣが、カルコゲナイド膜ＣＧと、ヒータＨＴと、不純物領域ＩＭＰと不純物層ＩＭＮとで形成される。この不純物領域ＩＭＰ、不純物層ＩＭＮおよびＰ型半導体基板領域ＳＵＢにより、縦型ＰＮＰバイポーラトランジスタが形成される。Ｎ型不純物層ＩＭＮが、バイポーラトランジスタのベースとして機能し、Ｌレベルに設定された場合に、不純物領域ＩＭＰと不純物層ＩＭＮと半導体基板領域ＳＵＢとで構成される縦型バイポーラトランジスタが導通する。
【００１１】
データ書込時においては、ビット線ＢＬ（ＢＬ１−ＢＬ２）から、Ｐ型半導体基板領域ＳＵＢへ、導通状態となったバイポーラトランジスタを介して電流が流れる。ヒータＨＴにおけるジュール熱により、カルコゲナイド膜ＣＧを加熱し、その結晶状態を変化させる。カルコゲナイド膜ＣＧは、非晶質状態と多結晶状態の間でその結晶状態を変化させる。非晶質状態においては、カルコゲナイド膜ＣＧは、その抵抗値は高く、通常、この状態はリセット状態と呼ばれ、多結晶状態においては、その抵抗値は低く、この状態は、セット状態と呼ばれる。
【００１２】
非晶質状態および多結晶状態への設定時においては、書込電流パルスおよび電流量を調整する。前述の非特許文献１においては、以下の条件がデータ書込時に用いられている。カルコゲナイド膜ＣＧを、非晶質状態に設定する場合には、たとえば８ｎｓ（ナノ秒）で０．８ないし０．９Ｖの電圧パルスをビット線ＢＬ（ＢＬ０−ＢＬ２）へ供給する。カルコゲナイド膜ＣＧを、多結晶状態に設定する場合には、たとえば８５ｎｓで０．５Ｖ程度の電流パルスをビット線に印加する。これらの電流パルスの書込データに応じて変更することにより、カルコゲナイド膜ＣＧを高抵抗の非晶質状態と低抵抗の多結晶状態に選択的に設定する。書込み電流は、内部データ線をから列選択ゲートを介してビット線に供給する。
【００１３】
データ読出時においては、このカルコゲナイド膜ＣＧを流れる電流量が、その結晶状態に応じて異なり、応じてビット線ＢＬ（ＢＬ０−ＢＬ２）を介して流れる電流量が変化する。前述の非特許文献１においては、この非晶質状態の抵抗値が８５ＫΩであり、結晶状態の抵抗が２ＫΩが一例として示されている。また、カルコゲナイド膜の構成の一例として、ＧＥ・Ｓｂ・Ｔｅ合金膜が一例として示されている。このビット線を介して流れる電流量を検出してデータを読み出す。
【００１４】
図４６は、図４４に示すメモリセルの配置の電気的等価回路を示す図である。図４６において、メモリセルＭＣが、３行３列に配置される。メモリセルＭＣは、記憶情報に応じて抵抗値が変化する可変抵抗素子ＶＲと、対応のワード線ＷＬ（ＷＬ０−ＷＬ２）の選択時導通し、対応の可変抵抗素子ＶＲをコレクタ線ＣＫ（ＣＫ０−ＣＫ２）に電気的に結合するトランジスタ素子ＴＲを含む。
【００１５】
可変抵抗素子ＶＲは、対応の列に配置されるビット線ＢＬ（ＢＬ０−ＢＬ２）に接続される。この可変抵抗素子ＶＲは、図４５に示すカルコゲナイド膜ＣＧおよびヒータＨＴを含む。トランジスタ素子ＴＲは、図４５に示す不純物領域ＩＭＰ、Ｎ型不純物層ＩＭＮおよび基板領域ＳＵＢで構成される。このメモリセルＭＣの各列に対して、トランジスタ素子のコレクタが接続するコレクタ線ＣＫ０−ＣＫ２が配置される。これらのコレクタ線ＣＫ０−ＣＫ２は、図４５に示すように、半導体基板領域ＳＵＢに結合されており、それぞれたとえば、接地電圧にバイアスされる。
【００１６】
この図４６に示すメモリアレイの等価回路において、ビット線ＢＬ１とワード線ＷＬ１の交差部に配置されるメモリセルＭＣが選択されるときには、ワード線ＷＬ１が、たとえば接地電圧レベルのＬレベルに設定され、非選択ワード線ＷＬ０およびＷＬ２は、たとえば電源電圧レベルのＨレベルに維持される。この状態においては、メモリセルＭＣのトランジスタ素子ＴＲが、ワード線ＷＬ１上のＬレベルの信号に従って導通し、可変抵抗素子ＶＲが、コレクタ線ＣＫ１（半導体基板領域ＳＵＢ）に結合される。
【００１７】
データ書込時においては、ビット線ＢＬ１に、書込状態に応じて、この可変抵抗素子ＶＲに含まれるカルコゲナイド層をリセット状態にするためのリセット電流Ｉｒｓｔまたはセット状態に設定するセット電流Ｉｓｅｔが供給される。この電流により、トランジスタ素子ＴＲを介して、ビット線ＢＬ１からコレクタ線ＣＫ１（基板領域）に電流が流れ、この可変抵抗素子ＶＲに含まれるヒータがジュール熱により発熱し、カルコゲナイド層をリセット状態（非晶質状態）またはセット状態（多結晶状態）に設定する。
【００１８】
非選択ビット線ＢＬ０およびＢＬ２は、たとえば接地電圧レベルのＬレベルに設定される。したがって、この場合には、ワード線ＷＬ１が選択状態にあり、対応のトランジスタ素子ＴＬが導通しても、対応のビット線ＢＬおよびコレクタ線（半導体基板領域）が同一電圧レベルであり、電流は流れず、可変抵抗素子の抵抗値は変化しない。
【００１９】
データ読出時においては、選択ビット線（たとえばＢＬ１）に読出電流を流す。この読出電流が、可変抵抗素子ＶＲおよびトランジスタ素子ＴＲを介してコレクタ線ＣＫ（たとえばＣＫ１）に流れる。このビット線電流を、図示しない読出回路のセンスアンプで検出し、メモリセルのデータを読出す。
【特許文献１】特開２００１−２６６５６５号公報
【非特許文献１】２００２  ＩＥＥＥ、国際固体回路会議（インターナショナル・ソリッド−ステート・サーキッツ・コンファレンス）、第２０２頁から２０３頁、ダイジェスト・オブ・テクニカル・ペーパーズ、２００２年、２月５日
【発明の開示】
【発明が解決しようとする課題】
【００２０】
図４７は、図４６に示す電気的等価回路をより詳細に示す図である。前述のように、ワード線ＷＬ（ＷＬ０−ＷＬ２）は、不純物層で形成されており、拡散抵抗および接合容量によりＲＣ成分が存在する。図４７においては、ワード線ＷＬ２に接続される拡散抵抗Ｒｐｗを寄生抵抗として代表的に示す。
【００２１】
また、コレクタ線ＣＫ（ＣＫ０−ＣＫ２）は、半導体基板領域であり、これらのコレクタ線ＣＫ０−ＣＫ２は相互接続されている。この場合、基板抵抗Ｒｐｓが、寄生抵抗成分として寄与し、また基板領域と拡散層（不純物層）の間の接合容量などの寄生容量が存在する。図４７において、コレクタ線ＣＫ０に接続する基板抵抗Ｒｐｓ、およびコレクタ線ＣＫ０およびＣＫ１の間およびコレクタ線ＣＫ１およびＣＫ２の間の基板抵抗Ｒｐｓを、代表的に基板抵抗として示す。
【００２２】
ワード線ＷＬにおいては、この寄生ＲＣ成分より、高速で、ワード線を選択状態へ駆動することができず、アクセス時間が長くなるという問題が生じる。
【００２３】
また、メモリセルＭＣにおいてトランジスタ素子ＴＲは、バイポーラトランジスタであり、電流駆動型トランジスタである。したがって、選択ワード線において電位分布が生じた場合、これらのメモリセルＭＣに含まれるトランジスタ素子ＴＲの動作特性が変化し、選択メモリセルにおいて流れる電流量が変化し、正確にデータの書込および読出を行なうことができなくなるという問題が生じる。
【００２４】
また、コレクタ線ＣＫ（ＣＫ０−ＣＫ２）において、基板抵抗Ｒｐｓにより、電位分布が生じた場合、データ書込時においてビット線ＢＬ（ＢＬ０−ＢＬ２）からメモリセルのトランジスタ素子ＴＲを介して対応のコレクタ線ＣＫに流れる電流量が異なり、同様、正確なデータの書込および読出を行なうことができなくなるという問題が生じる。
【００２５】
特に、メモリセルサイズが微細化され、カルコゲナイド層の全体の体積が小さくなった場合、この記憶データに応じた抵抗値の変化が小さくなり、応じて電流変化量が小さくなる。このような場合、拡散抵抗Ｒｐｗおよび基板抵抗Ｒｐｓなどに起因するワード線ＷＬおよびコレクタ線ＣＫの電位分布の問題が、より深刻となる。
【００２６】
また、データ書込時においては、可変抵抗素子ＶＲに含まれるカルコゲナイド膜の低部のヒータに接続される部分が、このヒータの加熱により相変化を生じさせる。この場合、カルコゲナイド膜全体において相変化を生じていない。前述の非特許文献１において、このカルコゲナイド膜において相変化を生じさせる部分の体積が小さいため、データ書込に要するエネルギを節約することができ、応じて消費電力を低減することができることが述べられている。また、この部分加熱により、非選択ビット線へ熱影響が及ぶのを防止することを図っている。しかしながら、このメモリセルの微細化に伴って、カルコゲナイド膜全体が小さくなった場合、その一部においてだけで相変化を生じさせる場合、十分に、記憶データに応じて抵抗値を変化させることができず、正確なデータの書込／読出を行なうことが困難となる。
【００２７】
それゆえ、この発明の目的は、メモリ特性を劣化させることなくメモリセルサイズを低減することのできる不揮発性半導体記憶装置および不揮発性メモリセルを提供することである。
【００２８】
この発明の他の目的は、高速かつ正確にデータの書込および読出を行なうことのできる不揮発性半導体記憶装置および不揮発性メモリセルを提供することである。
【課題を解決するための手段】
【００２９】
この発明の第１の観点に係る不揮発性メモリセルは、記憶データに従って結晶状態が変化する相変化素子と、この相変化素子に結合されて、この相変化素子を加熱する加熱素子と、この加熱素子と半導体基板領域との間および相変化素子とデータ転送配線との間の少なくとも一方の領域に形成され、加熱素子からの熱が伝搬するのを抑制する熱阻止層を含む。
【００３０】
この発明の第２の観点に係る不揮発性半導体記憶装置は、各々が列方向に延在して配置される複数のビット線と、行列状に配列される複数のメモリセルを含む。これら複数のメモリセルは、各列に対応して複数のビット線が配置されるように配置され、それぞれ、対応の列のビット線の行方向の幅と実質的に同じ幅を有するように形成されかつ記憶データに従って結晶状態が変化する相変化素子を含む。
【００３１】
好ましくは、これらのメモリセルは、相変化素子が、それぞれ、対応の列のビット線に対して自己整合的に形成される。
【発明の効果】
【００３２】
加熱素子と基板領域または相変化素子とデータ転送線との間に熱阻止層を配置することにより、データ書込時において発生した熱が隣接メモリセルに対して悪影響を及ぼすのを防止することができる。また、この熱阻止層により、相変化層に熱を集中させることができ、相変化層全体にわたって加熱して相変化を生じさせることができ、セルサイズが低減されても、相変化層において十分大きな抵抗値変化を生じさせることができる。
【００３３】
また、相変化層をビット線と同程度の幅を有するようにビット線に対して自己整合的に形成することにより、相変化層のサイズを低減することができ、応じてメモリセルサイズを低減することができる。
【発明を実施するための最良の形態】
【００３４】
［実施の形態１］
図１は、この発明の実施の形態１に従う不揮発性半導体記憶装置のメモリアレイ部のレイアウトを概略的に示す図である。この図１においては、３行３列に配列されるメモリセルＭＣのレイアウトを示す。図１において、従来と同様、メモリセルＭＣの各行に対応して、ワード線ＷＬ０−ＷＬ２が配設され、またメモリセルＭＣの各列に対応してビット線ＢＬ０−ＢＬ２が配設される。ワード線ＷＬ０−ＷＬ２は、半導体基板表面に形成される不純物層で形成され、これらのワード線ＷＬ０−ＷＬ２は、それぞれ、行方向に連続的に延在する。
【００３５】
メモリセルＭＣは、ビット線ＢＬ（ＢＬ０−ＢＬ２を総称的に示す）に結合される矩形形状を有するカルコゲナイド膜ＣＧと、このカルコゲナイド膜ＣＧを加熱するヒータＨＴと、このヒータと図示しない基板領域との間に形成されるトランジスタ素子を含む。図１においては、このメモリセルＭＣに含まれるトランジスタ素子については示していない。
【００３６】
このワード線ＷＬ０−ＷＬ２と平行に、これらのワード線ＷＬ０−ＷＬ２の間の領域に、ワード線杭打ち配線１ａ、１ｂ…が配置される。図１において、２つのワード線杭打ち配線１ａおよび１ｂを代表的に示す。これらのワード線杭打ち１ａおよび１ｂは、それぞれ、行方向において隣接するメモリセルの間の領域において列方向に延在する突出領域を有し、この突出領域において、下層に形成されたワード線の不純物層と電気的に接続される。このワード線杭打ち線１ａ、１ｂを、それぞれメモリセルＭＣのヒータを囲むように鋸歯状形状を有するように形成する。
【００３７】
ワード線杭打ち線１ａおよび１ｂは、ビット線ＢＬよりも下層の配線であり、またカルコゲナイド膜ＣＧよりも下層に形成される低抵抗の導電膜である。したがって、このワード線ＷＬ０−ＷＬ２を、それぞれ、行方向におけるメモリセルＭＣの間の領域で、低抵抗のワード線杭打ち線１ａ、１ｂと電気的にコンタクトをとることにより、不純物層で形成されるワード線ＷＬ（ＷＬ０−ＷＬ２を総称的に示す）の電気的抵抗を等価的に低減する。これにより、ワード線ＷＬの電圧分布が小さくされ、その拡散抵抗が大きくなる場合においても、十分ワード線ＷＬの電気的等価抵抗を小さくして、高速で、ワード線選択信号を伝達することができる。
【００３８】
図２は、図１に示す線Ｌ２−Ｌ２に沿った断面構造を概略的に示す図である。図２において、半導体基板領域２表面に、高濃度Ｐ型（Ｐ＋）不純物層３が形成される。この高濃度Ｐ型不純物層３上に、Ｐ型半導体基板領域４が形成される。
【００３９】
ワード線ＷＬ０−ＷＬ２は、このＰ型半導体基板領域４表面に、行方向に沿って延在しかつ列方向に互いに間をおいて形成されるＮ型不純物層ＩＭＮ０−ＩＭＮ２により形成される。
【００４０】
このＮ型不純物層ＩＭＮ０−ＩＭＮ２表面に、メモリセルのヒータＨＴに対応して、Ｐ型不純物領域ＩＭＰが形成される。このＰ型不純物領域ＩＭＰは、それぞれ対応のメモリセルのヒータＨＴに電気的に接続される。このヒータＨＴ上部に、カルコゲナイド膜ＣＧが形成され、カルコゲナイド膜ＣＧが、ビット線ＢＬ１に電気的に接続される。
【００４１】
このヒータＨＴの間の領域に、ワード線杭打ち線１ａおよび１ｂが配置される。このワード線杭打ち線１ａおよび１ｂをカルコゲナイド膜ＣＧよりも下層に形成することにより、基板領域４表面に形成されるＮ型不純物層ＩＭＮ（ＩＭＮ０−ＩＭＮ２を総称的に示す）との電気的コンタクトをとる場合、容易にその電気的コンタクトをとることができる。また、メモリセル全体の高さを、このワード線杭打ち線を配置しても、不必要に高くする必要がない。
【００４２】
この半導体基板領域４は、メモリセルＭＣの選択トランジスタのコレクタ領域として機能する。このメモリセルＭＣの選択トランジスタは、従来と同様、不純物領域ＩＭＰとＮ型不純物層ＩＭＮとＰ型半導体基板領域４とで構成される。この半導体基板領域４下層に、高濃度Ｐ型不純物層３を形成することにより、半導体基板領域４の等価抵抗を低減することができ、図４７に示すコレクタ線ＣＫ（ＣＫ０−ＣＫ２）における基板抵抗Ｒｐｓ成分を低減することができる。
【００４３】
図３は、図１に示す線Ｌ３−Ｌ３に沿った断面構造を概略的に示す図である。この図３に示すレイアウトにおいては、メモリセルＭＣは存在せず、メモリセルＭＣの間の領域の断面構造が、図３において示される。この場合、半導体基板領域４表面に、行方向に延在して不純物層ＩＭＮ０、ＩＭＮ１、およびＩＭＮ２が形成される。列方向に、ワード線杭打ち線１ａおよび１ｂが延在して形成され、これらは、それぞれ、対応の不純物層ＩＭＮ０−ＩＭＮ１とコンタクトＣＮＴを介して電気的に接続される。図３においては、図１に示すワード線ＷＬ２の右側に配置されるワード線杭打ち線１ｃを示す。このワード線杭打ち線１ｃも、同様、コンタクトＣＮＴを介して対応の不純物層ＩＭＮ２に電気的に接続される。
【００４４】
この図３に示すように、メモリセルＭＣが存在せず、ヒータＨＴが形成されていない領域において、ワード線杭打ち線１ａ−１ｃを、列方向に延在させ、対応の不純物層ＩＭＮ０−ＩＭＮ２と、それぞれ、電気的コンタクトをとる。すなわち、このワード線杭打ち線１ａ−１ｃを、列方向においてヒータＨＴの間の領域にそれぞれ行方向に沿って行線的に延在させ、かつ行方向において隣接するメモリセルＭＣの間の領域において、ワード線杭打ち線１ａ−１ｃを、それぞれワード線ＷＬ０−ＷＬ２と電気的接続をとる。メモリセルＭＣのレイアウトに影響を及ぼすことなく、ワード線杭打ち構造を実現して、ワード線ＷＬを低抵抗化することができる。
【００４５】
図４は、図１から３に示すワード線の電気的等価回路を示す図である。図４において、不純物層ＩＭＮには、寄生抵抗Ｒｐｗが、その拡散抵抗により存在する。この不純物層ＩＭＮに対し、低抵抗のワード線杭打ち線１が設けられ、このワード線杭打ち線１が、コンタクトＣＮＴを介して不純物層ＩＭＮに電気的に接続される。したがって、この不純物層ＩＭＮにおける寄生抵抗Ｒｐｗが、低抵抗のワード線杭打ち線１により短絡され、ワード線ＷＬの等価抵抗が低減され、高速で、ワード線ＷＬを介して信号を伝達することができる。また、ワード線の電圧分布を低減することができ、正確に選択メモリセルを選択状態に駆動して同一の条件で動作させることができる。
【００４６】
このワード線杭打ち構造においては、ワード線ＷＬが、不純物層ＩＭＮとワード線杭打ち線１とで構成される。
【００４７】
図５は、コレクタ配線ＣＫの電気的等価回路を示す図である。コレクタ線ＣＫは、高濃度Ｐ型不純物層３とＰ型基板領域４とで構成される。これらの不純物層３および基板領域４は、メモリセルアレイ内に配置されるメモリセルに共通に設けられ、メモリセルのトランジスタのコレクタがすべて共通に結合される。これらの不純物層３および基板領域４は、たとえば、接地電圧レベルにバイアスされる。この図５においては、メモリセルトランジスタＴＲａないしＴＲｃを代表的に示す。メモリセルトランジスタＴＲａ−ＴＲｃのベースは、それぞれ、ワード線ＷＬａないしＷＬｃに接続される。メモリセルトランジスタＴＲａからＴＲｃのコレクタは、基板領域４および高濃度Ｐ型不純物層３に結合される。
【００４８】
基板領域４には、その基板抵抗による寄生抵抗Ｒｐｓが存在する。この高濃度Ｐ型不純物層３は、その抵抗値が小さく、寄生抵抗Ｒｐｓが短絡される。したがって、ワード線杭打ち線と同様、コレクタ線ＣＫの抵抗を低減でき、このコレクタ線ＣＫにおける電圧分布をなくすことができる。これにより、選択メモリセルにおいて、データの書込／読出時において安定に電流を流すことができ、正確にデータの書込／読出を行なうことができる。
【００４９】
また、この高濃度Ｐ型不純物層３は、半導体基板２表面に、エピタキシャル成長された不純物層で構成されてもよく、また、その注入エネルギを調整して、イオン注入されるイオン注入層により形成されてもよい。
【００５０】
図６は、この発明の実施の形態１に従う不揮発性半導体記憶装置のメモリアレイ部のレイアウトをより具体的に示す図である。図６において、メモリセルＭＣが行列状に配列される。このメモリセルＭＣは、カルコゲナイド膜ＣＧと、ヒータＨＴとを有する。このメモリセルＭＣの各行に対応して、不純物層１９ａ−１９ｅが行方向に連続的に延在して配置される。これらの不純物層１９ａ−１９ｅは、図２および図３に示す不純物層ＩＭＮ（ＩＭＮ０−ＩＭＮ２）に対応する。このメモリセルＭＣに含まれる選択トランジスタが、このヒータＨＴの下部と対応の不純物層１９（１９ａ−１９ｅを総称的に示す）の間に形成される。
【００５１】
このメモリセルＭＣの各行に対応して、ワード線杭打ち線１１ａ−１１ｅが配置される。これらのワード線杭打ち線１１ａ−１１ｅの各々は、対応のメモリセル行において、行方向において隣接するメモリセルの間の領域において列方向に延在する突起領域を有し、この突起領域において下層に形成された不純物層１９（１９ａ−１９ｅ）と電気的に接続される。
【００５２】
このメモリセル行の間に、ダミーセルＤＭＣ１が１列に整列して配置される。このダミーセルＤＭＣ１は、メモリセルＭＣと同じレイアウトを有し、またカルコゲナイド膜ＣＧおよびヒータＨＴを含む。このダミーセルＤＭＣ１の行に対応して、コレクタ線杭打ち線１２が行方向に延在して配置される。このコレクタ線杭打ち線１２は、行方向において隣接するダミーセルＤＭＣ１の間の領域においてコンタクト２３を介して基板領域と電気的に接続される。
【００５３】
ダミーセルＤＭＣ１に対しては拡散ワード線は形成されない。Ｐ型基板領域が、このダミーセル行においては露出する。ヒータＨＴがＰ型基板領域と結合される。この場合、ダミーセルＤＭＣ１については、ヒータＨＴとＰ型基板領域との間のコンタクト抵抗を十分に大きくする。ダミーセルＤＭＣ１と同一列のメモリセルの選択時において、選択ビット線からダミーセルＤＭＣ１を介してＰ型基板領域へ電流が流れるのを防止する。
【００５４】
これに代えて、ダミーセルＤＭＣ１行に対してダミーの拡散ワード線（Ｎ型不純物層）を形成し、コレクタ線杭打ち線１２と基板領域とのコンタクトを、ダミーセルＤＭＣ１とメモリセルとの間の領域において形成してもよい。この構成においては、ダミーセルＤＭＣａにおいてヒータＨＴが、Ｎ型不純物層を介して基板領域に結合される。ダミー拡散ワード線をＨレベル電圧に固定することにより、ダミーセルＤＭＣ１においてヒータＨＴを介して電流が流れるのを確実に防止することができる。
【００５５】
また、コレクタ線杭打ち線１２と基板領域との間のコンタクトを、コンタクト領域２２と整列するように形成しても、このコンタクト領域の行方向に沿った両側にはヒータが形成されていないため、十分にコンタクト領域を配置することができる。ダミーセルＤＭＣ１を介して電流が流れるのを確実に防止することができ、正確にデータの書込および読出を行うことができる。
【００５６】
このコレクタ線杭打ち線１２は、ワード線杭打ち線１１（１１ａ−１１ｅを総称的に示す）と同じレイアウトパターンを有する。したがって、このコレクタ線杭打ち線１２を配置しても、ワード線杭打ち線１１のレイアウトパターンの特性が中断されることがなく、写真製版工程において、正確に、これらのワード線杭打ち線１１およびコレクタ線杭打ち線１２をパターニングすることができる。また、メモリセルＭＣと同一レイアウトパターンを有するダミーセルＤＭＣ１を、このコレクタ線杭打ち線１２に対応して配置することにより、メモリセルＭＣの列方向におけるパターンの繰返しの規則性が中断されることはない。したがって、メモリセルＭＣが微細化されても、正確に、メモリセルをパターニングすることができる。
【００５７】
なお、コレクタ線杭打ち線１２の断面構造は、ワード線杭打ち線１１の断面構造と同じとなる。単に、図３の断面構造において、拡散ワード線１（１ａ等）のＮ型不純物層に代えて、Ｐ型基板領域またはＰ型不純物領域を介して基板領域に、コレクタ線杭打ち線が電気的に接続される。
【００５８】
コレクタ線杭打ち線と基板領域の電気的コンタクト形成領域２３において、基板領域表面にＰ型不純物が注入されてもよい。また、直接コレクタ線杭打ち線１２が基板領域に電気的に接続されてもよい。コレクタ線杭打ち線１２は、低抵抗のメタル配線であり、直接基板領域とコレクタ線杭打ち線とが電気的に接続されても、非オーミックな接触が形成される可能性は低い。
【００５９】
行方向において、列方向に延在するコレクタ線杭打ち線１３が行方向において隣接するメモリセルの間に配置される。このコレクタ線杭打ち線１３は、コンタクト領域２２において、行方向に延在するコレクタ線杭打ち線１２と電気的に接続される。このコレクタ線杭打ち線１３は、基板領域と電気的コンタクトをとるため、ワード線杭打ち線１１と同一配線層またはそれに近い配線層に形成される。したがって、このコレクタ線杭打ち線１３とワード線杭打ち線１１ａ−１１ｅが衝突するのを防止するために、ワード線杭打ち線１１ａ−１１ｅが、このコレクタ線杭打ち線１３との交差領域において上層配線２０により、コレクタ線杭打ち線１３と交差するように形成される。
【００６０】
この上層配線２０は、コンタクト２１ａおよび２１ｂを介して、対応のワード線杭打ち線１１ａ−１１ｅに電気的に接続される。この上層配線２０を用いてワード線杭打ち線１１ａ−１１ｅを電気的に接続している。したがって、この列方向に延在するコレクタ線杭打ち線１３を設けることにより、メモリセルＭＣとワード線杭打ち線１１とのパターン上の繰返し性が損なわれる。また、列方向に延在するコレクタ線杭打ち線１３に隣接するメモリセルに対してワード線杭打ちをすることができない。したがって、このコレクタ線杭打ち線１３に対応して配置されるビット線１５ａおよび１５ｂを、常時非選択状態に維持し、このビット線１５ａおよび１５ｂそれぞれに対して接続されるメモリセルをダミーセルＤＭＣ２およびＤＭＣ３として利用する。
【００６１】
メモリセルＭＣの各列には、ビット線１４ａ−１４ｆが列方向に延在して配置され、これらのビット線１４ａ−１４ｆには、それぞれ対応の列のメモリセルＭＣが接続される。ダミービット線１５ａおよび１５ｂを配置することにより、メモリセルＭＣおよびワード線杭打ち線１１の列方向についての繰返しパターンが中断される場合においても、その繰返しパターン境界領域におけるパターニングのずれの影響は、ダミーセルＤＭＣ２およびＤＭＣ３に現われるだけである。したがって、このダミーセルＤＭＣ２およびＤＭＣ３に接続されるダミービット線１５ａおよび１５ｂとして常時非選択状態に維持する。これにより、正確にパターニングされたメモリセルＭＣを用いて、データを記憶することができる。メモリセルサイズが微細化されても、確実に、これらのワード線杭打ち線１１、コレクタ線杭打ち線１２および１３を設けても、正確にメモリセルをパターニングすることができ、メモリセル特性を保証することができる。
【００６２】
なお、この図６に示す構成において、列方向に延在するコレクタ線杭打ち線１３は、ワード線杭打ち線１１と同一またはそれに近い配線層に形成されるとしている。しかしながら、この列方向に延在するコレクタ線杭打ち線１３は、ワード線杭打ち線１１よりも上層に形成し、このワード線杭打ち線１１ａ−１１ｅを、連続的に行方向に沿って延在させ、このワード線杭打ち線１１上層に形成されるコレクタ線杭打ち線１３を、コンタクト領域２２において、行方向に延在するコレクタ線杭打ち線１２と電気的に接続される構成が用いられてもよい。すなわち、この上層配線２０と同層の配線を、列方向に延在するコレクタ線杭打ち線１３として利用する。
【００６３】
また、このコレクタ線杭打ち線１２および１３は、メモリアレイ上において、行方向および列方向に延在させてこれらの交差領域において相互接続することにより、コレクタ線杭打ち線が、メッシュ状に形成され、コレクタ線杭打ち線の抵抗をより低減することができる。メッシュ状のコレクタ線杭打ち線構造により、メモリセルの選択トランジスタのコレクタの電圧分布を抑制することができ、正確なデータの書込および読出を行なうことができる。
【００６４】
図７は、メモリアレイの全体の構成を概略的に示す図である。図７において、メモリアレイは、複数のノーマルセルブロックＮＭＢに行方向および列方向それぞれにおいて分割される。これらのノーマルセルブロックＮＭＢの間の領域および外側の領域に、行方向に沿ってコレクタ配線１２ａ、１２ｂ、…１２ｊが配置される。また行方向において隣接するノーマルセルブロックＮＭＢの間の領域に、列方向に延在するコレクタ線杭打ち線１３ａ、１３ｂ、…１３ｋが配置される。このコレクタ線杭打ち線１２ａ、１２ｂ…１２ｊが配置される。また行方向において隣接するノーマルセルブロックＮＭＢの間の領域に、列方向に延在するコレクタ線杭打ち線１３ａ、１３ｂ、…１３ｋが配置される。
【００６５】
コレクタ線杭打ち線１２ａ、１２ｂ、…１２ｊが配設される領域それぞれに対応して、ダミーセル（ＤＭＣ１）が行方向に整列して配置される。また列方向に延在するコレクタ線杭打ち線１３ａ、１３ｂ、…１３ｋそれぞれに対応する領域において、ダミーセル（ＤＭＣ２，ＤＭＣ３）が列方向に整列して配置される。これらのコレクタ線杭打ち線１２ａから１２ｊおよび１３ａから１３ｋが、それぞれ交差部において電気的に接続される。
【００６６】
したがって、このコレクタ線杭打ち線が、メモリアレイにおいてメッシュ状に配置されるため、その抵抗値を十分に小さくすることができる。
【００６７】
コレクタ線が、基板領域により形成されるため、基板抵抗をより低減することができ、基板領域の電圧分布をより低減することができる。
【００６８】
また、このメモリアレイの外周部に沿っても、ダミーセルを配置することにより、ノーマルセルのアレイ境界領域におけるパターンずれが生じるのを防止することができ、セルが微細化される場合においても、正確にメモリセルのパターニングを行なうことができ、メモリセルの微細化時においてもメモリセルの動作特性を保証することができる。
【００６９】
なお、図７においては、１つのワード線杭打ち線１１を代表的に示す。コレクタ線杭打ち線１２ａ−１２ｊおよび１３ａ−１３ｋが配設される間隔は、コレクタ線杭打ち線全体の抵抗値およびコレクタ線杭打ち線に対して利用することのできる配線領域に応じて適当に定められればよい。なお、これらのコレクタ線杭打ち線１２ａ−１２ｊおよび１３ａ−１３ｋは、基板領域と同様、たとえば接地電圧に固定される。
【００７０】
以上のように、この発明の実施の形態１に従えば、メモリセルのトランジスタのコレクタ線およびワード線の少なくとも一方を杭打ち構造として、低抵抗の配線でこれらのコレクタ線およびワード線の少なくとも一方を裏打ちしており、メモリセルに対する電圧分布が生じることがなく、微細化時においても安定にかつ高速で動作することのできる不揮発性半導体記憶装置を実現することができる。
【００７１】
また、これらの杭打ち線に対応してダミーセルを配置しており、メモリセルおよびワード線のパターンの連続性を維持することができ、セル微細化時においてもパターンずれが生じることがなく、安定に動作する不揮発性半導体記憶装置を実現することができる。
【００７２】
なお、図６に示すレイアウトにおいては、明確に示していないが、高濃度のＰ型不純物層が、このメモリセル形成領域下部に形成される。
【００７３】
［実施の形態２］
図８は、この発明の実施の形態２に従う不揮発性半導体記憶装置のアレイ部の構成を概略的に示す図である。図８においても、３行３列に配列されるメモリセルＭＣを代表的に示す。メモリセルＭＣの各行に対応してワード線として機能するＮ型不純物層３０ａ−３０ｃが、行方向に連続的に延在して形成される。これらの不純物層３０ａ−３０ｃとそれぞれ交差するように列方向に連続的に延在して導電層３２ａ−３２ｃが形成される。これらの導電層３２ａ−３２ｃは、ビット線ＢＬとして機能する。
【００７４】
メモリセルＭＣは、カルコゲナイド膜を含むカ相変化素子部３３と、この相変化素子部３３のカルコゲナイド膜を加熱するヒータを含む加熱素子部３４を含む。各メモリセルＭＣにおいて、相変化素子部３３は、ビット線となる導電層（ビット線導電層）３２ａ−３２ｃと行方向において実質的に同じ幅を有する。すなわち、行方向においては、この相変化素子部３３は、ビット線となる導電層３２ａ−３２ｃをマスクとしてパターニングされ、その行方向の長さは、ビット線導電層３２ａ−３２ｃのそれぞれと実質的に同じ長さに設定される。また、この相変化素子部３３は、ワード線となる不純物層３０ａ−３０ｃの幅よりも狭くされる。
【００７５】
したがって、このメモリセルＭＣのレイアウトにおいては、相変化素子部３３の製造工程においては、不純物層３０ａ−３０ｃと同様、行方向に連続的に延在する帯状配線を形成した後、ビット線となる導電層３２ａ−３２ｃをマスクとしてエッチングして、個々のメモリセルに分離する。相変化素子部３３は、ビット線導電層に対して自己整合的に形成される。したがって、相変化素子部３３を個々に、パターニングする場合に比べて、ビット線との重なりを考慮して相変化素子部３３のマージンを大きくする必要がなく、メモリセルＭＣのレイアウト面積を低減することができる。
【００７６】
図９は、図８に示す線Ｌ９−Ｌ９に沿った断面構造を概略的に示す図である。図９において、Ｐ型半導体基板領域４０表面に、行方向に選択的に延在するＮ型不純物層４２が各メモリセル行に対応して形成される。このＮ型不純物層４２表面には、メモリセルのバイポーラトランジスタのエミッタとなるＰ型不純物領域４４が、各メモリセルに対応して形成される。
【００７７】
加熱素子部３４は、電流通電時、ジュール熱により発熱するヒータ３７と、ヒータ３７とＮ型不純物層４２の間に設けられて、このヒータ３７の生成する熱の伝達を防止する熱伝播ブロック層３８を含む。この熱伝播ブロック層３８は、好ましくは、ボロンＢ、アルミニウムＡｌ、砒素ＡｓなどのIII族元素を含み、固相拡散により、Ｐ型不純物領域４４を形成する。これにより、選択バイポーラトランジスタのエミッタ領域をヒータに対して自己整合的に形成することができ、バイポーラトランジスタの占有面積を低減することができる。
【００７８】
また、この熱伝播ブロック層３８は、ヒータ３７の構成材料がＰ型不純物領域に拡散してメモリセルトランジスタの特性を劣化させるのを防止する。さらに、熱伝播ブロック層３８は、Ｐ型不純物層４４とヒータ３７の格子不整合を防止するため、これらのヒータ３７とＰ型不純物領域の格子定数の中間の格子定数を有し、ヒータ３７とＰ型不純物領域４４との密着性を改善する。この熱伝播ブロック層３８の材料としては、熱伝導度が低くかつ格子定数がヒータ３８の格子定数とＰ型不純物領域の格子定数の中間の格子定数を有する材料であればよい。
【００７９】
相変化素子部３３は、ヒータ３７の加熱によりその結晶状態が設定されるカルコゲナイド膜３６と、カルコゲナイド膜３６とビット線導電層３２の間に接続される熱伝播ブロック層３５を含む。カルコゲナイド膜３６は、硫黄Ｓ、セレンＳｅおよびテルルＴｅなどのカルコゲン族元素を構成要素として含む。したがってこのカルコゲナイド膜３６とビット線導電層３２の間に熱伝播ブロック層３５を設けることにより、この熱伝播ブロック層３５を、格子整合を取るための緩衝層として利用することができ、カルコゲナイド膜３６における格子不整合を抑制し、確実に、ビット線導電層３２とカルコゲナイド膜３６を電気的に結合する。
【００８０】
また、この熱伝播ブロック層３５は、カルコゲナイド膜３６により生成された熱が、ビット線導電層３２を介して伝達されるのを防止する。非選択メモリセルなどへの熱伝達を防止することができ、発熱に起因する誤動作を防止することができる。
【００８１】
さらに、この熱伝播ブロック層３５は、ビット線導電層３２からカルコゲナイド膜３５にビット線導電層を構成する材料が拡散してカルコゲナイド膜３５の特性を劣化させるのを防止する。
【００８２】
従って、この熱伝播ブロック層３５の材料としては、熱伝導度が低くかつ格子定数がカルコゲナイド膜およびビット線導電層の格子定数の中間の値を取り、また、拡散係数が小さいかもしくはカルコゲナイド膜に対してその構成材料が拡散してもカルコゲナイド膜の特性に対して悪影響を及ぼさない材料であればよい。
【００８３】
また、製造工程数の増加を抑制するために、熱伝播ブロック層３５およびカルコゲナイド膜３６は、同一製造工程でエッチングすることのできる材料で構成されるのが好ましく、またヒータ３７と熱伝播ブロック層３８が、同一工程でエッチング（パターニング）することができる材料であるのが好ましい。
【００８４】
また、熱伝播ブロック層３５および３８をヒータ３７およびカルコゲナイド膜３６を挟むように形成しており、ヒータ３７およびカルコゲナイド膜３６において生成された熱が、選択トランジスタおよびビット線導電層３２へ伝達されるのを防止でき、このメモリセル領域内に熱を閉じ込めることができる。
【００８５】
したがって効率的にヒータ３７の生成する熱を利用して、カルコゲナイド膜３６の加熱を行ない、カルコゲナイド膜３６全体において相変化を生じさせることができる。これにより、カルコゲナイド膜３６の体積が小さい場合においても、記憶データに応じて、カルコゲナイド膜３６の抵抗値を大きく変化させることができる。応じて、カルコゲナイド膜３６の占有面積を低減でき、メモリセルを微細化することができる。
【００８６】
次に、この発明の実施の形態２に従う不揮発性半導体記憶装置の製造方法について説明する。
【００８７】
工程Ａ：
まず、図１０（Ａ）に示すように、基板領域表面に、行方向に連続的に延在してＮ型不純物層４２ａ、４２ｂおよび４２ｃが形成される。これらのＮ型不純物層４２ａ−４２ｃの形成においては、通常の、イオン注入法を用いた拡散層形成と同様の方法が用いられる。
【００８８】
この状態においては、図１０（Ｂ）に、図１０（Ａ）の線Ｌ１０−Ｌ１０に沿った断面構造を示すように、Ｐ型基板領域４０表面に、所定の間隔で、Ｎ型不純物層４２ａ−４２ｃが形成される。これらのＮ型不純物層４２ａ−４２ｃにより拡散ワード線が形成される。
【００８９】
メモリセルのトランジスタの形成時において、先の実施の形態１と同様、Ｎ型不純物層４２ａ−４２ｃ形成の前に、基板領域に高濃度Ｐ型埋込層が形成されていてもよい。
【００９０】
拡散ワード線の形成の後、基板全面に、熱伝播ブロック層５１およびヒータ層５２を順次堆積する。これらの熱伝播ブロック層５１およびヒータ層５２は、たとえばＭＯＣＶＤ法などの気相成長法を用いて形成されてもよく、またＭＢＥ（モリキュラー・ビーム・エピタキシ）法を用いて形成されてもよい。
【００９１】
工程Ｂ：
次に、図１１（Ａ）に示すように、レジスト膜を全面に塗布した後、メモリセルの加熱素子部に対応する位置に、レジスト５４が残るようにこのレジストのパターニングを行ない、不純物層４２ａ−４２ｃと整列して、メモリセルの加熱素子部の領域に対応する位置に、レジスト５４を形成する。
【００９２】
この場合、図１１（Ａ）の線Ｌ１１−Ｌ１１に沿った断面構造を図１１（Ｂ）に示すように、ヒータ層５２上にメモリセル位置に対応して、レジスト５４が形成される。このレジスト５４をマスクとしてエッチングを行ない、ヒータ層５２および熱伝播ブロック層５１をパターニングする。
【００９３】
工程Ｃ：
次いで、図１２（Ｂ）に示すように、所定の温度条件下で加熱処理を行なうことにより、加熱素子部３４に含まれる熱伝播ブロック膜３８からの固相拡散により、Ｐ型不純物が、その下部に形成されるＮ型不純物層４２ａ−４２ｃへそれぞれ拡散し、Ｐ型不純物領域４４ａが形成される。このＰ型不純物領域４４ａは、メモリセルトランジスタのエミッタとして機能する。従って、この固相拡散により、加熱素子部３４に対し、メモリセルトランジスタのエミッタ領域を自己整合的に形成することができ、このエミッタ面積を低減することができる。また、この固相拡散により、不純物領域４４ａと不純物層４２ａ−４２ｃの間のＰＮ接合を浅くすることができ、エミッタ抵抗を小さくすることができる。
【００９４】
層間絶縁膜５６形成後においては、たとえばＣＭＰ（ケミカル・メカニカル・ポリッシング）処理により、層間絶縁膜５６およびヒータ３７の表面が平坦化される。
【００９５】
工程Ｄ：
この加熱素子部３４からの熱拡散によるエミッタ領域の形成の後、カルコゲナイド層および熱伝播ブロック層を順次積層する。この場合、図１３（Ａ）においては明確に示していないものの、図１３（Ｂ）に、図１３（Ａ）の線Ｌ１３−Ｌ１３に沿った断面構造を示すように、アレイ全面にわたって、カルコゲナイド層６０および熱伝播ブロック層６２が積層される。このカルコゲナイド層６０には、図１２（Ｂ）に示す層間絶縁膜５６が形成されており、このカルコゲナイド層６０が、ヒータ３７に結合される。ヒータ３７の下部には、熱伝播ブロック膜３８が形成されている。この熱伝播ブロック膜３８により、この工程Ｄにおける熱処理時にヒータ３７から基板領域にヒータ材料が拡散するのを防止する。
【００９６】
工程Ｅ：
次いで、この熱伝播ブロック層６２上全面にわたってレジスト層を形成した後、このレジスト層をパターニングする。このパターニングされたレジスト膜６４ａ−６４ｃは、図１４（Ａ）に示すように、不純物層４２ａ−４２ｃそれぞれと整列し、行方向に延在して連続的に形成される。このレジスト膜６４ａ−６４ｃは、それぞれ対応の不純物層４２ａ−４２ｃの幅よりもその幅が少し狭くされる。不純物層４２ａ−４２ｃは、イオン注入後の熱拡散により、その幅は、最小の線幅（設計ルール）よりも広くなり、レジスト膜６４ａ−６４ｃの幅よりも、少し広くなる。
【００９７】
この場合、図１４（Ｂ）に、図１４（Ａ）の線Ｌ１４−Ｌ１４に沿った断面構造を示すように、熱伝播ブロック層６２上に、レジスト膜６４ａ−６４ｃが、それぞれ下部に形成される不純物層４２ａ−４２ｃと整列して形成される。この状態においては、加熱素子部３４上に形成されるカルコゲナイド層６０は、アレイ全面にわたって形成されておりまだパターニングされていない。
【００９８】
この状態において、レジスト膜６４ａ−６４ｃをマスクとして熱伝播ブロック層６２およびカルコゲナイド層６０のエッチングを行なって、これらの熱伝播ブロック層６２およびカルコゲナイド層６０のパターニングを行なう。これらの熱伝播ブロック層６２およびカルコゲナイド層６０は、このエッチング工程時において同時にエッチングされる。
【００９９】
工程Ｆ：
図１４（Ａ）および（Ｂ）に示すレジスト膜６４ａ−６４ｃをマスクとしてエッチング処理を行なうことにより、図１５（Ａ）に示すように、行方向に連続的に延在してかつ不純物領域４２ａ−４２ｃと整列して、カルコゲナイド／熱伝播ブロック層６６ａ−６６ｃが形成される。このカルコゲナイド／熱伝播ブロック層６６ａ−６６ｃが、その下方に形成される加熱素子部３４に結合される。
【０１００】
この図１５（Ｂ）において、図１５（Ａ）の線Ｌ１５−Ｌ１５に沿った断面構造を示すように、各行ごとに分離されるカルコゲナイド／熱伝播ブロック層６６ａ−６６ｃが形成される。これらのカルコゲナイド／熱伝播ブロック膜６６ａ−６６ｃの各々は、加熱素子部３４に結合されるカルコゲナイド層６８と、このカルコゲナイド層６８上層に形成される熱伝播ブロック層６７を含む。これらのカルコゲナイド層６８および熱伝播ブロック層６７は、行方向に連続して帯状に形成される。
【０１０１】
工程Ｇ：
次に、図１６（Ａ）に示すように、行方向において隣接するメモリセルの間の領域に、絶縁膜７０を形成する。すなわち、ビット線を形成する領域に対応して、絶縁膜７０により溝が形成される。この絶縁膜７０と交差する方向に、先の工程Ｆにおいて形成されたカルコゲナイド／熱伝播ブロック層６６ａ−６６ｃが、それぞれ不純物層４２ａ−４２ｃと整列して配置される。メモリセル形成領域においては、加熱素子部３４が形成される。
【０１０２】
図１６（Ｂ）は、図１６（Ａ）に示す線Ｌ１６Ｂ−Ｌ１６Ｂに沿った断面構造を概略的に示す図である。この図１６（Ｂ）に示すように、メモリセルが列方向に整列して配置される領域においては絶縁膜７０は形成されない。各メモリセル行のカルコゲナイド／熱伝播ブロック層６６ａ−６６ｃが、下層に形成される加熱素子部３４とともに、層間絶縁膜により分離される。
【０１０３】
図１６（Ｃ）は、図１６（Ａ）に示す線Ｌ１６Ｃ−Ｌ１６Ｃに沿った断面構造を示す図である。この図１６（Ｃ）に示すように、不純物層４２ａが、半導体基板領域表面に行方向に連続して延在して配置される。メモリセル形成領域において、加熱素子部３４が形成され、また不純物領域４４が、各加熱素子部３４に対応してこの不純物層４２ａ表面に形成される。カルコゲナイド／熱伝播ブロック膜６６ａは、行方向に連続して延在して配置される。
【０１０４】
このカルコゲナイド／熱伝播ブロック層６６ａ上に、絶縁膜７０が列方向に延在して形成される。この絶縁膜７０は、メモリセル形成領域においては配置されていない。すなわち、ビット線を形成する領域が、絶縁膜７０の間の溝領域７２により規定される。絶縁膜により溝領域を形成し、下地層を露出させるプロセスは、銅（Ｃｕ）配線形成時のダマシンプロセスとして知られており、このダマシンプロセスを、ビット線形成のために利用する。
【０１０５】
工程Ｈ：
図１７（Ａ）に示すように、この図１６に示す絶縁膜７０により形成される溝領域に、ビット線を構成する導電材料を堆積し、その後ＣＭＰなどの処理によりエッチング処理を施して表面を平坦化する。したがって、図１７（Ａ）に示すように、列方向に連続的に延在してビット線導電層７２ａ−７２ｃが形成される。これらのビット線導電層７２ａ−７２ｃの間の領域には、絶縁膜７０に対応する絶縁膜７１が形成される。この図１７（Ａ）においては、ワード線となる不純物層４２ａ−４２ｃと、これらの不純物層４２ａ−４２ｃと並行して配置されるカルコゲナイド／熱伝搬ブロック層６６ａ−６６ｃと、加熱素子部３４を示す。
【０１０６】
図１７（Ｂ）は、図１７（Ａ）に示す線Ｌ１７Ｂ−Ｌ１７Ｂに沿った断面構造を概略的に示す図である。図１７（Ｂ）に示すように、ビット線導電層７２ｂは列方向に連続的に延在して形成される。これらのビット線導電層７２ｂには、それぞれ列方向において所定の間隔をおいて配置されるカルコゲナイド／熱伝搬ブロック層６６ａ−６６ｃが接続される。これらのカルコゲナイド／熱伝搬ブロック層６６ａ−６６ｃには、それぞれ加熱素子部３４が接続される。
【０１０７】
図１７（Ｃ）は、図１７（Ａ）に示す線Ｌ１７Ｃ−Ｌ１７Ｃに沿った断面構造を概略的に示す図である。この図１７（Ｃ）に示すように、図１６（Ｃ）に示す溝領域７２にビット線導電層７２ａ、７２ｂおよび７２ｃがそれぞれ形成され、下層のカルコゲナイド／熱伝搬ブロック層６６ａに結合される。これらのビット線導電層７２ａ−７２ｃの間には、絶縁膜７１が形成される。この絶縁膜７１は、図１６（Ａ）−（Ｃ）において示す絶縁膜７０をＣＭＰによりエッチングした絶縁膜である。したがって、このビット線導電層７２ａ−７２ｃが形成された状態においては、カルコゲナイド／熱伝搬ブロック層６６ａ−６６ｃは、それぞれ行方向に連続して延在している。
【０１０８】
加熱素子部３４およびその下部に形成される不純物領域４４が、メモリセル領域に応じて列方向において互いに分離して形成される。ビット線導電層となる材料を、絶縁膜の溝領域に埋込み、その後ＣＭＰエッチングによりパターニングするプロセスは、Ｃｕ配線の形成プロセスで用いられるめっきプロセスに対応する。このプロセスを利用することにより、銅などの微細エッチング加工が困難な材料をビット線材料として用いても、ビット線を小さなピッチで形成することができる。
【０１０９】
工程Ｉ：
図１７（Ｃ）に示す絶縁膜７１をエッチング除去し、ビット線導電層７２ａ−７２ｃ表面および熱伝搬ブロック層６６ａ−６６ｃの表面を露出させる。この状態で、図１８（Ａ）に示すように、ビット線導電層７２ａ−７２ｃをマスクとしてエッチングを行ない、カルコゲナイド／熱伝搬ブロック層に対するエッチング処理を行なう。したがって、このカルコゲナイド／熱伝搬ブロック層は、ビット線と交差する領域においてのみ残り、残りのビット線間の領域においては、分離される。このカルコゲナイド／熱伝搬ブロック層が、行方向において各メモリセルごとに分離される。これにより、各メモリセルに対する相変化素子部３３がそれぞれ、不純物層４２ａ−４２ｃとビット線導電層７２ａ−７２ｃとの交差部に対応して配置される。
【０１１０】
ビット線導電層７２ａ−７２ｃが銅（Ｃｕ）配線で形成される場合、銅（Ｃｕ）配線は通常のエッチングではエッチングされにくいため、たとえばＣｕで形成されるビット線導電層７２ａ−７２ｃをマスクとしてエッチング処理を行なうことにより、カルコゲナイド層および熱伝播ブロック層をエッチングしてパターニングすることができる。カルコゲナイド／熱伝搬ブロック層６６ａ−６６ｃのエッチング処理（パターニング）時においては、行方向において、ビット線導電層７２ａ−７２ｃに対して、その寸法制御が自己整合的に行なわれており、メモリセルのレイアウト面積を低減することができる。
【０１１１】
図１８（Ｂ）は、図１８（Ａ）に示す線Ｌ１８Ｂ−Ｌ１８Ｂに沿った断面構造を示す図である。この列方向においてはビット線導電層７２ｂが列方向に直線的に延在され、ビット線３２ｃが形成される。各行に対応して、拡散ワード線３０ａ−３０ｃが形成され、拡散ワード線３０ａ−３０ｃそれぞれに対応して、加熱素子部３４および相変化素子部３３が配置される。
【０１１２】
図１８（Ｃ）は、図１８（Ａ）に示す線Ｌ１８Ｃ−Ｌ１８Ｃに沿った断面構造を概略的に示す図である。
【０１１３】
この図１８（Ｃ）に示すように、行方向においては、拡散ワード線３０ａを形成する不純物層４２ａが連続的に延在して配置される。メモリセル列の位置に対応して、不純物領域４４が形成される。これらの不純物領域４４に対応して、加熱素子部３４および相変化素子部３３が各メモリセルに対応して形成される。この各列に対応してビット線導電層７２ａ−７２ｃが、それぞれ間をおいて形成され、ビット線３２ａ−３２ｃのピッチで、メモリセルが形成される。
【０１１４】
相変化素子部３３の行方向の幅が、対応のビット線導電層７２ａ−７２ｃ行方向の幅と実質的に同じとされる。これらの相変化素子部３３がビット線導電層に対して自己整合的に形成されており、正確にビット線導電層と相変化素子とを重なり合わせることができる。
【０１１５】
このカルコゲナイド層および熱伝搬ブロック層を行方向に連続的に延在して形成し、ビット線をマスクとしてパターニングすることにより、メモリセルの行方向の幅を最小で加工することができる。またこのカルコゲナイド層および熱伝搬ブロック層とビット線との重なりマージンも不要となり、メモリセルサイズを最小にすることができる。これにより、メモリセルのレイアウト面積を低減でき、高密度でメモリセルを配置することができる。
【０１１６】
以上のように、この発明の実施の形態２に従えば、メモリセルの相変化素子を、行方向について連続的に延在させて相変化層を形成した後に、ビット線をマスクとしてエッチングしており、ビット線と相変化素子との重なり合いについてのマージンを考慮する必要がなく、最小面積のメモリセルを形成することができる。
【０１１７】
また、加熱素子部からの固相拡散により、メモリセルのトランジスタのエミッタ領域を形成しており、メモリセルトランジスタを最小面積で形成することができる。また、このメモリセルトランジスタのＰＮ接合を浅くすることができ、メモリセルトランジスタの特性を改善することができる。これにより、メモリセルを微細化しても、高速で安定にデータの書込／読出を行なうことのできるメモリセルを実現することができる。
【０１１８】
また、ヒータ層に対して熱伝搬ブロック層を配置して、熱の伝搬を防止しており、微細セルにおいても、書込時の発熱が非選択メモリセルに悪影響を及ぼすのを防止することができる。
【０１１９】
また、熱伝搬ブロック層により、熱を相変化素子に集中させることができ、相変化素子全体を相変化させることができる。これにより、小体積の相変化素子を用いてもデータに応じて大きな抵抗値変化を生じさせることができ、微細メモリセルを用いて安定にデータを記憶することができる。
【０１２０】
また、この熱伝播ブロック層を用いることにより、ビット線とカルコゲナイド層およびヒータと基板領域（不純物領域）の間における不要な材料の拡散を防止することができまた格子不整合を抑制することができ、メモリセル特性を安定に維持することができる。
【０１２１】
［実施の形態３］
図１９は、この発明の実施の形態３に従う不揮発性半導体記憶装置の全体の構成を概略的に示す図である。図１９において、不揮発性半導体記憶装置は、行列状に配列されるメモリセルＭＣを含むメモリセルアレイ１００を含む。メモリセルＭＣは、相変化素子を含む可変抵抗素子と、この可変抵抗素子を選択する選択トランジスタとを含む。
【０１２２】
このメモリセルアレイ１００においては、メモリセルＭＣの行に対応してワード線ＷＬが配置され、メモリセルＭＣの各列に対応してビット線ＢＬが配置される。このメモリセルアレイ１００において、さらに、ダミーセルＤＭＣａおよびＤＭＣｂが、それぞれメモリセルＭＣの各行に整列して配置される。ダミーセルＤＭＣａは、ダミービット線ＤＢＬａに接続され、またダミーセルＤＭＣｂが、ダミービット線ＤＢＬｂに接続される。１つのワード線ＷＬに対しては、メモリセルＭＣおよびダミーセルＤＭＣａおよびＤＭＣｂが接続される。ダミーセルＤＭＣａおよびＤＭＣｂは、それぞれ互いに相補なデータを固定的に記憶する。
【０１２３】
ダミーセルの符号として実施の形態２において図７を参照して示す形状ダミーセルと同一の符号ＤＭＣを用いる。しかしながら、本実施の形態３におけるダミーセルは、正規メモリセルのパターンを維持するための形状ダミーセルではなく、データを記憶し、選択メモリセルのデータ読出時の基準データを生成する。これらのダミーセルＤＭＣａおよびＤＭＣｂは、データの書込／読出を行うことのできるものの、通常動作モード時においては外部からアクセスされないメモリセルである。
【０１２４】
ダミーセルＤＭＣａおよびＤＭＣｂをメモリセルアレイの端部に配置した場合、境界領域の正規メモリセルに対するレイアウトパターンの規則性が維持されるため、本実施の形態３においても、実施の形態２のダミーセルと機能が異なるものの、ダミーセルに対して実施の形態２と同一の符号ＤＭＣを用いる。
【０１２５】
メモリセルアレイ１００内において、このダミーセルＤＭＣａおよびＤＭＣｂを、メモリセルＭＣと整列して配置することにより、ダミーセルＤＭＣａおよびＤＭＣｂをメモリセルＭＣと同一レイアウトパターン（同一構造）で、同一製造工程で作成することができる。これにより、ダミーセルＤＭＣａおよびＤＭＣｂとメモリセルＭＣの特性を同じとでき、また、ビット線ＢＬとダミービット線ＤＢＬａおよびＤＢＬｂの寄生抵抗および寄生容量も同じとすることができる。したがって、データ読出時、選択メモリセルＭＣとダミーセルＤＭＣａおよびＤＭＣｂの記憶データ（読出電流）とを比較することにより、正確にデータの読出を行なうことができる。
【０１２６】
不揮発性半導体記憶装置は、さらに、ワード線アドレス信号ＡＤＸをデコードし、メモリセルアレイ１００内のワード線を指定するワード線選択信号を生成するワード線デコーダ１０２と、このワード線デコーダ１０２からのワード線選択信号に従って、選択されたワード線を選択状態へ駆動するワード線ドライブ回路１０４と、書込指示信号ＷＲの活性化時活性化されて、ビット線アドレス信号ＡＤＹをデコードして、書込対象のビット線を選択するライトドライバデコーダ１０６と、ライトドライバデコーダ１０６の出力信号に従って選択ビット線にデータ書込時、書込電圧（電流）パルスを供給するビット線ドライブ回路１０８を含む。
【０１２７】
ライトドライバデコーダ１０６は、書込対象のビット線を選択し、かつ書込データに応じて、後に示す書込回路１１４から与えられる書込制御信号に従って書込対象のビット線へ書込電流パルスを供給するための制御信号を生成する。ビット線ドライブ回路１０８は、データ書込時、このライトドライバデコーダ１０６の出力信号に従って、選択ビット線へ書込電流パルスを供給する。ビット線ドライブ回路１０８は、データ書込動作時を除く期間は、出力ハイインピーダンス状態に維持される。
【０１２８】
従って、本実施の形態３においては書込電流パルスは、内部データ線から選択ビット線に伝達されない。ライトドライバデコーダ１０６を利用することにより、書込データをラッチして、連続的に選択メモリセルにデータを書込むことが可能となる。また、同時に選択されるビット線の数が、動作モードに応じて変更される場合においても、容易に、データを選択ビット線に書き込むことができる。
【０１２９】
書込回路１１４は、書込活性化信号ＷＥの活性化に従って、この書込データに基づいて選択ビット線に対する書込制御信号を生成する。この書込回路１１４からの書込制御信号が、ライトドライバデコーダ１０６へ与えられて、データの書込が、選択ビット線に対して実行される。
【０１３０】
書込活性化信号ＷＥは、書込み指示信号ＷＲの活性化時、実際にデータを選択メモリセルに書込むときに活性化される。書込み指示信号ＷＲは、動作モードがデータ書込モードであることを示す。
【０１３１】
不揮発性半導体記憶装置は、さらに、ビット線アドレス信号ＡＤＹをデコードして、選択ビット線を指定するビット線選択信号を生成するビット線デコーダ１１０と、ビット線デコーダ１１０からのビット線選択信号に従って対応のビット線を選択し、選択列のビット線を内部データバス１２０に結合する列選択回路１１２と、データ読出時、この内部データバス１２０上に読出されたデータに基づいて内部読出データを生成する読出回路１１６と、内部データバス１２０に結合され、外部データＤＱの入出力を行なう入出力回路１１８を含む。
【０１３２】
ビット線デコーダ１１０へは、モード指示信号ＭＯＤが与えられる。このモード指示信号ＭＯＤは、１ビットのデータを２つのメモリセルで記憶する１ビット／２セルモードと、１ビットのデータを１ビットのメモリセルで記憶する１ビット／１セルモードを指定する。したがって、このビット線デコーダ１１０は、モード指示信号ＭＯＤが、１ビット／２セルモードを指定するときには、２つのビット線ＢＬを選択する信号を生成し、１ビット／１セルモード時においては、１つのビット線を選択する信号を生成する。
【０１３３】
モード指示信号ＭＯＤは、外部から与えられてもよく、内部で固定的に発生されてもよい。また、このモード指示信号ＭＯＤは、内部のレジスタなどに外部指示に従って格納されて、生成されてもよい。
【０１３４】
読出回路１１６は、差動増幅回路を含み、１ビット／１セルモード時においては、選択ビット線ＢＬに読出されたデータと、ダミービット線ＤＢＬａおよびＤＢＬｂに読出されたデータを比較し、その比較結果に基づいて内部読出データを生成する。１ビット／２セルモード時においては、この読出回路１１６は、同時に選択された２つのビット線（正規ビット線）のデータを差動増幅して内部読出データを生成する。
【０１３５】
このモード指示信号ＭＯＤにより、データの記憶モードを、１ビット／２セルモードと１ビット／１セルモードとの間で切換えることにより、不揮発性メモリの用途に応じて、その記憶容量を変更することができ、また特定のアドレス領域を１ビット／２セルモードに設定することができる。たとえば画像データおよび音声データなどの大量のデータの場合には、１ビットのエラーが生じてもデータ処理には大きな影響は及ぼさない。したがって、このような場合には、１ビット／１セルモードでデータを記憶する。一方、コードなどのデータは、１ビットのデータの誤りが生じた場合、誤処理が生じる。したがって、このようなコードなどのデータについては、データの信頼性が必要とされる。この場合、１ビット／２セルモードでデータを記憶し、メモリセルが微細化されても、確実に、データを記憶する。
【０１３６】
次に、各部の具体的構成について説明する。
［アレイ部の構成］
図２０は、図１９に示すメモリセルアレイ１００、ビット線ドライブ回路１０８およびワード線ドライブ回路１０４の構成を示す図である。図２０を参照して、メモリセルアレイ１００においては、メモリセルＭＣが行列状に配列され、またこのメモリセルＭＣの各行に対応して、ダミーセルＤＭＣａおよびＤＭＣｂが配設される。メモリセルＭＣおよびダミーセルＤＭＣａ，ＤＭＣｂは、同一構成を有し、選択トランジスタＴＲと、記憶データに応じて抵抗値が変化する可変抵抗素子ＶＲを含む。可変抵抗素子ＶＲは、結晶状態により抵抗値が変化する相変化素子と、この相変化素子を加熱するためのヒータが含まれる。
【０１３７】
メモリセルＭＣの各行に対応してワード線ＷＬ（ＷＬ０−ＷＬ３）が配設され、またメモリセルＭＣの各列に対応してビット線ＢＬ（ＢＬ０，ＢＬ１）が配設される。
【０１３８】
また、ダミーセルＤＭＣａの列に対応してダミービット線ＤＢＬａが配設され、ダミーセルＤＭＣｂの列に対応して内部ビット線ＤＢＬｂが配設される。ダミーセルＤＭＣａおよびＤＭＣｂは、対応の行のワード線ＷＬに接続される。
【０１３９】
この図２０において、各メモリセルＭＣ、ＤＭＣａおよびＤＭＣｂに対し、個々に、コレクタ線が配置されるように示す。しかしながら、このコレクタ線ＣＫは、基板領域により形成され、これらの各行に対応して配置されるコレクタ線ＣＫは共通に接続される。このコレクタ線ＣＫは、図２０においては、接地電位に固定される。
【０１４０】
ダミーセルＤＭＣａの可変抵抗素子ＶＲの相変化素子は、結晶状態が非晶質状態に設定され、抵抗値Ｒｍａｘを有する。一方、ダミーセルＤＭＣｂにおいて、相変化素子（可変抵抗素子ＶＲ）は、多結晶状態にその結晶状態が設定され、抵抗値Ｒｍｉｎを有する。抵抗値Ｒｍａｘは、抵抗値Ｒｍｉｎよりも大きい。したがって、ダミービット線ＤＢＬａへは、高抵抗状態のダミーセルＤＭＣａが接続され、ダミービット線ＤＢＬｂには、低抵抗状態のダミーセルＤＭＣｂが接続される。
【０１４１】
メモリセルＭＣは、この高抵抗状態および低抵抗状態のいずれかの状態に、可変抵抗素子（相変化素子）ＶＲが設定される。したがって、列選択回路１１２において、１つの列を選択する場合、ダミービット線ＤＢＬａおよびＤＢＬｂに現われる相補データを、選択メモリセルデータと比較することにより、選択メモリセルを介して流れる電流が小さい場合であっても、正確にデータを読出すことができる。
【０１４２】
ワード線ドライブ回路１０４は、ワード線ＷＬに対応して設けられるワード線ドライバＷＶを含む。図２０においては、ワード線ＷＬ０−ＷＬ３に対して設けられるワード線ドライバＷＶ０−ＷＶ３を代表的に示す。このワード線ドライバＷＶ０−ＷＶＢ３は、対応のワード線が非選択状態のときには、その出力信号をＨレベル（電源電圧レベル）に維持し、一方、選択状態のワード線をＬレベル（接地電圧レベル）に設定する。
【０１４３】
ビット線ドライブ回路１０８は、ビット線ＢＬに対して設けられるビット線ドライバＢＶと、ダミービット線ＤＢＬａおよびＤＢＬｂそれぞれに対応して設けられるダミービット線ドライバＤＢＶａおよびＤＢＶｂを含む。図２０においては、ビット線ＢＬ０およびＢＬ１に対して設けられるビット線ドライバＢＶ０およびＢＶ１を代表的に示す。
【０１４４】
これらのビット線ドライバＢＶ（ＢＶ０，ＢＶ１）およびダミービット線ドライバＤＢＶａ，ＤＢＶｂは、同一構成を有し、プルアップトランジスタＵＮＴおよびプルダウントランジスタＤＮＴを含む。
【０１４５】
ビット線ドライバＢＶ（ＢＶ０，ＢＶ１を総称的に示す）とダミービット線ドライバＤＢＶａおよびＤＢＶｂは、データ書込動作時以外は、出力ハイインピーダンス状態に設定される。データ読出時においては、列選択回路１１２を介して内部データバスから、選択列に対応して設けられるビット線ＢＬ（ＢＬ０，ＢＬ１を総称的に示す）とダミービット線ＤＢＬａおよびＤＢＬｂとに対して電流が供給される。選択メモリセルの記憶データに応じて、選択メモリセルを流れる電流量が異なる。ダミーセルＤＭＣａは、高抵抗状態に設定され、ダミーセルＤＭＣｂは、低抵抗状態に設定される。従って、選択ビット線を流れる電流量は、ダミービット線ＤＢＬａおよびＤＢＬｂの一方を流れる電流量に近い。選択ビット線を流れる電流量がいずれのダミービット線の電流量に近いかを検出して、内部データの読出を行なう。
【０１４６】
データ書込時においては、選択列に対応するビット線に対して設けられたビット線ドライバＢＶが活性化される。高抵抗状態の書込時においては、ビット線ドライバＢＶは、対応のビット線へ短い期間のパルスで、Ｈレベルの電圧を供給し、次いで、選択ビット線のプルアップ動作完了後プルダウントランジスタを導通状態とする。選択メモリセルにおいて、可変抵抗素子ＶＲの相変化素子において、結晶状態が加熱により溶融状態となった後、急速に冷却され、非晶質状態となる。一方、低抵抗状態に設定する場合には、ビット線ドライバＢＶは、まず対応のビット線を電源電圧レベルにプルアップした後、プルダウントランジスタを導通させ、徐々に、選択ビット線の流れる電流を低減し、その後、ビット線のプルアップ動作を完了して、プルダウンのみを実行する。この場合、可変抵抗素子（相変化素子）ＶＲにおいては、結晶状態が溶融状態になってから、緩やかに冷却されるため、結晶状態が多結晶状態となり、低抵抗状態が実現される。
【０１４７】
この書込時の動作制御は、図１９に示す書込回路１１４からの書込制御信号に基づいてライトドライバデコーダ１０６により実行される。
【０１４８】
図２１は、図１９に示す列選択回路１１２、ビット線デコーダ１１０および読出回路１１６の構成を示す図である。図２１において、ビット線デコーダ１１０は、ビット線アドレス信号ＡＤＹの特定のアドレスビットＡＤＹ０とモード指示信号ＭＯＤとを受けて２ビットのデコード信号Ｓ０およびＳ１を生成するデコーダ１３０と、アドレス信号ビットＡＤＹ０の残りのビットをプリデコードしてプリデコード信号ＰＤＹを生成するプリデコーダ１３２と、ビット線ＢＬそれぞれに対応して設けられ、プリデコード信号ＰＤＹの所定の組合せのプリデコード信号を受けるデコード回路ＤＫを含む。図２１においては、ビット線ＢＬ０およびＢＬ１に対応して設けられるデコード回路ＤＫ０およびＤＫ１を代表的に示す。
【０１４９】
モード指示信号ＭＯＤは、Ｈレベルのときに、１ビットのデータを２ビットのメモリセルで記憶する１ビット／２セルモードを指定し、Ｌレベルのときに１ビットのデータを１ビットのメモリセルで記憶する１ビット／１セルモードを指定する。
【０１５０】
特定のアドレスビットＡＤＹ０は、ビット線の偶数および奇数を指定する。デコーダ１３０は、１ビット／１セルモード時においては、デコード信号Ｓ０およびＳ１のいずれかを活性化し、１ビット／２セルモード時においては、これらのデコード信号Ｓ０およびＳ１を非活性状態に維持する。
【０１５１】
ビット線デコーダ１１０は、さらに、ビット線ＢＬそれぞれに対応して配置され、対応のデコード回路ＤＫの出力信号とデコーダ１３０からのデコード信号Ｓ０およびＳ１の一方を受けるゲート回路ＧＡと、ビット線ＢＬそれぞれに対応して配置され、対応のデコード回路ＤＫの出力信号とモード指示信号ＭＯＤを受けるゲート回路ＧＢを含む。
【０１５２】
図２１に示す構成において、ビット線ＢＬ０については、ゲート回路ＧＡ０およびＧＢ０が設けられ、ゲート回路ＧＡ０が、デコード信号Ｓ０とデコード回路ＤＫ０の出力信号を受ける。ゲート回路ＧＢ０が、モード指示信号ＭＯＤとデコード回路ＤＫ０の出力信号を受ける。
【０１５３】
ビット線ＢＬ１については、ゲート回路ＧＡ１およびＧＢ１が設けられる。このゲート回路ＧＡ１は、デコーダ１３０からのデコード信号Ｓ１と、デコード回路ＤＫ１の出力信号を受け、ゲート回路ＧＢ１がモード指示信号ＭＯＤとデコード回路ＤＫ１の出力信号を受ける。
【０１５４】
このビット線デコーダ１１０の構成においては、プリデコーダ１３２の出力するプリデコード信号ＰＤＹに従って、２列のビット線が選択される。ここで、図２１に示すように、デコード回路ＤＫ０およびＤＫ１は、異なる組合せのプリデコード信号ＰＤＹを受けているように示される。しかしながら、これらのデコード回路ＤＫ０およびＤＫ１は、同時に選択状態へ駆動される。すなわち、１ビット／１セルモードおよび１ビット／２セルモードいずれにおいても、これらのでコード回路ＤＫ０およびＤＫ１が同時に選択される。
【０１５５】
デコーダ１３０が、モード指示信号ＭＯＤがＬレベルのときにデコード動作を行ない、アドレス信号ビットＡＤＹ０に従ってデコード信号Ｓ０およびＳ１を生成する。したがって、１ビット／１セルモード時においては、プリデコード信号ＰＤＹにより指定された２列のビット線のうち、信号Ｓ０およびＳ１に従って１列のビット線が指定される。
【０１５６】
一方、デコード１３０は、モード指示信号ＭＯＤがＨレベルに設定され、１ビット／２セルモードが指定された場合には、デコード信号Ｓ０およびＳ１をともにＬレベルに固定する。この場合には、ゲート回路ＧＢ０およびＧＢ１は、対応のデコード回路ＤＫ０およびＤＫ１の出力信号に従って選択される。
【０１５７】
したがって、この１ビット／２セルモード時においては、２ビットのメモリセルデータが読出される。この１ビット／２セルモード時において同時に選択されるビット線の組は、隣接ビット線で構成されてもよく、また、離れた位置のビット線で構成されてもよい。１ビット／２セルモード時において、同時に選択されたビット線に接続されるメモリセルにおいては、相補データが格納される。
【０１５８】
列選択回路１１２は、ビット線ＢＬそれぞれに対応して設けられる読出選択ゲートＲＳＧを含む。図２１においては、ビット線ＢＬ０およびＢＬ１に対してそれぞれ設けられる読出選択ゲートＲＳＧ０およびＲＳＧ１を示す。これらの読出列選択ゲートＲＳＧ０およびＲＳＧ１は、それぞれ、対応のゲート回路ＧＡ（ＧＡ０，ＧＡ１）の出力信号に従って導通し、対応のビット線ＢＬ（ＢＬ０，ＢＬ１）を内部データ線１２０ａに結合する選択ゲートＴＧａと、対応のゲート回路ＧＢ（ＧＢ０，ＧＢ１）の出力信号に従って導通し、対をなすビット線（ＢＬ０，ＢＬ１）を内部データ線１２０ａおよび１２０ｂにそれぞれ結合する選択ゲートＴＧｂを含む。
【０１５９】
図２１においては、ゲート回路ＧＢ０およびＧＢ１の出力信号がともにＨレベルとなったとき、ビット線ＢＬ０およびＢＬ１が、それぞれ内部データ線１２０ａおよび１２０ｂに結合される構成が一例として示される。
【０１６０】
この列選択回路１１２は、さらに、読出タイミング信号ＳＲの活性化に従って、ダミービット線ＤＢＬａおよびＤＢＬｂをそれぞれ内部参照データ線１２０ｄａおよび１２０ｄｂにそれぞれ結合する選択ゲートＤＲＧａおよびＤＲＧｂを含む。この読出タイミング信号ＳＲは、データ読出時活性化される。この読出タイミング信号ＳＲは、デコード回路ＤＫ、およびゲート回路ＧＡまたはＧＢを含む回路と同一の構成を有する回路により生成され、プリデコーダ１３２およびデコーダ１３０の活性化にしたがって、ゲート回路ＧＡまたはＧＢから生成される列選択信号が活性化されるタイミングと同じタイミングで、読出タイミング信号ＳＲが活性化される。
【０１６１】
この読出タイミング信号ＳＲは、１ビット／２セルモード時においては、常時非活性状態に維持されてもよい。
【０１６２】
読出回路１１６は、内部データ線１２０ａおよび１２０ｂと内部参照データ線１２０ｄａおよび１２ｄｂにそれぞれ設けられる電流供給素子１３５ａ−１３５ｄを含む。これらの電流供給素子１３５ｅ−１３５ｄは、図２１に示す構成においては、ダイオード接続されるＮチャネルＭＯＳトランジスタで構成される。この電流供給素子１３５ａ−１３５ｄにより、データ読出時、選択列に対応するビット線およびダミービット線ＤＢＬａおよびＤＢＬｂに電流が供給される。
【０１６３】
この図２１に示す構成においては、電流供給素子１３５ａ−１３５ｄは、常時電流を供給するように示される。しかしながら、これらの電流供給素子１３５ａ−１３５ｄの電源ノードに対し、データ読出時活性化されるたとえばカレントミラー回路で構成される電流源の出力電流が供給されてもよい。
【０１６４】
また、これらの電流供給素子１３５ａないし１３５ｄが、データ読出指示信号の活性化時、所定電圧レベルの電圧を供給する電源ノードにスイッチングトランジスタを介して電気的に結合されてもよい。この電源ノードの電圧は、ビット線およびダミービット線を流れる電流により生じる内部データ線の電圧変化が、次段の差動増幅回路１４０および１４２において最も感度のよい領域で検出される電圧レベルであればよい。
【０１６５】
読出回路１１６は、さらに、モード指示信号ＭＯＤに従って内部参照データ線１２０ｄａと内部データ線１２０ａの一方を選択する選択回路１３７ａと、モード指示信号ＭＯＤに従って内部参照データ線１２０ｄｂと内部データ線１２０ｂの一方を選択する選択回路１３７ｂと、内部データ線１２０ａ上のデータと選択回路１３７ａにより選択されたデータ線上の信号とを差動的に増幅する差動増幅回路１４０と、選択回路１３７ｂにより選択されたデータ線上のデータと内部データ線１２０ａ上のデータとを差動的に増幅する差動増幅回路１４２と、これらの差動増幅回路１４０および１４２の出力信号をさらに増幅する増幅回路１４４と、増幅回路１４４の出力信号をラッチするラッチ１４６を含む。
【０１６６】
選択回路１３７ａおよび１３７ｂは、モード指示信号ＭＯＤが、１ビット／１セルモードを指定するときには、内部参照データ線１２０ｄａおよび１２０ｄｂをそれぞれ選択する。モード指示信号ＭＯＤが、１ビット／２セルモードを指定するときには、選択回路１３７ａおよび１３７ｂは、ともに、内部データ線１２０ｂを選択する。
【０１６７】
差動増幅回路１４０および１４２は、内部データ線１２０ａ上のデータ信号を、相補入力のうちの互いに異なる入力にそれぞれ受ける。図２１においては、差動増幅回路１４０が、負入力に内部データ線１２０ａの信号を受け、また、差動増幅回路１４２が、正入力に内部データ線１２０ａ上の信号を受ける。これらの差動増幅回路１４０および１４２は、与えられた信号の電圧差に応じた信号を出力するアナログ増幅回路として機能する。
【０１６８】
差動増幅回路１４４は、これらの差動増幅回路１４０および１４２によりアナログ的に差動増幅された信号を、さらにデジタル的に差動増幅して、２値信号を生成する。差動増幅回路１４０および１４２が、カレントミラー型アンプでたとえば構成され、差動増幅回路１４４が、交差結合されたラッチ型アンプで構成される。
【０１６９】
ラッチ１４６は、内部データの外部読出タイミングを調整するために設けられ、また、これらの差動増幅回路１４０、１４２および１４４の動作期間を短くし、消費電流を低減する。
【０１７０】
入出力回路１１８においては、ラッチ１４６によりラッチされたデータをバッファ処理して外部読出データＱを生成する出力バッファ１４８を含む。この出力バッファ１４８は、データ読出時、読出活性化信号（図示せず）に従って活性化されて、ラッチ１４６のラッチデータをバッファ処理して外部読出データＱを生成する。
【０１７１】
図２２は、図２１に示すデコーダ１３０の構成の一例を示す図である。図２２において、デコーダ１３０は、モード指示信号ＭＯＤとビット線アドレス信号ビットＡＤＹ０とを受けるゲート回路１３０ａと、モード指示信号ＭＯＤとビットＡＤＹ０とを受けるゲート回路１３０ｂを含む。
【０１７２】
ゲート回路１３０ａは、モード指示信号ＭＯＤおよびビット線アドレス信号ビットＡＤＹ０がともにＬレベルのときに、デコード信号Ｓ０をＨレベルに設定する。ゲート回路１３０ｂは、モード指示信号ＭＯＤがＬレベルであり、かつビット線アドレス信号ビットＡＤＹ０がＨレベルのときに、デコーダ信号Ｓ１をＨレベルに設定する。
【０１７３】
モード指示信号ＭＯＤがＨレベルにあり、１ビット／２セルモードが指定されるときには、これらのゲート回路１３０ａおよび１３０ｂが出力するデコード信号Ｓ０およびＳ１は、Ｌレベルに固定される。
【０１７４】
図２３は、図２１に示す読出タイミング信号ＳＲを発生する部分の構成の一例を示す図である。図２３において読出タイミング信号発生回路１５０は、電源電圧ＶＣＣとデコードイネーブル信号ＤＥＮとを受けるゲート回路１５０ａと、モード指示信号ＭＯＤとゲート回路１５０ａの出力信号を受け、図２１に示す選択ゲートＤＲＧａに対する読出タイミング信号ＳＲを生成するゲート回路１５０ｂと、ゲート回路１５０ａの出力信号とモード指示信号ＭＯＤを受けて図２１に示す選択ゲートＤＲＧｂに対する読出タイミング信号ＳＲを生成するゲート回路１５０ｃを含む。
【０１７５】
ゲート回路１５０ａは、図２１に示すデコード回路ＤＫと同様の構成を備え、デコードイネーブル信号ＤＥＮが活性化されるとＨレベルの信号を出力する。デコードイネーブル信号ＤＥＮは、図２１に示すプリデコーダ１３２の活性化タイミングを与えるプリデコード活性化信号の遅延信号に相当し、このプリデコード活性化信号にしたがってプリデコーダ１３２が活性化されて、プリデコード信号ＰＤＹが確定状態となるタイミングと実質的に同じタイミングで活性化される。ゲート回路１５０ａの信号伝搬遅延が、デコード回路ＤＫ（ＤＫ０，ＤＫ１）の信号伝搬遅延と同じ程度に設定される。
【０１７６】
ゲート回路１５０ｂおよび１５０ｃは、ともにモード指示信号ＭＯＤがＬレベルのときに、ゲート回路１５０ａの出力信号に従って読出タイミング信号ＳＲをＨレベルに駆動する。一方モード指示信号ＭＯＤがＨレベルに設定される場合には、これらのゲート回路１５０ｂおよび１５０ｃからの読出タイミング信号ＳＲはＬレベルに維持される。したがって、１ビット／１セルモード時においてのみ、読出タイミング信号ＳＲがゲート回路１５０ａの出力信号に従って活性化される。１ビット／２セルモード時においては、リードタイミング信号ＳＲはＬレベルに固定され、ダミービット線ＤＢＬａおよびＤＢＬｂと内部参照データ線１２０ｄａおよび１２０ｄｂは分離状態を維持する。
【０１７７】
これらのゲート回路１５０ａ、１５０ｂおよび１５０ｃの信号伝搬遅延は、列選択のためのデコード回路ＤＫおよびゲート回路ＧＡ，ＧＢと同じ信号伝搬遅延に設定することにより、１ビット／１セルモード時において、選択ビット線が内部データ線に接続されるタイミングとダミービット線が内部参照データ線に接続されるタイミングを同じに設定することができる。
【０１７８】
図２４は、１セル／１ビットモード時のメモリセルのデータ読出部の接続を概略的に示す図である。この図２４においては、ビット線ＢＬが選択され、このビット線ＢＬに接続されるメモリセルＭＣのデータを読出す場合のデータ読出部の接続を示す。
【０１７９】
１ビット／１セルモード時においては、図２１に示すモード指示信号ＭＯＤがＬレベルに固定される。図２４において、転送ゲートＴＧａが、ビット線アドレス信号に従って選択状態へ駆動され、そのゲートに電源電圧を受け、ビット線ＢＬを内部データ線１２０ａに接続する。ダミービット線ＤＢＬａおよびＤＢＬｂが、それぞれ内部参照データ線１２０ｄａおよび１２０ｄｂに接続される。
【０１８０】
これらの内部データ線１２０ａと内部参照データ線１２０ｄａおよび１２０ｄｂは、それぞれ電流源トランジスタ１３５ａ、１３５ｃおよび１３５ｅによりこの転送ゲートＴＧａ、ＤＲＧａおよびＤＲＧｂの導通前に所定電圧レベルにプリチャージされる。選択ビット線ＢＬと内部データ線１２０ａとの接続時に、電流源からの電流によりビット線に電流スパイクが発生して、誤読出が生じるのを防止する。すなわち、列選択時においては、ワード線が選択状態にあり、選択ビット線に供給される電流が選択メモリセルを介して放電される。これにより、選択ビット線にリンギングが発生しまた選択ビット線電位が過剰に上昇するのを防止する。
【０１８１】
メモリセルＭＣにおいては、可変抵抗素子（相変化素子）ＶＲは、記憶データに応じた抵抗値Ｒを有する。ダミーセルＤＭＣａにおいては、可変抵抗素子（相変化素子）ＶＲが抵抗値Ｒｍａｘを有し、ダミーセルＤＡＣｂにおいては、可変抵抗素子（相変化素子）ＶＲが抵抗値Ｒｍｉｎを有する。
【０１８２】
図２１に示すスイッチ選択回路１３７ａおよび１３７ｂは、それぞれ内部参照データ線１２０ｄａおよび１２０ｄｂを選択している。差動増幅回路１４０は、内部データ線１２０ａおよび内部参照データ線ｄａの信号を差動増幅し、差動増幅回路１４２は、内部データ線１２０ａ上の信号と、内部参照データ線１２０ｄｂ上の信号を差動増幅する。差動増幅回路１４０は正入力が、内部データ線１２０ａに結合され、差動増幅回路１４２は負入力が、内部データ線１２０ａに結合される。増幅回路１４４は、正入力に差動増幅回路１４０の出力信号を受け、負入力に差動増幅回路１４２の出力信号を受けて、差動的に増幅して内部読出信号ＱＦを生成する。
【０１８３】
この選択メモリセルＭＣの可変抵抗素子（相変化素子）ＶＲに抵抗値Ｒが、ダミーセルＤＭＣａの可変抵抗素子（相変化素子）ＶＲの抵抗値Ｒｍａｘとほぼ等しい場合には、内部データ線１２０ａと内部参照データ線１２０ｄａにおいては、同じ大きさの電流が流れ、これらの電圧レベルはほぼ同じとなり、差動増幅回路１４０の出力信号の振幅は小さい。一方、ダミーセルＤＭＣｂにおいては、メモリセルＭＣを流れる電流よりも大きな電流が流れ、内部データ線１２０ａと内部参照データ線１２０ｄｂの電圧差が大きくなり、差動増幅回路１４２の出力信号が大きく変化する。差動増幅回路１４０および１４２の出力信号において大きく変化する際に同一方向に変化させる。これらの差動増幅回路１４０および１４２の出力信号をさらに増幅回路１４４で差動的に増幅することにより、大きく変化した出力信号を生成する差動増幅回路に応じて、増幅回路１４４の出力信号の論理レベルが異なり、内部データの読出を行なうことができる。
【０１８４】
図２５は、この選択メモリセルＭＣの可変抵抗素子（相変化素子）ＶＲの抵抗値Ｒが、メモリセルＤＭＣａの可変抵抗素子（相変化素子）ＶＲの抵抗値Ｒｍａｘにほぼ等しい場合のデータ読出時の信号波形を示す図である。この図２５においては、ビット線ＢＬ、およびダミービット線ＤＢＬａおよびＤＢＬｂの電圧レベルの相対的は関係を示す。これらのビット線ＢＬおよびダミービット線ＤＢＬａおよびＤＢＬｂのプリチャージ電圧レベルと読出電流源の電圧レベルとの関係に従ってビット線ＢＬおよびダミービット線ＤＢＬａ、ＤＢＬｂの電圧変化波形が異なる。
【０１８５】
図２５においては、これらのビット線ＢＬおよびダミービット線ＤＢＬａおよびＤＢＬｂが読出電流源の供給電圧と同じ電圧レベルにプリチャージされる場合を説明を簡略化するために示す。また、増幅回路１４０、１４２および１４４が、それぞれ出力信号が、中間電圧レベルに初期化されている場合の信号波形を示す。
【０１８６】
これらのビット線ＢＬおよびダミービット線ＤＢＬａおよびＤＢＬｂが初期状態時、接地電圧レベルにプリチャージされ、また増幅回路１４０、１４２および１４４が、それぞれ初期状態において出力信号がＬレベルに設定されている場合についても、同様の信号波形が得られる。単に、初期状態の接地電圧レベルから、中間電圧レベルへのプリチャージ動作がさらに行なわれるだけである。
【０１８７】
以下の説明においては、初期状態においては、これらの信号が、読出電圧レベルにプリチャージされている場合について説明する。
【０１８８】
データ読出が始まると、図２４に示す電流源１３５ａ、１３５ｃおよび１３５ｅにより、ビット線に読出電流が供給される。この場合、ビット線ＢＬおよびＤＢＬａは、対応の選択メモリセルを介しての放電電流量は小さいため、それぞれの電圧レベルはプリチャージレベルを維持する。一方、メモリビット線ＤＢＬｂのメモリセルは抵抗値が小さく、大きな電流を放電するため、ダミービット線ＤＢＬａは、これらのビット線ＢＬおよびＤＢＬａよりもその電圧レベルが低下する。
【０１８９】
差動増幅回路１４０は、ビット線ＢＬおよびダミービット線ＤＢＬａの電位差が少ないため、その出力信号が、中間電圧レベルから少し変化するだけであり、その出力信号振幅は小さい。ここで、差動増幅回路１４０および１４２は、それぞれ、両入力が同じ電圧レベルとなると、中間電圧レベルの信号を出力する構成を想定する。この場合、ビット線ＢＬおよびダミービット線ＤＢＬａにおいて電位差が、選択メモリセルＭＣの実際の抵抗値Ｒと選択ダミーセルＤＭＣａの可変抵抗素子（相変化素子）ＶＲの抵抗値Ｒｍａｘの実際の値との関係に応じて、決定され、応じて、差動増幅回路１４０の出力信号電圧レベルが設定される。しかしながら、この差動増幅回路１４０の出力信号の中間電圧レベルからのずれは、小さい。
【０１９０】
一方、差動増幅回路１４２は、ビット線ＢＬとダミービット線ＤＢＬｂの電位差が大きいため、その出力信号は、中間電圧レベルから大きく変化する。図２５においては、中間電圧レベルから、差動増幅回路１４２は、その負入力にダミービット線からの信号を受けており、その出力信号が大きく上昇する。従って、差動増幅回路１４０の出力信号が、差動増幅回路１４２の出力信号よりも低い電圧レベルとなる。
【０１９１】
増幅回路１４４は、差動増幅回路１４０および１４２の出力信号をそれぞれ正および負入力に受けて、増幅するため、Ｌレベルの信号ＴＦが増幅回路１４４から出力される。
【０１９２】
図２６は、選択メモリセルＭＣの可変抵抗素子（相変化素子）ＶＲの抵抗値Ｒが、ダミーセルＤＭＣｂの可変抵抗素子（相変化素子）ＶＲの抵抗値Ｒｍｉｎに等しい場合の読出信号波形を示す図である。
【０１９３】
図２６においても、ビット線ＢＬとダミービット線ＤＢＬａおよびＤＢＬｂが読出電圧レベルにプリチャージされ、また増幅回路１４０、１４２および１４４の中間電圧レベルに、それぞれの出力信号がプリチャージされている場合の動作波形を示す。
【０１９４】
選択メモリセルＭＣの抵抗値Ｒが、ダミーセルＤＭＣｂの抵抗値Ｒｍｉｎにほぼ等しい場合、ビット線ＢＬおよびダミービット線ＤＢＬｂの電位は、ダミービット線ＤＢＬａの電圧レベルに較べて大きく低下する。したがって、差動増幅回路１４０は、ビット線ＢＬとダミービット線ＤＢＬａの電圧を差動増幅するため、その出力信号が、中間電圧レベルよりも大きく変化する。差動増幅回路１４０は、正入力にダミービット線ＤＢＬａからの信号を受けているため、その出力信号が大きく中間電圧レベルから上昇する。
【０１９５】
一方、差動増幅回路１４２は、ビット線ＢＬとダミービット線ＤＢＬｂの電圧差が少ないため、中間電圧レベルから小振幅の範囲で変化する信号を出力する。したがって、差動増幅回路１４０の出力信号は、差動増幅回路１４２の出力信号よりも十分高いため、差動増幅回路１４４は、正入力に差動増幅器１４０の出力信号を受けており、その出力信号（内部読出データ）ＱＦはＨレベルとなる。
【０１９６】
これにより、メモリセルＭＣが微細化され、メモリセルの抵抗値Ｒを流れる電流量が、抵抗値ＲｍａｘおよびＲｍｉｎの間で大きく変化しない場合においても、これらの増幅回路１４０、１４２および１４４を利用することにより、微小電流差を確実に拡大して、正確に、内部読出データＱＦを生成することができる。
【０１９７】
なお、図２５および図２６において、メモリセルＭＣの可変抵抗素子ＶＲが高抵抗状態のときに、Ｌレベルの内部読出データＱＦを生成し、この可変抵抗素子ＶＲが低抵抗状態のときにＨレベルの内部読出データＱＦを生成している。しかしながら、メモリセルＭＣは、高抵抗状態がＨレベルデータの記憶、低抵抗状態はＬレベルデータの記憶状態に、それぞれ、対応づけられてもよい。
【０１９８】
図２７は、１ビット／２セルモードのデータ読出時のデータ読出部の接続経路を概略的に示す図である。この１ビット／２セルモード時においては、図２１に示す構成において、モード指示信号ＭＯＤがＨレベルに設定され、応じて、デコード信号Ｓ０およびＳ１が、Ｌレベルに固定される。したがって、図２１に示すゲート回路ＧＢ（ＧＢ０，ＧＢ１）が、対応のデコード回路ＤＫ（ＤＫ０，ＤＫ１）の出力信号に従って対応の読出列選択ゲートに設けられた転送ゲートＲＳＧ（ＲＳＧ０，ＲＳＧ１）の導通／非導通を制御する。
【０１９９】
また、図２１に示すスイッチ選択回路１３７ａおよび１３７ｂが、このモード指示信号ＭＯＤに従って、内部データ線１２０ｂおよび１２０ａをそれぞれ内部参照データ線１２０ｄａおよび１２０ｄｂに代えて選択する。したがって、差動増幅回路１４０は、内部データ線１２０ａおよび１２０ｂに結合され、また差動増幅回路１４２においても、内部データ線１２０ａおよび１２０ｂが結合される。この差動増幅回路１４０および１４２に対する内部データ線１２０ａおよび１２０ｂの接続は、互いに相補的である。すなわち、図２７においては、内部データ線１２０ａが差動増幅回路１４０の負入力に結合され、また差動増幅回路１４２の正入力に結合される。内部データ線１２０ｂが、差動増幅回路１４０の正入力に結合され、また差動増幅回路１４２の負入力に結合される。
【０２００】
今、図２７に示すように、ビット線ＢＬ０およびＢＬ１が選択された状態を考える。この場合、読出選択ゲートＲＳＧ０およびＲＳＧ１に含まれる転送ゲートＴＧｂがともに導通し、ビット線ＢＬ０が内部データ線１２０ａに結合され、ビット線ＢＬ１が内部データ線１２０ｂに結合される。内部データ線１２０ａおよび１２０ｂには電流源１３５ａおよび１３５ｂが結合されており、それぞれ基準電流を供給する。ビット線ＢＬ０に接続されるメモリセルＭＣａおよびビット線ＢＬ１に接続するメモリセルＭＣｂには、それぞれ相補データが格納される。したがって、メモリセルＭＣａおよびＭＣｂにおいて一方が高抵抗状態、他方が低抵抗状態となる。
【０２０１】
図２８は、図２７に示すメモリセルＭＣａおよびＭＣｂの選択時のデータ読出時の動作を示す信号波形図である。以下、この図２８を参照して、メモリセルＭＣａおよびＭＣｂのデータ読出動作について説明する。なお、図２８においては、メモリセルＭＣａが低抵抗状態、メモリセルＭＣｂが高抵抗状態の場合の信号波形を一例として示す。
【０２０２】
メモリセルのデータ読出動作が始まり、内部データ線１２０ａおよび１２０ｂが電流源１３５ａおよび１３５ｂによりプリチャージされる。この内部データ線１２０ａおよび１２０ｂの電流源１３５ａおよび１３５ｂの所定電圧レベルのプリチャージにより、差動増幅回路１４０および１４２の入力が、同一電圧レベルとなる。
【０２０３】
次いで、ビット線読出信号に従って、この転送ゲートＴＧｂが導通し、ビット線ＢＬ０およびＢＬ１が、それぞれ、内部データ線１２０ａおよび１２０ｂに電気的に結合される。電流源１３５ａおよび１３５ｂからの電流が、メモリセルＭＣａおよびＭＣｂに流れる。今、メモリセルＭＣａが低抵抗状態、メモリセルＭＣｂが高抵抗状態であるため、メモリセルＭＣａに大きな電流が流れ、ビット線ＢＬ１がプリチャージ電圧レベル、一方、ビット線ＢＬ０はプリチャージ電圧レベルからその電圧レベルが低下し、ビット線ＢＬ０およびＢＬ１、すなわち内部データ線１２０ａおよび１２０ｂの間に電位差が生じる。
【０２０４】
差動増幅回路１４０および１４２は、互いに相補的にこれらの内部データ線１２０ａおよび１２０ｂ上の電圧を差動増幅している。したがって差動増幅回路１４０の出力信号が、初期状態からハイレベルに立上がり、一方、差動増幅回路１４２の出力信号は、初期状態からローレベルに低下する。増幅回路１４４が、これらの差動増幅回路１４０および１４２が出力信号を増幅しており、Ｈレベルの内部読出データＱＦを生成する。
【０２０５】
メモリセルＭＣａが高抵抗状態、メモリセルＭＣｂが低抵抗状態の場合には、ビット線ＢＬ０がプリチャージ電圧レベル、ビット線ＢＬ１がローレベルとなる。したがって、差動増幅回路１４０の出力信号がローレベル、差動増幅回路１４２の出力信号がハイレベルとなり、増幅回路１４４からの内部読出データＱＦがＬレベルとなる。
【０２０６】
メモリセルＭＣａおよびＭＣｂそれぞれの駆動電流量が小さい場合においても、この１ビット／２セルモードにおいては、これらのメモリセルＭＣａおよびＭＣｂに相補データが格納されているため、ビット線ＢＬ０およびＢＬ１には十分な大きさの電位差を生じさせることができる。したがって、差動増幅回路１４０および１４２により、その出力信号を十分に変化させることができ、最終段の増幅回路１４４により正確に内部読出データＱＦを生成することができる。
【０２０７】
モード指示信号ＭＯＤを、外部からのコマンドなどで設定することにより、メモリセルアレイの特定の領域を１ビット／２セルモードでデータを記憶し、残りの領域を１ビット／１セルモードでデータを記憶するように、アドレス領域を分けることができる。したがって、１つの不揮発性半導体記憶装置において、、信頼性を要求されるデータを１ビット／２セルモードで格納するとともに、大量に処理されるデータを１ビット／１セルモードで記憶することにより、汎用性の高い大記憶容量のメモリを実現することができる。
【０２０８】
また、このモード指示信号ＭＯＤを、特定のアドレス信号ビットを用いて生成することにより、特定のアドレス領域を１ビット／１セルモードのデータを記憶し、また別のアドレス領域を、１ビット／２セルモードでデータを記憶することができる。単にアドレス信号を与えるだけで、データの記憶モードを設定することができ、モード設定の制御が容易となる。
【０２０９】
［書込部の構成］
図２９は、図１９に示す書込回路１１４とこの書込に関連する列選択回路１１２およびビット線デコーダ１１０の部分の構成を示す図である。メモリセルアレイ１００においては、メモリセルＭＣおよびダミーセルＤＭＣａ，ＤＭＣｂが行列状に配列される。図２９においては、１列に配列されるメモリセルＭＣおよびダミーセルＤＭＣａ，ＤＭＣｂを代表的に示す。
【０２１０】
メモリセルＭＣおよびダミーセルＤＭＣａおよびＤＭＣｂに対しては、ワード線ＷＬおよびコレクタ線ＣＫが設けられる。メモリセル列に対応してビット線ＢＬが配設される。図２９において、２つのビット線ＢＬ０およびＢＬ１を代表的に示し、またダミーセルＤＭＣａおよびＤＭＣｂそれぞれに対して、ダミービット線ＤＢＬａおよびＤＢＬｂが設けられる。
【０２１１】
ビット線デコーダ１１０においては、各ビット線に対応して、プリデコード信号ＰＤＹを受けるデコード回路ＤＷＫ０およびＤＷＫ１が設けられる。これらの２つのビット線ＢＬ０およびＢＬ１に対してそれぞれ設けられるデコード回路ＤＷＫ０およびＤＷＫ１は、同時に選択状態となる。これはデータ読出部のビット線デコード回路の構成と同じである。１ビット／２セルモード時において２つのビット線を同時に選択して、相補データを書き込む。
【０２１２】
デコード回路ＤＷＫ（ＤＷＫ０，ＤＷＫ１）に対応して、セル動作モードに応じて同時に選択されるビット線の数を変更するため、ゲート回路ＧＣおよびＧＤが設けられる。デコード回路ＤＷＫ０に対しては、デコード回路ＤＷＫ０の出力信号とデコード信号Ｓ０を受けるゲート回路ＧＣ０と、モード指示信号ＭＯＤとデコード回路ＤＷＫ０の出力信号を受けるゲート回路ＧＤ０が設けられる。デコード回路ＤＷＫ１に対しては、デコード回路ＤＷＫ１の出力信号とデコード信号Ｓ１を受けるゲート回路ＧＣ１と、モード指示信号ＭＯＤとデコード回路ＤＷＫ１の出力信号を受けるゲート回路ＧＤ１が設けられる。
【０２１３】
モード指示信号ＭＯＤは、図２１に示す構成と同様、１ビット／１セルモードおよび１ビット／２セルモードを指定する。デコード信号Ｓ０およびＳ１は、図２１に示すデコーダ１３０から生成され、またプリデコード信号ＰＤＹは、図２１に示すプリデコーダ１３２から生成される。
【０２１４】
ビット線ＢＬ（ＢＬ０，ＢＬ１）それぞれに対応して書込列選択ゲートＷＳＧ（ＷＳＧ０，ＷＳＧ１）が設けられる。これらの書込列選択ゲートＷＳＧについては、偶数ビット線および奇数ビット線に対して設けられた書込列選択ゲートＷＳＧにおいては、１ビット／２セルモード時において接続経路が異なる。すなわち、偶数ビット線ＢＬ０に対して設けられる書込列選択ゲートＷＳＧ０は、ゲート回路ＧＣ０の出力信号に従って導通して、内部データ線１２０ｃをラッチ回路ＬＴ０に結合する転送ゲートＴＧｃと、ゲート回路ＧＤ０の出力信号に従って内部データ線１２０ｃをラッチ回路ＬＴ０に接続する転送ゲートＴＧｄとを含む。奇数ビット線ＢＬ１に対して配置される書込列選択ゲートＷＳＧ１は、ゲート回路ＧＣ１の出力信号に従って内部データ線１２０ｃをラッチ回路ＬＴ１に結合する転送ゲートＴＧｃと、ゲート回路ＧＤ１の出力信号に従って、ラッチ回路ＬＴ１をインバータＩＶを介してメモリデータ線１２０ｃに接続する転送ゲートＴＧａとを含む。
【０２１５】
ラッチ回路ＬＴ０およびＬＴ１は、ビット線ＢＬ０およびＢＬ１それぞれに対応して設けられ、データ書込動作モード時、対応の書込列選択ゲートを介して与えられるデータをラッチする。したがって、偶数番号のラッチＬＴ０に対しては、内部データ線１２０ｃのデータが格納され、奇数番号のラッチＬＴ１に対しては、インバータＩＶを介して内部データ線１２０ｃ上のデータの反転データが格納される。したがって１ビット／２セルモード時においては、これらのラッチ回路ＬＴ０およびＬＴ１においては、互いに相補なデータが格納される。
【０２１６】
ダミービット線ＤＢＬａおよびＤＢＬｂに対しては、それぞれダミーデータＤａｘおよびＤｍｉを格納するラッチ回路ＤＬＴｂおよびＤＬＴａが設けられる。ダミーデータＤａｘおよびＤｎｉは互いに相補なデータであり、たとえばデータＤａｘは高抵抗状態に対応するデータであり、データＤｎｉは低抵抗状態に対応するデータである。
【０２１７】
ラッチ回路ＬＴ（ＬＴ０，ＬＴ１）それぞれに対してはトライステート制御回路ＴＣＫ（ＴＣＫ０，ＴＣＫ１）が設けられ、またラッチ回路ＤＬＴａおよびＤＬＴｂそれぞれに対応してトライステート制御回路ＤＴＣＫａおよびＤＴＣＫｂが設けられる。
【０２１８】
これらのトライステート制御回路ＴＣＫ（ＴＣＫ０，ＴＣＫ１を総称的に示す）およびＤＴＣＫａ，ＤＴＣＫｂは、それぞれ対応のラッチ回路のラッチデータに従って、ライトドライバデコーダ１０６のビット線ドライバ制御動作を設定する。すなわち、トライステート制御回路ＴＣＫ（ＴＣＫ０，ＴＣＫ１を総称的に示す）は、対応のラッチ回路のラッチデータに応じて書込制御信号ＵＰ（ＵＰ０，ＵＰ１を総称的に示す）およびＤＷＮ（ＤＷＮ０，ＤＷＮ１を総称的に示す）を生成してライトドライバデコーダ１０６へ与える。
【０２１９】
トライステート制御回路ＤＴＣＫａが、ラッチ回路ＤＬＴａに格納されるデータＤａｘに従ってダミーデータ書込制御信号ＤＵＰａおよびＤＤＷＮａを生成してライトドライバデコーダへ与える。トライステート制御回路ＤＴＣＫａは、ラッチ回路ＤＬＴｂに格納されるデータＤｎｉに従って書込制御信号ＤＵＴｂおよびＤＤＷＮｂを生成してライトドライバデコーダ１０６へ与える。
【０２２０】
ライトドライバデコーダ１０６は、図示しないアドレス信号に従って選択ビット線に対応して設けられるビット線ドライバをイネーブルし、そのイネーブルされたビット線ドライバに対し、書込制御信号ＵＰ，ＤＷＮまたはＤＵＰ，ＤＤＷＮに従って動作制御信号を生成して、対応のビット線に書込み電流パルスを供給する。
【０２２１】
ここで、ビット線ＢＬ（ＢＬ０，ＢＬ１）に対しては、ビット線ドライバＢＶ（ＢＶ０，ＢＶ１）が設けられ、ダミービット線ＤＢＬａおよびＤＢＬｂに対しては、ダミービット線ドライバＤＢＶａおよびＤＢＶｂが設けられる。ビット線ドライバＢＶ（ＢＶ０，ＢＶ１）は、対応のビット線をプルアップするためのプルアップトランジスタＵＮＴと、対応のビット線をプルダウンするためのプルダウントランジスタＤＮＴを含む。ビット線ドライバＤＢＶａおよびＤＢＶｂも同様、プルアップトランジスタＵＮＴおよびプルダウントランジスタＤＮＴを含む。
【０２２２】
ライトドライバデコーダ１０６は、ビット線アドレス信号に従って、選択されたビット線に対応するビット線ドライバＢＶを選択し、対応のトライステート制御回路からの制御信号に従って、選択ビット線ドライバのプルアップトランジスタＵＮＴおよびプルダウントランジスタＤＮＴのオン／オフの制御を行なう。
【０２２３】
トライステート制御回路ＴＣＫ（ＴＣＫ０，ＴＣＫ１……を総称的に示す）およびＤＴＣＫａ，ＤＴＣＫｂは、対応のラッチ回路ＬＴ（ＬＴ１０，ＬＴ１を総称的に示す）およびＤＬＴａ，ＤＬＴｂのラッチデータに従って、対応の制御信号ＵＴおよびＤＷＬ，ＤＵＴ，ＤＷＮを生成する。
【０２２４】
このトライステート制御回路ＴＣＫの動作について簡単に説明する。まず、図３０に示すように、ラッチ回路ＬＴに高抵抗状態に対応するデータが格納されている場合、トライステート制御回路ＴＣＫは、制御信号ＵＰをＨレベルに設定し、制御信号ＤＷＮをＬレベルに設定する。ライトドライバデコーダ１０６においては、このＨレベルの制御信号ＵＰとＬレベルの制御信号ＤＷＮとに従って、まず対応のビット線ドライバＢＶのプルアップトランジスタＵＮＴを所定時間オン状態に設定する。次いで、このプルアップトランジスタＵＮＴをＯＦＦ状態に設定するとともに、プルダウントランジスタＤＮＴをオン状態に設定する。これにより、選択ビット線に対しては急激に電流が流れ、選択メモリセルにおいて相変化素子が急速に加熱および冷却され、非晶質状態となる。
【０２２５】
対応のラッチ回路ＬＴに、低抵抗状態に対応するデータが格納されている場合には、図３１で示すように、トライステート制御回路ＴＣＫは、制御信号ＵＰをＬレベルに、制御信号ＤＷＮをＨレベルに設定する。ライトドライバデコーダ１０６においては、制御信号ＵＰおよびＤＷＮのＬレベルおよびＨレベルに応答して、まず、対応のビット線ドライバＢＶのプルアップトランジスタＵＮＴをオン状態へ駆動する。選択メモリセルにおいて相変化素子を溶融状態に設定する。この状態で、続いて、ライトドライバデコーダ１０６は、プルダウントランジスタＤＮＴをオン状態に設定する。したがって、選択ビット線ドライバＢＶにおいては、プルアップトランジスタＵＮＴおよびプルダウントランジスタＤＮＴがともにオン状態となるため、選択ビット線へ供給される電流が低減される。これにより、選択メモリセルにおいて相変化素子が、徐々に冷却され、多結晶状態となる。
【０２２６】
この選択メモリセルが多結晶状態となると、プルアップトランジスタＵＮＴがオフ状態に設定され、この状態において、プルダウントランジスタＤＮＴをオン状態に維持する。これにより、選択ビット線に対する電流供給を停止し、選択メモリセルの相変化素子を高速で冷却状態へ駆動する。所定時間が経過すると、このプルダウントランジスタＤＮＴをオフ状態に設定する。
【０２２７】
すなわち、書込データが低抵抗状態に対応するデータの場合には、選択メモリセルの相変化素子へ電流を供給して、溶融状態に駆動し、続いて徐々に電流を低減して、その相変化素子を徐々に冷却し、溶融状態（非晶質状態）から多結晶状態へ駆動する。
【０２２８】
書込動作以外では、書込活性化信号ＷＥがＬレベルであり、図３２に示すように、トライステート制御回路ＴＣＫの出力する制御信号ＵＰおよびＤＷＮがともにＬレベルに設定される。この状態においては、ライトドライバデコーダ１０６は、対応のビット線ドライバＢＶのプルアップトランジスタＵＮＴおよびプルダウントランジスタＤＮＴ両者をオフ状態に設定し、ビット線をフローティング状態に維持する。
【０２２９】
データの書込時においては、ワード線を選択状態に駆動してから、ビット線に電流を供給する。ビット線に電流が供給されるときに、メモリセルにおいては、このワード線の信号に従って選択トランジスタがオン状態である。したがって、ビット線電流が供給されたときには、選択メモリセルにおいてメモリセルの選択トランジスタを介して電流がコレクタ線に流れる。ビット線においてオーバーシュートが生じるのを防止し、応じて必要以上に高い電圧がビット線に印加されるのを防止する。これにより、メモリセルに対し、高電圧または高電流が印加されるのを防止し、メモリセルが破壊されるのを防止する。したがって、このビット線への電流供給時においても、急激に電流を供給するのではなく、ビット線電流の立上がりは比較的緩やかにされる。このビット線電流の緩やかな立上りは、ライトドライバデコーダ１０６からプルアップトランジスタＵＮＴのゲートへ与えられる制御信号の立上がり特性を緩やかにすることにより容易に実現される。
【０２３０】
図３３は、図２９に示すラッチ回路および対応のトライステート制御回路の構成の一例を示す図である。図３３においてラッチ回路ＬＴは、書込列選択ゲートＷＳＧから与えられたデータを反転するインバータ１６０と、インバータ１６０の出力信号を反転してインバータ１６０の入力へ転送するインバータ１６１と、補の書込モード指示信号／ＷＲの非活性化時導通し、インバータ１６０の入力ノードを接地電圧レベルに設定するリセットトランジスタ１６２を含む。このリセットトランジスタ１６２は、ＮチャネルＭＯＳトランジスタで構成される。
【０２３１】
ラッチ回路ＬＴは、実質的にインバータラッチで構成され、書込列選択ゲートＷＳＧを介して与えられた信号を反転してラッチする。このラッチ回路ＬＴが非選択状態のときには、そのラッチデータは、リセットトランジスタ１６２により設定されたデータとなる。
【０２３２】
トライステート制御回路ＴＣＫは、ラッチ回路ＬＴのラッチデータを反転するインバータ１６３と、インバータ１６３の出力信号と書込活性化信号ＷＥとを受けて制御信号ＵＰを生成するＡＮＤゲート１６４と、ラッチ回路ＬＴの出力信号と書込活性化信号ＷＥとを受けて制御信号ＤＷＮを生成するＡＮＤゲート１６５とを含む。
【０２３３】
書込活性化信号ＷＥがＬレベルのときには、制御信号ＵＰおよびＤＷＮはともにＬレベルである。データの書込時、書込活性化信号ＷＥの活性化時において、制御信号ＵＰおよびＤＷＮが、ラッチ回路ＬＴのラッチデータに応じて、それぞれの電圧レベルが設定される。ラッチ回路ＬＴのインバータ１６０の出力信号がＬレベルのときには、制御信号ＵＰがＨレベル、制御信号ＤＷＮがＬレベルとなり、高抵抗状態が指定される。一方、ラッチ回路ＬＴのインバータ１６０の出力信号がＨレベルのときには、制御信号ＵＰがＬレベル、制御信号ＤＷＮがＨレベルとなり、低抵抗状態が指定される。
【０２３４】
書込活性化信号ＷＥが、図２１に示すように、各ビット線ＢＬおよびダミービット線ＤＢＬａおよびＤＢＬｂに対して設けられるトライステート制御回路へ共通に与えられる。したがって、これらの回路から並行して、制御信号ＵＰおよびＤＷＮが出力される。ライトドライバデコーダ１０６において、ビット線アドレス信号と制御信号ＵＰおよびＤＷＮに基いて、選択ビット線に対応するビット線ドライバが駆動される。
【０２３５】
図３４は、図２９に示すラッチ回路ＤＬＴａおよびＤＬＴｂとトライステート制御回路ＤＴＣＫａおよびＤＴＣＫｂの構成を示す図である。ダミービット線ＤＢＬａおよびＤＢＬｂに対して設けられるラッチ回路およびトライステート制御回路は同一構成を有するため、図３４においてはラッチ回路ＤＬＴおよびトライステート制御回路ＤＴＣＫを代表的に示す。ラッチ回路ＤＬＴおよびトライステート制御回路ＤＴＣＫは、その構成は、正規のビット線ＢＬに対して設けられるラッチ回路ＬＴおよびトライステート制御回路ＴＣＫと同じである。したがって、これらのラッチ回路ＤＬＴおよびトライステート制御回路ＤＴＣＫにおいては、ラッチ回路ＬＴおよびＴＣＫの対応する部分と同一参照番号を付し、その詳細説明は省略する。
【０２３６】
図３４に示すラッチ回路ＤＬＴにおいては、ダミーデータＤａｘおよびＤｍｉに応じて、インバータ１６０の入力が、電源電圧を供給するノードおよび接地電圧を供給するノードの一方に選択的にかつ固定的に接続される。また、リセット用のＭＯＳトランジスタ１６２のゲートは、接地電圧レベルに固定され、常時非導通状態を維持する。したがって、このラッチ回路ＤＬＴにおいては、常にダミーデータＤａｘまたはＤｍｉが維持される。
【０２３７】
ダミーデータＤａｘおよびＤｍｉは、マスク配線でその接続経路が設定される。これは、製造工程完了後、ダミーセルＤＭＣａおよびＤＭＣｂをそれぞれ高抵抗状態、低抵抗状態にプログラムする必要があるためである。これらのダミーセルＤＭＣａおよびＤＭＣｂを、それぞれ高抵抗状態および低抵抗状態にプログラムした後に、各種テストが実行される。ダミーセルＤＭＣａおよびＤＭＣｂに対するデータの書込は、以下に示す正規メモリセルＭＣに対するデータ書込と同様にして行われる。
【０２３８】
図３５は、ラッチ回路ＬＴおよびトライステート制御回路ＴＣＫの変更例を示す図である。この図３５に示す構成においては、内部書込データ線が、相補データ線１２０ｃａおよび１２０ｃｂで構成され、それぞれ相補書込データＤｉおよびＺＤｉを転送する。したがって、書込列選択ゲートＷＳＧもこれらの相補書込データ線１２０ｃａおよび１２０ｃｂそれぞれに対応して配置される転送ゲートを含む。
【０２３９】
ラッチ回路ＬＴは、これらの相補データ線１２０ｃａおよび１２０ｃｂそれぞれに対して設けられるラッチＬＴａおよびＬＴｂを含む。これらのラッチＬＴａおよびＬＴｂは、図３３に示すラッチ回路ＬＴと同様の構成を有する。書込モード指示信号ＷＲの反転信号／ＷＲの非活性化時のデータ書込以外のときには、これらのラッチＬＴａおよびＬＴｂは、そのラッチデータがＬレベルに固定される。
【０２４０】
トライステート制御回路ＴＣＫは、ラッチＬＴａのラッチデータを反転するインバータ１７０と、インバータ１７０の出力データと書込活性化信号ＷＥとを受けて制御信号ＵＰを生成するＡＮＤゲート１７１と、ラッチＬＴｂのラッチデータと書込活性化信号ＷＥとを受けて制御信号ＤＷＮを生成するＡＮＤゲート１７２を含む。
【０２４１】
この図３５に示す構成において、データ書込時、非選択状態のラッチＬＴａおよびＬＴｂは、データの書込が行なわれないと、初期状態を維持する。従って、非選択ビット線に対するラッチＬＴａおよびＬＴｂの出力データは、Ｈレベルとなる（ラッチＬＴａ、ＬＴｂは、それぞれ図３３に示すラッチ回路ＬＴと同一回路構成である）。
【０２４２】
非選択ビット線に対するトライステート制御回路ＴＣＫにおいては、インバータ１７０および１７２により、ラッチＬＴａおよびＬＴｂのラッチデータが反転される。したがって、書込活性化信号ＷＥがＨレベルとなっても、ＡＮＤゲート１７１および１７３の出力する制御信号ＵＰおよびＤＷＮはＬレベルを維持する。書込活性化信号ＷＥの非活性化時においては、この制御信号ＵＰおよびＤＷＮはＬレベルである。
【０２４３】
したがって、この図３５に示すように、相補書込データ線を利用する場合、選択ビット線に対してのみ制御信号ＵＰおよびＤＷＮの充放電を行なうだけでよく、データ書込時の消費電流を低減することができる。
【０２４４】
なお、ラッチＬＴａおよびＬＴｂが、その初期化時、出力データがＬレベルとなるように構成される場合には、トライステート制御回路ＴＣＫにおいてインバータ１７０および１７２は不要である。この構成のラッチＬＴａおよびＬＴｂにおいては、単に、図３３に示すリセットトランジスタ１６２が、ラッチＬＴａおよびＬＴｂの入力部に代えて出力部に配置されればよい。
【０２４５】
［ライトドライバデコーダの構成］
図３６は、図２９に示すライトドライバデコーダ１０６の構成の一例を示す図である。図３６においては、１つのビット線ＢＬに関連する部分の構成を代表的に示す。
【０２４６】
図３６において、ライトドライバデコーダ１０６は、書込活性化信号ＷＥの活性化に従って、メモリセルを高抵抗状態に設定するための高抵抗パルスを発生する高抵抗パルス発生回路１７７と、書込活性化信号ＷＥの活性化に応答して、メモリセルを低抵抗状態に置く低抵抗パルスを発生する低抵抗パルス発生回路１７９を含む。これらの高抵抗パルス発生回路１７７および低抵抗パルス発生回路１７９は、対応のメモリアレイのビット線ドライバに対して共通に設けられる。しかしながら、このメモリアレイを複数のブロックに分割し、各ブロック単位でこれらの高抵抗パルス発生回路１７７および低抵抗パルス発生回路１７９が設けられてもよい。ブロック単位で書込パルスの発生を制御することにより、信号線の充放電電流を低減でき、応じて消費電流を低減でき、また高速で書込パルスを変化させることができる。しかしながら、書込パルスは、その立上がり特性に対して、急峻さが要求されないため（選択ビット線ＢＬが急速に充放電されオーバーシュート／アンダーシュートが生じるのを防止するため）、特に、これらの高抵抗パルス発生回路１７７および低抵抗パルス発生回路１７９を対応のメモリアレイのビット線に共通に設けても特に問題は生じない。
【０２４７】
高抵抗パルス発生回路１７７は、プルアップトランジスタを制御するためのパルス信号ＰＨＵと、プルダウントランジスタを制御するためのパルス信号ＰＨＤを所定のシーケンスで発生する。低抵抗パルス発生回路１７９は、プルアップトランジスタを制御するためのパルス信号ＰＬＵと、プルダウントランジスタＤＮＴを制御するためのパルス信号ＰＬＤを生成する。
【０２４８】
ライトドライバデコーダ１０６は、さらに、対応のトライステート制御回路からの制御信号ＵＰに従って高抵抗パルス発生回路１７７の出力するパルス信号ＰＨＵおよびＰＨＤを選択するトランスファゲート１８０ａおよび１８０ｂと、対応のトライステート制御回路からの制御信号ＤＷＮに従って低抵抗パルス発生回路１７９の発生するパルス信号ＰＬＵおよびＰＬＤを選択するトランスファゲート１８２ａおよび１８２ｂを含む。これらのトランスファゲート１８０ａおよび１８０ｂは、指示信号ＵＰをゲートに受けるＮチャネルＭＯＳトランジスタで構成されるように示す。しかしながら、これらのトランスファゲート１８０ａおよび１８０ｂは、制御信号ＵＰをゲートに受けるＮチャネルＭＯＳトランジスタと制御信号ＤＷＮをゲートに受けるＰチャネルＭＯＳトランジスタでそれぞれ構成してもよい。すなわち、これらの転送ゲート１８０ａおよび１８０ｂは、ＣＭＯＳトランスミッションゲートで構成されてもよい。
【０２４９】
トランスファゲート１８２ａおよび１８２ｂについても同様、これらの転送ゲート１８２ａおよび１８２ｂはそれぞれ、制御信号ＤＷＮをゲートに受けるＮチャネルＭＯＳトランジスタと、制御信号ＵＰをゲートに受けるＰチャネルＭＯＳトランジスタで構成されてもよい。すなわち、これらの転送ゲート１８２ａおよび１８２ｂも、ＣＭＯＳトランスミッションゲートで構成されてもよい。
【０２５０】
ライトドライバデコーダ１０６はさらに、図示しないデコーダからの選択信号ＳＥＬと転送ゲート１８０ａおよび１８２ａにより選択された信号とを受けるＡＮＤゲート１８４ａと、選択信号ＳＥＬと転送ゲート１８０ｂおよび１８２ｂにより選択さた信号とを受けるＡＮＤゲート１８４ｂを含む。ＡＮＤゲート１８４ａの出力信号が、ビット線ドライバＢＶのプルアップトランジスタＵＮＴのゲートに与えられ、ＡＮＤゲート１８４ｂの出力信号が、ビット線ドライバＢＶのプルダウントランジスタＤＮＴのゲートへ与えられる。
【０２５１】
この転送ゲート１８０ａおよび１８２ａの転送するパルス信号を受けるノードには、プルダウン抵抗１８６ａが設けられ、また転送ゲート１８０ｂおよび１８２ｂの転送するパルス信号を受けるノードにはプルダウン抵抗１８６ｂが設けられる。制御信号ＵＰおよびＤＷＮがともにＬレベルのときに、このＡＮＤゲート１８４ａおよび１８４ｂのそれぞれのノードがフローティング状態になるのを防止する。
【０２５２】
この転送ゲート１８０ａ、１８０ｂ、１８２ａ、１８２ｂと、ＡＮＤゲート１８４ａおよび１８４ｂの組は、ビット線ドライバＢＶそれぞれに対応して設けられる。
【０２５３】
選択信号ＳＥＬは、ビット線アドレス信号をデコードして生成される。
この図３６に示すライトドライバデコーダ１０６の構成においては、選択信号ＳＥＬにより指定されたビット線ドライバＢＶに対し、制御信号ＵＰおよびＤＷＮにより決定されるパルスが与えられる。制御信号ＵＰがＨレベルのときには、高抵抗パルス発生回路１７７からのパルスＰＨＵおよびＰＨＤに従って、ビット線ドライバＢＶのプルアップトランジスタＵＮＴおよびプルダウントランジスタＤＮＴの導通の制御が行なわれる。一方、制御信号ＤＷＮがＨレベルのときには、低抵抗パルス発生回路１７９からのパルスＰＬＵおよびＰＬＤに従って、ビット線ドライバＢＶのプルアップトランジスタＵＮＴおよびプルダウントランジスタＤＮＴの導通の制御が行なわれる。
【０２５４】
非選択ビット線ドライバＢＶに対しては、選択信号ＳＥＬがＬレベルである。したがって、ＡＮＤゲート１８４ａおよび１８４ｂの出力信号がＬレベルであり、非選択ビット線ドライバＢＶは、出力ハイインピーダンス状態となる。非書込時においては、制御信号ＵＰおよびＤＷＮがともにＬレベルであるため、プルダウン抵抗１８６ａおよび１８６ｂにより、ＡＮＤゲート１８４ａおよび１８４ｂの出力信号はＬレベルに維持され、同様、ビット線ドライバＢＶは出力ハイインピーダンス状態に維持される。
【０２５５】
図３７は、図３６に示す高抵抗パルス発生回路１７７の構成の一例を概略的に示す図である。図３７において、高抵抗パルス発生回路１７７は、書込活性化信号ＷＥの立上がりに応答して所定の時間幅を有するワンショットのパルス信号を発生するワンショットパルス発生回路１７７ａと、このワンショットパルス発生回路１７７ａの出力パルスの立下がりに応答して所定の時間幅を有するワンショットのパルス信号を生成するワンショットパルス発生回路１７７ｂを含む。ワンショットパルス発生回路１７７ａおよび１７７ｂから、それぞれ、パルスＰＨＵおよびＰＨＤが出力される。
【０２５６】
図３８は、図３７に示す高抵抗パルス発生回路１７７の動作を示す信号波形図である。以下、図３８を参照して、図３７に示す高抵抗パルス発生回路１７７の動作について説明する。
【０２５７】
書込活性化信号ＷＥがＨレベルに立上がると、ワンショットパルス発生回路１７７ａがワンショットのパルス信号をパルスＰＨＵとして生成する。このパルスＰＨＵが所定時間経過後にＬレベルに立下がると、ワンショットパルス発生回路１７７ｂからのパルスＰＨＤが所定時間Ｈレベルとなる。
【０２５８】
したがって、図３７に示すようなワンショットパルス発生回路１７７ａおよび１７７ｂを用いることにより、ビット線ドライバＢＶにおいて、プルアップトランジスタＵＮＴを、そのゲート電圧を所定時間Ｈレベルに駆動してオン状態に維持し、このプルアップトランジスタＵＮＴがオフ状態へ移行すると、プルダウントランジスタＤＮＴをオン状態へ移行させることができる。これにより、選択メモリセルにおいて加熱溶融および急速冷却を行なって相変化素子を非晶質状態に設定することができる。
【０２５９】
図３９は、図３６に示す低抵抗パルス発生回路１７９の構成の一例を概略的に示す図である。図３９において、低抵抗パルス発生回路１７９は、書込活性化信号ＷＥの活性化時に応答して、所定の時間幅を有するワンショットのパルスＰＬＵを発生するワンショットパルス発生回路１７９ａと、ワンショットパルス発生回路１７９ａの出力パルスＰＬＵを所定時間遅延する遅延回路１７９ｂと、遅延回路１７９ｂの出力信号の立上がりに応答して所定の時間幅を有するワンショットのパルスＰＬＤを生成するワンショットパルス発生回路１７９ｃを含む。この遅延回路１７９ｂの有する遅延時間により、選択メモリセルの相変化素子が、確実に溶融状態に設定される。
【０２６０】
図４０は、この図３９に示す低抵抗パルス発生回路１７９の動作を示す信号波形図である。以下、簡単に図３９に示す低抵抗パルス発生回路１７９の動作について説明する。
【０２６１】
書込活性化信号ＷＥが活性状態となると、ワンショットパルス発生回路１７９ａの出力パルスＰＬＵが所定時間Ｈレベルに保持される。このパルスＰＬＵに従って、選択ビット線ドライバにおいてプルアップトランジスタＵＮＴが導通し、対応のビット線へ電流が供給され、選択メモリセルの相変化素子が溶融状態へ移行する。
【０２６２】
遅延回路１７９ｂの有する遅延時間が経過すると、ワンショットパルス発生回路１７９ｃが所定の時間幅を有するパルスＰＬＤを発生する。これらのパルスＰＬＵおよびＰＬＤがともにＨレベルにある期間、選択ビット線ドライバから対応のビット線への供給電流が低減され、選択メモリセルの相変化素子が徐々に冷却される。
【０２６３】
パルスＰＬＵがＬレベルとなり、ビット線電流への供給が停止した後、パルスＰＬＤのＨレベル期間により、選択ビット線を接地電圧レベルにまで駆動して選択メモリセルの相変化素子の冷却を行う。したがって、パルス信号ＰＬＤのみをＨレベルに維持することにより、ビット線電流がビット線ドライバにより放電され、メモリセルへの電流供給が停止され、パルスＰＬＵおよびＰＬＤがともにＨレベルにある除冷期間により多結晶状態に維持された相変化素子が、急速に冷却されて、その多結晶状態を維持する。
【０２６４】
この選択メモリセルが溶融状態に移行されるまでの期間、すなわち遅延回路の遅延時間１７９ｂは、レーザビームなどによりトリミング可能としておくことにより、メモリセルの相変化素子の特性に応じて、適当な時間にこの加熱時間およびを徐冷期間を設定することができる。
【０２６５】
［変更例］
図４１は、ライトドライバデコーダ１０６の変更例を示す図である。この図４１においては、ビット線ドライバＢＶそれぞれに対応して、制御パルスを発生する回路が設けられる。
【０２６６】
図４１において、ライトドライバデコーダ１０６は、対応のトライステート制御回路からの制御信号ＵＰおよびＤＷＮを受けるＯＲ回路２００と、ＯＲ回路２００の出力信号と選択信号ＳＥＬを受けるＡＮＤ回路２０１と、ＡＮＤ回路２０１の出力信号を反転しかつ所定時間遅延する反転遅延回路２０２と、反転遅延回路２０２の出力信号を所定時間遅延する遅延回路２０３と、対応のトライステート制御回路からの制御信号ＵＰの活性化時に遅延回路２０３を短絡する転送ゲート２０４と、ＡＮＤ回路２０１の出力信号と遅延回路２０３または転送ゲート２０４の出力信号を受けるＡＮＤ回路２０５を含む。このＡＮＤ回路２０５の出力信号が、対応のビット線ドライバＢＶのプルアップトランジスタＵＮＴのゲートへ与えられる。
【０２６７】
遅延回路２０２は、遅延時間Ｔ１を有し、遅延回路２０３は、遅延時間Ｔ３を有する。
ライトドライバデコーダ１０６は、さらに、反転遅延回路２０２の出力信号を反転するインバータ回路２０６と、反転遅延回路２０２の出力信号を所定時間遅延する遅延回路２０７と、遅延回路２０７の出力信号をさらに遅延する遅延回路２０８と、対応のトライステート制御回路からの制御信号ＵＰに従って遅延回路２０８を短絡する転送ゲート２０９と、インバータ回路２０６の出力信号と遅延回路２０８または転送ゲート２０９の出力信号を受けるＡＮＤ回路２１０を含む。ＡＮＤ回路２１０の出力信号は、対応のビット線ドライバＢＶのプルダウントランジスタＤＮＴのゲートへ与えられる。
【０２６８】
遅延回路２０７および２０８は、それぞれ、遅延時間Ｔ３およびＴ４を有する。
図４２は、制御信号ＵＰがＬレベルであり、制御信号ＤＷＮがＨレベルのときの図４１に示すライトドライバデコーダ１０６の動作を示す信号波形図である。以下、この図４２を参照して、図４１に示すライトドライバデコーダ１０６の動作について説明する。
【０２６９】
制御信号ＵＰがＬレベルのときには、転送ゲート２０４および２０９は、非導通状態である。選択信号ＳＥＬがＨレベルに立上がると、ＯＲ回路２００の出力信号はＨレベルであるため、ＡＮＤ回路２０１の出力信号が、Ｈレベルに立上がる。この選択信号ＳＥＬの立上がりに応答して、ＡＮＤ回路２０５の出力信号がＨレベルに立上がる。反転遅延回路２０２の有する遅延時間Ｔ１が経過すると、インバータ２０６の出力信号がＨレベルとなり、応じてＡＮＤ回路２１０からプルダウントランジスタＤＮＴのゲートへ与える信号がＨレベルに立上がる。
【０２７０】
反転遅延回路２０２の出力信号がＬレベルに立下がってから遅延回路２０３の有する遅延時間Ｔ２が経過すると、ＡＮＤ回路２０５の出力信号がＬレベルとなり、プルアップトランジスタＵＮＴが非導通状態となる。一方、ＡＮＤ回路２１０は、その出力信号がＨレベルに立上がってから遅延回路２０７および２０８の有する遅延時間Ｔ３およびＴ４が経過した後に、その出力信号をＬレベルに立下げる。
【０２７１】
したがって、反転遅延回路２０２の有する遅延時間Ｔ１の期間により、選択メモリセルにおいて相変化素子が溶融状態へ駆動され、そのうち、プルアップトランジスタＵＮＴおよびプルダウントランジスタＤＮＴをともにオン状態に設定して選択メモリセルへの供給電流を低減して、相変化素子を除冷する。その後、プルダウントランジスタＤＮＴをオン状態に維持して、ビット線を接地電圧レベルにまで駆動して、相変化素子を冷却する。
【０２７２】
この一連の処理により、選択メモリセルの相変化素子を、多結晶状態の低抵抗状態に設定することができる。
【０２７３】
図４３は、制御信号ＵＴがＨレベルであり、制御信号ＤＷＮがＬレベルのときの、図４１に示すライトドライバデコーダ１０６の動作を示す信号波形図である。以下、図４３を参照して、高抵抗状態データの書込動作について説明する。
【０２７４】
制御信号ＵＰがＨレベルであるため、図４１に示す転送ゲート２０４および２０９が導通し、遅延回路２０３および２０８がそれぞれ短絡される。したがって、選択信号ＳＥＬがＨレベルとなり、応じて、ＡＮＤ回路２０５の出力信号がＨレベルに立上がってから反転遅延回路２０２の有する遅延時間Ｔ１が経過すると、ＡＮＤ回路２０５の出力信号がＬレベルに駆動される。反転遅延回路２０２の出力信号の立下がりに応答して、ＡＮＤ回路２１０の出力信号がＨレベルとなり、プルダウントランジスタＤＮＴが導通する。
【０２７５】
この状態において、遅延回路２０７の有する遅延時間Ｔ３が経過すると、ＡＮＤ回路２１０の出力信号がＬレベルとなり、プルダウントランジスタＤＮＴがオフ状態となる。したがって、この場合には、プルアップトランジスタＵＮＴの電流供給により、選択メモリセルの相変化素子が溶融状態となると、電流供給を停止して、プルダウントランジスタＤＮＴによりビット線電流を引抜く。溶融状態の相変化素子が急冷されて、選択メモリセルの相変化素子が非晶質状態となる。
【０２７６】
この図４１に示すライトドライバデコーダ１０６の構成を利用する場合、ビット線ドライバＢＶそれぞれに対応して、ビット線ドライバ制御回路を配置することができる。また、ライトドライバデコーダ１０６内において制御パルスを全ビット線に共通に生成する必要がなく、消費電流を低減することができる。
【０２７７】
選択信号ＳＥＬは、図２９に示すビット線デコーダから生成される。そのため、１ビット／１セルモード時において、選択信号ＳＥＬは１つのビット線を指定し、１ビット／２セルモード時においては、選択信号ＳＥＬが２つのビット線を指定する。したがって、１ビット／１セルモード時において、ビット線単位でデータの書込が行なわれ、１ビット／２セルモード時においては、ビット線対単位でデータの書込が行なわれる。
【０２７８】
なお、この制御信号ＵＰおよびＤＷＮの状態を固定し、すなわち書込活性化信号ＷＥを活性状態に維持した状態で、選択信号ＳＥＬを順次更新することにより、図２９に示すラッチ回路ＬＴに書込データをラッチした状態で、順次、選択行上のメモリセルへデータを書込むことができる。
【０２７９】
また、消費電流および発熱の観点から余裕がある場合には、この選択信号ＳＥＬは、活性化信号ＷＥで置換することにより、１行のメモリセルに対し同時にデータを書込むことができる。
【０２８０】
なお、図３６から図３９に示すライトドライバデコーダの構成においても、書込活性化信号ＷＥに代えて、列選択信号変化検出信号（データ書込時のアドレス変化検出信号）を利用することにより、各データ書込時において、高抵抗パルスＰＨＵおよびＰＨＤと低抵抗パルスＰＬＵおよびＰＬＤを生成して、順次選択行上のメモリセルを選択して、データを書込むことができる。
【０２８１】
なお、ダミーセルＤＭＣａおよびＤＭＣｂにおいても、この図４１に示す構成と同様の構成が設けられる。選択信号ＳＥＬとして、ダミービット線ＤＢＬａおよびＤＢＬｂを選択するように、ダミーセルＤＭＣａおよびＤＭＣｂのプログラム時に設定する。通常動作モード時においては、既に、これらのダミーセルＤＭＣａおよびＤＭＣｂは、データを不揮発的に記憶しているため、これらのダミービット線ＤＢＬａおよびＤＢＬｂに対し、選択信号ＳＥＬが非選択状態に維持されていても特に問題は生じない。
【０２８２】
なお、図２９に示す構成においては、内部データ線１２０ｃは、データ読出を行なうデータ線と別に設けられている。しかしながら、データ読出のために内部データ線１２０ａおよび１２０ｂが設けられている。従って、データ書込時に、これらの内部データ線１２０ａおよび１２０ｂに相補データを転送する構成が用いられれば、データ書込とデータ読出のための列選択回路およびビット線デコーダを共有化することができる。ただし、データ書込時においては、内部データ線に設けられる電流源３５ａ−３５ｂはすべて非活性状態に維持することが要求される。
【０２８３】
なお、ビット線ドライバＢＶにおいて、プルアップトランジスタＵＮＴおよびプルダウントランジスタＤＮＴが、それぞれ複数の並列に設けられた単位トランジスタで構成されてもよい。これらの複数の単位トランジスタを、順次オン状態へ駆動する。オフ状態へ移行する場合には、同時または異なるタイミングでオフ状態へ駆動されてもよい。各単位トランジスタのゲートへ、遅延回路を通してゲート制御信号を与える。これにより、ビット線電流を徐々に増加させ、また徐々に低減することができる。
【０２８４】
以上のように、この発明の実施の形態３に従えば、データの記憶を１ビット／１セルモードおよび１ビット／２セルモードいずれでも行なえるように構成しており、メモリセルサイズが微細化される場合においても、正確にデータを記憶することができる。特に、信頼性の要求される構造データなどについては、１ビット／２セルモードで記憶し、大量のデータを記憶し、信頼性がそれほど要求されないデータは、１ビット／１セルモードで記憶することにより、小占有面積で汎用性の高いメモリを実現することができる。
【０２８５】
なお、実施の形態１から３は、個々に用いられてもよく、また、組合せて用いられてもよい。
【０２８６】
以上のように、この発明に従えば、微細化されたメモリセルを用いて安定にデータを記憶し、かつ高速でデータアクセスを行なうことができる。
【０２８７】
本発明に従う不揮発性半導体記憶装置の構成の代表的な技術的効果を列挙すれば、以下のとおりとなる。
【０２８８】
メモリセルがその結晶状態に従ってデータを記憶する相変化メモリセルで構成される場合、このメモリセルから加熱素子による熱が伝搬するのを抑制する熱阻止層を設けることにより、データ書込時の発熱が、他のメモリセルへ悪影響を及ぼすのを防止することができる。また、熱阻止層により、加熱素子から発生された熱を、相変化素子へ効率的に供給することができ、相変化素子全体を相変化させることができ、メモリセル微細化時においても正確にデータを記憶することができ、また正確にデータの書込／読出を行なうことができる。また、この熱阻止層を不要な材料の拡散を防止する膜または格子不整合を抑制する緩衝膜として利用することができ、メモリセルの動作特性を安定化することができる。
【０２８９】
また、相変化メモリにおいて、メモリセルそれぞれにおいて加熱阻止膜と選択トランジスタとの間または相変化素子とビット線との間に熱の伝播を阻止する膜を配置することにより、効率的に相変化素子において熱を利用することができ、相変化素子全体において相変化を生じさせることができ、微細サイズのメモリセルを用いても正確にデータの書込／読出を行うことができる不揮発性メモリを実現することができる。
【０２９０】
また、相変化素子は、ビット線に対して自己整合的に形成することにより、ビット線と垂直な方向の相変化素子のマージンを不要とでき、メモリセルサイズを低減することができる。
【０２９１】
また、この相変化メモリ素子の相変化素子層をビット線の行方向の幅と実質的に同じ幅に形成することにより、メモリセルの相変化素子のマージンを最小に設定することができ、メモリセルサイズを低減することができる。
【産業上の利用可能性】
【０２９２】
この発明は、メモリセルが、相変化素子を含む不揮発性半導体記憶装置に適用することにより、正確にデータの書込および読出を行なうことのできるメモリサイズが低減された不揮発性半導体記憶装置を実現することができる。
【図面の簡単な説明】
【０２９３】
【図１】この発明の実施の形態１に従う半導体記憶装置のメモリアレイのレイアウトを概略的に示す図である。
【図２】図１に示す線Ｌ２−Ｌ２に沿った断面構造を概略的に示す図である。
【図３】図１に示す線Ｌ３−Ｌ３に沿った断面構造を概略的に示す図である。
【図４】図１に示すワード線杭打ち配線の電気的等価回路を示す図である。
【図５】図２および図３に示す構造のトランジスタの電気的等価回路を示す図である。
【図６】この発明の実施の形態１に従う不揮発性半導体記憶装置のメモリアレイ部のレイアウトをより具体的に示す図である。
【図７】図６に示すレイアウトの基板杭打ち配線の配置を概略的に示す図である。
【図８】この発明の実施の形態２に従うメモリセルアレイのレイアウトを概略的に示す図である。
【図９】図８に示す線Ｌ９−Ｌ９に沿った断面構造を概略的に示す図である。
【図１０】（Ａ）は、この発明の実施の形態２における不揮発性半導体記憶装置の製造工程の平面レイアウトを示す図であり、（Ｂ）は、図１０（Ａ）の線Ｌ１０−Ｌ１０に沿った断面構造を概略的に示す図である。
【図１１】（Ａ）は、この発明の実施の形態２に従う不揮発性半導体記憶装置の製造工程の平面レイアウトを示し、（Ｂ）は、図１１（Ａ）に示す線Ｌ１１−Ｌ１１に沿った断面構造を概略的に示す図である。
【図１２】（Ａ）は、この発明の実施の形態２に従う不揮発性半導体記憶装置の製造工程の平面レイアウトを示し、（Ｂ）は、図１２（Ａ）の線Ｌ１２−Ｌ１２に沿った断面構造を概略的に示す図である。
【図１３】（Ａ）は、この発明の実施の形態２における不揮発性半導体記憶装置の製造工程の平面レイアウトを示し、（Ｂ）は、図１３（Ａ）の線Ｌ１３−Ｌ１３に沿った断面構造を概略的に示す図である。
【図１４】（Ａ）は、この発明の実施の形態２に従う不揮発性半導体記憶装置の製造工程の平面レイアウトを示し、（Ｂ）は、図１４（Ａ）の線Ｌ１４−Ｌ１４に沿った断面構造を概略的に示す図である。
【図１５】（Ａ）は、この発明の実施の形態２に従う不揮発性半導体記憶装置の製造工程の平面レイアウトを示し、（Ｂ）は、図１５（Ａ）に示す線Ｌ１５−Ｌ１５に沿った断面構造を概略的に示す図である。
【図１６】（Ａ）は、この発明の実施の形態２に従う不揮発性半導体記憶装置の製造工程の平面レイアウトを示し、（Ｂ）は、図１６（Ａ）に示す線Ｌ１６Ｂ−Ｌ１６Ｂに沿った断面構造を示し、（Ｃ）は、図１６（Ａ）に示す線Ｌ１６Ｃ−Ｌ１６Ｃに沿った断面構造を概略的に示す図である。
【図１７】（Ａ）は、この発明の実施の形態２に従う不揮発性半導体記憶装置の製造工程の平面レイアウトを示し、（Ｂ）は、図１７（Ａ）に示す線Ｌ１７Ｂ−Ｌ１７Ｂに沿った断面構造を概略的に示し、（Ｃ）は、図１７（Ａ）の線Ｌ１７Ｃ−Ｌ１７Ｃに沿った断面構造を概略的に示す図である。
【図１８】（Ａ）は、この発明の実施の形態２に従う不揮発性半導体記憶装置の製造工程の平面レイアウトを示し、（Ｂ）は、図１８（Ａ）に示す線Ｌ１８Ｂ−Ｌ１８Ｂに沿った断面構造を示し、（Ｃ）は、図１８（Ａ）に示す線Ｌ１８Ｃ−Ｌ１８Ｃに沿った断面構造を概略的に示す図である。
【図１９】この発明の実施の形態３に従う不揮発性半導体記憶装置の全体の構成を概略的に示す図である。
【図２０】図１９に示すメモリセルアレイ部の構成を具体的に示す図である。
【図２１】図１９に示す列選択回路およびビット線デコーダおよび読出回路の構成を具体的に示す図である。
【図２２】図２１に示すデコーダの構成の一例を示す図である。
【図２３】図２１に示すダミービット線選択信号を発生する部分の構成の一例を示す図である。
【図２４】１ビット／１セルモード時のデータ読出部の接続を概略的に示す図である。
【図２５】高抵抗状態のメモリセルデータ読出時の動作を示す信号波形図である。
【図２６】低抵抗状態のメモリセルデータの読出時の動作を示す信号波形図である。
【図２７】１ビット／２セルモード時のデータ読出部の接続を概略的に示す図である。
【図２８】図２７に示す構成のデータ読出動作を示す信号波形図である。
【図２９】図１９に示す書込回路および書込列選択回路の構成を概略的に示す図である。
【図３０】図２９に示す構成の高抵抗状態データ書込時の動作を示す信号波形図である。
【図３１】図２９に示す構成の低抵抗状態データを格納するときの動作を示す信号波形図である。
【図３２】図２９に示す構成の書込モード時の状態を示す信号波形図である。
【図３３】図２９に示すトライステート制御回路およびラッチ回路の構成の一例を示す図である。
【図３４】図２９に示すダミービット線に対するラッチ回路およびトライステート制御回路の構成の一例を示す図である。
【図３５】ラッチ回路およびトライステート制御回路の変更例を示す図である。
【図３６】図２９に示すライトドライバデコーダの構成の一例を示す図である。
【図３７】図３６に示す高抵抗パルス発生回路の構成の一例を示す図である。
【図３８】図３７に示す高抵抗パルス発生回路の動作を示す信号波形図である。
【図３９】図３６に示す低抵抗パルス発生回路の構成の一例を示す図である。
【図４０】図３９に示す低抵抗パルス発生回路の動作を示す信号波形図である。
【図４１】図２９に示すライトドライバデコーダの変更例を示す図である。
【図４２】図４１に示すライトドライバデコーダの動作を示す信号波形図である。
【図４３】図４１に示すライトドライバデコーダの動作を示す信号波形図である。
【図４４】従来の不揮発性半導体記憶装置のメモリアレイのレイアウトを概略的に示す図である。
【図４５】図４４に示す線Ｌ４５−Ｌ４５に沿った断面構造を概略的に示す図である。
【図４６】図４４に示すメモリセルの電気的等価回路を示す図である。
【図４７】図４６に示すメモリセルアレイの寄生抵抗を示す図である。
【符号の説明】
【０２９４】
ＩＷ０−ＩＷＬ２  不純物層、１ａ，１ｂ  ワード線杭打ち線、ＭＣ  メモリセル、ＢＬ０−ＢＬ２，ＢＬ  ビット線、ＣＧ  カルコゲナイド膜、ＨＴ  ヒータ、ＩＭＰ  不純物領域、ＩＭＮ０−ＩＭＮ２  不純物層、２  半導体基板領域、３  高濃度半導体層、４  基板領域、１１ａ−１１ｅ  ワード線杭打ち線、１２  基板杭打ち線、１４ａ−１４ｆ  ビット線、１５ａ，１５ｂ  ダミービット線、２０  上層配線、２１ａ，２１ｂ，２３  コンタクト、１９ａ−１９ｅ  不純物層、１２ａ−１２ｊ，１３，１３ａ−１３ｋ  基板杭打ち線、ＭＮＢ  メモリセルブロック、３０ａ−３０ｃ  不純物層、３３  相変化素子部、３４  加熱素子部、３５  熱伝播ブロック膜、３６  カルコゲナイド膜、３７  ヒータ、３８  熱伝播ブロック膜、４４  不純物領域、４２  不純物層、６０ａ−６０ｃ  カルコゲナイド／熱伝播ブロック層、６７  熱伝播ブロック層、６８  カルコゲナイド層、７０  絶縁膜、７２ａ−７２ｃ  ビット線導電層、１００  メモリセルアレイ、１０２  ワード線デコーダ、１０４  ワード線ドライブ回路、１０６  ライトドライバデコーダ、１０８  ビット線ドライブ回路、１１０  ビット線デコーダ、１１２  列選択回路、１１４  書込回路、１１６  読出回路、１２０  内部データ線、ＤＢＬａ，ＤＢＬｂ  ダミービット線、ＢＶ０，ＢＶ１  ビット線ドライバ、ＤＢＶａ，ＤＢＶｂ  ダミービット線ドライバ、ＴＲ  選択トランジスタ、ＶＲ  可変抵抗素子（相変化素子）、ＷＶ０−ＷＶ３  ワード線ドライバ、ＵＮＴ  プルアップトランジスタ、ＤＮＴ  プルダウントランジスタ、ＤＭＣａ，ＤＭＣｂ  ダミーセル、ＲＳＧ０，ＲＳＧ１  読出列選択ゲート、ＤＲＧａ，ＤＲＧｂ  ダミービット線読出ゲート、１３０  デコーダ、１３２  プリデコーダ、１３５ａ−１３５ｄ  電流源トランジスタ、１３７ａ，１３７ｂ  選択回路、１４０，１４２，１４４  差動増幅回路、ＬＴ０，ＬＴ１，ＤＬＴａ，ＤＬＴｂ  ラッチ回路、ＴＣＫ０，ＴＣＫ１，ＤＴＣＫａ，ＤＴＣＫｂ  トライステート制御回路、ＬＴ，ＤＬＴ  ラッチ回路、ＴＣＫ，ＤＴＣＫ  トライステート制御回路、１７７  高抵抗パルス発生回路、１７９  低抵抗パルス発生回路、１８０ａ，１８０ｂ，１８２ａ，１８２ｂ  転送ゲート、１８４ａ，１８４ｂ  ＡＮＤゲート、２００  ＯＲ回路、２０１  ＡＮＤ回路、２０２  反転遅延回路、２０３，２０７，２０８  遅延回路、２０４，２０９  転送ゲート、２０５，２１０  ＡＮＤ回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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