(57)【要約】【課題】入力信号と出力信号のサンプリング周波数が異なるデジタル信号の処理に必要な装置構成の増大を抑制できるデジタル信号処理装置を提供する。【解決手段】第１サンプリング周波数ｆ１でサンプリングされた入力信号ＳＡに対する第１のデジタル信号処理、及び第１のデジタル信号処理結果に対する第２のデジタル信号処理を行う演算回路１１と、演算回路１１を制御して第１及び第２のデジタル信号処理を実行させるタイミング制御回路１２と、第２のデジタル信号処理されたデータ量、及び入力信号ＳＡで送信されるデータ量の少なくともいずれかをリアルタイムで監視し、監視するデータ量が所定値に達した場合にタイミング制御回路１２を制御する制御回路１３とを備える。【選択図】図１
2008067294.tif 000002
【特許請求の範囲】
【請求項１】
第１サンプリング周波数でサンプリングされた入力信号に対する第１のデジタル信号処理、及び前記第１のデジタル信号処理結果に対する第２のデジタル信号処理を行う演算回路と、
前記演算回路を制御して前記第１及び第２のデジタル信号処理を実行させるタイミング制御回路と、
前記第２のデジタル信号処理されたデータ量、及び前記入力信号で送信されるデータ量の少なくともいずれかをリアルタイムで監視し、監視する前記データ量が所定値に達した場合に前記タイミング制御回路を制御する制御回路
とを備えることを特徴とするデジタル信号処理装置。
【請求項２】
前記タイミング制御回路が、
前記入力信号に対する前記第１のデジタル信号処理を指示する制御信号を前記演算回路に送信する第１タイミング制御回路と、
前記第１のデジタル信号処理結果に対する前記第２のデジタル信号処理を指示する制御信号を前記演算回路に送信する第２タイミング制御回路
とを備えることを特徴とする請求項１に記載のデジタル信号処理装置。
【請求項３】
前記制御回路が、
前記第１サンプリング周波数が、出力信号を生成する第２サンプリング周波数より大きい場合は、前記第２のデジタル信号処理されたデータ量が処理単位あたりの前記第２のデジタル信号処理されるデータ量に達した時刻に新たに前記第１のデジタル信号処理を開始するように前記タイミング制御回路を制御し、
前記第１サンプリング周波数が前記第２サンプリング周波数より小さい場合は、新たに前記第１のデジタル信号処理を開始する時刻が、該時刻から実行中の前記第２のデジタル信号処理が完了する時刻までに前記第１のデジタル信号処理されるデータ量が、処理単位あたりの前記第１及び第２のデジタル信号処理されるデータ量の差以上であるように前記タイミング制御回路を制御する
ことを特徴とする請求項１又は２に記載のデジタル信号処理装置。
【請求項４】
前記制御回路が、
前記第１サンプリング周波数が、出力信号を生成する第２サンプリング周波数より小さい場合は、前記入力信号で送信されるデータ量が処理単位あたりの前記第１のデジタル信号処理されるデータ量に達した時刻に、新たに前記第１のデジタル信号処理を開始するように前記タイミング制御回路を制御し、
前記第１サンプリング周波数が前記第２サンプリング周波数より大きい場合は、新たに前記第１のデジタル信号処理を開始する時刻が、該時刻から送信中の１送信単位のデータ送信が完了する時刻までに前記入力信号で送信されるデータ量が、前記入力信号の１送信単位のデータ量と処理単位あたりの前記第１のデジタル信号処理されるデータ量との差以上であるように前記タイミング制御回路を制御する
ことを特徴とする請求項１又は２に記載のデジタル信号処理装置。
【請求項５】
前記制御回路が、前記第１サンプリング周波数及び出力信号を生成する第２サンプリング周波数の大小関係に応じて、前記処理単位を複数に分割した制御処理単位毎に前記タイミング制御回路を制御することを特徴とする請求項１又は２に記載のデジタル信号処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタル信号処理装置に係り、特に入力信号のサンプリング周波数と出力信号のサンプリング周波数とが異なるデジタル信号処理を行うデジタル信号処理装置に関する。
【背景技術】
【０００２】
入力信号のサンプリング周波数と出力信号のサンプリング周波数が異なる場合、サンプリングレートコンバート（ＳＲＣ）処理を行うサンプリングレートコンバータ等のデジタル信号処理装置が必要となる。又、ＳＲＣ処理の前後においてオーバーサンプリング処理等のデジタルフィルタ処理を行うため、更にデジタルフィルタ処理用のデジタル信号処理装置が必要となる。サンプリングレートコンバータ及びデジタルフィルタの２つのデジタル信号処理用の装置は、一方が入力信号のサンプリング周波数に同期して動作する。つまり、入力信号のサンプリング周波数の定数倍の動作クロックに同期して動作する。そして、他方のデジタル信号処理用の装置が出力信号のサンプリング周波数に同期して動作する。つまり、出力信号のサンプリング周波数の定数倍の動作クロックに同期して動作する。したがって、入力信号のサンプリング周波数と出力信号のサンプリング周波数が異なる場合、異なる動作クロックに同期して動作する複数のデジタル信号処理用の装置が必要となる（例えば、特許文献１参照。）。
【０００３】
例えば、入力信号のデジタルデータのサンプリング周波数が３２ｋＨｚであり、出力信号のデジタルデータのサンプリング周波数が４８ｋＨｚであるインタポレーション処理を実現する場合、先ず３２ｋＨｚに同期した動作クロックでインタポレーション処理を行うデジタル信号処理用の装置を設け、インタポレーション処理結果を入力とするＳＲＣ処理を４８ｋＨｚに同期した動作クロックで行うデジタル信号処理用の装置を設ける。
【０００４】
以上のように、入力信号と出力信号のサンプリング周波数が異なるデジタル信号処理の場合、それぞれのサンプリング周波数に同期して動作する２つのデジタル信号処理装置が必要である。そのため、デジタル信号処理に要する装置構成が増大し、回路規模及び消費電力等が増大するという問題があった。
【特許文献１】特開平１１−６８７２７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、入力信号と出力信号のサンプリング周波数が異なるデジタル信号の処理に必要な装置構成の増大を抑制できるデジタル信号処理装置を提供する。
【課題を解決するための手段】
【０００６】
本発明の一態様によれば、（イ）第１サンプリング周波数でサンプリングされた入力信号に対する第１のデジタル信号処理、及び第１のデジタル信号処理結果に対する第２のデジタル信号処理を行う演算回路と、（ロ）演算回路を制御して第１及び第２のデジタル信号処理を実行させるタイミング制御回路と、（ハ）第２のデジタル信号処理されたデータ量、及び入力信号で送信されるデータ量の少なくともいずれかをリアルタイムで監視し、監視するデータ量が所定値に達した場合にタイミング制御回路を制御する制御回路とを備えるデジタル信号処理装置が提供される。
【発明の効果】
【０００７】
本発明によれば、入力信号と出力信号のサンプリング周波数が異なるデジタル信号の処理に必要な装置構成の増大を抑制できるデジタル信号処理装置を提供できる。
【発明を実施するための最良の形態】
【０００８】
次に、図面を参照して、本発明の第１乃至第５の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。又、以下に示す第１乃至第５の実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、構成部品の構造、配置等を下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
【０００９】
（第１の実施の形態）
本発明の第１の実施の形態に係るデジタル信号処理装置１は、第１サンプリング周波数ｆ１でサンプリングされた入力信号ＳＡをデジタル信号処理して第２サンプリング周波数ｆ２でサンプリングされた出力信号ＳＢを生成するデジタル信号処理装置である。このデジタル信号処理装置１は、図１に示すように、入力信号ＳＡに対する第１のデジタル信号処理、及び第１のデジタル信号処理結果に対する第２のデジタル信号処理を行う演算回路１１と、演算回路１１を制御して第１及び第２のデジタル信号処理を実行させるタイミング制御回路１２と、第２のデジタル信号処理されたデータ量、及び入力信号ＳＡで送信されるデータ量の少なくともいずれかをリアルタイムで監視し、監視するデータ量が所定値に達した場合にタイミング制御回路１２を制御する制御回路１３とを備える。
【００１０】
図１に示した例では、送信回路２において第１サンプリング周波数ｆ１でサンプリングされたデータが、入力信号ＳＡで送信回路２からデジタル信号処理装置１に送信される。そして、デジタル信号処理装置１でデジタル信号処理されたデータが、第２サンプリング周波数ｆ２でデータをサンプリングする受信回路３に、出力信号ＳＢで送信される。
【００１１】
タイミング制御回路１２は、第１タイミング制御回路１２１及び第２タイミング制御回路１２２を有する。第１タイミング制御回路１２１は、入力信号ＳＡに対する第１のデジタル信号処理を指示する制御信号Ｃ１を演算回路１１に送信する。第２タイミング制御回路１２２は、第１のデジタル信号処理結果に対する第２のデジタル信号処理を指示する制御信号Ｃ２を演算回路１１に送信する。
【００１２】
後述するように、制御回路１３は、処理単位あたりの第１のデジタル信号処理されるデータが第２のデジタル信号処理されるデータより多い場合は、第１のデジタル信号処理を開始するタイミングが第２のデジタル信号処理を開始するタイミングより遅くなるようにタイミング制御回路１２を制御する。或いは、処理単位あたりの第１のデジタル信号処理されるデータが第２のデジタル信号処理されるデータより少ない場合は、制御回路１３は、第１のデジタル信号処理を開始するタイミングが第２のデジタル信号処理を開始するタイミングより早くなるようにタイミング制御回路１２を制御する。
【００１３】
第１及び第２のデジタル信号処理はサンプリング周波数単位で処理を実行する。例えば、サンプリング周波数の１周期中に１つの入力データに対してデジタル信号処理を行い、８つのデータを出力する場合は、「入力データが１ｆｓ、出力データが８ｆｓの処理を行う」と記載する。ここで「ｆｓ」は、処理単位あたりの入出力データ数の単位である。処理されたデータは一定間隔で出力される。
【００１４】
更に、本発明の第１の実施の形態に係るデジタル信号処理装置１は、レートレジスタ１４、演算用メモリ１５、データバッファ１６及びリングバッファ１７を備える。
【００１５】
レートレジスタ１４は、出力信号ＳＢのサンプリング周波数である第２サンプリング周波数ｆ２に対する入力信号のサンプリング周波数である第１サンプリング周波数ｆ１の比率であるレートＲを格納する。レートレジスタ１４に格納されたレートＲは、ＳＲＣ処理におけるサンプリングレート等として使用される。
【００１６】
演算用メモリ１５は、演算回路１１が実行する演算の結果等が一時保存される。データバッファ１６は、送信回路２からデジタル信号処理装置１に送信される入力信号ＳＡを一時保存する。リングバッファ１７は、第１のデジタル信号処理の処理結果を一時保存する。演算用メモリ１５、データバッファ１６及びリングバッファ１７には、ランダムアクセスメモリ（ＲＡＭ）等が採用可能である。
【００１７】
デジタル信号処理装置１は、第２サンプリング周波数ｆ２の定数倍の動作クロックに同期して動作する。つまり、デジタル信号処理装置１と受信回路３の動作クロックは同一である。ここで、「定数倍」とは、例えば３８４倍、５１２倍、１０２４倍等であり、システムの仕様に依存する。
【００１８】
以下に、図１に示したデジタル信号処理装置１が、第１のデジタル信号処理として入力信号ＳＡから補間データ信号を生成するインタポレーション処理を行い、第２のデジタル信号処理としてインタポレーション処理結果に対するＳＲＣ処理を行う例を説明する。又、第１サンプリング周波数ｆ１が３２ｋＨｚ、第２サンプリング周波数ｆ２が４４．１ｋＨｚであるとする。レートレジスタ１４に、第２サンプリング周波数ｆ２＝４４．１ｋＨｚに対する第１サンプリング周波数ｆ１＝３２ｋＨｚの比がレートＲとして格納される。レートＲは例えば０．７２５６２である。
【００１９】
ここで、レートレジスタ１４に格納されるレートＲに必要なビット数について説明する。例えば、デジタル信号処理装置１の性能を、精度が１００ｐｐｍのＸ’ｔａ１発振器以上の精度にするためには、レートＲのビット数は、小数点以下で１４ビット必要である。そのため、整数部を５ビットとした場合、レートＲのビット数を１９ビット以上にすることで、デジタル信号処理装置１の精度を１００ｐｐｍ以上にできる。以下に、レートＲのビット数の算出方法の例を示す。
【００２０】
（ア）Ｘ’ｔａ１発振器の精度が１００ｐｐｍ（＝０．００１％）である場合は、以下の式（１）を満足する整数ｘを求める：
０．００１％＞（１／２x）  ・・・（１）
式（１）から、２x＞１００００となる。したがって、ｘ＞１４である（２14＝１６３８４）。
【００２１】
（イ）Ｘ’ｔａ１発振器の精度が１０ｐｐｍ（＝０．０００１％）である場合は、以下の式（２）を満足する整数ｘを求める：
０．０００１％＞（１／２x）  ・・・（２）
式（２）から、２x＞１０００００となる。したがって、ｘ＞１７である（２17＝１３１０７２）。つまり、デジタル信号処理装置１の精度を１０ｐｐｍ以上にする場合には、レートＲの小数点以下のビット数として１７ビットが必要である。以上に説明した方法により、デジタル信号処理結果が所望の精度になるように設定されたレートＲが、レートレジスタ１４に予め格納される。
【００２２】
デジタル信号処理装置１が実行する処理単位あたりのデジタル信号処理の概念図を図２に示す。図２に示すように、デジタル信号処理装置１は１つの演算回路１１でインタポレーション処理とＳＲＣ処理を実行するため、２つのデジタル信号処理を時分割して行う。図２に示したインタポレーション処理は、処理単位あたりの入力データが１ｆｓ、出力データが８ｆｓである。即ち、１サンプリング周波数に相当する期間に処理単位として１データがインタポレーション処理される。そして、インタポレーション処理により補間データが作成され、入力データの８倍のデータが一定間隔で出力される。
【００２３】
更に図２に示したデジタル信号処理を説明すると、演算回路１１が第１タイミング制御回路１２１から送信される制御信号Ｃ１によって制御され、送信回路２から入力信号ＳＡで送信されてデータバッファ１６に保存されたデータのうち、処理単位あたりのインタポレーション処理に必要なデータを読み出す。演算回路１１は、読み出したデータに対するインタポレーション処理を行う。インタポレーション処理して得られるデータが、リングバッファ１７に格納される。又、演算回路１１は、第２タイミング制御回路１２２から送信される制御信号Ｃ２によって制御され、インタポレーション処理されたデータをリングバッファ１７から読み出す。演算回路１１は、リングバッファ１７から読み出したデータに対するＳＲＣ処理を行い、ＳＲＣ処理されたデータを一定間隔で出力する。ここで、演算回路１１は、レートレジスタ１４に格納されたレートＲを参照してＳＲＣ処理を行う。
【００２４】
上記の例では、第１サンプリング周波数ｆ１（３２ｋＨｚ）は第２サンプリング周波数ｆ２（４４．１ｋＨｚ）の約０．７２５６２倍である。そのため、インタポレーション処理及びＳＲＣ処理を第２サンプリング周波数ｆ２の定数倍の動作クロックに同期して行う場合、処理単位あたりのＳＲＣ処理されるデータ量に比べて処理単位あたりのインタポレーション処理されるデータ量が多い。例えば、図３に示すように、インタポレーション処理及びＳＲＣ処理をそれぞれ連続して実行した場合、処理単位毎にインタポレーション処理され且つＳＲＣ処理できないデータ量Ｄ１の過剰データが生じる。
【００２５】
過剰データが発生する場合に、デジタル信号処理装置１の制御回路１３がタイミング制御回路１２を制御する方法を、図４に示したタイミングチャートを用いて説明する。先ず、第１タイミング制御回路１２１が制御信号Ｃ１を演算回路１１に送信して、時刻Ｔ０において入力信号ＳＡに対するインタポレーション処理を演算回路１１に開始させる。演算回路１１は、第２サンプリング周波数ｆ２の１周期中に１処理単位のインタポレーション処理を行う。そして、時刻Ｔ１１において１処理単位のインタポレーション処理が完了した後、第１タイミング制御回路１２１から演算回路１１への制御信号Ｃ１の送信が停止して、演算回路１１はインタポレーション処理を停止する。一方、第２タイミング制御回路１２２が制御信号Ｃ２を演算回路１１の送信して、インタポレーション処理結果に対するＳＲＣ処理を演算回路１１に実行させる。
【００２６】
制御回路１３は、ＳＲＣ処理されたデータ量をリアルタイムで監視し、ＳＲＣ処理されたデータ量が所定値に達した場合に、制御回路１３は、制御信号ＣＡをタイミング制御回路１２に送信する。具体的には、１処理単位のインタポリレーション処理されたデータに対するＳＲＣ処理が完了した時刻Ｔ１２において、制御回路１３は、制御信号ＣＡを第１タイミング制御回路１２１に送信する。制御信号ＣＡを受信した第１タイミング制御回路１２１は、演算回路１１への制御信号Ｃ１の送信を再開し、演算回路１１は入力信号ＳＡに対して新たに１処理単位のインタポレーション処理を行う。つまり、入力信号ＳＡに対する１処理単位のインタポレーション処理が終了した後、制御信号ＣＡが第１タイミング制御回路１２１に送信されるまで、インタポレーション処理は中断する。
【００２７】
第２タイミング制御回路１２２は、第２サンプリング周波数ｆ２に同期して制御信号Ｃ２を演算回路１１に送信する。そのため、ＳＲＣ処理は常時実行され、一定の間隔でＳＲＣ処理結果が出力される。
【００２８】
図４に示した例では、処理開始から時刻Ｔ１０までにインタポレーション処理されたデータ量が、処理単位あたりのＳＲＣ処理されるデータ量に相当する。そして、時刻Ｔ１０〜Ｔ１１間にインタポレーション処理されたデータが、時刻Ｔ１１〜Ｔ１２間にＳＲＣ処理される。即ち、処理単位あたりのインタポレーション処理されたデータがすべてＳＲＣ処理された時刻Ｔ１２から、インタポレーション処理が再開される。
【００２９】
以上に説明したように、本発明の第１の実施の形態に係るデジタル信号処理装置１では、第１サンプリング周波数ｆ１が第２サンプリング周波数ｆ２より大きい場合、即ち、処理単位あたりのインタポレーション処理（第１のデジタル信号処理）によるデータ量がＳＲＣ処理（第２のデジタル信号処理）によるデータ量より多い場合は、ＳＲＣ処理されたデータ量が処理単位あたりのＳＲＣ処理されるデータ量に達した時刻に新たなインタポレーション処理を開始するようにタイミング制御回路１２が制御される。つまり、インタポレーション処理されたデータに対するＳＲＣ処理が完了するまでインタポレーション処理を停止する。そのため、処理単位あたりのインタポレーション処理されるデータ量がＳＲＣ処理されるデータ量より多い場合に、ＳＲＣ処理に対する過剰なデータの発生を解消できる。その結果、１つの演算回路１１でインタポレーション処理及びＳＲＣ処理を実行できる。そのため、入力信号ＳＡの第１サンプリング周波数ｆ１と出力信号ＳＢの第２サンプリング周波数ｆ２が異なるデジタル信号処理に必要な装置構成の増大が抑制され、単一の動作クロックで動作するデジタル信号処理装置１を実現できる。その結果、デジタル信号処理装置１の回路規模及び消費電力等の増大を抑制できる。
【００３０】
（第２の実施の形態）
第１の実施の形態では、入力信号ＳＡのサンプリング周波数が出力信号ＳＢサンプリング周波数より低い場合について説明した。以下に、入力信号ＳＡのサンプリング周波数が出力信号ＳＢのサンプリング周波数より高い場合について説明する。ここで、入力信号ＳＡのサンプリング周波数である第１サンプリング周波数ｆ１を４８ｋＨｚ、出力信号ＳＢのサンプリング周波数である第２サンプリング周波数ｆ２を４４．１ｋＨｚとするインタポレーション処理を実行する場合について説明する。レートＲは、第２サンプリング周波数ｆ２に対する第１サンプリング周波数ｆ１の比として、例えば１．０８８３４に設定される。
【００３１】
第１サンプリング周波数ｆ１（４８ｋＨｚ）は第２サンプリング周波数ｆ２（４４．１ｋＨｚ）の約１．０８８３４倍である。そのため、図１に示したデジタル信号処理装置１によってインタポレーション処理及びＳＲＣ処理を第２サンプリング周波数ｆ２の定数倍の動作クロックに同期して行う場合、処理単位あたりの処理されるデータ量は、インタポレーション処理に比べてＳＲＣ処理の方が多い。
【００３２】
その結果、インタポレーション処理が完了した時点で、ＳＲＣ処理の対象となるインタポレーション処理後のデータが不足する。例えば、図５に示すように、処理単位あたりの入力データが１ｆｓ、出力データが８ｆｓであるインタポレーション処理結果に対するＳＲＣ処理について、データ量Ｄ２の不足データが発生する。演算回路１１が、第２サンプリング周波数ｆ２の１周期中に１処理単位のインタポレーション処理を行う場合、図６に示すように、インタポレーション処理の処理単位毎にデータ量Ｄ２の不足データが発生する。
【００３３】
不足データが発生する場合に、デジタル信号処理装置１の制御回路１３がタイミング制御回路１２を制御する方法を、図７に示したタイミングチャートを用いて説明する。図７に示すように、第１タイミング制御回路１２１が演算回路１１を制御して、時刻Ｔ０から開始された１処理単位のインタポレーション処理を時刻Ｔ２１で完了させる。時刻Ｔ２１においてインタポレーション処理が完了した後、第１タイミング制御回路１２１から演算回路１１への制御信号Ｃ１の送信が停止して、演算回路１１はインタポレーション処理を停止する。１処理単位のＳＲＣ処理が完了する時刻を時刻Ｔ２３とすると、時刻Ｔ２１〜時刻Ｔ２３の間隔は、演算回路１１がデータ量Ｄ２のインタポレーション処理結果を出力する時間以上になるように設定される。一方、第２タイミング制御回路１２２が制御信号Ｃ２を演算回路１１の送信して、インタポレーション処理結果に対するＳＲＣ処理を演算回路１１に実行させる。
【００３４】
制御回路１３はＳＲＣ処理されたデータ量をリアルタイムで監視し、ＳＲＣ処理によって処理されたデータ量が所定値に達した場合に、制御信号ＣＡをタイミング制御回路１２に送信する。図７に示したように、制御回路１３は、ＳＲＣ処理が完了する前に、時刻Ｔ２２において制御信号ＣＡを第１タイミング制御回路１２１に送信する。ここで、時刻Ｔ２２〜時刻Ｔ２３間におけるインタポレーション処理の結果がデータ量Ｄ２以上になるように、時刻Ｔ２２は設定される。つまり、新たなインタポレーション処理を開始する時刻Ｔ２２は、時刻Ｔ２２から実行中のＳＲＣ信号処理が完了する時刻Ｔ２３までにインタポレーション処理されるデータ量が、処理単位あたりのインタポレーション処理されるデータ量とＳＲＣ処理される処理データ量との差以上であるように設定される。制御回路１３は、時刻Ｔ２２において制御信号ＣＡを第１タイミング制御回路１２１に送信する。
【００３５】
制御信号ＣＡを受信した第１タイミング制御回路１２１は、演算回路１１への制御信号Ｃ１の送信を再開し、演算回路１１は入力信号ＳＡに対して新たなインタポレーション処理を行う。第２タイミング制御回路１２２は、第２サンプリング周波数ｆ２に同期して制御信号Ｃ２を演算回路１１に送信する。そのため、ＳＲＣ処理は常時実行され、一定の間隔でＳＲＣ処理結果が出力される。
【００３６】
以上に説明したように、本発明の第２の実施の形態に係るデジタル信号処理装置１では、第１サンプリング周波数ｆ１が第２サンプリング周波数ｆ２より小さい場合、即ち、処理単位あたりのインタポレーション処理（第１のデジタル信号処理）によるデータ量がＳＲＣ処理（第２のデジタル信号処理）によるデータ量より少ない場合に、１処理単位のインタポレーション処理結果に対するＳＲＣ処理が完了する前に、新たなインタポレーション処理を開始するようにタイミング制御回路１２が制御される。そのため、処理単位あたりのインタポレーション処理によるデータ量がＳＲＣ処理によるデータ量より少ない場合に、ＳＲＣ処理に必要なデータの不足を解消できる。その結果、１つの演算回路１１でインタポレーション処理及びＳＲＣ処理を実行できる。他は、第１の実施の形態と実質的に同様であり、重複した記載を省略する。
【００３７】
（第３の実施の形態）
本発明の第３の実施の形態に係るデジタル信号処理装置１Ａは、図８に示すように、送信回路２からデジタル信号処理装置１に送信される入力信号ＳＡがリングバッファ１７に一時保存され、第１のデジタル信号処理の処理結果がデータバッファ１６に一時保存されることが図１と異なる点である。又、デジタル信号処理装置１Ａは、第１サンプリング周波数ｆ１の定数倍の動作クロックに同期して動作する。つまり、デジタル信号処理装置１Ａと送信回路２の動作クロックは同一である。その他の構成については、図１に示す第１の実施の形態と同様である。
【００３８】
以下に、図８に示したデジタル信号処理装置１Ａが、第１のデジタル信号処理として入力信号ＳＡに対するＳＲＣ処理を行い、第２のデジタル信号処理としてＳＲＣ処理結果に対してデータを間引くデシメーション処理を行う例を説明する。以下では、デシメーション処理の処理単位あたりの入力データが８ｆｓ、出力データが１ｆｓであり、且つ第１サンプリング周波数ｆ１を４４．１ｋＨｚ、第２サンプリング周波数ｆ２を３２ｋＨｚとする。即ち、１サンプリング周波数に相当する期間に８データを処理単位として処理し、処理単位毎にデシメーション処理された１データを出力する。又、レートレジスタ１４に、第２サンプリング周波数ｆ２＝３２ｋＨｚに対する第１サンプリング周波数ｆ１＝４４．１ｋＨｚの比がレートＲとして格納される。レートＲは例えば１．３７８１２５である。
【００３９】
デジタル信号処理装置１Ａが実行する１処理単位のデジタル信号処理の概念図を図９に示す。図９に示すように、デジタル信号処理装置１Ａは１つの演算回路１１で、ＳＲＣ処理とデシメーション処理を実行するため、２つのデジタル信号処理を時分割して行う。
【００４０】
更に図９に示したデジタル信号処理を説明すると、演算回路１１が第１タイミング制御回路１２１から送信される制御信号Ｃ１によって制御され、送信回路２から一定間隔で送信されてリングバッファ１７に保存される入力信号ＳＡを入力データとしてＳＲＣ処理を行い、処理単位毎に８ｆｓの一定間隔で処理結果を出力する。ここで、演算回路１１は、レートレジスタ１４に格納されたレートＲを参照してＳＲＣ処理を行う。又、演算回路１１は、第２タイミング制御回路１２２から送信される制御信号Ｃ２によって制御され、ＳＲＣ処理結果に対してデシメーション処理を行う。デシメーション処理は、ＳＲＣ処理において一定のデータ（８ｆｓ）が出力されたときに処理を開始し、第２サンプリング周波数ｆ２の１周期中に１処理単位のデータ（１ｆｓ）をデータバッファ１６に書き込む。データバッファ１６に書き込まれたデータは、出力信号ＳＢで受信回路３に送信される。尚、１サンプリング周波数ｆｓに対応する期間に送信回路２からデジタル信号処理装置１Ａに入力信号ＳＡで送信されるデータを、以下において「１送信単位のデータ」という。
【００４１】
第１サンプリング周波数ｆ１（４４．１ｋＨｚ）は第２サンプリング周波数ｆ２（３２ｋＨｚ）の約１．３７８１２５倍である。そのため、デジタル信号処理装置１ＡによってＳＲＣ処理及びデシメーション処理を第１サンプリング周波数ｆ１の定数倍の動作クロックに同期して行う場合、処理単位あたりのＳＲＣ処理されるデータ量は、１送信単位のデータ量より多い。つまり、第１サンプリング周波数ｆ１の１ｆｓ分のデータをリングバッファ１７に格納し、レートＲを用いてＳＲＣ処理を行う場合に、ＳＲＣ処理対象のデータが不足する。例えば、図１０に示すように、ＳＲＣ処理の処理単位毎にデータ量Ｄ３の不足データが発生する。
【００４２】
不足データが発生する場合に、デジタル信号処理装置１Ａの制御回路１３がタイミング制御回路１２を制御する方法を、図１１に示したタイミングチャートを用いて説明する。図１１（ａ）は、ＳＲＣ処理の入力となるデータのリングバッファ１７への格納を示し、図１１（ｂ）は、ＳＲＣ処理の実行を示す。
【００４３】
図１１に示すように、時刻Ｔ０〜時効Ｔ３０において送信回路２から送信された入力信号ＳＡがリングバッファ１７に格納される。更に、時刻Ｔ３０〜Ｔ３１間において、データ量Ｄ３に相当する入力信号ＳＡがリングバッファ１７に格納される。
【００４４】
制御回路１３は入力信号ＳＡで送信されるデータ量をリアルタイムで監視し、リングバッファ１７に格納されたデータ量が所定値に達した場合に、制御信号ＣＡをタイミング制御回路１２に送信する。具体的には、リングバッファ１７に格納されたデータ量が処理単位あたりのＳＲＣ処理されるデータ量に達した時刻Ｔ３１において、制御回路１３は、制御信号ＣＡを第１タイミング制御回路１２１に送信する。
【００４５】
制御信号ＣＡを受信した第１タイミング制御回路１２１は、演算回路１１への制御信号Ｃ１の送信を開始し、演算回路１１は入力信号ＳＡに対してＳＲＣ処理を行う。時刻Ｔ３２において１処理単位のＳＲＣ処理が完了すると、第１タイミング制御回路１２１によってＳＲＣ処理は停止される。そして、時刻Ｔ３３において、時刻Ｔ３１以降にリングバッファ１７に格納されたデータ量が処理単位あたりのＳＲＣ処理されるデータに達すると、制御回路１３が制御信号ＣＡを第１タイミング制御回路１２１に送信し、ＳＲＣ処理は再開される。
【００４６】
以上に説明したように、本発明の第３の実施の形態に係るデジタル信号処理装置１Ａでは、第１サンプリング周波数ｆ１が第２サンプリング周波数ｆ２より小さい場合、即ち、処理単位あたりのＳＲＣ処理されるデータ量が、送信単位のデータ量より多い場合は、入力信号ＳＡで送信されるデータ量が処理単位あたりのＳＲＣ処理（第１のデジタル信号処理）されるデータ量に達した時刻にＳＲＣ処理を開始するようにタイミング制御回路１２が制御される。つまり、ＳＲＣ処理が完了した後、ＳＲＣ処理の処理単位あたりに必要な新たなデータがリングバッファ１７に格納されるまで、ＳＲＣ処理は中断される。そのため、処理単位あたりのＳＲＣ処理に必要なデータ量が送信単位のデータ量より少ない場合に、ＳＲＣ処理に必要なデータの不足を解消できる。その結果、１つの演算回路１１でＳＲＣ処理及びデシメーション処理を実行できる。他は、第１の実施の形態と実質的に同様であり、重複した記載を省略する。
【００４７】
（第４の実施の形態）
第３の実施の形態では、入力信号ＳＡのサンプリング周波数が出力信号ＳＢサンプリング周波数より高い場合について説明した。以下に、入力信号ＳＡのサンプリング周波数が出力信号ＳＢのサンプリング周波数より低い場合について説明する。ここで、入力信号ＳＡのサンプリング周波数である第１サンプリング周波数ｆ１を４４．１ｋＨｚ、出力信号ＳＢのサンプリング周波数である第２サンプリング周波数ｆ２を４８ｋＨｚとするデシメーション処理を実行する場合について説明する。レートＲは、第２サンプリング周波数ｆ２に対する第１サンプリング周波数ｆ１の比として、例えば０．９１８７５に設定される。
【００４８】
第１サンプリング周波数ｆ１（４４．１ｋＨｚ）は第２サンプリング周波数ｆ２（４８ｋＨｚ）の約０．９１８７５倍である。そのため、図８に示したデジタル信号処理装置１ＡによってＳＲＣ処理及びデシメーション処理を第１サンプリング周波数ｆ１の定数倍の動作クロックに同期して行う場合、処理単位あたりのＳＲＣ処理されるデータ量は、１送信単位のデータ量より少ない。つまり、第１サンプリング周波数ｆ１の１ｆｓ分のデータをリングバッファ１７に格納し、レートＲを用いてＳＲＣ処理を行う場合に、例えば図１２に示すように、ＳＲＣ処理されないデータ量Ｄ４のデータが、過剰データとしてリングバッファ１７に保持される。演算回路１１が第１サンプリング周波数ｆ１の１周期中に１処理単位のＳＲＣ処理を行う場合、図１３に示すように、ＳＲＣ処理の処理単位毎にデータ量Ｄ４の過剰データが発生する。
【００４９】
過剰データが発生する場合に、デジタル信号処理装置１Ａの制御回路１３がタイミング制御回路１２を制御する方法を、図１４に示したタイミングチャートを用いて説明する。図１４（ａ）は、ＳＲＣ処理の入力となるデータのリングバッファ１７への格納を示し、図１４（ｂ）は、ＳＲＣ処理の実行を示す。
【００５０】
図１４に示すように、第１タイミング制御回路１２１が演算回路１１を制御して、時刻Ｔ０に開始された１処理単位のＳＲＣ処理が時刻Ｔ４１で完了する。第１サンプリング周波数ｆ１の１ｆｓ分のデータがリングバッファ１７に格納される時刻をＴ４３とすると、時刻Ｔ４１〜時刻Ｔ４３の間隔は、演算回路１１がデータ量Ｄ４のＳＲＣ処理を実行する時間以上になるように設定される。時刻Ｔ４１において１処理単位のＳＲＣ処理が完了した後、第１タイミング制御回路１２１から演算回路１１への制御信号Ｃ１の送信が停止して、演算回路１１はＳＲＣ処理を停止する。
【００５１】
制御回路１３は、入力信号ＳＡで送信されるデータ量をリアルタイムで監視し、リングバッファ１７に格納されたデータ量が所定値に達した場合に、制御信号ＣＡをタイミング制御回路１２に送信する。具体的には、制御回路１３は、時刻Ｔ４１でＳＲＣ処理が完了した後、且つ時刻Ｔ４３より前に、時刻Ｔ４２において制御信号ＣＡを第１タイミング制御回路１２１に送信する。新たなＳＲＣ処理が開始される時刻Ｔ４２は、時刻Ｔ４２から送信中の１送信単位のデータの送信が完了する時刻Ｔ４３までに入力信号ＳＡで送信されるデータ量が、入力信号ＳＡで送信される１送信単位のデータ量と処理単位あたりのＳＲＣ処理されるデータ量との差（データ量Ｄ４）以上であるように、設定される。
【００５２】
制御回路１３は、時刻Ｔ４２において制御信号ＣＡを第１タイミング制御回路１２１に送信する。制御信号ＣＡを受信した第１タイミング制御回路１２１は、演算回路１１への制御信号Ｃ１の送信を再開し、演算回路１１は入力信号ＳＡに対して新たに１処理単位のＳＲＣ処理を行う。
【００５３】
以上に説明したように、本発明の第４の実施の形態に係るデジタル信号処理装置１Ａでは、第１サンプリング周波数ｆ１が第２サンプリング周波数ｆ２より大きい場合、即ち、処理単位あたりのＳＲＣ処理されるデータ量が、入力信号ＳＡで送信される送信単位のデータ量より少ない場合は、１送信単位のデータがリングバッファ１７に格納される前に、新たなＳＲＣ処理を開始するようにタイミング制御回路１２が制御される。そのため、ＳＲＣ処理に対する過剰なデータの発生を解消できる。その結果、１つの演算回路１１でＳＲＣ処理及びデシメーション処理を実行できる。他は、第３の実施の形態と実質的に同様であり、重複した記載を省略する。
【００５４】
（第５の実施の形態）
本発明の第５の実施の形態に係るデジタル信号処理装置１Ｂは、図１５に示すように、制御回路１３から制御信号ＣＡ１及びＣＡ２がタイミング制御回路１２に送信されることが図８と異なる点である。その他の構成については、図８に示す第３の実施の形態と同様である。制御信号ＣＡ１は、第１のデジタル信号処理を実行するか否かを、制御処理単位でタイミング制御回路１２に指示する信号である。「制御処理単位」については後述する。制御信号ＣＡ２は、第１のデジタル信号処理されたデータ量が規定値に達した場合にタイミング制御回路１２に送信される。
【００５５】
以下に、図１５に示したデジタル信号処理装置１Ｂが、第１のデジタル信号処理として入力信号ＳＡに対するＳＲＣ処理を行い、第２のデジタル信号処理としてＳＲＣ処理結果に対するデシメーション処理を行う例を説明する。以下では、処理単位あたりのデシメーション処理の入力データが４ｆｓ、出力データが１ｆｓであり、且つ第１サンプリング周波数ｆ１を４４．１ｋＨｚ、第２サンプリング周波数ｆ２を３２ｋＨｚ又は４８ｋＨｚとする。第２サンプリング周波数ｆ２が３２ｋＨｚの場合は、第２サンプリング周波数ｆ２＝３２ｋＨｚに対する第１サンプリング周波数ｆ１＝４４．１ｋＨｚの比として、例えばレートＲ＝１．３７８１２５がレートレジスタ１４に格納される。第２サンプリング周波数ｆ２が４８ｋＨｚの場合は、第２サンプリング周波数ｆ２＝４８ｋＨｚに対する第１サンプリング周波数ｆ１＝４４．１ｋＨｚの比として、例えばレートＲ＝０．９１８７５がレートレジスタ１４に格納される。
【００５６】
図１５に示したデジタル信号処理装置１Ｂは、１つの演算回路１１でＳＲＣ処理とデシメーション処理を実行するため、２つのデジタル信号処理を時分割して行う。演算回路１１が第１タイミング制御回路１２１から送信される制御信号Ｃ１によって制御され、送信回路２から一定間隔で送信されてリングバッファ１７に保存される入力信号ＳＡを入力データとしてＳＲＣ処理を行い、ＳＲＣ処理の処理単位あたりの通常の出力データは４ｆｓである。ここで、演算回路１１は、レートレジスタ１４に格納されたレートＲを参照してＳＲＣ処理を行う。ただし、ＳＲＣ処理は、図１６に示すように、サンプリング周波数の１周期中に最大８ｆｓのデータを出力可能であるとする。つまり、タイミング制御回路１２は、サンプリング周波数の１／８周期単位で演算回路１１によるＳＲＣ処理を制御できる。サンプリング周波数の１／８周期でＳＲＣ処理される処理単位を「制御処理単位」という。制御処理単位は、サンプリング周波数単位である処理単位を複数に分割したデジタル信号処理の単位である。
【００５７】
又、図１５に示した演算回路１１は、第２タイミング制御回路１２２から送信される制御信号Ｃ２によって制御され、ＳＲＣ処理されたデータに対してデシメーション処理を行い、処理結果をデータバッファ１６に書き込む。データバッファ１６に書き込まれたデータは、出力信号ＳＢで受信回路３に送信される。
【００５８】
図１５に示したデジタル信号処理装置１Ｂでは、ＳＲＣ処理は第１サンプリング周波数ｆ１の定数倍の動作クロックに同期して常時実行される。ただし、通常は１処理単位毎に４ｆｓのＳＲＣ処理結果を出力するため、実際には入力データを読み込まず、出力データが出力されない未処理の制御処理単位が存在する。制御処理単位で実際には信号処理を実行しないことを、以下において「未処理を実行する」という。又、実際に入力データを読み込み出力データをデータバッファに書き込む処理を実行することを、以下において「実処理を実行する」という。
【００５９】
第２サンプリング周波数ｆ２が３２ｋＨｚの場合、第１サンプリング周波数ｆ１は第２サンプリング周波数ｆ２の約１．３７８１２５倍である。そのため、第３の実施の形態で説明したように、デジタル信号処理装置１ＢによってＳＲＣ処理及びデシメーション処理を第１サンプリング周波数ｆ１の定数倍の動作クロックに同期して行う場合、処理単位あたりのＳＲＣ処理されるデータ量が送信単位のデータ量より多い。つまり、ＳＲＣ処理毎に不足データが発生する。
【００６０】
一方、第２サンプリング周波数ｆ２が４８ｋＨｚの場合、第１サンプリング周波数ｆ１は第２サンプリング周波数ｆ２の約０．９１８７５倍である。そのため、第４の実施の形態で説明したように、デジタル信号処理装置１ＢによってＳＲＣ処理及びデシメーション処理を第１サンプリング周波数ｆ１の定数倍の動作クロックに同期して行う場合、処理単位あたりのＳＲＣ処理されるデータ量が送信単位のデータ量より少ない。つまり、ＳＲＣ処理の処理単位毎に過剰データが発生する。
【００６１】
ＳＲＣ処理毎に不足データが発生するか、或いは過剰データが発生するかに応じて、デジタル信号処理装置１Ｂの制御回路１３がタイミング制御回路１２を制御する。つまり、制御回路１３は、第１サンプリング周波数ｆ１及び第２サンプリング周波数ｆ２に応じてタイミング制御回路１２に制御信号ＣＡ１を送信し、ＳＲＣ処理を実質的に実行するか否かを、制御処理単位でタイミング制御回路１２に指示する。
【００６２】
以下に、図１７に示すようなデータ量Ｄ５のデータが不足データとして発生する場合を考える。図１７（ｂ）において、制御処理単位毎のＳＲＣ処理の実処理の実行を実線の四角で示し、未処理の実行を破線の四角で示している（以下において同様。）。尚、図１７に示したように、図１５に示したデジタル信号処理装置１Ｂにおいて、通常はＳＲＣ処理の実処理と未処理が制御処理単位で交互に実行される。
【００６３】
図１７に示した不足データが生じる場合のデジタル信号処理装置１Ｂの動作を、図１８に示したタイミングチャートを用いて説明する。図１８（ａ）は、ＳＲＣ処理の入力データとなる入力信号ＳＡのリングバッファ１７への格納を示し、図１８（ｂ）は、ＳＲＣ処理の実行を示し、図１８（ｃ）はデシメーション処理の実行を示す。
【００６４】
図１８に示すように、第１タイミング制御回路１２１が演算回路１１を制御して、時刻Ｔ０に開始された１処理単位のＳＲＣ処理が時刻Ｔ５１で完了する。制御回路１３は、入力信号ＳＡで送信されるデータ量をリアルタイムで監視する。そして制御回路１３は、リングバッファ１７に格納される１送信単位のデータ量が処理単位あたりのＳＲＣ処理されるデータ量より少ない場合に、時刻Ｔ５１後の最初の制御処理単位のＳＲＣ処理において未処理を実行させる制御信号ＣＡ１を、第１タイミング制御回路１２１に送信する。未処理を実行させる制御信号ＣＡ１を受信した第１タイミング制御回路１２１は、演算回路１１への制御信号Ｃ１によって演算回路１１にＳＲＣ処理の未処理を実行させる。つまり、ＳＲＣ処理の実処理の実行を制御処理単位で減少させることによって、ＳＲＣ処理されるデータの不足を解消できる。その後、演算回路１１は実処理と未処理を交互に実行する。
【００６５】
又、制御回路１３は、ＳＲＣ処理されたデータ量をリアルタイムで監視し、ＳＲＣ処理されたデータ量が規定値に達した場合に、制御信号ＣＡ２を第２タイミング制御回路１２２に送信する。具体的には、ＳＲＣ処理されたデータ量が処理単位あたりのデシメーション処理の入力データ量に達する時刻Ｔ５０において、制御回路１３は、制御信号ＣＡ２を第２タイミング制御回路１２２に送信する。制御信号ＣＡ２を受信した第２タイミング制御回路１２２は、演算回路１１に制御信号Ｃ２を送信し、演算回路１１はデシメーション処理を開始する。時刻Ｔ５２において１処理単位のデシメーション処理を完了すると、第２タイミング制御回路１２２から演算回路１１への制御信号Ｃ２の送信が停止して、演算回路１１はデシメーション処理を停止する。そして、時刻Ｔ５３において、ＳＲＣ処理されたデータ量が処理単位あたりのデシメーション処理の入力データ量に達すると、制御信号ＣＡ２が制御回路１３から第２タイミング制御回路１２２に送信され、デシメーション処理が再開される。
【００６６】
次に、図１９に示したように、データ量Ｄ６のデータが過剰データとして発生する場合を考える。図１９に示した過剰データが生じる場合のデジタル信号処理装置１Ｂの動作を、図２０に示したタイミングチャートを用いて説明する。図２０（ａ）は、ＳＲＣ処理の入力データとなる入力信号ＳＡのリングバッファ１７への格納を示し、図２０（ｂ）は、ＳＲＣ処理の実行を示し、図２０（ｃ）はデシメーション処理の実行を示す。
【００６７】
図２０に示すように、第１タイミング制御回路１２１が演算回路１１を制御して、時刻Ｔ０に開始された１処理単位のＳＲＣ処理が時刻Ｔ６１で完了する。時刻Ｔ６１から時刻Ｔ６２までの期間に送信回路２からデジタル信号処理装置１Ｂに送信されるデータが過剰データである。ここで、時刻Ｔ６２は、時刻Ｔ０から第１サンプリング周波数ｆ１の１周期に相当する時間後の時刻である。制御回路１３は、入力信号ＳＡで送信されるデータ量をリアルタイムで監視する。そして制御回路１３は、リングバッファ１７に格納される１送信単位のデータ量が処理単位あたりのＳＲＣ処理されるデータ量より多い場合に、時刻Ｔ６１後の最初の制御処理単位のＳＲＣ処理において実処理を実行させる制御信号ＣＡ１を、第１タイミング制御回路１２１に送信する。実処理を実行させる制御信号ＣＡ１を受信した第１タイミング制御回路１２１は、演算回路１１への制御信号Ｃ１によって演算回路１１にＳＲＣ処理の実処理を実行させる。つまり、ＳＲＣ処理の実処理を制御処理単位で増加させて、過剰データに対するＳＲＣ処理を実行する。そのため、過剰データはリングバッファ１７に保持されない。その後、演算回路１１は未処理と実処理を交互に実行する。
【００６８】
又、制御回路１３は、ＳＲＣ処理されたデータ量をリアルタイムで監視し、ＳＲＣ処理されたデータ量が規定値に達した場合に、制御信号ＣＡ２を第２タイミング制御回路１２２に送信する。具体的には、ＳＲＣ処理されたデータ量が処理単位あたりのデシメーション処理の入力データ量に達する時刻Ｔ６１において、制御回路１３は、制御信号ＣＡ２を第２タイミング制御回路１２２に送信する。制御信号ＣＡ２を受信した第２タイミング制御回路１２２は、演算回路１１に制御信号Ｃ２を送信し、演算回路１１はデシメーション処理を開始する。時刻Ｔ６１において開始された１単位処理のデシメーション処理は、時刻Ｔ６１から第１サンプリング周波数ｆ１の１周期後の時刻Ｔ６４より前の、時刻Ｔ６３までに完了するように第２タイミング制御回路１２２によって制御される。つまり、時刻Ｔ６３〜Ｔ６４は、時刻Ｔ６１までにＳＲＣ処理されたデータについてのデシメーション処理の未処理期間となる。そして、時刻Ｔ６３において、制御回路１３が制御信号ＣＡ２を第２タイミング制御回路１２２に送信し、新たなデシメーション処理が開始される。デシメーション処理の未処理期間中の時刻Ｔ６３から新たなデシメーション処理を実行することによって、デシメーション処理結果の不足の発生を回避できる。
【００６９】
以上に説明したように、本発明の第５の実施の形態に係るデジタル信号処理装置１Ｂでは、第１サンプリング周波数ｆ１及び第２サンプリング周波数ｆ２の大小関係に応じて、処理単位を複数に分割した制御処理単位毎にタイミング制御回路１２を制御する。そのため、制御処理単位毎にＳＲＣ信号処理を実際に実行するか否かを制御できるため、ＳＲＣ処理に対する過不足データが発生した場合に、その過不足データを解消可能である。その結果、１つの演算回路１１でＳＲＣ処理及びデシメーション処理を実行できる。他は、第１〜第４の実施の形態と実質的に同様であり、重複した記載を省略する。
【００７０】
（その他の実施の形態）
上記のように、本発明は第１乃至第５の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【００７１】
既に述べた第１乃至第５の実施の形態の説明においては、デジタル信号処理装置１がインタポレーション処理或いはデシメーション処理とＳＲＣ処理を実行する場合を示したが、他のデジタルフィルタ処理とＳＲＣ処理を実行してもよい。
【００７２】
又、インタポレーション処理用の入力データが入力信号ＳＡのサンプリング周波数に同期してデータバッファ１６へ入力し、データバッファ１６の書き込み動作が送信回路２の動作クロックに同期している場合に、データバッファ１６の書き込み動作の周期とデジタル信号処理装置１の動作クロックを検出して、ＳＲＣ処理におけるサンプリングレートの比率を設定してもよい。
【００７３】
このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【図面の簡単な説明】
【００７４】
【図１】本発明の第１の実施の形態に係るデジタル信号処理装置の構成を示す模式図である。
【図２】本発明の第１の実施の形態に係るデジタル信号処理装置の処理方法を示すタイミングチャートである。
【図３】本発明の第１の実施の形態に係るデジタル信号処理装置の動作を説明するための模式図であり、図３（ａ）は処理単位あたりのインタポレーション処理されるデータ量、図３（ｂ）は処理単位あたりのＳＲＣ処理されるデータ量である。
【図４】本発明の第１の実施の形態に係るデジタル信号処理装置の処理方法を説明するためのタイミングチャートである。
【図５】本発明の第２の実施の形態に係るデジタル信号処理装置の動作を説明するための模式図であり、図５（ａ）は処理単位あたりのインタポレーション処理されるデータ量、図５（ｂ）は処理単位あたりのＳＲＣ処理されるデータ量である。
【図６】本発明の第２の実施の形態に係るデジタル信号処理装置の動作を説明するための模式図であり、図６（ａ）は処理単位あたりのインタポレーション処理されるデータ量、図６（ｂ）は処理単位あたりのＳＲＣ処理されるデータ量である。
【図７】本発明の第２の実施の形態に係るデジタル信号処理装置の処理方法を説明するためのタイミングチャートである。
【図８】本発明の第３の実施の形態に係るデジタル信号処理装置の構成を示す模式図である。
【図９】本発明の第３の実施の形態に係るデジタル信号処理装置の処理方法を示すタイミングチャートである。
【図１０】本発明の第３の実施の形態に係るデジタル信号処理装置の動作を説明するための模式図であり、図１０（ａ）は送信単位あたりの入力信号で送信されるデータ量、図１０（ｂ）は処理単位あたりのＳＲＣ処理されるデータ量である。
【図１１】本発明の第３の実施の形態に係るデジタル信号処理装置の処理方法を説明するためのタイミングチャートである。
【図１２】本発明の第４の実施の形態に係るデジタル信号処理装置の動作を説明するための模式図であり、図１２（ａ）は送信単位あたりの入力信号で送信されるデータ量、図１２（ｂ）は処理単位あたりのＳＲＣ処理されるデータ量である。
【図１３】本発明の第４の実施の形態に係るデジタル信号処理装置の動作を説明するための模式図であり、図１３（ａ）は送信単位あたりの入力信号で送信されるデータ量、図１３（ｂ）は処理単位あたりのＳＲＣ処理されるデータ量である。
【図１４】本発明の第４の実施の形態に係るデジタル信号処理装置の処理方法を説明するためのタイミングチャートである。
【図１５】本発明の第５の実施の形態に係るデジタル信号処理装置の構成を示す模式図である。
【図１６】本発明の第５の実施の形態に係るデジタル信号処理装置の処理方法を示すタイミングチャートである。
【図１７】本発明の第５の実施の形態に係るデジタル信号処理装置の動作を説明するための模式図であり、図１５（ａ）は送信単位あたりの入力信号で送信されるデータ量、図１５（ｂ）は処理単位あたりのＳＲＣ処理されるデータ量である。
【図１８】本発明の第５の実施の形態に係るデジタル信号処理装置の処理方法を説明するためのタイミングチャートである。
【図１９】本発明の第５の実施の形態に係るデジタル信号処理装置の動作を説明するための他の模式図であり、図１９（ａ）は送信単位あたりの入力信号で送信されるデータ量、図１９（ｂ）は処理単位あたりのＳＲＣ処理されるデータ量である。
【図２０】本発明の第５の実施の形態に係るデジタル信号処理装置の処理方法を説明するための他のタイミングチャートである。
【符号の説明】
【００７５】
１、１Ａ、１Ｂ…デジタル信号処理装置
１１…演算回路
１２…タイミング制御回路
１３…制御回路
１４…レートレジスタ
１５…演算用メモリ
１６…データバッファ
１７…リングバッファ
１２１…第１タイミング制御回路
１２２…第２タイミング制御回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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