(57)【要約】【課題】  半導体基板の第１主面に伝導度変調型素子を設けた半導体装置（例えばｐｎ接合ダイオード）において、逆回復時間ｔｒｒを短縮するためにｐ型不純物領域の不純物濃度を低減すると、ホールの注入が低減され、ある電流ポイントでの順方向電圧ＶＦの値が高くなる問題があった。【解決手段】  第２電極を半導体基板ＳＢと選択的にコンタクトさせる。すなわち、半導体基板ＳＢの第２主面に開口部を有する絶縁膜を設け、絶縁膜上に第２電極を設ける。第２電極は、開口部を介して半導体基板ＳＢの第２主面とコンタクトする。開口部の総面積を半導体基板ＳＢの第２主面の総面積の約２分の１とする。これにより、絶縁膜によって少数キャリア（ホール）の引き抜きが阻まれ、第２電極付近で少数キャリアの消滅が減る。従って伝導度変調効果が高まるので、逆回復時間ｔｒｒ短縮のためにｐ型不純物領域の不純物濃度を低減した構造であっても、順方向電圧ＶＦを低減することができる。【選択図】    図２
2008244312.tif 000002
【特許請求の範囲】
【請求項１】
第１主面と第２主面を有する半導体基板と、
前記第１主面に設けられた伝導度変調型の素子領域と、
前記第１主面側に設けられ前記素子領域と接続する第１電極と、
前記第２主面に設けられた絶縁膜と、
該絶縁膜に選択的に設けられた複数の開口部と、
前記絶縁膜を覆って設けられ該開口部を介して前記半導体基板の前記第２主面とコンタクトする第２電極と、
を具備することを特徴とする半導体装置。
【請求項２】
前記開口部の面積は、前記第２主面に対して３５％〜８０％であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記開口部は、均等な形状を有し互いに均等な距離で離間して設けられることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記開口部は、正六角形状であることを特徴とする請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に順方向電圧の低減を実現する半導体装置に関する。
【背景技術】
【０００２】
図７には、従来の半導体装置の一例としてｐｎ接合ダイオード６０の断面図を示す。
【０００３】
ｐｎ接合ダイオード６０は、ｎ＋型シリコン半導体基板５１上にｎ−型半導体層５２を積層し、ｎ−型半導体層５２の表面に高濃度のｐ型不純物を拡散するなどしたｐ型不純物領域５３を設ける。ｐ型不純物領域５３の表面にはアノード電極５５を設け、ｎ＋型シリコン半導体基板５１の裏面には、全面にカソード電極５８を設ける（例えば特許文献１参照。）。
【特許文献１】特開平１０−３３５６７９号公報（第２０頁、第３９図）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
スイッチングタイムを高速化したｐｎ接合ダイオード（Fast  Recovery  Diode：ＦＲＤ）では、蓄えられた電荷量Ｑｒｒを放出するまでの時間である逆回復時間ｔｒｒを短くする必要がある。
【０００５】
逆回復時間ｔｒｒを短縮する方法として、ｐ型不純物領域５３の不純物濃度を低減し、ドリフト層となるｎ−型半導体層５２へのホール注入量を減少させることが考えられる。
【０００６】
しかし、ｐ型不純物領域５３の不純物濃度を低減すると、当然ながらｎ−型半導体層５２でのキャリア（ホール）蓄積量が低減するため、伝導度変調効果の減少につながる。従って、定格電流付近での順方向電圧ＶＦが増大する問題がある。
【課題を解決するための手段】
【０００７】
本発明は、かかる課題に鑑みてなされ、第１主面と第２主面を有する半導体基板と、前記第１主面に設けられた伝導度変調型の素子領域と、前記第１主面側に設けられ前記素子領域と接続する第１電極と、前記第２主面に設けられた絶縁膜と、該絶縁膜に選択的に設けられた複数の開口部と、前記絶縁膜を覆って設けられ該開口部を介して前記半導体基板の前記第２主面とコンタクトする第２電極と、を具備することにより解決するものである。
【発明の効果】
【０００８】
本実施形態によれば、第１に、半導体基板の第１主面に伝導度変調型素子と第１電極（表面電極）が設けられ、第２主面に第２電極（裏面電極）が設けられた半導体装置において、第２主面を覆う絶縁膜に開口部を設け、絶縁膜上に設けた第２電極と半導体基板とをコンタクトさせることにより、第２電極のコンタクト面積を低減し、第２主面近傍において少数キャリア（ホール）の消滅が減り、キャリア（ホール）の蓄積を増大させることができる。
【０００９】
これにより、逆回復時間ｔｒｒ低減のために、ｐ型不純物領域の不純物濃度を低減した構成であっても、第２主面近傍において伝導度変調効果を増加させることができるので、定格電流付近での順方向電圧ＶＦが増大することを防止できる。
【００１０】
第２に、第２電極のコンタクト（開口部）総面積を半導体基板の第２主面の３５％〜８０％程度にすることにより、第２電極付近における少数キャリアの蓄積に起因する順方向電圧ＶＦの低減効果が、電流経路の狭小化による抵抗の増加分を上回ることができる。従って、従来構造において順方向電圧ＶＦが増大していた定格電流付近において、順方向電圧ＶＦを低減することができる。
【００１１】
第４に、複数の開口部は正六角形状の均等なパターンで、且つ互いに均等な距離で離間することにより、キャリアが一箇所に集中することなく均一に引き抜くことができ、また電流の経路を均一にすることができる。
【発明を実施するための最良の形態】
【００１２】
本発明の実施の形態を図１から図６を用いて、ｐｎ接合ダイオードを例に詳細に説明する。
【００１３】
本実施形態の半導体装置２０は、半導体基板ＳＢと、素子領域Ｅと、第１電極５と、絶縁膜６と、開口部７と、第２電極８と、から構成される。
【００１４】
図１は、本実施形態の半導体装置２０を示す図であり、図１（Ａ）が第１主面側の平面図、図１（Ｂ）が第２主面側の絶縁膜６の平面図、図１（Ｃ）が第２主面側の第２電極８を設けた平面図である。尚、図１（Ａ）では第１電極および第１主面側の絶縁膜を省略している。
【００１５】
半導体基板ＳＢは、例えばｎ＋型シリコン半導体基板上に、例えばエピタキシャル成長などによりｎ−型半導体層が設けられ、第１主面と第２主面を有する。
【００１６】
図１（Ａ）を参照して、半導体基板ＳＢ（ｎ−型半導体層２）の第１主面側には、ｐ型不純物領域３を設け、ｎ型の半導体基板ＳＢをドリフト層とする伝導度変調型の素子領域Ｅを設ける。また、ｐ型不純物領域３の外側を囲み、それぞれ高濃度のｐ型およびｎ型の不純物領域であるガードリング１１およびアニュラー１２を設ける。
【００１７】
ここでは一例として素子領域Ｅにｐｎ接合ダイオードが形成される。素子領域Ｅとは半導体装置２０が実質的に動作を行う領域であり、本実施形態では例えばガードリング１１の内側の領域とする。後述するが、半導体基板ＳＢの第１主面側には、第１電極を設ける。
【００１８】
図１（Ｂ）の如く、半導体基板ＳＢの第２主面側には、全面に絶縁膜６が設けられる。絶縁膜６は例えば酸化膜であり、複数の開口部７が選択的に設けられる。
【００１９】
それぞれの開口部７は、均等な形状（大きさ）で、開口部７の中心部からの距離が互いに均等な距離で離間して配置される。開口部７の形状は、正六角形状である。１つの開口部７の面積は、半導体基板ＳＢの第２主面に対して３５％〜８０％とする。
【００２０】
一例として半導体基板ＳＢの第２主面の面積（チップサイズ）が、例えば３ｍｍ角程度の場合、１つの開口部の面積は約１０００μｍ２程度であり、それぞれ１５μｍ程度離間して設けられる。
【００２１】
図１（Ｃ）を参照して、第２電極８は、絶縁膜６を覆って第２主面側に設けられ、破線で示す開口部７を介して半導体基板ＳＢの第２主面（ｎ＋型シリコン半導体基板）とコンタクトする。第２電極８は、半導体装置２０の裏面電極でありここではカソード電極である。
【００２２】
第２電極８は、第２主面側からＴｉ−Ｎｉ−Ａｇの多層金属構造である。チップサイズが０．６ｍｍ角以上と大きい場合は、リードフレーム等の支持材と半導体装置（半導体チップ）２０との固着に共晶を採用すると、ムラができ易く、振動で割れが発生するなど好ましくない。そこで、チップサイズが大きい場合には接着材にて固着することが望ましい。
【００２３】
また、例えばチップサイズが０．６ｍｍ角より小さい場合、リードフレーム等の支持材と半導体装置２０とを共晶にて固着できるので、この場合の第２電極８は、第２主面側からＮｉＣｒ−Ａｕの多層金属構造を採用し、支持材（例えば銅（Ｃｕ））と共晶させ固着する。
【００２４】
図２は、図１のａ−ａ線断面図である。また、図１（Ｃ）では、半導体装置２０を支持材３０に固着した場合を示す。
【００２５】
半導体基板ＳＢは、ｎ＋型シリコン半導体基板１上に、例えばエピタキシャル成長などによりｎ−型半導体層２が設けられる。
【００２６】
半導体基板ＳＢの第１主面側（ｎ−型半導体層２表面）にはｐ型不純物領域３が設けられる。更にｐ型不純物領域３部分が開口した酸化膜等の絶縁膜４が設けられ、ｐ型不純物領域３とコンタクトする第１電極５を設ける。第１電極５は、アルミニウム（Ａｌ）層などにより構成された表面電極であり、ここではアノード電極である。
【００２７】
第２主面側においては、開口部７を設けた絶縁膜６を覆って第２電極８が設けられる。これにより、第２電極８と半導体基板ＳＢとのトータルのコンタクト面積は、半導体基板ＳＢの面積の３５％〜８０％となる。しかし、第２電極８と、リードフレーム等の支持材３０との固着面積は、半導体基板ＳＢの面積（チップサイズ）を維持でき、従来どおりの固着強度を確保できる。
【００２８】
本実施形態では、第２電極８と半導体基板ＳＢとのコンタクト面積を低減することにより、第２電極８近傍において少数キャリア（ホール）の消滅を減らすことができ、伝導度変調効果を向上させることができる。
【００２９】
図３は、半導体装置２０に順方向電圧ＶＦを印加した場合の、第２電極８付近の拡大断面図である。
【００３０】
第１電極（アノード電極）５に正電位を印加し、第２電極（カソード電極）８に負電位を印加すると、ｐ型不純物領域３からｎ−型半導体層２にホールの注入が生じ、ｎ−型半導体層２（ドリフト層）の伝導度が変調されるとともに半導体装置２０が導通し、電流が第１電極５から第２電極８に向かって流れる。
【００３１】
このとき第２電極８付近において、絶縁膜６の開口部７付近の少数キャリア（ホール）は、第２電極８に引き抜かれるが、開口部７の周辺では絶縁膜６に阻まれた少数キャリア（ホール）が蓄積する。その結果伝導度変調効果が増加し、順方向電圧ＶＦが低減する。
【００３２】
すなわち、逆回復時間ｔｒｒを短縮するために、ｐ型不純物領域３の不純物濃度を低減させたｐｎ接合ダイオードであっても、第２電極８付近で伝導度変調効果を高めることができる。
【００３３】
図４および図５は、ｐ型不純物領域３の不純物濃度による順方向電圧ＶＦ−順方向電流ＩＦ特性を示す。
【００３４】
図４は、従来構造（図７）の２種類の不純物濃度についての順方向電圧ＶＦ−順方向電流ＩＦ特性を示しており、破線が、ｐ型不純物領域３の不純物濃度が２．５Ｅ１８ｃｍ−３の場合であり、実線が、ｐ型不純物領域３の不純物濃度が１．０Ｅ１５ｃｍ−３の場合である。
【００３５】
これによれば、順方向電流ＩＦが５（Ａ）の場合、ｐ型不純物領域３の不純物濃度を低減することにより、順方向電圧ＶＦが０．３Ｖ程度増加することがわかる。
【００３６】
図５は、従来構造と本実施形態の構造における順方向電流ＩＦ−順方向電圧ＶＦ特性を比較した図である。破線が従来構造の如く第２電極が半導体基板ＳＢの全面とコンタクトした場合であり、実線が本実施形態の如く、第２電極８と半導体基板ＳＢとのコンタクト面積が、半導体基板ＳＢの総面積の２分の１の場合である。またｐ型不純物領域の不純物濃度は、図４に示した、１．０Ｅ１５ｃｍ−３の場合である。
【００３７】
このように本実施形態によれば、第２電極８と半導体基板ＳＢとのコンタクト面積を低減（例えばチップ総面積の２分の１）にすることにより、順方向電流ＩＦが約０．１Ａ以上の場合に同じ順方向電流ＩＦにおける順方向電圧ＶＦを低減することができる。
【００３８】
図４で、ｐ型不純物領域の濃度を低濃度にしたとき、順方向電流ＩＦが約１Ａまでは順方向電圧ＶＦも低い（低ＶＦ）が、順方向電流ＩＦが約１Ａを超えた領域で、同じ順方向電流ＩＦにおける順方向電圧ＶＦが増大してしまう（図４）。
【００３９】
しかし、本実施形態においてコンタクト面積を低減することにより、順方向電流ＩＦが約０．１Ａ以上の領域で、順方向電圧ＶＦを逆転させ、同じ順方向電流ＩＦにおける順方向電圧ＶＦ値を低減できる。なお、順方向電流ＩＦが約０．１Ａ以下では第２電極（カソード電極）全面でコンタクトする方がよいが、これは同じ不純物濃度で第２電極を全面に設けた場合と、その２分の１の面積の場合を比較しているからである。
【００４０】
ｐ型不純物領域が高濃度（図４）の場合と比べれば、低濃度の方が順方向電流ＩＦが約１Ａ以下で低ＶＦであり（図４）、順方向電圧ＶＦが大きくなる約０．１Ａ以下(図５)でも従来構造（ｐ型不純物領域が高濃度で第２電極が全面でコンタクトするｐｎ接合ダイオード１１０）より低ＶＦにできる。
【００４１】
尚、絶縁膜６は電流の経路を狭小化するので、電流の抵抗が若干増加するが、開口部７の面積および配置を適切に選択することにより、電流の抵抗増加分を上回る伝導度変調効果を得ることができる。
【００４２】
図６は、開口部７の開口率と順方向電圧ＶＦとの関係を示す図である。横軸が、第２主面の面積に対する開口部７の総面積の割合を示す開口率［％］であり、縦軸がそれぞれの開口率における順方向電圧ＶＦ［Ｖ］である。
【００４３】
これにより、開口部７の総面積が、半導体基板ＳＢの第２主面の総面積の２分の１の場合に、最も順方向電圧ＶＦの低減を実現することができる。
【００４４】
以上、本実施形態では、素子領域Ｅにｐｎ接合ダイオード（ＦＲＤ）が形成された半導体装置２０を例に示したが、これに限らない。例えばバイポーラトランジスタやＩＧＢＴなど、素子領域Ｅに伝導度変調型の素子が形成される半導体装置であれば、同様に実施できる。
【図面の簡単な説明】
【００４５】
【図１】本発明の半導体装置を説明するための平面図である。
【図２】本発明の半導体装置を説明するための断面図である。
【図３】本発明の半導体装置を説明するための拡大断面図である。
【図４】本発明の半導体装置を説明するための特性図である。
【図５】本発明の半導体装置を説明するための特性図である。
【図６】本発明の半導体装置を説明するための特性図である。
【図７】従来の半導体装置を説明するための断面図である。
【符号の説明】
【００４６】
１        ｎ＋型シリコン半導体基板
２        ｎ−型半導体層
３        ｐ型不純物領域
４        絶縁膜
５        第１電極
６        絶縁膜
７        開口部
８        第２電極
１１      ガードリング
１２      アニュラー
２０      半導体装置
３０      支持材
５１        ｎ＋型シリコン半導体基板
５２        ｎ−型半導体層
５３        ｐ型不純物領域
５４        絶縁膜
５５        アノード電極
５８        カソード電極
６０        ｐｎ接合ダイオード
ＳＢ        半導体基板
Ｅ          素子領域
【図１】
2008244312.tif 000003
【図２】
2008244312.tif 000004
【図３】
2008244312.tif 000005
【図４】
2008244312.tif 000006
【図５】
2008244312.tif 000007
【図６】
2008244312.tif 000008
【図７】
2008244312.tif 000009