(57)【要約】【課題】ｎ型半導体層上のｐウェル領域に形成された横型ＭＯＳＦＥＴにおいて、低オン抵抗（Ｒｏｎ・Ａ）を実現する。【解決手段】ｎオフセット領域９とｎ+ソース領域４との間にｐウェル領域３を分離してｎウェル領域２の表面露出部を設け、ｎオフセット領域９からｎ+ソース領域４迄の表面上にゲート電極７を設ける。この場合、ｎオフセット９とｎウェル領域２の両方を電流経路とすることができる。【選択図】        図２
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【特許請求の範囲】
【請求項１】
第１導電型半導体層の表面上に形成された第１及び第２の第２導電型ウェル領域と、該第１の第２導電型ウェル領域内に形成された第１導電型ソース領域と、該第１導電型ソース領域と前記第１の第２導電型ウェル領域の表面とに電気的に接続されたソース電極と、前記第２の第２導電型ウェル領域内に形成された第１導電型オフセット領域と、該第１導電型オフセット領域に接して形成された第１導電型ドレイン領域と、該第１導電型ドレイン領域に電気的に接続されたドレイン電極とを備え、前記第１導電型ドレイン領域が直接または前記第１導電型オフセット領域を介して前記第１導電型半導体層に接するとともに、前記第１導電型ソース領域と前記第１導電型オフセット領域とに挟まれた前記第１及び第２の第２導電型ウェル領域及び前記第１導電型半導体層の表面にゲート絶縁膜を介して形成されたゲート電極を備え、前記ゲート電極と第１導電型ソース領域を共通にし、第１導電型オフセット領域をドリフト領域とする第１導電型チャネルの横型ＭＯＳＦＥＴと、第１導電型半導体層を第２ドリフト領域とする第１導電型チャネルの第２横型ＭＯＳＦＥＴを有することを特徴とする半導体装置。
【請求項２】
前記第１の第２導電型ウェル領域と前記第２の第２導電型ウェル領域とが、前記ゲート電極直下の第１導電型半導体層の表面層の一部で接続されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第１の第２導電型ウェル領域と前記第２の第２導電型ウェル領域に挟まれた第１導電型半導体層の表面層に第１導電型半導体層より高濃度の第１導電型副領域が形成されていることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記第１導電型オフセット領域の単位面積当たり不純物総量が約１×１０12/cm2であることを特徴とする請求項１ないし３のいずれかに記載の半導体装置。
【請求項５】
前記第１の第２導電型ウェル領域または第２の第２導電型ウェル領域の単位面積当たり不純物総量が約２×１０12/cm2であることを特徴とする請求項１ないし４のいずれかに記載の半導体装置。
【請求項６】
前記第１導電型半導体層の単位面積当たり不純物総量が約２×１０12/cm2であることを特徴とする請求項１ないし５のいずれかに記載の半導体装置。
【請求項７】
前記第１導電型半導体層が第２導電型半導体基板上に形成されていることを特徴とする請求項１ないし６のいずれかに記載の半導体装置。
【請求項８】
前記第１導電型半導体層が絶縁層を介し半導体基板上に形成されていることを特徴とする請求項１ないし６のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は半導体スイッチングデバイス、特に単位面積当たりのオン抵抗が低い絶縁ゲート型電界効果トランジスタ（以下ＭＯＳＦＥＴと記す）に関する。
【背景技術】
【０００２】
図８は、従来のスイッチングデバイスの一つであるｎチャネル横型ＭＯＳＦＥＴの断面図である。一点鎖線の左側部分が単位の半導体装置である。なお、以下において、ｎまたはｐを冠した層または領域は、それぞれ電子、正孔を多数キャリアとする層または領域である。また+は比較的高濃度であることを意味している。
図８において、ｐ型半導体基板1の表面層にｎウェル領域2が形成され、そのｎウェル領域2の表面に接するｎウェル電極14が設けられている。さらにｎウェル領域2の表面層にｐウェル領域3が形成され、そのｐウェル領域3の表面層にはｎ+ソース領域4とｐ+コンタクト領域5とが形成されている。ｎ+ソース領域4とｐ+コンタクト領域5との表面には共通に接触するソース電極10が設けられている。また、ｐウェル領域3の表面層のｎ+ソース領域4と離れた部分にｎ+ドレイン領域8が形成され、その表面にドレイン電極11が設けられている。このドレイン電極11は通常ｎウェル電極14と同電位に接続される。ｎ+ドレイン領域8とｎ+ソース領域4との間のｐウェル領域3の表面層にはｎ+ドレイン領域8を含むようにｎオフセット領域9が形成されている。
ｎ+ソース領域4とｎオフセット領域9に挟まれたｐウェル領域3の表面にはゲート酸化膜6を介してゲート電極7が形成されている。また、ゲート電極7のドレイン側端からｎ+ドレイン領域8までの間にはｎ+ドレイン領域8側のゲート電極直下の電界を緩和する等の目的でLOCOS酸化膜12が形成されている。更に、ｐ型半導体基板1の裏面には通常ソース電極12と同電位に接続される裏面電極13が形成されている。
【０００３】
図８において、ソース電極10に対しドレイン電極11に正の電圧が印加された状態でゲート電極7にゲート閥値以下の電圧が印加されている場合には、ｐウェル領域3とｎオフセット領域9間のｐｎ接合が逆バイアスされた状態であるため電流は流れない。
一方、ゲート電極7にゲート閥値以上の電圧を印加すると、ゲート電極7直下のｐウェル領域3表面には反転層が形成され、ｎ+ドレイン領域8→ｎオフセット領域9→ｐウェル領域3の表面反転層→ｎ+ソース領域4の経路で電流が流れ、よく知られたＭＯＳＦＥＴのスイッチング動作を行うことができる。
なお、この様な構造のＭＯＳＦＥＴはｐウエル領域3内のｎオフセット領域9をＭＯＳＦＥＴの主電流の流れるドリフト領域として使用するが、逆バイアス時には空乏化する必要があるため、ドリフト領域の深さを十分にとることが困難である。したがって、数１００V以上の高耐圧の場合はもとより、数１０V以下の比較的低耐圧の場合でも、単位面積あたりの不純物総量を適量にするいわゆるリサーフ（ＲＥＳＵＲＦ）構造を適用することが有効である。すなわちその場合のｎオフセット領域9の単位面積あたりの不純物総量は所謂ＲＥＳＵＲＦ条件１×１０12/cm2程度とする。
またｐウェル領域3も十分深く形成できない場合は、ｐウェル領域3−ｎオフセット領域9間と、ｐウェル領域3−ｎウェル領域2間のｐｎ接合から伸びる空乏層によりｎオフセット領域9直下のｐウェル領域3を完全に空乏化する所謂ダブルＲＥＳＵＲＦ条件にすることが有効である。
【０００４】
その場合ｎオフセット領域9直下のｐウェル領域3の不純物総量は２×１０12/cm2程度とする。
この様な横造の横型ＭＯＳＦＥＴはｎウェル領域2で基板と電位的に分離することが可能で、ドレイン電極11及びソース電極10の電位に対する自由度が高いため複数のハイサイドＭＯＳＦＥＴ、ローサイドＭＯＳＦＥＴ等を同一チップ内に集積する場合などに有効である。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上記の様な横型ＭＯＳＦＥＴは、先に述べた様にドリフト領域の深さを十分にとることが困難であるため、オフセット領域の不純物総量をＲＥＳＵＲＦ条件にするのが良い。
しかしながら、ＲＥＳＵＲＦ構造を適用した場合単位断面積あたりのオフセット領域の不純物総量は耐圧にかかわらずＲＥＳＵＲＦ条件である約１×１０12/cm2、例えばオフセット領域の厚さを０．５μmとしたときその不純物濃度は２×１０16/cm3となり、特に比較的低耐圧の領域で低いオン抵抗を得るには不向きである。
以上の問題に鑑み本発明の目的は、ＲＥＳＵＲＦ構造を適用しつつ、なおかつ低いオン抵抗の得られる半導体装置を提供することにある。
【課題を解決するための手段】
【０００６】
上記の課題解決のため本発明の発明者らは、通常の電流経路の他に別の電流経路を設けることを考えた、例えばｎチャネル形ＭＯＳＦＥＴの場合、ｎ+ソース領域とｎオフセット領域に挟まれた第１と第２のｐウェル領域とｎウェル領域表面にゲート電極を形成し、ゲート電極直下のチャネル領域を経由してｎオフセット領域からソース領域に流れる通常の電流経路を形成するとともに、前記ゲート電極直下のチャネル領域を経由して第１導電型半導体層すなわちｎウェル領域からｎ+ソース領域に流れる電流経路を形成するものである。
具体的には、第１導電型半導体層の表面上に形成された第１及び第２の第２導電型ウェル領域と、該第１の第２導電型ウェル領域内に形成された第１導電型ソース領域と、該第１導電型ソース領域と前記第１の第２導電型ウェル領域の表面とに電気的に接続されたソース電極と、前記第２の第２導電型ウェル領域内に形成された第１導電型オフセット領域と、該第１導電型オフセット領域に接して形成された第１導電型ドレイン領域と、該第１導電型ドレイン領域に電気的に接続されたドレイン電極とを備え、前記第１導電型ドレイン領域が直接または前記第１導電型オフセット領域を介して前記第１導電型半導体層に接するとともに、前記第１導電型ソース領域と前記第１導電型オフセット領域とに挟まれた前記第１及び第２の第２導電型ウェル領域及び前記第１導電型半導体層の表面にゲート絶縁膜を介して形成されたゲート電極を備え、前記ゲート電極と第１導電型ソース領域を共通にし、第１導電型オフセット領域をドリフト領域とする第１導電型チャネルの横型ＭＯＳＦＥＴと、第１導電型半導体層を第２ドリフト領域とする第１導電型チャネルの第２横型ＭＯＳＦＥＴを有するものとする。
【０００７】
その場合、第１導電型オフセット領域と第１導電型半導体層との両方をＭＯＳＦＥＴのドリフト領域として利用できるため、オン電圧を増加させないで単位面積あたりの電流密度を増加することができる。
この場合、第１の第２導電型ウェル領域と第２の第２導電型ウェル領域とが、前記ゲート電極直下の第１導電型半導体層の表面層の一部で接続されていてもよい。
接続されていれば第２の第２導電型ウェル領域の電位が安定する。
また、第１の第２導電型ウェル領域と前記第２の第２導電型ウェル領域に挟まれた第１導電型半導体層の表面層に第１導電型半導体層より高濃度の第１導電型副領域が形成されていてもよい。
第１導電型副領域は次の３つの効果を合わせもつものである。
第一は、不純物濃度を第１導電型半導体層より高めることにより、前記第１、第２の第２導電型ウェル領域間のパンチスルー電圧を上げ、第１導電型オフセットの長さを短縮することができる。第二はゲート電極直下の第１の第２導電型ウェル領域と前記第２の第２導電型ウェル領域のチャネル長を短縮する。第三は第１の第２導電型ウェル領域と前記第２の第２導電型ウェル領域にはさまれた第１導電型半導体層の部分のＪＦＥＴ（接合型電界効果トランジスタ）効果を低減する。
【０００８】
更に、前記第１導電型オフセット領域の単位面積当たり不純物総量を約１×１０12/cm2とし、第１の第２導電型ウェル領域または第２の第２導電型ウェル領域の単位面積当たり不純物総量を約２×１０12/cm2とし、第１導電型半導体層の単位面積当たり不純物総量を約２×１０12/cm2とする。
これらはいずれもＲＥＳＵＲＦ条件を満たす値であり、空乏層を広げて耐圧をできるだけ高め、かつ低いオン抵抗を得るためである。
第１導電型半導体層が第２導電型ウェル基板上に形成されているか、或いは第１導電型半導体層が絶縁層を介し半導体基板上に形成されていれば、複数の半導体装置を各素子ごとに絶縁することが出来るので、多数の半導体素子を集積できる。
【発明の効果】
【０００９】
本発明によれば、例えばｎチャネル形ＭＯＳＦＥＴの場合、ｎ+ソース領域とｎオフセット領域に挟まれた第１と第２のｐウェル領域とｎウェル領域表面にゲート電極を形成し、ゲート電極直下のチャネル領域を経由してｎオフセット領域からソース領域に流れる通常の電流経路を形成するとともに、前記ゲート電極直下のチャネル領域を経由して第１導電型半導体層すなわちｎウェル領域からｎ+ソース領域に流れる電流経路を形成するなどの構造で、オフセット領域と同じ導電型の半導体層との両方をＭＯＳＦＥＴのドリフト領域として利用できるようにしたため、セルピッチを大きく増加すること無しに二つの電流経路を設けることが可能になる。
従って、同じオン電圧で単位面積あたりの電流密度の高い、所謂Ron・Aの低い横型ＭＯＳＦＥＴを形成することができる。
特に、関与する領域をＲＥＳＵＲＦ条件、或いはダブルＲＥＳＵＲＦ条件を満足するような不純物濃度とすることにより、最大従来の３倍の電流密度とすることができる画期的な発明である。
【発明を実施するための最良の形態】
【００１０】
以下実施例に基づき図を参照しながら詳しく説明する。なお以下の例はｎチャネル形ＭＯＳＦＥＴとするが、ｐチャネル形ＭＯＳＦＥＴでにも適用できることはいうまでも無い。
［参考例］
図１は本発明の参考例における横型ＭＯＳＦＥＴの断面図である。
図１において、ｐ型半導体基板1の表面層にｎウェル領域2が形成され、そのｎウェル領域2の表面層に選択的にｐウェル領域3が形成されている。ｐウェル領域3の端部にｎ+ドレイン領域8が形成され、その表面にドレイン電極11が設けられている。ｐウェル領域3の表面層のｎ+ドレイン領域8から遠い部分に第１、第２ｎ+ソース領域4−1、4−2とｐ+コンタクト領域5とが形成されている。ｎ+ソース領域4−1、4−2とｐ+コンタクト領域5との表面には共通に接触するソース電極10が設けられている。ｎ+ドレイン領域8と第１ｎ+ソース領域4−1との間のｐウェル領域3の表面層にはｎ+ドレイン領域8を含むようにｎオフセット領域9が形成されている。第１ｎ+ソース領域4−1とｎオフセット領域9間のｐウェル領域3の表面上には第１ゲート絶縁膜6−1を介して第１ゲート電極7−1が設けられ、第２ｎ+ソース領域4−2とｎウェル領域2の表面露出部との間のｐウェル領域3の表面上には第２ゲート絶縁膜6−2を介して第２ゲート電極7−2が設けられている。
【００１１】
また、第１ゲート電極7−1のドレイン側端からｎ+ドレイン領域8までの間にはｎ+ドレイン領域8側のゲート電極直下の電界を緩和する等の目的でLOCOS酸化膜12が形成されている。更に、ｐ型半導体基板1の裏面には通常ソース電極10と同電位に接続される裏面電極13が形成されている。
図８の従来のＭＯＳＦＥＴの断面図と異なるのは二点あり、その一点はｎ+ソース領域が二つあり、第１ｎ+ソース領域4−1に対しｎオフセット領域9と反対側にも第２ｎ+ソース領域4−2が設けられ、ｎウェル領域2の表面露出部表面及びその表面露出部と第２ｎ+ソース領域4−2とに挟まれたｐウェル領域3の表面に第２ゲート絶縁膜6−2を介して第２ゲート電極7−2が形成されている点で、もう一点はｐウェル領域3がｎ+ドレイン領域8部で終端し、ｎウェル領域2がｎオフセット領域9を介してｎ+ドレイン領域8に接続されている点である。
なお、第１、第２ｎ+ソース領域4−1、4−2は必ず分離されていなければならないわけではなく、別の断面では接続していても良い。ゲート絶縁膜6−1、6−2、ゲート電極7−1、7−2についても同様である。
このようにすることにより、従来と同じｎ+ドレイン領域8→ｎオフセット領域9→ゲート電極7−1直下のｐウェル反転層→ｎ+ソース領域4−1の電流経路の他に、新しくｎ+ドレイン領域8→ドレイン領域下のｎオフセット領域9−ｐウェル領域3直下のｎウェル領域2→第２ゲート電極7−2直下のｐウェル3反転層→第２ｎ+ソース領域4−2の電流経路ができる。そのため、同じオン電圧で多くの電流を流すことができる。
【００１２】
ＲＥＳＵＲＦ条件に従うとすれば、例えばｎオフセット領域9の不純物濃度は２×１０16/cm3、深さは０．５μmである。先に述べたようにｎウェル領域2を十分深くできない場合でも、ｐ型半導体基板1とｎウェル領域2の間のｐｎ接合と、ｐウェル領域3とｎウェル領域2間のｐｎ接合から伸びる空乏層がつながり、ｐウェル領域3直下のｎウェル領域2が完全に空乏化する所謂ダブルＲＥＳＵＲＦ条件にすることにより、ｎウェル領域2において、ＲＥＳＵＲＦ条件である単位面積あたり不純物総量１×１０12/cm2のｎオフセット領域9に対し２倍の導電率が得られ、ｎオフセット領域9のみをドリフト領域として使用する従来に比べ約３倍の導電率が得られる。
ダブルＲＥＳＵＲＦ条件とすれば例えば、ｐウェル領域3の不純物濃度は２×１０16/cm3、深さは１．５μm、ｎウェル領域2の不純物濃度は４．４×１０15/cm3、深さは６．０μmである。
この導電率の増加は、構造が複雑化することに起因するセルピッチの増加を考慮しても優位である。実際に試作した半導体装置では、耐圧６０Vクラスで導電率が約１．５倍に、６００Vクラスで導電率が約２倍になった。すなわち電流容量がそれだけ大きくなったわけである。また、ｎウェル領域2を十分深くできれば、表面付近のｎウェル濃度を増加させないようにし、ｐウエル領域3との接合耐圧を素子耐圧（ソースドレイン間耐圧）より高くすることによりｐウェル領域3直下のｎウェル領域2の不純物総量をさらに増やすことも可能である。この場合はｐ型半導体基板1は必ずしも必要ではない。このことは、本参考例にかぎらず他の実施例においても共通である。
【００１３】
なお、裏面電極13は必ずしも必要ではなく、図示されていないｎウェル領域2が形成されていない個所を設け、ｐ型半導体基板1が表面に露出している場所でコンタクトを取り、ソース電極10と接続しても良い。このことは図８の従来のＭＯＳＦＥＴも含め全ての実施例でも同様である。
［実施例１］
図２は本発明の第１の実施例における横型ＭＯＳＦＥＴの断面図である。
図２において、ｐ型半導体基板1の表面層にｎウェル領域2が形成され、そのｎウェル領域2の表面層に選択的に第１、第２ｐウェル領域3−1、3−2が形成されている。第２ｐウェル領域3−2の端部にｎ+ドレイン領域8が形成され、その表面にドレイン電極11が設けられている。ｎ+ドレイン領域8から遠い側の第１ｐウェル領域3−1の表面層にｎ+ソース領域4とｐ+コンタクト領域5とが形成されている。ｎ+ソース領域は二つに分割されている必要は無い。ｎ+ソース領域4とｐ+コンタクト領域5との表面には共通に接触するソース電極10が設けられている。ｎ+ドレイン領域8とｎウェル領域2の表面露出部との間の第２ｐウェル領域3−2の表面層にはｎ+ドレイン領域8を含むようにｎオフセット領域9が形成されている。ｎ+ソース領域4からｎオフセット領域9までの表面上にはゲート絶縁膜6を介してゲート電極7が設けられている。
【００１４】
図８の従来の横型ＭＯＳＦＥＴと異なるのはｎ+ソース領域4とｎオフセット領域9とにはさまれたゲート電極7直下で、ｐウェル領域が3-1と3-2とに分割されていて、ｎウェル領域2が表面に達している部分がある点と、参考例の場合と同様ｐウェル領域3がｎ+ドレイン領域8部で終端し、ｎウェル領域2がｎオフセット領域9を介してｎ+ドレイン領域8に接続されている点である。但し別の断面では破線のように第１、第２ｐウェル領域3-1、3-2が繋がっていても良い。
図３は本実施例の半導体表面の状態を示す平面図である。
ｐウェル領域が3−1、3−2に分割され、その間に挟まれた領域にｎウェル領域2が表面に露出した部分が存在する図２の実線は、図３におけるＡ−Ａ'線に沿った断面であり、3-1と3-2とが繋がっている図２の破線は、図３におけるＢ−Ｂ'線に沿った断面である。
このような横造とすることにより、オン状態において、ｎ+ドレイン領域8→ｎオフセット領域9→ｎオフセット領域9とnウェル領域2の表面露出部とに挟まれたゲート電極7直下のｐウェル領域3−2表面の反転層→ゲート電極7直下のｎウェル領域2表面の蓄積層→ｎウェル領域2とｎ+ソース領域4とに挟まれたｐウェル領域3−1表面の反転層→ｎ+ソース領域4へと流れる電流パスと、ｎ+ドレイン領域8→ドレイン領域下のｎオフセット領域９→ｐウェル領域3直下のｎウェル領域2→nウェル領域2の表面露出部→ｎウェル領域2とｎ+ソース領域4とに挟まれたｐウェル領域3−1表面の反転層→ｎ+ソース領域4を経由して流れる電流パスと2つの電流パスが形成されるので、同一のオン電圧でより多くの電流を流すことができる。勿論ｐウェル領域が3−1、3−2に分割されていない部分では、ゲート電極7の下のｐウェル領域3表面の反転層を通して電流が流れる。
【００１５】
この場合にもｎオフセット領域9がＲＥＳＵＲＦ条件、ｐウェル領域3、ｎウェル領域2をダブルＲＥＳＵＲＦ条件とすることで、浅い拡散においても耐圧を確保した上で低いオン抵抗を得ることが可能となる。本構造では、ゲート電極直下にnウェル領域2とつながる経路を設けることにより、セルピッチの増加を小さく抑え、参考例の場合に比較してさらに単位面積あたりの電流を増加させることができる。
［実施例２］
図４は本実施例における横型ＭＯＳＦＥＴの断面図である。
ｎ+ソース領域4とｎオフセット領域9とにはさまれたゲート電極7直下で、ｐウェル領域が3-1と3-2とに分割されていて、その間にｎウェル領域2が表面に達している。
実施例１の図３と異なるのは、ｐウェル領域が3-1と3-2とに分割されていて、接続されている領域（破線部分）が無い点である。
図５は本発明の第２の実施例の半導体表面の状態を示す平面図である。
ｐウェル領域3−1と3−2は必ずしも接続されている必要はなく、実際にはオフ時においてｎウェル領域2とｐウェル領域3−1との間のｐｎ接合が逆バイアスされることにより、ｐウェル領域3−1と3−2とに挟まれたnウェル領域2がパンチスルーし、ｐウェル領域3−1と3−2とが実質的に接続された状態になり、実施例１と同様の効果を得ることができる。
【００１６】
しかも、本実施例では実施例１の図２の破線部分のようなｎウェル領域2からの電流パスが無い部分がないため、同一のオン電圧でさらに電流を増加することができる。
また、オフ時にパンチスルーするｎウェル領域2がソースドレイン間電圧の一部を保持するため、ｎオフセット領域9の長さを短縮することが可能で、実施例１に比較してセルピッチを短縮することも可能であるため、更に単位面積あたりの電流を増加させることができる。
なお、図４ではｎオフセット領域9がｐウェル領域3内で終端しており、ｎウェル領域2が直接ｎ+ドレイン領域4と接している点でも図２と異なるがどちらでも大きな差はない。
［実施例３］
図６は本発明の第３の実施例における横型ＭＯＳＦＥＴの断面図である。
前の実施例２の図４と異なるのは、ｐウェル領域3−1と3−2に挟まれたｎウェル領域2の表面層に、ｎウェル領域2より高濃度のｎ副領域17が形成されている点である。
このｎ副領域17は次の３つの効果を合わせもつものである。第一は、実施例２で述べたパンチスルー電圧を上げ、ｎオフセット領域9の長さを短縮する。第二はゲート電極7直下のｐウェル領域3−1，3−2のチャネル長を短縮する。第三はｐウェル領域3−1、3−2に挟まれたｎウェル領域2の部分のＪＦＥＴ（接合型電界効果トランジスタ）効果を低減する。
【００１７】
従って、耐圧を低下させない範囲でｎ副領域17を形成することによりさらに単位面積あたりの電流を増加させることができる。
［実施例４］
図７は本発明の第４の実施例における横型ＭＯＳＦＥＴの断面図である。
前の実施例２の図５と異なるのは、ｐ型半導体基板１が無くて、半導体基板15上に誘電体分離層16を介してｎウェル領域2が形成されている点である。
本実施例では誘電体分離基板上にＭＯＳＦＥＴが形成されているため、寄生効果による誤動作、破壊の危険性が少ない長所を持っている。
本実施例の場合にも、半導体基板15をｎウェル領域2に対して低電位にすることにより誘電体分離層16から空乏層をのばして、ｐウエル領域3直下のｎウェル領域2を完全に空乏化し所謂ダブルＲＥＳＵＲＦの効果を得ることも可能である。
【図面の簡単な説明】
【００１８】
【図１】本発明の参考例における横型MOSFET断面図
【図２】本発明の実施例１における横型MOSFET断面図
【図３】本発明の実施例１における横型MOSFETSi表面の平面図
【図４】本発明の実施例２における横型MOSFET断面図
【図５】本発明の実施例２における横型MOSFETSi表面の平面図
【図６】本発明の実施例３における横型MOSFET断面図
【図７】本発明の実施例４における横型MOSFET断面図
【図８】従来の横型MOSFETの断面図
【符号の説明】
【００１９】
1：ｐ型半導体基板
2：ｎウェル領域
3：ｐウェル領域
3-1：第１ｐウェル領域
3-2：第２ｐウェル領域
4：ｎ+ソース領域
4-1：第１ｎ+ソース領域
4-2：第２ｎ+ソース領域
5：ｐ+コンタクト領域
6：ゲート絶縁膜
6-1：第１ゲート絶縁膜
6-2：第２ゲート絶縁膜
7：ゲート電極
7-1：第１ゲート電極
7-2：第２ゲート電極
8：ｎ+ドレイン領域
9：ｎオフセット領域
10：ソース電極
11：ドレイン電極
12：LOCOS酸化膜
13：裏面電極
14：ｎウェル電極
15：半導体基板
16：誘電体分離層
17：ｎ副領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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