(57)【要約】【課題】ダイレクトコンバージョン回路において、ＡＧＣによるゲイン切り替え時のＤＣオフセットを低減可能な小型、低消費電流の増幅回路を提供する。【解決手段】増幅器を具備する増幅回路において、増幅器の入力回路ＭＡ１０，ＭＡ２０の前段にＤＣカット用容量Ｃ１０，Ｃ２０が接続され、増幅器の入力回路ＭＡ１０，ＭＡ２０と基準バイアス点との間にバイアス用スイッチＭＮ１０，ＭＰ１０，ＭＮ２０，ＭＰ２０が接続され、増幅器の入力回路ＭＡ１０，ＭＡ２０はＭＯＳＦＥＴで構成する。増幅動作直前にバイアス用スイッチをオンし、増幅器の入力回路にバイアスを与え、増幅動作時はスイッチをオフする構成とすることで、小規模、低消費電流化を可能とする。【選択図】図１
2008060882.tif 000002
【特許請求の範囲】
【請求項１】
増幅器を具備する増幅回路であって、
前記増幅器の入力回路の前段に第１の容量が接続され、前記増幅器の入力回路と基準バイアス点との間に第１のスイッチが接続され、前記増幅器の入力回路はＭＯＳＦＥＴで構成され、増幅動作直前に前記第１のスイッチをオンし、前記増幅器の入力回路にバイアスを与え、増幅動作時は前記第１のスイッチをオフすることを特徴とする増幅回路。
【請求項２】
請求項１記載の増幅回路において、
前記増幅器の入力回路に第２の容量の一方が接続され、前記第２の容量の他方が第２のスイッチで接地される構成とされ、前記増幅器の入力回路に接続された前記第２の容量と前記第２のスイッチの組み合わせが複数個で構成され、前記増幅器の入力回路に前記第２の容量を接続して減衰量を可変することを特徴とする増幅回路。
【請求項３】
請求項２記載の増幅回路において、
前記第２のスイッチを制御する信号は、瞬間的ではなく、傾斜をもって変化させることを特徴とする増幅回路。
【請求項４】
請求項１記載の増幅回路において、
前記増幅器の入力回路はカスコード構成になっていることを特徴とする増幅回路。
【請求項５】
請求項２記載の増幅回路において、
前記増幅器の入力回路に接続された前記第２の容量と前記第２のスイッチの組み合わせのほかに、前記増幅器の入力回路が第３の容量で接地される構成であることを特徴とする増幅回路。
【請求項６】
請求項２または５記載の増幅回路において、
前記第２のスイッチは、ＭＯＳＦＥＴで構成され、前記ＭＯＳＦＥＴのゲートサイズの大きなものと小さなものを複数個組み合わせたスイッチで構成され、前記小さなスイッチにより前記大きなスイッチのバラツキを補償できるように制御することを特徴とする増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、増幅回路の技術に関し、特に、ＤＣオフセットの低減が必要なダイレクトコンバージョン回路において、特にＡＧＣ制御時のＤＣオフセットを抑える技術に適用して有効な技術に関する。
【背景技術】
【０００２】
近年、通信のマルチメディア化が進み、第２世代方式に比べ優れた伝送特性を持つ第３世代方式の携帯電話の市場が立ち上がっている最中であり、携帯電話の開発においては、更なる低コスト化、小型化、低消費電力化が強く望まれている。また、ローカルエリア通信に代表される無線ＬＡＮなどの異なる通信システムとの融合について、徐々に市場が高まりつつある。上記の無線通信回路は、アンテナで受信したＲＦ信号周波数と同一のローカル信号周波数をミキサによって掛け合わせ、ベースバンド信号に変換するダイレクトコンバージョン受信機が用いられる。
【０００３】
ダイレクトコンバージョン受信機は、ヘテロダイン受信機のように中間周波数への変換を伴わないため、回路規模、消費電流の点で優れた方式であるために現在主流となっている。しかしながら、集積化が進んだＩＣ内ではローカル信号のリークによりミキサで自己ミキシングが生ずる。自己ミキシング成分は、直流成分として現れるのでＤＣオフセットと称される。前記ＤＣオフセットのレベルによっては、後段の増幅器が飽和して受信できなくなる可能性がある。また、ＡＧＣ制御タイミングで、利得切り替え回路のスイッチング動作によっても、ＤＣオフセットが生じる問題がある。
【０００４】
上記のＤＣオフセットを軽減する方法として、例えば特許文献１や特許文献２に記載される技術などが挙げられる。特許文献１には、ＨＰＦによってＤＣ成分を低減する方法が提案されている。一方、特許文献２には、ＤＣオフセットキャンセラを用いる方法において、発生するＤＣオフセットを検波し、その結果を前段にフィードバックすることでＤＣオフセットをキャンセルする方法が提案されている。
【特許文献１】特開２００６−２０２６５号公報
【特許文献２】特開平１０−２４７９５３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、前記特許文献１による方法の場合は、ＤＣ近傍信号の欠如をなるべく減らすためにＨＰＦのカットオフを小さくすることが望ましい。また、熱雑音低減のためには、ＨＰＦを構成する容量を大きくする必要があり、小型化が困難である。一方、前記特許文献２による方法の場合は、ＤＣ成分のみ検波する必要があり、この検波器内にカットオフが非常に低いＬＰＦが必要となり、小型化が困難となる。また、ＤＣオフセットキャンセル回路を動作させるために消費電流が増加するデメリットが生じる。
【０００６】
そこで、本発明は、これらの課題を解決し、ダイレクトコンバージョン回路において、ＡＧＣによるゲイン切り替え時のＤＣオフセットを低減可能な小型、低消費電流の増幅回路を提供することを目的とするものである。
【０００７】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【０００９】
本発明は、増幅器を具備する増幅回路において、増幅器の入力回路の前段に容量を接続し、増幅器の入力回路と基準バイアス点との間にスイッチを接続し、増幅器の入力回路はＭＯＳＦＥＴで構成する。増幅動作直前にスイッチをオンし、増幅器の入力回路にバイアスを与え、増幅動作時はスイッチをオフする構成とすることで、小規模、低消費電流化を可能とする。
【００１０】
具体的には、ＡＧＣ制御のために、増幅器とアッテネータとを構成し、増幅器の入力回路は高入力インピーダンスのＭＯＳゲートを使用する。アッテネータは、ＤＣカット用容量と容量ラダー、及び容量ラダーを切り替えるＭＯＳスイッチとで構成され、ＭＯＳスイッチを切り替えることによりＤＣカット用容量と容量ラダーとの比により利得を可変する。各増幅器のＤＣバイアスはＩＣ立ち上げ時にＭＯＳスイッチをオンし、バイアス発生回路とショートすることでバイアスを与える。その後、ＭＯＳスイッチをオフする構成とすることでＤＣバイアスは保持される。ＤＣカット用容量を交流的に接地しているのはＭＯＳスイッチなので、スイッチがオフの場合はオープンの状態と等しく、ＤＣ成分のみを除去することが可能となる。また、容量値は、ＤＣカット用容量と容量ラダーとの比で決定されるため、容量製造の精度が許す限り小型化が可能である。
【発明の効果】
【００１１】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１２】
本発明によれば、ダイレクトコンバージョン回路において、ＡＧＣによるゲイン切り替え時のＤＣオフセットを低減可能な小型、低消費電流の増幅回路を提供することができる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００１４】
（第１の実施の形態）
以下、本発明の第１の実施の形態における差動増幅回路を図１を用いて説明する。図１は、本発明の第１の実施の形態における差動増幅回路の構成を示す図である。
【００１５】
本実施の形態の差動増幅回路は、増幅器を具備する回路構成となっており、正相、逆相入力端子ＩＮ１，ＩＮ２、ＤＣカット用容量（第１の容量）Ｃ１０，Ｃ２０、バイアス用スイッチ（第１のスイッチ）ＭＮ１０，ＭＰ１０，ＭＮ２０，ＭＰ２０、バイアス用スイッチ信号端子ＳＢＩＡＳ、バイアス入力信号端子ＢＩＡＳ、増幅器の入力回路ＭＡ１０，ＭＡ２０、電源電圧ＶＣＣ、正相、逆相出力端子ＯＵＴ１，ＯＵＴ２を備えている。
【００１６】
この差動増幅回路では、特に、増幅器の入力回路ＭＡ１０，ＭＡ２０の前段にＤＣカット用容量Ｃ１０，Ｃ２０が接続され、増幅器の入力回路ＭＡ１０，ＭＡ２０と基準バイアス点との間にバイアス用スイッチＭＮ１０，ＭＰ１０，ＭＮ２０，ＭＰ２０が接続され、増幅器の入力回路ＭＡ１０，ＭＡ２０はＭＯＳＦＥＴで構成される。
【００１７】
この差動増幅回路において、正相、逆相入力端子ＩＮ１，ＩＮ２に入力される差動入力信号は、それぞれＤＣカット用容量Ｃ１０，Ｃ２０の一端に入力され、ＤＣ成分はカットされる。ＤＣカット用容量Ｃ１０，Ｃ２０の他端は、増幅器の入力回路ＭＡ１０，ＭＡ２０に接続される。増幅器の入力回路ＭＡ１０，ＭＡ２０のバイアスは、バイアス入力信号端子ＢＩＡＳからＣＭＯＳＦＥＴで構成されたバイアス用スイッチＭＮ１０，ＭＰ１０，ＭＮ２０，ＭＰ２０を介して与えられる。バイアス用スイッチＭＮ１０，ＭＰ１０，ＭＮ２０，ＭＰ２０は、バイアス用スイッチ信号端子ＳＢＩＡＳから入力されるバイアス用スイッチ信号により制御され、この信号がｌｏｗ電位の場合はバイアス用スイッチＭＮ１０，ＭＰ１０，ＭＮ２０，ＭＰ２０はオフとなり、正相、逆相入力端子ＩＮ１，ＩＮ２からの差動入力信号のＤＣ成分のみをカットした増幅信号を正相、逆相出力端子ＯＵＴ１，ＯＵＴ２より取り出すことが可能となる。
【００１８】
この差動増幅回路のＨＰＦカットオフ周波数は、ＤＣカット用容量Ｃ１０，Ｃ２０の容量値および、増幅器の入力回路ＭＡ１０，ＭＡ２０の入力インピーダンスとバイアス用スイッチＭＮ１０，ＭＰ１０，ＭＮ２０，ＭＰ２０のオフ時のインピーダンス（オフ抵抗）で決定され、増幅器の入力回路ＭＡ１０，ＭＡ２０の入力インピーダンスとバイアス用スイッチＭＮ１０，ＭＰ１０，ＭＮ２０，ＭＰ２０のオフ時のインピーダンスは、一般的なＢｉＣＭＯＳプロセスでは数１００ＭΩなため、１０ｐＦのＤＣカット用容量Ｃ１０，Ｃ２０でもＨＰＦカットオフ周波数を１Ｈｚ程度とすることが可能となる。
【００１９】
従って、本実施の形態によれば、入力のＤＣオフセット除去に対して余分な電流増加を必要とすることなく、抵抗と容量で構成されるＨＰＦを使用したものに比べ、要求される回路規模は非常に小さい差動増幅回路を提供することが可能となる。
【００２０】
（第２の実施の形態）
図２は、本発明の第２の実施の形態における差動増幅回路の構成を示す図であり、前記第１の実施の形態にアッテネータ段を加えた利得可変差動増幅回路である。以下、図２を用いて本実施の形態を説明する。
【００２１】
本実施の形態の差動増幅回路は、正相、逆相入力端子ＩＮ１，ＩＮ２、ＤＣカット用容量Ｃ１０，Ｃ２０、ラダー容量（第２の容量）Ｃ１１〜Ｃ１４，Ｃ２１〜Ｃ２４、ＮＭＯＳＦＥＴで構成されたゲイン切替スイッチ（第２のスイッチ）ＭＳ１１〜ＭＳ１４，ＭＳ２１〜ＭＳ２４、ゲイン切替信号端子Ｓ１〜Ｓ４、ＣＭＯＳＦＥＴで構成されたバイアス用スイッチＭＮ１０，ＭＰ１０，ＭＮ２０，ＭＰ２０、バイアス用スイッチ信号端子ＳＢＩＡＳ、バイアス入力信号端子ＢＩＡＳ、増幅器の入力回路ＭＡ１０，ＭＡ２０、電源電圧ＶＣＣ、正相、逆相出力端子ＯＵＴ１，ＯＵＴ２を備えている。
【００２２】
この差動増幅回路では、特に、増幅器の入力回路ＭＡ１０，ＭＡ２０にラダー容量Ｃ１１〜Ｃ１４，Ｃ２１〜Ｃ２４の一方が接続され、このラダー容量Ｃ１１〜Ｃ１４，Ｃ２１〜Ｃ２４の他方がゲイン切替スイッチＭＳ１１〜ＭＳ１４，ＭＳ２１〜ＭＳ２４で接地される構成とされ、増幅器の入力回路ＭＡ１０，ＭＡ２０に接続されたラダー容量Ｃ１１〜Ｃ１４，Ｃ２１〜Ｃ２４とゲイン切替スイッチＭＳ１１〜ＭＳ１４，ＭＳ２１〜ＭＳ２４の組み合わせが複数個で構成され、増幅器の入力回路ＭＡ１０，ＭＡ２０にラダー容量Ｃ１１〜Ｃ１４，Ｃ２１〜Ｃ２４を接続して減衰量を可変できるようになっている。
【００２３】
アッテネータ段は、ＤＣカット用容量Ｃ１０，Ｃ２０、ラダー容量Ｃ１１〜Ｃ１４，Ｃ２１〜Ｃ２４、ゲイン切替スイッチＭＳ１１〜ＭＳ１４，ＭＳ２１〜ＭＳ２４から構成され、ＤＣカット用容量Ｃ１０，Ｃ２０とラダー容量Ｃ１１〜Ｃ１４，Ｃ２１〜Ｃ２４との比で利得が決定され、ゲイン切替信号端子Ｓ１〜Ｓ４からのゲイン切替信号で利得を制御することができる。アッテネータ段のアッテネーション量ＡＴＴは、ゲイン切替スイッチＭＳ２１〜ＭＳ２４のオン抵抗を０Ω、オフ抵抗を無限大、増幅器の入力回路ＭＡ１０，ＭＡ２０の入力容量をＤＣカット用容量Ｃ１０，Ｃ２０の容量値と比べて無視できるほど小さいと仮定した場合、下記の式１に従う。
【００２４】
ＡＴＴ＝−２０・ｌｏｇ｛１／〔１＋ラダー容量インピーダンス
／ＤＣカット用容量インピーダンス〕｝［ｄＢ］・・・式１
式１は周波数特性を持たないが、実際には容量性インピーダンスの大きさは周波数に反比例し、ｆ＝０Ｈｚの場合に無限大となる。従って、ＤＣ成分のみを通さないアッテネータを構成することができる。また、アッテネーション量ＡＴＴは、ＤＣカット用容量の容量値とラダー容量の容量値との比で決定されるため、面積を小さくしたい場合はＤＣカット用容量の容量値を小さくすることで、ラダー容量の容量値も小さくすることが可能となる。
【００２５】
図３にゲイン切替スイッチＭＳ１１〜ＭＳ１４，ＭＳ２１〜ＭＳ２４を制御するためのゲイン切替信号端子Ｓ１〜Ｓ４からのゲイン切替信号の一例を、図４にＤＣカット用容量Ｃ１０，Ｃ２０とラダー容量Ｃ１１〜Ｃ１４，Ｃ２１〜Ｃ２４の容量値の一例を示す。図３において、各ゲイン切替信号（Ｓ１〜Ｓ４）の“１”は接続されているゲイン切替スイッチがオンすることを示し、“０”はオフすることを示す。
【００２６】
図３より、ゲイン切替信号（Ｓ１〜Ｓ４）を“０”とし、ゲイン切替スイッチＭＳ１１〜ＭＳ１４、ＭＳ２１〜ＭＳ２４を全てオフとすれば、接続されているラダー容量は接地されないため、ＡＴＴ＝０ｄＢとなる。ＡＴＴ＝７ｄＢの場合は、ゲイン切替信号（Ｓ１）を“１”にし、ゲイン切替スイッチＭＳ１１，ＭＳ２１をオンする構成とする。ＡＴＴ＝１４ｄＢの場合は、ゲイン切替信号（Ｓ１，Ｓ２）を“１”にし、ゲイン切替スイッチＭＳ１１，ＭＳ１２，ＭＳ２１，ＭＳ２２をオンする構成とする。このように、ラダー容量値を足し合わせてアッテネーション量ＡＴＴを決める構成とすれば、各アッテネーション量を得るために必要な容量値は各ラダー容量値を足した値を利用できるため、個別の容量値でアッテネーション量を決定するより容量値が小さくて済む。
【００２７】
また、個別の容量値でアッテネーション量を決定する場合では、アッテネーション量を切替える際に、二つのゲイン切替スイッチをそれぞれオン、オフする必要がある。オン、オフのタイミングがずれた場合、制御されるゲイン切替スイッチが両方オフ、あるいは両方オンする期間が生じる。両方オフの期間はアッテネーション量が０ｄＢとなり、両方オンする場合は所望のアッテネーション量以上が得られてしまうため、タイミング制御が非常に困難となる。一方、図３の例のような制御とすれば、上記のようなタイミング制御は必要せず、ゲイン切替信号の制御回路を簡略化することが可能となる。
【００２８】
なお、図２において、ゲイン切替スイッチＭＳ１１〜ＭＳ１４，ＭＳ２１〜ＭＳ２４はＮＭＯＳＦＥＴで構成しているが、これに限定するものではなく、ＰＭＯＳＦＥＴを用いてもよい。この場合は、ＰＭＯＳＦＥＴのソース、及びバックゲート（図示はしていない）をＶＣＣに接続し、ゲイン切替信号端子Ｓ１〜Ｓ４をＮＭＯＳＦＥＴの場合と反転すればよい。
【００２９】
また、ゲイン切替スイッチＭＳ１１〜ＭＳ１４，ＭＳ２１〜ＭＳ２４は、ＣＭＯＳＦＥＴ構成でもよく、この場合の構成を図５に示す。この場合は、差動信号間にＣＭＯＳゲイン切替スイッチＭＳＮ１〜ＭＳＮ４，ＭＳＰ１〜ＭＳＰ４を設ければよく、ゲイン切替スイッチを接地する必要は無い。
【００３０】
さらに、ＣＭＯＳゲイン切替スイッチを用いれば、ラダー容量を正相側と逆相側でそれぞれ備える必要はない構成とすることも可能である。この場合の構成を、図６に示す。合成ラダー容量Ｃ１〜Ｃ４は、図５におけるＣ１１とＣ２１、Ｃ１２とＣ２２、Ｃ１３とＣ２３、Ｃ１４とＣ２４の直列容量の合成値を用いれば良いため、Ｃ１１〜Ｃ１４の半分の容量で良い。ＣＭＯＳゲイン切替スイッチは、ＭＳＮ１１〜ＭＳＮ１４，ＭＳＰ１１〜ＭＳＰ１４を正相側、ＭＳＮ２１〜ＭＳＮ２４、ＭＳＰ２１〜ＭＳＰ２４を逆相側の差動入力段に接続する構成とすることで、正相側と逆相側が対称となり、ＣＭＯＳゲイン切替スイッチの制御時に発生するＤＣオフセットが少ない構成としている。
【００３１】
（第３の実施の形態）
図７は、本発明の第３の実施の形態における差動増幅回路において、前記第２の実施の形態のゲイン切替信号について言及した例である。
【００３２】
ゲイン切替時に大きなＤＣオフセットが発生する主な原因は、ゲイン切替スイッチのゲートとドレイン間の入力容量値が、正相側と逆相側で異なり、入力容量に充電される電荷量Ｑが異なるからである。ゲイン切替信号の電圧が変化すると、入力容量に蓄積された電荷量Ｑは容量ラダーを通過して、増幅器の入力回路に充電される。充電された電荷はＤＣカット用容量、差動入力段、ゲイン切替スイッチがオンしている容量ラダーを通じて放電される。ここで、図７（ａ）のようにゲイン切替信号を急峻に変化させた場合は、入力容量に充電されている電荷量Ｑが瞬間的に増幅器の入力回路に充電されるため、大きなＤＣオフセットを引き起こす。このＤＣオフセットは差動増幅段の増幅器で増幅され、最悪の場合は出力が飽和してしまう。そこで、ゲイン切替信号の変化速度を、図７（ｂ）に示すとおり、瞬間的ではなく、傾斜を持って変化させることにより、ＤＣオフセットが瞬間的に大きくなることを抑えることが可能となる。
【００３３】
（第４の実施の形態）
図８は、本発明の第４の実施の形態における差動増幅回路の構成を示す図である。以下、図８を用いて本実施の形態を説明する。
【００３４】
図８において、ＣＭ１０，ＣＭ２０はそれぞれラダー共有容量（第３の容量）、ＭＡＣ１０，ＭＡＣ２０はカスコードＭＯＳＦＥＴ、Ｃｐ１１，Ｃｐ２１はゲイン切替スイッチ寄生容量、Ｃｐａ１０，Ｃｐａ２０は増幅器の入力回路寄生容量、ＣＡＳＢＩＡＳはカスコードＭＯＳＦＥＴ用バイアス信号端子である。他は、前記第２の実施の形態の図２と同様である。
【００３５】
この差動増幅回路では、特に、増幅器の入力回路ＭＡ１０，ＭＡ２０はカスコード構成になっており、増幅器の入力回路ＭＡ１０，ＭＡ２０に接続されたラダー容量Ｃ１１〜Ｃ１４，Ｃ２１〜Ｃ２４とゲイン切替スイッチＭＳ１１〜ＭＳ１４，ＭＳ２１〜ＭＳ２４の組み合わせのほかに、増幅器の入力回路ＭＡ１０，ＭＡ２０がラダー共有容量ＣＭ１０，ＣＭ２０で接地される構成となっている。
【００３６】
回路規模を小さくするためにＤＣカット用容量を小さくすると、ゲイン切替スイッチ寄生容量Ｃｐ１１，Ｃｐ２１、増幅器の入力回路寄生容量Ｃｐａ１０，Ｃｐａ２０のアッテネーション量への影響が無視できなくなる。この場合、アッテネーション量ＡＴＴは下記の式２となる。
【００３７】
ＡＴＴ＝−２０・ｌｏｇ｛１／〔１＋（ラダー容量インピーダンス
＋寄生容量インピーダンス）
／ＤＣカット用容量インピーダンス〕｝［ｄＢ］・・・式２
式２より、ゲイン切替スイッチを全てオフとしても、寄生容量値により信号が減衰し、その時のアッテネーション量ＡＴＴは寄生容量値とＤＣカット用容量値の比で決まる。寄生容量値の正確な見積もりは困難なため、ＩＣを製造した際に所望の利得可変特性を得られない可能性がある。そこで、ミラー効果により大きな寄生容量となる増幅器の入力回路寄生容量Ｃｐａ１０，Ｃｐａ２０を小さくするため、増幅器の入力回路のドレインにカスコードＭＯＳＦＥＴＭＡＣ１０，ＭＡＣ２０をカスコード接続することで寄生容量を低減する。カスコード接続を行っても寄生容量の影響が出る場合は、寄生容量値に比べて十分大きいラダー共有容量ＣＭ１０，ＣＭ２０を増幅器の入力回路間に接続し、ラダー容量値も寄生容量値より大きくとる。このように構成すれば、利得は減少するが寄生容量の影響を殆ど受けない利得可変特性を得ることが可能となる。この場合、式２は以下の式３として近似することが可能となる。
【００３８】
ＡＴＴ＝−２０・ｌｏｇ｛１／〔１＋（ラダー容量インピーダンス
＋ラダー共有容量インピーダンス）
／ＤＣカット用容量インピーダンス〕｝［ｄＢ］・・・式３
（第５の実施の形態）
図９は、本発明の第５の実施の形態おける差動増幅回路を示し、図２のゲイン切替スイッチを変更したものであり、Ｓ１１〜Ｓ１４，Ｓ２１〜Ｓ２４はバラツキ補正用信号端子、ＭＳ１１１〜ＭＳ１１４，ＭＳ２１１〜ＭＳ２１４はバラツキ補正用スイッチ、Ｃｐ１１１〜Ｃｐ１１４，Ｃｐ２１１〜Ｃｐ２１４はバラツキ補正用スイッチ寄生容量である。以下、図９を用いて本実施の形態を説明する。
【００３９】
高い周波数においては容量によるインピーダンスは減り、ゲイン切替スイッチのオン抵抗が影響してくる。したがって、容量インピーダンスが低くなる高周波領域では、式１は下記の式４のように表され、高周波領域において所望のアッテネーション量を得られないことが懸念される。
【００４０】
ＡＴＴ＝−２０・ｌｏｇ｛１／〔１＋ゲイン切替スイッチオン抵抗
／ＤＣカット用容量インピーダンス〕｝［ｄＢ］・・・式４
高周波領域では、ラダー容量のインピーダンスはゲイン切替スイッチのオン抵抗に比べて小さくなり、アッテネーション量ＡＴＴを決めるのはＤＣカット用容量のインピーダンスとゲイン切替スイッチのオン抵抗の比となる。したがって、より高い周波数まで式１の特性に従わせるためには、ＤＣカット用容量値を大きくするか、ゲイン切替スイッチのオン抵抗を小さくする必要がある。回路規模を小さくするために、ＤＣカット用容量はなるべく小さくしたほうが望ましい。ゲイン切替スイッチのオン抵抗を小さくするには、ＭＯＳのゲート幅／ゲート長からなるゲートサイズを大きくする必要があるが、寄生容量値が大きくなる。バラツキを考えた場合、寄生容量値が大きくなると、寄生容量値に充放電される電荷Ｑの絶対量バラツキが大きくなることを示す。
【００４１】
そこで、図２におけるゲイン切替スイッチＭＳ１１，ＭＳ２１と並列に、ゲイン切替スイッチＭＳ１１，ＭＳ２１の１／１００のゲートサイズを並列に４段接続したバラツキ補正用スイッチＭＳ１１１〜ＭＳ１１４，ＭＳ２１１〜ＭＳ２１４とを組み合わせる構成をとる。図２における他のゲイン切替スイッチも図９のように置き換えれば、ばらつきに応じて並列に付与したゲイン切替スイッチを制御することにより、ゲイン切替スイッチのオン抵抗を減らして高周波までアッテネーション量を確保でき、かつＤＣオフセットが小さい可変利得差動増幅回路を提供することができる。
【００４２】
以下、具体例を説明する。並列に付与した各バラツキ補正用スイッチ寄生容量Ｃｐ１１１〜Ｃｐ１１４，Ｃｐ２１１〜Ｃｐ２１４は、ゲイン切替スイッチＭＳ１１，ＭＳ２１の寄生容量Ｃｐ１１，Ｃｐ２１の１／１００となる。ここで、ゲイン切替スイッチの正相側寄生容量値が逆相側より３％大きい場合、逆相側に並列接続されたゲイン切替スイッチを、バラツキ補正用信号端子Ｓ１１〜Ｓ１４，Ｓ２１〜Ｓ２４のうち、Ｓ２１〜Ｓ２３を“１”とし、バラツキ補正用スイッチＭＳ２１１〜ＭＳ２１３の３段をオンする。並列に接続されたバラツキ補正用スイッチの寄生容量値が３段で３％ばらついたとしても、寄生容量値のバラツキ量は補正前に比べ０．０３％とすることが可能となる。
【００４３】
本実施の形態では、並列に接続したバラツキ補正用スイッチの段数を４段とし、ゲートサイズ比を１／１００としたが、目標とするバラツキ補正精度と範囲により変更できる。例えば、２％のバラツキ補正精度で１０％までの範囲でバラツキを補正したい場合、ゲートサイズ比を１／５０、段数を５段で構成することで要求を満たすことが可能となる。
【００４４】
（第６の実施の形態）
図１０は、本発明の第６の実施の形態おける増幅回路を示し、複数の増幅回路を組み合わせて高い利得と広い利得可変範囲を得る例である。ＡＩＮ１，ＡＩＮ２は複数の増幅回路を組み合わせた回路の正相、逆相入力端子、ＡＯＵＴ１、ＡＯＵＴ２は前記複数の増幅回路を組み合わせた回路の正相、逆相出力端子、ＡＭＰ１は単一の増幅器からなる第１の増幅回路、ＡＭＰ２は利得が可変できる構成と増幅器を組み合わせた第２の増幅回路、ＡＭＰ３は第２の実施の形態に示される第３の増幅回路、ＡＭＰ４は第３の実施の形態で示される第４の増幅回路である。
【００４５】
図１１は、第２の増幅回路ＡＭＰ２の具体的な構成例を示した図である。図１１において、ＩＮ１，ＩＮ２はそれぞれ正相、逆相入力端子、ＯＵＴ１，ＯＵＴ２はそれぞれ正相、逆相出力端子、Ｃ１０，Ｃ２０はＤＣカット用容量、Ｒ１１〜Ｒ１３，Ｒ２１〜Ｒ２３はラダー抵抗、ＭＳＮ１１〜ＭＳＮ１３，ＭＳＰ１１〜ＭＳＰ１３，ＭＳＮ２１〜ＭＳＮ２３，ＭＳＰ２１〜ＭＳＰ２３はＣＭＯＳゲイン切替スイッチ、Ｓ１〜Ｓ３はゲイン切替信号端子、ＢＩＡＳはバイアス入力信号端子、ＭＡ１０，ＭＡ２０は増幅器の入力回路であり、前記第２〜第４の実施の形態のアッテネータ段をラダー抵抗で構成した回路である。
【００４６】
図１１において、アッテネータ段のアッテネーション量ＡＴＴの計算のため、ラダー抵抗の抵抗値はＲ１１＝Ｒ２１＝Ｒ１、Ｒ１２＝Ｒ２２＝Ｒ２、Ｒ１３＝Ｒ２３＝Ｒ３とし、ＣＭＯＳゲイン切替スイッチのオン抵抗は０Ω、オフ抵抗は無限大、増幅器の入力回路ＭＡ１０，ＭＡ２０の入力容量はＤＣカット用容量値と比べて無視できるほど小さく、入力抵抗は無限大と仮定する。
【００４７】
ゲイン切替信号（Ｓ１）を“１”、（Ｓ２，Ｓ３）を“０”にし、ＣＭＯＳゲイン切替スイッチＭＳＮ１１，ＭＳＰ１１，ＭＳＮ２１，ＭＳＰ２１をオンすると、ＤＣカット用容量Ｃ１０，Ｃ２０でＤＣ信号成分をカットされた信号はラダー抵抗を介さずに増幅器の入力回路へ入力され、アッテネータ段のアッテネーション量は０ｄＢとなる。ゲイン切替信号（Ｓ１，Ｓ３）を“０”、（Ｓ２）を“１”にし、ＣＭＯＳゲイン切替スイッチＭＳＮ１２，ＭＳＰ１２，ＭＳＮ２２，ＭＳＰ２２をオンすると、ＤＣカット用容量Ｃ１０，Ｃ２０でＤＣ信号成分をカットされた信号は、ラダー抵抗で決定されるアッテネーション量ＡＴＴで減衰して増幅器の入力回路へ入力される。アッテネーション量ＡＴＴは、下記の式５に従う。
【００４８】
ＡＴＴ＝−２０・ｌｏｇ｛増幅器の入力回路とＢＩＡＳ端子間のラダー抵抗値
／ＤＣカット用容量とＢＩＡＳ端子間のラダー抵抗値｝［ｄＢ］・・・式５
このように、図１１のアッテネータでは抵抗ラダーの比でアッテネーション量が決まる。ここで、ゲイン切替信号（Ｓ１〜Ｓ３）を制御し、図１２に示すアッテネーション量ＡＴＴとなるように抵抗を調整する。ラダー抵抗値の一例を図１３に示す。図１３のラダー抵抗値において、ＤＣカット用容量Ｃ１０＝Ｃ２０の容量値を５００ｐＦとすれば、ＨＰＦカットオフは６３７Ｈｚとなる。容量ラダーでアッテネータを構成する場合、ＤＣカット用容量の容量値を１ｐＦとすると、図１２に示す最大ＡＴＴ＝７０ｄＢを得るには、ラダー容量の全容量値が（３１６１．２７８×２）ｐＦ必要となり、ＨＰＦカットオフは小さくできるが、容量を実装する面積が大きくなり、現実的ではない。従って、大きなアッテネーション量が必要となる場合、抵抗ラダーで構成すればＨＰＦカットオフは大きくなるが、容量ラダーで構成するよりも比較的小面積で大アッテネーション量を実現することが可能となる。
【００４９】
図１０において、各増幅回路ＡＭＰ１〜４はそれぞれ２０ｄＢの利得を持ち、第４の増幅回路ＡＭＰ４は７ｄＢステップで２８ｄＢまでアッテネーション量を調整できるとすれば、第３の増幅回路ＡＭＰ３は図１２に従い３５ｄＢステップで７０ｄＢまでアッテネーションできるので、図１０の回路では、ゲイン切替時のＤＣオフセットが少なく、全体利得＝８０ｄＢ、７ｄＢステップで９８ｄＢの利得可変範囲を持つ回路が、小面積で低いＨＰＦカットオフ、低消費電流で実現することができる。
【００５０】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００５１】
例えば、上記全ての実施の形態は、差動増幅回路について議論しているが、本発明はこれに限定されるものではなく、シングルエンド増幅回路の場合は片方の入出力を用いればよく、仮想接地点に接続されている素子については、接地点に接続すればよい。
【００５２】
また、上記全ての実施の形態でのスイッチのオン、オフ信号は、電源電圧、及び接地電圧に限定されるものではない。ＤＣカットの度合いとＤＣオフセット量は、トレードオフの関係にあることから、ＭＯＳＦＥＴで構成されたスイッチのオン抵抗とオフ抵抗を調整することにより、ＤＣカットの度合いとＤＣオフセット量が仕様を満足するように電圧を決めることも可能である。
【００５３】
また、第１の実施の形態において、ＤＣをカットすることに着目しているが、ＤＣのみを通過させることもまた可能である。即ち、図１において、ＤＣカット用容量とバイアス用スイッチを置き換えることにより、前段の増幅器の無入力時において、バイアス用スイッチをオンする。通常の信号入力時において、バイアス用スイッチをオフする構成とすることにより、回路規模が小さくＤＣ近傍のみを通過させるＬＰＦを構成することが可能となる。従来技術にある、ＤＣオフセットキャンセラを用いる方法において、検波回路内のＬＰＦに上記構成を採用することで、回路規模を縮小することが可能となる。
【産業上の利用可能性】
【００５４】
本発明は、ＤＣオフセットの低減が必要なダイレクトコンバージョン回路において、特にＡＧＣ制御時のＤＣオフセットを抑える技術に利用可能である。
【図面の簡単な説明】
【００５５】
【図１】本発明の第１の実施の形態における差動増幅回路の構成を示す図である。
【図２】本発明の第２の実施の形態における差動増幅回路（利得可変）の構成を示す図である。
【図３】本発明の第２の実施の形態における差動増幅回路において、ゲイン切替スイッチの制御方法を示す図である。
【図４】本発明の第２の実施の形態における差動増幅回路において、各容量値の一例を示す図である。
【図５】本発明の第２の実施の形態における差動増幅回路において、ゲイン切替スイッチをＣＭＯＳＦＥＴに置き換えた構成を示す図である。
【図６】本発明の第２の実施の形態における差動増幅回路において、ラダー容量を合成した構成を示す図である。
【図７】本発明の第３の実施の形態における差動増幅回路において、ゲイン切替信号の時間波形（ａ）（ｂ）を示す図である。
【図８】本発明の第４の実施の形態における差動増幅回路（利得可変）の構成を示す図である。
【図９】本発明の第５の実施の形態における差動増幅回路において、ゲイン切替スイッチの寄生容量バラツキを補正する構成を示す図である。
【図１０】本発明の第６の実施の形態における複数の増幅回路を組み合わせた増幅回路の構成を示す図である。
【図１１】本発明の第６の実施の形態における第２の増幅回路の構成を示す図である。
【図１２】本発明の第６の実施の形態における第２の増幅回路のゲイン切替スイッチの制御方法を示す図である。
【図１３】本発明の第６の実施の形態における第２の増幅回路のラダー抵抗値の一例を示す図である。
【符号の説明】
【００５６】
ＩＮ１…正相入力端子、ＩＮ２…逆相入力端子、ＯＵＴ１…正相出力端子、ＯＵＴ２…逆相出力端子、ＶＣＣ…電源電圧、ＢＩＡＳ…バイアス入力信号端子、ＳＢＩＡＳ…バイアス用スイッチ信号端子、ＭＡ１０，ＭＡ２０…増幅器の入力回路、Ｃ１０，Ｃ２０…ＤＣカット用容量、ＭＮ１０，ＭＰ１０，ＭＮ２０，ＭＰ２０…バイアス用スイッチ、Ｃ１１〜Ｃ１４，Ｃ２１〜Ｃ２４…ラダー容量、ＭＳ１１〜ＭＳ１４，ＭＳ２１〜ＭＳ２４…ゲイン切替スイッチ、Ｓ１〜Ｓ４…ゲイン切替信号端子、ＭＳＮ１〜ＭＳＮ４，ＭＳＰ１〜ＭＳＰ４，ＭＳＮ１１〜ＭＳＮ１４，ＭＳＰ１１〜ＭＳＰ１４，ＭＳＮ２１〜ＭＳＮ２４，ＭＳＰ２１〜ＭＳＰ２４…ＣＭＯＳゲイン切替スイッチ、Ｃ１〜Ｃ４…合成ラダー容量、ＣＭ１０，ＣＭ２０…ラダー共有容量、ＭＡＣ１０，ＭＡＣ２０…カスコードＭＯＳＦＥＴ、Ｃｐａ１０，Ｃｐａ２０…増幅器の入力回路寄生容量、Ｃｐ１１，Ｃｐ２１…ゲイン切替スイッチ寄生容量、ＣＡＳＢＩＡＳ…カスコードＭＯＳＦＥＴ用バイアス信号端子、Ｃｐ１１１〜Ｃｐ１１４，Ｃｐ２１１〜Ｃｐ２１４…バラツキ補正用スイッチ寄生容量、ＭＳ１１１〜ＭＳ１１４，ＭＳ２１１〜ＭＳ２１４…バラツキ補正用スイッチ、Ｓ１１〜Ｓ１４，Ｓ２１〜Ｓ２４…バラツキ補正用信号端子、ＡＩＮ１…複数の増幅回路を組み合わせた回路の正相入力端子、ＡＩＮ２…複数の増幅回路を組み合わせた回路の逆相入力端子、ＡＯＵＴ１…複数の増幅回路を組み合わせた回路の正相出力端子、ＡＯＵＴ２…複数の増幅回路を組み合わせた回路の逆相出力端子、ＡＭＰ１…複数の増幅回路を組み合わせた回路の第１の増幅回路、ＡＭＰ２…複数の増幅回路を組み合わせた回路の第２の増幅回路、ＡＭＰ３…複数の増幅回路を組み合わせた回路の第３の増幅回路、ＡＭＰ４…複数の増幅回路を組み合わせた回路の第４の増幅回路、Ｒ１１〜Ｒ１３，Ｒ２１〜Ｒ２３…ラダー抵抗。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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