(57)【要約】【課題】製造工程数を少なくすることができる半導体装置の製造方法を提供する。【解決手段】素子分離膜２及び第２トランジスタのゲート絶縁膜３ｂをマスクとして半導体基板１に不純物を導入することにより、第１素子領域１ａに位置する半導体基板１に第１トランジスタのチャネル不純物領域１０ａを形成し、第１素子領域１ａに位置する半導体基板１をマスク膜５０で覆い、マスク膜５０及び素子分離膜２をマスクとして半導体基板１に不純物イオンを導入することにより、第２素子領域１ｂに位置する半導体基板１に第２トランジスタのチャネル不純物領域１０ｂを形成し、その後、マスク膜５０を除去する。【選択図】図１
2008244402.tif 000002
【特許請求の範囲】
【請求項１】
第１素子領域に位置する半導体基板に、第１トランジスタの第１ゲート絶縁膜を形成し、かつ第２素子領域に位置する前記半導体基板に、前記第１ゲート絶縁膜より厚い第２トランジスタの第２ゲート絶縁膜を形成する工程と、
前記第２ゲート絶縁膜をマスクとし、かつ前記第１ゲート絶縁膜を通して、前記半導体基板の前記第１トランジスタのチャネル領域に不純物を導入する工程と、
前記第１素子領域に位置する前記半導体基板をマスク膜で覆う工程と、
前記マスク膜及び前記素子分離膜をマスクとし、かつ前記第２ゲート絶縁膜を通して、前記半導体基板の前記第２トランジスタのチャネル領域に不純物を導入する工程と、
前記マスク膜を除去する工程と、
を具備する半導体装置の製造方法。
【請求項２】
第１素子領域に位置する半導体基板に、第１トランジスタの第１ゲート絶縁膜を形成し、かつ第２素子領域に位置する前記半導体基板に、前記第１ゲート絶縁膜より厚い第２トランジスタの第２ゲート絶縁膜を形成する工程と、
前記第１素子領域に位置する前記半導体基板をマスク膜で覆う工程と、
前記マスク膜及び前記素子分離膜をマスクとし、かつ前記第２ゲート絶縁膜を通して、前記半導体基板の前記第２トランジスタのチャネル領域に不純物を導入する工程と、
前記マスク膜を除去する工程と、
前記第２ゲート絶縁膜をマスクとし、かつ前記第１ゲート絶縁膜を通して、前記半導体基板の前記第１トランジスタのチャネル領域に不純物を導入する工程と、
を具備する半導体装置の製造方法。
【請求項３】
第１素子領域に位置する半導体基板に、第１トランジスタの第１ゲート絶縁膜を形成し、かつ第２素子領域に位置する前記半導体基板に、前記第１ゲート絶縁膜より厚い第２トランジスタの第２ゲート絶縁膜を形成する工程と、
前記第２ゲート絶縁膜をマスクとし、かつ前記第１ゲート絶縁膜を通して、前記半導体基板の前記第１トランジスタのチャネル領域に不純物を導入する工程と、
前記第１ゲート絶縁膜を通して前記半導体基板の前記第１トランジスタのチャネル領域に再び不純物を導入し、かつ前記第２ゲート絶縁膜を通して前記半導体基板の前記第２トランジスタのチャネル領域に不純物を導入する工程と、
を具備する半導体装置の製造方法。
【請求項４】
第１素子領域に位置する半導体基板に、第１トランジスタの第１ゲート絶縁膜を形成し、かつ第２素子領域に位置する前記半導体基板に、前記第１ゲート絶縁膜より厚い第２トランジスタの第２ゲート絶縁膜を形成する工程と、
前記第１ゲート絶縁膜を通して前記半導体基板の前記第１トランジスタのチャネル領域に不純物を導入し、かつ前記第２ゲート絶縁膜を通して前記半導体基板の前記第２トランジスタのチャネル領域に不純物を導入する工程と、
前記第２ゲート絶縁膜をマスクとし、かつ前記第１ゲート絶縁膜を通して、前記半導体基板の前記第１トランジスタのチャネル領域に再び不純物を導入する工程と、
を具備する半導体装置の製造方法。
【請求項５】
第１導電型の第１トランジスタ及び第２トランジスタ、並びに第２導電型の第３トランジスタ及び第４トランジスタを有する半導体装置の製造方法であって、
第１素子領域に位置する半導体基板に前記第１トランジスタの第１ゲート絶縁膜を形成し、第２素子領域に位置する前記半導体基板に前記第１ゲート絶縁膜より厚い前記第２トランジスタの第２ゲート絶縁膜を形成し、第３素子領域に位置する前記半導体基板に前記第３トランジスタの第３ゲート絶縁膜を形成し、かつ第４素子領域に位置する前記半導体基板に前記第３ゲート絶縁膜より厚い前記第４トランジスタの第４ゲート絶縁膜を形成する工程と、
前記第２ゲート絶縁膜及び前記第４ゲート絶縁膜をマスクとし、前記第１ゲート絶縁膜及び前記第２ゲート絶縁膜を通して、前記半導体基板の前記第１トランジスタのチャネル領域及び前記第３トランジスタのチャネル領域それぞれに第２導電型の不純物を導入する工程と、
前記第１ゲート絶縁膜、前記第２ゲート絶縁膜、前記第３ゲート絶縁膜、及び前記第４ゲート絶縁膜を通して、前記半導体基板の前記第１トランジスタのチャネル領域、前記第２トランジスタのチャネル領域、前記第３トランジスタのチャネル領域、及び前記第４トランジスタのチャネル領域それぞれに第２導電型の不純物を導入する工程と、
前記第１素子領域に位置する前記半導体基板及び前記第２素子領域に位置する前記半導体基板をマスク膜で覆う工程と、
前記マスク膜をマスクとし、前記第３ゲート絶縁膜及び前記第４ゲート絶縁膜を通して、前記第３トランジスタのチャネル領域及び前記第４トランジスタのチャネル領域それぞれに第１導電型の不純物を導入することにより、前記第４トランジスタのチャネル領域を必要な不純物濃度を有する第１導電型にする工程と、
前記マスク膜及び前記第４ゲート絶縁膜をマスクとし、かつ前記第３ゲート絶縁膜を通して、前記第３トランジスタのチャネル領域に第１導電型の不純物を導入することにより、前記第３トランジスタのチャネル領域を必要な不純物濃度を有する第１導電型にする工程と、
を具備する半導体装置の製造方法。
【請求項６】
第１導電型の第１トランジスタ及び第２トランジスタ、並びに第２導電型の第３トランジスタ及び第４トランジスタを有する半導体装置の製造方法であって、
第１素子領域に位置する半導体基板に前記第１トランジスタの第１ゲート絶縁膜を形成し、第２素子領域に位置する前記半導体基板に前記第１ゲート絶縁膜より厚い前記第２トランジスタの第２ゲート絶縁膜を形成し、第３素子領域に位置する前記半導体基板に前記第３トランジスタの第３ゲート絶縁膜を形成し、かつ第４素子領域に位置する前記半導体基板に前記第３ゲート絶縁膜より厚い前記第４トランジスタの第４ゲート絶縁膜を形成する工程と、
前記第２ゲート絶縁膜及び前記第４ゲート絶縁膜をマスクとし、前記第１ゲート絶縁膜及び前記第２ゲート絶縁膜を通して、前記半導体基板の前記第１トランジスタのチャネル領域及び前記第３トランジスタのチャネル領域それぞれに第２導電型の不純物を導入する工程と、
前記第１ゲート絶縁膜、前記第２ゲート絶縁膜、前記第３ゲート絶縁膜、及び前記第４ゲート絶縁膜を通して、前記半導体基板の前記第１トランジスタのチャネル領域、前記第２トランジスタのチャネル領域、前記第３トランジスタのチャネル領域、及び前記第４トランジスタのチャネル領域それぞれに第２導電型の不純物を導入する工程と、
前記第１素子領域に位置する前記半導体基板及び前記第２素子領域に位置する前記半導体基板をマスク膜で覆う工程と、
前記マスク膜及び前記第４ゲート絶縁膜をマスクとし、かつ前記第３ゲート絶縁膜を通して、前記第３トランジスタのチャネル領域に第１導電型の不純物を導入する工程と、
前記マスク膜をマスクとし、前記第３ゲート絶縁膜及び前記第４ゲート絶縁膜を通して、前記第３トランジスタのチャネル領域及び前記第４トランジスタのチャネル領域それぞれに第１導電型の不純物を導入することにより、前記第３トランジスタのチャネル領域及び前記第４トランジスタのチャネル領域それぞれを必要な不純物濃度を有する第１導電型にする工程と、
を具備する半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、駆動電圧が異なる複数のトランジスタを有する半導体装置の製造方法に関する。特に本発明は、製造工程数を少なくすることができる半導体装置の製造方法に関する。
【背景技術】
【０００２】
図６の各図は、従来の半導体装置の製造方法を説明するための断面図である。本図に示す方法により製造される半導体装置は、第１トランジスタと、第１トランジスタより高耐圧の第２トランジスタを有する（例えば特許文献１参照）。
【０００３】
まず図６（Ａ）に示すように、シリコン基板１００に素子分離膜１０２を形成し、第１トランジスタが形成される第１素子領域１００ａ、及び第２トランジスタが形成される第２素子領域１００ｂを、他の領域から分離する。次いで第１トランジスタのゲート絶縁膜１０３ａ及び第２トランジスタのゲート絶縁膜１０３ｂを形成する。次いで、ゲート絶縁膜１０３ａ上にレジスト膜１５０を形成し、レジスト膜１５０及び素子分離膜１０２をマスクとしてシリコン基板１００に不純物イオンを注入する。これにより第２素子領域１００ｂに位置するシリコン基板１００には、第２トランジスタのチャネル不純物領域１１０ｂが形成される。
【０００４】
その後、図６（Ｂ）に示すように、レジスト膜１５０を除去する。次いで、ゲート絶縁膜１０３ｂ上にレジスト膜１５２を形成し、レジスト膜１５２及び素子分離膜１０２をマスクとしてシリコン基板１００に不純物イオンを注入する。これにより第１素子領域１００ａに位置するシリコン基板１００には、第１トランジスタのチャネル不純物領域１１０ａが形成される。
【０００５】
その後、図６（Ｃ）に示すように、レジスト膜１５２を除去する。次いで、第１トランジスタのゲート電極１０４ａ及び第２トランジスタのゲート電極１０４ｂ、第１トランジスタの低濃度不純物領域１０６ａ及び第２トランジスタの低濃度不純物領域１０６ｂ、サイドウォール１０５ａ，１０５ｂ、並びに第１トランジスタの不純物領域１０７ａ及び第２トランジスタの不純物領域１０７ｂを形成する。
【０００６】
【特許文献１】特開２００４−２９６６８３号公報（図１）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上記した半導体装置の製造方法では、第１トランジスタのチャネル領域に不純物を導入するとき、及び第２トランジスタのチャネル領域に不純物を導入するときそれぞれにおいて、マスク膜（例えばレジスト膜）を形成する必要がある。このため、半導体装置の製造工程数が増加していた。
【０００８】
本発明は上記のような事情を考慮してなされたものであり、その目的は、駆動電圧が異なる複数のトランジスタを有する半導体装置の製造方法において、半導体装置の製造工程数を少なくすることにある。
【課題を解決するための手段】
【０００９】
上記課題を解決するため、本発明に係る半導体装置の製造方法は、第１素子領域に位置する半導体基板に、第１トランジスタの第１ゲート絶縁膜を形成し、かつ第２素子領域に位置する前記半導体基板に、前記第１ゲート絶縁膜より厚い第２トランジスタの第２ゲート絶縁膜を形成する工程と、
前記第２ゲート絶縁膜をマスクとし、かつ前記第１ゲート絶縁膜を通して、前記半導体基板の前記第１トランジスタのチャネル領域に不純物を導入する工程と、
前記第１素子領域に位置する前記半導体基板をマスク膜で覆う工程と、
前記マスク膜及び前記素子分離膜をマスクとし、かつ前記第２ゲート絶縁膜を通して、前記半導体基板の前記第２トランジスタのチャネル領域に不純物を導入する工程と、
前記マスク膜を除去する工程とを具備する。
【００１０】
本発明に係る半導体装置の製造方法は、第１素子領域に位置する半導体基板に、第１トランジスタの第１ゲート絶縁膜を形成し、かつ第２素子領域に位置する前記半導体基板に、前記第１ゲート絶縁膜より厚い第２トランジスタの第２ゲート絶縁膜を形成する工程と、
前記第１素子領域に位置する前記半導体基板をマスク膜で覆う工程と、
前記マスク膜及び前記素子分離膜をマスクとし、かつ前記第２ゲート絶縁膜を通して、前記半導体基板の前記第２トランジスタのチャネル領域に不純物を導入する工程と、
前記マスク膜を除去する工程と、
前記第２ゲート絶縁膜をマスクとし、かつ前記第１ゲート絶縁膜を通して、前記半導体基板の前記第１トランジスタのチャネル領域に不純物を導入する工程とを具備する。
【００１１】
これらの半導体装置の製造方法によれば、前記第１トランジスタのチャネル領域を形成するときに、マスク膜を形成する必要がない。従って、半導体装置の製造工程数を少なくすることができる。
【００１２】
本発明に係る半導体装置の製造方法は、第１素子領域に位置する半導体基板に、第１トランジスタの第１ゲート絶縁膜を形成し、かつ第２素子領域に位置する前記半導体基板に、前記第１ゲート絶縁膜より厚い第２トランジスタの第２ゲート絶縁膜を形成する工程と、
前記第２ゲート絶縁膜をマスクとし、かつ前記第１ゲート絶縁膜を通して、前記半導体基板の前記第１トランジスタのチャネル領域に不純物を導入する工程と、
前記第１ゲート絶縁膜を通して前記半導体基板の前記第１トランジスタのチャネル領域に再び不純物を導入し、かつ前記第２ゲート絶縁膜を通して前記半導体基板の前記第２トランジスタのチャネル領域に不純物を導入する工程とを具備する。
【００１３】
本発明に係る半導体装置の製造方法は、第１素子領域に位置する半導体基板に、第１トランジスタの第１ゲート絶縁膜を形成し、かつ第２素子領域に位置する前記半導体基板に、前記第１ゲート絶縁膜より厚い第２トランジスタの第２ゲート絶縁膜を形成する工程と、
前記第１ゲート絶縁膜を通して前記半導体基板の前記第１トランジスタのチャネル領域に不純物を導入し、かつ前記第２ゲート絶縁膜を通して前記半導体基板の前記第２トランジスタのチャネル領域に不純物を導入する工程と、
前記第２ゲート絶縁膜をマスクとし、かつ前記第１ゲート絶縁膜を通して、前記半導体基板の前記第１トランジスタのチャネル領域に再び不純物を導入する工程とを具備する。
【００１４】
これらの半導体装置の製造方法によれば、前記第１トランジスタのチャネル領域を形成するとき、及び前記第２トランジスタのチャネル領域を形成するときそれぞれにおいて、マスク膜を形成する必要がない。従って、半導体装置の製造工程数を少なくすることができる。
【００１５】
上記した各半導体装置の製造方法において、前記第１ゲート絶縁膜の厚さは例えば７ｎｍ以下であり、前記第２ゲート絶縁膜の厚さは例えば１５０ｎｍ以上である。
【００１６】
本発明に係る半導体装置の製造方法は、第１導電型の第１トランジスタ及び第２トランジスタ、並びに第２導電型の第３トランジスタ及び第４トランジスタを有する半導体装置の製造方法であって、
第１素子領域に位置する半導体基板に前記第１トランジスタの第１ゲート絶縁膜を形成し、第２素子領域に位置する前記半導体基板に前記第１ゲート絶縁膜より厚い前記第２トランジスタの第２ゲート絶縁膜を形成し、第３素子領域に位置する前記半導体基板に前記第３トランジスタの第３ゲート絶縁膜を形成し、かつ第４素子領域に位置する前記半導体基板に前記第３ゲート絶縁膜より厚い前記第４トランジスタの第４ゲート絶縁膜を形成する工程と、
前記第２ゲート絶縁膜及び前記第４ゲート絶縁膜をマスクとし、前記第１ゲート絶縁膜及び前記第２ゲート絶縁膜を通して、前記半導体基板の前記第１トランジスタのチャネル領域及び前記第３トランジスタのチャネル領域それぞれに第２導電型の不純物を導入する工程と、
前記第１ゲート絶縁膜、前記第２ゲート絶縁膜、前記第３ゲート絶縁膜、及び前記第４ゲート絶縁膜を通して、前記半導体基板の前記第１トランジスタのチャネル領域、前記第２トランジスタのチャネル領域、前記第３トランジスタのチャネル領域、及び前記第４トランジスタのチャネル領域それぞれに第２導電型の不純物を導入する工程と、
前記第１素子領域に位置する前記半導体基板及び前記第２素子領域に位置する前記半導体基板をマスク膜で覆う工程と、
前記マスク膜をマスクとし、前記第３ゲート絶縁膜及び前記第４ゲート絶縁膜を通して、前記第３トランジスタのチャネル領域及び前記第４トランジスタのチャネル領域それぞれに第１導電型の不純物を導入することにより、前記第４トランジスタのチャネル領域を必要な不純物濃度を有する第１導電型にする工程と、
前記マスク膜及び前記第４ゲート絶縁膜をマスクとし、かつ前記第３ゲート絶縁膜を通して、前記第３トランジスタのチャネル領域に第１導電型の不純物を導入することにより、前記第３トランジスタのチャネル領域を必要な不純物濃度を有する第１導電型にする工程とを具備する。
【００１７】
本発明に係る半導体装置の製造方法は、第１導電型の第１トランジスタ及び第２トランジスタ、並びに第２導電型の第３トランジスタ及び第４トランジスタを有する半導体装置の製造方法であって、
第１素子領域に位置する半導体基板に前記第１トランジスタの第１ゲート絶縁膜を形成し、第２素子領域に位置する前記半導体基板に前記第１ゲート絶縁膜より厚い前記第２トランジスタの第２ゲート絶縁膜を形成し、第３素子領域に位置する前記半導体基板に前記第３トランジスタの第３ゲート絶縁膜を形成し、かつ第４素子領域に位置する前記半導体基板に前記第３ゲート絶縁膜より厚い前記第４トランジスタの第４ゲート絶縁膜を形成する工程と、
前記第２ゲート絶縁膜及び前記第４ゲート絶縁膜をマスクとし、前記第１ゲート絶縁膜及び前記第２ゲート絶縁膜を通して、前記半導体基板の前記第１トランジスタのチャネル領域及び前記第３トランジスタのチャネル領域それぞれに第２導電型の不純物を導入する工程と、
前記第１ゲート絶縁膜、前記第２ゲート絶縁膜、前記第３ゲート絶縁膜、及び前記第４ゲート絶縁膜を通して、前記半導体基板の前記第１トランジスタのチャネル領域、前記第２トランジスタのチャネル領域、前記第３トランジスタのチャネル領域、及び前記第４トランジスタのチャネル領域それぞれに第２導電型の不純物を導入する工程と、
前記第１素子領域に位置する前記半導体基板及び前記第２素子領域に位置する前記半導体基板をマスク膜で覆う工程と、
前記マスク膜及び前記第４ゲート絶縁膜をマスクとし、かつ前記第３ゲート絶縁膜を通して、前記第３トランジスタのチャネル領域に第１導電型の不純物を導入する工程と、
前記マスク膜をマスクとし、前記第３ゲート絶縁膜及び前記第４ゲート絶縁膜を通して、前記第３トランジスタのチャネル領域及び前記第４トランジスタのチャネル領域それぞれに第１導電型の不純物を導入することにより、前記第３トランジスタのチャネル領域及び前記第４トランジスタのチャネル領域それぞれを必要な不純物濃度を有する第１導電型にする工程とを具備する。
【発明を実施するための最良の形態】
【００１８】
以下、図面を参照して本発明の実施形態について説明する。図１の各図は、本発明の第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。本方法により製造される半導体装置は、第１素子領域１ａに位置する第１トランジスタと、第２素子領域１ｂに位置する第２トランジスタを有する。第２トランジスタは、第１トランジスタより高耐圧で駆動電圧が高く、第２トランジスタのゲート絶縁膜３ｂは、第１トランジスタのゲート絶縁膜３ａより厚い。
【００１９】
まず図１（Ａ）に示すように、シリコン基板１に素子分離膜２を、例えばＬＯＣＯＳ酸化法により形成し、第１素子領域１ａ及び第２素子領域１ｂを他の領域から分離する。次いで、シリコン基板１を熱酸化する。これにより、第２素子領域１ｂに位置するシリコン基板１には、第２トランジスタのゲート絶縁膜３ｂが形成され、第１素子領域１ａに位置するシリコン基板１には熱酸化膜（図示せず）が形成される。この状態において、ゲート絶縁膜３ｂは必要な厚さを有していない。
【００２０】
次いで、ゲート絶縁膜３ｂをレジスト膜（図示せず）で覆い、このレジスト膜をマスクとしたエッチングにより、第１素子領域１ａに位置する熱酸化膜を除去する。その後、レジストパターンを除去する。次いで、シリコン基板１を熱酸化する。これにより、第１素子領域１ａに位置するシリコン基板１には、第１トランジスタのゲート絶縁膜３ａが形成され、かつ第２トランジスタのゲート絶縁膜３ｂが厚くなる。ゲート絶縁膜３ａの厚さは、例えば７ｎｍ以下であり、ゲート絶縁膜３ｂの厚さは、例えば１５０ｎｍ以上である。
【００２１】
次いで図１（Ｂ）に示すように、素子分離膜２及びゲート絶縁膜３ｂをマスクとして、シリコン基板１に不純物イオンを注入する。このときのイオン注入エネルギーは、不純物イオンが、ゲート絶縁膜３ａを通過するがゲート絶縁膜３ｂを通過しないように調節される。これにより、第１素子領域１ａに位置する第１トランジスタのチャネル領域には、閾値電圧調節用の不純物が導入され、チャネル不純物領域１０ａが形成される。
【００２２】
次いで図１（Ｃ）に示すように、ゲート絶縁膜３ａ上を含む全面上にフォトレジスト膜５０を塗布し、その後フォトレジスト膜５０を露光及び現像する。これにより、第２素子領域１ｂの上方に位置するフォトレジスト膜５０は除去され、第１素子領域１ａに位置するシリコン基板１がフォトレジスト膜５０で覆われた状態になる。次いで、フォトレジスト膜５０及び素子分離膜２をマスクとして、シリコン基板１に不純物イオンを注入する。このときのイオン注入エネルギーは、不純物イオンがゲート絶縁膜３ｂを通過するように調節される。これにより、第２素子領域１ｂに位置する第２トランジスタのチャネル領域には、閾値電圧調節用の不純物が導入され、チャネル不純物領域１０ｂが形成される。
【００２３】
次いで図１（Ｄ）に示すように、フォトレジスト膜５０を除去する。次いで、ゲート絶縁膜３ａ，３ｂ上を含む全面上にポリシリコン膜を形成し、このポリシリコン膜を選択的に除去する。これにより、ゲート絶縁膜３ａ上には第１トランジスタのゲート電極４ａが形成され、ゲート絶縁膜３ｂ上には第２トランジスタのゲート電極４ｂが形成される。
【００２４】
次いで、素子分離膜２及びゲート電極４ａ，４ｂをマスクとして、シリコン基板１に不純物を導入する。これによりシリコン基板１には、第１トランジスタの低濃度不純物領域６ａ、及び第２トランジスタの低濃度不純物領域６ｂが形成される。次いで、ゲート電極４ａ，４ｂ上を含む全面上に絶縁膜を形成し、この絶縁膜をエッチバックする。これによりゲート電極４ａ，４ｂの側壁上にはサイドウォール５ａ，５ｂが形成される。次いで、サイドウォール５ａ，５ｂ、ゲート電極４ａ，４ｂ、及び素子分離膜２をマスクとして、シリコン基板１に不純物を導入する。これにより、第１素子領域１ａに位置するシリコン基板１には、第１トランジスタのソース及びドレインとなる不純物領域７ａが形成され、第２素子領域１ｂに位置するシリコン基板１には、第２トランジスタのソース及びドレインとなる不純物領域７ｂが形成される。
このようにして、第１素子領域１ａに位置する第１のトランジスタ、及び第２素子領域１ｂに位置する第２のトランジスタが形成される。
【００２５】
以上、本発明の第１の実施形態によれば、第１トランジスタのチャネル領域に不純物を導入してチャネル不純物領域１０ａを形成するときに、不純物イオンが、ゲート絶縁膜３ａを通過するがゲート絶縁膜３ｂを通過しないように、イオン注入エネルギーを調節している。このため、チャネル不純物領域１０ａを形成するときに、第２素子領域１ｂに位置するシリコン基板１を覆うレジスト膜を形成する必要がなくなる。従って、半導体装置の製造工程数が少なくなる。
【００２６】
図２の各図は、本発明の第２の実施形態に係る半導体装置の製造方法を説明するための断面図である。以下、第１の実施形態と同様の構成については同一の符号を付し、説明を省略する。
【００２７】
まず図２（Ａ）に示すように、シリコン基板１に素子分離膜２及びゲート絶縁膜３ａ，３ｂを形成する。これらの形成方法は第１の実施形態と同様である。次いで、第１素子領域１ａに位置するシリコン基板１をフォトレジスト膜５０で覆う。フォトレジスト膜５０の形成方法は第１の実施形態と同様である。次いで、フォトレジスト膜５０及び素子分離膜２をマスクとして、シリコン基板１に不純物イオンを注入する。このときのイオン注入エネルギーはゲート絶縁膜３ｂを通過するように調節される。これにより、第２素子領域１ｂに位置するシリコン基板１には、第２トランジスタのチャネル不純物領域１０ｂが形成される。
【００２８】
その後、図２（Ｂ）に示すように、フォトレジスト膜５０を除去する。次いで、素子分離膜２及びゲート絶縁膜３ｂをマスクとして、シリコン基板１に不純物イオンを注入する。このときのイオン注入エネルギーは、不純物イオンが、ゲート絶縁膜３ａを通過するがゲート絶縁膜３ｂを通過しないように調節される。これにより、第１素子領域１ａに位置するシリコン基板１には、第１トランジスタのチャネル不純物領域１０ａが形成される。
【００２９】
次いで、図２（Ｃ）に示すように、ゲート電極４ａ，４ｂ、低濃度不純物領域６ａ，６ｂ、サイドウォール５ａ，５ｂ、及び不純物領域７ａ，７ｂを形成する。これらの形成方法は第１の実施形態と同様である。
本実施形態によっても、第１の実施形態と同様の効果を得ることができる。
【００３０】
図３の各図は、本発明の第３の実施形態に係る半導体装置の製造方法を説明するための断面図である。本実施形態によって製造される半導体装置は、第１トランジスタのチャネル不純物領域１０ａの不純物濃度が、第２トランジスタのチャネル不純物領域１０ｂの不純物濃度より高い。以下、第１の実施形態と同様の構成については同一の符号を付し、説明を省略する。
【００３１】
まず図３（Ａ）に示すように、シリコン基板１に素子分離膜２及びゲート絶縁膜３ａ，３ｂを形成する。これらの形成方法は第１の実施形態と同様である。次いで、素子分離膜２をマスクとして、シリコン基板１に不純物イオンを注入する。このときのイオン注入エネルギーは、不純物イオンがゲート絶縁膜３ｂを通過するように調節される。これにより、第１素子領域１ａに位置するシリコン基板１には、第１トランジスタのチャネル不純物領域１０ａが形成され、第２素子領域１ｂに位置するシリコン基板１には、第２トランジスタのチャネル不純物領域１０ｂが形成される。本図に示す状態において、チャネル不純物領域１０ａは必要な不純物濃度を有していない。
【００３２】
次いで図３（Ｂ）に示すように、素子分離膜２及びゲート絶縁膜３ｂをマスクとして、シリコン基板１に不純物イオンを注入する。このときのイオン注入エネルギーは、不純物イオンがゲート絶縁膜３ａを通過するがゲート絶縁膜３ｂを通過しないように調節される。これにより、チャネル不純物領域１０ａの不純物濃度は高くなり、必要な値になる。
【００３３】
次いで、図３（Ｃ）に示すように、ゲート電極４ａ，４ｂ、低濃度不純物領域６ａ，６ｂ、サイドウォール５ａ，５ｂ、及び不純物領域７ａ，７ｂを形成する。これらの形成方法は第１の実施形態と同様である。
【００３４】
本実施形態によっても、第１の実施形態と同様の効果を得ることができる。また、チャネル不純物領域１０ｂを形成するときに、第１素子領域１ａに位置するシリコン基板１を覆うレジスト膜を形成する必要がなくなる。従って、半導体装置の製造工程数がさらに少なくなる。
【００３５】
図４の各図は、本発明の第４の実施形態に係る半導体装置の製造方法を説明するための断面図である。以下、第３の実施形態と同様の構成については同一の符号を付し、説明を省略する。
【００３６】
まず図４（Ａ）に示すように、シリコン基板１に素子分離膜２及びゲート絶縁膜３ａ，３ｂを形成する。これらの形成方法は第３の実施形態と同様である。次いで、素子分離膜２をマスクとして、シリコン基板１に不純物イオンを注入する。このときのイオン注入エネルギーは、不純物イオンがゲート絶縁膜３ａを通過するがゲート絶縁膜３ｂを通過しないように調節される。これにより、第１素子領域１ａに位置するシリコン基板１には、第１トランジスタのチャネル不純物領域１０ａが形成される。本図に示す状態において、チャネル不純物領域１０ａは必要な不純物濃度を有していない。
【００３７】
次いで図４（Ｂ）に示すように、素子分離膜２及びゲート絶縁膜３ｂをマスクとして、シリコン基板１に不純物イオンを注入する。このときのイオン注入エネルギーは、不純物イオンがゲート絶縁膜３ｂを通過するように調節される。これにより、第２素子領域１ｂに位置するシリコン基板１には、第２トランジスタのチャネル不純物領域１０ｂが形成され、かつチャネル不純物領域１０ａの不純物濃度は高くなり、必要な値になる。
【００３８】
次いで、図４（Ｃ）に示すように、ゲート電極４ａ，４ｂ、低濃度不純物領域６ａ，６ｂ、サイドウォール５ａ，５ｂ、及び不純物領域７ａ，７ｂを形成する。これらの形成方法は第３の実施形態と同様である。
本実施形態によっても、第３の実施形態と同様の効果を得ることができる。
【００３９】
図５の各図は、本発明の第５の実施形態に係る半導体装置の製造方法を説明するための断面図である。本実施形態によって製造される半導体装置は、第１トランジスタ及び第２トランジスタに加えて、第３素子領域１ｃに位置する第３トランジスタ及び第４素子領域１ｄに位置する第４トランジスタを有している点が、第３の実施形態によって製造される半導体装置と異なる。本実施形態において第１トランジスタ及び第２トランジスタは第１導電型であり、第３トランジスタ及び第４トランジスタは第２導電型である。第４トランジスタは第３トランジスタより高耐圧で駆動電圧が高く、第４トランジスタのゲート絶縁膜３ｄは第３トランジスタのゲート絶縁膜３ｃより厚い。以下、第３の実施形態と同様の構成については同一の符号を付し、説明を省略する。
【００４０】
まず図５（Ａ）に示すように、シリコン基板１に素子分離膜２を形成する。これにより、第１素子領域１ａ、第２素子領域１ｂ、第３素子領域１ｃ、及び第４素子領域が、それぞれ他の領域から分離される。素子分離膜２の形成工程は第３の実施形態と同様である。
【００４１】
次いで、ゲート絶縁膜３ａ，３ｂ，３ｃ，３ｄを形成する。これらの形成工程は、ゲート絶縁膜３ｃがゲート絶縁膜３ａと同一工程で形成される点、及びゲート絶縁膜３ｄがゲート絶縁膜３ｂと同一工程で形成される点を除いて、第３の実施形態と同様である。このため、ゲート絶縁膜３ｃの厚さはゲート絶縁膜３ａの厚さと略等しく、ゲート絶縁膜３ｄの厚さはゲート絶縁膜３ｂの厚さに略等しい。
【００４２】
次いで、素子分離膜２をマスクとして、シリコン基板１に不純物イオンを注入する。このときのイオン注入エネルギーはゲート絶縁膜３ｂ，３ｄを通過するように調節される。これにより、第１素子領域１ａに位置するシリコン基板１には、第１トランジスタのチャネル不純物領域１０ａが形成され、第２素子領域１ｂに位置するシリコン基板１には、第２トランジスタのチャネル不純物領域１０ｂが形成される。また第３素子領域１ｃ及び第４素子領域１ｄそれぞれに位置するシリコン基板１には、第２導電型不純物領域１０ｃ，１０ｄが形成される。本図に示す状態において、チャネル不純物領域１０ａは必要な不純物濃度を有していない。
【００４３】
次いで、素子分離膜２及びゲート絶縁膜３ｂをマスクとして、シリコン基板１に第１導電型の不純物イオンを注入する。このときのイオン注入エネルギーは、不純物イオンが、ゲート絶縁膜３ａ，３ｃを通過するがゲート絶縁膜３ｂ，３ｄを通過しないように調節される。これにより、チャネル不純物領域１０ａの不純物濃度は高くなり、必要な値になる。また第３素子領域１ｃに位置する第２導電型不純物領域１０ｃの不純物濃度も高くなる。
【００４４】
次いで、図５（Ｂ）に示すように、第１素子領域１ａ及び第２素子領域１ｂを含む全面上にフォトレジスト膜５２を塗布し、フォトレジスト膜５２を露光及び現像する。これにより、第３素子領域１ｃの上方に位置するフォトレジスト膜５２及び第４素子領域１ｄの上方に位置するフォトレジスト膜５２は除去され、第１素子領域１ａに位置するシリコン基板１及び第２素子領域１ｂに位置するシリコン基板１がフォトレジスト膜５２で覆われた状態になる。
【００４５】
次いで、フォトレジスト膜５２及び素子分離膜２をマスクとして、シリコン基板１に第１導電型の不純物イオンを注入する。このときのイオン注入エネルギーは、不純物イオンがゲート絶縁膜３ｄを通過するように調節される。これにより、第３素子領域１ｃに位置するシリコン基板１及び第４素子領域１ｄに位置するシリコン基板１には第１導電型の不純物が導入される。この結果、第２導電型不純物領域１０ｄの導電型が反転して第４トランジスタのチャネル不純物領域１０ｆが形成される。また第２導電型不純物領域１０ｃは薄くなるか、又は第１導電型に反転するが第３トランジスタのチャネル領域としては不純物濃度が低い状態になる。
【００４６】
次いで、図５（Ｃ）に示すように、フォトレジスト膜５２、ゲート絶縁膜３ｄ、及び素子分離膜２をマスクとして、シリコン基板１に第１導電型の不純物イオンを注入する。このときのイオン注入エネルギーは、不純物イオンがゲート絶縁膜３ｃを通過するがゲート絶縁膜３ｄを通過しないように調節される。これにより、第３素子領域１ｃに位置するシリコン基板１には、第３トランジスタのチャネル不純物領域１０ｅが形成される。
【００４７】
その後、図５（Ｄ）に示すように、フォトレジスト膜５２を除去する。次いで、ゲート電極４ａ，４ｂ、ゲート絶縁膜３ｃ上に位置するゲート電極４ｃ、及びゲート絶縁膜３ｄ上に位置するゲート電極４ｄを形成する。これらの形成方法は、第３の実施形態においてゲート電極４ａ，４ｂを形成する工程と同様である。
【００４８】
次いで、第１素子領域１ａに位置するシリコン基板１及び第２素子領域１ｂに位置するシリコン基板１を、フォトレジスト膜（図示せず）で覆う。次いで、このフォトレジスト膜、ゲート電極４ｃ，４ｄ、及び素子分離膜２をマスクとして、シリコン基板１に第２導電型の不純物を導入する。これにより、第３素子領域１ｃに位置するシリコン基板１には、第３トランジスタの低濃度不純物領域６ｃが形成され、第４素子領域１ｄに位置するシリコン基板１には、第４トランジスタの低濃度不純物領域６ｄが形成される。その後、フォトレジスト膜を除去する。
【００４９】
次いで、第３素子領域１ｃに位置するシリコン基板１及び第４素子領域１ｄに位置するシリコン基板１を、フォトレジスト膜（図示せず）で覆う。次いで、このフォトレジスト膜、ゲート電極４ａ，４ｂ、及び素子分離膜２をマスクとして、シリコン基板１に第１導電型の不純物を導入する。これにより、第１素子領域１ａに位置するシリコン基板１には、第１トランジスタの低濃度不純物領域６ａが形成され、第２素子領域１ｂに位置するシリコン基板１には、第２トランジスタの低濃度不純物領域６ｂが形成される。その後、フォトレジスト膜を除去する。
【００５０】
次いで、ゲート電極４ａ，４ｂ，４ｃ，４ｄ上を含む全面上に、絶縁膜を形成し、この絶縁膜をエッチバックする。これにより、ゲート電極４ａ，４ｂ，４ｃ，４ｄの側壁には、サイドウォール５ａ，５ｂ，５ｃ，４ｄが形成される。
【００５１】
次いで、第１素子領域１ａに位置するシリコン基板１及び第２素子領域１ｂに位置するシリコン基板１を、フォトレジスト膜（図示せず）で覆う。次いで、このフォトレジスト膜、サイドウォール５ｃ，５ｄ、ゲート電極４ｃ，４ｄ、及び素子分離膜２をマスクとして、シリコン基板１に第２導電型の不純物を導入する。これにより、第３素子領域１ｃに位置するシリコン基板１には、第３トランジスタのソース及びドレインとなる不純物領域７ｃが形成され、第４素子領域１ｄに位置するシリコン基板１には、第４トランジスタのソース及びドレインとなる不純物領域７ｄが形成される。その後、フォトレジスト膜を除去する。このようにして、第３素子領域１ｃには第３トランジスタが形成され、第４素子領域１ｄには第４トランジスタが形成される。
【００５２】
次いで、第３素子領域１ｃに位置するシリコン基板１及び第４素子領域１ｄに位置するシリコン基板１を、フォトレジスト膜（図示せず）で覆う。次いで、このフォトレジスト膜、サイドウォール５ａ，５ｂ、ゲート電極４ａ，４ｂ、及び素子分離膜２をマスクとして、シリコン基板１に第１導電型の不純物を導入する。これにより、第１素子領域１ａに位置するシリコン基板１には、第１トランジスタのソース及びドレインとなる不純物領域７ａが形成され、第２素子領域１ｂに位置するシリコン基板１には、第２トランジスタのソース及びドレインとなる不純物領域７ｂが形成される。その後、フォトレジスト膜を除去する。このようにして、第１素子領域１ａには第１トランジスタが形成され、第２素子領域１ｂには第２トランジスタが形成される。
【００５３】
以上、本発明の第５の実施形態によっても、第３の実施形態と同様の効果を得ることができる。なお、本実施形態の変形例として、第１素子領域１ａに位置するシリコン基板１及び第２素子領域１ｂに位置するシリコン基板１がフォトレジスト膜５２で覆われた状態になった後、以下の工程順に処理を行うことによりチャネル不純物領域１０ｅ，１０ｆを形成しても良い。
【００５４】
まず、フォトレジスト膜５２、ゲート絶縁膜３ｄ、及び素子分離膜２をマスクとして、シリコン基板１に第１導電型の不純物イオンを注入する。このときのイオン注入エネルギーは、不純物イオンがゲート絶縁膜３ｃを通過するがゲート絶縁膜３ｄを通過しないように調節される。これにより、第２導電型不純物領域１０ｃは薄くなるか、又は第１導電型に反転するが第３トランジスタのチャネル領域としては不純物濃度が低い状態になる。
【００５５】
その後、フォトレジスト膜５２及び素子分離膜２をマスクとして、シリコン基板１に第１導電型の不純物イオンを注入する。このときのイオン注入エネルギーはゲート絶縁膜３ｄを通過するように調節される。これにより、第３素子領域１ｃに位置するシリコン基板１には、第３トランジスタのチャネル不純物領域１０ｅが形成される。また、第２導電型不純物領域１０ｄの導電型が反転して第４トランジスタのチャネル不純物領域１０ｆが形成される。
【００５６】
また、本実施形態及び上記した本実施形態の変形例において、チャネル不純物領域１０ａ，１０ｂを形成する工程を以下のようにしても良い。まず、素子分離膜２及びゲート絶縁膜３ｂをマスクとして、シリコン基板１に第１導電型の不純物イオンを注入する。このときのイオン注入エネルギーは、不純物イオンが、ゲート絶縁膜３ａ，３ｃを通過するがゲート絶縁膜３ｂ，３ｄを通過しないように調節される。これにより第１素子領域１ａに位置するシリコン基板１には、第１トランジスタのチャネル不純物領域１０ａが形成されるが、チャネル不純物領域１０ａは必要な不純物濃度を有していない。
【００５７】
次いで、素子分離膜２をマスクとして、シリコン基板１に不純物イオンを注入する。このときのイオン注入エネルギーはゲート絶縁膜３ｂ，３ｄを通過するように調節される。これにより、チャネル不純物領域１０ａの濃度は高くなって必要な値になり、かつ第２素子領域１ｂに位置するシリコン基板１には、第２トランジスタのチャネル不純物領域１０ｂが形成される。また第３素子領域１ｃ及び第４素子領域１ｄそれぞれに位置するシリコン基板１には、第２導電型不純物領域１０ｃ，１０ｄが形成される。
【００５８】
尚、本発明は上述した実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。
【図面の簡単な説明】
【００５９】
【図１】各図は第１の実施形態に係る半導体装置の製造方法を説明するための断面図。
【図２】各図は第２の実施形態に係る半導体装置の製造方法を説明するための断面図。
【図３】各図は第３の実施形態に係る半導体装置の製造方法を説明するための断面図。
【図４】各図は第４の実施形態に係る半導体装置の製造方法を説明するための断面図。
【図５】各図は第５の実施形態に係る半導体装置の製造方法を説明するための断面図。
【図６】各図は従来の半導体装置の製造方法を説明するための断面図。
【符号の説明】
【００６０】
１，１００…シリコン基板、１ａ，１００ａ…第１素子領域、１ｂ，１００ｂ…第２素子領域、１ｃ…第３素子領域、１ｄ…第４素子領域、２，１０２…素子分離膜、３ａ〜３ｄ，１０３ａ，１０３ｂ…ゲート絶縁膜、４ａ〜４ｄ，１０４ａ，１０４ｂ…ゲート電極、５ａ〜５ｄ，１０５ａ，１０５ｂ…サイドウォール、６ａ〜６ｄ，１０６ａ，１０６ｂ…低濃度不純物領域、７ａ〜７ｄ，１０７ａ，１０７ｂ…不純物領域、１０ａ，１０ｂ，１０ｅ，１０ｆ，１１０ａ，１１０ｂ…チャネル不純物領域、１０ｅ，１０ｆ…第２導電型不純物領域、５０，５２，１５０，１５２…フォトレジスト膜
【図１】
2008244402.tif 000003
【図２】
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【図３】
2008244402.tif 000005
【図４】
2008244402.tif 000006
【図５】
2008244402.tif 000007
【図６】
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