(57)【要約】【課題】ＡＳＩＣの設計手法を用いてアスペクト比の大きなマクロブロックの作成を可能とする。【解決手段】センサチップ４上に、複数の固体撮像素子をアレイ状に配列してなる受光部５と、受光部５に対する処理機能を有すると共に受光部５の延出方向に沿って細長く配設された高アスペクト比のマクロブロック（ＴＧ回路部）２３とが設けられ、このマクロブロック２３が、受光部５の延出方向へ１列に配列された複数のマクロセル２３ａで構成されており、各マクロセル２３ａがスタンダードセル方式の基本セルを用いて作成されている。マクロブロック２３を複数のマクロセル２３ａで構成し、各マクロセル２３ａをＡＳＩＣの設計手法であるスタンダードセル方式を用いて作成したので、アスペクト比の大きなマクロブロック２３であっても１列に作成することが可能となる。【選択図】図６
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【特許請求の範囲】
【請求項１】
センサチップ上に、少なくとも複数の固体撮像素子をアレイ状に配列してなる受光部と、該受光部に対する処理機能を有すると共に前記受光部の延出方向に沿って細長く配設された高アスペクト比のマクロブロックとが設けられている固体撮像装置において、
前記マクロブロックが、前記受光部の延出方向へ１列に配列された複数のマクロセルで構成されており、
前記各マクロセルがスタンダードセル方式の基本セルを用いて作成されている
ことを特徴とする固体撮像装置。
【請求項２】
１つ或いは２つ以上の前記各マクロセル間に、該各マクロセルを電気的に接続する配線の迂回領域が設けられている
ことを特徴とする請求項１記載の固体撮像装置。
【請求項３】
前記各マクロセルは、前記マクロブロックの信号の流れが前記受光部の延出方向に沿って一方向へ流れるように、信号の入出力方向が統一されている
ことを特徴とする請求項１或いは２に記載の固体撮像装置。
【請求項４】
前記マクロブロックの長辺側の上層に電源線が配設されており、該電源線の下層或いは上層に配線層が設けられている
ことを特徴とする請求項１〜３の何れか１項に記載の固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、受光部に対する処理機能を有するマクロブロックの配線設計の自由度を高めると共に、配線効率を向上させることができるようにした固体撮像装置に関する。
【背景技術】
【０００２】
周知のように、半導体集積回路の作成においては、ＡＳＩＣ(Application Specific Integrated Circuit）の自動配置配線プログラムが多く採用されている。ＡＳＩＣの設計手法としては、ゲートアレイ方式、スタンダードセル方式等が知られている。
【０００３】
ゲートアレイ方式は、予めマクロセルや信号線などの情報をマクロセルライブラリに定義しておき、Ｐ＆Ｒ（Ｐｌａｃｅ＆Ｒｏｕｔｅ：配置配線）を実行することで、マクロセル、セル枠、信号線などの配置を自動的に行うもので、アスペクト比の小さいチップのＰ＆Ｒに適している。
【０００４】
図９にゲートアレイ方式により作成されたマクロブロック１００を示す。このマクロブロック１００のセル領域１０２は、規則的に配列された複数の基本セル１０２ａが設けられており、この各基本セル１０２ａ間の配線によって、ロジック回路等の、目的とする機能を有する制御回路を形成する。ゲートアレイ方式では、基本セル１０２ａの配列は予め作成されているため、基本セル１０２ａの上層の金属配線層の設計のみを行う。尚、図においては、セル領域１０２の上層であって、マクロブロック１００の互いに対向する２辺に主電源配線１０３ａ，１０３ａ’と主接地電位線１０４ａ，１０４ａ’とが平行に形成されている。更に、その上層であってマクロブロック１００の他の２辺に、２本の主電源配線１０３ａ，１０３ａ’間を接続する電源電位線１０５ａ，１０５ａ’と、２本の主接地電位線１０４ａ，１０４ａ’を接続する接地電位線１０６ａ，１０６ａ’とが平行に配設されている。
【０００５】
ところで、近年、固体撮像装置を備えるラインセンサユニットは、画像データを読み取るファクシミリ装置やスキャナ等に多く用いられている。このラインセンサユニットは、アスペクト比の大きな長方形のセンサチップを１列に複数個配設して、直線状のラインセンサユニットを形成している。図１０に示すように、ラインセンサに設けられている固体撮像装置１１０の各センサチップ１１１には、ＣＣＤやＣＭＯＳ等の固体撮像素子をアレイ状に配列した受光部１１２と、受光部１１２からの受光信号を走査して読み出す走査回路部１１３と、タイミング信号を発生するロジック回路部としてのＴＧ(Timing Generator）回路部１１４とが並列に配設されており、このＴＧ回路部１１４が、上述した図９に示すマクロブロック１００で形成されている。
【０００６】
この種の固体撮像装置１１０は、これを搭載するファクシミリ装置やスキャナ等の小型化に対応すべく、長辺方向（以下、便宜的に「幅方向」と称する）Ｘはそのままで、短辺方向（以下、便宜的に「奥行き方向」と称する）Ｙのサイズを縮小する傾向にある。その結果、ＴＧ回路部１１４のアスペクト比はより大きな値となり、このＴＧ回路部１１４を、従来のゲートアレイ方式により作成することが困難となってきた。
【０００７】
その対策として、例えば特許文献１（特開２０００−１９５９６１号公報）に開示されている技術が提案されている。この特許文献１に開示されている技術を、図１１を用いて説明する。同図に示すように、センサチップ１１１上に形成される制御回路（ＴＧ回路）１１４を複数のマクロセル１１４ａ，１１４ａ…に分割し、分割したマクロセル１１４ａ毎にＰ＆Ｒを実行し、各マクロセル１１４ａをセンサチップ上で組み立てることで、制御回路として機能する１つの制御回路部１１４を形成する。
【０００８】
この特許文献１に開示されている技術によれば、１つのセンサチップ上に形成される制御回路部１１４を複数のマクロセルに分割したので、Ｐ＆Ｒが容易となり、各マクロセルをセンサチッブの長手方向に沿って１列に配列することで擬似的にアスペクト比を大きくすることができ、相対的に、固体撮像装置１１０の奥行き方向Ｙのサイズを縮小することができる。
【特許文献１】特開２０００−１９５９６１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかし、上述した文献に開示されている技術では、各マクロセル１１４ａ毎にＰ＆Ｒを実行しているため、当該マクロセル１１４ａ同士は間隔を開けて配列することになる。そのため、この各マクロセル１１４ａを１列に配列して形成する制御回路部１１４の形成領域が大きくなってしまう不都合がある。この場合、制御回路部１１４の長手方向のサイズを縮小する方法として、隣接するマクロセル１１４ａ同士の間隔を詰めて配置することも考えられるが、各マクロセル１１４ａ間の配線が困難となり、更に、各マクロセル１１４ａの周囲に環状電源を配設する必要があるため、奥行き方向Ｙのサイズが、環状電源の配線分だけ広くなってしまう問題がある。
【００１０】
この対策として、各マクロセルをスタンダードセル方式により形成することも考えられる。しかし、図１２に示すように、各マクロセル１１４ａをスタンダードセル方式により作成した場合であっても、各マクロセル１１４ａ間の配線を考慮した場合は、各マクロセル１１４ａを、センサチップ１１１の奥行き方向Ｙ側へ２列に配列する必要があり、その結果、奥行き方向Ｙのサイズが大きくなってしまう問題がある。
【００１１】
このように、従来のラインセンサを有する固体撮像装置のマクロブロックをＡＳＩＣの設計手法により自動配置配線を行う場合、大きなアスペクト比のマクロブロックを作成することが困難で、小型化を実現する際の障害となっている。
【００１２】
本発明は、上記事情に鑑み、ＡＳＩＣの設計手法を用いてアスペクト比の大きなマクロブロックを作成することが可能となり、配線が容易で装置全体の小型化を実現することの可能な固体撮像装置を提供することを目的とする。
【課題を解決するための手段】
【００１３】
上記目的を達成するため本発明による第１の固体撮像装置は、センサチップ上に、少なくとも複数の固体撮像素子をアレイ状に配列してなる受光部と、該受光部に対する処理機能を有すると共に前記受光部の延出方向に沿って細長く配設された高アスペクト比のマクロブロックとが設けられている固体撮像装置において、前記マクロブロックが、前記受光部の延出方向へ１列に配列された複数のマクロセルで構成されており、前記各マクロセルがスタンダードセル方式の基本セルを用いて作成されていることを特徴とする。
【００１４】
このような構成では、マクロブロックを複数のマクロセルで構成し、各マクロセルをＡＳＩＣの設計手法であるスタンダードセル方式を用いて作成したので、アスペクト比の高いマクロブロックであっても１列に作成することが可能となり、配線が容易で装置全体の小型化を実現することができる。
【００１５】
第２の固体撮像装置は、第１の固体撮像装置において、１つ或いは２つ以上の前記各マクロセル間に、該各マクロセルを電気的に接続する配線の迂回領域が設けられていることを特徴とする。
【００１６】
このような構成では、各マクロセル間に配線の迂回領域を適宜設けることができるので、各配線が干渉するなど困難であっても、迂回領域を利用して簡単に配線させることができ、その分、配線設計の自由度が増し、各マイクロセルを拡大することなく容易に配線させることができる。
【００１７】
第３の固体撮像装置は、第１或いは第２の固体撮像装置において、前記各マクロセルは、前記マクロブロックの信号の流れが前記受光部の延出方向に沿って一方向へ流れるように、信号の入出力方向が統一されていることを特徴とする。
【００１８】
このような構成では、各マクロセルの信号の入出力方向を略統一することで、マクロブロックの信号の流れを受光部の延出方向に沿って一方向へ流れるようにしたので、配線長さを最短にすることができると共に、高い配線効率を得ることができる。
【００１９】
第４の固体撮像装置は、第１〜第３の固体撮像装置において、前記マクロブロックの長辺側の上層に電源線が配設されており、該電源線の下層或いは上層に配線層が設けられていることを特徴とする。
【００２０】
このような構成では、電源線の下層或いは上層に配線層を設けたので、この配線層を利用してフィードバック信号等を迂回配線することができ、その分、マクロブロックを大きくすることなく、迂回配線を簡単に設計することができ、配線設計の自由度をより一層高めることができる。
【発明を実施するための最良の形態】
【００２１】
以下、図面に基づいて本発明の一実施形態を説明する。
【００２２】
［第１実施形態］
図１〜図６に本発明の第１実施形態を示す。図１はラインセンサユニットを有する固体撮像装置の概略斜視図、図２は固体撮像装置の概略側面図である。
【００２３】
図１に示す固体撮像装置１は、ファクシミリ装置やスキャナ等の読み取り部に配設されている。この固体撮像装置１は、アスペクト比の大きい長方形のラインセンサユニット２を有し、このラインセンサユニット２は、ファクシミリ装置やスキャナ等の読み取り部に対し、長手方向を紙面１１の相対的な移動方向に直交する状態で配設されている。
【００２４】
このラインセンサユニット２の長方形に形成された基板３上に、複数のセンサチップ４が基板３の長手方向に沿って配設されている。各センサチップ４に受光部５（図３参照）が、センサチップ４の長手方向に沿って配設されている。受光部５はＣＣＤやＣＭＯＳ等の固体撮像素子がアレイ状に配設されて構成されており、この受光部５は各センサチップ４が直線状に並べられたときに直線状に配列されるように設定されている。又、受光部５の上方に複数のレンズ６ａからなるレンズアレイ６が配設されている。又、受光部５とほぼ平行してライン光源７が配設されており、更に、基板３には各受光部５で受光した画像信号を外部の画像信号処理回路（図示せず）へ順次出力する出力回路部８が設けられている。
【００２５】
受光部５は、ファクシミリ装置やスキャナ等に設けられている読み取り面１０に対設されており、固体撮像装置１は読み取り面１０に沿って、受光部５の延出方向に直交する方向Ｌ１へ相対移動自在にされている。尚、この読み取り面１０に、読み取り対象である紙面１１がセットされる。紙面１１を読み取り対象にセットした後、固体撮像装置１を読み取り面１０に沿って相対移動させると、その間、ライン光源７から紙面１１に対して照射された照明光の反射光が受光部５で受光され、紙面１１に記載されている情報が読み取られる。
【００２６】
図３に示すように、各センサチップ４には、上述した受光部５からの受光信号を走査して読み出す走査回路部２２と、タイミング信号を発生させる制御回路部としてのＴＧ(Timing Generator）回路部２３とが、受光部５の延出方向に沿って平行に配列されている。このＴＧ回路部２３は、受光部５の延出方向に沿って細長い形状の高アスペクト比に形成されており、本実施形態では、このＴＧ回路部２３が、受光部５に対する所定の処理機能を有するマクロブロックに対応している。尚、図示しないが、センサチップ４には、更に、受光部５を駆動させる駆動回路、走査回路部２２からの受光信号を増幅して出力する増幅器等が設けられており、この増幅器からの出力信号が出力回路部８へ供給される。
【００２７】
図４に示すように、ＴＧ回路部２３は、複数のマクロセル２３ａ，２３ａ…に分割されており、各マクロセル２３ａは、スタンダードセル方式の基本セルを用いて作成されている。スタンダードセルは、最適設計した検証済みの基本セルをＣＡＤの設計データベースに予め登録しておき、この基本セルをＣＡＤを使用して任意に組み合わせて構成するものである。本実施形態による各マクロセル２３ａ，２３ａ…には、ＡＮＤ回路，ＯＲ回路等の基本ゲートや、インバータ回路、フリップフロップ回路等を代表とするデジタル回路が形成されている。
【００２８】
図５にマクロセル２３ａの代表的な構成を示す。同図に示すように、本実施形態では、各マクロセル２３ａをスタンダードセル方式により作成したので、固体撮像装置１の奥行き方向Ｙのサイズを長く、幅方向Ｘのサイズを短くしたアスペクト比の大きいマクロセル２３ａを容易に作成することができると共に、各マクロセル２３ａの奥行き方向Ｙのサイズを統一することができる。
【００２９】
同図に示すマクロセル２３ａは、例えばインバータ回路であり、Ｐ+拡散領域３０ａとＮ+拡散領域３０ｂとが形成されており、この各拡散領域３０ａ，３０ｂのゲート３０ｃ，３１ｄ直下にＰチャネルトランジスタとＮチャネルトランジスタ（何れも図示せず）とが形成され、更に、この各拡散領域３０ａ，３０ｂの外側にＳiＯ2による分離領域３０ｅが形成されている。又、各拡散領域３０ａ，３０ｂの上層に絶縁膜（図示せず）を介してメタル配線３１ａ．３１ｂが形成されている。このメタル配線３１ａ，３１ｂが、ソース、ドレインとなっている拡散領域３０ａ，３０ｂやゲート３０ｃ，３０ｄにコンタクト３２を介して電気的に接続されている。更に、メタル配線３１ａ，３１ｂの上層に絶縁膜を介して、信号入力側メタル配線３３ａと信号出力側メタル配線３３ｂと高電位（Ｖｄｄ）側メタル配線３３ｃと低電位（Ｖｓｓ）側メタル配線３３ｄとが形成されている。この信号入力側メタル配線３３ａがゲート３０ｃにコンタクト３４を介して電気的に接続され、又、信号出力側メタル配線３３ｂがメタル配線３１ｂにコンタクト３４を介して電気的に接続されている。
【００３０】
Ｖｄｄ側メタル配線３３ｃとＶｓｓ側メタル配線３３ｄは電源線であり、ＴＧ回路部２３（図３、図４参照）の長辺側に互いに平行に配設されており、Ｖｄｄ側メタル配線３３ｃがＰ+拡散領域３０ａにコンタクト３４を介して電気的に接続され、又、Ｖｓｓ側メタル配線３３ｄがＮ+拡散領域３０ｂにコンタクト３４を介して電気的に接続されている。
【００３１】
ＴＧ回路部２３を構成する各マクロセル２３ａ，２３ａ…は、奥行き方向Ｙのサイズが全て等しく形成されているため、図６に示すように、Ｖｄｄ側メタル配線３３ｃとＶｓｓ側メタル配線３３ｄとを、一直線上に配設することができる。その結果、Ｖｄｄ側メタル配線３３ｃとＶｓｓ側メタル配線３３ｄとに不要な屈曲部が形成されず、相対的に、当該屈曲部で発生する抵抗分だけ、各メタル配線３３ｃ，３３ｄの抵抗値を低減することができる。
【００３２】
又、本実施形態では、各マクロセル２３ａの信号入力側メタル配線３３ａと信号出力側メタル配線３３ｂの入出力方向が全て統一されている。その結果、図６に示すように、メタル配線３１ａ，３１ｂの上層に絶縁膜（図示せず）を介して形成されている信号入力側メタル配線３３ａと信号出力側メタル配線３３ｂとを電気的に適宜接続して形成される各メタル配線３５の信号の殆どの流れが一方向（図においては、左から右方向への流れ）となり、各メタル配線３５が交差する領域が少なくなると共に、配線長さを最短とすることができる。その結果、配線効率が向上し、又、相対的に奥行き方向Ｙのサイズを縮小して小型化を実現することができる。
【００３３】
このように、本実施形態では、ＴＧ回路部（制御回路部）２３を複数のマクロセル２３ａに分割し、各マクロセル２３ａをスタンダードセル方式により作成したので、ＴＧ回路部２３のアスペクト比が大きく、しかも各マクロセル２３ａのアスペクト比が大きい場合であっても容易に作成することができる。又、メタル配線３５の信号の殆どの流れを一方向としたので、配線長さを最短とすることができると共に、高い配線効率を得ることができ、奥行き方向Ｙのサイズを縮小することができる。更に、各マクロセル２３ａの奥行き方向Ｙのサイズを統一することができるため、Ｖｄｄ側メタル配線３３ｃとＶｓｓ側メタル配線３３ｄとの取り込み口の位置を統一することができる。その結果、これらのメタル配線３３ｃ，３３ｄを屈曲させることなく直線状態に配線することができ、その分、抵抗値を低減することができる。
【００３４】
［第２実施形態］
図７に本発明の第２実施形態による図６相当の平面図を示す。上述した第１実施形態では、分割した各マクロセル２３ａ同士を、その間隔を狭めた状態でセンサチップ４に配設したが、各マクロセル２３ａは、スタンダードセル方式により個別に作成しているため、必要な場合は、図７に示すように、隣接するマクロセル２３ａ間の任意の位置（本実施形態では２箇所）に、メタル配線の迂回領域としてスペース部４１ａ，４１ｂを確保することができる。
【００３５】
例えばメタル配線３５を屈曲させる必要がある場合は、スペース部４１ａ，４１ｂでメタル配線３５を屈曲させることで、配線設計の自由度を高めることができる。又、メタル配線３５を交差させる必要がある場合も、交差させる部位にスペース部を確保し、当該スペース部においてメタル配線３５の下層、或いは上層に絶縁膜を介して、交差させる配線を形成することができる。
【００３６】
このように、本実施形態では、各マクロセル２３ａ間において、配線の困難な部位にスペース部４１ａ，４１ｂを形成し、当該スペース部４１ａ，４１ｂにおいてメタル配線３５を、屈曲或いは交差等により迂回させるようにしたので、配線設計の自由度が増し、奥行き方向Ｙのサイズを広げることなく、容易に配線することができる。尚、スペース部は、ＴＧ回路部２３に１箇所或いは３箇所以上設けられていても良い。
【００３７】
［第３実施形態］
図８に本発明の第３実施形態による図６相当の平面図を示す。本実施形態では、Ｖｄｄ側メタル配線３３ｃとＶｓｓ側メタル配線３３ｄとが形成されている領域の下層、或いは上層を配線層として利用したものである。
【００３８】
Ｖｄｄ側メタル配線３３ｃとＶｓｓ側メタル配線３３ｄとが形成されている領域の下層或いは上層を配線層としても、ＴＧ回路部２３（図３、図４参照）の奥行き方向Ｙのサイズが拡大することはない。従って、図８に示すように、このＶｄｄ側メタル配線３３ｃとＶｓｓ側メタル配線３３ｄとが形成されている領域の下層或いは上層にメタル配線４２を形成することができる。その結果、この配線層に形成したメタル配線４２を利用してフィードバック信号等を迂回配線させることができる。
【００３９】
このように、本実施形態では、Ｖｄｄ側メタル配線３３ｃとＶｓｓ側メタル配線３３ｄの上層、或いは下層を配線層として利用するようにしたので、奥行き方向Ｙのサイズを広げることなく、迂回配線を簡単に設計することができ、その分、配線設計の自由度をより一層高めることができる。
【産業上の利用可能性】
【００４０】
本発明は、上述した各実施形態に限るものではなく、請求の範囲及び明細書全体から読み取れる発明の要旨、或いは思想に反しない範囲で適宜変更可能であり、そのような変更を伴う固体撮像装置もまた、本発明の技術的範囲に含まれる。
【図面の簡単な説明】
【００４１】
【図１】第１実施形態によるラインセンサユニットを有する固体撮像装置の概略斜視図
【図２】同、固体撮像装置の概略側面図
【図３】同、センサチップの平面図
【図４】同、図３のIV部拡大図
【図５】同、１つのマクロセルの回路構成図
【図６】同、マクロセルの配列を示す概略平面図
【図７】第２実施形態によるマクロセルの配列を示す概略平面図
【図８】第３実施形態によるマクロセルの配列を示す概略平面図
【図９】従来のゲートアレイ方式により作成されたマクロブロックの平面図
【図１０】従来のラインセンサユニットの概略構成図
【図１１】従来の他のラインセンサユニットの概略構成図
【図１２】従来の別のラインセンサユニットの要部拡大図
【符号の説明】
【００４２】
１…固体撮像装置、２…ラインセンサユニット、３…基板、４…センサチップ、５…受光部、２２…走査回路部、２３…ＴＧ回路部（制御回路）、２３ａ…マクロセル、３３ａ…信号入力側メタル配線、３３ｂ…信号出力側メタル配線、３３ｃ…Ｖｄｄ側メタル配線、３３ｄ…Ｖｓｓ側メタル配線、３５，４２…メタル配線、４１ａ，４１ｂ…スペース部、Ｘ…幅方向、Ｙ…奥行き方向
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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