(57)【要約】【目的】データの欠落やデータエラー等の障害を生じることなく書込アドレス及び読出アドレス間の位相調整を実行可能なエラスティックストア回路を提供する。【解決手段】メモリの書込アドレス及び読出アドレスのアドレス差を判別するアドレス差判別部と、上記アドレス差が所定値よりも小なる場合に、アドレス差が増加するように読出アドレスを調整する位相調整部と、入力データの到来期間を判別し、上記到来期間において位相調整部による読出アドレスの調整を禁止する位相調整禁止部と、を有している。【選択図】図３
2008067278.tif 000002
【特許請求の範囲】
【請求項１】
メモリと、書込アドレスを生成するとともに書込クロックに同期しつつ前記書込アドレスに基づいて前記メモリに入力データを書き込む書込制御部と、読出アドレスを生成するとともに読出クロックに同期しつつ前記読出アドレスに基づいて前記メモリからデータを読み出す読出制御部と、を有するエラスティックストア回路であって、
前記書込アドレス及び前記読出アドレスのアドレス差を判別するアドレス差判別部と、
前記アドレス差が所定値よりも小なる場合に、前記アドレス差が増加するように前記読出アドレスを調整する位相調整部と、
前記入力データの到来期間を判別し、前記到来期間において前記位相調整部による前記読出アドレスの調整を禁止する位相調整禁止部と、を有することを特徴とするエラスティックストア回路。
【請求項２】
前記位相調整禁止部は前記入力データが有効であることを示す有効信号を前記入力データから検出し、前記有効信号に基づいて前記入力データの到来期間を判別することを特徴とする請求項１に記載のエラスティックストア回路。
【請求項３】
前記位相調整禁止部は前記入力データが前記有効信号を含む伝送データであるか否かを識別する伝送フォーマット識別部を有することを特徴とする請求項２に記載のエラスティックストア回路。
【請求項４】
前記入力データはパケットデータであり、前記位相調整禁止部は前記パケットデータ先頭から末尾までを前記到来期間として判別することを特徴とする請求項１に記載のエラスティックストア回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、エラスティックストア回路、特に伝送装置における速度変換に用いられるエラスティックストア回路に関する。
【背景技術】
【０００２】
近年、インターネットの普及、ＦＴＴＨ（Fiber To The Home）等による加入者光アクセスネットワークの進展に伴い、高速デジタル伝送ネットワークの開発が精力的に進められている。
【０００３】
このようなデジタル伝送ネットワークとして、例えばＳＤＨ（Synchronous Digital Hierarchy）やＳＯＮＥＴ（Synchronous Optical NETwork）等の高速同期デジタル通信システムがある。
【０００４】
かかるデジタル伝送方式においては、低速な回線を高速な回線に積み上げていく階層的な多重方式が用いられており、例えば、ＳＤＨシステムにおいては、ＳＴＭ−１（155Mb/s），ＳＴＭ−４（622Mb/s），・・・，ＳＴＭ−６４（10Gb/s）等が規定されている。これらの異なる伝送速度システム間における回線の多重分離のために、用いられるインターフェース装置等には速度変換等を行う回路が必要になる（例えば、特許文献１、特許文献２参照）。
【０００５】
伝送データの速度変換等を行うためには、エラスティックストア回路が用いられる。エラスティックストア回路は、デュアルポートメモリを用い、書き込み及び読み出しを制御して書込クロックに同期した信号を読出クロックに同期した信号に変換（速度変換）するのが一般的である。
【０００６】
図１は、従来のエラスティックストア回路１１０の構成を模式的に示すブロック図である。以下に図を参照しつつ説明する。
【０００７】
エラスティックストア回路１１０は、例えば、上記したような同期デジタル伝送装置に備えられている。エラスティックストア回路１１０は、デュアルポートメモリ（以下、ＤＰメモリという。）１２１、書込制御部１２２、読出制御部１２３、及び位相調整部１２４を備えている。
【０００８】
エラスティックストア回路１１０には、エラスティックストア回路１１０が設けられた伝送装置がその外部装置から受信した伝送データＳＩ及び当該伝送データから抽出したクロック信号（書込クロック）が供給される。また、当該伝送装置内で生成された内部クロックが読出クロックとして供給される。
【０００９】
ＤＰメモリ１２１には入力データＳＩ及び書込クロックＣＬＷが入力される。入力データＳＩは書込制御部１２２によって生成された書込アドレスに基づいてＤＰメモリ１２１に書き込まれる。
【００１０】
また、読出クロックＣＬＲと、読出制御部１２３によって生成された読出アドレスに基づいてＤＰメモリ１２１から出力データＳＯが読み出される。
【００１１】
ＤＰメモリ１２１においてメモリオーバーフロー又はメモリアンダーフローが発生しないように、位相調整部１２４が読出制御部１２３を制御する。
【００１２】
より具体的には、位相調整部１２４は、初期設定において十分な位相差を有するように調整信号ＡＤを読出制御部１２３に送信して調整する。また、位相調整部１２４は、書込制御部１２２から書込アドレスを、読出制御部１２３から読出アドレスを取り込んでこれらアドレスを監視する。そして、書き込み及び読み出しのアドレス値が互いに接近した場合には、調整信号ＡＤを読出制御部１２３に供給して読出制御部１２３の生成する読出アドレスを強制的に変更し、書込アドレス及び読出アドレスが十分な位相差を有するように調整を行う。
【００１３】
しかしながら、上記したように、書込アドレス及び読出アドレスが接近した場合には読出アドレスが強制的に変更されるため、位相調整を実行すると読出アドレスが不連続となり、データの欠落やデータエラーが発生するという問題があった。また、位相調整のタイミングによっては有効なデータでエラーが発生することがあった。
【特許文献１】特開2000−353075号公報（第４頁、図１）
【特許文献２】特開2002−281005号公報（第４頁、図１）
【発明の開示】
【発明が解決しようとする課題】
【００１４】
本発明は、上述した点に鑑みてなされたものであり、その目的とするところは、データの欠落やデータエラー等の障害を生じることなく書込アドレス及び読出アドレス間の位相調整が可能なエラスティックストア回路を提供する。
【課題を解決するための手段】
【００１５】
本発明のエラスティックストア回路は、メモリと、書込アドレスを生成するとともに書込クロックに同期しつつ上記書込アドレスに基づいてメモリに入力データを書き込む書込制御部と、読出アドレスを生成するとともに読出クロックに同期しつつ上記読出アドレスに基づいてメモリからデータを読み出す読出制御部と、を有するエラスティックストア回路であって、上記書込アドレス及び読出アドレスのアドレス差を判別するアドレス差判別部と、上記アドレス差が所定値よりも小なる場合に、上記アドレス差が増加するように読出アドレスを調整する位相調整部と、入力データの到来期間を判別し、上記到来期間において位相調整部による読出アドレスの調整を禁止する位相調整禁止部と、を有することを特徴徴としている。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施例を図面を参照しつつ詳細に説明する。尚、以下に説明する図において、実質的に同一又は等価な構成要素、部分には同一の参照符を付している。
【実施例１】
【００１７】
図２は本発明の実施例１であるエラスティックストア回路１２を有するデジタル伝送装置１０の構成を模式的に示すブロック図である。
【００１８】
デジタル伝送装置１０は、他の伝送装置（図示しない）から伝送路を介して送信された伝送信号ＴＳを入力ポートＰIを介して受信する。
【００１９】
伝送データ終端部１１は、デジタル伝送装置１０に供給された伝送信号ＴＳを終端し、受信したデータを入力データＳＩとしてエラスティックストア回路１２に供給する。また、伝送データ終端部１１において受信した伝送信号ＴＳから当該伝送信号ＴＳのクロック信号（以下、単にクロックという。）が抽出され、抽出されたクロックは書込クロックＣＬＷとしてエラスティックストア回路１２に供給される。抽出されたクロックＣＬＷは当該他の伝送装置のクロックに同期している。
【００２０】
本実施例のエラスティックストア回路１２においては、上記伝送信号ＴＳから抽出されたクロックＣＬＷから、自装置であるデジタル伝送装置１０内に設けられたクロック生成器１３で生成したクロック（ＣＬＲ）へ入力データＳＩの乗せ換えが行われる。そして、自装置内のクロック（ＣＬＲ）に同期した出力データＳＯを自装置内の他の処理回路ブロック１４（破線で示す）に出力する機能を有している。
【００２１】
上記伝送信号ＴＳから抽出されたクロックＣＬＷは、エラスティックストア回路１２内のメモリに対しては書込クロックであり、自装置内クロックＣＬＲは読出クロックである。以下に、エラスティックストア回路１２について詳細に説明する。
【００２２】
図３は本発明の実施例１であるエラスティックストア回路１２の構成を模式的に示すブロック図である。以下に、図面を参照しつつ、エラスティックストア回路１２の構成及び動作について詳細に説明する。
【００２３】
エラスティックストア回路１２は、デュアルポートメモリ（以下、ＤＰメモリという。）２１、書込制御部２２、読出制御部２３、位相調整部２４、及び調整タイミング判別部２５を備えている。
【００２４】
エラスティックストア回路１２のＤＰメモリ２１には入力データＳＩ及び書込クロックＣＬＷが入力される。入力データＳＩは、書込クロックＣＬＷと、書込制御部２２によって生成された書込アドレスとに基づいてＤＰメモリ２１に書き込まれる。
【００２５】
また、読出クロックＣＬＲと、読出制御部２３によって生成された読出アドレスとに基づいてＤＰメモリ２１からデータが出力データＳＯとして読み出される。
【００２６】
ＤＰメモリ２１においてメモリオーバーフロー又はメモリアンダーフローが発生しないように、位相調整部２４が読出制御部２３を制御する。
【００２７】
より具体的には、位相調整部２４は、位相調整信号ＡＤＪを読出制御部２３に送信し、初期設定において十分な位相差を有するように調整する。すなわち、装置立ち上げ時（初期化時）には、ＤＰメモリ２１への書込アドレスＡＷと読出アドレスＡＲが十分な位相差を有するように調整する。
【００２８】
例えば、ＤＰメモリ２１の深さが１０の場合（つまり、アドレス０〜９を巡回する場合）、書込アドレスＡＷ＝０、読出アドレスＡＲ＝５に設定した場合には、読出アドレスＡＲは書込アドレスＡＷに対して±５の位相差を有するようにすることができる。
【００２９】
なお、初期設定時においては、位相調整部２４が書込制御部２２及び読出制御部２３のいずれか一方、又は両者のアドレスを制御し、十分な初期位相差を有するように調整してもよい。
【００３０】
位相調整部２４は、書込制御部２２から書込アドレスＡＷを、読出制御部２３から読出アドレスＡＲを取り込んでこれらアドレスを監視する。
【００３１】
書込クロックＣＬＷ（他装置の装置クロック）と読出クロックＣＬＲ（自装置の装置クロック）とは同期していないため、これらのクロックの差分によって、書込アドレスと読出アドレスとの位相が徐々に接近する。
【００３２】
読出クロックＣＬＲの方が書込クロックＣＬＷよりも速い場合、ＤＰメモリ２１の蓄積量が減る方向に位相がずれていき、そのままアドレスの制御をしなければメモリアンダーフローとなる。
【００３３】
逆に、書込クロックＣＬＷの方が読出クロックＣＬＲよりも速い場合、ＤＰメモリ２１の蓄積量が増える方向に位相がずれていき、そのままアドレスの制御をしなければメモリオーバーフローとなる。
【００３４】
より詳細には、位相調整部２４は、書込制御部２２からの書込アドレスＡＷと読出制御部２３からの読出アドレスＡＲとの差があらかじめ定めた閾値である所定アドレス差よりも小さくなったときに、位相調整部２４の内部フラグとして位相調整フラグを立てる。換言すれば、位相調整部２４は、アドレス差が所定値よりも小さいことを判別する判別手段と、当該アドレス差が所定値よりも小さいことを表す表示手段（識別子）とを有している。すなわち、かかる位相調整フラグ（識別子）は、位相調整が必要な状態であることを示している。
【００３５】
本実施例において、エラスティックストア回路１２には調整タイミング判別部２５が備えられている。調整タイミング判別部２５は、入力データＳＩを監視して入力データの到来期間を判別する到来期間判別部を有する。より具体的には、調整タイミング判別部２５は、入力データＳＩから伝送すべき有効なデータが到来している期間であるデータの有効期間、及びデータが到来していない（又は到来していても有効なデータではない）期間であるデータの無効期間を判別する。
【００３６】
例えば、伝送すべきデータが存在する場合のみ所定のフォーマットに従ってパケットを生成して伝送するパケット通信の場合では、調整タイミング判別部２５は、入力データＳＩ（入力パケット信号）の受信時にパケットの先頭位置を検出し、当該フォーマットに従い、パケットの先頭から末尾までを有効期間、当該パケットの末尾から次のパケットの先頭までを無効期間として判別する。あるいは、上記所定のフォーマットに規定されるパケット長に基づいて無効期間を判別するようにしてもよい。
【００３７】
そして、調整タイミング判別部２５は、データ有効期間において、位相調整部２４の調整動作を禁止する禁止信号（ディスエーブル信号：ＤＩＳ）を位相調整部２４に供給し、位相調整部２４の読出アドレスの調整を禁止するよう制御する。
【００３８】
従って、かかる構成によれば、位相調整部２４において位相調整が必要と判別され（位相調整フラグが立っており）、かつ、調整タイミング判別部２５においてデータ無効期間であると判別された（すなわち、位相調整部２４に調整禁止信号（ＤＩＳ）は供給されていない）場合に、位相調整部２４から読出制御部２３に位相調整信号ＡＤＪが供給され、位相調整がなされる。
【００３９】
つまり、位相調整フラグが立ったときに既に無効期間である（調整禁止信号（ＤＩＳ）は供給されていない）場合は、即時に位相調整部２４からの位相調整信号ＡＤＪに基づいて位相調整が行われる。
【００４０】
ここで、位相調整とは、上記したように、書込アドレスＡＷと読出アドレスＡＲが十分安全な位相差を有するように調整することであり、例えば先の例のように、ＤＰメモリ２１の深さが１０の場合（つまり、アドレス０〜９を巡回する場合）の安全位相差を±５とすると、読出アドレスＡＲに対して位相差が±５となるような値を加算して実現する。当該加算値は閾値（所定アドレス差）によって異なる。
【００４１】
なお、データ有効期間であると判別された場合に調整タイミング判別部２５から位相調整部２４に調整禁止信号（ＤＩＳ）が供給され、データ無効期間であると判別された場合に調整禁止信号（ＤＩＳ）が供給されないとして説明したが、調整タイミング判別部２５から位相調整部２４に"H"(High),"L"(Low)、又は"1","0"等の２値信号が供給され、それぞれ調整禁止状態（ＤＩＳ：Disable）及び調整許可状態（ＥＮ：Enable）を指示するようにしてもよい。
【００４２】
以上説明したように、調整タイミング判別部が設けられているため、入力データの有効期間においては位相調整は行われず、無効期間においてのみ位相調整を実施することが可能となる。従って、位相調整が発生しても有効なデータについてはデータ欠落やエラーが発生することのないエラスティックストア回路を提供することができる。
【実施例２】
【００４３】
図４は本発明の実施例２であるエラスティックストア回路１２の構成を模式的に示すブロック図である。
【００４４】
以下に、図面を参照しつつ、エラスティックストア回路１２の構成及び動作について詳細に説明する。
【００４５】
エラスティックストア回路１２は、デュアルポートメモリ（ＤＰメモリ）２１、書込制御部２２、読出制御部２３、位相調整部２４、及び調整タイミング判別部２５を備えている点は上記した実施例１と同様である。
【００４６】
本実施例において、調整タイミング判別部２５にはイネーブル信号検出部２７が設けられている。
【００４７】
イネーブル信号検出部２７は、入力データＳＩからデータイネーブル信号を検出する。例えば、ＩＰパケット伝送などのパケット伝送信号におけるデータイネーブル信号やイネーブルビットなどの有効データであることを示す信号を検出する。また、例えば、データイネーブル信号がパケットごとに付されている場合には、イネーブル信号検出部２７は、パケットごとにデータイネーブル信号を検出し、イネーブル検出信号を生成する。
【００４８】
イネーブル信号検出部２７からのデータイネーブル信号の検出信号に基づいて、位相調整部２４の調整動作を禁止する禁止信号（ディスエーブル信号：ＤＩＳ）を位相調整部２４に対して供給する。調整タイミング判別部２５は、イネーブル信号検出部２７において入力データＳＩからデータイネーブル信号が検出されている間はデータが有効であって、データが到来している）有効期間とみなす。
【００４９】
つまり、イネーブル信号検出部２７においてデータイネーブル信号が検出されている間は、ディスエーブル信号（ＤＩＳ）を供給して位相調整部２４の読出アドレスの調整を禁止するよう制御する。
【００５０】
他方、入力データＳＩが到来していない、又は到来していてもデータイネーブル信号が検出されず有効なデータではない場合には、（データが到来していない）無効期間とみなし、位相調整部２４に調整禁止信号（ＤＩＳ）は供給されない、あるいは、位相調整部２４は調整イネーブル状態とされる。
【００５１】
本実施例においても、位相調整部２４において位相調整が必要と判別され（位相調整フラグが立っており）、かつ、イネーブル信号検出部２７においてデータイネーブル信号が検出されずにデータ無効期間であると判別された（すなわち、位相調整部２４が調整イネーブル状態とされている）場合に、位相調整部２４から読出制御部２３に位相調整信号ＡＤＪが供給され、位相調整がなされる。
【００５２】
なお、調整タイミング判別部２５は、さらに上記した実施例１と同様な有効期間／無効期間判別部・機能を併有するように構成されていてもよい。つまり、入力データＳＩがデータイネーブル信号が含まれない伝送方式による信号である場合には、調整タイミング判別部２５の有効期間／無効期間判別部が、有効期間／無効期間を判別して位相調整部２４の調整動作を制御（禁止／許容）するように構成することができる。
【００５３】
あるいは、調整タイミング判別部２５は、入力データＳＩがデータイネーブル信号を含む伝送方式による信号であるか否かを識別するデータ伝送フォーマット識別部を有するように構成されていてもよい。調整タイミング判別部２５は、入力データＳＩがデータイネーブル信号を含む伝送信号であると識別した場合には、イネーブル信号検出部２７の検出結果に基づいて位相調整部２４による調整を禁止／許容するように構成することができる。また、入力データＳＩがデータイネーブル信号を含む伝送信号ではないと識別した場合には、調整タイミング判別部２５は、例えば、入力データＳＩの伝送フォーマット、あるいはパケット信号である場合には所定のパケットフォーマットに基づいて有効／無効期間を判別するようにしてもよい。
してもよい。
【００５４】
以上説明したように、入力データからイネーブル信号を検出して入力データの有効・無効を判別する調整タイミング判別部が設けられているため、入力データの有効期間においては位相調整は行われず、無効期間においてのみ位相調整を実施することが可能となる。従って、位相調整が発生しても有効なデータについてはデータ欠落やエラーが発生することのないエラスティックストア回路を提供することができる。
【００５５】
上記した実施例においては、主にパケット通信の場合を例に説明したが、これに限らない。種々の伝送方式に用いられる伝送装置に適用することが可能である。例えば、ＩＰパケット通信、ＡＴＭ通信、非パケット通信など種々の伝送装置に適用することが可能である。
【００５６】
なお、上記した実施例は例示に過ぎない。また、上記した実施例を適宜改変及び組み合わせて適用することが可能である。
【図面の簡単な説明】
【００５７】
【図１】従来のエラスティックストア回路の構成を模式的に示すブロック図である。
【図２】本発明の実施例１であるエラスティックストア回路を有するデジタル伝送装置の構成を模式的に示すブロック図である。
【図３】本発明の実施例１であるエラスティックストア回路の構成を模式的に示すブロック図である。
【図４】本発明の実施例２であるエラスティックストア回路の構成を模式的に示すブロック図である。
【符号の説明】
【００５８】
１２  エラスティックストア回路
２１  デュアルポートメモリ
２２  書込制御部
２３  読出制御部
２４  位相調整部
２５  調整タイミング判別部
２７  イネーブル信号検出部
ＣＬＷ  書込クロック
ＣＬＲ  読出クロック
ＡＷ  書込アドレス
ＡＲ  読出アドレス
ＡＤＪ  位相調整信号
ＤＩＳ  調整禁止信号
【図１】
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【図２】
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【図３】
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【図４】
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