(57)【要約】【課題】性能を改善した化合物半導体によるｐチャネル電界効果トランジスタを有する化合物半導体デバイスを提供する。【解決手段】化合物半導体基板１０上に半導体層ＳＴが積層され、半導体層ＳＴの表面側にゲート電極２０、ソース電極２１ａおよびドレイン電極２１ｂが形成されて、電界効果トランジスタが構成されている。ここで、半導体層ＳＴが、主たる構成要素としてＧｅを含み、ゲート電極への電圧印加によりキャリア濃度が変調されるチャネル層１５と、主たる構成要素としてＧａＡｓまたはＡｌＧａＡｓを含み、チャネル層より下層に形成された第１電位障壁層１３及びチャネル層より上層に形成された第２電位障壁層１７とを含む構成とする。【選択図】図１
2008060359.tif 000002
【特許請求の範囲】
【請求項１】
化合物半導体基板と、
前記化合物半導体基板上に積層された半導体層と、
前記半導体層の表面側に形成されたゲート電極、ソース電極およびドレイン電極と
を有し、
前記半導体層が、
主たる構成要素としてＧｅを含み、前記ゲート電極への電圧印加によりキャリア濃度が変調されるチャネル層と、
主たる構成要素としてＧａＡｓまたはＡｌＧａＡｓを含み、前記チャネル層より下層に形成された第１電位障壁層及び前記チャネル層より上層に形成された第２電位障壁層と
を含み、
電界効果トランジスタが構成されていることを特徴とする
化合物半導体デバイス。
【請求項２】
前記電界効果トランジスタがｐチャネル型電界効果トランジスタである
請求項１に記載の化合物半導体デバイス。
【請求項３】
前記チャネル層、前記第１電位障壁層及び第２電位障壁層の格子定数がＧａＡｓの格子定数の±１％以内である
請求項１に記載の化合物半導体デバイス。
【請求項４】
前記第１電位障壁層と前記チャネル層の間に第１スペーサ層が形成され、
前記チャネル層と前記第２電位障壁層との間に第２スペーサ層が形成され、
前記第１および第２電位障壁層にｐ型不純物が導入され、
前記第１および第２スペーサ層が真性半導体からなる
請求項１に記載の化合物半導体デバイス。
【請求項５】
ゲート電極が接触する前記半導体層の最上層が、下層のｐ型不純物が含まれる層とＰＮ接合を形成するＮ型不純物の含有層である
請求項１に記載の化合物半導体デバイス。
【請求項６】
化合物半導体基板と、
前記化合物半導体基板上に積層された第１半導体層及び第２半導体層と
前記第１半導体層の表面側に形成された第１ゲート電極、第１ソース電極および第１ドレイン電極及び前記第２半導体層の表面側に形成された第２ゲート電極、第２ソース電極および第２ドレイン電極と
を有し、
前記第１半導体層が、
主たる構成要素としてＧｅを含み、前記第１ゲート電極への電圧印加によりキャリア濃度が変調される第１チャネル層と、
主たる構成要素としてＧａＡｓまたはＡｌＧａＡｓを含み、前記第１チャネル層より下層に形成された第１電位障壁層及び前記第１チャネル層より上層に形成された第２電位障壁層と
を含んで第１電界効果トランジスタが構成されており、
前記第２半導体層が、
主たる構成要素としてＧａＡｓまたはＩｎＧａＡｓを含み、前記第２ゲート電極への電圧印加によりキャリア濃度が変調される第２チャネル層と、
主たる構成要素としてＧａＡｓまたはＡｌＧａＡｓを含み、前記第２チャネル層より下層に形成された第３電位障壁層及び前記第２チャネル層より上層に形成された第４電位障壁層と
を含んで第２電界効果トランジスタが構成されていることを特徴とする
化合物半導体デバイス。
【請求項７】
前記第１電界効果トランジスタがｐチャネル型電界効果トランジスタであり、
前記第２電界効果トランジスタがｎチャネル型電界効果トランジスタである
請求項６に記載の化合物半導体デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、化合物半導体によるｐチャネル電界効果トランジスタを有する化合物半導体デバイスに関する。
【背景技術】
【０００２】
シリコン（Ｓｉ）をデバイス形成の基底層(base layer)や基板とするＳｉ系半導体集積回路においては、電流の担い手として電子を用いるｎチャネル電界効果トランジスタと、電流の担い手としてホールを用いるｐチャネル電界効果トランジスタの両方が幅広く使用されている。
【０００３】
ＧａＡｓなどの化合物半導体を基板とする化合物半導体集積回路においても、Ｓｉ系と同様にｎ型チャネル電界効果トランジスタと、ｐ型チャネル電界効果トランジスタの両方が知られている。
例えば、化合物半導体を用いた電界効果トランジスタは、特許文献１あるいは特許文献２に開示されている。
【０００４】
しかし、代表的な化合物半導体であるＧａＡｓ、ＩｎＧａＡｓまたはＩｎＰなどの電子移動度はＳｉに比べてはるかに高いものの、ホールの移動度はＳｉと同レベルで低いため、化合物半導体を用いた電界効果トランジスタではｎ型チャネルトランジスタが一般的であり、ｐ型チャネルトランジスタはほどんと用いられていないのが現状である。
【０００５】
例えば、アンドープＳｉの電子移動度は１５００ｃｍ２／Ｖ・秒程度、ホール移動度は４５０ｃｍ２／Ｖ・秒程度であるのに対して、アンドープＧａＡｓの電子移動度は８５００ｃｍ２／Ｖ・秒程度、ホール移動度は４００ｃｍ２／Ｖ・秒程度である。
このようにＧａＡｓの電子移動度はＳｉの電子移動度に比べて５倍以上高いが、ＧａＡｓのホール移動度はＳｉのホール移動度よりもむしろ低い。その他の代表的な化合物半導体であるＩｎＧａＡｓやＩｎＰについても同様の傾向である。
【０００６】
しかし、化合物半導体を用いたｐチャネル電界効果トランジスタの性能が向上すれば、その利用のメリットは明確であり、例えば、Ｓｉ系半導体装置で一般的な相補型回路を構成することで高性能なロジック回路を作成できるだけでなく、アナログ応用という観点でも回路設計の自由度が増すメリットは大きく、ｐチャネル電界効果トランジスタの応用範囲は大幅に拡大すると予想される。
【特許文献１】特開２００４−５５７８８号公報
【特許文献２】特開平１０−２５８９８９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は上記の状況に鑑みてなされたものであり、その目的は、性能を改善した化合物半導体によるｐチャネル電界効果トランジスタを有する化合物半導体デバイスを提供することである。
【課題を解決するための手段】
【０００８】
本発明の化合物半導体デバイスは、化合物半導体基板と、前記化合物半導体基板上に積層された半導体層と、前記半導体層の表面側に形成されたゲート電極、ソース電極およびドレイン電極とを有し、前記半導体層が、主たる構成要素としてＧｅを含み、前記ゲート電極への電圧印加によりキャリア濃度が変調されるチャネル層と、主たる構成要素としてＧａＡｓまたはＡｌＧａＡｓを含み、前記チャネル層より下層に形成された第１電位障壁層及び前記チャネル層より上層に形成された第２電位障壁層とを含み、電界効果トランジスタが構成されている。
【０００９】
上記の本発明の化合物半導体デバイスは、化合物半導体基板上に半導体層が積層され、半導体層の表面側にゲート電極、ソース電極およびドレイン電極が形成されて、電界効果トランジスタが構成されている。ここで、半導体層が、主たる構成要素としてＧｅを含み、ゲート電極への電圧印加によりキャリア濃度が変調されるチャネル層と、主たる構成要素としてＧａＡｓまたはＡｌＧａＡｓを含み、チャネル層より下層に形成された第１電位障壁層及びチャネル層より上層に形成された第２電位障壁層とを含む。
【００１０】
本発明の化合物半導体デバイスは、化合物半導体基板と、前記化合物半導体基板上に積層された第１半導体層及び第２半導体層と前記第１半導体層の表面側に形成された第１ゲート電極、第１ソース電極および第１ドレイン電極及び前記第２半導体層の表面側に形成された第２ゲート電極、第２ソース電極および第２ドレイン電極とを有し、前記第１半導体層が、主たる構成要素としてＧｅを含み、前記第１ゲート電極への電圧印加によりキャリア濃度が変調される第１チャネル層と、主たる構成要素としてＧａＡｓまたはＡｌＧａＡｓを含み、前記第１チャネル層より下層に形成された第１電位障壁層及び前記第１チャネル層より上層に形成された第２電位障壁層とを含んで第１電界効果トランジスタが構成されており、前記第２半導体層が、主たる構成要素としてＧａＡｓまたはＩｎＧａＡｓを含み、前記第２ゲート電極への電圧印加によりキャリア濃度が変調される第２チャネル層と、主たる構成要素としてＧａＡｓまたはＡｌＧａＡｓを含み、前記第２チャネル層より下層に形成された第３電位障壁層及び前記第２チャネル層より上層に形成された第４電位障壁層とを含んで第２電界効果トランジスタが構成されていることを特徴とする。
【００１１】
上記の本発明の化合物半導体デバイスは、化合物半導体基板上に第１半導体層及び第２半導体層が積層され、第１半導体層の表面側に第１ゲート電極、第１ソース電極および第１ドレイン電極が形成されて第１電界効果トランジスタが構成され、第２半導体層の表面側に第２ゲート電極、第２ソース電極および第２ドレイン電極が形成されて第２電界効果トランジスタが構成されている。
ここで、第１半導体層が、主たる構成要素としてＧｅを含み、第１ゲート電極への電圧印加によりキャリア濃度が変調される第１チャネル層と、主たる構成要素としてＧａＡｓまたはＡｌＧａＡｓを含み、第１チャネル層より下層に形成された第１電位障壁層及び第１チャネル層より上層に形成された第２電位障壁層とを含んでおり、また、第２半導体層が、主たる構成要素としてＧａＡｓまたはＩｎＧａＡｓを含み、第２ゲート電極への電圧印加によりキャリア濃度が変調される第２チャネル層と、主たる構成要素としてＧａＡｓまたはＡｌＧａＡｓを含み、第２チャネル層より下層に形成された第３電位障壁層及び第２チャネル層より上層に形成された第４電位障壁層とを含んで第２電界効果トランジスタが構成されていることを特徴とする。
【発明の効果】
【００１２】
本発明によれば、性能を改善した化合物半導体によるｐチャネル電界効果トランジスタを有する化合物半導体デバイスを提供できる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の半導体装置の実施の形態について図面を参照して説明する。
【００１４】
第１実施形態
図１は、本実施形態に係る化合物半導体によるｐチャネル電界効果トランジスタを有する化合物半導体デバイスの断面図である。
例えば、半絶縁性の化合物半導体基板１０上に、バッファ層１１を介して、第１の障壁層１２、第２の障壁層（第１電位障壁層）１３、第１のスペーサ層１４、チャネル層１５、第２のスペーサ層１６、第３の障壁層（第２電位障壁層）１７、第４の障壁層１８、キャップ層１９が順次積層され、半導体層ＳＴが形成されている。
【００１５】
上記のキャップ層１９は、一部を残して除去されており、残されたキャップ層１９の上層にゲート電極２０が形成されている。
また、キャップ層１９とゲート電極２０の両側部における第４の障壁層１８の上層に、ソース電極２１ａ及びドレイン電極２１ｂが形成されており、ソース電極２１ａ及びドレイン電極２１ｂが形成されている領域において第４の障壁層１８の表面から合金化領域２２ａ，２２ｂが形成されている。
【００１６】
例えば、化合物半導体基板１０は半絶縁性のＧａＡｓ基板あるいはシリコン基板に半絶縁性のＧａＡｓ層が貼り合わされた基板である。
また、バッファ層１１は、ｉ−ＡｌＧａＡｓ、ｎ−型のＡｌＧａＡｓ、ｉ−ＧａＡｓ、ｎ−型のＧａＡｓあるいはこれらの組み合わせからなり、厚さは２００〜８００ｎｍ程度であって、第１の障壁層１２以降の半導体層の品質を向上させるための層である。ここで、記号ｉは真性半導体（intrinsic semiconductor）を示す。
また、例えば、第１の障壁層１２は２００ｎｍ程度の膜厚のＧａＡｓよりなり、第２の障壁層１３は５×１０１１〜５×１０１２ｃｍ−３のシートドーピング濃度でアクセプタ型不純物が高濃度に添加された１０ｎｍ程度の膜厚のｐ+型のＧａＡｓよりなり、第１のスペーサ層１４は５ｎｍ程度以下の膜厚のＧａＡｓよりなる。
【００１７】
また、例えば、チャネル層１５は、５０ｎｍ程度の膜厚で、Ｇｅを主要な構成要素とし、ホールの主要な走行路となる。
また、例えば、第２のスペーサ層１６は５ｎｍ程度以下の膜厚のＧａＡｓよりなり、第３の障壁層１７は５×１０１１〜５×１０１２ｃｍ−３のシートドーピング濃度であり、１０ｎｍ程度の膜厚のｐ+型のＧａＡｓよりなり、第４の障壁層１８は１０〜３０ｎｍ程度の膜厚のＧａＡｓよりなり、キャップ層１９は５０ｎｍ程度の膜厚のｎ+型のＧａＡｓよりなる。
【００１８】
第１の障壁層１２及び第４の障壁層１８のＧａＡｓ層は不純物が意図的には添加されていないｉ型、または不純物が少量ドープされたｎ−型あるいはｐ−型であることが好ましい。キャリアの移動度を高くするために、チャネル層１５およびチャネル層に隣接する第１のスペーサ層１４及び第２のスペーサ層１６には、不純物を意図的には添加しないことが望ましい。
【００１９】
例えば、ゲート電極２０はＡｕ／ＡｕＧｅ／Ｎｉなどからなる。
また、例えば、合金化領域２２ａ，２２ｂは、ソース電極２１ａ及びドレイン電極２１ｂとチャネル層１５の間のシリーズ抵抗を下げるために設けられた領域であり、Ａｕ／ＡｕＺｎなどのオーミックコンタクト用金属を蒸着などにより第４の障壁層１８の上層に被覆形成した後に４００℃程度のアニール処理を施すことによりＡｕ／ＡｕＺｎの一部と基板の元素が混成することで形成された層である。
【００２０】
本実施形態においては、チャネル層１５を挟んで形成された第１の障壁層１２、第２の障壁層１３、第１のスペーサ層１４、第２のスペーサ層１６、第３の障壁層１７及び第４の障壁層１８は、ＧａＡｓで構成されているが、これらの一部または全部に、格子定数がＧａＡｓとほぼ等しい別の材料を用いてもよい。
例えば、チャネル層１５、第２の障壁層（第１電位障壁層）１３及び第３の障壁層（第２電位障壁層）１７の格子定数がＧａＡｓの格子定数の±１％以内であることが好ましい。
【００２１】
上記のように、本実施形態に係る化合物半導体デバイスは、化合物半導体基板１０と、化合物半導体基板上に積層された半導体層ＳＴと、前記半導体層の表面側に形成されたゲート電極２０、ソース電極２１ａおよびドレイン電極２１ｂとを有する。
ここで、半導体層ＳＴが、主たる構成要素としてＧｅを含み、ゲート電極への電圧印加によりキャリア濃度が変調されるチャネル層１５と、主たる構成要素としてＧａＡｓを含み、チャネル層より下層に形成された第２の障壁層（第１電位障壁層）１３及びチャネル層１５より上層に形成された第３の障壁層（第２電位障壁層）１７とを含み、上記によってｐチャネル型の電界効果トランジスタが構成されている。
【００２２】
上記の化合物半導体によるｐチャネル電界効果トランジスタは、最大電流密度を高くしながら、エンハンスメント型（Enhancement-mode）動作を容易にするために、ｐ−ｎ接合ゲートを用いて、ゲート部のビルトイン電圧を高く設定して構成されている。
【００２３】
本実施形態の化合物半導体によるｐチャネル電界効果トランジスタは、チャネル層にＧｅを用いて高いホール移動度を確保し、ｐチャネル電界効果トランジスタの性能を向上できる。チャネル層にＧｅを用い、電位障壁層などにＧａＡｓを用いることで、チャネル層内のキャリアに対するポテンシャル障壁を高く保つことができる。
これにより、相補型回路を構成することで従来より高性能なロジック回路を作成できるだけでなく、アナログ応用という観点でも回路設計の自由度が増し、用途の拡大が期待できる。
【００２４】
次に、本実施形態に係る化合物半導体によるｐチャネル電界効果トランジスタを有する化合物半導体デバイスの製造方法について説明する。
図２は、本実施形態に係る化合物半導体によるｐチャネル電界効果トランジスタを有する化合物半導体デバイスの製造方法の製造工程を示す断面図である。
まず、例えば、ＭＢＥ（Molecular Beam Epitaxy）法やＭＯＣＶＤ(Metal Organic Chemical Vapor Deposition)法などのエピタキシャル結晶成長により、化合物半導体基板１０上に、バッファ層１１、第１の障壁層１２、第２の障壁層１３、第１のスペーサ層１４、チャネル層１５、第２のスペーサ層１６、第３の障壁層１７、第４の障壁層１８、及びキャップ層１９を、それぞれ所定の膜厚及び組成で順次積層させ、半導体層ＳＴを形成する。このようにして得られた基板はエピ基板とも称せられる。
【００２５】
次に、エッチング処理により上記のキャップ層１９の一部を残して除去し、ゲート電極２０、ソース電極２１ａ、ドレイン電極２１ｂ、及び合金化領域２２ａ，２２ｂを形成し、図１に示す状態の化合物半導体デバイスを製造することができる。
【００２６】
以上述べた各層の膜厚、濃度等の数値は典型的な値を示したものであり、これらの値に限定されるものではない。また、ここではＧａＡｓ基板などの化合物半導体基板上に素子を形成した場合を示したが、それ以外の基板、例えば、Ｓｉ上に形成できる技術があるのであれば、それを用いてもかまわない。
【００２７】
第２実施形態
図３は本実施形態に係る化合物半導体デバイスの断面図である。
実質的に第１実施形態と同様であるが、第１の障壁層１２ａ、第２の障壁層（第１電位障壁層）１３ａ、第１のスペーサ層１４ａ、第２のスペーサ層１６ａ、第３の障壁層（第２電位障壁層）１７ａ、及び第４の障壁層１８ａがＡｌＧａＡｓから構成されていることが異なる。あるいは、ＧａＡｓとＡｌＧａＡｓの両方を用いてもよい。
【００２８】
第１実施形態は、本実施形態において障壁層などを構成するＡｌＧａＡｓについてのＡｌを０とした組成と捉えることができる。但し、Ａｌを添加することで、電位障壁層に対するチャネル層のポテンシャルをＡｌがない場合より深くとることができる。
ここでＡｌＧａＡｓのＡｌ組成比は任意であるが、Ａｌ組成が多すぎると酸化されやすいので０〜５０％の間が好ましく、典型的な値は２０％程度である。Ａｌを添加する場合、５０％くらいまでは格子整合をとることができる。
また、ＡｌＧａＡｓの組成は必ずしもすべて同じにする必要はなく、層内でＡｌ組成が変調されていてもよい。
また、臨界膜厚以下の厚さであれば、格子定数がＧａＡｓと多少ずれていてもかまわない。
【００２９】
本実施形態の化合物半導体によるｐチャネル電界効果トランジスタは、チャネル層にＧｅを用いて高いホール移動度を確保し、ｐチャネル電界効果トランジスタの性能を向上できる。
【００３０】
上記の本実施形態に係る化合物半導体によるｐチャネル電界効果トランジスタを有する化合物半導体デバイスの製造方法について説明する。
図４は本実施形態に係る化合物半導体によるｐチャネル電界効果トランジスタを有する化合物半導体デバイスの製造方法の製造工程を示す断面図である。
第１実施形態と同様に、例えば、ＭＢＥ法などにより、化合物半導体基板１０上に、バッファ層１１、第１の障壁層１２ａ、第２の障壁層１３ａ、第１のスペーサ層１４ａ、チャネル層１５、第２のスペーサ層１６ａ、第３の障壁層１７ａ、第４の障壁層１８ａ、及びキャップ層１９を、それぞれ所定の膜厚及び組成で順次積層させ、半導体層ＳＴを形成する。次に、キャップ層１９の一部を残して除去し、ゲート電極２０、ソース電極２１ａ、ドレイン電極２１ｂ、及び合金化領域２２ａ，２２ｂを形成する。以上で図３に示す状態の化合物半導体デバイスを製造することができる。
【００３１】
第３実施形態
図５は本実施形態に係る化合物半導体デバイスの断面図である。
実質的に第２実施形態と同様であるが、第２実施形態の化合物半導体デバイスに対してキャップ層が省略された構成となっている。
第１及び第２実施形態においては、ｐ−ｎ接合ゲートを用いているが、本実施形態においては、図５に示すように、特に第４の障壁層１８ａをＡｌＧａＡｓで構成した場合は、ショットキー障壁を高くできるので、キャップ層を形成せず、図５に示すようにゲート電極２０を第４の障壁層１８ａ上に直接設けることにより、ショットキーゲートとした構成である。
【００３２】
本実施形態の化合物半導体によるｐチャネル電界効果トランジスタは、チャネル層にＧｅを用いて高いホール移動度を確保し、ｐチャネル電界効果トランジスタの性能を向上できる。
【００３３】
上記の本実施形態に係る化合物半導体によるｐチャネル電界効果トランジスタを有する化合物半導体デバイスの製造方法について説明する。
図６は本実施形態に係る化合物半導体によるｐチャネル電界効果トランジスタを有する化合物半導体デバイスの製造方法の製造工程を示す断面図である。
第１実施形態と同様に、例えば、ＭＢＥ法などにより、化合物半導体基板１０上に、バッファ層１１、第１の障壁層１２ａ、第２の障壁層１３ａ、第１のスペーサ層１４ａ、チャネル層１５、第２のスペーサ層１６ａ、第３の障壁層１７ａ、及び第４の障壁層１８ａを、それぞれ所定の膜厚及び組成で順次積層させ、半導体層ＳＴを形成する。次に、ゲート電極２０、ソース電極２１ａ、ドレイン電極２１ｂ、及び合金化領域２２ａ，２２ｂを形成する。以上で図５に示す状態の化合物半導体デバイスを製造することができる。
【００３４】
第４実施形態
図７は本実施形態に係る化合物半導体デバイスの断面図である。
実質的に第３実施形態と同様であるが、第３実施形態の化合物半導体デバイスに対して、ソース電極２１ａとドレイン電極２１ｂの下部にそれぞれｐ+型のＧａＡｓよりなるキャップ層が形成された構成となっている。また、ソース電極２１ａ及びドレイン電極２１ｂが形成されている領域においてキャップ層１９ａの表面からある程度の深さで合金化領域２３ａ，２３ｂが形成されている。
第３実施形態と同様にショットキーゲートとした構成であって、ソース電極２１ａとドレイン電極２１ｂの下部にｐ+型ＧａＡｓのキャップ層を設けることにより、ソース電極２１ａ及びドレイン電極２１ｂのコンタクト抵抗を低減することができる。
【００３５】
本実施形態の化合物半導体によるｐチャネル電界効果トランジスタは、チャネル層にＧｅを用いて高いホール移動度を確保し、ｐチャネル電界効果トランジスタの性能を向上できる。
【００３６】
上記の本実施形態に係る化合物半導体によるｐチャネル電界効果トランジスタを有する化合物半導体デバイスの製造方法について説明する。
図８は本実施形態に係る化合物半導体によるｐチャネル電界効果トランジスタを有する化合物半導体デバイスの製造方法の製造工程を示す断面図である。
第１実施形態と同様に、例えば、ＭＢＥ法などにより、化合物半導体基板１０上に、バッファ層１１、第１の障壁層１２ａ、第２の障壁層１３ａ、第１のスペーサ層１４ａ、チャネル層１５、第２のスペーサ層１６ａ、第３の障壁層１７ａ、第４の障壁層１８ａ、及びキャップ層１９ａを、それぞれ所定の膜厚及び組成で順次積層させ、半導体層ＳＴを形成する。次に、キャップ層１９の一部を残して除去し、ゲート電極２０、ソース電極２１ａ、ドレイン電極２１ｂ、及び合金化領域２３ａ，２３ｂを形成する。以上で図７に示す状態の化合物半導体デバイスを製造することができる。
【００３７】
第５実施形態
図９は、本実施形態に係る化合物半導体によるｐチャネル電界効果トランジスタ（ＰＴｒ）とｎチャネル電界効果トランジスタ（ＮＴｒ）を有する化合物半導体デバイスの断面図である。
例えば、半絶縁性の化合物半導体基板３０上に、バッファ層３１を介して、第１の障壁層３２、第２の障壁層３３、第１のスペーサ層３４、第２チャネル層３５、第２のスペーサ層３６、第３の障壁層３７、第４の障壁層３８が順次積層されている。
【００３８】
ＮＴｒ領域において、第４の障壁層３８の上層に第２ゲート電極３９が形成されており、第２ゲート電極３９が形成されている領域において第４の障壁層３８の表面から第３の障壁層３７に達しない程度の深さでｐ+領域４０が形成されている。
また、第２ゲート電極３９の両側部における第４の障壁層３８の上層に、第２ソース電極４１ａ及び第２ドレイン電極４１ｂが形成されており、第２ソース電極４１ａ及び第２ドレイン電極４１ｂが形成されている領域において第４の障壁層３８の表面から合金化領域４２ａ，４２ｂが形成されている。
【００３９】
さらに、上記の第４の障壁層３８上のＰＴｒ領域において、例えば、分離層４３、第５の障壁層４４、第６の障壁層（第１電位障壁層）４５、第３のスペーサ層４６、第１チャネル層４７、第４のスペーサ層４８、第７の障壁層（第２電位障壁層）４９、第８の障壁層５０、キャップ層５１が順次積層されている。
【００４０】
上記のようにしてバッファ層３１からキャップ層５１までの半導体層ＳＴが化合物半導体基板３０上に形成された構成であるが、ここでは、特に、バッファ層から第４の障壁層３８までを第２半導体層、第５障壁層４４からキャップ層５１までを第１半導体層と称する。
【００４１】
上記のキャップ層５１は、一部を残して除去されており、残されたキャップ層５１の上層に第１ゲート電極５２が形成されている。
また、キャップ層５１と第１ゲート電極５２の両側部における第８の障壁層５０の上層に、第１ソース電極５３ａ及び第１ドレイン電極５３ｂが形成されており、第１ソース電極５３ａ及び第１ドレイン電極５３ｂが形成されている領域において第８の障壁層５０の表面から合金化領域５４ａ，５４ｂが形成されている。
【００４２】
例えば、化合物半導体基板３０は半絶縁性のＧａＡｓ基板あるいはシリコン基板に半絶縁性のＧａＡｓ層が貼り合わされた基板である。
また、バッファ層３１は、ｉ−ＡｌＧａＡｓ、ｐ−型のＡｌＧａＡｓ、ｉ−ＧａＡｓ、ｐ−型のＧａＡｓあるいはこれらの組み合わせからなり、厚さは２００〜８００ｎｍ程度であって、第１の障壁層３２以降の半導体層の品質を向上させるための層である。
【００４３】
例えば、第１の障壁層３２は２００ｎｍ程度の膜厚のＡｌＧａＡｓよりなり、第２の障壁層３３は５×１０１１〜５×１０１２ｃｍ−３のシートドーピング濃度でドナー型不純物が高濃度に添加された１０ｎｍ程度の膜厚のｎ+型のＡｌＧａＡｓよりなり、第１のスペーサ層３４は５ｎｍ程度以下の膜厚のＡｌＧａＡｓよりなる。
【００４４】
また、例えば、第２チャネル層３５は、２０ｎｍ程度の膜厚で、ＩｎＧａＡｓを主要な構成要素とし、電子の主要な走行路となる。
また、例えば、第２のスペーサ層３６は５ｎｍ程度以下の膜厚のＡｌＧａＡｓよりなり、第３の障壁層３７は５×１０１１〜５×１０１２ｃｍ−３のシートドーピング濃度であり、１０ｎｍ程度の膜厚のｎ+型のＡｌＧａＡｓよりなり、第４の障壁層３８は１００ｎｍ程度の膜厚のＡｌＧａＡｓよりなる。
【００４５】
第１の障壁層３２及び第４の障壁層３８のＧａＡｓ層は不純物が意図的には添加されていないｉ型、または不純物が少量ドープされたｎ−型あるいはｐ−型であることが好ましい。キャリアの移動度を高くするために、第１チャネル層３５および第１チャネル層３５に隣接する第１のスペーサ層３４及び第２のスペーサ層３６には、不純物を意図的には添加しないことが望ましい。
【００４６】
例えば、第２ゲート電極３９はＡｕ／Ｐｔ／Ｔｉなどからなる。
また、例えば、合金化領域５４ａ，５４ｂは、ソース電極５３ａ及びドレイン電極５３ｂと第１チャネル層４７の間のシリーズ抵抗を下げるために設けられた領域であり、Ａｕ／ＡｕＧｅ／Ｎｉなどのオーミックコンタクト用金属を蒸着などにより第４の障壁層３８の上層に被覆形成した後に４００℃程度のアニール処理を施すことによりＡｕ／ＡｕＧｅ／Ｎｉの一部と基板の元素が混成することで形成された層である。
【００４７】
上記のように、化合物半導体基板３０上のＮＴｒ領域における第２半導体層に対して、ｎチャネル型の電界効果トランジスタが構成されている。
【００４８】
また、例えば、分離層４３は、例えば膜厚が１０ｎｍ以下のＩｎＧａＰあるいはｉ−ＧａＡｓなどからなる。
【００４９】
また、例えば、第５の障壁層４４は１００〜３００ｎｍ程度の膜厚のＡｌＧａＡｓよりなり、第６の障壁層（第１電位障壁層）４５は５×１０１１〜５×１０１２ｃｍ−３のシートドーピング濃度でアクセプタ型不純物が高濃度に添加された１０ｎｍ程度の膜厚のｐ+型のＡｌＧａＡｓよりなり、第３のスペーサ層４６は５ｎｍ程度以下の膜厚のＡｌＧａＡｓよりなる。
【００５０】
また、例えば、第１チャネル層４７は、５０ｎｍ程度の膜厚で、Ｇｅを主要な構成要素とし、ホールの主要な走行路となる。
また、例えば、第４のスペーサ層４８は５ｎｍ程度以下の膜厚のＡｌＧａＡｓよりなり、第７の障壁層（第２電位障壁層）４９は５×１０１１〜５×１０１２ｃｍ−３のシートドーピング濃度であり、１０ｎｍ程度の膜厚のｐ+型のＡｌＧａＡｓよりなり、第８の障壁層５０は１００ｎｍ程度の膜厚のＡｌＧａＡｓよりなり、キャップ層５１は１００ｎｍ程度の膜厚のｎ+型のＧａＡｓよりなる。
【００５１】
第５の障壁層４４及び第８の障壁層５０のＡｌＧａＡｓ層は不純物が意図的には添加されていないｉ型、または不純物が少量ドープされたｎ−型あるいはｐ−型であることが好ましい。キャリアの移動度を高くするために、第１チャネル層４７および第１チャネル層４７に隣接する第３のスペーサ層４６及び第４のスペーサ層４８には、不純物を意図的には添加しないことが望ましい。
【００５２】
例えば、第１ゲート電極５２はＡｕ／ＡｕＧｅ／Ｎｉなどからなる。
また、例えば、合金化領域５４ａ，５４ｂは、第１ソース電極５３ａ及び第１ドレイン電極５３ｂと第１チャネル層４７の間のシリーズ抵抗を下げるために設けられた領域であり、Ａｕ／ＡｕＺｎなどのオーミックコンタクト用金属を蒸着などにより第８の障壁層５０の上層に被覆形成した後に４００℃程度のアニール処理を施すことによりＡｕ／ＡｕＺｎの一部と基板の元素が混成することで形成された層である。
【００５３】
本実施形態においては、第１チャネル層４７を挟んで形成された第５の障壁層４４、第６の障壁層４５、第３のスペーサ層４６、第４のスペーサ層４８、第７の障壁層４９及び第８の障壁層５０は、ＡｌＧａＡｓで構成されているが、これらの一部または全部にＧａＡｓなどの別の材料を用いてもよい。
例えば、第１チャネル層４７、第６の障壁層（第１電位障壁層）４５及び第７の障壁層（第２電位障壁層）４９の格子定数がＧａＡｓの格子定数の±１％以内であることが好ましい。
【００５４】
ここでＡｌＧａＡｓからなる各層のＡｌ組成比は任意であるが、Ａｌ組成が多すぎると酸化されやすいので０〜５０％の間が好ましく、典型的な値は２０％程度である。
また、ＡｌＧａＡｓの組成は必ずしもすべて同じにする必要はなく、層内でＡｌ組成が変調されていてもよい。
また、臨界膜厚以下の厚さであれば、格子定数がＧａＡｓと多少ずれていてもかまわない。
【００５５】
上記のように、化合物半導体基板３０上のＰＴｒ領域における第１半導体層は、第１半導体層の表面側に形成された第１ゲート電極５２、第１ソース電極５３ａおよび第１ドレイン電極５３ｂを有する。
ここで、半導体層ＳＴが、主たる構成要素としてＧｅを含み、ゲート電極への電圧印加によりキャリア濃度が変調される第１チャネル層４７と、主たる構成要素としてＡｌＧａＡｓを含み、第１チャネル層より下層に形成された第６の障壁層（第１電位障壁層）４５及び第１チャネル層４７より上層に形成された第７の障壁層（第２電位障壁層）４９とを含み、上記によってｐチャネル型の電界効果トランジスタが構成されている。
【００５６】
本実施形態では、ｐチャネル型電界効果トランジスタとｎチャネル型電界効果トランジスタの両方において、ｐ−ｎ接合ゲートを用い、ゲートのビルトイン電圧を高くすることによって、エンハンスメント動作と最大電流密度の増大を図っている。
第２ソース電極４１ａ、第２ゲート電極３９、第２ドレイン電極４１ｂが形成された素子部は、電子走行の第２チャネル層３５を電流の通路として利用するｎチャネル電界効果トランジスタＮＴｒであり、第２ゲート電極３９の下部にｐ+領域４０を設けることによって、ビルトイン電圧を高くしている。
【００５７】
また、第１ソース電極５３ａ、第１ゲート電極５２、第１ドレイン電極５３ｂが形成された素子部は、ホール走行のチャネル層４７を電流の通路として利用するｐチャネル電界効果トランジスタＰＴｒであり、キャップ層５１を設けることによって、ビルトイン電圧を高くしている。
【００５８】
本実施形態の化合物半導体によるｐチャネル電界効果トランジスタは、チャネル層にＧｅを用いて高いホール移動度を確保し、ｐチャネル電界効果トランジスタの性能を向上できる。
これにより、相補型回路を構成することで従来より高性能なロジック回路を作成できるだけでなく、アナログ応用という観点でも回路設計の自由度が増し、用途の拡大が期待できる。
【００５９】
次に、本実施形態に係る化合物半導体によるｐチャネル電界効果トランジスタを有する化合物半導体デバイスの製造方法について説明する。
図１０は、本実施形態に係る化合物半導体によるｐチャネル電界効果トランジスタを有する化合物半導体デバイスの製造方法の製造工程を示す断面図である。
まず、例えば、ＭＯＣＶＤなどのエピタキシャル結晶成長により、化合物半導体基板３０上に、バッファ層３１、第１の障壁層３２、第２の障壁層３３、第１のスペーサ層３４、第２チャネル層３５、第２のスペーサ層３６、第３の障壁層３７、第４の障壁層３８、分離層４３、第５の障壁層４４、第６の障壁層（第１電位障壁層）４５、第３のスペーサ層４６、第１チャネル層４７、第４のスペーサ層４８、第７の障壁層（第２電位障壁層）４９、第８の障壁層５０、及びキャップ層５１を、それぞれ所定の膜厚及び組成で順次積層させ、半導体層ＳＴを形成する。
【００６０】
次に、ＮＴｒの形成領域において、キャップ層５１から分離層４３までを除去する。
分離層４３にＩｎＧａＰを用いた場合、キャップ層５１から第５の障壁層４４までを選択的に除去することが容易になる。
例えば、燐酸（Ｈ３ＰＯ４）、過酸化水素（Ｈ２Ｏ２）、水（Ｈ２Ｏ）の混合溶液により、ＡｌＧａＡｓはＩｎＧａＰに対して選択的に除去できる。また、希塩酸（ＨＣｌ＋Ｈ２Ｏ）によりＩｎＧａＰはＡｌＧａＡｓに対して選択的に除去できる。
このように分離層４３はエッチングストップ層としての働きを持つ。さらに、ｐチャネルの電界効果トランジスタとｎチャネルの電界効果トランジスタとを分離する層という意味で、ここでは分離層と呼ぶ。この層は必ずしもＩｎＧａＰである必要はなく、ｉ−ＧａＡｓなどを用いることもできる。
【００６１】
次に、エッチング処理により上記のキャップ層５１の一部を残して除去し、第２ゲート電極３９、第２ソース電極４１ａ、第２ドレイン電極４１ｂ、合金化領域４２ａ，４２ｂ、第１ゲート電極５２、第１ソース電極５３ａ、第１ドレイン電極５３ｂ、及び合金化領域５４ａ，５４ｂを形成し、図９に示す状態の化合物半導体デバイスを製造することができる。
【００６２】
以上述べた各層の膜厚、濃度等の数値は典型的な値を示したものであり、これらの値に限定されるものではない。また、ここではＧａＡｓ基板などの化合物半導体基板上に素子を形成した場合を示したが、それ以外の基板、例えば、Ｓｉ上に形成できる技術があるのであれば、それを用いてもかまわない。
【００６３】
第６実施形態
図１１は、本実施形態に係る化合物半導体によるｐチャネル電界効果トランジスタ（ＰＴｒ）とｎチャネル電界効果トランジスタ（ＮＴｒ）を有する化合物半導体デバイスの断面図である。
第５実施形態においては、基板上にＮＴｒを構成する半導体層とＰＴｒを構成する半導体層が順に積層された構成であるが、本実施形態においては、基板上にＰＴｒを構成する半導体層とＮＴｒを構成する半導体層が順に積層された構成となっている。
【００６４】
例えば、半絶縁性の化合物半導体基板６０上に、バッファ層６１を介して、第１の障壁層６２、第２の障壁層（第１電位障壁層）６３、第１のスペーサ層６４、第１チャネル層６５、第２のスペーサ層６６、第３の障壁層（第２電位障壁層）６７、第４の障壁層６８が順次積層されている。
【００６５】
さらに、PＴｒ領域において、第１ゲート電極６９が形成されており、第１ソース電極７０ａ及び第１ドレイン電極７０ｂ、合金化領域７１ａ，７１ｂが形成されている。
【００６６】
さらに、上記の第４の障壁層６８上のNＴｒ領域において、例えば、分離層７２、第５の障壁層７３、第６の障壁層７４、第３のスペーサ層７５、チャネル層７６、第４のスペーサ層７７、第７の障壁層７８、第８の障壁層７９、及びキャップ層８０が順次積層されている。
【００６７】
上記のようにしてバッファ層６１からキャップ層８０までの半導体層ＳＴが化合物半導体基板６０上の形成された構成であるが、ここでは、特に、バッファ層６１から第４の障壁層６８までを第１半導体層、第５障壁層７３からキャップ層８０までを第２半導体層と称する。
【００６８】
さらに、上記のキャップ層８０は、一部を残して除去されており、第２ゲート電極８１、第２ソース電極８２ａ、第２ドレイン電極８２ｂ、合金化領域８３ａ，８３ｂが形成されている。
【００６９】
例えば、第１半導体層において、第２の障壁層（第１電位障壁層）６３と第３の障壁層（第２電位障壁層）６７がアクセプタ型不純物が高濃度に添加されたｐ+型のＡｌＧａＡｓよりなり、第１チャネル層６５はＧｅを主要な構成要素とし、ホールの主要な走行路となり、ｐチャネル型の電界効果トランジスタが構成されている。
【００７０】
また、例えば、第２半導体層において、第６の障壁層７４と第７の障壁層７８がドナー型不純物が高濃度に添加されたｎ+型のＡｌＧａＡｓよりなり、第２チャネル層７６はＩｎＧａＡｓを主要な構成要素とし、電子の主要な走行路となり、ｎチャネル型の電界効果トランジスタが構成されている。
【００７１】
本実施形態の化合物半導体によるｐチャネル電界効果トランジスタは、チャネル層にＧｅを用いて高いホール移動度を確保し、ｐチャネル電界効果トランジスタの性能を向上できる。
これにより、相補型回路を構成することで従来より高性能なロジック回路を作成できるだけでなく、アナログ応用という観点でも回路設計の自由度が増し、プッシュプル型の電力増幅器などへの用途の拡大が期待できる。
【００７２】
次に、本実施形態に係る化合物半導体によるｐチャネル電界効果トランジスタを有する化合物半導体デバイスの製造方法について説明する。
図１２は、本実施形態に係る化合物半導体によるｐチャネル電界効果トランジスタを有する化合物半導体デバイスの製造方法の製造工程を示す断面図である。
まず、例えば、ＭＯＣＶＤなどのエピタキシャル結晶成長により、化合物半導体基板６０上に、バッファ層６１、第１の障壁層６２、第２の障壁層（第１電位障壁層）６３、第１のスペーサ層６４、第１チャネル層６５、第２のスペーサ層６６、第３の障壁層（第２電位障壁層）６７、第４の障壁層６８、分離層７２、第５の障壁層７３、第６の障壁層７４、第３のスペーサ層７５、第２チャネル層７６、第４のスペーサ層７７、第７の障壁層７８、第８の障壁層７９、及びキャップ層８０を、それぞれ所定の膜厚及び組成で順次積層させ、半導体層ＳＴを形成する。
【００７３】
次に、ＰＴｒの形成領域において、キャップ層８０から分離層７２までを除去する。
次に、エッチング処理により上記のキャップ層８０の一部を残して除去し、第１ゲート電極６９、第１ソース電極７０ａ、第１ドレイン電極７０ｂ、合金化領域７１ａ，７１ｂ、第２ゲート電極８１、第２ソース電極８２ａ、第２ドレイン電極８２ｂ、及び合金化領域８３ａ，８３ｂを形成し、図１０に示す状態の化合物半導体デバイスを製造することができる。
【００７４】
以上述べた各層の膜厚、濃度等の数値は典型的な値を示したものであり、これらの値に限定されるものではない。また、ここではＧａＡｓ基板などの化合部半導体基板上に素子を形成した場合を示したが、それ以外の基板、例えば、Ｓｉ上に形成できる技術があるのであれば、それを用いてもかまわない。
【００７５】
実施例１
第２実施形態に係るｐチャネル電界効果トランジスタのＩｄ−Ｖｄ特性のシミュレーションを行った。
図１３は得られたＩｄ−Ｖｄ特性である。
実線（ａ１〜ａ５）は、チャネル層にＧｅを用い、破線（ｂ１〜ｂ５）はチャネル層にＩｎＧａＡｓ（従来例）を用いた場合であり、実線ａ１〜ａ５と、破線ｂ１〜ｂ５は、それぞれ、Ｖｇが−０．２Ｖ、−０．４Ｖ、−０．６Ｖ、−０．８Ｖ、−１．０Ｖに対応する。
縦軸は−Ｉｄ（単位：Ｖ）、横軸は−Ｖｄ（単位：Ａ／μｍ）であり、ゲート電圧Ｖｇを−０．２Ｖから−１Ｖまで変化させた。
この図にあるように、本実施例では、従来例に比べて、オン抵抗Ｒｏｎ（Ｖｄ＝０Ｖ近傍における電流ＩｄのＶｄに対する微係数の逆数）が小さくなり、同一Ｖｇに対しての電流密度も増大する。
【００７６】
実施例２
第２実施形態に係るｐチャネル電界効果トランジスタのＩｄ−Ｖｄ特性のシミュレーションを行った。
図１４は得られたＩｄ−Ｖｄ特性である。
実線（ａ１〜ａ５）は、チャネル層の厚さが１５ｎｍであり、破線（ｂ１〜ｂ５）はチャネル層の厚さが５０ｎｍの場合であり、実線ａ１〜ａ５と、破線ｂ１〜ｂ５は、それぞれ、Ｖｇが−０．２Ｖ、−０．４Ｖ、−０．６Ｖ、−０．８Ｖ、−１．０Ｖに対応する。
縦軸は−Ｉｄ（単位：Ｖ）、横軸は−Ｖｄ（単位：Ａ／μｍ）であり、ゲート電圧Ｖｇを−０．２Ｖから−１Ｖまで変化させた。
この図にあるように、チャネル層厚を５０ｎｍまで厚くすると、ピンチオフ特性が悪くなり、好ましくない。
【００７７】
本発明によれば、以下の効果を享受できる。
（１）性能を改善した化合物半導体によるｐチャネル電界効果トランジスタを有する化合物半導体デバイスが得られる。
（２）本発明により化合物半導体ｐチャネル型電界効果トランジスタの性能が向上し、従来化合物半導体で主として用いられてきたｎチャネル電界効果トランジスタに加えて、ｐチャネル型電界効果トランジスタの利用が可能になるため、相補型回路が形成できるようになるだけでなく、アナログ集積回路の設計自由度も増し、集積回路としての性能を著しく向上させることができる。
【００７８】
本発明の半導体装置は上記の実施形態に限定されるものではない。
例えば、チャネル層以外の電位障壁層やスペーサ層などにＧａＡｓ系やＡｌＧａＡｓ系の半導体を用いているが、これ以外の材料系についても適用可能である。
本発明の主旨を逸脱しない範囲で種々の変更が可能である。
【産業上の利用可能性】
【００７９】
本発明は、ＧａＡｓ系の化合物半導体デバイス用途に適用できる。
【図面の簡単な説明】
【００８０】
【図１】図１は本発明の第１実施形態に係る化合物半導体によるｐチャネル電界効果トランジスタを有する化合物半導体デバイスの断面図である。
【図２】図２は本発明の第１実施形態に係る化合物半導体によるｐチャネル電界効果トランジスタを有する化合物半導体デバイスの製造方法の製造工程を示す断面図である。
【図３】図３は本発明の第２実施形態に係る化合物半導体によるｐチャネル電界効果トランジスタを有する化合物半導体デバイスの断面図である。
【図４】図４は本発明の第２実施形態に係る化合物半導体によるｐチャネル電界効果トランジスタを有する化合物半導体デバイスの製造方法の製造工程を示す断面図である。
【図５】図５は本発明の第３実施形態に係る化合物半導体によるｐチャネル電界効果トランジスタを有する化合物半導体デバイスの断面図である。
【図６】図６は本発明の第３実施形態に係る化合物半導体によるｐチャネル電界効果トランジスタを有する化合物半導体デバイスの製造方法の製造工程を示す断面図である。
【図７】図７は本発明の第４実施形態に係る化合物半導体によるｐチャネル電界効果トランジスタを有する化合物半導体デバイスの断面図である。
【図８】図８は本発明の第４実施形態に係る化合物半導体によるｐチャネル電界効果トランジスタを有する化合物半導体デバイスの製造方法の製造工程を示す断面図である。
【図９】図９は本発明の第５実施形態に係る化合物半導体によるｐチャネル電界効果トランジスタを有する化合物半導体デバイスの断面図である。
【図１０】図１０は本発明の第５実施形態に係る化合物半導体によるｐチャネル電界効果トランジスタを有する化合物半導体デバイスの製造方法の製造工程を示す断面図である。
【図１１】図１１は本発明の第６実施形態に係る化合物半導体によるｐチャネル電界効果トランジスタを有する化合物半導体デバイスの断面図である。
【図１２】図１２は本発明の第６実施形態に係る化合物半導体によるｐチャネル電界効果トランジスタを有する化合物半導体デバイスの製造方法の製造工程を示す断面図である。
【図１３】図１３は実施例１に係るｐチャネル電界効果トランジスタのシミュレーションによるＩｄ−Ｖｄ特性を示すグラフである。
【図１４】図１４は実施例２に係るｐチャネル電界効果トランジスタのシミュレーションによるＩｄ−Ｖｄ特性を示すグラフである。
【符号の説明】
【００８１】
１０…化合物半導体基板、１１…バッファ層、１２，１２ａ…第１の障壁層、１３，１３ａ…第２の障壁層（第１電位障壁層）、１４，１４ａ…第１のスペーサ層、１５…チャネル層、１６，１６ａ…第２のスペーサ層、１７，１７ａ…第３の障壁層（第２の電位障壁層）、１８，１８ａ…第４の障壁層、１９，１９ａ…キャップ層、２０…ゲート電極、２１ａ…ソース電極、２１ｂ…ドレイン電極、２２ａ，２２ｂ…合金化領域、２３ａ，２３ｂ…合金化領域、３０…化合物半導体基板、３１…バッファ層、３２…第１の障壁層、３３…第２の障壁層、３４…第１のスペーサ層、３５…第１チャネル層、３６…第２のスペーサ層、３７…第３の障壁層、３８…第４の障壁層、３９…第１ゲート電極、４０…ｐ+領域、４１ａ…第１ソース電極、４１ｂ…第１ドレイン電極、４２ａ，４２ｂ…合金化領域、４３…分離層、４４…第５の障壁層、４５…第６の障壁層（第１電位障壁層）、４６…第３のスペーサ層、４７…第２チャネル層、４８…第４のスペーサ層、４９…第３の障壁層（第２の電位障壁層）、５０…第４の障壁層、５１…キャップ層、５２…第２ゲート電極、５３ａ…第２ソース電極、５３ｂ…第２ドレイン電極、５４ａ，５４ｂ…合金化領域、６０…化合物半導体基板、６１…バッファ層、６２…第１の障壁層、６３…第２の障壁層（第１電位障壁層）、６４…第１のスペーサ層、６５…第１チャネル層、６６…第２のスペーサ層、６７…第３の障壁層（第２電位障壁層）、６８…第４の障壁層、６９…第１ゲート電極、７０ａ…第１ソース電極、７０ｂ…第１ドレイン電極、７１ａ，７１ｂ…合金化領域、７２…分離層、７３…第５の障壁層、７４…第６の障壁層、７５…第３のスペーサ層、７６…第２チャネル層、７７…第４のスペーサ層、７８…第３の障壁層、７９…第４の障壁層、８０…キャップ層、８１…第２ゲート電極、８２ａ…第２ソース電極、８２ｂ…第２ドレイン電極、８３ａ，８３ｂ…合金化領域、ＮＴｒ…ｎチャネル電界効果トランジスタ、ＰＴｒ…ｐチャネル電界効果トランジスタ、ＳＴ…半導体層
【図１】
2008060359.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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