(57)【要約】【課題】トランジスタピッチを固定してトランジスタを配置しなければならなくなった場合に、メモリセルアレイに合わせて周辺制御回路のトランジスタを効率よく配置して無駄なスペースを削減し、周辺制御回路の面積増を抑制する。【解決手段】メモリセル１の幅が周辺制御回路５を構成するトランジスタ３のトランジスタピッチの整数倍と等しいので、ＳＲＡＭを構成する場合、メモリセルアレイ４に合わせて、周辺制御回路５を構成するトランジスタ３を効率よく配置することができ、半導体記憶装置全体の面積増加を抑制することができる。【選択図】  図１
2008108818.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルがマトリクス状に配置されて形成されたメモリセルアレイと、
複数のトランジスタを有し、前記メモリセルのそれぞれに対してデータの読み出しまたは書き込みを制御する周辺制御回路とを備え、
前記複数のトランジスタは、前記メモリセルアレイの行方向および列方向のどちらか一方である第１の方向において略一定のトランジスタピッチで配置され、
前記メモリセルは、前記第１の方向における長さが前記トランジスタピッチのｎ倍（ｎは整数）となるように、設計されていることを特徴とする半導体記憶装置。
【請求項２】
複数のメモリセルがマトリクス状に配置されて形成されたメモリセルアレイと、
複数のトランジスタを有し、前記メモリセルのそれぞれに対してデータの読み出しまたは書き込みを制御する周辺制御回路とを備え、
前記複数のトランジスタは、前記メモリセルアレイの行方向および列方向のどちらか一方である第１の方向において略一定のトランジスタピッチで配置され、
前記メモリセルは、数個の前記メモリセルが前記第１の方向に隣接したときの当該第１の方向における長さが前記トランジスタピッチのｎ倍（ｎは整数）となるように、設計されていることを特徴とする半導体記憶装置。
【請求項３】
請求項１または２に記載の半導体記憶装置において、
前記メモリセルは、それぞれ、トランジスタを有し、
前記メモリセルの前記トランジスタは、前記周辺制御回路の前記トランジスタに対して略垂直に配置されていることを特徴とする半導体記憶装置。
【請求項４】
請求項１または２に記載の半導体記憶装置において、
前記メモリセルは、それぞれ、略同一のトランジスタピッチで配置された複数のトランジスタを有し、
前記メモリセルにおける前記トランジスタピッチは、前記周辺制御回路における前記トランジスタピッチよりも短いことを特徴とする半導体記憶装置。
【請求項５】
請求項１または２に記載の半導体記憶装置において、
前記周辺制御回路は、複数存在しており、
隣り合う前記周辺制御回路の間には、ダミートランジスタが、当該周辺制御回路のトランジスタと略平行に配置されていることを特徴とする半導体記憶装置。
【請求項６】
請求項１または２に記載の半導体記憶装置において、
前記周辺制御回路は、複数存在しており、
前記周辺制御回路のそれぞれの両端には、ダミートランジスタが、当該周辺制御回路のトランジスタと略平行に配置されていることを特徴とする半導体記憶装置。
【請求項７】
請求項５または６に記載の半導体記憶装置において、
前記ダミートランジスタは、それぞれ、ゲート電極および拡散領域を含む非活性状態のトランジスタであることを特徴とする半導体記憶装置。
【請求項８】
請求項５または６に記載の半導体記憶装置において、
前記ダミートランジスタは、それぞれ、ゲート電極のみを含む非活性状態のトランジスタであることを特徴とする半導体記憶装置。
【請求項９】
請求項１または２に記載の半導体記憶装置において、
前記第１の方向が前記メモリセルアレイの列方向であり、
前記周辺制御回路には、コンタクトが、隣り合う前記トランジスタ間に配置されており、
前記コンタクトの中心に配線されるように前記メモリセルから前記メモリセルアレイの行方向に沿って引き出されたビット線を備えていることを特徴とする半導体記憶装置。
【請求項１０】
請求項１または２に記載の半導体記憶装置において、
前記第１の方向が前記メモリセルアレイの列方向であり、
前記メモリセルは、それぞれ、各々がゲート電極を有する複数のトランジスタを有し、
前記メモリセルのそれぞれにおいて、前記トランジスタは、前記ゲート電極が互いに略平行となるように配置されていることを特徴とする半導体記憶装置。
【請求項１１】
請求項１または２に記載の半導体記憶装置において、
前記第１の方向が前記メモリセルアレイの行方向であり、
前記メモリセルは、それぞれ、各々がゲート電極を有する複数のトランジスタを有し、
前記メモリセルのそれぞれにおいて、前記複数のトランジスタのうち２つのトランジスタはゲート電極が互いに略平行となるように配置されており、残りのトランジスタはゲート電極が互いに略平行となるように且つ当該２つのトランジスタのゲート電極に対して垂直となるように配置されていることを特徴とする半導体記憶装置。
【請求項１２】
複数のメモリセルがマトリクス状に配置されて形成されたメモリセルアレイと、
前記メモリセルのそれぞれに対してデータの読み出しまたは書き込みを制御するための周辺制御回路と、
前記メモリセルアレイの行方向および列方向のうちどちらか一方である第１の方向において略一定の配線ピッチで配置された複数の制御線とを備え、
前記メモリセルは、それぞれ、前記第１の方向における長さが前記配線ピッチのｎ倍（ｎは整数）となるように、設計されていることを特徴とする半導体記憶装置。
【請求項１３】
複数のメモリセルがマトリクス状に配置されて形成されたメモリセルアレイと、
前記メモリセルのそれぞれに対してデータの読み出しまたは書き込みを制御するための周辺制御回路と、
前記メモリセルアレイの列方向において略一定の第１配線ピッチで配置された複数のビット線と、
前記メモリセルアレイの行方向において略一定の第２配線ピッチで配置された複数のワード線とを備え、
前記メモリセルは、それぞれ、メモリセルアレイの列方向における長さが前記第１配線ピッチのｎ倍（ｎは整数）となるように、且つ、メモリセルアレイの行方向における長さが前記第２配線ピッチのｍ倍（ｍは整数）となるように、設計されていることを特徴とする半導体記憶装置。
【請求項１４】
請求項１２に記載の半導体記憶装置において、
前記メモリセルは、それぞれ、複数の前記制御線を有する多ポートメモリセルであることを特徴とする半導体記憶装置。
【請求項１５】
請求項１３に記載の半導体記憶装置において、
前記メモリセルは、それぞれ、複数の前記ビット線および複数の前記ワード線を有する多ポートメモリセルであることを特徴とする半導体記憶装置。
【請求項１６】
請求項１、２、１２および１３の何れか一つに記載の半導体記憶装置において、
前記メモリセルは、それぞれ、第１拡散領域と前記第１拡散領域から突出するように配置された第１ゲート電極とを含むトランジスタを有し、
前記周辺制御回路は、第２拡散領域と前記第２拡散領域から突出するように配置された第２ゲート電極とを含むトランジスタを有し、
前記第１ゲート電極は、前記第２ゲート電極が前記第２拡散領域から突出するよりも短く、前記第１拡散領域から突出していることを特徴とする半導体記憶装置。
【請求項１７】
請求項１、２、１２および１３の何れか一つに記載の半導体記憶装置において、
前記メモリセルは、それぞれ、第１Ｎチャンネル拡散領域を含む第１Ｎチャンネルトランジスタと、前記第１Ｎチャンネル拡散領域から離れて存在する第１Ｐチャンネル拡散領域を含む第１Ｐチャンネルトランジスタとを有し、
前記周辺制御回路は、第２Ｎチャンネル拡散領域を含む第２Ｎチャンネルトランジスタと、前記第２Ｎチャンネル拡散領域から離れて存在する第２Ｐチャンネル拡散領域を含む第２Ｐチャンネルトランジスタとを有し、
前記第１Ｎチャンネル拡散領域と前記第１Ｐチャンネル拡散領域との間の距離は、前記第２Ｎチャンネル拡散領域と前記第２Ｐチャンネル拡散領域との間の距離よりも短いことを特徴とする半導体記憶装置。
【請求項１８】
請求項１、２、１２および１３の何れか一つに記載の半導体記憶装置において、
前記第１の方向が前記メモリセルアレイの列方向であり、
前記周辺制御回路は、ビット線プリチャージ回路、センスアンプ回路、カラム選択回路またはデータ書き込み回路であることを特徴とする半導体記憶装置。
【請求項１９】
請求項１、２、１２および１３の何れか１つに記載の半導体記憶装置において、
前記第１の方向が前記メモリセルアレイの行方向であり、
前記周辺制御回路は、ワード線ドライブ回路またはロウデコーダ回路であることを特徴とする半導体記憶装置。
【請求項２０】
請求項１、２、１２および１３の何れか一つに記載の半導体記憶装置において、
ＳＲＡＭであることを特徴とする半導体記憶装置。
【請求項２１】
請求項１、２、１２および１３の何れか一つに記載の半導体記憶装置において、
前記メモリセルは、それぞれ、６個のトランジスタを有し、
前記６個のトランジスタのうち４個のトランジスタはＮチャンネルトランジスタであり、残りの２個のトランジスタはＰチャンネルトランジスタであることを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、特に、メモリセルアレイと周辺制御回路とを含む半導体記憶装置に関するものである。
【背景技術】
【０００２】
図７は、従来の半導体記憶装置におけるメモリセルと周辺制御回路とのレイアウト構造を示している。なお、従来の半導体集積回路のレイアウト構造として、トランジスタのゲート長ばらつきを抑えるためにトランジスタピッチを一定にしているものがある（例えば、特許文献１参照）。
【０００３】
図７において、メモリセル１のトランジスタ２は、周辺制御回路のトランジスタ３と直交するように配置され、トランジスタ３をトランジスタピッチごとに並べて配置した幅よりもメモリセル１のセル幅が狭い。このとき、メモリセル１を複数並べてアレイ状にし、それに合わせてトランジスタ３を並べて周辺制御回路を構成する場合、図７において二点破線で囲まれたトランジスタ３は、メモリセル１から飛び出て配置されることになるので、図７に示す場所とは異なる場所に配置される。
【特許文献１】特開平９−２８９２５１号公報（第３頁、第１図）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記の構成では、微細化が進みゲート長の精度を向上させるために、周辺制御回路におけるトランジスタピッチを固定してトランジスタを配置しなければならない場合に、メモリセルのセル幅より飛び出したトランジスタ（図７において二点破線で囲まれたトランジスタ）を、図７に示す場所とは異なる場所に配置しなければならなくなる。そのため、メモリセルアレイに合わせて周辺制御回路のトランジスタを効率良く配置できなくなり、メモリセルのセル幅から飛び出したトランジスタを配置するスペースが必要となり、無駄なスペースが生じてしまう。その結果、周辺制御回路の面積が増大してしまうという問題点を有していた。
【０００５】
本発明は、上記従来の問題点を解決するものであり、周辺制御回路のトランジスタピッチに合わせてメモリセルの幅を決定するというものであり、これにより、周辺制御回路のトランジスタを効率良く配置することができ、半導体記憶装置全体の面積増加を抑制することを目的とする。
【課題を解決するための手段】
【０００６】
前記課題を解決するために、本発明の第１の半導体記憶装置は、複数のメモリセルがマトリクス状に配置されて形成されたメモリセルアレイと、複数のトランジスタを有し、メモリセルのそれぞれに対してデータの読み出しまたは書き込みを制御する周辺制御回路とを備えている。複数のトランジスタは、メモリセルアレイの行方向および列方向のどちらか一方である第１の方向において略一定のトランジスタピッチで配置されている。そして、メモリセルは、第１の方向における長さがトランジスタピッチのｎ倍（ｎは整数）となるように、設計されている。
【０００７】
上記の構成によれば、半導体記憶装置を構成する場合、例えばゲート長の精度を出すためにトランジスタピッチを固定してトランジスタを配置しなければならなくなった場合においても、メモリセルの幅が周辺制御回路を構成するトランジスタのトランジスタピッチの整数倍と等しいので、メモリセルアレイに合わせて周辺制御回路を構成するトランジスタを効率よく配置することができる。よって、半導体記憶装置全体の面積増加を抑制することが可能となる。
【０００８】
本発明の第２の半導体記憶装置は、複数のメモリセルがマトリクス状に配置されて形成されたメモリセルアレイと、複数のトランジスタを有し、メモリセルのそれぞれに対してデータの読み出しまたは書き込みを制御する周辺制御回路とを備えている。複数のトランジスタは、メモリセルアレイの行方向および列方向のどちらか一方である第１の方向において略一定のトランジスタピッチで配置されている。そして、メモリセルは、数個のメモリセルが第１の方向に隣接したときのその第１の方向における長さがトランジスタピッチのｎ倍（ｎは整数）となるように、設計されている。
【０００９】
上記の構成によれば、半導体記憶装置全体の面積増加を抑制できるだけでなく、カラム単位もしくはロウ単位でメモリ容量を増減することができ、メモリセルアレイ構成のレイアウト構造の変更を簡単に実施することが可能となる。
【００１０】
本発明の第１または第２の半導体記憶装置において、メモリセルは、それぞれ、トランジスタを有し、メモリセルのトランジスタは、周辺制御回路のトランジスタに対して略垂直に配置されていてもよい。
【００１１】
本発明の第１または第２の半導体記憶装置において、メモリセルは、それぞれ、略同一のトランジスタピッチで配置された複数のトランジスタを有し、メモリセルにおけるトランジスタピッチは、周辺制御回路におけるトランジスタピッチよりも短いことが好ましい。
【００１２】
上記の構成によれば、さらに、メモリセルのトランジスタピッチを周辺制御回路のトランジスタピッチより狭くすることで、メモリセルアレイの面積増加を抑制することが可能となる。
【００１３】
本発明の第１または第２の半導体記憶装置において、周辺制御回路は、複数存在しており、隣り合う周辺回路の間には、ダミートランジスタが、その周辺制御回路のトランジスタと略平行に配置されていてもよい。もしくは、本発明の第１および第２の半導体記憶装置において、周辺制御回路は、複数存在しており、周辺制御回路のそれぞれの両端には、ダミートランジスタが、その周辺制御回路のトランジスタと略平行に配置されていてもよい。
【００１４】
ここで、ダミートランジスタは、それぞれ、ゲート電極および拡散領域を含む非活性状態のトランジスタであってもよく、また、ゲート電極のみを含む非活性状態のトランジスタであってもよい。
【００１５】
上記の構成によれば、さらに、例えばゲート長の精度を出すために、ダミートランジスタを必ず最端のトランジスタの隣に配置しなければならなくなった場合においても、別途ダミートランジスタの配置場所を確保する必要がなく、メモリセルに合わせて周辺制御回路を並べるだけで無駄なく効率よく半導体記憶装置を構成することが可能となり、装置全体の面積増加を抑制することが可能となる。
【００１６】
本発明の第１または第２の半導体記憶装置において、周辺制御回路には、コンタクトが、隣り合うトランジスタ間に配置されていることが好ましい。そして、第１の方向がメモリセルアレイの列方向である場合には、コンタクトの中心に配線されるようにメモリセルからメモリセルアレイの行方向に沿って引き出されたビット線を備えていることが好ましい。
【００１７】
上記の構成によれば、さらに、周辺制御回路内においてもメモリセルアレイから引き出されるビット線を一直線で配線することが可能になるので、配線長が最短にでき、不要な寄生容量や抵抗が付加されないため、読み出し動作の高速化に寄与することが可能となる。
【００１８】
本発明の第１または第２の半導体記憶装置において、メモリセルは、それぞれ、各々がゲート電極を有する複数のトランジスタを有していることが好ましい。そして、第１の方向がメモリセルアレイの列方向である場合には、メモリセルにおいて、トランジスタは、ゲート電極が互いに略平行となるように配置されていることが好ましい。また、第１の方向がメモリセルアレイの行方向である場合には、メモリセルにおいて、複数のトランジスタのうちの２つのトランジスタはゲート電極が互いに略平行となるように配置されており、残りのトランジスタはゲート電極が互いに略平行となるように且つ２つのトランジスタのゲート電極に対して垂直となるように配置されていることが好ましい。
【００１９】
本発明の第３の半導体記憶装置は、複数のメモリセルがマトリクス状に配置されて形成されたメモリセルアレイと、メモリセルのそれぞれに対してデータの読み出しまたは書き込みを制御するための周辺制御回路と、メモリセルアレイの行方向および列方向のうちどちらか一方である第１の方向において略一定の配線ピッチで配置された複数の制御線とを備えている。そして、メモリセルは、それぞれ、第１の方向における長さが配線ピッチのｎ倍（ｎは整数）となるように、設計されている。この半導体記憶装置では、メモリセルは、それぞれ、複数の制御線を有する多ポートメモリセルであることが好ましい。
【００２０】
ここで、第１の方向がメモリセルアレイの行方向である場合、制御線はワード線である。また、第１の方向がメモリセルアレイの列方向である場合、制御線はビット線である。
【００２１】
上記の構成によれば、メモリセルの第１の方向における長さが制御線のピッチの整数倍と等しいので、半導体記憶装置を構成する場合、メモリセルをアレイ状に並べてそれに合わせて周辺制御回路を配置すると、メモリセルアレイから周辺制御回路まで、制御線を一直線に配線できる。その結果、不要な寄生容量や抵抗が付加されないため、書き込み・読み出し動作の高速化に寄与することが可能となる。
【００２２】
本発明の第４の半導体記憶装置は、複数のメモリセルがマトリクス状に配置されて形成されたメモリセルアレイと、メモリセルのそれぞれに対してデータの読み出しまたは書き込みを制御するための周辺制御回路と、メモリセルアレイの列方向において略一定の第１配線ピッチで配置された複数のビット線と、メモリセルアレイの行方向において略一定の第２配線ピッチで配置された複数のワード線とを備えている。メモリセルは、それぞれ、メモリセルアレイの列方向における長さが第１配線ピッチのｎ倍（ｎは整数）となるように、且つ、メモリセルアレイの行方向における長さが第２配線ピッチのｍ倍（ｍは整数）となるように、設計されている。この半導体記憶装置では、メモリセルは、それぞれ、複数のビット線およびワード線を有する多ポートメモリセルであることが好ましい。
【００２３】
上記の構成によれば、メモリセルアレイの列方向におけるメモリセルの長さがビット線の配線ピッチの整数倍と等しく、また、メモリセルアレイの行方向におけるメモリセルの長さがワード線の配線ピッチの整数倍と等しい。そのため、半導体記憶装置を構成する場合、メモリセルをアレイ状に並べてそれに合わせて周辺制御回路を配置すると、メモリセルアレイから周辺制御回路まで、制御線を一直線に配線できる。その結果、不要な寄生容量や抵抗が付加されないため、書き込み・読み出し動作の高速化に寄与することが可能となる。
【００２４】
本発明の第１乃至第４の何れか１つの半導体記憶装置では、メモリセルは、それぞれ、第１拡散領域と第１拡散領域から突出するように配置された第１ゲート電極とを含むトランジスタを有し、周辺制御回路は、第２拡散領域と第２拡散領域から突出するように配置された第２ゲート電極とを含むトランジスタを有していることが好ましい。そして、第１ゲート電極は、第２ゲート電極が第２拡散領域から突出するよりも短く、第１拡散領域から突出していることが好ましい。
【００２５】
本発明の第１乃至第４の何れか１つの半導体記憶装置では、メモリセルは、それぞれ、第１Ｎチャンネル拡散領域を含む第１Ｎチャンネルトランジスタと、第１Ｎチャンネル拡散領域から離れて存在する第１Ｐチャンネル拡散領域を含む第１Ｐチャンネルトランジスタとを有し、周辺制御回路は、第２Ｎチャンネル拡散領域を含む第２Ｎチャンネルトランジスタと、第２Ｎチャンネル拡散領域から離れて存在する第２Ｐチャンネル拡散領域を含む第２Ｐチャンネルトランジスタとを有していることが好ましい。そして、第１Ｎチャンネル拡散領域と第１Ｐチャンネル拡散領域との間の距離は、第２Ｎチャンネル拡散領域と第２Ｐチャンネル拡散領域との間の距離よりも短いことが好ましい。
【００２６】
本発明の第１乃至第４の何れか１つの半導体記憶装置では、第１の方向がメモリセルアレイの列方向である場合には、周辺制御回路は、ビット線プリチャージ回路、センスアンプ回路、カラム選択回路またはデータ書き込み回路であることが好ましい。また、第１の方向がメモリセルアレイの行方向である場合には、周辺制御回路は、ワード線ドライブ回路またはロウデコーダ回路であることが好ましい。
【００２７】
本発明の第１乃至第４の何れか１つの半導体記憶装置は、ＳＲＡＭであることが好ましい。また、メモリセルは、それぞれ、６個のトランジスタを有し、６個のトランジスタのうち４個のトランジスタはＮチャンネルトランジスタであり、残りの２個のトランジスタはＰチャンネルトランジスタであってもよい。
【発明の効果】
【００２８】
本発明によれば、周辺制御回路のトランジスタを効率良く配置することができ、その結果、半導体記憶装置全体の面積増加を抑制できる。
【発明を実施するための最良の形態】
【００２９】
以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、本発明は、以下の実施形態に限定されない。
【００３０】
（実施の形態１）
図１（ａ）は、本発明の半導体記憶装置の実施の形態１におけるスタティックランダムアクセスメモリ（以下ＳＲＡＭと記載する；Ｓ１）の概略回路図、図１（ｂ）は、ＳＲＡＭ（Ｓ１）を構成するトランジスタ２，２，…およびトランジスタ３，３，…の一部のレイアウト図を示すものである。図中、従来例の図７と同じ構成については同じ符号を用い、説明を省略する。
【００３１】
図１（ａ）において、ＳＲＡＭ（半導体記憶装置）（Ｓ１）は、行および列にメモリセル１，１，…が配置されたメモリセルアレイ４と、書き込みまたは読み出しを制御する周辺制御回路５で構成されており、さらに、複数のビット線および複数のワード線を有している。また、同図には、周辺制御回路５の一例として各ビット線に接続されたプリチャージ回路６を図示している。
【００３２】
図１（ｂ）において、各メモリセル１では、複数のトランジスタ２，２，…が、ワード線と略平行に延びるようにそれぞれ配置されており、メモリセルアレイ４の行方向（同図における上下方向）において略一定のトランジスタピッチで配置されている。各周辺制御回路５では、複数のトランジスタ３，３，…が、ビット線と略平行に延びるようにそれぞれ配置されており、メモリセルアレイ４の列方向（同図における左右方向）において略一定のトランジスタピッチで配置されている。すなわち、各メモリセル１内のトランジスタ２，２，…は、周辺制御回路５内のトランジスタ３，３，…に直交するように配置されている。また、各メモリセル１内でのトランジスタピッチは、周辺制御回路５でのトランジスタピッチよりも短い。
【００３３】
なお、トランジスタピッチとは、本明細書では、トランジスタが有するゲート電極の中心間距離である。例えば、周辺制御回路５におけるトランジスタピッチは、図１（ｂ）に示すように、トランジスタ３が有するゲート電極の中心からコンタクト１７を通って隣のトランジスタ３が有するゲート電極の中心までの距離である。
【００３４】
また、各メモリセル１内のトランジスタ２，２，…では、それぞれ、第１ゲート電極が第１拡散領域から突出して配置されている。周辺制御回路５内のトランジスタでも、それぞれ、第２ゲート電極が第２拡散領域から突出して配置されている。そして、各メモリセル１内における第１ゲート電極が第１拡散領域から突出する突出量９は、プリチャージ回路６における第２ゲート電極が第２拡散領域から突出する突出量１０よりも小さい。
【００３５】
また、各メモリセル１は、４つのＮチャンネルトランジスタ（第１Ｎチャンネルトランジスタ）と２つのＰチャンネルトランジスタ（第１Ｐチャンネルトランジスタ）とを備え、各Ｎチャンネルトランジスタおよび各Ｐチャンネルトランジスタはそれぞれ拡散領域を有している。各Ｎチャンネルトランジスタの拡散領域（第１のＮチャンネル拡散領域）７は、各Ｐチャンネルトランジスタの拡散領域（第１のＰチャンネル拡散領域）８から離れて存在している。周辺制御回路５は、各メモリセル１と同様に、Ｎチャンネルトランジスタ（第２Ｎチャンネルトランジスタ）とＰチャンネルトランジスタ（第２Ｐチャンネルトランジスタ）とを備え、Ｎチャンネルトランジスタの拡散領域（第２のＮチャンネル拡散領域）は、Ｐチャンネルトランジスタの拡散領域（第２のＰチャンネル拡散領域）から離れて存在している。そして、各メモリセル１におけるＮチャンネルトランジスタの拡散領域とＰチャンネルトランジスタの拡散領域との間隔１１は、周辺制御回路５におけるその間隔（不図示）よりも狭い。
【００３６】
さらに、各メモリセル１は、メモリセルアレイ４の列方向におけるセル幅（図１（ｂ）に示す「メモリセル幅」）が周辺制御回路５におけるトランジスタピッチのｎ倍となるように、設計されている。
【００３７】
以上のような本実施の形態によれば、メモリセル１の列方向におけるセル幅が周辺制御回路５を構成するトランジスタ３のトランジスタピッチの整数倍と等しい。そのため、ＳＲＡＭ（Ｓ１）を構成する際、例えばゲート長の精度を出すためにトランジスタピッチを固定してトランジスタ３，３，…を配置しなければならない場合においても、メモリセルアレイ４に合わせて、周辺制御回路５を構成するトランジスタ３，３，…を効率よく配置することができる。これにより、半導体記憶装置全体の面積増加を抑制することができる。
【００３８】
また、メモリセル１のトランジスタピッチを周辺制御回路５のトランジスタピッチよりも短くすることで、メモリセルアレイ４の面積増加を抑制することが可能となる。
【００３９】
また、ゲート電極の突出量やＮチャンネルトランジスタの拡散領域とＰチャンネルトランジスタの拡散領域の距離などに関して、各メモリセル１におけるこれらの物理量をそれぞれ周辺制御回路５におけるこれらの物理量よりも短くレイアウトすることにより、トランジスタ２のゲート幅を大きくとることができ、メモリセル１の動作特性にマージンを確保できる。
【００４０】
さらに、メモリセル１において、ゲート電極を互いに略平行に並べ且つトランジスタピッチを略一定にすることにより、ＳＲＡＭ（Ｓ１）の製造ばらつきの影響を受け難くなる。よって、ＳＲＡＭ（Ｓ１）の製造歩留まりを向上させることができる。
【００４１】
なお、周辺制御回路５としてプリチャージ回路６を例にとったが、ＳＲＡＭ（Ｓ１）の周辺制御回路５の一例としては、センスアンプ回路、カラム選択回路、データ書き込み回路（いずれも図示せず）としても良い。
【００４２】
（実施の形態２）
図２（ａ）は、本発明の半導体記憶装置の実施の形態２におけるＳＲＡＭ（Ｓ２）の概略回路図、図２（ｂ）は、ＳＲＡＭ（Ｓ２）を構成するトランジスタ２，２，…およびトランジスタ３，３，…の一部のレイアウト図を示すものである。図中、実施の形態１の図１と同じ構成については同じ符号を用い、説明を省略する。
【００４３】
図２（ａ）に示すように、本実施形態では、周辺制御回路５の一例としてカラム選択回路１２（２カラム）を挙げている。
【００４４】
また、図２（ｂ）に示すように、カラム選択回路１２には複数のトランジスタ３，３，…が設けられており、トランジスタ３は、ビット線と略平行に延びるようにそれぞれ配置されており、メモリセルアレイ４の列方向において略一定のトランジスタピッチで配置されている。
【００４５】
そして、メモリセル１は、本実施形態では、数個のメモリセル１，１，…をメモリセルアレイ４の列方向に隣接させて並べた幅（この場合、メモリセル２セル分）が周辺制御回路５でのトランジスタピッチのｎ倍（ｎ＝整数）と同等の幅となるように、設計されている。
【００４６】
以上のような本実施の形態によれば、実施の形態１の効果に加え、ＳＲＡＭ（Ｓ２）を構成する場合、カラム単位でメモリ容量を増減することができ、メモリセルアレイ構成のレイアウト構造の変更を簡単に実施することが可能となる。
【００４７】
（実施の形態３）
図３（ａ）は、本発明の半導体記憶装置の実施の形態３におけるＳＲＡＭ（Ｓ３）の概略回路図、図３（ｂ）は、ＳＲＡＭ（Ｓ３）を構成するトランジスタ２，２，…およびトランジスタ３，３，…の一部のレイアウト図を示すものである。図中、実施の形態１の図１と同じ構成については同じ符号を用い、説明を省略する。
【００４８】
図３（ａ）に示すように、本実施形態では、周辺制御回路５の一例としてワード線ドライブ回路１３を挙げている。
【００４９】
また、図３（ｂ）に示すように、各メモリセル１には６つのトランジスタが設けられており、６つのトランジスタのうち２つはＮチャンネルトランジスタ１４，１４であり、残りの４つはＰチャンネルトランジスタである。各Ｎチャンネルトランジスタ１４および各Ｐチャンネルトランジスタにはそれぞれゲート電極が設けられている。各Ｎチャンネルトランジスタ１４のゲート電極はワード線と略平行に配置されており、各Ｐチャンネルトランジスタのゲート電極はビット線と略平行に配置されている。すなわち、各Ｎチャンネルトランジスタ１４のゲート電極は、各Ｐチャンネルトランジスタのゲート電極に対して略垂直に配置されている。
【００５０】
そして、メモリセル１は、本実施形態では、数個のメモリセル１をメモリセルアレイ４の行方向に隣接させて並べた幅（この場合、メモリセル２セル分）が周辺制御回路５におけるトランジスタ３のトランジスタピッチのｎ倍（ｎ＝整数）と同等の幅となるように、設計されている。
【００５１】
以上のような本実施の形態によれば、実施の形態１の効果に加え、ＳＲＡＭ（Ｓ３）を構成する場合、ロウ単位にメモリ容量を増減することができ、メモリセルアレイ構成のレイアウト構造の変更を簡単に実施することが可能となる。
【００５２】
また、各メモリセル１では、各Ｎチャンネルトランジスタ１４のゲート電極を各Ｐチャンネルトランジスタのゲート電極に対して略垂直に配置している。そのため、Ｎチャンネルトランジスタ１４とＰチャンネルトランジスタとの境界が１箇所しかないので、メモリセルアレイ４が占める面積の削減が可能となる。
【００５３】
なお、周辺制御回路５としてワード線ドライブ回路１３を例にとったが、周辺制御回路５の一例としては、ロウデコーダ回路（図示せず）の構成としても良い。
【００５４】
（実施の形態４）
図４は、本発明の半導体記憶装置の実施の形態４におけるＳＲＡＭを構成するトランジスタの一部のレイアウト図を示すものである。図中、実施の形態１の図１と同じ構成については同じ符号を用い、説明を省略する。
【００５５】
図４に示すように、本実施形態では、周辺制御回路５の一例として上記実施形態１に記載のプリチャージ回路６を挙げている。各プリチャージ回路６には、複数のトランジスタ３が上記実施の形態１に記載のように並んで配置されているが、その両端には、ダミートランジスタ１５がそれぞれ配置されている。別の言い方をすると、ダミートランジスタ１５は、隣り合うプリチャージ回路６，６の間に配置されており、そのプリチャージ回路６が有するトランジスタと略平行に配置されている。ダミートランジスタ１５は、ゲート電極および拡散領域を有している非活性状態のトランジスタであってもよく、ゲート電極のみを有している非活性状態のトランジスタであってもよい。
【００５６】
そして、各メモリセルは、メモリセルアレイの行方向におけるセル幅が隣り合うダミートランジスタ間の長さと略同一となるように、設計されている。ここで、隣り合うダミートランジスタ間の長さは、図４に示す「Ｌ」であり、ダミートランジスタ１５のゲート電極とその隣りのダミートランジスタ１５のゲート電極との中心間距離である。半導体記憶装置を製造する際には、メモリセル１を並べて配置し、それに合わせてプリチャージ回路６を並べて配置すると、隣り合うメモリセルの境界にダミートランジスタ１５が配置される。
【００５７】
以上のような本実施の形態によれば、実施の形態１の効果に加え、例えばゲート長の精度を出すために、ダミートランジスタ１５を必ず最端のトランジスタの隣に配置しなければならなくなった場合においても、別途ダミートランジスタ１５の配置場所を確保する必要がなく、メモリセル１に合わせてプリチャージ回路６を並べるだけで無駄なく効率よくＳＲＡＭを構成することが可能となり、装置全体の面積増加を抑制することができる。
【００５８】
なお、本実施形態では、単体のメモリセル１とプリチャージ回路６との組み合わせとして記載したが、隣り合うダミートランジスタ間の間隔（Ｌ）は、数個のメモリセルを行方向に隣接させて配置したときのその行方向における長さと略同一であってもよく、数個のメモリセルを列方向に隣接させて配置したときのその列方向における長さと略同一であってもよい。
【００５９】
（実施の形態５）
図５は、ＳＲＡＭを構成するトランジスタの一部のレイアウト図を示すものである。図中、実施の形態１の図１と同じ構成については同じ符号を用い、説明を省略する。
【００６０】
図５に示すように、本実施形態では、周辺制御回路５の一例としてプリチャージ回路６を挙げている。プリチャージ回路６では、複数のトランジスタ３，３，…が、メモリセルアレイ４の列方向において一定のトランジスタピッチで並べて配置されており、メモリセルアレイ４の行方向に延びるようにそれぞれ配置されている。隣り合うトランジスタ３，３の間にはコンタクト１７が配置されている。また、各メモリセル１からは複数（同図では２本）のビット線１６，１６，…が引き出されており、ビット線１６は、そのセンターがコンタクト１７の中心と一致するようにメモリセルアレイ４の行方向に配線されている。
【００６１】
以上のような本実施の形態によれば、実施の形態１の効果に加え、メモリセルアレイ４から引き出されるビット線１６を、周辺制御回路５内でも一直線で配線することができる。従って、例えば、メモリセル１からセンスアンプ回路（図示せず；周辺制御回路の一例）まで配線する場合、配線長が最短になり、不要な寄生容量や抵抗が付加されないため、読み出し動作の高速化に寄与することができる。
【００６２】
（実施の形態６）
図６は、半導体記憶装置を構成するトランジスタ２，２，…およびトランジスタ３，３，…の一部のレイアウト図を示すものである。
【００６３】
図６に示すように、本実施形態では、各メモリセルは多ポートメモリセル１８である。多ポートメモリセル１８とは、メモリセルから複数本のビット線１６，１６，…やワード線１９，１９，…を引き出すことが可能なメモリセルである。また、周辺制御回路５の一例としては、カラム選択回路１２およびワード線ドライブ回路１３を挙げている。
【００６４】
複数のビット線１６，１６，…は、一定のビット線ピッチ（第１配線ピッチ）で並列に配置されている。ビット線ピッチは、図６に示すように、隣り合うビット線１６，１６における中心間距離である。複数のワード線１９，１９，…は、一定のワード線ピッチ（第２配線ピッチ）で並列に配置されており、ビット線１６，１６，…に対して略垂直に配線されている。ワード線ピッチは、図６に示すように、隣り合うワード線１９，１９における中心間距離である。そして、多ポートメモリセル１８は、メモリセルアレイ４の行方向における長さ（図６に示すメモリセル幅）がビット線ピッチのｎ倍（ｎは整数）となるように設計されており、メモリセルアレイ４の列方向における長さ（図６に示すメモリセル高さ）がワード線ピッチのｎ倍となるように設計されている。
【００６５】
以上のような本実施の形態によれば、多ポートメモリセル１８のセル幅がビット線１６のピッチの整数倍と等しく、また多ポートメモリセル１８のセル高さがワード線１９のピッチの整数倍と等しい。そのため、ＳＲＡＭを構成する場合、多ポートメモリセル１８をアレイ状に並べ、多ポートメモリセル１８に合わせてカラム選択回路１２やワード線ドライブ回路１３等の周辺制御回路を配置すると、メモリセルアレイから周辺制御回路にまで、ビット線１６およびワード線１９を一直線に配線でき、不要な寄生容量や抵抗が付加されないため、書き込み・読み出し動作の高速化に寄与することができる。
【００６６】
なお、多ポートメモリセル１８は、複数のビット線１６と複数のワード線１９を持つ構成として例にとったが、複数のビット線のみを持つ構成であってもよく、複数のワード線のみを持つ構成であってもよい。
【産業上の利用可能性】
【００６７】
本発明の半導体記憶装置は、メモリセルアレイに含まれるメモリセルの幅を周辺制御回路のトランジスタピッチのｎ倍（ｎ＝整数）にすることで、メモリセルアレイに合わせて周辺制御回路のトランジスタを効率よく配置することができ、半導体記憶装置全体の面積増加を抑制することができるという効果を有し、そのような半導体記憶装置を複数搭載する半導体集積回路を提供する場合などに有用である。
【図面の簡単な説明】
【００６８】
【図１】本発明の実施の形態１における半導体記憶装置の概略回路図とレイアウト図である。
【図２】本発明の実施の形態２における半導体記憶装置の概略回路図とレイアウト図である。
【図３】本発明の実施の形態３における半導体記憶装置の概略回路図とレイアウト図である。
【図４】本発明の実施の形態４における半導体記憶装置のレイアウト図である。
【図５】本発明の実施の形態５における半導体記憶装置のレイアウト図である。
【図６】本発明の実施の形態６における半導体記憶装置のレイアウト図である。
【図７】従来の半導体記憶装置のレイアウト図である。
【符号の説明】
【００６９】
１    メモリセル
４    メモリセルアレイ
５    周辺制御回路
６    プリチャージ回路
１２    カラム選択回路
１３    ワード線ドライブ回路
１５    ダミートランジスタ
Ｓ１，Ｓ２，Ｓ３    半導体記憶装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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