(57)【要約】【課題】Ｃｕ配線のＣｕ拡散防止性能を向上する。【解決手段】酸化シリコン膜３９の上面、配線溝４２の側壁部の酸化シリコン膜３９の表面、配線溝４２の底部の酸化シリコン膜３１ｂの上面およびスルーホール３４の側壁部の酸化シリコン膜３１ｂの表面に、アンモニアプラズマ処理を施す。これにより、例えば厚さ１０ｎｍ未満の薄い窒化シリコン膜が形成される。この結果、酸化シリコン膜３９の上面、配線溝４２の側壁部の酸化シリコン膜３９の表面、配線溝４２の底部の酸化シリコン膜３１ｂの上面およびスルーホール３４の側壁部の酸化シリコン膜３１ｂの表面部分の膜質、清浄度、電気的な安定性を向上でき、Ｃｕの拡散防止性能を向上させることが可能となる。【選択図】図７８
2008141204.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）半導体基板上に第１絶縁膜を形成する工程；
（ｂ）前記（ａ）工程後に、前記第１絶縁膜に溝と前記溝の底面に接続される孔を形成する工程；
（ｃ）前記（ｂ）工程後に、前記溝内および前記孔内を含む前記第１絶縁膜の表面にアンモニアプラズマ処理を施す工程；
（ｄ）前記（ｃ）工程後に、Ｃｕを主成分とする導電性膜を、前記第１絶縁膜上に直接接するように形成する工程；
（ｅ）前記（ｄ）工程後に、前記溝の外部および前記孔の外部の前記導電性膜を除去することで、前記溝内および前記孔内に前記導電性膜を埋め込む工程；
（ｆ）前記（ｅ）工程後に、前記第１絶縁膜の表面および前記導電性膜の表面にアンモニアプラズマ処理を施す工程；
を有し、
前記（ｃ）工程によって、前記溝内および前記孔内を含む前記第１絶縁膜は、その表面から１０ｎｍ未満の領域が窒化されることを特徴とする半導体集積回路装置の製造方法。
【請求項２】
請求項１に記載の半導体集積回路装置の製造方法において、
前記（ｅ）工程は、ＣＭＰ法によって行われることを特徴とする半導体集積回路装置の製造方法。
【請求項３】
（ａ）半導体基板上に第１絶縁膜を形成する工程；
（ｂ）前記（ａ）工程後に、前記第１絶縁膜に溝と前記溝の底面に接続される孔を形成する工程；
（ｃ）前記（ｂ）工程後に、前記溝内および前記孔内を含む前記第１絶縁膜の表面にアンモニアプラズマ処理を施す工程；
（ｄ）前記（ｃ）工程後に、純度が９９．９９９％以上のＣｕターゲットを用いることで、シード層を前記第１絶縁膜上に直接接するように形成する工程；
（ｅ）前記（ｄ）工程後に、前記シード層上に、Ｃｕを主成分とする導電性膜を形成する工程；
（ｆ）前記（ｅ）工程後に、前記溝の外部および前記孔の外部の前記シード層および前記導電性膜を除去し、前記溝内および前記孔内に前記シード層および前記導電性膜を埋め込むことで、第１配線を形成する工程；
（ｇ）前記（ｆ）工程後に、前記第１絶縁膜の表面および前記第１配線の表面にアンモニアプラズマ処理を施す工程；
を有し、
前記（ｃ）工程によって、前記溝内および前記孔内を含む前記第１絶縁膜は、その表面から１０ｎｍ未満の領域が窒化されることを特徴とする半導体集積回路装置の製造方法。
【請求項４】
（ａ）半導体基板上に第１絶縁膜を形成する工程；
（ｂ）前記（ａ）工程後に、前記第１絶縁膜に溝と前記溝の底面に接続される孔を形成する工程；
（ｃ）前記（ｂ）工程後に、前記溝内および前記孔内を含む前記第１絶縁膜の表面にアンモニアプラズマ処理を施す工程；
（ｄ）前記（ｃ）工程後に、純度が９９．９９９％以上のＣｕターゲットを用いることで、シード層を前記第１絶縁膜上に直接接するように形成する工程；
（ｅ）前記（ｄ）工程後に、前記シード層上に、Ｃｕを主成分とする導電性膜を形成する工程；
（ｆ）前記（ｅ）工程後に、前記溝の外部および前記孔の外部の前記シード層および前記導電性膜を除去し、前記溝内および前記孔内に前記シード層および前記導電性膜を埋め込むことで、第１配線を形成する工程；
（ｇ）前記（ｆ）工程後に、前記第１絶縁膜の表面および前記第１配線の表面にアンモニアプラズマ処理を施す工程；
（ｈ）前記（ｇ）工程後、前記第１絶縁膜上および前記第１配線上に、プラズマＣＶＤ法によってバリア絶縁膜を形成する工程；
を有し、
前記（ｈ）工程を終了した時点での前記第１配線におけるＣｕ以外の成分の濃度が０．８Ａｔ．％以下であり、
前記（ｃ）工程によって、前記溝内および前記孔内を含む前記第１絶縁膜は、その表面から１０ｎｍ未満の領域が窒化されることを特徴とする半導体集積回路装置の製造方法。
【請求項５】
請求項３また４記載の半導体集積回路装置の製造方法において、
前記（ｆ）工程は、ＣＭＰ法によって行われることを特徴とする半導体集積回路装置の製造方法。
【請求項６】
請求項１〜５のいずれか一項に記載の半導体集積回路装置の製造方法において、
前記溝の幅は０．４μｍ以下であることを特徴とする半導体集積回路装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置の製造技術に関し、特に、銅を主導電層とする埋め込み配線を有する半導体集積回路装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
半導体集積回路装置、半導体装置、電子回路装置または電子装置等を構成する配線の形成技術としては、絶縁膜上に、例えばアルミニウムまたはタングステン等のような導体膜を堆積した後、これを通常のフォトリソグラフィ技術およびドライエッチング技術によってパターニングすることで配線を形成する技術が確立されている。
【０００３】
しかし、上記配線形成技術においては、上記半導体集積回路装置等を構成する素子や配線の微細化に伴い、配線抵抗の増大が顕著となり、配線遅延が生じる結果、半導体集積回路装置等の性能をさらに向上させる上で限界が生じつつある。そこで、近年は、例えばダマシン（Damascene）と呼ばれる配線形成技術が検討されている。このダマシン法は、シングルダマシン（Single-Damascene）法とデュアルダマシン（Dual-Damascene）法とに大別できる。
【０００４】
シングルダマシン法は、例えば絶縁膜に配線溝を形成した後、その絶縁膜上および配線溝内に配線形成用の主導電層を堆積し、さらに、その主導電層を、例えば化学的機械的研磨法（ＣＭＰ；Chemical Mechanical Polishing）によって配線溝内のみに残されるように研磨することにより、配線溝内に埋め込み配線を形成する方法である。
【０００５】
また、デュアルダマシン法は、絶縁膜に配線溝および下層配線との接続を行うための接続孔を形成した後、その絶縁膜上、配線溝および接続孔内に配線形成用の主導電層を堆積し、さらに、その主導電層をＣＭＰ等によって配線溝および接続孔内のみに残されるように研磨することにより、配線溝および接続孔内に埋め込み配線を形成する方法である。
【０００６】
いずれの方法においても、配線の主導電層材料としては、半導体集積回路装置の性能を向上させる観点等から、例えば銅等のような低抵抗な材料が使用される。銅はアルミニウムよりも低抵抗で信頼性における許容電流が２桁以上大きいという利点を持つ。したがって、同じ配線抵抗を得るのに膜を薄くすることができるので、隣接する配線間の容量も低減できるからである。
【０００７】
しかし、銅は、例えばアルミニウムやタングステン等のような他の金属と比較して絶縁膜中に拡散され易いとされている。このため、銅を配線材料として用いる場合、銅からなる主導電層の表面（底面および側面）、すなわち、配線溝の内壁面（側面および底面）に、銅の拡散を防止するための薄い導電性バリア膜を形成する必要性があるとされている。また、配線溝が形成された絶縁膜の上面上の全面に、上記埋め込み配線の上面を覆うように、例えば窒化シリコン膜等からなるキャップ膜を堆積することにより、埋め込み配線中の銅が、埋め込み配線の上面から絶縁膜中に拡散するのを防止する技術がある。
【０００８】
なお、このような埋め込み配線技術については、例えば特開平１０−１５４７０９号公報（特許文献１）に記載があり、埋め込み型配線を、酸素濃度または硫黄濃度が３ｐｐｍ以下の高純度の銅とすることにより、銅の表面拡散性や流動性を促進させて、微細でアスペクト比の高いコンタクトホールの埋め込み性を向上させる技術が開示されている。
【０００９】
また、例えば特開平１１−８７３４９号公報（特許文献２）には、絶縁膜に配線溝および接続孔を形成した後、純度が９９．９９９ｗｔ％（５Ｎ）以上のターゲットを用いたスパッタリング法によって銅膜を形成する技術が開示されている。また、この公報には、銅の埋め込み性を容易にするため、配線溝および接続孔の表面に窒化チタン／チタン膜をバリア層として形成する技術が開示されている。
【００１０】
また、例えば特開平１１−８７５０９号公報（特許文献３）または特開平１１−２２００２３号公報（特許文献４）には、ビアの底面のバリア層を除去し、ビアの抵抗を低減する技術が開示されている。
【００１１】
また、例えば特開平１１−１６９１２号公報（特許文献５）には、接続孔の底部から露出する配線部分に形成された酸化層を、還元性の雰囲気中において、熱、プラズマまたは紫外線照射処理を施すことにより、消失させる技術が開示されている。
【特許文献１】特開平１０−１５４７０９号公報
【特許文献２】特開平１１−８７３４９号公報
【特許文献３】特開平１１−８７５０９号公報
【特許文献４】特開平１１−２２００２３号公報
【特許文献５】特開平１１−１６９１２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
ところが、本発明者らの検討結果によれば、上記銅を主導電層とする埋め込み配線を有する半導体集積回路装置技術においては、以下の課題があることを見出した。
【００１３】
すなわち、第１に、銅を主導電層とする埋め込み配線の寸法（配線の幅、厚さ、隣接配線の中心から中心までの距離および隣接配線の間隔）が微細化されるに連れて、配線断面積中に占める高抵抗の導電性バリア膜の断面積が相対的に大きくなる結果、埋め込み配線の抵抗が増大する問題がある。このため、性能向上のために配線材料として銅を用いたのにもかかわらず、半導体集積回路装置の性能向上が阻害される問題が生じる。
【００１４】
第２に、上記第１の問題を解決すべく、何ら技術的な処理を施すことなく、ただ単純にバリア膜を薄くしたりあるいは無くしたりすれば、配線抵抗の低減は図れるが、銅の拡散が生じ、互いに隣接する埋め込み配線間の絶縁破壊耐性が著しく低下する問題がある。このため、信頼性の高い半導体集積回路装置を提供することができなくなる問題が生じる。また、半導体集積回路装置の歩留まりが低下する結果、半導体集積回路装置のコストが高くなる問題が生じる。
【００１５】
第３に、銅を主導電層とする埋め込み配線上のキャップ膜として窒化シリコン膜を用いると、銅と窒化シリコン膜との界面にシリサイド物が形成され、その埋め込み配線の抵抗が増大する問題がある。また、このシリサイド物は、後述するように銅の拡散の主要な原因の１つであることが本発明者らの実験によって初めて見出された。このため、半導体集積回路装置の性能向上が阻害される問題がある。また、半導体集積回路装置の歩留まりおよび信頼性が大幅に低下する問題が生じる。
【００１６】
第４に、埋め込み配線の配線層と、その上層に形成された絶縁膜（例えば上記キャップ膜）との間に剥離が生ずる問題がある。このため、半導体集積回路装置の歩留まりおよび信頼性が大幅に低下する問題が生じる。
【００１７】
そこで、本発明の目的は、銅を主導電層とする埋め込み配線の抵抗を低減させることのできる技術を提供することにある。
【００１８】
また、本発明の他の目的は、銅を主導電層とする埋め込み配線間の絶縁破壊耐性を向上させることのできる技術を提供することにある。
【００１９】
また、本発明の他の目的は、銅を主導電層とする埋め込み配線の配線層とキャップ膜との密着性を向上させることのできる技術を提供することにある。
【００２０】
また、本発明の他の目的は、銅を主導電層とする埋め込み配線を有する半導体集積回路装置の信頼性を向上させることのできる技術を提供することにある。
【００２１】
また、本発明の他の目的は、銅を主導電層とする埋め込み配線を有する半導体集積回路装置の歩留まりを向上させることのできる技術を提供することにある。
【００２２】
また、本発明の他の目的は、銅を主導電層とする埋め込み配線を有する半導体集積回路装置の性能を向上させることのできる技術を提供することにある。
【００２３】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００２４】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００２５】
１．本発明は、絶縁膜に形成された凹部内に導電性バリア層を介して埋め込まれた銅を主成分とする埋め込み配線層、上記絶縁膜および埋め込み配線層の上面を覆うように形成されたキャップ絶縁膜を有し、上記埋め込み配線層中の銅以外の成分の濃度は、半導体チップとして完成した時点において、０．８Ａｔ．％以下とするものである。
【００２６】
２．本発明は、上記項１において、上記凹部内の側壁部において、上記導電性バリア膜の最も厚い部分または最も薄い部分の膜厚は１０ｎｍ未満とするものである。
【００２７】
３．本発明は、上記項１において、上記凹部の側壁部において、上記導電性バリア膜の最も厚い部分または最も薄い部分の膜厚は２ｎｍ以下とするものである。
【００２８】
４．本発明は、上記項１において、上記凹部内に、上記導電性バリア膜自体が存在しないものである。
【００２９】
５．本発明は、上記項１において、上記凹部内に上記埋め込みメタル配線層が直接接しているものである。
【００３０】
６．本発明は、半導体基板上に形成された絶縁膜に凹部を形成する工程、上記凹部内を含む絶縁膜上に導電性バリア膜を堆積する工程、上記凹部内を含む導電性バリア膜上に銅を主成分を有するメタル膜を堆積する工程、上記メタル膜および導電性バリア膜を除去することにより上記凹部内に導電性バリア膜を介して埋め込みメタル配線層を形成する工程を有し、上記半導体基板から形成された半導体チップの完成時点の上記埋め込みメタル配線層における銅以外の成分の濃度が０．８Ａｔ．％以下であり、上記埋め込みメタル配線層を形成するために、銅を主成分とするメタル膜を形成した時点での前記メタル膜の銅の純度は９９．９９９％以上とするものである。
【００３１】
７．本発明は、上記項６において、上記メタル膜は、銅の純度が９９．９９９％以上であるターゲットを用いたスパッタリング法によって形成するものである。
【００３２】
８．本発明は、上記項６において、上記メタル膜は、銅の純度は９９．９９９９％以上であるターゲットを用いたスパッタリングによって形成するものである。
【００３３】
９．本発明は、上記項６において、上記メタル膜を化学機械研磨法により除去して埋め込み配線層を形成した後、上記絶縁膜および埋め込み配線層の上面を、還元性を有する気体の雰囲気中でプラズマ処理する工程、前記プラズマ処理後の上記絶縁膜および埋め込みメタル配線層上にキャップ絶縁膜を形成する工程を有するものである。
【００３４】
１０．本発明は、上記項９において、上記還元性を有する気体の雰囲気は水素を主要な構成要素として含むものである。
【００３５】
１１．本発明は、上記項９において、上記還元性を有する気体の雰囲気は更に窒化作用を有するものである。
【００３６】
１２．本発明は、上記項９において、上記還元性を有する気体の雰囲気はアンモニアを主要な構成要素として含むものである。
【００３７】
１３．本発明は、上記項９において、上記メタル膜を除去して埋め込みメタル配線層を形成する工程は、砥粒フリー化学機械研磨で行われるものである。
【００３８】
１４．本発明は、上記項９において、上記銅以外の成分の濃度は０．０２Ａｔ．％以下とするものである。
【００３９】
１５．本発明は、上記項９において、上記凹部内の側壁部において、上記導電性バリア膜の最も厚い部分または最も薄い部分の膜厚は１０ｎｍ未満とするものである。
【００４０】
１６．本発明は、上記項９において、上記凹部内の側壁部において、上記導電性バリア膜の最も厚い部分または最も薄い部分の膜厚は２ｎｍ以下とするものである。
【００４１】
１７．本発明は、上記凹部を形成した後、上記導電性バリア膜を堆積する工程に先立って、前記半導体基板に対して、還元性を有する気体の雰囲気中でプラズマ処理する工程を有するものである。
【００４２】
１８．本発明は、半導体基板上に形成された絶縁膜に凹部を形成する工程、上記凹部内を含む絶縁膜上に銅を主成分を有するメタル膜を導電性バリア膜を介さずに堆積する工程、上記メタル膜を除去することにより上記凹部内に導電性バリア膜を介さずに埋め込みメタル配線層を形成する工程を有し、上記半導体基板から形成された半導体チップの完成時点の上記埋め込みメタル配線層における銅以外の成分の濃度が０．８Ａｔ．％以下であり、上記埋め込みメタル配線層を形成するために、銅を主成分とするメタル膜を形成した時点での前記メタル膜の銅の純度を９９．９９９％以上とするものである。
【００４３】
１９．本発明は、半導体基板上の絶縁膜に凹部を形成する工程、上記凹部を含む絶縁膜上に導電性バリア膜を堆積する工程、上記凹部を含む導電性バリア膜上に銅を主成分とするメタル膜を堆積する工程、上記メタル膜および導電性バリア膜を除去することにより上記凹部内に導電性バリア膜を介して埋め込みメタル配線層を形成する工程、前記絶縁膜および埋め込みメタル配線層上にキャップ絶縁膜を形成する工程とを有するダマシン配線形成工程を有し、上記半導体基板から形成された半導体チップの完成時点の上記埋め込みメタル配線層における銅以外の成分の濃度を０．８Ａｔ．％以下とし、上記埋め込みメタル配線層を形成するために、銅を主成分とするメタル膜を形成した時点での前記メタル膜の銅の純度を９９．９９９％以上とするものである。
【００４４】
２０．本発明は、半導体基板上の絶縁膜に埋め込み配線溝および接続孔を形成する工程、上記埋め込み配線溝および接続孔を含む絶縁膜上に導電性バリア膜を堆積する工程、上記埋め込み配線溝および接続孔を含む導電性バリア膜上に銅を主成分とするメタル膜を堆積する工程、上記メタル膜および導電性バリア膜を除去することにより上記埋め込み配線溝および接続孔内に導電性バリア膜を介して埋め込みメタル配線層を形成する工程、上記絶縁膜および埋め込みメタル配線層上にキャップ絶縁膜を形成する工程とを有するデュアルダマシン配線形成工程を有し、上記半導体基板から形成された半導体チップの完成時点の上記埋め込みメタル配線層における銅以外の成分の濃度を０．８Ａｔ．％以下とし、上記埋め込みメタル配線層を形成するために、銅を主成分とするメタル膜を形成した時点での前記メタル膜の銅の純度を９９．９９９％以上とするものである。
【００４５】
２１．本発明は、上記項２０において、上記埋め込み配線溝および接続孔を形成した後、上記導電性バリア膜を堆積する工程に先立って、上記半導体基板に対して、還元性を有する気体の雰囲気中でプラズマ処理する工程を有するものである。
【００４６】
２２．本発明は、上記項２０において、上記メタル膜を化学機械研磨法により除去して埋め込み配線層を形成する工程の後、上記キャップ絶縁膜の形成工程の前に、上記絶縁膜および埋め込み配線層の上面を、還元性を有する気体の雰囲気中でプラズマ処理する工程を有するものである。
【発明の効果】
【００４７】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００４８】
（１）．本発明によれば、上記埋め込み配線層中の銅以外の成分の濃度を半導体チップとして完成した時点において０．８Ａｔ．％以下とすることにより、銅を主成分とする埋め込み配線の抵抗を低減させることが可能となる。
【００４９】
（２）．本発明によれば、上記凹部内の側壁部において、上記導電性バリア膜の最も厚い部分の膜厚は１０ｎｍ未満とすることにより、銅を主成分とする埋め込み配線の抵抗を低減させることが可能となる。
【００５０】
（３）．本発明によれば、上記凹部内に、上記導電性バリア膜自体が存在しないことにより、銅を主成分とする埋め込み配線の抵抗を低減させることが可能となる。
【００５１】
（４）．本発明によれば、上記埋め込み配線層中の銅以外の成分の濃度を半導体チップとして完成した時点において０．８Ａｔ．％以下とすることにより、銅を主成分とする埋め込み配線間の絶縁破壊耐性を向上させることが可能となる。
【００５２】
（５）．本発明によれば、上記メタル膜を化学機械研磨法により除去して埋め込み配線層を形成した後、上記絶縁膜および埋め込み配線層の上面を、還元性を有する気体の雰囲気中でプラズマ処理する工程、前記プラズマ処理後の上記絶縁膜および埋め込みメタル配線層上にキャップ絶縁膜を形成する工程を有することにより、銅を主成分とする埋め込み配線間の絶縁破壊耐性を向上させることが可能となる。
【００５３】
（６）．本発明によれば、上記メタル膜を化学機械研磨法により除去して埋め込み配線層を形成した後、上記絶縁膜および埋め込み配線層の上面を、還元性を有する気体の雰囲気中でプラズマ処理する工程、前記プラズマ処理後の上記絶縁膜および埋め込みメタル配線層上にキャップ絶縁膜を形成する工程を有することにより、銅を主成分とする埋め込み配線の配線層とキャップ膜との密着性を向上させることが可能となる。
【００５４】
（７）．上記（１）〜（６）により、銅を主成分とする埋め込み配線を有する半導体集積回路装置の性能を向上させることが可能となる。
【００５５】
（８）．上記（４）〜（６）により、銅を主成分とする埋め込み配線を有する半導体集積回路装置の信頼性を向上させることが可能となる。
【００５６】
（９）．上記（４）〜（６）により、銅を主成分とする埋め込み配線を有する半導体集積回路装置の歩留まりを向上させることが可能となる。
【発明を実施するための最良の形態】
【００５７】
本願発明の実施の形態を説明するにあたり、本願における用語の基本的な意味を説明すると次の通りである。
【００５８】
１．ＴＤＤＢ（Time Dependence on Dielectric Breakdown）寿命とは、所定の温度（たとえば１４０℃）の測定条件下で電極間に比較的高い電圧を加え、電圧印加から絶縁破壊までの時間を印加電界に対してプロットしたグラフを作成し、このグラフから実際の使用電界強度（たとえば０．２ＭＶ／ｃｍ）に外挿して求めた時間（寿命）をいう。図８５は、本願のＴＤＤＢ寿命測定に使用した試料を示し、（ａ）は平面図、（ｂ）および（ｃ）は（ａ）におけるＢ−Ｂ’線断面およびＣ−Ｃ’線断面を各々示す。この試料は実際には半導体ウエハのＴＥＧ（Test Equipment Group）領域に形成できる。図示するように一対の櫛形配線Ｌを第２配線層Ｍ２に形成し、最上層のパットＰ１，Ｐ２に各々接続する。この櫛形配線Ｌ間に電界が印加され電流が測定される。パットＰ１，Ｐ２は測定端子である。櫛形配線Ｌの配線幅、配線間隔、配線厚さは何れも０．５μｍである。また配線対向長は１．５８×１０5μｍとした。図８６は、測定の概要を示した概念図である。試料は測定ステージＳに保持され、パッドＰ１，Ｐ２間に電流電圧測定器（Ｉ／Ｖ測定器）を接続する。試料ステージＳはヒータＨで加熱され試料温度が１４０℃に調整される。図８７は電流電圧測定結果の一例である。試料温度１４０℃、電界強度５ＭＶ／ｃｍの場合を例示した。ＴＤＤＢ寿命測定には定電圧ストレス法と低電流ストレス法とがあるが、本願では絶縁膜に印加される平均電界が一定となる定電圧ストレス法を用いている。電圧印加の後、時間の経過とともに電流密度は減少し、その後急激な電流増加（絶縁破壊）が観測される。ここでは、リーク電流密度が１μＡ／ｃｍ2に達した時間をＴＤＤＢ寿命（５ＭＶ／ｃｍにおけるＴＤＤＢ寿命）とした。なお、本願において、ＴＤＤＢ寿命とは、特に言及しない限り０．２ＭＶ／ｃｍにおける破壊時間（寿命）をいうが、広義には所定の電界強度に言及したうえで破壊までの時間としてＴＤＤＢ寿命の語を用いる場合もある。また、特に言及しない限り、ＴＤＤＢ寿命は、試料温度１４０℃の場合をいう。なお、ＴＤＤＢ寿命は前記の櫛形配線Ｌで測定した場合をいうが、実際の配線間の破壊寿命を反映することはいうまでもない。
【００５９】
２．プラズマ処理とは、プラズマ状態にある環境に基板表面、あるいは、基板上に絶縁膜、金属膜等の部材が形成されている時にはその部材表面を暴露し、プラズマの化学的、機械的（ボンバードメント）作用を表面に与えて処理することをいう。一般にプラズマは特定のガス（処理ガス）に置換した反応室内に必要に応じて処理ガスを補充しつつ、高周波電界等の作用によりガスを電離させて生成するが、現実には完全に処理ガスで置換することはできない。よって、本願では、たとえばアンモニアプラズマと称しても、完全なアンモニアプラズマを意図するものではなく、そのプラズマ内に含まれる不純物ガス（窒素、酸素、二酸化炭素、水蒸気等）の存在を排除するものではない。同様に、言うまでもないことであるが、プラズマ中に他の希釈ガスや添加ガスを含むことを排除するものではない。
【００６０】
還元性雰囲気のプラズマとは、還元作用、すなわち、酸素を引き抜く作用を有するラジカル、イオン、原子、分子等の反応種が支配的に存在するプラズマ環境をいい、ラジカル、イオンには、原子あるいは分子状のラジカルあるいはイオンが含まれる。また、環境内には単一の反応種のみならず、複数種の反応種が含まれていても良い。たとえば水素ラジカルとＮＨ２ラジカルとが同時に存在する環境でもよい。
【００６１】
３．本願でガスの濃度という場合には、質量流量における流量比を言うものとする。すなわち、ガスＡとガスＢとの混合ガスにおいて、ガスＡの濃度が５％という時には、ガスＡの質量流量をＦａ、ガスＢの質量流量をＦｂとして、Ｆａ／（Ｆａ＋Ｆｂ）＝０．０５のことをいう。
【００６２】
４．化学機械研磨（ＣＭＰ）とは、一般に被研磨面を相対的に軟らかい布様のシート材料などからなる研磨パッドに接触させた状態で、スラリを供給しながら面方向に相対移動させて研磨を行うことをいい、本願においてはその他、被研磨面を硬質の砥石面に対して相対移動させることによって研磨を行うＣＭＬ(Chemical Mechanical Lapping)、その他の固定砥粒を使用するもの、及び砥粒を使用しない砥粒フリーＣＭＰなども含むものとする。
【００６３】
砥粒フリー化学機械研磨は、一般に砥粒の重量濃度が０．５％以下のスラリを用いた化学機械研磨をいい、有砥粒化学機械研磨とは、砥粒の重量濃度が０．５％よりも高濃度のスラリを用いた化学機械研磨をいう。しかし、これらは相対的なものであり、第１ステップの研磨が砥粒フリー化学機械研磨で、それに続く第２ステップの研磨が有砥粒化学機械研磨である場合、第１ステップの研磨濃度が第２ステップの研磨濃度よりも１桁以上、望ましくは２桁以上小さい場合などには、この第１ステップの研磨を砥粒フリー化学機械研磨という場合もある。本明細書中において、砥粒フリー化学機械研磨と言うときは、対象とする金属膜の単位平坦化プロセス全体を砥粒フリー化学機械研磨で行う場合の他、主要プロセスを砥粒フリー化学機械研磨で行い、副次的なプロセスを有砥粒化学機械研磨で行う場合も含むものとする。
【００６４】
５．研磨液（スラリ）とは、一般に化学エッチング薬剤に研磨砥粒を混合した懸濁液をいい、本願においては発明の性質上、研磨砥粒が混合されていないものを含むものとする。
【００６５】
また、砥粒（スラリ粒子）とは、一般にスラリに含まれるアルミナ、シリカなどの粉末をいう。
【００６６】
６．防食剤とは、金属の表面に耐食性、疎水性あるいはその両方の性質を有する保護膜を形成することによって、ＣＭＰによる研磨の進行を阻止または抑制する薬剤をいい、一般にベンゾトリアゾール（ＢＴＡ）などが使用される（詳しくは特開平８−６４５９４号公報参照）。
【００６７】
７．導電性バリア膜とは、一般に銅が層間絶縁膜内や下層へ拡散するのを防止するために、埋め込み配線の側面または底面に比較的薄く形成される拡散バリア性の導電膜であり、一般に、窒化チタン（ＴｉＮ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）等のような高融点金属またはその窒化物等が使用される。
【００６８】
８．埋め込み配線または埋め込みメタル配線とは、一般にシングルダマシン(single damascene)やデュアルダマシン(dual damascene)などのように、絶縁膜に形成された溝などの内部に導電膜を埋め込んだ後、絶縁膜上の不要な導電膜を除去する配線形成技術によってパターニングされた配線をいう。また、一般に、シングルダマシンとは、プラグメタルと、配線用メタルとの２段階に分けて埋め込む、埋め込み配線プロセスを言う。同様にデュアルダマシンとは、一般にプラグメタルと、配線用メタルとを一度に埋め込む、埋め込み配線プロセスを言う。一般に、銅埋め込み配線を多層構成で使用されることが多い。
【００６９】
９．選択的除去、選択的研磨、選択的エッチング、選択的化学機械研磨というときは、いずれも選択比が５以上のものをいう。
【００７０】
１０．選択比について、「ＡのＢに対する」（または「Ｂに対するＡの」）選択比がＸというときは、研磨レートを例にとった場合、Ｂに対する研磨レートを基準にしてＡに対する研磨レートを計算したときにＸになることをいう。
【００７１】
１１．本願において半導体集積回路装置というときは、特に単結晶シリコン基板上に作られるものだけでなく、特にそうでない旨が明示された場合を除き、ＳＯＩ(Silicon On Insulator)基板やＴＦＴ(Thin Film Transistor)液晶製造用基板などといった他の基板上に作られるものを含むものとする。また、ウエハとは半導体集積回路装置の製造に用いる単結晶シリコン基板（一般にほぼ円盤形）、ＳＯＳ基板、ガラス基板その他の絶縁、半絶縁または半導体基板などやそれらを複合した基板をいう。
【００７２】
１２．半導体集積回路ウエハ（半導体集積回路基板）または半導体ウエハ（半導体基板）とは、半導体集積回路の製造に用いるシリコンその他の半導体単結晶基板（一般にほぼ平面円形状）、サファイア基板、ガラス基板、その他の絶縁、反絶縁または半導体基板等並びにそれらの複合的基板を言う。なお、基板表面の一部または全部あるいはゲート電極の全部または一部を他の半導体、例えばＳｉＧｅ等で形成しても良い。
【００７３】
また、半導体集積回路チップ（半導体集積回路基板）または半導体チップ（半導体基板）とは、ウエハ工程が完了した半導体ウエハを単位回路群に分割したものを言う。
【００７４】
１３．シリコンナイトライド、窒化ケイ素または窒化シリコン膜というときは、Ｓｉ３Ｎ４のみではなく、シリコンの窒化物で類似組成の絶縁膜を含むものとする。
【００７５】
１４．キャップ膜は、埋め込み配線の情報の電気的接続部以外に形成される絶縁性および拡散バリア性の高い絶縁膜で、一般に層間絶縁膜の主要部とは別の材料、例えば窒化シリコン膜で形成される。
【００７６】
１５．ウエハプロセスとは、前工程とも呼ばれ、鏡面研磨ウエハ（ミラーウエハ）の状態から出発し、素子および配線形成工程を経て、表面保護膜を形成し、最終的にプローブにより電気的試験を行える状態にするまでの工程をいう。
【００７７】
１６．導電性バリア膜の配線溝（凹部）または接続孔（凹部）内におけるカバレージは、サイドカバレージと、ボトムカバレージとを有している。図８８は、絶縁膜６０の上面およびその絶縁膜６０に形成された配線溝６１内に、バリア膜６２をスパッタリング法で堆積した状態を模式的に示している。バリア膜のデポ膜厚という時は、一般的に絶縁膜６０の上面上のバリア膜６２の膜厚Ｄ１を言う。サイドカバレージは、配線溝６１内の側壁部（側面と底面との交差部における角部も含む）におけるバリア膜６２の被覆性をいい、その部分での膜厚Ｄ２が最も膜厚が薄くなる。また、ボトムカバレージは、配線溝６１内の底面におけるバリア膜６２の被覆性をいい、その部分での膜厚Ｄ３は上記デポ膜厚の次に厚くなる。例えば本発明者らの実験結果によれば、例えばアスペクト比が１の配線溝内に、バリア膜を指向性を特に考慮しない通常のスパッタリング法で堆積した場合においては、バリア膜のデポ膜厚が１００ｎｍで、サイドカバレージが３０ｎｍ程度、ボトムカバレージが５０ｎｍ程度であった。また、バリア膜をロングスロースパッタリング法により堆積した場合においては、バリア膜のデポ膜厚が１００ｎｍで、サイドカバレージが２０ｎｍ程度、ボトムカバレージが９０ｎｍ程度であった。
【００７８】
１７．ロングスロースパッタリング（Long Throw Sputtering）法とは、ボトムカバレージ向上の一方法であって、スパッタリング粒子の垂直成分だけを基板に到達させるため、ターゲットと基板との間の距離を離し、低圧で安定放電させるスパッタリング法を言う。
【００７９】
１８．コリメートスパッタリング法は、アスペクト比の大きな配線溝や接続孔等のような凹部に成膜する際、底部まで充分な膜厚が得られるように、ターゲットと基板との間に格子状の板を挿入し、強制的に垂直成分を高める機構を有するスパッタリング法を言う。
【００８０】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００８１】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
【００８２】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００８３】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００８４】
また、実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
【００８５】
また、本実施の形態においては、電界効果トランジスタを代表するＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を単にＭＩＳと略し、ｐチャネル型のＭＩＳＦＥＴをｐＭＩＳと略し、ｎチャネル型のＭＩＳＦＥＴをｎＭＩＳと略す。
【００８６】
（実施の形態１）
本実施の形態１においては、例えば本発明をＣＭＯＳ（Complementary MOS）−ＬＳＩ（Large Scale Integrated circuit）の製造方法に適用した場合を図１〜図１９によって工程順に説明する。
【００８７】
まず、図１に示すように、例えば１〜１０Ωcm程度の比抵抗を有するｐ型の単結晶シリコンからなる半導体基板（以下、基板という）１に深さ３５０ｎｍ程度の素子分離溝２をフォトリソグラフィとドライエッチングを用いて形成した後、溝の内部を含む基板１上にＣＶＤ法で酸化シリコン膜３を堆積する。続いて溝の上部の酸化シリコン膜３を化学機械研磨（ＣＭＰ）によってその表面を平坦化する。これにより、溝型の素子分離部２Ａ（トレンチアイソレーション）を形成する。その後、基板１にｐ型不純物（ホウ素）およびｎ型不純物（例えばリン）をイオン打ち込みすることによって、ｐ型ウエル４およびｎ型ウエル５を形成した後、基板１をスチーム酸化することによって、ｐ型ウエル４およびｎ型ウエル５の表面に膜厚６ｎｍ程度のゲート絶縁膜６を形成する。なお、ここでいうゲート絶縁膜６の膜厚とは、二酸化シリコン換算膜厚であり、実際の膜厚と一致しない場合もある。
【００８８】
ゲート絶縁膜６は、酸化シリコン膜に代えて酸窒化シリコン膜で構成しても良い。酸窒化シリコン膜は、酸化シリコン膜に比べて膜中における界面準位の発生を抑制したり、電子トラップを低減したりする効果が高いので、ゲート絶縁膜６のホットキャリア耐性を向上でき、絶縁耐性を向上させることができる。酸窒化シリコン膜を形成するには、例えば基板１をＮＯ、ＮＯ2またはＮＨ3といった含窒素ガス雰囲気中で熱処理すれば良い。また、ｐ型ウエル４およびｎ型ウエル５のそれぞれの表面に酸化シリコンからなるゲート絶縁膜６を形成した後、基板１を上記した含窒素ガス雰囲気中で熱処理し、ゲート絶縁膜６と基板１との界面に窒素を偏析させることによっても、上記と同様の効果を得ることができる。
【００８９】
また、ゲート絶縁膜６を、例えば窒化シリコン膜あるいは酸化シリコン膜と窒化シリコン膜との複合絶縁膜で形成しても良い。酸化シリコンからなるゲート絶縁膜６を二酸化シリコン換算膜厚で５ｎｍ未満、特に３ｎｍ未満まで薄くすると、直接トンネル電流の発生やストレス起因のホットキャリア等による絶縁耐圧の低下が顕在化する。窒化シリコン膜は、酸化シリコン膜よりも誘電率が高いためにその二酸化シリコン換算膜厚は実際の膜厚よりも薄くなる。すなわち、窒化シリコン膜を有する場合には、物理的に厚くても、相対的に薄い二酸化シリコン膜と同等の容量を得ることができる。従って、ゲート絶縁膜６を単一の窒化シリコン膜あるいはそれと酸化シリコンとの複合膜で構成することにより、その実効膜厚を、酸化シリコン膜で構成されたゲート絶縁膜よりも厚くすることができるので、トンネル漏れ電流の発生やホットキャリアによる絶縁耐圧の低下を改善することができる。また、酸窒化シリコン膜は、酸化シリコン膜に比べて不純物が貫通し難いので、ゲート絶縁膜６を酸窒化シリコン膜で構成することにより、ゲート電極材料中の不純物が半導体基板側に拡散することに起因するしきい値電圧の変動を抑制することができる。
【００９０】
ここで、単一絶縁膜または複合絶縁膜の二酸化シリコン換算膜厚（以下、単に換算膜厚ともいう）ｄrとは、対象となる絶縁膜の比誘電率をεi、その膜厚をｄi、二酸化シリコンの比誘電率をεsとしたときに、次式で定義される膜厚である。
【００９１】
【数１】
2008141204.tif 000003
【００９２】
例えば酸化シリコン（ＳｉＯ２）および窒化シリコン（Ｓｉ３Ｎ４）の誘電率は、それぞれ４〜４．２および８である。そこで、窒化シリコンの誘電率を酸化シリコンの誘電率の２倍として計算すると、例えば膜厚６ｎｍの窒化シリコン膜の二酸化シリコン換算膜厚は３ｎｍとなる。すなわち、膜厚６ｎｍの窒化シリコン膜からなるゲート絶縁膜と膜厚３ｎｍの酸化シリコン膜からなるゲート絶縁膜とは容量が等しい。また、膜厚２ｎｍの酸化シリコン膜と膜厚２ｎｍの窒化シリコン膜（換算膜厚＝１ｎｍ）との複合膜からなるゲート絶縁膜の容量は、膜厚３ｎｍの単一酸化シリコン膜からなるゲート絶縁膜の容量と同じである。
【００９３】
次に、図２に示すように、ゲート絶縁膜６の上部に、低抵抗多結晶シリコン膜、ＷＮ（窒化タングステン）膜およびＷ（タングステン）膜からなるゲート電極７を形成する。多結晶シリコン膜はＣＶＤ法により、ＷＮ膜およびＷ膜はスパッタ法により形成できる。ゲート電極７は、これら堆積膜のパターニングにより形成する。ゲート電極７は、低抵抗多結晶シリコン膜上にＷシリサイド膜またはコバルト（Ｃｏ）シリサイド膜を堆積した積層膜などを使って形成しても良い。また、ゲート電極７の材料として多結晶または単結晶のシリコン（Ｓｉ）とゲルマニウム（Ｇｅ）との合金を用いても良い。このようなゲート電極７を形成した後、イオン打ち込みすることによって、ｐ型ウエル４に低不純物濃度のｎ−型半導体領域１１を、ｎ型ウエル５に低不純物濃度のｐ−型半導体領域１２を形成する。
【００９４】
次に、図３に示すように、たとえば窒化シリコン膜をＣＶＤ法で堆積し、これを異方的にエッチングすることによって、ゲート電極７の側壁にサイドウォールスペーサ１３を形成する。この後、イオン打ち込みすることによって、ｐ型ウエル４に高不純物濃度のｎ＋型半導体領域１４（ソース、ドレイン）を形成し、ｎ型ウエル５に高不純物濃度のｐ＋型半導体領域１５（ソース、ドレイン）を形成する。なお、ｎ型不純物にはリンまたはヒ素を、ｐ型不純物にはボロンを例示できる。その後、チタン、コバルト等の金属膜を堆積し、熱処理の後に未反応の金属膜を除去するいわゆるサリサイド法を用いて、ｎ＋型半導体領域１４（ソース、ドレイン）の表面およびｐ＋型半導体領域１５（ソース、ドレイン）の表面にシリサイド層９を形成する。ここまでの工程で、ｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐが完成する。
【００９５】
次に、図４に示すように、基板１上にＣＶＤ法で酸化シリコン膜１８を堆積し、続いてフォトレジスト膜をマスクにして酸化シリコン膜１８をドライエッチングすることにより、ｎ＋型半導体領域１４（ソース、ドレイン）の上部にコンタクトホール２０を形成し、ｐ＋型半導体領域１５（ソース、ドレイン）の上部にコンタクトホール２１を形成する。またこのとき、ゲート電極７の上部にもコンタクトホール２２を形成する。
【００９６】
酸化シリコン膜１８は、ゲート電極７、７の狭いスペースを埋め込むことのできるリフロー性の高い膜、例えばＢＰＳＧ(Boron-doped Phospho Silicate Glass)膜で構成する。また、スピン塗布法によって形成されるＳＯＧ(Spin On Glass) 膜で構成してもよい。
【００９７】
次に、コンタクトホール２０、２１、２２の内部にプラグ２３を形成する。プラグ２３を形成するには、例えばコンタクトホール２０、２１、２２の内部を含む酸化シリコン膜１８の上部にＣＶＤ法でＴｉＮ膜およびＷ膜を堆積した後、酸化シリコン膜１８の上部の不要なＴｉＮ膜およびＷ膜を化学機械研磨（ＣＭＰ）法またはエッチバック法によって除去し、コンタクトホール２０、２１、２２の内部のみにこれらの膜を残す。
【００９８】
次に、図５に示すように、酸化シリコン膜１８の上部に第１層目の配線となるＷ配線２４〜３０を形成する。Ｗ配線２４〜３０を形成するには、例えば酸化シリコン膜１８の上部にスパッタリング法でＷ膜を堆積した後、フォトレジスト膜をマスクにしてこのＷ膜をドライエッチングする。第１層目のＷ配線２４〜３０は、コンタクトホール２０、２１、２２を通じてｎチャネル型ＭＩＳＦＥＴＱｎのソース、ドレイン（ｎ＋型半導体領域）、ｐチャネル型ＭＩＳＦＥＴＱｐのソース、ドレイン（ｐ＋型半導体領域）あるいはゲート電極７と電気的に接続される。
【００９９】
次に、図６（ａ）、（ｂ）に示すように、第１層目のＷ配線２４〜３０の上部に酸化シリコン膜３１を堆積し、続いてフォトレジスト膜をマスクにしたドライエッチングで酸化シリコン膜３１にスルーホール３２〜３６を形成した後、スルーホール３２〜３６の内部にプラグ３７を形成する。なお、図６（ａ）は半導体基板の主面の要部平面図、（ｂ）は（ａ）のＡ−Ａ線の断面図である。
【０１００】
酸化シリコン膜３１は、例えばオゾン（または酸素）とテトラエトキシシラン（ＴＥＯＳ）とをソースガスに用いたプラズマＣＶＤ法で堆積する。また、プラグ３７は、例えばＷ膜で構成し、前記コンタクトホール２０、２１、２２の内部にプラグ２３を形成した方法と同じ方法で形成する。
【０１０１】
次に、図７（ａ）、（ｂ）に示すように、酸化シリコン膜３１の上部にプラズマＣＶＤ法で膜厚５０ｎｍの薄い窒化シリコン膜３８を堆積し、続いて窒化シリコン膜３８の上部にプラズマＣＶＤ法で膜厚４５０ｎｍ程度の酸化シリコン膜３９を堆積する。その後、フォトレジスト膜をマスクにしたドライエッチングでスルーホール３２〜３６の上部の酸化シリコン膜３９および窒化シリコン膜３８を除去し、配線溝４０〜４４を形成する。なお、図７（ａ）は半導体基板の主面の要部平面図、（ｂ）は（ａ）のＡ−Ａ線の断面図である。
【０１０２】
配線溝４０〜４４を形成するには、まず窒化シリコン膜３８をエッチングストッパにして酸化シリコン膜３９を選択的にエッチングし、その後、窒化シリコン膜３８をエッチングする。このように、配線溝４０〜４４が形成される酸化シリコン膜３９の下層に薄い窒化シリコン膜３８を形成しておき、この窒化シリコン膜３８の表面でエッチングを一旦停止した後、窒化シリコン膜３８をエッチングすることにより、配線溝４０〜４４の掘り過ぎを生じることなく、その深さを精度良く制御することができる。
【０１０３】
次に、上記配線溝４０〜４４の内部に以下のような方法で第２層目の配線となる埋め込みＣｕ配線を形成する。
【０１０４】
まず、図８に示すように、配線溝４０〜４４の内部を含む酸化シリコン膜３９の上部にスパッタリング法で、薄いＴｉＮ（窒化チタン）膜４５を堆積した後、ＴｉＮ膜４５の上部に配線溝４０〜４４の深さよりも十分に厚い膜厚（例えば８００ｎｍ程度）のＣｕ膜４６をスパッタリング法で堆積する。このＴｉＮ膜４５およびＣｕ膜４６スパッタリング法としては、通常のスパッタリング法でも良いし、例えばロングスロースパッタリング法やコリメートスパッタリング法等のような指向性の高いスパッタリング法でも良い。
【０１０５】
続いて、例えば４７５℃程度の非酸化性雰囲気（例えば水素雰囲気）中で基板１を熱処理することによってＣｕ膜４６をリフローさせ、配線溝４０〜４４の内部に隙間なくＣｕ膜４６を埋め込む。なお、ここでは、スパッタリング法によるＣｕ膜４６と、その後のリフローによる埋め込みを説明したが、薄いＣｕ膜をスパッタリング法により形成し、その後、Ｃｕ膜４６に相当する高純度のＣｕ膜をメッキ法で形成しても良い。
【０１０６】
ＴｉＮ膜４５は、Ｃｕの拡散を防止する機能を有している。また、ＴｉＮ膜４５は、Ｃｕ膜４６と酸化シリコン膜３９との密着性を向上させる機能を有している。さらに、ＴｉＮ膜４５は、上記Ｃｕ膜４６のリフロー時にＣｕ膜４６の濡れ性を向上させる機能を有している。
【０１０７】
本実施の形態１においては、ＴｉＮ膜４５の最も厚い部分の厚さが５０ｎｍの場合を例示するが、本発明者らの検討結果によれば、このＴｉＮ膜４５をさらに薄く、または、無くすこともできることが判明した。これについては、後の実施の形態６以降において説明する。
【０１０８】
このような機能を有する膜としては、ＴｉＮに代えて、Ｃｕと殆ど反応しないＷＮ、ＴａＮ（窒化タンタル）などの高融点金属窒化物を用いることが好ましい。また、そのＴｉＮに代えて、高融点金属窒化物にＳｉ（シリコン）を添加した材料や、Ｃｕと反応し難いＴａ、Ｔｉ、Ｗ、ＴｉＷ合金などの高融点金属を用いることもできる。
【０１０９】
次に、このようなＣｕ膜４６およびＴｉＮ膜４５を上記ＣＭＰ法等によって研磨する。この研磨工程に使用するＣＭＰ装置の全体構成の一例を図９に示す。
【０１１０】
このＣＭＰ装置１００は、上記Ｃｕ膜４６の研磨に用いる枚葉式のＣＭＰ装置であり、表面にＣｕ膜４６が形成された基板１を複数枚収容するローダ１２０、Ｃｕ膜４６を研磨、平坦化する研磨処理部１３０、研磨が終了した基板１の表面に防蝕処理を施す防蝕処理部１４０、防蝕処理が終了した基板１を後洗浄するまでの間、その表面が乾燥しないように維持しておく浸漬処理部１５０、防蝕処理が終了した基板１を後洗浄する後洗浄処理部１６０および後洗浄が終了した基板１を複数枚収容するアンローダ１７０を備えている。
【０１１１】
図１０に示すように、ＣＭＰ装置１００の研磨処理部１３０は、上部が開口された筐体１０１を有しており、この筐体１０１に取り付けられた回転軸１０２の上端部には、モータ１０３によって回転駆動される研磨盤（プラテン）１０４が取り付けられている。この研磨盤１０４の表面には、多数の気孔を有する合成樹脂を均一に貼り付けて形成した研磨パッド１０５が取り付けられている。
【０１１２】
また、この研磨処理部１３０は、基板１を保持するためのウエハキャリア１０６を備えている。ウエハキャリア１０６を取り付けた駆動軸１０７は、ウエハキャリア１０６と一体となってモータ（図示せず）により回転駆動され、かつ研磨盤１０４の上方で上下動されるようになっている。
【０１１３】
基板１は、ウエハキャリア１０６に設けられた真空吸着機構（図示せず）により、その主面すなわち被研磨面を下向きとしてウエハキャリア１０６に保持される。ウエハキャリア１０６の下端部には、基板１が収容される凹部１０６ａが形成されており、この凹部１０６ａ内に基板１を収容すると、その被研磨面がウエハキャリア１０６の下端面とほぼ同一か僅かに突出した状態となる。
【０１１４】
研磨盤１０４の上方には、研磨パッド１０５の表面と基板１の被研磨面との間に研磨スラリ（Ｓ）を供給するためのスラリ供給管１０８が設けられており、その下端から供給される研磨スラリ（Ｓ）によって基板１の被研磨面が化学的および機械的に研磨される。研磨スラリ（Ｓ）としては、例えばアルミナなどの砥粒と過酸化水素水または硝酸第二鉄水溶液などの酸化剤とを主成分とし、これらを水に分散または溶解させたものが使用される。
【０１１５】
また、この研磨処理部１３０は、研磨パッド１０５の表面を整形（ドレッシング）するための工具であるドレッサ１０９を備えている。このドレッサ１０９は、研磨盤１０４の上方で上下動する駆動軸１１０の下端部に取り付けられ、モータ（図示せず）により回転駆動されるようになっている。
【０１１６】
研磨が終了した基板１は、防蝕処理部１４０において、その表面に防蝕処理が施される。防蝕処理部１４０は、上記した研磨処理部１３０の構成と類似した構成になっており、ここでは、まず研磨盤（プラテン）の表面に取り付けた研磨パッドに基板１の主面が押し付けられて研磨スラリが機械的に除去された後、例えばベンゾトリアゾール（ＢＴＡ）などの防蝕剤を含んだ薬液が基板１の主面に供給されることによって、基板１の主面に形成されたＣｕ配線の表面部分に疎水性保護膜が形成される。
【０１１７】
研磨スラリの機械的洗浄（前洗浄）は、例えば図１１に示すように、水平面内で回転させた基板１の両面をＰＶＡ（ポリビニルアルコール）のような合成樹脂の多孔質体からなる円筒状のブラシ１２１Ａ、１２１Ｂで挟み、ブラシ１２１Ａ、１２１Ｂを基板１の面に対して垂直な面内で回転しながら基板１の両面を同時に洗浄する。また、前洗浄後の防蝕処理に際しては、必要に応じて純水スクラブ洗浄、純水超音波洗浄、純水流水洗浄または純水スピン洗浄などを防蝕処理に先行または並行して行うことにより、研磨処理部１３０で基板１の主面に付着した研磨スラリ中の酸化剤を十分に除去し、酸化剤が実質的に作用しない条件下で疎水性の保護膜を形成するようにする。
【０１１８】
防蝕処理が終了した基板１は、その表面の乾燥を防ぐために、浸漬処理部１５０に一時的に保管される。浸漬処理部１５０は、防蝕処理が終了した基板１を後洗浄するまでの間、その表面が乾燥しないように維持するためのもので、例えば純水をオーバーフローさせた浸漬槽（ストッカ）の中に所定枚数の基板１を浸漬させて保管する構造になっている。このとき、Ｃｕ配線２８〜３０の電気化学的腐蝕反応が実質的に進行しない程度の低温に冷却した純水を浸漬槽に供給することにより、Ｃｕ配線２８〜３０の腐蝕をより一層確実に防止することができる。
【０１１９】
基板１の乾燥防止は、例えば純水シャワーの供給など、少なくとも基板１の表面を湿潤状態に保持することのできる方法であれば、上記した浸漬槽中での保管以外の方法で行ってもよい。
【０１２０】
後洗浄処理部１６０へ搬送された基板１は、その表面の湿潤状態が保たれた状態で直ちに後洗浄に付される。ここでは、酸化剤を中和するためにＮＨ４ ＯＨを含む洗浄液などの弱アルカリ薬液を供給しながら、基板１の表面をスクラブ洗浄（またはブラシ洗浄）した後、フッ酸水溶液を基板１の表面に供給してエッチングによる異物粒子（パーティクル）の除去を行う。また、上記のスクラブ洗浄に先行または並行して、基板１の表面を純水スクラブ洗浄、純水超音波洗浄、純水流水洗浄または純水スピン洗浄したり、基板１の裏面を純水スクラブ洗浄したりしてもよい。
【０１２１】
上記後洗浄処理が終了した基板１は、純水リンスおよびスピンドライの後、乾燥した状態でアンローダ１７０に収容され、複数枚単位で一括して次工程へ搬送される。
【０１２２】
なお、図１２に示すように、防蝕処理が終了した基板１の表面乾燥を防ぐための浸漬処理部（ウエハ保管部）１５０を遮光構造にし、保管中の基板１の表面に照明光などが照射されないようにすることができる。これにより、光起電力効果による短絡電流の発生を防ぐようにできる。浸漬処理部１５０を遮光構造にするには、具体的には浸漬槽（ストッカ）の周囲を遮光シートなどで被覆することによって、浸漬槽（ストッカ）の内部の照度を少なくとも５００ルクス以下、好ましくは３００ルクス以下、さらに好ましくは１００ルクス以下にする。
【０１２３】
また、図１３に示すように、研磨処理の直後、すなわちその表面に残った研磨スラリ中の酸化剤による電気化学的腐蝕反応が開始される前に直ちに乾燥処理部に搬送され、研磨スラリ中の水分が強制乾燥によって除去されてもよい。図１３に示すＣＭＰ装置２００は、表面にＣｕ膜が形成された基板１を複数枚収容するローダ２２０、Ｃｕ膜を研磨、平坦化して配線を形成する研磨処理部２３０、研磨が終了した基板１の表面を乾燥させる乾燥処理部２４０、基板１を後洗浄する後洗浄処理部２５０および後洗浄が終了した基板１を複数枚収容するアンローダ２６０を備えている。このＣＭＰ装置２００を使ったＣｕ配線形成プロセスでは、研磨処理部２３０において研磨処理に付された基板１は、研磨処理の直後、すなわちその表面に残った研磨スラリ中の酸化剤による電気化学的腐蝕反応が開始される前に直ちに乾燥処理部２４０に搬送され、研磨スラリ中の水分が強制乾燥によって除去される。その後、基板１は、乾燥状態が維持されたまま後洗浄処理部２５０に搬送され、後洗浄処理に付された後、純水リンスおよびスピンドライを経てアンローダ２６０に収容される。この場合、研磨処理の直後から後洗浄が開始されるまでの間、基板１の表面が乾燥状態に保たれるために、電気化学的腐蝕反応の開始が抑制され、これにより、Ｃｕ配線の腐蝕を有効に防止することが可能となる。
【０１２４】
このようなＣＭＰ法による研磨工程を経て、酸化シリコン膜３９上のＣｕ膜４６およびＴｉＮ膜４５を除去し、図１４に示すように、配線溝４０〜４４内にＣｕ配線４６ａ〜４６ｅを形成する。
【０１２５】
次に、Ｃｕ配線４６ａ〜４６ｅと酸化シリコン膜３９の表面にプラズマ処理を施す。図１５は、プラズマ処理に用いる処理装置の一例を示した断面図（ａ）および平面図（ｂ）である。なお、このプラズマ処理については、本願発明者などによる特願平１１−２２６８７６号に記載されている。
【０１２６】
この処理装置には、ロードロック室３０１に２つの処理室３０２ａ，３０２ｂとカセットインタフェイス３０３が取り付けられている。ロードロック室３０１内には基板１を搬送するロボット３０４を有する。ロードロック室３０１と処理室３０２ａ，３０２ｂとの間には、処理中にもロードロック室３０１内の高真空状態が保てるようにゲートバルブ３０５を有する。
【０１２７】
処理室３０２ａ，３０２ｂ内には基板１を保持するサセプタ３０６、ガス流を整えるバッフル板３０７、サセプタ３０６を支持する支持部材３０８、サセプタ３０６に対向して配置されるメッシュ状の電極３０９、バッフル板３０７にほぼ対向して配置された絶縁板３１０を有する。絶縁板３１０はサセプタ３０６と電極３０９の間以外の不必要な領域での寄生放電を抑制する作用がある。サセプタ３０６の裏面側には反射ユニット３１１内に設置されたランプ３１２が配置され、ランプ３１２を発した赤外線３１３が石英窓３１４を通過してサセプタ３０６および基板１に照射される。これにより基板１が加熱される。なお、基板１はサセプタ３０６上にフェイスアップで設置される。
【０１２８】
処理室３０２ａ，３０２ｂはその内部を高真空に排気することが可能であり、処理ガスおよび高周波電力がガスポート３１５から供給される。処理ガスはメッシュ状の電極３０９を通過して基板１の近傍に供給される。処理ガスは真空マニホールド３１６から排出され、処理ガスの供給流量および排気速度を制御することにより圧力が制御される。高周波電力は電極３０９に印加され、サセプタ３０６と電極３０９との間でプラズマを生成する。高周波電力はたとえば１３．５６ＭＨｚの周波数を用いる。
【０１２９】
処理室３０２ａでは、たとえば次に説明するアンモニアプラズマ処理が行われる。また、処理室３０２ｂでは、後に説明するキャップ膜（窒化シリコン膜）の堆積が行われる。処理室３０２ａと処理室３０２ｂとはロードロック室３０１を介して接続されているため、アンモニアプラズマ処理の後に真空破壊することなく基板１を処理室３０２ｂに搬送することができ、アンモニアプラズマ処理とキャップ膜の形成を連続的に行うことができる。
【０１３０】
次に、上記したプラズマ処理装置を用いて、基板１にアンモニアプラズマ処理を施す。カセットインタフェイス３０３から基板１がロボット３０４によりロードロック室３０１に搬入される。ロードロック室３０１を十分な減圧状態になるまで真空排気し、ロボット３０４を用いて処理室３０２ａに基板１を搬送する。処理室３０２ａのゲートバルブ３０５を閉じ、処理室３０２ａ内が十分な真空度になるまで排気した後、処理室３０２ａにアンモニアガスを導入し、圧力調整を行って所定の圧力に維持する。その後、高周波電源から電極３０９に電界を印加し、図１６に示すように、基板１の表面をプラズマ処理する。所定時間の経過後高周波電界を停止し、プラズマを停止する。その後、処理室３０２ａ内を真空排気し、ゲートバルブ３０５を開いてロボット３０４により基板１をロードロック室３０１に搬出する。なお、ロードロック室３０１は高真空状態に維持されているため、基板１の表面が大気雰囲気に曝されることがない。
【０１３１】
プラズマ処理条件は、たとえば、基板１のサイズを８インチ（＝２０ｃｍ程度）とした場合、処理圧力を５．０Ｔｏｒｒ（＝６．６６６１×１０2Ｐａ）、ＲＦ電力を６００Ｗ、基板温度を４００℃、アンモニア流量を２００ｓｃｃｍ、処理時間を１０秒とすることができる。電極間距離は６００ｍｉｌｓとした。なお、プラズマ処理条件は、これら例示した条件に限られないのはもちろんである。本発明者らの検討では、圧力が高いほどプラズマダメージを低減でき、基板温度が高いほどＴＤＤＢ寿命の基板内ばらつきの低減と長寿命化がはかれる。また、基板温度が高く、ＲＦ電力が大きく、処理時間が長いほどＣｕの表面にヒロックが発生しやすい、という知見が得られている。これらの知見と装置構成による条件のばらつきを考慮すると、処理圧力は０．５〜６Ｔｏｒｒ（＝０．６６６６１×１０2〜７．９９９３２×１０2Ｐａ）、ＲＦ電力は３００〜６００Ｗ、基板温度は３５０〜４５０℃、アンモニア流量は２０〜５００ｓｃｃｍ、処理時間は５〜１８０秒、電極間距離は３００〜６００ｍｉｌｓの範囲で設定することができる。
【０１３２】
このように、Ｃｕ配線４６ａ〜４６ｅと酸化シリコン膜３９の表面にプラズマ処理を施すことにより、Ｃｕ配線４６ａ〜４６ｅおよび酸化シリコン膜３９の表面のごく薄い領域に各々の下地材料の窒化膜を形成することができる。これにより、次に説明するキャップ膜（窒化シリコン膜）とＣｕ配線４６ａ〜４６ｅおよび酸化シリコン膜３９との密着性が向上し、ＴＤＤＢ寿命を著しく向上できる。この点は、本発明者らの実験結果の解析とともに後に詳しく説明する。
【０１３３】
次に、ロボット３０４を用いて基板１を処理室３０２ｂに搬送する。処理室３０２ｂのゲートバルブ３０５を閉じ、処理室３０２ｂ内が十分な真空度になるまで排気した後、処理室３０２ｂにシラン（ＳｉＨ４ ）、アンモニア、窒素の混合ガスを導入し、圧力調整を行って所定の圧力に維持する。その後、高周波電源から電極３０９に電界を印加してプラズマを発生し、図１７に示すように、Ｃｕ配線４６ａ〜４６ｅおよび酸化シリコン膜３９の表面に窒化シリコン膜４７（キャップ膜）を堆積する。所定時間の経過後高周波電界を停止しプラズマを停止する。その後、処理室３０２ｂ内を真空排気し、ゲートバルブ３０５を開いてロボット３０４により基板１をロードロック室３０１に搬出する。さらに、ロボット３０４を用いてカセットインタフェイス３０３に基板１を排出する。
【０１３４】
窒化シリコン膜４７の膜厚は、たとえば５０ｎｍとする。その後、第３層目の配線と第２層目の配線（Ｃｕ配線４６ａ〜４６ｅ）とを接続するプラグを形成するための酸化シリコン膜を形成し、前記したのと同様の方法で、第３層目以降の埋め込みＣｕ配線が形成される。図１８は、上述したＣｕ配線４６ａ〜４６ｅの形成プロセスの全体フロー図である。
【０１３５】
図１９に第７層目の配線までを形成したＣＭＯＳ−ＬＳＩの一例を示す。第１層目の配線（Ｍ１）は、前記した通りタングステン膜からなる。第１層目の配線の膜厚および配線ピッチ（隣接配線の中心から中心までの距離）は、例えば０．４μｍ程度または０．２５μｍ程度である。
【０１３６】
また、第２層配線（Ｍ２）から第５層配線（Ｍ５）までは、前記したＣｕ配線の形成方法で製造する。第２層配線（Ｍ２）および第３層配線（Ｍ３）のＴｉＮ膜の厚さは、例えば０．０５μｍ程度、Ｃｕ膜の厚さは、例えば０．３５μｍ程度、配線幅および配線ピッチは、例えば０．５μｍ程度または０．２５μｍ程度である。第４層配線（Ｍ４）および第５層配線（Ｍ５）のＴｉＮ膜の厚さは、例えば０．０５μｍ程度、Ｃｕ膜の厚さは、例えば０．９５μｍ程度、配線幅および配線ピッチは、例えば１．０μｍ程度または０．２５μｍ程度である。
【０１３７】
また、第６層配線（Ｍ６）は、例えばタングステン膜、アルミニウム膜およびタングステン膜の３層構成とされている。また、第７層配線（Ｍ７）は、例えばアルミニウム膜からなる。第７層配線（Ｍ７）のパッドには、バンプ電極が形成される、またはボンディングワイヤが接続されるが図示を省略している。なお、第７層配線（Ｍ７）をアルミニウムとタングステンとの積層膜で構成している理由の１つのとして、その積層膜は、ダマシン配線構造を採用しない通常の半導体集積回路装置の最上層に使用しており、バンプ電極やボンディングワイヤとの接続上の信頼性を確保できることが経験的に実証されているからである。
【０１３８】
第１層配線Ｍ１と第２層配線Ｍ２とを接続するスルーホールの直径は、例えば０．４５μｍ程度または０．２５μｍ程度である。第２層配線Ｍ２と第３層配線Ｍ３とを接続するスルーホールの直径は、例えば０．５μｍ程度または０．２５μｍ程度である。第３層配線Ｍ３と第４層配線Ｍ４とを接続するスルーホールの直径は、例えば０．５μｍ程度または０．２５μｍ程度である。第４層配線Ｍ４と第５層配線Ｍ５とを接続するスルーホールの直径は、例えば１．０μｍ程度または０．２５μｍ程度である。第５層配線Ｍ５と第６層配線Ｍ６とを接続するスルーホールの直径は、例えば０．５μｍ程度または０．２５μｍ程度である。
【０１３９】
本実施の形態によれば、ＴＤＤＢ寿命が大幅に改善される。図２０は、本実施の形態の第２層配線Ｍ２（Ｃｕ配線４６ａ〜４６ｅ）と同層に形成されたＴＥＧサンプルのＴＤＤＢ寿命を示すグラフであり、本実施の形態の場合のデータをラインＡに示す。比較のためにアンモニアプラズマ処理をしない場合のＴＤＤＢ寿命データ（ラインＲｅｆ）も同時に示す。図から明らかな通り、本実施の形態では、比較データと比べて約６桁の寿命向上が見られる。
【０１４０】
図２１は、本実施の形態で適用した酸化シリコン膜３９をそれよりも緻密で強固な窒化シリコン膜に置き換えた場合のデータ（ラインＢ）を示す。絶縁膜を窒化シリコンに置き換えた場合であってもアンモニアプラズマ処理を施さなければ絶縁膜を酸化シリコン膜とした場合と何ら相違はない（ラインＲｅｆ）。一方、窒化シリコン膜を絶縁膜に適用し、アンモニアプラズマ処理を施せば、本実施の形態以上にＴＤＤＢ寿命が向上する。しかし、その向上の割合は大きくなく、アンモニアプラズマ処理を行うことによる要因の方が支配的であることがわかる。これは、ＴＤＤＢ寿命を支配する要因は絶縁膜のバルクよりは、その界面が支配的であることを示している。
【０１４１】
そこで、本発明者らは、アンモニアプラズマ処理によりＴＤＤＢ寿命が向上する機構を解析するために銅と酸化シリコン膜の表面分析を行った。以下に解析の結果を説明する。
【０１４２】
図２２〜図２４は、Ｃｕ配線表面のＸＰＳ（X-ray Photo-electron Spectroscopy ）分析の結果を示したグラフである。各図の（ａ）、（ｃ）はＣｕ２ｐの分光結果を示し、（ｂ）、（ｄ）はＮ１ｓの分光結果を示す。
【０１４３】
図２２（ａ）、（ｂ）はアズデポ状態のＣｕ膜表面を分析した結果である。Ｃｕ２ｐのピークが観察され、Ｎ１ｓのピークはノイズレベルであることから、アズデポ状態のＣｕ膜には窒素は存在しないことがわかる。図２２（ｃ）、（ｄ）は、Ｃｕ膜にＣＭＰのみを施した直後のＣｕ配線表面を分析した結果である。Ｃｕ２ｐのピークとともにＮ１ｓのピークが観察される。前記した通りスラリにはＢＴＡが含まれるため、Ｃｕ表面に残留したＢＴＡ内の窒素を観察しているものと推察できる。図２３（ａ）、（ｂ）は、ＣＭＰ後に後洗浄まで行った状態のＣｕ配線表面を分析した結果である。Ｃｕ２ｐピークに変化は見られないが、Ｎ１ｓピークが低下している。洗浄によりＢＴＡが除去されたと考えられる。図２３（ｃ）、（ｄ）は、後洗浄後大気雰囲気に２４時間放置した状態のＣｕ配線表面を分析した結果である。Ｃｕ２ｐのピークとともにＣｕＯのピークが観察される。Ｎ１ｓピークには放置による変化は見られない。放置によりＣｕ表面が酸化され、ＣｕＯが生成していることがわかる。
【０１４４】
このように酸化されたＣｕ配線にアンモニアプラズマ処理を施した状態のＣｕ配線表面を分析した結果が図２４（ａ）、（ｂ）である。ＣｕＯのピークはほぼ消失している。一方、Ｎ１ｓピークは強く生じている。Ｃｕ表面が還元されて酸素が引き抜かれているとともに表面が窒化されていると考えられる。比較のため、酸化されたＣｕ配線に３５０℃の水素熱処理を施した状態のＣｕ配線表面を分析した。結果は図２４（ｃ）、（ｄ）である。Ｃｕ２ｐピークについて、図２４（ｃ）と図２４（ａ）とを比較すれば、よりアズデポ状態（図２２（ａ））に近いことから、水素熱処理の方が還元性は強いと考えられる。一方、Ｎ１ｓピークはほとんど観察されないことから、水素熱処理ではＣｕ表面が還元されるのみである。
【０１４５】
以上の結果から、アンモニアプラズマ処理によりＣｕ配線４６ａ〜４６ｅの表面は還元されるとともに窒化層が形成されてことがわかる。この窒化層は、アンモニアプラズマ処理の後に窒化シリコン膜を堆積する際の原料ガスに含まれるシランと銅との反応を防止し、銅のシリサイドの形成を抑制する働きを有すると考えられる。シリサイド形成の防止は配線抵抗の増加を抑制する効果がある。
【０１４６】
図２５は、酸化シリコン膜表面のＸＰＳ分析を行った結果を示すグラフであり、図２６および図２７は、酸化シリコン膜の質量分析（ＴＤＳ−ＡＰＩＭＳ）を行った結果を示すグラフである。酸化シリコン膜の分析においては、ＣＭＰ後に洗浄まで行った状態（プロファイルＣ）、ＣＭＰ後洗浄後に水素プラズマ処理を行った状態（プロファイルＤ）、ＣＭＰ後洗浄後にアンモニアプラズマ処理を行った状態（プロファイルＥ）、ＣＭＰ後洗浄後に窒素プラズマ処理を行った状態（プロファイルＦ）について分析した。なお、プロファイルＣの１ｅＶ程度の高エネルギー方向へのずれはチャージアップの影響によるものである。
【０１４７】
図２５（ａ）、（ｂ）はともにＳｉ２ｐスペクトルを観察したデータであり、（ａ）は１０ｎｍ程度の深さを、（ｂ）は２ｎｍ程度の深さを分析したものである。図２５（ｃ）、（ｄ）、（ｅ）は各々Ｎ１ｓ、Ｏ１ｓ、Ｃ１ｓスペクトルを観察したデータである。
【０１４８】
図２５（ｂ）から、水素プラズマ処理（プロファイルＤ）の低エネルギー側（１０２ｅＶ付近）にブロードなピークが見られる。これはＳｉ−Ｈ結合が存在すると考えられ、水素プラズマ処理により酸化シリコン膜表面にＳｉ−Ｈが形成されると推察される。
【０１４９】
図２５（ａ）から、アンモニアプラズマ処理（プロファイルＥ）と窒素プラズマ処理（プロファイルＦ）の１０５ｅＶのピークが低エネルギー側に広がった非対称なピークになっている。非対称部分のピーク（１０３．５ｅＶ）はＳｉ−Ｏ−Ｎ結合と考えられる。アンモニアプラズマ処理および窒素プラズマ処理により酸化シリコン膜の表面が窒化されていると推察される。また、図２５（ａ）と（ｂ）との比較から、窒化は表面でより強くされていると考えられる。アンモニアプラズマ処理および窒素プラズマ処理による窒化は、図２５（ｃ）でも確認できる。
【０１５０】
図２５（ｅ）から、水素プラズマ処理（プロファイルＤ）では炭素はほとんど検出されない。水素プラズマ処理により表面の有機物が除去されていることがわかる。また、ＣＭＰ後（プロファイルＣ）の２８９ｅＶのピークはＣ−Ｏ結合と考えられる。ＣＭＰ後ではスラリが残留していると考える。
【０１５１】
図２５（ｆ）は、ＳｉピークとＮピークとからそれらの存在比を求め、Ｎ量を推定した値を示す。アンモニアプラズマ処理と窒素プラズマ処理とではほぼ同等の窒化がなされていると考える。
【０１５２】
図２６（ａ）、（ｂ）、（ｃ）、（ｄ）は各々質量数４１（Ａｒ−Ｈ）、質量数２７（Ｃ２ Ｈ３ ）、質量数５７（Ｃ４ Ｈ９ ）、質量数５９（Ｃ３ Ｈ７ Ｏ）を測定したグラフである。また、図２７（ａ）、（ｂ）、（ｃ）、（ｄ）は各々質量数２８（Ｓｉ、Ｃ２ Ｈ４ ）、質量数４４（ＳｉＯ、Ｃ３ Ｈ６）、質量数２９（ＳｉＨ、Ｃ２ Ｈ５ ）、質量数３１（ＳｉＨ３ ）を測定したグラフである。
【０１５３】
図２６（ａ）から、プラズマ処理による水素の脱離量の相違はほとんどないが、水素プラズマ処理（プロファイルＤ）の脱離温度が他の場合（５６０℃）と比較して５２０℃と低いことがわかる。
【０１５４】
図２６（ａ）、（ｂ）、（ｃ）から、各プロセスとも有機物の離脱が見られる。一方、図２７（ａ）〜（ｄ）から、有機物の離脱以外のピークの存在が見られる。すなわち、３００〜４００℃のピークは各々、Ｓｉ、ＳｉＯ、ＳｉＨ、ＳｉＨ３ と思われる。各図を比較すると、水素、アンモニア、窒素の各プラズマ処理で、ＳｉＯの離脱は見られるが、アンモニアプラズマ処理ではＳｉＨ、ＳｉＨ３ の離脱はほとんど観察されない。すなわち、アンモニアプラズマ処理ではＳｉ−Ｏ−Ｎが形成され、比較的低いエネルギーで容易に離脱する。また、離脱に必要なエネルギーは窒素プラズマ処理の場合が最も高く、水素プラズマ処理とアンモニアプラズマ処理とではほぼ同じと言える。
【０１５５】
これらの結果から、酸化シリコン膜表面のダングリングボンドの原因となるＳｉ−ＯＨやＳｉ−Ｏ−は、アンモニアプラズマ処理により、弱い結合のＳｉ−Ｏ−Ｎで終端されると考えられる。アンモニアプラズマ処理の後の窒化シリコン膜の成膜において、ごく表面のＳｉ−Ｏ−Ｎが離脱し、バルクのＳｉ−Ｏ結合と窒化シリコン膜のＳｉ−Ｎとが強固に結合し、連続的な界面を形成する。これが界面の密着性を向上する機構と考えられる。一方、アンモニアプラズマ処理を行わない場合には、そもそもＳｉ−ＯＨ結合の多い酸化シリコン膜の表面と窒化シリコン膜の原料ガスであるアンモニアとが縮合反応し、ダングリングボンドの原因であるＳｉ−Ｏ−結合が多数発生していると考えられる。酸化シリコン膜と窒化シリコン膜との界面に多数のダングリングボンドが存在すれば、そこはリークパスを形成することとなり配線間のリーク電流、ひいては絶縁破壊の原因となっていると考えられる。
【０１５６】
以上の分析結果から、アンモニアプラズマ処理により、酸化されたＣｕ配線の表面は還元されてＣｕ単元素に変換され、イオン化されたＣｕよりも電気的に安定な状態になり、かつ、酸化シリコン膜／窒化シリコン膜界面は連続的な強固な膜になることから、リーク電流が減少し、ＴＤＤＢ寿命も大幅に向上すると考えられる。
【０１５７】
本発明者らはアンモニアプラズマ処理を行った場合と、行わなかった場合について、配線層と窒化シリコン膜（キャップ膜）との界面のＴＥＭ写真を撮影した。その結果、アンモニアプラズマ処理を行った本実施の形態の場合は、その界面に薄い被膜の存在が確認できた。その薄い被膜は、前記した窒化層であると考えられる。一方、アンモニアプラズマ処理を行わない場合は、そのような被膜は確認できない。
【０１５８】
また、本実施の形態では、Ｃｕ配線の抵抗を低減できる。図２８は、各種の処理を行った場合の配線抵抗の測定結果である。処理無し（プラズマ処理なし）とアンモニアプラズマ処理をした場合とでは、他の場合（水素プラズマ処理、水素アニール、窒素プラズマ処理）と比較して有意に低い値となっている。図２９および図３０は、これら各処理を施した場合のＣｕ配線とキャップ膜（窒化シリコン膜）との界面を観察したＴＥＭ写真のトレース図面である。
【０１５９】
処理無しとアンモニアプラズマ処理の場合（図２９）では界面に特異ものは見られないが、水素アニール、窒素プラズマ処理の場合（図３０）では界面に銅のシリサイド（ＣｕＳｉ）層が形成されている。このシリサイド層が抵抗増加の原因と思われる。このようなシリサイド層は、窒化シリコン膜の形成の際のシランガスとの反応で形成されるが、アンモニアプラズマ処理を行っている場合にはＣｕ表面にごく薄い窒化膜が形成されており、この窒化膜がシリサイド化のブロッキング層として機能していると考えられる。一方、水素アニール等、単に銅表面を還元するのみでは活性なＣｕ表面が露出してシリコンとの反応が促進されるため、シリサイド層が生成され易いと考えられる。また、水素プラズマ処理（図３０（ｃ））の場合には、界面に何らかの生成物が見られる。ただし、多くの場合にはそのような生成物が形成されない場合もあり、水素プラズマ処理の場合にはシリサイド化の程度は小さいと考えられる。
【０１６０】
上記した分析結果から、ＴＤＤＢ寿命の劣化機構として、以下のようなモデルが考えられることが本発明者らの検討結果によって初めて見出された。図３１（ａ）は、ＴＤＤＢ劣化のメカニズムの概略図を示し、（ｂ）はそのエネルギーバンドを示している。すなわち、本実施の形態のアンモニアプラズマ処理を施さない場合には、Ｃｕ配線の表面には、その後の表面プロセスに影響され、酸化銅（ＣｕＯ）が形成され、また、キャップ膜（窒化シリコン膜４７）の形成の際に銅シリサイド（Ｃｕ化合物）が形成される。このような酸化銅あるいは銅シリサイドは、純粋な銅と比較してイオン化され易く、このようなイオン化された銅は配線間の電界によりドリフトされ、配線間の絶縁膜に拡散される。
【０１６１】
また、銅配線を埋め込んで形成する絶縁膜（酸化シリコン膜３９）とキャップ膜（窒化シリコン膜４７）との界面は、本実施の形態のアンモニアプラズマ処理を施さない場合には、ＣＭＰダメージ、有機物またはダングリングボンドが多く形成され、不連続であり、密着性にも乏しい。このようなダングリングボンドの存在は銅イオンの拡散を助長する作用を有し、銅イオンは界面に沿ってドリフトされ拡散する。すなわち、配線間の前記界面にリークパスが形成される。リークパスを流れるリーク電流は、長時間のリーク作用と電流による熱ストレスも加わり、その後加速度的に電流値が増加して絶縁破壊に至る（ＴＤＤＢ寿命の低下）。
【０１６２】
これに対し、図３２（ａ），（ｂ）は、上記アンモニアプラズマ処理を施した場合のＴＤＤＢ向上のメカニズムの概略図およびそのエネルギーバンドを示している。本実施の形態においては、Ｃｕ配線４６ａ〜４６ｅの表面にアンモニアプラズマ処理を施すため、Ｃｕ配線４６ａ〜４６ｅ表面の酸化層は還元されて消失し、Ｃｕ配線４６ａ〜４６ｅの表面に薄い窒化層が形成されるため窒化シリコン膜４７の形成の際に銅シリサイドが形成されない。このため、リークおよび絶縁破壊の原因となる銅イオンを支配的に供給する原因物質を生じなくすることができる。また、本実施の形態では、酸化シリコン膜３９の表面にアンモニアプラズマ処理を施すため、窒化シリコン膜４７との接続を連続的にし、ダングリングボンドの密度を低減してリークパスの形成を抑制できる。また、酸化シリコン膜３９の表面を清浄な状態にできる。したがって、本実施の形態においては、ＴＤＤＢ寿命低下の原因となる銅イオンの発生を抑制し、かつ、銅の拡散を抑制できるような酸化シリコン膜３９と窒化シリコン膜４７との接合界面を形成できる。これによりＴＤＤＢ寿命を向上できるのである。
【０１６３】
また、前記した解析から、水素プラズマ処理でもＴＤＤＢ寿命を向上できると考えられる。すなわち、水素プラズマ処理により、Ｃｕ表面は還元され、Ｓｉ−Ｏ−等のダングリングボンドや、その原因となるＳｉ−ＯＨがＳｉ−Ｈで終端される。そして、窒化シリコン膜の形成の際に、結合の弱い表面のＳｉ−Ｈが離脱し、Ｓｉ−Ｎで置換される。これにより連続的な酸化シリコン膜と窒化シリコン膜の界面が形成される。ただし配線抵抗は前記の通り増加する。
【０１６４】
図３３は、水素プラズマ処理を行った場合のＴＤＤＢ寿命のデータを示したグラフである。参考にラインＲｅｆ（処理無し）とラインＡ（アンモニアプラズマ処理）を示した。水素プラズマ処理（ラインＣ）では、ＴＤＤＢ寿命が格段に向上することがわかる。水素プラズマ処理の場合にはプラズマダメージが軽減されることが期待されるので、キャップ膜として窒化シリコン膜にかわる他の材料であってＣｕとの反応生成物を生じないような材料が適用できるときにはきわめて有効である。なお、窒素プラズマ処理（ラインＤ）ではＴＤＤＢ寿命がかえって低下する。図２６，２７からもわかるように、窒素プラズマ処理によってかえって有機物の付着が増加していることに起因すると思われる。
【０１６５】
本実施の形態では、さらに、Ｃｕ配線４６ａ〜４６ｅおよび酸化シリコン膜３９とキャップ膜４７との接着性が向上しているため、界面の剥離強度が増し、マージンが大きくなるという効果もある。
【０１６６】
なお、アンモニア、水素の単一ガスに限られず、窒素、アルゴン、ヘリウム等の不活性ガスとの混合ガスプラズマで処理しても良い。すなわち、アンモニアと水素、窒素、アルゴンまたはヘリウムとの混合ガス、あるいは、水素とアンモニア、窒素、アルゴンまたはヘリウムとの混合ガスでも良い。さらに、これらのガスから選択された３元系、４元系等多元系の混合ガスであっても良い。このとき、水素、アンモニア、あるいは水素とアンモニアとの和は、総流量（質量流量）に対して５％以上混合されていることが必要である。
【０１６７】
（実施の形態２）
本発明の他の実施の形態であるＣＭＯＳ−ＬＳＩの製造方法を図３４〜図４３を用いて工程順に説明する。
【０１６８】
本実施の形態の製造方法は、実施の形態１における図１〜図８までの工程については同様である。すなわち、Ｃｕ膜の堆積工程までは同じである。そこで、以下、ＣＭＰ工程以降の工程を説明する。
【０１６９】
図３４は、埋め込みＣｕ配線の形成に用いるＣＭＰ装置の全体構成の一例を示す概略図である。
【０１７０】
図示のように、ＣＭＰ装置４００は、研磨処理部４０１とその後段に設けられた後洗浄部４０２とによって構成されている。研磨処理部４０１には、ウエハ（基板）１の研磨処理を行う２台の定盤（第１定盤４０３Ａ、第２定盤４０３Ｂ）、研磨処理が終わった基板１を予備洗浄し、その表面に防食処理を施すクリーン・ステーション４０４、基板１をローダ４０６、第１定盤４０３Ａ、第２定盤４０３Ｂ、クリーン・ステーション４０４、アンローダ４０７間に移動させる回転アーム４０５などが設置されている。
【０１７１】
研磨処理部４０１の後段には予備洗浄が終わった基板１の表面をスクラブ洗浄する後洗浄部４０２が設けられている。後洗浄部４０２には、ローダ４０８、第１洗浄部４０９Ａ、第２洗浄部４０９Ｂ、スピンドライヤ４１０、アンローダ４１１などが設置されている。また、後洗浄部４０２は、洗浄中の基板１の表面に光が照射するのを防ぐために、全体が遮光壁４３０で囲まれ、内部が１８０ルックス、好ましくは１００ルックス以下の暗室状態となっている。これは、表面に研磨液が付着した基板１に湿潤状態で光が照射されると、シリコンの光起電力によってｐｎ接合に短絡電流が流れ、ｐｎ接合のｐ側（＋側）に接続されたＣｕ配線の表面からＣｕイオンが解離して配線腐食を引き起こすからである。
【０１７２】
図３５に示すように、第１定盤４０３Ａは、その下部に設けられた駆動機構４１２によって水平面内で回転駆動する。また、第１定盤４０３Ａの上面には多数の気孔を有するポリウレタンなどの合成樹脂を均一に貼り付けて形成した研磨パッド４１３が取り付けられている。第１定盤４０３Ａの上方には、駆動機構４１４によって上下動および水平面内で回転駆動するウエハキャリア４１５が設置されている。基板１は、このウエハキャリア４１５の下端部に設けられたウエハチャック４１６およびリテーナリング４１７によって、その主面（被研磨面）を下向きにして保持され、所定の荷重で研磨パッド４１３に押し付けられる。研磨パッド４１３の表面と基板１の被研磨面との間にはスラリ供給管４１８を通じてスラリ（研磨液）Ｓが供給され、基板１の被研磨面が化学的および機械的に研磨される。また、第１定盤４０３Ａの上方には、駆動機構４１９によって上下動および水平面内で回転駆動するドレッサ４２０が設置されている。ドレッサ４２０の下端部にはダイヤモンド粒子を電着した基材が取り付けられており、研磨パッド４１３の表面は、研磨砥粒による目詰まりを防ぐために、この基材によって定期的に切削される。なお、第２定盤４０３Ｂは、２本のスラリ供給管４１８ａ、４１８ｂが設けられている点を除き、第１定盤４０３Ａとほぼ同様の構成になっている。
【０１７３】
上記ＣＭＰ装置４００を使ってＣｕ配線を形成するには、ローダ４０６に収容された基板１を回転アーム４０５を使って研磨処理部４０１に搬入し、まず図３６に示すように、第１定盤４０３Ａの上において、砥粒を含まないスラリを使用した化学機械研磨（砥粒フリー化学機械研磨）（第１ステップのＣＭＰ）を行い、前記配線溝４０〜４４の外部のＣｕ膜４６を除去する（図３７）。
【０１７４】
ここで砥粒フリー化学機械研磨とは、アルミナ、シリカなどの粉末からなる砥粒の含有量が０．５重量％以下の研磨液（スラリ）を使用した化学機械研磨を意味し、研磨液としては、特に砥粒の含有量が０．１重量％以下のものが好ましく、０．０５重量％以下あるいは０．０１重量％以下のものはさらに好ましい。
【０１７５】
また、研磨液としては、Ｃｕの腐食域に属するようにそのｐＨが調整されたものが使用され、さらにＴｉＮ膜４５（バリア層）に対するＣｕ膜４６の研磨選択比が少なくとも５以上となるようにその組成が調整されたものが使用される。このような研磨液として、酸化剤と有機酸とを含んだスラリを例示することができる。酸化剤としては、過酸化水素、水酸化アンモニウム、硝酸アンモニウム、塩化アンモニウムなどを例示することができ、有機酸としては、クエン酸、マロン酸、フマル酸、リンゴ酸、アジピン酸、安息香酸、フタル酸、酒石酸、乳酸、コハク酸などを例示することができる。これらのうち、過酸化水素は金属成分を含まず、かつ強酸ではないため、研磨液に用いて好適な酸化剤である。また、クエン酸は食品添加物としても一般に使用されており、毒性が低く、廃液としての害も低く、臭いもなく、水への溶解度も高いため、研磨液に用いて好適な有機酸である。本実施の形態では、例えば純水に５体積％の過酸化水素と０．０３重量％のクエン酸とを加え、砥粒の含有量を０．０１重量％未満にした研磨液を使用する。
【０１７６】
上記研磨液で化学機械研磨を行うと、まずＣｕ表面が酸化剤によって酸化され、表面に薄い酸化層が形成される。次に酸化物を水溶性化する物質が供給されると上記酸化層が水溶液となって溶出し、上記酸化層の厚さか減る。酸化層が薄くなった部分は再度酸化性物質に晒されて酸化層の厚さが増し、この反応を繰り返して化学機械研磨が進行する。なお、このような砥粒フリーの研磨液を使用した化学機械研磨については、本願発明者などによる日本特願平９−２９９９３７号および特願平１０−３１７２３３号に詳しく記載されている。
【０１７７】
研磨の条件は、一例として荷重＝２５０ｇ/cm2、ウエハキャリア回転数＝３０rpm 、定盤回転数＝２５rpm 、スラリ流量＝１５０cc/minとし、研磨パッドは、米国ロデール(Rodel) 社の硬質パッド（ＩＣ１４００）を使用する。研磨の終点は、Ｃｕ膜４６が除去されて下地のＴｉＮ膜４５が露出した時点とし、終点の検出は、研磨対象がＣｕ膜４６からＴｉＮ膜４５になったときに変化する定盤またはウエハキャリアの回転トルク信号強度を検出することによって行う。また、研磨パッドの一部に穴を開け、ウエハ表面からの光反射スペクトル変化に基づいて終点を検出したり、スラリの光学的スペクトル変化に基づいて終点を検出したりしてもよい。
【０１７８】
図３７に示すように、上記の砥粒フリー化学機械研磨を行うことにより、配線溝４０〜４４の外部のＣｕ膜４６は殆ど除去されて下層のＴｉＮ膜４５が露出するが、図３８（ａ），（ｂ）に拡大して示すように、下地段差に起因して生じたＴｉＮ膜４５の窪み（矢印で示す）などには、この研磨では除去しきれなかったＣｕ膜４６が残存する。
【０１７９】
次に、配線溝４０〜４４の外部のＴｉＮ膜４５とその上面に局所的に残ったＣｕ膜４６とを除去するために、基板１を、上記図３４〜図３６に示した第１定盤４０３Ａから第２定盤４０３Ｂに移し、砥粒を含む研磨液（スラリ）を使用した化学機械研磨（有砥粒化学機械研磨）（第２ステップのＣＭＰ）を行う。ここで有砥粒化学機械研磨とは、アルミナ、シリカなどの粉末からなる砥粒の含有量が０．５重量％よりも多い研磨液を使用した化学機械研磨を意味する。本実施の形態では、研磨液として純水に５体積％の過酸化水素、０．０３重量％のクエン酸および０．５重量％の砥粒を混合したものを使用するが、これに限定されるものではない。この研磨液は、前記のスラリ供給管４１８ａを通じて第２定盤４０３Ｂの研磨パッド４１３に供給される。
【０１８０】
また、この有砥粒化学機械研磨においては、ＴｉＮ膜４５の上面に局所的に残ったＣｕ膜４６の除去に引き続いて、配線溝４０〜４４の外部のＴｉＮ膜４５を除去する。そこで、ＴｉＮ膜４５（バリア層）に対するＣｕ膜４６の研磨選択比が前記砥粒フリー化学機械研磨のそれよりも低い条件、例えば選択比３以下の条件で研磨を行い、配線溝４０〜４４の内部のＣｕ膜４６の表面が研磨されるのを抑制する。
【０１８１】
研磨の条件は、一例として荷重＝１２０ｇ/cm2、ウエハキャリア回転数＝３０rpm 、定盤回転数＝２５rpm 、スラリ流量＝１５０cc/minとし、研磨パッドは、ロデール社のＩＣ１４００を使用する。研磨量はＴｉＮ膜４５の膜厚相当分とし、研磨の終点は、ＴｉＮ膜４５の膜厚および研磨速度から算出した時間によって制御する。
【０１８２】
図３９に示すように、上記の有砥粒化学機械研磨を行うことにより、配線溝４０〜４４の外部のＴｉＮ膜４５は殆ど除去されて下層の酸化シリコン膜３９が露出するが、図４０（ａ）、（ｂ）に拡大して示すように、下地段差に起因して生じた酸化シリコン膜３９の窪み（矢印で示す）などには、上記の研磨で除去しきれなかったＴｉＮ膜４５が残存する。
【０１８３】
次に、配線溝４０〜４４の内部のＣｕ膜４６の研磨を可能な限り抑制しつつ、配線溝４０〜４４の外部の酸化シリコン膜３９上に局所的に残ったＴｉＮ膜４５（バリア層）を除去するための選択的化学機械研磨（第３ステップのＣＭＰ）を行う。この選択的化学機械研磨は、Ｃｕ膜４６に対するＴｉＮ膜４５の研磨選択比が少なくとも５以上となる条件で行う。また、この化学機械研磨は、Ｃｕ膜４６の研磨速度に対する酸化シリコン膜３９の研磨速度の比が１よりも大きくなる条件で行う。
【０１８４】
上記選択的化学機械研磨を行うには、一般に前記有砥粒化学機械研磨で使用したような０．５重量％よりも多いの砥粒を含有する研磨液に防食剤を添加したものを使用する。防食剤とは、Ｃｕ膜４６の表面に耐食性の保護膜を形成することによって研磨の進行を阻止または抑制する薬剤をいい、ベンゾトリアゾール（ＢＴＡ）、ＢＴＡカルボン酸などのＢＴＡ誘導体、ドデシルメルカプタン、トリアゾール、トリルトリアゾールなどが使用されるが、特にＢＴＡを使用した場合に安定な保護膜を形成することができる。
【０１８５】
防食剤としてＢＴＡを使用する場合、その濃度はスラリの種類にもよるが、通常は０．００１〜１重量％、より好ましくは０．０１〜１重量％、さらに好ましくは０．１〜１重量％（３段階）の添加で十分な効果が得られる。本実施の形態では、研磨液として前記第２ステップの有砥粒化学機械研磨で使用した研磨液に防食剤として０．１重量％のＢＴＡを混合したものを使用するが、これに限定されるものではない。また、防食剤の添加による研磨速度の低下を避けるために、ポリアクリル酸、ポリメタクリル酸、これらのアンモニウム塩またはエチレンジアミン四酢酸（ＥＤＴＡ）などを必要に応じて添加してもよい。なお、このような防食剤を含むスラリを使用した化学機械研磨については、本願発明者などによる特願平１０−２０９８５７号、特願平９−２９９９３７号および特願平１０−３１７２３３号に詳しく記載されている。
【０１８６】
この選択的化学機械研磨（第３ステップのＣＭＰ）は、前記の有砥粒化学機械研磨（第２ステップのＣＭＰ）が終了した後、引き続いて図３４〜図３６に示したＣＭＰ装置の第２定盤４０３Ｂの上で行われる。防食剤を添加した研磨液は、前記のスラリ供給管４１８ｂを通じて研磨パッド４１３の表面に供給される。研磨の条件は、一例として荷重＝１２０ｇ/cm2、ウエハキャリア回転数＝３０rpm、定盤回転数＝２５rpm 、スラリ流量＝１９０cc/minとする。
【０１８７】
図４１および図４２（ａ）、（ｂ）に示すように、上記の選択的化学機械研磨を行うことにより、配線溝４０〜４４の外部のＴｉＮ膜４５がすべて除去され、配線溝４０〜４４の内部に埋め込みＣｕ配線４６ａ〜４６ｅが形成される。
【０１８８】
埋め込みＣｕ配線４６ａ〜４６ｅの形成が完了した上記基板１の表面には、砥粒などのパーティクルやＣｕ酸化物などの金属粒子を含んだスラリ残渣が付着している。そこで、このスラリ残渣を除去するために、まず、前記図３４に示すクリーン・ステーション４０４においてＢＴＡを含む純水で基板１を洗浄する。このとき、洗浄液に８００ｋＨｚ以上の高周波振動を加えて基板１の表面からスラリ残渣を遊離させるメガソニック洗浄を併用してもよい。次に、表面の乾燥を防ぐために基板１を湿潤状態に保持した状態で研磨処理部４０１から後洗浄部４０２に搬送し、第１洗浄部４０９Ａにおいて０．１重量％のＮＨ４ ＯＨを含む洗浄液を用いたスクラブ洗浄を行い、続いて第２洗浄部４０９Ｂにおいて純水を用いたスクラブ洗浄を行う。前記のように、後洗浄部４０２は、洗浄中の基板１の表面に光が照射することに起因してＣｕ配線４６ａ〜４６ｅに腐食が発生するのを防ぐため、全体が遮光壁４３０で覆われている。
【０１８９】
上記スクラブ洗浄（後洗浄）が完了した基板１は、スピンドライヤ４１０で乾燥された後、次工程へ搬送される。その後の工程は実施の形態１と同様である。図４３は、上述したＣｕ配線４６ａ〜４６ｅの形成プロセスの全体フロー図である。
【０１９０】
本実施の形態によれば、実施の形態１の場合よりさらにＴＤＤＢ寿命を向上できる。図４４は本実施の形態の場合のＴＤＤＢ寿命を示したグラフである。本実施の形態の場合のデータはラインＥで示している。参考のため、処理無し（ラインＲｅｆ）と有砥粒の化学機械研磨の場合（実施の形態１）のデータ（ラインＡ）を同時に示している。なお、アンモニアプラズマ処理を行わず、砥粒フリーの化学機械研磨のみを行っただけでもラインＦに示すようにＴＤＤＢ特性が改善する。このように砥粒フリーの場合にＴＤＤＢ寿命が向上するのは酸化シリコン膜に与えるダメージを低減できるためと考えられる。有砥粒の場合、スラリには２〜３μｍの粒径（２次粒径）の砥粒（アルミナ等）が含まれる。この砥粒によりマイクロスクラッチが生じ、酸化シリコン膜３９の表面にダメージを与える。しかし、砥粒フリーの場合にはスラリに砥粒が含まれず、あるいは含まれていてもごく少数であるため、ダメージを大幅に軽減できる。このため、ＴＤＤＢ特性が改善されたものと考えられる。
【０１９１】
なお、次の実施の形態で説明する酸処理（ＨＦ処理）を組み合わせると、さらにＴＤＤＢ特性が改善する（ラインＧ）。酸処理は、ＣＭＰ後洗浄後、さらに酸性水溶液（たとえばＨＦ水溶液）で基板１を処理し、その後アンモニアプラズマ処理を行うものである。酸処理により表面のダメージ層が除去されて界面の密着性が向上しＴＤＤＢ寿命が改善したものと考えられる。
【０１９２】
（実施の形態３）
図４５は、本実施の形態３のＣｕ配線４６ａ〜４６ｅの形成プロセスの全体フロー図である。同図に示すように、ＨＦまたはクエン酸による洗浄工程を挿入した以外は実施の形態１と同様である。
【０１９３】
ＨＦ洗浄は、たとえばブラシスクラブ洗浄を用い、ＨＦ濃度を０．５％、洗浄時間を２０秒の条件が選択できる。
【０１９４】
あるいはＨＦ洗浄に代えてクエン酸洗浄を用いても良い。クエン酸洗浄は、たとえばブラシスクラブ洗浄を用い、クエン酸濃度を５％、洗浄時間を４５秒の条件が選択できる。
【０１９５】
このようにＨＦまたはクエン酸洗浄を用いることにより、ＣＭＰ等で生じた表面のダメージ層を除去することができる。これによりＴＤＤＢ寿命を向上できる。図４６は、本実施の形態の場合のＴＤＤＢ寿命を示したグラフである。本実施の形態の場合のクエン酸を適用したデータはラインＨ、ＨＦ洗浄を適用したデータはラインＩで示している。参考のため、処理無し（ラインＲｅｆ）と実施の形態１のデータ（ラインＡ）を同時に示している。なお、アンモニアプラズマ処理を行わず、ＨＦ洗浄のみを行っただけでもラインＪに示すようにＴＤＤＢ特性が改善する。これは、ダメージ層の除去により界面の特性を向上できたためと思われる。
【０１９６】
（実施の形態４）
図４７〜図４９は、本発明の実施の形態４である半導体集積回路装置の製造方法を示した平面図および断面図である。図４７〜図４９においては配線部のみ示している。
【０１９７】
図４７に示すように、絶縁膜５０１上に配線形成用の絶縁膜５０２を形成し、この絶縁膜５０２に埋め込んで銅配線５０３を形成する。銅配線５０３の形成方法は実施の形態１〜３と同様である。
【０１９８】
さらに、窒化シリコン膜５０４、低誘電率の酸化シリコン膜５０５およびＴＥＯＳを原料ガスに用いてプラズマＣＶＤ法により形成した酸化シリコン膜（ＴＥＯＳ酸化膜）５０６を形成する。
【０１９９】
低誘電率の酸化シリコン膜５０５は、例えば水素シルセスキオキサン(Hydrogen Silsesquioxane) を原料とする無機系ＳＯＧ膜、テトラアルコキシシラン(tetra alkoxy silane) ＋アルキルアルコキシシラン(alkyl alkoxy silane) を原料とする有機系ＳＯＧ膜といった塗布型絶縁膜や、プラズマＣＶＤ法で成膜するフロロカーボンポリマー膜など、比誘電率（ε）が３．０以下の酸化シリコン系絶縁膜によって構成する。このような低誘電率の酸化シリコン膜を用いることによって配線間寄生容量を低減し、配線遅延の問題を回避できる。
【０２００】
次に、図４８（ａ）に示すようなパターンで、図４８（ｂ）に示すように、接続孔５０７を開口する。接続孔５０７の開口にはフォトリソグラフィとエッチングを用いる。ところで、低誘電率の酸化シリコン膜５０５は、表面が粗な膜構造を有し、Ｓｉ−ＯＨ結合を多く有する。このためその上層に形成する膜の膜質や界面状態が良くないことは経験的に判明している。また、次工程で説明するバリア膜（窒化チタン）をそのまま未処理で成膜するとＴＤＤＢ特性が良くないことも経験的に判明している。そこで、次に、実施の形態１で説明したアンモニアプラズマ処理を接続孔５０７内部の酸化シリコン膜５０５露出部に施す。これにより、表面のＳｉ−ＯＨ結合が改質されて、実施の形態１で説明したようにＳｉ−Ｏ−Ｎ結合に転換される。
【０２０１】
次に、図４９に示すように、接続孔５０７内に窒化チタンおよびタングステンからなるプラグ５０８を形成する。この窒化チタンの堆積の際、実施の形態１と同様にＳｉ−Ｏ−Ｎ結合が離脱し、窒化チタンと低誘電率の酸化シリコン膜５０５との界面が改善され接着性が向上する。
【０２０２】
なお、このような接続孔内のプラズマ処理は、配線溝にも適用できることはもちろんである。
【０２０３】
また、アンモニアプラズマ処理に代えて水素プラズマ処理、窒素、アルゴン、ヘリウム等が混合されたプラズマ処理であっても良い。
【０２０４】
なお、接続孔５０７の開口後にフォトレジスト膜を除去するためのアッシング工程に置いて、接続孔５０７底部の配線５０３の表面が酸化される場合がある。このような酸化層を除去する技術として、特開平１１−１６９１２号公報に記載の技術がある。
【０２０５】
また、低誘電率の酸化シリコン膜５０５は、パッシベーション膜として形成される保護膜に含まれる酸化シリコン膜（たとえばＴＥＯＳ酸化膜）の誘電率よりも低い誘電率を有する酸化シリコン膜と定義できる。
【０２０６】
（実施の形態５）
上記した埋め込みＣｕ配線４６ａ〜４６ｅの形成方法は、デュアルダマシン法を用いた埋め込みＣｕ配線の形成に適用することもできる。この場合は、第１層目のＷ配線２４〜３０を形成した後、まず、図５０に示すように、第１層目のＷ配線２４〜３０の上部にプラズマＣＶＤ法で膜厚１２００ｎｍ程度の酸化シリコン膜３１、膜厚５０ｎｍ程度の薄い窒化シリコン膜３８および膜厚３５０ｎｍ程度の酸化シリコン膜３９を順次堆積する。
【０２０７】
次に、図５１に示すように、フォトレジスト膜をマスクにしたドライエッチングで第１層目のＷ配線２４、２６、２７、２９、３０の上部の酸化シリコン膜３９、窒化シリコン膜３８および酸化シリコン膜３１を順次除去した後、図５２（ａ）、（ｂ）に示すように、別のフォトレジスト膜をマスクに用い、窒化シリコン膜３８をエッチングのストッパしたドライエッチングで酸化シリコン膜３９を除去することによって、スルーホールを兼ねた配線溝５０〜５４を形成する。
【０２０８】
次に、図５３に示すように、配線溝５０〜５４の内部を含む酸化シリコン膜３９の上部に膜厚５０ｎｍ程度の薄いＴｉＮ膜４５を堆積した後、ＴｉＮ膜４５の上部に配線溝５０〜５４の深さよりも十分に厚い膜厚のＣｕ膜４６を堆積する。スルーホールを兼ねた配線溝５０〜５４は、前記配線溝４０〜４４に比べてアスペクト比が大きいため、ＴｉＮ膜４５はＣＶＤ法で堆積する。また、Ｃｕ膜４６はスパッタリングを２回以上繰り返すことによって堆積する。また、ＣＶＤ法、電解メッキ法あるいは無電解メッキ法で形成してもよい。メッキ法でＣｕ膜４６を形成する場合には、配線溝５０〜５４の下層にＣｕのシード層をスパッタリング法などで形成する工程が必要となる。
【０２０９】
次に、図５４に示すように、前述した砥粒フリー化学機械研磨、有砥粒化学機械研磨および選択的化学機械研磨によって配線溝５０〜５４の外部のＣｕ膜４６とＴｉＮ膜４５とを除去し、配線溝５０〜５４の内部に埋め込みＣｕ配線４６ａ〜４６ｅを形成する。その後の工程は、前記シングルダマシン法を用いた埋め込みＣｕ配線４６ａ〜４６ｅの形成方法と同じである。
【０２１０】
（実施の形態６）
前記したように、Ｃｕを配線材料に用いた場合は、ＴＤＤＢ寿命が、他の金属材料（たとえばアルミニウム、タングステン）よりも著しく短くなることが一般的に知られている。ここで、図５５は、Ｃｕ配線、アルミニウム配線、タングステン配線のＴＤＤＢ特性を測定したデータを示すグラフである。縦軸にＴＤＤＢ寿命を横軸に電界強度を割り当てている。
【０２１１】
アルミニウム配線の特性（データＡ）およびタングステン配線の特性（データＢ）を外挿すると、電界強度が０．２ＭＶ／ｃｍ（通常使用状態）におけるＴＤＤＢ寿命は、本発明者らの開発目標である３×１０8ｓｅｃ（１０年）を優に越える。一方、Ｃｕ配線の特性（データＣ）を外挿すると、１０年の開発目標に対してほとんどマージンのない状態であることがわかる。
【０２１２】
この試験において、アルミニウム配線は、被膜の堆積とフォトリソグラフィを用いたパターニングにより形成しているが、タングステン配線は、Ｃｕ配線と同様にダマシン法を用いて形成している。すなわち、Ｃｕ配線とタングステン配線の相違は材料のみであり、構造上の相違はない。それにもかかわらずＴＤＤＢ特性の顕著な相違があることは、配線材料の相違に起因することが示唆される。なお、ここでのＴＤＤＢ特性は１４０℃の温度下で行ったデータを示している。
【０２１３】
このようなＴＤＤＢ寿命の劣化原因は、配線材料に適用されたＣｕが周辺に拡散し、これが配線間の絶縁耐圧を低下させると一般には考えられている。したがって、Ｃｕ配線の実用化に際しては、Ｃｕの拡散を防止するためのバリア膜が必須と考えられている。しかし、配線の微細化に連れて、配線断面積中に占める高抵抗のバリア膜の断面積が増加することにより配線抵抗が増加する結果、配線材料として銅を適用したメリットが薄れるという問題が発生する。
【０２１４】
そこで、本発明者らは、銅の拡散現象について改めて実験を行い検討した。その結果、本発明者らは、前記したように銅の拡散現象について本質的なメカニズムを初めて見出した。すなわち、配線中の銅は原子状の銅よりも、酸化銅あるいは銅シリサイドから供給されるイオン化銅が配線間の電位でドリフトし拡散する要因が支配的である。また、銅の拡散経路は銅配線が形成された絶縁膜とキャップ膜との界面が支配的である。すなわち、銅配線の表面に酸化銅あるいは銅シリサイドが形成され、これら銅の化合物から銅イオンが形成され、イオン化された銅が配線形成用絶縁膜とキャップ膜との界面に沿って配線間電界によりドリフトして拡散し、この拡散した銅原子がリーク電流を増加させる原因になる。そして、そのリーク電流の増加は熱ストレスを増加させ、最終的にリークパスで絶縁破壊が生じてＴＤＤＢ寿命に至る。
【０２１５】
図５６は、前記各種の表面処理（アンモニアプラズマ処理、水素プラズマ処理、水素アニール処理、窒素プラズマ処理）および処理なし時のＣｕ配線中のＳｉの含有量を示したグラフである。なお、この検査結果は、前記Ｃｕ配線（ＴｉＮ膜（バリア膜）を含む）の形成工程、前記洗浄工程、前記各種の表面処理工程、前記キャップ膜の形成工程および前記層間絶縁膜の形成工程後に行った検査により作成されたものである。また、酸素や硫黄等のような他の不純物においてもＳｉと同じような結果が得られると考えられる。
【０２１６】
各種の表面処理におけるＣｕシリサイドは、前記したように主としてキャップ膜（窒化シリコン等）の成膜時のセットフローによるものである。この検査時点における水素アニール処理および窒素プラズマ処理においては、アンモニアプラズマ処理や水素プラズマ処理に比較して、Ｃｕ配線の表面近傍（ｄ＝１０〜６０ｎｍ程度）および内部（ｄ＝９０〜３００ｎｍ程度）におけるＳｉの含有量が多い。特に、表面近傍において極めて多いことが分かる。これらの処理では、前記図３３に示したように、ＴＤＤＢ特性が悪かった。
【０２１７】
一方、この検査時点におけるアンモニアプラズマ処理や水素プラズマ処理においては、水素アニール処理および窒素プラズマ処理に比較して、Ｃｕ配線の表面近傍および内部におけるＳｉの含有量が少ない。特に、表面近傍におけるＳｉの含有量が極めて少ない。すなわち、これらの処理では、Ｃｕ配線における不純物の含有量が少ない上、配線溝が形成された絶縁膜の表面の清浄度が高く、また、配線溝が形成された絶縁膜の表面のダングリングボンド等が少ない。したがって、前記図３３に示したように、ＴＤＤＢ特性が良好であった。このようにＴｉＮ膜（導電性バリア膜）がある場合において、ＴＤＤＢ特性は、界面の影響のみで決定される。
【０２１８】
このような新しい見地から本発明者らは、配線溝内の側壁部および底部にイオン化されていない中性Ｃｕを成膜すること（銅の純度を上げること）、前記アンモニアプラズマ処理または水素プラズマ処理を施すこと、あるいはこれらと前記ＣＭＰ処理または前記洗浄処理等とを組み合わせることにより、バリア膜の膜厚を１０ｎｍ未満に薄くしても、あるいは、バリア膜自体を無くしてしまっても、Ｃｕ配線を有する半導体集積回路装置のＴＤＤＢ寿命を向上させることができることを初めて見出した。
【０２１９】
ここで、図５７に配線抵抗（ＴｉＮ・ｘ（膜厚）ｎｍ／ＴｉＮ・５０ｎｍ比）のＴｉＮ膜（バリア膜）厚の依存性を示す。同図は、配線幅が、例えば０．４μｍ程度および１．０μｍ程度、配線溝の深さが、例えば０．４μｍ程度の溝形状に対して、配線抵抗の実測値と理論値（計算値）とを示している。なお、ＴｉＮ膜の膜厚は、配線溝の底部の膜厚とする。
【０２２０】
この図５７から、ＴｉＮ膜（バリア膜）の厚さが薄くなるに連れて配線抵抗も減少し、計算値と実測値とがほぼ一致することが分かる。したがって、ＴｉＮの膜厚が、５０ｎｍの場合の配線抵抗と比較し、ＴｉＮ膜が無い場合は、配線幅が０．４μｍ程度の場合で１９％、配線幅が１．０μｍ程度の場合で１５％程度、配線抵抗を大幅に低減できる。また、ＴｉＮ膜の膜厚が１０ｎｍ程度の場合でも、配線幅が０．４μｍ程度の場合で１６％、配線幅が１．０μｍ程度の場合で１２％程度、配線抵抗を低減できることが分かる。
【０２２１】
また、図５８に、Ｃｕ配線をロングスロースパッタリング法によって形成した場合におけるＴＤＤＢ特性のＴｉＮ膜依存性を示す。同図からＴｉＮ膜の膜厚が１０〜５０ｎｍ程度のＴＤＤＢ特性は前述しているのと同等であることが分かる。一方、ＴｉＮ膜が無い場合の試料のＴＤＤＢ特性は、ＴｉＮ膜が１０〜５０ｎｍ程度のＴＤＤＢ特性に比べて、傾きが緩くなるが新制度目標（例えば０．２ＭＶ／ｃｍ、１１０℃、１０年＝３×１０8秒）を充分に越えることが分かる。
【０２２２】
また、図５９に、ＴｉＮ膜が無い場合およびＴｉＮ膜の厚さが１０ｎｍ程度で形成した場合における各々のＣｕ配線における熱処理の有無によるＴＤＤＢ特性を示す。同図から、ＴｉＮ膜が無い試料でも、例えば４００℃、３時間の熱処理でＴＤＤＢ特性が劣化しないことが分かる。
【０２２３】
この図５８および図５９の評価結果から、ＴｉＮ膜が無い場合、すなわち、Ｃｕのみで配線を構成した場合でも充分は信頼度を達成することができ、実用的なＣｕ配線を形成することが可能であることが本発明者らの実験によって初めて判明した。
【０２２４】
次に、本実施の形態６の半導体集積回路装置の配線構造の具体的な一例を図６０に示す。図６０は、半導体集積回路装置の一部（第１層配線と第２層配線部分）を抜き出して示した断面図であり、（ａ）はシングルダマシン法によって形成された箇所、（ｂ）はデュアルダマシン法によって形成された箇所をそれぞれ示している。なお、窒化シリコン膜４７上には、酸化シリコン膜４８が堆積されている。また、同図（ｂ）においては、酸化シリコン膜３１ａおよびＷ配線２７上に窒化シリコン膜４９を介して酸化シリコン膜３１ｂが堆積されている。そして、その酸化シリコン膜３１ｂおよび窒化シリコン膜４９には、Ｗ配線２７の上面の一部が露出されるようなスルーホール３４が形成されている場合が例示されている。また、以下の説明においては、説明を容易にするために、第１層配線と第２層配線部分のみを抜き出して説明するが、本発明は、その部分のみに適用されることに限定されるものではなく、他の配線層部分に適用することも可能である。
【０２２５】
配線の幅（配線溝４２の幅）および隣接配線間隔（隣接配線の互いに対向する側面から側面までの距離）は、例えば０．４μｍ以下である。本発明者らが検討している配線幅および隣接配線間隔は、例えば０．２５μｍ以下、あるいは０．２μｍ以下の配線構造を有する半導体集積回路装置である。配線溝４２のアスペクト比は、例えば１である。
【０２２６】
また、ＴｉＮ膜４５で例示される導電性バリア膜の厚さは、例えば１０ｎｍ未満、好ましくは６〜７ｎｍ程度である。本実施の形態６においては、そのＴｉＮ膜４５の膜厚を、例えば５ｎｍ以下、またはそれよりも薄い３ｎｍ以下、あるいはさらに薄い２ｎｍ程度としてもＴＤＤＢ特性を向上させることができた。ここで言うＴｉＮ膜４５の厚さは、最も薄く被着される面部分を指している。すなわち、ここでは、前述したように配線溝（配線溝４２等）または接続孔（スルーホール３４等）内のＴｉＮ膜４５の膜厚において側壁部が最も薄く被着されることから、その側壁部のＴｉＮ膜４５の厚さのことを指している。そして、さらに、その場合に、例えば次の２通りの構造がある。１つは、配線溝や接続孔内の側壁部（溝や孔の底部角を含む）において、ＴｉＮ膜４５が最も薄い部分の厚さが、上記厚さ（例えば１０ｎｍ未満、好ましくは６〜７ｎｍ程度、５ｎｍ以下、３ｎｍ以下、または２ｎｍ程度）である。他の１つは、配線溝や接続孔内の側壁部において、ＴｉＮ膜４５の最も厚い部分の厚さが、上記厚さ（例えば１０ｎｍ未満、好ましくは６〜７ｎｍ程度、５ｎｍ以下、３ｎｍ以下、または２ｎｍ程度）である。
【０２２７】
上記のように厚さ１０ｎｍ未満のＴｉＮ膜４５を形成したことにより、ＴｉＮ膜４５の方が、酸化シリコン膜３９との密着性がＣｕ膜よりも良いので、ＣＭＰ処理時にＣｕ膜４６が剥離するのを防止できる。また、ＴｉＮ膜４５を設けない場合（後の実施の形態８で説明）に比べて配線抵抗は上昇するものの、信頼性の高いＣｕ配線構造を実現できる。また、ＴｉＮ膜４５を設けない場合に比べてＴＤＤＢ特性を向上させることができる。これは、ＴｉＮ膜４５が無い場合、Ｃｕ膜４６の成膜時にＣｕが配線溝４２の側壁部に衝突しＳｉＯ２と反応する結果、Ｃｕイオンが僅かに発生するためと考えられる。熱処理後であってもＴＤＤＢ特性は劣化しないことから、その僅かなＣｕ／ＳｉＯ２界面のＣｕイオン層が影響していると考えられる。したがって、本実施の形態によれば、僅か１０ｎｍ未満のＴｉＮ膜４５でもイオン化したＣｕに対してバリアとなり、ＴＤＤＢ特性を向上させることができると考えられる。
【０２２８】
また、Ｃｕ配線４６ｃで例示されるＣｕ配線のＣｕ以外の成分の濃度は、０．８原子％（ａｔｏｍｉｃ％またはＡｔ．％）以下または０．２ａｔｏｍｉｃ％以下である。また、本発明者らの実測結果では、そのＣｕ以外の成分の濃度を、例えば０．０８ａｔｏｍｉｃ％以下、または、それよりも低い０．０５ａｔｏｍｉｃ％以下、あるいはそれよりもさらに低い０．０２ａｔｏｍｉｃ％以下にすることが可能であった。このＣｕ以外の成分の濃度の値は、半導体チップが完成した時点、すなわち、ウエハプロセスを経て半導体ウエハから半導体チップが切り出された時点での値であって、そのＣｕ以外の成分が、Ｃｕ配線形成後の絶縁膜や金属膜の成膜処理時等の熱（例えばタングステン等では成膜時に４５０℃程度の熱が加わる）によってＣｕ配線中に拡散したことを想定して算出した値である。実際のＣｕ配線において、そのＣｕ以外の成分は、Ｃｕ配線の上層部（キャップ膜が接する部分）の濃度が高く、Ｃｕ配線の中心に向かって次第に薄くなるような状態で分布していると考えられる。そのＣｕ以外の成分としては、例えばシリコン、酸素、硫黄（硫黄はＣｕ配線をメッキ法で形成した場合に考えられる）またはそれらの任意の組合せがある。
【０２２９】
また、酸化シリコン膜３１ａ，３１ｂ，３１，３９，４８等に代えて、層間絶縁膜の材料を、例えばＳｉＯＦ、有機ＳＯＧ（Spin On Glass）またはＰＳＧ（Phospho Silicate Glass）膜としても良い。ＳｉＯＦや有機ＳＯＧ膜等のような誘電率の低い絶縁材料で構成した場合、配線容量を低減できるので、半導体集積回路装置のさらに性能を向上させることが可能となる。また、ＰＳＧ膜を用いた場合、Ｃｕの拡散を防止する機能を有するので、ＴＤＤＢ寿命をさらに向上させることが可能となる。したがって、半導体集積回路装置の信頼性をさらに向上させることが可能となる。
【０２３０】
次に、このようなシングルダマシン法によるＣｕ配線構造の形成方法の一例を図６１〜図６５によって説明する。なお、図６１〜図６５の各々の（ａ）は、半導体集積回路装置の製造工程中の要部平面図を示し、（ｂ）は各図（ａ）のＡ−Ａ線の断面図を示している。また、図６１〜図６４の（ａ）は平面図であるが、図面を分かり易くするために金属膜にハッチングを付す。
【０２３１】
まず、前記実施の形態１等で説明した図１〜図６の工程を経た後、図７を用いた説明と同様にして図６１に示すように、配線溝４２を形成する。配線溝４２の底面からはプラグ３７の上面が露出している。続いて、図６２に示すように、例えばＴａ膜４５ａ（導電性バリア膜）を、例えばデポ膜厚で３０ｎｍ程度、前記実施の形態１と同様のスパッタリング法等によって堆積する。この際、配線溝４２の側壁部には、最も厚い箇所で、または、最も薄い箇所で、例えば１０ｎｍ未満以下、６〜７ｎｍ程度のＴａ膜４５ａが被着される。なお、ここでは、導電性バリア膜をＴａとしているが、前記したのと同様に、ＴｉＮやその他に例示した膜でも良い。
【０２３２】
その後、Ｔａ膜４５ａ上に、Ｃｕ膜４６を、例えばデポ膜厚で３００ｎｍ程度、前記実施の形態１と同様のスパッタリング法によって堆積する。この際の条件は、例えば次の通りである。圧力は、例えば０．０２Ｐａ、直流（ＤＣ）パワーは、例えば１０ｋＷ、ターゲットと基板１との距離は、例えば３００〜４００ｍｍ、温度は、例えば室温である。
【０２３３】
このように本実施の形態においては、Ｃｕ膜４６をスパッタリング法によって堆積することにより、ＣＶＤ法やメッキ法に比べて、化合物の生成を非常に少なくすることができる。また、その際のターゲットとして、例えば９９．９９９％（５Ｎ）以上、好ましくは、９９．９９９９％（６Ｎ）以上の純度の高い無酸素Ｃｕを用いた。これにより、例えば成膜時のＣｕ膜４６のＣｕの濃度を９９．９９９％以上、好ましくは、９９．９９９９％以上にできる。したがって、さらに純度の高いＣｕを堆積できる。
【０２３４】
Ｔａ膜４５ａおよびＣｕ膜４６の堆積に際しては、通常のスパッタリング法でも良いが、ロングスロースパッタリング法やコリメートスパッタリング法等のような指向性の高いスパッタリング法を用いても良い。その場合、配線溝４２への金属膜のカバレージを向上させることができる。
【０２３５】
次いで、水素アニール処理を施す。これにより、Ｃｕ膜４６を配線溝４２内に良好に埋め込む。その際の条件は、例えば４７５℃、３分、２６．６６４４×１０2Ｐａ、５００ｓｃｃｍ程度である。
【０２３６】
続いて、Ｃｕ膜４６およびＴａ膜４５ａを、図６３に示すように、前記実施の形態１，２で説明したのと同様のＣＭＰ法等によって研磨し余分な部分を除去することにより、Ｃｕ配線４６ｃを形成する。続いて、前記実施の形態１、２で説明したのと同様の防食プロセスおよび前記実施の形態１〜３で説明したのと同様の洗浄処理を施す。その後、図６４の網掛けのハッチングで示すように、絶縁膜３９およびＣｕ配線４６ｃの表面に対して、前記実施の形態１で説明したアンモニアプラズマ処理または水素プラズマ処理を施す。
【０２３７】
アンモニアプラズマ処理を施した場合には、酸化シリコン膜３９の表面部分に、ＳｉＨ結合およびＳｉＮ結合が形成される結果、酸化シリコン膜３９の表面部分の膜質、清浄度および電気的な安定性を向上でき、Ｃｕの拡散防止性能を向上させることが可能となる。また、前記実施の形態１で説明したように、キャップ膜との接着性を向上させることも可能となる。また、Ｃｕ配線４６ｃの表面部分においては、ＣｕＮが形成され、そのＣｕＮが、後の工程でシリコンや酸素の結合を阻止するように作用する結果、銅シリサイドや酸化銅の形成を防止でき、銅の純度を向上させることが可能となる。したがって、Ｃｕの拡散を防止でき、ＴＤＤＢ寿命を向上させることが可能となる。また、Ｃｕの純度が高いので半導体チップとして完成された状態においてＣｕ配線の抵抗を目的通りに下げることができる。このため、半導体集積回路装置の性能を向上させることが可能となる。
【０２３８】
一方、水素プラズマ処理を施した場合には、酸化シリコン膜３９の表面部分で、ＳｉＨ結合が形成される結果、アンモニアプラズマ処理の場合とほぼ同じ効果が得られた。また、本発明者らの実験結果によれば、水素プラズマ処理においては、その後のキャップ膜の形成工程においてＣｕが数％程度のシリコンと反応するが、水素アニール、窒素プラズマ処理あるいは無処理の場合に比べて、リーク電流を大幅に低減することができ、ＴＤＤＢ寿命を向上させることが可能であった。また、Ｃｕ配線の抵抗は、アンモニアプラズマ処理に比べれば劣るものの、水素アニールまたは窒素プラズマ処理の場合に比べて低下させることができた。
【０２３９】
その後、図６５に示すように、窒化シリコン膜（キャップ膜）４７を前記実施の形態１等と同様に堆積する。その後、図６０（ａ）に示したように、窒化シリコン膜４７上に、例えばＴＥＯＳ（Tetraethoxysilane）ガスを用いたプラズマＣＶＤ法等によって酸化シリコン膜４８を堆積する。
【０２４０】
次に、デュアルダマシン法によるＣｕ配線構造の形成方法の一例を図６６〜図７７によって説明する。なお、図６６〜図７７の各々の（ａ）は、半導体集積回路装置の製造工程中の要部平面図を示し、（ｂ）は各図（ａ）のＡ−Ａ線の断面図を示している。また、図７３〜図７６の（ａ）は平面図であるが、図面を分かり易くするために金属膜にハッチングを付す。
【０２４１】
まず、前記実施の形態１等で説明した図１〜図５の工程を経て、前記実施の形態５の図５０の工程を経た後、図６６に示すように、酸化シリコン膜３９上に、反射防止膜６５を塗布し、その上にフォトレジストパターン６６を形成する。フォトレジストパターン６６は、例えば平面円形状の孔を形成するためのマスクパターンであり、通常のフォトリソグラフィ技術によって形成されている。続いて、図６７に示すように、フォトレジストパターン６６をマスクとして、そこから露出する反射防止膜６５をドライエッチング法によってエッチング除去した後、さらに、酸化シリコン膜３９，窒化シリコン膜３８および酸化シリコン膜３１ｂをドライエッチング法によってエッチング除去することにより、スルーホール３４を形成する。この酸化シリコン膜３９，窒化シリコン膜３８および酸化シリコン膜３１ｂのエッチング処理では、最初、非選択で行い、途中から、酸化シリコン膜と窒化シリコン膜とのエッチング選択比を大きくし、酸化シリコン膜の方が窒化シリコン膜よりもエッチング除去され易い条件でエッチングする。これにより、窒化シリコン膜４９をエッチングストッパとしてスルーホール３４を穿孔する。したがって、この段階では、スルーホール３４の底面からは窒化シリコン膜４９が露出されている。
【０２４２】
次いで、フォトレジストパターン６６および反射防止膜６５をアッシング法等によって図６８に示すように除去した後、再度、図６９に示すように、反射防止膜６７をスルーホール３４内に埋め込まれるように酸化シリコン膜３９上に全面に塗布する。続いて、図７０に示すように、反射防止膜６７上に、フォトレジストパターン６８を形成する。フォトレジストパターン６８は、例えば平面帯状の配線溝を形成するためのマスクパターンであり、通常のフォトリソグラフィ技術によって形成されている。その後、図７１に示すように、フォトレジストパターン６８をマスクとして、そこから露出する反射防止膜６７をドライエッチング法によってエッチング除去した後、さらに、酸化シリコン膜３９をドライエッチング法によってエッチング除去することにより、配線溝４２を形成する。この酸化シリコン膜３９のエッチング処理では、酸化シリコン膜と窒化シリコン膜とのエッチング選択比を大きくし、酸化シリコン膜の方が窒化シリコン膜よりもエッチング除去され易い条件でエッチングする。これにより、窒化シリコン膜３８をエッチングストッパとして配線溝４２を形成する。したがって、この段階では、配線溝４２の底面からは窒化シリコン膜３８が露出されている。
【０２４３】
次いで、フォトレジストパターン６８および反射防止膜６７をアッシング法等によって図７２に示すように除去した後、配線溝４２およびスルーホール３４の底部に露出される窒化シリコン膜３８，４９を選択的に除去する。このエッチング処理では、酸化シリコン膜と窒化シリコン膜とのエッチング選択比を大きくし、窒化シリコン膜の方が酸化シリコン膜よりもエッチング除去され易い条件でエッチングする。これにより、図７３に示すように、配線溝４２およびスルーホール３４の底面から酸化シリコン膜３９およびＷ配線２７の一部を露出させる。これは、Ｗ配線２７と上層埋め込み配線との電気的な接続をとるためである。また、酸化シリコン膜よりも誘電率の高い窒化シリコン膜３８，４９を可能な限り減らすことで、配線容量の低減を図るためでもある。このようにして、配線溝４２およびスルーホール３４を形成する。
【０２４４】
次いで、図７４に示すように、例えばＴａ膜４５ａ（導電性バリア膜）を、本実施の形態６で説明したシングルダマシン法の場合と同様の条件でスパッタリング法によって堆積する。この際、配線溝４２およびスルーホール３４の側壁部には、最も厚い箇所で、または、最も薄い箇所で、例えば１０ｎｍ未満以下、６〜７ｎｍ程度のバリア膜４５ａが被着される。なお、ここでも、導電性バリア膜をＴａとしているが、前記したのと同様に、ＴｉＮやその他に例示した膜でも良い。
【０２４５】
続いて、Ｔａ膜４５ａ上に、Ｃｕ膜４６を、例えばデポ膜厚で１５０ｎｍ程度、本実施の形態６で説明したシングルダマシン法の場合と同様の条件でスパッタリング法によって堆積する。その際のターゲットとして、例えば９９．９９９％（５Ｎ）以上、好ましくは、９９．９９９９％（６Ｎ）以上の純度の高い無酸素Ｃｕを用いた。これにより、例えば成膜時のＣｕ膜４６のＣｕの濃度を９９．９９９％以上、好ましくは、９９．９９９９％以上にできる。したがって、Ｃｕ配線の底面および側面部に純度の高いＣｕを堆積できる。
【０２４６】
その後、電解メッキ法等によってＣｕ膜４６を形成する。Ｃｕ膜４６を電解メッキ法によりスルーホール３４内に埋め込む時の条件は、例えば電流密度が０．５〜１．０Ａ／ｄｍ2、４０秒程度である。また、Ｃｕ膜４６を配線溝４２内に埋め込む時の条件は、例えば電流密度が１．０〜２．０Ａ／ｄｍ2、１４０秒程度である。
【０２４７】
次いで、本実施の形態６で説明したシングルダマシン法の場合と同様に水素アニール処理を施す。なお、この処理は場合によって無くても良い。
【０２４８】
続いて、Ｃｕ膜４６およびＴａ膜４５ａを、図７５に示すように、前記実施の形態１，２で説明したのと同様のＣＭＰ法等によって研磨し余分な部分を除去することによりＣｕ配線４６ｃを形成した後、前記実施の形態１、２で説明したのと同様の防食プロセスおよび前記実施の形態１〜３で説明したのと同様の洗浄処理を施す。その後、図７６の網掛けのハッチングで示すように、絶縁膜３９およびＣｕ配線４６ｃの表面に対して、前記実施の形態１で説明したアンモニアプラズマ処理または水素プラズマ処理を施す。これにより、本実施の形態６のシングルダマシン法で説明した場合と同様の効果を得ることができた。
【０２４９】
その後、図７７に示すように、窒化シリコン膜（キャップ膜）４７を前記実施の形態１等と同様に堆積した後、図６０（ｂ）に示したように、窒化シリコン膜４７上に、例えばＴＥＯＳガスを用いたプラズマＣＶＤ法等によって酸化シリコン膜４８を堆積する。
【０２５０】
このような本実施の形態６では、上記本実施の形態６の構成で得られる効果の他、前記実施の形態１〜５と同じ構成部分については、前記実施の形態１〜５で説明したのと同じ効果を得ることが可能となる。
【０２５１】
（実施の形態７）
本実施の形態７においては、配線溝や接続孔を穿孔した後に上記アンモニアプラズマ処理または水素プラズマ処理を施すものである。シングルダマシン法でもデュアルダマシン法でも同じなので、デュアルダマシン法を一例として本実施の形態７を図７８および図７９によって説明する。なお、図７８、７９の各々の（ａ）は、半導体集積回路装置の製造工程中の要部平面図を示し、（ｂ）は各図（ａ）のＡ−Ａ線の断面図を示している。また、図７８、７９の（ａ）は平面図であるが、図面を分かり易くするために金属膜にハッチングを付す。
【０２５２】
本実施の形態７においては、前記実施の形態６の図６６〜図７３を用いて説明した製造工程を経た後、図７８の網掛けのハッチングで示すように、上記アンモニアプラズマ処理または水素プラズマ処理を施す。
【０２５３】
アンモニアプラズマ処理を施した場合には、酸化シリコン膜３９の上面、配線溝４２の側壁部の酸化シリコン膜３９の表面、配線溝４２の底部の酸化シリコン膜３１ｂの上面およびスルーホール３４の側壁部の酸化シリコン膜３１ｂの表面に、ＳｉＨ結合およびＳｉＮ結合が形成される（例えば厚さ１０ｎｍ未満の薄い窒化シリコン膜が形成される）結果、酸化シリコン膜３９の上面、配線溝４２の側壁部の酸化シリコン膜３９の表面、配線溝４２の底部の酸化シリコン膜３１ｂの上面およびスルーホール３４の側壁部の酸化シリコン膜３１ｂの表面部分の膜質、清浄度、電気的な安定性を向上でき、Ｃｕの拡散防止性能を向上させることが可能となる。また、前記実施の形態１で説明したのと同様に、酸化シリコン膜３９とキャップ膜との接着性を向上させることも可能となる。なお、アンモニアプラズマ処理を施した後、軽くドライエッチング処理を施すことにより、Ｗ配線２７の上部に形成された窒化膜（この場合はＷＮ膜）を除去しても良い。
【０２５４】
一方、水素プラズマ処理を施した場合には、酸化シリコン膜３９の上面、配線溝４２の側壁部の酸化シリコン膜３９の表面、配線溝４２の底部の酸化シリコン膜３１ｂの上面およびスルーホール３４の側壁部の酸化シリコン膜３１ｂの表面で、ＳｉＨ結合が形成される結果、アンモニアプラズマ処理の場合とほぼ同じ効果が得られる。
【０２５５】
続いて、図７９に示すように、前記実施の形態６と同様にしてＴａ膜４５ａおよびＣｕ膜４６を下層から順に堆積する。この後の工程は、前記実施の形態６で説明したのと同じなので説明を省略する。
【０２５６】
このような本実施の形態７では、前記実施の形態６で得られた効果の他に、配線溝４２およびスルーホール３４の側壁部に対してもアンモニアプラズマ処理または水素プラズマ処理を施すことにより、ＴＤＤＢ寿命をさらに向上させることができるので、半導体集積回路装置の信頼性および歩留まりをさらに向上させることできる、という効果が得られる。
【０２５７】
（実施の形態８）
本実施の形態８の半導体集積回路装置の配線構造の具体的な一例を図８０に示す。図８０は、半導体集積回路装置の一部を抜き出して示した断面図であり、（ａ）はシングルダマシン法によって形成された箇所、（ｂ）はデュアルダマシン法によって形成された箇所をそれぞれ示している。
【０２５８】
本実施の形態８においては、導電性バリア膜が形成されていない。すなわち、配線溝４２またはスルーホール３４内には、Ｃｕのみが埋め込まれている。したがって、Ｃｕ配線４６ｃの側壁部および底部は、ほぼ直接に酸化シリコン膜３９と直接接した状態とされる。ただし、前記実施の形態７で説明した形成方法を採用した場合には、Ｃｕ配線４６ｃの側壁部および底部は、配線溝４２およびスルーホール３４内の酸化シリコン膜３９の側壁部や底部に形成された薄い窒化シリコン膜に直接接した状態とされる。
【０２５９】
また、Ｃｕ配線４６ｃで例示されるＣｕ配線のＣｕ以外の成分の濃度や分布は、前記実施の形態６で説明したのと同じである。また、酸化シリコン膜３１ａ，３１ｂ，３１，３９，４８等に代えて使用する層間絶縁膜の材料についても同じである。さらに、配線の幅（配線溝４２の幅）および隣接配線間隔（隣接配線の互いに対向する側面から側面までの距離）等、各寸法は、前記実施の形態６の図６０で説明したのと同じである。
【０２６０】
このような本実施の形態８においても、前記実施の形態６で説明したように、ＴＤＤＢ寿命を向上させることができた。したがって、半導体集積回路装置の歩留まりおよび信頼性を向上させることが可能となる。また、本実施の形態８においては、導電性バリア膜が設けられておらず、配線溝４２やスルーホール３４内にはＣｕ膜４６のみが埋め込まれているので、配線抵抗を大幅に向上させることが可能となっている。また、異層配線間が導電性バリア膜（Ｔａ膜４５ａやＴｉＮ膜４５等）を介さずに直接接続される（ここでは、Ｃｕ配線４６ｃとＷ配線２７とが直接接続される構造を例示したが、配線層の異なるＣｕ配線同士が直接接続される場合もある）ので、その異層配線間の接触抵抗を大幅に低減させることができ、微細なスルーホールでの抵抗を低減させることが可能となっている。したがって、配線溝４２やスルーホール３４が微細化されたとしても半導体集積回路装置の性能を向上させることが可能となる。
【０２６１】
このようなＣｕ配線構造の形成方法は、前記実施の形態６，７で説明したのと同じである。一例として、本実施の形態８のＣｕ配線構造をデュアルダマシン法により形成する方法を図８１〜図８４によって説明する。なお、図８１〜図８４の各々の（ａ）は、半導体集積回路装置の製造工程中の要部平面図を示し、（ｂ）は各図（ａ）のＡ−Ａ線の断面図を示している。また、図８１〜図８３の（ａ）は平面図であるが、図面を分かり易くするために金属膜にハッチングを付す。
【０２６２】
本実施の形態８においては、前記実施の形態６の図６６〜図７３を用いて説明した製造工程を経た後、図８１の網掛けのハッチングで示すように、上記アンモニアプラズマ処理または水素プラズマ処理を施す。
【０２６３】
アンモニアプラズマ処理または水素プラズマ処理を施すことにより、前記実施の形態７で説明したように、酸化シリコン膜３９の上面、配線溝４２の側壁部の酸化シリコン膜３９の表面、配線溝４２の底部の酸化シリコン膜３１ｂの上面およびスルーホール３４の側壁部の酸化シリコン膜３１ｂの表面部分の膜質、清浄度、電気的な安定性を向上でき、Ｃｕの拡散防止性能を向上させることが可能となる。また、前記実施の形態１で説明したのと同様に、酸化シリコン膜３９とキャップ膜との接着性を向上させることも可能となる。なお、前記実施の形態７で説明したように、アンモニアプラズマ処理を施した後、軽くドライエッチング処理を施すことにより、Ｗ配線２７の上部に形成された窒化膜（この場合はＷＮ膜）を除去しても良い。
【０２６４】
続いて、図８２に示すように、前記実施の形態６のＣｕ膜の成膜処理と同様にして純度の高いＣｕ膜４６を堆積する。すなわち、本実施の形態８においては、導電性バリア膜（Ｔａ膜４５ａやＴｉＮ膜４５等）を堆積せずに、直接的に、純度の高いＣｕ膜４６を酸化シリコン膜３９上（配線溝４２およびスルーホール３４の内部を含む）に堆積する。配線溝４２およびスルーホール３４内に埋め込まれたＣｕ膜４６は、その側壁部および底部において薄い窒化シリコン膜に直接接していると考えられる。したがって、そのＣｕ膜４６の側壁部および底部においてＣｕがイオン化され難い構造となっている。
【０２６５】
その後、Ｃｕ膜４６を、前記実施の形態６で説明したのと同様に、ＣＭＰ法等によって研磨して除去した後、洗浄処理を施す。これにより、図８３に示すように、Ｃｕ配線４６ｃを形成する。Ｃｕ配線４６ｃは、基本的にＣｕで形成されている。
【０２６６】
次いで、図８３の網掛けのハッチングで示すように、酸化シリコン膜３９の上面およびＣｕ配線４６ｃの上面（露出面）に、上記アンモニアプラズマ処理または水素プラズマ処理を施す。これにより、前記実施の形態６で説明したように、Ｃｕの拡散を防止でき、ＴＤＤＢ寿命を向上させることが可能となる。また、Ｃｕの純度が高いままとすることができるので半導体チップとして完成された状態においてＣｕ配線の抵抗を下げることが可能となる。
【０２６７】
続いて、図８４に示すように、前記実施の形態６で説明したのと同様に、窒化シリコン膜（キャップ膜）４７を前記実施の形態１等と同様に堆積した後、その上に、図８０（ｂ）に示したように、例えばＴＥＯＳガスを用いたプラズマＣＶＤ法等によって酸化シリコン膜４８を堆積する。
【０２６８】
このような本実施の形態８では、上記本実施の形態１〜７の構成で得られる効果の他、以下の効果を得ることが可能となる。すなわち、導電性バリア膜を設けないことにより、Ｃｕ配線４６ｃの抵抗を大幅に低減させることが可能となる。したがって、半導体集積回路装置の性能を向上させることが可能となる。
【０２６９】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０２７０】
例えば前記実施の形態１〜８は、各々独立に適用できることはもちろん、相互に組み合わせて適用できることは言うまでもない。たとえば実施の形態２の技術を適用して砥粒フリーで化学機械研磨を施し、その後実施の形態３を適用して酸処理を施し、さらに実施の形態１を適用してアンモニアあるいは水素、その他のプラズマ処理を施しても良い。
【０２７１】
また、前記実施の形態１〜８では、アンモニアプラズマ処理後の窒化シリコン膜４７の形成を真空破壊することなく連続的に行ったが、アンモニアプラズマ処理の後、一旦真空破壊をして、その後窒化シリコン膜４７を形成しても良い。真空破壊しない方が本発明の効果をより効果的に奏することができるが、アンモニアプラズマ処理により薄い窒化層が形成されるため、真空破壊を行い大気雰囲気に暴露しても酸化層の形成を抑制できる。よって、真空破壊した場合であっても、本実施の形態の効果をある程度奏することは可能である。
【０２７２】
また、前記実施の形態１〜８では、Ｃｕ膜をスパッタリング法で形成した場合について説明したが、Ｃｕの純度を高く確保できる条件でならば、スパッタリング法に代えてメッキ法やＣＶＤ法を用いても良い。
【産業上の利用可能性】
【０２７３】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるＣＭＯＳ−ＬＳＩ技術に適用した場合について説明したが、それに限定されるものではなく、例えばＤＲＡＭ（Dynamic Random Access Memory）、ＳＲＡＭ（Static Random Access Memory）、フラッシュメモリ（ＥＥＰＲＯＭ；Electric Erasable Programmable Read Only Memory）またはＦＲＡＭ（Ferroelectric Random Access Memory）等のようなメモリ回路を有する半導体集積回路装置、マイクロプロセッサ等のような論理回路を有する半導体集積回路装置または上記メモリ回路と論理回路とを同一半導体基板に設けている混載型の半導体集積回路装置にも適用できる。本発明は、少なくとも微細銅配線構造を有する半導体集積回路装置、半導体装置、電子回路装置または電子装置等に適用可能である。
【図面の簡単な説明】
【０２７４】
【図１】本発明の一実施の形態（実施の形態１）である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図２】実施の形態１の製造方法を示す半導体基板の要部断面図である。
【図３】実施の形態１の製造方法を示す半導体基板の要部断面図である。
【図４】実施の形態１の製造方法を示す半導体基板の要部断面図である。
【図５】実施の形態１の製造方法を示す半導体基板の要部断面図である。
【図６】（ａ）は実施の形態１の製造方法を示す平面図、（ｂ）は実施の形態１の製造方法を示す要部断面図である。
【図７】（ａ）は実施の形態１の製造方法を示す平面図、（ｂ）は実施の形態１の製造方法を示す要部断面図である。
【図８】実施の形態１の製造方法を示す半導体基板の要部断面図である。
【図９】埋め込みＣｕ配線の形成に用いるＣＭＰ装置の全体構成の一例を示す概略図である。
【図１０】埋め込みＣｕ配線の形成に用いるＣＭＰ装置の一部を示す概略図である。
【図１１】ウエハのスクラブ洗浄方法を示す斜視図である。
【図１２】埋め込みＣｕ配線の形成に用いるＣＭＰ装置の全体構成の他の例を示す概略図である。
【図１３】埋め込みＣｕ配線の形成に用いるＣＭＰ装置の全体構成のさらに他の例を示す概略図である。
【図１４】実施の形態１の製造方法を示す半導体基板の要部断面図である。
【図１５】（ａ）は、アンモニアプラズマ処理および窒化シリコン膜の堆積に用いるプラズマ処理装置の概要を示した断面図であり、（ｂ）は同じく平面図である。
【図１６】実施の形態１の製造方法を示す半導体基板の要部断面図である。
【図１７】実施の形態１の製造方法を示す半導体基板の要部断面図である。
【図１８】実施の形態１の半導体集積回路装置の製造方法を示すフロー図である。
【図１９】実施の形態１の半導体集積回路装置の概要を示す断面図である。
【図２０】ＴＤＤＢ寿命を示すグラフである。
【図２１】ＴＤＤＢ寿命を示すグラフである。
【図２２】（ａ）〜（ｄ）は、ＸＰＳデータを示すグラフである。
【図２３】（ａ）〜（ｄ）は、ＸＰＳデータを示すグラフである。
【図２４】（ａ）〜（ｄ）は、ＸＰＳデータを示すグラフである。
【図２５】（ａ）〜（ｅ）は、ＸＰＳデータを示すグラフである。（ｆ）は組成比を示す表図である。
【図２６】（ａ）〜（ｄ）は、質量分析結果を示すグラフである。
【図２７】（ａ）〜（ｄ）は、質量分析結果を示すグラフである。
【図２８】配線抵抗を示すグラフである。
【図２９】（ａ）は処理無しの場合における配線部分を示すＴＥＭ写真をトレースした断面図、（ｂ）は実施の形態１の配線部分を示すＴＥＭ写真をトレースした断面図である。
【図３０】（ａ）〜（ｃ）は、比較として示すＴＥＭ写真をトレースした断面図である。
【図３１】（ａ）および（ｂ）はＴＤＤＢ劣化のメカニズムを示す説明図である。
【図３２】（ａ）および（ｂ）はＴＤＤＢ向上のメカニズムを示す説明図である。
【図３３】ＴＤＤＢ寿命を示すグラフである。
【図３４】本発明の実施の形態２である半導体集積回路装置の製造方法に用いるＣＭＰ装置の全体構成の一例を示す概略図である。
【図３５】埋め込みＣｕ配線の形成に用いるＣＭＰ装置の一部を示す概略図である。
【図３６】Ｃｕ膜の研磨状態を示すＣＭＰ装置の概略図である。
【図３７】実施の形態２の半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図３８】（ａ）は、実施の形態２の半導体集積回路装置の製造方法を示す半導体基板の要部平面図、（ｂ）は同じく要部断面図である。
【図３９】実施の形態２の半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図４０】（ａ）は、実施の形態２の半導体集積回路装置の製造方法を示す半導体基板の要部平面図、（ｂ）は同じく要部断面図である。
【図４１】実施の形態２の半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図４２】（ａ）は、実施の形態２の半導体集積回路装置の製造方法を示す半導体基板の要部平面図、（ｂ）は同じく要部断面図である。
【図４３】実施の形態２の半導体集積回路装置の製造方法を示すフロー図である。
【図４４】ＴＤＤＢ寿命を示すグラフである。
【図４５】実施の形態３の半導体集積回路装置の製造方法を示すフロー図である。
【図４６】ＴＤＤＢ寿命を示すグラフである。
【図４７】実施の形態４の半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図４８】（ａ）は、実施の形態４の半導体集積回路装置の製造方法を示す半導体基板の要部平面図、（ｂ）は同じく要部断面図である。
【図４９】実施の形態４の半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図５０】本発明の他の実施の形態の半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図５１】本発明の他の実施の形態の半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図５２】（ａ）は、他の実施の形態の半導体集積回路装置の製造方法を示す半導体基板の要部平面図、（ｂ）は同じく要部断面図である。
【図５３】本発明の他の実施の形態の半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図５４】本発明の他の実施の形態の半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図５５】銅配線、アルミニウム配線、タングステン配線のＴＤＤＢ特性を測定したデータを示すグラフである。
【図５６】各処理を行った際の銅配線中に含まれるシリコンの量を示すグラフである。
【図５７】埋め込み銅配線の抵抗における導電性バリア膜厚さ依存性を示すグラフである。
【図５８】ＴＤＤＢ特性の導電性バリア膜厚さ依存性を示すグラフである。
【図５９】導電性バリア膜が無い場合および厚さ１０ｎｍ未満の場合におけるアニール処理後のＴＤＤＢ特性を示すグラフである。
【図６０】（ａ）および（ｂ）は、本発明の他の実施の形態である半導体集積回路装置の銅埋め込み配線層の要部断面図である。
【図６１】（ａ）は本発明の実施の形態である半導体集積回路装置の製造工程中における要部平面図、（ｂ）は（ａ）のＡ−Ａ線の断面図である。
【図６２】（ａ）は図６１に続く半導体集積回路装置の製造工程中における要部平面図、（ｂ）は（ａ）のＡ−Ａ線の断面図である。
【図６３】（ａ）は図６２に続く半導体集積回路装置の製造工程中における要部平面図、（ｂ）は（ａ）のＡ−Ａ線の断面図である。
【図６４】（ａ）は図６３に続く半導体集積回路装置の製造工程中における要部平面図、（ｂ）は（ａ）のＡ−Ａ線の断面図である。
【図６５】（ａ）は図６４に続く半導体集積回路装置の製造工程中における要部平面図、（ｂ）は（ａ）のＡ−Ａ線の断面図である。
【図６６】（ａ）は本発明の実施の形態である半導体集積回路装置の製造工程中における要部平面図、（ｂ）は（ａ）のＡ−Ａ線の断面図である。
【図６７】（ａ）は図６６に続く半導体集積回路装置の製造工程中における要部平面図、（ｂ）は（ａ）のＡ−Ａ線の断面図である。
【図６８】（ａ）は図６７に続く半導体集積回路装置の製造工程中における要部平面図、（ｂ）は（ａ）のＡ−Ａ線の断面図である。
【図６９】（ａ）は図６８に続く半導体集積回路装置の製造工程中における要部平面図、（ｂ）は（ａ）のＡ−Ａ線の断面図である。
【図７０】（ａ）は図６９に続く半導体集積回路装置の製造工程中における要部平面図、（ｂ）は（ａ）のＡ−Ａ線の断面図である。
【図７１】（ａ）は図７０に続く半導体集積回路装置の製造工程中における要部平面図、（ｂ）は（ａ）のＡ−Ａ線の断面図である。
【図７２】（ａ）は図７１に続く半導体集積回路装置の製造工程中における要部平面図、（ｂ）は（ａ）のＡ−Ａ線の断面図である。
【図７３】（ａ）は図７２に続く半導体集積回路装置の製造工程中における要部平面図、（ｂ）は（ａ）のＡ−Ａ線の断面図である。
【図７４】（ａ）は図７３に続く半導体集積回路装置の製造工程中における要部平面図、（ｂ）は（ａ）のＡ−Ａ線の断面図である。
【図７５】（ａ）は図７４に続く半導体集積回路装置の製造工程中における要部平面図、（ｂ）は（ａ）のＡ−Ａ線の断面図である。
【図７６】（ａ）は図７５に続く半導体集積回路装置の製造工程中における要部平面図、（ｂ）は（ａ）のＡ−Ａ線の断面図である。
【図７７】（ａ）は図７６に続く半導体集積回路装置の製造工程中における要部平面図、（ｂ）は（ａ）のＡ−Ａ線の断面図である。
【図７８】（ａ）は本発明の実施の形態である半導体集積回路装置の製造工程中における要部平面図、（ｂ）は（ａ）のＡ−Ａ線の断面図である。
【図７９】（ａ）は図７８に続く半導体集積回路装置の製造工程中における要部平面図、（ｂ）は（ａ）のＡ−Ａ線の断面図である。
【図８０】（ａ）および（ｂ）は、本発明のさらに他の実施の形態である半導体集積回路装置の銅埋め込み配線層の要部断面図である。
【図８１】（ａ）は本発明の実施の形態である半導体集積回路装置の製造工程中における要部平面図、（ｂ）は（ａ）のＡ−Ａ線の断面図である。
【図８２】（ａ）は図８１に続く半導体集積回路装置の製造工程中における要部平面図、（ｂ）は（ａ）のＡ−Ａ線の断面図である。
【図８３】（ａ）は図８２に続く半導体集積回路装置の製造工程中における要部平面図、（ｂ）は（ａ）のＡ−Ａ線の断面図である。
【図８４】（ａ）は図８３に続く半導体集積回路装置の製造工程中における要部平面図、（ｂ）は（ａ）のＡ−Ａ線の断面図である。
【図８５】本願のＴＤＤＢ寿命測定に使用した試料を示し、（ａ）は平面図、（ｂ）および（ｃ）は（ａ）におけるＢ−Ｂ’線断面およびＣ−Ｃ’線断面を各々示す説明図である。
【図８６】測定の概要を示した概念図である。
【図８７】電流電圧測定結果の一例である。
【図８８】導電性バリア膜の配線溝または接続孔内におけるカバレージの説明図である。
【符号の説明】
【０２７５】
１  基板
２  素子分離溝
３  酸化シリコン膜
４  ｐ型ウエル
５  ｎ型ウエル
６  ゲート絶縁膜
７  ゲート電極
９  シリサイド層
１１  ｎ−型半導体領域
１２  ｐ−型半導体領域
１３  サイドウォールスペーサ
１４  ｎ＋型半導体領域
１５  ｐ＋型半導体領域
１８  酸化シリコン膜
２０〜２２  コンタクトホール
２３  プラグ
２４〜３０  Ｗ配線
２８〜３０  Ｃｕ配線
３１  酸化シリコン膜
３１ａ  酸化シリコン膜
３１ｂ  酸化シリコン膜
３２〜３６  スルーホール
３７  プラグ
３８  窒化シリコン膜
３９  酸化シリコン膜
４０〜４４  配線溝
４５  ＴｉＮ膜
４６  Ｃｕ膜
４６ａ〜４６ｅ  Ｃｕ配線
４７  窒化シリコン膜（キャップ膜）
４８  酸化シリコン膜
４９  窒化シリコン膜
５０〜５４  配線溝
６０  絶縁膜
６１  配線溝
６２  バリア膜
６５  反射防止膜
６６  フォトレジストパターン
６７  反射防止膜
６８  フォトレジストパターン
１００  ＣＭＰ装置
１０１  筐体
１０２  回転軸
１０３  モータ
１０４  研磨盤
１０５  研磨パッド
１０６  ウエハキャリア
１０６ａ  凹部
１０７  駆動軸
１０８  スラリ供給管
１０９  ドレッサ
１１０  駆動軸
１２０  ローダ
１２１Ａ  ブラシ
１３０  研磨処理部
１４０  防蝕処理部
１５０  浸漬処理部
１６０  後洗浄処理部
１７０  アンローダ
２００  ＣＭＰ装置
２２０  ローダ
２３０  研磨処理部
２４０  乾燥処理部
２５０  後洗浄処理部
２６０  アンローダ
３０１  ロードロック室
３０２ａ  処理室
３０２ｂ  処理室
３０３  カセットインタフェイス
３０４  ロボット
３０５  ゲートバルブ
３０６  サセプタ
３０７  バッフル板
３０８  支持部材
３０９  電極
３１０  絶縁板
３１１  反射ユニット
３１２  ランプ
３１３  赤外線
３１４  石英窓
３１５  ガスポート
３１６  真空マニホールド
４００  ＣＭＰ装置
４０１  研磨処理部
４０２  後洗浄部
４０３Ａ  第１定盤
４０３Ｂ  第２定盤
４０４  クリーン・ステーション
４０５  回転アーム
４０６  ローダ
４０７  アンローダ
４０８  ローダ
４０９Ａ  第１洗浄部
４０９Ｂ  第２洗浄部
４１０  スピンドライヤ
４１１  アンローダ
４１２  駆動機構
４１３  研磨パッド
４１４  駆動機構
４１５  ウエハキャリア
４１６  ウエハチャック
４１７  リテーナリング
４１８  スラリ供給管
４１８ａ  スラリ供給管
４１８ｂ  スラリ供給管
４１９  駆動機構
４２０  ドレッサ
４３０  遮光壁
５０１  絶縁膜
５０２  絶縁膜
５０３  配線
５０４  窒化シリコン膜
５０５  酸化シリコン膜
５０７  接続孔
５０８  プラグ
Ｑｎ  ｎチャネル型ＭＩＳＦＥＴ
Ｑｐ  ｐチャネル型ＭＩＳＦＥＴ
【図１】
2008141204.tif 000004
【図２】
2008141204.tif 000005
【図３】
2008141204.tif 000006
【図４】
2008141204.tif 000007
【図５】
2008141204.tif 000008
【図６】
2008141204.tif 000009
【図７】
2008141204.tif 000010
【図８】
2008141204.tif 000011
【図９】
2008141204.tif 000012
【図１０】
2008141204.tif 000013
【図１１】
2008141204.tif 000014
【図１２】
2008141204.tif 000015
【図１３】
2008141204.tif 000016
【図１４】
2008141204.tif 000017
【図１５】
2008141204.tif 000018
【図１６】
2008141204.tif 000019
【図１７】
2008141204.tif 000020
【図１８】
2008141204.tif 000021
【図１９】
2008141204.tif 000022
【図２０】
2008141204.tif 000023
【図２１】
2008141204.tif 000024
【図２２】
2008141204.tif 000025
【図２３】
2008141204.tif 000026
【図２４】
2008141204.tif 000027
【図２５】
2008141204.tif 000028
【図２６】
2008141204.tif 000029
【図２７】
2008141204.tif 000030
【図２８】
2008141204.tif 000031
【図２９】
2008141204.tif 000032
【図３０】
2008141204.tif 000033
【図３１】
2008141204.tif 000034
【図３２】
2008141204.tif 000035
【図３３】
2008141204.tif 000036
【図３４】
2008141204.tif 000037
【図３５】
2008141204.tif 000038
【図３６】
2008141204.tif 000039
【図３７】
2008141204.tif 000040
【図３８】
2008141204.tif 000041
【図３９】
2008141204.tif 000042
【図４０】
2008141204.tif 000043
【図４１】
2008141204.tif 000044
【図４２】
2008141204.tif 000045
【図４３】
2008141204.tif 000046
【図４４】
2008141204.tif 000047
【図４５】
2008141204.tif 000048
【図４６】
2008141204.tif 000049
【図４７】
2008141204.tif 000050
【図４８】
2008141204.tif 000051
【図４９】
2008141204.tif 000052
【図５０】
2008141204.tif 000053
【図５１】
2008141204.tif 000054
【図５２】
2008141204.tif 000055
【図５３】
2008141204.tif 000056
【図５４】
2008141204.tif 000057
【図５５】
2008141204.tif 000058
【図５６】
2008141204.tif 000059
【図５７】
2008141204.tif 000060
【図５８】
2008141204.tif 000061
【図５９】
2008141204.tif 000062
【図６０】
2008141204.tif 000063
【図６１】
2008141204.tif 000064
【図６２】
2008141204.tif 000065
【図６３】
2008141204.tif 000066
【図６４】
2008141204.tif 000067
【図６５】
2008141204.tif 000068
【図６６】
2008141204.tif 000069
【図６７】
2008141204.tif 000070
【図６８】
2008141204.tif 000071
【図６９】
2008141204.tif 000072
【図７０】
2008141204.tif 000073
【図７１】
2008141204.tif 000074
【図７２】
2008141204.tif 000075
【図７３】
2008141204.tif 000076
【図７４】
2008141204.tif 000077
【図７５】
2008141204.tif 000078
【図７６】
2008141204.tif 000079
【図７７】
2008141204.tif 000080
【図７８】
2008141204.tif 000081
【図７９】
2008141204.tif 000082
【図８０】
2008141204.tif 000083
【図８１】
2008141204.tif 000084
【図８２】
2008141204.tif 000085
【図８３】
2008141204.tif 000086
【図８４】
2008141204.tif 000087
【図８５】
2008141204.tif 000088
【図８６】
2008141204.tif 000089
【図８７】
2008141204.tif 000090
【図８８】
2008141204.tif 000091
【手続補正書】
【提出日】平成20年5月2日(2008.5.2)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
（ａ）半導体基板の主面に第１絶縁膜を形成する工程；
（ｂ）前記（ａ）工程後、前記第１絶縁膜に溝と前記溝の底面に接続される孔を形成する工程；
（ｃ）前記（ｂ）工程後、前記溝内および前記孔内を含む前記第１絶縁膜の表面にアンモニアプラズマ処理を施す工程；
（ｄ）前記（ｃ）工程後、前記溝内および前記孔内を含む前記第１絶縁膜の上部にバリアメタルを形成する工程；
（ｅ）前記（ｄ）工程後、前記バリアメタルの上部に純度が９９．９９９％以上のＣｕターゲットを用いてスパッタリングでＣｕシード層を形成する工程；
（ｆ）前記（ｅ）工程後、前記溝および前記孔を埋めるように前記Ｃｕシード層上にＣｕを主成分とするＣｕ膜を電界メッキにより形成する工程；
（ｇ）前記（ｆ）工程後、ＣＭＰ法によって、前記溝の外部および前記孔の外部の前記バリアメタル、前記Ｃｕシード層、および前記Ｃｕ膜を除去して前記第１絶縁膜を露出するようにして前記溝内および前記孔内に前記バリアメタル、前記Ｃｕシード層、および前記Ｃｕ膜を埋め込むことでＣｕ配線を形成する工程；
（ｈ）前記（ｇ）工程後、露出した前記第１絶縁膜上および前記Ｃｕ配線上面にアンモニアプラズマ処理を施す工程；
（ｉ）前記（ｈ）工程後、露出した前記第１絶縁膜上および前記Ｃｕ配線上面にプラズマＣＶＤでバリア絶縁膜を形成する工程；
を有し、
前記バリアメタルの最も薄い部分の膜厚は１０ｎｍ未満であり、
前記（ｉ）工程を終了した時点での前記Ｃｕ配線におけるＣｕ以外の成分の濃度が０．８Ａｔ．％以下であり、
前記（ｃ）工程によって、前記溝内および前記孔内を含む前記第１絶縁膜は、その表面から１０ｎｍ未満の領域が窒化されることを特徴とする半導体集積回路装置の製造方法。
【請求項２】
請求項１記載の半導体集積回路装置の製造方法において、
前記Ｃｕターゲットの純度は９９．９９９９％以上であることを特徴とする半導体集積回路装置の製造方法。
【請求項３】
請求項１または２記載の半導体集積回路装置の製造方法において、
前記Ｃｕ以外の成分の濃度は０．０５Ａｔ．％以下であることを特徴とする半導体集積回路装置の製造方法。
【請求項４】
（ａ）半導体基板の主面上に第１絶縁膜を形成する工程；
（ｂ）前記（ａ）工程後、前記第１絶縁膜に溝と前記溝の底面に接続される孔を形成する工程；
（ｃ）前記（ｂ）工程後、前記溝内および前記孔内を含む前記第１絶縁膜の表面にアンモニアプラズマ処理を施す工程；
（ｄ）前記（ｃ）工程後、前記溝内および前記孔内を含む前記第１絶縁膜上にバリアメタルを形成する工程；
（ｅ）前記（ｄ）工程後、前記バリアメタルの上部に純度が９９．９９９％以上のＣｕターゲットを用いたスパッタリング法によって、Ｃｕシード層を形成する工程；
（ｆ）前記（ｅ）工程後、前記Ｃｕシード層の上にＣｕを主成分とするＣｕ膜を電解メッキにより形成する工程；
（ｇ）前記（ｆ）工程後、ＣＭＰ法によって、前記溝の外部および前記孔の外部の前記バリアメタル、前記Ｃｕシード層および前記Ｃｕ膜を除去することで、前記溝内および前記孔内に前記バリアメタル、前記Ｃｕシード層および前記Ｃｕ膜を埋め込むことで、Ｃｕ配線を形成する工程；
（ｈ）前記（ｇ）工程後に、前記第１絶縁膜の表面および前記Ｃｕ配線の表面にアンモニアプラズマ処理を施す工程；
（ｉ）前記（ｈ）工程後、前記第１絶縁膜上および前記Ｃｕ配線上面にバリア絶縁膜を形成する工程；
を有し、
前記バリアメタルの最も薄い部分の膜厚は１０ｎｍ未満であり、
前記（ｃ）工程によって、前記溝内および前記孔内を含む前記第１絶縁膜は、その表面から１０ｎｍ未満の領域が窒化されることを特徴とする半導体集積回路装置の製造方法。
【請求項５】
請求項１〜４のいずれか一項に記載の半導体集積回路装置の製造方法において、
前記溝および前記孔内の側壁部において、前記バリアメタルの最も薄い部分の膜厚は５ｎｍ以下であることを特徴とする半導体集積回路装置の製造方法。
【請求項６】
請求項１〜５のいずれか一項に記載の半導体集積回路装置の製造方法において、
前記溝および前記孔内の側壁部において、前記バリアメタルの最も薄い部分の膜厚は２ｎｍ以下であることを特徴とする半導体集積回路装置の製造方法。
【請求項７】
請求項１〜６のいずれか一項に記載の半導体集積回路装置の製造方法において、
前記溝の幅は０．４μｍ以下であることを特徴とする半導体集積回路装置の製造方法。
【請求項８】
請求項１〜７のいずれか一項に記載の半導体集積回路装置の製造方法において、
前記バリアメタルは、窒化チタン、タンタルまたは窒化タンタルからなることを特徴とする半導体集積回路装置の製造方法。
【請求項９】
請求項１〜８のいずれか一項に記載の半導体集積回路装置の製造方法において、
前記第１絶縁膜は、有機膜からなることを特徴とする半導体集積回路装置の製造方法。