(57)【要約】【課題】メモリセルトランジスタを微細化でき、且つ、メモリセルアレイ部のサイズを縮小できる。【解決手段】本発明の例に関わる不揮発性半導体メモリは、半導体基板１表面に形成されるソース及びドレイン拡散層５，６と、ソース及びドレイン拡散層５，６間のチャネル領域上に形成されるゲート絶縁膜２と、ゲート絶縁膜２上に形成されるフローティングゲート電極３と、フローティングゲート電極３上に、電極間絶縁膜１０を介して形成されるコントロールゲート電極１１と、ソース拡散層５に接触するソース線コンタクト部ＳＣ１とを具備し、ソース線コンタクト部ＳＣ１の上端は、コントロールゲート電極１１の下端より低い位置にあることを備える。【選択図】図２
2008205379.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板表面に形成されるソース及びドレイン拡散層と、前記ソース及びドレイン拡散層間のチャネル領域上に形成されるゲート絶縁膜と、前記ゲート絶縁膜上に形成されるフローティングゲート電極と、前記フローティングゲート電極上に、電極間絶縁膜を介して形成されるコントロールゲート電極と、前記ソース拡散層に接触するソース線コンタクト部とを具備し、前記ソース線コンタクト部の上端は、前記コントロールゲート電極の下端より低い位置にあることを特徴とする不揮発性半導体メモリ。
【請求項２】
半導体基板表面に形成されるソース及びドレイン拡散層と、前記ソース及びドレイン拡散層間のチャネル領域上に形成されるゲート絶縁膜と、前記ゲート絶縁膜上に形成されるフローティングゲート電極と、前記ソース拡散層に接触するソース線コンタクト部と、前記フローティングゲート電極上面及び前記ソース線コンタクト部上面を覆う電極間絶縁膜と、前記電極間絶縁膜を介して、前記フローティングゲート電極上に形成されるコントロールゲート電極とを具備し、前記コントロールゲート電極の上端は、前記ソース線コンタクト部上面を覆う電極間絶縁膜上端以下の位置にあることを特徴とする不揮発性半導体メモリ。
【請求項３】
半導体基板表面上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にフローティングゲート電極を形成する工程と、前記フローティングゲート電極をマスクとして、ソース及びドレイン拡散層を形成する工程と、前記フローティングゲート電極の上端と一致するように、前記拡散層上に絶縁層を形成する工程と、前記絶縁層内に前記拡散層の表面が露出するようにコンタクトホールを形成する工程と、前記拡散層と接触するようにソース線コンタクト部を前記コンタクトホールに埋め込む工程と、前記フローティングゲート電極上に、電極間絶縁膜を形成する工程と、前記電極間絶縁膜上に、コントロールゲート電極を形成する工程とを具備する不揮発性半導体メモリの製造方法。
【請求項４】
前記コントロールゲート電極は、前記電極間絶縁膜上に、コントロールゲート電極材を形成する工程と、前記コントロールゲート電極材を、前記フローティングゲート電極のチャネル長方向のサイズよりも狭くなるように、コントロールゲート電極のゲート加工を行う工程とにより形成されることを特徴とする請求項３に記載の不揮発性半導体メモリの製造方法。
【請求項５】
前記コントロールゲート電極は、前記ソース線コンタクト部を形成した後に、前記フローティングゲート電極の上端が、前記絶縁層の上端より低い位置になるように、前記フローティングゲート電極の上部をエッチングして、凹部を形成する工程と、前記凹部内及び前記ソース線コンタクト部上面を覆うように前記電極間絶縁膜を形成する工程と、前記凹部内にコントロールゲート電極材を自己整合的に埋め込む工程とにより形成されることを特徴とする請求項３に記載の不揮発性半導体メモリの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体メモリに係り、特に、積層ゲート構造を有するメモリセルトランジスタに関する。
【背景技術】
【０００２】
不揮発性半導体メモリとして、例えば、ＮＡＮＤ型或いはＮＯＲ型フラッシュメモリが、電子機器に用いられている。
【０００３】
ＮＯＲ型フラッシュメモリにおいて、メモリセルトランジスタは、例えば、コントロールゲート電極とフローティングゲート電極からなる積層ゲート構造のＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタである。
【０００４】
その積層ゲート構造は、メモリセルアレイ部内にライン＆スペースで形成されるため、メモリセルトランジスタのチャネル領域及びソース及びドレイン拡散層は、容易に微細化できる（例えば、特許文献１参照）。
【０００５】
一方、それらのソース及びドレイン拡散層とビット線及びソース線を接続するために設けられるコンタクト部の微細化は容易ではない。
【０００６】
コンタクト部は、積層ゲート電極及びソース／ドレイン拡散層が形成された後に形成される。そのため、コンタクト部が埋め込まれるコンタクトホールは、積層ゲート電極の高さに基づいたアスペクト比で形成される。
【０００７】
それゆえ、ソース／ドレイン拡散層は、コンタクト材のコンタクトホールへの埋め込み性や、コンタクト部とゲート電極とのショートマージンの確保などにより、サイズが大きくなってしまう。
【０００８】
この問題は、積層ゲート構造のメモリセルトランジスタでは顕著であり、コンタクト部の微細化が、メモリセルアレイ部全体の微細化に追随できていない。そのため、メモリセルアレイ内に占めるコンタクト部の面積が、徐々に増大する傾向にある。
【０００９】
また、上記の問題を解決するため、ソース線コンタクト部を設けず、ソース拡散層がワード線の延びる方向に共有されるように形成し、その拡散層をコンタクト部の代替とする方法（ＳＡＳ：Ｓｅｌｆ  Ａｌｉｇｎｅｄ  Ｓｏｕｒｃｅ）が、よく用いられる。
【００１０】
しかし、ＳＡＳは、タングステン（Ｗ）などのプラグ材を用いたコンタクト部と比較すると、抵抗値が大きくなってしまう。
【００１１】
それゆえ、メモリセルアレイ部内にシャント領域が一定間隔で設けられる。シャント領域内では、ＳＡＳの上部にそれよりも低抵抗率のソース線が配置され、両者は、コンタクト部を介して、互いに接続される。
【特許文献１】特開２００４−１５２８７８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
本発明の例は、メモリセルトランジスタを微細化できる技術について提案する。
【課題を解決するための手段】
【００１３】
本発明の例に関わる不揮発性半導体メモリは、半導体基板表面に形成されるソース及びドレイン拡散層と、前記ソース及びドレイン拡散層間のチャネル領域上に形成されるゲート絶縁膜と、前記ゲート絶縁膜上に形成されるフローティングゲート電極と、前記フローティングゲート電極上に、電極間絶縁膜を介して形成されるコントロールゲート電極と、前記ソース拡散層に接触するソース線コンタクト部とを具備し、前記ソース線コンタクト部の上端は、前記コントロールゲート電極の下端より低い位置にあることを備える。
【００１４】
本発明の例に関わる不揮発性半導体メモリは、半導体基板表面に形成されるソース及びドレイン拡散層と、前記ソース及びドレイン拡散層間のチャネル領域上に形成されるゲート絶縁膜と、前記ゲート絶縁膜上に形成されるフローティングゲート電極と、前記ソース拡散層に接触するソース線コンタクト部と、前記フローティングゲート電極上面及び前記ソース線コンタクト部上面を覆う電極間絶縁膜と、前記電極間絶縁膜を介して、前記フローティングゲート電極上に形成されるコントロールゲート電極とを具備し、前記コントロールゲート電極の上面は、前記ソース線コンタクト部上面を覆う電極間絶縁膜上面以下の位置にあることを備える。
【００１５】
本発明の例に関わる不揮発性半導体メモリの製造方法は、半導体基板表面上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にフローティングゲート電極を形成する工程と、前記フローティングゲート電極をマスクとして、ソース及びドレイン拡散層を形成する工程と、前記フローティングゲート電極の上端と一致するように、前記拡散層上に絶縁層を形成する工程と、前記絶縁層内に前記拡散層の表面が露出するようにコンタクトホールを形成する工程と、前記拡散層と接触するようにソース線コンタクト部を前記コンタクトホールに埋め込む工程と、前記フローティングゲート電極上に、電極間絶縁膜を形成する工程と、前記電極間絶縁膜上に、コントロールゲート電極を形成する工程とを備える。
【発明の効果】
【００１６】
本発明の例によれば、メモリセルトランジスタを微細化できる。
【発明を実施するための最良の形態】
【００１７】
以下、図面を参照しながら、本発明の例を実施するための最良の形態について詳細に説明する。
【００１８】
１．  概要  
本発明の実施形態の不揮発性半導体メモリは、積層ゲート構造を有するメモリセルトランジスタに関する。
【００１９】
例えば、ＮＯＲ型フラッシュメモリにおいて、メモリセルトランジスタの拡散層とソース線或いはビット線を接続するために、コンタクト部が設けられる。そのコンタクト部は、１つ或いは２つ以上のコンタクト層からなる。
【００２０】
本発明の実施形態は、コンタクト部が２つ以上のコンタクト層から構成される場合において、ソース拡散層に接触するソース線コンタクト部の上端が、コントロールゲート電極の下端より低い位置にあることを特徴とする。ここで、下端方向は基板方向、上端方向は基板と反対方向と定義する。そして、低い位置にあるとは、比較対象の部材・部位よりも基板方向にあることと定義する。
【００２１】
本発明の実施形態では、ソース拡散層に接触するコンタクト部が埋め込まれるコンタクトホールは、フローティングゲート電極の高さに基づいたアスペクト比で形成される。
【００２２】
それゆえ、積層ゲート電極の高さでコンタクトホールを形成する場合のアスペクト比に比べ、そのアスペクト比を低減でき、拡散層のサイズを縮小できる。
【００２３】
したがって、本発明の実施形態は、メモリセルトランジスタを微細化でき、メモリセルアレイ部のサイズを縮小できる。
【００２４】
また、本発明の実施形態の構造においては、上記のソース拡散層に接触するコンタクト部が、コントロールゲート電極が形成される工程より、前の工程で形成される。即ち、本発明の実施形態では、積層される２つのゲート電極が、それぞれ異なる工程で形成される製造方法となる。
【００２５】
それゆえ、本発明の実施形態では、上記の構造を得るための製造方法についても説明する。
【００２６】
尚、本発明の実施形態で述べるソース線及びビット線コンタクト部とは、ソース線及びビット線より下層に位置するコンタクト部と定義する。
【００２７】
２．  実施の形態  
次に、最良と思われるいくつかの実施の形態について説明する。
【００２８】
尚、本発明の実施形態は、ＮＯＲ型フラッシュメモリを例として、詳細な説明を行う。
【００２９】
また、コンタクト部の定義は、概要で説明した通りとする。
【００３０】
（１）  第１の実施形態  
（ａ）  実施例  
（ｉ）  構造
図１乃至図４を用いて、本実施形態の構造について説明する。
【００３１】
図１は、ＮＯＲ型フラッシュメモリのメモリセルアレイ部の平面図を示す。図２は、図１のＩＩ−ＩＩ線に沿う断面を示す。また、図３は、図１のＩＩＩ−ＩＩＩ線に沿う断面を示し、図４は、図１のＩＶ−ＩＶ線に沿う断面図を示す。
【００３２】
図１に示すように、メモリセルアレイ部は、アクティブ領域ＡＡと、アクティブ領域ＡＡを電気的に分離する素子分離領域ＳＴＩを有している。
【００３３】
メモリセルトランジスタは、素子分離領域ＳＴＩに囲まれたアクティブ領域ＡＡ上に、マトリクス状に配置されている。
【００３４】
ＮＯＲ型フラッシュメモリにおいて、１つのメモリセルトランジスタのドレイン拡散層６には、ビット線コンタクト部ＢＣが接続される。また、そのソース拡散層５には、第１のソース線コンタクト部ＳＣ１が接続される。
【００３５】
ソース線コンタクト部ＳＣ１は、アクティブ領域ＡＡを横切る方向（チャネル幅方向）に延びる。
【００３６】
ビット線ＢＬは、アクティブ領域ＡＡ上層を、チャネル長方向に延びる。
【００３７】
ソース線ＳＬは、例えば、メモリセルアレイ部内に設けられたシャント領域ＳＡ上層に設けられ、ビット線ＢＬと同様に、チャネル長方向に延びる。ソース線ＳＬは、シャント領域ＳＡ内に設けられた第２のソース線コンタクト部ＳＣ２を介して、第１のソース線コンタクト部ＳＣ１と接続される。シャント領域ＳＡは、例えば、６４個のアクティブ領域ＡＡ毎に、設けられる。
【００３８】
また、ワード線を兼ねるコントロールゲート電極１１は、ビット線ＢＬが延びる方向と直交する方向に延びる。
【００３９】
図２乃至図４に示すように、メモリセルトランジスタは、フローティングゲート電極３及びコントロールゲート電極１１から構成される積層ゲート構造を有している。この積層ゲートの高さは、例えば、３００ｎｍ程度である。
【００４０】
フローティングゲート電極３は、半導体基板１表面に形成されたゲート絶縁膜２上に配置される。チャネル幅方向に隣接するフローティングゲート電極３は、例えば、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｒａｔｉｏｎ）構造の素子分離絶縁層４により、電気的に分離される。フローティングゲート電極３は、例えば、ポリシリコンから構成される。  
また、フローティングゲート電極３のチャネル長方向の側壁には、例えば、スペーサ絶縁層７が形成される。
【００４１】
コントロールゲート電極１１は、電極間絶縁膜１０を介して、フローティングゲート電極３上に配置される。そして、このコントロールゲート電極１１は、ワード線として機能するため、チャネル幅方向に延び、チャネル幅方向に隣接するメモリセルトランジスタ間で共有される。コントロールゲート電極１１は、例えば、ポリシリコンから構成される。尚、本実施例においては、一層構造のコントロールゲート電極を示すが、例えば、ポリシリコン膜とその上層に形成されるシリサイド膜からなる２層構造のコントロールゲート電極でもよい。
【００４２】
また、図３に示すように、コントロールゲート電極１１は、例えば、電極間絶縁膜１０を介して、フローティングゲート電極３のチャネル幅方向の側部を覆うように形成されても良い。このような構造とすることで、フローティングゲート電極３とコントロールゲート電極１１間のカップリング比を向上できる。
【００４３】
ソース拡散層５及びドレイン拡散層６は、メモリセルトランジスタのソース／ドレイン領域として、半導体基板１表面に形成される。ソース及びドレイン拡散層５，６は、チャネル長方向に隣接するメモリセルトランジスタ間で、それぞれ共有されている。
【００４４】
ドレイン拡散層６は、ビット線コンタクト部ＢＣを介して、ビット線ＢＬに電気的に接続される。また、ビット線コンタクト部は、テーパ状に形成されたコンタクトホールに埋め込まれている。  
ビット線ＢＬは、チャネル長方向に隣接するメモリセルトランジスタ間で共有される。
【００４５】
ソース拡散層５は、第１及び第２のソース線コンタクト部ＳＣ１，ＳＣ２の２つのコンタクト層を介して、ソース線ＳＬに電気的に接続される。ソース線コンタクト部ＳＣ１，ＳＣ２は、例えば、タングステン（Ｗ）から構成される。また、ソース線ＳＬは、例えば、アルミ（Ａｌ）或いは銅（Ｃｕ）などの低抵抗率のメタル材から構成される。
【００４６】
尚、ソース線ＳＬ及びビット線ＢＬと、コンタクト部ＢＣ，ＳＣ１，ＳＣ２との間には、中間金属膜及びその中間金属膜とソース線ＳＬ及びビット線とを接続するためのコンタクト部が設けられてもよい。
【００４７】
尚、本実施形態で述べるソース線及びビット線コンタクト部とは、ソース線及びビット線より下層（基板方向）に位置するコンタクト部と定義する。
【００４８】
第１のソース線コンタクト部ＳＣ１は、第１の絶縁層９内に形成されたスリット状のコンタクトホールに埋め込まれ、ソース拡散層５と接触している。そして、図４に示すように、第１のソース線コンタクト部ＳＣ１は、チャネル幅方向に隣接するメモリセルトランジスタのソース拡散層５間で、それぞれ共有接続される。即ち、第１のソース線コンタクト部ＳＣ１は、素子分離領域ＳＴＩ上及びアクティブ領域ＡＡ上を、チャネル幅方向に延びている。  
第２のソース線コンタクト部ＳＣ２は、シャント領域ＳＡ内に設けられる。そして、第１のソース線コンタクト部ＳＣ１は、第２のソース線コンタクト部ＳＣ２により、シャント領域ＳＡ内で、ソース線ＳＬと接続される。
【００４９】
尚、上述のように、第１のソース線コンタクト部ＳＣ１は、チャネル幅方向に隣接するメモリセルトランジスタ間で共有されている。そのため、第１のソース線コンタクト部ＳＣ１を、ワード線の延びる方向に延びるソース線として用いることもでき、そのソース線コンタクト部ＳＣ１からメモリセルトランジスタにソース電圧を供給することもできる。その場合には、図１乃至４に示すようなソース線ＳＬ及び第２のコンタクト部ＳＣ２を設けずともよい。
【００５０】
また、本実施の形態において、ソース線ＳＬが、ビット線ＢＬと同じ層内に設けられた例を示すが、中間金属膜を用いて、ビット線ＢＬとソース線ＳＬとを、異なる層内に設けても良い。
【００５１】
本実施形態では、ソース拡散層５と接触している第１のソース線コンタクト部ＳＣ１の上端は、コントロールゲート電極１１の下端よりも低い位置にある。ここで、下端方向は基板方向、上端方向は基板と反対方向と定義する。そして、低い位置にあるとは、比較対象の部材・部位よりも基板方向にあることと定義する。
【００５２】
コンタクトホールを形成する際のアスペクト比は、開口幅Ｗに対する深さ（高さ）Ｄのサイズ比Ｄ／Ｗによって決定される。  
第１のソース線コンタクト部ＳＣ１が埋め込まれるコンタクトホールのアスペクト比は、フローティングゲート電極３の膜厚（高さ）とソース拡散層５のチャネル長方向のサイズで決定される。  
よって、そのコンタクトホールの高さ方向のサイズが小さくなるので、アスペクト比を低減できる。そして、コンタクトホールの幅方向のサイズを小さくしても、コンタクトホールの形成に必要なアスペクト比を確保できる。
【００５３】
それゆえ、第１のソース線コンタクト部ＳＣ１が埋め込まれるコンタクトホールのアスペクト比を確保するために、ソース拡散層５のチャネル長方向のサイズを大きくする必要がない。
【００５４】
したがって、ソース拡散層５のチャネル長方向のサイズを縮小できる。
【００５５】
以上のように、本発明の第１の実施形態では、メモリセルトランジスタを微細化でき、メモリセルアレイ部のサイズを縮小できる。
【００５６】
以下には、上記の構造の製造方法について、説明する。
【００５７】
（ｉｉ）  製造方法  
上記の構造を得るためには、第１のソース線コンタクト部ＳＣ１が、コントロールゲート電極１１が形成される前に、形成される。  
即ち、上記のメモリセルトランジスタ及びソース線コンタクト部の構造は、コントロールゲート電極とフローティングゲート電極を同時にゲート加工する自己整合的な手法を用いず、それらの電極を別途形成することで得られる。
【００５８】
以下には、その製造方法について、詳細に説明する。
【００５９】
図５Ａ乃至図１０を用いて、第１の実施形態の製造方法について説明する。
【００６０】
はじめに、図５Ａ及び図５Ｂに示すように、例えば、シリコン酸化膜からなる、ゲート絶縁膜２が、例えば、熱酸化法により、半導体基板１表面に形成される。次に、ポリシリコン膜３Ａが、例えば、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により、ゲート絶縁膜２上に堆積される。  
そして、ポリシリコン膜３Ａは、所望のゲート幅となるようなライン＆スペースのパターニングが施される。その後、ポリシリコン膜３Ａ、半導体基板１が、例えば、ＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）により、順次エッチングされる。それにより、所望のゲート幅となるポリシリコン膜３Ａと、例えば、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）構造の素子分離溝が形成される。  
続いて、シリコン酸化物が、素子分離溝が埋め込まれるように、例えば、ＨＤＰ−ＣＶＤ（Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｐｌａｓｍａ  ＣＶＤ）法により、半導体基板１の全面に堆積される。その後、シリコン酸化物が、例えば、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｉｎｇ）法により、ポリシリコン膜３Ａの上端と一致するように、平坦化される。すると、ＳＴＩ構造の素子分離絶縁層４が、半導体基板１内に形成される。
【００６１】
そして、ポリシリコン膜３Ａが、所望のゲート長となるようなライン＆スペースのパターニングが施される。このとき、そのパターニングは、例えば、後の工程でビット線コンタクト部が形成される領域のゲート間隔が、ソース線コンタクト部が形成される領域のゲート間隔よりも広くなるように形成される。そして、ポリシリコン膜３Ａが、そのパターンに基づいて、例えば、ＲＩＥによりエッチングされる。  
すると、図６に示すように、フローティングゲート電極３が形成される。そして、ソース拡散層５及びドレイン拡散層６が、例えば、イオン注入法により、半導体基板１表面に、フローティングゲート電極３をマスクとして、自己整合的に形成される。
【００６２】
その後、例えば、ＳｉＮが、半導体基板１の全面を覆うように、例えば、ＣＶＤ法により堆積された後、ＳｉＮに対して、エッチバックが施される。  
すると、図７に示すように、フローティングゲート電極３の側壁に、スペーサ絶縁層７が、形成される。このとき、ソース拡散層５上には、スペーサ絶縁層７からなる凹部が形成される。尚、このスペーサ絶縁層７は、後に形成するソース線コンタクト部とゲート電極とのショートマージンが確保できる場合には、形成せずとも良い。  
その後、後の工程でＣＭＰのストッパ膜となる、例えば、ＳｉＮ膜８が、半導体基板１上の全面を覆うように形成される。さらに、例えば、ＢＰＳＧ（Ｂｏｒｏｎ  Ｐｈｏｓｐｈｏｒｏｕｓ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）又はＴＥＯＳなどから構成される第１の絶縁層９が、例えば、ＨＤＰ−ＣＶＤ法及びＣＭＰ法を用いて、その上端が、ストッパ膜であるＳＩＮ膜８の上端と一致するように形成される。
【００６３】
次に、図８Ａ及び図８Ｂに示すように、ソース拡散層５表面が露出するように、コンタクトホールＸが、例えば、ＲＩＥにより、絶縁層９内に形成される。このコンタクトホールＸを形成するためのアスペクト比は、フローティングゲート電極３の膜厚（高さ）に比例して、決定される。よって、積層ゲートの高さでアスペクト比を決定するよりも、アスクペクト比を低減でき、それゆえ、ソース拡散層５のサイズを小さくできる。また、そのコンタクトホールＸは、チャネル幅方向に延びるスリット状の構造となっている。  
続いて、例えば、タングステン（Ｗ）などからなる、第１のソース線コンタクト部ＳＣ１が、ストッパ膜であるＳｉＮ膜８の上端と一致するように、コンタクトホールＸに埋め込まれる。
【００６４】
ＳｉＮ膜８が、例えば、ＲＩＥにより除去された後、図９に示すように、電極間絶縁膜となる、例えば、ＯＮＯ膜１０Ａ及びコントロールゲート電極となる、例えば、ポリシリコン膜１１Ａが、半導体基板１上の全面に、順次堆積される。
【００６５】
その後、図１０に示すように、所望のゲート幅となるように、ポリシリコン膜及びＯＮＯ膜が、ＲＩＥ法に順次エッチングされ、電極間絶縁膜１０及びコントロールゲート電極１１が、形成される。
【００６６】
そして、図１１Ａ及び図１１Ｂに示すように、バリア膜１２が、コントロールゲート電極１１の表面を覆うように形成され、その後、第２の絶縁層１３が、半導体基板１上の全面に堆積される。さらに、第１のソース線コンタクトＳＣ１と接触するように、第２のソース線コンタクトＳＣ２が、絶縁層１３内に形成された、例えば、テーパ状のコンタクトホールに埋め込まれる。  
また、ビット線コンタクト部ＢＣが、ドレイン拡散層６に接触するように、絶縁層９，１３内に形成された開口部に埋め込まれる。  
その後、例えば、Ａｌ或いはＣｕなどのメタル材からなる、ビット線ＢＬ及びソース線ＳＬが、絶縁層１３上面に、形成される。
【００６７】
以上の製造工程により、本実施の形態のＮＯＲ型フラッシュメモリが完成する。
【００６８】
以上の製造工程で作製されたメモリセルトランジスタは、フローティングゲート電極の高さに基づいたアスペクト比で、ソース拡散層に接触する第１のソース線コンタクト部を形成できる。
【００６９】
よって、ソース拡散層のサイズを縮小でき、メモリセルトランジスタの微細化及びメモリセルアレイ部のサイズを縮小できる。
【００７０】
（ｂ）  応用例  
本実施形態において、リソグラフィ及びプラグ材の埋め込み性の観点から、スリット状のコンタクトホールに埋め込まれるソース線コンタクト部のほうが、ビット線コンタクト部に比べ、微細化の効果が大きい。
【００７１】
それゆえ、実施例においては、ソース線コンタクト部の上端が、コントロールゲート電極の下端より低い位置となるように形成され、ソース拡散層のチャネル長方向のサイズを縮小できる例について、説明した。
【００７２】
しかし、本発明の実施形態は、ソース線コンタクト部のみならず、ビット線コンタクト部にも適用でき、それにより、メモリセルトランジスタのサイズをさらに縮小することもできる。
【００７３】
以下には、本発明の実施形態を、ソース線コンタクト部及びビット線コンタクト部に適用した例について、説明する。
【００７４】
（ｉ）  構造  
図１２は、本応用例の平面図を示し、図１３は、図１１のＸＩＩＩ−ＸＩＩＩ線に沿う断面図を示す。
【００７５】
図１３に示すように、ビット線コンタクト部ＢＣは、第１のソース線コンタクト部ＳＣ１と同時に形成される第１のビット線コンタクト部ＢＣ１と、第１のビット線コンタクト部ＢＣ１とビット線ＢＬとを接続する第２のビット線コンタクト部ＢＣ２とから構成される。
【００７６】
本応用例において、第１のビット線コンタクト部ＢＣ１は、第１のソース線コンタクト部ＳＣ１と同時に形成される。  
即ち、第１のビット線コンタクト部ＢＣ１を埋め込むためのコンタクトホールも、フローティングゲート電極３の高さ（膜厚）に基づいたアスペクト比で形成される。
【００７７】
それゆえ、そのコンタクトホールのアスペクト比を低減でき、また、ドレイン拡散層６のチャネル長方向のサイズを縮小できる。
【００７８】
よって、ソース及びドレイン拡散層のサイズを縮小できる。それにより、メモリセルトランジスタを微細化でき、メモリセルアレイ部のサイズを縮小できる。
【００７９】
（ｉｉ）  製造方法  
以下、本応用例の構造の製造方法について、説明を行う。
【００８０】
はじめに、図５Ａ及び図７と同様の工程で、フローティングデート電極３が、半導体基板１表面のゲート絶縁膜２上に形成される。この際、後の工程でドレイン拡散層が形成される領域のサイズは、実施例に示すサイズよりも狭くなるよう形成される。
【００８１】
次に、そのフローティングゲート電極３をマスクとして、ソース及びドレイン拡散層５，６が、自己整合的に半導体基板１表面に形成される。その後、スペーサ絶縁層７、ストッパ膜８、第１の絶縁層９が、順次形成される。
【００８２】
そして、図１４に示すように、第１のソース線コンタクト部ＳＣ１及び第１のビット線コンタクト部ＢＣ１が、拡散層５，６にそれぞれ接触するように、絶縁層９内に形成されたコンタクトホールに埋め込まれる。
【００８３】
続いて、図９乃至図１１Ａ，１１Ｂと同様の工程で、電極間絶縁膜１０、コントロールゲート電極１１が、順次形成される。さらに、バリア膜１２、第２の絶縁層１３が形成される。  
そして、第２のソース線コンタクト部ＳＣ２、第２のビット線コンタクト部ＢＣ２が、例えば、同時工程で、絶縁層１３内に形成される。その後、ソース線ＳＬ及びビット線ＢＬが、絶縁層１３上に形成され、本応用例のＮＯＲ型フラッシュメモリが完成する。
【００８４】
以上の製造工程で作製されたメモリセルトランジスタは、フローティングゲート電極３の高さに基づいたアスペクト比で、拡散層に接触するコンタクト部を形成できる。
【００８５】
よって、ソース及びドレイン拡散層のサイズを縮小でき、メモリセルトランジスタを微細でき、メモリセルアレイ部のサイズを縮小できる。
【００８６】
（ｃ）  変形例  
上述のスペーサ絶縁層７は、コンタクト部とゲート電極間のショートマージンが確保できる場合には、形成せずとも良い。
【００８７】
それゆえ、本発明の実施形態のメモリセルは、図１５に示す構造でもよい。
【００８８】
この場合、チャネル長方向に隣接する２つのフローティングゲート電極３間は、第１の絶縁層９のみで埋め込まれる。そして、その絶縁層９内に、第１のソース線コンタクト部ＳＣ１が、ソース拡散層５に接触するように埋め込まれる。
【００８９】
よって、図１５に示す構造においても、ソース拡散層５のサイズを縮小でき、メモリセルトランジスタを微細化できる。
【００９０】
また、スペーサ絶縁層を形成しないことにより、製造工程を削減でき、製造コストを低減できる。
【００９１】
尚、本変形例は、応用例に示す構造にも適用できる。
【００９２】
（２）  第２の実施形態  
上述のように、第１の実施形態のＮＯＲ型フラッシュメモリは、ソース線コンタクトを形成するためのアスペクト比を低減させるため、フローティングゲート電極とコントロールゲート電極とが、それぞれ異なる工程で形成される。
【００９３】
それゆえ、フローティングゲート電極とコントロールゲート電極が、同時にゲート加工されて形成される場合とは異なり、それらのゲート電極間のアライメントがずれる可能性がある。
【００９４】
本実施の形態においては、第１の実施形態の効果に加え、コントロールゲート電極とフローティングゲート電極間のアライメントのずれを許容できるメモリセルトランジスタの構造及び製造方法について説明する。
【００９５】
尚、第１の実施形態と同一部材には、同一の符号を付し、詳細な説明は省略する。
【００９６】
（ａ）  構造  
図１６は、本実施形態のチャネル長方向の構造を示す断面図である。
【００９７】
本実施形態において、コントロールゲート電極１１のチャネル長方向の幅が、フローティングゲート電極３のチャネル長方向の幅よりも狭いことを特徴とする。
【００９８】
それにより、コントロールゲート電極１１とフローティングゲート電極３間のアライメントのずれを許容できる。
【００９９】
また、そのような積層ゲート電極の構造とした場合においても、第１のソース線コンタクト部ＳＣ１の構造に対して、影響を及ぼすことはない。よって、ソース拡散層５のサイズを縮小することができる。
【０１００】
さらに、ビット線コンタクト部ＢＣとコントロールゲート電極１１とのショートを防止することもできる。
【０１０１】
よって、本実施形態において、メモリセルトランジスタを微細化でき、メモリセルアレイ部のサイズを縮小できる。また、積層されたゲート電極間のアライメントのずれを許容でき、ＮＯＲ型フラッシュメモリの製造歩留りを向上できる。
【０１０２】
（ｂ）  製造方法  
以下、本実施形態の製造方法について説明を行う。
【０１０３】
はじめに、第１の実施形態の図５Ａ乃至図９と同様の工程を用いて、フローティングゲート電極３、ドレイン及びソース拡散層５，６が、順次形成される。続いて、スペーサ絶縁層７、ストッパ膜８及び第１の絶縁層９が、順次形成される。  
その後、第１のソース線コンタクト部ＳＣ１が、ソース拡散層５に接触するように、絶縁層９内に埋め込まれる。さらに、電極間絶縁膜となる、例えば、ＯＮＯ膜１０Ａ及びコントロールゲート電極となるポリシリコン膜１１Ａが、堆積される。
【０１０４】
次に、コントロールゲート電極を形成するためのパターニングが、ポリシリコン膜１１Ａに施される。そのパターンは、コントロールゲート電極のチャネル長方向のサイズが、フローティングゲート電極３のチャネル長方向のサイズよりも狭くなるようなパターンである。  
そのパターンに基づいて、例えば、ＲＩＥ法によりエッチングを施すと、図１７に示すように、コントロールゲート電極１１のチャネル長方向のサイズが、フローティングゲート電極３のチャネル長方向のサイズよりも狭くなるように、形成される。
【０１０５】
続いて、図１６に示すように、図１０、図１１Ａ及び図１１Ｂに示す工程と同様の工程で、バリア膜１２及び第２の絶縁層１３が、形成される。さらに、ビット線コンタクト部ＢＣが、絶縁層９，１３内に形成される。また、第２のソース線コンタクト部ＳＣ２が、第１のソース線コンタクト部ＳＣ１に接触するように、絶縁層１３内に埋め込まれる。その後、ソース線ＳＬ及びビット線ＢＬが、絶縁層１３上に形成され、本実施の形態のＮＯＲ型フラッシュメモリが完成する。
【０１０６】
以上の製造工程で作製されたメモリセルトランジスタは、フローティングゲート電極の高さに基づいたアスペクト比で、拡散層に接触するコンタクト部を形成できる。
【０１０７】
よって、拡散層のサイズを縮小でき、メモリセルトランジスタの微細化、並びに、メモリセルアレイ部のサイズを縮小できる。
【０１０８】
また、コントロールゲート電極のチャネル長方向のサイズを、フローティングゲート電極のチャネル長方向のサイズより狭くすることで、積層された２つのゲート電極間のアライメントのずれを許容できる。
【０１０９】
尚、本実施形態の積層ゲート電極の構造及びその製造方法は、第１の実施形態の応用例及び変形例にも適用できる。
【０１１０】
（３）  第３の実施形態  
第２の実施形態でも述べたように、本発明の実施形態においては、フローティングゲート電極３と、コントロールゲート電極が、それぞれ異なる工程でゲート加工されるため、それらの間でアライメントのずれが生じる。
【０１１１】
第２の実施形態においては、コントロールゲート電極をゲート加工する際に、コントロールゲート電極のチャネル長方向のサイズが、フローティングゲート電極のチャネル長方向のサイズより狭くなるように加工を行い、アライメントのずれを許容する構造及び製造方法について述べた。
【０１１２】
本実施形態においては、上記のアライメントのずれを自己整合的に防止できる構造及び製造方法について説明する。
【０１１３】
尚、第１及び第２実施形態と同一部材に関しては、同一符号を付し、詳細な説明は、省略する。
【０１１４】
（ａ）  構造  
図１８は、本実施形態のＮＯＲ型フラッシュメモリのチャネル長方向の断面を示す図である。
【０１１５】
図１８に示すように、コントロールゲート電極１１は、スペーサ絶縁層７側面とフローティングゲート電極３上面からなる凹部に、自己整合的に埋め込まれた構造となっている。
【０１１６】
それゆえ、フローティングゲート電極３とコントロールゲート電極１１との間に、あわせずれが生じることはない。
【０１１７】
そして、第１のソース線コンタクト部ＳＣ１の上端は、電極間絶縁膜１０により覆われる。即ち、ソース拡散層５領域上に電極間絶縁膜が配置される構造となっている。また、第１のソース線コンタクト部ＳＣ１の上端は、ビット線コンタクト部ＢＣの上端よりも低い位置にある。
【０１１８】
コントロールゲート電極１１は、ＣＭＰにより、凹部に自己整合的に埋め込まれる。この際、コントロールゲート電極１１の上端とソース線コンタクト部ＳＣ１上の電極間絶縁膜１０の上端は、完全に一致することが望ましい。しかし、通常、ＣＭＰによる表面研磨においては、ディッシング現象が生じ、それにより、コントロールゲート電極１１の上端は、ソース線コンタクト部ＳＣ１上の電極間絶縁膜１０の上端以下となる場合も生じる。  
尚、図１８は、コントロールゲート電極１１の上端とソース線コンタクト部ＳＣ１上の電極間絶縁膜１０の上端が一致した場合を図示している。
【０１１９】
また、本実施形態においては、図１８に示すように、コントロールゲート電極１１が埋め込まれる凹部は、スペーサ絶縁層７側面とフローティングゲート電極３上面により形成されるが、その構造に限定されない。例えば、図１５に示したように、スペーサ絶縁層が形成されない場合には、第１の絶縁層９側面とフローティングゲート電極３上面からなる凹部でも良い。
【０１２０】
以上により、本実施の形態において、ソース拡散層のサイズを縮小できる。それゆえ、メモリセルトランジスタを微細化でき、メモリセルアレイ部のサイズを縮小できる。
【０１２１】
また、積層される２つのゲート電極のアライメントのずれを、自己整合的な手法により防止でき、ＮＯＲ型フラッシュメモリの製造歩留りを向上できる。
【０１２２】
尚、本実施形態の構造は、第１の実施形態の応用例及び変形例に関しても、適用できる。
【０１２３】
（ｂ）  製造方法  
以下、本実施形態の製造方法について説明を行う。
【０１２４】
はじめに、図５Ａ乃至図６と同一の工程により、ゲート絶縁膜２、フローティングゲート電極３、ソース及びドレイン拡散層５，６が、順次形成される。この際、フローティングゲート電極３は、所望の膜厚より厚く形成される。
【０１２５】
次に、図７及び図８と同様の工程により、スペーサ絶縁層７、ストッパ膜８、第１の絶縁層９が、順次形成される。そして、第１のソース線コンタクト部ＳＣ１が、ソース拡散層５に接触するように、第１の絶縁層９内に形成されたコンタクトホールに埋め込まれる。  
その後、図１９に示すように、フローティングゲート電極３が、例えば、ＲＩＥにより、選択的にエッチングされる。それにより、フローティングゲート電極３上面とスペーサ絶縁層７側面からなる凹部Ｙが、チャネル領域上に形成される。尚、このエッチング工程において、フローティングゲート電極３は、例えば、所望の膜厚にされる。
【０１２６】
続いて、図２０に示すように、電極間絶縁膜１０が、フローティングゲート電極３上及び第１のソース線コンタクト部ＳＣ１上に形成される。そして、例えば、ポリシリコンが、例えば、ＣＶＤ及びＣＭＰにより、電極間絶縁膜の上端と一致するように、凹部に埋め込まれる。それにより、コントロールゲート電極１１が、電極間絶縁膜１０を介して、フローティングゲート電極３上に、自己整合的に形成される。
【０１２７】
その後、図１０、図１１Ａ及び図１１Ｂと同様の工程により、バリア膜１２、第２の絶縁層１３が順次形成される。さらに、第２のソース線コンタクト部ＳＣ２、ビット線コンタクト部ＢＣ、ソース線ＳＬ、ビット線ＢＬが形成される。それにより、図１８に示す、本実施形態のＮＯＲ型フラッシュメモリが完成する。
【０１２８】
尚、本実施形態においては、バリア膜１２は形成せずともよい。
【０１２９】
以上の製造工程で作製されたメモリセルトランジスタは、フローティングゲート電極の高さに基づいたアスペクト比で、拡散層に接触するコンタクト部を形成できる。
【０１３０】
よって、ソース拡散層のサイズを縮小でき、メモリセルトランジスタの微細化、並びに、メモリセルアレイ部のサイズを縮小できる。
【０１３１】
また、上記の製造方法は、コントロールゲート電極とフローティングゲート電極のアライメントのずれを、自己整合的な手法により防止できる。それゆえ、ＮＯＲ型フラッシュメモリの製造歩留りを向上できる。
【０１３２】
尚、本実施形態の製造方法は、第１の実施形態の応用例及び変形例に関しても、適用できる。
【０１３３】
３．  その他  
本発明の例は、メモリセルトランジスタの微細化及びメモリセルアレイ部のサイズの縮小ができる。
【０１３４】
本発明の例は、上述の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施の形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施の形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施の形態の構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【０１３５】
【図１】第１の実施形態のメモリセルアレイ部を示す平面図。
【図２】図１のＩＩ−ＩＩ線に沿う断面図
【図３】図１のＩＩＩ−ＩＩＩ線に沿う断面図。
【図４】図１のＩＶ−ＩＶ線に沿う断面図。
【図５Ａ】実施例の製造工程を示す断面図。
【図５Ｂ】実施例の製造工程を示す断面図。
【図６】実施例の製造工程を示す断面図。
【図７】実施例の製造工程を示す断面図。
【図８Ａ】実施例の製造工程を示す平面図。
【図８Ｂ】図８ＡのＶＩＩＩＢ−ＶＩＩＩＢ線に沿う断面図。
【図９】実施例の製造工程を示す断面図。
【図１０】実施例の製造工程を示す断面図。
【図１１Ａ】実施例の製造工程を示す断面図。
【図１１Ｂ】実施例の製造工程を示す断面図。
【図１２】応用例の構造を示す平面図。
【図１３】図１２のＸＩＩＩ−ＸＩＩＩ線に沿う断面図。
【図１４】応用例の製造工程の一工程を示す断面図。
【図１５】変形例を示す断面図。
【図１６】第２の実施形態の構造を示す断面図。
【図１７】第２の実施形態の製造工程の一工程を示す断面図。
【図１８】第３の実施形態の構造を示す断面図。
【図１９】第３の実施形態の製造工程の一工程を示す断面図。
【図２０】第３の実施形態の製造工程の一工程を示す断面図。
【符号の説明】
【０１３６】
１：半導体基板、２：ゲート絶縁膜、３：フローティングゲート電極、４：素子分離絶縁層、５：ソース拡散層、６：ドレイン拡散層、７：スペーサ絶縁層、８：ストッパ膜（ＳｉＮ膜）、９：第１の絶縁層、１０：電極間絶縁膜、１１：コントロールゲート電極、１２：バリア膜、１３：第２の絶縁層、ＳＣ１：第１のソース線コンタクト部、ＳＣ２：第２のソース線コンタクト部、ＢＣ：ビット線コンタクト部、ＢＣ１：第１のビット線コンタクト部、ＢＣ２：第２のビット線コンタクト部、ＳＬ：ソース線、ＢＬ：ビット線、Ｘ：コンタクトホール、Ｙ：凹部、ＡＡ：アクティブ領域、ＳＴＩ：素子分離領域、ＳＡ：シャント領域。
【図１】
2008205379.tif 000003
【図２】
2008205379.tif 000004
【図３】
2008205379.tif 000005
【図４】
2008205379.tif 000006
【図５Ａ】
2008205379.tif 000007
【図５Ｂ】
2008205379.tif 000008
【図６】
2008205379.tif 000009
【図７】
2008205379.tif 000010
【図８Ａ】
2008205379.tif 000011
【図８Ｂ】
2008205379.tif 000012
【図９】
2008205379.tif 000013
【図１０】
2008205379.tif 000014
【図１１Ａ】
2008205379.tif 000015
【図１１Ｂ】
2008205379.tif 000016
【図１２】
2008205379.tif 000017
【図１３】
2008205379.tif 000018
【図１４】
2008205379.tif 000019
【図１５】
2008205379.tif 000020
【図１６】
2008205379.tif 000021
【図１７】
2008205379.tif 000022
【図１８】
2008205379.tif 000023
【図１９】
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【図２０】
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