(57)【要約】【課題】オートゼロを行うＳＣＡ回路において、広帯域のサンプリング動作等を行うことができるＳＣＡ回路を提供する。【解決手段】ＳＣＡ回路は、Ｍ個のプリアンプとＮ個のオペアンプとからなるＭ＋Ｎ個の増幅回路を有し、初段を各プリアンプのうちの１個とし、後段を各オペアンプのうちの１個とすること以外は、各ｐ利アンプ及び各オペアンプを混合して任意の順序で配列されると共に、互いに直列に接続されたＭ＋Ｎ個の増幅回路の入出力端子間を接続するためのＭ＋Ｎ−１個のキャパシタＣＣと、初段の差動入力端子と端子ＶＩＮとの間にスイッチＳＷ２を介して配置された１個のキャパシタＣＳと、初段のプレアンプの差動入力端子と信号出力端子ＶＯＵＴとの間にスイッチＳＷ３を介して配置された１個のキャパシタＣＦと、Ｍ個のスイッチＳＷ１Ａと、スイッチＳＷ１Ｂの組、又はスイッチＳＷ１ＢとキャパシタＣＣＯＭＰとの並列接続の組、を合わせてＮ個とを有する。【選択図】図１
2008060978.tif 000002
【特許請求の範囲】
【請求項１】
信号入力端子と信号出力端子との間に、差動入力端子を有するＭ個（Ｍは１以上）の増幅回路プリアンプと、差動入力端子を有するＮ個（Ｎは１以上）の増幅回路オペアンプとを直列に接続してなる構成を備え、
上記複数の増幅回路のうち、初段の増幅回路として増幅回路プリアンプが配置され、最終段の増幅回路として増幅回路オペアンプが配置されると共に、
さらに、互いに直列に接続された上記Ｍ＋Ｎ個の増幅回路の入出力端子間を接続するためのＭ＋Ｎ−１個の入出力間キャパシタと、
上記増幅回路プリアンプの差動入力端子と上記信号入力端子との間に配置された、入力信号をサンプリングするためのサンプリングキャパシタと、
上記初段の増幅回路プリアンプの差動入力端子と上記信号出力端子との間に配置された移送電荷キャパシタと、
上記各増幅回路プリアンプの２つの差動入力端子を短絡するためのＭ個の差動入力短絡スイッチと、
上記各増幅回路オペアンプの反転入力端子と該増幅回路オペアンプの出力端子とを短絡するためのＮ個の入出力短絡スイッチとを有するスイッチドキャパシタ回路。
【請求項２】
Ｎ個の前記入出力短絡スイッチうちのいずれか１個以上の前記入出力短絡スイッチに、それぞれある電圧にバイアスされたキャパシタがさらに直列に接続されていることを特徴とする請求項１に記載のスイッチドキャパシタ回路。
【請求項３】
信号入力端子と信号出力端子との間に、差動入力端子を有する増幅回路プリアンプと、差動入力端子を有する増幅回路オペアンプとを直列に接続してなる構成を備え、
上記増幅回路プリアンプの出力端子と上記増幅回路オペアンプの入力端子とを接続する入出力間キャパシタと、
上記増幅回路プリアンプの２つの差動入力端子を短絡するための差動入力短絡スイッチと、
上記増幅回路オペアンプの反転入力端子と該増幅回路オペアンプの出力端子とを短絡するための入出力短絡スイッチとを有するスイッチドキャパシタ回路。
【請求項４】
前記入出力短絡スイッチに、ある電圧にバイアスされたキャパシタがさらに直列に接続されていることを特徴とする請求項３に記載のスイッチドキャパシタ回路。
【請求項５】
前記増幅回路プリアンプは、入出力間の増幅率が１より大きく２０より小さい増幅回路であることを特徴とする請求項１〜４のいずれか１項に記載のスイッチドキャパシタ回路。
【請求項６】
前記増幅回路オペアンプは、入力信号が電圧であり、出力信号が電流であることを特徴とする請求項１〜５のいずれか１項に記載のスイッチドキャパシタ回路。
【請求項７】
動作フェーズとして、オートゼロ動作を行う第１フェーズと、スイッチドキャパシタ回路の入力信号の増幅を行う第２フェーズとを有し、
上記サンプリングキャパシタは、第１フェーズにおいて、上記入力信号のサンプリングを行い、
上記電荷移送キャパシタは、第２フェーズにおいて、上記第サンプリングキャパシタにサンプリングされた電荷が移送されることを特徴とする請求項１または２に記載のスイッチドキャパシタ回路。
【請求項８】
動作フェーズとして、オートゼロ動作を行う第１フェーズと、スイッチドキャパシタ回路の入力信号の増幅を行う第２フェーズとを有し、
第１フェーズにおいて、前記増幅回路プリアンプの入力端子と前記信号入力端子との間に配置されると共に、上記入力信号のサンプリングを行う第１のキャパシタと、
第２フェーズにおいて、前記増幅回路プリアンプの入力端子と、前記直列接続の最後に配置される増幅回路オペアンプの出力端子との間に配置されると共に、上記第１のキャパシタにサンプリングされた電荷が移送される電荷移送キャパシタを有することを特徴とする請求項３または４に記載のスイッチドキャパシタ回路。
【請求項９】
信号入力端子と信号出力端子との間に、Ｍ個（Ｍは１以上）の第１の増幅回路と、Ｎ個（Ｎは１以上）の第２の増幅回路とを直列に接続してなる構成を備え、
互いに直列に接続された上記Ｍ＋Ｎ個の増幅回路の入出力端子間を接続するためのＭ＋Ｎ−１個の入出力間キャパシタと、
上記Ｍ＋Ｎ個の増幅回路のうち初段の増幅回路の入力端子と上記信号入力端子との間に配置された、入力信号をサンプリングするためのサンプリングキャパシタと、
上記初段の増幅回路の入力端子と上記信号出力端子との間に配置された移送電荷キャパシタと、
上記各増幅回路の入力端子と該増幅回路の出力端子とを短絡するためのＮ個の入出力短絡スイッチとを有するスイッチドキャパシタ回路。
【請求項１０】
差動入力端子を有する増幅回路プリアンプと、差動入力端子を有する増幅回路オペアンプとを直列に接続してなる構成を備えた相関２重サンプリング回路において、
上記増幅回路プリアンプの出力端子と上記増幅回路オペアンプの入力端子との間に配置される入出力間キャパシタと、
上記増幅回路プリアンプの２つの差動入力端子を短絡するための差動入力短絡スイッチと、
上記増幅回路オペアンプの反転入力端子と該増幅回路オペアンプの出力端子とを短絡するための入出力短絡スイッチと、
上記増幅回路プリアンプの入力端子と上記信号入力端子との間にスイッチを介さず直接接続されるサンプリングキャパシタとを有することを特徴とする相関２重サンプリング回路。
【請求項１１】
前記入出力短絡スイッチに、ある電圧にバイアスされたキャパシタがさらに直列に接続されていることを特徴とする請求項１０に記載の相関２重サンプリング回路。
【請求項１２】
前記増幅回路オペアンプの出力端子と相関２重サンプリング回路の出力端子との間に出力端子間スイッチが配置されることを特徴とする請求項１１に記載の相関２重サンプリング回路。
【請求項１３】
請求項１〜９のいずれか１項に記載のスイッチドキャパシタ回路を用いた電子機器。
【請求項１４】
請求項１１〜１２のいずれか１項に記載の相関２重サンプリング回路を用いた電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチドキャパシタ回路、相関２重サンプリング回路及びそれを用いた電子機器に関し、より詳しくは、オートゼロを行うスイッチドキャパシタ増幅回路、相関２重サンプリング回路及びそれを用いた電子機器に関するものである。
【背景技術】
【０００２】
オートゼロを行うスイッチドキャパシタ増幅回路（以下「ＳＣＡ回路」と呼ぶ）は、イメージセンサモジュールや音声信号処理システムのアナログフロントエンド等で用いられる。
【０００３】
ここで、オートゼロとはＳＣＡ回路を構成する演算増幅回路から発生する低周波ノイズ又はイメージセンサ信号に含まれる低周波ノイズを除去することをいう。このオートゼロを行うＳＣＡ回路技術は非特許文献１に詳細に記載されている。
【０００４】
また、このＳＣＡ回路技術をイメージセンサ用ＣＤＳ回路に適用した例が非特許文献４に記載されている。
【０００５】
ここで、図１１及び１２に基づいて従来の一般的なＳＣＡ回路の例について説明する。
【０００６】
図１１、及び１２は従来の一般的なＳＣＡ回路の例であるＳＣＡ回路１００、及びＳＣＡ回路１１０の構成を示す回路図である。
【０００７】
まず図１１に基づき上記ＳＣＡ回路１００の構成について説明する。上記ＳＣＡ回路１００は、図１１に示すように、演算増幅回路ＡＭＰ１と、複数の端子、複数のスイッチ、及び複数のキャパシタから構成されている。
【０００８】
上記ＳＣＡ回路１００は、スイッチとしては、３個のスイッチＳＷ１０１、ＳＷ１０２、及びＳＷ１０３が設けられている。また、上記ＳＣＡ回路１００はキャパシタとしては、２個のキャパシタＣＳ１０４、及びＣＦ１０５が設けられている。
【０００９】
また、図１１のＶＩＮ１０７、ＶＯＵＴ１０８、及びＶＲＥＦ１０９はそれぞれ上記ＳＣＡ回路１００の入力端子、出力端子、及び基準電圧端子（以下、ＶＩＮ１０７、ＶＯＵＴ１０８、及びＶＲＥＦ１０９は、それぞれ、入力電圧、出力電圧、及び基準電圧を表す場合もある。）を表す。
【００１０】
つぎに、図１１に基づき上記ＳＣＡ回路１００の動作について説明する。
【００１１】
上記ＳＣＡ回路１００には２つの動作フェーズであるサンプリングフェーズ（以下「ＰＨＡＳＥ-Ｓ」と呼ぶ）とホールドフェーズ（以下「ＰＨＡＳＥ-Ｈ」と呼ぶ）とがある。
なお、図１１では、ＰＨＡＳＥ-Ｓにおける上記ＳＣＡ回路１００のスイッチの接続を示している。
【００１２】
まず、ＰＨＡＳＥ-Ｓでは、入力端子ＶＩＮ１０７から入力された、入力信号に応じた電荷がキャパシタＣＳ１０４にサンプリングされる。また、同時に基準電圧端子ＶＲＥＦ１０９の基準電圧信号に応じた電荷がＣＦ１０５に蓄えられる。
【００１３】
次に、ＰＨＡＳＥ-Ｈでは該ＣＳ１０４にサンプリングされた上記入力信号に応じた電荷がキャパシタＣＦ１０５に移送されると同時に該移送された電荷に応じた出力信号が出力端子ＶＯＵＴ１０８から出力される。
【００１４】
また、上記ＳＣＡ回路１００におけるＡＭＰ１回路の入力オフセット電圧及び１／ｆノイズを電圧源ＶＯＳとして図１１に示している。ここで、上記ＡＭＰ１回路が理想的であるとする。
【００１５】
そうすると、ＰＨＡＳＥ-ＳとＰＨＡＳＥ-Ｈとの間で電荷保存の法則を適用すれば、次式が成り立つ。なお、各パラメータに付されている番号は省略した（以下、同様の説明は省略する）。
（ＶＩＮ−ＶＯＳ）・ＣＳ＋（ＶＲＥＦ−ＶＯＳ）・ＣＦ＝（−ＶＯＳ）・ＣＳ＋（ＶＯＵＴ−ＶＯＳ）・ＣＦ
ここで、電圧ＶＩＮはＰＨＡＳＥ-Ｓにおいて上記ＳＣＡ回路１００のキャパシタＣＳ１０５によりサンプリングされる電荷に応じた入力信号の電圧であり、電圧ＶＯＵＴはＰＨＡＳＥ-Ｈにおける上記ＳＣＡ回路１００の出力電圧を示す。上式を整理すると次式となる。
ＶＯＵＴ＝（ＣＳ／ＣＦ）・ＶＩＮ＋ＶＲＥＦ
これにより、上記ＳＣＡ回路１００の出力電圧ＶＯＵＴには電圧源ＶＯＳが影響しないことがわかる。したがって、上記ＳＣＡ回路１００におけるＡＭＰ１回路の入力オフセット電圧及び１／ｆノイズを低減することが可能であることがわかる。
【００１６】
次に上記ＳＣＡ回路１００の熱ノイズについて考える。上記ＳＣＡ回路１００におけるＡＭＰ１回路のトランスコンダクタンスをｇｍとし、該ＡＭＰ１回路の入力換算ノイズを
【００１７】
【数１】
2008060978.tif 000003
【００１８】
とする。
【００１９】
ここで、ｋはボルツマン定数、Ｔは絶対温度、及びγは上記ＡＭＰ１回路を構成するトランジスタによって決まる定数である。
【００２０】
上記ＳＣＡ回路１００におけるＡＭＰ１回路では、３種類のノイズが発生する。まず、１つ目はスイッチＳＷ１０１、ＳＷ１０２及びＳＷ１０３のオン抵抗に起因するｋＴＣノイズである。
【００２１】
つぎに、２つ目はＰＨＡＳＥ-Ｓのオートゼロ動作の際にサンプリングされる該ＡＭＰ１回路のノイズ（以下「オートゼロノイズ」と呼ぶ）である。
【００２２】
最後に、３つ目はＰＨＡＳＥ-Ｈの際に出力端子に出力される該ＡＭＰ１回路のノイズ（以下「ホールドノイズ」と呼ぶ）である。
【００２３】
これらの３つのノイズの入力端子ＶＩＮ１０７への入力換算値を表１に示す。表１では上記ＳＣＡ回路１００のノイズの理論値とその近似値とを示す。上記ＳＣＡ回路１００の増幅率が大きいときは、入力される入力信号は小さくても良いということであり、この小さい入力信号を入力する場合には、上記ＳＣＡ回路１００において低入力換算ノイズが要求される。
【００２４】
そこで、表１において上記ＳＣＡ回路１００の入出力間の増幅率ＧをＧ＝ＣＳ／ＣＦ＞＞１とし、ＡＭＰ１回路を構成するトランジスタによって決まる定数γをγ＝１と仮定して近似値を導いた。
【００２５】
また、Ｆはフィードバックファクタであり、Ｆ＝ＣＦ／（ＣＳ＋ＣＦ）で表される。
【００２６】
【表１】
2008060978.tif 000004
【００２７】
表１より、上記ＳＣＡ回路１００の増幅率が十分大きく（Ｇは６程度）かつ容量負荷ＣＬ１０６が大きいとき、ｋＴＣノイズはオートゼロノイズとほぼ同等になる。また、上記ＳＣＡ回路１００のホールドノイズはｋＴＣノイズ及びオートゼロノイズに比べて十分小さくなる。
【００２８】
従って、上記ＳＣＡ回路１００では、ノイズ性能はｋＴＣノイズとオートゼロノイズとによって決まる。
【００２９】
つぎに、もう１つの従来のＳＣＡ回路の例を示す。図１２はこの従来のＳＣＡ回路１１０の構成を示す回路図である。上記ＳＣＡ回路１１０は、１つのキャパシタＣＳ１１３と、２つのスイッチＳＷ１１１、及びＳＷ１１２と、１つの増幅回路ＡＭＰ２とから構成される。
【００３０】
なお、上記ＳＣＡ回路１００におけるＡＭＰ１回路の増幅率は理想的には無限大であったのに対し、上記ＳＣＡ回路１１０におけるＡＭＰ２回路の増幅率は１より大きく２０より小さい。
【００３１】
つぎに、図１２に基づいて上記ＳＣＡ回路１１０の動作について説明する。
【００３２】
上記ＳＣＡ回路１１０では、動作フェーズとして、リセットフェーズと増幅フェーズとの２つのフェーズがある。
【００３３】
リセットフェーズでは上記ＳＣＡ回路１１０におけるＡＭＰ２回路の入力端子ＶＩＮ１１４が遮断されるとともに、出力端子ＶＯＵＴ１１５がグランドレベルに接続される。一方、増幅フェーズでは、上記ＡＭＰ２回路の非反転入力端子を入力端子ＶＩＮ１１４に接続すると同時に、出力端子ＶＯＵＴ１１５がグランドレベルから遮断される。
【００３４】
リセットフェーズにおいて、上記ＡＭＰ２回路の出力電圧は
ＶＯＵＴ−ＡＭＰ２−ＲＥＳＥＴ＝−Ａ２・ＶＯＳとなる。
ここで、上記ＡＭＰ２回路の増幅率をＡ２とした。
【００３５】
また、増幅フェーズでの上記ＡＭＰ２回路の出力電圧は
ＶＯＵＴ−ＡＭＰ２−ＡＭＰ＝（ＶＩＮ−ＶＯＳ）・Ａ２
となる。よって、これら２つの式より、出力端子ＶＯＵＴ１１５での出力電圧は次式となる。
ＶＯＵＴ＝ＶＩＮ・Ａ２
この式から、上記ＳＣＡ回路１１０の出力電圧には電圧源ＶＯＳは影響しないことがわかる。
【００３６】
従って、上記ＳＣＡ回路１１０では、上記ＡＭＰ２回路の入力オフセット電圧及び低周波ノイズを低減することができる。
【００３７】
また、上記ＳＣＡ回路１１０は、フィードバック回路ではないため、高速動作が可能となる。なお、上記ＳＣＡ回路１１０では出力端子ＶＯＵＴ１１５に接続される次段の入力インピーダンスがハイインピーダンスである必要がある（非特許文献１のＦｉｇ．２２（ａ）を参照）。このため、上記ＳＣＡ回路１１０は、イメージセンサ用ＣＤＳ回路等にはあまり用いられない。これに対し、上記ＳＣＡ回路１１０はイメージセンサ用ＣＤＳ回路等に一般的によく用いられる（非特許文献４参照）。
【非特許文献１】C.C.Enz,及びGabor C.Temes著,「Circuit Techniques for Reducing the Effects of Op-Amp Imperfections」(米国),Proceedings of the IEEE),第84巻,第11番,1996年11月,p.1595の図20,p.1600の図28など
【非特許文献２】Katsu Nakamura,他12名,「A CMOS Analog Front-End Chip-Set for Mega Pixel Camcorders」,IEEE International Solid-State Circuits Conference 2000
【非特許文献３】I.Mehr,他5名,「An integrated mixed-signal front-end for broadband modems」,Symposium VLSI Circuits,2002年6月,p.38-41
【非特許文献４】米国特許第６４３３６３２号明細書
【発明の開示】
【発明が解決しようとする課題】
【００３８】
しかしながら、上記従来のＳＣＡ回路１００では、ノイズの小さいスイッチドキャパシタ回路を実現する場合、キャパシタＣＳ１０４及びＣＦ１０５の容量が大きくなる必要があるため、以下に示すような問題点を有している。
【００３９】
まず、サンプリングフェーズＰＨＡＳＥ-Ｓにおいては、キャパシタＣＳ１０４の一方の端子は入力端子ＶＩＮ１０７に接続される。また、上記キャパシタＣＳ１０４の他方の端子は、上記ＡＭＰ１回路の反転入力端子と出力端子ＶＯＵＴ１０８とに接続される。
【００４０】
上記ＳＣＡ回路１００を駆動するための上記ＳＣＡ回路１００の前段に接続された回路（端子ＶＩＮ１０７に接続される回路）の出力インピーダンスが無視できるほど十分小さいと仮定すると、キャパシタＣＳ１０４にかかる電圧に対する帯域ＢＷＰＨ-Ｓは次式となる。
【００４１】
【数２】
2008060978.tif 000005
【００４２】
ただし、ここではスイッチＳＷ１０２及びＳＷ１０３のオン抵抗は無視した。なぜなら、該オン抵抗よりも上記ＡＭＰ１回路のトランスコンダクタンスｇｍの値の方が上記ＳＣＡ回路１００の帯域制限に与える影響が大きいからである。
【００４３】
ここで図１３に基づいて、演算増幅回路ＡＭＰ１（以下「ＡＭＰ１回路」と呼ぶ）の典型的な構成について説明する。
【００４４】
図１３は図１１の上記ＳＣＡ回路１００におけるＡＭＰ１回路の構成を示す回路図である。
【００４５】
ＡＭＰ１回路の典型的な構成の例としては、図１３に示すように、シングルステージの演算増幅回路が用いられる。また、上記ＡＭＰ１回路は５つのトランジスタから構成されている。
【００４６】
つぎに、それぞれのトランジスタの機能について説明する。トランジスタＭ１２１Ｐ及びＭ１２１Ｍは入力される差動信号VINP, VINMを差動の電流に変換するトランジスタのペアである。
【００４７】
また、接地されたトランジスタＭ１Ｃは一定電流を流す定電流源（テール電流源とも呼ばれる）として機能するトランジスタである。また、トランジスタＭ１２２Ｐ及びＭ１２２Ｍはいわゆるカレントミラー回路で構成された能動負荷用のトランジスタであり、トランジスタＭ１２１Ｐ及びＭ１２１Ｍにより変換された差動の電流をシングルエンドの電流に変換して出力するためのものである。
【００４８】
ここで、上記数２のｇｍは図１３の上記トランジスタのペアであるＭ１２１Ｐ又はＭ１２１Ｍのトランスコンダクタンスである。
【００４９】
上記ＳＣＡ回路１００が入力信号をサンプリングする場合に、上記ＡＭＰ１回路のトランスコンダクタンスｇｍを大きくする必要がある。このため、上記ＳＣＡ回路１００の高速サンプリングを実現するためには消費電力が増大してしまうという問題点がある。
【００５０】
一方、ホールドフェーズＰＨＡＳＥ-Ｈでは、出力端子ＶＯＵＴ１０８の電圧に対する帯域ＢＷＰＨ-Ｈは次式となる。
【００５１】
【数３】
2008060978.tif 000006
【００５２】
ここで、ＣＬはホールドフェーズにおいて出力端子ＶＯＵＴ１０８に接続される次段のサンプリング容量等である。
【００５３】
そうすると、上記ＳＣＡ回路１００の構成では、もし、容量負荷ＣＬ１０６が十分に小さければ、ＢＷＰＨ-Ｓ＜ＢＷＰＨ-Ｈとなる。よって、帯域ＢＷＰＨ-Ｓが上記ＳＣＡ回路１００の帯域を制限してしまうことになるという問題点が生じる。
【００５４】
一方、上記ＳＣＡ回路１１０はフィードバック回路ではないため、高速動作が可能となり、結果として、広帯域のサンプリングを行うことはできる。しかし、上述のように、上記ＳＣＡ回路１１０では出力端子ＶＯＵＴ１１５に接続される次段の入力インピーダンスはハイインピーダンスである必要があるが、実際にはインピーダンスの高くない回路が配置される。このとき、ＳＣＡ回路１１０の出力部でゲインの劣化が起こるという問題点がある。
【００５５】
本発明は、上記従来の問題点に鑑みなされたものであって、その目的は、増幅回路、複数のスイッチ、及びキャパシタから構成されるオートゼロを行うスイッチドキャパシタ回路において、広帯域のサンプリング及び動作を行うことができるスイッチドキャパシタ回路及びそれを用いた電子機器を提供することにある。
【課題を解決するための手段】
【００５６】
本発明のスイッチドキャパシタ回路は、上記課題を解決するために、信号入力端子と信号出力端子との間に、差動入力端子を有するＭ個（Ｍは１以上）の増幅回路プリアンプと、差動入力端子を有するＮ個（Ｎは１以上）の増幅回路オペアンプとを直列に接続してなる構成を備え、上記複数の増幅回路のうち、初段の増幅回路として増幅回路プリアンプが配置され、最終段の増幅回路として増幅回路オペアンプが配置されると共に、さらに、互いに直列に接続された上記Ｍ＋Ｎ個の増幅回路の入出力端子間を接続するためのＭ＋Ｎ−１個の入出力間キャパシタと、上記増幅回路プリアンプの差動入力端子と上記信号入力端子との間に配置された、入力信号をサンプリングするためのサンプリングキャパシタと、上記初段の増幅回路プリアンプの差動入力端子と上記信号出力端子との間に配置された移送電荷キャパシタと、上記各増幅回路プリアンプの２つの差動入力端子を短絡するためのＭ個の差動入力短絡スイッチと、上記各増幅回路オペアンプの反転入力端子と該増幅回路オペアンプの出力端子とを短絡するためのＮ個の入出力短絡スイッチとを有する構成である。
【００５７】
上記構成によれば、本発明のスイッチドキャパシタ回路では、入力信号に応じた電荷のサンプリングを行うサンプリングフェーズにおいて、Ｍ個の差動入力短絡スイッチ及びＮ個の入出力短絡スイッチは短絡される。これにより、Ｍ個（Ｍは１以上）の増幅回路プリアンプとＮ個（Ｎは１以上）の増幅回路オペアンプとＭ＋Ｎ−１個の入出力間キャパシタとから構成される部分は、サンプリングフェーズにおける入力信号のサンプリングに無関係となる。また、入出力間キャパシタは、増幅回路プリアンプおよび増幅回路オペアンプの低周波数ノイズをサンプリングする。
【００５８】
したがって、本発明のスイッチドキャパシタ回路は、入力信号に応じた電荷をサンプリングする回路をパッシブ素子である初段増幅回路プリアンプの差動入力短絡スイッチ、サンプリングキャパシタのみで構成することが可能である。
【００５９】
それゆえ、広帯域のサンプリングとオートゼロを行うスイッチトキャパシタ増幅回路を実現することができる。
【００６０】
なお、スイッチトキャパシタ増幅回路における各種スイッチはＭＯＳトランジスタなどのスイッチング素子を好適に用いることができる（以下、同様の説明は省略する）。
【００６１】
また、本発明のスイッチドキャパシタ回路は、上記構成にくわえて、Ｎ個の前記入出力短絡スイッチうちのいずれか１個以上の前記入出力短絡スイッチに、それぞれある電圧にバイアスされたキャパシタがさらに直列に接続されていることが好ましい。
【００６２】
上記構成によれば、各増幅回路オペアンプの入出力端子間のバイアス電圧を独立に所望の値に設定することができる。
【００６３】
また、本発明のスイッチドキャパシタ回路は、信号入力端子と信号出力端子との間に、差動入力端子を有する増幅回路プリアンプと、差動入力端子を有する増幅回路オペアンプとを直列に接続してなる構成を備え、上記増幅回路プリアンプの出力端子と上記増幅回路オペアンプの入力端子とを接続する入出力間キャパシタと、上記増幅回路プリアンプの２つの差動入力端子を短絡するための差動入力短絡スイッチと、上記増幅回路オペアンプの反転入力端子と該増幅回路オペアンプの出力端子とを短絡するための入出力短絡スイッチとを有する構成である。
【００６４】
上記構成によれば、上記スイッチドキャパシタ回路は、増幅回路プリアンプと増幅回路オペアンプとを入出力間キャパシタを介して直列に接続している。したがって、初段の増幅回路プリアンプの増幅率を小さくしつつ、上記スイッチドキャパシタ回路全体の増幅率を大きくすることができる。また、上記スイッチドキャパシタ回路は、増幅回路プリアンプの２つの差動入力端子を短絡するための差動入力短絡スイッチ及び増幅回路オペアンプの反転入力端子と該増幅回路オペアンプの出力端子とを短絡するための入出力短絡スイッチとを有している。したがって、差動入力短絡スイッチと入出力短絡スイッチとを操作することにより、オートゼロ動作を行うことができる。
【００６５】
それゆえ、前述のＮまたはＭが２以上となる構成に比べ、回路構成が簡単であり、設計が容易である。また、このように、オートゼロ動作を行うスイッチドキャパシタ回路を、フィードバック回路を形成する必要のないコンパレータ等で用いることも可能である。このとき、高速なリセット、信号追従が可能となる。このため、広帯域での動作が可能である。
【００６６】
また、本発明のスイッチドキャパシタ回路は、上記構成にくわえて、前記入出力短絡スイッチに、ある電圧にバイアスされたキャパシタがさらに直列に接続されていることが好ましい。
【００６７】
上記構成によれば、各増幅回路オペアンプの入出力端子間のバイアス電圧を独立に所望の値に設定することができる。
【００６８】
また、本発明のスイッチドキャパシタ回路は、上記構成にくわえて、前記プリアンプは入力差動対を有し、入出力間の増幅率が１より大きく２０より小さい増幅回路であることが好ましい。
【００６９】
上記構成によれば、上記プリアンプは入力差動対を有し、入出力間の増幅率が１より大きく２０より小さい増幅回路である。
【００７０】
したがって、上記プリアンプの入出力間の増幅率が小さいので初段のプリアンプ回路における２つの差動入力端子を短絡しても、出力端子における電圧を飽和させないことが可能である。
【００７１】
また、本発明のスイッチドキャパシタ回路は、上記構成にくわえて、前記増幅回路オペアンプは、入力信号が電圧であり、出力信号が電流であることが好ましい。
【００７２】
上記構成によれば、電圧信号から、電流信号を得る回路にも本発明のスイッチドキャパシタ回路を適用することができる。
【００７３】
また、本発明のスイッチドキャパシタ回路は、上記構成にくわえて、動作フェーズとして、オートゼロ動作を行う第１フェーズと、スイッチドキャパシタ回路の入力信号の増幅を行う第２フェーズとを有し、上記サンプリングキャパシタは、第１フェーズにおいて、上記入力信号のサンプリングを行い、上記電荷移送キャパシタは、第２フェーズにおいて、上記第サンプリングキャパシタにサンプリングされた電荷が移送されることが好ましい。
【００７４】
上記構成によれば、複数のスイッチ操作に基づく２つの動作フェーズを有するスイッチドキャパシタ回路において、特定の動作フェーズにおいて、入力信号のサンプリング回路をパッシブ素子のみで構成することが可能である。
【００７５】
それゆえ、特定のフェーズにおいて、広帯域のサンプリングを行うことができる。
【００７６】
また、本発明のスイッチドキャパシタ回路は、上記構成にくわえて、動作フェーズとして、オートゼロ動作を行う第１フェーズと、スイッチドキャパシタ回路の入力信号の増幅を行う第２フェーズとを有し、第１フェーズにおいて、前記増幅回路プリアンプの入力端子と前記信号入力端子との間に配置されると共に、上記入力信号のサンプリングを行う第１のキャパシタと、第２フェーズにおいて、前記増幅回路プリアンプの入力端子と、前記直列接続の最後に配置される増幅回路オペアンプの出力端子との間に配置されると共に、上記第１のキャパシタにサンプリングされた電荷が移送される電荷移送キャパシタを有することを特徴とする請求項３または４に記載のスイッチドキャパシタ回路。
ことが好ましい。
【００７７】
上記構成によれば、電荷をサンプリングする第１のキャパシタを有し、かつ、複数の動作フェーズを有するスイッチドキャパシタ回路において、特定の動作フェーズにおいて、入力信号のサンプリング回路をパッシブ素子のみで構成することが可能である。
【００７８】
それゆえ、特定の動作フェーズにおいて、広帯域のサンプリングを行うことができるスイッチドキャパシタ回路を提供できる。
【００７９】
また、本発明のスイッチドキャパシタ回路は、上記構成にくわえて、信号入力端子と信号出力端子との間に、Ｍ個（Ｍは１以上）の第１の増幅回路と、Ｎ個（Ｎは１以上）の第２の増幅回路とを直列に接続してなる構成を備え、互いに直列に接続された上記Ｍ＋Ｎ個の増幅回路の入出力端子間を接続するためのＭ＋Ｎ−１個の入出力間キャパシタと、上記Ｍ＋Ｎ個の増幅回路のうち初段の増幅回路の入力端子と上記信号入力端子との間に配置された、入力信号をサンプリングするためのサンプリングキャパシタと、上記初段の増幅回路の入力端子と上記信号出力端子との間に配置された移送電荷キャパシタと、上記各増幅回路の入力端子と該増幅回路の出力端子とを短絡するためのＮ個の入出力短絡スイッチとを有する構成である。
【００８０】
上記構成によれば、本発明のスイッチドキャパシタ回路を様々な種類の増幅回路に適用することができる。
【００８１】
また、本発明の相関２重サンプリング回路は、差動入力端子を有する増幅回路プリアンプと、差動入力端子を有する増幅回路オペアンプとを直列に接続してなる構成を備えた相関２重サンプリング回路において、上記増幅回路プリアンプの出力端子と上記増幅回路オペアンプの入力端子との間に配置される入出力間キャパシタと、上記増幅回路プリアンプの２つの差動入力端子を短絡するための差動入力短絡スイッチと、上記増幅回路オペアンプの反転入力端子と該増幅回路オペアンプの出力端子とを短絡するための入出力短絡スイッチと、上記増幅回路プリアンプの入力端子と上記信号入力端子との間にスイッチを介さず直接接続されるサンプリングキャパシタとを有することを特徴としている。
【００８２】
上記構成によれば、上記プリアンプの出力端子と上記オペアンプの入力端子との間に配置される入出力間キャパシタと、上記プリアンプの２つの差動入力端子を短絡するための差動入力短絡スイッチと、上記オペアンプの反転入力端子と該オペアンプの出力端子とを短絡するための入出力短絡スイッチとを有している。それゆえこれらのスイッチを操作することにより、オートゼロ動作を実現することができる。
【００８３】
また、増幅回路プリアンプと増幅回路オペアンプとの２段構成にすることにより、相関２重サンプリング回路の増幅率を大きくした場合でも、消費電力の若干の増加だけでホールドフェーズ（サンプリングした電荷を保持するフェーズ）における帯域を大幅に改善することができる
それゆえ、オートゼロ動作、相関２重サンプリングを実現しつつ、さらに、イメージセンサの急峻な変化に高速に追従可能なサンプリング動作を行うことができる相関２重サンプリング回路を提供できる。
【００８４】
また、本発明の相関２重サンプリング回路は、上記構成にくわえて、前記入出力短絡スイッチに、ある電圧にバイアスされたキャパシタがさらに直列に接続されていることが好ましい。
【００８５】
上記構成によれば、各増幅回路オペアンプの入出力端子間のバイアス電圧を独立に所望の値に設定することができる。
【００８６】
また、本発明の相関２重サンプリング回路は、上記構成にくわえて、前記オペアンプの出力端子と相関２重サンプリング回路の出力端子との間に出力端子間スイッチが配置され、オートゼロ動作時に遮断されることを特徴とすることが好ましい。
【００８７】
上記構成によれば、前記オペアンプの出力端子と相関２重サンプリング回路の出力端子との間に出力端子間スイッチが配置され、オートゼロ動作時に遮断される。
【００８８】
したがって、相関２重サンプリング回路を部品として含む該相関２重サンプリング回路以外の回路と相関２重サンプリング回路との動作タイミングのずれのために入出力信号に依存してオートゼロ動作が妨害されるという現象を回避することができる。
【００８９】
本発明は上記構成の回路に限られず、広く一般の電子機器にたいして適用することが
可能である。
【発明の効果】
【００９０】
本発明のオートゼロを行うスイッチドキャパシタ回路は、以上のように、入力信号のサンプリング回路をパッシブ素子のみで構成することが可能である。それゆえ、広帯域のサンプリングを行うことができるという効果を奏する。
【００９１】
また、本発明のスイッチドキャパシタ回路はフィードバック回路を構成しないスイッチドキャパシタ回路において、増幅率を大きくすることができる。また、広帯域での動作を可能としつつ、回路全体の増幅率を大きくすることができるという効果を奏する。
【発明を実施するための最良の形態】
【００９２】
［実施の形態１］
本発明の一実施形態について図１〜３に基づいて説明すれば、以下の通りである。
【００９３】
まず図１に基づいて、本実施の形態におけるＳＣＡ回路１０の構成について説明する。
【００９４】
図１は上記ＳＣＡ回路１０の構成を示す回路図である。上記ＳＣＡ回路１０は、図１に示すように、増幅回路ＰＲＥ−ＡＭＰ１、演算増幅回路ＯＰＡＭＰ１、複数のスイッチ、及び複数のキャパシタとから構成される。
【００９５】
上記ＳＣＡ回路１０は、増幅回路として、低周波数およびゼロ周波数における増幅率（ＤＣゲイン）が１より大きく２０より小さい増幅回路ＰＲＥ−ＡＭＰ１と、十分に大きなＤＣゲインを有する演算増幅回路ＯＰＡＭＰ１との２つの増幅回路を備えている。
【００９６】
また、上記ＳＣＡ回路１０は、５つのスイッチＳＷ１Ａ、ＳＷ２、ＳＷ１Ｂ、ＳＷ３、及びＳＷ５を備えている。上記ＳＷ１Ａは、増幅回路ＰＲＥ−ＡＭＰ１の非反転入力端子とグランドレベルとを短絡・遮断するためのスイッチである。上記ＳＷ２は、キャパシタＣＳの一方の端子をグランドレベル又は入力端子ＶＩＮに接続するためのスイッチである。上記ＳＷ１Ｂは、ＯＰＡＭＰ１回路の反転入力端子と出力端子とを短絡・遮断するためのスイッチである。上記ＳＷ３は、キャパシタＣＦの一方の端子を基準電圧信号が与えられた端子ＶＲＥＦ又はＯＰＡＭＰ１回路の出力端子に接続するためのスイッチである。上記ＳＷ５は、外部の容量負荷ＣＬと上記ＳＣＡ回路１０の出力端子とを短絡・遮断するためのスイッチである。
【００９７】
また、上記ＳＣＡ回路１０は、３つのキャパシタＣＳ、ＣＣ、及びＣＦを備えている。上記キャパシタＣＳは入力信号に応じた電荷をサンプリングするためのキャパシタである。上記キャパシタＣＣは上記ＰＲＥ−ＡＭＰ１回路の出力端子と上記ＯＰＡＭＰ１回路の反転入力端子とを接続するためのキャパシタである。上記キャパシタＣＦは基準電圧信号に応じた電荷をサンプリングするとともに、上記キャパシタＣＳから電荷の移送を受けるキャパシタである。
【００９８】
つぎに、図１に基づいて上記ＳＣＡ回路１０の動作について説明する。上記ＳＣＡ回路１０には、動作フェーズとして、サンプリングフェーズＰＨＡＳＥ−ＳとホールドフェーズＰＨＡＳＥ−Ｈとがある。
【００９９】
まず、各フェーズにおけるスイッチの短絡・遮断状態について説明し、つぎに、サンプリング動作について説明する。図１のスイッチの接続状態はサンプリングフェーズＰＨＡＳＥ-Ｓにおける上記ＳＣＡ回路１０の状態を示す。上記ＳＣＡ回路１０のホールドフェーズＰＨＡＳＥ-Ｈでは、スイッチＳＷ１Ａ及びＳＷ１Ｂは遮断され、スイッチＳＷ２及びＳＷ３はもう一方の端子に接続を切り換えられ、スイッチＳＷ５は短絡される。
【０１００】
ここで、上記ＳＣＡ回路１０のキャパシタＣＳ及びＣＦが入力信号ＶＩＮに応じた電荷、及び基準電圧信号ＶＲＥＦに応じた電荷をサンプリングするが、そのサンプリング動作にアクティブ素子であるＰＲＥ−ＡＭＰ１回路及びＯＰＡＭＰ１回路は関与しない。
【０１０１】
すなわち、上記ＳＣＡ回路１０はサンプリングフェーズＰＨＡＳＥ-Ｓにおいて構成される入力信号のサンプリング回路がスイッチとキャパシタとからなるパッシブ素子（キャパシタＣＳ、ＣＦ、スイッチＳＷ１Ａ、ＳＷ２、及びＳＷ３）のみで構成される。
【０１０２】
そうすると、上記ＳＣＡ回路１０のこの場合のサンプリングフェーズ時の帯域は
【０１０３】
【数４】
2008060978.tif 000007
【０１０４】
のようになる。この式には、トランスコンダクタンスｇｍが含まれていないことがわかる。ここで、上記ＳＣＡ回路１０のキャパシタＣＳ、ＣＦにかかる電圧は上記ＢＷＰＨ−Ｓ１で表される時定数で所望の電圧値に漸近的に近づく(セトリングする)。さらに、図１に示すように、上記ＳＣＡ回路１０のスイッチＳＷ２及びＳＷ３は理想的なものであるとし、スイッチＳＷ１Ａの抵抗値をＲＳＷとした。
【０１０５】
従って、上記ＳＣＡ回路１０の帯域ＢＷＰＨ−Ｓ１のトランスコンダクタンスｇｍ依存性がなくなるため、サンプリングフェーズＰＨＡＳＥ-Ｓにおいて上記従来のＳＣＡ回路１００のような帯域の制限はなくなる。また、上記ＳＣＡ回路１０はパッシブ素子のみから構成されるため、低消費電力でかつ広帯域なサンプリング動作を実現することができ、スルーレートによる制限等もない。なお、パッシブ素子とはキャパシタ、インダクタ、抵抗等の直流電流を必要としない回路のことである。
【０１０６】
次に、図１に基づき、ＰＲＥ−ＡＭＰ１回路およびＯＰＡＭＰ１回路の低周波ノイズに対するオートゼロ効果について考える。ＰＨＡＳＥ−Ｓにおいて、ＮＥＴ１が０Ｖとなるため、ＰＲＥ−ＡＭＰ１回路の出力電圧は−ＶＯＳ１×Ａ１となる。ここで、Ａ１はＰＲＥ−ＡＭＰ１のＤＣゲインであり、通常１より大きく２０より小さい。
【０１０７】
また、ＳＷ１ＢがＮＥＴ３と出力端子ＶＯＵＴを短絡することにより、ＮＥＴ３の電圧はＶＯＳ２となる。従って、キャパシタＣｃ間の電圧は
−Ａ１・ＶＯＳ１−ＶＯＳ２
となる。
【０１０８】
また、キャパシタＣＳおよびＣＦに蓄積される電荷はそれぞれＣＳ×ＶＩＮとＣＦ×ＶＲＥＦとなる。ＰＨＡＳＥ＿Ｈにおいて、ＯＰＡＭＰ１が理想演算増幅回路であるとすると、出力電圧は次式で与えられる。
ＶＯＵＴ−Ｈ＝（ＣＳ／ＣＦ）・ＶＩＮ＋ＶＲＥＦ
従って、ＰＲＥ−ＡＭＰ１とＯＰＡＭＰ１のＤＣに近い低周波ノイズは出力電圧に影響を与えない。ここで、図１に示す電圧源ＶＯＳ１とＶＯＳ２は、それぞれＰＲＥ−ＡＭＰ１とＯＰＡＭＰ１とを構成するトランジスタのミスマッチや、１／ｆノイズをモデル化したものであり、実際に電圧源を配置しているのではない。
【０１０９】
また、上記ＳＣＡ回路１０では、ＰＲＥ−ＡＭＰ１回路を一段とＯＰＡＭＰ１回路を一段の構成としたが、それぞれ多段にしてもよい。図２はこのように多段に構成した一例として、増幅回路をＰＲＥ−ＡＭＰ２段とＯＰＡＭＰ２段とで合計４段設けた場合のＳＣＡ回路２０を示す回路図である。
【０１１０】
つぎに、図２に基づいて上記ＳＣＡ回路２０の構成について説明する。
【０１１１】
なお、本実施の形態において説明すること以外の構成は、上記ＳＣＡ回路１０と同じである。また、説明の便宜上、上記ＳＣＡ回路１０の図面に示した部材と同一の機能を有する部材については、同一の符号を付し、その説明を省略する。
【０１１２】
上記ＳＣＡ回路２０は、図２に示すように、増幅回路ＰＲＥ−ＡＭＰ１、増幅回路ＰＲＥ−ＡＭＰ２、演算増幅回路ＯＰＡＭＰ１、演算増幅回路ＯＰＡＭＰ２、複数のスイッチ、及びキャパシタとから構成される。
【０１１３】
上記ＳＣＡ回路２０は、増幅回路として、ＤＣゲインが１〜２０程度の増幅回路ＰＲＥ−ＡＭＰ１及び増幅回路ＰＲＥ−ＡＭＰ２と、十分に大きなＤＣゲインを有する演算増幅回路ＯＰＡＭＰ１及び演算増幅回路ＯＰＡＭＰ２との２つの増幅回路を備えている。
【０１１４】
また、上記ＳＣＡ回路２０は、７つのスイッチＳＷ１Ａ１、ＳＷ１Ａ２、ＳＷ２、ＳＷ１Ｂ１、ＳＷ１Ｂ２、ＳＷ３、及びＳＷ５を備えている。
【０１１５】
上記ＳＷ１Ａ１及びＳＷ１Ａ２は、上記ＰＲＥ−ＡＭＰ１回路及び上記ＰＲＥ−ＡＭＰ２回路の非反転入力端子とグランドレベルとを短絡・遮断するためのスイッチである。
【０１１６】
上記ＳＷ１Ｂ及びＳＷ１Ｂ２は、上記ＯＰＡＭＰ１回路及び上記ＯＰＡＭＰ２回路の反転入力端子と出力端子とを短絡・遮断するためのスイッチである。
【０１１７】
そのほかのスイッチは上記ＳＣＡ回路１０の場合と同様である。
【０１１８】
また、上記ＳＣＡ回路１０は、６つのキャパシタＣＳ、ＣＣＣ１、ＣＣＣ２、ＣＣＣ３、ＣＦ及びＣＣＯＭＰを備えている。
【０１１９】
上記キャパシタＣＣＣ１、ＣＣＣ２、及びＣＣＣ３は上記２つのＰＲＥ−ＡＭＰ回路の出力端子と上記２つのＯＰＡＭＰ回路の反転入力端子とをそれぞれ接続するためのキャパシタである。
【０１２０】
上記ＣＣＯＭＰは以下で説明する位相補償キャパシタである。
【０１２１】
その他のキャパシタは上記ＳＣＡ回路１０の場合と同様である。
【０１２２】
つぎに、図２に基づいて上記ＳＣＡ回路２０の動作について説明する。
【０１２３】
まず、各フェーズにおけるスイッチの短絡・遮断状態について説明し、つぎに、サンプリング動作について説明する。
【０１２４】
図２のスイッチの接続状態はサンプリングフェーズＰＨＡＳＥ-Ｓにおける上記ＳＣＡ回路２０の状態を示す。上記ＳＣＡ回路２０のホールドフェーズＰＨＡＳＥ-Ｈでは、スイッチＳＷ１Ａ１、ＳＷ１Ａ２、ＳＷ１Ｂ１、及びＳＷ１Ｂ２は遮断され、スイッチＳＷ２及びＳＷ３はもう一方の端子に接続を切り換えられ、スイッチＳＷ５は短絡される。
【０１２５】
ここで、上記ＳＣＡ回路２０のキャパシタＣＳ及びＣＦが入力信号ＶＩＮに応じた電荷、及び基準電圧信号ＶＲＥＦに応じた電荷をサンプリングするが、そのサンプリング動作にアクティブ素子であるＰＲＥ−ＡＭＰ１回路、ＰＲＥ−ＡＭＰ２回路及びＯＰＡＭＰ１回路、ＯＰＡＭＰ２回路は関与しない。
【０１２６】
すなわち、上記ＳＣＡ回路２０はサンプリングフェーズＰＨＡＳＥ-Ｓで構成される入力信号のサンプリング回路がスイッチとキャパシタとからなるパッシブ素子（キャパシタＣＳ、ＣＦ、スイッチＳＷ１Ａ、ＳＷ２、及びＳＷ３）のみで構成される。
【０１２７】
そうすると、上記ＳＣＡ回路２０のこの場合のサンプリングフェーズ時の帯域ＢＷＰＨ−Ｓ２は上記ＳＣＡ回路１０の場合の数４と同じになる。
【０１２８】
従って、上記ＳＣＡ回路２０の帯域ＢＷＰＨ−Ｓ２のトランスコンダクタンスｇｍ依存性がなくなるため、サンプリングフェーズＰＨＡＳＥ-Ｓにおいて上記従来のＳＣＡ回路１００のような帯域の制限はなくなる。また、上記ＳＣＡ回路２０はパッシブ素子のみから構成されるため、低消費電力でかつ広帯域なサンプリング動作を実現することができ、スルーレートによる制限等もない。
【０１２９】
しかし、上記ＳＣＡ回路２０では、ホールドフェーズＰＨＡＳＥ-Ｈで、多段のアンプが直列に接続されるため、安定性が悪くなるという問題点がある。
【０１３０】
そこで、図２のように位相補償する構成を上記ＳＣＡ回路２０に追加する必要がある。上記ＳＣＡ回路２０では、増幅率が低いＰＲＥ−ＡＭＰ１回路とＰＲＥ−ＡＭＰ２回路とがキャパシタＣＣ１を介して直列に接続されている。
【０１３１】
一方、上記ＳＣＡ回路２０では、増幅率が高い（アプリケーションによるが一般的には６０ｄＢ等の増幅率を有する）演算増幅回路ＯＰＡＭＰ１とＯＰＡＭＰ２とがキャパシタＣＣ３を通して直列に接続される。また、ＰＲＥ−ＡＭＰ２回路とＯＰＡＭＰ１回路との間にキャパシタＣＣ２が配置されている。
【０１３２】
ここで、図２に示すように、上記ＳＣＡ回路２０では、ホールドフェーズＰＨＡＳＥ−Ｈでのフィードバック経路を安定化するために、位相補償キャパシタＣｃｏｍｐと位相補償抵抗Ｒｃｏｍｐとが配置されている。
【０１３３】
上記ＳＣＡ回路２０では、多くの増幅回路及び／又は演算増幅回路を直列に接続することができるため、ＰＲＥ−ＡＭＰ１回路からＯＰＡＭＰ２回路の出力端子を見たときのＤＣゲインを大幅に増大することができ、高精度なＳＣＡ回路を実現することができる。
【０１３４】
また、複数のＰＲＥ−ＡＭＰ回路と複数のＯＰＡＭＰ回路とで構成する場合、初段はＰＲＥ−ＡＭＰ回路、最終段がＯＰＡＭＰ回路であれば、その他の順番は変更した構成としてもよい。
【０１３５】
図３はそのような１例であるＳＣＡ回路３０を示す回路図である。
【０１３６】
なお、上記ＳＣＡ回路３０では４つの増幅回路の配列が変わるのみで、その他は上記ＳＣＡ回路１０及び上記ＳＣＡ回路２０と同様であるので説明は省略する。
【０１３７】
なお、本発明は、次の実施の形態２に示すように、ホールドフェーズにおいてフィードバック回路を形成するＳＣＡ回路に限定されるものではなく、フィードバック回路を形成する必要のないコンパレータ等で用いることが可能である。
【０１３８】
また、本実施の形態１では、説明を簡単にするためにシングルエンド回路を用いて説明したが、本発明はシングルエンド回路に限定されるものではない。高精度な回路を構成する場合には通常全差動回路が用いられる。全差動回路を用いたＳＣＡ回路の例を実施の形態３に示す。
【０１３９】
なお、シングルエンド回路とは、差動増幅回路の出力端子が１つである回路であり、一方、全差動回路とは、出力端子が２つであり対称性を有する回路である。
【０１４０】
［実施の形態２］
つぎに、本発明の他の実施の形態について図４に基づいて説明すれば、以下の通りである。なお、本実施の形態において説明すること以外の構成は、前記実施の形態１と同じである。また、説明の便宜上、前記実施の形態１の図面に示した部材と同一の機能を有する部材については、同一の符号を付し、その説明を省略する。
【０１４１】
まず、図４に基づいて本発明の第２の実施の形態のスイッチドキャパシタコンパレータ（以下「ＳＣＣ回路４０」と呼ぶ）の構成について説明する。
【０１４２】
上記ＳＣＣ回路４０は２つの演算増幅回路と、２つのスイッチと、１つのキャパシタと、後段に接続されたコンパレータ（比較回路）から構成される。
【０１４３】
上記ＳＣＣ回路４０は、増幅回路としては、増幅回路ＰＲＥ−ＡＭＰ１と演算増幅回路ＰＲＥ−ＡＭＰ２とを備えている。
【０１４４】
上記ＳＣＣ回路４０は、スイッチとしては、上記回路ＰＲＥ−ＡＭＰ１の差動入力端子間を短絡・遮断するスイッチＳＷ１Ａ、及び上記ＰＲＥ−ＡＭＰ２回路の反転入力端子と非反転入力端子とを短絡・遮断するＳＷ１Ｂとを備えている。
【０１４５】
また、上記ＳＣＣ回路４０は、キャパシタとしては、上記ＰＲＥ−ＡＭＰ１回路の出力端子と上記ＰＲＥ−ＡＭＰ２回路の反転入力端子とを接続するためのキャパシタＣＣが設けられている。
【０１４６】
また、上記ＳＣＣ回路４０の上記ＰＲＥ−ＡＭＰ２回路の出力端子側にはコンパレータＣＯＭＰ１の非反転入力端子が接続されている。
【０１４７】
つぎに、図４に基づいて、上記ＳＣＣ回路４０の動作について説明する。
【０１４８】
上記ＳＣＣ回路４０には２つの動作フェーズであるリセットフェーズ（以下「ＰＨＡＳＥ−Ｒ」と呼ぶ）と増幅フェーズ（以下「ＰＨＡＳＥ−Ａ」と呼ぶ）とがある。
【０１４９】
まず、各フェーズにおけるスイッチの短絡・遮断状態について説明し、つぎに、増幅動作について説明する。
【０１５０】
図４に示す上記ＳＣＣ回路４０のスイッチの接続状態はＰＨＡＳＥ−Ｒにおける状態を示す。上記ＳＣＣ回路４０のＰＨＡＳＥ−Ａでは、スイッチＳＷ１Ａ及びＳＷ１Ｂは遮断される。
【０１５１】
上記ＳＣＣ回路４０におけるＰＨＡＳＥ−Ａでは入力信号ＶＩＮが２段の演算増幅器ＰＲＥ−ＡＭＰ１及びＰＲＥ−ＡＭＰ２によって増幅される。
【０１５２】
つぎに、増幅された信号は上記ＰＲＥ−ＡＭＰ２回路の出力端子から出力される。この上記ＰＲＥ−ＡＭＰ２回路から出力された信号はコンパレータＣＯＭＰ１の非反転入力端子入力され、その信号が該コンパレータＣＯＭＰ１の反転入力端子が接続された基準電圧レベル（ここではグランドレベルである）と比較される。そしてその結果がデジタル値として出力端子ＤＯＵＴから出力される。
【０１５３】
ＰＨＡＳＥ−Ｒにおいて、上記ＰＲＥ−ＡＭＰ１回路およびＰＲＥ−ＡＭＰ２回路の出力電圧は
ＶＯＵＴ１−Ｒ＝Ａ１・ＶＯＳ１およびＶＯＵＴ２−Ｒ＝Ａ２／（１＋Ａ２）ＶＯＳ２〜ＶＯＳ２となる。
ここで、上記ＰＲＥ−ＡＭＰ１回路の増幅率をＡ１、ＰＲＥ−ＡＭＰ２回路の増幅率をＡ２とした。また、ＰＨＡＳＥ−Ｒにおいて、キャパシタＣｃ間にはＶＯＵＴ１−Ｒ−ＶＯＵＴ２−Ｒの電圧に相当する電荷が保持される。
【０１５４】
また、ＰＨＡＳＥ−Ａでの上記ＰＲＥ−ＡＭＰ１回路の出力電圧は
ＶＯＵＴ１−Ａ＝（ＶＩＮ＋ＶＯＳ１）・Ａ１
となる。
【０１５５】
よって、これら２つの式より、ＰＨＡＳＥ−Ａにおける上記ＰＲＥ−ＡＭＰ２回路の出力電圧は次式で表すことができる
ＶＯＵＴ２−Ａ＝Ａ１・Ａ２・ＶＩＮ
この式から、上記ＳＣＣ回路４０の出力電圧は電流源ＶＯＳ１及び電流源ＶＯＳ２の影響をうけていないことがわかる。
【０１５６】
したがって、上記ＳＣＣ回路４０の出力電圧は上記ＰＲＥ−ＡＭＰ１回路及び上記ＰＲＥ−ＡＭＰ２回路のオフセット電圧や低周波ノイズの影響を受けにくい。
【０１５７】
上記ＳＣＣ回路４０は、このような構成を採用することにより、ＰＨＡＳＥ-Ｒ時に入力端子ＶＩＮ側にフィードバック回路が構成されず、高速なリセット、信号追従が可能となる。したがって、上記ＳＣＣ回路４０は広帯域での動作が可能である。
【０１５８】
なお、上記ＳＣＣ回路４０の構成は、基本的に従来の上記ＳＣＡ回路１１０の構成に類似している。従って、上記ＳＣＡ回路１１０でも入力端子ＶＩＮ側にフィードバック回路が構成されないため、高速なリセット、信号追従が可能である。
【０１５９】
しかし、上記ＳＣＣ回路４０ように増幅回路を多段で構成した場合には前段の上記ＰＲＥ−ＡＭＰ１回路の増幅率Ａ１を小さくしつつ、上記ＰＲＥ−ＡＭＰ２回路の増幅率Ａ２を大きくできる。したがって、上記ＳＣＣ回路４０の回路全体の増幅率を上記従来のＳＣＡ回路１１０よりも大きくできる。
【０１６０】
また、上記ＳＣＣ回路４０の上記ＰＲＥ−ＡＭＰ２回路は入出力端子間が短絡されているため、リセットフェーズＰＨＡＳＥ−Ｒにおいて、出力端子の電圧が飽和することはないという利点がある。
【０１６１】
［実施の形態３］
本発明のさらに他の実施の形態について、図５〜９に基づいて説明する。なお、本実施の形態において説明すること以外の構成は、前記実施の形態１及び２と同じである。また、説明の便宜上、前記実施の形態１及び２の図面に示した部材と同一の機能を有する部材については、同一の符号を付し、その説明を省略する。
【０１６２】
図５は本発明のさらに他の実施の形態であるＣＤＳ回路５０を示す回路図である。ここで、ＣＤＳ回路とは相関２重サンプリングを可能とする回路のことである。
【０１６３】
上記ＣＤＳ回路５０は、本発明をＣＣＤ（電荷結合素子、以下同じ。）イメージセンサ用ＣＤＳ回路に適用した例である。
【０１６４】
まず、図５に基づき上記ＣＤＳ回路５０の構成について説明する。
【０１６５】
上記ＣＤＳ回路５０は、増幅回路ＰＲＥ−ＡＭＰ１と演算増幅回路ＯＰＡＭＰ１と複数のスイッチ及び複数のキャパシタとから構成される。
【０１６６】
また、図５に示すように、上記ＣＤＳ回路５０は全差動回路で構成されており、上下に対称な回路構成となる。
【０１６７】
従って、ここでは対称となる上記ＣＤＳ回路５０の上側のみについて説明し、下側についての説明は省略する。また対称ではない部分については以下で説明する。
【０１６８】
具体的には、上記ＣＤＳ回路５０の増幅回路はＤＣゲインが１より大きく２０より小さいの全差動型増幅回路ＰＲＥ−ＡＭＰ１と、十分に大きなＤＣゲインを有する全差動型演算増幅回路ＯＰＡＭＰ１とから構成されている。
【０１６９】
通常、ＣＣＤイメージセンサ出力はシングルエンドであるため、その出力はＣＤＳ回路の一方の入力端子に接続され、他方はグランドレベル等に接続される。従って、上記ＣＤＳ回路５０はシングルエンドのＣＤＳイメージセンサ出力を全差動出力に変換する。
【０１７０】
また、上記ＣＤＳ回路５０は、５つのキャパシタＣＳ、ＣＦ、ＣＣ、ＣＲ、及びＣＬを備えている。
【０１７１】
上記キャパシタＣＳは、ＣＣＤイメージセンサの出力信号をサンプリングするためのキャパシタである。
【０１７２】
上記キャパシタＣＦは、キャパシタＣＳがサンプリングした電荷が移送されるキャパシタである。
【０１７３】
上記キャパシタＣＣは、上記ＰＲＥ−ＡＭＰ１回路の反転出力端子とＯＰＡＭＰ１回路の反転入力端子とを接続するためのキャパシタである。
【０１７４】
上記キャパシタＣＲは、上記ＯＰＡＭＰ１回路の反転入力端子と非反転出力端子との間に、下記で説明するスイッチＳＷ１Ｂ１及びＳＷ１Ｂ２を介して接続されるＯＰＡＭＰ１回路のリセット用キャパシタである。
【０１７５】
上記キャパシタＣＬは、上記ＣＤＳ回路５０の次段に配置されるサンプリング容量であるＣＤＳ回路の負荷キャパシタである。
【０１７６】
なお、上記ＣＤＳ回路５０の増幅率を可変にする場合には、例えばＣＦを複数のキャパシタとスイッチとの組で構成した可変キャパシタを用いればよい。
【０１７７】
また、上記ＣＤＳ回路５０は、対称及び非対称のものを含めると、合計１３個のスイッチＳＷ１Ａ、ＳＷ１Ｂ１、ＳＷ１Ｂ２、ＳＷ２、ＳＷ３、ＳＷ４、及びＳＷ５を備えている。
【０１７８】
上記ＳＷ１Ａ及びＳＷ２は、ＰＨＡＳＥ-Ｓにおいて導通するスイッチである。
【０１７９】
上記ＳＷ３は、ＰＨＡＳＥ-Ｓ及びＰＨＡＳＥ-ＨにおいてキャパシタＣＦの一方の端子をそれぞれ端子ＶＲＥＦＰ及びＶＯＵＴＰに接続するスイッチである。
【０１８０】
上記スイッチＳＷ１Ｂ１及びＳＷ１Ｂ２は、ＰＨＡＳＥ-Ｓ及びＰＨＡＳＥ-ＨにおいてキャパシタＣＲの両側の端子をそれぞれ端子ＶＣＭＩ、ＶＣＭＯ、キャパシタＣＣの一方の端子、及びＯＰＡＭＰ１回路の出力端子に接続するスイッチである。
【０１８１】
上記スイッチＳＷ４は、ＰＨＡＳＥ-ＨにおいてＯＰＡＭＰ１回路の非反転出力端子を出力端子ＶＯＵＴＰに接続するスイッチである。
【０１８２】
上記スイッチＳＷ５は、あるフェーズＰＨＡＳＥ-Ｈ２において出力端子ＶＯＵＴＰと次段のサンプリングキャパシタＣＬとを短絡するスイッチである。
【０１８３】
つぎに、上記ＣＤＳ回路５０におけるＰＲＥ−ＡＭＰ１回路及びＯＰＡＭＰ１回路の一例をそれぞれ図６及び図８に示す。
【０１８４】
図６は上記ＣＤＳ回路におけるＰＲＥ−ＡＭＰ１回路の構成を示す回路図である。また、図８は一般的なスイッチドキャパシタ回路におけるＯＰＡＭＰ１回路の構成を示す回路図である。
【０１８５】
図６に示すように、上記ＣＤＳ回路５０のＰＲＥ−ＡＭＰ１回路では、ＰＭＯＳ差動対（トランジスタＭ１Ｐ及びＭ１Ｍ）と、差動対に一定の電流を供給するテール電流源であるＰＭＯＳ（トランジスタＭ１Ｃ）と、差動対の能動負荷となるＮＭＯＳトランジスタ（トランジスタＭ２Ｍ、Ｍ２Ｐ、Ｍ２ＣＰ、及びＭ２ＣＭ）とから構成される。
【０１８６】
ここで、上記ＣＤＳ回路５０の増幅率Ｇ＝ＣＳ／ＣＦに応じて図６に示すＰＲＥ−ＡＭＰ１の能動負荷ＮＭＯＳのサイズを可変にすることでＰＨＡＳＥ−Ｈ時のフィードバックループの安定性と帯域とのトレードオフを改善することができる（非特許文献２参照）。
【０１８７】
なお、可変サイズの能動負荷ＮＭＯＳは非特許文献２のスライド「ピー・ジー・エー・アンプリファイア・デザイン（ＰＧＡ  Ａｍｐｌｉｆｉｅｒ  Ｄｅｓｉｇｎ）」と同様に簡単に構成することができる。
【０１８８】
また、図８に示すように、上記ＣＤＳ回路５０のＯＰＡＭＰ１回路では、ＮＭＯＳ差動対（トランジスタＭ３Ｐ及びＭ３Ｍ）と、差動対に一定の電流を供給するテール電流源であるＮＭＯＳ（トランジスタＭ３Ｃ）と、差動対の能動負荷となるＰＭＯＳトランジスタ（トランジスタＭ４Ｍ、Ｍ４Ｐ）とから構成される。
【０１８９】
つぎに、図５に基づいて、上記ＣＤＳ回路５０の動作について説明する。
【０１９０】
上記ＣＤＳ回路５０には、動作フェーズとして、サンプリングフェーズＰＨＡＳＥ−ＳとホールドフェーズＰＨＡＳＥ−Ｈとがある。
【０１９１】
図５のスイッチの接続状態はサンプリングフェーズＰＨＡＳＥ−Ｓにおける状態を示す。
【０１９２】
上記ＣＤＳ回路５０は、サンプリングフェーズＰＨＡＳＥ−Ｓのとき、ＰＲＥ−ＡＭＰ１回路及びＯＰＡＭＰ１回路のオートゼロ動作を行うと同時にＣＣＤイメージセンサのリセット信号レベルに応じた電荷をサンプリングキャパシタＣＳがサンプリングする。
【０１９３】
一方、上記ＣＤＳ回路５０は、ホールドフェーズＰＨＡＳＥ−Ｈでは、ＣＣＤイメージセンサの画素データ信号レベルと該リセット信号レベルとの差が増幅されて出力端子ＶＯＵＴＰ及びＶＯＵＴＭから出力される。また、上記ＣＤＳ回路５０の次段の容量負荷キャパシタＣＬが出力信号ＶＯＵＴＰ及びＶＯＵＴＭに応じた電荷をサンプリングする。
【０１９４】
上記ＣＤＳ回路５０は、ＰＲＥ−ＡＭＰ１回路とＯＰＡＭＰ１回路との２段構成にすることにより、ＣＤＳ回路の増幅率＝ＣＳ／ＣＦを大きくした場合でも、消費電力の若干の増加だけでＰＨＡＳＥ-Ｈにおける帯域を大幅に改善することができる（非特許文献３を参照）。
【０１９５】
一方、前記実施の形態１で示したことと同様の理由により、上記ＣＤＳ回路５０では、ＰＲＥ−ＡＭＰ１回路及びＯＰＡＭＰ１回路の入力換算オフセット電圧（ＤＣオフセット）は増幅回路を構成する能動素子が理想的であると仮定すると完全に除去される。
【０１９６】
また、上記ＣＤＳ回路５０のＣＣＤイメージセンサ出力信号に応じた電荷をサンプリングするサンプリング回路はパッシブ素子（キャパシタＣＳ及びスイッチＳＷ１Ａ）のみで構成される。
【０１９７】
このため、上記ＣＤＳ回路５０は、スイッチＳＷ１Ａを構成するＭＯＳＦＥＴのチャネル幅を大きくすることにより、消費電力を増加することなく、サンプリング回路の時定数を低減することができる。また、上記ＣＤＳ回路５０は、急激に変化する該出力信号を精度よくサンプリングすることも可能となる。
【０１９８】
また、上記ＣＤＳ回路５０のＰＲＥ−ＡＭＰ１回路の入力端子のコモンモード電圧（図５のＰＲＥ−ＡＭＰ１回路の入力端子側の領域ＮＥＴ１Ｐ、ＮＥＴ１Ｍにおける電圧）を低くすることができるため、スイッチＳＷ１Ａにおいて小さいトランジスタサイズで低抵抗のスイッチを実現することができる。
【０１９９】
また、ｋＴＣ及び熱ノイズに関しても、上記ＣＤＳ回路５０は、図１１の上記従来のＳＣＡ回路１００に基づいてＣＤＳ回路を構築した場合に比べ、同程度の低ノイズ化を達成することができる。
【０２００】
さらに、上記ＣＤＳ回路５０では、ＯＰＡＭＰ１回路の出力端子と信号出力端子ＶＯＵＴＰ及びＶＯＵＴＭとの間にスイッチＳＷ４を設けている。
【０２０１】
以下では、このスイッチＳＷ４を設けた理由について説明する。
【０２０２】
まず、イメージセンサ用アナログフロントエンドでは、上記ＣＤＳ回路５０はＣＣＤイメージセンサの出力信号に応じた電荷を効率的にサンプリングするため該出力信号に合わせたタイミングで動作するが、上記ＣＤＳ回路５０以降の回路は、別のタイミングで動作する。
【０２０３】
従って、上記ＣＤＳ回路５０では、ＰＨＡＳＥ−ＳにおいてＰＲＥ−ＡＭＰ１回路及びＯＰＡＭＰ１回路がオートゼロを終了する直前に、容量負荷ＣＬがＯＰＡＭＰ１回路の出力端子に接続される可能性がある。
【０２０４】
以下では、図９に基づいて上記ＣＤＳ回路５０と上記ＣＤＳ回路５０以降の回路との動作タイミングのずれについて説明する。
【０２０５】
図９は上記ＣＤＳ回路５０におけるＣＣＤ出力信号、ＰＨＡＳＥ-Ｓ、ＰＨＡＳＥ-Ｈ、及びＰＨＡＳＥ-Ｈ２の動作タイミングを示すタイミング図である。
【０２０６】
図９に示すように、ＰＨＡＳＥ-Ｈ２が低電圧となるときにはキャパシタＣＬに直前のＰＨＡＳＥ-Ｈにおいて上記ＣＤＳ回路５０が増幅した電圧に依存した電荷が蓄積される。通常、ＣＤＳ回路の動作タイミングとその後段に配置されるスイッチトキャパシタ回路の動作タイミングは異なるため、ＰＨＡＳＥ−ＳとＰＨＡＳＥ−Ｈ２が同時に高電圧となる。このとき、もしスイッチＳＷ４を設けない場合、上記ＣＤＳ回路５０の後段のサンプリング容量であるＣＬがＣＤＳ回路５０のオートゼロ動作を妨害する。
【０２０７】
つまり、上記ＣＤＳ回路５０の出力信号に大きな歪みが生じてしまう。これを回避するため、上記ＣＤＳ回路５０ではスイッチＳＷ４を設けている。
【０２０８】
また、スイッチＳＷ４はＰＨＡＳＥ-ＨにおいてＰＲＥ−ＡＭＰ１回路、キャパシタＣＣ、ＯＰＡＭＰ１回路及びキャパシタＣＦからなるフィードバックパスにあり、出力端子ＶＯＵＴＰ及びＶＯＵＴＭの直前に配置される。このためスイッチＳＷ４のオン抵抗歪みのセトリング特性に与える影響は小さい。
【０２０９】
さらに、上記ＣＤＳ回路５０では、ＯＰＡＭＰ１回路の反転入力端子と非反転出力端子をある電位差（ＶＣＭＯ−ＶＣＭＩ）にバイアスされたキャパシタＣＲを通して短絡している。これは、上記ＣＤＳ回路５０のＯＰＡＭＰ１回路の入力端子と出力端子のコモンモード電圧が異なるためである。なお、上記ＣＤＳ回路５０のＯＰＡＭＰ１回路の入力端子と出力端子のコモンモード電圧が同じ場合には、単にスイッチで短絡するだけでよい。
【０２１０】
また、上記ＣＤＳ回路５０では、ＰＨＡＳＥ-ＳとＰＨＡＳＥ-Ｈとの間においてキャパシタＣＣから移送される電荷はほとんどない。このため、上記ＣＤＳ回路５０では、ＰＨＡＳＥ−ＳにおいてキャパシタＣＲをＯＰＡＭＰ１回路側に接続してもＯＰＡＭＰ１回路の反転・非反転出力は出力端子ＶＣＭＯの電圧値に近い値となる。
【０２１１】
つぎに、上記ＣＤＳ回路５０の帯域特性について説明する。スイッチＳＷ１Ａ及びＳＷ２を通した領域ＮＥＴ１ＰとＮＥＴ１Ｍとの間の抵抗値を２・ＲＳＷとし、スイッチＳＷ３の抵抗値をゼロ、ＣＣＤセンサ出力ドライバの出力インピーダンスをゼロとする。そうすると、結局上記実施の形態１で導出した数４と同じ結果となる。
すなわち、帯域ＢＷＰＨ−Ｓ３＝ＢＷＰＨ−Ｓ１となる。
【０２１２】
従って、上記実施の形態１の場合と同様に、上記ＣＤＳ回路５０のＰＨＡＳＥ−Ｓにおける入力信号サンプリング回路の帯域ＢＷＰＨ−Ｓ３はＰＲＥ−ＡＭＰ１およびＯＰＡＭＰ１のトランスコンダクタンスｇｍへの依存性がなくなるため、サンプリングフェーズＰＨＡＳＥ-Ｓにおいて上述のような帯域の制限はなくなる。
【０２１３】
〔実施例〕
さて、ここで上記実施の形態１及び３の実施例であるＳＣＡ回路６０における熱ノイズについて考える。
【０２１４】
図１０は上記ＳＣＡ回路６０の構成を示す回路図である。
【０２１５】
上記ＳＣＡ回路６０は図１の上記ＳＣＡ回路１０の構成を図５のように全差動回路で構成し図１の上記ＳＣＡ回路１０のＰＲＥ−ＡＭＰ１回路を図７の差動増幅回路で構成し、ＯＰＡＭＰ１回路を図８の演算増幅回路で構成した場合に相当する。
【０２１６】
したがって、上記ＳＣＡ回路６０の構成等は基本的に上記ＳＣＡ回路１０と同様であるので詳細は省略する。
【０２１７】
上述した、従来のＳＣＡ回路１００の場合と同様に、上記ＳＣＡ回路６０では、３種類の熱ノイズが発生する。すなわち、ｋＴＣノイズ、オートゼロノイズ、及びホールドノイズである。
【０２１８】
上記ＳＣＡ回路６０におけるこれらのノイズの入力端子ＶＩＮ（ＶＩＮＰ−ＶＩＮＭ）への入力換算値を表２に示す（実際の値は表２の値を２倍したものであるが、表１のと比較を簡単にするためここでは実際の値の１／２を示す）。表２では上記ＳＣＡ回路６０におけるノイズの理論値とその近似値を示す。上記ＳＣＡ回路６０の増幅率が大きいときは、希望する入力信号が小さくても良いということであり、もし、入力信号が小さい場合には、上記ＳＣＡ回路６０の低入力換算ノイズが要求される。
【０２１９】
そこで、表２において上記ＳＣＡ回路６０の入出力間の増幅率Ｇ＝Ｃｓ／ＣＦ＞＞１、定数γ＝１と仮定して近似値を導いた。
【０２２０】
ここで、ｇｍ１は図７のトランジスタＭ１Ｐ及びＭ１Ｍのトランスコンダクタンス、ｇｍ２は図７のトランジスタＭ２Ｐ、Ｍ２Ｍのトランスコンダクタンス、ｇｍ２ｃは図７のトランジスタＭ２ＣＰ、Ｍ２ＣＭのトランスコンダクタンス、ｇｍ３は図８のトランジスタＭ３Ｐ、Ｍ３Ｍのトランスコンダクタンス、及びｇｍ４は図８のトランジスタＭ４Ｐ、Ｍ４Ｍのトランスコンダクタンスを表す。
【０２２１】
【表２】
2008060978.tif 000008
【０２２２】
上記ＳＣＡ回路６０では、ホールドノイズにおいて、増幅率Ｇを大きく設定する場合、それに応じてトランスコンダクタンスの比ｇｍ３／ｇｍ２の値も大きくするため、定数γＯＰＡＭＰは５〜１０と大きな値となってしまう（Ｇが６程度のとき）。ホールドノイズは表１の値に比べて大きくなる。
【０２２３】
しかしながら、上記ＳＣＡ回路６０では、オートゼロノイズの式に（ｇｍ２／ｇｍ１）２の項が入っているため、表１の値に比べてオートゼロノイズが小さくなる。従って、上記ＳＣＡ回路６０におけるオートゼロノイズ、ホールドノイズ及びｋＴＣノイズの合計値は上記従来のＳＣＡ回路１００と同程度のノイズ量にすることができる。
【０２２４】
なお、本発明は、上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
【産業上の利用可能性】
【０２２５】
本発明は、オートゼロを行うスイッチドキャパシタ回路及びそれを用いた電子機器に広く適用できる。具体的にはイメージセンサモジュールや音声信号処理システムのアナログフロントエンド等に用いられる相関２重サンプリング回路及びそれを用いた電子機器にも適用できる。また、広帯域のサンプリングを行う必要がある回路なら何でも良く、これらの回路を含む電子機器などにも広く適用できる。
【図面の簡単な説明】
【０２２６】
【図１】本発明におけるスイッチドキャパシタ回路の実施の一形態を示す回路図である。
【図２】本発明におけるスイッチドキャパシタ回路の他の実施の形態を示す回路図である。
【図３】本発明におけるスイッチドキャパシタ回路のさらに他の実施の形態を示す回路図である。
【図４】本発明におけるスイッチドキャパシタ回路のさらに他の実施の形態を示す回路図である。
【図５】本発明におけるＣＤＳ回路の実施の一形態を示す回路図である。
【図６】上記ＣＤＳ回路における差動増幅回路の構成を示す回路図である。
【図７】上記スイッチドキャパシタ回路における差動増幅回路の構成を示す回路図である。
【図８】上記スイッチドキャパシタ回路における演算増幅回路の構成を示す回路図である。
【図９】上記ＣＤＳ回路の動作に関するタイミング・チャート図である。
【図１０】本発明における実施例を示す回路図である。
【図１１】従来のスイッチドキャパシタ回路の一例を示す回路図である。
【図１２】従来のスイッチドキャパシタ回路の他の一例を示す回路図である。
【図１３】上記従来のスイッチドキャパシタ回路における演算増幅回路の構成を示す回路図である。
【符号の説明】
【０２２７】
１０  ＳＣＡ回路（スイッチドキャパシタ回路）
２０  ＳＣＡ回路（スイッチドキャパシタ回路）
３０  ＳＣＡ回路（スイッチドキャパシタ回路）
４０  ＳＣＣ回路（スイッチドキャパシタ回路）
５０  ＣＤＳ回路（相関２重サンプリング回路）
６０  ＳＣＡ回路（スイッチドキャパシタ回路）
ＣＣ    キャパシタ（入出力間キャパシタ）
ＣＣ１  キャパシタ（入出力間キャパシタ）
ＣＣ２  キャパシタ（入出力間キャパシタ）
ＣＣ３  キャパシタ（入出力間キャパシタ）
ＣＦ    キャパシタ（移送電荷キャパシタ）
ＣＬ    キャパシタ
ＣＲ    キャパシタ（バイアスキャパシタ）
ＣＳ    キャパシタ（サンプリングキャパシタ）
ＣＣＯＭＰ  位相補償キャパシタ（位相補償キャパシタ）
Ｍ１Ｃ    トランジスタ
Ｍ１Ｍ    トランジスタ
Ｍ１Ｐ    トランジスタ
Ｍ２ＣＭ  トランジスタ
Ｍ２ＣＰ  トランジスタ
Ｍ２Ｐ    トランジスタ
Ｍ２Ｍ    トランジスタ
Ｍ３Ｍ    トランジスタ
Ｍ３Ｐ    トランジスタ
Ｍ４Ｍ    トランジスタ
Ｍ４Ｐ    トランジスタ
ＯＰＡＭＰ１  演算増幅器（増幅回路オペアンプ）
ＯＰＡＭＰ２  演算増幅器（増幅回路オペアンプ）
ＰＲＥ−ＡＭＰ１  差動増幅器（増幅回路プリアンプ）
ＰＲＥ−ＡＭＰ２  差動増幅器（増幅回路プリアンプ）
ＲＣＯＭＰ  位相補償抵抗
ＳＷ１Ａ    スイッチ（差動入力短絡スイッチ）
ＳＷ１Ａ１  スイッチ（差動入力短絡スイッチ）
ＳＷ１Ａ２  スイッチ（差動入力短絡スイッチ）
ＳＷ１Ｂ    スイッチ（入出力短絡スイッチ）
ＳＷ１Ｂ１  スイッチ（入出力短絡スイッチ）
ＳＷ１Ｂ２  スイッチ（入出力短絡スイッチ）
ＳＷ２      スイッチ（信号入力スイッチ）
ＳＷ３      スイッチ（出力側スイッチ）
ＳＷ４      スイッチ（出力端子間スイッチ）
ＳＷ５      スイッチ
ＶＣＭＩ    端子
ＶＩＮ      入力端子又は入力電圧（信号入力端子）
ＶＯＳ１    電圧源
ＶＯＳ２    電圧源
ＶＯＵＴ    出力端子又は出力電圧（信号出力端子）
ＶＯＵＴＭ  出力端子又は出力電圧（信号出力端子）
ＶＯＵＴＰ  出力端子又は出力電圧（信号出力端子）
ＶＲＥＦ    基準電圧端子又は基準電圧
ＶＲＥＦＭ  基準電圧端子又は基準電圧
ＶＲＥＦＰ  基準電圧端子又は基準電圧
【図１】
2008060978.tif 000009
【図２】
2008060978.tif 000010
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2008060978.tif 000015
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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