(57)【要約】【課題】ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタのような導電型が異なる素子において、素子のレイアウト依存性なく面内均一にキャリア移動度の向上を図ることが可能で、これにより電流駆動能力を向上させた高性能な半導体装置を提供することを目的とする。【解決手段】同一の半導体基板の表面側に、ＰＭＯＳトランジスタ３０ｐとＮＭＯＳトランジスタ３０ｎとが形成された半導体装置において、ＰＭＯＳトランジスタ３０ｐは、半導体基板に貼り合せ形成された半導体基板の表面層とは異なる面方位（１１０）Ｓｉからなる貼り合せ半導体層７に形成されている。一方、ＮＭＯＳトランジスタ３０ｎは、半導体基板の表面層を構成する面方位（１００）Ｓｉ−Ｇｅ層上にエピタキシャル成長させた面方位（１００）Ｓｉからなる歪半導体層１１に形成されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
同一の半導体基板の表面側に、第１導電型の素子と第２導電型の素子とが形成された半導体装置において、
前記第１導電型の素子は、前記半導体基板に貼り合せ形成された当該半導体基板の表面層とは異なる面方位の貼り合せ半導体層に形成され、
前記第２導電型の素子は、前記半導体基板にエピタキシャル成長によって形成された当該半導体基板の表面層とは異なる格子定数の歪半導体層に形成されている
ことを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記半導体基板は、単結晶シリコン基板と、当該単結晶シリコン基板上にエピタキシャル成長させた当該単結晶シリコン基板とは格子定数が異なる半導体からなる表面層とで構成され、
前記貼り合せ半導体層と前記歪半導体層とはシリコンからなる
ことを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記単結晶シリコン基板は、面方位（１００）のシリコンからなり、
前記表面層は、前記単結晶シリコン基板上にエピタキシャル成長させた面方位（１００）のシリコンゲルマニウムからなり、
前記貼り合せ導体層は、面方位（１１０）のシリコンからなり、
前記歪半導体層は、面方位（１００）のシリコンからなる
ことを特徴とする半導体装置。
【請求項４】
請求項３記載の半導体装置において、
前記第１導電型の素子としてＰ型のトランジスタが設けられ、
前記第２導電型の素子としてＮ型のトランジスタが設けられている
ことを特徴とする半導体装置。
【請求項５】
同一の半導体基板の表面側に、第１導電型の素子と第２導電型の素子とが形成された半導体装置において、
前記半導体基板における前記第１導電型の素子を形成する領域上に、貼り合せによって当該半導体基板の表面層とは面方位が異なる貼り合せ半導体層を形成する工程と、
前記半導体基板における前記第２導電型の素子を形成する領域上に、エピタキシャル成長によって当該半導体基板の表面層とは格子定数が異なる歪半導体層を形成する工程と、
を行うことを特徴とする半導体装置の製造方法。
【請求項６】
請求項５記載の半導体装置の製造方法において、
前記半導体基板上の全面に前記貼り合せ半導体層を形成した後に、当該貼り合せ半導体層上に形成したマスクパターン上からのエッチングにより前記第２導電型の素子を形成する領域における当該貼り合せ半導体層部分を除去し、
次に、前記マスクパターンから露出する前記半導体基板上に前記歪半導体層を選択的にエピタキシャル成長させる
ことを特徴とする半導体装置の製造方法。
【請求項７】
請求項６記載の半導体装置の製造方法において、
前記歪半導体層を選択にエピタキシャル成長させる前に、前記半導体基板の表面層と同一材料層をエピタキシャル成長させる工程を行い、
前記歪半導体層のエピタキシャル成長においては、当該歪半導体層の表面を前記貼り合せ半導体層の表面と同一高さにする
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置および半導体装置の製造方法に関し、特にはＣＭＯＳのような導電型の異なる２種類の素子を同一基板上に設けてなる半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
半導体基板におけるキャリア移動度は、半導体基板の結晶方位によって異なることが知られている。ＮＭＯＳトランジスタであれば、シリコン基板の（１００）面において結晶方位＜１１０＞をチャネル方向とすることで、高いキャリア移動度を得ることができる。また、ＰＭＯＳトランジスタであれば、シリコン基板の(１１０)面において結晶方位＜１１０＞をチャネル方向とすることで、高いキャリア移動度を得ることができる。
【０００３】
そこで、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとが設けられたＣＭＯＳトランジスタにおいては、面同一基板上に（１００）面と（１１０）面との両方を作り込む技術の適用が提案されている。この技術は、ハイブリットオリエンテーション(ＨＯＴ)と呼ばれ、これまでに色々な方法が提案されている(例えば、下記特許文献１参照）。
【０００４】
この場合、例えば面方位（１００）の単結晶シリコン基板を用い、ＰＭＯＳ領域のみに面方位（１１０）のシリコン層を貼合せ形成する一方、ＮＭＯＳ領域には（１００）単結晶シリコン基板上に（１００）シリコン層をエピタキシャル成長させ、段差を抑えたＨＯＴ基板を得る。そして、ＰＭＯＳ領域においては、貼り合わせた（１１０）シリコン層にＰＭＯＳトランジスタを形成する。一方、ＮＭＯＳ領域においては、エピタキシャル成長させた（１００）シリコン層にＮＭＯＳトランジスタを形成する。これにより、ＮＭＯＳトランジスタに有利である面方位（１００）の単結晶シリコン基板を用いながらも、貼り合わせ形成した面方位（１１０）のシリコン層に形成したＰＭＯＳトランジスタにおけるキャリア移動度を、通常の２倍にすることができる。
【０００５】
またキャリア移動度を向上させる他の手段として、Process induced Stress(ＰＩＳ)といった方法も提案され、実用化されている。この方法は、基板の表面側に形成されたＭＯＳトランジスタを強いストレスの窒化シリコン（ＳｉＮ)膜で覆ったり、ソース／ドレイン領域にシリコンとは格子定数の異なるＳｉＧｅ層をエピタキシャル成長させるなどすることにより、チャネル部のシリコンに歪みを加える方法である。
【０００６】
またさらに、上述したＨＯＴとＰＩＳとを組み合わせて、さらにキャリア移動度を上げようとしている提案もある。この場合、上述したＨＯＴ基板のそれぞれの領域にＰＭＯＳトランジスタおよびＮＭＯＳトランジスタを形成し、これを窒化シリコン膜で覆ったりソース／ドレイン領域にＳｉＧｅ層をエピタキシャル成長させることにより、チャネル部のシリコンに歪みを加える。
【０００７】
【特許文献１】特開２００５−２６０２４０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、ＰＩＳを適用した構成では、チャネル部に印加される歪の大きさが素子のレイアウトに依存するため、キャリア移動度を向上させる効果にばらつきが生じ易い。したがって、ＨＯＴとＰＩＳとを組み合わせた構成においても、ＨＯＴを適用して所定の面方位とした基板部分においては面内均一にキャリア移動度の向上が図られるのに対して、ＰＩＳが適用される基板部分においては、上述したように素子レイアウトに依存してキャリア移動度にばらつきが生じるため、面内均一に電流駆動能力を向上させることができない。
【０００９】
そこで本発明は、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタのような導電型が異なる素子のそれぞれにおいて、素子のレイアウト依存性なく面内均一にキャリア移動度の向上を図ることが可能で、これにより電流駆動能力を向上させた高性能な半導体装置を提供すること、およびこのような半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
このような目的を達成するための本発明の半導体装置は、同一の半導体基板の表面側に、第１導電型の素子と第２導電型の素子とが形成されたものである。そして、第１導電型の素子は、半導体基板に貼り合せ形成された当該半導体基板の表面層とは異なる面方位の貼り合せ半導体層に形成されている。一方、第２導電型の素子は、半導体基板にエピタキシャル成長によって形成された当該半導体基板の表面層とは異なる格子定数の歪半導体層に形成されていることを特徴としている。
【００１１】
このような構成の半導体装置では、貼り合せ半導体層が半導体基板の表面層とは面方位が異なるのに対して、エピタキシャル成長によって形成した歪半導体層は半導体基板の表面層と同一の面方位となる。したがって、第１導電型の素子および第２導電型の素子のそれぞれを、キャリア移動度が高められる面方位を有する半導体層に選択的に形成することで、両方の素子におけるキャリア移動度を、素子のレイアウトに依存することなく面内均一に高い値に確保することができる。しかも、歪半導体層に形成される素子においては、歪半導体層内に生じている格子歪によって面内均一にキャリア移動度をさらに高めることができる。
【００１２】
また本発明は上記構成の半導体装置の製造方法でもあり、半導体基板における第１導電型の素子を形成する領域上に、貼り合せによって当該半導体基板の表面層とは面方位が異なる貼り合せ半導体層を形成する工程と、半導体基板における第２導電型の素子を形成する領域上に、エピタキシャル成長によって当該半導体基板の表面層とは格子定数が異なる歪半導体層を形成する工程とを行うことを特徴としている。
【発明の効果】
【００１３】
以上説明した本発明によれば、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタのような導電型が異なる素子におけるキャリア移動度を、これらの素子のレイアウト依存性なく面内均一に向上させることが可能になる。この結果、半導体装置の電流駆動能力の向上を図り、さらなる高性能を達成することが可能になる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。尚、各実施の形態においては、同一のベース基板上にＰＭＯＳトランジスタとＮＭＯＳトランジスタとを設けた半導体装置を例示し、先ず半導体装置の製造工程を説明し、次いでこの工程で得られる半導体装置の構成を説明する。
【００１５】
＜第１実施形態＞
先ず、図１（１）に示すように、面方位（１００）の単結晶シリコン基板（Ｓｉ基板）１上の全面に、シリコン−ゲルマニウム［ＳｉｘＧｅ(1-x)]層（以下、Ｓｉ−Ｇｅ層）３をエピタキシャル成長させる。これにより、面方位（１００）のＳｉ基板１上に、面方位（１００）のＳｉＧｅ層３を表面層として設けた半導体基板を形成する。尚、ここでは、半導体基板における表面層の面方位が所定面方位であれば良く、一例としてＮＭＯＳトランジスタのキャリア移動度が高くなる面方位（１００）の半導体基板を形成している。また半導体基板は、単一材料からなる構成であっても良い。
【００１６】
次に、図１（２）に示すように、ＳｉＧｅ層３上の全面に、例えば酸化膜（Buried Oxide：ＢＯＸ膜）５を介して、面方位（１１０）のシリコンからなる貼り合せ半導体層７を貼り合わせ形成する。この貼り合わせは、酸化膜５を介することなく直接行っても良い。尚、ここでは、ＳｉＧｅ層３とは異なる面方位の半導体層を貼り合わせれば良く、一例としてＰＭＯＳトランジスタのキャリア移動度が高くなる面方位（１１０）のＳｉ層を貼り合せ半導体層として貼り合わせ形成している。
【００１７】
その後、図１（３）に示すように、Ｓｉ基板１の上方に、ＰＭＯＳトランジスタが形成されるｐ型領域１ｐと、ＮＭＯＳトランジスタが形成されるｎ型領域１ｎとを設定する。そして、ｐ型領域１ｐ上を覆うと共にｎ型領域１ｎ上を露出させるマスクパターン９を貼り合せ半導体層７上に形成する。このマスクパターン９は、例えば窒化シリコンのような無機材料からなるハードマスクとして形成する。
【００１８】
次に、このマスクパターン９上からのエッチングにより、ｎ型領域１ｎにおける貼り合せ半導体層７分部を除去し、さらに酸化膜５を除去してＳｉＧｅ層３を露出させる。その後、ここでの図示は省略したが、貼り合わせ半導体層７の側壁においてのエピタキシャル成長を防止するために、酸化膜５、貼り合わせ半導体層７、およびマスクパターン９の側壁に窒化シリコンからなるスペーサを形成する。
【００１９】
次いで、図１（４）に示すように、マスクパターン９から露出させたＳｉＧｅ層３上に、さらにＳｉＧｅ層３をエピタキシャル成長させる。ここでは、次に貼り合せ半導体層７と同程度の高さの歪半導体層をＳｉＧｅ層３上に成長させた場合に、この歪半導体層が所望の膜厚で形成されるように、ＳｉＧｅ層３をエピタキシャル成長させる。
【００２０】
その後、図１（５）に示すように、マスクパターン９から露出させたＳｉＧｅ層３上に、歪半導体層１１としてシリコンをエピタキシャル成長させる。ここでは、ｐ型領域１ｐの貼り合せ半導体層７と同程度の高さにまで、歪半導体層１１となるシリコンをエピタキシャル成長させる。この歪半導体層１１は、下地のＳｉＧｅ層３を緩和層として、これとは格子定数が異なる歪シリコンで構成される。特に、下地のＳｉＧｅ層３よりは格子定数が小さいことから、引っ張り応力が印加された歪半導体層１１となる。またこの歪半導体層１１は、最下層のＳｉ基板１と同様の面方位（１００）で形成される。
【００２１】
以上のようにして、同一のＳｉ基板1上において、そのｐ型領域１ｐは面方位（１１０）の貼り合せ半導体層７で表面層が構成される一方、ｎ型領域１ｎは面方位（１００）で引っ張り応力が印加された歪半導体層１１で表面層が構成された状態となる。またこのような各半導体層７，１１を形成した後には、マスクパターン９を除去する。尚、この状態で、貼り合せ半導体層７と歪半導体層１１の表面をさらに平坦にする必要があれば、例えばＣＭＰ研磨による平坦化を行っても良い。
【００２２】
以上の後には、通常のＣＭＯＳプロセスに従って、ｐ型領域１ｐにＰＭＯＳトランジスタを形成し、ｎ型領域にｎＭＯＳトランジスタを形成する。
【００２３】
すなわち先ず、図２（１）に示すように、ｐ型領域１ｐとｎ型領域１ｎとを分離するように、また必要に応じて各領域１ｐ，１ｎ内を分離するように、ＳＴＩ（shallow trench isolation）からなる素子分離領域１３を形成する。この素子分離領域１３は、例えば図１（３）で説明した窒化シリコンからなるスペーサを除去した部分に形成する。また、この素子分離領域１３は、少なくとも貼り合せ半導体層７と歪半導体層１１の深さを越える充分な深さで形成されることとする。
【００２４】
その後、次に行うイオン注入においてのチャネリング防止用の保護膜として、酸化処理により酸化シリコン膜(図示省略）を成膜する。この状態で、トランジスタの素子分離および閾値調節を行うための不純物をイオン注入によって導入する。この工程は、レジストパターンをマスクに用いてｐ型領域１ｐとｎ型領域１ｎとに対して別々に行う。その後、保護膜として用いた酸化シリコン膜を除去し、Ｓｉ層７およびシリコン層１１をむき出しにする。
【００２５】
次いで、図２（２）に示すように、各ｐ型領域１ｐとｎ型領域１ｎとを横切る状態で、ゲート絶縁膜２０を介してゲート電極２１をパターン形成する。
【００２６】
ゲート電極２１の形成は次のように行う。先ず、膜厚約１ｎｍの酸化シリコンからなるゲート絶縁膜２０を成膜し、この上部に膜厚１００〜２００ｎｍ程度のゲート電極膜を成膜する。ゲート電極膜は、例えばＣＶＤ法によって成膜したポリシリコン膜、アモルファスシリコン膜、さらには不純物が予め導入されているポリシリコン膜やアモルファスシリコン膜であることとする。そして、このゲート絶縁膜上に、エッチング加工の際のマスクとなる窒化シリコンのような無機絶縁膜をＣＶＤなどにより成膜する。膜厚は３０〜１００ｎｍの範囲で形成する。次に、無機絶縁膜上に、光リソグラフィ（KrF、ArF、F2）やＥＢ（電子ビーム）リソグラフィなどによりレジストパターンを形成し、このレジストパターンをマスクに用いて無機絶縁膜をドライエッチングすることにより、ハードマスクを形成する。この際、ハードマスクは、レジストパターンよりも細い線幅にＳｌｉｍｉｎｇ／Ｔｒｉｍｍｉｎｇされ、ゲート長（ゲート線幅）を細くすることがある。このため、この線幅が細る分を見込んでレジストパターンを形成することとで、ハードマスクが狙いの線幅で形成されるようにする。次に、レジストパターンを除去し、残ったハードマスク上からのゲート電極膜をドライエッチングすることにより、ゲート電極２１をパターン形成する。この時のゲート電極の線幅は、最小で数ｎｍ〜十数ｎｍとなることがある。
【００２７】
その後、ゲート電極２１の側壁に、ここでの図示を省略したオフセットスペーサを形成する。そしてオフセットスペーサを有するゲート電極２１をマスクにした不純物導入によって、ゲート電極２１脇の貼り合せ半導体層７および歪半導体層１１の表面層に浅いエクステンション拡散層２３ｐ，２３ｎを形成する。この際、各ｐ型領域１ｐにはｐ型不純物が導入されたエクステンション拡散層２３ｐが形成され、各ｎ型領域１ｎにはｎ型不純物が導入されたエクステンション拡散層２３ｎが形成されるように、ここでの図示を省略したレジストパターンをマスクに用いた各イオン注入によって不純物導入を行う。また、各エクステンション拡散層２３ｐ，２３ｎは、Ｓｉ層７およびシリコン層１１の表面層の極浅い領域に形成されるように、イオン注入エネルギーを調整して行われることとする。
【００２８】
次に、ゲート電極２１の側壁にオフセットスペーサを介してサイドウォール２５を形成し、ゲート電極２１およびサイドウォール２５をマスクにした不純物導入によって、ゲート電極２１脇の貼り合せ半導体層７および歪半導体層１１の表面層にソース／ドレイン２７ｐ，２７ｎを形成する。この際、各ｐ型領域１ｐにはｐ型不純物が導入されたソース／ドレイン２７ｐが形成され、各ｎ型領域１ｎにはｎ型不純物が導入されたソース／ドレイン２７ｎが形成されるように、ここでの図示を省略したレジストパターンをマスクに用いた各イオン注入によって不純物導入を行う。また、各ソース／ドレイン２７ｐ，２７ｎは、Ｓｉ層７およびシリコン層１１の深さ方向の全層に渡って形成されて良い。
【００２９】
以上の不純物導入の後には、導入した不純物を活性化するためのアニール処理を行う。これにより、ｐ型領域１ｐにＰＭＯＳトランジスタ３０ｐを形成し、ｎ型領域１ｎにＮＭＯＳトランジスタ３０ｎを形成する。
【００３０】
以上の後には、ここでの図示は省略したが、セルフアラインシリサイドプロセスによりソース／ドレイン２７ｐ，２７ｎの表面層にシリサイド層(図示省略)を形成し、次いでＰＭＯＳトランジスタ３０ｐおよびＮＭＯＳトランジスタ３０ｎを覆う層間絶縁膜を成膜する。そして、この層間絶縁膜に、ＰＭＯＳトランジスタ３０ｐおよびＮＭＯＳトランジスタ３０ｎに達する接続孔およびコンタクトを形成し、さらに層間絶縁膜上にコンタクトに接続された配線を形成して半導体装置を完成させる。
【００３１】
以上のようにして得られた半導体装置は、面方位（１００）のＳｉ基板１上に面方位（１００）のＳｉ−Ｇｅ層３をエピタキシャル成長させた１枚の半導体基板上に、ＰＭＯＳトランジスタ３０ｐとＮＭＯＳトランジスタ３０ｎとが形成されたＣＭＯＳ構成となる。このような構成において、ＰＭＯＳトランジスタ３０ｐは、半導体基板とは面方位が異なる（１１０）Ｓｉからなる貼り合せ半導体層７に形成されたものとなる。一方、ＮＭＯＳトランジスタ３０ｎは、半導体基板とは格子定数が異なるが半導体基板と同じ面方位の（１００）Ｓｉからなる歪半導体層１１に形成されたものとなる。
【００３２】
このような構成の半導体装置では、従来から知られているように、ＰＭＯＳトランジスタ３０ｐおよびＮＭＯＳトランジスタ３０ｎの両方ともが、それぞれのキャリア移動度が確保される面方位の半導体層に形成された構成となる。つまり、ＰＭＯＳトランジスタ３０ｐにおいては正孔の移動度が高い値に確保され、ＮＭＯＳトランジスタ３０ｎにおいては電子の移動度が高い値に確保される。そして、このような面方位を利用したキャリア移動度の確保は、素子のレイアウトに依存することなく実現される。しかも、ＮＭＯＳトランジスタ３０ｎが形成される歪半導体層１１は、Ｓｉ−Ｇｅ層３上にエピタキシャル成長させたＳｉであるため、引っ張り応力による歪が生じている。したがって、この歪半導体層１１に形成されるＮＭＯＳトランジスタ３０ｎにおいては、歪半導体層１１内に生じている引っ張り応力により面内均一にキャリア（電子）移動度の向上が図られる。
【００３３】
また特に、図１（４）で説明したように、ここで形成した歪半導体層１１は、ＳｉＧｅ層３のエピタキシャル成長によって、所望の膜厚の薄膜として形成されており、充分に大きな歪を内在させている。したがって、上述した歪によるキャリア移動度の向上を図る効果を大きく得ることが可能である。
【００３４】
したがって、ＰＭＯＳトランジスタ３０ｐおよびＮＭＯＳトランジスタ３０ｎの導電型が異なる素子におけるキャリア移動度を、これらの素子のレイアウト依存性なく面内均一に向上させることが可能になる。この結果、半導体装置の電流駆動能力の向上を図り、さらなる高性能を達成することが可能になる。
【００３５】
また本第１実施形態では、ＰＭＯＳトランジスタ３０ｐが形成される貼り合せ半導体層７の表面とＮＭＯＳトランジスタ３０ｎが歪半導体基板１１の表面とが、略同一高さに形成されるため、これらの半導体層７，１１を形成した後のプロセスにおいて表面段差の影響を抑えることが可能である。
【００３６】
＜第２実施形態＞
次に、図３，４の断面工程図に基づいて第２実施形態を説明する。尚、第１実施形態と同一の構成要素には同一の符号を付して説明を行うこととする。
【００３７】
先ず図３（１）に示すように、面方位（１００）の単結晶シリコン基板（Ｓｉ基板）１上の全面に、ＳｉｘＧｅ層３をエピタキシャル成長させる。これにより、（１００）Ｓｉ基板１上に、（１００）ＳｉＧｅ層３を表面層として設けた半導体基板を形成する。尚、ここでは、半導体基板における表面層の面方位が所定面方位であれば良く、一例としてＮＭＯＳトランジスタのキャリア移動度が高くなる面方位（１００）の半導体基板を形成している。また半導体基板は、単一材料からなる構成であっても良い。
【００３８】
次に、ＳｉＧｅ層３上に、歪半導体層１１としてシリコン層をエピタキシャル成長させる。この歪半導体層１１は、下地のＳｉＧｅ層３を緩和層として、これとは格子定数が異なる歪シリコンで構成される。特に、下地のＳｉＧｅ層３よりは格子定数が小さいことから、引っ張り応力が印加された歪半導体層１１となる。またこの歪半導体層１１は、最下層のＳｉ基板１と同様の面方位（１００）で形成される。
【００３９】
次いで、図３（２）に示すように、歪半導体層１１上の全面に、例えば酸化膜（Buried Oxide：ＢＯＸ膜）５を介して、面方位（１１０）のシリコンからなる貼り合せ半導体層７を貼り合わせ形成する。この貼り合わせは、酸化膜５を介することなく直接行っても良い。尚、ここでは、ＳｉＧｅ層３とは異なる面方位の半導体層を貼り合わせれば良く、一例としてＰＭＯＳトランジスタのキャリア移動度が高くなる面方位（１１０）のＳｉ層を貼り合せ半導体層として貼り合わせ形成している。
【００４０】
その後、図３（３）に示すように、Ｓｉ基板１の上方に、ＰＭＯＳトランジスタが形成されるｐ型領域１ｐと、ＮＭＯＳトランジスタが形成されるｎ型領域１ｎとを設定する。そして、ｐ型領域１ｐ上を覆うと共にｎ型領域１ｎ上を露出させるマスクパターン９を貼り合せ半導体層７上に形成する。このマスクパターン９は、例えば窒化シリコンのような無機材料からなるハードマスクとして形成する。
【００４１】
次に、このマスクパターン９上からのエッチングにより、ｎ型領域１ｎにおける貼り合せ半導体層７分部を除去し、さらに酸化膜５を除去して歪半導体層１１を露出させる。その後、ここでの図示は省略したが、貼り合わせ半導体層７の側壁においてのエピタキシャル成長を防止するために、酸化膜５、貼り合わせ半導体層７、およびマスクパターン９の側壁に窒化シリコンからなるスペーサを形成する。
【００４２】
次いで、図３（４）に示すように、マスクパターン９から露出させた歪半導体層１１上に、さらにＳｉ層をエピタキシャル成長させる。ここでは、貼り合せ半導体層７と同程度の高さにまで、歪半導体層１１をエピタキシャル成長させる。この歪半導体層１１の表面は、最下層のＳｉ基板１と同様の面方位（１００）で形成される。
【００４３】
以上のようにして、同一のＳｉ基板1上において、そのｐ型領域１ｐは面方位（１１０）の貼り合せ半導体層７で表面層が構成される一方、ｎ型領域１ｎは面方位（１００）で引っ張り応力が印加された歪半導体層１１で表面層が構成された状態となる。またこのような各半導体層７，１１を形成した後には、マスクパターン９を除去する。尚、この状態で、貼り合せ半導体層７と歪半導体層１１の表面をさらに平坦にする必要があれば、例えばＣＭＰ研磨による平坦化を行っても良い。
【００４４】
以上の後には、第１実施形態と同様に、通常のＣＭＯＳプロセスに従って、ｐ型領域１ｐにＰＭＯＳトランジスタを形成し、ｎ型領域にｎＭＯＳトランジスタを形成する。
【００４５】
すなわち、図４（１）に示すように、ｐ型領域１ｐとｎ型領域１ｎとを分離するように、また必要に応じて各領域１ｐ，１ｎ内を分離するように、ＳＴＩ（shallow trench isolation）からなる素子分離領域１３を形成する。この素子分離領域１３は、例えば図３（３）で説明した窒化シリコンからなるスペーサを除去した部分に形成する。また、この素子分離領域１３は、少なくとも貼り合せ半導体層７と歪半導体層１１の深さを越える充分な深さで形成されることとする。
【００４６】
次に、図４（２）に示すように、ｐ型領域１ｐの表面側にＰＭＯＳトランジスタ３０ｐを形成し、ｎ型領域１ｎの表面側にＮＭＯＳトランジスタ３０ｎを形成する。またさらに、ここでの図示を省略したシリサイド層、層間絶縁膜、コンタクトに接続された配線を形成して半導体装置を完成させる。
【００４７】
以上のようにして得られた半導体装置は、第１実施形態で形成した半導体装置と同様に、面方位（１００）のＳｉ基板１上に面方位（１００）のＳｉ−Ｇｅ層３をエピタキシャル成長させた１枚の半導体基板上に、ＰＭＯＳトランジスタ３０ｐとＮＭＯＳトランジスタ３０ｎとが形成されたＣＭＯＳ構成となる。このような構成において、ＰＭＯＳトランジスタ３０ｐは、半導体基板とは面方位が異なる（１１０）Ｓｉからなる貼り合せ半導体層７に形成されたものとなる。一方、ＮＭＯＳトランジスタ３０ｎは、半導体基板とは格子定数が異なるが半導体基板と同じ面方位の（１００）Ｓｉからなる歪半導体層１１に形成されたものとなる。
【００４８】
このような構成の半導体装置では、従来から知られているように、ＰＭＯＳトランジスタ３０ｐおよびＮＭＯＳトランジスタ３０ｎの両方ともが、それぞれのキャリア移動度が確保される面方位の半導体層に形成された構成となることは、第１実施形態と同様である。しかも、第１実施形態と同様に、ＮＭＯＳトランジスタ３０ｎが形成される歪半導体層１１は、Ｓｉ−Ｇｅ層３上にエピタキシャル成長させたＳｉであるため、引っ張り応力による歪が生じている。したがって、この歪半導体層１１に形成されるＮＭＯＳトランジスタ３０ｎにおいては、歪半導体層１１内に生じている引っ張り応力により面内均一にキャリア（電子）移動度が高められる。
【００４９】
したがって、ＰＭＯＳトランジスタ３０ｐおよびＮＭＯＳトランジスタ３０ｎの導電型が異なる素子におけるキャリア移動度を、これらの素子のレイアウト依存性なく面内均一に向上させることが可能になる。この結果、半導体装置の電流駆動能力の向上を図り、さらなる高性能を達成することが可能になる。
【００５０】
また本第２実施形態であっても、ＰＭＯＳトランジスタ３０ｐが形成される貼り合せ半導体層７の表面とＮＭＯＳトランジスタ３０ｎが歪半導体基板１１の表面とが、略同一高さに形成されるため、これらの半導体層７，１１を形成した後のプロセスにおいて表面段差の影響を抑えることが可能である。
【００５１】
＜第３実施形態＞
次に、図５，６の断面工程図に基づいて第３実施形態を説明する。尚、第１実施形態および第２実施形態と同一の構成要素には同一の符号を付して説明を行うこととする。
【００５２】
先ず図５（１）に示す工程を、第２実施形態において図３（１）を用いて説明した工程と同様に行い、面方位（１００）の単結晶シリコン基板（Ｓｉ基板）１上の全面にエピタキシャル成長によって、面方位（１００）のＳｉＧｅ層３を表面層として設けた半導体基板を形成し、さらにＳｉＧｅ層３を緩和層として、これとは格子定数が異なる歪シリコンで構成される歪半導体層１１を、最下層のＳｉ基板１と同様の面方位（１００）でエピタキシャル成長させる。次に、図５（２）に示す工程を、第２実施形態において図３（２）を用いて説明したと同様に行い、歪半導体層１１上の全面に、例えば酸化膜（Buried Oxide：ＢＯＸ膜）５を介して、面方位（１１０）のシリコンからなる貼り合せ半導体層７を貼り合わせ形成する。
【００５３】
その後、図５（３）に示すように、Ｓｉ基板１の上方に、ＰＭＯＳトランジスタが形成されるｐ型領域(第１領域）１ｐと、ＮＭＯＳトランジスタが形成されるｎ型領域(第２領域）１ｎとを設定する。そして、ｐ型領域１ｐおよびｎ型領域１ｎを覆い、これらを分離する領域上を露出させるマスクパターン９’を貼り合せ半導体層７上に形成する。このマスクパターン９’は、例えば窒化シリコンのような無機材料からなるハードマスクとして形成する。その後、このマスクパターン９’から露出する部分に、ＳＴＩ（shallow trench isolation）からなる素子分離領域１３を形成する。この素子分離領域１３は、少なくとも貼り合せ半導体層７および歪半導体層１１を超える充分な深さで形成されることとする。
【００５４】
次に、図５（４）に示すように、ｐ型領域１ｐのみにマスクパターン９’を残し、ｎ型領域１ｎのマスクパターン９’を除去する。この際、例えばレジストパターンをマスクに用いたマスクパターン９’のエッチングを行う。その後、ｐ型領域１ｐに残したマスクパターン９’上からのエッチングにより、ｎ型領域１ｎにおける貼り合せ半導体層７分部を除去し、さらに酸化膜５を除去してｎ型領域１ｎの歪半導体層１１を露出させる。
【００５５】
以上のようにして、同一のＳｉ基板1上において、そのｐ型領域１ｐは面方位（１１０）の貼り合せ半導体層７で表面層が構成される一方、ｎ型領域１ｎは面方位（１００）で引っ張り応力が印加された歪半導体層１１で表面層が構成された状態となる。またこのような各半導体層７，１１を形成した後には、マスクパターン９）を除去する。
【００５６】
以上の後には、図６に示すように、第１実施形態と同様に、通常のＣＭＯＳプロセスに従って、ｐ型領域１ｐにＰＭＯＳトランジスタ３０ｐを形成し、ｎ型領域１ｎにｎＭＯＳトランジスタ３０ｎを形成する。またさらに、ここでの図示を省略したシリサイド層、層間絶縁膜、コンタクトに接続された配線を形成して半導体装置を完成させる。
【００５７】
以上のようにして得られた半導体装置は、第１実施形態で形成した半導体装置と同様に、面方位（１００）のＳｉ基板１上に面方位（１００）のＳｉ−Ｇｅ層３をエピタキシャル成長させた１枚の半導体基板上に、ＰＭＯＳトランジスタ３０ｐとＮＭＯＳトランジスタ３０ｎとが形成されたＣＭＯＳ構成となる。このような構成において、ＰＭＯＳトランジスタ３０ｐは、半導体基板とは面方位が異なる（１１０）Ｓｉからなる貼り合せ半導体層７に形成されたものとなる。一方、ＮＭＯＳトランジスタ３０ｎは、半導体基板とは格子定数が異なるが半導体基板と同じ面方位の（１００）Ｓｉからなる歪半導体層１１に形成されたものとなる。
【００５８】
このような構成の半導体装置では、従来から知られているように、ＰＭＯＳトランジスタ３０ｐおよびＮＭＯＳトランジスタ３０ｎの両方ともが、それぞれのキャリア移動度が確保される面方位の半導体層に形成された構成となることは、第１実施形態と同様である。しかも、第１実施形態と同様に、ＮＭＯＳトランジスタ３０ｎが形成される歪半導体層１１は、Ｓｉ−Ｇｅ層３上にエピタキシャル成長させたＳｉであるため、引っ張り応力による歪が生じている。したがって、この歪半導体層１１に形成されるＮＭＯＳトランジスタ３０ｎにおいては、歪半導体層１１内に生じている引っ張り応力により面内均一にキャリア（電子）移動度が高められる。
【００５９】
したがって、ＰＭＯＳトランジスタ３０ｐおよびＮＭＯＳトランジスタ３０ｎの導電型が異なる素子におけるキャリア移動度を、これらの素子のレイアウト依存性なく面内均一に向上させることが可能になる。この結果、半導体装置の電流駆動能力の向上を図り、さらなる高性能を達成することが可能になる。
【図面の簡単な説明】
【００６０】
【図１】第１実施形態を説明するための断面工程図（その１）である。
【図２】第１実施形態を説明するための断面工程図（その２）である。
【図３】第２実施形態を説明するための断面工程図（その１）である。
【図４】第２実施形態を説明するための断面工程図（その２）である。
【図５】第３実施形態を説明するための断面工程図である。
【図６】第３実施形態を説明するための断面図である。
【符号の説明】
【００６１】
１…Ｓｉ基板（単結晶シリコン基板）、１ｐ…ｐ型領域、１ｎ…ｎ型領域、３…Ｓｉ−Ｇｅ層（表面層）、７…（１１０）Ｓｉ層（貼り合せ半導体層）、９，９’…マスクパターン、１１…（１００）Ｓｉ層（歪半導体層）、３０ｐ…ＰＭＯＳトランジスタ、３０ｎ…ＮＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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