(57)【要約】【課題】イメージセンサの相関二重サンプリング（ＣＤＳ）とアナログ−デジタル変換（ＡＤＣ）装置とを提供する。【解決手段】装置は、イメージセンサで水平スキャン周期内にそれぞれの第１サンプルされた信号を発生させるために所定のピクセルから出力されたピクセル信号をＮ（Ｎ＞１）回サンプリングするサンプリングユニットと、それぞれの第１サンプルされた信号のためにそれぞれランピング部分を有するランプ信号を発生させるためのランプ信号発生器と、それぞれ比較信号を発生させるためにそれぞれの第１サンプルされた信号とそれぞれのランピング部分とを比べる比較ユニットと、それぞれの比較信号からそれぞれのデジタルコードを発生させるためのコード発生器と、を含む。【選択図】図４
2008067357.tif 000002
【特許請求の範囲】
【請求項１】
イメージセンサの水平スキャン周期内にそれぞれの第１サンプルされた信号を発生させるために所定のピクセルから出力されたピクセル信号をＮ回（Ｎ＞１）サンプリングする段階と、
前記それぞれの第１サンプルされた信号のために、それぞれのランピング部分を有するランプ信号を発生させる段階と、
それぞれの比較信号を発生させるために、前記それぞれの第１サンプルされた信号と前記それぞれのランピング部分とを比較する段階と、
前記それぞれの比較信号からそれぞれのデジタルコードを発生させる段階と、
を含むことを特徴とするイメージセンサにおける相関二重サンプリング（Ｃｏｒｒｅｌａｔｅｄ  Ｄｏｕｂｌｅ  Ｓａｍｐｌｉｎｇ；ＣＤＳ）及びアナログ−デジタル変換（Ａｎａｌｏｇｕｅ  ｔｏ  Ｄｉｇｉｔａｌ  Ｃｏｎｖｅｒｓｉｏｎ；ＡＤＣ）方法。
【請求項２】
前記それぞれのランピング部分は、前記水平スキャン周期の間に前記ピクセル信号を一回サンプリングするように設計された所定のランプ信号の初期傾きから前記Ｎに従って増加する傾きを有することを特徴とする請求項１に記載のイメージセンサにおけるＣＤＳ及びＡＤＣ方法。
【請求項３】
前記イメージセンサにおけるＣＤＳ及びＡＤＣ方法は、前記ピクセル信号に対応する最終デジタルコードを発生させるために、Ｎ個のそれぞれのデジタルコードを合算する段階をさらに含むことを特徴とする請求項１に記載のイメージセンサにおけるＣＤＳ及びＡＤＣ方法。
【請求項４】
前記イメージセンサにおけるＣＤＳ及びＡＤＣ方法は、前記それぞれの第１サンプルされた信号に対する前記それぞれのデジタルコードを発生させるために、ランプを始める前記それぞれのランピング部分の始めから前記それぞれの比較信号のロジック遷移時まで、それぞれのクロック信号をカウントする段階をさらに含むことを特徴とする請求項１に記載のイメージセンサにおけるＣＤＳ及びＡＤＣ方法。
【請求項５】
前記イメージセンサにおけるＣＤＳ及びＡＤＣ方法は、前記Ｎ個のそれぞれの第１サンプルされた信号に対して３６０°／Ｎずつ連続的に位相シフトされる前記それぞれのクロック信号を発生させる段階をさらに含むことを特徴とする請求項１に記載のイメージセンサにおけるＣＤＳ及びＡＤＣ方法。
【請求項６】
前記イメージセンサにおけるＣＤＳ及びＡＤＣ方法は、
前記水平スキャン周期内で、それぞれの第２サンプルされた信号を発生させるために前記所定のピクセルから出力される他のピクセル信号をＮ回サンプリングする段階と、
前記Ｎ個のそれぞれの第２サンプルされた信号のためにそれぞれのランピング部分を有する前記それぞれのランプ信号を発生させる段階と、
それぞれの比較信号を発生させるために前記それぞれの第２サンプルされた信号とそれぞれのランピング部分とを比べる段階と、
前記Ｎ個のそれぞれの第２サンプルされた信号のために前記それぞれの比較信号からそれぞれのデジタルコードを発生させる段階と、をさらに含むことを特徴とする請求項１に記載のイメージセンサにおけるＣＤＳ及びＡＤＣ方法。
【請求項７】
前記ピクセル信号は、前記所定のピクセルによって発生したリセット信号であり、前記他のピクセル信号は、前記所定のピクセルによって発生したイメージ信号であり、前記イメージセンサは、ＣＭＯＳイメージセンサであることを特徴とする請求項６に記載のイメージセンサにおけるＣＤＳ及びＡＤＣ方法。
【請求項８】
前記イメージセンサにおけるＣＤＳ及びＡＤＣ方法は、
前記リセット信号に対応する最終リセットデジタルコードを発生させるために、前記Ｎ個のそれぞれの第１サンプルされた信号に対するそれぞれのデジタルコードを合算する段階と、
前記イメージ信号に対応する最終イメージデジタルコードを発生させるために、前記Ｎ個のそれぞれの第２サンプルされた信号に対するそれぞれのデジタルコードを合算する段階と、
相関二重サンプリングのために前記最終イメージデジタルコードと前記最終リセットデジタルコードとの間の差を決定する段階と、
をさらに含むことを特徴とする請求項７に記載のイメージセンサにおけるＣＤＳ及びＡＤＣ方法。
【請求項９】
前記イメージセンサにおけるＣＤＳ及びＡＤＣ方法は、
前記水平スキャン周期の前半周期の間、前記ピクセル信号をＮ回サンプリングする段階と、
前記水平スキャン周期の後半周期の間、前記他のピクセル信号をＮ回サンプリングする段階と、
をさらに含むことを特徴とする請求項６に記載のイメージセンサにおけるＣＤＳ及びＡＤＣ方法。
【請求項１０】
前記イメージセンサにおけるＣＤＳ及びＡＤＣ方法は、
前記ピクセル信号に対するＮ回のサンプリングのそれぞれのために複数のキャパシタを交互に使う段階をさらに含み、
前記複数のキャパシタのうち何れか一つに対する前記Ｎ回のサンプリングのうちの何れか一つのサンプリングと前記複数のキャパシタのうちの他の一つにサンプルされたピクセル信号と対応するランピング部分との比較は、時間的にオーバーラップされることを特徴とする請求項１に記載のイメージセンサにおけるＣＤＳ及びＡＤＣ方法。
【請求項１１】
イメージセンサの水平スキャン周期内にそれぞれの第１サンプルされた信号を発生させるために所定のピクセルから出力されたピクセル信号をＮ回（Ｎ＞１）サンプリングするサンプリングユニットと、
前記それぞれの第１サンプルされた信号のために、それぞれのランピング部分を有するランプ信号を発生させるためのランプ信号発生器と、
それぞれの比較信号を発生させるために、前記それぞれの第１サンプルされた信号と前記それぞれのランピング部分とを比較する比較ユニットと、
前記それぞれの比較信号からそれぞれのデジタルコードを発生させるためのコード発生器と、
を含むことを特徴とするイメージセンサの相関二重サンプリング（ＣＤＳ）及びアナログ−デジタル変換（ＡＤＣ）装置。
【請求項１２】
それぞれのランピング部分は、前記水平スキャン周期の間に前記ピクセル信号を一回サンプリングするように設計された所定のランプ信号の初期傾きから前記Ｎに従って増加する傾きを有することを特徴とする請求項１１に記載のイメージセンサのＣＤＳ及びＡＤＣ装置。
【請求項１３】
前記イメージセンサのＣＤＳ及びＡＤＣ装置は、
前記ピクセル信号に対応する最終デジタルコードを発生させるために、Ｎ個のそれぞれのデジタルコードを合算するデータバスをさらに含むことを特徴とする請求項１１に記載のイメージセンサのＣＤＳ及びＡＤＣ装置。
【請求項１４】
前記コード発生器は、前記それぞれの第１サンプルされた信号に対する前記それぞれのデジタルコードを発生させるために、ランプを始める前記それぞれのランピング部分の始めから前記それぞれの比較信号のロジック遷移時までそれぞれのクロック信号をカウントすることを特徴とする請求項１１に記載のイメージセンサのＣＤＳ及びＡＤＣ装置。
【請求項１５】
前記イメージセンサでのＣＤＳ及びＡＤＣ装置は、前記Ｎ個のそれぞれの第１サンプルされた信号に対して３６０°／Ｎずつ連続的に位相シフトされる前記それぞれのクロック信号を発生させる位相シフタをさらに含むことを特徴とする請求項１１に記載のイメージセンサのＣＤＳ及びＡＤＣ装置。
【請求項１６】
前記サンプリングユニットは、前記水平スキャン周期内に、それぞれの第２サンプルされた信号を発生させるために、前記所定のピクセルから出力される他のピクセル信号をＮ回サンプリングし、
前記ランプ信号発生器は、前記Ｎ個のそれぞれの第２サンプルされた信号のために、それぞれのランピング部分を有する前記それぞれのランプ信号を発生させ、
前記比較ユニットは、それぞれの比較信号を発生させるために、前記それぞれの第２サンプルされた信号とそれぞれのランピング部分とを比較して、
前記コード発生器は、前記Ｎ個のそれぞれの第２サンプルされた信号のために、前記それぞれの比較信号からそれぞれのデジタルコードを発生させることを特徴とする請求項１１に記載のイメージセンサのＣＤＳ及びＡＤＣ装置。
【請求項１７】
前記ピクセル信号は、前記所定のピクセルによって発生したリセット信号であり、前記他のピクセル信号は、前記所定のピクセルによって発生したイメージ信号であり、前記イメージセンサは、ＣＭＯＳイメージセンサであることを特徴とする請求項１６に記載のイメージセンサのＣＤＳ及びＡＤＣ装置。
【請求項１８】
前記イメージセンサのＣＤＳ及びＡＤＣ装置は、
前記リセット信号に対応する最終リセットデジタルコードを発生させるために、前記Ｎ個のそれぞれの第１サンプルされた信号に対するそれぞれのデジタルコードを合算し、前記イメージ信号に対応する最終イメージデジタルコードを発生させるために、前記Ｎ個のそれぞれの第２サンプルされた信号に対してそれぞれのデジタルコードを合算するデータバスをさらに含み、
前記データバスは、相関二重サンプリングのために、前記最終イメージデジタルコードと前記最終リセットデジタルコードとの間の差を決定することを特徴とする請求項１７に記載のイメージセンサのＣＤＳ及びＡＤＣ装置。
【請求項１９】
前記ピクセル信号は、前記水平スキャン周期の前半周期の間にＮ回サンプルされた信号であり、前記他のピクセル信号は、前記水平スキャン周期の後半周期の間にＮ回サンプルされた信号であることを特徴とする請求項１６に記載のイメージセンサのＣＤＳ及びＡＤＣ装置。
【請求項２０】
前記イメージセンサのＣＤＳ及びＡＤＣ装置は、
複数のキャパシタと、
前記ピクセル信号に対する前記Ｎ回のサンプリング値を前記複数のキャパシタに交互に保存するためのスイッチングユニットと、をさらに含み、
前記複数のキャパシタのうちの何れか一つに対する前記Ｎ回のサンプリングのうちの何れか一つのサンプリングと前記複数のキャパシタのうちの他の一つにサンプルされたピクセル信号と対応するランピング部分との比較は、時間的にオーバーラップされることを特徴とする請求項１６に記載のイメージセンサのＣＤＳ及びＡＤＣ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般的にＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｔｏｒ）イメージセンサのようなイメージセンサに係り、より詳細には、ランダムノイズを減少させるために、水平スキャン周期の間にピクセルから出力されたリセット信号及びイメージ信号のマルチプルサンプリングを用いて相関二重サンプリング（Ｃｏｒｒｅｌａｔｅｄ  Ｄｏｕｂｌｅ  Ｓａｍｐｌｉｎｇ；以下、ＣＤＳ）及びアナログ−デジタル変換（Ａｎａｌｏｇ  ｔｏ  Ｄｉｇｉｔａｌ  Ｃｏｎｖｅｒｓｉｏｎ；以下、ＡＤＣ）を実施する方法及び装置に関する。
【背景技術】
【０００２】
イメージセンサは、半導体物質によって光に対する光変換（ｐｈｏｔｏ−ｃｏｎｖｅｒｓｉｏｎ）からイメージをキャプチャする。電荷結合素子（Ｃｈａｒｇｅ  Ｃｏｕｐｌｅｄ  Ｄｅｖｉｃｅ；以下、ＣＣＤ）は、イメージセンサの一例である。最近では、ＣＭＯＳトランジスタを使ったＣＭＯＳイメージセンサが電子装置で共通的に使うために急速に開発されてきた。
【０００３】
図１は、従来のＣＭＯＳイメージセンサ（ＣＩＳ）のブロック図である。図１を参照すれば、ＣＩＳ１０は、ピクセルアレイ２０、タイミング制御回路３０、ロードライバ４０、及びアナログ−デジタル変換（ＡＤＣ）ブロック５０を含む。ピクセルアレイ２０は、感知されたイメージに対応する複数のピクセル信号を出力する。タイミング制御回路３０は、複数のタイミング制御信号を発生させる。
ロードライバ４０は、複数のタイミング制御信号に基づいて、処理される複数のピクセル信号を発生させるピクセルアレイ２０の行を選択する。
【０００４】
ＡＤＣブロック５０は、選択された行から、複数のデジタル信号に変換される複数のアナログ信号である複数のピクセル信号を受信する。また、ＡＤＣブロック５０は、アナログ−デジタル変換を実行する間にＣＤＳを用いる。ＣＤＳは、ピクセルアレイ２０の単位ピクセルによって生成された信号から固定パターンノイズ（Ｆｉｘｅｄ  Ｐａｔｔｅｒｎ  Ｎｏｉｓｅ；以下、ＦＰＮ）を除去することによって所望の信号成分のみを検出するために広範囲に用いられる。
【０００５】
こうしたノイズは、リセット信号とイメージ信号との差を決定するＣＤＳにおいて除去される。リセット信号は、リセット電圧が単位ピクセルに印加された時、単位ピクセルによって生成され、イメージ信号は、単位ピクセルで受信された光に基づいて単位ピクセルによって生成される。
【０００６】
図２は、ピクセルアレイ２０内の複数のピクセルが接続された列から出力された複数のピクセル信号を処理するための、図１に図示されたＡＤＣブロック５０のＡＤＣユニットのブロック図である。所定の時間に、ロードライバ４０は、水平スキャン周期の間に単位ＡＤＣブロック５０によって処理される複数のピクセル信号を発生させるために、一つのピクセルを選択する。
【０００７】
図２を参照すれば、ＡＤＣブロック５０は、ＣＤＳユニット２１０、コード発生器２４０及びデータバス２５０を含む。ＣＤＳユニット２１０は、サンプリングユニット２２０及び比較ユニット２３０を含む。
【０００８】
サンプリングユニット２２０は、スイッチ２２２及びキャパシタＣ１である保存ユニット２２４を含む。スイッチ２２２は、選択された単位ピクセルから発生した複数のアナログ信号であるリセット信号とイメージ信号とをキャパシタＣ１に伝送する。
【０００９】
キャパシタ２２４は、第１ノードに印加されるサンプルされたリセット信号とイメージ信号とを受信して保存し、第２ノードに印加される所定のランプ信号ＲＡＭＰを受信する。
【００１０】
比較ユニット２３０は、比較器２３２及びインバータ２３４を含む。比較器２３２は、負（−）の入力端子に印加された入力電圧ＶＩＮと、正（＋）の入力端子に印加される基準信号ＲＥＦとを受信する。ランプ信号ＲＡＭＰは、入力電圧ＶＩＮがサンプルされたリセット電圧またはサンプルされた入力電圧からランプされるようにする。
【００１１】
いずれにしても、比較器２３２は、入力電圧ＶＩＮと基準信号ＲＥＦとを比較する。その結果、比較ユニット２３０は、比較器２３２による比較結果に依存的なロジック状態を有するインバータ２３４を通じて比較信号ＣＤＳＯ１を出力する。バッファまたは増幅器をインバータ２３４の代わりに用いることもでき、そのような場合には、比較信号ＣＤＳＯ１のロジック状態は、インバータ２３４の出力の反対になる。
【００１２】
コード発生器２４０は、例えば、グレイコード（ｇｒａｙ  ｃｏｄｅ）のようなデジタルコードを発生させるためのイネーブル信号ＣＥＮの活性化から始めて、クロック信号ＣＬＫのエッジをカウントする。また、ランプ信号ＲＡＭＰは、イネーブル信号ＣＥＮが活性化されるとすぐにランプを始める。
【００１３】
データバス２５０は、比較信号ＣＤＳＯ１のロジック遷移時に、デジタルコードをラッチするために、比較信号ＣＤＳＯ１とデジタルコード（グレイコード）とを受信する。したがって、リセットデジタルコードは、リセット信号がサンプリングユニット２２０によってサンプルされる時に生成され、イメージデジタルコードは、イメージ信号がサンプリングユニット２２０によってサンプルされる時に生成される。
【００１４】
データバス２５０は、単位ピクセルによって感知されたイメージに対応する最終デジタルコードＣＯＤＥ１を発生させるために、リセットデジタルコードとイメージデジタルコードとの間の差を決定する。
【００１５】
図３は、図２に図示されたＡＤＣブロック５０の動作中の複数の信号のタイミング図である。図１、図２、及び図３を参照すれば、水平スキャン時間周期は、それぞれの行に接続されたそれぞれの単位ピクセルから出力された複数のピクセル信号を処理する時間周期と定義される。
【００１６】
図１のＡＤＣブロック５０は図２に図示されたものと類似しており、それぞれがピクセルアレイ２０内のそれぞれの列に接続された複数のＡＤＣユニットを含む。ロードライバ４０は、それぞれの水平スキャン時間周期の間に対応するＡＤＣユニット５０によって処理される複数のピクセル信号を発生させるために、対応する単位ピクセルを有する一つの行を選択する。
【００１７】
図３を参照すれば、イメージセンサ１０の動作は、クロック信号ＣＬＫに従って調節される。ｔ１時点で、ランプ信号ＲＡＭＰがランプを始める前にリセット信号Ｖｒｅｓがキャパシタ２２４によってサンプルされるように、スイッチ２２２が閉じられる（図３のリセット信号サンプリング）。ｔ２時点で、スイッチ２２２は開放され、ランプ信号がランプを始め、コード発生器２４０がクロック信号ＣＬＫの複数のエッジに従ってカウントし始めるように、イネーブル信号ＣＥＮが活性化される。
【００１８】
ランプ信号ＲＡＭＰがランプアップ（ｒａｍｐ−ｕｐ）する時、入力電圧ＶＩＮは、サンプルされたリセット電圧Ｖｒｅｓからランプアップする。ｔ３時点で、入力電圧ＶＩＮが基準信号ＲＥＦよりさらに大きくなれば、比較ユニット２３０から出力された比較信号ＣＤＳＯ１は、ロー状態（“０”）からハイ状態（“１”）にロジック遷移する。
データバス２５０は、ｔ２時点からｔ３時点までクロック信号ＣＬＫをカウントした結果としてコード発生器２４０によって生成されたデジタルコードを、リセットデジタルコード（ｒｅｓｅｔ  ｄｉｇｉｔａｌ  ｃｏｄｅ）としてラッチする（図３のｃｏｄｅ１１）。
【００１９】
その後、ランプ信号ＲＡＭＰが一定のロー電圧を維持する間、イメージ信号Ｖｒｅｓ−Ｖｓｉｇがキャパシタ２２４によってサンプルされるように、スイッチ２２２はｔ４時点で閉じられる。ｔ５時点で、スイッチ２２２は、イメージ信号のサンプリングを終わらせるために開放され、ランプ信号ＲＡＭＰは、イネーブル信号ＣＥＮが再び活性化される時にランプアップを始める。また、コード発生器２４０は、イネーブル信号ＣＥＮの活性化に従ってクロック信号ＣＬＫのエッジをカウントし始める。
【００２０】
入力電圧ＶＩＮは、ｔ６時点で基準信号ＲＥＦより大きくなるまで、ランプ信号ＲＡＭＰのランピングと共に増加する。
比較ユニット２３０から出力された比較信号ＣＤＳＯ１は、ｔ６時点でロジック遷移する。データバス２５０は、ｔ５時点からｔ６時点までクロック信号ＣＬＫをカウントした結果として、コード発生器２４０によって生成されたデジタルコードをイメージデジタルコードとしてラッチする（図３のｃｏｄｅ１２）。
【００２１】
相関二重サンプリングのために、データバス２５０は、単位ピクセルによってキャプチャされたイメージに対応する最終デジタルコードＣＯＤＥ１を発生させるため、イメージデジタルコードとリセットデジタルコードとの差（図３のｃｏｄｅ１２−ｃｏｄｅ１１）を決定する。このような相関二重サンプリングは、ピクセルアレイ２０での固定パターンノイズ（ＦＰＮ）の効果を除去する。しかし、ＣＩＳ１０は、ピクセルアレイ２０及びＡＤＣブロック５０においてランダムノイズも含む。
【００２２】
ピクセルサイズがＣＩＳ技術の発展と共にさらに極小化されるにつれて、増幅比（ａｍｐｌｉｆｉｃａｔｉｏｎ  ｒａｔｉｏ）を有するロジックハイ信号が発生するので、ランダムノイズは増加する。このような増加されたランダムノイズは、ＣＩＳ１０における画質を深刻に低下させうる。したがって、そのようなランダムノイズの効果を除去するためのメカニズムが要求される。
【発明の開示】
【発明が解決しようとする課題】
【００２３】
本発明が解決しようとする技術的な課題は、ランダムノイズを減少させるために、イメージセンサの水平スキャン周期の間にリセット信号とイメージ信号とに対して相関二重サンプリングおよびアナログ−デジタル変換を複数回実施できる方法と装置とを提供することである。
【課題を解決するための手段】
【００２４】
前記技術的課題を果たすためのイメージセンサのＣＤＳ及びＡＤＣ装置は、イメージセンサにおいて水平スキャン周期内にそれぞれの第１サンプルされた信号を発生させるために所定のピクセルから出力されたピクセル信号をＮ（Ｎ＞１）回サンプリングするサンプリングユニットと、前記それぞれの第１サンプルされた信号のためにそれぞれランピング部分を有するランプ信号を発生させるためのランプ信号発生器と、それぞれの比較信号を発生させるために前記それぞれの第１サンプルされた信号と前記それぞれのランピング部分とを比較する比較ユニットと、前記それぞれの比較信号からそれぞれのデジタルコードを発生させるためのコード発生器と、を含む。
【００２５】
それぞれのランピング部分は、前記水平スキャン周期の間に前記ピクセル信号を一回サンプリングするように設計された所定のランプ信号の初期傾きから前記Ｎに従って増加する傾きを有する。前記イメージセンサのＣＤＳ及びＡＤＣ装置は、前記ピクセル信号に対応する最終デジタルコードを発生させるためにＮ個それぞれのデジタルコードを合算するためのデータバスをさらに含む。
【００２６】
前記コード発生器は、前記それぞれの第１サンプルされた信号に対する前記それぞれのデジタルコードを発生させるために、ランプを始める前記それぞれのランピング部分の始めから前記それぞれの比較信号のロジック遷移時まで、それぞれのクロック信号をカウントする。前記イメージセンサのＣＤＳ及びＡＤＣ装置は、前記Ｎ個それぞれの第１サンプルされた信号に対して３６０°／Ｎずつ連続的に位相シフトされる前記それぞれのクロック信号を発生させる位相シフタをさらに含む。
【００２７】
前記サンプリングユニットは、前記水平スキャン周期内に、それぞれの第２サンプルされた信号を発生させるために前記所定のピクセルから出力される他のピクセル信号をＮ回サンプリングし、前記ランプ信号発生器は、前記Ｎ個それぞれの第２サンプルされた信号のためにそれぞれのランピング部分を有する前記それぞれのランプ信号を発生させ、前記比較ユニットは、それぞれの比較信号を発生させるために前記それぞれの第２サンプルされた信号とそれぞれのランピング部分とを比較して、前記コード発生器は、前記Ｎ個それぞれの第２サンプルされた信号のために前記それぞれの比較信号からそれぞれのデジタルコードを発生させる。
【００２８】
前記ピクセル信号は、前記所定のピクセルによって生成されたリセット信号であり、前記他のピクセル信号は、前記所定のピクセルによって生成されたイメージ信号であり、前記イメージセンサは、ＣＭＯＳイメージセンサである。
【００２９】
前記イメージセンサのＣＤＳとＡＤＣ装置は、前記リセット信号に対応する最終リセットデジタルコードを発生させるために前記Ｎ個のそれぞれの第１サンプルされた信号に対するそれぞれのデジタルコードを合算し、前記イメージ信号に対応する最終イメージデジタルコードを発生させるために前記Ｎ個のそれぞれの第２サンプルされた信号に対してそれぞれのデジタルコードを合算するデータバスをさらに含み、前記データバスは、相関二重サンプリングのために前記最終イメージデジタルコードと前記最終リセットデジタルコードとの間の差を決定する。
【００３０】
前記ピクセル信号は、前記水平スキャン周期の前半周期の間にＮ回サンプルされた信号であり、前記他のピクセル信号は、前記水平スキャン周期の後半周期の間にＮ回サンプルされた信号である。前記イメージセンサのＣＤＳ及びＡＤＣ装置は、複数のキャパシタと、前記ピクセル信号に対する前記Ｎ回サンプリング値を前記複数のキャパシタに交互に保存するためのスイッチングユニットと、をさらに含む。前記複数のキャパシタのうち何れか一つに対する前記Ｎ回サンプリングのうちの何れか一つのサンプリングと前記複数のキャパシタのうちの他の一つにサンプルされたピクセル信号と対応するランピング部分との比較は、時間的にオーバーラップされる。
【発明の効果】
【００３１】
本発明によるイメージセンサにおけるＣＤＳ及びＡＤＣ方法は、水平スキャン周期の間に単位ピクセルから出力されたピクセル信号をＮ回サンプリングできるので、ランダムノイズと水平ノイズとを減少させる。
【発明を実施するための最良の形態】
【００３２】
本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施形態を例示する添付図面及び添付図面に記載された内容を参照しなければならない。以下、添付した図面を参照して、本発明の望ましい実施形態を説明することによって、本発明を詳しく説明する。各図面に付された同じ参照符号は、同じ部材を表わす。
【００３３】
図４は、本発明の一実施形態によるＣＤＳ／ＡＤＣ装置４００のブロック図である。図４を参照すれば、ＣＤＳ／ＡＤＣ装置４００は、ＣＤＳユニット４１０、位相シフタ４４０、コード発生器４５０及びデータバス４６０を含む。ＣＤＳユニット４１０は、サンプリングユニット４２０と比較ユニット４３０とを含む。サンプリングユニット４２０は、スイッチ４２２、及びキャパシタＣ１である保存ユニット４２４を含む。比較ユニット４３０は、比較器４３２及びインバータ４３４を含む。
【００３４】
図８は、ＣＤＳ／ＡＤＣ装置４００を含むイメージセンサ８００を表す図面である。イメージセンサ８００は、タイミング制御回路８０２、ロードライバ８０４、ピクセルアレイ８０６、及びアナログ−デジタル変換器（ＡＤＣ）ブロック８０８を含む。ロードライバ８０４は、タイミング制御回路８０２から出力された複数の制御信号に応答して、ＡＤＣブロック８０８によって処理された複数のピクセル信号を発生させるために、ピクセルアレイ８０６の複数のピクセルが接続された行を選択する。
【００３５】
ＡＤＣブロック８０８は、複数のＣＤＳ／ＡＤＣ装置（４００−１，４００−２，・・・４００−ｍ、ｍは自然数）を含む。複数のＣＤＳ／ＡＤＣ装置（４００−１，４００−２，・・・４００−ｍ）のそれぞれは、図４に図示されたＣＤＳ／ＡＤＣ装置４００と類似している。ＣＤＳ／ＡＤＣ装置（４００−１，４００−２，・・・４００−ｍ）のそれぞれは、ピクセルアレイ８０６の複数のピクセルのそれぞれが接続された列に接続される。すなわち、図８は、それぞれが複数のピクセルのそれぞれと接続されるｍ個の列を含む。
【００３６】
タイミング制御回路８０２は、水平スキャン周期の間にＣＤＳ／ＡＤＣ装置（４００−１，４００−２，・・・４００−ｍ）によって処理される複数のピクセル信号を発生させるために複数の制御信号を発生させる。すなわち、選択された行のそれぞれの単位ピクセルは、水平スキャン周期の間にＣＤＳ／ＡＤＣ装置（４００−１，４００−２，・・・４００−ｍ）のそれぞれによってＣＤＳとＡＤＣとを通じて処理されるそれぞれのピクセル信号を発生させる。
【００３７】
例えば、図９は、水平スキャン周期の間に対応するＣＤＳ／ＡＤＣ装置４００−１によって処理されるそれぞれのピクセル信号を発生させる選択された行の単位ピクセル８０７を示す。
タイミング制御回路８０２は、それぞれの水平スキャン周期の間にＣＤＳ／ＡＤＣ装置（４００−１，４００−２，・・・４００−ｍ）のそれぞれと接続されたそれぞれの行を選択するようにロードライバ８０４を制御する。したがって、ピクセルアレイ８０６の複数の行は、連続的な水平スキャン周期の間に連続的にＣＤＳ／ＡＤＣ装置（４００−１，４００−２，・・・４００−ｍ）と接続される。
【００３８】
図４を再び参照すれば、スイッチＳ１の第１端子は、ピクセル信号ＡＰＳ０１を発生させる単位ピクセルの一つのノードに接続され、ＣＤＳ／ＡＤＣ装置４００に接続されるように選択される。スイッチＳ１の第２端子は、接地ノードＧＮＤと接続される第２端子を有するキャパシタ４２４の第１端子に接続される。
【００３９】
キャパシタ４２４の第１端子は、比較器４３０の負（−）の入力端子に印加されるサンプルされた入力電圧ＶＩＮを発生させる。ランプ信号ＲＡＭＰは、比較器４３０の正（＋）の入力端子に印加される。図４と図１０とを参照すれば、ＣＤＳ／ＡＤＣ装置４００は、コントローラ８１２、及びランプ信号ＲＡＭＰを発生させるランプ信号発生器８１４をさらに含む。
【００４０】
比較器４３２の出力は、データバス４６０に比較信号ＣＤＳＯ２を出力するインバータ４３４に入力される。本発明でインバータ４３４は、バッファまたは増幅器に取り替えられることもある。ＣＤＳ／ＡＤＣ装置４００は、図１３のフロ−チャート及び図５、図１１及び図１２のタイミング図に従って動作する。
【００４１】
ＣＤＳ／ＡＤＣ装置４００は、イメージセンサ８００の水平スキャン周期の間にＮ回のリセット信号サンプリングとＮ回のイメージ信号サンプリングとを実行するために動作する。ここで、Ｎは１より大きい自然数である。水平スキャン周期は、ピクセルアレイ８０６で複数のピクセルが接続された一つの行から出力された複数のピクセル信号を処理するために割り当てられた時間である。ＣＤＳ／ＡＤＣ装置４００の動作は、図４、図５、図１０、図１１、図１２、及び図１３を参照して説明される。
【００４２】
図５のタイミング図を参照すれば、ＣＤＳ／ＡＤＣ装置４００の動作は、本発明の実施形態によるコントローラ８１２によって発生した本来のクロック（ｏｒｉｇｉｎａｌ  ｃｌｏｃｋ）信号ＣＬＫに同期する。また、本発明は、イメージセンサ８００内で本来のクロック信号ＣＬＫを提供するタイミング制御回路８０２の一部分であるコントローラ８１２を有して実行されうる。
【００４３】
図５は、イメージセンサ８００の水平スキャン周期の間におけるＮ＝２であるリセット信号サンプリング及びＮ＝２であるイメージ信号サンプリングの例を示すタイミング図である。水平スキャン周期とは、イメージセンサ８００のピクセルアレイ８０６の複数のピクセルが接続された行から出力されたピクセル信号を処理するように許容された時間を意味する。したがって、選択された一つの行の一つの単位ピクセルは、水平スキャン周期の間に図５のタイミング図に従って、ＣＤＳ／ＡＤＣ装置４００によって処理されるリセット信号とイメージ信号とを出力する。
【００４４】
当初、コントローラ８１２は、ｉ＝１に設定して（図１３のＳ９４１段階）、スイッチＳ１を閉じるために、ｔ１時点からｔ２時点まで、活性化されたＴ２制御信号によってｉ番目（すなわち最初）のリセット信号サンプリングを実行する（図１３のＳ９４２段階）。それぞれのリセット信号サンプリングは、本発明の実施形態によれば、本来のクロック信号ＣＬＫの一周期の間に実行される。サンプルされた入力電圧ＶＩＮは、リセット信号サンプリングの最後に、単位ピクセルから出力されたリセット信号出力のためにリセット電圧Ｖｒｅｓに到達する。
【００４５】
位相シフタ４４０は、本来のクロック信号ＣＬＫから、イネーブル信号ＣＥＮ＿Ｐと変更されたクロック信号ＣＬＫ＿Ｐとを発生させる。変更されたクロック信号ＣＬＫ＿Ｐは、（ｉ−１）＊３６０°／Ｎの位相シフトを有するように発生させる。したがって、最初のリセット信号サンプリングに対しては、変更されたクロック信号ＣＬＫ＿Ｐは、本来のクロック信号ＣＬＫからゼロ位相シフトを有する。
【００４６】
イネーブル信号ＣＥＮ＿Ｐは、最初のリセット信号サンプリングの後、ｔ２時点で活性化される。イネーブル信号ＣＥＮ＿Ｐの活性化時に、コード発生器４５０は、本来のクロック信号ＣＬＫからゼロ位相シフトを有する変更されたクロック信号ＣＬＫ＿Ｐの上昇エッジ及び／または下降エッジをカウントし始める。
【００４７】
コード発生器４５０は、本発明の一実施形態においては、グレイコードシーケンス（ｇｒａｙ  ｃｏｄｅ  ｓｅｑｕｅｎｃｅ）に従ってカウントする。本発明は、変更されたクロック信号ＣＬＫ＿Ｐの上昇エッジ及び／または下降エッジをカウントするコード発生器４５０を有して実行されうる。
また、イネーブル信号ＣＥＮ＿Ｐの活性化時にランプ信号発生器８１４から出力されたランプ信号ＲＡＭＰは、ｉ番目（すなわち最初）のランピング部分を始める。図５で、ランプ信号は、ｔ２時点で下降ランプを始める。
【００４８】
図１１は、図２のＡＤＣブロック５０の動作の間の複数の信号を表すタイミング図である。従来技術のＡＤＣブロック５０では、単一のリセット信号サンプリング８４１と単一のイメージ信号サンプリング８４２のみが一つの水平スキャン周期Ｔｈｓｔｐの間に実行される。
【００４９】
図１１では、リセット信号サンプリング８４１及びイメージ信号サンプリング８４２のそれぞれは、イメージセンサ１０の本来のクロック信号ＣＬＫの一周期ｔｃｌｋの間に実行される。図１１では、リセット信号サンプリング８４１から、比較器入力電圧ＶＩＮがリセット電圧Ｖｒｅｓを有するリセット信号にサンプルされる。
【００５０】
リセット信号サンプリング８４１の後、ランプ信号ＲＡＭＰは、図２のＡＤＣブロック５０における相関二重サンプリングのために第１ランピング部分８５１から上昇ランプを始める。同様に、イメージ信号サンプリング８４２から、比較器入力電圧ＶＩＮは、単位ピクセルで受信された光量を表すＶｓｉｇを有する電圧（Ｖｒｅｓ−Ｖｓｉｇ）を有するイメージ信号にサンプルされる。イメージ信号サンプリング８４２の後、ランプ信号ＲＡＭＰは、図２のＡＤＣブロック５０における相関二重サンプリングのために第２ランピング部分８５２から上昇ランプを始める。
【００５１】
図１１で、水平スキャン周期Ｔｈｓｔｐの間に、リセット信号サンプリング及びイメージ信号サンプリングのそれぞれは一回ずつのみ実行されるので、ランプ信号ＲＡＭＰは二つのランピング部分８５１及び８５２を有する。水平スキャン周期Ｔｈｓｔｐの前半周期はリセット信号サンプリング８４１のために使われ、水平スキャン周期Ｔｈｓｔｐの後半周期はイメージ信号サンプリング８４２のために使われる。
【００５２】
したがって、ランピング部分８５１及び８５２のそれぞれは、
【００５３】
【数１】
2008067357.tif 000003
である（Ｖｒａｍｐ＿ｍａｘ−Ｖｒａｍｐ＿ｍｉｎ）／（ｔｍａｘ１−ｔｍｉｎ１）の傾きを有する。Ｖｒａｍｐ＿ｍａｘは、例えば、ｔｍａｘ１時点で発生するランピング部分８５１及び８５２の最大値である。Ｖｒａｍｐ＿ｍｉｎは、例えば、ｔｍｉｎ１時点で発生するランピング部分８５１及び８５２の最小値である。
【００５４】
一方、図１２は、図４のＣＤＳ／ＡＤＣ装置４００の動作中の複数の信号を表すタイミング図である。図１２で、Ｎ個のリセット信号サンプリング（９０１，９０２，・・・）及びＮ個のイメージ信号サンプリング（９１１，９１２，・・・）は、水平スキャン周期Ｔｈｓｔｐの間に実行される。ここで、Ｎは１より大きい自然数である。
【００５５】
水平スキャン周期Ｔｈｓｔｐは、イメージセンサのそれぞれの行から出力されたピクセル信号を処理するために設計され、実質的に、図１１と図１２とで同一である。本発明の一実施形態において、Ｎ個のリセット信号サンプリング（９０１，９０２，・・・）は、水平スキャン周期Ｔｈｓｔｐの前半周期の間に実行され、Ｎ個のイメージ信号サンプリング（９１１，９１２，・・・）は、水平スキャン周期Ｔｈｓｔｐの後半周期の間に実行される。
【００５６】
図１２を参照すれば、それぞれのランピング部分は、それぞれのリセット信号サンプリングおよびそれぞれのイメージ信号サンプリングの後に発生する。したがって、対応するランピング部分９２１、９２２、９３１及び９３２は、それぞれのリセット信号サンプリング９０１及び９０２とそれぞれのイメージ信号サンプリング９１１及び９１２との後にそれぞれ発生する。したがって、ランピング部分９２１、９２２、９３１及び９３２のそれぞれの傾きは、Ｎに従って増加する。
【００５７】
水平スキャン周期Ｔｈｓｔｐの間のＮ個のリセット信号サンプリング及びＮ個のイメージ信号サンプリングのために、ランピング部分９２１、９２２、９３１、及び９３２のそれぞれの傾きは、
【００５８】
【数２】
2008067357.tif 000004
である約（Ｖｒａｍｐ＿ｍａｘ−Ｖｒａｍｐ＿ｍｉｎ）／（ｔｍａｘ２−ｔｍｉｎ２）である。
【００５９】
Ｖｒａｍｐ＿ｍａｘは、例えば、ｔｍａｘ２時点で発生するランピング部分９２１、９２２、９３１及び９３２の最大値である。Ｖｒａｍｐ＿ｍｉｎは、例えば、ｔｍｉｎ２時点で発生するランピング部分９２１、９２２、９３１、及び９３２の最小値である。Ｖｒａｍｐ＿ｍａｘ及びＶｒａｍｐ＿ｍｉｎは、図１１と図１２とで実質的に同一である。したがって、ランピング部分９２１、９２２、９３１、及び９３２の傾きは、図１１のランピング部分８５１及び８５２のそれぞれの傾きからＮに依存して増加する。
【００６０】
図５は、マルチプルサンプリングのために対応して増加された傾きを有するランプ信号ＲＡＭＰのランピング部分を有するＮ＝２である場合の例を示す。
ｔ２時点におけるイネーブル信号ＣＥＮ＿Ｐの活性化時、コード発生器４５０は、ランプ信号ＲＡＭＰが下降ランプを始める時に、変更されたクロック信号ＣＬＫ＿Ｐのエッジをカウントし始める。その間、比較器４３２は、サンプルされた入力電圧ＶＩＮと下降ランプするランプ信号ＲＡＭＰとを比較する。結局、ランプ信号ＲＡＭＰは、比較信号ＣＤＳＯ２がロジックロー状態（“０”）からロジックハイ状態（“１”）に遷移するｔ３時点でリセット電圧レベルＶｒｅｓにサンプルされた入力電圧ＶＩＮより小さくなる（図１３のＳ９４３段階）。
【００６１】
データバス４６０は、ｔ３時点でコード発生器４５０から出力されたデジタルコードをｔ１時点からｔ２時点までの間の第１リセット信号サンプリングに対応する第１リセットデジタルコード（図５のｃｏｄｅ１１）としてラッチする（図１３のＳ９４４段階）。第１リセットデジタルコードは、ｔ２時点からｔ３時点までの間にコード発生器４５０によって変更されたクロック信号ＣＬＫ＿Ｐのそれぞれのエッジのカウントに対応する。
【００６２】
図４、図５、及び図１３を参照すれば、ｉ＝ｉ＋１であり（図１３のＳ９４５段階）、もし、ｉが依然としてＮより小さければ（図１３のＳ９４６段階）、次のリセット信号サンプリング（すなわち、第２リセット信号サンプリング）は、ｔ４時点でランプ信号ＲＡＭＰの最初のランプの端部がＶｒａｍｐ＿ｍｉｎに到達した後に実行される。したがって、図１３のＳ９４１段階、Ｓ９４２段階、Ｓ９４３段階、Ｓ９４４段階、Ｓ９４５段階、及びＳ９４６段階は、ｔ４時点からｔ５時点の間に実行される他のリセット信号サンプリングのために反復される。
【００６３】
このような方法で、データバス４６０は、ｔ６時点からｔ７時点の間にコード発生器４５０によって変更されたクロック信号ＣＬＫ＿Ｐのそれぞれのエッジのカウントに対応するこのような第２リセット信号サンプリングに対応する第２リセットデジタルコード（図５のｃｏｄｅ１２）をラッチする。そして、第２リセット信号サンプリングのための変更されたクロック信号ＣＬＫ＿Ｐの位相は、図５の例においては、本来のクロック信号ＣＬＫから１８０°＝（ｉ−１）＊３６０°／Ｎシフトされ、ｉ＝２であり、Ｎ＝２である。
【００６４】
図４、図５、及び図１３をさらに参照すれば、ｉ＞Ｎである時（図１３のＳ９４６段階）、Ｎ個のリセット信号サンプリングが実行される。データバス４６０は、最終リセットデジタルコードを発生させるために、Ｎ個のリセット信号サンプリングによって発生したＮ個のリセットデジタルコードを合算する（例えば、ｃｏｄｅ１１＋ｃｏｄｅ１２）（図１３のＳ９４７段階）。
【００６５】
結果的に、Ｎ個のイメージ信号サンプリングは、コントローラ８１２をｉ＝１に設定し（図１３のＳ９４８段階）、ｔ８時点からｔ９時点までＴ２制御信号を活性化してスイッチＳ１を閉じることによりｉ番目（すなわち最初）のイメージ信号サンプリングを実行することによって始まる（図１３のＳ９４９段階）。それぞれのイメージ信号サンプリングは、本発明の実施形態に従って、本来のクロック信号ＣＬＫの一周期の間に実行される。
【００６６】
サンプルされた入力電圧ＶＩＮは、このようなイメージ信号サンプリングの最後に単位ピクセルから出力されたイメージ信号のために、イメージ電圧（Ｖｒｅｓ−Ｖｓｉｇ）に到達する。
【００６７】
位相シフタ４４０は、イネーブル信号ＣＥＮ＿Ｐと、（ｉ−１）＊３６０°／Ｎの位相シフトを有する変更されたクロック信号ＣＬＫ＿Ｐとを発生させる。すなわち、第１イメージ信号サンプリングのために、変更されたクロック信号ＣＬＫ＿Ｐは、本来のクロック信号ＣＬＫからゼロ位相シフトを有する。イネーブル信号ＣＥＮ＿Ｐは、第１イメージ信号サンプリング後にｔ９時点で活性化される。
【００６８】
イネーブル信号ＣＥＮ＿Ｐの活性化時に、コード発生器４５０は、本来のクロック信号ＣＬＫからゼロ位相シフトを有する変更されたクロック信号ＣＬＫ＿Ｐのそれぞれのエッジをカウントし始める。また、イネーブル信号ＣＥＮ＿Ｐの活性化時に、ランプ信号発生器８１４から出力されたランプ信号ＲＡＭＰは、複数のリセット信号サンプリングに対する複数のランピング部分と類似のさらに下降する傾きを有するｉ番目（すなわち最初）のランピング部分を始める（図１３のＳ９５０段階）。
【００６９】
その間に、比較器４３２は、サンプルされた入力電圧ＶＩＮと下降ランプするランプ信号ＲＡＭＰとを比較する。やがて、ランプ信号ＲＡＭＰは、比較信号ＣＤＳＯ２がロジックロー状態（“０”）からロジックハイ状態（“１”）に遷移するｔ１０時点で、サンプルされた入力電圧ＶＩＮより小さくなる（図１３のＳ９５０段階）。
【００７０】
データバス４６０は、ｔ８時点からｔ９時点までの第１イメージ信号サンプリングに対応してｔ１０時点でコード発生器４５０から出力されたデジタルコードを、第１イメージデジタルコード（図５のｃｏｄｅ２１）としてラッチする。このような第１イメージデジタルコードは、ｔ９時点からｔ１０時点までのコード発生器４５０により変更されたクロック信号ＣＬＫ＿Ｐのそれぞれのエッジのカウントに対応する。
【００７１】
図４、図５、及び図１３を参照すれば、ｉ＝ｉ＋１であり（図１３のＳ９５２段階）、もし、ｉが依然としてＮより小さければ（図１３のＳ９５３段階）、次のイメージ信号サンプリング（すなわち、第２イメージ信号サンプリング）が実行される。したがって、図１３のＳ９４８段階ないしＳ９５３段階は、第２イメージ信号サンプリングのために反復される。
【００７２】
このような方法で、データバス４６０は、コード発生器４５０によって変更されたクロック信号ＣＬＫ＿Ｐのそれぞれのエッジのカウントに対応する第２イメージ信号サンプリングに対応する第２イメージデジタルコード（図５のｃｏｄｅ２２）をラッチする。そして、第２イメージ信号サンプリングのための変更されたクロック信号ＣＬＫ＿Ｐの位相は、図５の例においては、本来のクロック信号ＣＬＫから１８０°＝（ｉ−１）＊３６０°／Ｎシフトされ、ｉ＝２であり、Ｎ＝２である。
【００７３】
図４、図５、及び図１３をさらに参照すれば、ｉ＞Ｎである時（図１３のＳ９５３段階）、Ｎ個のイメージ信号サンプリングが実行される。データバス４６０は、最終イメージデジタルコードを発生させるために、Ｎ個のイメージ信号サンプリングのために発生したＮ個のイメージデジタルコードを合算する（ｃｏｄｅ２１＋ｃｏｄｅ２２）（図１３のＳ９５４段階）。
【００７４】
また、データバス４６０は、現在の水平スキャン周期の間にＣＤＳ／ＡＤＣ装置４００に接続された単位ピクセルによって感知されたイメージに対応する最終デジタルコードＣＯＤＥ２を発生させるために、Ｓ９４７段階で決定された最終リセットデジタルコードからＳ９５４段階で決定された最終イメージデジタルコードを差し引く（図１３のＳ９５５段階）。
【００７５】
最終リセットデジタルコードと最終イメージデジタルコードとの間のそのような差を用いることは、固定パターンノイズを除去するための相関二重サンプリングに帰着する。そして、そのような連続的なＮ個のマルチプルサンプリングのために、変更されたクロック信号ＣＬＫ＿Ｐの連続的な位相シフトを有するＮ個のリセット信号サンプリング及びＮ個のイメージ信号サンプリングからのデジタルコードを合算することによって、アナログ−デジタル変換のさらに高い解像度は、複数のサンプリングのそれぞれがさらに低い解像度を有する場合にも可能である。
【００７６】
図５のＮ＝２についての例で、もし、それぞれのサンプリングが５１２個の可能なレベルの解像度に対するものであれば、Ｎ＝２であるサンプリングを合算したものからの最終解像度は、１０２４個の可能なレベルについてのものである。
【００７７】
したがって、アナログ−デジタル変換のさらに高い最終解像度は、図５において、Ｎ個のサンプリングのそれぞれのアナログ−デジタル変換のさらに低い解像度を有しながらも達成されうる。そして、このようなマルチプルＮ＝２であるサンプリングは、１／√２ずつランダムノイズを減少させる。一般的に、ランダムノイズは、水平スキャン周期の間に、Ｎ個のリセット信号サンプリング及びＮ個のイメージ信号サンプリングに対して１／ｓｑｒｔ（Ｎ）ずつ減少しうる。ここで、ｓｑｒｔ（Ｎ）はＮの平方根である。
【００７８】
図４及び図５の本発明は、マルチプルリセット信号サンプリングとマルチプルイメージ信号サンプリングとについて説明された。しかし、本発明は、水平スキャン周期の間にＣＤＳ／ＡＤＣ装置４００と接続された単位ピクセルから出力された他の形態の複数のピクセル信号に対するマルチプルサンプリングとして用いることもできる。
【００７９】
図６は、本発明の他の一実施形態によるＣＤＳ／ＡＤＣ装置６００のブロック図である。図４と図６で同一の参照番号を付した要素は、類似した構造及び／または機能を有した要素を参照する。図７は、水平スキャン周期の間にＮ＝２であるリセット信号サンプリングとＮ＝２であるイメージ信号サンプリングとを実行する、図６に図示されたＣＤＳ／ＡＤＣ装置６００の動作の間の複数の信号のタイミング図である。
【００８０】
図４と図６とを比べると、ＣＤＳ／ＡＤＣ装置６００は、水平スキャン周期の間にＣＤＳ／ＡＤＣ装置６００に接続された単位ピクセルから出力されたピクセル信号（すなわち、リセット信号とイメージ信号）のそれぞれをサンプリングするための、第１保存ユニット６３０と第２保存ユニット６４０とを使用するスイッチングユニット６２０を有するＣＤＳユニット６１０を含む。第１保存ユニット６３０及び第２保存ユニット６４０のそれぞれは、それぞれのキャパシタＣ１とＣ２とで具現可能である。
【００８１】
スイッチングユニット６２０は、第１ないし第４制御信号Ｔ１１、Ｔ１２、Ｔ１３、及びＴ１４のそれぞれに応答して動作する第１スイッチ６２２、第２スイッチ６２４、第３スイッチ６２６、及び第４スイッチ６２８を含む。第１及び第３スイッチ６２２及び６２６は、ピクセル信号ＡＰＳ０１を発生させる単位ピクセルと比較器４３２の負（−）の入力端子との間に直列に接続される。第２及び第４スイッチ６２４及び６２８は、ピクセル信号ＡＰＳ０１を発生させる単位ピクセルと比較器４３２の負（−）の入力端子との間に直列に接続される。
【００８２】
キャパシタＣ１の第１端子は、第１スイッチ６２２と第３スイッチ６２６との間のノードに接続され、キャパシタＣ１の第２端子は、接地端子ＧＮＤに接続される。キャパシタＣ２の第１端子は、第２スイッチ６２４と第４スイッチ６２８との間のノードに接続され、キャパシタＣ２の第２端子は、接地端子ＧＮＤに接続される。
【００８３】
図６及び図７を参照すれば、活性化された第１制御信号Ｔ１１に応答する第１スイッチ６２２は、ｔ１時点からｔ２時点までリセット信号Ｖｒｅｓをサンプルし、第１キャパシタ６３０にサンプルされたリセット信号Ｖｒｅｓを保存するために閉じられる。
【００８４】
ｔ２時点の後に、第１スイッチ６２２は開放され、活性化された第３制御信号Ｔ１３に応答して、第３スイッチ６２６が、第１キャパシタ６３０から比較器４３２の負（−）の入力端子にサンプルされたリセット信号Ｖｒｅｓを伝達するために閉じられる。その後、相関二重サンプリングと共にアナログ−デジタル変換が、図５と同様に図７において第１リセット信号サンプリングのために実行される。
【００８５】
ｔ３時点の後に、活性化された第２制御信号Ｔ１２に応答して、第２スイッチ６２４が、第２キャパシタ６４０に保存されるリセット信号Ｖｒｅｓをサンプリングするために閉じられる。ランプ信号ＲＡＭＰは、第４スイッチ６２８が第２キャパシタ６４０に保存された第２サンプルされたリセット信号を分離するために開放状態を維持するので、ｔ３時点で下降ランプし続ける。
【００８６】
したがって、第２キャパシタ６４０は、ｔ３時点からｔ４時点までの間にサンプルされたリセット信号Ｖｒｅｓの第２サンプリングをあらかじめ保存する。そのような時間の間、ランプ信号ＲＡＭＰと第１キャパシタＣ１に保存されたリセット信号との第１サンプリングは比較され続けうる。
【００８７】
しかし、第３スイッチ６２６は、活性化された第４制御信号Ｔ１４に応答して第４スイッチ６２８が第２キャパシタ６４０から比較器４３２の負（−）の入力端子に第２サンプルされたリセット信号Ｖｒｅｓを伝達するように閉じられるｔ４時点より前に開放される。したがって、図６のＣＤＳ／ＡＤＣ装置６００のリセット信号のＮ個のサンプリングのための時間は、図４のＣＤＳ／ＡＤＣ装置４００のＮ個のサンプリングのための時間より短い。
【００８８】
同様に、このようなオーバーラップは、イメージ信号の第１サンプリングのＣＤＳとＡＤＣをするイメージ信号の第２サンプリングの間で許容される。したがって、図６のＣＤＳ／ＡＤＣ装置６００では、イメージ信号のＮ個のサンプリングのための時間が図４のＣＤＳ／ＡＤＣ装置４００のイメージ信号のＮ個のサンプリングの時間より短い。
【００８９】
本発明は、図面に図示された一実施形態を参考にして説明されたが、これは例示的なものに過ぎず、当業者ならば、これより多様な変形及び均等な他実施形態が可能であるという点を理解できるであろう。したがって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想によって決まるべきである。
【産業上の利用可能性】
【００９０】
本発明は、ＣＤＳ及びＡＤＣ装置に利用されうる。また、本発明は、イメージセンサに利用されうる。
【図面の簡単な説明】
【００９１】
【図１】従来のＣＭＯＳイメージセンサのブロック図である。
【図２】従来技術による図１に図示されたＡＤＣブロックのブロック図である。
【図３】従来技術による図２に図示されたＡＤＣブロックの動作の間の複数の信号のタイミング図である。
【図４】本発明の一実施形態によるＣＤＳ及びＡＤＣ装置のブロック図である。
【図５】本発明の一実施形態による図４に図示されたＣＤＳ及びＡＤＣ装置の動作の間の複数の信号のタイミング図である。
【図６】本発明の他の一実施形態よるマルチプルサンプリングキャパシタを有するＣＤＳ及びＡＤＣ装置のブロック図である。
【図７】本発明の一実施形態による図６に図示されたＣＤＳ及びＡＤＣ装置の動作の間の複数の信号のタイミング図である。
【図８】本発明の一実施形態による図４または図６に図示されたＣＤＳ及びＡＤＣ装置を含むイメージセンサーのブロック図である。
【図９】本発明の一実施形態による図４または図６に図示されたＣＤＳ及びＡＤＣ装置によって処理された複数のピクセル信号を発生させる選択された行の単位ピクセルに対するブロック図である。
【図１０】本発明の一実施形態による図４または図６に図示されたＣＤＳ及びＡＤＣ装置のための付加的な複数の構成要素のブロック図である。
【図１１】従来技術による図２に図示されたＣＤＳ及びＡＤＣ装置における水平スキャン時間の間のリセット信号とイメージ信号とに対する一回のサンプリング動作の間の複数の信号のタイミング図である。
【図１２】本発明の一実施形態による図４または図６に図示されたＣＤＳ及びＡＤＣ装置における水平スキャン周期の間のリセット信号とイメージ信号とに対するマルチプルサンプリング動作の間の複数の信号のタイミング図である。
【図１３】本発明の一実施形態による図４または図６に図示されたＣＤＳ及びＡＤＣ装置における水平スキャン周期の間のリセット信号とイメージ信号とに対するマルチプルサンプリング動作の間の複数の段階のフローチャートである。
【符号の説明】
【００９２】
４００：ＣＤＳ／ＡＤＣ装置
４１０：ＣＤＳユニット
４４０：位相シフタ
４５０：コード発生器
４６０：データバス
【図１】
2008067357.tif 000005
【図２】
2008067357.tif 000006
【図３】
2008067357.tif 000007
【図４】
2008067357.tif 000008
【図５】
2008067357.tif 000009
【図６】
2008067357.tif 000010
【図７】
2008067357.tif 000011
【図８】
2008067357.tif 000012
【図９】
2008067357.tif 000013
【図１０】
2008067357.tif 000014
【図１１】
2008067357.tif 000015
【図１２】
2008067357.tif 000016
【図１３】
2008067357.tif 000017