(57)【要約】【課題】初期抵抗値などの素子の特性に影響を与えるような抵抗変化層の変質が抑制され、上記特性の変動が従来よりも少ない抵抗変化素子を提供する。【解決手段】基板と基板上に配置された多層構造体とを含み、多層構造体は、下部電極および上部電極と、下部電極と上部電極との間に配置された抵抗変化層とを含み、下部電極と上部電極との間の電気抵抗値が異なる２以上の状態が存在し、下部電極と上部電極との間に駆動電圧または電流を印加することにより、上記２以上の状態から選ばれる１つの状態から他の状態へと変化する抵抗変化素子であって、多層構造体は、抵抗変化層と接するように当該層を狭持する、導電性を有する第１および第２の酸素バリア膜をさらに含み、抵抗変化層は、側面近傍に変質部を有し、かつ、多層構造体の積層方向から見た面積が下部電極よりも大きく、上記方向から見て、変質部が下部電極と重複しない素子とする。【選択図】図２
2008244397.tif 000002
【特許請求の範囲】
【請求項１】
基板と、前記基板上に配置された多層構造体とを含み、
前記多層構造体は、下部電極および上部電極と、前記下部電極と前記上部電極との間に配置された抵抗変化層と、を含み、
前記下部電極と前記上部電極との間の電気抵抗値が異なる２以上の状態が存在し、
前記下部電極と前記上部電極との間に駆動電圧または電流を印加することにより、前記２以上の状態から選ばれる１つの状態から他の状態へと変化する抵抗変化素子であって、
前記多層構造体は、前記抵抗変化層と接するように当該層を狭持する、導電性を有する第１および第２の酸素バリア膜をさらに含み、
前記抵抗変化層は、側面近傍に変質部を有し、かつ、前記多層構造体の積層方向から見た面積が前記下部電極よりも大きく、
前記方向から見て、前記変質部が前記下部電極と重複しない抵抗変化素子。
【請求項２】
前記変質部は、前記抵抗変化層における前記変質部以外の部分とは酸化の状態が異なる請求項１に記載の抵抗変化素子。
【請求項３】
前記抵抗変化層と接するように配置された絶縁膜をさらに含み、
前記絶縁膜が、酸化雰囲気下で形成される膜である請求項１に記載の抵抗変化素子。
【請求項４】
前記絶縁膜が、ＴＥＯＳ（テトラエチルオルトシリケート）の酸化により形成したＳｉＯ2膜である請求項３に記載の抵抗変化素子。
【請求項５】
前記方向から見て、前記下部電極および前記抵抗変化層の形状が相似形である請求項１に記載の抵抗変化素子。
【請求項６】
前記形状が円形または正多角形である請求項５に記載の抵抗変化素子。
【請求項７】
前記形状が正多角形であり、
前記方向から見て、前記下部電極の中心と頂点とを結ぶ直線上に、前記抵抗変化層の頂点が位置する請求項５に記載の抵抗変化素子。
【請求項８】
前記方向から見て、前記抵抗変化層、ならびに、前記第１および第２の酸素バリア膜の形状がほぼ同一である請求項１に記載の抵抗変化素子。
【請求項９】
前記方向から見て、前記変質部が前記上部電極と重複しない請求項１に記載の抵抗変化素子。
【請求項１０】
前記第１および第２の酸素バリア膜が、窒化物からなる請求項１に記載の抵抗変化素子の製造方法。
【請求項１１】
前記窒化物がＴｉＡｌＮである請求項１０に記載の抵抗変化素子。
【請求項１２】
請求項１〜１１のいずれかに記載の抵抗変化素子をメモリ素子として備える抵抗変化型メモリ。
【請求項１３】
請求項３に記載の抵抗変化素子の製造方法であって、
（Ｉ）基板上に、下部電極を形成する工程と、
（II）前記下部電極上に、導電性を有する第１の酸素バリア膜と、抵抗変化層と、導電性を有する第２の酸素バリア膜とを互いに接するように順に形成する工程と、
（III）前記第２の酸素バリア膜上に、上部電極を形成する工程と、
（IV）前記抵抗変化層と接するように、酸化雰囲気下において絶縁膜を形成する工程と、を含み、
前記工程（II）において、
前記抵抗変化層における、前記工程（IV）の酸化雰囲気により変質する側面近傍の部分が、前記下部電極、前記第１および第２の酸素バリア膜、前記抵抗変化層ならびに前記上部電極を含む多層構造体の積層方向から見て前記下部電極と重複しないように、前記方向から見た面積が前記下部電極よりも大きい前記抵抗変化層を形成する、抵抗変化素子の製造方法。
【請求項１４】
前記工程（IV）において、
前記絶縁膜として、ＴＥＯＳ（テトラエチルオルトシリケート）を酸化してＳｉＯ2膜を形成する請求項１３に記載の抵抗変化素子の製造方法。
【請求項１５】
前記工程（II）において、前記方向から見た形状が前記下部電極と相似形である前記抵抗変化層を形成する請求項１３に記載の抵抗変化素子の製造方法。
【請求項１６】
前記形状が円形または正多角形である請求項１５に記載の抵抗変化素子の製造方法。
【請求項１７】
前記形状が正多角形であり、
前記方向から見て、前記下部電極の中心と頂点とを結ぶ直線上に前記抵抗変化層の頂点が位置するように、前記抵抗変化層を形成する請求項１５に記載の抵抗変化素子の製造方法。
【請求項１８】
前記工程（II）において、前記方向から見て互いにほぼ等しい形状の前記第１および第２の酸素バリア膜、ならびに、前記抵抗変化層を形成する請求項１３に記載の抵抗変化素子の製造方法。
【請求項１９】
前記工程（III）において、
前記抵抗変化層における前記側面近傍の部分が、前記方向から見て前記上部電極と重複しないように、前記上部電極を形成する請求項１３に記載の抵抗変化素子の製造方法。
【請求項２０】
前記工程（II）において、窒化物からなる前記第１および第２の酸素バリア膜を形成する請求項１３に記載の抵抗変化素子の製造方法。
【請求項２１】
前記窒化物が、ＴｉＡｌＮである請求項２０に記載の抵抗変化素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、駆動電圧または駆動電流の印加により電気抵抗値が変化する抵抗変化素子とその製造方法、ならびに当該素子をメモリ素子として備える抵抗変化型メモリに関する。
【背景技術】
【０００２】
メモリ素子は、情報化社会を支える重要な基幹電子部品として、幅広い分野に用いられている。近年、情報携帯端末の普及に伴い、メモリ素子の微細化の要求が高まっており、不揮発性メモリ素子においても例外ではない。しかし、素子の微細化がナノメーターの領域に及ぶにつれ、従来の電荷蓄積型のメモリ素子（代表的にはＤＲＡＭ：Dynamic Random Access Memory）では、情報単位（ビット）あたりの電荷容量Ｃの低下が問題となりつつあり、この問題を回避するために様々な改善等がなされているものの、将来的な技術的限界が懸念されている。
【０００３】
微細化の影響を受けにくいメモリ素子として、電荷容量Ｃではなく、電気抵抗値Ｒの変化により情報を記録する不揮発性メモリ素子（抵抗変化型メモリ素子）が注目されており、このような抵抗変化型メモリ素子として、駆動電圧または電流の印加により電気抵抗値Ｒが変化する抵抗変化素子の開発が進められている。
【０００４】
抵抗変化素子は、通常、下部電極および上部電極と、上記双方の電極により狭持された抵抗変化層とを含む多層構造体により構成され（例えば、特許文献１、２を参照）、上記双方の電極を介する抵抗変化層への駆動電圧（電流）の印加、および、上記双方の電極を介する抵抗変化層の上記状態の検知により機能する。また、一般的な抵抗変化素子では、上記多層構造体と接するように絶縁膜が配置されており、この絶縁膜の配置によって、例えば、２以上の抵抗変化素子を配列して抵抗変化型のメモリを構築する際に、隣り合う素子間の電気的な絶縁を確保できる。
【０００５】
絶縁膜としては、ＴＥＯＳ（テトラエチルオルトシリケート）およびオゾンから形成されるＳｉＯ2膜（オゾンＴＥＯＳ成長により形成したＴＥＯＳ膜）のような酸化物からなる膜が広く用いられている。ＴＥＯＳ膜の形成雰囲気は、オゾンを用いることからも明らかなように強い酸化雰囲気であり、その他の酸化物からなる膜においても、その形成雰囲気が酸化雰囲気であることが多い。
【特許文献１】特開２００６−０８０２５９号公報
【特許文献２】米国特許出願公開第２００４／０１５９８２８号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００６】
特許文献１、２にも示されているように、従来の抵抗変化素子は、素子を構成する各層の積層方向から見て電極が抵抗変化層を覆う構造、即ち、当該方向から見た抵抗変化層の面積が電極の面積以下である構造、を有する。これは、素子の微細化を最大限に図るとともに、素子の特性を最大限発揮させるために抵抗変化層全体を利用することが一般的であるためである。
【０００７】
また、抵抗変化素子の製造時において、絶縁膜は、一般に、基板上に上記多層構造体を形成した後に、当該多層構造体と接するように、場合によっては上記多層構造体を覆うように、形成される。
【０００８】
しかし、上記従来の構造を有する抵抗変化素子では、絶縁膜の形成時に、当該膜の形成雰囲気に含まれる酸素が拡散して抵抗変化層が変質し、初期抵抗値など、素子の特性が変動することがある。素子の初期抵抗値が変動した場合、例えば、設計通りの特性を有する抵抗変化型メモリの構築が困難となる。
【０００９】
また、絶縁膜の形成時に限らず、抵抗変化素子の製造プロセス上、抵抗変化層の変質が避けられないことがある。
【００１０】
そこで本発明は、このような、初期抵抗値などの素子の特性に影響を与えるような抵抗変化層の変質が抑制され、上記特性の変動が従来よりも少ない抵抗変化素子を提供することを第１の目的とする。
【００１１】
本発明は、また、抵抗変化層と接するように絶縁膜が配置された抵抗変化素子の製造方法であって、当該絶縁膜の形成時に、初期抵抗値などの素子の特性に影響を与えるような抵抗変化層の変質を抑制できる製造方法の提供を第２の目的とする。
【課題を解決するための手段】
【００１２】
本発明の抵抗変化素子は、基板と、前記基板上に配置された多層構造体とを含み、前記多層構造体は、下部電極および上部電極と、前記下部電極と前記上部電極との間に配置された抵抗変化層とを含む。本発明の素子では、前記下部電極と前記上部電極との間の電気抵抗値が異なる２以上の状態が存在し、前記下部電極と前記上部電極との間に駆動電圧または電流を印加することにより、前記２以上の状態から選ばれる１つの状態から他の状態へと変化する。前記多層構造体は、前記抵抗変化層を当該層と接するように狭持する、導電性を有する第１および第２の酸素バリア膜をさらに含む。前記抵抗変化層は、側面近傍に変質部を有し、かつ、前記多層構造体の積層方向から見た面積が前記下部電極よりも大きい。本発明の素子では、前記方向から見て、前記変質部が前記下部電極と重複しない。
【００１３】
本発明の抵抗変化型メモリは、上記本発明の抵抗変化素子をメモリ素子として備える。
【００１４】
本発明の抵抗変化素子の製造方法は、前記抵抗変化層と接するように配置された絶縁膜をさらに含み、前記絶縁膜が酸化雰囲気下で形成される膜である上記本発明の抵抗変化素子の製造方法であって、（Ｉ）基板上に、下部電極を形成する工程と、（II）前記下部電極上に、導電性を有する第１の酸素バリア膜と、抵抗変化層と、導電性を有する第２の酸素バリア膜とを互いに接するように順に形成する工程と、（III）前記第２の酸素バリア膜上に、上部電極を形成する工程と、（IV）前記抵抗変化層と接するように、酸化雰囲気下において絶縁膜を形成する工程とを含む。本発明の製造方法では、前記工程（II）において、前記抵抗変化層における、前記工程（IV）の酸化雰囲気により変質する側面近傍の部分が、前記下部電極、前記第１および第２の酸素バリア膜、前記抵抗変化層ならびに前記上部電極を含む多層構造体の積層方向から見て前記下部電極と重複しないように、前記方向から見た面積が前記下部電極よりも大きい前記抵抗変化層を形成する。
【発明の効果】
【００１５】
本発明の素子では、抵抗変化層と接するように当該層を狭持する第１および第２の酸素バリア膜が配置されている。第１および第２の酸素バリア膜により、素子の形成時における抵抗変化層の主面からの変質を抑制できる。即ち、双方の上記電極との界面における抵抗変化層の変質が抑制された素子とすることができる。本発明の素子では、また、多層構造体の積層方向から見た抵抗変化層の面積が下部電極の面積よりも大きく、抵抗変化層の側面近傍に位置する変質部が、上記方向から見て下部電極と重複していない。変質部では、抵抗変化層におけるその他の部分と比べて、抵抗変化が不安定になる、あるいは、抵抗値が増大するなど、特性の劣化が生じていると考えられるが、このような部分が下部電極と重複しないようにすることで、上記第１および第２の酸素バリア膜の配置と合わせて、初期抵抗値などの特性の変動が従来よりも少ない抵抗変化素子とすることができる。
【００１６】
本発明の製造方法によれば、抵抗変化層と接するように当該層を狭持する第１および第２の酸素バリア膜を配置することにより、絶縁膜を形成する際の酸化雰囲気による、典型的には、絶縁膜の形成雰囲気に含まれる酸素による、抵抗変化層の主面からの変質を抑制できる。即ち、第１および第２の酸素バリア膜の配置により、双方の上記電極との界面における抵抗変化層の変質を抑制できる。また、絶縁膜の形成時に、当該膜の形成雰囲気によって、抵抗変化層における側面近傍の部分の変質が生じるが、本発明の製造方法によれば、この変質する部分（変質部）が多層構造体の積層方向から見て下部電極と重複しないように、下部電極よりも面積が大きい抵抗変化層を形成することにより、上記第１および第２の酸素バリア膜を配置する効果と併せて、初期抵抗値など素子の特性に影響を与えるような抵抗変化層の変質を抑制できる。
【発明を実施するための最良の形態】
【００１７】
以下、図面を参照しながら、本発明の実施の形態について説明する。以下の説明において、同一の部材に同一の符号を付して、重複する説明を省略する場合がある。
【００１８】
図１Ａ〜図１Ｄに本発明の製造方法の一例を示す。
【００１９】
最初に、図１Ａに示すように、基板１１上に下部電極２を形成する（工程（Ｉ））。形成する下部電極２の形状は特に限定されないが、典型的にはドット状である。図１Ａに示す例では、基板１１上、下部電極２の側面に、下部電極２の上面を含む平坦な面が形成されるように層間絶縁膜２１が形成されているが、このような下部電極２および層間絶縁膜２１は、後述する薄膜形成プロセスおよび微細加工プロセスを用いて形成できる。
【００２０】
次に、図１Ｂに示すように、下部電極２および層間絶縁膜２１上に、第１の酸素バリア膜１２ａと、抵抗変化層３と、第２の酸素バリア膜１２ｂとを、互いに接するように順に形成する（工程（II））。第１および第２の酸素バリア膜１２ａ、１２ｂは、導電性を有する。
【００２１】
工程（II）では、後の工程（IV）（図１Ｄ参照）における絶縁膜１３の形成時に、絶縁膜１３を形成する酸化雰囲気により変質する、抵抗変化層３の側面近傍の部分（変質部１４）が、下部電極２と重複しないように、面積が下部電極２よりも大きい抵抗変化層３を形成すればよい。なお、本明細書において、抵抗変化素子を構成する各層（膜）の形状および面積、ならびに、各層（膜）間の位置関係を述べるときは、特に記載が無い限り、基板１１上に形成した下部電極２、第１の酸素バリア膜１２ａ、抵抗変化層３、第２の酸素バリア膜１２ｂ、および上部電極４を含む多層構造体１５の積層方向から見た、形状および面積ならびに位置関係をいう。
【００２２】
次に、図１Ｃに示すように、第２の酸素バリア膜１２ｂ上に、上部電極４を形成する（工程（III））。工程（III）によって、基板１１上に、上記多層構造体１５が形成される。
【００２３】
次に、図１Ｄに示すように、抵抗変化層３と接するように（多層構造体１５と接するように）酸化雰囲気下において絶縁膜（層間絶縁膜）１３を形成して、抵抗変化層と接するように配置された絶縁膜をさらに含み、当該絶縁膜が、酸化雰囲気下で形成される膜である本発明の抵抗変化素子１を形成できる。
【００２４】
図１Ｄに示す素子１における下部電極２および抵抗変化層３のみを、その上面、即ち、多層構造体１５の積層方向、から見た平面図を図２に示す。図２に示すように、図１Ａ〜図１Ｄに示す製造方法によって得た素子１では、抵抗変化層３は、絶縁膜１３を形成する際の酸化雰囲気により変質した変質部１４をその周縁部に有し、抵抗変化層３の面積は下部電極２よりも大きく、変質部１４は下部電極２と重複しない。
【００２５】
変質部１４では、抵抗変化層３におけるその他の部分に比べて、抵抗変化が不安定になる、抵抗値が増大するなど、その抵抗変化特性が劣化していると考えられる。素子１では、このような変質部１４が、下部電極２に対して互いに重複しない位置関係にあるため、初期抵抗値などの特性の変動が従来よりも抑制された素子とすることができる。即ち、本発明の製造方法では、絶縁膜１３の形成時に、初期抵抗値など素子１の特性に影響を与えるような抵抗変化層３の変質を抑制できる。
【００２６】
工程（II）において形成する抵抗変化層３の形状は、上記の条件を満たす限り特に限定されないが、例えば、工程（II）において、下部電極２の形状と相似形である抵抗変化層３を形成してもよい。例えば、図１Ａ〜図１Ｄに示す例では、形状が正方形である下部電極２および抵抗変化層３を形成している。このように抵抗変化層３を形成することで、抵抗変化層３の面積を過度に大きくさせることなく、上記条件を満たすことができる他、素子１の特性に影響を与えるような抵抗変化層３の変質をより抑制できる。
【００２７】
また、この場合、下部電極２に対して互いの中心がほぼ一致するように抵抗変化層３を形成してもよい。なお、下部電極２、抵抗変化層３および上部電極４の「中心」とは、多層構造体１５の積層方向から見た各層の形状を考えたときに、その幾何学的な中心であればよい。
【００２８】
本発明の製造方法では、工程（Ｉ）において形成する下部電極２、および、工程（II）において形成する抵抗変化層３の形状が、円形または正多角形であってもよい。この場合、抵抗変化層３の面積を過度に大きくさせることなく、上記条件を満たすことができる他、素子１の特性に影響を与えるような抵抗変化層３の変質をより抑制できる。
【００２９】
具体的には、例えば、下部電極２の形状が円形である場合、工程（II）において、円形である抵抗変化層３を、互いの中心がほぼ一致するように形成してもよい。
【００３０】
また例えば、下部電極２の形状が正多角形である場合、工程（II）において、当該多角形と相似形の正多角形である抵抗変化層３を、下部電極の中心と頂点とを結ぶ直線上に自らの頂点が位置するように、抵抗変化層３を形成してもよい。このとき、抵抗変化層３を、その中心と下部電極２の中心とがほぼ一致するように形成してもよい。
【００３１】
正多角形としては、例えば、各層の形成の容易さと上記効果とのバランスの観点から、正方形、正五角形、正六角形、正八角形、正二十四角形などであればよい。
【００３２】
図３に、本発明の素子１として正六角形の下部電極２および抵抗変化層３を形成した場合における両層を、素子１の上面から見た平面図を示す。また、同様に、正八角形の下部電極２および抵抗変化層３を形成した場合における両層を図４に、円形の下部電極２および抵抗変化層３を形成した場合における両層を図５に、それぞれ示す。図３〜５に示すように、それぞれの素子１においても、抵抗変化層３は変質部１４をその周縁部に有し、抵抗変化層３の面積は下部電極２よりも大きく、変質部１４は下部電極２と重複しない。なお、図２〜図５に示す例では、全て、ドット状の下部電極２および抵抗変化層３を形成している。
【００３３】
工程（Ｉ）、（II）において形成する下部電極２および抵抗変化層３の形状によっても異なるが、後述の実施例に示すように、工程（II）において、面積が下部電極２の面積の２．６倍以上である抵抗変化層３を形成してもよい。この場合、素子１の特性に影響を与えるような抵抗変化層３の変質をより抑制できる。
【００３４】
工程（II）において、図６に示すように、ドット状の下部電極２および帯状の抵抗変化層３を形成する場合、後述の実施例に示すように、幅が、下部電極２における当該幅方向の長さの１．６倍以上である抵抗変化層３を形成してもよい。この場合、素子１の特性に影響を与えるような抵抗変化層３の変質をより抑制できる。なお、このとき、抵抗変化層３の伸長方向の中心線が下部電極２の中心に位置するように抵抗変化層３を形成することが好ましい。また、下部電極２が図６に示すように正方形であれば、抵抗変化層３の側面と、下部電極２の一辺とがほぼ平行になるように抵抗変化層３を形成することが好ましい。
【００３５】
本発明の製造方法では、図１Ｂに示すように、工程（II）において、互いにほぼ等しい形状の第１および第２のバリア膜１２ａ、１２ｂ、ならびに、抵抗変化層３を形成してもよい。この場合、絶縁膜の形成雰囲気に含まれる酸素による、抵抗変化層３の主面からの変質をより抑制でき、素子１の特性に影響を与えるような抵抗変化層３の変質をより抑制できる。
【００３６】
本発明の製造方法では、工程（III）において形成する上部電極４の形状は特に限定されず、例えば、ドット状であっても帯状であってもよいが、工程（III）において、工程（II）で形成した抵抗変化層３の形状を考慮して上部電極４を形成することにより、素子１の特性に影響を与えるような抵抗変化層３の変質をさらに抑制できる。
【００３７】
例えば、工程（III）において、抵抗変化層３における上記側面近傍の部分（変質部１４）が、上部電極４と重複しないように、上部電極４を形成してもよい。
【００３８】
また例えば、工程（III）において、下部電極２と相似形である上部電極４を形成してもよい。このとき、下部電極２とほぼ等しい形状を有する上部電極４を形成してもよく、また、下部電極２に対して互いの中心がほぼ一致するように上部電極４を形成することが好ましい。
【００３９】
また例えば、工程（III）において、円形または正多角形である上部電極４を形成してもよい。このとき、工程（Ｉ）において形成する下部電極２、および、工程（II）において形成する抵抗変化層３の形状も、円形または正多角形であることが好ましく、下部電極２、抵抗変化層３および上部電極４が、互いに相似形であることがより好ましい。
【００４０】
本発明の製造方法では、工程（IV）において形成する絶縁膜１３の形状は、抵抗変化層３と接する形状である限り、特に限定されず、例えば、多層構造体１５を覆う形状であってもよい。
【００４１】
絶縁膜１３を形成する雰囲気は酸化雰囲気であるが、当該雰囲気は、例えば、酸素（本明細書における「酸素」は、原子、分子、イオン、ラジカルなどの各状態を含み、分子にはオゾンが含まれる）を含む雰囲気である。
【００４２】
工程（IV）では、絶縁膜として、例えば、ＴＥＯＳ（テトラエチルオルトシリケート）を酸化してＳｉＯ2膜を形成してもよく、より具体的な例としては、ＴＥＯＳとオゾンとによりＳｉＯ2膜（ＴＥＯＳ膜）を形成してもよい。
【００４３】
本発明の製造方法では、上記各工程の間に任意の工程を含んでいてもよく、例えば、下部電極２と第１の酸素バリア膜１２ａとの間、あるいは、第２の酸素バリア膜１２ｂと上部電極４との間に、任意の工程により任意の層（膜）を形成してもよい。
【００４４】
素子１を構成する各層は、半導体の製造プロセスを応用し、一般的な薄膜形成プロセスおよび微細加工プロセスにより形成できる。例えば、パルスレーザーデポジション（ＰＬＤ）、イオンビームデポジション（ＩＢＤ）、クラスターイオンビーム、およびＲＦ、ＤＣ、電子サイクロトン共鳴（ＥＣＲ）、ヘリコン、誘導結合プラズマ（ＩＣＰ）、対向ターゲットなどの各種スパッタリング法、分子線エピタキシャル法（ＭＢＥ）などの蒸着法、イオンプレーティング法などを用いればよい。これらＰＶＤ（Physical Vapor Deposition）法の他に、ＣＶＤ（Chemical Vapor Deposition）法、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法、メッキ法、ＭＯＤ（Metal Organic Decomposition）法、あるいは、ゾルゲル法などを用いてもよい。
【００４５】
各層の微細加工には、例えば、半導体製造プロセスや磁性デバイス（例えば、ＧＭＲあるいはＴＭＲなどの磁気抵抗素子）製造プロセスに用いられるイオンミリング、ＲＩＥ（Reactive Ion Etching）、ＦＩＢ（Focused Ion Beam）などの物理的あるいは化学的エッチング法、および、微細パターン形成のためのステッパー、ＥＢ（Electron Beam）法などを用いたフォトリソグラフィー技術を組み合わせて用いればよい。また、各層の表面の平坦化には、例えば、ＣＭＰ（Chemical Mechanical Polishing）、クラスター−イオンビームエッチングなどを用いればよい。
【００４６】
基板１１は、例えばシリコン（Ｓｉ）基板であればよく、この場合、基板１１における下部電極２に接する表面が酸化されていてもよい。即ち、基板１１の表面に酸化膜が形成されていてもよい。また、基板１１がＳｉ基板である場合、本発明の製造方法により形成した抵抗変化素子１と他の半導体素子との組み合わせが容易となる。なお、ここでいう「基板」には、トランジスタやコンタクトプラグ（以下、単に「プラグ」ともいう）などを形成した加工済みの基体も含まれる。
【００４７】
下部電極２および上部電極４は、基本的に導電性を有していればよく、例えば、Ａｕ（金）、Ｐｔ（白金）、Ｒｕ（ルテニウム）、Ｉｒ（イリジウム）、Ｔｉ（チタン）、Ａｌ（アルミニウム）、Ｃｕ（銅）、Ｔａ（タンタル）、Ｆｅ(鉄)、Ｒｈ（ロジウム）、イリジウム−タンタル合金（Ｉｒ−Ｔａ）、スズ添加インジウム酸化物（ＩＴＯ）など、あるいは、これらの合金、酸化物、窒化物、弗化物、炭化物、硼化物などからなればよい。
【００４８】
抵抗変化層３の材料は、電気抵抗値が異なる２以上の状態、典型的には高抵抗状態および低抵抗状態の２つの状態を有し、下部電極２および上部電極４を介した駆動電圧または電流の印加により、上記２以上の状態から選ばれる１つの状態から他の状態へと変化できる材料である限り、特に限定されない。このような材料（抵抗変化材料）としては、例えば、（Ｐｒ，Ｃａ）ＭｎＯxなどのペロブスカイト化合物、あるいは、Ｆｅ2Ｏ3、Ｆｅ3Ｏ4、ＮｉＯなどの遷移金属酸化物が挙げられる。
【００４９】
変質部１４は、絶縁膜１３の形成時に抵抗変化層３の側面近傍に形成される、抵抗変化層３の部分であり、通常、抵抗変化層３における変質部１４以外の部分とは酸化の状態が異なっている（典型的には、より酸化された状態にある）。抵抗変化層３がドット状である場合、変質部１４は、典型的にはその周縁部に形成される。
【００５０】
第１および第２の酸素バリア膜１２ａ、１２ｂの材料は、導電性を有するとともに、例えば、緻密な結晶構造を有する、あるいは、酸素に対して活性で容易に酸化被膜を形成し得る、などの理由から、酸素の拡散を阻害できる限り、特に限定されない。このような材料としては、例えば、窒化物、より具体的な例としては、ＴｉＡｌＮ、ＴｉＮ、ＴａＮ、ＣｏＮ、ＣｕＮおよびＧａＮが挙げられる。
【００５１】
工程（II）において形成する第１および第２の酸素バリア膜１２ａ、１２ｂの厚さは、例えば、５０ｎｍ〜１００ｎｍ程度の範囲であればよい。
【００５２】
絶縁膜１３は、酸化雰囲気下において形成される膜である限り、特に限定されない。例えば、ＴＥＯＳ（テトラエチルオルトシリケート）を酸化して形成したＳｉＯ2膜、より具体的には例えば、ＴＥＯＳおよびオゾンから形成したＳｉＯ2膜（オゾンＴＥＯＳ成長により形成したＴＥＯＳ膜）であってもよい。ＴＥＯＳ膜の形成雰囲気は、オゾンを含む酸化雰囲気である。
【００５３】
抵抗変化層と接するように配置された絶縁膜をさらに含み、当該膜が酸化雰囲気下で形成される膜である本発明の素子は、例えば、上述した本発明の製造方法により形成でき、この場合、変質部は、抵抗変化層における、絶縁膜形成時の酸化雰囲気により変質した部分である。しかし、変質部は、必ずしも絶縁膜形成時の酸化雰囲気により変質した部分でなくてもよく、例えば、変質部が、抵抗変化層における、素子の製造プロセスの任意の時点で変質した部分である場合にも、初期抵抗値などの特性の変動が従来よりも少ないという、上述した効果を得ることができる。即ち、このような変質部と下部電極との位置関係、および、第１および第２の酸素バリア膜の配置に着目すると、本発明の抵抗変化素子は以下のようにいえる；多層構造体は、抵抗変化層と接するように当該層を狭持する、導電性を有する第１および第２の酸素バリア膜をさらに含む；抵抗変化層はその側面近傍に変質部を有する；多層構造体の積層方向から見た抵抗変化層の面積は下部電極の面積よりも大きい；上記方向から見て、変質部は下部電極と重複していない。
【００５４】
本発明の素子では、変質部は、抵抗変化層における変質部以外の部分に比べて、抵抗変化が不安定になる、抵抗値が増大するなど、その抵抗変化特性が劣化しており、典型的には、抵抗変化層における変質部以外の部分とは酸化の状態が異なる。
【００５５】
本発明の素子を構成する各層の材料、面積および形状、ならびに、各層間の位置関係などは、本発明の製造方法において説明した素子１の各層と同様であればよい。
【００５６】
例えば、本発明の素子は、抵抗変化層と接するように配置された絶縁膜をさらに含み、当該絶縁膜が、酸化雰囲気下で形成される膜であってもよい。
【００５７】
このような膜としては、例えば、ＴＥＯＳの酸化により形成したＳｉＯ2膜、より具体的な例としては、ＴＥＯＳおよびオゾンから形成したＳｉＯ2膜が挙げられる。
【００５８】
また例えば、本発明の素子では、下部電極、第１および第２の酸素バリア膜、抵抗変化層、ならびに、上部電極を含む多層構造体の積層方向から見て、下部電極および抵抗変化層の形状が相似形であってもよい。当該形状は、例えば、円形または正多角形であってもよく、この場合、抵抗変化層の面積が過度に大きくなることなく、上記条件を満たすことができ、また、特性の変動がより少ない素子とすることができる。
【００５９】
下部電極および抵抗変化層の形状が円形である場合、互いの中心がほぼ一致するように配置されていてもよい。
【００６０】
下部電極および抵抗変化層の形状が正多角形である場合、下部電極の中心と頂点とを結ぶ直線上に抵抗変化層の頂点が位置するように、下部電極および抵抗変化層が配置されていてもよい。
【００６１】
本発明の素子では、下部電極および抵抗変化層の形状によっても異なるが、抵抗変化層の面積が下部電極の面積の２．６倍以上であってもよく、この場合、特性の変動がより少ない素子とすることができる。
【００６２】
本発明の素子では、下部電極がドット状であり、抵抗変化層が帯状である場合、抵抗変化層の幅が、下部電極における当該幅方向の長さの１．６倍以上であってもよい。この場合、特性の変動がより少ない素子とすることができる。なお、下部電極がドット状であり、抵抗変化層が帯状である場合、抵抗変化層の伸長方向の中心線が下部電極の中心に位置していることが好ましい。例えば、下部電極が図６に示すように正方形であれば、抵抗変化層の側面と、下部電極の一辺とがほぼ平行であることが好ましい。
【００６３】
本発明の素子では、抵抗変化層、ならびに、第１および第２の酸素バリア膜の形状がほぼ同一であってもよい。
【００６４】
本発明の素子では、上記積層方向から見て、変質部が上部電極と重複していなくてもよい。この場合、特性の変動がさらに少ない素子とすることができる。
【００６５】
以下、実施例を含め、本発明の抵抗変化素子の一例として、本発明の製造方法により形成した素子１を例として用いながら説明する。
【００６６】
駆動電圧または電流は、下部電極２および上部電極４を介して素子１に印加すればよい。駆動電圧または電流の印加により、素子１における上記状態が、例えば、高抵抗状態から低抵抗状態へと変化するが、変化後の状態は、素子１に駆動電圧または電流が再び印加されるまで保持される。素子１の上記状態は、駆動電圧または電流を素子１に印加することにより、再び変化させる（例えば、低抵抗状態から高抵抗状態へ）ことができる。
【００６７】
素子１に印加する駆動電圧または電流は、素子１が高抵抗状態にあるときと、低抵抗状態にあるときとの間で必ずしも同一でなくてもよく、その大きさ、印加方向などは、素子１の状態により異なっていてもよい。即ち、本明細書における「駆動電圧または電流」とは、素子１がある状態にあるときに、当該状態とは異なる他の状態へと変化できる「電圧または電流」であればよい。
【００６８】
このように素子１では、特定の電気抵抗値を示す素子の状態を、素子１に駆動電圧または電流を印加するまで保持できる。このため、素子１と、素子１における上記状態を検出する機構（即ち、素子１の電気抵抗値を検出する機構）とを組み合わせることにより、不揮発性の抵抗変化型メモリを構築できる。このような抵抗変化型メモリは、素子１における特性の変動が抑制されているため、その安定性に優れる。
【００６９】
また、２以上の素子１を用いることにより、２以上のメモリ素子が配列したメモリアレイの構築も可能となる。このメモリでは、素子１の上記各状態に対してビット、例えば、高抵抗状態に対して「０」を、低抵抗状態に対して「１」を割り当てればよい。素子１の上記状態の変化は少なくとも２回以上繰り返して行うことができるため、信頼性のある不揮発性ランダムアクセスメモリを得ることもできる。また、素子１の上記各状態に対して「ＯＮ」または「ＯＦＦ」を割り当てることにより、素子１をスイッチング素子へ応用することも可能である。
【００７０】
素子１に印加する駆動電圧または電流は、素子１の消費電力、ならびに、素子１を備えるメモリなどのデバイスの消費電力を低減できることから、パルス状であることが好ましく、特にパルス状の電圧を印加することが好ましい。
【００７１】
素子１の電気抵抗値の検出は、例えば、素子１に、当該素子における上記状態が変化しない程度の大きさの電圧（読出電圧）を印加し、その際、素子１に流れる電流値を検出して行えばよい。読出電圧は、素子１ならびに素子１を備えるデバイスの消費電力をより低減できることから、パルス状の電圧が好ましい。読出電圧の大きさは、素子１の構成によっても異なるが、通常、駆動電圧の大きさの１／４〜１／１０００程度である。
【００７２】
本発明の抵抗変化素子を、半導体素子、例えば、ダイオード、あるいは、ＭＯＳ電界効果トランジスタ（ＭＯＳ−ＦＥＴ）などのトランジスタなど、と組み合わせることにより、抵抗変化型メモリを構築できる。
【００７３】
例えば、図７に示すように、本発明の抵抗変化素子１を、非線形の電流電圧特性を有する選択素子３１（図７では一例としてダイオード）と直列接続してメモリ素子３２を形成し、２以上の当該メモリ素子３２をマトリクス状に配列することによっても、不揮発性かつランダムアクセス型の抵抗変化型メモリ（メモリアレイ）５１を構築できる。
【００７４】
メモリ５１では、２以上のビット線３３から選ばれる１つのビット線（Ｂn）と、２以上のワード線３４から選ばれる１つのワード線（Ｗn）とを選択することにより、座標（Ｂn、Ｗn）に位置するメモリ素子３２ａへの情報の記録と、メモリ素子３２ａからの情報の読出が可能となる。
【００７５】
選択素子３１は、ショットキー型、ダブルショットキー型、Ｐ−Ｎ接合型、Ｐ−Ｉ−Ｎ接合型、バリスター特性型のいずれの型の素子であってもよい。これらの素子は、いずれもその電圧電流特性が非線形であり、本発明の素子１と直列接続することにより、メモリアレイ５１中のメモリ素子３２の選択性を向上できる。
【００７６】
また例えば、図８に示すように、パストランジスタ４１を用い、２以上の素子１をマトリクス状に配列することによっても、不揮発性かつランダムアクセス型の抵抗変化型メモリ（メモリアレイ）５２を構築できる。メモリ５２では、ビット線３３は素子１の上部電極４に接続され、ワード線３４は素子１の下部電極２に接続されている。メモリ５２では、２以上のビット線３３から選ばれる１つのビット線（Ｂn）に接続されたパストランジスタ４１ａと、２以上のワード線３４から選ばれる１つのワード線（Ｗn）に接続されたパストランジスタ４１ｂとを選択的にＯＮ状態とすることによって、座標（Ｂn、Ｗn）に位置する抵抗変化素子１ａへの情報の記録、および、抵抗変化素子１ａからの情報の読出が可能となる。素子１ａの情報を読出すためには、例えば、素子１ａの電気抵抗値に対応する電圧である、図８に示す電圧Ｖを測定すればよい。
【００７７】
また、素子１の代わりに、図７に示すメモリ素子３２のような非線形の電流電圧特性を有するメモリ素子を用いた場合も、この構成により不揮発性かつランダムアクセス型のメモリアレイを構築できる。
【００７８】
なお、図８に示すメモリ５２には参照素子群４２が配置されている。参照素子群４２に接続されたビット線（Ｂ0）に対応するパストランジスタ４１ｃを選択的にＯＮ状態とし、図８に示す電圧ＶREFを測定することによって、素子１ａの出力と、参照素子群４２の出力との差分を検出できる。
【００７９】
また、図８に示すメモリ５２では、パストランジスタにより選択されなかった非選択の素子１を参照素子として利用することも可能である。この方法では、パストランジスタにより選択された素子１ａ周辺の素子の状態を検証しながら、参照素子を適宜設定する必要があるため、メモリアレイとしての動作がやや遅くなることがあるが、メモリアレイの構成をより簡便にできる。
【実施例】
【００８０】
以下、実施例により、本発明をより詳細に説明する。本発明は、以下に示す実施例に限定されない。
【００８１】
（実施例１）
実施例１では、図９〜図１３に示す方法により、素子１を備えるセルプレート型の抵抗変化型メモリを作製し、当該素子の初期抵抗値を評価した。評価したサンプルの作製方法を以下に示す。
【００８２】
最初に、図９に示すように、基板１１としてＳｉ基板を準備し、このＳｉ基板上に、公知の技術を用いて、ＭＯＳトランジスタ（ゲート電極のみ図示、ソース電極およびドレイン電極は図示を省略）と、隣り合う当該トランジスタを電気的に分離するための分離層６１とを形成した。具体的には、ＨＤＰ（高密度プラズマ）成長によるシリコン酸化膜からなる分離層６１、シリコン酸化膜からなるゲート酸化膜６２、および、ポリシリコンからなるゲート電極６３とした。次に、ゲート電極６３および基板１１の露出部分を覆うように、コバルトシリサイド層６４をセルフアラインで形成し、さらに全体を覆うように、オゾンＴＥＯＳ成長によるＢＰＳＧ（ホウ酸添加リン酸ケイ酸ガラス）膜からなる層間絶縁膜６５を形成した。次に、形成した層間絶縁膜６５の表面をＣＭＰにより平坦化した後、厚さ１５０ｎｍの窒化シリコン層６６を形成した（ここまで図９）。
【００８３】
なお、図９の（ａ）は、作製したサンプルにおけるビット線が伸長する方向の断面を模式的に示す断面図であり、（ｂ）は、作製したサンプルにおけるワード線が伸長する方向の断面を模式的に示す断面図である。以降の図１０〜１３、ならびに、実施例２における図１５〜１９の各図における（ａ）、（ｂ）についても同様である。
【００８４】
次に、図１０に示すように、窒化シリコン層６６および層間絶縁膜６５を貫通する、タングステンからなるプラグ６７を形成し、その表面をＣＭＰにより平坦化した。次に、窒化シリコン層６６およびプラグ６７の表面に、窒化チタンからなる密着層６８（厚さ２０ｎｍ）および下部電極２となるＰｔ膜（厚さ１００ｎｍ）を形成した後、密着層６８およびＰｔ膜を、各層の積層方向から見て一辺が１．０μｍの正方形となるように微細加工して、下部電極２を形成した。次に、全体を覆うように、オゾンＴＥＯＳ成長によるＳｉＯ2膜（ＴＥＯＳ膜）からなる層間絶縁膜２１を積層し、その表面を、下部電極２の表面が層間絶縁膜２１によって僅かに覆われた状態になるまでＣＭＰにより平坦化した後、ドライエッチングにより下部電極２を露出させた（ここまで図１０）。下部電極２の表面はＣＭＰのみにより露出させることも可能であった。なお、図１０（ｂ）に示すように、下部電極２の形成とは別に、上部電極４のＧＮＤコンタクト部となるドロップ電極６９を形成した。
【００８５】
次に、図１１に示すように、下部電極２、層間絶縁膜２１およびドロップ電極６９上に、ＴｉＡｌＮからなる第１の酸素バリア膜１２ａ（５０ｎｍ）、Ｆｅ3Ｏ4からなる抵抗変化層３（厚さ１５０ｎｍ）、およびＴｉＡｌＮからなる第２の酸素バリア膜１２ｂ（厚さ５０ｎｍ）を順に形成した後に、形成した各層における、ＧＮＤコンタクト部となるドロップ電極６９直上の部分をエッチングにより除去した。次に、全体を覆うように、Ｐｔからなる上部電極４（厚さ１００ｎｍ）を形成した（ここまで図１１）。なお、図１１（ｂ）に示すように、形成した上部電極４は、ＧＮＤコンタクト部７０において、ドロップ電極６９およびプラグ６７ａを介して基板１１における所定の領域と電気的に接続し、接地させた。
【００８６】
抵抗変化層３であるＦｅ3Ｏ4膜の形成は、Ｆｅ3Ｏ4をターゲットとして用いたマグネトロンスパッタリング法により、圧力０．１〜１０Ｐａ（典型的には２Ｐａ）のアルゴン−酸素混合雰囲気下（典型的には、アルゴン／酸素（分圧比）＝２５／１）にて、Ｓｉ基板の温度を２０〜４００℃（典型的には３００℃）、印加する電力をＲＦ１００Ｗとして行った。
【００８７】
下部電極２および上部電極４であるＰｔ膜の形成は、Ｐｔをターゲットとして用いたマグネトロンスパッタリング法により、圧力０．７Ｐａのアルゴン雰囲気下にて、Ｓｉ基板の温度を２７℃、印加する電力をＲＦ１００Ｗとして行った。
【００８８】
次に、図１２に示すように、第１の酸素バリア膜１２ａ、抵抗変化層３、第２の酸素バリア膜１２ｂおよび上部電極４を、ドライエッチング法により微細加工し、多層構造体１５（抵抗変化素子１）を形成した。微細加工は、各層の積層方法から見た、抵抗変化層３、ならびに、第１および第２の酸素バリア膜１２ａ、１２ｂの形状がワード線方向に伸長する帯状であり、その中心線が下部電極の中心と一致するとともに下部電極２の一辺と平行になるように、かつ、上記各層の形状が互いに同一となるように行った。また、抵抗変化層３の幅が、下部電極における当該幅方向の長さに比べて大きくなるように微細加工し、このとき、抵抗変化層３の幅を変化させることで、下部電極２の面積に対する抵抗変化層３の面積が異なるサンプルを７種類準備した。具体的には、各層の積層方向から見た、下部電極２の側面と抵抗変化層３の側面との距離（平面視した距離：以下、「離間距離」とする）を、０．１５μｍ、０．２μｍ、０．３μｍ、０．４μｍ、０．４３μｍ、０．５μｍ、および１．０μｍとした。これは、抵抗変化層３の幅が、下部電極２における当該幅方向の長さ（１．０μｍ）の１．３倍、１．４倍、１．６倍、１．８倍、１．８６倍、２倍および３倍に相当する。
【００８９】
次に、層間絶縁層２１、第１および第２の酸素バリア膜１２ａ、１２ｂ、抵抗変化層３および上部電極４を含む多層構造体１５の全体を覆うように、絶縁膜１３として、ＴＥＯＳ膜を形成した後に、当該絶縁膜の表面をＣＭＰにより平坦化した（ここまで図１２）。
【００９０】
次に、図１３に示すように、絶縁膜１３、層間絶縁膜２１、６５および窒化シリコン層６６に基板１１の所定の領域に到達する開口部を設けて、当該開口部にタングステンを堆積させ、堆積させたタングステンの表面をＣＭＰにより平坦化して、プラグ７１を形成した。次に、全体にＡｌ膜（厚さ５００ｎｍ）を堆積させた後、ドライエッチング法により微細加工して、プラグ７１と電気的に接続したビット線３３およびセルプレート線３５を形成した（ここまで図１３）。
【００９１】
次に、このように形成した７種類のサンプルに対し、その下部電極２と上部電極４との間の初期抵抗値を評価したところ、図１４に示す結果が得られた。なお、図１４では、上記倍率が３倍であるサンプルの初期抵抗値は、上記倍率が１．６倍以上である各サンプルの値とほぼ同一であるため、図示を省略する。
【００９２】
なお、初期抵抗値の評価は、一般的な測定パターンであるケルビンパターンを用いて、その４端子のうち２端子に１〜１０μＡの電流Ｉを印加し、残る２端子の電位差Ｖを測定して行った。なお、この方法において、初期抵抗値は（Ｖ／Ｉ）で示される値である。
【００９３】
図１４に示すように、帯状の抵抗変化層３の幅が、下部電極２における当該幅方向の長さに対して大きくなるに従って、下部電極２と上部電極４との間の初期抵抗値が小さくなる傾向を示し、その幅が下部電極２の上記長さの１．６倍以上で上記初期抵抗値はほぼ安定した。これは、素子１を形成した後の酸化性雰囲気における絶縁膜の形成により、抵抗変化層３の側面から酸素が拡散することで形成される変質部１４と、下部電極２との重複が、抵抗変化層３の幅が大きくなるに従って次第に解消されていき、その幅が下部電極２の上記長さの１．６倍以上になったときに、重複が無くなったためと考えられる。
【００９４】
（実施例２）
実施例１では、図１５〜図１９に示す方法により、素子１を備えるクロスポイント型の抵抗変化型メモリを作製し、当該素子の初期抵抗値を評価した。評価したサンプルの作製方法を、以下に示す。
【００９５】
最初に、図１５に示すように、基板１１としてＳｉ基板を準備し、このＳｉ基板上に、公知の技術を用いて、ＭＯＳトランジスタ（ゲート電極、ソース電極およびドレイン電極は図示を省略）と、隣り合う当該トランジスタを電気的に分離するための分離層６１とを形成した。具体的には、ＨＤＰ成長によるシリコン酸化膜からなる分離層６１とした。次に、基板１１の露出部分を覆うように、コバルトシリサイド層６４をセルフアラインで形成し、さらに全体を覆うように、オゾンＴＥＯＳ成長によるＢＰＳＧ膜からなる層間絶縁膜６５を形成した。次に、形成した層間絶縁膜６５の表面をＣＭＰにより平坦化した後、厚さ１５０ｎｍの窒化シリコン層６６を形成した（ここまで図１５）。
【００９６】
次に、図１６に示すように、窒化シリコン層６６および層間絶縁膜６５を貫通する、タングステンからなるプラグ６７を形成し、その表面をＣＭＰにより平坦化した。次に、窒化シリコン層６６およびプラグ６７の表面に、窒化チタンからなる密着層６８（厚さ２０ｎｍ）および下部電極２となるＰｔ膜（厚さ１００ｎｍ）を形成した後、密着層６８およびＰｔ膜を、各層の積層方向から見て一辺が１．０μｍの正方形となるように微細加工して、下部電極２を形成した。次に、全体を覆うように、ＴＥＯＳ膜からなる層間絶縁膜２１を積層し、その表面を、下部電極２の表面が層間絶縁膜２１によって僅かに覆われた状態になるまでＣＭＰにより平坦化した後、ドライエッチングにより下部電極２を露出させた（ここまで図１６）。下部電極２の表面はＣＭＰのみにより露出させることも可能であった。
【００９７】
次に、図１７に示すように、下部電極２および層間絶縁膜２１上に、ＴｉＡｌＮからなる第１の酸素バリア膜１２ａ（５０ｎｍ）、Ｆｅ3Ｏ4からなる抵抗変化層３（厚さ１５０ｎｍ）、ＴｉＡｌＮからなる第２の酸素バリア膜１２ｂ（厚さ５０ｎｍ）、および、Ｐｔからなる上部電極４（厚さ１００ｎｍ）を順に形成した（ここまで図１７）。
【００９８】
抵抗変化層３であるＦｅ3Ｏ4膜の形成、ならびに、下部電極２および上部電極４であるＰｔ膜の形成は、実施例１と同様に行った。
【００９９】
次に、図１８に示すように、第１の酸素バリア膜１２ａ、抵抗変化層３、第２の酸素バリア膜１２ｂおよび上部電極４を、ドライエッチング法により微細加工し、多層構造体１５（抵抗変化素子１）を形成した。微細加工は、各層の積層方法から見た抵抗変化層３、ならびに、第１および第２の酸素バリア膜１２ａ、１２ｂの形状が正方形であり、その中心が下部電極の中心と一致するとともに、各々の層の頂点が、下部電極２の中心と頂点とを結ぶ直線上に位置するように、かつ、上記各層の面積が互いに同一となるように行った。また、微細加工にあたっては、抵抗変化層３の面積が、下部電極２の面積に比べて大きくなるようにし、このとき、抵抗変化層３の面積が異なるサンプルを７種類準備した。具体的には、下部電極２の一辺と、当該辺に近接する抵抗変化層３の一辺との離間距離を、０．１５μｍ、０．２μｍ、０．３μｍ、０．４μｍ、０．４３μｍ、０．５μｍ、および１．０μｍとした。これは、抵抗変化層３の面積が下部電極２の面積の１．６９倍、１．９６倍、２．５６倍、３．２４倍、３．４６倍、４倍および９倍に相当する。
【０１００】
次に、層間絶縁層２１、第１および第２の酸素バリア膜１２ａ、１２ｂ、抵抗変化層３および上部電極４を含む多層構造体１５を覆うように、絶縁膜１３として、ＴＥＯＳ膜を形成した後に、当該絶縁膜の表面をＣＭＰにより平坦化した（ここまで図１８）。
【０１０１】
次に、図１９に示すように、絶縁膜１３、層間絶縁膜２１、６５および窒化シリコン層６６に基板１１の所定の領域に到達する開口部を設けて、当該開口部にタングステンを堆積させ、堆積させたタングステンの表面をＣＭＰにより平坦化して、プラグ７３を形成した。次に、全体にＡｌ膜（厚さ５００ｎｍ）を堆積させた後、ドライエッチング法により微細加工して、プラグ７３と電気的に接続したワード線３４を形成した。次に、全体を覆うように層間絶縁膜７２としてＴＥＯＳ膜を形成した後に、層間絶縁膜７２、絶縁膜１３、層間絶縁膜２１、６５および窒化シリコン層６６に基板１１の所定の領域に到達する開口部を設けて、当該開口部にタングステンを堆積させ、堆積させたタングステンの表面をＣＭＰにより平坦化して、プラグ７１を形成した。次に、全体にＡｌ膜（厚さ５００ｎｍ）を堆積させた後、ドライエッチング法により微細加工して、プラグ７１と電気的に接続したビット線３３を形成した（ここまで図１９）。
【０１０２】
次に、このように形成した７種類のサンプルに対し、実施例１と同様にして、その下部電極２と上部電極４との間の初期抵抗値を評価したところ、図２０に示す結果が得られた。なお、図１４では、上記倍率が９倍であるサンプルの初期抵抗値は、上記倍率が２．５６倍以上である各サンプルの値とほぼ同一であるため、図示を省略する。
【０１０３】
図２０に示すように、抵抗変化層３の面積が下部電極２の面積に対して大きくなるに従って、下部電極２と上部電極４との間の初期抵抗値が小さくなる傾向を示し、その面積が下部電極２の面積の２．５６倍以上で上記初期抵抗値はほぼ安定した。これは、素子１を形成した後の酸化性雰囲気における絶縁膜の形成により、抵抗変化層３の側面から酸素が拡散することで形成される変質部１４と、下部電極２との重複が、抵抗変化層３の面積が大きくなるに従って次第に解消されていき、その面積が下部電極２の面積の２．５６倍以上になったときに、重複が無くなったためと考えられる。
【０１０４】
次に、同様の初期抵抗値の評価を、下部電極２、第１および第２の酸素バリア膜２ａ、２ｂ、抵抗変化層３および上部電極４の形状を、正方形から正五角形に変更して行った。下部電極２の面積は１μｍ2とした。第１の酸素バリア膜１２ａ、抵抗変化層３、および、第２の酸素バリア膜１２ｂの微細加工は、各層の積層方法から見た、抵抗変化層３、ならびに、第１および第２の酸素バリア膜１２ａ、１２ｂの形状が正五角形であり、その中心が下部電極の中心と一致するとともに、各々の層の頂点が、下部電極２の中心と頂点とを結ぶ直線上に位置するように、かつ、上記各層の面積が互いに同一となるように行った。また、微細加工にあたっては、抵抗変化層３の面積が、下部電極２の面積に比べて大きくなるようにし、このとき、抵抗変化層３の面積が異なるサンプルを７種類準備した。具体的には、下部電極２の一辺と、当該辺に近接する抵抗変化層３の一辺との離間距離を、０．１５μｍ、０．２μｍ、０．３μｍ、０．４μｍ、０．４３μｍ、０．５μｍ、および１．０μｍとした。これは、抵抗変化層３の面積が下部電極２の面積の１．６５倍、１．９１倍、２．４７倍、３．１１倍、３．３１倍、３．８１倍および８．４４倍に相当する。
【０１０５】
このように形成した７種類のサンプルに対し、実施例１と同様にして、その下部電極２と上部電極４との間の初期抵抗値を評価したところ、図２１に示す結果が得られた。なお、図２１では、上記倍率が８．４４倍であるサンプルの初期抵抗値は、上記倍率が２．４７倍以上である各サンプルの値とほぼ同一であるため、図示を省略する。
【０１０６】
図２１に示すように、抵抗変化層３の面積が下部電極２の面積に対して大きくなるに従って、下部電極２と上部電極４との間の初期抵抗値が小さくなる傾向を示し、その面積が下部電極２の面積の２．４７倍以上で上記初期抵抗値はほぼ安定した。これは、素子１を形成した後の酸化性雰囲気における絶縁膜の形成により、抵抗変化層３の側面から酸素が拡散することで形成される変質部１４と、下部電極２との重複が、抵抗変化層３の面積が大きくなるに従って次第に解消されていき、その面積が下部電極２の面積の２．４７倍以上になったときに、重複が無くなったためと考えられる。
【０１０７】
次に、同様の初期抵抗値の評価を、下部電極２、第１および第２の酸素バリア膜２ａ、２ｂ、抵抗変化層３および上部電極４の形状を、正五角形から正八角形に変更して行った。下部電極２の面積は１μｍ2とした。第１の酸素バリア膜１２ａ、抵抗変化層３、および第２の酸素バリア膜１２ｂの微細加工は、各層の積層方法から見た、抵抗変化層３、ならびに、第１および第２の酸素バリア膜１２ａ、１２ｂの形状が正八角形であり、その中心が下部電極の中心と一致するとともに、各々の層の頂点が、下部電極２の中心と頂点とを結ぶ直線上に位置するように、かつ、上記各層の面積が互いに同一となるように行った。また、微細加工にあたっては、抵抗変化層３の面積が、下部電極２の面積に比べて大きくなるようにし、このとき、抵抗変化層３の面積が異なるサンプルを７種類準備した。具体的には、下部電極２の一辺と、当該辺に近接する抵抗変化層３の一辺との離間距離を、０．１５μｍ、０．２μｍ、０．３μｍ、０．４μｍ、０．４３μｍ、０．５μｍ、および１．０μｍとした。これは、抵抗変化層３の面積が下部電極２の面積の１．６２倍、１．８６倍、２．３９倍、２．９９倍、３．１８倍、３．６５倍および７．９５倍に相当する。
【０１０８】
このように形成した７種類のサンプルに対し、実施例１と同様にして、その下部電極２と上部電極４との間の初期抵抗値を評価したところ、図２２に示す結果が得られた。なお、図２２では、上記倍率が７．９５倍であるサンプルの初期抵抗値は、上記倍率が２．３９倍以上である各サンプルの値とほぼ同一であるため、図示を省略する。
【０１０９】
図２２に示すように、抵抗変化層３の面積が下部電極２の面積に対して大きくなるに従って、下部電極２と上部電極４との間の初期抵抗値が小さくなる傾向を示し、その面積が下部電極２の面積の２．３９倍以上で上記初期抵抗値はほぼ安定した。これは、素子１を形成した後の酸化性雰囲気における絶縁膜の形成により、抵抗変化層３の側面から酸素が拡散することで形成される変質部１４と、下部電極２との重複が、抵抗変化層３の面積が大きくなるに従って次第に解消されていき、その面積が下部電極２の面積の２．３９倍以上になったときに、重複が無くなったためと考えられる。
【０１１０】
次に、同様の初期抵抗値の評価を、下部電極２、第１および第２の酸素バリア膜２ａ、２ｂ、抵抗変化層３および上部電極４の形状を、正八角形から正二十四角形に変更して行った。下部電極２の面積は１μｍ2とした。第１の酸素バリア膜１２ａ、抵抗変化層３、および、第２の酸素バリア膜１２ｂの微細加工は、各層の積層方法から見た、抵抗変化層３、ならびに、第１および第２の酸素バリア膜１２ａ、１２ｂの形状が正二十四角形であり、その中心が下部電極の中心と一致するとともに、各々の層の頂点が、下部電極２の中心と頂点とを結ぶ直線上に位置するように、かつ、上記各層の面積が互いに同一となるように行った。また、微細加工にあたっては、抵抗変化層３の面積が、下部電極２の面積に比べて大きくなるようにし、このとき、抵抗変化層３の面積が異なるサンプルを７種類準備した。具体的には、下部電極２の一辺と、当該辺に近接する抵抗変化層３の一辺との離間距離を、０．１５μｍ、０．２μｍ、０．３μｍ、０．４μｍ、０．４３μｍ、０．５μｍ、および１．０μｍとした。これは、抵抗変化層３の面積が下部電極２の面積の１．６０倍、１．８４倍、２．３５倍、２．９３倍、３．１１倍、３．５７倍および７．７１倍に相当する。
【０１１１】
このように形成した７種類のサンプルに対し、実施例１と同様にして、その下部電極２と上部電極４との間の初期抵抗値を評価したところ、図２３に示す結果が得られた。なお、図２３では、上記倍率が７．７１倍であるサンプルの初期抵抗値は、上記倍率が２．３５倍以上である各サンプルの値とほぼ同一であるため、図示を省略する。
【０１１２】
図２３に示すように、抵抗変化層３の面積が下部電極２の面積に対して大きくなるに従って、下部電極２と上部電極４との間の初期抵抗値が小さくなる傾向を示し、その面積が下部電極２の面積の２．３５倍以上で上記初期抵抗値はほぼ安定した。これは、素子１を形成した後の酸化性雰囲気における絶縁膜の形成により、抵抗変化層３の側面から酸素が拡散することで形成される変質部１４と、下部電極２との重複が、抵抗変化層３の面積が大きくなるに従って次第に解消されていき、その面積が下部電極２の面積の２．３５倍以上になったときに、重複が無くなったためと考えられる。
【０１１３】
次に、同様の初期抵抗値の評価を、下部電極２、第１および第２の酸素バリア膜２ａ、２ｂ、抵抗変化層３および上部電極４の形状を、正二十四角形から円形に変更して行った。下部電極２の面積は１μｍ2とした。第１の酸素バリア膜１２ａ、抵抗変化層３、および第２の酸素バリア膜１２ｂの微細加工は、各層の積層方法から見た、抵抗変化層３、ならびに、第１および第２の酸素バリア膜１２ａ、１２ｂの形状が円形であるとともに、その中心が下部電極の中心と一致するように、かつ、上記各層の面積が互いに同一となるように行った。また、微細加工にあたっては、抵抗変化層３の面積が、下部電極２の面積に比べて大きくなるようにし、このとき、抵抗変化層３の面積が異なるサンプルを７種類準備した。具体的には、下部電極２の周と、抵抗変化層３の周との離間距離（即ち、下部電極２の半径と、抵抗変化層３の半径との差）を、０．１５μｍ、０．２μｍ、０．３μｍ、０．４μｍ、０．４３μｍ、０．５μｍ、および１．０μｍとした。これは、抵抗変化層３の面積が下部電極２の面積の１．６０倍、１．８３倍、２．３５倍、２．９２倍、３．１０倍、３．５６倍および７．６８倍に相当する。
【０１１４】
このように形成した７種類のサンプルに対し、実施例１と同様にして、その下部電極２と上部電極４との間の初期抵抗値を評価したところ、図２４に示す結果が得られた。なお、図２４では、上記倍率が７．６８倍であるサンプルの初期抵抗値は、上記倍率が２．３５倍以上である各サンプルの値とほぼ同一であるため、図示を省略する。
【０１１５】
図２４に示すように、抵抗変化層３の面積が下部電極２の面積に対して大きくなるに従って、下部電極２と上部電極４との間の初期抵抗値が小さくなる傾向を示し、その面積が下部電極２の面積の２．３５倍以上で上記初期抵抗値はほぼ安定した。これは、素子１を形成した後の酸化性雰囲気における絶縁膜の形成により、抵抗変化層３の側面から酸素が拡散することで形成される変質部１４と、下部電極２との重複が、抵抗変化層３の面積が大きくなるに従って次第に解消されていき、その面積が下部電極２の面積の２．３５倍以上になったときに、重複が無くなったためと考えられる。
【産業上の利用可能性】
【０１１６】
以上説明したように、本発明によれば、、初期抵抗値など素子の特性に影響を与えるような抵抗変化層の変質を抑制できる、抵抗変化素子の製造方法を提供できる。
【０１１７】
本発明の抵抗変化素子は、抵抗変化型メモリを始めとして、各種の電子デバイスへの応用が可能であり、当該デバイスとして、例えば、情報通信端末などに使用される不揮発性メモリ、スイッチング素子、センサ、画像表示装置などへの応用が考えられる。
【図面の簡単な説明】
【０１１８】
【図１Ａ】本発明の抵抗変化素子の製造方法の一例を模式的に示す工程図である。
【図１Ｂ】本発明の抵抗変化素子の製造方法の一例を模式的に示す工程図である。
【図１Ｃ】本発明の抵抗変化素子の製造方法の一例を模式的に示す工程図である。
【図１Ｄ】本発明の抵抗変化素子の製造方法の一例を模式的に示す工程図である。
【図２】図１Ａ〜図１Ｄに示す工程により形成した抵抗変化素子における下部電極および抵抗変化層を、素子の上面から見た平面図である。
【図３】本発明の製造方法により形成した抵抗変化素子の一例における下部電極（正六角形）および抵抗変化層（正六角形）を、素子の上面から見た平面図である。
【図４】本発明の製造方法により形成した抵抗変化素子の一例における下部電極（正八角形）および抵抗変化層（正八角形）を、素子の上面から見た平面図である。
【図５】本発明の製造方法により形成した抵抗変化素子の一例における下部電極（円形）および抵抗変化層（円形）を、素子の上面から見た平面図である。
【図６】本発明の製造方法により形成した抵抗変化素子の一例における下部電極（正方形）および抵抗変化層（帯状）を、素子の上面から見た平面図である。
【図７】本発明の抵抗変化型メモリのメモリアレイとしての構造の一例を示す模式図である。
【図８】本発明の抵抗変化型メモリのメモリアレイとしての構造の一例を示す模式図である。
【図９】実施例１において作製した本発明の抵抗変化型メモリサンプルの製造方法を模式的に示す工程図である。
【図１０】実施例１において作製した本発明の抵抗変化型メモリサンプルの製造方法を模式的に示す工程図である。
【図１１】実施例１において作製した本発明の抵抗変化型メモリサンプルの製造方法を模式的に示す工程図である。
【図１２】実施例１において作製した本発明の抵抗変化型メモリサンプルの製造方法を模式的に示す工程図である。
【図１３】実施例１において作製した本発明の抵抗変化型メモリサンプルの製造方法を模式的に示す工程図である。
【図１４】実施例１において評価した素子の初期抵抗値の変化を示す図である。
【図１５】実施例２において作製した本発明の抵抗変化型メモリサンプルの製造方法を模式的に示す工程図である。
【図１６】実施例２において作製した本発明の抵抗変化型メモリサンプルの製造方法を模式的に示す工程図である。
【図１７】実施例２において作製した本発明の抵抗変化型メモリサンプルの製造方法を模式的に示す工程図である。
【図１８】実施例２において作製した本発明の抵抗変化型メモリサンプルの製造方法を模式的に示す工程図である。
【図１９】実施例２において作製した本発明の抵抗変化型メモリサンプルの製造方法を模式的に示す工程図である。
【図２０】実施例２において評価した素子（下部電極および抵抗変化層の形状が正方形）の初期抵抗値の変化を示す図である。
【図２１】実施例２において評価した素子（下部電極および抵抗変化層の形状が正五角形）の初期抵抗値の変化を示す図である。
【図２２】実施例２において評価した素子（下部電極および抵抗変化層の形状が正八角形）の初期抵抗値の変化を示す図である。
【図２３】実施例２において評価した素子（下部電極および抵抗変化層の形状が正二十四角形）の初期抵抗値の変化を示す図である。
【図２４】実施例２において評価した素子（下部電極および抵抗変化層の形状が円形）の初期抵抗値の変化を示す図である。
【符号の説明】
【０１１９】
１、１ａ  抵抗変化素子
２  下部電極
３  抵抗変化層
４  上部電極
１１  基板
１２ａ  第１の酸素バリア膜
１２ｂ  第２の酸素バリア膜
１３  絶縁膜（層間絶縁膜）
１４  変質部
２１  層間絶縁膜
３１  選択素子
３２、３２ａ  メモリ素子
３３  ビット線
３４  ワード線
３５  セルプレート線
４１、４１ａ、４１ｂ、４１ｃ  パストランジスタ
４２  参照素子群
５１  抵抗変化型メモリ（アレイ）
５２  抵抗変化型メモリ（アレイ）
６１  分離層
６２  ゲート酸化膜
６３  ゲート電極
６４  コバルトシリサイド層
６５  層間絶縁膜
６６  窒化シリコン層
６７、６７ａ  プラグ
６８  密着層
６９  ドロップ電極
７０  ＧＮＤコンタクト部
７１  プラグ
７２  層間絶縁膜
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図１Ｄ】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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