(57)【要約】【課題】画像処理装置および撮像装置において、複数の画像フォーマットに対応可能で、かつ消費電力を抑制する。【解決手段】ＦＰＧＡ回路として構成された信号処理回路には、複数の画像フォーマットの処理にそれぞれ個別に対応した回路を信号処理回路に構築するための複数のコンフィグレーションデータが格納されたフラッシュメモリが接続されている。カムコーダに電源が投入されると（ステップＳ５）、最初にシステムＣＰＵが起動され（ステップＳ６）、つぎに、画像処理装置内の各ブロックが起動されるとともに（ステップＳ７）、前回の終了時に設定されていた画像フォーマットに対応するコンフィグレーションデータが選択されて（ステップＳ８）、フラッシュメモリから対応する信号処理回路にロードされ、その画像フォーマットの処理に特化したロジック回路が構築される（ステップＳ９）。【選択図】図６
2008141642.tif 000002
【特許請求の範囲】
【請求項１】
画像信号を処理する画像処理装置において、
ディジタル画像信号を処理する回路となるプログラム可能なロジック回路と、
前記プログラム可能なロジック回路に複数の画像フォーマットの処理にそれぞれ個別に対応した回路を構築するためのコンフィグレーションデータを格納したデータ記憶部と、
前記画像処理装置の起動のタイミングで、前記コンフィグレーションデータのいずれか１つを選択して、前記プログラム可能なロジック回路に前記画像フォーマットのいずれか１つに対応する回路構築を指示する起動制御部と、
を有することを特徴とする画像処理装置。
【請求項２】
起動時に適用する前記画像フォーマットを示す情報を記憶するフォーマット記憶部をさらに有し、
前記起動制御部は、前記画像処理装置の起動のタイミングで、前記フォーマット記憶部の記憶情報に基づく前記画像フォーマットに対応する前記コンフィグレーションデータを前記ロジック回路に読み出すように制御することを特徴とする請求項１記載の画像処理装置。
【請求項３】
前記画像フォーマットの選択入力を受け付ける選択操作部をさらに有し、
前記フォーマット記憶部は、前記選択操作部が選択入力を受けると、選択された最新の前記画像フォーマットを示す情報を記憶し、
前記起動制御部は、前記選択操作部が選択入力を受けると、前記フォーマット記憶部における記憶情報の更新後に、前記画像処理装置の再起動処理を実行して、前記フォーマット記憶部の記憶情報に基づいて前記コンフィグレーションデータの読み出しを制御する、
ことを特徴とする請求項２記載の画像処理装置。
【請求項４】
前記起動制御部は、
前記画像処理装置の初期起動処理を実行する初期起動制御部と、
前記フォーマット記憶部の記憶情報に対応する前記コンフィグレーションデータを前記データ記憶部から前記ロジック回路に読み出す処理を制御する読み出し制御部と、
を備え、
前記画像処理装置の起動時には、前記初期起動制御部による前記初期起動処理が完了する前に、前記読み出し制御部による前記コンフィグレーションデータの前記プログラム可能なロジック回路への適用処理が開始されることを特徴とする請求項２記載の画像処理装置。
【請求項５】
前記ロジック回路では、当該ロジック回路に接続された信号線のうち、ロードされた前記コンフィグレーションデータに対応する前記画像フォーマットの画像信号の処理で必要とされない信号線に不要な信号を流さないような回路が構築されることを特徴とする請求項１記載の画像処理装置。
【請求項６】
前記データ記憶部には、前記ディジタル画像信号における複数の色空間フォーマット、色成分間または色成分と輝度成分との間のビット割り当て、量子化ビット数、およびフレーム周波数のうちの少なくとも１つが異なる前記画像フォーマットごとに、前記コンフィグレーションデータが格納されていることを特徴とする請求項１記載の画像処理装置。
【請求項７】
前記プログラム可能なロジック回路は、ＦＰＧＡ（フィールド・プログラマブル・ゲート・アレイ）回路であることを特徴とする請求項１記載の画像処理装置。
【請求項８】
固体撮像素子を用いて画像を撮像する撮像装置において、
撮像により得られたディジタル画像信号を処理する回路となるプログラム可能なロジック回路と、
前記プログラム可能なロジック回路に複数の画像フォーマットの処理にそれぞれ個別に対応した回路を構築するためのコンフィグレーションデータを格納したデータ記憶部と、
前記画像処理装置の起動のタイミングで、前記コンフィグレーションデータのいずれか１つを選択して、前記プログラム可能なロジック回路に前記画像フォーマットのいずれか１つに対応する回路構築を指示する起動制御部と、
を有することを特徴とする撮像装置。
【請求項９】
画像信号を記録媒体に記録し、その画像信号を再生する画像記録再生装置において、
前記記録媒体に記録するディジタル画像信号または前記記録媒体から再生されたディジタル画像信号の少なくとも一方を処理する回路となるプログラム可能なロジック回路と、
前記プログラム可能なロジック回路に複数の画像フォーマットの処理にそれぞれ個別に対応した回路を構築するためのコンフィグレーションデータを格納したデータ記憶部と、
前記画像処理装置の起動のタイミングで、前記コンフィグレーションデータのいずれか１つを選択して、前記プログラム可能なロジック回路に前記画像フォーマットのいずれか１つに対応する回路構築を指示する起動制御部と、
を有することを特徴とする画像記録再生装置。
【請求項１０】
ディジタル画像信号を処理する回路となるプログラム可能なロジック回路を備えた画像処理装置を起動するための起動制御方法において、
前記プログラム可能なロジック回路に複数の画像フォーマットの処理にそれぞれ個別に対応した回路を構築するためのコンフィグレーションデータをデータ記憶部にあらかじめ記憶しておき、
起動制御部が、前記画像処理装置の起動のタイミングで、前記コンフィグレーションデータのいずれか１つを選択して、前記プログラム可能なロジック回路に前記画像フォーマットのいずれか１つに対応する回路構築を指示する、
ことを特徴とする起動制御方法。
【請求項１１】
起動時に適用する前記画像フォーマットを示す情報をフォーマット記憶部に随時記憶しておき、
前記画像処理装置が起動されると、前記起動制御部が、前記フォーマット記憶部の記憶情報に基づく前記画像フォーマットに対応する前記コンフィグレーションデータを前記ロジック回路に読み出すように制御することを特徴とする請求項１０記載の起動制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の動作フォーマットで映像信号を処理するカムコーダなどに好適な画像処理装置、撮像装置、画像記録再生装置、および起動制御方法に関する。
【背景技術】
【０００２】
近年、映像信号処理においてディジタル信号処理化がすう勢であり、ビデオカメラなどの画像処理装置に用いられる信号処理回路もディジタル化されている。ビデオカメラでは、そこに用いられる信号処理回路がディジタル化されると、たとえば、カメラヘッド部においてフレーム画像の画素数やアスペクト比を変えるだけで、一台のカメラをある時は映画撮影用のフォーマットで使用し、別のときには、ニュース取材用のＥＮＧ（Electronic News Gathering）フォーマットで使用することが可能になる。
【０００３】
従来のビデオカメラでは、動作フォーマットの切換えに対応するには、複数のディジタル映像信号処理回路を具備しなければならず、回路規模や装置規模が膨大になるという問題があった。
【０００４】
一方、最近のビデオカメラでは、任意に論理回路構成が変更できるＦＰＧＡ（フィールド・プログラマブル・ゲート・アレイ）回路を組み込んでおき、様々な仕様変更などに容易に対応できるようにしたものが多くなっていた。ＦＰＧＡ回路は、多数の論理回路セルと、各セルを任意に切換えて配線するスイッチングトランジスタと、配線状態を記憶するメモリなどから構成され、このＦＰＧＡ回路に外部のＲＯＭ（Read Only Memory）などに格納されたコンフィグレーションデータ（以下、コンフィグデータという）をロードすることによって、様々な信号処理回路を構築することが可能になる。
【０００５】
上述したように、ビデオカメラにおいては、その使用目的に応じて内部の映像信号処理回路をそれぞれ異なる画像フォーマットを処理するように切換えれば、一台で多様なディジタル映像信号を処理することができる。ＦＰＧＡ回路を用いた場合、ビデオカメラ内部のそれぞれの信号処理回路を構成するＦＰＧＡ回路に対して、あらかじめすべての画像フォーマットでの処理に対応する回路機能を構築しておいて、どの画像フォーマットが選択されても、それに応じてカメラ内部でスイッチ回路などを切換えることによって、ＦＰＧＡ回路内の必要な回路領域が動作するように構成されていた。
【０００６】
なお、ＦＰＧＡ回路を用いた従来の装置としては、アプリケーションプログラムとともにＦＰＧＡボードに書き込むべき回路データをロードし、ＦＰＧＡボードをそのアプリケーションプログラムにおける専用の論理回路として使用できるようにしたコンピュータ装置があった（たとえば、特許文献１参照）。
【特許文献１】特開平５−１５０９４３号公報（段落番号〔００１５〕〜〔００１６〕、図３）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところで、ＦＰＧＡ回路を構成するメモリはＳＲＡＭ（Static Random Access Memory）などであって、装置電源をオフすると、書き込まれたデータがすべて消えるため、起動時やリスタート時には常にコンフィグデータによる回路構築が必要である。しかし、ビデオカメラにＦＰＧＡ回路を設けた場合、そのＦＰＧＡ回路にあらゆる画像フォーマットに対応する回路構築がなされていると、ビデオカメラで現実には使用されていない回路部分にも電流が流れ、プログラム切換えのスイッチでも電流が消費されるなど、消費電流が大きくなって電源消費量が増える。そのため、バッテリ使用のビデオカメラでは連続撮影可能時間が短くなるなどの不具合があった。
【０００８】
また、ビデオカメラで処理可能な画像フォーマットが多様化してくると、電源投入などの起動時においてＦＰＧＡ回路にすべてのコンフィグデータをダウンロードする時間が長くなり、あるいはコンフィグデータが多くなってプログラム容量が不足するおそれも生じていた。
【０００９】
本発明はこのような点に鑑みてなされたものであり、複数の画像フォーマットに対応可能で、かつ消費電力が抑制された画像処理装置、撮像装置、画像記録再生装置、および画像処理装置における起動制御方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明では上記問題を解決するために、画像信号を処理する画像処理装置において、ディジタル画像信号を処理する回路となるプログラム可能なロジック回路と、前記プログラム可能なロジック回路に複数の画像フォーマットの処理にそれぞれ個別に対応した回路を構築するためのコンフィグレーションデータを格納したデータ記憶部と、前記画像処理装置の起動のタイミングで、前記コンフィグレーションデータのいずれか１つを選択して、前記プログラム可能なロジック回路に前記画像フォーマットのいずれか１つに対応する回路構築を指示する起動制御部とを有することを特徴とする画像処理装置が提供される。
【００１１】
このような画像処理装置では、複数の画像フォーマットの処理に個別に対応したコンフィグレーションデータがデータ記憶部に格納され、それらのうちの１つのコンフィグレーションデータをプログラム可能なロジック回路に対してロードすることで、そのロジック回路が対応する画像フォーマットのディジタル画像信号の処理に特化した回路として構築される。そして、起動制御部は、画像処理装置の起動のタイミングで、データ記憶部内のいずれか１つのコンフィグレーションデータを選択してプログラム可能なロジック回路にロードさせて、特定の画像フォーマットに対応する信号処理回路を構築させるように制御する。
【発明の効果】
【００１２】
本発明によれば、プログラム可能なロジック回路を用いることで複数の画像フォーマットの処理に対応でき、かつ、画像処理装置を起動した際には、ある１つの画像フォーマットの処理に特化した回路がそのロジック回路に構築されるので、その画像フォーマットの処理に必要のない回路が構築されて動作することがなくなり、そのロジック回路の消費電力を抑制することができる。
【発明を実施するための最良の形態】
【００１３】
以下、この発明の画像処理装置として、撮像手段と記録手段とが一体となったカムコーダについて図面を参照して説明する。なお、ここでは例として、磁気テープを用いた記録手段を備えるものとする。
【００１４】
図１は、カムコーダの主要構成を示すブロック図である。
カメラとＶＴＲ（Video Tape Recorder）とが一体に構成されたカムコーダでは、カメラヘッドブロック（ＣＨＢ）１、Ａ／Ｄ変換回路（ＡＤ）２およびデジタルカメラプロセッサ（ＤＣＰ）３によってカメラ信号処理部Ａ１が構成され、ビデオプロセッサ（ＶＰＲ）４、イコライザ／ＥＣＣ（Error Correcting Code）回路（ＥＱ／ＥＣＣ）５、およびドラムヘッド６によって記録テープ７に対する記録再生部Ａ２が構成されている。
【００１５】
カメラ信号処理部Ａ１のカメラヘッドブロック（ＣＨＢ）１には、ＣＣＤ（Charge Coupled Devices）や光学系部品が含まれ、結像した画像を電気的な映像信号に変換して、Ａ／Ｄ変換回路（ＡＤ）２に出力している。なお、このカメラヘッドブロック（ＣＨＢ）１では、出力する映像信号のフレーム周波数が可変とされていてもよい。
【００１６】
Ａ／Ｄ変換回路（ＡＤ）２は、カメラヘッドブロック（ＣＨＢ）１からのアナログ映像信号をディジタル信号に変換し、Ｒ（赤）、Ｇ（緑）、Ｂ（青）の３原色信号の状態でデジタルカメラプロセッサ（ＤＣＰ）３に出力する。なお、このＡ／Ｄ変換回路（ＡＤ）２では、変換時の量子化ビット数が可変とされていてもよい。
【００１７】
デジタルカメラプロセッサ（ＤＣＰ）３は、映像信号に補正、補償などを加えて、所定の規格に合致したフォーマットのディジタル映像信号になるように処理している。ここでは、Ａ／Ｄ変換回路（ＡＤ）２からの１０ビットあるいは１２ビットのディジタル映像信号（ＬＶＤＳ：Low Voltage Differential Signaling）が入力され、この信号をシリアル変換したフレーム単位の画像信号（Ｓ−ＬＶＤＳ）が記録再生部Ａ２のビデオプロセッサ（ＶＰＲ）４に出力される。
【００１８】
記録再生部Ａ２のビデオプロセッサ（ＶＰＲ）４は、メモリＰＲ，ＭＹを使用して、画像の動き補償処理を含む、ＭＰＥＧ（Moving Picture Experts Group）方式などに従ったエンコード（圧縮）処理およびデコード（展開）処理を行っている。イコライザ／ＥＣＣ回路（ＥＱ／ＥＣＣ）５は、記録再生信号に適応的なイコライジング処理を施して特性補償を行うフィルタ回路や、エラー訂正処理回路、ドラムヘッド６の回転を制御するための制御回路などから構成される。
【００１９】
カメラ信号処理部Ａ１を制御するカメラコントロール部Ａ３は、カメラコントローラ（ＡＴ）８およびビデオＤ／Ａ変換回路（ＶＤＡ）９から構成されている。カメラコントローラ（ＡＴ）８は、カメラヘッドブロック（ＣＨＢ）１でのレンズフォーカスやズーム制御、デジタルカメラプロセッサ（ＤＣＰ）３での画質制御、露出制御、ホワイトバランス制御などを行っている。また、ビデオＤ／Ａ変換回路（ＶＤＡ）９は、デジタルカメラプロセッサ（ＤＣＰ）３で処理された画像信号を受け取って、ヴューファインダなどにモニタ映像を映し出すための映像信号を出力している。
【００２０】
ビデオＤ／Ａ変換回路（ＶＤＡ）９には、外部機器を接続するコネクタＣＮ１，ＣＮ２を介して、それぞれオーディオ入力などのためのカメラアダプタ（ＣＡ１，ＣＡ２）９ａ，９ｂが接続されている。また、カメラコントローラ（ＡＴ）８には内部パネル８ａを介して各種端末装置などが接続される。
【００２１】
ＶＴＲ側のシステムコントロール部Ａ４は、システムコントローラ（ＳＡ）１０、サーボコントローラ（ＳＶ）１１、センサ回路１２、メカデッキ１３、コネクタパネル１４、ブルートゥース（Bluetooth，登録商標）端子（ＢＴ）１５ａを介して遠隔操作するコントロールパネル１５、および主電源（ＰＳ）１６などから構成されている。主電源（ＰＳ）１６には図示しない電源スイッチが設けられ、複数のＤＣ／ＤＣコンバータからなるレギュレータ１７ａ，１７ｂを介して、各ブロックへ電源供給している。さらに、各ブロックの電源供給は、コントロールパネル１５の電源スイッチの操作によっても可能となっている。
【００２２】
ここで、システムコントローラ（ＳＡ）１０には、レギュレータ１７ａを介して主電源（ＰＳ）１６が接続されて電源供給されている。また、システムコントローラ（ＳＡ）１０は、コネクタパネル１４を介して各種のスイッチ類からの信号が入力され、ビデオプロセッサ（ＶＰＲ）４に対する制御を行っている。さらに、カメラコントローラ（ＡＴ）８を介してカメラ側を制御している。なお、サーボコントローラ（ＳＶ）１１は複数のモータドライバを備え、メカデッキ１３による記録テープ７の走行制御を行っている。
【００２３】
つぎに、カムコーダを構成する各ブロックの詳細構成について説明する。
図２は、デジタルカメラプロセッサ３の詳細構成を示すブロック図である。
デジタルカメラプロセッサ３は、プリプロセッサ（ＰＲＥ）３１、カメラプロセッサ３２、信号処理回路３３〜３５などから構成されている。プリプロセッサ３１は、ディジタル映像信号を受け入れるための信号処理回路である。カメラプロセッサ３２は、Ａ／Ｄ変換回路２から入力された映像信号に対して、ＲＡＭ３２ａに記憶したデータに基づいてγ補正などの非線形処理や輪郭強調、色補正など各種のカメラプロセス処理を施し、この画像信号を、所定の色空間フォーマットの信号に変換する。ここでは例として、いわゆる４：２：２モードのＹＣ（輝度／色差）信号と、４：４：４モードと呼ばれるＲＧＢ信号として出力することができるものとする。信号処理回路３３は、記録用の映像信号をシリアルデータに変換して出力するとともに、再生用の映像信号をパラレルデータに変換するものである。また、信号処理回路３４は再生映像とカメラ映像のいずれかを選択し、文字などの付加情報を生成する回路であり、信号処理回路３５は、再生用の映像信号をカメラコントロール部Ａ３に出力する信号に変換するための回路である。
【００２４】
このうち、プリプロセッサ３１と信号処理回路３３，３５には後述する構成のＦＰＧＡ回路が用いられており、それぞれのＦＰＧＡ回路に対応するコンフィグデータを格納するための記憶回路として、フラッシュメモリ（ＣＦ：コンフィグ・フラッシュ）３１ａ，３３ａおよび３５ａがそれぞれに接続されている。また、カメラプロセッサ３２には外部メモリとしてＲＡＭ３２ａが接続されている。
【００２５】
図３は、ビデオプロセッサ４の詳細構成を示すブロック図である。
ビデオプロセッサ４は、回路内で信号をやり取りするための信号処理回路４１、カメラ側から送られてくるディジタル映像信号を圧縮符号化する圧縮回路４２、記録テープ７から再生された再生映像信号を伸張復号化するための伸張回路４３、圧縮回路４２および伸張回路４３にそれぞれ接続されたＲＡＭ４２ａおよび４３ａ、イコライザ／ＥＣＣ回路（ＥＱ／ＥＣＣ）５に出力する圧縮信号をシリアル変換するパラレルシリアル（Ｐ／Ｓ）回路４４、およびイコライザ／ＥＣＣ回路（ＥＱ／ＥＣＣ）５からシリアル信号として送られてくる再生映像信号をパラレル変換するシリアルパラレル（Ｓ／Ｐ）回路４５などから構成されている。圧縮回路４２には、圧縮時に隣接フレームを格納する予測回路４ａが接続され、信号処理回路４１には送信バッファ用のメモリ回路４ｂが接続されている。このうち、信号処理回路４１には後述する構成のＦＰＧＡ回路が用いられており、対応するコンフィグデータを格納するための記憶回路としてフラッシュメモリ４１ａが接続されている。
【００２６】
図４は、カメラコントローラ８とビデオＤ／Ａ変換回路９の詳細構成を示すブロック図である。
カメラコントローラ８はカメラ用ＣＰＵ（Central Processing Unit）８１を備え、ビデオＤ／Ａ変換回路９は映像および音声信号を変換して出力するための信号処理回路９１を備えている。
【００２７】
カメラコントローラ８には、冷却用のファン８２、レンズ信号入力端子８３、リモート信号端子８４、メタ入力端子８５、メモリスロット８６のほか、内部パネル８ａを介してメニューエンタ端子８１ａ、メニュースイッチ８１ｂ、液晶モニタ（ＬＣＤ：Liquid Crystal Display）端子８１ｃ、アサイナブルボタン８１ｄ、およびＶＴＲスタートストップボタン８１ｅなどが接続され、これら端子や機器類との間で授受される制御信号などはカメラ用ＣＰＵ８１で制御される。
【００２８】
ビデオＤ／Ａ変換回路９は、ヴューファインダへの２つの信号出力端子ＶＦ１，ＶＦ２、映像同期（Ｙ／ＳＹＮＣ／ＶＢＳ）信号の出力端子９２、ＨＤ−ＳＤＩ（High Definition−Serial Digital Interface）信号を取り出してモニタに出力するための端子９３、およびＲＳ２３２Ｃ端子９４などを備えている。また、Ｄ／Ａ変換用の信号処理回路９１には後述する構成のＦＰＧＡ回路が用いられており、対応するコンフィグデータを格納するための記憶回路としてフラッシュメモリ９１ａが接続されている。
【００２９】
図５は、システムコントローラ１０の詳細構成を示すブロック図である。
システムコントローラ１０は、ＶＴＲシステム全体を制御するためのシステムＣＰＵ１００、ディジタル音声とアナログ音声との変換を行うオーディオコンバータ１０１、および映像編集用のタイムコードやタイミング信号などを生成する信号処理回路１０２などから構成されている。システムコントローラ１０には、冷却用のファン１０３、表示用ＬＥＤ（Light Emitting Diode）１０４、カセット排出ボタン１０５のほか、コネクタパネル１４を介してＵＳＢ（Universal Serial Bus）端子１４ａ、オーディオ入力端子１４ｂ、音声ボリューム１４ｃ、オーディオ出力端子１４ｄ、タイムコード（ＴＣ）の入出力端子１４ｅ，１４ｆなどが接続されている。
【００３０】
ここで、システムＣＰＵ１００は、カメラコントローラ８との間でＣａｍ−ＶＴＲプロトコルなどのコントロール信号をやり取りし、ビデオＤ／Ａ変換回路（ＶＤＡ）９の信号処理回路９１との間で音声出力制御信号をやり取りしている。また、信号処理回路１０２には後述する構成のＦＰＧＡ回路が用いられており、対応するコンフィグデータを格納するための記憶回路としてフラッシュメモリ１０２ａが接続されている。
【００３１】
つぎに、このカムコーダに設けられた各ＦＰＧＡ回路に対するコンフィグデータのロード手順について説明する。
図６は、カムコーダの終了および起動手順を示すフローチャートである。
【００３２】
ステップＳ１において、システムＣＰＵ１００は、カムコーダの電源オフが指示されたかどうかを判断する。電源オフが指示されるまでは、このステップＳ１が繰り返し実行される。電源オフが指示されると、ステップＳ２に進む。
【００３３】
ステップＳ２において、システムＣＰＵ１００は、次回の画像フォーマットの変更が指示されたかどうかを判断する。フォーマット変更の指示があった場合にはステップＳ３に進み、指示がなかった場合にはステップＳ４に進む。
【００３４】
ステップＳ３において、システムＣＰＵ１００は、新たな画像フォーマットを示す識別情報を、このシステムＣＰＵ１００に接続された図示しない不揮発性メモリに保存する。なお、ステップＳ２で画像フォーマットの変更が指示されていなかった場合には、その時点で処理されている画像フォーマットを示す識別情報が、不揮発性メモリに記憶されていることになる。
【００３５】
ステップＳ４において、システムＣＰＵ１００は、カムコーダの各部の終了処理を実行し、カムコーダの電源がオフされる。
ステップＳ５では、カムコーダの電源スイッチによって、カムコーダに電源が投入される。その結果、ステップＳ６において起動メインＣＰＵであるシステムＣＰＵ１００が立ち上がる。
【００３６】
システムＣＰＵ１００の起動処理が終了すると、続くステップＳ７において、システムＣＰＵ１００からの指令に応じてカムコーダの各ブロックを立ち上げる処理が実行される。これとともに、ステップＳ８において、各ＦＰＧＡ回路に接続されたフラッシュメモリから読み出すコンフィグデータが選択される。具体的には、システムＣＰＵ１００は、不揮発性メモリに記憶された画像フォーマットの識別情報に応じて、各フラッシュメモリに対して選択信号を出力し、各フラッシュメモリの制御回路は、システムＣＰＵ１００からの選択信号に応じた読み出しアドレスから、指定されている画像フォーマットに対応するコンフィグデータを読み出す。つぎに、ステップＳ９において、フラッシュメモリから読み出されたコンフィグデータが対応するＦＰＧＡ回路に供給され、所定の画像フォーマットに対応した回路構築が開始される。
【００３７】
なお、ここではカムコーダの終了および電源投入に伴うカムコーダの終了・起動手順として説明したが、カムコーダの再起動時であっても、不揮発性メモリに保存された画像フォーマットの識別情報に基づいて、選択されたコンフィグデータだけをＦＰＧＡ回路に供給することができる。たとえば、ある画像フォーマットで処理中に、コントロールパネル１５などから画像フォーマットの変更が指示されたときに、システムにリセットがかけられ、図６に示すような電源オフおよび電源オンの処理が自動的に実行されるようにしてもよい。
【００３８】
また、上記の説明では、色空間フォーマットの異なる２種類の画像フォーマット（４：２：２モード、４：４：４モード）の画像信号を処理できるようにした場合の例を示したが、このような色空間フォーマットの違いだけでなく、色成分間あるいは色成分と輝度成分との間のビット割り当て（ピクセルフォーマット）、フレーム周波数、量子化ビット数の異なる画像フォーマット、あるいはこれらを複合的に組み合わせた多くの画像フォーマットに対応することも可能である。このような場合には、基本的に、画像フォーマットごとにコンフィグデータが個別に用意されてフラッシュメモリに格納され、システムＣＰＵ１００からの制御に応じていずれか１つのコンフィグデータが選択されて、対応するＦＰＧＡ回路に供給される。また、カムコーダの全体に設けられた複数のＦＰＧＡ回路を考えた場合、異なる画像フォーマットが指定されて起動または再起動された場合でも、たとえば上記のフレーム周波数が同じであれば、同じコンフィグデータがロードされるＦＰＧＡ回路があってもよい。
【００３９】
以上の処理によれば、カムコーダの立ち上げ時において、各ＦＰＧＡ回路に短時間で必要なコンフィグデータだけをダウンロードできる。しかも、カメラ信号処理部Ａ１、記録再生部Ａ２、カメラコントロール部Ａ３、システムコントロール部Ａ４における信号処理回路が、それぞれ所定の画像フォーマットに対応するように構築されたＦＰＧＡ回路によって構成されるので、カムコーダのモード変更への対応が容易になる。
【００４０】
また、ＦＰＧＡ回路に必要な回路機能だけを構築するようにしたので、信号処理回路の内部における不要な回路電流を削減できる。カムコーダがたとえば４：２：２フォーマットに対応する機能だけを必要とする場合に、４：４：４フォーマットに対応する機能部分を持たないＦＰＧＡ回路が構成されることになるため、たとえば選択された画像フォーマットの処理に必要な回路部分を選択するためのスイッチング部分における電流消費がなくなる。したがって、ＦＰＧＡ回路における電流消費を抑制して、カムコーダなどの省電力化が可能である。
【００４１】
さらに、上述した色空間フォーマットやピクセルフォーマット、フレーム周波数、量子化ビット数などの異なる複数の画像フォーマットの画像データを処理できるようになっている場合、カムコーダ内のＦＰＧＡ回路で構成されていない部分においては、それらの画像フォーマットのすべてに対応できるように必要な回路が設けられているが、ＦＰＧＡ回路に特定の画像フォーマットで必要な回路機能だけを構築することで、その他の回路部分においては現在の画像フォーマットで必要とならない回路領域の動作を完全に停止させることができるようになる。たとえば、画像信号の処理帯域が比較的小さい画像フォーマットが選択されているときには、そのときに不要な信号線をたとえばハイインピーダンス状態としてその信号線に画像信号や制御信号を流さないようにしたり、動作しない回路ブロックへのクロック供給や電源供給を停止させることなどができるようになる。したがって、カムコーダにおける不要な回路電流を一層削減し、消費電力を抑制できる。特に、色空間フォーマットやピクセルフォーマット、フレーム周波数、量子化ビット数などの組合せに応じた多数の画像フォーマットに対応できるようにしたカムコーダでは、このような省電力効果が大きくなる。
【００４２】
つぎに、上記のカムコーダにおける別の起動手順の例を挙げる。ここでは、上述したシステムコントローラ１０の信号処理回路１０２を例にして説明する。
図７は、ＦＰＧＡ回路のプログラム制御装置の一例を示す図である。
【００４３】
カムコーダのコントロールパネル１５には電源スイッチなどが設けられ、カムコーダに電源が投入されると、上述したように、最初にシステムＣＰＵ１００が起動するように構成されている。モード切換え回路１１０は、不揮発性（ＮＶ）メモリ１１１とスイッチ回路１１２とから構成されていて、フラッシュメモリ１０２ａとシステムＣＰＵ１００との間がスイッチ回路１１２によって接続されている。フラッシュメモリ１０２ａは、ＦＰＧＡ回路である信号処理回路１０２に接続され、そこには複数の画像フォーマットのそれぞれに対応した回路を信号処理回路１０２に構築するための複数のコンフィグデータが格納されている。
【００４４】
不揮発性（ＮＶ）メモリ１１１は、システムＣＰＵ１００からディジタル画像信号の処理モードに応じたモード指令信号を受け取り、その後、フラッシュメモリ１０２ａから信号処理回路１０２に所定のコンフィグレーションデータを供給するように、フラッシュメモリ１０２ａに対して指令する。すなわち、システムＣＰＵ１００から直接指令を受けることなく、このモード切換え回路１１０から出力された指令によって２種類のモードデータ、すなわち４：２：２モードと４：４：４モードのいずれか１つのコンフィグデータが選択され、信号処理回路１０２に読み込まれる。
【００４５】
図８は、上記のプログラム制御装置を用いた場合の終了および起動の手順を示すフローチャートである。
ステップＳ１１において、システムＣＰＵ１００は、カムコーダの電源オフが指示されたかどうかを判断する。電源オフが指示されるまでは、このステップＳ１１が繰り返し実行される。電源オフが指示されると、ステップＳ１２に進む。
【００４６】
ステップＳ１２において、システムＣＰＵ１００は、次回の画像フォーマットの変更が指示されたかどうかを判断する。フォーマット変更の指示があった場合にはステップＳ１３に進み、指示がなかった場合にはステップＳ１４に進む。
【００４７】
ステップＳ１３において、システムＣＰＵ１００は、新たな画像フォーマットに対応するモード指令信号を生成してスイッチ回路１１２に出力する。スイッチ回路１１２では、モード指令信号が不揮発性メモリ１１１に保存される。なお、ステップＳ１２で画像フォーマットの変更が指示されていなかった場合には、その時点で処理されている画像フォーマットに対応するモード指令信号が、不揮発性メモリ１１１に記憶されていることになる。
【００４８】
ステップＳ１４において、システムＣＰＵ１００は、カムコーダの各部の終了処理を実行し、カムコーダの電源がオフされる。
ステップＳ１５では、カムコーダの電源スイッチによって、カムコーダに電源が投入される。その結果、ステップＳ１６において起動メインＣＰＵであるシステムＣＰＵ１００が立ち上がる。そして、システムＣＰＵ１００の起動処理が終了すると、続くステップＳ１７において、システムＣＰＵ１００からの指令に応じてカムコーダの各ブロックを立ち上げる処理が実行される。
【００４９】
一方、ステップＳ１８の処理は、ステップＳ１６でのシステムＣＰＵ１００の起動処理の完了後、あるいはその完了の前に実行される。ステップＳ１８では、不揮発性（ＮＶ）メモリ１１１からモード指令信号が読み出され、この信号に応じてフラッシュメモリ１０２ａから読み出し対象のコンフィグデータが選択される。ステップＳ１９では、選択されたコンフィグデータだけがＦＰＧＡ回路である信号処理回路１０２に供給され、所定の画像フォーマットに対応した回路構築が開始される。
【００５０】
このように、図７の構成によれば、システムＣＰＵ１００の起動処理の完了を待つことなく、フラッシュメモリから必要なコンフィグデータをＦＰＧＡ回路にロードすることが可能となり、カムコーダの起動処理に要する時間を一層短縮できる。特に、画像フォーマットの変更操作を行ったときに必ずシステムがリセットされる構成とした場合には、変更後の画像フォーマットでの処理を短時間で開始できるようになり、効果的である。
【００５１】
以上の実施の形態では、本発明をカムコーダに適用した場合について説明したが、本発明はこれに限らず、たとえばＶＴＲなどの画像記録再生機能だけを持つ装置に適用しても同様の効果を得ることができるし、逆に画像記録再生機能を持たず、撮像機能や撮像画像の画像処理機能などを持つカメラに適用することも可能である。
【図面の簡単な説明】
【００５２】
【図１】カムコーダの主要構成を示すブロック図である。
【図２】デジタルカメラプロセッサの詳細構成を示すブロック図である。
【図３】ビデオプロセッサの詳細構成を示すブロック図である。
【図４】カメラコントローラとビデオＤ／Ａ変換回路の詳細構成を示すブロック図である。
【図５】システムコントローラの詳細構成を示すブロック図である。
【図６】カムコーダの終了および起動手順を示すフローチャートである。
【図７】ＦＰＧＡ回路のプログラム制御装置の一例を示す図である。
【図８】図７のプログラム制御装置を用いた場合の終了および起動の手順を示すフローチャートである。
【符号の説明】
【００５３】
１……カメラヘッドブロック、２……Ａ／Ｄ変換回路、３……デジタルカメラプロセッサ、４……ビデオプロセッサ、５……イコライザ／ＥＣＣ回路、６……ドラムヘッド、７……記録テープ、８……カメラコントローラ、８ａ……内部パネル、９……ビデオＤ／Ａ変換回路、９ａ，９ｂ……カメラアダプタ、１０……システムコントローラ、１１……サーボコントローラ、１２……センサ回路、１３……メカデッキ、１４……コネクタパネル、１５……コントロールパネル、１５ａ……ブルートゥース端子、１６……主電源、１７ａ，１７ｂ……レギュレータ、Ａ１……カメラ信号処理部、Ａ２……記録再生部、Ａ３……カメラコントロール部、Ａ４……システムコントロール部、ＣＮ１，ＣＮ２……コネクタ、ＰＲ，ＭＹ……メモリ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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