(57)【要約】【課題】作製工程が簡略化され、容量素子の面積が縮小化されたメモリ素子を有する半導体装置を提供することを課題とする。【解決手段】基板上に第１の半導体膜と、第２の半導体膜を形成し、第１の半導体膜及び第２の半導体膜を覆って第１の絶縁膜を形成し、第１の半導体膜及び第２の半導体膜上に、第１の絶縁膜を介してそれぞれ第１の導電膜及び第２の導電膜を形成し、第１の導電膜を覆って第２の絶縁膜を形成し、第１の半導体膜上に設けられた第１の導電膜上に第２の絶縁膜を介して第３の導電膜を選択的に形成し、第１の半導体膜に第３の導電膜をマスクとして不純物元素を導入し、第２の半導体膜に第２の導電膜を通して不純物元素を導入する。【選択図】図１
2008244460.tif 000002
【特許請求の範囲】
【請求項１】
基板上に第１の半導体膜と、第２の半導体膜を形成し、
前記第１の半導体膜及び前記第２の半導体膜を覆って第１の絶縁膜を形成し、
前記第１の半導体膜及び前記第２の半導体膜上に、前記第１の絶縁膜を介してそれぞれ第１の導電膜及び第２の導電膜を形成し、
前記第１の導電膜を覆って第２の絶縁膜を形成し、
前記第１の半導体膜上に設けられた前記第１の導電膜上に前記第２の絶縁膜を介して第３の導電膜を選択的に形成し、
前記第１の半導体膜に前記第３の導電膜をマスクとして不純物元素を導入し、前記第２の半導体膜に前記第２の導電膜を通して前記不純物元素を導入することを特徴とする半導体装置の作製方法。
【請求項２】
基板上に第１の半導体膜と、第２の半導体膜と、第３の半導体膜を形成し、
前記第１の半導体膜、前記第２の半導体膜及び前記第３の半導体膜を覆って第１の絶縁膜を形成し、
前記第１の半導体膜及び前記第２の半導体膜上に、前記第１の絶縁膜を介してそれぞれ第１の導電膜及び第２の導電膜を選択的に形成し、
前記第３の半導体膜上に設けられた前記第１の絶縁膜を除去し、
前記第１の導電膜、前記第２の導電膜及び前記第３の半導体膜を覆って第２の絶縁膜を形成し、
前記第１の半導体膜上に設けられた前記第１の導電膜上に前記第２の絶縁膜を介して第３の導電膜を選択的に形成し、
前記第３の半導体膜上に前記第２の絶縁膜を介して第４の導電膜を選択的に形成し、
前記第１の半導体膜に前記第３の導電膜をマスクとして不純物元素を導入し、前記第３の半導体膜に前記第４の導電膜をマスクとして前記不純物元素を導入し、前記第２の半導体膜に前記第２の導電膜を通して前記不純物元素を導入することを特徴とする半導体装置の作製方法。
【請求項３】
基板上に第１の半導体膜と、第２の半導体膜と、第３の半導体膜を形成し、
前記第１の半導体膜、前記第２の半導体膜及び前記第３の半導体膜を覆って第１の絶縁膜を形成し、
前記第１の半導体膜及び前記第２の半導体膜上に前記第１の絶縁膜を介してそれぞれ第１の導電膜及び第２の導電膜を選択的に形成し、
前記第３の半導体膜上に設けられた前記第１の絶縁膜を除去し、
前記第１の導電膜、前記第２の導電膜及び前記第３の半導体膜を覆って第２の絶縁膜を形成し、
前記第１の半導体膜上に設けられた前記第１の導電膜上に前記第２の絶縁膜を介して第３の導電膜を選択的に形成し、
前記第３の半導体膜上に前記第２の絶縁膜を介して第４の導電膜を選択的に形成し、
前記第１の半導体膜に前記第３の導電膜をマスクとして不純物元素を導入し、前記第３の半導体膜に前記第４の導電膜をマスクとして前記不純物元素を導入し、前記第２の半導体膜に前記第２の導電膜を通して前記不純物元素を導入し、
前記第３の導電膜、前記第４の導電膜及び前記２の絶縁膜を覆うように第３の絶縁膜を形成し、
前記第３の絶縁膜上にアンテナとして機能する導電膜を形成することを特徴とする半導体装置の作製方法。
【請求項４】
請求項１乃至請求項３のいずれか一項において、
前記基板として、ガラス基板、プラスチック基板又はＳＯＩ基板を用いることを特徴とする半導体装置の作製方法。
【請求項５】
基板上に島状に形成された第１の半導体膜と、第２の半導体膜と、
前記第１の半導体膜及び前記第２の半導体膜上に設けられた第１の絶縁膜と、
前記第１の半導体膜及び前記第２の半導体膜上に前記第１の絶縁膜を介してそれぞれ設けられた第１の導電膜及び第２の導電膜と、
前記第１の導電膜及び前記第２の導電膜上に設けられた第２の絶縁膜と、
前記第１の導電膜上に前記第２の絶縁膜を介して設けられた第３の導電膜とを有し、
前記第１の半導体膜、前記第１の絶縁膜、前記第１の導電膜、前記第２の絶縁膜及び前記第３の導電膜の積層により不揮発性メモリ素子が構成され、
前記第２の半導体膜、前記第１の絶縁膜及び前記第２の導電膜の積層により容量素子が構成され、
前記第２の導電膜の下方に位置する前記第２の半導体膜の領域に含まれる不純物元素の濃度が、前記第１の導電膜の下方に位置する前記第１の半導体膜の領域に含まれる不純物元素の濃度より高いことを特徴とする半導体装置。
【請求項６】
基板上に島状に形成された第１の半導体膜と、第２の半導体膜と、第３の半導体膜と、
前記第１の半導体膜及び前記第２の半導体膜上に設けられた第１の絶縁膜と、
前記第１の半導体膜及び前記第２の半導体膜上に前記第１の絶縁膜を介してそれぞれ設けられた第１の導電膜及び第２の導電膜と、
前記第１の導電膜、前記第２の導電膜及び前記第３の半導体膜上に設けられた第２の絶縁膜と、
前記第１の導電膜上に前記第２の絶縁膜を介して設けられた第３の導電膜と、
前記第３の半導体膜上に前記第２の絶縁膜を介して設けられた第４の導電膜とを有し、
前記第１の半導体膜、前記第１の絶縁膜、前記第１の導電膜、前記第２の絶縁膜及び前記第３の導電膜の積層により不揮発性メモリ素子が構成され、
前記第２の半導体膜、前記第１の絶縁膜及び前記第２の導電膜の積層により容量素子が構成され、
前記第３の半導体膜、前記第２の絶縁膜及び前記第４の導電膜の積層により薄膜トランジスタが構成され、
前記第２の導電膜の下方に位置する前記第２の半導体膜の領域に含まれる不純物元素の濃度が、前記第１の導電膜の下方に位置する前記第１の半導体膜の領域に含まれる不純物元素の濃度及び前記第４の導電膜の下方に位置する前記第３の半導体膜の領域に含まれる不純物元素の濃度より高いことを特徴とする半導体装置。
【請求項７】
基板上に島状に形成された第１の半導体膜と、第２の半導体膜と、第３の半導体膜と、
前記第１の半導体膜及び前記第２の半導体膜上に設けられた第１の絶縁膜と、
前記第１の半導体膜及び前記第２の半導体膜上に前記第１の絶縁膜を介してそれぞれ設けられた第１の導電膜及び第２の導電膜と、
前記第１の導電膜、前記第２の導電膜及び前記第３の半導体膜上に設けられた第２の絶縁膜と、
前記第１の導電膜上に前記第２の絶縁膜を介して設けられた第３の導電膜と、
前記第３の半導体膜上に前記第２の絶縁膜を介して設けられた第４の導電膜と、
前記第３の導電膜、前記第４の導電膜及び前記第２の絶縁膜を覆って設けられた第３の絶縁膜と、
前記第３の絶縁膜上に設けられたアンテナとして機能する導電膜とを有し、
前記第１の半導体膜、前記第１の絶縁膜、前記第１の導電膜、前記第２の絶縁膜及び前記第３の導電膜の積層により不揮発性メモリ素子が構成され、
前記第２の半導体膜、前記第１の絶縁膜及び前記第２の導電膜の積層により容量素子が構成され、
前記第３の半導体膜、前記第２の絶縁膜及び前記第４の導電膜の積層により薄膜トランジスタが構成され、
前記第２の導電膜の下方に位置する前記第２の半導体膜の領域に含まれる不純物元素の濃度が、前記第１の導電膜の下方に位置する前記第１の半導体膜の領域に含まれる不純物元素の濃度及び前記第４の導電膜の下方に位置する前記第３の半導体膜の領域に含まれる不純物元素の濃度より高いことを特徴とする半導体装置。
【請求項８】
請求項５乃至請求項７のいずれか一項において、
前記基板は、ガラス基板、プラスチック基板又はＳＯＩ基板であることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の作製方法に関し、特にメモリ素子を有する半導体装置及び半導体装置の作製方法に関する。
【背景技術】
【０００２】
近年、半導体装置の進歩は目ざましく、高集積化、高密度化に伴い、その中に形成されるトランジスタや容量素子等の各素子パターンの微細化が急速に進んでいる。低コストで、しかも小型、大容量の半導体装置への要求は強く、それらを実現するために、各素子パターンはますます微細化されることが不可欠となってきている。トランジスタ、メモリ素子、容量素子等の各素子の寸法を小さくして占有面積の低減を図ることはもとより、これらを低コスト化で実現することが必要となっており、その実現のために各種の構造の開発が活発に行われている。
【０００３】
例えば、特許文献１では、薄膜トランジスタで構成される画素マトリクス回路において、容量素子の一方の電極を不純物元素が導入された半導体膜、他方の電極をトランジスタのゲート電極に対応する導電膜とし、２つの電極間にトランジスタのゲート絶縁膜に対応する絶縁膜を設けた構成（トランジスタ型の容量素子）とすることによって、単位面積当たりの静電容量を大きくし、素子の小面積化を図ることが提案されている。
【特許文献１】特開２０００−２６９５１２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
容量素子の一方の電極を不純物元素が導入された半導体膜で設け、他方の電極をトランジスタのゲート電極に対応する導電膜で設ける場合、基板上に半導体膜を形成した後ゲート電極の形成前に、容量素子を構成する半導体膜に高濃度の不純物元素を導入する必要がある。これは、トランジスタを構成する半導体膜には、ゲート電極をマスクとして自己整合的に高濃度の不純物元素を導入するためである。その結果、作製プロセスの増加に伴うコストの増大やゲート電極形成前に高濃度の不純物元素を導入しない半導体膜への汚染が問題となる。
【０００５】
また、これらの問題を回避するために、容量素子の電極として、不純物元素を導入しない半導体膜を用いることが考えられるが、容量素子の一端にかかる電圧がトランジスタ型の容量素子の閾値電圧より低くなった際に、容量として機能しないおそれがある。
【０００６】
本発明は、上記問題に鑑み、作製工程が簡略化された半導体装置の作製方法を提供することを課題の一とする。又は、容量素子の面積が縮小化されたメモリ素子を有する半導体装置を提供することを課題とする。
【課題を解決するための手段】
【０００７】
本発明は、２つの電極間に絶縁膜が形成された容量素子を具備する半導体装置の作製方法であって、一方の電極となる半導体膜に絶縁膜及び他方の電極となる導電膜を介して不純物元素を導入することを特徴としている。また、容量素子の一方の電極となる半導体膜は同一基板上に設けられるメモリ素子を構成する半導体膜と同時に形成され、容量素子の他方の電極となる導電膜はメモリ素子を構成する導電膜（電荷蓄積層、浮遊ゲートと呼ばれることもある）と同時に形成される。以下、本発明の半導体装置及びその作製方法に関して具体的に述べる。
【０００８】
本発明の半導体装置の作製方法の一は、基板上に第１の半導体膜と、第２の半導体膜を形成し、第１の半導体膜及び第２の半導体膜を覆って第１の絶縁膜を形成し、第１の半導体膜及び第２の半導体膜上に、第１の絶縁膜を介してそれぞれ第１の導電膜及び第２の導電膜を形成し、第１の導電膜を覆って第２の絶縁膜を形成し、第１の半導体膜上に設けられた第１の導電膜上に第２の絶縁膜を介して第３の導電膜を選択的に形成し、第１の半導体膜に第３の導電膜をマスクとして不純物元素を導入し、第２の半導体膜に第２の導電膜を通して不純物元素を導入する。
【０００９】
また、本発明の半導体装置の作製方法の一は、基板上に第１の半導体膜と、第２の半導体膜と、第３の半導体膜を形成し、第１の半導体膜、第２の半導体膜及び第３の半導体膜を覆って第１の絶縁膜を形成し、第１の半導体膜及び第２の半導体膜上に第１の絶縁膜を介してそれぞれ第１の導電膜及び第２の導電膜を選択的に形成し、第３の半導体膜上に設けられた第１の絶縁膜を除去し、第１の導電膜、第２の導電膜及び第３の半導体膜を覆って第２の絶縁膜を形成し、第１の半導体膜上に設けられた第１の導電膜上に第２の絶縁膜を介して第３の導電膜を選択的に形成し、第３の半導体膜上に第２の絶縁膜を介して第４の導電膜を選択的に形成し、第１の半導体膜に第３の導電膜をマスクとして不純物元素を導入し、第３の半導体膜に第４の導電膜をマスクとして不純物元素を導入し、第２の半導体膜に第２の導電膜を通して不純物元素を導入する。
【００１０】
また、本発明の半導体装置の作製方法の一は、基板上に第１の半導体膜と、第２の半導体膜と、第３の半導体膜を形成し、第１の半導体膜、第２の半導体膜及び第３の半導体膜を覆って第１の絶縁膜を形成し、第１の半導体膜及び第２の半導体膜上に第１の絶縁膜を介してそれぞれ第１の導電膜及び第２の導電膜を選択的に形成し、第３の半導体膜上に設けられた第１の絶縁膜を除去し、第１の導電膜、第２の導電膜及び第３の半導体膜を覆って第２の絶縁膜を形成し、第１の半導体膜上に設けられた第１の導電膜上に第２の絶縁膜を介して第３の導電膜を選択的に形成し、第３の半導体膜上に第２の絶縁膜を介して第４の導電膜を選択的に形成し、第１の半導体膜に第３の導電膜をマスクとして不純物元素を導入し、第３の半導体膜に第４の導電膜をマスクとして不純物元素を導入し、第２の半導体膜に第２の導電膜を通して不純物元素を導入し、第３の導電膜、第４の導電膜及び第２の絶縁膜を覆うように第３の絶縁膜を形成し、第３の絶縁膜上にアンテナとして機能する導電膜を形成する。
【００１１】
本発明の半導体装置の一は、基板上に島状に形成された第１の半導体膜と、第２の半導体膜と、第１の半導体膜及び第２の半導体膜上に設けられた第１の絶縁膜と、第１の半導体膜及び第２の半導体膜上に第１の絶縁膜を介してそれぞれ設けられた第１の導電膜及び第２の導電膜と、第１の導電膜及び第２の導電膜上に設けられた第２の絶縁膜と、第１の導電膜上に第２の絶縁膜を介して設けられた第３の導電膜とを有し、第１の半導体膜、第１の絶縁膜、第１の導電膜、第２の絶縁膜及び第３の導電膜の積層により不揮発性メモリ素子が構成され、第２の半導体膜、第１の絶縁膜及び第２の導電膜の積層により容量素子が構成され、第２の導電膜の下方に位置する第２の半導体膜の領域に含まれる不純物元素の濃度が、第１の導電膜の下方に位置する第１の半導体膜の領域に含まれる不純物元素の濃度より高いことを特徴としている。
【００１２】
また、本発明の半導体装置の一は、基板上に島状に形成された第１の半導体膜と、第２の半導体膜と、第３の半導体膜と、第１の半導体膜及び第２の半導体膜上に設けられた第１の絶縁膜と、第１の半導体膜及び第２の半導体膜上に第１の絶縁膜を介してそれぞれ設けられた第１の導電膜及び第２の導電膜と、第１の導電膜、第２の導電膜及び第３の半導体膜上に設けられた第２の絶縁膜と、第１の導電膜上に第２の絶縁膜を介して設けられた第３の導電膜と、第３の半導体膜上に第２の絶縁膜を介して設けられた第４の導電膜とを有し、第１の半導体膜、第１の絶縁膜、第１の導電膜、第２の絶縁膜及び第３の導電膜の積層により不揮発性メモリ素子が構成され、第２の半導体膜、第１の絶縁膜及び第２の導電膜の積層により容量素子が構成され、第３の半導体膜、第２の絶縁膜及び第４の導電膜の積層により薄膜トランジスタが構成され、第２の導電膜の下方に位置する第２の半導体膜の領域に含まれる不純物元素の濃度が、第１の導電膜の下方に位置する第１の半導体膜の領域に含まれる不純物元素の濃度及び第４の導電膜の下方に位置する第３の半導体膜の領域に含まれる不純物元素の濃度より高いことを特徴としている。
【００１３】
また、本発明の半導体装置の一は、基板上に島状に形成された第１の半導体膜と、第２の半導体膜と、第３の半導体膜と、第１の半導体膜及び第２の半導体膜上に設けられた第１の絶縁膜と、第１の半導体膜及び第２の半導体膜上に第１の絶縁膜を介してそれぞれ設けられた第１の導電膜及び第２の導電膜と、第１の導電膜、第２の導電膜及び第３の半導体膜上に設けられた第２の絶縁膜と、第１の導電膜上に第２の絶縁膜を介して設けられた第３の導電膜と、第３の半導体膜上に第２の絶縁膜を介して設けられた第４の導電膜と、第３の導電膜、第４の導電膜及び第２の絶縁膜を覆って設けられた第３の絶縁膜と、第３の絶縁膜上に設けられたアンテナとして機能する導電膜とを有し、第１の半導体膜、第１の絶縁膜、第１の導電膜、第２の絶縁膜及び第３の導電膜の積層により不揮発性メモリ素子が構成され、第２の半導体膜、第１の絶縁膜及び第２の導電膜の積層により容量素子が構成され、第３の半導体膜、第２の絶縁膜及び第４の導電膜の積層により薄膜トランジスタが構成され、第２の導電膜の下方に位置する第２の半導体膜の領域に含まれる不純物元素の濃度が、第１の導電膜の下方に位置する第１の半導体膜の領域に含まれる不純物元素の濃度及び第４の導電膜の下方に位置する第３の半導体膜の領域に含まれる不純物元素の濃度より高いことを特徴としている。
【発明の効果】
【００１４】
本発明によれば、トランジスタ又はメモリ素子を構成する半導体膜に不純物元素を導入する際に、容量素子の一方の電極となる半導体膜に他方の電極を介して不純物元素の導入を行うことにより、作製工程を減らし低コスト化を図ることができる。また、容量素子を構成する絶縁膜を、メモリ素子のトンネル絶縁膜として機能しうる絶縁膜と同程度の膜厚で作製することにより、単位面積当たりの静電容量を大きくし、素子の小面積化を図ることが可能となる。
【発明を実施するための最良の形態】
【００１５】
以下に、本発明の実施の形態を図面に基づいて説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態および詳細を変更し得ることは当業者であれば容易に理解される。従って、本実施の形態の記載内容に限定して解釈されるものではない。なお、実施の形態を説明するための全図において、同一部分又は同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。
（実施の形態１）
【００１６】
本実施の形態では、本発明の半導体装置の作製方法及び当該作製方法により得られた半導体装置の構成に関して図面を参照して説明する。
【００１７】
図１、図２を参照して、本実施の形態で示す半導体装置の作製方法を説明する。
【００１８】
まず、基板１０１の一表面に絶縁膜１０２を形成し、当該絶縁膜１０２上に非晶質半導体膜１０３（例えば、非晶質珪素を含む膜）を形成する（図１（Ａ）参照）。絶縁膜１０２と非晶質半導体膜１０３は、真空中において連続して形成することができる。連続して形成することにより大気に曝されないため不純物元素の混入を防止することができる。
【００１９】
基板１０１は、ガラス基板、石英基板、金属基板やステンレス基板、本工程の処理温度に耐えうる耐熱性があるプラスチック基板等を用いるとよい。このような基板であれば、その面積や形状に大きな制限はないため、例えば、１辺が１メートル以上であって、矩形状のものを用いれば、生産性を格段に向上させることができる。このような利点は、円形のシリコン基板を用いる場合と比較すると、大きな優位点である。従って、集積回路部を大きく形成した場合であっても、シリコン基板を用いる場合と比較して低コスト化を実現することができる。
【００２０】
絶縁膜１０２は、スパッタ法やプラズマＣＶＤ法等により、珪素の酸化物または珪素の窒化物を含む膜（例えば、酸化珪素（ＳｉＯｘ）膜、酸化窒化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ）膜、窒化珪素（ＳｉＮｘ）膜、窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ）膜等）を、単層又は積層で形成する。下地となる絶縁膜が２層構造の場合、例えば、１層目として窒化酸化珪素膜を形成し、２層目として酸化窒化珪素膜を形成するとよい。下地となる絶縁膜が３層構造の場合、１層目の絶縁膜として酸化珪素膜を形成し、２層目の絶縁膜として窒化酸化珪素膜を形成し、３層目の絶縁膜として酸化窒化珪素膜を形成するとよい。または、１層目の絶縁膜として酸化窒化珪素膜を形成し、２層目の絶縁膜として窒化酸化珪素膜を形成し、３層目の絶縁膜として酸化窒化珪素膜を形成するとよい。下地となる絶縁膜は、基板１０１からの不純物の侵入を防止するブロッキング膜として機能する。
【００２１】
半導体膜１０３は、スパッタ法、ＬＰＣＶＤ法、プラズマＣＶＤ法等により、２５〜２００ｎｍ（好ましくは３０〜１５０ｎｍ）の厚さで形成する。半導体膜１０３として、ここでは、非晶質珪素膜を形成する。
【００２２】
次に、非晶質半導体膜１０３にレーザー光を照射して結晶化を行う。なお、レーザー光の照射と、ＲＴＡ又はファーネスアニール炉を用いる熱結晶化法、結晶化を助長する金属元素を用いる熱結晶化法とを組み合わせた方法等により非晶質半導体膜１０３の結晶化を行ってもよい。その後、得られた結晶質半導体膜を所望の形状にエッチングして、結晶質半導体膜１０３ａ、１０３ｂを形成し、当該結晶質半導体膜１０３ａ、１０３ｂを覆うように絶縁膜１０４ａ、１０４ｂをそれぞれ形成する（図１（Ｂ）参照）。
【００２３】
結晶質半導体膜１０３ａ、１０３ｂの作製工程の一例を以下に簡単に説明すると、まず、プラズマＣＶＤ法を用いて、膜厚５０〜６０ｎｍの非晶質半導体膜１０３（例えば、非晶質珪素膜）を形成する。次に、結晶化を助長する金属元素であるニッケルを非晶質半導体膜に添加した後、脱水素化の処理（５００℃、１時間）と、熱結晶化の処理（５５０℃、４時間）を行って結晶質半導体膜を形成する。その後、レーザー発振器からレーザー光を照射し、フォトリソグラフィ法を用いることよって結晶質半導体膜１０３ａ、１０３ｂを形成する。なお、結晶化を助長する金属元素を用いる熱結晶化を行わずに、レーザー光の照射だけで非晶質半導体膜の結晶化を行ってもよい。
【００２４】
絶縁膜１０４ａ、１０４ｂは、ＣＶＤ法やスパッタ法等により、珪素の酸化物又は珪素の窒化物を含む膜を、単層又は積層して形成する。具体的には、酸化珪素膜、酸化窒化珪素膜、窒化珪素膜、窒化酸化珪素膜を、単層又は積層して形成する。
【００２５】
また、絶縁膜１０４ａ、１０４ｂは、半導体膜１０３ａ、１０３ｂに対しプラズマ処理を行い、表面を酸化又は窒化することで形成しても良い。例えば、Ｈｅ、Ａｒ、Ｋｒ、Ｘｅなどの希ガスと、酸素、酸化窒素（ＮＯ２）、アンモニア、窒素、水素などの混合ガスを導入したプラズマ処理で形成する。この場合のプラズマの励起は、マイクロ波の導入により行うと、低電子温度で高密度のプラズマを生成することができる。この高密度プラズマで生成された酸素ラジカル（ＯＨラジカルを含む場合もある）や窒素ラジカル（ＮＨラジカルを含む場合もある）によって、半導体膜の表面を酸化又は窒化することができる。
【００２６】
このような高密度プラズマを用いた処理により、１〜２０ｎｍ、代表的には５〜１０ｎｍの絶縁膜が半導体膜に形成される。この場合の反応は、固相反応であるため、当該絶縁膜と半導体膜との界面準位密度はきわめて低くすることができる。このような、高密度プラズマ処理は、半導体膜（結晶性シリコン、或いは多結晶シリコン）を直接酸化（若しくは窒化）するため、形成される絶縁膜の厚さのばらつきをきわめて小さくすることができる。加えて、結晶性シリコンの結晶粒界でも酸化が強くされることがないため、非常に好ましい状態となる。すなわち、ここで示す高密度プラズマ処理で半導体膜の表面を固相酸化することにより、結晶粒界において異常に酸化反応をさせることなく、均一性が良く、界面準位密度が低い絶縁膜を形成することができる。
【００２７】
絶縁膜１０４ａ、１０４ｂは、高密度プラズマ処理によって形成される絶縁膜のみを用いても良いし、それに加えてプラズマや熱反応を利用したＣＶＤ法で酸化シリコン、酸窒化シリコン、窒化シリコンなどの絶縁膜を堆積し、積層させても良い。いずれにしても、高密度プラズマで形成した絶縁膜をゲート絶縁膜の一部又は全部に含んで形成されるトランジスタは、特性のばらつきを小さくすることができる。
【００２８】
次に、絶縁膜１０４ａ、１０４ｂ上に、導電膜１０５を形成する（図１（Ｃ）参照）。導電膜１０５は、例えば、タングステン（Ｗ）、タンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、シリコン（Ｓｉ）から選ばれた元素でなる膜、または前記元素の窒化物でなる膜（代表的には、窒化タングステン膜、窒化タンタル膜、窒化チタン膜）、または前記元素を組み合わせた合金膜（代表的にはＭｏ−Ｗ合金、Ｍｏ−Ｔａ合金）、または前記元素のシリサイド膜（代表的にはタングステンシリサイド膜、チタンシリサイド膜、ニッケルシリサイド膜）を用いることができる。シリコン膜に対しては、リンやボロンなどの不純物を添加してもよい。単層の導電膜で形成しても良いが、二層、三層といった積層膜としてもよい。スパッタ法又はＣＶＤ法により形成する。
【００２９】
次に、導電膜１０５上に選択的にレジスト１０６を形成し、当該レジスト１０６をマスクとして導電膜１０５を選択的にエッチングして、半導体膜１０３ａ上に導電膜１０５ａ、半導体膜１０３ｂ上に導電膜１０５ｂを残存させる。続いて、当該レジスト１０６をマスクとして、半導体膜１０３ａ、１０３ｂに不純物元素を導入し、半導体膜１０３ａ、１０３ｂに不純物領域１０７を形成する（図１（Ｄ）参照）。
【００３０】
導入する不純物元素は、ｎ型の不純物元素又はｐ型の不純物元素を用いる。ｎ型の不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等を用いることができる。ｐ型の不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。ここでは、半導体膜１０３ａ、１０３ｂにリン（Ｐ）を導入し、ｎ型の不純物領域１０７を形成する場合について示す。
【００３１】
また、導電膜１０５ａは、後に形成されるメモリ素子において浮遊ゲートとして機能しうる。導電膜１０５ｂは、後に形成される容量素子において電極として機能しうる。
【００３２】
次に、レジスト１０６を除去した後、導電膜１０５ａ、１０５ｂを覆うように絶縁膜１０８を形成する（図１（Ｅ）参照）。絶縁膜１０８は、スパッタ法やプラズマＣＶＤ法等により、珪素の酸化物または珪素の窒化物を含む膜（例えば、酸化珪素膜、酸化窒化珪素膜、窒化珪素膜、窒化酸化珪素膜等）を、単層又は積層で形成する。例えば、酸化窒化珪素膜と窒化珪素膜と酸化窒化珪素膜を順に積層させた構造で設けることができる。
【００３３】
次に、絶縁膜１０８上に導電膜１０９を形成する（図１（Ｆ）参照）。
【００３４】
導電膜１０９は、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）等から選択された元素でなる膜、またはこれらの元素の窒化物でなる膜（代表的には、窒化タンタル、窒化タングステン膜、窒化チタン膜）、または前記元素を組み合わせた合金膜（代表的にはＭｏ−Ｗ合金、Ｍｏ−Ｔａ合金）、または前記元素のシリサイド膜（代表的にはタングステンシリサイド膜、チタンシリサイド膜、ニッケルシリサイド膜）を用いることができる。また、導電膜１０９は、複数の導電膜を積層させた構造で設けてもよく、例えば、膜厚が２０ｎｍ〜１００ｎｍの窒化タンタル膜と、膜厚が１００ｎｍ〜４００ｎｍのタングステン膜を順に積層させた構造で設けることができる。タングステンや窒化タンタルは、耐熱性が高いため、導電膜を形成した後に、熱活性化を目的とした加熱処理を行うことができる。
【００３５】
次に、導電膜１０９上に選択的にレジスト１１０を形成し、当該レジスト１１０をマスクとして導電膜１０９を選択的にエッチングして、半導体膜１０３ａ上に導電膜１０９ａを残存させる（図２（Ａ）参照）。半導体膜１０３ｂ上に形成された導電膜１０９は除去する。
【００３６】
次に、レジスト１１０を除去した後、導電膜１０９ａをマスクとして、半導体膜１０３ａ、１０３ｂに不純物元素を導入する（図２（Ｂ）参照）。半導体膜１０３ａには、導電膜１０９ａと重ならない部分に不純物元素が導入され、不純物領域１１１ａが形成される。また、不純物が低濃度含まれたＬＤＤ領域も形成される。半導体膜１０３ｂには、導電膜１０５ｂを突き抜けて全面に不純物元素を導入することにより、不純物領域１１２ａと導電膜１０５ｂと重なる不純物領域１１２ｂが形成される。なお、ここでは、導電膜１０５ａの下方に位置する半導体膜１０３ａの領域には不純物元素が導入されない。その結果、導電膜１０５ｂの下方に位置する半導体膜１０３ｂの領域に含まれる不純物元素の濃度は、導電膜１０５ａの下方に位置する半導体膜１０３ａの領域に含まれる不純物元素の濃度より高くなる。
【００３７】
導入する不純物元素は、ｎ型の不純物元素又はｐ型の不純物元素を用いる。ｎ型の不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等を用いることができる。ｐ型の不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。ここでは、半導体膜１０３ａ、１０３ｂに高濃度のリン（Ｐ）を導入し、ｎ型の不純物領域１１１ａ、１１２ａ、１１２ｂを形成する場合について示す。また、不純物領域１１１ａ、１１２ａ、１１２ｂに含まれる不純物元素の濃度は、上記図１（Ｄ）で形成した不純物領域１０７に含まれる不純物元素の濃度より高くなるように形成する。もちろんボロン（Ｂ）を導入して、ｐ型の不純物領域を形成してもよい。
【００３８】
なお、導電膜１０５ｂを突き抜けて半導体膜１０３ｂに不純物元素を導入する場合、半導体膜１０３ｂ上に形成された絶縁膜１０４ｂ、導電膜１０５ｂ、絶縁膜１０８が薄膜であり、不純物元素の導入を高加速で行うことが好ましい。具体的には、絶縁膜１０４ｂの膜厚を５ｎｍ〜１５ｎｍ、導電膜１０５ｂの膜厚を１０ｎｍ〜５０ｎｍ、絶縁膜１０８の膜厚を２０ｎｍ〜６０ｎｍで設け、ドーピング法による不純物元素の導入の加速電圧を３０ｋＶ〜８０ｋＶ、好ましくは、絶縁膜１０４ｂの膜厚が８ｎｍ〜１０ｎｍ、導電膜１０５ｂの膜厚が２０ｎｍ〜４０ｎｍ、絶縁膜１０８の膜厚が３０ｎｍ〜４０ｎｍ、不純物元素の導入の加速電圧を４０ｋＶ〜５０ｋＶとすることが好ましい。加速電圧が高すぎる場合には絶縁膜１０４ｂがダメージを受ける恐れがあるが、上述した条件で行う場合には絶縁膜１０４ｂに加わるダメージを抑制しつつ、導電膜１０５ｂと重なる半導体膜１０３ｂの領域にも不純物元素を導入することができる。
【００３９】
このように、トランジスタ型のメモリ素子の半導体膜にソース領域又はドレイン領域として機能しうる不純物領域を形成する工程において、容量素子を構成する半導体膜へ不純物元素を導入することによって、作製工程数を削減し低コスト化を図ることができる。
【００４０】
次に、導電膜１０９ａ、絶縁膜１０８を覆うように絶縁膜１１３を形成する（図２（Ｃ）参照）。絶縁膜１１３は、ＣＶＤ法、スパッタ法、ＳＯＧ法、液滴吐出法、スクリーン印刷法等により、シリコンの酸化物やシリコンの窒化物等の無機材料、ポリイミド、ポリアミド、ベンゾシクロブテン、アクリル、エポキシ等の有機材料やシロキサン材料等により、単層または積層で形成する。例えば、絶縁膜１１３を、窒化酸化シリコン膜と酸化窒化シリコン膜の２層の積層構造で設けることができる。なお、シロキサン材料とは、Ｓｉ−Ｏ−Ｓｉ結合を含む材料に相当する。シロキサンは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基（例えばアルキル基、芳香族炭化水素）が用いられる。置換基として、フルオロ基を用いることもできる。または置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。
【００４１】
なお、絶縁膜１１３を形成する前、または絶縁膜１１３を形成した後に、半導体膜の結晶性の回復や半導体膜に添加された不純物元素の活性化、半導体膜の水素化を目的とした加熱処理を行うとよい。加熱処理には、熱アニール、レーザーアニール法またはＲＴＡ法などを適用することができる。
【００４２】
次に、半導体膜１０３ａの不純物領域１１１ａ、半導体膜１０３ｂの不純物領域１１２ａに電気的に接続された導電膜１１４をそれぞれ形成する（図２（Ｄ）参照）。ここでは、絶縁膜１０４ａ、１０４ｂ、１０８、１１３に開口部を形成して半導体膜１０３ａの不純物領域１１１ａ及び半導体膜１０３ｂの不純物領域１１２ａの一部を露出させ、当該開口部に導電膜１１４を設ける。
【００４３】
導電膜１１４は、ＣＶＤ法やスパッタリング法等により、アルミニウム（Ａｌ）、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、銀（Ａｇ）、マンガン（Ｍｎ）、ネオジム（Ｎｄ）、炭素（Ｃ）、シリコン（Ｓｉ）から選択された元素、又はこれらの元素を主成分とする合金材料若しくは化合物材料で、単層又は積層で形成する。アルミニウムを主成分とする合金材料とは、例えば、アルミニウムを主成分としニッケルを含む材料、又は、アルミニウムを主成分とし、ニッケルと、炭素とシリコンの一方又は両方とを含む合金材料に相当する。導電膜１１４は、例えば、バリア膜とアルミニウムシリコン（Ａｌ−Ｓｉ）膜とバリア膜の積層構造、バリア膜とアルミニウムシリコン（Ａｌ−Ｓｉ）膜と窒化チタン膜とバリア膜の積層構造を採用するとよい。なお、バリア膜とは、チタン、チタンの窒化物、モリブデン、又はモリブデンの窒化物からなる薄膜に相当する。アルミニウムやアルミニウムシリコンは抵抗値が低く、安価であるため、導電膜１１４を形成する材料として最適である。また、上層と下層のバリア層を設けると、アルミニウムやアルミニウムシリコンのヒロックの発生を防止することができる。また、還元性の高い元素であるチタンからなるバリア膜を形成すると、結晶質半導体膜上に薄い自然酸化膜ができていたとしても、この自然酸化膜を還元し、結晶質半導体膜と良好なコンタクトをとることができる。
【００４４】
以上の工程により、メモリ素子１２０と容量素子１２１を有する半導体装置を得ることができる。
【００４５】
本実施の形態で示す半導体装置において、メモリ素子１２０は、トンネル絶縁膜として機能しうる絶縁膜１０４ａ、浮遊ゲートとして機能しうる導電膜１０５ａ、導電膜１０５ａと導電膜１０９ａの層間膜となる絶縁膜１０８及びゲート電極として機能しうる導電膜１０９ａを有している。
【００４６】
容量素子１２１は、電極となる半導体膜１０３ｂ及び導電膜１０５ｂの間に絶縁膜１０４ｂが設けられた構造となっている。また、導電膜１０５ｂはメモリ素子１２０の浮遊ゲートとして機能しうる導電膜１０５ａと同一の材料で設けられ、絶縁膜１０４ｂはメモリ素子１２０のトンネル絶縁膜として機能しうる絶縁膜１０４ａと同一の材料で設けられている。容量素子１２１の絶縁膜１０４ｂとして、メモリ素子１２０のトンネル絶縁膜として機能しうる絶縁膜１０４ａと同一の材料で設けることによって、容量素子を構成する絶縁膜の膜厚を薄く形成することができるため、容量素子の面積を小さくすることができる。
【００４７】
このように、メモリ素子１２０と容量素子１２１を同一の工程で形成することにより作製工程の簡略化を図り低コスト化を実現できる。特に、本実施の形態では、容量素子１２１の一方の電極となる半導体膜への不純物元素の導入を、導電膜１０５ｂを突き抜けさせて行うことにより、導電膜１０５ｂの形成前に半導体膜１０３ｂにのみ選択的に不純物元素を導入する工程を省略できるため、作製工程の簡略化を図ることができる。
【００４８】
なお、本実施の形態では、メモリ素子として薄膜トランジスタ（ＴＦＴ）型のメモリ素子又は容量素子を用いた例を示したが、これに限られない。例えば、ＳＯＩ基板を用いて形成される半導体膜をメモリ素子の一方の電極として設けた構成としてもよい。
【００４９】
本実施の形態は、本明細書の他の実施の形態で示した半導体装置の構成や作製方法と組み合わせて行うことができる。
（実施の形態２）
【００５０】
本実施の形態では、上記実施の形態と異なる半導体装置の作製方法及び当該作製方法により得られた半導体装置の構成に関して図面を参照して説明する。具体的には、同一工程でメモリ素子、容量素子及びトランジスタを作製する方法及び当該作製方法により得られた半導体装置の構成に関して図面を参照して説明する。
【００５１】
図３〜図５を参照して、本実施の形態で示す半導体装置の作製方法を説明する。
【００５２】
まず、基板１０１の一表面に絶縁膜１０２を介して、島状の半導体膜１０３ａ、１０３ｂ、２０３ａ、２０３ｂを形成する（図３（Ａ）参照）。なお、半導体膜１０３ａは後に形成されるメモリ素子を構成し、半導体膜１０３ｂは後に形成される容量素子を構成し、半導体膜２０３ａ、２０３ｂは後に形成される薄膜トランジスタを構成する。
【００５３】
次に、半導体膜１０３ａ、１０３ｂ、２０３ａ、２０３ｂを覆うように絶縁膜１０４ａ、１０４ｂ、２０４ａ、２０４ｂをそれぞれ形成し、その後、当該絶縁膜１０４ａ、１０４ｂ、２０４ａ、２０４ｂを覆うように導電膜１０５を形成する（図３（Ｂ）参照）。
【００５４】
なお、半導体膜１０３ａ、２０３ａ、２０３ｂにしきい値等を制御するため、あらかじめ低濃度の不純物元素を導入しておいてもよい。この場合は、半導体膜１０３ａ、２０３ａ、２０３ｂにおいて、後にチャネル形成領域となる領域にも不純物元素が導入されることとなる。不純物元素としては、ｎ型を付与する不純物元素又はｐ型を付与する不純物元素を用いることができる。ｎ型を示す不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等を用いることができる。ｐ型を示す不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。ここでは、不純物元素として、ボロン（Ｂ）を５×１０１５〜５×１０１７／ｃｍ３の濃度で含まれるように半導体膜１０３ａ、２０３ａ、２０３ｂの全面にあらかじめ導入する。
【００５５】
次に、半導体膜２０３ａ、２０３ｂの上方に設けられた導電膜１０５を選択的に除去した後、絶縁膜２０４ａ及び絶縁膜２０４ｂを除去する（図３（Ｃ）参照）。なお、半導体膜１０３ａ、１０３ｂの上方には導電膜１０５を残存させる。
【００５６】
次に、残存した導電膜１０５上に選択的にレジスト１０６を形成し、半導体膜２０３ａ、２０３ｂを覆うようにレジスト１０６を形成した後、当該レジスト１０６をマスクとして残存した導電膜１０５をさらに選択的にエッチングして、半導体膜１０３ａ上に導電膜１０５ａ、半導体膜１０３ｂ上に導電膜１０５ｂを残存させる。続いて、当該レジスト１０６をマスクとして、半導体膜１０３ａ、１０３ｂに不純物元素を導入し、半導体膜１０３ａ、１０３ｂに不純物領域１０７を形成する（図３（Ｄ）参照）。
【００５７】
導入する不純物元素は、ｎ型の不純物元素又はｐ型の不純物元素を用いる。ｎ型の不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等を用いることができる。ｐ型の不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。ここでは、半導体膜１０３ａ、１０３ｂにリン（Ｐ）を導入し、ｎ型の不純物領域１０７を形成する場合について示す。
【００５８】
次に、レジスト１０６を除去した後、半導体膜２０３ａ、２０３ｂ、導電膜１０５ａ、１０５ｂを覆うように絶縁膜１０８を形成した後、当該絶縁膜１０８上に導電膜１０９を形成する（図４（Ａ）参照）。
【００５９】
次に、導電膜１０９上に選択的にレジスト１１０を形成し、当該レジスト１１０をマスクとして導電膜１０９を選択的にエッチングして、半導体膜１０３ａ、２０３ａ、２０３ｂ上にそれぞれ導電膜１０９、２０９ａ、２０９ｂを残存させる（図４（Ｂ）参照）。半導体膜１０３ｂ上に形成された導電膜１０９は、除去する。
【００６０】
次に、レジスト１１０を除去した後、半導体膜１０３ａ、２０３ｂを覆うようにレジスト２１０ａを形成し、当該レジスト２１０ａ、導電膜２０９ａをマスクとして、半導体膜２０３ａ、１０３ｂに不純物元素を導入する（図４（Ｃ）参照）。半導体膜２０３ａには、導電膜２０９ａと重ならない領域に不純物元素が導入され、不純物領域２１１が形成される。半導体膜１０３ｂには、導電膜１０５ｂを突き抜けて全面に不純物元素が導入され、不純物領域１１２ａと導電膜１０５ｂと重なる不純物領域１１２ｂが形成される。
【００６１】
なお、導入する不純物元素は、ｎ型の不純物元素又はｐ型の不純物元素を用いる。ここでは、半導体膜２０３ａ、１０３ｂに高濃度のｐ型不純物元素で軽元素のボロン（Ｂ）を導入し、ｐ型の不純物領域２１１、１１２ａ、１１２ｂを形成する場合について示している。絶縁膜１０８、導電膜１０５、絶縁膜１０４ｂを介して半導体膜１０３ｂに不純物元素の導入を行う場合、ボロン（Ｂ）等の軽元素を用いることにより絶縁膜１０４ｂに加わるダメージを低減することができる。
【００６２】
次に、レジスト２１０ａを除去した後、半導体膜１０３ｂ、２０３ａを覆うようにレジスト２１０ｂを形成し、当該レジスト２１０ｂ、導電膜１０９、２０９ｂをマスクとして、半導体膜１０３ａ、２０３ｂに不純物元素を導入する（図５（Ａ）参照）。半導体膜１０３ａには、導電膜１０９と重ならない領域に不純物元素が導入され、不純物領域１１１が形成される。半導体膜２０３ｂには、導電膜２０９ｂと重ならない領域に不純物元素が導入され、不純物領域２１２が形成される。なお、半導体膜１０３ｂへの不純物元素の導入は、図４（Ｃ）で行うのでなく、図５（Ａ）において半導体膜１０３ｂ、２０３ａへの不純物元素の導入と同時に行ってもよい。その結果、導電膜１０５ｂの下方に位置する半導体膜１０３ｂの領域に含まれる不純物元素の濃度は、導電膜１０５ａの下方に位置する半導体膜１０３ａの領域に含まれる不純物元素の濃度、導電膜２０９ａの下方に位置する半導体膜２０３ａの領域に含まれる不純物元素の濃度及び導電膜２０９ｂの下方に位置する半導体膜２０３ｂの領域に含まれる不純物元素の濃度より高くなる。
【００６３】
導入する不純物元素は、ｎ型の不純物元素又はｐ型の不純物元素を用いる。ここでは、半導体膜１０３ａ、２０３ｂに高濃度のリン（Ｐ）を導入し、ｎ型の不純物領域１１１、２１２を形成する場合について示す。
【００６４】
次に、導電膜１０９ａ、２０９ａ、２０９ｂ、絶縁膜１０８を覆うように絶縁膜１１３を形成した後、半導体膜１０３ａの不純物領域１１１、半導体膜１０３ｂの不純物領域１１２ａ、半導体膜２０３ａの不純物領域２１１、半導体膜２０３ｂの不純物領域２１２に電気的に接続された導電膜１１４をそれぞれ形成する（図５（Ｂ）参照）。
【００６５】
以上の工程により、メモリ素子１２０、容量素子１２１、薄膜トランジスタ２２０、２２１を有する半導体装置を得ることができる。
【００６６】
なお、本実施の形態では、トランジスタとして薄膜トランジスタを用いた例を示したが、これに限られず様々な形態のトランジスタを適用させることが出来る。よって、適用可能なトランジスタの種類に限定はない。したがって、非晶質シリコンや多結晶シリコンに代表される非単結晶半導体膜を用いた薄膜トランジスタ（ＴＦＴ）に限られず、半導体基板やＳＯＩ基板を用いて形成されるトランジスタ、ＭＯＳ型トランジスタ、接合型トランジスタ、バイポーラトランジスタ、ＺｎＯ、ａ−ＩｎＧａＺｎＯなどの化合物半導体を用いたトランジスタ、有機半導体やカーボンナノチューブを用いたトランジスタ、その他のトランジスタを適用することができる。なお、非単結晶半導体膜には水素またはハロゲンが含まれていてもよい。
【００６７】
また、トランジスタの構成は、様々な形態をとることができる。特定の構成に限定されない。例えば、ゲート本数が２本以上になっているマルチゲート構造を用いてもよい。マルチゲート構造にすることにより、オフ電流の低減や、トランジスタの耐圧を向上させて信頼性を良くし、飽和領域で動作する時に、ドレインとソース間電圧が変化しても、ドレインとソース間電流があまり変化せず、フラットな特性にすることができる。また、ＬＤＤ領域があってもよい。ＬＤＤ領域を設けることにより、オフ電流の低減や、トランジスタの耐圧を向上させて信頼性を良くし、飽和領域で動作する時に、ドレインとソース間電圧が変化しても、ドレインとソース間電流があまり変化せず、フラットな特性にすることができる。
【００６８】
本実施の形態は、本明細書の他の実施の形態で示した半導体装置の構成や作製方法と組み合わせて行うことができる。
【００６９】
（実施の形態３）
本実施の形態では、上記実施の形態で示した半導体装置の使用形態の一例について説明する。具体的には、非接触でデータの入出力が可能である半導体装置の適用例に関して図面を参照して以下に説明する。非接触でデータの入出力が可能である半導体装置は利用の形態によっては、ＲＦＩＤタグ、ＩＤタグ、ＩＣタグ、ＩＣチップ、ＲＦタグ、無線タグ、電子タグまたは無線チップともよばれる。
【００７０】
半導体装置８０は、非接触でデータを交信する機能を有し、高周波回路８１、電源回路８２、リセット回路８３、クロック発生回路８４、データ復調回路８５、データ変調回路８６、他の回路の制御を行う制御回路８７、記憶回路８８およびアンテナ８９を有している（図１１（Ａ））。高周波回路８１はアンテナ８９より信号を受信して、データ変調回路８６より受信した信号をアンテナ８９から出力する回路であり、電源回路８２は受信信号から電源電位を生成する回路であり、リセット回路８３はリセット信号を生成する回路であり、クロック発生回路８４はアンテナ８９から入力された受信信号を基に各種クロック信号を生成する回路であり、データ復調回路８５は受信信号を復調して制御回路８７に出力する回路であり、データ変調回路８６は制御回路８７から受信した信号を変調する回路である。また、制御回路８７としては、例えばコード抽出回路９１、コード判定回路９２、ＣＲＣ判定回路９３および出力ユニット回路９４が設けられている。なお、コード抽出回路９１は制御回路８７に送られてきた命令に含まれる複数のコードをそれぞれ抽出する回路であり、コード判定回路９２は抽出されたコードとリファレンスに相当するコードとを比較して命令の内容を判定する回路であり、ＣＲＣ回路は判定されたコードに基づいて送信エラー等の有無を検出する回路である。
【００７１】
次に、上述した半導体装置の動作の一例について説明する。まず、アンテナ８９により無線信号が受信される。無線信号は高周波回路８１を介して電源回路８２に送られ、高電源電位（以下、ＶＤＤと記す）が生成される。ＶＤＤは半導体装置８０が有する各回路に供給される。また、高周波回路８１を介してデータ復調回路８５に送られた信号は復調される（以下、復調信号）。さらに、高周波回路８１を介してリセット回路８３およびクロック発生回路８４を通った信号及び復調信号は制御回路８７に送られる。制御回路８７に送られた信号は、コード抽出回路９１、コード判定回路９２およびＣＲＣ判定回路９３等によって解析される。そして、解析された信号にしたがって、記憶回路８８内に記憶されている半導体装置の情報が出力される。出力された半導体装置の情報は出力ユニット回路９４を通って符号化される。さらに、符号化された半導体装置８０の情報はデータ変調回路８６を通って、アンテナ８９により無線信号に載せて送信される。なお、半導体装置８０を構成する複数の回路においては、低電源電位（以下、ＶＳＳ）は共通であり、ＶＳＳはＧＮＤとすることができる。
【００７２】
このように、リーダ／ライタから半導体装置８０に信号を送り、当該半導体装置８０から送られてきた信号をリーダ／ライタで受信することによって、半導体装置のデータを読み取ることが可能となる。
【００７３】
また、半導体装置８０は、各回路への電源電圧の供給を電源（バッテリー）を搭載せず電磁波により行うタイプとしてもよいし、電源（バッテリー）を搭載して電磁波又は電源（バッテリー）により各回路に電源電圧を供給するタイプとしてもよい。
【００７４】
上記実施の形態で示した作製方法を高周波回路８１、電源回路８２、リセット回路８３、クロック発生回路８４、データ復調回路８５、データ変調回路８６、制御回路８７、記憶回路８８に適用することによって、低コストで半導体装置を得ることができる。
【００７５】
次に、非接触でデータの入出力が可能な半導体装置の使用形態の一例について説明する。表示部３２１０を含む携帯端末の側面には、リーダ／ライタ３２００が設けられ、品物３２２０の側面には半導体装置３２３０が設けられる（図１１（Ｂ））。品物３２２０が含む半導体装置３２３０にリーダ／ライタ３２００をかざすと、表示部３２１０に品物の原材料や原産地、生産工程ごとの検査結果や流通過程の履歴等、更に商品の説明等の商品に関する情報が表示される。また、商品３２６０をベルトコンベアにより搬送する際に、リーダ／ライタ３２４０と、商品３２６０に設けられた半導体装置３２５０を用いて、該商品３２６０の検品を行うことができる（図１１（Ｃ））。このように、システムに半導体装置を活用することで、情報の取得を簡単に行うことができ、高機能化と高付加価値化を実現する。
【００７６】
また、上述した非接触データの入出力が可能である半導体装置における信号の伝送方式は、電磁結合方式、電磁誘導方式またはマイクロ波方式等を用いることができる。伝送方式は、実施者が使用用途を考慮して適宜選択すればよく、伝送方式に伴って最適なアンテナを設ければよい。
【００７７】
例えば、半導体装置における信号の伝送方式として、電磁結合方式または電磁誘導方式（例えば１３．５６ＭＨｚ帯）を適用する場合には、磁界密度の変化による電磁誘導を利用するため、アンテナとして機能する導電膜を輪状（例えば、ループアンテナ）、らせん状（例えば、スパイラルアンテナ）に形成する。
【００７８】
また、半導体装置における信号の伝送方式として、マイクロ波方式（例えば、ＵＨＦ帯（８６０〜９６０ＭＨｚ帯）、２．４５ＧＨｚ帯等）を適用する場合には、信号の伝送に用いる電磁波の波長を考慮してアンテナとして機能する導電層の長さ等の形状を適宜設定すればよく、例えば、アンテナとして機能する導電膜を線状（例えば、ダイポールアンテナ）、平坦な形状（例えば、パッチアンテナ）またはリボン型の形状等に形成することができる。また、アンテナとして機能する導電膜の形状は線状に限られず、電磁波の波長を考慮して曲線状や蛇行形状またはこれらを組み合わせた形状で設けてもよい。
【００７９】
アンテナとして機能する導電膜は、ＣＶＤ法、スパッタ法、スクリーン印刷やグラビア印刷等の印刷法、液滴吐出法、ディスペンサ法、メッキ法等を用いて、導電性材料により形成する。導電膜は、アルミニウム（Ａｌ）、チタン（Ｔｉ）、銀（Ａｇ）、銅（Ｃｕ）、金（Ａｕ）、白金（Ｐｔ）ニッケル（Ｎｉ）、パラジウム（Ｐｄ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）から選択された元素、又はこれらの元素を主成分とする合金材料若しくは化合物材料で、単層構造又は積層構造で形成する。
【００８０】
例えば、スクリーン印刷法を用いてアンテナとして機能する導電膜を形成する場合には、粒径が数ｎｍから数十μｍの導電体粒子を有機樹脂に溶解または分散させた導電性のペーストを選択的に印刷することによって設けることができる。導電体粒子としては、銀（Ａｇ）、金（Ａｕ）、銅（Ｃｕ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）およびチタン（Ｔｉ）等のいずれか一つ以上の金属粒子やハロゲン化銀の微粒子、または分散性ナノ粒子を用いることができる。また、導電性ペーストに含まれる有機樹脂は、金属粒子のバインダー、溶媒、分散剤および被覆材として機能する有機樹脂から選ばれた一つまたは複数を用いることができる。代表的には、エポキシ樹脂、シリコーン樹脂等の有機樹脂が挙げられる。また、導電膜の形成にあたり、導電性のペーストを押し出した後に焼成することが好ましい。例えば、導電性のペーストの材料として、銀を主成分とする微粒子（例えば粒径１ｎｍ以上１００ｎｍ以下）を用いる場合、１５０〜３００℃の温度範囲で焼成することにより硬化させて導電膜を得ることができる。また、はんだや鉛フリーのはんだを主成分とする微粒子を用いてもよく、この場合は粒径２０μｍ以下の微粒子を用いることが好ましい。はんだや鉛フリーはんだは、低コストであるといった利点を有している。
【００８１】
なお、上述した以外にも可撓性を有する半導体装置の用途は広範にわたり、非接触で対象物の履歴等の情報を明確にし、生産・管理等に役立てる商品であればどのようなものにも適用することができる。例えば、紙幣、硬貨、有価証券類、証書類、無記名債券類、包装用容器類、書籍類、記録媒体、身の回り品、乗物類、食品類、衣類、保健用品類、生活用品類、薬品類及び電子機器等に設けて使用することができる。これらの例に関して図１２を用いて説明する。
【００８２】
紙幣、硬貨とは、市場に流通する金銭であり、特定の地域で貨幣と同じように通用するもの（金券）、記念コイン等を含む。有価証券類とは、小切手、証券、約束手形等を指す（図１２（Ａ））。証書類とは、運転免許証、住民票等を指す（図１２（Ｂ））。無記名債券類とは、切手、おこめ券、各種ギフト券等を指す（図１２（Ｃ））。包装用容器類とは、お弁当等の包装紙、ペットボトル等を指す（図１２（Ｄ））。書籍類とは、書物、本等を指す（図１２（Ｅ））。記録媒体とは、ＤＶＤソフト、ビデオテープ等を指す（図１２（Ｆ））。乗物類とは、自転車等の車両、船舶等を指す（図１２（Ｇ））。身の回り品とは、鞄、眼鏡等を指す（図１２（Ｈ））。食品類とは、食料品、飲料等を指す。衣類とは、衣服、履物等を指す。保健用品類とは、医療器具、健康器具等を指す。生活用品類とは、家具、照明器具等を指す。薬品類とは、医薬品、農薬等を指す。電子機器とは、液晶表示装置、ＥＬ表示装置、テレビジョン装置（テレビ受像機、薄型テレビ受像機）、携帯電話機等を指す。
【００８３】
紙幣、硬貨、有価証券類、証書類、無記名債券類等に半導体装置８０を設けることにより、偽造を防止することができる。また、包装用容器類、書籍類、記録媒体等、身の回り品、食品類、生活用品類、電子機器等に半導体装置８０を設けることにより、検品システムやレンタル店のシステムなどの効率化を図ることができる。乗物類、保健用品類、薬品類等に半導体装置８０を設けることにより、偽造や盗難の防止、薬品類ならば、薬の服用の間違いを防止することができる。半導体装置８０の設け方としては、物品の表面に貼ったり、物品に埋め込んだりして設ける。例えば、本ならば紙に埋め込んだり、有機樹脂からなるパッケージなら当該有機樹脂に埋め込んだりするとよい。可撓性を有する半導体装置を用いることによって、紙等に設けた場合であっても、上記実施の形態で示した構造を有する半導体装置を用いて半導体装置を設けることにより、当該半導体装置に含まれる素子の破損等を防止することができる。
【００８４】
このように、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、電子機器等に半導体装置を設けることにより、検品システムやレンタル店のシステムなどの効率化を図ることができる。また乗物類に半導体装置を設けることにより、偽造や盗難を防止することができる。また、動物等の生き物に埋め込むことによって、個々の生き物の識別を容易に行うことができる。例えば、家畜等の生き物にセンサーを備えた半導体装置を埋め込むことによって、生まれた年や性別または種類等はもちろん体温等の健康状態を容易に管理することが可能となる。
【００８５】
なお、本実施の形態は、本明細書の他の実施の形態で示した半導体装置の構成や作製方法と組み合わせて行うことができる。つまり、上記実施の形態で示した半導体装置の構成を本実施の形態で示した半導体装置に適用することができる。
【００８６】
（実施の形態４）
本実施の形態では、上記実施の形態３で示した非接触でデータの入出力が可能である半導体装置の作製方法に関して図面を参照して説明する。なお、本実施の形態では、薄膜トランジスタ等の素子を一度支持基板（仮基板）に設けた後、可撓性を有する基板に転置して半導体装置を作製する場合に関して説明する。また、本実施の形態では、一つの基板（支持基板）に集積回路部が設けられたチップを複数（ここでは、縦４個×横３個）形成し、複数の半導体装置を作製する場合について説明する。以下の説明において、図６、図７は上面図の模式図であり、図８、図９は図６、図７におけるＡ−Ｂ間の断面図の模式図である。
【００８７】
まず、基板１０１の一表面に剥離層３０１を形成し、続けて下地となる絶縁膜１０２を介して島状の半導体膜１０３ａ、１０３ｂ、２０３ａ、２０３ｂを形成する（図６（Ａ）、図８（Ａ）参照）。なお、以下の工程において、図６（Ａ）に示された複数の領域３２０にそれぞれ半導体装置を構成する集積回路及びアンテナが形成されるものとして説明する。
【００８８】
なお、本工程では、剥離層３０１を基板１０１の全面に設けているが、必要に応じて、基板１０１の全面に剥離層を設けた後に、フォトリソグラフィ法により剥離層３０１を選択的に設けてもよい。また、基板１０１に接するように剥離層３０１を形成しているが、必要に応じて、基板１０１に接するように酸化珪素膜、酸化窒化珪素膜、窒化珪素膜、窒化酸化珪素膜等の絶縁膜を形成し、当該絶縁膜に接するように剥離層３０１を形成してもよい。
【００８９】
剥離層３０１は、金属膜や金属膜と金属酸化膜の積層構造等を用いることができる。金属膜としては、タングステン（Ｗ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニオブ（Ｎｂ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、ジルコニウム（Ｚｒ）、亜鉛（Ｚｎ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）から選択された元素または前記元素を主成分とする合金材料若しくは化合物材料からなる膜を単層又は積層して形成する。また、これらの材料は、スパッタ法やプラズマＣＶＤ法等の各種ＣＶＤ法等を用いて形成することができる。金属膜と金属酸化膜の積層構造としては、上述した金属膜を形成した後に、酸素雰囲気化またはＮ２Ｏ雰囲気下におけるプラズマ処理、酸素雰囲気化またはＮ２Ｏ雰囲気下における加熱処理を行うことによって、金属膜表面に当該金属膜の酸化物または酸化窒化物を設けることができる。また、金属膜を形成した後に、オゾン水等の酸化力の強い溶液で表面を処理することにより、金属膜表面に当該金属膜の酸化物又は酸化窒化物を設けることができる。
【００９０】
次に、上記実施の形態で説明した図３（Ｂ）〜図５（Ｂ）と同様の工程を経た後、絶縁膜１１３、導電膜１１４を覆うように絶縁膜３０２を形成し、当該絶縁膜３０２上にアンテナとして機能する導電膜３０３を形成する（図６（Ｂ）、図８（Ｂ）参照）。
【００９１】
絶縁膜３０２は、スパッタ法、ＣＶＤ法、ＳＯＧ法、液滴吐出法等により、珪素の酸化物や珪素の窒化物等の無機材料、ポリイミド、ポリアミド、ベンゾシクロブテン、アクリル、エポキシ、シロキサン等の有機材料等で形成する。
【００９２】
導電膜３０３は、ＣＶＤ法、スパッタ法、スクリーン印刷やグラビア印刷等の印刷法、液滴吐出法、ディスペンサ法、メッキ法等を用いて、導電性材料により形成する。導電性材料は、アルミニウム（Ａｌ）、チタン（Ｔｉ）、銀（Ａｇ）、銅（Ｃｕ）、金（Ａｕ）、白金（Ｐｔ）ニッケル（Ｎｉ）、パラジウム（Ｐｄ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）から選択された元素、又はこれらの元素を主成分とする合金材料若しくは化合物材料で、単層構造又は積層構造で形成する。
【００９３】
次に、薄膜トランジスタ２２０、２２１、メモリ素子１２０、容量素子１２１、アンテナとして機能する導電膜３０３等を含む素子形成層３１０を基板１０１から剥離する。
【００９４】
まず、導電膜３０３を覆うように絶縁膜３０４を形成した後、レーザー光を照射することにより開口部３０５を形成する（図６（Ｃ）、図８（Ｃ）参照）。続いて、素子形成層３１０の一方の面（ここでは、絶縁膜３０４の表面）を第１のシート材料３０６に貼り合わせた後、基板１０１から素子形成層３１０を剥離する（図９（Ａ）参照）。第１のシート材料３０６としては、ホットメルトフィルム等のプラスチックフィルムを用いることができる。また、後に第１のシート材料３０６を剥離する場合には、熱を加えることにより粘着力が弱まる熱剥離テープを用いることができる。
【００９５】
なお、剥離する際に水やオゾン水等の水溶液で剥離する面を濡らしながら行うことによって、薄膜トランジスタ２２０、２２１、メモリ素子１２０、容量素子１２１等の素子が静電気等によって破壊されることを防止できる。また、素子形成層３１０が剥離された基板１０１を再利用することによって、低コスト化を実現することができる。
【００９６】
次に、素子形成層３１０の他方の面（基板１０１からの剥離により露出した面）に第２のシート材料３０７を貼り合わせて設ける（図７（Ａ）、図９（Ｂ）参照）。第２のシート材料３０７は、可撓性を有する基板を用いることができ、例えば、プラスチック基板を適用することができる。
【００９７】
次に、第２のシート材料３０７が設けられた素子形成層３１０をダイシング、スクライビング又はレーザーカット法等により分断することによって、複数の半導体装置を得ることができる（図７（Ｂ）、図１０参照）。なお、ここでは、第２のシート材料３０７を貼り合わせると同時又は貼り合わせた後に第１のシート材料３０６を剥離する場合を示しているが、第１のシート材料３０６を残した構成としてもよい。
【００９８】
本実施の形態では、基板１０１上に薄膜トランジスタやアンテナ等の素子を形成した後、当該基板１０１から剥離することによって可撓性を有する半導体装置を作製する場合について示したが、これに限られない。例えば、基板１０１上に剥離層３０１を設けずに作製してもよい。
【００９９】
なお、本実施の形態では、トランジスタとして薄膜トランジスタを用いた例を示したが、これに限られず様々な形態のトランジスタを適用させることが出来る。よって、適用可能なトランジスタの種類に限定はない。したがって、非晶質シリコンや多結晶シリコンに代表される非単結晶半導体膜を用いた薄膜トランジスタ（ＴＦＴ）に限られず、半導体基板やＳＯＩ基板を用いて形成されるトランジスタ、ＭＯＳ型トランジスタ、接合型トランジスタ、バイポーラトランジスタ、ＺｎＯ、ａ−ＩｎＧａＺｎＯなどの化合物半導体を用いたトランジスタ、有機半導体やカーボンナノチューブを用いたトランジスタ、その他のトランジスタを適用することができる。なお、非単結晶半導体膜には水素またはハロゲンが含まれていてもよい。
【０１００】
また、トランジスタの構成は、様々な形態をとることができる。特定の構成に限定されない。例えば、ゲート本数が２本以上になっているマルチゲート構造を用いてもよい。マルチゲート構造にすることにより、オフ電流の低減や、トランジスタの耐圧を向上させて信頼性を良くし、飽和領域で動作する時に、ドレイン・ソース間電圧が変化しても、ドレインとソース間電流があまり変化せず、フラットな特性にすることができる。また、ＬＤＤ領域があってもよい。ＬＤＤ領域を設けることにより、オフ電流の低減や、トランジスタの耐圧を向上させて信頼性を良くし、飽和領域で動作する時に、ドレインとソース間電圧が変化しても、ドレインとソース間電流があまり変化せず、フラットな特性にすることができる。
【図面の簡単な説明】
【０１０１】
【図１】本発明の半導体装置の作製方法の一例を示す図。
【図２】本発明の半導体装置の作製方法の一例を示す図。
【図３】本発明の半導体装置の作製方法の一例を示す図。
【図４】本発明の半導体装置の作製方法の一例を示す図。
【図５】本発明の半導体装置の作製方法の一例を示す図。
【図６】本発明の半導体装置の作製方法の一例を示す図。
【図７】本発明の半導体装置の作製方法の一例を示す図。
【図８】本発明の半導体装置の作製方法の一例を示す図。
【図９】本発明の半導体装置の作製方法の一例を示す図。
【図１０】本発明の半導体装置の作製方法の一例を示す図。
【図１１】本発明の半導体装置の使用形態の一例を示す図。
【図１２】本発明の半導体装置の使用形態の一例を示す図。
【符号の説明】
【０１０２】
８０    半導体装置
８１    高周波回路
８２    電源回路
８３    リセット回路
８４    クロック発生回路
８５    データ復調回路
８６    データ変調回路
８７    制御回路
８８    記憶回路
８９    アンテナ
９１    コード抽出回路
９２    コード判定回路
９３    ＣＲＣ判定回路
９４    出力ユニット回路
１０１    基板
１０２    絶縁膜
１０３    半導体膜
１０５    導電膜
１０６    レジスト
１０７    不純物領域
１０８    絶縁膜
１０９    導電膜
１１０    レジスト
１１１    不純物領域
１１２    絶縁膜
１１３    絶縁膜
１１４    導電膜
１２０    メモリ素子
１２１    容量素子
２１１    不純物領域
２１２    不純物領域
２２０    薄膜トランジスタ
３０１    剥離層
３０２    絶縁膜
３０３    導電膜
３０４    絶縁膜
３０５    開口部
３０６    シート材料
３０７    シート材料
３２０    領域
３１０    素子形成層
１０２ａ    半導体膜
１０３ａ    半導体膜
１０３ｂ    半導体膜
１０４ａ    絶縁膜
１０４ｂ    絶縁膜
１０５ａ    導電膜
１０５ｂ    導電膜
１０９ａ    導電膜
１１１ａ    不純物領域
１１２ａ    不純物領域
１１２ｂ    不純物領域
２０３ａ    半導体膜
２０３ｂ    半導体膜
２０４ａ    絶縁膜
２０４ｂ    絶縁膜
２０９ａ    導電膜
２０９ｂ    導電膜
２１０ａ    レジスト
２１０ｂ    レジスト
３２００    リーダ／ライタ
３２１０    表示部
３２２０    品物
３２３０    半導体装置
３２４０    リーダ／ライタ
３２５０    半導体装置
３２６０    商品
【図１】
2008244460.tif 000003
【図２】
2008244460.tif 000004
【図３】
2008244460.tif 000005
【図４】
2008244460.tif 000006
【図５】
2008244460.tif 000007
【図６】
2008244460.tif 000008
【図７】
2008244460.tif 000009
【図８】
2008244460.tif 000010
【図９】
2008244460.tif 000011
【図１０】
2008244460.tif 000012
【図１１】
2008244460.tif 000013
【図１２】
2008244460.tif 000014