(57)【要約】【課題】レーザーネーミングによるウエハへのダメージを軽減できる技術を提供する。【解決手段】基板の主面（エピタキシャル層２の表面）にレーザー照射により記号を描画（マーキング）するに当たり、その記号は微小なドットＤＴの集合体から形成し、突出部ＤＴＴ以外のエピタキシャル層２の表面から窪み部ＤＴＫの最深部までで規定されるドットＤＴの深さは、記号を光学的に読み取ることができる範囲内でできるだけ浅く、すなわち０．５μｍ〜１．５μｍ程度となるように形成する。【選択図】図５
2008244228.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）主面が複数のチップ領域に区画された半導体ウエハを供給する工程、
（ｂ）前記半導体ウエハの前記主面において、前記複数のチップ領域外の第１領域にレーザーを照射することによって記号を付与する工程、
（ｃ）各々の前記チップ領域に半導体素子および前記半導体素子と電気的に接続する回路を形成する工程、
を含み、
前記記号は、視認性を確保できる第１深さの複数のドットの集合体であり、
前記第１深さは、前記（ｃ）工程時に前記半導体ウエハに加わる熱により前記半導体ウエハにミスフィット転位を生じさせない深さであることを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記第１深さは、０．５μｍ〜１．５μｍであることを特徴とする半導体装置の製造方法。
【請求項３】
請求項１記載の半導体装置の製造方法において、
前記（ｂ）工程前に、前記半導体ウエハの前記主面にエピタキシャル結晶層を形成することを特徴とする半導体装置の製造方法。
【請求項４】
請求項３記載の半導体装置の製造方法において、
前記半導体素子は、パワーＭＩＳＦＥＴまたはＩＧＢＴであることを特徴とする半導体装置の製造方法。
【請求項５】
請求項１記載の半導体装置の製造方法において、
前記半導体ウエハおよび前記エピタキシャル結晶層は、シリコンを主成分とすることを特徴とする半導体装置の製造方法。
【請求項６】
請求項１記載の半導体装置の製造方法において、
前記第１領域は、前記半導体ウエハの外周に沿い、かつオリエンテーションフラットまたはノッチと対向する第１位置、もしくは前記半導体ウエハの外周に沿い、かつ前記半導体ウエハの前記主面の中心を対称点としてオリエンテーションフラットまたはノッチとは反対側の第２位置に配置することを特徴とする半導体装置の製造方法。
【請求項７】
請求項１記載の半導体装置の製造方法において、
前記（ｃ）工程は、８５０℃以上の第１雰囲気中にて前記半導体ウエハに処理を施す工程を含むことを特徴とする半導体装置の製造方法。
【請求項８】
請求項７記載の半導体装置の製造方法において、
前記（ｃ）工程は、前記半導体ウエハを室温の第２雰囲気中から前記第１雰囲気中へ移送する工程、および前記半導体ウエハを前記第１雰囲気中から前記第２雰囲気中へ移送する工程の少なくとも一方を含むことを特徴とする半導体装置の製造方法。
【請求項９】
請求項１記載の半導体装置の製造方法において、
前記記号は、製品名、仕様およびロット番号のうちの少なくとも一つを示すことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造技術に関し、特に、パワートランジスタを有する半導体装置の製造工程に適用して有効な技術に関するものである。
【背景技術】
【０００２】
特開２００１−１９６２８０号公報（特許文献１）および特開２００１−１９６２８１号公報（特許文献２）には、半導体ウエハへのレーザーマーキングによるスリップ転位の発生防止および微小なマーキングの消滅防止を目的として、半導体ウエハに複数の微小なマークを付与し、相互にバックアップとして機能させる技術が開示されている。
【０００３】
特開平１０−４０４０号公報（特許文献３）には、パルスレーザービームの照射により半導体材料表面にパターンを刻印することにより、パターン形成中の塵埃の発生を抑制しつつ視認性に優れたパターンを形成する技術が開示されている。
【０００４】
特開２００１−１１８７５７号公報（特許文献４）には、半導体ウエハの切断面または研削面に、マーク中央部が被マーキング面から隆起し視認性に優れたドットマークを形成する技術が開示されている。
【０００５】
特開２００１−３５１８３５号公報（特許文献５）には、視認性に優れたアスペクト比の大きい凹穴型ドットマークを形成する技術が開示されている。
【０００６】
特開平３−１１６８１５号公報（特許文献６）には、半導体ウエハへのネーミングを行う際に、レーザー等を用いてダイシングラインを避けてネーミングを行うことにより、半導体ウエハのダイシング後の管理情報の保存を可能とし、半導体ウエハの個別管理を可能とする技術が開示されている。
【特許文献１】特開２００１−１９６２８０号公報
【特許文献２】特開２００１−１９６２８１号公報
【特許文献３】特開平１０−４０４０号公報
【特許文献４】特開２００１−１１８７５７号公報
【特許文献５】特開２００１−３５１８３５号公報
【特許文献６】特開平３−１１６８１５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
数ワット以上の電力を扱える大電力用途のトランジスタをパワートランジスタといい、種々の構造のものが検討されている。
【０００８】
本発明者は、パワートランジスタの製造工程において、パワートランジスタが形成された半導体チップ（以下、単にチップと記す）が複数切り出される半導体ウエハ（以下、単にウエハと記す）にレーザーを用いて製品名およびロット番号等を刻印するレーザーネーミング技術について検討している。その中で、本発明者は、以下のような課題を見出した。
【０００９】
すなわち、パワートランジスタのうち、パワーＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）やＩＧＢＴ（Insulated Gate Bipolar Transistor）は、主面（素子形成面）上にエピタキシャル結晶を成長させたウエハを用いて製造している。本発明者は、このようなエピタキシャル結晶を成長させたウエハにおいて、主面側にレーザーネーミングを施すと、レーザーによる高温熱処理により、特にエピタキシャル結晶層でミスフィット転位を生じやすくなることを見出した。このようなミスフィット転位が生じたウエハを用いて製造されたパワーＭＩＳＦＥＴやＩＧＢＴにおいては、ミスフィット転位に起因する熱応力がチップに作用し、パワーＭＩＳＦＥＴやＩＧＢＴにリーク不良が生じやすくなる課題が生じる。
【００１０】
本発明の目的は、レーザーネーミングによるウエハへのダメージを軽減できる技術を提供することにある。
【００１１】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１２】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１３】
本発明による半導体装置の製造方法は、
（ａ）主面が複数のチップ領域に区画された半導体ウエハを供給する工程、
（ｂ）前記半導体ウエハの前記主面において、前記複数のチップ領域外の第１領域にレーザーを照射することによって記号を付与する工程、
（ｃ）各々の前記チップ領域に半導体素子および前記半導体素子と電気的に接続する回路を形成する工程、
を含み、
前記記号は、視認性を確保できる第１深さの複数のドットの集合体であり、
前記第１深さは、前記（ｃ）工程時に前記半導体ウエハに加わる熱により前記半導体ウエハにミスフィット転位を生じさせない深さである。
【発明の効果】
【００１４】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１５】
レーザーネーミングによるウエハへのダメージを軽減できる。
【発明を実施するための最良の形態】
【００１６】
本願発明を詳細に説明する前に、本願における用語の意味を説明すると次の通りである。
【００１７】
デバイス面とは、ウエハの主面であって、その面にリソグラフィにより、複数のチップ領域に対応するデバイスパターンが形成される面をいう。
【００１８】
ミスフィット（misfit）とは、有機金属気相成長（Metal Organic Chemical Vapor Deposition；ＭＯＣＶＤ）法や分子線散乱（Molecular Beam Epitaxy；ＭＢＥ）法などによるエピタキシャル成長において、格子定数が異なったヘテロエピタキシャル（High Mismatched Heteroepitaxy）の場合の問題の一つを言う。エピタキシャル層の厚さが十分に薄ければ単位格子が弾性的にひずみ、界面に平行な格子定数が基板（ウエハ）の格子定数に一致する。また、エピタキシャル層の厚さが臨界点を超えると、ミスフィット転位が発生してひずみエネルギーを緩和する。
【００１９】
転位とは、結晶中のひずみに起因する線欠陥の一種であり、原子面の片側に線状にダングリングボンドが並ぶ結晶欠陥を言う。
【００２０】
ミスフィット転位とは、ミスフィットに起因し、｛１１１｝面をすべり面とし、転位の軸と６０°の角度をなす１／２・ａ＜１１０＞バーガースベクトルを持つ６０°転位を言う。
【００２１】
室温とは、外部から加熱されていない室内の温度をいい、本願では、種々のウエハ処理が行われるクリーンルーム中の温度（２０℃〜２５℃程度）をいう。
【００２２】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００２３】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
【００２４】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。また、実施例等において構成要素等について、「Ａからなる」、「Ａよりなる」と言うときは、特にその要素のみである旨明示した場合等を除き、それ以外の要素を排除するものでないことは言うまでもない。
【００２５】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２６】
また、材料等について言及するときは、特にそうでない旨明記したとき、または、原理的または状況的にそうでないときを除き、特定した材料は主要な材料であって、副次的要素、添加物、付加要素等を排除するものではない。たとえば、シリコン部材は特に明示した場合等を除き、純粋なシリコンの場合だけでなく、添加不純物、シリコンを主要な要素とする２元、３元等の合金（たとえばＳｉＧｅ）等を含むものとする。
【００２７】
また、本実施の形態を説明するための全図において同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２８】
また、本実施の形態で用いる図面においては、平面図であっても図面を見易くするために部分的にハッチングを付す場合がある。
【００２９】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００３０】
（実施の形態１）
本実施の形態１の半導体装置は、プレーナ型のパワーＭＩＳＦＥＴを含むものである。このような本実施の形態１の半導体装置の製造工程について図１〜図１２を用いて工程順に説明する。
【００３１】
まず、図１および図２に示すように、たとえばＡｓ（ヒ素）がドープされたｎ型単結晶シリコンからなるウエハ状の半導体基板（以下、単に基板と記す）１を用意する。基板１の主面（素子形成面）は、複数のチップ領域１Ｃに区画され、これら複数のチップ領域１Ｃの各々は、後の工程で基板１が複数のチップへ切断された際に、チップの各々に対応するものである。
【００３２】
続いて、基板１の主面上に周知のエピタキシャル成長法を用いてｎ型単結晶シリコンからなる厚さ２４μｍ程度のエピタキシャル層２を形成する。
【００３３】
次に、図３に示すように、基板１の主面（エピタキシャル層２の表面）にレーザー照射により記号ＭＫを描画（マーキング）する。この記号ＭＫは、製品名、仕様およびロット番号のうちの少なくとも一つを示すものである。この時、用いるレーザーとしては、Ｎｄ：ＹＡＧ（Neodymium-doped Yittrium Aluminium Garnet）レーザー、またはダイオードレーザー励起方式のＮｄ：ＹＬＦ（Neodymium-doped Yittrium Lithium fluoride）レーザー等を例示することができる。基板１の主面内における記号ＭＫの描画位置は、複数のチップ領域１Ｃ外（第１領域）で基板１の外周に沿い、基板１の位置決め用のオリエンテーションフラットＯＦと対向する位置（第１位置）、もしくは基板１の主面の中心を対象にオリエンテーションフラットＯＦとは反対側のトップＴＰと対向する位置（第２位置）を例示することができる。記号ＭＫの描画位置をオリエンテーションフラットＯＦと対向する位置とした場合には、基板１の主面内にチップ領域１Ｃを配置するための有効面積を大きく確保できるようになるので、１枚の基板１からの取得チップ数を増加できる利点がある。また、基板１の搬送時に用いるキャリア治具および基板１に各種処理を施す各装置においては、基板１がオリエンテーションフラットＯＦを基準として基板１が配置されるので、記号ＭＫの描画位置をオリエンテーションフラットＯＦと対向する位置またはトップＴＰと対向する位置とすることにより、記号ＭＫの作業者からの視認性を向上できる利点がある。また、これらオリエンテーションフラットＯＦと対向する位置およびトップＴＰと対向する位置とは異なる、複数のチップ領域１Ｃ外の基板１の外周に沿った他の位置に記号ＭＫを描画する構成としてもよい。基板１の主面における記号ＭＫが描画された領域の一部を拡大した図４に示すように、記号ＭＫは、微小なドットＤＴの集合体から形成されている。すなわち、上記レーザーは、これら微小なドットＤＴを形成するものである。また、図４では、１つのドットＤＴの平面形状についてさらに拡大図示しており、この拡大図示した個所のＡ−Ａ線に沿った断面を図５に示している。図４および図５に示すように、ドットＤＴは、視認性を確保するために窪み部ＤＴＫと窪み部ＤＴＫを平面で取り囲む突出部ＤＴＴとから形成されている。本実施の形態１において、ドットＤＴの深さは、突出部ＤＴＴ以外のエピタキシャル層２の表面から窪み部ＤＴＫの最深部までの深さ（第１深さ）Ｄ１で規定する。この深さＤ１は、微小なドットＤＴの集合体からなる記号ＭＫを光学的に読み取ることができる範囲内でできるだけ浅くすることが好ましく、本実施の形態１においては、その深さＤ１が０．５μｍ〜１．５μｍ程度となるようにレーザーの出力を調整する。このように深さＤ１を０．５μｍ〜１．５μｍ程度とする理由については、後の工程およびパワーＭＩＳＦＥＴの特性と併せて後述する。
【００３４】
次に、図６に示すように、基板１に熱処理を施して膜厚６５０ｎｍ程度の酸化シリコン膜３を形成する。この酸化シリコン膜３の形成時には、室温（２３℃程度）の雰囲気（第２雰囲気）中から８５０℃程度の熱処理室（第１雰囲気）中へ基板１を挿入し、所定時間（１０分程度）基板１を加熱した後に、熱処理室中の温度を１０００℃程度に上昇して１４０分程度基板１を加熱することによって酸化シリコン膜３を形成する。熱処理室から基板１を取り出す際には、熱処理室中の温度を８５０℃程度に下げて熱処理室中で基板１を所定時間（１０分程度）冷却した後に、室温（２３℃程度）の熱処理室外へ取り出す。
【００３５】
続いて、酸化シリコン膜３を介してエピタキシャル層２へｎ型の導電型を有する不純物（たとえばＰ（リン））を導入する。次いで、基板１に熱処理を施してその不純物をエピタキシャル層２中に拡散させる。この熱処理時には、室温（２３℃程度）の雰囲気中から８５０℃程度の熱処理室中へ基板１を挿入し、所定時間（１０分程度）基板１を加熱した後に、熱処理室中の温度を１２００℃程度に上昇して２４分程度基板１を加熱することによって不純物を拡散させる。熱処理室から基板１を取り出す際には、熱処理室中の温度を８５０℃程度に下げて熱処理室中で基板１を所定時間（１０分程度）冷却した後に、室温（２３℃程度）の熱処理室外へ取り出す。
【００３６】
次に、図７に示すように、基板１に対し、Ｈ２（水素）およびＯ２（酸素）の混合雰囲気下で９５０℃程度の熱処理を約４０分施すことにより、エピタキシャル層２の表面に膜厚９９ｎｍ〜１０７ｎｍ程度のゲート絶縁膜４を形成する。
【００３７】
続いて、基板１上に膜厚４５０ｎｍ〜５５０ｎｍ程度の多結晶シリコン膜を堆積した後、その多結晶シリコン膜にｎ型の導電型を有する不純物（たとえばＰ）を導入する。多結晶シリコン膜にＰを導入するには、たとえば多結晶シリコン膜上にリンガラス膜を堆積し、基板１に熱処理を施してリンガラス膜から多結晶シリコン膜へＰを拡散させることによって行う。また、リンガラス膜から多結晶シリコン膜へＰを拡散させる際の熱処理時には、室温（２３℃程度）の雰囲気中から９００℃程度の熱処理室中へ基板１を挿入し、所定時間（１０分程度）基板１を加熱した後に、熱処理室中の温度を１０００℃程度に上昇して３０分程度基板１を加熱することによってＰを多結晶シリコン膜へ拡散させる。熱処理室から基板１を取り出す際には、熱処理室中の温度を９００℃程度に下げて熱処理室中で基板１を所定時間（１０分程度）冷却した後に、室温（２３℃程度）の熱処理室外へ取り出す。
【００３８】
次いで、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜をマスクとしてその多結晶シリコン膜およびゲート絶縁膜４をエッチングし、多結晶シリコン膜からなるゲート電極５を形成する。
【００３９】
次に、図８に示すように、基板１に熱処理を施してエピタキシャル層２の表面に膜厚８ｎｍ〜１２ｎｍ程度の薄い酸化シリコン膜６を形成する。続いて、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜をマスクとして、ゲート電極５間のエピタキシャル層２に酸化シリコン膜６を介してｐ型の導電型を有する不純物（たとえばＢ（ホウ素））を導入する。次いで、基板１に熱処理を施してそのｐ型の導電型を有する不純物を拡散させ、ｐ型ウエル７を形成する。この熱処理時には、室温（２３℃程度）の雰囲気中から８５０℃程度の熱処理室中へ基板１を挿入し、所定時間（１０分程度）基板１を加熱した後に、熱処理室中の温度を１１００℃程度に上昇して１００分程度基板１を加熱することによって不純物を拡散させる。熱処理室から基板１を取り出す際には、熱処理室中の温度を８５０℃程度に下げて熱処理室中で基板１を所定時間（１０分程度）冷却した後に、室温（２３℃程度）の熱処理室外へ取り出す。
【００４０】
次に、図９に示すように、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜をマスクとして、エピタキシャル層２にｎ型の導電型を有する不純物（たとえばＡｓ（ヒ素））を導入する。次いで、基板１に熱処理を施してそのｎ型の導電型を有する不純物を拡散させ、ｎ＋型半導体領域８を形成する。この熱処理時には、室温（２３℃程度）の雰囲気中から８５０℃程度の熱処理室中へ基板１を挿入し、所定時間（１０分程度）基板１を加熱した後に、熱処理室中の温度を１１００℃程度に上昇して５０分程度基板１を加熱することによって不純物を拡散させる。熱処理室から基板１を取り出す際には、熱処理室中の温度を８５０℃程度に下げて熱処理室中で基板１を所定時間（１０分程度）冷却した後に、室温（２３℃程度）の熱処理室外へ取り出す。
【００４１】
次に、図１０に示すように、基板１上に膜厚８５０ｎｍ〜９５０ｎｍ程度のＰＳＧ（Phospho Silicate Glass）膜を堆積した後、そのＰＳＧ膜上に膜厚８０ｎｍ〜１００ｎｍ程度のＳＯＧ（Spin On Glass）膜を塗布する。次いで、基板１に熱処理を施してＳＯＧ膜の表面を平坦化し、ＰＳＧ膜およびＳＯＧ膜からなる層間絶縁膜９を形成する。ＳＯＧ膜の表面を平坦化する際の熱処理時には、室温（２３℃程度）の雰囲気中から８５０℃程度の熱処理室中へ基板１を挿入し、所定時間（１０分程度）基板１を加熱した後に、熱処理室中の温度を９５０℃程度に上昇して１０分程度基板１を加熱することによってＳＯＧ膜の表面を平坦化する。熱処理室から基板１を取り出す際には、熱処理室中の温度を８５０℃程度に下げて熱処理室中で基板１を所定時間（１０分程度）冷却した後に、室温（２３℃程度）の熱処理室外へ取り出す。
【００４２】
続いて、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜をマスクとして層間絶縁膜９をエッチングし、ゲート電極５間でエピタキシャル層２に達するコンタクトホール１０を形成する。
【００４３】
続いて、残った層間絶縁膜９をマスクとして、コンタクトホール１０からエピタキシャル層２へｐ型の導電型を有する不純物（たとえばＢ）を導入する。次いで、基板１に９５０℃程度の熱処理を約１０分間施してそのｐ型の導電型を有する不純物を拡散させ、ｐ＋型半導体領域１１を形成する。ここまでの工程により、基板１とエピタキシャル層２とからなるドレイン、およびｎ＋型半導体領域８からなるソースを有するプレーナ型のパワーＭＩＳＦＥＴが完成する。
【００４４】
次に、図１１に示すように、たとえばスパッタリング法によってコンタクトホール１０内を含む層間絶縁膜９上に膜厚１３ｎｍ〜１８ｎｍ程度のＭｏ（モリブデン）シリサイド膜１２Ａを堆積する。続いて、たとえばスパッタリング法によってそのＭｏシリサイド膜上に膜厚３μｍ〜４μｍ程度のＡｌ（アルミニウム）−Ｓｉ（シリコン）合金膜１２Ｂを堆積し、コンタクトホール１０をそのＡｌ−Ｓｉ合金膜１２Ｂで埋め込む。次いで、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜をマスクとしたエッチングによりそのＡｌ−Ｓｉ合金膜１２ＢおよびＭｏシリサイド膜１２Ａをパターニングし、そのＡｌ−Ｓｉ合金膜１２ＢおよびＭｏシリサイド膜１２Ａからなる配線１２を形成する。この時、Ａｌ−Ｓｉ合金膜１２Ｂはウエットエッチング法で、Ｍｏシリサイド膜１２Ａはドライエッチング法で、それぞれエッチングすることを例示できる。また、図１１中に示す配線１２は、パワーＭＩＳＦＥＴのソースと電気的に接続する。次いで、Ｈ２（水素）雰囲気中にて基板１に対して４５０℃程度の熱処理を約６０分施す。
【００４５】
次に、基板１上に膜厚２．１μｍ〜２．５μｍ程度のポリイミド膜１３を塗布する。続いて、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜をマスクとしたエッチングによりそのポリイミド膜１３をパターニングする。
【００４６】
次に、基板１の裏面を２５０ｎｍ〜３１０ｎｍ程度研磨し、続いて基板１の裏面に裏面電極１４を形成する。裏面電極１４は、たとえばＴｉ（チタン）膜、Ｎｉ（ニッケル）膜およびＡｕ（金）膜をスパッタリング法で順次堆積すること、もしくはＮｉ膜、Ｔｉ膜、Ｎｉ膜およびＡｕ膜をスパッタリング法で順次堆積することによって形成することができる。裏面電極１４は、パワーＭＩＳＦＥＴのドレインと電気的に接続する。
【００４７】
その後、基板１を分割領域（図示は省略）に沿って切断することにより、個々のチップＣＨＰへ個片化し、本実施の形態１の半導体装置を製造する。
【００４８】
図３〜図５を用いて前述したように、本実施の形態１では、基板１の主面（エピタキシャル層２の表面）にレーザー照射により描画した記号ＭＫは、深さＤ１が０．５μｍ〜１．５μｍ程度の微小なドットＤＴの集合体から形成している。本発明者は、このドットＤＴの視認性を向上する目的で深さＤ１を大きく確保してしまうと、半導体装置の製造工程中の高温を伴う処理（熱処理）および急激な温度変化を伴う処理（高温の熱処理室から基板１を室温雰囲気へ取り出す処理）工程によって、特にエピタキシャル層２で熱応力が作用することによるミスフィット転位が生じやすくなることを見出した。本実施の形態１において、そのような高温を伴う処理および急激な温度変化を伴う処理工程は、たとえば酸化シリコン膜３を形成する工程（図６参照）、酸化シリコン膜３を介してエピタキシャル層２へ導入したｎ型の導電型を有する不純物をエピタキシャル層２中に拡散させる工程（図６参照）、ゲート電極５となる多結晶シリコン膜にｎ型の導電型を有する不純物を導入する工程（図７参照）、ｐ型ウエル７を形成する工程（図８参照）、ｎ＋型半導体領域８を形成する（図９参照）、および層間絶縁膜９となるＳＯＧ膜の表面を平坦化する（図１０参照）等である。また、本発明者は、エピタキシャル層２にミスフィット転位が生じてしまうと、パワーＭＩＳＦＥＴがオフの時のゲート−ソース間電圧ＶＧＳに不良が発生する不具合、およびソース−ドレイン間のリーク電流ＩＤＳが増大してしまう不具合が生じてしまうことを見出した。そこで、本実施の形態１では、前述したように微小なドットＤＴの集合体からなる記号ＭＫを光学的に読み取ることができる範囲内で、ドットＤＴの深さＤ１をできるだけ浅くする（０．５μｍ〜１．５μｍ程度にする）ものである。それにより、エピタキシャル層２にミスフィット転位が生じてしまうことを防ぐことができる。すなわち、パワーＭＩＳＦＥＴがオフの時のゲート−ソース間電圧ＶＧＳの不良、およびソース−ドレイン間のリーク電流ＩＤＳが増大してしまう不具合を防ぐことが可能となる。
【００４９】
また、図３を用いて前述したように、本実施の形態１では、基板１の主面内における記号ＭＫの描画位置は、基板１の位置決め用のオリエンテーションフラットＯＦと対向する位置、もしくは基板１の主面の中心を対象にオリエンテーションフラットＯＦとは反対側のトップＴＰと対向する位置としている。本発明者が行った実験によれば、このような位置に記号ＭＫを描画することにより、他の位置に記号ＭＫを描画する場合に比べて、エピタキシャル層２に熱応力が作用することによるミスフィット転位を生じ難くすることができる。
【００５０】
（実施の形態２）
本実施の形態２の半導体装置は、プレーナ型のＩＧＢＴを含むものである。このような本実施の形態２の半導体装置の製造工程は、前記実施の形態１の半導体装置の製造工程において用いたｎ型単結晶シリコンからなる基板１を、たとえばＢがドープされたｐ型単結晶シリコンからなる基板１Ａ（図１２参照）に変えた以外はほぼ同様である。
【００５１】
図１２に示す本実施の形態２のＩＧＢＴには、ｐ型の基板１Ａをコレクタとし、ｎ型のエピタキシャル層２をベースとし、ｐ型ウエル７およびｐ＋型半導体領域１１をエミッタとするｐｎｐ型バイポーラトランジスタＱ１と、ｎ型のエピタキシャル層２をコレクタとし、ｐ型ウエル７およびｐ＋型半導体領域１１をベースとし、ｎ＋型半導体領域８をエミッタとするｎｐｎ型バイポーラトランジスタＱ２と、ｎ型のエピタキシャル層２をドレインとし、ｎ＋型半導体領域８をソースとするｎチャネル型ＭＩＳＦＥＴＱｎとが形成されている。また、ｐｎｐ型バイポーラトランジスタＱ１のベースおよびｎｐｎ型バイポーラトランジスタＱ２のコレクタと、ｎチャネル型ＭＩＳＦＥＴＱｎのドレインとは、可変抵抗Ｒ１を介して電気的に接続される回路構造となっている。
【００５２】
本実施の形態２においても、前記実施の形態１と同様に、ＩＧＢＴの製造工程中において基板１Ａの主面（エピタキシャル層２の表面）にレーザー照射により記号ＭＫ（図３参照）を描画しており、記号ＭＫを形成する微小なドットＤＴ（図４および図５参照）の深さＤ１は０．５μｍ〜１．５μｍ程度となるように形成している。本実施の形態２においても、ドットＤＴの視認性を向上する目的で深さＤ１を大きく確保してしまうと、半導体装置の製造工程中の高温を伴う処理（熱処理）および急激な温度変化を伴う処理（高温の熱処理室から基板１Ａを室温雰囲気へ取り出す処理等）工程によって、特にエピタキシャル層２で熱応力が作用することによるミスフィット転位が生じやすくなる。エピタキシャル層２にミスフィット転位が生じてしまうと、ＩＧＢＴがオフの時のゲート−エミッタ間電圧ＶＧＥに不良が発生する不具合、およびコレクタ−エミッタ間のリーク電流ＩＣＥＳが増大してしまう不具合が生じてしまうことになる。そこで、本実施の形態２においても、微小なドットＤＴの集合体からなる記号ＭＫを光学的に読み取ることができる範囲内で、ドットＤＴの深さＤ１をできるだけ浅くする（０．５μｍ〜１．５μｍ程度にする）。それにより、エピタキシャル層２にミスフィット転位が生じてしまうことを防ぐことができる。すなわち、ＩＧＢＴがオフの時のゲート−エミッタ間電圧ＶＧＥの不良、およびコレクタ−エミッタ間のリーク電流ＩＣＥＳが増大してしまう不具合を防ぐことが可能となる。
【００５３】
ここで、図１３は、記号ＭＫを形成する微小なドットＤＴの深さＤ１を約５μｍとした場合において、ウエハ状の基板１Ａ内でＩＧＢＴがオフの時のゲート−エミッタ間電圧ＶＧＥの不良もしくはコレクタ−エミッタ間のリーク電流ＩＣＥＳが増大してしまう不具合が発生したチップ領域１Ｃを示すウエハマップであり、それら不具合が発生したチップ領域１Ｃはハッチングを付して示してある。また、図１４は、複数枚の基板１Ａについての前記ウエハマップを重ね合わせて示したものであり、ハッチングを付して示したチップ領域１Ｃが前述の不具合が発生したチップ領域１Ｃである。これら図１３および図１４に示すように、前述の不具合は、相対的に基板１Ａの中心付近および外周付近のチップ領域１Ｃで発生しており、特に、基板１Ａの中心付近で発生している。また、本発明者が行った実験によれば、基板１Ａの中心付近のチップ領域１Ｃで発生している不具合は、熱処理室から基板１Ａを取り出した際に基板１Ａが急激に冷却されることによって基板１Ａに熱応力が作用し、その熱応力によってエピタキシャル層２にミスフィット転位が生じてしまうことに原因があることがわかった。また、基板１Ａの外周付近のチップ領域１Ｃで発生している不具合は、熱処理室へ基板１Ａを挿入した際に基板１Ａが急激に加熱されることによって基板１Ａに熱応力が作用し、その熱応力によってエピタキシャル層２にミスフィット転位が生じてしまうことに原因があることがわかった。
【００５４】
また、図１５は、記号ＭＫを形成する微小なドットＤＴの深さＤ１を約５μｍとした場合と、約１．５μｍ以下（約０．５μｍ）とした場合とにおける、ＩＧＢＴがオフの時のゲート−エミッタ間電圧ＶＧＥの不良およびコレクタ−エミッタ間のリーク電流ＩＣＥＳが増大してしまう不具合の発生率を図示したものである。図１５中で対策日と記してある日までは、ドットＤＴの深さＤ１を約５μｍとしており、対策日以降は、ドットＤＴの深さＤ１を約１．５μｍ以下としている。図１５に示すように、ドットＤＴの深さＤ１を約１．５μｍ以下とする対策を施した後では、その不良および不具合の発生率を大幅に低減できることが確認できる。
【００５５】
また、図１６は、記号ＭＫを構成する微小なドットＤＴを形成する際のレーザーの出力と、そのドットＤＴの深さＤ１および高さＤ２との関係を示したものである。ドットＤＴの高さＤ２は、エピタキシャル層２の表面から突出部ＤＴＴの頂部までの高さで規定される（図５参照）。図１６中では、２つの高さＤ２（Ｄ２（Ｌ）およびＤ２（Ｒ）で表記）が示され、一方は図５に示した断面で相対的に左側の突出部ＤＴＴでの高さＤ２であり、他方は図５に示した断面で相対的に右側の突出部ＤＴＴでの高さＤ２である。また、図１６中には、エピタキシャル層２に熱処理によるミスフィット転位が生じた領域も図示している。図１６に示すように、ドットＤＴの深さＤ１を１．５μｍ程度より大きくした場合には、エピタキシャル層２に熱処理によるミスフィット転位が生じてしまうことが確認できる。すなわち、ドットＤＴの深さＤ１を０．５μｍ〜１．５μｍ程度とすることにより、エピタキシャル層２に熱処理によるミスフィット転位が生じてしまうことを防ぐことができるので、前述のＩＧＢＴがオフの時のゲート−エミッタ間電圧ＶＧＥの不良およびコレクタ−エミッタ間のリーク電流ＩＣＥＳが増大してしまう不具合の発生を防ぐことが可能となる。
【００５６】
（実施の形態３）
本実施の形態３の半導体装置は、たとえばｎチャネル型のトレンチゲート型パワーＭＩＳＦＥＴを有するものである。このような本実施の形態３の半導体装置について図１７〜図３３を用いて製造工程に従って説明する。
【００５７】
まず、図１７に示すように、ｎ型の導電型を有する不純物（たとえばＡｓ）が高濃度でドープされたｎ＋型単結晶シリコン基板２１Ａの表面に、ｎ型の導電型を有する不純物（たとえばＡｓ）がドープされたｎ−型単結晶シリコン層２１Ｂをエピタキシャル成長させた基板２１を準備する。次いで、前記実施の形態１で説明した工程と同様の工程により基板２１の主面（ｎ−型単結晶シリコン層２１Ｂの表面）にレーザー照射により記号ＭＫ（図３参照）を描画する。記号ＭＫを形成する微小なドットＤＴ（図４および図５参照）の深さＤ１（図５参照）は、前記実施の形態１と同様に０．５μｍ〜１．５μｍ程度となるようにする。続いて、基板２１の表面を、たとえば熱酸化することによって酸化シリコン膜２３を形成する。
【００５８】
次いで、酸化シリコン膜２３上に、フォトリソグラフィ技術を用いてパターニングされた窒化シリコン膜（図示は省略）を形成する。続いて、その窒化シリコン膜をマスクとして、ｎ−型単結晶シリコン層２１Ｂにｐ型の導電型を有する不純物（たとえばＰ）を注入する。続いて、基板２１に熱処理を施すことによって、そのｐ型の導電型を有する不純物を拡散させ、ｐ型ウエル２５を形成する。この時、基板２１の表面において、上記窒化シリコン膜のない領域では、フィールド絶縁膜２６が形成される。このフィールド絶縁膜２６は素子分離領域であり、この領域で区画される領域が素子形成領域（アクティブ）となる。その後、フッ酸を用いた基板２１の洗浄および熱リン酸を用いた基板２１の洗浄によって、上記窒化シリコン膜を除去する。
【００５９】
次に、図１８に示すように、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜をマスクとしてｐ型の導電型を有する不純物イオン（たとえばＢ）をｎ−型単結晶シリコン層２１Ｂに導入する。次いで、基板２１に熱処理を施すことによってその不純物イオンを拡散させ、ｐ−型半導体領域２７を形成する。このｐ−型半導体領域２７は、パワーＭＩＳＦＥＴ形成後においてパワーＭＩＳＦＥＴのチャネル層となる。
【００６０】
続いて、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜をマスクとしてｎ型の導電型を有する不純物イオン（たとえばＡｓ）をｎ−型単結晶シリコン層２１Ｂに導入する。次いで、基板２１に熱処理を施すことによってその不純物イオンを拡散させ、ｎ＋型半導体領域２８を形成する。このｎ＋型半導体領域２８の一部は、パワーＭＩＳＦＥＴ形成後においてパワーＭＩＳＦＥＴのソース領域となる。また、ｎ＋型半導体領域２８の他の一部は、基板２１を個々のチップへと分割した時に、平面にチップの外周部に形成され、パワーＭＩＳＦＥＴ素子を保護する機能を有する。
【００６１】
次に、図１９に示すように、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜をマスクとして酸化シリコン膜２３および基板２１をエッチングし、溝３０を形成する。本実施の形態３において、この溝３０は、平面で四角形、六角形または八角形などの形で延在するメッシュ状のパターンや、同一方向に多数本延在するストライプ状パターンとする。続いて、基板２１に熱処理を施すことにより、溝３０の底部および側壁に熱酸化膜３１を形成する。この熱酸化膜３１は、パワーＭＩＳＦＥＴのゲート絶縁膜となる。
【００６２】
次に、たとえばＰがドープされた多結晶シリコン膜を溝３０の内部を含む酸化シリコン膜２３上に堆積し、その多結晶シリコン膜で溝３０を埋め込む。この時、ｐ型ウエル２５上の酸化シリコン膜２３上には、多結晶シリコン膜が層状に形成される。続いて、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜をマスクとしてその多結晶シリコン膜をエッチングし、多結晶シリコン膜を溝３０内に残すことによって、溝３０内にパワーＭＩＳＦＥＴのゲート電極３２を形成する。また、この時、チップ領域（図示は省略）の外周部の酸化シリコン膜２３およびフィールド絶縁膜２６上にも多結晶シリコン膜を残し、多結晶シリコンパターン３３を形成する。多結晶シリコンパターン３３の一部とゲート電極３２とは、図１９に示されない領域において電気的に接続されている。ここまでの工程により、ｎ＋型単結晶シリコン基板２１Ａおよびｎ−型単結晶シリコン層２１Ｂをドレイン領域とし、ｎ＋型半導体領域２８をソース領域とするパワーＭＩＳＦＥＴを形成することができる。
【００６３】
次に、図２０に示すように、たとえば基板２１上にＰＳＧ（Phospho Silicate Glass）膜を堆積した後、そのＰＳＧ膜上にＳＯＧ（Spin On Glass）膜を塗布することにより、そのＰＳＧ膜およびＳＯＧ膜からなる絶縁膜３６を形成する。続いて、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜をマスクとして絶縁膜３６および基板２１をエッチングし、コンタクト溝３７、３８を形成する。コンタクト溝３７は、隣接するゲート電極３２間において、パワーＭＩＳＦＥＴのソース領域となるｎ＋型半導体領域２８を貫通するように形成される。また、この時、多結晶シリコンパターン３３上の絶縁膜３６もパターニングされ、多結晶シリコンパターン３３に達するコンタクト溝３９が形成される。
【００６４】
次に、コンタクト溝３７、３８の底部からｐ型の導電型を有する不純物イオンとして、たとえばＢＦ２（二フッ化ホウ素）を導入することによって、コンタクト溝３７、３８の底部を覆うようなｐ＋型半導体領域４０を形成する。このように、コンタクト溝３７を形成し、絶縁膜３６をマスクとしてコンタクト溝３７、３８から不純物イオンを導入し、コンタクト溝３７、３８の底部に自己整合的にｐ＋型半導体領域４０を設けることによって、たとえばマスク合わせ余裕を低減できるので、隣接するゲート電極３２間の微細化を図ることができる。このｐ＋型半導体領域４０は、後の工程で形成される配線をコンタクト溝３７の底部にてｐ−型半導体領域２７とオーミック接触させるためのものである。
【００６５】
次に、図２１に示すように、コンタクト溝３７〜３９の内部を含む絶縁膜３６の上部に、バリア導体膜４２を成膜する。このバリア導体膜４２は、たとえばスパッタリング法でＴｉＷ（チタンタングステン）膜を薄く堆積した後、基板２１に熱処理を施すことで成膜できる。続いて、後の工程でめっき法によって基板２１上に配線を形成する際のシード膜４３をバリア導体膜４２上に堆積する。このシード膜４３は、たとえばスパッタリング法でＮｉ（ニッケル）膜を薄く堆積することで成膜できる。
【００６６】
次に、図２２に示すように、基板１上にフォトレジスト膜４４を成膜する。続いて、フォトリソグラフィ技術によってこのフォトレジスト膜４４をパターニングする。次いで、めっき法により、シード膜４３上のフォトレジスト膜４４の存在しない領域にＮｉ膜を堆積することによって導電性膜４５を成膜する。
【００６７】
次に、図２３に示すように、フォトレジスト膜４４を除去した後、平面において導電性膜４５が存在しない領域のシード膜４３およびバリア導体膜４２を順次エッチングする。それにより、導電性膜４５、シード膜４３およびバリア導体膜４２からなる配線４６、４７、４８を形成する。配線４７は、多結晶シリコンパターン３３を介してゲート電極３２と電気的に接続するゲート配線となる。配線４６は、基板２１を個々のチップへ分割した後において、平面でチップの外周部に配置され、チップの外周部に形成されたｎ＋型半導体領域２８と電気的に接続し、パワーＭＩＳＦＥＴの駆動時においてはドレインと同電位に保たれる。また、図２３では表されない領域においては、導電性膜４５、シード膜４３およびバリア導体膜４２からなり、ゲート配線となる配線４７と電気的に接続するゲートパッドが形成される。
【００６８】
次に、図２４に示すように、たとえばプラズマＣＶＤ法によって基板２１上に窒化シリコン膜５１を堆積する。続いて、その窒化シリコン膜５１上にポリイミド樹脂膜５２を堆積する。本実施の形態３において、ポリイミド樹脂膜５２は、感光性または非感光性のどちらであってもよい。
【００６９】
続いて、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜をマスクとしてポリイミド樹脂膜５２および窒化シリコン膜５１を順次エッチングし、ソース電極である配線４８上に開口部５３を形成し、それ以外の領域にポリイミド樹脂膜５２および窒化シリコン膜５１を残す。する。この開口部５３の平面形状については、後の工程時に併せて説明する。また、この時、図２４では表されない領域においては、上記ゲートパッド上にも開口部が形成される。本実施の形態３では、開口部５３の形成後において、窒化シリコン膜５１が配線４８の一部を覆うようにする。それにより、配線４８の基板２１からの剥離を防ぐことが可能となる。
【００７０】
次に、図２５に示すように、上記開口部５３の底部に現れた配線４８およびゲートパッドの表面にめっき法によって薄いＡｕ膜を堆積する。後の工程において、配線４８上に配線４８と電気的に接続するバンプ電極を形成するが、ここまでの工程によって、バリア導体膜４２、シード膜４３を含む導電性膜４５およびＡｕ膜からなるバンプ下地膜５６を形成することができる。すなわち、配線４８にソース電極（配線）としての機能とバンプ下地膜としての機能を併せ持たせることが可能となる。また、Ａｕ膜を成膜することにより、バンプ電極が形成されるまでに配線４８を形成する導電性膜４５の表面が酸化してしまうことを防ぐことができる。
【００７１】
次に、基板２１の表面をテープ等で保護した後、保護面を下側とし、ｎ＋型単結晶シリコン基板２１Ａの裏面を研削する。続いて、ｎ＋型単結晶シリコン基板２１Ａの裏面上に、導電性膜として、たとえばＴｉ膜５７、Ｎｉ膜５８およびＡｕ膜５９を順次蒸着し、これらの積層膜を形成する。この積層膜は、ドレイン領域（ｎ＋型単結晶シリコン基板２１Ａおよびｎ−型単結晶シリコン層２１Ｂ）の引き出し電極（ドレイン電極）６０となる。
【００７２】
次に、図２６に示すように、開口部５３の平面パターンに合わせてパターニングされたメタルマスク（図示は省略）を用いて、たとえばＡｇ（銀）、Ｓｎ（スズ）およびＣｕ（銅）からなるはんだペーストを印刷し、開口部５３を埋め込み、配線４８と電気的に接続する厚さ１５０μｍ程度のバンプ電極６１を形成する。このバンプ電極６１および配線４８は、パワーＭＩＳＦＥＴのソース領域となるｎ＋型半導体領域２８と電気的に接続するソース電極となる。このはんだペーストの印刷時には、基板２１に約３００℃以下の熱が加えられる。この熱により、バンプ電極６１とバンプ下地膜５６（導電性膜４５）との界面には、はんだペーストに含まれているＳｎと導電性膜４５を形成するＮｉとの合金層（図示は省略）が形成される。それにより、バンプ電極６１とバンプ下地膜５６との接続を強固にすることができる。また、上記はんだペースト印刷時の熱により、Ａｕ膜は、バンプ電極６１および導電性膜４５中に拡散してしまう。その後、ウエハ状態の基板２１を、たとえば分割領域に沿ってダイシングし、個々のチップへと分割する。
【００７３】
ここで、図２７は、基板２１の分割によって形成されたチップＣＨＰの平面の一例である。ポリイミド樹脂膜５２には、開口部５３以外にも他の開口部が形成され、その開口部の低部にはゲート電極３２と電気的に接続するゲートパッドＧＰが現れている。図２７に示すように、本実施の形態３では、バンプ電極６１（開口部５３）の平面パターンは、矩形とすることを例示することができる。
【００７４】
上記のような手段でバンプ電極６１を形成する本実施の形態３によれば、パワーＭＩＳＦＥＴのソース領域（ｎ＋型半導体領域２８）と電気的に接続するソース電極（配線４８）に、バンプ電極６１の形成時おける下地膜（バンプ下地膜５６）としての機能を持たせることができる。それにより、そのソース電極（配線４８）の上層にバンプ下地膜を形成する必要がなくなるので、本実施の形態３の半導体装置の製造工程数を低減することができる。その結果、本実施の形態３の半導体装置の製造コストを低減することが可能となる。
【００７５】
次に、厚さ０．２ｍｍ程度のＣｕ板を折り曲げることによって形成されたストラップ電極６２（図２６参照）をバンプ電極６１に接続する。この時、はんだから形成されたバンプ電極６１を加熱によって一度溶融させることでストラップ電極６２を接続することができる。また、バンプ電極６１がはんだから形成されていることにより、たとえばストラップ電極６２の接続時にバンプ電極６１とストラップ電極６２との間に新たにはんだ付けを行う工程を省略することができる。本実施の形態３において、ストラップ電極６２の幅は、パワーＭＩＳＦＥＴの駆動時における電流経路と交差する方向において１ｍｍ程度以上となるようにし、たとえば６．５ｍｍ程度とする。
【００７６】
次に、図２８〜図３０に示すように、リード６４Ｇ、６４Ｓ、６４Ｄおよびベース板６４Ｂを有するリードフレームを用意する。リード６４Ｇ、６４Ｓ、６４Ｄおよびベース板６４Ｂは、たとえばＣｕから形成され、リード６４Ｄとベース板６４Ｂとは電気的に接続している。なお、図２９は、図２８中のＡ−Ａ線に対応した断面図であり、図３０は、図２８中のＢ−Ｂ線に対応した断面図である。
【００７７】
次に、たとえばＳｎおよびＳｂ（アンチモン）から形成されたはんだ６５を用いて、チップＣＨＰの裏面に形成された引き出し電極６０（図２６参照）をベース板６４Ｂの所定の位置に接続し、ストラップ電極６２をリード６４Ｓに接続する。これにより、引き出し電極６０とリード６４Ｄとが電気的に接続され、ストラップ電極６２とリード６４Ｓとが電気的に接続される。続いて、たとえばＡｌ（アルミニウム）から形成されたワイヤ６６により、ゲートパッドＧＰとリード６４Ｇとを電気的に接続する。
【００７８】
次に、図３１〜図３３に示すように、モールド樹脂６７によりチップＣＨＰ（ストラップ電極６２およびワイヤ６６を含む）およびリードフレームを封止することにより、本実施の形態３の半導体装置を製造する。この封止工程時においては、リード６４Ｇ、６４Ｓ、６４Ｄの端部がモールド樹脂６７の外部に出るように封止を行う。
【００７９】
上記の本実施の形態１によれば、パワーＭＩＳＦＥＴのソース領域（ｎ＋型半導体領域２８（図２６参照））とリード６４Ｓ（図２８および図２９参照）とをストラップ電極６２（図２８および図２９参照）によって電気的に接続している。それにより、ゲートパッドＧＰ（図２８参照）とリード６４Ｇ（図２８参照）とを電気的に接続しているワイヤ６６（図２８参照）と同様のワイヤをストラップ電極６２の代わりに用いた場合に比べてソース領域とリード６４Ｓとの間の電気抵抗を大幅に低減することができる。
【００８０】
本実施の形態３においても、前記実施の形態１と同様に、基板２１の主面（ｎ−型単結晶シリコン層２１Ｂの表面）にレーザー照射により記号ＭＫ（図３参照）を描画しており、記号ＭＫを形成する微小なドットＤＴ（図４および図５参照）の深さＤ１（図５参照）は０．５μｍ〜１．５μｍ程度となるように形成している。本実施の形態３においても、ドットＤＴの視認性を向上する目的で深さＤ１を大きく確保してしまうと、半導体装置の製造工程中の高温を伴う処理（熱処理）および急激な温度変化を伴う処理（高温の熱処理室から基板２１を室温雰囲気へ取り出す処理等）工程によって、特にｎ−型単結晶シリコン層２１Ｂで熱応力が作用することによるミスフィット転位が生じやすくなる。本実施の形態３において、そのような高温を伴う処理（熱処理）および急激な温度変化を伴う処理工程は、たとえば、ｐ型ウエル２５を形成する工程、ｐ−型半導体領域２７を形成する工程、およびｎ＋型半導体領域２８を形成する工程等である。ｎ−型単結晶シリコン層２１Ｂにミスフィット転位が生じてしまうと、パワーＭＩＳＦＥＴがオフの時のゲート−ソース間電圧ＶＧＳに不良が発生する不具合、およびソース−ドレイン間のリーク電流ＩＤＳが増大してしまう不具合が生じてしまうことになる。そこで、本実施の形態３においても、微小なドットＤＴの集合体からなる記号ＭＫを光学的に読み取ることができる範囲内で、ドットＤＴの深さＤ１をできるだけ浅くする（０．５μｍ〜１．５μｍ程度にする）。それにより、ｎ−型単結晶シリコン層２１Ｂにミスフィット転位が生じてしまうことを防ぐことができる。すなわち、パワーＭＩＳＦＥＴがオフの時のゲート−ソース間電圧ＶＧＳの不良、およびソース−ドレイン間のリーク電流ＩＤＳが増大してしまう不具合を防ぐことが可能となる。
【００８１】
（実施の形態４）
本実施の形態４の半導体装置は、トレンチゲート型のｎチャネル型ＩＧＢＴを含むものである。
【００８２】
図３４に示すように、本実施の形態４のＩＧＢＴが形成されたチップＣＨＰでは、基板２１Ｃとして、たとえばｐ型の導電型を有する不純物（たとえば、Ｂ）が高濃度でドープされたｐ＋＋型単結晶シリコン基板２１Ｄの表面に、ｎ型の導電型を有する不純物（たとえば、Ａｓ）が高濃度でドープされたｎ＋型単結晶シリコン層２１Ｅおよび前記実施の形態３で説明したｎ−型単結晶シリコン層２１Ｂと同様のｎ−型単結晶シリコン層２１Ｂを順次エピタキシャル成長させたものを用いる。本実施の形態４において、ｎ＋型単結晶シリコン層２１Ｅの不純物濃度は、ｐ＋＋型単結晶シリコン基板２１Ｄより低く、かつｎ−型単結晶シリコン層２１Ｂより高くなるようにする。基板２１Ｃ以外の構造は前記実施の形態３のパワーＭＩＳＦＥＴとほぼ同様であり、本実施の形態４のＩＧＢＴの製造工程は、前記実施の形態３のパワーＭＩＳＦＥＴの製造工程とほぼ同様である。本実施の形態４のチップＣＨＰ内には、ｐ＋＋型単結晶シリコン基板２１Ｄをコレクタとし、ｎ＋型半導体領域８をエミッタとするｎチャネル型ＩＧＢＴが形成されている。
【００８３】
本実施の形態４においても、前記実施の形態１と同様に、ｎチャネル型ＩＧＢＴの製造工程中において基板２１Ｃの主面（ｎ−型単結晶シリコン層２１Ｂの表面）にレーザー照射により記号ＭＫ（図３参照）を描画しており、記号ＭＫを形成する微小なドットＤＴ（図４および図５参照）の深さＤ１（図５参照）は０．５μｍ〜１．５μｍ程度となるように形成している。本実施の形態４においても、ドットＤＴの視認性を向上する目的で深さＤ１を大きく確保してしまうと、半導体装置の製造工程中の高温を伴う処理（熱処理）および急激な温度変化を伴う処理（高温の熱処理室から基板２１Ｃを室温雰囲気へ取り出す処理等）工程によって、特にｎ−型単結晶シリコン層２１Ｂおよびｎ＋型単結晶シリコン層で熱応力が作用することによるミスフィット転位が生じやすくなる。ｎ−型単結晶シリコン層２１Ｂおよびｎ＋型単結晶シリコン層にミスフィット転位が生じてしまうと、ＩＧＢＴがオフの時のゲート−エミッタ間電圧ＶＧＥに不良が発生する不具合、およびコレクタ−エミッタ間のリーク電流ＩＣＥＳが増大してしまう不具合が生じてしまうことになる。そこで、本実施の形態４においても、微小なドットＤＴの集合体からなる記号ＭＫを光学的に読み取ることができる範囲内で、ドットＤＴの深さＤ１をできるだけ浅くする（０．５μｍ〜１．５μｍ程度にする）。それにより、ｎ−型単結晶シリコン層２１Ｂおよびｎ＋型単結晶シリコン層にミスフィット転位が生じてしまうことを防ぐことができる。すなわち、ｎチャネル型ＩＧＢＴがオフの時のゲート−エミッタ間電圧ＶＧＥの不良、およびコレクタ−エミッタ間のリーク電流ＩＣＥＳが増大してしまう不具合を防ぐことが可能となる。
【００８４】
（実施の形態５）
本実施の形態５の半導体装置は、パワーＭＩＳＦＥＴの一種であるＬＤＭＩＳＦＥＴ（Laterally Diffused Metal Insulator Semiconductor Field Effect Transistor、横方向拡散ＭＩＳＦＥＴ）を含むものである。このような本実施の形態５の半導体装置の製造工程について図３５〜図４０を用いて工程順に説明する。
【００８５】
まず、図３５に示すように、ｐ型単結晶シリコンからなる基板７１の主面上に周知のエピタキシャル成長法を用いてｐ型単結晶シリコンからなるエピタキシャル層２を形成する。
【００８６】
次に、前記実施の形態１で説明した工程と同様の工程により基板７１の主面（エピタキシャル層７２の表面）にレーザー照射により記号ＭＫ（図３参照）を描画する。記号ＭＫを形成する微小なドットＤＴ（図４および図５参照）の深さＤ１（図５参照）は、前記実施の形態１と同様に０．５μｍ〜１．５μｍ程度となるようにする。
【００８７】
続いて、基板７１上に膜厚１５０ｎｍ程度の酸化シリコン膜を形成し、その酸化シリコン膜をフォトリソグラフィ技術によってパターニングされたフォトレジスト膜をマスクとしてエッチングする。次いで、残った酸化シリコン膜をマスクとしてエピタキシャル層７２の一部をエッチングし、基板７１に達する深さ２．２μｍ程度の溝７３を形成する。
【００８８】
続いて、高濃度でｐ型不純物（たとえばＢ）がドープされたｐ型多結晶シリコン膜をＣＶＤ法で溝７３の内部を含む基板７１上に堆積した後、溝７３の外部の多結晶シリコン膜をエッチバック法で除去することにより、溝７３の内部にｐ型多結晶シリコン膜からなるｐ型打ち抜き層７４を形成する。本実施の形態５において、ｐ型打ち抜き層７４に含まれるｐ型不純物量は、７×１０２０／ｃｍ３程度とすることを例示できる。このように、不純物を高濃度でドープしたｐ型多結晶シリコン膜を溝７３の内部に埋め込むことにより、寄生抵抗の小さいｐ型打ち抜き層７４を形成することができる。また、多結晶シリコン膜に代えて溝７３の内部に金属膜（たとえばＷ膜）を埋め込でもよく、その場合にはさらに寄生抵抗の小さい打ち抜き層を形成することができる。
【００８９】
続いて、フォトリソグラフィ技術によりパターニングされた窒化シリコン膜をマスクとしてエピタキシャル層７２をエッチングして溝を形成し、その溝内に酸化シリコン膜を埋め込むことによって素子分離領域を形成する。この素子分離領域を形成することにより、基板７１の主面ではＬＤＭＩＳＦＥＴのセルが形成される活性領域が規定される。
【００９０】
次に、図３６に示すように、フォトレジスト膜をマスクにしてエピタキシャル層７２の一部にホウ素をイオン注入することによって、パンチスルーストッパ用のｐ型ウエル７５を形成する。ｐ型ウエル７５は、主としてＬＤＭＩＳＦＥＴのソース形成領域とチャネル形成領域とに形成される。イオン注入条件は、たとえば第１回目が加速エネルギー約２００ｋｅＶ、ドーズ量約２．０×１０１３／ｃｍ２、第２回目が加速エネルギー約５０ｋｅＶ、ドーズ量約１．０×１０１３／ｃｍ２である。
【００９１】
続いて、エピタキシャル層７２の表面をフッ酸で洗浄した後、基板７１を約８００℃で熱処理することによって、エピタキシャル層２の表面に膜厚１１ｎｍ程度の酸化シリコン膜からなるゲート絶縁膜７６を形成する。ゲート絶縁膜７６は、熱酸化膜に代えて、窒素を含む酸化シリコン膜、いわゆる酸窒化膜を適用してもよい。この場合は、ゲート絶縁膜７６の界面におけるホットエレクトロンのトラップを低減することができる。また、熱酸化膜の上部にＣＶＤ法で酸化シリコン膜を堆積し、これら２層の酸化膜でゲート絶縁膜７６を構成してもよい。
【００９２】
次に、ゲート絶縁膜７６の上部にゲート電極７７を形成する。ゲート電極７７を形成するには、たとえばゲート絶縁膜７６の上部にＣＶＤ法で膜厚２５０ｎｍ程度のノンドープの多結晶シリコン膜を堆積し、その多結晶シリコン膜にｎ型の不純物（たとえばＰ）を導入し、多結晶シリコン膜の上部にＣＶＤ法で膜厚１２５ｎｍ程度の酸化シリコン膜からなるキャップ絶縁膜７８を堆積した後、フォトレジスト膜をマスクにしてキャップ絶縁膜７８および多結晶シリコン膜をドライエッチングする。
【００９３】
次に、フォトレジスト膜をマスクにしてエピタキシャル層７２の一部にＰをイオン注入することによって、ｎ−型オフセットドレイン領域７９を形成する。ｎ−型オフセットドレイン領域７９は、その端部がチャネル形成領域と接するように、ゲート電極７７の側壁下部で終端する。ｎ−型オフセットドレイン領域７９を形成するためのイオン注入条件は、たとえば加速エネルギー４０ｋｅＶ、ドーズ量８．０×１０１２／ｃｍ２である。このように、ｎ−型オフセットドレイン領域７９の不純物濃度を低くすることにより、ゲート電極７７とドレインとの間に空乏層が広がるようになるので、両者の間に形成される帰還容量（Ｃｇｄ）が低減される。
【００９４】
次に、上記フォトレジスト膜を除去した後、新たなフォトレジスト膜をマスクにしてｐ型ウエル７５の表面にＡｓをイオン注入することによって、ｎ−型ソース領域８０を形成する。このときのイオン注入条件は、たとえば加速エネルギー１５ｋｅＶ、ドーズ量３．０×１０１５／ｃｍ２である。このように、不純物（Ａｓ）を低加速エネルギーでイオン注入し、ｎ−型ソース領域８０を浅く形成することにより、ソースからチャネル形成領域への不純物の広がりを抑制できるので、しきい値電圧の低下を抑制することができる。
【００９５】
続いて、上記フォトレジスト膜をマスクにしてｐ型ウエル７５の表面にＢをイオン注入することによって、ｎ−型ソース領域８０の下部にｐ型ハロー領域８１を形成する。この時、基板７１の主面に対して３０度の斜め方向から不純物をイオン注入する斜めイオン注入法を用い、たとえば加速エネルギー１５ｋｅＶ、ドーズ量８．０×１０１２／ｃｍ２で不純物をイオン注入した後、基板７１を９０度回転するという操作を４回繰り返す。ｐ型ハロー領域８１は、必ずしも形成する必要はないが、これを形成した場合は、ソースからチャネル形成領域への不純物の広がりがさらに抑制され、さらに短チャネル効果が抑制されるので、しきい値電圧の低下をさらに抑制することができる。
【００９６】
次に、上記フォトレジスト膜を除去した後、ゲート電極７７の側壁にサイドウォールスペーサ８２を形成する。サイドウォールスペーサ８２は、基板７１上にＣＶＤ法で酸化シリコン膜を堆積した後、この酸化シリコン膜を異方性エッチングして形成する。サイドウォールスペーサ８２用の酸化シリコン膜は、具体的には有機ソースであるＴＥＯＳ（tetraethyl orthosilicate）を熱分解して形成するＨＬＤ（High Temperature Low Pressure Decomposition）膜が用いられる。ＨＬＤ膜は、膜厚均一性に優れ、また膜中に不純物が拡散し難いという特徴がある。
【００９７】
次に、ドレイン形成領域の上部に開口を有するフォトレジスト膜をマスクにして、ｎ−型オフセットドレイン領域７９の一部にＰをイオン注入する。このときのイオン注入条件は、たとえば加速エネルギー４０ｋｅＶ、ドーズ量８．０×１０１２／ｃｍ２である。これにより、ｎ−型オフセットドレイン領域７９の一部の一部には、ゲート電極７７のドレイン側の側壁に形成されたサイドウォールスペーサ８２に対して自己整合的にｎ型オフセットドレイン領域８３が形成される。
【００９８】
上記イオン注入の加速エネルギーは、ｎ−型オフセットドレイン領域７９を形成する際に行うイオン注入の加速エネルギーと同じなので、ｎ型オフセットドレイン領域８３の接合深さは、ｎ−型オフセットドレイン領域７９の接合深さとほぼ同じになる。また、ｎ型オフセットドレイン領域８３に注入された不純物は、ｎ−型オフセットドレイン領域７９に注入された不純物と同じ導電型の不純物（Ｐ）なので、ｎ型オフセットドレイン領域８３の不純物濃度は、ｎ−型オフセットドレイン領域７９の不純物濃度よりも高くなる。すなわち、ｎ型オフセットドレイン領域８３は、ｎ−型オフセットドレイン領域７９よりも低抵抗となるので、オン抵抗（Ｒon）を低減することができる。
【００９９】
ｎ−型オフセットドレイン領域７９は、ゲート電極７７に対して自己整合的に形成されるのに対し、ｎ型オフセットドレイン領域８３は、ゲート電極７７の側壁のサイドウォールスペーサ８２に対して自己整合的に形成されることから、ｎ型オフセットドレイン領域８３は、ゲート長方向に沿ったサイドウォールスペーサ８２の膜厚に相当する分、ゲート電極７７から離間して形成される。従って、ｎ型オフセットドレイン領域８３の不純物濃度を高くしても、帰還容量（Ｃgd）に及ぼす影響は僅かである。
【０１００】
次に、ｎ−型オフセットドレイン領域７９の形成に用いたフォトレジスト膜を除去した後、ｎ型オフセットドレイン領域８３の一部とソース形成領域のｐ型ウエル７５のそれぞれの上部に開口を有するフォトレジスト膜をマスクにして、ｎ型オフセットドレイン領域８３とｐ型ウエル７５のそれぞれの一部にＡｓをイオン注入する。このときのイオン注入条件は、たとえば加速エネルギー６０ｋｅＶ、ドーズ量８．０×１０１５／ｃｍ２である。
【０１０１】
上記のイオン注入により、ｎ型オフセットドレイン領域８３の一部には、ｎ型オフセットドレイン領域８３よりも不純物濃度が高く、かつｎ型オフセットドレイン領域８３よりもさらにチャネル形成領域から離間したｎ＋型ドレイン領域８５が形成される。なお、このとき、高不純物濃度のｎ＋型ドレイン領域８５を低不純物濃度のｎ型オフセットドレイン領域８３やｎ−型オフセットドレイン領域７９に比べて浅く形成することにより、ソース、ドレイン間の寄生容量（ドレイン容量）を低減することができる。
【０１０２】
また、上記のイオン注入により、ｐ型ウエル７５には、ｎ−型ソース領域８０よりも不純物濃度が高く、かつｎ−型ソース領域８０よりも底部の位置が深いｎ＋型ソース領域８６が形成される。ｎ＋型ソース領域８６は、ゲート電極７７の側壁のサイドウォールスペーサ８２に対して自己整合的に形成されるので、ゲート長方向に沿ったサイドウォールスペーサ８２の膜厚に相当する分、チャネル形成領域から離間して形成される。
【０１０３】
このように、ｎ＋型ソース領域８６をサイドウォールスペーサ８２に対して自己整合的に形成することにより、ｎ＋型ソース領域８６とチャネル形成領域との距離を高精度に規定することができる。他方、ゲート電極７７の側壁にサイドウォールスペーサ８２を形成せず、フォトレジスト膜をマスクにしたイオン注入によってチャネル形成領域から離間したｎ＋型ソース領域８６を形成しようとすると、フォトマスクの合わせずれによってｎ＋型ソース領域８６とチャネル形成領域との距離がばらついてしまう。この場合、ｎ＋型ソース領域８６の端部がチャネル形成領域に近づき過ぎると、ｎ＋型ソース領域８６の不純物がチャネル形成領域に拡散し、しきい値電圧がばらついてしまう。他方、ｎ＋型ソース領域８６の端部がチャネル形成領域から離れ過ぎると、ソース抵抗が増加してしまう。
【０１０４】
従って、ｎ＋型ソース領域８６をサイドウォールスペーサ８２に対して自己整合で形成する本実施の形態１によれば、ＬＤＭＩＳＦＥＴを微細化した場合でも上記のような問題を回避できるので、ＬＤＭＩＳＦＥＴの微細化を推進することができる。
【０１０５】
ここまでの工程により、ｎ−型オフセットドレイン領域７９とｎ型オフセットドレイン領域８３とｎ＋型ドレイン領域８５とからなるドレイン、およびｎ−型ソース領域８０とｎ＋型ソース領域８６とからなるソースを有するＬＤＭＩＳＦＥＴが完成する。
【０１０６】
ＬＤＭＩＳＦＥＴは、短いチャネル長で高電圧駆動を可能とするために、ゲート電極７７の一方（ドレイン）側でｎ−型オフセットドレイン領域７９が形成され、他方（ソース）側のソース形成領域とチャネル形成領域とにｐ型ウエル７５が形成されている。また、ｎ−型オフセットドレイン領域内７９における電荷量、および平面におけるゲート電極７７の端部とｎ＋型ドレイン領域８５との間の距離は、ＬＤＭＩＳＦＥＴのブレークダウン電圧が最大値となるように最適化しなければならない。
【０１０７】
次に、ｎ＋型ドレイン領域８５およびｎ＋型ソース領域８６の形成に用いたフォトレジスト膜を除去した後、ｐ型打ち抜き層７４の上部を開口したフォトレジスト膜をマスクにしてｐ型打ち抜き層７４の表面にフッ化ホウ素（ＢＦ2）をイオン注入することにより、ｐ＋型半導体領域８７を形成し、ｐ型打ち抜き層７４の表面を低抵抗化する。イオン注入条件は、たとえば加速エネルギー６０ｋｅＶ、ドーズ量２．０×１０１５／ｃｍ２である。
【０１０８】
次に、ｐ＋型半導体領域８７の形成に用いたフォトレジスト膜を除去した後、図３７に示すように、基板７１上にＣＶＤ法で膜厚５０ｎｍ程度の窒化シリコン膜９０と膜厚１４００ｎｍ程度の酸化シリコン膜９１とを堆積した後、化学的機械研磨（Chemical Mechanical Polishing）法を用いて酸化シリコン膜９１の表面を平坦化する。続いて、フォトレジスト膜をマスクにして酸化シリコン膜９１と窒化シリコン膜９０とをドライエッチングすることにより、ｐ型打ち抜き層７４（ｐ＋型半導体領域８７）、ソース（ｎ＋型ソース領域８６）、ドレイン（ｎ＋型ドレイン領域８５）およびゲート電極７７のそれぞれの上部にコンタクトホール９２を形成する。
【０１０９】
続いて、コンタクトホール９２の内部を含む基板７１上にスパッタリング法にて膜厚１０ｎｍ程度のＴｉ（チタン）膜および膜厚５０ｎｍ程度のＴｉＮ（窒化チタン）膜を順次堆積する。次いで、ＣＶＤ法にて基板７１上にＷ（タングステン）膜を堆積し、そのＷ膜でコンタクトホール９２を埋め込む。次いで、ＣＭＰ（Chemical Mechanical Polishing）法にて基板７１上のＷ膜、ＴｉＮ膜およびＴｉ膜を除去してコンタクトホール９２内にＷ膜、ＴｉＮ膜およびＴｉ膜を残すことにより、コンタクトホール９２内にＷ膜、ＴｉＮ膜およびＴｉ膜からなるプラグ９３を形成する。
【０１１０】
次に、図３８に示すように、基板７１上にスパッタリング法にて膜厚５ｎｍ程度のＷＮ（窒化タングステン）膜および膜厚１００ｎｍ程度のＷ膜を順次堆積する。続いて、フォトレジスト膜をマスクとしてこの積層膜をエッチングすることによって、ｎ＋型ソース領域８６およびｐ＋型半導体領域８７と電気的に接続する配線９４Ａ、ｎ＋型ドレイン領域８５と電気的に接続する配線９４Ｂ、およびゲート電極７７と電気的に接続する配線９４Ｃを形成する。
【０１１１】
次に、図３９に示すように、配線９４Ａ、９４Ｂ、９４Ｃの上部にＣＶＤ法で膜厚１１００ｎｍ程度の酸化シリコン膜９６を堆積し、続いて酸化シリコン膜９６の一部をエッチングして配線９４Ｂおよび配線９４Ｃに達するスルーホール９７を形成する。なお、図３９中においては、配線９４Ｃに達するスルーホール９７の図示は省略している。続いて、上記プラグ９３を形成した工程と同様の工程（図３７参照）により、スルーホール９７内にプラグ９８を形成する。
【０１１２】
続いて、プラグ９８上を含む酸化シリコン膜９６上に膜厚１０ｎｍ程度のＴｉ膜、膜厚５０ｎｍ程度のＴｉＮ膜、膜厚１０ｎｍ程度のＴｉ膜、膜厚８００ｎｍ程度のＡｌ膜、膜厚１０ｎｍ程度のＴｉ膜、および膜厚７５ｎｍ程度のＴｉＮ膜を順次積層して積層膜を形成する。次いで、フォトレジスト膜をマスクとしたエッチングによりこの積層膜をパターニングし、ＬＤＭＩＳＦＥＴのドレイン（ｎ−型オフセットドレイン領域７９、ｎ型オフセットドレイン領域８３およびｎ＋型ドレイン領域８５）および配線９４Ｂと電気的に接続する配線９９と、ゲート電極７７および配線９４Ｃと電気的に接続する配線（図３９中での図示は省略）とを形成する。
【０１１３】
次に、図４０に示すように、配線９９上を含む酸化シリコン膜９６上にＣＶＤ法で膜厚１６００ｎｍ程度の酸化シリコン膜１００を堆積する。続いて酸化シリコン膜１００の一部をエッチングして配線９９に達するスルーホール１０１と、ゲート電極７７および配線９４Ｃと電気的に接続する配線（図４０中での図示は省略）に達するスルーホール１０１（図４０中での図示は省略）とを形成する。続いて、上記プラグ９３、９８を形成した工程と同様の工程により、スルーホール１０１内にプラグ１０２を形成する。
【０１１４】
次に、プラグ１０２上を含む酸化シリコン膜１００上に膜厚１０ｎｍ程度のＴｉ膜、膜厚２０００ｎｍ程度のＡｌ膜、および膜厚７５ｎｍ程度のＴｉＮ膜を順次積層して積層膜を形成する。次いで、フォトレジスト膜をマスクとしたエッチングによりこの積層膜をパターニングし、ＬＤＭＩＳＦＥＴのドレイン（ｎ−型オフセットドレイン領域７９、ｎ型オフセットドレイン領域８３およびｎ＋型ドレイン領域８５）および配線９４Ｂ、９９と電気的に接続する配線１０３と、ゲート電極７７および配線９４Ｃと電気的に接続する配線とを形成する。なお、ゲート電極７７および配線９４Ｃと電気的に接続する配線は、図４０に示されない領域にて形成される。配線１０３の一部は後の工程にて後述するドレインパッドとなり、ゲート電極７７および配線９４Ｃと電気的に接続する配線の一部は後の工程にて後述するゲートパッドとなる。
【０１１５】
次に、配線１０３とゲート電極７７および配線９４Ｃと電気的に接続する配線とを含む酸化シリコン膜１００上に、ＣＶＤ法にて膜厚８００ｎｍ程度の酸化シリコン膜１０４および膜厚３００ｎｍの窒化シリコン膜１０５を堆積する。
【０１１６】
続いて、フォトレジスト膜をマスクとして窒化シリコン膜１０５および酸化シリコン膜１０４をエッチングし、配線１０３に達する開口部と、ゲート電極７７および配線９４Ｃと電気的に接続する配線とに開口部を開口する。それにより、配線１０３の一部からなるドレインパッド（図示は省略）と、ゲート電極７７および配線９４Ｃと電気的に接続する配線の一部からなるゲートパッド（図示は省略）とを形成する。
【０１１７】
次に、基板７１の裏面を２８０ｎｍ程度研磨し、続いて基板７１の裏面にソース裏面電極１０６を形成する。ソース裏面電極１０６は、たとえば膜厚６００ｎｍ程度のＮｉ−Ｃｕ合金膜をスパッタリング法で堆積することによって形成することができる。
【０１１８】
その後、基板７１を分割領域（図示は省略）に沿って切断することにより、個々のチップへ個片化した後、ソース裏面電極１０６を介して配線基板等に半田付けし、本実施の形態５の半導体装置を製造する。
【０１１９】
本実施の形態５においても、前記実施の形態１と同様に、基板７１の主面（エピタキシャル層７２の表面）にレーザー照射により記号ＭＫ（図３参照）を描画しており、記号ＭＫを形成する微小なドットＤＴ（図４および図５参照）の深さＤ１（図５参照）は０．５μｍ〜１．５μｍ程度となるように形成している。本実施の形態５においても、ドットＤＴの視認性を向上する目的で深さＤ１を大きく確保してしまうと、半導体装置の製造工程中の高温を伴う処理（熱処理）および急激な温度変化を伴う処理（高温の熱処理室から基板７１を室温雰囲気へ取り出す処理等）工程によって、特にエピタキシャル層７２で熱応力が作用することによるミスフィット転位が生じやすくなる。本実施の形態５において、そのような高温を伴う処理（熱処理）および急激な温度変化を伴う処理工程は、たとえば、ｐ型ウエル７５を形成する工程、およびゲート電極７７となる多結晶シリコン膜にｎ型の不純物を導入する工程等である。エピタキシャル層７２にミスフィット転位が生じてしまうと、ＬＤＭＩＳＦＥＴがオフの時のゲート−ソース間電圧ＶＧＳに不良が発生する不具合、およびソース−ドレイン間のリーク電流ＩＤＳが増大してしまう不具合が生じてしまうことになる。そこで、本実施の形態５においても、微小なドットＤＴの集合体からなる記号ＭＫを光学的に読み取ることができる範囲内で、ドットＤＴの深さＤ１をできるだけ浅くする（０．５μｍ〜１．５μｍ程度にする）。それにより、エピタキシャル層７２にミスフィット転位が生じてしまうことを防ぐことができる。すなわち、ＬＤＭＩＳＦＥＴがオフの時のゲート−ソース間電圧ＶＧＳの不良、およびソース−ドレイン間のリーク電流ＩＤＳが増大してしまう不具合を防ぐことが可能となる。
【０１２０】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１２１】
たとえば前記実施の形態では、ウエハ状の基板に位置決め用のオリエンテーションフラットが設けられている場合について説明したが、オリエンテーションフラットの代わりにノッチが設けられていてもよい。
【産業上の利用可能性】
【０１２２】
本発明の半導体装置の製造方法は、主面（素子形成面）上にエピタキシャル結晶を成長させたウエハを用いて製造するパワーＭＩＳＦＥＴやＩＧＢＴの製造工程に適用することができる。
【図面の簡単な説明】
【０１２３】
【図１】本発明の実施の形態１である半導体装置の製造方法を説明する半導体基板（半導体ウエハ）の平面図である。
【図２】本発明の実施の形態１である半導体装置の製造方法を説明する要部断面図である。
【図３】図１に続く半導体装置の製造工程中の半導体基板（半導体ウエハ）の平面図である。
【図４】本発明の実施の形態１である半導体装置の製造工程中の半導体基板（半導体ウエハ）の要部平面図である。
【図５】図４中のＡ−Ａ線に沿った位置の断面図である。
【図６】本発明の実施の形態１である半導体装置の製造工程中の要部断面図である。
【図７】図６に続く半導体装置の製造工程中の要部断面図である。
【図８】図７に続く半導体装置の製造工程中の要部断面図である。
【図９】図８に続く半導体装置の製造工程中の要部断面図である。
【図１０】図９に続く半導体装置の製造工程中の要部断面図である。
【図１１】図１０に続く半導体装置の製造工程中の要部断面図である。
【図１２】本発明の実施の形態２である半導体装置の製造工程中の要部断面図である。
【図１３】半導体基板に描画した記号を形成する微小なドットの深さを約５μｍとした場合において、不具合が発生したチップ領域を示すウエハマップである。
【図１４】半導体基板に描画した記号を形成する微小なドットの深さを約５μｍとした場合において、不具合が発生したチップ領域を複数枚の半導体基板分重ね合わせて示すウエハマップである。
【図１５】半導体基板に描画した記号を構成する微小なドットの深さを約５μｍとした場合と１．５μｍ以下にした場合とにおける不具合の発生率を示す説明図である。
【図１６】半導体基板に描画した記号を構成する微小なドットを形成する際のレーザーの出力と、そのドットの深さおよび高さと、エピタキシャル層のミスフィット転位発生の関係を示す説明図である。
【図１７】本発明の実施の形態３である半導体装置の製造方法を説明する要部断面図である。
【図１８】図１７に続く半導体装置の製造工程中の要部断面図である。
【図１９】図１８に続く半導体装置の製造工程中の要部断面図である。
【図２０】図１９に続く半導体装置の製造工程中の要部断面図である。
【図２１】図２０に続く半導体装置の製造工程中の要部断面図である。
【図２２】図２１に続く半導体装置の製造工程中の要部断面図である。
【図２３】図２２に続く半導体装置の製造工程中の要部断面図である。
【図２４】図２３に続く半導体装置の製造工程中の要部断面図である。
【図２５】図２４に続く半導体装置の製造工程中の要部断面図である。
【図２６】図２５に続く半導体装置の製造工程中の要部断面図である。
【図２７】本発明の実施の形態３である半導体装置の製造工程中の要部平面図である。
【図２８】本発明の実施の形態３である半導体装置の製造工程中の平面図である。
【図２９】図２８中のＡ−Ａ線に沿った位置での断面図である。
【図３０】図２８中のＢ−Ｂ線に沿った位置での断面図である。
【図３１】本発明の実施の形態３である半導体装置の製造工程中の平面図である。
【図３２】図３１中のＡ−Ａ線に沿った位置での断面図である。
【図３３】図３１中のＢ−Ｂ線に沿った位置での断面図である。
【図３４】本発明の実施の形態４である半導体装置の製造工程中の要部断面図である。
【図３５】本発明の実施の形態５である半導体装置の製造方法を説明する要部断面図である。
【図３６】図３５に続く半導体装置の製造工程中の要部断面図である。
【図３７】図３６に続く半導体装置の製造工程中の要部断面図である。
【図３８】図３７に続く半導体装置の製造工程中の要部断面図である。
【図３９】図３８に続く半導体装置の製造工程中の要部断面図である。
【図４０】図３９に続く半導体装置の製造工程中の要部断面図である。
【符号の説明】
【０１２４】
１、１Ａ  基板
１Ｃ  チップ領域
２  エピタキシャル層
３  酸化シリコン膜
４  ゲート絶縁膜
５  ゲート電極
６  酸化シリコン膜
７  ｐ型ウエル
８  ｎ＋型半導体領域
９  層間絶縁膜
１０  コンタクトホール
１１  ｐ＋型半導体領域
１２  配線
１２Ａ  Ｍｏシリサイド膜
１２Ｂ  Ａｌ−Ｓｉ合金膜
１３  ポリイミド膜
１４  裏面電極
２１、２１Ｃ  基板
２１Ａ  ｎ＋型単結晶シリコン基板
２１Ｂ  ｎ−型単結晶シリコン層
２１Ｄ  ｐ＋＋型単結晶シリコン基板
２１Ｅ  ｎ＋型単結晶シリコン層
２３  酸化シリコン膜
２５  ｐ型ウエル
２６  フィールド絶縁膜
２７  ｐ−型半導体領域
２８  ｎ＋型半導体領域
３０  溝
３１  熱酸化膜
３２  ゲート電極
３３  多結晶シリコンパターン
３６  絶縁膜
３７、３８、３９  コンタクト溝
４０  ｐ＋型半導体領域
４２  バリア導体膜
４３  シード膜
４４  フォトレジスト膜
４５  導電性膜
４６〜４８  配線
５１  窒化シリコン膜
５２  ポリイミド樹脂膜
５３  開口部
５５  Ａｕ膜
５６  バンプ下地膜
５７  Ｔｉ膜
５８  Ｎｉ膜
５９  Ａｕ膜
６０  引き出し電極（ドレイン電極）
６１  バンプ電極
６２  ストラップ電極
６４Ｂ  ベース板
６４Ｄ、６４Ｇ、６４Ｓ  リード
６５  はんだ
６６  ワイヤ
６７  モールド樹脂
７１  基板
７２  エピタキシャル層
７３  溝
７４  ｐ型打ち抜き層
７５  ｐ型ウエル
７６  ゲート絶縁膜
７７  ゲート電極
７８  キャップ絶縁膜
７９  ｎ−型オフセットドレイン領域
８０  ｎ−型ソース領域
８１  ｐ型ハロー領域
８２  サイドウォールスペーサ
８３  ｎ型オフセットドレイン領域
８５  ｎ＋型ドレイン領域
８６  ｎ＋型ソース領域
８７  ｐ＋型半導体領域
９０  窒化シリコン膜
９１  酸化シリコン膜
９２  コンタクトホール
９３  プラグ
９４Ａ、９４Ｂ、９４  配線
９６  酸化シリコン膜
９７  スルーホール
９８  プラグ
９９  配線
１００  酸化シリコン膜
１０１  スルーホール
１０２  プラグ
１０３  配線
１０４  酸化シリコン膜
１０５  窒化シリコン膜
１０６  ソース裏面電極
ＣＨＰ  チップ
ＤＴ  ドット
ＤＴＫ  窪み部
ＤＴＴ  突出部
ＧＰ  ゲートパッド
ＭＫ  記号
ＯＦ  オリエンテーションフラット
Ｑ１  ｐｎｐ型バイポーラトランジスタ
Ｑ２  ｎｐｎ型バイポーラトランジスタ
Ｑｎ  ｎチャネル型ＭＩＳＦＥＴ
Ｒ１  可変抵抗
ＴＰ  トップ
【図１】
2008244228.tif 000003
【図２】
2008244228.tif 000004
【図３】
2008244228.tif 000005
【図４】
2008244228.tif 000006
【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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