(57)【要約】【課題】スイッチング素子を高速にオン／オフ動作させるパルストランス型スイッチング素子駆動回路を提供する。【解決手段】パルストランスＴ１の２次側巻線Ｌ１ｏの端子間に、ダイオードＤ１、抵抗Ｒ１及び充電用コンデンサＣ４からなる第１充電閉ループ回路、及び充電用コンデンサＣ５、抵抗Ｒ２及びダイオードＤ２からなる第１充電閉ループ回路をそれぞれ接続し、スイッチング素子Ｑ１の駆動電源として用いる駆動電源用コンデンサＣ６及びＣ７は、コンデンサＣ４及びＣ５により充電される構成とした。スイッチング素子Ｑ１のゲートに印加される電圧は、２つの第１充電閉ループ回路と別に設けられた駆動制御手段としてのＰＭＯＳトランジスタＱ２及びＮＭＯＳトランジスタＱ３のオン／オフ制御により切り替える。即ち、ＰＭＯＳトランジスタＱ２或いはＮＭＯＳトランジスタＱ３を介して、コンデンサＣ６或いはＣ７に充電された電荷をスイッチング素子Ｑ１に供給する。【選択図】図１
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【特許請求の範囲】
【請求項１】
パルストランスを用いてスイッチング素子を駆動するパルストランス型スイッチング素子駆動回路において、
前記スイッチング素子を駆動する電源として用いられる１つ以上の駆動電源用コンデンサと、
前記パルストランスの２次側巻線に接続され、前記駆動電源用コンデンサを充電するための充電用コンデンサを有する１つ以上の第１充電閉ループ回路と、
前記第１充電閉ループ回路とは別に設けられた、前記駆動電源用コンデンサより前記スイッチング素子に印加される電圧を制御して該スイッチング素子を駆動するための駆動制御手段と、
を具備することを特徴とするパルストランス型スイッチング素子駆動回路。
【請求項２】
前記駆動電源用コンデンサは前記充電用コンデンサにより充電するための第２充電閉ループ回路上に複数、直列に接続され、
前記複数の駆動電源用コンデンサの何れかの間に所定電圧を印加する回路構成である、  請求項１記載のパルストランス型スイッチング素子駆動回路。
【請求項３】
前記第１充電閉ループ回路は、前記パルストランスの２次側巻線の一端と前記充電用コンデンサの一方の端子との間にダイオードおよび抵抗が接続されており、前記パルストランスの２次側巻線の他端と前記充電用コンデンサの他方の端子とが接続されている
請求項１又は２に記載のパルストランス型スイッチング素子駆動回路。
【請求項４】
前記駆動制御手段は、前記パルストランスの２次側巻線の一端にコンデンサを介して制御電極が接続された駆動制御用スイッチング素子を備える
請求項１〜３のいずれか一項に記載のパルストランス型スイッチング素子駆動回路。
【請求項５】
パルストランスを用いてスイッチング素子を駆動するためのパルストランス型スイッチング素子駆動方法において、
前記スイッチング素子を駆動する電源として用いられる１つ以上の駆動電源用コンデンサを用意し、
前記パルストランスの２次側巻線に接続され、前記駆動電源用コンデンサを充電するための１つ以上の充電用コンデンサを有する第１充電閉ループ回路を用意し、
前記第１充電閉ループ回路とは別に設けられた駆動制御手段により、前記第１充電閉ループ回路の前記充電用コンデンサによって充電される第２充電閉ループ回路の前記駆動電源用コンデンサより前記スイッチング素子に印加される電圧を制御して、前記スイッチング素子の駆動を行う、
ことを特徴とするパルストランス型スイッチング素子駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パルストランスを用いてスイッチング素子を駆動するための技術に関する。
【背景技術】
【０００２】
スイッチング素子を駆動するための駆動回路には、パルストランスを用いたものがある。パルストランスを用いた駆動回路（パルストランス型スイッチング素子駆動回路。以降「駆動回路」と略記）では、入力と出力の間をパルストランスによって絶縁することができるため、入力側、出力側でそれぞれ所望の基準電圧を採用することが可能となっている。従来の駆動回路としては、例えば特許文献１に記載されたものがある。
【０００３】
図３は、特許文献１に記載された従来の駆動回路を示す回路図である。図３において、Ｔ２は１次側巻線Ｌ２ｉ及び２次側巻線Ｌ２ｏを有するパルストランス、Ｃ２１，Ｃ２２，Ｃ２３はコンデンサ、Ｄ２１，Ｄ２２はダイオード、Ｑ２１はＰチャネルＭＯＳトランジスタ（以降「ＰＭＯＳトランジスタ」と記す）、Ｑ２２はＮチャネルＭＯＳトランジスタ（以降「ＮＭＯＳトランジスタ」と記す）、Ｑ２３はフォトトランジスタ、Ｓ２はスイッチング素子である。スイッチング素子Ｓ２は、例えば、パワーＭＯＳＦＥＴやＩＧＢＴ（Insulated Gate Bipolar Transistor）等である。
【０００４】
図３に示す従来の駆動回路では、１次側巻線Ｌ２ｉの一端にコンデンサＣ２１が接続されており、入力パルス信号は、コンデンサＣ２１を介してパルストランスＴ２の１次側巻線Ｌ２ｉに供給される。
【０００５】
パルストランスＴ２の２次側巻線Ｌ２ｏの一端はスイッチング素子Ｓ２のソース電極に接続されており、２次側巻線Ｌ２ｏの他端はコンデンサＣ２２及びＰＭＯＳトランジスタＱ２１を介してスイッチング素子Ｓ２のゲート電極に接続されている。同様に、２次側巻線Ｌ２ｏの他端はコンデンサＣ２３及びＮＭＯＳトランジスタＱ２２を介してスイッチング素子Ｓ２のゲート電極に接続されている。コンデンサＣ２２とＰＭＯＳトランジスタＱ２１との接続点には、ダイオードＤ２１のカソード及びフォトトランジスタＱ２３のコレクタが接続されている。ダイオードＤ２１のアノードはスイッチング素子Ｓ２のソース電極に接続されている。また、コンデンサＣ２３とＮＭＯＳトランジスタＱ２２との接続点にはダイオードＤ２２のアノードが接続されており、ダイオードＤ２２のカソードはスイッチング素子Ｓ２のソース電極に接続されている。なお、ＰＭＯＳトランジスタＱ２１のゲート電極、ＮＭＯＳトランジスタＱ２２のゲート電極、及び、フォトトランジスタＱ２３のエミッタは、パルストランスＴ２の２次側巻線Ｌ２ｏの一端に接続されている。
【０００６】
図３に示す駆動回路では、２次側巻線Ｌ２ｏのコンデンサＣ２２と接続された側の端子（以降「コンデンサ側端子」と呼ぶ）がハイレベルとなる場合に、ＰＭＯＳトランジスタＱ２１がオンし、ＮＭＯＳトランジスタＱ２２がオフする。ＰＭＯＳトランジスタＱ２１のオンにより、２次側巻線Ｌ２ｏのコンデンサ側端子の電位と、スイッチング素子Ｓ２のオフ期間中に充電されていたコンデンサＣ２２の電位との和が、スイッチング素子Ｓ２のゲート電極に印加され、スイッチング素子Ｓ２はオンする。この時、ダイオードＤ２１はオフ（非通電状態）し、ダイオードＤ２２はオン（通電状態）する。そして、コンデンサＣ２３は２次側巻線Ｌ２ｏの両端にかかる電位に充電される。
【０００７】
また、２次側巻線Ｌ２ｏのコンデンサ側端子がローレベルとなる場合は、ＰＭＯＳトランジスタＱ２１がオフし、ＮＭＯＳトランジスタＱ２２がオンする。ＮＭＯＳトランジスタＱ２２のオンにより、スイッチング素子Ｓ２のゲート電極には、２次側巻線Ｌ２ｏの電位と、スイッチング素子Ｓ２のオン期間中に充電されたコンデンサＣ２３の電位との和が印加され、スイッチング素子Ｓ２はオフする。この時、ダイオードＤ２１はオンし、ダイオードＤ２２はオフする。そして、コンデンサＣ２２は２次側巻線Ｌ２ｏの両端にかかる電位に充電される。
【特許文献１】特開２００５−１５１７００号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
特許文献１に記載された従来の駆動回路は、図３に示すように、パルストランスＴ２の２次側巻線Ｌ２ｏのコンデンサ側端子に２つのコンデンサＣ２２及びＣ２３が接続されており、スイッチング素子Ｓ２の駆動を制御するためのトランジスタＱ２１及びＱ２２は、コンデンサＣ２２，Ｃ２３を介してスイッチング素子Ｓ２のゲート電極に接続されていた。このため、スイッチング素子Ｓ２を駆動する際には、まず、それら２つのコンデンサＣ２２及びＣ２３が充電され、その後、トランジスタＱ２１及びＱ２２が駆動されることで、コンデンサ側端子とスイッチング素子Ｓ２のゲート間に電流が流れるようになっていた。
【０００９】
上記の２つのコンデンサＣ２２及びＣ２３は、スイッチング素子Ｓ２の駆動用であるため、大容量のものが採用されるのが普通である。そのような２つのコンデンサＣ２２及びＣ２３をコンデンサ側端子に接続しているため、コンデンサ側端子とスイッチング素子Ｓ２のゲート間では、大容量の充電、或いは放電が行われた後、トランジスタＱ２１，Ｑ２２が駆動されて電流が流れることになる。つまり、スイッチング素子Ｓ２のゲート電極に印加する電圧を制御するためのトランジスタＱ２１，Ｑ２２の駆動が遅くなり、スイッチング素子Ｓ２のオン／オフ動作が遅くなるという問題点があった。
【００１０】
遅いオン／オフ動作は、駆動回路自体、或いはスイッチング素子を用いる回路で誤動作等の原因となる場合がある。それにより、誤動作等を確実に回避し、高い信頼性を実現させるためには、スイッチング素子はより高速に動作させることも重要と考えられる。
【００１１】
本発明は、スイッチング素子をより高速にオン／オフ動作させるパルストランス型スイッチング素子駆動回路を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明のパルストランス型スイッチング素子駆動回路は、パルストランスを用いてスイッチング素子を駆動するものであり、スイッチング素子を駆動する電源として用いられる１つ以上の駆動電源用コンデンサと、パルストランスの２次側巻線に接続され、駆動電源用コンデンサを充電するための充電用コンデンサを有する１つ以上の第１充電閉ループ回路と、第１充電閉ループ回路とは別に設けられた、駆動電源用コンデンサよりスイッチング素子に印加される電圧を制御して該スイッチング素子を駆動するための駆動制御手段と、を具備する。
【００１３】
なお、上記駆動電源用コンデンサは充電用コンデンサにより充電するための第２充電閉ループ回路上に複数、直列に接続され、複数の駆動電源用コンデンサの何れかの間に所定電圧を印加する回路構成である、ことが望ましい。
【００１４】
また、第１充電閉ループ回路は、パルストランスの２次側巻線の一端と充電用コンデンサの一方の端子との間にダイオードおよび抵抗が接続されており、パルストランスの２次側巻線の他端と充電用コンデンサの他方の端子とが接続されていることが望ましい。
【００１５】
そして、駆動制御手段は、パルストランスの２次側巻線の一端にコンデンサを介して制御電極が接続された駆動制御用スイッチング素子を備えることが望ましい。
本発明のパルストランス型スイッチング素子駆動方法は、パルストランスを用いてスイッチング素子を駆動するためのものであり、スイッチング素子を駆動する電源として用いられる１つ以上の駆動電源用コンデンサを用意し、パルストランスの２次側巻線に接続され、駆動電源用コンデンサを充電するための１つ以上の充電用コンデンサを有する第１充電閉ループ回路を用意し、第１充電閉ループ回路とは別に設けられた駆動制御手段により、第１充電閉ループ回路の充電用コンデンサによって充電される第２充電閉ループ回路の駆動電源用コンデンサよりスイッチング素子に印加される電圧を制御して、スイッチング素子の駆動を行う。
【発明の効果】
【００１６】
本発明では、スイッチング素子を駆動する電源として用いられる１つ以上の駆動電源用コンデンサを用意し、パルストランスの２次側巻線に接続した第１充電閉ループ回路に駆動電源用コンデンサを充電するための１つ以上の充電用コンデンサを配置し、その充電用コンデンサによって充電される第２充電閉ループ回路の駆動電源用コンデンサを用いてスイッチング素子の駆動を行う。つまり、第１充電閉ループ回路に配置される充電用コンデンサは入力信号に対応するパルストランスの出力によって充電され、さらに、その充電用コンデンサによって第２充電閉ループ回路上の駆動電源用コンデンサが充電される。従って、この駆動回路では、駆動電源用コンデンサに、常にスイッチング素子を駆動するための電荷を充電することができるようになっている。
【００１７】
そして本発明では、充電された駆動電源用コンデンサの電荷のスイッチング素子への供給を制御するための回路（駆動制御手段）を、第１充電閉ループ回路とは別に設けている。つまり、スイッチング素子の駆動の制御と、駆動電源用コンデンサの充電とを別々の回路で行うことになるので、従来のように、スイッチング素子の駆動の制御を行う際に、まずは大容量のコンデンサの充電を行う、という必要がなくなり、結果としてスイッチング素子をより高速にオン／オフ動作させることができるようになる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施の形態について、図面を参照しながら詳細に説明する。
図１は、本実施の形態によるパルストランス型スイッチング素子駆動回路（以下「駆動回路」）を示す回路図である。図１において、Ｔ１は１次側（入力側）巻線Ｌ１ｉ及び２次側（出力側）巻線Ｌ１ｏを有するパルストランス、Ｃ１〜Ｃ７はコンデンサ、Ｄ１〜Ｄ４はダイオード、Ｒ１〜Ｒ４は抵抗、Ｑ１、Ｑ３及びＱ５はＮチャネルＭＯＳトランジスタ（以降「ＮＭＯＳトランジスタ」）、Ｑ２及びＱ４はＰチャネルＭＯＳトランジスタ（以降「ＰＭＯＳトランジスタ」）、ＰＣは発光ダイオード及びフォトトランジスタ（ＮＰＮ型バイポーラトランジスタのベースにフォトダイオードが接続されたもの）を有するフォトカプラである。パルストランスＴ１により駆動されるスイッチング素子Ｑ１はＮＭＯＳトランジスタである。ただし、スイッチング素子Ｑ１は、オン／オフ動作が可能であれば良いことから、ＮＭＯＳトランジスタに限定されるものではない。例えば、ＩＧＢＴ等でもよい。
【００１９】
パルストランスＴ１の入力側は、１次側巻線Ｌ１ｉの他に、ＰＭＯＳトランジスタＱ４、ＮＭＯＳトランジスタＱ５、及びコンデンサＣ１を備えた回路構成となっている。パルストランスＴ１の入力側、出力側の回路構成は、具体的にはそれぞれ以下のようになっている。
【００２０】
入力側では、ＰＭＯＳトランジスタＱ４のソースには電源電圧Ｖｃｃが印加され、そのドレインはＮＭＯＳトランジスタＱ５のドレイン、及び１次側巻線Ｌ１ｉの一方の端子と接続されている。ＮＭＯＳトランジスタＱ５のソースは入力側のグランドＧＮＤ−２と接続され、１次側巻線Ｌ１ｉの他方の端子とグランドＧＮＤ−２間にはコンデンサＣ１が接続されている。ＰＭＯＳトランジスタＱ４、及びＮＭＯＳトランジスタＱ５のゲートにはそれぞれ駆動用信号が供給される。それによりＰＭＯＳトランジスタＱ４、及びＮＭＯＳトランジスタＱ５は、その駆動用信号によりオン／オフ動作する。その駆動用信号は、パルストランスＴ１を介してスイッチング素子Ｑ１をオン／オフ駆動するためのものである。スイッチング素子Ｑ１をオン／オフ駆動する駆動用信号は、ＰＭＯＳトランジスタＱ４、及びＮＭＯＳトランジスタＱ５のうちの一方のみをオンさせるものである。それにより所定のデューティー（Ｄｕｔｙ）比でパルストランスＴ１の２次側巻線Ｌ１ｏにパルスを発生させる。
【００２１】
出力側では、２次側巻線Ｌ１ｏの一方の端子には、コンデンサＣ２、コンデンサＣ３、ダイオードＤ１のアノード、ダイオードＤ２のカソードが接続されている。他方の端子には、充電用コンデンサとしてのコンデンサＣ４及びコンデンサＣ５が接続されている。ダイオードＤ１のカソードには抵抗Ｒ１が接続され、コンデンサＣ４は、抵抗Ｒ１と２次側巻線Ｌ１ｏの他方の端子間に接続されている。ダイオードＤ２のアノードは抵抗Ｒ２と接続され、コンデンサＣ５は抵抗Ｒ２と２次側巻線Ｌ１ｏの他方の端子間に接続されている。このようなことから、２次側巻線Ｌ１ｏの端子間には、ダイオードＤ１、抵抗Ｒ１及びコンデンサＣ４が直列に接続された第１充電閉ループ回路、及びコンデンサＣ５、抵抗Ｒ２及びダイオードＤ２が直列に接続された第１充電閉ループ回路の２つが接続された形となっている。以降、便宜的に、２次側巻線Ｌ１ｏのダイオードＤ１及びＤ２が接続された端子は「上側端子」、他方の端子は「下側端子」とそれぞれ呼ぶことにする。
【００２２】
上記２つの第１充電閉ループ回路にそれぞれ存在する抵抗Ｒ１及びＲ２は、第１充電閉ループ回路のインピーダンスをより大きくするために用いられている。そのインピーダンスをより大きくするのは、第１充電閉ループ回路を構成するコンデンサの充電電圧をより大きくするためである。
【００２３】
コンデンサＣ４及びＣ５の端子間（コンデンサＣ４のコンデンサＣ５と接続されていない側の端子と、コンデンサＣ５のコンデンサＣ４と接続されていない側の端子との間。以降「複数の回路素子の端子間」はこのような意味で用い、「複数の回路素子間」はその回路素子を接続する間の意味で用いる）には、駆動電源用コンデンサとしてのコンデンサＣ６及びＣ７が接続されている。これにより、４つのコンデンサＣ４，Ｃ５，Ｃ６，Ｃ７が直列に接続された第２充電閉ループ回路が形成されている。第２充電閉ループ回路は、コンデンサＣ４〜Ｃ７が直列に接続された形の閉ループ回路であるため、コンデンサＣ４及びＣ５に充電された電荷によって、コンデンサＣ６及びＣ７を充電するようになっている。
【００２４】
２次側巻線Ｌ１ｏの端子間に接続された２つの第１充電閉ループ回路にはそれぞれ抵抗（Ｒ１或いはＲ２）が存在し、その抵抗によってコンデンサ（Ｃ４或いはＣ５）はゆっくり充電される。しかし、コンデンサＣ４及びＣ５は、スイッチング素子Ｑ１の駆動用ではなく、コンデンサＣ６及びＣ７の充電に用いるようになっている。スイッチング素子Ｑ１の駆動は、コンデンサＣ６及びＣ７を用いて行うようになっている。それによりスイッチング素子Ｑ１の駆動により減少した電荷は、コンデンサＣ４及びＣ５によって随時、供給（充電）可能となっている。このため、コンデンサＣ４及びＣ５を充電する速さはスイッチング素子Ｑ１の駆動に影響しない、或いは影響しにくい回路構成となっている。この結果、コンデンサＣ６及びＣ７はスイッチング素子Ｑ１の駆動電源として常に用いることが可能となっている。
【００２５】
コンデンサＣ６及びＣ７間は、出力側のグランドＧＮＤと接続されている。このため、コンデンサＣ６のコンデンサＣ７と接続されていない側の端子の電圧Ｈ＿Ｖｏｌ、及びコンデンサＣ７のコンデンサＣ６と接続されていない側の端子の電圧（以降「ＧＮＤ３」を付して表記する）はそれぞれ、グランドＧＮＤのレベル（所定電圧）を基準にして、コンデンサＣ６及びＣ７の端子間電圧分だけ高く及び低くなったものとなる。それにより、電圧Ｈ＿Ｖｏｌは正の電圧となり、電圧ＧＮＤ３は負の電圧となる。
【００２６】
コンデンサＣ４及びＣ５はそれぞれ別の第１充電閉ループ回路で充電され、それらの端子間の電圧がコンデンサＣ６及びＣ７の端子間に印加される。コンデンサＣ４及びＣ５の各端子間電圧は、パルストランスＴ１を駆動するＤｕｔｙ比によって変化するが、そのパルストランスＴ１の特性により、コンデンサＣ４及びＣ５の端子間の電圧はＤｕｔｙ比には依存しない。このようなことから、結果として、上記電圧Ｈ＿Ｖｏｌ及びＧＮＤ３はＤｕｔｙ比に係わらず、コンデンサＣ６及びＣ７の各静電容量に応じた電圧となる。コンデンサＣ４及びＣ５をそれぞれ別の第１充電閉ループ回路で充電するようにしたのは、このためである。このようなことから、広い範囲のＤｕｔｙ比に対応できるようになっている。なお、コンデンサＣ６及びＣ７の各端子間に抵抗をそれぞれ接続し、それらを抵抗分圧回路とする構成を採用しても良い。
【００２７】
コンデンサＣ６のコンデンサＣ７と接続されていない側の端子には、ＰＭＯＳトランジスタＱ２のソースが接続されている。そのドレインはスイッチング素子Ｑ１のゲートと接続されている。
【００２８】
ＰＭＯＳトランジスタＱ２のゲートは、コンデンサＣ２、ダイオードＤ４のアノード及び抵抗Ｒ３と接続されている。それによりＰＭＯＳトランジスタＱ２のゲートには、２次側巻線Ｌ１ｏの上側端子の電圧がコンデンサＣ２を介して印加される構成となっている。つまり、ＰＭＯＳトランジスタＱ２は、その上側端子の電圧に応じてオン／オフ動作する構成となっている。ダイオードＤ４及び抵抗Ｒ３は、ＰＭＯＳトランジスタＱ２のゲート−ソース間に接続されており、回路の安定動作のために機能する。
【００２９】
コンデンサＣ７のコンデンサＣ６と接続されていない側の端子には、ＮＭＯＳトランジスタＱ３のソースが更に接続されている。そのドレインは、スイッチング素子Ｑ１のゲートと接続されている。即ち、スイッチング素子Ｑ１のゲートには、ＰＭＯＳトランジスタＱ２のドレイン及びＮＭＯＳトランジスタＱ３のドレインが接続されている。
【００３０】
ＮＭＯＳトランジスタＱ３のゲートは、コンデンサＣ３、ダイオードＤ３のカソード及び抵抗Ｒ４と接続されている。それによりＮＭＯＳトランジスタＱ３のゲートには、２次側巻線Ｌ１ｏの上側端子の電圧がコンデンサＣ３を介して印加される構成となっている。つまり、ＮＭＯＳトランジスタＱ３は、その上側端子の電圧に応じてオン／オフ動作する構成となっている。ダイオードＤ３及び抵抗Ｒ４は、ＮＭＯＳトランジスタＱ３のゲート−ソース間に接続されており、回路の安定動作のために機能する。
【００３１】
スイッチング素子Ｑ１のドレインは、そのスイッチング素子Ｑ１を回路素子とする別の回路（例えばスイッチング電源回路、或いはモーター駆動用回路）と接続されている。そのソースはグランドＧＮＤと接続されている。
【００３２】
ＰＭＯＳトランジスタＱ２がオンすると、電圧Ｈ＿ＶｏｌがＰＭＯＳトランジスタＱ２を介してスイッチング素子Ｑ１のゲートに印加される。それにより、スイッチング素子Ｑ１はオンする。ＰＭＯＳトランジスタＱ２及びそのゲートに接続されたコンデンサＣ２はスイッチング素子Ｑ１の駆動制御手段を構成している。
【００３３】
コンデンサＣ２は、ＰＭＯＳトランジスタＱ２の駆動専用としている。このため、図３に示す従来の駆動回路におけるスイッチング素子Ｓ２駆動用のコンデンサＣ２２或いはＣ３２と比較して、非常に小さい容量のものを採用することができる。Ｃ２を容量の小さいコンデンサとすることができるため、ＰＭＯＳトランジスタＱ２のオン／オフ動作を速く行うことができる。スイッチング素子Ｑ１の駆動電源となるコンデンサは、コンデンサＣ６及びＣ７であり、それらのコンデンサＣ６及びＣ７は常にコンデンサＣ４及びＣ５によって充電可能であるため、常に駆動電源として用いることが可能である。これらのことから、スイッチング素子Ｑ１を常に高速に駆動（動作）させることができる。
【００３４】
ＮＭＯＳトランジスタＱ３がオンすると、負の電圧である電圧ＧＮＤ３がスイッチング素子Ｑ１のゲートに印加される。それにより、スイッチング素子Ｑ１はオフする。ＮＭＯＳトランジスタＱ３及びそのゲートに接続されたコンデンサＣ３はスイッチング素子Ｑ１の駆動制御手段を構成している。コンデンサＣ３は、ＮＭＯＳトランジスタＱ３の駆動専用としている。このため、従来の駆動回路におけるスイッチング素子Ｓ２駆動用のコンデンサＣ２２或いはＣ３２と比較して、非常に小さい容量のものを採用することができる。Ｃ３を容量の小さいコンデンサとすることができるため、ＮＭＯＳトランジスタＱ３のオン／オフ動作を速く行うことができる。従って、スイッチング素子Ｑ１を高速に動作させることができる。
【００３５】
ＰＭＯＳトランジスタＱ２及びＮＭＯＳトランジスタＱ３の各ゲートはそれぞれ、２次側巻線Ｌ１ｏの上側端子とコンデンサＣ２及びＣ３を介して接続されている。それにより、各ゲートには同相の同レベルの電圧が印加されることとなり、一方のトランジスタがオンしているときは他方のトランジスタはオフするようになっている。このため、ＰＭＯＳトランジスタＱ２がオンしているときには電圧Ｈ＿Ｖｏｌがスイッチング素子Ｑ１のゲートに印加され、ＮＭＯＳトランジスタＱ３がオンしているときには電圧ＧＮＤ３がスイッチング素子Ｑ１のゲートに印加されるようになっている。
【００３６】
上記のように電圧Ｈ＿Ｖｏｌ、及び電圧ＧＮＤ３は所望のレベルに確実にすることができる。電圧ＧＮＤ３を所望のレベルにできることから、パルストランスＴ１の負電源用巻線が無くとも、スイッチング素子Ｑ１は高速にオフさせることができる。従って、駆動損失も最小限に抑えることができる。
【００３７】
図２は、図１に示す各部の電圧波形を示すタイミングチャートである。図２において、「Ｌ１ｏ（＋）」は２次側巻線Ｌ１ｏの上側端子の電圧波形を示し、「Ｌ１ｏ（−）」はその下側端子の電圧波形を示している。同様に、「Ｃ４、Ｃ６」はコンデンサＣ４及びＣ６の２次側巻線Ｌ１ｏの上側端子と接続された側の端子の電圧波形を、「Ｃ５、Ｃ６」はコンデンサＣ５及びＣ７の２次側巻線Ｌ１ｏの上側端子と接続された側の端子の電圧波形をそれぞれ示している。また「Ｑ２Ｇ−Ｓ」はＰＭＯＳトランジスタＱ２のゲート・ソース間の電位差、「Ｑ３Ｇ−Ｓ」はＮＭＯＳトランジスタＱ３のゲート・ソース間の電位差、「Ｑ１Ｇ」はスイッチング素子Ｑ１のゲートに印加される電圧をそれぞれ示している。図２では、混乱を避けるために、電圧（電位差）の僅かな変化、振動等は無視している。また、グランドＧＮＤレベルは「０」としている。
【００３８】
図２に示すように、コンデンサＣ４及びＣ６の２次側巻線Ｌ１ｏの上側端子と接続された側の端子、並びにコンデンサＣ５及びＣ７の２次側巻線Ｌ１ｏの上側端子と接続された側の端子の各電圧はほぼ一定に維持される。２次側巻線Ｌ１ｏの上側端子の電位は、Ｄｕｔｙ比に応じて変化する。ＮＭＯＳトランジスタＱ２のゲートに印加される電圧は、上側端子の電位が正のときに大きくなり、その電位が負のときに小さくなる。このため、ゲート・ソース間の電位差（絶対値）は、その関係を示すものとなっている。これは、ＰＭＯＳトランジスタＱ２でも同様である。従って、スイッチング素子Ｑ１のゲートに印加される電圧は、上側端子の電位と逆相の関係となっている。このことから、スイッチング素子Ｑ１は、上側端子の電位が正となっている間のみ、オンする。
【００３９】
なお、本実施の形態では、駆動電源用のコンデンサはコンデンサＣ６及びＣ７の２つとしているが、それよりも多くしても少なくしても良い。これは充電用のコンデンサでも同様である。上述したように、駆動電源用のコンデンサに抵抗分圧回路を組み合わせても良い。また、スイッチング素子Ｑ１に印加する電圧制御用のトランジスタ（本実施の形態ではＰＭＯＳトランジスタＱ２及びＮＭＯＳトランジスタＱ３）のオン／オフ動作をより遅くする必要がある場合には、２次側巻線Ｌ１ｏの上側端子とコンデンサＣ２及びＣ３との間に抵抗（及びダイオード）等を接続することで調整することができる。この手法は、モーターの駆動等に用いられるインバータ用駆動回路のスイッチング素子を駆動するような場合、トランジスタ（スイッチング素子である）のデッドタイムの設定のために用いることができる。このようなことから、適宜、変形を行っても良いものである。
【図面の簡単な説明】
【００４０】
【図１】本実施の形態によるパルストランス型スイッチング素子駆動回路の回路図である。
【図２】図１に示す各部の電圧波形を示すタイミングチャートである。
【図３】特許文献１に記載された従来の駆動回路を示す回路図である。
【符号の説明】
【００４１】
Ｔ１    パルストランス
Ｌ１ｉ  １次側（入力側）巻線
Ｌ１ｏ  ２次側（出力側）巻線
Ｃ１〜Ｃ７  コンデンサ
Ｄ１〜４  ダイオード
Ｒ１〜４  抵抗
Ｑ１、Ｑ３、Ｑ５  ＮチャネルＭＯＳトランジスタ（ＦＥＴ）
Ｑ２、Ｑ４、Ｑ６  ＰチャネルＭＯＳトランジスタ（ＦＥＴ）
ＰＣ    フォトカプラ
【図１】
2008193850.tif 000003
【図２】
2008193850.tif 000004
【図３】
2008193850.tif 000005