(57)【要約】【課題】ＦｉｎＦＥＴを用いた半導体装置において、ＧＩＤＬ低減を低減し、一方でコンタクト抵抗の上昇を抑えることができるコンタクト形状を有する半導体装置を提供する。【解決手段】Ｆｉｎ構造電界効果トランジスタのソース及びドレイン領域を、コンタクトホール１３形成後の不純物注入とポリシリコンコンタクトプラグ１４からの不純物染み出しを積極的に利用し、固相拡散により形成する。また、コンタクトプラグ１４を凸状半導体層１０１ａの側面に延ばし、側壁部１４ａを形成して、コンタクト面積を増加させる。【選択図】図１５
2008244093.tif 000002
【特許請求の範囲】
【請求項１】
Ｆｉｎ構造電界効果トランジスタを有する半導体装置の製造方法であって、
半導体基板をエッチングし、この半導体基板に凸状半導体層を形成すると共に各凸状半導体層間を分離する溝を形成する工程、
前記各凸状半導体層間を分離する溝に素子分離絶縁膜を形成する工程、
前記素子分離絶縁膜の、少なくとも前記凸状半導体層の側面に沿った部分にゲート電極側壁部を形成するためのスリット部を形成する工程、
前記凸状半導体層の表面にゲート絶縁膜を形成する工程、
全面にゲート電極用のポリシリコン層を前記スリット部を埋めて成膜し、ポリシリコン層を側壁部を有するゲート電極形状に成形する工程、
ゲート電極の側壁に側壁絶縁膜を形成する工程、
全面に層間絶縁膜を形成する工程、
前記層間絶縁膜に前記凸型半導体層に到達するコンタクト孔を形成し、さらに前記素子分離絶縁膜の一部を掘り下げて前記凸型半導体層の少なくとも上面及び両側面を露出させる工程、
前記コンタクト孔を介して、前記凸型半導体層のソース及びドレイン領域となる部分に不純物注入を行う工程、
前記コンタクト孔に、不純物をドープしたアモルファスシリコンを埋め込む工程、
前記凸状半導体層内に前記アモルファスシリコンより不純物を固相拡散し、ソース及びドレイン領域を形成すると同時にアモルファスシリコンをポリシリコンとしコンタクトプラグを形成する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項２】
前記Ｆｉｎ構造電界効果トランジスタは、メモリセルトランジスタである請求項１に記載の製造方法。
【請求項３】
前記凸状半導体層は、その長手方向の長さを短くし、ストレージノード側拡散層において、前記コンタクト孔を形成する際に、前記凸型半導体層の上面、両側面及びストレージノード側端面を露出するように前記素子分離絶縁膜を掘り下げることを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記コンタクト孔を形成する際に、前記素子分離絶縁膜の一部を掘り下げる深さが、前記ゲート電極の側壁部の深さよりも浅いことを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
前記コンタクト孔に埋め込まれるアモルファスシリコン中の不純物濃度は、１．０×１０２０〜４．５×１０２０ｃｍ−３であることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置の製造方法。
【請求項６】
ソース及びドレイン領域のゲート電極に対するオフセット量Ｘが、０≦Ｘ≦５ｎｍの範囲である請求項１乃至５のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、詳しくは、Ｆｉｎ構造電界効果トランジスタ（Fin Field Effect Transistor：以下、ＦｉｎＦＥＴと称す）を用いた半導体記憶装置の製造方法に関する。
【背景技術】
【０００２】
半導体素子の微細化が進むにつれて、トランジスタのパンチスルー防止のためにチャネル領域の不純物濃度も増加してきている。しかし、ＤＲＡＭ（Dynamic Random Access Memory）のセルアレイに用いている選択トランジスタの場合、チャネル領域の不純物濃度を上げると、ソース・ドレイン接合部近傍の電界が強くなり、接合リーク電流が増大することによって、リフレッシュ特性が悪くなってしまうという副作用がある。対策としてＲＣＡＴ（Recess-Channel-Array-Transistor）という基板を掘り込んでＬgateを長くすることにより、チャネル領域の不純物濃度を下げ、リフレッシュ特性を向上させるという技術が開発されている。この方法にもチャネル抵抗増加によるオン電流（Ｉon）減少及びワード線容量の増加という問題があり、さらなる微細化にあたり、適用の困難が予想される。そこで、Ｉon減少及びワード線容量の増加の問題を解決するために、Ｆｉｎ構造のセルアレイ用トランジスタの開発が進められている。ＦｉｎＦＥＴはダブルゲート構造となっており、プレーナー型トランジスタと比較して、ゲートコントロール性が良い。また、ゲート幅（Ｗ）を空乏層の幅の２倍よりも狭くすることにより、チャネル領域を完全に空乏化させることができ、優れたオフ電流（Ｉoff）を得ることができる。このためＦｉｎＦＥＴは、サブスレッショールド特性の優れた完全空乏化トランジスタとして使用できることが期待される。
【０００３】
Ｆｉｎ構造ＭＯＳトランジスタをＤＲＡＭのセルアレイに用いた例として、特開２００２−１１８２５５号公報が知られている。前記公報では、Ｆｉｎ構造ＭＯＳトランジスタのコンタクトにメタルプラグを用いてる。しかし、メタルプラグでは、拡散層の金属汚染を起因としたリーク電流の増加を招いてしまいリフレッシュ特性の悪化が懸念される。その為、現状では、コンタクトとして、Ｐ(リン)を多量に含んだポリシリコンをコンタクト孔に充填した、ポリプラグを用いている。
【０００４】
ＦｉｎＦＥＴを用いた半導体記憶装置の従来の製造方法を図２〜図１４を用いて説明する。また、図１は、ＦｉｎＦＥＴを用いたＤＲＡＭのメモリセルアレイのレイアウト図（図１−１）、その部分拡大図（図１−２）並びに、ＦｉｎＦＥＴの構造を示す鳥瞰図（図１−３）を示す。なお、この鳥瞰図では、ゲート電極上部の絶縁膜、サイドウォール絶縁膜やコンタクトプラグを図示していない。また、本発明に係る鳥瞰図についても同様である。以下の図２〜図８，図１０〜図１４では、図１−２に示すＡ−Ａ断面を各図（ａ）、Ｂ−Ｂ断面を各図（ｂ）、Ｃ−Ｃ断面を各図（ｃ）、Ｄ−Ｄ断面を各図（ｄ）に示す。
【０００５】
図２に示すように、まず半導体基板１０１上にパッド酸化膜１０２及びフィールド窒化膜１０３を順次成膜する。次に図３に示すように、リソグラフィー技術とドライ技術を用いて、素子分離領域（ＳＴＩ：Shallow Trench Isolation）となる場所のフィールド窒化膜１０３とパッド酸化膜１０２をエッチングにより除去する。さらに図４に示すように、ドライ技術によりフィールド窒化膜１０３をマスクとして、ＳＴＩを埋め込むための溝を半導体基板１０１にエッチング形成する。この時、溝に囲まれた半導体基板１０１が凸状半導体層１０１ａとなる。その後、形成した溝を酸化膜で埋め込み、フィールド窒化膜１０３をストッパとして化学機械研磨（ＣＭＰ：Chemical Mechanical Polishing）技術を用いて、素子分離領域（ＳＴＩ）１０４を形成する（図５）。その後、ウェット処理等で素子分離領域１０４の酸化膜の高さ調整を行い、続いてフィールド窒化膜１０３を除去するためのウェット処理を行う（図６）。フィールド窒化膜１０３を除去した後、セルアレイ領域及び周辺領域のトランジスタのためのウェル形成及びチャネル形成のための注入を行い、活性化のための熱処理を行う（図示せず）。
【０００６】
上記の様に、ＦｉｎＦＥＴはプレーナー型トランジスタと比較して、ゲートコントロール性が良い。このため、半導体基板１０１へは、しきい値調節のためのチャネルドーピングを実施しないか、又はチャネルドーピングを実施してもｐ型の不純物を低い濃度で注入を行い、チャネル領域の濃度が１．０ｘ１０１８ｃｍ−３程度を越えないようにする。前記の構造へＦｉｎＥＦＴのゲート電極拡散層側壁部を形成するために、図７に示すようにリソグラフィー技術によりレジスト１０６へパターニングを行い、開口１０５を形成する。その後、ドライ技術によりエッチングを行いスリット部１０７を形成し、アッシングによりレジスト１０６を剥離する（図８）。図９に、図７で形成したレジストマスク１０６の上面図（ａ）及び図８の工程後（レジスト剥離後）の上面図（ｂ）を示す。
【０００７】
次いで、パッド酸化膜１０２をウェット処理にて除去し、酸化によりゲート絶縁膜１０８を形成する。それから、ゲート電極用のポリシリコン１０９及びハードマスクとして用いるシリコン窒化膜１１０を順次成膜する（図１０）。この時、前記スリット部１０７にもポリシリコンが埋め込まれ、これがゲート電極側壁部１０９ａとなる。リソグラフィー技術とドライ技術技により、ゲート電極パターンを形成する（図１１）。ゲート電極形成後、凸状半導体層１０１ａへイオン注入を行いセルトランジスタのＬＤＤ（Lightly-Doped-Drain）領域を形成する（図示しない）。その後、ウェハ全面にゲート電極をエッチングする際に用いたハードマスクと同種の絶縁膜を成膜し（ここではシリコン窒化膜）、異方性エッチングにより、先ほど成膜を行ったシリコン窒化膜をエッチバックする。そうすることで、ゲート電極１０９の側面にシリコン窒化膜が残り、サイドウォールスペイサー１１１が形成される（図１２）。前記基板表面の全面にＢＰＳＧ膜（Boro Phospho Silicate Glass）とＴＥＯＳ（Tetra Ethyl Ortho Silicate）−ＮＳＧ（Non-doped Silicate Glass）膜の積層膜からなる第一の層間絶縁膜１１２の成膜を行う（図１３）。
【０００８】
その層間絶縁膜１１２を貫通して凸状半導体層１０１ａ上のｎ拡散層（表示していない）に達するセルコンタクト孔１１３を開口して形成する。この後、リン（Ｐ）やヒ素（Ａｓ）注入を行い、ソース領域及びドレイン領域（ソース領域、ドレイン領域（以上、ｎ型拡散層）は図示せず）を形成する。さらに、Ｐを多量に含んだポリシリコン膜をセルコンタクト孔１１３に充填すると共に、第一の層間絶縁膜１１２上に堆積する。次に、ドライエッチング技術によるエッチバックとＣＭＰ技術により、第一の層間絶縁膜１１２上のポリシリコン膜を除去することによりセルコンタクトプラグ１１４を形成する（図１４）。
【０００９】
その後、既存の方法を用いて周辺トランジスタのソース・ドレイン領域及びコンタクト、全てのトランジスタや部位に電位を与えるビット線、キャパシタ、配線（Ａｌ，Ｃｕ）等を形成することで（図示しない）、セルアレイトランジスタにＦｉｎＦＥＴを用いたＤＲＡＭを作成することができる。
【００１０】
このように、従来技術ではソース・ドレイン領域は、ＬＤＤ注入及びセルコンタクト孔１１３開口後のリンやヒ素注入を行うことで形成され、さらにセルコンタクトプラグ１１４内の高濃度のＰを多量に含んだポリシリコンを用いた場合には、ポリシリコンからの固相拡散が必然的に起こり形成される。実際のＤＲＡＭ作成工程では、セルコンタクトプラグ１１４形成後、セルコンタクトプラグ１１４内の不純物活性化アニールや、キャパシタ作製時の高温熱処理工程が数工程存在するため、Ｐの染み出し等の不純物拡散も無視できない。Ｆｉｎ構造ＭＯＳトランジスタを選択トランジスタ（ＮＭＯＳ）に用いる場合は、リンやヒ素などのドナー不純物がゲート電極直下まで拡散してしまうと、実行ゲート長の減少やプレーナー構造の時よりもゲート電極とチャネル部分の接する面積が広いため、ＧＩＤＬ（Gate-Induced Dielectric Leakagecurrent）が増大してしまう懸念がある。セルコンポリプラグ１１４からのリンの染み出しを抑えるために、リンの濃度を下げる方法が考えられるが、この方法ではコンタクトプラグの抵抗が上がり、トランジスタのオン電流が減ってしまうという副作用がある。
【００１１】
また他の方法として、特開２０００−１１４４８６号公報では、ポリシリコンプラグを低濃度のポリシリコン層と高濃度のポリシリコン層の二層構造とし、プラグからのリンの染み出しを抑制することより、リーク電流の増加を抑えようとしている。
【００１２】
セルアレイにＦｉｎＦＥＴを用いる場合、プレーナー構造の時よりもソース・ドレイン領域がゲート電極と接する面積が広いため、プレーナー構造よりもＧＩＤＬ（Gate-Induced Dielectric Leakage current）増大の懸念がある。リフレッシュ特性改善のため、ＧＩＤＬ低減の方法を考える必要がある。
【００１３】
また、ＦｉｎＦＥＴの構造上、ゲート幅Ｗを短くしてもトランジスタのオン電流は確保することができるため、微細化が進む、又は、チャネル領域の部分を完全に空乏化させてしまう完全空乏化デバイスを作製する為に、拡散層となる凸状半導体層の短手方向の幅を５０〜３０ｎｍ程度にする世代がやってくる。そのとき、図１４（ｂ）に示すようにセルコンタクトプラグ１１４の幅よりも凸状半導体層１０１ａの方が小さくなってしまう可能性があり、コンタクト面積は、図１（ｃ）の１１５のように凸状半導体層１０１ａの上面にしかなく、コンタクト抵抗の上昇が懸念されるため、これを下げるためのコンタクト形成方法も検討する必要がある。
【特許文献１】特開２００２−１１８２５５号公報
【特許文献２】特開２０００−１１４４８６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
本発明の目的は、ＦｉｎＦＥＴを用いた半導体装置において、ＧＩＤＬ低減を低減し、一方でコンタクト抵抗の上昇を抑えることができるコンタクト形状を有する半導体装置を提供することにある。
【課題を解決するための手段】
【００１５】
そこで、コンタクトプラグを図１５，１７のように凸状半導体層１０１ａの側面に対して掘り込み、コンタクトホール開口後の不純物注入とコンタクトプラグからの固相拡散を組みあわせてソース／ドレイン領域を図１９に示すように、ゲート電極に対してオフセットに形成することによりＧＩＤＬ低減及びリフレッシュ特性に効果のあることを見出した。上記課題を解決可能な本発明は、
Ｆｉｎ構造電界効果トランジスタを有する半導体装置の製造方法であって、
半導体基板をエッチングし、この半導体基板に凸状半導体層を形成すると共に各凸状半導体層間を分離する溝を形成する工程、
前記各凸状半導体層間を分離する溝に素子分離絶縁膜を形成する工程、
前記素子分離絶縁膜の、少なくとも前記凸状半導体層の側面に沿った部分にゲート電極側壁部を形成するためのスリット部を形成する工程、
前記凸状半導体層の表面にゲート絶縁膜を形成する工程、
全面にゲート電極用のポリシリコン層を前記スリット部を埋めて成膜し、ポリシリコン層を側壁部を有するゲート電極形状に成形する工程、
ゲート電極の側壁に側壁絶縁膜を形成する工程、
全面に層間絶縁膜を形成する工程、
前記層間絶縁膜に前記凸型半導体層に到達するコンタクト孔を形成し、さらに前記素子分離絶縁膜の一部を掘り下げて前記凸型半導体層の少なくとも上面及び両側面を露出させる工程、
前記コンタクト孔を介して、前記凸型半導体層のソース及びドレイン領域となる部分に不純物注入を行う工程、
前記コンタクト孔に、不純物をドープしたアモルファスシリコンを埋め込む工程、
前記凸状半導体層内に前記アモルファスシリコンより不純物を固相拡散し、ソース及びドレイン領域を形成すると同時にアモルファスシリコンをポリシリコンとしコンタクトプラグを形成する工程と、
を具備することを特徴とする半導体装置の製造方法である。
【発明の効果】
【００１６】
本発明によれば、Ｆｉｎ構造電界効果トランジスタを有する半導体装置のソース及びドレイン領域形成を、コンタクトホール形成後のリンやヒ素の不純物注入とポリシリコンコンタクトプラグからのリンの染み出しを積極的に利用することで、ゲート電極直下へのリンやヒ素といった不純物拡散減少によるＧＩＬＤ低減のため、リフレッシュ特性の向上を可能とし、また、コンタクトプラグが凸状半導体層の上面のみではなく、側面（２面あるいは３面）にも接触させることでコンタクト抵抗の低減が可能となる。
【発明を実施するための最良の形態】
【００１７】
従来の課題を解決するために、本発明による解決手段を以下に示す。
【００１８】
ＬＤＤ領域を形成する注入を除いて、図１３の第一の層間絶縁膜１１２形成までは、従来の製造方法とほぼ同じ工程を経る。その後、セルコンコンタクト孔１３の開口を行う。このとき、凸状半導体層１０１ａの側面に沿い、下方に向かって広げるようにエッチングを行う。これにより、コンタクト面積を広げることができ、コンタクト抵抗低減を図ることができる。
【００１９】
また、セルコンタクト孔１３を開口した後、ソース・ドレイン領域形成のためにリンやヒ素のドナーとなる不純物注入を行い、Ｐを多量に含んだポリシリコンを埋め込み、セルコンタクトプラグ１４を形成する。その後の工程のセルコンタクトプラグの不純物活性化アニールやキャパシタ作製時の工程など７００〜１０００℃程度の高温処理の工程が数工程存在する為、これらによる固相拡散を用いてソース・ドレイン領域を形成することにより、ゲート直下のリンやヒ素等のドナー不純物の濃度を減らす、すなわちＧＩＤＬが低減できることが期待できる。
【００２０】
以上、凸状半導体層１０１ａの側面に沿い、下方に向かって広げるようにセルコンタクトプラグ孔形成する点と、コンタクトプラグ孔形成後のＰおよびＡｓ等の不純物注入及びポリシリコンプラグからのリンの染み出しを用いることで、図１９の様なゲート電極に対してオフセット構造のソース・ドレイン領域を形成することにより、コンタクト抵抗低減とＧＩＤＬ低減を期待できる。
【００２１】
また、セルコンタクトプラグ孔１３は上記方法では上面と両側面２方向の３方向からのコンタクトとなっていたが、素子分離溝形成時に、ストレージノード（Strage Node：ＳＮ）側の半導体層を縮ませる、すなわち、その長手方向の長さを短くし、ストレージノード側において、前記コンタクト孔を形成する際に、図１７に示すように、記凸型半導体層１０１ｂの上面、両側面及びストレージノード側端面を露出するように前記素子分離絶縁膜を掘り下げることにより、上面と両側面２方向並びに側端面の計４方向からのコンタクトを行うことができ、更なるコンタクト抵抗低減が期待できる。
【００２２】
ただし、フィンゲートとコンタクトプラグとの距離及び熱処理を調節することにより、不純物の拡散を調節する。また、パンチスルー懸念のため、Ｆｉｎ（ゲート電極側壁部とゲート電極下面で囲まれた凸状半導体層の領域）の深さとソース・ドレイン領域の深さを同じにしたくないため、コンタクトの深さはＦｉｎの深さ、すなわち、ゲート側壁部の深さよりも浅くする。
【実施例】
【００２３】
以下、実施例により本発明を具体的に説明するが、本発明はこれらの実施例のみに限定されるものではない。
【００２４】
実施例１
図２〜８、図１０〜１３及び図１５は、本発明の製造方法の第１の実施形態を説明するためのＦｉｎＦＥＴ部の形成工程順を示す半導体装置の断面であり、それぞれ、図１−２に示すＡ−Ａ断面を各図（ａ）、Ｂ−Ｂ断面を各図（ｂ）、Ｃ−Ｃ断面を各図（ｃ）、Ｄ−Ｄ断面を各図（ｄ）に示す。
【００２５】
図２に示すように、まず半導体基板１０１上に厚さ約９ｎｍのパッド酸化膜１０２及び厚さ約１２０ｎｍのフィールド窒化膜１０３を順次成膜する。このフィールド窒化膜１０３は、拡散層を覆うマスク層となり、ＳＴＩ（Shallow Trench Isolation）を埋め込む酸化膜のＣＭＰストッパとしても利用される。それから、リソグラフィー技術とドライ技術を用いてパターニングを行い、フィールド窒化膜１０３とパッド酸化膜１０２をエッチングにより除去する。さらに、フィールド窒化膜１０３をマスクとしてドライ技術により、深さ約２５０ｎｍのＳｉエッチを行う。このとき、フィールド窒化膜１０３も５０ｎｍ程度削られてしまう。
【００２６】
ＤＲＡＭのセルアレイにＦｉｎＦＥＴを使用した場合、ゲート幅方向の微細化やＦｉｎＦＥＴを用いた完全空乏化デバイスを実現するために拡散層幅（凸状半導体層１０１ａの短手方向）が〜３０ｎｍ程度をターゲットとする必要がある。これを実現するためには、上記のフィールド窒化膜をパターニング後、Ｓｉエッチ前のフィールド窒化膜マスクをドライエッチ又はウェットエッチにより、〜６０ｎｍ程度までスリミングしてからＳｉエッチを行う。その後の酸化工程などの結果、拡散層幅は〜３０ｎｍ程度まで細っていく。
【００２７】
Ｓｉエッチ後、ＨＤＰ−ＣＶＤ（High Density Plasma - Chemical Vapor Deposition）法により、全面に厚さ約５００ｎｍのシリコン酸化膜を形成する。その後、シリコン窒化膜１０３をストッパとして、素子分離領域となるシリコン酸化膜１０３をＣＭＰ（Chemical Mechanical Polishing）法により研磨除去する。ＣＭＰ後、ＳＴＩ酸化膜高さ調整用の酸化膜ウェットエッチを行い、続いてシリコン窒化膜１０３を約１６０℃の熱リン酸によるウェットエッチングにより除去する。これにより素子分離領域（ＳＴＩ）１０４となる。
【００２８】
それから、セル領域の及び周辺領域のトランジスタのためのウェル形成及びチャネル形成のための注入を行い、活性化のための熱処理を行う（図示せず）。ＦｉｎＦＥＴでは、プレーナー型トランジスタと比較して、ゲートコントロール性が良いため、しきい値調節のためのチャネルドーピングを実施しないか、又はチャネルドーピングを実施してもｐ型の不純物を低い濃度で注入を行い、チャネル領域の濃度が１．０×１０１８ｃｍ−３程度を越えないようにする。
【００２９】
続いて、前記の構造へＦｉｎＥＦＴのスリット部１０７を形成するために、図９（ａ）に示すように、リソグラフィー技術によりレジスト１０６へパターニングを行い、開口１０５を形成する。その後、ドライ技術により酸化膜エッチングを行い、深さ１００ｎｍ程度のスリット部１０７を素子分離領域１０４に形成する。その後、アッシングによりレジストを剥離する（図８）。
【００３０】
次いで、半導体基板１０１表面に残っているパッド酸化膜１０２をウェット処理により除去した後、ゲート絶縁膜１０８を約６〜７ｎｍ程度形成するために熱酸化を行いゲート絶縁膜１０８を形成する。その後、ゲート電極として用いるポリシリコン１０９を約７０ｎｍ程度成膜する。ポリシリコンは、リンを多量に含んだものでも、ボロンを多量に含んだものでもどちらでも良い（ゲート電極にボロンを多量に含んだポリシリコンを用いる場合は、ゲート絶縁膜１０８を窒化して、窒素を添加する必要がある）。ポリシリコン１０９を成膜後、チャネル領域のためのボロン注入を行う。条件は、７０ｋｅＶ／８．０Ｅ12ｃｍ−３とする。その後、ハードマスクとして用いるシリコン窒化膜１１０を約７０ｎｍ程度成膜する。今回は、ポリシリコンをゲート電極として用いるが、ポリシリコンの上部にＷＳｉ等のシリサイド層を持つポリサイド構造、又は上部にＷなどのメタルを持つポリメタル構造のような、多層のゲート電極構造でもかまわない（図１０）。
【００３１】
その後、リソグラフィー技術とドライ技術を用いてゲート電極のパターニングを行う（図１１）。それから、さらにシリコン窒化膜を約４０ｎｍ成膜し、エッチバックを行って、ゲート電極のＳＷ（Side Wall）１１１とする（図１２）。次に、ＣＶＤ法により、全面にＢＰＳＧ膜を６００ｎｍ〜７００ｎｍ程度成膜した後、８００℃のリフローとＣＭＰ技術により、このＢＰＳＧ膜の表面を平坦化する。次いで、このＢＰＳＧ膜の上に、ＴＥＯＳ−ＮＳＧ膜を２００ｎｍ程度成膜し、ＢＰＳＧ酸化膜とＴＥＯＳ−ＮＳＧ膜からなる第１の層間絶縁膜１１２を形成する（図１３）。
【００３２】
それから、図１５に示すように、第１の層間絶縁膜１１２を貫通して半導体基板１０１上に達するセルコンタクト孔１３を開口して形成する。このセルコンタクト孔１３は、拡散層に達した時点でエッチングをストップするのではなく、さらに凸状半導体層１０１ａの側面に沿い、下方に向かって広げるように２０〜３０ｎｍ程度エッチングを行う。その深さは、パンチスルー抑制のため、スリット部の１０７の深さよりも浅くする。このようにして、図１６に示すように、コンタクト１５を凸状半導体層１０１ａの拡散層の上面と側面２方向の計３方向から取ることができ、面積を広くすることができるため、コンタクト抵抗の低減が期待できる。
【００３３】
セルコンタクトプラグ孔形成後、ＦｉｎＦＥＴのスリット部１０７の深さよりも浅い位置へリンやヒ素の注入を行い、ソース電極及びドレイン電極（ソース電極、ドレイン電極（以上、ｎ型拡散層）は図示せず）を形成する。このとき注入を行うリンは、横方向の広がりを抑えるためと拡散層容量を減らすために多段階で注入を行う。それぞれの条件は、２０ｋｅＶ／５．０Ｅ１２ｃｍ−３、５０ｋｅＶ／２．４Ｅ１２ｃｍ−３、６５ｋｅＶ／６．０Ｅ１２ｃｍ−３程度とする。また、ヒ素はコンタクト抵抗低減のため行い、１０ｋｅＶ／１．０Ｅ１３ｃｍ−３程度注入する。
【００３４】
注入後、リンをドープしたアモルファスシリコン膜をセルコンタクト孔１３に充填するとともに第１の層間絶縁膜１２上に堆積する。そして、ドライエッチング技術を用いたエッチバックとＣＭＰ技術により、第１の層間絶縁膜１１２上のアモルファスシリコン膜のみ除去することにより、側壁部１４ａを有するセルコンタクトプラグ１４を形成する。なお、アモルファスシリコン膜の不純物濃度は、１．０×１０２０〜４．５×１０２０ｃｍ−３とする。
【００３５】
セルコンタクトプラグ形成後、ＤＲＡＭの作製工程にはセルコンタクトプラグ低抵抗化のためのアモルファスシリコン膜のポリシリコン化及び不純物活性化のための熱処理やキャパシタ作製時の７００〜１０００℃程度の高温処理工程が数工程有り、それらの熱処理によるセルコンタクトプラグ内のＰの染み出しを積極的に利用して図１９の様な不純物プロファイルを作り上げる。これにより、ゲート下のドナー不純物濃度を減らすことができ、ＧＩＤＬ低減が期待できる。
【００３６】
セルコンタクトプラグ形成後の高温熱処理工程としては、下記のような工程があり、温度と時間を記載する。
【００３７】
・セルコンタクトプラグ形成後の低抵抗化アニール:              １０００℃    １０秒  
・キャパシタのコアとなる酸化膜の焼き締め窒素処理:              ７００℃    １０分
・ＨＳＧへのＰのドーピングアニール:                            ７００℃    ３０分
・キャパシタの容量絶縁膜（ＨＳＧ表面へ形成）形成後の窒素処理:  ７００℃      ５分
※ＨＳＧ: Ｈｅｍｉ−Ｓｐｈｅｒｉｃａｌ  Ｇｒａｉｎ  Ｓｉｌｉｃｏｎのこと。
【００３８】
図１９は、ソース・ドレイン領域の接合の位置を示している。実線Ａがゲート電極に対するソース・ドレイン領域のオフセット量が一番理想的な０ｎｍの場合、一点鎖線Ｂがゲート電極に対するソース・ドレイン領域のオフセット量がＸｎｍの場合を示している。なお、波線はＤ−Ｄ断面に見られるプラグ側壁部を示す。セルコンタクトプラグに近づくにつれて、Ｘの値が大きくなっていく。このオフセット量は、大きすぎるとこの領域が高抵抗な箇所となってしまうためがＩon減少してしまい、マイナスになるとＧＩＤＬ増加の懸念がある。そのため、０≦Ｘ≦５ｎｍ程度が適切と考える。
【００３９】
また、Ｐが染み出しすぎる場合は、抑制するために、ポリプラグを何層かに分けて積層化することが効果的である。具体的な例では、一層目を１．０×１０19ｃｍ−３程度の濃度で５ｎｍ、二層目を４．４×１０20ｃｍ−３程度の濃度で１５０ｎｍ、三層目を1．０×１０20ｃｍ−３程度の濃度で２００ｎｍ成膜を行い、以後は前記と同様の方法を用いることで、Ｐの染み出しすぎを抑制して、所望の不純物プロファイルを持つＦｉｎＦＥＴを作製することができる。
【００４０】
図１６のその後、既存の方法を用いて周辺トランジスタのコンタクト、全てのトランジスタや部位に電位を与えるビット線、キャパシタ、配線（Ａｌ，Ｃｕ）等を形成することで（図示しない）、セルアレイトランジスタにＦｉｎＦＥＴを用いたＤＲＡＭを作成することができる。例えば、図２０に、キャパシタ形成後断面構造を示す。同図では図１６（ｃ）の上に、ビット線１６に接続するビットコンタクトプラグ１６，キャパシタに接続する容量コンタクトプラグ１７をＳＮ側にそれぞれ形成し、キャパシタのコア酸化膜１８に形成したホール内に、下部電極ポリシリコン１９，容量絶縁膜２０，上部電極メタル２２からなるシリンダ型キャパシタを形成している。また、下部電極ポリシリコン１９の表面にはＨＳＧ２１が形成され、キャパシタ面積を確保している。
【００４１】
実施例２
実施例１において、トレンチＳｉエッチ後に酸化を行い、図１７に示すように長手方向の長さ、特にＳＮ部の長さを縮ませた凸状半導体層１０１ｂを形成することにより、上面と側面２方向からの計３方向のセルコンタクトプラグ孔１３と、上面と側面３方向の計４方向からのセルコンタクトプラグ孔１３’を作成する。その後、実施例１と同様に、不純物注入、プラグ形成、固相拡散を行うことで、ゲート間には側壁部１４ａを有するビット線に接続されるセルコンタクト１４が、ＳＮ部では側壁部１４’ａを有する蓄積容量に接続されるセルコンタクト１４’が形成される。この結果、ＳＮ部では図１８（ｂ）に示すように容量コンタクト１４’のコンタクト面１５’を４方向から取ることができ、更なるコンタクト抵抗低減が期待できる。
【図面の簡単な説明】
【００４２】
【図１−１】従来及び本発明のメモリセルアレイのレイアウト図である。
【図１−２】図１−１の波線部ａ）の拡大図である。
【図１−３】図１−２の矢印方向から見た従来のＦｉｎＦＥＴの鳥瞰図である。
【図２】従来及び本発明のＦｉｎＦＥＴの製造方法を説明する工程断面図である。
【図３】従来及び本発明のＦｉｎＦＥＴの製造方法を説明する工程断面図である。
【図４】従来及び本発明のＦｉｎＦＥＴの製造方法を説明する工程断面図である。
【図５】従来及び本発明のＦｉｎＦＥＴの製造方法を説明する工程断面図である。
【図６】従来及び本発明のＦｉｎＦＥＴの製造方法を説明する工程断面図である。
【図７】従来及び本発明のＦｉｎＦＥＴの製造方法を説明する工程断面図である。
【図８】従来及び本発明のＦｉｎＦＥＴの製造方法を説明する工程断面図である。
【図９】従来及び本発明のＦｉｎＦＥＴの製造方法を説明する平面図である。
【図１０】従来及び本発明のＦｉｎＦＥＴの製造方法を説明する工程断面図である。
【図１１】従来及び本発明のＦｉｎＦＥＴの製造方法を説明する工程断面図である。
【図１２】従来及び本発明のＦｉｎＦＥＴの製造方法を説明する工程断面図である。
【図１３】従来及び本発明のＦｉｎＦＥＴの製造方法を説明する工程断面図である。
【図１４】従来のＦｉｎＦＥＴの製造方法を説明する工程断面図である。
【図１５】本発明のＦｉｎＦＥＴの製造方法を説明する工程断面図である。
【図１６】図１５に示す半導体装置の概略上面図（ａ）及び鳥瞰図（ｂ）である。
【図１７】本発明のＦｉｎＦＥＴの他の製造方法を説明する工程断面図である。
【図１８】図１７に示す半導体装置の概略上面図（ａ）及び鳥瞰図（ｂ）である。
【図１９】ソース・ドレイン領域の接合の位置を説明する概略図である。
【図２０】キャパシタの容量プレート形成までの工程を経た本発明の半導体装置の一例を示す断面図（Ｃ−Ｃ断面）である。
【符号の説明】
【００４３】
１０１  半導体基板
１０１ａ  凸状半導体層
１０２  パッド酸化膜
１０３  フィールド窒化膜
１０４  素子分離領域（ＳＴＩ）
１０５  開口
１０６  レジスト
１０７  スリット部
１０８  ゲート絶縁膜
１０９  ポリシリコン
１０９ａ  ゲート電極側壁部
１１０  シリコン窒化膜
１１１  サイドウォールスペイサー
１１２  第一の層間絶縁膜
１１３  セルコンタクト孔
１１４  セルコンタクトプラグ
１３、１３’  セルコンタクト孔
１４、１４’  セルコンタクトプラグ
１４ａ、１４’ａ  プラグ側壁部
１５  ビットコンタクトプラグ
１６  ビット線
１７  容量コンタクトプラグ
１８  キャパシタのコア酸化膜
１９  下部電極ポリシリコン
２０  容量絶縁膜
２１  ＨＳＧ
２２  上部電極メタル
【図１−１】
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【図１−２】
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【図１−３】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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