(57)【要約】【課題】  スイッチングノイズを用いることなく送信側要素と受信側要素間の通信が可能な通信装置を提供する。【解決手段】  スイッチング電源とスイッチング電源のスイッチング周波数を送信データに基づいて変調する変調手段とを有し、スイッチング電源によって発生される直流電圧を出力するとともに、スイッチング電源のスイッチング周波数に対応する周波数のパルス信号（ＰＥ）を出力する送信側要素（１）と、送信側要素（１）から直流電圧およびパルス信号（ＰＥ）が供給される１または複数の受信側要素（３）と、を備える。受信側要素（３）には、パルス信号（ＰＥ）に復調処理を施して前記送信データを再生する復調手段が設けられる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
スイッチング電源と該スイッチング電源のスイッチング周波数を送信データに基づいて変調する変調手段とを有し、前記スイッチング電源によって発生される直流電圧を出力するとともに、前記スイッチング電源のスイッチング周波数に対応する周波数のパルス信号を出力する送信側要素と、
前記送信側要素から前記直流電圧および前記パルス信号が供給される１または複数の受信側要素と、を備え、
前記受信側要素には、前記パルス信号に復調処理を施して前記送信データを再生する復調手段を設けたことを特徴とする通信装置。
【請求項２】
前記変調手段は、前記送信データをマンチェスタ符号に変換し、このマンチェスタ符号に基づいて前記スイッチング電源のスイッチング周波数を変化させるように構成されていることを特徴とする請求項１に記載の通信装置。
【請求項３】
前記復調手段は、
前記パルス信号をカウントする複数のカウンタと、
前記各カウンタのリセットタイミングを順次所定時間だけ遅らせてリセットするリセット信号発生手段と、
前記各カウンタのリセット直前のカウント値を順次選択出力するセレクタと、
前記セレクタの出力を所定の閾値と比較し、その比較結果に基づいて前記送信データを再生するデータ再生手段と、
を備えることを特徴とする請求項２に記載の通信装置。
【請求項４】
前記所定の閾値は、前記セレクタの出力の最大値および最小値もしくはその時間平均に基づいて設定されることを特徴とする請求項３に記載の通信装置。
【請求項５】
前記受信側要素は、前記復調手段によって再生された前記送信データに基づいて制御対象を制御するように構成されていることを特徴とする請求項１に記載の通信装置。
【請求項６】
前記制御対象は、前記受信側要素に組込まれたスイッチング電源である請求項５に記載の通信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、送信側要素に設けられたスイッチング電源のスイッチング周波数を送信データに基づいて変調し、この変調された周波数に対応する周波数のパルス信号を受信側要素に送信することによって上記送信データを該受信側要素に伝達する通信装置に関する。
【背景技術】
【０００２】
スイッチング電源を有する主電源と、該主電源に接続された複数の分散電源を有する分散型電源システムにおいて、上記主電源と各分散電源との間の通信を上記主電源に組込まれたスイッチング電源の出力に含まれるスイッチングノイズを利用して行うという技術が提案されている。この従来技術では、送信データに応じて上記スイッチング電源のスイッチング周波数が変調される。このスイッチング周波数の変調は、スイッチングノイズの変調をもたらす。そこで、各分散電源においては、主電源の出力に含まれたスイッチングノイズに復調処理を施すことによって上記送信データを再生するようにしている(例えば、特許文献１参照)。
【０００３】
【特許文献１】特開２００７−１２４８５２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上記従来技術では、スイッチング電源の出力に含まれるスイッチングノイズを利用しているため、受信側(分散電源側)においてスイッチングノイズを検波する回路を設ける必要があり、これは構成の複雑化とコストの上昇をもたらす。
【０００５】
そこで、本発明は、スイッチングノイズを用いることなく送信側要素と受信側要素間の通信が可能な通信装置を提供することを目的としている。
【課題を解決するための手段】
【０００６】
本発明によれば、上記目的を達成するため、スイッチング電源と該スイッチング電源のスイッチング周波数を送信データに基づいて変調する変調手段とを有し、前記スイッチング電源によって発生される直流電圧を出力するとともに、前記スイッチング電源のスイッチング周波数に対応する周波数のパルス信号を出力する送信側要素と、前記送信側要素から前記直流電圧および前記パルス信号が供給される１または複数の受信側要素と、を備え、前記受信側要素には、前記パルス信号に復調処理を施して前記送信データを再生する復調手段を設けたことを特徴とする通信装置が提供される。
【０００７】
前記変調手段は、例えば、前記送信データをマンチェスタ符号に変換し、このマンチェスタ符号に基づいて前記スイッチング電源のスイッチング周波数を変化させるように構成される。
【０００８】
前記復調手段は、前記パルス信号をカウントする複数のカウンタと、前記各カウンタのリセットタイミングを順次所定時間だけ遅らせてリセットするリセット信号発生手段と、前記各カウンタのリセット直前のカウント値を順次選択出力するセレクタと、前記セレクタの出力を所定の閾値と比較し、その比較結果に基づいて前記送信データを再生するデータ再生手段と、を備えることができる。
【０００９】
前記所定の閾値は、例えば、前記セレクタの出力の最大値および最小値もしくはその時間平均に基づいて設定される。
前記受信側要素は、前記復調手段によって再生された前記送信データに基づいて制御対象を制御するように構成することができる。その場合、前記制御対象は、例えば、前記受信側要素に組込まれたスイッチング電源であってよい。
【発明の効果】
【００１０】
本発明によれば、送信側要素からスイッチング電源のスイッチング周波数に対応する周波数のパルス信号を送信データの情報を含む信号として受信側要素に送信しているので、上記スイッチング電源の出力に含まれるスイッチングノイズを検波する回路が不要であり、これによって、構成の簡単化とコストの低減を図ることができる。
また、受信側要素に送られる上記パルス信号は、送信データに基づいてその周波数が変化されることから、いわゆる周波数拡散によるノイズ低減と同様の効果を得ることが可能となる。
【発明を実施するための最良の形態】
【００１１】
図１は、本発明に係る通信機能を備えた電源装置の実施形態を示すブロック図である。この電源装置は、マネージャ電源部１および複数の分散電源部３を備えている。
まず、図２〜図６を参照して、マネージャ電源部１の構成および作用について説明する。図２において、ホストインタフェース１０には、図１に示すホスト部２（マイクロプロセッサ等で構成されている）からクロック信号と共に送信データが与えられる。
上記送信データは、図３にそのプロトコルの一例を示すように、それぞれが４ビット構成の命令データおよび宛先アドレスデータを組み合わせた構成を有する。この例では、命令データおよび宛先アドレスデータがそれぞれ１０１１（１０進数で１３）および０００１（１０進数で１）である。
【００１２】
ホストインタフェース１０は、ホスト部２から与えられる上記送信データを上記クロック信号を用いてデータバッファ１１に蓄積させ、該データバッファ１１に上記送信データが揃った時点（シリアルデータであるため、有効なデータが揃うまでに時間を必要とする）で制御回路１２に送信データの蓄積終了を通知する。
なお、ホスト部２は送信データをアドレスデータの下位ビットより順次送信するので、送信データが図３に示す命令データおよび宛先アドレスデータを有する場合、データバッファ１１には図５（ａ）に示す形態で上記送信データが出力されるよう蓄積保存されることになる。
【００１３】
制御回路１２には、周期Ｔを規定する図４（ａ）に示す信号が定周期タイマ１５から入力される。そこで、制御回路１２は、データバッファ１１にデータが揃ったという上記通知を受けた後、定周期タイマ１５の時間管理の下でデータバッファ１１及び変調回路１３を制御する。
【００１４】
これにより、データバッファ１１は蓄積した上記送信データの各ビットのデータを変調回路１３に転送し、また、変調回路１３はこの各ビットのデータを図５（ｂ）に示すようなマンチェスタ符号に変換する。すなわち、変調回路１３は、送信データのビットデータ「１」を符号「１０」に、また、ビットデータ「０」を符号「０１」にそれぞれ変換する。そして、変調回路１３は、後述するように、上記マンチェスタ符号を用いて上記三角波発振器１４のスイッチング周波数（発振周波数)を制御する。なお、マンチェスタ符号は周知であるので、その詳細についての説明を省略する。
【００１５】
ここで、三角波発振器１４の構成および作用について説明する。三角波発振器１４は、図６に例示するように、タイミングキャパシタＣTと、このタイミングキャパシタＣTの充放電経路を切換えるための半導体スイッチ１４１ａ（ｐＭＯＳトランジスタ）および１４１ｂ（ｎＭＯＳトランジスタ）と、キャパシタ充電用の電流源１４２ａおよび１４３ａと、キャパシタ放電用の電流源１４２ｂおよび１４３ｂと、タイミングキャパシタＣTの端子電圧ＶOSCを上側閾値電圧ＶOUおよび下側閾値電圧ＶOLとそれぞれ比較するコンパレータ１４４ａおよび１４４ｂと、該コンパレータ１４４ａおよび１４４ｂの出力によってセットおよびリセットされるフリップフロップ１４５と、電流源１４２ａに電流源１４３ａを並列接続する電流選択スイッチ１４６ａと、電流源１４２ｂに電流源１４３ｂを並列接続する電流選択スイッチ１４６ｂとを備えている。
【００１６】
上記三角波発振器１４において、ＶOSC＜ＶOUの関係が成立しかつフリップフロップ１４５の出力Ｑが「０」（Ｌ：Ｌｏｗ）レベルである状態を初期状態とすると、この初期状態では半導体スイッチ１４１ａがオンされるので、電流源１４２ａによりタイミングキャパシタＣTが充電される。この結果、図７（ａ）に示すように、タイミングキャパシタＣTの端子電圧（三角波発振器１４の出力電圧）ＶOSCが一定の変化率で上昇する。
【００１７】
電圧ＶOSCが上昇して上側閾値電圧ＶOUを超えると、コンパレータ１４４ａの出力によってフリップフロップ１４５がセットされるので、該フリップフロップ１４５の出力Ｑが「１」（Ｈ：Ｈｉｇｈ）レベルに切換わる。これに伴い、半導体スイッチ１４１ａがオフするとともに半導体スイッチ１４１ｂがオンするので、タイミングキャパシタＣTが電流源１４２ｂにより放電され、その結果、電圧ＶOSCが一定の変化率で下降する。
電圧ＶOSCが下降して下側閾値電圧ＶOLを下回ると、コンパレータ１４４ｂの出力によってフリップフロップ１４５がリセットされるので、該フリップフロップ１４５の出力Ｑが「０」レベルに切換わる。三角波発振器１４は、このような動作を繰り返すことにより図７（ａ）に示すような一定振幅の三角波信号を発生する。
【００１８】
ここで、電流選択スイッチ１４６ａおよび１４６ｂがオンされると、電流源１４３ａおよび１４３ｂもタイミングキャパシタＣTの充電および放電にそれぞれ寄与することになる。この場合、キャパシタＣTの充放電時間が短くなるので、三角波信号の発生周期が短くなる。つまり、三角波発振器１４のスイッチング周波数が高くなる。図７（ａ）には、電流選択スイッチ１４６ａ、１４６ｂがオフされているときの三角波信号の発生周期がＴ0（周波数ｆ0）で、またスイッチ１４６ａ、１４６ｂがオンされているときの三角波信号の発生周期がＴ1（周波数ｆ1）でそれぞれ示されている。
上記電流選択スイッチ１４６ａ、１４６ｂは、変調回路１３から出力される上記マンチェスタ符号に基づいてオンオフ制御される。すなわち、マンチェスタ符号「０１」における「０」でスイッチ１４６ａ、１４６ｂがオフされ、「１」で該スイッチ１４６ａ、１４６ｂがオンされる。
【００１９】
この結果、送信データの各ビットのデータは、三角波発振器１４のスイッチング周波数の組み合わせとしてシンボル化される。すなわち、送信データのあるビットのデータが「０」である場合には、図４（ｂ）に示すように該データ「０」が「ｆ0＋ｆ1」にシンボル化され、また、送信データのビットのデータが「１」である場合には、同図（ｃ）に示すように該データ「１」が「ｆ1＋ｆ0」にシンボル化される。なお、１ビットシンボルの発生期間は、同図（ａ）に示すように、前記定周期タイマ１５の発生周期Ｔによって管理されている。
【００２０】
図５（ａ）に示す送信データは、変調回路１３および三角波発振器１４の以上のような動作により、同図（ｃ）に示すスイッチング周波数ｆ0(本実施形態では、１．４ＭＨｚ)，ｆ1(本実施形態では、２．８ＭＨｚ)の信号に変換される。
そこで、図２に示すＰＷＭコンパレータ１６は、上記三角波発振器１４の出力ＶOSCと誤差増幅器１７から出力されるエラー信号Ｖerrとを比較し、図７（ｂ）に示すＰＷＭ信号、つまり、Ｖerr＞ＶOSCのときにＬレベル、そうでないときにＨレベルとなるＰＷＭ信号を出力する。
【００２１】
相補接続された図２に示すｐＭＯＳトランジスタ１８およびｎＭＯＳトランジスタ１９は、それぞれ上記ＰＷＭ信号がＬレベルおよびＨレベルのときにオン動作する。したがって、上記両トランジスタ１８，１９の共通接続点からは、上記ＰＷＭ信号によって電源電圧ＶDD（図示していないバッテリの出力電圧に基づいて与えられる）をスイッチングした電圧波形（図７（ｂ）に示すＰＷＭ信号の反転信号に相当）が出力される。
このスイッチングによって得られた電圧波形は、通信用パルス信号ＰＥとして通信ライン５に送出されるとともに、インダクタＬ1とキャパシタＣ1からなる平滑回路２０によって直流電圧Ｖdd1に変換された後、電源供給ライン７に出力される。
【００２２】
上記直流電圧Ｖdd1は、抵抗Ｒ1、Ｒ2によって分圧されて前記誤差増幅器１７の入力に加えられる。誤差増幅器１７は、上記分圧された電圧を基準電圧Ｖrefと比較して、それらの偏差を前記エラー信号Ｖerrとして出力する。この結果、上記ＰＷＭコンパレータ１６からは上記偏差をなくすようなデューティ比のＰＷＭ信号が出力されるので、上記直流電圧Ｖddが上記基準電圧Ｖrefによって規定される所定の値に維持されることになる。
以上の説明から明らかなように、三角波発振器１４、ＰＷＭコンパレータ１６、誤差増幅器１７、トランジスタ１８，１９および平滑回路２０は、スイッチングレギュレータ（ＤＣ−ＤＣコンバータ)を構成している。
【００２３】
次に、図１に示す分散電源３の構成および作用について説明する。分散電源３は、図８にその一構成例を示すように、通信ライン５および電源ライン７を介して前記マネージャ電源部１に接続されている。
この分散電源３において、復調部３１は、図９に示す積分カウンタ部３１０、同期捕捉部３２０およびデータ再生部３３０を備えている。積分カウンタ部３１０は、通信ライン５から入力される前記パルスＰＥをカウントする４３個の８ビットカウンタ３１１（＃１〜＃４３）と、これらのカウンタ３１１の出力を選択するセレクタ３１２と、各カウンタ３１１のリセットタイミングおよびセレクタ３１２のセレクト状態を決定する４３ビットリングカウンタ３１３と、該リングカウンタ３１３のシフトタイミングを決定する発振器３１４とによって構成され、次のように動作する。
【００２４】
＃１〜＃４３の８ビットカウンタ３１１には、上記パルス信号ＰＥが入力される。一方、発振器３１４は、図１０に示すクロック信号ＣＬＫを発生し、このクロック信号ＣＬＫを４３ビットリングカウンタ３１３にシフトクロック信号として入力する。そして、このリングカウンタ３１３の１〜４３ビット出力は、＃１〜＃４３の８ビットカウンタ３１１のリセット入力にそれぞれ接続されている。セレクタ３１２は、８ビットカウンタ３１１のリセット動作に同期して作動する。すなわち、＃ｉ（ｉ＝１、２，３、・・・４３）の８ビットカウンタ３１１にリセット信号が入力される際に、該カウンタ３１１のリセット直前におけるカウント値を取り込み、積分データとして出力する。
なお、上記クロック信号ＣＬＫの周波数は、図５に示すマンチェスタ符号の半周期Ｔに基づいて設定される。すなわち、各８ビットカウンタ３１１が周期Ｔのタイミングでリスタートするように設定される。本実施形態では、クロック信号ＣＬＫの周期が周期Ｔの１／４３となるように設定され、ｆ1と同じ周波数２．８ＭＨｚとなっている。
【００２５】
図１１には、上記パルス信号ＰＥ、各８ビットカウンタ(積分カウンタ)３１１のカウント動作および上記セレクタ３１２の出力値が示されている。但し、説明の簡単化のために、積分カウンタが８個（＃１〜＃８）の８ビットカウンタ３１１で構成されているとしている。従い、クロック信号ＣＬＫとｆ1の周期も周期Ｔの１／８としている。この図１１において、積分カウンタの動作を示す信号波形中に配列する各Ｒ点は、上記リングカウンタ３１３から順次出力される信号（図１０参照）に基づく各８ビットカウンタ３１１のリセットポイントである。図示のように、各８ビットカウンタ３１１は、リセット後にパルス信号ＰＥをカウントアップし、次にリセットされる直前のタイミングでそのカウント値(積分値)が積分データとして上記セレクタ３１２から出力される。
【００２６】
各８ビットカウンタ３１１のリセットポイントＲがリングカウンタ３１３によって図１０のクロック信号ＣＬＫの周期分だけずれていることから、例えば、上記パルス信号ＰＥの周波数が図示の形態で切り替わる場合、セレクタ３１２の出力値が図１１の下方部に示すように変化する。すなわち、セレクタ３１２の出力値(積分データ)は、山と谷を形成するように増減を繰り返す。そして、パルス信号ＰＥの周波数が図５（ｃ）に示すように変化する場合には、セレクタ３１２の出力値が同図（ｄ）に示す形態で変化することになる。なお、パルス信号ＰＥの周波数がｆ0、ｆ0と連続する場合には谷の値(最小値)が連続し、ｆ1、ｆ1と連続する場合には山の値(最大値)が連続する。
【００２７】
図９に示す同期捕捉部３２０は、最小・最大値検出部３２１、演算部３２２および閾値設定部３２３を備えている。最小・最大値検出部３２１では、セレクタ３１２から出力される積分データがレジスタに記憶され、該積分データのｍ個（図１１の例に対しては、例えば、１６個)の最大値と最小値が検出され、また、演算部３２２では、上記ｍ個の最大値の時間平均および上記ｍ個の最小値の時間平均が演算される。すなわち、通信が継続されるに伴い、上記ｍ個のデータは時々刻々と変化するから、その最大値と最小値も一定であることは保証されない。また、通信には各種ノイズが存在する。これらの影響をできるだけ排除して、最大値と最小値に関する最尤値を得るために時間平均をとるのである。なお、これらの影響を無視してよいときは、時間平均をとらずに、上記ｍ個の最大値および最小値そのものを以降の演算に用いてもよい。そして、閾値設定部３２３では、上記ｍ個のデータの最大値および最小値、もしくはその時間平均に基づいて、図１２に示すデータ判定閾値ＴＨ１が設定されるとともに、このデータ判定閾値ＴＨ１と上記最大値（の時間平均）とに基づいて同図に示す同期判定閾値ＴＨ２が設定される。なお、時間平均の具体的演算としては、例えば、クロック信号ＣＬＫの１クロック前からＮクロック前までのＮ個の最大値およびＮ個の最小値を記憶して、そのＮ個のデータの平均値をそれぞれ最大値および最小値の時間平均とする方法などが挙げられるが、これに限定されるものではない。
【００２８】
データ再生部３３０は、図１３に示すように、積分データの値を上記データ判定閾値ＴＨ１と比較し、積分データの値が閾値ＴＨ１以上であるときおよび閾値ＴＨ１よりも小さいときにそれぞれＨレベルおよびＬレベルを示す信号、つまり、図１３に示すようなデータパルス信号を形成する。そして、データパルス信号の立ち上がり時点からＴ／２時間後、もしくは立下り時点からＴ／２時間前の積分データの値を閾値ＴＨ２と比較し、当該積分データの値が閾値ＴＨ２以上である場合に、データパルス信号の同期が維持されているものと判断する。
【００２９】
データ再生部３３０は、つぎに、データ再生用クロックを形成する。マンチェスタ符号を利用する場合、図４（ａ）、（ｂ）から明らかなように、送信データの変化点（１→０、０→１）において該マンチェスタ符号の同一符号データが連続することになる。すなわち、送信データの変化点（１→０）においては、マンチェスタ符号の符号データが（１０→０１）という形態で変化することから、符号データ０が連続することになる。また、送信データの変化点（０→１）においては、マンチェスタ符号の符号データが（０１→１０）という形態で変化することから、符号データ１が連続することになる。
この場合、データパルス信号のみに基づいてデータを再生することが困難である。そこで、本実施形態では、データパルス信号とＴ／２タイマとを併用してデータ再生用クロックを形成している。データ再生用クロックの形成手法は、以下のとおりである。
【００３０】
・  データパルス信号の同期が維持されている状態で、上記データパルス信号の変化点でＴ／２タイマをトリガする。そして、データパルス信号の次の変化点がＴ／２タイマのタイムアップ前にある場合には、そのタイムアップ前の次の変化点でデータ再生用クロックをトグルし、Ｔ／２タイマを再トリガする。
・  データパルス信号の次の変化点がＴ／２タイマのタイムアップ前になくて、上記次のＴ／２タイマがそのままタイムアップした場合、そのタイムアップ時点でデータ再生用クロックをトグルする。
【００３１】
データ再生部３３０は、上記の処理によって得られるデータ再生用クロックをＴ／２時間遅らせ、その遅らせたクロックを用いて上記データパルス信号の論理値を記憶手段にラッチする。この結果、記憶手段には、図１に示すホスト２から送信されたデータに対応するデータがラッチされることになる。ラッチされたデータは復調されたマンチェスタ符号であるが、マンチェスタ符号を構成する２ビットの信号の最初の１ビットから元のデータを復調することができる（最初の１ビットの値＝元のデータ）。かくして、送信データが図５（ａ）に示すデータである場合、このデータが同図（ｅ）に示すように再生されることになる。
【００３２】
再生されたデータは、図８に示すレジスタ３２に転送され、制御部３３に制御情報として与えられる。制御情報は、種々の制御に活用することが可能であるが、本実施形態では、分散電源部３に内蔵されたスイッチングレギュレータ（ＤＣ−ＤＣコンバータ)の制御に活用している。
分散電源部３に内蔵されたスイッチングレギュレータは、図２に示したマネージャ電源部１に設けられたスイッチングレギュレータと同様の構成を有する。すなわち、図８に示すスイッチングレギュレータにおいて、要素３４〜３８、Ｌ2およびＣ2は、それぞれ図２に示す要素１４，１６〜１９、Ｌ1およびＣ1に対応している。なお、このスイッチングレギュレータの出力Ｖdd2は、ライン９を介して負荷(メモリ等の周辺回路要素)に供給される。
【００３３】
分散電源部３のスイッチングレギュレータでは、その出力に分圧抵抗Ｒa、Ｒb、ＲcおよびＲdが接続されるとともに、抵抗ＲbおよびＲcにそれぞれ半導体スイッチＳＷ１およびＳＷ２が並列接続されている。制御部３３は、制御情報に基づいて半導体スイッチＳＷ１およびＳＷ２のオンオフを制御するので、誤差増幅器３６に入力される被比較電圧が変化し、それに伴って、スイッチングレギュレータの出力Ｖdd2が変化することになる。
【００３４】
なお、上記各分散電源３は、前記電源供給ライン７を介してマネージャ電源部１から与えられる電圧Ｖdd1が内部電源として要素３１〜３６等に印加される。また、各分散電源部３の制御部３３は、上記命令が自己に対してのものか否かを再生した送信データに含まれるアドレスデータに基づいて判断し、自己に対してのものでない場合には上記命令を実行しない。さらに、上記送信データは、上記した出力電圧切り替用の命令だけでなく、分散電源部３を起動、停止させる命令等にも利用することができる。
【図面の簡単な説明】
【００３５】
【図１】本発明に係る通信装置の全体構成を示すブロック図である。
【図２】マネージャ電源部の構成例を示すブロック図である。
【図３】送信データのプロトコルの一例を示す説明図である。
【図４】データ０および１に係る１ビットシンボルとしての周波数の組み合わせ例をそれぞれ示す説明図である。
【図５】送信データ、マンチェスタ符号、スイッチング周波数、パルスカウント値の変動およびデータ復調結果の関係を示す図である。
【図６】三角波発振器の構成例を示す回路図である。
【図７】三角波発振器の作用を説明する波形図である。
【図８】分散電源部の構成例を示す回路図である。
【図９】復調部の構成例を示すブロック図である。
【図１０】リングカウンタの作用を説明する波形図である。
【図１１】復調部の作用を説明するタイミングチャートである。
【図１２】同期判定閾値および１、０判定閾値の設定手法を示す概念図である。
【図１３】同期判定閾値および１、０判定閾値を用いてデータパルスを得る手法を示す概念図である。
【符号の説明】
【００３６】
１  マネージャ電源
２  ホスト
３  分散電源
５  通信ライン
７  電源供給ライン
１０  ホストインタフェース
１１  データバッファ
１３  変調部
１４、３４  三角波発振器
１６、３５  ＰＷＭコンパレータ
１７、３６  誤差増幅器
１８、１９、３７、３８  トランジスタ
１５  定周期タイマ
３１  復調部
３３  制御部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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