(57)【要約】【課題】  対象とする物理欠陥・不良に起因する遅延故障に対するテスト品質を高精度に算出する遅延故障テスト品質算出方法を提供すること。【解決手段】  レイアウト要素の物理欠陥分布を抽出し（物理欠陥情報取得）、上記レイアウト要素を半導体集積回路内部に仮定される遅延故障と対応付けて遅延故障−レイアウト要素情報として抽出し（レイアウト情報取得）、遅延故障に対し、遅延故障−レイアウト要素情報に基づきレイアウト要素の重みを付加し（レイアウト要素重み）、半導体集積回路の遅延設計情報、半導体集積回路をテストするテストパターンの検出情報（故障辞書）及びテストの実行条件、物理欠陥分布、並びに前記重みに基づいて遅延故障テスト品質を算出する。【選択図】      図５
2008128817.tif 000002
【特許請求の範囲】
【請求項１】
半導体集積回路に対するテストパターンによって実現される遅延故障テスト品質を算出するための遅延故障テスト品質算出装置であって、
半導体集積回路を構成するレイアウト要素またはレイアウト要素の組合せの抵抗または電流の物理欠陥分布を抽出する物理欠陥分布抽出部と、
前記半導体集積回路内部のレイアウト要素またはレイアウト要素の組合せを前記半導体集積回路内部に仮定される遅延故障と対応付けて遅延故障−レイアウト要素情報として抽出する遅延故障−レイアウト要素情報抽出部と、
前記遅延故障に対し、前記遅延故障−レイアウト要素情報に基づき前記レイアウト要素またはレイアウト要素の組合せ情報の重みを付加する重み付け部と、
前記半導体集積回路の遅延設計情報と前記半導体集積回路をテストするテストパターンの検出情報とテストの実行条件と前記物理欠陥分布と前記重みに基づいて遅延故障テスト品質を算出する遅延故障テスト品質算出部と
を具備することを特徴とする遅延故障テスト品質算出装置。
【請求項２】
半導体集積回路に対するテストパターンによって実現される遅延故障テスト品質を算出するための遅延故障テスト品質算出方法であって、
半導体集積回路を構成するレイアウト要素またはレイアウト要素の組合せ情報の抵抗または電流の物理欠陥分布を抽出するステップと、
前記半導体集積回路内部のレイアウト要素またはレイアウト要素の組合せを前記半導体集積回路内部に仮定される遅延故障と対応付けて遅延故障−レイアウト要素情報として抽出するステップと、
前記遅延故障に対し、前記遅延故障−レイアウト要素情報に基づき前記レイアウト要素またはレイアウト要素の組合せの重みを付加するステップと、
前記半導体集積回路の遅延設計情報と前記半導体集積回路をテストするテストパターンの検出情報とテストの実行条件と前記物理欠陥分布と前記重みに基づいて遅延故障テスト品質を算出するステップと
を含むことを特徴とする遅延故障テスト品質算出方法。
【請求項３】
半導体集積回路に対するテストパターンによって実現される遅延故障テスト品質を算出するための遅延故障テスト品質算出装置であって、
前記半導体集積回路内部のレイアウト要素またはレイアウト要素の組合せを前記半導体集積回路内部に仮定される遅延故障と対応付けて遅延故障−レイアウト要素情報として抽出する遅延故障−レイアウト要素情報抽出部と、
前記遅延故障に対し、前記遅延故障−レイアウト要素情報に基づき前記レイアウト要素またはレイアウト要素の組合せの重みを付加する重み付け部と、
半導体集積回路を構成するレイアウト要素またはレイアウト要素の組合せの抵抗または電流の物理欠陥分布と前記各遅延故障に付加されたレイアウト要素またはレイアウト要素の組合せの重み情報に基づき、遅延欠陥分布を抽出する遅延欠陥分布抽出部と、
前記半導体集積回路の遅延設計情報と前記半導体集積回路をテストするテストパターンの検出情報とテストの実行条件と前記遅延欠陥分布と前記重みに基づいて遅延故障テスト品質を算出する遅延故障テスト品質算出部と
を具備することを特徴とする遅延故障テスト品質算出装置。
【請求項４】
遅延故障テストパターンを発生する遅延故障テストパターン発生装置であって、
半導体集積回路を構成するレイアウト要素またはレイアウト要素の組合せの抵抗または電流の物理欠陥分布を抽出する欠陥分布抽出部と、
前記半導体集積回路内部のレイアウト要素またはレイアウト要素の組合せを前記半導体集積回路内部に仮定される遅延故障と対応付けて遅延故障−レイアウト要素情報として抽出する遅延故障−レイアウト要素情報抽出部と、
前記遅延故障に対し、前記遅延故障−レイアウト要素情報に基づき前記レイアウト要素またはレイアウト要素の組合せの重みを付加する重み付け部と、
前記重み付け部で重み付けされた故障の重みに基づいて、大きい重みの未検出故障に対して優先的にテストパターンを発生するテストパターン発生部と、
前記半導体集積回路の遅延設計情報と前記半導体集積回路をテストするテストパターンの検出情報とテストの実行条件と前記物理欠陥分布と前記重みに基づいて遅延故障テスト品質を算出する遅延故障テスト品質算出部と
を具備することを特徴とする遅延故障テストパターン発生装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体集積回路装置に利用される遅延故障テスト技術に係わり、特に、遅延故障テストの品質を算出する算出装置とその品質を算出する方法、並びに遅延故障テストパターンを発生する発生装置に関する。
【背景技術】
【０００２】
近年、半導体集積回路（以下、ＬＳＩ）の著しい高性能化・高周波数化に伴い、遅延性の不良が深刻化してきた。従来、所定のテスト周波数で正常な動作ができなかった場合、その原因を遅延欠陥という。
【０００３】
遅延性の不良（欠陥）に対応する基本的な故障モデルとして遷移故障モデルとパス遅延故障モデルがある。前者は、最も簡単な遅延故障モデルであり、ＬＳＩ内部の大きな遅延故障（遅延欠陥）を検出するために有効である。遷移故障は対象ＬＳＩ内部の接続ネットまたは基本セルの入出力端子に、スロー トゥ ライズ(slow-to-rise)、またはスロー トゥ フォール（slow-to-fall）故障として仮定される。縮退故障モデルの簡単な拡張で済み、かつ遅延故障を網羅的に扱えるという実用的な利点がある。一方、後者は、対象ＬＳＩの各論理パスに遅延故障を仮定するもので、論理パス上の分散遅延を検出できるといった利点があるものの、論理パス数は膨大となり、しかも冗長なパスが多数存在するため、テストパターンを印加しても故障検出率（＝テストされた論理パス数／全ての論理パス数）が極めて低い値にしかならない場合が多く、遅延故障テスト品質がどの程度なのか推定することが極めて困難という課題がある。このため、一般には、遷移故障モデルが普及している。
【０００４】
しかしながら、最近の微細プロセスで製造されるＬＳＩでは、微小な遅延を生じる物理欠陥が増加しており、従来の一般的な遷移故障モデルに対応したテストパターン発生では微小な遅延欠陥を十分検出できないため、ＬＳＩの出荷後に遅延性の不良が露見する、という事情が深刻化しつつある。
【０００５】
そこで、微小な遅延不良を検出すべく、多くの提案がなされている。代表的なものとしては、網羅的な検出が可能な遷移故障モデルをベースとして、これらを可能な限り最長パスに近い論理パスにて検出するようにテストパターン発生するというものがある。但し、これらの提案は、微小な遅延故障をより多く検出しようとする努力であり、その結果として実際に得られたテストパターンがどの程度の遅延テスト品質を有しているかという疑問に答えてくれるものではなく、妥当な品質指標が求められている。
【０００６】
こうした遅延故障テスト品質の推定については、以前より種々の提案がなされてきたが、特に特許文献１では、総合的な視点から一つの品質指標に纏め上げている。即ち、特許文献１では、対象とするＬＳＩの遅延故障検出率、遅延設計情報（例えば静的タイミング解析情報等）、対象ＬＳＩに印加されるテストパターンのテストタイミング精度情報、および共通的な遅延欠陥分布情報に基づいて遅延故障テスト品質を高精度に算出するようになっており、同じ遅延故障検出率でも、ある製品では遅延不良の発生率が低く、別の製品では高いといった経験的な疑問を合理的に説明できるという大きな利点があり、実際の市場不良率レベルを高精度に推定できる道を開いた。
【０００７】
また、特許文献２は、遅延故障にレイアウト情報を付加して高精度に遅延テスト品質を推定する提案をしている。
【０００８】
一方、故障モデルの高精度化の面では、非特許文献１は、遅延故障の大きな原因である抵抗性不良を回路レベルでモデル化することにより、遅延故障テスト発生の品質向上を確認している。
【０００９】
しかしながら、特許文献１では、遅延テスト品質指標の出発点となっている遅延欠陥分布の求め方について、ＴＥＧ測定により直接求める(現実には困難)、対象製品のサンプルを多数評価して推定する(対象製品での最適解が遅れる、推定結果の他製品展開が困難)等の間接的手法の提案に止まっており、また、全故障に対し１種類の遅延欠陥分布を仮定しているが、（本明細書で開示するように）現実の製品は各故障毎に遅延欠陥分布が大きく異なっており、どのような分布を採用すべきか合理的に求める手法を明確にしていない等、多くの製品で遅延テスト品質を高精度に推定する点に関して開示が不十分である。即ち、特許文献１では、共通ＴＥＧから遅延欠陥（故障）の直接的な分布を抽出し、その分布を基に遅延故障テスト品質を算出する仕様となっているが、共通ＴＥＧから抽出した遅延欠陥分布をそのまま個別の製品の遅延欠陥分布として適用できるのかという疑問があり、一方、遅延欠陥そのものは、本来、個別の製品の回路を構成するより直接的・共通的な物理パラメータ（Ｒ、Ｃ）の異常によって表現され、これらはその製品固有のレイアウトに大きく依存する。
【００１０】
なお、特許文献２では、遅延故障に付加する重みをレイアウト要素情報に正確に対応させていないため、妥当な遅延欠陥分布を取得できない可能性が高く、また、非特許文献１は抵抗性故障を考慮しているものの、個別のレイアウト要素の物理欠陥分布と結び付けるアイディアには到達していない。
【特許文献１】特開２００５−２５７６５４号公報
【特許文献２】特開２００４−２５１８９５号公報
【非特許文献１】Zhuo Li, et al., “A Circuit Level Fault Model for Resistive Opens and Bridges”, Session11B-1, VTS2003, 2003.
【発明の開示】
【発明が解決しようとする課題】
【００１１】
この発明は、対象とする物理欠陥・不良に起因する遅延故障に対するテスト品質を高精度に算出することが可能な遅延故障テスト品質算出装置、遅延故障テスト品質算出方法、及び遅延故障テストパターン発生装置を提供する。
【課題を解決するための手段】
【００１２】
この発明の第１態様に係る遅延故障テスト品質算出装置は、半導体集積回路を構成するレイアウト要素またはレイアウト要素の組合せの抵抗または電流の物理欠陥分布を抽出する物理欠陥分布抽出部と、前記半導体集積回路内部のレイアウト要素またはレイアウト要素の組合せを前記半導体集積回路内部に仮定される遅延故障と対応付けて遅延故障−レイアウト要素情報として抽出する遅延故障−レイアウト要素情報抽出部と、前記遅延故障に対し、前記遅延故障−レイアウト要素情報に基づき前記レイアウト要素またはレイアウト要素の組合せ情報の重みを付加する重み付け部と、前記半導体集積回路の遅延設計情報と前記半導体集積回路をテストするテストパターンの検出情報とテストの実行条件と前記物理欠陥分布と前記重みに基づいて遅延故障テスト品質を算出する遅延故障テスト品質算出部とを具備する。
【００１３】
この発明の第２態様に係る遅延故障テスト品質算出方法は、半導体集積回路を構成するレイアウト要素またはレイアウト要素の組合せ情報の抵抗または電流の物理欠陥分布を抽出するステップと、前記半導体集積回路内部のレイアウト要素またはレイアウト要素の組合せを前記半導体集積回路内部に仮定される遅延故障と対応付けて遅延故障−レイアウト要素情報として抽出するステップと、前記遅延故障に対し、前記遅延故障−レイアウト要素情報に基づき前記レイアウト要素またはレイアウト要素の組合せの重みを付加するステップと、前記半導体集積回路の遅延設計情報と前記半導体集積回路をテストするテストパターンの検出情報とテストの実行条件と前記物理欠陥分布と前記重みに基づいて遅延故障テスト品質を算出するステップとを含む。
【００１４】
この発明の第３態様に係る遅延故障テスト品質算出装置は、前記半導体集積回路内部のレイアウト要素またはレイアウト要素の組合せを前記半導体集積回路内部に仮定される遅延故障と対応付けて遅延故障−レイアウト要素情報として抽出する遅延故障−レイアウト要素情報抽出部と、前記遅延故障に対し、前記遅延故障−レイアウト要素情報に基づき前記レイアウト要素またはレイアウト要素の組合せの重みを付加する重み付け部と、半導体集積回路を構成するレイアウト要素またはレイアウト要素の組合せの抵抗または電流の物理欠陥分布と前記各遅延故障に付加されたレイアウト要素またはレイアウト要素の組合せの重み情報に基づき、遅延欠陥分布を抽出する遅延欠陥分布抽出部と、前記半導体集積回路の遅延設計情報と前記半導体集積回路をテストするテストパターンの検出情報とテストの実行条件と前記遅延欠陥分布と前記重みに基づいて遅延故障テスト品質を算出する遅延故障テスト品質算出部とを具備する。
【００１５】
この発明の第４態様に係る遅延故障テストパターン発生装置は、半導体集積回路を構成するレイアウト要素またはレイアウト要素の組合せの抵抗または電流の物理欠陥分布を抽出する欠陥分布抽出部と、前記半導体集積回路内部のレイアウト要素またはレイアウト要素の組合せを前記半導体集積回路内部に仮定される遅延故障と対応付けて遅延故障−レイアウト要素情報として抽出する遅延故障−レイアウト要素情報抽出部と、前記遅延故障に対し、前記遅延故障−レイアウト要素情報に基づき前記レイアウト要素またはレイアウト要素の組合せの重みを付加する重み付け部と、前記重み付け部で重み付けされた故障の重みに基づいて、大きい重みの未検出故障に対して優先的にテストパターンを発生するテストパターン発生部と、前記半導体集積回路の遅延設計情報と前記半導体集積回路をテストするテストパターンの検出情報とテストの実行条件と前記物理欠陥分布と前記重みに基づいて遅延故障テスト品質を算出する遅延故障テスト品質算出部とを具備する。
【発明の効果】
【００１６】
この発明によれば、対象とする物理欠陥・不良に起因する遅延故障に対するテスト品質を高精度に算出することが可能な遅延故障テスト品質算出装置、遅延故障テスト品質算出方法、及び遅延故障テストパターン発生装置を提供できる。
【発明を実施するための最良の形態】
【００１７】
上述したように、特許文献１は、全故障に対し１種類の遅延欠陥分布を仮定しているが、現実の製品は各故障毎に遅延欠陥分布が大きく異なり、共通ＴＥＧから抽出した遅延欠陥分布を、そのまま個別の製品の遅延欠陥分布として適用することについても疑問が残る。遅延欠陥そのものは、本来、個別の製品の回路を構成する基本的な要素の、より直接的・共通的な物理パラメータ（特にＲ（または１／Ｒ（要素を流れる電流））の異常と、この異常の影響を受ける回路要素の物理パラメータ(主にＣ)の組合せ（関わり合い）によって表現されるべきで、特に後者はその製品固有のレイアウトに大きく依存する。さらに、遅延欠陥分布は、製品内部に仮定される各遅延故障に対して関連付けられる（異常を発生しうる）基本要素の実効的な数・量に強く依存するが、これも製品固有のレイアウトに大きく依存している。逆に言えば、共通のＴＥＧからは例えば最も基本的な要素であるヴィア（VIA）／メタル配線の抵抗性オープン不良（欠陥）を対象とする物理欠陥・不良に起因する抵抗（Ｒ）異常分布を抽出し、個別の製品のレイアウト情報からは前記抵抗異常分布の影響を受ける物理パラメータ（主にＣ）とともに製品の遅延故障に関連付けられるヴィア（VIA）／メタル配線の実効的な数・量（長さ）を抽出し、これらを適切に組合せて活用しなければ、対象とする物理欠陥・不良に起因する遅延故障に対するテスト品質を高精度に算出できない。
【００１８】
以下に説明する実施形態は、少なくとも特定のプロセス・製造ラインに共通的な各種レイアウト要素の物理欠陥（不良）分布、レイアウト情報を含む各ＬＳＩに固有の情報に基づいて各ＬＳＩにおける遅延故障（欠陥）分布を求め、前記ＬＳＩに対し印加された遅延故障（欠陥）の検出を目的としたテストパターンにより実現される遅延故障テスト品質を、高精度に算出する遅延故障テスト品質算出装置とその算出方法、また、遅延故障テストパターン発生装置を提供する。
【００１９】
これにより、例えば、対象とする物理欠陥・不良に起因する遅延故障に対するテスト品質を高精度に算出することを可能とする。
【００２０】
この発明の実施形態のいくつかを、図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００２１】
（第１実施形態）
まず、特許文献１で用いている遅延故障テスト品質指標の考え方について説明する。
【００２２】
図１は、ある故障ｉに対する遅延欠陥分布（発生頻度）Ｆ（Ｄ）を、ＬＳＩへのテストパターン印加結果とともに示したものである。Ｔｍｇｎは、例えばタイミング解析等により得られた「活性化可能な」伝搬パスに伴う遅延値であり、Ｔｄｅｔは、実際のテストで活性化できた伝搬パスに伴う遅延値である。Ｄ<Ｔｍｇｎは、どんなテストパターンによっても活性化困難で、冗長な領域であり、本来テストされなければならない領域はＤ≧Ｔｍｇｎの領域である。今、Ｔｍｇｎ≦Ｄ＜Ｔｄｅｔの遅延については、遅延不良が実際に発生しても検出できないということになり、従って、Ｔｍｇｎ≦Ｄ＜Ｔｄｅｔの領域の不良発生率がこの故障の遅延故障テスト品質（不良率）への寄与ということになる。特許文献１では、全故障に対し、同一のＦ(Ｄ)を仮定して同領域の不良率を算出し、和を取ることによってＬＳＩに印加したテストパターンによる遅延故障テスト品質指標を算出するようにしている。
【００２３】
一般のＬＳＩにおいては、個々の論理ネット毎に配線容量が大きくばらつくため、Ｆ(Ｄ)は一般にＦ(ｉ,ｊ)(Ｄ)と書ける（ｉは論理ネット名、ｊは論理ネットに接続される論理ゲートの入出力端子名）。しかしながら、統計的に見るとある妥当な平均値（分布）が定義できる可能性があり、特許文献１はこれを前提しているが、明確な手順の説明はない。本実施形態は、この点を明確化する。具体的には、ＴＥＧ等から対象レイアウト要素（例えば最小サイズのヴィア（ＶＩＡ：以下、単にＶＩＡ））の抵抗または電流で表現される物理欠陥分布を取得し、一方、ＬＳＩのレイアウト情報から対象レイアウト要素の分布を遅延故障との対応付けが可能な形で抽出し、適当にモデル化（簡約化）した“抵抗→遅延変換式”を用いて各故障に対する対象レイアウト要素の物理欠陥分布に起因する遅延欠陥分布を求め、これらの分布から適当な統計的平均化により、簡略化された平均遅延欠陥分布を取得する。以下、この手順につき、順に説明する。
【００２４】
まず、抵抗性の物理欠陥分布ｆ(Ｒ)は、例えば、プロセス評価ＴＥＧにおいて、通常の抵抗値のばらつき範囲を大きく越える部分（例えば、平均＋３σ＝Ｒ０以上の抵抗値）と、オープン故障としての扱いが適当となる前の部分（例えばＲ１＝１ＭΩ以下の抵抗値）との重なり部分での不良分布を調べることによって取得できる（∫0∞ f(R)dR = 1 または ∫R0 R1 f(R)dR = p(<<1） )。
【００２５】
また、不良発生率（頻度）は、検出した不良数を、“ＴＥＧの１単位（例えばＶＩＡ（および配線）のチェーン）に含まれる対象レイアウト要素の量（ＶＩＡ数、配線長）×測定した総単位数”で除すことにより求められる。
【００２６】
但し、一般にこうした欠陥分布の取得には大量の測定が必要であり、また、歩留りの向上等により分布の形状、不良発生率が変化していくことも考えられるため、各製品のレイアウトの空き領域に簡単な評価用ＴＥＧを設けておき、製品の出荷テスト時に同時に測定し、その結果を蓄積することによって、大きな負担なく信頼性の高い物理欠陥分布を継続的に取得できるようになると考えられる。
【００２７】
次に、ＬＳＩのレイアウト情報からの対象レイアウト要素の分布と遅延故障への対応付けであるが、これを図２により説明する。図２は、配線上に対象レイアウト要素（ＶＩＡ）が分布している様子を模式的に示している。ＬＳＩ内部の信号は、ＬＳＩの外部入力端子ＰＩ（複数可）から外部出力端子ＰＯ（複数可）への論理パスが活性化されることによって伝搬する。今、この論理パス上に存在する論理ネットｉを考える。同ネットには、ＮＯＲゲートの出力端子が接続され、３個の論理ゲートの入力端子が接続され（３個のファンアウト（fan-out））、それぞれ遷移故障（ｉ,１）,(ｉ,２),(ｉ,３)が仮定されている。今、故障（ｉ,２）への遅延故障の伝搬パスとしての物理パスｐａｔｈ_１（太実線）を考え、ＶＩＡｋの抵抗性オープン不良を考えると、その不良の影響は故障(ｉ,２)（および（ｉ,１））に現れる。従って、ＶＩＡｋというレイアウト要素の抵抗性不良（物理欠陥）の影響が現れるのは、物理パスｐａｔｈ_１の終端にある遅延故障ということになる。即ち、対象レイアウト要素（ＶＩＡ）の重みは、各論理ゲートの入力端子に仮定される遅延故障（入力故障）に付加することが妥当である（故障（ｉ,３）についても同様）。
【００２８】
上記の遅延故障と、レイアウト要素情報とのリンク（link）については、遅延故障-レイアウト要素情報リンクファイルを定義可能である。以下にその例を示す。
【００２９】
（遅延故障-レイアウト要素情報リンクファイルの例）  
net  
N_<net ID>: <net名>, <net上配線長>,  
<net上VIA数>(<single>,<double>),<端子数> ;  
（レイアウト要素の定義部分（簡易形））  
F_<故障ID>: <等価故障情報>, (slack関連情報),  
P_<pin ID>,<セル名>/<端子名>, <in|out> ;  
・  
Path_<path ID>: P_<pin ID>, (Path上のレイアウト要素 ・・), P_<pin ID> ;  
・  
endnet  
（補足）  
・等価故障情報：  代表故障 = rep  等価故障 = eq<代表故障の故障ID>  
・<故障ID>：  <故障タイプ>通し番号、  各<instance名>/端子に対応  
故障タイプ ：  SR = slow_to_rise  SF = slow_to_fall  
・slack関連情報：  <最小検出slack> <始点のclock> <終点のclock>  
<最小slack> <始点のclock> <終点のclock>  
<始点のclock>, <終点のclock> は、1, 2, 3, .. によって簡略表示  
・レイアウト要素の定義部分は、各要素毎に対象net全体で通し番号を与える。  
* (）内は、full format の場合に出力  
format      定義名(ID):            記述する情報;  
Metal部分   M<layer1>_<通し番号>:<長さ>,(<始点の座標>),(<終点の座標>);  
（Metal部分は、VIAで区切られた直線部分とする）  
VIA          V<layer1><layer2>_<通し番号>: (<中心座標>);  
（layer1 < layer2）  
（出力例）  
net  
N_5805838 : top.dmac.dma_datablk.s182.N403, 13.60, 5(2,3), 3 ;  
M2_5805846: 1.60, ;  
M2_5805848: 1.90, ;  
M3_5805850: 3.70, ;  
M3_5805851: 6.40, ;  
V23_5805839: ;  
V23_5805840: ;  
V23_5805841: ;  
V23_5805842: ;  
V12_5805844: ;  
F_SR159283: eqSR33928, TD, 259, 1, 1, 236, 1,1, P_159283, CND2X1/A, in ;  
F_SF159283: eqSF33928, TD, 283, 1, 1, 241, 1,1, P_159283, CND2X1/A, in ;  
F_SR159284: eqSF53392, TD, 219, 1, 1, 205, 1,1, P_159284, CND3X1/B, in ;  
F_SF159284: eqSR53392, TD, 230, 1, 1, 219, 1,1, P_159284, CND3X1/B, in ;  
F_SR72847: rep, TD, 285, 1, 1, 251, 1, 1, P_72847, CIVX1/Z, out ;  
F_SF72847: rep, TD, 278, 1, 1, 243, 1, 1, P_72847, CIVX1/Z, out ;  
Path_5805852:P_72847,V23_5805841,M3_5805850,V23_5805842,  
M2_5805846,V23_5805839,M3_5805851,V23_5805840,P_159283 ;  
Path_5805853: P_72847,V23_5805841,M3_5805850,V23_5805842,  
M2_5805846,M2_5805848,P_159284 ;  
endnet
上記リンクファイルにおいて、Ｆ_ＳＲ…、Ｆ_ＳＦ…、の行は、各遅延故障を示すとともに、対応する端子名を示しており、Ｐａｔｈ_…は、各入力端子に至る物理パス上のレイアウト要素（ここではＶＩＡ／配線要素）を列挙しており、遅延故障とレイアウト要素情報の対応付けを明確に把握することができる。なお、スラック（slack）とはタイミングの余裕度を示し、スラック関連情報から各故障のＴｍｇｎ、Ｔｄｅｔが得られるようになっている。
【００３０】
次に、“抵抗→遅延”の変換式であるが、これは、ＶＩＡについては、一般に、以下のように書かれる。  
D(i,k{j},R) = C(i,k{j})・fLOC(i,k{j})・R    （net i 上のVIA k）  
（{j}= net iの接続先基本セル入力端子に仮定された故障の（部分）集合）  
但し、ｆLOCは、各ＶＩＡのＬＳＩ論理ネット内での詳細な位置情報である。ｎｅｔ ｉ上のＶＩＡｋは、複数の物理パス上に存在する可能性がある。即ち、各物理パスの終点に対応するｎｅｔ ｉの接続先基本セル等の入力端子に仮定された故障の幾つかに影響を与える可能性があるため、ｋ｛ｊ｝のように表記している。この変換式を妥当なモデル化によって簡約化して用いることにより、必要最小限の計算量で遅延欠陥分布を取得できることになる。例えば、最も簡単なモデル化では、幾つかのネットで詳細なシミュレーションを実行し、その結果に基づいて、Ｃ(ｉ,ｋ｛ｊ｝)を、Ｃ(ｉ)（ｎｅｔ ｉの総負荷容量 ＝ ｎｅｔ ｉの総配線容量 ＋ ｎｅｔ ｉに接続される基本セル等の入出力容量（大規模ＬＳＩでは影響は小さくなる傾向にある））とし、ｆLOCを適当な固定値ｎで置き換える方法がある。この例を図３ａに示す（分岐のない配線の場合）。横軸は、ＬＳＩの各ｎｅｔ上の物理パスの始点から終点までのある位置（ＶＩＡ）から終点までの負荷容量を示している。負荷容量は、ほぼ物理パス上の位置に比例する。一方、縦軸は各位置において発生したＶＩＡ欠陥（抵抗Ｒ）による異常遅延を示す（横軸を出力端の方から見ると、上記の変換式になる）。横軸上には、この物理パス上に存在するＶＩＡが“白四角”によって示され、対応する異常遅延が“黒丸”で示されている（破線で対応関係を示す）。ここで、ＶＩＡの分布が物理パス上でほぼ一様と推定し、物理パスの始点と終点の平均的な位置での異常遅延値ｎＲＣ（“黒ひし形”で示す）を平均の異常遅延値とし、ｎｅｔ ｉ上の全てのＶＩＡについて、この遅延値、即ち、“抵抗→遅延”の変換式Ｄ＝ｎＲＣを適用してもよい（ｎｅｔ ｉに用いる抵抗→遅延変換式）。ランプ（lump）式のＲＣ ｎｅｔ（図３ｂ参照）を仮定すると、ｎｅｔ ｉの入力端に位置するＶＩＡの抵抗性不良による（縦軸との交点での）遅延は“ＲＣ”であり、ｎ＝１／２となる。但し、実際には（より近似の精度を上げると）この値より小さくなる場合が多いため、必要な精度に応じて十分な回路シミュレーションを実行し、ｎの値を適切に選ぶ必要がある。また、図３ｃに示したように、ＶＩＡはある物理パス上では偏った分布をする可能性もある。このため、各ＶＩＡの相対距離を正確に反映させた上で平均の異常遅延値（抵抗→遅延変換式）を求めるようにしてもよい（これは、個別のＶＩＡ毎のｆLOCを利用してｎｅｔの抵抗→遅延変換式を求めることに相当する）。このようにすると、平均的な抵抗→遅延欠陥式は、Ｄ=ｍＲＣとなり、ｍはｎより実質的に小さい値となる。さらに、配線の分岐がある場合は、複数の物理パスが存在することになり、これに応じて図３ｄに示すように複数の抵抗→遅延変換式が存在し、分岐より配線入力端に近い側にあるＶＩＡ（複数の物理パス上にあるＶＩＡ）については、信号がどの物理パス上を伝搬するかに応じて、いずれかの変換式の遅延値を取ることになる（複数の物理パスで同時に伝搬が生じた場合は、最も大きい遅延となる変換式に従う）。従って、この分岐のあるｎｅｔの平均的な抵抗→遅延変換式については、例えば、各物理パス（に対応する抵抗→遅延変換式）が活性化される頻度を考慮した上で、個々のＶＩＡの異常遅延値の���均を求めることにより取得できる。このようにして、分岐のある一般のｎｅｔも含め、ある程度高い精度が期待されるｎｅｔ単位の抵抗→遅延欠陥式を求め、後述のＬＳＩ全体に適用する遅延欠陥分布式を取得することができるが、最も簡易な方式に比べ、より詳細なレイアウト情報を抽出できるようにしておく必要がある。前述の遅延故障-レイアウト情報リンクファイルはこうした情報も含んでいる（但し、基本セルの端子名と配線長から端子容量と配線負荷容量が算出できるような簡易ツールの追加は必要）。なお、上記説明より理解されるように、平均の抵抗→遅延変換式は、各ｎｅｔでなくｎｅｔ(ｉ)内の各物理パス（または各物理パスの先端に仮定される故障ｊ）に応じて取得し、これら（故障ｉ,ｊに用いる抵抗→遅延変換式）に基づいて遅延欠陥分布を求めることもできる（後述）。なお、上記の例では、ＶＩＡの抵抗性不良に伴う抵抗→遅延変換式について説明してきたが、ＶＩＡの代わりに配線の抵抗性不良を考える場合は、配線を適当なサイズに分割して抽出し（上記で説明した遅延故障-レイアウト情報リンクの仕様を拡張すればよい）、これを今まで説明したＶＩＡと同様に処理していけばよい。以上のように、抵抗→遅延変換式の取得方法につき、簡易なものから精度を向上させたものまで幾つか説明したが、この他にも、（遅延欠陥分布および遅延故障テスト品質において）必要な精度を実現するために、いろいろなレベルのモデル化、近似方法が考えられるが、これらはいずれも本実施形態の範囲に含まれる。
【００３１】
次に、上記で得られた個別のｎｅｔまたは故障の抵抗→遅延変換式を用いて、ＶＩＡの抵抗欠陥分布ｆ(Ｒ)からＬＳＩ上の個別のｎｅｔの遅延欠陥分布Ｆ(ｉ)(Ｄ)、または個別の故障の遅延欠陥分布Ｆ(ｉ,ｊ)(Ｄ)を作成する。基本的には、それぞれ次の変換式を用いればよい。  
F(i)(D)・dD   = NVIA(i)・f(R)・dD(i)/dR・dR  
F(i,j)(D)・dD = NVIA(i,j)・f(R)・dD(i,j)/dR・dR  
上記変換式において、ＮVIA(ｉ)、Ｄ(ｉ)は、それぞれｎｅｔ ｉに含まれるＶＩＡの数及びｎｅｔ ｉに適用される平均化された抵抗→遅延変換式（異常遅延値）であり、また、ＮVIA(ｉ,ｊ)、Ｄ(ｉ,ｊ)は、それぞれｎｅｔ ｉの故障j（に到る物理パス）に含まれるＶＩＡの数及び故障ｊに適用される平均化された抵抗→遅延変換式（異常遅延値）である。ここで、特にＮVIA(ｉ,ｊ)は、複数の物理パス上に存在するＶＩＡの扱いによっていくつかの点に注意が必要である（後述）。また、ＶＩＡ抵抗性不良の抵抗分布（抵抗欠陥分布）ｆ(Ｒ)は既に触れたように、次の式を満たす。  
ｆVIA  =  ∫RminRmax f(R) dR  
ｆVIA（定数）は、ＶＩＡが１個分の抵抗性不良のうち、遅延故障に妥当する抵抗区間（Ｒｍｉｎ≦Ｒ≦Ｒｍａｘ）でのトータルの発生頻度（概ねＴＥＧで測定される抵抗性不良の発生頻度と同じ）であり、同一のプロセス、少なくとも同一プロセスの同一製造ラインの下ではどのＶＩＡについても同じ値になると期待される。ＬＳＩ全体でのＶＩＡ抵抗性不良の発生頻度は、ＮVIA×ｆVIAである（ＮVIA：ＬＳＩ内部の全ＶＩＡ数）。但し、遅延故障として発現するのはこのうちの一部であり、これを精度良く求めることが本実施形態の目的である。Ｒｍｉｎは、例えば、正常なＶＩＡの抵抗値の平均値＋３×（標準偏差）とし、また、Ｒｍａｘは、それより大きい値ではほぼオープン故障と見なしてよい抵抗値（例えば１ＭΩ）を設定すればよい。一方、異常遅延Ｄについても、妥当な区間（Ｄｍｉｎ≦Ｄ≦Ｄｍａｘ）が設定される。Ｄｍｉｎは、微小遅延故障が実質的な意味を持つ値、例えばクロック周期５ｎｓ（２００Ｈｚ）の場合０．１ｎｓ程度を設定すればよい。また、Ｄｍａｘとしては微小遅延故障でなく遷移故障での扱いが適当となる遅延値、例えばクロック周期等を設定する。ここで注意が必要なのは、Ｄｍｉｎ、Ｄｍａｘは、一般に、Ｒｍｉｎ、Ｒｍａｘから各ｎｅｔ ｉの抵抗→遅延変換式によって得られるＤ(ｉ)(Ｒｍｉｎ)、Ｄ(ｉ)(Ｒｍａｘ)とは異なっている点である。後者は、ｆVIA、Ｆ(ｉ)(Ｄ)とともに以下の関係を満たす（Ｆ(ｉ,ｊ)(Ｄ)も同様）。  
NVIA(i)・ｆVIA = ∫D(i)(Rmin)D(i)(Rmax) F(i)(D) dD  
これに対し、上記のｎｅｔ ｉ上のＶＩＡの抵抗性不良（欠陥）の発生頻度が（微小）遅延欠陥として発現する量は、以下のように表される。  
∫D1D2 F(i)(D) dD  
但し、D1 = max { D(i)(Rmin), Dmin }、D2 = min { D(i)(Rmax), Dmax }  
図４の太実線で示した抵抗→遅延変換式で見ると、Ｄ１、Ｄ２はいずれもＤｍｉｎ、Ｄｍａｘによって決定され、抵抗Ｒで見た区間（Ｒ１,Ｒ２）は、Ｒｍｉｎ＜Ｒ１、Ｒ２＜Ｒｍａｘとなり、従って、ＶＩＡ抵抗性不良の遅延欠陥としての発現量はＮVIA(ｉ)・ｆVIAよりも実質的に小さいことが読み取れる。なお、特にＲｍｉｎ、Ｒｍａｘについて、ここでは定数としているが、より負荷容量が小さい（遅延が小さい）場合はより大きい抵抗値でも動作する可能性がある等を考慮して、異常遅延Ｄに依存する変数としてもよい。（この場合fVIAはＶＩＡ毎に若干異なる値を持つことになる。）また、Ｄｍａｘについても、より厳密には、クロック周期から各ｎｅｔまたは物理パスを通る遅延の最小値ないし平均値等を差し引いた値を用いるようにしてもよい。
【００３２】
図４は、抵抗の欠陥分布取得から、１個の対象レイアウト要素での抵抗→遅延変換式を経由して、ＬＳＩのｎｅｔまたは故障で平均化された遅延欠陥分布を求めるまでのフローを一括で示したものである。左の部分は、ＶＩＡ抵抗性欠陥分布ｆ(Ｒ)（９０度回転したもの）が示されており、右上の部分には、個々のｎｅｔ（または故障）の抵抗→遅延変換式が示されている。小さな負荷容量のｎｅｔでは、ＶＩＡ抵抗が大きくなっても（異常）遅延はそれほど増加しないのに対し、大きな負荷容量のｎｅｔでは、ＶＩＡ抵抗が小さくても大きな（異常）遅延を生じることが分かる。また、ＶＩＡ抵抗が著しく大きくなればオープン故障となり、（異常）遅延が著しく大きくなれば従来の遷移故障となることが示されている。右下の部分には、ＬＳＩの各ｎｅｔまたは故障について平均化した遅延欠陥分布が示されている。
【００３３】
以上のようにして、対象レイアウト要素の抵抗性物理欠陥分布ｆ(Ｒ)（対象レイアウト要素に共通）を求め、次に、適当にモデル化した各対象レイアウト要素の抵抗→遅延変換式と、遅延故障-レイアウト要素情報リンクファイルに記載された各ＶＩＡとｎｅｔまたはｎｅｔ内物理パス（の先端の故障）との関係とから、各遅延故障に付加すべき対象レイアウト要素量の情報も含んだ、個別ｎｅｔまたは故障の抵抗→遅延変換式を求めれば、この変換式と前記対象レイアウト要素の抵抗性物理欠陥分布ｆ(Ｒ)とに基づき、個別ｎｅｔ、または故障の遅延欠陥分布を取得できる。これをさらにＬＳＩ内部のｎｅｔ、故障について適当に（統計的）平均化を行なうことにより、ＬＳＩ全体の遅延故障テスト品質指標算出に用いるＬＳＩ全体で適当に平均化された（統計的）遅延欠陥分布が得られることとなる。この（統計的）平均化については、以下のようにいくつかの算出式が考えられ、精度、実行時間等の要求が満たされる範囲で適切なものを選択すればよい。なお、以下の和は、いずれも予め定めた抵抗および遅延の区間を満たすｎｅｔまたは故障においてなされるべきことを注意しておく。
【００３４】
【表１】
2008128817.tif 000003
【００３５】
以下、上記について説明する。
【００３６】
１)は、最も簡便な平均化であり、レイアウト要素情報を各論理ｎｅｔ ｉの単位で取得し、各ｎｅｔの遅延欠陥分布の和を用いるものである。但し、分岐の情報等が上手く反映されないため、おおまかな遅延欠陥分布を取得と遅延故障テスト品質の算出に用いることが適当と見られる。
【００３７】
２)は、物理パス毎に抽出したレイアウト情報に基づいて、各物理パスに対応する故障の遅延欠陥分布の和を取ったものであり、１)よりも精度の向上が期待できる。
【００３８】
３)は、物理パスの多重度を考慮し、遅延欠陥分布を求めるものであり、ｎｅｔ ｉにおいて入力端子ｊに至る物理パス上のＶＩＡｋにつき多重度ｍ(ｋ)を考慮して１/ｍ(ｋ)の和を取ることにより、他の物理パスとの共有されたＶＩＡを適正に各物理パスに分配するようにしている。これにより、全体としては、ＶＩＡの総数に等しくなり、複数のpathで重複して使用されているＶＩＡの影響について妥当な算入がなされ、実態に合った遅延欠陥分布ｆ(Ｄ)が得られると期待される。なお、上記の多重度は、前記の故障-レイアウト情報リンクファイルの各ｎｅｔ情報において、各ＶＩＡがｐａｔｈに何回現れるかをカウントすれば容易に得られる。
【００３９】
最後に、図５において本実施形態の実行フローを示しておく。図中ＡがＴＥＧ測定による抵抗または電流の異常として表現される物理欠陥分布の取得フローである。一方、図中Ｂは、ＬＳＩの詳細なレイアウト情報と論理ネット情報（遅延故障情報にも対応）に基づく遅延故障-レイアウト要素情報リンク、および遅延故障へのレイアウト要素情報重み付けのフローを示している。（但し、ここでは、遅延故障-レイアウト要素情報リンクファイルには具体的な遅延故障テスト結果を記載しておかなくても差し支えない。）さらに、物理欠陥分布と、ｎｅｔまたは故障毎の抵抗→遅延変換式（モデル式）に基づき、適当な統計的平均化の操作を行なうことにより、遅延欠陥分布を得ることができる。最後に、この遅延欠陥分布Ｆ(Ｄ)を用い、ＬＳＩに対する静的タイミング解析等で得た各故障のＴmgn(ｉ)（遅延設計情報）および遅延故障テストの結果算出される各故障のＴdet(ｉ)から、各故障の未検出領域による遅延欠陥分布への寄与分を計算し、全故障について和を取ることにより、遅延故障テスト品質を得ることができる。具体的には、以下の式によって算出すればよい。（特許文献１と同じ。但し、遅延不良発生（残存）率が算出される。また、和は入力故障だけについて行なう。）
【００４０】
【表２】
2008128817.tif 000004
【００４１】
（第２実施形態）
以下で、図６を用いて第２の実施形態について説明する。第１の実施形態の遅延欠陥分布は、ＬＳＩから抽出した各遅延故障に対応付け可能な対象レイアウト要素量の分布と、適当な精度でモデル化（簡約化）した抵抗→遅延変換式を用いて、ｎｅｔまたは故障毎の遅延欠陥分布を求め、これらに対し妥当と判断される（統計的な）平均化操作を行なうことにより比較的簡便に全故障に適用する平均的な遅延欠陥分布を求め、それに基づいてＬＳＩに印加されるテストパターンによって実現される遅延故障テスト品質を求めるようにしていた。しかしながら、既に説明したように、妥当な平均化操作にはいろいろな段階があり、かつ、必要な精度を保証するためには、回路シミュレーションを多数のケースで実行する必要がある。また、第１実施形態では、ＬＳＩのレイアウト情報から対象レイアウト要素について精度良く個々の故障に対応する物理欠陥分布の量（発生分布）を抽出できるようになっているが、第１実施形態では、一旦遅延欠陥分布という平均化を通して遅延故障テスト品質を算出するという形になっている。また、テストパターン印加前の遅延欠陥分布を求めるようになっており、複数の物理パス上のＶＩＡ等の妥当な処理（モデル化）方法を考えるのは容易でないが、一方では、ＬＳＩに具体的なテストパターンが印加された後に、遅延故障テスト品質を算出するのは比較的容易である。
【００４２】
そこで、本実施形態では、遅延欠陥分布が個々の故障に定義された状態から直接遅延故障テスト品質指標が算出できるようにしている。実際、各故障に対応する対象レイアウト要素量と物理欠陥分布ｆ(Ｒ)と、抵抗→遅延変換式が定義できれば、各故障ｉまたは(ｉ,ｊ)について遅延欠陥分布ｆ(ｉ)(Ｄ)またはｆ(ｉ,ｊ)(Ｄ)を求めることができるため、これと、既に述べたＴmgn(ｉ)、Ｔdet(ｉ)を用いて未検出領域の遅延故障テスト品質指標（不良率）への各故障からの寄与を計算し、全故障について和を取れば、ＬＳＩ全体の遅延故障テスト品質を得ることができる。これを、図７を用いてより具体的に説明する。今、遅延故障を検出する適当なテストパターンをＬＳＩに印加した結果、ＮＡＮＤゲートの入力端子ｊ１に仮定された遅延故障（即ち、ＡＮＤゲートの出力端子から同ゲートの入力端子ｊ１に到る物理パス上に発生する遅延故障）とバッファの入力端子ｊ２に仮定された遅延故障（即ち、ＡＮＤゲートの出力端子から同ゲートの入力端子ｊ２に到る物理パス上に発生する遅延故障）がそれぞれスラック値Ｓ_ｊ１、Ｓ_ｊ２（Ｓ_ｊ１＜Ｓ_ｊ２）で検出（ＨＤ）されているとする。この場合、重複して検出されている配線部分については、最も小さいスラックで検出されたと見なしてよいため、図７の配線部分ｗ１、ｗ２、ｗ３、ｗ４（それぞれ太実線分で示す）に対応するスラック値は、それぞれＳ_ｊ１、Ｓ_ｊ１、Ｓ_ｊ２、Ｓ_ｊ１となる。配線部分ｗ１については入力端子ｊ３に到る物理パスも重複しているが、ｊ３に仮定された故障は未検出であり、スラック値は少なくともテスト周波数（＞Ｓ_ｊ２）以上と見なされる。このようにして、故障-レイアウト要素情報リンクファイルを用いて、同ファイルで区分して抽出された配線部分に対応するＶＩＡ毎に、複数の物理パスに共有されている場合は最小スラックを取るようにしてスラック値を求め、第１の実施形態で説明したのと同様な手順により、各ＶＩＡに対応した物理欠陥（抵抗）→遅延変換式を用いて、個別に遅延欠陥分布上の未検出箇所に対応する発生頻度量を算出し、これらを全てのｎｅｔまたは故障について求めれば、遅延故障テスト品質が直接求められることになる。このように、第２実施形態は、第１実施形態の場合と異なり、遅延欠陥を個々の故障に定義した状態から直接遅延故障テスト品質指標を算出する必要はあるものの、遅延欠陥分布を求めるという一種の平均化操作を経ることなく、ＬＳＩに印加されたテストパターンに対応した遅延故障テスト品質を直接求めることができ、高い精度を実現できるという利点がある。なお、前出の遅延故障-レイアウト要素情報リンクファイルは、図６のレイアウト要素抽出の工程においては、具体的なslack情報は記載されない形で遅延故障-レイアウト要素情報リンク情報として出力され、各故障へのレイアウト要素重み付け及び遅延故障テスト品質算出の工程において、遅延設計情報（静的タイミング解析情報）と遅延故障ATPG実行結果（故障辞書）に基づいて具体的なslack情報が記入され、完全な情報を含んだものになる。この場合、一旦完全な遅延故障-レイアウト要素情報リンクファイルを作成した上で遅延故障テスト品質算出等を行なってもよいが、前記遅延故障-レイアウト要素情報リンク情報、遅��設計情報および遅延故障ATPG実行結果（故障辞書）から直接遅延故障テスト品質算出等を行なうようにしてもよい。
【００４３】
（第３実施形態）
以下で図８を用いて、第３の実施形態につき説明する。
【００４４】
上記実施形態で説明した遅延故障-レイアウト要素情報リンクと各故障の重み付け手法を利用することにより、優先的に検出すべき故障が明らかとなる。具体的には、第３実施形態は、未検出故障のうち、重みの大きいものを優先的にテストパターン発生の対象とする。これにより、遅延故障テスト品質の高いテストパターンが効率的に得られ、また、パターンサイズも小さいものが得られるようになると期待される。図８においては、遅延設計情報は、予め遅延故障-レイアウト要素情報リンク情報に記載されるようにしている。なお、未検出故障の重み算出は、第１回のループで対象ＬＳＩ全体の検出・未検出故障重みを算出した後は、追加のテストパターンを発生する度に未検出部分の追加検出分を算出していくようにすれば、実行時間を削減できる。
【００４５】
（第４実施形態）
以下で第４実施形態について説明する。
【００４６】
上記第１、第２、第３実施形態は、基本セル間のレイアウト要素の物理的欠陥による遅延故障テスト品質を求めるものであったが、基本セル内のレイアウト要素の抵抗性の物理的欠陥に起因する遅延故障のテスト品質算出についても、実施形態を適用することができる。（本実施形態の内容はメモリ等のマクロセルにも適用可能であるが、以下では単に「セル」と呼んでこれらも含めることにする。）セル内で発生しうる抵抗性の物理欠陥（不良）としては、セル内最小コンタクトまたは最小ＶＩＡ（以下、単にコンタクト、ＶＩＡと呼ぶ）の抵抗性オープン、ＰＭＯＳ/ＮＭＯＳ素子の駆動力低下（オン抵抗増加））、ソース-ドレイン間オフ電流増加、セル内配線間のショート等がある。これらの不良に伴う遅延への影響は、全て各セルの出力端子（各ｎｅｔの入力端）に現れるため、関連するレイアウト要素の重みは、セルの出力端子に仮定される故障に付加することが自然である（各ｎｅｔの出力端（セルの入力端子）に仮定される故障に適当に分割して付加するようにすることもできる）。各不良に対する負荷容量は、接続されたｎｅｔの全負荷容量となるため、レイアウト情報の抽出においてセル間配線におけるＶＩＡの抵抗性不良の場合のように詳細な位置情報を抽出する必要はなくなる。但し、これらの不良に伴う異常遅延の具体的な現れ方（抵抗依存性、発生頻度、ライズ/フォール（rise/fall）のいずれか等）は、原因によってまちまちであり、それぞれについて妥当な抵抗→遅延変換式の取得は多くの回路シミュレーションを必要とするため、各セルについて遅延の原因となりうる抵抗性の物理欠陥が発生しうる箇所を実レイアウト（ＧＤＳ２）から抽出し、ＴＥＧ等から取得した物理欠陥分布情報、欠陥を挿入した回路での事前シミュレーション結果、および、関連するレイアウト要素（箇所）の量（領域）から推定される異常遅延の大きさと発生頻度から判断し、重要な不良から順次対応していくようにするとよい。セル内の抵抗性不良の抽出からこれらに起因する遅延故障のテスト品質算出までの基本的なフローは、以下の通りである（図９参照）。
【００４７】
１)  実レイアウトからの抵抗性欠陥の発生しうる箇所抽出と優先度付け（上述）
２)  主要な抵抗性欠陥についての、セルレベルの回路シミュレーション実行（正常回路および欠陥回路）に基づく異常遅延ライブラリ作成
３)  ＬＳＩのレイアウト情報（ＤＥＦ）とテストパターン印加した結果の検出・未検出情報に基づく、遅延故障-レイアウト要素情報リンクファイル作成と容量情報の抽出
４)  ２)の異常遅延ライブラリと３)の容量情報に基づく、ＬＳＩの遅延故障テスト品質算出
上記の１）、２）は、各セルの異常遅延情報をライブラリとして整備するものであり、一回作成すれば、同一のライブラリを使用するＬＳＩについてはそのまま適用可能である。また、２)の異常遅延ライブラリは、正常回路と抵抗性不良を挿入した回路での回路シミュレーション結果を比較して、遅延の差分を異常遅延として抽出して作成するが、「基準」負荷容量に対する抵抗性不良（欠陥）→遅延変換式と推定発生頻度を含む。基準負荷容量は、一般に各セルについては接続可能な負荷容量範囲がおおまかに決まっており、その平均的な負荷容量を選択すればよい。不良の種類によっては、遅延が抵抗の１次式で表現できなかったり、簡単に変換式のモデル化が求められなかったりする場合がある。このような場合、モンテカルロシミュレーションを援用して、妥当な変換式を求めるようにしてもよい。３)では、各ｎｅｔを駆動するセルと同セルに対する負荷容量を算出する。（第１実施形態で示した遅延故障-レイアウト要素情報リンクファイルでは配線長を抽出しているため、配線長、接続先セル名等から総負荷容量を算出する必要があるが、同ファイルの作成時に同時に求められるようにしておいてもよい。なお、２）、３)においては、対象となる不良を確実に活性化し、その遅延への影響を正しく評価するため、セルに対する入力情報も必要となるが、この情報は第１実施形態で示した遅延故障-レイアウト要素情報リンクファイルには含まれていない。このため、各ｎｅｔを駆動する基本セルの入力情報も同ｆｉｌｅに記載できるように仕様拡張し、レイアウト情報抽出時に同情報も抽出できるようにする必要がある。入力情報を取得しない場合は、セルに対する入力の組合せ数に基づいて検出確率を求めるようにすれば、ある程度の妥当性は確保できると考えられる。４)では、２)のセル異常遅延ライブラリに記載された基準負荷容量での主要な抵抗性欠陥→遅延変換式情報と発生頻度情報と、３)の各ｎｅｔの負荷容量情報に基づき、各故障（各ｎｅｔに対応）での遅延欠陥分布を算出し、例えば、第２実施形態と同様の方法でＬＳＩのセル内欠陥に起因する遅延故障テスト品質を算出することができる。なお、ＬＳＩの全遅延故障テスト品質（不良残存率）は、セル内欠陥起因の遅延故障テスト品質およびセル間欠陥起因の遅延故障テスト品質の和によって求められる。
【００４８】
以下で、図１０の２入力ＡＮＤゲート（２入力ＮＡＮＤゲート+インバータ）を例として、異常遅延ライブラリの記載内容につき説明する。一般的な実レイアウトは特に示さないが、“白丸”はコンタクト、“白四角”はヴィア（ＶＩＡ）、“白三角”は電源（ＶＤＤ）を示す。これらのうち、電源（ＶＤＤ）-ＰＭＯＳソース間コンタクトの抵抗性欠陥、及び接地点（ＶＳＳ）-ＮＭＯＳソース間コンタクトの抵抗性欠陥は、遅延への影響が大きいため、異常遅延を発生する不良として記載されているとする。以下にこの記載例を示す。インプット（Input）の最後の項は、入力の可能な組合せの総数と対象となる組合せの数を記載している。また、アブノーマルディレイ（Abnormal Delay）の第１項は、影響を受ける信号変化を表す。ＰＭＯＳソース-電源（ＶＤＤ）間コンタクトの抵抗性オープン不良では、ＰＭＯＳによる充電に遅れが発生するが、インバータを経由して出力されるため、フォール（Fall）になっている。また、第２項は、抵抗性欠陥→（異常）遅延変換式を与える。例えば“０．９０(１ｃ)-０．０３(２ｃ)”は、（）内の数字は次数、ｃは(ＲＣ)を変数とすることを示し、()の前の実数は係数を表しており、“D = 0.90・(RC)-0.03・(RC)2”を表している。この式と係数は、正常なセルと不良を挿入させたセルでの回路シミュレーション結果の差分から得られる。場合によっては、(ＲＣ)でなくＲを変数とした方が望ましい可能性もあり、この場合は()内に次数のみを記入する。また、第３項は、第２項を得た時の負荷容量の条件を示している（基本的には基準負荷容量を用いる）。変換式が複雑で、単独の式で表現が困難な場合は、負荷容量範囲を示し、複数の変換式を用いることができるようにすることもできる。“Distribution of R”は、不良の抵抗分布であり、Abnormal Delayの第２項と同様な表記に従う。  
（format例）“AND2”  
# Additional delay by contact resistive open   
between NAND2：PMOS source and VDD
Distribution of R : 1.54E-8(-2) ;  
Input              : A=0  B=0 1/4 , A=0  B=1  2/4 ;  
Abnormal Delay    : Fall 0.90(1C)-0.03(2C) 50fF ;  
# Additional delay by contact resistive open   
between NAND2：NMOS source and VSS
Distribution of R : 1.54E-8(-2) ;  
Input              : A=1 B=1 1/4 ;  
Abnormal Delay    : Rise 1.22(1C) 50fF ;  
なお、ＮＭＯＳ、ＰＭＯＳ素子のオン抵抗増加については、オン抵抗そのものよりも、電源電流（ドレイン-ソース間電流）Ｉdsをパラメータとした方が扱いやすい可能性があり、Ｉdsを変数とした変換式を用いても差し支えない。
【００４９】
上記実施形態によれば、対象とする半導体集積回路（ＬＳＩ）の遅延故障の原因となりうる個々の回路・レイアウト要素（の組合せ）の物理欠陥分布（特性抵抗値または電流値を変数とする）と、前記ＬＳＩの詳細レイアウト情報から抽出される前記回路・レイアウト要素を重みとして付加した前記ＬＳＩの論理ネット（基本セルの入出力端子を含む）上に定義される遅延故障と、適当な抵抗-遅延変換モデルに基づいて、遅延欠陥分布を求め、これに基づいて対象ＬＳＩに対するテストパターンによる遅延故障テスト品質を求めるか、または、遅延欠陥分布を経由することなく遅延故障テスト品質を求めるようにしたので、従来の明確な裏付けのない遅延欠陥分布に基づいた手法では困難だった、プロセスの不良発生分布との直接的・高精度に対応付けされた遅延テスト品質指標を求めることが可能となり、例えば、同一製造ラインでの異なる品種間の遅延テスト品質が、個々のレイアウト要素の不良発生率をパラメータとして直接的に比較可能になる等、遅延故障テスト品質の高精度化が可能となる。この結果、製造ラインの欠陥発生頻度データに基づき、重要な物理欠陥を抽出し、効率的に遅延故障テスト品質を向上させることが可能となる。また、上記実施形態では、上記の個々の製品の各故障に付加されたレイアウト要素重みに基づいて、効果的に遅延故障テストを発生する方法も提案している。これにより、コンパクトで高品質な遅延故障テスト発生が可能となる。
【００５０】
以上、この発明をいくつかの実施形態により説明したが、この発明はこれらの実施形態に限定されるものではなく、その実施にあたっては発明の要旨を逸脱しない範囲で種々に変形することが可能である。
【００５１】
また、上記一実施形態は種々の段階の発明を含んでおり、上記一実施形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することが可能である。
【図面の簡単な説明】
【００５２】
【図１】図１はある故障に対する遅延欠陥分布をＬＳＩへのテストパターン印加結果とともに示した図。
【図２】図２は配線上に対象レイアウト要素が分布している様子を模式的に示した図。
【図３】図３ａは異常遅延値と負荷容量との関係を示す図、図３ｂはＲＣ netを示す図、図３ｃは異常遅延値と負荷容量との関係を示す図、図３ｄは異常遅延値と負荷容量との関係を示す図。
【図４】図４はＬＳＩのｎｅｔまたは故障で平均化された遅延欠陥分布を求めるまでのフローを一括して示した図。
【図５】図５はこの発明の第１実施形態に係る実行フローを示す図。
【図６】図６はこの発明の第２実施形態に係る実行フローを示す図。
【図７】図７は配線部分上のヴィア毎の検出情報を求める方法を示す図。
【図８】図８はこの発明の第３実施形態に係る実行フローを示す図。
【図９】図９はこの発明の第４実施形態に係る実行フローを示す図。
【図１０】図１０は２入力ＡＮＤゲートの回路図。
【符号の説明】
【００５３】
Ｒ…抵抗、Ｃ…容量、ｗ１〜ｗ４…配線部分、ｖ１〜ｖ４…ヴィア、ｊ１〜ｊ３…入力端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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