(57)【要約】【課題】半導体基板に注入したフッ素のアウトディフュージョンを防ぐことにより、ｐ型ＭＩＳトランジスタのＮＢＴＩ耐性を向上させる。【解決手段】フッ素含有層２５が形成された半導体基板１上を保護膜１３で覆った状態で、フッ素含有層２５のフッ素をゲート絶縁膜７直下の領域に拡散させるための熱処理を行う。【選択図】図２
2008108907.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の上に、ゲート絶縁膜およびゲート電極を形成する工程（ａ）と、
前記工程（ａ）の後に、前記半導体基板にフッ素を注入する工程（ｂ）と、
前記工程（ａ）の後に、前記半導体基板の上に、前記ゲート絶縁膜および前記ゲート電極を覆う絶縁膜を形成する工程（ｃ）と、
前記工程（ｂ）および前記工程（ｃ）の後に、前記半導体基板を熱処理して、前記フッ素を拡散する工程（ｄ）とを備える、半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法であって、
前記工程（ｃ）は、前記工程（ｂ）の後に行う、半導体装置の製造方法。
【請求項３】
請求項１に記載の半導体装置の製造方法であって、
前記工程（ｂ）は、前記工程（ｃ）の後に行い、
前記工程（ｂ）では、前記絶縁膜の上から、前記半導体基板に前記フッ素を注入する、半導体装置の製造方法。
【請求項４】
請求項１〜３のうちいずれか１項に記載の半導体装置の製造方法であって、
前記絶縁膜はＮＳＧ(Non-doped Silicate Glass)である、半導体装置の製造方法。
【請求項５】
請求項１〜３のうちいずれか１項に記載の半導体装置の製造方法であって、
前記絶縁膜はＦＳＧ(Fluorine doped Silicate Glass)である、半導体装置の製造方法。
【請求項６】
請求項１〜５のうちいずれか１項に記載の半導体装置の製造方法であって、
前記工程（ａ）の後で且つ前記工程（ｄ）の前に、前記半導体基板にｐ型不純物を注入することにより、前記半導体基板における前記ゲート電極の両側方の領域に、ソース・ドレインエクステンション領域を形成する工程をさらに備える、半導体装置の製造方法。
【請求項７】
請求項１〜５のうちいずれか１項に記載の半導体装置の製造方法であって、
前記工程（ｄ）の後に、前記絶縁膜に対してエッチングを行うことにより、前記ゲート電極の側面上にオフセットサイドウォールを形成する工程をさらに備える、半導体装置の製造方法。
【請求項８】
請求項７に記載の半導体装置の製造方法であって、
前記工程（ｄ）の後に、前記ゲート電極および前記オフセットサイドウォールをマスクとしてｐ型不純物を注入することにより、前記半導体基板に、ソース・ドレインエクステンション領域を形成する工程とをさらに備える、半導体装置の製造方法。
【請求項９】
半導体基板と、
前記半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極の側面上に形成され、フッ素を含むオフセットサイドウォールと、
前記オフセットサイドウォールの側面上に形成されたサイドウォールと、
前記半導体基板内において、前記ゲート電極の外側の領域に形成されたソース・ドレインエクステンション領域と、
前記半導体基板内において、前記ソース・ドレインエクステンション領域の外側の領域に形成されたソース・ドレイン領域と、
前記半導体基板における前記ゲート絶縁膜の下方領域に形成されたフッ素含有層とを備える、半導体装置。
【請求項１０】
請求項９に記載の半導体装置であって、
前記ソース・ドレインエクステンション領域及び前記ソース・ドレイン領域は、ｐ型の拡散層からなる、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＩＳトランジスタおよびその製造方法に関し、特に、ｐ型ＭＩＳトランジスタにおいてＮＢＴＩ耐性を向上する技術に関する。
【背景技術】
【０００２】
近年、ＬＳＩの高性能化・高速化に伴い、ＭＩＳトランジスタは次第に微細化してきており、ＭＩＳトランジスタのゲート絶縁膜も急速に薄膜化してきている。そのため、薄膜のゲート絶縁膜を均一且つ高信頼性で形成する技術が求められている。このような要求に対して、シリコン酸化膜に代表されるゲート絶縁膜中にハロゲン元素（特にフッ素）を導入することで、膜質が改善されることが知られている。さらにフッ素原子をシリコン／シリコン絶縁膜界面に導入することで、界面準位生成が抑制されることが報告されている。これは、ゲート絶縁膜直下のチャネル領域を構成するシリコン終端部のダングリングボンドがフッ素で終端されることによる効果であると考えられている。その結果、ｐ型ＭＩＳトランジスタのＮＢＴＩ耐性が向上することが知られている。さらに、フッ素原子をシリコン基板中に導入することにより、ｐｎ接合の逆方向リークを抑制できるという報告もある。
【０００３】
フッ素をゲート絶縁膜直下のチャネル領域を構成するシリコン終端部に導入する方法として、ゲート電極周辺のシリコン基板表面にフッ素を注入した後に熱処理を加えることにより、このフッ素イオンを前記ゲート絶縁膜直下の領域に拡散させる方法が知られている（例えば、特許文献１を参照。）。
【０００４】
以下に、従来のフッ素イオンをゲート絶縁膜直下の領域に拡散させるＭＩＳトランジスタの製造方法を、ＣＭＩＳプロセスを例にして説明する。図８（ａ）〜図９（ｄ）は、従来のＭＩＳトランジスタの製造方法を示す断面図である。
【０００５】
従来の製造方法では、まず、図８（ａ）に示す工程で、シリコン基板１０１に素子分離膜１０２を形成した後に、ｎＭＩＳ形成領域にフォトレジスト１０３を設け、ｐＭＩＳ形成領域にリン等のｎ型不純物をイオン注入する。これによりｎ型ウェル１０４を形成する。つづいてフォトレジスト１０３を残したまま、閾値電圧調整のための不純物を注入する。
【０００６】
次いで、図８（ｂ）に示す工程で、ｐＭＩＳ形成領域にフォトレジスト１２１を設け、ｎＭＩＳ形成領域にｐ型不純物をイオン注入する。これによりｐ型ウェル１０５を形成する。つづいて、図示しないが、フォトレジスト１２１を残したまま、閾値電圧調整のための不純物を注入する。
【０００７】
次に、図８（ｃ）に示す工程で、活性領域の表面にゲート絶縁膜１０７を形成し、ゲート電極材料として例えばポリシリコン膜１０６ａを積層する。その後、図示しないが、ゲート電極の空乏化抑制のために、ｐＭＩＳ形成領域にボロン等のｐ型不純物を、ｎＭＩＳ形成領域にリン等のｎ型不純物を、それぞれフォトレジストをマスクとすることにより選択的にイオン注入する。
【０００８】
その後、図８（ｄ）に示す工程で、フォトレジスト（図示せず）を用いて、ポリシリコン膜１０６ａを所望の形状にパターニングしてゲート電極１０６を形成する。
【０００９】
次に、図８（ｅ）に示す工程で、ｐＭＩＳ形成領域にフォトレジスト１２２を形成した状態でｎＭＩＳ形成領域にｎ型不純物をイオン注入し、低濃度のソース・ドレインエクステンション領域１０８を形成する。その後、フォトレジスト１２２を除去する。
【００１０】
次に、図９（ａ）に示す工程で、ｎＭＩＳ形成領域にフォトレジスト１２３を形成した状態でｐＭＩＳ形成領域にｐ型不純物をイオン注入し、ソース・ドレインエクステンション領域１０９を形成する。次いで、フォトレジスト１２３を残したままフッ素をシリコン基板１０１に注入し、フッ素含有層１２５を形成する。その後、フォトレジスト１２３を除去する。
【００１１】
次に、図９（ｂ）に示す工程で、ゲート絶縁膜１０７とシリコン基板１０１との界面のダングリングボンドを終端させる目的で、熱処理を加え、ソース・ドレインエクステンション領域のフッ素をゲート絶縁膜１０７直下の領域に拡散させる。
【００１２】
次に、図９（ｃ）に示す工程で、ゲート電極１０６に対して、サイドウォール１１０を形成する。
【００１３】
次に、図９（ｄ）に示す工程で、ｎＭＩＳ形成領域にフォトレジスト（図示せず）を設けた後、ｐＭＩＳ形成領域にｐ型不純物のイオン注入を行う。これにより高濃度のソース・ドレイン領域１１２の形成とゲート電極１０６への不純物導入が同時に行われる。続いて、ｐＭＩＳ形成領域にフォトレジスト（図示せず）を設けてｎＭＩＳ形成領域にｎ型不純物のイオン注入を行う。これにより高濃度のソース・ドレイン領域１１１の形成とゲート電極１０６への不純物導入が同時に行われる。この後、ソース・ドレイン領域およびゲート電極中の不純物を活性化のための熱処理を行う。
【００１４】
その後、図示しないが、公知の技術により、シリサイド層、コンタクト孔およびメタル配線層を形成する。以上の工程により、従来の半導体装置が形成される。
【特許文献１】特開２００１-１５６２９１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
しかしながら、シリコン基板におけるｐＭＩＳ形成領域に注入したフッ素をゲート絶縁膜直下に拡散させるためには高温の熱処理が必要であるが、高温の熱処理を加える際にフッ素がアウトディフュージョンしてしまうという問題があった。また、フッ素のアウトディフュージョンを考慮して、フッ素を高濃度で注入した場合、ゲート電極に多量にフッ素が入ることにより、ゲート電極中のボロンがゲート絶縁膜を突き抜けてシリコン基板中に染み出す、いわゆるボロンの染み出しが発生し、閾値電圧を低下させてしまうという問題があった。
【００１６】
本発明は上記問題を鑑みてなされたものであり、その目的は、半導体基板に注入したフッ素のアウトディフュージョンを防ぐことにより、ｐＭＩＳトランジスタのＮＢＴＩ耐性を向上させることにある。
【課題を解決するための手段】
【００１７】
本発明の半導体装置の製造方法は、半導体基板の上に、ゲート絶縁膜およびゲート電極を形成する工程（ａ）と、前記工程（ａ）の後に、前記半導体基板にフッ素を注入する工程（ｂ）と、前記工程（ａ）の後に、前記半導体基板の上に、前記ゲート絶縁膜および前記ゲート電極を覆う絶縁膜を形成する工程（ｃ）と、前記工程（ｂ）および前記工程（ｃ）の後に、前記半導体基板を熱処理して、前記フッ素を拡散する工程（ｄ）とを備える。
【００１８】
これにより、熱処理の際に、半導体基板に注入されたフッ素がアウトディフュージョンされにくくなるため、フッ素を、効率的にゲート絶縁膜直下の領域に拡散させることができる。したがって、ボロンの染みだしを抑制することができると共に、ＮＢＴＩ耐性を向上させることができる。
【００１９】
本発明の半導体装置の製造方法において、前記工程（ｃ）は、前記工程（ｂ）の後に行ってもよい。
【００２０】
本発明の半導体装置の製造方法において、前記工程（ｂ）は、前記工程（ｃ）の後に行い、前記工程（ｂ）では、前記絶縁膜の上から、前記半導体基板に前記フッ素を注入してもよい。
【００２１】
本発明の半導体装置の製造方法において、前記絶縁膜はＮＳＧ(Non-doped Silicate Glass)であってもよい。
【００２２】
本発明の半導体装置の製造方法において、前記絶縁膜はＦＳＧ(Fluorine doped Silicate Glass)であってもよい。
【００２３】
本発明の半導体装置の製造方法は、前記工程（ａ）の後で且つ前記工程（ｄ）の前に、前記半導体基板にｐ型不純物を注入することにより、前記半導体基板における前記ゲート電極の両側方の領域に、ソース・ドレインエクステンション領域を形成する工程をさらに備えていてもよい。
【００２４】
本発明の半導体装置の製造方法は、前記工程（ｄ）の後に、前記絶縁膜に対してエッチングを行うことにより、前記ゲート電極の側面上にオフセットサイドウォールを形成する工程をさらに備えていてもよい。
【００２５】
本発明の半導体装置の製造方法において、前記工程（ｄ）の後に、前記ゲート電極および前記オフセットサイドウォールをマスクとしてｐ型不純物を注入することにより、前記半導体基板に、ソース・ドレインエクステンション領域を形成する工程とをさらに備えていてもよい。
【００２６】
本発明の半導体装置は、半導体基板と、前記半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ゲート電極の側面上に形成され、フッ素を含むオフセットサイドウォールと、前記オフセットサイドウォールの側面上に形成されたサイドウォールと、前記半導体基板内において、前記ゲート電極の外側の領域に形成されたソース・ドレインエクステンション領域と、前記半導体基板内において、前記ソース・ドレインエクステンション領域の外側の領域に形成されたソース・ドレイン領域と、前記半導体基板における前記ゲート絶縁膜の下方領域に形成されたフッ素含有層とを備える。
【００２７】
このような半導体装置、次のような製法によって製造される。すなわち、半導体基板およびゲート電極の上を覆う絶縁膜を形成した後に、絶縁膜の上から、半導体基板にフッ素を注入する。このとき、必然的に絶縁膜中にもフッ素が含有されることになる。続いて、熱処理を行った後に、絶縁膜に対してエッチングを行うことにより、ゲート電極の側面上に、オフセットサイドウォールを形成する。その後、ゲート電極およびオフセットサイドウォールをマスクとしてイオン注入を行うことにより、ソース・ドレインエクステンション拡散層が形成される。
【００２８】
このような製法により製造された半導体装置では、熱処理の際に、半導体基板に注入されたフッ素がアウトディフュージョンされにくくなるため、フッ素を、効率的にゲート絶縁膜直下の領域に拡散させることができる。したがって、ボロンの染みだしを抑制することができると共に、ＮＢＴＩ耐性を向上させることができる。
【００２９】
本発明の半導体装置において、前記ソース・ドレインエクステンション領域及び前記ソース・ドレイン領域はｐ型の拡散層からなることが好ましい。
【発明の効果】
【００３０】
本発明によれば、ｐＭＩＳのソース・ドレインエクステンション領域に注入されたフッ素を、アウトディフュージョンされることなく効率的にゲート絶縁膜直下の領域に拡散させることができ、ｐＭＩＳトランジスタのＮＢＴＩ耐性を向上させることができる。
【発明を実施するための最良の形態】
【００３１】
以下、本発明における実施形態について説明する。
【００３２】
（第１の実施形態）
図１（ａ）〜図２（ｅ）は、本発明の第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【００３３】
本実施形態の製造方法では、まず図１（ａ）に示す工程で、シリコンからなる半導体基板１にシャロートレンチアイソレーション（ＳＴＩ）からなる素子分離領域２を形成する。これにより、素子分離領域２に囲まれた半導体基板１からなる活性領域１ａ、１ｂを形成する。その後、半導体基板１上におけるｎＭＩＳ形成領域にフォトレジスト３を設け、半導体基板１におけるｐＭＩＳ形成領域にリン等のｎ型不純物をイオン注入する。これによりｎ型ウェル４を形成する。つづいてフォトレジスト３を残したまま、閾値電圧調整のための不純物を注入する。その後、フォトレジスト３を除去する。
【００３４】
次に、図１（ｂ）に示す工程で、半導体基板１上におけるｐＭＩＳ形成領域にフォトレジスト２１を設け、半導体基板１におけるｎＭＩＳ形成領域にｐ型不純物をイオン注入する。これによりｐ型ウェル５を形成する。つづいて、図示しないが、フォトレジスト２１を残したまま、閾値電圧調整のための不純物を注入する。その後、フォトレジスト２１を除去する。
【００３５】
次に、図１（ｃ）に示す工程で、活性領域１ａ、１ｂの表面に、シリコン酸化膜あるいはシリコン酸窒化膜からなるゲート絶縁膜７を形成した後、ゲート絶縁膜７上にゲート電極材料として例えばポリシリコン膜６ａを積層する。その後、図示しないが、ゲート電極の空乏化抑制のために、ポリシリコン膜６ａにおけるｐＭＩＳ形成領域にボロン等のｐ型不純物を、ポリシリコン膜６ａにおけるｎＭＩＳ形成領域にリン等のｎ型不純物を、それぞれフォトレジストをマスクとすることにより選択的にイオン注入する。
【００３６】
次に、図１（ｄ）に示す工程で、フォトレジスト（図示せず）を用いて、ポリシリコン膜６ａを所望の形状にパターニングしてゲート電極６を形成する。
【００３７】
次に、図１（ｅ）に示す工程で、半導体基板１上におけるｐＭＩＳ形成領域にフォトレジスト２２を形成した状態で、ｎＭＩＳ形成領域の活性領域１ｂにゲート電極６をマスクにしてｎ型不純物をイオン注入し、活性領域１ｂにおけるゲート電極６の側方に低濃度のｎ型ソース・ドレインエクステンション領域８を形成する。その後、フォトレジスト２２を除去する。
【００３８】
次に同様にして、図２（ａ）に示す工程で、半導体基板１上におけるｎＭＩＳ形成領域にフォトレジスト２３を形成した状態で、ｐＭＩＳ形成領域の活性領域１ａにゲート電極６をマスクにしてにｐ型不純物をイオン注入し、活性領域１ａにおけるゲート電極６の側方に低濃度のｐ型ソース・ドレインエクステンション領域９を形成する。次いで、フォトレジスト２３を残したままフッ素を活性領域１ａに注入することにより、活性領域１ａにおけるゲート電極６の側方に、ｐ型ソース・ドレインエクステンション領域９よりも接合深さが深いフッ素含有層２５を形成する。この時のフッ素の注入条件は、例えば注入エネルギー３ＫｅＶ、ドーズ量５Ｅ１４ｉｏｎｓ/ｃｍ２とする。本実施形態では、ｐ型不純物をイオン注入した後にフッ素の注入を行っているが、注入の順番は逆であってもよい。その後、フォトレジスト２３を除去する。
【００３９】
次に、図２（ｂ）に示す工程で、５００℃〜７００℃程度の堆積温度でＣＶＤ法を行うことにより、半導体基板１上の全面に、例えば膜厚１５ｎｍのＮＳＧ(Non-doped Silicate Glass)膜等の酸化膜からなる保護膜１３を堆積させる。
【００４０】
その後、図２（ｃ）に示す工程で、ゲート絶縁膜７と活性領域１ａ（半導体基板１）との界面に存在するダングリングボンドを終端させる目的で、９５０℃〜１０５０℃の温度で熱処理を行う。これにより、活性領域１ａのうちゲート電極６の両側方に存在していたフッ素含有層２５のフッ素が、ゲート絶縁膜７直下の領域まで拡散する。すなわち、フッ素含有層２５が、活性領域１ａにおけるゲート絶縁膜７の下の領域にまで広がることになる。ゲート絶縁膜７の直下に拡散したフッ素により、活性領域１ａとゲート絶縁膜７との界面に存在するダングリングボンドが終端される。このとき、活性領域１ａの上は保護膜１３でカバーされているためフッ素のアウトディフュージョンは抑制される。
【００４１】
次に、図２（ｄ）に示す工程で、ＨＦ溶液などを用いたウェットエッチング処理により酸化膜１３を除去した後に、公知の形成方法により、ゲート電極６の側面上にサイドウォール１０を設ける。
【００４２】
次に、図２（ｅ）に示す工程で、半導体基板１上におけるｎＭＩＳ形成領域にフォトレジスト（図示せず）を設けた状態で、ｐＭＩＳ形成領域の活性領域１ａに、ゲート電極６及びサイドウォール１０をマスクにしてｐ型不純物のイオン注入を行う。これにより、活性領域１ａにおけるサイドウォール１０の外側方に高濃度のｐ型ソース・ドレイン領域１２の形成とゲート電極６へのｐ型不純物導入が同時に行われる。半導体基板１上におけるｐＭＩＳ形成領域にフォトレジスト（図示せず）を形成した状態で、ｎＭＩＳ形成領域の活性領域１ｂに、ゲート電極６及びサイドウォール１０をマスクにしてにｎ型不純物のイオン注入を行う。これにより、活性領域１ｂにおけるサイドウォール１０の外側方に高濃度のｎ型ソース・ドレイン領域１１の形成とゲート電極６へのｎ型不純物導入が同時に行われる。この後、ソース・ドレインエクステンション領域８、９、ソース・ドレイン領域１１、１２およびゲート電極６中の不純物を活性化するための熱処理を行う。その後、図示しないが公知の技術でシリサイド、コンタクト孔、メタル配線層を形成する。
【００４３】
本実施形態の製造方法によると、熱処理の際に、フッ素含有層上は保護膜で覆われているため、半導体基板に注入されたフッ素がアウトディフュージョンされにくいので、フッ素を、効率的にゲート絶縁膜直下の領域に拡散させることができる。したがって、ボロンの染みだしを抑制することができると共に、ＮＢＴＩ耐性を向上させることができる。
【００４４】
（第２の実施形態）
本実施形態は、第１の実施形態において形成したＮＳＧ膜を、フッ素を含むＦＳＧ膜に置き換えることにより、より効率的にゲート絶縁膜直下の領域にフッ素を拡散させることを狙ったものである。
【００４５】
図３（ａ）〜図４（ｅ）は、本発明の第２の実施形態に係る半導体装置の製造方法を示す断面図である。
【００４６】
本実施形態の製造方法では、まず図３（ａ）に示す工程で、シリコンからなる半導体基板１にＳＴＩからなる素子分離領域２を形成する。これにより、素子分離領域２に囲まれた半導体基板１からなる活性領域１ａ、１ｂを形成する。その後、半導体基板１上におけるｎＭＩＳ形成領域にフォトレジスト３を設け、半導体基板１におけるｐＭＩＳ形成領域にリン等のｎ型不純物をイオン注入する。これによりｎ型ウェル４を形成する。つづいてフォトレジスト３を残したまま、閾値電圧調整のための不純物を注入する。その後、フォトレジスト３を除去する。
【００４７】
次に、図３（ｂ）に示す工程で、半導体基板１上におけるｐＭＩＳ形成領域にフォトレジスト２１を設け、半導体基板１におけるｎＭＩＳ形成領域にｐ型不純物をイオン注入する。これによりｐ型ウェル５を形成する。つづいて、図示しないが、フォトレジスト２１を残したまま、閾値電圧調整のための不純物を注入する。その後、フォトレジスト２１を除去する。
【００４８】
次に、図３（ｃ）に示す工程で、活性領域１ａ、１ｂの表面にシリコン酸化膜あるいはシリコン酸窒化膜からなるゲート絶縁膜７を形成し、ゲート絶縁膜７上にゲート電極材料として例えばポリシリコン膜６ａを積層する。その後、図示しないが、ゲート電極の空乏化抑制のために、ポリシリコン膜６ａにおけるｐＭＩＳ形成領域にボロン等のｐ型不純物を、ポリシリコン膜６ａにおけるｎＭＩＳ形成領域にリン等のｎ型不純物を、それぞれフォトレジストをマスクとすることにより選択的にイオン注入する。
【００４９】
次に、図３（ｄ）に示す工程で、フォトレジスト（図示せず）を用いて、ポリシリコン膜６ａを所望の形状にパターニングしてゲート電極６を形成する。
【００５０】
次に、図３（ｅ）に示す工程で、半導体基板１上におけるｐＭＩＳ形成領域にフォトレジスト２２を形成した状態で、ｎＭＩＳ形成領域の活性領域１ｂにゲート電極６をマスクにしてｎ型不純物をイオン注入し、活性領域１ｂにおけるゲート電極６の側方に低濃度のｎ型ソース・ドレインエクステンション領域８を形成する。その後、フォトレジスト２２を除去する。
【００５１】
次に同様にして、図４（ａ）に示す工程で、半導体基板１上におけるｎＭＩＳ形成領域にフォトレジスト２３を形成した状態で、ｐＭＩＳ形成領域の活性領域１ａにゲート電極６をマスクにしてにｐ型不純物をイオン注入し、活性領域１ａにおけるゲート電極６の側方に低濃度のｐ型ソース・ドレインエクステンション領域９を形成する。次いで、フォトレジスト２３を残したままフッ素を活性領域１ａに注入することにより、活性領域１ａにおけるゲート電極６の側方に、ｐ型ソース・ドレインエクステンション領域９よりも接合深さの深いフッ素含有層２５を形成する。この時のフッ素の注入条件は、例えば注入エネルギー３ＫｅＶ、ドーズ量５Ｅ１４ｉｏｎｓ/ｃｍ２とする。本実施形態では、ｐ型不純物をイオン注入した後にフッ素の注入を行っているが、注入の順番は逆であってもよい。つまり、フッ素の注入を行った後にｐ型不純物をイオン注入してもよい。その後、フォトレジスト２３を除去する。
【００５２】
次に、図４（ｂ）に示す工程で、５００℃〜７００℃程度の堆積温度でフッ素を供給しながらＣＶＤ法を行うことにより、半導体基板１上の全面に、例えば膜厚１５ｎｍの、フッ素を含有する酸化膜からなるフッ素含有保護膜１４を形成する。ここで、フッ素含有保護膜１４としては、ＦＳＧ(Fluorine doped Silicate Glass)膜等がある。
【００５３】
その後、図４（ｃ）に示す工程で、ゲート絶縁膜７と活性領域１ａ（半導体基板１）との界面に存在するダングリングボンドを終端させる目的で、９５０℃〜１０５０℃の温度で熱処理を行う。これにより、活性領域１ａのうちゲート電極６の両側方に存在していたフッ素含有層２５のフッ素が、ゲート絶縁膜７直下の領域まで拡散する。すなわち、フッ素含有層２５が、活性領域１ａにおけるゲート絶縁膜７の下の領域にまで広がることになる。このとき、フッ素含有保護膜１４はフッ素を含有しているために、さらに効果的にフッ素がゲート絶縁膜７直下に拡散されることができる。ゲート絶縁膜７の直下に拡散したフッ素により、活性領域１ａとゲート絶縁膜７との界面に存在するダングリングボンドが終端される。このとき、活性領域１ａの上はフッ素含有保護膜１４でカバーされているためフッ素のアウトディフュージョンは抑制される。
【００５４】
次に、図４（ｄ）に示す工程で、ＨＦ溶液などを用いたウェットエッチング処理によりフッ素含有保護膜１４を除去した後に、公知の形成方法により、ゲート電極６の側面上にサイドウォール１０を設ける。
【００５５】
次に、図４（ｅ）に示す工程で、半導体基板１上におけるｎＭＩＳ形成領域にフォトレジスト（図示せず）を設けた状態で、ｐＭＩＳ形成領域の活性領域１ａに、ゲート電極６及びサイドウォール１０をマスクにしてｐ型不純物のイオン注入を行う。これにより、活性領域１ａにおけるサイドウォール１０の外側方に高濃度のｐ型ソース・ドレイン領域１２の形成とゲート電極６へのｐ型不純物導入が同時に行われる。続いて、半導体基板１上におけるｐＭＩＳ形成領域にフォトレジスト（図示せず）を形成した状態で、ｎＭＩＳ形成領域の活性領域１ｂに、ゲート電極６及びサイドウォール１０をマスクにしてｎ型不純物のイオン注入を行う。これにより、活性領域１ｂにおけるサイドウォール１０の外側方に高濃度のｎ型ソース・ドレイン領域１１の形成とゲート電極６へのｎ型不純物導入が同時に行われる。この後、ソース・ドレインエクステンション領域８、９、ソース・ドレイン領域１１、１２およびゲート電極６中の不純物を活性化するための熱処理を行う。その後、図示しないが公知の技術でシリサイド、コンタクト孔、メタル配線層を形成する。
【００５６】
本実施形態の半導体装置によると、熱処理の際に、フッ素含有層上はフッ素含有保護膜で覆われているため、半導体基板に注入されたフッ素がアウトディフュージョンされにくいので、フッ素を、効率的にゲート絶縁膜直下の領域に拡散させることができる。したがって、ボロンの染みだしを抑制することができると共に、ＮＢＴＩ耐性を向上させることができる。さらに、本実施形態では、フッ素含有保護膜によって半導体基板を覆っているため、熱処理の際に、フッ素含有保護膜から半導体基板へフッ素が供給され、フッ素のアウトディフュージョンをより効果的に抑制することが可能となる。
【００５７】
（第３の実施形態）
図５（ａ）〜（ｃ）は、本発明の第３の実施形態に係る半導体装置の製造方法を示す断面図である。なお、本実施形態では、第１の実施形態と同様の製造工程については、図１〜図２の該当箇所を再度参照することとする。
【００５８】
本実施形態の製造方法では、まず、図１（ａ）〜（ｅ）と同様の工程を行う。
【００５９】
次に、図５（ａ）に示す工程で、半導体基板１上におけるｎＭＩＳ形成領域をフォトレジスト２３で覆った状態で、ｐＭＩＳ形成領域の活性領域１ａにゲート電極６をマスクしてｐ型不純物をイオン注入し、活性領域１ａにおけるゲート電極６の側方に低濃度のｐ型ソース・ドレインエクステンション領域９を形成する。その後、フォトレジスト２３を除去する。
【００６０】
次に、図５（ｂ）に示す工程で、５００℃〜７００℃程度の堆積温度でＣＶＤ法を行うことにより、半導体基板１上の全面に、例えば膜厚１５ｎｍのＮＳＧ(Non-doped Silicate Glass)膜等の酸化膜からなる保護膜１３を堆積させる。
【００６１】
次に、図５（ｃ）に示す工程で、半導体基板１上におけるｎＭＩＳ形成領域にフォトレジスト２４を形成した状態で、ｐＭＩＳ形成領域の活性領域１ａにゲート電極６をマスクにしてフッ素を注入する。この時のフッ素の注入条件は、例えば注入エネルギー３ＫｅＶ、ドーズ量５Ｅ１４ｉｏｎｓ/ｃｍ２とする。この際、ｐＭＩＳ形成領域のゲート電極６は保護膜１３でカバーされているため、ゲート電極６中に注入されるフッ素の総量は、第１の実施形態と比較して少なくなる。その後、フォトレジスト２４を除去する。
【００６２】
次に、図２（ｃ）〜（ｅ）に示す工程と同様の工程を行う。本実施形態では、ｐＭＩＳ形成領域のゲート電極６に含有されるフッ素は第１の実施形態と比較して少ないために、図２（ｃ）に示す工程で熱処理を行う際に、ｐＭＩＳ形成領域のゲート電極６中に含有するボロンの拡散がより抑制される。したがって、ボロンがゲート絶縁膜７を突き抜けて、半導体基板１中にボロンが染み出す、いわゆるボロンの染み出し現象をより抑制することができる。
【００６３】
本実施形態の半導体装置によると、熱処理の際に、フッ素含有層上は保護膜でおおわれているため、半導体基板に注入されたフッ素がアウトディフュージョンされにくいので、フッ素を、効率的にゲート絶縁膜直下の領域に拡散させることができる。したがって、ボロンの染みだしを抑制することができると共に、ＮＢＴＩ耐性を向上させることができる。
【００６４】
（第４の実施形態）
図６（ａ）〜図７（ｅ）は、本発明の第４の実施形態に係る半導体装置の製造方法を示す断面図である。
【００６５】
本実施形態の製造方法では、まず図６（ａ）に示す工程で、シリコンからなる半導体基板１にＳＴＩからなる素子分離領域２を形成する。これにより、素子分離領域２に囲まれた半導体基板１からなる活性領域１ａ、１ｂを形成する。その後、半導体基板１上におけるｎＭＩＳ形成領域にフォトレジスト３を設け、半導体基板１におけるｐＭＩＳ形成領域にリン等のｎ型不純物をイオン注入する。これによりｎ型ウェル４を形成する。つづいてフォトレジスト３を残したまま、閾値電圧調整のための不純物を注入する。その後、フォトレジスト３を除去する。
【００６６】
次に、図６（ｂ）に示す工程で、半導体基板１上におけるｐＭＩＳ形成領域にフォトレジスト２１を設け、半導体基板１におけるｎＭＩＳ形成領域にｐ型不純物をイオン注入する。これによりｐ型ウェル５を形成する。つづいて、図示しないが、フォトレジスト２１を残したまま、閾値電圧調整のための不純物を注入する。その後、フォトレジスト２１を除去する。
【００６７】
次に、図６（ｃ）に示す工程で、活性領域１ａ、１ｂの表面に、シリコン酸化膜あるいはシリコン酸窒化膜からなるゲート絶縁膜７を形成した後、ゲート絶縁膜７上にゲート電極材料として例えばポリシリコン膜６ａを積層する。その後、図示しないが、ゲート電極の空乏化抑制のために、ポリシリコン膜６ａにおけるｐＭＩＳ形成領域にボロン等のｐ型不純物を、ポリシリコン膜６ａにおけるｎＭＩＳ形成領域にリン等のｎ型不純物を、それぞれフォトレジストをマスクとすることにより選択的にイオン注入する。
【００６８】
次に、図６（ｄ）に示す工程で、フォトレジスト（図示せず）を用いて、ポリシリコン膜６ａを所望の形状にパターニングしてゲート電極６を形成する。
【００６９】
次に、図６（ｅ）に示す工程で、半導体基板１上におけるｎＭＩＳ形成領域にフォトレジスト２２を形成した状態で、ｐＭＩＳ形成領域の活性領域１ａにゲート電極６をマスクにしてフッ素を注入することにより、活性領域１ａにおけるゲート電極６の側方にフッ素含有層２５を形成する。この時のフッ素の注入条件は、例えば注入エネルギー３ＫｅＶ、ドーズ量５Ｅ１４ｉｏｎｓ/ｃｍ２とする。
【００７０】
次に、図７（ａ）に示す工程で、フォトレジスト２２を除去した後、５００℃〜７００℃程度の堆積温度でＣＶＤ法を行うことにより、半導体基板１上の全面に、例えば膜厚１５ｎｍのＮＳＧ(Non-doped Silicate Glass)膜等の酸化膜からなる保護膜１３を堆積させる。
【００７１】
その後、ゲート絶縁膜７と活性領域１ａ（半導体基板１）との界面のダングリングボンドを終端させる目的で、９５０℃〜１０５０℃の温度で熱処理を行う。これにより、活性領域１ａのうちゲート電極６の両側方に存在していたフッ素含有層２５のフッ素が、ゲート絶縁膜７直下の領域まで拡散する。すなわち、フッ素含有層２５が、活性領域１ａにおけるゲート絶縁膜７の下の領域にまで広がることになる。
【００７２】
次に、図７（ｂ）に示す工程で、保護膜１３に対してドライエッチングを行うことにより、ゲート電極６の側面上にオフセットサイドウォール１３ａを形成する。
【００７３】
次に、図７（ｃ）に示す工程で、半導体基板１上におけるｐＭＩＳ形成領域にフォトレジスト（図示せず）を形成した状態で、ｎＭＩＳ形成領域の活性領域１ｂにゲート電極６及びオフセットサイドウォール１３ａをマスクにしてｎ型不純物をイオン注入し、低濃度のｎ型ソース・ドレインエクステンション領域８を形成する。
【００７４】
次に同様にして、半導体基板１上におけるｎＭＩＳ形成領域にフォトレジスト（図示せず）を形成した状態で、ｐＭＩＳ形成領域の活性領域１ａにゲート電極６及びオフセットサイドウォール１３ａをマスクにしてｐ型不純物をイオン注入し、低濃度のｐ型ソース・ドレインエクステンション領域９を形成する。この際、ｎＭＩＳ形成領域およびｐＭＩＳ形成領域のソース・ドレインエクステンション領域８、９は、オフセットサイドウォール１３ａが存在する分ゲート電極６に対してオフセットをもった形で形成される。つまり、オフセットサイドウォール１３ａを形成せずにソース・ドレインエクステンション領域８、９を形成する場合と比較して、ソース・ドレインエクステンション領域８、９がゲート電極６の下の領域に入り込まなくなる。
【００７５】
次に、図７（ｄ）に示す工程で、公知の形成方法により、ゲート電極６の側面上に、オフセットサイドウォール１３ａを挟んでサイドウォール１０を形成する。
【００７６】
次に、図７（ｅ）に示す工程で、半導体基板１上におけるｎＭＩＳ形成領域にフォトレジスト（図示せず）を設けた後、ｐＭＩＳ形成領域の活性領域１ａにゲート電極６、オフセットサイドウォール１３ａ及びサイドウォール１０をマスクにしてｐ型不純物のイオン注入を行う。これにより、活性領域１ａにおけるサイドウォール１０の外側方に高濃度のｐ型ソース・ドレイン領域１２の形成とゲート電極６へのｐ型不純物導入が同時に行われる。続いて、半導体基板１上におけるｐＭＩＳ形成領域にフォトレジスト（図示せず）を設けた後、ｎＭＩＳ形成領域の活性領域１ｂにゲート電極６、オフセットサイドウォール１３ａ及びサイドウォール１０をマスクにしてｎ型不純物のイオン注入を行う。これにより、活性領域１ｂにおけるサイドウォール１０の外側方に高濃度のｎ型ソース・ドレイン領域１１の形成とゲート電極６へのｎ型不純物導入が同時に行われる。その後、ソース・ドレインエクステンション領域８、９、ソース・ドレイン領域１１、１２およびゲート電極６中の不純物を活性化するための熱処理を行う。その後図示しないが、公知の技術でシリサイド、コンタクト孔およびメタル配線層を形成する。
【００７７】
本実施形態の製造方法によると、熱処理の際に、フッ素含有層上は保護膜で覆われているため、半導体基板に注入されたフッ素がアウトディフュージョンされにくいので、フッ素を、効率的にゲート絶縁膜直下の領域に拡散させることができる。したがって、ボロンの染み出しを抑制すると共に、ＮＢＴＩ耐性を向上させることができる。さらに、ゲート電極だけでなくオフセットサイドウォールもマスクとしてソース・ドレインエクステンション領域を形成することができるため、ソース・ドレインが互いに近づくことによるＳＣＥ（Short Channel Effect）を抑制することができ、ゲートオーバーラップ容量を低減することができる。さらに、ソース・ドレインエクステンション領域が形成されていない状態で、フッ素含有層のフッ素を拡散するための熱処理を行なうため、ソース・ドレインエクステンション領域に影響を与えることなくフッ素の拡散を行なうことができる。
【産業上の利用可能性】
【００７８】
本発明によれば、ｐＭＩＳトランジスタのＮＢＴＩ耐性を向上させることができる点で、産業上の利用可能性は高い。
【図面の簡単な説明】
【００７９】
【図１】（ａ）〜（ｅ）は、本発明の第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【図２】（ａ）〜（ｅ）は、本発明の第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【図３】（ａ）〜（ｅ）は、本発明の第２の実施形態に係る半導体装置の製造方法を示す断面図である。
【図４】（ａ）〜（ｅ）は、本発明の第２の実施形態に係る半導体装置の製造方法を示す断面図である。
【図５】（ａ）〜（ｃ）は、本発明の第３の実施形態に係る半導体装置の製造方法を示す断面図である。
【図６】（ａ）〜（ｅ）は、本発明の第４の実施形態に係る半導体装置の製造方法を示す断面図である。
【図７】（ａ）〜（ｅ）は、本発明の第４の実施形態に係る半導体装置の製造方法を示す断面図である。
【図８】（ａ）〜（ｅ）は、従来のＭＩＳトランジスタの製造方法を示す断面図である。
【図９】（ａ）〜（ｄ）は、従来のＭＩＳトランジスタの製造方法を示す断面図である。
【符号の説明】
【００８０】
１      半導体基板
１ａ、１ｂ  活性領域
２      素子分離領域
３      フォトレジスト
４      ｎ型ウェル
５      ｐ型ウェル
６      ゲート電極 
６ａ    ポリシリコン膜
７      ゲート絶縁膜
８、９  ソース・ドレインエクステンション領域
１０    サイドウォール 
１１、１２  ソース・ドレイン領域
１３      保護膜
１３ａ    オフセットサイドウォール
１４      フッ素含有保護膜
２１〜２４  フォトレジスト
２５      フッ素含有層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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