(57)【要約】【課題】  完全空乏型ＳＯＩトランジスタを有する半導体装置において、ウエハ面内の閾値を安定化さることが可能な半導体装置の高歩留安定化システムを提供する。【解決手段】  完全空乏型ＳＯＩトランジスタを有する半導体装置において、チャネルドープ量の異なる２つのＳＯＩＮＭＯＳトランジスタを並列に接続し、ヒューズトリミングで選択できることを特徴とする。【選択図】  図１
2008205257.tif 000002
【特許請求の範囲】
【請求項１】
半導体支持基板上に形成された絶縁膜と前記絶縁膜上に形成された半導体薄膜層から構成されるＳＯＩ(Silicon On Insulator)基板上に形成された完全空乏型ＳＯＩトランジスタを有する半導体装置の製造方法において、
それぞれのドレインにヒューズを有する並列に接続されたチャネルドーズ量の異なる２つのＳＯＩトランジスタと、前記２つのＳＯＩトランジスタと同時に形成されたチャネルドーズ量の異なる２つのモニタリングトランジスタとを形成する工程と、
前記モニタリングトラジスタを測定する工程と、
前記測定の結果に基づき前記半導体装置の特性を予測する工程と、
前記予測の結果に基づき前記ヒューズの切断を選択するトリミング工程とを有することを特徴とする半導体装置の製造方法。
【請求項２】
前記２つのＳＯＩトランジスタは定電流回路を構成するディプレッション型のＳＯＩトランジスタである請求項１に記載の半導体装置の製造方法
【請求項３】
半導体支持基板上に形成された絶縁膜と前記絶縁膜上に形成された半導体薄膜層から構成されるＳＯＩ(Silicon On Insulator)基板上に形成された完全空乏型ＳＯＩトランジスタを有する半導体装置において、
それぞれのドレインにヒューズを有する並列に接続されたチャネルドーズ量の異なる２つのＳＯＩトランジスタと、
前記２つのＳＯＩトランジスタと同時に形成されたチャネルドーズ量の異なる２つのモニタリングトランジスタとを有し、
前記モニタリングトラジスタの測定の結果に基づき前記半導体装置の特性を予測し、前記予測の結果に基づき前記ヒューズの切断が選択される半導体装置。
【請求項４】
前記２つのＳＯＩトランジスタは定電流回路を構成するディプレッション型のＳＯＩトランジスタである請求項３に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は完全空乏型ＳＯＩトランジスタの半導体装置に関し、特にＳＯＩ基板における各半導体膜の膜厚のばらつきに起因する閾値変動を抑制する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
従来のＳＯＩ構造をもつ半導体装置の製造方法の模式的断面図を図５から図９に示す。図５のように支持基板５０１上に埋め込み絶縁膜５０２が形成されており、埋め込み絶縁膜５０２上に半導体膜５０３が形成されているＳＯＩ構造基板の半導体膜５０３にＬＯＣＯＳ法によりフィールド絶縁膜５０４、例えば膜厚数百ｎｍの熱酸化膜を形成した後、ＭＯＳトランジスタを形成する領域の絶縁膜を除去し、チャネル形成部５０６とする。その後、図６に示すように、犠牲酸化膜５１３を半導体膜５０３上に例えば1５ｎｍ成長させた後、チャネル形成部５０６へ閾値調整するためのイオン注入を行う。次に、図７に示すように、犠牲酸化膜５１３をフッ酸（ＨＦ）系の溶液にてエッチングした後、ゲート絶縁膜５０５を例えば数十ｎｍ成長させ、ゲート絶縁膜５０５上に多結晶シリコンを堆積し、プリデポあるいはイオン注入により不純物を導入し、パターニングを行うことによりゲート電極となる多結晶シリコンのゲート電極５０７が形成される。
【０００３】
続いて、図８に示すように多結晶シリコンのゲート電極ゲート５０７の両端にドレインおよびソース高濃度領域５０８、５０９として、例えばＡｓを、シート抵抗を低減するため好ましくは１×１０14〜１×１０16 atoms／cm2の濃度でイオン注入する。さらに、図９に示すように、層間絶縁膜５１０を２００ｎｍ〜８００ｎｍ程度の膜厚を堆積させ、ソース高濃度領域５０９およびドレイン高濃度領域５０８領域と配線との接続をとるためのコンタクトホール５１1を形成する。
【０００４】
最後に、配線メタルをスパッタ等で形成、パターニングを行うと、メタル５１２とドレインおよびソース高濃度領域５０８、５０９表面がコンタクトホール５１１を通して接続される。
【０００５】
上記の製造方法においては、ＳＯＩ構造を用いることによって素子間同士の完全分離が容易となり、またソフトエラーやＣＭＯＳトランジスタに特有なラッチアップの抑制が可能である。また半導体膜５０３を１００ｎｍ程度にまでさらに薄くし、チャネルの不純物濃度も比較的低い状態に制御して、半導体膜５０３のほぼ全体が空乏化するような条件（完全空乏型ＳＯＩトランジスタ）とすることによって、拡散層容量の低減のみならず、サブスレショルド領域での急峻なドレイン電流の立ち上がり等のさらに優れた特性を有することが可能である。
【特許文献１】特開平１１−０２６７６９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところが、チャネルへ導入する不純物の濃度によって、完全空乏型ＳＯＩトランジスタの閾値を制御しようとする場合、閾値は導入された不純物の総量の割合によって決定されることになる。そのため、初期状態のウエハ面内の半導体膜５０３の膜厚ばらつきだけでなく、工程ばらつきによりウエハ面内の半導体膜５０３の膜厚がばらつくと、チャネル形成部５０６に導入される不純物総量が大きく変化してしまい、ウエハ面内の閾値をばらつかせる要因となってしまう。現状でのウエハ面内の閾値の傾向は、ウエハ中心から外周部に向かって低くなる逆お椀型の傾向を示しており、このように外周部で閾値が低くなると、例えば、定電流源、コンパレータ、検出回路等で構成される半導体装置において次のような問題が発生し、歩留を低下させていた。従来の定電流源４０１、コンパレータ４０２、検出回路４０３等で構成される半導体装置を図４に示す。図４に示すように、定電流源４０１は、ディプレッション型ＳＯＩＮＭＯＳトランジスタ４０４で構成され、この定電流源４０１つまりディプレッション型ＳＯＩＮＭＯＳトランジスタ４０４に流れる電流が、エンハンスＳＯＩＮＭＯＳトランジスタ４０６、４０７、４０８によってミラーされることによって、コンパレータ４０２に流れる電流および検出電圧４０３に流れる電流が決まる。このような回路構成において、ウエハ外周部におけるディプレッション型ＳＯＩＮＭＯＳトランジスタ４０４の閾値が低くなればなるほど、半導体装置内部に流れる電流が増えてしまう。つまり動作時の消費電流を増幅させてしまうという課題を有していた。
【課題を解決するための手段】
【０００７】
本発明は、以上のような点に着目してなされたもので、完全空乏型ＳＯＩトランジスタ、例えば定電流源に用いられるディプレッション型ＳＯＩＮＭＯＳトランジスタ４０４において、閾値のウエハ面内ばらつきを、モニタを用いて択一的に制御することで、半導体装置内部に流れる消費電流の増大を抑制し、歩留が高歩留で安定した半導体装置の製造方法を提供することを目的とする。
【０００８】
上記課題を解決するために、本発明は次の手段を用いた。
【０００９】
半導体支持基板上に形成された絶縁膜と絶縁膜上に形成された半導体薄膜層から構成されるＳＯＩ(Silicon On Insulator)基板の半導体薄膜層上に形成された完全空乏型ＳＯＩトランジスタを有する半導体装置において、チャネルドーズ量の異なる２つのＳＯＩトランジスタを並列に接続し、さらにそれぞれのＳＯＩトランジスタに直列にヒューズを介し配置した半導体装置を有し、同基板上に並列接続された半導体装置と同様に形成されたチャネルドーズ量の異なる２つのモニタリングトランジスタを設け、モニタリングトラジスタを測定し、測定結果から前記半導体装置の特性を予測する工程と、予測結果から並列接続された半導体装置に直列接続されたヒューズの切断を選択できるトリミング工程を有することを特徴とする半導体装置の製造方法とした。
【発明の効果】
【００１０】
以上述べたように本発明は、完全空乏型ＳＯＩトランジスタを有する半導体装置において、チャネルドープ量の異なる２つのＳＯＩＮＭＯＳトランジスタを並列に接続し、さらにそれぞれのＳＯＩＮＭＯＳトランジスタにヒューズを介し、ＳＯＩＮＭＯＳトランジスタをヒューズトリミングで選択できるようにすることによって、ウエハ面内の閾値ばらつきを択一的に制御することが可能である。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施の形態を図に基づいて説明する。先ず、本実施形態に係る完全空乏型ＳＯＩＮＭＯＳトランジスタの半導体装置の例を図１に示す。図１は定電流源１０１、コンパレータ１０２および検出回路１０３等で構成される半導体装置である。従来の半導体装置と異なる点は、図1に示すように定電流源１０１として、閾値を決定するチャネルドープ量の異なるディプレッション型ＳＯＩＮＭＯＳトランジスタ１０４、１０５を２個形成して並列接続し、さらにそれぞれのディプレッション型ＳＯＩＮＭＯＳトランジスタ１０４、１０５のドレイン側５０８にヒューズ１０９、１１０を介することで、ヒューズトリミングでディプレッション型ＳＯＩＮＭＯＳトランジスタ１０４、１０５を選択できるようになっている点である。ここで、２つのディプレッション型ＳＯＩＮＭＯＳトランジスタ１０４、１０５のチャネル形成部５０６にイオン注入されるドーズ量であるが、現状でのウエハ面内の閾値の傾向は、ウエハ中心から外周部に向かって低くなるＳＯＩ特有の逆お椀型の傾向を示している為、例えば、図２に示すように閾値の狙い値が−０．１８Ｖだとすれば、ウエハ中心部にあるディプレッション型ＳＯＩＮＭＯＳトランジスタ(１０４あるいは１０５)には閾値電圧が分布曲線２０１となるチャネルドーズ量として４×１０11 atoms／cm2程度の半導体膜５０３とは逆導電型のイオン、例えばＰ、Ａｓを従来の技術を用いてイオン注入し、外周部には、閾値のウエハ面内傾向を考慮して、閾値電圧の分布曲線２０２の両端を利用できるよう、中心部にあるディプレッション型ＳＯＩＮＭＯＳトランジスタ(１０４あるいは１０５)に打ち込まれるドーズ量よりも少ないドーズ量、例えば３×１０11〜３.５×１０11atoms／cm2程度のイオンＰ、Ａｓをイオン注入することが望ましい。
【００１２】
次に、上記のようにイオン注入されたチャネル濃度の異なる２種類のディプレッション型ＳＯＩＮＭＯＳトランジスタ１０４、１０５のヒューズカットの選択方法に関して図３を用いて説明する。まず、図３のステップ(a)に示すように同ＳＯＩ基板上の中心部および外周部に存在する製造工程管理用のＴＥＧと呼ばれるモニタリングトランジスタなどのテスト素子群中に定電流源として用いられているディプレッション型ＳＯＩＮＭＯＳトランジスタ１０４、１０５と同じサイズかつ、同じチャネルドーズ量をイオン注入したモニタリングトランジスタを半導体装置と同じ製造工程を用いて形成する。ここで、ウエハ面内に製造工程管理用のＴＥＧの数は多ければ多いほど精度が良くなることが見込まれるが、ウエハ占有面積の関係上、３〜５個が適切である。次に図３のステップ(b)に示すように従来の製造工程の最後に行われるプロセス変動確認工程においてチャネル濃度の異なる２種類のモニタリングトランジスタの閾値を測定する。そして図３のステップ(c)に示すように、その結果をトリミングプログラムに反映させることによって、ステップ(d)に示すように所望の閾値になっていない方のヒューズをカットする。このためのトリミングプログラムは追加する必要があるが、通常検出電圧等を所望の値にトリミングする為のプログラムに付け足すだけなので、簡単にトリミングプログラム反映させることが可能である。
【００１３】
この方法を用いることで閾値のウエハ面内ばらつきをモニタを用いて択一的に制御させることが可能となる。従って、図1に示したような定電流源１０１、コンパレータ１０２および検出回路１０３等で構成される半導体装置の定電流源１０３に上記実施例の構成を採用することによって、動作時の消費電流を制御することができるので、消費電流での歩留を低下させることはなくなる。
【図面の簡単な説明】
【００１４】
【図１】本発明の半導体装置の第一の実施例を示す回路図
【図２】２つのトランジスタのウエハ面内の閾値の傾向
【図３】半導体膜の膜厚ばらつきに起因する閾値変動を抑制する製造フロー
【図４】従来の半導体装置の回路図
【図５】従来の半導体装置の製造方法の工程順模式的断面図
【図６】従来の半導体装置の製造方法の工程順模式的断面図
【図７】従来の半導体装置の製造方法の工程順模式的断面図
【図８】従来の半導体装置の製造方法の工程順模式的断面図
【図９】従来の半導体装置の製造方法の工程順模式的断面図
【符号の説明】
【００１５】
１０１  定電流源
１０２  コンパレータ
１０３  検出回路
１０４、１０５  ディプレッション型ＳＯＩＮＭＯＳトランジスタ
１０６、１０７、１０８  エンハンスＳＯＩＮＭＯＳトランジスタ
１０９  １１０  ヒューズ
２０１、２０２  チャネルドーズ量をパラメータとした閾値電圧の分布曲線
５０１  支持基板
５０２  埋め込み絶縁膜
５０３  半導体膜
５０４  フィールド絶縁膜
５０５  ゲート絶縁膜
５０６  チャネル形成部
５０７  多結晶シリコンゲート(ゲート電極)
５０８  ドレイン高濃度領域
５０９  ソース高濃度領域
５１０  層間絶縁膜
５１１  コンタクトホール
５１２  メタル
５１３  犠牲酸化膜
【図１】
2008205257.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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