(57)【要約】【課題】消去後の閾値電圧のばらつきを小さくできる不揮発性半導体記憶装置、そのデータ消去方法を提供すること。【解決手段】スタックトゲート構造を有する不揮発性半導体記憶装置１００のデータ消去方法であって、制御ゲート電極１８０に、基板電位と同電位又は基板電位に対して負の電圧を印加し、ドレイン１２０及びソース１３０の一方に、基板電位に対して、半導体基板１１０との間でアバランシェブレークダウンを生じる正の電圧を印加し、ドレイン１２０及びソース１３０の他方に、ホットホールの注入に伴う浮遊ゲート電極１６０の電位上昇によってドレイン１２０とソース１３０との間に電流が流れるように、アバランシェブレークダウンを生じる側に印加される電圧に対して負の電圧を印加する。【選択図】図２
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【特許請求の範囲】
【請求項１】
第１導電型の半導体基板の主表面に、前記第１導電型とは逆の第２導電型不純物拡散領域であるドレイン及びソースが互いに離間して形成され、前記ドレインと前記ソースとの間を覆うように形成された第１ゲート絶縁膜上に、浮遊ゲート電極、制御ゲート電極、及び前記浮遊ゲート電極と前記制御ゲート電極とを電気的に絶縁する第２ゲート絶縁膜が積層配置された不揮発性半導体記憶装置において、前記ドレイン及び前記ソースの一方と前記半導体基板との間にアバランシェブレークダウンを生じさせて、これに伴うホットホールを前記浮遊ゲート電極に注入することにより、データの消去を行う不揮発性半導体記憶装置のデータ消去方法であって、
前記制御ゲート電極に、基板電位と同電位又は前記基板電位に対して負の電圧を印加し、
前記ドレイン及び前記ソースの一方に、前記基板電位に対して、前記半導体基板との間で前記アバランシェブレークダウンを生じる正の電圧を印加し、
前記ドレイン及び前記ソースの他方に、前記ホットホールの注入に伴う前記浮遊ゲート電極の電位上昇によって前記ドレインと前記ソースとの間に電流が流れるように、前記ドレイン及び前記ソースの一方に印加される電圧に対して負の電圧を印加することを特徴とする不揮発性半導体記憶装置のデータ消去方法。
【請求項２】
前記ドレイン及び前記ソースのうち、前記アバランシェブレークダウンが生じる側とは反対の前記第２導電型不純物拡散領域を、前記基板電位と同電位とすることを特徴とする請求項１に記載の不揮発性半導体記憶装置のデータ消去方法。
【請求項３】
前記ドレイン及び前記ソースのうち、前記アバランシェブレークダウンが生じる側とは反対の前記第２導電型不純物拡散領域に、前記半導体基板との間に構成される寄生ダイオードがオンしない範囲で前記基板電位と異なる電圧を印加することを特徴とする請求項１に記載の不揮発性半導体記憶装置のデータ消去方法。
【請求項４】
前記基板電位を、前記ドレイン及び前記ソースの一方に印加する電圧と前記ドレイン及び前記ソースの他方に印加する電圧との間の電位とすることを特徴とする請求項１〜３いずれか１項に記載の不揮発性半導体記憶装置のデータ消去方法。
【請求項５】
第１導電型の半導体基板の主表面に、前記第１導電型とは逆の第２導電型不純物拡散領域であるドレイン及びソースが互いに離間して形成され、前記ドレインと前記ソースとの間を覆うように形成された第１ゲート絶縁膜上に、浮遊ゲート電極、制御ゲート電極、及び前記浮遊ゲート電極と前記制御ゲート電極とを電気的に絶縁する第２ゲート絶縁膜が積層配置され、請求項１〜４いずれか１項に記載のデータ消去方法が適用される不揮発性半導体記憶装置において、
前記ドレイン及び前記ソースのうち、少なくとも前記アバランシェブレークダウンが生じる側の前記第２導電型不純物拡散領域の周りに、前記第１導電型で、且つ、前記半導体基板の前記ドレインと前記ソースとの間よりも不純物濃度の高い第１導電型不純物拡散領域が形成されていることを特徴とする不揮発性半導体記憶装置。
【請求項６】
前記第１導電型不純物拡散領域において、前記半導体基板の主表面近傍の濃度が、前記主表面近傍よりも深い部位の濃度よりも薄いことを特徴とする請求項５に記載の不揮発性半導体記憶装置。
【請求項７】
前記ドレイン及び前記ソースのうち、前記アバランシェブレークダウンが生じる側とは反対の前記第２導電型不純物拡散領域に、抵抗が電気的に接続されていることを特徴とする請求項５又は請求項６に記載の不揮発性半導体記憶装置。
【請求項８】
第１導電型の半導体基板の主表面に、前記第１導電型とは逆の第２導電型不純物拡散領域であるドレイン及びソースが互いに離間して形成され、前記ドレインと前記ソースとの間を覆うように形成された第１ゲート絶縁膜上に、浮遊ゲート電極、制御ゲート電極、及び前記浮遊ゲート電極と前記制御ゲート電極とを電気的に絶縁する第２ゲート絶縁膜が積層配置された不揮発性半導体記憶装置において、請求項１〜４いずれか１項に記載のデータ消去方法を適用した際に、データが消去されたか否かを判定する不揮発性半導体記憶装置の消去判定方法であって、
前記ドレインと前記ソースとの間に流れる電流に基づいて、前記データが消去されたと判定することを特徴とする不揮発性半導体記憶装置の消去判定方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ホットホール方式によってデータを消去する不揮発性半導体記憶装置、そのデータ消去方法、その消去判定方法に関するものである。
【背景技術】
【０００２】
従来、例えば特許文献１に、ホットホール方式によってデータを消去する不揮発性半導体記憶装置のデータ消去方法が開示されている。
【０００３】
特許文献１に示されるデータ消去方法によれば、ドレインを開放状態（浮遊電位）とし、基板を接地し、制御ゲートに正の電圧（例えば２Ｖ）を印加しておき、ソースにソース−基板間のアバランシェブレークダウン電圧以上の電圧（例えば９Ｖ）を印加して、ソース−基板間にアバランシェブレークダウンを生ぜしめ、これに伴うホットキャリアを浮遊ゲートに注入することによりデータを消去するようにしている。
【特許文献１】特許第２８４８２２３号
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで、特許文献１に示されるデータ消去方法によれば、トランジスタの初期の閾値電圧に依存せず（すなわち書込み状態か未書込み状態かによらず）、消去後の閾値電圧が所望の一定値に自己収束するとしている。そして、これにより、過剰消去を防止することができるとしている。
【０００５】
しかしながら、本発明者が確認したところ、製造プロセスや温度のばらつきによって、同一条件で消去を行っても、消去後の閾値電圧は複数のビット間（セルごと）でばらつくことが明らかとなった。一因としては、アバランシェブレークダウンが生じるソースと当該ソースをくるむＰ型領域の不純物濃度分布がビットごとでばらつくことにより、アバランシェ耐圧がばらつき、注入されるホットホール量もばらつくことが考えられる。
【０００６】
本発明は上記問題点に鑑み、消去後の閾値電圧のばらつきを小さくできる不揮発性半導体記憶装置、そのデータ消去方法を提供することを目的とする。また、データ消去方法をもとに、データ消去がされたか否かを判定する消去判定方法も提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成する為に請求項１に記載の発明は、第１導電型の半導体基板の主表面に、第１導電型とは逆の第２導電型不純物拡散領域であるドレイン及びソースが互いに離間して形成され、ドレインとソースとの間を覆うように形成された第１ゲート絶縁膜上に、浮遊ゲート電極、制御ゲート電極、及び浮遊ゲート電極と制御ゲート電極とを電気的に絶縁する第２ゲート絶縁膜が積層配置された不揮発性半導体記憶装置において、ドレイン及びソースの一方と半導体基板との間にアバランシェブレークダウンを生じさせて、これに伴うホットホールを浮遊ゲート電極に注入することにより、データの消去を行う不揮発性半導体記憶装置のデータ消去方法であって、制御ゲート電極に、基板電位と同電位又は基板電位に対して負の電圧を印加し、ドレイン及びソースの一方に、基板電位に対して、半導体基板との間でアバランシェブレークダウンを生じる正の電圧を印加し、ドレイン及びソースの他方に、ホットホールの注入に伴う浮遊ゲート電極の電位上昇によってドレインとソースとの間に電流が流れるように、ドレイン及びソースの一方に印加される電圧に対して負の電圧を印加することを特徴とする。
【０００８】
これによれば、アバランシェブレークダウンが生じる側とは反対の第２導電型不純物拡散領域を、従来のように浮遊電位とするのではなく、所定電位（接地又は一定の電圧を印加）とする。したがって、ドレイン及びソースの一方と半導体基板との間にアバランシェブレークダウンを生じさせて、これに伴うホットホールを浮遊ゲート電極に注入することにより消去が進む（浮遊ゲート電極の電位が上昇する）と、ドレインとソースとの間に電流（パンチスルー電流及び／又はチャネル電流）が流れるようになる。そして、ドレイン−ソース間に流れる電流に応じてアバランシェ電流が低減又は流れなくなり、消去速度が遅くなる又は消去が止まるので、消去の早いビットと遅いビットとの閾値電圧の差（すなわち消去後の閾値電圧のばらつき）を低減することができる。すなわち、過剰消去や消し残りを防ぐことができる。
【０００９】
なお、ドレイン及びソースの他方（アバランシェブレークダウンが生じる側とは反対の第２導電型不純物拡散領域）には、アバランシェブレークダウンが生じる側の第２導電型不純物拡散領域に印加される電圧よりも負の電圧（接地又は所定の電圧）が印加されれば良い。例えば、請求項２に記載のように、基板電位と同電位としても良いし、請求項３に記載のように、半導体基板との間に構成される寄生ダイオードがオンしない範囲で基板電位と異なる電圧を印加しても良い。基板電位と異なる電圧を印加すると、印加した電圧に応じて、基板バイアス効果により消去後の閾値電圧を何Ｖにするのか調整することができる。なお、制御ゲート電極に印加する電圧を調整することによっても、消去後の閾値電圧を何Ｖにするのか調整することができる。
【００１０】
請求項４に記載のように、基板電位を、ドレイン及びソースの一方（アバランシェブレークダウンが生じる側）に印加する電圧とドレイン及びソースの他方（アバランシェブレークダウンが生じる側とは反対）に印加する電圧との間の電位としても良い。このように、ドレイン−半導体基板−ソース間で構成される寄生バイポーラを動作させることによっても、ドレイン−ソース間に電流を流してアバランシェ電流を低減させることができる。
【００１１】
次に、請求項５に記載の発明は、第１導電型の半導体基板の主表面に、第１導電型とは逆の第２導電型不純物拡散領域であるドレイン及びソースが互いに離間して形成され、ドレインとソースとの間を覆うように形成された第１ゲート絶縁膜上に、浮遊ゲート電極、制御ゲート電極、及び浮遊ゲート電極と制御ゲート電極とを電気的に絶縁する第２ゲート絶縁膜が積層配置され、請求項１〜４いずれか１項に記載のデータ消去方法が適用される不揮発性半導体記憶装置に関するものであり、ドレイン及びソースのうち、少なくともアバランシェブレークダウンが生じる側の第２導電型不純物拡散領域の周りに、第１導電型で、且つ、半導体基板のドレインとソースとの間よりも不純物濃度の高い第１導電型不純物拡散領域が形成されたことを特徴とする。
【００１２】
これによれば、ドレイン（又はソース）と半導体基板との間でアバランシェブレークダウンが生じやすくなり、消去時において、低電圧でホットホールを浮遊ゲート電極に注入することができる。すなわち、低電圧駆動の不揮発性半導体記憶装置とすることができる。
【００１３】
なお、アバランシェブレークダウンが生じる側とは反対の第２導電型不純物拡散領域の周りにも、同様に第１導電型不純物拡散領域が形成されても良いが、第１導電型不純物拡散領域が形成されない構成とすると、第１導電型不純物拡散領域がある場合と比べてドレイン−ソース間に流れるチャネル電流（読み出し電流）が大きくなるので、読み出し効率を向上することができる。
【００１４】
請求項６に記載のように、第１導電型不純物拡散領域において、半導体基板の主表面近傍の濃度が、主表面近傍よりも深い部位（例えば底面部位）の濃度よりも薄い構成とすると良い。
【００１５】
これによれば、第１導電型不純物拡散領域の主表面近傍が、浮遊ゲート電極の電位の影響を受けやすくなる。したがって、チャネルを形成しやすく、チャネル電流を生じやすくすることができる。また、深い部位は主表面近傍よりも濃いので、ドレイン（又はソース）と半導体基板との間でアバランシェブレークダウンを生じやすくすることができる。
【００１６】
請求項７に記載のように、ドレイン及びソースのうち、アバランシェブレークダウンが生じる側とは反対の第２導電型不純物拡散領域に、抵抗が電気的に接続された構成としても良い。これによれば、消去時にドレインとソースとの間に流れる電流を低減することができる。
【００１７】
次に、請求項８に記載の発明は、第１導電型の半導体基板の主表面に、第１導電型とは逆の第２導電型不純物拡散領域であるドレイン及びソースが互いに離間して形成され、ドレインとソースとの間を覆うように形成された第１ゲート絶縁膜上に、浮遊ゲート電極、制御ゲート電極、及び浮遊ゲート電極と制御ゲート電極とを電気的に絶縁する第２ゲート絶縁膜が積層配置された不揮発性半導体記憶装置において、請求項１〜４いずれか１項に記載のデータ消去方法を適用時に、データが消去されたか否かを判定する不揮発性半導体記憶装置の消去判定方法であって、ドレインとソースとの間に流れる電流に基づいて、データが消去されたと判定することを特徴とする。
【００１８】
このように、請求項１〜４いずれか１項に記載のデータ消去方法による消去時には、消去が進む（浮遊ゲート電極の電位が上昇する）と、ドレインとソースとの間に電流が流れるので、当該電流に基づいてデータが消去されたか否かを判定することができる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の実施形態を図に基づいて説明する。なお、本発明に係る不揮発性半導体記憶装置としては、ＥＥＰＲＯＭやフラッシュメモリといったホットホール方式によってデータを消去するものであれば採用することができる。以下の実施形態においては、一例として、スタックトゲート構造のフラッシュメモリを示す。
（第１実施形態）
図１は、本実施形態における不揮発性半導体記憶装置の主要部の概略構成を示す断面図である。
【００２０】
図１に示すように、不揮発性半導体記憶装置１００は、Ｐ導電型（Ｐ）の半導体基板１１０の主表面に、例えば濃度が１×１０２０ｃｍ−３程度のＮ導電型（Ｎ＋）の不純物拡散領域であるドレイン１２０とソース１３０が、互いに離間して形成されている。従って、半導体基板１１０の表層部におけるドレイン１２０とソース１３０に挟まれた領域１２５は、不揮発性半導体記憶装置１００のチャネル形成領域１２５として機能する。なお、ドレイン１２０及びソース１３０としての、Ｎ導電型（Ｎ＋）の不純物拡散領域が、特許請求の範囲に記載の第２導電型不純物拡散領域に相当する。また、半導体基板１１０の主表面に、半導体基板１１０よりも高濃度のＰ導電型（Ｐ）のウェル領域（図示略）が形成され、当該ウェル領域内において、ドレイン１２０とソース１３０が形成された構成としても良い。
【００２１】
ドレイン１２０とソース１３０の周り（少なくともドレイン１２０とソース１３０の相対する側部）には、半導体基板１１０のチャネル形成領域１２５より高濃度（例えば濃度が１×１０１８ｃｍ−３程度）のＰ導電型（Ｐ＋）の拡散領域１４０がそれぞれ形成されている。この拡散領域１４０は、特許請求の範囲に記載の第１導電型不純物拡散領域に相当する。このように、拡散領域１４０を有すると、後述するドレイン１２０と半導体基板１１０との間でアバランシェブレークダウンが生じやすくなり、消去時において低電圧で高エネルギー状態にあるホール（ホットホール）を浮遊ゲート電極１６０に注入することができる。すなわち、低電圧駆動の不揮発性半導体記憶装置１００とすることができる。なお、本実施形態においては、ドレイン１２０とソース１３０が同一構造（対称構造）とされており、それぞれに対応する拡散領域１４０も対称構造とされている。
【００２２】
ドレイン１２０とソース１３０との間のチャネル形成領域１２５上には、厚さ１０ｎｍ程度の第１ゲート絶縁膜１５０（トンネル膜）が形成されており、当該第１ゲート絶縁膜１５０上には、浮遊ゲート電極１６０、例えば酸化膜−窒化膜−酸化膜の三層膜（ＯＮＯ膜）からなり、浮遊ゲート電極１６０と制御ゲート電極１８０とを電気的に絶縁する第２ゲート絶縁膜１７０、及び制御ゲート電極１８０が、この順に積層配置されている。このように本実施形態に係る不揮発性半導体記憶装置１００は、浮遊ゲート電極１６０と制御ゲート電極１８０の２つのゲート電極を有している。なお、浮遊ゲート電極１６０上に制御ゲート電極１８０が配置される構成以外にも、制御ゲート電極１８０上に浮遊ゲート電極１６０が配置される構成としても良い。
【００２３】
次に、本実施形態に係る不揮発性半導体記憶装置１００のデータ書き込み、及びデータ消去について説明する。図２は、不揮発性半導体記憶装置１００のデータ消去方法を説明するための図であり、（ａ）初期状態は、（ｂ）は（ａ）よりも消去が進んだ状態、（ｃ）は消去が完了した状態である。
【００２４】
データの書き込みは、周知の方法であるチャネルホットエレクトロン（ＣＨＥ）方式で行う。具体的には、ドレイン１２０及びソース１３０の一方（例えばソース１３０）を基板電位と同電位とし、基板電位に対してドレイン１２０及びソース１３０の他方（例えばドレイン１２０）に正の電圧を印加した状態で、制御ゲート電極１８０に正の電圧を印加する。これにより、チャネル形成領域１２５を高速で走り、ドレイン１２０（又はソース１３０）近傍で高エネルギー状態となった電子（ホットエレクトロン）を浮遊ゲート電極１６０に注入することにより行う。
【００２５】
データの消去においては、制御ゲート電極１８０に、基板電位と同電位又は基板電位に対して負の電圧を印加し、ドレイン１２０及びソース１３０のうち、半導体基板１１０との間でアバランシェブレークダウンを生じる側（本実施形態においてはドレイン１２０）に、基板電位に対して、アバランシェブレークダウンを生じる正の電圧（例えば５〜１２Ｖ程度）を印加し、ドレイン１２０及びソース１３０のうち、半導体基板１１０との間でアバランシェブレークダウンを生じない側（本実施形態においてはソース１３０）に、ホットホールの注入に伴う浮遊ゲート電極１６０の電位上昇によってドレイン１２０とソース１３０との間に電流が流れるように、アバランシェブレークダウンを生じる側（ドレイン１２０）に印加される電圧に対して負の電圧を印加する。本実施形態においては、制御ゲート電極１８０とソース１３０を０Ｖ（接地）とし、制御ゲート電極１８０に０Ｖ以下の負の電圧を印加し、ドレイン１２０に書込み過程より高く、９Ｖ以下の正の電圧を印加する。
【００２６】
なお、本実施形態に係る不揮発性半導体記憶装置１００は、初期状態で、ドレイン１２０とソース１３０がパンチスルーによって短絡せず（ドレイン１２０とソース１３０との間に電流が流れず）、浮遊ゲート電極１６０（チャネル形成領域１２５）の電位上昇に伴って、ドレイン１２０とソース１３０との間に電流が流れるように、ドレイン１２０及びその近傍の濃度プロファイル、及び／又は、ドレイン１２０−ソース１３０間の距離が設計（耐圧設計）されている。
【００２７】
浮遊ゲート電極１６０の電位が低い初期状態においては、図２（ａ）に示すように、ドレイン１２０と半導体基板１１０との間でアバランシェブレークダウンが生じてアバランシェ電流（破線矢印）が流れ、これに伴ってドレイン１２０近傍で発生する高エネルギー状態にあるホール（ホットホール）が、浮遊ゲート電極１６０に注入（実線矢印）される。これにより、データの書き込みにおいて、浮遊ゲート電極１６０に注入された電子が中和され、データが消去されていく。この時点では、浮遊ゲート電極１６０の電位が低く、ドレイン１２０とソース１３０との間（チャネル形成領域１２５）には電流が流れない。
【００２８】
本実施形態においては上述したようにソース１３０を浮遊電位ではなく、所定電位に固定している。したがって、ホットホールが注入されることにより、消去が進む（すなわち浮遊ゲート電極１６０の電子が減少し、電位が上昇する）と浮遊ゲート電極１６０に電荷が蓄積されるにつれて、チャネル形成領域１２５の電位も上昇する。これに伴って、図２（ｂ）に示すように、ドレイン１２０とソース１３０との間に電流（実線矢印）が流れるようになる。この電流は、浮遊ゲート電極１６０の電位変化に伴って、ドレイン１２０とソース１３０との間のチャネル形成領域１２５の導電型が反転し、チャネルが徐々に開く（オン状態に近づく）ことにより生じるチャネル電流か、ソース１３０側（又はドレイン１２０側）の空乏層が延びて、ドレイン１２０側（又はソース１３０側）の空乏層に接触することにより生じるパンチスルー電流、又はその両者の組み合わせのいずれかである。いずれであるかについては、上述した耐圧設計によって決定される。なお、本実施形態においては、チャネル電流の例を示す。
【００２９】
ドレイン１２０−ソース１３０間に電流が流れると、図２（ｂ）に示すように、アバランシェ電流が低減するか又は図２（ｃ）に示すようにアバランシェ電流が流れなくなる。すなわち、浮遊ゲート電極１６０に注入されるホットホールが減少するか又はホットホールが浮遊ゲート電極１６０に注入されなくなり、データの消去速度が遅くなる又はデータ消去が止まることとなる。例えば消去の早いビット（セル）の消去速度が遅くなる又は消去が停止しても、消去の遅いビット（セル）の消去速度はそれよりも早いままであるので、消去の早いビットと遅いビットとの閾値電圧の差（すなわち消去後の閾値電圧のばらつき）を低減することができる。
【００３０】
なお、本実施形態においては、一例として、図２（ｂ）においては、データ消去が進んで浮遊ゲート電極１６０（チャネル形成領域１２５）の電位が上昇し、チャネルがオンの状態に近づいてドレイン１２０−ソース１３０間にチャネル電流が流れ出し、それによってアバランシェ電流（浮遊ゲート電極１６０に注入されるホットホール）が減少した状態を示している。また、図２（ｃ）においては、さらにデータの消去が進んで浮遊ゲート電極１６０（チャネル形成領域１２５）の電位が上昇し、チャネルが完全に開いてアバランシェ電流が流れなくなった（浮遊ゲート電極１６０にホットホールが注入されなくなった）状態を示している。しかしながら、ドレイン１２０−ソース１３０間に電流が流れ始めた時点で、アバランシェ電流が流れなくなる（データ消去が止まる）ように設計しても良い。
【００３１】
このように、本実施形態に係る不揮発性半導体記憶装置１００のデータ消去方法によれば、ドレイン１２０及びソース１３０のうち、半導体基板１１０との間でアバランシェブレークダウンを生じない側（本実施形態においてはソース１３０）を所定電位（接地又は所定電圧を印加）とすることで、浮遊ゲート電極１６０の電位（換言すればチャネル形成領域１２５の電位）に基づき、電流消去速度を調整することができる。したがって、消去後の閾値電圧のばらつきを低減することができる。すなわち、過剰消去や消し残りを防ぐことができる。
【００３２】
また、ドレイン１２０−ソース１３０間に電流を流して電流消去速度を調整する。したがって、ドレイン１２０−ソース１３０間に流れる電流に基づいてデータが消去されたか否かを判定することができる。例えばドレイン１２０−ソース１３０間に電流が流れ始めた時点で、消去速度が遅くなる又は消去が停止するので、電流を検出した時点で消去がなされたと判定しても良い。また、電流を検出した時点から所定時間経過後に消去がなされたと判定しても良い。さらには、電流に基づく検出値を閾値と比較し、例えば閾値以上の場合に消去がなされたと判定しても良い。このように、ドレイン１２０−ソース１３０間に流れる電流に基づいてデータが消去されたか否かを判定することができるので、ビット（セル）ごとに確実にデータを消去することができる。
【００３３】
なお、図３に示すように、ドレイン１２０及びソース１３０のうち、アバランシェブレークダウンが生じる側とは反対（図３においてはソース１３０）に、抵抗Ｒが電気的に直列接続された構成としても良い。このように構成すると、消去時にドレイン１２０とソース１３０との間に流れる電流を低減することができる。なお、図３は、変形例を示す模式図である。
【００３４】
また、本実施形態においては、ドレイン１２０とソース１３０の周りに、半導体基板１１０のチャネル形成領域１２５より高濃度（例えば濃度が１×１０１８ｃｍ−３程度）のＰ導電型（Ｐ＋）の拡散領域１４０がそれぞれ形成される例を示した。しかしながら、拡散領域１４０は、少なくともアバランシェブレークダウンが生じる側の周りに形成されれば良い。例えば図４に示すように、ドレイン１２０及びソース１３０のうち、アバランシェブレークダウンが生じる側（本実施形態においてはドレイン１２０）の周りに拡散領域１４０が形成され、アバランシェブレークダウンが生じる側とは反対（本実施形態においてはソース１３０）の周りには、拡散領域１４０が形成されない構成としても良い。不揮発性半導体記憶装置１００をこのような構成すると、拡散領域１４０がある場合と比べて、ドレイン１２０−ソース１３０間に流れるチャネル電流（読み出し電流）を大きくすることができる。すなわち、読み出し効率を向上することができる。なお、図４は、変形例を示す断面図である。
【００３５】
（第２実施形態）
次に、本発明の第２実施形態を、図５に基づいて説明する。図５は、本実施形態に係る不揮発性半導体記憶装置１００の主要部の概略構成を示す断面図である。
【００３６】
第２実施形態における不揮発性半導体記憶装置１００は、第１実施形態に示した不揮発性半導体記憶装置１００と共通するところが多いので、以下、共通部分については詳しい説明は省略し、異なる部分を重点的に説明する。
【００３７】
第１実施形態においては、拡散領域１４０の濃度分布について特に限定しなかった。これに対し、本実施形態においては、図５に示すように、拡散領域１４０の濃度分布を、半導体基板１１０の主表面近傍１４０ａの濃度が、主表面近傍１４０ａよりも深い底面部位１４０ｂの濃度よりも薄くなるように構成した点を特徴とする。具体的には、主表面近傍１４０ａの濃度を例えば１×１０１７ｃｍ−３程度とし、底面部位１４０ｂの濃度を第１実施形態同様の例えば１×１０１８ｃｍ−３程度とした。
【００３８】
このように、チャネル形成領域１２５よりも濃い範囲で主表面近傍１４０ａの濃度を薄くすると、第１実施形態に示したデータ消去方法を適用するにおいて、浮遊ゲート電極１６０直下の拡散領域１４０の主表面近傍１４０ａが、浮遊ゲート電極１６０の電位の影響を受けやすくなる。したがって、ドレイン１２０とソース１３０との間のチャネル形成領域１２５に、チャネルを形成しやすくすることができる。また、ドレイン１２０とソース１３０との間でパンチスルーを生じやすくすることができる。また、底面部位１４０ｂの濃度は主表面近傍１４０ａよりも濃いので、ドレイン１２０（又はソース１３０）と半導体基板１１０との間でアバランシェブレークダウンを生じやすくすることができる。すなわち、アバランシェブレークダウンによってデータ消去をするとともに、ドレイン１２０−ソース１３０間に流れる電流によって、アバランシェ電流を低減又は止めることができる。
【００３９】
なお、本実施形態に係る構成は、第１実施形態に記載の構成のみならず、第２実施形態に記載の構成と組み合わせることも可能である。
【００４０】
（第３実施形態）
次に、本発明の第３実施形態を、図６に基づいて説明する。図６は、本実施形態に係る不揮発性半導体記憶装置１００のデータ消去方法を説明するための図ある。
【００４１】
第３実施形態における不揮発性半導体記憶装置１００の消去方法は、第１実施形態によるものと共通するところが多いので、以下、共通部分については詳しい説明は省略し、異なる部分を重点的に説明する。
【００４２】
第１実施形態においては、ドレイン１２０及びソース１３０のうち、アバランシェブレークダウンが生じる側とは反対（ソース１３０を例示）に、アバランシェブレークダウンが生じる側（ドレイン１２０を例示）に印加する電圧よりも負の電圧を印加し、具体的には基板電位と同電位（接地）とする例を示した。これに対し、本実施形態においては、基板電位と同電位ではなく、半導体基板１１０との間に構成される寄生ダイオードがオンしない範囲で基板電位と異なる電圧を印加する点を特徴とする。
【００４３】
なお、本実施形態に係る構成においては、半導体基板１１０との電位差を−１Ｖよりも低くすると、ソース１３０と半導体基板１１０との間に構成される寄生ダイオードがオン状態となり、順方向電流が流れることとなる。そこで、半導体基板１１０との間に−１Ｖ以上の電位差を有するように、ソース１３０に基板電位と異なる電圧を印加する。具体的には、図６に示すように２Ｖの電圧を印加する。
【００４４】
このように、本実施形態に係る不揮発性半導体記憶装置１００のデータ消去方法によれば、ドレイン１２０及びソース１３０のうち、アバランシェブレークダウンが生じる側とは反対に基板電位と異なる電圧を印加することによって、印加した電圧に応じて、基板バイアス効果により、消去後の閾値電圧（レベル）を調整することができる。
【００４５】
なお、本実施形態に係るデータ消去方法は、第１実施形態に記載の不揮発性半導体記憶装置１００の構成のみならず、第２実施形態に記載の構成に適用することも可能である。
【００４６】
（第４実施形態）
次に、本発明の第４実施形態を、図７に基づいて説明する。図７は、本実施形態に係る不揮発性半導体記憶装置１００のデータ消去方法を説明するための図ある。
【００４７】
第４実施形態における不揮発性半導体記憶装置１００の消去方法は、第１実施形態によるものと共通するところが多いので、以下、共通部分については詳しい説明は省略し、異なる部分を重点的に説明する。
【００４８】
第１実施形態においては、半導体基板１１０の電位（基板電位）を接地（ＧＮＤ）とする例を示した。これに対し、本実施形態においては、基板電位を、ドレイン１２０及びソース１３０のうち、アバランシェブレークダウンが生じる側に印加する電圧と、アバランシェブレークダウンが生じる側とは反対に印加する電圧との間の電位とする点を特徴とする。すなわち、ドレイン１２０−半導体基板１１０−ソース１３０間で構成される寄生バイポーラを動作させることによって、ドレイン１２０−ソース１３０間に電流を流すようにしても良い。なお、図７においては、基板電位を接地（０Ｖ）ではなく、ドレイン１２０とソース１３０の中間である１Ｖとしている。
【００４９】
このように、本実施形態に係る不揮発性半導体記憶装置１００のデータ消去方法によれば、ドレイン１２０−半導体基板１１０−ソース１３０間で構成される寄生バイポーラを動作させることによって、ドレイン１２０−ソース１３０間に電流を流し、アバランシェ電流を低減又はアバランシェ電流を流れなくすることができる。
【００５０】
なお、本実施形態に係るデータ消去方法は、第１実施形態に記載の不揮発性半導体記憶装置１００の構成のみならず、第２実施形態に記載の構成に適用することも可能である。
【００５１】
以上、本発明の好ましい実施形態について説明したが、本発明は上述した実施形態になんら制限されることなく、本発明の主旨を逸脱しない範囲において、種々変形して実施することが可能である。
【００５２】
本実施形態においては、ドレイン１２０及びソース１３０のうち、ドレイン１２０側でアバランシェブレークダウンを生じる例を示した。しかしながら、ソース１３０側でアバランシェブレークダウンを生じる構成としても良い。この場合、ドレイン１２０を所定電位に固定すれば良い。
【００５３】
本実施形態においては、不揮発性半導体記憶装置１００として、Ｎチャネル型のフラッシュメモリを含む例を示した。しかしながらＰチャネル型のフラッシュメモリを含む構成としても良い。さらには、フラッシュ以外のホットホール方式によるデータ消去可能な不揮発性メモリ（例えばＥＥＰＲＯＭ）を含む構成としても良い。いずれの場合も、本実施形態に示した装置構成、データ消去方法、消去判定方法を採用することができる。
【００５４】
本実施形態においては、ドレイン１２０及びソース１３０のうち、アバランシェブレークダウンが生じる側とは反対に印加する電圧を調整することで、閾値電圧を何Ｖにするのか調整する例を示した。しかしながら、例えば制御ゲート電極１８０に印加する電圧を調整することによっても、消去後の閾値電圧を何Ｖにするのか調整することができる。
【図面の簡単な説明】
【００５５】
【図１】第１実施形態における不揮発性半導体記憶装置の主要部の概略構成を示す断面図である。
【図２】不揮発性半導体記憶装置のデータ消去方法を説明するための図であり、（ａ）初期状態は、（ｂ）は（ａ）よりも消去が進んだ状態、（ｃ）は消去が完了した状態である。
【図３】変形例を示す模式図である。
【図４】変形例を示す断面図である。
【図５】第２実施形態における不揮発性半導体記憶装置の主要部の概略構成を示す断面図である。
【図６】第３実施形態に係る不揮発性半導体記憶装置のデータ消去方法を説明するための図ある。
【図７】第４実施形態に係る不揮発性半導体記憶装置のデータ消去方法を説明するための図ある。
【符号の説明】
【００５６】
１００・・・不揮発性半導体記憶装置
１１０・・・半導体基板
１２０・・・ドレイン
１３０・・・ソース
１６０・・・浮遊ゲート電極
１８０・・・制御ゲート電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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