(57)【要約】【課題】イメージセンサーのような装置の作動速度を増加させうる信号処理装置及び信号処理方法を提供する。【解決手段】所定のノードで発生した複数の入力信号の第１セットから第１ＣＤＳ信号を発生させるＣＤＳユニット３１と、ＣＤＳユニット３１が第１ＣＤＳ信号を発生させると同時に、所定のノードで発生した複数の入力信号の第２セットから決定されている第２ＣＤＳ信号を変換信号に変換する変換ユニット３５と、を含む。【選択図】図５
2008067358.tif 000002
【特許請求の範囲】
【請求項１】
所定のノードで発生した複数の入力信号の第１セットから第１相関二重サンプリング信号を発生させる相関二重サンプリングユニットと、
前記相関二重サンプリングユニットが前記第１相関二重サンプリング信号を発生させると同時に、前記所定のノードで発生した複数の入力信号の第２セットから決定されている第２相関二重サンプリング信号を変換信号に変換する変換ユニットと、
を含むことを特徴とする信号処理装置。
【請求項２】
前記相関二重サンプリングユニットが前記第１相関二重サンプリング信号を発生させる前に、前記相関二重サンプリングユニットによって発生された前記第２相関二重サンプリング信号を保存する相関二重サンプリング保存ユニットと、
前記相関二重サンプリングユニットが前記第１相関二重サンプリング信号を発生させると同時に、前記第２相関二重サンプリング信号が変換信号に変換されるように当該第２相関二重サンプリング信号を前記相関二重サンプリング保存ユニットから前記変換ユニットに伝送するための複数のスイッチを含む伝送制御ユニットと、をさらに含むことを特徴とする請求項１に記載の信号処理装置。
【請求項３】
前記伝送制御ユニットが、前記第２相関二重サンプリング信号を前記相関二重サンプリング保存ユニットから前記変換ユニットに伝送すると同時に、前記相関二重サンプリング保存ユニットが、前記相関二重サンプリングユニットによって発生された前記第１相関二重サンプリング信号を保存することを特徴とする請求項２に記載の信号処理装置。
【請求項４】
前記変換ユニットは、前記相関二重サンプリング保存ユニットからアナログ相関二重サンプリング信号を受信して、ランプ信号またはＤＣ信号である基準信号と前記アナログ相関二重サンプリング信号との比較結果をデジタル化する比較／デジタル化ユニットを含むことを特徴とする請求項２に記載の信号処理装置。
【請求項５】
前記相関二重サンプリング保存ユニットは、前記第１相関二重サンプリング信号を保存する第１キャパシタと、前記第２相関二重サンプリング信号を保存する第２キャパシタと、を含むことを特徴とする請求項２に記載の信号処理装置。
【請求項６】
前記相関二重サンプリングユニットは、
前記所定のノードと接続された第１ノードを有するキャパシタと、
前記キャパシタの第２ノードと接地ノードとの間に接続された第１スイッチと、
前記キャパシタの前記第２ノードと前記相関二重サンプリングユニットの出力ノードとの間に接続された第２スイッチと、を含み、
前記第１スイッチ及び前記第２スイッチは、
前記所定のノードで連続的に発生した前記複数の入力信号の前記第１セットから前記第１相関二重サンプリング信号を発生させ、前記所定のノードで連続的に発生した前記入力信号の前記第２セットから前記第２相関二重サンプリング信号を発生させるように制御されることを特徴とする請求項１に記載の信号処理装置。
【請求項７】
前記所定のノードは、イメージセンサーの複数のピクセルと接続され、
前記第１相関二重サンプリング信号は、前記複数のピクセルのうちの第１ピクセルのための信号であり、前記第２相関二重サンプリング信号は、前記複数のピクセルのうちの第２ピクセルのための信号であることを特徴とする請求項１に記載の信号処理装置。
【請求項８】
ピクセルアレイと、
それぞれが前記ピクセルアレイの複数のピクセルのそれぞれのラインに接続された複数のユニット相関二重サンプリングブロックと、を含み、
前記複数のユニット相関二重サンプリングブロックのそれぞれは、
前記複数のピクセルのうちの第１ピクセルによって前記それぞれのラインで発生した複数の入力信号の第１セットから第１相関二重サンプリング信号を発生させる相関二重サンプリングユニットと、
前記相関二重サンプリングユニットが前記第１相関二重サンプリング信号を発生させると同時に、前記複数のピクセルのうちの第２ピクセルによって前記それぞれのラインで発生した複数の入力信号の第２セットから決定されている第２相関二重サンプリング信号を変換信号に変換する変換ユニットと、を含むことを特徴とするイメージセンサー。
【請求項９】
前記第１ピクセル及び前記第２ピクセルは、前記ピクセルアレイでピクセルの同一の列に沿って隣接するように配置されたことを特徴とする請求項８に記載のイメージセンサー。
【請求項１０】
前記複数のユニット相関二重サンプリングブロックのそれぞれは、
前記相関二重サンプリングユニットが前記第１相関二重サンプリング信号を発生させる前に、前記相関二重サンプリングユニットによって発生された前記第２相関二重サンプリング信号を保存する相関二重サンプリング保存ユニットと、
前記相関二重サンプリングユニットが前記第１相関二重サンプリング信号を発生させて当該第１相関二重サンプリング信号を前記相関二重サンプリング保存ユニットに保存すると同時に、前記第２相関二重サンプリング信号を前記相関二重サンプリング保存ユニットから前記変換ユニットに伝送するための複数のスイッチを含む伝送制御ユニットと、をさらに含むことを特徴とする請求項８に記載のイメージセンサー。
【請求項１１】
前記変換ユニットは、前記相関二重サンプリング保存ユニットからアナログ相関二重サンプリング信号を受信して、ランプ信号またはＤＣ信号である基準信号と前記アナログ相関二重サンプリング信号との比較結果をデジタル化する比較／デジタル化ユニットを含むことを特徴とする請求項１０に記載のイメージセンサー。
【請求項１２】
前記相関二重サンプリング保存ユニットは、前記第１相関二重サンプリング信号を保存する第１キャパシタと、前記第２相関二重サンプリング信号を保存する第２キャパシタと、を含むことを特徴とする請求項１０に記載のイメージセンサー。
【請求項１３】
前記相関二重サンプリングユニットは、
前記それぞれのラインと接続された第１ノードを有するキャパシタと、
前記キャパシタの第２ノードと接地ノードとの間に接続された第１スイッチと、
前記キャパシタの前記第２ノードと前記相関二重サンプリングユニットの出力ノードとの間に接続された第２スイッチと、を含み、
前記第１スイッチ及び前記第２スイッチは、
前記それぞれのラインで連続的に発生した前記複数の入力信号の前記第１セットから前記第１相関二重サンプリング信号を発生させ、前記それぞれのラインで連続的に発生した前記複数の入力信号の前記第２セットから前記第２相関二重サンプリング信号を発生させるように制御されることを特徴とする請求項８に記載のイメージセンサー。
【請求項１４】
所定のノードで発生した複数の入力信号の第１セットの相関二重サンプリングから第１相関二重サンプリング信号を発生させると同時に、前記所定のノードで発生した複数の入力信号の第２セットから決定されている第２相関二重サンプリング信号を変換信号に変換することを特徴とする信号処理方法。
【請求項１５】
前記第１相関二重サンプリング信号を発生させる前に、前記第２相関二重サンプリング信号を保存ユニットに保存することを特徴とする請求項１４に記載の信号処理方法。
【請求項１６】
前記第２相関二重サンプリング信号を前記変換信号に変換すると同時に、前記発生された第１相関二重サンプリング信号を保存ユニットに保存することを特徴とする請求項１４に記載の信号処理方法。
【請求項１７】
前記第１相関二重サンプリング信号が発生されて保存されると同時に、前記第２相関二重サンプリング信号が変換信号に変換されるように当該記第２相関二重サンプリング信号を保存ユニットから伝送することを特徴とする請求項１６に記載の信号処理方法。
【請求項１８】
前記第１相関二重サンプリング信号及び前記第２相関二重サンプリング信号は、デジタル信号に変換されるアナログ信号であることを特徴とする請求項１４に記載の信号処理方法。
【請求項１９】
ランプ信号またはＤＣ信号である基準信号を前記第２相関二重サンプリング信号と比較し、前記基準信号と前記第２相関二重サンプリング信号とを比較した結果をデジタル化することによって、前記第２相関二重サンプリング信号を前記変換信号に変換することを特徴とする請求項１４に記載の信号処理方法。
【請求項２０】
前記所定のノードは、イメージセンサーの複数のピクセルと接続され、
前記第１相関二重サンプリング信号は、前記複数のピクセルのうちの第１ピクセルのための信号であり、前記第２相関二重サンプリング信号は、前記複数のピクセルのうちの第２ピクセルのための信号であることを特徴とする請求項１４に記載の信号処理方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、相関二重サンプリング（Ｃｏｒｒｅｌａｔｅｄ  Ｄｏｕｂｌｅ  Ｓａｍｐｌｉｎｇ；ＣＤＳ）とアナログ−デジタル変換（Ａｎａｌｏｇ−Ｄｉｇｉｔａｌ  Ｃｏｎｖｅｒｓｉｏｎ；ＡＤＣ）とを同時に実行できる信号処理装置及び信号処理方法ならびにイメージセンサーに係り、特に、増加された周波数性能のためにＣＤＳとＡＤＣとを同時に実行できる信号処理装置及び信号処理方法ならびにイメージセンサーに関する。
【背景技術】
【０００２】
相関二重サンプリング（Ｃｏｒｒｅｌａｔｅｄ  Ｄｏｕｂｌｅ  Ｓａｍｐｌｉｎｇ；ＣＤＳ）は、イメージセンサーのような装置でユニットピクセルから出力された信号から、例えば、固定パターンノイズ（Ｆｉｘｅｄ  Ｐａｔｔｅｒｎ  Ｎｏｉｓｅ；ＦＰＮ）を除去して所望の信号を捜すために広く使われている。ＣＤＳのために、リセット信号とイメージ信号との差が決定される。リセット信号は、ユニットピクセルに加えられた所定の電圧レベルで発生する。イメージ信号は、ユニットピクセルによって感知された光度（ｉｎｔｅｎｓｉｔｙ  ｏｆ  ｌｉｇｈｔ）を示す。したがって、ＣＤＳは、ユニットピクセルの固有のＦＰＮと、ユニットピクセル間の特性差によって発生したノイズを減らすのに効果的である。
【０００３】
図１は、ＣＤＳとアナログ−デジタル変換（Ａｎａｌｏｇ−Ｄｉｇｉｔａｌ  Ｃｏｎｖｅｒｓｉｏｎ；ＡＤＣ）とを順次に直列に実行する従来のＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｔ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）イメージセンサーのユニットブロック１のブロック図である。図１を参照すれば、ユニットブロック１は、ピクセル１０とユニットＣＤＳブロック１３とを含む。説明の便宜上、イメージ信号プロセッサ（Ｉｍａｇｅ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ；ＩＳＰ）１９が、ユニットブロック１と共に図示される。ＣＭＯＳイメージセンサーのピクセルアレイは、複数のピクセルと複数のユニットＣＤＳブロックとを有し、ユニットＣＤＳブロック１３に類似した複数の構成要素を有するＣＤＳアレイを含む。
【０００４】
ピクセル１０は、光電（ｐｈｏｔｏｅｌｅｃｔｒｉｃ）変換によって光度を感知するためのセンサー（例えば、フォトダイオード（ｐｈｏｔｏｄｉｏｄｅ））と、このような光電変換から電気的なイメージ信号Ａ（Ｓ）を出力し、供給されたリセット電圧からリセット信号Ａ（Ｒ）を出力するための光電変換器（例えば、４個のトランジスタ）と、を含む。イメージ信号Ａ（Ｓ）及びリセット信号Ａ（Ｒ）は、アナログ信号である。
【０００５】
ユニットＣＤＳブロック１３は、ＣＤＳを使ってピクセル１０からリセット信号Ａ（Ｒ）とイメージ信号Ａ（Ｓ）との差による差信号Ａ（Ｒ−Ｓ）を発生させるためにＣＤＳ回路１５を含む。そして、ユニットＣＤＳブロック１３は、ＣＤＳ回路１５から出力されたアナログ信号である差信号Ａ（Ｒ−Ｓ）をデジタル信号Ｄ（Ｒ−Ｓ）に変換するためにＡＤＣユニット１７を含む。ＩＳＰ１９は、ＡＤＣユニット１７から出力されたデジタル信号Ｄ（Ｒ−Ｓ）に多様な信号処理作動を実行する。
【０００６】
ユニットＣＤＳブロック１３は、ＣＤＳを実行した後に連続的にＡＤＣを実行するか、またはＣＤＳを実行した後、所定時間後にＡＤＣを実行することによってＣＤＳとＡＤＣとを連続的に実行する。ここで、ユニットＣＤＳブロック１３は、連続的にＣＤＳとＡＤＣとを実行し続けうる。
【０００７】
図２は、図１のユニットＣＤＳブロック１３が、ＣＤＳとＡＤＣとを実行する時の複数の信号のタイミング図である。図２を参照すれば、アナログリセット信号とアナログイメージ信号は、それぞれのユニットＣＤＳブロック１３が複数のピクセルのそれぞれの列（ｃｏｌｕｍｎ）と接続される連続スキャニング方法でそれぞれのライン、例えば、行（ｒｏｗ）のピクセル１０から抽出されて出力される。図２で、スキャン時間１Ｈ  Ｔｉｍｅは、一つのライン（例えば、一つの行）に対するＣＤＳとＡＤＣとが完了される時間を意味する。
【０００８】
ＣＤＳが実行される時間ＴＣＤＳの間、リセット信号サンプリングとイメージ信号サンプリングとは順次に実行される。このような時間ＴＣＤＳは、ＣＭＯＳイメージセンサーの動作速度と異なる特性を決定する。したがって、時間ＴＣＤＳは、独立的に絶対的に維持されなければならない。ＡＤＣが実行される時間ＴＡＤＣは、ＣＤＳが実行される時間ＴＣＤＳよりさらに流動性があるように維持されうる。しかし、ＡＤＣが実行される時間ＴＡＤＣは、ＣＭＯＳイメージセンサーの作動周波数を決定し、ＣＭＯＳイメージセンサーのフレーム比率を制限する。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明が果たそうとする技術的な課題は、イメージセンサーのような装置の作動速度を増加させうる信号処理装置、信号処理方法、及びこのような信号処理装置を含むイメージセンサーを提供することである。
【課題を解決するための手段】
【００１０】
上記技術的課題を果たすための信号処理装置は、所定のノードで発生した入力信号の第１セットから第１ＣＤＳ信号を発生させるＣＤＳ（Ｃｏｒｒｅｌａｔｅｄ  Ｄｏｕｂｌｅ  Ｓａｍｐｌｉｎｇ）ユニットと、前記ＣＤＳユニットが前記第１ＣＤＳ信号を発生させると同時に、前記所定のノードで発生した入力信号の第２セットから決定されている第２ＣＤＳ信号を変換信号に変換する変換ユニットと、を含む。
【００１１】
前記信号処理装置は、前記ＣＤＳユニットが前記第１ＣＤＳ信号を発生させる前に、前記ＣＤＳユニットによって発生された前記第２ＣＤＳ信号を保存するＣＤＳ保存ユニットと、前記ＣＤＳユニットが前記第１ＣＤＳ信号を発生させると同時に、前記第２ＣＤＳ信号が変換信号に変換されるように当該第２ＣＤＳ信号を前記ＣＤＳ保存ユニットから前記変換ユニットに伝送するための複数のスイッチを含む伝送制御ユニットと、をさらに含む。
【００１２】
前記伝送制御ユニットが、前記第２ＣＤＳ信号を前記ＣＤＳ保存ユニットから前記変換ユニットに伝送すると同時に、前記ＣＤＳ保存ユニットが、前記ＣＤＳユニットによって発生された前記第１ＣＤＳ信号を保存する。前記変換ユニットは、前記ＣＤＳ保存ユニットからアナログＣＤＳ信号を受信して、ランプ信号またはＤＣ信号である基準信号と前記アナログＣＤＳ信号との比較結果をデジタル化する比較／デジタル化ユニットを含む。
【００１３】
前記ＣＤＳ保存ユニットは、前記第１ＣＤＳ信号を保存する第１キャパシタと、前記第２ＣＤＳ信号を保存する第２キャパシタと、を含む。前記ＣＤＳユニットは、前記所定のノードと接続された第１ノードを有するキャパシタと、前記キャパシタの第２ノードと接地ノードとの間に接続された第１スイッチと、前記キャパシタの前記第２ノードと前記ＣＤＳユニットの出力ノードとの間に接続された第２スイッチと、を含み、前記第１スイッチ及び前記第２スイッチは、前記所定のノードで連続的に発生した前記複数の入力信号の前記第１セットから前記第１ＣＤＳ信号を発生させ、前記所定のノードで連続的に発生した前記複数の入力信号の前記第２セットから前記第２ＣＤＳ信号の発生させるように制御される。
【００１４】
前記所定のノードは、イメージセンサーの複数のピクセルと接続され、前記第１ＣＤＳ信号は、前記複数のピクセルのうちの第１ピクセルのための信号であり、前記第２ＣＤＳ信号は、前記複数のピクセルのうちの第２ピクセルのための信号である。
【００１５】
上記技術的課題を果たすためのイメージセンサーは、ピクセルアレイと、それぞれが前記ピクセルアレイの複数のピクセルのそれぞれのラインに接続された複数のユニットＣＤＳブロックと、を含む。前記複数のユニットＣＤＳブロックのそれぞれは、前記複数のピクセルのうちの第１ピクセルによって前記それぞれのラインで発生した入力信号の第１セットから第１ＣＤＳ信号を発生させるＣＤＳユニットと、前記ＣＤＳユニットが前記第１ＣＤＳ信号を発生させると同時に、前記複数のピクセルのうちの第２ピクセルによって前記それぞれのラインで発生した入力信号の第２セットから決定されている第２ＣＤＳ信号を変換信号に変換する変換ユニットと、を含む。前記第１ピクセル及び前記第２ピクセルは、前記ピクセルアレイでピクセルの同一の列に沿って隣接するように配置される。
【００１６】
上記技術的課題を果たすための信号処理方法は、所定のノードで発生した複数の入力信号の第１セットのＣＤＳから第１ＣＤＳ信号を発生させると同時に、前記所定のノードで発生した複数の入力信号の第２セットから決定されている第２ＣＤＳ信号を変換信号に変換する。前記信号処理方法は、前記第１ＣＤＳ信号が発生する前に、前記第２ＣＤＳ信号を保存ユニットに保存する。
【００１７】
前記信号処理方法は、前記第２ＣＤＳ信号を前記変換信号に変換すると同時に、前記発生された第１ＣＤＳ信号を保存ユニットに保存する。前記信号処理方法は、前記第１ＣＤＳ信号が発生されて保存されると同時に、前記第２ＣＤＳ信号が前記変換信号に変換されるように当該第２ＣＤＳ信号を保存ユニットから伝送する。前記第１ＣＤＳ信号及び前記第２ＣＤＳ信号は、デジタル信号に変換されるアナログ信号である。前記信号処理方法は、ランプ信号またはＤＣ信号である基準信号を前記第２ＣＤＳ信号と比較し、前記基準信号と前記第２ＣＤＳ信号とを比較した結果をデジタル化することによって、前記第２ＣＤＳ信号を前記変換信号に変換する。前記所定のノードは、イメージセンサーの複数のピクセルと接続され、前記第１ＣＤＳ信号は、前記複数のピクセルのうちの第１ピクセルための信号であり、前記第２ＣＤＳ信号は、前記複数のピクセルのうちの第２ピクセルのための信号である。
【発明の効果】
【００１８】
本発明の信号処理装置及び信号処理方法は、ＣＤＳとＡＤＣとを同時に並列処理できるので、信号特性の低下なしに前記信号を高速で処理することができる。
【００１９】
上記信号処理装置を適用したイメージセンサーは、高速のフレーム率を実現することができるので、性能が向上される。
【発明を実施するための最良の形態】
【００２０】
以下、添付した図面を参照して、本発明を詳しく説明する。
【００２１】
図３Ａは、本発明の一実施形態によって同時に実行されるＣＤＳ（Ｃｏｒｒｅｌａｔｅｄ  Ｄｏｕｂｌｅ  Ｓａｍｐｌｉｎｇ：相関二重サンプリング）とＡＤＣ（Ａｎａｌｏｇ  ｔｏ  Ｄｉｇｉｔａｌ  Ｃｏｎｖｅｒｓｉｏｎ：アナログ−デジタル変換）とを有するＣＭＯＳイメージセンサーのようなイメージセンサー１００のブロック図である。イメージセンサー１００は、複数のピクセル１０を含むアクティブピクセルセンサー（Ａｃｔｉｖｅ  Ｐｉｘｅｌ  Ｓｅｎｓｏｒ；ＡＰＳ）アレイ２０と複数のユニットＣＤＳブロック３０を含むＣＤＳアレイ２２とを含む。
【００２２】
それぞれのユニットＣＤＳブロック３０は、ＡＰＳアレイ２０内の複数のピクセルのそれぞれの列に接続される。例えば、それぞれのユニットＣＤＳブロック３０は、複数のピクセルのそれぞれの列に接続されたメタルコネクト（ｍｅｔａｌ  ｃｏｎｎｅｃｔ）によって形成された所定のノードに接続される。
【００２３】
本実施形態で、ＣＤＳアレイ２２は、それぞれの行、すなわち、図３に図示されたそれぞれのラインごとに接続されたすべての列が同時にＡＤＣを実行できる複数のシングル−スロープ（ｓｉｎｇｌｅ−ｓｌｏｐｅ）ＡＤＣユニットを使う。この場合、ＣＤＳアレイ２２の複数のユニットＣＤＳブロック３０の個数は、ピクセルアレイ２０の複数の列の個数と同一である。
【００２４】
図３Ｂは、本発明の一実施形態によってＣＤＳとＡＤＣとを並列で同時に実行するためのユニットＣＤＳブロック３０が動作する間のタイミング図である。図３Ｂに示すタイミング図は、連続的に直列にＣＤＳとＡＤＣとを実行する図２の従来技術によるタイミング図と対照される。
【００２５】
図３Ｂで、ユニットＣＤＳブロック３０は、（Ｎ−１）番目のライン、すなわち、Ｎ番目のラインの直前行（ｐｒｅｖｉｏｕｓ  ｒｏｗ）に接続された第２ピクセルに対してＡＤＣを実行すると同時にＮ番目のラインに接続された第１ピクセルに対してＣＤＳを実行する。図３Ｂで、ユニットＣＤＳブロック３０のスキャン時間１Ｈ  Ｔｉｍｅは、図２の従来のスキャン時間１Ｈ  Ｔｉｍｅに比べて大きく減少する。
【００２６】
図４は、本発明の一実施形態によってＣＤＳとＡＤＣとを並列で同時に実行するためのユニットＣＤＳブロックのブロック図である。図４を参照すれば、ユニットＣＤＳブロック３０は、ＣＤＳユニット３１、ＣＤＳ保存ユニット３３、及びＡＤＣユニット３５を含む。
【００２７】
ＣＤＳユニット３１は、複数のピクセルが接続された列とユニットＣＤＳブロック３０とを接続する所定のノードで順次に出力されるリセット信号Ａ（Ｒ）とイメージ信号Ａ（Ｓ）とを受信する。リセット信号Ａ（Ｒ）とイメージ信号Ａ（Ｓ）とはアナログ信号であり、ＣＤＳユニット３１はリセット信号Ａ（Ｒ）とイメージ信号Ａ（Ｓ）との間の差であるアナログＣＤＳ信号Ａ（Ｒ−Ｓ）を出力する。
【００２８】
ＣＤＳ保存ユニット３３は、複数の保存ユニットを含み、ＣＤＳユニット３１から出力されたアナログＣＤＳ信号Ａ（Ｒ−Ｓ）を複数の保存ユニットのうち何れか一つの保存ユニットに保存する。ＡＤＣユニット３５は、ＣＤＳ保存ユニット３３から出力されたアナログＣＤＳ信号Ａ（Ｒ−Ｓ）を受信し、デジタル信号Ｄ（Ｒ−Ｓ）を出力するために受信されたアナログＣＤＳ信号Ａ（Ｒ−Ｓ）に対してＡＤＣを実行する。デジタル信号Ｄ（Ｒ−Ｓ）は、イメージ信号プロセッサ（図示せず）に出力されうる。
【００２９】
リセットアナログ信号Ａ（Ｒ）とイメージアナログ信号Ａ（Ｓ）のそれぞれのセットＡ（Ｒ，Ｓ）は、図３Ｂのスキャン時間１Ｈ  Ｔｉｍｅの間にユニットＣＤＳブロック３０に接続された所定のノードでそれぞれのピクセルから順次に出力される。リセットアナログ信号とイメージアナログ信号のそれぞれのセットＡ（Ｒ，Ｓ）は、例えば、イメージフレームを処理するための連続的な複数のスキャン時間の間に所定のノードから連続的に出力される。
【００３０】
図５は、図４に示すユニットＣＤＳブロック３０の回路図である。図５のユニットＣＤＳブロック３０は、ＣＤＳユニット３１から出力されたアナログＣＤＳ信号Ａ（Ｒ−Ｓ）をバッファリングするためのバッファ３２をさらに含む。しかし、本発明は、バッファ３２なしに実行されることもできる。
【００３１】
図５を参照すれば、ＣＤＳユニット３１は、ＣＤＳを使うピクセルから出力されたリセット信号Ａ（Ｒ）とイメージ信号Ａ（Ｓ）とを順次にサンプリングする。ＣＤＳユニット３１は、サンプリングキャパシタＣ１、第１スイッチＳ１、及び第２スイッチＳ２を含む。サンプリングキャパシタＣ１は、複数のピクセルのそれぞれが接続された列とユニットＣＤＳブロック３０とを接続している所定のノードに接続された第１端子を有する。第１スイッチＳ１は、サンプリングキャパシタＣ１の第２端子と接地ノードとの間に接続される。第２スイッチＳ２は、サンプリングキャパシタＣ１の第２端子とＣＤＳユニット３１の出力端との間に接続される。
【００３２】
本発明の他の実施形態によれば、第１スイッチＳ１は、サンプリングキャパシタＣ１の第２端子とランプ信号であり得る基準信号を提供する基準ソースとの間に接続されうる。
【００３３】
図５を参照すれば、第１スイッチＳ１がクローズされ、第２スイッチＳ２がオープンされれば、ピクセルからのリセット信号Ａ（Ｒ）は、サンプリングキャパシタＣ１の第１端子で発生される。したがって、リセット信号Ａ（Ｒ）は、サンプリングキャパシタＣ１に電圧として保存される。その後に、第１スイッチＳ１がオープンされ、第２スイッチＳ２がクローズされれば、ピクセルから出力されたイメージ信号Ａ（Ｓ）は、サンプリングキャパシタＣ１の第１端子で発生する。したがって、イメージ信号Ａ（Ｓ）は、サンプリングキャパシタＣ１によってサンプリングされる。ＣＤＳユニット３１によって出力されたリセット信号Ａ（Ｒ）とイメージ信号Ａ（Ｓ）との差に相応するアナログＣＤＳ信号Ａ（Ｒ−Ｓ）は、バッファ３２に出力される。
【００３４】
バッファ３２は、アナログＣＤＳ信号Ａ（Ｒ−Ｓ）をバッファリングし、これをＣＤＳ保存ユニット３３に出力する。ＣＤＳ保存ユニット３３は、第１保存ユニット３３ａと第２保存ユニット３３ｂとを含む複数の保存ユニットを含む。
【００３５】
第１保存ユニット３３ａは第１保存キャパシタＣ２を含み、第２保存ユニット３３ｂは第２保存キャパシタＣ３を含む。第１保存ユニット３３ａ内の第３スイッチＳ３は、バッファ３２の出力端と第１保存キャパシタＣ２との間に接続される。第２保存ユニット３３ｂ内の第４スイッチＳ４は、ＡＤＣユニット３５の入力端と第２保存キャパシタＣ３との間に接続される。
【００３６】
第２保存ユニット３３ｂ内の第５スイッチＳ５は、バッファ３２の出力端と第２保存キャパシタＣ３との間に接続される。第１保存ユニット３３ａ内の第６スイッチＳ６は、ＡＤＣユニット３５の入力端と第１保存キャパシタＣ２との間に接続される。
【００３７】
説明の便宜上、図５には、単に２つの保存ユニット３３ａ，３３ｂのみを図示するが、本発明は、２つの保存ユニットよりも多い保存ユニットを含むＣＤＳ保存ユニット３３を含みうる。図８は、図５のスイッチＳ１，Ｓ２，Ｓ３，Ｓ４，Ｓ５，Ｓ６を制御するために制御信号ＳＳ１，ＳＳ２，ＳＳ３，ＳＳ４，ＳＳ５，ＳＳ６を発生させるためのＣＭＯＳイメージセンサー１００のタイミングコントローラ８０を表わす。
【００３８】
図５を再び参照すれば、ＡＤＣユニット３５は、比較／デジタル化ユニット３５ａと、ランプ信号でもある基準信号を発生させるための基準信号発生器３５ｂと、を含む。また、本発明は、ＤＣ基準信号を発生させる基準信号発生器３５ｂとして具現されることもある。
【００３９】
この場合、比較／デジタル化ユニット３５ａは、ＣＤＳ保存ユニット３３から出力されたアナログＣＤＳ信号を受信するためのポジティブ（ｐｏｓｉｔｉｖｅ）入力端子と基準信号発生器３５ｂから出力された基準信号を受信するためのネガティブ（ｎｅｇａｔｉｖｅ）入力端子とを有する比較器を含む。比較器は、アナログＣＤＳ信号と基準信号とを比べて、比較結果に基づいてデジタル信号Ｄ（Ｒ−Ｓ）を発生させる。
【００４０】
例えば、基準信号発生器３５ｂから出力されたランプ信号は開始点でランプアップ（ｒａｍｐ  ｕｐ）を開始し、比較器の出力は活性化時点（ａｃｔｉｖａｔｉｎｇ  ｔｉｍｅ  ｐｏｉｎｔ）、すなわち、ランプ信号のレベルがアナログＣＤＳ信号よりも大きくなる時に活性化（ａｃｔｉｖａｔｅｄ）される。この場合、比較／デジタル化ユニット３５ａは、アナログＣＤＳ信号のそれぞれの変換された信号としてデジタルカウント信号Ｄ（Ｒ−Ｓ）を出力するために活性化時点のような開始点からカウンティングを実行するカウンターを含みうる。ＡＤＣユニット３５から出力されたデジタル信号Ｄ（Ｒ−Ｓ）は、イメージ信号プロセッサ（図示せず）に提供されうる。
【００４１】
ＣＭＯＳイメージセンサー１００が、列−並列（ｃｏｌｕｍｎ−ｐａｒａｌｌｅｌ）ＡＤＣを使ってアナログ信号をデジタル信号に変換するとき、図４または図５のユニットＣＤＳブロック３０は、それぞれの列に配置される。そして、ＡＤＣは、一つの行のすべての列に対して同時に実行される。
【００４２】
イメージセンサー１００内の図５のユニットＣＤＳブロック３０の動作は、図６Ａ、図６Ｂ、図６Ｃ、図６Ｄ、図７、及び図９を参照して説明される。図６Ａ、図６Ｂ、図６Ｃ、及び図６Ｄは、ＣＭＯＳイメージセンサー１００の複数のラインのためにＣＤＳとＡＤＣとを同時に実行するための図５のスイッチＳ１，Ｓ２，Ｓ３，Ｓ４，Ｓ５，Ｓ６の構成を表わす。図７は、図６Ａ、図６Ｂ、図６Ｃ、及び図６Ｄによって図５のユニットＣＤＳブロック３０が動作する間の複数の信号のタイミング図である。図９は、図６Ａ、図６Ｂ、図６Ｃ、図６Ｄ、及び図７によって図５のユニットＣＤＳブロックが動作する間の複数の段階のフローチャートである。
【００４３】
説明のために、イメージセンサー１００の直前（Ｎ−１）番目のラインに接続された第１ピクセルで発生したアナログＣＤＳ信号は、既に第２保存キャパシタＣ３に保存されていると仮定する。
【００４４】
図６Ａ、図７、及び図９を参照すれば、先ず、ＣＭＯＳセンサー１００のＮ番目のラインに接続された第２ピクセルから出力されたリセット信号Ｖｒｅｓｅｔ＝Ａ（Ｒ）のサンプリングのために第１スイッチＳ１は活性化された制御信号ＳＳ１に応答してクローズされ、ＣＤＳの開始のためにリセット信号ＶｒｅｓｅｔはサンプリングキャパシタＣ１に保存される（図９のＳ９２段階）。その間に、第４スイッチＳ４は、活性化された制御信号ＳＳ４に応答してクローズされる。第２キャパシタＣ３に保存された（Ｎ−１）番目のラインの第１ピクセルのためにアナログＣＤＳ信号は、ＡＤＣユニット３５に伝送される（図９のＳ９４段階）。
【００４５】
また、基準信号発生器３５ｂから発生したランプ信号ＶＲＡＭＰは、（Ｎ−１）番目のラインの第１ピクセルのためにＡＤＣユニット３５がアナログＣＤＳ信号に対してＡＤＣを実行できるようにランプアップする（図９のＳ９５段階）。
【００４６】
次に、図６Ｂ、図７、及び図９を参照すれば、Ｎ番目のラインと接続された第２ピクセルから出力されたイメージ信号Ｖｓｉｇｎａｌ＝Ａ（Ｓ）は、サンプリングキャパシタＣ１によってサンプリングされる。第１スイッチＳ１は非活性化された制御信号ＳＳ１に応答してオープンされ、第２スィッチＳ２は活性化された制御信号ＳＳ２に応答してクローズされる。したがって、ＣＤＳユニット３１は、Ｎ番目のラインに接続されたピクセルのアナログＣＤＳ信号を発生させるためのＣＤＳを終了する（図９のＳ９２段階）。すなわち、アナログＣＤＳ信号は、図６Ａ及び図６Ｂに示すリセット信号Ｖｒｅｓｅｔとイメージ信号Ｖｓｉｇｎａｌとの間の差分値（ｄｉｆｆｅｒｅｎｃｅ）である。
【００４７】
バッファ３２は、ＣＤＳユニット３１から出力されたＮ番目のラインのピクセルのためにアナログＣＤＳ信号をバッファリングする。さらに図６Ｂで、第３スイッチＳ３は、Ｎ番目のラインのピクセルのためのアナログＣＤＳ値を第１保存キャパシタＣ２に保存するために活性化された制御信号ＳＳ３に応答してクローズされる（図９のＳ９３段階）。したがって、図６Ａ及び図６Ｂを参照すれば、第２保存キャパシタＣ３に保存された（Ｎ−１）番目のラインに接続された第１ピクセルのアナログＣＤＳ信号に対してＡＤＣが実行されると同時にＮ番目のラインに接続された第２ピクセルのアナログＣＤＳ信号に対してＣＤＳが実行される。
【００４８】
図６Ｃ及び図６Ｄで、このようなＡＤＣとＣＤＳは、Ｎ番目のラインと（Ｎ＋１）番目のラインのピクセルのために同時に実行される。図６Ｃ及び図７を参照すれば、イメージセンサーの（Ｎ＋１）番目のラインに接続された第３ピクセルからリセット信号ＶｒｅｓｅｔがサンプリングキャパシタＣ１に供給される。このとき、第１スイッチＳ１は、リセット信号ＶｒｅｓｅｔをサンプリングキャパシタＣ１に保存するために活性化された制御信号ＳＳ１に応答してクローズされる。その間、第６スイッチＳ６は、活性化された制御信号ＳＳ６に応答してクローズされるので、第１保存キャパシタＣ２に保存されたＮ番目のラインに接続されたピクセルのアナログＣＤＳ信号は、ＡＤＣユニット３５に伝送される。したがって、ＡＤＣユニット３５は、アナログＣＤＳ信号に対してＡＤＣを実行する。
【００４９】
次いで、図６Ｄと図７を参照すれば、（Ｎ＋１）番目のラインに接続された第３ピクセルから出力されたイメージ信号Ｖｓｉｇｎａｌは、サンプリングキャパシタＣ１にサンプリングされる。このとき、第１スイッチＳ１は、非活性化された制御信号ＳＳ１に応答してオープンされ、第２スイッチＳ２は、活性化された制御信号ＳＳ２に応答してクローズされる。したがって、ＣＤＳユニット３１は、（Ｎ＋１）番目のラインに接続されたピクセルのためのアナログＣＤＳ信号を発生させるためにＣＤＳを完了する。
【００５０】
さらに図６Ｄで、第５スイッチＳ５は、活性化された制御信号ＳＳ５に応答してクローズされ、（Ｎ＋１）番目のラインのピクセルのためにアナログＣＤＳ値は、第２保存キャパシタＣ３に保存される。図６Ｃ及び図６Ｄを参照すれば、第１保存キャパシタＣ２に保存されたＮ番目のラインに接続された第２ピクセルのアナログＣＤＳ信号に対してＡＤＣが実行されると同時に（Ｎ＋１）番目のラインに接続された第３ピクセルのアナログＣＤＳ信号に対してＣＤＳが実行される。
【００５１】
図６Ａ、図６Ｂ、図６Ｃ、及び図６Ｄで、スイッチＳ３，Ｓ４，Ｓ５，Ｓ６は、図８のタイミングコントローラ８０によって制御される伝送制御回路（伝送制御ユニット）３４を形成する。
【００５２】
ＣＤＳアレイ２２が、ピクセルのそれぞれの列のためにそれぞれのユニットＣＤＳブロック３０を含む場合、ＡＤＣが直前ラインの複数のピクセルのすべての列のために実行されると同時に、ＣＤＳは現在ラインの複数のピクセルのすべての列のためにアナログＣＤＳ信号を発生させるために実行される。
【００５３】
図９は、図３Ａに図示されたＣＭＯＳイメージセンサーに含まれるユニットＣＤＳブロック３０で並列で同時にＣＤＳとＡＤＣとを実行するフローチャートである。変数Ｎは、１に初期化される（Ｓ９１段階）。そして、ＡＤＣが（Ｎ−１）番目の行に接続されたピクセルのために保存されたアナログＣＤＳ信号に対して実行される（図９のＳ９４段階とＳ９５段階）と同時に並列でＣＤＳはＮ番目の行に接続されたピクセルのためにアナログＣＤＳ信号を発生させて保存するために実行される（図９のＳ９２段階とＳ９３段階）。
【００５４】
その後、変数Ｎは、更新され（ｕｐｄａｔｅｄ）（図９のＳ９６段階）、更新された変数Ｎが既に処理された最後の行を示さない場合、更新された変数Ｎが示すところにしたがって、Ｓ９２段階、Ｓ９３段階、Ｓ９４段階、Ｓ９５段階、及びＳ９６段階が、２つの行の次のセットに対して反復的に実行される。
【００５５】
もし、最後の行が既に処理されたなら（図９のＳ９７段階で、Ｎ＞Ｌ）、ピクセルアレイ２０内のすべての行に対して処理されたので、図９のフローチャートは終了される（図９のＳ９８段階）。
【００５６】
選択的に、もし、図９のフローチャートがすべてのイメージフレームを処理すれば、現在フレームの最後の行が処理されたなら（図９のＳ９７段階で、Ｎ＞Ｒ）、図９のフローチャートは次のフレームのために更新され（図９のＳ９８段階）、次のフレームのために反復的に実行されうる。
【００５７】
図５、図６Ａ、図６Ｂ、図６Ｃ、及び図６Ｄで、現在ライン（Ｎ）のアナログＣＤＳ信号は、直前ライン（Ｎ−１）のアナログＣＤＳ信号を保存する保存ユニットと異なる保存ユニットに保存される。例えば、２つの保存ユニットＣ２，Ｃ３が使われる場合、アナログＣＤＳ信号は、２つの保存ユニットＣ２，Ｃ３に交互に保存される。
【００５８】
しかし、本発明はさらに多い複数の保存ユニットを含みうる。ＣＤＳ保存ユニット３３が３つまたはそれ以上の保存ユニット（例えば、Ｃ２，Ｃ３，…，ＣＮ；Ｎは３より大きい自然数）を含む場合、差動ラインの複数のアナログＣＤＳ信号は、保存ユニットＣ２、保存ユニットＣ３、…、保存ユニットＣＮの順に、それから再び、保存ユニットＣ２、保存ユニットＣ３、…、保存ユニットＣＮの順に周期的に複数の保存ユニットに順次に保存されうる。
【００５９】
この場合、それぞれの保存ユニットにアナログＣＤＳ信号が保存される回数は、保存ユニットの個数が増加するにつれて減少する。
【００６０】
このような方式で、時間をオーバーラップ（ｏｖｅｒｌａｐ）しながらＡＤＣとＣＤＳとが同時に実行されうるので、ＣＭＯＳイメージセンサー１００の高いフレーム比率のための動作速度を高めるためにユニットＣＤＳブロック３０のスキャン時間１Ｈ  Ｔｉｍｅは、大幅に減少する。そして、スキャン時間１Ｈ  Ｔｉｍｅのこのような減少は、ＣＤＳのための絶対時間を減少させないので信号特性は阻害されない。
【００６１】
本発明は、図面に図示された一実施形態を参考にして説明されたが、これは例示的なものに過ぎず、当業者ならば、これより多様な変形及び均等な他実施形態が可能であるという点を理解できるであろう。したがって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想によって決まるべきである。
【産業上の利用可能性】
【００６２】
本発明は、ＣＤＳとＡＤＣとを同時に並列処理できるイメージセンサーのような信号処理装置に使われうる。
【図面の簡単な説明】
【００６３】
【図１】ＣＤＳとＡＤＣとを連続的に実行する従来のＣＭＯＳイメージセンサーのユニットブロックのブロック図である。
【図２】図１に示すユニットＣＤＳブロックが動作する間の複数の信号のタイミング図である。
【図３Ａ】本発明の一実施形態によってＣＤＳとＡＤＣとを同時に実行するためのユニットＣＤＳブロックを有するイメージセンサーのブロック図である。
【図３Ｂ】本発明の一実施形態によってＣＤＳとＡＤＣとを同時に実行するためのユニットＣＤＳブロックが動作する間のタイミング図である。
【図４】図３Ａに示すイメージセンサーのユニットＣＤＳブロックの一例を示すブロック図である。
【図５】図４に示すユニットＣＤＳブロックの回路図である。
【図６Ａ】図３Ａに示すイメージセンサーの複数のラインのためにＣＤＳとＡＤＣとを同時に実行するための図５に示す回路図の複数のスイッチの構成を説明するための図である。
【図６Ｂ】図３Ａに示すイメージセンサーの複数のラインのためにＣＤＳとＡＤＣとを同時に実行するための図５に示す回路図の複数のスイッチの構成を説明するための図である。
【図６Ｃ】図３Ａに示すイメージセンサーの複数のラインのためにＣＤＳとＡＤＣとを同時に実行するための図５に示す回路図の複数のスイッチの構成を説明するための図である。
【図６Ｄ】図３Ａに示すイメージセンサーの複数のラインのためにＣＤＳとＡＤＣとを同時に実行するための図５に示す回路図の複数のスイッチの構成を説明するための図である。
【図７】図６Ａ、図６Ｂ、図６Ｃ、及び図６Ｄに示すスイッチの構成によって図５に示すユニットＣＤＳブロックが動作する間の複数の信号のタイミング図である。
【図８】図５に示す回路図の複数のスイッチを制御するための複数の制御信号を発生させる図３Ａに示すイメージセンサーの付加的な構成要素としてのタイミングコントローラを示す図である。
【図９】図５に示すユニットＣＤＳブロックが動作する間の複数の段階のフローチャートである。
【符号の説明】
【００６４】
３０    ユニットＣＤＳブロック、
３１    ＣＤＳユニット、
３３    ＣＤＳ保存ユニット、
３５    ＡＤＣユニット、
８０    タイミングコントローラ。
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図６Ｄ】
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【図７】
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【図８】
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【図９】
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