(57)【要約】【課題】システムオンチップ（ＳＯＣ）の全体の漏れ電流を減らすことができるディープストップ（ＤＰ）モードを具現するＳＯＣ及びその電力制御方法を提供する。【解決手段】ハードマクロ（ＨＭ）ブロック、ＤＰモード時にＤＰイネーブル（ＥＮ）信号とＤＰモード進入を通知するＤＰモード状態信号を活性化する電力制御部、マルチ閾値（ＭＴ）ＣＭＯＳロジック回路、ノーマルモード時ＭＴＣＭＯＳロジック回路から出力するデータをＨＭブロックに送信するＤＰ制御ロジック回路、ＤＰモード状態信号の活性化に応答し、電源制御信号とデータ制御信号を活性化するＭＴＣＭＯＳ制御ロジック回路を有し、ＤＰ制御ロジック回路は、ＤＰＥＮ信号、ＤＰモード状態信号、及びデータ制御信号の活性化に応答し、ＭＴＣＭＯＳロジック回路から出力するデータをラッチし、ＤＰＥＮ信号と電源制御信号との活性化に応答し、ＨＭブロックへの電源供給を遮断するよう構成される。【選択図】      図１
2008060584.tif 000002
【特許請求の範囲】
【請求項１】
ハードマクロブロック（ｈａｒｄ−ｍａｃｒｏ  ｂｌｏｃｋ）と、
ディープストップモード（ｄｅｅｐｓｔｏｐ  ｍｏｄｅ）時にディープストップイネーブル信号とディープストップモードへの進入を通知するディープストップモード状態信号とを活性化させる電力制御部と、
マルチ閾値ＣＭＯＳロジック回路と、
ノーマルモード時に前記マルチ閾値ＣＭＯＳロジック回路から出力されるデータを前記ハードマクロブロックに送信するディープストップ制御ロジック回路と、
前記ディープストップモード状態信号の活性化に応答して、電源制御信号とデータ制御信号とを活性化させるマルチ閾値ＣＭＯＳ制御ロジック回路とを有し、
前記ディープストップ制御ロジック回路は、前記ディープストップイネーブル信号、前記ディープストップモード状態信号、及び前記データ制御信号の活性化に応答して、前記マルチ閾値ＣＭＯＳロジック回路から出力されるデータをラッチするように、そして前記ディープストップイネーブル信号と前記電源制御信号との活性化に応答して、前記ハードマクロブロックへの電源供給を遮断するように構成されることを特徴とするシステムオンチップ。
【請求項２】
前記データ制御信号は、前記ディープストップモード状態信号の活性化に同期して活性化され、前記電源制御信号は、前記データ制御信号の遅延信号であることを特徴とする請求項１に記載のシステムオンチップ。
【請求項３】
前記ディープストップ制御ロジック回路は、前記ディープストップイネーブル信号と前記電源制御信号との活性化に応答して、コアイネーブル信号を活性化させる第１信号発生器と、
前記ディープストップモード状態信号と前記ディープストップイネーブル信号との活性化に応答して、データ送信制御信号を活性化させる第２信号発生器と、
前記データ送信制御信号に応答して、前記マルチ閾値ＣＭＯＳロジック回路からのデータを選択的に出力する第１スイッチと、
前記第１スイッチから出力されるデータを前記ハードマクロブロックに伝送するフローティング防止回路とを含み、
前記フローティング防止回路は、前記第１スイッチの出力をラッチするように、また前記データ制御信号の活性化時に前記第１スイッチとの接続を遮断するように構成されることを特徴とする請求項１に記載のシステムオンチップ。
【請求項４】
前記第１スイッチとの接続が遮断された後、前記フローティング防止回路によってラッチされたデータは、ロジック“ロー”状態を有することを特徴とする請求項３に記載のシステムオンチップ。
【請求項５】
前記ハードマクロブロックは、コアロジック回路と、
前記コアイネーブル信号の活性化に応答して、前記コアロジック回路に供給される電源を遮断する第２スイッチとを含むことを特徴とする請求項３に記載のシステムオンチップ。
【請求項６】
前記マルチ閾値ＣＭＯＳ制御ロジック回路は、前記ディープストップモード状態信号の活性化に応答して、遅延したディープストップモード状態信号を発生させることを特徴とする請求項１に記載のシステムオンチップ。
【請求項７】
前記遅延したディープストップモード状態信号に応答して動作し、ノーマルモードへの進入によってウェイクアップ信号を発生させるリールタイムクロック回路をさらに有することを特徴とする請求項６に記載のシステムオンチップ。
【請求項８】
前記ウェイクアップ信号が活性化されるとき、前記マルチ閾値ＣＭＯＳ制御ロジック回路は、前記電源制御信号とデータ制御信号とを非活性化させ、遅延したウェイクアップ信号を生成し、生成した遅延したウェイクアップ信号を前記電力制御部に出力し、そして前記電力制御部は、前記遅延したウェイクアップ信号に応答して、前記ディープストップイネーブル信号と前記ディープストップモード状態信号とを非活性化させることを特徴とする請求項７に記載のシステムオンチップ。
【請求項９】
前記第１信号発生器は、前記電源制御信号と前記ディープストップイネーブル信号の非活性化時に前記コアイネーブル信号を非活性化させ、その結果、ハードマクロブロックの電源供給が再開されることを特徴とする請求項８に記載のシステムオンチップ。
【請求項１０】
前記第２信号発生器は、前記ディープストップモード状態信号と前記ディープストップイネーブル信号との非活性化に応答して、データ送信制御信号を非活性化させ、前記第１スイッチは、前記データ送信制御信号の非活性化時に前記マルチ閾値ＣＭＯＳロジック回路からのデータを前記フローティング防止回路に送信することを特徴とする請求項８に記載のシステムオンチップ。
【請求項１１】
前記フローティング防止回路は、前記データ制御信号の非活性化時に前記第１スイッチと電気的に接続されることを特徴とする請求項８に記載のシステムオンチップ。
【請求項１２】
前記マルチ閾値ＣＭＯＳロジック回路は、ノーマルモード時にリセット信号をさらに発生させ、前記ディープストップ制御ロジック回路は、前記ディープストップイネーブル信号と前記ディープストップモード状態信号とに応答して、コアリセット信号を選択的に発生させることを特徴とする請求項３に記載のシステムオンチップ。
【請求項１３】
ディープストップモード時にマルチ閾値ＣＭＯＳロジック回路からハードマクロブロックへ送信されるデータをラッチするステップと、
前記送信されるデータをラッチした後、前記ハードマクロブロックへの電源供給を遮断するステップと、
前記ディープストップモードからノーマルモードへの進入時に前記ハードマクロブロックへの電源供給を再開するステップと、
前記マルチ閾値ＣＭＯＳロジック回路から前記ハードマクロブロックへのデータ送信を再開するステップとを有することを特徴とするシステムオンチップの電力制御方法。
【請求項１４】
前記マルチ閾値ＣＭＯＳロジック回路からハードマクロブロックへ送信されるデータをラッチするとき、前記ハードマクロブロックと前記マルチ閾値ＣＭＯＳロジック回路との間の電気的な接続が遮断されることを特徴とする請求項１３に記載のシステムオンチップの電力制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳＯＣ（Ｓｙｓｔｅｍ  Ｏｎ  ａ  Ｃｈｉｐ）に関し、さらに詳細には、ＭＴＣＭＯＳ（Ｍｕｌｔｉ−Ｔｈｒｅｓｈｏｌｄ  Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を使用することができないハードマクロブロック（ｈａｒｄ−ｍａｃｒｏ  ｂｌｏｃｋ）（例えば、コア（ｃｏｒｅ）及びＩＰ（Ｉｎｔｅｌｌｅｃｔｕａｌ  Ｐｒｏｐｅｒｔｙ）コア）に対してパワーオフ（ｐｏｗｅｒ  ｏｆｆ）をさせて、ＳＯＣのトータル漏れ電流を減らすディープストップモード（ｄｅｅｐｓｔｏｐ  ｍｏｄｅ）を具現することのできるＳＯＣに関する。
【背景技術】
【０００２】
一般的なＳＯＣは、電力制御部、マルチ閾値電圧（Ｍｕｌｔｉ  ｔｈｒｅｓｈｏｌｄ  ｖｏｌｔａｇｅ）を有するマルチ閾値ＣＭＯＳ（ＭＴＣＭＯＳ）ロジック回路、マルチ閾値ＣＭＯＳ（ＭＴＣＭＯＳ）ロジック回路を制御するマルチ閾値ＣＭＯＳ（ＭＴＣＭＯＳ）制御ロジック回路、リールタイムクロック回路、そしてハードマクロブロック（例えば、コア（ＣＰＵ）／ノンマルチ閾値ＣＭＯＳロジック回路）を含む。
マルチ閾値ＣＭＯＳ制御ロジック回路は、電力制御部とリールタイムクロック回路で生成された信号に応答して、マルチ閾値ＣＭＯＳロジック回路を制御するための制御信号を生成し、生成した制御信号をマルチ閾値ＣＭＯＳロジック回路に提供する。
【０００３】
ＳＯＣがストップモード（ｓｔｏｐ  ｍｏｄｅ）で動作する場合、マルチ閾値ＣＭＯＳロジック回路は、マルチ閾値ＣＭＯＳ制御ロジック回路で生成された制御信号に応答して、入力端子でのデータ状態をストップモード進入直前の状態で保存（ｈｏｌｄ）し、各セルごとに高い閾値電圧を有するＮ／ＰＭＯＳトランジスタを各々含んでＮ／ＰＭＯＳトランジスタをターンオフさせることにより、漏れ電流が減少する。したがって、ＳＯＣデザイン基本構想は、マルチ閾値ＣＭＯＳロジック回路の漏れ電流を減少させ、全体的な電力消費も減少させる。
【０００４】
ＳＯＣがストップモードからノーマルモード（ｎｏｒｍａｌ  ｍｏｄｅ）に転換する時、マルチ閾値ＣＭＯＳロジック回路は、ノーマルモードで動作するようになる。マルチ閾値ＣＭＯＳロジック回路は、ノーマルモードで動作する場合、ストップモード時に保存させたデータを各ブロック（例えば、リールタイムクロック回路、ハードマクロブロック等）に送信する。すなわち、マルチ閾値ＣＭＯＳロジック回路は、ノーマルモードで動作する場合、入力されたデータを各ブロックに送信する。
【０００５】
ところが、一般的なＳＯＣのハードマクロブロックは、製造工程において予め決められたハードウェア的パターンが固定して構築されるので、回路変更することが困難である。したがって、ハードマクロブロックは、マルチ閾値ＣＭＯＳロジック回路で回路の具現が難しいため、パワーが供給される状態で漏れ電流が制限なしに流れるようになる。したがって、一般的なＳＯＣは、ストップモードで動作する時、マルチ閾値ＣＭＯＳロジック回路の漏れ電流を小さくすることができるが、ハードマクロブロックの漏れ電流を減らすことができないという問題点がある。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
そこで、本発明は上記従来のシステムオンチップにおける問題点に鑑みてなされたものであって、本発明の目的は、ハードマクロブロックに対してパワーオフさせることによって、システムオンチップの全体の漏れ電流を減らすことができるディープストップモードを具現するシステムオンチップ及びその電力制御方法を提供することにある。
【課題を解決するための手段】
【０００７】
上記目的を達成するためになされた本発明によるシステムオンチップは、ハードマクロブロック（ｈａｒｄ−ｍａｃｒｏ  ｂｌｏｃｋ）と、ディープストップモード（ｄｅｅｐｓｔｏｐ  ｍｏｄｅ）時にディープストップイネーブル信号とディープストップモードへの進入を通知するディープストップモード状態信号とを活性化させる電力制御部と、マルチ閾値ＣＭＯＳロジック回路と、ノーマルモード時に前記マルチ閾値ＣＭＯＳロジック回路から出力されるデータを前記ハードマクロブロックに送信するディープストップ制御ロジック回路と、前記ディープストップモード状態信号の活性化に応答して、電源制御信号とデータ制御信号とを活性化させるマルチ閾値ＣＭＯＳ制御ロジック回路とを有し、前記ディープストップ制御ロジック回路は、前記ディープストップイネーブル信号、前記ディープストップモード状態信号、及び前記データ制御信号の活性化に応答して、前記マルチ閾値ＣＭＯＳロジック回路から出力されるデータをラッチするように、そして前記ディープストップイネーブル信号と前記電源制御信号との活性化に応答して、前記ハードマクロブロックへの電源供給を遮断するように構成されることを特徴とする。
【０００８】
前記データ制御信号は、前記ディープストップモード状態信号の活性化に同期して活性化され、前記電源制御信号は、前記データ制御信号の遅延信号であることが好ましい。
前記ディープストップ制御ロジック回路は、前記ディープストップイネーブル信号と前記電源制御信号との活性化に応答して、コアイネーブル信号を活性化させる第１信号発生器と、前記ディープストップモード状態信号と前記ディープストップイネーブル信号との活性化に応答して、データ送信制御信号を活性化させる第２信号発生器と、前記データ送信制御信号に応答して、前記マルチ閾値ＣＭＯＳロジック回路からのデータを選択的に出力する第１スイッチと、前記第１スイッチから出力されるデータを前記ハードマクロブロックに伝送するフローティング防止回路とを含み、前記フローティング防止回路は、前記第１スイッチの出力をラッチするように、また前記データ制御信号の活性化時に前記第１スイッチとの接続を遮断するように構成されることが好ましい。
【０００９】
前記第１スイッチとの接続が遮断された後、前記フローティング防止回路によってラッチされたデータは、ロジック“ロー”状態を有することが好ましい。
前記ハードマクロブロックは、コアロジック回路と、前記コアイネーブル信号の活性化に応答して、前記コアロジック回路に供給される電源を遮断する第２スイッチとを含むことが好ましい。
前記マルチ閾値ＣＭＯＳ制御ロジック回路は、前記ディープストップモード状態信号の活性化に応答して、遅延したディープストップモード状態信号を発生させることが好ましい。
前記遅延したディープストップモード状態信号に応答して動作し、ノーマルモードへの進入によってウェイクアップ信号を発生させるリールタイムクロック回路をさらに有することが好ましい。
【００１０】
前記ウェイクアップ信号が活性化されるとき、前記マルチ閾値ＣＭＯＳ制御ロジック回路は、前記電源制御信号とデータ制御信号とを非活性化させ、遅延したウェイクアップ信号を生成し、生成した遅延したウェイクアップ信号を前記電力制御部に出力し、そして前記電力制御部は、前記遅延したウェイクアップ信号に応答して、前記ディープストップイネーブル信号と前記ディープストップモード状態信号とを非活性化させることが好ましい。
前記第１信号発生器は、前記電源制御信号と前記ディープストップイネーブル信号の非活性化時に前記コアイネーブル信号を非活性化させ、その結果、ハードマクロブロックの電源供給が再開されることが好ましい。
【００１１】
前記第２信号発生器は、前記ディープストップモード状態信号と前記ディープストップイネーブル信号との非活性化に応答して、データ送信制御信号を非活性化させ、前記第１スイッチは、前記データ送信制御信号の非活性化時に前記マルチ閾値ＣＭＯＳロジック回路からのデータを前記フローティング防止回路に送信することが好ましい。
前記フローティング防止回路は、前記データ制御信号の非活性化時に前記第１スイッチと電気的に接続されることが好ましい。
前記マルチ閾値ＣＭＯＳロジック回路は、ノーマルモード時にリセット信号をさらに発生させ、前記ディープストップ制御ロジック回路は、前記ディープストップイネーブル信号と前記ディープストップモード状態信号とに応答して、コアリセット信号を選択的に発生させることが好ましい。
【００１２】
上記目的を達成するためになされた本発明によるシステムオンチップの電力制御方法は、ディープストップモード時にマルチ閾値ＣＭＯＳロジック回路からハードマクロブロックへ送信されるデータをラッチするステップと、前記送信されるデータをラッチした後、前記ハードマクロブロックへの電源供給を遮断するステップと、前記ディープストップモードからノーマルモードへの進入時に前記ハードマクロブロックへの電源供給を再開するステップと、前記マルチ閾値ＣＭＯＳロジック回路から前記ハードマクロブロックへのデータ送信を再開するステップとを有することを特徴とする。
【００１３】
前記マルチ閾値ＣＭＯＳロジック回路からハードマクロブロックへ送信されるデータをラッチするとき、前記ハードマクロブロックと前記マルチ閾値ＣＭＯＳロジック回路との間の電気的な接続が遮断されることが好ましい。
【発明の効果】
【００１４】
本発明に係るシステムオンチップ及びその電力制御方法によれば、システムオンチップは、ディープストップモードを遂行することができるディープストップコントロールロジック回路を含むことによって、ディープストップモード時にシステムオンチップの全体の漏れ電流を減らすことができるという効果がある。
【発明を実施するための最良の形態】
【００１５】
次に、本発明に係るシステムオンチップ及びその電力制御方法を実施するための最良の形態の具体例を図面を参照しながら説明する。
【００１６】
本発明の好ましい実施形態において、システムオンチップは、ハードマクロブロック（ｈａｒｄ−ｍａｃｒｏ  ｂｌｏｃｋ）と、ディープストップモード（ｄｅｅｐｓｔｏｐ  ｍｏｄｅ）時にディープストップイネーブル信号とディープストップモードへの進入を通知するディープストップモード状態信号とを活性化させる電力制御部と、ノーマルモード時にマルチ閾値ＣＭＯＳロジック回路から出力されるデータを前記ハードマクロブロックに送信するディープストップ制御ロジック回路と、前記ディープストップモード状態信号の活性化に応答して、電源制御信号とデータ制御信号とを活性化させるマルチ閾値ＣＭＯＳ制御ロジック回路とを有し、前記ディープストップ制御ロジック回路は、前記ディープストップイネーブル信号、前記ディープストップモード状態信号、及び前記データ制御信号の活性化に応答して、前記マルチ閾値ＣＭＯＳロジック回路から出力されるデータをラッチするように、そして前記ディープストップイネーブル信号と前記電源制御信号との活性化に応答して、前記ハードマクロブロックへの電源供給を遮断するように構成される。
【００１７】
したがって、このような構成により、システムオンチップ（以下、ＳＯＣと記す）は、ディープストップモードを遂行することができるディープストップコントロールロジックを含むことによって、ディープストップモード時にＳＯＣの全体の漏れ電流を減らすことができる。
【００１８】
図１は、本発明の一実施形態によるディープストップコントロールロジックを含むＳＯＣを示すブロック図である。
図１に示すように、本発明の一実施形態によるＳＯＣ２００は、電力制御部２０１、マルチ閾値ＣＭＯＳロジック回路２０５を制御するマルチ閾値ＣＭＯＳ制御ロジック回路２０２（以下、マルチ閾値ＣＭＯＳ制御ロジック回路とする）、リールタイムクロック回路２０３、フリップフロップで動作し、ＳＯＣ２００がノーマルモードで動作する場合、入力されたデータを必要とする各ブロックに送信し、ストップモードで動作する場合、データをラッチするマルチ閾値ＣＭＯＳロジック回路２０５（以下、マルチ閾値ＣＭＯＳロジック回路とする）、ディープストップモードを具現するためのディープストップ制御ロジック回路２０６、そしてハードマクロブロック（ｈａｒｄ−ｍａｃｒｏ  ｂｌｏｃｋ）２０４を含む。
【００１９】
電力制御部２０１は、ＳＯＣ２００がノーマルモードからストップモードに転換する時、ストップモードであることを通知するストップオン信号（ＳＴＯＰ＿ＯＮ）を生成し、生成したストップオン信号（ＳＴＯＰ＿ＯＮ）をマルチ閾値ＣＭＯＳ制御ロジック回路２０２に送信する。
電力制御部２０１は、ＳＯＣ２００がノーマルモードからディープストップモードに転換する時、ストップオン信号（ＳＴＯＰ＿ＯＮ）とディープストップ制御ロジック回路２０６を制御するためのディープストップイネーブル信号（ＤｅｅｐＳＴＯＰ＿ＥＮ）とを生成する。生成したストップオン信号（ＳＴＯＰ＿ＯＮ）は、マルチ閾値ＣＭＯＳ制御ロジック回路２０２とディープストップ制御ロジック回路２０６とに提供され、ディープストップイネーブル信号（ＤｅｅｐＳＴＯＰ＿ＥＮ）は、ディープストップ制御ロジック回路２０６に提供される。電力制御部２０１は、ディープストップイネーブル信号（ＤｅｅｐＳＴＯＰ＿ＥＮ）をまず生成して出力し、次にストップオン信号（ＳＴＯＰ＿ＯＮ）を生成して出力する。
【００２０】
リールタイムクロック回路２０３は、ノーマルモードをチェックするための情報（例えば、セットされた時間情報）をメモリブロック（図示せず）からマルチ閾値ＣＭＯＳロジック回路２０５を経由して読み込み、ＳＯＣ２００がノーマルモードからストップモード又はディープストップモードに転換する時、マルチ閾値ＣＭＯＳ制御ロジック回路２０２で生成された、ストップオン信号（ＳＴＯＰ＿ＯＮ）の遅延した信号であるマルチストップオン信号（ＭＴ＿ＳＴＯＰＯＮ）に応答して、予めセットされている時間後に、又はストップモードあるいはディープストップモード後に周期的にノーマルモードに復帰するかをチェックする。ＳＯＣ２００がノーマルモードに復帰すると、リールタイムクロック回路２０３は、ノーマルモード復帰信号であるウェイクアップ信号（ＳＴＯＰＷＫＵ）を生成し、生成したウェイクアップ信号（ＳＴＯＰＷＫＵ）をマルチ閾値ＣＭＯＳ制御ロジック回路２０２に送信する。
【００２１】
マルチ閾値ＣＭＯＳ制御ロジック回路２０２は、電力制御部２０１で生成されたストップオン信号（ＳＴＯＰ＿ＯＮ）とリールタイムクロック回路２０３で生成されたウェイクアップ信号（ＳＴＯＰＷＫＵ）とを入力され、入力された信号（ＳＴＯＰ＿ＯＮ、ＳＴＯＰＷＫＵ）に応答して、マルチ閾値ＣＭＯＳロジック回路２０５を制御するための制御信号（ｎＳＣ、ＭＴＣ）、ストップオン信号（ＳＴＯＰ＿ＯＮ）を遅延させたマルチストップオン信号（ＭＴ＿ＳＴＯＰＯＮ）、そしてウェイクアップ信号（ＳＴＯＰＷＫＵ）を遅延させたマルチウェイクアップ信号（ＭＴ＿ＳＴＯＰＷＫＵ）を生成する。
【００２２】
マルチ閾値ＣＭＯＳ制御ロジック回路２０２で生成された制御信号（ｎＳＣ、ＭＴＣ）、マルチストップオン信号（ＭＴ＿ＳＴＯＰＯＮ）、そしてマルチウェイクアップ信号（ＭＴ＿ＳＴＯＰＷＫＵ）は、ＳＯＣ２００の動作状態に応じて相違なる遅延時間を有してそれぞれ出力される。ＳＯＣ２００がノーマルモードからストップモード又はディープストップモードに転換される時、制御信号（ｎＳＣ）は、制御信号（ＭＴＣ）より遅く出力され、マルチストップオン信号（ＭＴ＿ＳＴＯＰＯＮ）信号は、制御信号（ｎＳＣ）より遅く出力される。ＳＯＣ２００がストップモード、又はディープストップモードからノーマルモードに転換される時、制御信号（ＭＴＣ）は、制御信号（ｎＳＣ）より遅く出力され、マルチウェイクアップ信号（ＭＴ＿ＳＴＯＰＷＫＵ）は、制御信号（ＭＴＣ）より遅く出力される。
【００２３】
マルチ閾値ＣＭＯＳ制御ロジック回路２０２で生成された制御信号（ｎＳＣ、ＭＴＣ）は、マルチ閾値ＣＭＯＳロジック回路２０５とディープストップ制御ロジック回路２０６とに出力され、マルチストップオン信号（ＭＴ＿ＳＴＯＰＯＮ）は、リールタイムクロック回路２０３に出力され、マルチウェイクアップ信号（ＭＴ＿ＳＴＯＰＷＫＵ）は、電力制御部２０１に出力される。
マルチ閾値ＣＭＯＳロジック回路２０５は、ＳＯＣ２００がノーマルモードからストップモード、又はディープストップモードに転換する時、マルチ閾値ＣＭＯＳ制御ロジック回路２０２で生成された制御信号（ＭＴＣ）に応答して、各ブロックに送信するために入力されたデータをストップモード、又はディープストップモード進入直前の状態にラッチする。
【００２４】
例えば、ＳＯＣ２００がノーマルモードで動作する場合、各ブロック（例えば、ハードマクロブロック２０４又はリールタイムクロック回路２０３など）がメモリブロック（図示せず）からデータやアドレス情報を読み込むとき、データやアドレス情報は、フリップフロップで動作するマルチ閾値ＣＭＯＳロジック回路２０５を介して読み込む。
すなわち、メモリブロックのデータは、マルチ閾値ＣＭＯＳロジック回路２０５を介して各ブロックに送信される。ＳＯＣ２００がノーマルモードからストップモード、又はディープストップモードに転換される場合、フリップフロップで動作するマルチ閾値ＣＭＯＳロジック回路２０５は、各ブロックに送信されるデータをストップモード又はディープストップモード進入直前の状態にそれぞれラッチする。また、マルチ閾値ＣＭＯＳロジック回路２０５は、各セルごとに高い閾値電圧を有するＮ／ＰＭＯＳトランジスタをそれぞれ含み、マルチ閾値ＣＭＯＳ制御ロジック回路２０２で生成された制御信号（ｎＳＣ）に応答して、高い閾値電圧を有するＮ／ＰＭＯＳトランジスタをそれぞれターンオフさせることにより、各セルの漏れ電流を減らす。
【００２５】
ＳＯＣ２００がノーマルモードからストップモード、又はディープストップモードに転換される場合、マルチ閾値ＣＭＯＳ制御ロジック回路２０２で生成された制御信号（ＭＴＣ）は、制御信号（ｎＳＣ）よりまず先に出力される。したがって、ＳＯＣ２００がストップモード、又はディープストップモードで動作する場合、マルチ閾値ＣＭＯＳロジック回路２０５は、制御信号（ＭＴＣ）によりまずデータをラッチした後、制御信号（ｎＳＣ）により漏れ電流を減らすようになる。
【００２６】
ディープストップ制御ロジック回路２０６は、電力制御部２０１で生成されたストップオン信号（ＳＴＯＰ＿ＯＮ）とディープストップイネーブル信号（ＤｅｅｐＳＴＯＰ＿ＥＮ）とを入力され、マルチ閾値ＣＭＯＳ制御ロジック回路２０２で生成された制御信号（ｎＳＣ、ＭＴＣ）が入力される。ディープストップ制御ロジック回路２０６は、入力された制御信号（ＤｅｅｐＳＴＯＰ＿ＥＮ、ｎＳＣ）に応答して、コアイネーブル信号（ｎＣＯＲＥ＿ＥＮ）を生成し、生成したたコアイネーブル信号（ｎＣＯＲＥ＿ＥＮ）によりハードマクロブロック２０４に供給される電源のオン／オフを制御する。ＳＯＣ２００がノーマルモードで動作している間、コアイネーブル信号（ｎＣＯＲＥ＿ＥＮ）によりハードマクロブロック２０４は電源を供給され、ＳＯＣ２００がディープストップモードで動作している間、コアイネーブル信号（ｎＣＯＲＥ＿ＥＮ）によりハードマクロブロック２０４に供給される電源は遮断される。
【００２７】
ディープストップ制御ロジック回路２０６は、入力された制御信号（ＳＴＯＰ＿ＯＮ、ＤｅｅｐＳＴＯＰ＿ＥＮ）に応答して、ハードマクロブロック２０４に送信するために、マルチ閾値ＣＭＯＳロジック回路２０５から入力されたデータをＳＯＣ２００がノーマルモードで動作する時、フローティング防止回路（図５参照）に送信し、ＳＯＣ２００がディープストップモードで動作する時、データを“ロウ”レベル（Ｌ）に変更してフローティング防止回路に送信する。
ディープストップ制御ロジック回路２０６のフローティング防止回路（図５参照）は、入力された制御信号（ＭＴＣ）に応答して、ＳＯＣ２００がノーマルモードで動作する時、入力されたデータをハードマクロブロック２０４に送信し、ＳＯＣ２００がディープストップモードで動作する時、入力された“ロウ”レベル（Ｌ）のデータを保存する。
【００２８】
ディープストップ制御ロジック回路２０６は、入力された制御信号（ＳＴＯＰ＿ＯＮ、ＤｅｅｐＳＴＯＰ＿ＥＮ）に応答して、ハードマクロブロック２０４のリセットを決定するコアリセット信号（ＣＯＲＥ＿ｎＲｅｓｅｔ）を生成する。ＳＯＣ２００がディープストップモードからノーマルモードに転換される瞬間、コアリセット信号（ＣＯＲＥ＿ｎＲｅｓｅｔ）によりハードマクロブロック２０４はリセットされ、ＳＯＣ２００がディープストップモードで動作する時、ハードマクロブロック２０４はリセットされない。
ディープストップ制御ロジック回路２０６は、ＳＯＣ２００がノーマルモードからディープストップモードに転換する時、コアイネーブル信号（ｎＣＯＲＥ＿ＥＮ）に応答してハードマクロブロック２０４をパワーオフさせて、スリープモード（ｓｌｅｅｐ  ｍｏｄｅ）に進入させる。
【００２９】
また、ディープストップ制御ロジック回路２０６は、ＳＯＣ２００がノーマルモードからディープストップモードに転換する時、ハードマクロブロック２０４に送信するために、マルチ閾値ＣＭＯＳロジック回路２０５を介して入力されたデータを“ロウ”レベル（Ｌ）に変更して保存する。マルチ閾値ＣＭＯＳロジック回路２０５を介して入力されたデータを“ロウ”レベル（Ｌ）に変更することは、ハードマクロブロック２０４で静電気ダイオード（ｅｌｅｃｔｒｏｓｔａｔｉｃ  ｄｉｏｄｅ）（静電気保護ダイオード）を採用する場合、ハードマクロブロック２０４に“ハイ”レベル（Ｈ）の信号が印加されると漏れ電流が発生するので、コア（ＣＰＵ）に入力されるデータを“ロウ”レベル（Ｌ）に維持することが良いためである。
【００３０】
結果的に、ＳＯＣ２００がディープストップモードで動作する時、ハードマクロブロック２０４はパワーオフするから、ハードマクロブロック２０４の漏れ電流は減少し、ハードマクロブロック２０４の漏れ電流が減少するから、ＳＯＣ２００の全体的な漏れ電流も減少するようになる。
ＳＯＣ２００がストップモード又はディープストップモードからノーマルモードに転換する場合、マルチ閾値ＣＭＯＳロジック回路２０２は、マルチ閾値ＣＭＯＳ制御ロジック回路２０２で生成された制御信号（ｎＳＣ、ＭＴＣ）に応答してノーマルモードで動作する。マルチ閾値ＣＭＯＳロジック回路２０２は、ノーマルモードで動作する場合、入力されるデータを各ブロックに送信する。したがって、マルチ閾値ＣＭＯＳロジック回路２０２は、ＳＯＣ２００がストップモード又はディープストップモードからノーマルモードに転換する場合、保存したデータを出力し、出力されたデータを各ブロックに送信する。ＳＯＣ２００がディープストップモードからノーマルモードに転換する場合、ハードマクロブロック２０４に送信されるデータは、ディープストップ制御ロジック回路２０６を介してハードマクロブロック２０４に送信される。
【００３１】
ディープストップ制御ロジック２０６は、マルチ閾値ＣＭＯＳロジック回路２０２で生成されたリセット信号（ｎＲｅｓｅｔ）が入力され、マルチ閾値ＣＭＯＳ制御ロジック回路２０２で生成された制御信号（ｎＳＣ、ＭＴＣ）に応答して、ディープストップリセット信号（ＤｅｅｐＳＴＯＰ＿ｎＲｅｓｅｔ）（図５参照）を生成する。ディープストップ制御ロジック回路２０６は、リセット信号（ｎＲｅｓｅｔ）とディープストップリセット信号（ＤｅｅｐＳＴＯＰ＿ｎＲｅｓｅｔ）に応答して、コアリセット信号（ＣＯＲＥ＿ｎＲｅｓｅｔ）を生成し、生成したコアリセット信号（ＣＯＲＥ＿ｎＲｅｓｅｔ）をハードマクロブロック２０４に送信する。コアリセット信号（ＣＯＲＥ＿ｎＲｅｓｅｔ）は、リセット信号（ｎＲｅｓｅｔ）とディープストップリセット信号（ＤｅｅｐＳＴＯＰ＿ｎＲｅｓｅｔ）により活性化又は非活性化される。
【００３２】
ＳＯＣ２００がノーマルモードからディープストップモードに転換する場合、コアリセット信号（ＣＯＲＥ＿ｎＲｅｓｅｔ）は活性化され、活性化された状態を維持する。ＳＯＣ２００がディープストップモードからノーマルモードに転換する場合、活性化されたコアリセット信号（ＣＯＲＥ＿ｎＲｅｓｅｔ）によりハードマクロブロック２０４はリセットされ、以後、コアリセット信号（ＣＯＲＥ＿ｎＲｅｓｅｔ）は非活性化される。
ＳＯＣ２００がディープストップモードからノーマルモードに転換する場合、ディープストップ制御ロジック回路２０６は、コアイネーブル信号（ｎＣＯＲＥ＿ＥＮ）を介してハードマクロブロック２０４をパワーオンさせてノーマルモードに進入させ、ハードマクロブロック２０４に送信するために、マルチ閾値ＣＭＯＳロジック回路２０５から入力されたデータ（ＤＡＴＡ）をハードマクロブロック２０４に送信する。
【００３３】
ＳＯＣ２００においてストップモードとディープストップモードとは別個の動作モードであって、ストップモードを使用することか、あるいはディープストップモードを使用することかは、ユーザーにより決定される。ディープストップモードを使用する場合、ＳＯＣ２００は、ディープストップ制御ロジック回路２０６を含む。しかし、ストップモードを使用する場合、ＳＯＣ２００は、ディープストップ制御ロジック回路２０６を含まない。
ＳＯＣ２００においてストップモードを使用する場合、ＳＯＣ２００は、マルチ閾値ＣＭＯＳロジック回路２０５の漏れ電流を減らし、ハードマクロブロック２０４の漏れ電流を減らすことはできない。しかしながら、ＳＯＣ２００においてディープストップモードを使用する場合、ＳＯＣ２００は、マルチ閾値ＣＭＯＳロジック回路２０５の漏れ電流とハードマクロブロック２０４の漏れ電流とを減らす。ディープストップモードは、ユーザーにより新しく設定された動作モードであって、ストップモードを含む概念である。したがって、ユーザーの決定によりディープストップモードを使用する場合、ストップモードは使用する必要がなくなる。
【００３４】
ＳＯＣ２００がディープストップモードで動作する場合、ストップオン信号（ＳＴＯＰ＿ＯＮ）はディープストップモード状態信号、マルチストップオン信号（ＭＴ＿ＳＴＯＰＯＮ）は遅延したディープストップモード状態信号、制御信号（ｎＳＣ）は電源制御信号、そして制御信号（ＭＴＣ）はデータ制御信号とすることができる。
【００３５】
以下、本発明の一実施形態によるディープストップモードについて詳細に説明する。
図２は、図１に示すマルチ閾値ＣＭＯＳ制御ロジック回路の回路図である。
図２に示すように、本発明の一実施形態によるマルチ閾値ＣＭＯＳ制御ロジック回路２０２は、複数の遅延回路（２００１〜２００５）、複数のＡＮＤゲート（ＡＮＤ２１〜ＡＮＤ２４）、複数のバッファ（Ｂｕｆ２１〜Ｂｕｆ２３）、ＮＡＮＤゲート（ＮＡＮＤ２１）、そしてインバータ（ＩＮＶ２１、ＩＮＶ２２）を含む。遅延回路２００１、２００３、２００５は、遅延時間が同じであり、遅延回路２００２は、遅延回路２００１、２００３、２００５より遅延時間が長く、遅延回路２００４は、遅延回路２００２より遅延時間が長い。
【００３６】
電力制御部２１０で生成されたストップオン信号（ＳＴＯＰ＿ＯＮ）は、マルチ閾値ＣＭＯＳ制御ロジック回路２０２のＡＮＤゲート（ＡＮＤ２１）の第１番目の入力端に入力され、遅延回路２００１、２００２、２００３を経由して第２番目の入力端に入力される。また、ストップオン信号（ＳＴＯＰ＿ＯＮ）は、ＡＮＤゲート（ＡＮＤ２２、ＡＮＤ２３）の第１番目の入力端に入力され、遅延回路２００１を経由してＡＮＤゲート（ＡＮＤ２２）の第２番目の入力端に、そして遅延回路２００１、２００２を経由してＡＮＤゲート（ＡＮＤ３）の第２番目の入力端に入力される。
【００３７】
マルチ閾値ＣＭＯＳ制御ロジック回路２０２のＡＮＤゲート（ＡＮＤ２１）は、第１番目の入力端にストップオン信号（ＳＴＯＰ＿ＯＮ）と第２番目の入力端に遅延回路２００１、２００２、２００３を経由して遅延されたストップオン信号（ＳＴＯＰ＿ＯＮ）が入力され、入力された両信号を組み合わせて、プリマルチストップオン信号（Ｐｒｅ＿ＭＴ＿ＳＴＯＰＯＮ）を生成する。生成したプリマルチストップオン信号（Ｐｒｅ＿ＭＴ＿ＳＴＯＰＯＮ）は、バッファ（Ｂｕｆ２１）を介してマルチストップオン信号（ＭＴ＿ＳＴＯＰＯＮ）として出力される。
【００３８】
マルチ閾値ＣＭＯＳ制御ロジック回路２０２のＡＮＤゲート（ＡＮＤ２２）は、第１番目の入力端にストップオン信号（ＳＴＯＰ＿ＯＮ）と第２番目の入力端に遅延回路２００１により遅延されたストップオン信号（ＳＴＯＰ＿ＯＮ）とが入力され、入力された両信号を組み合わせて、ストップＭＴＣ信号（ＳＴＯＰ＿ＭＴＣ）を生成する。生成したストップＭＴＣ信号（ＳＴＯＰ＿ＭＴＣ）は、ＡＮＤゲート（ＡＮＤ２４）の第１番目の入力端に出力される。
マルチ閾値ＣＭＯＳ制御ロジック回路２０２のＡＮＤゲート（ＡＮＤ２３）は、第１番目の入力端にストップオン信号（ＳＴＯＰ＿ＯＮ）と第２番目の入力端に遅延回路２００１、２００２により遅延されたストップオン信号（ＳＴＯＰ＿ＯＮ）とが入力され、入力された両信号を組み合わせて、ストップｎＳＣ信号（ＳＴＯＰ＿ｎＳＣ）を生成する。生成したストップｎＳＣ信号（ＳＴＯＰ＿ｎＳＣ）は、ＮＡＮＤゲート（ＮＡＮＤ２１）の第１番目の入力端に出力される。
【００３９】
ウェイクアップ信号（ＳＴＯＰＷＫＵ）は、インバータ（ＩＮＶ２１）を経由してＮＡＮＤゲート（ＮＡＮＤ２１）の第２番目の入力端に入力され、インバータ（ＩＮＶ）２１と遅延回路２００４を経由してＡＮＤゲート（ＡＮＤ２４）の第２番目の入力端に入力される。また、ウェイクアップ信号（ＳＴＯＰＷＫＵ）は、遅延回路２００４、２００５を経由して遅延が付加されたプリマルチウェイクアップ信号（Ｐｒｅ＿ＭＴ＿ＳＴＯＰＷＫＵ）になり、遅延が付加されたプリマルチウェイクアップ信号（Ｐｒｅ＿ＭＴ＿ＳＴＯＰＷＫＵ）は、インバータ（ＩＮＶ２２）を経由してマルチウェイクアップ信号（ＭＴ＿ＳＴＯＰＷＫＵ）として出力される。
【００４０】
マルチ閾値ＣＭＯＳ制御ロジック回路２０２のＡＮＤゲート（ＡＮＤ２４）は、第１番目の入力端にストップＭＴＣ信号（ＳＴＯＰ＿ＭＴＣ）と、第２番目の入力端にインバータ（ＩＮＶ２１）により反転され、遅延回路２００４により遅延されたウェイクアップ信号（ＳＴＯＰＷＫＵ）とが入力され、入力されたウェイクアップ信号（ＳＴＯＰＷＫＵ）とストップＭＴＣ信号（ＳＴＯＰ＿ＭＴＣ）とを組み合わせて、プリＭＴＣ信号（Ｐｒｅ＿ＭＴＣ）を生成する。生成したプリＭＴＣ信号（Ｐｒｅ＿ＭＴＣ）は、バッファ（Ｂｕｆ２２）を介してマルチ閾値ＣＭＯＳロジック回路２０５を制御するための制御信号（ＭＴＣ）として出力される。
【００４１】
マルチ閾値ＣＭＯＳ制御ロジック回路２０２のＮＡＮＤゲート（ＮＡＮＤ２１）は、第１番目の入力端にストップｎＳＣ信号（ＳＴＯＰ＿ｎＳＣ）と第２番目の入力端にインバータ（ＩＮＶ２１）を経由したウェイクアップ信号（ＳＴＯＰＷＫＵ）とが入力され、入力されたウェイクアップ信号（ＳＴＯＰＷＫＵ）とストップｎＳＣ信号（ＳＴＯＰ＿ｎＳＣ）とを組み合わせて、プリｎＳＣ信号（Ｐｒｅ＿ｎＳＣ）を生成する。生成したプリｎＳＣ信号（Ｐｒｅ＿ｎＳＣ）は、バッファ（Ｂｕｆ２３）を介してマルチ閾値ＣＭＯＳロジック回路２０５を制御するための制御信号（ｎＳＣ）として出力される。
【００４２】
図３は、図１に示すマルチ閾値ＣＭＯＳ制御ロジック回路の入出力タイミング図である。
図２及び図３を参照して、本発明の一実施形態に係るマルチ閾値ＣＭＯＳロジック回路の動作を説明すると、ＳＯＣ２００がノーマルモードからディープストップモードに転換される場合、図３に示すように、ストップオン信号（ＳＴＯＰ＿ＯＮ）は、“ハイ”レベル（Ｈ）になり、ウェイクアップ信号（ＳＴＯＰＷＫＵ）は、“ロウ”レベル（Ｌ）になる。マルチ閾値ＣＭＯＳ制御ロジック回路２０２は、電力制御部２０１で生成されたストップオン信号（ＳＴＯＰ＿ＯＮ）とリールタイムクロック回路２０３で生成されたウェイクアップ信号（ＳＴＯＰＷＫＵ）とが入力され、入力された信号（ＳＴＯＰ＿ＯＮ、ＳＴＯＰＷＫＵ）に応答して、マルチ閾値ＣＭＯＳロジック回路２０５を制御するための制御信号（ｎＳＣ、ＭＴＣ）、ストップオン信号（ＳＴＯＰ＿ＯＮ）を遅延させたマルチストップオン信号（ＭＴ＿ＳＴＯＰＯＮ）、そしてウェイクアップ信号（ＳＴＯＰＷＫＵ）を遅延させたマルチウェイクアップ信号（ＭＴ＿ＳＴＯＰＷＫＵ）を生成する。
【００４３】
マルチ閾値ＣＭＯＳ制御ロジック回路２０２で生成された制御信号（ＭＴＣ）は、“ハイ”レベル（Ｈ）になり、制御信号（ｎＳＣ）は、“ロウ”レベル（Ｌ）になり、マルチストップオン信号（ＭＴ＿ＳＴＯＰＯＮ）は、“ハイ”レベル（Ｈ）になる。ＳＯＣ２００がディープストップモードであるから、ウェイクアップ信号（ＳＴＯＰＷＫＵ）とマルチウェイクアップ信号（ＭＴ＿ＳＴＯＰＷＫＵ）とは、“ロウ”レベル（Ｌ）を維持する。
マルチ閾値ＣＭＯＳ制御ロジック２０２回路で生成された制御信号（ｎＳＣ、ＭＴＣ）、マルチストップオン信号（ＭＴ＿ＳＴＯＰＯＮ）、そしてマルチウェイクアップ信号（ＭＴ＿ＳＴＯＰＷＫＵ）は、ＳＯＣ２００の動作状態に応じて相違なる遅延時間を有してそれぞれ出力される。
【００４４】
図３に示すように、制御信号（ｎＳＣ）の“ロウ”レベル（Ｌ）信号は、制御信号（ＭＴＣ）の“ハイ”レベル（Ｈ）信号より遅く出力され、マルチストップオン信号（ＭＴ＿ＳＴＯＰＯＮ）の“ハイ”レベル（Ｈ）信号は、制御信号（ｎＳＣ）の“ロウ”レベル（Ｌ）信号より遅く出力される。
【００４５】
ＳＯＣ２００がディープストップモードからノーマルモードに転換される場合、図３に示すように、ウェイクアップ信号（ＳＴＯＰＷＫＵ）は、所定の期間の間“ハイ”レベル（Ｈ）になる。マルチ閾値ＣＭＯＳ制御回路ロジック２０２は、電力制御部２０１で生成されたストップオン信号（ＳＴＯＰ＿ＯＮ）とリールタイムクロック回路２０３で生成されたウェイクアップ信号（ＳＴＯＰＷＫＵ）とが入力され、入力された信号（ＳＴＯＰ＿ＯＮ、ＳＴＯＰＷＫＵ）に応答してマルチ閾値ＣＭＯＳロジック回路２０５を制御するための制御信号（ｎＳＣ、ＭＴＣ）、ストップオン信号（ＳＴＯＰ＿ＯＮ）を遅延させたマルチストップオン信号（ＭＴ＿ＳＴＯＰＯＮ）、そしてウェイクアップ信号（ＳＴＯＰＷＫＵ）を遅延させたマルチウェイクアップ信号（ＭＴ＿ＳＴＯＰＷＫＵ）を生成する。
【００４６】
マルチ閾値ＣＭＯＳ制御ロジック回路２０２で生成された制御信号（ＭＴＣ）は、“ロウ”レベル（Ｌ）になり、制御信号（ｎＳＣ）は、“ハイ”レベル（Ｈ）になり、マルチウェイクアップ信号（ＭＴ＿ＳＴＯＰＷＫＵ）は、ウェイクアップ信号（ＳＴＯＰＷＫＵ）と同じ所定の期間の間“ハイ”レベル（Ｈ）が維持される。ウェイクアップ信号（ＳＴＯＰＷＫＵ）が所定の期間後に再度“ロウ”レベル（Ｌ）になると、マルチウェイクアップ信号（ＭＴ＿ＳＴＯＰＷＫＵ）も、“ロウ”レベル（Ｌ）になり、ストップオン信号（ＳＴＯＰ＿ＯＮ）とマルチストップオン信号（ＭＴ＿ＳＴＯＰＯＮ）も、共に“ロウ”レベル（Ｌ）になる。ＳＯＣ２００がノーマルモードである間、ウェイクアップ信号（ＳＴＯＰＷＫＵ）、マルチウェイクアップ信号（ＭＴ＿ＳＴＯＰＷＫＵ）、ストップオン信号（ＳＴＯＰ＿ＯＮ）、そしてマルチストップオン信号（ＭＴ＿ＳＴＯＰＯＮ）は、“ロウ”レベル（Ｌ）を維持する。
【００４７】
マルチ閾値ＣＭＯＳ制御ロジック回路２０２で生成された制御信号（ｎＳＣ、ＭＴＣ）、マルチストップオン信号（ＭＴ＿ＳＴＯＰＯＮ）、そしてマルチウェイクアップ信号（ＭＴ＿ＳＴＯＰＷＫＵ）は、ＳＯＣ２００の動作状態に応じて相違なる遅延時間を有してそれぞれ出力される。
【００４８】
図３に示すように、制御信号（ＭＴＣ）の“ロウ”レベル（Ｌ）信号は、制御信号（ｎＳＣ）の“ハイ”レベル（Ｈ）信号より遅く出力され、マルチウェイクアップ信号（ＭＴ＿ＳＴＯＰＷＫＵ）の所定期間の間維持される“ハイ”レベル（Ｈ）信号は、制御信号（ＭＴＣ）の“ロウ”レベル（Ｌ）信号より遅く出力される。
マルチ閾値ＣＭＯＳ制御ロジック回路２０２で生成された制御信号（ｎＳＣ、ＭＴＣ）は、マルチ閾値ＣＭＯＳロジック回路２０５とディープストップコントロールロジック回路２０６とに出力され、マルチストップオン信号（ＭＴ＿ＳＴＯＰＯＮ）は、リールタイムクロック回路２０３に出力され、マルチウェイクアップ信号（ＭＴ＿ＳＴＯＰＷＫＵ）は、電力制御部２０１に出力される。
【００４９】
図４は、図１に示すマルチ閾値ＣＭＯＳロジック回路のセルの回路図である。
図４に示すように、本発明の一実施形態に係るマルチ閾値ＣＭＯＳロジック回路２０５のセルは、ＰＭＯＳトランジスタ（ＭＰ１、ＭＰ２）、そしてＮＭＯＳトランジスタ（ＭＮ１）で構成される。ＰＭＯＳトランジスタ（ＭＰ１）のソースは、電源電圧ＶＤＤに接続され、ゲートは、入力端子（ＩＮ）に接続され、ドレインは、出力端子（ＯＵＴ）に接続される。ＮＭＯＳトランジスタ（ＭＮ１）のドレインは、出力端子（ＯＵＴ）に接続され、ゲートは、入力端子（ＩＮ）に接続され、ソースは、ＰＭＯＳトランジスタ（ＭＰ２）のソースに接続される。ＰＭＯＳトランジスタ（ＭＰ２）のゲートには、制御信号（ｎＳＣ）を反転させた制御信号（ＳＣ）が入力され、ドレインは、接地（ＧＮＤ）に接続される。
【００５０】
一般に、ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）（以下、ＭＯＳトランジスタとする）は、ターンオフ（ｔｕｒｎ  ｏｆｆ）すると、基板（ボディ又はウェル（ｗｅｌｌ））に漏れ電流が流れるようになる。ＭＯＳトランジスタのオフ（ｏｆｆ）状態での漏れ電流は、閾値電圧に指数関数的に依存する関係を有する。さらに詳細に説明すれば、漏れ電流は、ＭＯＳトランジスタに形成されるチャネル（ソースとドレインとの間に形成）の長さが小さくなれば増加し、チャネルが長くなれば減少する。このようなＭＯＳトランジスタに形成されるチャネルは、ＭＯＳトランジスタの閾値電圧に比例し、ＭＯＳトランジスタの閾値電圧は、ゲート幅（ｇａｔｅ  ｗｉｄｔｈ）に比例する。
【００５１】
結果的に、ＭＯＳトランジスタのゲート幅を小さくすると、ＭＯＳトランジスタの閾値電圧は低くなり、ＭＯＳトランジスタの閾値電圧が低くなると、ＭＯＳトランジスタに形成されるチャネル長は短くなる。このような条件の下にＭＯＳトランジスタがターンオフすると、チャネル長が短くなるので、基板に流れる漏れ電流は増加する。しかしながら、逆の条件、すなわちＭＯＳトランジスタのゲート幅を大きくすると、閾値電圧は高まり、閾値電圧が高まると、ＭＯＳトランジスタのチャネル長は増加するようになる。このような条件の下にＭＯＳトランジスタがターンオフすると、チャネル長が増加するため、基板に流れる漏れ電流は減少する。
【００５２】
ＳＯＣ２００がノーマルモードで動作する場合、トランジスタ（ＭＰ１、ＭＮ１）は、フリップフロップで動作するマルチ閾値ＣＭＯＳロジック回路２０５の動作速度を速くするために、低い閾値電圧Ｖｔｈを持つように設計される。しかしながら、ＳＯＣ２００がストップモードで動作する場合、マルチ閾値ＣＭＯＳロジック回路２０５の漏れ電流は、トランジスタ（ＭＰ１、ＭＮ１）の閾値電圧を下げたため増加するようになる。したがって、マルチ閾値ＣＭＯＳロジック回路２０５は、各セルに高い閾値電圧を有するＰＭＯＳトランジスタ（ＭＰ２）を含む。ＳＯＣ２００がストップモードで動作する場合、マルチ閾値ＣＭＯＳロジック回路２０５のＰＭＯＳトランジスタ（ＭＰ２）は、制御信号（ｎＳＣ）によってターンオフし、ＰＭＯＳトランジスタ（ＭＰ２）の高い閾値電圧により漏れ電流は減少する。
【００５３】
したがって、ＳＯＣ２００は、マルチ閾値電圧を有するマルチ閾値ＣＭＯＳロジック回路２０５のおかげで、ＳＯＣ２００がストップモードで動作する時、マルチ閾値ＣＭＯＳロジック回路２０５の高い閾値電圧を有するＰＭＯＳトランジスタ（ＭＰ２）をターンオフさせることにより、マルチ閾値ＣＭＯＳロジック回路２０５の漏れ電流を減らすことができる。
マルチ閾値ＣＭＯＳロジック回路２０５のセルのＰＭＯＳトランジスタ（ＭＰ２）の代わりに、ＮＭＯＳトランジスタ（ＭＮ２）を使用することもでき、ＮＭＯＳトランジスタ（ＭＮ２）を使用する場合、ＮＭＯＳトランジスタ（ＭＮ２）のゲートには、制御信号（ｎＳＣ）が入力される。
【００５４】
図５は、図１に示すディープストップ制御ロジック回路の詳細回路図とハードマクロブロックの接続関係を示す図である。
図５に示すように、本発明の一実施形態に係るディープストップコントロールロジック回路２０６は、ＡＮＤゲート（ＡＮＤ６１、ＡＮＤ６２、ＡＮＤ６３）、ＮＡＮＤゲート（ＮＡＮＤ６１、ＮＡＮＤ６２）、インバータ（ＩＮＶ６１）、そしてフローティング保護回路２０６１を含む。フローティング保護回路２０６１は、マルチ閾値ＣＭＯＳコントロールロジック回路２０２で生成された制御信号（ＭＴＣ）により制御されるバッファ（ｂｕｆ６４）、そしてデータを保存（ｈｏｌｄ）するためのインバータ（ＩＮＶ６３、ＩＮＶ６４）を含む。
【００５５】
図１に示したハードマクロブロック２０４は、内部に電源供給を制御するためのＰＭＯＳトランジスタ（ＭＰ３）を含む。したがって、図５に示すように、ハードマクロブロック２０４は、実質的に電源電圧ＶＤＤをスイッチングするＰＭＯＳトランジスタ（ＭＰ３）とＰＭＯＳトランジスタ（ＭＰ３）によってオン／オフするハードマクロブロック２０４１とを含んで示される。ＰＭＯＳトランジスタ（ＭＰ３）のソースは、電源電圧ＶＤＤに接続され、ゲートには、スイッチング信号であるコアイネーブル信号（ｎＣＯＲＥ＿ＥＮ）が入力され、ドレインは、ハードマクロブロック２０４１に接続される。
【００５６】
図６は、図１に示すディープストップ制御ロジック回路の入出力タイミング図である。
図５及び図６を参照して、本発明の一実施形態に係るディープストップ制御ロジック回路２０６の動作を説明すれば、次のとおりである。
【００５７】
ＳＯＣ２００がディープストップモードで動作する時、ディープストップ制御ロジック回路２０６は、電力制御部２０１で生成されたディープストップイネーブル信号（ＤｅｅｐＳＴＯＰ＿ＥＮ）とストップオン信号（ＳＴＯＰ＿ＯＮ）とが入力され、マルチ閾値ＣＭＯＳコントロールロジック回路２０２で生成された制御信号（ｎＳＣ、ＭＴＣ）を入力される。ディープストップ制御ロジック回路２０６に入力される信号（ＤｅｅｐＳＴＯＰ＿ＥＮ、ＳＴＯＰ＿ＯＮ、ｎＳＣ、ＭＴＣ）は、先に述べたように、それぞれ相違なる遅延を有して入力される。図６に示すように、ディープストップ制御ロジック回路２０６は、ディープストップイネーブル信号（ＤｅｅｐＳＴＯＰ＿ＥＮ）が最初に入力され、次にストップオン信号（ＳＴＯＰ＿ＯＮ）が入力され、その次に制御信号（ＭＴＣ）が入力され、最後に制御信号（ｎＳＣ）が入力される。
【００５８】
また、ディープストップ制御ロジック回路２０６は、マルチ閾値ＣＭＯＳロジック回路２０５からハードマクロブロック２０４に送信されるデータ（ＤＡＴＡ）とＳＯＣ２００がノーマルモードで動作する時、ハードマクロブロック２０４をリセットするためのリセット信号（ｎＲｅｓｅｔ）が入力される。
ディープストップイネーブル信号（ＤｅｅｐＳＴＯＰ＿ＥＮ）は、ディープストップ制御ロジック回路２０６のＡＮＤゲート（ＡＮＤ６１）の第２番目の入力端、ＮＡＮＤゲート（ＮＡＮＤ６１）の第２番目の入力端、ＮＡＮＤゲート（ＮＡＮＤ６２）の第１番目の入力端にそれぞれ入力される。
【００５９】
ストップオン信号（ＳＴＯＰ＿ＯＮ）は、バッファ（Ｂｕｆ６１）を経由してディープストップ制御ロジック回路２０６のＮＡＮＤゲート（ＮＡＮＤ６１）の第１番目の入力端、とディープストップ制御ロジック回路２０６のＮＡＮＤゲート（ＮＡＮＤ６２）の第２番目の入力端にそれぞれ入力される。
バッファ（Ｂｕｆ６２）を経由して入力された制御信号（ｎＳＣ）は、ディープストップコントロールロジック回路２０６のインバータ（ＩＮＶ６１）を経由して、ＡＮＤゲート（ＡＮＤ６１）の第１番目の入力端に入力される。
バッファ（Ｂｕｆ６３）を経由して入力された制御信号（ＭＴＣ）は、ディープストップ制御ロジック回路２０６のフローティング保護回路２０６１のバッファ（ｂｕｆ６４）を制御する。
【００６０】
ディープストップ制御ロジック回路２０６のＡＮＤゲート（ＡＮＤ６１）は、第１番目の入力端にインバータ（ＩＮＶ６１）を経由した制御信号（ｎＳＣ）と、第２番目の入力端にディープストップイネーブル信号（ＤｅｅｐＳＴＯＰ＿ＥＮ）が入力され、入力された制御信号（ｎＳＣ）とディープストップイネーブル信号（ＤｅｅｐＳＴＯＰ＿ＥＮ）とを組み合わせて、コアイネーブル信号（ｎＣＯＲＥ＿ＥＮ）を生成する。生成したコアイネーブル信号（ｎＣＯＲＥ＿ＥＮ）は、ハードマクロブロック２０４のＰＭＯＳトランジスタ（ＭＰ３）のゲートに出力される。
【００６１】
ＳＯＣ２００がノーマルモードからディープストップモードに転換する場合、図６に示すように、コアイネーブル信号ｎＣＯＲＥ＿ＥＮはハイレベル（Ｈ）になり、コアイネーブル信号ｎＣＯＲＥ＿ＥＮによりハードマクロブロック２０４のＰＭＯＳトランジスタＭＰ３はオフ状態となる。したがって、ハードマクロブロック２０４は、パワーオフ状態になるので、スリップモード状態になり、ハードマクロブロック２０４の漏れ電流は減少する。
ＳＯＣ２００がディープストップモードからノーマルモードに転換する場合、コアイネーブル信号（ｎＣＯＲＥ＿ＥＮ）は“ロウ”レベル（Ｌ）になり、コアイネーブル信号（ｎＣＯＲＥ＿ＥＮ）によりハードマクロブロック２０４のＰＭＯＳトランジスタ（ＭＰ３）はターンオンになる。したがって、ハードマクロブロック２０４は、パワーオン状態になるので、ノーマルモード状態となる。
【００６２】
ＮＡＮＤゲート（ＮＡＮＤ６１）は、第１番目の入力端にストップオン信号（ＳＴＯＰ＿ＯＮ）、そして第２番目の入力端にディープストップイネーブル信号（ＤｅｅｐＳＴＯＰ＿ＥＮ）が入力され、入力されたストップオン信号（ＳＴＯＰ＿ＯＮ）とディープストップイネーブル信号（ＤｅｅｐＳＴＯＰ＿ＥＮ）とを組み合わせて、データ送信制御信号（ＤｅｅｐＳＴＯＰ＿ｆｐＥＮ）を生成する。生成したデータ送信制御信号（ＤｅｅｐＳＴＯＰ＿ｆｐＥＮ）は、ＡＮＤゲート（ＡＮＤ６２）の第２入力端に提供される。
【００６３】
ディープストップ制御ロジック回路２０６のＡＮＤゲート（ＡＮＤ６２）の第１入力端（第２入力端を除いた複数の入力端）は、マルチ閾値ＣＭＯＳロジック回路２０５から複数のデータ（ＤＡＴＡ）が入力される。ＡＮＤゲート（ＡＮＤ６２）は、第１入力端に複数のデータ（ＤＡＴＡ）、そして第２入力端にデータ送信制御信号（ＤｅｅｐＳＴＯＰ＿ｆｐＥＮ）が入力され、入力された複数のデータ（ＤＡＴＡ）とデータ送信制御信号（ＤｅｅｐＳＴＯＰ＿ｆｐＥＮ）とを組み合わせて、フローティング保護回路２０６１に出力する。
【００６４】
ＳＯＣ２００がノーマルモードからディープストップモードに転換する場合、ディープストップイネーブル信号（ＤｅｅｐＳＴＯＰ＿ＥＮ）及びストップオン信号（ＳＴＯＰ＿ＯＮ）は、“ハイ”レベル（Ｈ）であるため、２入力のＮＡＮＤゲート（ＮＡＮＤ６１）は、“ロウ”レベル（Ｌ）信号を出力する。したがって、ディープストップ制御ロジック回路２０６のＡＮＤゲート（ＡＮＤ６２）は、マルチ閾値ＣＭＯＳロジック回路２０５から入力されたデータ（ＤＡＴＡ）を“ロウ”レベル（Ｌ）に変更し、“ロウ”レベル（Ｌ）に変更されたデータをフローティング保護回路２０６１に出力する。
【００６５】
ＳＯＣ２００がディープストップモードで動作する時、マルチ閾値ＣＭＯＳ制御ロジック回路２０２で生成される制御信号（ＭＴＣ）は、図６に示すように、“ハイ”レベル（Ｈ）信号である。したがって、ディープストップ制御ロジック回路２０６に“ハイ”レベル（Ｈ）である制御信号（ＭＴＣ）が入力され、入力された制御信号（ＭＴＣ）によりフローティング保護回路２０６１のバッファ（ｂｕｆ６４）はターンオフする。フローティング保護回路２０６１のバッファ（ｂｕｆ６４）がターンオフするので、ＡＮＤゲート（ＡＮＤ６２）により“ロウ”レベル（Ｌ）に変更されたデータは、フローティング保護回路２０６１のインバータ（ＩＮＶ６３、ＩＮＶ６４）により保存される。
【００６６】
マルチ閾値ＣＭＯＳロジック回路２０５を介して入力されたデータ（ＤＡＴＡ）をディープストップ制御ロジック回路２０６のＡＮＤゲート（ＡＮＤ６２）を経由して“ロウ”レベル（Ｌ）に変更して保存することは、ハードマクロブロック２０４で静電気ダイオードを採用する場合、ハードマクロブロック２０４に“ハイ”レベル（Ｈ）信号が印加されると、漏れ電流が発生するので、ハードマクロブロック２０４に入力されるデータを“ロウ”レベル（Ｌ）に変更し維持して、漏れ電流の発生を防止するためである。ハードマクロブロック２０４で静電気ダイオードを採用しない場合、マルチ閾値ＣＭＯＳロジック回路２０５から入力されたデータ（ＤＡＴＡ）は、ディープストップ制御ロジック回路２０６で“ロウ”レベル（Ｌ）に変更せずに、フローティング保護回路２０６１を介してディープストップモード進入直前の状態で保存する。
【００６７】
ＳＯＣ２００がディープストップモードからノーマルモードに転換する場合、マルチ閾値ＣＭＯＳ制御ロジック回路２０２で“ロウ”レベル（Ｌ）の制御信号（ＭＴＣ）が生成され、生成された制御信号によりディープストップ制御ロジック回路２０６のフローティング保護回路２０６１のバッファ（ｂｕｆ６４）は、ターンオン状態となる。したがって、ディープストップ制御ロジック回路２０６は、ＳＯＣ２００がディープストップモードで動作する時、保存していたデータをＳＯＣ２００がノーマルモードに復帰する時に、ハードマクロブロック２０４に出力する。
【００６８】
次に、ディープストップ制御ロジック回路２０６は、ＳＯＣ２００がノーマルモードで動作する時、マルチ閾値ＣＭＯＳロジック回路２０５から入力されたデータ（ＤＡＴＡ）をフローティング保護回路２０６１のバッファ（ｂｕｆ６４）を経由してコアデータ（ＣＯＲＥ＿ＤＡＴＡ）として出力し、出力したコアデータ（ＣＯＲＥ＿ＤＡＴＡ）は、ハードマクロブロック２０４に送信される。
【００６９】
ディープストップ制御ロジック回路２０６のＮＡＮＤゲート（ＮＡＮＤ６２）は、第１番目の入力端にディープストップイネーブル信号（ＤｅｅｐＳＴＯＰ＿ＥＮ）、そして第２番目の入力端にストップオン信号（ＳＴＯＰ＿ＯＮ）が入力され、入力されたディープストップイネーブル信号（ＤｅｅｐＳＴＯＰ＿ＥＮ）とストップオン信号（ＳＴＯＰ＿ＯＮ）とを組み合わせて、ディープストップリセット信号（ＤｅｅｐＳＴＯＰ＿ｎＲｅｓｅｔ）を生成する。生成したディープストップリセット信号（ＤｅｅｐＳＴＯＰ＿ｎＲｅｓｅｔ）は、２入力のＡＮＤゲート（ＡＮＤ６３）の第２番目の入力端に提供される。
【００７０】
ディープストップ制御ロジック回路２０６のＡＮＤゲート（ＡＮＤ６３）の第１番目の入力端は、マルチ閾値ＣＭＯＳロジック回路２０５からリセット信号（ｎＲｅｓｅｔ）が入力される。ＡＮＤゲート（ＡＮＤ６３）は、第１番目の入力端にリセット信号（ｎＲｅｓｅｔ）、そして第２番目の入力端にディープストップリセット信号（ＤｅｅｐＳＴＯＰ＿ｎＲｅｓｅｔ）が入力され、入力されたリセット信号（ｎＲｅｓｅｔ）とディープストップリセット信号（ＤｅｅｐＳＴＯＰ＿ｎＲｅｓｅｔ）とを組み合わせて、コアリセット信号（ＣＯＲＥ＿ｎＲｅｓｅｔ）を生成する。生成したコアリセット信号（ＣＯＲＥ＿ｎＲｅｓｅｔ）は、ハードマクロブロック２０４に出力される。
【００７１】
ＳＯＣ２００がノーマルモードで動作する時、コアリセット信号（ＣＯＲＥ＿ｎＲｅｓｅｔ）は、図６に示すように、“ハイ”レベル（Ｈ）になり、ＳＯＣ２００がノーマルモードからディープストップモードに転換する場合、コアリセット信号（ＣＯＲＥ＿ｎＲｅｓｅｔ）は、図６に示すように、“ロウ”レベル（Ｌ）になる。
したがって、ＳＯＣ２００がディープストップモードからノーマルモードに転換する場合、ディープストップモード時に“ロウ”レベル（Ｌ）を維持していたコアリセット信号（ＣＯＲＥ＿ｎＲｅｓｅｔ）により、ハードマクロブロック２００はリセットされ、コアリセット信号（ＣＯＲＥ＿ｎＲｅｓｅｔ）は、“ハイ”レべル（Ｈ）に遷移する。以後、ＳＯＣ２００がノーマルモードの間、コアリセット信号（ＣＯＲＥ＿ｎＲｅｓｅｔ）は、“ハイ”レベル（Ｈ）を維持する。
【００７２】
ディープストップ制御ロジック回路２０６のＡＮＤゲート（ＡＮＤ６２）は、第１スイッチとし、そしてハードマクロブロック２０４のＰＭＯＳトランジスタ（ＭＰ３）は、第２スイッチとすることができる。ディープストップ制御ロジック回路２０６のＡＮＤゲート（ＡＮＤ６１）は、第１信号発生器とし、そしてＮＡＮＤゲート（ＮＡＮＤ６１）は、第２信号発生器とすることができる。
【００７３】
結果的に、ＳＯＣ２００は、ディープストップモードを具現することができるディープストップ制御ロジック回路２０６を含むことによって、ディープストップモード時にマルチ閾値ＣＭＯＳロジック回路２０５とハードマクロブロック２０４との漏れ電流を減らすことができるので、全体的な漏れ電流を減らすことができる。
【００７４】
尚、本発明は、上述の実施形態に限られるものではない。本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
【図面の簡単な説明】
【００７５】
【図１】本発明の一実施形態に係るディープストップ制御ロジック回路を含むＳＯＣを示すブロック図である。
【図２】図１に示すマルチ閾値ＣＭＯＳ制御ロジック回路の回路図である。
【図３】図１に示すマルチ閾値ＣＭＯＳ制御ロジック回路の入出力タイミング図である。
【図４】図１に示すマルチ閾値ＣＭＯＳロジック回路のセルの回路図である。
【図５】図１に示すディープストップ制御ロジック回路の詳細回路図とハードマクロブロックの接続関係を示す図である。
【図６】図１に示すディープストップ制御ロジック回路の入出力タイミング図である。
【符号の説明】
【００７６】
２００      システムオンチップ（ＳＯＣ）
２０１      電力制御部
２０２      マルチ閾値ＣＭＯＳ制御ロジック回路
２０３      リールタイムクロック回路
２０４、２０４１    ハードマクロブロック
２０５      マルチ閾値ＣＭＯＳロジック回路
２０６      ディープストップ制御ロジック回路
２００１、２００２、２００３、２００４、２００５    遅延回路
２０６１      フローティング保護回路
【図１】
2008060584.tif 000003
【図２】
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【図３】
2008060584.tif 000005
【図４】
2008060584.tif 000006
【図５】
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【図６】
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