(57)【要約】【課題】簡単かつ信号の減衰を抑制した半導体装置を提供する。【解決手段】ＳＯＩ構造の半導体基板２１として、絶縁膜２３，２４，２５を積層形成し、低容量化、高抵抗化を図る。半導体層２６を分離して形成した素子形成領域２６ａと上面に形成するシリコン酸化膜２８を挟んで設けた導体膜２９とでコンデンサＣａを形成し、導体膜２９とシリコン酸化膜３１を挟んで設けた電極３３とでコンデンサＣｂを形成し、これらを並列に接続し、それぞれのコンデンサとする。これらを直列に接続して各コンデンサの分担電圧を積算した高電圧を得る。各コンデンサＣ１〜Ｃｎはシリコン基板２２との間で寄生容量を持つことになるが、石英ガラス層２４を設けているので、低容量化および高抵抗化を図れ、信号のグランド端子への漏れによる減衰を防止できる。【選択図】図１
2008252066.tif 000002
【特許請求の範囲】
【請求項１】
支持基板上に絶縁膜を介して素子形成用の半導体層が形成された半導体基板と、
前記半導体基板上に設けられ前記半導体層とこの半導体層上に誘電体膜を介して形成した導体層との間で形成される複数の容量素子と、
前記容量素子を直列に接続して形成したレベルシフト回路とを備え、
前記半導体基板を構成する前記絶縁膜は、複数の絶縁膜を積層して形成することにより、前記複数の容量素子を直列にした構成におけるインピーダンスが前記半導体層と前記支持基板との間に介在する寄生容量成分のインピーダンスよりも小さくなるように設定されていることを特徴とする半導体装置。
【請求項２】
支持基板上に絶縁膜を介して素子形成用の半導体層が形成された半導体基板と、
前記半導体基板上に設けられ前記半導体層とこの半導体層上に誘電体膜を介して形成した導体層との間で形成される複数の容量素子と、
前記容量素子を直列に接続して形成した高耐圧用のレベルシフト回路とを備え、
前記半導体基板を構成する前記絶縁膜は、複数の絶縁膜を積層して形成することにより、前記複数の容量素子を直列にした構成におけるインピーダンスが前記半導体層と前記支持基板との間に介在する寄生容量成分のインピーダンスよりも小さくなるように設定されていることを特徴とする半導体装置。
【請求項３】
支持基板上に絶縁膜を介して素子形成用の半導体層が形成された半導体基板と、
前記半導体基板上に設けられ前記半導体層とこの半導体層上に誘電体膜を介して形成した導体層との間で形成される容量素子と、
前記容量素子を含んで構成される信号伝達回路とを備え、
前記半導体基板を構成する前記絶縁膜は、複数の絶縁膜を積層して形成することにより、前記信号伝達回路のインピーダンスが前記半導体層と前記支持基板との間に介在する寄生容量成分のインピーダンスよりも小さくなるように設定されていることを特徴とする半導体装置。
【請求項４】
請求項１ないし３のいずれかに記載の半導体装置において、
前記半導体基板は、前記支持基板と前記半導体層を形成するための半導体層形成用基板とをそれらいずれかもしくは双方に前記絶縁膜を形成した状態で貼り合せ法により形成したもので、
前記半導体基板を構成する前記絶縁膜は、第１の酸化膜、高抵抗且つ低誘電率の第２の酸化膜および第３の酸化膜の積層膜により構成されていることを特徴とする半導体装置。
【請求項５】
請求項１ないし３のいずれかに記載の半導体装置において、
前記半導体基板は、前記支持基板と前記半導体層を形成するための半導体層形成用基板とをそれらいずれかに前記絶縁膜を形成した状態で貼り合せ法により形成したもので、
前記半導体基板を構成する前記絶縁膜は、第１の酸化膜および高抵抗且つ低誘電率の第２の酸化膜の積層膜により構成されていることを特徴とする半導体装置。
【請求項６】
請求項１ないし５のいずれかに記載の半導体装置において、
前記容量素子は、３０ｐＦ以上で所定の容量値に設定されていることを特徴とする半導体装置。
【請求項７】
請求項１ないし６のいずれかに記載の半導体装置において、
前記容量素子は、前記半導体基板の前記半導体層中に前記絶縁膜に達する素子分離領域により分離された素子形成領域に設けられることを特徴とする半導体装置。
【請求項８】
請求項７に記載の半導体装置において、
前記素子分離領域は、前記素子形成領域を包囲し且つ前記半導体層中に前記絶縁膜まで貫通するように形成されたトレンチ内に素子分離用絶縁膜を埋め込んで形成したトレンチ分離領域として形成されていることを特徴とする半導体装置。
【請求項９】
請求項７に記載の半導体装置において、
前記素子分離領域は、前記素子形成領域を包囲し且つ前記半導体層中に前記絶縁膜まで達するように当該半導体層の導電型と異なる導電型に形成された接合型素子分離領域として形成されていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力信号のレベルを変換して出力したり、信号を伝達したりすることができる回路を備えた半導体装置に関する。
【背景技術】
【０００２】
この種の半導体装置として、たとえば入力信号のレベルを高電圧に変換して出力するインバータ用高耐圧のレベルシフト素子においては、特許文献１に示すような単体の１２００Ｖ高耐圧ＬＤＭＯＳ（lateral diffusion MOS）で実現する構成のものや、あるいは、抵抗、キャパシタとＬＤＭＯＳを多段に積むように接続して１２００Ｖ耐圧を確保する構成のものなどがある。
【特許文献１】特開２００４−６６７４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、上記した特許文献１に示すようなものでは、１２００Ｖという耐圧を確保するために、横方向の寸法として耐圧を決定するチャンネルとドリフト層の間隔が数十ミクロン程度必要となるため、全体として大型化してしまうものであった。また、縦方向寸法についても、配線の層間膜厚を１２００Ｖの耐圧を保証するため、現状のサブミクロン程度であるのに対して、数ミクロン程度に厚くする必要があり、プロセスコストが高くなるという不具合がある。
【０００４】
また、上記した後者のものでは、ＬＤＭＯＳを多段に積む回路構成であるから、定常時は抵抗で均等に分圧された電圧がＬＤＭＯＳに印加されることになる。しかし、電源Ｖｃｃが１０Ｖ付近から１２００Ｖ程度まで急激に変化するｄＶ／ｄｔサージ発生時には、キャパシタを介してサージを引き抜く構成となっている。このため、ＬＤＭＯＳに加え、抵抗、キャパシタ、ゲート／ソース間ダイオード、ドレイン／ソース間ダイオードなど多数の素子を設ける必要があり、全体として面積が増大してしまうため、小型化による低コスト化が望まれていた。
【０００５】
また、上記のような高耐圧のレベルシフト回路以外にも、低電圧のレベルシフト回路やコンデンサを介して信号を伝達する信号伝達回路を備えた半導体装置においては、同様にして寄生容量成分に起因した信号の抜けが発生するため、信号レベルが低減してしまう不具合があった。
【０００６】
本発明は、上記事情を考慮してなされたもので、その目的は、小型且つ低コストで実現できる高耐圧のレベルシフト回路や、信号伝達の際に信号抜けが発生しにくくなるようにした低電圧のレベルシフト回路あるいは信号伝達回路を備えた半導体装置を提供することにある。
【課題を解決するための手段】
【０００７】
請求項１の発明によれば、半導体基板上に複数の容量素子を形成し、これらを直列に接続することで各容量素子による電圧の分担をすることで全体として高い電圧を端子間に得ることができ、これによってレベルシフト回路を実現することができる。そして、このとき、半導体基板に設けている絶縁膜として複数の絶縁膜を積層して形成し、これによって複数の容量素子を直列にした構成におけるインピーダンスが半導体層と支持基板との間に介在する寄生容量成分のインピーダンスよりも小さくなるように設定されるので、寄生容量成分が容量素子により形成したレベルシフト回路の動作に悪影響を及ぼすことがなくなり、安定した動作を行わせることができるようになる。
【０００８】
請求項２の発明によれば、半導体基板上に複数の容量素子を形成し、これらを直列に接続することで各容量素子による電圧の分担をすることで全体として高い電圧を端子間に得ることができ、これによって高耐圧のレベルシフト回路を実現することができる。そして、このとき、半導体基板に設けている絶縁膜として複数の絶縁膜を積層して形成し、これによって複数の容量素子を直列にした構成におけるインピーダンスが半導体層と支持基板との間に介在する寄生容量成分のインピーダンスよりも小さくなるように設定されるので、寄生容量成分が容量素子により形成したレベルシフト回路の動作に悪影響を及ぼすことがなくなり、安定した動作を行わせることができるようになる。
【０００９】
請求項３の発明によれば、半導体基板上に半導体層とこの半導体層上に誘電体膜を介して形成した導体層との間に容量素子を形成し、この容量素子を含んで信号伝達回路を構成するので、容量素子のインピーダンスが半導体層と支持基板との間に介在する寄生容量成分のインピーダンスよりも小さくなるように設定されるので、寄生容量成分が容量素子により形成した信号伝達回路の信号伝達動作に悪影響を及ぼすことがなくなり、伝達する信号のレベルが低下することなく安定した動作を行わせることができるようになる。
【００１０】
請求項４の発明によれば、上記発明において、半導体基板を支持基板と半導体層を形成するための半導体層形成用基板とをそれらいずれかもしくは双方に絶縁膜を形成した状態で貼り合せ法により形成し、その絶縁膜を、第１の酸化膜、高抵抗且つ低誘電率の第２の酸化膜および第３の酸化膜の積層膜により構成しているので、半導体層と支持基板との間に介在する寄生容量成分のインピーダンスをレベルシフト回路の容量素子の直列回路によるインピーダンスよりも大きくなるように構成でき、これによって、寄生容量成分が容量素子により形成したレベルシフト回路の動作に悪影響を及ぼすことがなくなり、安定した動作を行わせることができるようになる。
【００１１】
請求項５の発明によれば、請求項１ないし３の発明において、半導体基板を支持基板と半導体層を形成するための半導体層形成用基板とをそれらいずれかに絶縁膜を形成した状態で貼り合せ法により形成し、その絶縁膜を、第１の酸化膜および高抵抗且つ低誘電率の第２の酸化膜の積層膜により構成しているので、半導体層と支持基板との間に介在する寄生容量成分のインピーダンスが容量素子のインピーダンスよりも大きくなるように構成でき、これによって、寄生容量成分が容量素子により形成したレベルシフト回路の動作に悪影響を及ぼすことがなくなり、安定した動作を行わせることができるようになる。
【００１２】
請求項６の発明によれば、上記各発明において、容量素子を３０ｐＦ以上で所定の容量値に設定しているので、半導体層と支持基板との間に介在する寄生容量成分のインピーダンスをレベルシフト回路の容量素子のインピーダンスよりも大きくなるように構成でき、これによって、寄生容量成分が容量素子により形成した回路の動作に悪影響を及ぼすことがなくなり、安定した動作を行わせることができるようになる。この場合に、高抵抗且つ低誘電率の第２の酸化膜により形成する抵抗値を比較的低い値に設定しても十分にその効果を得ることができるようになり、第２の酸化膜の設計条件を広くすることができるようになる。
【００１３】
請求項７の発明によれば、上記各発明において、容量素子を形成する素子形成領域として、半導体基板の半導体層中に素子分離領域を形成して分離して構成しているので、隣接する素子形成領域との間の電気的な干渉を低減することができる。
【００１４】
請求項８の発明によれば、素子分離領域をトレンチ内に素子分離用絶縁膜を埋め込んで形成したトレンチ分離領域により形成しているので、隣接する素子形成領域との間の絶縁性を良好に保持することができる。
【００１５】
請求項９の発明によれば、素子分離領域を半導体層の導電型と異なる導電型に形成された接合型素子分離領域を形成して設けているので、隣接する素子形成領域との間の絶縁性を良好に保持することができる。
【発明を実施するための最良の形態】
【００１６】
（第１の実施形態）
以下、本発明をインバータ回路に適用した場合の第１の実施形態について図１ないし図５を参照しながら説明する。
図３は、インバータ回路１とこれを駆動するＨＶＩＣ（高耐圧ＩＣ）２の概略的な構成を示すもので、インバータ回路１は、上下のアームに対応する２つのＩＧＢＴ３，４から構成され、上アームのＩＧＢＴ３のコレクタは１２００Ｖの高圧電源端子Ｖｓに接続され、下アームのＩＧＢＴ４のエミッタはアースされている。ＩＧＢＴ３のエミッタとＩＧＢＴ４のコレクタは共通に接続され、出力端子Ｏとされる。
【００１７】
この場合、ＩＧＢＴ３がオンでＩＧＢＴ４がオフの状態では、出力端子Ｏが１１８５Ｖ程度となり、ＩＧＢＴ３がオフでＩＧＢＴ４がオンの状態では、出力端子Ｏが略０Ｖとなる。したがって、出力端子Ｏは、インバータ回路１の動作状況に応じて、０Ｖと１１８５Ｖとの間でいずれかの電圧レベルとなるように駆動信号に応じて変化する。
【００１８】
次に、ＨＶＩＣ２において、各ＩＧＢＴ３，４には、それぞれのゲートにゲート信号を与えるＬＶＩＣ（低圧ＩＣ）５，６が接続されている。高圧側のＬＶＩＣ５は、負極が出力端子Ｏに接続された５Ｖの直流電源７から電源端子間に給電され、ゲート信号としてエミッタ電位を基準として約５Ｖの電圧信号を出力端子Ｐ２からＩＧＢＴ３のゲートに与える。したがって、ＩＧＢＴ３のゲート端子には、グランドレベルからの電位として、出力端子Ｏが０Ｖ相当のときには約５Ｖの電圧が印加され、出力端子Ｏが１１８５Ｖ相当のときには約１１９０Ｖの電圧が印加されることになる。
【００１９】
ＬＶＩＣ５には入力信号がレベルシフト回路８から与えられ、これに応じて前述したゲート信号を出力する構成であるが、内部回路には異常状態を検知する構成を備えていて、例えば過電流、電圧低下、過熱状態などの検知を行うように構成され、その検出信号をレベルシフト回路９に出力する。レベルシフト回路８および９は、直流電源７から電源端子ＶＨ，ＶＬ間に給電される回路部と、グランドレベルに接続される回路部とが設けられている。
【００２０】
レベルシフト回路８は、後述するように、グランドレベルに接続された回路部の入力端子Ｐ１に低圧回路側に設けている駆動回路１０から駆動信号が入力され、出力端子Ｏの電圧レベルに応じて高電圧にレベル変換を行いＬＶＩＣ５への入力信号として出力端子Ｐ２から出力する。レベルシフト回路９は、これとは逆に、ＬＶＩＣ５から入力端子Ｑ２に検出信号が入力されると、その検出信号を出力端子Ｏの電圧レベルに応じて低電圧にレベル変換を行い、出力端子Ｑ１から駆動回路１０に出力する。
【００２１】
低電圧側のＬＶＩＣ６は、負極がグランド端子に接続された５Ｖの直流電源１１から給電され、ゲート信号としてエミッタ電位を基準として約５Ｖの電圧をＩＧＢＴ４のゲートに与える。したがって、ＩＧＢＴ３のゲート端子には、グランドレベルからの電位として約５Ｖの電圧が印加される。ＬＶＩＣ６には入力信号が駆動回路１０から与えられ、これに応じて前述したゲート信号を出力する構成である。駆動回路１０は、直流電源１１から給電され、入力端子Ａに駆動信号が入力される。
【００２２】
図４はレベルシフト回路８の内部構成の概略を示すものである。入力端子Ｐ１はコンデンサ回路１２ａに接続されると共に、インバータ回路１３を介してコンデンサ回路１２ｂに接続されている。コンデンサ回路１２ａ、１２ｂは、入力端子Ｐ１から入力されるパルス信号のレベルを高電圧にシフトし、それぞれからアップトリガ、ダウントリガを生成して遅延出力回路１４に出力する。遅延出力回路１４は、入力されたトリガ信号を所定の遅延時間をもって出力するもので、ＳＲラッチ回路１５に接続されている。このＳＲラッチ回路は、遅延出力回路１４から入力される信号によって反転駆動した信号を出力端子Ｐ２に出力する。
【００２３】
図２はコンデンサ回路１２ａの構成を示している。なお、コンデンサ回路１２ｂも同様の構成であるので、ここではコンデンサ回路１２ａのみについて説明する。図２（ａ）はコンデンサ回路１２ａの電気的構成を示し、図２（ｂ）は、コンデンサ回路１２ａを構成する容量素子の具体的構成を模式的に示した断面図である。
【００２４】
まず、図２（ａ）において、直流電源７から給電される電源端子ＶＨ，ＶＬ間に出力回路１６が接続され、出力端子Ｐ３は遅延出力回路１４に接続されている。直流電源７の低圧側の電源端子ＶＬとグランド端子との間に、後述するコンデンサＣ１〜Ｃｎ（ｎは２以上の自然数）および抵抗Ｒの直列回路が接続されている。コンデンサＣ１〜Ｃｎは、本発明でいう容量素子として機能するもので、それぞれ１００〜２００Ｖ程度の耐圧を有する構造に形成され、容量は２０〜５０ｐＦの範囲に設定されている。これらのコンデンサＣ１〜Ｃｎをたとえば１０個程度の個数を直列接続することで１２００Ｖ相当の高電圧（具体的には１１９０Ｖ程度）を分担可能に構成される。
【００２５】
電源端子ＶＬは、前述のようにインバータ回路１の出力端子Ｏに接続されているので、この出力端子Ｏの電位が０Ｖと１１８５Ｖ程度の高電圧との間で変化するのに追従して変化する。これにより、出力端子Ｏが高電圧の状態にあるときには、コンデンサＣ１〜Ｃｎの直列回路に１１８５Ｖの電圧が印加されることになり、これらのコンデンサＣ１〜Ｃｎに電荷が充電される。出力端子Ｏが低電圧つまり０Ｖに戻ったときには、コンデンサＣ１〜Ｃｎによる電荷が放電されるので、電源端子ＬＶも０Ｖになる。
【００２６】
コンデンサ回路１２ａにおいては、入力端子Ｐ１に図示のようなパルス信号が入力されると、その立下りのタイミングで入力端子Ｐ１の電位が急激に下がるので、その変化が信号伝達用のコンデンサＣ１〜Ｃｎの回路を通じて微分出力となって出力回路１６の低圧側の電源端子ＶＬに伝わる。これにより、出力回路１６が動作してトリガ信号を出力端子Ｐ３から出力する。このとき、電源端子ＶＬが前述のように低電圧であるときは低電圧のトリガ信号として出力され、高電圧であるときには高電圧のトリガ信号として出力される。この結果、レベルがシフトされた高電圧の信号として出力されることになる。
【００２７】
なお、実際には、構造上の関係から、図２（ａ）中、コンデンサ回路１２ａを構成する各コンデンサＣ１〜Ｃｎには、グランド端子との間に寄生容量成分が等価的に接続されており、これらが動作に影響を与えることがある。本実施形態においては、この寄生容量成分の影響を低減する構成を採用しており、以下その構成について説明する。
【００２８】
図１および図２（ｂ）は、コンデンサ回路１２ａ、１２ｂを構成している各コンデンサＣ１〜Ｃｎの構成を模式的な断面図で示している。
半導体基板２１は、ＳＯＩ（silicon on insulator）基板といわれるもので、支持基板となるシリコン基板２２上に絶縁膜としてのシリコン酸化膜（第１の絶縁膜）２３、石英ガラス膜（第２の絶縁膜）２４、シリコン酸化膜（第３の絶縁膜）２５の積層膜を介してシリコン単結晶からなる半導体層２６が設けられたものである。
【００２９】
この半導体基板２１は、いわゆる貼り合わせ法により形成されたもので、次のようにして形成されるものである。支持基板側においては、シリコン基板２２にシリコン酸化膜２３を形成するとともにこの上に別途石英ガラス膜２４を成膜した状態とする。半導体層２６側においては、この半導体層２６を形成するためのシリコン基板にあらかじめシリコン酸化膜２５を形成しておく。この後、支持基板２２と半導体層形成用のシリコン基板とをシリコン酸化膜２３、石英ガラス膜２４の面とシリコン酸化膜２５の面とを向かい合わせにした状態で貼り合わせる工程を経て、半導体層形成用のシリコン基板側をエッチングもしくは研磨などにより単結晶シリコンの層が所定の膜厚の半導体層２６を形成して半導体基板２１を得る。
【００３０】
この半導体基板２１の半導体層２６は、シリコン酸化膜２５まで届く深さのトレンチを形成してその内部にシリコン酸化膜２７を埋め込んでトレンチ分離領域とした構造が形成されており、これによって、外周を絶縁膜で囲まれた素子形成領域２６ａとなるように絶縁分離された状態に形成されている。コンデンサＣ１〜Ｃｎを形成するための素子形成領域２６ａは、ｎ型で高濃度の不純物が導入されている（ｎ＋層を形成している）。
【００３１】
各素子形成領域２６ａには、図２（ｂ）に示しているように、第１のコンデンサＣａおよび第２のコンデンサＣｂが並列に接続されるように作りこまれている。第１のコンデンサＣａは、素子形成領域２６ａとその表層に形成されたシリコン酸化膜などの誘電体膜として機能する絶縁膜２８を挟んで上面に対向するように形成された導体層２９とにより構成される。
【００３２】
導体層２９は、たとえば多結晶シリコン膜からなるもので、その上面端部にはアルミニウムの電極３０が形成されており、残りの部分を覆うようにシリコン酸化膜などの誘電体膜として機能する絶縁膜３１が形成されている。素子形成領域２６ａの上面で絶縁膜２８が形成されていない部分に多結晶シリコン膜などからなる導体層３２が形成されており、その上面と絶縁膜３１の上面を覆うようにアルミニウムなどの電極３３が形成されている。第２のコンデンサＣｂは、導体層２９と絶縁膜３１を挟んで対向する電極３３とにより形成される。
【００３３】
この構成により、電極３０と３３との間に第１および第２のコンデンサＣａおよびＣｂが並列に接続された構成が得られる。そして、このように上下に積層した構成で容量を大きくすることができるので、省スペース化を図ることができる。図１に示すように、このように構成されたコンデンサＣ１〜Ｃｎが半導体基板２１上に並べて形成された状態となっている。各コンデンサＣ１〜Ｃｎの電極３０を端子Ａ１〜Ａｎ、電極３３を端子Ｂ１〜Ｂｎとし、これら電極間を電気的に二接続するように配線パターンが形成されている。接続形態は、たとえば端子Ｂ１とＡ２、Ｂ２とＡ３というように隣接する端子間が接続される。
【００３４】
ところで、上記構成においては、実際には、素子形成領域２６ａは、下地の絶縁膜であるシリコン酸化膜２５、石英ガラス層２４、シリコン酸化膜２３を介してシリコン基板２２と電気的に結合する関係にある。これらシリコン酸化膜２３、石英ガラス層２４、シリコン酸化膜２５は、絶縁膜であるから電気的に導通する構成ではないが、寄生容量として機能する。
【００３５】
ここで、石英ガラス層２４は、誘電率がほぼシリコン酸化膜と同じであるから、抵抗要素としての機能することが予想される。そこで、この層を電気的に高抵抗な寄生抵抗Ｒｐとみなし、上下のシリコン酸化膜２３、２５を寄生容量Ｃｐ１、Ｃｐ２とみなす。すると、図２（ａ）にも示しているように、各コンデンサＣ１〜Ｃｎの共通接続点からグランド端子にコンデンサＣｐ１、寄生抵抗Ｒｐ、寄生容量Ｃｐ２を直列に接続した構成の寄生インピーダンスＺｐ１としてみることができる。つまり、これら寄生インピーダンスＺｐ１〜Ｚｐｎ−１が、コンデンサＣ１〜Ｃｎの共通接続点からグランド端子に接続されたことと等価な状態とみなすことができる。
【００３６】
この構成では、寄生インピーダンスＺｐｎ−１が最も高い電圧がかかることになり、グランド端子との間で最高１１００Ｖ程度の電圧がかかる。このとき、前述したように図２（ａ）に示す入力端子Ｐ１にパルス信号が入力されると、容量成分のみの構成では信号変化する際にグランド端子側に抜けてしまうことになるが、このように高抵抗からなる寄生抵抗Ｒｐを介在させた構成としているので、信号の抜けによる減衰を抑制することができ、動作を確実なものとすることができる。
【００３７】
図５は、発明者がシミュレーションにより見積もった各コンデンサＣ１〜Ｃｎに必要とされる寄生抵抗Ｒｐの抵抗値の範囲を示す図である。たとえば、コンデンサＣ１〜Ｃｎの容量を２０ｐＦで設計したときには、高抵抗層Ｒｐの抵抗値として１００００Ω（１×１０４Ω）以上必要であり、３０ｐＦで設計したときには数百Ω以上にすれば良いことがわかった。実際の高抵抗層Ｒｐの抵抗値は、石英ガラス層２４を用いていることから、１×１０２２Ω程度の抵抗値を得ることができるので、これによって確実に信号の抜けを防止することができるようになる。
【００３８】
このような本実施形態によれば、レベルシフト回路８を複数のコンデンサＣ１〜Ｃｎを直列接続してなるコンデンサ回路１２ａ（１２ｂ）により構成したので、ＬＤＭＯＳなどを多段に接続する構成と異なり、省スペース化を図ることができるとともに、プロセスコストも低減できるので低コスト化を図ることができる。
【００３９】
また、コンデンサ回路１２ａ、１２ｂを構成する各コンデンサＣ１〜Ｃｎを、素子形成領域２６ａに上下に積層する状態に形成した２つのコンデンサＣａ、Ｃｂを並列に接続することで容量を大きく取れるようにしたので、これによっても省スペース化を図れるとともに、大容量化を図ることができる。
【００４０】
半導体基板２１として、ＳＯＩ基板を用い、その絶縁膜としてシリコン酸化膜２３、２５間に高抵抗かつ低誘電率の石英ガラス層２４を介在させる構成として高抵抗な寄生インピーダンスとなるようにしたので、コンデンサＣ１〜Ｃｎを直列接続して高電圧のレベルシフトを行いつつ信号を伝達させる構成において、グランド端子への信号抜けに起因した信号の減衰を防止する構成とすることができる。この場合に、特殊な構成を必要としないので、簡単かつ安価に提供することができ、しかも面積も増大させることがないので、チップサイズを大きくすることもない。
【００４１】
また、コンデンサＣ１〜Ｃｎの容量値を３０ｐＦもしくはそれ以上の値に設定することで、高抵抗値Ｒｐとして設定する値を数百Ω以上程度まで低いものとすることができるので、使用する材料の制約を少なくでき、これによって適用し易いものとすることができる。
【００４２】
（第２の実施形態）
図６ないし図８は本発明の第２の実施形態を示すもので、第１の実施形態と異なるところは、通常の低耐圧系の信号伝達回路に適用したところである。
すなわち、図６に示すように、信号伝達回路に使用されるコンデンサＣ１０、Ｃ２０、Ｃ３０は、構成としては図１に示した第１の実施形態の構成と同じである。個々のコンデンサＣ１０〜Ｃ３０は、個別に端子Ａ１〜Ａ３、Ｂ１〜Ｂ３が配線される独立した回路素子として設けられている。
【００４３】
コンデンサＣ１０は、たとえば図７に示すような信号伝達回路４１を構成している。すなわち入力端子Ａ１と出力端子Ｂ１との間に並列に接続されたコンデンサＣａおよびＣｂ（図２（ｂ）参照）の合成されたコンデンサＣ１０が接続された構成である。信号伝達回路４１には、寄生容量として前述同様の容量Ｃｐ１,Ｃｐ２が形成されており、これらの間に高抵抗体Ｒｐが接続されており、容量Ｃｐ１、抵抗体Ｒｐ、容量Ｃｐ２の直列回路による寄生インピーダンスＺｐ１がグランドレベルとの間に接続されたものとなっている。
【００４４】
上記の構成において、寄生インピーダンスＺｐ１は、高抵抗体Ｒｐ１が直列に介在することでコンデンサ１０の容量で決まるインピーダンスに比べて大きくなるように設定されている。これにより、図８に示すように、入力端子Ａに入力される入力信号Ｓａ（振幅Ｉａ）に対して、出力端子Ｂから出力される出力信号Ｓｂ（振幅Ｉｂ）の減衰量を低減して（Ｉａ≒Ｉｂ）信号伝達効率の良いものとすることができる。
【００４５】
なお、従来構成に相当するものでは、高抵抗体Ｒｐ１が介在しない構成であるから、寄生インピーダンスがコンデンサ１０の容量から換算するインピーダンスに比較して無視できない程度の大きさになってくるので、入力信号Ｓａがグランドにリークする量が増えて出力信号Ｓｂの減衰量が大きくなる。
【００４６】
（第３の実施形態）
図９は本発明の第３の実施形態を示すもので、第１の実施形態と異なるところは、トレンチ分離領域を形成するシリコン酸化膜２７に代えて、半導体層２６に接合型素子分離領域としての素子分離用拡散領域２６ｂを形成した構成としたところである。すなわち、本実施形態においては、トレンチ分離構造を採用する構成と異なり、ｐｎ接合による素子間分離を行なう構成とするために、素子分離用拡散領域２６ｂを設けている。
【００４７】
例えば、半導体層２６の導電型がｐ型に形成されている場合には、その表面から第１の絶縁膜であるシリコン酸化膜２５まで達するように導電型がｎ型となる不純物をイオン注入あるいは熱拡散などにより導入して素子分離用拡散領域２６ｂを形成する。半導体層２６の導電型がｎ型の場合には、素子分離用拡散領域２６ｂの導電型はｐ型となるように不純物を導入する。
【００４８】
素子の動作時には、半導体層２６の素子形成領域２６ａと素子分離用拡散領域２６ｂとの間のｐｎ接合が逆バイアスが印加されるように回路を形成して動作させることで、隣接する素子形成領域２６ａ間が電気的に分離された状態で動作させることができるものである。
このような第３の実施形態においても、第１の実施形態と同様の作用効果を得ることができる。また、本実施形態は、第２の実施形態に適用することもでき、この場合にも同様の作用効果を得ることができる。
【００４９】
（第４の実施形態）
図１０は本発明の第４の実施形態を示すもので、第１の実施形態と異なるところは、半導体基板２１に代えて、半導体基板３４を用いる構成としたところである。半導体基板３４は、支持基板となるシリコン基板２２上に石英ガラス膜（第２の絶縁膜）２４、シリコン酸化膜（第１の絶縁膜）２５の積層膜を介してシリコン単結晶からなる半導体層２６が設けられたＳＩＯ基板である。
【００５０】
この半導体基板３４は、いわゆる貼り合わせ法により形成されたもので、次のようにして形成されるものである。支持基板側においては、シリコン基板２２上に石英ガラス膜２４を成膜した状態とする。半導体層２６側においては、この半導体層２６を形成するためのシリコン基板にあらかじめシリコン酸化膜２５を形成しておく。この後、支持基板２２と半導体層形成用のシリコン基板とを石英ガラス膜２４の面とシリコン酸化膜２５の面とを向かい合わせにした状態で貼り合わせる工程を経て、半導体層形成用のシリコン基板側をエッチングもしくは研磨などにより単結晶シリコンの層が所定の膜厚の半導体層２６を形成して半導体基板３４を得る。
【００５１】
以上のような構成とした本実施形態においても、第１の実施形態と同様の作用効果を得ることができる。
なお、第４の実施形態においては、支持基板２２側に石英ガラス膜２４を形成した状態として貼り合せを行なうようにしたが、半導体層形成用のシリコン基板側に石英ガラス膜２４を形成しておいて貼り合せを行なっても良い。また、その逆に、支持基板２２側に石英ガラス膜２４およびシリコン酸化膜２５を形成しておいて半導体層形成用のシリコン基板と貼り合せを行なうようにしても良い。
加えて、第４の実施形態は、第１の実施形態に代えて適用した場合で説明したが、勿論第２の実施形態や第３の実施形態に代えて適用することもできる。
【００５２】
（第５の実施形態）
図１１は本発明の第５の実施形態を示すもので、第１の実施形態と異なるところは、半導体基板２１に代えて半導体基板３５を用いる構成とすると共に、その半導体基板３５を絶縁板３６に接着固定する構成としたところである。
半導体基板３５は、支持基板２２およびシリコン酸化膜２３に相当する構成を備えておらず、半導体層２６の下面にシリコン酸化膜２５および石英ガラス膜２４を備えた構成とされている。絶縁板３６は導電性を有さずこれを実装するプリント基板などとの間で絶縁性を保持することができるものである。例えばセラミック板やその他の絶縁性の高い材料を用いることができる。
【００５３】
このような構成を採用することで、半導体基板３５とグランド端子側との間の絶縁性を高めることができ、これによって寄生容量の成分を小さくして寄生インピーダンスを大きくすることができ、グランド端子への信号抜けに起因した信号の減衰を防止する構成とすることができる。
【００５４】
なお、上記した第５の実施形態は、第１〜第４の実施形態の構成に使用しているいずれの半導体基板２１、３４を用いることもでき、この場合には、それぞれの効果に加えてさらに高い寄生容量の低下の効果を得ることができる。
【００５５】
（他の実施形態）
本発明は、上記実施形態にのみ限定されるものではなく、次のように変形また拡張できる。半導体基板２１を構成する絶縁膜２３〜２５は、他の材質の膜を用いても良い。この場合において、少なくともひとつの絶縁膜が誘電率が高くなく、抵抗率が高い材料を用いて形成することが好ましい。
また、上記の絶縁膜について、膜厚を厚く形成することはグランド端子との間の寄生容量を低下させることができるので、信号伝達に際して信号抜けによる減衰を低減できるので有効である。
【００５６】
絶縁膜について、さらに多くの複数の絶縁膜を形成することで寄生容量の低減や抵抗値の増大を図ることも有効な手段である。
コンデンサＣ１〜Ｃｎを形成する誘電体膜はシリコン酸化膜以外に、シリコン窒化膜やシリコン炭窒化膜など種々の誘電体膜を用いることができる。
【図面の簡単な説明】
【００５７】
【図１】本発明の第１の実施形態を示す、コンデンサ形成部分の模式的な断面図
【図２】コンデンサ回路の電気的構成図とひとつのコンデンサの模式的構成と寄生容量の対応関係を示す図
【図３】インバータ回路を駆動するＨＶＩＣの電気的構成図
【図４】レベルシフト回路の電気的構成図
【図５】コンデンサの容量と必要な抵抗値の範囲を示す図
【図６】本発明の第２の実施形態を示す図１相当図
【図７】信号伝達回路の電気的構成図
【図８】信号伝達回路の入出力信号の波形図
【図９】本発明の第３の実施形態を示す図１相当図
【図１０】本発明の第４の実施形態を示す図１相当図
【図１１】本発明の第５の実施形態を示す図１相当図
【符号の説明】
【００５８】
図面中、２はＨＶＩＣ、３，４はＩＧＢＴ、５，６はＬＶＩＣ、８，９はレベルシフト回路、１０は駆動回路、１２ａ，１２ｂはコンデンサ回路、１６は出力回路、２１、３４、３５は半導体基板、２２はシリコン基板（支持基板）、２３，２５はシリコン酸化膜（第１の絶縁膜、第３の絶縁膜）、２４は石英ガラス層（第２の絶縁膜）、２６は半導体層、２６ａは素子形成領域、２８，３１は絶縁膜（誘電体膜）、２９は導体層、３０，３３は電極、３６は絶縁板、Ｃ１〜Ｃｎはコンデンサ（容量素子）、Ｚｐは寄生インピーダンス、Ｃｐ１，Ｃｐ２は寄生容量、Ｒｐは寄生抵抗である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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