(57)【要約】【課題】高速動作が可能な電子回路を提供する。【解決手段】第１の動作開始信号のセットに同期して動作を開始し第１の出力データ信号を出力する第１の回路と、第１の動作開始信号がリセットされてから第１の遅延時間の経過後に第１の動作終了信号をリセットする第１の遅延回路と、第２の動作開始信号のセットに同期して動作を開始し第２の出力データ信号を出力する第２の回路と、第２の動作開始信号のリセットに同期して第２の動作終了信号をリセットする第２の遅延回路とを備え、第１の回路は第２の回路より動作速度が速く、第１の遅延時間は第２の遅延時間よりも短いことを特徴とする。【選択図】図１
2008244999.tif 000002
【特許請求の範囲】
【請求項１】
入力データ信号及び第１の動作開始信号を入力とし、前記第１の動作開始信号のセットに同期して動作を開始し、前記入力データ信号に対応する第１の出力データ信号を出力する第１の回路と、
前記入力データ信号及び前記第１の動作開始信号を入力とし、前記第１の動作開始信号がセットされてから、前記入力データ信号に応じて設定された第１の遅延時間の経過後に第１の動作終了信号をセットする一方、前記第１の動作開始信号がリセットされてから前記第１の遅延時間の経過後に前記第１の動作終了信号をリセットする第１の遅延回路と、
前記入力データ信号及び第２の動作開始信号を入力とし、前記第２の動作開始信号のセットに同期して動作を開始し、前記入力データ信号に対応する第２の出力データ信号を出力する第２の回路と、
前記第２の動作開始信号を入力とし、前記第２の動作開始信号がセットされてから、所定の第２の遅延時間の経過後に第２の動作終了信号をセットする一方、前記第２の動作開始信号のリセットに同期して前記第２の動作終了信号をリセットする第２の遅延回路と、
を備え、
前記第１の回路は前記第２の回路より動作速度が速く、前記第１の遅延時間は前記第２の遅延時間よりも短い、
ことを特徴とする電子回路。
【請求項２】
前記第１の遅延時間が前記第１の動作開始信号がセットされてから前記第１の出力データ信号が確定するまでの時間を含むよう設定され、前記第２の遅延時間が前記第２の動作開始信号がセットされてから前記第２の出力データ信号が確定するまでの時間を含むよう設定されている、ことを特徴とする請求項１記載の電子回路。
【請求項３】
前記第２の遅延回路は、
前記第２の動作開始信号のセットに同期して時間計測を開始し、前記第２の遅延時間の経過を検出すると検出信号をセットして出力する一方、リセット信号の入力に同期して時間計測結果を初期化する時間計測回路と、
前記検出信号のセットに同期して前記第２の動作終了信号をセットして出力する一方、前記リセット信号の入力に同期して前記第２の動作終了信号をリセットする動作終了信号発生回路と、
前記第２の動作開始信号の論理反転信号を前記リセット信号として出力する論理反転回路と、
を備えることを特徴とする請求項１又は２に記載の電子回路。
【請求項４】
前記時間計測回路は、
前記第２の動作開始信号及び所定周波数のクロック信号を入力とし、前記第２の動作開始信号のセットに同期して動作を開始し、前記クロック信号に同期してカウントを行い、当該カウント値を示すカウント信号を出力する一方、前記リセット信号の入力に同期して前記カウント値を初期化するカウンタ回路と、
前記カウント信号を入力とし、前記カウント信号が示すカウント値とカウント設定値とを比較して一致した場合に、当該一致を示す一致検出信号を前記検出信号として出力する一致検出回路と、を含み、
前記カウント設定値は、前記第２の遅延時間を含むよう設定されていることを特徴とする請求項３記載の電子回路。
【請求項５】
前記第２の遅延回路は、
前記第２の動作開始信号のセットに同期して時間計測を開始し、前記第２の遅延時間の経過を検出すると検出信号をセットして出力する一方、前記検出信号のセット後に時間計測結果を初期化して時間計測動作を停止する時間計測回路と、
前記検出信号のセットに同期して前記第２の動作終了信号をセットして出力する一方、リセット信号の入力に同期して前記第２の動作終了信号をリセットする動作終了信号発生回路と、
前記第２の動作開始信号の論理反転信号を前記リセット信号として出力する論理反転回路と、
を備えることを特徴とする請求項１又は２に記載の電子回路。
【請求項６】
前記時間計測回路は、
前記第２の動作開始信号及び所定周波数のクロック信号を入力とし、前記第２の動作開始信号のセットに同期して動作を開始し、前記クロック信号に同期してカウントを行い、当該カウント値を示すカウント信号を出力する一方、カウンタリセット信号の入力に同期して前記カウント値を初期化してカウント動作を停止するカウンタ回路と、
前記カウント信号を入力とし、前記カウント信号が示すカウント値とカウント設定値とを比較して一致した場合に、当該一致を示す一致検出信号を前記検出信号として出力する一致検出回路と、
前記カウント信号を入力とし、前記カウント信号が示すカウント値と所定の閾値とを比較し、前記カウント値が前記閾値より大きいと判定した場合に、大小判定信号をセットして出力する一方、前記リセット信号のセットに同期して前記大小判定信号をリセットする大小判定回路と、
前記リセット信号及び大小判定信号を入力とし、前記リセット信号と大小判定信号との論理和信号を前記カウンタリセット信号として出力する第１の論理和回路と、を含み、
前記カウント設定値は、前記第２の遅延時間を含むよう設定され、前記閾値は、前記カウント設定値と同一の値が設定されていることを特徴とする請求項５記載の電子回路。
【請求項７】
前記第１の動作終了信号及び前記第２の動作終了信号を入力とし、前記第１の動作終了信号と前記第２の動作終了信号との論理和信号を出力する第２の論理和回路と、
前記第１の動作開始信号、前記第２の動作開始信号、前記第１の出力データ信号及び前記第２の出力データ信号を入力とし、前記第１の動作開始信号及び前記第２の動作開始信号の状態に応じて前記第１の出力データ信号と前記第２の出力データ信号とのいずれか一方を処理データ信号として選択的に出力する選択回路と、
前記第２の論理和回路から出力される論理和信号及び前記処理データ信号を入力とし、前記第１の動作開始信号、前記第２の動作開始信号及び前記入力データ信号を出力とする制御回路と、
を備え、
前記制御回路は、前記論理和信号のセットに同期して前記処理データを取り込み、所定時間経過後にセット状態の前記第１の動作開始信号または前記第２の動作開始信号をリセットする一方、前記論理和信号のリセットに同期して次の動作を開始し、前記入力データ信号の出力、前記第１の動作開始信号または前記第２の動作開始信号のセットを行う、
ことを特徴とする請求項１〜６のいずれか一項に記載の電子回路。
【請求項８】
前記クロック信号が水晶振動子を必要としない信号源から生成されることを特徴とする請求項４又は６に記載の電子回路。
【請求項９】
請求項１〜８のいずれか一項に記載の電子回路を備えることを特徴とする回路基板。
【請求項１０】
請求項９に記載の回路基板を備えることを特徴とする電気光学装置。
【請求項１１】
請求項１０に記載の電気光学装置を備えることを特徴とする電子機器。  
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子回路、回路基板、電気光学装置及び電子機器に関する。
【背景技術】
【０００２】
近年、電子回路の高速化を図るために、回路ブロック同士が通信する際に、これらに共通のクロック信号を必要としない非同期回路が注目されている。このような非同期回路では、ある回路ブロックが自身の動作終了を示す動作終了信号を他の回路ブロックに出力し、
これら他の回路ブロックは動作終了信号を受けてから次の動作を開始する構成となっている。つまり、非同期回路では、共通のクロック信号の代わりに、回路ブロックの動作終了を示す動作終了信号を発生する回路が必要となる。
【０００３】
例えば、下記特許文献１には、動作開始信号及び入力データ信号を入力とし、当該入力データ信号に対応する出力データ信号を出力する組合せ回路に、上記動作開始信号及び入力データ信号を入力とし、当該動作開始信号のセット（ハイレベルへの変化）に同期して動作を開始し、上記組合せ回路の出力が安定した時刻に動作終了信号をセットして外部に出力する遅延回路を付設することにより、従来の２線式回路と比べて回路規模の小さい非同期回路を実現する技術が開示されている。この技術では、遅延回路は入力データ信号に応じた遅延時間Ｔdを設定し、動作開始信号がセットされてから遅延時間Ｔdが経過した時刻に動作終了信号をセットする。ここで、上記の遅延時間Ｔdは、組合せ回路において動作開始信号がセットされてから入力データ信号の信号処理が完了し、出力データ信号が確定するまでの時間を予め計算して設定される。
【特許文献１】特開平８−９６００８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上記の特許文献１の技術では、動作開始信号がリセットされてから動作終了信号がリセットされるまで、上記の遅延時間Ｔdに相当する時間が必要であった。一方、他の回路ブロックは遅延回路から出力される動作終了信号がリセットされるまで次の動作を開始することができないため、遅延時間分の無駄な時間が発生してしまい、高速動作の妨げになっていた。
【０００５】
本発明は、このような事情に鑑みてなされたものであり、回路ブロック同士の通信において無駄な時間を省くことにより、高速動作が可能な電子回路を提供することを目的とする。また、このような電子回路を備えることにより、高速動作が可能な回路基板、電気光学装置及び電子機器を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記目的を達成するために、本発明に係る電子回路は、入力データ信号及び第１の動作開始信号を入力とし、前記第１の動作開始信号のセットに同期して動作を開始し、前記入力データ信号に対応する第１の出力データ信号を出力する第１の回路と、前記入力データ信号及び前記第１の動作開始信号を入力とし、前記第１の動作開始信号がセットされてから、前記入力データ信号に応じて設定された第１の遅延時間の経過後に第１の動作終了信号をセットする一方、前記第１の動作開始信号がリセットされてから前記第１の遅延時間の経過後に前記第１の動作終了信号をリセットする第１の遅延回路と、前記入力データ信号及び第２の動作開始信号を入力とし、前記第２の動作開始信号のセットに同期して動作を開始し、前記入力データ信号に対応する第２の出力データ信号を出力する第２の回路と、前記第２の動作開始信号を入力とし、前記第２の動作開始信号がセットされてから、所定の第２の遅延時間の経過後に第２の動作終了信号をセットする一方、前記第２の動作開始信号のリセットに同期して前記第２の動作終了信号をリセットする第２の遅延回路とを備え、前記第１の回路は前記第２の回路より動作速度が速く、前記第１の遅延時間は前記第２の遅延時間よりも短いことを特徴とする。
【０００７】
ここで、第１の遅延回路には、上記特許文献１（特開平８−９６００８号公報）に開示されている遅延回路を使用する。すなわち、第１の動作開始信号がセットされて第１の回路及び第１の遅延回路が動作する場合、第１の動作開始信号がリセットされてから第１の動作終了信号がリセットされるまで第１の遅延時間分の無駄な時間が発生する。しかしながら、第１の回路は動作速度が速い回路であり、第１の動作開始信号がセットされてから第１の出力データ信号が確定するまでの時間が短いため、第１の遅延時間も短く設定可能である。従って、第１の動作開始信号がリセットされてから第１の動作終了信号がリセットされるまでの時間は、電子回路全体の動作速度からみると大きな問題とならない。
【０００８】
一方、第２の回路は動作速度が遅い回路であり、第２の動作開始信号がセットされてから第２の出力データ信号が確定するまでの時間が長いため、第２の遅延時間も長く設定する必要がある。従って、仮にこのような動作速度の遅い第２の回路に第１の遅延回路を組み合わせた場合、第２の動作開始信号がリセットされてから第２の動作終了信号がリセットされるまでに第２の遅延時間に相当する長い時間を要してしまうため、電子回路全体の動作速度が遅くなる原因となる。しかしながら、動作速度の遅い第２の回路には、第２の動作開始信号のリセットに同期して前記第２の動作終了信号をリセットする第２の遅延回路を組み合わせることにより、第２の動作開始信号がリセットされてから第２の動作終了信号がリセットされるまでに、第２の遅延時間に相当する無駄な時間が発生しない。
以上のように、本発明に係る電子回路によれば、動作速度の速い第１の回路には第１の遅延回路を組み合わせ、動作速度の遅い第２の回路には第２の遅延回路を組み合わせることにより、電子回路全体からみた動作速度の高速化を図ることが可能である。
【０００９】
また、本発明に係る電子回路において、前記第１の遅延時間が前記第１の動作開始信号がセットされてから前記第１の出力データ信号が確定するまでの時間を含むよう設定され、前記第２の遅延時間が前記第２の動作開始信号がセットされてから前記第２の出力データ信号が確定するまでの時間を含むよう設定されていることが好ましい。
【００１０】
また、本発明に係る電子回路において、前記第２の遅延回路は、前記第２の動作開始信号のセットに同期して時間計測を開始し、前記第２の遅延時間の経過を検出すると検出信号をセットして出力する一方、リセット信号の入力に同期して時間計測結果を初期化する時間計測回路と、前記検出信号のセットに同期して前記第２の動作終了信号をセットして出力する一方、前記リセット信号の入力に同期して前記第２の動作終了信号をリセットする動作終了信号発生回路と、前記第２の動作開始信号の論理反転信号を前記リセット信号として出力する論理反転回路とを備えることが好ましい。
このような構成を採用することにより、容易に本電子回路を実現することができ、設計作業効率の向上及び設計期間の短縮を図ることができる。
【００１１】
また、本発明に係る電子回路において、前記時間計測回路は、前記第２の動作開始信号及び所定周波数のクロック信号を入力とし、前記第２の動作開始信号のセットに同期して動作を開始し、前記クロック信号に同期してカウントを行い、当該カウント値を示すカウント信号を出力する一方、前記リセット信号の入力に同期して前記カウント値を初期化するカウンタ回路と、前記カウント信号を入力とし、前記カウント信号が示すカウント値とカウント設定値とを比較して一致した場合に、当該一致を示す一致検出信号を前記検出信号として出力する一致検出回路とを含み、前記カウント設定値は、前記第２の遅延時間を含むよう設定されていることが好ましい。
このようにカウンタ回路や一致検出回路などの汎用回路を用いて時間計測回路を構成することで、より安価且つ容易に本電子回路を実現することができ、設計作業効率の向上及び設計期間の短縮に寄与する。
【００１２】
ところで、動作速度の速い第１の回路にも第２の遅延回路を組み合わせることで、より動作速度の速い電子回路を実現することができるとも考えられる。しかしながら、一般的に動作速度の速い回路ほど消費電力が大きく、また、上記のように第２の遅延回路にカウンタ回路が含まれている場合、第２の遅延回路自体の消費電力も大きくなる。従って、全ての回路に第２の遅延回路を組み合わせると電子回路全体の消費電力が大きくなってしまい好ましくない。そこで、動作速度が速く、消費電力が大きい第１の回路には第１の遅延回路を組み合わせ、動作速度が遅く、消費電力が小さい第２の回路には第２の遅延回路を組み合わせることにより、電子回路全体の動作速度の高速化と消費電力の抑制とを両立することが可能である。
【００１３】
また、本発明に係る電子回路において、前記第２の遅延回路は、前記第２の動作開始信号のセットに同期して時間計測を開始し、前記第２の遅延時間の経過を検出すると検出信号をセットして出力する一方、前記検出信号のセット後に時間計測結果を初期化して時間計測動作を停止する時間計測回路と、前記検出信号のセットに同期して前記第２の動作終了信号をセットして出力する一方、リセット信号の入力に同期して前記第２の動作終了信号をリセットする動作終了信号発生回路と、前記第２の動作開始信号の論理反転信号を前記リセット信号として出力する論理反転回路とを備えることが好ましい。
このように、時間計測回路において、検出信号のセット後に時間計測結果を初期化して時間計測動作を停止することにより、次に動作開始信号がセットされて時間計測動作が開始されるまでに無駄な時間計測動作を行わないので、時間計測回路の消費電力を抑えることができ、その結果、本電子回路全体の消費電力を抑えることができる。
【００１４】
また、本発明に係る電子回路において、前記時間計測回路は、前記第２の動作開始信号及び所定周波数のクロック信号を入力とし、前記第２の動作開始信号のセットに同期して動作を開始し、前記クロック信号に同期してカウントを行い、当該カウント値を示すカウント信号を出力する一方、カウンタリセット信号の入力に同期して前記カウント値を初期化してカウント動作を停止するカウンタ回路と、前記カウント信号を入力とし、前記カウント信号が示すカウント値とカウント設定値とを比較して一致した場合に、当該一致を示す一致検出信号を前記検出信号として出力する一致検出回路と、前記カウント信号を入力とし、前記カウント信号が示すカウント値と所定の閾値とを比較し、前記カウント値が前記閾値より大きいと判定した場合に、大小判定信号をセットして出力する一方、前記リセット信号のセットに同期して前記大小判定信号をリセットする大小判定回路と、前記リセット信号及び大小判定信号を入力とし、前記リセット信号と大小判定信号との論理和信号を前記カウンタリセット信号として出力する第１の論理和回路とを含み、前記カウント設定値は、前記第２の遅延時間を含むよう設定され、前記閾値は、前記カウント設定値と同一の値が設定されていることが好ましい。
上述した消費電力の小さい時間計測回路を、カウンタ回路、一致検出回路、大小判定回路及び論理和回路などの汎用回路を用いて構成することにより、より安価且つ容易に本電子回路を実現することができ、低消費電力化、設計作業効率の向上及び設計期間の短縮に寄与する。
【００１５】
また、本発明に係る電子回路において、前記第１の動作終了信号及び前記第２の動作終了信号を入力とし、前記第１の動作終了信号と前記第２の動作終了信号との論理和信号を出力する第２の論理和回路と、前記第１の動作開始信号、前記第２の動作開始信号、前記第１の出力データ信号及び前記第２の出力データ信号を入力とし、前記第１の動作開始信号及び前記第２の動作開始信号の状態に応じて前記第１の出力データ信号と前記第２の出力データ信号とのいずれか一方を処理データ信号として選択的に出力する選択回路と、前記第２の論理和回路から出力される論理和信号及び前記処理データ信号を入力とし、前記第１の動作開始信号、前記第２の動作開始信号及び前記入力データ信号を出力とする制御回路とを備え、前記制御回路は、前記論理和信号のセットに同期して前記処理データを取り込み、所定時間経過後にセット状態の前記第１の動作開始信号または前記第２の動作開始信号をリセットする一方、前記論理和信号のリセットに同期して次の動作を開始し、前記入力データ信号の出力、前記第１の動作開始信号または前記第２の動作開始信号のセットを行うことが好ましい。
従来では、制御回路は、動作開始信号をリセットしてから遅延回路において動作終了信号がリセットされるまでの遅延時間分の無駄な時間だけ待機していなければならず、次の動作をすぐに開始することができなかった。そこで、上記のような構成を採用することにより、制御回路は第１の動作開始信号または第２の動作開始信号をリセットしてから高速に次の動作を開始することができ、電子回路全体の動作速度の向上に寄与することができる。
【００１６】
また、本発明に係る電子回路において、前記クロック信号が水晶振動子を必要としない信号源から生成されることが好ましい。
【００１７】
一方、本発明に係る回路基板は、上述した電子回路を備えることを特徴とする。これにより、高速動作が可能な回路基板を得ることができる。
また、本発明に係る電気光学装置は、上述した回路基板を備えることを特徴とする。これにより、高速動作が可能な電気光学装置を得ることができる。
さらに、本発明に係る電子機器は、上述した電気光学装置を備えることを特徴とする。
これにより、高速動作が可能な電子機器を得ることができる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明に係る電子回路、回路基板、電気光学装置及び電子機器の一実施形態について図面を参照しながら説明する。
〔電子回路〕
（第１実施形態）
まず、本発明に係る電子回路の第１実施形態について説明する。図１は、第１実施形態における電子回路の構成を示すブロック図である。この図１に示すように、第１実施形態における電子回路は、第１の組合せ回路１、第１の遅延回路２、第２の組合せ回路３、第２の遅延回路４、ＯＲ回路５、セレクタ回路６及びＣＰＵ(Central Processing Unit)７から構成されている。また、第２の遅延回路４は、カウンタ回路４a、インバータ回路４b、一致検出回路４c及びフリップフロップ回路４dから構成されている。
【００１９】
第１の組合せ回路１は、本発明における第１の回路に相当し、第１の遅延回路２は、本発明における第１の遅延回路に相当し、第２の組合せ回路３は、本発明における第２の回路に相当し、第２の遅延回路４は、本発明における第２の遅延回路に相当し、ＯＲ回路５は、本発明における第２の論理和回路に相当し、また、セレクタ回路６は、本発明における選択回路に相当し、ＣＰＵ７は、本発明における制御回路に相当する構成要素である。また、カウンタ回路４a及び一致検出回路４cは、本発明における時間計測回路を構成するカウンタ回路及び一致検出回路に相当し、インバータ回路４bは、本発明における論理反転回路に相当し、フリップフロップ回路４dは、本発明における動作終了信号発生回路に相当する構成要素である。
なお、本電子回路は正論理回路であり、ローレベルからハイレベルに信号の状態が遷移することをセット、ハイレベルからローレベルに遷移することをリセットと記載する。
【００２０】
第１の組合せ回路１は、ＣＰＵ７から出力される第１の動作開始信号Ｓ１及び入力データ信号Ｄｉｎを入力とし、第１の動作開始信号Ｓ１のセットに同期して動作を開始し、入力データ信号Ｄｉｎに所定の信号処理を施して、入力データ信号Ｄｉｎに対応した第１の出力データ信号Ｄo１をセレクタ回路６に出力する。入力データ信号Ｄｉｎは、例えば８ビットのデータ信号である。なお、この第１の組合せ回路１は、例えばＳＲＡＭ(Static Random Access Memory) や加算器などの比較的動作速度の速い回路である。
【００２１】
第１の遅延回路２は、ＣＰＵ７から出力される第１の動作開始信号Ｓ１及び入力データ信号Ｄｉｎを入力とし、第１の動作開始信号Ｓ１に同期して第１の動作終了信号Ｓ３をＯＲ回路５に出力する。より具体的には、第１の遅延回路２は、入力データ信号Ｄｉｎに応じた第１の遅延時間Ｔdを設定し、第１の動作開始信号Ｓ１がセットされてから第１の遅延時間Ｔdが経過した時刻に第１の動作終了信号Ｓ３をセットする。ここで、上記の第１の遅延時間Ｔdは、第１の組合せ回路２において、第１の動作開始信号Ｓ１がセットされてから入力データ信号Ｄｉｎの信号処理が完了し、第１の出力データ信号Ｄo１が確定するまでの時間を含むよう設定される。さらに、第１の遅延回路２は、第１の動作開始信号Ｓ１がリセットされてから第１の遅延時間Ｔd経過後に第１の動作終了信号Ｓ３をリセットする。このように、第１の遅延回路２は、上記特許文献１（特開平８−９６００８号公報）に開示されている遅延回路と同様なものである。
【００２２】
第２の組合せ回路３は、ＣＰＵ７から出力される第２の動作開始信号Ｓ２及び入力データ信号Ｄｉｎを入力とし、第２の動作開始信号Ｓ２のセットに同期して動作を開始し、入力データ信号Ｄｉｎに所定の信号処理を施して、入力データ信号Ｄｉｎに対応した第２の出力データ信号Ｄo２をセレクタ回路６に出力する。なお、この第２の組合せ回路３は、例えばフラッシュメモリなどの比較的動作速度の遅い回路である。
【００２３】
第２の遅延回路４において、カウンタ回路４aは、上記の第２の動作開始信号Ｓ２、所定周波数のクロック信号Ｓ４及び後述するリセット信号Ｓ５を入力とし、第２の動作開始信号Ｓ２のセットに同期して動作を開始し、クロック信号Ｓ４に同期してカウント値（初期値「０」）のカウントアップを行い、当該カウント値を示すカウント信号Ｓ６を一致検出回路４cに出力する。また、このカウンタ回路４aは、リセット信号Ｓ５のセットに同期してカウント値を初期値「０」にリセットする。
【００２４】
インバータ回路４bは、上記の第２の動作開始信号Ｓ２を入力とし、当該第２の動作開始信号Ｓ２の論理反転信号であるリセット信号Ｓ５を、カウンタ回路４a及びフリップフロップ回路４dに出力する。一致検出回路４cは、上記のカウント信号Ｓ６及びカウント設定値を示すカウント設定信号Ｓ７を入力とし、カウント信号Ｓ６が示すカウント値が、カウント設定信号Ｓ７が規定するカウント設定値と一致した場合に、一致検出信号Ｓ８をフリップフロップ回路４dに出力する。本実施形態では、カウント設定値として「１０」が設定されているものとする。
【００２５】
フリップフロップ回路４dは、非同期リセット機能付きのフリップフロップ回路であり、上記のリセット信号Ｓ５、一致検出信号Ｓ８及び第２の動作終了信号Ｓ１０のレベルを規定する動作終了設定信号Ｓ９を入力とし、一致検出信号Ｓ８に同期して動作終了設定信号Ｓ９が規定するレベルの第２の動作終了信号Ｓ１０をＯＲ回路５に出力する。ここでは、動作終了設定信号Ｓ９としてハイレベルの信号が入力されているものとする。また、このフリップフロップ回路４dは、リセット信号Ｓ５のセットに同期して、第２の動作終了信号Ｓ１０をリセットする。
なお、上記のクロック信号Ｓ４、カウント設定信号Ｓ７及び動作終了設定信号Ｓ９は、第２の組合せ回路３が出力するようにしても良いし、またはＣＰＵ７や他の回路ブロックから入力するようにしても良い。また、クロック信号Ｓ４は、例えばCR発振回路やリングオシレータのような水晶振動子を必要としない信号源から生成されるものを使用することが好ましい。
【００２６】
ＯＲ回路５は、第１の遅延回路２から入力される第１の動作終了信号Ｓ３と、第２の遅延回路４（詳細にはフリップフロップ回路４d）から入力される第２の動作終了信号Ｓ１０との論理和信号である動作終了論理和信号Ｓ１１をＣＰＵ７に出力する。セレクタ回路６は、ＣＰＵ７から出力される第１の動作開始信号Ｓ１及び第２の動作開始信号Ｓ２と、第１の組合せ回路１から出力される第１の出力データ信号Ｄo１と、第２の組合せ回路３から出力される第２の出力データ信号Ｄo２とを入力とし、第１の動作開始信号Ｓ１及び第２の動作開始信号Ｓ２のレベルに応じて、第１の出力データ信号Ｄo１と第２の出力データ信号Ｄo２とを処理データ信号Ｄoとして選択的にＣＰＵ７に出力する。より具体的には、セレクタ回路６は、第１の動作開始信号Ｓ１がハイレベル（セット）の場合は、第１の出力データ信号Ｄo１を処理データ信号ＤoとしてＣＰＵ７に出力し、また、第２の動作開始信号Ｓ２がハイレベルの場合は、第２の出力データ信号Ｄo２を処理データ信号ＤoとしてＣＰＵ７に出力する。
【００２７】
ＣＰＵ７は、第１の組合せ回路１の動作開始タイミングを規定する第１の動作開始信号Ｓ１を当該第１の組合せ回路１に出力し、また、第２の組合せ回路３の動作開始タイミングを規定する第２の動作開始信号Ｓ２を当該第２の組合せ回路３に出力し、さらに、第１の組合せ回路１または第２の組合せ回路３にて処理すべき入力データ信号Ｄｉｎを、当該第１の組合せ回路１及び第２の組合せ回路３に出力する。また、このＣＰＵ７は、ＯＲ回路５から入力される動作終了論理和信号Ｓ１１のセットに同期して、セレクタ回路６から入力される処理データ信号Ｄoを取り込み、所定時間経過後に現在セット状態の動作開始信号をリセットする一方、動作終了論理和信号Ｓ１１のリセットに同期して次の動作を開始する。
【００２８】
なお、本実施形態では、正論理回路からなる電子回路を例示したが、これに限らず、ローレベルからハイレベルに信号の状態が遷移することをリセット、ハイレベルからローレベルに遷移することをセットとする負論理回路から構成しても良い。
【００２９】
次に、上記のように構成された第１実施形態における電子回路の動作について、図２のタイミングチャートを用いて説明する。以下では、図２に示すように、時刻Ｔ１に入力データ信号Ｄｉｎが確定し、時刻Ｔ２に第１の動作開始信号Ｓ１がセットされた場合を想定して説明する。なお、時刻Ｔ１において第２の動作開始信号Ｓ２、第１の動作終了信号Ｓ３及び第２の動作終了信号Ｓ１０はリセット状態にあるものとする。
【００３０】
時刻Ｔ２において、第１の組合せ回路１は、第１の動作開始信号Ｓ１のセットに同期して動作（つまり入力データ信号Ｄｉｎの信号処理）を開始し、入力データ信号Ｄｉｎに対応する第１の出力データ信号Ｄo１をセレクタ回路６に出力する。セレクタ回路６は、第１の動作開始信号Ｓ１がセット状態にあるため、第１の出力データ信号Ｄo１を処理データ信号ＤoとしてＣＰＵ７に出力する。ここで、第１の出力データ信号Ｄo１が確定した時刻をＴ３とする。一方、第１の遅延回路２は、入力データ信号Ｄｉｎに応じた第１の遅延時間Ｔdを設定し、第１の動作開始信号Ｓ１がセットされてから第１の遅延時間Ｔdが経過した時刻Ｔ４に第１の動作終了信号Ｓ３をセットする。つまり、図２において、時刻Ｔ４−Ｔ２間の時間は第１の遅延時間Ｔdに相当する。
【００３１】
上記のように、時刻Ｔ４において第１の動作終了信号Ｓ３がセットされるため、ＯＲ回路５の出力、つまり動作終了論理和信号Ｓ１１もセットされ、ＣＰＵ７は動作終了論理和信号Ｓ１１のセットに同期して、セレクタ回路６から出力される処理データ信号Ｄo（つまり第１の出力データ信号Ｄo１）を取り込み、所定時間経過後の時刻Ｔ５に現在セット状態の動作開始信号（つまり第１の動作開始信号Ｓ１）をリセットする。
【００３２】
第１の遅延回路２は、時刻Ｔ５に第１の動作開始信号Ｓ１がリセットされると、第１の遅延時間Ｔd経過後の時刻Ｔ６に第１の動作終了信号Ｓ３をリセットする。つまり、図２において、時刻Ｔ６−Ｔ５間の時間は第１の遅延時間Ｔdに相当する。この時刻Ｔ６において第１の動作終了信号Ｓ３がリセットされると、ＯＲ回路５の出力、つまり動作終了論理和信号Ｓ１１もリセットされるため、ＣＰＵ７は次の動作を開始する。
【００３３】
続いて、ＣＰＵ７は次の動作として次の入力データ信号Ｄｉｎを出力し、第２の動作開始信号をセットするものとする。以下では、時刻Ｔ７に入力データ信号Ｄｉｎが確定し、時刻Ｔ８に第２の動作開始信号Ｓ２がセットされた場合を想定して説明する。
【００３４】
時刻Ｔ８において、第２の組合せ回路３は、第２の動作開始信号Ｓ２のセットに同期して動作（つまり入力データ信号Ｄｉｎの信号処理）を開始し、入力データ信号Ｄｉｎに対応する第２の出力データ信号Ｄo２をセレクタ回路６に出力する。セレクタ回路６は、第２の動作開始信号Ｓ２がセット状態にあるため、第２の出力データ信号Ｄo２を処理データ信号ＤoとしてＣＰＵ７に出力する。ここで、第２の出力データ信号Ｄo２が確定した時刻をＴ９とする。
【００３５】
また、時刻Ｔ８において、インバータ回路４bは、第２の動作開始信号Ｓ２の論理反転信号、つまりローレベルのリセット信号Ｓ５をカウンタ回路４a及びフリップフロップ回路４dに出力する。さらに、時刻Ｔ８において、カウンタ回路４aは、第２の動作開始信号Ｓ２のセットに同期して動作を開始し、クロック信号Ｓ４に同期してカウント値を初期値「０」から１ずつカウントアップを行い、当該カウント値を示すカウント信号Ｓ６を一致検出回路４cに出力する。
【００３６】
一致検出回路４cは、カウント信号Ｓ６が示すカウント値と、カウント設定信号Ｓ７が示すカウント設定値「１０」とを常に比較しており、両者が一致した時刻Ｔ１０にハイレベルの一致検出信号Ｓ８をフリップフロップ回路４dに出力する。時刻Ｔ１０において、フリップフロップ回路４dは、一致検出信号Ｓ８に同期して、動作終了設定信号Ｓ９で規定されたハイレベルの第２の動作終了信号Ｓ１０を出力する（セットする）。
【００３７】
上記の説明からわかるように、カウント設定信号Ｓ７が示すカウント設定値「１０」は、第２の動作開始信号Ｓ２がハイレベルにセットされる時刻Ｔ８から第２の動作終了信号Ｓ１０がハイレベルにセットされる時刻Ｔ１０までの第２の遅延時間Ｔd’を規定しており、上記のカウント設定値は、第２の組合せ回路３において、第２の動作開始信号Ｓ２がセットされてから入力データ信号Ｄｉｎの信号処理が完了し、第２の出力データ信号Ｄo２が確定するまでの時間を含むように予め設定されている。
【００３８】
上記のように、時刻Ｔ１０において第２の動作終了信号Ｓ１０がセットされるため、ＯＲ回路５の出力、つまり動作終了論理和信号Ｓ１１もセットされ、ＣＰＵ７は動作終了論理和信号Ｓ１１のセットに同期して、セレクタ回路６から出力される処理データ信号Ｄo（つまり第２の出力データ信号Ｄo２）を取り込み、所定時間経過後の時刻Ｔ１１に現在セット状態の動作開始信号（つまり第２の動作開始信号Ｓ２）をリセットする。
【００３９】
時刻Ｔ１１において第２の動作開始信号Ｓ２がローレベルにリセットされると、インバータ回路４bは、第２の動作開始信号Ｓ２の論理反転信号、つまりハイレベルのリセット信号Ｓ５をカウンタ回路４a及びフリップフロップ回路４dに出力する。カウンタ回路４aは、時刻Ｔ１１においてハイレベルのリセット信号Ｓ５が入力されることにより、それまで加算していたカウント値（図２では「１２」）を初期値「０」にリセットし、また、ローレベルの第２の動作開始信号Ｓ２が入力されるためカウント動作を行わない。よってカウント信号Ｓ６はカウント値「０」を示す信号となる。
【００４０】
一方、フリップフロップ回路４dは、時刻Ｔ１１においてハイレベルのリセット信号Ｓ５が入力されることにより、第２の動作終了信号Ｓ１０をローレベルにリセットして出力する。このように、時刻Ｔ１１において第２の動作終了信号Ｓ１０がリセットされると、ＯＲ回路５の出力、つまり動作終了論理和信号Ｓ１１もリセットされるため、ＣＰＵ７は次の動作を開始する。以降は、ＣＰＵ７から出力される第１の動作開始信号Ｓ１または第２の動作開始信号Ｓ２のセット・リセットに同期して上記と同様の動作が繰り返される。
【００４１】
上述したように、第１の組合せ回路１及び第１の遅延回路２が動作する場合、第１の動作開始信号Ｓ１がリセットされてから第１の動作終了信号Ｓ３がリセットされるまでの時刻Ｔ６−Ｔ５間の時間は、第１の遅延時間Ｔd（時刻Ｔ４−Ｔ２間の時間）に相当し、ＣＰＵ７が動作終了論理和信号Ｓ１１（第１の動作終了信号Ｓ３）のリセットを待つだけの無駄な時間である。しかしながら、第１の組合せ回路１は動作速度が速い回路であり、第１の動作開始信号Ｓ１がセットされてから第１の出力データ信号Ｄo１が確定するまでの時間（時刻Ｔ３−Ｔ２）が短いため、第１の遅延時間Ｔdも短く設定可能である。従って、この時刻Ｔ６−Ｔ５間の時間は、電子回路全体の動作速度からみると大きな問題とならない。
【００４２】
一方、第２の組合せ回路３は動作速度が遅い回路であり、第２の動作開始信号Ｓ２がセットされてから第２の出力データ信号Ｄo２が確定するまでの時間（時刻Ｔ９−Ｔ８）が長いため、第２の遅延時間Ｔd’も長く設定する必要がある。従って、仮にこのような動作速度の遅い第２の組合せ回路３に第１の遅延回路２を組み合わせた場合、第２の動作開始信号Ｓ２がリセットされてから第２の動作終了信号Ｓ１０がリセットされるまでに第２の遅延時間Ｔd’に相当する長い時間を要してしまうため、電子回路全体の動作速度が遅くなる原因となる。しかしながら、上述したように動作速度の遅い第２の組合せ回路３には、第２の遅延回路４を組み合わせることにより、第２の動作開始信号Ｓ２がリセットされてから第２の動作終了信号Ｓ１０がリセットされるまでに、第２の遅延時間Ｔd’に相当する無駄な時間が発生しないため、ＣＰＵ７は第２の動作開始信号Ｓ２をリセットした直後に次の動作を開始することができる。
【００４３】
以上のように、動作速度の速い第１の組合せ回路１には第１の遅延回路２を組み合わせ、動作速度の遅い第２の組合せ回路２には第２の遅延回路４を組み合わせることにより、電子回路全体からみると動作速度の高速化を図ることが可能である。その一方で、動作速度の速い第１の組合せ回路１にも第２の遅延回路４を組み合わせることで、より動作速度の速い電子回路を実現することができるとも考えられる。しかしながら、一般的に動作速度の速い回路ほど消費電力が大きく、また、第２の遅延回路４もカウンタ回路４aが含まれているため消費電力が大きい。従って、全ての組合せ回路に第２の遅延回路４を組み合わせると電子回路全体の消費電力が大きくなってしまい好ましくない。そこで、動作速度が速く、消費電力が大きい第１の組合せ回路１には第１の遅延回路２を組み合わせ、動作速度が遅く、消費電力が小さい第２の組合せ回路３には第２の遅延回路４を組み合わせることにより、電子回路全体の動作速度の高速化と消費電力の抑制とを両立することが可能である。
【００４４】
（第２実施形態）
次に、本発明に係る電子回路の第２実施形態について説明する。図３は、第２実施形態における電子回路の構成を示すブロック図である。なお、図３において、図１と同様な構成要素には同一符号を付して説明を省略し、以下では図１と異なる点について説明する。
【００４５】
第２実施形態における電子回路では、第２の遅延回路４の内部構成が第１実施形態と異なる。以下では、第１実施形態と区別するために、第２実施形態における第２の遅延回路の符号を４’とする。図３に示すように、第２実施形態における第２の遅延回路４’は、ＯＲ回路４e及び大小判定回路４fを新たに備えている。このＯＲ回路４eは、本発明における第１の論理和回路に相当し、大小判定回路４fは、本発明における大小判定回路に相当する構成要素である。
【００４６】
ＯＲ回路４eは、インバータ回路４bから出力されるリセット信号Ｓ５及び大小判定回路４fから出力される大小判定信号Ｓ１４を入力とし、両信号の論理和であるカウンタリセット信号Ｓ１２をカウンタ回路４aに出力する。つまり、第２実施形態におけるカウンタ回路４aは、インバータ回路４bから出力されるリセット信号Ｓ５ではなく、ＯＲ回路４eから出力されるカウンタリセット信号Ｓ１２のセットに同期してカウント値を初期値「０」にリセットする。
【００４７】
大小判定回路４fは、カウンタ回路４aから出力されるカウント信号Ｓ６、インバータ回路４bから出力されるリセット信号Ｓ５及び大小判定設定信号Ｓ１３を入力とし、カウント信号Ｓ６が示すカウント値と大小判定設定信号Ｓ１３が規定する閾値との大小判定を行い、カウント値が閾値より大きい場合に、大小判定信号Ｓ１４をセットして出力する。なお、大小判定設定信号Ｓ１３が規定する閾値としては、カウント設定信号Ｓ７が規定するカウント設定値（「１０」）と同一の値が設定されている。また、この大小判定回路４fは、リセット信号Ｓ５のセットに同期して、大小判定信号Ｓ１４をリセットする。
【００４８】
次に、上記のように構成された第２実施形態における電子回路の動作について、図４のタイミングチャートを用いて説明する。なお、図４において、時刻Ｔ１〜Ｔ７までの動作は図２と同様であるので説明を省略し、時刻Ｔ８以降の動作について説明する。
【００４９】
時刻Ｔ８において、第２の組合せ回路３は、第２の動作開始信号Ｓ２のセットに同期して動作（つまり入力データ信号Ｄｉｎの信号処理）を開始し、入力データ信号Ｄｉｎに対応する第２の出力データ信号Ｄo２をセレクタ回路６に出力する。セレクタ回路６は、第２の動作開始信号Ｓ２がセット状態にあるため、第２の出力データ信号Ｄo２を処理データ信号ＤoとしてＣＰＵ７に出力する。ここで、第２の出力データ信号Ｄo２が確定した時刻をＴ９とする。
【００５０】
また、時刻Ｔ８において、インバータ回路４bは、第２の動作開始信号Ｓ２の論理反転信号、つまりローレベルのリセット信号Ｓ５をフリップフロップ回路４d、ＯＲ回路４e及び大小判定回路４fに出力する。さらに、時刻Ｔ８において、カウンタ回路４aは、第２の動作開始信号Ｓ２のセットに同期して動作を開始し、クロック信号Ｓ４に同期してカウント値を初期値「０」から１ずつカウントアップを行い、当該カウント値を示すカウント信号Ｓ６を一致検出回路４c及び大小判定回路４fに出力する。
【００５１】
一致検出回路４cは、カウント信号Ｓ６が示すカウント値と、カウント設定信号Ｓ７が示すカウント設定値「１０」とを常に比較しており、両者が一致した時刻Ｔ１０にハイレベルの一致検出信号Ｓ８をフリップフロップ回路４dに出力する。時刻Ｔ１０において、フリップフロップ回路４dは、一致検出信号Ｓ８に同期して、動作終了設定信号Ｓ９で規定されたハイレベルの第２の動作終了信号Ｓ１０を出力する（セットする）。
【００５２】
そして、時刻Ｔ１０以降、カウンタ回路４aからカウント値「１１」を示すカウント信号Ｓ６が出力されると、大小判定回路４fによってカウント値「１１」が大小判定設定信号Ｓ１３が規定する閾値「１０」より大きいと判定され、時刻Ｔ１１に大小判定信号Ｓ１４がハイレベルにセットされる。時刻Ｔ１１に大小判定信号Ｓ１４がハイレベルにセットされると、ＯＲ回路４eは、リセット信号Ｓ５（ローレベル）と大小判定信号Ｓ１４との論理和であるハイレベルのカウンタリセット信号Ｓ１２をカウンタ回路４aに出力する。このようにカウンタリセット信号Ｓ１２がセットされることにより、カウンタ回路４aはそれまで加算していたカウント値「１１」を初期値「０」にリセットすると共にカウント動作を停止する。
【００５３】
一方、時刻Ｔ１０において第２の動作終了信号Ｓ１０がセットされるため、ＯＲ回路５の出力、つまり動作終了論理和信号Ｓ１１もセットされ、ＣＰＵ７は動作終了論理和信号Ｓ１１のセットに同期して、セレクタ回路６から出力される処理データ信号Ｄo（つまり第２の出力データ信号Ｄo２）を取り込み、所定時間経過後の時刻Ｔ１２に現在セット状態の動作開始信号（つまり第２の動作開始信号Ｓ２）をリセットする。
【００５４】
時刻Ｔ１２において第２の動作開始信号Ｓ２がローレベルにリセットされると、インバータ回路４bは、第２の動作開始信号Ｓ２の論理反転信号、つまりハイレベルのリセット信号Ｓ５をフリップフロップ回路４d、ＯＲ回路４e及び大小判定回路４fに出力する。フリップフロップ回路４dは、時刻Ｔ１２においてハイレベルのリセット信号Ｓ５が入力されることにより、第２の動作終了信号Ｓ１０をローレベルにリセットして出力する。また、時刻Ｔ１２において、大小判定回路４fは、ハイレベルのリセット信号Ｓ５が入力されることにより、大小判定信号Ｓ１４をローレベルにリセットして出力する。この時、ＯＲ回路４eには、ハイレベルのリセット信号Ｓ５とローレベルの大小判定信号Ｓ１４とが入力されるため、その出力であるカウンタリセット信号Ｓ１２はハイレベルに維持され、カウンタ回路４aはリセット状態に制御されてカウント動作を停止したままとなる。
【００５５】
そして、時刻Ｔ１２において第２の動作終了信号Ｓ１０がリセットされると、ＯＲ回路５の出力、つまり動作終了論理和信号Ｓ１１もリセットされるため、ＣＰＵ７は次の動作を開始する。以降は、ＣＰＵ７から出力される第１の動作開始信号Ｓ１または第２の動作開始信号Ｓ２のセット・リセットに同期して上記と同様の動作が繰り返される。
【００５６】
上述した第１実施形態における第２の遅延回路４では、第２の動作終了信号Ｓ１０が時刻Ｔ１０にセットされてからリセットされるまでの期間、カウンタ回路４aはカウント動作を継続していた。しかしながら、このような第２の動作終了信号Ｓ１０がセットされてからリセットされるまでの期間におけるカウント動作は不要な動作であり、カウンタ回路４aに無駄な消費電力を発生させる要因となる。そこで、第２実施形態における第２の遅延回路４’のように、第２の動作終了信号Ｓ１０をセットした以降は、カウンタ回路４aのカウント値をリセットしてカウント動作を停止させることにより、カウンタ回路４aの消費電力を抑えることができ、その結果、電子回路全体の消費電力を抑えることができる。
【００５７】
〔回路基板〕
次に、上述した本発明の電子回路を備える回路基板について説明する。
図５は、本発明の電子回路を備えた回路基板１０の一実施例を示した概略平面図である。図５に示すように、本回路基板１０は、フレキシブル基板１１の上に、アクティブ素子として図示しない有機薄膜トランジスタ（以下、有機ＴＦＴ）を備えてなる表示領域１２が形成されており、表示領域１２の周辺部には、有機ＴＦＴを駆動するための第１の駆動回路１３及び第２の駆動回路１４と、これら第１の駆動回路１３及び第２の駆動回路１４にバス配線１５を介して接続された制御演算回路１６、ＲＡＭ１７、アンテナパターン１８、アナログＲＦ回路１９及び太陽電池２０が配置されている。
【００５８】
フレキシブル基板１１は、透明性、非透過性に限定することなく、各種材料によって構成されるものである。本実施形態では、特に可撓性に優れたものとして、プラスチック基板を採用している。具体的には、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルスルホン（ＰＥＳ）、ポリカーボネート（ＰＣ）、芳香族ポリエステル（液晶ポリマー）、ポリイミド（ＰＩ）等で構成されるプラスチック基板（樹脂基板）を例示することができる。また、この他にも可撓性のあるものであれば、ガラス基板、シリコン基板、金属基板、ガリウム砒素基板等を採用してもよい。  
【００５９】
第１の駆動回路１３及び第２の駆動回路１４は、低温ポリシリコン薄膜トランジスタ（ＬＴＰＳ−ＴＦＴ）を含む半導体チップであり、フレキシブル基板１１の互いに隣り合う２辺の周縁部に集合して、図中のＸ方向およびＹ方向に沿って列（素子チップ列）をなして配置されている。第１の駆動回路１３及び第２の駆動回路１４は、接着剤によってフレキシブル基板１１上に固定されている。第１の駆動回路１３及び第２の駆動回路１４の具体的構成は特に限定されるものではないが、ＬＴＰＳ−ＴＦＴを用いたものであれば高い電界効果速度が得られ、高速駆動が可能であるとともにフレキシブル基板１１上での占有面積が小さくて済むので好適である。
【００６０】
データ線１３ａは、表示領域１２中で図５中のＹ方向に延在する配線であり、表示領域１２内で有機ＴＦＴのソース電極に接続されるとともに、表示領域１２から＋Ｙ方向に延出された位置で第１の駆動回路１３と電気的に接続されている。走査線１４aは、表示領域１２中でＸ方向に延在する配線であり、表示領域１２内の有機ＴＦＴのゲート電極と電気的に接続されるとともに、表示領域１２から−Ｘ方向に延出された位置で第２の駆動回路１４と電気的に接続されている。第１の駆動回路１３は、有機ＴＦＴのデータ線１３aに電力を供給し、第２の駆動回路１４は走査線１４aに駆動信号を供給することによって、有機ＴＦＴをアクティブ駆動するようになっている。
【００６１】
次に、図６を参照して有機ＴＦＴ１２aについて説明する。図６は、図５のＡ−Ａ’線に沿う位置における要部断面図である。有機ＴＦＴ１２ａは、フレキシブル基板１１側からソース電極及びドレイン電極３０、有機半導体層３１、絶縁層３２、ゲート電極３３とが積層形成された、いわゆるトップゲート構造のトランジスタである。また、有機ＴＦＴ１２ａに対応して図示略の画素電極が設けられており、画素電極はコンタクトホールを介してドレイン電極３０と電気的に接続されている。なお、本実施形態では、トップゲート構造について説明するが、当該構造を限定するものではなく、ボトムゲート構造であってもよい。
【００６２】
有機ＴＦＴ１２ａのゲート電極３３は、直接又は他の配線を介してフレキシブル基板１１のＹ方向に延びる走査線１４aと電気的に接続されており、フレキシブル基板１１の周縁部に形成された接続部３４を介して第２の駆動回路１４の端子部３５と電気的に接続されている。有機ＴＦＴ１２ａは、図６に示すように、その外周部において絶縁層３２が段差部３２ａをなしているので、絶縁層３２上に形成された走査線１４aは、この段差部３２ａに沿うように絶縁層３２の表面を覆って接続部３４に達するように形成されている。接続部３４はフレキシブル基板１１上に形成された金属パッド等であって、各配線上に設けられており、第２の駆動回路１４は、接着剤３６によってフレキシブル基板１１に固定されている。また第２の駆動回路１４のフレキシブル基板１１と対向する側の面に形成された端子部３５が、フレキシブル基板１１上の接続部３４と当接して電気的に接続されている。
【００６３】
図６では図示を省略しているが、有機ＴＦＴ１２ａのソース電極３０は、フレキシブル基板１１のＹ方向に沿って延びるデータ線１３aと直接又は他の配線を介して接続されており、データ線１３aの端部は第１の駆動回路１３に設けられた端子部に接続されている。
ここで、ソース電極３０及びデータ線１３ａは絶縁層３２の下層に形成されているので、第１の駆動回路１３側の絶縁層３２の端部において、データ線１３ａはフレキシブル基板１１と絶縁層３２との間から図５の−Ｘ方向に延出され、当該延出部が第１の駆動回路１３との接続端子となる。
【００６４】
図５に戻って説明する。制御演算回路１６は、アンテナパターン１８及びアナログＲＦ回路１９を介して取得したベースバンド信号に基づいて、本回路基板１０の全体動作を統括的に制御する回路である。ＲＡＭ１７は、制御演算回路１６による制御動作に使用されるワーキングメモリである。アンテナパターン１８は、外部から送信されるＲＦ信号を受信してアナログＲＦ回路１９に出力する。アナログＲＦ回路１９は、上記アンテナパターン１８を介して受信したＲＦ信号に増幅、周波数変換、復調などの信号処理を行い、ベースバンド信号に変換して制御演算回路１６に出力する。太陽電池２０は、上記の第１の駆動回路１３、第２の駆動回路１４、制御演算回路１６、ＲＡＭ１７、アナログＲＦ回路１９に電源電圧を供給する。なお、これら制御演算回路１６、ＲＡＭ１７、アンテナパターン１８、アナログＲＦ回路１９及び太陽電池２０も接着剤などによってフレキシブル基板１１上に固定されている。
【００６５】
本発明の電子回路は、上記の第１の駆動回路１３、第２の駆動回路１４、制御演算回路１６及びアナログＲＦ回路１９の内部回路として採用でき、これにより本回路基板１０の全体動作の高速化を図ることができる。
【００６６】
〔電気光学装置〕
次に、上述した回路基板１０を備えた電気光学装置について説明する。なお、本実施形態では、電気光学装置として、上述した回路基板１０を用いて構成した電気泳動表示装置について説明する。図７は、本電気泳動表示装置１００の概略構成を示す断面図である。この図７に示すように、電気泳動表示装置１００は、回路基板１０をＴＦＴ基板として用い、これに対向するように対向基板４０を配置し、これら両基板１０、４０の間に電気泳動層（電気光学層）５０を配置することによって構成される。
【００６７】
ここで、電気泳動層５０は、マイクロカプセル５０ａを複数備えた構成となっている。
このマイクロカプセル５０ａは樹脂皮膜によって形成され、大きさは１画素の大きさと同程度とされ、表示領域全域を覆うように複数配置されている。また、マイクロカプセル５０ａは、実際には隣接するマイクロカプセル５０ａ同士が密着するため、表示領域１２はマイクロカプセル５０ａによって隙間なく覆われている。マイクロカプセル５０ａには、分散媒５１、電気泳動粒子５２等を有する電気泳動分散液５３が封入されている。
【００６８】
次に、分散媒５１、電気泳動粒子５２を有する電気泳動分散液５３について説明する。
電気泳動分散液５３は、染料によって染色された分散媒５１中に電気泳動粒子５２を分散させた構成となっている。電気泳動粒子５２は、無機酸化物又は無機水酸化物からなる直径０．０１μｍ〜１０μｍ程度の略球状の微粒子であり、上記分散媒５１と異なる色相（白色及び黒色を含む）を有している。このように酸化物又は水酸化物からなる電気泳動粒子５２には固有の表面等電点が存在し、分散媒５１の水素イオン指数ｐＨによってその表面電荷密度（帯電量）が変化する。
【００６９】
ここで、表面等電点とは、水溶液中における両性電解質の電荷の代数和がゼロとなる状態を水素イオン指数ｐＨによって示したものである。例えば、分散媒５１のｐＨが電気泳動粒子５２の表面等電点に等しい場合には、粒子の実効電荷はゼロとなり、粒子は外部電界に対して無反応な状態となる。また、分散媒５１のｐＨが粒子の表面等電点よりも低い場合には、粒子の表面は下式（１）によりプラスの電荷を帯びる。逆に、分散媒５１のｐＨが粒子の表面等電点よりも高い場合には、粒子の表面は下式（２）によりマイナスの電荷を帯びる。
ｐＨ低：Ｍ−ＯＨ＋Ｈ＋（過剰）＋ＯＨ−→Ｍ−ＯＨ２＋＋ＯＨ− ・・・（１）
ｐＨ高：Ｍ−ＯＨ＋Ｈ＋＋ＯＨ−（過剰）→Ｍ−ＯＨ―＋Ｈ＋     ・・・（２）
【００７０】
なお、分散媒５１のｐＨと粒子の表面等電点との差を大きくしていった場合、反応式（１）又は（２）に従って粒子の帯電量は増加していくが、この差が所定値以上となると略飽和し、ｐＨをそれ以上変化させても帯電量は変化しない。この差の値は、粒子の種類、大きさ、形状等によって異なるものの、概ね１以上であればどのような粒子においても帯電量は略飽和すると考えられる。
【００７１】
上述の電気泳動粒子５２としては、例えば、二酸化チタン、酸化亜鉛、酸化マグネシウム、ベンガラ、酸化アルミニウム、黒色低次酸化チタン、酸化クロム、ベーマイト、ＦｅＯＯＨ、二酸化珪素、水酸化マグネシウム、水酸化ニッケル、酸化ジルコニウム、酸化銅等が用いられている。
【００７２】
また、このような電気泳動粒子５２は、単独の微粒子としてだけでなく、各種表面改質を施した状態でも用いることが可能である。このような表面改質の方法としては、例えば、粒子表面をアクリル樹脂、エポキシ樹脂、ポリエステル樹脂、ポリウレタン樹脂等のポリマーでコーティング処理する方法や、シラン系、チタネート系、アルミニウム系、弗素系等のカップリング剤でカップリング処理する方法や、アクリル系モノマー、スチレンモノマー、エポキシ系モノマー、イソシアネート系モノマー等とグラフト重合処理する方法等があり、これらの処理を単独又は二種類以上組み合わせて行うことができる。
分散媒５１には、炭化水素、ハロゲン化炭化水素、エーテル等の非水系有機溶媒が用いられており、スピリトブラック、オイルイエロー、オイルブルー、オイルグリーン、バリファーストブルー、マクロレックスブルー、オイルブラウン、スーダンブラック、ファーストオレンジ等の染料によって染色されて、電気泳動粒子５２と異なる色相を呈している。
【００７３】
このように構成された電気泳動表示装置１００においては、上述した回路基板１０を備えた構成となっているので、高速動作が可能であり、また、フレキシブルな表示装置となる。なお、本発明の回路基板１０を利用した電気光学装置は、本実施形態に限定されるものではなく、液晶装置や有機エレクトロルミネッセンス装置等にも好適に用いることができるのは勿論である。
【００７４】
〔電子機器〕
上述した電気泳動表示装置１００は、表示部を備えた様々な電子機器に適用される。以下、上述の電気泳動表示装置１００を備えた電子機器の例について説明する。
まず、電気泳動表示装置をフレキシブルな電子ペーパに適用した例について説明する。図８はこの電子ペーパの構成を示す斜視図であり、電子ペーパ２００は、本発明の電気泳動表示装置１００を表示部として備える。電子ペーパ２００は、従来の紙と同様の質感及び柔軟性を有するシートからなる本体２０１を備えて構成されている。
【００７５】
また、図９は、電子ノートの構成を示す斜視図であり、電子ノート３００は、図８で示した電子ペーパ２００が複数枚束ねられ、カバー３０１に挟まれているものである。カバー３０１は、例えば外部の装置から送られる表示データを入力する不図示の表示データ入力手段を備える。これにより、その表示データに応じて、電子ペーパ２００が束ねられた状態のまま、表示内容を変更したり更新したりできる。
【００７６】
また、上述した例に加えて、他の例として、液晶テレビ、ビューファインダ型やモニタ直視型のビデオテープレコーダ、カーナビゲーション装置、ページャ、電子手帳、電卓、ワードプロセッサ、ワークステーション、テレビ電話、ＰＯＳ端末、タッチパネルを備えた機器等が挙げられる。本発明に係る電気光学装置は、こうした電子機器の表示部としても適用することができる。
【図面の簡単な説明】
【００７７】
【図１】本発明の第１実施形態における電子回路の構成を示すブロック図である。
【図２】本発明の第１実施形態における電子回路の動作を示すタイミングチャートである。
【図３】本発明の第２実施形態における電子回路の構成を示すブロック図である。
【図４】本発明の第２実施形態における電子回路の動作を示すタイミングチャートである。
【図５】本発明の電子回路を備えた回路基板の一実施例を示す平面図である。
【図６】本発明の電子回路を備えた回路基板の一実施例を示す断面図である。
【図７】本発明の回路基板を備えた電気光学装置の一実施例を示す断面図である。
【図８】本発明の電気光学装置を備えた電子機器の第１実施例である。
【図９】本発明の電気光学装置を備えた電子機器の第２実施例である。
【符号の説明】
【００７８】
１…第１の組合せ回路、２…第１の遅延回路、３…第２の組合せ回路、４、４’…第２の遅延回路、５…ＯＲ回路、６…セレクタ回路、７…ＣＰＵ、４a…カウンタ回路、４b…インバータ回路、４c…一致検出回路、４d…フリップフロップ回路、４e…ＯＲ回路、４f…大小判定回路、１０…回路基板、１００…電気光学装置（電気泳動表示装置）、２００…電子ペーパ（電子機器）、３００…電子ノート（電子機器）
【図１】
2008244999.tif 000003
【図２】
2008244999.tif 000004
【図３】
2008244999.tif 000005
【図４】
2008244999.tif 000006
【図５】
2008244999.tif 000007
【図６】
2008244999.tif 000008
【図７】
2008244999.tif 000009
【図８】
2008244999.tif 000010
【図９】
2008244999.tif 000011