(57)【要約】【課題】ＳＮＲ劣化など他の性能を犠牲にすることなく省電力化が可能な差動増幅回路およびこれを用いたサンプルホールド回路を提供すること。【解決手段】第１のゲート、第２のゲート、ソース、およびドレインをそれぞれ有し、それぞれの該第１のゲートと該第２のゲートとは独立に制御され得、該第１のゲート両者間に差動入力が供給され得、該ソース両者が第１の基準電位に共通接続された第１、第２のトランジスタと、第１、第２のトランジスタのドレインの側それぞれに接続された第１、第２の負荷回路と、第１、第２のトランジスタそれぞれのドレイン側両者間での同相電圧を検出する検出回路と、この同相電圧を第２の基準電位と比較して増幅し出力信号を第１、第２のトランジスタの第２のゲート両者に共通に供給する比較・増幅回路とを具備する。【選択図】図１
2008067143.tif 000002
【特許請求の範囲】
【請求項１】
第１のゲート、第２のゲート、ソース、およびドレインをそれぞれ有し、それぞれの該第１のゲートと該第２のゲートとは独立に制御され得、該第１のゲート両者間に差動入力が供給され得、該ソース両者が第１の基準電位に共通接続された第１、第２のトランジスタと、
前記第１、第２のトランジスタの前記ドレインの側それぞれに接続された第１、第２の負荷回路と、
前記第１、第２のトランジスタそれぞれの前記ドレイン側両者間での同相電圧を検出する検出回路と、
前記同相電圧を第２の基準電位と比較して増幅し出力信号を前記第１、第２のトランジスタの前記第２のゲート両者に共通に供給する比較・増幅回路と
を具備することを特徴とする差動増幅回路。
【請求項２】
前記第１、第２の負荷回路が、それぞれ、ソース、ドレイン、および２つのゲートを有するトランジスタを備え、該トランジスタそれぞれの該２つのゲート両者が共通して第３の基準電位に接続され、該トランジスタ両者の該ドレインそれぞれが前記第１、第２のトランジスタの前記ドレインの側のおのおのに接続され、該トランジスタの該ソース両者が共通して第４の基準電位に接続されていることを特徴とする請求項１記載の差動増幅回路。
【請求項３】
前記第１、第２のトランジスタの前記ドレインの側と前記第１、第２の負荷回路との間それぞれに、ソースが前記第１、第２のトランジスタ側、ドレインが前記第１、第２の負荷回路の側となるように挿入・接続された第３、第４のトランジスタと、
前記第３、第４のトランジスタの前記ドレインの側と、前記第１、第２の負荷回路との間それぞれに、ソースが前記第１、第２の負荷回路側、ドレインが前記第３、第４のトランジスタ側となるように挿入・接続された第５、第６のトランジスタと
をさらに具備することを特徴とする請求項１記載の差動増幅回路。
【請求項４】
前記第３、第４のトランジスタが、それぞれ、２つのゲートを備え、該２つのゲート両者が共通して第３の基準電位に接続され、
前記第５、第６のトランジスタが、それぞれ、２つのゲートを備え、該２つのゲート両者が共通して第４の基準電位に接続されていること
を特徴とする請求項３記載の差動増幅回路。
【請求項５】
それぞれ入力端および出力端を有し、該入力端から該出力端への極性が逆極性であり、前記第３、第４、第５、第６のトランジスタの前記ソースそれぞれに該入力端のおのおのが接続され、対応する前記第３、第４、第５、第６のトランジスタのゲートそれぞれに該出力端のおのおのが接続された４つの増幅回路をさらに具備することを特徴とする請求項３記載の差動増幅回路。
【請求項６】
前記第３、第４、第５、第６のトランジスタが、それぞれ、２つのゲートを備え、
それぞれ入力端および出力端を有し、該入力端から該出力端への極性が逆極性であり、前記第３、第４、第５、第６のトランジスタの前記ソースそれぞれに該入力端のおのおのが接続され、対応する前記第３、第４、第５、第６のトランジスタの前記２つのゲート両者に該出力端のおのおのが接続された４つの増幅回路をさらに具備すること
を特徴とする請求項３記載の差動増幅回路。
【請求項７】
前記第１、第２のトランジスタの前記ドレインの側それぞれに接続された第３、第４の負荷回路と、
前記第１、第２のトランジスタの前記ドレインの側と前記第３、第４の負荷回路との間それぞれに、ソースが前記第１、第２のトランジスタ側、ドレインが前記第３、第４の負荷回路の側となるように挿入・接続された第７、第８のトランジスタと、
前記第７、第８のトランジスタの前記ドレインの側と、前記第３、第４の負荷回路との間それぞれに、ソースが前記第３、第４の負荷回路側、ドレインが前記第７、第８のトランジスタ側となるように挿入・接続された第９、第１０のトランジスタとをさらに具備し、
前記検出回路が、前記第３、第４のトランジスタの前記ドレインの側両者間と前記第５、第６のトランジスタの前記ドレインの側両者間とを共通に接続する導線を有し、該導線のノード電圧が前記同相電圧とされていること
を特徴とする請求項３記載の差動増幅回路。
【請求項８】
前記第１、第２のトランジスタの前記ドレインの側と前記第１、第２の負荷回路との間それぞれに、ソースが前記第１、第２のトランジスタ側、ドレインが前記第１、第２の負荷回路の側となるように挿入・接続された第７、第８のトランジスタと、
前記第７、第８のトランジスタの前記ドレインの側と、前記第１、第２の負荷回路との間それぞれに、ソースが前記第１、第２の負荷回路側、ドレインが前記第７、第８のトランジスタ側となるように挿入・接続された第９、第１０のトランジスタとをさらに具備し、
前記検出回路が、前記第３、第４のトランジスタの前記ドレインの側両者間と前記第５、第６のトランジスタの前記ドレインの側両者間とを共通に接続する導線を有し、該導線のノード電圧が前記同相電圧とされていること
を特徴とする請求項３記載の差動増幅回路。
【請求項９】
前記検出回路が、前記第１、第２のトランジスタの前記ドレインの側両者間に直列に接続された２つの抵抗を有し、該２つの抵抗の中点電圧が前記同相電圧とされることを特徴とする請求項１記載の差動増幅回路。
請求項１記載の差動増幅回路。
【請求項１０】
第１のゲート、第２のゲート、ソース、およびドレインをそれぞれ有し、それぞれの該第１のゲートと該第２のゲートとは独立に制御され得、該ソース両者が第１の基準電位に共通接続された第１、第２のトランジスタと、前記第１、第２のトランジスタの前記ドレインの側それぞれに接続された第１、第２の負荷回路と、前記第１、第２のトランジスタそれぞれの前記ドレイン側両者間での同相電圧を検出する検出回路と、前記同相電圧を第２の基準電位と比較して増幅し出力信号を前記第１、第２のトランジスタの前記第２のゲート両者に共通に供給する比較・増幅回路とを備えた差動増幅回路と、
前記第１、第２のトランジスタの前記第１のゲートそれぞれに接続された第１、第２のサンプリング容量と、
前記第１、第２のサンプリング容量に電荷をそれぞれ入力させるように構成された第１、第２のスイッチ回路と、
前記差動増幅回路に接続され、かつ、前記電荷によって前記第１、第２のサンプリング容量が発生する電圧を前記差動増幅回路にそれぞれ出力させるように構成された第３、第４のスイッチ回路と
を具備することを特徴とするサンプルホールド回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、省電力化に好適な差増増幅回路およびこれを用いたサンプルホールド回路に関する。
【背景技術】
【０００２】
一般的なプレーナ型構造のＭＯＳトランジスタによる差動増幅回路について説明する。差動対になる２つのＭＯＳトランジスタの各ゲートが正、負２つの入力（差動入力）となる。それらのドレインが差動出力である。２つのＭＯＳトランジスタのソースは共通接続され、それらのソースと基準電位（グラウンドまたは電源）との間に電流源となるＭＯＳトランジスタのソース・ドレイン間が挿入・接続される。電流源トランジスタのソースにはバイアス電圧が与えられ、この電圧により同相利得を抑圧し出力動作点を所定電圧に設定する。また、２つのＭＯＳトランジスタの各ドレインには、各ドレインと基準電位（電源またはグラウンド）との間に、所定のバイアス電圧がゲートに与えられたＭＯＳトランジスタのソース・ドレイン間が通常、挿入・接続される（能動負荷）。
【０００３】
ソース・ドレイン間が電源グラウンド間に縦に３段積みされる上記構成の差動増幅回路において、差動対のトランジスタを始め、電流源のトランジスタおよび能動負荷となるトランジスタはすべて飽和領域（ドレイン・ソース間の電圧変化に対してドレイン電流の変化が十分に小さくなる領域）で使用する。このためには、ゲート・ソース間電圧をＶｇｓ、しきい値電圧をＶｔｈとしたとき、縦積みそれぞれのトランジスタのドレイン・ソース間電圧ＶｄｓをＶｇｓ−Ｖｔｈ以上の電圧にする。そして、電源電圧をＶｄｄとすると、出力信号が取り得る最大振幅（ピークトゥピーク）Ｖｏは、Ｖｏ＝Ｖｄｄ−３Ｖｄｓである。
【０００４】
Ｖｏ＝Ｖｄｄ−３Ｖｄｓの関係から、プロセスの微細化に伴い、電源電圧が低下すると、すべてのトランジスタを飽和領域で動作させるためには、出力信号の振幅を小さくする必要がある。
【０００５】
例えば、同じプロセスによるトランジスタにおいて、電源電圧が１Ｖの場合と０．８Ｖの場合とを比較する。Ｖｄｓが０．２Ｖと仮定すると、電源電圧が１Ｖの時、電流源トランジスタ、差動対トランジスタ、能動負荷トランジスタの各Ｖｄｓにそれぞれ０．２Ｖを確保して、出力信号の電圧範囲は例えば０．４Ｖ〜０．８Ｖとなる。電源電圧が０．８Ｖの場合、同様にして、出力信号の電圧範囲は例えば０．４Ｖ〜０．６Ｖとなる。このように、電源が１Ｖから０．８Ｖに低電圧化すると、取り得る出力信号の電圧範囲（すなわち振幅）はこの場合半減する。
【０００６】
信号振幅が小さい場合、所望のＳＮＲ（信号対雑音比:signal-to-noise ratio）を得るためには、ノイズレベルを下げる必要があり、結果的にトランジスタにより多くのバイアス電流を要する。例えば、パイプラインＡ／Ｄ変換器等で用いる差動増幅回路の場合では、信号振幅が１／２になると、同じＳＮＲを得るために４倍の電流が必要になる。これは、動作がサンプリング系であることから、ノイズ電力が、ｋＴ／Ｃ（Ｃ：サンプリング周波数、ｋ：ボルツマン定数、Ｔ：温度）に従うためである。
【０００７】
電源電圧が２割小さくなっても、４倍の電流が必要ならば消費電力は増大する。以上は同じプロセスでの比較で、実際には、プロセスが進歩すると寄生容量が小さくなることや、少ないバイアス電流で同等の性能が得られることが考えられる。しかしながら、電源電圧が１Ｖ程度に低圧化すると、信号振幅が十分に取れないことによる影響も大きく、差動増幅回路などのアナログ回路の場合、プロセスの微細化が、必ずしも回路の省電力化に結びつくとは限らない。
【０００８】
なお、差動入力、差動出力を扱う、ＭＯＳトランジスタによる差動増幅回路では、一般に、同相信号を抑圧しかつ差動対の出力の動作点を所定に設定するための回路が必要である。このために、コモンモードフィードバック回路が用いられる。出力の動作点は、一般に、できるだけ大きなダイナミックレンジを得るために、動作範囲の中点に設定される。コモンモードフィードバック回路は、出力端の同相電圧を検知する回路と、この検知電圧を、出力として設定したい電圧に相当の基準電圧（Ｖｒｅｆ）と比較して増幅する誤差増幅器とからなっている。誤差増幅器の出力は、電流源トランジスタのゲートに接続される。これにより、出力の中点電圧がＶｒｅｆに等しくなるようにフィードバックがかかる。
【０００９】
このようなコモンモードフィードバック回路における同相電圧の検知回路の例として下記特許文献１に開示のものがある。検知回路は出力端に接続されるため、一般に、出力インピーダンスを低下させ直流利得を下げる原因になる。この開示された回路では、出力端に至る構成と同様な構成を検知回路への入力用として新たに設け出力端の出力インピーダンスの低下を防止している。
【００１０】
次に、一般的なＭＯＳトランジスタの構造について以下説明する。現在のＭＯＳトランジスタは、プレーナ型が主流であり、一つのゲートでチャネルをコントロールする。しかし、微細化に伴いドレイン・ソース間のリーク電流が問題になってきている。この電流は、ゲート・ソース間に電圧が印加されていなくてもシリコン基板を介して漏れ出てくる無駄な電流である。原因としては、ショートチャネル効果の中でもパンチスルーと呼ばれる現象が関連している。
【００１１】
これに対し、複数のゲートでチャネルをコントロールできる構造にすればパンチスルーの抑制効果が得られることが知られている。２つのゲートを有するものはDual-gate FinFET、３つのゲートを有するものはTri-gate MOSFETと呼ばれている。２つのゲートを有するトランジスタの中でも２つのゲートを別々にコントロールできるものが下記非特許文献１に開示されている。この開示では、さらに、２つ目のゲートでしきい値電圧を可変できることが述べられている。
【特許文献１】特開２０００−１４８２６２号公報
【非特許文献１】CMOS Vertical Multiple Independent Gate Field Effect Transistor (MIGFET); Mathew, L. et. al.; SOI Conference, 2004. Proceedings. 2004 IEEE International; 4-7 Oct. 2004 Page(s):187 - 189
【発明の開示】
【発明が解決しようとする課題】
【００１２】
本発明は、ＳＮＲ劣化など他の性能を犠牲にすることなく省電力化が可能な差動増幅回路およびこれを用いたサンプルホールド回路を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明の一態様に係る差増増幅回路は、第１のゲート、第２のゲート、ソース、およびドレインをそれぞれ有し、それぞれの該第１のゲートと該第２のゲートとは独立に制御され得、該第１のゲート両者間に差動入力が供給され得、該ソース両者が第１の基準電位に共通接続された第１、第２のトランジスタと、前記第１、第２のトランジスタの前記ドレインの側それぞれに接続された第１、第２の負荷回路と、前記第１、第２のトランジスタそれぞれの前記ドレイン側両者間での同相電圧を検出する検出回路と、前記同相電圧を第２の基準電位と比較して増幅し出力信号を前記第１、第２のトランジスタの前記第２のゲート両者に共通に供給する比較・増幅回路とを具備する。
【００１４】
すなわち、この差増増幅回路では、差動入力がされるトランジスタのそれぞれに２つのゲートを有するものを用いる。これらのトランジスタのソースは共通に基準電位に接続される。また、これらのトランジスタのドレインの側両者間での同相電圧を検出し、検出された同相電圧を基準電圧と比較して増幅しその出力信号を差動入力用のトランジスタの一方の側のゲート両者に共通に供給する。これはコモンモードフィードバックである。コモンモードフィードバックのためのゲートとは独立に他方のゲートは制御され得、この他方のゲートが差動入力に用いられる。このような構成によれば、差動入力がされるトランジスタにバイアス電流を流すための電流源トランジスタが不要になる。したがって、その分電源電圧を下げることが可能である。よって、ＳＮＲ劣化など他の性能を犠牲にすることなく省電力化が実現する。
【００１５】
本発明の別の態様であるサンプルホールド回路は、第１のゲート、第２のゲート、ソース、およびドレインをそれぞれ有し、それぞれの該第１のゲートと該第２のゲートとは独立に制御され得、該ソース両者が第１の基準電位に共通接続された第１、第２のトランジスタと、前記第１、第２のトランジスタの前記ドレインの側それぞれに接続された第１、第２の負荷回路と、前記第１、第２のトランジスタそれぞれの前記ドレイン側両者間での同相電圧を検出する検出回路と、前記同相電圧を第２の基準電位と比較して増幅し出力信号を前記第１、第２のトランジスタの前記第２のゲート両者に共通に供給する比較・増幅回路とを備えた差動増幅回路と、前記第１、第２のトランジスタの前記第１のゲートそれぞれに接続された第１、第２のサンプリング容量と、前記第１、第２のサンプリング容量に電荷をそれぞれ入力させるように構成された第１、第２のスイッチ回路と、前記差動増幅回路に接続され、かつ、前記電荷によって前記第１、第２のサンプリング容量が発生する電圧を前記差動増幅回路にそれぞれ出力させるように構成された第３、第４のスイッチ回路とを具備する。
【００１６】
すなわち、このサンプルホールド回路では、差動増幅回路として上記説明のものを用い、さらにサンプリング容量、スイッチ回路を備える。したがって、差動増幅回路における電源電圧引き下げの効果で、ＳＮＲ劣化など他の性能を犠牲にすることなく省電力化が実現する。
【発明の効果】
【００１７】
本発明によれば、ＳＮＲ劣化など他の性能を犠牲にすることなく省電力化が可能な差動増幅回路およびこれを用いたサンプルホールド回路を提供することができる。
【発明を実施するための最良の形態】
【００１８】
上記一態様における実施態様として、前記第１、第２の負荷回路が、それぞれ、ソース、ドレイン、および２つのゲートを有するトランジスタを備え、該トランジスタそれぞれの該２つのゲート両者が共通して第３の基準電位に接続され、該トランジスタ両者の該ドレインそれぞれが前記第１、第２のトランジスタの前記ドレインの側のおのおのに接続され、該トランジスタの該ソース両者が共通して第４の基準電位に接続されている、とすることができる。負荷回路を差動入力用のトランジスタと同様に２つのゲートを有するトランジスタで構成するものである。構造的に対称なｎＭＯＳとｐＭＯＳとによって回路が構成される場合に向いている。
【００１９】
また、実施態様として、前記第１、第２のトランジスタの前記ドレインの側と前記第１、第２の負荷回路との間それぞれに、ソースが前記第１、第２のトランジスタ側、ドレインが前記第１、第２の負荷回路の側となるように挿入・接続された第３、第４のトランジスタと、前記第３、第４のトランジスタの前記ドレインの側と、前記第１、第２の負荷回路との間それぞれに、ソースが前記第１、第２の負荷回路側、ドレインが前記第３、第４のトランジスタ側となるように挿入・接続された第５、第６のトランジスタとをさらに具備する、としてもよい。出力回路構成をカスコード構成にするものである。カスコード構成によれば、出力インピーダンスを増すことが可能であり、差動増幅回路として高利得が実現する。
【００２０】
ここで、前記第３、第４のトランジスタが、それぞれ、２つのゲートを備え、該２つのゲート両者が共通して第３の基準電位に接続され、前記第５、第６のトランジスタが、それぞれ、２つのゲートを備え、該２つのゲート両者が共通して第４の基準電位に接続されている、とすることができる。出力をカスコード構成にするためのトランジスタにも２つのゲートを有するトランジスタを用いるものである。構造的に対称なｎＭＯＳとｐＭＯＳとによって回路が構成される場合に向いている。
【００２１】
また、ここで、それぞれ入力端および出力端を有し、該入力端から該出力端への極性が逆極性であり、前記第３、第４、第５、第６のトランジスタの前記ソースそれぞれに該入力端のおのおのが接続され、対応する前記第３、第４、第５、第６のトランジスタのゲートそれぞれに該出力端のおのおのが接続された４つの増幅回路をさらに具備する、とすることもできる。出力をアクティブカスコード構成にするものである。アクティブカスコード構成にすれば、出力インピーダンスをさらに増すことが可能であり、差動増幅回路としてさらに高利得が実現する。
【００２２】
また、ここで、前記第３、第４、第５、第６のトランジスタが、それぞれ、２つのゲートを備え、それぞれ入力端および出力端を有し、該入力端から該出力端への極性が逆極性であり、前記第３、第４、第５、第６のトランジスタの前記ソースそれぞれに該入力端のおのおのが接続され、対応する前記第３、第４、第５、第６のトランジスタの前記２つのゲート両者に該出力端のおのおのが接続された４つの増幅回路をさらに具備する、とすることもできる。これは、１）出力をカスコード構成にするためのトランジスタにも２つのゲートを有するトランジスタを用いるものである。構造的に対称なｎＭＯＳとｐＭＯＳとによって回路が構成される場合に向いている。さらに、２）出力をアクティブカスコード構成にするものである。アクティブカスコード構成にすれば、出力インピーダンスをさらに増すことが可能であり、差動増幅回路としてさらに高利得が実現する。
【００２３】
また、ここで、前記第１、第２のトランジスタの前記ドレインの側それぞれに接続された第３、第４の負荷回路と、前記第１、第２のトランジスタの前記ドレインの側と前記第３、第４の負荷回路との間それぞれに、ソースが前記第１、第２のトランジスタ側、ドレインが前記第３、第４の負荷回路の側となるように挿入・接続された第７、第８のトランジスタと、前記第７、第８のトランジスタの前記ドレインの側と、前記第３、第４の負荷回路との間それぞれに、ソースが前記第３、第４の負荷回路側、ドレインが前記第７、第８のトランジスタ側となるように挿入・接続された第９、第１０のトランジスタとをさらに具備し、前記検出回路が、前記第３、第４のトランジスタの前記ドレインの側両者間と前記第５、第６のトランジスタの前記ドレインの側両者間とを共通に接続する導線を有し、該導線のノード電圧が前記同相電圧とされている、とすることもできる。
【００２４】
この構成は、コモンモードフィードバックをするために設けられた出力カスコード構成とは別に、もう一組の出力カスコード構成および負荷回路を設けるものである。このような構成によれば、コモンモードフィードバックをするための回路の影響を回避するようにもう一組の出力カスコード構成を機能させることができ、コモンモードフィードバックをするための回路による出力インピーダンス低下を防止できる。
【００２５】
また、ここで、前記第１、第２のトランジスタの前記ドレインの側と前記第１、第２の負荷回路との間それぞれに、ソースが前記第１、第２のトランジスタ側、ドレインが前記第１、第２の負荷回路の側となるように挿入・接続された第７、第８のトランジスタと、前記第７、第８のトランジスタの前記ドレインの側と、前記第１、第２の負荷回路との間それぞれに、ソースが前記第１、第２の負荷回路側、ドレインが前記第７、第８のトランジスタ側となるように挿入・接続された第９、第１０のトランジスタとをさらに具備し、前記検出回路が、前記第３、第４のトランジスタの前記ドレインの側両者間と前記第５、第６のトランジスタの前記ドレインの側両者間とを共通に接続する導線を有し、該導線のノード電圧が前記同相電圧とされている、とすることもできる。
【００２６】
この構成も、コモンモードフィードバックをするために設けられた出力カスコード構成とは別に、もう一組の出力カスコード構成を設けるものであるが、負荷回路はこれらの出力カスコード構成間で共用する。このような構成によっても、コモンモードフィードバックをするための回路の影響を回避するようにもう一組の出力カスコード構成を機能させることができ、コモンモードフィードバックをするための回路による出力インピーダンス低下を防止できる。
【００２７】
また、実施態様として、前記検出回路が、前記第１、第２のトランジスタの前記ドレインの側両者間に直列に接続された２つの抵抗を有し、該２つの抵抗の中点電圧が前記同相電圧とされる、とすることができる。同相電圧を検出するための簡便な構成である。
【００２８】
以上を踏まえ、以下では実施形態を図面を参照しながら説明する。図１は、一実施形態に係る差増増幅回路の構成（図１（ａ）、（ｂ）〜（ｅ））およびこれに使用するトランジスタの概略構造（図１（ｆ））を示している。図１（ａ）に示すようにこの差動増幅回路１００は、デュアルゲートｎチャネルＭＯＳトランジスタＭ１、Ｍ２、デュアルゲートｐチャネルＭＯＳトランジスタＭ３、Ｍ４、コモンモードフィードバック回路１１を有する（以下では、「ｎチャネルＭＯＳ」に代えてｎＭＯＳ、「ｐチャネルＭＯＳ」に代えてｐＭＯＳとも言う。）。
【００２９】
デュアルゲートｎチャネルＭＯＳトランジスタＭ１、Ｍ２は、この図１（ａ）では、図１（ｂ）に示す記号を用い表記されている。図１（ｂ）に示す記号と同じ意味のトランジスタとして図１（ｃ）に示す表記を使用する場合もある。また、同じく、デュアルゲートｐチャネルＭＯＳトランジスタＭ３、Ｍ４は、この図１（ａ）では、図１（ｄ）に示す記号によって表記されているが、図１（ｄ）に示す記号と同じ意味のトランジスタとして図１（ｅ）に示す記号を使用する場合もある。デュアルゲートを有するトランジスタの表記については、以下の各実施形態についても同様である。
【００３０】
デュアルゲートｎチャネルＭＯＳトランジスタＭ１、Ｍ２、デュアルゲートｐチャネルＭＯＳトランジスタＭ３、Ｍ４は、図示するように、それぞれゲートとしてＧ１、Ｇ２の２つの電極を有している。これらは独立に外部から制御可能である。これらの概略的な構造は、例えば図１（ｆ）に示すようになっている。すなわち、プレーナ型のトランジスタではなく、基板上にソース領域、ドレイン領域、第１のゲート領域、第２のゲート領域をそれぞれ柱状に形成し、ソース領域とドレイン領域との間にチャネル領域を設ける。このチャネル領域がゲートＧ１とゲートＧ２とによって制御される構造である。
【００３１】
デュアルゲートｎチャネルＭＯＳトランジスタＭ１、Ｍ２は、図１（ａ）に示すように、差動増幅回路としての入力素子として機能し、それらのゲートの一方が差動入力端子（ＩＮ＋、ＩＮ−）である。ソースは共通に基準電位（この場合にはＧＮＤ）に接続される。ドレインは、能動負荷であるデュアルゲートｐチャネルＭＯＳトランジスタＭ３、Ｍ４のドレインにそれぞれ接続され、この接続ノードが差動増幅回路としての出力端子（ＯＵＴ＋、ＯＵＴ−）になる。
【００３２】
デュアルゲートｐチャネルＭＯＳトランジスタＭ３、Ｍ４は、上記のように、デュアルゲートｎチャネルＭＯＳトランジスタＭ１、Ｍ２のそれぞれ負荷となるトランジスタであり、それらのソースが共通に基準電位（この場合は電源電圧Ｖｄｄ）に接続される。ゲートは、２つとも所定の基準電位（バイアス電位）に接続される。
【００３３】
コモンモードフィードバック回路１１は、デュアルゲートｎチャネルＭＯＳトランジスタＭ１、Ｍ２のドレイン間での同相電圧を検出し、検出された同相電圧を基準電位と比較して増幅しその出力信号をデュアルゲートｎチャネルＭＯＳトランジスタＭ１、Ｍ２の入力端子ではないゲートの端子に共通に供給する。さらに具体的には後述する。このような機能により、デュアルゲートｎチャネルＭＯＳトランジスタＭ１、Ｍ２のドレイン電圧を平均的に上記基準電位に設定することができる。また同相信号が出力されるのを抑圧することができる。
【００３４】
図２は、図１に示した差動増幅回路における出力電圧レンジを示している。図２に示すように、電源電圧Ｖｄｄ＝０．８Ｖ、ドレインソース間の電圧ＶｄｓをデュアルゲートｎチャネルＭＯＳトランジスタＭ１、Ｍ２、デュアルゲートｐチャネルＭＯＳトランジスタＭ３、Ｍ４でそれぞれ０．２Ｖとすると、トランジスタＭ１、Ｍ２の各ドレイン電圧は、０．２Ｖ〜０．６Ｖで変動可能である。すなわち、コモンモードフィードバック回路１１内の基準電位を０．４Ｖとすれば、出力平均電圧Ｖｏｃ＝０．４Ｖを中心に最大０．４Ｖ（ピークトゥピーク）の信号出力ができる。
【００３５】
これは、トランジスタＭ１、Ｍ２のソースに電流源となるトランジスタが接続されず得られた出力レンジである。もしこの電流源トランジスタがあれば、これにより０．２Ｖ分が必要なので、出力信号のレンジは最大でも０．２Ｖ（ピークトゥピーク）と半減し、ＳＮＲが下がってしまう。ＳＮＲを確保するために各トランジスタのバイアス電流を増加させると今度は省電力化に反してしまう。
【００３６】
このように、本実施形態の差動増幅回路によれば、ＳＮＲ劣化など他の性能を犠牲にすることなく省電力化が可能である。したがって、例えば１Ｖより低くなるような電源電圧が要求される回路へのアプリケーションで特に有用である。
【００３７】
次に、別の実施形態について図３を参照して説明する。図３は、別の実施形態に係る差動増幅回路の構成を示している。図３において、図１中に示したものと同一または同一相当のものには同一符号を付しその説明を省略する。
【００３８】
この差動増幅回路３００では、能動負荷となるトランジスタに、デュアルゲートを有するトランジスタに代えて通常のひとつのゲートを有するｐチャネルＭＯＳトランジスタＭ３ａ、Ｍ４ａを用いている。これらのゲートに基準電位（バイアス電位）が与えられる点は図１に示した実施形態と同じである。またその他の点も図１に示した実施形態と同じである。この実施形態でも、上記実施形態と同様な効果が得られる。また、ｐチャネルＭＯＳトランジスタＭ３ａ、Ｍ４ａには、通常のプレーナ型構造のものを用いることができるので、より低コストなプロセスで済む可能性がある。
【００３９】
次に、さらに別の実施形態について図４を参照して説明する。図４は、さらに別の実施形態に係る差動増幅回路の構成を示している。図４において、すでに説明した図中に示したものと同一または同一相当のものには同一符号を付しその説明を省略する。
【００４０】
この差動増幅回路４００では、出力端子（ＯＵＴ＋、ＯＵＴ−）となるノードと差動入力素子であるトランジスタＭ１、Ｍ２の各ドレインとの間にそれぞれカスコードにｎチャネルＭＯＳトランジスタＭ５、Ｍ６のソース・ドレイン間を挿入、接続している。さらに、出力端子（ＯＵＴ＋、ＯＵＴ−）となるノードと能動負荷素子であるトランジスタＭ３、Ｍ４の各ドレインとの間にそれぞれカスコードにｐチャネルＭＯＳトランジスタＭ７、Ｍ８のドレイン・ソース間を挿入、接続している。これらのトランジスタＭ５、Ｍ６、Ｍ７、Ｍ８もそれぞれ２つのゲートを有し、それらの２つのゲートには同じバイアス電圧が与えられる。
【００４１】
このようなカスコード回路を有する構成によれば、差動増幅回路４００として出力インピーダンスを増加させることができるので、直流利得をその分大きくすることができる。簡易な構成で容易に高利得化が可能である。
【００４２】
次に、さらに別の実施形態について図５を参照して説明する。図５は、さらに別の実施形態に係る差動増幅回路の構成を示している。図５において、すでに説明した図中に示したものと同一または同一相当のものには同一符号を付しその説明を省略する。
【００４３】
この差動増幅回路５００では、能動負荷となるトランジスタに、デュアルゲートを有するトランジスタに代えて通常のひとつのゲートを有するｐチャネルＭＯＳトランジスタＭ３ａ、Ｍ４ａを用い、さらに、図４において説明したカスコード回路のトランジスタにも、通常のひとつのゲートを有するｎチャネルＭＯＳトランジスタＭ５ａ、Ｍ６ａ、ｐチャネルＭＯＳトランジスタＭ７ａ、Ｍ８ａを用いている。トランジスタＭ３ａ、Ｍ４ａ、Ｍ５ａ、Ｍ６ａ、Ｍ７ａ、Ｍ８ａの各ゲートに基準電位（バイアス電位）が与えられる点は図４に示した実施形態と同じである。その他の点も図４に示した実施形態と同じである。
【００４４】
この実施形態でも、図４に示した実施形態と同様な効果が得られる。また、ｐチャネルＭＯＳトランジスタＭ３ａ、Ｍ４ａ、Ｍ７ａ、Ｍ８ａには、通常のプレーナ型構造のものを用いることができるので、より低コストなプロセスで済む可能性がある。
【００４５】
次に、さらに別の実施形態について図６を参照して説明する。図６は、さらに別の実施形態に係る差動増幅回路の構成を示している。図６において、すでに説明した図中に示したものと同一または同一相当のものには同一符号を付しその説明を省略する。
【００４６】
この差動増幅回路６００は、図４において説明したカスコード回路を、いわゆるアクティブカスコード回路に改良したものである。より具体的には、入出力極性が反転である増幅回路Ｇ１、Ｇ２、Ｇ３、Ｇ４を、トランジスタＭ５、Ｍ６、Ｍ７、Ｍ８のソースに入力端側に接続し、ゲートに出力端側に接続するようにそれぞれ新たに設ける。トランジスタＭ５、Ｍ６、Ｍ７、Ｍ８のゲートにバイアスに与えるための端子はない。
【００４７】
このような構成によれば、カスコード回路で利得が増大する程度よりさらに増幅回路Ｇ１〜Ｇ４の利得分、差動増幅回路としての利得が増大する。簡易な構成でさらに容易に高利得化が可能である。
【００４８】
次に、さらに別の実施形態について図７を参照して説明する。図７は、さらに別の実施形態に係る差動増幅回路の構成を示している。図７において、すでに説明した図中に示したものと同一または同一相当のものには同一符号を付しその説明を省略する。
【００４９】
この差動増幅回路７００は、図５において説明したカスコード回路を、いわゆるアクティブカスコード回路に改良したものである。より具体的には、入出力極性が反転である増幅回路Ｇ１、Ｇ２、Ｇ３、Ｇ４を、トランジスタＭ５ａ、Ｍ６ａ、Ｍ７ａ、Ｍ８ａのソースに入力端側に接続し、ゲートに出力端側に接続するようにそれぞれ新たに設ける。トランジスタＭ５ａ、Ｍ６ａ、Ｍ７ａ、Ｍ８ａのゲートにバイアスに与えるための端子はない。
【００５０】
このような構成によっても、カスコード回路で利得が増大する程度よりさらに増幅回路Ｇ１〜Ｇ４の利得分、差動増幅回路としての利得を増大できる。簡易な構成でさらに容易に高利得化が可能である。また、ｐチャネルＭＯＳトランジスタＭ３ａ、Ｍ４ａ、Ｍ７ａ、Ｍ８ａには、通常のプレーナ型構造のものを用いることができるので、より低コストなプロセスで済む可能性がある。
【００５１】
次に、図８は、図１に示した差動増幅回路においてそのコモンモードフィードバック回路の具体例を含めて示している。図８において、すでに説明した図中に示したものと同一または同一相当のものには同一符号を付しその説明を省略する。
【００５２】
すでに説明したように、コモンモードフィードバック回路１１は、トランジスタＭ１、Ｍ２のドレイン同士間での同相電圧を検出し、検出された同相電圧を基準電位と比較して増幅しその出力信号をトランジスタＭ１、Ｍ２の入力端子ではないゲートの端子に共通に供給する機能を有する。図８に示す形態では、このうち同相電圧の検出に、トランジスタＭ１、Ｍ２のドレイン同士間に直列に接続された２つの抵抗Ｒ１、Ｒ２による回路が用いられる。すなわち、これら２つの抵抗の中点電圧が同相電圧である。
【００５３】
そして同相電圧を増幅回路Ａ１の反転入力に導き、その非反転入力に供給されている基準電位（ｒｅｆ）を基準に比較、増幅する。このようなフィードバックにより同相電圧は基準電位（ｒｅｆ）に一致するように動作し、したがって、この基準電位に一致するように差動増幅回路８００としての平均出力電位が設定される。
【００５４】
このようなコモンモードフィードバック回路１１の具体例は、回路として容易な構成であるが、同相電圧を検出するための抵抗Ｒ１、Ｒ２が出力インピーダンスを低下させる原因となる。したがって、応用例によっては差動増幅回路として必要な利得に到達不能になる場合が考えられるが、利得があまり必要でなければ十分有用である。
【００５５】
次に、さらに別の実施形態について図９を参照して説明する。図９は、さらに別の実施形態に係る差動増幅回路の構成を示している。図９において、すでに説明した図中に示したものと同一または同一相当のものには同一符号を付しその説明を省略する。
【００５６】
この差動増幅回路９００は、コモンモードフィードバック回路による出力インピーダンス低下を防止するための構成を有している。基本として図４に示した差動増幅回路４００と同じ構成を有し、新たに、コモンモードフィードバックのため、トランジスタＭ５、Ｍ７、Ｍ３と同様な構成でトランジスタＭ１１、Ｍ１３、Ｍ９を設け、さらに、トランジスタＭ６、Ｍ８、Ｍ４と同様な構成でトランジスタＭ１２、Ｍ１４、Ｍ１０を設けている。そして、コモンモードフィードバックにおいては、新たに設けたトランジスタＭ１１、Ｍ１３による接続ノードと、トランジスタＭ１２、Ｍ１４による接続ノードとから同相電圧を検出する。これらの接続ノードは出力端子があるノードとは別なノードであり、出力インピーダンスに影響を与えないので抵抗を介さず直接接続することができる。この直接接続ノードを増幅回路Ａ１の反転入力に導く。
【００５７】
このような構成により、トランジスタＭ１１、Ｍ１３の接続ノードおよびトランジスタＭ１２、Ｍ１４の接続ノードが基準電位（ｒｅｆ）に一致するように作動する。よって、これらのトランジスタと同様な構成によるトランジスタＭ５、Ｍ７の接続ノードおよびトランジスタＭ６、Ｍ８の接続ノードもその平均出力電位が基準電位（ｒｅｆ）に一致することになる。
【００５８】
この実施形態の変形例としては、トランジスタＭ３とＭ９とでそれらのドレイン間が接続され、またトランジスタＭ４とＭ１０とでもそれらのドレイン間が接続されていてもよい（図中破線表示）。接続されていても電流は流れない。さらに進めて、トランジスタＭ３とＭ９とが同一の単一のトランジスタとされ、トランジスタＭ４とＭ１０とが同一の単一のトランジスタとされていてもよい。また、図４に示した実施形態に対する図５、図６、図７に示した実施形態の考え方を、図９に示す実施形態に適用することも可能である。すなわち、トランジスタを通常の１つのゲートを有するものへ代替することや、カスコード回路をアクティブ化することができる。
【００５９】
次に、図１０は、一実施形態に係るサンプルホールド回路の構成を示している。図示の差動増幅回路Ａ２には、上記説明の各差動増幅回路１００、３００、４００、５００、６００、７００、８００、９００のいずれかを用いることができる。
【００６０】
構成として、正入力Ｖｉｎ＋がスイッチ回路ＳＷ１、サンプリング容量Ｃｓ１を介して差動増幅回路Ａ２の正入力およびスイッチ回路ＳＷ３に接続されている。また、負入力Ｖｉｎ−がスイッチ回路ＳＷ２、サンプリング容量Ｃｓ２を介して差動増幅回路Ａ２の負入力およびスイッチ回路ＳＷ４に接続されている。ＳＷ１およびＳＷ４の他方は共通電位Ｖｃｏｍに接続されている。さらに、ＳＷ１とＣｓ１との接続ノードと差動増幅回路Ａ２の負出力との間にスイッチ回路ＳＷ５が接続され、ＳＷ２とＣｓ２との接続ノードと差動増幅回路Ａ２の正出力との間にスイッチ回路ＳＷ６が接続されている。スイッチ回路ＳＷ１〜ＳＷ６にはＭＯＳトランジスタによるスイッチ回路を用いることができる。
【００６１】
動作としては、図示のスイッチ回路ＳＷ１〜ＳＷ６の切り替え位置において、Ｖｉｎ＋に導かれている電圧がサンプリング容量Ｃｓ１に充電され、またＶｉｎ−に導かれている電圧がサンプリング容量Ｃｓ２に充電される（サンプリング）。次に、図示のスイッチ回路ＳＷ１〜ＳＷ６の切り替え位置がそれぞれ図示と反対になると、サンプリング容量Ｃｓ１、Ｃｓ２が充電されて発生する電圧が差動増幅回路Ａ２の出力端子Ｖｏｕｔ＋、Ｖｏｕｔ−に生じ保持される（ホールド）。
【００６２】
このようなサンプルホールド回路によれば、差動増幅回路Ａ２の利点が活かされ、ＳＮＲ劣化など他の性能を犠牲にすることなく省電力化が実現する。
【００６３】
なお、本発明は上記各実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記各実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素からいくつかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【００６４】
【図１】一実施形態に係る差増増幅回路の構成を示す回路図および使用するトランジスタの概略構造を示す模式図。
【図２】図１に示した差動増幅回路における出力電圧レンジの説明図。
【図３】別の実施形態に係る差動増幅回路の構成を示す回路図。
【図４】さらに別の実施形態に係る差動増幅回路の構成を示す回路図。
【図５】さらに別の実施形態に係る差動増幅回路の構成を示す回路図。
【図６】さらに別の実施形態に係る差動増幅回路の構成を示す回路図。
【図７】さらに別の実施形態に係る差動増幅回路の構成を示す回路図。
【図８】図１に示した差動増幅回路においてコモンモードフィードバック回路の具体例を含めて示した回路図。
【図９】さらに別の実施形態に係る差動増幅回路の構成を示す回路図。
【図１０】一実施形態に係るサンプルホールド回路の構成を示す回路図。
【符号の説明】
【００６５】
１１…コモンモードフィードバック回路、１００，３００，４００，５００，６００，７００，８００，９００，Ａ２…差動増幅回路、Ｍ１，Ｍ２…デュアルゲートｎチャネルＭＯＳトランジスタ、Ｍ３，Ｍ４…デュアルゲートｐチャネルＭＯＳトランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2008067143.tif 000009
【図８】
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【図９】
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【図１０】
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