(57)【要約】【課題】基板浮遊効果を誘発することなくｎ型ＳＯＩ−ＭＯＳＦＥＴにおける閾値電圧を上昇させるとともに、製造のスループットの悪化を防止する。【解決手段】ＳＯＩ基板１１のチャネル領域の導電型を決定するｐ型不純物、及びフッ素をそれぞれチャネル形成予定領域２３に導入する。このとき、フッ素は、低加速電圧で、すなわちチャネル形成予定領域の上側表面から浅く導入する。そして、ｐ型不純物とフッ素との導入後に、加熱処理を行う。【選択図】図２
2008205031.tif 000002
【特許請求の範囲】
【請求項１】
ＳＯＩ基板のチャネル領域の導電型を決定するｐ型不純物を、チャネル形成予定領域に導入し、
フッ素を前記チャネル形成予定領域に導入し、及び
前記ｐ型不純物及び前記フッ素の導入後の加熱処理によって、形成されるべき電界効果トランジスタの閾値電圧を高くする
ことを特徴とする半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、
前記ｐ型不純物を、部分空乏化が発生しない程度の濃度で導入する
ことを特徴とする半導体装置の製造方法。
【請求項３】
請求項１に記載の半導体装置の製造方法において、
前記フッ素を、５Ｅ１３ｃｍ−２〜５Ｅ１４ｃｍ−２の濃度となるように導入する
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置の製造方法、特にＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板を用いたｎ型のＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）について、基板浮遊効果を誘発することなく、閾値電圧を調整することができる製造方法に関する。
【背景技術】
【０００２】
従来周知の通り、ＳＯＩ基板に作り込まれたＭＯＳＦＥＴ（以下、ＳＯＩ−ＭＯＳＦＥＴとも称する）では、ＳＯＩ層に、埋め込み絶縁層（以下、ＢＯＸ層とも称する）に達する深さで素子分離領域が形成されることによって、この素子分離領域で区画された個々の素子領域が、互いに電気的に分離される。このとき、各素子領域は、形成された素子分離領域と、ＢＯＸ層とによって、側面及び裏面が覆われている。そのため、これらのＳＯＩ基板では、チャネル領域を含む各素子領域が、ＢＯＸ層を有さない半導体基板の場合と比べて、より確実に電気的に分離されている。そして、このようなＳＯＩ−ＭＯＳＦＥＴとしては、例えば特許文献１に開示の半導体装置のように、短チャネル効果を抑制する目的で、チャネル領域にフッ素イオンが導入された構造が周知である。
【０００３】
ｎ型のＳＯＩ−ＭＯＳＦＥＴ（以下、ｎ型ＳＯＩ−ＭＯＳＦＥＴとも称する）における閾値電圧を上昇させるためには、チャネル領域中にｐ型の不純物を高濃度で導入する必要がある。閾値電圧は、チャネル領域及びこのチャネル領域の上側に形成されるゲート電極間に設けられるゲート絶縁膜の膜厚が薄くなるほど、低下する。そのため、素子の縮小化に伴い、ゲート絶縁膜を薄膜化するにつれて、閾値電圧が低下する。従って、微細な素子を製造する際に、閾値電圧の低下を防止するためには、より高濃度でｐ型の不純物の導入を行う必要がある。
【０００４】
ところで、ＳＯＩ−ＭＯＳＦＥＴでは、既に説明したように、チャネル領域を含む素子領域は、素子分離領域とＢＯＸ層とによって、側面及び裏面が覆われている。そのため、ｐ型の不純物を高濃度で導入した場合、この不純物が導入されたチャネル領域の電位がフローティング状態となる。その結果、高電界となったドレインの端部において、ｐ型の不純物のインパクトイオン化が起こり、発生したホールがチャネル領域に蓄積する。ＳＯＩ層が比較的厚い部分空乏型ＳＯＩ−ＭＯＳＦＥＴでは、この蓄積したホールの排出が十分ではなく、ＳＯＩ−ＭＯＳＦＥＴに特有のシングルラッチアップ、キンク等の基板浮遊効果が発生しやすくなる。
【０００５】
ここで、シングルラッチアップとは、インパクトイオン化によりチャネル領域に発生したキャリアがベース電流となって、ソース、チャネル、及びドレインを、エミッタ、ベース、及びコレクタとした寄生バイポーラトランジスタが動作する現象である。
【０００６】
また、キンクとは、インパクトイオン化によりチャネル領域に発生したキャリアのうち、正孔が、チャネル領域に蓄積することによって閾値電圧が低下し、ドレイン電流が急激に増加する現象である。
【０００７】
ここで、このような基板浮遊効果を抑制するために、チャネル領域中に、ＢＯＸ層と接触させ、かつソース及びドレイン領域と離間させて、チャネル領域とは逆の導電型、すなわちソース及びドレイン領域と同じ導電型の不純物が導入された埋め込み不純物領域を設けた構造が周知である（例えば、特許文献２）。
【０００８】
以下、特許文献２に開示されている埋め込み不純物領域が設けられたｎ型ＳＯＩ−ＭＯＳＦＥＴを具える半導体装置の製造方法を、簡単に説明する。
【０００９】
まずＳＯＩ基板の素子領域の全面に、ＢＯＸ層に達する深さでｎ型の不純物を導入する。
【００１０】
次に、素子領域の表面部にチャネル領域の導電型を決定するために、ｐ型の不純物を導入する。
【００１１】
次に、素子領域上に、ゲート絶縁膜及びゲート電極を順次形成する。そして、これらゲート絶縁膜及びゲート電極からなるゲート電極部をマスクとして用いて、再度ｐ型の不純物をＢＯＸ層に達する深さで導入する。その結果、ゲート電極部の下側に存在するｎ型の不純物領域のみがｎ型のまま残存し、その他の領域はｐ型の不純物領域となる。このときｎ型の不純物領域として残存した領域は、埋め込み不純物領域となる。
【００１２】
次に、ゲート電極部の両側側面にサイドウォールを形成する。そして、ゲート電極部及びサイドウォールをマスクとして用いて、素子領域に対してｎ型の不純物を導入する。これによって、ｎ型の不純物が導入された領域に、ソース及びドレイン領域が形成される。また、このとき、ゲート電極部及びサイドウォールの下部の、ｎ型の不純物が導入されないｐ型の不純物領域は、チャネル領域として残存する。また、埋め込み不純物領域は、ｐ型の不純物領域であるチャネル領域に覆われているため、ソース及びドレイン領域とは離間して存在する。
【００１３】
このように製造された半導体装置の構造では、埋め込み不純物領域及びチャネル領域間の接触電位によって、チャネル領域が完全空乏化される。そのため、閾値電圧を上昇させる目的で、チャネル領域中にｐ型の不純物を高濃度で導入した場合においても、上述の基板浮遊効果を防止することができる。
【特許文献１】特開２００６−５９８４３号公報
【特許文献２】特開平１１−０８７７１９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
しかしながら、例えば特許文献２に開示の半導体装置では、通常のＭＯＳＦＥＴを構成するチャネル領域、ソース及びドレイン領域、及びゲート電極の他に、埋め込み不純物領域を形成する必要がある。そして、既に説明したように、この埋め込み不純物領域は、チャネル領域とは逆の導電型を有する不純物領域として、ＢＯＸ層と接触し、かつソース及びドレイン領域と離間して形成されている。
【００１５】
このような埋め込み不純物領域を有するＳＯＩ−ＭＯＳＦＥＴを形成するために、上述したように、ｐ型及びｎ型の不純物を複数回に渡って導入する必要がある。そのため、例えば特許文献２に開示の半導体装置では、ＭＯＳＦＥＴを形成する際の工程数が増加するため、製造のスループットが悪化するという問題がある。
【００１６】
この発明の目的は、基板浮遊効果を誘発することなくｎ型ＳＯＩ−ＭＯＳＦＥＴにおける閾値電圧を上昇させ、かつ製造のスループットが良好な、半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００１７】
そこで、上述の目的の達成を図るため、この発明による半導体装置の製造方法は、以下の過程を含む。
【００１８】
すなわち、ｐ型不純物導入過程では、ＳＯＩ基板のチャネル領域の導電型を決定するｐ型不純物を、チャネル形成予定領域に導入する。
【００１９】
また、フッ素導入過程では、フッ素を低加速電圧でチャネル形成予定領域に導入する。
【００２０】
さらに、加熱処理過程では、ｐ型不純物及びフッ素の導入後に、加熱処理によって、形成されるべき電界効果トランジスタの閾値電圧を高くする。
【００２１】
ここで、ｐ型不純物導入過程及びフッ素導入過程は、どちらの過程を先に行っても良い。
【発明の効果】
【００２２】
この発明の半導体装置の製造方法によれば、チャネル形成予定領域、すなわち形成されるＭＯＳＦＥＴのチャネル領域に相当する領域に対して、チャネル領域の導電型を決定するｐ型不純物、及びフッ素をそれぞれ導入する。そして、この発明の半導体装置の製造方法では、チャネル形成予定領域に対して、フッ素を導入することによって、形成されるＭＯＳＦＥＴの閾値電圧を上昇させることができる。このように、この発明の半導体装置の製造方法では、フッ素を導入することによって閾値電圧を上昇させるため、チャネル領域中のｐ型不純物濃度を高濃度とする必要がない。そのため、形成されたＭＯＳＦＥＴにおいて、ＳＯＩ層は完全空乏化させることが可能である。従って、この発明の半導体装置の製造方法では、基板浮遊効果を誘発することなくＭＯＳＦＥＴの閾値電圧を高く調整することができる。なお、フッ素をチャネル形成予定領域に低加速電圧で導入する程、すなわち、チャネル形成予定領域の上側表面から浅く導入する程、閾値電圧が上昇することが、実験の結果から確かめられた。更に、この結果から、この発明の半導体装置の製造方法によって、ＭＯＳＦＥＴの閾値電圧を高くする際に、基板浮遊効果が生じないことが確かめられた。これらの結果については、後述する第１の実施の形態において詳細に説明する。
【００２３】
また、この発明によれば、ＳＯＩ基板を用いてＭＯＳＦＥＴを形成する際に、従来通りの製造フローに、フッ素を低加速電圧でチャネル形成予定領域に導入する過程を加えることによって、閾値電圧の調整を行うことができる。従って、特許文献２による半導体装置とは異なり、この発明では、閾値電圧を調整するに当たり、製造のスループットが悪化するという問題が生じない。
【発明を実施するための最良の形態】
【００２４】
以下、図面を参照して、この発明に係る半導体装置の製造方法について説明する。なお、各図は、この発明が理解できる程度に、各構成要素の形状、大きさ、及び配置関係を概略的に示してあるに過ぎない。従って、この発明の構成は、何ら図示の構成例にのみ限定されるものではない。
【００２５】
〈第１の実施の形態〉
第１の実施の形態では、ｎ型ＳＯＩ−ＭＯＳＦＥＴの形成工程中に、フッ素をチャネル形成予定領域に導入することによって、製造される半導体装置の、閾値電圧を上昇させる、半導体装置の製造方法について説明する。
【００２６】
この半導体装置の製造方法は、ｐ型不純物導入過程、フッ素導入過程、及び加熱処理過程の３つの過程を含んでいる。そして、この実施の形態では、これらの各過程を、従来周知のｎ型ＳＯＩ−ＭＯＳＦＥＴの形成工程中に追加して行う。そこで、以下、ｎ型ＳＯＩ−ＭＯＳＦＥＴの形成工程とともに、各過程につき説明する。
【００２７】
図１（Ａ）〜（Ｃ）は、この発明の第１の実施の形態を説明する工程図である。また、図２（Ａ）〜（Ｃ）は、図１（Ｃ）に続く工程図である。また、図３（Ａ）及び（Ｂ）は、図２（Ｃ）に続く工程図である。これらの各図は、それぞれ、各製造段階で得られた構造体の断面の切り口を示してある。
【００２８】
まず、図１（Ａ）に示すような、Ｓｉ支持基板１３、このＳｉ支持基板１３の上側表面１３ａに形成された絶縁層１５、及びこの絶縁層１５の上側表面１５ａに形成されたＳｉ半導体層１７を有するＳＯＩ基板１１を用意する。
【００２９】
このＳＯＩ基板１１は、従来周知の方法を用いて形成される。すなわち、例えば、単結晶Ｓｉ基板の表面から酸素イオンを導入し、その後、高温アニールを行う。この高温アニールにより、基板内部において、導入された酸素イオンと基板を構成するシリコンとが結合し、絶縁層として機能する酸化シリコン層が形成される。これにより、Ｓｉ支持基板１３、Ｓｉ支持基板１３の上側表面１３ａに設けられた絶縁層１５、及び絶縁層１５の上側表面１５ａに設けられた半導体層としてのＳｉ半導体層１７の三層からなるＳＯＩ基板１１が得られる。ここで、この実施の形態では、Ｓｉ支持基板１３の上側表面１３ａに設けられた絶縁層１５のことを、特にＢＯＸ層１５とも称する。また、ＳＯＩ基板１１中のＢＯＸ層１５の上側表面１５ａに設けられたＳｉ半導体層１７のことを、特にＳＯＩ層１７とも称する。
【００３０】
ここで、用意するＳＯＩ基板１１のＳＯＩ層１７の層厚は、３０〜６０ｎｍの層厚で形成されているのが好ましい。
【００３１】
次に、ＳＯＩ基板のＳＯＩ層１７に、素子領域１９を画成する素子分離領域２１を、ＳＯＩ層１７の上側表面１７ａからＢＯＸ層１５に達する深さまで形成して図１（Ｂ）に示すような構造体を得る。
【００３２】
素子分離領域２１は、ＳＯＩ基板１１上の各素子領域１９を電気的に分離する目的で、ＬＯＣＯＳ法、ＳＴＩ法等の従来周知の方法を用いて形成する。ここで、この素子分離領域２１は、各素子領域１９を確実に電気的に分離するために、ＳＯＩ層１７の上側表面１７ａから、ＢＯＸ層１５に達する深さにまで形成する。
【００３３】
次に、ＳＯＩ層１７の上側表面１７ａにゲート絶縁膜２２を形成して図１（Ｃ）に示すような構造体を得る。
【００３４】
ゲート絶縁膜２２の形成は、従来周知の方法を用いて行われる。すなわち、ＳＯＩ層１７に対して、例えば周知の熱酸化を行う。これによって、酸化されたＳＯＩ層１７の上側表面１７ａが、ゲート絶縁膜２２として機能するシリコン酸化膜となる。
【００３５】
次に、ｐ型不純物導入過程及びフッ素導入過程を行う。
【００３６】
ここで、これらｐ型不純物導入過程及びフッ素導入過程は、どちらの過程を先に行っても良い。この第１の実施の形態では、一例として、まずｐ型不純物導入過程を、次いでフッ素導入過程を行う場合について説明する。
【００３７】
まず、ｐ型不純物導入過程では、ＳＯＩ層１７のチャネル領域の導電型を決定するｐ型不純物を、チャネル形成予定領域２３に導入して、図２（Ａ）に示すような構造体を得る。図２中では、チャネル形成予定領域２３を破線で挟んだ領域として示してある。
【００３８】
その目的のために、ｐ型不純物導入過程では、チャネル形成予定領域２３を含む素子領域１９に対してｐ型不純物を導入する。
【００３９】
上述のチャネル形成予定領域２３は、この実施の形態において形成されるＭＯＳＦＥＴの、チャネル領域に相当する素子領域１９中の領域である。そして、この第１の実施の形態では、ｎ型のＭＯＳＦＥＴを形成する。このｐ型不純物が導入された素子領域１９は、ｐ型不純物導入領域２４となる。
【００４０】
導入するｐ型不純物は、好ましくは、例えばＢＦ２（二フッ化ボロン）、Ｂ（ボロン）等とするのが良い。そして、ｐ型不純物は、周知のインプランテーション等のイオン注入技術を用いて、低濃度で導入される。ここで、低濃度とは、上述した部分空乏化が発生しない程度の濃度である。部分空乏化が発生しない程度の濃度は、ＳＯＩ層１７の層厚、及びゲート絶縁膜２２の膜厚に応じて適宜設定されるため、どの程度のドーズ量でｐ型不純物を導入するかは、設計上の問題である。
【００４１】
次に、フッ素導入過程では、フッ素をチャネル形成予定領域２３に導入して、図２（Ｂ）に示すような構造体を得る。
【００４２】
フッ素は、形成されるｎ型ＭＯＳＦＥＴの閾値電圧を高くする目的で、チャネル形成予定領域２３を含む素子領域１９に対して導入される。具体的には、形成されるｎ型ＭＯＳＦＥＴのチャネル領域に、フッ素を導入し、かつ後述する加熱処理工程を行うことで、チャネル領域及びゲート絶縁膜２２間の界面にホールをトラップする準位が形成される。その結果、オン状態のＭＯＳＦＥＴにおいて、この界面の周辺領域によって、チャネル領域を移動する電子がトラップされるため、閾値電圧を高くすることができる。
【００４３】
このように、ｎ型ＭＯＳＦＥＴの閾値電圧を高くするために、フッ素を、周知のインプランテーション等のイオン注入技術を用いて、５Ｅ１３ｃｍ−２〜５Ｅ１４ｃｍ−２程度の濃度で導入するのが好ましい。そして、フッ素が導入された素子領域１９は、フッ素導入領域２６となる。なお、この５Ｅ１３ｃｍ−２〜５Ｅ１４ｃｍ−２の値は、形成するｎ型ＭＯＳＦＥＴの閾値電圧を高くするという効果を達成し得る範囲内の値であるが、このような効果が得られるならば、この値の近傍の値であってもよく、何らこの数値に限定されるものではない。
【００４４】
また、好ましくは、フッ素をチャネル形成予定領域２３に低加速電圧、すなわち、チャネル形成予定領域２３の上側表面２３ａから浅く導入する。なお、このフッ素導入過程において、フッ素をチャネル形成予定領域２３に低加速電圧で導入する程、すなわち、チャネル形成予定領域２３の上側表面２３ａから浅く導入する程、形成されるｎ型ＭＯＳＦＥＴの閾値電圧が高くなることが、実験から明らかになった。この実験の結果については、詳細に後述する。
【００４５】
従って、このフッ素導入過程では、形成されるｎ型ＭＯＳＦＥＴの閾値電圧を高くするために、フッ素を低加速電圧でチャネル形成予定領域２３に導入するのが良く、好ましくは、５ｋｅＶ程度の加速電圧で導入するのが良い。
【００４６】
ｐ型不純物導入過程及びフッ素導入過程に次いで、ゲート絶縁膜２２及びゲート電極２５を含むゲート電極部２７を形成して、図２（Ｃ）に示すような構造体を得る。
【００４７】
ゲート電極部２７の形成は、従来周知の方法を用いて行われる。すなわち、チャネル形成予定領域２３上に、ゲート絶縁膜２２を介してＰｏｌｙ−Ｓｉ（ポリシリコン）膜を例えばＣＶＤ法等を用いて成膜して、ゲート電極２５を形成する。そして、ゲート絶縁膜２２及びゲート電極２５を公知のホトリソエッチング技術、ドライエッチング技術、その他を用いてパターニングすることによって、ゲート電極部２７を形成する。
【００４８】
次に、ゲート電極部２７をマスクとして、素子領域１９に、ｎ型不純物を導入することによって、第１及び第２主電極領域２９ａ及び２９ｂと、ゲート電極部２７の下部、すなわちチャネル形成予定領域２３であって、第１及び第２主電極領域２９ａ及び２９ｂ間にチャネル領域３１とを形成して、図３（Ａ）に示すような構造体を得る。
【００４９】
まず、ゲート電極部２７をマスクとして、周知のインプランテーション技術を用いて、素子領域１９にｎ型不純物を導入する。ここで、導入するｎ型不純物は、好ましくは、例えばＡｓ（砒素）、Ｐ（リン）等とするのが良い。
【００５０】
このとき、素子領域１９のチャネル形成予定領域２３は、上側にゲート電極部２７が形成されているため、ｎ型不純物が導入されない非導入領域となる。従って、チャネル形成予定領域２３は、ｎ型不純物が導入されずに、ｐ型不純物及びフッ素が導入された領域として残存する。この残存したチャネル形成予定領域２３がチャネル領域３１となる。一方、このチャネル領域３１を挟むように、ｎ型不純物が導入された素子領域１９の領域は、ソースまたはドレイン領域として機能する第１及び第２主電極領域２９ａ及び２９ｂとなる。
【００５１】
そして、素子領域１９に形成されたｐ型不純物及びフッ素が導入されたチャネル領域３１と、ｎ型不純物が導入された第１及び第２主電極領域２９ａ及び２９ｂと、チャネル領域３１上に設けられたゲート電極部２７とから、ｎ型ＭＯＳＦＥＴが構成される。
【００５２】
また、この第１の実施の形態では、図３（Ｂ）に示すようなＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域３３を具えたｎ型ＭＯＳＦＥＴを形成しても良い。
【００５３】
ＬＤＤ領域３３を形成する場合には、まず、上述したｎ型不純物の導入を、素子領域１９の上側表面１９ａから浅く、すなわちＢＯＸ層１５に達しない深さで行う。このとき、ｎ型不純物が導入される領域は、次に形成される二つの主電極領域、すなわち高濃度ｎ型不純物領域３５ａ及び３５ｂと比べて、濃度が低くなるように形成される。以下、この低濃度でｎ型不純物が導入された領域を低濃度ｎ型不純物領域と称する。
【００５４】
次に、ゲート電極部２７のゲート長方向に対向する両側面にサイドウォール３７を設ける。このサイドウォール３７は、従来周知のＣＶＤ法を用いて、シリコン酸化膜等を堆積することによって形成される。
【００５５】
しかる後、これらゲート電極部２７及びサイドウォール３７をマスクとして用いて、素子領域１９に低濃度ｎ型不純物領域よりも深く、かつ高濃度で再度ｎ型不純物を導入する。このとき、マスクとなるサイドウォール３７及びゲート電極部２７の下部には、ｎ型不純物が導入されないため、低濃度ｎ型不純物領域が残存している。この残存した低濃度ｎ型不純物領域がＬＤＤ領域３３となる。そして、サイドウォール３７の外側には、再度ｎ型不純物が導入されることによって、ソースまたはドレイン領域として機能する高濃度ｎ型不純物領域３５ａ及び３５ｂが形成される。
【００５６】
このように、ｎ型ＭＯＳＦＥＴを形成した後にアニール処理、すなわち加熱処理過程を行う。
【００５７】
加熱処理過程では、導入したｐ型不純物、フッ素、及びｎ型不純物を加熱処理によって、活性化させる（図示せず）。そのために、周知のＲＴＡ（Ｒａｐｉｄ  Ｔｅｍｐｅｒａｔｕｒｅ  Ａｎｎｅａｌｉｎｇ）技術等を用いて９００℃の温度で熱処理を行う。なお、この９００℃の値は、不純物を活性化するという効果を達成し得る範囲内の値であるが、このような効果が得られるならば、この値の近傍の値であってもよく、何らこの数値に限定されるものではない。この加熱処理過程によって、上述のフッ素導入過程において導入されたフッ素が活性化し、既に説明したようにチャネル領域３１及びゲート絶縁膜２２間の界面において、電位が上昇する。その結果、この第１の実施の形態では、形成されたＭＯＳＦＥＴの閾値電圧を高くすることができる。
【００５８】
第１の実施の形態による半導体装置の製造方法によって、閾値が調整されたｎ型ＳＯＩ−ＭＯＳＦＥＴの特性を比較するために、実験による評価を行った。
【００５９】
図４は、第１の実施の形態による半導体装置の製造方法を適用して形成された、ｎ型ＳＯＩ−ＭＯＳＦＥＴの閾値電圧を評価する図である。図４において、縦軸は、ドレイン電流（以下、Ｉｄとも称する）をＡ／ｕｍで目盛ってある。また、横軸は、ゲート電圧（以下、Ｖｇとも称する）をＶ単位で目盛ってある。そして、曲線Ｉは、上述したフッ素導入過程において、５０ｋｅＶの加速電圧でフッ素を導入したＭＯＳＦＥＴのＩｄ−Ｖｇ特性を示している。また、曲線ＩＩは、上述したフッ素導入過程において、３０ｋｅＶの加速電圧でフッ素を導入したＭＯＳＦＥＴのＩｄ−Ｖｇ特性を示している。また、曲線ＩＩＩは、上述したフッ素導入過程において、１０ｋｅＶの加速電圧でフッ素を導入したＭＯＳＦＥＴのＩｄ−Ｖｇ特性を示している。曲線ＩＶは、上述したフッ素導入過程において、５ｋｅＶの加速電圧でフッ素を導入したＭＯＳＦＥＴのＩｄ−Ｖｇ特性を示している。
【００６０】
ここで、実験に用いた各ＭＯＳＦＥＴは、全てＳＯＩ層１７を４０ｎｍの層厚で、また、ゲート絶縁膜２２を２５ｎｍの膜厚で形成した。また、各ＭＯＳＦＥＴは、上述したｐ型不純物導入過程において、全てＢＦ２を２．７Ｅ１２ｃｍ−２の濃度で導入した。また、各ＭＯＳＦＥＴは、フッ素導入過程において、全てフッ素を１．０Ｅ１４ｃｍ−２の濃度で導入した。
【００６１】
図４から、異なる加速電圧によってフッ素を導入した各ＭＯＳＦＥＴの曲線を比較すると、低加速電圧でフッ素を導入する程、形成されたＭＯＳＦＥＴのＶｇが正側にシフトする、すなわち閾値電圧が高くなっていることが明らかである。この結果から、フッ素導入過程において、フッ素を低加速電圧で、すなわちチャネル形成予定領域２３の上側表面２３ａから浅く導入することは、閾値電圧を高くするために有効であることがわかる。従って、第１の実施の形態による半導体装置の製造方法を、ｎ型ＳＯＩ−ＭＯＳＦＥＴの形成工程時に適用することによって、ｐ型不純物のドーズ量を増加することなく、高い閾値電圧に調整されたｎ型ＳＯＩ−ＭＯＳＦＥＴを得ることができる。
【００６２】
図５及び図６は、第１の実施の形態による半導体装置の製造方法を適用して形成されたｎ型ＳＯＩ−ＭＯＳＦＥＴの、シングルラッチアップに対する特性を評価する図である。図５及び図６において、縦軸は、ＩｄをＡ／ｕｍで目盛ってある。また、横軸は、ＶｇをＶ単位で目盛ってある。そして、図５は、上述したフッ素導入過程において、５０ｋｅＶの加速電圧でフッ素を導入したＭＯＳＦＥＴについて、印加するドレイン電圧（以下、Ｖｄ）を０．１〜１．７Ｖまで０．２Ｖ間隔で変化させて測定したＩｄ−Ｖｇ特性を、各曲線で示している。また、図６は、上述したフッ素導入過程において、５ｋｅＶの加速電圧でフッ素を導入したＭＯＳＦＥＴについて、印加するＶｄを０．１〜１．７Ｖまで０．２Ｖ間隔で変化させて測定したＩｄ−Ｖｇ特性を、各曲線で示している。
【００６３】
ここで、図５及び図６の実験に用いた各ＭＯＳＦＥＴは、ともにＳＯＩ層１７を４０ｎｍの層厚で、また、ゲート絶縁膜２２を２５ｎｍの膜厚で形成した。また、各ＭＯＳＦＥＴは、ｐ型不純物導入過程において、ともにＢＦ２を２．７Ｅ１２ｃｍ−２の濃度で導入した。また、各ＭＯＳＦＥＴは、上述したフッ素導入過程において、ともにフッ素を１．０Ｅ１４ｃｍ−２の濃度で導入した。
【００６４】
図５の各曲線と図６の各曲線とを比較すると、低加速電圧でフッ素を導入した、図６のＭＯＳＦＥＴの方が、Ｖｇが正側にシフトしており、閾値電圧が高くなっていることが明らかである。
【００６５】
また、図５及び図６は、ともに各曲線間のＶｇの値の差に、急峻な差が現れる箇所がない。すなわち、図５及び図６は、ともに各曲線のＩｄ−Ｖｇ特性に、急峻なサブスレッショルド特性が現れていない。この結果は、上述した寄生バイポーラトランジスタが動作していないことを示す。従って、図５及び図６の実験に用いた各ＭＯＳＦＥＴでは、シングルラッチアップが生じていない。
【００６６】
この結果から、第１の実施の形態による半導体装置の製造方法では、ｐ型不純物のドーズ量を増加させることなく、フッ素を低加速電圧で導入することによって閾値電圧を高くするため、シングルラッチアップを誘発することなく閾値電圧を高くできることがわかる。
【００６７】
図７及び図８は、第１の実施の形態による半導体装置の製造方法を適用して形成されたｎ型ＳＯＩ−ＭＯＳＦＥＴの、キンクに対する特性を評価する図である。図７及び図８において、縦軸は、ＩｄをＡ／ｕｍで目盛ってある。また、横軸は、ＶｄをＶ単位で目盛ってある。そして、図７は、図５の実験に用いたＭＯＳＦＥＴ、すなわち、上述したフッ素導入過程において、５０ｋｅＶの加速電圧でフッ素を導入したＭＯＳＦＥＴについて、印加するＶｇを０．５〜１．７Ｖまで０．２Ｖ間隔で変化させて測定したＩｄ−Ｖｄ特性を、各曲線で示している。また、図８は、図６の実験に用いたＭＯＳＦＥＴ、すなわち、上述したフッ素導入過程において、５ｋｅＶの加速電圧でフッ素を導入したＭＯＳＦＥＴについて、印加するＶｇを０．５〜１．７Ｖまで２Ｖ間隔で変化させて測定したＩｄ−Ｖｄ特性を、各曲線で示している。
【００６８】
図７及び８は、ともに各曲線のＩｄの値が、急峻に増加する箇所がない。この結果は、上述した、正孔の蓄積による閾値電圧の低下が起こっていないことを示す。従って図７及び８の実験に用いた各ＭＯＳＦＥＴでは、キンクが生じていない。
【００６９】
この結果から、第１の実施の形態による半導体装置の製造方法では、ｐ型不純物のドーズ量を増加させることなく、フッ素を低加速電圧で導入することによって閾値電圧を高くするため、キンクを誘発することなく閾値電圧を高くできることがわかる。
【００７０】
第１の実施の形態による調整方法によれば、チャネル形成予定領域２３、すなわち形成されるＭＯＳＦＥＴのチャネル領域に相当する領域に対して、チャネル領域３１の導電型を決定するｐ型不純物、及びフッ素をそれぞれ導入する。そして、第１の実施の形態による半導体装置の製造方法では、チャネル形成予定領域２３に対して、フッ素を導入することによって、形成されるＭＯＳＦＥＴの閾値電圧を上昇させることができる。このように、第１の実施の形態による半導体装置の製造方法では、フッ素を導入することによって閾値電圧を上昇させるため、チャネル領域３１中のｐ型不純物濃度を高濃度とする必要がない。そのため、形成されたＭＯＳＦＥＴにおいて、上述した部分空乏化が生じない。従って、この発明の半導体装置の製造方法では、シングルラッチアップまたはキンク等の基板浮遊効果を誘発することなくＭＯＳＦＥＴの閾値電圧を高く調整することができる。
【００７１】
また、第１の実施の形態による半導体装置の製造方法では、ＳＯＩ基板１１を用いてＭＯＳＦＥＴを形成する際に、従来通りの製造フローに、フッ素を低加速電圧でチャネル形成予定領域２３に導入する過程を加えるのみで、閾値電圧の調整を行うことができる。従って、第１の実施の形態による半導体装置の製造方法では、閾値電圧を調整するに当たり、製造のスループットが悪化するという問題が生じない。
【図面の簡単な説明】
【００７２】
【図１】（Ａ）〜（Ｃ）は、この発明の第１の実施の形態を説明する工程図である。
【図２】（Ａ）〜（Ｃ）は、この発明の第１の実施の形態を説明する工程図であり、図１（Ｃ）に続く工程図である。
【図３】（Ａ）及び（Ｂ）は、この発明の第１の実施の形態を説明する工程図であり、図２（Ｃ）に続く工程図である。
【図４】この発明の第１の実施の形態による半導体装置の製造方法を適用して形成された、ｎ型ＳＯＩ−ＭＯＳＦＥＴの閾値電圧を評価する図である。
【図５】この発明の第１の実施の形態による半導体装置の製造方法を適用して形成されたｎ型ＳＯＩ−ＭＯＳＦＥＴの、シングルラッチアップに対する特性を評価する図である。
【図６】この発明の第１の実施の形態による半導体装置の製造方法を適用して形成されたｎ型ＳＯＩ−ＭＯＳＦＥＴの、シングルラッチアップに対する特性を評価する図である。
【図７】この発明の第１の実施の形態による半導体装置の製造方法を適用して形成されたｎ型ＳＯＩ−ＭＯＳＦＥＴの、キンクに対する特性を評価する図である。
【図８】この発明の第１の実施の形態による半導体装置の製造方法を適用して形成されたｎ型ＳＯＩ−ＭＯＳＦＥＴの、キンクに対する特性を評価する図である。
【符号の説明】
【００７３】
１１：ＳＯＩ基板
１３：Ｓｉ支持基板
１５：絶縁層（ＢＯＸ層）
１７：Ｓｉ半導体層（ＳＯＩ層）
１９：素子領域
２１：素子分離領域
２２：ゲート絶縁膜
２３：チャネル形成予定領域
２４：ｐ型不純物導入領域
２５：ゲート電極
２６：フッ素導入領域
２７：ゲート電極部
２９ａ及び２９ｂ：第１及び第２主電極領域
３１：チャネル領域
３３：ＬＤＤ領域
３５ａ、３５ｂ：高濃度ｎ型不純物領域
３７：サイドウォール
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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