(57)【要約】【課題】ＭＯＳ型イメージセンサの微細画素化に対応し、暗電流、白点の発生を抑制しつつ、変換効率の改善を図る。【解決手段】光電変換素子２２と該光電変換素子で光電変換して得られた電荷をフローティングディフージョン部２５に読み出す読出しトランジスタＴｒ１を含む画素が配列させてなる固体撮像装置であって、フローティングディフージョン部２５に接する素子分離領域がシャロートレンチ素子分離領域３６で形成され、それ以外の素子分離領域が拡散素子分離領域３７で形成されて成る。【選択図】図４
2008205022.tif 000002
【特許請求の範囲】
【請求項１】
光電変換素子と該光電変換素子で光電変換して得られた電荷をフローティングディフージョン部に読み出す読出しトランジスタを含む画素が配列されてなる固体撮像装置であって、
前記フローティングディフージョン部に接する素子分離領域がシャロートレンチ素子分離領域で形成され、
それ以外の素子分離領域が拡散素子分離領域で形成されている
ことを特徴とする固体撮像装置。
【請求項２】
前記フローティングディフージョン部に接する部分から連続して読出しゲート電極下の一部に前記シャロートレンチ素子分離領域が延長されている
ことを特徴とする請求項１記載の固体撮像装置。
【請求項３】
前記読出しゲート電極下のシャロートレンチ素子分離領域の延長部端と前記光電変換素子との間に拡散素子分離領域が介在している
ことを特徴とする請求項２記載の固体撮像装置。
【請求項４】
前記シャロートレンチ素子分離領域及び前記拡散素子分離領域上にゲート絶縁膜と同等の膜厚を有する平坦化された絶縁膜が形成されている
ことを特徴とする請求項１記載の固体撮像装置。
【請求項５】
前記拡散素子分離領域上にゲート絶縁膜より厚い絶縁層が形成されている
ことを特徴とする請求項１記載の固体撮像装置。
【請求項６】
前記画素のリセットトランジスタのソース領域が、フローティングディフージョン部から離れた拡散層で形成され、
前記拡散層の周囲の素子分離領域がシャロートレンチ素子分離領域で形成されている
ことを特徴とする請求項１記載の固体撮像装置。
【請求項７】
前記画素の配列が、複数の画素の前記読出しトランジスタを除く他の画素トランジスタが共有された画素共有構造の配列である
ことを特徴とする請求項１記載の固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像装置、特にＭＯＳ型の固体撮像装置に関する。
【背景技術】
【０００２】
固体撮像装置は、ＣＣＤ（Chage Coupled Device）イメージセンサに代表される電荷転送型固体撮像装置と、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）等のＭＯＳ型イメージセンサに代表される増幅型固体撮像装置とに大別される。ＣＣＤイメージセンサとＭＯＳ型イメージセンサとを比較した場合、ＣＣＤイメージセンサでは信号電荷の転送に高い駆動電圧を必要とするため、ＭＯＳ型イメージセンサに比べて電源電圧が高くならざるを得ない。
【０００３】
従って、近年、カメラ付携帯電話やＰＤＡ（Personal Digital Assistant）などのモバイル機器に搭載されている固体撮像装置としては、ＣＣＤイメージセンサに比べて電源電圧が低く、消費電力の観点などから、ＣＣＤイメージセンサよりも有利なＣＭＯＳ型イメージセンサが多く用いられている。
【０００４】
ＭＯＳ型イメージセンサにおいては、素子分離としてＬＯＣＯＳ（選択酸化）素子分離方式、あるいはＳＴＩ（Shallow Trench Isolation）素子分離方式による絶縁分離が知られている（特許文献１参照）。特に、ＳＴＩ素子分離方式は、画素の微細化に伴って用いられるようになってきている。
【０００５】
一方、固体撮像装置においては、高解像度化に伴い画素数が増え、その多画素化が進むにつれて画素自体が益々微細化されてきている。
【０００６】
【特許文献１】特開２００２−２７０８０８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところで、上述したように、近年、ＭＯＳ型イメージセンサにおいて、多画素化に伴い画素が微細化されてくると、光電変換部であるフォトダイオードの面積が縮小するために、飽和電荷量、感度が低減してくる。すなわち、１画素当たりの光電変換される電荷数、いわゆる電子数が少なくなり、飽和電荷量（したがって飽和信号量）が低減する。この傾向は、画素が更に微細化されるに従って益々加速されてくる。
【０００８】
一方、素子分離として、ＬＯＣＯＳ分離方式、あるいはＳＴＩ分離方式による、いわゆる絶縁分離を用いるときは、光電変換素子であるフォトダイオードと絶縁分離領域との界面に起因して暗電流、白点が発生し易くなる。
【０００９】
本発明は、上述の点に鑑み、暗電流、白点の発生を抑制しつつ、電荷が信号電圧に変換されるときの変換効率を改善して、感度の向上を図った固体撮像装置を提供するものである。
【課題を解決するための手段】
【００１０】
本発明に係る固体撮像装置は、光電変換素子と該光電変換素子で光電変換して得られた電荷をフローティングディフージョン部に読み出す読出しトランジスタを含む画素が配列されてなる固体撮像装置であって、フローティングディフージョン部に接する素子分離領域がシャロートレンチ素子分離領域で形成され、それ以外の素子分離領域が拡散素子分離領域で形成されていることを特徴とする。
【００１１】
本発明の固体撮像装置では、フローティングディフージョン部に接する素子分離領域が、シャロートレンチ素子分離領域で形成されるので、フローティングディフージョン部の容量が小さくなり、変換効率が向上する。その他の素子分離領域は、拡散素子分離領域で形成されるので、暗電流や白点の発生が抑制される。
【発明の効果】
【００１２】
本発明に係る固体撮像装置によれば、暗電流、白点の発生を抑制しつつ、変換効率を改善して感度の向上を図ることができる。従って、特に、画素面積が縮小される多画素化の固体撮像装置に適用して好適ならしめる。
【発明を実施するための最良の形態】
【００１３】
本発明者は、ＭＯＳ型イメージセンサにおいて、光電変換して得られた電荷が信号電圧に変換されるときの変換効率に着目した。すなわち、ＭＯＳ型イメージセンサでは、回路的にみると、光電変換して得られた電荷が電圧変換されて画素信号として出力されるので、１画素当たりの電子数（電荷数）が少なくても、電荷１個当たりの信号電圧を表す変換効率を大きくすることで、フォトダイオードの面積縮小に伴う電子数の減少を補うことができる。
【００１４】
変換効率ηは数１により定義される。単位はμＶ／ｅ である。
【数１】
2008205022.tif 000003
ｑ：  電子１個の電荷量
ＣＦＤ：フローティングディフージョン部に関連する総合容量
Ｇ：  ソースフォロアの利得
【００１５】
変換効率ηは、数１より、フローティングディフージョン部に関連している総合容量の逆数に比例し、ソースフォロワの利得Ｇに比例する。従って、利得を高くし、フローティングディフージョン部の総合容量を小さくすることで変換効率ηは増加する。フローティングディフージョン部の総合容量とは、フローティングディフージョン部となる拡散層の接合容量、ゲートオーバーラップ容量、フローティングディフージョン部に接続された配線による配線容量、その他のフローティングディフージョン部に関連する容量の総てを指す。ここで、ソースフォロアの利得は最大で１．０、通常は０．８程度であるので、フローティングディフージョン部の総合容量ＣＦＤを小さくすることが変換効率ηを改善する上で重要になる。
【００１６】
本実施の形態の固体撮像装置は、フローティングディフージョン部に関連する総合容量を低減して変換効率を改善し、同時に、暗電流、白点の発生の抑制を図るように構成することを特徴とする。
【００１７】
以下、図面を参照して本発明の実施の形態について詳細に説明する。
【００１８】
図１は、本発明が適用される増幅型固体撮像装置、例えばＭＯＳ型イメージセンサの構成の一例を示すブロック図である。図１に示すように、本適用例に係るＭＯＳ型イメージセンサ１０は、光電変換素子である例えばフォトダイオードを含む単位画素１１、この画素１１が行列状に２次元配列されてなる画素アレイ部１２、垂直選択回路１３、信号処理回路であるカラム回路１４、水平選択回路１５、水平信号線１６、出力回路１７およびタイミングジェネレータ１８等を有するエリアセンサ構成となっている。
【００１９】
画素アレイ部１２には、行列状の画素配列に対して列ごとに垂直信号線１２１が配線されている。単位画素１１の具体的な回路構成については後述する。垂直選択回路１３は、シフトレジスタなどによって構成され、画素１１の読出しトランジスタ（以下、転送トランジスタ、また読出しゲート電極を転送ゲート電極という）１１２を駆動する転送信号や、リセットトランジスタ１１３を駆動するリセット信号などの制御信号を行単位で順次出力することによって画素アレイ部１２の各画素１１を行単位で選択駆動する。
【００２０】
カラム回路１４は、画素アレイ部１２の水平方向の画素ごと、即ち垂直信号線１２１ごとに配される信号処理回路であり、例えばＳ／Ｈ（サンプルホールド）回路およびＣＤＳ（Correlated Doule Sampling：相関二重サンプリング）回路などによって構成される。水平選択回路１５は、シフトレジスタなどによって構成され、カラム回路１４を通して出力される各画素１１の信号を順次選択して水平信号線１６に出力させる。なお、図１では、図面の簡略化のため、水平選択スイッチについては図示を省略している。この水平選択スイッチは、水平選択回路１５によって列単位で順次オン／オフ駆動される。
【００２１】
水平選択回路１５による選択駆動により、カラム回路１４から列ごとに順次出力される単位画素１１の信号は、水平信号線１６を通して出力回路１７に供給され、この出力回路１７で増幅などの信号処理が施された後、デバイス外部へ出力される。タイミングジェネレータ１８は、各種のタイミング信号を生成し、これら各種のタイミング信号を基に垂直選択回路１３、カラム回路１４および水平選択回路１５などの駆動制御を行う。
【００２２】
図２は、単位画素１１の回路構成の一例を示す回路図である。図２に示すように、本回路例に係る単位画素１１Ａは、光電変換素子、例えばフォトダイオード１１１に加えて、例えば転送トランジスタ１１２、リセットトランジスタ１１３および増幅トランジスタ１１４の３つの画素トランジスタを有する画素回路となっている。ここでは、これら画素トランジスタ１１２〜１１４として、例えばＮチャネルのＭＯＳトランジスタを用いている。
【００２３】
転送トランジスタ１１２は、フォトダイオード１１１のカソードとＦＤ（フローティングディフュージョン）部１１６との間に接続され、フォトダイオード１１１で光電変換され、ここに蓄積された信号電荷（ここでは、電子）を、ゲートに転送パルスφＴＲＧが与えられることによってＦＤ部１１６に転送する。
【００２４】
リセットトランジスタ１１３は、選択電源ＳＥＬＶＤＤにドレインが、ＦＤ部１１６にソースがそれぞれ接続され、フォトダイオード１１１からＦＤ部１１６への信号電荷の転送に先立って、ゲートにリセットパルスφＲＳＴが与えられることによってＦＤ部１１６の電位をリセットする。選択電源ＳＥＬＶＤＤは、電源電圧としてＶＤＤレベルとＧＮＤレベルとを選択的にとる電源である。
【００２５】
増幅トランジスタ１１４は、ＦＤ部１１６にゲートが、選択電源ＳＥＬＶＤＤにドレインが、垂直信号線１２１にソースがそれぞれ接続されたソースフォロア構成となっており、選択電源ＳＥＬＶＤＤがＶＤＤレベルになることによって動作状態となって画素１１Ａの選択をなし、リセットトランジスタ１１３によってリセットした後のＦＤ部１１６の電位をリセットレベルとして垂直信号線１２１に出力する。さらに転送トランジスタ１１２によって信号電荷を転送した後のＦＤ部１１６の電位を信号レベルとして垂直信号線１２１に出力する。
【００２６】
図３は、単位画素１１の回路構成の他の例を示す回路図である。図３に示すように、本回路例に係る単位画素１１Ｂは、光電変換素子、例えばフォトダイオード１１１に加えて、例えば転送トランジスタ１１２、リセットトランジスタ１１３、増幅トランジスタ１１４および選択トランジスタ１１５の４つの画素トランジスタを有する画素回路となっている。ここでは、これら画素トランジスタ１１２〜１１５として、例えばＮチャネルのＭＯＳトランジスタを用いている。
【００２７】
転送トランジスタ１１２は、フォトダイオード１１１のカソードとＦＤ（フローティングディフュージョン）部１１６との間に接続され、フォトダイオード１１１で光電変換され、ここに蓄積された信号電荷（ここでは、電子）を、ゲートに転送パルスφＴＲＧが与えられることによってＦＤ部１１６に転送する。
【００２８】
リセットトランジスタ１１３は、電源ＶＤＤにドレインが、ＦＤ部１１６にソースがそれぞれ接続され、フォトダイオード１１１からＦＤ部１１６への信号電荷の転送に先立って、ゲートにリセットパルスφＲＳＴが与えられることによってＦＤ部１１６の電位をリセットする。
【００２９】
選択トランジスタ１１５は、例えば、電源ＶＤＤにドレインが、増幅トランジスタ１１４のドレインにソースがそれぞれ接続され、ゲートに選択パルスφＳＥＬが与えられることによってオン状態となり、増幅トランジスタ１１４に対して電源ＶＤＤを供給することによって画素１１Ｂの選択をなす。なお、この選択トランジスタ１１５については、増幅トランジスタ１１４のソースと垂直信号線１２１との間に接続した構成を採ることも可能である。
【００３０】
増幅トランジスタ１１４は、ＦＤ部１１６にゲートが、選択トランジスタ１１５のソースにドレインが、垂直信号線１２１にソースがそれぞれ接続されたソースフォロア構成となっており、リセットトランジスタ１１３によってリセットした後のＦＤ部１１６の電位をリセットレベルとして垂直信号線１２１に出力する。さらに転送トランジスタ１１２によって信号電荷を転送した後のＦＤ部１１６の電位を信号レベルとして垂直信号線１２１に出力する。
【００３１】
次に、上述の画素アレイ部１２に適用される、本発明に係る画素アレイ部の実施の形態について説明する。
【００３２】
図４〜図７に、本発明に係る固体撮像装置、本例ではＣＭＯＳイメージセンサの第１実施の形態、特にその画素アレイ部の第１実施の形態を示す。
図４は、本実施の形態に係る画素アレイ部１２のレイアウトの一例を示している。本実施の形態においては、図４に示すように、光電変換素子となるフォトダイオード２２と３つの画素トランジスタ、すなわち転送トランジスタＴｒ１、リセットトランジスタＴｒ２及び増幅トランジスタＴｒ３とで構成された単位画素１１が、複数配列されて成る。各トランジスタＴｒ１〜Ｔｒ３は、この例ではｎチャネルＭＯＳトランジスタで構成される。
【００３３】
図４及び図５（図４のＤ−Ｄ線上の断面図）に示すように、フォトダイオード２２は、第１導電型の半導体基板、本例ではｎ型シリコン基板２０に第２導電型の例えばｐ型の半導体ウェル領域２１が形成され、このｐ型半導体ウェル領域２１に電荷蓄積領域となるｎ型半導体領域（拡散層）２３とその表面の暗電流抑制のためのｐ型アキュミュレーション層２４とを有して構成される。
転送トランジスタＴｒ１は、フォトダイオード２２をソースとし、ｐ型半導体ウェル領域２１に形成したフローティングディフージョン（ＦＤ）部となるｎ型半導体領域（拡散層）２５をドレインとして、ゲート絶縁膜２６を介して転送ゲート電極２７を形成して構成される。
リセットトランジスタＴｒ２は、フローティングディフージョン（ＦＤ）部となるｎ型半導体領域２５をソースとし、ｐ型半導体ウェル領域２１に形成したｎ型半導体領域（拡散層）２８をドレインとして、ゲート絶縁膜２６を介してリセットゲート電極２９を形成して構成される。
増幅トランジスタＴｒ３は、ｐ型半導体ウェル領域２１に形成したｎ型半導体領域（拡散層）３１及び２８をソース及びドレインとしてゲート絶縁膜２６を介して増幅ゲート電極３２を形成して構成される。
【００３４】
そして、本実施の形態においては、特に、図６（図４の要部の拡大図）及び図７（図６のＡ−Ａ線上、Ｂ−Ｂ線上及びＣ−Ｃ線上の各断面図）に示すように、フローティングディフージョン（ＦＤ）部となるｎ型半導体領域２５に接する素子分離領域を、基板２１に形成した溝３４に絶縁膜、例えばシリコン酸化膜３５を埋め込んでなるＳＴＩ素子分離領域（以下、シャロートレンチ素子分離領域という）３６にて形成し、それ以外の素子分離領域を、不純物拡散領域からなる拡散分離領域（以下、拡散素子分離領域という）３７にて形成して構成される。拡散素子分離領域３７は、各トランジスタＴｒ１〜Ｔｒ３の拡散層２５、２８、３１とは反対導電型、この例ではｐ型の半導体領域で形成される。
【００３５】
また、シャロートレンチ素子分離領域３６及び拡散素子分離領域３７の全面上には、ゲート絶縁膜２６と同等の膜厚を有する絶縁膜３９が形成される。これら素子分離領域３６、３７上の絶縁膜３９は、実質的にトランジスタのゲート絶縁膜２６で形成され、すなわちゲート絶縁膜２６の延長部で形成される。素子分離領域３６、３７上では、このゲート絶縁膜と同等の絶縁膜３９以外の絶縁膜は形成されない。従って、トランジスタの活性領域から素子分離領域３６、３７の全域にわたり平坦化された面となる。各トランジスタＴｒ１〜Ｔｒ３の転送ゲート電極２７、リセットゲート電極２９及び増幅ゲート電極３２は、その一部がチャネル領域から拡散素子分離領域３７上に延長して形成される。
【００３６】
各トランジスタＴｒ１〜Ｔｒ３のそれぞれのゲート電極２７、２９及び３２は、その活性領域であるチャネル領域４１、４２及び４３に対応する第１部分と、チャネル領域より素子分離領域（即ち、拡散素子分離領域）３７へ延長した第２部分とを、異なる材料で形成することができる。ゲート電極２７、２９、３２は、例えばポリシリコン、アモルファスシリコン、本例ではポリシリコンで形成されるが、その際の第１部分と第２部分の不純物導入を異ならせる。図８〜図１１に各例を示す。なお、Ｓはソース領域、Ｄはドレイン領域、３７は拡散素子分離領域を示す。
【００３７】
図８の例では、ゲート電極〔２７、２９、３２〕の第１部分４６をｎ型の不純物を導入したポリシリコンで形成し、第２部分４７をｐ型不純物を導入したポリシリコンで形成して構成される（第１部分／第２部分がｎ型／ｐ型で形成される）。
図９の例では、ゲート電極〔２７、２９、３２〕の第１部分４６をｐ型の不純物を導入したポリシリコンで形成し、第２部分４７をｎ型不純物を導入したポリシリコンで形成して構成される（第１部分／第２部分がｐ型／ｎ型で形成される）。
図１０の例では、ゲート電極〔２７、２９、３２〕の第１部分４６をｎ型の不純物を導入したポリシリコンで形成し、第２部分４７をノンドープのポリシリコンで形成して構成される（第１部分／第２部分がｎ型／ノンドープで形成される）。
図１１の例では、ゲート電極〔２７、２９、３２〕の第１部分４６をｐ型の不純物を導入したポリシリコンで形成し、第２部分４７をノンドープのポリシリコンで形成して構成される（第１部分／第２部分がｐ型／ノンドープで形成される）。
【００３８】
第１実施の形態に係るＭＯＳ型イメージセンサによれば、フローティングディフージョン部となるｎ型半導体領域２５に接する部分の素子分離領域が、溝３４内に絶縁膜３５を埋め込んだシャロートレンチ素子分離領域３６で形成されるので、フローティングディフージョン部のｎ型半導体領域２５と基板間で形成される容量が低減する。これによって、フローティングディフージョン部の総合容量ＣＦＤを低減することができ、光電変換で得られた電荷を信号電圧に変換するときの変換効率を高めることができる。従って、画素の微細化に伴って光電変換による電荷数、すなわち電子数が少なくなっても、高変換効率が得られるので、ＭＯＳ型イメージセンサの感度を向上することができる。一方、フローティングディフージョン部に接する領域以外の領域での素子分離領域は、ｐ型の拡散素子分離領域３７で形成されているので、暗電流、白点の発生を抑制することができる。
【００３９】
また、素子分離領域３６、３７上では、ゲート絶縁膜と同等の膜厚を有する、本例ではゲート絶縁膜２６と同じ絶縁膜３９のみが形成されるので、ゲート電極が素子分離領域３６、３７上に乗り上げることがなく、画素を微細化して行っても表面の構造を複雑化することなく、構造の簡素化を図ることができる。
【００４０】
さらに、各トランジスタＴｒ１〜Ｔｒ３のゲート電極２７、２９、３２がチャネル領域に対応する第１部分４６と、拡散素子分離領域３７に対応する第２部分４７とを異なる材料で形成、すなわち本例のｎ型、ｐ型、ノンドープを組み合わせ構造とするときは、第１部分４６にゲート電圧を印加しても第２部分４７へはゲート電圧が印加されない。すなわち、第１部分４６と第２部分４７の境界にｐｎ接合が形成され、あるいは第２部分４７がノンドープであるため高抵抗となり実質的に絶縁物として作用するので、第２部分４７にはゲート電圧が印加されない。従って、第２部分４７を寄生ゲートとした寄生ＭＯＳトランジスタが形成されることがない。これにより、チャネル領域からチャネル脇（拡散素子分離領域３７）へ電荷が漏れること、あるいは隣接画素への電荷漏れを確実に防ぐことができる。
【００４１】
図１２〜図１３に、本発明に係る固体撮像装置、本例ではＭＯＳ型イメージセンサの第２実施の形態、特にその画素アレイ部の第２実施の形態を示す。図１２及び図１３は、前述の第１実施の形態に係る図６及び図７に対応するもので、それ以外の構成は、図４及び図５で示した構成と同様である。図１２及び図１３においては、６及び図７と対応した部分に同一符号を付して示す。
【００４２】
第２実施の形態においても、前述の図４及び図５で説明したと同様に、光電変換素子となるフォトダイオード２２と３つの画素トランジスタ、すなわち読出しトランジスタ（以下、転送トランジスタという）Ｔｒ１、リセットトランジスタＴｒ２及び増幅トランジスタＴｒ３とで構成された単位画素１１が、複数配列されて成る。各トランジスタＴｒ１〜Ｔｒ３は、この例ではｎチャネルＭＯＳトランジスタで構成される。
【００４３】
また、同様に図４及び図５に示すように、フォトダイオード２２は、第１導電型の半導体基板、ｎ型のシリコン基板２０に第２導電型の例えばｐ型の半導体ウェル領域２１が形成され、このｐ型半導体ウェル領域２１に電荷蓄積領域となるｎ型半導体領域（拡散層）２３とその表面の暗電流抑制のためのｐ型アキュミュレーション層２４とを有して構成される。
【００４４】
転送トランジスタＴｒ１は、フォトダイオード２２をソースとし、ｐ型半導体ウェル領域２１に形成したフローティングディフージョン（ＦＤ）部となるｎ型半導体領域（拡散層）２５をドレインとして、ゲート絶縁膜２６を介して転送ゲート電極２７を形成して構成される。
【００４５】
リセットトランジスタＴｒ２は、フローティングディフージョン（ＦＤ）部となるｎ型半導体領域２５をソースとし、ｐ型半導体ウェル領域２１に形成したｎ型半導体領域（拡散層）２８をドレインとして、ゲート絶縁膜２６を介してリセットゲート電極２９を形成して構成される。
【００４６】
増幅トランジスタＴｒ３は、ｐ型半導体ウェル領域２１に形成したｎ型半導体領域（拡散層）３１及び２８をソース及びドレインとしてゲート絶縁膜２６を介して増幅ゲート電極３２を形成して構成される。
【００４７】
そして、本実施の形態においては、特に、図１２及び図１３（図１２のＡ−Ａ線上、Ｂ−Ｂ線上及びＣ−Ｃ線上の各断面図）に示すように、フローティングディフージョン（ＦＤ）部となるｎ型半導体領域２５に接する領域から転送チャネル領域に沿って転送ゲート電極下の一部に延長する領域に至る素子分離領域を、基板２１に形成した溝３４に絶縁膜、例えばシリコン酸化膜３５を埋め込んでなるシャロートレンチ素子分離領域３６にて形成する。それ以外の素子分離領域は、不純物拡散領域からなる拡散素子分離領域３７にて形成して構成される。拡散素子分離領域３７は、各トランジスタＴｒ１〜Ｔｒ３の拡散層２５、２８、３１とは反対導電型、この例ではｐ型の半導体領域で形成される。
【００４８】
転送ゲート電極下に延長したシャロートレンチ素子分離領域３６の延長部端は、フォトダイオード２２の電荷蓄積領域となるｎ型半導体領域２３に接触されず、シャロートレンチ素子分離領域３６の延長部端とフォトダイオード２２との間に拡散素子分離領域３７が介在されるようになされる。
【００４９】
また、図１３に示すように、シャロートレンチ素子分離領域３６及び拡散素子分離領域３７の全面上には、ゲート絶縁膜２６と同等の膜厚を有する絶縁膜３９が形成される。素子分離領域３６、３７上の絶縁膜３９は、実質的にトランジスタのゲート絶縁膜２６で形成され、すなわちゲート絶縁膜２６の延長部で形成される。素子分離領域３６、３７上では、このゲート絶縁膜と同等の絶縁膜３９以外の絶縁膜は形成されない。従って、トランジスタの活性領域から素子分離領域３６、３７の全域にわたり平坦化された面となる。各トランジスタＴｒ１〜Ｔｒ３の転送ゲート電極２７、リセットゲート電極２９及び増幅ゲート電極３２は、その一部がチャネル領域から拡散素子分離領域３７上に延長して形成される。
【００５０】
本実施の形態においても、各トランジスタＴｒ１〜Ｔｒ３のそれぞれのゲート電極２７、２９及び３２は、前述の図８〜図１１の各例で示したと同様に、その活性領域であるチャネル領域４１、４２及び４３に対応する第１部分と、チャネル領域より拡散素子分離領域３７へ延長した第２部分とを、異なる材料で形成することができる。
【００５１】
第２実施の形態に係るＭＯＳ型イメージセンサによれば、フローティングディフージョン部となるｎ型半導体領域２５に接する部分の素子分離領域が、溝３４内に絶縁膜３５を埋め込んだシャロートレンチ素子分離領域３６で形成されるので、フローティングディフージョン部の総合容量ＣＦＤを低減することができ、光電変換で得られた電荷を信号電圧に変換するときの変換効率を高めることができる。従って、画素の微細化に伴って光電変換による電荷数、すなわち電子数が少なくなっても、高変換効率が得られるので、ＭＯＳ型イメージセンサの感度を向上することができる。
【００５２】
また、シャロートレンチ素子分離領域３６が一部転送ゲート電極２７下に延長して形成されるので、フォトダイオード２２からフローティングディフージョン部２５への電荷読出しが、読出し易くなる。すなわち、転送チャネル領域の脇の素子分離領域が、ｐ型の拡散素子分離領域３７で形成されている場合には、製造プロセスでのアニール工程で拡散素子分離領域からのｐ型不純物が転送ゲート電極下、したがって転送チャネル領域に拡散され易くなる。このｐ型不純物の転送チャネル領域側への拡散で転送トランジスタＴｒ１の閾値電圧Ｖｔが実効的に上がり、読出し難くなる虞れがある。しかし、第２実施の形態では、シャロートレンチ素子分離領域３６により、アニール工程での拡散素子分離領域からのｐ型不純物の転送チャネル領域への拡散が阻止され、閾値電圧Ｖｔが上がるのを阻止することができる。
【００５３】
また、シャロートレンチ素子分離領域３６が一部転送ゲート電極２７下に延長して形成されるので、転送チャネル領域からチャネル脇の拡散素子分離領域３７へ電荷が漏れることを防ぐことができる。
【００５４】
一方、フローティングディフージョン部に接する部分から転送ゲート電極下の一部まで延長した領域以外の領域での素子分離領域は、ｐ型の拡散素子分離領域３７で形成されているので、暗電流、白点の発生を抑制することができる。
【００５５】
さらに、各トランジスタＴｒ１〜Ｔｒ３のゲート電極２７、２９、３２がチャネル領域に対応する第１部分４６と、拡散素子分離領域３７に対応する第２部分４７とを異なる材料で形成するときは、前述したように、第２部分４７を寄生ゲートとした寄生ＭＯＳトランジスタの形成を阻止し、またチャネル領域からチャネル脇（拡散素子分離領域３７）へ電荷が漏れること、あるいは隣接画素への電荷漏れを確実に防ぐことができる。
【００５６】
第１、第２実施の形態においては、シャロートレンチ素子分離領域３６及び拡散素子分離領域３７上の全面には、ゲート絶縁膜２６と同等の膜厚の絶縁膜３９を形成して表面を平坦化した構成としたが、その他、図１４の第３実施の形態に示すように、拡散素子分離領域３７上にゲート絶縁膜２６より厚い絶縁膜４８、例えばシリコン酸化膜を形成して構成することもできる。その他の構成は、第１実施の形態、あるいは第２実施の形態と同様である。
【００５７】
この構成の場合には、ゲート電極として、図８〜図１１に示すように、活性領域に対応する第１部分及び素子分離領域に対応する第２部分の材料を異ならす必要はない。厚い膜厚の絶縁膜４８を有するので、その上にゲート電極が乗り上げても、寄生ＭＯＳトランジスタの形成を阻止することができる。
【００５８】
図１４に示す第３実施の形態においても、少なくともフローティングディフージョン部に接する素子分離領域をシャロートレンチ素子分離領域３６で形成するので、変換効率を高めることができ、画素が微細化されても感度を向上することができる。また、その他の素子分離領域は拡散素子分離領域３７で形成されるので、暗電流、白点の発生を抑制することができる。
【００５９】
本発明は、複数の画素（例えば２画素、４画素など）で転送トランジスタ以外の他の画素トランジスタを共有（以下、画素共有という）した構成のＭＯＳ型イメージセンサに適用して好適である。このような画素共有型のＭＯＳ型イメージセンサでは、レイアウトにもよるが、１つのフローティングディフージョン部に２つのフォトダイオードの電荷を交互に読み出す構成となる。例えば４画素共有型の場合には２つのフローティングディフージョン部が形成され、これら２つのフローティングディフージョン部は配線で電気的に接続されている。このため、フローティングディフージョン部に付く総合容量は大きくならざるを得ない。このため、素子分離領域として、本発明のシャロートレンチ素子分離領域と拡散素子分離領域を組み合わせた素子分離領域を適用すれば、フローティングディフージョン部の総合容量を低減し、変換効率を高めることができる。
【００６０】
図１５にＭＯＳ型イメージセンサの４画素で画素トランジスタを共有した等価回路の一例を示す。本実施の形態は、４つのフォトダイオードＰＤ１、ＰＤ２、ＰＤ３、ＰＤ４と、４つの転送トランジスタＴｒＧ１、ＴｒＧ２、ＴｒＧ３、ＴｒＧ４と、２つのフローティングディフージョン部ＦＤ１、ＦＤ２と、共有するリセットトランジスタＴｒＲＳＴ、増幅トランジスタＴｒＡＭＰ及び選択トランジスタＴｒＳＥＬとを有して構成される。
【００６１】
第１、第３のフォトダイオードＰＤ１、ＰＤ３は、それぞれ転送トランジスタＴｒＤ１、ＴｒＤ３を介して第１のフローティングディフージョン部ＦＤ１に接続される。また、第２、第４のフォトダイオードＰＤ２、ＰＤ４は、それぞれ転送トランジスタＴｒＤ２、ＴｒＤ４を介して第２のフローティングディフージョン部ＦＤ２に接続される。第１〜第４の各転送トランジスタＴｒＤ１〜ＴｒＤ４のゲートには、それぞれ転送パルスを供給する転送配線５１、５２、５３、５４が接続される。
【００６２】
第１、第２のフローティングディフージョン部ＦＤ１、ＦＤ２は、共通接続されて増幅トランジスタＴｒＡＭＰのゲートに接続されると共に、リセットトランジスタＴｒＲＳＴのソースに接続される。リセットトランジスタＴｒＲＳＴのドレインと増幅トランジスタのドレインには、電源配線（ＶＤＤ）５６が接続される。リセットトランジスタＴｒＲＳＴのゲートには、リセットパルスを供給するリセット配線５７が接続される。
【００６３】
増幅トランジスタＴｒＡＭＰのソースは選択トランジスタＴｒＳＥＬのドレインに接続される。選択トランジスタＴｒＳＥＬのソースは垂直信号線５９に接続され、そのゲートは選択パルスを供給する選択配線５８に接続される。
【００６４】
この回路構成では、各フォトダイオードＰＤ１〜ＰＤ４で光電変換された各電荷が、時間差を置いて順次、対応する第１、第２のフローティングディフージョン部ＦＤ１、ＦＤ２に読み出され、増幅トランジスタＴｒＡＭＰで画素信号に変換され垂直信号線５９に出力される。第１、第２のフローティングディフージョン部ＦＤ１、ＦＤ２に読み出された電荷は、画素信号に変換後、リセットトランジスタＴｒＲＳＴを通じてリセットされる。
【００６５】
第４実施の形態では、この図１５の４画素共有構造が配列された画素アレイ部を有し、その第１及び第２のフローティングディフージョン部ＦＤ１、ＦＤ２に接する素子分離領域をシャロートレンチ素子分離領域で形成し、その他の素子分離領域を拡散素子分離領域で形成して、前述の第１または第２実施の形態と同様の素子分離構造とする。
【００６６】
この第４実施の形態によれば、４画素共有型では第１及び第２のフローティングディフージョン部ＦＤ１及びＦＤ２が電気的に接続されているので、フローティングディフージョン部での容量は大きくなる。しかし、第１、第２のフローティングディフージョン部ＦＤ１、ＦＤ２に接する素子分離領域がシャロートレンチ素子分離領域で形成されるので、フローティングディフージョン部の容量が低減し、変換効率を上げることができる。従って、シャロートレンチ素子分離領域と拡散素子分離領域との組み合わせによって、暗電流、白点を抑制しつつ、変換効率を上げて感度を向上することができる。
【００６７】
ＭＯＳ型イメージセンサにおいては、画素を構成するリセットトランジスタをフローティングディフージョン部から離れて形成するようにしたレイアウトも考えられる。この構成においては、フローティングディフージョン部となる拡散層と、リセットトランジスタのソース領域とは配線により接続されることになる。この構成に本発明を適用する場合には、第１、第２実施の形態で示したように、少なくともフローティングディフージョン部に接する領域の素子分離領域をシャロートレンチ素子分離領域とすると共に、独立して形成したリセットトランジスタのソース領域（拡散層）の周囲に接する素子分離領域もシャロートレンチ素子分離領域にて形成する。それ以外の素子分離領域は拡散素子分離領域で形成するようになす。
このような第５実施の形態においても、暗電流、白点の発生を抑制しつつ、変換効率を上げて高感度化を図ることができる。
【００６８】
上述の実施の形態では、各画素トランジスタとしてｎチャネルのＭＯＳトランジスタを適用した場合を例に上げたが、本発明はこれに限られるものではなく、画素トランジスタとしてｐチャネルのＭＯＳトランジスタを適用することも可能である。ｎチャネルＭＯＳトランジスタの場合は、上例ではｎ型を第１導電型とし、ｐ型を第２導電型としたが、ｐチャネルＭＯＳトランジスタのときはｐ型が第１導電型、ｎ型が第２導電型となる。すなわち、ｎチャネルとｐチャネルでは導電型が逆の導電型となる。
【００６９】
また、上述の実施の形態では、画素が行列状に２次元配列されてなるエリアセンサに適用した場合を例に上げて説明したが、本発明はエリアセンサへの適用に限られるものではなく、上記画素が直線状に１次元配列されてなるリニアセンサ（ラインセンサ）にも同様に適用可能である。
【産業上の利用可能性】
【００７０】
以上説明した本発明に係る固体撮像装置、具体的にはＭＯＳ型イメージセンサは、カメラ付携帯電話やＰＤＡなどのモバイル機器に搭載されている固体撮像装置として用いて好適なものである。
【００７１】
特に、多画素化が進むにつれて画素サイズが小さくなったときに、光電変換素子であるフォトダイオードの面積が微細化しても、暗電流、白点の発生を抑制しつつ、変換効率を改善できる本発明は極めて有用なものである。
【図面の簡単な説明】
【００７２】
【図１】本発明が適用されるＭＯＳ型イメージセンサの構成の一例を示すブロック図である。
【図２】単位画素の回路構成の一例を示す回路図である。
【図３】単位画素の回路構成の他の例を示す回路図である。
【図４】本発明に係る固体撮像装置の第１実施の形態、特にその画素アレイ部の要部の実施の形態を示す構成図である。
【図５】図４のＤ−Ｄ線上の断面図である。
【図６】図４の単位画素の要部の拡大図である。
【図７】Ａ〜Ｃ  図４のＡ−Ａ線上、Ｂ−Ｂ線上、Ｃ−Ｃ線上の各断面図である。
【図８】Ａ，Ｂ  画素トランジスタのゲート電極の一例を示す平面図及び断面図である。
【図９】Ａ，Ｂ  画素トランジスタのゲート電極の他の例を示す平面図及び断面図である。
【図１０】Ａ，Ｂ  画素トランジスタのゲート電極の他の例を示す平面図及び断面図である。
【図１１】Ａ，Ｂ  画素トランジスタのゲート電極の他の例を示す平面図及び断面図である。
【図１２】本発明に係る固体撮像装置の第２実施の形態、特にその画素アレイ部の要部の実施の形態を示す構成図である。
【図１３】Ａ〜Ｃ  図１２のＡ−Ａ線上、Ｂ−Ｂ線上、Ｃ−Ｃ線上の各断面図である。
【図１４】本発明に係る固体撮像装置の第３実施の形態、特にその画素アレイ部の要部の実施の形態を示す断面図である。
【図１５】本発明が適用される画素共有型の回路構成の一例を示す回路図である。
【符号の説明】
【００７３】
１０・・ＭＯＳ型イメージセンサ、１１・・画素、１２・・画素アレイ部、１３・・垂直選択回路、１４・・カラム回路、１５・・水平選択回路、１６・・水平信号線、１７・・出力回路、１８・・タイミングジェネレータ、１１１・・フォトダイオード、１１２・・転送トランジスタ、１１３・・リセットトランジスタ、１１４・・増幅トランジスタ、１１５・・選択トランジスタ、１１６・・ＦＤ部、２０・・ｎ型シリコン基板、２１・・ｐ型半導体ウェル領域、２２・・フォトダイオード、２５・・フローティングディフージョン部（ｎ型半導体領域）、２６・・ゲート絶縁膜、２８、３１・・ｎ型半導体領域、２７、２９、３２・・ゲート電極、Ｔｒ１・・転送トランジスタ、Ｔｒ２・・リセットトランジスタ、Ｔｒ３・・増幅トランジスタ、３６・・シャロートレンチ素子分離領域、３７・・拡散素子分離領域
【図１】
2008205022.tif 000004
【図２】
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【図３】
2008205022.tif 000006
【図４】
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【図５】
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【図６】
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【図７】
2008205022.tif 000010
【図８】
2008205022.tif 000011
【図９】
2008205022.tif 000012
【図１０】
2008205022.tif 000013
【図１１】
2008205022.tif 000014
【図１２】
2008205022.tif 000015
【図１３】
2008205022.tif 000016
【図１４】
2008205022.tif 000017
【図１５】
2008205022.tif 000018
【手続補正書】
【提出日】平成20年3月14日(2008.3.14)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００４９
【補正方法】変更
【補正の内容】
【００４９】
また、図１３に示すように、シャロートレンチ素子分離領域３６及び拡散素子分離領域３７の全面上には、ゲート絶縁膜２６と同等の膜厚を有する絶縁膜３９が形成される。素子分離領域３６、３７上の絶縁膜３９は、実質的にトランジスタのゲート絶縁膜２６で形成され、すなわちゲート絶縁膜２６の延長部で形成される。素子分離領域３６、３７上では、このゲート絶縁膜２６と同等の絶縁膜３９以外の絶縁膜は形成されない。従って、トランジスタの活性領域から素子分離領域３６、３７の全域にわたり平坦化された面となる。各トランジスタＴｒ１〜Ｔｒ３の転送ゲート電極２７、リセットゲート電極２９及び増幅ゲート電極３２は、その一部がチャネル領域から拡散素子分離領域３７上に延長して形成される。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００６１
【補正方法】変更
【補正の内容】
【００６１】
第１、第３のフォトダイオードＰＤ１、ＰＤ３は、それぞれ転送トランジスタＴｒＧ１、ＴｒＧ３を介して第１のフローティングディフージョン部ＦＤ１に接続される。また、第２、第４のフォトダイオードＰＤ２、ＰＤ４は、それぞれ転送トランジスタＴｒＧ２、ＴｒＧ４を介して第２のフローティングディフージョン部ＦＤ２に接続される。第１〜第４の各転送トランジスタＴｒＧ１〜ＴｒＧ４のゲートには、それぞれ転送パルスを供給する転送配線５１、５２、５３、５４が接続される。
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】図８
【補正方法】変更
【補正の内容】
【図８】
2008205022.tif 000019
【手続補正４】
【補正対象書類名】図面
【補正対象項目名】図９
【補正方法】変更
【補正の内容】
【図９】
2008205022.tif 000020
【手続補正５】
【補正対象書類名】図面
【補正対象項目名】図１０
【補正方法】変更
【補正の内容】
【図１０】
2008205022.tif 000021
【手続補正６】
【補正対象書類名】図面
【補正対象項目名】図１１
【補正方法】変更
【補正の内容】
【図１１】
2008205022.tif 000022
【手続補正７】
【補正対象書類名】図面
【補正対象項目名】図１５
【補正方法】変更
【補正の内容】
【図１５】
2008205022.tif 000023