(57)【要約】【課題】ＳｉＣ基板上に形成されたＳｉＣエピタキシャル層表面のステップバンチングを低減して素子特性を向上させる。【解決手段】  炭化珪素半導体素子は、４Ｈ−ＳｉＣ基板１と、４Ｈ−ＳｉＣ基板１の表面に形成されたＳｉＣエピタキシャル層３とを備え、４Ｈ−ＳｉＣ基板１は３°より大きく５°以下のオフ角を有しており、ＳｉＣエピタキシャル層３の少なくとも一部の表面は、１ｎｍ以下の表面粗さを有している。【選択図】  図２
2008205296.tif 000002
【特許請求の範囲】
【請求項１】
４Ｈ−ＳｉＣ基板と、
前記４Ｈ−ＳｉＣ基板の表面に形成されたＳｉＣエピタキシャル層と
を備え、
前記４Ｈ−ＳｉＣ基板は３°より大きく５°以下のオフ角を有しており、
前記ＳｉＣエピタキシャル層の少なくとも一部の表面は、１ｎｍ以下の表面粗さを有している炭化珪素半導体素子。
【請求項２】
前記ＳｉＣエピタキシャル層の前記少なくとも一部の表面は、機械的または化学的研磨による研磨痕を有していない請求項１に記載の炭化珪素半導体素子。
【請求項３】
前記ＳｉＣエピタキシャル層の前記少なくとも一部の表面は、複数の微小なステップを有し、各ステップは（０００１）面から構成される面を含んでおり、各ステップの高さは１ｎｍ以下である請求項１または２に記載の炭化珪素半導体素子。
【請求項４】
前記ＳｉＣエピタキシャル層の表面に接する電極をさらに備え、
前記電極と前記ＳｉＣエピタキシャル層との界面の少なくとも一部はショットキー障壁を形成している請求項１から３のいずれかに記載の炭化珪素半導体素子。
【請求項５】
前記電極に接する前記ＳｉＣエピタキシャル層の表面の表面粗さは１ｎｍ以下である請求項４に記載の炭化珪素半導体素子。
【請求項６】
前記ＳｉＣエピタキシャル層の表面に接するゲート絶縁膜と、
前記ゲート絶縁膜の上に設けられたゲート電極と、
前記ＳｉＣエピタキシャル層の一部に電気的に接続されたソース電極と、
前記４Ｈ−ＳｉＣ基板の前記表面に対向する面に設けられたドレイン電極と
をさらに備えた請求項１から３のいずれかに記載の炭化珪素半導体素子。
【請求項７】
前記ゲート酸化膜に接する前記ＳｉＣエピタキシャル層の表面の表面粗さは１ｎｍ以下である請求項６に記載の炭化珪素半導体素子。
【請求項８】
ウエハ状の４Ｈ−ＳｉＣ基板と、
前記４Ｈ−ＳｉＣ基板の表面に形成されたＳｉＣエピタキシャル層と
を備え、
前記４Ｈ−ＳｉＣ基板は３°より大きく５°以下のオフ角を有しており、
前記ＳｉＣエピタキシャル層の表面粗さは１ｎｍ以下であるエピ付きウエハ。
【請求項９】
前記ＳｉＣエピタキシャル層の表面は機械的または化学的研磨による研磨痕を有していない請求項８に記載のエピ付きウエハ。
【請求項１０】
前記ＳｉＣエピタキシャル層の表面は複数の微小なステップを有し、各ステップは（０００１）面から構成される面を含んでおり、ステップの高さは１ｎｍ以下である請求項８または９に記載のエピ付きウエハ。
【請求項１１】
（ａ）表面にＳｉＣエピタキシャル層が形成されたＳｉＣバルク基板を用意する工程と、
（ｂ）前記ＳｉＣエピタキシャル層が形成されたＳｉＣバルク基板を水素を含む雰囲気中で加熱することにより、前記ＳｉＣエピタキシャル層の表面粗さを低減する工程と
を包含する炭化珪素半導体素子の製造方法。
【請求項１２】
前記ＳｉＣバルク基板は４Ｈ−ＳｉＣ基板である請求項１１に記載の炭化珪素半導体素子の製造方法。
【請求項１３】
前記ＳｉＣバルク基板は３°より大きく５°以下のオフ角を有する請求項１１または１２に記載の炭化珪素半導体素子の製造方法。
【請求項１４】
前記工程（ｂ）を１ｋＰａ以上１０ｋＰａ以下の圧力で行う請求項１１から１３のいずれかに記載の炭化珪素半導体素子の製造方法。
【請求項１５】
前記工程（ｂ）は、前記ＳｉＣバルク基板を１２００℃以上１５００℃以下の温度に加熱する工程を含む請求項１１から１４のいずれかに記載の炭化珪素半導体素子の製造方法。
【請求項１６】
前記工程（ｂ）を、水素および希ガスを含む雰囲気中で行う請求項１１から１５のいずれかに記載の炭化珪素半導体素子の製造方法。
【請求項１７】
前記工程（ａ）は、前記ＳｉＣエピタキシャル層を前記ＳｉＣバルク基板の表面に成長させる工程（ａ１）を含み、
前記工程（ａ１）と前記工程（ｂ）とを同一のチャンバー内で行う請求項１１から１６のいずれかに記載の炭化珪素半導体素子の製造方法。
【請求項１８】
前記工程（ｂ）の後に、
前記ＳｉＣエピタキシャル層に不純物イオンを注入する工程と、
前記ＳｉＣエピタキシャル層の表面に炭素からなるキャップ層を設ける工程と、
前記キャップ層が設けられた前記ＳｉＣエピタキシャル層に対して、活性化アニールを行い、前記ＳｉＣエピタキシャル層に注入された前記不純物イオンを活性化させる工程と、
をさらに含む請求項１１から１７のいずれかに記載の炭化珪素半導体素子の製造方法。
【請求項１９】
前記工程（ａ）と前記工程（ｂ）との間に、
前記ＳｉＣエピタキシャル層に不純物イオンを注入する工程
をさらに含み、
前記工程（ｂ）は、前記ＳｉＣエピタキシャル層の表面粗さを低減するとともに、前記ＳｉＣエピタキシャル層に注入された前記不純物イオンを活性化させる工程である請求項１１から１６のいずれかに記載の炭化珪素半導体素子。
【請求項２０】
（ａ）表面にＳｉＣエピタキシャル層が形成されたウエハ状のＳｉＣバルク基板を用意する工程と、
（ｂ）前記ＳｉＣエピタキシャル層が形成されたＳｉＣバルク基板を水素を含む雰囲気中で加熱することにより、前記ＳｉＣエピタキシャル層の表面粗さを低減する工程と
を包含するエピ付きウエハの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、炭化珪素を用いた半導体素子及びその製造方法に関する。
【背景技術】
【０００２】
炭化珪素（シリコンカーバイド：ＳｉＣ）は、珪素（Ｓｉ）に比べてバンドギャップが大きく、絶縁破壊電界強度が高いことなどから、次世代の低損失パワーデバイス等へ応用されることが期待される半導体材料である。炭化珪素は、立方晶系の３Ｃ−ＳｉＣや六方晶系の４Ｈ−ＳｉＣ、６Ｈ−ＳｉＣ等の多くのポリタイプを有する。この中で、実用的な炭化珪素半導体素子を作製するために一般的に使用されているポリタイプは４Ｈ−ＳｉＣである。４Ｈ−ＳｉＣを用いた炭化珪素半導体素子としては、例えばＭＯＳＦＥＴ、ＭＥＳＦＥＴ、ショットキーダイオードなどが挙げられる。
【０００３】
４Ｈ−ＳｉＣでは、他の六方晶系のポリタイプ（６Ｈ−ＳｉＣ）に比べて、 [０００１]方向に対する電子の移動度が大きいので、（０００１）面を主面として用いると、縦方向に電流が流れやすくなる。そのため、４Ｈ−ＳｉＣは、特に縦型構造のパワーデバイスに広く使用されている。
【０００４】
上述したような炭化珪素半導体素子は、一般的に、ｃ軸に対し垂直な（０００１）面にほぼ一致する面を主面とする４Ｈ−ＳｉＣ基板を用いて作製される。４Ｈ−ＳｉＣ基板として、（０００１）面より数度のオフ角だけ傾けてステップ密度を増大させた表面（ステップ構造表面）を有するオフアングル基板を用いると、４Ｈ−ＳｉＣ基板の表面に、ステップフローを利用してＳｉＣをエピタキシャル成長させることができ（ステップフロー成長）、良好な結晶品質のＳｉＣエピタキシャル層を形成できる。得られたＳｉＣエピタキシャル層は、炭化珪素半導体素子の活性領域として機能する。例えばＭＯＳＦＥＴでは、ＳｉＣエピタキシャル層に、導電型やキャリア濃度が制御されたｐ型ウェル領域やｎ+ソース領域などの不純物ドープ層が形成される。
【０００５】
このような炭化珪素半導体素子では、上述したステップフロー成長に起因して、ＳｉＣエピタキシャル層の表面にステップバンチングが形成されるという問題がある。ステップバンチングは、素子特性を低下させる要因となる。
【０００６】
以下、図面を参照しながら、ＳｉＣのステップフロー成長のメカニズム、および、ステップフロー成長によって形成されたエピタキシャル層表面にステップバンチングが形成されるメカニズムを詳しく説明する。
【０００７】
図９は、４Ｈ−ＳｉＣ基板（以下、単に「ＳｉＣ基板」という）の表面にＳｉＣエピタキシャル層をステップフロー成長させるメカニズムを説明するための模式的な拡大断面図である。
【０００８】
図９に示すように、オフ角θを有するＳｉＣ基板４０は、表面に原子レベルのステップ（以下、「原子ステップ」と呼ぶ）４１を有している。原子ステップ４１のテラス部分４１ｔは、（０００１）面から構成されている。また、原子ステップ４１の高さは、例えば０．２５ｎｍである。
【０００９】
このＳｉＣ基板４０の表面に原料ガスを供給すると、原子ステップ４１の横方向成長によるステップフロー５０を利用して炭化珪素のエピタキシャル成長は開始される。図示するように、成長中のＳｉＣエピタキシャル層４２の表面には、ステップフロー成長に起因する階段状のステップ４３が存在する。原料ガスに含まれるＳｉ、Ｃなどの反応種は、理想的には各ステップ４３の段差部分に吸着し、横方向の成長が進行する。
【００１０】
しかしながら、この反応種がステップ４３のテラス上に吸着されると、ステップフロー成長が阻害される結果、ステップ４３が重なり合って極めて大きいステップ（ステップバンチング）を生じてしまう。
【００１１】
図１０（ａ）〜（ｃ）は、ステップフロー成長中のＳｉＣエピタキシャル層４２の表面にステップバンチングが形成されるメカニズムを説明するための模式的な断面拡大図である。
【００１２】
図１０（ａ）に示すように、ステップフロー成長中、Ｃ、Ｓｉなどの反応種６０は、ＳｉＣエピタキシャル層４２の表面のステップ４３の段差４３ｄに優先的に吸着するが、一部の反応種６１ａ、６１ｂは、ステップ４３のテラス４３ｔに吸着する。
【００１３】
図１０（ｂ）に示すように、反応種６０がステップ４３の段差４３ｄに順次吸着すると、炭化珪素を横方向に成長させることができる。一方、テラス４３ｔに吸着した反応種６１ａ、６１ｂは、そのような横方向成長を阻害するおそれがある。例えば、反応種６１ａを核とした成長（二次元核成長）が進行したり、横方向の成長が反応種６１ｂによって制止されてしまう。
【００１４】
この結果、図１０（ｃ）に示すように、ＳｉＣエピタキシャル層４２の表面のうち反応種６１ａ、６１ｂによってステップフロー成長が阻害された部分には、極めて大きなステップ、すなわち、ステップバンチング６２が生じる。
【００１５】
ここで、ＳｉＣ基板４０のオフ角について説明する。従来、４Ｈ−ＳｉＣ基板４０のオフ角θは、（０００１）面を基準面として[１１−２０]方向に８°であったが、基板の直径が３インチへと大口径化したことに伴って、４°が主流になってきている。オフ角θを小さくすると、昇華法によって作製したＳｉＣバルク結晶から取り出せる基板の枚数を増やすことができるので、特に大口径の基板を取り出す場合に、ＳｉＣ材料を効率よく利用できるからである。
【００１６】
しかしながら、ＳｉＣ基板４０のオフ角θが小さくなると、図１０（ｃ）に示すようなステップバンチング６２のサイズ（テラス幅やステップの高さ）が増大してしまう。
【００１７】
図１１（ａ）および（ｂ）は、それぞれ、４°のオフ角を有するＳｉＣ基板および８°のオフ角を有するＳｉＣ基板の表面形状を示す模式的な拡大断面図である。４°のオフ角を有するＳｉＣ基板４０ａでは、原子ステップ４１のテラス４１ｔの幅Ａは約１４ｎｍであり、８°のオフ角を有するＳｉＣ基板４０ｂでは、原子ステップ４１のテラス４１ｔの幅Ｂは約７ｎｍである。従って、４°のオフ角を有するＳｉＣ基板４０の原子ステップ４１のテラス４１ｔの幅Ａは、８°のオフ角を有するＳｉＣ基板４０の原子ステップ４１のテラス４１ｔの幅Ｂよりも２倍大きくなる。
【００１８】
原子ステップ４１のテラス幅が大きくなると、図１０を参照しながら説明したように、テラス４１ｔの上に反応種が吸着して炭化珪素のステップフロー成長が阻害される可能性が高くなる。従って、４°のオフ角を有するＳｉＣ基板４０ａを用いると、８°のオフ角を有するＳｉＣ基板４０ｂよりもステップバンチングが生じやすい。
【００１９】
よって、オフ角の小さいＳｉＣ基板を用いて、ＭＯＳＦＥＴやショットキーダイオードなどの炭化珪素半導体素子を形成すると、ステップバンチングによる素子特性の低下がより重大な問題となる。
【００２０】
ＭＯＳＦＥＴでは、ＳｉＣエピタキシャル層の表面に酸化膜が形成され、さらにその上にゲート電極が設けられて、ＭＯＳ界面を形成している。このＭＯＳ界面に、上記のようなステップバンチングが存在すると、キャリアがＭＯＳ界面を移動する際にステップバンチングによって散乱しやすく、また、界面準位密度が高くなるために、チャネル移動度が小さくなり、その結果、ＭＯＳＦＥＴの電力損失が増大してしまう。
【００２１】
また、ショットキーダイオードでは、ＳｉＣエピタキシャル層とその表面に設けられたショットキー電極との間にステップバンチングが存在すると、ステップバンチングの先端部分に電界集中が発生し、ショットキーダイオードの耐圧が低下するおそれがある。
【００２２】
これに対し、ステップバンチングによる素子特性の低下を抑制するために、特許文献１には、炭化珪素エピタキシャル成長層の表面を、機械的または化学的に研磨することによって、その表面粗さを低減する方法が記載されている。
【００２３】
また、特許文献２は、ＭＩＳＦＥＴを製造する方法において、活性化アニール後、ＳｉＣエピタキシャル層の表面にＳｉＣをさらにエピタキシャル成長させることにより、より平坦な表面を有するチャネル層を形成することを提案している。特許文献２の実施形態では、８°のオフ角を有するＳｉＣ基板を用いて、表面粗さが１ｎｍ以下のチャネル層を有するＭＩＳＦＥＴを製造する方法が記載されている。
【００２４】
一方、ＳｉＣ基板の表面を平滑化し、平滑化されたＳｉＣ基板表面にエピタキシャル層を成長させることによって、エピタキシャル層の表面荒れを抑制することも提案されている。例えば、特許文献３は、水素エッチングによりＳｉＣ基板表面を平滑化する方法を開示しており、特許文献４は、真空高温加熱によってＳｉＣ基板表面を改良する方法を開示している。
【特許文献１】特開２００５−２６０２１８号公報
【特許文献２】特開２００５−３９２５７号公報
【特許文献３】特開２００５−２７７２２９号公報
【特許文献４】特開２００５−９７０４０号公報
【発明の開示】
【発明が解決しようとする課題】
【００２５】
特許文献１の方法によると、エピタキシャル成長層の表面が平坦化されても、研磨によってエピタキシャル成長層の表面がダメージを受けたり、研磨傷によりエピタキシャル成長層の表面に新たな凸凹が発生してしまうおそれがある。そのため、このようなエピタキシャル成長層を用いて炭化珪素半導体素子を作製しても、所望の素子特性を得ることが困難である。
【００２６】
また、特許文献２〜４に開示された方法では、図１０を参照しながら説明したようなメカニズムで発生するステップバンチングを低減することができない。従って、特に、オフ角の小さいＳｉＣ基板を用いた場合、その表面に形成されたエピタキシャル層の表面粗さを十分に低減することは困難である。なお、特許文献３には、オフ角の小さいＳｉＣ基板に対して水素エッチング処理を行う実施形態も記載されているが、その基板上に形成されたエピタキシャル層の表面粗さの具体的な値についての記載はない。
【００２７】
本発明は、前記従来の問題点に鑑みてなされたものであり、その目的は、ＳｉＣ基板を用いた炭化珪素半導体素子において、ＳｉＣ基板上に形成されたＳｉＣエピタキシャル層表面のステップバンチングを低減して素子特性を向上させることにある。
【課題を解決するための手段】
【００２８】
本発明の炭化珪素半導体素子は、４Ｈ−ＳｉＣ基板と、前記４Ｈ−ＳｉＣ基板の表面に形成されたＳｉＣエピタキシャル層とを備え、前記４Ｈ−ＳｉＣ基板は３°より大きく５°以下のオフ角を有しており、前記ＳｉＣエピタキシャル層の少なくとも一部の表面は、１ｎｍ以下の表面粗さを有している。
【００２９】
前記ＳｉＣエピタキシャル層の前記少なくとも一部の表面は機械的または化学的研磨による研磨痕を有していないことが好ましい。
【００３０】
ある好ましい実施形態において、前記ＳｉＣエピタキシャル層の前記少なくとも一部の表面は複数の微小なステップを有し、各ステップは（０００１）面から構成される面を含んでおり、各ステップの高さは１ｎｍ以下である。
【００３１】
ある好ましい実施形態において、前記ＳｉＣエピタキシャル層の表面に接する電極をさらに備え、前記電極と前記ＳｉＣエピタキシャル層との界面の少なくとも一部はショットキー障壁を形成している。
【００３２】
前記電極に接する前記ＳｉＣエピタキシャル層の表面の表面粗さは１ｎｍ以下であることが好ましい。
【００３３】
ある好ましい実施形態において、前記ＳｉＣエピタキシャル層の表面に接するゲート絶縁膜と、前記ゲート絶縁膜の上に設けられたゲート電極と、前記ＳｉＣエピタキシャル層の一部に電気的に接続されたソース電極と、前記４Ｈ−ＳｉＣ基板の前記表面に対向する面に設けられたドレイン電極とをさらに備える。
【００３４】
前記ゲート酸化膜に接する前記ＳｉＣエピタキシャル層の表面の表面粗さは１ｎｍ以下である。
【００３５】
本発明のエピ付きウエハは、ウエハ状の４Ｈ−ＳｉＣ基板と、前記４Ｈ−ＳｉＣ基板の表面に形成されたＳｉＣエピタキシャル層とを備え、前記４Ｈ−ＳｉＣ基板は３°より大きく５°以下のオフ角を有しており、前記ＳｉＣエピタキシャル層の表面粗さは１ｎｍ以下である。
【００３６】
前記ＳｉＣエピタキシャル層の表面は機械的または化学的研磨による研磨痕を有していないことが好ましい。
【００３７】
ある好ましい実施形態において、前記ＳｉＣエピタキシャル層の表面は複数の微小なステップを有し、各ステップは（０００１）面から構成される面を含んでおり、ステップの高さは１ｎｍ以下である。
【００３８】
本発明の炭化珪素半導体素子の製造方法は、（ａ）表面にＳｉＣエピタキシャル層が形成されたＳｉＣバルク基板を用意する工程と、（ｂ）前記ＳｉＣエピタキシャル層が形成されたＳｉＣバルク基板を水素を含む雰囲気中で加熱することにより、前記ＳｉＣエピタキシャル層の表面粗さを低減する工程とを包含する。
【００３９】
前記ＳｉＣバルク基板は４Ｈ−ＳｉＣ基板であってもよい。
【００４０】
前記ＳｉＣバルク基板は３°より大きく５°以下のオフ角を有していてもよい。
【００４１】
ある好ましい実施形態において、前記工程（ｂ）を１ｋＰａ以上１０ｋＰａ以下の圧力で行う。
【００４２】
ある好ましい実施形態において、前記工程（ｂ）は、前記ＳｉＣバルク基板を１２００℃以上１５００℃以下の温度に加熱する工程を含む。
【００４３】
前記工程（ｂ）を、水素および希ガスを含む雰囲気中で行ってもよい。
【００４４】
前記工程（ａ）は、前記ＳｉＣエピタキシャル層を前記ＳｉＣバルク基板の表面に成長させる工程（ａ１）を含み、前記工程（ａ１）と前記工程（ｂ）とを同一のチャンバー内で行うことが好ましい。
【００４５】
ある好ましい実施形態において、前記工程（ｂ）の後に、前記ＳｉＣエピタキシャル層に不純物イオンを注入する工程と、前記ＳｉＣエピタキシャル層の表面に炭素からなるキャップ層を設ける工程と、前記キャップ層が設けられた前記ＳｉＣエピタキシャル層に対して、活性化アニールを行い、前記ＳｉＣエピタキシャル層に注入された前記不純物イオンを活性化させる工程とをさらに含む。
【００４６】
ある好ましい実施形態において、前記工程（ａ）と前記工程（ｂ）との間に、前記ＳｉＣエピタキシャル層に不純物イオンを注入する工程をさらに含み、前記工程（ｂ）は、前記ＳｉＣエピタキシャル層の表面粗さを低減するとともに、前記ＳｉＣエピタキシャル層に注入された前記不純物イオンを活性化させる工程である。
【００４７】
本発明のエピ付きウエハの製造方法は、（ａ）表面にＳｉＣエピタキシャル層が形成されたウエハ状のＳｉＣバルク基板を用意する工程と、（ｂ）前記ＳｉＣエピタキシャル層が形成されたＳｉＣバルク基板を水素を含む雰囲気中で加熱することにより、前記ＳｉＣエピタキシャル層の表面粗さを低減する工程とを包含する。
【発明の効果】
【００４８】
本発明によると、４Ｈ−ＳｉＣ基板を用いた炭化珪素半導体素子において、４Ｈ−ＳｉＣ基板のオフ角を抑えることによって生産性を高めつつ、ＳｉＣエピタキシャル層表面に生じるステップバンチングによる素子特性の低下を抑制できる。
【００４９】
また、本発明の炭化珪素半導体素子の製造方法によると、ＳｉＣエピタキシャル層の表面にダメージを与えることなく、また、製造プロセスを複雑にすることなく、ＳｉＣエピタキシャル層の表面粗さを低減できるので、信頼性が高く、素子特性に優れた炭化珪素半導体素子を提供できる。
【発明を実施するための最良の形態】
【００５０】
本発明では、ステップバンチングが形成された炭化珪素エピタキシャル層の表面に対して、水素雰囲気中でアニールを行う。これによって、炭化珪素エピタキシャル層の表面粗さが低減されるので、ステップバンチングに起因する素子特性の低下を抑えることができる。
【００５１】
本明細書では、炭化珪素エピタキシャル層の表面粗さを低減するために水素雰囲気中で行うアニールを「水素アニール」と呼び、炭化珪素エピタキシャル層に注入された不純物イオンを活性化するための活性化アニールや、炭化珪素エピタキシャル層およびその表面に形成された導電層の間にオーミックコンタクトを形成するためのアニールと区別する。
【００５２】
（第１の実施形態）
以下、図面を参照しながら、本発明による第１の実施形態を説明する。ここでは、４°のオフ角を有する４Ｈ−ＳｉＣ基板の表面にＳｉＣエピタキシャル層を成長させ、続いて、ＳｉＣエピタキシャル層の表面を平坦化するための水素アニールを行う方法を説明する。
【００５３】
本実施形態では、ＳｉＣエピタキシャル層の形成とＳｉＣエピタキシャル層に対する水素アニールとを同一の加熱炉を用いて行う。図１を参照しながら、本実施形態で用いる加熱炉の構造を説明する。
【００５４】
図１に示す加熱炉２００は、反応炉１５０と、反応炉１５０を加熱するためのコイル１５４とを備えている。コイル１５４は、反応炉１５０の周りに設けられており、高周波誘導加熱により反応炉１５０を加熱する。反応炉１５０の内部には、支持軸１５３によって支持されたチャンバー１６３が設けられている。チャンバー１６３は周囲を断熱材１６２で覆われている。チャンバー１６３の内部にはカーボン製のサセプタ１５２が配置されている。炭化珪素基板などの試料１５１は、このサセプタ１５２によってチャンバー１６３に固定される。チャンバー１６３は、ガス排気系１５９およびガス供給系１５８とそれぞれ接続されている。ガス排気系１５９は、排気ガス用配管１６０と圧力調整バルブ１６１とを備え、必要に応じてチャンバー１６３のガスを排気する。ガス供給系１５８は、アルゴンガス１５５、炭化珪素のエピタキシャル成長に用いる原料ガス１５６、酸素ガス１５７などを必要に応じてチャンバー１６３に供給する。
【００５５】
次いで、図２（ａ）〜（ｄ）を参照しながら、本実施形態におけるＳｉＣエピタキシャル層の形成方法を説明する。
【００５６】
まず、図２（ａ）に示すように、ＳｉＣ基板１の表面にＳｉＣエピタキシャル層３を成長させる。ＳｉＣ基板１として、例えば[１１−２０]（１１２バー０）方向に４°のオフ角度を有するウエハ状の４Ｈ−ＳｉＣ基板（直径：例えば２インチ）を用いる。
【００５７】
ＳｉＣエピタキシャル層３の具体的な成長方法を説明する。ＳｉＣエピタキシャル層３の形成は、図１に示す加熱炉２００を用いて行う。まず、図１に示す加熱炉２００のチャンバー１６３にＳｉＣ基板１を設置する。その後、誘導加熱用のコイル１５４に２０．０ｋＨｚ、２０ｋＷの高周波電力を印加して、誘導加熱によって基板１を例えば１６００℃まで加熱する。ガス供給系１５８を用いて、炭化珪素の原料ガス１５６をキャリアガスとともにチャンバー１６３に供給し、ＣＶＤ法によって、基板１の上にＳｉＣエピタキシャル層（厚さ：例えば１０μｍ）３をエピタキシャル成長させる。原料ガス１５６として、例えばモノシラン（ＳｉＨ4）およびプロパン（Ｃ3Ｈ8）を用いる。キャリアガスは例えば水素である。
【００５８】
このようにして成長させたＳｉＣエピタキシャル層３の表面には、（０００１）面と略平行な面２ｔをテラスとするステップバンチング２が発生する。図１０および図１１を参照しながら説明したように、本実施形態ではオフ角θの小さい（θ＝４°）ＳｉＣ基板１を用いているため、従来のオフ角が８°のＳｉＣ基板よりもステップバンチングが生じやすい。また、ステップバンチング２の高さＨは、例えば１０ｎｍ以上である。なお、ステップバンチング２の高さＨは、基板表面の包絡面の法線方向に沿った、ステップバンチング２の頂点と底点とのレベル差を指すものとする。
【００５９】
図３は、ＳｉＣエピタキシャル層３の表面に発生したステップバンチング２を説明するための模式的な拡大断面図である。図３において、面２１は、ＳｉＣ基板１の表面の包絡面に平行な平面を表し、その法線は＜０００１＞より＜１１−２０＞方向に４°（オフ角θ）傾いている。ステップバンチング２は、主に（０００１）面から構成されるテラス２ｔと、段差２ｄとを有している。
【００６０】
次に、図２（ｂ）に示すように、ＳｉＣエピタキシャル層３が形成されたＳｉＣ基板１に対して、減圧下の水素雰囲気中でアニール（水素アニール）を行う。これにより、雰囲気中の水素原子５とＳｉＣエピタキシャル層３の炭素及び珪素とを反応させ、反応によって生成されたＳｉＨ4やＣＨ4などの反応生成物７を、ＳｉＣエピタキシャル層３の表面から除去することができる。このようにして、ＳｉＣエピタキシャル層３の表面が水素原子５によってエッチングされる。
【００６１】
以下に、水素アニールの方法および条件を具体的に説明する。水素アニールは、ＳｉＣエピタキシャル層３が形成されたＳｉＣ基板１を、加熱炉２００のチャンバー１６３に設置したままの状態で行う。まず、ＳｉＣ基板１の温度を１５００℃まで低下させ、チャンバー１６３の内部の圧力を１０ｋＰａ以下まで低下させる。続いて、ガス供給系１５８を用いて水素ガスをチャンバー１６３に導入する。このとき、チャンバー１６３の内部の圧力やＳｉＣ基板１の温度などの条件を調整することにより、上述した水素原子５とＳｉＣエピタキシャル層３の珪素および炭素との反応を、ステップバンチング２の端部（「キンク」と呼ばれる）９で選択的に生じさせることができる。この際、水素はテラス上を移動（マイグレーション）して下部のキンクで反応するために、ステップバンチングの長いテラスで選択的に水素のエッチング反応が進行する。従って、水素原子５によるＳｉＣエピタキシャル層３のエッチングが進むにつれて、図２（ｃ）に示すように、ステップバンチング２の広いテラス２ｔが狭くなり、結果的に、ステップバンチングの高さＨを減少させることができる。
【００６２】
ここで、水素アニールの好ましい条件を説明する。
【００６３】
チャンバー１６３の内部の圧力は１ｋＰａ以上１０ｋＰａ以下であることが好ましく、より好ましくは、３ｋＰａ以上７ｋＰａ以下である。１ｋＰａ未満の圧力下でアニールを行うと、水素原子５によるＳｉＣエピタキシャル層３のエッチング反応に加えて、圧力の低下による昇華反応も進行するために、ＳｉＣエピタキシャル層３のエッチングレートが約１桁以上も高くなり、ＳｉＣエピタキシャル層３の厚さが減少してしまう場合がある。一方、１０ｋＰａよりも高い圧力下でアニールを行うと、チャンバー１６３の内部における水素原子５の密度が増加するため、ステップバンチング２の形状を維持したままエッチング反応が進行してしまい、ステップバンチング２の高さＨを効果的に減少できないおそれがある。
【００６４】
また、水素アニールの際のＳｉＣ基板１の温度は１２００℃以上１５００℃以下に設定されることが好ましく、より好ましくは、１３００℃以上１４００℃以下である。ＳｉＣ基板１の温度が１２００℃未満では、水素分子の熱解離反応が進行せず、チャンバー１６３の内部の水素原子５の密度が約１桁以上低下するため、ＳｉＣエピタキシャル層３の表面を効率良く平坦化できない場合がある。一方、ＳｉＣ基板１の温度が１５００℃より高いと、水素原子５の密度が高くなりすぎて、ステップバンチング２の形状を維持したままエッチング反応が進行してしまい、ステップバンチング２の高さＨを効果的に減少できないおそれがある。また、ＳｉＣエピタキシャル層３のエッチングレートが約１桁以上高くなるために、ＳｉＣエピタキシャル層３の厚さが減少してしまう可能性もある。
【００６５】
アニールを行う時間は、特に限定しないが、例えば５分以上６０分以下に設定される。６０分より長くなると、ＳｉＣエピタキシャル層３が薄くなり、素子の耐圧を低下させるおそれがある。一方、５分より短いと、ステップバンチング２の高さＨを十分に小さくできない場合がある。
【００６６】
上記アニールを行うことにより、図２（ｄ）に示すように、ＳｉＣエピタキシャル層３の表面の平坦性を飛躍的に改善することができる。
【００６７】
得られたＳｉＣエピタキシャル層３の表面は、図示するように、ＳｉＣ基板１の表面構造に起因する微小なステップ（ステップの高さＨ：例えば１ｎｍ以下）を有しており、各ステップのテラスは（０００１）面から構成されている。なお、ここでいう「（０００１）面から構成される」とは、主に（０００１）面から構成され、（０００１）面と略平行であればよく、例えば面内に原子レベルの微小な段差を有していても構わない。
【００６８】
前述した特許文献１の方法では、化学的または機械的な研磨によってＳｉＣエピタキシャル層の表面を平坦化しており、平坦化された後の表面には、素子特性の低下を要因となり得る研磨痕を有している。これに対し、本実施形態の方法によると、平坦化された後のＳｉＣエピタキシャル層３の表面は、そのような研磨痕を有していないだけでなく、同一の結晶面（（０００１）面）をテラスとするステップから構成されているので、信頼性が高く、かつ素子特性に優れた炭化珪素半導体素子を提供できる。
【００６９】
また、オフ角の小さい（３°より大きく５°以下）４Ｈ−ＳｉＣ基板を用いる場合には、前述した特許文献２〜４に開示された方法のように、エピタキシャル成長を行う際の下地表面を改質したり、活性化アニールによるダメージを防止するだけでは、エピタキシャル層の表面粗さを１ｎｍ以下まで低減することはできない。オフ角の小さいＳｉＣ基板表面にエピタキシャル層を形成すると、ステップのテラスに反応種が吸着する可能性が高くなり、極めて大きなステップバンチングが形成されるからである。これに対し、本実施形態の方法によると、ＳｉＣエピタキシャル層を形成した後、その表面に対して、水素原子によるエッチングを行うため、エッチング条件（水素アニールの条件）を選択することによって、ＳｉＣエピタキシャル層の表面粗さを１ｎｍ以下に抑えることができる。
【００７０】
なお、本実施形態のＳｉＣエピタキシャル層３を用いて炭化珪素半導体素子を形成する場合には、炭化珪素半導体素子におけるＳｉＣエピタキシャル層の少なくとも一部が、上記のような平坦化された表面であればよく、ＳｉＣエピタキシャル層の表面に部分的に表面粗さの大きい領域が存在していてもよい。例えば、ショットキーダイオードを形成する場合には、ＳｉＣエピタキシャル層のうちショットキー電極と接する部分が水素アニールによって平坦化されていれば、表面凹凸による素子特性の低下を抑制できる。
【００７１】
次に、本実施形態におけるＳｉＣエピタキシャル層の表面モフォロジーを調べたので、その方法および結果について説明する。
【００７２】
まず、図２（ａ）〜（ｄ）を参照しながら説明した方法を用いて、ＳｉＣ基板の表面にＳｉＣエピタキシャル層を形成した後、水素アニールを行うことにより、実施例のエピ付き基板を作製した。また、ＳｉＣエピタキシャル層に対する水素アニールを行わないこと以外は、実施例のエピ付き基板と同様の方法で、比較例のエピ付き基板を作製した。
【００７３】
得られた実施例および比較例のエピ付き基板におけるＳｉＣエピタキシャル層の表面モフォロジーを、原子間力顕微鏡（ＡＦＭ）を用いて解析した。
【００７４】
図４（ａ）および（ｂ）は、実施例のエピ付き基板のＡＦＭ測定結果を示す図であり、（ａ）はＳｉＣエピタキシャル層の表面のプロファイル、（ｂ）はＳｉＣエピタキシャル層の表面のＡＦＭ像である。同様に、図５（ａ）および（ｂ）は、比較例のエピ付き基板のＡＦＭ測定結果を示す図であり、（ａ）はＳｉＣエピタキシャル層の表面のプロファイル、（ｂ）はＳｉＣエピタキシャル層の表面のＡＦＭ像である。なお、図４（ｂ）および図５（ｂ）は、ＳｉＣ基板の表面に略垂直で、かつ、ＳｉＣ基板のステップ方向に略垂直な断面におけるＳｉＣエピタキシャル層の表面のプロファイルを表している。
【００７５】
図４からわかるように、実施例におけるＳｉＣエピタキシャル層は極めて平坦であり、その表面粗さは約１ｎｍであった。一方、図５からわかるように、比較例におけるＳｉＣエピタキシャル層の表面には、階段形状の表面凹凸（ステップバンチング）が存在し、その表面粗さは１０ｎｍ以上であった。従って、図２（ｂ）および（ｃ）を参照しながら説明した水素アニールを行うことによって、ＳｉＣエピタキシャル層の表面の平坦性を大幅に向上できることが確認された。
【００７６】
本明細書において、「表面粗さ」は、ＪＩＳＢ０６０１−１９９４で規格される１０点平均粗さで定義される。表面粗さの測定は、ＴＥＭ、ＳＥＭなどによる断面観察により、基準長さを１μｍとして行う。ただし、ステップバンチングのように、より広範囲に評価した方が全体の表面荒れを表現できる場合は、基準長さを１０μｍにまで拡大してもよい。このように基準長さを変えて複数測定したときに、その測定結果の最大値を表面粗さとする。また、ステップバンチングを有する表面の表面粗さを測定する場合には、ステップ高さＨを評価するために、基板表面に略垂直かつステップ方向に略垂直な面を断面に選ぶことが好ましい。特定方向に配列されたステップを有していない表面の表面粗さを測定する場合には、基板表面に略垂直な任意の断面を選定してもよい。なお、表面粗さを測定しようとする領域が、上記基準長さよりも小さい場合には、その領域において測定可能な最大の長さを基準として測定を行う。また、可能であれば、本実施形態で行ったように、ＡＦＭを用いて測定対象とする表面の凸凹を直接評価してもよい。
【００７７】
なお、本実施形態では、４°のオフ角を有する４Ｈ−ＳｉＣ基板を使用したが、代わりに、３°以上５°以下の他のオフ角を有する４Ｈ−ＳｉＣ基板を使用しても、本実施形態と同様な作用効果を得ることができる。
【００７８】
なお、前記範囲以下のオフ角がついた基板を用いた場合でも、本発明の方法によりエピタキシャル層表面を平坦化することができるが、アニール処理温度や処理時間が最適でない場合には、基板上面に凹凸が残ることがある。
【００７９】
なお、実施形態では、水素アニールを行う際に、水素ガスをチャンバー１６３に供給したが、代わりに、希ガスと水素との混合ガスを用いてもよい。水素を希ガスで希釈してチャンバー１６３に供給する場合、希釈の割合を調整することにより、水素アニールによるＳｉＣエピタキシャル層３のエッチング速度を制御することができる。
【００８０】
（実施形態２）
以下、図面を参照しながら、本発明による実施形態の炭化珪素ショットキーダイオードの製造方法を説明する。
【００８１】
まず、図６（ａ）に示すように、ＳｉＣ基板３１に形成されたＳｉＣエピタキシャル層３３を形成する。ＳｉＣ基板３１としては、例えば、主面が（０００１）から［１１−２０］（１１２バー０）方向に４°のオフ角度がついた４Ｈ−ＳｉＣ基板を用いる。このＳｉＣ基板３１の導電型はｎ型で、キャリア濃度は１×１０18ｃｍ-3である。ＳｉＣエピタキシャル層３３の形成は、図１に示す加熱炉２００を用いてＣＶＤ法で行うことができる。ここでは、ＳｉＣ基板３１の主面（シリコン面）上にｎ型の不純物がドープされたＳｉＣエピタキシャル層（厚さ：１０μｍ）３３を成長させる。ＳｉＣエピタキシャル層３３の形成に用いる原料ガスおよびキャリアガスは、図２（ａ）を参照しながら前述したガスと同じである。ただし、本実施形態では、原料ガスに一定流量のドーピングガス（Ｎ2）を混入する。ＳｉＣエピタキシャル層３３のキャリア濃度は、ドーピングガスの流量によって制御され、ここでは約５×１０15ｃｍ-3である。また、ＳｉＣエピタキシャル層３３の表面には、図示するように、ステップフローを利用したエピタキシャル成長に起因するステップバンチング３５が形成されている。
【００８２】
次に、図６（ｂ）に示すように、ＳｉＣエピタキシャル層３３が形成されたＳｉＣ基板３１に対して、減圧下の水素雰囲気中でアニール（水素アニール）を行う。水素アニールは、エピタキシャル成長を行った加熱炉と同一の炉を用いて行うことができる。エピタキシャル成長後、ＳｉＣ基板３１を加熱炉内のチャンバーに設置したままの状態で水素アニールを行うことが好ましい。アニールの温度や圧力などの条件は、図２（ｂ）を参照しながら前述した条件と同様である。これにより、雰囲気中の水素原子は、ＳｉＣエピタキシャル層３３のステップバンチング３５のキンクに位置する炭素及び珪素と選択的に反応し、得られた反応生成物３７がＳｉＣエピタキシャル層３３の表面から除去される。このようにして、ＳｉＣエピタキシャル層３３の表面が平坦化される。
【００８３】
この後、図６（ｃ）に示すように、真空蒸着装置を用いてＳｉＣ基板３１の裏面（カーボン面）にオーミック電極３８を設け、また、ＳｉＣエピタキシャル層３３の表面にショットキー電極３９を設ける。ショットキー電極３９とＳｉＣエピタキシャル層３３との界面の少なくとも一部にはショットキー障壁が形成されている。オーミック電極３８は、ＳｉＣ基板３１の裏面にニッケル（Ｎｉ）を蒸着した後、オーミックコンタクトを得るためのアニールを１００°の温度で３分間行うことによって形成される。ショットキー電極３９は、ＳｉＣエピタキシャル層３３の表面にＮｉを蒸着した後、パターニングを行うことによって形成される。このようにして、本実施形態のショットキーダイオードを得る。
【００８４】
次に、本実施形態のショットキーダイオードの電流電圧特性を調べたので、その方法おおよび結果を説明する。
【００８５】
上記方法により実施例のショットキーダイオードを作製し、また、比較のために、図６（ｂ）に示す水素アニールを行わないこと以外は上記方法と同様の方法および条件で比較例のショットキーダイオードを作製した。
【００８６】
まず、実施例および比較例のショットキーダイオードにおけるＳｉＣエピタキシャル層の表面モフォロジーを、実施形態１と同様の方法を用いてＡＦＭで解析した。その結果、ＳｉＣエピタキシャル層の表面粗さ（ステップ高さ）は１ｎｍ以下であり、比較例におけるＳｉＣエピタキシャル層の表面粗さは１０ｎｍ以上であった。
【００８７】
次いで、実施例および比較例のショットキーダイオードに逆バイアス電圧を印加して、絶縁破壊を起こす電圧（逆耐圧）を測定したところ、比較例のショットキーダイオードでは、逆耐圧が５００Ｖであったのに対し、実施例のショットキーダイオードでは６００Ｖ以上であった。よって、実施例のショットキーダイオードでは、比較例のショットキーダイオードよりも耐圧特性が１．２倍高いことがわかった。
【００８８】
実施例のショットキーダイオードの耐圧が向上した理由は、ステップバンチングに起因するリーク電流が減少したためと考えられる。すなわち、本実施例のショットキーダイオードでは、ＳｉＣエピタキシャル層３３の表面が平坦化されているので、電界集中が生じにくくなり、耐圧が高められたと考えられる。
【００８９】
従来のショットキーダイオードは、その周辺部に耐圧を確保するためのガードリング構造を形成する必要があったが、実施例のショットキーダイオードは、上記のように高い耐圧を有するので、そのようなガードリング構造を形成しなくても、高耐圧（例えば６００Ｖ）を示すことがわかった。
【００９０】
本実施形態では、ショットキーダイオードを作製したが、同様の方法を用いて、ＳｉＣ基板３１の表面にＳｉＣエピタキシャル層３３を形成した後、ＳｉＣエピタキシャル層３３にｐ型およびｎ型のドープ層を形成することにより、ｐｎダイオードを作製することもできる。
【００９１】
なお、本実施形態のショットキーダイオードは、ＳｉＣエピタキシャル層３３の表面全体が略平坦でなくてもよいが、ＳｉＣエピタキシャル層３３の表面のうちショットキー電極と接する部分の表面粗さが１ｎｍ以下であることが好ましく、これにより、上記のような高い素子特性を得ることができる。
【００９２】
（実施形態３）
以下、図面を参照しながら、本発明による実施形態の炭化珪素ＭＯＳＦＥＴの製造方法を説明する。
【００９３】
まず、図７（ａ）に示すように、ＳｉＣ基板１０１に形成されたＳｉＣエピタキシャル層１０２を形成する。ＳｉＣ基板１０１として、実施形態１で用いたＳｉＣ基板３１と同様の４Ｈ−ＳｉＣ基板を用いる。また、ＳｉＣエピタキシャル層１０２は、実施形態１におけるＳｉＣエピタキシャル層３３と同様の構成（厚さ、キャリア濃度など）を有し、同様の方法および条件で形成される。ＳｉＣエピタキシャル層１０２の表面には、図示するように、ステップバンチング１０３が形成されている。
【００９４】
次に、図７（ｂ）に示すように、ＳｉＣエピタキシャル層１０２が形成されたＳｉＣ基板１０１に対して、減圧下の水素雰囲気中でアニールを行う。アニールの温度や圧力などの条件は、図２（ｂ）を参照しながら前述した条件と同様である。これにより、雰囲気中の水素原子は、ＳｉＣエピタキシャル層１０２のステップバンチング１０３のキンクに位置する炭素及び珪素と選択的に反応し、得られた反応生成物１０４がＳｉＣエピタキシャル層１０２の表面から除去される。このようにして、ＳｉＣエピタキシャル層１０２の表面が平坦化される。
【００９５】
この後、図７（ｃ）に示すように、ＳｉＣエピタキシャル層１０２の選択された領域に、ウェル領域となる第１の不純物イオン注入層（厚さ：例えば０．５μｍ〜１μｍ）１０５’を形成する。
【００９６】
具体的には、まずＳｉＣエピタキシャル層１０２の表面に例えばシリコン酸化膜（ＳｉＯ2）からなる注入マスク１０６を形成する。注入マスク１０６は、ＳｉＣエピタキシャル層１０２のうちウェル領域となる領域を既定する開口部を有している。注入マスク１０６の形状は、フォトリソグラフィおよびエッチングによって任意に形成され得る。注入マスク１０６の厚さは、その材料や注入条件によって決定されるが、注入飛程よりも充分に大きく設定することが好ましい。次いで、注入マスク１０６の上方から、ＳｉＣエピタキシャル層１０２にｐ型の不純物イオン（Ａｌイオン）を注入する。Ａｌイオンの注入は、加速電圧を変えて多段階で行う。イオン注入後、注入マスク１０６を取り除く。これにより、ＳｉＣエピタキシャル層１０２のうち不純物イオンが注入された領域に第１の不純物イオン注入層１０５’が形成され、不純物イオンが注入されずに残った領域はｎ型ドリフト領域１０７となる。
【００９７】
続いて、図７（ｄ）に示すように、ＳｉＣエピタキシャル層１０２のうちソース領域となる領域にｎ型の不純物イオン（窒素イオン）を注入することによって第２の不純物イオン注入層（厚さ：例えば０．３μｍ〜０．５μｍ）１０８’を形成し、また、ＳｉＣエピタキシャル層１０２のうちコンタクト領域となる領域にｐ型の不純物イオン（Ａｌイオン）を注入することによって第３の不純物イオン注入層１０９’（厚さ：例えば０．３μｍ〜０．５μｍ）を形成する。これらの注入層の形成は、上述した第１の不純物イオン注入層１０５’を形成する方法と同様の方法で行うことができる。
【００９８】
この後、図７（ｅ）に示すように、ＳｉＣエピタキシャル層１０２の表面に、表面保護膜（以下、「キャップ層」と呼ぶ）として、カーボン膜１１０を形成する。続いて、第１、第２および第３の不純物イオン注入層１０５’、１０８’、１０９’に対して活性化アニールを行い、それぞれ、ｐ型ウェル領域１０５、ソース領域１０８およびコンタクト領域１０９を形成する。
【００９９】
カーボン膜１１０は、図１に示す加熱炉２００を用いて、ＳｉＣエピタキシャル層１０２の表面をグラファイト化させることによって形成できる。具体的には、まず、図１に示す加熱炉２００のチャンバー１６３にＳｉＣエピタキシャル層１０２が形成されたＳｉＣ基板１０１を設置する。次いで、チャンバーの真空度を約１０-4Ｐａとし、基板温度が１４００℃となるようにＳｉＣ基板１０１を加熱する。加熱時間は６０分間とする。これにより、ＳｉＣエピタキシャル層１０２の表面からＳｉが昇華して（グラファイト化）、厚さが約２００ｎｍのカーボン膜１１０が得られる。
【０１００】
カーボン膜１１０を形成した後、ＳｉＣ基板１０１を図１に示す加熱炉２００のチャンバー１６３に設置したまま、活性化アニールを行うことが好ましい。活性化アニールは、例えば、アルゴンガス雰囲気中、基板温度を１７５０℃となるように加熱し、３０分間行った。活性化アニール時のチャンバー１６３の内部の圧力は９１ｋＰａで一定とした。得られたｐ型ウェル領域１０５のキャリア濃度は１×１０17ｃｍ-3、ｎ型のソース領域１０８のキャリア濃度は１×１０19ｃｍ-3、ｐ型のコンタクト領域１０９のキャリア濃度は１×１０20ｃｍ-3である。
【０１０１】
活性化アニールを行った後、カーボン膜１１０をＳｉＣエピタキシャル層１０２の表面から除去する。例えば、加熱炉２００のチャンバー１６３にＳｉＣ基板１０１を設置したままの状態で、カーボン膜１１０を熱酸化することにより除去することが好ましい。
【０１０２】
続いて、図７（ｆ）に示すように、ゲート絶縁膜１１１、ソース電極１１２、ゲート電極１１３およびドレイン電極１１４を形成する。
【０１０３】
ゲート絶縁膜１１１は、ＳｉＣエピタキシャル層１０２の表面を１１００°の温度で熱酸化することによって形成される。ゲート絶縁膜１１１の厚さは例えば３０ｎｍである。
【０１０４】
ソース電極１１２およびドレイン電極１１４は次のようにして形成できる。まず、電子ビーム（ＥＢ）蒸着装置を用いてソース領域１０８およびコンタクト領域１０９と接するようにＮｉ膜を堆積させる。また、ＳｉＣ基板１０１の裏面にもＮｉ膜を堆積させる。続いて、加熱炉を用いて、これらのＮｉ膜を１０００℃の温度で加熱する。これにより、ソース領域１０８およびコンタクト領域１０９にオーミック接合されたソース電極１１２、および、ＳｉＣ基板１０１の裏面にオーミック接合されたドレイン電極１１４がそれぞれ形成される。
【０１０５】
また、ゲート電極１１３は、ゲート絶縁膜１１１の上にアルミニウムを蒸着することにより形成される。このようにして、ＭＯＳＦＥＴを得る。
【０１０６】
上記方法によって得られたＭＯＳＦＥＴでは、ＳｉＣエピタキシャル層１０２の表面凹凸が従来よりも大幅に低減されているので、チャネル移動度を高めることができ、オン抵抗を小さくできる。また、平坦化されたＳｉＣエピタキシャル層１０２の表面を熱酸化することによって、厚さのばらつきの小さいゲート酸化膜を形成できるので、ゲート絶縁膜の厚さばらつきによる素子特性の低下（ＭＯＳＦＥＴの耐圧の低下、歩留まりの低下など）を抑制できる。
【０１０７】
上記方法による利点をより詳しく説明する。従来のＭＯＳＦＥＴの製造方法では、ＳｉＣエピタキシャル層１０２の表面にステップバンチングが形成されている状態で、ＳｉＣエピタキシャル層１０２に注入された不純物イオンを活性化するための活性化アニールを行う。このとき、ＳｉＣエピタキシャル層の原子（Ｓｉ、Ｃ）が昇華して、複数のバンチングステップが重なって、バンチングステップよりも大きなステップ（マクロステップ）が形成される。従って、活性化アニールによって、ＳｉＣエピタキシャル層の表面粗さが例えば１０ｎｍ以上まで増大してしまう。
【０１０８】
これに対し、上記方法では、活性化アニールを行う前に、水素アニールによってＳｉＣエピタキシャル層１０２のステップバンチング１０３が低減されている。さらに、ＳｉＣエピタキシャル層１０２の表面にカーボン膜（キャップ層）が形成された状態で活性化アニールを行うので、水素アニールによって平坦化されたＳｉＣエピタキシャル層１０２の表面を保持しつつ、活性化アニールを行うことができる。従って、ＳｉＣエピタキシャル層１０２の表面のステップバンチング１０３のみでなく、活性化アニールによる表面荒れも抑制できるので、ＳｉＣエピタキシャル層１０２の表面凹凸に起因する素子特性の劣化を大幅に改善できる。
【０１０９】
なお、表面保護用のカーボン膜１１０の形成は、水素アニールを行った後、不純物イオン層１０５’、１０８’、１０９’を形成する前に行ってもよい。また、上記方法では、ＳｉＣエピタキシャル層１０２のグラファイト化を利用してカーボン膜１１０を形成しているが、代わりに、公知の堆積方法によって例えばＤＬＣ膜などのカーボン膜を形成してもよい。
【０１１０】
本実施形態におけるＳｉＣエピタキシャル層１０２の表面モフォロジーを、実施形態１と同様の方法によりＡＦＭで解析したところ、ＳｉＣエピタキシャル層１０２の表面粗さ（ステップ高さ）は１ｎｍ以下であることが確認できた。なお、本実施形態では、活性化アニールの前に、ＳｉＣエピタキシャル層１０２の表面にカーボン膜１１０を形成し、その状態で活性化アニールを行ったため、活性化アニール後のＳｉＣエピタキシャル層１０２の表面粗さは、水素アニールによって平坦化された後の表面粗さ（１ｎｍ以下）と略同じであった。
【０１１１】
次に、本実施形態のＭＯＳＦＥＴの電流電圧特性を調べたので、その方法および結果を説明する。
【０１１２】
まず、上記方法を用いて実施例のＭＯＳＦＥＴを作製した。また、比較のために、図７（ｂ）に示す水素アニールを行わないこと以外は、実施例のＭＯＳＦＥＴの作製方法と同様の方法および条件で比較例のＭＯＳＦＥＴを作製した。比較例における活性化アニール前および活性化アニール後のＳｉＣエピタキシャル層の表面粗さは、いずれも約１０ｎｍであった。
【０１１３】
実施例および比較例のＭＯＳＦＥＴの電流電圧特性を測定したところ、実施例のＭＯＳＦＥＴのドレイン電流は、比較例のＭＯＳＦＥＴのドレイン電流よりも２倍以上大きいことがわかった。これは、以下の理由によるものと考えられる。
【０１１４】
比較例のＭＯＳＦＥＴは、ＳｉＣエピタキシャル層の表面粗さが大きいため、表面近傍におけるキャリアの移動度が低く、ドレイン電流が流れにくい。これに対し、実施例のＭＯＳＦＥＴでは、ＳｉＣエピタキシャル層の表面粗さが１ｎｍ以下と小さいので、ＳｉＣエピタキシャルにおけるチャネル層が形成される領域（ゲート電極の下にあるｐ型ウェル領域の表面層）のキャリアの移動度の低下が抑えられる。従って、より高い電流密度のドレイン電流をチャネル層に流すことができる。
【０１１５】
続いて、実施例および比較例のＭＯＳＦＥＴのしきい値電圧を測定したところ、比較例のＭＯＳＦＥＴのしきい値は２〜１０Ｖの範囲でばらついているが、本実施例のＭＯＳＦＥＴのしきい値は３〜３．５Ｖと安定していることが確認できた。これは、以下の理由によるものと考えられる。
【０１１６】
比較例のＭＯＳＦＥＴでは、ＭＯＳ界面において、ＳｉＣエピタキシャル層表面が荒れているために、しきい値電圧にばらつきが生じる。これに対し、実施例のＭＯＳＦＥＴでは、ＭＯＳ界面において、ＳｉＣエピタキシャル層の表面が平坦化されており、かつ、（０００１）のファセット面から構成されているため、厚さの均一なチャネル層が形成され、安定したしきい値が得られる。
【０１１７】
以上の測定結果から明らかなように、水素アニールによって表面特性が改善されたＳｉＣエピタキシャル層（表面粗さ：１ｎｍ以下）１０２を用いてＭＯＳＦＥＴを作製すると、ＭＯＳ界面でキャリアの散乱が生じることを防止でき、かつ、界面準位密度を低減できる。従って、チャネル移動度を高めることができ、電流密度の高いドレイン電流を流すことができる。また、ＳｉＣエピタキシャル層の表面凹凸に起因する電気特性のばらつきを小さく抑えることができるので、信頼性を向上できる。
【０１１８】
なお、本実施形態のＭＯＳＦＥＴでは、ＳｉＣエピタキシャル層１０２の表面全体の表面粗さが１ｎｍ以下に低減されているが、ＳｉＣエピタキシャル層１０２の表面のうち少なくともゲート絶縁膜１１１に接する部分の表面粗さが１ｎｍ以下に低減されていれば、上述した効果が得られる。
【０１１９】
本実施形態のＭＯＳＦＥＴの製造方法は、図７（ａ）〜（ｆ）を参照しながら前述した方法に限定されない。例えば、ＳｉＣエピタキシャル層１０２に不純物イオンの注入を行う前に、ＳｉＣエピタキシャル層１０２に対する水素アニールを行ってその表面を平坦化しているが、不純物イオン層１０５’、１０８’、１０９’を形成した後に、水素アニールを行うこともできる。このとき、ＳｉＣエピタキシャル層１０２の表面を平坦化するための水素アニールと、不純物イオン層１０５’、１０８’、１０９’に対する活性化アニールとを同一の加熱炉を用いて、同一のプロセスで行うと有利である。
【０１２０】
以下、図８（ａ）〜（ｃ）を参照しながら、水素アニールと活性化アニールとを同時に行う場合のＭＯＳＦＥＴの製造方法の一例を説明する。簡単のため、図７（ａ）〜（ｆ）と同様の構成要素には同じ参照符号を付けて、説明を省略する。
【０１２１】
まず、図８（ａ）に示すように、ＳｉＣ基板１０１の上に、ＳｉＣエピタキシャル層１０２を形成する。ＳｉＣエピタキシャル層１０２の表面には、ステップバンチング１０３が形成されている。
【０１２２】
次いで、図８（ｂ）に示すように、ＳｉＣエピタキシャル層１０２に第１、第２および第３の不純物イオン層１０５’、１０８’、１０９’を形成する。これらの不純物イオン層の形成方法は、図７（ｃ）および（ｄ）を参照しながら前述した方法と同様である。ただし、ＳｉＣエピタキシャル層１０２の表面形状（ステップバンチング１０３）に起因して、不純物イオン層１０５’、１０８’、１０９’の下面に凹凸が生じる場合がある。
【０１２３】
この後、図８（ｃ）に示すように、不純物イオン層１０５’、１０８’、１０９’の不純物イオンを活性化させるとともに、ＳｉＣエピタキシャル層１０２の表面を平坦化させるためのアニールを行う。
【０１２４】
具体的には、図１に示す加熱炉２００のチャンバー１６３に不純物イオン層１０５’、１０８’、１０９’が形成されたＳｉＣ基板１０１を設置し、チャンバー１６３の内部の圧力を１０ｋＰａ以下に保ちつつ、チャンバー１６３に水素ガスを供給しながら、基板温度が１５００℃になるように加熱する。これにより、不純物イオンを活性化させると同時に、ＳｉＣエピタキシャル層１０２の表面が水素原子によってエッチングされてステップバンチング１０３が低減されるだけでなく、活性化アニールに起因するＳｉＣエピタキシャル層１０２の表面荒れも抑制できる。
【０１２５】
この後、図示しないが、図７（ｆ）を参照しながら前述したように、ゲート絶縁膜１１１、ソース電極１１２、ゲート電極１１３およびドレイン電極１１４を形成し、ＭＯＳＦＥＴを得る。
【０１２６】
図８に示す方法によると、表面保護用のカーボン膜を形成することなく、より簡便なプロセスで、ＳｉＣエピタキシャル層１０２の表面凹凸が大幅に低減されたＭＯＳＦＥＴを製造できる。
【０１２７】
本実施形態では反転型のＭＯＳＦＥＴについて説明したが、蓄積型のＭＯＳＦＥＴに本発明を適用しても同様の効果が得られる。また、ＭＯＳＦＥＴに限らず、基板表面でショットキー障壁を有するＭＥＳＦＥＴなどの炭化珪素半導体素子にも本発明を適用でき、本実施形態で説明した効果と同様の効果が得られる。
【０１２８】
また、上述した実施形態では、何れも４Ｈ−ＳｉＣ基板のシリコン面にＳｉＣをエピタキシャル成長させているが、カーボン面に成長させてもよい。ただし、シリコン面にエピタキシャル成長させると、カーボン面にエピタキシャル成長させる場合よりもエピタキシャル層の表面粗さが大きくなるため、水素アニールを行うことによるメリットが特に大きい。
【０１２９】
本発明は、オフ角を有するＳｉＣ基板を用いた炭化珪素半導体素子に広く適用できる。上述した実施形態では、オフ角が４°の４Ｈ−ＳｉＣ基板を用いているが、本発明で用いるＳｉＣ基板のオフ角はこれに限定されない。例えば０°より大きく１０°以下のオフ角を有するＳｉＣ基板の表面に形成されたエピタキシャル層に対して水素アニールを行って平坦化してもよい。なお、上述したように、オフ角が３°より大きく５°以下であれば、エピタキシャル層の表面凹凸をより効果的に低減できるので有利である。
【０１３０】
さらに、ＳｉＣ基板のポリタイプも４Ｈ−ＳｉＣに限定されず、他のポリタイプ（例えば６Ｈ−ＳｉＣ）であってもよいが、４Ｈ−ＳｉＣ基板を用いた炭化珪素半導体素子に本発明を適用すると、特に有利である。４Ｈ−ＳｉＣ基板表面では、６Ｈ−ＳｉＣ基板表面よりもテラス幅が長く、ステップ高さの大きいステップバンチングが形成されやすいため、本発明の水素アニールを適用してステップバンチングを低減することによって、素子特性を大幅に向上できるからである。
【産業上の利用可能性】
【０１３１】
本発明によると、製造プロセスを複雑にすることなく、炭化珪素エピタキシャル層の表面粗さを低減できる。従って、電気的特性に優れた信頼性の高い炭化珪素半導体素子を提供できる。
【０１３２】
本発明は、エピ付きＳｉＣウエハや、ＭＯＳＦＥＴ、ＭＥＳＦＥＴ、ショットキーダイオードなどを含む種々の炭化珪素半導体素子に広く適用できる。本発明の炭化珪素半導体素子は、家電製品や自動車、電力輸送・変換装置、産業用機器などの各種電力・電気機器に使用可能な低損失パワーデバイスに用いられ得る。
【図面の簡単な説明】
【０１３３】
【図１】本発明による実施形態で使用する加熱炉の構造を示す概略図である。
【図２】（ａ）〜（ｄ）は、本発明による第１の実施形態のＳｉＣエピタキシャル層の形成方法を説明するための工程断面図である。
【図３】ＳｉＣエピタキシャル層の表面に発生したステップバンチングを説明するための模式的な拡大断面図である。
【図４】（ａ）および（ｂ）は、実施例のエピ付き基板のＡＦＭ測定結果を示す図であり、（ａ）はＳｉＣエピタキシャル層の表面のプロファイル、（ｂ）はＳｉＣエピタキシャル層の表面のＡＦＭ像である。
【図５】図５（ａ）および（ｂ）は、比較例のエピ付き基板のＡＦＭ測定結果を示す図であり、（ａ）はＳｉＣエピタキシャル層の表面のプロファイル、（ｂ）はＳｉＣエピタキシャル層の表面のＡＦＭ像である。
【図６】（ａ）〜（ｃ）は、本発明による第２の実施形態のショットキーダイオードを製造する方法を説明するための工程断面図である。
【図７】（ａ）〜（ｆ）は、本発明による第３の実施形態のＭＯＳＦＥＴを製造する方法を説明するための工程断面図である。
【図８】（ａ）〜（ｃ）は、本発明による第３の実施形態のＭＯＳＦＥＴを製造する他の方法を説明するための工程断面図である。
【図９】ＳｉＣのステップフロー成長のメカニズムを説明するための模式的な断面図である。
【図１０】（ａ）〜（ｃ）は、ＳｉＣエピタキシャル層の表面にステップバンチングが形成されるメカニズムを説明するための模式的な断面拡大図である。
【図１１】（ａ）および（ｂ）は、それぞれ、４°のオフ角を有するＳｉＣ基板および８°のオフ角を有するＳｉＣ基板の表面形状を示す模式的な拡大断面図である。
【符号の説明】
【０１３４】
１、３１、４０、１０１    炭化珪素基板
４１                      炭化珪素基板表面の原子ステップ
２、３５、６２、１０３    ステップバンチング
２ｔ                      ステップバンチングのテラス
２ｄ                      ステップバンチングの段差
３、３３、４２、１０２    炭化珪素エピタキシャル層
５                        水素原子
７、３７，１０４          反応生成物
９                        ステップバンチングのキンク
３９                      ショットキー電極
３８                      オーミック電極
１０５’、１０８’、１０９’  不純物イオン注入層
１０５                    ｐ型ウェル領域
１０６                    注入マスク
１０７                    ドリフト領域
１０８                    ｎ型ソース領域
１０９                    ｐ型コンタクト領域
１１０                    キャップ層（カーボン膜）
１１１                    ゲート絶縁膜
１１２                    ソース電極
１１４                    ドレイン電極
１１３                    ゲート電極
１５０                    反応炉
１５１                    試料
１５２                    サセプタ
１５３                    サセプタ支持軸
１５４                    コイル
１５５                    アルゴンガス
１５６                    炭化珪素の原料ガス
１５７                    酸素ガス
１５８                    ガス供給系
１５９                    ガス排気系
１６０                    排気ガス用配管
１６１                    圧力調整バルブ
１６２                    断熱材
１６３                    チャンバー
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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