(57)【要約】【課題】素子の微細化の阻害と製造プロセスの複雑化を解決することを課題とする。また、製造時以外にデータの追記が可能であり、書き換えによる偽造等を防止可能な不揮発の記憶装置及びそれを有する半導体装置を提供することを目的とする。また、安価な不揮発の記憶装置及び半導体装置の提供を課題とする。【解決手段】絶縁膜上に第１の導電層と、該第１の導電層と並ぶ位置に第２の導電層と、有機膜で表面が覆われた導電微粒子とを配置し、該導電微粒子を第１の導電層と第２の導電層との間に配置する記憶素子を作製する。【選択図】図１
2008244453.tif 000002
【特許請求の範囲】
【請求項１】
絶縁表面の第１の領域上に第１の導電層と、
絶縁表面の第２の領域上に第２の導電層と、
導電粒子は前記第１の導電層と前記第２の導電層との間に配置され、前記導電粒子は有機膜で覆われた表面を有し、
前記第１の領域と前記第２の領域は離れており、
記憶素子への書き込みを行うことにより、前記第１の導電層及び前記第２の導電層は、少なくとも前記導電粒子を介して互いに電気的に接続される記憶素子。
【請求項２】
請求項１において、前記第１の導電層及び前記第２の導電層は、前記絶縁表面と接している記憶素子。
【請求項３】
請求項１において、さらに第２の導電層と前記絶縁表面との間に絶縁膜を有し、前記第１の導電層は前記絶縁表面と接している記憶素子。
【請求項４】
請求項１において、前記第１の導電層の側面と該側面に対向する前記第２の導電層の側面との間に少なくとも一つの導電粒子を有している記憶素子。
【請求項５】
請求項１において、前記第１の導電層の側面と、該側面に対向する前記第２の導電層の側面は、テーパー形状を有していることを特徴とする記憶素子。
【請求項６】
請求項１乃至５のいずれか一において、前記導電粒子は、５ｎｍ以上３０ｎｍ以下の粒径を有する導電微粒子である記憶素子。
【請求項７】
請求項１乃至５のいずれか一において、前記第１の導電層はビット線であり、前記第２の導電層はワード線である記憶素子。
【請求項８】
請求項１乃至５のいずれか一において、前記第１の導電層はワード線であり、前記第２の導電層はビット線である記憶素子。
【請求項９】
絶縁表面上に第１の導電層と、
前記絶縁表面上を覆い、且つ、第１の導電層の一部を露出するように前記第１の導電層上を部分的に覆う絶縁膜と、
前記絶縁膜上に第２の導電層と、
前記第２の導電層は、前記絶縁膜を介して前記第１の導電層と部分的に重なり、
前記第１の導電層の露出している部分上に導電粒子が配置され、
記憶素子への書き込みを行うことにより、前記第１の導電層及び前記第２の導電層は、少なくとも前記導電粒子を介して互いに電気的に接続される記憶素子。
【請求項１０】
請求項９において、前記導電粒子は、５ｎｍ以上３０ｎｍ以下の粒径を有する導電微粒子である記憶素子。
【請求項１１】
請求項９において、前記第１の導電層はビット線であり、前記第２の導電層はワード線である記憶素子。
【請求項１２】
請求項９において、前記第１の導電層はワード線であり、前記第２の導電層はビット線である記憶素子。
【請求項１３】
同一絶縁膜上に第１の導電層と、該第１の導電層と間隔ｄで並ぶ位置に第２の導電層とを有し、
前記第１の導電層上に重なる第１の導電微粒子と、
前記第１の導電層と前記第２の導電層との間の領域上に重なる第２の導電微粒子と、
前記第２の導電層上に重なる第３の導電微粒子と、を有する記憶素子を複数備えた半導体装置。
【請求項１４】
請求項１３において、前記第１の導電層と前記第２の導電層との間隔ｄは、前記第２の導電微粒子の粒径よりも小さい半導体装置。
【請求項１５】
請求項１３または請求項１４において、前記第２の導電微粒子は、表面が有機膜で覆われている半導体装置。
【請求項１６】
請求項１３乃至１５のいずれか一において、前記第１の導電層はビット線であり、前記第２の導電層はワード線である半導体装置。
【請求項１７】
請求項１３乃至１５のいずれか一において、前記第１の導電層はワード線であり、前記第２の導電層はビット線である半導体装置。
【請求項１８】
請求項１３乃至１７のいずれか一において、前記半導体装置は、さらに薄膜トランジスタを有し、前記薄膜トランジスタは、前記第１の導電層、或いは前記第２の導電層と電気的に接続している半導体装置。
【請求項１９】
請求項１３乃至１８のいずれか一において、前記半導体装置は、さらにアンテナと、電源生成回路とを有する半導体装置。
【請求項２０】
絶縁表面上に、導電膜を形成し、
前記導電膜上にマスクを形成し、
前記マスクを用いて前記導電膜を選択的にエッチングして第１の導電層と第２の導電層を形成し、
前記第１の導電層の側面と該側面に対向する前記第２の導電層の側面との間に導電微粒子を含む層を形成する半導体装置の作製方法。
【請求項２１】
請求項２０において、前記導電微粒子は、表面が有機膜で覆われている半導体装置の作製方法。
【請求項２２】
請求項２０または請求項２１において、前記マスクを形成する工程は、ナノインプリント法により行われる半導体装置の作製方法。
【請求項２３】
請求項２０乃至２２のいずれか一において、前記導電微粒子を含む層を形成する工程は、液滴吐出法により行われる半導体装置の作製方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は記憶素子を含む回路を有する半導体装置およびその作製方法に関する。
【０００２】
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。
【背景技術】
【０００３】
有機化合物を用いた記憶素子は、特許文献１に示すように、記憶素子の二端子として有機化合物層の上下に２つの電極を配置している構造が一般的である。
【０００４】
特許文献２には記憶素子の二端子として一対の電極を同一表面上に形成し、その上に共役ポリマーまたはオリゴマーを配置し、電極間に電圧を印加することで共役ポリマーまたはオリゴマーを低抵抗化させて情報の書き込みを行う記憶素子が提案されている。
【特許文献１】米国２００５年公開６６４０号公報
【特許文献２】特表平１１−５０４７４９
【発明の開示】
【発明が解決しようとする課題】
【０００５】
半導体装置に設けられる記憶回路として、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、ＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、マスクＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）、ＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  ａｎｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）、フラッシュメモリなどが挙げられる。このうち、ＤＲＡＭ、ＳＲＡＭは揮発性の記憶回路であり、電源をオフするとデータが消去されてしまうため、電源をオンする度にデータを書き込む必要がある。ＦｅＲＡＭは不揮発性の記憶回路であるが、強誘電体層を含む容量素子を用いているため、作製工程が増加してしまう。マスクＲＯＭは、簡単な構造であるが、製造工程でデータを書き込む必要があり、追記することはできない。ＥＰＲＯＭ、ＥＥＰＲＯＭ、フラッシュメモリは、不揮発性の記憶回路ではあるが、２つのゲート電極を含む素子を用いているため、作製工程が増加してしまうといった問題があった。
【０００６】
また、一般的な有機化合物を用いた記憶回路は、一対の上下電極間に有機化合物を設けて記憶素子を形成するが、有機層の上に電極を形成した場合、電極の形成時の温度によっては有機層への影響があるため温度に制限がある。この温度の制限のため形成方法が限定され、希望通りの電極を形成することができず、素子の微細化を阻害している問題があった。有機層の上に電極を形成することは、素子の微細化を阻害している面から解決されるべき問題である。
【０００７】
また、特許文献１に示されている二端子として有機層の上下に形成した一対の電極を用いた記憶素子の場合、一対の電極を上下に配置することで、一対の電極を複数の工程に分けて形成しなければならない。そのため製造プロセスが複雑化するといった問題があった。製造プロセスが複雑化することは、製造コストの面から解決されるべき問題である。
【０００８】
また、特許文献２に記載の記憶素子においては、書き込み電圧値が高く、代表的には１００Ｖ、１秒の書き込みを行っている。また、特許文献２に記載の記憶素子において１０Ｖ、１０秒の書き込みも行っている。また、電極間距離は、５μｍや１０μｍの記載がある。また、共役ポリマーまたはオリゴマーの膜厚は約３０ｎｍ〜約１０μｍとの記載がある。また、特許文献２に記載の記憶素子は、電圧印加前後で、層は結晶のような形態学的相違を伴わず、電圧印加前後での導電率の相違は、非破壊的に達成される。また、特許文献２に電圧印加前後での導電率の変化は、材料の損失ももたらさないとも記載されている。
【０００９】
また、記憶素子を携帯情報端末や、チップなどの小片に搭載することを考慮した場合、限られた電力で記憶素子の書き込みや読み出しが行えることが好ましく、記憶素子の書き込みや読み出しに要する電力の低消費電力化も課題とする。
【００１０】
上記問題を鑑み、本発明は、素子の微細化の阻害と製造プロセスの複雑化を解決することを課題とする。また、製造時以外にデータの追記が可能であり、書き換えによる偽造等を防止可能な不揮発の記憶装置及びそれを有する半導体装置を提供することを目的とする。また、安価な不揮発の記憶装置及び半導体装置の提供を課題とする。
【課題を解決するための手段】
【００１１】
上記課題を鑑み、絶縁表面の第１の領域上に第１の導電層と、絶縁表面の第２の領域上に第２の導電層と、導電粒子は第１の導電層と第２の導電層との間に配置され、導電粒子は有機膜で覆われた表面を有し、第１の領域と第２の領域は離れており、記憶素子への書き込みを行うことにより、第１の導電層及び第２の導電層は、少なくとも導電粒子を介して互いに電気的に接続される記憶素子を特徴とする。第１の導電層及び第２の導電層は、絶縁表面と接している。本発明は、上記課題の少なくとも一つを解決する。さらに、第２の導電層と絶縁表面との間に絶縁膜を有し、第１の導電層は絶縁表面と接している記憶素子としてもよい。また、絶縁表面上に第１の導電層と、絶縁表面上を覆い、且つ、第１の導電層の一部を露出するように第１の導電層上を部分的に覆う絶縁膜と、前記絶縁膜上に第２の導電層と、第２の導電層は、絶縁膜を介して第１の導電層と部分的に重なり、第１の導電層の露出している部分上に導電粒子が配置され、記憶素子への書き込みを行うことにより、第１の導電層及び第２の導電層は、少なくとも導電粒子を介して互いに電気的に接続される記憶素子を特徴とする。
【００１２】
本明細書において導電微粒子とは、粒径、即ち粒の断面における最大直径が５ｎｍ〜３０ｎｍの大きさの導電材料、例えば、Ａｇ、Ａｕ、Ｐｔなどの貴金属ナノ粒子や、Ｍｎ、Ｃｏ、Ｆｅ、Ｎｉ、Ｔｉ、Ｃｒ、Ｃｕ、Ｓｎ、Ｚｎ、Ｉｎ、Ｓｂ、Ｔｅ、Ｂｉ、Ｐｄなどのナノ粒子や、Ｇｅのナノ粒子や、窒化チタンなどの窒化物ナノ粒子や、酸化モリブデン、酸化インジウム、酸化スズなどの酸化物ナノ粒子や、ＩＴＯ、ＺｎＯなどの導電性セラミック粒子を指している。また、導電微粒子として、合金を含むナノ粒子、例えば、Ｆｅ−Ｃｏナノ粒子、Ｆｅ−Ｓｉナノ粒子、Ｆｅ−Ｎｉナノ粒子、Ｆｅ−Ｐｄナノ粒子などの鉄を含むナノ粒子や、Ａｕ−Ｇｅナノ粒子、Ａｕ−Ｓｎナノ粒子、Ａｕ−Ｐｄナノ粒子などの金を含むナノ粒子や、Ａｇ−Ｎｉナノ粒子、Ａｇ−Ｉｎナノ粒子などの銀を含むナノ粒子や、Ｃｕ−Ｓｉナノ粒子、Ｃｕ−Ｓｎナノ粒子などの銅を含むナノ粒子や、Ｃｏ−Ｎｉナノ粒子、Ｃｏ−Ｐｄナノ粒子などのコバルトを含むナノ粒子や、Ｃｒ−Ｎｉナノ粒子などのクロムを含むナノ粒子や、Ｎｉ−Ｐｄナノ粒子などのニッケルを含むナノ粒子などを用いることができる。
【００１３】
また、第１の導電層と第２の導電層との間に配置する導電微粒子は、同一材料で、異なる粒径の導電微粒子を用いてもよい。また、第１の導電層と第２の導電層との間に配置する導電微粒子は、異なる種類の材料の導電微粒子を混合して用いてもよい。なお、本明細書では直径の大きさを粒径としているが、第１の導電層と第２の導電層との間に配置する導電微粒子の粒子形状は球形状に限定されず、断面形状が楕円形状であってもよいし、複雑な多角形でもよい。従って、断面形状が円形や楕円形でない場合は、粒径とは断面形状の最大長さを指す。また、導電微粒子は、導電性ナノ粒子とも呼ばれる。
【００１４】
また、導電微粒子は溶液中で互いに凝集して密度が不均一にならないように表面を薄い有機膜で覆う。この有機膜の膜厚は、導電微粒子の粒径よりも薄いものとする。この導電微粒子を含む溶液を用いることで、塗布法（スピンコート法、インクジェット法、ディッピング法、バーコート法、スプレー法）による形成を可能とし、代表的には、細いノズルを用いるインクジェット装置を用いることを可能にし、導電微粒子を含む層を選択的に高い位置精度で配置することができる。
【００１５】
また、有機膜で覆われている状態での導電微粒子の電気抵抗率は比較的高い。また、この有機膜は、加熱処理等によって揮発、或いは溶融（または軟化）させて導電微粒子表面から除去することもできる。有機膜が除去されて、露出した複数の導電微粒子が高密度に凝集、または露出した複数の導電微粒子が一つの大きな粒に成長すると電気抵抗率が大幅に低下する。従って、複数の導電微粒子間の有機膜を溶融、または有機膜を揮発させる熱を発生させれば、記憶素子の書き込みを行うことができるため、記憶素子の書き込み電圧値を低減することができる。従って、比較的少ない電力での記憶素子の書き込みが可能となり、無線信号から電力を得るチップに記憶素子を搭載して、無線信号を用いて記憶素子への書き込みをすることも実現できる。
【００１６】
また、無線信号を用いて記憶素子への書き込みをする場合には、上記構成に加え、さらにアンテナと、電源生成回路とを有する半導体装置とする。
【００１７】
また、上記構成においては、記憶素子の二端子間に電圧を印加し、複数の導電微粒子の凝集、または複数の導電微粒子が一つの大きな粒に成長する現象を引き起こし、二端子間を短絡させて、記憶素子へ書き込みを行う。同一絶縁膜上に第１の導電層と、第２の導電層とが形成されているため、絶縁膜表面にほぼ平行な方向に電圧が印加されることとなる。
【００１８】
また、同一絶縁膜表面上に設けられる第１の導電層と第２の導電層の電極間距離は、電極形成の加工精度にもよるが、数ｎｍ〜数百ｎｍとすることができる。例えば、電極間距離を３５ｎｍ以上とする場合、ＥＢ露光によってレジストを露光してマスクを形成し、導電膜を選択的にエッチングして、第１の導電層と第２の導電層を形成すればよい。
【００１９】
また、第１の導電層及び第２の導電層の側面をテーパー形状としてもよく、本明細書で開示する他の構成は、同一絶縁表面上に第１の導電層及び第２の導電層と、第１の導電層の側面と該側面に対向する第２の導電層の側面との間に少なくとも一つの導電微粒子を有する記憶素子を複数備えた半導体装置であり、第１の導電層及び第２の導電層の側面を絶縁表面に対して９０°未満のテーパー角とする。テーパ形状とすることで、対向する２つの側面の間の領域を拡大し、その領域に導電微粒子を多く配置することができる。
【００２０】
また、本明細書で開示する他の構成は、同一絶縁膜上に第１の導電層と、該第１の導電層と間隔ｄで並ぶ位置に第２の導電層とを有し、第１の導電層上に重なる第１の導電微粒子と、第１の導電層と第２の導電層との間の領域上に重なる第２の導電微粒子と、第２の導電層上に重なる第３の導電微粒子と、を有する記憶素子を複数備えた半導体装置である。また、第１の導電層と第２の導電層との間隔ｄは、第２の導電微粒子の粒径よりも小さく設計してもよい。第１の導電層と第２の導電層との間隔ｄが、第２の導電微粒子の粒径よりも小さく設計することで記憶素子のサイズ縮小を図ることができる。
【００２１】
上記構成のように、導電微粒子の粒径よりも狭い電極間隔ｄとしても、対向する両電極端部上方に複数の導電微粒子を配置すれば、記憶素子の書き込みを行うことができる。この場合、一対の電極間に電圧を印加すると、互いに離れている一対の電極間を複数の導電微粒子が一つになった集合体が橋渡しするようにして一対の電極を短絡させることができる。
【００２２】
また、上記構造を実現するための発明の構成は、絶縁表面上に第１の導電層と、電極間隔ｄを開けて配置された第２の導電層を形成し、第１の導電層の側面と該側面に対向する第２の導電層の側面との間に導電微粒子を含む層を形成する半導体装置の作製方法である。
【００２３】
電極間隔ｄを小さくし、位置合わせを高精度に第１の導電層及び第２の導電層を形成する場合には、絶縁表面上に導電膜を形成し、導電膜上にマスクを形成し、マスクを用いて導電膜を選択的にエッチングして第１の導電層と第２の導電層を形成することが好ましい。
【００２４】
また、電極間距離を数ｎｍとする場合には、ナノインプリント法を用いてレジストマスクを形成し、第１の導電層と第２の導電層を形成すればよい。また、一つの配線に対してレーザ光の照射によって部分的に除去して切断または分離し、一対の電極を形成してもよい。
【００２５】
また、第１の導電層及び第２の導電層は、インクジェット法やディスペンス法などの印刷法によって形成してもよい。第１の導電層及び第２の導電層を印刷法によって形成し、導電微粒子を含む層も印刷法を用いて形成すると、真空チャンバーを用いることなく記憶素子の作製を行えるため、作製時間の短縮を図ることができ、さらに製造コストを低減できる。
【００２６】
また、導電微粒子を形成する前に第１の導電層及び第２の導電層を形成するのであれば、同一絶縁膜上に接して第１の導電層及び第２の導電層を形成する構造に限定されず、図１１や図１２に示す断面構造のメモリとしてもよい。図１１に示すメモリは、第１の電極上に第２の電極が絶縁膜を介して一部重なる部分を有していて、第１の電極及び第２の電極に接する導電微粒子が設けられている。また、図１２に示すメモリは、第１の電極、或いは第２の電極の下方に絶縁膜を有しており、同一絶縁膜上に接して第１の電極および第２の電極が形成されていない例である。
【００２７】
本明細書で開示する他の構成は、第１絶縁膜上に第１の導電層と、該第１の導電層と並ぶ位置に第２の導電層と、有機膜で表面が覆われた導電微粒子とを配置し、該導電微粒子を第１の導電層と第２の導電層との間に配置する記憶素子を複数備え、第１の絶縁膜と第１の導電層との間に第２の絶縁膜、或いは第１の絶縁膜と第２の導電層との間に第２の絶縁膜を有する半導体装置である。
【００２８】
同一表面に一対の電極を有する記憶素子が特許文献２に記載されているが、形態学的相違を伴わず、電圧印加前後での導電率の相違は、非破壊的に達成されるものであり、複数の導電微粒子の集合体の形成や有機膜の揮発を用いた本発明の書き込みとは大きく異なる。特許文献２は、電圧印加により短絡させるアンチヒューズＲＯＭではない。また、特許文献２記載の記憶素子は、消費電力の低減を意図した記憶素子ではない。さらに、特許文献２記載の記憶素子は、低い書き込み電圧、且つ短時間での書き込みを意図した記憶素子でないため、チップや携帯情報端末に搭載するのは不向きと言える。
【発明の効果】
【００２９】
本発明は、記憶素子の製造プロセスの単純化を図ることができる。また、製造時以外にデータの追記が可能であり、書き換えによる偽造等を防止可能な不揮発の記憶装置及びそれを有する半導体装置を提供する。また、安価な半導体装置を提供する。
【発明を実施するための最良の形態】
【００３０】
本発明の実施形態について、以下に説明する。
【００３１】
（実施の形態１）
ここでは、半導体装置の一例を示す。図１（Ａ）に上面図を示す。また、図１（Ｂ）は、図１（Ａ）中の点線Ａ−Ａ’で切断した断面図に対応する図である。
【００３２】
図１（Ａ）では、３個の記憶素子を示している。ここでは３個の記憶素子の例を示したが、説明を簡単にするためであり、個数は特に限定されず、半導体装置の設計者が所望のビット数に合わせて設ければよい。例えば、８ビット、１６ビット、３２ビット、６４ビットなどに合わせて記憶素子を形成すればよい。図１（Ｂ）に示すように記憶素子は、絶縁表面を有する基板１０１上に第１の導電層１０２と、第２の導電層１０３と、それらの間に配置された導電微粒子を含む層１０４とを含む構成となっている。
【００３３】
図１（Ａ）では、導電微粒子を含む層１０４を液滴吐出装置による滴下を一方向に走査して複数滴の滴下を行って線状のパターンを得る例であるため、導電微粒子を含む層１０４の外周縁部に凹凸を有している。また、導電微粒子を含む層１０４は、幅が電極間隔ｄよりも広く、第１の導電層１０２及び第２の導電層１０３上に一部重なっている。また、導電微粒子を含む層１０４は、図１（Ａ）の上面形状に限定されず、少なくとも第１の導電層１０２の側面と、該側面に対向する第２の導電層１０３の側面との間に導電微粒子を配置する。
【００３４】
また、導電微粒子を含む層１０４は、３つの記憶素子に延在させた一つのパターン形状となっているが、隣り合う記憶素子の間隔が電極間隔ｄよりも広くすることが好ましい。また、導電微粒子を含む層１０４は、３つの記憶素子に延在させているが、それぞれ記憶素子毎に独立に設けてもよい。
【００３５】
また、導電微粒子を含む層１０４は、複数の導電微粒子１０５とそれぞれの表面を覆う有機膜１０６が含まれている。なお、図１（Ｂ）では、複数の導電微粒子１０５の間には間隔を空けて図示し、その間隔に有機膜１０６とは異なる有機材料を配置している例を示しているが特に限定されず、有機材料を揮発させて隣り合う有機膜１０６が互いに接する状態としてもよい。有機材料を揮発させて隣り合う有機膜１０６が互いに接する状態とした場合には、表面に凹凸が形成される。
【００３６】
第１の導電層１０２及び第２の導電層１０３の材料としては、Ｔａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕ、Ａｇ、Ａｕ、Ｉｎ、Ｚｎから選ばれた元素、またはその元素を主成分とする合金材料若しくは化合物材料の単層、またはこれらの積層で形成してもよい。また、リン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜を用いてもよい。
【００３７】
また、第１の導電層１０２及び第２の導電層１０３は異なる材料を用いて別々の工程で形成してもよい。製造工程数を低減する上では、第１の導電層１０２及び第２の導電層１０３は同じ材料を用いることが好ましい。また、第１の導電層１０２及び第２の導電層１０３を同じ材料とすると、位置合わせを高精度に行うこともできる。
【００３８】
また、第１の導電層１０２及び第２の導電層１０３は電圧が印加され、発熱するため、表面が露呈していると酸化して配線抵抗が高くなってしまう恐れがある。従って、第１の導電層１０２及び第２の導電層１０３を覆う保護膜を設けることが好ましい。また、第１の導電層１０２及び第２の導電層１０３の材料として、酸化してもある程度の導電性を有する材料、例えばＴｉやＺｎなどを用いる場合には特に保護膜を設けなくてもよい。
【００３９】
また、図１（Ａ）において、第１の導電層１０２及び第２の導電層１０３の上面形状は、矩形状としているが、特に限定されず、折れ曲がった形状や、鋭角な突出部を有する形状であってもよい。また、一つの記憶素子において、第１の導電層１０２と第２の導電層１０３の間隔が一定でなくともよく、一方または両方の上面形状を、互いの間隔が部分的に狭くなるような形状であってもよい。この場合、電極間隔ｄは最も狭い間隔距離を指す。部分的に間隔を狭くした部分には電界が集中するため、部分的に導電微粒子の高密度の凝集が生じた後に大きな一つの集合体を形成し、より低い書き込み電圧値で記憶素子へ書き込みを行うことができる。
【００４０】
図１（Ａ）及び図１（Ｂ）に示す記憶素子は、電極間隔ｄで設けられた一対の電極に電圧を印加することで、複数の導電微粒子が大きな集合体を形成することによって一対の電極を短絡させることで記憶素子の書き込みを行うことができる。また、記憶素子に電圧印加を行わなければ、導電微粒子の表面には有機膜が設けられており、一対の電極間の電気抵抗値を高く保持することができる。このように、電圧印加の有無で記憶素子の電気抵抗値を大幅に変化させることで、記憶素子に２値を記憶させることができる。
【００４１】
また、一旦、一対の電極間に電圧をかけて記憶素子への書き込みを行った記憶素子は、電圧印加前の電気抵抗値に戻ることはない。従って、得られる記憶素子は、電圧印加により瞬間的に電流を流して発生したジュール熱を利用して短絡させるアンチヒューズＲＯＭと言える。短時間に大電流を流せるため、導電微粒子の材料や、導電微粒子を覆う有機膜の材料として、幅広い材料を選択することができる。導電微粒子としてＡｇナノ粒子を用いる場合、１５０℃〜２５０℃で複数の導電微粒子を少なくとも一つの大きな集合体とすることができる。従って、この場合、一対の電極間に１５０℃〜２５０℃の発熱を生じさせる電圧を印加すればよい。また、ＡｇＮｉナノ粒子を用いる場合２５０℃〜４５０℃で複数の導電微粒子を一つの大きな集合体とすることができる。従って、この場合、一対の電極間に２５０℃〜４５０℃の発熱を生じさせる電圧を印加すればよい。
【００４２】
（実施の形態２）
ここでは、ビット線とワード線とを交差させ、交差させた近傍に記憶素子を設けるパッシブマトリクス型の記憶素子を含む半導体装置の例を示す。図２（Ｂ）に上面図を示す。また、図２（Ａ）は、図２（Ｂ）中の点線Ｂ−Ｂ’で切断した断面図に対応する図である。
【００４３】
図２（Ａ）において、絶縁表面を有する基板上にワード線２０２が設けられ、ワード線２０２上には第１の絶縁層２０３ａ、２０３ｂが設けられている。第１の絶縁層２０３ａ、第１の絶縁層２０３ｂは、基板面に対して垂直な方向の膜厚を０．８μｍから１．５μｍとする。絶縁表面を有する基板は、ガラス基板や、石英基板や、プラスチック基板を用いる。他に用いることのできる基板として、半導体基板、ＳＯＩ基板、セラミックス基板、または表面に絶縁膜を形成した金属基板なども用いることができる。
【００４４】
第１の絶縁層２０３ａ、２０３ｂは同じ材料で形成されており、ワード線２０２に達する開口（コンタクトホール）が設けられている。この開口を覆うようにワード線電極２０４が設けられている。また、開口を介してワード線２０２と電気的に接続しているワード線電極２０４は、第１の絶縁層２０３ａ、２０３ｂ上に設ける。図２（Ａ）では、同じ平面上に、即ち第１の絶縁層２０３ａ上にワード線電極２０４とビット線２０１とを設けている。
【００４５】
ワード線２０２は、メモリセルアレイの中から一列を選択するための制御信号線である。メモリセルアレイは、マトリクス状に複数のメモリセルが配置されたものである。一つの記憶素子は、ワード線２０２とビット線２０１の交点付近にそれぞれ一つ配置されており、読み出し、書き込みを行なうアドレスに対応するワード線の電圧を印加することで書き込み、読み出しが可能になる。
【００４６】
また、ビット線２０１は、メモリセルアレイからデータを取り出すための信号線である。電圧が印加されたワード線２０２に接続されているメモリセルは、記憶素子に記録されたデータをビット線２０１に出力することで、データの読み出しを行なう。
【００４７】
また、ワード線電極２０４とビット線２０１との間に導電微粒子を含む層２０５を設ける。導電微粒子を含む層２０５は、ワード線２０２とビット線２０１の交点付近に配置された一つ一つの記憶素子に独立して形成している。また、導電微粒子を含む層２０５は、ワード線電極２０４の幅Ｗよりも狭く設けている。
【００４８】
また、ワード線電極２０４とビット線２０１の側面をテーパー形状としている。電極間隔ｄは、対向する側面の下端部の距離となる。
【００４９】
図２（Ａ）に示すように、導電微粒子を含む層２０５は、ワード線電極２０４の一方側の側面（テーパー状の側面）に接している。また、導電微粒子を含む層２０５に接しているワード線電極２０４の側面に対向するビット線２０１の側面も導電微粒子を含む層２０５に接している。
【００５０】
また、工程数削減のため、同一工程でワード線電極２０４とビット線２０１とを形成することが好ましい。また、ワード線電極２０４とビット線２０１との間隔ｄを精密に制御するため、同じフォトマスクを用いて、ワード線電極２０４とビット線２０１とをパターニングすることが好ましい。ワード線電極２０４とビット線２０１との距離間隔ｄを狭めることによって低電圧での書き込みを行うことができる。すなわち、低消費電力で書き込みを行うことが可能となる。
【００５１】
ワード線２０２やビット線２０１やワード線電極２０４は、蒸着法、スパッタ法、ＣＶＤ法、印刷法、電解メッキ法、無電解メッキ法、または液滴吐出法等を用いて形成する。
【００５２】
導電微粒子を含む層２０５に含まれる導電微粒子は薄い有機膜で覆われており、比較的低い温度でその有機膜が揮発する場合、または比較的低い温度で有機膜が溶融する場合、先にビット線２０１及びワード線電極２０４を形成することはプロセス上有用である。導電微粒子を含む層２０５よりも先にビット線２０１及びワード線電極２０４を形成するため、用いる配線の形成方法、特に成膜温度が限定されず、様々な方法を用いることができる点が長所である。
【００５３】
また、ワード線２０２とビット線２０１とワード線電極２０４は、互いに異なる材料を使用してもよい。また、ワード線２０２とビット線２０１とワード線電極２０４は、配線の形成方法も互いに異なるものとしてもよい。
【００５４】
また、パターニング時のエッチング条件を適宜調節することにより、テーパー状の側面を有するビット線２０１及びワード線電極２０４を形成することができる。同一工程で形成する場合にはビット線２０１及びワード線電極２０４は同じテーパー形状となる。テーパー形状とは、電極の側面の断面が傾斜していることである。好ましくは、基板面に対してビット線２０１及びワード線電極２０４の側面は、１０度以上８５度未満、好ましくは６０度以上８０度以下の傾斜角度を有する。
【００５５】
図２（Ａ）では、ビット線２０１は、ワード線２０２上方に設けた例を示しているが、特に形成順序は限定されず、ビット線上方にワード線を配置してもよい。ビット線上方にワード線を配置する場合、第１の絶縁層の開口を介してビット線と電気的に接続するビット線電極を設け、ビット線電極とワード線との間に導電微粒子を含む層を配置する構成となる。
【００５６】
このように、ビット線とワード線とを交差させ、交差させた近傍に記憶素子を設けるパッシブマトリクス型の記憶素子とすることによって、記憶素子の占有面積の縮小化が図れる。
【００５７】
また、本実施の形態は実施の形態１と自由に組み合わせることができる。
【００５８】
（実施の形態３）
ここでは、アクティブマトリクス型の半導体装置の一例を示す。図３（Ｂ）に上面図を示す。また、図３（Ａ）は、図３（Ｂ）中の点線Ｃ−Ｃ’で切断した断面図に対応する図である。
【００５９】
図３（Ａ）において、絶縁表面を有する基板３０１上に第１の絶縁層３０２が設けられ、第１の絶縁層３０２上には半導体層３０３が設けられている。第１の絶縁層３０２、半導体層３０３上には第２の絶縁層３０４が設けられ、第２の絶縁層３０４上にはワード線（ゲート線）３０５が設けられている。ワード線（ゲート線）３０５上には第３の絶縁層３０６が設けられ、第３の絶縁層３０６上には第４の絶縁層３０７が設けられている。第４の絶縁層３０７上にはビット線３０９、第１の電極３０８及び、コモン電極３１２が設けられている。ビット線３０９、第１の電極３０８及び、コモン電極３１２は同じ材料で形成されている。第２の絶縁層３０４、第３の絶縁層３０６及び、第４の絶縁層３０７には半導体層３０３に達する左右一対の開口（コンタクトホール）が合計６個設けられている。この開口を覆うようにビット線３０９、及び第１の電極３０８が設けられている。同じ層に、即ち第４の絶縁層３０７上にビット線３０９と第１の電極３０８とコモン電極３１２とを設けている。
【００６０】
半導体層３０３、ワード線（ゲート線）３０５、第１の電極３０８、及びビット線３０９はトランジスタを構成している。
【００６１】
図３（Ａ）においては、導電微粒子を含む層３１３が第１の電極３０８、及びコモン電極３１２の側面、及び上面の一部（上端部）と接している。導電微粒子を含む層３１３の上面形状は少なくとも幅が電極間隔Ｄｘよりも大きい楕円形である。
【００６２】
また、導電微粒子を含む層３１３に含まれている導電微粒子は有機膜で覆われており、合計した直径が電極間隔Ｄｘよりも大きい例を示している。従って、第１の電極３０８の側面とコモン電極３１２の側面の間には導電微粒子が存在しない。第１の電極３０８の側面とコモン電極３１２の側面の間には、バインダーや溶媒が捕捉される。このような状態であっても、第１の電極３０８とコモン電極３１２の間に電圧を印加すれば、発熱して有機膜が溶融、軟化、または揮発して複数の導電微粒子が互いに結合して大きな集合体にとなり、第１の電極３０８とコモン電極３１２を短絡させることができる。また、第１の電極３０８とコモン電極３１２の間に電圧を印加すれば、発熱して第１の電極３０８に対する導電微粒子の固着も生じる。また、同様に発熱してコモン電極３１２に対する導電微粒子の固着も生じる。また、第１の電極３０８の側面とコモン電極３１２の側面の間は空洞としても問題なく記憶素子を機能させることができる。
【００６３】
また、図３（Ａ）に示す記憶素子において、ビット線３０９、第１の電極３０８、コモン電極３１２、及び導電微粒子を含む層３１３を覆うように保護層３１４を設けてもよい。
【００６４】
本実施の形態では、アクティブマトリクス型の半導体装置とすることで、記憶素子の集積化を図ることができる。また、電極間隔Ｄｘを狭くすることで低消費電力化を図ることができる。
【００６５】
また、本実施の形態は実施の形態１または実施の形態２と自由に組み合わせることができる。
【００６６】
（実施の形態４）
本実施の形態では、ナノインプリント法を用いて一対の電極を形成する半導体装置の作製工程の一例を図４（Ａ）〜（Ｄ）に示す。
【００６７】
予め、電子線リソグラフィ技術やＡｒＦレーザ光を使った光リソグラフィ技術などを用いて加工した鋳型４０４を用意する。鋳型４０４の材料としては、カーボン、ガラス、セラミック、金属、石英などを用いる。ナノインプリント法には大きくわけて２種類あり、熱式ナノインプリント法と、光式ナノインプリント法とが挙げられる。熱式ナノインプリント法は、鋳型を加熱して樹脂膜に押しつけ、樹脂膜表面を加工する方法である。また、光式ナノインプリント法は、硬化させていない光硬化樹脂に鋳型を押しつけ、押しつけた状態で光を照射して光硬化樹脂を硬化させて、樹脂膜表面を加工する方法である。ここでは、石英を用いた鋳型４０４とし、２層の樹脂膜を用いて導電膜を加工する方法を以下に説明する。
【００６８】
まず、絶縁表面を有する基板４０１上に導電膜４０２を形成する。導電膜４０２は、蒸着法、スパッタ法、ＣＶＤ法、印刷法、電解メッキ法、無電解メッキ法、液滴吐出法等を用いて形成する。
【００６９】
次いで、導電膜４０２上に第１のレジスト４０３ａを塗布して焼成する。次いで、光硬化樹脂である第２のレジスト４０３ｂを塗布する。第１のレジスト４０３ａと第２のレジスト４０３ｂは異なる材料を用い、第２のレジストに含まれる溶媒で第１のレジストが溶解しない材料を用いる。そして、レジスト膜に対して鋳型４０４をプレスした後、透光性の材料である石英の鋳型４０４を通過させて光を照射して第２のレジスト４０３ｂを硬化させる。この段階での断面図を図４（Ａ）に示す。こうすることによって、硬化後の第２のレジスト４０３ｂと石英の鋳型４０４とをきれいに分離することができる。また、第２のレジスト４０３ｂの形状を壊すことなく石英の鋳型４０４を離すために、予め石英の鋳型４０４の表面に離型剤を塗布して膜を形成してもよい。
【００７０】
次いで、第２のレジスト４０３ｂから鋳型４０４を離した後、エッチングを行い、図４（Ｂ）に示す形状の第１のレジスト４０３ａを形成する。
【００７１】
そして、第１のレジスト４０３ａを用いて導電膜を選択的にエッチングする。こうして電極間隔ｄを有する第１の電極４０５と第２の電極４０６とを同一平面上に形成することができる。この段階での断面図を図４（Ｃ）に示す。ナノインプリント法を用いれば、電極間隔ｄを１０ｎｍ〜２０ｎｍとすることができる。
【００７２】
ここでは２層の樹脂膜を用いる例を示したが特に限定されず、光硬化樹脂である１層の樹脂膜を用いて導電膜を加工してもよい。
【００７３】
次いで、予め有機膜４１０で表面が覆われた導電微粒子４０９を含む溶液を用意しておき、インクジェット装置を用いて選択的に溶液の吐出を行う。電極間隔と重なる位置に有機膜４１０で表面が覆われた導電微粒子４０９をノズル４０７から吐出して、導電微粒子を含む層４０８を形成する。溶液の滴下直後の断面図を図４（Ｄ）に示す。
【００７４】
有機膜４１０で表面が覆われた導電微粒子４０９を含む溶液は、各種有機溶媒や、水、或いはこれらの混合物を用いることができる。また、有機膜４１０で表面が覆われた導電微粒子４０９を含む溶液には、界面活性剤などの添加剤を加えてもよい。
【００７５】
次いで、溶媒の乾燥を行う。乾燥によって導電微粒子を含む層４０８の容積が減少する。乾燥方法は特に限定されないが、乾燥時の温度は、導電微粒子４０９を覆っている有機膜のガラス転移温度未満とする。また、乾燥前に超音波振動を加えて導電微粒子の密度の均一化を図ってもよい。
【００７６】
こうして、ナノインプリント法とインクジェット法とを用いて記憶素子を作製することができる。
【００７７】
また、本実施の形態は実施の形態１、実施の形態２、または実施の形態３と自由に組み合わせることができる。
【００７８】
以上の構成でなる本発明について、以下に示す実施例でもってさらに詳細な説明を行うこととする。
【実施例１】
【００７９】
本実施例では、実施の形態２で示したパッシブマトリクス型の記憶装置の構成とデータの書き込み方法について説明する。
【００８０】
図５（Ａ）においてワード線はＷｎ（１≦ｎ≦ｙ）、ビット線はＢｍ（１≦ｍ≦ｘ）である。
【００８１】
図５（Ａ）に本発明の記憶装置の構成を示す。本発明の記憶装置５００８はカラムデコーダ５００１、ローデコーダ５００２、読み出し回路５００４、書き込み回路５００５、セレクタ５００３、メモリセルアレイ２２を有する。メモリセルアレイ２２は複数のメモリセル２１を有する。
【００８２】
メモリセル２１は、一つの記憶素子８０を有する。
【００８３】
本発明においては、実施の形態２に示したように、ビット線（第１の導電層）と、ワード線に接続されたワード線電極（第２の導電層）とが同一平面上に形成されている。記憶素子８０は、ワード線電極と、ビット線と、ワード線電極とビット線との間に導電微粒子を有する層とを有する。
【００８４】
なお、ここで示す記憶装置５００８の構成はあくまで一例であり、センスアンプ、出力回路、バッファ等の他の回路を有していてもよいし、書き込み回路をビット線駆動回路に設けてもよい。
【００８５】
カラムデコーダ５００１はメモリセルアレイの行を指定するアドレス信号を受けて、指定行のセレクタ５００３に信号を与える。セレクタ５００３はカラムデコーダ５００１の信号を受けて指定行のビット線を選択する。ローデコーダ５００２はメモリセルアレイの列を指定するアドレス信号を受けて、指定列のワード線を選択する。上記動作によりアドレス信号に対応する一つのメモリセル２１が選択される。読み出し回路５００４は選択されたメモリセルが有するデータを読み出し、増幅して出力する。書き込み回路５００５は書き込みに必要な電圧を生成し、選択されたメモリセルの記憶素子に電圧を印加することでデータの書き込みを行う。
【００８６】
図５（Ｂ）に本発明の記憶装置が有する書き込み回路５００５の構成を示す。書き込み回路５００５は電圧発生回路７００１、タイミング制御回路７００２、スイッチＳＷ０、ＳＷ１、出力Ｐｗを有する。電圧発生回路７００１は昇圧回路等で構成され、書き込みに必要な電圧Ｖ１を生成し、出力Ｐａから出力する。タイミング制御回路７００２は、書き込み制御信号（ＷＥと記載する）、データ信号（ＤＡＴＡと記載する）、クロック信号（ＣＬＫと記載する）等からスイッチＳＷ０、ＳＷ１をそれぞれ制御する信号Ｓ０、Ｓ１を生成し、それぞれ出力Ｐ０、Ｐ１から出力する。スイッチＳＷ０は接地との接続、ＳＷ１は電圧発生回路７００１の出力Ｐａとの接続を制御し、これらのスイッチによって、書き込み回路の出力Ｐｗからの出力電圧Ｖｗを切り替えることができる。
【００８７】
次に記憶素子の導電性を変化させない初期状態を「０」とし、記憶素子の導電性を変化させる短絡状態の場合を「１」としたときの書き込み動作について説明する。まず入力信号ＷＥがＨｉｇｈレベルになると、行を指定するアドレス信号を受けたカラムデコーダ５００１は指定行のセレクタ５００３に信号を与え、セレクタ５００３は指定行のビット線を書き込み回路の出力Ｐｗに接続される。指定されていないビット線は非接続（フローティングと記載する）状態となっており、書き込み回路の出力電圧ＶｗはＶ１となる。同様に列を指定するアドレス信号を受けたローデコーダ５００２は指定列のワード線に電圧Ｖ２を印加し、指定されていないワード線に０Ｖを印加する。上記動作によりアドレス信号に対応する一つの記憶素子８０が選択される。このときワード線電極には、０Ｖが印加される。
【００８８】
同時に入力信号ＤＡＴＡ＝Ｈｉｇｈレベルを受けることにより、電圧発生回路７００１は電圧Ｖ１を生成し、出力Ｐａから出力することができる。タイミング制御回路７００２は入力信号ＷＥ、ＤＡＴＡ、ＣＬＫ、電源電位（ＶＤＤ）等から、スイッチＳＷ０、ＳＷ１を制御する信号Ｓ０、Ｓ１を生成し、出力Ｐ０、Ｐ１から出力することができる。当該信号によりスイッチＳＷ０、ＳＷ１が切り替わり、書き込み回路５００５は出力Ｐｗから出力電圧Ｖｗとして電圧Ｖ１を出力することができる。
【００８９】
選択された記憶素子は、上記動作によりワード線に電圧Ｖ２が印加され、ビット線に電圧Ｖ１が印加され、ワード線電極に０Ｖが印加されることとなる。すると導電微粒子を有する層が導通して、ビット線の電圧Ｖ１が記憶素子のビット線（第１の導電層）に印加される。その結果、記憶素子の導電性が変化し、短絡状態となり「１」が書き込まれる。
【００９０】
また入力信号ＷＥがＬｏｗレベル（書き込み不許可となる低い電圧）になると、全てのワード線は０Ｖとなり、全てのビット線（第１の導電層）とワード線電極（第２の導電層）は  フローティング状態となる。このときタイミング制御回路７００２は信号Ｓ０、Ｓ１としてそれぞれＬｏｗレベルを生成し、出力Ｐ０、Ｐ１から出力し、出力Ｐｗはフローティング状態となる。上記動作により、書き込みは行われなくなる。
【００９１】
次に、「０」の書き込みを説明する。「０」の書き込みは記憶素子の導電性を変化させない書き込みであり、これは記憶素子に電圧を印加しない。つまり初期状態を維持することで実現される。まず「１」の書き込みと同様に入力信号ＷＥがＨｉｇｈレベル（書き込み許可となる高い電圧）になると、行を指定するアドレス信号を受けたカラムデコーダ５００１は指定行のセレクタ５００３に信号を与え、セレクタ５００３は指定行のビット線を書き込み回路の出力Ｐｗに接続する。このとき指定されていないビット線はフローティング状態となる。同様に列を指定するアドレス信号を受けたローデコーダ５００２は指定列のワード線に電圧Ｖ２を印加し、指定されていないワード線に０Ｖを印加する。上記動作によりアドレス信号に対応する一つの記憶素子８０が選択される。このときワード線電極には、０Ｖが印加される。
【００９２】
同時に入力信号ＤＡＴＡ＝Ｌｏｗレベルを受け、タイミング制御回路７００２はそれぞれ制御信号Ｓ０＝Ｈｉｇｈレベル、Ｓ１＝Ｌｏｗレベルを生成し、当該制御信号を出力Ｐ０、Ｐ１からそれぞれ出力する。当該制御信号によりスイッチＳＷ０はオン、ＳＷ１はオフとなり、出力Ｐｗから出力電圧Ｖｗとして０Ｖを出力する。
【００９３】
選択された記憶素子は、上記動作によりワード線にＶ２が印加され、ビット線とワード線電極に０Ｖが印加される。すると記憶素子には電圧が印加されず、導電性は変化しないので、初期状態である「０」を維持する。
【００９４】
入力信号ＷＥがＬｏｗレベルになると、全てのワード線は０Ｖ、全てのビット線とワード線電極は  フローティング状態となる。同時にタイミング制御回路は信号Ｓ０、Ｓ１はＬｏｗレベルを生成して、それぞれ出力Ｐ０、Ｐ１として出力し、出力Ｐｗはフローティング状態となる。
【００９５】
このようにして「１」又は「０」の書き込みを行うことができる。
【００９６】
次に、データ読み出しについて説明する。
【００９７】
図６においてワード線は１４である。またビット線は１６である。
【００９８】
図６には一つの選択セル１８ａと、他の非選択セル１８ｂが示されている。アドレス（２，２）に位置する選択セル１８ａに接続されたワード線１４は電位Ｖｓ（ワード選択電位）に設定され、ビット線１６は電位０（ビット選択電位）に設定されている。よって、選択セル１８ａにはＶｓ−０＝Ｖｓのプラスの電界が印加される。このため、上述のリード動作によって選択セル１８ａに接続されたビット線１６の電流を検出すれば上述通り、メモリの状態が１であるか０であるかを判別できる。
【００９９】
また、実際の読み出し動作は、一本のワード線１４上の複数のメモリセルに対して同時に実施され、８ビットまたは１６ビットなどの一群のデータが同時に読み出される。
【０１００】
また、本実施例は、実施の形態１、実施の形態２、または実施の形態４と自由に組み合わせることができる。
【実施例２】
【０１０１】
本実施例では、図７（Ａ）及び図７（Ｂ）に示す等価回路を用いて、実施の形態３で示したアクティブマトリクス型の記憶装置の構成とデータの書き込み方法について説明する。
【０１０２】
本実施例で示す記憶装置の一構成例は、カラムデコーダ８０１、ローデコーダ８０２、読み出し回路８０４、書き込み回路８０５、セレクタ８０３、メモリセルアレイ８２２を有する。メモリセルアレイ８２２はビット線Ｂｍ（１≦ｍ≦ｘ）、ワード線Ｗｎ（１≦ｎ≦ｙ）、ビット線とワード線との交点にｘ×ｙ個のメモリセル８２１を有する。
【０１０３】
メモリセル８２１は、ビット線Ｂｘ（１≦ｘ≦ｍ）を構成する第１の配線と、ワード線Ｗｙ（１≦ｙ≦ｎ）を構成する第２の配線と、トランジスタ８４０と、記憶素子８４１とを有する。記憶素子８４１は、実施の形態３のように、平行に並べて配置された一対の導電層の間に、導電微粒子を含む層が挟まれた構造を有する。なお、ここで示す記憶装置８１６の構成はあくまで一例であり、センスアンプ、出力回路、バッファ等の他の回路を有していてもよいし、書き込み回路をビット線駆動回路に設けてもよい。
【０１０４】
カラムデコーダ８０１はメモリセルアレイの行を指定するアドレス信号を受けて、指定行のセレクタ８０３に信号を与える。セレクタ８０３はカラムデコーダ８０１の信号を受けて指定行のビット線を選択する。ローデコーダ８０２はメモリセルアレイの列を指定するアドレス信号を受けて、指定列のワード線を選択する。上記動作によりアドレス信号に対応する一つのメモリセル８２１が選択される。読み出し回路８０４は選択されたメモリセルの記憶素子が有するデータを読み出し、増幅して出力する。書き込み回路８０５は書き込みに必要な電圧を生成し、選択されたメモリセルの記憶素子に電圧を印加することでデータの書き込みを行う。
【０１０５】
図７（Ｂ）に本発明の記憶装置が有する書き込み回路８０５の構成を示す。書き込み回路８０５は電圧発生回路８１１、タイミング制御回路８１２、スイッチＳＷ０、ＳＷ１、出力Ｐｗを有する。電圧発生回路８１１は昇圧回路等で構成され、書き込みに必要な電圧Ｖ１を生成し、出力Ｐａから出力する。タイミング制御回路８１２は、書き込み制御信号（ＷＥと記載する）、データ信号（ＤＡＴＡと記載する）、クロック信号（ＣＬＫと記載する）等からスイッチＳＷ０、ＳＷ１をそれぞれ制御する信号Ｓ０、Ｓ１を生成し、それぞれ出力Ｐ０、Ｐ１から出力する。スイッチＳＷ０は接地との接続、スイッチＳＷ１は電圧発生回路８１１の出力Ｐａとの接続を制御し、スイッチがいずれかの接続状態となるかによって、書き込み回路の出力Ｐｗからの出力電圧Ｖｗｒｉｔｅを切り替えることができる。
【０１０６】
次に記憶素子の導電性を変化させない初期状態を「０」とし、記憶素子の導電性を変化させる短絡状態の場合を「１」としたときの書き込み動作について説明する。まず入力信号ＷＥがＨｉｇｈレベルになると、行を指定するアドレス信号を受けたカラムデコーダ８０１は指定行のセレクタ８０３に信号を与え、セレクタ８０３は指定行のビット線と書き込み回路の出力Ｐｗとを電気的に接続する。指定されていないビット線は非接続（フローティングと記載する）状態となっている。書き込み回路の出力電圧ＶｗｒｉｔｅはＶ１であり、指定行のビット線に電圧Ｖ１が印加される。同様に列を指定するアドレス信号を受けたローデコーダ８０２は指定列のワード線に電圧Ｖ２を印加し、指定されていないワード線に０Ｖを印加する。上記動作によりアドレス信号に対応する一つの記憶素子８４１が選択される。このとき記憶素子８４１の第２の電極には、０Ｖが印加される。
【０１０７】
同時にＨｉｇｈレベルのデータ信号ＤＡＴＡを受けることにより、電圧発生回路８１１は電圧Ｖ１を生成し、出力Ｐａから出力することができる。タイミング制御回路８１２は入力信号ＷＥ、ＤＡＴＡ、ＣＬＫ、電源電位（ＶＤＤ）等から、スイッチＳＷ０、ＳＷ１を制御する信号Ｓ０＝Ｌｏｗレベル、Ｓ１＝Ｈｉｇｈレベルを生成し、出力Ｐ０、Ｐ１から出力することができる。当該信号Ｓ０、Ｓ１によりスイッチＳＷ０はオフ、ＳＷ１はオンとなり、書き込み回路８０５は出力Ｐｗから出力電圧Ｖｗｒｉｔｅとして電圧Ｖ１を出力することができる。
【０１０８】
選択された記憶素子は、上記動作によりワード線に電圧Ｖ２が印加され、ビット線に電圧Ｖ１が印加され、第２の電極に０Ｖが印加されることとなる。すると薄膜トランジスタの不純物領域が導通して、ビット線の電圧Ｖ１が記憶素子の第１の電極に印加される。その結果、記憶素子の導電性が変化し、短絡状態となり「１」が書き込まれる。
【０１０９】
また入力信号ＷＥがＬｏｗレベル（書き込み不許可となる低い電圧）になると、全てのワード線は０Ｖとなり、全てのビット線と記憶素子の第２の電極はフローティング状態となる。このときタイミング制御回路８１２は信号Ｓ０、Ｓ１としてそれぞれＬｏｗレベルを生成し、出力Ｐ０、Ｐ１から出力し、出力Ｐｗはフローティング状態となる。上記動作により、「１」の書き込みは終了する。
【０１１０】
次に、「０」の書き込みを説明する。「０」の書き込みは記憶素子の導電性を変化させない書き込みであり、これは記憶素子に電圧を印加しない、つまり初期状態を維持することで実現される。まず「１」の書き込みと同様に入力信号ＷＥがＨｉｇｈレベル（書き込み許可となる高い電圧）になると、行を指定するアドレス信号を受けたカラムデコーダ８０１は指定行のセレクタに信号を与え、セレクタ８０３は指定行のビット線を書き込み回路の出力Ｐｗに接続する。このとき指定されていないビット線はフローティング状態となる。同様に列を指定するアドレス信号を受けたローデコーダ８０２は指定列のワード線に電圧Ｖ２を印加し、指定されていないワード線に０Ｖを印加する。上記動作によりアドレス信号に対応する一つの記憶素子８４１が選択される。このとき記憶素子８４１の第２の電極には、０Ｖが印加される。
【０１１１】
同時にＬｏｗレベルの入力信号ＤＡＴＡを受け、タイミング制御回路８１２はそれぞれ制御信号Ｓ０＝Ｈｉｇｈレベル、Ｓ１＝Ｌｏｗレベルを生成し、当該制御信号を出力Ｐ０、Ｐ１からそれぞれ出力する。当該制御信号によりスイッチＳＷ０はオン、ＳＷ１はオフとなり、出力Ｐｗから出力電圧Ｖｗｒｉｔｅとして０Ｖを出力する。
【０１１２】
選択された記憶素子は、上記動作によりワード線にＶ２が印加され、ビット線と共通電極（第２の電極）に０Ｖが印加される。すると記憶素子には電圧が印加されず、導電性は変化しないので、初期状態である「０」を維持する。
【０１１３】
入力信号ＷＥがＬｏｗレベルになると、全てのワード線は０Ｖ、全てのビット線と第２の電極はフローティング状態となる。同時にタイミング制御回路８１２は信号Ｓ０、Ｓ１はＬｏｗを生成して、それぞれ出力Ｐ０、Ｐ１から出力し、出力Ｐｗはフローティング状態となる。上記動作により、「０」の書き込みは終了する。
【０１１４】
このようにして「１」又は「０」の書き込み、及び書き込みを終了することができる。
【０１１５】
また、メモリセルアレイ８２２は、絶縁表面を有する基板上にスイッチング素子として機能するトランジスタ８４０および当該トランジスタ８４０に接続された記憶素子８４１とを複数有している。
【０１１６】
図７（Ａ）及び図７（Ｂ）に示すように、メモリセル８２１はトランジスタ８４０と記憶素子８４１とを有する。本明細書の添付図において記憶素子８４１は長方形を用いて表す。トランジスタ８４０はゲート電極にワード線が接続され、トランジスタの一方の高濃度不純物領域にビット線が接続され、トランジスタのもう一方の高濃度不純物領域に記憶素子８４１の第１の電極が接続されている。記憶素子の第２の電極はメモリセルアレイ内の全ての記憶素子の第２の電極と導通しており、記憶装置の動作時、つまり書き込み時、読み出し時に一定の電圧が印加される。したがって、本明細書において第２の電極を共通電極と記載する場合がある。
【０１１７】
また、本実施例は、実施の形態２、実施の形態３、または実施の形態４と自由に組み合わせることができる。
【実施例３】
【０１１８】
半導体装置の構成について、図８を参照して説明する。図８に示すように、本発明の半導体装置１５２０は、非接触でデータを交信する機能を有し、電源回路１５１１、クロック発生回路１５１２、データ復調／変調回路１５１３、他の回路を制御する制御回路１５１４、インターフェイス回路１５１５、記憶回路１５１６、データバス１５１７、アンテナ（アンテナコイル）１５１８、センサ１５２３ａ、センサ回路１５２３ｂを有する。
【０１１９】
電源回路１５１１は、アンテナ１５１８から入力された交流信号を基に、半導体装置１５２０の内部の各回路に供給する各種電源を生成する回路である。クロック発生回路１５１２は、アンテナ１５１８から入力された交流信号を基に、半導体装置１５２０の内部の各回路に供給する各種クロック信号を生成する回路である。データ復調／変調回路１５１３は、リーダライタ１５１９と交信するデータを復調／変調する機能を有する。制御回路１５１４は、記憶回路１５１６を制御する機能を有する。アンテナ１５１８は、電波の送受信を行う機能を有する。リーダライタ１５１９は、半導体装置との交信、制御及びそのデータに関する処理を制御する。なお、半導体装置は上記構成に制約されず、例えば、電源電圧のリミッタ回路や暗号処理専用ハードウエアといった他の要素を追加した構成であってもよい。
【０１２０】
記憶回路１５１６は、記憶素子として実施の形態１乃至４で述べた、導電微粒子を含む層が一対の導電層間に挟まれた記憶素子を有する。この記憶素子は、外部からの電気的作用により電気抵抗の変化が生じる。なお、記憶回路１５１６は、一対の導電層間に導電微粒子を含む層が挟まれた記憶素子のみを有していてもよいし、他の構成の記憶回路を有していてもよい。他の構成の記憶回路とは、例えば、ＤＲＡＭ、ＳＲＡＭ、ＦｅＲＡＭ、マスクＲＯＭ、ＰＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ及びフラッシュメモリから選択される１つ又は複数に相当する。
【０１２１】
センサ１５２３ａは抵抗素子、容量結合素子、誘導結合素子、光起電力素子、光電変換素子、熱起電力素子、トランジスタ、サーミスタ、ダイオードなどの半導体素子で形成される。センサ回路１５２３ｂはインピーダンス、リアクタンス、インダクタンス、電圧又は電流の変化を検出し、アナログ／デジタル変換（Ａ／Ｄ変換）して制御回路１５１４に信号を出力する。
【０１２２】
また、本実施例は、実施の形態１乃至４、実施例１、または実施例２と自由に組み合わせることができる。
【実施例４】
【０１２３】
本発明により無線チップとして機能する半導体装置を形成することができる。無線チップの用途は広範にわたるが、例えば、紙幣、硬貨、有価証券類、無記名債券類、証書類（運転免許証や住民票等、図１０（Ａ）参照）、包装用容器類（包装紙やボトル等、図１０（Ｃ）参照）、記録媒体（ＤＶＤソフトやビデオテープ等、図１０（Ｂ）参照）、乗物類（自転車等、図１０（Ｄ）参照）、身の回り品（鞄や眼鏡等）、食品類、植物類、動物類、人体、衣類、生活用品類、電子機器等の商品や荷物の荷札（図１０（Ｅ）、図１０（Ｆ）参照）等の物品に設けて使用することができる。電子機器とは、液晶表示装置、ＥＬ表示装置、テレビジョン装置（単にテレビ、テレビ受像機、テレビジョン受像機とも呼ぶ）及び携帯電話等を指す。
【０１２４】
本発明の半導体装置９２１０は、プリント基板への実装、表面への貼りつけ、または埋め込む等により、物品に固定される。例えば、本なら紙に埋め込む、または有機樹脂からなるパッケージなら当該有機樹脂に埋め込む等により、各物品に固定される。本発明の半導体装置９２１０は、小型、薄型、軽量を実現するため、物品に固定した後も、その物品自体のデザイン性を損なうことがない。また、紙幣、硬貨、有価証券類、無記名債券類、証書類等に本発明の半導体装置９２１０を設けることにより、認証機能を設けることができ、この認証機能を活用すれば、偽造を防止することができる。また、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、電子機器等に本発明の半導体装置を設けることにより、検品システム等のシステムの効率化を図ることができる。
【０１２５】
次に、本発明の半導体装置を実装した電子機器の一態様について図面を参照して説明する。ここで例示する電子機器は携帯電話機であり、筐体２７００、２７０６、パネル２７０１、ハウジング２７０２、プリント配線基板２７０３、操作ボタン２７０４、バッテリ２７０５を有する（図９参照）。パネル２７０１はハウジング２７０２に脱着自在に組み込まれ、ハウジング２７０２はプリント配線基板２７０３に嵌着される。ハウジング２７０２はパネル２７０１が組み込まれる電子機器に合わせて、形状や寸法が適宜変更される。プリント配線基板２７０３には、パッケージングされた複数の半導体装置が実装されており、このうちの１つとして、本発明の半導体装置を用いることができる。プリント配線基板２７０３に実装される複数の半導体装置は、コントローラ、中央処理ユニット（ＣＰＵ、Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）、メモリ、電源回路、音声処理回路、送受信回路等のいずれかの機能を有する。
【０１２６】
パネル２７０１は、接続フィルム２７０８を介して、プリント配線基板２７０３と固定される。上記のパネル２７０１、ハウジング２７０２、プリント配線基板２７０３は、操作ボタン２７０４やバッテリ２７０５と共に、筐体２７００、２７０６の内部に収納される。パネル２７０１が含む画素領域２７０９は、筐体２７００に設けられた開口窓から視認できるように配置されている。
【０１２７】
上記の通り、本発明の半導体装置は、小型、薄型、軽量であることを効果としており、上記効果により、電子機器の筐体２７００、２７０６内部の限られた空間を有効に利用することができる。
【０１２８】
また、本発明の半導体装置は、外部からの電気的作用により変化する導電微粒子を含む層が一対の導電層に挟まれた単純な構造の記憶素子を有するため、安価な半導体装置を用いた電子機器を提供することができる。また、本発明の半導体装置は高集積化が容易なため、大容量の記憶回路を有する半導体装置を用いた電子機器を提供することができる。本発明の半導体装置が有する記憶素子として、実施の形態１乃至４のいずれか一で述べた記憶素子を用いることができる。
【０１２９】
また、本発明の半導体装置が有する記憶装置は、外部からの電気的作用によりデータの書き込みを行うものであり、不揮発性であって、データの追記が可能である。上記特徴により、書き換えによる偽造を防止することができ、新たなデータを追加して書き込むことができる。従って、高機能化と高付加価値化を実現した半導体装置を用いた電子機器を提供することができる。
【０１３０】
なお、筐体２７００、２７０６は、携帯電話機の外観形状を一例として示したものであり、本実施例に係る電子機器は、その機能や用途に応じて様々な態様に変容しうる。
【０１３１】
また、本実施例は、実施の形態１乃至４、実施例１乃至３のいずれか一と自由に組み合わせることができる。
【実施例５】
【０１３２】
本実施例では、実施の形態１とは異なるメモリ素子の構造の例を図１１を用いて説明する。実施の形態１では同じ工程で第１の電極及び第２の電極を形成する例を示したが、本実施例では、異なる工程で第１の電極及び第２の電極を形成する。
【０１３３】
図１１に示すメモリ素子の作製手順を以下に示す。
【０１３４】
まず、絶縁表面を有する基板５０１上に第１の絶縁膜５０２を形成する。本実施例では、半導体基板であるシリコン基板を用いる。
【０１３５】
次いで、第１の絶縁膜上に第１の導電膜を形成した後、選択的にエッチングを行って、第１の電極５０４を形成する。
【０１３６】
次いで、第１の電極５０４を覆う第２の絶縁膜５０３を形成する。次いで、第２の絶縁膜上に第２の導電膜を形成した後、選択的にエッチングを行って、第２の電極５０５を形成する。本実施例では、第１の電極５０４と第２の電極５０５を異なる材料で形成することができる。第１の電極５０４及び第２の電極５０５の材料としては、Ｔａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕ、Ａｇ、Ａｕ、Ｉｎ、Ｚｎから選ばれた元素、またはその元素を主成分とする合金材料若しくは化合物材料の単層、またはこれらの積層を用いる。
【０１３７】
次いで、第２の絶縁膜５０３に選択的にエッチングを行って、第１の電極５０４に達する開口を形成する。
【０１３８】
次いで、開口で露呈した第１の電極表面と、第２の電極５０５の端部との両方に重なる導電微粒子５０６を複数含む層をインクジェット法などを用いて形成する。導電微粒子５０６は、表面を有機膜で覆われている。導電微粒子５０６は、Ａｇ−Ｎｉナノ粒子を用いる。
【０１３９】
こうして得られたメモリ素子に電圧を印加すると、導電微粒子を覆う有機膜が除去されて、露出した複数の導電微粒子が高密度に凝集、または露出した複数の導電微粒子が一つの大きな粒に成長することによって電気抵抗率が大幅に低下する。また、図１１の構造において、第１の電極５０４と第２の電極５０５の間隔は、第２の絶縁膜５０３の膜厚とほぼ同じである。
【０１４０】
なお、図１１の構造のメモリ素子においては、第２の絶縁膜５０３を介して第１の電極５０４と第２の電極５０５とが重なる部分を有しているため、第２の絶縁膜５０３の材料を適宜選択することが重要である。第１の電極５０４と第２の電極５０５に電圧を印加してメモリ素子の書き込みを行う場合、導電微粒子５０６による第１の電極５０４と第２の電極５０５との導通よりも先に第２の絶縁膜５０３の破壊などが生じないように、第２の絶縁膜５０３の材料の誘電率や膜厚を調節する。
【０１４１】
また、図１１では、第１の電極の表面の一部が露出している図を示したが特に限定されず、第１の電極の表面が露出しないように、導電微粒子５０６を複数含む層で覆う構造としてもよい。また、第２の絶縁膜５０３の開口側壁は、基板表面に対してテーパー角（９０度未満）を有する形状としてもよく、その場合、メモリ素子の書き込み電圧値は、開口側壁が基板面に垂直な場合に比べて高くなる。
【０１４２】
また、図１１に示す構造が得られるのであれば、上述した作製工程に限定されず、第２の絶縁膜と第２の導電膜を積層した後、同じマスクを用いて、第２の絶縁膜の開口形成と第２の電極の形成を行って、工程数を減少させてもよい。
【０１４３】
また、図１１では、第２の電極５０５の端面と第２の絶縁膜５０３の開口周縁が一致しているが、特に限定されず、第２の電極５０５の端面が第２の絶縁膜５０３の開口周縁よりも外側に位置してもよい。また、図１１では、第２の電極５０５上にも導電微粒子５０６を有しているが、導電微粒子５０６が第２の電極端面と第１の電極表面の間に配置されれば、特に限定されない。
【０１４４】
また、本実施例は、実施の形態１乃至４、実施例１乃至４のいずれか一と自由に組み合わせることができる。
【実施例６】
【０１４５】
本実施例では、実施の形態１とは異なるメモリ素子の構造の例を図１２を用いて説明する。実施の形態１では同じ工程で第１の電極及び第２の電極を形成する例を示したが、本実施例では、異なる工程で第１の電極及び第２の電極を形成する。
【０１４６】
図１２に示すメモリ素子の作製手順を以下に示す。
【０１４７】
まず、絶縁表面を有する基板６０１上に第１の導電膜を形成した後、選択的にエッチングを行って、第１の電極６０２を形成する。
【０１４８】
次いで、第１の電極６０２を覆う絶縁膜６０３を形成する。次いで、絶縁膜６０３に選択的にエッチングを行って、第１の電極６０２の端部を露出させる開口を形成する。
【０１４９】
次いで、絶縁膜６０３上に第２の導電膜を形成した後、選択的にエッチングを行って、第２の電極６０４を形成する。この場合、選択的にエッチングを行うため、第１の電極と第２の電極の材料は、エッチング処理時におけるエッチング速度が大きく異なる材料を用いる。本実施例では、第１の電極６０２と第２の電極６０４を異なる材料で形成することができる。第１の電極６０２及び第２の電極６０４の材料としては、Ｔａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ａｇ、Ａｕ、Ｉｎ、Ｚｎから選ばれた元素、またはその元素を主成分とする合金材料若しくは化合物材料の単層、またはこれらの積層を用いる。
【０１５０】
次いで、開口で露呈した第１の電極６０２の端部と、第２の電極６０４の端部との両方に重なる導電微粒子６０５を複数含む層をインクジェット法などを用いて形成する。導電微粒子６０５は、表面を有機膜で覆われている。導電微粒子６０５は、Ａｇナノ粒子を用いる。
【０１５１】
こうして得られたメモリ素子に電圧を印加すると、導電微粒子を覆う有機膜が除去されて、露出した複数の導電微粒子が高密度に凝集、または露出した複数の導電微粒子が一つの大きな粒に成長することによって電気抵抗率が大幅に低下する。
【０１５２】
また、図１２では、第１の電極の表面の一部が露出している図を示したが特に限定されず、第１の電極の表面が露出しないように、導電微粒子６０５を複数含む層で覆う構造としてもよい。また、絶縁膜６０３の開口側壁は、基板表面に対してテーパー角（９０度未満）を有する形状としてもよい。また、第２の電極６０４の端部は、基板表面に対してテーパー角（９０度未満）を有する形状としてもよい。また、第１の電極６０２の端部は、基板表面に対してテーパー角（９０度未満）を有する形状としてもよい。
【０１５３】
また、図１２に示す構造が得られるのであれば、上述した作製工程に限定されず、例えば、絶縁膜６０３の開口の形成よりも先に第２の電極６０４の形成を行ってもよい。また、図１２では、第２の電極６０４上にも導電微粒子６０５を有しているが、導電微粒子６０５が第２の電極端面と第１の電極表面の間に配置されれば、特に限定されない。また、第１の電極６０２と重なる領域の絶縁膜６０３は除去してもよい。
【０１５４】
絶縁膜を用いて凹部を形成し、その凹部に液滴吐出法を用いて導電微粒子を含む液滴を滴下すればよいため、位置ずれを低減することができる。
【０１５５】
また、本実施例は、実施の形態１乃至４、実施例１乃至５のいずれか一と自由に組み合わせることができる。
【産業上の利用可能性】
【０１５６】
少ない工程数でアンチヒューズＲＯＭを作製することができるため、安価な無線チップなどを提供できる。
【図面の簡単な説明】
【０１５７】
【図１】半導体装置の上面図および断面図。
【図２】半導体装置の上面図および断面図。
【図３】半導体装置の上面図および断面図。
【図４】半導体装置の断面図。
【図５】本発明の記憶装置が有する書き込み回路を説明する図。
【図６】本発明の記憶装置が有する読み出し回路を説明する図。
【図７】本発明の半導体装置の等価回路図を示す図。
【図８】本発明の半導体装置の構成例について説明する図。
【図９】本発明の半導体装置の使用形態について説明する図。
【図１０】本発明の半導体装置を有する電子機器を説明する図。
【図１１】半導体装置の断面図。
【図１２】半導体装置の断面図。
【符号の説明】
【０１５８】
１４  ワード線
１６  ビット線
１８ａ  選択セル
１８ｂ  非選択セル
２１  メモリセル
２２  メモリセルアレイ
８０  記憶素子
１０１  基板
１０２  第１の導電層
１０３  第２の導電層
１０４  導電微粒子を含む層
１０５  導電微粒子
１０６  有機膜
２０１  ビット線
２０２  ワード線
２０３ａ、２０３ｂ  第１の絶縁層
２０４  ワード線電極
２０５  導電微粒子を含む層
３０１  基板
３０２  第１の絶縁層
３０３  半導体層
３０４  第２の絶縁層
３０５  ワード線（ゲート線）
３０６  第３の絶縁層
３０７  第４の絶縁層
３０８  第１の電極
３０９  ビット線
３１２  コモン電極
３１３  導電微粒子を含む層
３１４  保護層
４０１  基板
４０２  導電膜
４０３ａ  第１のレジスト
４０３ｂ  第２のレジスト
４０４  鋳型
４０５  第１の電極
４０６  第２の電極
４０７  ノズル
４０８  導電微粒子を含む層
４０９  導電微粒子
４１０  有機膜
５０１  基板
５０２  第１の絶縁膜
５０３  第２の絶縁膜
５０４  第１の電極
５０５  第２の電極
５０６  導電微粒子
６０１  基板
６０２  第１の電極
６０３  絶縁膜
６０４  第２の電極
６０５  導電微粒子
１５１１  電源回路
１５１２  クロック発生回路
１５１３  データ復調／変調回路
１５１４  制御回路
１５１５  インターフェイス回路
１５１６  記憶回路
１５１７  データバス
１５１８  アンテナ（アンテナコイル）
１５１９  リーダライタ
１５２０  半導体装置
１５２３ａ  センサ
１５２３ｂ  センサ回路
２７００  筐体
２７０１  パネル
２７０２  ハウジング
２７０３  プリント配線基板
２７０４  操作ボタン
２７０５  バッテリ
２７０６  筐体
２７０８  接続フィルム
２７０９  画素領域
５００１  カラムデコーダ
５００２  ローデコーダ
５００３  セレクタ
５００４  読み出し回路
５００５  書き込み回路
５００８  記憶装置
７００１  電圧発生回路
７００２  タイミング制御回路
【図１】
2008244453.tif 000003
【図２】
2008244453.tif 000004
【図３】
2008244453.tif 000005
【図４】
2008244453.tif 000006
【図５】
2008244453.tif 000007
【図６】
2008244453.tif 000008
【図７】
2008244453.tif 000009
【図８】
2008244453.tif 000010
【図９】
2008244453.tif 000011
【図１０】
2008244453.tif 000012
【図１１】
2008244453.tif 000013
【図１２】
2008244453.tif 000014