(57)【要約】【課題】駆動トランジスタの移動度の画素ごとのバラツキに対する補正機能を実現し、スジや輝度ムラの無い均一な画質の表示画像を得る。【解決手段】有機ＥＬ素子を電流駆動する駆動トランジスタの移動度の画素ごとのバラツキを補正する移動度補正において、入力信号電圧Ｖｓｉｇをサンプリングして書き込むサンプリングトランジスタを駆動する書き込み信号ＷＳの立ち下がり波形をアナログ波形、例えば入力信号電圧Ｖｓｉｇに対して反比例するような波形に設定するとともに、書き込み走査回路１８Ｂ（ｉ）における出力回路の最終段のバッファ１８４（ｉ）の電源電位ＶＤＤＶｂをＡＣ電源とし、最終前段のバッファ１８３（ｉ）の電源電位ＶＤＤＶｂをＤＣ電源とする。【選択図】図１５
2008058940.tif 000002
【特許請求の範囲】
【請求項１】
電気光学素子と、前記電気光学素子を駆動する駆動トランジスタと、映像信号をサンプリングして書き込むサンプリングトランジスタと、表示期間に亘って前記駆動トランジスタのゲート・ソース間電圧を保持するキャパシタとを含む画素回路がマトリクス状に配置されてなる画素アレイ部と、
前記サンプリングトランジスタによって前記映像信号が書き込まれている状態で前記電気光学素子が発光する前の補正期間において前記駆動トランジスタのドレイン・ソース間電流を当該駆動トランジスタのゲート入力側に負帰還することによって前記駆動トランジスタのドレイン・ソース間電流の移動度に対する依存性を打ち消す手段と、
出力回路の最終段バッファの電源にＡＣ電源を用いることによって前記補正期間を決める走査信号を生成する走査手段と
を備えたことを特徴とする表示装置。
【請求項２】
前記走査信号は、前記補正期間前の前記駆動トランジスタの（ゲート・ソース間電圧）−（閾値電圧）に反比例するような立ち下がり波形または立ち上がり波形を有するアナログ波形である
ことを特徴とする請求項１記載の表示装置。
【請求項３】
前記最終段バッファにＡＣ電源を供給する第１電源ラインと基準電位ノードとの間に接続された保護回路を有する
ことを特徴とする請求項１記載の表示装置。
【請求項４】
前記走査手段は、前記出力回路の最終前段バッファの電源にＤＣ電源を用いる
ことを特徴とする請求項１記載の表示装置。
【請求項５】
前記最終段バッファにＡＣ電源を供給する第１電源ラインと前記最終前段バッファにＤＣ電源を供給する第２電源ラインとの間に接続された保護回路を有する
ことを特徴とする請求項４記載の表示装置。
【請求項６】
前記最終段バッファにＡＣ電源を供給する第１電源ラインと前記最終前段バッファにＤＣ電源を供給する第２電源ラインとの間に接続された第１保護回路と、
前記第２電源ラインと基準電位ノードとの間に接続された第２保護回路とを有する
ことを特徴とする請求項４記載の表示装置。
【請求項７】
前記最終段バッファにＡＣ電源を供給する第１電源ラインと前記最終前段バッファにＤＣ電源を供給する第２電源ラインとの間に接続された第１保護回路と、
前記第１電源ラインと基準電位ノードとの間に接続された第２保護回路とを有し、
前記第２保護回路の抵抗値が前記第１保護回路の抵抗値よりも大きい
ことを特徴とする請求項４記載の表示装置。
【請求項８】
前記最終段バッファの正電源をＡＣ電源とする場合、当該ＡＣ電源の最大値が前記ＤＣ電源の正の電圧値と等しい、または前記最終段バッファの負電源をＡＣ電源とする場合、当該ＡＣ電源の最小値が前記ＤＣ電源の負の電圧値と等しい
ことを特徴とする請求項４記載の表示装置。
【請求項９】
前記ＡＣ電源を生成する回路は、
前記ＤＣ電源を選択的に入力するスイッチと、
前記スイッチによって入力された前記ＤＣ電源によって充電されるキャパシタと、
前記キャパシタの電荷を放電する放電手段とを有する
ことを特徴とする請求項８記載の表示装置。
【請求項１０】
前記ＡＣ電源を生成する回路は、前記画素アレイ部および前記走査手段が形成された基板の外部に設けられている
ことを特徴とする請求項９記載の表示装置。
【請求項１１】
前記放電手段は、前記キャパシタの電荷を異なる時定数にて段階的に放電する
ことを特徴とする請求項９記載の表示装置。
【請求項１２】
前記走査信号は、前記サンプリングトランジスタを駆動する信号であり、当該信号の立ち下がり波形または立ち上がり波形により、前記補正期間の時間を前記補正期間前の前記駆動トランジスタの（ゲート・ソース間電圧）−（閾値電圧）に反比例するように設定する
ことを特徴とする請求項２記載の表示装置。
【請求項１３】
前記画素回路は、前記走査信号によって駆動されることによって前記駆動トランジスタに選択的に電流を供給する第一のスイッチングトランジスタをさらに有し、
前記第一のスイッチングトランジスタが導通状態になってから前記サンプリングスイッチが非導通状態になるまでの時間を前記補正期間の時間とする
ことを特徴とする請求項１２記載の表示装置。
【請求項１４】
前記サンプリングスイッチが導通状態になってから非導通状態になるまでの時間を前記補正期間の時間とする
ことを特徴とする請求項１２記載の表示装置。
【請求項１５】
前記画素回路は、前記駆動トランジスタのゲートとドレインとの間に接続され、前記走査信号によって駆動される第二のスイッチングトランジスタをさらに有し、
前記走査信号の立ち上がり波形または立ち下がり波形により、前記補正期間の時間を前記補正期間前の前記駆動トランジスタの（ゲート・ソース間電圧）−（閾値電圧）に反比例するように設定する
ことを特徴とする請求項２記載の表示装置。
【請求項１６】
前記第二のスイッチングトランジスタが導通状態になってから非導通状態になるまでの時間を前記補正期間の時間とする
ことを特徴とする請求項１５記載の表示装置。
【請求項１７】
前記画素回路は、前記駆動トランジスタのゲートとドレインとの間に接続された第二のスイッチングトランジスタと、前記入力信号電圧を与えるデータ線と前記駆動トランジスタのドレインとの間に接続され、前記走査信号によって駆動される第三のスイッチングトランジスタとをさらに有し、
前記走査信号の立ち上がり波形または立ち下がり波形により、前記補正期間の時間を前記補正期間前の前記駆動トランジスタの（ゲート・ソース間電圧）−（閾値電圧）に反比例するように設定する
ことを特徴とする請求項２記載の表示装置。
【請求項１８】
前記第三のスイッチングトランジスタが導通状態になってから非導通状態になるまでの時間を前記補正期間の時間とする
ことを特徴とする請求項１７記載の表示装置。
【請求項１９】
電気光学素子と、前記電気光学素子を駆動する駆動トランジスタと、映像信号をサンプリングして書き込むサンプリングトランジスタと、表示期間に亘って前記駆動トランジスタのゲート・ソース間電圧を保持するキャパシタとを含む画素回路がマトリクス状に配置されてなる表示装置の駆動方法であって、
前記サンプリングトランジスタによって前記映像信号が書き込まれている状態で前記電気光学素子が発光する前の補正期間において前記駆動トランジスタのドレイン・ソース間電流を当該駆動トランジスタのゲート入力側に負帰還することによって前記駆動トランジスタのドレイン・ソース間電流の移動度に対する依存性を打ち消す際に、
前記補正期間を走査信号によって決めるようにするとともに、当該走査信号を生成する走査回路の最終段バッファの電源にＡＣ電源を用いる
ことを特徴とする表示装置の駆動方法。
【請求項２０】
電気光学素子と、前記電気光学素子を駆動する駆動トランジスタと、映像信号をサンプリングして書き込むサンプリングトランジスタと、表示期間に亘って前記駆動トランジスタのゲート・ソース間電圧を保持するキャパシタとを含む画素回路がマトリクス状に配置されてなる画素アレイ部と、
前記サンプリングトランジスタによって前記映像信号が書き込まれている状態で前記電気光学素子が発光する前の補正期間において前記駆動トランジスタのドレイン・ソース間電流を当該駆動トランジスタのゲート入力側に負帰還することによって前記駆動トランジスタのドレイン・ソース間電流の移動度に対する依存性を打ち消す手段と、
出力回路の最終段バッファの電源にＡＣ電源を用いることによって前記補正期間を決める走査信号を生成する走査手段と
を備えた表示装置を有することを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置、表示装置の駆動方法および電子機器に関し、特に電気光学素子を含む画素回路がマトリクス状（行列状）に配置されてなる表示装置、当該表示装置の駆動方法および当該表示装置を有する電子機器に関する。
【背景技術】
【０００２】
近年、画像表示装置の分野では、画素の発光素子として、流れる電流値に応じて発光輝度が変化するいわゆる電流駆動型の電気光学素子、例えば有機ＥＬ(electro luminescence) 素子を含む画素回路がマトリクス状に多数配置されてなる有機ＥＬ表示装置が開発され、商品化が進められている。有機ＥＬ表示装置は、有機ＥＬ素子が自発光素子であることから、液晶セルを含む画素回路によって光源（バックライト）からの光強度を制御する液晶表示装置に比べて、画像の視認性が高い、バックライトが不要、素子の応答速度が速い等の特長を持っている。
【０００３】
有機ＥＬ表示装置では、液晶表示装置と同様、その駆動方式として単純（パッシブ）マトリクス方式とアクティブマトリクス方式とを採ることができる。ただし、単純マトリクス方式の表示装置は、構造が簡単であるものの、大型でかつ高精細な表示装置の実現が難しいなどの問題がある。そのため、近年、発光素子に流れる電流を、当該発光素子と同じ画素回路内に設けた能動素子、例えば絶縁ゲート型電界効果トランジスタ（一般には、薄膜トランジスタ(Thin Film Transistor;ＴＦＴ)）によって制御するアクティブマトリクス方式の表示装置の開発が盛んに行われている。
【０００４】
能動素子として薄膜トランジスタ（以下、「ＴＦＴ」と記述する）を用いた画素回路において、当該ＴＦＴとしてＮチャネル型のトランジスタを用いることができれば、ＴＦＴを基板上に作成するに当たって、従来のアモルファスシリコン（ａ−Ｓｉ）プロセスを用いることが可能になる。そして、ａ−Ｓｉプロセスを用いることで、ＴＦＴを作成する基板の低コスト化を図ることができる。
【０００５】
ところで、一般的に、有機ＥＬ素子の電流−電圧（Ｉ−Ｖ）特性は、時間が経過すると劣化（経時劣化）する。Ｎチャネル型のＴＦＴを用いた画素回路では、有機ＥＬ素子を電流駆動するトランジスタ（以下、「駆動トランジスタ」と記述する）のソース側に有機ＥＬ素子が接続されることになるために、有機ＥＬ素子のＩ−Ｖ特性が経時変化すると、駆動トランジスタのゲート・ソース間電圧Ｖｇｓが変化し、その結果、有機ＥＬ素子の発光輝度も変化する。
【０００６】
このことについてより具体的に説明する。駆動トランジスタのソース電位は、当該駆動トランジスタと有機ＥＬ素子との動作点で決まる。有機ＥＬ素子のＩ−Ｖ特性が劣化すると、駆動トランジスタと有機ＥＬ素子との動作点が変動してしまうため、駆動トランジスタのゲートに同じ電圧を印加したとしても、駆動トランジスタのソース電位が変化する。これにより、駆動トランジスタのソース・ゲート間電圧Ｖｇｓが変化し、当該駆動トランジスタに流れる電流値が変化するために、有機ＥＬ素子に流れる電流値も変化し、その結果、有機ＥＬ素子の発光輝度が変化する。
【０００７】
また、ポリシリコンＴＦＴを用いた画素回路では、有機ＥＬ素子のＩ−Ｖ特性の経時劣化に加えて、駆動トランジスタの閾値電圧Ｖｔｈが経時的に変化したり、当該閾値電圧Ｖｔｈが画素ごとに異なったりする（個々のトランジスタ特性にバラツキがある）。駆動トランジスタの閾値電圧Ｖｔｈが異なると、駆動トランジスタに流れる電流値にバラツキが生じるために、駆動トランジスタのゲートに同じ電圧を印加しても、有機ＥＬ素子の発光輝度が変化し、画面の一様性（ユニフォーミティ）が損なわれる。
【０００８】
従来は、有機ＥＬ素子のＩ−Ｖ特性が経時劣化したり、駆動トランジスタの閾値電圧Ｖｔｈが経時変化したりしても、それらの影響を受けることなく、有機ＥＬ素子の発光輝度を一定に保つようにするために、有機ＥＬ素子の特性変動に対する補償機能および駆動トランジスタの閾値電圧Ｖｔｈの変動に対する補償機能を画素回路の各々に持たせる構成を採っていた（例えば、特許文献１参照）。
【０００９】
【特許文献１】特開２００４−３６１６４０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、ポリシリコンＴＦＴを用いた画素回路では、有機ＥＬ素子のＩ−Ｖ特性の経時劣化、駆動トランジスタの閾値電圧Ｖｔｈの経時変化や画素ごとのバラツキに加えて、駆動トランジスタのキャリアの移動度μも画素ごとに異なる。
【００１１】
駆動トランジスタは、飽和領域で動作するように設計されているために定電流源として動作する。その結果、有機ＥＬ素子には駆動トランジスタから、次式（１）で与えられる一定のドレイン・ソース間電流Ｉｄｓが供給される。
Ｉｄｓ＝（１／２）・μ（Ｗ／Ｌ）Ｃｏｘ（Ｖｇｓ−Ｖｔｈ）2     …（１）
ここで、Ｖｔｈは駆動ＴＦＴ２０２の閾値電圧、μはキャリアの移動度、Ｗはチャネル幅、Ｌはチャネル長、Ｃｏｘは単位面積当たりのゲート容量、Ｖｇｓはゲート・ソース間電圧である。
【００１２】
上記の式（１）から明らかなように、駆動トランジスタの移動度μが画素ごとに異なると、駆動トランジスタに流れるドレイン・ソース間電流Ｉｄｓに画素ごとのバラツキが生じるために、有機ＥＬ素子の発光輝度が画素ごとに変化し、その結果、スジや輝度ムラのある不均一な画質となってしまう。
【００１３】
そこで、本発明は、駆動トランジスタの移動度の画素ごとのバラツキに対する補正機能を実現し、スジや輝度ムラの無い均一な画質の表示画像を得ることが可能な表示装置およびその駆動方法、ならびに当該表示装置を有する電子機器を提供することを目的とする。
【課題を解決するための手段】
【００１４】
上記目的を達成するために、本発明は、電気光学素子と、前記電気光学素子を駆動する駆動トランジスタと、映像信号をサンプリングして書き込むサンプリングトランジスタと、表示期間に亘って前記駆動トランジスタのゲート・ソース間電圧を保持するキャパシタとを含む画素回路がマトリクス状に配置されてなる表示装置において、前記サンプリングトランジスタによって前記映像信号が書き込まれている状態で前記電気光学素子が発光する前の補正期間において前記駆動トランジスタのドレイン・ソース間電流を当該駆動トランジスタのゲート入力側に負帰還することによって前記駆動トランジスタのドレイン・ソース間電流の移動度に対する依存性を打ち消す際に、前記補正期間を走査信号によって決めるようにするとともに、当該走査信号を生成する走査回路の最終段バッファの電源にＡＣ電源を用いる構成を採っている。
【００１５】
上記構成の表示装置において、駆動トランジスタのドレイン・ソース間電流を当該駆動トランジスタのゲート入力側に負帰還させることで、移動度の異なる画素のドレイン・ソース間電流の電流値が均一化され、その結果、移動度のバラツキの補正が達成される。この負帰還における帰還量は、移動度の補正時間を調整することによって最適化が可能である。この最適な移動度補正時間は映像信号の信号電圧によって異なる。ここで、走査回路の最終段バッファの電源にＡＣ電源を用いることで、走査信号としてアナログ波形の走査信号を生成できる。そして、移動度補正時間をアナログ波形の走査信号によって決めることで、映像信号の信号電圧に適した移動度補正時間を設定できる。
【発明の効果】
【００１６】
本発明によれば、映像信号の信号電圧に適した移動度補正時間を設定することで、映像信号の信号電圧に応じて駆動トランジスタのドレイン・ソース間電流の移動度に対する依存性を打ち消すことができるために、駆動トランジスタの移動度が画素ごとに異なることに起因するスジや輝度ムラの無い均一な画質の表示画像を得ることができる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
【００１８】
図１は、本発明の一実施形態に係るアクティブマトリクス型表示装置および当該表示装置に用いられる画素回路の構成を示す回路図である。
【００１９】
（画素アレイ部）
図１に示すように、本実施形態に係るアクティブマトリクス型表示装置は、画素の発光素子として、流れる電流値に応じて発光輝度が変化する電流駆動型の電気光学素子、例えば有機ＥＬ素子３１を含む画素回路１１がマトリクス状（行列状）に２次元配置されてなる画素アレイ部１２を有している。ここでは、図面の簡略化のために、ある１つの画素回路１１についてその具体的な回路構成を示している。
【００２０】
この画素アレイ部１２において、画素回路１１の各々に対して、画素行ごとに走査線１３、駆動線１４および第一，第二補正用走査線１５，１６がそれぞれ配線され、また画素列ごとにデータ線（信号線）１７が配線されている。この画素アレイ部１２の周囲には、走査線１３を走査駆動する書き込み走査回路１８と、駆動線１４を走査駆動する駆動走査回路１９と、第一，第二補正用走査線１５，１６を走査駆動する第一，第二補正用走査回路２０，２１と、輝度情報に応じたデータ信号（映像信号）をデータ線１７に供給するデータ線駆動回路２２とが配置されている。
【００２１】
本例では、書き込み走査回路１８および駆動走査回路１９が画素アレイ部１２を挟んで一方側（例えば、図の右側）に配置され、その反対側に第一，第二補正用走査回路２０，２１が配置された構成となっている。ただし、これらの配置関係は一例に過ぎず、これに限定されるものではない。また、書き込み走査回路１８、駆動走査回路１９および第一，第二補正用走査回路２０，２１は、走査線１３、駆動線１４および第一，第二補正用走査線１５，１６を走査駆動するに当たって、書き込み信号ＷＳ、駆動信号ＤＳおよび第一，第二補正用走査信号ＡＺ１，ＡＺ２を適宜出力する。
【００２２】
画素アレイ部１２は、通常、ガラス基板などの透明絶縁基板上に形成され、平面型（フラット型）のパネル構造となっている。画素アレイ部１２の各画素回路１１は、アモルファスシリコンＴＦＴ（薄膜トランジスタ）または低温ポリシリコンＴＦＴを用いて形成することができる。本実施形態では、画素回路１１を低温ポリシリコンＴＦＴで形成する場合を例に挙げて説明するものとする。低温ポリシリコンＴＦＴを用いる場合には、書き込み走査回路１８、駆動走査回路１９、第一，第二補正用走査回路２０，２１およびデータ線駆動回路２２についても、画素アレイ部１１を形成するパネル上に一体的に形成することができる。
【００２３】
（画素回路）
画素回路１１は、有機ＥＬ素子３１に加えて、駆動トランジスタ３２、サンプリングトランジスタ３３、スイッチングトランジスタ３４〜３６およびキャパシタ（画素容量／保持容量）３７を構成素子として有する回路構成となっている。
【００２４】
この画素回路１１においては、駆動トランジスタ３２、サンプリングトランジスタ３３およびスイッチングトランジスタ３５，３６としてＮチャネル型のＴＦＴが用いられ、スイッチングトランジスタ３４としてＰチャネル型のＴＦＴが用いられている。ただし、ここでの駆動トランジスタ３２、サンプリングトランジスタ３３およびスイッチングトランジスタ３４〜３６の導電型の組み合わせは一例に過ぎず、これらの組み合わせに限られるものではない。
【００２５】
有機ＥＬ素子３１は、カソード電極が第１の電源電位ＶＳＳ（ここでは、接地電位ＧＮＤ）に接続されている。駆動トランジスタ３２は、有機ＥＬ素子３１を電流駆動するためのものであり、ソースが有機ＥＬ素子３１のアノード電極に接続されてソースフォロア回路を形成している。サンプリングトランジスタ３３は、ソースがデータ線１７に接続され、ドレインが駆動トランジスタ３２のゲートに接続され、ゲートが走査線１３に接続されている。
【００２６】
スイッチングトランジスタ３４は、ソースが第２の電源電位ＶＤＤ（ここでは、正の電源電位）に接続され、ドレインが駆動トランジスタ３２のドレインに接続され、ゲートが駆動線１４に接続されている。スイッチングトランジスタ３５は、ドレインが第３の電源電位Ｖｏｆｓに接続され、ソースがサンプリングトランジスタ３３のドレイン（駆動トランジスタ３２のゲート）に接続され、ゲートが第一補正用走査線１５に接続されている。
【００２７】
スイッチングトランジスタ３６は、ドレインが駆動トランジスタ３２のソースと有機ＥＬ素子３１のアノード電極との接続ノードＮ１１に接続され、ソースが第４の電源電位Ｖｉｎｉ（ここでは、負の電源電位）に接続され、ゲートが第二補正用走査線１６に接続されている。キャパシタ３７は、一端が駆動トランジスタ３２のゲートとサンプリングトランジスタ３３のドレインとの接続ノードＮ１２に接続され、他端が駆動トランジスタ３２のソースと有機ＥＬ素子３１のアノード電極との接続ノードＮ１１に接続されている。
【００２８】
上述した接続関係にて各構成素子が接続されてなる画素回路１１において、各構成素子は次のような作用をなす。すなわち、サンプリングトランジスタ３３は、導通状態となることにより、データ線１７を通して入力される映像信号の信号電圧（以下、単に「信号電圧」または「入力信号電圧」と記述する）Ｖｓｉｇ（＝Ｖｏｆｓ＋Ｖｄａｔａ；Ｖｄａｔａ＞０）をサンプリングする。このサンプリングされた信号電圧Ｖｓｉｇは、キャパシタ３７に保持される。スイッチングトランジスタ３４は、導通状態になることにより、電源電位ＶＤＤから駆動トランジスタ３２に電流を供給する。
【００２９】
駆動トランジスタ３２は、スイッチングトランジスタ３４が導通状態にあるときに、キャパシタ３７に保持された信号電圧Ｖｓｉｇに応じた電流値を有機ＥＬ素子３１に供給することによって当該有機ＥＬ素子３１を駆動する（電流駆動）。スイッチングトランジスタ３５，３６は、適宜導通状態になることにより、有機ＥＬ素子３１の電流駆動に先立って駆動トランジスタ３２の閾値電圧Ｖｔｈ３２を検知し、あらかじめその影響をキャンセルするために当該検知した閾値電圧Ｖｔｈ３２をキャパシタ３７に保持する。キャパシタ３７は、表示期間に亘って駆動トランジスタ３２のゲート・ソース間電圧を保持する。
【００３０】
この画素回路１１では、正常な動作を保証するための条件として、第４の電源電位Ｖｉｎｉは、第３の電源電位Ｖｏｆｓから駆動トランジスタ３２の閾値電圧Ｖｔｈ３２を差し引いた電位よりも低くなるように設定されている。すなわち、Ｖｉｎｉ＜Ｖｏｆｓ−Ｖｔｈ３２のレベル関係となっている。また、有機ＥＬ素子３１のカソード電位Ｖｃａｔ（ここでは、接地電位ＧＮＤ）に有機ＥＬ素子３１の閾値電圧Ｖｔｈｅｌを加えたレベルは、第３の電源電位Ｖｏｆｓから駆動トランジスタ３２の閾値電圧Ｖｔｈ３２を差し引いたレベルよりも高くなるように設定されている。すなわち、Ｖｃａｔ＋Ｖｔｈｅｌ＞Ｖｏｆｓ−Ｖｔｈ３２（＞Ｖｉｎｉ）のレベル関係となっている。
【００３１】
なお、上記の画素回路１１において、書き込み信号ＷＳと第一補正用走査信号ＡＺ１とが同時に“Ｈ”レベルとなる期間が存在しないため、スイッチングトランジスタ３５をサンプリングトランジスタ３３に共通化、電源電位Ｖｏｆｓの電源線をデータ線（信号線）１７に共通化できる。この場合、データ線１７より、第一補正用走査信号ＡＺ１が“Ｈ”レベルに相当する期間に電源電位Ｖｏｆｓを供給し、書き込み信号ＷＳが“Ｈ”レベルに相当する期間に入力信号電圧Ｖｓｉｇを供給するようにすれば良い。
【００３２】
［回路動作の説明］
続いて、上記構成の画素回路１１をマトリクス状に２次元配置してなるアクティブマトリクス型有機ＥＬ表示装置の回路動作について、図２のタイミング波形図を用いて説明する。図２のタイミング波形図では、時刻ｔ１から時刻ｔ９までの期間を１フィールド期間としている。この１フィールド期間に画素アレイ部１２の各画素行が１回順次走査されることになる。
【００３３】
図２には、あるｉ行目の画素回路１１を駆動する際に、書き込み走査回路１８から走査線１３を介して画素回路１１に与えられる書き込み信号ＷＳ、駆動走査回路１９から駆動線１４を介して画素回路１１に与えられる駆動信号ＤＳおよび第一，第二補正用走査回路２０，２１から第一，第二補正用走査線１５，１６を介して画素回路１１に与えられる第一，第二補正用走査信号ＡＺ１，ＡＺ２のタイミング関係、ならびに駆動トランジスタ３２のゲート電位Ｖｇおよびソース電位Ｖｓの変化をそれぞれ示している。
【００３４】
ここで、サンプリングトランジスタ３３およびスイッチングトランジスタ３５，３６がＮチャネル型であるために、書き込み信号ＷＳおよび第一，第二補正用走査信号ＡＺ１，ＡＺ２については、高レベル（本例では、電源電位ＶＤＤ；以下、「“Ｈ”レベル」と記述する）の状態をアクティブ状態とし、低レベル（本例では、電源電位ＶＳＳ（ＧＮＤレベル）；以下、「“Ｌ”レベル」と記述する）の状態を非アクティブ状態とする。また、スイッチングトランジスタ３４がＰチャネル型であるために、駆動信号ＤＳについては、“Ｌ”レベルの状態をアクティブ状態とし、“Ｈ”レベルの状態を非アクティブ状態とする。
【００３５】
（発光期間）
先ず、通常の発光期間（ｔ７〜ｔ８）においては、書き込み走査回路１８から出力される書き込み信号ＷＳ、駆動走査回路１９から出力される駆動信号ＤＳおよび第一，第二補正用走査回路２０，２１から出力される第一，第二補正用走査信号ＡＺ１，ＡＺ２が共に“Ｌ”レベルにあるために、サンプリングトランジスタ３３およびスイッチングトランジスタ３５，３６は非導通（オフ）状態にあり、スイッチングトランジスタ３４が導通（オン）状態にある。
【００３６】
このとき、駆動トランジスタ３２は、飽和領域で動作するように設計されているために定電流源として動作する。その結果、スイッチングトランジスタ３４を通して駆動トランジスタ３２から、有機ＥＬ素子３１に対して先述した式（１）で与えられる一定のドレイン・ソース間電流Ｉｄｓが供給される。そして、時刻ｔ８で駆動信号ＤＳが“Ｌ”レベルから“Ｈ”レベルに遷移することで、スイッチングトランジスタ３４が非導通となり、駆動トランジスタ３２への電源電位ＶＤＤからの電流供給が遮断されるため、有機ＥＬ素子３１の発光が停止し、非発光期間に入る。
【００３７】
（閾値補正準備期間）
スイッチングトランジスタ３４の非導通状態において、時刻ｔ１（ｔ９）で第一，第二補正用走査回路２０，２１から出力される第一，第二補正用走査信号ＡＺ１，ＡＺ２が共に“Ｌ”レベルから“Ｈ”レベルに遷移することで、スイッチングトランジスタ３５，３６が導通状態となり、後述する駆動トランジスタ３２の閾値電圧Ｖｔｈ３２のバラツキを補正（キャンセル）するための閾値補正準備期間に入る。
【００３８】
スイッチングトランジスタ３５，３６は、どちらが先に導通状態になっても良い。スイッチングトランジスタ３５，３６が導通状態となることにより、駆動トランジスタ３２のゲートにはスイッチングトランジスタ３５を介して電源電位Ｖｏｆｓが印加され、駆動トランジスタ３２のソース（有機ＥＬ素子３１のアノード電極）にはスイッチングトランジスタ３６を介して電源電位Ｖｉｎｉが印加される。
【００３９】
このとき、先述したように、Ｖｉｎｉ＜Ｖｃａｔ＋Ｖｔｈｅｌのレベル関係にあるために、有機ＥＬ素子３１は逆バイアス状態となる。したがって、有機ＥＬ素子３１には電流が流れず、非発光状態にある。また、駆動トランジスタ３２は、そのゲート・ソース間電圧ＶｇｓがＶｏｆｓ−Ｖｉｎｉという値をとる。ここで、先述したように、Ｖｏｆｓ−Ｖｉｎｉ＞Ｖｔｈ３２のレベル関係を満たしている。
【００４０】
時刻ｔ２で第二補正用走査回路２１から出力される第二補正用走査信号ＡＺ２が“Ｈ”レベルから“Ｌ”レベルに遷移することで、スイッチングトランジスタ３６が非導通状態となって、閾値補正準備期間が終了する。
【００４１】
（閾値補正期間）
その後、時刻ｔ３で駆動走査回路１９から出力される駆動信号ＤＳが“Ｈ”レベルから“Ｌ”レベルに遷移することで、スイッチングトランジスタ３４が導通状態となる。スイッチングトランジスタ３４が導通状態となることで、電源電位ＶＤＤ→スイッチングトランジスタ３４→ノードＮ１１→キャパシタ３７→ノードＮ１２→スイッチングトランジスタ３５→電源電位Ｖｏｆｓの経路で電流が流れる。
【００４２】
このとき、駆動トランジスタ３２のゲート電位Ｖｇが電源電位Ｖｏｆｓに保持されており、駆動トランジスタ３２がカットオフするまで（導通状態から非導通状態になるまで）上記の経路で電流が流れ続ける。このとき、ノードＮ１１の電位、即ち駆動トランジスタ３２のソース電位Ｖｓは、図３に示すように、電源電位Ｖｉｎｉから時間の経過とともに徐々に上昇する。
【００４３】
そして、一定時間が経過し、ノードＮ１１とノードＮ１２との間の電位差、即ち駆動トランジスタ３２のゲート・ソース間電圧Ｖｇｓが閾値電圧Ｖｔｈ３２になったところで、駆動トランジスタ３２がカットオフする。このＮ１１−Ｎ１２間の電位差Ｖｔｈ３２は、閾値補正用の電位としてキャパシタ３７に保持される。このとき、Ｖｅｌ＝Ｖｏｆｓ−Ｖｔｈ＜Ｖｃａｔ＋Ｖｔｈｅｌとなっている。
【００４４】
その後、時刻ｔ４で駆動走査回路１９から出力される駆動信号ＤＳが“Ｌ”レベルから“Ｈ”レベルに遷移し、第一補正用走査回路２０から出力される第一補正用走査信号ＡＺ１が“Ｈ”レベルから“Ｌ”レベルに遷移することで、スイッチングトランジスタ３４，３５が非導通状態になる。この時刻ｔ３から時刻ｔ４までの期間が駆動トランジスタ３２の閾値電圧Ｖｔｈ３２を検出する期間である。ここでは、この検出期間ｔ３−ｔ４を閾値補正期間と呼んでいる。
【００４５】
スイッチングトランジスタ３４，３５が非導通状態になることで（時刻ｔ４）、閾値補正期間の終了となる訳であるが、このとき、スイッチングトランジスタ３４がスイッチングトランジスタ３５よりも先に非導通状態になることで、駆動トランジスタ３２のゲート電位Ｖｇの変動を抑えることが可能となる。
【００４６】
（書き込み期間）
その後、時刻ｔ５で書き込み走査回路１８から出力される書き込み信号ＷＳが“Ｌ”レベルから“Ｈ”レベルに遷移することで、サンプリングトランジスタ３３が導通状態となり、入力信号電圧Ｖｓｉｇの書き込み期間に入る。この書き込み期間では、入力信号電圧Ｖｓｉｇがサンプリングトランジスタ３３によってサンプリングされ、キャパシタ３７に書き込まれる。
【００４７】
有機ＥＬ素子３１は容量成分を持っている。ここで、有機ＥＬ素子３１の容量成分の容量値をＣｏｌｅｄとし、キャパシタ３７の容量値をＣｓ、駆動トランジスタ３２の寄生容量の容量値をＣｐとすると、駆動トランジスタ３２のゲート・ソース間電圧Ｖｇｓは、次式（２）のように決定される。
Ｖｇｓ＝｛Ｃｏｌｅｄ／（Ｃｏｌｅｄ＋Ｃｓ＋Ｃｐ）｝
・（Ｖｓｉｇ−Ｖｏｆｓ）＋Ｖｔｈ３２  ……（２）
【００４８】
一般に、有機ＥＬ素子３１の容量成分の容量値Ｃｏｌｅｄは、キャパシタ３７の容量値Ｃｓおよび駆動トランジスタ３２の寄生容量値Ｃｐに比べて十分に大きい。したがって、駆動トランジスタ３２のゲート・ソース間電圧Ｖｇｓはほぼ（Ｖｓｉｇ−Ｖｏｆｓ）＋Ｖｔｈとなる。また、キャパシタ３７の容量値Ｃｓが有機ＥＬ素子３１の容量成分の容量値Ｃｏｌｅｄに比べて十分に小さいため、信号電圧Ｖｓｉｇの大部分がキャパシタ３７に書き込まれる。正確には、信号電圧Ｖｓｉｇと駆動トランジスタ３２のソース電位Ｖｓ、即ち電源電位Ｖｏｆｓとの差分Ｖｓｉｇ−Ｖｏｆｓが実効的な入力信号電圧Ｖｄａｔａとして書き込まれる。
【００４９】
このとき、実効的な入力信号電圧Ｖｄａｔａ（＝Ｖｓｉｇ−Ｖｏｆｓ）は、キャパシタ３７に保持されている閾値電圧Ｖｔｈ３２に足し込まれる形で当該キャパシタ３７に保持される。すなわち、キャパシタ３７の保持電圧、即ち駆動トランジスタ３２のゲート・ソース間電圧Ｖｇｓは、Ｖｓｉｇ−Ｖｏｆｓ＋Ｖｔｈ３２となる。以降説明の簡略化のために、Ｖｏｆｓ＝０Ｖとすると、ゲート・ソース間電圧Ｖｇｓは、Ｖｓｉｇ＋Ｖｔｈ３２となる。このように、キャパシタ３７にあらかじめ閾値電圧Ｖｔｈ３２を保持しておくことで、後述するように、閾値電圧Ｖｔｈ３２のバラツキや経時変化を補正することが可能になる。
【００５０】
すなわち、キャパシタ３７にあらかじめ閾値電圧Ｖｔｈ３２を保持しておくことで、信号電圧Ｖｓｉｇによる駆動トランジスタ３２の駆動の際に、当該駆動トランジスタ３２の閾値電圧Ｖｔｈ３２がキャパシタ３７に保持した閾値電圧Ｖｔｈ３２と相殺される、換言すれば、閾値電圧Ｖｔｈ３２の補正が行われるために、閾値電圧Ｖｔｈ３２にバラツキや経時変化があったとしても、それらの影響を受けることなく、有機ＥＬ素子３１の発光輝度を一定に保つことができることになる。
【００５１】
（移動度補正期間）
書き込み信号ＷＳが“Ｈ”レベルにある状態において、時刻ｔ６で駆動走査回路１９から出力される駆動信号ＤＳが“Ｈ”レベルから“Ｌ”レベルに遷移し、スイッチングトランジスタ３４が導通状態になることで、データ書き込み期間が終了し、駆動トランジスタ３２の移動度μのバラツキを補正する移動度補正期間に入る。この移動度補正期間は、書き込み信号ＷＳのアクティブ期間（“Ｈ”レベル期間）と駆動信号ＤＳのアクティブ期間（“Ｌ”レベル期間）とがオーバーラップする期間となる。
【００５２】
スイッチングトランジスタ３４が導通状態になることで、電源電位ＶＤＤから駆動トランジスタ３２への電流供給が開始されるために、画素回路１１は非発光期間から発光期間に入る。このように、サンプリングトランジスタ３３がまだ導通状態にある期間、即ちサンプリング期間の後部分と発光期間の先頭部分とが重なる期間ｔ６−ｔ７において、駆動トランジスタ３２のドレイン・ソース間電流Ｉｄｓの移動度μに対する依存性を打ち消す移動度補正を行うことになる。
【００５３】
なお、この移動度補正を行う発光期間の先頭部分ｔ６−ｔ７では、駆動トランジスタ３２のゲート電位Ｖｇが信号電圧Ｖｓｉｇに固定された状態で、駆動トランジスタ３２にドレイン・ソース間電流Ｉｄｓが流れる。ここで、Ｖｏｆｓ−Ｖｔｈ３２＜Ｖｔｈｅｌと設定しておくことで、有機ＥＬ素子３１が逆バイアス状態におかれるために、画素回路１１が発光期間に入っていても、有機ＥＬ素子３１が発光することはない。
【００５４】
移動度補正期間ｔ６−ｔ７では、有機ＥＬ素子３１が逆バイアス状態にあることで、当該有機ＥＬ素子３１はダイオード特性ではなく単純な容量特性を示すようになる。したがって、駆動トランジスタ３２に流れるドレイン・ソース間電流Ｉｄｓは、キャパシタ３７の容量値Ｃｓと有機ＥＬ素子３１の容量成分の容量値Ｃｏｌｅｄとを合成した容量Ｃ（＝Ｃｓ＋Ｃｏｌｅｄ）に書き込まれていく。この書き込みにより、駆動トランジスタ３２のソース電位Ｖｓが上昇していく。図２のタイミングチャートでは、ソース電位Ｖｓの上昇分をΔＶで表している。
【００５５】
このソース電位Ｖｓの上昇分ΔＶは、結局、キャパシタ３７に保持された駆動トランジスタ３２のゲート・ソース間電圧Ｖｇｓから差し引かれるように、換言すれば、キャパシタ３７の充電電荷を放電するように作用することになるので、負帰還をかけられたことになる。すなわち、ソース電位Ｖｓの上昇分ΔＶは負帰還の帰還量となる。このとき、ゲート・ソース間電圧Ｖｇｓは、Ｖｓｉｇ−ΔＶ＋Ｖｔｈ３２となる。このように、駆動トランジスタ３２に流れるドレイン・ソース間電流Ｉｄｓを当該駆動トランジスタ３２のゲート入力、即ちゲート・ソース間電圧Ｖｇｓに負帰還することで、駆動トランジスタ３２の移動度μのバラツキを補正することが可能になる。
【００５６】
（発光期間）
その後、時刻ｔ７で書き込み走査回路１８から出力される書き込み信号ＷＳが“Ｌ”レベルになり、サンプリングトランジスタ３３が非導通状態になることで、移動度補正期間が終了し、発光期間に入る。この結果、駆動トランジスタ３２のゲートがデータ線１７から切り離され、信号電圧Ｖｓｉｇの印加が解除されるために、駆動トランジスタ３２のゲート電位Ｖｇが上昇可能となり、ソース電位Ｖｓと共に上昇していく。その間、キャパシタ３７に保持されたゲート・ソース間電圧Ｖｇｓは、Ｖｓｉｇ−ΔＶ＋Ｖｔｈ３２の値を維持する。
【００５７】
そして、駆動トランジスタ３２のソース電位Ｖｓの上昇に伴い、有機ＥＬ素子３１の逆バイアス状態が解消されるので、駆動トランジスタ３２からのドレイン・ソース間電流Ｉｄｓの流入により、有機ＥＬ素子３１は実際に発光を開始する。
【００５８】
このときのドレイン・ソース間電流Ｉｄｓ対ゲート・ソース間電圧Ｖｇｓの関係は、先述した式（１）のＶｇｓにＶｓｉｇ−ΔＶ＋Ｖｔｈ３２を代入することで、次式（３）で与えられる。
Ｉｄｓ＝ｋμ（Ｖｇｓ−Ｖｔｈ３２）2 
＝ｋμ（Ｖｓｉｇ−ΔＶ）2                             ……（３）
上記の式（３）において、ｋ＝（１／２）（Ｗ／Ｌ）Ｃｏｘである。
【００５９】
この式（３）から明らかなように、駆動トランジスタ３２の閾値電圧Ｖｔｈ３２の項がキャンセルされており、駆動トランジスタ３２から有機ＥＬ素子３１に供給されるドレイン・ソース間電流Ｉｄｓは、駆動トランジスタ３２の閾値電圧Ｖｔｈ３２に依存しないことが分かる。基本的に、ドレイン・ソース間電流Ｉｄｓは入力信号電圧Ｖｓｉｇによって決まる。換言すると、有機ＥＬ素子３１は、駆動トランジスタ３２の閾値電圧Ｖｔｈ３２のバラツキや経時変化の影響を受けることなく、入力信号電圧Ｖｓｉｇに応じた輝度で発光する。
【００６０】
また、上記の式（３）から明らかなように、入力信号電圧Ｖｓｉｇは、ドレイン・ソース間電流Ｉｄｓの駆動トランジスタ３２のゲート入力への負帰還によって帰還量ΔＶで補正されている。この帰還量ΔＶは、式（３）の係数部に位置する移動度μの効果を打ち消すように作用する。したがって、ドレイン・ソース間電流Ｉｄｓは、実質的に、入力信号電圧Ｖｓｉｇのみに依存することになる。すなわち、有機ＥＬ素子３１は、駆動トランジスタ３２の閾値電圧Ｖｔｈ３２のみならず、駆動トランジスタ３２の移動度μのバラツキや経時変化の影響を受けることなく、入力信号電圧Ｖｓｉｇに応じた輝度で発光する。その結果、スジや輝度ムラのない均一な画質を得ることができる。
【００６１】
最後に、時刻ｔ８で駆動走査回路１９から出力される駆動信号ＤＳが“Ｌ”レベルから“Ｈ”レベルに遷移し、スイッチングトランジスタ３４が非導通状態になることで、電源ＶＤＤからの駆動トランジスタ３２への電流供給が遮断され、発光期間が終了する。その後、時刻ｔ９（ｔ１）で次のフィールドに移って再び閾値補正、移動度補正および発光動作の一連の動作が繰り返して実行されることになる。
【００６２】
ここで、電流駆動型の電気光学素子である有機ＥＬ素子３１を含む画素回路１１がマトリクス状に配置されてなるアクティブマトリクス型表示装置においては、有機ＥＬ素子３１の発光時間が長くなると、当該有機ＥＬ素子３１のＩ−Ｖ特性が変化してしまう。それがために、有機ＥＬ素子３１のアノード電極と駆動トランジスタ３２のソースとの接続ノードＮ１１の電位も変化する。
【００６３】
これに対して、本実施形態に係るアクティブマトリクス型表示装置では、駆動トランジスタ３２のゲート・ソース間電位Ｖｇｓが一定値に保たれているために、有機ＥＬ素子３１に流れる電流は変化しない。したがって、有機ＥＬ素子３１のＩ−Ｖ特性が劣化したとしても、一定のドレイン・ソース間電流Ｉｄｓが有機ＥＬ素子３１に流れ続けるために、有機ＥＬ素子３１の発光輝度が変化することはない（有機ＥＬ素子３１の特性変動に対する補償機能）。
【００６４】
また、入力信号電圧Ｖｓｉｇが書き込まれる前に駆動トランジスタ３２の閾値電圧Ｖｔｈ３２をあらかじめキャパシタ３７に保持しておくことで、駆動トランジスタ３２の閾値電圧Ｖｔｈ３２をキャンセル（補正）し、当該閾値電圧Ｖｔｈのバラツキや経時変化の影響を受けない一定のドレイン・ソース間電流Ｉｄｓを有機ＥＬ素子３１に流すことができるために、高画質の表示画像を得ることができる（駆動トランジスタ３２のＶｔｈ変動に対する補償機能）。
【００６５】
さらに、移動度補正期間ｔ６−ｔ７において、ドレイン・ソース間電流Ｉｄｓを駆動トランジスタ３２のゲート入力へ負帰還し、その帰還量ΔＶによって入力信号電圧Ｖｓｉｇを補正することで、駆動トランジスタ３２のドレイン・ソース間電流Ｉｄｓの移動度μに対する依存性を打ち消し、入力信号電圧Ｖｓｉｇのみに依存するドレイン・ソース間電流Ｉｄｓを有機ＥＬ素子３１に流すことができるため、駆動トランジスタ３２の移動度μのバラツキや経時変化に起因するスジや輝度ムラのない均一な画質の表示画像を得ることができる（駆動トランジスタ３２の移動度μに対する補償機能）。
【００６６】
［移動度補正］
ここで、駆動トランジスタ３２の移動度μに対する補償機能についてさらに考察する。駆動トランジスタ３２のゲート入力に対するドレイン・ソース間電流Ｉｄｓの負帰還における帰還量ΔＶは、移動度補正期間ｔ６−ｔ７の時間幅ｔを調整することによって最適化が可能である。
【００６７】
図４は、移動度補正期間ｔ６−ｔ７における画素回路１１の状態を示す回路図である。ここでは、図面の簡略化のために、サンプリングトランジスタ３３およびスイッチングトランジスタ３４〜３６についてはスイッチのシンボルを用いて図示している。
【００６８】
図４に示すように、移動度補正期間ｔ６−ｔ７では、サンプリングスイッチ３３およびスイッチングトランジスタ３４が導通状態（書き込み信号ＷＳおよび駆動信号ＤＳがアクティブ状態）にある一方、スイッチングトランジスタ３５，３６が非導通状態（第一，第二補正用走査信号ＡＺ１，ＡＺ２が非アクティブ状態）にあり、駆動トランジスタ３２のゲート電位Ｖｇが信号電圧Ｖｓｉｇに固定された状態で、駆動トランジスタ３２にドレイン・ソース間電流Ｉｄｓが流れる。
【００６９】
ここで、先述したように、Ｖｏｆｓ−Ｖｔｈ３２＜Ｖｔｈｅｌと設定しておくことにより、有機ＥＬ素子３１は逆バイアス状態におかれ、ダイオード特性ではなく単純な容量特性を示すことになる。したがって、駆動トランジスタ３２に流れるドレイン・ソース間電流Ｉｄｓは、キャパシタ３７と有機ＥＬ素子３１の等価容量との合成容量Ｃ（＝Ｃｓ＋Ｃｏｌｅｄ）に流れ込むことになる。換言すれば、ドレイン・ソース間電流Ｉｄｓの一部がキャパシタ３７に負帰還され、その結果、駆動トランジスタ３２の移動度μの補正が行われる。
【００７０】
図５は、ドレイン・ソース間電流Ｉｄｓ対ゲート・ソース間電圧Ｖｇｓの関係式である式（３）をグラフ化した図であり、縦軸にドレイン・ソース間電流Ｉｄｓをとり、横軸に入力信号電圧Ｖｓｉｇをとっている。
【００７１】
図５に示すグラフは、駆動トランジスタ３２の移動度μが相対的に大きい画素１と、駆動トランジスタ３２の移動度μが相対的に小さい画素２とを比較した状態で特性カーブを描いたものである。駆動トランジスタ３２をポリシリコン薄膜トランジスタなどで構成した場合、画素１や画素２のように、画素間で移動度μがばらつくことは避けられない。
【００７２】
画素１と画素２で移動度μにバラツキがある状態で、例えば両画素１，２に同レベルの映像信号Ｖｓｉｇを書き込んだ場合、何ら移動度の補正を行わないと、移動度μの大きい画素１に流れるドレイン・ソース間電流Ｉｄｓ１′と移動度μの小さい画素２に流れるドレイン・ソース間電流Ｉｄｓ２′との間には大きな差が生じてしまう。このように、移動度μのバラツキに起因してドレイン・ソース間電流Ｉｄｓ１に画素間で大きな差が生じると、画面のユニフォーミティを損なうことになる。
【００７３】
そこで、本発明では、駆動トランジスタ３２のドレイン・ソース間電流Ｉｄｓを入力信号電圧Ｖｓｉｇ側に負帰還させることで、駆動トランジスタ３２の移動度μの画素ごとのバラツキをキャンセルする（補正する）補償機能を持たせた構成を採っている。先述した式（１）のトランジスタ特性式から明らかなように、移動度μが大きいとドレイン・ソース間電流Ｉｄｓが大きくなる。したがって、負帰還における帰還量ΔＶは移動度μが大きくなるほど大きくなる。
【００７４】
図５のグラフに示すように、移動度μの大きな画素１の帰還量ΔＶ１は、移動度の小さな画素２の帰還量ΔＶ２に比べて大きい。したがって、移動度μが大きいほど負帰還が大きくかかることになるため、移動度μのバラツキを抑制することができる。具体的には、移動度μの大きな画素１で帰還量ΔＶ１の補正をかけると、ドレイン・ソース間電流ＩｄｓはＩｄｓ１′からＩｄｓ１まで大きく下降する。
【００７５】
一方、移動度μの小さな画素２の帰還量ΔＶ２である補正量は小さいので、ドレイン・ソース間電流ＩｄｓはＩｄｓ２′からＩｄｓ２までの下降となり、それ程大きく下降しない。結果的に、画素１のドレイン・ソース間電流Ｉｄｓ１と画素２のドレイン・ソース間電流Ｉｄｓ２とはほぼ等しくなるため、移動度μのバラツキがキャンセルされる。この移動度μのバラツキの補正は、黒レベルから白レベルまで入力信号電圧Ｖｓｉｇの全レベル範囲で行われるので、画面のユニフォーミティは非常に高くなる。
【００７６】
以上をまとめると、移動度μの異なる画素１と画素２があった場合、移動度μの大きい画素１の帰還量ΔＶ１は移動度μの小さい画素２の帰還量ΔＶ２に比べて大きくなる。つまり、移動度μが大きい画素ほど帰還量ΔＶが大きく、ドレイン・ソース間電流Ｉｄｓの減少量が大きくなる。すなわち、駆動トランジスタ３２のドレイン・ソース間電流Ｉｄｓを入力信号電圧Ｖｓｉｇ側に負帰還させることで、移動度μの異なる画素のドレイン・ソース間電流Ｉｄｓの電流値が均一化され、その結果、移動度μのバラツキを補正することができる。
【００７７】
ここで、上述した移動度補正の数値解析を行う。図４に示すように、サンプリングトランジスタ３３およびスイッチングトランジスタ３４が導通した状態で、駆動トランジスタ３２のソース電位Ｖｓを変数Ｖにとって解析を行うものとすると、駆動トランジスタ３２には次式（４）で与えられるドレイン・ソース間電流Ｉｄｓが流れる。
Ｉｄｓ＝ｋμ（Ｖｇｓ−Ｖｔｈ３２）2 
＝ｋμ（Ｖｓｉｇ−ΔＶ−Ｖｔｈ３２）2                 ……（４）
【００７８】
また、ドレイン・ソース間電流Ｉｄｓと合成容量Ｃ（＝Ｃｓ＋Ｃｏｌｅｄ）の関係により、次式（５）に示すように、Ｉｄｓ＝ｄＱ／ｄｔ＝ＣｄＶ／ｄｔが成り立つ。なお、式（５）においては、Ｖｔｈ３２をＶｔｈとして記している。
【００７９】
【数１】
2008058940.tif 000003
【００８０】
式（５）に式（４）を代入して両辺を積分する。ここで、ソース電圧Ｖ（Ｖｓ）の初期状態は−Ｖｔｈ３２であり、移動度補正期間ｔ６−ｔ７の時間幅をｔ（以下、「移動度補正時間ｔ」と記述する）とする。この微分方程式を解くと、移動度補正時間ｔに対するドレイン・ソース間電流Ｉｄｓは、次式（６）で与えられる。
【００８１】
【数２】
2008058940.tif 000004
【００８２】
移動度μの異なる画素において、式（５）を用いてｔ＝０μｓのときとｔ＝２．５μｓのときの入力信号電圧Ｖｓｉｇ対ドレイン・ソース間電流Ｉｄｓの関係を図６に示す。図６から明らかなように、ｔ＝０μｓの移動度補正をかけない状態に比べて、ｔ＝２．５μｓでは移動度μのバラツキに対する補正が十分にかかっていることがわかる。移動度補正無しでは４０％の移動度μのバラツキがあったものが、移動度補正をかけることによって１０％以下に移動度μのバラツキが抑えられている。
【００８３】
移動度補正動作では、常にＶ（Ｖｓ）＜Ｖｔｈｅｌの条件を満たしている必要がある。本実施形態に係る画素回路１１では、画素容量（キャパシタ３７）Ｃｓと有機ＥＬ素子３１の等価容量Ｃｏｌｅｄが移動度補正に作用している。有機ＥＬ素子３１の等価容量Ｃｏｌｅｄは画素容量Ｃｓに対して大きいことから合成容量Ｃも大きくなるために、移動度補正時間ｔのマージンを稼ぐことができる。
【００８４】
ここで、最適な移動度補正時間ｔについて考える。先ず、係数ｋ（＝（１／２）・（Ｗ／Ｌ）・Ｃｏｘ）を用いた式（６）について、係数ｋに代えて移動度μを含む係数β（＝μ・（Ｗ／Ｌ）・Ｃｏｘ）を用いて変形すると、次式（７）となる。
Ｉｄｓ＝（β／２）・｛（１／Ｖｓｉｇ）・（β／２）・（ｔ／Ｃ）｝-2
……（７）
ここで、Ｃは、移動度補正を行うときに放電されるノードの容量である。本回路では、合成容量Ｃ＝Ｃｓ＋Ｃｏｌｅｄであるが、回路構成によってはＣ＝Ｃｓ＋Ｃｏｌｅｄに限らない。
【００８５】
最適条件は、移動度μのバラツキに対してドレイン・ソース間電流Ｉｄｓの変動が最も少ない点、即ちｄＩｄｓ／ｄμ＝０となる。この条件で、式（７）を解くと、βの平均をβ０として、最適な補正時間ｔ０は、
ｔ０（β＝β０）＝Ｃ／（β・Ｖｓｉｇ）                      ……（８）
となる。
【００８６】
式（８）より、入力信号電圧Ｖｓｉｇ（＝Ｖｄａｔａ）が大きくなると、最適な移動度補正時間ｔが小さくなることがわかる。すなわち、最適な移動度補正時間ｔと入力信号電圧Ｖｓｉｇとは反比例の関係にあることがわかる。換言すれば、移動度補正時間ｔを入力信号電圧Ｖｓｉｇに反比例するように設定することで、駆動トランジスタ３２のドレイン・ソース間電流Ｉｄｓの移動度μに対する依存性を打ち消すことができる。
【００８７】
式（８）を式（７）に戻すと、
Ｉｄｓ（ｔ＝ｔ０，β＝β０）＝β０・／（Ｖｓｉｇ／２）2     ……（９）
となる。すなわち、移動度μの補正によって、駆動トランジスタ３２のゲート・ソース間の電圧、即ちキャパシタ３７の両端間の電圧Ｖｇｓ−Ｖｔｈ３２を入力信号電圧ＶｓｉｇからＶｓｉｇ／２まで放電させることが最適であることがわかる。
【００８８】
さらに、任意の係数β（任意の移動度μのときの係数β）の平均β０に対する誤差量ｒ（＝（β−β０）／β０）を用いて、係数βを、
β＝β０・（１＋ｒ）                                        ……（１０）
とおくと、最適な移動度補正時間ｔで、任意の係数βのときのドレイン・ソース間電流Ｉｄｓは、
Ｉｄｓ（ｔ＝ｔ０，β＝β０）＝β０・｛（１＋ｒ）／２｝
・｛Ｖｓｉｇ／（２＋ｒ）｝  ……（１１）
となる。
【００８９】
次に、βとβ０でのバラツキについて評価すると、
Ｉｄｓ（ｔ＝ｔ，β＝β０）／Ｉｄｓ（ｔ＝ｔ０，β＝β０）
＝（１＋ｒ）／｛１＋（ｒ／２）｝2 
＝（１＋ｒ）／｛１＋ｒ＋（ｒ2 ／４）｝      ……（１２）
となる。すなわち、ｒ2 が十分に小さければ、移動度μ（∝β）が完全に補正されることになる。
【００９０】
以上説明した移動度補正の数値解析から明らかなように、移動度補正時間ｔを入力信号電圧Ｖｓｉｇに反比例するように設定することで、駆動トランジスタ３２のドレイン・ソース間電流Ｉｄｓの移動度μに対する依存性を打ち消すことができる、即ち移動度μの画素ごとのバラツキを補正できることがわかる。
【００９１】
なお、式（８）で表される最適な移動度補正時間ｔをｔ０とすると、β＝β０のとき、移動度補正時間ｔがばらついたときの影響は次式で表される。
Ｉｄｓ（ｔ，β＝β０）／Ｉｄｓ（ｔ０，β＝β０）
＝（２／（１＋ｔ／ｔ０）2                                   ……（１３）
【００９２】
ここで、視認上違和感がない輝度のバラツキ、即ちドレイン・ソース間電流Ｉｄｓのバラツキとして例えば１０％程度を許容するものとし、上記式（１３）を近似的に解くと、
Ｉｄｓ∝ｔ／ｔ０                                            ……（１４）
となる。すなわち、ドレイン・ソース間電流Ｉｄｓのバラツキと移動度補正時間ｔとは比例関係にあるために、移動度補正時間ｔのバラツキは１０％程度許容されることになる。
【００９３】
図２のタイミングチャートから明らかなように、移動度補正時間ｔ（ｔ６−ｔ７）は、サンプリングトランジスタ３３およびスイッチングトランジスタ３４が共に導通状態にある期間であることから、サンプリングトランジスタ３３が導通状態から非導通状態に移行するタイミングで決まることになる。そして、サンプリングトランジスタ３３は、ゲートとデータ線１７との間の電位差、即ちゲート・ソース間電圧が閾値電圧Ｖｔｈ３３になったところでカットオフする、即ち導通状態から非導通状態に移行する。
【００９４】
そこで、本実施形態では、書き込み走査回路１８から走査線１３を介してＮチャネル型のサンプリングトランジスタ３３のゲートに印加される書き込み信号ＷＳを、“Ｈ”レベルから“Ｌ”レベルに遷移するときの立ち下がり波形（サンプリングトランジスタ３３がＰチャネルのときは立ち上がり波形）が、図７に示すように、実効的な入力信号電圧Ｖｄａｔａ（＝Ｖｓｉｇ−Ｖｏｆｓ）に対して反比例する波形になるように生成する。
【００９５】
書き込み信号ＷＳの立ち下がり波形を、入力信号電圧Ｖｓｉｇに対して反比例するような波形に設定することで、サンプリングトランジスタ３３のゲート・ソース間電圧が閾値電圧Ｖｔｈ３３になったところで当該サンプリングトランジスタ３３がカットオフするために、移動度補正時間ｔを入力信号電圧Ｖｓｉｇに反比例するように設定することができる。
【００９６】
具体的には、図７の波形図から明らかなように、サンプリングトランジスタ３３は、白レベルに対応した入力信号電圧Ｖｓｉｇ（白）のときには、ゲート・ソース間電圧がＶｓｉｇ（白）＋Ｖｔｈ３３になったところでカットオフするために移動度補正時間ｔ（白）が一番短く設定され、グレーレベルに対応した入力信号電圧Ｖｓｉｇ（グレー）のときには、ゲート・ソース間電圧がＶｓｉｇ（グレー）＋Ｖｔｈ３３になったところでカットオフするために移動度補正時間ｔ（グレー）が移動度補正時間ｔ（白）よりも長く設定されることになる。
【００９７】
このように、移動度補正時間ｔを入力信号電圧Ｖｓｉｇに反比例するように設定することで、入力信号電圧Ｖｓｉｇに対応した最適な移動度補正時間ｔを設定できるために、黒レベルから白レベルまで入力信号電圧Ｖｓｉｇの全レベル範囲（全階調）に亘って駆動トランジスタ３２のドレイン・ソース間電流Ｉｄｓの移動度μに対する依存性をより確実に打ち消すことができる、即ち移動度μの画素ごとのバラツキをより確実に補正することができる。
【００９８】
［書き込み走査回路］
次に、立ち下がり波形が入力信号電圧Ｖｓｉｇに対して反比例するような波形を持つ書き込み信号ＷＳを生成するための書き込み走査回路１８の具体的な実施例について説明する。
【００９９】
（実施例１）
図８は、実施例１に係る書き込み走査回路１８Ａの回路構成を示す回路図である。ここでは、画素アレイ部１２のｉ行目に対応したシフト段（ｉ）を例に挙げて示しているが、他のシフト段についても同じ構成となっている。
【０１００】
図８に示すように、本実施例１に係る書き込み走査回路１８Ａのシフト段（ｉ）は、論理回路を含むシフトレジスタ１８１（ｉ）と、レベル変換回路１８２（ｉ）と、例えば２段のバッファ１８２（ｉ），１８３（ｉ）からなる出力回路と有する回路構成となっている。ただし、レベル変換回路１８２（ｉ）は必須ではなく、シフトレジスタ１８１（ｉ）の出力信号についてレベル変換を行う必要がある場合に設けられる。
【０１０１】
シフトレジスタ１８１（ｉ）は、画素アレイ部１２の行数に対応した段数だけ縦続接続され、負側の電源電位ＶＳＳＶａ（例えば、０Ｖ）と正側の電源電位ＶＤＤＶａ（例えば、＋８Ｖ）とを動作電源電位とし、ＶＳＳＶａ−ＶＤＤＶａ振幅のパルス波形の走査パルスＡ（ｉ）を垂直走査に同期して順次出力する。
【０１０２】
レベル変換回路１８２（ｉ）は、負側の電源電位ＶＳＳＶｂ（例えば、０Ｖ）と正側の電源電位ＶＤＤＶｂ（例えば、＋１５Ｖ）とを動作電源電位とし、シフトレジスタ１８１（ｉ）から出力されるＶＳＳＶａ−ＶＤＤＶａ振幅の走査パルスＡ（ｉ）をＶＳＳＶｂ−ＶＤＤＶｂ振幅の走査パルスＢ（ｉ）にレベル変換する。
【０１０３】
ただし、シフトレジスタ１８１（ｉ）に供給される正側の電源電位ＶＤＤＶａがＤＣ電源であるのに対して、レベル変換回路１８２（ｉ）に供給される正側の電源電位ＶＤＤＶｂはＡＣ電源である。したがって、正側の電源電位ＶＤＤＶｂについては電源電位ＶＤＤＶｂＡＣと記述するものとする。この電源電位ＶＤＤＶｂＡＣについては後述する。
【０１０４】
バッファ１８３（ｉ）は、正側の電源電位ＶＤＤＶｂＡＣと負側の電源電位ＶＳＳＶｂとの間に接続されたＣＭＯＳインバータによって構成されており、レベル変換回路１８２（ｉ）から出力される走査パルスＢ（ｉ）の極性を反転する。
【０１０５】
バッファ１８４（ｉ）も、正側の電源電位ＶＤＤＶｂＡＣと負側の電源電位ＶＳＳＶｂとの間に接続されたＣＭＯＳインバータによって構成されており、バッファ１８３（ｉ）から出力される反転走査パルスＣ（ｉ）の極性をさらに反転して書き込み信号ＷＳ（ｉ）として出力する。
【０１０６】
図９に、電源電位ＶＤＤＶｂＡＣの波形、ならびに走査パルスＡ（ｉ），Ａ（ｉ＋１）、走査パルスＢ（ｉ），Ｂ（ｉ＋１）、反転走査パルスＣ（ｉ），Ｃ（ｉ＋１）および書き込みパルスＷＳ（ｉ），ＷＳ（ｉ＋１）のタイミング関係を示す。
【０１０７】
上記構成の書き込み走査回路１８Ａにおいて、負側の電源電位ＶＳＳＶｂは第１の電源電位ＶＳＳである。これに対して、ＡＣ電源の電源電位ＶＤＤＶｂＡＣは、例えば図１０に示すように、画素アレイ部１２、各種の走査回路１８〜２１およびデータ線駆動回路２２が形成された基板からなる表示パネル６０の外部に設けられたＶＤＤＶｂＡＣ生成回路４０において、ＤＣ電源である第２の電源電位ＶＤＤ（ＶＤＤＶｂ）を基に生成される。ＡＣ電源の電源電位ＶＤＤＶｂＡＣがＤＣ電源の電源電位ＶＤＤＶｂを基に生成されることで、電源電位ＶＤＤＶｂＡＣの最大値は電源電位ＶＤＤＶｂと等しくなる。
【０１０８】
図９に示すように、ＶＤＤＶｂＡＣ生成回路４０は、ｉ段目のシフトレジスタ１８１（ｉ）から出力されるパルス波形の走査パルスＡ（ｉ）の終わり部分で、ＤＣ電源の電源電位ＶＤＤＶｂを基に、入力信号電圧Ｖｓｉｇに対して反比例して立ち下がるようなアナログ波形（図７参照）の電源電位ＶＤＤＶｂＡＣを生成する。本明細書においては、このようなアナログ波形の電源電位ＶＤＤＶｂＡＣをＡＣ電源と記述している。
【０１０９】
このように、走査パルスＡ（ｉ）の終わり部分で入力信号電圧Ｖｓｉｇに対して反比例して立ち下がるようなＡＣ電源の電源電位ＶＤＤＶｂＡＣを、レベル変換回路１８２（ｉ）およびバッファ１８３（ｉ），１８４（ｉ）の各々にその正側の電源電位として供給するとともに、シフトレジスタ１８１（ｉ）から出力される走査パルスＡ（ｉ）をレベル変換回路１８２（ｉ）およびバッファ１８２（ｉ），１８３（ｉ）を経由して書き込み信号ＷＳ（ｉ）として出力することで、図９に示すように、入力信号電圧Ｖｓｉｇに対して反比例するような立ち下がり波形の書き込み信号ＷＳ（ｉ）を生成することができる。
【０１１０】
（ＶＤＤＶｂＡＣ生成回路）
ここで、ＤＣ電源である第２の電源電位ＶＤＤ（ＶＤＤＶｂ）を基にＡＣ電源の電源電位ＶＤＤＶｂＡＣを生成するＶＤＤＶｂＡＣ生成回路４０の具体的な回路構成について説明する。
【０１１１】
＜第１例＞
図１１は、ＶＤＤＶｂＡＣ生成回路４０の回路構成の第１例を示す回路図である。図１１に示すように、第１例に係るＶＤＤＶｂＡＣ生成回路４０Ａは、入力スイッチＳＷ１１と、例えば２個ずつの放電スイッチＳＷ１２，ＳＷ１３および電流源Ｉ１１，Ｉ１２と、キャパシタＣとを有する構成となっている。
【０１１２】
入力スイッチＳＷ１１は、ＤＣ電源の電源電位ＶＤＤＶｂを選択的に取り込む。キャパシタＣは、入力スイッチＳＷ１１の出力端と電源電位ＶＳＳ（ここでは、接地電位ＧＮＤ）との間に接続され、入力スイッチＳＷ１１を介して入力される電源電位ＶＤＤＶｂによって充電される。
【０１１３】
放電スイッチＳＷ１２と電流源Ｉ１１、放電スイッチＳＷ１３と電流源Ｉ１２はそれぞれ、入力スイッチＳＷ１１の出力端（キャパシタＣの入力端）と電源電位ＶＳＳとの間に直列に接続されて２系統の放電経路を選択的に形成する。ここで、電流源Ｉ１１の電流値は、電流源Ｉ１２の電流値よりも大きく設定されている。
【０１１４】
図１２に、ＶＤＤＶｂＡＣ生成回路４０Ａにおける入力スイッチＳＷ１１および放電スイッチＳＷ１２，ＳＷ１３のオン（閉）／オフ（開）駆動のタイミング関係を示す。移動度補正時間ｔを入力信号電圧Ｖｓｉｇに応じて調整する移動度補正時間ｔの調整期間に入るまでは、入力スイッチＳＷ１１はオン状態にある。これにより、キャパシタＣが電源電位ＶＤＤＶｂによって充電された状態にあるために、キャパシタＣの端子電位（出力電位）である電源電位ＶＤＤＶｂＡＣは電源電位ＶＤＤＶｂの電位にある。
【０１１５】
時刻ｔ１１で移動度補正時間ｔの調整期間に入ると、入力スイッチＳＷ１１がオフし、しかる後時刻ｔ１２で放電スイッチＳＷ１２，ＳＷ１３が共にオンする。これにより、キャパシタＣの電荷が放電スイッチＳＷ１２および電流源Ｉ１１の放電経路、並びに放電スイッチＳ１３および電流源Ｉ１２の放電経路を通して放電される。このとき、キャパシタＣの電荷が電流源Ｉ１１，Ｉ１２の各電流値を合成した電流値で急速に放電されるため、電源電位ＶＤＤＶｂＡＣは電源電位ＶＤＤＶｂから急激に下降する（低下する）。
【０１１６】
次に、時刻ｔ１３で放電スイッチＳＷ１２がオンしたまま放電スイッチＳＷ１３がオフする。これにより、キャパシタＣの電荷が放電スイッチＳＷ１２および電流源Ｉ１１の放電経路を通して、放電スイッチＳＷ１２，ＳＷ１３が共にオンのときの電流値よりも小さい、電流源Ｉ１１の電流値で放電される。このとき、電源電位ＶＤＤＶｂＡＣは、放電スイッチＳＷ１２，ＳＷ１３が共にオンのときの下降傾斜よりも緩やかな傾斜で下降する。
【０１１７】
続いて、時刻ｔ１４で放電スイッチＳＷ１２がオフし、放電スイッチＳＷ１３がオンする。これにより、キャパシタＣの電荷が放電スイッチＳＷ１３および電流源Ｉ１２の放電経路を通して、放電スイッチＳＷ１２がオンのときの電流値よりも小さい、電流源Ｉ１２の電流値で放電される。このとき、電源電位ＶＤＤＶｂＡＣは、放電スイッチＳＷ１２がオンのときの下降傾斜よりもさらに緩やかな傾斜で下降する。
【０１１８】
その後、時刻ｔ１５で放電スイッチＳＷ１３がオフし、その後、時刻ｔ１６で入力スイッチＳＷ１１がオンすることで、電源電位ＶＤＤＶｂによるキャパシタＣの充電が開始され、最終的に、電源電位ＶＤＤＶｂＡＣは電源電位ＶＤＤＶｂの電位に収束する。
【０１１９】
このように、電源電位ＶＤＤＶｂによって充電された状態にあるキャパシタＣに対し、電流値の異なる複数の電流源、本例では２つの電流源Ｉ１１，Ｉ１２を適宜組み合わせて並列に接続することにより、図１２に示すように、本例では点１、点２を折れ点とする折れ線の立ち下がり波形を持つ電源電位ＶＤＤＶｂＡＣを生成することができる。ここで、放電スイッチＳＷ１２と電流源Ｉ１１、放電スイッチＳＷ１３と電流源Ｉ１２は、キャパシタＣの電荷を異なる時定数にて段階的に放電する放電手段を構成している。
【０１２０】
図１３に、折れ線の立ち下がり波形を持つ電源電位ＶＤＤＶｘを、書き込み走査回路１８のレベル変換回路１８２（ｉ）およびバッファ１８３（ｉ），１８４（ｉ）の正側の電源電圧として用いた場合の書き込み信号ＷＳの立ち下がり波形を示す。このとき、書き込み信号ＷＳの立ち下がり波形も、点１、点２を折れ点とする折れ線の立ち下がり波形となる。
【０１２１】
ここで、電流源Ｉ１１，Ｉ１２の各電流値を所望の値に選定することにより、入力信号電圧Ｖｓｉｇに対してほぼ反比例した折れ線の立ち下がり波形を持つ書き込み信号ＷＳを生成することができるために、移動度補正時間ｔを入力信号電圧Ｖｓｉｇにほぼ反比例するように設定することができる。これにより、入力信号電圧Ｖｓｉｇに対応した移動度補正時間ｔを設定できるために、黒レベルから白レベルまで入力信号電圧Ｖｓｉｇの全レベル範囲に亘って移動度μの画素ごとのバラツキをより確実に補正することができる。
【０１２２】
図１１の回路構成において、電流源の数を増やすことにより、折れ点の数を増やすことができるとともに、電流源の各々の電流値を所望の値に選定することにより、図７の立ち上がり特性に近似した折れ線の立ち下がり波形を持つ書き込み信号ＷＳを生成することができることになる。
【０１２３】
＜第２例＞
図１４は、ＶＤＤＶｂＡＣ生成回路４０の回路構成の第２例を示す回路図であり、図中、図１１と同等部分には同一符号を付して示している。
【０１２４】
図１４に示すように、第２例に係るＶＤＤＶｂＡＣ生成回路４０Ｂは、入力スイッチＳＷ１１と、例えば２個ずつの抵抗素子Ｒ１１，Ｒ１２および放電スイッチＳＷ１２，ＳＷ１３と、キャパシタＣとを有する構成となっている。
【０１２５】
すなわち、ＶＤＤＶｂＡＣ生成回路４０Ｂは、第１例に係るＶＤＤＶｂＡＣ生成回路４０Ａにおける電流源Ｉ１１，Ｉ１２に代えて抵抗素子Ｒ１１，Ｒ１２を用いた構成となっている。ここで、抵抗素子Ｒ１１の抵抗値は、抵抗素子Ｒ１１の抵抗値よりも大きく設定されている。この結果、抵抗素子Ｒ１１および放電スイッチＳ１２からなる放電経路は、抵抗素子Ｒ１２および放電スイッチＳ１３からなる放電経路よりも大きな電流値の電流を流す。
【０１２６】
図１５に、ＶＤＤＶｂＡＣ生成回路４０Ｂにおける入力スイッチＳＷ１１および放電スイッチＳＷ１２，ＳＷ１３のオン／オフ駆動のタイミング関係を示す。移動度補正時間ｔの調整期間に入るまでは、入力スイッチＳＷ１１はオン状態にある。これにより、キャパシタＣが電源電位ＶＤＤＶｂによって充電された状態にあるために、キャパシタＣの端子電位である電源電位ＶＤＤＶｂＡＣは電源電位ＶＤＤＶｂの電位にある。
【０１２７】
時刻ｔ１１で移動度補正時間ｔの調整期間に入ると、入力スイッチＳＷ１１がオフし、しかる後時刻ｔ１２で放電スイッチＳＷ１２，ＳＷ１３が共にオンする。これにより、キャパシタＣの電荷が抵抗素子Ｒ１１および放電スイッチＳＷ１２の放電経路、並びに抵抗素子Ｒ１２および放電スイッチＳ１３の放電経路を通して放電される。このとき、キャパシタＣの電荷が２つの放電経路を通して急速に放電されるために、電源電位ＶＤＤＶｂＡＣは電源電位ＶＤＤＶｂから急激に下降する（低下する）。
【０１２８】
次に、時刻ｔ１３で放電スイッチＳＷ１３がオンしたまま放電スイッチＳＷ１２がオフする。これにより、キャパシタＣの電荷が抵抗素子Ｒ１２および放電スイッチＳＷ１２の放電経路を通して、放電スイッチＳＷ１２，ＳＷ１３が共にオンのときの電流値よりも小さい電流値で放電される。このとき、電源電位ＶＤＤＶｂＡＣは、放電スイッチＳＷ１２，ＳＷ１３が共にオンのときの下降傾斜よりも緩やかな傾斜で下降する。
【０１２９】
その後、時刻ｔ１５で放電スイッチＳＷ１３がオフし、その後、時刻ｔ１６で入力スイッチＳＷ１１がオンすることで、電源電位ＶＤＤＶｂによるキャパシタＣの充電が開始され、最終的に、電源電位ＶＤＤＶｂＡＣは電源電位ＶＤＤＶｂの電位に収束する。
【０１３０】
このように、電源電位ＶＤＤＶｂによって充電された状態にあるキャパシタＣに対し、抵抗値の異なる複数の抵抗素子、本例では２つの抵抗素子Ｒ１１，Ｒ１２を適宜組み合わせて並列に接続することにより、図１５に示すように、本例では折れ点が１つの折れ線の立ち下がり波形を持つ電源電位ＶＤＤＶｂＡＣを生成することができる。ここで、抵抗素子Ｒ１１と放電スイッチＳＷ１２、抵抗素子Ｒ１２と放電スイッチＳＷ１３は、キャパシタＣの電荷を異なる時定数にて段階的に放電する放電手段を構成している。
【０１３１】
なお、第１例では、複数の電流源を用いて折れ線の波形を生成するとしたが、場合によっては、１つの電流源を用いて、当該電流源の電流値を切り替えて放電することによって折れ線の波形を生成するようにしても良い。また、キャパシタＣについては、電源電位ＶＤＤＶｂＡＣ側が接続される表示パネル６０（図１０参照）に配置されても良いし、表示パネル６０自身の寄生容量によって形成されても良い。
【０１３２】
（実施例１に係る書き込み走査回路における消費電力）
ここで、実施例１に係る書き込み走査回路１８Ａにおける消費電力について図１４を用いて考える。図１６は、図９のタイミングＡでの書き込み走査回路１８Ａの動作状態についての動作説明図である。
【０１３３】
仮に、画素アレイ部１２の行数である走査線数ｍが４８０本、１ラインの走査線１３の容量Ｃｖｓｃａｎが１００ｐＦ、最終段のバッファ１８４（ｉ）のＰ，ＮトランジスタＴｒ１ｐ，Ｔｒ１ｎのゲート容量Ｃｐ１，Ｃｎ１が共に０．６ｐＦ、最終前段のバッファ１８３（ｉ）のＰ，ＮトランジスタＴｒ２ｐ，Ｔｒ２ｎのゲート容量Ｃｐ２，Ｃｎ２が共に０．２ｐＦであると仮定する。
【０１３４】
図１６において、書き込み走査回路１８Ａのバッファ１８３，１８４からなる出力回路の最終段での電源電位ＶＤＤＶｂＡＣの電源ラインの容量Ｃｖｄｄ１を見た場合、出力が“Ｈ”レベルとなっている１段（ｉ段）のみで、接続されているトランジスタＴｒ１ｐが導通状態にあるために、容量Ｃｖｄｄ１は、
Ｃｖｄｄ１＝Ｃｐ１＋Ｃｖｓｃａｎ＝１００．６ｐＦ
となる。ここでは、簡単のため、トランジスタＴｒ１ｐのゲート・ソース間の寄生容量は無視している。
【０１３５】
次に、出力回路の最終前段での電源電位ＶＤＤＶｂＡＣの電源ラインの容量Ｃｖｄｄ２を見た場合、出力が“Ｌ”レベルとなっているｍ−１段（ｉ段以外）で、接続されているトランジスタＴｒ２ｐが導通状態にあるために、容量Ｃｖｄｄ２は、
容量Ｃｖｄｄ２＝（ｍ−１）・（Ｃｐ２＋Ｃｎ１）＝３８３．２ｐＦ
となる。
【０１３６】
このことから、電源電位ＶＤＤＶｂＡＣの電源ラインの容量は、１段しかトランジスタが導通状態となっていない出力回路の最終段の容量Ｃｖｄｄ１よりも、１段以外のトランジスタがオンしている最終前段の容量Ｃｖｄｄ２の影響が非常に大きいことからわかる。ここでは、最終前段のみの容量Ｃｖｄｄ２を計算したが、出力回路においてさらに前段の回路を追加すると、電源電位ＶＤＤＶｂＡＣの電源ラインの容量はさらに大きくなる。
【０１３７】
このようなＶＤＤＶｂＡＣラインの容量の関係から、当該ＶＤＤＶｂＡＣラインにＡＣ波形を出力すると、書き込み走査回路１８Ａでの消費電力が大きく増大することが懸念される。この点に鑑みて為されたのが、以下に説明する実施例２に係る書き込み走査回路１８Ｂである。
【０１３８】
（実施例２）
図１７は、実施例２に係る書き込み走査回路１８Ｂの回路構成を示す回路図であり、図中、図８と同等部分には同一符号を付して示している。ここでは、画素アレイ部１２のｉ行目に対応したシフト段（ｉ）を例に挙げて示しているが、他のシフト段についても同じ構成となっている。
【０１３９】
図１７に示すように、本実施例２に係る書き込み走査回路１８Ｂのシフト段（ｉ）も、実施例１に係る書き込み走査回路１８Ａのシフト段（ｉ）と同様に、論理回路を含むシフトレジスタ１８１（ｉ）と、レベル変換回路１８２（ｉ）と、例えば２段のバッファ１８２（ｉ），１８３（ｉ）からなる出力回路と有する回路構成となっている。ただし、レベル変換回路１８２（ｉ）は必須ではなく、シフトレジスタ１８１（ｉ）の出力信号についてレベル変換を行う必要がある場合に設けられる。
【０１４０】
シフトレジスタ１８１（ｉ）は、画素アレイ部１２の行数に対応した段数だけ縦続接続され、負側の電源電位ＶＳＳＶａ（例えば、０Ｖ）と正側の電源電位ＶＤＤＶａ（例えば、＋８Ｖ）とを動作電源電位とし、ＶＳＳＶａ−ＶＤＤＶａ振幅のパルス波形の走査パルスＡ（ｉ）を垂直走査に同期して順次出力する。
【０１４１】
レベル変換回路１８２（ｉ）は、負側の電源電位ＶＳＳＶｂ（例えば、０Ｖ）と正側ＤＣ電源の電源電位ＶＤＤＶｂＤＣ（例えば、＋１５Ｖ）とを動作電源電位とし、シフトレジスタ１８１（ｉ）から出力されるＶＳＳＶａ−ＶＤＤＶａ振幅の走査パルスＡ（ｉ）をＶＳＳＶｂ−ＶＤＤＶｂＤＣ振幅の走査パルスＢ（ｉ）にレベル変換する。
【０１４２】
バッファ１８３（ｉ）は、正側ＤＣ電源の電源電位ＶＤＤＶｂＤＣと負側の電源電位ＶＳＳＶｂとの間に接続されたＣＭＯＳインバータによって構成されており、レベル変換回路１８２（ｉ）から出力される走査パルスＢ（ｉ）の極性を反転する。
【０１４３】
バッファ１８４（ｉ）は、正側ＡＣ電源の電源電位ＶＤＤＶｂＡＣと負側の電源電位ＶＳＳＶｂとの間に接続されたＣＭＯＳインバータによって構成されており、バッファ１８３（ｉ）から出力される反転走査パルスＣ（ｉ）の極性をさらに反転して書き込み信号ＷＳ（ｉ）として出力する。
【０１４４】
図１８に、電源電位ＶＤＤＶｂＡＣの波形、ならびに走査パルスＡ（ｉ），Ａ（ｉ＋１）、走査パルスＢ（ｉ），Ｂ（ｉ＋１）、反転走査パルスＣ（ｉ），Ｃ（ｉ＋１）および書き込みパルスＷＳ（ｉ），ＷＳ（ｉ＋１）のタイミング関係を示す。
【０１４５】
上記構成の書き込み走査回路１８Ｂにおいて、出力回路における最終段のバッファ１８４（ｉ）に正側の電源電位として供給されるＡＣ電源の電源電位ＶＤＤＶｂＡＣは、例えば図１０に示すように、ＶＤＤＶｂＡＣ生成回路４０において、ＤＣ電源である第２の電源電位ＶＤＤ（ＶＤＤＶｂ）を基に生成される。
【０１４６】
（実施例２に係る書き込み走査回路における消費電力）
ここで、実施例２に係る書き込み走査回路１８Ｂにおける消費電力について図１９を用いて考える。図１９は、図１８のタイミングＡでの書き込み走査回路１８Ｂの動作状態についての動作説明図である。
【０１４７】
実施例１に係る書き込み走査回路１８Ａの場合と同様に、走査線数ｍが４８０本、１ラインの走査線１３の容量Ｃｖｓｃａｎが１００ｐＦ、最終段のバッファ１８４（ｉ）のＰ，ＮトランジスタＴｒ１ｐ，Ｔｒ１ｎのゲート容量Ｃｐ１，Ｃｎ１が共に０．６ｐＦ、最終前段のバッファ１８３（ｉ）のＰ，ＮトランジスタＴｒ２ｐ，Ｔｒ２ｎのゲート容量Ｃｐ２，Ｃｎ２が共に０．２ｐＦであると仮定する。
【０１４８】
図１９において、書き込み走査回路１８Ｂのバッファ１８３，１８４からなる出力回路の最終段での電源電位ＶＤＤＶｂＡＣの電源ラインの容量Ｃｖｄｄ１を見た場合、出力が“Ｈ”レベルとなっている１段（ｉ段）のみで、接続されているトランジスタＴｒ１ｐが導通状態にあるために、容量Ｃｖｄｄ１は、
Ｃｖｄｄ１＝Ｃｐ１＋Ｃｖｓｃａｎ＝１００．６ｐＦ
となる。ここでは、簡単のため、トランジスタＴｒ１ｐのゲート・ソース間の寄生容量は無視している。
【０１４９】
最終前段のバッファ１８３（ｉ）にはＤＣ電位が印加されており、ＡＣ波形が供給されているのが最終段のバッファ１８４（ｉ）であるため、ＶＤＤＶｂＡＣラインの容量は、容量Ｃｖｄｄ１となる。これにより、実施例１に係る書き込み走査回路１８Ａに比べて、実施例２に係る書き込み走査回路１８Ｂにおける消費電力を、少なくとも、Ｃｖｄｄ１／（Ｃｖｄｄ１＋Ｃｖｄｄ２）、即ち１００．６／（１００．６＋３８３．２）に低減できる。
【０１５０】
すなわち、走査パルスＡ（ｉ）の終わり部分で入力信号電圧Ｖｓｉｇに対して反比例して立ち下がるようなＡＣ電源の電源電位ＶＤＤＶｂＡＣを用いて、入力信号電圧Ｖｓｉｇに対して反比例するような立ち下がり波形を持つ書き込み信号ＷＳ（ｉ）を順次出力する書き込み走査回路１８において、その出力回路の最終段のバッファ１８４（ｉ）の電源をＡＣ電源とし、最終前段のバッファ１８３（ｉ）の電源をＤＣ電源とすることにより、書き込み走査回路１８における消費電力を、最終前段のバッファ１８３（ｉ）の電源をもＡＣ電源とする場合に比べて低減できる。
【０１５１】
なお、上記実施例１，２では、ＡＣ電源の電源電位ＶＤＤＶｂＡＣを、ＤＣ電源の電源電位ＶＤＤＶｂを基に生成することで、電源電位ＶＤＤＶｂＡＣの最大値を電源電位ＶＤＤＶｂと等しくするとしたが、必ずしも、電源電位ＶＤＤＶｂＡＣの最大値と電源電位ＶＤＤＶｂとを等しくする必要はない。
【０１５２】
ただし、電源電位ＶＤＤＶｂＡＣの最大値と電源電位ＶＤＤＶｂとを等しくした方が、ＡＣ電源の電源電位ＶＤＤＶｂＡＣを、ＤＣ電源の電源電位ＶＤＤＶｂを基に生成することができ、ＡＣ電源の電源電位ＶＤＤＶｂＡＣを生成する元となるＤＣ電源を増やす必要がないために、電源構成の簡素化を図る上で好ましいと言える。
【０１５３】
また、上記実施例１，２では、画素回路１１のサンプリングトランジスタ３３がＮチャネル型であるときに、入力信号電圧Ｖｓｉｇに対して反比例するような立ち下がり波形を持つ書き込み信号ＷＳ（ｉ）を生成する書き込み走査回路１８Ｂについて説明したが、画素回路１１のサンプリングトランジスタ３３がＰチャネル型であるときに、入力信号電圧Ｖｓｉｇに対して反比例するような立ち上がり波形を持つ書き込み信号ＷＳ（ｉ）を生成する場合は、図２０に示す書き込み走査回路１８Ｃにおいて、その出力回路の最終段のバッファ１８４（ｉ）の負側の電源電位ＶＳＳＶｂをＡＣ電源とし、最終前段のバッファ１８３（ｉ）の負側の電源電位ＶＳＳＶｂをＤＣ電源とすることにより、同様の作用効果を奏することができる。
【０１５４】
図２１に、負側の電源電位ＶＳＳＶｂにＡＣ電源を用いた場合の電源電位ＶＳＳＶｂＡＣの波形、ならびに走査パルスＡ（ｉ），Ａ（ｉ＋１）、走査パルスＢ（ｉ），Ｂ（ｉ＋１）、反転走査パルスＣ（ｉ），Ｃ（ｉ＋１）および書き込みパルスＷＳ（ｉ），ＷＳ（ｉ＋１）のタイミング関係を示す。
【０１５５】
このように、出力回路の最終段のバッファ１８４（ｉ）の負側の電源電位ＶＳＳＶｂをＡＣ電源とし、最終前段のバッファ１８３（ｉ）の負側の電源電位ＶＳＳＶｂをＤＣ電源とする実施例２に係る書き込み走査回路１８Ｂを用いることにより、駆動トランジスタ３２の画素ごとの特性バラツキを効果的に補正しつつ、書き込み信号ＷＳのＡＣ波形化による高画質化の影響による消費電力を抑制することができるために、高画質で低消費電力な表示装置を実現できる。
【０１５６】
また、上記実施例１，２において、電源電位ＶＤＤＶｂＡＣの電位が下がった場合、最終段のバッファ１８４（ｉ）の電源電位ＶＤＤＶｂと書き込み信号ＷＳの走査線１３とを接続するＰｃｈＭＯＳトランジスタにおけるゲート・ソース間電圧の絶対値が小さくなる、即ち当該ＭＯＳトランジスタの抵抗が高くなるという問題が生じる。このように、最終段のバッファ１８４（ｉ）のＰｃｈＭＯＳトランジスタの抵抗が上昇した場合、電源電位ＶＤＤＶｂＡＣの波形によって決定される書き込み信号ＷＳの波形が、抵抗の遅延などによって不正確になり、バラツキの補正能力が減少する。
【０１５７】
この問題を解消する回路として、図２２の走査回路を用いれば良い。本回路では、最終段のバッファ１８４（ｉ）の電源電位ＶＤＤＶｂと書き込み信号ＷＳの走査線１３とを接続するスイッチとして、ＰｃｈＭＯＳトランジスタではなく、ＣＭＯＳトランジスタを用いるようにしている。これにより、電源電位ＶＤＤＶｂＡＣの電位によらず、最終段のバッファ１８４（ｉ）の電源電位ＶＤＤＶｂと走査線１３とを接続するスイッチを低抵抗に保つことが可能になるために、バラツキを確実に補正することができる。
【０１５８】
［保護回路］
ところで、先述したように、ＡＣ電源の電源電位ＶＤＤＶｂＡＣを生成するＶＤＤＶｂＡＣ生成回路４０は、例えば、各種の走査回路１８〜２１およびデータ線駆動回路２２が形成された表示パネル６０の外部に設けられている（図１０参照）。
【０１５９】
そして、図２３に示すように、ＶＤＤＶｂＡＣ生成回路４０で生成された電源電位ＶＤＤＶｂＡＣは、端子６１から表示パネル６０の内部に取り込まれ、当該端子６１に電気的に接続された第１電源ライン６２を通して書き込み走査回路１８の出力回路の最終段バッファにその電源電位として供給される。
【０１６０】
また、ＤＣ電源である第２の電源電位ＶＤＤ（ＶＤＤＶｂ）は、端子６３から表示パネル６０の内部に取り込まれ、当該端子６３に電気的に接続された第２電源ライン６４を通して書き込み走査回路１８の出力回路の最終段バッファよりも前段のバッファにその電源電位として供給される。
【０１６１】
このように、端子６１，６３等を有する表示パネル６０においては、これら端子６１，６３が生産工程で露出していると、静電気や表示パネル６０の帯電等によって表示パネル６０内の回路素子等が破壊される懸念がある（いわゆる、静電破壊）。
【０１６２】
（実施例１）
そこで、例えば図２３に示すように、電源電位ＶＤＤＶｂＡＣが与えられる端子６１に接続された第１電源ライン６２と基準電位ノード（例えば、グランド電位ノード）との間に保護回路６５、例えば保護抵抗を接続する。保護回路６５としては、抵抗素子に限られるものではなく、ダイオード等であってもよい。
【０１６３】
このように、例えば電源電位ＶＤＤＶｂＡＣを伝送する第１電源ライン６２と基準電位ノードとの間に保護回路６５を接続することにより、端子６１が生産工程で露出していて静電気や表示パネル６０の帯電等によって高い電圧が端子６１を通して第１電源ライン６２に入力されたとしても、当該高い電圧を保護回路６５が基準電位ノードに逃がす作用をなすため、表示パネル６０内の回路素子等を静電破壊から保護できる。
【０１６４】
ここで、第１電源ライン６２に電源電位ＶＤＤＶｂＡＣを供給するＶＤＤＶｂＡＣ生成回路４０、例えば図１４に示したＶＤＤＶｂＡＣ生成回路４０Ｂについて考察する。
【０１６５】
ＶＤＤＶｂＡＣ生成回路４０Ｂは、ＤＣレベルを決定する電源電位ＶＤＤＶｂへの接続と、それ以外の電源電位への抵抗素子Ｒ１１，Ｒ１２を介しての接続とをスイッチＳ１１〜Ｓ１３を切り替えることで実現している。また、抵抗素子Ｒ１１，Ｒ１２と放電スイッチＳＷ１２，ＳＷ１３の直列接続（放電経路）を複数並列に並べることにより、その時定数によって電圧変動の時定数を制御している。
【０１６６】
ここで、ＶＤＤＶｂＡＣ生成回路４０ＢのキャパシタＣの容量値をＣｐｅｒ、抵抗素子Ｒ１１，Ｒ１２の各抵抗値をＲ１，Ｒ２、表示パネル６０の寄生容量６６（図２３参照）の容量値をＣｐａｎｅｌとすると、スイッチＳＷ１２がオンしたときの時定数τ１は、
τ１＝（Ｃｐｅｒ＋Ｃｐａｎｅｌ）・Ｒ１
となり、スイッチＳＷ１３がオンしたときの時定数τ２は、
τ２＝（Ｃｐｅｒ＋Ｃｐａｎｅｌ）・Ｒ２
となる。
【０１６７】
ただし、ＶＤＤＶｂＡＣ生成回路４０Ｂにおいて、スイッチＳＷ１１とスイッチＳＷ１２（もしくは、スイッチＳＷ１１とスイッチＳＷ１３）が同時にオンした場合、電源電位ＶＤＤＶｂからグランドへの貫通電流が流れるため、スイッチＳＷ１１のオンとスイッチＳＷ１２のオン（もしくは、スイッチＳＷ１１のオンとスイッチＳＷ１３のオン）が切り替わるタイミングで、同時にオンしないようにするために十分な時間（ｔ２１−ｔ２２）を空けることが必要となる。
【０１６８】
これにより、ｔ１１−ｔ１２の期間では、スイッチＳＷ１１〜ＳＷ１３のいずれもがオフ状態にあるために、ＶＤＤＶｂＡＣ生成回路４０Ｂの出力ノード（キャパシタＣの出力端）がフローティングとなる。すると、図２４に示すように、スイッチＳＷ１１のオンからスイッチＳＷ１２のオンに切り替わるタイミングで、ＶＤＤＶｂＡＣ生成回路４０Ｂの出力電位、即ち電源電位ＶＤＤＶｂＡＣが降下する。
【０１６９】
これは、キャパシタＣの電荷の保護回路６５による放電が起こるためである。ここで、保護回路６５の抵抗値をＲｐｒｏｔｅｃｔとすると、保護回路６５による放電の際の時定数τは、
τ＝（Ｃｐｅｒ＋Ｃｐａｎｅｌ）・Ｒｐｒｏｔｅｃｔ
となる。
【０１７０】
このように、保護回路６５による放電によって電源電位ＶＤＤＶｂＡＣが降下すると、保護回路６５の抵抗値Ｒｐｒｏｔｅｃｔのバラツキが、電源電位ＶＤＤＶｂＡＣのレベルがばらつく原因となり、移動度補正の正確な補正動作を妨げるために、表示画像の劣化の原因となる。この保護回路６５に伴う不具合を解消すべくなされたのが、以下に説明する実施例２〜４である。
【０１７１】
（実施例２）
図２５は、保護回路の実施例２に係る接続関係を示す図であり、図中、図２３と同等部分には同一符号を付して示している。図２５に示すように、本実施例２では、保護回路６５（本例では、抵抗素子）を第１電源ライン６２と第２電源ライン６４との間に接続した構成を採っている。
【０１７２】
上記の構成によれば、図１４において、スイッチＳＷ１１のオンとスイッチＳＷ１２のオン（もしくは、スイッチＳＷ１１のオンとスイッチＳＷ１３のオン）が切り替わるタイミング（図１５のｔ１１−ｔ１２）で、ＶＤＤＶｂＡＣ生成回路４０Ｂの出力ノードがフローティングになったとしても、キャパシタＣの電荷を放電する経路が存在しないため、電源電位ＶＤＤＶｂＡＣの電圧降下を防ぐことができる。
【０１７３】
これにより、正確な移動度補正動作を実行できる。また、端子６１が生産工程で露出していて静電気や表示パネル６０の帯電等によって高い電圧が端子６１を通して第１電源ライン６２に入力されたとしても、当該高い電圧を保護回路６５が第２電源ライン６４を通してＤＣ電源側に逃がし、表示パネル６０内の回路素子等を静電破壊から保護する作用をなすため、静電気や帯電に強く、高画質な表示装置の実現が可能になる。
【０１７４】
（実施例３）
図２６は、保護回路の実施例３に係る接続関係を示す図であり、図中、図２３と同等部分には同一符号を付して示している。図２６に示すように、本実施例３では、第１保護回路６５Ａ（本例では、抵抗素子）を第１電源ライン６２と第２電源ライン６４との間に接続し、第２保護回路６５Ｂ（本例では、抵抗素子）を第２電源ライン６４と基準電位ノード（例えば、グランド電位ノード）との間に接続した構成を採っている。
【０１７５】
上記の構成によれば、図１４において、スイッチＳＷ１１のオンとスイッチＳＷ１２のオン（もしくは、スイッチＳＷ１１のオンとスイッチＳＷ１３のオン）が切り替わるタイミング（図１５のｔ１１−ｔ１２）で、ＶＤＤＶｂＡＣ生成回路４０Ｂの出力ノードがフローティングになったとしても、キャパシタＣの電荷を放電する経路が存在しないため、電源電位ＶＤＤＶｂＡＣの電圧降下を防ぐことができる。
【０１７６】
また、第１電源ライン６２が第１保護回路６５Ａ、第２電源ライン６４および第２保護回路６５Ｂを介して間接的に基準電位ノードに接続されることになるため、端子６１が生産工程で露出していて静電気や表示パネル６０の帯電等によって高い電圧が端子６１を通して第１電源ライン６２に入力されたとしても、当該高い電圧を第１，第２保護回路６５Ａ，６５Ｂが基準電位ノードに逃がす作用をなすため、表示パネル６０内の回路素子等を静電破壊から保護できる。
【０１７７】
このようにして、ＶＤＤＶｂＡＣ生成回路４０Ｂの出力ノードのフローティング期間での電源電位ＶＤＤＶｂＡＣの電圧降下を防ぐことで、正確な移動度補正動作を行うことが可能になるため、表示画像の高画質化を図ることができるとともに、第１，第２保護回路６５Ａ，６５Ｂの作用によって静電気や帯電に強い表示装置の実現が可能になる。
【０１７８】
（実施例４）
図２７は、保護回路の実施例４に係る接続関係を示す図であり、図中、図２３と同等部分には同一符号を付して示している。図２７に示すように、本実施例４では、第１保護回路６５Ａ（本例では、抵抗素子）を第１電源ライン６２と第２電源ライン６４との間に接続し、第２保護回路６５Ｂ（本例では、抵抗素子）を第１電源ライン６２と基準電位ノード（例えば、グランド電位ノード）との間に接続するとともに、第２保護回路６５Ｂの抵抗値を第１保護回路６５Ａの抵抗値よりも大きく設定した構成を採っている。
【０１７９】
上記の構成によれば、図１４において、スイッチＳＷ１１のオンとスイッチＳＷ１２のオン（もしくは、スイッチＳＷ１１のオンとスイッチＳＷ１３のオン）が切り替わるタイミング（図１５のｔ１１−ｔ１２）で、ＶＤＤＶｂＡＣ生成回路４０Ｂの出力ノードがフローティングになったときに、第１電源ライン６２と基準電位ノードとの間に第２保護回路６５Ｂが存在するものの、当該第２保護回路６５Ｂの抵抗値が第１保護回路６５Ａの抵抗値よりも大きいことにより、キャパシタＣの電荷の放電を最小限に抑えることができるため、実施例１の場合に比べて電源電位ＶＤＤＶｂＡＣの電圧降下を小さく抑えることができる。
【０１８０】
また、端子６１が生産工程で露出していて静電気や表示パネル６０の帯電等によって高い電圧が端子６１を通して第１電源ライン６２に入力されたとしても、当該高い電圧を第１保護回路６５Ａが第２電源ライン６４を通してＤＣ電源側に逃がし、第２保護回路６５Ｂが基準電位ノードに逃がす作用をなすため、表示パネル６０内の回路素子等を静電破壊から保護できる。
【０１８１】
このようにして、ＶＤＤＶｂＡＣ生成回路４０Ｂの出力ノードのフローティング期間での電源電位ＶＤＤＶｂＡＣの電圧降下を最小限に抑えることで、正確な移動度補正動作を行うことが可能になるため、表示画像の高画質化を図ることができるとともに、第１，第２保護回路６５Ａ，６５Ｂの作用によって静電気や帯電に強い表示装置の実現が可能になる。
【０１８２】
なお、実施例１〜４では、ＶＤＤＶｂＡＣ生成回路４０としてＶＤＤＶｂＡＣ生成回路４０Ｂを用いた場合を例に挙げて説明したが、ＶＤＤＶｂＡＣ生成回路４０Ａを用いた場合にも同様のことが言える。
【０１８３】
また、実施例１〜４では、ＶＤＤＶｂＡＣ生成回路４０（４０Ａ，４０Ｂ）を表示パネル６０の外部に設ける場合を前提として説明したが、本発明は、ＶＤＤＶｂＡＣ生成回路４０を表示パネル６０の内部に設ける場合にも適用可能である。ＶＤＤＶｂＡＣ生成回路４０を表示パネル６０の内部に設ける場合には、端子６１，６３が存在しないことになるが、その場合にも表示パネル６０の帯電等によって第１電源ライン６２に高い電圧が乗る場合があることから、保護回路６５（６５Ａ，６５Ｂ）を設けることで、帯電等に強い表示装置の実現が可能になる。
【０１８４】
ただし、ＶＤＤＶｂＡＣ生成回路４０を表示パネル６０の外部に設ける場合に適用した方が、帯電等に加えて静電気に強い表示装置の実現が可能になるため有利である。また、ＶＤＤＶｂＡＣ生成回路４０を表示パネル６０の外部に設けることで、ＶＤＤＶｂＡＣ生成回路４０Ａを構成する電流源Ｉ１１，Ｉ１２の各電流値や、ＶＤＤＶｂＡＣ生成回路４０Ｂを構成する抵抗素子Ｒ１１，Ｒ１２の各抵抗値の変更を容易に実現できるため、キャパシタＣの電荷の放電時定数を自由に調整（設定）できるという利点がある。
【０１８５】
［変形例］
上記実施形態では、入力信号電圧Ｖｓｉｇに対して反比例ような立ち下がり波形または立ち上がり波形を持つ書き込み信号ＷＳを生成するに当たって、書き込み走査回路１８における出力回路の最終段のバッファ１８４（ｉ）にＡＣ電源を用いるとしたが、本発明は入力信号電圧Ｖｓｉｇに対して反比例ような立ち下がり波形または立ち上がり波形を持つ書き込み信号ＷＳを生成する場合に限られるものではなく、パルス波形の走査パルスを基にアナログ波形の書き込み信号ＷＳを生成する信号生成回路全般に対して、その出力回路の最終段バッファにＡＣ電源を用いる技術思想を適用することが可能である。
【０１８６】
また、上記実施形態では、画素回路１１の電気光学素子として、有機ＥＬ素子を用いた有機ＥＬ表示装置に適用した場合を例に挙げて説明したが、本発明はこの適用例に限られるものではなく、デバイスに流れる電流値に応じて発光輝度が変化する電流駆動型の電気光学素子（発光素子）を用いた表示装置全般に対して適用可能である。
【０１８７】
さらに、上記実施形態では、電気光学素子である例えば有機ＥＬ素子３１に加えて、駆動トランジスタ３２、サンプリングトランジスタ３３、スイッチングトランジスタ３４〜３６およびキャパシタ３７を有する画素回路１１を用いた表示装置に適用した場合を例に挙げて説明したが、本発明はこの適用例に限られるものではない。以下に、他の画素回路についていくつか例を挙げて説明する。
【０１８８】
（他の画素回路１）
図２８は、他の画素回路１（１１Ａ）の回路構成を示す回路図であり、図１の画素回路１１と同等部分には同一符号を付して示している。図２８に示すように、画素回路１１Ａは、有機ＥＬ素子３１に加えて、駆動トランジスタ３２、サンプリングトランジスタ３３、スイッチングトランジスタ３５およびキャパシタ３７を構成素子として有する回路構成となっている。
【０１８９】
ここで、駆動トランジスタ３２、サンプリングトランジスタ３３およびスイッチングトランジスタ３５としてＮチャネル型のＴＦＴが用いられている。ただし、ここでの駆動トランジスタ３２、サンプリングトランジスタ３３およびスイッチングトランジスタ３５の導電型の組み合わせは一例に過ぎず、これらの組み合わせに限られるものではない。
【０１９０】
有機ＥＬ素子３１は、カソード電極が第１の電源電位ＶＳＳ（ここでは、接地電位ＧＮＤ）に接続されている。駆動トランジスタ３２は、有機ＥＬ素子３１を電流駆動するためのものであり、ソースが有機ＥＬ素子３１のアノード電極に接続されてソースフォロア回路を形成しており、ドレインに駆動信号ＤＳが印加される構成となっている。サンプリングトランジスタ３３は、ソースがデータ線１７に、ドレインが駆動トランジスタ３２のゲートにそれぞれ接続されており、ゲートに書き込み信号ＷＳが印加される。
【０１９１】
スイッチングトランジスタ３５は、ドレインが第３の電源電位Ｖｏｆｓに、ソースがサンプリングトランジスタ３３のドレイン（駆動トランジスタ３２のゲート）にそれぞれ接続されており、ゲートに補正用走査信号ＡＺが印加される。キャパシタ３７は、一端が駆動トランジスタ３２のゲート（サンプリングトランジスタ３３のドレイン）に接続され、他端が駆動トランジスタ３２のソース（有機ＥＬ素子３１のアノード電極）に接続されている。
【０１９２】
上述した接続関係にて各構成素子が接続されてなる画素回路１１Ａにおいて、各構成素子は次のような作用をなす。すなわち、サンプリングトランジスタ３３は、導通状態となることにより、データ線１７を通して供給される入力信号電圧Ｖｓｉｇ（＝Ｖｏｆｓ＋Ｖｄａｔａ；Ｖｄａｔａ＞０）をサンプリングする。このサンプリングされた信号電圧Ｖｓｉｇは、キャパシタ３７に保持される。
【０１９３】
駆動トランジスタ３２は、ドレインに電源電位ＶＤＤが印加されているときに、キャパシタ３７に保持された信号電圧Ｖｓｉｇに応じた電流値を有機ＥＬ素子３１に供給することによって当該有機ＥＬ素子３１を駆動する（電流駆動）。スイッチングトランジスタ３５は、適宜導通状態になることにより、有機ＥＬ素子３１の電流駆動に先立って駆動トランジスタ３２の閾値電圧Ｖｔｈ３２を検知し、あらかじめその影響をキャンセルするために当該検知した閾値電圧Ｖｔｈ３２をキャパシタ３７に保持する。
【０１９４】
この画素回路１１Ａでは、第２の電源電位ＶＤＤを固定ではなく、適当なタイミングで“Ｌ”レベル（本例では、電源電位ＶＳＳ）に振るようにすることで、図１におけるスイッチングトランジスタ３４，３６の機能を実現する構成を採っている。すなわち、電源電位ＶＤＤは図１の画素回路１１におけるスイッチングトランジスタ３４を駆動する駆動信号ＤＳに相当する。画素回路１１Ａの回路構成によれば、図１の画素回路１１に比べて、画素回路１つにつきトランジスタ数を２個削減できるとともに、図１における駆動線１４および第二補正用走査線１６の各配線を削減できることになる。
【０１９５】
なお、上記の画素回路１１Ａにおいて、書き込み信号ＷＳと補正用走査信号ＡＺとが同時に“Ｈ”レベルとなる期間が存在しないため、スイッチングトランジスタ３５をサンプリングトランジスタ３３に共通化、電源電位Ｖｏｆｓの電源線をデータ線（信号線）１７に共通化できる。この場合、データ線１７より、補正用走査信号ＡＺが“Ｈ”レベルに相当する期間に電源電位Ｖｏｆｓを供給し、書き込み信号ＷＳが“Ｈ”レベルに相当する期間に入力信号電圧Ｖｓｉｇを供給するようにすれば良い。
【０１９６】
図２９に、画素回路１１Ａを駆動する書き込み信号ＷＳ、駆動信号ＤＳおよび第一補正用走査信号ＡＺ１のタイミング関係、ならびに駆動トランジスタ３２のゲート電位Ｖｇおよびソース電位Ｖｓの変化をそれぞれ示す。
【０１９７】
図２９のタイミング波形図では、時刻ｔ２１から時刻ｔ２７までの期間を１フィールド期間としている。そして、この１フィールド期間において、時刻ｔ２１−ｔ２２が閾値補正準備期間、時刻ｔ２２−ｔ２３が閾値補正期間、時刻ｔ２４−ｔ２５がデータ書き込み＋移動度補正期間、時刻ｔ２５−ｔ２６が有機ＥＬ素子３１の発光期間となる。
【０１９８】
すなわち、画素回路１１Ａでは、電源電位ＶＤＤがＶＳＳレベルのときに補正用走査信号ＡＺが“Ｈ”レベルになることで（ｔ２１−ｔ２２）、駆動トランジスタ３２の閾値電圧Ｖｔｈ３２のバラツキを補正するための閾値補正準備が行われ、電源電位ＶＤＤがＶＤＤレベルのときに書き込み信号ＷＳが“Ｈ”レベルになることで（ｔ２４−ｔ２５）、データＶｄａｔａの書き込みと駆動トランジスタ３２の移動度μのバラツキ補正が並行して行われることになる。
【０１９９】
このように、有機ＥＬ素子３１に加えて、駆動トランジスタ３２、サンプリングトランジスタ３３、スイッチングトランジスタ３５およびキャパシタ３７を構成素子として有する回路構成の画素回路１１Ａにおいても、駆動トランジスタ３２の閾値電圧Ｖｔｈ３２の画素ごとのバラツキを補正（キャンセル）する閾値補正および駆動トランジスタ３２の移動度μの画素ごとのバラツキを補正する移動度補正を実行できる。これらの補正機能の実行により、駆動トランジスタ３２の特性バラツキに起因する輝度差のない、高画質な表示装置を実現できる。
【０２００】
そして、移動度μの補正において、書き込み信号ＷＳのパルス幅、具体的には書き込み信号ＷＳの立ち下がり波形で決まる移動度補正時間ｔを入力信号電圧Ｖｓｉｇに反比例するように設定することで、入力信号電圧Ｖｓｉｇに対応した最適な移動度補正時間ｔを設定できるために、黒レベルから白レベルまで入力信号電圧Ｖｓｉｇの全レベル範囲に亘って駆動トランジスタ３２のドレイン・ソース間電流Ｉｄｓの移動度μに対する依存性をより確実に打ち消すことができる、即ち移動度μの画素ごとのバラツキをより確実に補正することができる。
【０２０１】
駆動トランジスタ３２のゲートに印加される実効的な入力信号電圧Ｖｄａｔａに反比例するような立ち下がり波形を持つ書き込み信号ＷＳついては、図１０に示したＶＤＤＶｂＡＣ生成回路４０で生成した、入力信号電圧Ｖｓｉｇに対して反比例して立ち下がるようなアナログ波形の電源電位ＶＤＤＶｂＡＣを、図８に示した書き込み走査回路１８Ａ（ｉ）のバッファ１８３（ｉ），１８４（ｉ）または図１７に示した書き込み走査回路１８Ｂ（ｉ）のバッファ１８４（ｉ）にその正側の電源電位として供給することによって生成することができる。
【０２０２】
なお、本画素回路１１Ａの変形例として、データ線１７を通して入力信号電圧Ｖｓｉｇと電源電位Ｖｏｆｓとを時分割で供給し、これらをサンプリングトランジスタ３３によって時分割で書き込む構成を採ることも可能である。このような構成を採ることにより、サンプリングトランジスタ３３にスイッチングトランジスタ３５の機能をも持たせることができるために、トランジスタ数をさらに削減できるとともに、図１における第一補正用走査線１５の配線も削減できることになる。
【０２０３】
（他の画素回路２）
図３０は、他の画素回路２（１１Ｂ）の回路構成を示す回路図である。図３０に示すように、画素回路１１Ｂは、有機ＥＬ素子５１に加えて、駆動トランジスタ５２、サンプリングトランジスタ５３、スイッチングトランジスタ５４〜５６およびキャパシタ５７，５８を構成素子として有する回路構成となっている。
【０２０４】
ここで、駆動トランジスタ５２およびスイッチングトランジスタ５５としてＰチャネル型のＴＦＴが用いられ、サンプリングトランジスタ５３およびスイッチングトランジスタ５４，５６としてＮチャネル型のＴＦＴが用いられている。ただし、ここでの駆動トランジスタ５２、サンプリングトランジスタ５３およびスイッチングトランジスタ５４〜５６の導電型の組み合わせは一例に過ぎず、これらの組み合わせに限られるものではない。
【０２０５】
有機ＥＬ素子５１は、カソード電極が電源電位ＶＳＳ（ここでは、接地電位ＧＮＤ）に接続されている。駆動トランジスタ５２は、有機ＥＬ素子５１を電流駆動するためのものであり、ソースが電源電位ＶＤＤ（ここでは、正の電源電位）に接続されている。サンプリングトランジスタ５３は、ソースがデータ線１７に、ドレインがノードＮ２１にそれぞれ接続されており、ゲートに書き込み信号ＷＳが適宜印加される。
【０２０６】
スイッチングトランジスタ５４は、ドレインが駆動トランジスタ５２のドレインに、ソースが有機ＥＬ素子５１のアノード電極にそれぞれ接続されており、ゲートに駆動信号ＤＳが適宜印加される。スイッチングトランジスタ５５は、駆動トランジスタ５２のゲートとソースとの間に接続され、ゲートに第一補正用走査信号ＡＺ１が適宜印加される。
【０２０７】
スイッチングトランジスタ５６は、ドレインが電源電位Ｖｏｆｓに、ソースがノードＮ２１にそれぞれ接続されており、ゲートに第二補正用走査信号ＡＺ２が適宜印加される。キャパシタ５７は、第２の電源電位ＶＤＤと接続ノードＮ２１との間に接続されている。キャパシタ５８は、ノードＮ２１と駆動トランジスタ５２のゲートとの間に接続されている。
【０２０８】
図３１に、画素回路１１Ｂを駆動する書き込み信号ＷＳ、駆動信号ＤＳおよび第一，第二補正用走査信号ＡＺ１，ＡＺ２のタイミング関係、ならびにノードＮ２１の電位Ｖｉｎおよび駆動トランジスタ５２のゲート電位Ｖｇの変化をそれぞれ示す。
【０２０９】
図３１のタイミング波形図では、時刻ｔ３１から時刻ｔ３９までの期間を１フィールド期間としている。そして、この１フィールド期間において、時刻ｔ３１−ｔ３２が閾値補正準備期間、時刻ｔ３２−ｔ３３が閾値補正期間、時刻ｔ３４−ｔ３５がデータ書き込み期間、時刻ｔ３５−ｔ３６が移動度補正期間、時刻ｔ３７−ｔ３８が有機ＥＬ素子５１の発光期間となる。
【０２１０】
すなわち、画素回路１１Ｂにおいては、書き込み信号ＷＳおよび第一補正用走査信号ＡＺ１が共に“Ｌ”レベル、駆動信号ＤＳおよび第二補正用走査信号ＡＺ２が共に“Ｈ”レベルになることで（ｔ３１−ｔ３２）、駆動トランジスタ５２の閾値電圧Ｖｔｈ５２のバラツキを補正するための閾値補正準備が行われ、書き込み信号ＷＳ、駆動信号ＤＳおよび第一補正用走査信号ＡＺ１が共に“Ｌ”レベルになることで（ｔ３２−ｔ３３）、駆動トランジスタ５２の閾値電圧Ｖｔｈ５２のバラツキ補正が行われる。
【０２１１】
また、書き込み信号ＷＳおよび第一補正用走査信号ＡＺ１が共に“Ｈ”レベルになり、駆動信号ＤＳおよび第二補正用走査信号ＡＺ２が共に“Ｌ”レベルになることで（ｔ３４−ｔ３５）、データＶｄａｔａの書き込みが行われ、書き込み信号ＷＳが“Ｈ”レベルにある状態、即ちデータＶｄａｔａが書き込まれている状態で第一補正用走査信号ＡＺ１が“Ｌ”レベルになることで（時刻ｔ３５−ｔ３６）、駆動トランジスタ５２の移動度μのバラツキ補正が行われる。
【０２１２】
通常の発光期間（ｔ３７〜ｔ３８）では、書き込み信号ＷＳおよび第一補正用走査信号ＡＺ１が共に“Ｌ”レベルに、駆動信号ＤＳおよび第二補正用走査信号ＡＺ２が共に“Ｈ”レベルになることで、サンプリングトランジスタ５３およびスイッチングトランジスタ５５，５６が非導通状態となり、スイッチングトランジスタ５４が導通状態となる。このとき、駆動トランジスタ５２は、飽和領域で動作するように設計されているために定電流源として動作する。
【０２１３】
その結果、駆動トランジスタ５２からスイッチングトランジスタ５４を通して、有機ＥＬ素子５１に対して先述した式（１）で与えられる一定のドレイン・ソース間電流Ｉｄｓが供給されるために、有機ＥＬ素子５１が発光する。その後、時刻ｔ３８で駆動信号ＤＳが“Ｌ”レベルから“Ｈ”レベルに遷移することで、スイッチングトランジスタ５４が非導通となり、駆動トランジスタ５２への電流供給経路が遮断されるため、有機ＥＬ素子５１の発光が停止し、非発光期間に入る。
【０２１４】
このように、有機ＥＬ素子５１に加えて、駆動トランジスタ５２、サンプリングトランジスタ５３、スイッチングトランジスタ５４〜５６およびキャパシタ５７，５８を構成素子として有する回路構成の画素回路１１Ｂにおいても、駆動トランジスタ５２の閾値電圧Ｖｔｈ５２のバラツキを補正する閾値補正および駆動トランジスタ５２の移動度μのバラツキを補正する移動度補正を実行できる。これらの補正機能の実行により、駆動トランジスタ５２の特性バラツキに起因する輝度差のない、高画質な表示装置を実現できる。
【０２１５】
そして、移動度μの補正において、第一補正用走査信号ＡＺ１のパルス幅、具体的には第一補正用走査信号ＡＺ１の立ち上がり波形で決まる移動度補正時間ｔを入力信号電圧Ｖｓｉｇに反比例するように設定することで、入力信号電圧Ｖｓｉｇに対応した最適な移動度補正時間ｔを設定できるために、黒レベルから白レベルまで入力信号電圧Ｖｓｉｇの全レベル範囲に亘って駆動トランジスタ５２のドレイン・ソース間電流Ｉｄｓの移動度μに対する依存性をより確実に打ち消すことができる、即ち移動度μの画素ごとのバラツキをより確実に補正することができる。
【０２１６】
図３２に示すように、入力信号電圧Ｖｓｉｇに反比例するような立ち上がり波形を持つ第一補正用走査信号ＡＺ１については、図１０に示したＶＤＤＶｂＡＣ生成回路４０と同じ原理（極性が逆）を用いて、入力信号電圧Ｖｓｉｇに反比例するような立ち上がり波形を持つアナログ波形の電源電位ＶＳＳＶｂＡＣを生成し、この電源電位ＶＳＳＶｂＡＣを図２０に示した書き込み走査回路１８Ｃ（ｉ）と同じ構成の第一補正用走査回路のバッファ１８４（ｉ）に負側の電源電位として供給することによって生成できる。
【０２１７】
このように、駆動トランジスタ５２のゲート・ソース間に接続されたＰチャネルのスイッチングトランジスタ５５のゲートに印加される第一補正用走査信号ＡＺ１を、“Ｌ”レベルから“Ｈ”レベルに遷移するときの立ち上がり波形（スイッチングトランジスタ５５がＮチャネルのときは立ち下がり波形）を、図３２に示すようにすれば良い。ここで、移動度補正前の駆動トランジスタ５２のＶｇｓ−Ｖｔｈ＝Ｖｄａｔａとすると、最適に補正されたときのＶｇｓ−Ｖｔｈは式（９）に示したようにＶｇｓ−Ｖｔｈ＝Ｖｄａｔａ／２となる。
【０２１８】
したがって、駆動トランジスタ５２のゲートに印加される実効的な入力信号電圧Ｖｄａｔａに対して、補正時間が反比例するように、即ち駆動トランジスタ５２のゲートに印加される実効的な入力信号電圧Ｖｄａｔａの２分の１であるＶｄａｔａ／２に対して反比例する波形に設定することで、スイッチングトランジスタ５５のゲート・ソース間電圧が閾値電圧Ｖｔｈ５３になったところで当該スイッチングトランジスタ５５がカットオフするように設定すれば良い。
【０２１９】
具体的には、図３２の波形図から明らかなように、スイッチングトランジスタ５５は、白レベルに対応した入力信号電圧Ｖｓｉｇ（白）のときには、ゲート・ソース間電圧が（Ｖｄａｔａ（白）／２）＋Ｖｏｆｓ＋Ｖｔｈ５３になったところでカットオフするために移動度補正時間ｔ（白）が一番短く設定され、グレーレベルに対応した入力信号電圧Ｖｓｉｇ（グレー）のときには、ゲート・ソース間電圧が（Ｖｄａｔａ（グレー）／２）＋Ｖｏｆｓ＋Ｖｔｈ５３になったところでカットオフするために移動度補正時間ｔ（グレー）が移動度補正時間ｔ（白）よりも長く設定されることになる。
【０２２０】
駆動トランジスタ３２のゲートに印加される実効的な入力信号電圧Ｖｄａｔａに反比例する立ち上がり波形を持つアナログ波形の電源電位ＶＳＳＶｘを生成する具体例なＶＳＳＶｘ生成回路としては、図１０に示したＶＤＤＶｂＡＣ生成回路４０と基本的に同じ原理（極性が逆）のＶＳＳＶｂＡＣ生成回路を用いることができる。このＶＳＳＶｂＡＣ生成回路を用いることにより、折れ線の立ち上がり波形を持つ電源電位ＶＳＳＶｂＡＣを生成することができる。そして、この電源電位ＶＳＳＶｂＡＣを基に第一補正用走査信号ＡＺ１を生成することにより、図３３に示すように、当該第一補正用走査信号ＡＺ１も折れ線の立ち上がり波形となる。
【０２２１】
なお、今回の説明は、データ書き込みのときデータ線１７の電圧変動Ｖｄａｔａが完全に駆動トランジスタ５２のゲート・ソース間電圧Ｖｇｓへ印加される場合について行っている。これは、キャパシタ５８が十分に大きいことを仮定している。この（書き込みゲイン：Ｇｗ）＝（Ｖｇｓの電圧変動）／（信号線の電圧変動）が１００％で無い場合は、入力信号電圧ＶｄａｔａをＧｗ・Ｖｄａｔａを置き換えて考えれば良い。
【０２２２】
（他の画素回路３）
図３４は、他の画素回路３（１１Ｃ）の回路構成を示す回路図であり、図中、図２２と同等部分には同一符号を付して示している。図３４に示すように、画素回路１１Ｃは、有機ＥＬ素子５１に加えて、駆動トランジスタ５２、サンプリングトランジスタ５３、スイッチングトランジスタ５４〜５６，５９およびキャパシタ５７，５８を構成素子として有する回路構成となっている。
【０２２３】
すなわち、画素回路１１Ｃは、図２２の画素回路１１Ｂに対してスイッチングトランジスタ５９が追加された回路構成となっている。スイッチングトランジスタ５９は、データ線１７と駆動トランジスタ５２のドレイン（スイッチングトランジスタ５４のドレイン）との間に接続されており、ゲートに第三補正用走査信号ＡＺ３が適宜印加される。
【０２２４】
ここで、駆動トランジスタ５２およびスイッチングトランジスタ５９としてＰチャネル型のＴＦＴが用いられ、サンプリングトランジスタ５３およびスイッチングトランジスタ５４〜５６としてＮチャネル型のＴＦＴが用いられている。ただし、ここでの駆動トランジスタ５２、サンプリングトランジスタ５３およびスイッチングトランジスタ５４〜５６，５９の導電型の組み合わせは一例に過ぎず、これらの組み合わせに限られるものではない。
【０２２５】
図３５に、画素回路１１Ｃを駆動する書き込み信号ＷＳ、駆動信号ＤＳおよび第一，第二，第三補正用走査信号ＡＺ１，ＡＺ２，ＡＺ３のタイミング関係、ならびにノードＮ２１の電位Ｖｉｎおよび駆動トランジスタ５２のゲート電位Ｖｇの変化をそれぞれ示す。
【０２２６】
図３５のタイミング波形図から明らかなように、本画素回路１１Ｃでは、画素回路１１Ｂにおけるスイッチングトランジスタ５５の機能を、２つのスイッチングトランジスタ５５，５９が担うことになる。特に、スイッチングトランジスタ５９が移動度補正動作を担うことになる。そして、第三補正用走査信号ＡＺ３のパルス幅、具体的には第三補正用走査信号ＡＺ３の立ち上がり波形で移動度補正期間ｔ３５−ｔ３６が決定される。
【０２２７】
このとき、入力信号電圧Ｖｓｉｇに応じて、駆動トランジスタ５２のゲート電位が変動するため、他の画素回路２と同様に、移動度補正時間ｔが決まるように、第三補正用走査信号ＡＺ３の立ち上がり波形で決まる移動度補正時間ｔを入力信号電圧Ｖｓｉｇに反比例するように設定することで、入力信号電圧Ｖｓｉｇに対応した最適な移動度補正時間ｔを設定できるために、黒レベルから白レベルまで入力信号電圧Ｖｓｉｇの全レベル範囲に亘って駆動トランジスタ５２のドレイン・ソース間電流Ｉｄｓの移動度μに対する依存性をより確実に打ち消すことができる、即ち移動度μの画素ごとのバラツキをより確実に補正することができる。
【０２２８】
駆動トランジスタ３２のゲートに印加される実効的な入力信号電圧Ｖｄａｔａに反比例する立ち上がり波形を持つ第三補正用走査信号ＡＺ３については、第一補正用走査信号ＡＺ１と同様に、図１０に示したＶＤＤＶｂＡＣ生成回路４０と同じ原理（極性が逆）を用いて、駆動トランジスタ３２のゲートに印加される実効的な入力信号電圧Ｖｄａｔａに反比例するような立ち上がり波形を持つアナログ波形の電源電位ＶＳＳＶｂＡＣを生成し、この電源電位ＶＳＳＶｂＡＣを図２０に示した書き込み走査回路１８Ｃ（ｉ）と同じ構成の第三補正用走査回路のバッファ１８４（ｉ）に負側の電源電位として供給することによって生成できる。
【０２２９】
なお、画素回路１１の他の回路例としては、上述した画素回路１〜３に限られるものではない。すなわち、本発明は、電気光学素子に加えて、少なくとも、電気光学素子を駆動する駆動トランジスタと、映像信号をサンプリングして書き込むサンプリングトランジスタと、表示期間に亘って駆動トランジスタのゲート・ソース間電圧を保持するキャパシタとを含む画素回路がマトリクス状に配置されてなる表示装置全般に適用可能である。
【０２３０】
［適用例］
以上説明した本発明による表示装置は、一例として、図３６〜図４０に示す様々な電子機器、例えば、デジタルカメラ、ノート型パーソナルコンピュータ、携帯電話等の携帯端末装置、ビデオカメラなど、電子機器に入力された映像信号、若しくは、電子機器内で生成した映像信号を、画像若しくは映像として表示するあらゆる分野の電子機器の表示装置に適用することが可能である。
【０２３１】
このように、あらゆる分野の電子機器の表示装置として本発明による表示装置を用いることにより、先述した実施形態の説明から明らかなように、本発明による表示装置は、映像信号の信号電圧に適した移動度補正時間を設定することで、映像信号の信号電圧に応じて駆動トランジスタのドレイン・ソース間電流の移動度に対する依存性を打ち消すことができるために、各種の電子機器において、駆動トランジスタの移動度が画素ごとに異なることに起因するスジや輝度ムラの無い均一な画質の表示画像を得ることができる。
【０２３２】
なお、本発明による表示装置は、封止された構成のモジュール形状のものをも含む。例えば、画素アレイ部３０に透明なガラス等の対向部に貼り付けられて形成された表示モジュールが該当する。この透明な対向部には、カラーフィルタ、保護膜等、更には、上記した遮光膜が設けられてもよい。尚、表示モジュールには、外部から画素アレイ部への信号等を入出力するための回路部やＦＰＣ（フレキシブルプリントサーキット）等が設けられていてもよい。
【０２３３】
以下に、本発明が適用される電子機器の具体例について説明する。
【０２３４】
図３６は、本発明が適用されるテレビを示す斜視図である。本適用例に係るテレビは、フロントパネル１０２やフィルターガラス１０３等から構成される映像表示画面部１０１を含み、その映像表示画面部１０１として本発明による表示装置を用いることにより作成される。
【０２３５】
図３７は、本発明が適用されるデジタルカメラを示す斜視図であり、（Ａ）は表側から見た斜視図、（Ｂ）は裏側から見た斜視図である。本適用例に係るデジタルカメラは、フラッシュ用の発光部１１１、表示部１１２、メニュースイッチ１１３、シャッターボタン１１４等を含み、その表示部１１２として本発明による表示装置を用いることにより作製される。
【０２３６】
図３８は、本発明が適用されるノート型パーソナルコンピュータを示す斜視図である。本適用例に係るノート型パーソナルコンピュータは、本体１２１に、文字等を入力するとき操作されるキーボード１２２、画像を表示する表示部１２３等を含み、その表示部１２３として本発明による表示装置を用いることにより作製される。
【０２３７】
図３９は、本発明が適用されるビデオカメラを示す斜視図である。本適用例に係るビデオカメラは、本体部１３１、前方を向いた側面に被写体撮影用のレンズ１３２、撮影時のスタート／ストップスイッチ１３３、表示部１３４等を含み、その表示部１３４として本発明による表示装置を用いることにより作製される。
【０２３８】
図４０は、本発明が適用される携帯端末装置、例えば携帯電話機を示す斜視図であり、（Ａ）は開いた状態での正面図、（Ｂ）はその側面図、（Ｃ）は閉じた状態での正面図、（Ｄ）は左側面図、（Ｅ）は右側面図、（Ｆ）は上面図、（Ｇ）は下面図である。本適用例に係る携帯電話機は、上側筐体１４１、下側筐体１４２、連結部（ここではヒンジ部）１４３、ディスプレイ１４４、サブディスプレイ１４５、ピクチャーライト１４６、カメラ１４７等を含み、そのディスプレイ１４４やサブディスプレイ１４５として本発明による表示装置を用いることにより作製される。
【図面の簡単な説明】
【０２３９】
【図１】本発明の一実施形態に係るアクティブマトリクス型表示装置および当該表示装置に用いられる画素回路の構成を示す回路図である。
【図２】書き込み信号ＷＳ、駆動信号ＤＳおよび第一，第二補正用走査信号ＡＺ１，ＡＺ２のタイミング関係、ならびに駆動トランジスタのゲート電位Ｖｇおよびソース電位Ｖｓの変化をそれぞれ示すタイミング波形図である。
【図３】画素回路の動作説明に供する特性図である。
【図４】移動度補正期間における画素回路の状態を示す回路図である。
【図５】移動度μが相対的に大きい画素１と移動度μが相対的に小さい画素２の入力信号電圧Ｖｓｉｇ対ドレイン・ソース間電流Ｉｄｓの関係を示す図である。
【図６】ｔ＝０μｓのときとｔ＝２．５μｓのときの入力信号電圧Ｖｓｉｇ対ドレイン・ソース間電流Ｉｄｓの関係を示す図である。
【図７】書き込み信号ＷＳの立ち下がり波形を示す波形図である。
【図８】実施例１に係る書き込み走査回路の回路構成を示す回路図である。
【図９】実施例１の場合の電源電位ＶＤＤＶｂＡＣの波形、ならびに走査パルスＡ（ｉ），Ａ（ｉ＋１）、走査パルスＢ（ｉ），Ｂ（ｉ＋１）、反転走査パルスＣ（ｉ），Ｃ（ｉ＋１）および書き込みパルスＷＳ（ｉ），ＷＳ（ｉ＋１）のタイミング関係を示すタイミング波形図である。
【図１０】電源電位ＶＤＤＶｂＡＣを生成する回路系を示すブロック図である。
【図１１】第１例に係る電源電位ＶＤＤＶｂＡＣ生成回路の回路構成を示す回路図である。
【図１２】第１例に係る電源電位ＶＤＤＶｂＡＣ生成回路における入力スイッチＳＷ１１および放電スイッチＳＷ１２，ＳＷ１３のオン／オフ駆動のタイミング関係を示すタイミングチャートである。
【図１３】折れ線の立ち下がり波形を持つ電源電位ＶＤＤＶｘを用いたときの書き込み信号ＷＳの立ち下がり波形を示す波形図である。
【図１４】第２例に係る電源電位ＶＤＤＶｂＡＣ生成回路の回路構成を示す回路図である。
【図１５】第２例に係る電源電位ＶＤＤＶｂＡＣ生成回路における入力スイッチＳＷ１１および放電スイッチＳＷ１２，ＳＷ１３のオン／オフ駆動のタイミング関係を示すタイミングチャートである。
【図１６】図９のタイミングＡでの実施例１に係る書き込み走査回路の動作状態についての動作説明図である。
【図１７】実施例２に係る書き込み走査回路の回路構成を示す回路図である。
【図１８】実施例２の場合の電源電位ＶＤＤＶｂＡＣの波形、ならびに走査パルスＡ（ｉ），Ａ（ｉ＋１）、走査パルスＢ（ｉ），Ｂ（ｉ＋１）、反転走査パルスＣ（ｉ），Ｃ（ｉ＋１）および書き込みパルスＷＳ（ｉ），ＷＳ（ｉ＋１）のタイミング関係を示すタイミング波形図である。
【図１９】図１８のタイミングＡでの実施例２に係る書き込み走査回路の動作状態についての動作説明図である。
【図２０】負側の電源電位ＶＳＳＶｂにＡＣ電源を用いた書き込み走査回路の回路構成を示す回路図である。
【図２１】負側の電源電位ＶＳＳＶｂにＡＣ電源を用いた場合の電源電位ＶＳＳＶｂＡＣの波形、ならびに走査パルスＡ（ｉ），Ａ（ｉ＋１）、走査パルスＢ（ｉ），Ｂ（ｉ＋１）、反転走査パルスＣ（ｉ），Ｃ（ｉ＋１）および書き込みパルスＷＳ（ｉ），ＷＳ（ｉ＋１）のタイミング関係を示すタイミング波形図である。
【図２２】実施例１，２に係る書き込み走査回路の変形例を示す回路図である。
【図２３】保護回路の実施例１に係る接続関係を示す図である。
【図２４】実施例１に係る接続関係の場合の不具合の説明に供するタイミング波形図である。
【図２５】保護回路の実施例２に係る接続関係を示す図である。
【図２６】保護回路の実施例３に係る接続関係を示す図である。
【図２７】保護回路の実施例４に係る接続関係を示す図である。
【図２８】他の画素回路１の回路構成を示す回路図である。
【図２９】他の画素回路１を駆動する書き込み信号ＷＳ、駆動信号ＤＳおよび第一補正用走査信号ＡＺ１のタイミング関係、ならびに駆動トランジスタのゲート電位Ｖｇおよびソース電位Ｖｓの変化をそれぞれ示すタイミング波形図である。
【図３０】他の画素回路２の回路構成を示す回路図である。
【図３１】他の画素回路２を駆動する書き込み信号ＷＳ、駆動信号ＤＳおよび第一，第二補正用走査信号ＡＺ１，ＡＺ２のタイミング関係、ならびにノードＮ２１の電位Ｖｉｎおよび駆動トランジスタのゲート電位Ｖｇの変化をそれぞれ示すタイミング波形図である。
【図３２】第一補正用走査信号ＡＺ１の立ち上がり波形を示す波形図である。
【図３３】折れ線の立ち下がり波形を持つ電源電位ＶＳＳＶｂＡＣを用いたときの第一補正用走査信号ＡＺ１の立ち上がり波形を示す波形図である。
【図３４】他の画素回路３の回路構成を示す回路図である。
【図３５】他の画素回路３を駆動する書き込み信号ＷＳ、駆動信号ＤＳおよび第一，第二，第三補正用走査信号ＡＺ１，ＡＺ２，ＡＺ３のタイミング関係、ならびにノードＮ２１の電位Ｖｉｎおよび駆動トランジスタのゲート電位Ｖｇの変化をそれぞれ示すタイミング波形図である。
【図３６】本発明が適用されるテレビを示す斜視図である。
【図３７】本発明が適用されるデジタルカメラを示す斜視図であり、（Ａ）は表側から見た斜視図、（Ｂ）は裏側から見た斜視図である。
【図３８】本発明が適用されるノート型パーソナルコンピュータを示す斜視図である。
【図３９】本発明が適用されるビデオカメラを示す斜視図である。
【図４０】本発明が適用される携帯電話機を示す斜視図であり、（Ａ）は開いた状態での正面図、（Ｂ）はその側面図、（Ｃ）は閉じた状態での正面図、（Ｄ）は左側面図、（Ｅ）は右側面図、（Ｆ）は上面図、（Ｇ）は下面図である。
【符号の説明】
【０２４０】
１１，１１Ａ，１１Ｂ，１１Ｃ…画素回路、１２…画素アレイ部、１３…走査線、１４…駆動線、１５…第一補正用走査線、１６…第二補正用走査線、１７…データ線、１８，１８Ａ，１８Ｂ，１８Ｃ…書き込み走査回路、１９…駆動走査回路、２０…第一補正用走査回路、２１…第二補正用走査回路、２２…データ線駆動回路、３１，５１…有機ＥＬ素子、３２，５２…駆動トランジスタ、３３，５３…サンプリングトランジスタ、３４〜３６，５４〜５７，５９…スイッチングトランジスタ、３７，５７，５８…キャパシタ、４０，４０Ａ，４０Ｂ…ＶＤＤＶｂＡＣ生成回路、６０…表示パネル、６１，６３…端子、６２…第１電源ライン、６４…第２電源ライン、６５，６５Ａ，６５Ｂ…保護回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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