(57)【要約】【課題】占有面積を小さくすることができ、かつ検査時間を短くすることができる半導体装置の製造方法を提供する。【解決手段】第１の不純物導入処理を行うことにより、第１のチャネル領域８ａに位置する半導体基板１に不純物を導入し、かつスクライブラインに位置する半導体基板１に第１の検査用抵抗パターン１８ａを形成する工程と、第１の不純物導入処理とは異なる不純物濃度で第２の不純物導入処理を行うことにより、第２のチャネル領域８ｂに位置する前記半導体基板１に不純物を導入し、かつスクライブラインに位置する半導体基板１に第２の検査用抵抗パターン１８ｂを形成する工程と、第１の検査用抵抗パターン１８ａ及び第２の検査用抵抗パターン１８ｂを並列に接続する配線パターン１２ｃを形成する工程とを具備する。【選択図】図４
2008060213.tif 000002
【特許請求の範囲】
【請求項１】
第１の不純物導入処理を行うことにより、半導体基板の第１のチャネル領域に不純物を導入し、かつ前記半導体基板のスクライブラインに第１の検査用抵抗パターンを形成する工程と、
前記第１の不純物導入処理とは異なる不純物濃度で第２の不純物導入処理を行うことにより、前記半導体基板の第２のチャネル領域に不純物を導入し、かつ前記スクライブラインに第２の検査用抵抗パターンを形成する工程と、
前記第１の検査用抵抗パターン及び前記第２の検査用抵抗パターンを並列に接続する配線パターンを形成する工程と、
を具備する半導体装置の製造方法。
【請求項２】
第１の不純物導入処理を行うことにより、半導体基板の第１のチャネル領域に不純物を導入し、かつ前記半導体基板のＴＥＧ形成領域に第１の検査用抵抗パターンを形成する工程と、
前記第１の不純物導入処理とは異なる不純物濃度で第２の不純物導入処理を行うことにより、前記半導体基板の第２のチャネル領域に不純物を導入し、かつ前記ＴＥＧ形成領域に第２の検査用抵抗パターンを形成する工程と、
前記第１の検査用抵抗パターン及び前記第２の検査用抵抗パターンを並列に接続する配線パターンを形成する工程と、
を具備する半導体装置の製造方法。
【請求項３】
前記第１のチャネル領域に導入される不純物は、第１のトランジスタの閾値電圧調整用の不純物であり、
前記第２のチャネル領域に導入される不純物は、第２のトランジスタの閾値電圧調整用の不純物であり、
前記第１及び第２のトランジスタは、互いに閾値電圧が異なる請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記第１及び第２の検査用抵抗パターンは互いに隣に位置している請求項１〜３のいずれか一項に記載の半導体装置の製造方法。
【請求項５】
前記配線パターンを形成する工程の後に、前記配線パターンにテスト用端子を電気的に接続することにより、前記第１及び第２の検査用抵抗パターンの合成抵抗を測定する工程を具備する請求項１〜４のいずれか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、チャネル領域に不純物が正常に導入されたか否かを検査する検査用素子を有する半導体装置の製造方法に関する。特に本発明は、検査用素子及びパッドが半導体基板に占める面積を小さくすることができ、かつ検査時間を短くすることができる半導体装置の製造方法に関する。
【背景技術】
【０００２】
図７は、従来の半導体装置の製造方法を説明する為の断面図である。この半導体装置の製造方法は、シリコンウェハ１０１に閾値電圧が異なる２つトランジスタを形成し、かつ２つのトランジスタのチャネル領域に不純物が正常に導入されたか否かを検査するＴＥＧ（Test Element Group）をＴＥＧ形成領域１０１ｃに形成する方法である。
【０００３】
本方法において、第１のトランジスタのチャネル領域１０８ａへの不純物導入は、例えばゲート酸化膜３ａが形成された後に行われる。この不純物導入工程において、ＴＥＧ形成領域１０１ｃに位置するシリコンウェハ１０１には抵抗素子１１８ａが形成される。抵抗素子１１８ａは、チャネル領域１０８ａと同一の不純物濃度を有する。
【０００４】
また、第２のトランジスタのチャネル領域１０８ｂへの不純物導入は、例えばゲート酸化膜３ｂが形成された後に行われる。チャネル領域１０８ｂの不純物濃度はチャネル領域１０８ａの不純物濃度と異なる。この不純物導入工程において、ＴＥＧ形成領域１０１ｃに位置するシリコンウェハ１０１には抵抗素子１１８ｂが形成される。抵抗素子１１８ｂは、チャネル領域１０８ｂと同一の不純物濃度を有する。
【０００５】
抵抗素子１１８ａ，１１８ｂが形成された後、抵抗素子１１８ａ，１１８ｂは、それぞれ層間絶縁膜１０９に埋め込まれたタングステンプラグ１０９ａ，１０９ｂ、層間絶縁膜１０９上に形成されたＡｌ合金パターン１１１ａ，１１１ｂ、及び図示しない配線層を介して、互いに異なるＡｌ合金パッド１１２ａ，１１２ｂに接続される。そして、Ａｌ合金パッド１１２ａにテスト用端子を接続することにより抵抗素子１１８ａの抵抗が測定され、チャネル領域１０８ａへの不純物導入が正常に行われたか否かが検査される。また、Ａｌ合金パッド１１２ｂにテスト用端子を接続することにより抵抗素子１１８ｂの抵抗が測定され、チャネル領域１０８ｂへの不純物導入が正常に行われたか否かが検査される。
【０００６】
また、特許文献１には、チャネルストップ領域への不純物導入が正常に行われたか否かを、トランジスタの閾値電圧を用いて検査する方法が開示されている。
【０００７】
【特許文献１】特開平９−０３６１８９号公報（図１、第１２〜第１８段落）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
図７に示した方法及び特許文献１に開示された方法では、検査用素子及びこの検査用素子に接続するパッドを測定対象となる不純物注入工程それぞれ毎に形成する必要がある。このため、検査用素子及びパッドが半導体基板に占める面積が大きくなっていた。また、複数の注入工程それぞれ毎に形成された検査用の素子をそれぞれ検査する必要があるため、検査に時間を要していた。
【０００９】
本発明は上記のような事情を考慮してなされたものであり、その目的は、占有面積を小さくすることができ、かつ検査時間を短くすることができる半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００１０】
上記課題を解決するため、本発明に係る半導体装置の製造方法は、第１の不純物導入処理を行うことにより、半導体基板の第１のチャネル領域に不純物を導入し、かつ前記半導体基板のスクライブラインに第１の検査用抵抗パターンを形成する工程と、
前記第１の不純物導入処理とは異なる不純物濃度で第２の不純物導入処理を行うことにより、前記半導体基板の第２のチャネル領域に不純物を導入し、かつ前記スクライブラインに第２の検査用抵抗パターンを形成する工程と、
前記第１の検査用抵抗パターン及び前記第２の検査用抵抗パターンを並列に接続する配線パターンを形成する工程とを具備する。
【００１１】
本発明に係る半導体装置の製造方法は、第１の不純物導入処理を行うことにより、半導体基板の第１のチャネル領域に不純物を導入し、かつ前記半導体基板のＴＥＧ形成領域に第１の検査用抵抗パターンを形成する工程と、
前記第１の不純物導入処理とは異なる不純物濃度で第２の不純物導入処理を行うことにより、前記半導体基板の第２のチャネル領域に不純物を導入し、かつ前記ＴＥＧ形成領域に第２の検査用抵抗パターンを形成する工程と、
前記第１の検査用抵抗パターン及び前記第２の検査用抵抗パターンを並列に接続する配線パターンを形成する工程とを具備する。
【００１２】
これらの半導体装置の製造方法によれば、前記配線パターンを形成した後に、前記配線パターンにテスト用端子を電気的に接続して前記第１及び第２の検査用抵抗パターンの合成抵抗を測定し、この合成抵抗の値が設計上の合成抵抗値、前記第１の検査用抵抗パターン単独の抵抗値、又は前記第２の検査用抵抗パターン単独の抵抗値のいずれを示すかを調べることにより、前記第１及び第２の不純物導入工程が正常に行われたか否かを調べることができる。従って、検査時間を短くすることができる。
【００１３】
また、前記配線パターンに接続するパッドを形成すればよいため、検査用抵抗パターンそれぞれ毎にパッドを形成する必要がなくなる。従って、占有面積を小さくすることができる。
【００１４】
前記第１のチャネル領域に導入される不純物は、例えば第１のトランジスタの閾値電圧調整用の不純物であり、前記第２のチャネル領域に導入される不純物は、例えば第２のトランジスタの閾値電圧調整用の不純物である。この場合、前記第１及び第２のトランジスタは、互いに閾値電圧が異なる。
前記第１及び第２の検査用抵抗パターンは互いに隣に位置しているのが好ましい。
【発明を実施するための最良の形態】
【００１５】
以下、図面を参照して本発明の実施形態について説明する。図１〜図４は、本発明の第１の実施形態に係る半導体装置の製造方法を説明する為の図である。各図において（Ａ）は断面図であり、（Ｂ）はＴＥＧ形成領域１ｃの平面図である。本方法において、シリコンウェハ１には、第１素子領域１ａに位置する第１のトランジスタ、第２素子領域１ｂに位置する第２のトランジスタ、及びＴＥＧ形成領域１ｃに位置するＴＥＧが形成される。第１及び第２のトランジスタは、閾値電圧が互いに異なる。その後、ＴＥＧを用いて、第１及び第２のトランジスタそれぞれのチャネル領域に不純物が正常に導入されたか否かが検査される。
【００１６】
なお、ＴＥＧ形成領域１ｃは、図５（Ａ）に示すようにスクライブライン上に位置していても良いし、図５（Ｂ）に示すようにスクライブライン相互間に位置する領域に位置していても良い。
以下、詳細に説明する。
【００１７】
まず図１の各図に示すように、シリコンウェハ１に、第１素子領域１ａに位置する第１導電型（例えばＰ型）のウェル２０ａ、第２素子領域１ｂに位置する第１導電型のウェル２０ｂ、及びＴＥＧ形成領域１ｃに位置する第１導電型のウェル２０ｃを形成する。次いで、シリコンウェハ１に素子分離膜２を埋め込み、第１素子領域１ａ、第２素子領域１ｂ、及びＴＥＧ形成領域１ｃを他の領域から分離する。
【００１８】
次いで、シリコンウェハ１を熱酸化する。これにより、第１素子領域１ａに位置するシリコンウェハ１には第１のトランジスタのゲート酸化膜３ａが形成され、第２素子領域１ｂに位置するシリコンウェハ１には第２のトランジスタのゲート酸化膜３ｂが形成される。なお、本工程によって、ＴＥＧ形成領域１ｃに位置するシリコンウェハ１にも、ゲート酸化膜３ａ，３ｂと略同じ厚さの熱酸化膜３ｃが形成される。
【００１９】
次いで、図２の各図に示すように、素子分離膜２、ゲート酸化膜３ａ，３ｂ、及び熱酸化膜３ｃ上を含む全面上に、フォトレジスト膜５０を形成する。次いで、フォトレジスト膜５０を露光及び現像する。これにより、ゲート酸化膜３ａ上及びその周囲に位置するフォトレジスト膜５０、並びにＴＥＧ形成領域１ｃの一部上に位置するフォトレジスト膜５０が除去される。次いで、フォトレジスト膜５０をマスクとしてシリコンウェハ１に第１導電型の不純物を導入する。これにより、第１素子領域１ａに位置するシリコンウェハ１には、閾値電圧調整用のチャネル不純物導入領域８ａが形成され、ＴＥＧ形成領域１ｃに位置するシリコンウェハ１には抵抗素子１８ａが形成される。抵抗素子１８ａの平面形状は、図２（Ｂ）に示すように長方形である。
【００２０】
その後、図３の各図に示すように、フォトレジスト膜５０を除去する。次いで、素子分離膜２、ゲート酸化膜３ａ，３ｂ、及び熱酸化膜３ｃ上を含む全面上に、フォトレジスト膜５１を形成する。次いで、フォトレジスト膜５１を露光及び現像する。これにより、ゲート酸化膜３ｂ上及びその周囲に位置するフォトレジスト膜５１、並びにＴＥＧ形成領域１ｃの一部上に位置するフォトレジスト膜５１が除去される。次いで、フォトレジスト膜５１をマスクとしてシリコンウェハ１に第１導電型の不純物を導入する。これにより、第２素子領域１ｂに位置するシリコンウェハ１には、閾値電圧調整用のチャネル不純物導入領域８ｂが形成され、ＴＥＧ形成領域１ｃに位置するシリコンウェハ１には抵抗素子１８ｂが形成される。図３（Ｂ）に示すように、抵抗素子１８ｂは、平面形状が略長方形であり、抵抗素子１８ａの隣に、抵抗素子１８ａと略平行に配置されている。
【００２１】
その後、図４の各図に示すように、フォトレジスト膜５１を除去する。次いで、ゲート酸化膜３ａ，３ｂを含む全面上にポリシリコン膜を形成し、このポリシリコン膜を選択的に除去する。これにより、ゲート酸化膜３ａ，３ｂ上にはゲート電極４ａ，４ｂが形成される。
【００２２】
次いで、ＴＥＧ形成領域１ｃをフォトレジスト膜（図示せず）で覆い、このフォトレジスト膜、素子分離膜２、及びゲート電極４ａ，４ｂをマスクとしてシリコンウェハ１に第２導電型の不純物を導入する。これにより、第１素子領域１ａに位置するシリコンウェハ１には低濃度不純物領域（ＬＤＤ）６ａが形成され、第２素子領域１ｂに位置するシリコンウェハ１には低濃度不純物領域６ｂが形成される。その後、レジストパターンを除去する。
【００２３】
次いで、ゲート電極４ａ，４ｂ上を含む全面上に絶縁膜を形成し、この絶縁膜をエッチバックする。これにより、ゲート電極４ａ，４ｂの側壁はサイドウォール５ａ，５ｂで覆われる。なお本工程において、熱酸化膜３ｃは除去される。
【００２４】
次いで、ＴＥＧ形成領域１ｃをフォトレジスト膜（図示せず）で覆い、このフォトレジスト膜、素子分離膜２、ゲート電極４ａ，４ｂ、及びサイドウォール５ａ，５ｂをマスクとしてシリコンウェハ１に第２導電型の不純物を導入する。これにより、第１素子領域１ａに位置するシリコンウェハ１には、第１のトランジスタのソース及びドレインとなる不純物領域７ａが形成され、第２素子領域１ｂに位置するシリコンウェハ１には、第２のトランジスタのソース及びドレインとなる第２導電型の不純物領域７ｂが形成される。その後、レジストパターンを除去する。
このようにして、第１のトランジスタ及び第２のトランジスタが形成される。
【００２５】
次いで、第１のトランジスタ、第２のトランジスタ、及びＴＥＧ形成領域１ｃに位置するシリコンウェハ１上を含む全面上に、層間絶縁膜９を形成する。次いで、層間絶縁膜９を選択的に除去することにより、不純物領域７ａ上に位置する接続孔９ａ、不純物領域７ｂ上に位置する接続孔９ｂ、抵抗素子１８ａ上に位置する接続孔９ｃ、及び抵抗素子１８ｂ上に位置する接続孔９ｄを形成する。図４（Ｂ）に示すように、接続孔９ｃは抵抗素子１８ａの両端部上それぞれに形成され、接続孔９ｄは抵抗素子１８ｂの両端部上それぞれに形成される。また、図示していないがゲート電極４ａ，４ｂそれぞれ上に位置する接続孔も形成される。
【００２６】
次いで、層間絶縁膜９上及び各接続孔内にタングステン膜をＣＶＤ法により形成し、層間絶縁膜９上に位置するタングステン膜をＣＭＰ法により除去する。これにより、接続孔９ａ，９ｂ，９ｃ，９ｄそれぞれの中にはタングステンプラグ１０ａ，１０ｂ，１０ｃ，１０ｄが埋め込まれる。また、ゲート電極４ａ，４ｂそれぞれ上に位置する接続孔にもタングステンプラグ（図示せず）が埋め込まれる。
【００２７】
次いで、層間絶縁膜９上にＡｌ合金膜をスパッタリング法により形成し、このＡｌ合金膜を選択的に除去する。これにより、層間絶縁膜９上にはＡｌ合金配線１１ａ，１１ｂ，１１ｃが２つずつ形成される。Ａｌ合金配線１１ａはタングステンプラグ１０ａに接続し、Ａｌ合金配線１１ｂはタングステンプラグ１０ｂに接続する。Ａｌ合金配線１１ｃはタングステンプラグ１０ｃ，１０ｄを相互に接続する。これにより、抵抗素子１８ａ，１８ｂは並列接続される。また、本工程によって、層間絶縁膜９上には、ゲート電極４ａ，４ｂそれぞれ上に位置するタングステンプラグに接続するＡｌ合金配線（図示せず）も形成される。
【００２８】
その後の工程により、Ａｌ合金配線１１ｃは、最上層の配線層に形成されるＡｌ合金パッド１２に接続される。そして、Ａｌ合金パッド１２に検査用端子を接続して抵抗素子１８ａ，１８ｂの合成抵抗を測定することにより、チャネル不純物導入領域８ａ，８ｂが正常に形成されたか否かを検査する。
【００２９】
すなわち抵抗素子１８ａ，１８ｂそれぞれの設計抵抗値をＲ１、Ｒ２とした場合、抵抗素子１８ａ，１８ｂの合成抵抗の設計抵抗値Ｒ３は、Ｒ１・Ｒ２／（Ｒ１＋Ｒ２）である。これに対して、例えばフォトレジスト膜５０の露光不良や不純物導入工程の不良によってチャネル不純物導入領域８ａへの不純物導入が行われなかった場合、抵抗素子１８ａにも不純物が導入されず、抵抗素子１８ａの抵抗値が非常に高くなる。このため、抵抗素子１８ａ，１８ｂの合成抵抗は略Ｒ２になる。また、フォトレジスト膜５１の露光不良や不純物導入工程の不良によってチャネル不純物導入領域８ｂへの不純物導入が行われなかった場合、抵抗素子１８ａ，１８ｂの合成抵抗は略Ｒ１になる。このため、抵抗素子１８ａ，１８ｂの合成抵抗を測定することにより、チャネル不純物導入領域８ａ，８ｂが正常に形成されたか否かを検査することができる。
【００３０】
以上、本発明の第１の実施形態によれば、閾値電圧調整用のチャネル不純物導入領域８ａ，８ｂが形成される際に、抵抗素子１８ａ，１８ｂがＴＥＧ形成領域１ｃに形成される。そして、抵抗素子１８ａ，１８ｂはタングステンプラグ１０ｃ，１０ｄ及びＡｌ合金配線１１ｃによって並列に接続される。このため、Ａｌ合金パッド１２に検査用端子を接続して抵抗素子１８ａ，１８ｂの合成抵抗を測定することにより、チャネル不純物導入領域８ａ，８ｂが正常に形成されたか否かを判断することができる。従って、抵抗素子１８ａ毎にＡｌ合金パッドを形成する必要がないため、ＴＥＧを小型化することができる。また、一回の検査工程で２つのチャネル不純物導入領域８ａ，８ｂを検査することができる。
【００３１】
図６は、本発明の第２の実施形態に係る半導体装置の製造方法を説明する為の断面図である。以下、第１の実施形態と同様の構成については同一の符号を付し、説明を省略する。本実施形態において、第１のトランジスタ及び第２のトランジスタは、互いに逆導電型である。
【００３２】
まず、第１素子領域１ａに位置する第１導電型（例えばＰ型）のウェル２０ａ及びＴＥＧ形成領域１ｃに位置する第１導電型のウェル２０ｄを形成する。次いで、第２素子領域１ｂに位置する第２導電型（例えばＮ型）のウェル２０ｂ、及びＴＥＧ形成領域１ｃに位置する第２導電型のウェル２０ｅを形成する。ウェル２０ｄ，２０ｅは互いに隣接している。
【００３３】
次いで、素子分離膜２、並びにゲート酸化膜３ａ，３ｂ及び熱酸化膜３ｃを形成する。次いで、チャネル不純物導入領域８ａ，８ｂ、及び抵抗素子１８ａ，１８ｂを形成する。抵抗素子１８ａはウェル２０ｄに位置しており、抵抗素子１８ｂはウェル２０ｅに位置している。本実施形態においてチャネル不純物導入領域８ａ及び抵抗素子１８ａに導入される不純物は第１導電型であり、チャンネル不純物導入領域８ｂ及び抵抗素子１８ｂに導入される不純物は第２導電型である。
【００３４】
その後、ゲート電極４ａ，４ｂを形成する。この工程は第１の実施形態と同様である。次いで、ＴＥＧ形成領域１ｃ及び第２素子領域１ｂをフォトレジスト膜（図示せず）で覆い、このフォトレジスト膜、素子分離膜２、及びゲート電極４ａをマスクとしてシリコンウェハ１に第２導電型の不純物を導入する。これにより、低濃度不純物領域６ａが形成される。その後、レジストパターンを除去する。
【００３５】
次いで、ＴＥＧ形成領域１ｃ及び第１素子領域１ａをフォトレジスト膜（図示せず）で覆い、このフォトレジスト膜、素子分離膜２、及びゲート電極４ｂをマスクとしてシリコンウェハ１に第１導電型の不純物を導入する。これにより、低濃度不純物領域６ｂが形成される。その後、レジストパターンを除去する。
【００３６】
次いで、サイドウォール５ａ，５ｂを形成する。この工程は第１の実施形態と同様である。次いで、ＴＥＧ形成領域１ｃ及び第２素子領域１ｂをフォトレジスト膜（図示せず）で覆い、このフォトレジスト膜、素子分離膜２、ゲート電極４ａ、及びサイドウォール５ａをマスクとしてシリコンウェハ１に第２導電型の不純物を導入する。これにより不純物領域７ａが形成される。その後、レジストパターンを除去する。
【００３７】
次いで、ＴＥＧ形成領域１ｃ及び第１素子領域１ａをフォトレジスト膜（図示せず）で覆い、このフォトレジスト膜、素子分離膜２、ゲート電極４ｂ、及びサイドウォール５ｂをマスクとしてシリコンウェハ１に第１導電型の不純物を導入する。これにより不純物領域７ｂが形成される。その後、レジストパターンを除去する。
【００３８】
その後、層間絶縁膜９、接続孔９ａ〜９ｄ、タングステンプラグ１０ａ〜１０ｄ、Ａｌ合金配線１１ａ〜１１ｃ、及びＡｌ合金パッド１２（本図では図示せず）を形成する。これらの形成方法は、第１の実施形態と同様である。
本実施形態においても第１の実施形態と同様の効果を得ることができる。
【００３９】
尚、本発明は上述した実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。例えば第１及び第２の実施形態において、シリコンウェハ１に形成されるトランジスタの種類が３つ以上の場合においても、各トランジスタそれぞれのチャネル不純物導入領域を形成するときに抵抗素子をＴＥＧ形成領域１ｃに形成し、これら複数の抵抗素子を並列に接続することにより、上記した効果を得ることができる。
【００４０】
また、ゲート酸化膜３ａ，３ｂを形成する前に、チャネル不純物導入領域８ａ，８ｂを形成してもよい。また、第２層目以降の配線層で抵抗素子１８ａ，１８ｂを並列に接続しても良い。
【図面の簡単な説明】
【００４１】
【図１】第１の実施形態に係る半導体装置の製造方法を説明する為の図であり、（Ａ）は断面図、（Ｂ）はＴＥＧ形成領域１ｃの平面図。
【図２】図１の次の工程を説明する為の図であり、（Ａ）は断面図、（Ｂ）はＴＥＧ形成領域１ｃの平面図。
【図３】図２の次の工程を説明する為の図であり、（Ａ）は断面図、（Ｂ）はＴＥＧ形成領域１ｃの平面図。
【図４】図３の次の工程を説明する為の図であり、（Ａ）は断面図、（Ｂ）はＴＥＧ形成領域１ｃの平面図。
【図５】ＴＥＧ形成領域１ｃの位置を説明する為のシリコンウェハ１の平面図。
【図６】本発明の第２の実施形態に係る半導体装置の製造方法を説明する為の断面図。
【図７】従来の半導体装置の製造方法を説明する為の断面図。
【符号の説明】
【００４２】
１，１０１…シリコンウェハ、１ａ…第１素子領域、１ｂ…第２素子領域、１ｃ，１０１ｃ…ＴＥＧ形成領域、３ａ，３ｂ…ゲート酸化膜、３ｃ…熱酸化膜、４ａ，４ｂ…ゲート電極、５ａ，５ｂ…サイドウォール、６ａ，６ｂ…低濃度不純物領域、７ａ，７ｂ…不純物領域、８ａ，８ｂ…チャネル不純物導入領域、９，１０９…層間絶縁膜、９ａ，９ｂ，９ｃ，９ｄ…接続孔、１０ａ，１０ｂ，１０ｃ，１０ｄ，１０９ａ，１０９ｂ…タングステンプラグ、１１ａ，１１ｂ，１１ｃ，１１１ａ，１１１ｂ…Ａｌ合金配線、１２，１１２ａ，１１２ｂ…Ａｌ合金パッド、１８ａ，１８ｂ，１１８ａ，１１８ｂ…抵抗素子、２０ａ，２０ｂ，２０ｃ，２０ｄ，２０ｅ…ウェル、５０，５１…レジストパターン、１０８ａ，１０８ｂ…チャネル領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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