(57)【要約】【課題】  所望の形状の微細パターンを有する半導体装置の製造方法を提供することを目的とする。【解決手段】  下地膜１００上に炭素を含む第一の膜１０１を形成し、第一の膜１０１を加工して第一のパターン１０５を形成し、第一のパターン１０５を覆うように下地膜１００上に第二の膜１０６を形成し、第二の膜１０６を加工して第一のパターン１０５側壁部に第二のマスクパターン１０７を形成し、第一のパターン１０５を除去した後、第二のマスクパターン１０７をマスクに下地膜１００を加工することにより、下地膜１００に所望の形状の配線パターンを形成する。【選択図】図２
2008108788.tif 000002
【特許請求の範囲】
【請求項１】
下地膜上に炭素を含む第一の膜を形成する工程と、
前記第一の膜を加工して第一のパターンを形成する工程と、
前記第一のパターンを覆うように前記下地膜上に第二の膜を形成する工程と、
前記第二の膜を加工して前記第一のパターン側壁部に第二のマスクパターンを形成する工
程と、
前記第一のパターンを除去した後、前記第二のマスクパターンをマスクに前記下地膜を加
工する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項２】
下地膜上に炭素を含む第一の膜を形成する工程と、
前記第一の膜上に第三の膜を形成する工程と、
前記第三の膜を加工して第三のパターンを形成する工程と、
前記第三のパターンをマスクに前記第一の膜を加工して第一のパターンを形成する工程と
、
前記第三のパターンを除去した後、前記下地膜上及び前記第一のパターン上に第二の膜を
形成する工程と、
前記第二の膜を加工して前記第一のパターン側壁部に第二のマスクパターンを形成する工
程と、
前記第一のパターンを除去した後、前記第二のマスクパターンをマスクに前記下地膜を加
工する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項３】
下地膜上に炭素を含む第一の膜を形成する工程と、
前記第一の膜上に第三の膜を形成する工程と、
前記第三の膜を加工して第三のパターンを形成する工程と、
前記第三のパターンをマスクに前記第一の膜を加工して第一のパターンを形成する工程と
、
前記下地膜上及び前記第三のパターン上に第二の膜を形成する工程と、
前記第二の膜を加工して前記第一のパターン側壁部に第二のマスクパターンを形成する工
程と、
前記第一及び第三のパターンを除去した後、前記第二のマスクパターンをマスクに前記下
地膜を加工する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項４】
前記第一及び第二の膜を前記下地膜上に形成する工程では、前記第一及び第二の膜を前記
下地膜上に形成した反射防止膜を介して形成し、前記下地膜を加工する工程では、前記第
二のマスクパターンをマスクに前記反射防止膜を加工した後、前記第二のマスクパターン
又は前記反射防止膜をマスクにして前記下地膜を加工することを特徴とする請求項１乃至
３のいずれか一項記載の半導体装置の製造方法。
【請求項５】
前記第一の膜は、水素、酸素及び窒素のうち少なくとも一つの元素を含むことを特徴とす
る請求項１乃至４のいずれか一項記載の半導体装置の製造方法。 
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に微細パターンの形成方法に関する。
【背景技術】
【０００２】
近年、半導体装置の微細化への要求とともに、その配線パターン等の微細化が進展してい
る。配線パターン等の微細化を実現するための技術の一つとして、下地膜上にパターンを
形成した後、パターン側壁部に側壁マスクパターンを形成し、パターン除去した後に側壁
マスクパターンをマスクにして下地膜を加工することにより、下地膜に配線パターン等を
形成する技術が知られている（例えば、特許文献１参照。）。
【０００３】
しかし、この微細加工技術を用いるとき、下地膜上のパターン形成時等において、パター
ン材料とレジスト膜等におけるエッチング選択比が不十分となる場合があり、所望の形状
の配線パターン等を得ることができない恐れがある。
【特許文献１】米国特許第６０６３６８８号明細書（Ｆｉｇ．１〜Ｆｉｇ．８）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、上記問題点を解決するためになされたもので、所望の形状の微細パターンを有
する半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００５】
上記課題を解決するために、本発明の一態様の半導体装置の製造方法は、下地膜上に炭素
を含む第一の膜を形成する工程と、前記第一の膜を加工して第一のパターンを形成する工
程と、前記第一のパターンを覆うように前記下地膜上に第二の膜を形成する工程と、前記
第二の膜を加工して前記第一のパターン側壁部に第二のマスクパターンを形成する工程と
、前記第一のパターンを除去した後、前記第二のマスクパターンをマスクに前記下地膜を
加工する工程を備えたことを特徴とする。
【０００６】
また、本発明の別の態様の半導体装置の製造方法は、下地膜上に炭素を含む第一の膜を形
成する工程と、前記第一の膜上に第三の膜を形成する工程と、前記第三の膜を加工して第
三のパターンを形成する工程と、前記第三のパターンをマスクに前記第一の膜を加工して
第一のパターンを形成する工程と、前記第三のパターンを除去した後、前記下地膜上及び
前記第一のパターン上に第二の膜を形成する工程と、前記第二の膜を加工して前記第一の
パターン側壁部に第二のマスクパターンを形成する工程と、前記第一のパターンを除去し
た後、前記第二のマスクパターンをマスクに前記下地膜を加工する工程を備えたことを特
徴とする。
【０００７】
また、本発明の別の態様の半導体装置の製造方法は、下地膜上に炭素を含む第一の膜を形
成する工程と、前記第一の膜上に第三の膜を形成する工程と、前記第三の膜を加工して第
三のパターンを形成する工程と、前記第三のパターンをマスクに前記第一の膜を加工して
第一のパターンを形成する工程と、前記下地膜上及び前記第三のパターン上に第二の膜を
形成する工程と、前記第二の膜を加工して前記第一のパターン側壁部に第二のマスクパタ
ーンを形成する工程と、前記第一及び第三のパターンを除去した後、前記第二のマスクパ
ターンをマスクに前記下地膜を加工する工程を備えたことを特徴とする。
【発明の効果】
【０００８】
本発明によれば、所望の形状の微細パターンを有する半導体装置の製造方法を提供するこ
とができる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の実施形態に係る半導体装置の製造方法について図面を参照して説明する。
【実施例１】
【００１０】
図１乃至図３を参照して、本発明の実施例１に係る半導体装置の製造方法により、ＮＡＮ
Ｄ型フラッシュメモリ等を構成するライン状の配線パターンを形成する方法を説明する。
図１乃至図３は、本実施例に係る半導体装置の製造方法を示す工程図であり、左図が工程
断面図、右図が工程平面図である。また、それぞれの図において、右側をメモリＣｅｌｌ
領域Ａ１、左側をメモリ周辺回路領域Ａ２としている。
【００１１】
まず、図１（ａ）に示すように、単結晶シリコン等の半導体基板（図示を省略）上に、例
えばシランガス又はＴＥＯＳを用いたプラズマＣＶＤ（Chemical Vapor Deposition）、
あるいは高密度プラズマ源を用いたＣＶＤ等により、シリコン酸化膜等を構成材料とする
下地膜１００を形成する。
【００１２】
続いて、下地膜１００上に、ＣＶＤ法等を使用して炭素を含む第一の膜１０１を形成する
。第一の膜１０１は、下地膜１００に対して十分なエッチング選択比を有する薄膜であり
、例えばプラズマＣＶＤ法により５０℃〜２００℃程度に加熱した雰囲気中においてＣ４
Ｆ８又はＣ５Ｆ８等の原料ガスを反応させることにより形成されるアモルファスカーボン
膜が使用される。
【００１３】
また、第一の膜１０１には、炭素の他に水素、酸素及び窒素のうち少なくとも一つの元素
が含有されていてもよく、ＳｉＣ膜、ＳｉＯＣ膜、ＳｉＣＮ膜、ＳｉＯＣＮ膜等を使用す
ることもできる。
【００１４】
さらに第一の膜１０１の材料として、有機系樹脂材料を用いることもできる。特に限定さ
れることはないが、ポリイミド系、ポリアミドイミド系、アセナフチレン系、ポリアリー
レン系、フェノール系やノボラック系の炭素を含有する化合物又はこれらの共重合体より
なる炭素を含有する化合物（高分子化合物）を、有機溶剤に溶解して膜溶液を調製するこ
とができる。
【００１５】
この場合、化合物の分子量は２００以上かつ１０００００以下であることが好ましい。こ
れは、分子量が２００未満では溶剤に溶解し、１０００００を超えると溶液の調整が難し
いためである。また、加熱した後の膜の炭素含有量は、８０ｗｔ％以上であることが好ま
しい。これは、炭素含有量が８０ｗｔ％未満では十分なエッチング耐性が得られないから
である。さらにまた、上述の炭素含有化合物中にはフラーレン類が含有されていてもよい
。
【００１６】
さらに、第一の膜１０１上に、塗布法又はＣＶＤ法等を利用して、第一の膜１０１に対し
て十分なエッチング選択比を有する第三の膜１０２、例えばシリコン酸化膜、有機ＳＯＧ
（Spin On Glass）膜、アモルファスシリコン膜等を形成する。
【００１７】
次に、フォトリソグラフィにより、第三の膜１０２上にレジスト膜を塗布し、メモリＣｅ
ｌｌ領域Ａ１のレジスト膜に所定のライン状の露光パターンを転写する。これにより、メ
モリＣｅｌｌ領域Ａ１の第三の膜１０２上にライン状のレジストパターン１０３が形成さ
れる。またこのとき、本実施例ではライン状のレジストパターン１０３の幅を約６０ｎｍ
程とし、レジストパターン１０３ピッチを１２０ｎｍ程度とする。
【００１８】
次に、図１（ｂ）に示すように、エッチングにより、レジストパターン１０３のスリミン
グを行う。このときのエッチングは、ＣＤＥ（Chemical Dry Etching）法又はウェット法
等の等方性エッチングが一般的であり、エッチング条件は、レジスト材料、その下層の第
三の膜１０２の材料及びスリミング量の制御性等によって決定される。また、スリミング
後のレジストパターン１０３の幅は、最終的にライン状の配線パターンの幅とほぼ同等と
なり、本実施例では約３０ｎｍ程度とする。なお、このスリミング工程が不必要であれば
、スリミング工程を省略することも可能である。
【００１９】
次に、図１（ｃ）に示すように、レジストパターン１０３をマスクにして、ＲＩＥ（Reac
tive Ion Etching）により第三の膜１０２を加工し、第一の膜１０１上に第三のパターン
１０４を形成する。ここで、第三の膜１０２は、レジスト膜及び第三の膜１０２下層の第
一の膜１０１に対して十分なエッチング選択比を有する材料で構成されているため、第三
のパターン１０４を所望の設計パターン通りに加工することが容易であり、また第三の膜
１０２のオーバーエッチングにより第一の膜１０１の一部が除去される恐れを回避するこ
とができる。
【００２０】
次に、図２（ａ）に示すように、第三のパターン１０４上のレジスト膜を酸素プラズマに
よりアッシングして剥離した後、ＲＩＥにより第三のパターン１０４をマスクに第一の膜
１０１を加工して、下地膜１００上に第一のパターン１０５を形成する。このとき、第一
の膜１０１は第三のパターン１０４及び下地膜１００に対して十分なエッチング選択比を
有するため、第三のパターン１０４の一部がＲＩＥにより損傷することにより所望の形状
の第一のパターン１０５を形成することができない恐れや第一の膜１０１のオーバーエッ
チングにより下地膜１００の一部が除去される恐れ等を回避することができる。
【００２１】
次に、図２（ｂ）に示すように、フッ酸を含有する溶液又はガスにより、第一のパターン
１０５上の第三のパターン１０４を剥離した後、ＣＶＤ法等を用いて、第二の膜１０６を
第一のパターン１０５を覆うように下地膜１００上に形成する。ここで第二の膜１０６は
、第一の膜１０１及び下地膜１００に対して十分なエッチング選択比を有する膜であり、
例えばシリコンナイトライド膜、アモルファスシリコン膜等を使用することができる。ま
た第二の膜１０６の膜厚は、後のエッチバック工程により形成される第二のマスクパター
ン１０７の幅とほぼ同一寸法となり、最終的に形成されるライン状の配線パターン１１０
のスペース寸法となる。ここで本実施例では、第二の膜１０６の膜厚を、ライン状の配線
パターンの設計幅と同様となるように、約３０ｎｍ程度とする。
【００２２】
次に、図２（ｃ）に示すように、第二の膜１０６をエッチバックにより全面加工して、第
一のパターン１０５間において下地膜１００を露出させるとともに、第一のパターン１０
５側壁部に第二のマスクパターン１０７を形成する。またこのとき、第二の膜１０６は第
一のパターン１０５及び下地膜１００に対して十分なエッチング選択比を有するため、第
二の膜１０６のエッチングにより、第一のパターン１０５及び下地膜１００の一部が除去
される恐れがない。
【００２３】
次に、図３（ａ）に示すように、例えば、酸素を含むプラズマ処理又は硫酸及び過酸化水
素水の混合液等により、第一のパターン１０５を剥離する。ここで、第一のパターン１０
５の剥離時には、下地膜１００及び第二のマスクパターン１０７が剥離されることはなく
、第二のマスクパターン１０７を所望の設計パターン通りに形成することが可能である。
【００２４】
次に、図３（ｂ）に示すように、周辺回路領域Ａ２の配線パターン１１０を形成するため
、フォトリソグラフィにより、下地膜１００上にレジスト膜等により構成される第四のマ
スクパターン１０８をさらに形成する。なおこのとき、図３（ｂ）の平面図に示すように
、第四のマスクパターン１０８は、ループ状に閉じられた第二のマスクパターン１０７の
両端部を覆うように形成される。
【００２５】
次に、図３（ｃ）に示すように、ＲＩＥ等により、第二のマスクパターン１０７をマスク
にして下地膜１００を加工しＣｅｌｌ領域Ａ１に配線溝１０９を形成し、同時に第四のマ
スクパターン１０８をマスクにして下地膜１００を加工し周辺回路領域Ａ２に配線溝１０
９を形成する。このとき、第四のマスクパターン１０８が第二のマスクパターン１０７の
両端部を覆うように形成されているため、第二のマスクパターン１０７の両端部近傍下に
位置する下地膜１００領域は加工されない。これにより、Ｃｅｌｌ領域Ａ１の下地膜１０
０上には互いに約３０ｎｍのスペースで隔離された幅約３０ｎｍのライン状の配線溝１０
９が形成される。配線溝１０９形成後には、酸素を含むプラズマ処理等により、第二及び
第四のマスクパターン１０７、１０８を剥離する。なお本実施例では、後のＣＭＰ工程に
よる下地膜１００の研磨特性を安定させるため、下地膜１００上にダミー溝１１０も同時
に形成する。
【００２６】
次に、図３（ｄ）に示すように、電気めっき法等により、Ｃｕ等の配線材料を配線溝１０
９及びダミー溝１１０に埋め込み、さらにＣＭＰ（Chemical Mechanical Polishing）に
より、下地膜１００上の余分なＣｕを研磨除去して、下地膜１００のメモリＣｅｌｌ領域
Ａ１にライン状の配線パターン１１１aを、下地膜１００の周辺回路領域Ａ２に回路配線
パターン１１１ｂをそれぞれ形成する。また同時に、ダミー溝１１０にはダミーパターン
１１２が形成される。
【００２７】
以上のように、本実施例に係る半導体装置の製造方法を用いて、半導体装置に微細配線パ
ターン１１１を形成することができる。
【００２８】
本実施例に係る半導体装置の製造方法によれば、微細配線パターン１１１が形成される下
地膜１００上に、炭素を含有する第一の膜１０１と第三のパターン１０４となる第三の膜
１０２を積層形成する。ここで第一の膜１０１は、下地膜１００及び第三の膜１０２（第
三のパターン１０４）に対してエッチング選択比を十分に確保することができる膜である
ため、第三のパターン１０４をマスクに第一の膜１０１を加工すれば下地膜１００上に所
望の形状を有する第一のパターン１０５を形成することができる。これにより、第一のパ
ターン１０５直下の下地膜１００に形成される配線パターン１１１を所望の設計パターン
形状にして形成することが可能となる。
【実施例２】
【００２９】
次に、図１乃至図４を参照して、本発明の実施例２に係る半導体装置の製造方法を説明す
る。図４は、本発明の実施例２に係る半導体装置の製造方法を示す工程図である。本実施
例に係る半導体装置の製造方法は、実施例１に係る半導体装置の製造方法と、第三のパタ
ーン１０４上に第二の膜１０６を形成する点等の一部の点において異なる。従って以下、
本実施例の説明において、上述の実施例１に係る半導体装置の製造方法と同様の部分につ
いては同一符号を付して詳細な説明を省略する。
【００３０】
まず、実施例１と同様に、図１（ａ）〜図２（ａ）に示すように、シリコン酸化膜等の
下地膜１００上に第一のパターン１０５、第一のパターン１０５上に第三のパターン１０
４をそれぞれ加工形成する。ここで、第一のパターン１０５は、炭素を含む第一の膜１０
１によって構成され、実施例１と同様、アモルファスカーボン膜等が使用される。また、
第一の膜１０１は、水素、窒素、酸素等を含むものであってもよい。第三の膜１０２につ
いても実施例１と同様、ＳＯＧ膜、アモルファスシリコン膜等を使用することができる。
【００３１】
次に、図４（ａ）に示すように、ＣＶＤ法等により、下地膜１００上及び第三のパター
ン１０４上に第二の膜１０６を形成する。第二の膜１０６は、実施例１と同様、下地膜１
００及び第一のパターン１０５とエッチング選択比を十分に有する膜であり、シリコンナ
イトライド膜、アモルファスシリコン膜等である。
【００３２】
次に、図４（ｂ）に示すように、第二の膜１０６をエッチバックにより加工して、下地
膜１００及び第三のパターン１０４を露出し、第一及び第三のパターン１０５、１０４の
側壁に第二のマスクパターン１０７を形成する。
【００３３】
次に、図４（ｃ）に示すように、フッ酸を含有する溶液又はガスにより、第三のパター
ン１０４を剥離する。
【００３４】
その後、図３（ａ）〜図３（ｄ）に示すように、酸素を含むプラズマ処理等により第一の
パターン１０５を除去して下地膜１００を露出する。続いて、下地膜１００上に第四のマ
スクパターン１０８を形成した後、第二のマスクパターン１０７をマスクにして下地膜１
００を加工しＣｅｌｌ領域Ａ１に配線溝１０９を形成し、同時に第四のマスクパターン１
０８をマスクにして下地膜１００を加工し周辺回路領域Ａ２に配線溝１０９を形成する。
さらに、第二及び第四のマスクパターン１０７、１０８を除去した後、配線溝１０９にＣ
ｕ等の配線材料を埋めこみ、下地膜１００のメモリＣｅｌｌ領域Ａ１にライン状の配線パ
ターン１１１aを、下地膜１００の周辺回路領域Ａ２に回路配線パターン１１１ｂをそれ
ぞれ形成する。
【００３５】
以上のように、本実施例に係る半導体装置の製造方法を用いて、微細配線パターン１１１
を形成することができる。
【００３６】
本実施例に係る半導体装置の製造方法によれば、実施例１に係る半導体装置の製造方法と
同様に、微細配線パターン１１１が形成される下地膜１００上に、炭素を含有する第一の
膜１０１と第三のパターン１０４となる第三の膜１０２を積層形成する。第一の膜１０１
は、下地膜１００及び第三の膜１０２に対してエッチング選択比を十分に有するため、第
三のパターン１０４をマスクにした加工により所望の形状を有する第一のパターン１０５
を形成することができる。これにより、第一のパターン１０５直下の下地膜１００に所望
の形状を有する配線パターン１１１を形成することが可能となる。
【００３７】
なお、本実施例の第二の膜１０６のエッチバック工程時において、第二の膜１０６をオー
バーエッチングすることにより第三のパターン１０４を除去することもできる。すなわち
、第二の膜１０６に第三の膜１０２に対してエッチング選択比を十分にとれない材料、例
えば第二及び第三の膜１０６、１０２にともにアモルファスシリコン膜を使用すれば、第
二の膜１０６をオーバーエッチングすることにより、第二の膜１０６下に露出した第三の
パターン１０４をエッチング除去することができる。
【００３８】
このように、第二の膜１０６のエッチバック工程時に第三のパターン１０４を除去するこ
とにより、第二の膜１０６と第三のパターン１０４を別々のエッチングガス等を使用して
順次エッチングする場合に比較して、製造工程を簡易化することができる。
【００３９】
また、上述の各実施例に係る半導体装置の製造方法において、フォトリソグラフィにより
下地膜１００上にレジストパターン１０３を形成する場合に、下地膜１００からの反射光
の影響を抑えるため、下地膜１００上に反射防止膜１１３、例えばＤＡＲＣＴＭ（Dielec
tric Anti Reflective Coating、米アプライドマテリアル社製）、ＴＥＲＡ（Tunable Et
ch-Resistant Anti-Reflective Coating、東京エレクトロン社製）等を形成してもよい。
【００４０】
すなわち、第一の膜１０１の形成工程において、下地膜１００上に第一の膜１０１を形成
する前にＣＶＤ法等により下地膜１００上に反射防止膜１１３を形成し、続いて第一の膜
１０１を反射防止膜１１３上に形成する。また、第二の膜１０６の形成工程においては、
第二の膜１０６を第一のパターン１０５又は第一及び第三のパターン１０５、１０４を覆
うように下地膜１００上に反射防止膜１１３を介して形成する。さらに、図５（ａ）に示
したように、第二及び第四のマスクパターン１０７、１０８を下地膜１００上に反射防止
膜１１３を介して形成し、続いて図５（ｂ）に示したように、第二及び第四のマスクパタ
ーン１０７、１０８をマスクに反射防止膜１１３をエッチング加工し、さらに第二及び第
四のマスクパターン１０７、１０８を除去した後、反射防止膜１１３をマスクとして下地
膜１００をＲＩＥ等により加工して、下地膜１００に所望の形状を有する配線溝１０９を
形成する。
【００４１】
なお、この下地膜１００の加工においては、第二及び第四のマスクパターン１０７、１０
８を除去する前に、第二及び第四のマスクパターン１０７、１０８をマスクにして下地膜
１００をＲＩＥ等により加工してもよい。
【００４２】
一般的に、第二及び第四のマスクパターン１０７、１０８を形成後に下地膜１００上に第
二及び第四のマスクパターン１０７、１０８を覆うように反射防止膜を塗布する場合、メ
モリＣｅｌｌ領域Ａ１の第二のマスクパターン１０７と周辺回路領域Ａ２の第四のマスク
パターン１０８の形状の差異に起因して、メモリＣｅｌｌ領域Ａ１と周辺回路領域Ａ２に
塗布される反射防止膜の厚みがばらつく恐れがある。特に微細な第二のマスクパターン１
０７のスペース部においては、塗布される反射防止膜の厚みが局所的に増大する恐れがあ
る。このため、メモリＣｅｌｌ領域Ａ１と周辺回路領域Ａ２において、反射防止膜を別々
にエッチングして除去する必要が生じる場合がある。
【００４３】
これに対して、上述のように第二及び第四のマスクパターン１０７、１０８を形成する前
に下地膜１００上に反射防止膜１１３を形成し、第二及び第四のマスクパターン１０７、
１０８を反射防止膜１１３上に形成することで、メモリＣｅｌｌ領域Ａ１と周辺回路領域
Ａ２における反射防止膜１１３の厚みを均一化し、メモリＣｅｌｌ領域Ａ１と周辺回路領
域Ａ２における反射防止膜１１３を同時にエッチング除去することができるため、製造工
程を簡略化することができる。
【００４４】
なお、上述の本発明の各実施例では、ＮＡＮＤ型フラッシュメモリ等を構成するライン状
配線パターンの形成方法を示したが、本発明に係る半導体装置の製造方法により、他の配
線パターン、ゲートパターン等を形成することも可能である。
【図面の簡単な説明】
【００４５】
【図１】本発明の実施例１に係る半導体装置の製造方法を示す工程図。
【図２】本発明の実施例１に係る半導体装置の製造方法を示す工程図。
【図３】本発明の実施例１に係る半導体装置の製造方法を示す工程図。
【図４】本発明の実施例２に係る半導体装置の製造方法を示す工程図。
【図５】本発明の実施例２に係る他の半導体装置の製造方法を示す工程図。
【符号の説明】
【００４６】
１００：下地膜
１０１：第一の膜
１０２：第三の膜
１０４：第三のパターン
１０５：第一のパターン
１０６：第二の膜  
１０７：第二のマスクパターン
１１３：反射防止膜 
【図１】
2008108788.tif 000003
【図２】
2008108788.tif 000004
【図３】
2008108788.tif 000005
【図４】
2008108788.tif 000006
【図５】
2008108788.tif 000007