(57)【要約】      （修正有）【課題】単一化合物基板上でのＨＢＴ及びＦＥＴデバイスの適切な集積を可能とするエピタキシャルウエハの製造方法を提供する。【解決手段】ウエハ上に（ＨＢＴ及びＦＥＴのような）少なくとも２つの異なるタイプの集積活性デバイスをその後に作製するのに適したエピタキシャル第３〜５族化合物半導体ウエハを作製する方法を、基板を提供するステップ；基板上に第１のエピタキシャル構造体を成長させるステップ；及び第１のエピタキシャル構造体上に第２のエピタキシャル構造体を成長させるステップによって構成した。【選択図】図６
2008060554.tif 000002
【特許請求の範囲】
【請求項１】
第３〜５族半導体集積構造体を作製する方法であって、
第３〜５族半導体基板を提供するステップ、
該基板上の汚染物質の存在を減らすためにインサイチュ基板洗浄プロセスを実行するステップ、及び
続いて、共通基板上に２つの異なるタイプのデバイスをその後作製することに適合した少なくとも２つのエピタキシャル構造体を該基板上に成長させるステップ
からなる方法。
【請求項２】
請求項１記載の方法において、前記インサイチュ基板洗浄プロセスを実行するステップが、該基板をハロゲン化合物系エッチング剤に曝露するステップを含む方法。
【請求項３】
請求項１記載の方法において、前記インサイチュ基板洗浄プロセスを実行するステップが、該基板をハロゲン化合物系エッチング剤及び水素に曝露するステップを含む方法。
【請求項４】
請求項３記載の方法において、前記インサイチュ基板洗浄プロセスを実行するステップが、
該基板を水素含有ガスに曝露するステップ、
続いて、該基板を塩素系エッチング剤及び水素含有ガスに曝露することによって該基板をエッチングするステップ、及び
続いて、該基板を水素含有ガスのみに曝露するステップ
を含む方法。
【請求項５】
請求項３記載の方法であって、該基板洗浄プロセスを４００℃より高い温度で行うステップを含む方法。
【請求項６】
請求項５記載の方法であって、該基板洗浄プロセスを１０Ｔｏｒｒから大気圧の範囲の圧力で行うステップを含む方法。
【請求項７】
請求項３記載の方法であって、該基板洗浄プロセスを６００〜７００℃の範囲の温度で行うステップを含む方法。
【請求項８】
請求項７記載の方法であって、該洗浄プロセスを５０〜８０Ｔｏｒｒの範囲の圧力で行うステップを含む方法。
【請求項９】
請求項３記載の方法であって、該基板をハロゲン化合物系エッチング剤及び水素に数分以下の継続時間で曝露するステップを含む方法。
【請求項１０】
請求項１記載の方法において、前記インサイチュ基板洗浄プロセスを実行するステップが、該基板をＡｓＣｌ３及びＡｓＨ３に曝露するステップを含む方法。
【請求項１１】
請求項１記載の方法において、該基板のインターフェイス及び少なくとも１つのエピタキシャル構造体におけるドーピング剤の集中度が、該インサイチュ洗浄プロセスがない場合の１０〜１００倍小さいことを特徴とする方法。
【請求項１２】
請求項１記載の方法において、少なくとも１つのエピタキシャル構造体を該基板上に成長させるステップが活性デバイスのチャネルとして機能する層を成長するステップを含み、該チャネル層から該基板の表面までのドーピングプロファイルが実質的に連続的に減少することを特徴とする方法。
【請求項１３】
請求項１記載の方法において、該基板のインターフェイス及び少なくとも１つのエピタキシャル構造体におけるドーピング剤の集中度の変化が実質的になだらかであることを特徴とする方法。
【請求項１４】
半導体構造体であって、
基板、
該基板の上部に配置された第１のエピタキシャル構造体、及び
該第１のエピタキシャル構造体の上部に配置された第２のエピタキシャル構造体
からなり、
該基板と該第１のエピタキシャル構造体の間のインターフェイスに実質的に汚染物質がないことを特徴とする半導体構造体。
【請求項１５】
反応炉において第３〜５族半導体集積構造体を作製する方法であって、該方法が、
第１の第３〜５族半導体基板を該反応炉に搬入するステップ、
該第１の基板が該反応炉内にある間、異なるタイプのデバイスのための少なくとも２つのエピタキシャル構造体を該第１の基板上に成長させるステップ、
該第１の基板を反応炉から搬出するステップ、
後続のプロセスのステップ中における該反応炉の内部表面からの汚染物質の放出を低減するために、該反応炉の内部表面にコーティングをするステップ、
続いて、第２の第３〜５族半導体基板を該反応炉に搬入するステップ、及び
該第２の基板が該反応炉内にある間、異なるタイプのデバイスのための少なくとも２つのエピタキシャル構造体を該第２の基板上に成長させるステップ
からなる方法。
【請求項１６】
請求項１５記載の方法において、該コーティングが該第３〜５族半導体基板と実質的に同じ物質からなる方法。
【請求項１７】
請求項１６記載の方法において、該コーティングが該反応炉の内部表面上に多結晶で成長される方法。
【請求項１８】
請求項１６記載の方法において、該コーティングがＧａＡｓからなる方法。
【請求項１９】
請求項１６記載の方法において、該コーティングが約３μｍ未満の厚さである方法。
【請求項２０】
請求項１５記載の方法において、該プラッタの表面にコーティングをするステップが、
該反応炉内でプラッタ上に半導体ウエハを搭載するステップ、
該プラッタを加熱するステップ、
該反応炉の内部表面をコーティングするためにエピタキシャル層を成長させるステップ、
該反応炉から該半導体ウエハを搬出するステップ
を含む方法。
【請求項２１】
プラッタが処理されているウエハを保持するために使用される反応炉において第３〜５族半導体集積構造体を作製する方法であって、該方法が、
後続の成長ステップ中における該プラッタ表面からの汚染物質の放出を低減するために、該プラッタの表面にコーティングをするステップ、
該プラッタ上に第３〜５族半導体基板を搭載するステップ、及び
該基板が該プラッタ上にあるときに、異なるタイプのデバイスのための少なくとも２つのエピタキシャル構造体を該基板上に成長させるステップ
からなる方法。
【請求項２２】
請求項２１記載の方法において、該コーティングが第３〜５族半導体基板と実質的に同じ物質からなる方法。
【請求項２３】
請求項２１記載の方法において、該コーティングが該プラッタ上で多結晶状に成長される方法。
【請求項２４】
請求項２１記載の方法において、該コーティングがＧａＡｓからなる方法。
【請求項２５】
請求項２１記載の方法において、該コーティングが約３μｍ未満の厚さである方法。
【請求項２６】
請求項２１記載の方法において、該プラッタの表面にコーティングをするステップが、連続する第３〜５族半導体基板処理工程間で行われる方法。
【請求項２７】
請求項２１記載の方法において、該プラッタの表面にコーティングをするステップが、
該プラッタ上に少なくとも１枚のウエハを搭載するステップ、
該プラッタを加熱するステップ、
該プラッタの表面をコーティングするためにエピタキシャル層を成長させるステップ、
該反応炉から該少なくとも１枚のウエハを取り除くステップ
を含む方法。
【請求項２８】
一対のＧａＡｓベースのＨＢＴ及びＦＥＴ集積デバイスを作製するためにエピタキシャル構造体を作製する方法であって、該方法が、
第１のセットのエピタキシャル層を成長させるステップであって、該第１のセットのエピタキシャル層が半絶縁体ＧａＡｓ基板上に該ＦＥＴデバイスの部分を形成し、低リークバッファ層を含むようなステップ、
該第１のセットのエピタキシャル層上にＧａＡｓ層を、該ＦＥＴデバイスに対するキャップ層として及び該ＨＢＴデバイスに対するサブコントローラ層として機能するように成長させるステップ、
第２のセットのエピタキシャル層を該ＧａＡｓ層上に成長させるステップであって、該第２のセットのエピタキシャル層が該ＨＢＴデバイスの部分を形成するようなステップ
からなる。
【請求項２９】
請求項２８記載の方法において、該バッファ層を成長させることが、異なる物質の複数のエピタキシャル層を成長することを実質的に含む方法。
【請求項３０】
請求項２８記載の方法において、該バッファ層を成長させることが、異なる第３〜５族半導体物質の複数のエピタキシャル層を成長することを実質的に含む方法。
【発明の詳細な説明】
【背景技術】
【０００１】
単一シリコン基板上でのヘテロジャンクション・バイポーラ・トランジスタ（ＨＢＴ）又はバイポーラ・ジャンクション・トランジスタ（ＢＪＴ）及び電界効果トランジスタ（ＦＥＴ）の集積はＢｉＣＭＯＳ技術として知られている。単一チップ上でのＨＢＴ及びＦＥＴの集積によって、今日使用されている多くの電子デバイスのサイズ及びコストが大幅に低減された。しかし、シリコンベースのＨＢＴ／ＢＪＴ及びＦＥＴには、最近のワイヤレス通信アプリケーションに用いられている高効率な携帯電話用増幅器及びＩＣのような高周波アナログアプリケーション用としては有望でないものとなってしまうような、ある性能上の限界がある。
【０００２】
ＧａＡｓ及び他の第３〜５族化合物半導体基板上でのＨＢＴの製造もよく知られていて、ワイヤレスアプリケーション用としての性能、信頼性及び適合性に関して有望である。ＨＢＴ及びＦＥＴの集積によって、高レベルの集積が可能となり、集積回路の性能全体としての改善がなされることになる。しかし、単一のＧａＡｓ基板上でＨＢＴ及びＦＥＴの両方を集積する現実的な手法は当該技術分野において少ししか知られていない。
【０００３】
これまでに開示されたある方法では、選択的ＭＢＥ成長によって１つの基板上でのＨＢＴ及びＦＥＴ基板双方の成長を含んでいた。しかし、この手法はエピタキシャル成長の中断及びエピタキシャル再成長のために（期待とは）逆の結果となっていた。
【０００４】
これまでに開示された他の方法では、ＦＥＴチャネルとしてＨＢＴのエミッタキャップ層を用いて１つの基板上にＨＢＴ及びＦＥＴの組み合わせを設けていた。しかし、この方法によると、ＦＥＴの性能を低下させる許容できないほど高いＨＢＴのエミッタ抵抗、及びベース層に関連する寄生効果をもたらしていた。
【０００５】
他の試みには、単一成長プロセスにおける高電子移動度トランジスタ（ＨＥＭＴ）上でのＡｌＧａＡｓ／ＧａＡｓＨＢＴの成長などがあった。このプロセスはＦＥＴを単一のエピタキシャル成長によってＨＢＴのコレクタに統合するものであったが、性能特性が低いために限定的な成功にとどまるものであった。
【０００６】
ＩｎＧａＰ／ＧａＡｓＨＢＴをＭＥＳＦＥＴ及びＨＥＭＴ構造体に集積しようとする他の多くの試みがなされてきた。これらの試みにおいて、ＩｎＧａＰ層がＦＥＴデバイスのチャネルとして用いられた。しかし、チャネルは高い線形抵抗及び低い高周波性能による低い移動度及び飽和速度を有していた。
【０００７】
そのような集積デバイスの製造における第１のステップは、デバイスがそこからリソグラフィプロセスによって作製される半導体構造体を有する適切なエピタキシャルウエハの生産である。
【０００８】
従って、第３〜５族物質から選択された単一化合物基板上でのＨＢＴ及びＦＥＴデバイスの適切な集積を可能とするエピタキシャルウエハの製造方法への要望がある。
【発明の開示】
【課題を解決するための手段】
【０００９】
本願は共通化合物半導体第３〜５族ウエハ上に集積されたデバイス及び回路の作製に適合するエピタキシャルウエハの製造に関する。本明細書では、エピタキシャルウエハは半導体基板上でエピタキシャル的に成長された一連の層を含む。種々の層が、通常は格子マッチングされ、特定の物理的及び電気的特性に応じて選択され得る。場合によっては、エピタキシャルウエハもまた１以上の変性の又は他の層を含み得る。
【００１０】
本発明の１つの側面において、当該方法は、第３〜５族半導体基板を提供するステップ、及び基板上の汚染物質の存在を減らすためにインサイチュ（成長中）基板洗浄プロセスを実行するステップを含む。続いて、共通基板上に２つの異なるタイプのデバイスをその後作製することに適合した少なくとも２つのエピタキシャル構造体が基板上に成長される。
【００１１】
他の側面は、反応炉において第３〜５族半導体集積構造体を作製する方法に関する。その方法は、第１の第３〜５族半導体基板を反応炉に搬入するステップ、第１の基板が反応炉内にある間、異なるタイプのデバイスのための少なくとも２つのエピタキシャル構造体を第１の基板上に成長させるステップ、及び第１の基板を反応炉から搬出するステップを含む。後続のプロセスのステップ中に該反応炉の内部表面からの汚染物質の放出を低減するために、該反応炉の内部表面がコーティングされる。当該方法はまた、続けて第２の第３〜５族半導体基板を反応炉に搬入するステップ、及び第２の基板が反応炉内にある間、異なるタイプのデバイスのための少なくとも２つのエピタキシャル構造体を第２の基板上に成長させるステップを含む。
【００１２】
他の側面では、半導体構造体が、基板、基板の上部に配置された第１のエピタキシャル構造体、及び第１のエピタキシャル構造体の上部に配置された第２のエピタキシャル構造体を含む。基板と第１のエピタキシャル構造体の間のインターフェイスには実質的に汚染物質が存在しない。
【００１３】
更なる側面は、集積された一対のＧａＡｓベースのＨＢＴ及びＦＥＴデバイスを作製するためにエピタキシャル構造体を作製する方法に関する。その方法は、半絶縁体ＧａＡｓ基板上にＦＥＴデバイスの部分を形成する第１のセットのエピタキシャル層を成長させるステップを含む。第１のセットのエピタキシャル層上にＧａＡｓ層が、ＦＥＴデバイスに対するキャップ層として及びＨＢＴデバイスに対するサブコントローラ層として機能するように成長される。当該方法は、第２のセットのエピタキシャル層をＧａＡｓ層上に成長させるステップを含む。第２のセットのエピタキシャル層がＨＢＴデバイスの部分を形成する。
【００１４】
実施形態によっては、１以上の下記の特徴及び効果を含んでいてもよい。
例えば、エピタキシャルプロセスは、単一基板上に結合された構造体としてのＦＥＴ及びＨＢＴデバイスの成長を可能とする。
プロセスは、各特定のデバイスのタイプ及びデバイスのエピタキシャルパラメータ又は制約における相反する要件を充足するＦＥＴ／ＨＢＴ構造体の製造（大量の連続エピタキシャル成長工程）を可能とする。
プロセスは、（湿式又は乾式の）エッチングの選択的な停止を含むことによって、各デバイスのタイプにおいて対象となる層に選択的に接触することを可能とする。
プロセスは、後続のデバイスプロセス中に何らかのデバイスタイプを一掃するために完全に除去される犠牲「リフトオフ」層を含むことができる。
プロセスは単一の連続的エピタキシャル蒸着プロセスであってもよいし、そうでなくてもよい。
【００１５】
プロセスは、エピタキシャル的に変形された層及び／又はデルタドーピング技術を用いて、ＦＥＴが擬似形態高電子移動トランジスタ（ＰＨＥＭＴ）デバイスとして実装されるように、鋭く、正しく画定されたインターフェイスを実現でき、十分な層厚制御を施すことができる。
プロセスはＨＢＴとＰＨＥＭＴの間に特定の機能的に共有される層を必要としない。
プロセスはプレーナ及び非プレーナ基板双方に用いることができ、後続の有用な処理形態を可能とする。
【００１６】
実施形態によっては、プロセスは、ＨＢＴエピタキシャル蒸着によって生成された環境内で、十分なデバイスの絶縁性（直流及び高周波）に対して高い抵抗性を持つバッファを実現するのに十分である。プロセスは、エクスサイチュ又はインサイチュ基板準備、バッファ層の抵抗制御、及びバッファ層のシーケンスを含んでいてもよい。
プロセスはＨＢＴのエミッタ及びＨＢＴのベースに対する重度にドーピングされたコンタクト層を実現してもよい。
プロセスは、回転ディスク反応炉（ＲＤＲ）のＭＯＣＶＤプロセスで実施されるのが好ましいが、代替のＭＯＣＶＤ又はＭＢＥ技術用に使用されてもよい。
【００１７】
プロセスはＧａＡｓ、ＩｎＰ及び関連する第３〜５族化合物とともに用いられる。
プロセスはあらゆるＨＢＴ／ＢＪＴの実装（例えば、ＩｎＧａＰ、ＡｌＧａＡｓのエミッタ、ＧａＡｓ、ＩｎＧａＡｓ、ＩｎＧａＡｓＮのベース）を包含する。
他の特徴及び効果が以下の詳細な説明、付随する図面及び特許請求の範囲から明らかになる。
【発明を実施するための最良の形態】
【００１８】
第３〜５族半導体集積デバイスを作製するプロセスは通常、半導体業界における２つの異なる企業によって実行されることもあるような２つの異なる技術的プロセスに分けられる。第１は所望の物理的及び電気的プロパティを持つエピタキシャル層のシーケンスを有する半導体ウエハを生成することである。第２はデバイスのトポロジー及びデバイス間の内部接続が規定されるようにウエハをリソグラフィ的に処理することであり、その後に、ウエハを独立した集積回路チップ（ＩＣ）にダイシングすること、及びそのようなＩＣをプリント回路基板上に実装できるようにカプセル化パッケージ、リードフレーム又は他のタイプのパッケージにパッケージングすることが続く。
【００１９】
本発明はその第１の技術的プロセスによるエピタキシャルウエハの製造及びそのようなプロセスによって形成されたエピタキシャル半導体構造体に向けられている。特に、本発明は基板を提供し用意するステップ、及び適切なシーケンスのエピタキシャル層をその基板上に成長させるステップを含む。本発明の一側面において、エピタキシャル層が、後続のリソグラフ的なデバイスの画定、エッチング、及びその後の処理によって異なるタイプのアクティブデバイスが共通の第３〜５族ウエハ上に形成されるように設計され、特定される。
【００２０】
ある例では、ヘテロジャンクション・バイポーラ・トランジスタ（ＨＢＴ）及び電界効果トランジスタ（ＦＥＴ）が同一基板上に作製される。１つの実施例においては、ＨＢＴが最初に作製される。ＨＢＴが作製されると、パッシベーション（不活性化）層がＨＢＴを保護するためにＨＢＴ上に標準的な半導体作製技術によって形成又は蒸着される。パッシベーション層がＨＢＴ上に蒸着されると、ＦＥＴが作製される。（次に記載される）代替の実施例においては、プロセスが逆になる。
【００２１】
単一基板上の集積化ＨＢＴ−ＭＥＳＦＥＴ構造体の特定例の詳細が図１の表に示される。その例によると、種々のエピタキシャル層が半導体基板１０（図２）上に順次成長される。図１の表における行は、それぞれ公称厚み（オングストローム）、特定の実施における各層についてのモル分率及び（１ｃｍ３当たりの）キャリア集中度とともに、各層の機能を示している。他の実施態様では、それらの値は変動し得る。さらに、他の基板及び層が設けられ、異なるタイプのデバイスが結果物の構造体において形成され得る。
【００２２】
基板１０は第３〜５族の材料（例えば、好ましくは半絶縁体ＧａＡｓ基板）のいずれに基づいていてもよい。エピタキシャル層の組はいかなる公知の技術（例えば、ＶＰＥ、ＭＯＣＶＤ又はＭＢＥ）を用いて基板上に成長してもよい。
【００２３】
本発明の一側面では、第１のエピタキシャル構造体を作製する際に、低リークバッファ層を第１のステップとして設けてもよい。バッファ層は、例えば、ドーピングされていないＧａＡｓ又はＡｌＧａＡｓ層からなる１以上の層を含む。図１の例における特定のバッファ層は、ドーピングされていないＡｌＧａＡｓ層上のドーピングされていないＧａＡｓ層といった２つのサブ層を有している。バッファ層は初期結晶成長を補助し、ＦＥＴの必要なピンチオフ機能を提供することができる。バッファ層はまた、不要な残留の電子的活性不純物をトラップし、続いて形成されるデバイスの電気的絶縁を提供することができる。バッファ層は、ＨＢＴで共通基板上に集積されるＦＥＴの適切な動作を可能とするのに特に重要である。
【００２４】
次に、基板上にＦＥＴのための第１のエピタキシャル構造体１２が成長されることになる（図３）。ＦＥＴ構造体１２は、例えば、５０ナノメートル（ｎｍ）の厚さのドーピングされていないＧａＡｓスペーサ層及び１５０ｎｍの厚さのドーピングされたＧａＡｓチャネル層を含む。チャネル層は、例えば、２.０×１０１７ｃｍ−３のドーピング集中度のｎタイプドーピング材でドーピングされる。第１のエピタキシャル構造体１２はまたＩｎＧａＰエッチング停止層及びＦＥＴのためのＧａＡｓコンタクト層のような追加の層を含んでいてもよい。
【００２５】
分離層又はエッチング停止層が第２のエピタキシャル構造体１４の一部としてＦＥＴ上に配置される。代替的又は追加的に、コンタクト層が第２のエピタキシャル構造体１４の一部として第１のエピタキシャル構造体１２上に配置されるようにしてもよい（図４）。コンタクト層はＦＥＴに対するキャップ層だけでなく、ＨＢＴデバイスのサブコントローラとしての役割を持つ。
【００２６】
ここで述べられる特定の例はＦＥＴ及びＨＢＴの双方に共通の１つの層を含むものであるが、他の実施態様においては、共通層を共有しない異なる層において異なるタイプのデバイスが形成されてもよい。異なるタイプのデバイスを異なる層に形成することによってデバイスの電気的な又は他の特性を独立して調整できるようになり、その設計における高い柔軟性を生み出すことができる。
【００２７】
次に、図１の特定の例において、他のＨＢＴ層が第３のエピタキシャル構造体１６としてコンタクト層上に成長される。まず、軽くドーピングされた約１０００ｎｍのｎタイプＧａＡｓコレクタ層が成長され、これに約１００ｎｍのｐタイプＧａＡｓベース層が続く。ＧａＡｓ層は、例えば、カーボンで約４.０×１０１９ｃｍ−３のレベルまでドーピングされる。シリコンで約３.０×１０１７ｃｍ−３のレベルまでドーピングされた約５０ｎｍのＩｎＧａＰエミッタ層がベース層上に成長される。
【００２８】
多重のエピタキシャル的に成長された構造体からなる構造体はまた、他のタイプの集積活性デバイスを形成するように処理することもできる。例えば、第１のエピタキシャル構造体によってＰＨＥＭＴのための層を設け、第２のエピタキシャル構造体によってＨＢＴのための層を設けることができる。単一基板上の集積ＨＢＴ−ＰＨＥＭＴ構造についての特定例の詳細を図５の表に示す。
【００２９】
デバイス特性及び性能が、例えば、基板１０と第１のエピタキシャル構造体１２の間のインターフェイスにおける表面汚染物質の存在によって不都合にも損なわれることがある。汚染物質の例として、（例えば、ＧａＡｓ基板のポリシングから生ずる）シリコン、（テレリウムがドーピングされたＩｎＧａＡｓエピタキシャル層が成長されてきたそれまでのウエハの工程に起因する）テレリウム、又は過度のＯ２などがある。そのような汚染物質はＰＨＥＭＴのようなＦＥＴの性能を不都合にも損なってしまう。また、（温度又はフローレートが非常に高い）過度に強力なエッチング技術も、露出された反応炉の表面から蒸着物が基板へ大量に移動してしまう原因となる。このような大量移動によって、基板のエピタキシャル層インターフェイスにおける導電経路の形成若しくは基板表面の粗さの増加又はその両方がもたらされ、結果として低いデバイス性能（例えば、サブスレッシュホールドリーク）及び同一チップ上のデバイス間の低い絶縁性をもたらしてしまう。
【００３０】
本発明のある側面によると、基板のエピタキシャルインターフェイスで存在し得る汚染物質の量を減らすために、インサイチュ（成長中）基板洗浄プロセスが実行される。以下にその例の詳細が記載される洗浄プロセスは、ＭＯＣＶＤ反応炉においてウエハを処理するために用いられ、その際に処理されているウエハを保持するためにプラッタが用いられる。洗浄プロセスはまた他のウエハ処理装置においても使用できる。
【００３１】
好ましくは、インサイチュ洗浄プロセスは、エピタキシャル層を基板１０上で成長させる前に実行され、バックトゥバック・ウエハ処理工程を促進することができる。洗浄プロセスによって、反応炉の蒸着物から基板への大量移動を伴わずに、もともとあった汚染物質を基板から除去することを助けることができる。従って、洗浄プロセスによって、デバイスの高い絶縁性を与えるクリーンな基板エピタキシャル層インターフェイスとすることができる。
【００３２】
図６に示す実施形態によると、ウエハが反応炉に搬送される（ブロック１００）。洗浄プロセスでＧａＡｓ基板をハロゲン化合物系エッチング剤（例えば、ＨＣｌ、Ｃｌ２、ＡｓＣｌ３、ＰＣＬ２、ＡｓＢｒ２）に水素原子と組み合わせて曝露する。ある実施形態においては、ＡｓＣｌ３のような塩素系エッチング剤が使用される。その場合、基板は、例えばＡｓＣｌ３及びＡｓＨ３に高温下（例えば、４００−８００℃の範囲）で曝露される。洗浄プロセスはＡｓＨ３曝露ステップ（ブロック１０２）、基板をエッチングするＡｓＣｌ３及びＡｓＨ３曝露ステップ（ブロック１０４）を含み、表面の形態的回復のためのＡｓＨ３のみの曝露（ブロック１０６）が続く。この例において、水素原子が脱圧縮ＡｓＨ３から得られる。インサイチュ基板洗浄プロセスを実行した後、種々のエピタキシャル層が成長される（ブロック１０８）。
【００３３】
多重ウエハが高速回転ディスク反応炉で処理される実施形態について、基板洗浄プロセスには約６００−７００℃の範囲の温度が有利である。より高い温度では、テレリウムがそれまでのウエハ処理工程における層から放出されてしまうことがある。適切な圧力は、いくつかのアプリケーションでは約５０−８０Ｔｏｒｒの範囲が特に適しているが、１０Ｔｏｒｒから大気圧の範囲である。エッチング剤の曝露は、表面の形態に過度にダメージを与えずに表面を洗浄するのに十分な程度に長くすべきである。場合によっては、約１００ｃｃ３のフローレートで約１５秒から数分の曝露時間が適切な圧力及び温度下において使用される。以上の要素は反応炉によって変動し、ウエハを保持するプラッタの構成によっても変動する。従って、一般的に、洗浄プロセスのための曝露時間、フローレート、圧力及び温度は、所望のデバイス性能を達成するためのウエハの特定の配置、組成及び厚さに従って調整される。
【００３４】
図７Ａ及び７ＢはＰＨＥＭＴタイプのエピタキシャル構造体のドーピングプロファイルを示すグラフである。横軸は深さを示し、単位はオングストロームである。ここで、原点（「０」）が最上位面ＡｌＧａＡｓバリア層に対応する。ドーピング集中のピーク（図示した例においては１Ｅ＋１８ｃｍ−３よりいくらか大きい）はＩｎＧａＡｓチャネルに対応する。
【００３５】
図７Ａは、インサイチュ塩素系基板洗浄プロセスが実行されなかった場合のＰＨＥＭＴタイプのエピタキシャル構造体のドーピングプロファイルを示す。ドーピングプロファイルにおけるピークが深さ約４０００オングストロームのところに現れていて、これはＧａＡｓバッファ層とＧａＡｓ基板の間のインターフェイスに相当する。このようなピーク（バッファ基板インターフェイスにおける汚染物質から生ずる電荷の存在を示すものである）は望ましくなく、ＦＥＴデバイスの動作及びデバイス間の絶縁を不都合にも損なってしまう。インサイチュ基板洗浄プロセスによって、基板のインターフェイス及びエピタキシャル構造体におけるドーピング剤の集中度が、インサイチュ洗浄プロセスがない場合の１０から１００倍小さくなる。
【００３６】
図７Ｂは、インサイチュ塩素系基板洗浄プロセスが実行された場合のＰＨＥＭＴタイプのエピタキシャル構造体のドーピングプロファイルを示す。図示されるように、深さ約１５００オングストロームを超えるとドーピングプロファイルが更なるピークなしに連続的に減少しており、バッファ基板インターフェイスにおける汚染物質の大幅な減少を示している。
【００３７】
本発明の他の側面によると、ＭＯＣＶＤ又は半導体ウエハが処理される他のチャンバを用いた実施形態において、後続の成長ステップ中における表面からの汚染物質の放出を低減するように、ウエハ処理工程間で反応炉の露出面を封止することが望ましい。汚染物質が放出される反応炉の表面として、半導体ウエハを保持するプラッタだけでなく、限定するわけではないが、反応炉ライナー、反応炉の壁及び天井、スピンドル、プローブ類並びにスクリーン類などが挙げられる。そのような表面からの汚染物質の放出は、ＨＢＴデバイスのための層が形成されてきたそれまでのウエハ処理工程に続くウエハ処理工程中に形成されるＦＥＴ層に対して特に問題である。
【００３８】
図８に示すように、第１のウエハ処理工程が実行される（ブロック１１０）。ウエハ処理工程は、とりわけ、半導体基板（即ち、ウエハ）を反応炉に搬入するステップ、１以上のエピタキシャル層を基板上に成長させるステップ、及び基板を反応炉から搬出するステップを含む。次のウエハ処理工程を開始する前に、チャンバの前処理プロセスが実行される。図示する実施形態では、チャンバの前処理プロセスは、プラッタのポケットを被うように１以上のダミーＧａＡｓ（又は他の第３〜５族化合物半導体）ウエハをプラッタ上に搭載するステップ（ブロック１１２）、プラッタを高温（例えば、約６５０℃）に加熱するステップ（ブロック１１４）、及びＧａＡｓ（又は他の第３〜５族化合物半導体）の薄膜コーティングを反応炉の内部表面上にエピタキシャル的に成長させるステップ（ブロック１１６）を含む。好ましくは、コーティングは、半導体ウエハを保持するプラッタだけでなく、少なくとも反応炉ライナー、反応炉の壁及び天井、スピンドル、プローブ類並びにスクリーン類を被うものとする。他の内部表面も同様にコーティングされるようにしてもよい。そのような薄い（即ち、３ミクロン（μｍ）未満の）コーティングによって、反応炉の内部表面上に存在し得るテレリウムのような汚染物質をカプセル化することができる。実施形態によっては約０.２５μｍの厚さのコーティングで十分である。
【００３９】
全体の製造サイクル時間を短縮するために、封止プロセスはできるだけ速く行われた方がよい。ある実施形態においては、プロセスは約５分以内に完了する。コーティングを成長させた後、プラッタが冷却され（ブロック１１８）、及びダミーウエハが反応炉から取り出される（ブロック１２０）。そして、第３〜５族半導体基板の新たなバッチが反応炉内で処理される（ブロック１２２）。
【００４０】
プラッタの有効寿命を延ばすために、チャンバの前処理プロセス中にはプラッタのポケットを（例えば、ＧａＡｓ又はシリコンの）ダミーウエハで被うことが望ましい。しかし、チャンバの前処理プロセスはポケットを被わなくても実行することはできる。
【００４１】
インサイチュ基板洗浄プロセス及びチャンバの前処理プロセス双方が実行される作製プロセスにおいて、基板洗浄プロセスは、例えば、より高い温度（例えば７００−８００℃）でより強力に行うことができる。より高い温度によって、プラッタ上の汚染物質が基板の表面に移動してしまう危険を伴わずに、熱的又は化学的なあらゆるインサイチュ洗浄プロセスをより速く行うことが可能となる。そのようなプロセスをより速く実行することによってより短い製造サイクルとすることができる。
【００４２】
上記の基板洗浄プロセス及びチャンバ前処理プロセスは、少なくとも２つの異なるタイプの活性デバイスを含むエピタキシャル構造体の第３〜５族半導体集積構造体を作製するときに特に有用である。基板のエピタキシャル層インターフェイスにおける、そして場合によっては他のインターフェイスにおける汚染物質を減らすことによって、デバイス性能を大幅に改善できる。
【００４３】
図９はエピタキシャル構造体におけるＰＨＥＭＴタイプのデバイスについての電圧対電流曲線を示す。測定値は水銀プローブを用いて得られたものである。曲線１２０は、インサイチュ基板洗浄プロセス及びチャンバ前処理プロセスを実行せずに成長されたエピタキシャル構造体において作製されたデバイスに対応する。曲線から分かるように、同デバイスは著しいサブスレッシュホールド電流リークを呈した。これに対して、曲線１２２は、チャンバ前処理プロセス及びインサイチュ基板洗浄プロセスを実行した後に成長されたエピタキシャル構造体において作製されたデバイスに対応する。曲線１２２はサブスレッシュホールド電流リークの大幅な低減を示している。
他の実施態様も特許請求の範囲に含まれる。
【図面の簡単な説明】
【００４４】
【図１】図１はＨＢＴ−ＭＥＳＦＥＴ構造体に対するエピタキシャル層シーケンスを示す表である。
【図２】図２は本発明の実施例による第３〜５族半導体集積デバイスを作製するために使用する基板を示す図である。
【図３】図３は上表面上に作製された第１のエピタキシャル構造体を付加した図２の基板を示す図である。
【図４】図４は上表面上に作製された第２及び第３のエピタキシャル構造体を付加した図３の基板を示す図である。
【図５】図５はＨＢＴ−ＰＨＥＭＴ構造体に対するエピタキシャル層シーケンスを示す表である。
【図６】図６は本発明の実施例によるインサイチュ基板洗浄を含む製造プロセスのフローチャートである。
【図７Ａ】図７Ａはインサイチュ基板洗浄プロセスが実行されなかったＰＨＥＭＴタイプのエピタキシャル構造体のドーピング深度プロファイルを示すグラフである。
【図７Ｂ】図７Ｂはインサイチュ基板洗浄プロセスが実行されたＰＨＥＭＴタイプのエピタキシャル構造体のドーピング深度プロファイルを示すグラフである。
【図８】図８は本発明の実施例によるチャンバの前処理プロセスを含むウエハ処理サイクルのフローチャートである。
【図９】図９はエピタキシャル構造体上に作製されたＰＨＥＭＴタイプのデバイスにおけるサブスレッシュホールドリークを、チャンバの前処理プロセスがある場合とない場合について比較するグラフである。
【符号の説明】
【００４５】
１０．基板
１２．第１のエピタキシャル構造体
１４．第２のエピタキシャル構造体
１６．第３のエピタキシャル構造体
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図８】
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【図９】
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【外国語明細書】
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