(57)【要約】【課題】リセスゲート型のＭＩＳＦＥＴの集積度を損なうことなく、チャネル長を長くし、短チャネル効果の抑止及びリーク電流の低減を図った半導体装置を提供する。【解決手段】ゲート電極を収容するトレンチを、拡散層の深さよりも深い円筒又は楕円筒形状の第１のトレンチ部分と、第１のトレンチ部分から延長し第１のトレンチ部分よりもソース・ドレイン拡散層側に突出する第２のトレンチ部分とから構成する。ゲート電圧の印加に際して、ゲート電極の表面に沿ってソース・ドレイン拡散層の間にチャネルが形成され、チャネル長が長くなる。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板の表面部分に形成された一対のソース・ドレイン拡散層と、該一対のソース・ドレイン拡散層の間に基板面と平行方向に挟まれ、ゲート電極を内部に収容するトレンチとを有するＭＩＳＦＥＴを備える半導体装置において、
前記トレンチが、前記ソース・ドレイン拡散層の深さよりも深く形成される第１のトレンチ部分と、該第１のトレンチ部分から延長し、且つ、該第１のトレンチ部分よりも基板面と平行方向に、少なくとも前記ソース・ドレイン拡散層側に突出する第２のトレンチ部分とを有することを特徴とする半導体装置。
【請求項２】
前記第１のトレンチ部分が基板面と実質的に垂直方向に延びる筒状部分を有し、前記第２のトレンチ部分が前記第１のトレンチ部分から横方向に拡がる球状部分又は楕円体状部分を有する、請求項１に記載の半導体装置。
【請求項３】
半導体基板の表面部分に形成された一対のソース・ドレイン拡散層と、該一対のソース・ドレイン拡散層の間に基板面と平行方向に挟まれ、ゲート電極を内部に収容するトレンチとを有するＭＩＳＦＥＴを備える半導体装置を製造する方法において、
半導体基板を異方性エッチングし、ソース・ドレイン拡散層の間に、該ソース・ドレイン拡散層の深さよりも深い第１のトレンチ部分を形成する工程と、
前記第１のトレンチ部分の側壁を保護する側壁保護膜を形成する工程と、
前記第１のトレンチ部分の底部から、前記半導体基板を等方的にエッチングすることにより、前記第１のトレンチ部分から延長し、且つ、該第１のトレンチ部分よりも基板面と平行方向に、少なくとも前記ソース・ドレイン拡散層側に突出する第２のトレンチ部分を形成する工程と、
前記側壁保護膜を除去する工程と、
熱酸化法により、前記第１及び第２のトレンチ部分の表面にゲート絶縁膜を形成する工程と、
前記第１及び第２のトレンチ部分を埋めるゲート電極を形成する工程とを、
順次に有することを特徴とする半導体装置の製造方法。
【請求項４】
半導体基板の表面部分に形成された一対のソース・ドレイン拡散層と、該一対のソース・ドレイン拡散層の間に基板面と平行方向に挟まれ、ゲート電極を内部に収容するトレンチとを有するＭＩＳＦＥＴを備える半導体装置を製造する方法において、
半導体基板を異方性エッチングし、ソース・ドレイン拡散層の間に、該ソース・ドレイン拡散層の深さよりも深い第１のトレンチ部分を形成すると共に、該第１のトレンチ部分の側壁にデポジッション膜を形成する工程と、
前記第１のトレンチ部分の底部から、前記半導体基板を等方的にエッチングすることにより、前記第１のトレンチ部分から延長し、且つ、該第１のトレンチ部分よりも基板面と平行方向に、少なくとも前記ソース・ドレイン拡散層側に突出する第２のトレンチ部分を形成する工程と、
前記第１のトレンチ部分の側壁からデポジッション膜を除去する工程と、
熱酸化法により、前記第１及び第２のトレンチ部分の表面にゲート絶縁膜を形成する工程と、
前記第１及び第２のトレンチ部分を埋めるゲート電極を形成する工程とを、
順次に有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、さらに詳しくは、トレンチ内にゲート電極を埋め込んだリセスゲート型のＭＩＳＦＥＴを備える半導体装置、及び、そのような半導体装置を製造する半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＭＩＳＦＥＴの微細化に伴い、ゲートライン幅が縮小するため、ソース・ドレイン間のチャネル長も短くなる。チャネル長が短くなると、しきい値電圧の低下や、ソース・ドレイン間の耐電圧の低下が顕著となる。これらを改善するために、ゲート電極をトレンチ内に埋め込んだリセスゲート電極を有するリセスゲート型のＭＩＳＦＥＴが提案されている。リセスゲート電極を採用することで、ＭＩＳＦＥＴの専有面積の増大を抑制しながらも、ソース・ドレイン間のチャネル長を長くすることができ、ＭＩＳＦＥＴのスレッシュホルド電圧（Ｖｔｈ）の確保（短チャネル効果の抑制）と、ソース及びドレインの接合リーク電流の抑制が可能になる。
【０００３】
リセスゲート型のＭＩＳＦＥＴを有する半導体装置については、非特許文献１及び特許文献１に記載がある。図１５は、従来のリセスゲート型のＭＩＳＦＥＴの構造を示す断面図である。シリコン基板１１の表面部分には、一対のｎ型ソース・ドレイン拡散層１２が形成されており、その間にリセスゲート電極１３のシリコン層１４を内部に収容するトレンチ１６Ａが形成されている。シリコン層１４とシリコン基板１１とは、ゲート絶縁膜１７によって絶縁されている。リセスゲート電極１３は、シリコン層１４及び金属層１５から成り、シリコン層１４は、ソース・ドレイン拡散層１２よりも深く形成されたトレンチ１６Ａ内に収容された部分と、トレンチ１６Ａの上部から突出する部分とを含む。ゲート電極１３は、図示しない側壁及び保護膜を有する。
【０００４】
ゲート電極１３に所定の電圧が印加されると、ゲート絶縁膜１７に沿ったシリコン基板１１の部分にチャネルが形成され、ＭＩＳＦＥＴがＯＮとなる。ゲート電極１３を、シリコン基板１１に形成されたトレンチ１６Ａ内に埋め込む構造により、シリコン基板１１の表面部分にのみチャネルが形成された従来のＭＩＳＦＥＴに比して、チャネル長が長くなり、短チャネル効果が抑制でき、接合リーク電流が低減できる。リセスゲート型のＭＩＳＦＥＴは、例えばＤＲＡＭ装置のメモリセルを構成するセルトランジスタとして利用される。
【非特許文献１】Symposium on VLSI Technology, pp11-12, 2003
【特許文献１】特開平７−１３０９５２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
半導体装置では、上記リセスゲート型の電極構造を採用することにより、短チャネル効果及び接合リーク電流の抑制を可能としつつＭＩＳＦＥＴの高集積化が可能であるが、半導体装置の高集積化に対する要求が止むことはなく、更なる高集積化が求められている。
【０００６】
本発明は、上記に鑑み、従来のリセスゲート型のＭＩＳＦＥＴを改良し、もって、短チャネル効果及び接合リーク電流の抑制を可能としつつ更なる高集積化が可能なリセスゲート型のＭＩＳＦＥＴを有する半導体装置、及び、そのような半導体装置を製造する製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、本発明の半導体装置は、半導体基板の表面部分に形成された一対のソース・ドレイン拡散層と、該一対のソース・ドレイン拡散層の間に基板面と平行方向に挟まれ、ゲート電極を内部に収容するトレンチとを有するＭＩＳＦＥＴを備える半導体装置において、
前記トレンチが、前記ソース・ドレイン拡散層の深さよりも深く形成される第１のトレンチ部分と、該第１のトレンチ部分から延長し、且つ、該第１のトレンチ部分よりも基板面と平行方向に、少なくとも前記ソース・ドレイン拡散層側に突出する第２のトレンチ部分とを有することを特徴とする。
【０００８】
また、本発明の半導体装置の製造方法は、半導体基板の表面部分に形成された一対のソース・ドレイン拡散層と、該一対のソース・ドレイン拡散層の間に基板面と平行方向に挟まれ、ゲート電極を内部に収容するトレンチとを有するＭＩＳＦＥＴを備える半導体装置を製造する方法において、
半導体基板を異方性エッチングし、ソース・ドレイン拡散層の間に、該ソース・ドレイン拡散層の深さよりも深い第１のトレンチ部分を形成する工程と、
前記第１のトレンチ部分の側壁を保護する側壁保護膜を形成する工程と、
前記第１のトレンチ部分の底部から、前記半導体基板を等方的にエッチングすることにより、前記第１のトレンチ部分から延長し、且つ、該第１のトレンチ部分よりも基板面と平行方向に、少なくとも前記ソース・ドレイン拡散層側に突出する第２のトレンチ部分を形成する工程と、
前記側壁保護膜を除去する工程と、
熱酸化法により、前記第１及び第２のトレンチ部分の表面にゲート絶縁膜を形成する工程と、
前記第１及び第２のトレンチ部分を埋めるゲート電極を形成する工程とを、順次に有することを特徴とする。
【０００９】
更に、本発明の別の半導体装置の製造方法は、半導体基板の表面部分に形成された一対のソース・ドレイン拡散層と、該一対のソース・ドレイン拡散層の間に基板面と平行方向に挟まれ、ゲート電極を内部に収容するトレンチとを有するＭＩＳＦＥＴを備える半導体装置を製造する方法において、
半導体基板を異方性エッチングし、ソース・ドレイン拡散層の間に、該ソース・ドレイン拡散層の深さよりも深い第１のトレンチ部分を形成すると共に、該第１のトレンチ部分の側壁にデポジッション膜を形成する工程と、
前記第１のトレンチ部分の底部から、前記半導体基板を等方的にエッチングすることにより、前記第１のトレンチ部分から延長し、且つ、該第１のトレンチ部分よりも基板面と平行方向に、少なくとも前記ソース・ドレイン拡散層側に突出する第２のトレンチ部分を形成する工程と、
前記第１のトレンチ部分の側壁からデポジッション膜を除去する工程と、
熱酸化法により、前記第１及び第２のトレンチ部分の表面にゲート絶縁膜を形成する工程と、
前記第１及び第２のトレンチ部分を埋めるゲート電極を形成する工程とを、順次に有することを特徴とする。
【発明の効果】
【００１０】
本発明の半導体装置、及び、本発明方法により製造される半導体装置では、ゲート電極を収容するトレンチを第１のトレンチ部分及び第２のトレンチ部分から構成し、その全体形状をフラスコ型の形状とすることで、従来のリセスゲート型のＭＩＳＦＥＴに比して、よりチャネル長を長くすることができる。このため、ＭＩＳＦＥＴの集積度を損なうことなく、短チャネル効果が抑制でき、また、接合リーク電流の低減も可能となる。
【００１１】
本発明の半導体装置では、前記第１のトレンチ部分が基板面と実質的に垂直方向に延びる筒状部分を有し、前記第２のトレンチ部分が前記第１のトレンチ部分から横方向に拡がる球状部分又は楕円体状部分を有してもよい。
【発明を実施するための最良の形態】
【００１２】
以下、図面を参照し、本発明の実施形態について説明する。図１は、本発明の第１の実施形態に係る半導体装置であるＤＲＡＭ装置のセルトランジスタの断面を示す。本実施形態の半導体装置１０では、ＭＩＳＦＥＴは、フラスコ形状を有するトレンチ内に収容されるゲート電極を有する、リセスゲート型のＭＩＳＦＥＴとして形成されている。半導体基板（シリコン基板）１１の表面部分には、素子分離構造（ＳＴＩ構造）２０が形成され、半導体基板１１を素子形成領域毎に区画している。一対のＭＩＳＦＥＴが、各素子形成領域内に形成される。
【００１３】
素子形成領域には、各ＭＩＳＦＥＴに対応して一対のソース・ドレイン拡散層１２が形成されており、ソース・ドレイン拡散層１２の間には、リセスゲート電極１３が配置されている。リセスゲート電極１３は、下部構造を成すシリコン層１４と、その上部に形成される金属層１５とから構成される。リセスゲート電極１３のシリコン層１４は、半導体基板１１内に形成されたフラスコ形状のトレンチ１６の内部に収容されている。シリコン層１４は、半導体基板１１の表面よりも上部に突出する部分を有し、その上にゲート電極の金属層１５が形成されている。
【００１４】
シリコン層１４及び金属層１５から成るゲート電極１３の表面を覆って、ゲート電極を保護するゲート電極側壁保護膜１８が形成されている。ＭＩＳＦＥＴは、ソース・ドレイン拡散層１２、ゲート電極１３、及び、ゲート電極側壁保護膜１８から構成され、その上部には、図示しない複数の配線層及び複数層の絶縁層を含む多層の配線構造が形成されている。
【００１５】
上記構造のＭＩＳＦＥＴでは、ゲート電極１３への電圧印加に際して、フラスコ形状のトレンチ１６に沿った基板部分にチャネルが形成されるため、従来のリセスゲート電極を有するＭＩＳＦＥＴに比してチャネル長が長くなる。つまり、ソース・ドレイン拡散層相互間の間隔を狭めても、チャネル長は長くなり、短チャネル効果が抑制でき、また、接合リーク電流の低減も可能になる。
。
【００１６】
図２〜図８を参照して、上記実施形態の半導体装置のＭＩＳＦＥＴを製造する、本発明の第２の実施形態に係る半導体装置の製造方法を説明する。まず、図２に示すように、半導体基板１１上に素子分離構造（ＳＴＩ構造）２０を形成し、素子分離構造２０によって区画された素子形成領域に酸化膜２１を形成する。次に、後にマスクとなる窒化膜２２を成膜する（図３）。フォトレジスト２３をマスクとし、窒化膜２２と酸化膜２１をエッチングする（図４）。フォトレジスト２３を除去した後に、図５に示すように、窒化膜２２をマスクとして、第１のトレンチエッチングで垂直形状の第１のトレンチ部分２４を形成する。次いで、垂直形状の第１のトレンチ部分２４の側壁のエッチングを防止するために、サイドウォール窒化膜２５を成膜する（図６）。
【００１７】
次いで、図６で成膜したサイドウォール窒化膜２５が側壁に残るように、他の部分をエッチバックによって除去する。引き続き、等方的にエッチングが進むエッチングガスを用いて、第２のトレンチエッチングを行い、垂直形状の第１のトレンチ部分２４の下部に、第２のトレンチ部分２６を成す球状又は楕円状のトレンチを形成する。これによって、図７に示すような、第１のトレンチ部分２４及び第２のトレンチ部分２６から成るフラスコ型のトレンチ１６を得る。その後、マスク窒化膜２２と、サイドウォール窒化膜２５とを除去することで、図８に示す構造を得る。
【００１８】
その後は、図１に示すように、フラスコ形状のトレンチ１６内に熱酸化膜を形成し、他の部分と併せてゲート絶縁膜１７とする。フラスコ形状のトレンチ１６内を含む全面にシリコン層１４を堆積し、更にその上にタングステン層（金属層）１５を堆積する。フォトレジストマスクを利用したエッチングにより、シリコン基板１１の表面から上のシリコン層１４及び金属層１５をエッチングして、ゲート電極１３を得る。引き続き、ゲート電極１３をマスクとして、シリコン基板１１の表面部分に不純物を注入し、自己整合的にソース・ドレイン拡散層１２を形成する。ついで、ゲート電極１３を覆って酸化膜を堆積し、エッチバックによってゲート電極１３の側壁に酸化膜を残して、ゲート側壁酸化膜１８とすることで、図１に示した構造を得る。
【００１９】
本発明の第１の実施形態に係る製造プロセスでは、そのプロセス中に、サイドウォール窒化膜の成膜、サイドウォール窒化膜のエッチバック、及び、それらに付随する工程が発生する。このため、従来のリセスゲート電極構造の形成プロセスに比して、工程数が幾らか増加する。
【００２０】
次に、図９〜図１５を参照して、前記本発明の第１の実施形態に係る半導体装置を製造する、本発明の第３の実施形態に係る半導体装置の製造方法を説明する。まず、図９に示すように、半導体基板１１の表面部分に素子分離構造２０を形成し、半導体基板１１上で素子形成領域を区画する。次いで、後にマスクとなる窒化膜２２を成膜する（図１０）。次に、フォトレジスト２３をマスクにして、窒化膜２２と酸化膜２１をエッチングする（図１１）。フォトレジスト２３を、Ｏ２プラズマ処理やウエット処理により除去した後に、パターニングされた窒化膜２２をマスクにして、シリコン基板１１を第１ステップのエッチングで、図１２に示すように、垂直から少し傾いたテーパ形状にエッチングする。これによって、フラスコ形状のトレンチのほぼ円筒形状の第１のトレンチ部分２４が形成される。
【００２１】
上記第１ステップのエッチングでは、例えば、ＳＴＩ構造を形成する際のトレンチエッチングで使用する混合ガス、つまり、ＨＢｒ、Ｃｌ２、及び、Ｏ２の混合ガスを用いる。このエッチングステップでは、反応生成物の酸化反応を促進させ、エッチングで形成された第１のトレンチ部分２４の側壁にデポジッション膜（Ｓｉｘ−Ｏｙ膜）２７が付着するようにエッチングする。例えば、従来のエッチング条件から、Ｏ２の添加量を２倍にし、次の第２ステップのエッチングで側壁のＳｉｘ−Ｏｙ膜２７がなくならないように、第１のトレンチ部分２４の側壁に充分な量のＳｉｘ−Ｏｙ膜２７を堆積させる。
【００２２】
次に、等方性のエッチングが可能なエッチングガス、例えばＨＢｒとＳＦ６の混合ガスを用い、図１３に示すように、第１のトレンチ部分２４の底面から、目的とした深さまで達するように、シリコン基板１１をエッチングする。この第２ステップのエッチングでは、等方性エッチングガスを使用したことにより、第１のトレンチ部分２４よりも下方のエッチングでは、横方向に拡がってエッチングされる。しかし、第１ステップでエッチングされた第１のトレンチ部分２４の側壁を、堆積物のＳｉｘ−Ｏｙ膜２７で保護したことにより、第１のエッチングステップでエッチングされた第１のトレンチ部分２４の側面はほとんどエッチングされず、第１のトレンチ部分２４より下側の部分のみが等方的にエッチングされ、球状又は楕円体状の第２のトレンチ部分２６が得られる。
【００２３】
引き続き、マスク窒化膜２２をウエット処理により除去し、図１４に示すフラスコ形状のトレンチ１６を有する構造が得られる。以下の工程は、第２の実施形態で示した工程と同様である。以上により、円筒形状の第１のトレンチ部分２４の側壁を保護する、窒化膜等の側壁保護膜を成膜することなく、一括のエッチングでフラスコ形状のトレンチを形成することができる。 
【００２４】
上記第３の実施形態では、第１のエッチングステップで、エッチングの際の反応生成物の酸化反応を促進させ、エッチングで形成された第１のトレンチ部分２４の側壁に充分な厚みのＳｉｘ−Ｏｙ膜が付着するように、例えば従来条件からＯ２の添加量を２倍にし、エッチングを行う。このエッチング条件により、次の第２ステップのエッチングで側壁のＳｉｘ−Ｏｙ膜がなくならないような、充分な厚みのＳｉｘ−Ｏｙ膜が堆積する。次の第２ステップの等方性エッチングでは、ＳＦ６などのエッチングガスを用いて目的の深さまでのエッチングを行う。第２ステップのエッチングでは、第１ステップのエッチングで形成された堆積物のＳｉｘ−Ｏｙ膜で第１のトレンチ部分の側壁を保護するため、第２のトレンチ部分のみの幅を第１のトレンチ部分よりも大きくエッチングできる。これにより、円筒形状又は楕円筒形状の第１のトレンチ部分と、第１のトレンチ部分よりも、少なくともソース・ドレイン拡散層側に突出する球体状又は楕円体状の第２のトレンチ部分とから成るフラスコ形状のトレンチが得られる。
【００２５】
本発明の半導体装置のＭＩＳＦＥＴでは、ゲート電極を収容するトレンチの形状をフラスコ型の形状にすることで、従来のリセスゲート型のＭＩＳＦＥＴに比して、よりチャネル長を長くすることができる。
【００２６】
第３の実施形態の半導体装置の製造方法では、第２の実施形態の半導体装置の製造方法に比して、工数を縮小することができる。 
【００２７】
第３の実施形態の半導体装置の製造方法は、リセスゲート電極を収容するトレンチに限らず、その他の構造を形成する際にも利用できる。例えば、特許文献２には、ＭＩＳＦＥＴの分離絶縁膜を収容するトレンチ形状をフラスコ形状に形成した構造が示されている。第３の実施形態の方法は、このような構造の形成にも利用可能である。
【００２８】
以上、本発明をその好適な実施態様に基づいて説明したが、本発明の半導体装置、及び、本発明の半導体装置の製造方法は、上記実施態様の構成にのみ限定されるものではなく、上記実施態様の構成から種々の修正及び変更を施したものも、本発明の範囲に含まれる。
【図面の簡単な説明】
【００２９】
【図１】本発明の第１の実施形態に係る半導体装置の断面図。
【図２】本発明の第２の実施形態に係る半導体装置の製造方法の一段階を示す断面図。
【図３】本発明の第２の実施形態に係る半導体装置の製造方法の、図２に後続する段階を示す断面図。
【図４】本発明の第２の実施形態に係る半導体装置の製造方法の、図３に後続する段階を示す断面図。
【図５】本発明の第２の実施形態に係る半導体装置の製造方法の、図４に後続する段階を示す断面図。
【図６】本発明の第２の実施形態に係る半導体装置の製造方法の、図５に後続する段階を示す断面図。
【図７】本発明の第２の実施形態に係る半導体装置の製造方法の、図６に後続する段階を示す断面図。
【図８】本発明の第２の実施形態に係る半導体装置の製造方法の、図７に後続する段階を示す断面図。
【図９】本発明の第３の実施形態に係る半導体装置の製造方法の一段階を示す断面図。
【図１０】本発明の第３の実施形態に係る半導体装置の製造方法の、図９に後続する段階を示す断面図。
【図１１】本発明の第３の実施形態に係る半導体装置の製造方法の、図１０に後続する段階を示す断面図。
【図１２】本発明の第３の実施形態に係る半導体装置の製造方法の、図１１に後続する段階を示す断面図。
【図１３】本発明の第３の実施形態に係る半導体装置の製造方法の、図１２に後続する段階を示す断面図。
【図１４】本発明の第３の実施形態に係る半導体装置の製造方法の、図１３に後続する段階を示す断面図。
【図１５】従来の半導体装置の断面図。
【符号の説明】
【００３０】
１０：半導体装置
１１：半導体基板
１２：ソース・ドレイン拡散層
１３：リセスゲート電極
１４：ゲート電極のシリコン層
１５：ゲート電極の金属層
１６：フラスコ形状のトレンチ
１７：ゲート絶縁膜
１８：ゲート電極側壁保護膜
２０：素子分離構造（ＳＴＩ構造）
２１：酸化膜
２２：窒化膜
２３：フォトレジスト
２４：第１のトレンチ部分
２５：サイドウォール窒化膜
２６：第２のトレンチ部分
２７：Ｓｉｘ−Ｏｙ膜（デポジッション膜）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
2008108923.tif 000014
【図１３】
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【図１４】
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【図１５】
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