(57)【要約】【課題】  バーストモードを設けた同期整流型のＤＣ−ＤＣコンバータにおいて、二次側の電流が逆流しないようにする。【解決手段】  電圧変換用のトランス（２０）と、該トランスの一次側コイルと接続されたスイッチング素子（ＳＷ１）およびそのオン、オフ制御を行なう一次側制御回路（３０）と、二次側コイルと接続された同期整流用スイッチング素子（ＳＷ２）およびそのオン、オフ制御を行なう二次側制御回路（４０）とを備え、負荷が軽くなったときに一次側のスイッチング素子の制御信号をオフにするバーストモードを設けた同期整流型のＤＣ−ＤＣコンバータにおいて、バーストモードに入る際およびバーストモードから抜ける際に、一次側コイルと接続されたスイッチング素子をオン、オフ制御する制御信号のパルス幅がＰＷＭパルス本来の幅以下にならないようにするパルス幅保証回路（ＦＦ１）を設けるようにした。【選択図】  図２
2008312335.tif 000002
【特許請求の範囲】
【請求項１】
電圧変換用のトランスと、該トランスの一次側コイルに電流を流す第１スイッチング素子と、該第１スイッチング素子をオン、オフ制御する第１制御回路と、前記トランスの二次側コイルの電流を整流する第２スイッチング素子と、該第２スイッチング素子をオン、オフ制御する第２制御回路とを備え、前記第２制御回路は前記第２スイッチング素子をオン、オフさせる信号の最小オン期間を保証するように構成されている同期整流型スイッチング電源装置において、
前記第１制御回路は、
前記トランスの二次側回路からのフィードバック電圧に基づいて前記第１スイッチング素子をオン、オフ制御するためのＰＷＭ制御パルスを生成するＰＷＭパルス生成回路と、
前記フィードバック電圧に基づいて軽負荷時に前記第１スイッチング素子の制御信号をオフにするバーストモード制御回路と、
バーストモードに入る際およびバーストモードから抜ける際に、前記第１スイッチング素子をオン、オフ制御する制御信号のパルス幅がＰＷＭパルス本来の幅以下にならないようにするパルス幅保証回路と、を備えることを特徴とするスイッチング電源装置。
【請求項２】
前記バーストモード制御回路は、前記フィードバック電圧と所定のレベルの参照電圧とを比較するヒステリシス特性を有するコンパレータと、該コンパレータの出力に応じて前記ＰＷＭパルス生成回路から出力されるＰＷＭ制御パルスを通過または遮断するゲート手段と、を備え、
前記パルス幅保証回路は、前記コンパレータの出力をラッチするラッチ回路を備え、該ラッチ回路の出力によって前記ゲート手段が制御されるように構成されていることを特徴とする請求項１に記載のスイッチング電源装置。
【請求項３】
前記ラッチ回路は、前記ＰＷＭ制御パルスもしくはこれと同期した信号をクロック端子に受け、前記コンパレータの出力をデータ端子に受けるＤ型フリップフロップであることを特徴とする請求項２に記載のスイッチング電源装置。
【請求項４】
前記ＰＷＭパルス生成回路は、前記フィードバック電圧をクランプする電圧クランプ手段を備え、該電圧クランプ手段により前記フィードバック電圧がクランプされることによって、生成するＰＷＭ制御パルスのパルス幅が所定の幅以下とならないように構成されていることを特徴とする請求項１〜３のいずれかに記載のスイッチング電源装置。
【請求項５】
第１のスイッチング素子によりトランスの一次側コイルに間歇的に電流を流し、それにより前記トランスの二次側コイルに誘起される電流を第２のスイッチング素子のオン、オフ制御により整流して二次側電圧を生成する同期整流型スイッチング電源装置を構成する一次側制御回路であって、
前記トランスの二次側回路からのフィードバック電圧に基づいて前記第１のスイッチング素子をオン、オフ制御するためのＰＷＭ制御パルスを生成するＰＷＭパルス生成回路と、
前記フィードバック電圧に基づいて軽負荷時に前記第１のスイッチング素子の制御信号をオフにするバーストモード制御回路と、
バーストモードに入る際およびバーストモードから抜ける際に、前記第１スイッチング素子をオン、オフ制御する制御信号のパルス幅がＰＷＭパルス本来の幅以下にならないようにするパルス幅保証回路と、を備えることを特徴とするスイッチング電源装置の一次側制御回路。
【請求項６】
前記バーストモード制御回路は、前記フィードバック電圧と所定のレベルの参照電圧とを比較するヒステリシス特性を有するコンパレータと、該コンパレータの出力に応じて前記ＰＷＭパルス生成回路から出力されるＰＷＭ制御パルスを通過または遮断するゲート手段と、を備え、
前記パルス幅保証回路は、前記コンパレータの出力をラッチするラッチ回路を備え、該ラッチ回路の出力によって前記ゲート手段が制御されるように構成されていることを特徴とする請求項５に記載のスイッチング電源装置の一次側制御回路。
【請求項７】
前記ラッチ回路は、前記ＰＷＭ制御パルスもしくはこれと同期した信号をクロック端子に受け、前記コンパレータの出力をデータ端子に受けるＤ型フリップフロップであることを特徴とする請求項６に記載のスイッチング電源装置の一次側制御回路。
【請求項８】
前記ＰＷＭパルス生成回路は、前記フィードバック電圧をクランプする電圧クランプ手段を備え、該電圧クランプ手段により前記フィードバック電圧がクランプされることによって、生成するＰＷＭ制御パルスのパルス幅が所定の幅以下とならないように構成されていることを特徴とする請求項５〜７のいずれかに記載のスイッチング電源装置の一次側制御回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、直流電源電圧を発生するスイッチング電源装置さらにはトランスを使用した絶縁型ＤＣ−ＤＣコンバータに関し、特に二次側回路における整流を同期整流制御によって行う同期整流型のＤＣ−ＤＣコンバータに適用して有効な技術に関する。
【背景技術】
【０００２】
トランスを使用して入力直流電圧を変換して異なる電位の直流電圧を出力する回路として、絶縁型ＤＣ−ＤＣコンバータがある。また、絶縁型ＤＣ−ＤＣコンバータには、二次側コイルから流れる電流を整流するためにダイオードを使用するものと、スイッチング素子を使用するものとがある。このうち、ダイオードを使用して整流するものは、回路構成が簡単であるがダイオードの順方向電圧Ｖｆとダイオードに流れる電流Ｉにより整流損失Ｖｆ・Ｉが発生するという課題がある。
【０００３】
そこで、ダイオードをオン抵抗の小さなスイッチング素子（ＭＯＳＦＥＴなどのトランジスタ）に置き換え、同期制御でこのスイッチング素子をオン、オフ制御することによって、整流を行うようにした同期整流型のＤＣ−ＤＣコンバータが知られている。
【０００４】
また、絶縁型ＤＣ−ＤＣコンバータにおいて、負荷が軽くなったときに低消費電力化を図るため、一次側のスイッチング素子を制御する制御回路の動作を停止させるようにした発明が提案されている（例えば特許文献１）。スイッチング電源回路の軽負荷時においては、スイッチング素子のオン、オフ動作に伴なうスイッチング損失が比較的大きい。特許文献１の発明は、このスイッチング損失を減らすとともに、そのオン、オフ制御信号を生成する制御回路をも停止させることでさらに低消費電力化を図るようにしたものである。
【特許文献１】特開２００２−２３３１４６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
一次側のスイッチング素子のオン、オフ制御信号を生成する制御回路を軽負荷時に停止させる特許文献１の発明にあっては、制御回路停止中に出力電圧が下がって制御回路を再起動したい場合に、制御回路の起動が遅くなるという課題がある。
【０００６】
また、二次側のスイッチング素子のオン、オフ制御で整流を行う同期整流型のＤＣ−ＤＣコンバータにおいては、一般に二次側コイルに流れる電流の立ち上がりを検出してスイッチング素子をオンさせるタイミングを得ることが行なわれているが、一次側のスイッチング素子をオフするときに一次側コイルにスパイクやリンギングが生じることが知られており、このスパイクやリンギングは二次側コイルに伝達され、ノイズとなる。このノイズにより二次側のスイッチング素子が誤ってオフしないようにするため、二次側のスイッチング素子をオンさせる信号が一旦立ち上がると所定時間は立ち下がらないようにする制御が行なわれている。
【０００７】
本発明者らは、二次側のスイッチング素子のオン、オフ制御で整流を行う同期整流型のＤＣ−ＤＣコンバータにおいて、負荷が軽くなったときに低消費電力化を図るため、図６に示すように、一次側の回路（ＰＷＭパルス生成回路）にコンパレータ３３とＡＮＤゲートＧ１とからなるバーストモード制御回路を付加して、二次側のスイッチング素子に供給されるＰＷＭ制御パルスＶpwmを強制的にオフ（ロウレベルに固定）することについて検討した。
【０００８】
図６の回路は、負荷が軽くなって二次側からのフィードバック電圧ＶFBがＶref1よりも高くなると、コンパレータ３３の出力Ｖcompがロウレベルに変化し、ＡＮＤゲートＧ１を閉じてＰＷＭ制御パルスＶpwmを遮断することで、Ｇ１の出力Ｖoutをロウレベルに固定するというものである。この回路は、軽負荷時に制御回路を停止させることはないので、二次側の電圧が下がってＰＷＭ出力Ｖoutによる一次側スイッチング素子のオン、オフ制御を再開したい場合に、ゲートＧ１を開くことで直ちにＰＷＭ制御パルスＶpwmを通過させることができるため、ＰＷＭ出力Ｖoutの供給が遅くなるということはない。
【０００９】
しかしながら、図６に示すようなバーストモード制御回路にあっては、一次側のスイッチング素子をオン、オフするＰＷＭ出力Ｖoutのパルス幅が、バーストモードの開始、終了の際に、図７（ｃ）に符号Ｐ１，Ｐ２で示すように、ＰＷＭ出力Ｖoutのパルス幅が短くなってしまうことがある。特許文献１に記載されているようなダイオード整流型のＤＣ−ＤＣコンバータでは、二次側コイルの電流が小さくなると自動的に整流用ダイオードがオフするため、このようなパルス幅の減少によって電流の逆流が生じることはない。
【００１０】
ところが、同期整流型のＤＣ−ＤＣコンバータにおいては、前述したように、二次側のスイッチング素子をオンさせる信号が一旦立ち上がると、例えば図７（ｅ）のように、所定時間Ｔ０の間は立ち下がらないように制御される。また、二次側コイルに誘起される電流のピーク値は、一次側のＰＷＭ制御パルスのパルス幅に比例しており、パルス幅が狭くなるほどピーク値は小さくなる。そのため、バーストモードで一次側ＰＷＭ出力Ｖoutのパルス幅がＰ１，Ｐ２のように狭くなると、図７（ｆ）のように、二次側のスイッチング素子がオンしている間に二次側コイルに逆方向電流Ｉｒが流れてしまう課題があることが明らかになった。これにより、回路が誤動作を起こす事も考えられる。
【００１１】
この発明は上記のような課題に着目してなされたもので、その目的とするところは、バーストモードを設けた同期整流型のＤＣ−ＤＣコンバータにおいて、二次側の電流が逆流しないようにすることにある。
【課題を解決するための手段】
【００１２】
本発明は、上記目的を達成するため、電圧変換用のトランスと、該トランスの一次側コイルと接続されたスイッチング素子およびそのオン、オフ制御を行なう制御回路と、二次側コイルと接続された同期整流用スイッチング素子およびそのオン、オフ制御を行なう制御回路とを備え、負荷が軽くなったときに一次側のスイッチング素子の制御信号をオフにするバーストモードを設けた同期整流型のＤＣ−ＤＣコンバータにおいて、バーストモードに入る際およびバーストモードから抜ける際に、一次側コイルと接続されたスイッチング素子をオン、オフ制御する制御信号のパルス幅がＰＷＭパルス本来の幅以下にならないようにするパルス幅保証回路を設けるようにしたものである。
【００１３】
より具体的には、電圧変換用のトランスと、該トランスの一次側コイルに電流を流す第１スイッチング素子と、該第１スイッチング素子をオン、オフ制御する第１制御回路と、前記トランスの二次側コイルの電流を整流する第２スイッチング素子と、該第２スイッチング素子をオン、オフ制御する第２制御回路とを備え、前記第２制御回路は前記第２スイッチング素子をオン、オフさせる信号の最小オン期間を保証するように構成されている同期整流型スイッチング電源装置において、前記第１制御回路は、前記トランスの二次側回路からのフィードバック電圧に基づいて前記第１スイッチング素子をオン、オフ制御するためのＰＷＭ制御パルスを生成するＰＷＭパルス生成回路と、前記フィードバック電圧に基づいて軽負荷時に前記第１スイッチング素子の制御信号をオフにするバーストモード制御回路と、バーストモードに入る際およびバーストモードから抜ける際に、前記第１スイッチング素子をオン、オフ制御する制御信号のパルス幅がＰＷＭパルス本来の幅以下にならないようにするパルス幅保証回路と、を備えるように構成したものである。これにより、二次側コイルに逆方向電流が流れて二次側制御回路が誤動作するのを防止することができる。
【００１４】
ここで、望ましくは、前記バーストモード制御回路は、前記フィードバック電圧と所定のレベルの参照電圧とを比較するヒステリシス特性を有するコンパレータと、該コンパレータの出力に応じて前記ＰＷＭパルス生成回路から出力されるＰＷＭ制御パルスを通過または遮断するゲート手段と、を備え、前記パルス幅保証回路は、前記コンパレータの出力をラッチするラッチ回路を備え、該ラッチ回路の出力によって前記ゲート手段が制御されるように構成する。これにより、比較的簡単な回路の追加により制御信号のパルス幅が本来の長さ以下にならないように保証することが可能になるとともに、ノイズに強い回路を実現することができる。
【００１５】
また、前記ラッチ回路は、前記ＰＷＭ制御パルスもしくはこれと同期した信号をクロック端子に受け、前記コンパレータの出力をデータ端子に受けるＤ型フリップフロップによって構成すると良い。さらに、前記ＰＷＭパルス生成回路は、前記フィードバック電圧をクランプする電圧クランプ手段を備え、該電圧クランプ手段により前記フィードバック電圧がクランプされることによって、生成するＰＷＭ制御パルスのパルス幅が所定の幅以下とならないように構成すると良い。
【発明の効果】
【００１６】
以上説明したように、本発明に従うと、バーストモードを設けた同期整流型のＤＣ−ＤＣコンバータにおいて、二次側の電流が逆流しないようにすることができるという効果がある。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の好適な実施の形態を図面に基づいて説明する。
【００１８】
図１は本発明を適用した同期整流型のＤＣ−ＤＣコンバータの一実施形態を示す。
【００１９】
本実施形態のＤＣ−ＤＣコンバータは、特に限定されるものではないが、直流電源１０と容量Ｃ１と前記直流電源１０からの直流電圧Ｖin（ＤＣ）が一次側コイルＬ１に入力されるトランス２０を備える。このトランス２０の一次側コイルＬ１の他方の端子はスイッチング素子としてのＭＯＳＦＥＴ  ＳＷ１を介して接地点に接続されている。トランス２０の二次側コイルＬ２の一方の端子は同期整流用のスイッチＭＯＳＦＥＴ  ＳＷ２を介して接地点に接続されている。また、二次側コイルＬ２の他方の端子と接地点との間には平滑用コンデンサＣ２と、二次側電圧を検出するための直列抵抗Ｒ１，Ｒ２が接続されている。コンデンサＣ２と並列に接続されているＲＬは負荷である。
【００２０】
さらに、この実施形態のＤＣ−ＤＣコンバータには、上記スイッチＭＯＳＦＥＴ  ＳＷ１のゲート端子に供給されてＳＷ１をオン、オフ制御する制御信号（ＰＷＭ制御パルス）を生成する一次側制御用半導体集積回路（以下、一次側ＩＣもしくは一次側制御回路と称する）３０と、上記スイッチＭＯＳＦＥＴ  ＳＷ２のゲート端子に供給されてＳＷ２をオン、オフ制御する同期整流制御信号を生成する二次側制御用半導体集積回路（以下、二次側ＩＣもしくは二次側制御回路と称する）４０と、上記直列抵抗Ｒ１，Ｒ２の抵抗比で分圧された電圧を、フィードバック電圧ＶFBとして上記一次側ＩＣ３０に供給するフィードバック回路５０が設けられている。
【００２１】
二次側ＩＣ４０は、二次側コイルＬ２の端子電圧を監視して、二次側コイルＬ２に接地点から平滑用コンデンサＣ２へ向かう電流が流れる期間だけ、スイッチＭＯＳＦＥＴ  ＳＷ２をオンさせるような制御信号ＶGSを生成し、ＳＷ２のゲート端子に印加する。フィードバック回路５０は、フォトカプラのような絶縁型の信号伝達手段により構成される。
【００２２】
図２には、本実施形態のＤＣ−ＤＣコンバータにおける一次側制御回路３０の構成例が示されている。
【００２３】
図２の一次側制御回路３０は、所定の周波数のクロック信号ＣＬＫを生成するクロック生成回路３１、生成されたクロック信号ＣＬＫに基づいて所定の周波数の鋸波（三角波）を発生する鋸波生成回路ＳＷＧ、および生成された鋸波と上記フィードバック回路５０からのフィードバック電圧ＶFBとを比較してＰＷＭ制御パルスＶpwmを生成するＰＷＭコンパレータＰＣＭＰなどからなるＰＷＭパルス生成回路３２を備える。
【００２４】
また、一次側制御回路３０は、フィードバック電圧ＶFBおよび所定の参照電圧Ｖrefを入力とするコンパレータ３３と、上記ＰＷＭパルス生成回路３２の出力をインバータで反転した信号がクロック端子に入力されコンパレータ３３の出力がデータ端子に入力されクロック端子の入力信号の立ち上がりに同期してデータを取り込んで保持するＤ型（ディレイ型）フリップフロップＦＦ１と、ＰＷＭパルス生成回路３２の出力およびフリップフロップＦＦ１の出力を入力とするＡＮＤゲートＧ１などからなるバーストモード制御回路を備える。
【００２５】
上記ＰＷＭパルス生成回路３２には、フィードバック電圧ＶFBが所定値以上に上がらないようにするクランプ回路ＣＬＰが設けられ、ＰＷＭ制御パルスＶpwmのパルス幅が所定の幅以下にならないように保証している。二次側制御回路において同期整流制御信号ＶGSのパルス幅を保証した場合、ＰＷＭ制御パルスＶpwmのパルス幅が二次側インダクタンス値、出力電圧などにより決定される所定のＶGSのパルス幅よりも狭くなると、二次側のスイッチＭＯＳＦＥＴ  ＳＷ２がオンしている間に二次側コイルに逆流Ｉｒが流れるおそれがあるので、一次側の制御回路３０においても、ＰＷＭ制御パルスＶpwmのパルス幅が所定の幅よりも狭くならないように保証するためである。さらに、ＶFBが所定値以下に下がらないようにクランプして、ＰＷＭ制御パルスＶpwmのパルス幅が所定の幅よりも広くならないように保証することもある。
【００２６】
また、上記コンパレータ３３には、２つの電圧Ｖref1，Ｖref2（Ｖref1＞Ｖref2）をしきい値とするヒステリシス特性を有する回路が使用されている。ヒステリシス特性を有する回路を使用することにより、フィードバック電圧ＶFBにノイズがのってもそれに敏感に反応しないようにすることができる。
【００２７】
図２の一次側制御回路３０は、負荷が軽くなって二次側からのフィードバック電圧ＶFBがＶref1よりも高くなると、コンパレータ３３の出力Ｖcompがロウレベルに変化し、このロウレベルはＰＷＭ制御パルスＶpwmの立下りに同期してフリップフロップＦＦ１に取り込まれる（図３のタイミングｔ１）。そして、フリップフロップＦＦ１の出力がロウレベルに変化すると、ＡＮＤゲートＧ１を閉じてＰＷＭ制御パルスＶpwmを遮断することで、スイッチＭＯＳＦＥＴ  ＳＷ１のゲート電圧をロウレベルに固定し、強制的にオフ状態にする（タイミングｔ２）。
【００２８】
また、二次側からのフィードバック電圧ＶFBが下がりＶref2よりも低くなる（タイミングｔ３）と、コンパレータ３３の出力Ｖcompがハイレベルに変化し、このハイレベルはＰＷＭ制御パルスＶpwmの立下りに同期してフリップフロップＦＦ１に取り込まれる（タイミングｔ４）。そして、フリップフロップＦＦ１の出力がハイレベルに変化すると、ＡＮＤゲートＧ１を開いてＰＷＭ制御パルスＶpwmを通過させるため、ＰＷＭ制御パルスＶpwmが制御信号（ＰＷＭ出力）Ｖoutとして一次側スイッチＭＯＳＦＥＴ  ＳＷ１のゲート端子に供給されてオン、オフ制御されるようになる（タイミングｔ５）。この実施形態の回路は、軽負荷時に制御回路を停止させることはないので、二次側の電圧が下がって一次側スイッチＭＯＳＦＥＴ  ＳＷ１のオン、オフ制御を再開したい場合に、ＰＷＭ出力Ｖoutの供給が遅れ二次側の電圧の回復が遅くなるということはない。
【００２９】
さらに、本発明先立って検討した図６に示す制御回路にあっては、一次側のスイッチング素子をオン、オフするＰＷＭ出力Ｖoutのパルス幅が、バーストモードの開始、終了の際に、図７（ｃ）に符号Ｐ１，Ｐ２で示されているように、短くなることがあるが、図２に示す本発明の制御回路にあっては、図３（ｄ）に示されているように、ＰＷＭ出力Ｖoutのパルス幅が、バーストモードの開始、終了の際に、狭くなることはない。これにより、二次側のスイッチング素子（ＳＷ２）をオンさせる信号が一旦立ち上がると、図７（ｅ）のように、所定時間Ｔ０の間は立ち下がらないように制御されたとしても、二次側のスイッチング素子がオンしている間に二次側コイルに逆方向電流Ｉｒが流れるという事態が発生するのを回避することができる。
【００３０】
図４および図５は、上記実施形態のＤＣ−ＤＣコンバータの変形例を示す。このうち図４の変形例は、フリップフロップＦＦ１のクロック端子に入力される信号として、ＰＷＭ制御パルスＶpwmの代わりにクロック発生回路３１で生成されたクロック信号ＣＬＫを用いてラッチタイミングを与えるようにしたものである。
【００３１】
また、図５の変形例は、フリップフロップＦＦ１のクロック端子に入力される信号として、ＰＷＭ制御パルスＶpwmの代わりに、ＰＷＭパルス生成回路３２に供給されるクロック信号ＣＬＫ１とは異なる他のクロック信号ＣＬＫ２を用いるようにしたものである。このクロック信号ＣＬＫ２は、ＣＬＫ１と同期していれば、外部から供給されるものでもよい。
【００３２】
以上、本発明の一実施形態について述べたが、本発明は上記実施形態に限定されることなく、本発明の技術的思想に基づいて各種の変更が可能である。例えば、前記実施形態においては、トランス２０の二次側のコイルが１つである半波同期整流型のＤＣ−ＤＣコンバータに適用したものを説明したが、トランス２０の二次側に２つのコイルを有し、各コイルに対応した２つのスイッチング素子を設けた両波同期整流型のＤＣ−ＤＣコンバータにも適用することができる。
【００３３】
また、前記実施形態においては、スイッチング素子としてＭＯＳＦＥＴを使用しているが、バイポーラ・トランジスタなど他の種類のトランジスタを使用するようにしてもよい。さらに、一次側制御回路の出力回路に、フリップフロップＦＦ１の出力で制御されるＡＮＤゲートＧ１を使用しているが、ＮＯＲゲートなど他の種類の論理ゲートやＭＯＳＦＥＴからなる伝送ゲートを使用するようにしても良い。
【産業上の利用可能性】
【００３４】
以上の説明では、本発明をＤＣ−ＤＣコンバータに適用した例を説明したが、本発明にそれに限定されるものではなく、図１の一次側回路の前段にダイオード・ブリッジ回路などからなる整流回路を設けて、交流電圧を整流した直流が一次側コイルに入力されるようにしたＡＣ−ＤＣコンバータにも利用することができる。本発明は、一次側のコイルと二次側のコイルにそれぞれスイッチング素子が接続されたスイッチング電源装置に広く利用することができる。
【図面の簡単な説明】
【００３５】
【図１】本発明を適用した同期整流型のＤＣ−ＤＣコンバータの一実施形態を示すシステム構成図である。
【図２】図１の実施形態のＤＣ−ＤＣコンバータを構成する一次側制御回路の構成例を示すブロック図である。
【図３】図２の一次側制御回路の負荷変動時の動作を示すタイムチャートである。
【図４】図２の一次側制御回路の第１の変形例を示すブロック図である。
【図５】図２の一次側制御回路の第２の変形例を示すブロック図である。
【図６】本発明に先立って検討した同期整流型ＤＣ−ＤＣコンバータの一次側制御回路を示すブロック図である。
【図７】図６の制御回路の負荷変動時の動作を示すタイムチャートである。
【符号の説明】
【００３６】
１０  直流電源
２０  トランス
３０  一次側制御回路（一次側ＩＣ）
３１  クロック生成回路
３２  ＰＷＭパルス生成回路
３３  コンパレータ
４０  二次側制御回路（二次側ＩＣ）
５０  フィードバック回路
ＳＷ１  一次側スイッチＭＯＳＦＥＴ
ＳＷ２  二次側スイッチＭＯＳＦＥＴ
ＳＷＧ    鋸歯生成回路
ＰＣＭＰ  ＰＷＭコンパレータ
ＣＬＰ    クランプ手段
【図１】
2008312335.tif 000003
【図２】
2008312335.tif 000004
【図３】
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【図４】
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【図５】
2008312335.tif 000007
【図６】
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【図７】
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