(57)【要約】【課題】メモリデバイスの不良救済に要する時間を短縮することができるリダンダンシ演算方法及び装置並びに当該装置を備えるメモリ試験装置を提供する。【解決手段】リダンダンシ演算装置１６は、Ｘアドレス及びＹアドレスからなる二次元アドレスにより個々のメモリセルが特定される複数のメモリセルと、複数の予備セルからなる複数のスペアラインとを備えるＤＵＴ３０の不良救済を行う上で必要なデータを作成する。このリダンダンシ演算装置１６は、ＤＵＴ３０の複数のメモリセルに含まれる不良セルに関する不良セル情報を記憶するフェイルバッファ２１と、フェイルバッファ２１に記憶された一の不良セルと行アドレス又は列アドレスが同一である他の不良セルについて予備セルへの代替を示す確定フラグが設定されていない場合に、上記一の不良セルについての不良セル情報として確定フラグを設定する処理部２４とを備える。【選択図】図１
2008108368.tif 000002
【特許請求の範囲】
【請求項１】
行アドレス及び列アドレスからなる二次元アドレスにより個々のメモリセルが特定される複数のメモリセルと、複数の予備セルからなる複数のスペアラインとを備えるメモリデバイスの不良救済を行う上で必要なデータを作成するリダンダンシ演算方法において、
前記複数のメモリセルに含まれる不良セルを特定する第１ステップと、
前記第１ステップで特定された前記不良セルと行アドレス又は列アドレスが同一である他の不良セルについて、前記予備セルへの代替を示す確定フラグが設定されているか否かを判定する第２ステップと、
前記第２ステップで前記確定フラグが設定されていないと判定された場合には、前記第１ステップで特定された前記不良セルについて前記確定フラグを設定する第３ステップと
を有することを特徴とするリダンダンシ演算方法。
【請求項２】
少なくとも前記第１ステップにより前記複数のメモリセルに含まれる不良セルの全てが特定されるまで、前記第１ステップから前記第３ステップまでを順に繰り返すことを特徴とする請求項１記載のリダンダンシ演算方法。
【請求項３】
前記第１ステップは、予め前記メモリデバイスの試験を行って得られたフェイル情報を用いて前記複数のメモリセルに含まれる前記不良セルを特定するステップであることを特徴とする請求項２記載のリダンダンシ演算方法。
【請求項４】
前記第２ステップは、前回以前に行われた前記第１ステップによって特定された他の不良セルのうち、今回行われた前記第１ステップによって特定された前記不良セルと行アドレス又は列アドレスが同一であるものについて、前記確定フラグが設定されているか否かを判定することを特徴とする請求項２又は請求項３記載のリダンダンシ演算方法。
【請求項５】
前記第３ステップで設定された前記確定フラグの総数が、前記スペアラインの総数よりも多い場合には、前記メモリデバイスの不良救済を行う上で必要なデータの作成処理を省略することを特徴とする請求項２から請求項４の何れか一項に記載のリダンダンシ演算方法。
【請求項６】
行アドレス及び列アドレスからなる二次元アドレスにより個々のメモリセルが特定される複数のメモリセルと、複数の予備セルからなる複数のスペアラインとを備えるメモリデバイスの不良救済を行う上で必要なデータを作成するリダンダンシ演算装置において、
前記複数のメモリセルに含まれる不良セルに関する不良セル情報を記憶する記憶部と、
前記記憶部に記憶された一の不良セルと行アドレス又は列アドレスが同一である他の不良セルについて前記予備セルへの代替を示す確定フラグが設定されていない場合に、前記一の不良セルについての前記不良セル情報として前記確定フラグを設定する処理部と
を備えることを特徴とするリダンダンシ演算装置。
【請求項７】
前記不良セル情報は、前記確定フラグに加えて、少なくとも前記不良セルの行アドレス及び列アドレスを含むことを特徴とする請求項６記載のリダンダンシ演算装置。
【請求項８】
前記処理部は、前記記憶部に記憶された前記確定フラグの総数が、前記スペアラインの総数よりも多い場合には、前記メモリデバイスの不良救済を行う上で必要なデータの作成処理を省略することを特徴とする請求項６又は請求項７記載のリダンダンシ演算装置。
【請求項９】
メモリデバイスのパス／フェイルを示すフェイル情報を格納するフェイルメモリを有するメモリ試験装置において、
前記フェイルメモリに格納された前記フェイル情報を用いて前記メモリデバイスの不良救済を行う上で必要なデータを作成する請求項６から請求項８の何れか一項に記載のリダンダンシ演算装置を備えることを特徴とするメモリ試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリデバイスの不良救済を行う上で必要なデータを作成するリダンダンシ演算方法及び装置並びに当該装置を備えるメモリ試験装置に関する。
【背景技術】
【０００２】
ＲＡＭ（Random Access Memory）等のメモリデバイスは、製造時においてメモリセルに１つでも欠陥があると不良になる。このため、通常は、本来メモリセルとして用いられる部位の周囲に予備のメモリセル（予備セル）を形成しておき、メモリ試験装置の試験で不良（フェイル）が検出された場合に、レーザ等を用いてメモリデバイス内の所定のパターンを切断して欠陥が生じたメモリセル（不良セル）を予備セルで代替して不良を救済することにより、製造歩留まりの低下を防止している。
【０００３】
図８は、メモリデバイスに形成されるメモリセル及びその周囲に形成された予備セルを概念的に示す図である。図８において、符号１００を付した矩形領域は複数のメモリセルが配列されたメモリセル形成領域を表しており、このメモリセル形成領域１００内の個々のメモリセルはＸアドレスとＹアドレスとによって特定される。メモリセル形成領域１００の内部に示した記号「×」は不良セルを表している。
【０００４】
図８に示す例では、メモリセル形成領域１００の図中右側に複数のＸスペアライン１０１が形成されており、メモリセル形成領域１００の図中下側に複数のＹスペアライン１０２が形成されている。尚、１つのＸスペアライン１０１には予備セルがＹアドレスの分だけ設けられており、１つのＹスペアライン１０２には予備セルがＸアドレスの分だけ設けられている。いま、メモリセル形成領域１００内における不良セルが図８に示す通りであるとすると、行Ｒ１１に配列されたメモリセルを１つのＹスペアライン１０２で代替するととともに、列Ｃ１１，Ｃ１２，Ｃ１３に配列されたメモリセルを３つのＸスペアライン１０１で代替すれば、メモリデバイスの不良を救済することができる。
【０００５】
メモリ試験装置は、以上説明したメモリデバイスの不良救済を行う上で必要なデータを作成するリダンダンシ演算装置を備えている。図９は、従来のリダンダンシ演算装置で行われる処理を示すフローチャートである。このフローチャートに示す処理は、メモリデバイスに対する試験が終了した後で開始される。処理が開始されると、メモリデバイスの不良救済が可能であるか否かを判断するためのデータを作成する１次確定処理が行われる（ステップＳ１０１）。この処理は、予備セル（Ｘスペアライン１０１及びＹスペアライン１０２）の数が有限であって常にメモリデバイスの不良を救済できる訳ではないため、救済不可能なメモリデバイスを除外するために行われる。具体的に、この１次確定処理では、メモリデバイスの試験結果によって得られた不良セルの数を求める処理が行われる。
【０００６】
次いで、メモリデバイスが救済不可であるか否かが判断される（ステップＳ１０２）。具体的には、ステップＳ１０１の１次確定処理で求められた不良セルの数が代替可能な予備セル数よりも多いか否か、即ち以下の（１）式が満足されるか否かが判断される。
不良セル数＞Ｌ×Ｙアドレス数＋Ｍ×Ｘアドレス数−Ｌ×Ｍ  ……（１）
ここで、上記（１）式中の変数ＬはＸスペアライン１０１の本数であり、変数ＭはＹスペアライン１０２の本数である。尚、代替されるＸスペアライン１０１及びＹスペアライン１０２の交差部分には２つの予備セルが存在することになるが、この交差部分により代替することができる不良セルは１つのみである。このため、上記（１）式右辺３項により、Ｘスペアライン１０１及びＹスペアライン１０２の交差部分の数が減じられている。
【０００７】
ステップＳ１０２でメモリデバイスが救済可能であると判断された場合（判断結果が「ＮＯ」の場合）には、Ｘスペアライン１０１及びＹスペアライン１０２を用いて不良セルをどのように代替するかを確定するデータを作成する２次確定処理が行われる。これに対し、ステップＳ１０２でメモリデバイスが救済不可であると判断された場合（判断結果が「ＹＥＳ」の場合）には、ステップＳ１０３の２次確定処理は行われず一連の処理が終了する。尚、従来のリダンダンシ演算装置の詳細については、例えば以下の特許文献を参照されたい。
【特許文献１】特開２００２−３６７３９６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ところで、近年においては、メモリデバイスの低価格化が進んでおり、試験に要するコストを含めたメモリデバイスの製造コストの低減が要求されている。このため、メモリ試験装置を用いた試験時間及びメモリデバイスの不良救済に要する時間等を極力短縮する必要がある。上述したメモリデバイスの不良救済は製造歩留まりを向上させて製造コストを低減する上で必要不可欠なものであり、メモリデバイスの不良救済を行う場合には救済が可能であるメモリデバイスのみが全数救済されるというのが理想的である。
【０００９】
しかしながら、上述した従来のリダンダンシ演算装置は、不良セルの数を基準としてメモリデバイスの救済が可能であるか否かを判断している。このため、例えばメモリセル形成領域１００内に不良セルが散在して本来救済不可能なメモリデバイスであっても、不良セルの数が上記（１）式の右辺以下であれば救済が可能であると判断されることがある。この結果、本来実施する必要のない２次確定処理が実施されてメモリデバイスの不良救済に要する時間が長くなるという問題があった。メモリデバイスの不良救済に要する時間は４，５時間程度と長時間であり、メモリデバイスの製造コストを低減するためにもこの時間を極力短縮する必要がある。
【００１０】
本発明は上記事情に鑑みてなされたものであり、メモリデバイスの不良救済に要する時間を短縮することができるリダンダンシ演算方法及び装置並びに当該装置を備えるメモリ試験装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記課題を解決するために、本発明のリダンダンシ演算方法は、行アドレス及び列アドレスからなる二次元アドレスにより個々のメモリセルが特定される複数のメモリセルと、複数の予備セルからなる複数のスペアラインとを備えるメモリデバイス（３０）の不良救済を行う上で必要なデータを作成するリダンダンシ演算方法において、前記複数のメモリセルに含まれる不良セルを特定する第１ステップ（Ｓ１１、Ｓ１２）と、前記第１ステップで特定された前記不良セルと行アドレス又は列アドレスが同一である他の不良セルについて、前記予備セルへの代替を示す確定フラグが設定されているか否かを判定する第２ステップ（Ｓ２１、Ｓ２３）と、前記第２ステップで前記確定フラグが設定されていないと判定された場合には、前記第１ステップで特定された前記不良セルについて前記確定フラグを設定する第３ステップ（Ｓ２４）とを有することを特徴としている。
この発明によると、メモリデバイスが備える複数のメモリセルに含まれる不良セルが特定され、特定された不良セルと行アドレス又は列アドレスが同一である他の不良セルについて予備セルへの代替を示す確定フラグが設定されているか否かが判定され、確定フラグが設定されていないと判定された場合には、特定された不良セルについて確定フラグが設定される。
また、本発明のリダンダンシ演算方法は、少なくとも前記第１ステップにより前記複数のメモリセルに含まれる不良セルの全てが特定されるまで、前記第１ステップから前記第３ステップまでを順に繰り返すことを特徴としている。
また、本発明のリダンダンシ演算方法は、前記第１ステップが、予め前記メモリデバイスの試験を行って得られたフェイル情報（ＦＤ）を用いて前記複数のメモリセルに含まれる前記不良セルを特定するステップであることを特徴としている。
また、本発明のリダンダンシ演算方法は、前記第２ステップが、前回以前に行われた前記第１ステップによって特定された他の不良セルのうち、今回行われた前記第１ステップによって特定された前記不良セルと行アドレス又は列アドレスが同一であるものについて、前記確定フラグが設定されているか否かを判定することを特徴としている。
更に、本発明のリダンダンシ演算方法は、前記第３ステップで設定された前記確定フラグの総数が、前記スペアラインの総数よりも多い場合には、前記メモリデバイスの不良救済を行う上で必要なデータの作成処理を省略することを特徴としている。
上記課題を解決するために、本発明のリダンダンシ演算装置は、行アドレス及び列アドレスからなる二次元アドレスにより個々のメモリセルが特定される複数のメモリセルと、複数の予備セルからなる複数のスペアラインとを備えるメモリデバイス（３０）の不良救済を行う上で必要なデータを作成するリダンダンシ演算装置（１６）において、前記複数のメモリセルに含まれる不良セルに関する不良セル情報を記憶する記憶部（２１）と、前記記憶部に記憶された一の不良セルと行アドレス又は列アドレスが同一である他の不良セルについて前記予備セルへの代替を示す確定フラグが設定されていない場合に、前記一の不良セルについての前記不良セル情報として前記確定フラグを設定する処理部（２４）とを備えることを特徴としている。
この発明によると、記憶部に記憶された一の不良セルと行アドレス又は列アドレスが同一である他の不良セルについて予備セルへの代替を示す確定フラグが設定されていない場合に、一の不良セルについての不良セル情報として確定フラグが設定される。
また、本発明のリダンダンシ演算装置は、前記不良セル情報が、前記確定フラグに加えて、少なくとも前記不良セルの行アドレス及び列アドレスを含むことを特徴としている。
また、本発明のリダンダンシ演算装置は、前記処理部が、前記記憶部に記憶された前記確定フラグの総数が、前記スペアラインの総数よりも多い場合には、前記メモリデバイスの不良救済を行う上で必要なデータの作成処理を省略することを特徴としている。
更に、本発明のリダンダンシ演算装置は、メモリデバイス（３０）のパス／フェイルを示すフェイル情報（ＦＤ）を格納するフェイルメモリ（１５）を有するメモリ試験装置（１）において、前記フェイルメモリに格納された前記フェイル情報を用いて前記メモリデバイスの不良救済を行う上で必要なデータを作成する上記のリダンダンシ演算装置を備えることを特徴としている。
【発明の効果】
【００１２】
本発明によれば、複数のメモリセルに含まれる一の不良セルとＸアドレス又はＹアドレスが同一である他の不良セルについて確定フラグが設定されているか否かを判定し、他の不良セルに確定フラグが設定されていないと判定した場合には、一の不良セルについて確定フラグを設定するようにしている。このため、不良セルに設定された確定フラグの総数とスペアラインの総数との大小関係に応じて２次確定処理を省略することができ、メモリデバイスの不良救済に要する時間を短縮することができる。
【発明を実施するための最良の形態】
【００１３】
以下、図面を参照して本発明の一実施形態によるリダンダンシ演算方法及び装置並びにメモリ試験装置について詳細に説明する。図１は、本発明の一実施形態によるリダンダンシ演算装置及びメモリ試験装置の要部構成を示すブロック図である。図１に示す通り、メモリ試験装置１は、試験パターン発生部１１、アドレス変換部１２、コンパレータ１３、フェイルメモリコントローラ１４、フェイルメモリ１５、及びリダンダンシ演算装置１６を備えており、複数（例えば、数百個）のメモリデバイス（以下、ＤＵＴ（Device Under Test）という）３０の試験を並列して行う。尚、ＤＵＴ３０は、Ｘアドレス（列アドレス）及びＹアドレス（行アドレス）からなる二次元アドレスにより個々のメモリセルが特定される複数のメモリセルと、複数の予備セルからなる複数のスペアラインとを備える。
【００１４】
試験パターン発生部１１は、ＤＵＴ３０に与える試験パターンＤ１及び二次元のアドレスＡ１並びにパス／フェイル判定時に用いる期待値Ｄ３を発生する。アドレス変換部１２は、所定の変換規則に従って、試験パターン発生部１１で発生した二次元のアドレスＡ１を一次元のアドレスＡ２に変換する。コンパレータ１３は、ＤＵＴ３０から読み出されたデータＤ２と試験パターン発生部１１から出力される期待値Ｄ３とを比較してパス／フェイルを示すフェイルデータＦＤを出力する。フェイルメモリコントローラ１４は、フェイルメモリ１５に対するフェイルデータＦＤの書き込み制御及び読み出し制御を行う。フェイルメモリ１５は、複数のＤＵＴ３０の試験結果を示すフェイルデータＦＤを記憶するものであり、その容量は例えば数百ギガビット程度である。
【００１５】
リダンダンシ演算装置１６は、フェイルメモリ１５に記憶されたフェイルデータＦＤを用いてＤＵＴ３０の不良救済を行う上で必要なデータを作成する。このリダンダンシ演算装置１６は、フェイルバッファ２１、Ｘインデックスバッファ２２、Ｙインデックスバッファ２３、及び処理部２４を備えている。フェイルバッファ２１は、ＤＵＴ３０が備える複数のメモリセルに含まれる不良セルに関する不良セル情報を記憶する。
【００１６】
図２は、フェイルバッファ２１等のメモリマップを示す図であって、（ａ）はフェイルバッファ２１のメモリマップを示す図であり、（ｂ）はＸインデックスバッファ２２のメモリマップを示す図であり、（ｃ）はＹインデックスバッファ２３のメモリマップを示す図である。図２（ａ）に示す通り、フェイルバッファ２１は０番地から始まって一意に定まる整数の番地が割り当てられた複数の記憶領域を備えており、１つの記憶領域には１つの不良セルに関する不良セル情報が記憶される。ここで、不良セル情報とは、図２（ａ）に示す通り、Ｘアドレス、Ｙアドレス、Ｘインデックス値、Ｙインデックス値、並びにフラグを含む情報である。尚、Ｘアドレス及びＹアドレスのビット数は例えば１６ビットであり、Ｘインデックス値及びＹインデックス値のビット数は例えば１５ビットであり、フラグのビット数は例えば２ビットである。
【００１７】
上記のＸアドレス及びＹアドレスは、ＤＵＴ３０が備える複数のメモリセルに含まれる不良セルを特定するためのＸアドレス及びＹアドレスを示す情報である。また、上記のＸインデックス値はＸアドレスが同一である他の不良セルに関する不良セル情報が記憶されているフェイルバッファ２１の他の記憶領域に対する相対番地を示す情報であり、Ｙインデックス値はＹアドレスが同一である他の不良セルに関する不良セル情報が記憶されているフェイルバッファ２１の他の記憶領域に対する相対番地を示す情報である。
【００１８】
上記のフラグは、その不良セルを予備セル（スペアライン）で代替するときに、新たなスペアラインが必要になるか否かを示す情報である。図３は、フラグの状態遷移を示す図である。図３に示す通り、フラグは、「００」，「０１」，「１１」の３つの値を取り得る。フラグの値が「００」の場合は、フラグが無い状態（初期状態）を示しており、その不良セルを予備セル（スペアライン）で代替する可能性が低い（つまり、新たなスペアラインが必要になる可能性が低い）ことを意味する。フラグの値が「０１」の場合は、仮確定の状態を示しており、その不良セルを予備セル（スペアライン）で代替するために、新たなスペアラインが仮に必要になることを意味する。
【００１９】
また、フラグの値が「１１」の場合は、フラグが確定された状態（確定フラグ）を示しており、その不良セルを予備セル（スペアライン）で代替するときには、必ず新たなスペアラインが必要になることを意味する。図３に示す通り、フラグの値は、Ｘアドレスが同一である他の不良セルの検索（以下、Ｘインデックス検索という）、及びＹアドレスが同一である他の不良セルの検索（以下、Ｙインデックス検索という）の検索結果に応じて変化する。尚、Ｘインデックス検索及びＹインデックス検索の詳細については後述する。
【００２０】
Ｘインデックスバッファ２２は、少なくともＤＵＴ３０に設けられたメモリセルを特定するためのＸアドレスで特定可能な数の記憶領域を備えており、図２（ｂ）に示す通り、各記憶領域には０番地から始まって一意に定まる整数の番地が割り当てられている。このＸインデックスバッファ２２は、フェイルバッファ２１に記憶された不良セル情報のＸアドレスに対応する番地に、その不良セル情報が記憶されているフェイルバッファ２１の番地を示す情報を記憶する。Ｘインデックスバッファ２２に記憶された情報は、Ｘインデックス検索時に用いられる。
【００２１】
Ｙインデックスバッファ２３は、少なくともＤＵＴ３０に設けられたメモリセルを特定するためのＹアドレスで特定可能な数の記憶領域を備えており、図２（ｃ）に示す通り、各記憶領域には０番地から始まって一意に定まる整数の番地が割り当てられている。このＹインデックスバッファ２３は、フェイルバッファ２１に記憶された不良セル情報のＹアドレスに対応する番地に、その不良セル情報が記憶されているフェイルバッファ２１の番地を示す情報を記憶する。Ｙインデックスバッファ２３に記憶された情報は、Ｙインデックス検索時に用いられる。
【００２２】
処理部２４は、フェイルメモリコントローラ１４を制御してフェイルメモリ１５に記憶されたフェイルデータＦＤの読み出しを行うとともに、読み出したフェイルデータＦＤを用いてＤＵＴ３０の不良救済を行う上で必要なデータを作成する処理を行う。具体的には、フェイルデータＦＤから不良セルを特定し、特定した不良セルに関する不良セル情報をフェイルバッファ２１に記憶させるとともに、必要な情報をＸインデックスバッファ２２及びＹインデックスバッファ２３に記憶させつつ上述したフラグを設定する処理を行う。そして、設定された確定フラグの総数がスペアラインの総数以下の場合には、ＤＵＴ３０の不良救済を行う上で必要なデータの作成処理（スペアラインを用いて不良セルをどのように代替するかを確定するデータを作成する２次確定処理）を行い、設定された確定フラグの総数がスペアラインの総数よりも多い場合には、ＤＵＴ３０の救済が不可であるとして２次確定処理を省略する。
【００２３】
次に、上記構成におけるメモリ試験装置１の動作について説明する。メモリ試験装置１は、まずＤＵＴ３０の試験を行い、次いでメモリデバイスの不良救済を行う上で必要なデータを作成する処理（リダンダンシ演算）を行う。ＤＵＴ３０の試験が開始されると、まず試験パターン発生部１１から試験パターンＤ１とアドレスＡ１とが出力されて、試験パターンＤ１がＤＵＴ３０に書き込まれる。試験パターンＤ１の書き込みが終了すると、試験パターン発生部１１からアドレスＡ１と期待値Ｄ３とが出力される。
【００２４】
試験パターン発生部１１から出力されたアドレスＡ１がＤＵＴ３０に与えられると、ＤＵＴ３０に予め書き込んだ試験パターンがデータＤ２として読み出されてコンパレータ１３に入力され、試験パターン発生部１１から出力された期待値Ｄ３と比較されてパス／フェイルが判定され、パス／フェイルを示すフェイルデータＦＤがフェイルメモリコントローラ１４に入力される。また、試験パターン発生部１１から出力されたアドレスＡ１は、アドレス変換部１２に出力されて一次元のアドレスＡ２に変換されフェイルメモリコントローラ１４に入力される。フェイルメモリコントローラ１４は、アドレスＡ２で示されるフェイルメモリ１５の記憶領域に、コンパレータ１３から出力されたフェイルデータＦＤを書き込む。試験パターン発生部１１からアドレスＡ１及び期待値Ｄ３が出力される度に上記の動作が繰り返し行われ、これによりフェイルデータＦＤがフェイルメモリ１５に順次記憶される。
【００２５】
ＤＵＴ３０の試験が終了すると、リダンダンシ演算装置１６の処理部２４は、フェイルメモリコントローラ１４を制御してフェイルメモリ１５に記憶されたフェイルデータＦＤを読み出してリダンダンシ演算を行う。図４は、リダンダンシ演算装置１６で行われる処理を示すフローチャートである。図４のフローチャートに示す処理は、図９に示すフローチャートのステップＳ１０１で行われる１次確定処理に相当する処理である。
【００２６】
尚、以下では説明を簡単にするために、図５に示す通り、ＤＵＴ３０が備える複数のメモリセルに４つの不良セルＫ１〜Ｋ４が含まれるとする。図５は、ＤＵＴ３０のメモリセル及びその周囲に形成された予備セルを概念的に示す図である。図５中において、符号Ｒを付した矩形領域は複数のメモリセルが配列されたメモリセル形成領域を表している。このメモリセル形成領域Ｒの図中右側には複数のＸスペアラインＬ１が形成されており、メモリセル形成領域Ｒの図中下側に複数のＹスペアラインＬ２が形成されている。
【００２７】
ここで、図５に示す通り、不良セルＫ１はＸアドレスが「１０」であってＹアドレスが「１０」であり、不良セルＫ２はＸアドレスが「２０」であってＹアドレスが「１０」であるとする。また、不良セルＫ３はＸアドレスが「３０」であってＹアドレスが「１０」であり、不良セルＫ４はＸアドレスが「２０」であってＹアドレスが「２０」であるとする。
【００２８】
リダンダンシ演算処理が開始されると、リダンダンシ演算装置１６の処理部２４は、フェイルメモリコントローラ１４を制御して、フェイルメモリ１５をサーチする（ステップＳ１１）。具体的には、ＤＵＴ３０に対するＸアドレス「０」、Ｙアドレス「０」に相当するフェイルメモリ１５のアドレスをアクセスし、そのアドレスで特定される記憶領域に記憶されているフェイルデータＦＤを読み出す。次いで、処理部２４は読み出したフェイルデータＦＤのフェイルの有無を判断する（ステップＳ１２）。
【００２９】
この判断結果が「ＮＯ」の場合（読み出したフェイルデータＦＤがパスである場合）には、処理部２４は、サーチアドレスをインクリメントする（ステップＳ１６）。つまり、処理部２４は、フェイルメモリ１５をサーチするためのアドレスを、ＤＵＴ３０に対するＸアドレス「１」、Ｙアドレス「０」に相当するアドレスに設定する。尚、本実施形態では、ＤＵＴ３０の１つの行に配列されたメモリセルに関するフェイルデータが順に読み出された後で、次の行に配列されたメモリセルに関するフェイルデータが順に読み出されるように、処理部２４がフェイルメモリ１５をサーチする場合を例に挙げて説明する。
【００３０】
次に、処理部２４は、フェイルメモリ１５のサーチが終了したか否かを判断する（ステップＳ１７）。ここでは、サーチが終了していないため判断結果が「ＮＯ」となって、処理はステップＳ１１に戻る。そして、処理部２４は、ステップＳ１６で設定したアドレスを用いてフェイルメモリ１５をアクセスし、そのアドレスで特定される記憶領域に記憶されているフェイルデータＦＤを読み出し（ステップＳ１１）、読み出したフェイルデータＦＤのフェイルの有無を判断する（ステップＳ１２）。処理部２４は、ステップＳ１２の判断結果が「ＹＥＳ」になるまで、ステップＳ１６，Ｓ１７，Ｓ１１の処理を繰り返す。
【００３１】
いま、フェイルメモリ１５をサーチするためのアドレスが、ＤＵＴ３０に対するＸアドレス「１０」、Ｙアドレス「１０」に相当するアドレスになったとすると、読み出されたフェイルデータＦＤがフェイルであるため、ステップＳ１２の判断結果は「ＹＥＳ」になる。これにより、１つの不良セルＫ１が特定される。処理部２４は、フェイルメモリ１５のアクセスに用いているアドレスに対してアドレス変換部１２で用いられている変換規則の逆変換を行って、不良セルＫ１のＸアドレス及びＹアドレスを取得する（ステップＳ１３）。尚、ここで取得される不良セルＫ１のＸアドレスは「１０」であり、Ｙアドレスは「１０」である。
【００３２】
次に、処理部２４は、不良セルＫ１に関する不良セル情報を登録する（ステップＳ１４）。具体的には、上記のステップＳ１３で取得した不良セルＫ１のＸアドレス「１０」及びＹアドレス「１０」を、フェイルバッファ２１の０番地に記憶させて登録する。登録が終了すると、処理部２４は不良セル情報に含まれるフラグの設定を行う（ステップＳ１５）。図６はフラグの設定処理を示すフローチャートであり、図７は、フラグの設定処理を終了した時点におけるフェイルバッファ２１、Ｘインデックスバッファ２２、及びＹインデックスバッファ２３の記憶内容の一例を示す図である。
【００３３】
フラグの設定処理が開始されると、まず処理部２４は、図６に示す通り、Ｘインデックス検索を行う（ステップＳ２１）。具体的には、ステップＳ１４においてフェイルバッファ２１の０番地に登録された不良セルＫ１のＸアドレス「１０」に対応するＸインデックスバッファ２２の番地（１０番地）を検索する。ここでは１つの不良セルＫ１のみが特定された状態であるため、Ｘインデックスバッファ２２の１０番地には初期値が格納されている。このため、処理部２４は、Ｘインデックスバッファ２２の１０番地の内容を、不良セルＫ１に関する不良セル情報が記憶されているフェイルバッファ２１の番地（０番地）に書き換える処理を行う（図７（ａ）中のＸインデックスバッファ２２参照）。次に、処理部２４は、不良セルＫ１に関するフラグの仮確定を行う（ステップＳ２２）。具体的には、不良セルＫ１に関する不良セル情報が記憶されているフェイルバッファ２１の０番地に、フラグの値として「０１」を設定する。
【００３４】
フラグの仮確定が終了すると、処理部２４はＹインデックス検索を行う（ステップＳ２３）。具体的には、ステップＳ１４においてフェイルバッファ２１の０番地に登録された不良セルＫ１のＹアドレス「１０」に対応するＹインデックスバッファ２３の番地（１０番地）を検索する。ここでは１つの不良セルＫ１のみが特定された状態であるため、Ｙインデックスバッファ２３の１０番地には初期値が格納されている。このため、処理部２４は、Ｙインデックスバッファ２３の１０番地の内容を、不良セルＫ１に関する不良セル情報が記憶されているフェイルバッファ２１の番地（０番地）に書き換える処理を行う（図７（ａ）中のＹインデックスバッファ２３参照）。
【００３５】
次いで、処理部２４は、不良セルＫ１に関するフラグを確定する（ステップＳ２４）。ここでは１つの不良セルＫ１のみが特定された状態であり、他の不良セルが特定されていないため、処理部２４は不良セルＫ１に関する不良セル情報が記憶されているフェイルバッファ２１の番地（０番地）に、フラグの値として「１１」を設定する。これにより、図７（ａ）に示す通り、フェイルバッファ２１の０番地には、不良セルＫ１に関する不良セル情報として、Ｘアドレス「１０」、Ｙアドレス「１０」、及びフラグ「１１」（確定フラグ）が記憶される。
【００３６】
フラグの設定が終了すると、処理部２４は、サーチアドレスをインクリメントし（ステップＳ１６）、フェイルメモリ１５のサーチが終了したか否かを判断する（ステップＳ１７）。ここでは、サーチが終了していないため判断結果が「ＮＯ」となって、処理はステップＳ１１に戻り、処理部２４は、ステップＳ１２の判断結果が「ＹＥＳ」になるまで、ステップＳ１１，Ｓ１６，Ｓ１７の処理を繰り返す。
【００３７】
以上の処理を繰り返すことにより、フェイルメモリ１５をサーチするためのアドレスが、ＤＵＴ３０に対するＸアドレス「２０」、Ｙアドレス「１０」に相当するアドレスになったとすると、読み出されたフェイルデータＦＤがフェイルであるため、ステップＳ１２の判断結果は「ＹＥＳ」になる。これにより、１つの不良セルＫ２が特定される。処理部２４は、フェイルメモリ１５のアクセスに用いているアドレスに対してアドレス変換部１２で用いられている変換規則の逆変換を行って、不良セルＫ２のＸアドレス及びＹアドレスを取得する（ステップＳ１３）。尚、ここで取得される不良セルＫ２のＸアドレスは「２０」であり、Ｙアドレスは「１０」である。
【００３８】
次に、処理部２４は、不良セルＫ２に関する不良セル情報を登録する（ステップＳ１４）。具体的には、上記のステップＳ１３で取得した不良セルＫ２のＸアドレス「２０」及びＹアドレス「１０」を、フェイルバッファ２１の１番地に記憶させて登録する（図７（ｂ）中のフェイルバッファ２１参照）。登録が終了すると、処理部２４は不良セル情報に含まれるフラグの設定を行う（ステップＳ１５）。
【００３９】
このフラグの設定処理において、図６に示す通り、処理部２４はＸインデックス検索を行う（ステップＳ２１）。具体的には、ステップＳ１４においてフェイルバッファ２１の１番地に登録された不良セルＫ２のＸアドレス「２０」に対応するＸインデックスバッファ２２の番地（２０番地）を検索する。ここでは、Ｘインデックスバッファ２２の２０番地には初期値が格納されている。このため、処理部２４は、Ｘインデックスバッファ２２の２０番地の内容を、不良セルＫ２に関する不良セル情報が記憶されているフェイルバッファ２１の番地（１番地）に書き換える処理を行う（図７（ｂ）中のＸインデックスバッファ２２参照）。次に、処理部２４は、不良セルＫ２に関するフラグの仮確定を行う（ステップＳ２２）。具体的には、不良セルＫ２に関する不良セル情報が記憶されているフェイルバッファ２１の１番地に、フラグの値として「０１」を設定する。
【００４０】
フラグの仮確定が終了すると、処理部２４はＹインデックス検索を行う（ステップＳ２３）。具体的には、ステップＳ１４においてフェイルバッファ２１の１番地に登録された不良セルＫ２のＹアドレス「１０」に対応するＹインデックスバッファ２３の番地（１０番地）を検索する。ここでは、Ｙインデックスバッファ２３の１０番地には、初期値ではなく、不良セルＫ１に関する不良セル情報が記憶されているフェイルバッファ２１の番地を示す値「０」が格納されている（（図７（ａ），（ｂ）中のＹインデックスバッファ２３参照）。このため、処理部２４は、Ｙインデックスバッファ２３の１０番地に記憶されている値「０」に基づいてフェイルバッファ２１の０番地をアクセスしてＹインデックス値が初期値であるか否かを判定し、初期値が格納されている場合にはＹインデックス値を書き換える。
【００４１】
ここでは、フェイルバッファ２１の０番地におけるＹインデックス値は初期値である。このため、処理部２４は、不良セルＫ２に関する不良セル情報が記憶されているフェイルバッファ２１の番地（１番地）から不良セルＫ１に関する不良セル情報が記憶されているフェイルバッファ２１の番地（０番地）を減算してこれらの相対番地を求め、求めた相対番地をフェイルバッファ２１の０番地におけるＹインデックス値として書き換える（（図７（ｂ）中のフェイルバッファ２１参照）。これにより、不良セルＫ１に関する不良セル情報が格納されたフェイルバッファ２１の０番地におけるＹインデックス値を参照すれば、不良セルＫ１とＹアドレスが同一である不良セルＫ２に関する不良セル情報が格納されたフェイルバッファ２１の番地（１番地）を参照することが可能となる。
【００４２】
次いで、処理部２４は、不良セルＫ２に関するフラグを確定する（ステップＳ２４）。ここでは、上記のステップＳ２３で行われたＹインデックス検索によって、Ｙインデックスバッファ２３の１０番地からフェイルバッファ２１の０番地を示す値「０」が読み出されている。このため、処理部２４は、フェイルバッファ２１の０番地に格納されたフラグを読み出し、その値が「１１」であるか否か（確定フラグが設定されているか否か）を判定する。ここでは、フェイルバッファ２１の０番地には確定フラグが設定されているため、処理部２４は、ステップＳ２２でフェイルバッファ２１の１番地に設定したフラグの値「０１」を「００」に書き換える処理を行う。これにより、図７（ｂ）に示す通り、フェイルバッファ２１の１番地には、不良セルＫ２に関する不良セル情報として、Ｘアドレス「２０」、Ｙアドレス「１０」、及びフラグ「００」が記憶される。
【００４３】
フラグの設定が終了すると、処理部２４は、サーチアドレスをインクリメントし（ステップＳ１６）、フェイルメモリ１５のサーチが終了したか否かを判断する（ステップＳ１７）。ここでは、サーチが終了していないため判断結果が「ＮＯ」となって、処理はステップＳ１１に戻り、処理部２４は、ステップＳ１２の判断結果が「ＹＥＳ」になるまで、ステップＳ１１，Ｓ１６，Ｓ１７の処理を繰り返す。
【００４４】
以上の処理を繰り返すことにより、フェイルメモリ１５をサーチするためのアドレスが、ＤＵＴ３０に対するＸアドレス「３０」、Ｙアドレス「１０」に相当するアドレスになったとすると、読み出されたフェイルデータＦＤがフェイルであるため、ステップＳ１２の判断結果は「ＹＥＳ」になる。これにより、１つの不良セルＫ３が特定される。処理部２４は、フェイルメモリ１５のアクセスに用いているアドレスに対してアドレス変換部１２で用いられている変換規則の逆変換を行って、不良セルＫ３のＸアドレス及びＹアドレスを取得する（ステップＳ１３）。尚、ここで取得される不良セルＫ３のＸアドレスは「３０」であり、Ｙアドレスは「１０」である。
【００４５】
次に、処理部２４は、不良セルＫ３に関する不良セル情報を登録する（ステップＳ１４）。具体的には、上記のステップＳ１３で取得した不良セルＫ３のＸアドレス「３０」及びＹアドレス「１０」を、フェイルバッファ２１の２番地に記憶させて登録する（図７（ｃ）中のフェイルバッファ２１参照）。登録が終了すると、処理部２４は不良セル情報に含まれるフラグの設定を行う（ステップＳ１５）。
【００４６】
このフラグの設定処理において、図６に示す通り、処理部２４はＸインデックス検索を行う（ステップＳ２１）。具体的には、ステップＳ１４においてフェイルバッファ２１の２番地に登録された不良セルＫ３のＸアドレス「３０」に対応するＸインデックスバッファ２２の番地（３０番地）を検索する。ここでは、Ｘインデックスバッファ２２の３０番地には初期値が格納されている。このため、処理部２４は、Ｘインデックスバッファ２２の３０番地の内容を、不良セルＫ３に関する不良セル情報が記憶されているフェイルバッファ２１の番地（２番地）に書き換える処理を行う（図７（ｃ）中のＸインデックスバッファ２２参照）。次に、処理部２４は、不良セルＫ３に関するフラグの仮確定を行う（ステップＳ２２）。具体的には、不良セルＫ３に関する不良セル情報が記憶されているフェイルバッファ２１の２番地に、フラグの値として「０１」を設定する。
【００４７】
フラグの仮確定が終了すると、処理部２４はＹインデックス検索を行う（ステップＳ２３）。具体的には、ステップＳ１４においてフェイルバッファ２１の２番地に登録された不良セルＫ３のＹアドレス「１０」に対応するＹインデックスバッファ２３の番地（１０番地）を検索する。ここでは、Ｙインデックスバッファ２３の１０番地には、初期値ではなく、不良セルＫ１に関する不良セル情報が記憶されているフェイルバッファ２１の番地を示す値「０」が格納されている（（図７（ａ）〜（ｃ）中のＹインデックスバッファ２３参照）。このため、処理部２４は、Ｙインデックスバッファ２３の１０番地に記憶されている値「０」に基づいてフェイルバッファ２１の０番地をアクセスしてＹインデックス値が初期値であるか否かを判定する。
【００４８】
図７（ｂ）を参照すると、フェイルバッファ２１の０番地におけるＹインデックス値は「１」である。このため、処理部２４は、このＹインデックス値「１」に基づいてフェイルバッファ２１の１番地をアクセスしてＹインデックス値が初期値であるか否かを判定する。ここで、図７（ｂ）を参照すると、フェイルバッファ２１の１番地におけるＹインデックス値は初期値である。このため、処理部２４は、不良セルＫ３に関する不良セル情報が記憶されているフェイルバッファ２１の番地（２番地）から不良セルＫ２に関する不良セル情報が記憶されているフェイルバッファ２１の番地（１番地）を減算してこれらの相対番地を求め、求めた相対番地をフェイルバッファ２１の１番地におけるＹインデックス値として書き換える（（図７（ｃ）中のフェイルバッファ２１参照）。これにより、不良セルＫ２に関する不良セル情報が格納されたフェイルバッファ２１の１番地におけるＹインデックス値を参照すれば、不良セルＫ２とＹアドレスが同一である不良セルＫ３に関する不良セル情報が格納されたフェイルバッファ２１の番地（２番地）を参照することが可能となる。
【００４９】
次いで、処理部２４は、不良セルＫ３に関するフラグを確定する（ステップＳ２４）。ここでは、上記のステップＳ２３で行われたＹインデックス検索によって、Ｙインデックスバッファ２３の１０番地からフェイルバッファ２１の０番地を示す値「０」が読み出されている。また、上記のＹインデックス検索によって、フェイルバッファ２１の０番地におけるＹインデックス値は「１」に設定されている。このため、処理部２４は、フェイルバッファ２１の０番地及び１番地に格納されたフラグを読み出し、少なくとも一方に確定フラグが設定されているか否かを判定する。ここでは、フェイルバッファ２１の０番地には確定フラグが設定されているため、処理部２４は、ステップＳ２２でフェイルバッファ２１の２番地に設定したフラグの値「０１」を「００」に書き換える処理を行う。これにより、図７（ｃ）に示す通り、フェイルバッファ２１の２番地には、不良セルＫ３に関する不良セル情報として、Ｘアドレス「３０」、Ｙアドレス「１０」、及びフラグ「００」が記憶される。
【００５０】
フラグの設定が終了すると、処理部２４は、サーチアドレスをインクリメントし（ステップＳ１６）、フェイルメモリ１５のサーチが終了したか否かを判断する（ステップＳ１７）。ここでは、サーチが終了していないため判断結果が「ＮＯ」となって、処理はステップＳ１１に戻り、処理部２４は、ステップＳ１２の判断結果が「ＹＥＳ」になるまで、ステップＳ１１，Ｓ１６，Ｓ１７の処理を繰り返す。
【００５１】
以上の処理を繰り返すことにより、フェイルメモリ１５をサーチするためのアドレスが、ＤＵＴ３０に対するＸアドレス「２０」、Ｙアドレス「２０」に相当するアドレスになったとすると、読み出されたフェイルデータＦＤがフェイルであるため、ステップＳ１２の判断結果は「ＹＥＳ」になる。これにより、１つの不良セルＫ４が特定される。処理部２４は、フェイルメモリ１５のアクセスに用いているアドレスに対してアドレス変換部１２で用いられている変換規則の逆変換を行って、不良セルＫ４のＸアドレス及びＹアドレスを取得する（ステップＳ１３）。尚、ここで取得される不良セルＫ４のＸアドレスは「２０」であり、Ｙアドレスは「２０」である。
【００５２】
次に、処理部２４は、不良セルＫ４に関する不良セル情報を登録する（ステップＳ１４）。具体的には、上記のステップＳ１３で取得した不良セルＫ４のＸアドレス「２０」及びＹアドレス「２０」を、フェイルバッファ２１の３番地に記憶させて登録する（図７（ｄ）中のフェイルバッファ２１参照）。登録が終了すると、処理部２４は不良セル情報に含まれるフラグの設定を行う（ステップＳ１５）。
【００５３】
このフラグの設定処理において、図６に示す通り、処理部２４はＸインデックス検索を行う（ステップＳ２１）。具体的には、ステップＳ１４においてフェイルバッファ２１の３番地に登録された不良セルＫ４のＸアドレス「２０」に対応するＸインデックスバッファ２２の番地（２０番地）を検索する。ここでは、Ｘインデックスバッファ２２の２０番地には、初期値ではなく、不良セルＫ２に関する不良セル情報が記憶されているフェイルバッファ２１の番地を示す値「１」が格納されている（（図７（ｂ）〜（ｄ）中のＸインデックスバッファ２２参照）。このため、処理部２４は、Ｘインデックスバッファ２２の１０番地に記憶されている値「１」に基づいてフェイルバッファ２１の１番地をアクセスしてＸインデックス値が初期値であるか否かを判定する。
【００５４】
図７（ｃ）を参照すると、フェイルバッファ２１の１番地におけるＸインデックス値は初期値である。このため、処理部２４は、不良セルＫ４に関する不良セル情報が記憶されているフェイルバッファ２１の番地（３番地）から不良セルＫ２に関する不良セル情報が記憶されているフェイルバッファ２１の番地（１番地）を減算してこれらの相対番地を求め、求めた相対番地をフェイルバッファ２１の１番地におけるＸインデックス値として書き換える（（図７（ｄ）中のフェイルバッファ２１参照）。これにより、不良セルＫ２に関する不良セル情報が格納されたフェイルバッファ２１の１番地におけるＸインデックス値を参照すれば、不良セルＫ２とＸアドレスが同一である不良セルＫ４に関する不良セル情報が格納されたフェイルバッファ２１の番地（３番地）を参照することが可能となる。次に、処理部２４は、不良セルＫ４に関するフラグの仮確定を行う（ステップＳ２２）。具体的には、不良セルＫ４に関する不良セル情報が記憶されているフェイルバッファ２１の３番地に、フラグの値として「０１」を設定する。
【００５５】
フラグの仮確定が終了すると、処理部２４はＹインデックス検索を行う（ステップＳ２３）。具体的には、ステップＳ１４においてフェイルバッファ２１の３番地に登録された不良セルＫ４のＹアドレス「２０」に対応するＹインデックスバッファ２３の番地（２０番地）を検索する。図７（ｃ）を参照すると、Ｙインデックスバッファ２３の２０番地には初期値が格納されている。このため、処理部２４は、Ｙインデックスバッファ２３の２０番地の内容を、不良セルＫ４に関する不良セル情報が記憶されているフェイルバッファ２１の番地（３番地）に書き換える処理を行う（図７（ｄ）中のＹインデックスバッファ２３参照）。
【００５６】
次いで、処理部２４は、不良セルＫ４に関するフラグを確定する（ステップＳ２４）。ここでは、上記のステップＳ２１で行われたＸインデックス検索によって、Ｘインデックスバッファ２２の２０番地からフェイルバッファ２１の１番地を示す値「１」が読み出されている。このため、処理部２４は、フェイルバッファ２１の１番地に格納されたフラグを読み出し、確定フラグが設定されているか否かを判定する。ここでは、フェイルバッファ２１の１番地には確定フラグが設定されていないため、処理部２４は、ステップＳ２２でフェイルバッファ２１の３番地に設定したフラグの値「０１」を「１１」に書き換える処理を行う。これにより、図７（ｄ）に示す通り、フェイルバッファ２１の３番地には、不良セルＫ４に関する不良セル情報として、Ｘアドレス「２０」、Ｙアドレス「２０」、及びフラグ「１１」が記憶される。
【００５７】
フラグの設定が終了すると、処理部２４は、サーチアドレスをインクリメントし（ステップＳ１６）、フェイルメモリ１５のサーチが終了したか否かを判断する（ステップＳ１７）。ここでは、サーチが終了していないため判断結果が「ＮＯ」となって、処理はステップＳ１１に戻る。以上の処理を繰り返し、図４中のステップＳ１７の判断結果が「ＹＥＳ」になると、一連の処理が終了する。
【００５８】
以上の処理によって、図５に示す通り、不良セルＫ１に対して確定フラグＦ１が設定されるとともに不良セルＫ４に対して確定フラグＦ２が設定されたのに対し、不良セルＫ２，Ｋ３に対しては確定フラグが設定されてはいない。ここで、設定された確定フラグの数は、不良セルの不良救済を行うために必要なスペアラインの数を表している。図５に示す例では、２つの確定フラグＦ１，Ｆ２が設定されているため、不良セルＫ１〜Ｋ４を全て救済するには２本のスペアラインが必要になる。実際、図５を参照すると、Ｙアドレスが「１０」である行に配列されたメモリセルの全てを１本のＹスペアラインＬ２で代替し、Ｘアドレスが「２０」である列に配列されたメモリセルの全てを１本のＸスペアラインＬ１で代替すれば不良セルＫ１〜Ｋ４を全てを救済できることが分かる。
【００５９】
以上の処理を終了すると、リダンダンシ演算装置１６の処理部２４は、設定された確定フラグの総数がスペアラインの総数よりも多いか否かを判断する。ここで、設定された確定フラグの総数がスペアラインの総数以下であると判断した場合には、処理部２４はＤＵＴ３０の不良救済を行う上で必要なデータの作成処理（スペアラインを用いて不良セルをどのように代替するかを確定するデータを作成する２次確定処理）を行う。これに対し、設定された確定フラグの総数がスペアラインの総数よりも多いと判断した場合には、処理部２４はＤＵＴ３０の救済が不可であるとして２次確定処理を省略する。
【００６０】
以上説明した本実施形態のリダンダンシ演算装置１６は、複数のメモリセルに含まれる一の不良セルとＸアドレス又はＹアドレスが同一である他の不良セルについて確定フラグが設定されているか否かを判定し、他の不良セルに確定フラグが設定されていないと判定した場合には、一の不良セルについて確定フラグを設定するようにしている。このため、不良セルに設定された確定フラグの総数によって、全ての不良セルの代替に必要となるスペアラインの数を求めることができる。この結果、確定フラグの総数がＸスペアラインＬ１及びＹスペアラインＬ２の総数よりも多い場合には、そのＤＵＴ３０の救済は不可であると判断して２次確定処理を省略できるため、ＤＵＴ３０の不良救済に要する時間を短縮することができる。具体的には、従来はメモリデバイスの不良救済に４，５時間程度を要していたが、本実施形態では不要な２次確定処理を省略することができるため、１時間程度の時間短縮が可能である。
【００６１】
以上、本発明の実施形態による半導体試験装置について説明したが、本発明は上述した実施形態に制限されることなく、本発明の範囲内で自由に変更が可能である。例えば、上記実施形態では、ＤＵＴ３０の１つの行に配列されたメモリセルに関するフェイルデータが順に読み出された後で、次の行に配列されたメモリセルに関するフェイルデータが順に読み出されるように、フェイルメモリ１５がサーチされる場合を例に挙げて説明した。しかしながら、フェイルメモリ１５のサーチ方法はこの方法に制限されることはなく、例えばＤＵＴ３０の１つの列に配列されたメモリセルに関するフェイルデータが順に読み出された後で、次の列に配列されたメモリセルに関するフェイルデータが順に読み出されるように、フェイルメモリ１５をサーチしても良い。
【００６２】
また、上記実施形態では、理解を容易にするために、図６に示すフラグの確定処理（ステップＳ２４）において、フェイルバッファ２１に記憶された他の不良セルに設定されたフラグを読み出す場合について説明した。しかしながら、処理に要する時間をより短縮するために、Ｘインデックス検索（ステップＳ２１）においてＸアドレスが同一である他の不良セルに設定されたフラグを読み出し、この読み出し結果を用いてステップＳ２２においてフラグの設定を行い、次いでＹインデックス検索（ステップＳ２３）においてＹアドレスが同一である他の不良セルに設定されたフラグを読み出して、この読み出し結果を用いてステップＳ２４においてフラグの設定を行うのが望ましい（このときのフラグの状態遷移を図３に示す）。
【図面の簡単な説明】
【００６３】
【図１】本発明の一実施形態によるリダンダンシ演算装置及びメモリ試験装置の要部構成を示すブロック図である。
【図２】フェイルバッファ２１等のメモリマップを示す図である。
【図３】フラグの状態遷移を示す図である。
【図４】リダンダンシ演算装置１６で行われる処理を示すフローチャートである。
【図５】ＤＵＴ３０のメモリセル及びその周囲に形成された予備セルを概念的に示す図である。
【図６】フラグの設定処理を示すフローチャートである。
【図７】フラグの設定処理を終了した時点におけるフェイルバッファ２１、Ｘインデックスバッファ２２、及びＹインデックスバッファ２３の記憶内容の一例を示す図である。
【図８】メモリデバイスに形成されるメモリセル及びその周囲に形成された予備セルを概念的に示す図である。
【図９】従来のリダンダンシ演算装置で行われる処理を示すフローチャートである。
【符号の説明】
【００６４】
１      メモリ試験装置
１５    フェイルメモリ
１６    リダンダンシ演算装置
２１    フェイルバッファ
２４    処理部
３０    ＤＵＴ
ＦＤ    フェイルデータ
【図１】
2008108368.tif 000003
【図２】
2008108368.tif 000004
【図３】
2008108368.tif 000005
【図４】
2008108368.tif 000006
【図５】
2008108368.tif 000007
【図６】
2008108368.tif 000008
【図７】
2008108368.tif 000009
【図８】
2008108368.tif 000010
【図９】
2008108368.tif 000011