(57)【要約】【課題】第１λ／４線路及び第２λ／４線路をプリント配線基板上に直接形成することによる問題点を解決して、ドハティ増幅器の小型化、特性の向上を図る。【解決手段】合成器１０は、第１λ／４線路Ｌ１を第１ストリップライン４６にて構成し、第２λ／４線路Ｌ２を第２ストリップライン５０にて構成し、さらに、誘電体基板３０内に形成してチップ状（チップ部品）に構成する。誘電体基板３０の上面３０ｘに第１シールド電極３２ａを形成し、誘電体基板３０の下面３０ｙに第２シールド電極３２ｂを形成し、第１λ／４線路Ｌ１と第２λ／４線路Ｌ２を第１シールド電極３２ａと第２シールド電極３２ｂとの間に形成する。【選択図】図３
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【特許請求の範囲】
【請求項１】
ドハティ増幅器の出力段に接続され、キャリア増幅器からの出力とピーク増幅器からの出力を合成するドハティ増幅器用合成器であって、
前記キャリア増幅器からの出力とピーク増幅器からの出力との合成点と前記キャリア増幅器との間に接続された第１λ／４線路と、
前記合成点と出力端子との間に接続された第２λ／４線路とを有し、
前記第１λ／４線路と前記第２λ／４線路とがストリップラインにて構成され、且つ、前記第１λ／４線路と前記第２λ／４線路とが誘電体基板内に形成されてチップ状に構成されていることを特徴とするドハティ増幅器用合成器。
【請求項２】
請求項１記載のドハティ増幅器用合成器において、
前記誘電体基板の上部に第１シールド電極が形成され、
前記誘電体基板の下部に第２シールド電極が形成され、
前記第１λ／４線路と前記第２λ／４線路は、前記誘電体基板内のうち、前記第１シールド電極と前記第２シールド電極との間に形成されていることを特徴とするドハティ増幅器用合成器。
【請求項３】
請求項２記載のドハティ増幅器用合成器において、
前記誘電体基板内に内層シールド電極が形成され、
前記第１シールド電極と前記内層シールド電極との間に、前記第１λ／４線路及び前記第２λ／４線路のいずれか一方が形成され、
前記第２シールド電極と前記内層シールド電極との間に、前記第１λ／４線路及び前記第２λ／４線路のうち、前記第１シールド電極と前記内層シールド電極間に形成された線路と異なる線路が形成されていることを特徴とするドハティ増幅器用合成器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ドハティ増幅器の出力段に接続され、キャリア増幅器からの出力とピーク増幅器からの出力を合成するドハティ増幅器用合成器に関する。
【背景技術】
【０００２】
一般に、携帯電話システム等の無線通信システムの基地局等において用いられる高周波増幅回路としてドハティ増幅器が知られている（特許文献１〜４参照）。
【０００３】
このドハティ増幅器１００は、図５に示すように、例えばＦＥＴにて構成されたキャリア増幅器１０２と同じくＦＥＴにて構成されたピーク増幅器１０４から構成される。キャリア増幅器１０２はＡ級からＡＢ級ないしＢ級にバイアスされた増幅器であり、ピーク増幅器１０４は電流を絞った状態、すなわち、Ｃ級にバイアスされた増幅器である。
【０００４】
入力端子１０６から入力された高周波信号は２つに分割された後、一方は、キャリア増幅器１０２に入力され、他方は、例えばλ／４線路１０８によって９０度位相差をつけてピーク増幅器１０４に入力される。キャリア増幅器１０２の出力側には第１λ／４線路Ｌ１が設けられており、回路を通過後、ピーク増幅器１０４の出力と合成点１１０にて合成される。ドハティ増幅器１００の出力端子１１２には負荷抵抗１１４が接続され、また、合成点１１０と出力端子１１２間には、負荷抵抗１１４へのインピーダンス変換を行う第２λ／４線路Ｌ２が接続されている。
【０００５】
そして、高周波信号の入力レベルが低い場合には、ピーク増幅器１０４はＣ級にバイアスされているから、オフ状態で電力を消費せず、Ａ級からＡＢ級あるいはＢ級にバイアスされているキャリア増幅器１０２により入力信号が増幅される。ピーク増幅器１０４の直流消費電力が０あるいは十分小さいため、ドハティ増幅器１００全体としての効率が高い。
【０００６】
高周波信号の入力レベルが一定値以上になると、キャリア増幅器１０２は飽和し始めるが、ピーク増幅器１０４がオン状態になり、キャリア増幅器１０２の飽和による利得低下分を補うように動作する。
【０００７】
このように、ドハティ増幅器１００は、平均電力とピーク電力の比が大きな信号に対して、信号レベルが高くなったときだけピーク増幅器１０４が動作するため、高効率に動作することができる。
【０００８】
さらに、ドハティ増幅器１００は、キャリア増幅器１０２の出力側に設けられた第１λ／４線路Ｌ１の働きにより、キャリア増幅器１０２の見かけの負荷インピーダンスを変化させることで、より一層の高効率化を実現している。
【０００９】
すなわち、キャリア増幅器１０２から見た出力インピーダンスは、キャリア増幅器１０２に接続された第１λ／４線路Ｌ１と出力端子１１２に接続された第２λ／４線路Ｌ２とによって２Ｚ０に見える。従って、このときのドハティ増幅器１００の出力電力は、キャリア増幅器１０２の出力電圧をＶ０とするとＶ０2／２Ｚ0となる。
【００１０】
通常、ＦＥＴは、その出力電圧によって動作効率が決まり、出力電圧が高いほど効率がよくなっていく。従って、ドハティ増幅器１００は、入力レベルが低い状態においては、負荷インピーダンスＺ０が接続された状態のＦＥＴと比較して、１／２の出力電力で同じ効率を得ることができる。
【００１１】
入力レベルが徐々に高くなると、次第にピーク増幅器１０４も動作を始めるようになる。この段階では、ピーク増幅器１０４によって出力電力への供給が行われると同時に、キャリア増幅器１０２の負荷インピーダンスが２Ｚ0からＺ0へ低下するため、キャリア増幅器１０２は高い効率を維持したままその出力電力を増大させる。
【００１２】
入力レベルが十分に高いレベルにおいては、キャリア増幅器１０２、ピーク増幅器１０４が共に動作しているため、キャリア増幅器１０２及びピーク増幅器１０４は、共に出力インピーダンスはＺ０に整合するようになり、ドハティ増幅器１００としての出力電力は２×Ｖ０2／Ｚ０となる。
【００１３】
このように、ドハティ増幅器１００は、従来のＡ級、ＡＢ級といったアンプと比較して、入力レベルの低い、いわゆるバックオフの大きな動作点において高効率となる特徴がある。
【００１４】
【特許文献１】特開２００４−１７３２３１号公報
【特許文献２】特開２００６−１７３７２２号公報
【特許文献３】特開２００６−３４５３４１号公報
【特許文献４】特開２００７−１９５７０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
ところで、従来のドハティ増幅器１００は、図６に示すように、例えばプリント配線基板１１６上に、キャリア増幅器１０２及びピーク増幅器１０４を実装し、さらに、マイクロストリップラインによる第１λ／４線路Ｌ１及び第２λ／４線路Ｌ２を形成するようにしている。
【００１６】
プリント配線基板１１６は、基材に絶縁性のある樹脂を含浸した樹脂系の基板上に銅箔等の導電体で回路（パターン）を構成するが、第１λ／４線路Ｌ１及び第２λ／４線路Ｌ２も、樹脂系の基板上に直接導電体にて形成されることになる。
【００１７】
この場合、単にプリント配線基板１１６上に導電体による第１λ／４線路Ｌ１及び第２λ／４線路Ｌ２を形成するだけであるため、第１λ／４線路Ｌ１及び第２λ／４線路Ｌ２の線路長を短くする考えはなく、第１λ／４線路Ｌ１及び第２λ／４線路Ｌ２を形成するための占有面積を広くとる必要がある。また、他の伝送路から漏洩する電磁波の影響を受けやすいという問題もある。第１λ／４線路Ｌ１及び第２λ／４線路Ｌ２を形成する際に、キャリア増幅器１０２やピーク増幅器１０４を構成する半導体素子（ＦＥＴ等）が持つ固有インピーダンスに合わせる必要があり、パターン形成に時間がかかるという問題がある。一旦、第１λ／４線路Ｌ１及び第２λ／４線路Ｌ２を形成した場合は、第１λ／４線路Ｌ１及び第２λ／４線路Ｌ２の交換ができないため、半導体素子を別の種類（例えば使用周波数帯域の異なるもの）の半導体素子に変更するということができず、プリント配線基板自体の交換となる。
【００１８】
本発明はこのような課題を考慮してなされたものであり、第１λ／４線路及び第２λ／４線路をプリント配線基板上に直接形成することによる上述した問題点を解決することができ、ドハティ増幅器の小型化、特性の向上等を図ることができるドハティ増幅器用合成器を提供することを目的とする。
【００１９】
また、本発明の他の目的は、キャリア増幅器やピーク増幅器を構成する例えば半導体素子を別の種類（例えば使用周波数帯域の異なるもの）の半導体素子に変更した場合でも、ドハティ増幅器用合成器を入れ替えるだけで済み、プリント配線基板自体を交換するということがなく、共用することができるドハティ増幅器用合成器を提供することにある。
【課題を解決するための手段】
【００２０】
本発明に係るドハティ増幅器用合成器は、ドハティ増幅器の出力段に接続され、キャリア増幅器からの出力とピーク増幅器からの出力を合成するドハティ増幅器用合成器であって、前記キャリア増幅器からの出力とピーク増幅器からの出力との合成点と前記キャリア増幅器との間に接続された第１λ／４線路と、前記合成点と出力端子との間に接続された第２λ／４線路とを有し、前記第１λ／４線路と前記第２λ／４線路とがストリップラインにて構成され、且つ、前記第１λ／４線路と前記第２λ／４線路とが誘電体基板内に形成されてチップ状（チップ部品）に構成されていることを特徴とする。
【００２１】
これにより、プリント配線基板上における第１λ／４線路と第２λ／４線路のための占有面積を大幅に減らすことができ、占有面積を従来の場合の約１／１０にすることができる。誘電体基板をセラミックスにて構成すれば、プリント配線基板等の樹脂系の基板に比べ温度特性が良好になり、ドハティ増幅器自体及びドハティ増幅器の周辺環境の温度変化による特性劣化を抑えることができる。
【００２２】
また、キャリア増幅器及びピーク増幅器の固有インピーダンスに合った第１λ／４線路と第２λ／４線路をチップ部品として供給することができ、製造工程の大幅な簡略化を図ることができる。誘電体基板内に第１λ／４線路と第２λ／４線路を形成することから、プリント配線基板上にドハティ増幅器用合成器を実装すればよく、ほぼ設計どおりのインピーダンス変換を得ることができる。しかも、誘電体基板としてＱ値の高い誘電体材料を用いれば、挿入損失が小さくなるため、電力を節約することができ、環境問題に対応したドハティ増幅器を得ることができる。
【００２３】
また、キャリア増幅器やピーク増幅器を構成する例えば半導体素子を別の種類（例えば使用周波数帯域の異なるもの）の半導体素子に変更した場合でも、ドハティ増幅器用合成器を入れ替えるだけで済み、プリント配線基板自体を交換するということがなく、共用することができる。プリント配線基板の交換が不要なため、製造、設計コストを削減でき、材料面からも環境問題に対応している。
【００２４】
そして、本発明において、前記誘電体基板の上部に第１シールド電極が形成され、前記誘電体基板の下部に第２シールド電極が形成され、前記第１λ／４線路と前記第２λ／４線路は、前記誘電体基板内のうち、前記第１シールド電極と前記第２シールド電極との間に形成されていてもよい。この場合、他の伝送路から漏洩する電磁波の影響を受けにくくなり、特性の向上を図ることができる。
【００２５】
さらに、前記誘電体基板内に内層シールド電極が形成され、前記第１シールド電極と前記内層シールド電極との間に、前記第１λ／４線路及び前記第２λ／４線路のいずれか一方が形成され、前記第２シールド電極と前記内層シールド電極との間に、前記第１λ／４線路及び前記第２λ／４線路のうち、前記第１シールド電極と前記内層シールド電極間に形成された線路と異なる線路が形成されていることが好ましい。この場合、第１λ／４線路と第２λ／４線路同士での干渉を抑制することができる。しかも、各線路と各シールド電極間の距離を個別に設定でき、ドハティ増幅器用合成器の設計がしやすくなる。
【発明の効果】
【００２６】
以上説明したように、本発明に係るドハティ増幅器用合成器によれば、以下の効果を得ることができる。
【００２７】
（１）プリント配線基板上における第１λ／４線路と第２λ／４線路のための占有面積を大幅に減らすことができる。
【００２８】
（２）誘電体基板をセラミックスにて構成することで、プリント配線基板等の樹脂系の基板に比べ温度特性が良好になる。
【００２９】
（３）キャリア増幅器及びピーク増幅器の固有インピーダンスに合った第１λ／４線路と第２λ／４線路をチップ部品として供給することができる。
【００３０】
（４）誘電体基板としてＱ値の高い誘電体材料を用いることで、挿入損失が小さくなり、電力を節約することができる。
【００３１】
（５）他の伝送路から漏洩する電磁波の影響を受けにくくなる。
【００３２】
（６）第１λ／４線路と第２λ／４線路同士での干渉を抑制することができる。
【００３３】
（７）増幅器に使用される例えば半導体素子を別の種類の半導体素子に変更した場合でも、ドハティ増幅器用合成器を入れ替えるだけで済み、プリント配線基板を共用することができる。
【００３４】
（８）プリント配線基板の交換が不要なため、製造、設計コストを削減でき、材料面からも環境問題に対応している。
【発明を実施するための最良の形態】
【００３５】
以下、本発明に係るドハティ増幅器用合成器の実施の形態例を図１〜図４を参照しながら説明する。
【００３６】
本実施の形態に係るドハティ増幅器用合成器（以下、合成器１０と記す）は、図１に示すように、プリント配線基板１２上に実装されたドハティ増幅器１４のうち、キャリア増幅器１６及びピーク増幅器１８と出力端子２０との間に実装されるチップ状の部品（チップ部品）として構成されている。
【００３７】
具体的には、図２に示すように、複数の誘電体層（誘電体層Ｓ１〜Ｓ１３：図３参照）が積層、焼成一体化された誘電体基板３０を有する。誘電体基板３０は、その上面３０ｘに、第１シールド電極３２ａと第１入力端子３４ａと第２入力端子３４ｂ（合成点３６を構成する端子）と出力端子３８と第１ＮＣ端子４０ａ（何も接続されない端子）が形成され、下面３０ｙに、第２シールド電極３２ｂと第１入力端子３４ａと第２入力端子３４ｂ（合成点３６を構成する端子）と出力端子３８と第２ＮＣ端子４０ｂが形成されている。
【００３８】
第１入力端子３４ａにはキャリア増幅器１６の出力が接続され、第２入力端子３４ｂにはピーク増幅器１８の出力が接続され、出力端子３８にはドハティ増幅器１４の出力端子２０あるいは負荷が接続される。
【００３９】
誘電体基板３０の上面３０ｘに形成された第１入力端子３４ａと第２入力端子３４ｂとの間には、第１シールド電極３２ａにおける第１張出部４２ａが位置し、出力端子３８と第１ＮＣ端子４０ａとの間には、第１シールド電極３２ａにおける第２張出部４２ｂが位置している。
【００４０】
同様に、誘電体基板３０の下面３０ｙに形成された第１入力端子３４ａと第２入力端子３４ｂとの間には、第２シールド電極３２ｂにおける第１張出部４４ａが位置し、出力端子３８と第２ＮＣ端子４０ｂとの間には、第２シールド電極３２ｂにおける第２張出部４４ｂが位置している。
【００４１】
誘電体基板３０は、図３に示すように、上から順に、第１誘電体層Ｓ１〜第１３誘電体層Ｓ１３が積み重ねられて構成されている。これらの第１誘電体層Ｓ１〜第１３誘電体層Ｓ１３は、１枚あるいは複数枚の層にて構成される。
【００４２】
そして、第４誘電体層Ｓ４の主面には、第１λ／４線路Ｌ１を構成する第１ストリップライン４６が形成され、第８誘電体層Ｓ８の主面には、内層シールド電極４８が形成され、第１１誘電体層Ｓ１１の主面には、第２λ／４線路Ｌ２を構成する第２ストリップライン５０が形成されている。もちろん、第４誘電体層Ｓ４の主面に、第２λ／４線路Ｌ２を構成する第２ストリップライン５０を形成し、第１１誘電体層Ｓ１１の主面に、第１λ／４線路Ｌ１を構成する第１ストリップライン４６を形成するようにしてもよい。その他、図３の場合に限定されず、第１ストリップライン４６及び第２ストリップライン５０と、第１シールド電極３２ａ、第２シールド電極３２ｂ、又は内層シールド電極４８との距離は、使用するキャリア増幅器１６やピーク増幅器１８に合わせて適宜設計可能である。なお、図示しないが、ストリップラインの形状、太さ、長さは、使用するキャリア増幅器１６やピーク増幅器１８に合わせて設計されるのであり図３の場合に限定されない。さらに、図示しないが、内層シールド電極４８はなくてもよい。また、図示しないが、複数の誘電体層は、使用するキャリア増幅器１６やピーク増幅器１８に合わせて、何段（何層）構成にもできるのであり、図３の場合に限定されない。
【００４３】
第１ストリップライン４６の一方の端部４６ａと上面側の第１入力端子３４ａ及び下面側の第１入力端子３４ａとが第１ビアホール５２ａを介して電気的に接続され、第１ストリップライン４６の他方の端部４６ｂと上面側の第２入力端子３４ｂ及び下面側の第２入力端子３４ｂと第２ストリップライン５０の一方の端部５０ａとが第２ビアホール５２ｂを介して電気的に接続され、第２ストリップライン５０の他方の端部５０ｂと上面側の出力端子３８及び下面側の出力端子３８とが第３ビアホール５２ｃを介して電気的に接続されている。同様に、内層シールド電極４８の第１張出部４８ａと第１シールド電極３２ａの第１張出部４２ａ及び第２シールド電極３２ｂの第１張出部４４ａとが第４ビアホール５２ｄを介して電気的に接続され、内層シールド電極４８の第２張出部４８ｂと第１シールド電極３２ａの第２張出部４２ｂ及び第２シールド電極３２ｂの第２張出部４４ｂとが第５ビアホール５２ｅを介して電気的に接続されている。
【００４４】
これによって、合成点３６（第２入力端子３４ｂ）とキャリア増幅器１６との間に接続された第１λ／４線路Ｌ１と、合成点３６と出力端子３８との間に接続された第２λ／４線路Ｌ２とを有するチップ部品としての合成器１０が構成される。
【００４５】
この合成器１０をプリント配線基板１２上に実装する場合は、表面実装にて行うことができる。図１に示すように、例えばキャリア増幅器１６の出力端子から延びる配線パターン５４の端部（パッド）と合成器１０の第１入力端子３４ａとを位置合わせし、ピーク増幅器１８の出力端子から延びる配線パターン５６の端部（パッド）と合成器１０の第２入力端子３４ｂとを位置合わせし、さらに、出力端子２０から延びる配線パターン５８の端部（パッド）と合成器１０の出力端子３８とを位置合わせして、それぞれはんだ付けすることで表面実装することができる。
【００４６】
このように、本実施の形態に係る合成器１０においては、第１λ／４線路Ｌ１を第１ストリップライン４６にて構成し、第２λ／４線路Ｌ２を第２ストリップライン５０にて構成し、さらに、誘電体基板３０内に形成してチップ状（チップ部品）に構成するようにしている。
【００４７】
これにより、プリント配線基板１２上における第１λ／４線路Ｌ１と第２λ／４線路Ｌ２のための占有面積を大幅に減らすことができ、占有面積を従来の場合の約１／１０にすることができる。誘電体基板３０をセラミックスにて構成すれば、プリント配線基板１２等の樹脂系の基板に比べ温度特性が良好になり、ドハティ増幅器１４自体及びドハティ増幅器１４の周辺環境の温度変化による特性劣化を抑えることができる。
【００４８】
また、キャリア増幅器１６及びピーク増幅器１８の固有インピーダンスに合った第１λ／４線路Ｌ１と第２λ／４線路Ｌ２をチップ部品として供給することができ、製造工程の大幅な簡略化を図ることができる。誘電体基板３０内に第１λ／４線路Ｌ１と第２λ／４線路Ｌ２を形成することから、プリント配線基板１２上に合成器１０を実装すればよく、ほぼ設計どおりのインピーダンス変換を得ることができる。しかも、誘電体基板３０としてＱ値の高い誘電体材料を用いれば、挿入損失が小さくなるため、電力を節約することができ、環境問題に対応したドハティ増幅器１４を得ることができる。
【００４９】
この場合、誘電体基板３０の上面３０ｘに第１シールド電極３２ａを形成し、誘電体基板３０の下面３０ｙに第２シールド電極３２ｂを形成し、第１λ／４線路Ｌ１と第２λ／４線路Ｌ２を第１シールド電極３２ａと第２シールド電極３２ｂとの間に形成するようにしたので、他の伝送路から漏洩する電磁波の影響を受けにくくなり、特性の向上を図ることができる。
【００５０】
また、キャリア増幅器１６やピーク増幅器１８を構成する例えば半導体素子を別の種類（例えば使用周波数帯域の異なるもの）の半導体素子に変更した場合でも、１０合成器を入れ替えるだけで済み、プリント配線基板１２自体を交換するということがなく、共用することができる。プリント配線基板１２の交換が不要なため、製造、設計コストを削減でき、材料面からも環境問題に対応している。
【００５１】
さらに、本実施の形態では、誘電体基板３０内のうち、該誘電体基板３０の高さ方向中央部に内層シールド電極４８を形成し、第１シールド電極３２ａと内層シールド電極４８との間に、第１λ／４線路Ｌ１を構成する第１ストリップライン４６を形成し、第２シールド電極３２ｂと内層シールド電極４８との間に、第２λ／４線路Ｌ２を構成する第２ストリップライン５０を形成するようにしたので、第１λ／４線路Ｌ１と第２λ／４線路Ｌ２同士での干渉を抑制することができる。しかも、各線路と各シールド電極間の距離を個別に設定でき、合成器１０の設計がしやすくなる。
【００５２】
次に、合成器１０の変形例について図４を参照しながら説明する。
【００５３】
変形例に係る合成器１０ａは、図４に示すように、誘電体基板３０の第１側面３０ａに第１入力端子３４ａにつながる第１側面端子６０ａと、第２入力端子３４ｂにつながる第２側面端子６０ｂと、第１シールド電極３２ａの第１張出部４２ａ及び第２シールド電極３２ｂの第１張出部４４ａを接続する第３側面端子６０ｃが形成されている点と、誘電体基板３０の第２側面３０ｂ（第１側面３０ａと反対の側面）に出力端子３８につながる第４側面端子６０ｄと、第１ＮＣ端子４０ａと第２ＮＣ端子４０ｂを接続する第５側面端子６０ｅと、第１シールド電極３２ａの第２張出部４２ｂ及び第２シールド電極３２ｂの第２張出部４４ｂを接続する第６側面端子６０ｆが形成されている点で異なる。
【００５４】
そして、図４では図示しないが、第１ストリップライン４６の一方の端部４６ａが第１側面端子６０ａに接続され、第１ストリップライン４６の他方の端部４６ｂ及び第２ストリップライン５０の一方の端部５０ａが第２側面端子６０ｂに接続され、第２ストリップライン５０の他方の端部５０ｂが第４側面端子６０ｄに接続される。同様に、内層シールド電極４８の第１張出部４８ａが第３側面端子６０ｃに接続され、内層シールド電極４８の第２張出部４８ｂが第６側面端子６０ｆに接続される。さらに、図示しないが、誘電体基板３０の第３側面３０ｃ及び第４側面３０ｄにもそれぞれ側面端子を形成してもよい。なお、図示しないが、端子配置は、本実施例や変形例の形態に限定されず、使用するキャリア増幅器１６やピーク増幅器１８に合わせて設計されるのであり、図２や図３の場合に限定されない。
【００５５】
この変形例では、側面端子による表面実装となるが、第１ビアホール５２ａ〜第５ビアホール５２ｅの形成を省略できるという利点がある。
【００５６】
なお、本発明に係るドハティ増幅器用合成器は、上述の実施の形態に限らず、本発明の要旨を逸脱することなく、種々の構成を採り得ることはもちろんである。
【図面の簡単な説明】
【００５７】
【図１】プリント配線基板上に本実施の形態に係る合成器を実装した状態を一部省略して示す斜視図である。
【図２】本実施の形態に係る合成器を示す斜視図である。
【図３】本実施の形態に係る合成器を示す分解斜視図である。
【図４】変形例に係る合成器を示す斜視図である。
【図５】一般的なドハティ増幅器を示す回路図である。
【図６】プリント配線基板上に実装される従来例のドハティ増幅器を示す斜視図である。
【符号の説明】
【００５８】
１０、１０ａ…合成器                    １２…プリント配線基板
１４…ドハティ増幅器                    １６…キャリア増幅器
１８…ピーク増幅器                      ２０…出力端子
３０…誘電体基板                        ３２ａ…第１シールド電極
３２ｂ…第２シールド電極                ３４ａ…第１入力端子
３４ｂ…第２入力端子                    ３６…合成点
３８…出力端子                          ４６…第１ストリップライン
４８…内層シールド電極                  ５０…第２ストリップライン
Ｌ１…第１λ／４線路                    Ｌ２…第２λ／４線路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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