(57)【要約】【課題】遅延量をデジタル的に制御できる遅延回路。【解決手段】ｎ個（ｎは１以上の自然数）の制御端子（Ｓ１〜Ｓ４）と、第１の出力線Ｌ１と、を含み、ｎ個の制御端子から入力される制御信号により第１の出力線Ｌ１から出力される電流を制御可能な電流制御回路１００と、第１の出力線Ｌ１に接続され、電流に基づきカレントミラー電流を生成し第２の出力線Ｌ２から出力するカレントミラー回路２００と、ゲート端子が第２の出力線Ｌ２に接続され、入力端子が第１の電位線ＶＤＤに接続された第１の能動素子Ｐ０１と、ゲート端子が第１の出力線Ｌ１に接続され、入力端子が第２の電位線ＧＮＤに接続された第２の能動素子Ｎ０２と、第１の能動素子の出力端子と第２の能動素子の出力端子の間に直列に接続された第３の能動素子Ｐ０３及び第４の能動素子Ｎ０４で構成されたインバータ回路３００と、を含む。【選択図】図１
2008193657.tif 000002
【特許請求の範囲】
【請求項１】
ｎ個（ｎは１以上の自然数）の制御端子と、第１の出力線と、を含み、前記ｎ個の制御端子の各々に入力されるｎ個の制御信号により前記第１の出力線から出力される電流を制御可能な電流制御回路と、
前記第１の出力線に接続され、前記電流に基づきカレントミラー電流を生成し第２の出力線から出力するカレントミラー回路と、
ゲート端子が前記第２の出力線に接続され、入力端子が第１の電位線に接続された第１の能動素子と、
ゲート端子が前記第１の出力線に接続され、入力端子が第２の電位線に接続された第２の能動素子と、
前記第１の能動素子の出力端子と前記第２の能動素子の出力端子の間に直列に接続された第３の能動素子及び第４の能動素子で構成されたインバータ回路と、
を含む、
ことを特徴とする遅延回路。
【請求項２】
請求項１に記載の遅延回路において、
前記電流制御回路は、
前記第１の電位線と前記第１の出力線の間に並列に接続されたｎ個の能動素子を有し、
前記ｎ個の能動素子は、各々前記ｎ個の制御端子と接続され、
前記ｎ個の能動素子のｐ番目（ｐは１以上ｎ以下のすべての自然数）の能動素子は、Ｉ×ｍp-1（Ｉは所定の電流、ｍは０以外の実数）の電流を流すように構成され、
前記ｎ個の能動素子を前記ｎ個の制御信号により各々導通と非導通とを切り替える制御をすることにより前記第１の出力線から出力される電流を切り替える、
ことを特徴とする遅延回路。
【請求項３】
請求項１に記載の遅延回路において、
前記電流制御回路は、
出力端子とゲート端子が前記第１の出力線に接続されたｎ個の能動素子と、
前記ｎ個の能動素子の各々の入力端子と前記第２の電位線の間に接続されたｎ個のスイッチング素子と、を有し、
前記ｎ個のスイッチング素子は、各々前記ｎ個の制御端子と接続され、
前記ｎ個の能動素子のｐ番目（ｐは１以上ｎ以下のすべての自然数）の能動素子は、Ｗ×ｍp-1（Ｗは所定のゲート幅、ｍは０以外の実数）のゲート幅で構成され、
前記ｎ個のスイッチング素子を前記ｎ個の制御信号により各々導通と非導通とを切り替える制御をすることにより前記第１の出力線から出力される電流を分流する、
ことを特徴とする遅延回路。
【請求項４】
請求項１に記載の遅延回路において、
前記電流制御回路は、
出力端子とゲート端子が前記第１の出力線に接続されたｎ個の能動素子と、
前記ｎ個の能動素子の各々の入力端子と前記第２の電位線の間に接続されたｎ個のスイッチング素子と、を有し、
前記ｎ個のスイッチング素子は、各々前記ｎ個の制御端子と接続され、
前記ｎ個の能動素子は、同一サイズで構成され、
前記ｎ個のスイッチング素子を前記ｎ個の制御信号により各々導通と非導通とを切り替える制御をすることにより前記第１の出力線から出力される電流を分流する、
ことを特徴とする遅延回路。
【請求項５】
請求項４に記載の遅延回路において、
前記ｎ個の制御端子は、シフトレジスタに接続されている、
ことを特徴とする遅延回路。
【請求項６】
請求項４に記載の遅延回路において、
前記ｎ個の制御端子は、デコーダに接続されている、
ことを特徴とする遅延回路。
【請求項７】
請求項１から６のいずれか一項に記載の遅延回路を各々異なる遅延量となるように調整し、複数段の前記遅延回路を組み合わせることを特徴とする遅延回路。
【請求項８】
請求項１から７のいずれか一項に記載の遅延回路を備えていることを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、遅延回路及び遅延回路を備えた電子機器に関する。
【背景技術】
【０００２】
従来、様々な用途で入力信号を所定時間遅延させる遅延回路が用いられる。遅延回路の遅延時間を可変にする手段として、回路の段数を切り替えることにより遅延量を変化させるデジタル可変遅延回路と、遅延素子の駆動電流や負荷を変化させることにより遅延量を変化させるアナログ可変遅延回路と、が考えられる。デジタル可変遅延回路の場合、回路の段数に比例して消費電流が増加し、さらに精度が粗くなる。
【０００３】
この問題を解決するために、例えば特許文献１には、複数の電源をスイッチにより切り替えることにより遅延回路に供給する電源を切り替え、遅延時間を制御する方法が記載されている。しかしながら、特許文献１の方法では、スイッチ部分のオン抵抗が誤差になるため、所望の遅延を作り出すための設計が難しいという問題がある。
【０００４】
この問題を解決するために、例えば特許文献２には、電流を制御し、カレントミラーを介して遅延量を調整し、制御信号に比例して遅延を得る方法が記載されている。
【０００５】
【特許文献１】特開平６−１２５２５２号公報
【特許文献２】特開２００６−２１７１７２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献２の方法では、精度を細かく制御できるが、遅延量の制御をアナログ的に行っており、所望の遅延量を得るための制御が難しいという問題があった。
【０００７】
本発明は、上述の課題の少なくとも一部を解決するためになされたものであり、以下の形態または適用例として実現することが可能である。
【課題を解決するための手段】
【０００８】
［適用例１］
ｎ個（ｎは１以上の自然数）の制御端子と、第１の出力線と、を含み、前記ｎ個の制御端子の各々に入力されるｎ個の制御信号により前記第１の出力線から出力される電流を制御可能な電流制御回路と、前記第１の出力線に接続され、前記電流に基づきカレントミラー電流を生成し第２の出力線から出力するカレントミラー回路と、ゲート端子が前記第２の出力線に接続され、入力端子が第１の電位線に接続された第１の能動素子と、ゲート端子が前記第１の出力線に接続され、入力端子が第２の電位線に接続された第２の能動素子と、前記第１の能動素子の出力端子と前記第２の能動素子の出力端子の間に直列に接続された第３の能動素子及び第４の能動素子で構成されたインバータ回路と、を含む、ことを特徴とする遅延回路。
【０００９】
この構成によれば、ｎ個の制御端子から入力される制御信号によりデジタル的にインバータ回路に供給する電流の制御が可能となり、インバータ回路の遅延量をデジタル的に制御可能な遅延回路を実現できる。
【００１０】
［適用例２］
上記に記載の遅延回路において、前記電流制御回路は、前記第１の電位線と前記第１の出力線の間に並列に接続されたｎ個の能動素子を有し、前記ｎ個の能動素子は、各々前記ｎ個の制御端子と接続され、前記ｎ個の能動素子のｐ番目（ｐは１以上ｎ以下のすべての自然数）の能動素子は、Ｉ×ｍp-1（Ｉは所定の電流、ｍは０以外の実数）の電流を流すように構成され、前記ｎ個の能動素子を前記ｎ個の制御信号により各々導通と非導通とを切り替える制御をすることにより前記第１の出力線から出力される電流を切り替える、ことを特徴とする遅延回路。
【００１１】
この構成によれば、電流制御回路は、ｎ個の制御端子から入力される制御信号の組み合わせにより２n通りの電流を出力することができ、遅延量は電流に反比例するので、電流に対し反比例の関係となる遅延量をデジタル的に制御可能な遅延回路を実現できる。
【００１２】
［適用例３］
上記に記載の遅延回路において、前記電流制御回路は、出力端子とゲート端子が前記第１の出力線に接続されたｎ個の能動素子と、前記ｎ個の能動素子の各々の入力端子と前記第２の電位線の間に接続されたｎ個のスイッチング素子と、を有し、前記ｎ個のスイッチング素子は、各々前記ｎ個の制御端子と接続され、前記ｎ個の能動素子のｐ番目（ｐは１以上ｎ以下のすべての自然数）の能動素子は、Ｗ×ｍp-1（Ｗは所定のゲート幅、ｍは０以外の実数）のゲート幅で構成され、前記ｎ個のスイッチング素子を前記ｎ個の制御信号により各々導通と非導通とを切り替える制御をすることにより前記第１の出力線から出力される電流を分流する、ことを特徴とする遅延回路。
【００１３】
この構成によれば、電流制御回路は、ｎ個の制御端子から入力される制御信号の組み合わせにより２n通りのゲート幅に切り替えることができ、遅延量はゲート幅に比例するので、ゲート幅に対し比例の関係となる遅延量をデジタル的に制御可能な遅延回路を実現できる。
【００１４】
［適用例４］
上記に記載の遅延回路において、前記電流制御回路は、出力端子とゲート端子が前記第１の出力線に接続されたｎ個の能動素子と、前記ｎ個の能動素子の各々の入力端子と前記第２の電位線の間に接続されたｎ個のスイッチング素子と、を有し、前記ｎ個のスイッチング素子は、各々前記ｎ個の制御端子と接続され、前記ｎ個の能動素子は、同一サイズで構成され、前記ｎ個のスイッチング素子を前記ｎ個の制御信号により各々導通と非導通とを切り替える制御をすることにより前記第１の出力線から出力される電流を分流する、ことを特徴とする遅延回路。
【００１５】
この構成によれば、電流制御回路は、ｎ個の能動素子の製造ばらつきによる影響を軽減することができる。
【００１６】
［適用例５］
適用例４に記載の遅延回路において、前記ｎ個の制御端子は、シフトレジスタに接続されている、ことを特徴とする遅延回路。
【００１７】
この構成によれば、ｎ個の制御端子を制御するための外部からの端子の数を少なくすることができ、制御が容易になる。
【００１８】
［適用例６］
適用例４に記載の遅延回路において、前記ｎ個の制御端子は、デコーダに接続されている、ことを特徴とする遅延回路。
【００１９】
この構成によれば、ｎ個の制御端子を制御するための外部からの端子の数を少なくすることができ、制御が容易になる。
【００２０】
［適用例７］
上記に記載の遅延回路を各々異なる遅延量となるように調整し、複数段の前記遅延回路を組み合わせることを特徴とする遅延回路。
【００２１】
この構成によれば、幅広い範囲の遅延量を細かい精度で調整することが可能になる。
【００２２】
［適用例８］
上記に記載の遅延回路を備えていることを特徴とする電子機器。
【００２３】
この構成によれば、デジタル的に遅延量の制御を行える電子機器を実現できる。
【発明を実施するための最良の形態】
【００２４】
以下、遅延回路の実施形態について図面に従って説明する。
【００２５】
（第１実施形態）
＜遅延回路の構成＞
まず、第１実施形態に係る遅延回路の構成について、図１を参照して説明する。図１は、本発明の第１実施形態に係る遅延回路の構成を示す回路図である。図１に示すように、遅延回路１は、電流制御回路１００と、カレントミラー回路２００と、第１の能動素子であるＰｃｈトランジスタＰ０１と、第２の能動素子であるＮｃｈトランジスタＮ０２と、インバータ回路３００と、から構成されている。
【００２６】
電流制御回路１００は、ｎ＝４個の能動素子であるＰｃｈトランジスタＰ１１〜Ｐ１４から構成されている。ＰｃｈトランジスタＰ１１〜Ｐ１４は、各々、入力端子であるソース端子が第１の電位線である電源電位線ＶＤＤに接続され、出力端子であるドレイン端子が第１の出力線である配線Ｌ１に接続されている。さらに、ＰｃｈトランジスタＰ１１〜Ｐ１４のゲート端子は、各々、４個の制御端子Ｓ１〜Ｓ４に接続されている。
【００２７】
所定の電流をＩ（例えばＩ＝１５μＡ）、ｍ＝２とすると、ｐ＝１番目のＰｃｈトランジスタＰ１１は、制御端子Ｓ１の電位が０Ｖに設定された時にＩ×２1-1＝Ｉの電流を流すように設計されている。同様に、ｐ＝２番目のＰｃｈトランジスタＰ１２は、制御端子Ｓ２の電位が０Ｖに設定された時にＩ×２2-1＝Ｉ×２の電流を流すように設計され、ｐ＝３番目のＰｃｈトランジスタＰ１３は、制御端子Ｓ３の電位が０Ｖに設定された時にＩ×２3-1＝Ｉ×４の電流を流すように設計され、ｐ＝４番目のＰｃｈトランジスタＰ１４は、制御端子Ｓ４の電位が０Ｖに設定された時にＩ×２4-1＝Ｉ×８の電流を流すように設計されている。
【００２８】
カレントミラー回路２００は、理想定電流源ＩＡと、ＰｃｈトランジスタＰ０５と、２つのＮｃｈトランジスタＮ０６，Ｎ０７と、から構成されている。理想定電流源ＩＡは、電源電位線ＶＤＤと配線Ｌ１の間に接続されている。ＮｃｈトランジスタＮ０６は、ソース端子が第２の電位線である接地電位線ＧＮＤに接続され、ゲート端子とドレイン端子が配線Ｌ１に接続されている。ＮｃｈトランジスタＮ０７は、ソース端子が接地電位線ＧＮＤに接続され、ゲート端子が配線Ｌ１に接続され、ドレイン端子が第２の出力線である配線Ｌ２に接続されている。ＰｃｈトランジスタＰ０５は、ソース端子が電源電位線ＶＤＤに接続され、ゲート端子とドレイン端子が配線Ｌ２に接続されている。
【００２９】
カレントミラー回路２００は、配線Ｌ１に流れる理想定電流源ＩＡと電流制御回路１００から出力される電流の合計をカレントミラーしたカレントミラー電流を配線Ｌ２から出力する。
【００３０】
ＰｃｈトランジスタＰ０１は、ソース端子が電源電位線ＶＤＤに接続され、ゲート端子が配線Ｌ２に接続されている。ＮｃｈトランジスタＮ０２は、ソース端子が接地電位線ＧＮＤに接続され、ゲート端子が配線Ｌ１に接続されている。
【００３１】
インバータ回路３００は、第３の能動素子であるＰｃｈトランジスタＰ０３と、第４の能動素子であるＮｃｈトランジスタＮ０４と、から構成されている。ＰｃｈトランジスタＰ０３は、ソース端子がＰｃｈトランジスタＰ０１のドレイン端子と接続され、ゲート端子が入力信号線Ｄｉｎに接続され、ドレイン端子が出力信号線Ｄｏｕｔに接続されている。ＮｃｈトランジスタＮ０４は、ソース端子がＮｃｈトランジスタＮ０２のドレイン端子と接続され、ゲート端子が入力信号線Ｄｉｎに接続され、ドレイン端子が出力信号線Ｄｏｕｔに接続されている。
【００３２】
インバータ回路３００は、ＰｃｈトランジスタＰ０１のゲート端子に流れる配線Ｌ２からの電流と、ＮｃｈトランジスタＮ０２のゲート端子に流れる配線Ｌ１からの電流により遅延量が制御される。
【００３３】
次に、電流制御回路から出力される電流について、図２を参照して説明する。図２は、電流制御回路から出力される電流を示すタイミング図である。図２に示すように、電流制御回路１００は、４個の制御端子Ｓ１〜Ｓ４から入力される制御信号に従い２4＝１６通りの電流を配線Ｌ１から出力する。
【００３４】
例えば、ＶＤＤ＝１．８Ｖとすると、（Ｓ１，Ｓ２，Ｓ３，Ｓ４）＝（１．８Ｖ，１．８Ｖ，１．８Ｖ，１．８Ｖ）の制御信号を入力した場合、ＰｃｈトランジスタＰ１１〜Ｐ１４はすべて非導通状態となり、配線Ｌ１に流れる電流ＩＬ１は、理想定電流源ＩＡから供給される電流Ｉ０のみとなる。また、（Ｓ１，Ｓ２，Ｓ３，Ｓ４）＝（０Ｖ，０Ｖ，０Ｖ，０Ｖ）の制御信号を入力した場合、ＰｃｈトランジスタＰ１１〜Ｐ１４はすべて導通状態となり、配線Ｌ１に流れる電流ＩＬ１は、電流Ｉ０＋Ｉ×（１＋２＋４＋８）となる。
【００３５】
次に、遅延回路の遅延量について、図３を参照して説明する。図３は、遅延回路の遅延量を示すタイミング図である。配線Ｌ１に流れる電流と遅延量は、反比例の関係にあるので、図２の制御端子Ｓ１〜Ｓ４から入力される制御信号に対する遅延量は、図３に示すようになる。
【００３６】
以上に述べた前記第１実施形態によれば、以下の効果が得られる。
【００３７】
本第１実施形態では、電流制御回路は、ｎ個の制御端子から入力される制御信号の組み合わせにより２n通りの電流を出力することができ、遅延量は電流に反比例するので、電流に対し反比例の関係となる遅延量をデジタル的に制御可能な遅延回路を実現できる。
【００３８】
（第２実施形態）
次に、遅延回路の第２実施形態について説明する。第１実施形態においては、電流に対し反比例の関係となる遅延量をデジタル的に制御可能な遅延回路について説明したが、本第２実施形態では、デジタル的に比例関係となる遅延量を制御できる遅延回路について説明する。
【００３９】
まず、第２実施形態に係る遅延回路の構成について、図４を参照して説明する。図４は、本発明の第２実施形態に係る遅延回路の構成を示す回路図である。図４に示すように、遅延回路１は、電流制御回路１１０と、カレントミラー回路２００と、第１の能動素子であるＰｃｈトランジスタＰ０１と、第２の能動素子であるＮｃｈトランジスタＮ０２と、インバータ回路３００と、から構成されている。
【００４０】
電流制御回路１１０は、ｎ＝４個の能動素子であるＮｃｈトランジスタＮ１１〜Ｎ１４と、ｎ＝４個のスイッチング素子であるＮｃｈトランジスタＮ２１〜Ｎ２４と、から構成されている。
【００４１】
ＮｃｈトランジスタＮ１１〜Ｎ１４は、各々、出力端子であるドレイン端子とゲート端子が第１の出力線である配線Ｌ１に接続されている。ＮｃｈトランジスタＮ２１〜Ｎ２４は、各々、ソース端子が第２の電位線である接地電位線ＧＮＤに接続され、ドレイン端子がＮｃｈトランジスタＮ１１〜Ｎ１４のソース端子と接続されている。さらに、ＮｃｈトランジスタＮ２１〜Ｎ２４のゲート端子は、各々、４個の制御端子Ｓ１〜Ｓ４に接続されている。
【００４２】
所定のゲート幅をＷ（例えばＷ＝０．３μｍ）、ｍ＝２とすると、ｐ＝１番目のＮｃｈトランジスタＮ１１は、Ｗ×２1-1＝Ｗのゲート幅で設計され、制御端子Ｓ１の電位が１．８Ｖに設定された時に１／Ｗに比例する電流ＩＷを流すように構成されている。同様に、ｐ＝２番目のＮｃｈトランジスタＮ１２は、Ｗ×２2-1＝Ｗ×２のゲート幅で設計され、制御端子Ｓ２の電位が１．８Ｖに設定された時に１／（Ｗ×２）に比例する電流ＩＷ／２を流すように構成され、ｐ＝３番目のＮｃｈトランジスタＮ１３は、Ｗ×２3-1＝Ｗ×４のゲート幅で設計され、制御端子Ｓ３の電位が１．８Ｖに設定された時に１／（Ｗ×４）に比例する電流ＩＷ／４を流すように構成され、ｐ＝４番目のＮｃｈトランジスタＮ１４は、Ｗ×２4-1＝Ｗ×８のゲート幅で設計され、制御端子Ｓ４の電位が１．８Ｖに設定された時に１／（Ｗ×８）に比例する電流ＩＷ／８を流すように構成されている。
【００４３】
次に、電流制御回路から出力される電流について、図５を参照して説明する。図５は、電流制御回路から出力される電流を示すタイミング図である。図５に示すように、電流制御回路１１０は、４個の制御端子Ｓ１〜Ｓ４から入力される制御信号に従い２4＝１６通りの電流を配線Ｌ１から出力する。
【００４４】
例えば、（Ｓ１，Ｓ２，Ｓ３，Ｓ４）＝（０Ｖ，０Ｖ，０Ｖ，０Ｖ）の制御信号を入力した場合、ＮｃｈトランジスタＮ２１〜Ｎ２４はすべて非導通状態となり、配線Ｌ１に流れる電流ＩＬ１は、理想定電流源ＩＡから供給される電流Ｉ０のみとなる。また、（Ｓ１，Ｓ２，Ｓ３，Ｓ４）＝（１．８Ｖ，１．８Ｖ，１．８Ｖ，１．８Ｖ）の制御信号を入力した場合、ＮｃｈトランジスタＮ２１〜Ｎ２４はすべて導通状態となり、配線Ｌ１に流れる電流ＩＬ１は、電流Ｉ０＋ＩＷ／（１＋２＋４＋８）となる。
【００４５】
次に、遅延回路の遅延量について、図６を参照して説明する。図６は、遅延回路の遅延量を示すタイミング図である。配線Ｌ１に流れる電流と遅延量は、比例の関係にあるので、図５の制御端子Ｓ１〜Ｓ４から入力される制御信号に対する遅延量は、図６に示すようになる。
【００４６】
以上に述べた前記第２実施形態によれば、以下の効果が得られる。
【００４７】
本第２実施形態では、電流制御回路は、ｎ個の制御端子から入力される制御信号の組み合わせにより２n通りのゲート幅に切り替えることができ、遅延量はゲート幅に比例するので、ゲート幅に対し比例の関係となる遅延量をデジタル的に制御可能な遅延回路を実現できる。
【００４８】
以上、遅延回路の実施形態を説明したが、こうした実施の形態に何ら限定されるものではなく、趣旨を逸脱しない範囲内において様々な形態で実施し得ることができる。以下、変形例を挙げて説明する。
【００４９】
（変形例１）遅延回路の変形例１について説明する。前記第１実施形態では、第１の電位線を電源電位線ＶＤＤ、第２の電位線を接地電位線ＧＮＤ、ｎ個の能動素子をＰｃｈトランジスタ、として説明したが、第１の電位線を接地電位線ＧＮＤ、第２の電位線を電源電位線ＶＤＤ、ｎ個の能動素子をＮｃｈトランジスタ、で構成してもよい。
【００５０】
（変形例２）遅延回路の変形例２について説明する。前記第２実施形態では、第１の電位線を電源電位線ＶＤＤ、第２の電位線を接地電位線ＧＮＤ、ｎ個の能動素子をＮｃｈトランジスタ、ｎ個のスイッチング素子をＮｃｈトランジスタ、として説明したが、第１の電位線を接地電位線ＧＮＤ、第２の電位線を電源電位線ＶＤＤ、ｎ個の能動素子をＰｃｈトランジスタ、ｎ個のスイッチング素子をＰｃｈトランジスタ、で構成してもよい。
【００５１】
（変形例３）遅延回路の変形例３について説明する。前記第２実施形態では、電流制御回路として図４に示すような電流制御回路１１０で説明したが、図７に示すような電流制御回路１２０で構成してもよい。
【００５２】
（変形例４）遅延回路の変形例４について説明する。前記第１実施形態及び第２実施形態では、遅延回路として１つの遅延回路１で構成するように説明したが、図８に示すように遅延回路１０００を複数の遅延回路１ａ，１ｂで構成してもよい。この場合、遅延回路１ａと遅延回路１ｂは、各々異なる遅延量となるように設計することにより、幅広い範囲の遅延量を細かい精度で調整することが可能になる。
【００５３】
（変形例５）遅延回路の変形例５について説明する。前記第２実施形態では、等間隔な遅延をデジタル的に作り出すために、電流制御回路１１０を構成するｎ個の能動素子のゲート幅をＷ×２p-1（ｐは、ｐ番目の能動素子）となるように設定したが、個々の能動素子の製造ばらつきにより、所望の遅延時間を得られないこともある。そこで、製造ばらつきの影響を少なくするために、図９に示すようにｎ個の能動素子のゲート幅Ｗをすべて同じサイズで構成した電流制御回路１３０にすればよい。
【００５４】
（変形例６）遅延回路の変形例６について説明する。前記変形例５では、電流制御回路１３０のｎ個の能動素子のゲート幅Ｗを同じサイズで構成するように説明したが、図４の電流制御回路１１０と同等の電流制御をするには、１５個の制御端子を設けなければならず、制御が複雑になる。そこで、図１０（Ａ）に示すように、電流制御回路１３０のｎ個の制御端子を駆動するためにシフトレジスタ４００を接続すれば外部からの制御端子の数を右シフト端子Ｒｓと左シフト端子Ｌｓの２つで構成することができる。例えば、８個の制御端子Ｓ１〜Ｓ８は、図１０（Ｂ）に示すように駆動することができる。
【００５５】
（変形例７）遅延回路の変形例７について説明する。前記変形例６では、電流制御回路１３０のｎ個の制御端子を駆動するためにシフトレジスタ４００を接続する構成を説明したが、図１１（Ａ）に示すように、２進→１０進デコーダ５００で構成することもできる。例えば、７個の制御端子Ｓ１〜Ｓ７は、図１１（Ｂ）に示すように駆動することができる。
【００５６】
（変形例８）遅延回路の変形例８について説明する。前記変形例６または７では、それぞれシフトレジスタ４００または２進→１０進デコーダ５００で電流制御回路１３０のｎ個の制御端子を駆動するように説明したが、図１２に示すように、シフトレジスタ４１０とデコーダ５１０の両方を組み合わせてもよい。
【００５７】
シフトレジスタ４１０を構成するｎ個のＤフリップフロップ４１２は、セット端子Ｓの入力値が０の時、リセット端子Ｒの入力値が端子Ｑから出力され、セット端子Ｓの入力値が１の時、クロック端子ＣＬＫの入力クロック信号が立ち上がりの時にデータ端子Ｄの値が端子Ｑに出力される。デコーダ５１０は、Ｄフリップフロップ４１２のリセット端子Ｒの入力値Ｒ１〜Ｒｘを決め、シフトレジスタ４１０でｎ個の制御端子Ｓ１〜Ｓｎの値を決めることができる。このように構成することにより、デコーダ５１０で粗調整を行い、シフトレジスタ４１０で微調整を行うことができ、素早く所望の電流制御ができる。また、デコーダ５１０の回路規模を図１１の２進→１０進デコーダ５００よりも小さくすることができる。
【００５８】
（変形例９）遅延回路を使った電子機器の例について説明する。図１３は、変形例９に係る電子機器である携帯電話１８００の構成を示す概略図である。携帯電話１８００は、操作ボタンなどを備えた本体部１８１０と、液晶パネルなどを備えた表示部１８２０とが、ヒンジ部１８３０によって折りたたみ可能なように接続されている。本体部１８１０には、遅延回路１を使った受信回路が内蔵されている。遅延回路を使った電子機器として、携帯電話１８００の他にも携帯情報端末（ＰＤＡ：Personal Digital Assistant）やノート型ＰＣ（Personal Computer）などの無線通信を利用する機器にも適用できる。
【図面の簡単な説明】
【００５９】
【図１】第１実施形態に係る遅延回路の構成を示す回路図。
【図２】第１実施形態に係る電流制御回路から出力される電流を示すタイミング図。
【図３】第１実施形態に係る遅延回路の遅延量を示すタイミング図。
【図４】第２実施形態に係る遅延回路の構成を示す回路図。
【図５】第２実施形態に係る電流制御回路から出力される電流を示すタイミング図。
【図６】第２実施形態に係る遅延回路の遅延量を示すタイミング図。
【図７】変形例３に係る遅延回路の構成を示す回路図。
【図８】変形例４に係る遅延回路の構成を示す回路図。
【図９】変形例５に係る遅延回路の構成を示す回路図。
【図１０】変形例６に係る遅延回路の構成を示す回路図。
【図１１】変形例７に係る遅延回路の構成を示す回路図。
【図１２】変形例８に係る遅延回路の構成を示す回路図。
【図１３】変形例９に係る携帯電話の構成を示す概略図。
【符号の説明】
【００６０】
１…遅延回路、１ａ…遅延回路、１ｂ…遅延回路、１００…電流制御回路、１１０…電流制御回路、１２０…電流制御回路、１３０…電流制御回路、２００…カレントミラー回路、３００…インバータ回路、４００…シフトレジスタ、４１０…シフトレジスタ、４１２…Ｄフリップフロップ、５００…２進→１０進デコーダ、５１０…デコーダ、１０００…遅延回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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