(57)【要約】【課題】３値のディジタル値を用いることない回路構成を可能にする巡回型アナログ・ディジタル変換器が提供される。【解決手段】巡回型Ａ／Ｄ変換器１１は、Ｍ＋１ビットのディジタル値を生成するためにＮ回（Ｎ＞Ｍ＋１）の巡回動作を行う。ゲインステージ１３の利得が２未満の所定値であるので、変換結果が、Ａ／Ｄ変換おいて許容される最大値または最小値を超えることはなく、比較回路１５におけるオフセット誤差を小さくするための負担が軽減される。補正回路１９は、比較回路１５からのＮ個のディジタル値を受けると共に、利得Ｇに関連づけられた補正係数を用いて比較回路１５からのＮ個のディジタル値を補正して、Ｍ＋１ビットのディジタル値を生成する。２未満の利得のゲインステージ１３を用いることによる変換誤差は、追加のディジタル値（Ｎ−Ｍ−１）を生成すると共に、補正係数を用いてＡ／Ｄ変換値（Ｎビット）を補正することにより除去できる。【選択図】図１
2008252792.tif 000002
【特許請求の範囲】
【請求項１】
Ｍ＋１ビットのディジタル値を生成するためにＮ回（Ｎ＞Ｍ＋１）の巡回動作を行う巡回型アナログ・ディジタル変換器であって、
前記巡回型アナログ・ディジタル変換器への入力信号を受けると共に２未満である所定の利得Ｇの増幅を提供するゲインステージと、
前記入力信号または前記ゲインステージからの変換信号に応じて２値のディジタル値を生成する比較回路と、
前記比較回路からの制御信号に応じたＤ／Ａ信号を前記ゲインステージに提供するＤ／Ａ変換回路と、
前記利得Ｇに関連づけられた補正係数を用いて前記比較回路からのＮ個のディジタル値を補正して、前記Ｍ＋１ビットのディジタル値を生成する補正回路と
を備え、
前記ゲインステージは、前記Ｄ／Ａ信号に応じた巡回動作を行って前記変換信号を生成する、巡回型アナログ・ディジタル変換器。
【請求項２】
前記補正回路は、前記Ｎ個のディジタル値と前記補正係数との積和演算値を生成する回路を含む、請求項１に記載された巡回型アナログ・ディジタル変換器。
【請求項３】
前記ゲインステージは、前記利得に関連づけられたキャパシタンス比を提供するキャパシタ値の第１および第２のキャパシタと、前記第１および第２のキャパシタの前記キャパシタンス比による前記利得での増幅を行うための演算増幅回路とを含む、請求項１又は請求項２に記載された巡回型アナログ・ディジタル変換器。
【請求項４】
前記第１のキャパシタは、前記巡回型アナログ・ディジタル変換器の前記入力からのアナログ信号を第１の期間中に受け、前記第１の期間の後の第２の期間に前記Ｄ／Ａ変換回路と前記演算増幅回路の入力との間に接続されると共に、前記第２の期間の後の第３の期間に前記演算増幅回路の前記出力に接続され、
前記第２のキャパシタは、前記第１の期間中に前記アナログ信号を受けると共に、前記第２および第３の期間に前記演算増幅回路の前記入力と前記出力との間に接続される、請求項３に記載された巡回型アナログ・ディジタル変換器。
【請求項５】
前記第１のキャパシタのキャパシタ値は前記第２のキャパシタのキャパシタ値よりも小さい、請求項３または請求項４に記載された巡回型アナログ・ディジタル変換器。
【請求項６】
前記補正回路の前記補正係数は、さらに、前記演算増幅回路の有限利得誤差および前記キャパシタンス比のミスマッチ誤差の少なくともいずれか一方に関連づけられている、請求項１〜請求項５のいずれか一項に記載された巡回型アナログ・ディジタル変換器。
【請求項７】
前記補正回路は、Ｍ＋１ビットの第１の積和演算値を生成する回路と、Ｎビットの第２の積和演算値を生成する回路とを含み、
前記Ｍ＋１ビットのディジタル値は、前記第１および第２の積和演算値から生成される、請求項６に記載された巡回型アナログ・ディジタル変換器。
【請求項８】
前記比較回路は、受けた信号を単一の参照信号と比較する、請求項１〜請求項７のいずれか一項に記載された巡回型アナログ・ディジタル変換器。
【請求項９】
前記ゲインステージは、全差動回路を含むと共に非反転信号および反転出力信号を提供しており、
前記比較回路は、前記非反転出力信号および前記反転出力信号を受ける差動回路を含む、請求項１〜請求項７のいずれか一項に記載された巡回型アナログ・ディジタル変換器。
【請求項１０】
イメージセンサデバイスであって、
イメージセンサセルのセルアレイと、
前記イメージセンサセルの少なくとも一のカラムからの信号を処理するために、Ｍ＋１ビットのディジタル値を生成するためにＮ回（Ｎ＞Ｍ＋１）の巡回動作を行う巡回型アナログ・ディジタル変換器と
を備え、
前記巡回型アナログ・ディジタル変換器は、
２未満であるの所定の利得Ｇの増幅を提供するゲインステージと、
前記巡回型アナログ・ディジタル変換器への入力信号または前記ゲインステージからの変換信号に応じて２値のディジタル値を生成する比較回路と、
前記比較回路からの前記ディジタル値に応じたＤ／Ａ信号を前記ゲインステージに提供するＤ／Ａ変換回路と
を備え、
前記イメージセンサデバイスは、前記利得Ｇに関連づけられた補正係数を用いて前記比較回路からのＮ個のディジタル値を補正して、前記Ｍ＋１ビットのディジタル値を生成する補正回路を更に備え、
前記ゲインステージは、前記Ｄ／Ａ信号に応じた巡回動作を行って前記変換信号を生成する、イメージセンサデバイス。
【請求項１１】
前記イメージセンサセルは、リセットレベルに対応する第１の信号と信号レベルに対応する第２の信号を提供し、
前記ゲインステージは、非反転入力および反転入力を有すると共に全差動構成の演算増幅回路を含み、
前記ゲインステージは、前記イメージセンサセルからの前記第１及び第２の信号の一方を前記非反転入力に受けると共に、前記イメージセンサセルからの前記第１及び第２の信号の他方を前記反転入力に受ける、請求項１０に記載されたイメージセンサデバイス。
【請求項１２】
巡回型Ａ／Ｄ変換によりアナログ値からディジタル値を生成する方法であって、
巡回型Ａ／Ｄ変換器の２未満の利得Ｇを有するゲインステージを用いて巡回型Ａ／Ｄ変換を行って、２未満の利得に起因する非線形誤差を含むＮビットディジタル値を生成するステップと、
前記利得Ｇに関連づけられた係数を用いた補正を前記Ｎビットのディジタル値に施して、前記非線形誤差が改善されたＭ＋１ビット（Ｎ＞Ｍ＋１）のディジタル値を生成するステップと
を含む、方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、巡回型アナログ・ディジタル（Ａ／Ｄ）変換器、イメージセンサデバイス、および巡回型Ａ／Ｄ変換によりアナログ値からディジタル値を生成する方法に関する。
【背景技術】
【０００２】
非特許文献１には、イメージセンサのカラムに集積化された巡回型Ａ／Ｄ変換器が記載されている。また、非特許文献２には、世界で初めて１２ビット分解能の実現した巡回型Ａ／Ｄ変換器が記載されている。この巡回型Ａ／Ｄ変換器は、非常にダイナミックレンジの広いＣＭＯＳイメージセンサに適用されている。さらに、特許文献１には、イメージセンサ用Ａ／Ｄ変換アレイが記載されている。非特許文献１の巡回型Ａ／Ｄ変換器では、イメージセンサの画素によって発生されるノイズをキャンセルするためのアンプと合わせて、１チャネル当たり３個のアンプが必要であり、これらは大きなエリアを必要とし、また多数のアンプは消費電力の増大になる。一方、特許文献１のＡ／Ｄ変換器は、ノイズキャンセルと巡回型Ａ／Ｄ変換すると共に、アンプの数を削減することが可能である。
【非特許文献１】S. Decker, R. D. Mcgrath, K. Brehmer, C. G. Sodini, “A 256 x 256 CMOS imagingarray with wide dynamic range pixels and column parallel digital output,” IEEE J. Solid-StateCircuits, vol. 33, no. 12, pp. 2081-2091, Dec. 1998.
【非特許文献２】M. Mase, S. Kawahito, M. Sasaki, Y. Wakamori, A 19.5b Dynamic Range CMOS Image Sensor with 12b Column-Parallel Cyclic A/D Converters,Dig. Tech. Papers, Int. Solid-Sate Circuits Conf., No. 19.3 (2005).
【特許文献１】特開２００５−１３６５４０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
Ａ／Ｄ変換により３値のディジタル値を生成することによって、比較回路への精度要求を緩めることができる。しかしながら、３値のディジタル値を生成するＡ／Ｄ変換器では、２個の比較器が必要である。また、内部Ｄ／Ａ変換回路で用いる参照電圧のために、電圧源（＋Ｖｒｅｆ／４、−Ｖｒｅｆ／４）が必要である。このための回路に加えて、この信号を提供するための配線領域も必要となる。比較回路の回路構成も、３値のディジタル値を生成するために複雑になる。さらに、Ｄ／Ａ変換回路は、ゼロを含む３つの信号の切り替えを行うので、この切り替えに起因してコード依存のオフセット電圧が生じることがあり、この結果、変換精度が低下する。また、このＡ／Ｄ変換器は冗長コードを生成するので、Ａ／Ｄ変換器の出力には、非冗長表現のビット数に比べて約２倍のビット幅に信号を記憶する回路と、それらの信号を水平走査するための回路が必要になる。このＡ／Ｄ変換器をイメージセンサと集積化するイメージセンサデバイスでは、これらの回路をセルアレイに近接して配置することが必要である。
【０００４】
本発明は、このような事情を鑑みて為されたものであり、３値のディジタル値を用いること無く比較回路への精度要求を緩めることができる巡回型Ａ／Ｄ変換器を提供することを目的とし、また巡回型Ａ／Ｄ変換器を用いるイメージセンサデバイスを提供することを目的とし、さらに巡回型Ａ／Ｄ変換によりアナログ値からディジタル値を生成する方法を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本発明の一側面は、Ｍ＋１ビットのディジタル値を生成するためにＮ回（Ｎ＞Ｍ＋１）の巡回動作を行う巡回型Ａ／Ｄ変換器である。この巡回型Ａ／Ｄ変換器は、（ａ）２未満であるの所定の利得Ｇの増幅を提供するゲインステージと、（ｂ）巡回型アナログ・ディジタル変換器への入力信号またはゲインステージからの変換信号に応じて２値のディジタル値を生成する比較回路と、（ｃ）比較回路からの制御信号に応じたＤ／Ａ信号をゲインステージに提供するＤ／Ａ変換回路とを備える。ゲインステージは、Ｄ／Ａ信号に応じた巡回動作を行って変換信号を生成する。
【０００６】
利得２倍のゲインステージを用いる巡回型Ａ／Ｄ変換器では、比較回路のオフセット誤差の影響により、変換結果が、Ａ／Ｄ変換おいて許容される最大値または最小値を超えてしまうとき、大きな変換誤差が生じる。一方、本発明の巡回型Ａ／Ｄ変換器によれば、ゲインステージの利得が２未満の所定値であるので、変換結果が、Ａ／Ｄ変換おいて許容される最大値または最小値を超えることはなく、比較回路に対する要求精度を緩和できる。
【０００７】
また、この巡回型Ａ／Ｄ変換器は、（ｄ）利得Ｇに関連づけられた補正係数を用いて比較回路からのＮ個のディジタル値を補正して、Ｍ＋１ビットのディジタル値を生成する補正回路を備える。２未満の利得のゲインステージを用いることによる変換誤差は、比較的少なく回数の巡回変換の増加により生成する追加のディジタル値（Ｎ−Ｍ−１）を生成すると共に、利得Ｇに関連づけられた補正係数を用いてＡ／Ｄ変換ディジタル値（Ｎビット）を補正することにより除くことができ、この結果、本発明の巡回型Ａ／Ｄ変換器は、所望のビット数（Ｍ＋１）のディジタル値を提供する。
【０００８】
本発明の巡回型Ａ／Ｄ変換器では、補正回路は、Ｎ個のディジタル値と補正係数との積和演算値を生成する回路を含むことができる。この巡回型Ａ／Ｄ変換器によれば、積和演算回路により、２未満の利得のゲインステージを用いることによる変換誤差を含むディジタル値から、補正されたディジタル値を生成できる。
【０００９】
本発明の巡回型Ａ／Ｄ変換器では、ゲインステージは、利得に関連づけられたキャパシタンス比を提供するキャパシタ値の第１および第２のキャパシタと、第１および第２のキャパシタのキャパシタンス比による利得での増幅を行うための演算増幅回路とを含むことができる。キャパシタンス比によって、好適な精度で２未満のゲインステージ利得が提供される。
【００１０】
本発明の巡回型Ａ／Ｄ変換器では、第１のキャパシタは、巡回型アナログ・ディジタル変換器の入力からのアナログ信号を第１の期間中に受け、第１の期間の後の第２の期間にＤ／Ａ変換回路と演算増幅回路の入力との間に接続されると共に、第２の期間の後の第３の期間に演算増幅回路の出力に接続され、第２のキャパシタは、第１の期間中にアナログ信号を受けると共に、第２および第３の期間に演算増幅回路の入力と出力との間に接続されることができる。この巡回型Ａ／Ｄ変換器によれば、キャパシタンス比によって規定される利得で、巡回型Ａ／Ｄ変換器の動作が提供される。
【００１１】
本発明の巡回型Ａ／Ｄ変換器では、第１のキャパシタのキャパシタ値は第２のキャパシタのキャパシタ値よりも小さい。この巡回型Ａ／Ｄ変換器によれば、キャパシタを用いることによって、好適な精度で２未満の利得がゲインステージに提供される。
【００１２】
本発明の巡回型Ａ／Ｄ変換器では、補正回路の補正係数は、さらに演算増幅回路の有限利得誤差に関連づけられていてもよい。この巡回型Ａ／Ｄ変換器によれば、補正回路は、演算増幅回路の有限利得誤差に関する誤差も低減できる。また、本発明の巡回型Ａ／Ｄ変換器では、補正回路の補正係数は、さらにキャパシタンス比のミスマッチに関連づけられていてもよい。この巡回型Ａ／Ｄ変換器によれば、補正回路は、キャパシタンス比のミスマッチに関する誤差も低減できる。
【００１３】
本発明の巡回型Ａ／Ｄ変換器では、補正回路は、Ｍ＋１ビットの第１の積和演算値を生成する回路と、Ｎビットの第２の積和演算を生成する回路とを含み、Ｍ＋１ビットのディジタル値は第１および第２の積和演算値から生成されることができる。この巡回型Ａ／Ｄ変換器によれば、キャパシタンス比のミスマッチの誤差補正が為されるとき、誤差のディジタル補正のための補正値は、２つの積和演算値によって生成される。
【００１４】
本発明の巡回型Ａ／Ｄ変換器では、比較回路は、受けた信号を単一の参照信号と比較することができる。この巡回型Ａ／Ｄ変換器によれば、ゲインステージの利得が２未満なので、入力信号を単一の参照信号と比較する比較回路を用いても、変換結果が、Ａ／Ｄ変換おいて許容される最大値または最小値を超えることはない。
【００１５】
本発明の巡回型Ａ／Ｄ変換器では、ゲインステージは、全差動回路を含むと共に非反転信号および反転出力信号を提供しており、比較回路は、非反転出力信号および反転出力信号を受ける差動回路を含むことができる。この巡回型Ａ／Ｄ変換器によれば、ゲインステージの利得が２未満なので、非反転出力信号および反転出力信号を受ける差動回路を比較回路として用いても、変換結果が、Ａ／Ｄ変換おいて許容される最大値または最小値を超えることはない。
【００１６】
本発明に係る別の側面は、イメージセンサデバイスである。このイメージセンサデバイスはイメージセンサセルのセルアレイと、上記いずれかの巡回型アナログ・ディジタル変換器の回路アレイとを備え、巡回型アナログ・ディジタル変換器は、イメージセンサセルの少なくとも一のカラムからの信号を処理する。
【００１７】
本発明のイメージセンサデバイスでは、イメージセンサセルは、リセットレベルに対応する第１の信号と信号レベルに対応する第２の信号を提供し、ゲインステージは、非反転入力および反転入力を有すると共に全差動構成の演算増幅回路を含み、ゲインステージは、イメージセンサセルからの第１および第２の信号の一方を非反転入力に受けると共に、イメージセンサセルからの第１および第２の信号の他方を反転入力に受ける。このイメージセンサデバイスによれば、イメージセンサセルのリセットレベルをキャンセルすることができる。
【００１８】
本発明に係る別の側面は、巡回型Ａ／Ｄ変換によりアナログ値からディジタル値を生成する方法である。この方法は、（ａ）巡回型Ａ／Ｄ変換器の２未満の利得Ｇを有するゲインステージを用いて巡回型Ａ／Ｄ変換を行って、２未満の利得に起因する非線形誤差を含むＮビットディジタル値を生成するステップと、（ｂ）前記利得Ｇに関連づけられた係数を用いた補正を前記Ｎビットのディジタル値に施して、前記非線形誤差が改善されたＭ＋１ビット（Ｎ＞Ｍ＋１）のディジタル値を生成するステップとを含む。
【００１９】
本発明の上記の目的および他の目的、特徴、並びに利点は、添付図面を参照して進められる本発明の好適な実施の形態の以下の詳細な記述から、より容易に明らかになる。
【発明の効果】
【００２０】
以上説明したように、本発明によれば、３値のディジタル値を用いることない回路構成を可能にする巡回型アナログ・ディジタル変換器が提供される。また、本発明によれば、この巡回型アナログ・ディジタル変換器を用いるイメージセンサデバイスが提供される。さらに、本発明によれば、巡回型Ａ／Ｄ変換によりアナログ値からディジタル値を生成する方法が提供される。
【発明を実施するための最良の形態】
【００２１】
本発明の知見は、例示として示された添付図面を参照して以下の詳細な記述を考慮することによって容易に理解できる。引き続いて、添付図面を参照しながら、本発明の巡回型Ａ／Ｄ変換器、およびイメージセンサデバイスに係る実施の形態を説明する。可能な場合には、同一の部分には同一の符号を付する。
【００２２】
図１は、巡回型Ａ／Ｄ変換器を概略的に示す図面である。図２は、巡回型Ａ／Ｄ変換器の入出力の関係を示す図面である。巡回型Ａ／Ｄ変換器１１は、Ｍ＋１ビットのディジタル値を生成するためにＮ回（Ｎ＞Ｍ＋１）の巡回動作を行う。巡回型Ａ／Ｄ変換器１１は、２未満である所定の利得Ｇの増幅を提供するゲインステージ１３と、比較回路１５と、Ｄ／Ａ変換回路１７とを備える。比較回路１５は、巡回型Ａ／Ｄ変換器１１への入力信号ＶＩＮまたはゲインステージ１３からの変換信号ＳＣＯＮＶに応じて２値のディジタル値ＳＤＩＧを生成する。Ｄ／Ａ変換回路１７は、比較回路１５からの制御信号ＳＣＯＮＴに応じたＤ／Ａ信号ＳＤ／Ａをゲインステージ１３に提供する。ゲインステージ１３は、Ｄ／Ａ信号ＳＤ／Ａに応じた巡回動作を行って変換信号ＳＣＯＮＶを生成する。
【００２３】
利得２倍のゲインステージを用いる巡回型Ａ／Ｄ変換器では、変換結果が、比較回路のオフセット誤差の影響により、Ａ／Ｄ変換おいて許容される範囲（つまり、最大値〜最小値の範囲）を超えてしまうとき、大きな変換誤差が生じる。一方、巡回型Ａ／Ｄ変換器１１によれば、図２（Ａ）および図２（Ｂ）に示されるように、ゲインステージ１３の利得が２未満の所定値であるので、変換結果が破線で示される特性を示すときでも、Ａ／Ｄ変換おいて許容される最大値または最小値を超えることはなく、範囲ＶＦＲに入る。このため、比較回路１５に対する要求精度を緩和できる。例えば、比較回路１５におけるオフセット誤差を小さくするための負担が軽減される。また、範囲ＶＦＲから外れることによる大きな誤差の発生頻度が低減される。好ましい利得の範囲は、ばらつきを考慮して１．９５以下であり、ディジタル補正の実現容易性を考慮して１．６以上であることが好ましい。
【００２４】
巡回型Ａ／Ｄ変換器１１は、比較回路１５からのＮ個のディジタル値を受ける補正回路１９を備える。補正回路１９は、利得Ｇに関連づけられた補正係数を用いて比較回路１５からのＮ個のディジタル値を補正して、Ｍ＋１ビットのディジタル値を生成する。２未満の利得のゲインステージ１３を用いることによる変換誤差は、追加のディジタル値（Ｎ−Ｍ）を生成すると共に、利得Ｇに関連づけられた補正係数を用いてＡ／Ｄ変換ディジタル値（Ｎビット）を補正することにより除くことができる。追加のディジタル値のための余計な巡回変換の回数は、後の説明から理解されるように、比較的少ない。この補正の結果、巡回型Ａ／Ｄ変換器１１は、所望のビット数（Ｍ＋１）のディジタル値を提供する。
【００２５】
比較回路１５は、比較器２１と、比較器２１の出力信号ＳＤＩＧからＤ／Ａ変換回路の制御信号ＳＣＯＮＴ（φＮ、φＰ）を生成する制御回路２３とを含む。制御回路２３は、比較器２１の出力信号ＳＤＩＧおよび外部信号φｃ２を受ける論理積回路２３ａと、比較器２１の出力信号の反転信号を生成するインバータ２３ｂと、比較器２１の出力信号ＳＤＩＧの反転信号＿ＳＤＩＧおよび外部信号φｃ２を受ける論理積回路２３ｃとを含む。論理積回路２３ａ、２３ｂは、外部信号φｃ２によって制御される。
【００２６】
ゲインステージ１３は、主要な回路素子として、第１および第２のキャパシタ２５、２７（第３および第４のキャパシタ３５、３７）並びに演算増幅回路２９を含む。ゲインステージ１３は、キャパシタ２５、２７（３５、３７）に選択的に接続される反転入力１３ａ（非反転入力１３ｃ）と、演算されたアナログ信号を提供する非反転出力１３ｂ（反転出力１３ｄ）とを含む。ゲインステージ１３は、クロック生成回路３１からのタイミング信号に応答する多数のスイッチを含み、これらは後ほど説明される。これらのスイッチは、例えばＭＯＳアナログスイッチにより実現される。
【００２７】
また、Ｄ／Ａ変換回路１７は、比較器２１からの制御信号ＳＣＯＮＴに応答して動作する複数のスイッチ３３ａ、３３ｂ、３３ｃ、３３ｄを含む。スイッチ３３ａは、電圧ＶＲＮを提供する電圧源３９ａとゲインステージ１３の第１のＤ／Ａ入力１３ｅとの間に接続されている。スイッチ３３ｂは、電圧ＶＲＰを提供する電圧源３９ｂとゲインステージ１３の第１のＤ／Ａ入力１３ｅとの間に接続されている。スイッチ３３ｃは、電圧源３９ｂとゲインステージ１３の第２のＤ／Ａ入力１３ｆとの間に接続されている。スイッチ３３ｄは、電圧源３９ａとゲインステージ１３の第２のＤ／Ａ入力１３ｆとの間に接続されている。スイッチ３３ａ、３３ｃは、クロックφＮに応答して動作すると共に、スイッチ３３ｂ、３３ｄは、クロックφＰに応答して動作する。
【００２８】
第１および第２のキャパシタ２５、２７のキャパシタンス比（Ｃ１／Ｃ２）は、利得Ｇに関連づけられており、ゲインステージ１３は、キャパシタンス比による利得Ｇでの信号増幅を演算増幅回路２９を用いて行う。２個のキャパシタのキャパシタンス比を用いることにより、好適な精度で２未満のゲインステージ利得Ｇが提供される。
【００２９】
図３は、巡回型Ａ／Ｄ変換器のためのタイミングチャートを示す図面である。クロック生成回路３１は、図３に示される代表的なクロック信号を生成する。概略的には、第１の期間Ｔ１には、第１のキャパシタ２５（第３のキャパシタ３５）は、ゲインステージ１３の入力１３ａ（入力１３ｃ）からのアナログ信号ＶＩＰ（ＶＩＮ）を受ける。また、第１の期間Ｔ１の後の第２の期間Ｔ２には、第１のキャパシタ２５（第３のキャパシタ３５）は、Ｄ／Ａ変換回路１７と演算増幅回路２９の反転入力２９ａ（非反転入力２９ｃ）との間に接続される。さらに、第１のキャパシタ２５（第３のキャパシタ３５）は、第２の期間Ｔ２の後の第３の期間Ｔ３に演算増幅回路２９の非反転出力２９ｂ（反転出力２９ｄ）に接続される。第１の期間Ｔ１には、第２のキャパシタ２７（第４のキャパシタ３７）は、アナログ信号ＶＩＰ（ＶＩＮ）を受ける。第２および第３の期間Ｔ２、Ｔ３には、第２のキャパシタ２７（第４のキャパシタ３７）は、演算増幅回路２９の非反転入力２９ａ（反転入力２９ｃ）と反転出力２９ｂ（非反転出力２９ｂ）との間に接続される。１未満のキャパシタンス比（Ｃ１／Ｃ２）によって規定される利得Ｇのゲインステージ１３を用いて、巡回型Ａ／Ｄ変換動作が提供される。
【００３０】
この巡回型Ａ／Ｄ変換器１１では、キャパシタ２５（キャパシタ３５）のキャパシタ値はキャパシタ２７（キャパシタ３７）のキャパシタ値よりも小さい。図１に示される一例の回路では、キャパシタ２５（キャパシタ３５）のキャパシタ値Ｃ１（＝７Ｃ）はキャパシタ２７（キャパシタ３７）のキャパシタ値Ｃ２（＝８Ｃ）よりも小さい。キャパシタ比Ｃ１／Ｃ２＝７／８＝０．８７５である。
【００３１】
巡回型Ａ／Ｄ変換器１１では、比較回路１５は、巡回型アナログ・ディジタル変換器の入力またはゲインステージ１３の出力からの入力信号ＶＩＰ、ＳＣＯＮＶを単一の参照信号と比較することができる。ゲインステージ１３の利得Ｇが２未満なので、入力信号ＶＩＰ、ＳＣＯＮＶを単一の参照信号と比較する比較回路を用いても、変換結果が、Ａ／Ｄ変換おいて許容される最大値または最小値を超えることはない。或いは、比較回路１５は、全差動回路を含むゲインステージ１３からの非反転出力信号ＶＯＰおよび反転出力信号ＶＯＮを受ける差動回路を含むことができる。この差動回路を比較回路として用いても、変換結果が、Ａ／Ｄ変換おいて許容される最大値または最小値を超えることはない。
【００３２】
図４は、一例の比較回路の回路図である。比較回路１５は、比較器６１と、ラッチ回路６３とを含む。比較器６１は、入力信号を受けるトランジスタＭＮ１、ＭＮ２を含む差動部６１ｂと、バイアス信号Ｖｂｎを受けるトランジスタＭＮ５を含む電流源６１ａと、第１の負荷部６１ｃと、第２の負荷部６１ｄと、等化部６１ｅとを含む。トランジスタＭＮ１、ＭＮ２のソースは共通ノードに接続され、共通ノードは電流源６１ａに接続されている。差動部６１ｂのトランジスタＭＮ１、ＭＮ２のドレインは、それぞれ、第１の負荷部６１ｃのトランジスタＭＰ１、ＭＰ２のドレインに接続されており、トランジスタＭＰ１、ＭＰ２は交差結合されている。第１の負荷部６１ｃのトランジスタＭＰ１、ＭＰ２は、トランジスタＭＮ３、ＭＮ４を含む第２の負荷部６１ｄに接続され、トランジスタＭＮ３、ＭＮ４は交差結合されている。差動部６１ｂのトランジスタＭＮ１、ＭＮ２は、それぞれ、信号Ｖｏｐ、Ｖｏｎを提供する一対の出力ノードに接続されており、この一対の出力は、制御信号φｃに応答する等化部６１ｅによって等化される。等化部６１ｅのトランジスタＭＰ３は、一対の出力ノード間に接続されている。比較器６１は、制御信号φｃに応答して動作するトランジスタＭＮ６、ＭＮ７を含み、トランジスタＭＮ６は、第２の負荷部６１ｃ、６１ｄをパワーダウンモードにし、トランジスタＭＮ７は差動部６１ｂをパワーダウンモードにする。比較器６１の出力は、ラッチ回路６３の入力に接続されている。ラッチ回路６３は、交差結合された多入力の論理ゲートを含み、ＣＭＯＳ技術を用いるときには、例えば２個の否定論理積（ＮＡＮＤ）ゲートを用いることができる。
【００３３】
図５を参照すると、巡回型Ａ／Ｄ変換動作のための差動回路構成による回路接続が示さている。引き続く説明から、巡回型Ａ／Ｄ変換動作はシングルエンド回路構成によっても可能であること、また全差動構成によっても可能であることが理解される。図５の回路素子に、図１に示された対応する回路素子の参照符号が付されている。図５の（ａ）部、（ｂ）部および（ｃ）部における回路接続は、それぞれ、図３に示された第１、第２および第３の期間Ｔ１、Ｔ２、Ｔ３に対応する。
【００３４】
図５の（ａ）部を参照すると、サンプリングに対応する期間Ｔ１における回路接続が示されている。クロックφＳ、φ０、φ２に応答して、スイッチ４１ａ（４１ｂ）、４３ａ（４３ｂ）、４５ａ（４５ｂ）、４７ａ（４７ｂ）が閉じられる。クロックφ３、φ１に応答して、スイッチ４９ａ（４９ｂ）、５１ａ（５１ｂ）、５３が開かれる。
【００３５】
第１の期間Ｔ１には、キャパシタ２５（キャパシタ３５）の一端２５ａ（３５ａ）は、ゲインステージ１３の入力１３ａ（入力１３ｃ）からのアナログ信号ＶＩＰ（ＶＩＮ）をスイッチ４１ａ（４１ｂ）を介して受ける。キャパシタ２７（キャパシタ３７）の一端２７ａ（３７ａ）は、アナログ信号ＶＩＰ（ＶＩＮ）をスイッチ４３ａ（４３ｂ）を介して受ける。キャパシタ２５（キャパシタ３５）の他端２５ｂ（３５ｂ）は、演算増幅回路２９の非反転入力２９ａ（反転入力２９ｃ）にスイッチ４７ａ（４７ｂ）を介して接続される。図５の（ａ）部の回路接続では、演算増幅回路２９の非反転入力２９ｃは、接地（仮想接地）に接続されている。演算増幅回路２９の反転入力２９ａ（非反転入力２９ｃ）は反転出力２９ｂ（反転出力２９ｂ）とスイッチ４５ａ（４５ｂ）を介して接続されて、演算増幅回路２９がリセットされる。キャパシタ２５（キャパシタ３５）の他端２５ｂ（２５ｂ）の電位も、演算増幅回路２９の利得が無限大である理想条件では接地電位になる。
【００３６】
比較回路１５は、アナログ信号ＶＩＰ（ＶＩＮ）をスイッチ４３ａ（４３ｂ）を介して受けて、受けたアナログ信号に応じたディジタル値ＳＤＩＧを生成する。制御信号φＰ、φＮに応答して、Ｄ／Ａ変換回路１７のスイッチ３３ａ〜３３ｄは開かれている。比較器１５を動作させて、入力信号ＶＩＰ（ＶＩＮ）に対する１ビットのＡ／Ｄ変換を行って信号ＳＤＩＧを生成する。これは、Ａ／Ｄ変換の最上位の桁（ＭＳＢ）の値となる。
【００３７】
図５の（ｂ）部を参照すると、第１の演算のための期間Ｔ２における回路接続が示されている。クロックφ３、φ２に応答して、スイッチ４９ａ（４９ｂ）、４７ａ（４７ｂ）が閉じられる。クロックφＳ、φ０、φ１に応答して、スイッチ４１ａ（４１ｂ）、４３ａ（４３ｂ）、４５ａ（４５ｂ）、５１ａ（５１ｂ、５３）が開かれる。
【００３８】
第２の期間Ｔ２には、キャパシタ２７（キャパシタ３７）の他端２７ｂ（３７ｂ）は演算増幅回路２９の反転入力２９ａに接続され、一端２７ａ（３７ａ）は演算増幅回路２９の非反転出力２９ｂにスイッチ４９ａ（４９ｂ）を介して接続される。キャパシタ２５（キャパシタ３５）の他端２５ｂ（３５ｂ）は演算増幅回路２９の反転入力２９ａにスイッチ４７ａ（４７ｂ）を介して接続される。Ｄ／Ａ変換回路１７は、制御信号φＰ、φＮに応答してスイッチ３３ａ〜３３ｄを開閉して、式（１）に従って動作する。
【数１】
2008252792.tif 000003
Ｄ／Ａ変換回路１７は、キャパシタ２５（キャパシタ３５）の一端２５ａ（３５ａ）にＤ／Ａ信号ＳＤ／Ａを加える。ゲインステージ１３は、アンプの有限利得誤差、キャパシタミスマッチやオフセット電圧を無視できるとき、式（２）に従って動作する。
【数２】
2008252792.tif 000004
ここで、ＶＲ＝ＶＲＰ−ＶＲＮである。ゲインステージ１３の利得は２未満であるので、キャパシタンス比Ｃ１／Ｃ２は１未満のある値である。演算増幅回路２９の非反転出力２９ｃには、新たな値ＶＯが生成される。
【００３９】
利得Ｇは、例えば２−０．１２５＝１．８７５とする。２未満の利得における入力と出力の関係は、図２に示されている。これにより、３値のＡ／Ｄ変換と同様に、比較器の精度要求を緩和することができる。利得が２の場合は、比較器に誤差が生じると、巡回型Ａ／Ｄ変換において許容される最大値である範囲（−ＶＲＥＦ〜＋ＶＲＥＦ）を超えることになり、大きな誤差が発生する。一方、本実施の形態に係るＡ／Ｄ変換器では、破線で示したように誤差を生じても、それによって出力が範囲（−ＶＲＥＦ〜＋ＶＲＥＦ）を超えない範囲であれば、誤差とならない。例えば、利得１．８７５では、参照電圧ＶＲＥＦが１ボルトであれば、比較器の誤差の許容値は６４ｍＶとなる。
【００４０】
図５の（ｃ）部を参照すると、第２の演算のための期間Ｔ２における回路接続が示されている。クロックφ３、φ１に応答して、スイッチ４９ａ（４９ｂ）、５１ａ（５１ｂ、５３）が閉じられる。クロックφＳ、φ０、φ２に応答して、スイッチ４１ａ（４１ｂ）、４３ａ（４３ｂ）、４５ａ（４５ｂ）、４７ａ（４７ｂ）が開かれる。
【００４１】
第３の期間Ｔ３には、キャパシタ２７（キャパシタ３７）の他端２７ｂ（３７ｂ）は演算増幅回路２９の反転入力２９ａに接続され、一端２７ａ（３７ａ）は演算増幅回路２９の非反転出力２９ｂに接続される。キャパシタ２５（キャパシタ３５）の一端２５ａ（３５ａ）は演算増幅回路２９の非反転出力２９ａにスイッチ５１ａ（５１ｂ）を介して接続され、他端２５ｂ（３５ｂ）は接地電位（仮想接地）に接続される。演算増幅回路２９の非反転出力２９ｂには、比較器１５が接続される。比較器１５を動作させて、演算増幅回路２９の演算値に対する１ビットのＡ／Ｄ変換を行って信号ＳＤＩＧを生成する。これは、Ａ／Ｄ変換の最上位の次の桁（ＭＳＢ−１）の値となる。キャパシタ２５、２７には、Ａ／Ｄ変換の最上位の次の桁の値に対応する電荷が格納されている。
【００４２】
図５の（ｄ）部を参照すると、これ以降の動作として、第１および第２の演算を所望の回数だけ繰り返すステップが示されている。つまり、図５（ｂ）に示される回路接続において、キャパシタ２５、２７に格納された電荷に第１の演算を施す。演算増幅回路２９は、式（２）に従って動作する。次いで、比較器１５を動作させて、演算増幅回路２９の演算値に対する１ビットのＡ／Ｄ変換を行って信号ＳＤＩＧを生成する。キャパシタ２５、２７には、この値に対応する電荷が格納されている。このような巡回により、一連のＡ／Ｄ変換値を順次に生成する。利得２のゲインステージを用いると、非線形誤差を含まないディジタル値（２進数）の生成に好適であるが、２未満の利得を有するゲインステージ１３を用いると、Ａ／Ｄ変換されたディジタル値には大きな非線形誤差が含まれる。しかしながら、巡回型Ａ／Ｄ変換器１１では、２未満の利得Ｇを有するゲインステージ１３を用いてＡ／Ｄ変換を行って、２未満の利得に起因する所定の非線形誤差を含むＮビットディジタル値を生成する。この後に、図５の（ｅ）部に示されるステップにおいて、利得Ｇに関連づけられた係数を用いた補正をＮビットのディジタル値に施して、上記の非線形誤差が改善されたＭビット（Ｍ＞Ｍ）のディジタル値を生成する。
【００４３】
上記のように生成されたディジタル値の列（ディジタルコード）は、ゲインステージ１３の利得が２未満のある値（設定値）であることにより大きな誤差を含んでいるが、補正回路１９を用いたディジタル領域での補正によって、誤差のないディジタル値を生成することができる。つまり、繰り返しの後に、ゲインステージ１３の利得Ｇに関連づけられた補正係数と一連のＡ／Ｄ変換値との演算により、アナログ信号に対応してＭ＋１ビット（Ｎ＞Ｍ＋１）のディジタル値を生成する。
【００４４】
引き続き、この補正について説明する。ゲインステージ１３の利得が２未満のあるので、式（２）を変形して、
【数３】
2008252792.tif 000005
と書き直す。シンボル「ａ」は１未満の正の数である。アナログ入力信号に対応する真のディジタル値を「Ｘ０」と記す。ディジタル値Ｘ０はＶＩＮ／ＶＲをディジタル化した値である。式（３）を更に書き換えて式（４）を得る。
【数４】
2008252792.tif 000006
第１回目のＡ／Ｄ変換による値Ｘ１は、
【数５】
2008252792.tif 000007
と表される。第２回目以降の巡回動作についても、第１回Ａ／Ｄ変換と同様に行って、
【数６】
2008252792.tif 000008
を得る。第ｉ回目の演算増幅器の出力Ｘｉと記し、１ビットのＡ／Ｄ変換値をＤｉと記す。
【００４５】
式（６）を用いて
【数７】
2008252792.tif 000009
を得る。これを変形して式（８）を得る。
【数８】
2008252792.tif 000010
ＸＮは、必要な分解能を得るためのＮ回の巡回後の残差であり、この値を無視できるので、
【数９】
2008252792.tif 000011
と見なす。式（８）は
【数１０】
2008252792.tif 000012
となる。Ｄｉは巡回動作で得られた値であり、「ａ」は、意図的に減らされた利得差を表す。したがって、この演算により、Ａ／Ｄ変換器への入力信号Ｘ０に対応する正確なディジタル値が求められる。
【００４６】
Ｍ＋１ビット分解能のＡ／Ｄ変換器の非直線性誤差の最大値を０．２５ＬＳＢとすると、ＸＮの絶対値の最大は１であり、１ＬＳＢ＝１／２Ｍ−１であり
【数１１】
2008252792.tif 000013
であるので、両辺の対数を取ると、
【数１２】
2008252792.tif 000014
となる。例えば、ａ＝０．１２５、Ｍ＝１４であるとき、Ｎ＝１６．５４ビット、すなわち１７ビットに相当する巡回が必要である。
【００４７】
図６は、積分非直線性誤差を示している。上記の演算により、正確なディジタル値が得られることをシミュレーションによって確認した。図６（ａ）は、１７回の巡回動作により変換値に対する積分非直線性誤差を示し、図６（Ｂ）は１８回の巡回動作により変換値に対する積分非直線性誤差を示している。いずれもの結果からも、１４ビットＡ／Ｄ変換器として十分な線形性が得られることが示されている。
【００４８】
また、式（１０）は、Ａ／Ｄ変換器への入力信号Ｘ０に対応する所望の精度のディジタル値は、各巡回動作により生成されるＤｉと、利得差ａから求められる補正係数との積和演算により求められることを示している。したがって、補正回路１９は、Ｎ個のディジタル値と補正係数との積和演算値を提供する演算回路６５を含むことができる。演算回路６５により、２未満の利得のゲインステージ１３を用いることによる変換誤差を含むディジタル値から、補正されたディジタル値を生成できる。
【００４９】
引き続き、本実施の形態の巡回型Ａ／Ｄ変換器について説明する。ゲインステージのキャパシタにキャパシタンスミスマッチおよび演算増幅回路に有限利得誤差があるとき、
場合には、式（５）は修正され、式（１３）と表される。
【数１３】
2008252792.tif 000015
ここで、シンボル「ｍ」は、キャパシタンスミスマッチ誤差を示し、シンボル「ｇ」は演算増幅回路に有限利得誤差を示している。既に説明された手順と同様にして、式（１４）が得られる。ｍ＝（Ｃ２−Ｃ１）／Ｃ１、ｇ＝（Ｃ１＋Ｃ２＋Ｃｉ）／（Ｃ２×ＧＦＧ）である。「Ｃｉ」は仮想接地点におけるキャパシタンスを示す。「ＧＦＧ」は、演算増幅回路のオープン・ループ・ゲインである。
【数１４】
2008252792.tif 000016
式（１４）は、キャパシタミスマッチ及び有限利得誤差が十分小さければ、
【数１５】
2008252792.tif 000017
と書き直される。この式によれば、補正回路１７は、Ｍ＋１ビットの第１の積和演算値を提供する第１の演算回路と、Ｎビットの第２の積和演算値を提供する第２の演算回路とを含むことができる。キャパシタンス比のミスマッチの誤差補正が為されるとき、誤差のディジタル補正のための補正値は２つの演算回路によって生成される。つまり、利得に関する誤差だけでなく、キャパシタンスミスマッチ誤差および有限利得誤差が補正されたディジタル値が得られる。式（１５）において「Ｍ」は、誤差の補正に必要な精度を得るための演算の桁数に関連しており、補正のためにＤ０〜ＤＭを使うことを意味する。式（１５）は、イメージセンサデバイス（例えば、ＣＭＯＳイメージセンサデバイス）のようなＡ／Ｄ変換器アレイに対して誤差補正を行うとき、回路構成を簡単化するために有用である。
【００５０】
式（１５）において、
【数１６】
2008252792.tif 000018
を用いて書き換えると、式（１５）は、
【数１７】
2008252792.tif 000019
と表される。アンプの有限利得誤差が既知であれば、式（１６）は定数であるので、誤差補正は、補正係数と各ビットＤｉとの積和演算と、キャパシタミスマッチの係数「ｍ」に関連する係数との乗算により得られる。
【００５１】
この積和演算の量を削減するために、例えばいくつかの桁（複数桁、例えば３桁）をまとめて行うのが有効である。
【数１８】
2008252792.tif 000020
を計算する部分の一例を説明する。図７は、３桁ずつの演算を行う組み合わせを示す図面である。すでに説明したように、変換値Ｄｉは−１または＋１をとるので、８通りの組み合わせが存在する。例えば
【数１９】
2008252792.tif 000021
式（１９）に関しては、予め
【数２０】
2008252792.tif 000022
を計算して記憶回路（例えば、レジスタ）に格納しておけば、Ｄ０、Ｄ１、Ｄ２に応じて式（２０）の値のいずれかを選択する演算と、その計算結果の極性反転の演算とにより
【数２１】
2008252792.tif 000023
が求められる。
【００５２】
図８は、上記の構成を提供する補正回路の一例を示す図面である。図８において、ｕａ（０）、ｕｂ（０）、ｕｃ（０）、ｕｄ（０）等は、
【数２２】
2008252792.tif 000024
により規定される。式（１７）の第２項の式（２３）
【数２３】
2008252792.tif 000025
についても第１項と同様に計算される。
【００５３】
補正回路７０は、第１の部分積和回路７１（７１ａ、７１ｂ、７１ｃ、７１ｄ、７１ｅ、７１ｆ）と、第２の部分積和回路７３（７３ａ、７３ｂ、７３ｃ）と、第１の加算回路７５（７５ａ、７５ｂ、７５ｃ、７５ｄ、７５ｅ）と、第２の加算回路７７（７７ａ、７７ｂ）と、第３の加算回路７９と、第１の記憶回路８１ａと、第４の加算回路８３と、第１の乗算回路８５と、第２の記憶回路８１ｂと、第２の乗算回路８９と、第３の記憶回路８１ｃとを含む。第１の部分積和回路７１（７１ａ、７１ｂ、７１ｃ、７１ｄ、７１ｅ、７１ｆ）の各々は、順に配列されたディジタル値Ｄｉの区分により規定されるグループ毎に部分積和値を提供する。第２の部分積和回路７３（７３ａ、７３ｂ、７３ｃ）の各々は、順に配列されたディジタル値Ｄｉの区分により規定されるグループ毎に部分積和値を提供する。第１の加算回路７５（７５ａ、７５ｂ、７５ｃ、７５ｄ、７５ｅ）は、第１の部分積和回路７１からの部分積和値を加算して第１の部分加算値ＳＰＳ１を生成する。加算回路７７（７７ａ、７７ｂ）は、第２の部分積和回路７３からの部分積和値を加算して第２の部分加算値ＳＰＳ２を生成する。乗算回路７９は、キャパシタミスマッチｍのための係数Ｋｍと第２の部分加算値ＳＰＳ２との乗算値ＳＭ１を提供する。記憶回路８１ａは、係数Ｋｍを提供するために格納しており、例えば、ラインメモリを含む。回路８３は、第１の回路６９ａからの第１の部分積和値ＳＰＳ１と第２の回路６９ｂからの乗算値ＳＭ１をとの加算値ＳＡ１を提供する。回路８５は、利得および有限利得誤差ｇのための補正係数Ｋ（１−ａ）（１−ｇ）と加算値ＳＡ１との乗算値ＳＭ２を提供する。記憶回路８１ｂは、係数Ｋ（１−ａ）（１−ｇ）を提供するために格納しており、例えばラインメモリを含む。回路８９は、乗算値ＳＭ２とオフセット補正値ＳＯＦＦＳＥＴとの加算値を提供する。記憶回路８１ｃは、係数ＫＯＦＦＳＥＴを提供するために格納しており、例えばラインメモリを含む。
【００５４】
第１の部分積和回路７１ａ〜７１ｆおよび第２の部分積和回路７３ａ〜７３ｃの各々は、ｑ個のディジタル信号を受けるデコーダ８７ａと、記憶回路８７ｂ、８７ｃ、８７ｄ、８７ｅと、デコーダ８７ａからのデコード信号に応じて記憶回路８７ｂ〜８７ｅからの読み出し信号を選択するマルチプレクサ８７ｆと、デコード信号に応じた符合をマルチプレクサ８７ｆからの選択値に付す（負号の場合には補数を生成する）回路８７ｇとを含む。記憶回路８７ｂ〜８７ｅの個数は、例えば２ｑ−１個である。
【００５５】
これまでの説明から理解されるように、ｇ＝０と置くことにより、利得に関する誤差およびキャパシタンスミスマッチ誤差の補正が行われる。補正回路７０の補正係数は、さらにキャパシタンス比のミスマッチに関連づけられている。また、ｍ＝０と置くことにより、利得に関する誤差および有限利得誤差の補正が行われる。補正回路７０の補正係数は、さらに前記演算増幅回路の有限利得誤差に関連づけられている。さらに、ｇ＝０およびｍ＝０と置くことにより、利得に関する誤差の補正が行われる。
【００５６】
図９は、イメージセンサ用のＡ／Ｄ変換器の一例を示す図面である。図１０は、図９に示されたイメージセンサ用のＡ／Ｄ変換器のためのタイミングチャートの一例を示す図面である。イメージセンサデバイス１のＡ／Ｄ変換回路部９１として、上記いずれかの巡回型アナログ・ディジタル変換器１１ａの回路アレイ９５が示される。イメージセンサセル９３ａのセルアレイ９３は、ロウおよびカラムに配列された複数のイメージセンサセル９３ａを含む。巡回型アナログ・ディジタル変換器１１ａは、イメージセンサ画素の少なくとも一のカラムからの信号を処理する。イメージセンサ画素としては、例えばＣＭＯＳイメージセンサセルを用いることができる。巡回型アナログ・ディジタル変換器１１ａの比較回路１５からのディジタル値は、例えば補正回路７０により補正される。イメージセンサデバイス９１は、さらに、垂直走査回路９７、水平走査回路等を含むことができる。
【００５７】
イメージセンサセル９３ａは、リセットレベルに対応する第１の信号ＳＲＳと信号レベルに対応する第２の信号ＳＳＧを提供する。ゲインステージ１３は全差動構成の演算増幅回路を含む。ゲインステージ１３は、イメージセンサセル９３ａからの第１および第２の信号ＳＲＳ、ＳＳＧの一方を非反転入力に受けると共に、第１および第２の信号の他方ＳＲＳ、ＳＳＧを反転入力に受ける。イメージセンサ用のＡ／Ｄ変換器によれば、イメージセンサセル９３ａのリセットレベルをキャンセルすることができる。
【００５８】
図９及び図１０を参照すると、Ａ／Ｄ変換器１１ａは、第１の期間Ｔ１の第１の部分（リセットレベルサンプリング期間Ｔ１Ｒ）に第１の信号ＳＲＳをスイッチ４１ｃ、４３ｃを介してサンプリングする。この結果、リセットレベルに対応する電荷が第１及び第２のキャパシタ２５、２７に格納される。Ａ／Ｄ変換器１１ａは、第１の期間Ｔ１の第２の部分（信号レベルサンプリング期間Ｔ１Ｓ）に第２の信号ＳＳＧをスイッチ４１ｂ、４３ｂを介してサンプリングする。この結果、リセットレベルに対応する電荷が第３及び第４のキャパシタ３５、３７に格納される。標本化された信号は比較回路１７にも提供される。
【００５９】
第２の期間Ｔ２における第１の演算では、第３および第４のキャパシタ３５、３７に格納された電荷（信号レベル電荷）と、第１および第２のキャパシタ２５、２７に格納される電荷（リセットレベル電荷）との差分が取られると共に、Ｄ／Ａ変換回路１７からの信号ＳＤ／Ａに応答して電荷の再配置が生じる。第３の期間Ｔ３における第２の演算では、この差分値に対応しており演算増幅回路１３からの演算値のＡ／Ｄ変換を行うと共に、引き続く演算のための電荷を第１〜第４のキャパシタ２５、２７、３５、３７に格納する。そして、第１および第２の演算を繰り返す。
【００６０】
図１１は、イメージセンサデバイスの一例を示す図面である。ＣＭＯＳイメージセンサデバイス１では、セルアレイ２の行に垂直シフトレジスタ３が接続されており、セルアレイ２のカラムにはＡ／Ｄ変換器アレイ４が接続されている。Ａ／Ｄ変換器アレイ４は、配列された複数のＡ／Ｄ変換器１１ａを含む。ＣＭＯＳイメージセンサ１のセルアレイ２では、例えばＣＭＯＳイメージセンサ画素２ａがロウ方向およびカラム方向に配列されている。図１１には、イメージセンサセル９３ａの一例としてＣＭＯＳイメージセンサ画素２ａが示されているが、この特定の回路構成にＣＭＯＳイメージセンサ画素が限定されることはない。Ａ／Ｄ変換器アレイ４には、データレジスタ５が接続される。画素２ａからの信号に対応するＡ／Ｄ変換値がデータレジスタ５に格納される。データレジスタ５は、水平シフトレジスタ６からの信号に応答して、巡回Ａ／Ｄ変換器１１ａの回路素子に起因する変換誤差およびＡ／Ｄ変換器で作り込まれた非線形誤差を補正するためのディジタル回路７０へＡ／Ｄ変換値を提供する。画素２ａは、フォトダイオードＤＦが、イメージに関連する一画素分の光（Ｏｐｔｉｃａｌ  Ｓｉｇｎａｌ）を受ける。選択トランジスタＭＳのゲートは、行方向に伸びる行選択線Ｓｉに接続されている。リセットトランジスタＭＲのゲートはリセット線Ｒｉに接続されている。転送トランジスタＭＴのゲートは、行方向に伸びる転送選択線に接続されている。フォトダイオードＤＦの一端は転送トランジスタＭＴを介して浮遊拡散層ＦＤに接続されている。浮遊拡散層ＦＤは、リセットトランジスタＭＲを介してリセット電位線Ｒｅｓｅｔに接続されると共に、トランジスタＭＡのゲートに接続されている。トランジスタＭＡの一電流端子（例えばドレイン）は、選択トランジスタＭＳを介して列線８に接続されている。トランジスタＭＡは、浮遊拡散層ＦＤの電荷量に応じて電位を選択トランジスタＭＳを介して列線に提供する。
【００６１】
好適な実施の形態において本発明の原理を図示し説明してきたが、本発明は、そのような原理から逸脱することなく配置および詳細において変更され得ることは、当業者によって認識される。本発明は、本実施の形態に開示された特定の構成に限定されるものではない。したがって、特許請求の範囲およびその精神の範囲から来る全ての修正および変更に権利を請求する。
【産業上の利用可能性】
【００６２】
既に説明したように、本発明の実施の形態は、冗長コードを用いる３値のディジタル値をＡ／Ｄ変換を行わないので、比較器の数が少ない。このため、面積と消費電力が削減される。比較器に与える複数の参照電圧が不要になるので、参照電圧の配線のために面積が削減される。また、コード依存のオフセット電圧が発生しやすくなる３値の切り替え（ゼロを含む３値の参照電圧の切り替え）動作をＤ／Ａ変換回路で行わないので、精度低下を招く問題を回避できる。さらに、冗長コードを用いるＡ／Ｄ変換器は、非冗長表現のディジタル値の約２倍のビット幅に信号を記憶する回路と、それらの信号を水平走査するための回路もカラムに集積化する必要があり、このために大きな面積が必要であるけれども、本実施の形態の回路構造では、１．２倍程度の面積増にまで小さくできる。
【００６３】
以上の結果、高精度化しやすく、また回路面積と消費電力の小さいＣＭＯＳイメージセンサ用Ａ／Ｄ変換器が実現される。また、ディジタル補正技術を用いることによって、いまだ誰も実現していない１４ビット相当の高分解能をもったＡ／Ｄ変換器をカラム並列型として実現できる。このような高性能なカラム並列Ａ／Ｄ変換器は、ハイビジョン用イメージセンサ等において有用と考えられる。
【図面の簡単な説明】
【００６４】
【図１】図１は、巡回型Ａ／Ｄ変換器を概略的に示す図面である。
【図２】図２は、巡回型Ａ／Ｄ変換器の入出力の関係を示す図面である。
【図３】図３は、巡回型Ａ／Ｄ変換器のためのタイミングチャートを示す図面である。
【図４】図４は、一例の比較回路の回路図である。
【図５】図５は、差動回路構成による回路接続を参照しながら、巡回型Ａ／Ｄ変換動作のための主要なステップを示す図面である。
【図６】図６は、積分非直線性誤差を示す図面である。
【図７】図７は、３桁ずつの演算を行う組み合わせを示す図面である。
【図８】図８は、上記の構成を提供する補正回路の一例を示す図面である。
【図９】図９は、イメージセンサ用のＡ／Ｄ変換器の一例を示す図面である。
【図１０】図１０は、図９に示されたイメージセンサ用のＡ／Ｄ変換器のためのタイミングチャートの一例を示す図面である。
【図１１】図１１は、イメージセンサデバイスの一例を示す図面である。
【符号の説明】
【００６５】
１１…巡回型Ａ／Ｄ変換器、１３…利得２未満のゲインステージ、１５…比較回路、１７…Ｄ／Ａ変換回路、１９…補正回路、２１…比較器、２３…制御回路、２５、２７、３５、３７…キャパシタ、２９…演算増幅回路、２９ａ…非反転入力、２９ｂ…反転出力、２９ｃ…反転入力、２９ｄ…非反転出力、３９ａ、３９ｂ…電圧源  
【図１】
2008252792.tif 000026
【図２】
2008252792.tif 000027
【図３】
2008252792.tif 000028
【図４】
2008252792.tif 000029
【図５】
2008252792.tif 000030
【図６】
2008252792.tif 000031
【図７】
2008252792.tif 000032
【図８】
2008252792.tif 000033
【図９】
2008252792.tif 000034
【図１０】
2008252792.tif 000035
【図１１】
2008252792.tif 000036