(57)【要約】【課題】分離能力の低下、浮遊容量の増大等を抑制しつつ、ＣＭＰによるディッシングの発生を抑制するができる半導体装置およびその製造方法を提供する。【解決手段】広い開口幅を有するＳＴＩ素子分離が、トレンチ５ａに充填された分離絶縁層７と、トレンチ５ａの底部に形成された絶縁層１３とで構成される。絶縁層１３は、シリコン基板１０に酸素をイオン注入することで形成される。本構成によれば、トレンチ５ａを浅く形成することができるため、ＣＭＰの際にトレンチ５ａに充填された分離絶縁膜７表面にディッシングが生じることを抑制できる。また、トレンチ５ａ底部には、絶縁層１３が形成されているため、素子分離能力の低下、および浮遊容量の増大が抑制される。【選択図】図１
2008108813.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に形成されたトレンチと、
前記トレンチに充填された絶縁膜からなる第１の分離層と、
前記トレンチの底部に形成され、不純物として酸素が導入された半導体基板からなる第２の分離層と、
を有する素子分離を備えたことを特徴とする半導体装置。
【請求項２】
同一半導体基板上に、第１の開口幅を有するトレンチに絶縁膜が充填された第１の素子分離と、前記第１の開口幅よりも狭い第２の開口幅を有するトレンチに絶縁膜が充填された第２の素子分離と、を備えた半導体装置であって、
前記第１の素子分離が、
前記絶縁膜からなる第１の分離層と、
前記第１の分離層の下層で、上面が前記第２の素子分離のトレンチ底面よりも上方に位置する、不純物として酸素が導入された半導体基板からなる第２の分離層と、
を備えたことを特徴とする半導体装置。
【請求項３】
前記第１の分離層上に配線パターンを備えた請求項１または２記載の半導体装置。
【請求項４】
トレンチに絶縁膜が充填された素子分離を備えた半導体装置の製造方法であって、
半導体基板上に保護膜を形成する工程と、
前記保護膜に開口部を形成する工程と、
前記保護膜上に、前記保護膜の開口部の一部を露出する開口部を有するマスクパターンを形成する工程と、
前記マスクパターンをマスクとし、前記トレンチの形成深さよりも上方に最大濃度を有する状態で、前記半導体基板に酸素を不純物として導入する工程と、
前記マスクパターンを除去した後、前記保護膜をマスクとしたエッチングにより、前記半導体基板に、前記開口部に対応するトレンチを形成する工程と、
前記トレンチが形成された半導体基板上に絶縁膜を堆積する工程と、
前記半導体基板に導入された酸素と半導体基板とを反応させる熱処理を行う工程と、
前記トレンチ内に埋め込まれた前記絶縁膜を残留させた状態で、前記保護膜上に堆積された前記絶縁膜を除去する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項５】
同一半導体基板上に、第１の開口幅を有するトレンチに絶縁膜が充填された第１の素子分離と、前記第１の開口幅よりも狭い第２の開口幅を有するトレンチに絶縁膜が充填された第２の素子分離と、を備えた半導体装置の製造方法であって、
半導体基板上に保護膜を形成する工程と、
前記保護膜に、前記第１の開口幅を有する第１の開口部と、前記第２の開口幅を有する第２の開口部とを形成する工程と、
前記保護膜が形成された半導体基板上に、前記第１の開口部の一部を露出する開口部を有するマスクパターンを形成する工程と、
前記マスクパターンをマスクとし、前記第２の素子分離を構成するトレンチ底面よりも上方に最大濃度を有する状態で、前記半導体基板に酸素を不純物として導入する工程と、
前記マスクパターンを除去した後、前記保護膜をマスクとしたエッチングにより、前記半導体基板に、前記第１の開口部と前記第２の開口部とに対応する複数のトレンチを形成する工程と、
前記複数のトレンチが形成された半導体基板上に絶縁膜を堆積する工程と、
前記半導体基板に導入された酸素と半導体基板とを反応させる熱処理を行う工程と、
前記複数のトレンチ内に埋め込まれた前記絶縁膜を残留させた状態で、前記保護膜上に堆積された前記絶縁膜を除去する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項６】
前記マスクパターンの開口部が、少なくとも短辺が２．０μｍの矩形を包含する、前記保護膜の開口部に対応して形成される請求項４または５記載の半導体装置の製造方法。
【請求項７】
前記半導体基板に酸素を導入する工程が、前記半導体基板の表面から１００〜１５０ｎｍの深さに、１．０×１０19ａｔｏｍｓ／ｃｍ3以上の前記最大濃度を有する状態に、酸素イオンを注入する工程である請求項４または５記載の半導体装置の製造方法。
【請求項８】
前記絶縁膜が、プラズマを用いた化学的気相成長法により堆積される請求項４または５記載の半導体装置の製造方法。
【請求項９】
前記絶縁膜の除去工程が、化学的機械研磨を含む工程である請求項４または５記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、トレンチ型素子分離を備えた半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年の半導体装置には、高機能化や動作速度の高速化に対応するため、半導体装置を構成する回路素子の微細化および高集積化が求められている。このため、トランジスタや抵抗等の、半導体基板の表面部に形成された不純物層を構成要素とする微細な半導体素子を高密度で形成することが必要とされている。従来、半導体基板表面部における不純物層の電気的な分離には、局部的酸化によるＬＯＣＯＳ（Local Oxidation of Silicon）構造の素子分離（以下、ＬＯＣＯＳ素子分離という。）が多用されていた。しかしながら、ＬＯＣＯＳ素子分離は、酸化領域を規定するマスク下に、そのエッジが進入した状態で形成されるため、当該進入量をマージンとして考慮した設計を行う必要があった。半導体素子の微細化および高密度化に伴って、当該マージンの大きさが相対的に大きくなっており、高密度化を妨げる一因となっている。また、半導体素子の微細化に伴って、微小な不純物層の間に形成された微小なＬＯＣＯＳ素子分離では、電気的な分離を十分に達成できないという問題も顕在化している。そこで、半導体基板にトレンチを形成し、このトレンチに絶縁膜を充填した構造を有するＳＴＩ（Shallow Trench Isolation）構造の素子分離（以下、ＳＴＩ素子分離という。）が注目されている（例えば、特許文献１等参照。）。
【０００３】
図４および図５は、ＳＴＩ素子分離の形成過程を示す工程断面図である。ＳＴＩ素子分離の形成工程では、まず、図４（ａ）に示すように、例えば、ｐ型のシリコン基板１００の全面に保護膜１０３が形成される。保護膜１０３は、シリコン酸化膜１０１と、シリコン酸化膜１０１上に形成されたシリコン窒化膜１０２との積層構造を有している。シリコン酸化膜１０１は、熱酸化法等により形成され、シリコン窒化膜１０２は、減圧ＣＶＤ（Chemical Vapor Deposition）法等により形成される。保護膜１０３上には、公知のリソグラフィ技術により、素子分離の形成領域に開口部を有するレジストパターン１０４が形成される。
【０００４】
次に、図４（ｂ）に示すように、レジストパターン１０４をエッチングマスクとした異方性エッチングにより、レジストパターン１０４の開口部に露出している保護膜１０３がエッチング除去される。アッシング等によりレジストパターン１０４が除去された後、保護膜１０３をマスクとした異方性エッチングにより、シリコン基板１００がエッチングされる。これにより、図４（ｃ）に示すように、シリコン基板１００にトレンチ１０５（１０５ａ、１０５ｂ）が形成される。ここでは、比較的広い開口幅を有する広いトレンチ１０５ａと比較的狭い開口幅を有する狭いトレンチ１０５ｂとが形成されている。トレンチ１０５が形成されたシリコン基板１００は、酸素雰囲気中で加熱処理され、図４（ｄ）に示すように、トレンチ１０５の表面に側壁絶縁膜１０６が形成される。
【０００５】
続いて、図５（ａ）に示すように、シリコン基板１００の全面にシリコン酸化膜からなる分離絶縁膜１０７が形成される。分離絶縁膜１０７は、例えば、ＨＤＰ-ＣＶＤ（High Density Plasma-CVD）法等の埋め込み能力（段差被覆性）に優れた成膜法により形成される。また、形成された分離絶縁膜１０７には熱処理が施され、焼きしめが行われる。分離絶縁膜１０７の膜厚は、トレンチ１０５が充填されるとともに、トレンチ１０５部の分離絶縁膜１０７上面が保護膜１０３の上面よりも上方に位置する程度とする。このとき、パターン幅の広い保護膜１０３（図５（ａ）に領域Ａで示す。）上には、広いトレンチ１０５ａに堆積した分離絶縁膜１０７と同程度の膜厚の分離絶縁膜１０７が堆積する。一方、パターン幅の狭い保護膜１０３（図５（ａ）に領域Ｂで示す。）上に堆積した分離絶縁膜１０７の膜厚は、パターン幅の広い保護膜１０３上に堆積された分離絶縁膜１０７よりも薄くなる。これら保護膜１０３上の分離絶縁膜１０７は不要であるので、化学的機械研磨（Chemical Mechanical Polishing、以下、ＣＭＰという。）により除去される。これにより、図５（ｂ）に示すように、トレンチ１０５内にのみ分離絶縁膜１０７が残留する。その後、保護膜１０３を除去することにより、図５（ｃ）に示すように、ＳＴＩ素子分離が完成する。
【０００６】
以上のようにして形成されたＳＴＩ素子分離では、図５（ｃ）に示すように、広いトレンチ１０５ａに埋め込まれた分離絶縁膜１０７の表面が、外周部（活性領域近傍）に比べて中央部で凹む、ディッシングと呼ばれる形状が発生する。
【０００７】
図６はディッシングの発生メカニズムを説明する要部断面図である。図６（ａ）は広いトレンチ１０５ａ部の断面図であり、図６（ｂ）は広いパターン幅の保護膜１０３部である（以下、広いパターン幅の保護膜１０３を保護膜１０３ｂという。）。
【０００８】
図４および図５に示したように、図６に示す各部は、同一のシリコン基板１００上に形成されている。また、図６は、シリコン基板１００の全面に、分離絶縁膜１０７が堆積された状態を示している。ここでは、広いトレンチ１０５ａにおける堆積直後の分離絶縁膜１０７の表面高さがａ1、広いパターン幅の保護膜１０３における堆積直後の分離絶縁膜１０７の表面高さがｂ1であるとする。また、広いトレンチ１０５ａの底面の高さをａ0とし、保護膜１０３ｂ上面の高さをｂ0とする。なお、以下では、説明のため、広いトレンチ１０５ａ上に堆積された分離絶縁膜１０７を分離絶縁膜１０７ａとし、保護膜１０３ｂ上に堆積された分離絶縁膜１０７を分離絶縁膜１０７ｂとする。
【０００９】
上述したように、ＨＤＰ−ＣＶＤにより形成された分離絶縁膜１０７ａの厚さと、分離絶縁膜１０７ｂの厚さは等しい。このため、分離絶縁膜１０７ｂの表面高さｂ1と、分離絶縁膜１０７ａ表面高さａ1との差は、保護膜１０３ｂの上面高さｂ0とトレンチ１０５ａの底面高さａ0との差に等しい。このシリコン基板１００に対してＣＭＰを実施した場合、ＣＭＰの研磨パッドは完全な剛体ではないため、分離絶縁膜１０７ｂの表面だけではなく分離絶縁膜１０７ａの表面にも研磨パッドが接触する。このため、ＣＭＰの過程では、シリコン基板１００の全面で研磨が進行し、分離絶縁膜１０７ａと分離絶縁膜１０７ｂの表面高さの差は、分離絶縁膜１０７ａを削りながら減少していく。
【００１０】
図７は、ＣＭＰの進行過程における、分離絶縁膜１０７ａの表面高さＨA、および分離絶縁膜１０７ｂの表面高さＨBの変動を示す図である。図７において、縦軸は表面高さに対応し、横軸は研磨時間に対応する。図７に示すように、分離絶縁膜１０７ａの表面高さＨA、および分離絶縁膜１０７ｂの表面高さＨBは、研磨時間の増大に伴って徐々に減少する。ＣＭＰの終点検出は保護膜１０３ｂの露出を検知することにより行われるため、表面高さＨBが保護膜１０３ｂの表面高さｂ0になる時刻ｔbまでＣＭＰは継続される。このとき、分離絶縁膜１０７ａでは、表面高さＨAが時刻ｔa（ｔa＜ｔb）で保護膜１０３ｂの表面高さｂ0になる。したがって、分離絶縁膜１０７ａは時刻ｔaから時刻ｔbまでの間、過研磨されることになる。この過研磨による表面高さＨAの減少がディッシングを発生させる。
【００１１】
ディッシングが発生すると、図５（ｂ）に示すように、素子分離の中央部と外周部とで分離絶縁膜１０７表面の高さが異なる状態になる。当該状態では、ＳＴＩ素子分離上に配線パターン等を形成する場合に、リソグラフィの露光マージンが減少してしまう。また、ディッシングが発生した大面積の素子分離と、ディッシングの発生がない微小な素子分離との間でも分離絶縁膜１０７表面の高さが異なっている。すなわち、シリコン基板１００面内において、分離絶縁膜１０７の表面高さとトレンチ１０５が形成されていないシリコン基板１００の表面高さとを、一致させることはできない。このため、ＣＭＰ後に保護膜１０３を除去すると、図５（ｃ）に示すように、トレンチ１０５が形成されていないシリコン基板１００と、ＳＴＩ素子分離との界面に段差が形成される。この結果、ＳＴＩ素子分離が形成されたシリコン基板１００の全面にゲート電極材料を堆積し、異方性エッチングで加工したときに、当該段差部にサイドウォール状にゲート電極材料の残渣が発生する。この残渣は短絡や抵抗異常を引き起こし、さらに洗浄工程でパーティクルの発生源となり、半導体装置の製造歩留まりを低下させる。
【００１２】
このようなディッシングの発生を抑制するためは、図７において、研磨完了時刻ｔbにおける表面高さＨBと表面高さＨAの差を小さくし、時刻ｔaを研磨完了時刻ｔbに近づければよい。当該状態は、分離絶縁膜１０７ａの初期高さａ1を高くする、あるいは分離絶縁膜１０７ｂの初期高さｂ1を低くすることによって達成される。
【００１３】
このため、ディッシングの発生を抑制するために、パターン幅の広い保護膜１０３上の分離絶縁膜１０７を、あらかじめドライエッチングにより除去する手法が用いられている。しかしながら、当該ドライエッチングは、トレンチ１０５内に充填された分離絶縁膜１０７が除去されることを避けるため、パターン幅の広い保護膜１０３に内包される領域に対して行われる。したがって、図８に示すように、トレンチ１０５が形成されていないシリコン基板１００とトレンチ１０５との界面の上方には、ドライエッチングがなされていない厚い分離絶縁膜１０７が残留する。このため、十分なディッシングの抑制効果が得ることができない。
【００１４】
また、後掲の特許文献１には、広い開口幅を有するトレンチの底部に凸部を形成する素子分離の形成方法が提案されている。当該技術によれば、広い開口幅を有するトレンチ上方の分離絶縁膜には、トレンチ底部に形成された凸部に応じて上方に突出する凸部が形成される。この結果、トレンチ上に堆積された分離絶縁膜上面の高さと、広いパターン幅の保護膜上に堆積された分離絶縁膜上面の高さとの差を低減することができ、ディッシングの発生を抑制することができる。
【特許文献１】特開２０００−１５６４０２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
図７に示したように、ディッシングの発生を抑制するためには、ＣＭＰ前の、トレンチ上の分離絶縁膜の表面高さと、保護膜上の分離絶縁膜の表面高さの差を小さくすればよい。すなわち、保護膜の表面高さとトレンチ底部の高さの差を小さくすればよい。しかしながら、特許文献１に開示された技術では、トレンチ底部の高さと保護膜上面の高さとの差を大幅に縮めることができない。これは、上記凸部の形成方法に起因する。
【００１６】
特許文献１に開示された技術では、トレンチを形成するエッチングの際に使用するガス種の選択によるエッチングレートの調整、あるいは、ｎ型不純物またはｐ型不純物の注入によるエッチングレートの調整により、上記凸部を形成している。しかしながら、これらの手法では、その深さを狭い開口幅のトレンチに比べてあまり浅くすることができない。トレンチを浅くすると、絶縁領域である絶縁膜の底部が浅くなるため、本来の目的である電気的な分離能力が低下するからである。特に、分離絶縁膜上に配線を形成した場合には、浅くなったトレンチ底部と配線との間の浮遊容量が大きくなるという問題も発生する。また、上記凸部の形成方法では、トレンチ底部の高さを直接的に制御することができないため、加工制御性が悪いという問題もある。
【００１７】
本発明は、上記従来の事情を鑑みて提案されたものであって、分離能力の低下、浮遊容量の増大等を抑制しつつ、ＣＭＰによるディッシングの発生を抑制するができる半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１８】
上記課題を解決するために本発明は以下の技術的手段を採用している。すなわち、本発明に係る半導体装置は、第１の分離層と第２の分離層とを有する素子分離を備えている。第１の分離層は、半導体基板に形成されたトレンチに充填された絶縁膜からなる。また、第２の分離層は、上記トレンチの底部に形成され、不純物として酸素が導入された半導体基板からなる。
【００１９】
また、本発明に係る他の半導体装置は、同一半導体基板上に、第１の開口幅を有するトレンチに絶縁膜が充填された第１の素子分離と、第１の開口幅よりも狭い第２の開口幅を有するトレンチに絶縁膜が充填された第２の素子分離とを備える。そして、第１の素子分離が、第１の分離層と第２の分離層とを備えている。第１の分離層は、トレンチに充填された絶縁膜からなる。また、第２の分離層は、第１の分離層の下層で、上面が第２の素子分離のトレンチ底面よりも上方に位置する、不純物として酸素が導入された半導体基板からなる。
【００２０】
上記各構成の半導体装置において、第１の分離層上に、例えば、ゲート電極材料等からなる配線パターンを形成することができる。
【００２１】
一方、他の観点では、本発明は、トレンチに絶縁膜が充填された素子分離を備えた半導体装置の製造方法を提供することができる。すなわち、本発明に係る半導体装置の製造方法は、まず、半導体基板上に保護膜が形成される。次いで、保護膜に開口部が形成される。次に、当該保護膜上に、保護膜の開口部の一部を露出する開口部を有するマスクパターンが形成される。当該マスクパターンをマスクとし、トレンチの形成深さよりも上方に最大濃度を有する状態で、半導体基板に酸素が不純物として導入される。マスクパターンが除去された後、上記保護膜をマスクとしたエッチングにより、半導体基板に、上記開口部に対応するトレンチが形成される。トレンチが形成された半導体基板上には、絶縁膜が堆積される。また、半導体基板に導入された酸素と半導体基板とを反応させる熱処理が行われる。そして、当該トレンチ内に埋め込まれた絶縁膜を残留させた状態で、保護膜上に堆積された絶縁膜が除去される。
【００２２】
また、本発明は、同一半導体基板上に、第１の開口幅を有するトレンチに絶縁膜が充填された第１の素子分離と、前記第１の開口幅よりも狭い第２の開口幅を有するトレンチに絶縁膜が充填された第２の素子分離とを備えた半導体装置の製造方法を提供することもできる。すなわち、本発明に係る半導体装置の製造方法は、まず、半導体基板上に保護膜が形成される。当該保護膜に、第１の開口幅を有する第１の開口部と、第２の開口幅を有する第２の開口部とが形成される。保護膜が形成された半導体基板上には、第１の開口部の一部を露出する開口部を有するマスクパターンが形成される。当該マスクパターンをマスクとし、第２の素子分離を構成するトレンチ底面よりも上方に最大濃度を有する状態で、半導体基板に酸素が不純物として導入される。マスクパターンを除去された後、上記第１および第２の開口部が形成された保護膜をマスクとしたエッチングにより、半導体基板に、第１の開口部と第２の開口部とに対応する複数のトレンチが形成される。複数のトレンチが形成された半導体基板上には、絶縁膜が堆積される。また、半導体基板に導入された酸素と半導体基板とを反応させる熱処理が行われる。そして、当該複数のトレンチ内に埋め込まれた絶縁膜を残留させた状態で、保護膜上に堆積された絶縁膜が除去される。
【００２３】
上記各半導体装置の製造方法において、マスクパターンの開口部は、少なくとも短辺が２．０μｍの矩形を包含する、保護膜の開口部に対応して形成することができる。また、上記半導体基板に酸素を導入する工程は、前記半導体基板の表面から１００〜１５０ｎｍの深さに、１．０×１０19ａｔｏｍｓ／ｃｍ3以上の前記最大濃度を有する状態に、酸素イオンを注入する工程とすることもできる。さらに、上記絶縁膜は、プラズマを用いた化学的気相成長法により堆積することができる。絶縁膜の除去工程は、化学的機械研磨を含む工程とすることができる。
【発明の効果】
【００２４】
本発明によれば、素子分離性能を低下させることなく、ディッシングの発生を抑制することができる。このため、露光マージンの低下やパーティクルの発生を抑制することができる。また、トレンチが浅くなることに起因する浮遊容量の増大が生じることもない。さらに、加工制御性に優れるため、再現性良く加工を行うことができる。この結果、半導体装置の製造歩留まりを著しく向上させることができる。
【発明を実施するための最良の形態】
【００２５】
以下、本発明の実施形態について、図面を参照しながら詳細に説明する。以下の実施形態では、異なる開口幅を有するＳＴＩ素子分離を備えた半導体装置およびその製造方法として本発明を具体化している。
【００２６】
図１は、本発明の一実施形態に係る半導体装置の構成を示す断面図である。なお、図１では、素子分離に関わる部分のみを示している。図１に示すように、本実施形態の半導体装置は、ｐ型のシリコン基板１０上に、開口幅の異なる複数のＳＴＩ素子分離を備えている。ここでは、ＳＴＩ素子分離を構成するトレンチ５として、比較的広い開口幅を有する広いトレンチ５ａと、広いトレンチ５ａの開口幅よりも狭い開口幅を有する狭いトレンチ５ｂとが形成されている。なお、開口幅とは、シリコン基板１０表面における短手方向のトレンチの幅を指す。
【００２７】
広いトレンチ５ａの底部は狭いトレンチ５ｂの底部より浅く構成されている。また、広いトレンチ５ｂの底部には、不純物として酸素が導入された領域である絶縁層１３が形成されている。従来と同様に、トレンチ５（５ａ、５ｂ）の内壁面には、側壁酸化膜６が形成されており、側壁酸化膜６が形成されたトレンチ５に分離絶縁膜７が充填されている。すなわち、比較的広い開口幅を有する素子分離は、分離絶縁膜７からなる分離層と、絶縁層１３からなる分離層とで構成されている。なお、ＳＴＩ素子分離に区分された領域には、半導体素子が形成される。
【００２８】
図２および図３は、本実施形態の半導体装置の形成過程を示す工程断面図である。本実施形態の半導体装置の形成工程では、従来と同様に、まず、シリコン基板１０上に保護膜３が形成される。保護膜３は、膜厚１０ｎｍのシリコン酸化膜１と、膜厚１００ｎｍのシリコン窒化膜２とが下層から順に積層された構造を有している。例えば、シリコン酸化膜１は熱酸化法により形成され、シリコン窒化膜２は減圧ＣＶＤ法等により形成される。
【００２９】
次いで、保護膜３上に、公知のリソグラフィ技術を使用して、素子分離の形成領域に開口部を有するレジストパターン４が形成される。当該レジストパターン４をマスクとして保護膜３に対して異方性エッチングが行われ、図２（ａ）に示すように、シリコン窒化膜２およびシリコン酸化膜１が順に除去される。なお、保護膜３は、後述のＣＭＰにおいて、ストッパ膜として機能する。したがって、当該機能を実現可能であれば任意の材料膜を使用することができる。
【００３０】
アッシング等によりレジストパターン４が除去された後、公知のリソグラフィ技術を使用してレジストパターン１１が形成される。図２（ｂ）に示すように、レジストパターン１１は、広いトレンチ５ａに対応する保護膜３の開口部の一部を露出する開口部を有している。特に限定されないが、レジストパターン１１は、少なくとも短辺が２．０μｍの矩形を包含する、保護膜３の開口部に対応する開口部を有していることが好ましい。ここでは、レジストパターン１１の開口部は、保護膜３の開口部に内包される状態で形成されている。すなわち、レジストパターン１１の開口部のエッジは、保護膜３の開口部のエッジから所定距離だけ内側に位置している。
【００３１】
続いて、レジストパターン１１をマスクとしたイオン注入により、シリコン基板１０に酸素が導入される。当該イオン注入は、シリコン基板１０の表面に対して垂直にイオンが入射する状態で行われる。これにより、図２（ｃ）に示すように、シリコン基板１０の内部に酸素導入層１２が形成される。ここでは、加速エネルギーを３０ｋｅＶ、ドーズ量を１×１０15ｉｏｎｓ／ｃｍ-2の条件で酸素イオンをイオン注入している。この場合、シリコン基板１０の表面から１２０ｎｍ程度の深さの位置に１．０×１０19ａｔｏｍｓ／ｃｍ3以上のピーク濃度を有する酸素導入層１２が形成される。
【００３２】
アッシング等によりレジストパターン１１が除去された後、シリコン窒化膜２をマスクとしたシリコン基板１０の異方性エッチングが行われ、図２（ｄ）に示すように、トレンチ５が形成される。当該エッチングには、例えば、フッ素系のガスを使用することができる。ここでは、レジストパターン１１に被覆されていた領域に属するトレンチ（ここでは、狭いトレンチ５ｂ）の深さが３００ｎｍとなる条件でシリコン基板１０をエッチングしている。このとき、レジストパターン１１に被覆されていなかった領域においてもシリコン基板１０のエッチングが進行する。しかしながら、当該領域では、酸素導入層１２の作用により、酸素濃度が最大となる位置付近の深さでエッチングが停止する。
【００３３】
不純物として酸素が導入されたシリコン基板のエッチングレートは、酸素が導入されていないシリコン基板よりも大きく低下する。特に、不純物濃度が１．０×１０19ａｔｏｍｓ／ｃｍ3である場合、ほとんどエッチングが進行しなくなる。このため、酸素が導入された領域と、酸素が導入されていない領域とに対して同時にトレンチを形成するエッチングを行うと、酸素が導入された領域にはトレンチが浅く形成される。このため、本実施形態では、深さ３００ｎｍの狭いトレンチ５ｂが形成されると同時に、深さ１２０ｎｍ程度の広いトレンチ５ａが形成される。なお、上述したように、酸素導入層１２は、保護膜３の開口部に内包される状態で形成されている。したがって、平面視において、保護膜３の開口部の内側となる領域では、酸素導入層１２の外周に、酸素が導入されていない半導体基板が存在している。その部分には、酸素が導入されていないため、エッチングが停止せずに進行し、広いトレンチ５ａの底部には、図２（ｄ）に示すように、酸素導入層１２が溝に囲まれた凸状の構造が形成される。また、ここでは、広いトレンチ５ａの底部を１２０ｎｍの深さに形成しているが、狭いトレンチ５ｂが３００ｎｍの深さである場合には、広いトレンチ５ａの底部は、１００〜１５０ｎｍの深さに形成すればよい。このような、形成深さの変更は、酸素のイオン注入条件を変更することにより容易に実現することができる。
【００３４】
次に、図３（ａ）に示すように、酸素雰囲気中で９５０度に熱することで、トレンチ５（５ａ、５ｂ）の内壁面に、厚さが１０ｎｍ程度の側壁酸化膜６が形成される。この後、図３（ｂ）に示すように、シリコン基板１０の全面にシリコン酸化膜等からなる分離絶縁膜７が形成される。ここでは、ＨＤＰ−ＣＶＤ法により膜厚が６００ｎｍ程度のシリコン酸化膜を堆積している。上述したように、分離絶縁膜７は、広いトレンチ５ａ内と、広いパターン幅を有する保護膜３上に同じ膜厚で形成される。分離絶縁膜７堆積後には、Ａｒ雰囲気中で１１００℃で３０分の熱処理が行われる。これにより、分離絶縁膜７が焼きしめられる。また、当該熱処理により、酸素導入層１２中の酸素とシリコンとが反応して、酸素導入層１２が酸化シリコンからなる絶縁層１３に変化する。すなわち、当該熱処理により、焼きしめによる分離絶縁膜７のウェットエッチング耐性向上と、酸素導入層１２の電気的分離特性向上とが同時に行われる。なお、本実施形態では、酸素導入層１２の周囲に溝が形成されているため、当該熱処理によって酸素が横方向に拡散することがない。したがって、半導体素子が形成される領域に酸素原子が拡散して、不要な絶縁層１３が形成されることがない。
【００３５】
このように、本実施形態では、広いトレンチ５の底部に凸部が形成され、その凸部が絶縁層１３を備えている。このため、当該凸部の上面を狭いトレンチ５ｂの底部より、大幅に上方に位置させる構造としても、絶縁層１３により素子分離機能が確保されている。このため、本実施形態によれば、素子分離機能を低下させることなく、広いトレンチ５ａの底面と保護膜３の上面との高さの差を、従来に比べて大幅に小さくすることができる。
【００３６】
図３（ｃ）に示すように、熱処理が完了した後、分離絶縁膜７に対するＣＭＰが行われる。当該ＣＭＰでは、シリコン窒化膜２がストッパ膜として機能する。本実施形態では、広いトレンチ５ａの底面と保護膜３の上面との高さの差が、従来に比べて大幅に小さくなっているため、ディッシングの発生が抑制される。また、ディッシングの発生が抑制できるため、ＣＭＰ完了時には、シリコン基板１０の面内において、トレンチ５に充填された分離絶縁膜７の表面高さと保護膜３の表面高さとが、ほぼ一致している。
【００３７】
図３（ｄ）に示すように、ＣＭＰが完了した後、保護膜３（シリコン窒化膜２およびシリコン酸化膜１）が除去される。これにより、図１に示すように、異なる開口幅を有する複数のＳＴＩ素子分離の形成が完了する。本実施形態では、トレンチ５に充填された分離絶縁膜７の表面高さと保護膜３の表面高さとがほぼ一致しているので、従来法のように、シリコン基板１０と、ＳＴＩ素子分離との界面に大きな段差が形成されることもない。
【００３８】
以降、以上のようにして形成された素子分離間に周知のプロセスを用いてＭＯＳ型トランジスタ等の半導体素子が形成され、さらに、その上層に配線等が形成されることにより半導体装置が完成する。
【００３９】
本実施形態によれば、広い開口幅を有する素子分離の底部を、従来に比べて半導体基板表面から浅い位置に形成することができる。これにより、ＣＭＰにより平坦化しなければならない分離絶縁膜７の段差が小さくなるため、ディッシングの発生を抑制することができる。このため、素子分離上に配線パターン等を形成する場合であっても、露光マージンを確保することができる。また、素子分離と活性領域との界面の段差が小さいため、ゲート電極形成時のエッチング残渣によるパーティクルの発生を回避することができる。さらに、広い開口幅を有する素子分離は、トレンチ５ａに充填された分離絶縁膜７と、トレンチ底部に形成された絶縁層１３との２層構造を有しているため、素子分離機能が低下することがない。また、素子分離上に配線パターンを形成した場合でも、当該配線パターンの浮遊容量が増大することもない。
【００４０】
加えて、酸素導入層１２の形成深さは、酸素のイオン注入条件を変更することで容易に制御でき、酸素イオンの注入量を制御することにより、広いトレンチ５ａの底面を所望の深さに位置させることができる。このため、優れた制御性を有する加工を実現することができる。
【００４１】
以上説明したように、本発明によれば、素子分離性能を低下させることなく、ディッシングの発生を抑制することができる。このため、露光マージンの低下やパーティクルの発生を抑制することができる。また、トレンチが浅くなることに起因する浮遊容量の増大が生じることもない。さらに、加工制御性に優れるため、再現性良く加工を行うことができる。この結果、半導体装置の製造歩留まりを著しく向上させることができる。
【００４２】
なお、本発明は、以上で説明した実施形態に限定されるものではなく、本発明の効果を奏する範囲において、種々の変形および応用が可能である。例えば、上記では、一部の素子分離が、第１の分離層と第２の分離層とを備える構成としたが、全ての素子分離が、第１の分離層と第２の分離層とを備える構成としてもよい。また、上記では、シリコン基板に導入された酸素とシリコン基板とを反応させる熱処理を、分離絶縁膜の焼きしめと同時に行ったが、単独で行うこともできる。また、当該熱処理は、他の熱処理と同時に行ってもよい。さらに、本発明は、シリコン基板に限らず、酸素と反応して絶縁体を構成することが可能な任意の半導体基板に対して適用可能である。加えて、上記実施形態で説明した、成膜やエッチング等の各プロセスは、他の等価なプロセスに置換することが可能である。
【産業上の利用可能性】
【００４３】
本発明は、比較的広い開口幅を有する素子分離を形成する場合であっても、ディッシングの発生を抑制できるという効果を有し、半導体装置およびその製造方法として有用である。
【図面の簡単な説明】
【００４４】
【図１】本発明の一実施形態に係る半導体装置の構成を示す概略断面図
【図２】本発明の一実施形態に係る半導体装置の製造過程を示す工程断面図
【図３】本発明の一実施形態に係る半導体装置の製造過程を示す工程断面図
【図４】従来の半導体装置の製造過程を示す工程断面図
【図５】従来の半導体装置の製造過程を示す工程断面図
【図６】ディッシングの発生メカニズムを示す模式図
【図７】ＣＭＰの過程における分離絶縁膜の表面高さの変動を示す図
【図８】従来の半導体装置の製造方法を示す断面図
【符号の説明】
【００４５】
３、１０３  保護膜
４、１１、１０４  レジストパターン
５、１０５  トレンチ
５ａ、１０５ａ  広い開口幅を有するトレンチ
５ｂ、１０５ｂ  狭い開口幅を有するトレンチ
７、１０７  分離絶縁膜
１０、１００  シリコン基板
１２  酸素注入層
１３  絶縁層（第２の分離層）
１０７ａ  広い開口幅を有するトレンチ上に堆積した分離絶縁膜
１０７ｂ  広いパターン幅を有する保護膜上に堆積した分離絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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