(57)【要約】【課題】半導体基板の溝に埋め込まれた素子分離膜上に抵抗素子を有する半導体装置において、抵抗素子と半導体基板の間でショートが発生することを抑制する。【解決手段】本半導体装置の製造方法は、第２素子領域１ａに位置する半導体基板１、及び素子分離膜２ａを、絶縁性のマスク膜５４で覆う工程と、マスク膜５４をマスクとして半導体基板１を熱酸化することにより、第１素子領域１ｂに位置する半導体基板１に、第１トランジスタのゲート絶縁膜３ｂを形成する工程と、マスク膜５４を、素子分離膜２ａの少なくとも一部上に位置する部分を除いて除去する工程と、半導体基板１を熱酸化することにより、第２素子領域１ａに位置する半導体基板１に、第２トランジスタのゲート絶縁膜３ａを形成する工程と、素子分離膜２ａ上に残存するマスク膜５４上に、抵抗素子４ｃを形成する工程とを具備する。【選択図】図２
2008205367.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に溝を形成し、該溝に素子分離膜を埋め込む工程と、
前記素子分離膜の一部上に絶縁膜を形成する工程と、
前記絶縁膜上に抵抗素子を形成する工程と、
を具備する半導体装置の製造方法。
【請求項２】
半導体基板に、第１素子領域及び第２素子領域それぞれに位置する溝を形成し、該溝に素子分離膜を埋め込む工程と、
前記第２素子領域に位置する前記半導体基板、及び前記素子分離膜を、絶縁性のマスク膜で覆う工程と、
前記マスク膜をマスクとして前記半導体基板を熱酸化することにより、前記第１素子領域に位置する前記半導体基板に、第１トランジスタのゲート絶縁膜である第１ゲート絶縁膜を形成する工程と、
前記マスク膜を、前記素子分離膜の少なくとも一部上に位置する部分を除いて除去する工程と、
前記半導体基板を熱酸化することにより、前記第２素子領域に位置する前記半導体基板に、第２トランジスタのゲート絶縁膜である第２ゲート絶縁膜を形成する工程と、
前記素子分離膜上に残存する前記マスク膜上に、抵抗素子を形成する工程と、
を具備する半導体装置の製造方法。
【請求項３】
半導体基板上にマスクパターンを形成し、該マスクパターンをマスクとして前記半導体基板をエッチングすることにより、第１素子領域に位置する前記半導体基板に溝を形成する工程と、
前記マスクパターンをマスクとして前記半導体基板を熱酸化することにより、前記溝に、前記半導体基板の熱酸化膜からなる第１素子分離膜を形成する工程と、
前記マスクパターンを除去する工程と、
第２素子領域に位置する前記半導体基板に溝を形成する工程と、
前記溝に第２素子分離膜を埋め込む工程と、
前記第２素子領域に位置する前記半導体基板、及び前記第２素子分離膜を、絶縁性のマスク膜で覆う工程と、
前記マスク膜をマスクとして前記半導体基板を熱酸化することにより、前記第１素子領域に位置する前記半導体基板に、第１トランジスタのゲート絶縁膜である第１ゲート絶縁膜を形成する工程と、
前記マスク膜を、前記第２素子分離膜の少なくとも一部上に位置する部分を除いて除去する工程と、
前記半導体基板を熱酸化することにより、前記第２素子領域に位置する前記半導体基板に、第２トランジスタのゲート絶縁膜である第２ゲート絶縁膜を形成する工程と、
前記第２素子分離膜上に残存する前記マスク膜上に、抵抗素子を形成する工程と、
を具備する半導体装置の製造方法。
【請求項４】
半導体基板上にマスクパターンを形成し、該マスクパターンをマスクとして前記半導体基板を熱酸化することにより、前記半導体基板に、第１素子領域に位置する第１素子分離膜を形成する工程と、
前記マスクパターンを除去する工程と、
第２素子領域に位置する前記半導体基板に溝を形成する工程と、
前記溝に第２素子分離膜を埋め込む工程と、
前記第２素子領域に位置する前記半導体基板、及び前記第２素子分離膜を、絶縁性のマスク膜で覆う工程と、
前記マスク膜をマスクとして前記半導体基板を熱酸化することにより、前記第１素子領域に位置する前記半導体基板に、第１トランジスタのゲート絶縁膜である第１ゲート絶縁膜を形成する工程と、
前記マスク膜を、前記第２素子分離膜の少なくとも一部上に位置する部分を除いて除去する工程と、
前記半導体基板を熱酸化することにより、前記第２素子領域に位置する前記半導体基板に、第２トランジスタのゲート絶縁膜である第２ゲート絶縁膜を形成する工程と、
前記第２素子分離膜上に残存する前記マスク膜上に、抵抗素子を形成する工程と、
を具備する半導体装置の製造方法。
【請求項５】
前記抵抗素子を形成する工程は、
前記第１ゲート絶縁膜上、前記第２ゲート絶縁膜上、及び前記マスク膜上に、導電膜を形成する工程と、
前記導電膜を選択的に除去することにより、前記第１ゲート絶縁膜上に位置する前記第１トランジスタのゲート電極、前記第２ゲート絶縁膜上に位置する前記第２トランジスタのゲート電極、及び前記抵抗素子を形成する工程と、
を具備する請求項２〜４のいずれか一項に記載の半導体装置の製造方法。
【請求項６】
前記第１ゲート絶縁膜は、前記第２ゲート絶縁膜より厚い請求項２〜５のいずれか一項に記載の半導体装置の製造方法。
【請求項７】
半導体基板に埋め込まれた素子分離膜と、
前記素子分離膜の一部上に形成された絶縁膜と、
前記絶縁膜上に位置する抵抗素子と、
を具備する半導体装置。
【請求項８】
半導体基板の第１素子領域に形成され、第１ゲート絶縁膜を有する第１トランジスタと、
前記半導体基板の第２素子領域に形成され、前記第１ゲート絶縁膜より薄い第２ゲート絶縁膜を有する第２トランジスタと、
前記半導体基板に埋め込まれた素子分離膜と、
前記素子分離膜の一部上に形成された絶縁膜と、
前記絶縁膜上に位置する抵抗素子と、
を具備する半導体装置。
【請求項９】
半導体基板の第１素子領域に形成され、第１ゲート絶縁膜を有する第１トランジスタと、
前記半導体基板の第２素子領域に形成され、前記第１ゲート絶縁膜より薄い第２ゲート絶縁膜を有する第２トランジスタと、
前記第１素子領域に位置する前記半導体基板に形成された溝内に位置し、前記半導体基板の熱酸化膜からなる第１素子分離膜と、
前記第２素子領域に位置する前記半導体基板に埋め込まれた第２素子分離膜と、
前記第２素子分離膜の一部上に形成された絶縁膜と、
前記絶縁膜上に位置する抵抗素子と、
を具備する半導体装置。
【請求項１０】
半導体基板の第１素子領域に形成され、第１ゲート絶縁膜を有する第１トランジスタと、
前記半導体基板の第２素子領域に形成され、前記第１ゲート絶縁膜より薄い第２ゲート絶縁膜を有する第２トランジスタと、
前記第１素子領域に位置する前記半導体基板に形成され、ＬＯＣＯＳ酸化膜からなる第１素子分離膜と、
前記第２素子領域に位置する前記半導体基板に埋め込まれた第２素子分離膜と、
前記第２素子分離膜の一部上に形成された絶縁膜と、
前記絶縁膜上に位置する抵抗素子と、
を具備する半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板の溝に埋め込まれた素子分離膜上に抵抗素子を有する半導体装置の製造方法及び半導体装置に関する。特に本発明は、抵抗素子と半導体基板の間でショートが発生することを抑制できる半導体装置の製造方法及び半導体装置に関する。
【背景技術】
【０００２】
図４は、従来の半導体装置の構成を説明するための断面図である。本図に示す半導体装置は、第１素子領域１００ｂに位置する第１トランジスタ、第２素子領域１００ａに位置する第２トランジスタ、及び抵抗素子１０４ｃを有する。抵抗素子１０４ｃは、第２素子領域１００ａに形成された素子分離膜１０２ａ上に配置されている。素子分離膜１０２ａはトレンチアイソレーション法により形成された膜であり、半導体基板１００に形成された溝に埋め込まれている。第１トランジスタの駆動電圧は、第２トランジスタの駆動電圧より高く、例えば抵抗素子１０４ｃとともにパワー回路を形成している。第２トランジスタは、例えば制御回路を形成している。これに類似する技術が、特許文献１に開示されている。特許文献１に記載の技術は、ＬＯＣＯＳ酸化法により形成された素子分離膜上に抵抗素子が配置されている。
【０００３】
【特許文献１】特開平３−２６３３６７号公報（図３）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
素子分離膜をトレンチアイソレーション法により半導体基板の溝に埋め込む場合、まず半導体基板を選択的に除去して溝を形成する必要がある。このとき、溝の底面にエッチング残りとして柱状の凸部（例えば図４において符号１００ｅで示す部分）が形成される場合がある。またその溝に素子分離膜を埋め込む工程は、溝及び半導体基板上に絶縁膜を形成し、半導体基板上に位置する絶縁膜をＣＭＰ法などにより除去する工程になる。この工程において、素子分離膜の表面にマイクロスクラッチ（例えば図４において符号１０２ｂで示す部分）が形成されることがある。
【０００５】
このため、トレンチアイソレーション法により形成された素子分離膜は、ＬＯＣＯＳ酸化法で形成された素子分離膜と比較して、局所的に膜厚が薄くなることがある。この薄くなった部分の上に抵抗素子が配置された場合、抵抗素子と半導体基板の間でショートが生じる可能性がある。
【０００６】
本発明は上記のような事情を考慮してなされたものであり、その目的は、半導体基板の溝に埋め込まれた素子分離膜上に抵抗素子を配置する場合に、抵抗素子と半導体基板の間でショートが発生することを抑制できる半導体装置の製造方法及び半導体装置を提供することにある。
【課題を解決するための手段】
【０００７】
上記課題を解決するため、本発明に係る半導体装置の製造方法は、半導体基板に溝を形成し、該溝に素子分離膜を埋め込む工程と、
前記素子分離膜の一部上に絶縁膜を形成する工程と、
前記絶縁膜上に抵抗素子を形成する工程とを具備する。
【０００８】
この半導体装置の製造方法によれば、前記溝の底面に凸部が形成された場合や、前記素子分離膜の表面にマイクロスクラッチが形成された場合など、前記素子分離膜が部分的に薄くなった場合でも、前記抵抗素子と前記素子分離膜の間には前記絶縁膜が位置しているため、前記抵抗素子と前記半導体基板の間でショートが発生することを抑制できる。
【０００９】
本発明に係る半導体装置の製造方法は、半導体基板に、第１素子領域及び第２素子領域それぞれに位置する溝を形成し、該溝に素子分離膜を埋め込む工程と、
前記第２素子領域に位置する前記半導体基板、及び前記素子分離膜を、絶縁性のマスク膜で覆う工程と、
前記マスク膜をマスクとして前記半導体基板を熱酸化することにより、前記第１素子領域に位置する前記半導体基板に、第１トランジスタのゲート絶縁膜である第１ゲート絶縁膜を形成する工程と、
前記マスク膜を、前記素子分離膜の少なくとも一部上に位置する部分を除いて除去する工程と、
前記半導体基板を熱酸化することにより、前記第２素子領域に位置する前記半導体基板に、第２トランジスタのゲート絶縁膜である第２ゲート絶縁膜を形成する工程と、
前記素子分離膜上に残存する前記マスク膜上に、抵抗素子を形成する工程とを具備する。
【００１０】
本発明に係る他の半導体装置の製造方法は、半導体基板上にマスクパターンを形成し、該マスクパターンをマスクとして前記半導体基板をエッチングすることにより、第１素子領域に位置する前記半導体基板に溝を形成する工程と、
前記マスクパターンをマスクとして前記半導体基板を熱酸化することにより、前記溝に、前記半導体基板の熱酸化膜からなる第１素子分離膜を形成する工程と、
前記マスクパターンを除去する工程と、
第２素子領域に位置する前記半導体基板に溝を形成する工程と、
前記溝に第２素子分離膜を埋め込む工程と、
前記第２素子領域に位置する前記半導体基板、及び前記第２素子分離膜を、絶縁性のマスク膜で覆う工程と、
前記マスク膜をマスクとして前記半導体基板を熱酸化することにより、前記第１素子領域に位置する前記半導体基板に、第１トランジスタのゲート絶縁膜である第１ゲート絶縁膜を形成する工程と、
前記マスク膜を、前記第２素子分離膜の少なくとも一部上に位置する部分を除いて除去する工程と、
前記半導体基板を熱酸化することにより、前記第２素子領域に位置する前記半導体基板に、第２トランジスタのゲート絶縁膜である第２ゲート絶縁膜を形成する工程と、
前記第２素子分離膜上に残存する前記マスク膜上に、抵抗素子を形成する工程とを具備する。
【００１１】
本発明に係る他の半導体装置の製造方法は、半導体基板上にマスクパターンを形成し、該マスクパターンをマスクとして前記半導体基板を熱酸化することにより、前記半導体基板に、第１素子領域に位置する第１素子分離膜を形成する工程と、
前記マスクパターンを除去する工程と、
第２素子領域に位置する前記半導体基板に溝を形成する工程と、
前記溝に第２素子分離膜を埋め込む工程と、
前記第２素子領域に位置する前記半導体基板、及び前記第２素子分離膜を、絶縁性のマスク膜で覆う工程と、
前記マスク膜をマスクとして前記半導体基板を熱酸化することにより、前記第１素子領域に位置する前記半導体基板に、第１トランジスタのゲート絶縁膜である第１ゲート絶縁膜を形成する工程と、
前記マスク膜を、前記第２素子分離膜の少なくとも一部上に位置する部分を除いて除去する工程と、
前記半導体基板を熱酸化することにより、前記第２素子領域に位置する前記半導体基板に、第２トランジスタのゲート絶縁膜である第２ゲート絶縁膜を形成する工程と、
前記第２素子分離膜上に残存する前記マスク膜上に、抵抗素子を形成する工程とを具備する。
【００１２】
上記３つの半導体装置の製造方法によれば、前記素子分離膜が部分的に薄くなった場合でも、前記抵抗素子と前記素子分離膜の間には前記マスク膜が位置しているため、前記抵抗素子と前記半導体基板の間でショートが発生することを抑制できる。また、前記マスク膜は、前記第２ゲート絶縁膜を形成するときの選択酸化膜の一部であるため、前記マスク膜を形成する工程を新たに設ける必要はない。このため、工程数の増加を抑制できる。
【００１３】
前記抵抗素子を形成する工程は、例えば、前記第１ゲート絶縁膜上、前記第２ゲート絶縁膜上、及び前記マスク膜上に、導電膜を形成する工程と、前記導電膜を選択的に除去することにより、前記第１ゲート絶縁膜上に位置する前記第１トランジスタのゲート電極、前記第２ゲート絶縁膜上に位置する前記第２トランジスタのゲート電極、及び前記抵抗素子を形成する工程とを具備する。
また、前記マスク膜が選択酸化膜をかねているため、前記第１ゲート絶縁膜を前記第２ゲート絶縁膜より厚くすることができる。
【００１４】
本発明に係る半導体装置は、半導体基板に埋め込まれた素子分離膜と、
前記素子分離膜の一部上に形成された絶縁膜と、
前記絶縁膜上に位置する抵抗素子とを具備する。
【００１５】
本発明に係る他の半導体装置は、半導体基板の第１素子領域に形成され、第１ゲート絶縁膜を有する第１トランジスタと、
前記半導体基板の第２素子領域に形成され、前記第１ゲート絶縁膜より薄い第２ゲート絶縁膜を有する第２トランジスタと、
前記半導体基板に埋め込まれた素子分離膜と、
前記素子分離膜の一部上に形成された絶縁膜と、
前記絶縁膜上に位置する抵抗素子とを具備する。
【００１６】
本発明に係る他の半導体装置は、半導体基板の第１素子領域に形成され、第１ゲート絶縁膜を有する第１トランジスタと、
前記半導体基板の第２素子領域に形成され、前記第１ゲート絶縁膜より薄い第２ゲート絶縁膜を有する第２トランジスタと、
前記第１素子領域に位置する前記半導体基板に形成された溝内に位置し、前記半導体基板の熱酸化膜からなる第１素子分離膜と、
前記第２素子領域に位置する前記半導体基板に埋め込まれた第２素子分離膜と、
前記第２素子分離膜の一部上に形成された絶縁膜と、
前記絶縁膜上に位置する抵抗素子とを具備する。
【００１７】
本発明に係る他の半導体装置は、半導体基板の第１素子領域に形成され、第１ゲート絶縁膜を有する第１トランジスタと、
前記半導体基板の第２素子領域に形成され、前記第１ゲート絶縁膜より薄い第２ゲート絶縁膜を有する第２トランジスタと、
前記第１素子領域に位置する前記半導体基板に形成され、ＬＯＣＯＳ酸化膜からなる第１素子分離膜と、
前記第２素子領域に位置する前記半導体基板に埋め込まれた第２素子分離膜と、
前記第２素子分離膜の一部上に形成された絶縁膜と、
前記絶縁膜上に位置する抵抗素子とを具備する。
【発明を実施するための最良の形態】
【００１８】
以下、図面を参照して本発明の実施形態について説明する。図１及び図２の各図は、本発明の第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。本実施形態により製造される半導体装置は、パワー回路を構成する第１トランジスタを第１素子領域１ｂに有しており、制御回路を構成する第２トランジスタを第２素子領域１ａに有しており、かつ素子分離膜２ａ上に抵抗素子４ｃを有している。抵抗素子４ｃは、例えばパワー回路を構成しており、３０Ｖ以上の電圧が加わる。
【００１９】
まず図１（Ａ）に示すように、シリコン基板１上に開口パターンを有するマスク膜（例えば窒化シリコン膜：図示せず）を形成する。次いでマスク膜及び開口パターンの一部をフォトレジスト膜（図示せず）で覆い、このフォトレジスト膜をマスクとしてシリコン基板１に不純物を導入する。これにより、第１素子領域１ｂに位置するシリコン基板１には、第１トランジスタの低濃度不純物領域６ｂが形成される。その後、フォトレジスト膜を除去する。
【００２０】
次いで、マスク膜をマスクとしてシリコン基板１をエッチングし、第２素子領域１ａ及び第１素子領域１ｂに位置するシリコン基板１に溝を形成する。このとき、溝の底部に柱状の凸部１ｅが形成されることがある。
【００２１】
次いで、この溝内及びマスク膜上に絶縁膜（例えば酸化シリコン膜）をＣＶＤ法により形成し、その後、マスク膜上に位置する絶縁膜及びマスク膜をＣＭＰ法又はエッチバックにより除去する。これにより、溝に素子分離膜２ａが埋め込まれる。このとき、素子分離膜２の表面にマイクロスクラッチ２ｃが形成されることがある。
次いでシリコン基板１に、第２素子領域のウェル１ｃ、及び第１素子領域のウェル１ｄを形成する。
【００２２】
次いで図１（Ｂ）に示すように、シリコン基板１上及び素子分離膜２ａ上に窒化シリコン膜５４を形成する。次いで、第１素子領域１ｂに位置する窒化シリコン膜５４を選択的に除去し、開口パターンを形成する。次いで、窒化シリコン膜５４をマスクとしてシリコン基板１を熱酸化する。これにより、第１素子領域１ｂに位置するシリコン基板１には、第１トランジスタのゲート絶縁膜３ｂが形成される。この状態においてゲート絶縁膜３ｂは、必要な厚さを有していない。なお窒化シリコン膜５４は、第１トランジスタのゲート絶縁膜３ｂを形成するときに、他の領域に熱酸化膜が形成されることを抑制するために形成される。
【００２３】
次いで図２（Ａ）に示すように、素子分離膜２ａ上に位置する窒化シリコン膜５４の一部上及びゲート絶縁膜３ｂ上を、フォトレジスト膜５６で覆い、フォトレジスト膜５６をマスクとして窒化シリコン膜５４をエッチングする。これにより、窒化シリコン膜５４は、素子分離膜２ａの一部上に位置する部分を除いて除去される。
【００２４】
その後図２（Ｂ）に示すように、フォトレジスト膜５６を除去する。次いで、シリコン基板１を熱酸化する。これにより、第２素子領域１ａに位置するシリコン基板１には、第２トランジスタのゲート絶縁膜３ａが形成され、かつゲート絶縁膜３ｂが必要な厚さになる。
【００２５】
次いでゲート絶縁膜３ａ，３ｂ、素子分離膜２ａ、及び窒化シリコン膜５４を含む全面上に、ポリシリコン膜をＣＶＤ法により形成する。次いでポリシリコン膜上にレジストパターン（図示せず）を形成し、このレジストパターンをマスクとしてポリシリコン膜をエッチングする。これにより、ゲート絶縁膜３ａ上には第２トランジスタのゲート電極４ａが形成され、ゲート絶縁膜３ｂ上には第１トランジスタのゲート電極４ｂが形成され、窒化シリコン膜５４上には抵抗素子４ｃが形成される。その後、レジストパターンを除去する。
【００２６】
次いで図２（Ｃ）に示すように、抵抗素子４ｃをフォトレジスト膜（図示せず）で覆う。次いで、このフォトレジスト膜、ゲート電極４ａ，４ｂ及び素子分離膜２ａをマスクとしてシリコン基板１に不純物を導入する。これにより、第２素子領域１ａに位置するシリコン基板１には、第２トランジスタの低濃度不純物領域６ａが形成される。その後、フォトレジスト膜を除去する。なお本工程において、抵抗素子４ｃをフォトレジスト膜で覆わなくてもよい。
【００２７】
次いで、ゲート電極４ａを含む全面上に絶縁膜を形成し、この絶縁膜をエッチバックする。これにより、ゲート電極４ａの側壁はサイドウォール５ａで覆われる。本工程において、ゲート電極４ｂ、抵抗素子４ｃの側壁にもサイドウォールが形成され、窒化シリコン膜５４の膜厚によっては窒化シリコン膜５４の側壁にもサイドウォールが形成される。
【００２８】
次いで、抵抗素子４ｃをフォトレジスト膜（図示せず）で覆う。次いで、このフォトレジスト膜、サイドウォール５ａ、ゲート電極４ａ，４ｂ及び素子分離膜２ａをマスクとしてシリコン基板１に不純物を導入する。これにより、第２素子領域１ａに位置するシリコン基板１には、第２トランジスタのソース及びドレインとなる不純物領域７ａが形成され、第１素子領域１ｂに位置するシリコン基板１には、第１トランジスタのソース及びドレインとなる不純物領域７ｂが形成される。その後、フォトレジスト膜を除去する。
【００２９】
以上、本発明の第１の実施形態によれば、素子分離膜２ａ上に配置された窒化シリコン膜５４上に、抵抗素子４ｃを形成している。このため、素子分離膜２ａにマイクロスクラッチ２ｃが形成され、また素子分離膜２ａが埋め込まれた溝の底部に凸部１ｅが形成されて素子分離膜２ａが部分的に薄くなっていても、抵抗素子４ｃとシリコン基板１の間でショートが生じることを抑制できる。
【００３０】
また、上記したように、窒化シリコン膜５４は、第１トランジスタのゲート絶縁膜３ｂを形成するときに、他の領域に熱酸化膜が形成されることを抑制する機能も有している。このため、製造工程数の増加を抑制できる。
【００３１】
図３の各図は、本発明の第２の実施形態に係る半導体装置の製造方法を説明するための断面図である。本実施形態に係る半導体装置の製造方法は、第１素子領域１ｂに位置する素子分離膜の形成方法を除いて、第１の実施形態と同様である。以下、第１の実施形態と同様の構成については同一の符号を付し、説明を省略する。
【００３２】
まず図３（Ａ）に示すように、シリコン基板１上に窒化シリコン膜５０を形成し、窒化シリコン膜５０に、第１素子領域１ｂに位置する開口パターンを形成する。次いで、窒化シリコン膜５０及び開口パターンの一部上をフォトレジスト膜（図示せず）で覆い、このフォトレジスト膜をマスクとしてシリコン基板１に不純物を導入する。これにより、シリコン基板１には第１トランジスタの低濃度不純物領域６ｂが形成される。その後、レジストパターンを除去する。
【００３３】
次いで、窒化シリコン膜５０をマスクとしてシリコン基板１をエッチングする。これにより、第１素子領域１ｂに位置するシリコン基板１には溝が形成される。次いで、窒化シリコン膜５０をマスクとしてシリコン基板１を熱酸化する。これにより、溝の底部及び側面の近傍に位置するシリコン基板１は熱酸化され、素子分離膜２ｂが形成される。
【００３４】
その後、図３（Ｂ）に示すように、窒化シリコン膜５０を除去する。次いで、第１素子領域１ｂに位置するシリコン基板１に、ウェル１ｄを形成する。次いで第２素子領域１ａに位置するシリコン基板１に、素子分離膜２ａを埋め込み、さらに第２素子領域１ａに位置するシリコン基板１に、ウェル１ｃを形成する。ウェル１ｃ，１ｄの形成方法及び素子分離膜２ａの形成方法は、第１の実施形態と同様である。
【００３５】
次いで、図３（Ｃ）に示すように、窒化シリコン膜５４、ゲート絶縁膜３ａ，３ｂ、ゲート電極４ａ，４ｂ及び抵抗素子４ｃ、低濃度不純物領域６ａ、サイドウォール５ａ、並びに不純物領域７ａ，７ｂを形成する。これらの形成方法は第１の実施形態と同様である。
本実施形態によっても、第１の実施形態と同様の効果を得ることができる。
【００３６】
尚、本発明は上述した実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。例えば窒化シリコン膜５４の代わりに他の絶縁膜（例えば酸化シリコン膜）を用いてもよい。この場合、窒化シリコン膜５４を選択的に除去して素子分離膜２ａ上に窒化シリコン膜５４を残す工程において、窒化シリコン膜５４を素子分離膜２ａ上に残さない。ただしゲート絶縁膜３ｂはフォトレジスト膜５６で保護する。また、窒化シリコン膜５４を除去した後、抵抗素子４ｃとなるポリシリコン膜を形成する前に、素子分離膜２ａの一部上に絶縁膜（例えば酸化シリコン膜）を形成し、この絶縁膜上に抵抗素子４ｃを設ける。
【００３７】
また第２の実施形態において、素子分離膜２ｂを形成する際に、シリコン基板１に溝を形成しなくてもよい、この場合、素子分離膜２ｂはＬＯＣＯＳ酸化膜になる。
【図面の簡単な説明】
【００３８】
【図１】各図は第１の実施形態に係る半導体装置の製造方法を説明するための断面図。
【図２】各図は図１の次の工程を説明するための断面図。
【図３】各図は第２の実施形態に係る半導体装置の製造方法を説明するための断面図。
【図４】従来の半導体装置を説明するための断面図。
【符号の説明】
【００３９】
１，１００…シリコン基板、１ａ，１００ａ…第２素子領域、１ｂ，１００ｂ…第１素子領域、１ｃ，１ｄ…ウェル、１ｅ…凸部、２ａ，２ｂ，１０２ａ…素子分離膜、２ｃ…マイクロスクラッチ、４ａ，４ｂ…ゲート電極、４ｃ，１０４ｃ…抵抗素子、５ａ…サイドウォール、６ａ，６ｂ…低濃度不純物領域、７ａ，７ｂ…不純物領域、５０，５４…窒化シリコン膜、５６…フォトレジスト膜
【図１】
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【図２】
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【図３】
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【図４】
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