(57)【要約】【課題】  従来の接合型ＦＥＴにおいては、チャネル領域をエピタキシャル層で形成するため、浅いチャネル領域が形成できず、高周波特性の改善に限界があった。また分離領域とチャネル領域のｐｎ接合の不純物濃度差が大きく、リーク電流が低減できなかった。またチャネル領域が深いため、内部抵抗も高く、ノイズ特性の改善が図れなかった。【解決手段】  浅いチャネル領域をイオン注入および拡散で選択的に形成する。チャネル領域が比較的低濃度のｐ型半導体層とｐｎ接合を形成するので、接合容量の低減による高周波特性の改善とリーク電流の低減が実現できる。またゲート領域もイオン注入により浅く形成できるので、内部抵抗の低減によるノイズ低減が図れる。更にソース領域およびドレイン領域をチャネル領域を貫通させることにより耐圧および静電破壊特性を向上させることができる。【選択図】    図１
2008108793.tif 000002
【特許請求の範囲】
【請求項１】
一導電型の半導体基板と、
該基板上に設けられた一導電型半導体層と、
該一導電型半導体層の表面に設けられ、端部が前記一導電型半導体層とｐｎ接合を形成する逆導電型のチャネル領域と、
該チャネル領域の一部に該チャネル領域を貫通して設けられた逆導電型のソース領域およびドレイン領域と、
前記チャネル領域表面に設けられた一導電型のゲート領域と、
を具備することを特徴とする接合型ＦＥＴ。
【請求項２】
一導電型の半導体基板と、
該基板上に設けられた一導電型半導体層と、
該一導電型半導体層の表面に島状に設けられ、端部が前記一導電型半導体層とｐｎ接合を形成する逆導電型のチャネル領域と、
該チャネル領域の一部に該チャネル領域を貫通して設けられた逆導電型のソース領域およびドレイン領域と、
前記チャネル領域表面に設けられた一導電型のゲート領域と、
該ゲート領域上に設けられ、該ゲート領域とコンタクトする導電層を具備することを特徴とする接合型ＦＥＴ。
【請求項３】
前記導電層は不純物を含有した半導体層であることを特徴とする請求項２に記載の接合型ＦＥＴ。
【請求項４】
前記導電層は、上面の幅が前記ゲート領域の幅より大きいことを特徴とする請求項２に記載の接合型ＦＥＴ。
【請求項５】
前記チャネル領域下方で前記ソース領域及び前記ドレイン領域が前記半導体層とｐｎ接合を形成することを特徴とする請求項１または請求項２に記載の接合型ＦＥＴ。
【請求項６】
一導電型の半導体基板上に一導電型半導体層を設け、該一導電型半導体層の表面に逆導電型不純物をイオン注入し、端部が前記一導電型半導体層とｐｎ接合を形成する逆導電型のチャネル領域を形成する工程と、
前記チャネル領域表面に一導電型のゲート領域を形成する工程と、
前記チャネル領域の一部に該チャネル領域を貫通する逆導電型のソース領域およびドレイン領域を形成する工程と、
を具備することを特徴とする接合型ＦＥＴの製造方法。
【請求項７】
一導電型の半導体基板上に一導電型半導体層を設け、該一導電型半導体層の表面に逆導電型不純物をイオン注入し、端部が前記一導電型半導体層とｐｎ接合を形成する逆導電型のチャネル領域を島状に形成する工程と、
前記チャネル領域表面に一導電型不純物をイオン注入する工程と、
前記チャネル領域表面に導電層を形成する工程と、
前記チャネル領域表面に一導電型のゲート領域を形成する工程と、
前記チャネル領域の一部に該チャネル領域を貫通する逆導電型のソース領域およびドレイン領域を形成する工程と、
を具備することを特徴とする接合型ＦＥＴの製造方法。
【請求項８】
前記チャネル領域表面に逆導電型不純物をイオン注入した後、該逆導電型不純物と前記一導電型不純物を同時に拡散して前記ソース領域およびドレイン領域と前記ゲート領域とを同時に形成することを特徴とする請求項７に記載の接合型ＦＥＴの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、接合型ＦＥＴおよびその製造方法に係り、特に高耐圧で高周波特性およびノイズ特性を向上できる接合型ＦＥＴおよびその製造方法に関する。
【背景技術】
【０００２】
従来の接合型ＦＥＴは、例えばｐ型半導体基板にチャネル領域となるｎ型ウェル領域を設け、ｎ型ウェル領域にｎ＋型ソース領域およびドレイン領域を設け、ソース領域およびドレイン領域間にゲート領域を形成している（例えば特許文献１参照。）。
【０００３】
図９を参照して、従来の接合型ＦＥＴ２００を説明する。図９（Ａ）は従来の接合型ＦＥＴ２００を示す平面図であり、図９（Ｂ）は図９（Ａ）のｂ−ｂ線の断面図である。
【０００４】
ｐ型基板２１上にｐ型エピタキシャル層２２を成長させた後、ｎ型エピタキシャル層を形成する。ｐ型基板２１に達するｐ＋型分離領域２３を形成してｎ型ウェル領域２４を区画し取り囲む。ｎ型ウェル領域はチャネル領域２４となる。
【０００５】
チャネル領域２４の表面からｎ＋型ソース領域２５およびｎ＋型ドレイン領域２６が形成され、ソース電極２９およびドレイン電極３０が絶縁膜４０に設けられたコンタクト孔を通してソース領域２５およびドレイン領域２６にそれぞれ接続されている。また、ソース領域２５とドレイン領域２６の間にゲート領域２７が形成されている。
【０００６】
図１０を参照して、従来の接合型ＦＥＴ２００の製造方法を説明する。
【０００７】
まず、ｐ型基板２１にｐ型エピタキシャル層２２とｎ型エピタキシャル層２４’を積層し、ｐ＋型分離領域（ＩＳＯ）２３によりチャネル領域となるｎ型ウェル領域２４を分離する（図１０（Ａ））。酸化膜４０の所定の位置を開口し、ｐ型不純物を注入・拡散してｐ＋型のゲート領域２７を形成する。この不純物濃度は１０１８ｃｍ−３オーダーである（図１０（Ｂ））。その後、ソース領域２５およびドレイン領域２６となる所定の位置の酸化膜４０を開口して、ｎ型不純物（例えばＰ）を注入・拡散してｎ＋型のソース領域２５およびドレイン領域２６を形成する（図１０（Ｃ））。更にソース領域２５およびドレイン領域２６にコンタクトするソース電極２９およびドレイン電極３０を形成し、裏面にゲート電極３１を形成する（図１０（Ｄ））。
【特許文献１】特開平０８−２２７９００号公報  （第２頁  第６図）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ＲＦ（高周波）アンプに採用される接合型ＦＥＴは、高周波特性が重要である。従来の接合型ＦＥＴ２００はチャネル領域２４の深さｄ２１（図９（Ｂ）参照）が浅く形成できないため、これをＲＦアンプに採用する場合には例えば１ＭＨｚ程度の比較的低い周波数帯での使用が一般的であった。
【０００９】
ここで、接合型ＦＦＴの高周波特性を示す遮断周波数ｆＴは、チャネル領域２４と、ｐ型エピタキシャル層２２およびｐ＋型分離領域２３とで形成されるｐｎ接合容量と大きく関わり、ｐｎ接合容量の低減が遮断周波数ｆＴの向上に寄与する。
【００１０】
ところで図１０の如く、従来のチャネル領域２４は、ｎ型エピタキシャル層２４’を分離領域によって分離することにより形成している。このｎ型エピタキシャル層２４’は、例えば２μｍ程度までの厚みが限界であり、これ以上薄い場合はエピタキシャル層の形成時のばらつきを管理しにくく、すなわちチャネル領域２４の特性がばらつく問題がある。
【００１１】
つまり従来の構造では、チャネル領域２４と、ｐ型エピタキシャル層２２およびｐ＋型分離領域２３とで形成されるｐｎ接合面積は、ｎ型エピタキシャル層２４’の厚み（チャネル領域２４の深さ）ｄ２１の制約を受けてしまい、ｐｎ接合容量の低減による高周波特性の向上が図れない問題があった。
【００１２】
また、従来構造においてはノイズ特性の改善も進まない問題があった。ノイズ特性の改善にはリーク電流の低減や、動作部の内部抵抗の低減が必要であるが、従来構造の接合型ＦＥＴ２００では、動作部となるチャネル領域２４と、周囲のｐ型領域で形成されるｐｎ接合部分のリーク電流の発生が避けられなかった。
【００１３】
すなわち、図９の構造においては、チャネル領域２４はｎ型エピタキシャル層２４’をｐ型の分離領域（ＩＳＯ）２３で分離することにより形成される。そしてゲート領域２７はチャネル領域２４の周囲に設けられた分離領域（ＩＳＯ）２３とコンタクトし、これを介して基板裏面のゲート電極３１と接続する。つまり、装置の入力抵抗を低くするため、電流経路となるｐ型の分離領域２３は不純物濃度が高濃度（１Ｅ１９ｃｍ−３以上）になっている。このため、チャネル領域２４と分離領域２３とのｐｎ接合は、その不純物濃度差が大きく、リーク電流も大きくなってしまう。
【００１４】
また、上記の如くチャネル領域２４の深さｄ２１が深いと、動作部の内部抵抗の低減も阻んでしまう。接合型ＦＥＴ２００のＩｄｓｓ（またはピンチオフ電圧）は、ゲート領域２７直下の深さ（ゲート領域２７からチャネル領域２３底部までの深さ）ｄ２２と、チャネル領域２４の不純物濃度、ゲート領域２７の幅（ゲート長）ｗ２１により決定される。
【００１５】
すなわち、ゲート長ｗ２１とチャネル領域２４の不純物濃度を一定として所定のＩｄｓｓを確保する場合、自ずとゲート領域２７直下の深さｄ２２が決定する。そしてこの深さｄ２２は、チャネル領域２４の深さｄ２１によらないため、従来構造の如くチャネル領域２４の深さｄ２１がある程度（２μｍ）より浅く設けられない場合、所定のゲート領域２７直下の深さｄ２２を確保するためには、ゲート領域２７深さｄ２３を深く形成する必要がある。
【００１６】
ゲート領域２７深さｄ２３が深いと、ソース領域２５−ゲート領域２７直下−ドレイン領域２６に形成される信号経路長が長くなる。またゲート領域２７は不純物の拡散により形成されるため、ゲート領域２７を深く形成すると横拡散（基板の水平方向の拡散）も進み、信号経路長の低減が図れない。このため内部抵抗が増大し、ノイズ特性が劣化してしまう。
【００１７】
更に、ノイズ特性の向上は、チャネル領域２４の不純物濃度を高く（４Ｅ１６ｃｍ−３程度）して相互コンダクタンスｇｍを向上させることによっても実現できる。
【００１８】
しかし、従来構造においてチャネル領域２４の不純物濃度を高めると、耐圧が劣化する問題があった。
【課題を解決するための手段】
【００１９】
本発明はかかる課題に鑑みてなされ、第１に、一導電型の半導体基板と、該基板上に設けられた一導電型半導体層と、該一導電型半導体層の表面に設けられ、端部が前記一導電型半導体層とｐｎ接合を形成する逆導電型のチャネル領域と、該チャネル領域の一部に該チャネル領域を貫通して設けられた逆導電型のソース領域およびドレイン領域と、前記チャネル領域表面に設けられた一導電型のゲート領域と、を具備することにより解決するものである。
【００２０】
第２に、一導電型の半導体基板と、該基板上に設けられた一導電型半導体層と、該一導電型半導体層の表面に島状に設けられ、端部が前記一導電型半導体層とｐｎ接合を形成する逆導電型のチャネル領域と、該チャネル領域の一部に該チャネル領域を貫通して設けられた逆導電型のソース領域およびドレイン領域と、前記チャネル領域表面に設けられた一導電型のゲート領域と、該ゲート領域上に設けられ、該ゲート領域とコンタクトする導電層を具備することにより解決するものである。
【００２１】
第３に、一導電型の半導体基板上に一導電型半導体層を設け、該一導電型半導体層の表面に逆導電型不純物をイオン注入し、端部が前記一導電型半導体層とｐｎ接合を形成する逆導電型のチャネル領域を形成する工程と、前記チャネル領域表面に一導電型のゲート領域を形成する工程と、前記チャネル領域の一部に該チャネル領域を貫通する逆導電型のソース領域およびドレイン領域を形成する工程と、を具備することにより解決するものである。
【００２２】
第４に、一導電型の半導体基板上に一導電型半導体層を設け、該一導電型半導体層の表面に逆導電型不純物をイオン注入し、端部が前記一導電型半導体層とｐｎ接合を形成する逆導電型のチャネル領域を島状に形成する工程と、前記チャネル領域表面に一導電型不純物をイオン注入する工程と、前記チャネル領域表面に導電層を形成する工程と、前記チャネル領域表面に一導電型のゲート領域を形成する工程と、前記チャネル領域の一部に該チャネル領域を貫通する逆導電型のソース領域およびドレイン領域を形成する工程と、を具備することにより解決するものである。
【発明の効果】
【００２３】
本発明によれば、以下の効果が得られる。
【００２４】
第１に、チャネル領域をイオン注入で形成することにより、チャネル領域の深さを浅く形成できる。これにより、ゲート領域（ｐ型半導体層）とチャネル領域とのｐｎ接合面積を従来より低減でき、遮断周波数ｆＴの向上による高周波特性の改善を図ることができる。
【００２５】
第２に、チャネル領域は、従来より低濃度のｐ型半導体層とｐｎ接合を形成する。このため高濃度のｐ型不純物領域である分離領域とチャネル領域（ウェル領域）がｐｎ接合を形成していた従来構造（図９）と比較して、チャネル領域端部（側面）のｐｎ接合の不純物濃度差を小さくできる。ｐｎ接合の不純物濃度差が小さくなることにより、チャネル領域端部でのリーク電流ＩＧＳＳを低減できる。
【００２６】
第３に、チャネル領域に伴いゲート領域も従来より浅く形成できる。つまり、従来と同等のＩｄｓｓを維持するために、ゲート領域直下の深さを従来と同等とすると、チャネル領域を浅く形成した分、ゲート領域も浅く形成できる。
【００２７】
これにより、ソース領域−ゲート領域下方−ドレイン領域の信号経路を短くでき、内部抵抗の低減によってノイズ特性を改善できる。
【００２８】
また、ゲート領域の拡散深さが浅いとその分、ゲート領域の横拡散も小さくなる。ソース領域およびドレイン領域は、ゲート領域と所定の離間距離で設けられるため、ソース領域−ゲート領域間、およびドレイン領域−ゲート領域間の距離（パターン）を縮小できる。従ってより信号経路を低減でき、ノイズ特性の改善に寄与できる。
【００２９】
第４に、ゲート領域にコンタクトする導電層を設けることにより、ゲート抵抗を低減できる。ゲート抵抗は入力抵抗となるので、ノイズや歪特性に大きく影響を与えるが、本実施形態によればノイズおよび歪み特性を改善できる。
【００３０】
第５に、チャネル領域となるエピタキシャル層を積層する必要がないので、ウエハのコストが安価になる。
【００３１】
第６に、高濃度の不純物領域であるソース領域およびドレイン領域は、チャネル領域を貫通して設けられるので、チャネル領域内に形成される信号経路において、高濃度の不純物領域の面積が増加する。これにより信号経路の抵抗が低減するので、ノイズ特性に有利となる。
【００３２】
第７に、チャネル領域を貫通するソース領域およびドレイン領域が、バイポーラトランジスタのグラフトベース構造のようになるので、チャネル領域と半導体層とのｐｎ接合に広がる空乏層端部の曲率を緩和できる。これにより、チャネル領域の不純物濃度を従来と同等に維持しても耐圧を高めることができる。
【００３３】
第８に、静電破壊特性が向上する。静電破壊特性を向上するには、チャネル領域の不純物濃度を高める必要がある。一方、チャネル領域の不純物濃度を高めると耐圧が劣化する問題がある。従って、従来構造において所定の耐圧（例えば３０Ｖ）を維持する場合には、不純物濃度を高めて静電破壊特性を向上させる手法を採用できなかった。
【００３４】
しかし、本実施形態では、高濃度不純物領域であるソース領域およびドレイン領域とｐ型半導体層が接合を形成しており、チャネル領域の不純物濃度を高めることなく（従来と同等の不純物濃度を維持して）、静電破壊特性を良好にすることができる。
【００３５】
本発明の製造方法によれば、第１に、分離領域形成工程を削減できる。すなわち、ｐ型半導体層にイオン注入によりチャネル領域を形成するので、従来ｎ型エピタキシャル層の分離のために必要であったｐ＋型の分離領域の形成工程が不要となる。従来の分離領域は、例えばゲート領域等とは別の製造工程であったため、これを不要とすることにより、工程を簡素化できる。
【００３６】
第２に、不純物の拡散領域であるゲート領域を浅く形成できる。従来では、チャネル領域の深さに伴い深いゲート領域を形成する必要があり、長時間の熱処理が必要であった。しかし、本実施形態によれば、ゲート領域を形成するための熱処理時間を、例えば従来の３分の１の時間にすることができる。
【発明を実施するための最良の形態】
【００３７】
本発明による接合型ＦＥＴを、図１から図８を用いて詳細に説明する。
【００３８】
図１は、本実施形態の接合型ＦＥＴ１００を示す図である。図１（Ａ）が平面図であり、図１（Ｂ）が図１（Ａ）のａ−ａ線の一部断面図である。尚、図１（Ａ）においては基板表面の絶縁膜および金属電極（ソース電極およびドレイン電極）を省略する。また、図１（Ｂ）では、１組のソース領域、ドレイン領域、ゲート領域で表わされる１つのセルを示している。
【００３９】
本発明の接合型ＦＥＴ１００は、半導体基板１と、半導体層２と、チャネル領域３と、ソース領域５と、ドレイン領域６と、ゲート領域７と、導電層８とから構成される。
【００４０】
図１（Ａ）を参照し、ｐ型半導体基板１０の表面に、ｎ型のチャネル領域３を設ける。チャネル領域３表面には、ストライプ状に、ｐ型のゲート領域（破線）７、ｎ型のソース領域５およびドレイン領域６が設けられる。ゲート領域７上にはこれと重畳して導電層８が設けられ、導電層８とゲート領域７はコンタクトする。
【００４１】
図１（Ｂ）を参照し、ｐ型半導体基板１０は、ｐ型のシリコン半導体基板（以下ｐ＋型半導体基板）１上に、例えばエピタキシャル成長などによりｐ型半導体層２を積層したものである。ｐ型半導体層２の不純物濃度は、例えば１．４６Ｅ１６ｃｍ−３程度である。チャネル領域３は、ｐ型半導体層２表面にｎ型不純物を選択的にイオン注入および拡散し、島状に形成された不純物領域である。チャネル領域３の不純物濃度は、例えば４．５Ｅ１６ｃｍ−３程度である。チャネル領域３のｐ型半導体層２表面からの深さｄ１１は、０．２μｍ〜０．５μｍ程度（例えば０．３μｍ）である。ｎ型のチャネル領域３は側面および底面で、ｐ型半導体層２とｐｎ接合を形成する。
【００４２】
チャネル領域３下方のｐ型半導体層２の厚みは、耐圧に応じて選択される。本実施形態ではチャネル領域３の深さｄ１１が従来構造と比較して大幅に浅く形成できるので、ｐ型半導体層２の厚み（チャネル領域３表面からｐ＋型半導体基板１までの深さ）は例えば８μｍ程度で十分である。つまり、ｐ型エピタキシャル層２２の厚みが１０μｍ〜１３μｍ程度であった従来構造と比較して大幅に薄くすることができる。
【００４３】
ソース領域５およびドレイン領域６は、チャネル領域３表面にｎ型不純物を注入・拡散して形成した高濃度（３Ｅ１９ｃｍ−３程度）の不純物領域である。基板１０表面には絶縁膜９が設けられ、櫛歯状にソース電極１１およびドレイン電極１２が設けられる（図３参照）。ソース電極１１およびドレイン電極１２は、絶縁膜９に設けられたコンタクトホールを介してソース領域５およびドレイン領域６とそれぞれコンタクトする。
【００４４】
ソース領域５およびドレイン領域６の深さｄ１４はチャネル領域３の表面から、０．５μｍ〜０．７μｍ程度（例えば０．６μｍ）である。すなわち、本実施形態のソース領域５およびドレイン領域６は、チャネル領域３の一部に、チャネル領域３表面からチャネル領域３を貫通し、ｐ型半導体層２に達して設けられる。従って、チャネル領域３の底面より下方においては、ソース領域５およびドレイン領域６が、ｐ型半導体層２とｐｎ接合を形成する。
【００４５】
ゲート領域７は、チャネル領域３のソース領域５とドレイン領域６間に設けられたｐ型不純物の拡散領域である。ゲート領域７の不純物濃度は、１Ｅ１８ｃｍ−３程度が好適である。また、ゲート領域７の深さｄ１３は、チャネル領域３の表面から０．１μｍ〜０．２μｍ程度である。
【００４６】
図１（Ｂ）に示す１組のソース領域５、ドレイン領域６、ゲート領域７により１つのセルが構成され、図１（Ａ）の如く１つのチャネル領域３に複数のセルが配置される。
【００４７】
本実施形態では、図９に示す従来構造の接合型ＦＥＴ２００と同等のＩｄｓｓを維持するとし、ゲート長Ｗ１１およびゲート領域７直下の深さｄ１２を、それぞれ従来と同等（ｗ１１＝ｗ２１、ｄ１２＝ｄ２２）とする。また、チャネル領域３の不純物濃度も、従来と同等とする。
【００４８】
ゲート領域７は、その上方に設けられた導電層８とコンタクトする。導電層８は、ｐ型不純物を含んだポリシリコン層であり、これによりゲート抵抗を低減することができる。ゲート抵抗は入力抵抗となり、ノイズや歪特性に大きく影響を与えるが、本実施形態によればノイズを改善できる。つまり、ゲート抵抗低減のためには導電層８は、その断面積を大きく確保することが望ましいが、ゲート領域７における容量は低減する必要がある。このため、導電層８は、ゲート領域７とのコンタクト部の幅（ゲート長）ｗ１１よりその上面の幅ｗ１２が広く設けられる。
【００４９】
導電層８は、チャネル領域３外のｐ型半導体層２表面まで延在する（図１（Ａ）参照）。また、ｐ＋型半導体基板１裏面にはゲート電極１３が設けられる。ゲート領域７は、導電層８、ｐ型半導体層２およびｐ＋型半導体基板１を介して、ゲート電極１３と電気的に接続する。
【００５０】
尚、図１（Ｂ）において、導電層８は設けなくても良い。その場合ゲート抵抗が高くなるが、導電層８は、ゲート領域７と別工程で形成されるので、所望の特性が維持できるのであれば、導電層８を設けない方が工程数を削減できる。
【００５１】
本実施形態では、チャネル領域３はイオン注入及び拡散によりｐ型半導体層２表面に島状に形成される。すなわち、ｐ型半導体層２表面からの深さｄ１１が浅いチャネル領域３を形成できる。本実施形態のチャネル領域３の深さｄ１１は、たとえば０．３μｍである。これにより、チャネル領域２４深さｄ２１が２μｍ程度であった従来構造（図９）と比較して、ｐｎ接合面積を低減でき、ｐｎ接合容量を低減できる。
【００５２】
ここで、接合型ＦＦＴの高周波特性を示す遮断周波数ｆＴは、以下の式で表される。
【００５３】
ｆＴ＝ｇｍ／（２πＣＧ）
ｇｍ：相互コンダクタンス、ＣＧ：ゲート−ソース間接合容量とゲート−ドレイン間接合容量の和  
つまり、ゲート−ソース間接合容量とゲート−ドレイン間接合容量の和であるゲートの接合容量が、接合型ＦＥＴ１００の高周波特性に大きな影響を及ぼす。
【００５４】
チャネル領域３には同導電型のソース領域５およびドレイン領域６が設けられており、チャネル領域３はこれらと接続する。また、ｐ型半導体層２およびｐ＋型半導体基板１は導電層８によりゲート領域７と電気的に接続する。すなわち、ゲート領域７（半導体層２）とチャネル領域３（およびチャネル領域３下方のソース領域５とドレイン領域６）によるｐｎ接合容量の低減は、ゲート−ソース間接合容量ＣＧＳおよびゲート−ドレイン間接合容量ＣＧＤを低減することとなる。そしてこれらの合成容量（ゲート容量ＣＧ）の低減により、高周波特性を向上させることができる。
【００５５】
従来の構造では、チャネル領域２４と、ｐ型エピタキシャル層２２およびｐ＋型分離領域２３とで形成されるｐｎ接合面積は、ｎ型エピタキシャル層２４’の厚み（チャネル領域２４の深さ）ｄ２１の制約を受け、ｐｎ接合容量の低減による高周波特性の向上が図れない問題があった。
【００５６】
しかし、本実施形態では、チャネル領域３をイオン注入で形成することにより、その深さｄ１１を十分浅く形成でき、ｐｎ接合面積を低減することができる。尚、ソース領域５およびドレイン領域６がチャネル領域３を貫通することによってｐｎ接合面積が若干増加する。しかし、チャネル領域３の深さｄ１１は、従来構造の深さｄ２１と比較して大幅に低減されており、これによるｐｎ接合面積の減少分が、ソース領域５およびドレイン領域６によるｐｎ接合面積の増加分を遙かに上回るので、ゲート容量Ｃｇの低減に寄与できる。
【００５７】
従ってｐｎ接合容量の低減により遮断周波数ｆＴを改善することができる。具体的には、従来構造で５６０ＭＨｚであった遮断周波数ｆＴを本実施形態によれば７５０ＭＨｚに向上できる。
【００５８】
さらに、本実施形態によればノイズ（ＮＦ）特性も低減することができ、以下これを説明する。
【００５９】
まず、チャネル領域３の端部（側面および底面）は、ｐ型半導体層２とｐｎ接合を形成する。つまり、高濃度（１Ｅ１９ｃｍ−３程度）の不純物領域である分離領域２３とｐｎ接合を形成していた従来構造と比較して、チャネル領域３側面におけるｐｎ接合の不純物濃度差を小さくできる。不純物濃度差を小さくすることにより、そのｐｎ接合間の初期空乏層を広げることができ、ｐｎ接合容量を低減できるので、チャネル領域３側面でのリーク電流ＩＧＳＳを低減できる。
【００６０】
次に、既述の如く接合型ＦＥＴ１００のＩｄｓｓ（あるいはピンチオフ電圧）は、ゲート領域７直下の深さｄ１２と、チャネル領域３の不純物濃度、ゲート領域７の幅（ゲート長ｗ１１）により決定される。
【００６１】
本実施形態では、比較のために図９に示す従来構造の接合型ＦＥＴ２００と同等のＩｄｓｓ（あるいはピンチオフ電圧）を維持するとし、ゲート長ｗ１１およびゲート領域７直下の深さｄ１２を、それぞれ従来と同等（ｗ１１＝ｗ２１、ｄ１２＝ｄ２２）とする。また、チャネル領域３の不純物濃度も、従来と同等とする。
【００６２】
本実施形態では、ゲート領域７直下の深さｄ１２は、例えば０．１μｍ〜０．２μｍである。つまりチャネル領域２４の深さｄ２１が２μｍ程度の従来構造において、これと同等のＩｄｓｓ（あるいはピンチオフ電圧）を実現（ゲート領域直下の深さｄ２２を０．１μｍ〜０．２μｍ）するには、ゲート領域２７の深さｄ２３を十分深く形成しなければならない。つまり、ソース領域２５からゲート領域２７下方を通りドレイン領域２６に達する接合型ＦＥＴ１００の信号経路が長くなる。
【００６３】
一方、本実施形態ではチャネル領域３が浅いため、ゲート領域７も浅く形成できる。ゲート領域７直下の深さｄ１２を所望の値に確保できれば、ゲート領域７の深さｄ１３はできる限り浅い方がゲート容量ＣＧの低減に有利である。
【００６４】
そして、ゲート領域８の深さｄ１３を浅くすることにより、ソース領域５からゲート領域７下方を通りドレイン領域６に達する接合型ＦＥＴ１００の信号経路を、従来より短くすることができる。従って、信号経路の低減により内部抵抗Ｒを低減できる。
【００６５】
更に、高濃度不純物領域であるソース領域５およびドレイン領域６がチャネル領域３を貫通している。従って、信号経路において抵抗の低い高濃度不純物領域の面積を増やすことができるので、内部抵抗Ｒの低減に有利である。
【００６６】
さらに、拡散領域は深さに応じて横拡散（基板１０の水平方向の拡散）も進行するため、ゲート領域７を浅く形成できれば横拡散の進行も抑制できる。したがって、ソース領域５およびドレイン領域６間の距離を縮小できる。この場合は、セル密度の向上と、信号経路の縮小に寄与し、これによってもチャネル領域３の内部抵抗Ｒを低減することができる。
【００６７】
さらに、ゲート領域７は、その上方に設けられた導電層８とコンタクトする。導電層８によりゲート抵抗を低減することができる。ゲート抵抗は、ノイズ低減、入力信号の歪などに影響するため、ゲート抵抗の低減によりこれらを改善できる。
【００６８】
次に、図２を参照して、ソース領域５およびドレイン領域６について説明する。
【００６９】
図２（Ａ）は、本実施形態における空乏層の広がりを示す図であり、図２（Ｂ）は比較のためにイオン注入により深いチャネル領域４’を形成した場合の図である。
【００７０】
図２（Ａ）の如く、本実施形態のソース領域５およびドレイン領域６は、チャネル領域３を貫通し、ｐ型半導体層２に達する。すなわち、ｐ型半導体層２とｐｎ接合を形成するのは、チャネル領域３の側面および底面と、チャネル領域３下方に突出したソース領域５の側面と底面、およびドレイン領域６の側面と底面である。
【００７１】
図２（Ａ）の構造において、逆方向バイアスを印加すると、図２（Ａ）の破線の如く空乏層５０が広がる。空乏層５０は当初はチャネル領域３およびソース領域５、ドレイン領域６に沿って広がるが、逆方向バイアスの増加に伴い、ソース領域５およびドレイン領域６周辺に広がる空乏層５０の凹凸が少なくなり、チャネル領域３底部のコーナー部分（丸印）においては、空乏層５０の広がりが緩やかになる。
【００７２】
一方図２（Ｂ）では、ソース領域５’およびドレイン領域６’深さは図２（Ａ）と同等とし、これより深いチャネル領域３’を設ける。この場合逆方向バイアスを印加すると、チャネル領域３’側面および底面とｐ型半導体層２’がｐｎ接合を形成し、空乏層５０’は破線の如く、チャネル領域３’に沿って広がる。
【００７３】
このように、本実施形態では、浅いチャネル領域３と、これを貫通するソース領域５およびドレイン領域６によって、いわゆるグラフトベース構造が実現する。このため、図２（Ｂ）の丸印で示したチャネル領域３’底部のコーナー部分と比較して、空乏層５０の曲率を小さくすることができ（図２（Ａ）丸印）、これにより耐圧を向上させることができる。
【００７４】
従来構造（図９）や図２（Ｂ）の構造において高い遮断周波数ｆＴでノイズ特性を良好にするには、チャネル領域の不純物濃度を高くする必要があり、耐圧向上には限界があった。しかし、本実施形態によれば、ソース領域５およびドレイン領域６により、バイポーラトランジスタのグラフトベースの如き構造が実現するので、チャネル領域３の不純物濃度を低く維持（４．５Ｅ１６ｃｍ−３程度）しても、高い耐圧を得ることができる。
【００７５】
一例を挙げると、遮断周波数が５５０ＭＨｚで耐圧が２５Ｖの従来構造のＪ−ＦＥＴ２００において、チャネル領域２４の不純物濃度を高めて７５０ＭＨｚの遮断周波数ｆＴを実現すると、耐圧が１０Ｖに劣化してしまう。
【００７６】
一方、本実施形態では、７５０ＭＨｚの遮断周波数ｆＴを実現するチャネル領域３の不純物濃度であっても耐圧を４６Ｖにすることができる。
【００７７】
更に、本実施形態によれば静電破壊特性が向上する。
【００７８】
従来構造において、静電破壊特性を向上するには、チャネル領域の不純物濃度を高める必要があるが、耐圧も考慮すると必要以上に高くできない問題があった。しかし、本実施形態では、高濃度不純物領域であるソース領域５およびドレイン領域６とｐ型半導体層２が接合を形成している。Ｊ−ＦＥＴ内部におけるｐｎ接合の静電破壊は、不純物濃度が高いｐｎ接合の方がチャージできる電荷量が多いため、不純物濃度が低いｐｎ接合より有利である。
【００７９】
つまり、本実施形態ではチャネル領域３の不純物濃度を高めることなく、静電破壊特性を向上させることができる。
【００８０】
図３は、本実施形態の配線の一例を示す図である。
【００８１】
ここでは、図１に示したチャネル領域３を２つ配置し、金属電極層Ｍにより並列接続した場合を示すが、チャネル領域３は１つの連続した領域であってもよい。
【００８２】
各チャネル領域３上に、ソース領域およびドレイン領域とそれぞれ重畳して接続するソース電極１１、ドレイン電極１２を設ける。ソース電極１１およびドレイン電極１２は櫛歯をかみ合わせた形状に配置される。ソース電極１１は１つの配線Ｗによりソースパッド電極１１ｐに接続し、ドレイン電極１２は、各チャネル領域３からそれぞれ延在する２つの配線Ｗによりドレインパッド電極１２ｐに接続する。
【００８３】
ゲート領域は、導電層８およびｐ型半導体基板１０を介して、ｐ型半導体基板１０の裏面に設けられたゲート電極（不図示）に接続する。
【００８４】
次に、図４から図８を参照して、本発明の接合型ＦＥＴの製造方法を説明する。
【００８５】
第１工程（図４）：一導電型の半導体基板上に一導電型半導体層を設け、一導電型半導体層の表面に逆導電型不純物をイオン注入し、端部が一導電型半導体層とｐｎ接合を形成する逆導電型のチャネル領域を島状に形成する工程。
【００８６】
ｐ＋型半導体基板１にエピタキシャル成長などによりｐ型半導体層２を積層した半導体基板１０を準備する。ｐ型半導体層２表面に絶縁膜（例えば酸化膜）９を形成して所定の位置を開口し、ｎ型不純物を選択的にイオン注入および拡散する。不純物は例えばリン（Ｐ＋）であり、注入条件は、ドーズ量５Ｅ１２ｃｍ−２〜２Ｅ１３ｃｍ−２、注入エネルギー１４０ＫｅＶである。また拡散条件は、例えば１１００℃で１５０分〜３００分である。これにより、ｐ型半導体層２表面からの深さｄ１１が０．２μｍ〜０．５μｍ程度（例えば０．３μｍ）で不純物濃度が４Ｅ１６ｃｍ−３程度の島状のチャネル領域３を形成する。チャネル領域３の端部（側面および底面）は、ｐ型半導体層２とｐｎ接合を形成する。
【００８７】
第２工程（図５）：チャネル領域表面に一導電型不純物をイオン注入する工程。
【００８８】
再び全面に絶縁膜（酸化膜）９を４０００Å程度の厚みに形成し、ゲート領域の形成領域に開口部ＯＰを形成する。開口部ＯＰの幅ｗ１１は、ゲート長となる。その後、全面に追加の絶縁膜（酸化膜）９ａを５００Å程度の厚みに形成する。絶縁膜９ａは、ゲート領域のイオン注入の平均投影飛程Ｒｐを浅くするためのマスクとなる（図５（Ａ））。
【００８９】
次に、フォトレジストＰＲにより開口部ＯＰのみが露出するマスクを設ける。
【００９０】
全面に、ｐ型不純物のイオン注入を行う。イオンは例えばボロン（Ｂ＋）であり、加速エネルギーは８０ＫｅＶ、ドーズ量は１Ｅ１４ｃｍ−２程度である。イオンは、開口部ＯＰに設けられた５００Åの絶縁膜９ａを介して、十分浅い領域にイオン注入され、ｐ型のゲート不純物注入領域７’が形成される（図５（Ｂ））。
【００９１】
第３工程（図６）：チャネル領域表面に導電層を形成する工程。
【００９２】
フォトレジストＰＲおよび絶縁膜９ａを除去する。露出している絶縁膜９上全面にポリシリコン層８ａ（厚み２０００Å）を堆積する。ポリシリコン層８ａに、不純物（ボロン（Ｂ＋）、ドーズ量：７Ｅ１５ｃｍ−２）を導入（注入エネルギー：３０ＫｅＶ）し、低抵抗化を図る。ポリシリコン層８ａは、開口部ＯＰを介して、ゲート不純物注入領域７’とコンタクトする（図６（Ａ））。
【００９３】
その後、所望のパターンのマスクを設けてポリシリコン層８ａをパターンニングし、導電層８を形成する。導電層８は、その底面の幅ｗ１１（例えば１μｍ）より上面の幅ｗ１２（例えば４μｍ程度）が大きくなるようパターンニングされる。
【００９４】
導電層８は、後の工程で形成されるゲート領域とゲート電極との接続手段となり、ゲート抵抗の低減に寄与する。ゲート容量低減のために、ゲート長（導電層８の底面の幅）ｗ１１は小さいほうが望ましい。一方、ゲート抵抗を低減するために導電層８の断面積は大きいほうが望ましく、従って、上面の幅ｗ１２が底面の幅ｗ１１より大きい形状を有している（図６（Ｂ））。
【００９５】
第４工程（図７）：チャネル領域表面に一導電型のゲート領域を形成する工程、および、チャネル領域の一部にチャネル領域を貫通する逆導電型のソース領域およびドレイン領域を形成する工程。
【００９６】
再び全面に絶縁膜９を形成し、ソース領域およびドレイン領域の形成領域の絶縁膜９を開口する。全面に、ｎ型不純物（ドーズ量：５Ｅ１５ｃｍ−２、注入エネルギー：１００ＫｅＶ）をイオン注入し、ソース不純物注入領域５’およびドレイン不純物注入領域６’を形成する（図７（Ａ））。
【００９７】
その後、熱処理（例えば９５０℃程度、２０分）を施す。これによりソース不純物注入領域５’およびドレイン不純物注入領域６’のｎ型不純物がチャネル領域３に拡散され、ソース領域５およびドレイン領域６が形成される。また、同時にゲート不純物注入領域７’の不純物が拡散される。これにより、導電層８の下方にこれとコンタクトするゲート領域７が形成される。ゲート領域７のチャネル層３表面からの深さｄ１３は、０．１μｍ〜０．２μｍであり、Ｉｄｓｓ（あるいはピンチオフ電圧）を決定するゲート領域７直下の深さｄ１２は、０．１μｍ〜０．２μｍとなる。
【００９８】
このように、ゲート領域７は浅い拡散でよいので、従来と比較して熱処理時間を低減できる。例えば、図９に示す従来構造において、ゲート領域２７形成の熱処理時間が１時間であるが、本実施形態では３分の１の熱処理時間（約２０分）で実施できる。また、熱処理時間が少ないので、横拡散も抑制できる。
【００９９】
ソース領域５、ドレイン領域６は、不純物濃度が３Ｅ１９ｃｍ−３程度に形成される。ソース領域５およびドレイン領域６のチャネル領域３表面からの深さｄ１４は０．５μｍ程度であり、チャネル領域３を貫通してｐ型半導体層２に達する（図７（Ｂ））。
【０１００】
第５工程（図８）：各領域に接続する電極を形成する工程。
【０１０１】
基板表面の絶縁膜９をそのままに、Ａｌ等の金属を蒸着し、所定の電極構造にパターニングする。これにより、ソース領域５およびドレイン領域６にそれぞれコンタクトするソース電極１１およびドレイン電極１２を形成する。また、基板裏面にはゲート電極１３を形成する。ゲート電極１３は、ｐ＋型半導体基板１、ｐ型半導体層２、導電層８を介して、ゲート領域７に接続する。
【図面の簡単な説明】
【０１０２】
【図１】本発明の半導体装置を説明する（Ａ）平面図、（Ｂ）断面図である。
【図２】本発明の半導体装置を説明する（Ａ）断面図、（Ｂ）比較のための他の構造の断面図である。
【図３】本発明の半導体装置を説明する平面図である。
【図４】本発明の半導体装置の製造方法を説明する断面図である。
【図５】本発明の半導体装置の製造方法を説明する断面図である。
【図６】本発明の半導体装置の製造方法を説明する断面図である。
【図７】本発明の半導体装置の製造方法を説明する断面図である。
【図８】本発明の半導体装置の製造方法を説明する断面図である。
【図９】従来の半導体装置の（Ａ）平面図、（Ｂ）断面図である。
【図１０】従来の半導体装置の製造方法を説明する断面図である。
【符号の説明】
【０１０３】
１、１’    ｐ＋型半導体基板
２、２’    ｐ型半導体層
３、３’    チャネル領域
５、５’    ソース領域
６、６’    ドレイン領域
７、７’    ゲート領域
８    導電層
９    絶縁膜
１０、１０’  半導体基板
１１  ソース電極
１２  ドレイン電極
１３  ゲート電極
２１    ｐ＋型半導体基板
２２    ｐ型エピタキシャル層
２３    分離領域
２４    チャネル（ウェル）領域
２５    ソース領域
２６    ドレイン領域
２７    ゲート領域
２９    ソース電極
３０  ドレイン電極
３１  ゲート電極
４０  絶縁膜
１００、２００  接合型ＦＥＴ
【図１】
2008108793.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2008108793.tif 000008
【図７】
2008108793.tif 000009
【図８】
2008108793.tif 000010
【図９】
2008108793.tif 000011
【図１０】
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