(57)【要約】【課題】本発明は、半導体パッケージに関し、マルチチップパッケージでコーディング情報に従い層間ダイごとに入/出力パッドの位置を異にイネーブルし、パッケージ連結を容易にする技術を開示する。【解決方法】このような本発明は、多数のチップが積層された半導体パッケージにおいて、多数のチップそれぞれは、特定の帯域幅を有するデータの入／出力が行われる入／出力パッドと、入／出力パッドで特定位置の入／出力パッドを選択してイネーブルさせるためのコーディング情報が入力されるデコーディングパッドと、コーディング情報をデコーディングし、そのデコーディングの結果に従いグローバル入／出力ラインのデータを入／出力パッドのうち選択された特定位置の入／出力パッドを介して入／出力するコード制御部とを含む。【選択図】図２ａ
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【特許請求の範囲】
【請求項１】
多数のチップが積層された半導体パッケージにおいて、
前記多数のチップそれぞれは
特定帯域幅を有するデータの入/出力が行われる入／出力パッドと、
前記入／出力パッドで特定位置の入／出力パッドを選択してイネーブルさせるためのコーディング情報が入力されるデコーディングパッドと、
前記コーディング情報をデコーディングし、そのデコーディング結果に従い、グローバル入／出力ラインのデータを前記入／出力パッドのうち選択された特定位置の入／出力パッドを介し入／出力するコード制御部と、
を含むことを特徴とする半導体パッケージ。
【請求項２】
前記多数のチップは、前記コーディング情報によりそれぞれのチップごとに互いに異なる位置の前記入／出力パッドがイネーブルされることを特徴とする請求項１に記載の半導体パッケージ。
【請求項３】
前記多数のチップ数が２つの場合、１つのチップに前記デコーディングパッドが１つ含まれることを特徴とする請求項１に記載の半導体パッケージ。
【請求項４】
前記多数のチップ数が４つの場合、１つのチップに前記デコーディングパッドが２つ含まれることを特徴とする請求項１に記載の半導体パッケージ。
【請求項５】
前記多数のチップ数がｎ個（ｎは自然数）の場合、１つのチップに前記デコーディングパッドがlog２ｎ個含まれることを特徴とする請求項１に記載の半導体パッケージ。
【請求項６】
前記コード制御部は
前記コーディング情報をデコーディングするデコーダーと、
前記デコーダーのデコーディング結果に従い前記グローバル入／出力ラインのデータを前記選択された特定位置の入／出力パッドを介し入/出力する多数の入／出力制御部を含むことを特徴とする請求項１に記載の半導体パッケージ。
【請求項７】
前記コード制御部は前記多数の入/出力制御部の出力及び前記入／出力パッドの出力を駆動する多数の入／出力駆動部をさらに含むことを特徴とする請求項６に記載の半導体パッケージ。
【請求項８】
前記多数の入／出力駆動部は前記多数の入／出力制御部と一対一で対応することを特徴とする請求項７に記載の半導体パッケージ。
【請求項９】
前記多数の入／出力制御部のうち前記デコーディング情報に従い選択された１つの入／出力制御部だけイネーブルされることを特徴とする請求項６に記載の半導体パッケージ。
【請求項１０】
前記多数の入／出力制御部それぞれは、前記グローバル入／出力ライン数と同一のデータ帯域幅でデータを出力することを特徴とする請求項６に記載の半導体パッケージ。
【請求項１１】
前記多数のチップはディラムチップであることを特徴とする請求項１に記載の半導体パッケージ。
【請求項１２】
前記多数のチップはディラム＋ナンドフラッシュ構造であることを特徴とする請求項１に記載の半導体パッケージ。
【請求項１３】
前記多数のチップはディラム＋コントローラー構造であることを特徴とする請求項１に記載の半導体パッケージ。
【請求項１４】
前記多数のチップはシステムインパッケージ構造であることを特徴とする請求項１に記載の半導体パッケージ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体パッケージに関し、マルチチップパッケージでコーディング情報に従い、層間ダイ（Die）ごとに入／出力パッドの位置を異にイネーブルし、パッケージ連結を容易にする技術である。
【背景技術】
【０００２】
最近になって、電気、電子製品の高性能化が進むにつれ、高容量の半導体モジュールを提供するための多様な技術などが研究・開発されている。ここで、高容量の半導体モジュールを具現できる方法としては、素子の高集積化を成す方法と、スタック構造でパッケージを製造する方法、そしてパッケージ大の縮小により限定された大きさの印刷回路基板により多くのパッケージが実装されるようにする方法などがある。このような多様な技術に対応し、現在、ＴＳＯＰ（Thin Small Outline Package）、ＦＢＧＡ（Fine pitch Ball Grid Array）、ＭＣＰ（Multi Chip Package）など、多様な種類のパッケージが開発されている。
さらに、マルチメディアシステムの高速化、小型化の傾向につれ、その内部に実装される部品なども小型化している。例えば、半導体ＩＣの場合、メモリチップの縮小を介し小型化を図っており、１つのパッケージに複数のチップを搭載することにより、ボード（Board）の実装効率を高める。
このように、１つのパッケージにそれぞれ異なる機能を有する複数のチップを搭載したパッケージを、通常、マルチチップパッケージ（Multi Chip Package；ＭＣＰ）という。マルチチップパッケージ内部のそれぞれのチップは、１つの基板に取り付けられて互いに電気的に連結され、１つの機能を行うことになる。このようなマルチチップパッケージされた半導体装置は、１つのパッケージの中に多数の半導体装置を備えることができ、適用されるシステムの大きさを大幅に縮小することができる。
【０００３】
図１ａ〜図１ｃは、従来の半導体パッケージで入／出力パッドの連結構造を示した図である。
図１ａは、データ帯域幅（Band-Width）が×４のチップが２層に積層された構造のマルチチップパッケージを示す図である。図１ａに示す半導体装置は、チップ２、４が二重に搭載され、それぞれのチップ２、４にデータを入／出力するための入／出力（Input/Output）パッド１０を含む。ここで、入／出力パッド１０はチップ２、４外部のボンドフィンガー６と金属ワイヤ（図示省略）を介して電気的に連結される。
図１ｂは、データ帯域幅が×８のチップが２層に積層された構造のマルチチップパッケージを示す図である。図１ｂに示す半導体装置は、チップ２、４が二重に搭載され、それぞれのチップ２、４にデータを入／出力するための入／出力（I／O）パッド１０を含む。
図１ｃは、データ帯域幅が×１６のチップが２層に積層された構造のマルチチップパッケージを示す図である。図１ｃに示す半導体装置は、チップ２、４が二重に搭載され、それぞれのチップ２、４にデータを入／出力するための入／出力（Ｉ／Ｏ）パッド１０を含む。
ところが、このような従来のマルチチップパッケージは、１次チップ２と２次チップ４でそれぞれ同一の位置（Ａ、Ｂ、Ｃ）にある入／出力パッド１０が同時にイネーブルされ、データの入／出力動作が行われる。例えば、データ帯域幅が×４の１次チップ２と２次チップ４で同一の位置（Ａ）に配置された入／出力パッド１０がイネーブルされ、データＤＱ１２〜ＤＱ１５が入／出力される。これにより、スタックまたはマルチチップパッケージでデータの帯域幅が決定されると、入／出力パッド１０とボンドフィンガー６との連結（Interconnection）が容易でなくなる。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は前記のような問題点を解決するため案出されたものであり、スタックまたはマルチチップパッケージで同じ帯域幅で別のコーディング情報に従い層間ダイごとに入／出力パッドの位置を異にイネーブルし、パッケージ連結を容易にするのにその目的がある。
【課題を解決するための手段】
【０００５】
本発明に係る半導体パッケージは、多数のチップが積層された半導体パッケージにおいて、多数のチップそれぞれは特定帯域幅を有するデータの入／出力が行われる入／出力パッドと、入／出力パッドで特定位置の入／出力パッドを選択してイネーブルさせるためのコーディング情報が入力されるデコーディングパッドと、コーディング情報をデコーディングし、そのデコーディングの結果に従い、グローバル入／出力ラインのデータを入／出力パッドのうち選択された特定位置の入／出力パッドを介し入／出力するコード制御部とを含むことを特徴とする。
【発明の効果】
【０００６】
本発明は２つ以上のチップをパッケージするスタックまたはマルチチップパッケージで層間ダイごとに入／出力パッドの位置を異に選択し、パッケージ連結を容易にする。
さらに、本発明は連結ライン（Interconnection Line）の最適化により入／出力パッドのローディング（Loading）を最小化できるようにするという効果がある。
【発明を実施するための最良の形態】
【０００７】
以下、図を参照しながら本発明の実施形態に対し詳しく説明する。
図２ａ〜図２ｃは、本発明に係る半導体パッケージにおいて、データ帯域幅が×４の場合、入／出力パッドの連結構造を示した図である。
図２ａは、データ帯域幅が×４のチップが２層に積層された構造のマルチチップパッケージを示す図である。図２ａに示した半導体装置は、チップ２０が二重に搭載され、それぞれのチップ２０にデータを入／出力するための入／出力（Input／Output）パッド２２を含む。ここで、入／出力パッド２２はボンドフィンガー２４と金属ワイヤ（図示省略）を介し電気的に連結される。
図２ｂは、データ帯域幅が×４のチップが４層に積層された構造のマルチチップパッケージを示す図である。図２ｂに示す半導体装置は、チップ２０が４重に搭載され、それぞれのチップ２０にデータを入／出力するための入／出力パッド２２を含む。
図２ｃは、データ帯域幅が×４のチップがｎ（ｎは自然数）層に積層された構造のマルチチップパッケージを示す図である。図２ｃに示した半導体装置は、チップ２０がｎ重に搭載され、それぞれのチップ２０にデータを入／出力するための入／出力パッド２２を含む。
そして、それぞれのチップ２０は、別のコーディング情報に従い層間ダイごとに入／出力パッド２２の位置を異にイネーブルするためのコード制御部２６を含む。さらに、それぞれのチップ２０はコード制御部２６にコーディング情報を提供するためのデコーディングパッド１ａ〜ｎａ、１ｍ〜ｎｍを含む。
【０００８】
図３ａ〜図３ｃは、本発明に係る半導体パッケージにおいて、データ帯域幅が×８の場合、入／出力パッドの連結構造を示した図である。
図３ａは、データ帯域幅が×８のチップが２層に積層された構造のマルチチップパッケージを示す図である。図３ａに示した半導体装置は、チップ３０が二重に搭載され、それぞれのチップ３０にデータを入／出力するための入／出力パッド３２を含む。ここで、入／出力パッド３２は、ボンドフィンガー３４と金属ワイヤ（図示省略）を介し電気的に連結される。
図３ｂは、データ帯域幅が×８のチップが４層に積層された構造のマルチチップパッケージを示す図である。図３ｂに示す半導体装置はチップ３０が４重に搭載され、それぞれのチップ３０にデータを入／出力するための入／出力パッド３２を含む。
図３ｃは、データ帯域幅が×８のチップがｎ層に積層された構造のマルチチップパッケージを示す図である。図３ｃに示す半導体装置は、チップ３０がｎ重に搭載され、それぞれのチップ３０にデータを入／出力するための入／出力パッド３２を含む。
そして、それぞれのチップ３０は別のコーディング情報に従い、層間ダイごとに入／出力パッド３２の位置を異にイネーブルするためのコード制御部３６を含む。さらに、それぞれのチップ３０はコード制御部３６にコーディング情報を提供するためのデコーディングパッド１ａ〜ｎａ、１ｍ〜ｎｍを含む。
【０００９】
図４ａ〜図４ｃは、本発明に係る半導体パッケージでデータ帯域幅が×１６の場合、入／出力パッドの連結構造を示した図である。
図４ａは、データ帯域幅が×１６のチップが２層に積層された構造のマルチチップパッケージを示す図である。図４ａに示す半導体装置は、チップ４０が二重に搭載され、それぞれのチップ４０にデータを入／出力するための入／出力パッド４２を含む。ここで、入／出力パッド４２はボンドフィンガー４４と金属ワイヤ（図示省略）を介し電気的に連結される。
図４ｂは、データ帯域幅が×１６のチップが４層に積層された構造のマルチチップパッケージを示す図である。図４ｂに示す半導体装置は、チップ４０が四重に搭載され、それぞれのチップ４０にデータを入／出力するための入／出力パッド４２を含む。
図４ｃは、データ帯域幅が×１６のチップがｎ層に積層された構造のマルチチップパッケージを示す図である。図４ｃに示す半導体装置は、チップ４０がｎ重に搭載され、それぞれのチップ４０にデータを入／出力するための入／出力（Ｉ／Ｏ）パッド４２を含む。
そして、それぞれのチップ４０は別のコーディング情報に従い層間ダイごとに入／出力パッド４２の位置を異にイネーブルするためのコード制御部４６を含む。さらに、それぞれのチップ４０はコード制御部４６にコーディング情報を提供するためのデコーディングパッド１ａ〜ｎａ、１ｍ〜ｎｍを含む。
【００１０】
このような本発明は、多数のチップが積層（Stack）されたマルチチップパッケージで入／出力パッド２２、３２、４２を連結する際、各ダイごとにコードをデコーディングするためのデコーディングパッド１ａ〜ｎａ、１ｂ〜ｎｂ…１ｍ〜ｎｍを備える。これにより、同一のデータ帯域幅を有するマルチチップパッケージでデコーディングパッド１ａ〜ｎａ、１ｂ〜ｎｂ…１ｍ〜ｎｍのデコーディング情報に従い層間ダイごとに位置が互いに異なる入／出力パッド２２、３２、４２がイネーブルされるようにし、パッケージ連結を容易にする。
【００１１】
図５は、データの帯域幅が×４のチップが４層に積層された構造の半導体パッケージにおいてコード制御部２６に関する実施形態を示す図である。
コード制御部２６はデコーダー２７と、入／出力制御部２８Ａ〜２８Ｄ及び入／出力駆動部２９Ａ〜２９Ｄを含む。ここで、デコーダー２７はデコーディングパッド１ａ、１ｂから印加される入力信号をデコーディングして出力する。そして、入／出力制御部２８Ａ〜２８Ｄは、デコーダー２７から印加されるデコーディング信号に応じて選択的に活性化され、グローバル入／出力ラインＧＩＯの信号を選択的に入／出力する。
即ち、入／出力制御部２８Ａ〜２８Ｄのうちデコーダー２７の出力により選択された１つの入／出力制御部だけグローバル入／出力ラインＧＩＯのデータを入／出力パッド２２へ入／出力することになる。さらに、入／出力駆動部２９Ａ〜２９Ｄは入／出力制御部２８Ａ〜２８Ｄの制御により、データＤＱ０〜ＤＱ１５を選択的に駆動して入／出力パッド２２を介し入／出力する。
ここで、チップ数が２つの場合、１つのチップに備えられるデコーディングパッド１ａ数が１つとなる。そして、チップ数が４つの場合、１つのチップに備えられるデコーディングパッド１ａ、１ｂ数が２つとなる。さらに、チップ数がｎ個の場合、１つのチップに備えられるデコーディングパッド１ａ〜１ｍ数がlog２ｎ個となる。
【００１２】
例えば、図２ａに示されているように、データの帯域幅が×４の２つのチップを積層する場合、デコーディングパッド１ａ、２ａの出力をコード情報に用いることになる。即ち、下部チップに配置されたデコーディングパッド１ａが「ハイ」状態の場合、上部チップに配置されたデコーディングパッド２ａが「ロー」状態となる。
この場合、下部チップでは（Ｄ）に位置する入／出力パッド２２がイネーブルされ、データＤＱ８〜ＤＱ１１を入／出力することになる。そして、上部チップでは（Ｅ）に位置する入／出力パッド２２がイネーブルされ、データＤＱ１２〜ＤＱ１５を入／出力することになる。従って、上部チップと下部チップで互いに異なる領域（Ｄ、Ｅ）に位置する入／出力パッド２２をイネーブルさせ、入／出力パッド２２とボンドフィンガー２４との間の連結が容易になるようにする。
【００１３】
さらに、図２ｂに示されているように、データの帯域幅が×４の４つのチップを積層する場合、各チップ２０ごとに２つのデコーディングパッド（１ａ、１ｂ）（２ａ、２ｂ）（３ａ、３ｃ）（４ａ、４ｃ）を備え、コード制御部２６の出力をコード情報に用いることになる。
即ち、１次チップではデコーディングパッド１ａ、１ｂが全て「ロー」状態の場合、当該入/出力パッド２２を介しデータを出力するようにする。そして、２次チップではデコーディングパッド２ａが「ハイ」、デコーディングパッド２ｂが「ロー」状態の場合、当該入／出力パッド２２を介しデータを入／出力するようにする。さらに、３次チップではデコーディングパッド３ａが「ロー」、デコーディングパッド３ｂが「ハイ」状態の場合、当該入／出力パッド２２を介しデータを入／出力するようにする。さらに、４次チップではデコーディングパッド４ａ、４ｂが全て「ハイ」状態の場合、当該入／出力パッド２２を介しデータを入／出力するようにする。
【００１４】
例えば、デコーディングパッド１ａ、１ｂが全て「ロー」状態の場合、マルチチップパッケージの各チップ２０のうち最下位部に位置する１次チップでは入／出力制御部２８Ａと、入／出力駆動部２９Ａが活性化する。これにより、グローバル入／出力ラインＧＩＯから印加されたデータＤＱ０〜ＤＱ３が当該入／出力パッド２２を介し入／出力される。この時、１次チップにおける残りの入／出力制御部２８Ｂ〜２８Ｄはディスエーブル状態となり、データＤＱ４〜ＤＱ１５が入／出力されない。
そして、デコーディングパッド２ａが「ハイ」、デコーディングパッド２ｂが「ロー」状態の場合、マルチチップパッケージの各チップ２０のうち２次チップでは入／出力制御部２８Ｂと、入／出力駆動部２９Ｂが活性化する。これにより、グローバル入／出力ラインＧＩＯから印加されたデータＤＱ４〜ＤＱ７が当該入／出力パッド２２を介し入／出力される。この時、２次チップにおける残りの入／出力制御部２８Ａ、２８Ｃ、２８Ｄはディスエーブル状態となり、データＤＱ０〜ＤＱ３、ＤＱ８〜ＤＱ１５が入／出力されない。
【００１５】
さらに、デコーディングパッド３ａが「ロー」、デコーディングパッド３ｂが「ハイ」状態の場合、マルチチップパッケージの各チップ２０のうち３次チップでは入／出力制御部２８Ｃと、入／出力駆動部２９Ｃが活性化する。これにより、グローバル入／出力ラインＧＩＯから印加されたデータＤＱ８〜ＤＱ１１が当該入／出力パッド２２を介し入／出力される。この時、３次チップにおける残りの入／出力制御部２８Ａ、２８Ｂ、２８Ｄはディスエーブル状態となり、データＤＱ０〜ＤＱ７、ＤＱ１２〜ＤＱ１５が入／出力されない。
【００１６】
さらに、デコーディングパッド４ａ、４ｂが全て「ハイ」状態の場合、マルチチップパッケージの各チップ２０のうち、最上位部に位置する４次チップでは入／出力制御部２８Ｄと、入／出力駆動部２９Ｄが活性化する。これにより、グローバル入／出力ラインＧＩＯから印加されたデータＤＱ１２〜ＤＱ１５が当該入／出力パッド２２を介し入／出力される。この時、４次チップにおける残りの入／出力制御部２８Ａ〜２８Ｃはディスエーブル状態となり、データＤＱ０〜Ｑ１１が入／出力されない。
【００１７】
図６は、データの帯域幅が×８のチップが４層に積層された構造の半導体パッケージにおいてコード制御部３６に関する実施形態を示す図である。
コード制御部３６はデコーダー３７と、入／出力制御部３８Ａ〜３８Ｄ及び入／出力駆動部３９Ａ〜３９Ｄを含む。ここで、デコーダー３７はデコーディングパッド１ａ、１ｂから印加される入力信号をデコーディングして出力する。そして、入／出力制御部３８Ａ〜３８Ｄはデコーダー３７から印加されるデコーディング信号に応じて選択的に活性化し、グローバル入／出力ラインＧＩＯの信号を選択的に入／出力する。即ち、入／出力制御部３８Ａ〜３８Ｄのうちデコーダー３７の出力により選択された１つの入／出力制御部だけグローバル入／出力ラインＧＩＯのデータを入／出力パッド３２へ入／出力することになる。さらに、入／出力駆動部３９Ａ〜３９Ｄは入／出力制御部３８Ａ〜３８Ｄの制御によりデータＤＱ０〜ＤＱ３１を駆動し、入／出力パッド３２を介し入／出力する。
【００１８】
例えば、デコーディングパッド１ａ、１ｂが全て「ロー」状態の場合、マルチチップパッケージの各チップ３０のうち最下位部に位置する１次チップでは入／出力制御部３８Ａと、入／出力駆動部３９Ａが活性化する。これにより、グローバル入／出力ラインＧＩＯから印加されたデータＤＱ０〜ＤＱ７が当該入／出力パッド３２を介し入／出力される。この時、１次チップにおける残りの入／出力制御部３８Ｂ〜３８Ｄはディスエーブル状態となり、データＤＱ８〜ＤＱ３１が入／出力されない。
そして、デコーディングパッド２ａが「ハイ」、デコーディングパッド２ｂが「ロー」状態の場合、マルチチップパッケージの各チップ３０のうち２次チップでは入／出力制御部３８Ｂと、入／出力駆動部３９Ｂが活性化する。これにより、グローバル入／出力ラインＧＩＯから印加されたデータＤＱ８〜ＤＱ１５が当該入／出力パッド３２を介し入／出力される。この時、２次チップにおける残りの入／出力制御部３８Ａ、３８Ｃ、３８Ｄはディスエーブル状態となり、データＤＱ０〜ＤＱ７、ＤＱ１６〜ＤＱ３１が入／出力されない。
【００１９】
さらに、デコーディングパッド３ａが「ロー」、デコーディングパッド３ｂが「ハイ」状態の場合、マルチチップパッケージの各チップ３０のうち３次チップでは入／出力制御部３８Ｃと、入／出力駆動部３９Ｃが活性化する。これにより、グローバル入／出力ラインＧＩＯから印加されたデータＤＱ１６〜ＤＱ２３が当該入／出力パッド３２を介し入／出力される。この時、３次チップにおける残りの入／出力制御部３８Ａ、３８Ｂ、３８Ｄはディスエーブル状態となり、データＤＱ０〜ＤＱ１５、ＤＱ２４〜ＤＱ３１が入／出力されない。
【００２０】
また、デコーディングパッド４ａ、４ｂが全て「ハイ」状態の場合、マルチチップパッケージの各チップ３０のうち最上位部に位置する４次チップでは入／出力制御部３８Ｄと、入／出力駆動部３９Ｄが活性化する。これにより、グローバル入／出力ラインＧＩＯから印加されたデータＤＱ２４〜ＤＱ３１が当該入／出力パッド３２を介し入／出力される。この時、４次チップにおける残りの入／出力制御部３８Ａ〜３８Ｃはディスエーブル状態となり、データＤＱ０〜Ｑ２３が入／出力されない。
【００２１】
このような本発明は、データの帯域幅が×４、×８のチップが４層に積層された構造の半導体パッケージに適用されるコード制御部２６、３６の詳細な構成を図示している。しかし、本発明はこれに限定されず、データの帯域幅が×４、×８、×１６及びその他のデータ帯域幅になる場合も容易に設計することができ、半導体パッケージのチップが２層、４層、またはその他の層に適用される場合もコード制御部の回路は十分設計可能である。
【００２２】
このような本発明はスタックまたはマルチチップパッケージに適用されることをその実施形態で説明したが、本発明はこれに限定されず、ディラム（DRAM）＋ディラム構造、ディラム＋ナンドフラッシュ（NAND Flash）構造、またはディラム（DRAM）＋コントローラー（Controller）であるシステムインパッケージ（System In Package;SIP）構造などにも適用され得る。
【００２３】
なお、本発明について、好ましい実施の形態を基に説明したが、これらの実施の形態は、例を示すことを目的として開示したものであり、当業者であれば、本発明に係る技術思想の範囲内で、多様な改良、変更、付加等が可能である。このような改良、変更等も、特許請求の範囲に記載した本発明の技術的範囲に属することは言うまでもない。
【図面の簡単な説明】
【００２４】
【図１ａ】従来の半導体パッケージにおいて入／出力パッドの連結構造を示した図である。
【図１ｂ】従来の半導体パッケージにおいて入／出力パッドの連結構造を示した図である。
【図１ｃ】従来の半導体パッケージにおいて入／出力パッドの連結構造を示した図である。
【図２ａ】本発明に係る半導体パッケージ（×４）において入/出力パッドの連結構造を示した図である。
【図２ｂ】本発明に係る半導体パッケージ（×４）において入/出力パッドの連結構造を示した図である。
【図２ｃ】本発明に係る半導体パッケージ（×４）において入/出力パッドの連結構造を示した図である。
【図３ａ】本発明に係る半導体パッケージ（×８）において入/出力パッドの連結構造を示した図である。
【図３ｂ】本発明に係る半導体パッケージ（×８）において入/出力パッドの連結構造を示した図である。
【図３ｃ】本発明に係る半導体パッケージ（×８）において入/出力パッドの連結構造を示した図である。
【図４ａ】本発明に係る半導体パッケージ（×１６）において入/出力パッドの連結構造を示した図である。
【図４ｂ】本発明に係る半導体パッケージ（×１６）において入/出力パッドの連結構造を示した図である。
【図４ｃ】本発明に係る半導体パッケージ（×１６）において入/出力パッドの連結構造を示した図である。
【図５】本発明に係る半導体パッケージ（×４）においてコード制御部に関する構成を示した図である。
【図６】本発明に係る半導体パッケージ（×８）においてコード制御部に関する構成を示した図である。
【符号の説明】
【００２５】
２０、３０、４０   チップ
２２、３２、４２   入／出力パッド
２４、３４、４４   ボンドフィンガー
２６、３６、４６   コード制御部
２７、３７   デコーダー
２８Ａ〜２８Ｄ、３８Ａ〜３８Ｄ   入／出力制御部
２９Ａ〜２９Ｄ、３９Ａ〜３９Ｄ   入／出力駆動部
【図１ａ】
2008193041.tif 000003
【図１ｂ】
2008193041.tif 000004
【図１ｃ】
2008193041.tif 000005
【図２ａ】
2008193041.tif 000006
【図２ｂ】
2008193041.tif 000007
【図２ｃ】
2008193041.tif 000008
【図３ａ】
2008193041.tif 000009
【図３ｂ】
2008193041.tif 000010
【図３ｃ】
2008193041.tif 000011
【図４ａ】
2008193041.tif 000012
【図４ｂ】
2008193041.tif 000013
【図４ｃ】
2008193041.tif 000014
【図５】
2008193041.tif 000015
【図６】
2008193041.tif 000016