(57)【要約】【課題】高信頼性を有するゲート絶縁膜を形成可能な半導体装置の製造方法を提供する。【解決手段】シャロートレンチアイソレーション方式の素子分離構造を有する半導体装置の製造方法であって、シリコン基板１１の表面に溝１４を形成した後に、溝１４の内表面１４ａを洗浄して汚染物を除去し、次いで、溝１４の内表面１４ａの欠陥層１５を除去する。欠陥層１５の除去は、２００℃以下の基板温度でフッ素元素含有ガスおよび酸素ガスを電離させて発生したラジカルによる等方性エッチングにより溝１４の内表面１４ａを５ｎｍ程度エッチングする。【選択図】図３
2008060383.tif 000002
【特許請求の範囲】
【請求項１】
シリコン基板の表面に溝を形成する工程と、
前記溝の内表面を洗浄する洗浄工程と、
次いで、前記溝の内表面のシリコンの一部を除去する除去工程と、
次いで、前記溝内に絶縁膜を形成する工程と、を含み、
前記除去工程は、２００℃以下の基板温度でフッ素元素含有ガスおよび酸素ガスを電離させて発生したラジカルにより溝の内表面をエッチングすることを特徴とする半導体装置の製造方法。
【請求項２】
前記溝を形成する工程は、
前記シリコン基板の表面に熱酸化膜とシリコン窒化膜とをこの順で形成する処理と、
フォトリソグラフィ法およびドライエッチングにより、該シリコン窒化膜および熱酸化膜に前記溝を形成する領域を開口する処理と、
前記開口部が形成されたシリコン窒化膜および熱酸化膜をマスクとして異方性エッチング法によりシリコン基板に溝を形成する処理を含むことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記除去工程は、Ｈ2ガスとＮ2ガスとの混合ガスあるいはＨｅガスをさらに添加することを特徴とする請求項１または２記載の半導体装置の製造方法。
【請求項４】
前記除去工程は、前記溝の内表面のシリコンの一部を除去した後にさらにシリコンを酸化することを特徴とする請求項１〜３のうち、いずれか一項記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法に係り、特にシャロートレンチアイソレーション方式の素子分離構造の形成を含む半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置において、半導体基板上のトランジスタやダイオード、キャパシタ、抵抗などの素子を電気的に分離する為の素子分離方法として、現在では微細化に有利なシャロートレンチアイソレーション（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ、ＳＴＩ）方式が一般的に用いられている。ＳＴＩ方式では、素子分離領域に反応性イオンエッチング（ＲＩＥ）処理によりシリコン基板に溝を形成した後、埋め込み材となる酸化膜を堆積させ、溝以外の部分に堆積した酸化膜を化学的機械研磨（ＣＭＰ）法等を用いて除去・平坦化して、素子分離を行う。
【０００３】
ＳＴＩ方式では一般にＲＩＥ処理により溝を形成するが、ＲＩＥ処理は、イオンの持つエネルギーを利用した高異方性エッチングであるため、溝の間口周囲の角部及び内壁部に物理的なダメージによる欠陥層や、エッチングガスの成分としての炭素（Ｃ）、水素（Ｈ）等のいずれかがシリコン基板中に侵入し汚染層が形成される。
【０００４】
図１（Ａ）に平面図で示す電界効果型トランジスタ（ＦＥＴ）１００では、シリコン基板１０１中のＳＴＩ１０２に囲まれた活性化領域１０３には、シリコン基板の表面にゲート酸化膜およびゲート電極の積層体が形成され、そのゲート長方向（Ｘ軸方向）の活性化領域１０３中にはソース領域１０４Ｓおよびドレイン領域１０４Ｄが形成されている。ＳＴＩ１０２に接する活性化領域１０３（シリコン基板）では、図１（Ａ）のＡ−Ａ線断面図を図２に示すように、上述した欠陥層や汚染層（両者を合わせて欠陥層１０８と称する。）が形成される。欠陥層１０８はゲート酸化膜１０５に接しているので、欠陥層１０８の結晶性の劣化によるゲート酸化膜１０５の構造の乱れや欠陥層１０８に含まれる炭素原子や水素原子等の不純物のゲート絶縁膜１０５への拡散が生ずる。その結果、ゲート酸化膜１０５の信頼性低下やリーク電流増加の原因となる。
【０００５】
この様にＳＴＩ１０２に残る欠陥層１０８を除去する目的で、アニールによる欠陥回復や，溝部の犠牲酸化処理や、ウエットエッチング処理あるいはドライエッチング処理による除去が試みられている（特許文献１参照。）。
【特許文献１】特開平５−１０９８８３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
犠牲酸化処理は、熱処理により汚染層中の炭素や水素等の汚染物を犠牲酸化膜に取り込みウエットエッチング処理により除去するが、比較的高温の熱処理のため、汚染物がシリコン基板内部側に拡散して残留してしまう。これが、後にゲート酸化膜中にとりこまれ、信頼性劣化の原因となる。また、ＳＴＩ構造を形成直後に犠牲酸化処理を行うと、溝の傾斜部及び底部で結晶方位が異なる為に、酸化レートに差異が生じる。この結果、酸化が不均一になり、溝の形状が悪化し、例えば、溝の間口の角が尖り、後に形成するゲート酸化膜の膜厚むら等が生じ、ゲート酸化膜の信頼性低下の原因となる。
【０００７】
また、ウエットエッチング処理では、シリコンをエッチングする薬液としていわゆるＡＰＭ液（アンモニア水、過酸化水素水、および水の混合液）が一般的であるが、シリコンに対するエッチングレートが非常に遅く、欠陥層や汚染層を除去するために膨大な時間を要する。またエッチング面が粗面化し、その表面にゲート酸化膜を形成すると、ゲート酸化膜に薄い部分が形成されてしまい、ゲート酸化膜の信頼性低下の原因となる。
【０００８】
また、薬液として、フッ化水素酸と硝酸との混合液を用いるとシリコンに対するエッチング速度は早いが、エッチング速度が速いために、エッチング量の制御が困難化する。その他薬液としてアルカリ液を使用した場合は、シリコン基板の汚染の原因となる。
【０００９】
また、ケミカルドライエッチング（Ｃｈｅｍｉｃａｌ  Ｄｒｙ  Ｅｔｃｈｉｎｇ、ＣＤＥ）処理では、ＣＦ4ガスおよび酸素ガス雰囲気でプラズマを形成し、発生したＣＦnラジカルやＦ原子をシリコンと化学的に反応させて除去する。特許文献１に開示されたＣＤＥ処理の条件は、１５００Å／分の非常に高いエッチングレートとなっているため、処理温度が高温であることが予想され、ＣＤＥ処理によるシリコン基板に新たなダメージが生じているおそれがある。また、エッチングレートが過度に高いため、ゲート長が数十ｎｍといった微細なトランジスタを製造するには適さない。その上、ＣＤＥ処理後に１０００℃もの高温の熱処理によりダメージの回復を図っているが、溝表面に残留した汚染はアニールにより基板中に拡散し、この後形成されるゲート酸化膜中に取り込まれるため、信頼性劣化の原因となる。
【００１０】
そこで、本発明は上記問題点に鑑みてなされたもので、本発明の目的は、高信頼性を有するゲート絶縁膜を形成可能な半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【００１１】
本発明の一観点によれば、シリコン基板の表面に溝を形成する工程と、前記溝の内表面を洗浄する洗浄工程と、次いで、前記溝の内表面のシリコンの一部を除去する除去工程と、次いで、前記溝内に絶縁膜を形成する工程と、を含み、前記除去工程は、２００℃以下の基板温度でフッ素元素含有ガスおよび酸素ガスを電離させて発生したラジカルにより溝の内表面をエッチングすることを特徴とする半導体装置の製造方法が提供される。
【００１２】
本発明によれば、溝の内表面の汚染物を洗浄して清浄な状態にした後、溝の内表面に形成された欠陥層をケミカルドライエッチングにより２００℃以下の基板温度に設定してフッ素元素含有ガスおよび酸素ガスを使用して除去しているので、シリコン基板中への汚染物（不純物元素）の拡散を回避すると共に、新たな欠陥層の形成をも回避する。そのため、後の工程で形成するゲート酸化膜への汚染物（不純物元素）の拡散を回避できるので良質のゲート酸化膜が形成される。よって、高信頼性を有するゲート絶縁膜が形成でき、ひいては高信頼性を有する半導体装置が形成できる。なお、ラジカルは原子をも含む。
【発明の効果】
【００１３】
本発明によれば、高信頼性を有するゲート絶縁膜を形成可能な半導体装置の製造方法を提供できる。
【発明を実施するための最良の形態】
【００１４】
本発明に係る半導体装置の製造方法は、ＳＴＩ方式の素子分離構造の形成方法に主な特徴がある。本発明の実施の形態に係る半導体装置の製造方法を図２〜図４を参照しつつ以下に説明する。
【００１５】
図２〜図４は、本発明の実施の形態に係る半導体装置の製造工程図である。
【００１６】
最初に図２（Ａ）の工程では、シリコン基板１１の表面を熱酸化法により例えば厚さ１０ｎｍのパッド酸化膜１２を形成する。さらに、パッド酸化膜１２上に、スパッタ法、ＣＶＤ法により例えば膜厚１０００ｎｍのシリコン窒化膜１３を形成する。
【００１７】
図２（Ａ）の工程ではさらに、シリコン窒化膜１３上にレジスト膜４１を形成し、フォトリソグラフィ法によりＳＴＩの溝を形成する領域に開口部４１ａを形成する。
【００１８】
次いで図２（Ｂ）の工程では、レジスト膜４１をマスクとして、シリコン窒化膜１３およびパッド酸化膜１２をドライエッチングにより除去して開口部１３ａを形成し、シリコン基板１１の表面を露出させる。さらに有機溶媒等によりレジスト膜４１を除去する。
【００１９】
図２（Ｂ）の工程ではさらに、開口部１３ａが形成されたシリコン窒化膜１３とパッド酸化膜１２をマスクとして、反応性イオンエッチング（ＲＩＥ）法によりＨＢｒガスおよびＯ2ガスを使用してシリコン基板１１を異方性エッチングして溝１４を形成する。この際、溝１４の内表面（溝の内壁面と底面）１４ａには欠陥層１５が形成され、さらにその表面には金属不純物やレジスト膜４１の残渣や、有機物等の汚染物１６が付着する。
【００２０】
次いで図３（Ａ）の工程では、洗浄液を使用して溝１４の内表面１４ａを洗浄し汚染物１６を除去する。この工程では、汚染物１６を除去して後の工程でシリコン基板１１中に汚染物１６が侵入することを回避する。具体的には、洗浄液として、アンモニア水と過酸化水素水と水との混合液（例えば、いわゆるＡＰＭ液（アンモニア：過酸化水素水：水＝１：１〜２：５〜７（体積配合比）））や、硫酸と過酸化水素水との混合液（例えば、いわゆるＳＰＭ液（例えば硫酸：過酸化水素水＝５：１）や、フッ酸水溶液（例えばフッ酸：水＝１：９９（体積配合比））が挙げられる。ＡＰＭ液は、主としてパーティクルや有機物汚れを除去可能である。ＳＰＭ液は、レジストの残渣やドライエッチングやＲＩＥ処理の際の残留物を除去可能である。
【００２１】
また、フッ酸水溶液は、図３（Ａ）に示すように、パッド酸化膜１２の開口部に露出する端面の一部を除去して後退させ、溝１４の肩部分（間口）１４ｂを露出させる。これにより溝１４の肩部分１４ｂの欠陥層１５を除去し易くし、後の工程で形成するゲート絶縁膜に残留した欠陥層１５が接触することを回避でき、ゲート絶縁膜の信頼性を向上できる。また、フッ酸水溶液は、金属不純物を除去可能である。シリコン基板１１中に金属不純物が侵入するとゲート絶縁膜に拡散し、電流リークが発生する等の悪影響が大きいため、フッ酸水溶液による洗浄は有効である。
【００２２】
次いで図３（Ｂ）の工程では、ケミカルドライエッチングにより溝１４の内表面１４ａのシリコンの一部を除去する。これにより欠陥層１５が除去されるので、後の工程で形成されるゲート絶縁膜へ悪影響を回避できる。シリコンの一部の除去は、２００℃以下の基板温度でフッ素元素含有ガスおよび酸素ガスを電離させて発生したラジカルによるケミカルドライエッチングにより行う。ケミカルドライエッチングは、等方性エッチングであり、
ラジカルが欠陥層１５と化学的に反応して、反応物は気化し、さらに２００℃以下の基板温度に設定されているので、反応速度が抑制されている。そのため、ケミカルドライエッチングによって溝１４の内表面１４ａのシリコンに新たな欠陥層の形成が回避される。
【００２３】
具体的には、図３（Ｂ）の工程は、マイクロ波プラズマダウンフロー型の装置を用いて、原料ガスとして酸素ガス（例えば流量４ＳＬＭ）とフッ素元素含有ガス（例えばＣＦ4ガス、流量０．１ＳＬＭ）を供給して、基板温度を２００℃以下（例えば基板ステージ温度を１７０℃）に設定し、圧力を例えば１５０Ｐａ、マイクロ波パワーを例えば２０００Ｗに設定し、例えば５ｎｍの厚さのシリコンを除去する。以上の"例えば"で記載した条件は、シリコンのエッチングレートが２．５ｎｍ／分の条件である。シリコンに対するエッチングレートが生産性および制御性が良好な点で２ｎｍ／分〜４ｎｍ／分の範囲に設定することが好ましい。
【００２４】
なお、エッチングレートは基板温度の設定、フッ素元素含有ガスの流量、圧力、およびマイクロ波パワー等により制御される。
【００２５】
また、基板温度は２００℃以下に設定することで、エッチングレートが過度に高くなることを回避でき、溝の内表面に新たな欠陥層の形成を回避できる。ただし、上記の好ましい範囲のエッチングレートが得られる点で、基板温度を１５０℃以上に設定することが好ましい。
【００２６】
この工程で除去するシリコン（欠陥層１５を含む）の厚さは、欠陥層１５の厚さとそのばらつきを考慮して３ｎｍ以上であることが好ましい。
【００２７】
フッ素元素含有ガスは、ＣＦ4ガスの他、Ｃ2Ｆ6、ＣＨＦ3、ＣＨ2Ｆ2、ＮＦ3、ＳＦ6、ＣＢｒＦ3、ＣＣｌ2Ｆ2、およびＣ2Ｃｌ2Ｆ4からなる群のうちいずれか１種から選択される。フッ素を含むことでシリコンがエッチング可能である。
【００２８】
また、フッ素元素含有ガスの流量は、上記の好ましい範囲のエッチングレートが得られる点で５０ｓｃｃｍ〜１５０ｓｃｃｍの範囲に設定することが好ましい。酸素ガスの流量はカーボン（Ｃ）の溝の内表面への付着抑制、および溝の内表面のシリコンを酸化させ汚染物の再付着を抑制できる点で２ＳＬＭ〜５ＳＬＭの範囲に設定することが好ましい。
【００２９】
また、希釈ガスをさらに添加してもよく、希釈ガスとしては、Ｈ2ガスとＮ2ガスとの混合ガス、あるいはＨｅガスが挙げられる。
【００３０】
次いで図４（Ａ）の工程では、溝の内表面の洗浄を行う。洗浄は、先の図３（Ａ）の工程と同様の洗浄液を使用する。さらに、加湿雰囲気で、基板温度を例えば７５０℃に加熱して、溝の内表面に例えば膜厚５ｎｍのライナー酸化膜（熱酸化膜）１８を形成する。なお、図４（Ａ）および図４（Ｂ）は溝が３つの場合を示しているが、これらの溝のいずれもが先の図２および図３の工程により形成されたものである。
【００３１】
図４（Ａ）の工程ではさらに、ＣＶＤ法により溝１４を充填すると共にシリコン窒化膜１３を覆うシリコン酸化膜１９ａを形成する。さらに化学的機械研磨法によりシリコン窒化膜１３をストッパ膜としてシリコン酸化膜１９ａを研磨して平坦化する。さらに、リン酸溶液を使用したウエットエッチングによりシリコン窒化膜１３を除去する。以上によりＳＴＩ２０が形成される。
【００３２】
次いで図４（Ｂ）の工程では、図４（Ａ）の構造体の表面のパッド酸化膜１２をフッ酸水溶液を使用して除去した後、犠牲酸化膜（不図示）を形成し、さらに、イオン注入法によりシリコン基板１１中のｎ−ＭＯＳトランジスタを形成する領域にｐ型ウェル２１ｐ、およびｐ−ＭＯＳトランジスタを形成する領域にｎ型ウェル２１ｎを形成し、さらにイオン注入法によりチャネル領域２２を形成する。
【００３３】
図４（Ｂ）の工程ではさらに、シリコン基板１１の表面の犠牲酸化膜をフッ酸水溶液を使用して除去する。さらに、例えば加湿雰囲気で基板を８００℃に加熱して膜厚５ｎｍのゲート絶縁膜２３を形成した。
【００３４】
図４（Ｂ）の工程ではさらに、ゲート絶縁膜２３上にＣＶＤ法により例えば膜厚１００ｎｍの多結晶シリコン膜を形成し、さらにパターニングすることで、例えば、ゲート長４０ｎｍのゲート絶縁膜２３とゲート電極２４が形成される。
【００３５】
図４（Ｂ）の工程ではさらに、イオン注入法によりゲート電極２４をマスクとしてゲート電極の両側のシリコン基板１１中にエクステンション領域２５を形成する。
【００３６】
図４（Ｂ）の工程ではさらに、ＣＶＤ法により膜厚６０ｎｍのシリコン酸化膜（不図示）を堆積し、ＲＩＥ法によりエッチバックして、ゲート絶縁膜２３およびゲート電極２４の両側壁面上に側壁絶縁膜２６を形成する。なお、図４（Ｂ）はゲート長方向に沿った断面を示しているが、半導体装置は先の図１（Ａ）に示した平面図と同様に形成されているので、ゲート幅方向に沿った断面では、ＳＴＩ２０とシリコン基板の界面上にもゲート絶縁膜２３が形成されている。
【００３７】
図４（Ｂ）の工程ではさらに、イオン注入法によりゲート電極２４および側壁絶縁膜２６をマスクとして側壁絶縁膜２６の外側のシリコン基板１１中にソース・ドレイン領域２８を形成する。
【００３８】
次いで、図４（Ｂ）の工程の後に、図示を省略するが、必要に応じて露出しているシリコン基板１１およびゲート電極２４のシリサイド化を行い、さらにその上に層間絶縁膜を堆積する。さらに、層間絶縁膜にソース・ドレイン領域２８を露出する開口部を形成し、さらに引き出しプラグを形成する。さらに、配線や層間絶縁膜を形成して、ｎ−ＭＯＳトランジスタ３０ｎおよびｐ−ＭＯＳトランジスタ３０ｐを有するＣＭＯＳトランジスタの半導体装置が形成される。なお、上記の説明ではエクステンション領域２５およびソース・ドレイン領域２８に注入される不純物イオンの導電型の説明を省略したが、公知のＣＭＯＳトランジスタと同様の導電型である。
【００３９】
本実施の形態に係る製造方法では、ＳＴＩ２０の溝１４の内表面１４ａの汚染物を洗浄して清浄な状態にした後、溝の内表面１４ａに形成された欠陥層１５をケミカルドライエッチングにより２００℃以下の基板温度に設定してフッ素元素含有ガスおよび酸素ガスを使用して除去しているので、シリコン基板１１中への汚染物（不純物元素）の拡散を回避すると共に、新たな欠陥層の形成をも回避する。そのため、後の工程で形成するゲート酸化膜２３への汚染物（不純物元素）の拡散を回避できるので良質のゲート酸化膜２３が形成される。よって、高信頼性を有するゲート絶縁膜２３が形成でき、ひいては高信頼性を有する半導体装置が形成できる。
【００４０】
また、この製造方法では、溝１４の内表面１４ａからシリコン基板１１中に汚染物の侵入が回避されるか非常に少ないため、溝の内表面１４ａのシリコンの除去量を従来、例えば背景技術の欄の特許文献１の例よりも大幅に低減可能である。その結果、活性化領域として使用できるシリコン基板１１の領域の減少が抑制されるため、より広い活性化領域が確保できるので、より多くのトランジスタ等の素子を形成できるので、半導体装置の集積度（単位面積当たりの素子数）の向上において有利である。
【００４１】
次に本実施の形態に係る実施例を説明する。
【００４２】
図５は実施例および比較例の半導体装置の信頼性を示す図であり、ｐ−ＭＯＳトランジスタの定電圧Ｔｉｍｅ  Ｄｅｐｅｎｄｅｎｃｅ  Ｄｉｅ  ｅｌｅｃｔｒｉｃ  Ｂｒｅａｋｄｏｗｎ（ＴＤＤＢ)の試験結果のワイブルプロットである。ワイブルプロットはゲート酸化膜の経時絶縁破壊の累積故障率をグラフ化する方法として広く用いられている。図５において、縦軸はＴＤＤＢによりゲート酸化膜の不良の累積頻度を示し、この値が大きいほど不良となったゲート酸化膜の頻度が高いことを示し、いわゆる累積故障率を示している。縦軸の"ｌｎ｛−ｌｎ（１−Ｆ（ｔ））｝"のうち"Ｆ（ｔ）"は累積分布関数であり、寿命が時間ｔ以下である確率を示し、ｌｎ｛−ｌｎ（１−Ｆ（ｔ））｝は時刻ｔの時点で故障せずに動作しているトランジスタの割合の逆数の対数の対数であり、図５の曲線の傾きが小さい場合（０〜１の場合）は初期故障が多いことを示し、傾きが大きい場合は時刻ｔがたつにつれてだんだんと故障しやすくなることを示す。横軸は、ゲート酸化膜が破壊に到るまでの時間ｔ（対数目盛）を示す。
【００４３】
図５を参照するに、実施例の半導体装置は上述した実施の形態に係る製造方法により形成したｐ−ＭＯＳトランジスタであり、ゲート酸化膜の膜厚５ｎｍ、ゲート長０．１８μｍ、ゲート幅１０μｍに設定して形成した２６２個のｐ−ＭＯＳトランジスタの試験を行った。一方、比較例の半導体装置は、図３（Ａ）で説明したケミカルドライエッチングを行っていない以外は実施例と同様にして形成した２６２個のｐ−ＭＯＳトランジスタである。
【００４４】
比較例の半導体装置は、比較的短い時間で破壊する、いわゆるＢ−ｍｏｄｅの破壊挙動を示す半導体装置が存在するのに対して、実施例の半導体装置は、Ｂ−ｍｏｄｅの発生が全く認められず、比較例の半導体装置よりも信頼性が極めて良好であることが分かる。
【００４５】
以上、本発明の好ましい実施の形態について詳述したが、本発明は係る特定の実施の形態に限定されるものではなく、特許請求の範囲に記載された本発明の範囲内において、種々の変形・変更が可能である。
【図面の簡単な説明】
【００４６】
【図１】従来の半導体装置の製造方法の問題点を説明するための図である。
【図２】本発明の実施の形態に係る半導体装置の製造工程図（その１）である。
【図３】実施の形態に係る半導体装置の製造工程図（その２）である。
【図４】実施の形態に係る半導体装置の製造工程図（その３）である。
【図５】実施例および比較例の半導体装置の信頼性を示す図である。
【符号の説明】
【００４７】
１１    シリコン基板
１２，１８    パッド酸化膜
１３    シリコン窒化膜
１４    溝
１４ａ  溝の内表面
１４ｂ  溝の肩部分
１５    欠陥層
１６    汚染物
１９    シリコン酸化膜
２０    ＳＴＩ
３０ｎ  ｎ−ＭＯＳトランジスタ
３０ｐ  ｐ−ＭＯＳトランジスタ
４１    レジスト膜
【図１】
2008060383.tif 000003
【図２】
2008060383.tif 000004
【図３】
2008060383.tif 000005
【図４】
2008060383.tif 000006
【図５】
2008060383.tif 000007