(57)【要約】【課題】レイアウト面積を増大させずにセンスアンプ動作時における電源落ち込み量を低減させ、制御信号線へのノイズの影響を小さくする。【解決手段】メモリセルアレイ５０、５２と、メモリセルアレイ５０、５２を活性化させるための活性化信号SA_ENを出力するアレイ活性化部４０と、内部電源電圧と基準電圧とを比較した結果に応じた制御信号G0を出力する内部電源制御回路１２と、メモリセルアレイ５０、５２周辺に分散配置され、メモリセルアレイ５０、５２に対し制御信号G0に応じて電源供給を行なう内部電源発生回路２０〜２４と、内部電源制御回路１２と内部電源発生回路２０〜２４とを接続する制御信号線１４〜１８と、制御信号線１４〜１８の途中に設けられると共に、活性化信号SA_ENの入力時には制御信号G0の通過を許可し、活性化信号SA_ENの非入力時には制御信号G0の通過を禁止するトランスファーゲート３０、３２とを設けた。【選択図】図１
2008108320.tif 000002
【特許請求の範囲】
【請求項１】
情報を記憶するためのメモリセルが複数配置されたメモリセルアレイと、
前記メモリセルアレイを活性化させるための活性化信号を出力する活性化手段と、
内部電源電圧と基準電圧とを比較し、該比較結果に応じた制御信号を出力する１つの電源制御手段と、
前記メモリセルアレイ周辺に分散配置され、前記メモリセルアレイに対し、前記制御信号に応じて電源供給を行なう複数の電源供給手段と、
前記電源制御手段から出力された前記制御信号が前記複数の電源供給手段に伝送されるように、前記電源制御手段と前記複数の電源供給手段とを接続する制御信号線と、
前記制御信号線の途中に設けられると共に前記活性化信号を入力可能に構成され、前記活性化信号の入力時には前記制御信号の通過を許可し、前記活性化信号の非入力時には前記制御信号の通過を禁止する通過制御手段と、
を含む半導体記憶装置。
【請求項２】
前記通過制御手段を前記電源制御手段の近傍に設けた請求項１記載の半導体記憶装置。
【請求項３】
前記メモリセルアレイは、前記メモリセルが複数配置された複数のメモリセルブロックと、該複数のメモリセルブロックに対応して設けられ、対応するメモリセルブロックを活性化させる複数のセンスアンプと、を含んで構成され、
前記活性化手段は、更に、前記活性化させるメモリセルブロックを選択するための選択信号を出力し、
前記メモリセルアレイの複数のセンスアンプは、前記活性化信号および前記選択信号に応じて生成された選択活性化信号に応じて選択的に活性化され、
前記通過制御手段は、前記活性化信号または前記選択活性化信号を入力可能に構成され、前記活性化信号または前記選択活性化信号の入力時は前記制御信号の通過を許可し、前記活性化信号または前記選択活性化信号の非入力時は前記制御信号の通過を禁止する請求項１記載の半導体記憶装置。
【請求項４】
前記電源供給手段を前記複数のセンスアンプ毎に設け、前記通過制御手段を該電源供給手段毎に設けた請求項３記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリセルアレイおよびメモリセルアレイに対する電源供給を制御する手段を含む半導体記憶装置に関するするものである。
【背景技術】
【０００２】
半導体記憶装置には、一般的に、差動型の増幅器を含む内部電源制御回路および内部電源発生回路が設けられている。内部電源制御回路は、内部電源電圧と基準電圧とを比較し、該比較結果に応じて制御信号を出力する。内部電源発生回路は該制御信号に応じて半導体記憶装置の内部回路に電源を供給するようにしている。
【０００３】
従来は、内部電源制御回路および内部電源発生回路を１カ所に配置し、メモリセルアレイに電源供給を行なっていた。しかしながら、この構成は、内部電源発生回路から遠く、電源配線が高インピーダンスな位置にあるメモリセルにはセンスアンプ動作時に電流供給が間に合わないため、電源の落ち込みが発生し、その結果、動作マージンを悪化させてしまう、という問題点がある。また、電源の落ち込みを防ぐために複数の内部電源制御回路および内部電源発生回路を分散して配置した場合には、レイアウト面積が増大する、という問題点がある。さらにまた、内部電源制御回路を１つのみ配置し、複数の内部電源発生回路を分散して配置した場合には、内部電源制御回路と内部電源発生回路とを接続する制御信号線をチップ内部で引き回して配線する必要があるが、グランドあるいは該制御信号線の周辺に存在する配線から制御信号線へのノイズによって不具合が発生する場合がある、という問題点がある。
【０００４】
なお、半導体記憶装置に関する技術としては、半導体装置の内部回路に内部電圧を供給する複数の電圧供給回路と、選択されたモードを示す信号に基づいて、複数の電圧供給回路のうちの所定数を駆動させる制御回路を含み、制御回路が複数の動作モードの各々に対して所定数を異ならせることにより、各モードで必要とされる電圧供給量に応じて、適切な量の電圧を供給する半導体装置が知られている（特許文献１参照。）。
【特許文献１】特開平１０−１２５０６１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記特許文献１に記載の技術では、センスアンプ動作時における電源落ち込み量を低減させる点については考慮されておらず、また、レイアウト面積や制御信号線へのノイズの影響を小さくするための技術は何ら提案されていない。
【０００６】
本発明は、上述した課題を解決するために提案されたものであり、レイアウト面積を増大させずにセンスアンプ動作時における電源落ち込み量を低減させ、制御信号線へのノイズの影響を小さくする半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、本発明に係る半導体記憶装置は、情報を記憶するためのメモリセルが複数配置されたメモリセルアレイと、前記メモリセルアレイを活性化させるための活性化信号を出力する活性化手段と、内部電源電圧と基準電圧とを比較し、該比較結果に応じた制御信号を出力する１つの電源制御手段と、前記メモリセルアレイ周辺に分散配置され、前記メモリセルアレイに対し、前記制御信号に応じて電源供給を行なう複数の電源供給手段と、前記電源制御手段から出力された前記制御信号が前記複数の電源供給手段に伝送されるように、前記電源制御手段と前記複数の電源供給手段とを接続する制御信号線と、前記制御信号線の途中に設けられると共に前記活性化信号を入力可能に構成され、前記活性化信号の入力時には前記制御信号の通過を許可し、前記活性化信号の非入力時には前記制御信号の通過を禁止する通過制御手段と、を含んで構成されている。
【０００８】
このように、１つの電源制御手段を設けると共に、メモリセルアレイ周辺に複数の電源供給手段を分散配置したため、レイアウト面積を増大させずにセンスアンプ動作時における電源落ち込み量を低減させることができる。また、電源制御手段と電源供給手段とを接続する制御信号線の途中に活性化信号が非入力時には制御信号の通過を禁止する通過制御手段を設けたため、該制御信号の通過禁止期間は電源制御手段から通過制御手段までの領域における制御信号線へのノイズの影響を小さくすることができる。
【０００９】
なお、前記通過制御手段を前記電源制御手段の近傍に設けることができる。これにより、制御信号の通過禁止期間は電源制御手段の近傍に設けた通過制御手段から先には制御信号は伝送されず、配線引き回しによる制御信号線へのノイズの影響を大幅に低減することができる。
【００１０】
また、前記メモリセルアレイは、前記メモリセルが複数配置された複数のメモリセルブロックと、該複数のメモリセルブロックに対応して設けられ、対応するメモリセルブロックを活性化させる複数のセンスアンプと、を含んで構成され、前記活性化手段は、更に、前記活性化させるメモリセルブロックを選択するための選択信号を出力し、前記メモリセルアレイの複数のセンスアンプは、前記活性化信号および前記選択信号に応じて生成された選択活性化信号に応じて選択的に活性化され、前記通過制御手段は、前記活性化信号または前記選択活性化信号を入力可能に構成され、前記活性化信号または前記選択活性化信号の入力時は前記制御信号の通過を許可し、前記活性化信号または前記選択活性化信号の非入力時は前記制御信号の通過を禁止することができる。
【００１１】
これにより、センスアンプを選択的に活性化させてメモリセルブロックを選択的に活性化させるときには、選択的に活性化させるための選択活性化信号に応じて制御信号の通過許可、通過禁止を制御することができる。
【００１２】
なお、前記電源供給手段を前記複数のセンスアンプ毎に設け、前記通過制御手段を該電源供給手段毎に設けることもできる。
【００１３】
これにより、複数のセンスアンプに対応して設けられた電源供給手段のうち、選択活性化信号により選択的に活性化されるセンスアンプに対応して設けられた電源供給手段だけを制御信号に応じて動作させることができるため、動作に必要な電力容量を小さくすることができ、さらにまた、発生ノイズも低減させることができる。
【発明の効果】
【００１４】
以上説明したように本発明によれば、レイアウト面積を増大させずにセンスアンプ動作時における電源落ち込み量を低減させ、制御信号線へのノイズの影響を小さくすることができる、という効果を奏する。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の好ましい実施の形態について図面を参照しながら詳細に説明する。
【００１６】
［第１の実施の形態］
図１は、本実施の形態に係る半導体記憶装置１０の概略構成図である。
【００１７】
本実施の形態に係る半導体記憶装置１０は、内部電源制御回路１２、内部電源発生回路２０、２２、２４、制御信号線１４、１６、１８、トランスファーゲート３０、３２、アレイ活性化部４０、活性化信号線４６、およびメモリセルアレイ５０、５２を含んで構成されている。なお、図中の破線は、電源配線を示す。
【００１８】
内部電源発生回路２０は、内部電源制御回路１２の近傍に配置されると共に、制御信号線１４を介して内部電源制御回路１２に接続され、メモリセルアレイ５０、５２の双方に電源を供給する。
【００１９】
トランスファーゲート３０、３２は、内部電源制御回路１２の近傍に配置され、制御信号線１４を介して内部電源制御回路１２に接続されている。
【００２０】
内部電源発生回路２２は、メモリセルアレイ５０の周辺であって、内部電源制御回路１２から離れた位置に配置され、制御信号線１６を介してトランスファーゲート３０に接続されている。内部電源発生回路２２は、メモリセルアレイ５０に電源を供給する。
【００２１】
内部電源発生回路２４は、メモリセルアレイ５２の周辺であって、内部電源制御回路１２から離れた位置に配置され、制御信号線１８を介してトランスファーゲート３２に接続されている。内部電源発生回路２４は、メモリセルアレイ５２に電源を供給する。
【００２２】
また、アレイ活性化部４０は、活性化信号線４６を介してメモリセルアレイ５０、５２、およびトランスファーゲート３０、３２に接続されている。
【００２３】
図２は、内部電源制御回路１２の回路図である。内部電源制御回路１２は、内部電源電圧と基準電圧とを比較し、該比較結果に応じた制御信号Ｇ０を出力する。
【００２４】
同図に示すように、内部電源制御回路１２は、ＰＭＯＳトランジスタ１０１、１０２、ＮＭＯＳトランジスタ１０３、１０４、１０５、ＰＭＯＳトランジスタ１０６、１０７を含んで構成されている。
【００２５】
ＰＭＯＳトランジスタ１０１、１０２およびＮＭＯＳトランジスタ１０３、１０４、１０５により、差動増幅器が形成されている。
【００２６】
活性化信号ＡＣＴがＰＭＯＳトランジスタ１０６、１０７およびＮＭＯＳトランジスタ１０５に入力されると、この差動増幅器が活性化され、基準電圧ＶＲＥＦと内部電源電圧ＶＤＤＡとの差分により動作する。基準電圧ＶＲＥＦが内部電源電圧ＶＤＤＡより高い場合には、ＮＭＯＳトランジスタ１０３がオンになり制御信号Ｇ０の電位レベルが低下する。また、逆に基準電圧ＶＲＥＦが内部電源電圧ＶＤＤＡより低い場合には、ＮＭＯＳトランジスタ１０３がオフとなり制御信号Ｇ０の電位レベルが上がる。なお、制御信号Ｇ０は、制御信号線１４を介して内部電源発生回路２０、トランスファーゲート３０、３２に出力される。トランスファーゲート３０、３２は入力された制御信号Ｇ０を制御信号Ｇ０Ｌ，Ｇ０Ｒとして内部電源発生回路２２、２４に出力する。
【００２７】
図３は、内部電源発生回路２０、２２、２４の回路図である。内部電源発生回路２０、２２、２４の各々は同一構成となっている。内部電源発生回路２０、２２、２４は入力された制御信号（Ｇ０，Ｇ０Ｌ、Ｇ０Ｒ）に応じて、半導体記憶装置１０のメモリセルアレイ５０または５２に電源を供給する。
【００２８】
内部電源発生回路２０、２２、２４は、ＰＭＯＳトランジスタ１１０により構成されている。各内部電源発生回路２０、２２、２４のソースは外部電源ＶＣＣに接続され、ドレインは内部電源ＶＤＤＡに接続される。また、内部電源発生回路２０のＰＭＯＳトランジスタ１１０のゲートには、制御信号Ｇ０が入力される。内部電源発生回路２２のＰＭＯＳトランジスタ１１０のゲートには、トランスファーゲート３０から出力された制御信号Ｇ０Ｌが入力される。内部電源発生回路２４のＰＭＯＳトランジスタ１１０のゲートには、トランスファーゲート３２から出力された制御信号Ｇ０Ｒが入力される。
【００２９】
ＰＭＯＳトランジスタ１１０のゲートに入力される制御信号Ｇ０、Ｇ０Ｌ、Ｇ０Ｒの電位レベルが低いと、ＰＭＯＳトランジスタ１１０がオンとなり内部電圧ＶＤＤＡを上昇させる。逆にＰＭＯＳトランジスタ１１０のゲートに入力される制御信号Ｇ０、Ｇ０Ｌ、Ｇ０Ｒの電位レベルが高いと、ＰＭＯＳトランジスタ１１０がオフとなり電源供給が停止する。
【００３０】
図４は、トランスファーゲート３０、３２の回路図である。トランスファーゲート３０、３２の各々は同一構成となっている。
【００３１】
トランスファーゲート３０、３２は、ＰＭＯＳトランジスタ１２０、インバータ１２２、およびＣＭＯＳ１２４により構成されている。
【００３２】
ＰＭＯＳトランジスタ１２０のソースは外部電源ＶＣＣに接続され、ゲートはＣＭＯＳ１２４のＮ−ＣＨ側および活性化信号線４６に接続され、ドレインは制御信号線１６または制御信号線１８に接続されている。
【００３３】
また、インバータ１２２は、活性化信号線４６に接続され、活性化信号線４６を介してディレイ回路４３（図５参照）から入力される活性化信号ＳＡ＿ＥＮを反転してＣＭＯＳ１２４に出力する。
【００３４】
ＣＭＯＳ１２４のＰ−ＣＨ側はインバータ１２２に接続され、Ｎ−ＣＨ側はＰＭＯＳトランジスタ１２０のゲートに接続されている。
【００３５】
トランスファーゲート３０、３２に、アレイ活性化部４０からＨレベルの活性化信号ＳＡ＿ＥＮが入力されると、該活性化信号ＳＡ＿ＥＮはインバータ１２２を介して反転されＣＭＯＳ１２４のＰ−ＣＨ側に入力されてＣＭＯＳ１２４のＮ−ＣＨ側のトランジスタがオンになりＣＭＯＳ１２４がオンになる。また、Ｈレベルの活性化信号ＳＡ＿ＥＮによりＰＭＯＳトランジスタ１２０はオフとなる。これにより、制御信号線１４と、制御信号線１６，１８とが接続され、内部電源制御回路１２から制御信号線１４を介して入力された制御信号Ｇ０が制御信号Ｇ０Ｌ、Ｇ０Ｒとして制御信号線１６、１８に出力される。
【００３６】
一方、トランスファーゲート３０、３２に、活性化信号ＳＡ＿ＥＮが入力されない期間（すなわち、ＳＡ＿ＥＮのＬレベル期間）は、ＣＭＯＳ１２４はオフになるため、制御信号線１４と、制御信号線１６，１８とは切断状態になる。なお、このときＰＭＯＳトランジスタ１２０はオンとなって制御信号線１６，１８はＨレベル固定となり、フローティング状態が防止される。
【００３７】
すなわち、トランスファーゲート３０、３２は、活性化信号ＳＡ＿ＥＮの入力時には制御信号Ｇ０の通過を許可し、非入力時には制御信号Ｇ０の通過を禁止する。
【００３８】
図５は、アレイ活性化部４０の構成を示すブロック図である。
【００３９】
アレイ活性化部４０は、コマンド入力回路４１、コマンドデコーダ４２、ディレイ回路４３、アドレス入力回路４４、およびプリデコーダ４５を含んで構成されている。
【００４０】
コマンド入力回路４１には、メモリセルアレイ５０、５２のワード線のアドレス（Ｘアドレス）を指定するときのコマンドＲＡＳＢが入力される。コマンド入力回路４１は、入力されたコマンドＲＡＳＢをコマンドデコーダ４２に出力する。
【００４１】
コマンドデコーダ４２は、ＲＡＳＢ信号が入力されるとデコーダ信号ＸＤＥをディレイ回路４３およびプリデコーダ４５に出力する。
【００４２】
図６は、アレイ活性化部４０に設けられたディレイ回路４３の回路図である。同図に示すように、このディレイ回路４３は、３つの遅延回路１３０、１３２、１３４により構成される。ディレイ回路４３は、入力されたデコーダ信号ＸＤＥを所定時間だけ遅延し、メモリセルアレイを活性化させる活性化信号ＳＡ＿ＥＮとして活性化信号線４６に出力する。
【００４３】
一方、アドレス入力回路４４には、Ｘアドレスを指定したアドレス信号ＡＤＤが入力される。アドレス入力回路４４は、入力されたアドレス信号ＡＤＤをプリデコーダ４５に出力する。
【００４４】
プリデコーダ４５は、入力されせたアドレス信号ＡＤＤをデコードし、コマンドデコーダ４２から出力されたデコーダ信号ＸＤＥの立ち上がりエッジをトリガとして、活性化させるメモリブロックを選択するための選択信号ＰＲＥＤＥＣをＰＲＥＤＥＣ信号線（図７参照。図１では図示を省略している。）を介してメモリセルアレイ５０、５２のブロック選択回路１４０に出力する。ＰＲＥＤＥＣ信号線は、後述する複数のメモリセルブロックに対応して複数設けられている。プリデコーダ４５は、アドレス信号ＡＤＤで指定されたメモリセルブロックに対応するＰＲＥＤＥＣ信号線に選択信号ＰＲＥＤＥＣを出力する。
【００４５】
なお、ここでは、ビット線を指定するための信号については記載を省略している。
【００４６】
図７はメモリセルアレイ５０、５２の概略構成を示すブロック図である。メモリセルアレイ５０、５２の各々は同一構成となっている。
【００４７】
メモリセルアレイ５０、５２は、図示されるように複数のメモリセルブロック（図では４つのメモリセルブロック１６０、１６１、１６２、１６３）に分割されている。各メモリセルブロック１６０、１６１、１６２、１６３は情報を記憶する複数のメモリセルが配置された構成されている。
【００４８】
更にメモリセルアレイ５０、５２には、活性化させるメモリセルブロックを選択して該選択したメモリセルブロックを活性化させるための選択活性化信号ＳＡ＿ＥＮ＜ＢＬＫｎ＞（ここではｎは０〜４のいずれか）を出力するブロック選択回路１４０と、ブロック選択回路１４０から出力された選択活性化信号ＳＡ＿ＥＮ＜ＢＬＫｎ＞に応じてメモリセルブロックを活性化させるセンスアンプ１５０、１５１、１５２、１５３、１５４、１５５とが設けられている。センスアンプ１５０、１５１、１５２、１５３、１５４、１５５は対応するメモリセルブロックのビット線上の電圧を増幅するために用いられ、センスアンプ１５０、１５１、１５２、１５３、１５４、１５５を活性化させることで対応するメモリセルブロックを活性化させ駆動する。
【００４９】
ブロック選択回路１４０には、活性化信号線４６および各メモリセルブロック１６０、１６１、１６２、１６３に対応して設けられたＰＲＥＤＥＣ信号線６０、６１、６２、６３が接続されている。また、センスアンプ１５０、１５１、１５２、１５３、１５４、１５５とブロック選択回路１４０とは選択信号線７０、７１、７２、７３、７４を介して接続されている。
【００５０】
ここで、具体的な動作を説明する。ブロック選択回路１４０は、活性化信号線４６を介して活性化信号ＳＡ＿ＥＮが入力されると共に選択信号ＰＲＥＤＥＣがＰＲＥＤＥＣ信号線６０、６１、６２、６３のいずれかを介して入力されると、選択信号ＰＲＥＤＥＣで指定されたメモリセルブロックに対応するセンスアンプに対して、対応する選択信号線７０〜７４のいずれかを介して選択活性化信号ＳＡ＿ＥＮ＜ＢＬＫｎ＞を出力する。これにより選択活性化信号ＳＡ＿ＥＮ＜ＢＬＫｎ＞が入力されたセンスアンプが活性化され、該センスアンプに対応するメモリセルブロックが活性化される。
【００５１】
例えば、活性化信号線４６に活性化信号ＳＡ＿ＥＮが入力されると共に、ＰＲＥＤＥＣ信号線６０に選択信号ＰＲＥＤＥＣ＜０＞が入力されると、ブロック選択回路１４０からセンスアンプ１５０に選択活性化信号ＳＡ＿ＥＮ＜ＢＬＫ０＞が出力されると共に、センスアンプ１５１に選択活性化信号ＳＡ＿ＥＮ＜ＢＬＫ１＞が出力される。これにより２つのセンスアンプ１５０、１５１が活性化され、該活性化されたセンスアンプ１５０、１５１に対応するメモリセルブロック１６０が活性化される。
【００５２】
図８は、上述した各信号のタイミングチャートを示す図である。
【００５３】
同図に示すように、ＲＡＳＢ信号の立ち下がりエッジをトリガとしてデコーダ信号ＸＤＥが出力される。
【００５４】
続いて、デコーダ信号ＸＤＥの立ち上がりエッジをトリガとして選択信号ＰＲＥＤＥＣがブロック選択回路１４０に出力（Ｈレベルに固定）される。更に、前述のディレイ回路４３によりデコーダ信号ＸＤＥの立ち上がりエッジから所定時間経過後に活性化信号ＳＡ＿ＥＮがブロック選択回路１４０に出力（Ｈレベルに固定）される。これにより、選択信号ＰＲＥＤＥＣに対応するセンスアンプ１５０〜１５４に選択活性化信号ＳＡ＿ＥＮ＜ＢＬＫｎ＞が出力され、対応のメモリセルブロックが活性化される。
【００５５】
図８の下段には、活性化されたメモリセルブロックにおけるワード線の電圧レベル（ＷＬ）、一対のビット線の電圧レベル（ＢＬ、ＢＬＢ）、および内部電源電圧レベル（ＶＤＤＡ）が示されている。このように、活性化信号ＳＡ＿ＥＮの立ち上がりエッジからワード線の電圧レベルが大きくなって活性化すると共に、活性化されたメモリセルブロックの全てのビット線の電圧レベルが上昇して活性化される。
【００５６】
なお、前述したように、活性化信号ＳＡ＿ＥＮの出力期間中（ＳＡ＿ＥＮのＨレベル期間）は、トランスファーゲート３０、３２に活性化信号ＳＡ＿ＥＮが入力されてトランスファーゲート３０、３２のＣＭＯＳ１２４がオン状態となるため、制御信号線１４と、制御信号線１６，１８とが接続状態になる。従って、活性化信号ＳＡ＿ＥＮの出力期間中は、制御信号Ｇ０（Ｇ０Ｌ，Ｇ０Ｒ）は、全ての内部電源発生回路２０、２２、２４に伝送されることとなる。
【００５７】
例えば、この期間に矢印Ａで示されるように、内部電源電圧ＶＤＤＡが落ち込むと、内部電源制御回路１２のＮＭＯＳトランジスタ１０３がオンになり制御信号Ｇ０の電位レベルが低下する。レベルが低下した制御信号Ｇ０は制御信号線１４、トランスファーゲート３０、制御信号線１６を介して制御信号Ｇ０Ｌとして内部電源発生回路２２に出力される。また、同様に制御信号Ｇ０は制御信号線１４、トランスファーゲート３２、制御信号線１８を介して制御信号Ｇ０Ｒとして内部電源発生回路２４に出力される。これより、内部電源発生回路２０、２２，２４の全てのＰＭＯＳトランジスタ１１０がオンとなり内部電圧ＶＤＤＡを上昇させることができる（矢印Ｂ参照。）。
【００５８】
一方、活性化信号ＳＡ＿ＥＮの非出力期間中（ＳＡ＿ＥＮのＬレベル期間）は、トランスファーゲート３０、３２に活性化信号ＳＡ＿ＥＮが入力されずトランスファーゲートのＣＭＯＳがオフ状態となり、制御信号線１４と、制御信号線１６，１８とが切断状態になる。この期間は制御信号線１６，１８はＨレベル固定となるため、内部電源発生回路２２，２４は駆動しない。
【００５９】
以上説明したように、内部電源発生回路２０、２２，２４をメモリセルアレイ５０、５２の周辺に分散配置し、差動増幅器を有する内部電源制御回路１２は１つしか設けなかったため、レイアウト面積を増大させずにセンスアンプ動作時における電源落ち込み量を低減させることができる。さらにまた、アレイ活性化部４０から活性化信号ＳＡ＿ＥＮが出力されていない期間（ＳＡ＿ＥＮがＬレベルの期間）は、トランスファーゲート３０、３２によって、制御信号線１４と、制御信号線１６，１８とが切断状態になる。従って、内部電源発生回路２０、２２，２４と内部電源制御回路１２とを接続する配線引き回しにより発生する制御信号線１４に対するノイズの影響が低減される。なお、上述したように、トランスファーゲート３０、３２を内部電源制御回路１２近傍に配置したため、制御信号線１４に影響するノイズはかなり小さいものとなる。
【００６０】
なお、メモリセルアレイ５０、５２を活性化させるときにはセンスアンプ１５０〜１５４を動作させるが、センスアンプ１５０〜１５４は多くの電流を消費するためこのときに電圧の落ち込みを防ぐように内部電源発生回路２２、２４を駆動させることが必要である。従って、本実施の形態で説明したように、トランスファーゲート３０、３２で制御信号Ｇ０を通過させるためのトリガ信号として、メモリセルアレイ５０、５２を活性化させるための活性化信号ＳＡ＿ＥＮを用いることは効率的であり最適である。
【００６１】
なお、メモリセルアレイの周辺に分散配置する内部電源発生回路の数は特に限定されず、上記実施の形態で説明した数より多く設けてもよい。
【００６２】
［第２の実施の形態］
本実施の形態では、メモリセルアレイのメモリセルブロックに対応して設けられたセンスアンプ毎にトランスファーゲートおよび内部電源発生回路を設け、メモリセルブロック毎（センスアンプ毎）に電源供給制御を行なう半導体記憶装置を例に挙げて説明する。
【００６３】
図９は、本実施の形態に係る半導体記憶装置９０の概略構成図である。また、図１０は、図９の一点鎖線で示した部分を拡大して示した図である。なお、図９、図１０において、図１と同一もしくは同等の部分には同じ記号を付し、その説明を簡略化あるいは省略する。
【００６４】
本実施の形態に係る半導体記憶装置９０は、内部電源制御回路１２、内部電源発生回路２０、制御信号線１４、１６、１８、トランスファーゲート３０、３２、アレイ活性化部４０、活性化信号線４６、およびメモリセルアレイ５４、５６を含んで構成されている。なお、図中の破線は、電源配線を示す。
【００６５】
さらにまた、本実施の形態の半導体記憶装置には、この他に、メモリセルアレイ５４、５６の複数のメモリセルブロックに対応して設けられているセンスアンプ毎に、内部電源発生回路およびトランスファーゲートが設けられている。図９、１０では、メモリセルアレイ５４側の複数の内部電源発生回路およびトランスファーゲートのうち、２つの内部電源発生回路２６、２８およびトランスファーゲート３４、３６のみを図示した。
【００６６】
なお、メモリセルアレイ５６側も同様に、センスアンプ毎に内部電源発生回路およびトランスファーゲートが設けられているが、図９、１０では図示を省略している。
【００６７】
以下では、メモリセルアレイ５４側を例に挙げ、本実施の形態の電源供給制御について説明する。
【００６８】
図１１は、メモリセルアレイ５４の概略構成を示すブロック図である。なお、図１１において、図７と同一もしくは同等の部分には同じ記号を付し、その説明を簡略化あるいは省略する。
【００６９】
図１１に示すように、メモリセルアレイ５４のブロック選択回路１４０から出力される選択活性化信号ＳＡ＿ＥＮ＜ＢＬＫｎ＞は、各々選択信号線７０、７１、７２、７３、７４に出力される。各々選択信号線７０、７１、７２、７３、７４に出力された選択活性化信号ＳＡ＿ＥＮ＜ＢＬＫｎ＞は、各センスアンプ１５０、１５１、１５２、１５３，１５４に出力されると共に、各センスアンプ１５０、１５１、１５２、１５３，１５４に対応して設けられたトランスファーゲートに出力される。
【００７０】
図１０、図１１に示すように、ブロック選択活性化信号ＳＡ＿ＥＮ＜ＢＬＫ０＞は、センスアンプ１５０に対応して設けられたトランスファーゲート３４に選択信号線７０を介して出力され、選択活性化信号ＳＡ＿ＥＮ＜ＢＬＫ１＞は、センスアンプ１５０に対応して設けられたトランスファーゲート３６に選択信号線７１を介して出力される。
【００７１】
また、トランスファーゲート３４と内部電源発生回路２６とは、制御信号線８０により接続され、トランスファーゲート３４に入力された制御信号Ｇ０Ｌが制御信号Ｇ０Ｌ−０として内部電源発生回路２６に出力される。また、トランスファーゲート３６と内部電源発生回路２８とは、制御信号線８１により接続され、トランスファーゲート３６に入力された制御信号Ｇ０Ｌが制御信号Ｇ０Ｌ−１として内部電源発生回路２８に出力される。
【００７２】
図１２は、トランスファーゲート３４の回路図である。
【００７３】
トランスファーゲート３４は、トランスファーゲート３０、３２と同様に、ＰＭＯＳトランジスタ１２０、インバータ１２２、およびＣＭＯＳ１２４により構成されている。
【００７４】
トランスファーゲート３４のＰＭＯＳトランジスタ１２０のソースは外部電源ＶＣＣに接続され、ゲートは選択信号線７０およびＣＭＯＳ１２４のＮ−ＣＨ側に接続され、ドレインは制御信号線８０に接続されている。
【００７５】
また、インバータ１２２は、選択信号線７０に接続され、メモリセルアレイ５４のブロック選択回路１４０から出力され選択信号線７０を介して入力される選択活性化信号ＳＡ＿ＥＮ＜ＢＬＫ０＞を反転してＣＭＯＳ１２４に出力する。
【００７６】
ＣＭＯＳ１２４のＰ−ＣＨ側はインバータ１２２に接続され、Ｎ−ＣＨ側はＰＭＯＳトランジスタ１２０のゲートに接続されている。
【００７７】
トランスファーゲート３４に、メモリセルアレイ５４のブロック選択回路１４０からＨレベルの選択活性化信号ＳＡ＿ＥＮ＜ＢＬＫ０＞が入力されると、該ブロック選択活性化信号ＳＡ＿ＥＮ＜ＢＬＫ０＞はインバータ１２２を介して反転されＣＭＯＳ１２４のＰ−ＣＨ側に入力されてＣＭＯＳ１２４がオンになる。また、Ｈレベルの選択活性化信号ＳＡ＿ＥＮ＜ＢＬＫ０＞によりＰＭＯＳトランジスタ１２０はオフとなる。これにより、制御信号線１６と、制御信号線８０とが接続され、制御信号線１６を介して入力された制御信号Ｇ０Ｌが制御信号Ｇ０Ｌ−０として制御信号線８０に出力される。
【００７８】
一方、トランスファーゲート３４に、選択活性化信号ＳＡ＿ＥＮ＜ＢＬＫ０＞が入力されない期間（すなわち、選択活性化信号ＳＡ＿ＥＮ＜ＢＬＫ０＞のＬレベル期間）は、ＣＭＯＳ１２４はオフになるため、制御信号線１６と制御信号線８０とは切断状態になる。なお、このときＰＭＯＳトランジスタ１２０はオンとなって制御信号線８０はＨレベル固定となり、フローティング状態が防止される。
【００７９】
すなわち、トランスファーゲート３３は、選択活性化信号ＳＡ＿ＥＮ＜ＢＬＫ０＞の入力時には制御信号Ｇ０Ｌの通過を許可し、非入力時には制御信号Ｇ０Ｌの通過を禁止する。
【００８０】
一方、トランスファーゲート３６もトランスファーゲート３４と同様の構成であるが、入力される選択活性化信号はＳＡ＿ＥＮ＜ＢＬＫ１＞となり、この選択活性化信号ＳＡ＿ＥＮ＜ＢＬＫ１＞に応じて制御信号線１６と制御信号線８１との切断、接続を制御する。
【００８１】
センスアンプ１５０、１５１に対応して設けられた内部電源発生回路２６、２８の構成は、内部電源発生回路２０と同一である（図３参照。）。ただし、ＰＭＯＳトランジスタ１１０のゲートに入力される制御信号は、トランスファーゲート３４、３６を介して入力されるＧ０Ｌ−０、Ｇ０Ｌ−１である。内部電源発生回路２６、２８は、センスアンプ動作時には、制御信号Ｇ０Ｌ−０、Ｇ０Ｌ−１の変動に応じて電源供給することができる。
【００８２】
なお、図８に示すように選択活性化信号ＳＡ＿ＥＮ＜ＢＬＫｎ＞は、アレイ活性化部４０から出力される活性化信号ＳＡ＿ＥＮの出力に応じて出力されるが、活性化信号ＳＡ＿ＥＮと選択活性化信号ＳＡ＿ＥＮ＜ＢＬＫｎ＞の出力タイミングの差は非常に小さく、内部電源発生回路の駆動タイミングに大きな影響はない。
【００８３】
なお、本実施の形態では、活性化信号ＳＡ＿ＥＮの出力期間中（ＳＡ＿ＥＮのＨレベル期間）は、第１の実施の形態と同様に、トランスファーゲート３０、３２のＣＭＯＳ１２４はオン状態となるため、制御信号線１４と、制御信号線１６，１８とが接続状態になる。しかしながら、センスアンプ毎に設けられたトランスファーゲート３４、３６は、活性化信号ＳＡ＿ＥＮの出力期間中であっても、対応する選択活性化信号ＳＡ＿ＥＮ＜ＢＬＫ０または１＞が入力されない限りＣＭＯＳ１２４がオン状態にならないため、制御信号Ｇ０Ｌ−０、Ｇ０Ｌ−１は、内部電源発生回路２６、２８には出力されない。すなわち、本実施の形態では、活性化させるメモリセルブロックに対応して設けられた内部電源発生回路だけを駆動させることができる。
【００８４】
このように、本実施の形態は、第１の実施の形態で説明した効果に加え、活性化させるメモリセルブロックに対応する（すなわち該メモリセルブロックを活性化させるセンスアンプに対応する）内部電源発生回路のみを活性化させて電源供給制御を行なうようにしたため、動作に必要な電力容量を小さくすることができ、さらにまた、発生ノイズも低減させることができる。
【００８５】
なお、本実施の形態では、内部電源発生回路およびトランスファーゲートを各センスアンプ毎に設ける例について説明したが、これに限定されず、例えば電源の落ち込み傾向等に応じて例えば１つおきに設けるようにしてもよい。
【図面の簡単な説明】
【００８６】
【図１】第１の実施の形態に係る半導体記憶装置の概略構成図である。
【図２】内部電源制御回路の回路図である。
【図３】内部電源発生回路の回路図である。
【図４】トランスファーゲートの回路図である。
【図５】アレイ活性化部の構成を示すブロック図である。
【図６】アレイ活性化部に設けられたディレイ回路の回路図である。
【図７】メモリセルアレイの概略構成を示すブロック図である。
【図８】半導体記憶装置における各信号のタイミングチャートを示す図である。
【図９】第２の実施の形態に係る半導体記憶装置の概略構成図である。
【図１０】図９の一点鎖線で示した部分を拡大して示した図である。
【図１１】第２の実施の形態に係るメモリセルアレイの概略構成を示すブロック図である。
【図１２】第２の実施の形態に係るトランスファーゲートの回路図である。
【符号の説明】
【００８７】
１０、９０  半導体記憶装置
１２  内部電源制御回路
１４、１６、１８  制御信号線
２０、２２、２４、２６、２８  内部電源発生回路
３０、３２、３４、３６、３８  トランスファーゲート
４０  アレイ活性化部
４６  活性化信号線
５０、５２、５４、５６  メモリセルアレイ
８０、８１  制御信号線
１４０  ブロック選択回路
１５０〜１５４  センスアンプ
１６０〜１６３  メモリセルブロック
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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