(57)【要約】【課題】オン抵抗を低減できる半導体装置およびその製造方法を提供する。【解決手段】基板１の表面の全面には、エピタキシャル結晶成長層２が配置されている。エピタキシャル結晶成長層２内においては、表面付近の一部の領域に第２導電型領域３が配置されている。第２導電型領域３内においては、表面付近の一部の領域に第１導電型領域４が配置されている。エピタキシャル結晶成長層２において、ゲート電極７が配置されている領域の一部は、表面にバンチングステップが形成されない平滑な第１領域となっており、ゲート電極７が配置されていない領域の全部は、表面にバンチングステップが形成された第２領域となっている。【選択図】図１
2008205323.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型不純物を含む炭化珪素からなるエピタキシャル結晶成長層が表面の全面に配置され第１導電型不純物を含む炭化珪素からなる基板を用意する工程と、
前記エピタキシャル結晶成長層内において表面付近の一部の領域に第２導電型不純物注入マスクにより第２導電型不純物を注入することにより第２導電型領域を形成する第２導電型領域形成工程と、
前記第２導電型領域内において表面付近の一部の領域に前記第２導電型不純物注入マスクを含む第１導電型不純物注入マスクにより第１導電型不純物を注入することにより第１導電型領域を形成する第１導電型領域形成工程と、
前記第１乃至第２導電型領域を含む前記エピタキシャル結晶成長層表面の一部の領域を保護膜で保護しつつ熱処理を施すことにより前記第１乃至第２導電型不純物を活性化させる熱処理工程と、
前記一部の領域を含む所定領域上にゲート電極を形成する工程と
を備える半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法であって、
前記第１導電型領域形成工程においては、前記第２導電型領域のうち前記第１導電型領域が形成されない領域に自己整合的にチャネル領域が形成される
半導体装置の製造方法。
【請求項３】
請求項１又は請求項２に記載の半導体装置の製造方法であって、
前記第１導電型領域形成工程においては、前記第２導電型不純物注入マスクの両側面に炭素を含むサイドウォールが形成されることにより前記第１導電型不純物注入マスクが形成され、
前記第１導電型領域形成工程の後かつ前記熱処理工程の前に、前記第１導電型不純物注入マスクから前記第２導電型不純物注入マスクを選択的に除去し前記サイドウォールを熱処理でグラファイト化させることにより前記保護膜を形成する工程をさらに備える
半導体装置の製造方法。
【請求項４】
請求項１又は請求項２に記載の半導体装置の製造方法であって、
前記第１導電型領域形成工程においては、前記第２導電型不純物注入マスクの両側面にサイドウォールが形成されることにより前記第１導電型不純物注入マスクが形成され、
前記熱処理工程においては、前記第１導電型不純物注入マスクが前記保護膜として用いられる
半導体装置の製造方法。
【請求項５】
請求項１又は請求項２に記載の半導体装置の製造方法であって、
前記第１導電型領域形成工程においては、前記第２導電型不純物注入マスクの両側面に炭素を含むサイドウォールが形成されることにより前記第１導電型不純物注入マスクが形成され、
前記第１導電型領域形成工程の後かつ前記熱処理工程の前に、前記第１導電型不純物注入マスクから前記第２導電型不純物注入マスクを選択的に除去し前記サイドウォールを熱処理でリフローし互いに結合させることにより前記保護膜を形成する工程をさらに備える
半導体装置の製造方法。
【請求項６】
請求項３又は請求項５に記載の半導体装置の製造方法であって、
前記熱処理工程の後に、前記エピタキシャル結晶成長層において、前記保護膜が形成されていない領域にシリサイド層を形成する工程をさらに備える
半導体装置の製造方法。
【請求項７】
第１導電型不純物を含む炭化珪素からなる基板と、
第１導電型不純物を含む炭化珪素からなり前記基板の表面の全面に配置されたエピタキシャル結晶成長層と、
前記エピタキシャル結晶成長層内において表面付近の一部の領域に配置された第２導電型領域と、
前記第２導電型領域内において表面付近の一部の領域に配置された第１導電型領域と、
前記第１乃至第２導電型領域を含む前記エピタキシャル結晶成長層表面の所定領域上に配置されたゲート電極と
を備え、
前記エピタキシャル結晶成長層において、前記ゲート電極が配置されている前記所定領域の一部又は全部である第１領域は、当該第１領域外である第２領域に比較して、表面が平滑である
半導体装置。
【請求項８】
請求項７に記載の半導体装置であって、
前記第１領域は、チャネル領域を含む
半導体装置。
【請求項９】
請求項８に記載の半導体装置であって、
前記第１領域は、電流制御領域をさらに含む
半導体装置。
【請求項１０】
請求項８に記載の半導体装置であって、
前記エピタキシャル結晶成長層は、前記第１領域に含まれない電流制御領域を有し、
前記電界緩和領域上に配置されたシリサイド層
をさらに備える
半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、炭化珪素電界効果型トランジスタにおけるオン抵抗を低減するための技術に関する。
【背景技術】
【０００２】
次世代の高耐圧低損失スイッチング素子として、炭化珪素を用いた縦型電界効果型トランジスタ（ＳｉＣ−ＭＯＳＦＥＴ）が期待されている。本素子は、従来から用いられている珪素によるトランジスタに比べて損失の少ない素子となることが物理的性質から示されているが、その改善効果はまだ十分ではない。とりわけ、導通時の損失となるオン抵抗を低減することが重要である。オン抵抗の成分としては、炭化珪素中を流れた電流を外部に出力するための炭化珪素／金属間での抵抗（コンタクト抵抗）、コンタクト部とチャネル部とを接続するソース領域の抵抗（ソース抵抗）、ＭＯＳ界面に形成されたチャネル領域の抵抗（チャネル抵抗）、隣接ウェル間に形成されるＪＦＥＴ領域の抵抗（ＪＦＥＴ抵抗）、高耐圧を保持するためのドリフト層の抵抗（ドリフト抵抗）、および、炭化珪素基板の抵抗が挙げられる。
【０００３】
まず、コンタクト抵抗の低減に着目すると、そのためには、金属種や熱処理温度、炭化珪素基板中のコンタクト領域の不純物濃度などの最適化によるところが大きい。一方、例えば特許文献１に示されているように、コンタクト領域に熱処理によって凹凸構造（バンチングステップ）を形成しておくことで、低コンタクト抵抗を図る手法も提示されている。
【０００４】
また、チャネル抵抗の低減に着目すると、そのためには、ＭＯＳ界面の高品質化（平滑化）による実効移動度の増加とともに、チャネル長の低減が効果的である。しかしながら、炭化珪素中に形成されるアクセプタ及びドナーのエネルギー準位が浅い、一般的に用いられるアルミニュームや窒素やリンなどの不純物の熱拡散係数は非常に小さく、それらの活性化アニールも１５００℃もの高温で行う必要があるため、シリコンプロセスで用いられている手法（二重拡散法やゲート電極を用いた自己整合的手法）が適用できない。すなわち、このような炭化珪素の特徴を考慮に入れた微細チャネル形成方法が望まれている。
【０００５】
一方、不純物の活性化アニールによってバンチングステップが生じることでＭＯＳ界面が荒れることが知られている。特許文献１や特許文献２には、活性化アニール後に平滑な炭化珪素表面を得るためには、グラファイトなどの炭化物／有機物によって表面を覆った状態で熱処理を行うことが効果的であることが提示されている。
【０００６】
【特許文献１】特開２００６−１４８０４８号公報
【特許文献２】特開２００５−２６０２６７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかし、従来例の手法によれば、高温での活性化アニール後に平滑な炭化珪素表面を部分的に得ることは可能であるが、チャネル長を決定するような効果はなく、素子のチャネル抵抗を低減するためには不十分である。すなわち、寸法制御されたチャネル領域に対して、平滑なＭＯＳ界面を適切に寸法制御し形成することが望まれている。また、コンタクト抵抗やソース抵抗についても、より低減することも望まれている。
【０００８】
本発明は以上の問題点に鑑みてなされたものであり、オン抵抗を低減できる半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明に係る半導体装置の製造方法は、第１導電型不純物を含む炭化珪素からなるエピタキシャル結晶成長層が表面の全面に配置され第１導電型不純物を含む炭化珪素からなる基板を用意する工程と、前記エピタキシャル結晶成長層内において表面付近の一部の領域に第２導電型不純物注入マスクにより第２導電型不純物を注入することにより第２導電型領域を形成する第２導電型領域形成工程と、前記第２導電型領域内において表面付近の一部の領域に前記第２導電型不純物注入マスクを含む第１導電型不純物注入マスクにより第１導電型不純物を注入することにより第１導電型領域を形成する第１導電型領域形成工程と、前記第１乃至第２導電型領域を含む前記エピタキシャル結晶成長層表面の一部の領域を保護膜で保護しつつ熱処理を施すことにより前記第１乃至第２導電型不純物を活性化させる熱処理工程と、前記一部の領域を含む所定領域上にゲート電極を形成する工程とを備える。
【発明の効果】
【００１０】
本発明に係る半導体装置の製造方法は、不純物を活性化させる熱処理工程において、エピタキシャル結晶成長層表面の一部の領域を保護膜で保護しつつ熱処理を施す。従って、チャネルが形成されるチャネル領域の表面を平滑に保ちつつ、金属とのコンタクトが形成される領域にはバンチングステップを形成することができる。従って、チャネル抵抗及びコンタクト抵抗を同時に低減すなわちオン抵抗を低減することができる。
【発明を実施するための最良の形態】
【００１１】
＜実施の形態１＞
図１は、実施の形態１に係る炭化珪素半導体装置としてのＳｉＣ−ＭＯＳＦＥＴ（縦型電界効果型トランジスタ）の構造を示す断面図である。
【００１２】
図１において、基板１は、第１導電型不純物を含む炭化珪素からなる。基板１の表面の全面には、第１導電型不純物を含む炭化珪素からなるエピタキシャル結晶成長層２が配置されている。エピタキシャル結晶成長層２内においては、表面付近の一部の領域に第２導電型領域３が配置されている。第２導電型領域３内においては、表面付近の一部の領域に第１導電型領域４が配置されている。エピタキシャル結晶成長層２の一部の領域上には、ゲート絶縁膜６を介してゲート電極７が配置されている。
【００１３】
エピタキシャル結晶成長層２において、ゲート電極７が配置されている領域の一部は、表面にバンチングステップ（図の凹凸部分）が形成されない平滑な第１領域となっている。また、エピタキシャル結晶成長層２において、第１領域以外は、表面にバンチングステップが形成された第２領域となっている。
【００１４】
図１において、第２導電型領域３のうち第１導電型領域４が配置されない領域には、表面付近にチャネルが形成される（チャネル領域）が、このチャネル領域は、表面にバンチングステップが形成されない平滑な第１領域である。従って、チャネル抵抗を低減することができる。
【００１５】
また、図１に示されるように、ゲート電極７が配置されておらず且つ表面にバンチングステップが形成された第２領域において、第１導電型領域４は、合金層５を介して配線金属９と接触している。従って、コンタクト抵抗やソース抵抗を低減することができる。
【００１６】
図２〜７は、図１のＳｉＣ−ＭＯＳＦＥＴの製造方法を示す断面図である。
【００１７】
まず、図２を参照して、第１導電型不純物を含む炭化珪素からなる基板１を用意する。基板１はｃ軸方向に対して８°以下に傾斜された面方位を持つことが望ましい。基板１には、表面側に第１導電型のエピタキシャル結晶成長層２が、不純物濃度１×１０13〜１×１０17ｃｍ-3の範囲かつ厚み５〜２００μｍの範囲で形成されている。
【００１８】
次に、図３を参照して、エピタキシャル結晶成長層２上において、酸化珪素や窒化珪素などを材料とするインナーマスク１０を形成する。このインナーマスク１０は、材料の堆積と写真製版とエッチングとを順次行うことにより形成される。そして、基板１表面側から不純物をイオン注入することによって、エピタキシャル結晶成長層２内に部分的に第２導電型領域３を形成する。第２導電型領域３の深さは、エピタキシャル結晶成長層２の深さを超えないように、例えば０．３〜２．０μｍの範囲で定められる。また、第２導電型領域３の不純物濃度は、エピタキシャル結晶成長層２の不純物濃度を超えて１×１０16〜１×１０19ｃｍ-3程度の範囲で定められることが望ましい。
【００１９】
次に、図４を参照して、インナーマスク１０の両側壁に、炭素を含有する材料からなるサイドウォール１１を形成する。このサイドウォール１１は、例えばフォトレジストなどの有機塗料をスピン塗布後、ベークし、反応性イオンエッチングなどの異方性エッチングを行うことによって形成されてもよく（第１のサイドウォール形成方法）、あるいは、ダイヤモンドライクカーボンやアモルファスカーボンなどを気相成長させてから、異方性エッチングを行うことによって形成されてもよい（第２のサイドウォール形成方法）。このようにして形成したサイドウォール１１とインナーマスク１０とを複合マスクとして不純物をイオン注入することで、第１導電型領域４が形成される。この第１導電型領域４の深さは、第２導電型領域３の深さを超えないように定められる。また、第１導電型領域４の不純物濃度は、第２導電型領域３の不純物濃度を超えて１×１０18〜１×１０21ｃｍ-3程度の範囲で定められることが望ましい。
【００２０】
すなわち、本実施の形態においては、インナーマスク１０が第２導電型不純物注入マスクとして機能し、サイドウォール１１とインナーマスク１０との複合マスクが第１導電型不純物注入マスクとして機能する。
【００２１】
このようなサイドウォール１１を用いた自己整合的な手法によって、第１導電型領域４と第２導電型領域３とのギャップに相当するチャネル長（チャネル領域の長さ）が、ほぼサイドウォール１１の幅、すなわち、堆積した炭素を含有する材料の膜厚によって決定される。従って、本手法によって、１μｍ以下の微細なチャネル長が形成される。
【００２２】
次に、図５を参照して、インナーマスク１０を湿式エッチングなどによって除去する。そして、熱処理によりサイドウォール１１を凝縮させる。例えば、サイドウォール１１を有機膜の塗布とベークによって形成した場合には、例えばアルゴンや窒素などの不活性ガス雰囲気で６００〜８００℃程度の温度で１０〜６０分程度熱処理すればよい。これにより、サイドウォール１１から、より強度が高いグラファイトマスク１２が形成される。
【００２３】
なお、図示は省略するが、図５のプロセス前、好ましくは図３のプロセス後に、チャネル領域以外の領域において、素子終端部やフィールドストッパー、ウェルコンタクト等を形成するために不純物のイオン注入等を行っておくことが望ましい。
【００２４】
次に、図６を参照して、アルゴンや窒素などの不活性ガス雰囲気で１５００〜２０００℃程度の温度で１〜６０分程度の熱処理を行うことにより、注入された不純物を電気的に活性化させる（活性化アニール）が、この熱処理と同時に、炭化珪素表面に変化が生じる。すなわち、グラファイトマスク１２で覆われていなかった炭化珪素表面には表面荒さで１０〜１００ｎｍ程度のバンチングステップが形成される。一方、グラファイトマスク１２で覆われていた炭化珪素表面の表面荒さは数ｎｍ以下で平滑なままである。なお、グラファイトマスク１２で覆われていた炭化珪素領域は、ＭＯＳＦＥＴのチャネルが形成される領域（チャネル領域）である。すなわち、グラファイトマスク１２を保護膜として熱処理を行うことにより、チャネル領域の表面（ＭＯＳ界面）を平滑に保ちつつチャネル領域以外の領域の表面にバンチングステップが形成された構造が得られる。
【００２５】
以降は、従来の手法と同様に、図７を参照して、酸素雰囲気での熱処理や酸素プラズマ処理によってグラファイトマスク１２を除去し、ゲート絶縁膜６、ゲート電極７、合金層５を順次形成した後に、図１を参照して、層間絶縁膜８および配線金属９を順次形成する。これにより、図１に示されるＳｉＣ−ＭＯＳＦＥＴが形成される。
【００２６】
このように、本実施の形態に係る半導体装置およびその製造方法によれば、チャネル領域の表面（ＭＯＳ界面）を平滑に保ちつつ、金属とのコンタクトが形成される領域にはバンチングステップが形成される。従って、良好なＭＯＳ界面を得ると同時に、低コンタクト抵抗を得ることができる。また、チャネル長は自己整合的に微細に制御されているため、チャネル抵抗及びコンタクト抵抗が同時に低減された、すなわちオン抵抗が低減されたＭＯＳＦＥＴを製造できる。
【００２７】
＜実施の形態２＞
図８〜１１は、実施の形態２に係るＳｉＣ−ＭＯＳＦＥＴの製造方法を示す断面図である。
【００２８】
まず、実施の形態１と同様に、図２に対応する工程を実施する。
【００２９】
次に、図８を参照して、エピタキシャル結晶成長層２上において、炭素を含有する材料からなるインナーマスク１０ａを形成する。このインナーマスク１０ａは、例えばフォトレジストなどの有機塗料をスピン塗布後、ベークし、写真製版によってパターニングさせることにより形成されてもよく、あるいは、ダイヤモンドライクカーボンやアモルファスカーボンなどを気相成長させてから、写真製版および異方性エッチングを行うことによって形成されてもよい。そして、図３と同様に、基板１表面側から不純物をイオン注入することによって、エピタキシャル結晶成長層２内に部分的に第２導電型領域３を形成する。
【００３０】
以降は、図９を参照して、図４と同様に、サイドウォール１１の形成および第１導電型領域４の形成を順次行う。
【００３１】
なお、本実施の形態においては、図５に対応する工程は実施しないものとする。従って、インナーマスク１０ａは除去されない。また、サイドウォール１１の強度を高める必要性が低減するので、熱処理によりサイドウォール１１を凝縮させる必要はないが、あるいは、図５と同様の条件で、熱処理によりサイドウォール１１をグラファイト化させてもよい。
【００３２】
次に、図１０を参照して、図６と同様に、アルゴンや窒素などの不活性ガス雰囲気で１５００〜２０００℃程度の温度で１〜６０分程度の熱処理を行うことにより、注入された不純物を電気的に活性化させる（活性化アニール）が、この熱処理と同時に、炭化珪素表面に変化が生じる。すなわち、インナーマスク１０ａおよびサイドウォール１１で覆われていなかった炭化珪素表面には表面荒さで１０〜１００ｎｍ程度のバンチングステップが形成される。一方、インナーマスク１０ａおよびサイドウォール１１で覆われていた炭化珪素表面の表面荒さは数ｎｍ以下で平滑なままである。なお、サイドウォール１１で覆われていた炭化珪素領域は、ＭＯＳＦＥＴのチャネルが形成される領域（チャネル領域）であり、インナーマスク１０ａで覆われていた炭化珪素領域は、ＪＦＥＴ（Junction Field Effect Transistor）領域１３（電流制御領域）である。すなわち、インナーマスク１０ａおよびサイドウォール１１を保護膜として熱処理を行うことにより、チャネル領域およびＪＦＥＴ領域１３の表面を平滑に保ちつつチャネル領域およびＪＦＥＴ領域１３以外の領域の表面にバンチングステップが形成された構造が得られる（言い換えれば、チャネル領域のみならずＪＦＥＴ領域１３も第１領域となる）。
【００３３】
以降は、実施の形態１と同様に、図１１を参照して、酸素雰囲気での熱処理や酸素プラズマ処理によってインナーマスク１０ａおよびサイドウォール１１を除去し、ゲート絶縁膜６、ゲート電極７、合金層５、層間絶縁膜８および配線金属９を順次形成する。
【００３４】
このように、本実施の形態に係る半導体装置およびその製造方法によれば、実施の形態１と同様に、チャネル領域の表面（ＭＯＳ界面）を平滑に保ちつつ、金属とのコンタクトが形成される領域にはバンチングステップが形成される。従って、実施の形態１と同様の効果を奏する。
【００３５】
また、チャネル領域の表面（ＭＯＳ界面）に加えて、ＪＦＥＴ領域１３の表面を平滑に保つことができる。
【００３６】
＜実施の形態３＞
図１２は、実施の形態３に係るＳｉＣ−ＭＯＳＦＥＴの製造方法を示す断面図である。
【００３７】
まず、実施の形態１と同様に、図２〜４に対応する工程を実施する。但し、本実施の形態においては、サイドウォール１１は、第１のサイドウォール形成方法によって、フォトレジストなどの有機塗料から形成されるものとする。
【００３８】
次に、実施の形態１と同様に、図５に対応する工程のうち、インナーマスク１０の除去までを行う（サイドウォール１１のグラファイト化は行わない）。
【００３９】
次に、図１２を参照して、例えばアルゴンや窒素などの不活性ガス雰囲気で１００〜４００℃程度の温度で１〜６０分程度の熱処理を行うことにより、サイドウォール１１を構成するフォトレジストなどの有機塗料をリフローさせる。これにより、隣接したサイドウォール１１同士が連結されてなるレジスト複合マスク１４が形成される。図１３〜１４は、この実験結果を示す上面図である。幅２μｍにパターニングされたフォトレジストは、図１３に示す１１０℃の熱処理では寸法変動がほとんどないが、図１４に示す１２０℃の熱処理では、パターニングされたレジストがリフローし、線幅が２．７μｍ程度にまで広がっている。温度や処理時間、さらにはレジスト材料すなわち有機塗料をそれぞれ変えることで、リフローの程度を増加や減少させることができるので、図１２に示す構造が容易に作製可能である。なお、ここで、図５と同様の条件で、レジスト複合マスク１４をグラファイト化させてもよい。
【００４０】
以降は、実施の形態１〜２と同様に、活性化アニール（レジスト複合マスク１４を保護膜とした熱処理）と、レジスト複合マスク１４の除去と、ゲート絶縁膜６、ゲート電極７、合金層５、層間絶縁膜８、および配線金属９の形成とを順次行う。これにより、実施の形態２と同様に、図１１に示されるＳｉＣ−ＭＯＳＦＥＴが形成される。
【００４１】
このように、本実施の形態に係る半導体装置およびその製造方法によれば、実施の形態１と同様に、チャネル領域の表面（ＭＯＳ界面）を平滑に保ちつつ、金属とのコンタクトが形成される領域にはバンチングステップが形成される。また、リフローされたレジスト複合マスク１４を用いることにより、チャネル領域の表面（ＭＯＳ界面）に加えて、ＪＦＥＴ領域１３の表面を平滑に保つことができる。従って、実施の形態２と同様の効果を奏する。
【００４２】
＜実施の形態４＞
図１５〜１７は、実施の形態４に係るＳｉＣ−ＭＯＳＦＥＴの製造方法を示す断面図である。
【００４３】
まず、実施の形態３と同様に、活性化アニールまでの工程を実施する。すなわち、レジスト複合マスク１４に覆われていない領域にバンチングステップが形成された構造が得られる。
【００４４】
次に、図１５を参照して、レジスト複合マスク１４をマスクにして炭化珪素表面を１〜５０ｎｍ程度の範囲でエッチングを行った後、ＮｉやＴｉやＡｌやそれらの複合膜などの金属膜１５を堆積する。
【００４５】
次に、図１６を参照して、アルゴンや窒素などの不活性ガス雰囲気で７００〜１１００℃程度の温度で１０秒〜６０分程度の熱処理を行う。これにより、レジスト複合マスク１４に覆われていない領域において、炭化珪素と金属膜１５との間で固相反応が発生し、シリサイドが形成される。
【００４６】
そして、シリサイド上に残留した未反応の金属膜とレジスト複合マスク１４上に残留した金属膜とを塩酸や硝酸や硫酸やリン酸やフッ酸や過酸化水素などの原液もしくはそれらの複合液でエッチングすることで、第１導電型領域４上（の大部分）に自己整合的にシリサイド層１６が形成される。
【００４７】
そして、酸素プラズマ処理によってレジスト複合マスク１４を除去し、化学的気相成長法などの堆積法によってゲート絶縁膜６を形成する。
【００４８】
以降は、実施の形態１〜３と同様に、ゲート電極７、層間絶縁膜８、および配線金属９を順次形成する。これにより、図１７に示されるＳｉＣ−ＭＯＳＦＥＴが形成される。
【００４９】
このように、本実施の形態に係る半導体装置およびその製造方法によれば、実施の形態１と同様に、チャネル領域の表面（ＭＯＳ界面）を平滑に保ちつつ、金属とのコンタクトが形成される領域にはバンチングステップが形成される。また、実施の形態２〜３と同様に、リフローされたレジスト複合マスク１４を用いることにより、チャネル領域の表面（ＭＯＳ界面）に加えて、ＪＦＥＴ領域１３の表面を平滑に保つことができる。
【００５０】
また、ＭＯＳＦＥＴのソース領域となる第１導電型領域４の大部分が、シート抵抗の低いシリサイド層１６で覆われるので、ソース抵抗も低減される。すなわち、チャネル抵抗、コンタクト抵抗、およびソース抵抗を同時に低減できるので、実施の形態１〜３に比べて、オン抵抗がより一層低減されたＭＯＳＦＥＴを製造できるという効果を奏する。
【００５１】
＜実施の形態５＞
図１８〜２０は、実施の形態５に係るＳｉＣ−ＭＯＳＦＥＴの製造方法を示す断面図である。
【００５２】
まず、実施の形態１と同様に、図２〜６に対応する工程を実施する。これにより、チャネル領域の表面（ＭＯＳ界面）を平滑に保ちつつチャネル領域以外の領域の表面にバンチングステップが形成された構造が得られる。
【００５３】
次に、図１８を参照して、グラファイトマスク１２をマスクにして炭化珪素表面を１〜５０ｎｍ程度の範囲でエッチングを行った後、ＮｉやＴｉやＡｌやそれらの複合膜などの金属膜１５を堆積する。
【００５４】
次に、図１９を参照して、アルゴンや窒素などの不活性ガス雰囲気で７００〜１１００℃程度の温度で１０秒〜６０分程度の熱処理を行う。これにより、グラファイトマスク１２に覆われていない領域において、炭化珪素と金属膜１５との間で固相反応が発生し、シリサイドが形成される。
【００５５】
そして、シリサイド上に残留した未反応の金属膜とグラファイトマスク１２上に残留した金属膜とを塩酸や硝酸や硫酸やリン酸やフッ酸や過酸化水素などの原液もしくはそれらの複合液でエッチングすることで、第１導電型領域４上（の大部分）とＪＦＥＴ領域１３上とに自己整合的にシリサイド層１６が形成される。
【００５６】
そして、酸素プラズマ処理によってグラファイトマスク１２を除去し、化学的気相成長法などの堆積法によってゲート絶縁膜６を形成する。
【００５７】
以降は、実施の形態４と同様に、ゲート電極７、層間絶縁膜８、および配線金属９を順次形成する。これにより、図２０に示されるＳｉＣ−ＭＯＳＦＥＴが形成される。
【００５８】
このように、本実施の形態に係る半導体装置およびその製造方法によれば、実施の形態１と同様に、チャネル領域の表面（ＭＯＳ界面）を平滑に保ちつつ、金属とのコンタクトが形成される領域にはバンチングステップが形成される。従って、実施の形態１と同様の効果を奏する。
【００５９】
また、ＭＯＳＦＥＴのソース領域となる第１導電型領域４の大部分が、シート抵抗の低いシリサイド層１６で覆われるので、ソース抵抗も低減される。さらに、ＪＦＥＴ領域１３もシリサイド層１６で覆われるので、ＪＦＥＴ抵抗も低減される。すなわち、チャネル抵抗、コンタクト抵抗、ソース抵抗、およびＪＦＥＴ抵抗を同時に低減できるので、実施の形態４に比べて、オン抵抗がより一層低減されたＭＯＳＦＥＴを製造できるという効果を奏する。
【００６０】
＜実施の形態６＞
図２１〜２３は、実施の形態６に係るＳｉＣ−ＭＯＳＦＥＴの製造方法を示す断面図である。本実施の形態においては、実施の形態１（〜５）において図示および説明を省略している素子終端部の形成について説明する。実施の形態１で上述したように、この素子終端部の形成は、図５のプロセス前、好ましくは図３のプロセス後に行われることが好ましい。
【００６１】
まず、図２１を参照して、炭素を含有する材料、好ましくはフォトレジストなどの有機塗料により、所望のパターンを有する注入マスク１７を形成する。そして、基板１表面側から不純物をイオン注入することによって、エピタキシャル結晶成長層２内に部分的にガードリング１８を形成する。
【００６２】
次に、図２２を参照して、図１２と同様の条件で熱処理を行うことにより、炭素を含有する材料をリフローさせる。これにより、近隣の注入マスク１７同士が結合し、ガードリング１８の表面を含む領域を覆う構造となる。そして、図５等と同様の条件で、注入マスク１７を凝縮させることにより、グラファイト層１９を形成する。
【００６３】
次に、図２３を参照して、活性化アニールとグラファイト層１９の除去と順次行う。活性化アニール時には、ガードリング１８はグラファイト層１９で覆われているので、表面が荒れることはない。
【００６４】
このように、本実施の形態に係る半導体装置およびその製造方法によれば、ガードリング１８形成用に注入マスク１７として用いた材料を、活性化アニール時の保護層として流用する。従って、実施の形態１〜５の効果に加えて、平滑性に優れたガードリング１８を自己整合的に形成できるという効果を奏する。
【図面の簡単な説明】
【００６５】
【図１】実施の形態１に係る半導体装置の構造を示す断面図である。
【図２】実施の形態１に係る半導体装置の製造方法を示す断面図である。
【図３】実施の形態１に係る半導体装置の製造方法を示す断面図である。
【図４】実施の形態１に係る半導体装置の製造方法を示す断面図である。
【図５】実施の形態１に係る半導体装置の製造方法を示す断面図である。
【図６】実施の形態１に係る半導体装置の製造方法を示す断面図である。
【図７】実施の形態１に係る半導体装置の製造方法を示す断面図である。
【図８】実施の形態２に係る半導体装置の製造方法を示す断面図である。
【図９】実施の形態２に係る半導体装置の製造方法を示す断面図である。
【図１０】実施の形態２に係る半導体装置の製造方法を示す断面図である。
【図１１】実施の形態２に係る半導体装置の製造方法を示す断面図である。
【図１２】実施の形態３に係る半導体装置の製造方法を示す断面図である。
【図１３】実施の形態３に係る半導体装置の製造方法を示す上面図である。
【図１４】実施の形態３に係る半導体装置の製造方法を示す上面図である。
【図１５】実施の形態４に係る半導体装置の製造方法を示す断面図である。
【図１６】実施の形態４に係る半導体装置の製造方法を示す断面図である。
【図１７】実施の形態４に係る半導体装置の製造方法を示す断面図である。
【図１８】実施の形態５に係る半導体装置の製造方法を示す断面図である。
【図１９】実施の形態５に係る半導体装置の製造方法を示す断面図である。
【図２０】実施の形態５に係る半導体装置の製造方法を示す断面図である。
【図２１】実施の形態６に係る半導体装置の製造方法を示す断面図である。
【図２２】実施の形態６に係る半導体装置の製造方法を示す断面図である。
【図２３】実施の形態６に係る半導体装置の製造方法を示す断面図である。
【符号の説明】
【００６６】
１  基板、２  エピタキシャル結晶成長層、３  第２導電型領域、４  第１導電型領域、５  合金層、６  ゲート絶縁膜、７  ゲート電極、８  層間絶縁膜、９  配線金属、１０，１０ａ  インナーマスク、１１  サイドウォール、１２  グラファイトマスク、１３  ＪＦＥＴ領域、１４  レジスト複合マスク、１５  金属膜、１６  シリサイド層、１７  注入マスク、１８  ガードリング、１９  グラファイト層。
【図１】
2008205323.tif 000003
【図２】
2008205323.tif 000004
【図３】
2008205323.tif 000005
【図４】
2008205323.tif 000006
【図５】
2008205323.tif 000007
【図６】
2008205323.tif 000008
【図７】
2008205323.tif 000009
【図８】
2008205323.tif 000010
【図９】
2008205323.tif 000011
【図１０】
2008205323.tif 000012
【図１１】
2008205323.tif 000013
【図１２】
2008205323.tif 000014
【図１５】
2008205323.tif 000015
【図１６】
2008205323.tif 000016
【図１７】
2008205323.tif 000017
【図１８】
2008205323.tif 000018
【図１９】
2008205323.tif 000019
【図２０】
2008205323.tif 000020
【図２１】
2008205323.tif 000021
【図２２】
2008205323.tif 000022
【図２３】
2008205323.tif 000023
【図１３】
2008205323.tif 000024
【図１４】
2008205323.tif 000025