(57)【要約】【課題】  メモリセルとセンスアンプとを接続するトランジスタを有しつつも、低消費電力化を促進できる半導体集積回路装置を提供すること。【解決手段】  メモリセルとセンスアンプとを接続しているトランジスタの制御信号Ａを、アクセス中に動作させる半導体集積回路装置において、カラム動作を必要としないときに制御信号Ａの動作を止める。【選択図】      図７
2008108404.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルとセンスアンプとを接続しているトランジスタの制御信号を、アクセス中に動作させる半導体集積回路装置において、
カラム動作を必要としないときに前記制御信号の動作を止めることを特徴とする半導体集積回路装置。
【請求項２】
前記カラム動作を必要としないときの動作は、データリフレッシュ動作であることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項３】
前記カラム動作を必要としないときの動作は、コンフィギュレーションモード設定動作であることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項４】
メモリセルが集積されたメモリセルアレイと、
前記メモリセルに接続されたビット線対と、
センスアンプと、
前記センスアンプに接続された増幅ノード対と、
前記ビット線対と前記増幅ノード対とを接続するトランジスタ対と、
前記トランジスタ対を制御する制御信号を生成する制御回路と、を具備し、
前記制御回路は、カラム動作時に前記制御信号をクロッキングさせ、カラム動作時以外の動作時に前記制御信号をクロッキングさせないことを特徴とする半導体集積回路装置。
【請求項５】
メモリセルが集積されたメモリセルアレイと、
前記メモリセルに接続されたビット線対と、
センスアンプと、
前記センスアンプに接続された増幅ノード対と、
前記ビット線対と前記増幅ノード対とを接続するトランジスタ対と、
前記トランジスタ対を制御する制御信号を、この制御回路をイネーブル／ディセーブルする信号、前記制御信号の電位を高電位に制御する信号、及び前記制御信号の電位を低電位に制御する信号の論理に基づいて生成する制御回路と、
前記制御信号の電位を低電位に制御する信号を、カラム動作を指示する信号、及びカラム動作以外の動作を指示する信号の論理に基づいて生成する信号生成回路と
を具備する半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は半導体集積回路装置に係わり、特に、メモリセルとセンスアンプとを接続するトランジスタを有する半導体集積回路装置に関する。
【背景技術】
【０００２】
メモリセルとセンスアンプとを接続するトランジスタを有する半導体集積回路装置は、例えば、特許文献１等に記載されている。
【０００３】
このトランジスタはトランスファゲート、又はファイティ（φｔ）ゲートと呼ばれる。φｔゲートは、ビット線対間の微小電位差（セルデータ）をセンスアンプにより差動増幅するときにオフさせる。これにより、センスアンプの増幅ノード対はビット線対から切り離され、センスアンプの増幅ノードの容量が軽くなり、差動増幅の高速化を実現できる。
【０００４】
φｔゲートを制御する制御信号は、半導体集積回路装置のアクセス中、例えば、次のような電位変化をする。
【０００５】
＜増幅セルデータ転送時：データリフレッシュ又はデータリストア＞
高電位（電位Ｖ１）
＜セルデータ差動増幅時：データセンス＞
低電位（電位Ｖ３）
＜セルデータ転送時：データリード＞
高電位と低電位との中間の電位（電位Ｖ２）
動作の順番は、例えば、次の通りである。
【０００６】
制御信号を中間の電位Ｖ２として、メモリセルからビット線対に読み出された微小電位差を、ビット線対から増幅ノード対へトランジスタ対を介して転送する（データリード）。
【０００７】
次に、制御信号を低電位Ｖ３として、増幅ノード対とビット線対とをトランジスタ対によって遮断する。遮断した状態で、センスアンプにより増幅ノード対に転送された微小電位差を差動増幅する（データセンス）。
【０００８】
次に、制御信号を高電位Ｖ１として、センスアンプで増幅されたデータを増幅ノード対からビット線対へトランジスタ対を介して転送し、ワード線によって選択されたメモリセルにデータを書き込む、あるいはデータを書き戻す。
【０００９】
φｔゲートを制御する制御信号は、上記の電位変化を、半導体集積回路装置のアクセス中、常時繰り返す。このため、φｔゲートを有する半導体集積回路装置は電流消費が大きく、その低消費電力化が妨げられている。
【特許文献１】特開２０００-１１６５４
【発明の開示】
【発明が解決しようとする課題】
【００１０】
この発明は、メモリセルとセンスアンプとを接続するトランジスタを有しつつも、低消費電力化を促進できる半導体集積回路装置を提供する。
【課題を解決するための手段】
【００１１】
この発明の第１態様に係る半導体集積回路装置は、メモリセルとセンスアンプとを接続しているトランジスタの制御信号を、アクセス中に動作させる半導体集積回路装置において、カラム動作を必要としないときに前記制御信号の動作を止める。
【００１２】
この発明の第２態様に係る半導体集積回路装置は、メモリセルが集積されたメモリセルアレイと、前記メモリセルに接続されたビット線対と、センスアンプと、前記センスアンプに接続された増幅ノード対と、前記ビット線対と前記増幅ノード対とを接続するトランジスタ対と、前記トランジスタ対を制御する制御信号を生成する制御回路と、を具備し、前記制御回路は、カラム動作時に前記制御信号をクロッキングさせ、カラム動作時以外の動作時に前記制御信号をクロッキングさせない。
【００１３】
この発明の第３態様に係る半導体集積回路装置は、メモリセルが集積されたメモリセルアレイと、前記メモリセルに接続されたビット線対と、センスアンプと、前記センスアンプに接続された増幅ノード対と、前記ビット線対と前記増幅ノード対とを接続するトランジスタ対と、前記トランジスタ対を制御する制御信号を、この制御回路をイネーブル／ディセーブルする信号、前記制御信号の電位を高電位に制御する信号、及び前記制御信号の電位を低電位に制御する信号の論理に基づいて生成する制御回路と、前記制御信号の電位を低電位に制御する信号を、カラム動作を指示する信号、及びカラム動作以外の動作を指示する信号の論理に基づいて生成する信号生成回路と、を具備する。
【発明の効果】
【００１４】
この発明は、メモリセルとセンスアンプとを接続するトランジスタを有しつつも、低消費電力化を促進できる半導体集積回路装置を提供できる。
【発明を実施するための最良の形態】
【００１５】
以下、この発明の一実施形態を、図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１６】
一実施形態では、メモリセルとセンスアンプとを接続するトランジスタを有する半導体集積回路装置の一例としてダイナミック型の半導体メモリセルを有する半導体集積回路装置、例えば、ＤＲＡＭ、擬似ＳＲＡＭ（pseudo ＳＲＡＭ）を示すが、この発明はダイナミック型の半導体メモリセルを有する半導体集積回路装置に限って適用されるものではなく、メモリセルとセンスアンプとを接続するトランジスタを有する半導体集積回路装置であれば適用することが可能である。
【００１７】
図１はこの発明の一実施形態に係る半導体集積回路装置の一構成例を示すブロック図、図２は図１に示すメモリセルアレイ１及びセンスアンプ２の周辺の一構成例を示すブロック図である。
【００１８】
図１及び図２に示すように、一実施形態に係る半導体集積回路装置は、メモリセル１が集積されたメモリセルアレイと、メモリセル１に接続されたビット線対Ｂ、/Ｂと、センスアンプ２と、センスアンプ２に接続された増幅ノード対Ｃ、/Ｃと、ビット線対Ｂ、/Ｂと増幅ノード対Ｃ、/Ｃとを接続するトランジスタ対３と、トランジスタ対３を制御する制御信号Ａを生成する制御回路４とを具備する。
【００１９】
さらに、図１に示すように、一実施形態に係る半導体集積回路装置のセンスアンプは、両隣のメモリセルアレイどうしで共有する、いわゆるシェアード型センスアンプである。シェアード型センスアンプを持つ半導体集積回路装置の一例を図３Ａに示す。
【００２０】
図３Ａに示すように、シェアード型センスアンプを持つ半導体集積回路装置は、第１のメモリセル（１Ｌ）が集積された第１のメモリセルアレイ（Ｌ１、又はＬ２）と、第２のメモリセル（１Ｒ）が集積された第２のメモリセルアレイ（Ｒ１）と、第１のメモリセル（１Ｌ）に接続された第１のビット線対（ＢＬ、/ＢＬ）と、第２のメモリセル（１Ｒ）に接続された第２のビット線対（ＢＲ、/ＢＲ）と、センスアンプ（２-１、又は２-２）と、センスアンプ（２-１、又は２-２）に接続された増幅ノード対（Ｃ１、/Ｃ１、又はＣ２、/Ｃ２）と、第１のビット線対（ＢＬ、/ＢＬ）と増幅ノード対（Ｃ１、/Ｃ１、又はＣ２、/Ｃ２）とを接続する第１のトランジスタ対（３Ｌ１、又は３Ｌ２）と、第２のビット線対（ＢＲ、/ＢＲ）と増幅ノード対（Ｃ１、/Ｃ１、又はＣ２、/Ｃ２）とを接続する第２のトランジスタ対（３Ｒ１、又は３Ｒ２）と、第１のトランジスタ対（３Ｌ１、又は３Ｌ２）を制御する第１の制御信号（ＡＬ１、又はＡＬ２）及び第２のトランジスタ対（３Ｒ１、又は３Ｒ２）を制御する第２の制御信号（ＡＲ１、又はＡＲ２）を生成する制御回路（４-１、又は４-２）と、を具備する。
【００２１】
シェアード型センスアンプを有する半導体集積回路装置は、左側メモリセルアレイ（例えば、Ｌ１）及び右側メモリセルアレイ（例えば、Ｒ１）のうち、アクセスされていない方を、第１の制御信号（例えば、ＡＬ１）又は第２の制御信号（例えば、ＡＲ１）を利用して、共有された増幅ノード対Ｃ１、/Ｃ１から切り離す。アクセスされている方は、第１の制御信号（例えば、ＡＬ１）又は第２の制御信号（例えば、ＡＲ１）を利用して、後述するように、図２に示す半導体集積回路装置と同様に制御される。
【００２２】
なお、実施形態は、シェアード型センスアンプを持つ半導体集積回路装置に限られるものではない。
【００２３】
また、図３Ｂにセンスアンプの例を示し、図３Ｃにメモリセルの例を示す。
【００２４】
図３Ｂに示すように、センスアンプの一例は、増幅ノードＣと増幅ノード/Ｃとの間の電位差を差動増幅する差動増幅回路である。本例の差動増幅回路は、増幅ノードＣと増幅ノード/Ｃとの間に接続されたラッチ回路である。シェアード型センスアンプも、図３Ｂに示すセンスアンプが使用される。
【００２５】
図３Ｃに示すように、メモリセルの一例は、ダイナミック型のメモリセルである。ゲートをワード線に接続し、電流通路の一端をビット線Ｂ（又は/Ｂ）に接続したスイッチングトランジスタと、一方の電極をスイッチングトランジスタの電流通路の他端に接続し、他方の電極に接地電位と電源電位との中間の電位ＶＰＬを受けるキャパシタとを含む。
【００２６】
一実施形態に係る半導体集積回路装置の制御回路４は、カラム動作時に制御信号Ａをクロッキングさせ、カラム動作時以外の動作時に制御信号Ａをクロッキングさせない。
【００２７】
クロッキングとは、ビット線対Ｂ、/Ｂ間の微小電位差をセンスアンプ２により差動増幅するときに、増幅ノード対Ｃ、/Ｃをビット線対Ｂ、/Ｂからトランジスタ対３を用いて切り離す動作のことである。
【００２８】
カラム動作時とは、本例では、メモリセル１からのデータリード動作及びメモリセル１へのデータライト動作を含む動作時を指す。また、カラム動作以外の動作時とは、本例では、データリフレッシュ動作及びコンフィギュレーションモード設定動作の少なくとも一方を含む動作時を指す。データリフレッシュ動作は、メモリセル１が揮発性半導体メモリセル、例えば、ダイナミック型のメモリセルであった場合に、データを、リフレッシュサイクル毎にリフレッシュする動作である。また、コンフィギュレーションモード設定動作とは、例えば、チップ内のＲＯＭ、又は書き換え可能なＲＯＭに記録されたチップ固有の情報、例えば、そのチップのリダンダンシ情報等をレジスタ（リダンダンシ情報セットレジスタ）に転送してセットする動作である。コンフィギュレーションモード設定動作は、例えば、電源投入直後に実行される。
【００２９】
制御回路４は、図２に示すように、この制御回路４をイネーブル／ディセーブルする信号（以下、イネーブル信号Ｅ）、制御信号Ａの電位を高電位（Ｖ１）に制御する信号（以下、Ｖ１信号Ｆ）、制御信号Ａの電位を低電位（Ｖ３）に制御する信号（以下Ｖ３信号Ｄ）の論理に基づいて、制御信号Ａの電位を、高電位Ｖ１、低電位Ｖ３、又は高電位と低電位との中間の電位Ｖ２のいずれかに制御する。
【００３０】
高電位Ｖ１は、センスアンプ２で増幅されたデータを増幅ノード対Ｃ、/Ｃからビット線対Ｂ、/Ｂへトランジスタ対３を介して転送できる電位である。電圧の一例は３．２Ｖである。
【００３１】
中間の電位Ｖ２は、ビット線対Ｂ、/Ｂ間に現れた微小電位差をビット線対Ｂ、/Ｂから増幅ノード対Ｃ、/Ｃへトランジスタ対３を介して転送できる電位である。電圧の一例は２．３Ｖである。
【００３２】
低電位Ｖ３は、増幅ノード対Ｃ、/Ｃの電位がセンスアンプ２で増幅されているときに、増幅ノード対Ｃ、/Ｃとビット線対Ｂ、/Ｂとをトランジスタ対３によって遮断できる電位である。電圧の一例は０．７Ｖである。
【００３３】
さらに、Ｖ３信号Ｄは、本例ではカラム動作を指示する信号、及びカラム動作以外の動作を指示する信号の論理に基づいて生成される。このために、本例では、これら信号の論理に基づいてＶ３信号Ｄを生成する信号生成回路５を有する。カラム動作を指示する信号は、本例では“Ｇ（以下、カラム動作信号Ｇ）”であり、カラム動作以外の動作を指示する信号は、本例では“Ｈ”及び“Ｉ”である。信号Ｈは、本例ではデータリフレッシュ動作を指示する信号（以下、リフレッシュ動作信号Ｈ）であり、信号Ｉは、本例ではコンフィギュレーションモード設定動作を指示する信号（以下、コンフィギュレーションモード設定信号Ｉ）である。本例の信号生成回路５は、カラム動作信号Ｇ、リフレッシュ動作信号Ｈ、及びコンフィギュレーションモード設定信号Ｉの論理に基づいて、Ｖ３信号Ｄを生成する。
【００３４】
以下、制御回路４、及び信号生成回路５の具体的な回路例について説明する。
【００３５】
図４は制御回路４の一回路例を示す回路図である。
【００３６】
図４に示すように、一回路例に係る制御回路４は、イネーブル／ディセーブル回路３１と、高電位Ｖ１供給回路３２と、中間の電圧Ｖ２供給回路３３と、低電圧Ｖ３供給回路３４と、を含む。
【００３７】
本例のイネーブル／ディセーブル回路３１は、イネーブル信号Ｅに従って、この制御回路４をイネーブル状態にするかディセーブル状態にするかを決定する。さらに、本例のイネーブル／ディセーブル回路３１は、制御回路４をディセーブル状態とするときに、制御回路４の出力に、回路内接地電位Ｖｓｓを供給する。
【００３８】
本例の高電位Ｖ１供給回路３２は、イネーブル／ディセーブル回路３１が制御回路４をイネーブル状態とし、Ｖ１信号Ｆが高電位Ｖ１とする状態であるときに、制御回路４の出力に高電位Ｖ１を供給する。
【００３９】
本例の中間の電位Ｖ２供給回路３３はイネーブル／ディセーブル回路３１が制御回路４をイネーブル状態とし、Ｖ１信号Ｆが高電位Ｖ１としない状態、かつ、Ｖ３信号Ｄが低電位Ｖ３としない状態であるときに、制御回路４の出力に、中間の電圧Ｖ２を供給する。
【００４０】
本例の低電位Ｖ３供給回路３４は、イネーブル／ディセーブル回路３１が制御回路４をイネーブル状態とし、Ｖ１信号Ｆが高電位Ｖ１としない状態、かつ、Ｖ３信号Ｄが低電位Ｖ３とする状態であるときに、制御回路４の出力に、低電圧Ｖ３を供給する。
【００４１】
具体的な回路構成の一例をその動作とともに説明する。
【００４２】
（イネーブル／ディセーブル回路３１）
イネーブル／ディセーブル回路３１は、イネーブル信号Ｅを入力に受けるインバータ１０１と、インバータ１０１の出力を入力に受けるインバータ１０２と、インバータ１０２の出力をゲートに受けるＮチャネル型絶縁ゲート型トランジスタ（以下ＮＭＯＳ）１０３とを有する。ＮＭＯＳ１０３のソースは回路内接地電位Ｖｓｓに接続され、そのドレインは制御回路４の出力に接続される。
【００４３】
本例では、イネーブル信号Ｅの論理は“High”レベル＝ディセーブル状態、“Low”レベル＝イネーブル状態である、とする。
【００４４】
イネーブル信号Ｅが“High”レベルの間、ＮＭＯＳ１０３のゲートにはインバータ１０２から“High”レベルの出力が供給され、ＮＭＯＳ１０３がオンする。ＮＭＯＳ１０３がオンする結果、制御回路４の出力には回路内接地電位Ｖｓｓが供給される。
【００４５】
反対に、イネーブル信号Ｅが“Low”レベルの間、ＮＭＯＳ１０３のゲートにはインバータ１０２から“Low”レベルの出力が供給されるから、ＮＭＯＳ１０３はオフする。
【００４６】
また、イネーブル／ディセーブル回路３１は、イネーブル信号Ｅをゲートに受けるＮＭＯＳ１０４と、Ｐチャネル型絶縁ゲート型トランジスタ（以下ＰＭＯＳ）１０５とを有する。ＮＭＯＳ１０４のソースは回路内接地電位Ｖｓｓに接続され、そのドレインはＰＭＯＳ１０５のドレインに接続されるとともに、イネーブル／ディセーブル回路３１の制御出力１０６に接続される。さらに、イネーブル／ディセーブル回路３１は、インバータ１０１の出力をゲートに受けるＮＭＯＳ１０７を有する。ＮＭＯＳ１０７のソースは制御出力１０６に接続される。即ち、ＮＭＯＳ１０７は、ＰＭＯＳ１０５とともにＣＭＯＳ型のトランスファゲート１０８を構成する。トランスファゲート１０８は、Ｖ１供給回路３２内のインバータ１０９の出力と、イネーブル／ディセーブル回路３１の制御出力１０６とを接続する。
【００４７】
イネーブル信号Ｅが“High”レベルの間、トランスファゲート１０８（ＰＭＯＳ１０５及びＮＭＯＳ１０７）がオフし、ＮＭＯＳ１０４がオンする。この結果、制御出力１０６には回路内接地電位Ｖｓｓが供給される。
【００４８】
反対に、イネーブル信号Ｅが“Low”レベルの間、トランスファゲート１０８がオンし、ＮＭＯＳ１０４がオンする。この結果、制御出力１０６は、Ｖ１供給回路３２内のインバータ１０９の出力に接続され、制御出力１０６には、インバータ１０９の出力が供給される。
【００４９】
以上、イネーブル／ディセーブル回路３１は、イネーブル信号Ｅに従って制御回路４を“ディセーブル状態”とする間、制御回路４の出力に回路内接地電位Ｖｓｓを供給し、制御回路４の出力（制御信号Ａ）を本例ではＶｓｓレベルとする。これとともに、制御出力１０６の論理レベルを、本例では“Low”レベルとし、Ｖ２供給回路３３及びＶ３供給回路３４をディセーブル状態とする。
【００５０】
反対に、イネーブル／ディセーブル回路３１は、イネーブル信号Ｅに従って制御回路４を“イネーブル状態”とする間、制御回路４の出力（制御信号Ａ）を、本例ではＶ１供給回路３２、又はＶ２供給回路３３、又はＶ３供給回路３４のいずれかから供給されるレベルとすることを可能とする。これとともに、制御出力１０６の論理レベルを、Ｖ１信号Ｆの論理レベルに応じたものとし、Ｖ２供給回路３３及びＶ３供給回路３４を、Ｖ１信号Ｆに従ってディセーブル状態、又はイネーブル状態とすることを可能とする。
【００５１】
（高電位Ｖ１供給回路３２）
高電位Ｖ１供給回路３２は、Ｖ１信号Ｆを入力に受けるインバータ１０９と、インバータ１０９の出力をゲートに受けるＰＭＯＳ１１０とを有する。
【００５２】
Ｖ１信号Ｆが“Low”レベルの間、インバータ１０９の出力は“High”レベルとなり、ＰＭＯＳ１１０はオフする。これとともに、トランスファゲート１０８の電流通路の一端を“High”レベルとする。トランスファゲート１０８がオンしていれば、インバータ１０９からの“High”レベルの出力は、イネーブル／ディセーブル回路３１の制御出力１０６に転送され、Ｖ２供給回路３３及びＶ３供給回路３４はイネーブル状態となる。
【００５３】
反対に、Ｖ１信号Ｆが“High”レベルの間、インバータ１０９の出力は“Low”レベルとなるから、ＰＭＯＳ１１０がオンして高電位Ｖ１が制御回路４の出力に供給される。この結果、制御回路４の出力（制御信号Ａ）は高電位Ｖ１となる。これとともに、トランスファゲート１０８の電流通路の一端を“Low”レベルとなるから、トランスファゲート１０８がオンしていれば、イネーブル／ディセーブル回路３１の制御出力１０６は“Low”レベルとなり、Ｖ２供給回路３３及びＶ３供給回路３４はディーブル状態となる。
【００５４】
（中間の電位Ｖ２供給回路３３）
中間の電位Ｖ２供給回路３３は、Ｖ３信号Ｄを第１入力に受け、制御出力１０６の電位を第２入力に受ける２入力型ＮＡＮＤゲート回路１１１と、ＮＡＮＤゲート回路１１１の出力をゲートに受けるＰＭＯＳ１１２とを有する。
【００５５】
Ｖ２供給回路３３は、イネーブル／ディセーブル回路３１の制御出力１０６の電位に応じてイネーブル状態となるかディセーブル状態となるかが決定される。本例では、一例として、制御出力１０６の電位が“High”レベルでイネーブル状態となり、“Low”レベルでディセーブル状態となる例を示す。
【００５６】
Ｖ２供給回路３３はディセーブル状態の間、Ｖ３信号Ｄの論理レベルに関わらず、制御回路４の出力に中間の電位Ｖ２を供給しない。
【００５７】
反対に、Ｖ２供給回路３３はイネーブル状態の間、Ｖ３信号Ｄの論理レベルに応じて制御回路４の出力に中間の電位Ｖ２を供給する。本例では、イネーブル状態、かつ、Ｖ３信号Ｄが“High”レベルの間、ＮＡＮＤゲート回路１１１の出力が“Low”レベルとなるから、ＰＭＯＳ１１２がオンして制御回路４の出力に中間の電位Ｖ２が供給される。この結果、制御回路４の出力（制御信号Ａ）は中間の電位Ｖ２となる。
【００５８】
（低電位Ｖ３供給回路３４）
低電位Ｖ３供給回路３４は、Ｖ３信号Ｄを第１入力に受け、制御出力１０６の電位を反転させた電位を第２入力に受ける２入力型ＮＯＲゲート回路１１３と、ＮＯＲゲート回路１１３の出力をゲートに受けるＮＭＯＳ１１４とを有する。
【００５９】
Ｖ３供給回路３４は、Ｖ２供給回路３２と同様に、イネーブル／ディセーブル回路３１の制御出力１０６の電位に応じてイネーブル状態となるかディセーブル状態となるかが決定される。本例では、一例として、制御出力１０６の電位が“High”レベルでイネーブル状態となり、“Low”レベルでディセーブル状態となる例を示す。
【００６０】
Ｖ３供給回路３４はディセーブル状態の間、Ｖ３信号Ｄの論理レベルに関わらず、制御回路４の出力に低電位Ｖ３を供給しない。
【００６１】
反対に、Ｖ３供給回路３４はイネーブル状態の間、Ｖ３信号Ｄの論理レベルに応じて制御回路４の出力に低電位Ｖ３を供給する。本例では、イネーブル状態、かつ、Ｖ３信号Ｄが“Low”レベルの間、ＮＯＲゲート回路１１３の出力が“High”レベルとなるから、ＮＭＯＳ１１４がオンして制御回路４の出力に低電位Ｖ３が供給される。この結果、制御回路４の出力（制御信号Ａ）は低電位Ｖ３となる。
【００６２】
図５Ａは信号生成回路５の一回路例を示す回路図である。
【００６３】
図５Ａに示すように、一回路例に係る信号生成回路５は、基本的に、カラム動作信号Ｇがカラム動作を指示したときに、Ｖ３信号Ｄを、制御信号Ａが低電位Ｖ３となるように生成する回路である。しかし、本例では、このような信号生成回路５に、カラム動作信号Ｇがカラム動作を指示していても、低電位Ｖ３とならないようにＶ３信号Ｄを強制的に制御する機能を付加している。
【００６４】
このために、本例では、Ｖ３抑制信号Ｊを生成するＶ３抑制信号生成回路４１を備えている。Ｖ３抑制信号ＪがＶ３抑制を指示しているときには、カラム動作信号Ｇがカラム動作を指示していたとしても、Ｖ３信号Ｄの論理レベルは、低電位Ｖ３としない論理レベルに強制的に制御される。本例では、Ｖ３抑制信号Ｊは、リフレッシュ動作信号Ｈ及びコンフィギュレーションモード設定信号Ｇに基づいて生成される。さらに、本例では、抑制信号Ｊは、リフレッシュ動作、及びコンフィギュレーションモード設定動作の少なくともいずれか一方が指示されている間は、Ｖ３抑制信号ＪはＶ３抑制を指示する。
【００６５】
具体的な回路の一例は、Ｖ３抑制信号生成回路４１は、リフレッシュ動作信号Ｈを第１入力に受け、コンフィギュレーションモード設定信号Ｉを第２入力に受ける２入力型ＮＯＲゲート回路２００を有し、ＮＯＲゲート回路２００はＶ３抑制信号Ｊを出力する。具体的には、Ｖ３抑制信号生成回路４１は、リフレッシュ動作信号Ｈ及びコンフィギュレーションモード設定信号Ｇの少なくとも一方が“High”レベルの間、Ｖ３抑制信号Ｊを“Low”レベルとする。本例では、Ｖ３抑制信号Ｊが“Low”レベルである間、Ｖ３信号Ｄの論理レベルは、低電位Ｖ３としない論理レベルに強制的に制御される。
【００６６】
さて、信号生成回路５は、カラム動作信号Ｇを第１入力に受け、Ｖ３抑制信号Ｊを第２入力に受ける２入力型ＮＡＮＤゲート回路２０１と、ＮＡＮＤゲート回路２０１の出力を入力に受けるインバータ２０２と、インバータ２０２の出力を入力に受けるレベルシフタ２０３とを有する。レベルシフタ２０３は“High”レベルの電位を高電位Ｖ１としたＶ３信号Ｄを出力する。なお、本例のレベルシフタは、例えば、図５Ｂに示すように反転型レベルシフタであり、論理はインバータと同じである。
【００６７】
ＮＡＮＤゲート回路２０１は、Ｖ３抑制信号Ｊが“High”レベルの間、カラム動作信号Ｇの論理レベルを反転させて出力する。従って、Ｖ３信号Ｄは、カラム動作信号Ｇの論理レベルに応じて変化する。反対に、Ｖ３抑制信号Ｊが“Low”レベルの間、ＮＡＮＤゲート回路２０１は、その出力の論理レベルを、カラム動作信号Ｇの論理レベルに関わらず“High”レベルに固定する。従って、Ｖ３信号Ｄは、カラム動作信号Ｇの論理レベルに関わらず“High”レベルに固定される。このため、Ｖ３信号Ｄの論理レベルは、低電位Ｖ３としない論理レベルに強制的に制御される。
【００６８】
次に、具体的な動作の一例を説明する。
【００６９】
（カラム動作時）
図６はこの発明の一実施形態に係る半導体集積回路装置のカラム動作時の一動作例を示す動作波形図である。
【００７０】
この動作は、例えば、データリード動作を例にする。
【００７１】
図６に示すように、まず、最初の状態としては、各信号は以下のようなレベルにある。
【００７２】
リフレッシュ信号Ｈ＝“Low”
コンフィギュレーションモード設定信号Ｉ＝“Low”
イネーブル／ディセーブル信号Ｅ＝“High”
カラム動作信号Ｇ＝“Low”
Ｖ３信号Ｄ＝“High”
Ｖ１信号Ｆ＝“Low”
この状態においては、イネーブル／ディセーブル信号Ｅ＝“High”であるから、ＮＭＯＳ１０３がオンして制御信号Ａの電位はＶｓｓとなる。
【００７３】
この後、時刻ｔ１において、イネーブル／ディセーブル信号Ｅが“High”レベルから“Low”レベルに変化する。制御回路４はディセーブル状態からイネーブル状態となる。Ｖ３信号は“High”レベル、及びＶ１信号Ｆは“Low”レベルであるから、Ｖ２供給回路３３のＮＡＮＤゲート回路１１１の２つの入力はともに“High”レベルとなり、ＰＭＯＳ１１２がオンして制御信号Ａの電位は中間の電位Ｖ２となる。
【００７４】
この状態では、ビット線対Ｂ、/Ｂと、増幅ノード対Ｃ、/Ｃがトランジスタ対３を介して接続されているから、メモリセル１から読み出された微小電位差（セルデータ）は、ビット線対Ｂ、/Ｂから増幅ノード対Ｃ、/Ｃへ転送される。
【００７５】
次いで、カラム動作信号Ｇが“Low”レベルから“High”レベルとなり、これを受けてＶ３信号Ｄが“High”レベルから“Low”レベルとなる。そして、時刻ｔ２において、Ｖ３供給回路３４のＮＯＲゲート回路１１３の２つの入力はともに“Low”レベルとなり、ＮＭＯＳ１１４がオンして制御信号Ａの電位は低電位Ｖ３となる。
【００７６】
この状態では、ビット線対Ｂ、/Ｂと、増幅ノード対Ｃ、/Ｃはトランジスタ対３によって遮断されている状態であるから、センスアンプ２は、増幅ノード対Ｃ、/Ｃの微小電位差を差動増幅する。データリード時においては、ビット線対Ｂ、/Ｂの容量が増幅ノード対Ｃ、/Ｃの容量から切り離されるから、差動増幅される部分の容量は小さくなり、差動増幅は高速になされる。このため、データリード時には、高速に差動増幅されたデータ、即ち、増幅ノード対Ｃ、/Ｃに電位差として現れたデータが、図示せぬカラムゲート及びデータ線を介して図示せぬＩ／Ｏ回路に転送される。このため、メモリセルからＩ／Ｏ回路までのデータ読み出し動作が速い。
【００７７】
次いで、Ｖ１信号Ｆが“Low”レベルから“High”レベルとなり、Ｖ２供給回路３３、及びＶ３供給回路３４がディセーブル状態となるともに、ＰＭＯＳ１１０がオンして制御信号Ａの電位は高電位Ｖ１となる。
【００７８】
この状態では、ビット線対Ｂ、/Ｂと、増幅ノード対Ｃ、/Ｃがトランジスタ対３を介して再接続されるから、センスアンプ２は、増幅ノード対Ｃ、/Ｃからビット線対Ｂ、/Ｂまでの電位差を増幅する。この後、読み出されたセルデータは、読み出し先のメモリセルに書き戻される（データリストア）。
【００７９】
なお、本明細書では、上述した通り、制御信号Ａの電位を中間の電位Ｖ２から低電位Ｖ３に下げ、さらに、低電位Ｖ３から高電位Ｖ１に上げる動作を、制御信号Ａをクロッキングさせる、と呼んでいる。
【００８０】
（カラム動作時以外）
図７はこの発明の一実施形態に係る半導体集積回路装置のカラム動作時以外の一動作例を示す動作波形図である。
【００８１】
この動作は、例えば、データリフレッシュ動作を例にする。
【００８２】
図７に示すように、まず、最初の状態がカラム動作時と異なるところは、リフレッシュ信号Ｈが“High”レベルであり、データリフレッシュ動作を指示しているところである。それ以外はカラム動作時（データリード動作時）と同じである。
【００８３】
なお、コンフィギュレーションモード設定信号Ｉを“High”レベルとしても、以下に説明される動作と同じ動作をする。
【００８４】
時刻ｔ１〜時刻ｔ３までの流れも、カラム動作時（データリード動作時）とほぼ同じであるが、制御信号Ａをクロッキングさせないところが異なる。
【００８５】
カラム動作時（データリード動作時）には、カラム動作信号Ｇが“Low”レベルから“High”レベルとなり、これを受けてＶ３信号Ｄが“High”レベルから“Low”レベルとなる。しかし、カラム動作時以外（データリフレッシュ動作時）には、リフレッシュ信号Ｈが“Ｈ”レベルとなっているから、信号生成回路５はＶ３信号Ｄを“High”レベルに固定する。このため、Ｖ３供給回路３４が制御信号Ａを低電位Ｖ３とせず、Ｖ２供給回路３３が制御信号Ａを中間の電位Ｖ２とする状態を維持し続ける。
【００８６】
この状態では、ビット線対Ｂ、/Ｂが増幅ノード対Ｃ、/Ｃがトランジスタ対３によって接続されたままであるから、センスアンプ２は、増幅ノード対Ｃ、/Ｃからビット線対Ｂ、/Ｂまでの微小電位差を差動増幅する。データリフレッシュ動作時には、増幅ノード対Ｃ、/Ｃに電位差として現れたデータを、図示せぬカラムゲートの外部まで転送する必要がない。従って、データリフレッシュ動作時には、増幅ノード対Ｃ、/Ｃの微小電位差が高速に差動増幅されなくても構わない。
【００８７】
次いで、Ｖ１信号Ｆが“Low”レベルから“High”レベルとなり、Ｖ２供給回路３３、及びＶ３供給回路３４がディセーブル状態となるともに、ＰＭＯＳ１１０がオンして制御信号Ａの電位は高電位Ｖ１となる。
【００８８】
この状態では、ビット線対Ｂ、/Ｂと、増幅ノード対Ｃ、/Ｃがトランジスタ対３を介して再接続されるから、センスアンプ２は、増幅ノード対Ｃ、/Ｃからビット線対Ｂ、/Ｂまでの電位差を増幅する。この後、読み出されたセルデータは、読み出し先のメモリセルに書き戻される（データリフレッシュ）。
【００８９】
ビット線対Ｂ、/Ｂの容量は、増幅ノード対Ｃ、/Ｃの容量よりも極めて大きい。このため、ビット線対Ｂ、/Ｂの容量と増幅ノード対Ｃ、/Ｃの容量とを足し合わせた合計容量は、ほぼビット線対Ｂ、/Ｂの容量と同じである、と考えても差し支えない。
【００９０】
つまり、データリード動作時のデータリストアに要する時間と、データリフレッシュ動作時のデータリフレッシュに要する時間とはほぼ同じ、と考えて良い。従って、データリフレッシュ動作時に、制御信号Ａをクロッキングさせない本実施形態に係る半導体集積回路装置の動作速度は、データリフレッシュ動作時にも制御信号Ａをクロッキングさせる従来の半導体集積回路装置の動作速度に比べて何等遜色はない。
【００９１】
また、制御信号Ａをクロッキングさせると、特に、低電位Ｖ１から高電位Ｖ３まで制御信号Ａをブーストするときに大量の電流を消費する。従来の半導体集積回路装置は制御信号Ａの動作を止める、例えば、制御信号Ａをクロッキングさせない、という思想が無いので、制御信号Ａは常時クロッキングする。このため、消費電流が大きい。
【００９２】
対して、本実施形態は、カラム動作時、例えば、データリード動作時には制御信号Ａをクロッキングさせるが、カラム動作時以外、例えば、データリフレッシュ動作時及びコンフィギュレーションモード設定動作時には制御信号Ａの動作を止めるようにした。本例では、データリフレッシュ動作時及びコンフィギュレーションモード設定動作時には制御信号Ａをクロッキングさせず、制御信号Ａのブーストは中間の電位Ｖ２から高電位Ｖ１までとする。これにより、低電位Ｖ１から高電位Ｖ３まで制御信号Ａをブーストするときに比較して電流消費を削減できる。
【００９３】
しかも、本例では、制御信号Ａを常時クロッキングさせないので、制御信号Ａが常時クロッキングする従来の半導体集積回路装置に比べて、消費電流の削減量が大きい。
【００９４】
また、リフレッシュ動作をする半導体集積回路装置は、電源が入っている間のほとんど、例えば、少なく見積もっても８割方の時間がリフレッシュ動作に費やされる場合があることを踏まえると、本実施形態は、電源が入っている状態のうちの８割方の時間で消費電力を節約していることになる。このため、制御信号Ａが流れる信号線一本当たり、５０％〜６０％近くの消費電流削減を見込むことも可能である。
【００９５】
また、一回路例における工夫としては、基本的に、低電位Ｖ１、中間の電位Ｖ２、高電位Ｖ３の３つの電位をとる制御信号Ａを、高電位Ｖ１を制御するＶ１信号と低電位Ｖ３を制御するＶ３信号との論理で制御するようにしたことである。
【００９６】
即ち、Ｖ１信号とＶ３信号との論理が、“高電位Ｖ１としない”及び“低電位Ｖ３としない”ときには、“中間の電位Ｖ２とする”とする。これにより、Ｖ３信号の論理が“低電位Ｖ３とする”であったとき、これを“低電位Ｖ３としない”とする論理に強制的に変更すれば、“中間の電位Ｖ２とする”とする論理を得ることができる。これにより、制御信号Ａをクロッキングさせない、即ち、中間の電位Ｖ２を維持する状態を生成する回路を簡単に得ることができる、という利点を得ることができる。これは、制御回路４の素子数の増加を抑制できる、という利点につながる。
【００９７】
さらに、Ｖ３信号の論理が“低電位Ｖ３とする”であったとき、これを“低電位Ｖ３としない”とする論理に強制的に変更することには、“低電位Ｖ３としない”状態を選ぶときに自由度がある、という利点がある。例えば、本実施形態では、データリフレッシュ動作時と、コンフィギュレーション動作時に、制御信号Ａをクロッキングさせないように制御しているが、例えば、図５に示すＶ３抑制信号生成回路４１に、信号Ｈ、Ｉに加えて、他の動作を指示する信号をさらに付加すれば、この信号に指示される他の動作においても、さらに制御信号Ａをクロッキングさせないようすることが可能である。さらには、信号Ｈ、Ｉのどちらかを外すことも可能である。しかも、このような変更に際して、制御回路４を変更する必要もない。
【００９８】
このように、一実施形態に係る半導体集積回路装置によれば、カラム動作以外の動作時に、トランジスタ対３を制御する制御信号Ａを止めること、例えば、制御信号Ａをクロッキングさせないことで、半導体集積回路装置のアクセス中における電流消費を低減させることができる。
【００９９】
この結果、一実施形態に係る半導体集積回路装置は、メモリセルとセンスアンプとを接続するトランジスタを有しつつも、低消費電力化を促進できる。
【０１００】
また、一実施形態に係る半導体集積回路装置は、カラム動作時には、制御信号Ａを止めないこと、例えば、制御信号Ａをクロッキングさせるので、増幅ノード対における差動増幅の高速化が妨げられることも無い。
【０１０１】
このように、低消費電力化のために、差動増幅の高速化が妨げられることも無いので、上記低消費電力化を促進できる効果は、高速動作を維持したまま得ることができる。
【０１０２】
高速動作、かつ低消費電力なメモリセルを有する半導体集積回路装置は、電子機器であれば利用することが可能であるが、バッテリで動作可能な電子機器、例えば、携帯電子機器のメモリとして最適である。携帯電子機器の例としては、パーソナルコンピュータ、パーソナルデジタルアシスタント（ＰＤＡ）、デジタルカメラ（スチルカメラ、ムービーカメラ、スチル／ムービーカメラ）、携帯電話、携帯音楽プレイヤー、携帯ゲーム機器、電子ブック等を挙げることができる。
【０１０３】
上記一実施形態に係る半導体集積回路装置は、さらに以下の態様を含む。
【０１０４】
（１）  メモリセルが集積されたメモリセルアレイと、
前記メモリセルに接続されたビット線対と、
センスアンプと、
前記センスアンプに接続された増幅ノード対と、
前記ビット線対と前記増幅ノード対とを接続するトランジスタ対と、
前記トランジスタ対を制御する制御信号を生成する制御回路と、を具備し、
前記制御回路は、カラム動作時に前記制御信号をクロッキングさせ、カラム動作時以外の動作時に前記制御信号をクロッキングさせない半導体集積回路装置。
【０１０５】
（２）  （１）の態様に係る半導体集積回路装置において、
前記クロッキングは前記ビット線対間の微小電位差を前記センスアンプにより差動増幅するときに、前記増幅ノード対を前記ビット線対から前記トランジスタ対を用いて切り離す動作である。
【０１０６】
（３）  （１）及び（２）いずれかの態様に係る半導体集積回路装置において、
前記カラム動作時は、前記メモリセルからのデータリード動作及び前記メモリセルへのデータライト動作を含み、
前記カラム動作以外の動作時は、データリフレッシュ動作及びコンフィギュレーションモード設定動作を含む。
【０１０７】
（４）  （３）の態様に係る半導体集積回路装置において、
前記制御回路は、
この制御回路をイネーブル／ディセーブルする信号、
前記制御信号の電位を高電位（Ｖ１）に制御する信号、及び
前記制御信号の電位を低電位（Ｖ３）に制御する信号の論理に基づいて、前記制御信号の電位を、前記高電位（Ｖ１）、前記低電位（Ｖ３）及び前記高電位と前記低電位との中間の電位（Ｖ２）に制御し、
前記制御信号の電位を低電位（Ｖ３）に制御する信号は、前記データリード動作及び前記データライト動作を指示する信号、前記データリフレッシュ動作を指示する信号、前記コンフィギュレーションモード設定動作を指示する信号の論理に基づいて生成する。
【０１０８】
（５）  （４）の態様に係る半導体集積回路装置において、
前記高電位（Ｖ１）は、前記センスアンプで増幅されたデータを前記増幅ノード対から前記ビット線対へ前記トランジスタ対を介して転送できる電位であり、
前記中間の電位（Ｖ２）は、前記ビット線対間に現れた微小電位差を前記ビット線対から前記増幅ノード対へ前記トランジスタ対を介して転送できる電位であり、
前記低電位（Ｖ３）は、前記増幅ノード対の電位が前記センスアンプで増幅されているときに、前記増幅ノード対と前記ビット線対とを前記トランジスタ対によって遮断できる電位である。
【０１０９】
（６）  （４）又は（５）いずれかの態様に係る半導体集積回路装置において、
前記制御回路は、
前記制御回路をイネーブル／ディセーブルする信号に従って、この制御回路をイネーブル状態にするかディセーブル状態にするかを決定するイネーブル／ディセーブル回路と、
前記イネーブル／ディセーブル回路がイネーブル状態であり、前記制御信号の電位を高電位（Ｖ１）に制御する信号が前記高電位とする状態であるときに、前記制御回路の出力に前記高電位（Ｖ１）を供給する高電位（Ｖ１）供給回路と、
前記イネーブル／ディセーブル回路がイネーブル状態であり、前記制御信号の電位を高電位（Ｖ１）に制御する信号が前記高電位としない状態であり、前記制御信号の電位を低電位（Ｖ３）に制御する信号が前記低電位としない状態であるときに、前記制御回路の出力に、前記中間の電圧（Ｖ２）を供給する中間の電圧（Ｖ２）供給回路と、
前記イネーブル／ディセーブル回路がイネーブル状態であり、前記制御信号の電位を高電位（Ｖ１）に制御する信号が前記高電位としない状態であり、前記制御信号の電位を低電位（Ｖ３）に制御する信号が前記低電位とする状態であるときに、前記制御回路の出力に、前記低電圧（Ｖ３）を供給する低電圧（Ｖ３）供給回路と、を含む。
【０１１０】
（７）  （６）の態様に係る半導体集積回路装置において、
前記イネーブル／ディセーブル回路は、ディセーブル状態であるとき、前記制御回路の出力に、回路内接地電位を供給する。
【０１１１】
（８）  （４）乃至（７）いずれかの一つの態様に係る半導体集積回路装置において、
前記データリード動作及び前記データライト動作を指示する信号、前記データリフレッシュ動作を指示する信号、前記コンフィギュレーションモード設定動作を指示する信号の論理に基づいて、前記制御信号の電位を低電位（Ｖ３）に制御する信号を生成する信号生成回路を有する。
【０１１２】
（９）  メモリセルが集積されたメモリセルアレイと、
前記メモリセルに接続されたビット線対と、
センスアンプと、
前記センスアンプに接続された増幅ノード対と、
前記ビット線対と前記増幅ノード対とを接続するトランジスタ対と、
前記トランジスタ対を制御する制御信号を、この制御回路をイネーブル／ディセーブルする信号、前記制御信号の電位を高電位（Ｖ１）に制御する信号、及び前記制御信号の電位を低電位（Ｖ３）に制御する信号の論理に基づいて生成する制御回路と、
前記制御信号の電位を低電位（Ｖ３）に制御する信号を、カラム動作を指示する信号、及びカラム動作以外の動作を指示する信号の論理に基づいて生成する信号生成回路と
を具備する半導体集積回路装置。
【０１１３】
（１０）  （９）の態様に係る半導体集積回路装置において、
前記制御回路は、前記カラム動作時に前記制御信号をクロッキングし、前記カラム動作時以外の動作時に前記制御信号をクロッキングしない。
【０１１４】
（１１）  （１０）の態様に係る半導体集積回路装置において、
前記クロッキングは前記ビット線対間の微小電位差を前記センスアンプにより差動増幅するときに、前記増幅ノード対を前記ビット線対から前記トランジスタ対を用いて切り離す動作である。
【０１１５】
（１２）  （９）乃至（１１）のいずれか一つの態様に係る半導体集積回路装置において、
前記カラム動作は、前記メモリセルからのデータリード動作及び前記メモリセルへのデータライト動作を含み、
前記カラム動作以外の動作は、データリフレッシュ動作及びコンフィギュレーションモード設定動作を含む。
【０１１６】
（１３）  （１２）の態様に係る半導体集積回路装置において、
前記信号生成回路は、前記制御信号の電位を低電位（Ｖ３）に制御する信号を、前記データリード動作及び前記データライト動作を指示する信号、前記データリフレッシュ動作を指示する信号、前記コンフィギュレーションモード設定動作を指示する信号の論理に基づいて生成する。
【０１１７】
（１４）  （９）乃至（１３）いずれか一つの態様に係る半導体集積回路装置において、
前記高電位（Ｖ１）は、前記センスアンプで増幅されたデータを前記増幅ノード対から前記ビット線対へ前記トランジスタ対を介して転送できる電位であり、
前記中間の電位（Ｖ２）は、前記ビット線対間に現れた微小電位差を前記ビット線対から前記増幅ノード対へ前記トランジスタ対を介して転送できる電位であり、
前記低電位（Ｖ３）は、前記増幅ノード対の電位が前記センスアンプで増幅されているときに、前記増幅ノード対と前記ビット線対とを前記トランジスタ対によって遮断できる電位である。
【０１１８】
（１５）  （９）乃至（１４）いずれか一つの態様に係る半導体集積回路装置において、
前記制御回路は、
前記制御回路をイネーブル／ディセーブルする信号に従って、この制御回路をイネーブル状態にするかディセーブル状態にするかを決定するイネーブル／ディセーブル回路と、
前記イネーブル／ディセーブル回路がイネーブル状態であり、前記制御信号の電位を高電位（Ｖ１）に制御する信号が前記高電位とする状態であるときに、前記制御回路の出力に前記高電位（Ｖ１）を供給する高電位（Ｖ１）供給回路と、
前記イネーブル／ディセーブル回路がイネーブル状態であり、前記制御信号の電位を高電位（Ｖ１）に制御する信号が前記高電位としない状態であり、前記制御信号の電位を低電位（Ｖ３）に制御する信号が前記低電位としない状態であるときに、前記制御回路の出力に、前記中間の電圧（Ｖ２）を供給する中間の電圧（Ｖ２）供給回路と、
前記イネーブル／ディセーブル回路がイネーブル状態であり、前記制御信号の電位を高電位（Ｖ１）に制御する信号が前記高電位としない状態であり、前記制御信号の電位を低電位（Ｖ３）に制御する信号が前記低電位とする状態であるときに、前記制御回路の出力に、前記低電圧（Ｖ３）を供給する低電圧（Ｖ３）供給回路と、を含む。
【０１１９】
（１６）  （１５）の態様に係る半導体集積回路装置において、
前記イネーブル／ディセーブル回路は、ディセーブル状態であるとき、前記制御回路の出力に、回路内接地電位を供給する。
【０１２０】
（１７）  第１のメモリセルが集積された第１のメモリセルアレイと、
第２のメモリセルが集積された第２のメモリセルアレイと、
前記第１のメモリセルに接続された第１のビット線と、
前記第２のメモリセルに接続された第２のビット線と、
センスアンプと、
前記センスアンプに接続された増幅ノードと、
前記第１のビット線と前記増幅ノードとを接続する第１のトランジスタと、
前記第２のビット線と前記増幅ノードとを接続する第２のトランジスタと、
前記第１のトランジスタを制御する第１の制御信号及び前記第２のトランジスタを制御する第２の制御信号を生成する制御回路と、を具備し、
前記制御回路は、カラム動作時に前記第１、第２の制御信号をクロッキングさせ、カラム動作時以外の動作時に前記第１、第２の制御信号をクロッキングさせない半導体集積回路装置。
【０１２１】
（１８）  第１のメモリセルが集積された第１のメモリセルアレイと、
第２のメモリセルが集積された第２のメモリセルアレイと、
前記第１のメモリセルに接続された第１のビット線と、
前記第２のメモリセルに接続された第２のビット線と、
センスアンプと、
前記センスアンプに接続された増幅ノードと、
前記第１のビット線と前記増幅ノードとを接続する第１のトランジスタと、
前記第２のビット線と前記増幅ノードとを接続する第２のトランジスタと、
前記第１、第２のトランジスタを制御する第１、第２の制御信号を、この制御回路をイネーブル／ディセーブルする信号、前記第１、第２の制御信号の電位を高電位（Ｖ１）に制御する信号、及び前記第１、第２の制御信号の電位を低電位（Ｖ２）に制御する信号の論理に基づいて生成する制御回路と
前記第１、第２の制御信号の電位を低電位（Ｖ３）に制御する信号を、カラム動作を指示する信号、及びカラム動作以外の動作を指示する信号の論理に基づいて生成する信号生成回路と
を具備する半導体集積回路装置。
【０１２２】
（１９）  メモリセルとセンスアンプとを接続しているトランジスタの制御信号を、アクセス中に動作させる半導体集積回路装置において、
カラム動作を必要としないときに前記制御信号の動作を止める。
【０１２３】
（２０）  メモリセルとセンスアンプとを接続しているトランジスタの制御信号を、アクセス中に動作させる半導体集積回路装置において、
データリフレッシュ動作時に前記制御信号の動作を止める。
【０１２４】
（２１）  メモリセルとセンスアンプとを接続しているトランジスタの制御信号を、アクセス中に動作させる半導体集積回路装置において、
コンフィギュレーションモード設定時に前記制御信号の動作を止める。
【０１２５】
（２２）  （１）乃至（２１）いずれか一つの態様に係る半導体集積回路装置をメモリとして利用した電子機器。
【０１２６】
（２３）  （２２）の態様に係る電子機器は、バッテリで動作可能な電子機器である。
【０１２７】
（２４）  （２３）の態様に係るバッテリで動作可能な電子機器は、携帯電子機器である。
【０１２８】
（２５）  （２４）の態様に係る携帯電子機器は、パーソナルコンピュータ、パーソナルデジタルアシスタント（ＰＤＡ）、デジタルカメラ（スチルカメラ、ムービーカメラ、スチル／ムービーカメラ）、携帯電話、携帯音楽プレイヤー、携帯ゲーム機器、電子ブックを含む。
【０１２９】
以上、この発明を一実施形態により説明したが、この発明は一実施形態に限定されるものではなく、その実施にあたっては発明の要旨を逸脱しない範囲で種々に変形することが可能である。また、この発明の実施形態は、上記一実施形態が唯一のものでもない。
【０１３０】
また、上記一実施形態は種々の段階の発明を含んでおり、上記一実施形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することも可能である。
【図面の簡単な説明】
【０１３１】
【図１】図１はこの発明の一実施形態に係る半導体集積回路装置の一構成例を示すブロック図
【図２】図２はメモリセルアレイ及びセンスアンプの周辺の一構成例を示すブロック図
【図３】図３Ａはシェアード型センスアンプを有する半導体集積回路装置の一例を示す図、図３Ｂはセンスアンプの一例を示す回路図、図３Ｃはメモリセルの一例を示す回路図
【図４】図４は制御回路４の一回路例を示す回路図
【図５】図５Ａは信号生成回路５の一回路例を示す回路図、図５Ｂはレベルシフタの一回路例を示す回路図
【図６】図６はこの発明の一実施形態に係る半導体集積回路装置のカラム動作時の一動作例を示す動作波形図
【図７】図７はこの発明の一実施形態に係る半導体集積回路装置のカラム動作時以外の一動作例を示す動作波形図
【符号の説明】
【０１３２】
１…メモリセル、２…センスアンプ、３…トランジスタ対、４…制御回路、５…信号生成回路
【図１】
2008108404.tif 000003
【図２】
2008108404.tif 000004
【図３】
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【図４】
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【図５】
2008108404.tif 000007
【図６】
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【図７】
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