(57)【要約】【課題】表示機能一体型の撮像装置を構成する場合であっても、中間調を良好に表現できるアナログ出力を行うことが可能な撮像装置を提供する。【解決手段】光を電荷に変換する光電変換素子５と、前記光電変換素子５が変換した電荷を蓄積する蓄積容量６と、前記蓄積容量６内の電荷を放電するためのリセット手段７と、前記蓄積容量６に蓄積された電荷を受け取り増幅して出力する増幅用薄膜トランジスタ８とを備えるとともに、前記増幅用薄膜トランジスタ８がソースフォロア回路を形成するように、撮像装置を構成する。【選択図】図２
2008205870.tif 000002
【特許請求の範囲】
【請求項１】
光を電荷に変換する光電変換素子と、
前記光電変換素子が変換した電荷を蓄積する蓄積容量と、
前記蓄積容量内の電荷を放電するためのリセット手段と、
前記蓄積容量に蓄積された電荷を受け取り増幅して出力する増幅用薄膜トランジスタとを備えるとともに、
前記増幅用薄膜トランジスタは、ソース電極が電源供給線に接続しゲート電極が前記蓄積容量に接続してソースフォロア回路を形成している
ことを特徴とする撮像装置。
【請求項２】
前記光電変換素子は、受光した光量によってリーク電流が変化するセンサ用薄膜トランジスタからなることを特徴とする請求項１記載の撮像装置。
【請求項３】
前記リセット手段は、前記蓄積容量と接地線との間に配されたリセット用薄膜トランジスタからなることを特徴とする請求項２記載の撮像装置。
【請求項４】
前記リセット手段は、前記センサ用薄膜トランジスタが有するリセット機能および前記センサ用薄膜トランジスタに印加するゲート電圧の切り換え機能からなり、前記ゲート電圧が閾値未満であると前記光電変換素子として機能する前記センサ用薄膜トランジスタに対し、前記切り換え機能が前記ゲート電圧を前記閾値以上に切り換えることで、前記リセット機能により前記蓄積容量内の電荷を放電させるように構成されていることを特徴とする請求項２記載の撮像装置。
【請求項５】
マトリクス状に配された画像表示素子と、
前記画像表示素子に付設される撮像装置とを備えた表示装置であって、
前記撮像装置は、
光を電荷に変換する光電変換素子と、
前記光電変換素子が変換した電荷を蓄積する蓄積容量と、
前記蓄積容量内の電荷を放電するためのリセット手段と、
前記蓄積容量に蓄積された電荷を受け取り増幅して出力する増幅用薄膜トランジスタとを備えるとともに、
前記増幅用薄膜トランジスタは、ソース電極が電源供給線に接続しゲート電極が前記蓄積容量に接続してソースフォロア回路を形成しており、
少なくとも前記光電変換素子、前記蓄積容量および前記増幅用薄膜トランジスタは、集約化されて前記画像表示素子に対応して配されている
ことを特徴とする表示装置。
【請求項６】
あるフィールド期間にて前記リセット手段による電荷放電があった後の前記蓄積容量の蓄積電荷を読み出し、次のフィールド期間にて前記リセット手段による電荷放電がない状態の前記蓄積容量の蓄積電荷を読み出し、それぞれの読み出し結果の差分から前記光電変換素子による変換電荷量を特定するように構成されていることを特徴とする請求項５記載の表示装置。
【請求項７】
前記画像表示素子に対応して前記光電変換素子、前記蓄積容量および前記増幅用薄膜トランジスタもマトリクス状に配されている場合に、あるフィールド期間にて当該マトリクス状における偶数行の前記蓄積容量の蓄積電荷読み出しを行い、次のフィールド期間にて当該マトリクス状における奇数行の前記蓄積容量の蓄積電荷読み出しを行うように構成されていることを特徴とする請求項５記載の表示装置。
【請求項８】
前記画像表示素子に対応して前記光電変換素子、前記蓄積容量および前記増幅用薄膜トランジスタもマトリクス状に配されている場合に、一つのフィールド期間にて、当該マトリクス状におけるある行の前記蓄積容量の蓄積電荷読み出しと、前記ある行よりも読み出し順が一つ前の行の前記蓄積容量についての前記リセット手段による電荷放電との両方を、共通の信号に基づいて行うように構成されていることを特徴とする請求項５記載の表示装置。
【請求項９】
一つのフィールド期間の同一のクロック周期中にて、前記蓄積容量の蓄積電荷読み出しと、当該蓄積容量についての前記リセット手段による電荷放電との両方を行うように構成されていることを特徴とする請求項５記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光電変換素子を具備する撮像装置および表示装置に関する。
【背景技術】
【０００２】
一般に、画像を撮像する撮像装置としては、ＣＣＤ（Charge Coupled Devices）センサやＣＭＯＳ（Complementary Metal Oxide Semiconductor）センサ等の光電変換素子が広く知られているが、近年では薄膜トランジスタ（Thin Film Transistor；以下「ＴＦＴ」と略す）やキャパシタ等を組み合わせて光電変換素子として機能させることも提案されている。その一例としては、例えば、マトリクス状に配された各画素毎に、液晶表示素子と、光電変換素子として機能するＴＦＴ等とを備えるとともに、光源となるバックライトまたはフロントライトを備え、光源からの光が液晶表示素子を透過するのを利用して画像表示を行う一方で、ＴＦＴへの入射光を利用して情報入力を行い得るように構成されたものがある（例えば、特許文献１参照）。このような構成によれば、同一画面領域にて画像表示と情報入力とを行うことが可能となるので、タッチパネル等に代わる情報入出力デバイスとして活用されることが期待される。
【０００３】
ところで、上述した表示機能一体型の撮像装置を公知の低温ポリシリコン技術を用いて実現する場合には、パネル内の寄生容量に因る信号の減衰が無視できずに、精確な出力値を得ることが困難となることが考えられる。低温ポリシリコン（以下「ｐ−Ｓｉ」と略す）は、光照射により発生する光電流がアモルファスシリコン（以下「ａ−Ｓｉ」と略す）よりも小さいからである。そのため、ｐ−Ｓｉを用いて表示機能一体型の撮像装置を実現させるためには、何らかの増幅機能が必要となる。増幅機能の具体例としては、光電変換素子で発生した電気信号に応じて、電荷をキャパシタ等の容量に蓄積して電圧に変換し、変換した電圧をＳＲＡＭ（Static Random Access Memory）に格納して「１」または「０」のディジタル値として出力するものがある（例えば、特許文献２、３参照）。このような増幅機能によれば、ＳＲＡＭが増幅機能を兼ねていることから、パネル内の寄生容量に因る信号の減衰がない。また、ディジタル値として出力することから、その出力結果の耐ノイズ性が優れたものとなる。
【０００４】
【特許文献１】特開２００２−２６８６１５号公報
【特許文献２】特開２００１−２９２２７６号公報
【特許文献３】特開２００１−３３９６４０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上述した従来技術では、増幅機能を経た後の出力が「１」または「０」のディジタル値、すなわち二値化されたものであるため、撮像結果について中間調を良好に表現することが非常に困難であり、中間調を表現するためには複数の撮影条件を設定する等の複雑な処理または操作を必要としてしまう。
【０００６】
そこで、本発明は、例えばｐ−Ｓｉを用いて表示機能一体型の撮像装置を構成する場合であっても、中間調を良好に表現できるアナログ出力を行うことが可能な撮像装置および表示装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明は、上記目的を達成するために案出された撮像装置で、光を電荷に変換する光電変換素子と、前記光電変換素子が変換した電荷を蓄積する蓄積容量と、前記蓄積容量内の電荷を放電するためのリセット手段と、前記蓄積容量に蓄積された電荷を受け取り増幅して出力する増幅用薄膜トランジスタとを備えるとともに、前記増幅用薄膜トランジスタは、ソース電極が電源供給線に接続しゲート電極が前記蓄積容量に接続してソースフォロア回路を形成していることを特徴とする。
【０００８】
上記構成の撮像装置では、増幅用薄膜トランジスタがソースフォロア回路を形成しているので、蓄積容量に蓄積された電荷について、増幅用薄膜トランジスタが増幅して出力する際に、そのソースフォロア回路を利用してアナログ出力を行い得る。したがって、例えば表示機能との一体化を容易にすべく光電変換素子がセンサ用薄膜トランジスタからなる場合であっても、一般的な撮像素子であるＣＣＤ（Charge Coupled Devices）やＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサ等と同様にアナログ出力を行うことが可能となり、撮像結果の高速な読み出しとその多階調化への対応とを実現し得るようになる。
【発明の効果】
【０００９】
本発明によれば、増幅機能がソースフォロア回路によるため、一般的な撮像素子であるＣＣＤやＣＭＯＳイメージセンサ同様のアナログ出力を実現でき、撮像処理の高速化および撮像結果の多階調化が可能となる。そのため、中間調を良好に表現できるアナログ出力の特性を活用して、タッチパネル機能やスキャナ機能等を実現することができ、さらには液晶表示装置におけるバックライト調光センサとして応用することも考えられる。また、増幅用薄膜トランジスタがアナログ出力を行うことで増幅機能を実現するので、例えば光電変換素子としてＴＦＴ型のフォトセンサを用いた場合、撮像装置の各構成要素を通常のＴＦＴと同一の工程で作成でき、例えば当該各構成要素を液晶表示装置の表示画素内に配置することが可能となる。すなわち、表示機能との一体化の実現に非常に好適なものとなる。しかも、例えば液晶表示装置の表示画素への内蔵の場合、大幅な開口率の低下を抑えて配置することができ、撮像装置を表示画素毎にマトリクス状に配置することも容易となるので、例えば従来のタッチパネルでは困難であった多点認識が可能となり、従来にない新しいユーザインターフェースのキーデバイスとなる可能性が期待できる。
【発明を実施するための最良の形態】
【００１０】
以下、図面に基づき本発明に係る撮像装置および表示装置について説明する。
【００１１】
〔第１の実施の形態〕
先ず、本発明の第１の実施の形態を説明する。図１は本発明に係る表示装置の概略構成例を示す回路図であり、図２はその要部である撮像装置の第１の実施の形態を示す回路図である。
【００１２】
先ず、表示装置全体について説明する。本実施形態で説明する表示装置は、表示機能と撮像機能の一体化が図られたもので、大別すると、図１に示すように、画像表示領域部１と、光源となるバックライトまたはフロントライト（ただし不図示）と、画像表示領域部１を駆動制御するための駆動回路部（ただし不図示）と、を備えて構成されている。
【００１３】
画像表示領域部１は、複数の画素部２がマトリクス状に配されて構成されている。そして、各画素部２は、表示素子部３と、撮像素子部４と、から構成されている。なお、マトリクス状に配された各画素部２の行毎および列毎には各種信号線が設けられており、さらに各種信号線の終端には電流源が設けられているものとする。
【００１４】
表示素子部３は、いわゆるｐ−Ｓｉ液晶としての機能を構築するためのものである。詳しくは、多結晶シリコン（ｐ−Ｓｉ）基板上に形成された液晶表示素子を備えて、その液晶表示素子がバックライトまたはフロントライトからの光を選択的に透過させることで、画像表示を行うものである。つまり、表示素子部３は、光源（バックライトまたはフロントライト）と併せて、本発明における画像表示素子として機能するものである。なおｐ−Ｓｉ液晶の詳細については公知であるため、ここではその説明を省略するが、ｐ−Ｓｉは非結晶シリコン（ａ−Ｓｉ）と比べて電気を通しやすいため液晶反応速度が速くなり、また液晶を制御するためのトランジスタも小型化できるため開口面積の増大により輝度を上げることもできるという特徴が得られる。
【００１５】
撮像素子部４は、本発明における撮像装置として機能するもので、図２に示すように、センサ用ＴＦＴ５と、キャパシタ６と、リセット用ＴＦＴ７と、増幅用ＴＦＴ８と、読出用ＴＦＴ９とが、ｐ−Ｓｉ基板上に形成されてなるものである。
【００１６】
センサ用ＴＦＴ５は、光を電荷に変換する光電変換素子として機能するもので、受光した光量によってリーク電流が変化するようになっている。そのために、センサ用ＴＦＴ５は、ソース電極が電源ラインＶＤＤに接続しているとともに、ゲート電極がバイアス配線Biasに接続している。このゲート電極には、センサとしての感度およびＳ／Ｎが最適となる印加電圧がバイアス配線Biasから与えられるものとする。なお、センサ用ＴＦＴ５は、光電変換素子として機能するものであれば、例えばＰＮ型ダイオードやＰＩＮ型ダイオードといった他のもの（ＴＦＴ以外のもの）を用いて構成してもよい。
【００１７】
キャパシタ６は、静電容量により電荷（電気エネルギー）を蓄えたり、放出したりする受動素子であり、センサ用ＴＦＴ５が変換した電荷を蓄積する蓄積容量として機能するものである。そのために、キャパシタ６は、一端が接地線ＧＮＤに、他端がセンサ用ＴＦＴ５およびリセット用ＴＦＴ７に接続しており、センサ用ＴＦＴ５で発生した光電流（電荷）を充電することで、その充電量に応じた電圧を発生させるようになっている。光電流Ｉと変換される電圧ΔＶは、キャパシタ６の容量Ｃｐと光蓄積時間ΔＴに依存しΔＶ＝Ｉ／Ｃｐ×ΔＴの式で表すことができる。したがって、光蓄積時間ΔＴが大きく、またキャパシタ６の容量Ｃｐが小さいほど、光電流から電圧への変換効率が上がることになる。ただし、キャパシタ６の容量Ｃｐが小さ過ぎると、センサ用ＴＦＴ５や配線間の寄生容量の影響が無視できなくなる点には留意する必要がある。
【００１８】
リセット用ＴＦＴ７は、キャパシタ６内の蓄積電荷を放電するために、当該キャパシタ６と接地線ＧＮＤとの間に配されたものである。さらに詳しくは、ソース電極が接地線ＧＮＤに接続しているとともに、ドレイン電極がセンサ用ＴＦＴ５およびキャパシタ６に接続し、ゲート電極がリセット信号線ＲＳに接続するように配されている。これにより、リセット用ＴＦＴ７は、リセット信号線ＲＳからのリセット信号に応じて、キャパシタ６内の蓄積電荷を放電するリセット手段として機能するのである。
【００１９】
増幅用ＴＦＴ８は、キャパシタ６に蓄積された電荷を受け取り増幅して出力するものである。すなわち、キャパシタ６の充電量に応じた電圧に対する増幅機能となるものである。ただし、増幅用ＴＦＴ８は、ソース電極が電源ラインＶＤＤに接続し、ゲート電極がセンサ用ＴＦＴ５、キャパシタ６およびリセット用ＴＦＴ７に接続して、センサ信号線Ｓの終端にある電流源と共にソースフォロア回路を形成している。
【００２０】
読出用ＴＦＴ９は、撮像素子部４の選択およびその撮像素子部４での撮像結果の読み出しを行うためのもので、増幅用ＴＦＴ８と直列に接続するとともに、ゲート電極が読み出し配線ＲＤと接続することで、増幅用ＴＦＴ８による増幅後の撮像結果について線順次読み出しが可能な構成となっている。
【００２１】
このようなセンサ用ＴＦＴ５、キャパシタ６、リセット用ＴＦＴ７、増幅用ＴＦＴ８および読出用ＴＦＴ９が組み合わされてなる構成の撮像素子部４をｐ−Ｓｉ基板上に形成することで、画像表示領域部１は、表示素子部３と撮像素子部４とを同一基板上にて各画素部２毎に備えた集積型アクティブピクセルセンサレイを構築することになる。つまり、撮像素子部４の各構成要素が集約化されて表示素子部３に対応して各画素部２毎に個別に配されていることで、撮像結果の解像度を表示画像と同等にすることができる。ただし、撮像素子部４は、必ずしも各画素部２毎に個別に配されている必要はない。すなわち、撮像素子部４は、表示素子部３に対応して配されていればよく、画像表示領域部１内に所定配置密度で配したり、画像表示領域部１の近傍に所定個数を配したりすることも実現可能である。
【００２２】
以上のように構成された撮像素子部４では、リセット用ＴＦＴ７のリセット処理によってキャパシタ６の電荷を放電し初期状態にした後、受光した光量によって変化するセンサ用ＴＦＴ５のリーク電流をキャパシタ６に充電し、充電された電荷量によるキャパシタ６の電圧を、ソースフォロア回路を形成する増幅用ＴＦＴ８でインピーダンス変換し、ある一定期間後に読出用ＴＦＴ９をＯＮしてセンサ出力を読み出し配線ＲＤに読み出す。これにより、撮像素子部４は、本発明における撮像装置として機能するのである。
【００２３】
このとき、撮像素子部４では、増幅用ＴＦＴ８がソースフォロア回路を形成している。すなわち、キャパシタ６で発生した電圧を増幅用ＴＦＴ８で増幅し、アナログ電圧を読み出し配線ＲＤに読み出していく。そのため、複雑な撮像条件を設定することなく、撮像結果の多諧調化が実現できるのである。なお、ソースフォロア回路を用いた場合、出力値には主にトランジスタのＶｔｈや電流源回路の電流ばらつき等に起因するオフセット性の誤差が生じるが、例えば光を全く照射しないときの出力値やリセットをかけたときの出力値等との差分処理を行うことで、当該誤差を取り除くことが可能である。
【００２４】
次に、以上のように構成された撮像素子部４を駆動する際の処理動作について説明する。図３〜６は、撮像素子部４に対する駆動制御例を示すタイミングチャートである。
【００２５】
上述した構成の撮像素子部４を含む画像表示領域部１について、その駆動制御を行う駆動回路部は、画像表示領域部１およびその光源に対する駆動制御を、一般的な液晶駆動方式と同様に、１フィールド（以下、フィールドを「Ｆ」と略す）期間を一つの単位として行う。このような駆動制御の処理単位となる１Ｆ期間は、例えば１６．６ｍｓと規定される。
【００２６】
例えば、図３に示す駆動制御例では、あるＦ期間をリセット期間とし、その次のＦ期間を読み出し期間とし、これらを繰り返して行う。そして、リセット期間では、リセット用ＴＦＴ７によるキャパシタ６内の電荷放電を行うとともに、当該電荷放電があった直後のキャパシタ６での蓄積電荷（電圧）の読み出しを行う。また、読み出し期間では、リセット用ＴＦＴ７による電荷放電がない状態のキャパシタ６内の蓄積電荷の読み出しを行う。このようにすれば、それぞれの読み出し結果の差分から、センサ用ＴＦＴ５による変換電荷量を特定し得るからである。
【００２７】
さらに具体的には、駆動回路部は、図３に示すように、リセット期間である１Ｆ期間において、マトリクス状配置の１行目のリセット信号線（以下、単に「行リセット線」という）ＲＳ１および読み出し配線（以下、単に「行選択線」という）ＲＤ１に駆動信号ＲＳ１，ＲＤ１を与えることで、行リセット線ＲＳ１および行選択線ＲＤ１を選択し、これら行リセット線ＲＳ１および行選択線ＲＤ１に接続されているリセット用ＴＦＴ７および読出用ＴＦＴ９をオン状態とする。リセット用ＴＦＴ７がオン状態になると、キャパシタ６では、蓄積していた電荷が放電され、両電極間の電位が共にＧＮＤに設定されることになる。また、読出用ＴＦＴ９がオン状態になることで、キャパシタ６がリセットされた時点での出力（蓄積電荷）が線順次でセンサ信号線Ｓ１に読み出されることになる。キャパシタ６のリセット時点の出力を読み出す目的は、その後における撮像後出力と差分処理を行うことで、ソースフォロア回路を形成する増幅用ＴＦＴ８のオフセットをキャンセルし、ＴＦＴ特性ばらつきによる出力誤差の大幅な低減化を図るためである。その後、駆動回路部は、プリチャージ線ＰＣＧに駆動信号ＰＣＧを与えることで、プリチャージ線ＰＣＧに接続されているＴＦＴをオン状態とし、センサ信号線Ｓ１を基準電位にプリチャージする。以上の処理動作の後に、駆動回路部は、マトリクス状配置の２行目の行リセット線ＲＳ２および行選択線ＲＤ２に駆動信号ＲＳ２，ＲＤ２を与えることで、行リセット線ＲＳ２および行選択線ＲＤ２を選択し、以下１行目の場合を同様の制御処理を行う。そして、このような一連の処理を、マトリクス状配置の最終行であるｍ行目の行リセット線ＲＳｍおよび行選択線ＲＤｍを選択するまで繰り返して行い、ｍ行目終了後に１Ｆ期間を終了する。
【００２８】
一方、読み出し期間である２Ｆ期間では、駆動回路部は、先ず、行選択線ＲＤ１に駆動信号ＲＤ１を与えることで行選択線ＲＤ１を選択し、その行選択線ＲＤ１に接続されている読出用ＴＦＴ９をオン状態とする。このとき、キャパシタ６には、１Ｆ期間の撮像結果が電圧として保持されている。したがって、読出用ＴＦＴ９がオン状態になると、その読出用ＴＦＴ９は、キャパシタ６に保持されている電圧を、ソースフォロア回路を形成する増幅用ＴＦＴ８を通してセンサ信号線Ｓ１に読み出すことになる。この行選択線ＲＤ１の選択後、プリチャージ線ＰＣＧに接続されたＴＦＴがオン状態になることで、センサ信号線Ｓ１は基準電位にプリチャージされる。以上の処理動作の後に、駆動回路部は、行選択線ＲＤ２に駆動信号ＲＤ２を与えることで行選択線ＲＤ２を選択し、以下１行目の場合を同様の制御処理を行い、これを１Ｆ期間の場合と同様に、最終行であるｍ行目の行選択線ＲＤｍを選択するまで繰り返して行い、ｍ行目終了後に２Ｆ期間を終了する。
【００２９】
以上のように、図３の駆動制御例では、奇数Ｆ期間についてはリセット動作時の出力が線順次でセンサ信号線に読み出され、偶数Ｆ期間ではその前の奇数Ｆ期間の撮像結果が線順次でセンサ信号線に読み出されていく。
【００３０】
ところで、増幅用ＴＦＴ８が形成するソースフォロア回路を利用して出力信号を読み出す場合には、その読み出し期間中に出力電圧が最終到達電位に達する必要がある。そのため、各Ｆ期間が短いと、充分な読み出し期間を確保できなくなるおそれがある。そこで、ｎ行の読み出しを１Ｆ期間中には行えないおそれがある場合、すなわち１ライン読み出しが１Ｆ／ｎの読み出し時間では短い場合には、図４に示す駆動制御例のような駆動タイミングによって、各Ｆ期間毎に奇数行／偶数行の撮像結果を読み出すこと、すなわち垂直周波数はそのままで水平周波数を下げることで、必要な読み出し時間を確保することが考えられる。
【００３１】
つまり、図４の駆動制御例では、あるＦ期間にて偶数行の撮像結果読み出しを行い、その次のＦ期間にて奇数行の前記蓄積容量の撮像結果読み出しを行う。なお、ここでは、行数ｍが偶数であると仮定して以下の説明を行う。
【００３２】
具体的には、駆動回路部は、図４に示すように、１Ｆ期間において、駆動信号ＲＳ１、ＲＳ２、ＲＤ１をそれぞれ行リセット線ＲＳ１、ＲＳ２および行選択線ＲＤ１に与えることで、行リセット線ＲＳ１、ＲＳ２および行選択線ＲＤ１を選択し、これら行リセット線ＲＳ１、ＲＳ２および行選択線ＲＤ１に接続されているリセット用ＴＦＴ７および読出用ＴＦＴ９をオン状態とする。リセット用ＴＦＴ７がオン状態になると、キャパシタ６では、蓄積していた電荷が放電され、両電極間の電位が共にＧＮＤに設定されることになる。また、読出用ＴＦＴ９がオン状態になることで、キャパシタ６がリセットされた時点での出力（蓄積電荷）が線順次でセンサ信号線Ｓ１〜Ｓｎに読み出されることになる。ただし、このとき、行選択線ＲＤ２は選択されていない。したがって、読み出されるのは、行選択線ＲＤ１に接続されている行についてである。その後、駆動回路部は、プリチャージ線ＰＣＧに駆動信号ＰＣＧを与えるタイミングで、センサ信号線Ｓ１〜Ｓｎを基準電位にプリチャージする。そして、そのプリチャージ後に、行リセット線ＲＳ３、ＲＳ４および行選択線ＲＤ３を選択する。以上のような処理動作を、駆動回路部は、行リセット線ＲＳｍ―１、ＲＳｍおよび行選択線ＲＤｍ−１が選択されるまで繰り返して行った後に、１Ｆ期間を終了する。
【００３３】
次の２Ｆ期間では、駆動回路部は、先ず、行選択線ＲＤ１に駆動信号ＲＤ１を与えることで行選択線ＲＤ１を選択し、その行選択線ＲＤ１に接続されている読出用ＴＦＴ９をオン状態とする。このとき、キャパシタ６には、１Ｆ期間の撮像結果が電圧として保持されている。したがって、読出用ＴＦＴ９がオン状態になると、その読出用ＴＦＴ９は、キャパシタ６に保持されている電圧を、ソースフォロア回路を形成する増幅用ＴＦＴ８を通してセンサ信号線Ｓ１〜Ｓｎに読み出すことになる。この行選択線ＲＤ１の選択後、プリチャージ線ＰＣＧに接続されたＴＦＴがオン状態になることで、センサ信号線Ｓ１〜Ｓｎは基準電位にプリチャージされる。以上の処理動作の後に、駆動回路部は、行選択線ＲＤ３に駆動信号ＲＤ３を与えることで行選択線ＲＤ３を選択し、以下同様の制御処理を奇数行目について行選択線ＲＤｍ−１を選択するまで繰り返して行った後に、２Ｆ期間を終了する。
【００３４】
次の３Ｆ期間では、駆動回路部は、行リセット線ＲＳ１、ＲＳ２および行選択線ＲＤ２を選択し、これら行リセット線ＲＳ１、ＲＳ２および行選択線ＲＤ２に接続されているリセット用ＴＦＴ７および読出用ＴＦＴ９をオン状態とする。したがって、行リセット線ＲＳ１、ＲＳ２に接続されているリセット用ＴＦＴ７のドレインと接続されているキャパシタ６はリセットされ、さらにキャパシタ６がリセットされた時点での出力（蓄積電荷）が行選択線ＲＤ２に接続されている読出用ＴＦＴ９によって線順次でセンサ信号線Ｓ１〜Ｓｎに読み出されることになる。その後、駆動回路部は、プリチャージ線ＰＣＧに駆動信号ＰＣＧを与えるタイミングで、センサ信号線Ｓ１〜Ｓｎを基準電位にプリチャージする。このように、３Ｆ期間では、１Ｆ期間の場合とは異なり、偶数行のリセット時の出力がセンサ信号線Ｓ１〜Ｓｎより得られることになる。そして、３Ｆ期間の場合も１Ｆ期間と同様に、駆動回路部は、以上の処理動作を、行リセット線ＲＳｍ―１、ＲＳｍおよび行選択線ＲＤｍが選択されるまで繰り返して行った後に、３Ｆ期間を終了する
【００３５】
次の４Ｆ期間では、駆動回路部は、先ず、行選択線ＲＤ２に駆動信号ＲＤ２を与えることで行選択線ＲＤ２を選択し、その行選択線ＲＤ２に接続されている読出用ＴＦＴ９をオン状態とする。このとき、キャパシタ６には、３Ｆ期間の撮像結果が電圧として保持されている。したがって、読出用ＴＦＴ９がオン状態になると、その読出用ＴＦＴ９は、キャパシタ６に保持されている電圧を、ソースフォロア回路を形成する増幅用ＴＦＴ８を通してセンサ信号線Ｓ１〜Ｓｎに読み出すことになる。この行選択線ＲＤ２の選択後、プリチャージ線ＰＣＧに接続されたＴＦＴがオン状態になることで、センサ信号線Ｓ１〜Ｓｎは基準電位にプリチャージされる。以上の処理動作の後に、駆動回路部は、行選択線ＲＤ４に駆動信号ＲＤ４を与えることで行選択線ＲＤ４を選択し、以下同様の制御処理を偶数行目について行選択線ＲＤｍを選択するまで繰り返して行った後に、４Ｆ期間を終了する。
【００３６】
以上のように、図４の駆動制御例では、各Ｆ期間毎に奇数行／偶数行の撮像結果を交互に読み出すことで、１水平ラインの読み出し時間が１Ｆ／(ｎ／２)となる。したがって、垂直周波数はそのままで水平周波数を下げることになり、必要な読み出し時間を十分に確保することができる。具体的には、例えば図３で説明した駆動制御例の場合に比べて、１水平ライン読み出しの２倍の時間が確保できる。
【００３７】
また、撮像素子部４に対しては、図５に示す駆動制御例のような駆動タイミングにて、その動作制御を行うことも考えられる。図例の駆動制御例では、一つのＦ期間にて、ある行の撮像結果読み出しと、その一つ前の行についてのリセットとの両方を行っている。
【００３８】
具体的には、駆動回路部は、図５に示すように、行選択線ＲＤ１に駆動信号ＲＤ１を与え、行選択線ＲＤ１に接続されている読出用ＴＦＴ９をオン状態とし、前のＦ期間での撮像結果を線順次でセンサ信号線Ｓ１〜Ｓｎに読み出す。その後、駆動回路部は、プリチャージ線ＰＣＧに駆動信号ＰＣＧを与えるタイミングでセンサ信号線Ｓ１〜Ｓｎを基準電位にプリチャージする。そして、そのプリチャージ後に、行選択線ＲＤ２および行リセット線ＲＳ１を選択し、これら行選択線ＲＤ２および行リセット線ＲＳ１に接続されているリセット用ＴＦＴ７および読出用ＴＦＴ９をオン状態とする。リセット線ＲＳ１に接続されているリセット用ＴＦＴ７がオン状態になると、キャパシタ６では、蓄積していた電荷が放電され、両電極間の電位が共にＧＮＤに設定されることになる。一方、この動作と同じタイミングで、行選択線ＲＤ２に接続されている読出用ＴＦＴ９がオン状態となっているため、センサ信号線Ｓ１〜Ｓｎには、行選択線ＲＤ２が接続されている行の撮像結果が読み出されることになる。その後、駆動回路部は、センサ信号線Ｓ１〜Ｓｎを基準電位にプリチャージし、そのプリチャージ後に行選択線ＲＤ３および行リセット線ＲＳ２を選択する。以上のような処理動作を、駆動回路部は、行選択線ＲＤｍ、行リセット線ＲＳｍ―１が選択されるまで繰り返して行う。そして、最後に、行リセット線ＲＳｍのみを選択し、その行リセット線ＲＳｍと接続している行に配置するキャパシタ６をリセットし、センサ信号線Ｓ１〜Ｓｎのプリチャージ後に、１Ｆ期間を終了する。
【００３９】
以上のように、図５の駆動制御例では、任意の行ｋにおいて（但しｋ＝２〜ｍ−１）、行選択線ＲＤｋと行リセット線ＲＳｋ−１とを同じタイミングで駆動していることから、同じ配線とすることも可能である。つまり、ある行の読み出しとその一つ前の行のリセットとを同じＦ期間にて行うので、それぞれについての信号を同じ配線による共通の信号とすることが可能である。したがって、共通の信号により同じ配線を用いるようにすれば、画像表示領域部１に存在する配線数の削減が可能となるため、当該画像表示領域部１における開口率を向上させ得るようになる。
【００４０】
ところで、図５の駆動制御例では、駆動信号の共通化が実現可能となる一方で、リセット動作時の出力を得ることができない。リセット動作時の出力は、図３の駆動制御例を用いて説明したように、ソースフォロア回路に因る出力電圧のオフセットをキャンセルし、ＴＦＴ特性のばらつきによる出力誤差の大幅な低減化を図る上で非常に有用である。つまり、ソースフォロア回路に因る出力電圧のオフセットをキャンセルするためには、暗室、すなわち光量がない空間における撮像結果との差分を用いて、そのオフセット分を除去する必要がある。このことから、撮像素子部４に対しては、図６に示す駆動制御例のような駆動タイミングでその動作制御を行い、これによりリセット動作時の出力を得るようにすることが考えられる。
【００４１】
具体的には、駆動回路部は、図６に示すように、行選択線ＲＤ１に駆動信号ＲＤ１を与え、行選択線ＲＤ１に接続されている読出用ＴＦＴ９をオン状態とし、前のＦ期間での撮像結果を線順次でセンサ信号線Ｓ１〜Ｓｎに読み出す。その後、駆動回路部は、行選択線ＲＤ１が選択されている期間中に、行リセット線ＲＳ１を選択する。この行リセット線ＲＳ１の選択により、センサ信号線Ｓ１〜Ｓｎには、リセット動作時の出力が線順次で読み出されることになる。つまり、このような駆動制御により、１水平ラインの読み出し期間中に、前Ｆ期間の撮像結果とリセット動作時の出力とが得られるのである。このとき、例えばＣＣＤの駆動で一般的に用いられるＣＤＳ（相関二重サンプリング）回路を利用して、撮像結果とリセット動作時出力との差分をとれば、ソースフォロア回路に因る出力オフセットは除去できる。その後、駆動回路部は、プリチャージ線ＰＣＧに駆動信号ＰＣＧを与えるタイミングでセンサ信号線Ｓ１〜Ｓｎを基準電位にプリチャージする。そして、そのプリチャージ後に、行選択線ＲＤ２を選択し、その行選択線ＲＤ２に接続されている読出用ＴＦＴ９をオン状態とし、以下同様の制御処理を行選択線ＲＤｍの選択まで繰り返して行う。
【００４２】
以上のように、図６の駆動制御例では、一つのＦ期間の同一のクロック周期中にて、撮像結果読み出しとリセットとの両方を行い、撮像結果とリセット動作時出力との差分をとり得るようになっているので、画像表示領域部１における開口率向上のために当該画像表示領域部１に存在する配線数の削減を図る場合であっても、ソースフォロア回路に因る出力電圧のオフセットをキャンセルし、ＴＦＴ特性のばらつきによる出力誤差の大幅な低減化を図ることが可能となる。
【００４３】
以上に説明した第１の実施の形態における撮像素子部４によれば、図３〜６のいずれの駆動制御例の場合であっても、増幅用ＴＦＴ８がソースフォロア回路を形成しているので、キャパシタ６に蓄積された電荷(撮像結果)を読み出す際に、そのソースフォロア回路を利用してアナログ出力を行い得るようになる。したがって、例えば表示機能との一体化を容易にすべく、撮像素子部４を構成する各要素５〜９がｐ−Ｓｉ基板上に形成される場合であっても、一般的な撮像素子であるＣＣＤやＣＭＯＳイメージセンサ同様のアナログ出力を実現でき、これにより撮像処理の高速化および撮像結果の多階調化が可能となる。
【００４４】
しかも、第１の実施の形態における撮像素子部４によれば、光電変換素子としてセンサ用ＴＦＴ５を用いているため、通常のＴＦＴ製造方法によって、すなわち一般的な液晶表示素子の製造工程における一部工程にて、その作成を行うことが可能である。さらには、リセット手段として機能するリセット用ＴＦＴ７についても、全く同様のことが言える。したがって、第１の実施の形態の撮像素子部４は、各構成要素を通常のＴＦＴと同一の工程で作成でき、例えば当該各構成要素を液晶表示装置の画素部２内に配置することが容易なもの、すなわち表示機能との一体化の実現に非常に好適なものとなる。
【００４５】
また、本実施形態における撮像素子部４によれば、マトリクス状に配された各画素部２のそれぞれに対応して、各構成要素５〜９が集約化されて配されているので、例えばタッチパネル機能やスキャナ機能を実現できるだけでなく、従来のタッチパネルでは困難であった多点認識も可能となり、従来にない新しいユーザインターフェースのキーデバイスとなる可能性を秘めている。また、アナログ出力の特性を活用して、表示素子部３におけるバックライトに対する調光センサとして利用することも考えられる。
【００４６】
〔第２の実施の形態〕
次に、本発明の第２の実施の形態を説明する。ただし、ここでは、上述した第１の実施の形態との相違点についてのみ説明する。
【００４７】
第１の実施の形態では、リセット手段としてリセット用ＴＦＴ７を設けているため、マトリクス状に配された各画素部２のそれぞれに撮像素子部４を配する場合には、リセット用ＴＦＴ７を設けている分だけ、表示素子部３の開口率を低下させてしまうといったことが起こり得る。その一方で、光電変換素子としてセンサ用ＴＦＴ５を用いる場合には、そのセンサ用ＴＦＴ５のゲート電圧を閾値以下に設定して用いるが、ゲート電圧の設定を適宜変更すれば、通常のトランジスタとしての動作も可能となることが知られている。そこで、本実施形態で例に挙げて説明する撮像素子部４では、センサ用ＴＦＴ５のゲート電圧を変化させることで、そのセンサ用ＴＦＴ５による光電変換機能とリセット機能とを使い分け、これによりリセット用ＴＦＴ７を要することなく、キャパシタ６へのリセット機能集約化を実現しているのである。
【００４８】
図７は本発明の第２の実施の形態における撮像装置の要部構成例を示す回路図である。図例の撮像素子部４は、第１の実施の形態の場合と同様に、センサ用ＴＦＴ５と、キャパシタ６と、増幅用ＴＦＴ８と、読出用ＴＦＴ９とが、ｐ−Ｓｉ基板上に形成されてなるものであるが、第１の実施の形態の場合とは異なりリセット用ＴＦＴ７については形成されていない。
【００４９】
センサ用ＴＦＴ５には、そのゲート電極にバイアス線Biasが接続されており、そのドレイン電極に電源ラインＶＤＤが接続されている。そして、センサ用ＴＦＴ５は、バイアス線Biasを通じて印加される電圧値が所定の閾値未満の場合に、光電変換素子として機能するようになっている。つまり、センサとしての感度およびＳ／Ｎが最適となるように所定閾値を設定した上で、閾値未満の電圧をバイアス配線Biasに加えれば、センサ用ＴＦＴ５が光電変換素子として機能する。一方、印加電圧値が閾値以上であれば、センサ用ＴＦＴ５は、スイッチ用ＴＦＴとして機能し、キャパシタ６の電荷を放電し初期状態にリセットする。つまり、閾値以上の電圧をバイアス線Biasに加え、かつ、電源ラインＶＤＤの電圧をグラウンド（ＧＮＤ）電位とすれば、センサ用ＴＦＴ５がリセット用ＴＦＴとして機能する。このように、上述した実施形態における構成のようにリセット用ＴＦＴ７を備えていなくとも、バイアス線Biasおよび電源ラインＶＤＤによる印加電圧を時間経過によって変化させれば、センサ用ＴＦＴ５が光電変換素子またはリセット用ＴＦＴとして機能するのである。
【００５０】
つまり、第２の実施の形態における撮像素子部４では、センサ用ＴＦＴ５が有するリセット機能および当該センサ用ＴＦＴ５に印加するゲート電圧の切り換え機能が、キャパシタ６内の蓄積電荷を放電するリセット手段としての機能を実現するようになっている。つまり、ゲート電圧が閾値未満であると光電変換素子として機能するセンサ用ＴＦＴ５に対し、そのゲート電圧を閾値以上に切り換えることで、キャパシタ６内の電荷を放電させるように構成されているのである。
【００５１】
次に、以上のように構成された撮像素子部４を駆動する際の処理動作について説明する。図８〜１０は、撮像素子部４に対する駆動制御例を示すタイミングチャートである。
【００５２】
例えば、図８に示す駆動制御例では、あるＦ期間をリセット期間とし、その次のＦ期間を読み出し期間とし、これらを繰り返して行う。そして、リセット期間では、キャパシタ６内の電荷放電を行うとともに、当該電荷放電があった直後のキャパシタ６での蓄積電荷（電圧）の読み出しを行う。また、読み出し期間では、電荷放電がない状態のキャパシタ６内の蓄積電荷の読み出しを行う。このようにすれば、それぞれの読み出し結果の差分から、センサ用ＴＦＴ５による変換電荷量を特定し得るからである。
【００５３】
さらに具体的には、駆動回路部は、図８に示すように、１Ｆ期間において、マトリクス状配置の１行目のバイアス線Bias1に駆動信号Bias1を与えることで、バイアス線Bias1に接続されているセンサ用ＴＦＴ５をオン状態とする。そして、センサ用ＴＦＴ５がオン状態で、電源ラインＶＤＤ１に駆動信号ＶＤＤ１を与える。これにより、キャパシタ６に存在した電荷は、バイアス線Bias1に接続されているセンサ用ＴＦＴ５を通して放電され、そのキャパシタ６の両電極間の電位が共にＧＮＤに設定されることになる。その後、駆動回路部は、バイアス線Bias1への印加電圧をLowレベルとし、そのバイアス線Bias1に接続されているセンサ用ＴＦＴ５をオフ状態とする。なお、バイアス線Bias1への印加電圧は、センサ用ＴＦＴ５の閾値未満の電圧値とする。そして、駆動回路部は、センサ用ＴＦＴ５がオフ状態で、電源ラインＶＤＤ１への印加電圧をHighレベルとする。これにより、バイアス線Bias1に接続されているセンサ用ＴＦＴ５は、光電変換素子として機能することになり、そのセンサ用ＴＦＴ５への光照射に応じてキャパシタ６内に電荷を充電していく。その後、駆動回路部は、バイアス線Bias2、電源ラインＶＤＤ２を選択し、以下１行目の場合を同様の制御処理を行う。そして、このような一連の処理を、マトリクス状配置の最終行であるｍ行目のバイアス線Biasｍ、電源ラインＶＤＤｍを選択するまで繰り返して行い、ｍ行目終了後に１Ｆ期間を終了する。この1F期間中、センサ信号線Ｓ１〜Ｓｎは、プリチャージ線ＰＣＧに与えられた駆動信号ＰＣＧにより、常に基準電位にプリチャージされている。
【００５４】
一方、読み出し期間である２Ｆ期間では、駆動回路部は、先ず、行選択線ＲＤ１に駆動信号ＲＤ１を与えることで行選択線ＲＤ１を選択し、その行選択線ＲＤ１に接続されている読出用ＴＦＴ９をオン状態とする。このとき、キャパシタ６には、１Ｆ期間の撮像結果が電圧として保持されている。したがって、読出用ＴＦＴ９がオン状態になると、その読出用ＴＦＴ９は、キャパシタ６に保持されている電圧を、ソースフォロア回路を形成する増幅用ＴＦＴ８を通してセンサ信号線Ｓ１に読み出すことになる。この行選択線ＲＤ１の選択後、プリチャージ線ＰＣＧに接続されたＴＦＴがオン状態になることで、センサ信号線Ｓ１は基準電位にプリチャージされる。以上の処理動作の後に、駆動回路部は、行選択線ＲＤ２に駆動信号ＲＤ２を与えることで行選択線ＲＤ２を選択し、以下１行目の場合を同様の制御処理を行い、これを１Ｆ期間の場合と同様に、最終行であるｍ行目の行選択線ＲＤｍを選択するまで繰り返して行い、ｍ行目終了後に２Ｆ期間を終了する。
【００５５】
以上のように、図８の駆動制御例では、奇数Ｆ期間においてセンサ信号線は全て基準電位を保ち、偶数Ｆ期間では１Ｆ期間の撮像結果が線順次でセンサ信号線に読み出されていく。
【００５６】
また、例えば、図９に示す駆動制御例では、ソースフォロア回路により出力信号を読み出す場合においても、垂直周波数はそのままで水平周波数を下げることで必要な読み出し時間を確保すべく、あるＦ期間にて偶数行の撮像結果読み出しを行い、その次のＦ期間にて奇数行の前記蓄積容量の撮像結果読み出しを行う。
【００５７】
さらに具体的には、駆動回路部は、図９に示すように、１Ｆ期間において、駆動信号Bias1、Bias2、ＶＤＤ１、ＶＤＤ２をそれぞれバイアス線Bias1、Bias2および電源ラインＶＤＤ１、ＶＤＤ２に与えることで、これらバイアス線Bias1、Bias2および電源ラインＶＤＤ１、ＶＤＤ２に接続されているセンサ用ＴＦＴ５をオン状態とする。これにより、センサ用ＴＦＴ５がオン状態で、電源ラインＶＤＤ１、ＶＤＤ２がLowレベルとなるため、キャパシタ６に存在した電荷は、センサ用ＴＦＴ５を通して放電され、そのキャパシタ６の両電極間の電位が共にＧＮＤに設定されることになる。また、読出用ＴＦＴ９がオン状態になることで、キャパシタ６がリセットされた時点での出力（蓄積電荷）が線順次でセンサ信号線Ｓ１〜Ｓｎに読み出されることになる。ただし、このとき、行選択線ＲＤ２は選択されていない。したがって、読み出されるのは、行選択線ＲＤ１に接続されている行についてである。その後、駆動回路部は、プリチャージ線ＰＣＧに駆動信号ＰＣＧを与えるタイミングで、センサ信号線Ｓ１〜Ｓｎを基準電位にプリチャージする。そして、そのプリチャージ後に、電源ラインＶＤＤ３、ＶＤＤ４および行選択線ＲＤ３を選択する。以上のような処理動作を、駆動回路部は、電源ラインＶＤＤｍ―１、ＶＤＤｍおよび行選択線ＲＤｍ−１が選択されるまで繰り返して行った後に、１Ｆ期間を終了する。
【００５８】
次の２Ｆ期間では、駆動回路部は、先ず、行選択線ＲＤ１に駆動信号ＲＤ１を与えることで行選択線ＲＤ１を選択し、その行選択線ＲＤ１に接続されている読出用ＴＦＴ９をオン状態とする。このとき、キャパシタ６には、１Ｆ期間の撮像結果が電圧として保持されている。したがって、読出用ＴＦＴ９がオン状態になると、その読出用ＴＦＴ９は、キャパシタ６に保持されている電圧を、ソースフォロア回路を形成する増幅用ＴＦＴ８を通してセンサ信号線Ｓ１〜Ｓｎに読み出すことになる。この行選択線ＲＤ１の選択後、プリチャージ線ＰＣＧに接続されたＴＦＴがオン状態になることで、センサ信号線Ｓ１〜Ｓｎは基準電位にプリチャージされる。以上の処理動作の後に、駆動回路部は、行選択線ＲＤ３に駆動信号ＲＤ３を与えることで行選択線ＲＤ３を選択し、以下同様の制御処理を奇数行目について行選択線ＲＤｍ−１を選択するまで繰り返して行った後に、２Ｆ期間を終了する。
【００５９】
次の３Ｆ期間では、駆動回路部は、駆動信号Bias1、Bias2、ＶＤＤ１、ＶＤＤ２をそれぞれバイアス線Bias1、Bias2および電源ラインＶＤＤ１、ＶＤＤ２に与えることで、これらバイアス線Bias1、Bias2および電源ラインＶＤＤ１、ＶＤＤ２に接続されているセンサ用ＴＦＴ５をオン状態とする。したがって、キャパシタ６はリセットされ、さらにキャパシタ６がリセットされた時点での出力（蓄積電荷）が行選択線ＲＤ２に接続されている読出用ＴＦＴ９によって線順次でセンサ信号線Ｓ１〜Ｓｎに読み出されることになる。その後、駆動回路部は、プリチャージ線ＰＣＧに駆動信号ＰＣＧを与えるタイミングで、センサ信号線Ｓ１〜Ｓｎを基準電位にプリチャージする。このように、３Ｆ期間では、１Ｆ期間の場合とは異なり、偶数行のリセット時の出力がセンサ信号線Ｓ１〜Ｓｎより得られることになる。そして、３Ｆ期間の場合も１Ｆ期間と同様に、駆動回路部は、以上の処理動作を、電源ラインＶＤＤｍ―１、ＶＤＤｍおよび行選択線ＲＤｍが選択されるまで繰り返して行った後に、３Ｆ期間を終了する
【００６０】
次の４Ｆ期間では、駆動回路部は、先ず、行選択線ＲＤ２に駆動信号ＲＤ２を与えることで行選択線ＲＤ２を選択し、その行選択線ＲＤ２に接続されている読出用ＴＦＴ９をオン状態とする。このとき、キャパシタ６には、３Ｆ期間の撮像結果が電圧として保持されている。したがって、読出用ＴＦＴ９がオン状態になると、その読出用ＴＦＴ９は、キャパシタ６に保持されている電圧を、ソースフォロア回路を形成する増幅用ＴＦＴ８を通してセンサ信号線Ｓ１〜Ｓｎに読み出すことになる。この行選択線ＲＤ２の選択後、プリチャージ線ＰＣＧに接続されたＴＦＴがオン状態になることで、センサ信号線Ｓ１〜Ｓｎは基準電位にプリチャージされる。以上の処理動作の後に、駆動回路部は、行選択線ＲＤ４に駆動信号ＲＤ４を与えることで行選択線ＲＤ４を選択し、以下同様の制御処理を偶数行目について行選択線ＲＤｍを選択するまで繰り返して行った後に、４Ｆ期間を終了する。
【００６１】
以上のように、図９の駆動制御例では、各Ｆ期間毎に奇数行／偶数行の撮像結果を交互に読み出すことで、１水平ラインの読み出し時間が１Ｆ／(ｎ／２)となる。したがって、垂直周波数はそのままで水平周波数を下げることになり、必要な読み出し時間を十分に確保することができる。具体的には、例えば図３で説明した駆動制御例の場合に比べて、１水平ライン読み出しの２倍の時間が確保できる。
【００６２】
また、例えば、図１０に示す駆動制御例では、一つのＦ期間にて、ある行の撮像結果読み出しと、その一つ前の行についてのリセットとの両方を行っている。
【００６３】
具体的には、駆動回路部は、図１０に示すように、行選択線ＲＤ１に駆動信号ＲＤ１を与え、行選択線ＲＤ１に接続されている読出用ＴＦＴ９をオン状態とし、前のＦ期間での撮像結果を線順次でセンサ信号線Ｓ１〜Ｓｎに読み出す。その後、駆動回路部は、プリチャージ線ＰＣＧに駆動信号ＰＣＧを与えるタイミングでセンサ信号線Ｓ１〜Ｓｎを基準電位にプリチャージする。そして、そのプリチャージ後に、駆動回路部は、駆動信号ＲＤ２、Bias1、ＶＤＤ１を与える。これにより、電源ラインＶＤＤ１に接続されているセンサ用ＴＦＴ５がオン状態で、電源ラインＶＤＤ１、ＶＤＤ２がLowレベルとなるため、キャパシタ６に存在した電荷は、センサ用ＴＦＴ５を通して放電され、そのキャパシタ６の両電極間の電位が共にＧＮＤに設定されることになる。一方、この動作と同じタイミングで、行選択線ＲＤ２に接続されている読出用ＴＦＴ９がオン状態となっているため、センサ信号線Ｓ１〜Ｓｎには、行選択線ＲＤ２が接続されている行の撮像結果が読み出されることになる。その後、駆動回路部は、センサ信号線Ｓ１〜Ｓｎを基準電位にプリチャージし、そのプリチャージ後に、駆動信号ＲＤ３、Bias2、ＶＤＤ２を与える。以上のような処理動作を、駆動回路部は、行選択線ＲＤｍ、電源ラインＶＤＤｍ―１が選択されるまで繰り返して行う。そして、最後に、電源ラインＶＤＤｍのみを選択し、その電源ラインＶＤＤｍと接続している行に配置するキャパシタ６をリセットし、センサ信号線Ｓ１〜Ｓｎのプリチャージ後に、１Ｆ期間を終了する。
【００６４】
以上のように、図１０の駆動制御例では、任意の行ｋにおいて（但しｋ＝２〜ｍ−１）、行選択線ＲＤｋと電源ラインＶＤＤｋ−１とを同じタイミングで駆動していることから、同じ配線とすることも可能である。つまり、ある行の読み出しとその一つ前の行のリセットとを同じＦ期間にて行うので、それぞれについての信号を同じ配線による共通の信号とすることが可能である。したがって、共通の信号により同じ配線を用いるようにすれば、画像表示領域部１に存在する配線数の削減が可能となるため、当該画像表示領域部１における開口率を向上させ得るようになる。
【００６５】
なお、ここでは説明を省略するが、第２の実施の形態においても、例えば第１の実施の形態における図６に示した駆動制御例のように、一つのＦ期間の同一のクロック周期中にて、撮像結果読み出しとリセットとの両方を行い、撮像結果とリセット動作時出力との差分をとり得るようにしても構わない。
【００６６】
以上に説明した第２の実施の形態における撮像素子部４によれば、図８〜１０のいずれの駆動制御例の場合であっても、第１の実施の形態の場合と同様に、増幅用ＴＦＴ８がソースフォロア回路を形成しているので、キャパシタ６に蓄積された電荷(撮像結果)を読み出す際に、そのソースフォロア回路を利用してアナログ出力を行い得るようになる。したがって、例えば表示機能との一体化を容易にすべく、撮像素子部４を構成する各要素５〜９がｐ−Ｓｉ基板上に形成される場合であっても、一般的な撮像素子であるＣＣＤやＣＭＯＳイメージセンサ同様のアナログ出力を実現でき、これにより撮像処理の高速化および撮像結果の多階調化が可能となる。
【００６７】
しかも、第２の実施の形態における撮像素子部４によれば、センサ用ＴＦＴ５のゲート電圧を変化させることで、そのセンサ用ＴＦＴ５による光電変換機能とリセット機能とを使い分け、これによりリセット用ＴＦＴ７を要することなく、キャパシタ６へのリセット機能集約化を実現しているので、撮像素子部４の回路規模削減が可能となり、表示機能との一体化を実現する場合であっても、表示素子部３の開口率を低下させてしまうといったことがなくなる。
【００６８】
なお、上述した第１および第２の実施の形態では、本発明の好適な実施具体例について説明したが、本発明はその内容に限定されるものではなく、その要旨を逸脱しない範囲で適宜変更することが可能である。
【図面の簡単な説明】
【００６９】
【図１】本発明に係る表示装置の概略構成例を示す回路図である。
【図２】本発明に係る撮像装置の第１の実施の形態における要部構成例を示す回路図である。
【図３】本発明の第１の実施の形態における駆動制御例を示すタイミングチャート（その１）である。
【図４】本発明の第１の実施の形態における駆動制御例を示すタイミングチャート（その２）である。
【図５】本発明の第１の実施の形態における駆動制御例を示すタイミングチャート（その３）である。
【図６】本発明の第１の実施の形態における駆動制御例を示すタイミングチャート（その４）である。
【図７】本発明に係る撮像装置の第２の実施の形態における要部構成例を示す回路図である。
【図８】本発明の第２の実施の形態における駆動制御例を示すタイミングチャート（その１）である。
【図９】本発明の第２の実施の形態における駆動制御例を示すタイミングチャート（その２）である。
【図１０】本発明の第２の実施の形態における駆動制御例を示すタイミングチャート（その３）である。
【符号の説明】
【００７０】
１…画像表示領域部、２…画素部、３…表示素子部、４…撮像素子部、５…センサ用ＴＦＴ、６…キャパシタ、７…リセット用ＴＦＴ、８…増幅用ＴＦＴ、９…読出用ＴＦＴ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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