(57)【要約】【課題】第１導電型半導体領域と第２導電型半導体領域との繰り返し配列のピッチの微細化を図れる半導体装置の製造方法を提供する。【解決手段】第１導電型の半導体層の途中の深さまでトレンチを形成する工程と、半導体層におけるトレンチを囲む部分をマスクとして、トレンチの底部に不純物を導入し、トレンチの底部より下方の半導体層中に第２導電型半導体領域を形成する工程と、半導体層におけるトレンチを囲む部分を研磨して半導体層の表面を平坦化し、第２導電型半導体領域とこれに隣接する第１導電型半導体領域とが、半導体層の主面に対して略平行な方向に交互に繰り返して配列された構造を露出させる工程とを備えた。【選択図】図１
2008205086.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体層の途中の深さまでトレンチを形成する工程と、
前記半導体層における前記トレンチを囲む部分をマスクとして、前記トレンチの底部に不純物を導入し、前記トレンチの底部より下方の前記半導体層中に第２導電型半導体領域を形成する工程と、
前記半導体層における前記トレンチを囲む部分を研磨して前記半導体層の表面を平坦化し、前記第２導電型半導体領域とこれに隣接する第１導電型半導体領域とが、前記半導体層の主面に対して略平行な方向に交互に繰り返して配列された構造を露出させる工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項２】
前記不純物導入の後、前記トレンチ内に埋込材を埋め込み、前記埋込材と共に前記半導体層における前記トレンチを囲む部分を研磨することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記不純物導入の後、前記トレンチの内壁面に前記半導体層と異なる材料からなるストッパ膜を形成した上で前記トレンチ内に前記埋込材を埋め込むことを特徴とする請求項２記載の半導体装置の製造方法。
【請求項４】
前記不純物導入時、前記半導体層における前記トレンチを囲む部分にイオン注入法を用いて注入されるイオンが前記トレンチの底部より下方に到達するようにすることを特徴とする請求項１〜３のいずれか１つに記載の半導体装置の製造方法。
【請求項５】
前記不純物導入を、イオン注入法によるイオンの加速エネルギーが異なる複数段階に分けて行うことを特徴とする請求項１〜４のいずれか１つに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来、半導体基板の主面に対して略平行な方向にＰ型の半導体領域と、Ｎ型の半導体領域とが交互に繰り返して配列された構造が知られている。
【０００３】
それらＰＮ半導体領域のうち例えばＮ型半導体領域は、オン時には主電流経路として機能するため、そのＮ型半導体領域における不純物濃度を高めればオン抵抗を小さくできる。また、耐圧確保のためＰ型半導体領域の不純物濃度もＮ型半導体領域と同程度にする必要がある。しかし、ＰＮ各半導体領域の不純物濃度を高くすると、オフ時には完全空乏化しにくくなり、耐圧の低下が懸念される。したがって、低オン抵抗且つ高耐圧の両立を図るには、不純物濃度を高めても完全空乏化しやすいようにＰＮ各半導体領域の幅を小さくする必要がある。
【０００４】
そのようなＰＮ半導体領域の繰り返し配列構造を形成するにあたり、一方の導電型の半導体層中に選択的に逆導電型の不純物イオンを注入する方法がある。また、数十μｍ程度の深さにイオン注入を行うには、イオンの加速エネルギーが２５〜３０（ＭｅＶ）程度の高加速イオン注入法が用いられ、この場合のマスクとしてメタルマスクの使用が提案されている（特許文献１）。一般に、シリコン中に、ボロンを深さ４０〜４５（μｍ）程度まで注入する場合、使用するメタルマスクの厚さとしては２０（μｍ）以上が必要である。
【０００５】
そのメタルマスクを用いた場合に、ＰＮ半導体領域の繰り返し配列のピッチは、メタルマスクの線幅もしくは開口幅に依存し、例えば６〜１２（μｍ）のピッチのＰＮ半導体領域の繰り返し構造を得るには、メタルマスクの線幅もしくは開口幅を３〜６（μｍ）にする必要があり、現状、２０（μｍ）以上の厚さのメタルマスクをそのように微細加工するのは困難であり、よって、耐圧を確保しつつ不純物濃度を高めることによるさらなる低オン抵抗化が困難であった。
【特許文献１】特開２００１−１３５５９１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、第１導電型半導体領域と第２導電型半導体領域との繰り返し配列のピッチの微細化を図れる半導体装置の製造方法を提供する。
【課題を解決するための手段】
【０００７】
本発明の一態様によれば、第１導電型の半導体層の途中の深さまでトレンチを形成する工程と、
前記半導体層における前記トレンチを囲む部分をマスクとして、前記トレンチの底部に不純物を導入し、前記トレンチの底部より下方の前記半導体層中に第２導電型半導体領域を形成する工程と、
前記半導体層における前記トレンチを囲む部分を研磨して前記半導体層の表面を平坦化し、前記第２導電型半導体領域とこれに隣接する第１導電型半導体領域とが、前記半導体層の主面に対して略平行な方向に交互に繰り返して配列された構造を露出させる工程と、
を備えたことを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【０００８】
本発明によれば、第１導電型半導体領域と第２導電型半導体領域との繰り返し配列のピッチの微細化を図れる半導体装置の製造方法が提供される。
【発明を実施するための最良の形態】
【０００９】
以下、図面を参照し、本発明の実施形態について説明する。なお、以下の実施形態では第１導電型をＮ型、第２導電型をＰ型として説明する。
【００１０】
本発明の実施形態に係る半導体装置の製造方法は、第１導電型半導体領域と第２導電型半導体領域とが交互に繰り返して配列されたいわゆるスーパージャンクション構造を有する半導体装置の製造方法に適用される。そのスーパージャンクション構造を有する半導体装置の一例を図６に表す。
【００１１】
例えばＮ＋型シリコンからなる半導体層（または半導体基板）２の主面上に、Ｎ型シリコンからなる第１導電型半導体領域１２と、Ｐ型シリコンからなる第２導電型半導体領域１１とが、半導体層２の主面に対して略平行な方向に繰り返して（周期的に）配列されている。
【００１２】
第１導電型半導体領域１２と第２導電型半導体領域１１とは、ＰＮ接合を形成して隣接している。第１導電型半導体領域１２、第２導電型半導体領域１１の平面パターンとしては、ストライプ状、同心円状などのパターンを一例として挙げることができる。第１導電型半導体領域１２は、半導体層２の主面に接している。図示では、第２導電型半導体領域１１は、半導体層２に接していないが、接していてもよい。
【００１３】
第２導電型半導体領域１１の上には、Ｐ型シリコンからなるベース領域１４が設けられている。ベース領域１４の表面には、Ｎ＋型シリコンからなるソース領域１５が選択的に設けられている。
【００１４】
第１導電型半導体領域１２から、ベース領域１４を経てソース領域１５に至る部分の上には、例えば酸化シリコンからなる絶縁膜１７が設けられている。その絶縁膜１７中に、制御電極１６が設けられている。
【００１５】
ソース領域１５の一部、およびベース領域１４におけるソース領域１５間の部分の上には、ベース領域１４及びソース領域１５の表面に接するソース電極１８が設けられている。半導体層２の主面の反対側の面には、ドレイン電極１９が設けられている。
【００１６】
この半導体装置において、スイッチングオン時、制御電極１６に所望の制御電圧（ゲート電圧）が印加されると、絶縁膜１７を介して制御電極１６が対向する部分にＮチャネルが形成され、ソース領域１５、Ｎチャネル、第１導電型半導体領域１２および半導体層２を介して、ソース電極１８とドレイン電極１９との間に電流が流れる。
【００１７】
スイッチングオフ時には、ベース領域１４と第１導電型半導体領域１２とのＰＮ接合部、および第２導電型半導体領域１１と第１導電型半導体領域１２とのＰＮ接合部から空乏層が伸び、ソース電極１８とドレイン電極１９との間の主電流経路を遮断し、高い耐圧を実現できる。
【００１８】
図１は、前述した半導体装置における特にスーパージャンクション構造部の製造方法の第１の実施形態を表す模式図である。
【００１９】
まず、図１（ａ）に表すように、Ｎ＋型シリコンからなる半導体層２の主面上に、Ｎ型シリコンからなる半導体層３を例えばエピタキシャル成長法により形成する。次に、図１（ｂ）に表すように、半導体層３に複数のトレンチＴを選択的に形成する。このトレンチＴは、半導体層３の表面に形成された例えば酸化膜をマスクとして、半導体層３を選択的にＲＩＥ（Reactive Ion Etching）することによって形成される。
【００２０】
例えば、トレンチＴの深さは５０（μｍ）であり、トレンチＴの幅は３〜６（μｍ）であり、トレンチＴ間の間隔（半導体層３におけるトレンチＴの周囲を囲む部分３ａの幅）は３〜６（μｍ）であり、すなわちトレンチＴは６〜１２（μｍ）ピッチで配列されている。
【００２１】
トレンチＴは、半導体層２には至らず、半導体層３の途中の深さまで形成され、そのトレンチＴの底部Ｔｅより下方の半導体層３中には、図１（ｂ）に表すように、イオン注入工程により第２導電型半導体領域１１が形成される。
【００２２】
そのイオン注入工程では、半導体層３におけるトレンチＴの周囲を囲む部分３ａをマスクとして、トレンチＴの底部Ｔｅに、Ｐ型不純物として例えばボロンイオンが注入される。このイオン注入により、トレンチＴの底部Ｔｅより下方の半導体層３中に第２導電型半導体領域１１が形成される。すなわち、トレンチＴの底部Ｔｅより下方の半導体層３中に、半導体層３の主面に対して略平行な方向に隣接して交互に配列された第１導電型半導体領域１２と第２導電型半導体領域１１とが形成される。
【００２３】
第２導電型半導体領域１１は、トレンチＴの底部Ｔｅから、例えば４０〜４５（μｍ）ほどの深さに形成され、第２導電型半導体領域１１は半導体層２に接していない。あるいは、第２半導体領域１１を半導体層２に接する深さにまで形成してもよい。
【００２４】
上記イオン注入は、イオンの加速エネルギー及び注入深さが異なる複数段階に分けて行われる。例えば、図２に表す具体例では、深い位置から順に１０回に分けてイオン注入を行い、これらイオン注入後の熱処理工程にて、各回ごとのイオン注入で注入されたイオンの拡散で形成された第２導電型半導体領域１１ａが深さ方向につながって、第２導電型半導体領域１１が形成される。例えば、１回目は、トレンチＴの底部から４０（μｍ）程の深さの半導体層３中に３０（ＭｅＶ）の加速エネルギーでボロンイオンが注入され、以降、段階的に加速エネルギーを小さくして浅い位置にボロンイオンが注入されていく。
【００２５】
前述したイオン注入では、半導体層３におけるトレンチＴの周囲を囲む部分３ａがマスクとして機能し、トレンチＴの底部Ｔｅより下方の半導体層３中においては、トレンチＴの底部Ｔｅの真下の領域のみに選択的に第２導電型半導体領域１１が形成される。図１（ｂ）においてドットで表す領域がイオンが注入された領域を表し、すなわち、半導体層３においてトレンチＴの周囲を囲む部分３ａに注入されたイオンは、トレンチＴの底部Ｔｅより下方の領域には到達しない。
【００２６】
上記部分３ａに注入されたイオンがトレンチＴの底部Ｔｅより下方に到達しないようにするためには、イオンの加速エネルギー（多段注入においては最高加速エネルギー）が５（ＭｅＶ）程度の場合には、部分３ａの高さ（トレンチＴの深さ）としては６（μｍ）以上必要であり、加速エネルギーが１０（ＭｅＶ）程度の場合には、部分３ａは１１（μｍ）以上の高さが必要であり、加速エネルギーが２０（ＭｅＶ）以上の場合には、部分３ａは２４（μｍ）以上の高さが必要であり、加速エネルギーが３０（ＭｅＶ）程度の場合には、部分３ａは４１（μｍ）以上の高さが必要である。
【００２７】
イオン注入の後、半導体層３におけるトレンチＴの周囲を囲む部分３ａを、例えばＣＭＰ（Chemical Mechanical Polishing）法によりトレンチＴの底部Ｔｅまで研磨（ラッピング（粗研磨）及びポリッシング）して、半導体層３の表面を平坦化する。これにより、図１（ｃ）に表すように、第１導電型半導体領域１２と第２導電型半導体領域１１とが、半導体層３の主面に対して略平行な方向に交互に繰り返して隣接して配列されたＰＮ半導体領域の繰り返し構造が半導体層３の表面に露出する。
【００２８】
そのＰＮ半導体領域の繰り返し構造部の表面上には、以降、公知の方法により、制御電極１６、ベース領域１４、ソース領域１５などのＭＩＳ(Metal Insulator Semiconductor）構造が形成されていく。なお、ＭＩＳ構造は、プレーナゲート型の構造に限らず、トレンチゲート型の構造であってもよい。
【００２９】
本実施形態において、第１導電型半導体領域１２は、オン時には主電流経路として機能するため、第１導電型半導体領域１２における不純物濃度を高めればオン抵抗を小さくできる。なお、耐圧確保のため、第１導電型半導体領域１２に対してＰＮ接合する第２導電型半導体領域１１の不純物濃度も第１導電型半導体領域１２と同程度にする必要がある。しかし、それら各半導体領域１１、１２の不純物濃度を高くすると、オフ時には完全空乏化しにくくなり、耐圧の低下が懸念される。したがって、低オン抵抗且つ高耐圧の両立を図るには、不純物濃度を高めても完全空乏化しやすいように各半導体領域１１、１２の幅（ＰＮ半導体領域の繰り返し配列のピッチ）を小さくする必要がある。
【００３０】
イオン注入のマスクにメタルマスクを用いた場合には、ＰＮ半導体領域の繰り返し配列のピッチは、メタルマスクの線幅もしくは開口幅に依存し、例えば６〜１２（μｍ）のピッチのＰＮ半導体領域の繰り返し構造を得るには、メタルマスクの線幅もしくは開口幅を３〜６（μｍ）にする必要があり、現状、メタルマスクをそのように微細加工するのは困難であり、耐圧を確保しつつ不純物濃度を高めることによるさらなる低オン抵抗化が困難であった。
【００３１】
これに対して、本実施形態では、前述したように半導体層３に形成したトレンチＴの周囲の部分３ａをイオン注入のマスクとして用いる。したがって、ＰＮ半導体領域（第１導電型半導体領域１２及び第２導電型半導体領域１１）の繰り返し配列のピッチは、トレンチＴの幅もしくはトレンチＴ間（部分３ａ）の幅に依存する。
【００３２】
現在、半導体層に、３〜６（μｍ）のトレンチＴを安定して形成することができ、したがって、６〜１２（μｍ）の微細ピッチのＰＮ半導体領域の繰り返し配列構造を安定して形成することができる。ＰＮ半導体領域（第１導電型半導体領域１２及び第２導電型半導体領域１１）を微細化することにより、不純物濃度を高めても完全空乏化しやすくなり、この結果、必要耐圧を確保しつつ低オン抵抗化を実現できる。このような特性の半導体装置は、特に、高耐圧・低オン抵抗が要求されるスイッチング素子に好適である。
【００３３】
図３は、第２の実施形態に係る半導体装置の製造方法を表す。
【００３４】
前述した第１の実施形態と同様にイオン注入までを行い、その後、本実施形態では、トレンチＴ内に、例えばシリコン、酸化シリコンなどからなる埋込材５を埋め込む。埋込材５は、半導体層３を覆って形成され、その表面が平坦化された後、埋込材５及び半導体層３におけるトレンチＴを囲む部分３ａをいっしょに、トレンチＴの底部Ｔｅ（図において１点鎖線で表す位置）まで研磨する。
【００３５】
この研磨により、第１導電型半導体領域１２と第２導電型半導体領域１１とが、半導体層３の主面に対して略平行な方向に交互に繰り返して隣接して配列されたＰＮ半導体領域の繰り返し構造が半導体層３の表面に露出する。本実施形態においても、メタルマスクを用いることなく（メタルマスクの加工限界に依存することなく）、ＰＮ半導体領域（第１導電型半導体領域１２及び第２導電型半導体領域１１）の微細化が可能であり、よって、不純物濃度を高めても完全空乏化しやすくなり、その結果、必要耐圧を確保しつつ低オン抵抗化を実現できる。
【００３６】
また、本実施形態では、トレンチＴの周囲を囲む部分３ａの研磨時に、トレンチＴ内を埋込材５で埋め込んだ状態で部分３ａを研磨することで、研磨時に、トレンチＴが破壊や変形してＰＮ半導体領域（第１導電型半導体領域１２及び第２導電型半導体領域１１）にダメージを与えることを防げる。
【００３７】
図４は、第３の実施形態に係る半導体装置の製造方法を表す。
【００３８】
本実施形態においても上記第２の実施形態と同様、トレンチＴ内に埋込材５を埋め込んだ後、トレンチＴを囲む部分３ａを研磨しているが、本実施形態では、イオン注入の後、トレンチＴの内壁面（側面及び底面）に半導体層３と異なる材料からなるストッパ膜６を形成してから、トレンチＴ内に埋込材５を埋め込んでいる。なお、ストッパ膜６は、半導体層３の表面（トレンチＴを囲む部分３ａの表面）にも形成される。半導体層３がシリコンからなる場合には、ストッパ膜６として、例えば、シリコン窒化膜、シリコン酸化膜などを用いることができる。
【００３９】
本実施形態においても、埋込材５及び半導体層３におけるトレンチＴを囲む部分３ａがいっしょに、トレンチＴの底部Ｔｅ（図において１点鎖線で表す位置）まで研磨されるが、そのとき、研磨終点に至る直前に、第２導電型半導体領域１１と異なる材料からなるストッパ膜６が存在することで、研磨パッドがストッパ膜６を研磨し終わって第２導電型半導体領域１１表面に至ると、研磨対象物の材質が替わることによる駆動系（研磨パッドや被研磨体を保持するターンテーブルを駆動する駆動系）のトルク変化から、研磨終点を容易且つ正確に検出して、所望の位置で研磨を停止させることができる。
【００４０】
なお、ストッパ膜６を設けなくても、埋込材５の材料を半導体層３と異ならせれば、上述と同様にして研磨対象物の材質が替わることによる駆動系のトルク変化を利用して研磨終点の検出が可能である。
【００４１】
図５は、第４の実施形態に係る半導体装置の製造方法を表す。
【００４２】
本実施形態では、イオン注入時、マスクとして機能する半導体層３におけるトレンチＴを囲む部分３ａに注入されるイオンが、トレンチＴの底部Ｔｅより下方に到達するようにしている。そして、研磨時には、部分３ａにおいてＰ型不純物のイオンが注入された領域と、その下の第１導電型半導体領域１２との境界（図において１点鎖線で表す）まで研磨することで、Ｐ型不純物のイオンが注入された領域と、例えばエピタキシャル成長法にて形成された第１導電型（Ｎ型）半導体領域１２との結晶性の違いを利用して、上述と同様に、研磨対象物の材質が替わることによる駆動系のトルク変化を利用して研磨終点の検出が可能である。
【００４３】
以上、具体例を参照しつつ本発明の実施形態について説明した。しかし、本発明は、それらに限定されるものではなく、本発明の技術的思想に基づいて種々の変形が可能である。
【００４４】
前述した実施形態では、第１導電型をＮ型、第２導電型をＰ型として説明したが、第１導電型をＰ型、第２導電型をＮ型としても本発明は実施可能である。
【００４５】
また、半導体材料としては、シリコン以外にも、例えばシリコンカーバイト（ＳｉＣ）や窒化ガリウム（ＧａＮ）等の化合物半導体、ゲルマニウム等を用いることができる。また、本発明が適用される半導体装置としては、ダイオード、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ：Insulated Gate Bipolar Transistor）、注入促進型絶縁ゲートトランジスタ（ＩＥＧＴ：Injection Enhanced Gate Transistor）などが挙げられる。
【００４６】
前述した実施形態では、不純物の導入をイオン注入法を用いて行ったが、これ以外に、プラズマドーピング法、レーザードーピング法等を適宜用いてもよい。
【図面の簡単な説明】
【００４７】
【図１】本発明の第１の実施形態に係る半導体装置の製造方法を表す模式図。
【図２】同半導体装置の製造方法における多段階イオン注入方法を説明するための模式図。
【図３】本発明の第２の実施形態に係る半導体装置の製造方法を表す模式図。
【図４】本発明の第３の実施形態に係る半導体装置の製造方法を表す模式図。
【図５】本発明の第４の実施形態に係る半導体装置の製造方法を表す模式図。
【図６】本発明の実施形態に係る半導体装置の一例を表す模式断面図。
【符号の説明】
【００４８】
２…第１の半導体層、３…第２の半導体層、５…埋込材、６…ストッパ膜、１１…第１導電型半導体領域、１２…第２導電型半導体領域、１４…ベース領域、１５…ソース領域、１６…制御電極、１８…ソース電極、１９…ドレイン電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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