(57)【要約】【課題】回路素子の集積密度が高く、かつ高性能で信頼性の高いものを製造し易い半導体装置を得ること。【解決手段】半導体基板１０に複数の回路素子２２が形成され、これらの回路素子を覆うようにして第１層間絶縁膜３０と第２層間絶縁膜４５とがこの順番で積層され、第２層間絶縁膜に形成された複数のダマシン配線部５３，５７の各々と半導体基板に形成された所定の回路素子とを第１層間絶縁膜に形成された所定のコンタクトプラグ部３５により接続する半導体装置６０を構成するにあたり、対応するコンタクトプラグ部の上面および側面上部の各々と部分的に接して該コンタクトプラグ部に電気的に接続される少なくとも１つの第１ダマシン配線部５３を上記複数のダマシン配線部に含ませる。【選択図】        図１
2008205032.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、該半導体基板に形成された複数の回路素子と、該複数の回路素子を覆うようにして前記半導体基板上に形成された第１層間絶縁膜と、該第１層間絶縁膜を貫通する複数のコンタクトプラグ部と、前記第１層間絶縁膜上に積層された第２層間絶縁膜と、該第２層間絶縁膜に形成された複数のダマシン配線部とを備え、前記複数のダマシン配線部の各々は、前記半導体基板に形成された所定の回路素子に所定のコンタクトプラグ部を介して接続される半導体装置であって、
前記複数のダマシン配線部は、対応するコンタクトプラグ部の上面と側面上部とにそれぞれ部分的に接する少なくとも１つの第１ダマシン配線部を含むことを特徴とする半導体装置。
【請求項２】
前記複数のダマシン配線部は、対応するコンタクトプラグ部の上面に底面全体が接するか、または対応するコンタクトプラグ部の上面全体に接する少なくとも１つの第２ダマシン配線部を含むことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記複数のコンタクトプラグ部の各々は、プラグ本体と、該プラグ本体の側面および底面を覆うプラグ部バリアメタル層とを有し、
前記複数のダマシン配線部の各々は、配線領域と該配線領域の下面から前記第１層間絶縁膜側に延在するビアコンタクト領域とからなるダマシン本体と、該ダマシン本体の側面および底面を覆う配線部バリアメタル層とを有する、
ことを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記第１層間絶縁膜と前記第２層間絶縁膜との間に介在するライナー膜を更に有し、
前記ビアコンタクト領域は前記ライナー膜を貫通している、
ことを特徴とする請求項１〜３のいずれか１つに記載の半導体装置。
【請求項５】
前記第１ダマシン配線部におけるビアコンタクト領域は、前記ライナー膜の膜厚の１〜３倍に相当する深さまで前記第１層間絶縁膜に侵入していることを特徴とする請求項４に記載の半導体装置。
【請求項６】
半導体基板と、該半導体基板に形成された複数の回路素子と、該複数の回路素子を覆うようにして前記半導体基板上に形成された第１層間絶縁膜と、該第１層間絶縁膜を貫通する複数のコンタクトプラグ部と、前記第１層間絶縁膜上に積層された第２層間絶縁膜と、該第２層間絶縁膜に形成された複数のダマシン配線部とを備え、前記複数のダマシン配線部の各々は、前記半導体基板に形成された所定の回路素子に所定のコンタクトプラグ部を介して接続される半導体装置であって、
導電性材料により形成されて前記複数のコンタクトプラグ部の各々と該コンタクトプラグ部に対応するダマシン配線部との間に介在するキャップ層を有すると共に、
前記複数のダマシン配線部は、対応するコンタクトプラグ部との間に該コンタクトプラグ部の上面と側面上部とをそれぞれ部分的に覆うキャップ層が介在し、かつ前記キャップ層を覆うようにして該キャップ層に接する少なくとも１つの第１ダマシン配線部を含む、
ことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ダマシン配線を有する半導体装置に関するものである。
【背景技術】
【０００２】
半導体基板に所望の集積回路が形成された半導体装置での回路素子の集積密度は増加の一途を辿っており、回路素子の高集積化に伴って個々の回路素子の高性能化および微細化、ならびに半導体基板上に形成される多層配線部での配線の微細化が図られている。例えば、電界効果トランジスタにおけるゲート電極の線幅は１３０ｎｍ、９０ｎｍ、６５ｎｍ、４５ｎｍと漸次狭くされつつある。そして、微細で低電気抵抗の配線を形成するために銅やアルミニウム等、導電性の高い材料が配線材料として多用されるようになってきており、その形成方法も、層間絶縁膜上に成膜した導電膜を所定形状にパターニングするという方法からダマシン法へと変化してきている。
【０００３】
ダマシン法はシングルダマシン法とデュアルダマシン法とに分けることができるが、いずれの方法でも、層間絶縁膜に形成された配線溝を導電性材料で埋めることによって配線が形成され、当該配線は層間絶縁膜に形成したビアホールを導電性材料で埋めることによってビアコンタクトが形成される。シングルダマシン法では、ビアホールへの導電性材料の埋め込みと配線溝への導電性材料の埋め込みとが別々の工程で行われ、デュアルダマシン法では、ビアホールへの導電性材料の埋め込みと配線溝への導電性材料の埋め込みとが同一の工程で行われる。
【０００４】
多くの場合、導電性材料が層間絶縁膜に拡散してしまうのを防止するためのバリアメタル層がビアホールの壁面、配線溝の壁面、およびビアホールの底から露出している下地層表面をそれぞれ覆うようにして設けられ、その後にビアホールおよび配線溝に導電性材料が埋め込まれる。本明細書では、ダマシン法で形成された配線を「ダマシン配線部」といい、当該ダマシン配線部には上記のバリアメタル層（以下、「配線部バリアメタル層」という。）が含まれるものとする。また、ダマシン配線部のうちでバリアメタル層を形成した後の配線溝に導電性材料を埋め込むことで形成された領域を「配線領域」、バリアメタル層を形成した後のビアホールに導電性材料を埋め込むことで形成された領域を「ビアコンタクト領域」といい、配線領域とビアコンタクト領域とを「ダマシン本体」と総称するものとする。
【０００５】
今日ではダマシン配線部の幅狭化に伴ってビアコンタクト領域も幅狭化してきており、多層配線部に形成されるダマシン配線部のうちの最下層のダマシン配線部、すなわち半導体基板から数えて２番目の層間絶縁膜（以下、「第２層間絶縁膜」という。）に形成されるダマシン配線部では、当該ダマシン配線部と回路素子とを接続するために最下層の層間絶縁膜（以下、「第１層間絶縁膜」という。）に形成されるコンタクトプラグの上面の寸法の方がビアコンタクト領域の底面の寸法よりも大きくなることもある。
【０００６】
なお、回路素子の集積密度が高い半導体装置では、通常、第１層間絶縁膜上にライナー膜を介して第２層間絶縁膜が積層される。そして、第２層間絶縁膜にダマシン配線部を形成するにあたっては、ライナー膜のうちでビアコンタクト領域の下方に位置することになる領域にドライエッチングによって貫通孔を予め形成して、ダマシン配線部とコンタクトプラグとの導通を確保する。１つの半導体装置には多数のコンタクトプラグが形成されるので、製造ばらつきを考慮して、ライナー膜の元となる膜に上記の貫通孔を形成してライナー膜を得るにあたってのドライエッチングは、当該ライナー膜の膜厚分よりもやや多めに行われる。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ダマシン配線部の幅狭化を図れば図るほど、当該ダマシン配線部には高い形状精度および高い位置精度が求められるようになる。例えば、第２層間絶縁膜に形成するダマシン配線部の形状精度または位置精度が低くて当該ダマシン配線部とコンタクトプラグとの接触面積が設計値よりも狭くなりすぎると、両者間の電気抵抗が大きくなるのみならずエレクトロマイグレーション耐性が低下する。
【０００８】
高性能で信頼性の高い半導体装置を得るうえからは、ダマシン配線部形成用の配線溝とビアホールとを高い形状精度および高い位置精度の下に層間絶縁膜に形成することが必要となるわけであるが、例えば４５ｎｍ世代の半導体装置では、第２層間絶縁膜に形成される複数のダマシン配線部の中には当該ダマシン配線部に対応するコンタクトプラグとの間でアライメントずれを起こすものが不可避的に生じるレベルにまで、ダマシン配線部の幅狭化が求められる。
【０００９】
前述のように、第１層間絶縁膜と第２層間絶縁膜との間に介在するライナー膜は、その元となる膜の所定箇所に貫通孔を形成することで得られ、当該貫通孔を形成する際のドライエッチングでのエッチング量はライナー膜の膜厚分よりもやや多めとされる。このため、ダマシン配線部の形成時にアライメントずれが起きたとしても、当該ダマシン配線部は対応するコンタクトプラグの上面と側面上部とにそれぞれ部分的に接して電気的に接続されることになるようにも思われる。
【００１０】
しかしながら、コンタクトプラグの垂直断面形状は逆メサ形であることが多く、コンタクトプラグの垂直断面形状が逆メサ形であるときにライナー膜に貫通孔を形成する際のエッチング量を上述のように選定しても、第１層間絶縁膜のうちでコンタクトプラグの側面近傍に位置する領域はコンタクトプラグの上面の陰になってエッチングを受け難いことから、コンタクトプラグの側面を露出させ難い。また、本件発明者の研究によれば、ライナー膜の元となる膜の所定箇所をドライエッチングにより選択的に除去して貫通孔を形成する際のエッチング量を上述のように選定すると、アライメントずれを起こしたとき等に第１層間絶縁膜も部分的にドライエッチングされ、このとき生じる反応生成物がコンタクトプラグの側面上部や該側面上部に薄く残存する第１層間絶縁膜に再付着してしまうことが明らかとなった。
【００１１】
これらの理由から、ダマシン配線部の幅狭化を図ると当該ダマシン配線部とコンタクトプラグとの間での電気抵抗が大きくなったりエレクトロマイグレーション耐性が低下したりして、高性能で信頼性の高い半導体装置を得難くなる。
【００１２】
本発明は上記の事情に鑑みてなされたものであり、回路素子の集積密度が高く、かつ高性能で信頼性の高いものを製造し易い半導体装置を得ることを目的とする。
【課題を解決するための手段】
【００１３】
上記の目的を達成する本発明の半導体装置は、半導体基板と、この半導体基板に形成された複数の回路素子と、これら複数の回路素子を覆うようにして半導体基板上に形成された第１層間絶縁膜と、この第１層間絶縁膜を貫通する複数のコンタクトプラグ部と、第１層間絶縁膜上に積層された第２層間絶縁膜と、この第２層間絶縁膜に形成された複数のダマシン配線部とを備え、複数のダマシン配線部の各々は、半導体基板に形成された所定の回路素子に所定のコンタクトプラグ部を介して接続される半導体装置であって、複数のダマシン配線部は、対応するコンタクトプラグ部の上面と側面上部とにそれぞれ部分的に接する少なくとも１つの第１ダマシン配線部を含むことを特徴とするものである。
【００１４】
また、上記の目的を達成する本発明の他の半導体装置は、半導体基板と、この半導体基板に形成された複数の回路素子と、これら複数の回路素子を覆うようにして半導体基板上に形成された第１層間絶縁膜と、この第１層間絶縁膜を貫通する複数のコンタクトプラグ部と、第１層間絶縁膜上に積層された第２層間絶縁膜と、この第２層間絶縁膜に形成された複数のダマシン配線部とを備え、複数のダマシン配線部の各々は、半導体基板に形成された所定の回路素子に所定のコンタクトプラグ部を介して接続される半導体装置であって、導電性材料により形成されて複数のコンタクトプラグ部の各々と該コンタクトプラグ部に対応するダマシン配線部との間に介在するキャップ層を有すると共に、複数のダマシン配線部は、対応するコンタクトプラグ部との間に該コンタクトプラグ部の上面と側面上部とをそれぞれ部分的に覆うキャップ層が介在し、かつこのキャップ層を覆うようにして該キャップ層に接する少なくとも１つの第１ダマシン配線部を含む、ことを特徴とするものである。
【発明の効果】
【００１５】
本発明の半導体装置は、上述のように、第２層間絶縁膜に形成された複数のダマシン配線部が少なくとも１つの第１ダマシン配線部を含んでいる。そして、この第１ダマシン配線部は、対応するコンタクトプラグ部の上面および側面上部の各々と部分的に接するか、または対応するコンタクトプラグ部の上面と側面上部とをそれぞれ部分的に覆うキャップ層を介して配置されて、このキャップ層を覆うようにして該キャップ層に接する。
【００１６】
このような第１ダマシン配線部を意図的に形成した場合は勿論、対応するコンタクトプラグ部との間でのアライメントずれにより当該第１ダマシン配線部が生じた場合でも、両者の接触面積は比較的広いものとなるので、第１ダマシン配線部と該第１ダマシン配線部に対応するコンタクトプラグ部との電気抵抗を低く抑え易い。また、エレクトロマイグレーション耐性の低下も抑え易い。したがって、本発明によれば、回路素子の集積密度が高く、かつ高性能で信頼性の高い半導体装置を得易くなる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の半導体装置の実施の形態を図面に基づいて詳細に説明する。なお、本発明は以下に説明する実施の形態に限定されるものではない。
【００１８】
実施の形態１．
図１は、本発明の半導体装置の一例を概略的に示す部分断面図である。同図に示す半導体装置６０は、半導体基板１０と、半導体基板１０に形成された複数の回路素子と、これらの回路素子を覆うようにして半導体基板１０上に形成された第１層間絶縁膜３０と、第１層間絶縁膜３０を貫通する複数のコンタクトプラグ部と、第１層間絶縁膜３０上に積層された第２層間絶縁膜４５と、第２層間絶縁膜４５に形成された複数のダマシン配線部とを備えている。図１においては、上記の回路素子として１つの電界効果トランジスタ２２が示されている。また、上記複数のコンタクトプラグ部のうちの２本のコンタクトプラグ部３５，３５が示されていると共に、上記複数のダマシン配線部のうちの１つの第１ダマシン配線部５３と１つの第２ダマシン配線部５７とが示されている。
【００１９】
半導体基板１０は、シリコン単結晶基板１にＰ形ウェル３とＮ形ウェル５とを所定のパターンで配置し、これらのウェル同士を素子分離領域７によって電気的に分離したものである。シリコン単結晶基板１に代えてガリウムヒ素のような化合物半導体からなる基板やＳＯＩ（Silicon  On  Insulator）基板を用いることもできる。この半導体基板１０に形成される複数の回路素子は、当該半導体基板１０上に形成される多層配線部と共に集積回路を構成するものであり、どのような回路素子を半導体基板１０上に幾つ形成するかは、半導体装置６０に求められる機能や半導体装置６０の用途等に応じて適宜選択される。
【００２０】
図１に回路素子として示した電界効果トランジスタ２２は、半導体基板１０上（Ｐ形ウェル３上）にゲート絶縁膜１２を介して配置されたゲート電極１４と、半導体基板１０に形成されたソース領域１６およびドレイン領域１８と、半導体基板１０に形成されたエクステンション領域１９ａ，１９ｂと、ゲート電極１４の線幅方向両側面に形成されたオフセットスペーサ膜２０，２０と、オフセットスペーサ膜２０，２０の線幅方向外側面に形成されたサイドウォールスペーサ２１，２１とを有するＬＤＤ（Lightly  Doped  Drain）構造の電界効果トランジスタである。
【００２１】
上記のゲート電極１４は、ゲート絶縁膜１２上に形成されたポリシリコン領域１４ａと、該ポリシリコン領域１４ａ上に形成された金属シリサイド領域１４ｂとを有している。また、ソース領域１６は、半導体基板１０に形成されたＮ形不純物拡散領域１６ａと、該Ｎ形不純物拡散領域１６ａ上に形成された金属シリサイド領域１６ｂとを有している。同様に、ドレイン領域１８は、半導体基板１０に形成されたＮ形不純物拡散領域１８ａと、該Ｎ形不純物拡散領域１８ａ上に形成された金属シリサイド領域１８ｂとを有している。エクステンション領域１９ａは、ソース領域１６におけるドレイン領域１８側の上部からドレイン領域１８側に張り出しており、エクステンション領域１９ｂは、ドレイン領域１８におけるソース領域１６側の上部からソース領域１６側に張り出している。ゲート電極１４に所定の高さの電圧を印加すると、Ｐ形ウェル３のうちでエクステンション領域１９ａとエクステンション領域１９ｂとの間に位置する領域にチャネルが形成される。
【００２２】
各エクステンション領域１９ａ，１９ｂの形成時にこれらのエクステンション領域１９ａ，１９ｂにおけるゲート電極１４側の端の位置を規制するために、ゲート電極１４の線幅方向両側面にはオフセットスペーサ膜２０，２０が形成されている。また、各Ｎ形不純物拡散領域１６ａ，１８ａの形成時にこれらのＮ形不純物拡散領域１６ａ，１８ａにおけるゲート電極１４側の端の位置を規制するために、オフセットスペーサ膜２０，２０の線幅方向外側面にはサイドウォールスペーサ２１，２１が形成されている。
【００２３】
図１に示した半導体装置６０では、半導体基板１０の上面および各回路素子を覆うようにしてエッチングストッパ膜２５が形成されており、第１層間絶縁膜３０は当該エッチングストッパ膜２５を覆うようにして半導体基板１０上に形成されている。エッチングストッパ膜２５は例えばシリコン炭窒化物やシリコン窒化物により形成されて、コンタクトプラグ部形成用のコンタクトホールを設ける際のエッチングストッパとして利用される。また、第１層間絶縁膜３０は例えばシリコン酸化物や低誘電率誘電体等により形成される。
【００２４】
第１層間絶縁膜３０を貫通する各コンタクトプラグ部３５，３５は、タングステン等の導電性材料により形成されたプラグ本体３５ａと、該プラグ本体３５ａの側面および底面を覆ってプラグ部本体３５ａからの成分の拡散を防止するプラグ部バリアメタル層３５ｂとを有している。例えばプラグ本体３５ａをタングステンにより形成する場合には、チタン窒化物、タンタル、タンタル窒化物等によりプラグ部バリアメタル層３５ｂが形成される。個々のコンタクトプラグ部３５の垂直断面形状は例えば逆メサ形である。垂直断面形状が逆メサ形のコンタクトプラグ部では、上面の寸法の方が下面の寸法よりも大きい。図１に示した２つのコンタクトプラグ部３５，３５における一方のコンタクトプラグの下端はパッシベーション膜２５を貫通してドレイン領域１８の上面に達しており、他方のコンタクトプラグ部３５の下端はパッシベーション膜２５を貫通してソース領域１６の上面に達している。
【００２５】
第２層間絶縁膜４５は、例えばシリコン酸化物や低誘電率誘電体等を第１層間絶縁膜３０上に直接またはライナー膜を介して堆積させることで形成される。図１に示した半導体装置６０では、シリコン炭窒化物等により形成されたライナー膜４０を介して第２層間絶縁膜４５が第１層間絶縁膜３０上に積層されている。この第２層間絶縁膜４５には複数のダマシン配線部が形成されており、これら複数のダマシン配線部の各々は、ダマシン本体と、該ダマシン本体の側面および底面を覆う配線部バリアメタル層とを有している。ダマシン本体は、第２層間絶縁膜４５に形成された配線溝に例えば銅等の導電性材料を埋め込むことで形成された配線領域と、第２層間絶縁膜４５に形成されたビアホールに例えば銅等の導電性材料を埋め込むことで形成されたビアコンタクト領域とからなり、ビアコンタクト領域は配線領域の下面から第１層間絶縁膜３０側に延在している。
【００２６】
図１に示した第１ダマシン配線部５３は、ダマシン本体５１と該ダマシン本体５１からの成分の拡散を防止する配線部バリアメタル層５２とを有している。そして、ダマシン本体５１は配線領域５１ａとビアコンタクト領域５１ｂとからなるデュアルダマシン配線であり、ビアコンタクト領域５１ｂの垂直断面形状は逆メサ形である。配線領域５１ａとビアコンタクト領域５１ｂとを判り易くするために、図１においては配線領域５１ａとビアコンタクト領域５１ｂとの境界を一点鎖線Ｌ1で示している。
【００２７】
上記の第１ダマシン配線部５３におけるビアコンタクト領域５１ｂの下端部は、２つのコンタクトプラグ部３５，３５のうちでドレイン領域１８に一端が接しているコンタクトプラグ部３５の上面上に位置する領域Ｒ1と、ライナー膜４０を貫通して第１層間絶縁膜３０にまで侵入している領域Ｒ2とを含んでいる。そして、配線部バリアメタル層５２のうちで領域Ｒ1の下面を覆う領域は、第１ダマシン配線部５３に対応するコンタクトプラグ部３５の上面を部分的に覆っている。また、配線部バリアメタル層５２のうちで領域Ｒ2の周囲に位置する領域は、ライナー膜４０の膜厚と同程度の深さまで第１層間絶縁膜３０に侵入して、上記のコンタクトプラグ部３５の側面上部と面接触している。この第１ダマシン配線部５３は、上記のコンタクトプラグ部３５に対応して形成されたもののアライメントずれを起こしたものであり、上記のコンタクトプラグ部３５の上面および側面上部の各々と部分的に接している。
【００２８】
一方、図１に示した第２ダマシン配線部５７は、ダマシン本体５５と該ダマシン本体５５からの成分の拡散を防止する配線部バリアメタル層５６とを有している。そして、ダマシン本体５５は配線領域５５ａとビアコンタクト領域５５ｂとからなるデュアルダマシン配線であり、ビアコンタクト領域５５ｂの垂直断面形状は逆メサ形である。配線領域５５ａとビアコンタクト領域５５ｂとを判り易くするために、図１においては配線領域５５ａとビアコンタクト領域５５ｂとの境界を他の一点鎖線Ｌ1で示している。
【００２９】
第２ダマシン配線部５３におけるビアコンタクト領域５５ｂの下端部はライナー膜４０を貫通しており、配線部バリアメタル層５６のうちでビアコンタクト領域５５ｂの下面を覆う領域は、２つのコンタクトプラグ部３５，３５のうちでソース領域１６に一端が接しているコンタクトプラグ部３５の上面に接している。この第２ダマシン配線部５７は、アライメントずれを実質的に生じることなく上記のコンタクトプラグ部３５に対応して形成されたものであり、配線部バリアメタル層５６のうちでビアコンタクト領域５５ｂの下面を覆う領域全体が上記のコンタクトプラグ部３５の上面に接している。
【００３０】
なお、半導体装置６０においては第２層間絶縁膜４５上にもライナー膜および層間絶縁膜がこの順番で繰り返し積層され、各層間絶縁膜には複数の配線および複数のビアコンタクトが形成されて所望の多層配線部を構築しているが、これらは本発明の要部ではないので、ここではその図示および説明を省略する。
【００３１】
上述した構成を有する半導体装置６０では、第１ダマシン配線部５３が当該第１ダマシン配線部５３に対応するコンタクトプラグ部３５の上面および側面の各々と部分的に接しているので、両者の接触面積は比較的広いものとなる。そのため、第１ダマシン配線部５３と上記のコンタクトプラグ部３５との間の電気抵抗を低く抑え易い。また、エレクトロマイグレーション耐性の低下も抑え易い。
【００３２】
第２ダマシン配線部５７と該第２ダマシン配線部５７に対応するコンタクトプラグ部３５とは、配線部バリアメタル層５６のうちでビアコンタクト領域５５ｂの下面を覆う領域全体が上記のコンタクトプラグ部３５の上面に接しているので、これら第２ダマシン配線部５７と上記のコンタクトプラグ部３５との間での電気抵抗も低く抑えられる。また、エレクトロマイグレーション耐性の低下も抑えられる。
【００３３】
したがって、半導体装置６０では、回路素子の集積密度を高めるために各ダマシン配線部の幅狭化を図ったときに、ダマシン配線部とコンタクトプラグ部との間の電気抵抗の増大に起因する性能の低下や信頼性の低下を抑え易い。その結果として、回路素子の集積密度が高く、かつ高性能で信頼性の高いものを得易い。
【００３４】
このような技術的効果を奏する半導体装置６０は、例えば、以下に説明するビアホール形成工程、反応生成物除去工程、およびダマシン配線部形成工程をこの順番で含む方法により製造することができる。以下、図面を適宜参照して各工程を説明する。
【００３５】
＜ビアホール形成工程＞
ビアホール形成工程では、第２層間絶縁膜の元となる絶縁膜（以下、「第２絶縁膜」という。）にダマシン配線部形成用のビアホールを形成する。このビアホールは、ダマシン配線部形成用の配線溝を上記の第２絶縁膜に形成する前に形成することもできるし、配線溝の形成後に形成することもできる。
【００３６】
図２−１は、第２絶縁膜の一例を概略的に示す断面図である。同図に示すように、第２絶縁膜４５ａは、所望数のコンタクトプラグ部３５が形成された第１層間絶縁膜３０上にライナー膜４０（図１参照）の元となる無機膜４０ａ（以下、「第２無機膜４０ａ」という。）を形成した後、この第２無機膜４０ａ上に形成される。
【００３７】
第１層間絶縁膜３０は、半導体基板１０に複数の回路素子を形成し、これらの回路素子を覆うようにしてエッチングストッパ膜２５（図１参照）の元となる無機膜（以下、「第１無機膜」という。）と第１層間絶縁膜３０の元となる絶縁膜（以下、「第１絶縁膜」という。）とを形成した後、第１絶縁膜を貫通するスルーホールの形成、および該スルーホールに連設されて第１無機膜を貫通するスルーホールの形成をこの順番で行うことにより得られる。第１無機膜は例えば化学的気相蒸着法（ＣＶＤ法）により形成され、第１絶縁膜は例えばＣＶＤ法または物理的気相蒸着法（ＰＶＤ法）により所望の無機材料を第１無機膜上に堆積させた後に化学的機械研磨（ＣＭＰ）により表面を平坦化することで形成される。そして、各スルーホールは、例えば第１絶縁膜上に所定形状のエッチングマスクを形成した状態で当該第１絶縁膜または第１無機膜を異方性エッチングにより選択的に除去することで形成される。
【００３８】
また、各コンタクトプラグ部３５は、例えば、プラグ部バリアメタル層の元となる導電膜（以下、「第１導電膜」という。）とプラグ本体となる導電膜（以下、「第２導電膜」という。）とを上述の各スルーホール内および第１層間絶縁膜３０上にこの順番で形成した後、第１導電膜および第２導電膜の各々における第１層間絶縁膜３０上の領域をＣＭＰにより除去することで形成される。第１導電膜は例えばＣＶＤ法やＰＶＤ法により形成され、第２導電膜は例えばＣＶＤ法により形成される。
【００３９】
なお、各回路素子は、その構造や大きさ等に応じた種々の方法により半導体基板１０に形成される。回路素子の１つである電界効果トランジスタ２２は、例えば次のようにして形成することができる。まず、シリコン単結晶基板１にＰ形ウェル３とＮ形ウェル５と素子分離領域７とが所望のパターンの下に形成された半導体基板１０上にゲート絶縁膜１２の元となる絶縁膜およびポリシリコン膜をこの順番で積層し、その上に所望形状のエッチングマスクを設けてから当該絶縁膜およびポリシリコン膜を選択的にエッチングして、ゲート絶縁膜１２およびポリシリコン電極を得る。
【００４０】
次に、これらのゲート絶縁膜１２およびポリシリコン電極をそれぞれ覆うようにして所定の絶縁膜を形成し、当該絶縁膜をエッチバックして各オフセットスペーサ膜２０，２０を得る。そして、これらのオフセットスペーサ膜２０，２０をイオン注入マスクとして利用してＰ形ウェル３にＮ形不純物をイオン注入し、当該不純物を熱処理により活性化させて、エクステンション領域１９ａ、１９ｂの元となる低濃度Ｎ型不純物拡散領域を得る。
【００４１】
次に、上述のポリシリコン電極および各オフセットスペーサ膜２０，２０をそれぞれ覆うようにして所定の絶縁膜を半導体基板１０上に形成し、当該絶縁膜をエッチバックして各サイドウォールスペーサ２１，２１を得る。そして、これらのサイドウォールスペーサ２１，２１をイオン注入マスクとして利用してＰ形ウェル３にＮ形不純物をイオン注入し、当該不純物を熱処理により活性化させて、Ｎ形不純物拡散領域１６ａ，１８ａの元となる高濃度Ｎ型不純物拡散領域を得る。このとき、各エクステンション領域１９ａ，１９ｂも形成される。高濃度Ｎ型不純物拡散領域でのＮ型不純物の注入深さは、上述した低濃度Ｎ型不純物拡散領域でのＮ型不純物の注入深さよりも深い。
【００４２】
この後、ポリシリコン電極および各高濃度Ｎ型不純物拡散領域をそれぞれ覆うようにして例えばＰＶＤ法によりニッケル（Ｎｉ）、コバルト（Ｃｏ）、または白金（Ｐｔ）等からなる所望の高融点金属膜を形成し、熱処理により当該高融点金属膜とその下のポリシリコン電極および各高濃度Ｎ型不純物拡散領域とを反応させて、ポリシリコン電極の上部および各高濃度Ｎ型不純物拡散領域の上部をそれぞれ金属シリサイド化する。これにより、ポリシリコン領域１４ａと金属シリサイド領域１４ｂとを有するゲート電極１４が得られると共に、Ｎ形不純物拡散領域１６ａと金属シリサイド領域１６ｂとを有するソース領域１６、およびＮ形不純物拡散領域１８ａと金属シリサイド領域１８ｂとを有するドレイン領域１８が得られ、電界効果トランジスタ２２が得られる。
【００４３】
ダマシン配線部形成用のビアホールは、例えば、図２−１に示した第２絶縁膜４５ａ上に所定形状のエッチングマスクを設け、第２無機膜４０ａをエッチングストッパとして利用しつつ第２絶縁膜４５ａを異方性エッチングにより選択的にパターニングして当該第２絶縁膜４５に貫通孔を形成した後、上記のエッチングマスクを引き続きエッチングマスクとして用いて第２無機膜４０ａを選択的にパターニングして当該第２無機膜４０ａに貫通孔を形成することで得られる。第２無機膜４０ａにおける上記の貫通孔の形成は例えばドライエッチングにより行われ、製造ばらつきを考慮して、第２無機膜４０ａの膜厚分程度のオーバエッチングが起こるように条件設定される。
【００４４】
前述したように、ダマシン配線部形成用のビアホールはダマシン配線部形成用の配線溝を第２絶縁膜４５ａに形成する前に形成することもできるし、配線溝の形成後に形成することもできる。配線溝の形成は、第２絶縁膜４５ａ上に所定形状のエッチングマスクを設けて当該第２絶縁膜４５ａを異方性エッチングにより選択的にパターニングすることで得られる。第２無機膜４０ａに上述のようにして貫通孔を形成することによりライナー膜４０が得られ、第２絶縁膜４５ａに上述のようにして貫通孔および配線溝を形成することにより第２層間絶縁膜４５が得られる。
【００４５】
図２−２は第２層間絶縁膜の一例を概略的に示す断面図であり、図２−３は図２−２における一点鎖線Ｌ2で囲まれた領域の拡大図である。図２−２に示すように、第２層間絶縁膜４５には、対応するコンタクトプラグ部３５に対してアライメントずれを起こしているビアホールＶＨ1と、アライメントずれを実質的に起こしていないビアホールＶＨ2とが形成されている。また、配線溝Ｔが所定のパターンで形成されている。同図においては、各ビアホールＶＨ1，ＶＨ2と配線溝Ｔとの境界を一点鎖線Ｌ1で示している。
【００４６】
上記のビアホールＶＨ1は、２つのコンタクトプラグ部３５，３５のうちでドレイン領域１８に一端が接しているコンタクトプラグ部３５に対してアライメントずれを起こした状態で形成されており、このビアホールＶＨ1の一部は上記のコンタクトプラグ部３５の上面に達して当該上面で止まっているものの、残りの部分はライナー膜４０の膜厚と同程度の深さまで第１層間絶縁膜３０に侵入している。そして、図２−２および図２−３に示すように、ビアホールＶＨ1に対応するコンタクトプラグ部３５では、プラグ部バリアメタル層３５ｂの側面上部のうちでビアホールＶＨ1に面している領域上に、前述のオーバエッチングの際に生じた反応生成物が再付着して反応生成物層ＢＰを形成している。第１層間絶縁膜３０が電気絶縁性材料により形成されていることから、上記の反応生成物層ＢＰも電気絶縁性を有している。
【００４７】
一方、ビアホールＶＨ2は、２つのコンタクトプラグ部３５，３５のうちでソース領域１６に一端が接しているコンタクトプラグ部３５に対して実質的にアライメントずれを起こすことなく形成されており、このビアホールＶＨ2は上記のコンタクトプラグ部３５の上面に達して当該上面で止まっている。
【００４８】
＜反応生成物除去工程＞
反応生成物除去工程では、ビアホール形成工程で生じた反応生成物層ＢＰ（図２−２参照）を除去する。反応生成物層ＢＰは第１層間絶縁膜３０（図２−２参照）に比べてウェットエッチングを受け易いので、第１層間絶縁膜３０を選択的にウェットエッチングすることができるエッチャントを用いて短時間のウェットエッチングを施すことにより、反応生成物層ＢＰを容易に除去することができる。例えば、第１層間絶縁膜３０がシリコン酸化物により形成されている場合の反応生成物層ＢＰの除去は、弗酸系のエッチング液を用いて短時間のウェットエッチングを施すことにより行われる。
【００４９】
図２−４は、反応生成物除去工程まで経た第２層間絶縁膜および各コンタクトプラグ部を概略的に示す断面図である。同図に示すように、反応生成物除去工程で反応生成物層ＢＰ（図２−３参照）を除去することにより、ビアホールＶＨ1に対応するコンタクトプラグ部３５では上面が部分的にビアホールＶＨ1に露出するのみならず、側面上部（プラグ部バリアメタル層３５ｂの側面上部）も部分的にビアホールＶＨ1に露出することとなる。
【００５０】
なお、ビアホールＶＨ1に対応するコンタクトプラグ部３５の側面上部に、ビアホールＶＨ1の形成時に当該コンタクトプラグ部３５の上面の陰になって第１層間絶縁膜３０が薄く残存していたときでも、当該残存する第１層間絶縁膜を上述のウェットエッチングにより除去して、上記コンタクトプラグ部３５の側面上部を露出させることができる。このとき、各ビアホールＶＨ1，ＶＨ2および各配線溝Ｔそれぞれの寸法は、エッチング時間が短時間であることから大きくは変化しない。
【００５１】
＜ダマシン配線部形成工程＞
ダマシン配線部形成工程では、第２層間絶縁膜にダマシン配線部を形成する。ダマシン配線部は、例えば、配線部バリアメタル層５２，５６（図１参照）の元となる導電膜（以下、「第３導電膜」という。）を前述した各ビアホールＶＨ1，ＶＨ2内、各配線溝Ｔ内、および第２層間絶縁膜４５上に形成し、電解メッキにより第３導電膜上に析出させた銅で各ビアホールＶＨ1，ＶＨ2および各配線溝Ｔを埋めた後、第３導電膜のうちで第２層間絶縁膜４５上に位置する領域および第２層間絶縁膜４５上にあふれた銅をＣＭＰにより除去することで得られる。
【００５２】
図２−５は、ダマシン配線部の一例を概略的に示す断面図である。同図には、アライメントずれを起こした第１ダマシン配線部５３とアライメントずれを実質的に起こしていない第２ダマシン配線部５７とが示されている。そして、前述した反応生成物除去工程で反応生成物層ＢＰ（図２−２参照）が除去されていることから、第１ダマシン配線部５３は該第１ダマシン配線部５３に対応するコンタクトプラグ部３５の上面および側面上の各々と部分的に接している。
【００５３】
この後、第２層間絶縁膜４５上にライナー膜および層間絶縁膜をこの順番で繰り返し積層し、かつ各層間絶縁膜には複数の配線および複数のビアコンタクトをそれぞれ形成することにより半導体基板１０上に所望の多層配線部を構築する。このようにして多層配線部まで構築することにより、図１に示した半導体装置６０が得られる。
【００５４】
実施の形態２．
本発明の半導体装置において第１層間絶縁膜と第２層間絶縁膜との間にライナー膜を介在させる場合、第１ダマシン配線部におけるビアコンタクト領域は、ライナー膜の膜厚の３倍程度の深さまで第１層間絶縁膜に侵入させることもできる。
【００５５】
図３は、第１ダマシン配線部におけるビアコンタクト領域の第１層間絶縁膜への侵入深さが深い半導体装置の一例を概略的に示す断面図である。同図に示す半導体装置７０では、第１ダマシン配線部６３におけるビアコンタクト領域６１ｂ中の領域Ｒ2がライナー膜４０の膜厚の３倍程度の深さまで第１層間絶縁膜３０に侵入している。半導体装置７０における他の構成は図１に示した半導体装置６０の構成と同様であるので、図３に示した構成要素のうちで図１に示した構成要素と共通するものについては、図１で用いた参照符号と同じ参照符号を付してその説明を省略する。
【００５６】
上述の構成を有する半導体装置７０では、第１ダマシン配線部６３を構成している配線部バリアメタル層６２のうちで領域Ｒ2の周囲に位置する領域と、当該第１ダマシン配線部６３に対応するコンタクトプラグ部３５の側面上部との接触面積が図１に示した半導体装置６０におけるよりも広くなる。このため半導体装置７０では、半導体装置６０に比べても、各ダマシン配線部の幅狭化を図ったときにダマシン配線部とコンタクトプラグ部との間の電気抵抗が増大することに起因する性能の低下や信頼性の低下を抑え易い。回路素子の集積密度が高く、かつ高性能で信頼性の高いものを更に得易い。
【００５７】
なお、上述した領域Ｒ2の第１層間絶縁膜３０への侵入深さがライナー膜４０の膜厚の３倍を超えると、第１ダマシン配線部６３の配線領域６１ａが形成される配線溝の肩が落ち易くなるので、上記の侵入深さはライナー膜４０の膜厚の３倍程度以下とすることが好ましい。また、半導体装置７０での配線間容量や配線抵抗を半導体装置６０での配線間容量または配線抵抗と同程度としようとする場合には、図３に示した第１ダマシン配線部６３における領域Ｒ2の第１層間絶縁膜３０への侵入深さが図１に示した第１ダマシン配線部５３における領域Ｒ2の第１層間絶縁膜３０への侵入深さよりも深くなった分、半導体装置７０での第２層間絶縁膜４５の膜厚を半導体装置６０での第２層間絶縁膜４５の膜厚よりも薄くすることが好ましい。
【００５８】
実施の形態３．
本発明の半導体装置においては、第１層間絶縁膜上にライナー膜を介することなく第２層間絶縁膜を直接積層することもできる。図４は、第１層間絶縁膜上に第２層間絶縁膜が直接積層されている半導体装置の一例を概略的に示す断面図である。同図に示す半導体装置８０は、第１層間絶縁膜３０上にライナー膜を介することなく第２層間絶縁膜４５が直接積層されている点を除き、図３に示した半導体装置７０と同様の構成を有している。図４においては、図３に示した構成要素と共通するものに当該図３で用いた参照符号と同じ参照符号を付してある。
【００５９】
このような構成を有する半導体装置８０では、図３に示した半導体装置７０と同様に、各ダマシン配線部の幅狭化を図ったときにダマシン配線部とコンタクトプラグ部との間の電気抵抗が増大することに起因する性能の低下や信頼性の低下を抑え易い。回路素子の集積密度が高く、かつ高性能で信頼性の高いものを更に得易い。また、実施の形態１または実施の形態２で説明した各半導体装置６０，７０に比べて配線間容量や配線層間容量の低減を図り易い。さらに、第１層間絶縁膜３０上にライナー膜を形成しないことから工数が減り、プロセスフローが容易化される。
【００６０】
なお、実施の形態２で説明した半導体装置７０におけるのと同様に、半導体装置８０におけるビアコンタクト領域６１ｂの第１層間絶縁膜３０への侵入深さは、配線領域６１ａが形成される配線溝の肩が落ちないように適宜選定される。
【００６１】
実施の形態４．
本発明の半導体装置においては、ダマシン配線部と該ダマシン配線部に対応するコンタクトプラグとの間に、導電性材料により形成されたキャップ層を介在させることができる。上記のキャップ層は、第１ダマシン配線部と該第１ダマシン配線部に対応するコンタクトプラグとの間、および第２ダマシン配線部と該第２ダマシン配線部に対応するコンタクトプラグとの間にそれぞれ配置される。
【００６２】
図５は、上述のキャップ層を有する半導体装置の一例を概略的に示す断面図である。同図に示す半導体装置９０では、第１ダマシン配線部６３と該第１ダマシン配線部６３に対応するコンタクトプラグ部３５との間に第１キャップ層８３ａが介在し、第２ダマシン配線部５７と該第２ダマシン配線部５７に対応するコンタクトプラグ部３５との間に第２キャップ層８３ｂが介在している。図５に示す構成要素のうちで図４に示した構成要素と機能が共通するものについては、図４で用いた参照符号と同じ参照符号を付してその説明を省略する。
【００６３】
上記の第１キャップ層８３ａは、第１ダマシン配線部６３を構成する配線部バリアメタル層６２の形成に先だち、ビアホールＶＨ1（図２−４参照）に露出しているコンタクトプラグ部３５（第１ダマシン配線部６３に対応するもの）の上面と側面上部とに選択的に形成されたものである。第１ダマシン配線部６３は第１キャップ層８３ａを覆うようにして該第１キャップ層８３ａに接している。
【００６４】
ビアホールＶＨ1の垂直断面形状がビアコンタクト部６１ｂの垂直断面形状に対応した逆メサ形であることから、ビアホールＶＨ1に露出している第１キャップ層８３ａの露出面の総面積は、当該第１キャップ層８３ａを設ける前にビアホールＶＨ1に露出していたコンタクトプラグ部３５の露出面の総面積よりも広い。したがって、第１ダマシン配線部６３と第１キャップ層８３ａとの接触面積は、第１キャップ層８３ａを設けることなく第１ダマシン配線部６３を形成したときの当該第１ダマシン配線部６３と上記のコンタクトプラグ部３５との接触面積に比べて広い。
【００６５】
一方、上記の第２キャップ層８３ｂは、第２ダマシン配線部５７を構成する配線部バリアメタル層５６の形成に先だち、ビアホールＶＨ2（図２−４参照）に露出しているコンタクトプラグ部３５（第２ダマシン配線部３５に対応するもの）の上面に選択的に形成されたものである。第２ダマシン配線部５７は、第２キャップ層８３ｂを覆うようにして該第２キャップ層８３ｂに接している。
【００６６】
ビアホールＶＨ2の垂直断面形状がビアコンタクト部５５ｂの垂直断面形状に対応した逆メサ形であることから、第２キャップ層８３ｂの上面の面積は、当該第２キャップ層８３ｂを設ける前における上記コンタクトプラグ部３５の上面の面積よりも広い。したがって、第２ダマシン配線部５７と第２キャップ層８３ｂとの接触面積は、第２キャップ層８３ｂを設けることなく第２ダマシン配線部５７を形成したときの当該第２ダマシン配線部６３と上記のコンタクトプラグ部３５との接触面積に比べて広い。
【００６７】
このように、半導体装置９０では各ダマシン配線部６３，５７と該ダマシン配線部６３，５７に対応するコンタクトプラグ部３５との接触面積が第１キャップ層８３ａや第２キャップ層８３ｂがない場合に比べて広くなっているので、図４に示した半導体装置８０に比べても、各ダマシン配線部の幅狭化を図ったときにダマシン配線部とコンタクトプラグ部との間の電気抵抗が増大することに起因する性能の低下や信頼性の低下を抑え易い。回路素子の集積密度が高く、かつ高性能で信頼性の高いものを更に得易い。
【００６８】
このような半導体装置９０は、例えば、実施の形態１で説明した反応生成物除去工程を行った後にキャップ層形成工程を行い、その後、実施の形態１で説明したダマシン配線部形成工程を行うことにより得られる。
【００６９】
図６は、上記のキャップ層形成工程で形成されるキャップ層の一例を概略的に示す断面図である。同図に示すように、各キャップ層８３ａ，８３ｂは、コンタクトプラグ部３５の表面のうちで対応するビアホールＶＨ1，ＶＨ2に露出している領域上に選択的に形成される。例えばタングステンシリサイドにより各キャップ層８３ａ，８３ｂを形成しようとする場合には、六フッ化タングステン（ＷＦ6）とシランガスとを原料ガスとして用いたＣＶＤ法を適用することにより、各キャップ層８３ａ，８３ｂを所望箇所に選択的に形成することができる。なお、図６に示した構成要素のうちで図２−４または図４に示した構成要素と共通するものについては、図２−４または図４で用いた参照符号と同じ参照符号を付してその説明を省略する。
【００７０】
以上、本発明の半導体装置について実施の形態を４つ挙げて説明したが、前述のように本発明はこれらの形態に限定されるものではない。例えば、第２ダマシン配線部は必須の構成要件ではなく、第２層間絶縁膜に形成される全てのダマシン配線部が第１ダマシン配線部であってもよい。
【００７１】
また、個々のダマシン配線部におけるビアコンタクト領域を底面視したときの寸法は、当該ダマシン配線部に対応するコンタクトプラグ部の上面の寸法よりも小さくしなければならないというものではなく、対応するコンタクトプラグ部の上面と同じ寸法にすることもできるし、対応するコンタクトプラグ部の上面の寸法よりも大きくすることもできる。
【００７２】
図７は、個々のダマシン配線部におけるビアコンタクト領域を底面視したときの寸法が、当該ダマシン配線部に対応するコンタクトプラグ部の上面の寸法よりも大きい半導体装置の一例を概略的に示す断面図である。同図に示す半導体装置１００では、第２層間絶縁膜４５に形成されている第１ダマシン配線部９３のビアコンタクト領域９１ｂを底面視したときの寸法、および第２ダマシン配線部９７のビアコンタクト領域９５ｂを底面視したときの寸法が、それぞれ、当該ダマシン配線部９３，９７に対応するコンタクトプラグ部３５の上面の寸法よりも大きくなるように設計されている。
【００７３】
第１ダマシン配線部９３は、対応するコンタクトプラグ部３５の上面および側面上部の各々と部分的に接している。一方、第２ダマシン配線部９７は、対応するコンタクトプラグ部３５の上面全体に接すると共に側面上部の全周に亘って接している。なお、図７に示した構成要素のうちで図１に示した構成要素と共通するものについては、図１で用いた参照符号と同じ参照符号を付してその説明を省略する。本発明の半導体装置については、上述した以外にも種々の変更、修飾、組合せ等が可能である。
【図面の簡単な説明】
【００７４】
【図１】本発明の半導体装置の一例を概略的に示す部分断面図である。
【図２−１】本発明の半導体装置を製造するにあたって形成されて第２層間絶縁膜の元となる第２絶縁膜の一例を概略的に示す断面図である。
【図２−２】本発明の半導体装置を製造するにあたって形成される第２層間絶縁膜の一例を概略的に示す断面図である。
【図２−３】図２−２における一点鎖線で囲まれた領域の拡大図である。
【図２−４】本発明の半導体装置を製造するにあたって行われる反応生成物除去工程まで経た第２層間絶縁膜および各コンタクトプラグ部を概略的に示す断面図である。
【図２−５】本発明の半導体装置を製造するにあたって行われるダマシン配線部形成工程で形成されるダマシン配線部の一例を概略的に示す断面図である。
【図３】本発明の半導体装置のうちで第１ダマシン配線部におけるビアコンタクト領域の第１層間絶縁膜への侵入深さが深いものの一例を概略的に示す断面図である。
【図４】本発明の半導体装置のうちで第１層間絶縁膜上に第２層間絶縁膜が直接積層されているものの一例を概略的に示す断面図である。
【図５】本発明の半導体装置のうちでダマシン配線部と該ダマシン配線部に対応するコンタクトプラグとの間にキャップ層を介在させたものの一例を概略的に示す断面図である。
【図６】図５に示した半導体装置を製造するにあたって行われるキャップ層形成工程で形成されるキャップ層の一例を概略的に示す断面図である。
【図７】本発明の半導体装置のうちで、個々のダマシン配線部におけるビアコンタクト領域を底面視したときの寸法が当該ダマシン配線部に対応するコンタクトプラグ部の上面の寸法よりも大きいものの一例を概略的に示す断面図である。
【符号の説明】
【００７５】
１０  半導体基板
２２  電界効果トランジスタ（回路素子）
３０  第１層間絶縁膜
３５  コンタクトプラグ部
３５ａ  プラグ本体
３５ｂ  プラグ部バリアメタル層
４０  ライナー膜
４５  第２層間絶縁膜
５１，６１，９１  ダマシン本体
５１ａ，６１ａ，９１ａ  配線領域
５１ｂ，６１ｂ，９１ｂ  ビアコンタクト領域
５２，６２，９２  配線部バリアメタル層
５３，６３，９３  第１ダマシン配線部
５５，９５  ダマシン本体
５５ａ，９５ａ  配線領域
５５ｂ，９５ｂ  ビアコンタクト領域
５６，９６  配線部バリアメタル層
５７，９７  第２ダマシン配線部
６０，７０，８０，９０，１００  半導体装置
８３ａ  第１キャップ層
８３ｂ  第２キャップ層
【図１】
2008205032.tif 000003
【図２−１】
2008205032.tif 000004
【図２−２】
2008205032.tif 000005
【図２−３】
2008205032.tif 000006
【図２−４】
2008205032.tif 000007
【図２−５】
2008205032.tif 000008
【図３】
2008205032.tif 000009
【図４】
2008205032.tif 000010
【図５】
2008205032.tif 000011
【図６】
2008205032.tif 000012
【図７】
2008205032.tif 000013