(57)【要約】【課題】固定機能の処理装置のハードウェアの縮小化と、その部分を冗長救済するための仕組みを実現することが可能な半導体チップを提供する。【解決手段】複数のＰＥ＿Ａ１１−１〜１１−３とメモリユニット１３とがＡＸＩバス１２に接続され、さらに、ＰＥ＿Ａ１１−１〜１１−３におけるデータパス機能から加算機能と減算機能を削除したＰＥ＿Ｂ１１−４がＡＸＩバス１２に接続され、ＰＥ＿Ａ１１−１〜１１−３とＰＥ＿Ｂ１１−４とはインタフェース仕様が同じで内部構造が異なる。【選択図】図１
2008108055.tif 000002
【特許請求の範囲】
【請求項１】
インタフェース仕様が同じで内部構造の異なる２つ以上の処理装置を含み、
少なくとも一つの処理装置が一つまたは複数の処理装置の機能を代替可能に形成されている
半導体チップ。
【請求項２】
一つまたは複数の処理装置の機能を代替可能な処理装置が冗長用処理装置として配置され、当該冗長用処理装置を用いて他の処理装置の冗長救済が可能である
請求項１記載の半導体チップ。
【請求項３】
機能が同じである複数の処理装置を含む半導体チップであって、
前記処理装置で実現可能な機能が固定化可能である場合、当該処理装置は他の処理装置とインタフェース仕様は同じにして固定化可能な機能が固定化されている
半導体チップ。
【請求項４】
前記機能が固定化可能な処理装置は、前記処理装置のインタフェース仕様と同様のワイヤードロジックによって代替されている
請求項３記載の半導体チップ。
【請求項５】
前記機能が固定化可能な処理装置は、未使用の機能が削除または簡易化されている
請求項３記載の半導体チップ。
【請求項６】
前記機能が固定化可能な処理装置は、他の処理装置より高い機能が付加されている
請求項３記載の半導体チップ。
【請求項７】
冗長救済のために、必要な処理装置よりも多い数の処理装置が組み込まれている
請求項３記載の半導体チップ。
【請求項８】
故障した処理装置がある場合、当該故障した処理装置のアドレスを冗長用処理装置のアドレスに設定し、当該故障した処理装置のアドレスを無効アドレスに設定して冗長救済が行われる
請求項７記載の半導体チップ。
【請求項９】
複数のリングハブがリング状に接続されたリングバスを有し、
前記複数の処理装置は対応する前記リングハブに接続され、
故障した処理装置がある場合、当該故障した処理装置のアドレスを冗長用処理装置のアドレスに設定し、当該故障した処理装置のアドレスを無効アドレスに設定して冗長救済が行われる
請求項７記載の半導体チップ。
【請求項１０】
複数のルータが接続されたルーティング装置を有し、
前記複数の処理装置は対応するルータに接続され、
故障した処理装置がある場合、当該故障した処理装置のアドレスを冗長用処理装置のアドレスに設定し、当該故障した処理装置のアドレスを無効アドレスに設定して冗長救済が行われる
請求項７記載の半導体チップ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プロセッサエレメント等の処理装置を複数含む半導体チップに関するものである。
【背景技術】
【０００２】
複数の同一プロセッサエレメント（Processing Element：ＰＥ）を含む半導体チップにおいて、ＰＥアレーを用いて必要な機能を実現しようとする技術的な提案は多い。ただしWired-Logic (ＷＬ)との性能差は大きく１０倍以上はある。
【０００３】
ＰＥアレーの例としては、特許文献１に開示された技術が知られている（たとえば特許文献１参照）。
【０００４】
特許文献１に開示されたデータ処理装置においては、サイクル毎に再構成可能な論理回路ハード制御情報を格納したＰＥがアレー状に配置され、複数のサイクルベースマッピング情報とサイクルベースマッピング情報の選択機構を持つことで、ＰＥをさまざまな論理にプログラム可能となっている。
【特許文献１】ＷＯ  ２００６／０４６７１１  Ａ１
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、上記のデータ処理装置においては、２入力ＮＡＮＤを実現する場合、スタンダードセルでの２入力ＮＡＮＤに比較して１０倍以上の面積増となり、消費電力も増加する。
ところが、部分的には一定の機能を実現すればよい場合が多く、そのような場合でも１０倍以上大きなハードウェアをかかえることは非常に効率が悪いことになる。
【０００６】
画像の圧縮伸張などを行う中心的な回路としてＤＣＴ（デスクリートコサイントランスフォーメーション）回路などがあるが、このような回路はすべての状況で使うこともあり、動的に再構成する必要がなく、一定の機能でよい。
さらに、単純に固定回路に置き換えてＰＥのインタフェースをくずしてしまうと、その固定回路に対して冗長化ができなくなり、チップの歩留まりを落とすことになる。
【０００７】
本発明は、固定機能の処理装置のハードウェアの縮小化と、その部分を冗長救済するための仕組みを実現することが可能な半導体チップを提供することにある。
【課題を解決するための手段】
【０００８】
本発明の第１の観点の半導体チップは、インタフェース仕様が同じで内部構造の異なる２つ以上の処理装置を含み、少なくとも一つの処理装置が一つまたは複数の処理装置の機能を代替可能に形成されている。
【０００９】
好適には、一つまたは複数の処理装置の機能を代替可能な処理装置が冗長用処理装置として配置され、当該冗長用処理装置を用いて他の処理装置の冗長救済が可能である。
【００１０】
本発明の第２の観点は、機能が同じである複数の処理装置を含む半導体チップであって、前記処理装置で実現可能な機能が固定化可能である場合、当該処理装置は他の処理装置とインタフェース仕様は同じにして固定化可能な機能が固定化されている。
【００１１】
好適には、前記機能が固定化可能な処理装置は、前記処理装置のインタフェース仕様と同様のワイヤードロジックによって代替されている。
【００１２】
好適には、前記機能が固定化可能な処理装置は、未使用の機能が削除または簡易化されている。
【００１３】
好適には、前記機能が固定化可能な処理装置は、他の処理装置より高い機能が付加されている。
【００１４】
好適には、冗長救済のために、必要な処理装置よりも多い数の処理装置が組み込まれている。
【００１５】
好適には、故障した処理装置がある場合、当該故障した処理装置のアドレスを冗長用処理装置のアドレスに設定し、当該故障した処理装置のアドレスを無効アドレスに設定して冗長救済が行われる。
【００１６】
好適には、複数のリングハブがリング状に接続されたリングバスを有し、前記複数の処理装置は対応する前記リングハブに接続され、故障した処理装置がある場合、当該故障した処理装置のアドレスを冗長用処理装置のアドレスに設定し、当該故障した処理装置のアドレスを無効アドレスに設定して冗長救済が行われる。
【００１７】
好適には、複数のルータが接続されたルーティング装置を有し、前記複数の処理装置は対応するルータに接続され、故障した処理装置がある場合、当該故障した処理装置のアドレスを冗長用処理装置のアドレスに設定し、当該故障した処理装置のアドレスを無効アドレスに設定して冗長救済が行われる。
【００１８】
本発明によれば、半導体チップは、インタフェース仕様が同じで内部構造の異なる２つ以上の処理装置が組み込まれる。
この場合、少なくとも一つの処理装置が一つまたは複数の処理装置の機能を代替可能に形成される。
【発明の効果】
【００１９】
本発明によれば、固定機能の処理装置のハードの縮小化と、その部分を冗長救済するための仕組みを実現することができる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の実施形態を図面に関連付けて説明する。
【００２１】
図１は、本発明の第１の実施形態に係る半導体チップの構成例を示すブロック図である。
【００２２】
図１の半導体チップ（半導体集積装置）１０は、インタフェース仕様が同じである複数（図１では４）のＰＥ（プロセッサエレメント） Ａ１１−１〜１１−３、ＰＥ Ｂ１１−４、接続バスであるＡＸＩ(Advanced eXtensible Interface)バス１２、およびメモリユニット１３を有する。
【００２３】
本第１の実施形態においては、３つのＰＥ Ａ１１−１〜１１−３はインタフェース仕様が同じで、かつ、内部構造も同じものとして構成されている。
そして、ＰＥ Ｂ１１−４は、他の３つのＰＥ Ａ１１−１〜１１−３とインタフェース仕様は同じであるが、内部構造が異なる。
なお、図１においては、図面の簡単化のため、同一構成を有するＰＥ Ａ１１−１〜１１−３のうち、ＰＥ Ａ１１−１のみ具体的な構成を示している。
【００２４】
基本的に、本実施形態の半導体チップ１０は、インタフェース仕様が同じで内部構造の異なるＰＥを２つ以上有し、少なくとも一つのＰＥが一つまたは複数のＰＥの機能を代替可能な半導体デバイスとして構成される。
【００２５】
複数の同一ＰＥを含む半導体チップにおいて、ＰＥで実現していた機能が固定的にできることがわかった場合に、ＰＥのインタフェース仕様と同様のワイヤードロジック（ＷＬ）などによって機能を固定的にできるＰＥを入れ替える処理を行う。
また、ＷＬとの入れ替えではなくても、ＰＥの中で使わない機能を削除または、簡易化したＰＥまたは一部をＷＬで実現したＰＥと置き換えることで、チップ面積を削減し、チップコストの削減を行う。
換言すれば、機能の入れ替え対象のＰＥは、元のＰＥから所定の機能を削除または簡易化したデータパスを持つように形成される。
【００２６】
なお、ＰＥとはデータ処理を行う機構であり、シーケンサとデータパスから構成されるプロセッサ、あるいは、一定の論理機構をプログラムできるルックアップテーブル（ＬＵＴ）などの機構であってもよい。
【００２７】
図１の半導体チップ１０においては、複数のＰＥ＿Ａ１１−１〜１１−３とメモリユニット１３とがＡＸＩバス１２に接続され、さらに、ＰＥ＿Ａ１１−１〜１１−３におけるデータパス機能から加算機能と減算機能を削除したＰＥ＿Ｂ１１−４がＡＸＩバス１２に接続されている。
【００２８】
複数のＰＥ＿Ａ１１−１〜１１−３は、メモリ制御モジュール１１１、命令デコードモジュール１１２、マルチプレクサ１１３、レジスタファイル１１４、およびデータパスモジュール１１５を有する。
【００２９】
データパスモジュール１１５は、たとえば加算機能、減算機能、論理積機能、および論理和機能を含んで構成される。
ＰＥ＿Ａ１１−１〜１１−３においては、たとえばメモリ制御モジュール１１１、命令デコードモジュール１１２、およびマルチプレクサ１１３によりインタフェースとしての処理機能を発現するように構成されている。
【００３０】
ＰＥ＿Ｂ１１−４は、メモリ制御モジュール１１１、命令デコードモジュール１１２、マルチプレクサ１１３、レジスタファイル１１４、およびデータパスモジュール１１６を有する。
【００３１】
ＰＥ＿Ｂ１１−４においても、たとえばメモリ制御モジュール１１１、命令デコードモジュール１１２、およびマルチプレクサ１１３によりインタフェースとしての処理機能を発現するように構成されている。
すなわち、ＰＥ Ｂ１１−４は、ＰＥ Ａ１１−１〜１１−３とインタフェース仕様が同じである。
【００３２】
そして、前述したように、データパスモジュール１１６は、ＰＥ Ａ１１−１〜１１−３におけるデータパスモジュール１１５の加算機能、減算機能、論理積機能、および論理和機能のうちの、加算機能および減算機能を削除した論理積機能および論理和機能を有する。
【００３３】
すなわち、ＰＥ Ｂ１１−４とＰＥ Ａ１１−１〜１１−３はインタフェース仕様が同じであり、ＰＥ Ｂ１１−４は、元のＰＥ Ａから所定の機能を削除したデータパスモジュール１１６を持つように形成されている。
【００３４】
次に、上記構成による動作を、インタフェース仕様が同じで内部構造が異なるＰＥ ＡとＰＥ Ｂの動作を中心に説明する。
【００３５】
ＰＥ＿Ａの動作は典型的なプロセッサの動作であり、メモリ制御モジュール１１１により命令コードをＡＸＩバス１２を介してメモリユニット１３から読み出し、命令デコードモジュール１１２にて読み出した命令コードを解読して、解読した命令コードに対応したシーケンス制御を行う。
命令のデコード結果に従い、メモリ制御モジュール１１１を通してメモリユニット１３またはレジスタファイル１１４から演算に使用するデータを、マルチプレクサ１１３を用いて選択してデータパスモジュール１１５に伝達する。
データパスモジュール１１５においては、命令コードの解読結果を用いて、指示されたデータを演算指示に従って演算を行い、演算結果を、モリ制御モジュール１１１を通してメモリユニット１３に、または直接的にレジスタファイル１１４に書き戻す。
【００３６】
ＰＥ＿ＢにおいてもＰＥ＿Ａとほぼ同じ動作を行うが、ＰＥ＿Ｂに対しては加算と減算を行わないプログラムのみを与えて実行させる。
これは非常に簡単な例であるが、特定な用途の機能を常に実行する場合に、その特定用途に限定したＰＥとして他の不特定用途に対応するＰＥ＿Ａなどのかわりに使用することで、半導体チップの面積、消費電力を削減可能となる。
さらにＰＥ＿Ｂに関しては、命令のデコード機能なども簡易化することが可能となる。
【００３７】
以上説明したように、本第１の実施形態によれば、複数のＰＥ＿Ａ１１−１〜１１−３と、ＰＥ＿Ａ１１−１〜１１−３におけるデータパス機能から加算機能と減算機能を削除したＰＥ＿Ｂ１１−４とを有し、ＰＥ＿Ａ１１−１〜１１−３とＰＥ＿Ｂ１１−４は、メモリユニット１３が接続されたＡＸＩバス１２に接続されていることから、半導体チップの面積、消費電力を削減でき、チップコストの削減を実現することが可能である。
【００３８】
図２は、本発明の第２の実施形態に係る半導体チップの構成例を示すブロック図である。
【００３９】
本第２の実施形態に係る半導体チップ１０Ａが上述した第１の実施形態に係る半導体チップ１０と異なる点は、本来の機能を有するＰＥ Ａから所定の機能を削除したデータパスを持つＰＥ Ｂ１１−４の代わりに、ＰＥ Ａよりもより機能の高いデータパスを持つＰＥ Ｃ１１−５を設けたことにある。
【００４０】
より具体的には、複数のＰＥ＿Ａ１１−１〜１１−３とメモリユニット１３がＡＸＩバス１２に接続され、さらに、ＰＥ＿Ａ１１−１〜１１−３におけるデータパス機能に関して、ＰＥ＿Ａでは複数のクロックステップでの実行が必要な機能に関して、必要な処理のデータフローグラフに従った専用回路により、ＰＥ＿Ａよりも少ないクロックステップにて演算結果が得られるデータパスモジュール１１７を構成したＰＥ＿Ｃ１１−５がＡＸＩバス１２に接続されている。
【００４１】
そして、ＰＥ Ｃ１１−５は、データパスモジュール１１５とデータパスモジュール１１７の演算結果を選択し、メモリ制御モジュール１１１およびレジスタファイル１１４に供給するマルチプレクサ１１８を有する。
また、データパスモジュール１１７は、２つの乗算器１１７１，１１７２と、乗算器１１７１と乗算器１１７２の乗算結果を加算する加算器１１７３とを有する。
【００４２】
ＰＥ＿Ｃ１１−５においては、ＰＥ＿Ａ１１−１〜１１−３における加算演算と減算演算を複数の命令コードの組み合わせによって２回の乗算を行いその結果を加算するという処理を、一回のクロックステップで乗算器１１７１，１１７２による乗算二回と加算器１１７３による加算一回を行い、その結果を、マルチプレクサ１１８を介してレジスタファイル１１４やメモリ制御モジュール１１１を通してメモリユニット１３に書き戻す。
【００４３】
本第２の実施形態によれば、ＰＥ＿Ａよりもクロックステップが少なくなった分、ＰＥ＿Ｃの内部ではクロック周波数を下げることが可能となり、外部からはＰＥ＿ＡとＰＥ＿Ｃは同じインタフェース仕様でありながら、動作周波数が低く、同じ処理を行うＰＥ＿ＡとＰＥ＿Ｃの消費電力を比較するとＰＥ＿Ｃの消費電力を低く抑えることが可能となる。
また、ＰＥ＿Ｃにおいては乗算結果を直接加算器１１７３に伝達するため、ＰＥ＿Ａよりもレジスタファイルへの書き込み読み出しなどの回数を減らすことが可能であり、さらに消費電力が減ることになる。
【００４４】
なお、上述した第１および第２の実施形態のように、一つまたは複数のＰＥの機能を代替可能なＰＥを用いて他のＰＥの冗長救済を行う半導体チップを構成することが可能である。
【００４５】
前述したように、第１および第２の実施形態においては、複数の同一ＰＥを含む半導体チップにおいて、ＰＥで実現していた機能が固定的にできることがわかった場合に、ＰＥのインタフェース仕様と同様のワイヤードロジック（ＷＬ）などによって機能を固定的にできるＰＥを入れ替える処理を行う。
また、ＷＬとの入れ替えではなくても、ＰＥの中で使わない機能を削除または、簡易化したＰＥまたは一部をＷＬで実現したＰＥと置き換えることで、チップ面積を削減し、チップコストの削減を行う。
このような構成の半導体チップを冗長救済するために必要なＰＥ数よりも多い数のＰＥを組み込むことで、歩留まりが高くてＰＥの数の増加によるチップ面積増を考慮してもより良品数を多く取得可能な半導体チップが製造可能となる。
【００４６】
たとえば、リングバス、ルーティング装置など、処理を行うＰＥの位置が変わっても問題のないアーキテクチャによるＰＥ間接続の場合などでは、リングバスまたはルーティング構成の中にＰＥをひとつ以上冗長用として配置することで、ＰＥまたはＷＬ部分の故障を救済することが可能となる。
【００４７】
図３は、本発明の第３の実施形態に係るリングバスの接続形態に冗長用ＰＥを配置した半導体チップの構成例を示す図である。
【００４８】
図３の半導体チップ２０は、８つのリングハブ２１−０〜２１−７を有するリングバス２１、必要な数の通常のＷＬまたはＰＥ２２−０〜２２−６、および冗長ＰＥ２２−７を有する。
【００４９】
リングバス２１は、８個のリングハブ２１−０〜２１−７がリング状に接続されている。
そして、リングハブ２１−０にＷＬ（０）２２−０が接続され、リングハブ２１−１にＰＥ（１）２２−１が接続され、リングハブ２１−２にＰＥ（２）２２−２が接続され、リングハブ２１−３にＰＥ（３）２２−３が接続され、リングハブ２１−４に冗長ＰＥ２２−７が接続され、リングハブ２１−５にＰＥ（４）２２−４が接続され、リングハブ２１−６にＷＬ（５）２２−５が接続され、リングハブ２１−７にＷＬ（６）２２−６が接続されている。
【００５０】
図４は、リングバスにおいて、データパケットを他のＰＥに伝達する様子を説明するためのフローチャートである。
【００５１】
たとえば、ＰＥがデータ転送先アドレスと自分のアドレスである転送元アドレスをデータパケットに付加して、自分の直下のリングハブから次のリングハブに向かってデータパケットを転送する（ＳＴ１）。
【００５２】
次のリングハブでは転送先のアドレスと自分のアドレスが一致するか否かを判定する（ＳＴ２）。一致した場合は、対応するＰＥにデータパケットを渡して転送終了である（ＳＴ３）。
ステップＳＴ２において不一致の場合には、データパケットの転送元アドレスと自分のアドレスの比較を行う（ＳＴ４）。
ステップＳＴ３において不一致の場合には、次のリングハブへデータパケットをそのまま転送する（ＳＴ５）。
【００５３】
ステップＳＴ３において一致した場合には、リングを一巡しても受け取り相手が見つからなかったパケットであることになるので、そのデータパケットを破棄し、ＰＥへは転送できなかったことを通知して終わりとなる（ＳＴ６）。
【００５４】
このような仕組みにより、リングハブのアドレスを操作することで、それぞれのＰＥの役割を変更することが可能となり、ＰＥの冗長化が実現できる。
【００５５】
図３のリングバスの場合の例では、たとえばＰＥ（２）２２−２が故障した場合には、ＰＥ（２）２２−２のパケットアドレスを冗長ＰＥ２２−７に設定し、ＰＥ（２）２２−２のパケットアドレスを無効アドレスに設定することで、ＰＥ（２）２２−２へのデータパケットは冗長ＰＥ２２−７で処理することが可能となる。
ＷＬ（５）２２−５などが故障した場合でも同様にパケットアドレスの変更でＷＬ（５）２２−５で処理するパケットを冗長ＰＥ２２−７に処理させることが可能となる。
【００５６】
本第３の実施形態によれば、歩留まりが高くてＰＥの数の増加によるチップ面積増を考慮してもより良品数を多く取得可能な半導体チップが製造可能となる。
【００５７】
図５は、本発明の第４の実施形態に係るルーティングの接続形態に冗長用ＰＥを配置した半導体チップの構成例を示す図である。
【００５８】
図５の半導体チップ３０は、１２個のルータ３１−０〜３１−１１を有するルーティング装置３１、必要な通常のＷＬまたはＰＥ３２−０〜３２−１０、および冗長ＰＥ３２−１１を有する。
【００５９】
ルーティング装置３１において、ルータ３１−０は、ルータ３１−１およびルータ３１−４と接続され、かつ、ルータ３１−０にはＷＬ（０）３２−０が接続されている。
ルータ３１−１は、ルータ３１−０、ルータ３１−２、およびルータ３１−５と接続され、かつ、ルータ３１−１にはＷＬ（１）３２−１が接続されている。
ルータ３１−２は、ルータ３１−１、ルータ３１−３、およびルータ３１−６と接続され、かつ、ルータ３１−２にはＰＥ（２）３２−２が接続されている。
ルータ３１−３は、ルータ３１−２およびルータ３１−７と接続され、かつ、ルータ３１−３にはＰＥ（３）３２−３が接続されている。
【００６０】
ルータ３１−４は、ルータ３１−０、ルータ３１−５、およびルータ３１−８と接続され、かつ、ルータ３１−４にはＷＬ（４）３２−４が接続されている。
ルータ３１−５は、ルータ３１−１、ルータ３１−４、ルータ３１−６、およびルータ３１−９と接続され、かつ、ルータ３１−５にはＰＥ（５）３２−５が接続されている。
ルータ３１−６は、ルータ３１−２、ルータ３１−５、ルータ３１−７、およびルータ３１−１０と接続され、かつ、ルータ３１−６にはＰＥ（６）３２−６が接続されている。
ルータ３１−７は、ルータ３１−３、ルータ３１−６、およびルータ３１−１１と接続され、かつ、ルータ３１−７にはＰＥ（７）３２−７が接続されている。
【００６１】
ルータ３１−８は、ルータ３１−４およびルータ３１−９と接続され、かつ、ルータ３１−８にはＰＥ（８）３２−８が接続されている。
ルータ３１−９は、ルータ３１−５、ルータ３１−８、およびルータ３１−１０と接続され、かつ、ルータ３１−９にはＰＥ（９）３２−９が接続されている。
ルータ３１−１０は、ルータ３１−６、ルータ３１−９、およびルータ３１−１１と接続され、かつ、ルータ３１−１０にはＰＥ（１０）３２−１０が接続されている。
ルータ３１−１１は、ルータ３１−７およびルータ３１−１０と接続され、かつ、ルータ３１−１１には冗長ＰＥ３２−１１が接続されている。
【００６２】
図５のルーティングの場合の例でも、図３のリングバスの例と同様で、故障したＰＥまたはＷＬのパケットアドレスを無効化して、交換する冗長ＰＥ３２−１１に故障したＰＥまたはＷＬのパケットアドレスを設定することで故障の回避が可能となる。
【００６３】
本第４の実施形態によれば、歩留まりが高くてＰＥの数の増加によるチップ面積増を考慮してもより良品数を多く取得可能な半導体チップが製造可能となる。
【００６４】
以上説明したような構成を有することから、本実施形態の半導体チップによれば、次のような効果が実現可能となっている。
動作効率アップした分は消費電力対策に当てる、より低リークなトランジスタを使った設計が可能となる。
より低電圧での動作が可能となる。
より長い時間パワーゲートで電源切断可能である。
ＰＥで機能検証を行い、機能が固定した時点で固定回路に置き換えることで開発効率が向上する。
ＰＥを変更しない場合に比較して面積が小さくなり良品数が増加し、チップ単価を下げることが可能となる。
【図面の簡単な説明】
【００６５】
【図１】本発明の第１の実施形態に係る半導体チップの構成例を示すブロック図である。
【図２】本発明の第２の実施形態に係る半導体チップの構成例を示すブロック図である。
【図３】本発明の第３の実施形態に係るリングバスの接続形態に冗長用ＰＥを配置した半導体チップの構成例を示す図である。
【図４】リングバスにおいて、データパケットを他のＰＥに伝達する様子を説明するためのフローチャートである。
【図５】本発明の第４の実施形態に係るルーティングの接続形態に冗長用ＰＥを配置した半導体チップの構成例を示す図である。
【符号の説明】
【００６６】
１０，１０Ａ・・・半導体チップ、１１−１〜１１−３・・・ＰＥ Ａ、１１−４・・・ＰＥ Ｂ、１１１・・・メモリ制御モジュール、１１２・・・命令デコードモジュール、１１３・・・マルチプレクサ、１１４・・・レジスタファイル、１１５，１１６，１１７・・・データパスモジュール、１２・・・ＡＸＩバス、１３・・・メモリユニット、２０・・・半導体チップ、２１・・・リングバス、２１−０〜２１−７・・・リングハブ、２２−０〜２２−６・・・通常のＷＬまたはＰＥ、２２−７・・・冗長ＰＥ、３０・・・半導体チップ、３１・・・ルーティング装置、３１−０〜３１−１１・・・ルータ、３２−０〜３２−１０・・・通常のＷＬまたはＰＥ、３２−１１・・・冗長ＰＥ。
【図１】
2008108055.tif 000003
【図２】
2008108055.tif 000004
【図３】
2008108055.tif 000005
【図４】
2008108055.tif 000006
【図５】
2008108055.tif 000007