(57)【要約】【課題】出力ショート時における電力損失を抑制する電源装置を提供する。【解決手段】入力電圧ＶINから中間電圧Ｖａを生成する中間電圧生成回路１０と、中間電圧生成回路１０を制御して、中間電圧Ｖａを一定にする中間電圧制御回路１１と、制御された中間電圧Ｖａを降下して出力電圧ＶOUTを生成するドロッパ１２と、出力電圧ＶOUTが出力される出力端子ＯVH、ＯVL間のショート時に、中間電圧制御回路１１を制御して中間電圧Ｖａを変更する変更回路１５とを備える。【選択図】図１
2008108119.tif 000002
【特許請求の範囲】
【請求項１】
入力電圧から中間電圧を生成する中間電圧生成回路と、
前記中間電圧生成回路を制御して、前記中間電圧を一定にする中間電圧制御回路と、
前記制御された中間電圧を降下して出力電圧を生成するドロッパと、
前記出力電圧が出力される出力端子間のショート時に、前記中間電圧制御回路を制御して前記中間電圧を変更する変更回路
とを備えることを特徴とする電源装置。
【請求項２】
前記中間電圧生成回路が、
可飽和リアクトルを有するマグアンプと、
前記マグアンプの出力電圧を整流し平滑して前記中間電圧を生成する整流平滑回路
とを備えることを特徴とする請求項１に記載の電源装置。
【請求項３】
前記中間電圧制御回路が、前記中間電圧に応じて前記マグアンプを流れる電流を調整して前記マグアンプのインピーダンスを変化させることを特徴とする請求項２に記載の電源装置。
【請求項４】
前記ドロッパを制御して、前記出力電圧に応じて前記電圧降下の大きさを調整するドロッパ制御回路を更に備えることを特徴とする請求項１乃至３のいずれか１項に記載の電源装置。
【請求項５】
前記ドロッパに流れる最大電流を一定値以下に制限するピーク電流制限回路を更に備えることを特徴とする請求項１乃至４のいずれか１項に記載の電源装置。
【請求項６】
前記変更回路が、前記ショート時に、前記ドロッパに流れる電流をパルス形状に制御する電流制御回路を更に備えることを特徴とする請求項１乃至５のいずれか１項に記載の電源装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源装置に係り、特にドロッパ制御方式の回路を有するスイッチング電源装置に関する。
【背景技術】
【０００２】
マグアンプ制御方式等のパルス幅変調（ＰＷＭ）方式の回路（以下において、単に「ＰＷＭ方式回路」という。）とドロッパ制御方式の回路（以下において、単に「ドロッパ方式回路」という。）とで構成されたスイッチング電源装置が使用されている（例えば、特許文献１参照。）。「ＰＷＭ方式」では、周期を一定にしたパルスの「１」と「０」の割合を可変することで出力の平均値を制御し、定電圧を出力する。「ドロッパ制御方式」は電圧降下を制御する方式であり、例えばトランジスタのコレクタ・エミッタ間のドロップ電圧を変えることにより、出力電圧を可変とする。
【０００３】
上記のスイッチング電源装置では、トランスの１次側の巻線の交流電圧によって誘起される２次側の巻線の交流電圧が、ＰＷＭ方式回路によって定電圧になるように制御される。ＰＷＭ方式回路によって定電圧に制御された電圧は、ドロッパ方式回路に入力される。その結果、上記のスイッチング電源装置においては、負荷変動に対する応答は速いが入力される電圧が高いほど電力損失が大きいドロッパ方式回路の欠点を、ＰＷＭ方式回路と組み合わせることで解消できる。
【０００４】
しかしながら、上記の電源装置においては、ドロッパ方式回路の出力端子間においてショートが発生した場合に、ドロッパ方式回路に流れる電流とドロッパ方式回路に入力する電圧の積が、ドロッパ方式回路の電力損失となる。そのため、ピーク電流制限回路等によって出力端子間のショート時にドロッパ方式回路に流れる電流が一定に制御されても、ドロッパ方式回路に過大な電力損失が発生するという問題があった。
【特許文献１】特開２００４−３０５３３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、出力端子間のショート時における電力損失を抑制する電源装置を提供する。
【課題を解決するための手段】
【０００６】
本発明の一態様によれば、（イ）入力電圧から中間電圧を生成する中間電圧生成回路と、（ロ）中間電圧生成回路を制御して、中間電圧を一定にする中間電圧制御回路と、（ハ）制御された中間電圧を降下して出力電圧を生成するドロッパと、（ニ）出力電圧が出力される出力端子間のショート時に、中間電圧制御回路を制御して中間電圧を変更する変更回路とを備える電源装置が提供される。
【発明の効果】
【０００７】
本発明によれば、出力端子間のショート時における電力損失を抑制する電源装置を提供できる。
【発明を実施するための最良の形態】
【０００８】
次に、図面を参照して、本発明の第１及び第２の実施の形態を説明する。以下の図面の記載において、同一または類似の部分には同一または類似の符号を付している。また、以下に示す第１及び第２の実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、構成部品の構造、配置等を下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
【０００９】
（第１の実施の形態）
本発明の第１の実施の形態に係る電源装置１は、図１に示すように、１次側電圧供給回路２によって発生されるトランスＴの１次側の巻線Ｎ１の交流電圧によって２次側の巻線Ｎ２に誘起される交流電圧を入力電圧ＶINとして、入力電圧ＶINから一定の出力電圧ＶOUTを生成する電源装置である。電源装置１は、入力電圧ＶINから中間電圧Ｖａを生成する中間電圧生成回路１０と、中間電圧生成回路１０を制御して、中間電圧Ｖａを一定にする中間電圧制御回路１１と、制御された中間電圧Ｖａを降下して出力電圧ＶOUTを生成するドロッパ１２と、出力電圧ＶOUTを出力する出力端子ＯVH、ＯVL間のショート時に、中間電圧制御回路１１を制御して中間電圧Ｖａを変更する変更回路１５とを備える。
【００１０】
以下において、出力電圧ＶOUTが出力される出力端子ＯVH、ＯVL間のショートを「出力ショート」という。出力端子ＯVLは例えば接地される。また、図１に示すように、電源装置１は、基準電圧Ｖref1、Ｖref2、及びＶref3をそれぞれ供給する第１基準電圧発生回路２０１、第２基準電圧発生回路２０２、及び第３基準電圧発生回路２０３を更に備える。基準電圧Ｖref1、Ｖref2、及びＶref3は、電源装置１の外部から供給されてもよい。
【００１１】
図１に示した中間電圧生成回路１０は、可飽和リアクトルＬ１を用いるマグアンプ１０１、及びマグアンプ１０１の出力電圧を整流し平滑して中間電圧Ｖａを生成する整流平滑回路１０２を有する。中間電圧Ｖａは、整流平滑回路１０２の出力として出力端子Ｏａと出力端子Ｏｂ間に出力される。マグアンプ１０１、中間電圧制御回路１１及び整流平滑回路１０２によって、マグアンプ制御方式のＰＷＭ方式回路が構成される。
【００１２】
可飽和リアクトルＬ１の一端は、トランスＴの２次側の巻線Ｎ２の巻き始め（図１に黒丸で示す。以下において同様。）に接続する。可飽和リアクトルＬ１の他端は、整流平滑回路１０２に接続する。巻線Ｎ２の巻き終わりは出力端子Ｏｂに接続される。
【００１３】
整流平滑回路１０２は、整流ダイオードＤ１、フライホイールダイオードＤ２、平滑コイルＬ２、平滑コンデンサＣ１、及び分割抵抗Ｒ１、Ｒ２を備える。整流ダイオードＤ１のアノードに可飽和リアクトルＬ１が接続し、カソードにフライホイールダイオードＤ２のカソード及び平滑コイルＬ２の一端が接続する。平滑コイルＬ２の他端に平滑コンデンサＣ１の一端が接続する。平滑コンデンサＣ１と平滑コイルＬ２の接続点は、出力端子Ｏａに接続する。また、平滑コンデンサＣ１の他端及びフライホイールダイオードＤ２のアノードは、それぞれ出力端子Ｏｂに接続する。
【００１４】
分割抵抗Ｒ１、Ｒ２は、出力端子Ｏａと出力端子Ｏｂ間に直列に接続される。分割抵抗Ｒ１と分割抵抗Ｒ２の接続点の電圧Ｖ12、及び第１基準電圧発生回路２０１からの基準電圧Ｖref1が中間電圧制御回路１１に入力される。
【００１５】
変更回路１５は、電流検出抵抗Ｒｔ、オペアンプ１５１及びコンパレータ１５２を有する。電流検出抵抗Ｒｔは、出力端子Ｏｂと出力端子ＯVL間に接続される。電流検出抵抗Ｒｔと出力端子Ｏｂとの接続点がオペアンプ１５１のマイナス側端子に接続し、電流検出抵抗Ｒｔと出力端子ＯVLとの接続点がオペアンプ１５１のプラス側端子に接続する。コンパレータ１５２のマイナス側端子にオペアンプ１５１の出力が入力され、コンパレータ１５２のプラス側端子に基準電圧Ｖref3が入力される。コンパレータ１５２の出力端子は、ダイオードＤ１５のカソードに接続する。ダイオードＤ１５のアノードは抵抗Ｒ１５の一端に接続し、抵抗Ｒ１５の他端は中間電圧制御回路１１と第１基準電圧発生回路２０１との接続点ｂに接続する。
【００１６】
電源装置１は、ドロッパ制御回路１３及びピーク電流制限回路１４を更に有する。また、出力端子ＯVHと出力端子ＯVL間にコンデンサＣ２が接続される。
【００１７】
ドロッパ制御回路１３は、ドロッパ１２を制御して、出力電圧ＶOUTに応じてドロッパ１２による中間電圧Ｖａの電圧降下の大きさを調整することにより、出力電圧ＶOUTを一定に制御する。つまり、ドロッパ１２及びドロッパ制御回路１３によってドロッパ方式回路が構成される。出力端子ＯVHと出力端子ＯVL間に分割抵抗Ｒ３、Ｒ４が直列接続され、分割抵抗Ｒ３とＲ４の接続点の電圧Ｖ34、及び基準電圧Ｖref2がドロッパ制御回路１３に入力される。図１は、ドロッパ１２がｎｐｎ型バイポーラトランジスタＱ１（以下において、単に「トランジスタＱ１」という。）で構成される例を示す。トランジスタＱ１のコレクタ電極に出力端子Ｏａが接続し、エミッタ電極にピーク電流制限回路１４が接続する。ドロッパ１２は、コレクタ−エミッタ間のドロップ電圧によって中間電圧Ｖａを電圧降下させて、出力電圧ＶOUTを生成する。
【００１８】
ピーク電流制限回路１４は、ドロッパ１２に流れる最大電流を一定値以下に制限する。ピーク電流制限回路１４はドロッパ１２と出力端子ＯVH間に配置され、ピーク電流制限回路１４にドロッパ１２の出力が入力する。
【００１９】
以下に、中間電圧生成回路１０及び中間電圧制御回路１１の動作について説明する。中間電圧制御回路１１は、中間電圧Ｖａと基準電圧Ｖref1との差に応じて中間電圧生成回路１０のマグアンプ１０１を流れる電流値を調整し、マグアンプ１０１のインピーダンスを変化させる。
【００２０】
具体的には、中間電圧制御回路１１は、中間電圧Ｖａが分割抵抗Ｒ１と分割抵抗Ｒ２とで分圧された電圧Ｖ12と基準電圧Ｖref1とを比較する。基準電圧Ｖref1は、中間電圧Ｖａが所望の目標電圧である場合に、分圧された電圧Ｖ12と基準電圧Ｖref1が等しくなるように予め設定される。そして中間電圧制御回路１１は、比較した結果に応じた電圧を中間電圧生成回路１０に出力する。例えば、基準電圧Ｖref1が電圧Ｖ12より小さい場合、つまり中間電圧Ｖａが所望の電圧より大きい場合は、中間電圧制御回路１１の出力がローレベルになる。そのため、中間電圧制御回路１１から可飽和リアクトルＬ１に電流（以下において、「リセット電流」という。）が流れ、リセット電流の大きさに対応した可飽和リアクトルＬ１の磁束のリセットが行われる。磁束のリセットが行われると、可飽和リアクトルＬ１は飽和状態から非飽和状態になる。
【００２１】
非飽和状態になると可飽和リアクトルＬ１のインダクタンスが大きくなる。そのため、次に巻線Ｎ２から可飽和リアクトルＬ１に正方向の電圧Ｅが印加された時に、磁束のリセット量に対応した時間ΔＴだけ遅れて電流が流れ始める。「磁束（ΔΦ）＝電圧時間積（時間ΔＴ×電圧Ｅ）」の関係より、ΔＴ＝ΔΦ／Ｅとなる。一方、中間電圧Ｖａが所望の電圧より小さい場合は、リセット電流が流れない。中間電圧制御回路１１は、マグアンプ１０１を流れる電流値を調整して可飽和リアクトルＬ１の磁束のリセット量ΔΦを制御することにより、ダイオードＤ１を流れるパルス電流のパルス幅を変化させる。つまり、可飽和リアクトルＬ１の出力電圧が所定の目標電圧になるようにデューティが調整されたパルス信号が、マグアンプ１０１から出力される。マグアンプ１０１の出力電圧は、整流平滑回路１０２によって整流及び平滑され中間電圧Ｖａとして、ドロッパ１２に供給される。
【００２２】
以上に説明したように、中間電圧制御回路１１によってマグアンプ１０１の出力電圧がＰＷＭ制御され、中間電圧Ｖａが安定化される。可飽和リアクトルＬ１から出力されるパルス信号のデューティを決定するリセット電流の大きさは、基準電圧Ｖref1と中間電圧Ｖａの差に応じて定まる接続点ａの電位に依存する。そのため、中間電圧Ｖａが所望の目標電圧になるように基準電圧Ｖref1が設定される。
【００２３】
次に、ドロッパ制御回路１３が、出力電圧ＶOUTに応じてドロッパ１２における電圧降下の大きさを調整することにより、ドロッパ１２が所望の電圧を出力する方法を説明する。ドロッパ制御回路１３は、トランジスタＱ１のベース電流を調整してコレクタ−エミッタ間のドロップ電圧を変えることにより、ドロッパ１２の出力電圧を一定に制御する。
【００２４】
具体的には、ドロッパ制御回路１３は、出力電圧ＶOUTが分割抵抗Ｒ３と分割抵抗Ｒ４とで分圧された電圧Ｖ34と基準電圧Ｖref2とを比較する。基準電圧Ｖref2は、出力電圧ＶOUTが所望の目標電圧である場合に、分圧された電圧Ｖ34が基準電圧Ｖref2に等しくなるように予め設定される。例えば基準電圧Ｖref2が電圧Ｖ34より小さい場合、つまり出力電圧ＶOUTが所望の出力電圧より大きい場合は、トランジスタＱ１のコレクタ−エミッタ間のドロップ電圧が大きくなるように、ドロッパ制御回路１３がトランジスタＱ１のベース電流を調整する。その結果、出力電圧ＶOUTは小さくなり、所望の出力電圧に設定される。
【００２５】
一方、出力電圧ＶOUTが所望の出力電圧より小さい場合は、トランジスタＱ１のコレクタ−エミッタ間のドロップ電圧が小さくなるように、ドロッパ制御回路１３がトランジスタＱ１のベース電流を調整する。その結果、出力電圧ＶOUTは大きくなり、所望の出力電圧に設定される。
【００２６】
ドロッパ１２の出力電圧は、ピーク電流制限回路１４を介して、出力端子ＯVH、ＯVLに接続される図示を省略する負荷に出力電圧ＶOUTとして供給される。
【００２７】
ピーク電流制限回路１４の動作を以下に説明する。ドロッパ１２の出力がピーク電流制限回路１４に入力し、ピーク電流制限回路１４はドロッパ１２を流れる電流の大きさを検出する。そして、出力ショート等によってドロッパ１２を流れる過大な電流によってトランジスタＱ１が破壊されないように、ピーク電流制限回路１４がドロッパ１２を流れる最大電流の値を一定値以下に制限する。
【００２８】
例えば、ピーク電流制限回路１４は、ドロッパ１２と出力端子ＯVH間に直列接続された制御用抵抗を有し、制御用抵抗における電位差を監視する。そして、出力ショート時に制御用抵抗の両端に生じる電位差に応じてドロッパ１２のトランジスタＱ１のベース電流を調整することによって、ピーク電流制限回路１４は、トランジスタＱ１の安全動作領域を超えないように、ドロッパ１２に流れる電流を制限する。つまり、トランジスタＱ１の制御用抵抗での電圧降下によって、出力ショート時にドロッパ１２を流れる電流は一定になる。制御用抵抗の値は、出力ショート時に予測されるドロッパ１２に流れる最大電流、及びトランジスタＱ１の耐圧等に応じて設定される。
【００２９】
上記のように、ピーク電流制限回路１４が出力ショート時にドロッパ１２に流れる電流が一定値を超えないように制御するため、出力ショートが発生してもドロッパ１２は破壊されない。そのため、出力ショートが解消すると、電源装置１は自動的に所望の出力電圧ＶOUTを出力する。
【００３０】
次に、変更回路１５の動作を説明する。変更回路１５は、出力ショート時に出力端子ＯVLから出力端子Ｏｂに流れる電流（以下において、「ショート電流」という。）を検出することにより、出力ショートの発生を検出する。出力ショートの発生を検出すると、変更回路１５は中間電圧Ｖａが低くなるように中間電圧制御回路１１を制御する。
【００３１】
変更回路１５のオペアンプ１５１は、電流検出抵抗Ｒｔの両端に発生する電圧を増幅して、コンパレータ１５２のマイナス側端子に出力する。コンパレータ１５２は、オペアンプ１５１の出力と基準電圧Ｖref3とを比較する。オペアンプ１５１の出力が基準電圧Ｖref3より大きい場合は、コンパレータ１５２の出力は負電位になる。基準電圧Ｖref3は、電源装置１に出力ショートが発生していない正常時におけるオペアンプ１５１の出力電圧より大きい値に設定される。
【００３２】
以下に、出力ショートが発生した場合の電源装置１の動作を、図２に示したタイミングチャートを用いて説明する。図２（ｂ）の「Ｉ（Ｑ１）」は、出力ショートが発生していない正常状態での電流値を０Ａとした場合のドロッパ１２を流れる電流、即ちトランジスタＱ１のコレクタ−エミッタ接合を流れる電流を示す。図２（ｃ）の「Ｖｂ」は、中間電圧制御回路１１と第１基準電圧発生回路２０１の接続点ｂの電位を示し、正常状態ではＶｂ＝Ｖref1である。図２（ｃ）では、正常時の接続点ｂの電位（基準電圧Ｖref1）を電位Ｖｂのハイレベルとしている。又、図２（ｅ）の「Ｑ１損失」は、「中間電圧Ｖａ×電流Ｉ（Ｑ１）」で定義されるドロッパ１２の電力損失を示す。
【００３３】
時刻ｔ１において出力ショートが発生すると、出力電圧ＶOUTは０Ｖとなり、電流検出抵抗Ｒｔにショート電流が流れる。このときピーク電流制限回路１４によって制限されるドロッパ１２を流れる電流Ｉ（Ｑ１）の値を、電流値ＩSHORTとする。
【００３４】
出力ショートが発生すると、ショート電流によって電流検出抵抗Ｒｔの両端に発生する電圧を増幅したオペアンプ１５１の出力は、基準電圧Ｖref3より大きく、コンパレータ１５２の出力は負電位になる。その結果、接続点ｂの電位Ｖｂがローレベルとなる。そのため、中間電圧制御回路１１は、マグアンプ１０１の可飽和リアクトルＬ１の高インピーダンス状態と低インピーダンス状態のデューティを、高インピーダンス状態が多くなるように制御する。その結果、中間電圧Ｖａが電圧ＶａLOWに低下し、出力ショート時のドロッパ１２の電力損失は、「ＶａLOW×ＩSHORT」となる。中間電圧Ｖａが電圧ＶａLOWに低下しない場合における出力ショート時のドロッパ１２の電力損失は「Ｖａ×ＩSHORT」であるため、図１に示した電源装置によれば、出力ショート時のドロッパ１２の電力損失を、「（Ｖａ−ＶａLOW）×ＩSHORT」だけ削減できる。
【００３５】
時刻ｔ２において出力ショートが解消されると、電流Ｉ（Ｑ１）は０Ａに戻る。ショート電流による電流検出抵抗Ｒｔの電圧降下がなくなるため、オペアンプ１５１の出力は基準電圧Ｖref3より小さくなり、接続点ｂの電位Ｖｂはハイレベル（基準電圧Ｖref1）になる。その結果、中間電圧Ｖａは出力ショートが発生する前の電圧に復帰し、出力電圧ＶOUTは所定の目標電圧になる。
【００３６】
上記のように、出力ショート時の中間電圧Ｖａは、接続点ｂの電位Ｖｂに依存する。出力ショート時の電位Ｖｂは、接続点ｂから変更回路１５に流れる電流によるダイオードＤ１５及び抵抗Ｒ１５における電圧降下に応じて定まる。したがって、正常時に対する出力ショート時の中間電圧Ｖａの低下量は、例えば抵抗Ｒ１５の電圧降下により調整できる。
【００３７】
以上に説明したように、本発明の第１の実施の形態に係る電源装置１によれば、出力ショート時に中間電圧Ｖａを低下させることにより、ドロッパ１２における電力損失を低減する電源装置を提供することができる。
【００３８】
（第２の実施の形態）
本発明の第２の実施の形態に係る電源装置１Ａは、図３に示すように、変更回路１５が、出力ショート時にドロッパ１２に流れる電流をパルス形状に制御する電流制御回路１６を更に備えることが、図１に示した電源装置１と異なる点である。その他の構成については、図１に示す第１の実施の形態と同様である。
【００３９】
電流制御回路１６は、コンパレータ１６１、ダイオードＤ１６１、Ｄ１６２、コンデンサＣ１６、及び抵抗Ｒ１６１〜Ｒ１６５を有する。コンパレータ１６１のマイナス側入力端子にダイオードＤ１６２のカソード、コンデンサＣ１６の一端、及び抵抗Ｒ１６４の一端が接続する。コンデンサＣ１６の他端及び抵抗Ｒ１６４の他端は、グランド（ＧＮＤ）に接続する。ダイオードＤ１６２のアノードに抵抗Ｒ１６２の一端が接続し、抵抗Ｒ１６２の他端にオペアンプ１５１の出力端子が接続する。
【００４０】
また、電源電圧を供給する電源線ＶｃｃとＧＮＤ間に分割抵抗Ｒ１６５、Ｒ１６３が直列に接続される。分割抵抗Ｒ１６５と分割抵抗Ｒ１６３の接続点は、コンパレータ１６１のプラス側入力端子に接続する。分割抵抗Ｒ１６５と分割抵抗Ｒ１６３の抵抗値は、分割抵抗Ｒ１６５と分割抵抗Ｒ１６３の接続点の電位が基準電圧Ｖref3になるように設定される。更に、分割抵抗Ｒ１６５と分割抵抗Ｒ１６３の接続点に抵抗Ｒ１６１の一端が接続し、抵抗Ｒ１６１の他端にダイオードＤ１６１のアノードが接続する。ダイオードＤ１６１のカソードは、コンパレータ１６１の出力端子に接続する。
【００４１】
図３に示す変更回路１５はダイオードＤ１７を更に備える。ダイオードＤ１７のアノードは、ダイオードＤ１５のアノードと抵抗Ｒ１５が接続する接続点ｃに接続され、ダイオードＤ１７のカソードは、コンパレータ１６１の出力端子とダイオードＤ１６１のカソードが接続する接続点ｄに接続される。
【００４２】
出力ショート時における電源装置１Ａ内の各部の電圧を、図４のタイミングチャートに示す。図２と同様に、図４（ｂ）の「Ｉ（Ｑ１）」は、出力ショートが発生していない正常状態での電流値を０Ａとした場合のドロッパ１２を流れる電流を示す。図４（ｇ）の「Ｖｂ」は、中間電圧制御回路１１と第１基準電圧発生回路２０１の接続点ｂの電位を示し、正常状態ではＶｂ＝Ｖref1である。図４（ｊ）の「Ｑ１損失」は、「中間電圧Ｖａ×電流Ｉ（Ｑ１）」で定義されるドロッパ１２の電力損失を示す。
【００４３】
また、図４（ｃ）の「Ｖ15」はコンパレータ１５２の出力端子の電位、図４（ｅ）の「Ｖ16(+)」はコンパレータ１６１のプラス側入力端子の電位、図４（ｄ）の「Ｖ16(-)」はコンパレータ１６１のマイナス側入力端子の電位、図４（ｆ）の「Ｖ16」はコンパレータ１６１の出力端子の電位をそれぞれ示す。図４（ｉ）の「Ｑ１」はトランジスタＱ１の導通状態を示し、図４（ｉ）におけるハイレベル及びローレベルは、トランジスタＱ１がそれぞれオン状態及びオフ状態であることを示す。
【００４４】
図４に示したタイミングチャートの時刻ｔ１において出力ショートが発生すると、出力電圧ＶOUTは０Ｖとなり、電流検出抵抗Ｒｔにショート電流が流れる。このときピーク電流制限回路１４によって制限されるドロッパ１２を流れる電流Ｉ（Ｑ１）の値を電流値ＩSHORTとする。
【００４５】
電流制御回路１６は、出力ショート時に電流検出抵抗Ｒｔを流れるショート電流の平均値を検出可能なように構成され、オペアンプ１５１の出力が抵抗Ｒ１６２及びダイオードＤ１６２を介して、コンパレータ１６１のマイナス側入力端子に入力する。コンパレータ１６１のマイナス側入力端子の電位Ｖ16(-)は、図４（ｄ）の波形を示す。このとき、抵抗Ｒ１６２とコンデンサＣ１６の時定数に応じてコンデンサＣ１６の充電が行われ、抵抗Ｒ１６４とコンデンサＣ１６の時定数に応じて放電が行われる。
【００４６】
また、コンパレータ１６１の出力が、ダイオードＤ１６１及び抵抗Ｒ１６１を介してコンパレータ１６１のプラス側入力端子に入力される。そのため、コンパレータ１６１のプラス側入力端子の電位Ｖ16(+)は、図４（ｄ）に示すヒステリシス特性を有し、パルス形状となる。
【００４７】
コンパレータ１６１のマイナス側入力端子の電位Ｖ16(-)及びプラス側入力端子の電位Ｖ16(+)に応じて、出力ショート時のコンパレータ１６１の出力端子の電位Ｖ16は図４（ｆ）に示すパルス形状となる。
【００４８】
コンパレータ１６１の出力がドロッパ１２に入力され、トランジスタＱ１の導通状態が電流制御回路１６によって制御される。具体的には、コンパレータ１６１の出力端子の電位Ｖ16がローレベルの場合に、トランジスタＱ１がオフするようにトランジスタＱ１のベース電流が制御される。そのため、図４（ｉ）に示すように、トランジスタＱ１はコンパレータ１６１の出力端子の電位Ｖ16に応じてオンとオフを繰り返し、ドロッパ１２を流れる電流Ｉ（Ｑ１）はパルス形状となる。また、ショート電流が電流検出抵抗Ｒｔを流れる場合にコンパレータ１５２の出力端子の電位Ｖ15はローレベルになるため、電流Ｉ（Ｑ１）に応じてコンパレータ１５２の出力端子の電位Ｖ15はパルス形状になる。
【００４９】
コンパレータ１６１の出力端子の電位Ｖ16或いはコンパレータ１５２の出力端子の電位Ｖ15のいずれかがローレベルの場合に、接続点ｂの電位Ｖｂがローレベルとなる。そして、図２のタイミングチャートを用いた説明と同様に、中間電圧Ｖａが電圧ＶａLOWに低下し、出力ショート時のドロッパ１２の電力損失は、「ＶａLOW×ＩSHORT」となる。
【００５０】
ドロッパ１２を流れる電流Ｉ（Ｑ１）がパルス形状となるため、図４（ｊ）に示すようにドロッパ１２に電力損失が生じる期間が減少する。出力ショート時の電流Ｉ（Ｑ１）のパルスの周期は、抵抗Ｒ１６２とコンデンサＣ１６の時定数、及び抵抗Ｒ１６４とコンデンサＣ１６の時定数で定まる。
【００５１】
時刻ｔ２において出力ショートが解消されると、電流Ｉ（Ｑ１）は０Ａに戻り、接続点ｂの電位Ｖｂは基準電圧Ｖref1になる。その結果、中間電圧Ｖａは出力ショートが発生する前の電圧に復帰し、出力電圧ＶOUTは所定の目標電圧になる。
【００５２】
以上に説明したように、図３に示した電源装置１Ａでは、出力ショート時にドロッパ１２に流れる電流Ｉ（Ｑ１）をパルス形状にする。そのため、本発明の第２の実施の形態に係る電源装置１Ａによれば、出力ショート時のドロッパ１２における電力損失を、図１に示した電源装置１より更に低減する電源装置を提供することができる。他は、第１の実施の形態と実質的に同様であり、重複した記載を省略する。
【００５３】
（その他の実施の形態）
上記のように、本発明は第１及び第２の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【００５４】
既に述べた第１及び第２の実施の形態の説明においては、マグアンプ制御方式の回路により中間電圧Ｖａを生成する例を示したが、他の制御方式の回路で中間電圧Ｖａを生成してもよい。
【００５５】
このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【図面の簡単な説明】
【００５６】
【図１】本発明の第１の実施の形態に係る電源装置の構成を示す模式図である。
【図２】本発明の第１の実施の形態に係る電源装置の動作例を説明するためのタイミングチャートである。
【図３】本発明の第２の実施の形態に係る電源装置の構成を示す模式図である。
【図４】本発明の第２の実施の形態に係る電源装置の動作例を説明するためのタイミングチャートである。
【符号の説明】
【００５７】
１、１Ａ…電源装置
２…１次側電圧供給回路
１０…中間電圧生成回路
１１…中間電圧制御回路
１２…ドロッパ
１３…ドロッパ制御回路
１４…ピーク電流制限回路
１５…変更回路
１６…電流制御回路
１０１…マグアンプ
１０２…整流平滑回路
１５１…オペアンプ
１５２…コンパレータ
１６１…コンパレータ
【図１】
2008108119.tif 000003
【図２】
2008108119.tif 000004
【図３】
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【図４】
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