(57)【要約】【課題】パッシベーション膜の損傷を防ぎつつ、導電性パッドに導電性の針を当接させて行われる電気的な試験を正確に行うことが可能な半導体装置、半導体ウエハ構造、及び半導体装置の製造方法を提供すること。【解決手段】シリコン基板１０と、シリコン基板１０の上方に形成された層間絶縁膜４０と、層間絶縁膜４０の上に形成され、主導電膜４３ｂと、該主導電膜４３ｂよりも硬い表面導電膜４３ｄとを順に形成してなる導電性パッド４３ｐと、層間絶縁膜４０の上に形成され、導電性パッド４３ｐが露出する窓５１ａを備えたパッシベーション膜５１とを有し、導電性パッド４３ｐの上面に、表面導電膜４３ｄよりなる凸パターンPが形成された半導体装置による。【選択図】図１４
2008205238.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の上方に形成された層間絶縁膜と、
前記層間絶縁膜の上に形成され、主導電膜と、該主導電膜よりも硬い表面導電膜とを順に形成してなる導電性パッドと、
前記層間絶縁膜の上に形成され、前記導電性パッドが露出する窓を備えたパッシベーション膜とを有し、
前記導電性パッドの上面に、前記表面導電膜よりなる凸パターンが形成されたことを特徴とする半導体装置。
【請求項２】
前記表面導電膜が選択的に除去され、除去されずに残存する該表面導電膜により前記凸パターンが構成されることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記主導電膜と表面導電膜との間に、該主導電膜よりも硬い中間導電膜と、該中間導電膜よりも軟らかい緩衝導電膜とが順に形成されたことを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記主導電膜と前記表面導電膜との間に貴金属含有導電膜が形成されたことを特徴とする請求項２に記載の半導体装置。
【請求項５】
前記表面導電膜に複数の溝と凸部とが形成され、該凸部によって前記凸パターンが構成されることを特徴とする請求項１に記載の半導体装置。
【請求項６】
前記導電性パッドに、ボンディングワイヤ又は外部接続端子が接合されたことを特徴とする請求項１に記載の半導体装置。
【請求項７】
チップ領域が画定された半導体基板と、
前記半導体基板の上方に形成された層間絶縁膜と、
前記チップ領域内の前記層間絶縁膜の上に形成され、主導電膜と、該主導電膜よりも硬い表面導電膜とを順に形成してなる導電性パッドと、
前記層間絶縁膜の上に形成され、前記導電性パッドが露出する窓を備えたパッシベーション膜とを有し、
前記導電性パッドの上面に、前記表面導電膜よりなる凸パターンが形成されたことを特徴とする半導体ウエハ構造。
【請求項８】
前記窓の平面形状は多角形であり、
前記凸パターンは、前記多角形の少なくとも一辺に対して斜めに延在する複数の帯状であることを特徴とする請求項７に記載の半導体ウエハ構造。
【請求項９】
前記半導体基板の上方に層間絶縁膜を形成する工程と、
前記層間絶縁膜の上に、導電性積層膜として、主導電膜と、該主導電膜よりも硬い表面導電膜とを順に形成する工程と、
前記導電性積層膜をパターニングして導電性パッドとする工程と、
前記導電性パッドの上に窓を備えたパッシベーション膜を前記層間絶縁膜の上に形成する工程と、
前記導電性パッドの上にレジストパターンを形成する工程と、
前記レジストパターンをマスクにして前記表面導電膜を選択的にエッチングすることにより、前記表面導電膜よりなる凸パターンを前記導電性パッドの上面に形成する工程と、
前記レジストパターンを除去する工程と、
前記レジストパターンを除去した後に、前記導電性パッドに導電性の探針を当接させて、前記半導体基板に形成された回路の電気的な試験を行う工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項１０】
前記凸パターンを形成する工程において、該凸パターンを帯状に複数形成し、
前記電気的な試験を行う工程において、前記探針の侵入方向を前記凸パターンの延在方向の垂直方向とすることを特徴とする請求項９に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、半導体ウエハ構造、及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
LSI等の半導体装置では、出荷前に電気的な試験を行い、半導体装置に不良があるかどうかが検査される。その試験は、半導体ウエハをダイシングして得られた半導体チップに対して行われる場合もあれば、ダイシング前にウエハレベルで行われる場合もある。
【０００３】
いずれの場合でも、上記の試験は、半導体装置に形成された導電性パッドにプローブカードの探針を当接させ、その探針に試験用の電圧を印加し行われる。なお、探針のことをプローブピン、ニードル、又はカンチレバーと呼ぶこともある。
【０００４】
その探針には適度な圧力が印加される。これにより、探針が撓みとスライドを伴って導電性パッドと電気的に接続される。
【０００５】
ここで、探針のスライド量が大きいと、探針が導電性パッドから脱落してしまい、安定的に試験を行うことができない。
【０００６】
この点に鑑み、特許文献１、２では、導電性パッドの断面形状を凹状にすることで、探針が導電性パッドから脱落するのを防止している。
【０００７】
また、特許文献３の図１には、導電性パッドの別の例が開示されている。
【０００８】
図１は、特許文献３が開示する半導体装置において、導電性パッドとその周囲を拡大した要部拡大断面図である。
【０００９】
この半導体装置では、半導体基板１００の上方に形成された層間絶縁膜１０１の上に、銅含有アルミニウム膜１０２ａと窒化チタン膜１０２ｂとを積層してなる導電性パッド１０２が形成される。
【００１０】
そして、この導電性パッド１０２の上に、酸化シリコン膜等のパッシベーション膜１０３が形成され、該パッシベーション膜１０３に開口された窓１０３ａから導電性パッド１０２の表面が露出する。
【００１１】
ここで、電気的な試験に際しては、探針１１０を導電性パッド１０２の表面に当接させるのであるが、導電性パッド１０２の表面が硬いと、探針１１０がその表面を滑って窓１０３ａの側面に当たり、パッシベーション膜１０３が損傷してデバイスの耐湿性が劣化してしまう。
【００１２】
そこで、通常は、窓１０３ａの下の硬い窒化チタン膜１０２ｂを除去し、窒化チタン膜１０２ｂよりも柔らかなアルミニウム膜１０２ａを露出させ、探針１１０の滑りを防止している。
【００１３】
ところが、この構造では、導電性パッド１０２の上面を探針１１０がスライドすることで柔らかなアルミニウム膜１０２ａが切削され、アルミニウムの削りカス１０２ｃが探針１１０の先端に付着することがある。
【００１４】
カス１０２ｃは導電性パッド１０２と探針１１０の接触不良を招くので、カス１０２ｃによって良品チップが不良チップと判断される等、電気的な試験を正確に行うのが困難となる。
【００１５】
更に、そのカス１０２ｃが他の半導体チップに付着することによっても、良品チップを誤って不良チップと誤認することがある。
【００１６】
特に、半導体装置の品種によっては電気的な試験を複数回行うものがあり、その品種では導電性パッド１０２に探針１１０が何度も接触する。このとき、小さなカスが何度も削られることによって大きなカスに成長し、上記のような導電性パッド１０２と探針１１０との接触不良が深刻になる。
【００１７】
なお、特許文献３の図６では、導電性パッドの中央付近に局所的な凹部が形成されている。電気的な試験の際、この凹部に探針１１０が嵌れば探針１１０がスライドするのを防げるが、この導電性パッドでは凹部よりも平坦面の方が広いので、凹部に探針１１０が嵌る確率が小さく、探針１１０が平坦面をスライドすることで上記のカスが発生し易い。
【００１８】
また、特許文献４では、導電性パッドの上にバンプを形成し、そのバンプの上面に探針が嵌る凹部を形成している。しかし、このようにバンプを形成したのでは、バンプの形成工程だけ製造コストが上昇してしまう。
【特許文献１】特開平９−２６０４４４号公報
【特許文献２】特開２００６−３２５４０号公報
【特許文献３】特開２００３−８６５８９号公報
【特許文献４】特開２００４−６３６５２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１９】
本発明の目的は、パッシベーション膜の損傷を防ぎつつ、導電性パッドに導電性の針を当接させて行われる電気的な試験を正確に行うことが可能な半導体装置、半導体ウエハ構造、及び半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００２０】
本発明の一観点によれば、半導体基板と、前記半導体基板の上方に形成された層間絶縁膜と、前記層間絶縁膜の上に形成され、主導電膜と、該主導電膜よりも硬い表面導電膜とを順に形成してなる導電性パッドと、前記層間絶縁膜の上に形成され、前記導電性パッドが露出する窓を備えたパッシベーション膜とを有し、前記導電性パッドの上面に、前記表面導電膜よりなる凸パターンが形成された半導体装置が提供される。
【００２１】
また、本発明の別の観点によれば、チップ領域が画定された半導体基板と、前記半導体基板の上方に形成された層間絶縁膜と、前記チップ領域内の前記層間絶縁膜の上に形成され、主導電膜と、該主導電膜よりも硬い表面導電膜とを順に形成してなる導電性パッドと、前記層間絶縁膜の上に形成され、前記導電性パッドが露出する窓を備えたパッシベーション膜とを有し、前記導電性パッドの上面に、前記表面導電膜よりなる凸パターンが形成された半導体ウエハ構造が提供される。
【００２２】
そして、本発明の他の観点によれば、前記半導体基板の上方に層間絶縁膜を形成する工程と、前記層間絶縁膜の上に、導電性積層膜として、主導電膜と、該主導電膜よりも硬い表面導電膜とを順に形成する工程と、前記導電性積層膜をパターニングして導電性パッドとする工程と、前記導電性パッドの上に窓を備えたパッシベーション膜を前記層間絶縁膜の上に形成する工程と、前記導電性パッドの上にレジストパターンを形成する工程と、前記レジストパターンをマスクにして前記表面導電膜を選択的にエッチングすることにより、前記表面導電膜よりなる凸パターンを前記導電性パッドの上面に形成する工程と、前記レジストパターンを除去する工程と、前記レジストパターンを除去した後に、前記導電性パッドに導電性の探針を当接させて、前記半導体基板に形成された回路の電気的な試験を行う工程とを有する半導体装置の製造方法が提供される。
【００２３】
次に、本発明の作用について説明する。
【００２４】
本発明によれば、半導体基板に形成された回路に対して電気的な試験を行う際、導電性パッドに形成された硬い表面導電膜よりなる凸パターンが探針の滑り止めとして機能するので、導電性パッドの上面における探針のスライド量が凸パターンによって規制される。
【００２５】
そのため、導電性パッドを構成する柔らかな主導電膜が探針によって切削され難くなるので、切削に伴って発生する導電性パッドのカスが探針に付着され難くなる。これにより、カスによる導電性パッドと探針との接触不良を防止でき、上記の電気的な試験を正確に行うことが可能となる。
【００２６】
しかも、凸パターンにより探針の動きが規制されることから、パッシベーション膜の窓に探針が当たってパッシベーション膜に損傷が発生するのが防がれ、パッシベーション膜による水分のブロック効果を維持することが可能となる。
【００２７】
更に、その凸パターンを形成するために特許文献４のようなバンプを形成する必要が無いので、特許文献４よりも製造コストを抑えることができる。
【発明の効果】
【００２８】
本発明によれば、導電性パッドの上面に凸パターンを形成するので、電気的な試験を行う際に探針が導電性パッド上をスライドし難くなって試験を正確に行うことが可能となると共に、探針によるパッシベーション膜の損傷を防止することができる。
【発明を実施するための最良の形態】
【００２９】
次に、本発明の実施の形態について、添付図面を参照しながら詳細に説明する。
【００３０】
第１例
図２〜図１１は、本例に係る半導体ウエハ構造の製造途中の断面図である。このうち、図２〜図７では、シリコン基板１に画定された回路領域Iとパッド領域IIとを併記してある。また、図８〜図１１では、パッド領域IIを拡大して示している。
【００３１】
最初に、図２（ａ）に示す断面構造を得るまでの工程について説明する。
【００３２】
まず、n型又はp型のシリコン（半導体）基板１０表面を熱酸化することにより、トランジスタの活性領域を画定するための素子分離絶縁膜１１を形成する。このような素子分離構造はLOCOS(Local Oxidation of Silicon)と呼ばれるが、これに代えてSTI(Shallow Trench Isolation)を採用してもよい。
【００３３】
次いで、シリコン基板１０の活性領域にp型不純物を導入してpウェル１２を形成した後、その活性領域の表面を熱酸化することにより、ゲート絶縁膜１４となる熱酸化膜を形成する。
【００３４】
続いて、シリコン基板１０の上側全面に非晶質又は多結晶のシリコン膜を形成し、これらの膜をフォトリソグラフィーによりパターニングしてゲート電極１５を形成する。
【００３５】
次いで、ゲート電極１５をマスクにするイオン注入により、ゲート電極１５の横のシリコン基板１０にn型不純物を導入し、第１、第２ソース／ドレインエクステンション１７ａ、１７ｂを形成する。
【００３６】
その後に、シリコン基板１０の上側全面に絶縁膜を形成し、その絶縁膜をエッチバックしてゲート電極１５の横に絶縁性サイドウォール１８を形成する。その絶縁膜として、例えばCVD法により酸化シリコン膜を形成する。
【００３７】
続いて、絶縁性サイドウォール１８とゲート電極１５をマスクにしながら、シリコン基板１０にn型不純物を再びイオン注入することにより、ゲート電極１５の側方のシリコン基板１０の表層に第１、第２ソース／ドレイン領域１９ａ、１９ｂを形成する。
【００３８】
ここまでの工程により、シリコン基板１の活性領域には、ゲート絶縁膜１４、ゲート電極１５、及び第１、第２ソース／ドレイン領域１９ａ、１９ｂによって主に構成される第１、第２MOSトランジスタTR1、TR2が形成されたことになる。
【００３９】
次に、シリコン基板１０の上側全面に、スパッタ法によりコバルト層等の高融点金属層を形成した後、この高融点金属層を加熱してシリコンと反応させ、シリコン基板１０上に高融点金属シリサイド層１６を形成する。その高融点金属シリサイド層１６はゲート電極１５の表層部分にも形成され、それによりゲート電極１５が低抵抗化されることになる。
【００４０】
その後、素子分離絶縁膜１１の上等で未反応となっている高融点金属層をウエットエッチングして除去する。
【００４１】
次に、図２（ｂ）に示すように、プラズマCVD法によりシリコン基板１０の全面にカバー絶縁膜２４として酸窒化シリコン膜を約２００nmの厚さに形成する。さらに、TSOSガスを用いるプラズマCVD法により、第１層間絶縁膜２５として酸化シリコン膜をカバー絶縁膜２４上に約１．０μｍの厚さに成長する。続いて、第１層間絶縁膜２５をCMP法により研磨してその上面を平坦化する。
【００４２】
その後、フォトリソグラフィーによりカバー絶縁膜２４と第１層間絶縁膜２５とをパターニングすることで、第１、第２ソース／ドレイン領域１９ａ、１９ｂの上のこれらの絶縁膜にコンタクトホールを形成する。
【００４３】
次いで、チタン膜、窒化チタン膜、及びタングステン膜を順に形成してなる第１導電性プラグ２６をそのコンタクトホール内に形成する。
【００４４】
そして、この第１導電性プラグ２６と第１層間絶縁膜２５のそれぞれの上面に、スパッタ法により窒化チタン膜、銅含有アルミニウム膜、及び窒化チタン膜よりなる金属積層を形成した後、この金属積層膜をパターニングして第１金属配線２８を形成する。
【００４５】
次に、図３に示すように、第１層間絶縁膜２５と第１金属配線２８のそれぞれの上に第２層間絶縁膜３０を形成する。本例では、その第２層間絶縁膜３０として、TEOSガスを使用するCVD法により酸化シリコン膜を厚さ約２２００nmに形成する。
【００４６】
更に、第２層間絶縁膜３０の上面をCMP法により研磨して平坦化した後、フォトリソグラフィーにより第２層間絶縁膜３０をパターニングして、第１金属配線２８の上にホールを形成する。
【００４７】
次いで、このホールの内部と第２層間絶縁膜３０の上面に、グルー膜としてスパッタ法により窒化チタン膜を５０nmの厚さに形成した後、このグルー膜の上にCVD法でタングステン膜を厚さ約６５０nmに形成し、このタングステン膜でホールを完全に埋め込む。
【００４８】
その後に、第２層間絶縁膜３０上の余分なグルー膜とタングステン膜とをCMP法により研磨して除去し、これらの膜をホール内に第２導電性プラグ３１として残す。なお、CMP法に代えて、エッチバックにより不要なグルー膜とタングステン膜とを除去するようにしてもよい。
【００４９】
そして、第２導電性プラグ３１と第２層間絶縁膜３０のそれぞれの上面に、スパッタ法により窒化チタン膜、銅含有アルミニウム膜、及び窒化チタン膜をこの順に形成し、フォトリソグラフィーによりこれらの膜をパターニングして第２金属配線３５とする。
【００５０】
次に、図４に示すように、TEOSガスを使用するプラズマCVD法により、第２金属配線３５と第２層間絶縁膜３０の上に、第３層間絶縁膜３６として酸化シリコン膜を厚さ約２２００nmに形成する。
【００５１】
続いて、その第３層間絶縁膜３６の上面をCMP法により研磨した後、フォトリソグラフィーにより第３層間絶縁膜３６をパターニングする。これにより、第２金属配線３５の上の第３層間絶縁膜３６にホールが形成される。そして、既述の第２導電性プラグ３１の形成方法と同じ方法を用いて、このホール内に第３導電性プラグ３７を形成する。
【００５２】
その後に、第２金属配線３５と同じ形成方法を採用し、第３導電性プラグ３７と第３層間絶縁膜３６の上に第３金属配線３８を形成する。
【００５３】
次に、図５に示す断面構造を得るまでの工程について説明する。
【００５４】
まず、第３金属配線３８と第３層間絶縁膜３６の上に、例えばTEOSガスを使用するプラズマCVD法により酸化シリコン膜を厚さ約２２００nmに形成し、この酸化シリコン膜を第４層間絶縁膜４０とする。
【００５５】
次いで、この第４層間絶縁膜４０の上面を平坦化するために第４層間絶縁膜４０に対してCMPを行った後、フォトリソグラフィーにより第４絶縁膜４０をパターニングし、第３金属配線３８の上の第４絶縁膜４０にホールを形成する。
【００５６】
そして、第２、第３導電性プラグ３１、３７の形成方法と同じ方法を用いて、このホール内に第４導電性プラグ４１を形成する。
【００５７】
その後、第４導電性プラグ４１と第４絶縁膜４０の上に、スパッタ法により導電性積層膜４３を形成する。
【００５８】
その導電性積層膜４３は、例えば、厚さが約５０nmの窒化チタンよりなるバリアメタル膜４３ａ、厚さ約５５０nmの銅含有アルミニウム（銅の含有率０．５重量％）よりなる主導電膜４３ｂ、厚さ約５nmのチタンよりなる密着膜４３ｃ、及び厚さ５０〜１５０nmの窒化チタンよりなる表面導電膜４３ｄをこの順に形成してなる。
【００５９】
このうち、表面導電膜４３ｄは、後でフォトリソグラフィーにより導電性積層膜４３をパターニングする際の反射防止膜として機能するものであって、上記の窒化チタンの他、窒化チタンアルミニウム(TiAlN)でも構成され得る。
【００６０】
窒化チタンと窒化チタンアルミニウムのどちらを採用する場合であっても、表面導電膜４３ｄは、銅含有アルミニウムよりなる主導電膜４３ｂよりも硬い。
【００６１】
なお、本明細書における膜の硬軟は、任意の一つの測定方法、例えばビッカース硬さにおける値により決定され得る。
【００６２】
また、密着膜４３ｃは、主導電膜４３ｃと表面導電膜４３ｄとの密着強度を向上させる膜であるが、その密着強度が問題にならないなら省いてもよい。
【００６３】
そして、バリアメタル膜４３ａは、主導電膜４３ｂの構成元素、例えばアルミニウムや銅が下地の第４層間絶縁膜４０に拡散するのを防ぐ役割を担うが、この拡散が問題にならないなら省いてもよい。
【００６４】
続いて、図６に示すように、フォトリソグラフィーにより導電性積層膜４３をパターニングすることにより、回路領域Iに第４配線４３ｉを形成すると共に、パッド領域IIに導電性パッド４３ｐを形成する。
【００６５】
本例では、その導電性パッド４３ｐは、ボンディングパッドと試験パッドとを兼ねており、後述の電気的試験に合格した半導体チップにおいては、この導電性パッド４３ｐに金線等のボンディングワイヤが接合されることになる。但し、場合によっては、ボンディングパッドと試験パッドとを別々に形成してもよい。
【００６６】
次に、図７に示すように、第４配線４３ｉ、導電性パッド４３ｐ、及び第４層間絶縁膜４０のそれぞれの上に、プラズマCVD法で酸化シリコン膜４５を約２００nmの厚さに形成する。
【００６７】
続いて、酸化シリコン膜４５に対する脱水処理と水分の再吸湿の防止のために、CVD装置を用いて酸化シリコン膜４５に対してN2Oプラズマ処理をする。そのN2Oプラズマ処理の条件は特に限定されないが、本実施形態では、基板温度を３５０℃、処理時間を２分とする。
【００６８】
そして、プラズマCVD法を用いて、この酸化シリコン膜４５の上に更に窒化シリコン膜４６を約７００nmの厚さに形成することにより、これらの膜４５、４６で構成されるパッシベーション膜４７を構成する。
【００６９】
パッシベーション膜４７を構成する窒化シリコン膜４６は水分ブロック性に富んでおり、パッシベーション膜４７に好適な膜である。但し、窒化シリコン膜４６は比較的硬くクラックが入り易い膜なので、本例のようにストレスを緩衝する膜として酸化シリコン膜４５を形成することにより、基板側からのストレスによって窒化シリコン膜４６にクラックが入るのを防止するのが好ましい。
【００７０】
その後に、不図示のレジストパターンをマスクに使用しながら、CHF3とO2との混合ガスをエッチングガスとするプラズマエッチング装置を用いて、導電性パッド４３ｐの上のパッシベーション膜４７をエッチングし、導電性パッド４３ｐが露出する第１窓４７ａを形成する。
【００７１】
このエッチングを終了後、マスクに使用したレジストパターンは除去される。
【００７２】
次に、この後の工程について、図７の点線四角Aで囲んだパッド領域IIの拡大断面図を参照しながら説明する。
【００７３】
まず、図８に示すように、パッシベーション膜４７と導電性パッド４３ｐのそれぞれの上にフォトレジストを塗布し、それを露光、現像してレジストパターン５０を形成する。
【００７４】
次いで、図９に示すように、レジストパターン５０をマスクに使用しながら、CF4とO2との混合ガスをエッチングガスとするプラズマエッチング装置を用い、表面導電膜４３ｄと密着膜４３ｃとを選択的にエッチングする。
【００７５】
本例では、この工程におけるエッチング量を時間でコントロールすることにより、レジストパターン５０で覆われていない領域の表面導電膜４３ｄと密着膜４３ｃとを完全に除去すると共に、主導電膜４３ｂの上面付近でエッチングを停止させる。
【００７６】
なお、本例では、レジストパターン５０の側面５０ａが第１窓４７ａの内側に位置するため、第１窓４７ａの内側近傍の表面導電膜４３ｄはエッチングされずに残存する。
【００７７】
そして、図１０のようにレジストパターン５０を除去することで、残存する表面導電膜４３ｄで構成される凸パターンPが導電性パッド４３ｐの上面に形成されることになる。
【００７８】
図１２は、この工程を終了した時点におけるパッド領域IIの拡大平面図である。
【００７９】
図１２に示されるように、本例ではパッシベーション膜４７の第１窓４７ａの平面形状は、一辺が約５０μmの四角形である。そして、個々の凸パターンPは島状の平面形状を有し、平面内においてグリッド状に配置される。
【００８０】
各凸パターンPの大きさは特に限定されないが、本例では、一辺の長さが３μm〜１０μmの正方形にそれぞれの凸パターンPを形成する。
【００８１】
次に、図１１に示すように、パッシベーション膜４７と導電性パッド４３ｐの上に感光性ポリイミドを１〜３μm、例えば３μmの厚さに塗布した後、この感光性ポリイミドを露光、現像することにより、導電性パッド４３ｐの上に第２窓５１ａを備えた保護膜５１を形成する。
【００８２】
なお、感光性ポリイミドに代えて非感光性ポリイミドで保護膜５１を構成してもよい。その場合は、非感光性ポリイミドを塗布した後、不図示のレジストパターンをマスクに用い、専用現像液で導電性パッド４３ｐの上のポリイミドを選択的に溶解して除去することで、第２窓５１ａが形成される。
【００８３】
その後に、横型炉を用いて、N2流量を１００リットル／分、基板温度を３１０℃とする条件で保護膜５１を約４０分間熱処理し、保護膜５１を構成するポリイミドを硬化させる。
【００８４】
以上により、本例に係る半導体ウエハ構造を作製するための主要工程が終了した。
【００８５】
図１３は、この半導体ウエハ構造の拡大平面図である。
【００８６】
なお、図１３では、図が煩雑になるのを防ぐために、シリコン基板１０のみを示している。
【００８７】
図１３に示されるように、この半導体構造は複数のチップ領域Rcを有し、このチップ領域Rc内に既述の回路領域Iとパッド領域IIが画定される。
【００８８】
この後は、この半導体ウエハ構造に対し、チップ領域Rcにおける回路が設計通りの特性を示すかどうかを確認するため、ウエハレベルで電気的な試験が行われる。
【００８９】
図１４は、この試験について説明するための拡大断面図である。
【００９０】
図１４に示すように、試験に際しては、導電性パッド４３ｐに導電性の探針６０を当接させることにより、回路領域Iのシリコン基板１０に形成された回路に探針６０から試験電圧を印加する。
【００９１】
このとき、本例では、導電性パッド４３ｐの上面に形成された凸パターンPが探針６０に対する滑り止めとして機能するので、導電性パッド４３ｐの上面における探針６０のスライド量が凸パターンPによって規制される。
【００９２】
そのため、凸パターンPの間から露出するアルミニウムを含んだ柔らかな主導電膜４３ｂが探針６０によって切削され難くなる。その結果、切削に伴って発生する導電性パッド４３ｐのカスが探針６０に付着され難くなるため、カスによる導電性パッド４３ｐと探針６０との接触不良を防止でき、上記の電気的な試験を正確に行うことが可能となる。
【００９３】
しかも、凸パターンPにより探針６０が規制されることから、第１窓４７ａに探針６０が当たってパッシベーション膜４７が損傷するのが防がれ、パッシベーション膜４７による水分のブロック効果を維持することが可能となる。
【００９４】
更に、その凸パターンPを形成するために特許文献４のようなバンプを形成する必要が無いので、特許文献４よりも製造コストを抑えることができる。
【００９５】
この後は、図１３に示した各チップ領域Rcの間のスクライブ領域に沿ってダイシングを行うことにより、上記の半導体ウエハ構造から複数の半導体チップ（半導体装置）を切り出す。
【００９６】
そして、図１５に示すように、ワイヤボンディングによって、導電性パッド４３ｐに金線等のボンディングワイヤ５５を接合する。
【００９７】
このとき、導電性パッド４３ｐの上面に凸パターンPを形成したことで、ボンディングワイヤ５５の端部と導電性パッド４３ｐとの接触面積が増える。これにより、ボンディングワイヤ５５と導電性パッド４３ｐとの密着強度が向上し、信頼性の高い半導体装置を提供することが可能となる。
【００９８】
なお、ボンディングワイヤ５５に代えて、図１６に示すようなはんだバンプ等の外部接続端子５６を導電性パッド４３ｐに接合してもよい。この場合も、凸パターンPによって外部接続端子５６と導電性パッド４３ｐとの間の密着強度の向上を図ることができる。
【００９９】
また、このようなボンディングワイヤ５５と外部接続端子５６の密着強度の向上については、後述の第２〜第７例でも得ることができる。
【０１００】
以上により、本例の主要工程が終了した。
【０１０１】
次に、本実施形態の第２例〜第７例について説明する。なお、これらの例では半導体ウエハ構造の製造方法について説明するが、得られた半導体ウエハ構造を第１例と同じようにダイシングすることで、複数の半導体チップ（半導体装置）を得ることができる。
【０１０２】
第２例
図１７及び図１８は、第２例に係る半導体ウエハ構造の製造途中の断面図である。この半導体ウエハ構造は次のようにして製造される。
【０１０３】
まず、第１例の図２〜図７の工程を行った後、図１７に示すように、パッシベーション膜４７と導電性パッド４３ｐの上にレジストパターン５０を形成する。
【０１０４】
そのレジストパターン５０の側面５０ａは第１窓４７ａの側面に一致しており、側面５０ａが第１窓４７ａの内側に位置していた第１例（図９参照）とこの点で相違する。
【０１０５】
そして、第１例と同様のエッチング条件により、このレジストパターン５０をマスクにして密着膜４３ｃと表面導電膜４３ｄとを選択的にエッチングする。
【０１０６】
上記のようにレジストパターン５０の側面５０ａと第１窓４７ａの側面とを一致させたことで、第１窓４７ａの側面の下の密着膜４３ｃと表面導電膜４３ｄはこのエッチングにより除去される。
【０１０７】
この後にレジストパターン５０を除去し、図１１で説明した工程を行うことにより、図１８に示すように、上面に凸パターンPが形成された導電性パッド４３ｐを有する半導体ウエハ構造が得られる。
【０１０８】
図１９は、この半導体ウエハ構造のパッド領域IIにおける拡大平面図である。
【０１０９】
図１９に示されるように、本例では、第１窓４７ａの内側近傍に表面導電膜４３ｄが露出しない。このような表面導電膜４３ｄの平面レイアウトは、後述の第３〜第７例でも採用し得る。
【０１１０】
これに対し、図１２に示した第１例では、第１窓４７ａの内側近傍に表面導電膜４３ｄが露出しており、第１窓４７ａの近くのパッシベーション膜１７の強度がその表面導電膜４３ｄによって向上する。
【０１１１】
第３例
図２０及び図２１は、第３例に係る半導体ウエハ構造の製造途中の断面図である。この半導体ウエハ構造は次のようにして製造される。
【０１１２】
まず、第１例の図２〜図９の工程を行うことにより、図２０に示すように、レジストパターン５０をマスクにして表面導電膜４３ｄをエッチングする。
【０１１３】
但し、本例では、第１例よりもエッチング時間を短縮することにより、表面導電膜４３ｄの途中の深さでこのエッチングを停止する。このようなエッチングはハーフエッチングとも呼ばれる。
【０１１４】
そして、レジストパターン５０を除去した後に、既述の図１１の工程に従って保護膜５１を形成することにより、図２１に示される半導体ウエハ構造を得る。
【０１１５】
本例では、表面導電膜４３ｄに対してハーフエッチングを行ったため、表面導電膜４３ｄに複数の溝４３Ｘが形成され、その溝４３Ｘの間の表面導電膜４３ｄの凸部によって凸パターンPが構成される。
【０１１６】
その凸パターンPの平面レイアウトは特に限定されず、例えば図１２及び図１９で説明したような複数の島状に凸パターンPを形成し得る。
【０１１７】
このような構造でも、凸パターンPが探針６０の滑り止めとして機能するので、探針６０による導電性パッド４３ｐの切削を防止できる。
【０１１８】
しかも、本例では、凸パターンPの間に柔らかな主導電膜４３ｂが露出しないので、主導電膜４３ｂよりも硬い表面導電膜４３ｄに探針６０が常に当接する。従って、探針６０が主導電膜４３ｂに当接する第１例と比較して、本例では探針６０によって導電性パッド４３ｐが切削されるのを効果的に防止することが可能となる。
【０１１９】
第４例
図２２〜図２４は、第４例に係る半導体ウエハ構造の製造途中の断面図である。
【０１２０】
本例では、図２２に示すように、３５０nm程度の厚さの銅含有アルミニウムよりなる主導電膜４３ｂと、５nm程度の厚さのチタンよりなる密着膜４３ｃとの間に、中間導電膜４３Ｙと緩衝導電膜４３Ｚとを順に形成してなる。
【０１２１】
このうち、中間導電膜４３Ｙとしては、主導電膜４３ｂよりも硬い材料よりなる膜、例えば厚さが１００nm程度の窒化チタン膜を形成し得る。主導電膜４３ｂよりも硬い膜としては、窒化チタン膜の他に窒化チタンアルミニウム膜もあり、この窒化チタンアルミニウム膜で中間導電膜４３Ｙを構成してもよい。
【０１２２】
なお、中間導電膜４３Ｙと主導電膜４３ｂとの密着性を高めるために、これらの膜の間にチタン膜のような密着膜を５nm程度の厚さに形成するのが好ましい。
【０１２３】
また、緩衝導電膜４３Ｚとしては、中間導電膜４３Ｙよりも軟らかい材料、例えば銅含有アルミニウム膜が５０〜１００nmの厚さに形成される。
【０１２４】
このような層構造を有する導電性パッド４３ｐは、図５で説明した導電性積層膜４３を形成する工程において、各膜４３ａ〜４３ｄ、４３Ｙ、４３Ｚを図示の順にスパッタ法で形成し、図６で説明した工程でその導電性積層膜４３をパターニングして形成され得る。
【０１２５】
そして、図２２に示すように、この導電性パッド４３ｐとパッシベーション膜４７の上にレジストパターン５０を形成する。
【０１２６】
続いて、図２３に示すように、レジストパターン５０をマスクにして密着膜４３ｃと厚さが１５０nm程度の表面導電膜４３ｄとを選択的にエッチングする。なお、このエッチング条件は、図９で説明したのと同じなので、ここでは省略する。
【０１２７】
そして、レジストパターン５０を除去した後、図２４に示すように、既述の保護膜５１をパッシベーション膜４７上に形成し、本例に係る半導体ウエハ構造を完成させる。
【０１２８】
本例における凸パターンPの平面レイアウトは特に限定されず、例えば図１２及び図１９で説明したような複数の島状に凸パターンPを形成し得る。
【０１２９】
本例では、図２４に示したように、主導電膜４３ｂよりも硬い中間導電膜４３Ｙを形成したため、電気的な試験の際に導電性パッド４３ｐに探針６０を当てても、探針６０が主導電膜４３ｂに侵入するのが中間絶縁膜４３Ｙによって阻止され、探針６０によって導電性パッド４３ｐから大きな切削カスが発生するのを防止できる。
【０１３０】
更に、この中間絶縁膜４３Ｙの上に柔らかな緩衝導電膜４３Ｚを形成したことで、緩衝導電膜４３Ｚに探針６０が適度な深さに侵入し、探針６０と導電性パッド４３ｐとのコンタクト抵抗を低下させることが可能となる。
【０１３１】
第５例
図２５〜図２７は、第５例に係る半導体ウエハ構造の製造途中の断面図である。
【０１３２】
本例では、図２５に示すように、厚さが５nm程度の密着膜４３ｃと厚さが１５０nm程度の表面導電膜４３ｄとの間に貴金属含有導電膜４３Ｗを形成する。
【０１３３】
この貴金属含有導電膜４３Ｗは、図５で説明した導電性積層膜４３を形成する工程において、表面金属膜４３ｄを形成する前に密着膜４３ｃ上にスパッタ法で形成される。貴金属含有導電膜４３Ｗの材料は特に限定されないが、本例ではプラチナ膜を厚さ５〜５０nm、より好ましくは２０〜５０nmに形成する。
【０１３４】
なお、プラチナ膜に代えて、イリジウム膜、オスミウム膜、ルテニウム膜、ロジウム膜、及びパラジウム膜等の貴金属膜を形成してもよい。
【０１３５】
更に、このような純粋な貴金属膜に代えて、酸化プラチナ(RtO)膜や酸化イリジウム(IrOx)膜等の導電性酸化貴金属膜を貴金属含有導電膜４３Ｗとして形成してもよい。
【０１３６】
そして、パッシベーション膜４７と導電性パッド４３ｐのそれぞれの上にレジストパターン５０を形成する。
【０１３７】
次に、図２６に示すように、レジストパターン５０をマスクに使用しながら、CF4とO2との混合ガスをエッチングガスとするプラズマエッチング装置を用い、表面導電膜４３ｄを選択的にエッチングする。
【０１３８】
このエッチングでは、化学反応に乏しい貴金属含有導電膜４３Ｗがエッチングストッパ膜として機能するので、エッチング量を時間でコントロールする場合と比較して、エッチング量の管理が容易となる。
【０１３９】
そして、レジストパターン５０を除去した後、図２７に示すように、既述の保護膜５１をパッシベーション膜４７上に形成し、本例に係る半導体ウエハ構造を完成させる。
【０１４０】
その凸パターンPの平面レイアウトは特に限定されず、図１２及び図１９で説明したような複数の島状に凸パターンPを形成し得る。
【０１４１】
以上説明した本例では、エッチングのストッパとなる貴金属含有導電膜４３Ｗの電気抵抗が低いので、導電性パッド４３ｐの導電性が向上するという利点も得られる。
【０１４２】
更に、図２７に示したように、主導電膜４３ｂよりも硬い貴金属含有導電膜４３Ｗがエッチングされずに導電性パッド４３ｐの表面に露出するため、探針６０による導電性パッド４３ｐの切削が防止され、電気的な試験の際に導電性パッド４３ｐからカスが発生し難くなる。
【０１４３】
第６例
図２８は、第６例に係る半導体ウエハ構造と半導体装置のパッド領域IIの拡大平面図である。
【０１４４】
本例では、第１〜第５例で形成された凸パターンPの平面形状を、図２８のような格子状とする。
【０１４５】
このような格子状を採用することで凸パターンPの全ての部分が一体的に繋がるので、各凸パターンPが孤立していた第１例（図１２）と比較して、凸パターンPの機械的な強度が向上すると共に、下地の第４層間絶縁膜４０から凸パターンPが剥がれ難くなる。
【０１４６】
そのため、電気的な試験の際に導電性パッド４３ｐに探針６０を当てても、探針６０の力によって凸パターンPが剥離し難くなるので、凸パターンPによる探針６０の滑り止め効果が確実に発揮される。
【０１４７】
なお、凸パターンPの剥離が問題にならない場合は、図２９に示すように、凸パターンPの平面形状を格子状パターンの反転パターンにしてもよい。
【０１４８】
第７例
図３０は、第７例に係る半導体ウエハ構造と半導体装置のパッド領域IIの拡大平面図である。
【０１４９】
本例では、図３０に示すように、複数の凸パターンPの平面形状を帯状とする。そして、帯状の凸パターンPの延在方向Eを、探針６０の侵入方向Fの垂直方向とする。なお、侵入方向Fとは、導電性パッド４３ｐに当接する直前での探針６０の移動方向を言う。
【０１５０】
図の例では、窓４７ａの平面形状が四角形であり、侵入方向Fがその四角形の各辺に対して斜めとなっている。
【０１５１】
このようにすると、凸パターンPが探針６０の動きを阻止する力が最大限となり、探針６０が延在方向Eにスライドし難くなるので、探針６０のスライド量を最小限に留めることができ、探針６０による導電性パッド４３ｐの切削量を抑えることが可能となる。
【０１５２】
第８例
図３１は、第８例に係る半導体ウエハ構造と半導体装置のパッド領域IIの拡大平面図である。
【０１５３】
本例では、図３１に示すように、複数の凸パターンPの平面形状を帯状とする。更に、第１窓４７ａの内側の縁に表面導電膜４３ｄを露出させ、探針６０から第１窓４７ａの側面を保護するシールドリングとしてその表面導電膜４３ｄを機能させる。
【０１５４】
そして、帯状の凸パターンPの延在方向Eと、探針６０の侵入方向Fとの成す角を４５度程度とする。このようにすると、探針６０が延在方向Eに沿ってスライドし易くなるため、探針６０から凸パターンPに作用する力を逃がすことができる。
【０１５５】
以上、本発明の実施の形態について詳細に説明したが、本発明は上記実施形態に限定されない。例えば、上記ではウエハレベルで電気的な試験を行ったが、ダイシングの後に半導体チップの各々に対して試験を行ってもよい。
【０１５６】
以下に、本発明の特徴を付記する。
【０１５７】
（付記１）  半導体基板と、
前記半導体基板の上方に形成された層間絶縁膜と、
前記層間絶縁膜の上に形成され、主導電膜と、該主導電膜よりも硬い表面導電膜とを順に形成してなる導電性パッドと、
前記層間絶縁膜の上に形成され、前記導電性パッドが露出する窓を備えたパッシベーション膜とを有し、
前記導電性パッドの上面に、前記表面導電膜よりなる凸パターンが形成されたことを特徴とする半導体装置。
【０１５８】
（付記２）  前記表面導電膜が選択的に除去され、除去されずに残存する該表面導電膜により前記凸パターンが構成されることを特徴とする付記１に記載の半導体装置。
【０１５９】
（付記３）  前記主導電膜と表面導電膜との間に、該主導電膜よりも硬い中間導電膜と、該中間導電膜よりも軟らかい緩衝導電膜とが順に形成されたことを特徴とする付記２に記載の半導体装置。
【０１６０】
（付記４）  前記主導電膜と前記表面導電膜との間に貴金属含有導電膜が形成されたことを特徴とする付記２に記載の半導体装置。
【０１６１】
（付記５）  前記表面導電膜に複数の溝と凸部とが形成され、該凸部によって前記凸パターンが構成されることを特徴とする付記１に記載の半導体装置。
【０１６２】
（付記６）  前記凸パターンの平面形状は島状であり、該凸パターンが複数設けられたことを特徴とする付記１に記載の半導体装置。
【０１６３】
（付記７）  前記凸パターンの平面形状は格子状であることを特徴とする付記１に記載の半導体装置。
【０１６４】
（付記８）  前記窓の平面形状は多角形であり、
前記凸パターンは、前記多角形の少なくとも一辺に対して斜めに延在する複数の帯状であることを特徴とする付記１に記載の半導体装置。
【０１６５】
（付記９）  前記導電性パッドに、ボンディングワイヤ又は外部接続端子が接合されたことを特徴とする付記１に記載の半導体装置。
【０１６６】
（付記１０）  前記主導電膜はアルミニウムを含む膜であり、前記表面導電膜は窒化チタン膜又は窒化チタンアルミニウム膜であることを特徴とする付記１に記載の半導体装置。
【０１６７】
（付記１１）  チップ領域が画定された半導体基板と、
前記半導体基板の上方に形成された層間絶縁膜と、
前記チップ領域内の前記層間絶縁膜の上に形成され、主導電膜と、該主導電膜よりも硬い表面導電膜とを順に形成してなる導電性パッドと、
前記層間絶縁膜の上に形成され、前記導電性パッドが露出する窓を備えたパッシベーション膜とを有し、
前記導電性パッドの上面に、前記表面導電膜よりなる凸パターンが形成されたことを特徴とする半導体ウエハ構造。
【０１６８】
（付記１２）  前記凸パターンの平面形状は島状であり、該凸パターンが複数設けられたことを特徴とする付記１１に記載の半導体ウエハ構造。
【０１６９】
（付記１３）  前記凸パターンの平面形状は格子状であることを特徴とする付記１１に記載の半導体ウエハ構造。
【０１７０】
（付記１４）  前記窓の平面形状は多角形であり、
前記凸パターンは、前記多角形の少なくとも一辺に対して斜めに延在する複数の帯状であることを特徴とする付記１１に記載の半導体ウエハ構造。
【０１７１】
（付記１５）  前記半導体基板の上方に層間絶縁膜を形成する工程と、
前記層間絶縁膜の上に、導電性積層膜として、主導電膜と、該主導電膜よりも硬い表面導電膜とを順に形成する工程と、
前記導電性積層膜をパターニングして導電性パッドとする工程と、
前記導電性パッドの上に窓を備えたパッシベーション膜を前記層間絶縁膜の上に形成する工程と、
前記導電性パッドの上にレジストパターンを形成する工程と、
前記レジストパターンをマスクにして前記表面導電膜を選択的にエッチングすることにより、前記表面導電膜よりなる凸パターンを前記導電性パッドの上面に形成する工程と、
前記レジストパターンを除去する工程と、
前記レジストパターンを除去した後に、前記導電性パッドに導電性の探針を当接させて、前記半導体基板に形成された回路の電気的な試験を行う工程と、
を有することを特徴とする半導体装置の製造方法。
【０１７２】
（付記１６）  前記凸パターンを形成する工程において、前記レジストパターンで覆われていない部分の前記表面導電膜を除去し、除去されずに残存した該表面導電膜で前記凸パターンを構成することを特徴とする付記１５に記載の半導体装置の製造方法。
【０１７３】
（付記１７）  前記積層導電膜を形成する工程において、前記主導電膜の上に、
該主導電膜よりも硬い中間導電膜と、該中間導電膜よりも軟らかい緩衝導電膜とを順に形成し、該緩衝導電膜の上に前記表面導電膜を形成することを特徴とする付記１６に記載の半導体装置の製造方法。
【０１７４】
（付記１８）  前記積層導電膜を形成する工程において、前記主導電膜の上に貴金属含有導電膜を形成すると共に、該貴金属含有導電膜の上に前記表面導電膜を形成し、
前記凸パターンを形成する工程において、前記貴金属含有導電膜をエッチングストッパとして使用しながら前記表面導電膜をエッチングすることを特徴とする付記１６に記載の半導体装置の製造方法。
【０１７５】
（付記１９）  前記凸パターンを形成する工程において、前記表面導電膜を途中の深さまでエッチングすることにより該表面導電膜に複数の溝を形成し、該溝の間の該表面導電膜の凸部により前記凸パターンを構成することを特徴とする付記１５に記載の半導体装置の製造方法。
【０１７６】
（付記２０）  前記凸パターンを形成する工程において、該凸パターンを帯状に複数形成し、
前記電気的な試験を行う工程において、前記探針の侵入方向を前記凸パターンの延在方向の垂直方向とすることを特徴とする付記１５に記載の半導体装置の製造方法。
【図面の簡単な説明】
【０１７７】
【図１】図１は、特許文献３が開示する半導体装置において、導電性パッドとその周囲を拡大した要部拡大断面図である。
【図２】図２（ａ）、（ｂ）は、本発明の実施形態の第１例に係る半導体ウエハ構造の製造途中の断面図（その１）である。
【図３】図３は、本発明の実施形態の第１例に係る半導体ウエハ構造の製造途中の断面図（その２）である。
【図４】図４は、本発明の実施形態の第１例に係る半導体ウエハ構造の製造途中の断面図（その３）である。
【図５】図５は、本発明の実施形態の第１例に係る半導体ウエハ構造の製造途中の断面図（その４）である。
【図６】図６は、本発明の実施形態の第１例に係る半導体ウエハ構造の製造途中の断面図（その５）である。
【図７】図７は、本発明の実施形態の第１例に係る半導体ウエハ構造の製造途中の断面図（その６）である。
【図８】図８は、本発明の実施形態の第１例に係る半導体ウエハ構造の製造途中の断面図（その７）である。
【図９】図９は、本発明の実施形態の第１例に係る半導体ウエハ構造の製造途中の断面図（その８）である。
【図１０】図１０は、本発明の実施形態の第１例に係る半導体ウエハ構造の製造途中の断面図（その９）である。
【図１１】図１１は、本発明の実施形態の第１例に係る半導体ウエハ構造の製造途中の断面図（その１０）である。
【図１２】図１２は、本発明の実施形態の第１例において、図１０の工程を終了した時点におけるパッド領域の拡大平面図である。
【図１３】図１３は、本発明の実施形態における半導体ウエハ構造の拡大平面図である。
【図１４】図１４は、本発明の実施形態で行われる電気的な試験について説明するための拡大断面図である。
【図１５】図１５は、本発明の実施形態に係る半導体装置にワイヤボンディングを行った場合の拡大断面図である。
【図１６】図１６は、本発明の実施形態に係る半導体装置に外部接続端子を接合した場合の拡大断面図である。
【図１７】図１７は、本発明の実施形態の第２例に係る半導体ウエハ構造の製造途中の断面図（その１）である。
【図１８】図１８は、本発明の実施形態の第２例に係る半導体ウエハ構造の製造途中の断面図（その２）である。
【図１９】図１９は、本発明の実施形態の第２例に係る半導体ウエハ構造のパッド領域の拡大平面図である。
【図２０】図２０は、本発明の実施形態の第３例に係る半導体ウエハ構造の製造途中の断面図（その１）である。
【図２１】図２１は、本発明の実施形態の第３例に係る半導体ウエハ構造の製造途中の断面図（その２）である。
【図２２】図２２は、本発明の実施形態の第４例に係る半導体ウエハ構造の製造途中の断面図（その１）である。
【図２３】図２３は、本発明の実施形態の第４例に係る半導体ウエハ構造の製造途中の断面図（その２）である。
【図２４】図２４は、本発明の実施形態の第４例に係る半導体ウエハ構造の製造途中の断面図（その３）である。
【図２５】図２５は、本発明の実施形態の第５例に係る半導体ウエハ構造の製造途中の断面図（その１）である。
【図２６】図２６は、本発明の実施形態の第５例に係る半導体ウエハ構造の製造途中の断面図（その２）である。
【図２７】図２７は、本発明の実施形態の第５例に係る半導体ウエハ構造の製造途中の断面図（その３）である。
【図２８】図２８は、本発明の実施形態の第６例に係る半導体ウエハ構造と半導体装置のパッド領域の拡大平面図である。
【図２９】図２９は、本発明の実施形態の第６例に係る別の半導体ウエハ構造と半導体装置のパッド領域の拡大平面図である。
【図３０】図３０は、本発明の実施形態の第７例に係る半導体ウエハ構造と半導体装置のパッド領域の拡大平面図である。
【図３１】図３１は、本発明の実施形態の第８例に係る半導体ウエハ構造と半導体装置のパッド領域の拡大平面図である。
【符号の説明】
【０１７８】
１０…シリコン基板、１１…素子分離絶縁膜、１２…pウェル、１４…ゲート絶縁膜、１５…ゲート電極、１６…高融点金属シリサイド層、１７ａ、１７ｂ…第１、第２ソース／ドレインエクステンション、１８…絶縁性サイドウォール、１９ａ、１９ｂ…第１、第２ソース／ドレイン領域、２４…カバー絶縁膜、２５…第１層間絶縁膜、２６…第１導電性プラグ、２８…第１金属配線、３０…第２層間絶縁膜、３１…第２導電性プラグ、３５…第２金属配線、３６…第３層間絶縁膜、３７…第３導電性プラグ、３８…第３金属配線、４０…第４層間絶縁膜、４１…第４導電性プラグ、４３…導電性積層膜、４３ａ…バリアメタル膜、４３ｂ…主導電膜、４３ｃ…密着膜、４３ｄ…表面導電膜、４３ｉ…第４配線、４３ｐ…導電性パッド、４３Ｘ…溝、４３Ｙ…中間導電膜、４３Ｚ…緩衝導電膜、４３Ｗ…貴金属含有導電膜、４５…酸化シリコン膜、４６…窒化シリコン膜、４７…パッシベーション膜、４７ａ…第１窓、５０…レジストパターン、５０ａ…側面、５１…保護膜、５１ａ…第２窓、５５…ボンディングワイヤ、５６…外部接続端子、６０…探針、P…凸パターン、Rc…チップ領域。
【図１】
2008205238.tif 000003
【図２】
2008205238.tif 000004
【図３】
2008205238.tif 000005
【図４】
2008205238.tif 000006
【図５】
2008205238.tif 000007
【図６】
2008205238.tif 000008
【図７】
2008205238.tif 000009
【図８】
2008205238.tif 000010
【図９】
2008205238.tif 000011
【図１０】
2008205238.tif 000012
【図１１】
2008205238.tif 000013
【図１２】
2008205238.tif 000014
【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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