(57)【要約】【課題】高耐圧系の回路へ出力電流を出力するとともに、回路面積を削減する。【解決手段】ＭＯＳトランジスタ１０１は、基準電流源ＲＥＦ１００からの基準電流Ｉｒｅｆに応じたゲート電圧ＶＧを生成する。ＭＯＳトランジスタ１０２は、バイアス電圧ＶＢをゲートに受け、低耐圧トランジスタ１０１が破壊されないように中間ノード電位ＶＮ１を抑制する。電圧電流変換部１０３は、低耐圧系の回路であり、ゲート電圧ＶＧに応じた出力電流Ｉｏｕｔを生成する。ゲイン制御部１０４は、低耐圧系の回路であり、制御信号Ｓｃｎｔｌに応じて、電圧電流変換部１０３における電圧電流変換係数を変更する。ＭＯＳトランジスタ１０５は、バイアス電圧ＶＢを受け、電圧電流変換部１０３が破壊されないように、中間ノード電位ＶＮ２を抑制する。【選択図】図１
2008193347.tif 000002
【特許請求の範囲】
【請求項１】
基準電流を受ける入力ノードと、
前記入力ノードに与えられた基準電流を受け、当該基準電流に応じたゲート電圧を生成する電流電圧変換部と、
前記電流電圧変換部よりも高耐圧系であり、前記入力ノードと当該電流電圧変換部との間に介在し、当該入力ノードと当該電流電圧変換部との間における電圧を抑制する第１の電圧抑制部と、
前記電流電圧変換部によって生成されたゲート電圧を受け、当該ゲート電圧に応じた出力電流を生成する電圧電流変換部と、
前記電圧電流変換部における電圧電流変換係数を変更するゲイン制御部と、
前記電圧電流変換部によって生成された出力電流を出力するための出力ノードと、
前記電圧電流変換部よりも高耐圧系であり、前記出力ノードと当該電圧電流変換部との間に介在し、当該出力ノードと当該電圧電流変換部との間における電圧を抑制する第２の電圧抑制部とを備える
ことを特徴とする電流ミラー回路。
【請求項２】
請求項１において、
前記電圧電流変換部は、複数の低耐圧トランジスタを含み、
前記複数の低耐圧トランジスタの各々は、前記第２の電圧制御部を介して前記出力ノードにドレインが接続され、
前記ゲイン制御部は、前記複数の低耐圧トランジスタの中から駆動させるべき低耐圧トランジスタを選択し、選択した低耐圧トランジスタに前記電流電圧変換部によって生成されたゲート電圧を供給する
ことを特徴とする電流ミラー回路。
【請求項３】
第１の基準電流を入力端に受け、当該第１の基準電流に応じた第２の基準電流を出力端から出力する入力カレントミラー部と、
前記入力カレントミラー部よりも低耐圧系であり、当該入力カレントミラー部からの第２の基準電流を受け、当該第２の基準電流に応じたゲート電圧を生成する電流電圧変換部と、
前記電流電圧変換部によって生成されたゲート電圧を受け、当該ゲート電圧に応じた第１の出力電流を生成する電圧電流変換部と、
前記電圧電流変換部における電圧電流変換係数を変更するゲイン制御部と、
前記電圧電流変換部よりも高耐圧系であり、当該電圧電流変換部によって生成された第１の出力電流を入力端に受け、当該第１の出力電流に応じた第２の出力電流を出力端から出力する出力カレントミラー部とを備える
ことを特徴とする電流ミラー回路。
【請求項４】
請求項３において、
前記電圧電流変換部は、複数の低耐圧トランジスタを含み、
前記複数の低耐圧トランジスタの各々は、前記出力カレントミラー部の入力端にドレインが接続され、
前記ゲイン制御部は、前記複数の低耐圧トランジスタの中から駆動させるべき低耐圧トランジスタを選択し、選択した低耐圧トランジスタに前記電流電圧変換部によって生成されたゲート電圧を供給する
ことを特徴とする電流ミラー回路。
【請求項５】
基準電流を受ける入力ノードと、
所定電位を受ける基準ノードと、
前記入力ノードと前記基準ノードとの間の電流経路に配置され、当該入力ノードに与えられた基準電流を受け、当該基準電流に応じたゲート電圧を生成する電流電圧変換部と、
前記電流電圧変換部よりも低耐圧系であり、当該電流電圧変換部と前記基準ノードとの間に介在し、当該電流電圧変換部と当該基準ノードとの間における電圧を抑制する電圧抑制部と、
出力ノードと、
前記出力ノードと前記基準ノードとの間の電流経路に配置され、前記電流電圧変換部によって生成されたゲート電圧を受け、当該ゲート電圧に応じた出力電流を生成する電圧電流変換部と、
前記電圧電流変換部よりも低耐圧系であり、当該電圧電流変換部と前記基準ノードとの間に介在し、当該電圧電流変換部と当該基準ノードとの接続状態を変更することによって当該電圧電流変換部における電圧電流変換係数を変更するゲイン制御部とを備える
ことを特徴とする電流ミラー回路。
【請求項６】
請求項５において、
前記電圧電流変換部は、複数の高耐圧トランジスタを含み、
前記ゲイン制御部は、前記複数の高耐圧トランジスタに一対一で対応する複数の低耐圧トランジスタと、選択部とを含み、
前記複数の高耐圧トランジスタの各々は、前記出力ノードにドレインが接続され、前記ゲート電圧をゲートに受け、
前記複数の低耐圧トランジスタの各々は、対応する高耐圧トランジスタのソースにドレインが接続され、前記基準ノードにソースは接続され、
前記選択部は、前記複数の低耐圧トランジスタのうち駆動すべき低耐圧トランジスタを選択し、選択した低耐圧トランジスタを導通状態にする
ことを特徴とする電流ミラー回路。
【請求項７】
請求項１または請求項５において、
前記出力ノードからの出力電流を入力端に受け、当該出力電流に応じた電流を出力端から出力するカレントミラー部をさらに備える
ことを特徴とする電流ミラー回路。
【請求項８】
外部からのアップ信号およびダウン信号に応じて電荷注入動作および電荷引き抜き動作を行う回路であって、
基準電流を受ける入力ノードと、
所定電位を受ける基準ノードと、
前記入力ノードと前記基準ノードとの間の電流経路に配置され、当該入力ノードに与えられた基準電流を受け、当該基準電流に応じたゲート電圧を生成する電流電圧変換部と、
前記電流電圧変換部よりも低耐圧系であり、当該電流電圧変換部と前記基準ノードとの間に介在し、当該電流電圧変換部と当該基準ノードとの間における電圧を抑制する電圧抑制部と、
出力ノードと、
前記出力ノードに出力端が接続されるカレントミラー部と、
前記カレントミラー部の入力端と前記基準ノードとの間の電流経路に配置され、前記電流電圧変換部によって生成されたゲート電圧に応じた第１の電流を生成する第１の電圧電流変換部と、
前記第１の電圧電流変換部よりも低耐圧系であり、当該第１の電圧電流変換部と前記基準ノードとの間に介在し、前記アップ信号の出力状態に応じて当該第１の電圧電流変換部を駆動または非駆動にする一方、当該第１の電圧電流変換部と当該基準ノードとの接続状態を変更することによって当該第１の電圧電流変換部における電圧電流変換係数を変更する第１のゲイン制御部と、
前記出力ノードと前記基準ノードとの間の電流経路に配置され、前記電流電圧変換部によって生成されたゲート電圧に応じた第２の電流を生成する第２の電圧電流変換部と、
前記第２の電圧電流変換部よりも低耐圧系であり、当該第２の電圧電流変換部と前記基準ノードとの間に介在し、前記ダウン信号の出力状態に応じて当該第２の電圧電流変換部を駆動または非駆動にする一方、当該第２の電圧電流変換部と当該基準ノードとの接続状態を変更することによって当該第２の電圧電流変換部における電圧電流変換係数を変更する第２のゲイン制御部とを備える
ことを特徴とするチャージポンプ回路。
【請求項９】
請求項８において、
前記第１の電圧電流変換部は、複数の第１の高耐圧トランジスタを含み、
前記第１のゲイン制御部の各々は、前記複数の第１の高耐圧トランジスタに一対一で対応する複数の第１の低耐圧トランジスタと、第１の選択部とを含み、
前記第２の電圧電流変換部は、複数の第２の高耐圧トランジスタを含み、
前記第２のゲイン制御部の各々は、前記複数の第２の高耐圧トランジスタに一対一で対応する複数の第２の低耐圧トランジスタと、第２の選択部とを含み、
前記複数の第１の高耐圧トランジスタの各々は、前記カレントミラー部の入力端にドレインが接続され、前記ゲート電圧をゲートに受け、
前記複数の第２の高耐圧トランジスタの各々は、前記出力ノードにドレインが接続され、前記ゲート電圧をゲートに受け、
前記複数の第１および第２の低耐圧トランジスタの各々は、対応する高耐圧トランジスタのソースにドレインが接続され、前記基準ノードにソースが接続され、
前記第１の選択部は、前記複数の第１の低耐圧トランジスタのうち駆動すべき低耐圧トランジスタを選択し、前記アップ信号が出力されると当該選択した第１の低耐圧トランジスタを導通状態にし、
前記第２の選択部は、前記複数の第２の低耐圧トランジスタのうち駆動すべき低耐圧トランジスタを選択し、前記ダウン信号が出力されると当該選択した第２の低耐圧トランジスタを導通状態にする
ことを特徴とするチャージポンプ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基準電流に応じた出力電流を出力する電流ミラー回路に関する。
【背景技術】
【０００２】
電流ミラー回路は、アナログ回路の基準電流源や基準電圧源などの様々な用途で利用されている。例えば、ワイドレンジの帯域をカバーするＰＬＬ内部において、チャージポンプ回路やＶＣＯ回路などには、ゲイン切り替え幅が広い電流ミラー回路や、ゲイン調整ステップが非常に細かい電流ミラー回路などが使われる。
【０００３】
また、現在のシステムＬＳＩでは、ＭＯＳトランジスタを利用し、アナログ回路とディジタル回路とを１チップ上に混在してシステムを構築することが主流となっている。その際、ディジタル回路を低耐圧トランジスタで設計し、精度を要求されるアナログ回路を高耐圧トランジスタで設計することが多い。このようなチップに電流ミラー回路を搭載する場合、従来、電流ミラー回路は、高耐圧トランジスタで構成されていた。また、特許文献１（特開２００６−２００９８号公報）のように、ゲインを切り替えるための制御信号を出力するためのデコーダ回路や、制御信号の信号レベルを低耐圧系の論理レベルから高耐圧系の電源レベルにレベルシフトするためのレベルシフト回路、スイッチング素子、制御信号を受けてゲインを切り替えるためのトランジスタ群等が必要であった。これらの回路も、高耐圧トランジスタによって構成されていた。
【特許文献１】特開２００６−２００９８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、一般的に、高耐圧トランジスタは、電源耐圧の問題から、同じ能力の低耐圧トランジスタよりもレイアウト面積が大きい。そのため、電流ミラー回路の回路面積は、低耐圧系の回路面積よりも大きい。また、回路面積を縮小するために低耐圧トランジスタで電流ミラー回路を構成すると、電源耐圧が補償されず、電流ミラー回路が破壊されるおそれがある。このように、従来では、電流ミラー回路の回路規模を縮小することが困難であった。
【０００５】
そこで、本発明は、高耐圧系の出力電流を供給する回路において、回路規模を縮小することを目的とする。
【課題を解決するための手段】
【０００６】
この発明の１つの局面に従うと、電流ミラー回路は、基準電流を受ける入力ノードと、上記入力ノードに与えられた基準電流を受け、当該基準電流に応じたゲート電圧を生成する電流電圧変換部と、上記電流電圧変換部よりも高耐圧系であり、上記入力ノードと上記電流電圧変換部との間に介在し、当該入力ノードと当該電流電圧変換部との間における電圧を抑制する第１の電圧抑制部と、上記電流電圧変換部によって生成されたゲート電圧を受け、当該ゲート電圧に応じた出力電流を生成する電圧電流変換部と、上記電圧電流変換部における電圧電流変換係数を変更するゲイン制御部と、上記電圧電流変換部によって生成された出力電流を出力するための出力ノードと、上記電圧電流変換部よりも高耐圧系であり、上記出力ノードと上記電圧電流変換部との間に介在し、当該出力ノードと当該電圧電流変換部との間における電圧を抑制する第２の電圧抑制部とを備える。
【０００７】
上記電流ミラー回路では、第１および第２の電圧抑制部によって電流電圧変換部，電圧電流変換部の耐圧を補償することができるので、電流電圧変換部，電圧電流変換部を低耐圧系で構成することができる。これにより、従来よりも回路規模を縮小することができるとともに、高耐圧系の出力電流を供給することができる。
【０００８】
また、電流ミラー回路は、第１の基準電流を入力端に受け、当該第１の基準電流に応じた第２の基準電流を出力端から出力する入力カレントミラー部と、上記入力カレントミラー部よりも低耐圧系であり、当該入力カレントミラー部からの第２の基準電流を受け、当該第２の基準電流に応じたゲート電圧を生成する電流電圧変換部と、上記電流電圧変換部によって生成されたゲート電圧を受け、当該ゲート電圧に応じた第１の出力電流を生成する電圧電流変換部と、上記電圧電流変換部における電圧電流変換係数を変更するゲイン制御部と、上記電圧電流変換部よりも高耐圧系であり、上記電圧電流変換部によって生成された第１の出力電流を入力端に受け、当該第１の出力電流に応じた第２の出力電流を出力端から出力する出力カレントミラー部とを備える構成であっても良い。
【０００９】
さらに、電流ミラー回路は、基準電流を受ける入力ノードと、所定電位を受ける基準ノードと、上記入力ノードと上記基準ノードとの間の電流経路に配置され、上記入力ノードに与えられた基準電流を受け、当該基準電流に応じたゲート電圧を生成する電流電圧変換部と、上記電流電圧変換部よりも低耐圧系であり、当該電流電圧変換部と上記基準ノードとの間に介在し、当該電流電圧変換部と当該基準ノードとの間における電圧を抑制する電圧抑制部と、出力ノードと、上記出力ノードと上記基準ノードとの間の電流経路に配置され、上記電流電圧変換部によって生成されたゲート電圧を受け、当該ゲート電圧に応じた出力電流を生成する電圧電流変換部と、上記電圧電流変換部よりも低耐圧系であり、当該電圧電流変換部と上記基準ノードとの間に介在し、当該電圧電流変換部と当該基準ノードとの接続状態を変更することによって当該電圧電流変換部における電圧電流変換係数を変更するゲイン制御部とを備える構成であっても良い。
【００１０】
この発明のもう１つの局面に従うと、チャージポンプ回路は、外部からのアップ信号およびダウン信号に応じて電荷注入動作および電荷引き抜き動作を行う回路であって、基準電流を受ける入力ノードと、所定電位を受ける基準ノードと、上記入力ノードと上記基準ノードとの間の電流経路に配置され、当該入力ノードに与えられた基準電流を受け、当該基準電流に応じたゲート電圧を生成する電流電圧変換部と、上記電流電圧変換部よりも低耐圧系であり、当該電流電圧変換部と上記基準ノードとの間に介在し、当該電流電圧変換部と当該基準ノードとの間における電圧を抑制する電圧抑制部と、出力ノードと、上記出力ノードに出力端が接続されるカレントミラー部と、上記カレントミラー部の入力端と上記基準ノードとの間の電流経路に配置され、上記電流電圧変換部によって生成されたゲート電圧に応じた第１の電流を生成する第１の電圧電流変換部と、上記第１の電圧電流変換部よりも低耐圧系であり、当該第１の電圧電流変換部と上記基準ノードとの間に介在し、上記アップ信号の出力状態に応じて当該第１の電圧電流変換部を駆動または非駆動にする一方、当該第１の電圧電流変換部と当該基準ノードとの接続状態を変更することによって当該第１の電圧電流変換部における電圧電流変換係数を変更する第１のゲイン制御部と、上記出力ノードと上記基準ノードとの間の電流経路に配置され、上記電流電圧変換部によって生成されたゲート電圧に応じた第２の電流を生成する第２の電圧電流変換部と、上記第２の電圧電流変換部よりも低耐圧系であり、当該第２の電圧電流変換部と上記基準ノードとの間に介在し、上記ダウン信号の出力状態に応じて当該第２の電圧電流変換部を駆動または非駆動にする一方、当該第２の電圧電流変換部と当該基準ノードとの接続状態を変更することによって当該第２の電圧電流変換部における電圧電流変換係数を変更する第２のゲイン制御部とを備える。
【００１１】
上記チャージポンプ回路では、電流電圧変換部，第１および第２の電圧電流変換部によって電圧抑制部，第１および第２のゲイン制御部の耐圧を補償することができるので、電圧抑制部，第１および第２のゲイン制御部を低耐圧系にすることができる。これにより、従来よりも回路規模を縮小することができるとともに、高耐圧系の出力電流を供給することができる。
【発明の効果】
【００１２】
以上のように、高耐圧系の出力電流を供給することができるとともに、従来よりも回路規模を縮小することができる。
【発明を実施するための最良の形態】
【００１３】
以下、この発明の実施の形態を図面を参照して詳しく説明する。なお、図中同一または相当部分には同一の符号を付しその説明は繰り返さない。
【００１４】
（実施の形態１）
＜全体構成＞
図１は、本発明の実施の形態１による電流ミラー回路の回路図である。この電流ミラー回路は、ＭＯＳトランジスタ１０１，１０２，１０３と、電圧電流変換部１０３と、ゲイン制御部１０４とを備える。ＭＯＳトランジスタ１０２，１０５の耐圧電圧は、ＭＯＳトランジスタ１０１，電圧電流変換部１０３と、ゲイン制御部１０４の耐圧電圧よりも高い。
【００１５】
ＭＯＳトランジスタ（電流電圧変換部）１０１は、基準電流源ＲＥＦ１００からの基準電流Ｉｒｅｆの電流値に応じた電圧値を有するゲート電圧ＶＧを生成する。ＭＯＳトランジスタ１０１は、ドレインとゲートとが互いに接続され、接地ノードにソースが接続され、なお、ここでは、基準電流源ＲＥＦ１００は、高耐圧系の回路であるものとする。
【００１６】
ＭＯＳトランジスタ（第１の電圧抑制部）１０２は、中間ノード電位ＶＮ１の電圧値がＭＯＳトランジスタ１０１の耐圧を超えないように、中間ノード電位ＶＮ１を抑制する。ＭＯＳトランジスタ１０２は、基準電流源ＲＥＦ１００にドレインが接続され、ＭＯＳトランジスタ１０１のドレインおよびゲートにソースが接続され、バイアス電圧ＶＢをゲートに受ける。
【００１７】
電圧電流変換部１０３は、ＭＯＳトランジスタ１０２によって生成されたゲート電圧ＶＧを受け、ゲート電圧ＶＧの電圧値に応じた電流値を有する出力電流Ｉｏｕｔを生成する。
【００１８】
ゲイン制御部１０４は、デコーダＤ１００からの制御信号Ｓｃｎｔｌに応じて、電圧電流変換部１０３における電圧電流変換係数を変更する。これにより、電流ミラー回路におけるミラー比が変更される。
【００１９】
ＭＯＳトランジスタ（第２の電圧抑制部）１０５は、中間ノード電位ＶＮ２の電圧値が電圧電流変換部１０３の耐圧を超えないように、中間ノード電位ＶＮ１を抑制するとともに、出力電流Ｉｏｕｔの出力インピーダンスを大きくしている。ＭＯＳトランジスタ１０５は、電圧電流変換部１０３によって生成された出力電流をソースに受け、バイアス電圧ＶＢをゲートに受ける。
【００２０】
なお、バイアス電圧ＶＢの電圧値は、「ＭＯＳトランジスタ１０１の耐圧電圧（または、電圧電流変換部１０３の耐圧電圧」＋「ＭＯＳトランジスタ１０２（または１０４）の閾値電圧」よりも小さい。このようにすることで、中間ノード電位ＶＮ１，ＶＮ２の電圧値は、ＭＯＳトランジスタ１０１（または電圧電流変換部１０３）の耐圧電圧よりも低くなる。
【００２１】
＜電圧電流変換部の内部構成＞
図２は、図１に示した電圧電流変換部１０３およびゲイン制御部１０４の一例を示す。電圧電流変換部１０３は、Ｍ個（Ｍは自然数）の低耐圧トランジスタ１１−１〜１１−Ｍを含む。ゲイン制御部１０４は、Ｍビットの制御信号Ｓｃｎｔｌを構成するＭ個の制御信号ＣＴＲＬ １〜ＣＴＲＬ Ｍが与えられるＭ個のスイッチＳＷ１−１〜ＳＷ１−Ｍを含む。低耐圧トランジスタ１１−１〜１１−Ｍの各々は、接地ノードにソースが接続され、ＭＯＳトランジスタ１０５（図１）を介して出力ノードＮ１００にドレインが接続され、対応するスイッチにゲートが接続される。
【００２２】
例えば、スイッチＳＷ１−１は、制御信号ＣＴＲＬ １が「１」である場合、低耐圧トランジスタ１１−１のゲートを低耐圧トランジスタ１０１（図１）のゲートに接続し、制御信号ＣＴＲＬ １が「０」である場合、低耐圧トランジスタ１１−１のゲートを接地ノードに接続する。このように、ゲイン制御部１０４は、制御信号Ｓｃｎｔｌに応じて、低耐圧トランジスタ１１−１〜１１−Ｍの中から駆動させるべき低耐圧トランジスタを選択し、選択した低耐圧トランジスタのゲートに低耐圧トランジスタ１０１（図１）からのゲート電圧を供給する。
【００２３】
また、低耐圧トランジスタ１１−１〜１１−Ｍのうちゲート電圧ＶＧをゲートに受ける低耐圧トランジスタの個数が増加するほど、出力電流Ｉｏｕｔの電流値は大きくなる（すなわち、電圧電流変換部１０３における電圧電流変換係数が大きくなる）。
【００２４】
＜効果＞
以上のように、ＭＯＳトランジスタ１０２，１０４によってＭＯＳトランジスタ１０１，電圧電流変換部１０３，ゲイン制御部１０４を高電圧による破壊から保護することができるので、ＭＯＳトランジスタ１０１，電圧電流変換部１０３，ゲイン制御部１０４を低耐圧系にすることができる。これにより、高耐圧系の出力電流を供給することができるとともに、従来よりも回路面積を縮小することができる。
【００２５】
また、低耐圧系の回路を用いてミラー比を調整することが可能であるので、従来のようなレベルシフタ等を別途設ける必要がなくなる。これにより、アナログ回路の回路面積を削減することができる。
【００２６】
さらに、デコード回路を低耐圧系で構成することができるため、アナログ回路の回路面積をさらに削減することができる。
【００２７】
（実施形態２）
図３は、本発明の実施の形態２による電流ミラー回路の回路図である。この電流ミラー回路は、図１に示した構成に加えて、カレントミラー回路（カレントミラー部）２０をさらに備える。カレントミラー回路２０は、高耐圧トランジスタ２０１，２０２を含む。このように構成することにより、出力電流Ｉｏｕｔの極性を反転することができる。
【００２８】
（実施の形態３）
＜全体構成＞
図４は、本発明の実施の形態３による電流ミラー回路の回路図である。この電流をミラー回路は、カレントミラー回路３１と、ＭＯＳトランジスタ３０３と、電圧電流変換部３０４と、ゲイン制御部３０５と、カレントミラー回路３２とを備える。カレントミラー回路３１，３２の耐圧電圧は、ＭＯＳトランジスタ３０３，電圧電流変換部３０４，ゲイン制御部３０５の耐圧電圧よりも高い。
【００２９】
カレントミラー回路（入力カレントミラー部）３１は、基準電流源ＲＥＦ１００からの基準電流（第１の基準電流）Ｉｒｅｆを入力端に受け、基準電流Ｉｒｅｆに応じた内部入力電流（第２の基準電流）Ｉｉｎを出力端から出力する。カレントミラー回路３１は、基準電流Ｉｒｅｆに応じたゲート電圧ＶＧ１を生成する高耐圧トランジスタ３０１と、ゲート電圧ＶＧ１に応じた内部入力電流Ｉｉｎを生成する高耐圧トランジスタ３０２とを含む。
【００３０】
ＭＯＳトランジスタ（電流電圧変換部）３０３は、カレントミラー回路３１からの内部入力電流Ｉｉｎに応じたゲート電圧ＶＧ２を生成する。ＭＯＳトランジスタ３０３は、ドレインとゲートとが互いに接続され、電源ノードにソースが接続される。
【００３１】
電圧電流変換部３０４は、ＭＯＳトランジスタ３０３によって生成されたゲート電圧ＶＧ２を受け、ゲート電圧ＶＧ２に応じた内部出力電流（第１の出力電流）Ｉｏｕｔ０を生成する。
【００３２】
ゲイン制御部３０５は、デコーダＤ１００からの制御信号Ｓｃｎｔｌに応じて、電圧電流変換部３０４における電圧電流変換係数を変更する。これにより、電流ミラー回路におけるミラー比が変更される。
【００３３】
カレントミラー回路３２は、電圧電流変換部３０４によって生成された内部出力電流Ｉｏｕｔ０を入力端に受け、内部出力電流Ｉｏｕｔ０に応じた出力電流Ｉｏｕｔを出力端から出力する。カレントミラー回路３２は、内部出力電流Ｉｏｕｔ０に応じたゲート電圧ＶＧ３を生成する高耐圧トランジスタ３０６と、ゲート電圧ＶＧ３に応じた出力電流Ｉｏｕｔを生成する高耐圧トランジスタ３０７とを含む。
【００３４】
＜内部構成＞
図５は、図６に示した電圧電流変換部３０４およびゲイン制御部３０５の一例を示す。電圧電流変換部３０４は、Ｍ個の低耐圧トランジスタ３１−１〜３１−Ｍを含む。ゲイン制御部１０４は、Ｍ個の制御信号ＣＴＲＬ １〜ＣＴＲＬ Ｍが与えられるＭ個のスイッチＳＷ３−１〜ＳＷ３−Ｍを含む。低耐圧トランジスタ３１−１〜３１−Ｍの各々は、電源ノードにソースが接続され、カレントミラー回路３２の入力端（高耐圧トランジスタ３０６のドレイン）にドレインが接続され、対応するスイッチにゲートが接続される。
【００３５】
例えば、スイッチＳＷ３−１は、制御信号ＣＴＲＬ １が「１」である場合、低耐圧トランジスタ３１−１のゲートをＭＯＳトランジスタ３０３（図４）のゲートに接続し、制御信号ＣＴＲＬ １が「０」である場合、低耐圧トランジスタ１１−１のゲートを電源ノードに接続する。このように、ゲイン制御部３０５は、制御信号Ｓｃｎｔｌに応じて、低耐圧トランジスタ３１−１〜３１−Ｍの中から駆動させるべき低耐圧トランジスタを選択し、選択した低耐圧トランジスタのゲートにＭＯＳトランジスタ３０３（図４）からのゲート電圧を供給する。
【００３６】
また、低耐圧トランジスタ３１−１〜３１−Ｍのうちゲート電圧ＶＧをゲートに受ける低耐圧トランジスタの個数が増加するほど、出力電流Ｉｏｕｔの電流値は大きくなる（すなわち、電圧電流変換部３０４における電圧電流変換係数が大きくなる）。
【００３７】
＜効果＞
以上のように、カレントミラー回路３１，３２によってＭＯＳトランジスタ３０３，電圧電流変換部３０４，ゲイン制御部３０５を高電圧による破壊から保護することができるので、ＭＯＳトランジスタ３０３，電圧電流変換部３０４，ゲイン制御部３０５を低耐圧系にすることができる。これにより、高耐圧系の出力電流を供給することができるとともに、従来よりも回路面積を縮小することができる。
【００３８】
（実施の形態４）
＜全体構成＞
図６は、本発明の実施の形態４による電流ミラー回路の回路図である。この電流ミラー回路は、ＭＯＳトランジスタ４０１，４０２と、電圧電流変換部４０３と、ゲイン制御部４０４とを備える。ＭＯＳトランジスタ４０１，電圧電流変換部４０３の耐圧電圧は、ＭＯＳトランジスタ４０２と、ゲイン制御部４０４の耐圧電圧よりも高い。
【００３９】
ＭＯＳトランジスタ（電流電圧変換部）４０１は、基準電流源ＲＥＦ１００と接地ノードとの間の電流経路に配置され、基準電流源ＲＥＦ１００からの基準電流Ｉｒｅｆに応じたゲート電圧ＶＧを生成する。ＭＯＳトランジスタ（電流電圧変換部）４０１は、ドレインとゲートとが互いに接続される。
【００４０】
ＭＯＳトランジスタ（電圧抑制部）４０２は、中間ノード電位ＶＮ１の変動を抑制し、中間ノード電位ＶＮ１とＶＮ２とを等しくすることによって、電流ミラー回路のミラー精度を高めている。ＭＯＳトランジスタ４０２は、ＭＯＳトランジスタ４０１のソースにドレインが接続され、接地ノードにソースが接続され、電源ノードにゲートが接続される。
【００４１】
電圧電流変換部４０３は、出力ノードＮ１００と接地ノードとの間の電流経路に配置され、ＭＯＳトランジスタ４０１によって生成されたゲート電圧ＶＧを受け、ゲート電圧ＶＧに応じた出力電流Ｉｏｕｔを生成する。
【００４２】
ゲイン制御部４０４は、電圧電流変換部４０３と接地ノードとの間に介在し、デコーダＤ１００からの制御信号Ｓｃｎｔｌに応じて、電圧電流変換部４０３と接地ノードとの接続状態を変更する。これにより、電圧電流変換部４０３における電圧電流変換係数を変更され、電流ミラー回路におけるミラー比が変更される。
【００４３】
＜内部構成＞
図７は、図６に示した電圧電流変換部４０３およびゲイン制御部４０４の一例を示す。電圧電流変換部４０３は、Ｍ個の高耐圧トランジスタ４１−１〜４１−Ｍを含む。ゲイン制御部４０４は、Ｍ個の低耐圧トランジスタ４２−１〜４２−Ｍと、Ｍ個の制御信号ＣＴＲＬ １〜ＣＴＲＬ Ｍが与えられるＭ個のスイッチＳＷ４−１〜ＳＷ４−Ｍとを含む。高耐圧トランジスタ４１−１〜４１−Ｍの各々は、出力ノードＮ１００にドレインが接続され、ＭＯＳトランジスタ４０１（図６）のゲートにゲートが接続される。低耐圧トランジスタ４２−１〜４２−Ｍの各々は、対応する高耐圧トランジスタのソースにドレインが接続され、接地ノードにソースが接続され、対応するスイッチにゲートが接続される。
【００４４】
例えば、スイッチＳＷ４−１は、制御信号ＣＴＲＬ １が「１」である場合、低耐圧トランジスタ４２−１のゲートを電源ノードに接続し、制御信号ＣＴＲＬ １が「０」である場合、低耐圧トランジスタ４２−１のゲートを接地ノードに接続する。このように、ゲイン制御部４０４は、制御信号Ｓｃｎｔｌに応じて、低耐圧トランジスタ４２−１〜４２−Ｍの中から駆動させるべき低耐圧トランジスタを選択し、選択した低耐圧トランジスタを導通状態にする。
【００４５】
また、例えば、低耐圧トランジスタ４２−１が導通状態になることによって、高耐圧トランジスタ４１−１においてゲート電圧ＶＧに応じたドレイン電流が発生する。低耐圧トランジスタ４２−１〜４２−Ｍのうち導通状態になる低耐圧トランジスタの個数が増加するほど、高耐圧トランジスタ４１−１〜４１−Ｍのうちドレイン電流が発生する高耐圧トランジスタの個数が増加し、出力電流Ｉｏｕｔの電流値は大きくなる（すなわち、電圧電流変換部３０４における電圧電流変換係数が大きくなる）。
【００４６】
＜効果＞
以上のように、ＭＯＳトランジスタ４０１，電圧電流変換部４０３によって高電圧による破壊からＭＯＳトランジスタ４０２，ゲイン制御部４０４を保護することができるので、ゲイン制御部４０４を低耐圧系にすることができる。これにより、高耐圧系の出力電流を供給することができるとともに、従来よりも回路面積を縮小することができる。
【００４７】
（実施の形態５）
図８は、本発明の実施の形態５による電流ミラー回路の回路図である。この電流ミラー回路は、図６に示した構成に加えて、図３に示したカレントミラー回路（カレントミラー部）２０をさらに備える。このように構成することにより、出力電流Ｉｏｕｔの極性を反転することができる。
【００４８】
（実施の形態６）
＜全体構成＞
図９は、本発明の実施の形態６によるチャージポンプ回路の回路図である。このチャージポンプ回路は、ＭＯＳトランジスタ６０１，６０２と、カレントミラー回路６０と、電荷注入部６０５と、電荷注入量制御部６０６と、電荷引き抜き部６０７と、電荷引き抜き量制御部６０８とを備える。ＭＯＳトランジスタ６０１，カレントミラー回路６０，電荷注入部６０５，電荷引き抜き部６０７の耐圧電圧は、ＭＯＳトランジスタ６０２，電荷注入量制御部６０６，電荷引き抜き量制御部６０８の耐圧電圧よりも高い。
【００４９】
ＭＯＳトランジスタ（電流電圧変換部）６０１は、基準電流源ＲＥＦ１００と基準ノードとの間の電流経路に配置され、基準電流源ＲＥＦ１００からの基準電流Ｉｒｅｆに応じたゲート電圧ＶＧ１を生成する。ＭＯＳトランジスタ６０１は、ドレインとゲートとが互いに接続される。
【００５０】
ＭＯＳトランジスタ（電圧抑制部）６０２は、中間ノード電位ＶＮ１の変動を抑制し、中間ノード電位ＶＮ１，ＶＮ２，ＶＮ３を等しくすることによって、電流ミラー回路のミラー精度を高めている。ＭＯＳトランジスタ６０２は、ＭＯＳトランジスタ６０１のソースにドレインが接続され、接地ノードにソースが接続され、電源ノードにゲートが接続される。
【００５１】
カレントミラー回路（カレントミラー部）６０は、高耐圧トランジスタ６０３，６０４を含む。
【００５２】
電荷注入部（第１の電圧電流変換部）６０５は、カレントミラー回路６０の入力端（高耐圧トランジスタ６０３のドレイン）と接地ノードとの間の電流経路に配置され、ＭＯＳトランジスタ６０１によって生成されたゲート電圧ＶＧ１を受け、ゲート電圧ＶＧ１に応じたアップ電流Ｉｕｐを生成する。
【００５３】
電荷注入量制御部（第１のゲイン制御部）６０６は、電荷注入部６０５と接地ノードとの間に介在し、デコーダＤ１００からの制御信号Ｓｃｎｔｌとアップ信号ＵＰの出力状態とに応じて、電荷注入部６０５と接地ノードとの接続状態を変更する。これにより、電荷注入部６０５における電圧電流変換係数を変更され、出力ノードＮ１００に対する電荷注入量が変更される。
【００５４】
電荷注引き抜き部（第２の電圧電流変換部）６０７は、カレントミラー回路６０の出力端（高耐圧トランジスタ６０４のドレイン）と接地ノードとの間の電流経路に配置され、ＭＯＳトランジスタ６０１によって生成されたゲート電圧ＶＧ１を受け、ゲート電圧ＶＧ１に応じたダウン電流Ｉｄｎを生成する。
【００５５】
電荷引き抜き量制御部（第２のゲイン制御部）６０６は、電荷引き抜き部６０７と接地ノードとの間に介在し、デコーダＤ１００からの制御信号Ｓｃｎｔｌとダウン信号ＤＮの出力状態とに応じて、電荷引き抜き部６０７と接地ノードとの接続状態を変更する。これにより、電荷引き抜き部６０７における電圧電流変換係数を変更され、出力ノードＮ１００に対する電荷引き抜き量が変更される。
【００５６】
＜内部構成＞
図１０は、図９に示した電荷注入部６０５および電荷注入量制御部６０６の一例を示す。電荷注入部６０５は、Ｍ個の高耐圧トランジスタ６１−１〜６１−Ｍを含む。電荷注入量制御部は、Ｍ個の低耐圧トランジスタ６２−１〜６２−Ｍと、Ｍ個の制御信号ＣＴＲＬ １〜ＣＴＲＬ Ｍとアップ信号ＵＰとが与えられるＭ個の論理素子６３−１〜６３−Ｍとを含む。高耐圧トランジスタ６１−１〜６１−Ｍの各々は、カレントミラー回路６０の入力端（高耐圧トランジスタ６０３のソース）にドレインが接続され、ＭＯＳトランジスタ６０１（図９）のゲートにゲートが接続される。低耐圧トランジスタ６２−１〜６２−Ｍの各々は、対応する高耐圧トランジスタのソースにドレインが接続され、接地ノードにソースが接続され、対応する論理素子にゲートが接続される。
【００５７】
例えば、制御信号ＣＴＲＬ １が「１」である場合、論理素子６３−１は、アップ信号ＵＰを低耐圧トランジスタ６２−１のゲートへ通過させる状態になり、低耐圧トランジスタ６２−１は、アップ信号ＵＰの出力状態（「１」であるか「０」であるか）に応じて、導通状態または非導通状態になる。一方、制御信号ＣＴＲＬ １が「０」である場合、論理素子６３−１は、低耐圧トランジスタ６２−１のゲートへアップ信号を通過させない態になり、低耐圧トランジスタ６２−１は、アップ信号ＵＰの出力状態に拘わらず、常に、非導通状態になる。
【００５８】
また、低耐圧トランジスタ６２−１〜６２−Ｍのうちアップ信号が供給される低耐圧トランジスタの個数が増加するほど、高耐圧トランジスタ６１−１〜６１−Ｍのうちアップ信号ＵＰが「１」であるときにドレイン電流を発生する高耐圧トランジスタの個数が増加し、アップ電流Ｉｕｐの電流値が大きくなる（すなわち、電荷注入部６０５における電圧電流変換係数が大きくなり、出力ノードに対する電荷注入量が多くなる）。このように、電荷注入量制御部６０６は、制御信号Ｓｃｎｔｌに応じて、低耐圧トランジスタ４２−１〜４２−Ｍのうちアップ信号ＵＰが「１」であるときに駆動する低耐圧トランジスタを選択し、アップ信号ＵＰに応じてその選択した低耐圧トランジスタを導通状態にする。
【００５９】
また、例えば、低耐圧トランジスタ４２−１が導通状態になることによって、高耐圧トランジスタ４１−１においてゲート電圧ＶＧに応じたドレイン電流が発生する。低耐圧トランジスタ４２−１〜４２−Ｍのうち導通状態になる低耐圧トランジスタの個数が増加するほど、高耐圧トランジスタ４１−１〜４１−Ｍのうちドレイン電流が発生する高耐圧トランジスタの個数が増加し、出力電流Ｉｏｕｔの電流値は大きくなる（すなわち、電圧電流変換部３０４における電圧電流変換係数が大きくなる）。
【００６０】
なお、電荷引き抜き部６０７は、電荷注入部６０５と同様の構成であっても良い。この場合、高耐圧トランジスタ６１−１〜６１−Ｍの各々のドレインは、出力ノードＮ１００に接続される。また、電荷引き抜き量制御部６０８は、電荷注入量制御部６０６と同様の構成であっても良い。この場合、論理素子６３−１〜６３−Ｍの各々は、アップ信号ＵＰに代えて、ダウン信号ＤＮを受ける。電荷引き抜き部６０７において、低耐圧トランジスタ６２−１〜６２−Ｍのうちダウン信号が供給される低耐圧トランジスタの個数が増加するほど、ダウン電流Ｉｄｎの電流値が大きくなる。すなわち、電荷引き抜き部６０８における電圧電流変換係数が大きくなり、出力ノードに対する電荷引き抜き量が多くなる。
【００６１】
＜効果＞
以上のように、ＭＯＳトランジスタ６０１，電荷注入部６０５，電荷引き抜き部６０７によって高電圧による破壊からＭＯＳトランジスタ６０２，電荷注入量制御部６０６，電荷引き抜き量制御部６０８を保護することができるので、ＭＯＳトランジスタ６０２，電荷注入量制御部６０６，電荷引き抜き量制御部６０８を低耐圧系にすることができる。これにより、高耐圧系の出力電流を供給することができるとともに、従来よりも回路面積を縮小することができる。
【００６２】
以上本発明を上記実施形態に即して説明したが、上記実施例の構成にのみ限定されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【産業上の利用可能性】
【００６３】
本発明は、回路規模の増加を抑制しつつ高圧系の回路に出力電流を供給することができるため、電流ミラー回路，ＰＬＬのチャージポンプ回路，オペアンプ，フィルタ，デジタルアナログ変換回路等に有用である。
【図面の簡単な説明】
【００６４】
【図１】本発明の実施の形態１による電流ミラー回路の構成を示す図である。
【図２】図１に示した電圧電流変換部の構成例を示す図である。
【図３】本発明の実施の形態２による電流ミラー回路の構成を示す図である。
【図４】本発明の実施の形態３による電流ミラー回路の構成を示す図である。
【図５】図４に示した電圧電流変換部の構成例を示す図である。
【図６】本発明の実施の形態４による電流ミラー回路の構成を示す図である。
【図７】図６に示した電圧電流変換部の構成例を示す図である。
【図８】本発明の実施の形態５による電流ミラー回路の構成を示す図である。
【図９】本発明の実施の形態６によるチャージポンプ回路の構成を示す図である。
【図１０】図９に示した電荷注入部，電荷注入量制御部，電荷引き抜き部，電荷引き抜き量制御部の構成例を示す図である。
【符号の説明】
【００６５】
１０１    ＭＯＳトランジスタ（低耐圧）
１０２，１０５    ＭＯＳトランジスタ（高耐圧）
１０３    電圧電流変換部
１０４    ゲイン制御部
ＲＥＦ１００    基準電流源
Ｄ１００    デコーダ
２０    カレントミラー回路
２０１，２０２    高耐圧トランジスタ
３１，３２    カレントミラー回路
３０１，３０２，３０６，３０７    高耐圧トランジスタ
３０３    ＭＯＳトランジスタ（低耐圧）
３０４    電圧電流変換部
４０１    ＭＯＳトランジスタ（高耐圧）
４０２    ＭＯＳトランジスタ（低耐圧）
４０３    電圧電流変換部
４０４    ゲイン制御部
６０１    ＭＯＳトランジスタ（高耐圧）
６０２    ＭＯＳトランジスタ（低耐圧）
６０３，６０４    高耐圧トランジスタ
６０５    電荷注入部
６０６    電荷注入量制御部
６０７    電荷引き抜き部
６０８    電荷引き抜き量制御部
【図１】
2008193347.tif 000003
【図２】
2008193347.tif 000004
【図３】
2008193347.tif 000005
【図４】
2008193347.tif 000006
【図５】
2008193347.tif 000007
【図６】
2008193347.tif 000008
【図７】
2008193347.tif 000009
【図８】
2008193347.tif 000010
【図９】
2008193347.tif 000011
【図１０】
2008193347.tif 000012