(57)【要約】【課題】クロック周波数を高くする方法によらずに、電圧検出精度を向上させる。【解決手段】被検出電圧、または、被検出電圧と第１または第２の基準電圧との加減算結果を選択して積分する積分回路２０３と、コンパレータ２０７，２０９と、ラッチ回路２０８，２１０と、これらの出力、クロック信号及びキャリア同期信号が入力され、積分回路２０３への入力電圧を選択する電圧検出制御回路２０６とを備え、第１キャリア周期でラッチ回路２０８の出力に応じて被検出電圧または被検出電圧と第１の基準電圧との加減算値を選択して積分し、第２キャリア周期でラッチ回路２１０の出力に応じて第１キャリア周期終了時の積分回路２０３の出力を初期値とし、第２の基準電圧を積分し、第１キャリア周期の積分期間のクロック信号の第１カウント値と、第２キャリア周期の積分期間のクロック信号の第２カウント値とを用いて被検出電圧を測定する。【選択図】図１
2008252858.tif 000002
【特許請求の範囲】
【請求項１】
電力用半導体スイッチング素子を有する電力変換装置の出力電圧検出回路において、
被検出電圧、または、被検出電圧と第１の基準電圧または第２の基準電圧との加減算結果を選択して所定の時定数により積分する積分手段と、
この積分手段の出力を第３の基準電圧と比較する第１の比較手段と、
前記積分手段の出力を第４の基準電圧と比較する第２の比較手段と、
第１の比較手段の出力をクロック信号に同期してラッチする第１のラッチ手段と、
第２の比較手段の出力を前記クロック信号に同期してラッチする第２のラッチ手段と、
第１及び第２のラッチ手段の出力、前記クロック信号、及び、前記電力変換装置のスイッチング周期に同期した同期信号が入力され、前記積分手段をリセット可能とした電圧検出制御手段と、
を備え、
前記電力変換装置のスイッチング周期に同期した第１期間において、
第１のラッチ手段の出力に応じて、被検出電圧または被検出電圧と第１の基準電圧との加減算値を前記積分手段により積分し、
前記電力変換装置のスイッチング周期に同期し、かつ第１期間に連続する第２期間において、
第２のラッチ手段の出力に応じて、第１期間の終了時点における前記積分手段の出力を初期値とし、第２の基準電圧を前記積分手段により積分してその後に前記積分手段をリセットし、
第１期間における、被検出電圧と第１の基準電圧との加減算結果を積分した期間の前記クロック信号の数、あるいは、被検出電圧を積分した期間の前記クロック信号の数を第１カウント値とすると共に、
第２期間における、第２の基準電圧を積分した期間の前記クロック信号の数を第２カウント値とし、
これらの第１カウント値及び第２カウント値を用いて被検出電圧を測定することを特徴とした電力変換装置の出力電圧検出回路。
【請求項２】
電力用半導体スイッチング素子を有する電力変換装置の出力電圧検出回路において、
被検出電圧、または、被検出電圧と第１の基準電圧との加減算結果を選択して第１または第２の積分時定数により積分する積分手段と、
この積分手段の出力を第３の基準電圧と比較する第１の比較手段と、
前記積分手段の出力を第４の基準電圧と比較する第２の比較手段と、
第１の比較手段の出力をクロック信号に同期してラッチする第１のラッチ手段と、
第２の比較手段の出力を前記クロック信号に同期してラッチする第２のラッチ手段と、
第１及び第２のラッチ手段の出力、前記クロック信号、及び、前記電力変換装置のスイッチング周期に同期した同期信号が入力され、前記積分手段をリセット可能とした電圧検出制御手段と、
を備え、
前記電力変換装置のスイッチング周期に同期した第１期間において、
第１のラッチ手段の出力に応じて、被検出電圧または被検出電圧と第１の基準電圧との加減算値を前記積分手段により第１の積分時定数にて積分し、
前記電力変換装置のスイッチング周期に同期し、かつ第１期間に連続する第２期間において、
第２のラッチ手段の出力に応じて、第１期間の終了時点における前記積分手段の出力を初期値とし、第１の基準電圧を前記積分手段により第２の積分時定数にて積分してその後に前記積分手段をリセットし、
第１期間における、被検出電圧と第１の基準電圧との加減算結果を積分した期間の前記クロック信号の数、あるいは、被検出電圧を積分した期間の前記クロック信号の数を第１カウント値とすると共に、
第２期間における、第１の基準電圧を積分した期間の前記クロック信号の数を第２カウント値とし、
これらの第１カウント値及び第２カウント値を用いて被検出電圧を測定することを特徴とした電力変換装置の出力電圧検出回路。
【請求項３】
請求項１または２の何れか１項に記載した電力変換装置の出力電圧検出回路において、
前記クロック信号の周波数が、前記電力変換装置のスイッチング周波数の整数倍であることを特徴とする電力変換装置の出力電圧検出回路。
【請求項４】
請求項１〜３の何れか１項に記載した電力変換装置の出力電圧検出回路において、
第１期間における第１のラッチ手段の出力と第２期間における第２のラッチ手段の出力との論理和信号を、絶縁手段を介して前記電圧検出制御手段に伝送することを特徴とする電力変換装置の出力電圧検出回路。
【請求項５】
請求項１〜４の何れか１項に記載した電力変換装置の出力電圧検出回路において、
前記被検出電圧が、電力変換装置としてのインバータの出力電圧を分圧した電圧であることを特徴とする電力変換装置の出力電圧検出回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば電動機を駆動するＰＷＭインバータ等の各種電力変換装置の出力電圧を検出するための出力電圧検出回路に関するものである。
【背景技術】
【０００２】
図６は、電力変換装置の一例であるＰＷＭインバータＩＮＶの主回路構成図であり、３００は直流電源、３０１〜３０６は環流ダイオードが逆並列に接続されたＩＧＢＴ等の電力用半導体スイッチング素子である。ＰＷＭインバータの動作原理は周知であるため、ここでは、その動作原理の説明は省略する。
【０００３】
一般にＰＷＭインバータにおいては、装置を構成するスイッチング素子のオン電圧降下やスイッチングタイミングの遅れ等により、出力電圧指令に対して実際の出力電圧に誤差電圧が発生する。このため、ＰＷＭインバータによって電動機等の高速かつ高精度な制御を実現するには、インバータの出力電圧を用いてフィードバック制御を行う必要があり、その際に、インバータの出力電圧を高速かつ高精度に検出してそのアナログ検出値をディジタル量に変換するＡ／Ｄ変換回路が必要になる。
【０００４】
ここで、図７は、非特許文献１に記載されている三相電圧形ＰＷＭインバータの出力電圧検出回路のブロック図であり、図８はその動作波形図である。
図７では、ＰＷＭインバータＩＮＶの回路構成を一部省略して出力１相分のみを示してあり、電圧検出回路の基準となる電位（グラウンド電位）は、インバータＩＮＶの直流電源３００の負極側電位と同一としている。
【０００５】
図７において、１０１はスイッチング素子３０２の両端に接続された分圧回路、ＳＷ０，ＳＷ１はスイッチ（グラウンド側に接続されている状態をオフ状態とする）、１０２は減算回路、１０３は積分回路、１０４はゼロクロスコンパレータ、１０５はオンオフ検出コンパレータ、１０６は電圧検出制御回路、１０６ａ，１０７ｂはカウンタである。
【０００６】
この従来技術の動作を、図８を参照しながら以下に説明する。
まず、図７の電圧検出回路は、ＰＷＭインバータＩＮＶの三角波キャリアの頂点を１周期Ｔの開始時刻（図８におけるｔ＝０）とし、キャリア１周期におけるインバータＩＮＶの出力電圧（図７におけるインバータＩＮＶの出力端子Ｕとグラウンドとの間の電圧）の平均値をディジタル量として検出するものである。
【０００７】
その検出動作の具体的な内容は以下の通りである。
（１）動作１
電圧検出制御回路１０６は、図示されていない制御回路から入力されるキャリア同期信号により三角波キャリアの頂点を認識すると、スイッチＳＷ０をオンさせて分圧回路１０１による分圧電圧ｖｉを周期Ｔの間、減算回路１０２の＋側に入力可能とする。これと同時に、分圧電圧ｖｉの立ち上がりを計測するためのカウンタ１０６ａがクロック信号のカウントを開始する。このとき、スイッチＳＷ１はオフ状態であり、グラウンド側に接続されている。
【０００８】
（２）動作２
上記カウンタ１０６ａは、分圧電圧ｖｉが入力されているオンオフ検出コンパレータ１０５の出力により、分圧電圧ｖｉの立ち上がりまでの時間ｔ１（図８参照）をカウントし、動作を停止する。
【０００９】
（３）動作３
動作２により得られたｔ１の２倍の時間２ｔ１が経過した後、スイッチＳＷ１をオンさせて基準電圧ＶＲＥＦを減算回路１０２の−側へ入力する。これと同時に、基準電圧ＶＲＥＦを入力した時間を計測するカウンタ１０６ｂがクロック信号のカウントを開始する。
なお、積分回路１０３には、時間ｔ１が経過した時から分圧電圧ｖｉが入力されており、時間２ｔ１が経過した後には、分圧電圧ｖｉと基準電圧ＶＲＥＦとの差の電圧が入力されることになるので、積分回路１０３の出力電圧は図８に示すような値となる。
【００１０】
（４）動作４
時間（Ｔ−ｔ１）において分圧電圧ｖｉが立ち下がった後は、積分回路１０３への入力は−ＶＲＥＦのみとなり、図８に示す如く積分回路１０３の出力電圧は減少する。
【００１１】
（５）動作５
時間（２ｔ１＋ｔ２）が経過して積分回路１０３の出力電圧が０Ｖになると、ゼロクロスコンパレータ１０４から出力されたゼロクロス検出信号が電圧検出制御回路１０６に入力される。電圧検出制御回路１０６は、スイッチＳＷ１をオフさせて減算回路１０２への基準電圧ＶＲＥＦの入力を停止すると共に、基準電圧入力時間計測用のカウンタ１０６ｂの動作を停止する。なお、スイッチＳＷ１のオフに先立ち、時間Ｔが経過した時点でスイッチＳＷ０はオフとなっている。
【００１２】
以上の動作により、キャリア１周期における分圧電圧ｖｉの平均値Ｖｉ（後述する数式ではＶｉの上部に「￣」を付してあるが、本文上では省略する）を基準電圧ＶＲＥＦの関数として表現することができ、上記平均値Ｖｉに分圧回路１０１の分圧比を乗じればインバータ１相分の出力電圧の平均値を検出することができる。
【００１３】
次に、上述した動作を、数式を用いて以下に説明する。
前記分圧電圧ｖｉに関する積分回路１０３出力電圧は、数式１によって表すことができる。但し、ＲＣは積分時定数である。
【００１４】
【数１】
2008252858.tif 000003
【００１５】
また、基準電圧ＶＲＥＦに関する積分回路１０３の出力電圧は、数式２によって表せる。
【００１６】
【数２】
2008252858.tif 000004
【００１７】
時間（２ｔ１＋ｔ２）が経過した時の数式１と数式２の和が０であるから、数式３が成立する。
【００１８】
【数３】
2008252858.tif 000005
【００１９】
従って、キャリア１周期における分圧電圧ｖｉの平均値Ｖｉは、数式４によって表せる。つまり、Ｔ及びＶＲＥＦは既知であるから、スイッチＳＷ１による基準電圧ＶＲＥＦの入力時間ｔ２を測定することによって平均値Ｖｉを求めることができる。
【００２０】
【数４】
2008252858.tif 000006
【００２１】
ここで、出力電圧の検出精度について考察する。
上記の出力電圧検出回路を、最大１．５Ｔ（＝１．５キャリア周期）で検出が終了するように設計した場合、基準電圧ＶＲＥＦの入力時間ｔ２も理想的には最大１．５Ｔまでとることが可能となる。
このとき、数式４に基づいて、平均値Ｖｉの最大検出電圧Ｖｉｍａｘは数式５によって表される。
【００２２】
【数５】
2008252858.tif 000007
【００２３】
一方、平均値Ｖｉの最小検出電圧Ｖｉｍｉｎはカウンタ１０６ｂの１クロック周期Ｔｃになるから、数式４に基づいて、数式６となる。
【００２４】
【数６】
2008252858.tif 000008
【００２５】
従って、数式４，数式６に基づいて、平均値Ｖｉの最小検出電圧Ｖｉｍｉｎと最大検出電圧Ｖｉｍａｘとの関係は数式７のように表される。
【００２６】
【数７】
2008252858.tif 000009
【００２７】
【非特許文献１】杉本英彦，田中伸幸，「三相電圧形ＰＷＭインバータの出力電圧検出回路の開発」，平成１７年電気学会産業応用部門全国大会，Ｉ−４１５〜Ｉ−４１８
【発明の開示】
【発明が解決しようとする課題】
【００２８】
上述した従来技術において、検出精度すなわち分解能を向上させるには、数式７から明らかなように、クロック周期Ｔｃを小さくする、つまりクロック周波数を高くすれば良い。
しかし、現実には、電圧検出回路に用いている電子部品の特性や性能の観点からクロック周波数には上限があるので、電圧検出精度を高めることが困難である。
このため、ＰＷＭインバータの出力電圧をフィードバックして電動機を高速かつ高精度に制御したい場合でも、結果として所望の制御性能が得られないという問題があった。
【００２９】
そこで、本発明の解決課題は、クロック周波数を高くする等の方法によらず電圧検出精度の向上を可能にした電力変換装置の出力電圧検出回路を提供することにある。
【課題を解決するための手段】
【００３０】
上記課題を解決するため、請求項１に係る発明は、電力用半導体スイッチング素子を有する電力変換装置の出力電圧検出回路において、
被検出電圧、または、被検出電圧と第１の基準電圧または第２の基準電圧との加減算結果を選択して所定の時定数により積分する積分手段と、
この積分手段の出力を第３の基準電圧と比較する第１の比較手段と、
前記積分手段の出力を第４の基準電圧と比較する第２の比較手段と、
第１の比較手段の出力をクロック信号に同期してラッチする第１のラッチ手段と、
第２の比較手段の出力を前記クロック信号に同期してラッチする第２のラッチ手段と、
第１及び第２のラッチ手段の出力、前記クロック信号、及び、前記電力変換装置のスイッチング周期に同期した同期信号が入力され、前記積分手段をリセット可能とした電圧検出制御手段と、を備え、
前記電力変換装置のスイッチング周期に同期した第１期間において、
第１のラッチ手段の出力に応じて、被検出電圧または被検出電圧と第１の基準電圧との加減算値を前記積分手段により積分し、
前記電力変換装置のスイッチング周期に同期し、かつ第１期間に連続する第２期間において、
第２のラッチ手段の出力に応じて、第１期間の終了時点における前記積分手段の出力を初期値とし、第２の基準電圧を前記積分手段により積分してその後に前記積分手段をリセットし、
第１期間における、被検出電圧と第１の基準電圧との加減算結果を積分した期間の前記クロック信号の数、あるいは、被検出電圧を積分した期間の前記クロック信号の数を第１カウント値とすると共に、
第２期間における、第２の基準電圧を積分した期間の前記クロック信号の数を第２カウント値とし、
これらの第１カウント値及び第２カウント値を用いて被検出電圧を測定するものである。
【００３１】
請求項２に係る発明は、電力用半導体スイッチング素子を有する電力変換装置の出力電圧検出回路において、
被検出電圧、または、被検出電圧と第１の基準電圧との加減算結果を選択して第１または第２の積分時定数により積分する積分手段と、
この積分手段の出力を第３の基準電圧と比較する第１の比較手段と、
前記積分手段の出力を第４の基準電圧と比較する第２の比較手段と、
第１の比較手段の出力をクロック信号に同期してラッチする第１のラッチ手段と、
第２の比較手段の出力を前記クロック信号に同期してラッチする第２のラッチ手段と、
第１及び第２のラッチ手段の出力、前記クロック信号、及び、前記電力変換装置のスイッチング周期に同期した同期信号が入力され、前記積分手段をリセット可能とした電圧検出制御手段と、を備え、
前記電力変換装置のスイッチング周期に同期した第１期間において、
第１のラッチ手段の出力に応じて、被検出電圧または被検出電圧と第１の基準電圧との加減算値を前記積分手段により第１の積分時定数にて積分し、
前記電力変換装置のスイッチング周期に同期し、かつ第１期間に連続する第２期間において、
第２のラッチ手段の出力に応じて、第１期間の終了時点における前記積分手段の出力を初期値とし、第１の基準電圧を前記積分手段により第２の積分時定数にて積分してその後に前記積分手段をリセットし、
第１期間における、被検出電圧と第１の基準電圧との加減算結果を積分した期間の前記クロック信号の数、あるいは、被検出電圧を積分した期間の前記クロック信号の数を第１カウント値とすると共に、
第２期間における、第１の基準電圧を積分した期間の前記クロック信号の数を第２カウント値とし、
これらの第１カウント値及び第２カウント値を用いて被検出電圧を測定するものである。
【００３２】
請求項３に係る発明は、請求項１または２に記載した電力変換装置の出力電圧検出回路において、
前記クロック信号の周波数が、前記電力変換装置のスイッチング周波数の整数倍であることを特徴とする。
【００３３】
請求項４に係る発明は、請求項１〜３の何れか１項に記載した電力変換装置の出力電圧検出回路において、第１期間における第１のラッチ手段の出力と第２期間における第２のラッチ手段の出力との論理和信号を、絶縁手段を介して前記電圧検出制御手段に伝送するものである。
【００３４】
請求項５に係る発明は、請求項１〜４の何れか１項に記載した電力変換装置の出力電圧検出回路において、前記被検出電圧が、電力変換装置としてのインバータの出力電圧を分圧した電圧であることを特徴とする。
【発明の効果】
【００３５】
本発明によれば、クロック周波数を高くする方法によらずに電圧検出精度を高めることができ、電力変換装置により電動機を駆動する場合の制御性能を向上させることが可能となる。
【発明を実施するための最良の形態】
【００３６】
以下、図に沿って本発明の実施形態を説明する。まず、図１は請求項１に係る本発明の第１実施形態の構成を示すブロック図である。
図１では、図７と同様に、ＰＷＭインバータＩＮＶはその回路構成を一部省略して出力１相分のみを示してあり、電圧検出回路の基準となる電位（グラウンド電位）は、インバータＩＮＶの直流電源３００の負極側電位と同一である。また、電圧検出回路の各構成要素において、図７と同一のものには同一の記号を付してある。
【００３７】
図１において、ＳＷ０はキャリア同期信号ＶＣＡＲによってオン・オフし、分圧電圧ｖｉとグラウンド電位とを切り換えて出力するスイッチ、ＳＷ１，ＳＷ２は後述するラッチ回路２０８，２１０の出力によってオン・オフし、予め設定された第１の基準電圧ＶＲＥＦ１，第２の基準電圧ＶＲＥＦ２とグラウンド電位とを切り換えて出力するスイッチである。ここで、スイッチＳＷ０，ＳＷ１，ＳＷ２はグラウンド側に接続されている状態をオフ状態とする。
また、２０２は各スイッチＳＷ０，ＳＷ１，ＳＷ２の出力電圧が図示の符号で入力されて演算を行う減算回路、２０３は減算回路２０２の出力側に接続された積分回路である。
【００３８】
２０７は積分回路２０３の出力電圧ｖｓと第３の基準電圧ＶＲＥＦ３とを比較する第１のコンパレータ、２０８はキャリア同期信号ＶＣＡＲ及びクロック信号ＶＣＬＫが入力され、キャリア同期信号ＶＣＡＲに基づき、最初のキャリア周期Ｔの間にコンパレータ２０７の出力をラッチする第１のラッチ回路、２０９は積分回路２０３の出力電圧ｖｓと第４の基準電圧ＶＲＥＦ４とを比較する第２のコンパレータ、２１０はＮＯＴ回路２１５を介したキャリア同期信号ＶＣＡＲ及びクロック信号ＶＣＬＫが入力され、キャリア同期信号ＶＣＡＲに基づき、次のキャリア周期の間にコンパレータ２０９の出力をラッチする第２のラッチ回路である。
上記ラッチ回路２０８，２１０の出力は、それぞれ、スイッチＳＷ１，ＳＷ２及び電圧検出制御回路２０６に入力されている。
【００３９】
なお、電圧検出制御回路２０６において、２０６ａはクロック信号ＶＣＬＫの数ｎ１ｏｎをカウントするカウンタ、２０６ｂはクロック信号ＶＣＬＫの数ｎ２ｏｎをカウントするカウンタである。
また、電圧検出制御回路２０６から出力されるリセット信号ＶＲＳＴが前記積分回路２０３に入力されている。
【００４０】
次に、この実施形態における出力電圧検出動作を、図２を参照しつつ以下に説明する。
（１）動作１
電圧検出制御回路２０６は、キャリア同期信号ＶＣＡＲにより三角波キャリアの頂点を認識すると、スイッチＳＷ０をオンし、分圧回路１０１による分圧電圧ｖｉをキャリア周期Ｔの間、減算回路２０２の＋側に入力可能とする。
このとき、スイッチＳＷ１はオフされており、減算回路２０２の一方の−側をグラウンド電位に保っている。また、スイッチＳＷ２は、キャリア周期Ｔの間は継続してオフされており、減算回路２０２の他方の−側をグラウンド電位に保っている。
これにより、積分回路２０３は分圧電圧ｖｉの積分を行うので、分圧電圧ｖｉ（ＰＷＭパルス）が立ち上がった時点以降は、図２に示す如く積分回路２０３の出力が増加する。
【００４１】
（２）動作２
積分回路２０３の出力電圧が第３の基準電圧ＶＲＥＦ３より大きくなると、コンパレータ２０７の出力がHigh（ハイ）レベルになり、その出力はラッチ回路２０８によりクロック信号ＶＣＬＫに同期してラッチされる。
【００４２】
（３）動作３
ラッチ回路２０８の出力がHighレベルになると、スイッチＳＷ１がオンして減算回路２０２の−側に第１の基準電圧ＶＲＥＦ１を入力するので、積分回路２０３には、分圧電圧ｖｉと第１の基準電圧ＶＲＥＦ１との差電圧（ｖｉ−ＶＲＥＦ１）が入力されることになり、積分回路２０３はこの差電圧（ｖｉ−ＶＲＥＦ１）を積分する。このとき、図２に示すように、差電圧（ｖｉ−ＶＲＥＦ１）が負となるように設計しておけば、積分回路２０３の出力電圧は、スイッチＳＷ１がオンしている期間、減少する。
【００４３】
（４）動作４
動作３により、積分回路２０３の出力電圧が第３の基準電圧ＶＲＥＦ３より小さくなると、コンパレータ２０７の出力がLow（ロー）レベルとなり、その出力はラッチ回路２０８によりクロック信号ＶＣＬＫに同期してラッチされる。
【００４４】
（５）動作５
ラッチ回路２０８の出力がLowレベルになると、スイッチＳＷ１はオフされるため、積分回路２０３には分圧電圧ｖｉのみが入力され、図２に示すように積分回路２０３の出力電圧は再び増加し始める。
【００４５】
（６）動作６
電圧検出制御回路２０６は、次の三角波キャリアの頂点を認識すると、次のキャリア周期Ｔの間、スイッチＳＷ０をオフして減算回路２０２の＋側をグラウンド電位とする。また、ラッチ回路２０８がキャリア同期信号ＶＣＡＲに基づいて動作しなくなるので、スイッチＳＷ１をオフして減算回路２０２の一方の−側をグラウンド電位とする。一方、ラッチ回路２１０がキャリア同期信号ＶＣＡＲに基づいて動作するので、スイッチＳＷ２をオンして減算回路２０２の他方の−側に第２の基準電圧ＶＲＥＦ２を入力する。これによって積分回路２０３の入力は−ＶＲＥＦ２となり、その出力電圧は減少を始める。
【００４６】
（７）動作７
動作６により、積分回路２０３の出力電圧が第４の基準電圧ＶＲＥＦ４（この基準電圧ＶＲＥＦ４は第３の基準電圧ＶＲＥＦ３より低く設計する必要があり、本実施形態では０Ｖとしている）より低くなると、コンパレータ２０９の出力がLowレベルとなり、その出力はラッチ回路２１０によりクロック信号ＶＣＬＫに同期してラッチされる。
【００４７】
（８）動作８
動作７が終了すると、電圧検出制御回路２０６の動作により、スイッチＳＷ０，ＳＷ１，ＳＷ２をいずれもオフして減算回路２０２の＋側、−側をすべてグラウンド電位にすると共に、リセット信号ＶＲＳＴにより積分回路２０３をリセットし、更に次の三角波キャリアの頂点を認識するまで待機する。
【００４８】
以上の動作により、分圧電圧ｖｉの平均値Ｖｉを第１，第２の基準電圧ＶＲＥＦ１，ＶＲＥＦ２の関数として表現することができ、上記平均値Ｖｉに分圧回路１０１の分圧比を乗じればインバータ１相分の出力電圧の平均値を検出することができる。
以下に、上記平均値Ｖｉの算出原理を数式により説明する。
【００４９】
１回目のキャリア周期（第１期間という）内において、クロック信号ＶＣＬＫに同期してスイッチＳＷ１がオンしたすべての時間をｔ１ｏｎ、オフしたすべての時間をｔ１ｏｆｆとし、また、１回目のキャリア周期における分圧電圧ｖｉの平均値をＶｉとすると、１回目のキャリア終了時点における積分回路２０３の出力電圧ｖＳ１は数式８によって表せる。ただし、ＣＲは積分時定数である。
【００５０】
【数８】
2008252858.tif 000010
【００５１】
一方、２回目のキャリア周期（第２期間という）において、２回目のキャリア周期開始時点から積分回路２０３の出力ｖＳが０Ｖとなるまでの時間をｔ２ｏｎとすると、数式９が成立する。
【００５２】
【数９】
2008252858.tif 000011
【００５３】
ここで、キャリア周期Ｔと１回目のキャリア周期におけるスイッチＳＷ１のオン・オフ時間ｔ１ｏｎ，ｔ１ｏｆｆとの間には、数式１０の関係が成り立つ。よって、数式９は数式１１のようになる。
【００５４】
【数１０】
2008252858.tif 000012
【００５５】
【数１１】
2008252858.tif 000013
【００５６】
また、１回目のキャリア周期において、クロック信号ＶＣＬＫに同期してスイッチＳＷ１がオンした時のクロック信号ＶＣＬＫの数をｎ１ｏｎ、２回目のキャリア周期開始時から積分回路２０３の出力が０Ｖになるまでのクロック信号ＶＣＬＫの数をｎ２ｏｎとすると、数式１２，数式１３の関係が成り立つ。ただし、Ｔｃはクロック周期である。
【００５７】
【数１２】
2008252858.tif 000014
【００５８】
【数１３】
2008252858.tif 000015
【００５９】
更に、第１の基準電圧ＶＲＥＦ１と第２の基準電圧ＶＲＥＦ２との関係を数式１４のように設定すると、１回目のキャリア周期における分圧電圧ｖｉの平均値Ｖｉは数式１５によって表すことができる。なお、数式１４において、ｎは自然数である。
【００６０】
【数１４】
2008252858.tif 000016
【００６１】
【数１５】
2008252858.tif 000017
【００６２】
数式１５において、キャリア周期Ｔ、クロック周期Ｔｃ、第１の基準電圧ＶＲＥＦ１と第２の基準電圧ＶＲＥＦ２との比率２ｎは既知であることから、１回目のキャリア周期における分圧電圧ｖｉの平均値Ｖｉは、ｎ１ｏｎ，ｎ２ｏｎをカウントすれば数式１５により計測できることが判る。この数式１５の演算は、電圧検出制御回路２０６の内部または外部に設けたＣＰＵ等の演算手段により実行すれば良い。
【００６３】
ここで、出力電圧の検出精度について以下に検討する。
先の動作３で説明したことから、平均値Ｖｉの検出可能な最大値（平均値Ｖｉの最大検出電圧Ｖｉｍａｘ）と第１の基準電圧ＶＲＥＦ１との間には、数式１６の関係が成り立つ。
【００６４】
【数１６】
2008252858.tif 000018
【００６５】
一方、数式１５から、平均値Ｖｉの最小検出電圧Ｖｉｍｉｎは数式１７となる。
【００６６】
【数１７】
2008252858.tif 000019
【００６７】
従って、数式１６，数式１７から、平均値Ｖｉの最小検出電圧Ｖｉｍｉｎと最大検出電圧Ｖｉｍａｘとの関係は数式１８のようになる。
【００６８】
【数１８】
2008252858.tif 000020
【００６９】
以上より、従来技術における最小検出電圧Ｖｉｍｉｎを表した数式７と本実施形態における最小検出電圧Ｖｉｍｉｎを表した数式１８との比較から明らかなように、本実施形態では、第１の基準電圧ＶＲＥＦ１と第２の基準電圧ＶＲＥＦ２との比率２ｎを調整することにより、従来技術に比べて検出精度すなわち分解能を向上させることが可能となる。
【００７０】
次に、図３は請求項２に係る本発明の第２実施形態を示す構成図である。
第１実施形態との相違点について述べると、第１実施形態では、１回目のキャリア周期と２回目のキャリア周期における積分回路２０３の積分時定数を同一とし、また、２つの異なる基準電圧ＶＲＥＦ１，ＶＲＥＦ２を用いて電圧を検出するのに対し、第２実施形態では、キャリア同期信号ＶＣＡＲにより、１回目のキャリア周期と２回目のキャリア周期とでスイッチＳＷ３を切り換えて積分回路２０３の積分時定数を変更すると共に、同一の基準電圧ＶＲＥＦ１を用いることとしたものであり、他の動作は第１実施形態と同様である。なお、ラッチ回路２０８，２１０の出力は、ＯＲ回路２１６を介してスイッチＳＷ１に加えられている。
この場合、１回目のキャリア周期における積分時定数をＣＲ１、２回目のキャリア周期における積分時定数をＣＲ２とすると、数式１９が成立する。
【００７１】
【数１９】
2008252858.tif 000021
【００７２】
ここで、１回目と２回目のキャリア周期における積分時定数の比率を数式２０のように設定する。
【００７３】
【数２０】
2008252858.tif 000022
【００７４】
また、１回目のキャリア周期において、クロック信号ＶＣＬＫに同期してスイッチＳＷ１がオンした時のクロック信号ＶＣＬＫの数をｎ１ｏｎ、２回目のキャリア周期開始時点から積分回路２０３の出力が０Ｖとなるまでのクロック信号ＶＣＬＫの数をｎ２ｏｎとすると、１回目のキャリア周期における分圧電圧ｖｉの平均値Ｖｉは、第１実施形態における数式１５と同様に数式２１によって表すことができ、ｎ１ｏｎ，ｎ２ｏｎをカウントして数式２１を演算することで計測可能となる。
この実施形態の動作波形については、第１実施形態とほぼ同様であるため、省略する。
【００７５】
【数２１】
2008252858.tif 000023
【００７６】
なお、第１、第２実施形態では分圧電圧ｖｉが負にならないことを前提として説明したが、実際には、電力用半導体スイッチング素子のオン電圧降下等によって１キャリア周期の分圧電圧の平均値が負になる場合もあり、第１、第２実施形態の方法では負の電圧を検出することができない。
この問題を解決するため、インバータの出力電圧を分圧した電圧に予めオフセット電圧を加算することで、減算回路に負の電圧が入力されないようにし、計測したオフセット電圧を含む電圧検出値から、ソフトウェア等の処理によりオフセット電圧を減算して真の分圧電圧を測定することもできる。
【００７７】
また、各実施形態では、１回目のキャリア周期では積分回路２０３の出力電圧を増減させ、２回目のキャリア周期では積分回路２０３の出力電圧を減少させることにより、分圧電圧の平均値を計測する例を説明している。しかし、キャリアに同期した期間、例えば、２回目までのキャリア周期では積分回路２０３の出力電圧を増減させ、３回目のキャリア周期では積分回路２０３の出力電圧を減少させるような動作により、分圧電圧の平均値を計測することもできる。従ってこの場合には、キャリア２周期における分圧電圧の平均値を測定することになる。
【００７８】
上述したように、第１実施形態及び第２実施形態によれば、数式１５または数式２１により、１回目のキャリア周期における分圧電圧ｖｉの平均値Ｖｉは、ｎ１ｏｎ，ｎ２ｏｎをカウントすれば計測可能である。
しかし、クロック信号ＶＣＬＫの周波数が電力変換装置のスイッチング周波数（キャリア周波数）の整数倍でない場合、１キャリア周期内のクロック信号ＶＣＬＫの数がキャリア周期ごとに異なることになり、計測値に誤差を生じる。
【００７９】
従って、本発明の第３実施形態では、請求項３に記載するように、クロック信号ＶＣＬＫの周波数を、電力変換装置のスイッチング周波数の整数倍とすることにより、各キャリア周期内のクロック信号ＶＣＬＫの数を同一にして高精度に電圧を検出することができる。
【００８０】
さて、一般に電力変換装置の主回路部の電圧を検出する場合、検出対象の電圧が制御回路の電圧に比べてはるかに高く、また、主回路部で扱う電力も制御回路で扱う電力に比べて大きいため、主回路部で発生するノイズが制御回路に及ぼす影響を低減することなどを目的として、制御回路部と主回路部は電気的に絶縁することが行われる。
【００８１】
ここで、図１の第１実施形態について、主回路部をその電圧検出回路部と共に、制御回路部に対して電気的に絶縁した場合、例えば図４に示すような回路構成となる。
なお、図４では、電力変換装置の出力１相分についてのみ示してあり、３１０は主回路部、２２０は電圧検出回路部（図１の構成から電圧検出制御回路２０６を除いた部分に相当する）、２３０は主回路部３１０のスイッチング素子に対するゲート信号を生成する電力変換装置主制御部、２４０はこの主制御部２３０及び前記電圧検出制御回路２０６からなる電力変換装置制御回路部、ＰＣ１〜ＰＣ５はフォトカプラ等からなる絶縁回路である。
【００８２】
図４に示す構成においては、電力変換装置制御回路部２４０内の主制御部２３０から電圧検出制御回路２０６にデータが送られ、このデータに基づいて、スイッチング周期に同期したキャリア同期信号ＶＣＡＲ、積分回路２０３のリセット信号ＶＲＳＴ及びクロック信号ＶＣＬＫが、それぞれ絶縁回路ＰＣ１，ＰＣ２，ＰＣ３を介して電圧検出回路部２２０に送られる。
一方、電圧検出値に相当するラッチ回路２０８，２１０の出力信号ＶＣＮＴ１，ＶＣＮＴ２は、それぞれ絶縁回路ＰＣ４，ＰＣ５を介して電圧検出制御回路２０６のカウンタ２０６ａ，２０６ｂに送られ、そのカウント値を主制御部２３０に伝送する。主制御部２３０では、上記カウント値を用いて分圧電圧を演算し、その電圧検出値に基づいて主回路部３１０のスイッチング素子をオン・オフ制御するべくゲート信号を生成する。
【００８３】
しかしながら、図４に示した構成の場合、絶縁回路ＰＣ１〜ＰＣ５等の絶縁に伴う部品点数の増加が低コスト化の妨げになる。また、この種の絶縁部品は、一般に部品が大きく、絶縁の都合上、部品の実装にも制約が生ずるため、小型化の大きな妨げになる。
なお、図４では、図の簡略化も目的として出力１相分についてのみ記載しているが、例えば、３相出力の電力変換装置の場合には、電圧検出回路部２２０用のキャリア同期信号ＶＣＡＲ，リセット信号ＶＲＳＴ及びクロック信号ＶＣＬＫを３相分共通化できるので、電圧検出回路部２２０を制御するために必要な絶縁回路は３個（絶縁回路ＰＣ１〜ＰＣ３）で済む。しかし、ラッチ回路２０８，２１０の出力を絶縁して電圧検出制御回路２０６に送るために、１相について２個の絶縁回路ＰＣ４，ＰＣ５が必要になるので、これらのラッチ回路の出力伝送用の絶縁回路の数は、３相分で合計６個となる。
従って、電圧検出回路部２２０を制御するために必要な３個の絶縁回路ＰＣ１〜ＰＣ３を含めると、３相出力の電力変換装置全体で合計９個の絶縁回路が必要になり、低コスト化、小型化を阻害する原因となる。
【００８４】
請求項４に係る本発明の第４実施形態は、上記の問題点を解決するためのものであり、図５はそのブロック図である。この図５が図４と異なるのは、電圧検出回路部２２１において、ラッチ回路２０８の出力信号ＶＣＮＴ１とラッチ回路２１０の出力信号ＶＣＮＴ２との論理和信号ＶＣＮＴをＯＲ回路２１７により求め、この論理和信号ＶＣＮＴを絶縁回路ＰＣ４を介して電圧検出制御回路２０６内のカウンタ２０６ａ，２０６ｂに伝送する点である。
【００８５】
先に説明したように、分圧電圧を検出するには、ラッチ回路２０８，２１０のそれぞれの出力信号ＶＣＮＴ１，ＶＣＮＴ２が必要であるため、本実施形態では電圧検出制御回路２０６内で論理和信号ＶＣＮＴをＶＣＮＴ１とＶＣＮＴ２とに分離する必要がある。
ここで、前述した如く、ラッチ回路２０８の出力信号ＶＣＮＴ１は電力変換装置の１回目のキャリア周期内のみで出力され、ラッチ回路２１０の出力信号ＶＣＮＴ２は電力変換装置の２回目のキャリア周期内のみで出力される。従って、キャリア同期信号ＶＣＡＲを利用すれば、電圧検出制御回路２０６内において論理和信号ＶＣＮＴを信号ＶＣＮＴ１，ＶＣＮＴ２に分離することは容易であり、図４のように信号ＶＣＮＴ１，ＶＣＮＴ２を個別に絶縁して制御回路部２４０へ伝送しなくても分圧電圧を演算することが可能である。
【００８６】
本実施形態によれば、例えば、３相出力の電力変換装置の場合、３相分の電圧検出を行うのに必要な絶縁回路の数は合計で６個となり、図4の例に比べて低コスト化、小型化が可能になる。
なお、この実施形態は、図３に示した本発明の第２実施形態において、主回路部をその電圧検出回路部と共に制御回路部に対して電気的に絶縁する場合にも適用することができる。
【図面の簡単な説明】
【００８７】
【図１】本発明の第１実施形態の構成を示すブロック図である。
【図２】図１の動作波形図である。
【図３】本発明の第２実施形態の構成を示すブロック図である。
【図４】本発明の第１実施形態において、主回路部及び電圧検出回路部と電力変換装置制御回路部との間を絶縁した場合のブロック図である。
【図５】本発明の第４実施形態の構成を示すブロック図である。
【図６】ＰＷＭインバータの主回路構成図である。
【図７】従来技術の構成を示すブロック図である。
【図８】図７の動作波形図である。
【符号の説明】
【００８８】
１０１：分圧回路
２０２：減算回路
２０３：積分回路
２０６：電圧検出制御回路
２０６ａ，２０６ｂ：カウンタ
２０７，２０９：コンパレータ
２０８，２１０：ラッチ回路
２１５：ＮＯＴ回路
２１６，２１７：ＯＲ回路
２２０，２２１：電圧検出回路部
２３０：電力変換装置主制御部
２４０：電力変換装置制御回路部
３００：直流電源
３０１，３０２：半導体スイッチング素子
３１０：主回路部
ＩＮＶ：ＰＷＭインバータ
Ｕ：出力端子
ＳＷ０，ＳＷ１，ＳＷ２，ＳＷ３：スイッチ
ＰＣ１，ＰＣ２，ＰＣ３，ＰＣ４，ＰＣ５：絶縁回路
【図１】
2008252858.tif 000024
【図２】
2008252858.tif 000025
【図３】
2008252858.tif 000026
【図４】
2008252858.tif 000027
【図５】
2008252858.tif 000028
【図６】
2008252858.tif 000029
【図７】
2008252858.tif 000030
【図８】
2008252858.tif 000031