(57)【要約】      （修正有）【課題】モータドライバの駆動回路等に備えられるＨブリッジ回路に好適な半導体集回路を提供する。【解決手段】接地電位パッド２とＭＯＳトランジスタのソースとの間に保護回路を接続する。具体的には、ＰＮＰバイポーラトランジスタ４ｂにおいて、エミッタは接地電位パッド２とＭＯＳトランジスタのソースとを結ぶ配線に接続され、コレクタはグランドに接続され、ベースは電源電位パッド１と接続される。当該保護回路において、ＰＮＰバイポーラトランジスタ４ｂは、接地電位パッド２に発生した正電圧、負電圧のいずれの静電パルスに対しても、速やかに放電する機能を有する。さらには、電源電位パッド１に発生したＥＳＤに対しても、ＭＯＳトランジスタの破壊を抑える機能を有する。【選択図】図３
2008060349.tif 000002
【特許請求の範囲】
【請求項１】
電源電位パッドがドレインに接続された第１のｎチャネル型ＭＯＳトランスタと、接地電位パッドがソースに接続された第２のｎチャネル型ＭＯＳトランジスタと、を備え、
前記第１のｎチャネル型ＭＯＳトランジスタのソースと前記第２のｎチャネル型ＭＯＳトランジスタのドレインとは接続されており、
前記第１のｎチャネル型ＭＯＳトランジスタ及び前記第２のｎチャネル型ＭＯＳトランジスタは、ドレイン側がソース側よりも耐圧が高くなるように設計されており、
前記接地電位パッドには、正電圧及び負電圧の静電パルスを放電するための保護回路が備えられていることを特徴とする半導体集積回路。
【請求項２】
前記第１のｎチャネル型ＭＯＳトランジスタ及び前記第２のｎチャネル型ＭＯＳトランジスタは、ドレイン側とソース側とが非対称であることを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記第１のｎチャネル型ＭＯＳトランジスタ及び前記第２のｎチャネル型ＭＯＳトランジスタは、ドレイン側のみがＬＤＤ構造であることを特徴とする請求項２に記載の半導体集積回路。
【請求項４】
前記電源電位パッドがドレインに接続された第３のｎチャネル型ＭＯＳトランスタと、前記接地電位パッドがソースに接続された第４のｎチャネル型ＭＯＳトランジスタと、を備え、
前記第３のｎチャネル型ＭＯＳトランジスタのソースと前記第４のｎチャネル型ＭＯＳトランジスタのドレインとは接続されており、
前記第３のｎチャネル型ＭＯＳトランジスタ及び前記第４のｎチャネル型ＭＯＳトランジスタは、ドレイン側がソース側よりも耐圧が高くなるように設計されており、
前記第１のｎチャネル型ＭＯＳトランジスタのソース及び前記第２のｎチャネル型ＭＯＳトランジスタのドレインと、前記第３のｎチャネル型ＭＯＳトランジスタのソース及び前記第４のｎチャネル型ＭＯＳトランジスタのドレインとは、コイルを介して接続されていることを特徴とする請求項１乃至請求項３のいずれかに記載の半導体集積回路。
【請求項５】
前記第３のｎチャネル型ＭＯＳトランジスタ及び前記第４のｎチャネル型ＭＯＳトランジスタは、ドレイン側とソース側とが非対称であることを特徴とする請求項４記載の半導体集積回路。
【請求項６】
前記第３のｎチャネル型ＭＯＳトランジスタ及び前記第４のｎチャネル型ＭＯＳトランジスタは、ドレイン側のみがＬＤＤ構造であることを特徴とする請求項５に記載の半導体集積回路。
【請求項７】
電源電位パッドがソースに接続された第１のｐチャネル型ＭＯＳトランスタと、接地電位パッドがドレインに接続された第２のｐチャネル型ＭＯＳトランジスタと、を備え、
前記第１のｐチャネル型ＭＯＳトランジスタのドレインと前記第２のｐチャネル型ＭＯＳトランジスタのソースとは接続されており、
前記第１のｐチャネル型ＭＯＳトランジスタ及び前記第２のｐチャネル型ＭＯＳトランジスタは、ソース側がドレイン側よりも耐圧が高くなるように設計されており、
前記接地電位パッドには、正電圧及び負電圧の静電パルスを放電するための保護回路が備えられていることを特徴とする半導体集積回路。
【請求項８】
前記第１のｐチャネル型ＭＯＳトランジスタ及び前記第２のｐチャネル型ＭＯＳトランジスタは、ドレイン側とソース側とが非対称であることを特徴とする請求項７に記載の半導体集積回路。
【請求項９】
前記第１のｐチャネル型ＭＯＳトランジスタ及び前記第２のｐチャネル型ＭＯＳトランジスタは、ソース側のみがＬＤＤ構造であることを特徴とする請求項８に記載の半導体集積回路。
【請求項１０】
前記電源電位パッドがソースに接続された第３のｐチャネル型ＭＯＳトランスタと、前記接地電位パッドがドレインに接続された第４のｐチャネル型ＭＯＳトランジスタと、を備え、
前記第３のｐチャネル型ＭＯＳトランジスタのドレインと前記第４のｐチャネル型ＭＯＳトランジスタのソースとは接続されており、
前記第３のｐチャネル型ＭＯＳトランジスタ及び前記第４のｐチャネル型ＭＯＳトランジスタは、ソース側がドレイン側よりも耐圧が高くなるように設計されており、
前記第１のｐチャネル型ＭＯＳトランジスタのドレイン及び前記第２のｐチャネル型ＭＯＳトランジスタのソースと、前記第３のｐチャネル型ＭＯＳトランジスタのドレイン及び前記第４のｐチャネル型ＭＯＳトランジスタのソースとは、コイルを介して接続されていることを特徴とする請求項７乃至請求項９のいずれかに記載の半導体集積回路。
【請求項１１】
前記第３のｎチャネル型ＭＯＳトランジスタ及び前記第４のｎチャネル型ＭＯＳトランジスタは、ドレイン側とソース側とが非対称であることを特徴とする請求項１０記載の半導体集積回路。
【請求項１２】
前記第３のｐチャネル型ＭＯＳトランジスタ及び前記第４のｐチャネル型ＭＯＳトランジスタは、ソース側のみがＬＤＤ構造であることを特徴とする請求項５に記載の半導体集積回路。
【請求項１３】
前記保護回路は、第５のｐチャネル型ＭＯＳトランジスタと第５のｎチャネル型ＭＯＳトランジスタとを含み、
前記第５のｐチャネル型ＭＯＳトランジスタのドレインと、前記第５のｎチャネル型ＭＯＳトランジスタのドレインとは接続され、
前記第５のｐチャネル型ＭＯＳトランジスタのドレイン及び前記第５のｎチャネル型ＭＯＳトランジスタのドレインは、前記接地電位パッドと接続され、
第５のｐチャネル型ＭＯＳトランジスタ及び前記第５のｎチャネル型ＭＯＳトランジスタのゲートは、それぞれ自身のソースと接続されていることを特徴とする請求項１乃至請求項１２のいずれかに記載の半導体集積回路。
【請求項１４】
前記保護回路は、ＰＮＰバイポーラトランジスタを含み、
前記ＰＮＰバイポーラトランジスタは、そのエミッタにおいて前記接地電位パッドと接続され、そのコレクタにおいて接地され、そのベースにおいて前記電源電位パッドと接続されていることを特徴とする請求項１乃至請求項１２のいずれかに記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に関し、特に、モータドライバの駆動回路等に備えられるＨブリッジ回路に好適な半導体集積回路に関する。
【背景技術】
【０００２】
Ｈブリッジ回路は、電流の方向制御に好適な回路であり、例えば、モータドライバの駆動回路に備えられている。
【０００３】
図５は、従来技術に係るＰＷＭ（Ｐｕｌｓｅ  Ｗｉｄｔｈ  Ｍｏｄｕｌａｔｉｏｎ）駆動方式のモータ駆動回路に備えられたＨブリッジ回路の一例を示す。
【０００４】
Ｈブリッジ回路は、電源電位パッド１０１と接地電位パッド１０２との間で直列接続された第１のＭＯＳトランジスタＭ１０１及び第２のＭＯＳトランジスタ１０２と、同様に電源電位パッド１０１と接地電位パッド１０２との間で直列接続された第３のＭＯＳトランジスタＭ１０３及び第４のＭＯＳトランジスタＭ１０４と、を備えている。そして、第１のＭＯＳトランジスタＭ１０１と第２のＭＯＳトランジスタＭ１０２との接続点と第３のＭＯＳトランジスタＭ１０３と第４のＭＯＳトランジスタＭ１０４との接続点との間には、駆動コイル１０３が接続されている。
【０００５】
上記構成において、各ＭＯＳトランジスタのオン／オフが制御されることにより、駆動コイル１０３の両端間に生じる電位差が変化して、駆動コイル１０３に流れる電流の方向が切り替わり、モータがオンデューティ制御される。
【０００６】
そして、上記Ｈブリッジ回路を構成する各ＭＯＳトランジスタには、ドレイン側の高耐圧化を実現するために、ＬＤＭＯＳ（Ｌａｔｅｒａｌ  ｄｏｕｂｌｅ  Ｄｉｆｆｕｓｉｏｎ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄａｕｃｔｏｒ）トランジスタが用いられている。
【０００７】
図６は、上記回路を構成する各ＭＯＳトランジスタの一例を示す断面図である。
【０００８】
Ｐ型の半導体基板１０５上には、ゲート酸化膜１０６を介してゲート電極１０７が形成され、このゲート電極１０７に隣接するように片側ＬＤＤ構造のソース・ドレイン領域が形成されている。すなわち、ソース領域側は、耐圧が必要とされないため、ＬＤＤ構造が形成されていない。具体的には、ゲート電極１０７に隣接するように高濃度のソース領域１０９のみが形成されている。一方、ドレイン領域側は、耐圧が必要とされるため、ＬＤＤ構造が形成されている。具体的には、ゲート電極１０７に隣接するように低濃度のドレイン領域１１０が形成され、当該低濃度のドレイン領域１１０内に高濃度のドレイン領域１１１が形成されている。そして、ドレイン領域側では、高濃度のドレイン領域１１１は、低濃度のドレイン領域１１０に囲まれているために、電界が集中するのが緩和されるため、ドレイン領域の耐圧が向上する。
【０００９】
関連した技術文献としては、例えば以下の特許文献が挙げられる。
【特許文献１】特開平８−１３０２４９
【特許文献２】特開２００２−１３４７３８
【発明の開示】
【発明が解決しようとする課題】
【００１０】
上記ＭＯＳトランジスタでは、ソース側には、ＬＤＤ構造が形成されていないため、ソース側にＥＳＤ（Ｅｌｅｃｔｒｏ  Ｓｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ）がわずかでも印加されると、ＭＯＳトランジスタは容易に破壊されてしまう。この点、ソース側にも、ＬＤＤ構造を形成すればよいとも考えられるが、ソース側は、通常動作時においては、耐圧が必要とされていない。それにもかかわらず、ＥＳＤ対策のために、ソース側にもＬＤＤ構造を形成して、ソース側の耐圧を上げても、オン抵抗が上昇してしまい駆動能力が低下するために、得策とは言えない。
【課題を解決するための手段】
【００１１】
上記に鑑み、本発明に係る半導体集積回路は、電源電位パッドがドレインに接続された第１のｎチャネル型ＭＯＳトランスタと、接地電位パッドがソースに接続された第２のｎチャネル型ＭＯＳトランジスタと、を備え、前記第１のｎチャネル型ＭＯＳトランジスタのソースと前記第２のｎチャネル型ＭＯＳトランジスタのドレインとは接続されており、前記第１のｎチャネル型ＭＯＳトランジスタ及び前記第２のｎチャネル型ＭＯＳトランジスタは、ドレイン側がソース側よりも耐圧が高くなるように設計されており、前記接地電位パッドには、正電圧及び負電圧の静電パルスを放電するための保護回路が備えられていることを特徴とする。
【００１２】
また、前記第１のｎチャネル型ＭＯＳトランジスタ及び前記第２のｎチャネル型ＭＯＳトランジスタは、ドレイン側とソース側とが非対称であることを特徴とする。
【００１３】
また、前記第１のｎチャネル型ＭＯＳトランジスタ及び前記第２のｎチャネル型ＭＯＳトランジスタは、ドレイン側のみがＬＤＤ構造であることを特徴とする。
【００１４】
また、前記電源電位パッドがドレインに接続された第３のｎチャネル型ＭＯＳトランスタと、前記接地電位パッドがソースに接続された第４のｎチャネル型ＭＯＳトランジスタと、を備え、前記第３のｎチャネル型ＭＯＳトランジスタのソースと前記第４のｎチャネル型ＭＯＳトランジスタのドレインとは接続されており、前記第３のｎチャネル型ＭＯＳトランジスタ及び前記第４のｎチャネル型ＭＯＳトランジスタは、ドレイン側がソース側よりも耐圧が高くなるように設計されており、前記第１のｎチャネル型ＭＯＳトランジスタのソース及び前記第２のｎチャネル型ＭＯＳトランジスタのドレインと、前記第３のｎチャネル型ＭＯＳトランジスタのソース及び前記第４のｎチャネル型ＭＯＳトランジスタのドレインとは、コイルを介して接続されていることを特徴とする。
【００１５】
また、前記第３のｎチャネル型ＭＯＳトランジスタ及び前記第４のｎチャネル型ＭＯＳトランジスタは、ドレイン側とソース側とが非対称であることを特徴とする。
【００１６】
また、前記第３のｎチャネル型ＭＯＳトランジスタ及び前記第４のｎチャネル型ＭＯＳトランジスタは、ドレイン側のみがＬＤＤ構造であることを特徴とする。
【００１７】
また、電源電位パッドがソースに接続された第１のｐチャネル型ＭＯＳトランスタと、接地電位パッドがドレインに接続された第２のｐチャネル型ＭＯＳトランジスタと、を備え、前記第１のｐチャネル型ＭＯＳトランジスタのドレインと前記第２のｐチャネル型ＭＯＳトランジスタのソースとは接続されており、前記第１のｐチャネル型ＭＯＳトランジスタ及び前記第２のｐチャネル型ＭＯＳトランジスタは、ソース側がドレイン側よりも耐圧が高くなるように設計されており、前記接地電位パッドには、正電圧及び負電圧の静電パルスを放電するための保護回路が備えられていることを特徴とする。
【００１８】
また、前記第１のｐチャネル型ＭＯＳトランジスタ及び前記第２のｐチャネル型ＭＯＳトランジスタは、ドレイン側とソース側とが非対称であることを特徴とする。
【００１９】
また、前記第１のｐチャネル型ＭＯＳトランジスタ及び前記第２のｐチャネル型ＭＯＳトランジスタは、ソース側のみがＬＤＤ構造であることを特徴とする。
【００２０】
また、前記電源電位パッドがソースに接続された第３のｐチャネル型ＭＯＳトランスタと、前記接地電位パッドがドレインに接続された第４のｐチャネル型ＭＯＳトランジスタと、を備え、前記第３のｐチャネル型ＭＯＳトランジスタのドレインと前記第４のｐチャネル型ＭＯＳトランジスタのソースとは接続されており、前記第３のｐチャネル型ＭＯＳトランジスタ及び前記第４のｐチャネル型ＭＯＳトランジスタは、ソース側がドレイン側よりも耐圧が高くなるように設計されており、前記第１のｐチャネル型ＭＯＳトランジスタのドレイン及び前記第２のｐチャネル型ＭＯＳトランジスタのソースと、前記第３のｐチャネル型ＭＯＳトランジスタのドレイン及び前記第４のｐチャネル型ＭＯＳトランジスタのソースとは、コイルを介して接続されていることを特徴とする。
【００２１】
また、前記第３のｎチャネル型ＭＯＳトランジスタ及び前記第４のｎチャネル型ＭＯＳトランジスタは、ドレイン側とソース側とが非対称であることを特徴とする。
【００２２】
また、前記第３のｐチャネル型ＭＯＳトランジスタ及び前記第４のｐチャネル型ＭＯＳトランジスタは、ソース側のみがＬＤＤ構造であることを特徴とする。
【００２３】
また、前記保護回路は、第５のｐチャネル型ＭＯＳトランジスタと第５のｎチャネル型ＭＯＳトランジスタとを含み、前記第５のｐチャネル型ＭＯＳトランジスタのドレインと、前記第５のｎチャネル型ＭＯＳトランジスタのドレインとは接続され、前記第５のｐチャネル型ＭＯＳトランジスタのドレイン及び前記第５のｎチャネル型ＭＯＳトランジスタのドレインは、前記接地電位パッドと接続され、第５のｐチャネル型ＭＯＳトランジスタ及び前記第５のｎチャネル型ＭＯＳトランジスタのゲートは、それぞれ自身のソースと接続されていることを特徴とする。
【００２４】
また、前記保護回路は、ＰＮＰバイポーラトランジスタを含み、前記ＰＮＰバイポーラトランジスタは、そのエミッタにおいて前記接地電位パッドと接続され、そのコレクタにおいて接地され、そのベースにおいて前記電源電位パッドと接続されていることを特徴とする。
【発明の効果】
【００２５】
本発明に係る半導体集積回路では、接地電位パッドにＥＳＤを放電する保護回路が接続されているため、各ＭＯＳトランジスタは、オン抵抗の上昇を最小限に抑えるべく、ドレイン側のみ耐圧が高くなるように設計されても、静電破壊が生じ難くなる。
【００２６】
特に、保護回路として、前記ＰＮＰバイポーラトランジスタが用いられると、接地電位パッドに印加された正電位、負電位のそれぞれの静電パルスに対して、別々に保護素子を設ける必要がなく、レイアウト面積の増大が抑えられる。さらに、電源電位パッドに印加されたＥＳＤも放電することができる。
【００２７】
また、モータを駆動するためのコイルに電流を流すための回路では、モータの回転／停止に伴い逆方向起電力が発生するために、寄生動作を防ぐべく、素子配置のレイアウトに制限がある。この点、本発明では、耐性の低い接地電位パッド側のみに保護回路が設けられるために、レイアウト面積の増大を最小限に抑えることができる。
【００２８】
特に、保護回路として、前記ＰＮＰバイポーラトランジスタが用いられると、負電位、正電位のいずれの静電パルスに対しても、１素子のみで対応できるため、レイアウト面積に殆ど影響がない。
【発明を実施するための最良の形態】
【００２９】
以下、本発明に係る半導体集積回路について、図面を参照して詳細に説明する。
【００３０】
先ず、図１を参照して、本発明に係る第１の実施形態について説明する。
【００３１】
図１は、本発明に係る半導体集積回路がモータの駆動回路に適用されたときの回路図の一例を示す。
【００３２】
半導体集積回路は、４つのｎチャネル型ＭＯＳトランジスタによりＨブリッジ回路が構成されている。すなわち、このＨブリッジ回路は、電源電位パッド１と接地電位パッド２との間で直列接続された第１のＭＯＳトランジスタＭ１及び第２のＭＯＳトランジスタＭ２と、同様に電源電位パッド１と接地電位パッド２との間で直列接続された第３のＭＯＳトランジスタＭ３及び第４のＭＯＳトランジスタＭ４と、を備えている。そして、第１のＭＯＳトランジスタＭ１と第２のＭＯＳトランジスタＭ２との接続点と、第３のＭＯＳトランジスタＭ３と第４のＭＯＳトランジスタＭ４との接続点と、の間には、駆動コイル３が接続されている。
【００３３】
上記構成において、第１、第２、第３、第４のＭＯＳトランジスタのゲートに、それぞれ入力電圧Ｖｉｎ１、２、３、４が印加されて、各ＭＯＳトランジスタがオン／オフ制御されると、駆動コイル３の両端間に生じる電位差が変化して、駆動コイル３に流れる電流の方向が切り替わり、モータがオンデューティ制御される。
【００３４】
そして、それぞれのＭＯＳトランジスタは、オン抵抗の上昇を最小限に抑えるべく、ドレイン側の耐圧のみが高くなるような構造を有する。すなわち、ソース側は、通常動作時においては、耐圧が必要とされないために、高耐圧の構造となっておらず、オン抵抗の上昇が抑えられている。このような特性を持つＭＯＳトランジスタとして、例えば、前述した図６に示されるように、ドレイン側のみに低濃度のドレイン領域１１０を有する片側ＬＤＤ構造がある。
【００３５】
ただし、本発明は、上記のように、片側ＬＤＤ構造のＭＯＳトランジスタに限定されない。すなわち、各ＭＯＳトランジスタは、ドレイン側の耐圧が、ソース側よりも高くなるように、ドレイン側とソース側とが非対称に設計されていれば同様に適用される。
【００３６】
例えば、図２に示されるように、ドレイン側のみ耐圧が高くなるように設計されたＬＤＭＯＳトランジスタであってもよい。具体的に、このＬＤＭＯＳトランジスタについて説明すると、Ｐ型の半導体基板５上に第１のゲート酸化膜６Ａから第２のゲート酸化膜６Ｂに跨るようにゲート電極７が形成されている。また、ゲート電極７の一端に隣接するように、低濃度のソース領域８が形成され、当該低濃度のソース領域８内の極近傍に高濃度のソース領域９が形成されている。そして、前記ゲート電極７の他端に隣接するように低濃度のドレイン領域１０が形成され、当該低濃度のドレイン領域１０内の前記第２のゲート酸化膜６Ｂの一端部に隣接するように高濃度のドレイン領域１１が形成されている。つまり、当該ＬＤＭＯＳトランジスタでは、ソース側、ドレイン側の両側においてＬＤＤ構造が形成されているが、以下の２点において、ドレイン側の方が、ソース側よりも耐圧が高くなるように形成されている。つまり、第１に、低濃度のソース領域８は、低濃度のドレイン領域１０よりも幅が狭くなるように形成されている。第２に、高濃度のソース領域９は、低濃度のソース領域８内の極近傍に形成されている。このように、当該ＬＤＭＯＳトランジスタは、片側ＬＤＤ構造ではないが、ソース側とドレイン側とでは、非対称となるように形成されている。そして、斯かる構造において、ドレイン側は、ソース側よりも耐圧が高くなる。さらには、ソース側は、ドレイン側よりオン抵抗が低く抑えられる。
【００３７】
ところで、図１に示す半導体集積回路において、電源電位パッド１及び接地電位パッド２には、ＥＳＤが印加される可能性がある。この点、第１のＭＯＳトランジスタＭ１及び第３のＭＯＳトランジスタＭ３は、ドレインにおいて、電源電位パッド１と接続されている。一方、第２のＭＯＳトランジスタＭ２及び第４のＭＯＳトランジスタＭ４は、ソースにおいて、接地電位パッド２と接続されている。つまり、第２のＭＯＳトランジスタＭ２及び第４のＭＯＳトランジスタＭ４は、接地電位パッド２から、ソースにＥＳＤが印加される可能性がある。
【００３８】
ここで、前述したように、各ＭＯＳトランジスタのソース側は、オン抵抗の増大を最小限に抑えるために、耐圧がドレイン側ほど高くなるようには設計されていない。例えば、上記構成においては、ドレイン側の耐圧は、２００Ｖ程度であるが、ソース側は、１００Ｖ程度の静電パルスで破壊されてしまう。このため、接地電位パッド２に１００Ｖ程度のＥＳＤが印加されてしまうと、前記第２のＭＯＳトランジスタＭ２及び前記第４のＭＯＳトランジスタＭ４が、容易に破壊されてしまう。
【００３９】
そこで、本発明では、特に耐圧の低い接地電位パッド側に印加されるＥＳＤから保護すべく、接地電位パッド２と、第２のＭＯＳトランジスタＭ２及び第４のＭＯＳトランジスタＭ４と、を結ぶ配線に、保護回路として、ＣＭＯＳトランジスタ４ａが接続されている。
【００４０】
このＣＭＯＳトランジスタ４ａについて、具体的に説明する。ＣＭＯＳトランジスタ４ａは、電源電圧Ｖｄｄと接地電位Ｖｓｓとの間にＰチャネル型ＭＯＳトランジスタＭＰとＮチャネル型ＭＯＳトランジスタＭＮが連結されている。そして、Ｐチャネル型ＭＯＳトランジスタＭＰ及びＮチャネル型ＭＯＳトランジスタＭＮのゲートは、それぞれ、自身のソースと接続されている。斯かる構成において、接地パッド２に電源電圧Ｖｄｄよりも高い正電圧の静電パルスが印加されると、Ｐチャネル型ＭＯＳトランジスタＭＰのソース−ドレイン間に降伏により電流が流れ、上記静電パルスが電源電圧Ｖｄｄに放電される。一方、接地電位パッド２に接地電位Ｖｓｓよりも低い負電圧の静電パルスが印加されると、Ｎチャネル型ＭＯＳトランジスタＭＮのソース−ドレイン間に降伏により電流が流れ、上記静電パルスが接地電位Ｖｓｓに放電される。
【００４１】
以上、第１の実施形態に係る半導体集積回路では、オン抵抗を最小限に抑えるために、第１のＭＯＳトランジスタＭ１、第２のＭＯＳトランジスタＭ２、第３のＭＯＳトランジスタＭ３、及び第４のＭＯＳトランジスタＭ４は、それぞれドレイン側のみ耐圧が高くなるように設計されていた。このため、本実施形態に係る半導体集積回路では、接地電位パッド２に印加されるＥＳＤに対する耐性を向上すべく、接地電位パッド２に保護回路としてＣＭＯＳトランジスタ４ａを接続した。このため、本発明を用いることにより、オン抵抗を最小限に抑えたモータの駆動回路等が実現される。
【００４２】
次に、図３を参照して、本発明に係る第２の実施形態について説明する。
【００４３】
図３は、本発明に係る半導体集積回路がモータの駆動回路に適用されたときの回路図の一例を示す。以下の説明において、第１のＭＯＳトランジスタＭ１、第２のＭＯＳトランジスタＭ２、第３のＭＯＳトランジスタＭ３、及び第４のＭＯＳトランジスタＭ４からなるＨブリッジ回路についても、前述の第１の実施形態と同様に、オン抵抗を抑えるべく、ドレイン側のみ耐圧が高くなるように設計されており、詳しい説明は省略する。
【００４４】
本実施形態では、接地電位パッド２と、第２のＭＯＳトランジスタＭ２及び第４のＭＯＳトランジスタＭ４と、を結ぶ配線に、ＥＳＤによる破壊から保護するための保護回路として、ＰＮＰバイポーラトランジスタ４ｂが接続されている。
【００４５】
具体的に説明すると、ＰＮＰバイポーラトランジスタ４ｂは、そのエミッタにおいて接地電位パッド２に接続され、そのコレクタにおいてグランドに接続され、そのエミッタにおいて電源電位パッド１と接続されている。
【００４６】
ここで、ＥＳＤには、正電圧の静電気パルスと、負電圧の静電気パルスとがある。そして、接地電位パッド２には、正電圧、負電圧のどちらの静電気パルスも印加される可能性がある。この点、前述の第１の実施形態では、保護素子としてＰチャネル型ＭＯＳトランジスタＭＰと、Ｎチャネル型ＭＯＳトランジスタＭＮとの２素子が少なくても必要であった。一方、本実施形態では、ＰＮＰバイポーラトランジスタ４ｂのみで、正電圧、負電圧のどちらの静電気パルスに対しても、保護素子として機能する。
【００４７】
例えば、接地電位パッド２に正電圧の静電気パルスが印加され、且つ、このパルス電圧が、ＰＮＰバイポーラトランジスタ４ｂのエミッタ−ベース間における寄生ダイオードの順方向降下電圧である０．７Ｖを超えていると、この寄生ダイオードがオンして、エミッタ−ベース間に電流が流れる。すると、この電流により、ベースの寄生容量が充電されて、ＰＮＰバイポーラトランジスタ４ｂがオンする。そして、正電圧の静電気パルスによる電流は、ＰＮＰバイポーラトランジスタ４ｂからグラウンドへ速やかに放電される。
【００４８】
また、接地電位パッド２に負電圧の静電気パルスが印加され、且つ、このパルス電圧が、ＰＮＰバイポーラトランジスタ４ｂのエミッタ−ベース間における寄生ダイオードのブレークダウン電圧を越えていると、この寄生ダイオードに降伏が発生して、エミッタ−ベース間に電流が流れる。すると、この電流により、ベースの寄生容量が充電されて、ＰＮＰバイポーラトランジスタ４ｂがオンする。そして、負電圧の静電気パルスによる電流は、グランドから、ＰＮＰバイポーラトランジスタ４ｂを介して、接地電位パッド２へ速やかに放電される。
【００４９】
つまり、ＰＮＰバイポーラトランジスタ４ｂは、接地電位パッド２に発生した正電位、負電位のいずれの静電気パルスにも保護素子として機能する。
【００５０】
ところで、電源電位パッド１にも、接地電位パッド２と同様に、ＥＳＤが印加される可能性がある。上述したように、本発明に係る各ＭＯＳトランジスタは、ドレイン側の耐圧は、ソース側よりは高くなるように設計されているが、それでも、高電圧のＥＳＤが印加されてしまうと、破壊される可能性がある。具体的には、ドレイン側でも、２００Ｖを越えるようなＥＳＤが印加されると、各ＭＯＳトランジスタは破壊される。この点、前述の第１の実施形態では、電源電位パッド１から印加されたＥＳＤを放電させる保護素子は備えられていなかった。一方、本発明に係る半導体集積回路では、電源電位パッド１は、ＰＮＰバイポーラトランジスタ４ｂのベースに接続されている。このため、ＰＮＰバイポーラトランジスタ４ｂは、電源電位パッド１にＥＳＤが印加された場合にも、保護素子としての機能を有する。
【００５１】
例えば、電源電位パッド１に正電圧の静電気パルスが印加され、且つ、このパルス電圧が、ＰＮＰバイポーラトランジスタ４ｂのエミッタ−ベース間、または、ベース−コレクタ間における寄生ダイオードのブレークダウン電圧を超えていると、この寄生ダイオードに降伏が発生する。そして、エミッタ−ベース間、または、ベース−コレクタ間に電流が流れて、正電圧の静電気パルスによる電流は、接地電位パッド２、またはグラウンドから放電される。
【００５２】
また、電源電位パッド１に負電圧の静電気パルスが印加され、且つ、このパルス電圧が、ＰＮＰバイポーラトランジスタ４のエミッタ−ベース間、または、ベース−コレクタ間における寄生ダイオードの順方向降下電圧を超えていると、この寄生ダイオードがオンする。そして、エミッタ−ベース間、またはベース−コレクタ間に電流が流れて、負電圧の静電気パルスによる電流は、接地電位パッド２、またはグランドから寄生ダイオードを介して、電源電位パッド１に放電される。
【００５３】
ここで、ＰＮＰバイポーラトランジスタ４ｂは、接地電位パッド２に印加されたＥＳＤに対しては、ＰＮＰバイポーラトランジスタ４ｂがオンして、速やかに放電する機能を有するが、電源電位パッド１に印加されたＥＳＤに対しては、保護素子としての機能が接地電位パッド２に対する機能よりは劣る。しかしながら、本発明に係る半導体集積回路では、第１のＭＯＳトランジスタＭ１及び第３のＭＯＳトランジスタＭ３のドレインは、耐圧が高くなるように設計されている。このため、ＰＮＰバイポーラトランジスタ４ｂは、電源電位パッド１に対しては、接地電位パッド２と同程度にまで、保護素子としての機能が必要ではないために、上記の差異は問題とならない。
【００５４】
以上、本実施形態に係る半導体集積回路では、ＰＮＰバイポーラトランジスタ４ｂを一つ加えるだけで、接地電位パッド２に正電位、負電位のいずれの静電パルスが印加されても、第２、第４のＭＯＳトランジスタのソースにＥＳＤが印加されるのを速やかに防ぐことができる。また、電源電位パッド１にＥＳＤが印加されても、第１、第３のＭＯＳトランジスタのドレインにおけるＥＳＤの影響を抑えることができる。
【００５５】
特に、モータを駆動するコイルに電流を流すための回路では、モータの回転／停止に伴い逆方向起電力が発生するために、寄生動作を防ぐべく、素子配置のレイアウトに制限があるが、本発明では、ＰＮＰバイポーラトランジスタ４を一つ加えるだけであるため、レイアウトに殆ど影響を与えない。このため、本実施形態は、Ｈブリッジ回路に有効である。
【００５６】
尚、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【００５７】
例えば、各実施形態において、Ｈブリッジ回路を構成する各ＭＯＳトランジスタは、ｎチャネル型である場合について説明した。しかしながら、本発明はこれに限定されず、各ＭＯＳトランジスタがｐチャネル型であってもよい。この場合、各ＭＯＳトランジスタは、ソース側の耐圧が高くなるように設計される。そして、電源電位パッド１には、第１のＭＯＳトランジスタＭ１及び第３のＭＯＳトランジスタＭ３のソースが接続され、接地電位パッド２には、第２のＭＯＳトランジスタＭ２及び第４のＭＯＳトランジスタＭ４のドレインが接続される。このため、斯かる構成においては、第２のＭＯＳトランジスタＭ２及び第４のＭＯＳトランジスタＭ４のドレインに接地電位パッド２からＥＳＤが印加されるのを保護すべく、前述と同様に、ＣＭＯＳ保護回路４ａ又はＰＮＰバイポーラトランジスタ４ｂを接続すればよい。
【００５８】
また、第２の実施形態において、ＰＮＰバイポーラトランジスタ４ｂのエミッタは、第２のＭＯＳトランジスタＭ２のソースと、接地電位パッド２との間に接続されていた。しかしながら、本発明は、これに限定されず、例えば、第４のＭＯＳＭトランジスタ４のソースと、接地電位パッド２との間に接続されても同様に適用される。
【００５９】
また、各実施形態では、モータの駆動回路を例にして説明したが、本発明はこれに限定されない。つまり、図４に示す如く、第１の入力信号Ｖｉｎ１に応じて、第１のＭＯＳトランジスタＭ１がオンして、電源電位のＶｏｕｔを出力し、第２の入力信号Ｖｉｎ２に応じて第２のＭＯＳトランジスタＭ２がオンして、接地電位のＶｏｕｔを出力する回路であって、オン抵抗の上昇を抑えるべく、ドレイン側のみが高耐圧である回路であれば、本発明は同様に適用される。
【００６０】
また、第２の実施形態では、ＰＮＰバイポーラトランジスタ４ｂのベースは、電源電位パッド１と接続されていた。しかしながら、本発明は、これに限定されず、例えば、ＰＮＰバイポーラトランジスタ４ｂのベースに、所定の電位が別途印加されてもよい。すなわち、第１のＭＯＳトランジスタＭ１及び第３のＭＯＳトランジスタＭ３は、ドレイン側の耐圧が高いため、上記構成は必須の要件ではなく、第２のＭＯＳトランジスタＭ２及び第４のＭＯＳトランジスタＭ４のソース側にＥＳＤが印加されるのを防ぐことができれば、他の形態でも同様に適用される。
【図面の簡単な説明】
【００６１】
【図１】本発明の一実施形態に係る半導体集積回路の回路図を示す。
【図２】本発明に係るＭＯＳトランジスタの断面図を示す。
【図３】本発明の他の実施形態に係る半導体集積回路の回路図を示す。
【図４】本発明を説明するための回路図を示す。
【図５】従来技術に係る半導体集積回路の回路図を示す。
【図６】従来技術及び本発明に係るＭＯＳトランジスタの断面図を示す。
【符号の説明】
【００６２】
１      電源電位パッド
２      接地電位パッド
３      駆動コイル
４ａ    ＣＭＯＳトランジスタ
４ｂ    ＰＮＰバイポーラトランジスタ
５      半導体基板
６Ａ    第１のゲート酸化膜
６Ｂ    第２のゲート酸化膜
７      ゲート電極
８      低濃度のソース領域
９      高濃度のソース領域
１０    低濃度のドレイン領域
１１    高濃度のドレイン領域
１０１  電源電位パッド
１０２  接地電位パッド
１０３  駆動コイル
１０５  半導体基板
１０６  ゲート酸化膜
１０７  ゲート電極
１０９  高濃度のソース領域
１１０  低濃度のドレイン領域
１１１  高濃度のドレイン領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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