(57)【要約】【課題】製造コストの低減とＴＡＴの短縮を可能とした半導体装置の製造方法を提供する。【解決手段】Ｓｉ基板１上に配線８を形成する工程と、Ｓｉ基板１上に層間絶縁膜１０を形成して配線８を覆う工程と、層間絶縁膜１０を選択的にエッチングして、配線８を底面で露出させる開口部１３を形成する工程と、開口部１３が形成されたＳｉ基板１上の全面に、キャパシタ用の下部電極膜３０を形成する工程と、下部電極膜３０上にキャパシタ用の容量絶縁膜３３を形成する工程と、ＣＭＰによる平坦化処理をＳｉ基板１上に施して、開口部１３以外の領域で層間絶縁膜１０の表面が露出するまで容量絶縁膜３３および下部電極膜３０を研磨する工程と、平坦化処理後のＳｉ基板１上にキャパシタ用の上部電極膜を形成する工程と、を含み、下部電極膜３０と容量絶縁膜３３との総厚みを開口部１３の深さ以下とする。【選択図】図１
2008060362.tif 000002
【特許請求の範囲】
【請求項１】
キャパシタを基板上に有する半導体装置の製造方法であって、
前記基板上に配線を形成する工程と、
前記基板上に層間絶縁膜を形成して前記配線を覆う工程と、
前記層間絶縁膜を選択的にエッチングして、前記配線を底面で露出させる開口部を形成する工程と、
前記開口部が形成された前記基板上の全面に、前記キャパシタ用の下部電極膜を形成する工程と、
前記下部電極膜上に前記キャパシタ用の容量絶縁膜を形成する工程と、
ＣＭＰによる平坦化処理を前記基板上に施して、前記開口部以外の領域で前記層間絶縁膜の表面が露出するまで前記容量絶縁膜および前記下部電極膜を研磨する工程と、
前記平坦化処理後の前記基板上に前記キャパシタ用の上部電極膜を形成する工程と、を含み、
前記下部電極膜と前記容量絶縁膜との総厚みを前記開口部の深さ以下とする、ことを特徴とする半導体装置の製造方法。
【請求項２】
キャパシタを基板上に有する半導体装置の製造方法であって、
基板上の全面に導電膜を形成する工程と、
前記導電膜を選択的にエッチングして、前記基板上に第１配線と第２配線とを形成する工程と、
前記基板上に層間絶縁膜を形成して前記第１配線と前記第２配線とを覆う工程と、
前記層間絶縁膜を選択的にエッチングして、前記第１配線を底面で露出させる開口部を形成すると共に、前記開口部よりも容積が小さく且つ第２配線を底面で露出させるビアホールを形成する工程と、
前記開口部と前記ビアホールとが形成された前記基板上の全面に前記キャパシタ用の下部電極膜を形成して、前記ビアホールを完全に埋め込む工程と、
前記下部電極膜上に前記キャパシタ用の容量絶縁膜を形成する工程と、
ＣＭＰによる平坦化処理を前記基板上に施して、前記開口部以外の領域で前記層間絶縁膜の表面が露出するまで前記容量絶縁膜および前記下部電極膜を研磨する工程と、
前記平坦化処理後の前記基板上に前記キャパシタ用の上部電極膜を形成する工程と、を含み、
前記下部電極膜と前記容量絶縁膜との総厚みを前記開口部の深さ以下とする、ことを特徴とする半導体装置の製造方法。
【請求項３】
前記下部電極膜と前記容量絶縁膜との総厚みを前記開口部の深さよりも小さくする、ことを特徴とする請求項１または請求項２に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来から、メタル（Ｍ）／絶縁膜（Ｉ）／メタル（Ｍ）の積層構造からなるＭＩＭキャパシタを集積回路内の絶縁膜上に形成することが知られている（例えば、特許文献１参照。）。
図４（Ａ）〜図６（Ｃ）は、従来例に係る半導体装置の製造方法を示す工程図である。図４（Ａ）に示すように、まず始めに、シリコン（Ｓｉ）基板１０１上に形成された第１の層間絶縁膜１０３上に第１の配線膜を形成する。層間絶縁膜１０３は例えばシリコン酸化（ＳｉＯ2）膜である。また、配線膜は、下側から順に窒化チタン（ＴｉＮ）膜１０５、アルミニウム（Ａｌ）膜１０６、ＴｉＮ膜１０７で構成される積層構造の導電膜である。次に、フォトリソグラフィー技術およびエッチング技術によって、配線膜を所定形状にパターニングし、配線１０８、１０９を形成する。ここで、配線１０８、１０９は図示しない位置で接続していても良いし、それぞれ電気的に独立した配線であっても良い。
【０００３】
次に、層間絶縁膜１０３上に第２の層間絶縁膜１１０を形成する。そして、フォトリソグラフィー技術によってＳｉ基板１０１の上方を選択的に露出する第１のレジストパターン１１１を形成し、このレジストパターン１１１をマスクに層間絶縁膜１１０をエッチングすることによって、図４（Ｂ）に示すように、配線上にそれぞれビアホール（ｖｉａ  ｈｏｌｅ）１１３、１１５を形成する。
【０００４】
次に、レジストパターン１１１を除去し、図４（Ｃ）に示すように、ビアホールが形成されたＳｉ基板１０１上の全面にＴｉＮ膜１１７を薄く形成し、このＴｉＮ膜１１７上にＷ膜１１９を形成してビアホールを埋め込む。ＴｉＮ膜１１７の形成は例えばスパッタリング法によって、Ｗ膜１１９の形成は例えばＣＶＤ法によって行う。そして、この後、例えばＣＭＰ（ｃｈｅｍｉｃａｌ  ｍｅｃｈａｎｉｃａｌ  ｐｏｌｉｓｈ）によってＷ膜１１９およびＴｉＮ膜１１７の平坦化処理を行う。この平坦化処理では、図５（Ａ）に示すように、層間絶縁膜１１０の表面が露出するまでＷ膜１１９およびＴｉＮ膜１１７を研磨する。これにより、配線１０８上にプラグ電極１２１を完成させると共に、配線１０９上にプラグ電極１２２を完成させる。
【０００５】
次に、図５（Ｂ）に示すように、Ｓｉ基板１０１上の全面に下部電極膜１３０と、容量絶縁膜１３３と、上部電極膜１３５とを順次形成する。下部電極膜１３０は、例えば下側から順にＴｉＮ膜１２３、Ａｌ膜１２４、ＴｉＮ膜１２５からなる積層構造の膜であり、これらの膜は例えばスパッタリング法で成膜する。また、容量絶縁膜１３３は例えば窒化シリコン（ＳｉＮ）膜であり、例えばＣＶＤ（ｃｈｅｍｉｃａｌ  ｍｅｃｈａｎｉｃａｌ  ｐｏｌｉｓｈ）法で成膜する。さらに、上部電極膜１３５は例えばＴｉＮ膜であり、例えばスパッタリング法で成膜する。次に、図５（Ｃ）に示すように、フォトリソグラフィー技術によって、キャパシタを形成する領域（以下、「キャパシタ領域」という。）を覆い且つそれ以外の領域を露出する第２のレジストパターン１４１を、上部電極膜１３５上に形成する。そして、このレジストパターン１４１をマスクに上部電極膜１３５をエッチングして、図６（Ａ）に示すように、キャパシタ領域に上部電極１３５ａを完成させる。上部電極１３５ａの完成後は、レジストパターンを例えばアッシングして除去する。
【０００６】
次に、図６（Ａ）に示すように、キャパシタ領域とプラグ電極１２２上とを覆い、それ以外の領域を露出させる第３のレジストパターン１４３を形成する。そして、このレジストパターン１４３をマスクに、容量絶縁膜１３３と下部電極膜１３０とをエッチングする。これにより、図６（Ｂ）に示すように、キャパシタ領域に容量絶縁体１３３ａと下部電極１３０ａとを完成させると同時に、プラグ電極１２２の真上に配線１３０ｂを完成させる。下部電極１３０ａはプラグ電極１２１を介して配線１０８に接続し、配線１３０ｂはプラグ電極１２２を介して配線１０９に接続している。その後、図６（Ｃ）に示すように、Ｓｉ基板１０１の上方全面に第３の層間絶縁膜１４５を形成して、下部電極１３０ａと容量絶縁体１３３ａおよび上部電極１３５ａからなるＭＩＭキャパシタ１５０と、配線１３０ｂとを覆う。この層間絶縁膜１４５の形成は、例えばＣＶＤ法で行う。
【特許文献１】特開２００３−８６６９５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところで、図４（Ａ）〜図６（Ｃ）に示した従来例では、ビアホール１１３、１１５と、上部電極１３５ａおよび下部電極１３０ａをそれぞれ異なるレジストパターン１１１、１４１、１４３を用いて形成していたので、フォトリソグラフィーの工程数が多く、製造コストが大でＴＡＴ（ｔｕｒｎ  ａｒｏｕｎｄ  ｔｉｍｅ）が長かった。そのため、従来から、製造コストの低減とＴＡＴの短縮が可能な新たな製造方法が求められていた。
そこで、この発明は、このような解決すべき問題に着目してなされたものであって、製造コストの低減とＴＡＴの短縮を可能とした半導体装置の製造方法の提供を目的とする。
【課題を解決するための手段】
【０００８】
［発明１］  上記目的を達成するために、発明１の半導体装置の製造方法は、キャパシタを基板上に有する半導体装置の製造方法であって、前記基板上に配線を形成する工程と、前記基板上に層間絶縁膜を形成して前記配線を覆う工程と、前記層間絶縁膜を選択的にエッチングして、前記配線を底面で露出させる開口部を形成する工程と、前記開口部が形成された前記基板上の全面に、前記キャパシタ用の下部電極膜を形成する工程と、前記下部電極膜上に前記キャパシタ用の容量絶縁膜を形成する工程と、ＣＭＰによる平坦化処理を前記基板上に施して、前記開口部以外の領域で前記層間絶縁膜の表面が露出するまで前記容量絶縁膜および前記下部電極膜を研磨する工程と、前記平坦化処理後の前記基板上に前記キャパシタ用の上部電極膜を形成する工程と、を含み、前記下部電極膜と前記容量絶縁膜との総厚みを前記開口部の深さ以下とする、ことを特徴とするものである。
【０００９】
ここで、「開口部の深さ」とは、（開口部の外周に位置する）層間絶縁膜表面から（開口部の底面に位置する）配線表面までの距離のことであり、層間絶縁膜の膜厚に相当する。
発明１の半導体装置の製造方法によれば、ＣＭＰによる平坦化処理によってキャパシタの容量絶縁体と下部電極とを形成することができるので、従来の技術と比べて、容量絶縁膜と下部電極膜とをパターニングするため専用のフォトリソグラフィー工程を省くことができ、製造コストの低減とＴＡＴの短縮が可能である。
【００１０】
［発明２］  発明２の半導体装置の製造方法は、キャパシタを基板上に有する半導体装置の製造方法であって、基板上の全面に導電膜を形成する工程と、前記導電膜を選択的にエッチングして、前記基板上に第１配線と第２配線とを形成する工程と、前記基板上に層間絶縁膜を形成して前記第１配線と前記第２配線とを覆う工程と、前記層間絶縁膜を選択的にエッチングして、前記第１配線を底面で露出させる開口部を形成すると共に、前記開口部よりも容積が小さく且つ第２配線を底面で露出させるビアホールを形成する工程と、前記開口部と前記ビアホールとが形成された前記基板上の全面に前記キャパシタ用の下部電極膜を形成して、前記ビアホールを完全に埋め込む工程と、前記下部電極膜上に前記キャパシタ用の容量絶縁膜を形成する工程と、ＣＭＰによる平坦化処理を前記基板上に施して、前記開口部以外の領域で前記層間絶縁膜の表面が露出するまで前記容量絶縁膜および前記下部電極膜を研磨する工程と、前記平坦化処理後の前記基板上に前記キャパシタ用の上部電極膜を形成する工程と、を含み、前記下部電極膜と前記容量絶縁膜との総厚みを前記開口部の深さ以下とする、ことを特徴とするものである。
【００１１】
ここで、「ビアホール」とは、多層配線構造のＩＣにおいて上下縦方向の配線間を電気的に接続するために、配線間の層間絶縁膜に設けられた貫通孔のことであり、スルーホールまたはコンタクトホールとも呼ばれる。
発明２の半導体装置の製造方法によれば、ＣＭＰによる平坦化処理によって、ビアホール内に下部電極膜からなるプラグ電極を形成すると共に、開口部内にキャパシタの容量絶縁体と下部電極とを形成することができる。開口部の形成工程はビアホールの形成工程と兼用であり、容量絶縁体および下部電極の形成工程はプラグ電極の形成工程と兼用である。従って、従来の技術と比べて、容量絶縁膜と下部電極膜とをパターニングするため専用のフォトリソグラフィー工程を省くことができ、製造コストの低減とＴＡＴの短縮が可能である。
【００１２】
［発明３］  発明３の半導体装置の製造方法は、発明１または発明２の半導体装置の製造方法において、前記下部電極膜と前記容量絶縁膜との総厚みを前記開口部の深さよりも小さくする、ことを特徴とするものである。
このような構成であれば、開口部の外周に位置する層間絶縁膜表面よりも開口部内の容量絶縁膜表面の方が断面視で低い位置となるので、開口部内の容量絶縁膜表面を研磨しないようにすることができる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施の形態を図面を参照しながら説明する。
図１（Ａ）〜図３（Ｂ）は、本発明の実施の形態に係る半導体装置の製造方法を示す工程図である。
図１（Ａ）に示すように、まず始めに、シリコン（Ｓｉ）基板１上に形成された第１の層間絶縁膜３上に第１の配線膜を形成する。層間絶縁膜３は例えばシリコン酸化（ＳｉＯ2）膜である。また、配線膜は、下側から順に窒化チタン（ＴｉＮ）膜５、アルミニウム（Ａｌ）膜６、ＴｉＮ膜７で構成される積層構造の導電膜である。次に、フォトリソグラフィー技術およびエッチング技術によって、配線膜を所定形状にパターニングし、キャパシタを形成する領域（以下、「キャパシタ領域」という。）に配線８を形成すると共に、キャパシタ領域以外の領域に配線９を形成する。ここで、配線８、９は図示しない位置で接続していても良いし、それぞれ電気的に独立した配線であっても良い。
【００１４】
次に、層間絶縁膜上に第２の層間絶縁膜１０を形成する。この層間絶縁膜１０の膜厚は例えば９００［ｎｍ］程度である。そして、図１（Ｂ）に示すように、フォトリソグラフィー技術によってＳｉ基板１の上方を選択的に露出する第１のレジストパターン１１を形成する。さらに、このレジストパターン１１をマスクに層間絶縁膜１０をエッチングする。これにより、図１（Ｂ）に示すように、配線８の表面を少なくとも底面の一部とする開口部１３を形成すると共に、配線９の表面を底面とするビアホール（ｖｉａ  ｈｏｌｅ）１５を形成する。ここで、ビアホール１５の平面視での形状は例えば正円形であり、その径は例えば０．３〜０．４［μｍ］程度である。また、開口部１３の平面視での形状は例えば正方形であり、その一辺の長さは例えば１００〜１５０［μｍ］程度である。ビアホール１５の容積は、開口部１３の容積よりも十分小さい。
【００１５】
次に、図１（Ｃ）に示すように、開口部１３およびビアホール１５が形成されたＳｉ基板１上の全面に、下部電極膜３０と容量絶縁膜３３とを順次形成する。下部電極膜３０は例えばＷ膜であり、この膜は例えばＣＶＤ法で成膜する。また、容量絶縁膜３３は例えば窒化シリコン（ＳｉＮ）膜であり、例えばＣＶＤ法で成膜する。下部電極膜３０の膜厚は例えば５００［ｎｍ］程度であり、容量絶縁膜３３の膜厚は例えば４０〜６０［ｎｍ］程度である。この実施の形態では、下部電極膜３０と容量絶縁膜３３との総厚みを、図１（Ｂ）に示す開口部１３の深さｄ（即ち、層間絶縁膜１０の膜厚）よりも小さくする。また、容積が小さいビアホール１５を下部電極膜３０で完全に埋め込むようにする。
【００１６】
次に、例えばＣＭＰによって容量絶縁膜３３および下部電極膜３０の平坦化処理を行う。この平坦化処理では、開口部１３以外の領域で層間絶縁膜１０の表面が露出するまで容量絶縁膜３３および下部電極膜３０を研磨する。これにより、図２（Ａ）に示すように、配線９上にプラグ電極２２を完成させると共に、配線８上にキャパシタの下部電極３０ａと、容量絶縁体３３ａとを完成させる。
次に、図２（Ｂ）に示すように、容量絶縁体３３ａおよびプラグ電極２２を覆うようにして、Ｓｉ基板１の上方全面に上部電極膜３５を形成する。上部電極膜３５は、例えば下側から順にＴｉＮ膜３６、Ａｌ膜３７、ＴｉＮ膜３８からなる積層構造の膜であり、これらの膜は例えばスパッタリング法で成膜する。
【００１７】
次に、図２（Ｃ）に示すように、フォトリソグラフィー技術によって、キャパシタ領域の中心部と、キャパシタ領域の周縁部と、プラグ電極２２上とを覆い、それ以外の領域を露出する第２のレジストパターン４１を、上部電極膜３５上に形成する。そして、このレジストパターンをマスクに上部電極膜３５をエッチングする。これにより、図３（Ａ）に示すように、キャパシタの上部電極３５ａと、下部電極３０ａを層間絶縁膜１０上に引き出す第３の配線３５ｂと、プラグ電極２２を介して第２の配線を層間絶縁膜上に引き出す第４の配線３５ｃと、を完成させる。これら上部電極等の完成後は、レジストパターンを例えばアッシングして除去する。
【００１８】
次に、図３（Ｂ）に示すように、Ｓｉ基板１の上方全面に第３の層間絶縁膜４５を形成して、下部電極３０ａと容量絶縁体３３ａおよび上部電極３５ａからなるＭＩＭキャパシタ５０と、配線３５ｃとを覆う。この層間絶縁膜４５の形成は、例えばＣＶＤ法で行う。その後、この層間絶縁膜４５を例えばＣＭＰによって平坦化処理する。
このように、本発明の実施の形態によれば、図２（Ａ）に示した平坦化処理によって、ビアホール１５内にプラグ電極２２を形成すると共に、開口部１３内にキャパシタの容量絶縁体３３ａと下部電極３０ａとを形成することができる。開口部１３の形成工程はビアホール１５の形成工程と兼用であり、容量絶縁体３３ａおよび下部電極３０ａの形成工程はプラグ電極２２の形成工程と兼用である。従って、従来の技術と比べて、容量絶縁膜３３と下部電極膜３０とをパターニングするため専用のフォトリソグラフィー工程（即ち、図６（Ａ）に示したレジストパターン１４３の形成工程）を省くことができ、製造コストの低減とＴＡＴの短縮が可能である。
【００１９】
また、この実施の形態では、下部電極膜３０と容量絶縁膜３３との総厚みを、開口部１３の深さ（即ち、層間絶縁膜１０の膜厚）よりも小さくしているので、図１（Ｂ）および（Ｃ）に示したように、開口部１３の外周に位置する層間絶縁膜１０表面よりも、開口部１３内に形成された容量絶縁膜３３表面の方が断面視で低い位置となっている。従って、図２（Ａ）のＣＭＰ工程で、開口部１３内の容量絶縁体３３ａの表面を研磨しないようにすることができる。
【００２０】
この実施の形態では、Ｓｉ基板１が本発明の「基板」に対応し、ＴｉＮ膜５、Ａｌ膜６、ＴｉＮ膜７で構成される積層構造の導電膜（配線膜）が本発明の「導電膜」に対応している。また、配線８が本発明の「配線」または「第１配線」に対応し、配線９が本発明の「第２配線」に対応している。さらに、層間絶縁膜１０が本発明の「層間絶縁膜」に対応している。
【図面の簡単な説明】
【００２１】
【図１】実施の形態に係る半導体装置の製造方法を示す図（その１）。
【図２】実施の形態に係る半導体装置の製造方法を示す図（その２）。
【図３】実施の形態に係る半導体装置の製造方法を示す図（その３）。
【図４】従来例に係る半導体装置の製造方法を示す図（その１）。
【図５】従来例に係る半導体装置の製造方法を示す図（その２）。
【図６】従来例に係る半導体装置の製造方法を示す図（その３）。
【符号の説明】
【００２２】
１  Ｓｉ基板、３、１０、４５  層間絶縁膜、８、９、３５ｂ、３５ｃ  配線、１１、４１  レジストパターン、１３  開口部、１５  ビアホール、２２  プラグ電極、３６、３８  ＴｉＮ膜、３０  下部電極膜、３０ａ  下部電極、３３  容量絶縁膜、３３ａ  容量絶縁体、３５  上部電極膜、３５ａ  上部電極、４１  レジストパターン、５０  キャパシタ
【図１】
2008060362.tif 000003
【図２】
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【図３】
2008060362.tif 000005
【図４】
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【図５】
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【図６】
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