(57)【要約】【課題】複雑な構造によらずに必要な信号配線経路の確保が実現され、この点において高い信頼性を有する半導体装置を提供する。【解決手段】半導体装置（１）は、半導体基板に複数の回路セルの集合として把握される複数の回路ブロックを有する。前記複数の回路セルの一部は、回路セル間に給電経路を形成するために配置されたフィラーセル（４０，４１，４２）であり、前記フィラーセルとして、前記給電経路に接続された電源安定化容量を有する第１フィラーセル（４０，４２）と、前記第１フィラーセルから電源安定化容量を削除した第２フィラーセル（４１）とを有する。配線が混み合う場所（３５）には第２フィラーセルを用いることにより、複雑な構造によらずに必要な信号配線経路を確保することができる。【選択図】図１
2008244066.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に複数の回路セルの集合として把握される複数の回路ブロックを有し、前記複数の回路セルの一部は、回路セル間に給電経路を形成するために配置されたフィラーセルであり、前記フィラーセルとして、前記給電経路に接続された電源安定化容量を有する第１フィラーセルと、前記第１フィラーセルから電源安定化容量を削除した第２フィラーセルとを有する半導体装置であって、
第１の同期動作周波数のクロックに同期して動作する第１の回路ブロックと、前記第１の同期動作周波数よりも高い第２の同期動作周波数のクロックに同期して動作する第２の回路ブロックとを有し、
前記第１回路ブロックに配置された前記第１フィラーセルは前記電源安定化容量としてｐチャンネル型ＭＯＳ容量素子を有し、第２回路ブロックに配置された前記第１フィラーセルは前記電源安定化容量としてｐチャンネル型ＭＯＳ容量素子及びｎチャンネル型ＭＯＳ容量素子を有する、半導体装置。
【請求項２】
半導体基板に、第１の同期動作周波数のクロックに同期して動作する第１の回路ブロックと、前記第１の同期動作周波数よりも高い第２の同期動作周波数のクロックに同期して動作する第２の回路ブロックとを有し、
前記第１回路ブロックは、配置されたトランジスタ列の間に、当該トランジスタ列に比べてトランジスタの配置密度が低く且つ前記トランジスタ列の間に給電経路を形成する領域を備え、当該領域に、給電経路に接続された電源安定化容量としてｐチャンネル型ＭＯＳ容量素子を有し、
前記第２回路ブロックは、配置されたトランジスタ列の間に、当該トランジスタ列に比べてトランジスタの配置密度が低く且つ前記トランジスタ列の間に給電経路を形成する領域を備え、当該領域に、給電経路に接続された電源安定化容量としてｐチャンネル型ＭＯＳ容量素子及びｎチャンネル型ＭＯＳ容量素子を有する、半導体装置。
【請求項３】
半導体基板に複数の回路セルの集合として把握される複数の回路ブロックを有し、前記複数の回路セルの一部は、回路セル間に給電経路を形成するために配置されたフィラーセルであり、前記フィラーセルとして、前記給電経路に接続された電源安定化容量を有する第１フィラーセルと、前記第１フィラーセルから電源安定化容量を削除した第２フィラーセルとを有する半導体装置であって、
第１の同期動作周波数のクロックに同期して動作する第１の回路ブロックと、前記第１の同期動作周波数よりも高い第２の同期動作周波数のクロックに同期して動作する第２の回路ブロックとを有し、
前記第１回路ブロックに配置された前記第１フィラーセルは前記電源安定化容量として相対的にゲート絶縁膜の薄いＭＯＳ容量素子を有し、第２回路ブロックに配置された前記第１フィラーセルは前記電源安定化容量として相対的にゲート絶縁膜の厚いＭＯＳ容量素子を有する、半導体装置。
【請求項４】
半導体基板に、第１の同期動作周波数のクロックに同期して動作する第１の回路ブロックと、前記第１の同期動作周波数よりも高い第２の同期動作周波数のクロックに同期して動作する第２の回路ブロックとを有し、
前記第１回路ブロックは、配置されたトランジスタ列の間に、当該トランジスタ列に比べてトランジスタの配置密度が低く且つ前記トランジスタ列の間に給電経路を形成する領域を備え、当該領域に、給電経路に接続された電源安定化容量として相対的にゲート絶縁膜の薄いＭＯＳ容量素子を有し、
第２回路ブロックは、配置されたトランジスタ列の間に、当該トランジスタ列に比べてトランジスタの配置密度が低く且つ前記トランジスタ列の間に給電経路を形成する領域を備え、当該領域に、給電経路に接続された電源安定化容量として相対的にゲート絶縁膜の厚いＭＯＳ容量素子を有する、半導体装置。
【請求項５】
半導体基板に複数の回路セルの集合として把握される複数の回路ブロックを有し、前記複数の回路セルの一部は、回路セル間に給電経路を形成するために配置されたフィラーセルであり、前記フィラーセルとして、前記給電経路に接続された電源安定化容量を有する第１フィラーセルと、前記第１フィラーセルから電源安定化容量を削除した第２フィラーセルとを有する半導体装置であって、
前記複数の回路セルの別の一部は、対応する前記回路ブロックに給電経路を形成するために並設された複数の給電セルであり、前記給電セルとして、相対的に給電経路要素の配置密度が高い給電セルと相対的に給電経路要素の配置密度が低い給電セルが混在される、半導体装置。
【請求項６】
半導体基板に複数のトランジスタと給電経路の配列によって回路が形成された半導体装置であって、
配置されたトランジスタ列の間に、当該トランジスタ列に比べてトランジスタの配置密度が低く且つ前記トランジスタ列の間に給電経路を形成する領域を備え、当該一部の領域は給電経路に接続された電源安定化容量を備え、当該別の領域は安定化容量を備えておらず、
回路に給電経路を形成するために配列された一の給電経路領域は給電経路要素の配置密度が高い領域とされ、他の給電経路領域は前記一の給電経路領域よりも給電経路要素の配置密度が低い領域とされた、半導体装置。
【請求項７】
動作周波数の高い回路ブロック内の給電セルで形成された給電経路は隣接する配線層間の接続に用いるコンタクトに相対的な高密度を有し、動作周波数の低い回路ブロック内の給電セルで形成された給電経路は隣接する配線層間の接続に用いるコンタクトに相対的な低密度を有する、請求項５記載の半導体装置。
【請求項８】
半導体基板に複数の回路セルの集合として把握される複数の回路ブロックを有し、
前記複数の回路セルの一部は、回路セル間に給電経路を形成するために配置された複数のフィラーセルであり、前記フィラーセルとして、電源安定化容量の配置密度の異なる複数種類のフィラーセルを有する、半導体装置。
【請求項９】
半導体基板に複数の回路セルの集合として把握される複数の回路ブロックを有し、
前記複数の回路セルの一部は、回路セル間に給電経路を形成するために配置された複数のフィラーセルであり、相対的に配線密度の高い前記フィラーセルは前記給電経路に接続する電源安定化容量を相対的に低い密度で有し、相対的に配線密度の低い前記フィラーセルは前記給電経路に接続する電源安定化容量を相対的に高い密度で有する、半導体装置。
【請求項１０】
半導体基板に複数の回路セルの集合として把握される複数の回路ブロックを有し、
前記複数の回路セルの一部は、対応する前記回路ブロックに給電経路を形成するために並設された複数の給電セルであり、前記給電セルとして、相対的に給電経路要素の配置密度が高い給電セルと相対的に給電経路要素の配置密度が低い給電セルが混在される、半導体装置。
【請求項１１】
前記複数の給電セルの内の一部の給電セルは前記複数の給電セルによって形成される給電経路への給電又は給電停止を選択する電源スイッチを有する、請求項１０記載の半導体装置。
【請求項１２】
前記給電セルは対応する回路ブロックの周囲に配置され、前記電源スイッチを有する給電セルは、前記対応する回路ブロックにおいて複数の回路セルの並設方向に延在する給電経路の両端部に配置される、請求項１１記載の半導体装置。
【請求項１３】
動作周波数の高い回路ブロック内の給電セルで形成された給電経路は隣接する配線層間の接続に用いるコンタクトに相対的な高密度を有し、動作周波数の低い回路ブロック内の給電セルで形成された給電経路は隣接する配線層間の接続に用いるコンタクトに相対的な低密度を有する、請求項１０記載の半導体装置。
【請求項１４】
半導体基板に複数の回路セルの集合として把握される複数の回路ブロックを有し、
動作周波数の高い回路ブロック内の回路セルで形成された給電経路は隣接する配線層間の接続に用いるコンタクトに相対的な高密度を有し、動作周波数の低い回路ブロック内の回路セルで形成された給電経路は隣接する配線層間の接続に用いるコンタクトに相対的な低密度を有する、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置における配線性の最適化に関し、例えば動作周波数の相違する複数の回路ブロックを内蔵した半導体装置に適用できる技術に関する。
【背景技術】
【０００２】
半導体装置の設計には回路部品としてマクロセルやスタンダードセルが用いられる。マクロセルはＣＰＵやメモリなどのように大きな機能単位で既に検証が済まされたレイアウトデータである。マクロセル化されていない回路についてはスタンダードセルを用いて設計することができる。スタンダードセルはインバータ、ナンドゲート、オアゲートのような要素回路の回路部品であり、複数種類のスタンダードセルを敷き詰めて所要の機能を実現することができる。
【０００３】
また、スタンダードセルおよびマクロセルが所定の論理的機能を持つのに対し、所定の論理的機能を持たないが配線層等を有するセルであるフィラーセルがある。
【０００４】
このフィラーセルは、スタンダードセルが並べられた間で生じた隙間に配置され、その隙間で給電が途絶えないようにしている、特許文献1には、複数配線層の電源／グランドへの接続形態の異なる複数種類のフィラーセルを選択的に用いることが記載される。
【０００５】
【特許文献１】特開２００４−１５８５３２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明者はスタンダードセル等を用いて設計される回路領域における配線性等について以下の通り検討した。（１）本発明者は電源安定化容量（デカップリング容量）を造り込んだフィラーセルの利用について検討した。スタンダードセル間等で生じた隙間にはそのようなフィラーセルを埋め込むと配線性が悪くなる虞のあることが明らかにされた。例えば、フィラーセルにデカップリング容量としてｐチャンネル型ＭＯＳ容量素子を含む場合、当該ＭＯＳ容量素子を構成するＭＯＳトランジスタのソース・ドレインに電源配線を接続するための引出し配線及びコンタクト、ゲートにグランド配線を接続するための引出し配線及びコンダクとを含まなければならず、それらは、フィラーセルの前後に配置される回路間を接続する信号配線の配置の邪魔になることがある。これによってセル配置のやり直し、更にはセルそれ自体の変更が余儀なくされる。（２）所定の機能単位を構成する回路ブロックに対する給電と給電停止を電源スイッチにより選択可能にするとき、回路ブロックの周りに給電セルと電源スイッチセルを配置し、給電セルへの給電を電源スイッチセルのスイッチで制御することができる。しかしながらが、給電セルが電源／グランド配線のパターン及び層間コンタクトのパターンを単に規則的に規定すると、回路ブロックに接続する外部信号配線を給電セルのパターンを避けて通すことが難しくなる虞のあることが見出された。（３）複数の回路ブロック間で動作周波数が相違する場合、電源プレーン配線から回路ブロックへの給電ポイントの数や、デカップリング容量の容量値に対してその相違を考慮しなければ、電源電圧の不所望な電圧降下によって誤動作を生ずる虞のあることが見出された。
【０００７】
本発明の目的は、複雑な構造によらずに必要な信号配線経路の確保が実現され、この点において高い信頼性を有する半導体装置を提供することにある。
【０００８】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１０】
すなわち、半導体装置（１）は、半導体基板に複数の回路セルの集合として把握される複数の回路ブロックを有する。前記複数の回路セルの一部は、回路セル間に給電経路を形成するために配置されたフィラーセル（４０，４１，４２）であり、前記フィラーセルとして、前記給電経路に接続された電源安定化容量を有する第１フィラーセル（４０，４２）と、前記第１フィラーセルから電源安定化容量を削除した第２フィラーセル（４１）とを有する。配線が混み合う場所（３５）には第２フィラーセルを用いることにより、複雑な構造によらずに必要な信号配線経路を確保することができる。
【発明の効果】
【００１１】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００１２】
すなわち、半導体装置において、複雑な構造によらずに必要な信号配線経路の確保が実現され、この点において高い信頼性を実現することができる。
【発明を実施するための最良の形態】
【００１３】
１．実施の形態の概要
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
【００１４】
〔１〕《フィラーセル》本発明に係る半導体装置は、半導体基板に複数の回路セルの集合として把握される複数の回路ブロックを有する。前記複数の回路セルの一部は、回路セル間に給電経路を形成するために配置されたフィラーセルであり、前記フィラーセルとして、前記給電経路に接続された電源安定化容量を有する第１フィラーセル（４０，４２）と、前記第１フィラーセルから電源安定化容量を削除した第２フィラーセル（４１）とを有する。配線が混み合う場所（３５）には第２フィラーセルを用いることにより、複雑な構造によらずに必要な信号配線経路を確保することができる。
【００１５】
更に、相対的に同期動作周波数の低い第１回路ブロック（３２）と相対的に同期動作周波数の高い第２回路ブロック（３３）とを有するとき、前記第１回路ブロックに配置された前記第１フィラーセルは前記電源安定化容量としてｐチャンネル型ＭＯＳ容量素子（ＭＯＳＣｐ）を有し、第２回路ブロックに配置された前記第１フィラーセルは前記電源安定化容量としてｐチャンネル型ＭＯＳ容量素子（ＭＯＳＣｐ）及びｎチャンネル型ＭＯＳ容量素子（ＭＯＳＣｎ）を有する。動作周波数が高い回路ブロックにおいては回路ノードの充放電サイクルが短かく、単位時間当たりの充放電量が多くなるので、1個のフィラーセル当たりの電源安定化容量を大きくすることが得策だからである。
【００１６】
本発明の別の具体的な形態として、相対的に動作電源電圧の低い第１回路ブロック（３３）と相対的に動作電源電圧の高い第２回路ブロック（３６）とを有するとき、前記第１回路ブロックに配置された前記第１フィラーセルは前記電源安定化容量として相対的にゲート絶縁膜の薄いＭＯＳ容量素子を有し、第２回路ブロックに配置された前記第１フィラーセルは前記電源安定化容量として相対的にゲート絶縁膜の厚いＭＯＳ容量素子を有する。動作電源電圧の高い回路ブロックのフィラーセルに対してＭＯＳ容量素子の耐圧を向上させることができる。
【００１７】
《給電セル・電源スイッチセル》本発明の他の具体的な形態として、前記複数の回路セルの別の一部は、対応する前記回路ブロックに給電経路を形成するために並設された複数の給電セル（５３、５４）であり、前記給電セルとして、相対的に給電経路要素の配置密度が高い給電セル（５３、５４）と相対的に給電経路要素の配置密度が低い給電セル（５３＿Ｒ、５４＿Ｒ、５３＿ＲＩ）が混在される。回路ブロックに接続する外部信号配線が混み合う場所（３６）には、相対的に給電経路要素の配置密度が低い給電セルを採用することにより、当該信号配線を給電セルのパターンを避けて容易に通すことができる。
【００１８】
《給電コンタクト数》本発明のその他の具体的な形態として、動作周波数の高い回路ブロック内の給電セルで形成された給電経路は隣接する配線層間の接続に用いるコンタクト（ＣＴＨ）に相対的な高密度を有し、動作周波数の低い回路ブロック内の給電セルで形成された給電経路は隣接する配線層間の接続に用いるコンタクト（ＣＴＨ）に相対的な低密度を有する。動作周波数が高い回路ブロックには相対的に大きな電流供給を保証することができ、電源電圧の不所望な電圧降下による誤動作を防止することができる。
【００１９】
〔２〕《フィラーセル；安定化容量の配置密度》本発明の別の観点による半導体装置においては、前記複数の回路セルの一部は、回路セル間に給電経路を形成するために配置された複数のフィラーセルであり、前記フィラーセルとして、電源安定化容量の配置密度の異なる複数種類のフィラーセルを有する。配線が混み合う場所には電源安定化容量の配置密度が小さなフィラーセルを用いることにより、複雑な構造によらずに必要な信号配線経路を確保することができる。
【００２０】
《フィラーセル；配線密度と安定化容量配置密度との相関》本発明の更に別の観点による半導体装置においては、前記複数の回路セルの一部は、回路セル間に給電経路を形成するために配置された複数のフィラーセルである。相対的に配線密度の高い前記フィラーセルは前記給電経路に接続する電源安定化容量を相対的に低い密度で有し、相対的に配線密度の低い前記フィラーセルは前記給電経路に接続する電源安定化容量を相対的に高い密度で有する。高い配線密度を有する場所には電源安定化容量の配置密度が小さなフィラーセルを用いることにより、複雑な構造によらずに必要な信号配線経路を確保することができる。
【００２１】
〔３〕《給電セル・電源スイッチセル》本発明の別の観点による半導体装置は、半導体基板に複数の回路セルの集合として把握される複数の回路ブロックを有する。前記複数の回路セルの一部は、対応する前記回路ブロックに給電経路を形成するために並設された複数の給電セル（５３、５４）であり、前記給電セルとして、相対的に給電経路要素の配置密度が高い給電セルと相対的に給電経路要素の配置密度が低い給電セル（５３＿Ｒ、５３＿ＲＩ、５４＿Ｒ）が混在される。回路ブロックに接続する外部信号配線が混み合う場所には、相対的に給電経路要素の配置密度が低い給電セルを採用することにより、当該信号配線を給電セルのパターンを避けて容易に通すことができる。
【００２２】
本発明の一つの具体的な形態として、前記複数の給電セルの内の一部に給電セル（５３、５３＿Ｒ、５３＿ＲＩ）は前記複数の給電セルによって形成される給電経路への給電又は給電停止を選択する電源スイッチ（Ｑ２ｎ）を有する。動作停止すべき回路ブロックへの給電を選択的に停止することで低消費電力化に寄与する。
【００２３】
本発明の更に具体的な形態として、前記給電セルは対応する回路ブロックの周囲に配置され、前記電源スイッチを有する給電セル（５３、５３＿Ｒ、５３＿ＲＩ）は、前記対応する回路ブロックにおいて複数の回路セルの並設方向に延在する給電経路の両端部に配置される。回路ブロックの周囲に配置された前記給電セルは外来ノイズを抑制する障壁としても機能する。複数の回路セルの並設方向に延在する給電経路の両端部に電源スイッチセルを有する給電セルが配置されることにより、回路セルへの良好な電源供給効率が達成される。複数の回路セルの並設方向に延在する給電経路に交差する方向に電源スイッチを有する給電セルを配置すると、電源経路の引き回しが多くなり、電源供給効率が低下する。
【００２４】
本発明の更に具体的な形態として、動作周波数の高い回路ブロック内の給電セルで形成された給電経路は隣接する配線層間の接続に用いるコンタクト（ＣＴＨ）に相対的な高密度を有し、動作周波数の低い回路ブロック内の給電セルで形成された給電経路は隣接する配線層間の接続に用いるコンタクト（ＣＴＨ）に相対的な低密度を有する。動作周波数が高い回路ブロックには相対的に大きな電流供給を保証することができ、電源電圧の不所望な電圧降下による誤動作を防止することができる。
【００２５】
〔４〕《給電コンタクト数》本発明のその他の観点による半導体装置は半導体基板に複数の回路セルの集合として把握される複数の回路ブロックを有し、動作周波数の高い回路ブロック内の回路セルで形成された給電経路は隣接する配線層間の接続に用いるコンタクト（ＣＴＨ）に相対的な高密度を有し、動作周波数の低い回路ブロック内の回路セルで形成された給電経路は隣接する配線層間の接続に用いるコンタクト（ＣＴＨ）に相対的な低密度を有する。動作周波数が高い回路ブロックには相対的に大きな電流供給を保証することができ、電源電圧の不所望な電圧降下による誤動作を防止することができる。
【００２６】
〔５〕上記項目〔１〕に関する別に観点による本発明の半導体措置は、半導体基板に、第１の同期動作周波数のクロックに同期して動作する第１の回路ブロックと、前記第１の同期動作周波数よりも高い第２の同期動作周波数のクロックに同期して動作する第２の回路ブロックとを有する。前記第１回路ブロックは、配置されたトランジスタ列の間に、当該トランジスタ列に比べてトランジスタの配置密度が低く且つ前記トランジスタ列の間に給電経路を形成する領域を備え、当該領域に、給電経路に接続された電源安定化容量としてｐチャンネル型ＭＯＳ容量素子を有する。前記第２回路ブロックは、配置されたトランジスタ列の間に、当該トランジスタ列に比べてトランジスタの配置密度が低く且つ前記トランジスタ列の間に給電経路を形成する領域を備え、当該領域に、給電経路に接続された電源安定化容量としてｐチャンネル型ＭＯＳ容量素子及びｎチャンネル型ＭＯＳ容量素子を有する。
【００２７】
更に別に観点による本発明の半導体措置は、半導体基板に、第１の同期動作周波数のクロックに同期して動作する第１の回路ブロックと、前記第１の同期動作周波数よりも高い第２の同期動作周波数のクロックに同期して動作する第２の回路ブロックとを有する。前記第１回路ブロックは、配置されたトランジスタ列の間に、当該トランジスタ列に比べてトランジスタの配置密度が低く且つ前記トランジスタ列の間に給電経路を形成する領域を備え、当該領域に、給電経路に接続された電源安定化容量として相対的にゲート絶縁膜の薄いＭＯＳ容量素子を有する。第２回路ブロックは、配置されたトランジスタ列の間に、当該トランジスタ列に比べてトランジスタの配置密度が低く且つ前記トランジスタ列の間に給電経路を形成する領域を備え、当該領域に、給電経路に接続された電源安定化容量として相対的にゲート絶縁膜の厚いＭＯＳ容量素子を有する。
【００２８】
更に別に観点による本発明の半導体措置は、半導体基板に複数のトランジスタと給電経路の配列によって回路が形成され、配置されたトランジスタ列の間に、当該トランジスタ列に比べてトランジスタの配置密度が低く且つ前記トランジスタ列の間に給電経路を形成する領域を備え、当該一部の領域は給電経路に接続された電源安定化容量を備え、当該別の領域は安定化容量を備えていない。また、回路に給電経路を形成するために配列された一の給電経路領域は給電経路要素の配置密度が高い領域とされ、他の給電経路領域は前記一の給電経路領域よりも給電経路要素の配置密度が低い領域とされる。
【００２９】
２．実施の形態の詳細
実施の形態について更に詳述する。
【００３０】
《マイクロコンピュータ》
図２には本発明の一例に係るマイクロコンピュータが例示される。マイクロコンピュータ（ＭＣＵ）１は、命令を実行する中央処理装置（ＣＰＵ）２、データトランスファコントローラ（ＤＴＣ）３、ＲＡＭ４、及びフラッシュメモリ（ＦＬＡＳＨ）５を有する。
特に制限されないが、それら回路は内部バス（ＩＢＵＳ）７に共通接続され、内部バス７はバスステートコントローラ（ＢＳＣ）１０を介して周辺バス（ＰＢＵＳ）１１に接続する。周辺バス１１には、割り込みコントローラ（ＩＮＴＣ）１３、アナログ信号をディジタル信号に変換するＡ／Ｄ変換器（Ａ／Ｄ）１４、ディジタル信号をアナログ信号に変換するＤ／Ａ変換器（Ｄ／Ａ）１５、シリアルコミュニケーションインタフェース回路（ＳＣＩ）１６、タイマ（ＴＭＲ）１７、入出力ポート（ＰＲＴ１）１８、入出力ポート（ＰＲＴ２）１９、クロックパルスジェネレータ（ＣＰＧ）２０、及びその他の回路（ＭＤＬ）２１が接続される。システムコントローラ（ＳＹＳＣ）２２はリセット信号ＲＥＳやモード信号ＭＤを入力してマイクロコンピュータの動作モードを決定する。ＲＡＭ４はＣＰＵ２のワーク領域、ＦＬＡＳＨ５はＣＰＵ２のプログラムやデータを書き換え可能に保有する。
【００３１】
ＣＰＧ２０は外部クロックＣＬＫ又は図示を省略する水晶振動子の共振による発振クロックを入力し、例えば内部クロック信号ＣＫ１，ＣＫ２を出力する。クロック周波数はＣＫ１＞ＣＫ２とされ、高い周波数のクロック信号ＣＫ１は内部バスＩＢＵＳに接続されたＣＰＵ２２に代表される回路の同期基準クロックとされる。低い周波数のクロック信号ＣＬＫ２は周辺バスＰＢＵＳに接続されたＳＣＩ16に代表される回路の同期クロック信号とされる。ＢＳＣ１０にはＣＫ１，ＣＫ２の双方のクロック信号が供給される。
【００３２】
図１には本発明の一例に係る半導体基板に形成されたマイクロコンピュータのレイアウト的な構成が概略的に示される。ここではマイクロコンピュータ１がチップの状態で示される。チップの周縁部には半導体基板上にボンディングパッド（ＢＰ）３０が配置され、ＩＯ領域（ＩＯ）３１はボンディングパッド３０に接続する入出力バッファが形成される。その内側には、クロック信号ＣＫＣＫ２に同期動作される回路が形成された低速動作領域（ＬＳＯ）３２と、クロック信号ＣＫ１に同期動作される回路が形成された高速動作領域（ＨＳＯ）３３とを有する。低速動作領域（ＬＳＯ）３２には、選択的に電源の供給が遮断される電源分離領域（ＰＳＳ）３４が示される。３５は低速動作領域３２において配線通過本数の多い配線混雑領域（ＳＬＣ）を意味する。３６は電源分離領域３４において配線通過本数の多い配線混雑領域（ＳＬＣ）を意味する。３６はＡ／Ｄ１４、Ｄ／Ａ１５などのアナログ回路領域（ＡＮＬ）である。
【００３３】
図４にはマイクロコンピュータ１における配線層の種類とその延在方向が概略的に示される。アルミニウム等から成る金属配線層はＭ１〜ＰＭの多層構造とされ、各配線層間には絶縁層が形成されている。
なお、ウエル等が形成される半導体基板側を下とし、配線層PMを上側とし、以後説明する。
【００３４】
偶数番めの金属配線層M2,M4,M6と、奇数番めの金属配線層M1,M３,M５,M７とは、直交する関係になるように、チップ内で配線されている。なお、図４では、金属配線層Ｍ１の図示は省略されている。
【００３５】
最上層の金属配線層ＰＭは主に給電系のプレーン、例えば外部端子より電源電圧を受ける電源プレーン及び外部端子よりグランド電圧を受けるグランドプレーン等に利用される。最上層の金属配線層ＰＭはその他の配線層の配線パターンに対して幅広に形成される。給電系のプレーンとして利用されるからである。
【００３６】
図５に例示されるように配線層ＰＭはコンタクトホールを介して順次対応する下層の配線層に導通される。図５の詳細は後で説明する。
【００３７】
《フィラーセル》
従来例で述べたように、フィラーセルとは、スタンダードセルやマクロセルがトランジスタ等の所定の論理的機能を実現する半導体素子を有するのに対し、所定の論理的機能を持たない、つまり入力信号に対し、論理処理を行って出力信号を出すものではないセルを言う。別の表現をすると、入力信号に応じて変化するトランジスタは有さず、配線や容量素子が設けられたセルである。フィラーセルは、スタンダードセルやマクロセルが並べられた間で生じた隙間に配置され、その隙間でスタンダードセル間の給電が途絶えないようにしている。つまり、スタンダードセルやマクロセルを構成するトランジスタの間に、容量や配線が設けられた領域があることになる。
【００３８】
図１において４０、４１は低速動作領域３２で主に採用されるフィラーセルであり、４１、４２は高速動作領域３３で主に採用されるフィラーセルである。
【００３９】
フィラーセル４０，４１，４２は配置配線設計においてスタンダードセル等の回路セルを配置したとき、回路セル間で生じた隙間を埋めるために用いられた回路セルに対応される。フィラーセル４０，４１，４２は、例えばスタンダードセルと同じ高さを有する領域の上半分がｎ型ウェル領域ＮＷＥＬ、下半分がｐ型ウェル領域ＰＷＥＬとされ、ｎ型ウェル領域ＮＷＥＬの上端には電源パターンＶＰＴＮが形成され、ｐ型ウェル領域ＰＷＥＬの下端にはグランドパターンＧＰＴＮが形成される。
【００４０】
フィラーセル４０（第１フィラーセル）はデカップリング容量としてｐチャンネル型ＭＯＳ容量素子ＭＯＳＣｐを有する。ｐチャンネル型ＭＯＳ容量素子ＭＯＳＣｐはｎ型ウェル領域ＮＷＥＬのソース・ドレインが、1層目の金属配線M1で形成された電源パターンＶＰＴＮの引出し部ＤＲＷ＿ＶＰＴにコンタクトホール（本明細書においてスルーホール若しくはビアを総称するものとする）ＣＴＨで結合され、ｐチャンネル型ＭＯＳのゲート電極に用いられる層と同じ層のパターンが、1層目の金属配線M1で形成されたグランドパターンＧＰＴＮの引出し部ＤＲＷ＿ＧＰＴＮにコンタクトホールＣＴＨで結合される。フィラーセル４１（第２フィラーセル）はフィラーセル４０に対してｐチャンネル型ＭＯＳ容量素子ＭＯＳＣｐを備えておらず、それ故に、電源パターンＶＰＴＮの引出し部ＤＲＷ＿ＶＰＴとグランドパターンＧＰＴＮの引出し部ＤＲＷ＿ＤＰＴＮが存在しない。フィラーセル４０の上で電源パターンＶＰＴＮと同じ方向に1層目の金属配線M1で形成された信号配線ＳＩＧを形成するとき、その信号配線ＳＩＧは、電源パターンＶＰＴＮの引出し部ＤＲＷ＿ＶＰＴとグランドパターンＧＰＴＮの引出し部ＤＲＷ＿ＤＰＴＮの間の領域に通さなければならない。図では３本に信号配線ＳＩＧしか通らない。信号配線ＳＩＧをパターンＧＰＴＮ，ＶＰＴＮと異なる配線層に形成しようとする場合にも、図５に示すように、コンタクトは同じ位置に複数の金属配線を接続する構造のため、コンタクトホールＣＴＨが邪魔になる。また、異なる配線層間で配線パターンを引き回すことになり、構造が複雑化し、配線長のばらつきも大きくなる。これに対してフィラーセル４１の場合には、デカップリング容量ＭＯＳＣｐがないことにより引出し部ＤＲＷ＿ＶＰＴ、ＤＲＷ＿ＤＰＴＮのパターンが無いので、フィラーセル４１上にパターンＶＰＴＮ，ＧＰＴＮと同じ配線層を用いて７本の信号線ＳＩＧを通すことができる。したがって、配線が混み合う場所には配線混雑領域（ＳＬＣ）３５ではフィラーセル４０に代えてフィラーセル４１を用いることにより、多くの信号配線を通すことが可能になる。複雑な構造にならずに必要な信号配線経路の確保が実現される。低周波領域にフィラーセル４０と４１を混在させて配置した様子が図３（今回の補正で発明者図面シート２の図８−１）に例示される。図３においてハッチングされた領域には所要の回路セルが配置されている。フィラーセル４０，４１はその隙間を埋める回路セルとして位置付けられる。
【００４１】
図１８に示すように、スタンダードセルAとスタンダードセルBの間に低周波領域では、例えば、２つのスタンダードセル間にフィラーセル４１を採用したことで、短距離で信号配線を通すことができる。これに対し従来では、フィラーセル４１がなかったので、スタンダードセルAとBの間のフィラーセルのみでなく、図面の上や下のセルを迂回しながら信号配線を通す必要がある、配線遅延や配線の複雑化となっていた。低周波領域の動作特性を考慮、つまり、デカップリング容量よりも信号配線遅延等を優先させた。
【００４２】
デカップリング容量が付くフィラーセル４０や４２よりも配線が多く通せるフィラーセル４１を採用した。
【００４３】
つぎに、図１９に示すように、高周波領域におけるフィラーセルの配置をしめす。高周波領域では、動作周波数が高いことから、電源配線の電圧の安定化が重視され、フィラーセルとしてデカップリング容量の付いたフィラーセル４０を多く採用している。
【００４４】
つぎに、高周波領域の他の例として、フィラーセル４２が多く用いられた例を図２０に示す。
【００４５】
フィラーセル４２はｐチャンネル型ＭＯＳ容量素子ＭＯＳＣｐのほかに、ｎチャンネル型ＭＯＳ容量素子ＭＯＳＣｎを備える。ｎチャンネル型ＭＯＳ容量素子ＭＯＳＣｎはｐ型ウェル領域ＰＷＥＬのソース・ドレインが1層目の金属配線M1で形成されたグランドパターンＧＰＴＮの引出し部ＤＲＷ＿ＧＰＴにコンタクトホールＣＴＨで結合され、ｐチャンネル型ＭＯＳのゲート電極に用いられる層と同じ層のパターンが電源パターンＶＰＴＮの引出し部ＤＲＷ＿ＶＰＴＮにコンタクトホールＣＴＨで結合される。ゲート絶縁膜をｐチャンネル型ＭＯＳとｎチャンネル型ＭＯＳで等しくした場合、一般にｐチャンネル型ＭＯＳ容量素子ＭＯＳＣｐは、ｎチャンネル型ＭＯＳ容量素子ＭＯＳＣｎに比べてゲート・基板間のリーク電流が少なくなる傾向にある。この点において、フィラーセル４０ではｐチャンネル型ＭＯＳ容量素子ＭＯＳＣｐをデカップリング容量として採用することが得策となる。フィラーセル４２は１個あたりの容量値がフィラーセル４０よりも大きくされている。動作周波数が高い回路ブロックが形成される高速動作領域３３においては回路ノードの充放電サイクルが短かく、単位時間当たりの充放電量が多くなるので、そこでは１個のフィラーセル当たりの電源安定化容量の大きなフィラーセル４２を用いるのが得策となる。
【００４６】
また、前記アナログ回路領域３６はＩＯ領域と同様にその他の回路領域に比べて高い電源電圧で動作される。高速動作領域３３などに形成される相対的に動作電源電圧の低い回路ブロックとアナログ回路領域３６に形成される相対的に動作電源電圧の高いブロックとを有するとき、動作電源電圧の高い回路ブロックに配置されたフィラーセルは前記フィラーセル４０，４１，４２に比べてＭＯＳ容量素子ＭＯＳＣｐ，ＭＯＳＣｎのゲート絶縁膜は相対的に厚く形成するのが望ましい。動作電源電圧の高い回路ブロックのフィラーセルに対してＭＯＳ容量素子の耐圧を向上させるためである。
【００４７】
前記フィラーセル４０〜４２の相違は、デカップリング容量の相対配置密度の相違として把握することができる。４２はデカップリング容量の相対配置密度が２のフィラーセル、４０はデカップリング容量の相対配置密度が１のフィラーセル、４１はデカップリング容量の相対配置密度が０のフィラーセルとして把握することができる。したがって、1個のフィラーセルが保有するデカップリング容量の数は上記に限定されず、セルサイズに応じて適宜決定されればよい。
【００４８】
また、マイコン等のチップとして仕上がった半導体装置から見れば、各セルの境界はわからない。しかしながら、本実施の形態を半導体装置から見ると、スタンダードセルやマクロセルを構成するトランジスタ間にＭＯＳ容量素子が設けられている密度の差として現れる。つまり、高速動作領域３３における、トランジスタ間に設けられる容量素子密度に対し、低速動作領域３２における、トランジスタ間に設けられる容量素子密度が低いと言える。さらには、高速動作領域３３における、トランジスタ間に設けられるN型およびP型MOS容量の密度に対し、低速動作領域３２における、トランジスタ間に設けられるN型およびP型MOS容量素子密度がそれぞれ低いと言える。
【００４９】
また、前記フィラーセル４０〜４２の相違は、その上層を通る信号は配線ＳＩＧの密度（信号配線密度）とデカップリング容量の密度との関係としても把握することができる。例えば、相対的に信号配線密度の高いフィラーセル４１はデカップリング容量を相対的に低い密度で有し、相対的に信号配線密度の低いフィラーセル４０，４２はデカップリング容量を相対的に高い密度で有する。高い信号配線密度を有する場所にはデカップリング容量の配置密度が小さなフィラーセルを用いることにより、上記同様に、複雑な構造によらずに必要な信号配線経路を確保することができる。
【００５０】
《給電コンタクト数》
図１は、低速動作領域３２内の一部の領域における配線層ＰＭと下層の配線層Ｍ７との交差部分におけるコンタクトホールＣＴＨによる接続形態と、高速動作領域３３における配線層ＰＭと下層の配線層Ｍ７との交差部分におけるコンタクトホールＣＴＨによる接続形態とを示したものである。
【００５１】
低速動作領域３２内の一部の領域と高速動作領域３３との接続形態には相違がある。即ち、高速動作領域３３では配線層ＰＭと下層の配線層Ｍ７との接続に用いるコンタクトホールは、低速動作領域３２内の一部の領域において配線層ＰＭと下層の配線層Ｍ７との接続に用いるコンタクトホールの配置密度よりも高密度に配置されている。これにより、高速動作領域３３に形成されるＣＰＵ２やＲＡＭ４等の動作周波数が高い回路ブロックには相対的に大きな電流供給を保証することができ、電源電圧の不所望な電圧降下による誤動作を防止することができる。
【００５２】
また、図１に示すように、低速動作領域３２では、コンタクト数が減ることで、下層の金属配線層、例えば下から5層目の金属配線層であるM5aをコンタクトCTH1とCTH2の間に通すことが可能となる。なお、M5bも同様である。
【００５３】
なお、M5cは、コンタクト数によらず、従来から通すことが可能な5層目の金属配線層である。
【００５４】
コンタクトは、1つのコンタクトで、通常、配線層PMから各下層の配線層M７からM１までつなぐことができるような構造となっている。これは、図５の断面図にからも、そのことが理解できる。
【００５５】
このため、コンタクトの位置にそのコンタクトを介して接続しない下層の配線層は、配置しない。
【００５６】
図Aに示すように、コンタクトの数が高速動作領域３３に比べ減っていることで、ここでは2個から1個になったことで、配線層M５aとコンタクトCTH1の距離X1や配線層M５とコンタクトCTH２の距離X２等が確保できるようになり、配線層M5aを通すことができるようになった。
【００５７】
なお、コンタクト数は、1個と2個に限定されるものでなく、製造方法等にもよる。高速動作領域に比べ、低速動作領域の一部の領域での上層と下層の金属配線層とを接続する同じ電位もしくは同じ信号の伝達経路となるコンタクトのコンタクト密度が少ないことが特徴である。このように、低速動作領域３２の一部の領域では、コンタクト数が減ることで、下層の配線層を高速動作領域３３よりも多く通すことができるようになった。
【００５８】
なお、低速動作領域３２の全領域にコンタクト数を減らしても良いが、信号配線の少ない領域では、コンタクト数を増やしても良い。
【００５９】
以上のように、高速動作領域３３では、低速動作領域３２の一部よりコンタクト密度が多いことより、安定した電圧が供給され、動作が安定する。
【００６０】
また、低速動作領域３２の一部の領域では、コンタクト密度が高速動作領域３３より少ないことにより、高速動作領域３３より、多くの下層配線をコンタクト間に通すことができる。
【００６１】
《給電セル・電源スイッチセル》
図６には電源分離領域３４における回路構成が概略的に示される。電源分離領域３４には例えばロジック回路（ＬＯＧ）５０と、ロジック回路に接続する電源スイッチ５１が含まれる。ここではグランド電圧ＶＳＳとロジック回路５０の間に電源スイッチ回路５１を配置し、グランド電圧ＶＳＳの選択的な遮断によってロジック回路５０に対する動作電源の供給を選択的に停止させる。図６においてロジック回路にはｐチャンネル型ＭＯＳトランジスタＱ１ｐとｎチャンネル型ＭＯＳトランジスタＱ１ｎが代表的に示されている。電源スイッチ５１はｎチャンネル型ＭＯＳトランジスタＱ２ｎによって構成される。ＭＯＳトランジスタＣ２ｎのゲート絶縁膜はＭＰＯＳトランジスタＱ１ｎ，Ｑ１ｐに比べて厚膜とされ、電源スイッチＭＯＳトランジスタＱ２ｎにおいてはサブスレッショルドリーク電流の低減、ロジックＭＯＳトランジスタＱ１ｎ，Ｑ１ｐにおいては動作の高速化を優先させている。ｎチャンネル型ＭＯＳトランジスタＱ１ｎのソース電位は仮想グランド電圧ＶＳＳＭとされ、ｎチャンネル型ＭＯＳトランジスタＱ２ｎがON時は、ほぼグランド電圧となり、OFF時はグランド電圧ＶＳＳと遮断されることで、ON状態での電流が流れなくなる。尚、ＤＮＷはPWELの電位を半導体基板(P-Sub)電位と分離して独自に制御する場合に，PWEL下に高濃度のN型不純物を注入する領域を意味する。
【００６２】
図７には電源スイッチ回路による動作電源の遮断単位に対する動作電源の供給と遮断に用いる給電セルとして電源セル５４及び電源スイッチセル５３のアレーが例示される。電源セル５４は電源の給電経路を構成する配線パターンを有する。電源スイッチセル５３は電源セルの構成に加えて選択的にグランド電圧を遮断するためのスイッチとその制御線を有する。電源スイッチ回路５１による動作電源の遮断単位において、電源セル５４と電源スイッチセル５３は電源電圧ＶＤＤ、仮想グランド電圧ＶＳＳＭ、グランド電圧ＶＳＳの供給と遮断に用いる。電源セル５４と電源スイッチセル５３はロジック回路（ＬＯＧ）５０を取り囲むようにレイアウトされる。前記電源スイッチセル５３は、ロジック回路５０を構成する複数の回路セル５５の並設方向（図の左右方向）に延在する給電経路（ＶＰＴＮ，ＧＰＴＮに対応する配線パターン）の両端部に配置される。複数の回路セル５５の並設方向に延在する給電経路の両端部に電源スイッチセル５３が配置されることにより、回路セル５５への良好な電源供給効率が達成される。複数の回路セル５５の並設方向に延在する給電経路（ＶＰＴＮ，ＧＰＴＮに対応する配線パターン）に交差する方向に電源スイッチセルを配置すると、電源経路の引き回しが多くなり、電源供給効率が低下する。
【００６３】
図８にはロジック回路５０（ＬＯＧ＿Ａ，ＬＯＧ＿Ｂ）の回路セル５５と電源スイッチ回路５１のスイッチＭＯＳトランジスタＱ２ｎとの接続関係を縦断面構造によって概略的に示す。
【００６４】
図８から分かるように、ロジック回路LOG_AとLOG_Bとの間にぞれぞれの電源スイッチ用トランジスタQ2nが配置されている。
【００６５】
このように２つのロジック回路は電源スイッチを介して隣接している。
つまり、チップ上では、図７のVSS配線を軸として、折り返して隣接するロジック回路の電源スイッチおよびロジック回路が配置されている。
【００６６】
図５には図８の縦断面構造が金属配線層Ｍ１〜ＭＰを加えて詳細に示してある。
【００６７】
図９にはマイクロコンピュータ１全体における配線層ＰＭの電源パターンが概略的に例示される。６０は入出力回路の電源幹線における配線層ＰＭのパターン、６１はディジタル系回路の電源幹線における配線層ＰＭのパターン、６２，６３，６４は夫々個別の電源分離領域３４のディジタル系電源支線における配線層ＰＭのパターンである。６５はアナログ系回路の電源幹線における配線層のパターン、６６はアナログ系電源支線における配線層ＰＭのパターンである。
【００６８】
チップ上にはアナログ回路領域、CPUコアが配置された高周波領域、CPUコアや他の周辺制御論理回路等と信号のやり取りをしながら処理を実行する周辺制御論理回路１である低周波領域１、同様に信号のやりとりをしながら処理を実行する周辺制御論理回路２である低周波領域２が示されている。
【００６９】
各領域は、それぞれ電源配線（VDD）と接地配線に囲まれている。また、破線で示している領域には、それぞれ、図６のQ2nのような電源スイッチが配置されている。２つの領域は、図８に示すように、電源スイッチで隣り合っている。
【００７０】
図９では電源幹線や支線に対応する配線層ＰＭのパターンは連続パターンのように図示されているが、実際は図１に例示されるように、所定の矩形に分離されてアレー状に配置される。こうすれば、相互に電圧の異なる矩形パターン、例えば電源電圧ＶＤＤの矩形パターンとグランド電圧ＶＳＳの矩形パターンとを配線層ＰＭに交互にアレー状配置したり、電源電圧ＶＤＤの矩形パターンと、仮想グランド電圧ＶＳＳＭの矩形パターンと、グランド電圧ＶＳＳの矩形パターンとを配線層ＰＭに交互にアレー状配置したりすることが可能になり、内部ロジック回路に対する所要の電圧の引出しを任意位置で容易に行うことが可能になる。
【００７１】
ここで、電源セルと電源スイッチセルにおける配線層ＰＭの矩形パターンのアレー構成は、当該パターン密度が相違される複数種類とされる。
【００７２】
図１に示されるように信号配線の配線混雑領域３６では配線層ＰＭの矩形パターンの密度が低い電源セル５４＿Ｒや電源スイッチセル５３＿Ｒを採用する。
【００７３】
これにより、当該信号配線を電源セル５４＿Ｒや電源スイッチセル５３＿Ｒの下層のパターンやコンタクトホールを避けて容易に通すことができる。
【００７４】
図１の例では、配線層ＰＭの矩形パターンの密度が低い電源セル５４＿Ｒや電源スイッチセル５３＿Ｒを採用すれば、１個のセル当たり、７本の信号配線ＳＩＧと当該セルの領域上に通すことができるが、配線層ＰＭの矩形パターンの密度がそれよりも高い電源セル５４や電源スイッチセル５３に対しては矩形パターンの間の領域に対応させて夫々１本に信号線ＳＩＧしか通すことができない。
【００７５】
本実施例では、高周波領域と低周波領域との間は電源電圧の安定化を重視し、低周波領域と低周波領域との間は、配線の迂回等を減らすようにした。これにより、チップ全体としての性能を上げるようにした。
【００７６】
この背景には、以下のことがある。スタンダードセルの高さ（図１の４０，４１，４２、図３に示すようなH）を低くする、つまり各セルのトランジスタのゲート幅が小さくなることで、スタンダードセルを効率よく敷き詰めることができることを考えた。
【００７７】
この一方、スタンダードセルの高さが低くなると、スタンダードセルの横方向を横切る配線が通しにくくなる。これらの矛盾を、領域間の特性を考え、電源スイッチ領域の配線数で調整することにしたものである。
【００７８】
つまり、低周波領域１が高周波領域との電源スイッチ領域で接する長さX1が、低周波領域１と低周波領域２の電源スイッチ領域で接する長さYに比べ長くした。
【００７９】
これにより、低周波領域１が高周波領域では、接する長さが長いことで、電源配線に影響を与えず、低周波領域１と高周波領域との間に多くの信号配線を通すことができる。
【００８０】
一方、低周波領域１と低周波領域２では、接する長さが短いにもかかわらず、電源配線を以下に示すように工夫することで、低周波領域１と低周波波領域２との間に多くの信号配線を通した。  上記電源セル５４や電源スイッチセル５３の下層の配線層を間引くことによっても信号配線の通過を容易化することができる。以下電源スイッチセルの構成を説明する。
【００８１】
図１０には電源スイッチセル５３＿ＲＩのポリシリコン配線層Ｐ０と金属配線層Ｍ１のパターンを模式的に示す。７０はソース・ドレインとされる不純物拡散領域である。
【００８２】
図１１には電源スイッチセル５３＿ＲＩのポリシリコン配線層Ｐ０、金属配線層Ｍ１、Ｍ２、コンタクトＣＴ、Ｍ２とＭ３の配線を接続するビアＶ２が示される。
【００８３】
図１２には電源スイッチセル５３＿ＲＩの金属配線層Ｍ３、Ｍ４、配線層Ｍ３とＭ４の配線を接続するビアＶ３が示される。配線層Ｍ３に形成されたＶＳＳＭ、ＶＳＳの電源パターンが規則的に配置されているから、配線層Ｍ３では信号配線ＳＩＧはその電源パターンの間に１本づつしか通すことができない。このとき、図１３に例示されるように、配線層Ｍ３においてＶＳＳＭ、ＶＳＳの電源パターンを間引いて配線密度を低くすることにより、当該配線層Ｍ３に通せる信号線ＳＩＧの本数を倍以上に増やすことができる。この例では配線層Ｍ３のＶＳＳＭ、ＶＳＳの電源パターンが給電経路要素であり、図１２はそのような給電経路要素の密度が大きい例を示し、図１３はその密度が小さい場合の例を示している。
【００８４】
図１２は低周波領域１と高周波領域との間の電源スイッチ部を示し、図１３は低周波領域１と低周波波領域２との間の電源スイッチ部を示す。
【００８５】
図１４には電源スイッチセル５３＿ＲＩの金属配線層Ｍ５、Ｍ６、配線層Ｍ４とＭ５の配線を接続するビアＶ４、配線層Ｍ５とＭ６の配線を接続するビアＶ５が示される。配線層Ｍ５に形成されたＶＳＳＭ、ＶＳＳの電源パターンは中央部の僅かな領域を残して規則的に配置されているから、配線層Ｍ５において信号配線ＳＩＧは中央部の和図から領域に数本しか通すことができない。このとき、図１５に例示されるように、配線層Ｍ５においてＶＳＳＭ、ＶＳＳの電源パターンを間引いて配線密度を低くすることにより、当該配線層Ｍ５に通せる信号線ＳＩＧの本数を倍以上に増やすことができる。この例では配線層Ｍ５のＶＳＳＭ、ＶＳＳの電源パターンが給電経路要素であり、図１４はそのような給電経路要素の密度が大きい例を示し、図１５はその密度が小さい場合の例を示している。
【００８６】
図１４は低周波領域１と高周波領域との間の電源スイッチ部を示し、図１５は低周波領域１と低周波波領域２との間の電源スイッチ部を示す。
【００８７】
図１６には電源スイッチセル５３＿ＲＩの金属配線層Ｍ６、Ｍ７、ＰＭ、配線層Ｍ７とＰＭの配線を接続するビアPVが示される。
【００８８】
図１７には図１６のＡ−Ａ’断面図が示される。ＲＲの部分が信号配線ＳＩＧを通し易くするために一部の電源パターンを間引いた領域である。
【００８９】
以上のように、低周波領域と高周波領域の間、低周波領域間の特性を考慮し、電源スイッチ部の低周波領域と高周波領域接する長さを、低周波領域と低周波領域の間の接する長さより長くした。
【００９０】
また、低周波領域と低周波領域の間の電源スイッチ部を横切る配線密度を、低周波領域と高周波領域の間の電源スイッチを横切る密度よりも多くした。
【００９１】
これにより、高周波領域と低周波領域を有するチップにおいて、チップ全体として電源の安定化を確保しつつ、配線の迂回を削減できる。
【００９２】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。、例えば、配線層の数、給電セル、電源スイッチセルの回路規模等は適宜変更可能である。
【００９３】
また、これらの内容を適宜組み合わせても良い。組み合わせることで、高速動作領域と低速動作領域の電圧の安定供給や複雑にならない信号配線配置を半導体装置全体として実現できる。
【００９４】
また、本発明に係る半導体装置はマイクロコンピュータに限定されず、種々のロジックＬＳＩ、アナログＬＳＩ、ディジタル・アナログ混載ＬＳＩ等に広く適用することができる。
【図面の簡単な説明】
【００９５】
【図１】本発明の一例に係るマイクロコンピュータのレイアウト的な構成を概略的に示す平面図である。
【図２】本発明の一例に係るマイクロコンピュータのブロック図である。
【図３】配線混雑領域に配線密度とデカップリング容量の密度が異なる複数のフィラーセルを混在させて配置した様子を例示する概念図である。
【図４】マイクロコンピュータにおける配線層の種類とその延在方向を概略的に示す斜視図である。
【図５】電源セルと電源スイッチセルが最上層の配線層ＰＭを介して接続する構成を例示する縦断面図である。
【図６】電源分離領域における回路構成を概略的に示す回路図である。
【図７】電源スイッチ回路による動作電源の遮断単位に対する動作電源の供給と遮断に用いる電源セルと電源スイッチセルのアレーを例示する回路図である。
【図８】ロジック回路の回路セルと電源スイッチ回路のスイッチＭＯＳトランジスタとの接続関係を縦断面構造によって概略的に示す概略断面図である。
【図９】マイクロコンピュータ全体における配線層ＰＭの電源パターンを概略的に例示する平面図である。
【図１０】電源スイッチセル５３＿ＲＩのポリシリコン配線層Ｐ０と金属配線層Ｍ１のパターンを模式的に示す平面図である。
【図１１】電源スイッチセル５３＿ＲＩのポリシリコン配線層Ｐ０、金属配線層Ｍ１、Ｍ２等のレイアウトを示す平面図である。
【図１２】電源スイッチセル５３＿ＲＩの金属配線層Ｍ３、Ｍ４等のレイアウトを示す平面図である。
【図１３】図１２に対して配線層Ｍ３におけるＶＳＳＭ、ＶＳＳの電源パターンを間引いて配線密度を低くしたときのレイアウトを例示する平面図である
【図１４】電源スイッチセル５３＿ＲＩの金属配線層Ｍ５、Ｍ６等のレイアウトを示す平面図である。
【図１５】図１４に対して配線層Ｍ５におけるＶＳＳＭ、ＶＳＳの電源パターンを間引いて配線密度を低くしたときのレイアウトを例示する平面図である。
【図１６】電源スイッチセル５３＿ＲＩの金属配線層Ｍ６、Ｍ７、ＰＭ等のレイアウトを示す平面図である。
【図１７】図１６のＡ−Ａ’断面図である。
【図１８】低周波領域におけるフィラーセルの配置を例示する平面図である。
【図１９】高周波領域におけるｐＭＯＳデカップリングキャパシタを有するフィラーセルの配置を例示する平面図である。
【図２０】高周波領域におけるｐＭＯＳ及びｎＭＯＳデカップリングキャパシタを有するフィラーセルの配置を例示する平面図である。
【符号の説明】
【００９６】
１  マイクロコンピュータ（ＭＣＵ）
２  中央処理装置（ＣＰＵ）
３  データトランスファコントローラ（ＤＴＣ）
４  ＲＡＭ
５  フラッシュメモリ（ＦＬＡＳＨ）
７  内部バス（ＩＢＵＳ）
１０  バスステートコントローラ（ＢＳＣ）
１１  周辺バス（ＰＢＵＳ）
１３  割り込みコントローラ（ＩＮＴＣ）１３
１４  Ａ／Ｄ変換器（Ａ／Ｄ）
１５  Ｄ／Ａ変換器（Ｄ／Ａ）
１６  シリアルコミュニケーションインタフェース回路（ＳＣＩ）
１７  タイマ（ＴＭＲ）
１８，１９  入出力ポート（ＰＲＴ１ＰＲＴ２）
２０  クロックパルスジェネレータ（ＣＰＧ）
２２  システムコントローラ（ＳＹＳＣ）
ＣＫ１，ＣＫ２  内部クロック信号
３０  ボンディングパッド（ＢＰ）
３１  ＩＯ領域（ＩＯ）
３２  低速動作領域（ＬＳＯ）
３３  高速動作領域（ＨＳＯ）
３４  電源分離領域（ＰＳＳ）
３５、３６  配線混雑領域（ＳＬＣ）
４０、４１、４２  フィラーセル
ＶＰＴＮ  電源パターン
ＧＰＴＮ  グランドパターン
ＭＯＳＣｐ  ｐチャンネル型ＭＯＳ容量素子
ＭＯＳＣｎ  ｎチャンネル型ＭＯＳ容量素子
５０  ロジック回路（ＬＯＧ）
５１  電源スイッチ回路
Ｑ２ｎ  電源スイッチＭＯＳトランジスタ
ＶＤＤ  電源電圧
ＶＳＳＭ  仮想グランド電圧
ＶＳＳグランド電圧
５３  電源スイッチセル（給電セル）
５４  電源セル（給電セル）
５３＿Ｒ，５３＿ＲＩ  給電経路の配置密度が低い電源スイッチセル
５４＿Ｒ  給電経路の配置密度が低い電源セル
【図１】
2008244066.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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