(57)【要約】【課題】半導体チップ及びこれらを用いたパッケージ装置のサイズを縮小できる。【解決手段】本発明の例に関わる半導体装置は、パッケージ基板１と、パッケージ基板１上に設けられる第１及び第２の電源端子２，６Ａと、パッケージ基板１上に配置され、第１の内部電源回路２０と第２の内部電源回路３０を有する半導体チップ１０とを具備し、第１の内部電源回路２０は、第１のＥＳＤ保護素子２１を有し、第２の内部電源回路３０は、複数の第２のＥＳＤ保護素子３１−１，３１−ｎを有し、１つの第１のＥＳＤ保護素子２１は、第１の電源端子６Ａと１対１で接続され、複数の第２のＥＳＤ保護素子３１−１，３１−ｎのそれぞれは、第１のＥＳＤ保護素子２１よりもサイズが小さく、第２の電源端子２と共通接続されることを備える。【選択図】図３
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【特許請求の範囲】
【請求項１】
パッケージ基板と、前記パッケージ基板上に設けられる第１及び第２の電源端子と、前記パッケージ基板上に配置され、第１の内部電源回路と第２の内部電源回路を有する半導体チップとを具備し、前記第１の内部電源回路は、１つの第１のＥＳＤ保護素子を有し、前記第２の内部電源回路は、複数の第２のＥＳＤ保護素子を有し、前記１つの第１のＥＳＤ保護素子は、前記第１の電源端子と１対１で接続され、前記複数の第２のＥＳＤ保護素子のそれぞれのサイズは、前記第１のＥＳＤ保護素子のサイズよりも小さく、前記複数の第２のＥＳＤ保護素子のそれぞれは、前記第２の電源端子と共通接続されることを特徴とする半導体装置。
【請求項２】
前記複数の第２のＥＳＤ保護素子のそれぞれのサイズは、前記第１のＥＳＤ保護素子のサイズの１／２以下であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
パッケージ基板と、前記パッケージ基板上に少なくとも１つ以上設けられる電源端子と、前記パッケージ基板上に配置され、第１の内部電源回路を有する第１のＬＳＩチップと、前記パッケージ基板上に第１のＬＳＩチップに並んで配置され、第２の内部電源回路を有する第２の半導体チップとを具備し、前記第１の内部電源回路は、１つの第１のＥＳＤ保護素子を有し、前記第２の内部電源回路は、複数の第２のＥＳＤ保護素子を有し、前記複数の第２のＥＳＤ保護素子のそれぞれのサイズは、前記１つの第１のＥＳＤ保護素子のサイズより小さく、前記第２のＥＳＤ保護素子のそれぞれは、前記電源端子の１つに共通接続されることを特徴とする半導体装置。
【請求項４】
パッケージ基板と、前記パッケージ基板上に設けられる少なくとも１つ以上の電源端子と、前記パッケージ基板上に配置され、第１の内部電源回路を有する第１の半導体チップと、前記第１の半導体チップ上に配置され、第２の内部電源回路を有する第２の半導体チップとを具備し、前記第１及び第２の内部電源回路は、複数の第１及び第２のＥＳＤ保護素子をそれぞれ有し、前記複数の第１のＥＳＤ保護素子は、前記電源端子と接続され、
前記複数の第２のＥＳＤ保護素子のサイズは、前記第１のＥＳＤ保護素子のサイズより小さく、前記複数の第２のＥＳＤ保護素子のそれぞれは、前記複数の第１のＥＳＤ保護素子と接続されることを特徴とする半導体装置。
【請求項５】
前記複数の第１のＥＳＤ保護素子は、前記電源端子の１つに共通接続されていることを特徴とする請求項４に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に係り、特に、半導体チップに用いられるＥＳＤ保護素子のレイアウトに関する。
【背景技術】
【０００２】
近年、携帯電話や携帯情報処理端末装置、小型音響装置などの携帯可能な電子機器の需要が、急激に高まっている。
【０００３】
その要求に応えるために、半導体装置の小型化・軽薄化が試みられている。
【０００４】
それゆえ、複数のシステムが１つの半導体チップに格納されるＳＯＣ（Ｓｙｓｔｅｍ  Ｏｎ  Ｃｈｉｐ）技術や、ＬＳＩチップやメモリチップなどの複数の半導体チップが１つのパッケージ基板上に積層されるマルチチップパッケージ（ＭＣＰ：Ｍｕｌｔｉ  Ｃｈｉｐ  Ｐａｃｋａｇｅ）技術が、半導体装置に用いられている。
【０００５】
ＬＳＩチップは、複数のパッドを有し、それらがパッケージ基板の外部端子と接続される。ＬＳＩチップにおいては、所定のＥＳＤ（Ｅｌｅｃｔｒｏ  Ｓｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ）耐圧のＥＳＤ保護素子を有する電源回路が、ボンディング用のパッド及びワイヤを介して、パッケージ基板上の基板パッドまたは電源リングに接続されている。
【０００６】
それによって、ＬＳＩチップ内の内部回路は、ＥＳＤ破壊電流から保護されている。
【０００７】
近年では、ＭＯＳトランジスタの微細化が推し進められており、ＭＯＳトランジスタのゲート酸化膜のＥＳＤ耐圧は低下の一途を辿っている。それゆえ、ＬＳＩチップの破壊不良が生じない十分なＥＳＤ耐圧を確保するため、チップ内のＥＳＤ保護素子のサイズ・数が増大する傾向にある。
【０００８】
消費電力の大きな製品では、電源端子が多く使われているため、ＥＳＤ保護素子のサイズ及び個数が増大している。また、ＥＳＤ保護素子は、パッケージ基板上の配線レイアウトを考慮して、チップ内の様々な箇所に複数個設けられている。
【０００９】
それゆえ、半導体チップのサイズは大きくなり、チップ及びそれらのチップを用いたパッケージ装置のサイズの縮小は困難となっている。
【特許文献１】特開２００４−２８２０５８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明の例は、半導体チップ及びこれらを用いたパッケージ装置のサイズを縮小できる技術を提案する。
【課題を解決するための手段】
【００１１】
本発明の例に関わる半導体装置は、パッケージ基板と、前記パッケージ基板上に設けられる第１及び第２の電源端子と、前記パッケージ基板上に配置され、第１の内部電源回路と第２の内部電源回路を有する半導体チップとを具備し、前記第１の内部電源回路は、１つの第１のＥＳＤ保護素子を有し、前記第２の内部電源回路は、複数の第２のＥＳＤ保護素子を有し、前記１つの第１のＥＳＤ保護素子は、前記第１の電源端子と１対１で接続され、前記複数の第２のＥＳＤ保護素子のそれぞれは、前記第１のＥＳＤ保護素子よりもサイズが小さく、前記複数の第２のＥＳＤ保護素子のそれぞれは、前記第２の電源端子と共通接続されることを備える。
【００１２】
本発明の例に関わる半導体装置は、パッケージ基板と、前記パッケージ基板上に少なくとも１つ以上設けられる電源端子と、前記パッケージ基板上に配置され、第１の内部電源回路を有する第１のＬＳＩチップと、前記パッケージ基板上に第１のＬＳＩチップに並んで配置され、第２の内部電源回路を有する第２の半導体チップとを具備し、前記第１の内部電源回路は、１つの第１のＥＳＤ保護素子を有し、前記第２の内部電源回路は、複数の第２のＥＳＤ保護素子を有し、前記複数の第２のＥＳＤ保護素子のそれぞれのサイズは、前記１つの第１のＥＳＤ保護素子のサイズより小さく、前記第２のＥＳＤ保護素子のそれぞれは、前記電源端子の１つに共通接続されることを備える。
【００１３】
本発明の例に関わる半導体装置は、パッケージ基板と、前記パッケージ基板上に設けられる少なくとも１つ以上の電源端子と、前記パッケージ基板上に配置され、第１の内部電源回路を有する第１の半導体チップと、前記第１の半導体チップ上に配置され、第２の内部電源回路を有する第２の半導体チップとを具備し、前記第１及び第２の内部電源回路は、複数の第１及び第２のＥＳＤ保護素子をそれぞれ有し、前記複数の第１のＥＳＤ保護素子は、前記電源端子と接続され、前記複数の第２のＥＳＤ保護素子は、前記第１のＥＳＤ保護素子よりサイズが小さく、前記複数の第２のＥＳＤ保護素子のそれぞれは、前記複数の第１のＥＳＤ保護素子と接続されることを備える。
【発明の効果】
【００１４】
本発明の例によれば、半導体チップ及びこれらを用いたパッケージ装置のサイズを縮小できる。
【発明を実施するための最良の形態】
【００１５】
１．  概要  
本発明の実施形態は、半導体チップ内のＥＳＤ保護素子のレイアウトに関する。
【００１６】
本発明の実施形態の半導体チップは、外部端子に１対１で接続される第１のＥＳＤ保護素子と、第１のＥＳＤ保護素子よりもサイズ（面積）が小さく、１つの電源端子に対して共通接続される複数の第２のＥＳＤ保護素子を有することを特徴とする。
【００１７】
この場合、複数の第２のＥＳＤ保護素子が、１つの電源端子に対して共通接続されるので、ＥＳＤ破壊電流は、複数の第２のＥＳＤ保護素子に対して、それぞれ分流して供給される。そのため、１つの第２のＥＳＤ保護素子のＥＳＤ耐圧は、分流されたＥＳＤ破壊電流の大きさに耐えることができる大きさでよい。
【００１８】
それによって、それらのＥＳＤ保護素子が、１つの電源端子と１対１で接続される第１のＥＳＤ保護素子よりもサイズは小さくすることができる。
【００１９】
それゆえ、従来のように、チップ内のすべてのＥＳＤ保護素子を、第１のＥＳＤ保護素子と同一のサイズとする必要がなく、内部電源回路のサイズを縮小できる。
【００２０】
したがって、半導体チップのサイズを小さくできる。
【００２１】
また、本発明の実施形態では、上記のＥＳＤ保護素子のレイアウトを、２つ以上の半導体チップをパッケージ基板に設けるＭＣＰ装置に用いる例についても説明する。
【００２２】
この場合には、ＭＣＰ装置のサイズを小さくすることができる。
【００２３】
２．  実施の形態  
（１）  第１の実施形態  
（ａ）  実施例  
図１乃至図３を用いて、本実施形態の一実施例について説明する。
【００２４】
図１は、本実施形態の半導体装置の全体を示す平面図であり、図２は、図１のＩＩ−ＩＩに沿う断面図である。尚、図２において、奥行き方向もしくは手前方向の部材に関しては、破線で図示している。
【００２５】
図１及び図２に示すように、パッケージ基板１上には、１つの半導体チップ１０が、例えば、薄い絶縁性シート（図示せず）を介して、配置される。
【００２６】
パッケージ基板１は、例えば、ＢＧＡ（Ｂａｌｌ  Ｇｒｉｄ  Ａｒｒａｙ）基板である。尚、パッケージ基板１は、ＢＧＡ基板に限定されるものではなく、ＱＦＰ（Ｑｕａｄ  Ｆｌａｔ  Ｐａｃｋａｇｅ）基板など他のパッケージ基板でも良い。
【００２７】
パッケージ基板１上には、半導体チップ１０の周囲を取り囲む、リング状の端子である電源リング２及び電源リング３が、設けられる。
【００２８】
また、パッケージ基板１内には、複数の基板パッド５，５Ａ、複数の外部端子６，６Ａを有している。複数の基板パッド５，５Ａと複数の外部端子６，６Ａとは、パッケージ基板１の上面または内部に形成される基板配線７により、それぞれ接続される。尚、本実施形態の図１において、基板配線７は、主要なもののみ図示している。
【００２９】
半導体チップ１０は、例えば、ＬＳＩチップである。なお、半導体チップは、それに限定されるものではなく、フラッシュメモリやＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）などのメモリチップ、或いは、メモリとＬＳＩが混載された混載チップでも良い。以下では、ＬＳＩチップを例として、説明する。
【００３０】
ＬＳＩチップ１０内には、複数のパッド１１が設けられている。複数のパッド１１が、ボンディングワイヤ９により、パッケージ基板１上の基板パッド５，５Ａと接続される。
【００３１】
それによって、外部からＬＳＩチップ１０内へ、データの入出力や、第１の電源電圧（以下、ＶＤＤ１）或いは第１のグランド電圧（以下、ＶＳＳ１）の供給が行われる。
【００３２】
また、第１の電源リング２には、例えば、第２の電源電圧（以下、ＶＤＤ２）が供給され、第２の電源リングには、例えば、第２のグランド電圧（以下、ＶＳＳ２）が供給される。このＶＤＤ２及びＶＳＳ２は、ＶＤＤ１及びＶＳＳ１とそれぞれ異なる電圧値でも良いし、同じ電圧値であっても良い。
【００３３】
本実施例のように、パッケージ基板１上に電源リング２，３を設けることで、複数の半導体チップの端子を１つのパッケージ基板の端子に共通接続させることが容易になる。
【００３４】
そして、ＬＳＩチップ１０は、複数の電源回路を有し、複数の電源回路は、その内部でＶＤＤ１またはＶＤＤ２を所定の動作電圧に変換し、ＬＳＩチップ１０内の複数の内部回路が、それぞれの電源電圧系に対応するように設計されている。以下、簡単化のため、２つの電源電圧系について述べ、第１の電源回路２０及び第２の電源回路３０として、本発明の実施形態のＥＳＤ保護素子のレイアウトについて、説明する。
【００３５】
図３は、図１及び図２に示すパッケージ基板１上のＬＳＩチップ１０の内部電源回路近傍の一部を抜き出した概略図である。
【００３６】
第１及び第２の電源回路２０，３０内には、複数の入出力回路５０と複数のＥＳＤ保護素子２１，２２，３１−１，３２−１，３１−ｎ，３２−ｎが、それぞれ設けられる。
【００３７】
入出力回路５０は、信号の入出力を担い、第１及び第２の内部電源回路にそれぞれ複数個設けられる。そして、チップパッド１１とボンディングワイヤ９を介して、パッケージ基板１上の基板パッド５に接続される。
【００３８】
ＶＤＤ１用及びＶＳＳ１用の第１のＥＳＤ保護素子２１，２２は、第１の電源回路２０内に設けられる。
【００３９】
第１のＥＳＤ保護素子２１，２２は、チップパッド１１及びボンディングワイヤ９を介して、パッケージ基板１上の基板パッド（第１の電源パッド）５Ａ，５Ｂに接続される。そして、この基板パッド５Ａ，５Ｂは、図１の基板配線７を介して、ＶＤＤ１用及びＶＳＳ１用の外部端子５Ａ，５Ｂと接続される。それにより、第１の内部電源回路２０には、ＶＤＤ１及びＶＳＳ１が供給される。
【００４０】
第１のＥＳＤ保護素子２１，２２は、基板パッド５Ａ，５Ｂと１対１でそれぞれ接続され、所定のＥＳＤ耐圧基準を満たすように、サイズが大きい素子が用いられる。
【００４１】
一方、ＶＤＤ２用の第２のＥＳＤ保護素子３１−１，３１−ｎとＶＳＳ２用の第２のＥＳＤ保護素子３２−１，３２−ｎは、第２の電源回路３０内に、複数個設けられる。
【００４２】
複数の第２のＥＳＤ保護素子３１−１，３１−ｎ，３１−１，３２−ｎは、ＶＤＤ２用及びＶＳＳ２用にそれぞれ少なくとも２つ以上設けられ、これらは、チップパッド１１及びボンディングワイヤ９を介して、パッケージ基板１上の電源リング（第２の電源リング）２，３に共通接続される。そして、この電源リング２，３は、基板配線７及びボンディングワイヤ９を介して、ＶＤＤ２用及びＶＳＳ２用の外部端子と接続される。それにより、第２の内部電源回路３０内に、ＶＤＤ２及びＶＳＳ２が供給される。
【００４３】
この第２のＥＳＤ保護素子３１−１，３１−ｎ，３１−１，３２−ｎは、第１のＥＳＤ保護素子２１，２２よりサイズ（面積）が小さい素子が用いられ、１つの第２のＥＳＤ保護素子では、所定のＥＳＤ耐圧基準は満たしていない。
【００４４】
尚、図３においては、第２のＥＳＤ保護素子３１−１，３１−ｎ，３１−１，３２−ｎは、簡単化のため、それぞれ２個ずつ図示しているが、複数個（ｎ個）のＥＳＤ保護素子が、電源回路３０内に設けられている。
【００４５】
上記のように、外部端子と１対１接続されている第１のＥＳＤ保護素子２１，２２は、所定のＥＳＤ耐圧基準を満たすサイズ（面積）である。また、電源リングに共通接続される複数の第２のＥＳＤ保護素子３１−１，３１−ｎ，３１−１，３２−ｎのそれぞれは、第１のＥＳＤ保護素子よりサイズ（面積）が小さい。
【００４６】
よって、第１のＥＳＤ保護素子２１，２２は、外部ピン５Ａ，５Ｂに１対１で接続されるため、１つの素子でＥＳＤ耐圧基準を満たす必要がある。
【００４７】
一方、第２のＥＳＤ保護素子３１−１，３１−ｎ，３２−１，３２−ｎは、サイズが小さいので、１つの素子では所定のＥＳＤ耐圧基準を満たさないが、電源リング２，３に共通接続されるので、複数個でＥＳＤ耐圧基準を満たせばよい。  
つまり、外部端子から電源リング２，３に印加されるＥＳＤ破壊電流は、電源リングに共通接続された複数の第２のＥＳＤ保護素子３１−１，３１−ｎ，３１−１，３２−ｎにそれぞれ分流されて、それぞれの素子に供給される。例えば、第２のＥＳＤ保護素子が、第２の電源回路３０内に２個設けられた場合、電源リングから印加されるＥＳＤ破壊電流は、１つのＥＳＤ保護素子に対して、１／２に分流されて供給される。また、第２のＥＳＤ保護素子が、第２の電源回路３０内にｎ個設けられた場合には、ＥＳＤ破壊電流は、１つの第２のＥＳＤ保護素子に対して、１／ｎに分流されて供給される。
【００４８】
よって、１つの第２のＥＳＤ保護素子のサイズが小さくとも、複数のＥＳＤ保護素子を１つの電源リングに対して共通接続させることで、第２の電源回路３０は所定のＥＳＤ耐圧を確保できる。
【００４９】
ここで、ＥＳＤ保護素子のＥＳＤ耐圧は、素子のサイズで決まる。すなわち、第１の電源回路２０と第２の電源回路３０が、同程度のＥＳＤ耐圧基準を満たす場合、１つの第１のＥＳＤ保護素子のサイズと、複数の第２のＥＳＤ保護素子のサイズの合計は同程度となる。例えば、第２の保護素子が２個設けられる場合には、１つの第２のＥＳＤ保護素子のサイズは、第１のＥＳＤ保護素子のサイズの１／２倍になる。また、第２のＥＳＤ保護素子がｎ個設けられる場合には、１つの第２のＥＳＤ保護素子のサイズは、第１のＥＳＤ保護素子のサイズの１／ｎ倍となる。但し、同一の電源回路３０内に設けられる複数の第２のＥＳＤ保護素子３１−１，３１−ｎ，３２−１，３２−ｎは、そのすべてが同じサイズでなくともよく、それらのサイズ（面積）の合計が、第１のＥＳＤ保護素子のサイズ（面積）と同程度、または、同程度以上であれば良い。
【００５０】
以上のように、本実施形態では、複数の第２のＥＳＤ素子を設け、それらが１つの電源端子に共通接続されることを特徴とする。
【００５１】
それゆえ、複数の第２のＥＳＤ保護素子のサイズ（面積）を、１つの電源端子と１対１接続される第１のＥＳＤ保護素子のサイズ（面積）よりもサイズの小さくしても、所定のＥＳＤ耐圧を確保できる。
【００５２】
したがって、内部電源回路を小さくでき、ＬＳＩチップの面積を縮小できる。
【００５３】
図４及び図５を用いて、本実施形態の効果について説明する。
【００５４】
図４は、ＬＳＩチップの一辺を示す概略図である。尚、図４（ａ）及び図４（ｂ）においては、ＥＳＤ保護素子をそれぞれ６個ずつ図示しているが、その数に限定されない。また、図５は、ＬＳＩチップの全体を示す平面図であり、図５（ａ）は、従来例のＬＳＩチップを示し、図５（ｂ）は、本実施形態のＬＳＩチップを示す。
【００５５】
図４（ａ）は、従来例のＬＳＩチップの一辺を示す図である。
【００５６】
図４（ａ）に示すように、従来では、ＬＳＩチップに設けられるＥＳＤ保護素子４１は、外部端子と１対１接続される素子でも、電源リングと共通接続される素子でも、そのそれぞれがすべて所定のＥＳＤ耐圧基準を満たす、サイズの大きいＥＳＤ保護素子で構成されている。この従来例のＬＳＩチップの一辺の長さを、Ｘａとする。
【００５７】
図４（ｂ）は、本実施形態のＬＳＩチップの一辺を示す図である。
【００５８】
本実施形態においては、外部端子と１対１接続されるＥＳＤ保護素子４１は、１つの素子でＥＳＤ耐圧を維持するので、面積が大きい素子が用いられる。
【００５９】
また、１つの電源端子（電源リング）に共通接続される複数の第２のＥＳＤ保護素子４２には、ＥＳＤ破壊電流がそれぞれの素子に分流して供給されるので、１つの第２のＥＳＤ保護素子４２の耐圧は、分流されたＥＳＤ破壊電流に耐えられる耐圧でよい。それゆえ、１つの第２のＥＳＤ保護素子のサイズは、１つの第１のＥＳＤ保護素子のサイズよりも小さくできる。
【００６０】
それゆえ、本実施例のＬＳＩチップの一辺の長さは、Ｘａよりも短いＸｂとすることができる。
【００６１】
それゆえ、図５（ａ）及び図５（ｂ）に示すように、本実施例の内部電源回路を含む入出力領域１４のサイズは、従来例の内部電源回路を含む入出力領域１４０より小さくすることができるので、ＬＳＩチップ１０のサイズを、従来のＬＳＩチップ１００のサイズより小さくできる。
【００６２】
以上のように、本発明の実施形態によれば、１つの電源リングに共通接続される第２のＥＳＤ保護素子を、１対１で外部電源端子に接続される第１のＥＳＤ保護素子のサイズよりも小さくすることで、ＬＳＩチップ（半導体チップ）のサイズを小さくすることができる。
【００６３】
（ｂ）  変形例  
図６を用いて、本実施形態の変形例について説明する。尚、実施例１と同一部材については、同一符号を付し詳細な説明は省略する。
【００６４】
図６においては、パッケージ基板１上に設けられる電源リングの一部が切断され、電源リング２Ａ，２Ｂ，３Ａ，３Ｂは電気的にそれぞれ独立して、異なる外部端子とそれぞれ接続される。
【００６５】
第１のＥＳＤ保護素子２１，２２は、ＥＳＤ耐圧基準を満たすサイズの大きい素子であり、ＶＤＤ１用及びＶＳＳ１用に分割された電源リング２Ａ，３Ａに対して、１対１で接続されている。
【００６６】
一方、複数の第２のＥＳＤ保護素子３１−１，３１−ｎ，３２−１，３２−ｎは、それぞれのサイズが、１つの第１のＥＳＤ保護素子２１，２２のサイズより小さく、ＶＤＤ２用及びＶＳＳ２用に分割された電源リング２Ｂ，３Ｂにそれぞれ共通接続されている。
【００６７】
それゆえ、電源リング２Ｂ，３Ｂから印加されるＥＳＤ破壊電流は、複数の第２のＥＳＤ保護素子３１−１，３１−ｎ，３２−１，３２−ｎのそれぞれに分流されて、供給される。
【００６８】
それゆえ、第２のＥＳＤ保護素子のサイズを小さくしても、所定のＥＳＤ耐圧を確保できる。
【００６９】
したがって、本変形例においてもＬＳＩチップのサイズを縮小できる。
【００７０】
（２）  第２の実施形態  
第１の実施形態においては、パッケージ基板上に配置される半導体チップが１つの場合について、述べた。
【００７１】
しかし、上述のように、パッケージ装置の高集積化のため、１つのパッケージ基板上に複数の半導体チップを配置してもよい。
【００７２】
本実施形態においては、複数の半導体チップが、１つのパッケージ基板上に並んで配置された構造のＭＣＰ装置について説明する。尚、第１の実施形態と同一部材については、同一符号を付し、詳細な説明は省略する。
【００７３】
図７乃至図９を用いて、本実施形態について説明する。
【００７４】
図７は、本実施形態の平面図を示し、図８は、図７のＶＩＩＩ−ＶＩＩＩ線に沿う断面図を示す。尚、図８において、奥行き方向もしくは手前方向の部材に関しては、破線で図示している。
【００７５】
図７及び図８に示すように、パッケージ基板１上には、薄い絶縁シート（図示せず）を介して例えば、２つの半導体チップ１０Ａ，１０Ｂが並んで配置されている。半導体チップ１０Ａ，１０Ｂは、例えば、ＬＳＩチップである。尚、本実施形態においても、ＬＳＩチップに限定されるものではなく、メモリチップ、混載チップでも良い。
【００７６】
この２つのＬＳＩチップ１０Ａ，１０Ｂの周囲を取り囲むように、ＶＤＤ用及びＶＳＳ用の電源リング２，３が、パッケージ基板１上に設けられている。
【００７７】
ＬＳＩチップ１０Ａ，１０Ｂは、上面に複数のチップパッド１１Ａ，１１Ｂ，１２をそれぞれ有する。複数のチップパッド１１Ａ，１１Ｂは、ボンディングワイヤ９を介して、パッケージ基板１上の電源リング２，３及び基板パッド５、５Ａに接続される。
【００７８】
ＬＳＩチップ（第１の半導体チップ）１０ＡとＬＳＩチップ（第２の半導体チップ）１０Ｂは、例えば、ボンディングワイヤ９を介して、チップパッド１２により接続される。
【００７９】
図９は、パッケージ基板１及びＬＳＩチップ１０Ａ，１０Ｂの内部電源回路近傍の一部を抜き出した概略図である。
【００８０】
ＬＳＩチップ１０Ａは、その内部に第１の電源回路２０を有している。第１の電源回路２０は、第１のＥＳＤ保護素子２１，２２と複数の入出力回路５０とを有する。第１のＥＳＤ保護素子２１，２２は、ＶＤＤ用或いはＶＳＳ用にそれぞれ１つずつ設けられてもよいし、複数個も設けられてもよい。
【００８１】
第１のＥＳＤ保護素子２１，２２は、電源リング２，３にそれぞれ接続される。
【００８２】
また、ＬＳＩチップ１０Ｂは、その内部に第２の電源回路３０を有している。第２の電源回路３０は、複数の第２のＥＳＤ保護素子３１−１，３１−ｎ，３２−１，３２−ｎと複数の入出力回路５０とを有する。
【００８３】
複数の第２のＥＳＤ保護素子３１−１，３１−ｎ，３２−１，３２−ｎは、それらのサイズが第１のＥＳＤ保護素子２１，２２のサイズより小さく、電源リング２，３に対して共通接続されている。
【００８４】
本実施形態においても、ＥＳＤ破壊電流が第２の電源回路に印加される際に、ＥＳＤ破壊電流は複数の第２のＥＳＤ保護素子３１−１，３１−ｎ，３２−１，３２−ｎに、それぞれ分流して供給される。それゆえ、第２のＥＳＤ保護素子のサイズを小さくしても、所定のＥＳＤ耐圧基準を確保することができる。
【００８５】
以上のように、本実施例によれば、第１の実施形態と同様に第２のＬＳＩチップの入出力領域のサイズを小さくできる。
【００８６】
したがって、第２のＬＳＩチップのサイズを縮小でき、ＭＣＰ装置のサイズを縮小できる。
【００８７】
尚、本実施形態においては、２つのＬＳＩチップをパッケージ基板上に並べて配置した例について説明したが、本実施形態は、その数に限定されず、３つ以上のＬＳＩチップ（半導体チップ）を、パッケージ基板１上に配置してもよい。
【００８８】
また、第１の実施形態の変形例のように、電源リング２，３が電気的に分離されていても良い。
【００８９】
（３）  第３の実施形態  
第２の実施形態においては、１つのパッケージ基板上に、複数の半導体チップを並べて配置するＭＣＰ装置の例について説明した。
【００９０】
ＭＣＰ装置のサイズをより縮小するためには、複数の半導体チップを積層させて、１つのパッケージ基板上に配置することが望ましい。
【００９１】
本実施形態においては、複数の半導体チップがパッケージ基板上に積層された場合の実施例について説明する。
【００９２】
尚、第１及び第２の実施形態と同一部材に関しては、同一符号を付し、詳細な説明は省略する。
【００９３】
（ａ）  実施例１  
図１０乃至図１２を用いて、本実施形態の一実施例について説明する。
【００９４】
図１０は、本実施例の半導体装置の平面図を示し、図１１は、図１０のＸＩ−ＸＩ線に沿う断面図である。
【００９５】
図１０及び図１１に示すように、パッケージ基板１上には、２つの半導体チップ１５Ａ，１５Ｂが薄い絶縁シート（図示せず）を介して積層されて、配置されている。
【００９６】
半導体チップ１５Ａ，１５Ｂは、例えば、ＬＳＩチップである。尚、本実施形態においても、ＬＳＩチップに限定されるものではなく、メモリチップ、混載チップでも良い。
【００９７】
第１のＬＳＩチップ１５Ａ内には、チップパッド１１Ａ，１２が設けられる。チップパッド１１Ａとチップパッド１２は、チップ１５Ａ内部に設けられる内部配線１３により接続されている。
【００９８】
また、第２のＬＳＩチップ１５Ｂ内には、チップパッド１１Ｂが設けられる。チップパッド１１Ｂが、ワイヤボンディング９を介して、チップパッド１２に接続されることで、第１のＬＳＩチップ１５Ａと第２のＬＳＩチップ１５Ｂが電気的に接続される。
【００９９】
それによって、第２のＬＳＩチップ１５Ｂは、第１のＬＳＩチップ１５Ａを介して、外部端子６及び外部装置（図示せず）と接続される。尚、本例においては、第１のＬＳＩチップ１５Ａと第２のＬＳＩチップ１５Ｂとは、ボンディングワイヤによって接続されているが、それに限定されず、半田バンプを用いて、２つのＬＳＩチップ１５Ａ，１５Ｂを接続しても良い。
【０１００】
図１２は、パッケージ基板１上に積層されたＬＳＩチップ１５Ａ，１５Ｂの内部電源回路近傍の一部を抜き出した概略図である。尚、図１２において、内部配線１３は、本実施形態において主要なもののみ図示している。
【０１０１】
第１のＬＳＩチップ１５Ａは、第１の内部電源回路２０を有し、複数の第１のＥＳＤ保護素子２１−１，２１−ｎ，２２−１，２２−ｎが、内部電源回路２０内に設けられる。この第１のＥＳＤ保護素子２１−１，２１−ｎ，２２−１，２２−ｎは、所定のＥＳＤ耐圧基準を満たすサイズを有している。
【０１０２】
また、第２のＬＳＩチップ１５Ｂは、第２の内部電源回路３０を有し、複数の第２のＥＳＤ保護素子３１−１，３１−ｎ，３２−１，３２−ｎが、内部電源回路３０内に設けられる。この第２のＥＳＤ保護素子３１−１，３１−ｎ，３２−１，３２−ｎは、第１のＥＳＤ保護素子２１−１，２１−ｎ，２２−１，２２−ｎよりもサイズの小さく、ＥＳＤ耐圧が小さい。
【０１０３】
第２のＥＳＤ保護素子３１−１，３１−ｎ，３２−１，３２−ｎは、チップ内部配線１３を介して、第１のＥＳＤ保護素子２１−１，２１−ｎ，２２−１，２２−ｎと接続される。
【０１０４】
図１２に示すように、第１のＥＳＤ保護素子２１−１，２１−ｎ，２２−１，２２−ｎと第２のＥＳＤ保護素子３１−１，３１−ｎ，３２−１，３２−ｎは、例えば、それぞれ、１対１で接続される。
【０１０５】
よって、ＥＳＤ破壊電流は、第１のＥＳＤ保護素子２１−１，２１−ｎ，２２−１，２２−ｎを経由してから、もしくは、第１のＥＳＤ保護素子２１−１，２１−ｎ，２２−１，２２−ｎで分流されてから、第２のＥＳＤ保護素子３１−１，３１−ｎ，３２−１，３２−ｎに供給される。
【０１０６】
それゆえ、第２のＥＳＤ保護素子３１−１，３１−ｎ，３２−１，３２−ｎのＥＳＤ耐圧は、第１のＥＳＤ保護素子のＥＳＤ耐圧よりも小さくてよく、第２のＥＳＤ保護素子３１−１，３１−ｎ，３２−１，３２−ｎのサイズは、第１のＥＳＤ保護素子２１−１，２１−ｎ，２２−１，２２−ｎのサイズよりも小さくできる。
【０１０７】
尚、図１２に本実施例においては、複数の第１のＥＳＤ保護素子２１−１，２１−ｎ，２２−１，２２−ｎと複数の第２のＥＳＤ保護素子３１−１，３１−ｎ，３２−１，３２−ｎは、それぞれ１対１で接続されているが、１つの第１のＥＳＤ保護素子に対して、複数の第２のＥＳＤ保護素子を接続させても良い。
【０１０８】
また、複数の半導体チップを積層する際には、下層側に配置される半導体チップのワイヤボンディングのためのスペースを確保する必要があり、そのため、従来では、下層側のチップと上層側のチップとの間に、厚い絶縁性のスペーサを設ける必要があった。
【０１０９】
しかし、本実施形態によれば、上層側の半導体チップのサイズを縮小できるため、スペーサを用いずとも、下層側の半導体チップのワイヤボンディングのためのスペースを十分確保できる。それゆえ、ＭＣＰ装置の厚み方向のサイズを縮小できる。
【０１１０】
但し、一般的なＭＣＰ装置において、チップの組み立て工程と、パッケージの組み立て工程とは、異なる。即ち、第１のＬＳＩチップと第２のＬＳＩチップとは、それぞれ異なるテスト工程を経た後に、１つのパッケージ装置に組み立てられる。それゆえ、第２のＬＳＩチップの第２のＥＳＤ保護素子は、少なくとも、テスト工程に耐えうるだけのＥＳＤ耐圧が確保されることが好ましい。
【０１１１】
以上のように、第１及び第２の実施形態と同様に、第２のＥＳＤ保護素子のサイズを小さくしても、所定のＥＳＤ耐圧を確保して、ＬＳＩチップの入出力領域のサイズを小さくできる。
【０１１２】
したがって、ＬＳＩチップのサイズを縮小でき、ＭＣＰ装置のサイズを縮小できる。尚、本例においては、２つのＬＳＩチップを積層させた例について述べたが、それに限定されず、３つ以上のチップを積層させてもよい。
【０１１３】
（ｂ）  実施例２  
図１３乃至図１５を用いて、本実施形態の一実施例について説明する。尚、上述と同一部材については、同一符号を付し、詳細な説明は省略する。
【０１１４】
図１３は、本実施例の半導体装置の平面図を示し、図１４は、図１３のＸＩＶ−ＸＩＶ線に沿う断面図を示す。
【０１１５】
第１及び第２のＬＳＩチップ１５Ａ，１５Ｂは、パッケージ基板１上に積層され、ボンディングワイヤ９及びチップパッド１２によって、電気的に接続されている。
【０１１６】
図１５は、パッケージ基板上に配置された２つのＬＳＩチップ１５Ａ，１５Ｂの内部電源回路近傍の一部を抜き出した概略図である。
【０１１７】
図１５に示すように、第２のＥＳＤ保護素子３１−１，３１−ｎ，３２−１，３２−ｎは、第１のＥＳＤ保護素子２１−１，２１−ｎ，２２−１，２２−ｎが接続されているチップパッド１１Ａに、ボンディングワイヤ９によって、それぞれ接続されている。
【０１１８】
よって、ＥＳＤ破壊電流は、第１及び第２のＥＳＤ保護素子のそれぞれに分流して、供給される。
【０１１９】
それゆえ、第１及び第２のＥＳＤ保護素子２１−１，２１−ｎ，２２−１，２２−ｎ，３１−１，３１−ｎ，３２−１，３２−ｎは、分流したＥＳＤ破壊電流に耐えられる耐圧で設計すればよく、ＥＳＤ保護素子のサイズを小さくできる。
【０１２０】
それゆえ、本実施例では、第２のＬＳＩチップ１５Ｂだけでなく、第１のＬＳＩチップ１５Ａもサイズを小さくすることが可能となる。
【０１２１】
尚、実施例１で述べたように、下層側の半導体チップのワイヤボンディングのためのスペースを確保するために、上層側の半導体チップを小さくすることが望ましい。それゆえ、第２のＥＳＤ保護素子のサイズが、第１のＥＳＤ保護素子のサイズよりも小さくなるように設計されることが好ましい。
【０１２２】
以上のように、本実施例によれば、第１及び第２のＥＳＤ保護素子のサイズを小さくしても、所定のＥＳＤ耐圧を確保でき、ＬＳＩチップの入出力領域のサイズを小さくできる。
【０１２３】
したがって、第１及び第２のＬＳＩチップのサイズを縮小でき、ＭＣＰ装置のサイズを縮小できる。
【０１２４】
（ｃ）  実施例３  
図１６乃至図１８を用いて、本実施形態の一実施例について説明する。尚、上述と同一部材については、同一符号を付し、詳細な説明は省略する。
【０１２５】
図１６は、本実施例の半導体装置の平面図を示し、図１７は、図１６のＸＶＩＩ−ＸＶＩＩ線に沿う断面図である。
【０１２６】
パッケージ基板１上には、第１及び第２の半導体チップ１５Ａ，１５Ｂが積層されている。
【０１２７】
そして、本例においては、積層されたＬＳＩチップ１５Ａ，１５Ｂの周囲を取り囲む電源リング２，３が、パッケージ基板１上に設けられる。
【０１２８】
図１８は、パッケージ基板１上に配置された２つのＬＳＩチップ１５Ａ，１５Ｂの内部電源回路近傍の一部を抜き出した概略図である。
【０１２９】
図１８に示すように、第２のＥＳＤ保護素子３１−１，３１−ｎ，３２−１，３２−ｎは、チップ内部配線１３を介して、第１のＥＳＤ保護素子に接続される。それゆえ、ＥＳＤ破壊電流は、第１のＥＳＤ保護素子２１−１，２１−ｎ，２２−１，２２−ｎによって、低減されて、第２のＥＳＤ保護素子３１−１，３１−ｎ，３２−１，３２−ｎに供給される。
【０１３０】
また、第１のＥＳＤ保護素子２１−１，２１−ｎ，２２−１，２２−ｎは、ＶＤＤ用及びＶＳＳ用の電源リング２，３にそれぞれ共通接続されている。
【０１３１】
それゆえ、本発明の第１の実施形態のように、ＥＳＤ破壊電流は分流して、第１のＥＳＤ保護素子にそれぞれ供給される。
【０１３２】
したがって、第１のＥＳＤ保護素子のサイズ２１−１，２１−ｎ，２２−１，２２−ｎを小さくでき、第１のＬＳＩチップ１５Ａのサイズをさらに縮小できる。
【０１３３】
以上のように、複数のＥＳＤ保護素子を１つの電源端子に共通接続させることで、ＥＳＤ保護素子のサイズを小さくしても、所定のＥＳＤ耐圧を確保できる。
【０１３４】
したがって、第１及び第２のＬＳＩチップのサイズを縮小でき、ＭＣＰ装置のサイズを縮小できる。
【０１３５】
尚、第２のＥＳＤ保護素子を電源リングに共通接続しても良い。また、第１の実施形態の変形例に示すように、電源リングは、その一部が切断され、それぞれが電気的に独立するようにしても良い。
【０１３６】
（ｄ）  実施例４  
図１９及び図２１を用いて、本実施形態の一例について説明する。尚、上述と同一部材については、同一符号を付し、詳細な説明は省略する。
【０１３７】
図１９は、本実施例の半導体装置の平面図を示し、図２０は、図１９のＸＸ−ＸＸ線に沿う断面図を示す。また、図２１は、パッケージ基板上に配置された２つの半導体チップ１５Ａ，１５Ｂの一辺を示す概略図である。
【０１３８】
図１９及び図２０に示すように、本実施形態の実施例３と同様に、電源リングを有するパッケージ基板１上に、２つのＬＳＩチップ１５Ａ，１５Ｂが積層されている。
【０１３９】
図２１は、パッケージ基板１上に配置された２つのＬＳＩチップ１５Ａ，１５Ｂの内部電源回路近傍の一部を抜き出した概略図である。
【０１４０】
本実施例においては、図２１に示すように、実施例２と同様に、第１のＥＳＤ保護素子２１−１，２１−ｎ，２２−１，２２−ｎと第２のＥＳＤ保護素子３１−１，３１−ｎ，３２−１，３２−ｎは、ボンディングワイヤ９により、それぞれ接続されている。
【０１４１】
よって、実施例２と同様に、ＥＳＤ破壊電流は、第１のＥＳＤ保護素子によって分流されて、複数の第２のＥＳＤ保護素子３１−１，３１−ｎ，３２−１，３２−ｎにそれぞれ供給される。それゆえ、第２のＥＳＤ保護素子３１−１，３１−ｎ，３２−１，３２−ｎのサイズを小さくすることができる。
【０１４２】
また、実施例３と同様に、複数の第１のＥＳＤ保護素子２１−１，２１−ｎ，２２−１，２２−ｎが、電源リング２，３に、共通接続されている。
【０１４３】
よって、第１のＥＳＤ保護素子は、１つの電源リングに共有接続されているので、実施例３と同様に、ＥＳＤ破壊電流は分流されてそれぞれのＥＳＤ保護素子に供給される。それゆえ、第３の実施例と同様に、第１のＬＳＩチップ１５Ａのサイズを縮小できる。
【０１４４】
以上のように、複数のＥＳＤ保護素子を１つの電源端子に共通接続させることで、ＥＳＤ保護素子のサイズを小さくしても、所定のＥＳＤ耐圧を確保できる。
【０１４５】
したがって、本実施例においても、第１及び第２のＬＳＩチップのサイズを縮小でき、ＭＣＰ装置のサイズを縮小できる。
【０１４６】
３．  その他  
本発明の例は、上述の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施の形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施の形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施の形態の構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【０１４７】
【図１】第１の実施形態の一例を示す平面図。
【図２】図１のＩＩ−ＩＩ線に沿う断面図。
【図３】第１の実施形態のＥＳＤ保護素子のレイアウトを示す概略図。
【図４】第１の実施形態の効果を示す平面図。
【図５】第１の実施形態の効果を示す平面図。
【図６】第１の実施形態の変形例を示す平面図。
【図７】第２の実施形態の一例を示す平面図。
【図８】図７のＶＩＩＩ−ＶＩＩＩ線に沿う断面図。
【図９】第２の実施形態のＥＳＤ保護素子のレイアウトを示す概略図。
【図１０】第３の実施形態の一例を示す平面図。
【図１１】図１０のＸＩ−ＸＩ線に沿う断面図
【図１２】第３の実施形態のＥＳＤ保護素子のレイアウトの一例を示す概略図。
【図１３】第３の実施形態の一例を示す平面図。
【図１４】図１３のＸＩＩＩ−ＸＩＩＩ線に沿う断面図。
【図１５】第３の実施形態のＥＳＤ保護素子のレイアウトの一例を示す概略図。
【図１６】第３の実施形態の一例を示す平面図。
【図１７】図１６のＸＶＩＩ−ＸＶＩＩ線に沿う断面図。
【図１８】第３の実施形態のＥＳＤ保護素子のレイアウトの一例を示す概略図。
【図１９】第３の実施形態の一例を示す平面図。
【図２０】図１９のＸＸ−ＸＸ線に沿う断面図。
【図２１】第３の実施形態のＥＳＤ保護素子のレイアウトの一例を示す概略図。
【符号の説明】
【０１４８】
１：パッケージ基板、２，２Ａ，２Ｂ，３，３Ａ，３Ｂ：電源リング、５：基板パッド、６：外部端子、７：基板配線、９：ボンディングワイヤ、１０，１０Ａ，１０Ｂ、１５Ａ，１５Ｂ：ＬＳＩチップ（半導体チップ）、１１，１１Ａ，１１Ｂ，１２：チップパッド、１３：チップ内部配線、２０，３０：内部電源回路、２１，２２，２１−１，２１−ｎ，２２−１，２２−ｎ，４１：第１のＥＳＤ保護素子、３１−１，３１−ｎ，３２−１，３２−ｎ，４２：第２のＥＳＤ保護素子、５０：入出力回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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