(57)【要約】【課題】エッチバック処理によるサリサイドブロック膜の能力低下がなく、トランジスタのソース・ドレイン注入を均一に行うことが可能な固体撮像素子の製造方法を提供する。【解決手段】ゲート電極１１，２１の側面に形成したサイドウォール３２，３３をマスクとして、トランジスタのソース・ドレイン領域１４，２４を形成する。そして、ゲート電極１１，２１、サイドウォール３２，３３、ソース・ドレイン領域１４，２４、及び、受光領域を覆って、水素供給膜３３とサリサイドブロック膜３４とを成膜する。シリサイド化領域のサリサイドブロック膜３４を除去した後、金属膜３８を形成して熱処理を行い、シリサイド化領域のゲート電極２１及びソース・ドレイン領域２４の上部に金属シリサイド膜２５，２６を形成することにより固体撮像素子を製造する。【選択図】図４
2008252032.tif 000002
【特許請求の範囲】
【請求項１】
光照射により電荷を発生する受光部と、トランジスタのソース・ドレイン領域とが半導体層に形成され、
前記受光部を含み、トランジスタのソース・ドレイン領域及びゲート電極の表面がシリサイド化されていない非シリサイド化領域と、
トランジスタのソース・ドレイン領域及びゲート電極の表面が少なくともシリサイド化されているシリサイド化領域とを有し、
前記非シリサイド化領域においては、
トランジスタのゲート電極の側壁にサイドウォールが形成され、
前記半導体層、前記ゲート電極、並びに、前記サイドウォールを覆って水素供給膜が形成され、
前記水素供給膜上に、シリサイド化を阻止するサリサイドブロック膜が形成され、
前記シリサイド化領域においては、
トランジスタのゲート電極の側面にサイドウォールが形成され、前記水素供給膜及び前記サリサイドブロック膜が形成されていない
ことを特徴とする固体撮像素子。
【請求項２】
前記サイドウォールが、前記シリサイド化領域と前記非シリサイド化領域とで、同じ構造であることを特徴とする請求項１に記載の固体撮像素子。
【請求項３】
前記サイドウォールが、前記水素供給膜としてのシリコン酸化膜と、前記サリサイドブロック膜としてのシリコン窒化膜との２層で形成されていることを特徴とする請求項１に記載の固体撮像素子。
【請求項４】
前記シリコン酸化膜がＨＴＯ（High Temperature Oxide）膜であり、前記シリコン窒化膜が減圧ＣＶＤ法により形成したＳｉＮ膜であることを特徴とする請求項３に記載の固体撮像素子。
【請求項５】
トランジスタのソース・ドレイン領域及びゲート電極の表面が少なくともシリサイド化されているシリサイド化領域と、
トランジスタのソース・ドレイン領域及びゲート電極の表面がシリサイド化されていない非シリサイド化領域とを有する固体撮像素子の製造方法であって、
半導体層上にゲート電極を形成する工程と、
前記半導体層及び前記ゲート電極を覆って絶縁膜を形成する工程と、
前記絶縁膜をエッチングして、前記ゲート電極の側面にサイドウォールを形成する工程と、
前記ゲート電極及び前記サイドウォールをマスクとして、半導体層にソース・ドレイン領域を形成する工程と、
前記ゲート電極、前記サイドウォール、前記ソース・ドレイン領域、及び、半導体層に形成された光照射により電荷を発生する受光領域を覆って、水素供給膜を形成する工程と、
前記水素供給膜上にサリサイドブロック膜を形成する工程と、
前記非シリサイド化領域を除いて、前記水素供給膜及び前記サリサイドブロック膜を除去する工程と、
基板上に金属膜を形成した後、熱処理を行い、前記金属膜とシリコンとの反応により、シリサイド化領域の前記ゲート電極の上部と前記ソース・ドレイン領域の上部シリサイド化して金属シリサイド膜を形成する工程とからなる
ことを特徴とする固体撮像素子の製造方法。
【請求項６】
前記ゲート電極を覆って、前記絶縁膜を形成する工程において、ゲート電極を覆ってシリコン酸化膜を形成し、前記シリコン酸化膜上にシリコン窒化膜を形成することを特徴とする請求項５に記載の固体撮像素子の製造方法。
【請求項７】
前記シリサイド化領域と前記非シリサイド化領域とにおいて、前記絶縁膜をエッチングして、前記サイドウォールを同じ構造に形成することを特徴とする請求項５に記載の固体撮像素子の製造方法。
【請求項８】
前記ソース・ドレイン領域を形成する工程において、前記シリサイド化領域と前記非シリサイド化領域へのソース・ドレイン注入を同じ条件で行うことを特徴とする請求項５に記載の固体撮像素子の製造方法。
【請求項９】
前記水素供給膜を、紫外線光源によるプラズマＣＶＤ法で成膜したシリコン窒化膜によって形成することを特徴とする請求項５に記載の固体撮像素子の製造方法。
【請求項１０】
前記サリサイドブロック膜を減圧ＣＶＤ法によってＳｉＮ膜を形成することを特徴とする請求項５に記載の固体撮像素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像素子及び固体撮像素子の製造方法に関する。特に、ＣＭＯＳ回路領域に高融点金属シリサイドを形成し、かつ画素領域に高融点金属シリサイドを形成しないようにした固体撮像素子及びその製造方法に関する。
【背景技術】
【０００２】
ＣＭＯＳ固体撮像素子では、光照射により電荷を発生する画素領域（フォトダイオード）と、この受光領域で発生した電荷を信号として読み出すトランジスタ（ＭＯＳトランジスタ）とが共通基板に設けられている。
そして、画素内のＣＭＯＳトランジスタにシリサイド化しない、いわゆる非シリサイド化したトランジスタが用いられ、また、周辺回路のＭＯＳトランジスタにシリサイド化したトランジスタが用いられている。
シリサイド化したＭＯＳトランジスタは、ポリシリコンによるゲート電極の表面及びソース・ドレイン領域の表面に、高融点金属シリサイド層を形成することにより構成されている。
また、非シリサイド化したＭＯＳトランジスタは、シリコン窒化膜によるサリサイドブロック膜を形成することにより、トランジスタをシリサイド化させないようにしている。
【０００３】
そして、サリサイドブロック膜形成工程の後、ソース・ドレイン注入工程が行われるため、シリサイド化したトランジスタと、非シリサイド化したトランジスタとでは、それぞれ異なる工程が用いられている（例えば、特許文献１、特許文献２参照）。
【０００４】
従来のＣＭＯＳ個体撮像素子の製造方法について、図５〜図７を用いて説明する。
なお、図５〜図７では、画素領域及びロジック回路領域に形成されたトランジスタ内の複数の電極から、例としてそれぞれ１つのゲート電極についてのみ、断面図を用いて説明する。
【０００５】
まず、半導体層２００の画素領域６０上に、ゲート絶縁膜６２を介して、ポリシリコン膜による画素トランジスタＴｒのゲート電極６１を形成する。そして、ロジック回路領域７０上に、ゲート絶縁膜７２を介して、ポリシリコン膜による回路トランジスタＴｒのゲート電極７２を形成する。
そして、図５Ａに示すように、半導体層２００に、各ゲート電極６１，７１をマスクとして、ｎ型不純物、例えばリン（Ｐ）をイオン注入して、半導体層２００に、ＬＤＤ構造のｎ−領域６５，７５を形成する。
【０００６】
次に、ロジック回路領域７０及び画素領域６０に、酸化シリコンによるＨＴＯ（High Temperature Oxide）膜５０を形成し、さらにこのＨＴＯ膜５０上に、シリコン窒化膜として減圧ＣＶＤ法により形成したＳｉＮ膜（ＬＰ−ＳｉＮ膜）５１によるサリサイドブロック膜を成膜する。そして、図５Ｂに示すように、ＬＰ−ＳｉＮ膜５１上から画素領域６０側をフォトレジスト６３で被覆する。
【０００７】
次に、画素領域６０側をフォトレジスト６３で被覆した後、ロジック回路領域７０のサリサイドブロック膜をエッチバック処理する。これにより、図５Ｃに示すように、ゲート電極７１の側面に、ＨＴＯ膜５０とＬＰ−ＳｉＮ膜５１とから成る、サイドウォール５２を形成する。
【０００８】
次に、図６Ｄに示すように、フォトレジスト６３を剥離した後、画素領域６０とロジック回路領域７０の全面をＨＴＯ膜５３で被覆する。そして、このＨＴＯ膜５３をエッチバック処理する。
【０００９】
これにより、図６Ｅに示すように、ロジック回路領域７０のゲート電極７１の側面にＨＴＯ膜５０、ＬＰ−ＳｉＮ膜５１、及び、ＨＴＯ膜５３の３層から成るサリサイドブロック膜５４を形成する。
また、画素領域６０には、ＨＴＯ膜５０とＬＰ−ＳｉＮ膜５１が画素領域６０の全面に残った状態で、ＨＴＯ膜５０、ＬＰ−ＳｉＮ膜５１、ＨＴＯ膜５３から成るサリサイドブロック膜５５を形成する。
【００１０】
次に、図６Ｆに示すように、画素領域６０をフォトレジスト６４で被覆した後、ロジック回路領域７０のサリサイドブロック膜５４をマスクとして、ｎ型不純物、例えばリン（Ｐ）をイオン注入して半導体層２００にｎ型高不純物濃度領域（ｎ＋領域）７６を形成する。
このとき、画素領域６０は、フォトレジスト６４によって、ｎ型不純物が注入されない。
また、この工程の後、フォトレジスト６４を除去する。
【００１１】
次に、図７Ｇに示すように、ロジック回路領域７０をフォトレジスト７３で被覆した後、画素領域６０のＨＴＯ膜５３をマスクとして、ｎ型不純物、例えばリン（Ｐ）をイオン注入して、半導体層２００にｎ型高不純物濃度領域（ｎ＋領域）６６を形成する。図７Ｇに示すイオン注入では、画素領域６０に対して、ＨＴＯ膜５０とＬＰ−ＳｉＮ膜５１越しに、ｎ型不純物が注入される。このため、画素領域６０へのイオン注入の打ち込みエネルギーは、上述のロジック回路領域７０において、ｎ＋領域７６を形成する場合よりも大きなエネルギーで打ち込む必要がある。
このとき、ロジック回路領域７０は、フォトレジスト７３によって、ｎ型不純物が注入されない。
【００１２】
次に、図７Ｈに示すように、フォトレジスト７３を剥離した後、画素領域６０とロジック回路領域７０の全面に、高融点金属膜５６を形成する。
【００１３】
次に、シリコンと高融点金属との反応処理を行うことにより、ロジック回路領域７０のゲート電極７１の表面、及び、ｎ＋領域７６の表面に高融点金属シリサイド層７７，７８を形成する。
そして、図７Ｉに示すように、余剰の高融点金属膜５６を剥離することにより、シリサイド化されていない画素領域６０と、シリサイド化されたロジック回路領域７０とが形成される。
【００１４】
【特許文献１】特開２００４−１２７９５７号公報
【特許文献２】特開２００５−１７４９６８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
しかしながら、上述の工程のように、シリサイド化されない画素領域６０と、シリサイド化されるロジック回路領域７０とを形成した場合、それぞれ異なる工程でイオン注入を行う必要があるため、工程数が増加してしまう。
また、上述の工程では、画素領域６０においてＨＴＯ膜５０及びＬＰ−ＳｉＮ膜５１を成膜した後、ソース・ドレイン注入工程を行っている。
このため、ＨＴＯ膜５０及びＬＰ−ＳｉＮ膜５１越しにソース・ドレイン注入が行われ、均一な注入を行うことができなかった。
さらに、上述の工程では、ＬＰ−ＳｉＮ膜５１を成膜した後、ＨＴＯ膜５３を成膜及びエッチバックしてサリサイドブロック膜５４を形成している。しかし、この場合ＨＴＯ膜５３をエッチバックする際に、ＬＰ−ＳｉＮ膜５１がダメージを受けて、ＬＰ−ＳｉＮ膜５１及びその下のＨＴＯ膜５０に欠損が生じることがある。これにより、欠損部分において非シリサイド化領域がシリサイド化するという問題が生じる。
【００１６】
また、図７Ｉに示した構成の画素領域６０では、サリサイドブロック膜の窒化膜としてＬＰ−ＳｉＮ膜５１を使用している。しかし、ＬＰ−ＳｉＮ膜５１は、水素供給阻害があるため、固体撮像素子の受光領域において、ダングリングボンドによる欠陥に水素を供給することによって終端化させ、欠陥による影響を低減させることができない。
従って、図８に示すように、ＬＰ−ＳｉＮ膜５１及びＨＴＯ膜５０を、受光領域５７において部分的に剥離することにより開口部を形成し、水素供給能力を有する紫外線光源によるプラズマＣＶＤ法で成膜したシリコン窒化膜（ＵＶ−ＳｉＮ膜）５８で画素領域６０を覆っている。
しかし、ＬＰ−ＳｉＮ膜５１及びＨＴＯ膜５０を部分的に剥離することによって開口部を形成する工程と、ＵＶ−ＳｉＮ膜５８を成膜する工程を、前述した工程とは別に設けなければならず、工程数が増加することになる。
また、ＵＶ−ＳｉＮ膜をサリサイドブロック膜として用いる場合には、加工性や、サリサイドブロック膜としての能力に問題がある。
【００１７】
また、図９に示すような、静電破壊に対する拡散抵抗５９を、ロジック回路領域７０のＩ／Ｏセル内に形成する場合、上述の工程では、ＨＴＯ膜５０及びＬＰ−ＳｉＮ膜５１が、不純物のイオン注入の物理的な阻害となる。
このような構成のＩ／Ｏセルでは、トランジスタのゲートに加わる電圧を抑える拡散抵抗５９は、シリサイド化させないため、表面にサリサイドブロック膜を形成する必要がある。ＨＴＯ膜５０及びＬＰ−ＳｉＮ膜５１越しにイオン注入を行わなければならず、均一な注入を行うことが困難であった。
このため、生成される拡散抵抗５９には、抵抗素子としてのばらつきが発生していた。
【００１８】
上述した問題の解決のため、本発明においては、エッチバック処理によるサリサイドブロック膜の能力低下をなくし、サリサイドブロック膜を開口せずに水素供給を可能にし、また、イオン注入を均一に行うことを可能にする構成の固体撮像素子及びその製造方法を提供するものである。
【課題を解決するための手段】
【００１９】
本発明の固体撮像素子は光照射により電荷を発生する受光部と、トランジスタのソース・ドレイン領域とが半導体層に形成され、受光部を含み、トランジスタのソース・ドレイン領域及びゲート電極の表面がシリサイド化されていない非シリサイド化領域と、トランジスタのソース・ドレイン領域及びゲート電極の表面が少なくともシリサイド化されているシリサイド化領域とを有し、非シリサイド化領域においては、トランジスタのゲート電極の側壁にサイドウォールが形成され、半導体層、ゲート電極、並びに、サイドウォールを覆って水素供給膜が形成され、水素供給膜上に、シリサイド化を阻止するサリサイドブロック膜が形成され、シリサイド化領域においては、トランジスタのゲート電極の側面にサイドウォールが形成され、水素供給膜及びサリサイドブロック膜が形成されていないことを特徴とする。
【００２０】
本発明の固体撮像素子の製造方法は、トランジスタのソース・ドレイン領域及びゲート電極の表面が少なくともシリサイド化されているシリサイド化領域と、トランジスタのソース・ドレイン領域及びゲート電極の表面がシリサイド化されていない非シリサイド化領域とを有する固体撮像素子の製造方法であって、半導体層上にゲート電極を形成する工程と、半導体層及びゲート電極を覆って絶縁膜を形成する工程と、絶縁膜をエッチングして、ゲート電極の側面にサイドウォールを形成する工程と、ゲート電極及びサイドウォールをマスクとして、半導体層にソース・ドレイン領域を形成する工程と、ゲート電極、サイドウォール、ソース・ドレイン領域、及び、半導体層に形成された光照射により電荷を発生する受光領域を覆って、水素供給膜を形成する工程と、水素供給膜上にサリサイドブロック膜を形成する工程と、非シリサイド化領域を除いて、水素供給膜及びサリサイドブロック膜を除去する工程と、基板上に金属膜を形成した後、熱処理を行い、金属膜とシリコンとの反応により、シリサイド化領域のゲート電極の上部とソース・ドレイン領域の上部シリサイド化して金属シリサイド膜を形成する工程とからなることを特徴とする。
【００２１】
本発明の固体撮像素子によれば、水素供給膜上にサリサイドブロック膜が形成された非シリサイド化領域と、水素供給膜及びサリサイドブロック膜が形成されていないシリサイド化領域とが構成されている。
そして、非シリサイド化領域において、半導体層上に水素供給膜を形成することにより、半導体層の受光領域に水素供給膜の界面から水素を供給することができる。このため、固体撮像素子の製造の際に、半導体層の受光領域において、ダングリングボンドによる欠陥を水素の供給により終端化させ、白点の増加等の欠陥による影響を低減させることができる。
そして、上記水素供給膜上にサリサイドブロック膜が形成されていることにより、非シリサイド化領域のシリサイド化を安定して防ぐことができる。
【００２２】
本発明の固体撮像素子の製造方法によれば、絶縁膜をエッチングしてサイドウォールを形成した後、ゲート電極及びサイドウォールをマスクとして、ソース・ドレイン領域を形成する工程、即ち例えばイオン注入を行う。このため、絶縁膜越しにイオン注入を行う必要がなく、半導体層に直接イオン注入を行うことができる。
従って、イオン注入のばらつきを低減することができ、ソース・ドレイン領域を均一に生成することができる。
【００２３】
さらに、上述のソース・ドレイン領域を形成した後に、半導体層上に水素供給膜を成膜した後、この水素供給膜上にサリサイドブロック膜を成膜する。
このため、半導体層の受光領域のダングリングボンドに、水素供給膜から水素を供給することができ、受光領域においてサリサイドブロック膜に開口部を設けずに、水素供給膜からの水素によって、ダングリングボンドを終端化することができる。
【００２４】
また、サリサイドブロック膜を形成した後の工程において、エッチバック処理等を行わない。このため、サリサイドブロック膜への欠損を防ぎ、サリサイドブロック膜の能力が低下しない。
【発明の効果】
【００２５】
本発明によれば、ソース・ドレイン領域のイオン注入を窒化膜越しではなく、直接半導体層に行うことにより、均一なソース・ドレイン領域を形成することができる。また、水素供給によりダングリングボンドを終端化させることにより、画素直上の欠陥を低減することができる。さらに、サリサイドブロック膜の欠損を防ぐことにより、サリサイド形成工程を安定して行うことができる。
【発明を実施するための最良の形態】
【００２６】
本発明の実施の形態について、図面を用いて説明する。
図１は、本実施の形態の固体撮像素子の概略を示す断面図である。
【００２７】
図１に示す固体撮像素子は、半導体層１００に、画素領域１０及びロジック回路領域２０が形成されている。
なお、図１では、画素領域１０及びロジック回路領域２０に形成された複数のトランジスタ内の電極から、例としてそれぞれ１つのゲート電極を用いて説明する。ただし、画素領域１０及びロジック回路領域２０に形成されるトランジスタの数は特に限定されず、必要に応じて２個又は３個以上のトランジスタを形成することができる。
【００２８】
画素領域１０において、半導体層１００上には、ゲート絶縁膜１２を介して、ポリシリコン等によるゲート電極１１が形成されている。
ゲート電極１１の周囲の半導体層１００には、ｎ型の低不純物濃度領域（ｎ−領域）１３が形成されている。さらに、ｎ−領域１３の周囲にｎ型の高濃度不純物領域（ｎ＋領域）１４が形成されることにより、ＬＤＤ構造のソース・ドレイン領域が形成されている。
また、半導体層１００には、フォトダイオードによる受光領域３６が形成されている。
【００２９】
ゲート電極１１の側壁には、ＨＴＯ（High Temperature Oxide）膜からなるサイドウォール３３、及び、サイドウォール３３上に減圧ＣＶＤ法によって形成されたＳｉＮ（ＬＰ−ＳｉＮ）膜からなるサイドウォール３２による、２層構造のサイドウォールが形成されている。
そして、ゲート電極１１、ソース・ドレイン領域１３，１４、サイドウォール３２，３３、受光領域３６、及び、半導体層１００を覆い、水素供給膜として紫外線光源によるプラズマＣＶＤ法で成膜したシリコン窒化膜（ＵＶ−ＳｉＮ膜）３４が形成されている。さらに、ＵＶ−ＳｉＮ膜３４上に、サリサイドブロック膜としてＬＰ−ＳｉＮ膜３５が形成されている。
【００３０】
水素供給膜として受光領域３６を覆って形成されるＵＶ−ＳｉＮ膜３４は、受光領域３６のダングリングボンドに水素を供給する作用を有する。このため、ＵＶ−ＳｉＮ膜３４から受光領域３６に水素を供給し、ダングリングボンドを終端化させることができる。
【００３１】
また、ＬＰ−ＳｉＮ膜３５によるサリサイドブロック膜が、画素領域１０を含む高融点金属シリサイド層を形成しない領域（非シリサイド化領域）の、全面を覆って形成されている。そして、このサリサイドブロック膜により、非シリサイド化領域において、高融点金属によるシリサイド層の形成を防ぐことができる。
【００３２】
一方、ロジック回路領域２０において、半導体層１００上には、ゲート絶縁膜２２を介して、ポリシリコン等によるゲート電極２１が形成されている。
ゲート電極２１の周囲の半導体層１００には、ｎ型の低不純物濃度領域（ｎ−領域）２３が形成されている。さらに、ｎ−領域２３の周囲にｎ型の高濃度不純物領域（ｎ＋領域）２４が形成されることにより、ＬＤＤ構造のソース・ドレイン領域が形成されている。
【００３３】
そして、ゲート電極２１の側壁には、ＨＴＯ（High Temperature Oxide）膜からなるサイドウォール３３、及び、サイドウォール３３上に減圧ＣＶＤ法によって形成されたＳｉＮ（ＬＰ−ＳｉＮ）膜からなるサイドウォール３２による、２層構造のサイドウォールが形成されている。また、サイドウォール３２の下部、及び、サイドウォール３２とゲート電極２１との間におけるサイドウォール３３の端部に設けられた引込部に、ＵＶ−ＳｉＮ膜３４が形成されている。
【００３４】
また、ゲート電極２１の表面、及び、ソース・ドレイン領域のｎ＋領域２４の表面には、例えば、コバルト等の高融点金属による、高融点金属シリサイド層２５，２６によるシリサイド化領域が形成されている。
【００３５】
上述のように、水素供給膜上にサリサイドブロック膜が形成された非シリサイド化領域と、水素供給膜及びサリサイドブロック膜が形成されていないシリサイド化領域とによって、固体撮像素子が構成されている。
【００３６】
そして、非シリサイド化領域である画素領域１０の受光領域３６上に、水素供給膜としてＵＶ−ＳｉＮ膜３４が形成されている。このため、固体撮像素子において、半導体層１００の受光領域３６で、ダングリングボンドによる欠陥を水素の供給により終端化させ、白点の増加等の欠陥による影響を低減させることができる。
【００３７】
また、非シリサイド化領域では、ＵＶ−ＳｉＮ膜３４からなる水素供給膜上に、ＬＰ−ＳｉＮ膜３５からなるサリサイドブロック膜が形成されている。
ＵＶ−ＳｉＮ膜は、サリサイドブロック膜としての能力が低いため、サリサイドブロック膜としてＵＶ−ＳｉＮ膜を用いると非シリサイド化領域がシリサイド化してしまうことがある。これに対して、ＬＰ−ＳｉＮ膜は、サリサイドブロック膜としての能力が高いため、非シリサイド化領域がシリサイド化することを安定して防ぐことができる。
【００３８】
また、非シリサイド化領域の画素領域１０、及び、シリサイド化領域のロジック回路領域２０は、ＨＴＯ膜３３及びＬＰ−ＳｉＮ膜３２からなる２層によって、同じ構造のサイドウォールが形成されている。このため、画素領域１０とロジック回路領域２０とにおいて、トランジスタのデバイスパラメータを共通化することにより、デバイス構造を共通化したソース・ドレイン領域が形成される。
【００３９】
次に、上述の本実施の形態の固体撮像素子の製造方法について、図２〜図４を用いて説明する。
なお、図２〜図４では、画素領域及びロジック回路領域に形成された複数のトランジスタ内の電極から、例としてそれぞれ１つのゲート電極についてのみ、断面図を用いて説明する。
【００４０】
まず、半導体層１００の画素領域１０上に、ゲート絶縁膜１２を介して、ポリシリコン膜による画素トランジスタＴｒのゲート電極１１を形成する。そして、半導体層１００のロジック回路領域２０上に、ゲート絶縁膜２２を介して、ポリシリコン膜による回路トランジスタＴｒのゲート電極２１を形成する。
そして、半導体層１００に、各ゲート電極１１，２１をマスクとして、ｎ型不純物、例えばリン（Ｐ）をイオン注入して、画素領域１０とロジック回路領域２０とに、ＬＤＤ構造のｎ−領域１３，２３を形成する。
これにより、図２Ａに示すように、画素領域１０に半導体層１００に、ゲート絶縁膜１２、ゲート電極１１、ｎ−領域１３が形成され、ロジック回路領域２０にゲート絶縁膜２２、ゲート電極２１、ｎ−領域２３が形成される。
なお、図示しないがＣＭＯＳロジック回路のｐチャンネルＭＯＳトランジスタ形成領域には、選択的にＬＤＤ構造のｐ−領域を形成する。
【００４１】
次に、図２Ｂに示すように、画素領域１０及びロジック回路領域２０の全面に、シリコン酸化膜としてＨＴＯ膜３０を成膜し、さらに、ＨＴＯ膜３０上にシリコン窒化膜としてＬＰ−ＳｉＮ膜３１を成膜する。
【００４２】
次に、図２Ｃに示すように、画素領域１０及びロジック回路領域２０に形成したＬＰ−ＳｉＮ膜３１を異方性エッチングによりエッチバック処理し、ＬＰ−ＳｉＮ膜３１によるサイドウォール３２を形成する。このときのＬＰ−ＳｉＮ膜３１のエッチバック処理は、例えば、ＲＩＥ（Reactive Ion Etching）等のＨＴＯ膜３０との高選択エッチングによって行うことができる。
【００４３】
次に、画素領域１０及びロジック回路領域２０に形成したＨＴＯ膜３０を、ウェットエッチングによって除去する。これにより、図３Ｄに示すように、ゲート電極１１，２１及びｎ−領域１３，２３と、サイドウォール３２との間にサイドウォール３３を形成することができる。
ＨＴＯ膜３０のウェットエッチングは、希フッ酸を使用することによって、半導体層１００の表面へのダメージを少なくすることができる。
【００４４】
上述のウェットエッチングの際、ＨＴＯ膜３０は、半導体層１００の表面に露出された部分だけでなく、ＬＰ−ＳｉＮによるサイドウォール３２の下部に形成されているＨＴＯ膜３０の端部、及び、サイドウォール３２とゲート電極２１との間に形成されているＨＴＯ膜３０の端部もエッチングされる。
これにより、ゲート電極２１とサイドウォール３２との間、及び、ｎ−領域２３とサイドウォール３２との間に露出しているサイドウォール３３の端部が、エッチングされることにより、引込部２８が形成される。
【００４５】
次に、図３Ｅに示すように、半導体層１００に、各ゲート電極１１，２１、及び、サイドウォール３２，３３をマスクとして、ｎ型不純物、例えばリン（Ｐ）をイオン注入して、半導体層１００にｎ型高不純物濃度領域（ｎ＋領域）１４，２４を形成する。
これにより、半導体層１００において、ｎ＋領域２４とｎ−領域２３とによるｎチャンネルＭＯＳトランジスタのＬＤＤ構造のｎ型ソース・ドレイン領域を形成することができる。
また、図示していないが、選択的にｐチャンネルＭＯＳ形成領域に高濃度のｐ型不純物イオンを注入し、ｐ＋領域とｐ−領域によるＬＤＤ構造のｐ型ソース・ドレイン領域を形成する。
【００４６】
このとき、画素領域１０とロジック回路領域２０とにおいて、ゲート電極１１，２１とサイドウォール３２，３３の形状を同一にし、トランジスタのデバイスパラメータを共通化にする。これにより、画素領域１０とロジック回路領域２０のソース・ドレイン注入を同時に行うことができる。
【００４７】
このように、本実施の形態の方法では、画素領域１０とロジック回路領域２０とを、同じ工程においてソース・ドレイン注入を行うことができるため、工程数を削減することができる。
また、画素領域１０におけるソース・ドレイン注入が、ＨＴＯ膜３０やＬＰ−ＳｉＮ膜３１等の膜越しに行われないため、ソース・ドレイン領域のばらつきを低減することができる。
【００４８】
また、Ｉ／Ｏセル内に、静電破壊に対してトランジスタのゲートに加わる電圧を抑える拡散抵抗５９（図９参照）を作製する場合、この工程において、拡散抵抗５９に不純物のイオン注入を行うことができる。
図３Ｅに示すように、ＨＴＯ膜３０やＬＰ−ＳｉＮ膜３１は、ゲート電極１１，２１の側面に形成されるサイドウォール３２，３３を除いて、すべてエッチングされる。
このため、ロジック回路領域２０内のＩ／Ｏセルにおいても、拡散抵抗５９へのイオン注入を物理的に阻害するサリサイドブロック膜が存在しない。
このように、拡散抵抗５９にサリサイドブロック膜が存在しないため、拡散抵抗５９へのイオン注入を膜越しに行う必要がない。従って、拡散抵抗５９へのイオン注入を均一に行うことができる。
【００４９】
次に、図３Ｆに示すように、画素領域１０及びロジック回路領域２０の全面に、水素供給膜としてＵＶ−ＳｉＮ膜３４を成膜する。そして、ＵＶ−ＳｉＮ膜３４上に、サリサイドブロック膜としてＬＰ−ＳｉＮ膜３５を成膜する。
【００５０】
ＵＶ−ＳｉＮ膜３４は、半導体層に形成され、光照射により電荷を発生する受光領域３６（図１参照）におけるダングリングボンドに、水素を供給するための水素供給膜として作用する。このため、半導体層１００上にＵＶ−ＳｉＮ膜３４を形成することにより、ＵＶ−ＳｉＮ膜３４から受光領域に水素を供給し、ダングリングボンドを終端化させ、欠陥による白点等の影響を低減することができる。
【００５１】
また、ＵＶ−ＳｉＮ膜３４上に形成するＬＰ−ＳｉＮ膜３５は、サリサイドブロック膜として作用する。
そして、ＵＶ−ＳｉＮ膜３４上に、ＬＰ−ＳｉＮ膜３５を形成することにより、サリサイドブロック能力と、加工性を向上させることができる。
【００５２】
なお、サリサイドブロック膜としては、ＬＰ−ＳｉＮ膜３５以外に、シリコン酸化膜を使用することもできる。ただし、このサリサイドブロック膜は、フォトダイオードの上にも形成されるため、シリコン酸化物を使用すると、フォトダイオードとサリサイドブロック膜と屈折率の関係で、反射率が大きくなってしまう。このため、シリコン窒化物をサリサイドブロック膜として使用することが好ましい。
また、水素供給膜としては、水素供給が可能であれば、ＵＶ−ＳｉＮ膜以外も使用することができる。
【００５３】
次に、図４Ｇに示すように、画素領域１０等のシリサイド化しない領域をフォトレジスト１５で覆った後、ロジック回路領域２０等のシリサイド化する領域のＵＶ−ＳｉＮ膜３４とＬＰ−ＳｉＮ膜３５をエッチングする。
このとき、ロジック回路領域２０の引込部に、ＵＶ−ＳｉＮ膜３４が残存する。
【００５４】
次に、画素領域１０のフォトレジスト１５を剥離した後、図４Ｈに示すように、高融点金属膜３８、例えばコバルト（Ｃｏ）膜を成膜する。
そして、シリコンと高融点金属との反応処理を行うことにより、ロジック回路領域２０のゲート電極１１の表面、及び、ｎ型高不純物濃度領域２４の表面に高融点金属シリサイド層２５，２６（図３Ｉ参照）を形成する。
【００５５】
このとき、画素領域１０等の非シリサイド化領域は、ＬＰ−ＳｉＮ膜３５によるサリサイドブロック膜によって全面が覆われている。そして、ＬＰ−ＳｉＮ膜３５は、成膜した後エッチバック処理等が行われていないため、ＬＰ−ＳｉＮ膜３５のサリサイドブロック膜としての能力を低下させる欠損を生じていない。
このため、ＬＰ−ＳｉＮ膜３５によるシリサイドブロック膜によって、上述のシリサイド化工程において、非シリサイド化領域を安定して保護することができる。
【００５６】
次に、余剰の高融点金属膜３８を剥離することにより、図４Ｉに示すように、シリサイド化されていない画素領域１０を有する非シリサイド化領域と、シリサイド化されたロジック回路領域２０を有するシリサイド化領域が形成され、ＣＭＯＳ固体撮像素子が形成される。
【００５７】
なお、上述の固体撮像素子において、上述のロジック回路領域は、表面がシリサイド化されたゲート電極及びソース・ドレイン領域等からなるシリサイド化領域に加え、表面に金属シリサイドが形成されていない領域を含めて構成することもできる。
【００５８】
上述の実施の形態では、画素領域１０とロジック回路領域２０において、ゲート電極１１，２１とサイドウォール３２，３３の形状を同一にすることによって、ソース・ドレイン注入を一度の工程で行っている。しかし、画素領域１０とロジック回路領域とのデバイスパラメータを共通化しない場合には、ソース・ドレイン注入をそれぞれ別の工程として行うこともできる。
例えば、まず、画素領域１０のソース・ドレイン領域を形成する部分を除いてフォトレジストによって被覆する。そして、ソース・ドレイン注入を行うことにより、画素領域１０にｎ＋領域１４を形成する。そして、ソース・ドレイン領域以外を覆うフォトレジストを剥離することによって、画素領域１０にソース・ドレイン領域を形成する。
次に、ロジック回路領域２０のソース・ドレイン領域を形成する部分を除いてフォトレジストによって被覆する。そして、ソース・ドレイン注入を行うことにより、ロジック回路領域２０にｎ＋領域２４を形成する。そして、ソース・ドレイン領域以外を覆うフォトレジストを剥離することによって、ロジック回路領域２０にソース・ドレイン領域を形成する。
このような工程によって、画素領域１０及びロジック回路領域２０にソース・ドレイン注入を行い、ｎ＋領域１４，２４を形成することができる。
【００５９】
なお、本発明において、受光部やトランジスタのソース・ドレイン領域を形成する半導体層は、特に限定されるものではなく、半導体基板、半導体基板上に形成された半導体エピタキシャル層、絶縁基板との上に形成された薄膜半導体層等、様々な構成が可能である。
【００６０】
また、本発明において、ＵＶ−ＳｉＮ膜の水素供給膜やＬＰ−ＳｉＮ膜のサリサイドブロック膜等の膜厚、サイドウォールやゲート電極等の断面構造は、上述の実施の形態に限定されず、任意の大きさに設計することができる。
【００６１】
本発明は、上述の構成に限定されるものではなく、本発明の要旨を逸脱しない範囲でその他様々な構成が取り得る。
【図面の簡単な説明】
【００６２】
【図１】本実施の形態の固体撮像素子を説明する図である。
【図２】Ａ〜Ｃ  本実施の形態の固体撮像素子の製造方法を説明する図である。
【図３】Ｄ〜Ｆ  本実施の形態の固体撮像素子の製造方法を説明する図である。
【図４】Ｇ〜Ｉ  本実施の形態の固体撮像素子の製造方法を説明する図である。
【図５】Ａ〜Ｃ  従来の固体撮像素子の製造方法を説明する図である。
【図６】Ｄ〜Ｆ  従来の固体撮像素子の製造方法を説明する図である。
【図７】Ｇ〜Ｉ  従来の固体撮像素子の製造方法を説明する図である。
【図８】従来の水素供給の方法を示す図である。
【図９】従来のＩ／Ｏセル内の拡散抵抗を示す図である。
【符号の説明】
【００６３】
１０，６０  画素領域、２０，７０  ロジック回路領域、１１，２１，６１，７１  ゲート電極、１２，２２，６２，７２  ゲート絶縁膜、１３，２３，６５，７５  ｎ−領域、１４，２４，６６，７６  ｎ＋領域、１５，６３，６４，７３  フォトレジスト、２５，２６，７７，７８  シリサイド層、２８  引込部、３０，５０，５３  ＨＴＯ膜、３１，３５，５１  ＬＰ−ＳｉＮ膜、３２，３３，５２  サイドウォール、３４，５８  ＵＶ−ＳｉＮ膜、３６，５７  受光領域、３８，５６  高融点金属膜、５４，５５  サリサイドブロック膜、５８  拡散抵抗１００，２００  半導体層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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