(57)【要約】【課題】高速な信号伝送を可能にすると共に消費電力を低減することが可能なインダクタ結合を利用した非接触インターフェースを用いる受信器及びそれを備えた半導体装置を提供する。【解決手段】受信器に、受信インダクタの両端に接続された第１の電流源及び第２の電流源と、受信インダクタの両端に入力端が接続され、受信インダクタで発生する誘導電流を検出する、受信インダクタに流れる誘導電流の方向に対応した送信されたデータを再生する信号受信回路とを備える。半導体装置は、受信インダクタとインダクタ結合する送信インダクタ、及びデータの伝送に用いるクロックの立ち上がりまたは立下りに毎に送信インダクタに対してデータの極性に対応する方向の電流を流す送信器と、上記受信器とを有する。【選択図】図１
2008067288.tif 000002
【特許請求の範囲】
【請求項１】
インダクタ結合を利用した非接触インターフェースを用いて送信されるデータを受信するための受信インダクタを備えた受信器であって、
前記受信インダクタの両端に接続された第１の電流源及び第２の電流源と、
前記受信インダクタの両端に入力端が接続され、前記受信インダクタで発生する誘導電流を検出する、前記受信インダクタに流れる誘導電流の方向に対応した送信された前記データを再生する信号受信回路と、
を有する受信器。
【請求項２】
前記第１の定電流源及び前記第２の定電流源は、
ゲート端子に所定の電圧が印加されたトランジスタである請求項１記載の受信器。
【請求項３】
前記トランジスタのゲート端子に、該トランジスタが飽和領域で動作するような電圧を印加する制御回路を有する請求項２記載の受信器。
【請求項４】
前記信号受信回路は、
互いの入力端子と出力端子とが交差するように接続された、前記第１の電流源の電流が流れる第１のインバータ及び前記第２の電流源の電流が流れる第２のインバータを有し、
前記第１の電流源となるトランジスタのゲート端子が、前記第１のインバータの入力端子及び前記第２のインバータの出力端子と接続され、
前記第２の電流源となるトランジスタのゲート端子が、前記第２のインバータの入力端子及び前記第１のインバータの出力端子と接続された請求項２または３記載の受信器。
【請求項５】
前記信号受信回路は、
送信されたデータを再生するためのクロックに応じてオン／オフする、前記第１の電流源と前記第１のインバータ間に挿入された第１のクロック入力トランジスタ及び前記第２の電流源と前記第２のインバータ間に挿入された第２のクロック入力トランジスタと、
前記第１のクロック入力トランジスタ及び第２のクロック入力トランジスタのオフ時に、前記第１のインバータ及び前記第２のインバータから出力されるデータを１にプリチャージするプリチャージ回路と、
を有する請求項４記載の受信器。
【請求項６】
インダクタ結合を利用した非接触インターフェースを用いて送信されるデータを受信するための受信インダクタを備えた受信器であって、
前記受信インダクタの両端と高電位電源電圧間または前記受信インダクタの両端と低電位電源電圧間に挿入された抵抗器と、
前記受信インダクタの両端に入力端が接続され、前記受信インダクタで発生する誘導電流を検出する、前記受信インダクタに流れる誘導電流の方向に対応した送信された前記データを再生する信号受信回路と、
を有する受信器。
【請求項７】
前記受信インダクタとインダクタ結合する送信インダクタ、及び前記データの伝送に用いるクロックの立ち上がりまたは立下りに毎に前記送信インダクタに対して前記データの極性に対応する方向の電流を流す送信器と、
請求項１から６のいずれか１項記載の受信器と、
を有する半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はインダクタ結合を利用した非接触インターフェースを用いて送信されるデータを受信するための受信器及びそれを備えた半導体装置に関する。
【背景技術】
【０００２】
半導体装置は、トランジスタ素子の微細化に伴って集積密度が向上し、一つの半導体チップで複数の機能を実現できるようになってきている。また、半導体メモリにおいても、ＤＲＡＭ（Dynamic Random Access Memory）やＳＲＡＭ（Static Random Access Memory）等の種類を問わず、トランジスタの微細化に伴って大容量化が進んできた。
【０００３】
しかしながら、近年の半導体装置には、トランジスタ素子の微細化で得られる多機能化やメモリ容量以上に多くの機能やメモリ容量が求められ、さらにはトランジスタ素子の微細化に限界が見えてきたことから、より集積密度を上げて多機能化やメモリ容量を増大させるための新しい技術が求められている。そのような技術の一つとして複数の半導体チップを積層する積層型半導体装置、いわゆる３次元半導体装置がある。
【０００４】
例えば、チップ面積を変えずに大規模集積回路装置を実現する例として、ＣＰＵを含む親チップ上にメモリ回路を搭載した構成が特許文献１に記載されている。
【０００５】
また、チップ面積を変えずに大規模集積回路装置を実現する他の例として、メモリセルアレイを多層化してメモリ容量を増大させた多層メモリ構造が特許文献２に記載されている。
【０００６】
ところで、複数の半導体チップを積層する場合、半導体チップ面内の配線だけでなく半導体チップどうしを接続するチップ間配線が必要になる。チップ間配線には、通常、ワイヤボンディングが用いられるが、ワイヤボンディングは、半導体チップの表面に設けられたパッドどうしを接続するものであるため、パッド用の面積（例えば１００μｍ四方）を確保する必要があり、配線数が限られてしまう問題がある。また、複数の半導体チップを積層する場合、半導体チップどうしを接続するためには、各半導体チップの外周付近にそれぞれパッドを設けることになるため、同一形状の半導体チップを積層することができないという問題がある。特に、使用可能な配線数が制限されると、複数の半導体チップを積層することで多機能化やメモリ容量の増大を図ろうとしても、機能やメモリ容量が増えるほど半導体チップ間で伝送するデータ量や信号数が増えてしまうため、性能向上を制限する要因となってしまう。
【０００７】
これらの問題点を解決する方法として、大きく分けて２つの信号伝送技術が検討されている。
【０００８】
第１の技術は、半導体チップを貫通する貫通配線を用いて積層された半導体チップどうしを接続する技術である。例えば、非特許文献１には、半導体基板を５０μｍまで薄く形成し、１０μｍ角の孔を空けて金属を充填することでチップ間配線用の貫通配線を形成する例が記載されている。この貫通配線を用いることでチップ間配線をチップ面内で２次元に配置でき、数百本のチップ間配線が可能になる。さらに、チップ間配線が半導体チップを貫通しているため、同一形状の半導体チップを積層することも可能になる。
【０００９】
第２の技術は、複数の半導体チップ間のデータ伝送に非接触インターフェースを用いる技術である。非接触インターフェースには、大別してキャパシタンスを用いる容量結合型と、インダクタンスを用いるインダクタ結合型とがある。例えば、非特許文献２には、半導体チップ上に４０μｍ間隔でパッドを設け、２つの半導体チップを互いの表面が向き合うように積層することでパッド間を容量結合させ、その容量結合部を用いてデータを伝送する方法及び回路が記載されている。また、非特許文献３には、半導体チップ上の配線領域に１００μｍ間隔でスパイラルインダクタから成るコイルを設け、複数の半導体チップを、その表面が同一方向となるように積層してコイル間をインダクタ結合させ、該インダクタ結合部を用いてデータを伝送する方法及び回路が記載されている。
【００１０】
これら、貫通配線、容量結合あるいはインダクタ結合を用いて複数の半導体チップ間の信号伝送を可能にすれば、ワイヤボンディングを用いて半導体チップどうしを接続する構成に比べて半導体チップ間で伝送可能な信号数を増やすことが可能であり、メモリチップだけでなく論理回路やアナログ回路等が形成された半導体チップも積層することが可能になる。そのため、複数の半導体チップの積層を可能にしつつ、半導体集積回路装置の多機能化やメモリ容量の増大を実現できる。
【００１１】
しかしながら、貫通配線を用いて半導体チップ間で信号を伝送する技術は、信号伝送のために半導体基板の表面と裏面とを接続する貫通ビアと呼ばれる穴を形成し、その貫通ビアを金属等の導電性材料で充填することで配線を形成する工程や貫通配線と半導体基板とを絶縁するための絶縁材料を埋め込む工程等が必要であり、半導体集積回路装置の製造プロセスが煩雑になって製造コストの増大や製造時間が長くなる問題がある。
【００１２】
また、容量結合を用いて積層された半導体チップ間で信号を伝送する技術は、半導体チップの表面に形成されたパッドどうしを向き合うように配置しなければならないため、半導体チップの積層数が２層に限定され、３層以上に積層することが困難であるため、多機能化やメモリ容量の増大が制限される問題がある。
【００１３】
それに対して、インダクタ結合を利用して半導体チップ間で信号を伝送する技術は、容量結合と異なり、インダクタ結合されたコイル間に半導体基板が存在してもコイルで発生する磁界は半導体基板を通り抜けるため、半導体チップを３層以上に積層することが可能である。したがって、３層以上の半導体チップの積層化を可能にしつつ、半導体集積回路装置の多機能化やメモリ容量の増大を実現するためには、チップ間配線にインダクタ結合を用いる信号伝送方式が有望である。
【００１４】
このようなインダクタ結合を利用する非接触インターフェース技術について図９〜図１２を用いて説明する。
【００１５】
図９はインダクタ結合を利用する非接触インターフェースを用いてデータ伝送を行う送信器及び受信器の構成を示すブロック図である。図９は一方の半導体チップ９０１から他方の半導体チップ９０６に１ビットのデータを送信する構成例である。送信データは信号電圧が低電位電源電圧ＶＳＳまたは接地電位のとき「０」とし、信号電圧が接地電位と異なる予め設定された所定電位（高電位電源電圧ＶＤＤ）のとき「１」とする。
【００１６】
図９に示すように、インダクタ結合を利用する非接触インターフェースでは、データを送信する半導体チップ９０１に送信インダクタ９０３及び送信回路９０２を備え、データを受信する半導体チップ９０６に受信インダクタ９０７及び受信回路９０８を備えている。
【００１７】
送信回路９０２には送信データ及びデータ伝送に用いる送信クロックが供給され、受信回路９０８には送信されたデータを再生するための受信クロックが供給される。受信回路９０８からは受信インダクタ９０７に流れる誘導電流を基に検出された信号及び受信クロックを用いて再生された受信データが出力される。
【００１８】
送信回路９０２は、送信インダクタ９０３に電流を流すためのドライバ回路を備え、送信データに対応して送信インダクタ９０３に流す電流方向を切り換える。図９に示す構成では、図の送信インダクタ９０３の左から右に向かって流れる電流を正とし、右から左に向かって流れる電流を流れる電流を負とする。
【００１９】
以降の説明でも、インダクタが図に対して水平方向に描かれている場合は、図の左から右に向かって流れる電流を正とし、右から左方向に流れる電流を流れる電流を負とする。また、インダクタが図に対して垂直方向に描かれている場合は、図の上から下に向かって流れる電流を正とし、下から上に向かって流れる電流を負とする。
【００２０】
受信回路９０８は、送信インダクタ９０３に電流が流れることで受信インダクタ９０７に発生する誘導電流の方向を検出し、受信クロックを用いて送信されたデータ（受信データ）を再生する。半導体チップ９０１と半導体チップ９０６とは、それぞれのチップ面に形成された送信インダクタ９０３と受信インダクタ９０７とが垂直方向でほぼ重なる位置となるように積層される。
【００２１】
このような構成において、送信回路９０２は、送信データが入力されると、送信クロック９０５に同期して送信データ９０４の極性に対応する方向の電流を送信インダクタ９０３に供給する。例えば、送信データが「１」の場合、送信回路９０２は送信インダクタ９０３に正の電流を流し、送信データが「０」の場合、送信回路９０２は送信インダクタ９０３に負の電流を流す。
【００２２】
送信インダクタ９０３に電流が流れると、送信インダクタ９０３で磁界が発生し、受信インダクタ９０７に誘導電流が発生する。受信インダクタ９０７で発生する誘導電流の向きは送信データの極性によって異なるため、受信回路９０８は、受信インダクタ９０７で発生した誘導電流の方向を検出し、誘導電流の方向に対応する信号を受信クロックに同期して生成する。このようにインダクタ結合を利用すれば、積層された複数の半導体チップどうしを接続する配線を設けなくても半導体チップ間でデータを伝送することが可能になる。
【００２３】
図１０は図９に示した送信器の構成を示す回路図であり、図１１は図９に示した受信器の従来の構成を示す回路図である。また、図１２は図１０に示した送信器及び図１１に示した受信器を用いてデータが伝送される様子を示すタイミングチャートである。
【００２４】
図１０に示すように、送信器は、送信インダクタ１００６と、送信インダクタ１００６に送信データに対応する方向の電流ＩTXを流す第１のドライバ回路１００１及び第２のドライバ回路１００２と、送信クロックの立下り（または立ち上がり）に同期してパルス状のタイミング信号（微小パルス）を生成する微小パルス生成回路１００４と、送信データ及びその反転データ（反転送信データ）と微小パルス生成回路１００４から出力される微小パルスとを用いて第１のドライバ回路１００１及び第２のドライバ回路１００２を動作させる論理回路１００３とを有する構成である。
【００２５】
第１のドライバ回路１００１はＰチャネル型ＭＯＳトランジスタ（ＰＭＯＳトランジスタ）１００８及びＮチャネル型ＭＯＳトランジスタ（ＮＭＯＳトランジスタ）１００９を備え、第２のドライバ回路１００２はＰＭＯＳトランジスタ１０１０及びＮＭＯＳトランジスタ１０１１を備えている。
【００２６】
図１０に示した送信器は、送信クロックの立ち下がり毎に送信インダクタ１００６に対して送信データの極性に対応する方向の電流ＩTXを流す構成である。例えば、送信データが「１」の場合、第１のドライバ回路１００１及び第２のドライバ回路１００２は送信クロックの立下りに同期して送信インダクタ１００６に正の電流ＩTXを流し、送信データが「０」の場合、第１のドライバ回路１００１及び第２のドライバ回路１００２は送信クロックの立下りに同期して送信インダクタ１００６に負の電流ＩTXを流す（図１２参照）。
【００２７】
図１１に示すように、従来の受信器は、受信インダクタ１１１０と、受信インダクタ１１１０に流れる誘導電流ＩRXを電圧信号に変換する抵抗器１１１１と、受信インダクタ１１１０に誘導電流ＩRXが流れることで抵抗器１１１１の両端に発生した電圧信号を受信クロックの立ち上がり（または立下り）毎に取り込み、受信クロックを用いて送信されたデータ（受信データ）を再生する信号受信回路１１１２とを有する構成である。
【００２８】
信号受信回路１１１２は、抵抗器１１１１の両端に発生した電位差ＶRXから、送信されたデータの極性を示す信号を差動出力（サンプリング出力及びサンプリング反転出力）する差動センスアンプ回路と、差動センスアンプ回路の出力信号を受信クロックのタイミングで保持し、受信データを再生するＳＲラッチ回路とを備えている。
【００２９】
図１１は差動センスアンプ回路にストロングアームラッチ型の回路構成を用い、ＳＲラッチ回路をＮＡＮＤゲートで構成した例である。なお、ＶＤＤは高電位電源電圧を示し、ＶＳＳは高電位電源電圧よりも低い低電位電源電圧を示している。
【００３０】
差動センスアンプ回路は、ＰＭＯＳトランジスタ１１０１〜１１０４及びＮＭＯＳトランジスタ１１０５〜１１０９を用いて構成された、差動回路、信号保持回路及びプリチャージ回路を備えている。
【００３１】
差動回路は、ソース端子どうしが接続されたＮＭＯＳトランジスタ１１０７及びＮＭＯＳトランジスタ１１０８と、ＮＭＯＳトランジスタ１１０７及び１１０８のソース端子と低電位電源電圧ＶＳＳ間に挿入されたＮＭＯＳトランジスタ１１０９とを備えている。ＮＭＯＳトランジスタ１１０７及び１１０８のゲート端子には抵抗器１０１１の両端に発生した電圧信号が入力され、ＮＭＯＳトランジスタ１１０９のゲート端子には受信クロックが入力される。
【００３２】
抵抗器１０１１には、受信インダクタ１１１０に誘導電流ＩRXが流れることで両端に発生する電圧信号の基準となる制御電圧が中間点から入力されている。この制御電圧はＮＭＯＳトランジスタ１１０７及びＮＭＯＳトランジスタ１１０８がオン／オフするように、低電位電源電圧ＶＳＳよりも高く、（ＶＤＤ＋ＶＳＳ）／２よりも低い電圧に設定される。
【００３３】
信号保持回路は、第１のインバータを構成するＰＭＯＳトランジスタ１１０２及びＮＭＯＳトランジスタ１１０５と、第２のインバータを構成するＰＭＯＳトランジスタ１１０３及びＮＭＯＳトランジスタ１１０６とを備えている。第１のインバータに流れる電流は差動回路のＮＭＯＳトランジスタ１１０７によって制御され、第２のインバータに流れる電流は差動回路のＮＭＯＳトランジスタ１１０８によって制御される。第１のインバータ及び第２のインバータは、互いの入力端子と出力端子とが交差するように接続されることで正帰還回路を構成している。そのため、第１のインバータ及び第２のインバータは差動回路から出力された信号を「１」または「０」の電圧レベルまで増幅する。この第１のインバータ及び第２のインバータの出力が、それぞれ差動センスアンプ回路の出力（上記サンプリング出力及びサンプリング反転出力）となる。
【００３４】
プリチャージ回路は、ＰＭＯＳトランジスタ１１０２と並列に接続されたＰＭＯＳトランジスタ１１０１、及びＰＭＯＳトランジスタ１１０３と並列に接続されたＰＭＯＳトランジスタ１１０４を備えている。ＰＭＯＳトランジスタ１１０１及びＰＭＯＳトランジスタ１１０４のゲート端子には受信クロックが入力されている。ＰＭＯＳトランジスタ１１０１及びＰＭＯＳトランジスタ１１０４は、受信クロックが「０」のときにオンし、信号保持回路が備える第１のインバータ及び第２のインバータの出力端をそれぞれ高電位電源電圧ＶＤＤ（データ「１」）にプルアップする。
【００３５】
図１２に示すように、受信クロックが「０」のとき、差動センスアンプ回路では、差動回路のＮＭＯＳトランジスタ１１０９がオフし、プリチャージ回路のＰＭＯＳトランジスタ１１０１及び１１０４がオンして、信号保持回路が備える第１のインバータ及び第２のインバータの出力端がそれぞれ「１」にプリチャージされる。
【００３６】
続いて、受信クロックが「０」から「１」に変化すると、差動回路のＮＭＯＳトランジスタ１１０９がオンして差動センスアンプ回路が活性化（ＶＤＤからＶＳＳへの電流パスが形成）する。このとき、抵抗器１１１１の両端に発生している電位差ＶRXにより差動回路のＮＭＯＳトランジスタ１１０７とＮＭＯＳトランジスタ１１０８には異なる電流量が流れ、第１のインバータ及び第２のインバータからは該電位差ＶRXに相当する電圧が出力される。
【００３７】
上述したように第１のインバータと第２のインバータとは正帰還回路を構成しているため、第１のインバータ及び第２のインバータは、差動回路から入力された信号を「１」または「０」の電圧レベルまで増幅すると共に、受信クロックが「１」となっている期間だけその値を保持（ラッチ）する。
【００３８】
したがって、差動センスアンプ回路は、受信クロックの立ち上がりに同期して、受信インダクタで受信した信号を差動回路のＮＭＯＳトランジスタ１１０７及び１１０８を介して取り込み、送信データに対応した信号を差動出力する。差動センスアンプ回路に取り込まれた信号は受信クロックが「１」の期間だけ保持され、受信クロックが「０」に切り換わると、差動センスアンプ回路の出力が「１」にプリチャージされる。
【００３９】
図１１に示すストロングアームラッチ型の差動センスアンプ回路は、受信クロックが「０」のとき、及び信号出力が確定したとき、貫通電流を遮断する。差動センスアンプ回路の差動出力はＳＲラッチ回路に供給される。
【００４０】
ＳＲラッチ回路は、互いの出力信号を一方の入力とする２つの２入力ＮＡＮＤゲートを備え、差動センスアンプ回路から差動出力された信号を受信クロックの立ち上がりに同期して保持することで受信データを再生する。
【特許文献１】特開平４−１９６２６３号公報
【特許文献２】特開２００２−２６２８３号公報
【非特許文献１】K. Takahashi et al., "Current Status of Research and Development for Three-Dimensional Chip Stack Technology", Japanese Journal of Applied Physics, Vol.40 (2001), pp.3032-3037
【非特許文献２】K. Kanda, et al., "1.27Gb/s/pin 3mW/pin Wireless Superconnect (WSC) Interface Scheme", 2003 IEEE International Solid-State Circuits Conference, SESSION 10/ HIGH SPEED BUILDING BLOCKS/ PAPER 10.7
【非特許文献３】D. Mizoguchi, et al., "A 1.27Gb/s/pin 3mW/pin Wireless Superconnect Based on Inductive Inter-Chip Signaling (IIS)", 2004 IEEE International Solid-State Circuits Conference, SESSION 7/ TD: SCALING TRENDS/ 7.6
【発明の開示】
【発明が解決しようとする課題】
【００４１】
上述した受信器が備える差動センスアンプ回路の入力端に配置されたＮＭＯＳトランジスタ１１０７及び１１０８に流れる電流は、差動センスアンプ回路の出力電位の決定時間に比例する。すなわち、ＮＭＯＳトランジスタ１１０７及び１１０８に十分な差電流が流れないと、受信インダクタで発生した誘導電流から受信データを正確に再生することができない。このＮＭＯＳトランジスタ１１０７及び１１０８に流れる電流は、受信インダクタで発生する誘導電流、受信インダクタに接続された抵抗器並びに差動センスアンプ回路のＮＭＯＳトランジスタ１１０７及び１１０８のトランスコンダクタンスの値に比例する。そのため、ＮＭＯＳトランジスタ１１０７及び１１０８に流れる電流を大きくするためには、誘導電流を大きくするか、ＮＭＯＳトランジスタ１１０７及び１１０８のトランスコンダクタンスを大きくする必要がある。
【００４２】
しかしながら、ＮＭＯＳトランジスタ１１０７及び１１０８のトランスコンダクタンスを大きくするために、例えばゲート幅を大きくすると、ＮＭＯＳトランジスタ１１０７及び１１０８のゲート容量が増大して、ゲート端子に入力される電圧信号の高周波成分が遮断されてしまう。
【００４３】
そのため、ＮＭＯＳトランジスタ１１０７及び１１０８に流れる電流を大きくすることと電圧信号の周波数帯域を確保することとはトレードオフの関係にあり、両立させることが困難である。
【００４４】
一般に、受信インダクタに流れる誘導電流は非常に高い周波数成分で構成されているため、誘導電流を電圧信号に変換する抵抗器やＭＯＳトランジスタのゲート容量によって高周波成分が遮断されると、電圧信号が消失してしまう。そのため、ＭＯＳトランジスタのトランスコンダクタンスや抵抗器の値を大きくすることはできない。
【００４５】
一方、受信インダクタに流れる誘導電流を大きくするには、送信インダクタに流す電流を増やさなければならない。しかしながら送信インダクタに流す電流を増やすと、インダクタ結合を利用してデータを伝送する送信器及び受信器を備えた半導体装置の消費電力が増大してしまう。さらに、通常、半導体装置には複数の送信インダクタや受信インダクタを備える必要があるため、送信インダクタに流す電流を増やすと、その送信インダクタからデータを受信する受信インダクタに近接して配置された他の受信インダクタで発生するクロストークノイズが増大してしまう。
【００４６】
本発明は上記したような従来の技術が有する問題点を解決するためになされたものであり、高速な信号伝送を可能にすると共に消費電力を低減することが可能なインダクタ結合を利用した非接触インターフェースを用いる受信器及びそれを備えた半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００４７】
上記目的を達成するため本発明の受信器は、インダクタ結合を利用した非接触インターフェースを用いて送信されるデータを受信するための受信インダクタを備えた受信器であって、
前記受信インダクタの両端に接続された第１の電流源及び第２の電流源と、
前記受信インダクタの両端に入力端が接続され、前記受信インダクタで発生する誘導電流を検出する、前記受信インダクタに流れる誘導電流の方向に対応した送信された前記データを再生する信号受信回路と、
を有する。
【００４８】
上記のような受信器及び半導体装置では、受信インダクタで発生した誘導電流を電流信号のまま信号受信回路に取り込む構成であるため、誘導電流を電圧信号に変換するための抵抗器や大きな寄生容量を持つトランジスタのゲート端子を受信インダクタに接続する必要がない。
【００４９】
本発明では、受信インダクタに比較的容量が小さいトランジスタのドレインやソースが接続される構成となるため、受信インダクタで発生した誘導電流の高周波成分が遮断されることがない。そのため、受信インダクタで発生する誘導電流を減衰させることなく効果的に信号受信回路で取り込むことが可能であり、高速なデータ伝送が可能になると共に、微小な誘導電流でもデータの伝送が可能になる。
【発明の効果】
【００５０】
本発明によれば、受信インダクタで発生した誘導電流の高周波成分が遮断されることがないため、高速なデータ伝送が可能になる。また、微小な誘導電流でもデータの伝送が可能になるため、送信インダクタに流す電流を大きくすることなくデータを伝送することが可能であり、送信器及び受信器を備える半導体装置全体の消費電力を低減できる。
【発明を実施するための最良の形態】
【００５１】
次に本発明について図面を参照して説明する。
【００５２】
図１は本発明の半導体装置が備える受信器の構成を示すブロック図であり、図２は図１に示した受信器の動作を示すタイミングチャートである。
【００５３】
図１に示すように、本発明の受信器は、受信インダクタ１０５、定電流源１０６及び信号受信回路１０４を有する構成である。定電流源１０６及び信号受信回路１０４の入力端は受信インダクタ１０５の両端にそれぞれ接続されている。なお、送信器は図１０に示した回路構成を用いてデータを送信するものとする。
【００５４】
図２に示すように、送信器では、送信データが「１」の場合、送信クロックの立下りに同期して送信インダクタに正の電流ＩTXを流し、送信データが「０」の場合、送信クロックの立下りに同期して送信インダクタに負の電流ＩTXを流す。
【００５５】
受信インダクタ１０５には、送信データが「１」のときに正の誘導電流ＩRXが流れ、送信データが「０」のとき負の誘導電流ＩRXが流れる。信号受信回路１０４は、この受信インダクタ１０５に流れる誘導電流ＩRXを検出し、受信インダクタ１０５に流れる誘導電流の方向に対応する送信されたデータを再生する。
（第１実施例）
図３は本発明の受信器の第１実施例の構成を示す回路図である。
【００５６】
図３に示すように、第１実施例の受信器は、受信インダクタ３１１と、受信インダクタ３１１の両端に接続された、第１の定電流源として動作するＮＭＯＳトランジスタ３０９及び第２の定電流源として動作するＮＭＯＳトランジスタ３１０と、受信インダクタ３１１に流れる誘導電流ＩRXを検出し、送信されたデータ（受信データ）を再生して出力する信号受信回路３１２と、定電流源として動作するＮＭＯＳトランジスタ３０９及び３１０に所定の電圧を供給する制御回路３１３とを有する構成である。
【００５７】
信号受信回路３１２は、受信インダクタ３１１で発生する誘導電流ＩRXから送信されたデータの極性を示す信号（サンプリング出力及びサンプリング反転出力）を受信クロックに同期して出力する差動センスアンプ回路と、差動センスアンプ回路の出力信号を受信クロックのタイミングで保持し、受信データを再生するＳＲラッチ回路とを備えている。なお、ＶＤＤは高電位電源電圧を示し、ＶＳＳは高電位電源電圧よりも低い低電位電源電圧を示している。
【００５８】
定電流源として動作するＮＭＯＳトランジスタ３０９及び３１０のソース端子には低電位電源電圧ＶＳＳが供給され、ゲート端子には制御回路３１３から所定の一定電圧である制御電圧が供給される。この制御電圧がＮＭＯＳトランジスタ３０９及び３１０が飽和領域で動作するような値に設定されたとき、本実施例の受信器は最も効果的に動作する。
【００５９】
差動センスアンプ回路は、ＰＭＯＳトランジスタ３０１〜３０４及びＮＭＯＳトランジスタ３０５〜３０８を用いて構成された、差動回路、信号保持回路及びプリチャージ回路を備えている。
【００６０】
差動回路は、ＮＭＯＳトランジスタ（第１のクロック入力トランジスタ）３０７及びＮＭＯＳトランジスタ（第２のクロック入力トランジスタ）３０８を備え、ＮＭＯＳトランジスタ３０７は第１の定電流源であるＮＭＯＳトランジスタ３０９と直列に接続され、ＮＭＯＳトランジスタ３０８は第２の定電流源であるＮＭＯＳトランジスタ３１０と直列に接続されている。ＮＭＯＳトランジスタ３０７及びＮＭＯＳトランジスタ３０８のゲート端子には受信クロックがそれぞれ入力される。
【００６１】
信号保持回路は、第１のインバータを構成するＰＭＯＳトランジスタ３０２及びＮＭＯＳトランジスタ３０５と、第２のインバータを構成するＰＭＯＳトランジスタ３０３及びＮＭＯＳトランジスタ３０６とを備えている。第１のインバータには差動回路のＮＭＯＳトランジスタ３０７を介して第１の電流源の電流が流れ、第２のインバータには差動回路のＮＭＯＳトランジスタ３０８を介して第２の電流源の電流が流れる。第１のインバータと第２のインバータとは、互いの入力端子と出力端子とが交差するように接続されることで正帰還回路を構成している。そのため、第１のインバータ及び第２のインバータは、受信インダクタ３１１から差動センスアンプ回路に取り込まれた信号を「１」または「０」の電圧レベルまで増幅する。この第１のインバータ及び第２のインバータの出力が、それぞれ差動センスアンプ回路の差動出力となる。
【００６２】
プリチャージ回路は、ＰＭＯＳトランジスタ３０２と並列に接続されたＰＭＯＳトランジスタ３０１、及びＰＭＯＳトランジスタ３０３と並列に接続されたＰＭＯＳトランジスタ３０４を備えている。ＰＭＯＳトランジスタ３０１及びＰＭＯＳトランジスタ３０４のゲートには受信クロックが入力され、受信クロックが「０」のときにオンし、信号保持回路が備える第１のインバータ及び第２のインバータの出力端をそれぞれ高電位電源電圧ＶＤＤ（データ「１」）にプルアップする。
【００６３】
定電流源であるＮＭＯＳトランジスタ３０９及び３１０は、受信インダクタ３１１で誘導電流ＩRXが発生していないとき、第１のインバータ及び第２のインバータに等しい電流を供給する。一方、受信インダクタ３１１で誘導電流ＩRXが発生すると、該誘導電流ＩRXによって第１のインバータまたは第２のインバータのいずれか一方に流れる電流が阻害され、第１のインバータと第２のインバータに流れる電流に差が生じる。すなわち、一方の定電流源には受信インダクタ３１１で発生した誘導電流ＩRXが流れ込むため、第１のインバータまたは第２のインバータのいずれか一方に流れる電流が低減する。そのため、第１のインバータと第２のインバータから出力される電位に差が生じる。上述したように第１のインバータと第２のインバータは正帰還回路を構成しているため、この２つのインバータから出力される電位差は増幅され、第１のインバータ及び第２のインバータからは「１」または「０」に相当する電圧が出力される。
【００６４】
この電位差の増幅過程において、第１のインバータからＮＭＯＳトランジスタ３０９に流れ込む電流または第２のインバータからＮＭＯＳトランジスタ３１０に流れ込む電流のいずれか一方がＮＭＯＳトランジスタ３０９及び３１０に流すことが可能な電流量（制限値）を越えると、その越えた分の電流が受信インダクタ３１１を介して該制限値を越えていない他方のインバータの方向へ流れ、該インバータに流れる電流を阻害する。
【００６５】
したがって、第１のインバータ及び第２のインバータが構成する正帰還回路による増幅作用に加えて、上述した制限値を越えた電流によるインバータに流れる電流の阻害作用により正帰還回路による増幅作用がさらに高められ、第１のインバータ及び第２のインバータの出力電位はより高速に「１」または「０」に確定する。
【００６６】
図４は図３に示した受信器の動作を示すタイミングチャートである。
【００６７】
図４に示すように、差動センスアンプ回路では、受信クロックが「０」の場合、差動回路のＮＭＯＳトランジスタ３０７及び３０８がオフし、プリチャージ回路のＰＭＯＳトランジスタ３０１及び３０４がオンして、信号保持回路が備える第１のインバータ及び第２のインバータの出力端がそれぞれデータ「１」にプリチャージされる。
【００６８】
続いて、受信クロックが「０」から「１」に変化すると、差動回路のＮＭＯＳトランジスタ３０７及び３０８がオンして差動センスアンプ回路が活性化（ＶＤＤからＶＳＳへの電流パスが形成）する。このとき、受信インダクタ３１１で誘導電流ＩRXが発生すると、該誘導電流ＩRXは第１の電流源または第２の電流源のいずれか一方に流れ込む。そのため、第１のインバータまたは第２のインバータのいずれか一方に流れる電流が低減し、第１のインバータ及び第２のインバータからは該電流差に対応する電圧が出力される。
【００６９】
例えば、誘導電流ＩRXが図３の上から下へ流れた場合、第１のインバータには第１の定電流源であるＮＭＯＳトランジスタ３０９により電流が流れ、第１のインバータの出力電圧（サンプリング反転出力）はプリチャージされた「１」から「０」の方向へ移動する。一方、第２の定電流源であるＮＭＯＳトランジスタ３１０には受信インダクタから誘導電流ＩRXが流れ込むため、第２のインバータには電流があまり流れず、第２のインバータの出力電圧（サンプリング出力）は、ほぼ「１」で維持される。
【００７０】
上述したように第１のインバータと第２のインバータとは正帰還回路を構成しているため、第１のインバータ及び第２のインバータの出力電圧は「１」または「０」の電圧レベルまで増幅されると共に、受信クロックが「１」となっている期間だけその値が保持（ラッチ）される。
【００７１】
すなわち、図３に示す差動センスアンプ回路は、受信クロックの立ち上がりに同期して誘導電流の方向を検出し、送信データの極性に対応する信号を差動出力する。差動センスアンプ回路の出力信号は受信クロックが「１」の期間だけ保持され、受信クロックが「０」に切り換わると「１」にプリチャージされる。
【００７２】
ＳＲラッチ回路は、互いの出力信号を一方の入力とする２つの２入力ＮＡＮＤゲートを備え、差動センスアンプ回路から差動出力された信号を受信クロックの立ち上がりに同期して保持することで受信データを再生する。
【００７３】
第１実施例の受信器によれば、受信インダクタ３１１で発生した誘導電流ＩRXを電流信号のまま信号受信回路３１２に取り込む構成であるため、誘導電流ＩRXを電圧信号に変換するための抵抗器や大きな寄生容量を持つＭＯＳトランジスタのゲート端子を受信インダクタ３１１に接続する必要がない。本実施例では、受信インダクタ３１１に比較的容量が小さいＭＯＳトランジスタのドレインやソースが接続されているため、受信インダクタ３１１で発生した誘導電流ＩRXの高周波成分が遮断されることがない。そのため、受信インダクタ３１１で発生する誘導電流ＩRXを減衰させることなく効果的に信号受信回路３１２で取り込むことが可能であり、高速なデータ伝送が可能になると共に、微小な誘導電流でもデータの伝送が可能になる。
【００７４】
したがって、受信インダクタ３１１で発生する誘導電流を増大させるために送信インダクタに流す電流を大きくすることなくデータを伝送できるため、送信器及び受信器を備える半導体装置全体の消費電力を低減できる。
【００７５】
ここで、図５に本実施例の受信器を用いた場合と図１１に示した従来の受信器を用いた場合の消費電力の測定結果を示す。図５に示すグラフの横軸は送信器と受信器の消費電力の和を示し、縦軸は１Ｇｂｐｓでデータを伝送したときの伝送誤り率を示している。
【００７６】
図５に示すように、本実施例の受信器を用いると、同一の誤り率を実現するのに必要な消費電力が従来の受信器を用いる場合に比べて６０％程度削減できることが分かる。
【００７７】
次に第１実施例の受信器の変形例について図６を用いて説明する。
【００７８】
図６は図３に示した定電流源及び信号受信回路を構成する各トランジスタの極性を反対にし、それに伴って回路の接続関係を逆にした構成である。この場合、図６に示すように定電流源として動作するトランジスタにはＰＭＯＳトランジスタが用いられる。また、図６に示す構成では、受信クロックが「１」のときが、差動センスアンプ回路の差動出力を「１」にプリチャージする期間となる。このような構成でも図３に示した受信器と同様に動作するため、上記と同様の効果を得ることができる。
【００７９】
なお、図３では定電流源にＮＭＯＳトランジスタを用い、図６では定電流源にＰＭＯＳトランジスタを用いる構成を示しているが、これらのＭＯＳトランジスタに代えて抵抗器を用いてもよい。そのような構成でも本実施例の受信器と同様の機能を実現することが可能であり、本実施例と同様の効果を得ることができる。
（第２実施例）
次に本発明の受信器の第２実施例について図面を用いて説明する。
【００８０】
図７は本発明の受信器の第２実施例の構成を示す回路図である。
【００８１】
第１実施例の受信器では、定電流源として動作するＮＭＯＳトランジスタのゲート端子に所定の制御電圧を供給する構成例を示した。第２実施例の受信器は、差動センスアンプ回路の差動出力と、定電流源として動作するＮＭＯＳトランジスタ３０９及び３１０のゲート端子とを接続した構成である。すなわち、第２実施例の受信器は、第１の電流源となるＮＭＯＳトランジスタ３０９のゲート端子が第１のインバータの入力端子及び第２のインバータの出力端子と接続され、第２の電流源となるＮＭＯＳトランジスタ３１０のゲート端子が第２のインバータの入力端子及び第１のインバータの出力端子と接続された構成である。その他の構成は第１実施例と同様であるため、その詳細な説明は省略する。
【００８２】
このような構成においても、第１実施例と同様に受信クロックが「０」の場合、第１のインバータと第２のインバータの出力がそれぞれ「１」にプリチャージされ、受信クロックが「０」から「１」に変化すると、信号受信回路３１２にて受信インダクタ３１１で発生する誘導電流ＩRXの取り込みが開始される。
【００８３】
そして、受信インダクタ３１１で誘導電流ＩRXが発生すると、第１実施例と同様に第１のインバータまたは第２のインバータのいずれか一方にのみ電流が流れ、受信インダクタ３１１で発生する誘導電流ＩRXの方向に対応して差動センスアンプ回路から「１」または「０」が出力される。
【００８４】
第２実施例の受信器では、差動センスアンプ回路の出力電圧が定電流源として動作するＮＭＯＳトランジスタのゲート端子に供給されるため、「１」に相当する電圧を出力しているインバータ、すなわち受信インダクタに誘導電流ＩRXが発生することで電流が低減したインバータに対して電流を供給していた定電流源のＮＭＯＳトランジスタがオフになる。この定電流源として動作するＮＭＯＳトランジスタがオフすると、対応するインバータの電流経路が無くなるために出力電圧が即時に「１」で確定する。したがって、第２実施例の受信器では差動センスアンプ回路の出力電位が第１実施例の構成よりもさらに高速に確定する。
【００８５】
差動センスアンプ回路の出力信号は第１実施例と同様にＳＲラッチ回路に供給され、ＳＲラッチ回路により受信データが再生される。
【００８６】
第２実施例の受信器は、第１実施例と同様の効果が得られると共に、差動センスアンプ回路の出力電位が第１実施例よりも高速に確定するため、より高速なデータ伝送が可能になる。
【００８７】
図８は図７に示した第２実施例の受信器の定電流源及び信号受信回路を構成する各トランジスタの極性を反対にし、それに伴って回路の接続関係を逆にした構成である。このような構成でも図７に示した回路と同様の機能を実現できる。
【図面の簡単な説明】
【００８８】
【図１】本発明の半導体装置が備える受信器の構成を示すブロック図である。
【図２】図１に示した受信器の動作を示すタイミングチャートである。
【図３】本発明の受信器の第１実施例の構成を示す回路図である。
【図４】図３に示した受信器の動作を示すタイミングチャートである。
【図５】第１実施例の受信器と従来の受信器の消費電力の測定結果を示すグラフである。
【図６】図３に示した第１実施例の受信器の変形例を示す回路図である。
【図７】本発明の受信器の第２実施例の構成を示す回路図である。
【図８】図７に示した第２実施例の受信器の変形例を示す回路図である。
【図９】インダクタ結合を利用する非接触インターフェースを用いてデータ伝送を行う送信器及び受信器の構成を示すブロック図である。
【図１０】図９に示した送信器の構成を示す回路図である。
【図１１】図９に示した受信器の従来の構成を示す回路図である。
【図１２】図１０に示した送信器及び図１１に示した受信器を用いてデータが伝送される様子を示すタイミングチャートである。
【符号の説明】
【００８９】
１０４、３１２    信号受信回路
１０５、３１１    受信インダクタ
１０６    定電流源
３０１〜３０４    ＰＭＯＳトランジスタ
３０５〜３１０    ＮＭＯＳトランジスタ
３１３    制御回路
【図１】
2008067288.tif 000003
【図２】
2008067288.tif 000004
【図３】
2008067288.tif 000005
【図４】
2008067288.tif 000006
【図５】
2008067288.tif 000007
【図６】
2008067288.tif 000008
【図７】
2008067288.tif 000009
【図８】
2008067288.tif 000010
【図９】
2008067288.tif 000011
【図１０】
2008067288.tif 000012
【図１１】
2008067288.tif 000013
【図１２】
2008067288.tif 000014