(57)【要約】【課題】小型で、かつパッケージの出力信号からのフィードバックが可能な半導体装置を提供する。【解決手段】半導体装置は、増幅回路２０が形成されるとともに該増幅回路２０の出力部と接続された第１パッド電極２１を有するＩＣチップ２と、第１パッド電極２１と接続されポリイミド膜１０６を介してＩＣチップ２の回路形成面上に配設された第１再配線１０１と、第１再配線１０１と接続されて増幅回路２０の出力を外部に取り出す半田ボール１０３とを備えるとともに、ＩＣチップ２上に設けられた第２パッド電極２２と、半田ボール１０３および第２パッド電極２２と接続されポリイミド膜１０６を介してＩＣチップ２の回路形成面上に配設された第２再配線１０２と、増幅回路２０の入力部と第２パッド電極２２を接続する配線と、から構成されて帰還信号を増幅回路２０へ入力する帰還回路を備える。【選択図】図２
2008060422.tif 000002
【特許請求の範囲】
【請求項１】
負帰還型の増幅回路が形成されたＩＣチップを、再配線層を有する表面実装型パッケージに実装してなる半導体装置であって、
前記ＩＣチップ上に形成され、前記増幅回路の出力部に接続された第１のパッド電極と、
前記表面実装型パッケージに設けられた外部電極と、
前記第１のパッド電極と前記外部電極とを電気的に接続する第１の再配線と、
前記ＩＣチップ上に形成され、前記増幅回路の帰還抵抗を介して該増幅回路の入力部に接続された第２のパッド電極と、
前記第２のパッド電極と前記外部電極とを電気的に接続する第２の再配線と
を備えた半導体装置。
【請求項２】
前記外部電極は、前記第１の再配線と前記第２の再配線との間の接続部に電気的に接続されたことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１の再配線と前記第２の再配線との間に、シールド用の導体パターンが設けられている
ことを特徴とする請求項１または請求項２のいずれかの項に記載の半導体装置。
【請求項４】
前記帰還抵抗の抵抗値をＲ１とし、前記第２の再配線の抵抗値をＲ２としたときに、Ｒ１及びＲ２がＲ２≪Ｒ１に設定されている
ことを特徴とする請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＩＣチップをパッケージ化した半導体装置に関する。
【背景技術】
【０００２】
半導体回路が形成されたＩＣチップを実装するためのパッケージとして、ほぼＩＣチップの大きさと等しいパッケージサイズを有するＣＳＰ（Chip Size Package）と呼ばれるタイプのパッケージがある。このＣＳＰでは、ＩＣチップをパッケージに実装する段階で、ＩＣチップの回路形成面上に絶縁層を介して再配線を配設して、この再配線によりＩＣチップ上に設けたパッド電極とパッケージの外部電極（半田ボール）間や、パッド電極同士を電気的に接続している（例えば、特許文献１〜３参照）。こうした構成によって、ＣＳＰは、ＩＣチップ上の回路パターンの自由度を高められるとともに、外部電極を外周部だけでなくＩＣチップの真上にも設置できることからパッケージを小型化することを可能にしている。
【特許文献１】特開２００４−６４０１６号公報
【特許文献２】特開２００４−２２６５２号公報
【特許文献３】特開平８−３１９８２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ところで、上記半導体回路として負帰還型の増幅回路がある。この種の増幅回路では、出力信号を入力に負帰還させることにより、増幅動作の安定化を図ると共に出力波形歪み等を改善している。この負帰還を実現するために、従来は、ＩＣチップ内において増幅回路直後の出力信号を帰還信号として増幅回路の入力段に戻すという構成が用いられることが多い。しかしながら、このような構成では、パッケージの外部電極とＩＣチップのパッド電極との間の配線にインピーダンスが存在するため、上記帰還信号と、実際にパッケージから出力される信号との間に電圧の差が生じることとなり、これによってパッケージ出力に対するフィードバックの精度が低下してしまう。
【０００４】
この問題は、特に上記のインピーダンスが大きい場合や、大電流信号を外部に出力する場合に顕著に表れてくる。例えば、ＣＳＰにおいて出力用トランジスタから離れて半田ボールが配置された構造にすると、トランジスタと半田ボールをつなぐ再配線が長くなることからこの再配線のインピーダンスが無視できなくなり、出力用トランジスタから大電流を流した時に帰還信号の電圧がパッケージ出力電圧から大きく異なって、正確なフィードバックが実現されなくなる結果、パッケージの出力信号に歪みが生ずることとなってしまう。
【０００５】
本発明は上記の点に鑑みてなされたものであり、その目的は、小型で、かつ半導体回路（帰還型増幅回路）の出力信号を有効に帰還させることが可能な半導体装置を提供することにある。
【課題を解決するための手段】
【０００６】
本発明は上記の課題を解決するためになされたものであり、請求項１に記載の発明は、負帰還型の増幅回路が形成されたＩＣチップを、再配線層を有する表面実装型パッケージに実装してなる半導体装置であって、前記ＩＣチップ上に形成され、前記増幅回路の出力部に接続された第１のパッド電極と、前記表面実装型パッケージに設けられた外部電極と、前記第１のパッド電極と前記外部電極とを電気的に接続する第１の再配線と、前記ＩＣチップ上に形成され、前記増幅回路の帰還抵抗を介して該増幅回路の入力部に接続された第２のパッド電極と、前記第２のパッド電極と前記外部電極とを電気的に接続する第２の再配線とを備えた半導体装置の構成を有する。
【０００７】
この発明に係る半導体装置において、増幅回路などの制御回路からの出力信号は第１のパッド電極と第１の再配線を通って半田ボールから出力され、一方、帰還信号は半導体装置の出力端子である半田ボールで取り出されて、第２の再配線と第２のパッド電極を通って制御回路への入力として戻される。このように、半導体装置の出力端子から帰還信号を得ているので、半導体装置の出力信号に対して正確なフィードバックをかけることができる。また、ＩＣチップと半導体装置の出力端子とをつなぐ部分の帰還回路および出力用の配線には、回路形成面上に配置可能な再配線を用いているので、出力端子を半田ボールとして回路形成面の上部に配置することができる。すなわち、出力端子からのフィードバックが可能な半導体装置のサイズをＩＣチップ程度の大きさに小型化できるとともに、再配線のパターンの自由度が増すというメリットが得られる。
【０００８】
また、請求項２に記載の発明は、請求項１に記載の半導体装置において、前記外部電極は、前記第１の再配線と前記第２の再配線との間の接続部に電気的に接続されたことを特徴とする。
この発明において、半導体装置の出力端子（パッケージの外部端子）から帰還信号を得ることが可能になり、外部電極を介することなく帰還信号が第１再配線から第２再配線へ伝達することを防止できる。従って、出力信号を帰還信号に忠実に反映させ、フィードバックの精度を向上させることが可能になる。
【０００９】
また、請求項３に記載の発明は、請求項１または請求項２のいずれかの項に記載の半導体装置において、前記第１の再配線と前記第２の再配線との間に、シールド用の導体パターンが設けられていることを特徴とする。
この発明において、上記の導体パターンが存在することにより、第１の再配線を流れる出力信号と第２の再配線を流れる帰還信号が電磁的に結合して相互に影響を及ぼし合うことが防止される。すなわち、導体パターンは帰還回路の一部である第２の再配線を他から遮蔽するシールドとして機能する。これによって、高精度のフィードバックを実現することが可能である。なお、上記導体パターンは、少なくとも第１および第２の再配線と同じ層（再配線層）に形成されている。
【００１０】
また、請求項４に記載の発明は、請求項１に記載の半導体装置において、前記帰還抵抗の抵抗値をＲ１とし、前記第２の再配線の抵抗値をＲ２としたときに、Ｒ１及びＲ２がＲ２≪Ｒ１に設定されていることを特徴とする。
この発明において、帰還抵抗Ｒ１に比べて配線抵抗Ｒ２は十分に小さく無視できる程度の値であるので、帰還回路全体での帰還抵抗値Ｒ１＋Ｒ２はほぼＲ１に等しい値となっている。したがって、半導体装置の出力端子からフィードバックをかける構成でも、ＩＣチップの回路設計に忠実なフィードバックが可能である。再配線はチップ内のメタル配線に比べて膜厚が厚いので、第２の再配線の抵抗値Ｒ２は容易に上記の条件に設定できる。
【発明の効果】
【００１１】
本発明によれば、小型で、かつ半導体回路（帰還型増幅回路）の出力信号を有効に帰還させることが可能な半導体装置を実現することができる。
【発明を実施するための最良の形態】
【００１２】
以下、図面を参照しながら本発明の実施形態について詳しく説明する。
図１は、本発明の一実施形態による半導体装置１の全体的な構成を示す平面図である。また、図２は、図１の破線部分の詳細な構成を示した図であり、同図（ａ）は平面図、同図（ｂ）は（ａ）の一点鎖線Ａ−Ａ’に沿った断面図をそれぞれ表している。
【００１３】
半導体装置１は、再配線層を有する表面実装型パッケージの一種であるＣＳＰ(Chip Size Package)にＩＣチップ２が実装されて構成され、またこのＣＳＰの外部電極である多数の半田ボール１０３が半導体装置１の片方の面上に行列状に配列されて設けられている。半田ボール１０３は半導体装置１の各種入出力端子であり、ＩＣチップ２側のパッド電極と後述する再配線によって接続されている。再配線を用いることで半田ボール１０３はパッド電極の位置による制約を受けることなくＩＣチップ２の上部に配置可能となり、半導体装置１のサイズはＩＣチップ２のサイズとほぼ等しくなっている。
【００１４】
ＩＣチップ２上には、負帰還型の増幅回路２０を含む各種の半導体回路が半導体微細加工技術を利用して形成されている。また、ＩＣチップ２上には、増幅回路２０の出力部と電気的に接続された第１パッド電極２１と、増幅回路２０の入力部と帰還抵抗２３を介して電気的に接続された第２パッド電極２２が形成されている。第１パッド電極２１と第２パッド電極２２の材質としては、例えばチタンやアルミを用いる。
【００１５】
ＩＣチップ２の回路形成面の表面には、第１パッド電極２１および第２パッド電極２２の部分にスルーホールを有する、所定の膜厚（例えば１０μｍ）のパッシベーション膜１０５とポリイミド膜１０６が設けられる。パッシベーション膜１０５としては、例えば酸化シリコンや窒化シリコンなどを用いる。このパッシベーション膜１０５とポリイミド膜１０６は、ＩＣチップ２上の各回路とポリイミド膜１０６上に形成される再配線層１００とを絶縁する絶縁層として機能する。
【００１６】
ポリイミド膜１０６上の再配線層１００は、第１パッド電極２１と半田ボール１０３とを電気的に接続する第１再配線１０１、および第２パッド電極２２と半田ボール１０３とを電気的に接続する第２再配線１０２からなる配線パターンを有している。また、第１再配線１０１と第２再配線１０２の間に、増幅回路２０内の固定電位、例えば電源またはグランド電位に接続されるシールド用再配線１０４が第２再配線１０２に沿って設けられている。これにより、第１再配線１０１と第２再配線１０２との間の寄生容量または寄生インダクタ成分を介して帰還信号が第１再配線１０１から第２再配線１０２にリークする現象を防止する。ただし、シールド用再配線１０４は必要に応じて設ければよい。再配線層１００は、例えば材質として銅を用い、膜厚は５μｍである。
【００１７】
再配線層１００の上部には、半田ボール１０３が形成されるべき部分にスルーホールを有する封止用樹脂１０７が設けられる。そして、半田ボール１０３が上記スルーホール部に形成されて、第１再配線１０１と第２再配線１０２に電気的に接続される。封止用樹脂１０７の材質は、例えばエポキシ樹脂などを用いる。
ここで、半田ボール１０３は、第１再配線１０１と第２再配線１０２との間の接続部に電気的に接続されており、これにより、半田ボール１０３に現れた出力信号が第２再配線に伝達されるようになっている。換言すれば、第１再配線１０１と第２再配線１０２とは、半田ボール１０３に対する接続点を除いては別個の独立した配線として形成されており、これら第１再配線１０１および第２再配線１０２との間には、上記接続点を除けば電気的な接続点が存在しないように形成されている。すなわち、半田ボール１０３が増幅回路２０の出力ノードとなり、第２再配線１０２が増幅回路２０の出力ノードの出力信号を増幅回路２０の入力部に帰還する経路になる。
【００１８】
なお、上記の構成を有する半導体装置１の製造方法としては、従来用いられている一般的な製造方法を適用できる。
すなわち、まず、半導体回路が形成されたシリコン基板の回路形成面上に全面にパッシベーション膜１０５を形成し、フォトリソグラフィにより所定箇所にスルーホールを設ける。次に、このパッシベーション膜１０５上に全面にポリイミド膜１０６を塗布し、同様にフォトリソグラフィにより所定箇所にスルーホールを設ける。次にＵＢＭ（Under Barrier Metal）を全面にスパッタにて成膜する。これは後の銅メッキのための導電膜となり且つパッドのアルミのメッキ液による腐食から防ぐためである。
【００１９】
次いで、上記のポリイミド膜１０６上に全面にフォトレジストを塗布し、第１再配線１０１、第２再配線１０２、シールド用再配線１０４の各配線パターンの開口形状を有するようにフォトリソグラフィにより上記フォトレジストをパターンニングした上で、開口部に銅を電界メッキで形成して、第１再配線１０１、第２再配線１０２、シールド用再配線１０４とする。そして、レジスト除去後、銅のメッキをマスクとしてＵＢＭをエッチング除去して再配線が完成する。
【００２０】
最後に、基板全面に封止用樹脂１０７を塗布、硬化させて、上層の余分な樹脂膜を除去するか、または所定箇所にスルーホールを形成して銅配線の一部端子となる部分を表出させ半田ボール１０３を接合させた後、基板を切断して半導体装置１を得る。
【００２１】
図３は、半導体装置１の増幅回路２０の構成を示した図である。
同図において、帰還抵抗２３、入力抵抗２４、演算増幅器２６、ＰＷＭ（Pulse Width Modulation）変調回路２７、出力用ＰＭＯＳバッファトランジスタ２５ＡおよびＮＭＯＳバッファトランジスタ２５Ｂは、負帰還型のＤ級増幅回路を構成する。具体的に構成を説明すると、入力抵抗２４の一端は入力端子に接続され、その他端は入力段を構成する演算増幅器２６の反転入力部に接続され、この演算増幅器２６の非反転入力部には基準電圧（明示していない基準電圧発生回路の出力電圧（ＶＤＤ／２など））が与えられる。
【００２２】
演算増幅器２６の出力部は、ＰＷＭ変調回路２７の入力部に接続される。このＰＷＭ変調回路２７は、入力抵抗２４および演算増幅器２６を介して入力する入力信号をＰＷＭ変調して、その信号成分がパルス幅に反映されたパルス信号を出力するものである。このパルス信号は、ＰＭＯＳバッファトランジスタ２５ＡおよびＮＭＯＳバッファトランジスタ２５Ｂのゲートにそれぞれ与えられる。
【００２３】
ＰＭＯＳバッファトランジスタ２５Ａのソースは電源ＶＤＤに接続され、ＮＭＯＳバッファトランジスタ２５Ｂのソースはグランドに接続される。これらＰＭＯＳバッファトランジスタ２５ＡおよびＮＭＯＳバッファトランジスタ２５Ｂの各ドレインは、互いに接続されて本増幅回路２０の出力部を構成し、第１パッド電極２１に配線を介して接続される。
【００２４】
第１パッド電極２１と半田ボール１０３との間は、第１再配線１０１により電気的に接続される。即ち、第１再配線１０１の一端は第１パッド電極２１に接続され、その他端は半田ボール１０３に接続される。また、半田ボール１０３と第２パッド電極２２との間は第２再配線１０２により電気的に接続される。即ち、第２再配線１０２の一端は半田ボール１０３に接続され、その他端は第２パッド電極２２に接続される。この第２パッド電極２２には帰還抵抗２３の一端が接続され、その他端は演算増幅器２６の反転入力部に接続される。
【００２５】
このように、本実施形態によれば、ＣＳＰの半導体装置１において、増幅回路２０からの出力信号は、第１パッド電極２１と第１再配線１０１と半田ボール１０３を介して外部に出力され、一方、増幅回路２０の出力信号は、帰還信号として半田ボール１０３で取り出されて、第２再配線１０２と第２パッド電極２２と帰還抵抗２３を介して増幅回路２０の入力部に戻される。これにより、帰還信号が半導体装置１の外部電極である半田ボール１０３から得られるので、半導体装置１の出力信号に対して正確なフィードバックをかけることができ、この出力信号を有効に帰還させることが可能になる。従って、波形歪み等を有効に改善することができ、増幅特性を一層改善することが可能になる。
【００２６】
また、第２再配線１０２は膜厚と配線幅が大きく設定されているとともに、材質に抵抗率の低い銅を用いていることから、抵抗値として例えば数１０ｍΩと小さい値にすることができる。これにより、帰還抵抗２３の抵抗値に比べて第２再配線１０２の抵抗値は小さいので無視でき、回路設計時に決定した帰還抵抗２３によってフィードバックを正確に行うことができる。本実施形態では、帰還抵抗の抵抗値Ｒ１と第２再配線の抵抗値Ｒ２が、Ｒ２＜Ｒ１／１００に設定されている。ただし、この例に限定されず、必要とするフィードバック精度を得ることを限度として、これら抵抗値を少なくともＲ２≪Ｒ１となるように適切に設定すればよい。
【００２７】
また、演算増幅器２６に対して負帰還が行われることにより、半導体装置１の出力を歪みのない安定したものにすることができる。また、シールド用再配線１０４によって、帰還信号の流れる第２再配線１０２が出力信号線である第１再配線１０１から遮蔽されるので、帰還信号はノイズの影響を受けにくくなって高精度のフィードバックが可能である。
【００２８】
以上、図面を参照してこの発明の一実施形態について詳しく説明してきたが、具体的な構成は上述のものに限られることはなく、この発明の要旨を逸脱しない範囲内において様々な設計変更等をすることが可能である。
例えば、配線の抵抗値が適切に設定できれば、第１再配線または第２再配線をボンディングワイヤで代用してもよい。
【図面の簡単な説明】
【００２９】
【図１】本発明の一実施形態による半導体装置の全体的な構成を示す平面図である。
【図２】図１の破線部分の詳細な構成を示した平面図および断面図である。
【図３】本発明の一実施形態による半導体装置の増幅回路の構成図である。
【符号の説明】
【００３０】
１…半導体装置  ２…ＩＣチップ  ２０…増幅回路  ２１…第１パッド電極  ２２…第２パッド電極  ２３…帰還抵抗  ２４…入力抵抗  ２５Ａ、Ｂ…出力用バッファトランジスタ  ２６…演算増幅器  ２７…ＰＷＭ変調回路  １００…再配線層  １０１…第１再配線  １０２…第２再配線  １０３…半田ボール（外部電極）  １０４…シールド用再配線  １０５…パッシベーション膜  １０６…ポリイミド膜  １０７…封止用樹脂
【図１】
2008060422.tif 000003
【図２】
2008060422.tif 000004
【図３】
2008060422.tif 000005