(57)【要約】【課題】複数の電源系を有する半導体装置の設計において、ＥＳＤ解析をより精密に実行可能なＥＳＤ解析装置を提供する。【解決手段】ＥＳＤ解析装置は、回路シミュレーション部２６と境界セル探索部２７と評価部２８とを具備する。回路シミュレーション部２６は、複数の電源系の回路２、３を有する半導体集積回路の設計データの、異なる二つの電源系のパッド１１、２１間にＥＳＤ電流またはＥＳＤ電圧が印加されたときの、パッド１１、２１間における複数の電流経路内での電位を求める。境界セル探索部２７は、異なる二つの電源系の回路２、３間で信号の入出力を行う境界セル３１を、異なる二つの電源系の回路２、３の各々について探索する。評価部２８は、求められた複数の電流経路内における電位と、探索された回路の各々の境界セル３１とに基づいて、回路２、３の各々の境界セル３１に印加される電圧の電位差を求めてＥＳＤ耐量を評価する。【選択図】図４
2008108091.tif 000002
【特許請求の範囲】
【請求項１】
複数の電源系の回路を有する半導体集積回路の設計データの、異なる二つの電源系のパッド間にＥＳＤ（Ｅｌｅｃｔｒｏｓｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ）電流またはＥＳＤ電圧が印加されたときの、前記パッド間における複数の電流経路内における電位を求める回路シミュレーション部と、
前記異なる二つの電源系の回路間で信号の入出力を行う境界セルを、前記異なる二つの電源系の回路の各々について探索する境界セル探索部と、
求められた前記複数の電流経路内における電位と、探索された前記回路の各々の境界セルとに基づいて、前記回路の各々の境界セルに印加される電圧の電位差を求めてＥＳＤ耐量を評価する評価部と
を具備する
ＥＳＤ解析装置。
【請求項２】
請求項１に記載のＥＳＤ解析装置において、
前記評価部は、前記異なる二つの電源系間に存するすべての対となる前記境界セルの前記電位差を求める
ＥＳＤ解析装置。
【請求項３】
請求項１又は２に記載のＥＳＤ解析装置において、
前記回路シミュレーション部は、前記異なる二つの電源系に属するすべての前記パッドの組み合わせについて、前記回路シミュレーションを行い、
前記評価部は、前記すべてのパッドの組み合わせの各々について、対応する前記境界セル間の前記電位差の最大値と基準値とを比較してＥＳＤ耐量を評価する
ＥＳＤ解析装置。
【請求項４】
請求項１乃至３のいずれか一項に記載のＥＳＤ解析装置において、
前記回路シミュレーション部は、前記複数の電源系におけるすべての組み合わせについて、前記異なる二つの電源系として、前記回路シミュレーションを行い、
前記評価部は、前記複数の電源系におけるすべての組み合わせについて、ＥＳＤ耐量を評価する
ＥＳＤ解析装置。
【請求項５】
請求項１乃至４のいずれか一項に記載のＥＳＤ解析装置において、
前記設計データから、前記パッド間及び前記パッドと前記境界セル間に存する配線抵抗、電源間保護素子の回路要素を抽出する回路要素抽出部を更に具備し、
前記回路シミュレーション部は、前記回路要素抽出部が抽出した前記回路要素に基づいて、前記回路シミュレーションを行う
ＥＳＤ解析装置。
【請求項６】
請求項５に記載のＥＳＤ解析装置において、
前記回路要素抽出部は、前記配線抵抗、前記電源間保護素子をすべて抵抗とみなして前記回路要素を抽出する
ＥＳＤ解析装置。
【請求項７】
請求項６に記載のＥＳＤ解析装置において、
前記回路要素抽出部は、予め算出された前記電源保護素子の抵抗率と前記電源保護素子のサイズとに基づいて、前記電源間保護素子を抵抗に換算する
ＥＳＤ解析装置。
【請求項８】
請求項１に記載のＥＳＤ解析装置において、
前記境界セル探索部は、前記半導体集積回路に含まれる各セルから電源に至る電源配線の前記パッドからの等電位追跡、及びセル間入出力信号の等電位追跡により前記境界セルを探索する
ＥＳＤ解析装置。
【請求項９】
コンピュータを請求項１乃至８のいずれか１項に記載のＥＳＤ解析装置として機能させるプログラム。
【請求項１０】
（ａ）第１電源配線と第１共通電源配線とに接続された第１回路と、第２電源配線と第２共通電源配線とに接続され前記第１回路と信号の入出力を行う第２回路と、前記第１電源配線に接続された少なくとも一つの第１電源パッドと、前記第２電源配線に接続された少なくとも一つの第２電源パッドと、前記第１電源パッドと前記第１共通電源配線との間に設けられた少なくとも一つの第１電源間保護素子と、前記第２電源パッドと前記第２共通電源配線との間に設けられた少なくとも一つの第２電源間保護素子とを具備する半導体集積回路の設計データについて、ＥＳＤ（Ｅｌｅｃｔｒｏｓｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ）解析の対象とする一つの前記第１電源パッドと、一つの前記第２の電源パッドとを特定するステップと、
（ｂ）前記特定された第１電源パッドから前記特定された第２電源パットまでの複数の電流経路を示す抵抗網と、前記特定された第１電源パッドと前記特定された第２電源パッドとの間に印加される電流または電圧とに基づいて、前記抵抗網内における電位を求める回路シミュレーションを実行するステップと、
（ｃ）前記第２回路と信号の入出力を行う第１回路に属する第１境界セルと、前記第１境界セルと信号の入出力を行う第２回路に属する第２境界セルとを当該設計データから探索するステップと、
（ｄ）求められた前記抵抗網内における電位と、探索された前記第１境界セル及び前記第２境界セルとに基づいて、前記第１電源配線の前記第１境界セルへの接続部での電位と、前記第２電源配線の前記第２境界セルへの接続部での電位との電位差を求めるステップと、
（ｅ）前記電位差によりＥＳＤ耐量を評価するステップと
を具備する
ＥＳＤ解析方法をコンピュータに実行させるＥＳＤ解析プログラム。
【請求項１１】
請求項１０に記載のＥＳＤ解析プログラムにおいて、
前記（ａ）ステップ乃至前記（ｄ）ステップは、すべての前記第１電源パッドと前記第２電源バッドとの組み合わせについて繰り返される
ＥＳＤ解析プログラム。
【請求項１２】
請求項１０又は１１に記載のＥＳＤ解析プログラムにおいて、
前記（ｂ）ステップは、
（ｂ１）予め、前記第１電源間保護素子及び前記第２電源間保護素子を抵抗に置き換えるステップを備える
ＥＳＤ解析プログラム。
【請求項１３】
請求項１２に記載のＥＳＤ解析プログラムにおいて、
前記ステップ（ａ）における半導体集積回路の設計データは、第３電源配線と、前記第３電源配線に接続された少なくとも一つの第３電源パッドと、前記第３電源配線と前記第１共通電源配線又は前記第２共通電源配線との間に設けられた少なくとも一つの第３電源間保護素子とをさらに具備し、
前記（ｂ）ステップは、
（ｂ２）予め、前記第３電源間保護素子を前記第１電源間保護素子及び第２電源間保護素子より抵抗値の高い抵抗に置き換えるステップを備える
ＥＳＤ解析プログラム。
【請求項１４】
請求項１２または１３に記載のＥＳＤ解析プログラムにおいて、
前記（ｂ１）ステップは、
（ｂ１１）予め算出された前記第１電源間保護素子及び前記第２電源間保護素子の抵抗率とサイズとに基づいて、前記第１電源間保護素子及び前記第２電源間保護素子を抵抗に換算するステップを含む
ＥＳＤ解析プログラム。
【請求項１５】
（ｆ）論理合成工程と自動レイアウト工程を行い、半導体集積回路の設計データを作成するステップと、
（ｇ）前記設計データに基づいて、請求項１０乃至１４のいずれか一項に記載のＥＳＤ解析プログラムによりＥＳＤチェックを行うステップと
を具備する
半導体装置の設計方法。
【請求項１６】
請求項１５に記載の半導体装置の設計方法において、
前記（ｆ）ステップは、
（ｆ１）前記自動レイアウト工程における電源配線工程後に生成される電源配線済み設計データに基づいて、請求項１０乃至１４のいずれか一項に記載のＥＳＤ解析プログラムによりＥＳＤチェックを行うステップを備える
半導体装置の設計方法。
【請求項１７】
請求項１６に記載の半導体装置の設計方法において、
前記（ｆ）ステップは、
（ｆ２）各位置に境界セルを配置したときの出力側の境界セルと入力側の境界セルとの電位差をＥＳＤ解析により予測し、その電位差が予め決定された電位差基準の上限を超えないと予想される境界セルの配置位置を境界セル配置位置制約データとして記録するステップと、
（ｆ３）前記境界セル配置位置制約データに基づいて、境界セルを配置するステップと
を備える
半導体装置の設計方法。
【請求項１８】
請求項１５乃至１７のいずれか一項に記載の半導体装置の設計方法において、
（ｈ）前記ＥＳＤチェックにより問題が発生した場合、リペアを実行するステップを更に具備する
半導体装置の設計方法。
【請求項１９】
請求項１８に記載の半導体装置の設計方法において、
前記リペアは、前記自動レイアウト工程の少なくとも一部をやり直す方法、前記第１境界セル及び前記第２境界セルのうちの前記問題が発生した異常境界セルを前記抵抗網内における前記問題が発生しない位置へ移動する方法、前記異常境界セルの前に保護素子を付加する方法、電源配線と共通電源配線の配線抵抗を下げる方法、及び異なる電源間の境界付近に電源間保護素子を追加する方法のうちの少なくとも一つである
半導体装置の設計方法。
【請求項２０】
（ｉ）請求項１５乃至１９のいずれか一項に記載の半導体装置の設計方法を実行して、レイアウトデータを作成するステップと、
（ｊ）前記レイアウトデータに基づいて作成されたマスクを用いて、半導体基板上に成膜された膜に対してリソグラフィ処理を行うステップと
を具備する
半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＥＳＤ解析装置、ＥＳＤ解析プログラム、半導体装置の設計方法、半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置の設計において、ＥＳＤ（Ｅｌｅｃｔｒｏｓｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ）解析を行うことが知られている。例えば、特開２００５−１９６４６８号公報に、半導体集積回路の静電放電の解析装置および解析プログラムが開示されている。この半導体集積回路の静電放電の解析装置は、抵抗網生成部と、保護回路生成部と、解析部を有する。抵抗網生成部は、半導体集積回路の論理セル領域に、電源配線の配線ピッチ、配線幅とシート抵抗に基づいて電源配線の等価回路である抵抗網を生成する。保護回路生成部は、前記半導体集積回路のＩ／Ｏセル領域に配置される保護素子とパッドが前記抵抗網に接続する静電放電保護回路網を生成する。解析部は、前記パッドのパッド間を静電放電に相当する電流が流れた際の前記パッド間の電圧を計算する。
【０００３】
この従来技術によるＥＳＤ解析フローは以下の通りである。まず、ＬＳＩの電源配線を抵抗でモデル化して、グリッド状の電源モデル（抵抗網）を生成する。次に、ＥＳＤ保護素子及びパッドを含むＩ／Ｏセルモデルを上記電源モデルに接続して、ＥＳＤ保護回路モデル（静電放電保護回路網）を生成する。このＥＳＤ保護回路モデルに対して、二つのパッド間の最短経路探索を行い、パッド間の電位差を算出する。
【０００４】
近年、ＬＳＩの省電力化が非常に重要になってきている。そのために、例えばチップ内において、使用されていない回路領域をＯＦＦ状態に変更する、又は、供給電圧を下げる技術が用いられている。その場合、チップ内の回路は複数の回路領域に分割される。そして、各回路領域は、異なる電源系に属する。各電源系は、独立に制御される。このようなチップでは、一方の電源系から他方の電源系へ信号を入出力するセル（境界セル）が、ＥＳＤの影響を受けやすい、という問題がある。例えば、出力側の電源系の境界セルとしてＣＭＯＳインバータを用い、入力側の電源系の境界セルとしてＣＭＯＳインバータを用いた場合、出力側のＣＭＯＳインバータから入力側のＣＭＯＳインバータへＥＳＤの印加に伴う貫通電流が流れるおそれがある。その場合、入力側のＣＭＯＳインバータのゲート酸化膜が絶縁破壊を起こすおそれがある。境界セルにおけるＥＳＤの影響を適切に解析することが可能な技術が望まれる。
【０００５】
関連する技術として、特開２００４−２８２０５８号公報に半導体集積回路装置、半導体集積回路装置の設計方法が開示されている。この半導体集積回路装置は、第１の電力供給配線と、第２の電力供給配線と、前記第１及び第２の電力供給配線の間において電力を供給される第１の回路部と、第３の電力供給配線と、第４の電力供給配線と、前記第３及び第４の電力供給配線の間において電力を供給される第２の回路部と、前記第１の回路部内に形成された第１のインターフェース回路部と、前記第２の回路部内に形成され前記第１のインターフェース回路部との間において信号の入力及び／もしくは出力を行う第２のインターフェース回路部とを備える。前記第２の電力供給配線と前記第４の電力供給配線は接続されている。前記第１のインターフェース回路部近傍に前記第２のインターフェース回路部が配置されている。
【特許文献１】特開２００５−１９６４６８号公報
【特許文献２】特開２００４−２８２０５８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
特開２００５−１９６４６８によるＥＳＤ解析は、単一電源であれば、ＥＳＤ印加時に電源保護素子に印加される電圧が所定の電圧以下になるようにＥＳＤ保護回路を設計すればよい。その場合、セルには電源保護素子に係る電圧以上の電圧は印加されないので、問題は発生しない。しかし、その従来技術のＥＳＤ解析を、複数の電源系を有する半導体装置に適用した場合、次のような問題が起こり得る。
【０００７】
図１は、従来技術のＥＳＤ解析を複数の電源系を有する半導体装置に適用した場合の問題点を説明する回路モデル図である。半導体装置１０１は、Ｉ／Ｏ領域１０４とコア領域１０５とを具備する。Ｉ／Ｏ領域１０４とコア領域１０５とは、第１電源系の回路領域１０２（ＶＤＤ１）と第２電源系の回路領域１０３（ＶＤＤ２）とに分かれている。回路領域１０２のＩ／Ｏ領域１０４は、複数のパッド１１１と複数のＥＳＤ保護素子１１２とを備えている。回路領域１０３のＩ／Ｏ領域１０４は、複数のパッド１２１と複数のＥＳＤ保護素子１２２を備える。回路領域１０２のコア領域１０５と回路領域１０３のコア領域１０５とは、境界セル１３１でデータ通信可能に接続されている。例えば、境界セル１３１の一方（境界セル１３１ｏｕｔ）は回路領域１０２に、境界セル１３１の他方（境界セル１３１ｉｎ）は回路領域１０３に属している。
【０００８】
図１のように異なる電源系の回路領域１０２、１０３の間にＥＳＤが印加されると、境界セル１３１間には、二つの電源保護素子に印加される電圧の和の電位差が生じる場合がある。図１において、ＥＳＤ電流入口としてのパッド１１１ＡとＥＳＤ電流出口としてのパッド１２１Ｂとの間にＥＳＤが印加された場合を考える。ＶＤＤ１電源系の回路領域１０２はＥＳＤ保護素子１１２−１、１１２−２を、ＶＤＤ２電源系の回路領域１０３はＥＳＤ保護素子１２２−１、１２２−２をそれぞれ有する。従って、電流の流れるルートとしては、「パッド１１１Ａ→ＥＳＤ保護素子１１２−１→ＥＳＤ保護素子１２２−１→パッド１２１Ｂ」、「パッド１１１Ａ→ＥＳＤ保護素子１１２−２→ＥＳＤ保護素子１２２−１→パッド１２１Ｂ」、「パッド１１１Ａ→ＥＳＤ保護素子１１２−１→ＥＳＤ保護素子１２２−２→パッド１２１Ｂ」、「パッド１１１Ａ→ＥＳＤ保護素子１１２−２→ＥＳＤ保護素子１２２−２→パッド１２１Ｂ」のような４通りが考えられる。従って、ＥＳＤ保護素子１１２−１のＶＤＤ１電源系側の端子とＥＳＤ保護素子１１２−２のＶＤＤ１電源系側の端子と間には電位差が生じる。その結果、回路領域１０２におけるＥＳＤ保護素子１１２−１とＥＳＤ保護素子１１２−２と間の配線にも電流が流れ、電位差が生じる。したがって、境界セル１３１ｏｕｔのＶＤＤ１電源系側の端子の電位は、ＥＳＤ保護素子１１２−１・境界セル１３１ｏｕｔ間の配線抵抗と、ＥＳＤ保護素子１１２−２・境界セル１３１ｏｕｔ間の配線抵抗とによって決まることになる。すなわち、ＥＳＤ保護素子１１２−１・境界セル１３１ｏｕｔ間、ＥＳＤ保護素子１１２−２・境界セル１３１ｏｕｔ間の配線抵抗をも盛り込んだ回路シミュレーションを行わなければ求まらない。境界セル１３１ｉｎのＶＤＤ２電源系側の端子の電位も同様である。すなわち、従来技術のＥＳＤ解析を、複数の電源系を有する半導体装置に適用した場合、適切なＥＳＤ解析を行えないと考えられる。
【０００９】
更に、特開２００５−１９６４６８号公報によるＥＳＤ解析を、複数の電源系を有する半導体装置に適用した場合、次のような問題も起こり得る。第一には、異なる電源間の信号受け渡しを行う境界セルにおいてゲート破壊（ゲート酸化膜の絶縁破壊）が起こるかどうかを決める電位差を明示的に解析できない。これは、異なる電源間の境界セルの情報や、境界セルの電位を出力していないため、境界セル間の電位差を出力することが出来ないからである。
【００１０】
第二には、このＥＳＤ解析では、パッド間の最短経路の情報しか出力されず、その他の経路においてゲート破壊が起こる可能性のある境界セルがあってもそれを見つけることができない。これは、二つのパッド間の最短経路を探索することによりＥＳＤチェックを行うため、最短経路以外にＥＳＤに関して危険な箇所があっても考慮することが出来ないためである。
【００１１】
第三には、パッド間の電位差に対して基準を設けなければならないため、制約が必要以上に厳しくなり、設計の自由度が低くなることがある。これは、実際にゲート破壊が起きるかどうかを決めるのは境界セル間の電位差であるにも関わらず、最短経路のパッド間電位差に基づいて基準を設定しているためである。
【００１２】
複数の電源系を有する半導体装置の設計において、ＥＳＤ解析をより精密に実行することが可能な技術が望まれる。複数の電源系を有する半導体装置の設計において、ＥＳＤ基準を緩和でき、半導体装置の設計の自由度を高めることが可能な技術が求められる。
【課題を解決するための手段】
【００１３】
以下に、発明を実施するための最良の形態で使用される番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、特許請求の範囲の記載と発明を実施するための最良の形態との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１４】
上記課題を解決するために、本発明のＥＳＤ解析装置は、回路シミュレーション部（２６）と、境界セル探索部（２７）と、評価部（２８）とを具備する。回路シミュレーション部（２６）は、複数の電源系の回路（２、３）を有する半導体集積回路の設計データの、異なる二つの電源系のパッド（１１、２１）間にＥＳＤ（Ｅｌｅｃｔｒｏｓｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ）電流またはＥＳＤ電圧が印加されたときの、パッド（１１、２１）間における複数の電流経路内における電位を求める。境界セル探索部（２７）は、前記異なる二つの電源系の回路（２、３）間で信号の入出力を行う境界セル（３１）を、前記異なる二つの電源系の回路（２、３）の各々について探索する。評価部（２８）は、求められた前記複数の電流経路内における電位と、探索された前記回路の各々の境界セル（３１）とに基づいて、前記回路（２、３）の各々の境界セル（３１）に印加される電圧の電位差を求めてＥＳＤ耐量を評価する。
【００１５】
本発明では、異なる電源系の境界セルに印加される電位を求め、その電位差によりＥＳＤ耐性を評価している。すなわち、ゲート破壊に直接関わる電位差に基づいてＥＳＤ検証を行うことができるので、ＥＳＤ検証をより精密に行うことが可能となる。加えて、ＥＳＤ基準に余分なマージンを設ける必要がなくなるので、ＥＳＤ基準を緩和することが可能となる。
【発明の効果】
【００１６】
複数の電源系を有する半導体装置の設計において、ＥＳＤ解析をより精密に実行でき、高い確度のＥＳＤチェックが可能となる。また、複数の電源系を有する半導体装置の設計において、ＥＳＤ基準を緩和して半導体装置の設計の自由度を高めることが可能となる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明のＥＳＤ解析装置、ＥＳＤ解析プログラム、半導体装置の設計方法、半導体装置の製造方法の実施の形態に関して、添付図面を参照して説明する。
【００１８】
図２は、本発明を適用する複数の電源系を有する半導体装置を示す概略図である。半導体装置は、その周辺部を囲むＩ／Ｏ領域とその内側のコア領域とを具備する。Ｉ／Ｏ領域とコア領域とは、第１電源系（ＶＤＤ１）で動作する回路領域と第２電源系（ＶＤＤ２）で動作する回路領域とに分かれている。Ｉ／Ｏ領域は、複数のパッド（図示されず）と複数のＥＳＤ保護素子（図示されず）とを備えている。ＥＳＤ電流は、例えば、第１電源系用のＩ／Ｏ領域のパッドを電流入口として、第２電源系用のＩ／Ｏ領域のパッドを電流出口とする経路を流れる。すべての電源の組み合わせについて、すべてのパッドの組み合わせの各々ごとに、電流の流れと各ノードの電位とを確定し、ＥＳＤ解析に用いる。ＥＳＤ解析の詳細については後述する。
【００１９】
図３は、図２に示す半導体装置をモデル化した回路モデル図である。半導体装置１は、Ｉ／Ｏ領域４とコア領域５とを具備する。Ｉ／Ｏ領域４とコア領域５とは、第１電源系の回路領域２（ＶＤＤ１）と第２電源系の回路領域３（ＶＤＤ２）とに分かれている。回路領域２のＩ／Ｏ領域４は、複数のパッド１１と複数のＥＳＤ保護素子１２とを備えている。回路領域３のＩ／Ｏ領域１０４は、複数のパッド２１と複数のＥＳＤ保護素子２２を備える。回路領域２のコア領域５と回路領域３のコア領域５とは、境界セル３１でデータ通信可能に接続されている。例えば、境界セル３１の一方（境界セル３１ｏｕｔ）は回路領域２に、境界セル３１の他方（境界セル３１ｉｎ）は回路領域３に属している。
【００２０】
図４は、図３の半導体装置を抵抗網で表示した概略回路図である。各符号の意味は図２と同様である。
複数のパッド１１のうちの例えばパッド１１Ａを電流入口とし、複数のパッド２１のうちの例えばパッド２１Ｂを電流の出口とした場合を示している。ＥＳＤ保護素子１２−１、１２−２、２２−１、２２−２を含めて、ＥＳＤが印加されたときに流れる電流経路を抵抗網で置き換えて示している。図の例の場合、境界セル３１ｏｕｔ、３１ｉｎの電位は、それぞれノードＮ１、Ｎ２で判断する。
【００２１】
図４の例では、ＧＮＤ配線が第１電源系の回路領域２（ＶＤＤ１）と第２電源系の回路領域３（ＶＤＤ２）とで共通であるが、本発明はこの例に限定されるものではない。
例えば、図５は、半導体装置を抵抗網で表示した他の一例を示す概略回路図である。この半導体装置１ａでは、図４の場合と比較して、複数の電源系毎にＧＮＤ電源も分離して、これらの分離したＧＮＤ電源間に保護素子（ＧＮＤ間保護素子１５）を追加している。すなわち、ノードＮ１１とＮ１２との間にＧＮＤ間保護素子１５を配置している。その他の各符号の意味は図４と同様である。この場合も、図４の場合と同様に本願を適用することが可能である。
【００２２】
例えば、図６は、半導体装置を抵抗網で表示した更に他の一例を示す概略回路図である。この半導体装置１ｂでは、図５の場合と比較して、異なる電源系のＧＮＤとＶＤＤとの間にも保護素子（ＥＳＤ保護素子１３）を追加している。すなわち、ノードＮ１７（Ｎ１１）とＮ２との間にＥＳＤ間保護素子１３を配置している。その他の各符号の意味は図５と同様である。この場合も、図４の場合と同様に本願を適用することが可能である。
【００２３】
次に、本発明のＥＳＤ解析装置の実施の形態について説明する。図７は、本発明のＥＳＤ解析装置の実施の形態の構成を示すブロック図である。ＥＳＤ解析装置９０は、パーソナルコンピュータやワークステーションに例示される情報処理装置である。半導体装置（図２）をモデル化した回路モデル（図３）に基づいて、それと等価な抵抗網（図４〜図６）を生成し、抵抗網の各ノードの電位を算出すると共に、異なる電源系の境界セル間での電位差を算出する。それにより、各境界セルでのＥＳＤ耐性を評価する。
【００２４】
ＥＳＤ解析装置９０は、コンピュータプログラムとしての抵抗率算出部９１、電源組み合わせ部９２、レイアウト調整部９３、抵抗網抽出部９４、電流出入口選択部９５、回路シミュレーション部９６、電位差検査部９７及び境界セル抽出部９８と、データ及びプログラムとしての第１記憶部９９を具備する。抵抗率算出部９１、電源組み合わせ部９２、レイアウト調整部９３、抵抗網抽出部９４、電流出入口選択部９５、回路シミュレーション部９６、電位差検査部９７及び境界セル抽出部９８は、情報処理装置に搭載された記憶装置（例示：ＨＤＤ）に記憶され、メモリに展開されてＣＰＵにより動作する。第１記憶部９９は、情報処理装置に搭載された記憶装置（例示：ＨＤＤ）に記憶されている。そして、抵抗率算出部９１、電源組み合わせ部９２、レイアウト調整部９３、抵抗網抽出部９４、電流出入口選択部９５、回路シミュレーション部９６、電位差検査部９７及び境界セル抽出部９８の動作時等で、ＣＰＵ等によりアクセスされ、読み出し、書き込みが行われる。
【００２５】
抵抗率算出部９１は、ＥＳＤ保護素子１２、２２の抵抗率を算出する。すなわち、ＥＳＤ保護素子１２、２２の電気特性を、特定評価用素子（ＴＥＧ：Ｔｅｓｔ  Ｅｌｅｍｅｎｔ  Ｇｒｏｕｐ）を用いて実測する。その実測値に基づいて、ＥＳＤ保護素子１２、２２を抵抗としてモデル化し、その抵抗率（又はシート抵抗）を算出する。
【００２６】
図８（ａ）〜図８（ｃ）は、ＥＳＤ保護素子を抵抗素子に変換する方法を説明する概略図である。図８（ａ）は、ＥＳＤ保護素子１２、２２の一例としてのＭＯＳトランジスタを示している。ＥＳＤ保護素子１２、２２は、ソースとしての拡散層４１ｓとそのコンタクト４２ｓ、ゲート４４、及びドレインとしての拡散層４１ｄとそのコンタクト４２ｄを備える。拡散層４１ｄは、コンタクト４２ｄ、図示されない配線、コンタクト４２ｅ、及び拡散層４１ｅを介して接地されている（ＧＮＤ配線に接続されている）。
【００２７】
図８（ｂ）及び図８（ｃ）は、図８（ａ）を抵抗素子に変換した場合のレイアウトデータを示している。図８（ｂ）は平面図、図８（ｃ）は断面図をそれぞれ示している。レイヤ５５は配線を示している。レイヤ５５は、図８（ａ）で図示されていない配線に対応している。レイヤ５２はコンタクトを示している。すなわち、レイヤ５２ｓはコンタクト４２ｓに対応し、レイヤ５２ｄはコンタクト４２ｄに対応し、レイヤ５２ｅはコンタクト４２ｅに対応している。レイヤ５１は拡散層を示している。すなわち、レイヤ５１ｓは拡散層４１ｓに対応し、レイヤ５１ｄは拡散層４１ｄに対応し、レイヤ５１ｅは拡散層４１ｅに対応している。拡散層は、デバイスの種類によらず同じレイヤであり、０オームである。レイヤ５４は、ＭＯＳトランジスタ（図８（ａ））のゲート４４に対応している。すなわち、ＭＯＳトランジスタのＩＤＳ−ＶＧＳ特性と同様の電気特性を示す抵抗素子としたときの抵抗部分を示している。抵抗素子は、デバイスの種類により異なるレイヤに設けられ、このＭＯＳトランジスタから変換した抵抗素子の場合にはレイヤ５４である。レイヤ５３は０オームのダミーコンタクトであり、レイヤ５４の導入に伴い仮想的に設けられている。
【００２８】
半導体装置におけるＭＯＳトランジスタは、抵抗素子に換算したときの電気特性が、概ねそのサイズで決まる。したがって、レイヤ５４の特性を抵抗率で表現することで、その抵抗率と他のＥＳＤ保護素子のサイズとから、他のＥＳＤ保護素子を抵抗素子に変換したときの抵抗を迅速に求めることが出来、好ましい。
【００２９】
電源組み合わせ部９２は、複数の電源系の組み合わせから一つの電源系の組み合わせを選択する。すなわち、すべての電源系の中から任意の二つを組み合わせてできる複数のペアから一つのペアを選択する。ただし、例えば、第１電源系（ＶＤＤ１）→第２電源系（ＶＤＤ２）と、第２電源系（ＶＤＤ２）→第１電源系（ＶＤＤ１）とは、同じ組み合わせと考える。電源系が二つの場合には、この一通りとなる。
【００３０】
なお、図２、図３、図４〜図６では、二つの電源系の場合を例に示しているが、本発明はこの例に限定されるものではなく、更に多くの電源系を有している場合にも適用可能である。例えば、三つの電源系を有している場合、第１電源系と第２電源系、第１電源系と第３電源系、第２電源系と第３電源系の三通りとなる。
【００３１】
レイアウト調整部９３は、ＥＳＤ保護素子１２、２２を電源レイアウトデータへマージする。すなわち、電源配線のレイアウトが終了したレイアウトデータ（電源レイアウトデータ）におけるＥＳＤ保護素子１２、２２（図８（ａ））を、モデル化された抵抗素子（図８（ｂ）、図８（ｃ））に変換する。
【００３２】
抵抗網抽出部９４は、抵抗網を抽出する。すなわち、上記レイアウト調整部９３で作成されたレイアウトデータから、従来知られたＲＣ抽出ツール等により、抵抗網を抽出する。このとき、ＥＳＤ保護素子１２、２２に相当するレイアウトに対しては、上記抵抗率算出部９１が求めた抵抗率（又はシート抵抗値）を使用する。これにより、図４〜図６のような抵抗網ができる。
【００３３】
電流出入口選択部９５は、電流の入口及び出口を選択する。すなわち、回路シミュレーションにおける、電流を印加するパッド（電流入口）と、電流を引き抜くパッド（電流出口）を選択する。ただし、電源組み合わせ部９２で選択された電源系組み合わせについて、一方の電源系のパッドが電流入口となり、他方の電源系のパッドが電流出口となる。原則として、上記電源組み合わせ部９２で選択された電源系組み合わせにおける、すべてのパッドの組み合わせについて、下記回路シミュレーション部２の回路シミュレーションを行う。
【００３４】
回路シミュレーション部９６は、回路シミュレーションを実行する。すなわち、上記抵抗網抽出部９４で抽出した抵抗網に対して、上記電流出入口選択部９５で選択した電流入口に定電流を印加し、電流出口から電流を引き抜くように設定して回路シミュレーションを実行する。このときの各ノードの電位を観測して、位置情報とともに保存する。
【００３５】
境界セル抽出部２７は、境界セルを抽出する。すなわち、上記電源組み合わせ部９２で選択された電源系組み合わせについて、設計データをもとに境界セルを抽出する。ここで、境界セル３１は、異なる電源系（例示：第１電源系及び第２電源系）の回路領域間の信号の受け渡しを行うセルのことである。境界セル３１は、信号の送る側の境界セル３１ｏｕｔと、受け取る側の境界セル３１ｉｎとがペアになっている。
ここでは、当該電源系の組み合わせに関する境界セルのペアの集合が得られる。
【００３６】
電位差検査部２８は、境界セル間の電位差をチェックする。すなわち、上記境界セル抽出部２７が求めた各境界セル３１のペアについて、上記回路シミュレーション部のシミュレーションにより得られた電位を参照して、電位を算出する。
各境界セル３１がシミュレーションにおけるどのノードに対応するかは、レイアウト設計情報とノードの位置情報から決定する。
ここで算出した各境界セル３１のペアの電位差を、予め決定された電位差基準（ゲート破壊を起こさない電位差の上限と比較してチェックを行う。
【００３７】
次に、図３〜図４、図７、図９を参照して、本発明のＥＤＳ解析装置のＥＳＤ解析プログラムが実行する工程について説明する。図９は、本発明のＥＳＤ解析プログラムが実行する工程を示すフロー図である。
【００３８】
（１）ステップＳ１：ＥＳＤ保護素子の抵抗率算出
ＥＳＤ保護素子１２、２２の電気特性を、特定評価用素子（例示：ＭＯＳトランジスタ）を用いて実測する。実測された電気特性（例示：ＭＯＳトランジスタのＩＤＳ−ＶＧＳ特性）に基づいて、そのＭＯＳトランジスタを、それと同様の電気特性を示す抵抗素子にモデル化する。そして、その抵抗素子の抵抗を特定評価用素子のサイズで規格化して、抵抗率（又はシート抵抗値）を算出する。上記モデル化された抵抗素子（図８（ｂ）、図８（ｃ））、及び抵抗率（又はシート抵抗値）は、ＥＳＤ保護素子１２、２２と関連付けられて、第１記憶部９９に格納される。
（２）ステップＳ２：電源系組み合わせ選択
電源組み合わせ部９２は、電源配線のレイアウトが終了したレイアウトデータとしての電源配線レイアウトデータに基づいて、複数の電源系を抽出する。そして、その複数の電源系の中の任意の二つの組み合わせから、一つの電源系の組み合わせを選択する。図３の例では、第１電源系の回路領域２と第２電源系の回路領域３を抽出し、それらを選択する。電源配線レイアウトデータは、第１記憶部９９に格納されている。
（３）ステップＳ３：ＥＳＤ保護素子の電源レイアウトへのマージ
レイアウト調整部９３は、上記（２）で選択された一つの電源系の組み合わせについて、第１記憶部９９を参照して、電源配線レイアウトデータにおけるＥＳＤ保護素子１２、２２（図８（ａ））を、モデル化された抵抗素子（図８（ｂ）、図８（ｃ））に変換する。変換後の電源配線レイアウトデータは、第１記憶部９９に格納される。
（４）ステップＳ４：抵抗網抽出
抵抗網抽出部９４は、従来から知られているＲＣ抽出ツール等により、上記（３）で作成したレイアウトデータから抵抗網を抽出する。このとき、ＥＳＤ保護素子１２、２２に相当するレイアウト（抵抗素子）に対しては、上記（１）で求めた抵抗率（又はシート抵抗値）を使用する。抵抗率を用いる場合、抵抗素子のサイズ（Ｌ×Ｗ）を抵抗率に掛けて抵抗値を算出する。この処理により、図４のような抵抗網を得ることができる。抵抗網は、第１記憶部９９に格納される。
（５）ステップＳ５：電流出入口選択
電流出入口選択部９５は、回路シミュレーションにおける、電流を印加するパッド（電流入口）と、電流を引き抜くパッド（電流出口）を選択する。ただし、上記（２）で選択された電源系組み合わせについて、一方の電源系のパッドが電流入口となり、他方の電源系のパッドが電流出口となる。図４の例では、まず、第１電源系の回路領域２のパッド１１Ａを電流入口とし、第２電源系の回路領域３のパッド２１Ｂを電流出口とする。
（６）ステップＳ６：回路シミュレーション
回路シミュレーション部９６は、上記（４）で抽出した抵抗網に対して、上記（５）で選択した電流入口に定電流を印加し、電流出口から電流を引き抜くように設定して回路シミュレーションを実行する。このときの各ノード（例示：、図４のノードＮ１〜Ｎ６、Ｎ１１〜Ｎ１６）の電位を観測して、各ノードの位置情報と関連付けて第１記憶部９９に保存する。
（７）ステップＳ７：境界セル抽出（探索）
境界セル抽出部２７は、上記（２）で選択された一つの電源系の組み合わせについて、電源配線レイアウトデータと設計データとに基づいて境界セル３１を抽出する。境界セル３１は、例えば以下のようにして抽出する。
例えば、半導体装置に含まれる各セルから電源に至る電源配線における電源パッドからの等電位追跡、及びセル間入出力信号の等電位追跡により境界セルを探索する。
あるいは、最初に、レイアウト設計データ内の各インスタンス（セル）について、どの電源系に属しているかＤＥＦ（Ｄｅｓｉｇｎ  Ｅｘｃｈａｎｇｅ  Ｆｏｒｍａｔ）の電源ネットからインスタンスを辿って調べてラベル付けを行う。次に、レイアウト設計データ内の各ネットについて、それに接続しているインスタンスの電源系をチェックし、当該ネットが複数電源系に跨っているか調べる。複数電源系に跨っているネットに接続しているインスタンスの中から境界セルを見つけ出す。図４の場合、第１電源系の回路領域２に属するセルと、第２電源系の回路領域３に属するセルとを抽出した上で、回路領域２に属するセルと回路領域３に属するセルとの間で信号線が接続しているもの同士を境界セル３１（３１ｏｕｔ、３１ｉｎのペア）と決定する。
これらのような方法により、上記（２）で選択された一つの電源系の組み合わせについて、すべての境界セル３１（３１ｏｕｔ、３１ｉｎのペア）が抽出される。抽出された境界セル３１は、第１記憶部９９に記憶される。
（８）ステップＳ８：電位差チェック
電位差検査部２８は、上記（７）で求められた各境界セル３１について、上記（６）のシミュレーションにより得られた電位を参照して、電位を算出する。例えば、図４の場合、境界セル３１ｏｕｔの電位はノードＮ１の電位であり、境界セル３１ｉｎの電位はノードＮ２の電位である。各境界セル３１が回路シミュレーションにおけるどのノードに対応するかは、レイアウト設計情報とノードの位置情報とから決定する。
ここで算出した各境界セル３１における境界セル３１ｏｕｔと境界セル３１ｉｎとの電位差を、予め決定された電位差基準（ゲート破壊を起こさない電位差、第１記憶部９９に記憶）の上限と比較してチェックを行う。各境界セル３１の情報（位置情報、電位差情報等）と電位差基準を超えたか否かを示す情報とは、第１記憶部９９に格納される。
（９）ステップＳ９：すべてのパッドの組み合わせについて実行
上記ステップＳ５〜ステップＳ８を、上記（２）で選択された一つの電源系の組み合わせに関して、すべてのパッドの組み合わせについて実行する。このとき、電流の向きが逆の場合も、別の組み合わせとして実行する。
（１０）ステップＳ１０：すべての電源系の組み合わせについて実行
上記ステップＳ２〜ステップＳ９を、上記（２）で抽出されたすべての電源系の組み合わせに関して実行する。
【００３９】
以上のようにして、ＥＳＤ解析装置を用いたＥＳＤ解析を実行することができる。
【００４０】
なお、異なる電源系の回路領域の境界では、境界セルそのものだけでなく、隣接する他の素子間の電位差により当該素子が破壊される可能性がある。例えば、（８）ステップＳ８においてそのような素子の電位差チェックを行うことも可能である。図１０（ａ）及び図１０（ｂ）は、異なる電源系の回路領域の境界において隣接する素子間の電位差により当該素子が破壊される一例を示す平面図及び断面図である。図は、半導体装置におけるＮ＋ガードリング８１、８３、及びＰ＋ガードリング８２、８４を示している。ここで、電源計の境界が矢印の位置（図１０（ａ））の場合、図１０（ｂ）に示すように、ＶＤＤ１の電源から、Ｎ＋ガードリング８１とＰ−基板（又はＰ−ウエル）とＮ＋ガードリング８３を経由して、ＶＤＤ２の電源に電流が流れてしまう可能性がある。そうなると、Ｎ＋ガードリング８１とＰ−基板（又はＰ−ウエル）の境界８５が、ジュール熱により破壊される可能性がある。電流が流れるか否かは、Ｎ＋ガードリング８１とＮ＋ガードリング８３との電位差、及び距離により予測可能である。各ガードリングの電位はステップＳ６の回路シミュレーションにより算出されているので、電位差は算出可能である。また、各ガードリングの位置は、電源配線レイアウトデータと設計データから分かるので、ガードリング間の距離は決定可能である。したがって、上記破壊の発生する条件として電位差と距離との関係を、予めシミュレーションや実測により第１記憶部９９に格納しておくことで、（８）ステップＳ８においてガードリングの電位差チェックを行うことも可能である。
【００４１】
また、図４では、電流の入口と出口がそれぞれ電源パッドであるモデルを示した。しかし、電流の入口と出口は、電源パッド以外に、信号の入出力パッドや、グランドパッドである場合についても、ＥＳＤ解析を行うことができる。図１１は、電流の入口が入出力パッドであるモデルを示す。ＶＤＤ１系の信号パッド１４には、入力バッファ、出力バッファまたは入出力バッファ回路（図示省略）が接続される。信号パッド１４から入力した電流は、ダイオード１５−１を経由してＶＤＤ１電源配線へ抜け、さらに、図４と同様のルートを経由して、電源パッドＶＤＤ２から出力される。電流の入口が信号パッドである場合も、回路シミュレーションの際に、信号パッド１４から電源配線ＶＤＤ１までの回路（具体的には保護ダイオード１５−１）を考慮してシミュレーションを行い、境界セル間の電位差を求めることを除いては、図４から図１０に記載した実施の形態と同様である。
また、電流の出口が図示しないＶＤＤ２系の信号パッドである場合や、ＶＤＤ２系のＧＮＤパッドである場合についてもそれぞれシミュレーションを行い、境界セル間の電位差を求めることができる。
なお、図４は保護素子を抵抗素子として半導体装置を抵抗網でモデル化しているのに対して、図１１では、電源保護素子の一部をダイオード１５−１、１５−２で置き換えたモデルを用いている。このとき、図のような向きに電流が流れる場合、ダイオード１５−２を無視してオープンな状態としたり、大きな抵抗値に置き換えて回路シミュレーションをすることができる。その他の素子についても、抵抗素子に置き換えたり、ダイオードに置き換えたりすることで、同様に回路シミュレーションを行うことができる。
【００４２】
さらに、図４では、電流入口となるＶＤＤ１パッドと共通電源ＧＮＤとの間に保護素子１２、電流出口となるＶＤＤ２パッドと共通電源ＧＮＤとの間に保護素子２２をそれぞれ抵抗に置き換えてシミュレーションを行っているが、ＶＤＤ１系、ＶＤＤ２系の他に第３、第４の電源系がある場合には、電流の経路とはならない第３、第４の電源系の保護素子を電流の経路となる保護素子１２、２２と比較してより大きな抵抗としてシミュレーションすることもできる。図１２は、電流の経路とはならない電源系を有するモデルを示す。この半導体装置１ｃでは、電源系として更にＶＤＤ３系を有している。このとき、例えばＶＤＤ１パッドとＶＤＤ２パッドとの間でＥＳＤ電流又は電圧を印加する場合、ＶＤＤ３を経由するルートには電流がほとんど流れない。すなわち、ＶＤＤ３系の回路領域７は電流の経路とはならない。従って、図中に点線で示されるルート２５の抵抗（例えば、抵抗素子２６、ＥＳＤ保護素子１６−１、１６−２）を大きな抵抗値としてシミュレーションする。
【００４３】
本発明では、レイアウト設計データ（又は、フロアプランレベルの設計データ）に基づいて、電源配線及びＥＳＤ保護素子を抵抗網としてモデル化し、回路シミュレーションにより電位分布を出力する。このとき、その抵抗網から境界セルを抽出し、その電位差を計測して基準値と比較することにより、ＥＳＤチェックを行うことができる。すなわち、ゲート破壊に直接関わる電位差に基づいて、ＥＳＤ検証が可能となる。それにより、ＥＳＤ基準を緩和することも可能となる。
【００４４】
次に、本発明のＥＳＤ解析プログラムを適用した半導体装置（半導体集積回路）の設計装置の実施の形態について説明する。図１３は、本発明の半導体装置の設計装置の実施の形態の構成を示すブロック図である。半導体装置の設計装置６０は、パーソナルコンピュータやワークステーションに例示される情報処理装置である。半導体装置（図２）を設計する一連の工程を実行する。ただし、当該一連の工程の途中に、既述の本発明のＥＳＤ解析プログラムを少なくとも一箇所適用している。それにより、より高い精度のＥＳＤチェックを行うことができる。加えて、境界セルそのものの電位に基づいて設計を行うので、設計の自由度を高めることができる。
【００４５】
半導体装置の設計装置６０は、コンピュータプログラムとしてのＲＴＬ記述部６１、論理合成部６２、電源分析部６３、ＤＦＴ部６４、ピンアサインメント部６５、フロアプラン部６６、電源配線部６７、第１ＥＳＤ解析部６８、電圧降下分析部６９、配置配線部７０、遅延計算部７１、チェック・リペア部７２、第２ＥＳＤ解析部７３、ＳＴＡ部７４及びＬＶＳ／ＤＲＣ部７５と、データ及びプログラムとしての第２記憶部７６とを具備する。ＲＴＬ記述部６１、論理合成部６２、電源分析部６３、ＤＦＴ部６４、ピンアサインメント部６５、フロアプラン部６６、電源配線部６７、第１ＥＳＤ解析部６８、電圧降下分析部６９、配置配線部７０、遅延計算部７１、チェック・リペア部７２、第２ＥＳＤ解析部７３、ＳＴＡ部７４及びＬＶＳ／ＤＲＣ部７５は、情報処理装置に搭載された記憶装置（例示：ＨＤＤ）に記憶され、メモリに展開されてＣＰＵにより動作する。第２記憶部７６は、情報処理装置に搭載された記憶装置（例示：ＨＤＤ）に記憶されている。そして、ＲＴＬ記述部６１、論理合成部６２、電源分析部６３、ＤＦＴ部６４、ピンアサインメント部６５、フロアプラン部６６、電源配線部６７、第１ＥＳＤ解析部６８、電圧降下分析部６９、配置配線部７０、遅延計算部７１、チェック・リペア部７２、第２ＥＳＤ解析部７３、ＳＴＡ部７４及びＬＶＳ／ＤＲＣ部７５の動作時等で、ＣＰＵ等によりアクセスされ、読み出し、書き込みが行われる。
【００４６】
ＲＴＬ記述部６１は、仕様データに基づいて、ＲＴＬ（Ｒｅｇｉｓｔｅｒ Ｔｒａｎｓｆｅｒ Ｌｅｖｅｌ）回路設計を実行し、ＲＴＬ記述ファイルを生成する。ＲＴＬ記述ファイルは、ＶｅｒｉｌｏｇやＶＨＤＬなどのＨＤＬ（Ｈａｒｄｗａｒｅ Ｄｅｓｃｒｉｐｔｉｏｎ Ｌａｎｇｕａｇｅ）を用いて行うことができる。
論理合成部６２は、ＲＴＬ記述ファイル及びライブラリに基づいて、論理合成を実行し、ネットリストを生成する。ネットリストは、回路（異なる電源系によって駆動される複数の回路領域を含む）に関する情報及び回路間の接続に関する情報などを含むデータである。
【００４７】
電源分析部６３は、ネットリストに基づいて、複数の電源系の回路領域へ適切に所定の電源が供給されるかを分析する。
ＤＦＴ（Ｄｅｓｉｇｎ  ｆｏｒ  Ｔｅｓｔ）部６４は、テスト容易化設計により、設計中の半導体装置用のテストパターンを自動生成する。
ピンアサインメント部６５は、ネットリストに基づいて、Ｉ／Ｏ領域における、パッドの位置、及び、電源パッド、ＧＮＤパッド、ＥＳＤ保護回路の位置を決定し、フロアプランに追加する。
フロアプラン部６６は、ネットリスト及びライブラリに基づいて、フロアプラン処理により、チップ内に回路が収まるように概略のセル配置を行い、フロアプランを生成する。
【００４８】
電源配線部６７は、フロアプラン、ネットリスト及びライブラリに基づいて、Ｉ／Ｏ領域及びコア領域における電源及びＧＮＤに関する配線を行う。これにより、電源パッド、ＧＮＤパッド、ＥＳＤ保護回路及び各セルに接続される電源及びＧＮＤに関する配線が生成されたレイアウトデータとしての電源配線レイアウトデータ（第１設計データ）を生成する。
第１ＥＳＤ解析部６８は、生成された電源配線レイアウトデータ（第１設計データ）に基づいて、既述のＥＳＤ解析装置９０と同様の動作を行う。ただし、この段階では、境界セルの配置前であるので、各位置に境界セルを配置したときの境界セル３１ｏｕｔと境界セル３１ｉｎとの電位差をＥＳＤ解析により予測し、その電位差が予め決定された電位差基準の上限を超えないと予想される境界セルの配置位置を境界セル配置位置制約データとして第２記憶部７６に記録する。また、ＥＳＤ解析の結果、境界セルをどの位置に配置しても電位差基準の上限を超えてしまう場合、または、著しく配置位置が制約される場合は、問題がありと判断して、各種リペアを行う。
【００４９】
電圧降下分析部６９は、電源配線レイアウトデータ（第１設計データ）、フロアプラン、ネットリスト及びライブラリに基づいて、ＲＣ抽出処理により、配線の抵抗と寄生容量の情報を含むＲＣ情報を生成する。
配置配線部７０は、電源配線レイアウトデータ、フロアプラン、ネットリスト、ライブラリ及び第１ＥＳＤ解析部６８の作成した境界セル配置位置制約データに基づいて、接続関係に基づいてセルの配置処理及び配線処理を実行し、レイアウトデータ（第２設計データ）を生成する。特に、境界セルは、境界セル配置位置制約データに基づいてＥＳＤ破壊が生じない位置を選んで配置配線される。
遅延計算部７１は、レイアウトデータ（第２設計データ）、ＲＣ情報、ライブラリ中の検証用のセル遅延ライブラリに基づいて、遅延計算を実行する。
チェック・リペア部７２は、遅延計算結果及びレイアウトデータ（第２設計データ）に基づいて、チェック・リペア処理を実行する。
第２ＥＳＤ解析部７３は、チェック・リペア処理後のレイアウトデータ（第２設計データ）に基づいて、既述のＥＳＤ解析装置９０と同様の動作を行う。そして、ＥＳＤ解析の結果、問題がある場合には、各種リペアを行う。
【００５０】
ＳＴＡ（ｓｔａｔｉｃ  ｔｉｍｉｎｇ  ａｎａｌｙｓｉｓ）部７４は、ＥＳＤ解析後のレイアウトデータ（第２設計データ）に基づいて、静的タイミング解析を行う。
ＬＶＳ（Ｌａｙｏｕｔ Ｖｅｒｓｕｓ Ｓｃｈｅｍａｔｉｃ）／ＤＲＣ（Ｄｅｓｉｇｎ  Ｒｕｌｅ  Ｃｈｅｃｋ）部７５は、レイアウトデータ（第２設計データ）と回路図データとデザインルールファイルとに基づいて、レイアウトと回路図との一致検証（レイアウト検証）及びデザインルールとの一致検証を実行する。
【００５１】
次に、図１３、図１４を参照して、本発明の半導体装置の設計方法の実施の形態について説明する。図１４は、本発明の半導体装置の設計方法の実施の形態を示すフロー図である。半導体装置の設計方法は、大きく論理合成工程と自動レイアウト工程とに分けられると考えられる。論理合成工程はステップＳ２１〜Ｓ２２であり、自動レイアウト工程はステップＳ２３〜Ｓ３５である。
【００５２】
（１）ステップＳ２１
ＲＴＬ記述部６１は、仕様データに基づいて、ＲＴＬ回路設計を実行し、ＲＴＬ記述ファイルを生成する。
（２）ステップＳ２２
論理合成部６２は、ＲＴＬ記述ファイル及びライブラリに基づいて、論理合成処理を実行し、ネットリストを生成する。
【００５３】
（３）ステップＳ２３
電源分析部６３は、ネットリストに基づいて、複数の電源系の回路領域へ適切に所定の電源が供給されるかを分析する。
（４）ステップＳ２４
ＤＦＴ部６４は、テスト容易化設計により、設計中の半導体装置用のテストパターンを自動生成する。
（５）ステップＳ２５
ピンアサインメント部６５は、ネットリストに基づいて、Ｉ／Ｏ領域における、パッドの位置、及び、電源パッド、ＧＮＤパッド、ＥＳＤ保護回路の位置を決定し、フロアプランに追加する。
（６）ステップＳ２６
フロアプラン部６６は、ネットリスト及びライブラリに基づいて、フロアプラン処理により、チップ内に回路が収まるように概略のセル配置を行い、フロアプランを生成する。
（７）ステップＳ２７
電源配線部６７は、フロアプラン、ネットリスト及びライブラリに基づいて、Ｉ／Ｏ領域及びコア領域における電源及びＧＮＤに関する配線を行う。これにより、電源パッド、ＧＮＤパッド、ＥＳＤ保護回路及び各セルに接続される電源及びＧＮＤに関する配線が生成されたレイアウトデータとしての電源配線レイアウトデータ（第１設計データ）を生成する。
【００５４】
（８）ステップＳ２８
第１ＥＳＤ解析部６８は、生成された電源配線レイアウトデータ（第１設計データ）に基づいて、既述のＥＳＤ解析装置９０と同様の動作（ステップＳ２〜Ｓ１０）を行う。ただし、抵抗率の値は、予め第２記憶部７６に格納しておく。また、この段階では、境界セルの配置前であるので、各位置に境界セルを配置したときの境界セル３１ｏｕｔと境界セル３１ｉｎとの電位差をＥＳＤ解析により予測し、その電位差が予め決定された電位差基準の上限を超えないと予想される境界セルの配置位置を境界セル配置位置制約データとして記録する。その境界セル配置位置制約データは後述するセルの配置配線を行うステップＳ３０で用いる。また、境界セルをどの位置に配置しても電位差基準の上限を超えてしまう場合、または、著しく配置位置が制約される場合は、問題ありと判断して、各種リペアを行う。例えば、電位差基準の上限を超えた程度に応じて、設計工程をステップＳ２７、Ｓ２６、Ｓ２５に戻るようにする。ただし、上限を超えた程度が大きいほど、より前のステップに戻るものとする。その場合、それぞれ、問題がある電源配線（Ｓ２７）、フロアプラン（Ｓ２６）、ピンアサインメント（Ｓ２５）と同じにならないように制約を設ける。
【００５５】
（９）ステップＳ２９
電圧降下分析部６９は、ＥＳＤ解析で問題が無かった電源配線レイアウトデータ（第１設計データ）、フロアプラン、ネットリスト及びライブラリに基づいて、ＲＣ抽出処理により、配線の抵抗と寄生容量の情報を含むＲＣ情報を生成する。
（１０）ステップＳ３０
配置配線部７０は、電源配線レイアウトデータ、フロアプラン、ネットリスト、ライブラリ及びステップＳ２８で作成した境界セル配置位置制約データに基づいて、接続関係に基づいてセルの配置処理及び配線処理を実行し、レイアウトデータ（第２設計データ）を生成する。特に、境界セルは、ステップＳ２８で作成した境界セル配置位置制約データに基づいてＥＳＤ破壊が生じない位置を選んで配置配線される。
（１１）ステップＳ３１
遅延計算部７１は、レイアウトデータ（第２設計データ）、ＲＣ情報、ライブラリ中の検証用のセル遅延ライブラリに基づいて、遅延計算を実行する。
（１２）ステップＳ３２
チェック・リペア部７２は、遅延計算結果及びレイアウトデータ（第２設計データ）に基づいて、チェック・リペア処理を実行する。
【００５６】
（１３）ステップＳ３３
第２ＥＳＤ解析部７３は、チェック・リペア処理後のレイアウトデータ（第２設計データ）に基づいて、既述のＥＳＤ解析装置９０と同様の動作（ステップＳ２〜Ｓ１０）を行う。ただし、抵抗率の値は、予め第２記憶部７６に格納しておく。境界セルはステップＳ２８で生成した境界セル配置位置制約データに基づいて、ステップＳ３０で配置配線を行っているので、原則としてこの段階でのＥＳＤ解析では問題は生じない。しかし、万一、ＥＳＤ解析の結果、問題が生じた場合には、各種リペアを行う。例えば、ＥＳＤ解析の結果、境界セル３１ｏｕｔと境界セル３１ｉｎとの電位差が、予め決定された電位差基準の上限を超えた場合、当該境界セル３１が問題ありと判断して、各種リペアを行う。例えば、電位差基準の上限を超えた程度に応じて、設計工程をステップＳ３２、Ｓ３０、Ｓ２７、Ｓ２６、Ｓ２５に戻るようにする。ただし、上限を超えた程度が大きいほど、より前のステップに戻るものとする。その場合、それぞれ、問題があるリペア（Ｓ３２）、配置配線（Ｓ３０）、電源配線（Ｓ２７）、フロアプラン（Ｓ２６）、ピンアサインメント（Ｓ２５）と同じにならないように制約を設ける。
【００５７】
（１４）ステップＳ３４
ＳＴＡ部７４は、ＥＳＤ解析後のレイアウトデータ（第２設計データ）に基づいて、静的タイミング解析を行う。
（１５）ステップＳ３５
ＬＶＳ／ＤＲＣ部７５は、レイアウトデータ（第２設計データ）と回路図データとデザインルールファイルとに基づいて、レイアウトと回路図との一致検証（レイアウト検証）及びデザインルールとの一致検証を実行する。それにより、レイアウトデータが完成する。
【００５８】
以上のようにして、半導体装置を設計することができる。
【００５９】
本発明では、ＥＳＤ保護素子を抵抗としてモデル化した抵抗網から境界セルを抽出し、その電位差を計測して基準値と比較することにより、ＥＳＤチェックを行うことができる。すなわち、ゲート破壊に直接関わる電位差に基づいて、精度の高いＥＳＤ検証が可能となる。それにより、ＥＳＤ基準を緩和することが出来、結果として半導体装置の設計の自由度を高めることができる。
【００６０】
なお、上記ステップＳ２８、３３におけるリペアは、他に以下のような方法が考えられる。
（１）問題の発生した境界セル（境界セル３１ｏｕｔ及び境界セル３１ｉｎの少なくとも一方）について、抵抗網内における問題が発生しない位置へ移動する方法
異なる電源系の回路領域の境界近傍でのノード間の電位差は、境界近傍から離れたノード間の電位差よりも小さくなる。したがって、問題の発生した境界セルを、より境界近傍に移動させることで、問題を回避することができる。移動する境界近傍の位置は、ステップＳ６の回路シミュレーションで得られる抵抗網における各ノードの電位と他の制約条件（配置制限）とに基づいて、電位差が所定の電位差基準を満たすように設定しすることができる。
（２）問題の発生した境界セル（境界セル３１ｏｕｔ及び境界セル３１ｉｎの少なくとも一方）について、その前又は近傍に保護素子を付加する方法
ＥＳＤ電流が突入する境界セルの前に保護用のローカルクランプを設けることで、ＥＳＤ電流を逃がす又は問題のない程度まで小さくすることができる。そのようなローカルクランプとしては、例えば、特開２００４−２８２０５８号公報に記載されたゲート保護素子４１１、４１２（クランプ素子）に例示される。その場合、ゲート保護素子は、ソース及びゲートを共通電源配線（ＧＮＤ配線）に、ドレインを境界セル（のゲート）にそれぞれ接続されたＭＯＳトランジスタに例示される 。
（３）問題の発生した境界セル（境界セル３１ｏｕｔ及び境界セル３１ｉｎの少なくとも一方）について、電源配線と共通電源配線の配線抵抗を下げる方法
電源配線と共通電源配線の配線抵抗を下げることで、ＥＳＤ電流で発生する電位勾配が緩和され、境界セルの電位差を下げることができる。たとえば、電源配線を太くすることによっても配線抵抗を下げることができる。
（４）電源間保護素子を強化する方法
電源間保護素子のサイズや数を増やして電流を分岐させ、実効的な抵抗を減らして電源間に生じる電位差を緩和させることによっても電位差基準を満たすように設計変更を行うことができる。原則として電源間保護素子を追加する位置はどこでもよいが、問題のある境界セル近傍に電源間保護素子を追加するようにすれば、特に効果が大きい。
【００６１】
上記の実施の形態は、１つのチップ内において異なる電源系から電力を供給される複数の回路が形成されたＳｏＣ（Ｓｙｓｔｅｍ  Ｏｎ  Ｃｈｉｐ）を例として説明している。しかし、一つのパッケージ内に複数のチップが実装されるＳＩＰ（Ｓｙｓｔｅｍ  Ｉｎ  Ｐａｃｋａｇｅ：後述）においても同様に適用可能である。
【００６２】
図１５は、ＳｏＣの構成を示している。チップ２２０は、組み立て基板２１０上に実装されている。チップ２２０上に形成されたボンディング・パッド２２１と組み立て基板２１０上のボンディング・パッド２１１がボンディング・ワイヤ２３１によって接続されている。チップ２２０は、ＳｏＣであって、複数の電源系の回路領域２、３を有している。組み立て基板２１０下面には外部との接続のための複数のボール２１２が配置されている。組み立て基板２１０内にはボンディング・パッド２１１、ボール２１２間を接続する内部配線が形成されている。
【００６３】
次に、ＳＩＰの構成例を説明する。以下においては、複数のチップが積層されるチップ・オン・チップ構造を例として説明されるが、複数のチップを平面状に配置するＳＩＰに本発明を適用することも可能である。図１６は、ＳＩＰの一つの構成の一例を示す側面図である。ＳＩＰ３００は、第１チップ３１０、第２チップ３２０、組み立て基板３３０を有している。第２チップ３２０は、組み立て基板３３０上に配置されている。さらに、第１チップ３１０は、第２チップ３２０上にが積層配置されている。第１チップ３１０の回路形成面と第２チップ３２０の回路形成面とが同じ方向（基板と反対側）に設けられている。
【００６４】
第１チップ３１０は、表面上にボンディング・パッド３１１、３１２を備える。ボンディング・パッド３１１、３１２は、組み立て基板３３０のボンディング・パッド３３１、３３２とボンディング・ワイヤ３４１により接続されている。第１チップ３１０は回路部３１３及び回路部３１４を備えている。回路部３１３、３１４は、ボンディング・パッド３１１、３１２を介して組み立て基板３３０に接続されている。
【００６５】
第２のチップ３２０は、表面上にボンディング・パッド３２１、３２２を備える。ボンディング・パッド３２１、３２２は、組み立て基板３３０のボンディング・パッド３３３、３３４とボンディング・ワイヤ３４２により接続されている。第２のチップ３１０は回路部３２３及び回路部３２４を備えている。回路部３２３、３２４は、ボンディング・パッド３２１、３２２を介して組み立て基板３３０に接続されている。
【００６６】
第１チップ３１０と第２チップ３２０は個別に組み立て基板３３０に接続されており、第１チップ３１０と第２チップ３２０の間の接続は、組み立て基板３３０の内部配線を介して行われる。組み立て基板３３０の下面には複数のボール３３５が形成されており、外部回路との接続に使用される。
【００６７】
図１７は、ＳＩＰの構成の他の例を示す側面図である。ＳＩＰ４００は、第１チップ４１０、第２チップ４２０、組み立て基板４３０を有している。第２チップ４２０は、組み立て基板４３０上に配置されている。第１チップ４１０は、第２チップ４２０上に積層配置されている。第１チップ４１０と第２チップ４２０の回路形成面が向かい合うように、これらは集積されている。
【００６８】
第１チップ４１０は、第２チップ４２０と向かう側に、回路部４１１、４１２を有している。また、第２チップ４２０と向かう表面上に接続パッド４１３を備えている。同様に、第２チップ４２０は、第１チップ４１０と向かう側に、回路部４２１、４２２を有している。また、第１チップ４１０と向かう表面上に接続パッド４２３を備えている。第１チップ４１０の回路と第２チップ４２０の回路の接続は、これらの接続パッド４１３、４２３を介して行われる。
【００６９】
第２のチップ４２０は、表面上にボンディング・パッド４２５、４２６を備え、組み立て基板４３０のボンディング・パッド４３３、４３４とボンディング・ワイヤ４４２によって接続されている。回路部４２１、回路部４２２は、ボンディング・パッド４３３、４３４を介して組み立て基板４３０に接続されている。組み立て基板４３０の下面には複数のボール４３５が形成されており、外部回路との接続に使用される。組み立て基板４３０内には内部配線が形成され、ボンディング・パッド４３３、４３４、ボール４３５を接続している。
【００７０】
図１７の例においては、第１チップ４１０は組み立て基板４３０と直接接続されておらず、組み立て基板４３０との接続は、第２チップ４２０を介して行われる。尚、第１チップ４１０がボンディング・パッドを備え、電源、ＧＮＤなどの供給を組み立て基板４３０から行う回路構成とすることが可能である。
【００７１】
上記の実施の形態は、上記の各ＳＩＰに適用することが可能である。例えば、上記実施の形態において説明された異なる電源系に属する回路領域を、それぞれ別のチップ内に形成することができる。上記の第１電源系と第２電源系における信号の入出力は、チップ間接続配線を介して実行される。チップ間接続配線は、上記のように、例えば組み立て基板内配線、あるいは、チップ同士を直接接続する接続パッドなどから構成される。
【００７２】
ここで、上記実施の形態を説明されたＥＳＤ電流による影響を、ＳＩＰの例について説明する。図２〜図４（、図５、図６、図１２）における、第１電源系の回路領域が第１チップに形成されており、第２電源系の回路領域が第２チップに形成されているとする。図２〜図４（、図５、図６、図１２）における境界セルは、第１電源系の回路領域と第２電源系の回路領域との間で、信号の入出力を行うセルである。各チップの情報は、各チップごとの（電源配線）レイアウトデータから得ることができる。
【００７３】
上記の半導体装置の設計方法により作成された半導体装置のレイアウトデータを用いた、本発明の半導体装置の製造方法について説明する。図１８は、本発明の半導体装置の設計方法の実施の形態を示すフロー図である。
（１）ステップＳ４１
上記のステップＳ２１〜Ｓ３５を行い、レイアウトデータを得る。すなわち、半導体装置の設計処理により、半導体装置のレイアウト設計を完成し、レイアウトデータを取得する。
（２）ステップＳ４２
ステップＳ４１におけるレイアウトデータに基づいて、半導体製造プロセスに用いるマスクを設計する。そして、その設計に基づいて、マスクを作製する。マスクの設計、作製方法には、特に制限は無いが、例えば、従来知られた方法を用いることができる。
（３）ステップＳ４３
ステップＳ４２作成されたマスクを用いて、半導体基板上に半導体装置を製造する。半導体装置の製造プロセスには、上記マスクを用いていれば、特に制限は無い。例えば、従来知られた成膜処理、イオン注入プロセス、フォトリソグラフィプロセス等の方法を用いることができる。
【００７４】
ステップＳ４１〜Ｓ４３のようにして、本発明の半導体装置を製造することができる。この場合も、本発明のＥＳＤ解析を行っているので、精度の高いＥＳＤ検証が可能となる。それにより、ＥＳＤ基準を緩和することが出来、結果として半導体装置の設計の自由度を高めることができる。
【００７５】
本発明により、半導体装置の設計において、ゲート破壊が起こる可能性のある境界セルを網羅的に見つけ出すことができる。従来の方法では、二つのパッド間の最短パスを探索していた。このため、最短パスに関わる箇所だけしかチェックを行うことが出来なかった。本発明では、シミュレーションを行うことにより、最短パス以外の箇所でも、電位差（及び電位分布）を得ることができる。それにより、ゲート破壊が起きる可能性のある境界セルを網羅的に見つけ出すことができる。
【００７６】
本発明により、従来技術よりＥＳＤチェックの確度を向上させることができる。ＥＳＤによるゲート破壊が起こるかどうかは、異電源間の信号の受け渡しを行う境界セル間の電位差で決まるため、この電位差を測定することで、従来のパッド間の電位差を計測する技術より高い確度のＥＳＤチェックが可能となる。
【００７７】
従来技術よりＬＳＩの設計自由度を高くすることができる。パッド間の電位差が基準値を超えていても、境界セルの配置によってはゲートにかかる電圧が基準値以下で問題ない場合がある。本発明では、実際に信号の受け渡しを行う境界セルの電位差を測定するため、ＥＳＤ基準を緩和することが出来、結果として設計の自由度を高めることができる。
【００７８】
本発明は上記各実施例に限定されず、本発明の技術思想の範囲内において、各実施例は適宜変形又は変更され得ることは明らかである。
たとえば、図７のステップＳ６で回路シミュレーション部９６が、電流入口から定電流を印加し、電流出口から電流を引き抜くことに代えて、電流入口と電流出口との間に定電圧を印加するものであってもよい。
【図面の簡単な説明】
【００７９】
【図１】図１は、従来技術のＥＳＤ解析を複数の電源系を有する半導体装置に適用した場合の問題点を説明する回路モデル図である。
【図２】図２は、本発明を適用する複数の電源系を有する半導体装置を示す概略図である。
【図３】図３は、図２に示す半導体装置をモデル化した回路モデル図である。
【図４】図４は、図３の半導体装置を抵抗網で表示した概略回路図である。
【図５】図５は、半導体装置を抵抗網で表示した他の一例の概略回路図である。
【図６】図６は、半導体装置を抵抗網で表示した更に他の一例の概略回路図である。
【図７】図７は、本発明のＥＳＤ解析装置の実施の形態の構成を示すブロック図である。
【図８】図８（ａ）〜図８（ｃ）は、ＥＳＤ保護素子を抵抗素子に変換する方法を説明する概略図である。
【図９】図９は、本発明のＥＳＤ解析プログラムが実行する工程を示すフロー図である。
【図１０】図１０（ａ）及び図１０（ｂ）は、異なる電源系の回路領域の境界において隣接する素子間の電位差により当該素子が破壊される一例を示す平面図及び断面図である。
【図１１】図１１は、電源保護素子の一部をダイオードで置き換えたモデルの一例を示している。
【図１２】図１２は、電流の経路とはならない電源系を有するモデルの一例を示している。
【図１３】図１３は、本発明の半導体装置の設計装置の実施の形態の構成を示すブロック図である。
【図１４】図１４は、本発明の半導体装置の設計方法の実施の形態を示すフロー図である。
【図１５】図１５は、ＳｏＣの構成を示している。
【図１６】図１６は、ＳＩＰの一つの構成の一例を示す側面図である。
【図１７】図１７は、ＳＩＰの構成の他の例を示す側面図である。
【図１８】図１８は、本発明の半導体装置の設計方法の実施の形態を示すフロー図である。
【符号の説明】
【００８０】
１、１ａ、１ｂ、１ｃ、１０１    半導体装置
２、１０２    第１電源系の回路領域（ＶＤＤ１）
３、１０３    第２電源系の回路領域（ＶＤＤ２）
４、１０４    Ｉ／Ｏ領域
５、１０５    コア領域
７    第３電源系の回路領域（ＶＤＤ３）
１１、２１、１１１、１２１    パッド
１２、１３、１６、２２、１１２、１２２    ＥＳＤ保護素子
１５    ＧＮＤ保護素子
２５    ルート（電流経路）
２６    抵抗
３１、３１ｏｕｔ、３１ｉｎ、１３１、１３１ｏｕｔ、１３１ｉｎ    境界セル
４１、４１ｓ、４１ｄ、４１ｅ    拡散層
４２、４２ｓ、４２ｄ、４２ｅ    コンタクト
４４    ゲート
５１、５１ｓ、５１ｄ、５１ｅ、５２、５２ｓ、５２ｄ、５２ｅ、５３、５４、５５    レイヤ
６０    半導体装置の設計装置
６１    ＲＴＬ記述部
６２    論理合成部
６３    電源分析部
６４    ＤＦＴ部
６５    ピンアサインメント部
６６    フロアプラン部
６７    電源配線部
６８    第１ＥＳＤ解析部
６９    電圧降下分析部
７０    配置配線部
７１    遅延計算部
７２    チェック・リペア部
７３    第２ＥＳＤ解析部
７４    ＳＴＡ部
７５    ＬＶＳ／ＤＲＣ部
７６    第２記憶部
８１、８３    Ｎ＋ガードリング
８２、８４    Ｐ＋ガードリング
９０    ＥＳＤ解析装置
９１    抵抗率算出部
９２    電源組み合わせ部
９３    レイアウト調整部
９４    抵抗網抽出部
９５    電流出入口選択部
９６    回路シミュレーション部
９７    電位差検査部
９８    境界セル抽出部
９９    第１記憶部
２００    ＳｏＣ
８１０    組み立て基板
８１１    ボンディング・パッド
８１２    ボール
８２０    チップ
８２１    ボンディング・パッド
８２２、８２３    回路部
８３１    ボンディング・ワイヤ
９００、１０００    ＳＩＰ
９１０、１０１０    第１チップ
９１１、９１２    ボンディング・パッド
９１３、９１４、１０１１、１０１２    回路部
９２０、１０２０    第２チップ
９２１、９２２、１０２１、１０２２、１０２５、１０２６、１０３３、１０３４    ボンディング・パッド
９２３、９２４    回路部
９３０、１０３０    組み立て基板
９３１、９３２    ボンディング・パッド
９３３、９３４    ボンディング・パッド
９３５、１０３５    ボール
９４１、９４２、１０４２    ボンディング・ワイヤ
１０１３、１０２３    接続パッド
【図１】
2008108091.tif 000003
【図２】
2008108091.tif 000004
【図３】
2008108091.tif 000005
【図４】
2008108091.tif 000006
【図５】
2008108091.tif 000007
【図６】
2008108091.tif 000008
【図７】
2008108091.tif 000009
【図８】
2008108091.tif 000010
【図９】
2008108091.tif 000011
【図１０】
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【図１１】
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【図１２】
2008108091.tif 000014
【図１３】
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【図１４】
2008108091.tif 000016
【図１５】
2008108091.tif 000017
【図１６】
2008108091.tif 000018
【図１７】
2008108091.tif 000019
【図１８】
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