(57)【要約】【課題】高速クロックを用いることなしにテスト時間の大幅な短縮が行え、ＩＣチップ面積の増加を抑えることが可能な遅延時間生成回路、それを用いた二次電池保護用半導体装置、バッテリパックおよび電子機器を提供すること。【解決手段】入力されたクロック信号ＣＬＫのパルス数を計数するための縦続接続された複数のフリップフロップ回路ＦＦ１〜ＦＦｎからなるカウンタ回路１２を備え、該カウンタ回路１２の最終段ＦＦｎまたは所定の段のフリップフロップ回路の出力が反転した信号を遅延時間信号（Ｄｅｌａｙ）として利用する遅延時間生成回路において、電子回路のテスト時に、前記カウンタ回路の最終段または前記所定の段のフリップフロップ回路より前段のフリップフロップ回路の出力信号を用いて遅延時間を生成するようにしたもので、これにより、特別な高速クロックを使用することなしに遅延時間の短縮が可能となった。【選択図】図１
2008067246.tif 000002
【特許請求の範囲】
【請求項１】
入力されたクロック信号のパルス数を計数するための縦続接続された複数のフリップフロップ回路からなるカウンタ回路を備え、該カウンタ回路の最終段または所定の段のフリップフロップ回路の出力が反転した信号を遅延時間信号として利用する遅延時間生成回路において、
電子回路のテスト時に、前記カウンタ回路の最終段または前記所定の段のフリップフロップ回路より前段のフリップフロップ回路の出力信号を用いて遅延時間を生成するようにしたことを特徴とする遅延時間生成回路。
【請求項２】
請求項１記載の遅延時間生成回路において、
前記カウンタ回路を構成している初段のフリップフロップ回路の出力信号を用いて遅延時間を生成するようにしたことを特徴とする遅延時間生成回路。
【請求項３】
請求項１または２記載の遅延時間生成回路を内蔵し、二次電池の過充電、過放電または過電流を検出して、前記二次電池を過充電、過放電または過電流から保護する二次電池保護用半導体装置において、
前記過充電、過放電または過電流を検出した時の検出信号を、前記遅延時間生成回路により所定の時間遅延させることを特徴とする二次電池保護用半導体装置。
【請求項４】
請求項３記載の二次電池保護用半導体装置において、
さらに、前記クロック信号の周波数を高くする手段を備え、前記カウンタ回路のテストを行う際には、前記周波数を高くしたクロック信号を用いるようにしたことを特徴とする二次電池保護用半導体装置。
【請求項５】
請求項４記載の二次電池保護用半導体装置において、
前記クロック信号の周波数を高くする手段は、定電流インバータとコンデンサからなる複数の遅延素子を閉ループに接続したクロック信号を発生するリング発振回路の発振周波数を、前記定電流インバータを構成する定電流源の定電流値を実質的に増加させる手段であることを特徴とする二次電池保護用半導体装置。
【請求項６】
請求項５記載の二次電池保護用半導体装置において、
前記定電流値を実質的に増加させる手段は、前記定電流源に並列に設けた別の定電流源を有効化する手段であることを特徴とする二次電池保護用半導体装置。
【請求項７】
請求項３から６のいずれかに記載の二次電池保護用半導体装置を内蔵したことを特徴とするバッテリパック。
【請求項８】
請求項７記載のバッテリパックを用いたことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子回路の信号の遅延に用いられる遅延時間生成回路技術に係り、特に、電子回路のテスト時に遅延時間を短縮することが可能な遅延時間生成回路、それを用いた二次電池保護用半導体装置、バッテリパックおよび電子機器に関するものである。
【背景技術】
【０００２】
各種携帯電子機器の電源として、取扱の簡便なバッテリパックが広く用いられている。バッテリパックは１つ乃至複数個の二次電池を１つのパッケージに格納したもので、二次電池としてはリチウムイオン電池や、リチウムポリマ電池、ニッケル水素電池など高容量のものが用いられている。高容量の電池は、内部に保持しているエネルギー量が極めて大きいため、過充電、過放電、過電流を行った場合は高温で発熱し、時には発火に至ることもある。
【０００３】
そのため、二次電池を過充電、過放電、充電過充電、放電過充電、短絡電流から保護するための保護用半導体装置がバッテリパック内に収められ、上記保護が必要な場合は、二次電池と充電器あるいは負荷装置の間の接続を遮断して発熱や発火を防いでいる。
【０００４】
保護用半導体装置は、過充電、過放電、充電過充電、放電過充電、短絡電流を検出するために、それぞれ専用の検出回路を備えている。検出回路は、保護動作が必要な異常を検出すると、異常検出信号を出力し、二次電池と充電器（充電時）あるいは負荷装置（放電時）との間に設けられているスイッチ手段をオフして、接続を遮断する。
【０００５】
しかし、異常検出信号が出力されて直ちにスイッチ手段をオフすると、ノイズに因る誤動作などで極短時間だけ検出信号が出力された場合であっても負荷装置への電力供給を停止させてしまい、負荷装置を誤作動させてしまうなどの不具合が発生する。このような誤作動を防止するため、通常、異常検出信号が出力されてから所定の時間経過してもまだ異常が継続している場合にだけ、本当の異常と判断し、スイッチ手段をオフするようにしている。
【０００６】
上記所定の時間を遅延時間と呼ぶ。遅延時間は検出した異常の内容によって異なる時間（数十ｍ秒〜数秒）を設定している。すなわち、異常の程度が大きいものや緊急を要するものほど短く、異常の程度が小さいものまたはあまり緊急を要しないものは長くしている。
【０００７】
例えば、過放電検出時の遅延時間は１６ｍＳ程度、過電流検出時の遅延時間は１０ｍＳ程度、短絡検出時の遅延時間は１ｍＳ程度であるが、過充電検出回路による過充電検出時の遅延時間は１Ｓ以上で最長５Ｓ程度になる場合がある。
【０００８】
このような保護用半導体装置の特性検査や出荷検査などを行う場合は、上記遅延時間を待っていたのでは、検査に時間が掛かり過ぎ量産性がなくコストも増加してしまう。
【０００９】
特開２００５−１２８５２号公報（特許文献１）に開示された発明は、上記問題を解決すべく、本出願人によりなされた発明である。この発明では、半導体装置のテスト時に、周波数カウンタを用いた遅延時間生成回路に供給するクロック信号の周波数を高くすることで遅延時間を短縮するようにしている。
【００１０】
図６は、同号公報に開示されているクロック信号発生回路の構成図である。この回路はインバータ４１から４５を用いたリング発振回路である。このリング発振回路の発振周波数の設定は定電流インバータ４１と４４の出力でコンデンサＣ１およびＣ２を充放電するときの時間を利用している。このリング発振回路の発振周波数は、定電流インバータ４１，４４を構成する定電流源の定電流値を実質的に増加させることによって高くすることができる。以下、図６を用いて具体的に説明する。
【００１１】
通常動作時は、テスト信号ＴＥＳＴ２はハイレベルとなっており、ＰＭＯＳトランジスタＭ１とＭ２はオフしている。このため、電流源Ｉ３とＩ４は定電流インバータ４１と４４には供給されないので、コンデンサＣ１とＣ２の充放電は定電流源Ｉ１とＩ２だけで行われるので充放電時間は長くなり、発振周波数は低くなる。
【００１２】
テスト時は、テスト信号ＴＥＳＴ２がローレベルとなり、ＰＭＯＳトランジスタＭ１とＭ２はともにオンとなる。すると、電流源Ｉ３とＩ４からの電流は定電流インバータ４１と４４に供給されるので、コンデンサＣ１の充放電は電流源Ｉ１とＩ３の和電流で行われ、コンデンサＣ２の充放電は電流源Ｉ２とＩ４の和電流で行われるので、これらのコンデンサＣ１，Ｃ２の充放電時間は短くなり、結果的に発振周波数は高くなる。
【００１３】
【特許文献１】特開２００５−１２８５２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
しかしながら、従来の発振回路では正確にクロック信号の周波数を設定できなかった。これは、製造ばらつきにより、電流源Ｉ１からＩ４の電流値、およびコンデンサＣ１とＣ２の静電容量がばらつくためである。
【００１５】
また、電流源Ｉ１とＩ３、およびＩ２とＩ４の電流比にも製造ばらつきがあり、この比を大きくすればするほど比の誤差も大きくなってしまう。その結果、通常動作時の低速クロック周波数と、テスト時の高速クロック周波数の比は正確に設定できず、高速のクロックを用いたテストでは、半導体装置毎にテスト時間が大きくばらつくという問題が発生する。
【００１６】
さらに、低速クロックと高速クロックの比にばらつきがあるので、遅延時間自体の測定を高速クロックで行うこともできなかった。
【００１７】
さらに、高速クロックの周波数自体を余り高くできなかった。これは、高速クロックの周波数を高くすると、半導体装置に使用する素子に高速動作のものを使用する必要がでてくるためであり、また、高速にするには電流源Ｉ３とＩ４の電流値を大きくする必要があるが、大きくすると電流源の回路面積が大きくなるので、ＩＣチップ面積が増加しＩＣのコストアップつながってしまうことになるためである。
【００１８】
逆に、テスト時のクロックを高速にできないとテストに時間が掛かり、検査コストが上昇することになる。そのため、両方のコストを考慮してテスト時の周波数を決定しなければならなかった。
【００１９】
本発明は、上述した実情を考慮してなされたものであって、高速クロックを用いることなしにテスト時間の大幅な短縮が行え、しかもＩＣチップ面積の増加を抑えることが可能な遅延時間生成回路、それを用いた二次電池保護用半導体装置、バッテリパックおよび電子機器を提供することを目的とする。
【課題を解決するための手段】
【００２０】
本発明は、上記の目的を達成するために次のような手段を有している。以下、請求項毎の手段を述べる。
【００２１】
ａ）請求項１記載の発明は、入力されたクロック信号のパルス数を計数するための縦続接続された複数のフリップフロップ回路からなるカウンタ回路を備え、該カウンタ回路の最終段または所定の段のフリップフロップ回路の出力が反転した信号を遅延時間信号として利用する遅延時間生成回路において、電子回路のテスト時に、前記カウンタ回路の最終段または前記所定の段のフリップフロップ回路より前段のフリップフロップ回路の出力信号を用いて遅延時間を生成するようにしたもので、高速クロックを使用することなしに遅延時間の短縮が可能となった。
【００２２】
ｂ）請求項２記載の発明は、前記カウンタ回路の初段のフリップフロップ回路の出力信号を用いて遅延時間を生成するようにしたもので、遅延時間を極めて短くでき、しかもこの遅延時間を測定することで通常時の遅延時間も分かるようになった。
【００２３】
ｃ）請求項３記載の発明は、請求項１または２記載の遅延時間生成回路を内蔵し、二次電池の過充電、過放電または過電流を検出して、二次電池を過充電、過放電または過電流から保護する二次電池保護用半導体装置において、過充電、過放電または過電流を検出した時の検出信号を、前記遅延時間生成回路により所定の時間遅延させるようにしたものである。
【００２４】
ｄ）請求項４記載の発明は、さらに前記クロック信号の周波数を高くする手段を備え、前記カウンタ回路のテストを行う際には、前記周波数を高くしたクロック信号を用いるようにしたもので、遅延回路自体のテストも短時間に行えるようになった。
【００２５】
ｅ）請求項５記載の発明は、請求項４記載の二次電池保護用半導体装置において、前記クロック信号の周波数を高くする手段を、定電流インバータとコンデンサからなる複数の遅延素子を閉ループに接続したクロック信号を発生するリング発振回路の発振周波数を、前記定電流インバータを構成する定電流源の定電流値を実質的に増加させる手段としたものである。
【００２６】
ｆ）請求項６記載の発明は、請求項５記載の二次電池保護用半導体装置において、定電流値を実質的に増加させる手段を、前記定電流源に並列に設けた別の定電流源を有効化する手段としたものである。
【００２７】
ｇ）請求項７記載の発明は、請求項３から６のいずれかに記載の二次電池保護用半導体装置を内蔵したバッテリパックであり、請求項８記載の発明は、請求項７記載のバッテリパックを用いた電子機器である。
【発明の効果】
【００２８】
請求項１記載の発明によれば、テストモード時は、遅延時間生成用カウンタ回路を構成しているフリップフロップ回路の初段、もしくは前段部分だけを使用して遅延時間を生成するようにしたので、高速クロックを使用することなしに遅延時間の短縮が可能な遅延時間生成回路が実現できる。
【００２９】
また、請求項２記載の発明によれば、テスト時の遅延時間を測定することで通常時の遅延時間も分かるようになった。
【００３０】
また、請求項３記載の発明によれば、高速クロックを使用することなしに過充電、過放電または過電流の異常検出信号の遅延時間を短縮することが可能な二次電池保護用半導体装置が実現できる。
【００３１】
さらに、請求項４〜６記載の発明によれば、遅延時間生成回路のテスト時には従来の高速クロックを使用することで短時間に検査が行えるようになった。
【００３２】
また、請求項７，８記載の発明によれば、上記の如き短時間に検査を行うことができる二次電池保護用半導体装置を用いることにより、利便性の高い有用なバッテリパックや電子機器を実現できる。
【発明を実施するための最良の形態】
【００３３】
以下、図面を参照して、本発明の実施形態を詳細に説明する。
図１は、本発明の第１の実施例を示す遅延時間生成回路の回路図である。遅延時間生成回路は、複数のフリップフロップ回路ＦＦ１からＦＦｎで構成されたカウンタ回路１２と２つのナンド回路３１と３２で構成され、クロック信号入力ＣＬＫ、テスト信号入力ＴＥＳＴ、遅延信号出力Ｄｅｌａｙを備えている。
【００３４】
カウンタ回路１２を構成している初段のフリップフロップ回路ＦＦ１の入力端子Ｃにはクロック信号ＣＬＫが入力されている。また、最終段のフリップフロップ回路ＦＦｎの出力Ｑバー（出力Ｑの反転信号）はナンド回路３１の入力１に接続されている。カウンタ回路１２を構成するフリップフロップ回路の数はいくつでも良く、クロック信号の周波数と必要な遅延時間によって決定される。
【００３５】
ナンド回路３１の入力２にはテスト信号ＴＥＳＴが接続されている。ナンド回路３１の出力である信号Ｂはナンド回路３２の入力１に接続されている。ナンド回路３２の入力２には初段のフリップフロップ回路ＦＦ１の出力Ｑが信号Ａとして接続されている。
【００３６】
図２は、図１の回路のタイミングチャートである。このタイミングチャートを参照しながら回路の動作説明を行う。なお、図２の（ａ）は通常動作時であり、（ｂ）はテストモード時の動作を示している。
【００３７】
ＣＬＫはクロック信号、ＴＥＳＴはテスト信号、信号Ａは初段のフリップフロップ回路ＦＦ１の出力Ｑ（ナンド回路３２の入力２）、ＦＦｎＱバーは最終段のフリップフロップ回路ＦＦｎの出力Ｑバー（ナンド回路３１の入力１）、信号Ｂはナンド回路３１の出力（ナンド回路３２の入力１）、Ｄｅｌａｙは本実施例における遅延時間生成回路の出力で遅延信号を示している。
【００３８】
まず、図２（ａ）の通常動作時は、テスト信号ＴＥＳＴはハイレベルとなっている。信号Ａは初段のフリップフロップ回路ＦＦ１の出力Ｑなので、この信号はクロック信号ＣＬＫを１／２分周したクロック信号となる。
【００３９】
ＦＦｎＱバーは、カウンタ回路１２がリセット状態ではカウンタ回路１２を構成しているフリップフロップ回路ＦＦ１からＦＦｎの出力Ｑバーは全てハイレベルとなっているので、リセット状態が解除された時間ｔ＝０ではハイレベルとなっている。
【００４０】
信号Ｂは、テスト信号ＴＥＳＴとＦＦｎＱバーのナンド信号であり、両信号とも時間ｔ＝０ではハイレベルなのでローレベルとなる。
【００４１】
遅延信号Ｄｅｌａｙは、信号Ａと信号Ｂのナンド信号であり、時間ｔ＝０では信号Ｂがローレベルなのでハイレベルとなっている。
【００４２】
カウンタ回路１２の計数が進んで、最終段のフリップフロップ回路ＦＦｎの出力Ｑバーがローレベルになると、信号Ｂがハイレベルになる。このときはまだ信号Ａはローレベルなので遅延信号Ｄｅｌａｙは変化しない。
【００４３】
さらにカウンタ回路１２の計数が進んで、信号Ａがハイレベルになると、遅延信号Ｄｅｌａｙはローレベルに変化する。この変化が遅延時間の終了信号となる。すなわち、リセットが解除された時間ｔ＝０から遅延信号Ｄｅｌａｙがローレベルに変化する間での時間が遅延時間となる。
【００４４】
次の図２（ｂ）に示すテストモード時の場合を説明する。テストモード時のテスト信号ＴＥＳＴはローレベルである。テスト信号ＴＥＳＴがローレベルの場合は、信号Ｂは最終段のフリップフロップ回路ＦＦｎの出力Ｑバーに関係なくハイレベルとなる。
【００４５】
時間ｔ＝０でカウンタ回路１２のリセットが解除されクロック信号ＣＬＫの計数が始まる。ナンド回路３２の入力１は信号Ｂが印加されているので、入力２に接続されている初段のフリップフロップ回路ＦＦ１の出力Ｑはハイレベルになると遅延信号Ｄｅｌａｙはローレベルに変化するので、タイミングチャートに示すように、クロック信号ＣＬＫを１パルスカウントしただけの極めて短い時間で遅延信号Ｄｅｌａｙが出力されるので、テスト時間の短縮が行われる。
【００４６】
また、テストモード時の遅延時間を測定することで、クロック信号ＣＬＫの周波数が分かるので、通常動作時の遅延時間がどれだけあるのかも測定できる。
【００４７】
上記実施例では、通常動作時の遅延時間終了信号を最終段のフリップフロップ回路ＦＦｎから得ていたが、これは最も長い遅延時間の生成の場合である。より短い遅延時間が必要な場合は、遅延時間終了信号を最終段より前段にあるフリップフロップ回路の出力を用いれば良く、複数のフリップフロップ回路の出力を切り換える切換手段を設け、適宜、ナンド回路３１の入力１に入力するフリップフロップ回路の出力を切り換えることで容易に実現可能である。
【００４８】
また、テストモード時の遅延時間終了信号を初段段のフリップフロップ回路ＦＦ１から得ているが、初段に限ることはなく２段目、３段目のフリップフロップ回路でも良く、テストに最も適した遅延時間を選択すればよい。
【００４９】
図３は、本発明の第２の実施例を示す遅延時間生成回路の回路図である。図１と異なる点は、初段のフリップフロップ回路ＦＦ１の出力Ｑとナンド回路３２の入力２の間にオア回路３３を追加した点である。オア回路の３３の入力１にはテスト信号ＴＥＳＴが接続されている。
【００５０】
図４は、図３の回路のタイミングチャートである。このタイミングチャートを参照しながら回路の動作説明を行う。なお、図４の（ａ）は通常動作時であり、（ｂ）はテストモード時の動作を示している。また、信号名は図２のタイミングチャートと同じである。
【００５１】
まず、図４（ａ）の通常動作時は、テスト信号ＴＥＳＴはハイレベルとなっている。この信号はオア回路３３の入力１に印加されているので、オア回路３３の出力である信号Ａはハイレベルとなっている。
【００５２】
ＦＦｎＱバーと信号Ｂの動作は図２の場合と同じである。カウンタ回路１２の計数が進んで、最終段のフリップフロップ回路ＦＦｎの出力Ｑバーがローレベルになると、信号Ｂがハイレベルになる。信号Ａは既にハイレベルになっているので、信号Ｂがハイレベルになると直ぐに遅延信号Ｄｅｌａｙはローレベルに変化する。この変化が遅延時間の終了信号となる。すなわち、リセットが解除された時間ｔ＝０から遅延信号Ｄｅｌａｙがローレベルに変化する間での時間が遅延時間となる。
【００５３】
次の図４（ｂ）に示すテストモード時の場合を説明する。テストモード時のテスト信号ＴＥＳＴはローレベルである。オア回路３３の入力２にローレベルが入力されると、オア回路３３の入力１に入力されている初段のフリップフロップ回路ＦＦ１の出力Ｑがそのままオア回路３３の出力に現れるので、図１の回路と全く同じ動作となる。
【００５４】
すなわち、信号Ｂは最終段のフリップフロップ回路ＦＦｎの出力Ｑバーに関係なくハイレベルであるから、時間ｔ＝０でカウンタ回路１２のリセットが解除されクロック信号ＣＬＫの計数が始まり、初段のフリップフロップ回路ＦＦ１の出力Ｑがハイレベルになると遅延信号Ｄｅｌａｙはローレベルに変化する。
【００５５】
この回路では、通常動作時の遅延時間が第１の実施例に比べクロック信号１周期分短いが、クロック信号１周期の時間は遅延時間に比べ極めて短い時間なので、無視できる誤差である。
【００５６】
また、実施例ではテスト時の遅延時間信号を初段のフリップフロップ回路ＦＦ１の出力Ｑから得ていたが、第１の実施例同様、初段に限ることはなく、最終段より前であれば２段目、３段目でも構わない。ただし、最終段に近づくほどテストモード時の遅延時間は長くなる。
【００５７】
図５は、本発明の遅延時間生成回路を用いた二次電池保護用半導体装置を内蔵したバッテリパックの回路図である。
【００５８】
保護用半導体装置１は、過充電検出回路２、過放電検出回路３、充電過電流検出回路４、第１放電過電流検出回路５、第２放電過電流検出回路６、遅延時間生成回路７、短縮回路８、レベルシフト９、異常充電器検出回路１０、ロジック回路１１、およびＮＭＯＳトランジスタＭ１とＭ２で構成され、放電制御用ＮＭＯＳトランジスタＭ２１を制御するための放電制御端子Ｄout、充電制御用ＮＭＯＳトランジスタＭ２２を制御するための充電制御端子Ｃout、充放電電流を電圧に変換して検出するための電流検出端子Ｖ−を備えている。
【００５９】
過充電検出回路２、過放電検出回路３、充電過電流検出回路４、第１放電過電流検出回路５、第２放電過電流検出回路６、の出力信号（検出信号）は遅延時間生成回路７に入力されており、これらの出力信号は、遅延時間生成回路７により所定の遅延時間遅延されてロジック回路１１に出力された後、放電制御用ＮＭＯＳトランジスタＭ２１、充電制御用ＮＭＯＳトランジスタＭ２２を制御する。なお、遅延時間は一律ではなく、検出内容によって変化する。また、テスト信号ＴＥＳＴは短縮回路８から出力される。
【００６０】
本発明のこのテスト方法では、テスト時にはカウンタ回路を構成しているフリップフロップ回路の内、遅延時間の終了信号を出力しているフリップフロップ回路（実施例では初段）までの動作しか確認できていない。そのためテストモードの中で、最低一度は全てのフリップフロップの動作確認を行う必要がある。
【００６１】
そこで、本発明の遅延時間生成回路に用いられているクロック信号ＣＬＫを生成している発振回路は背景技術の項で説明した図６の回路を用い、前述したテスト信号ＴＥＳＴとは異なるテスト信号ＴＥＳＴ２がローレベルになった場合はクロック信号ＣＬＫ周波数を高くして、カウンタ回路１２を構成している全てのフリップフロップ回路を動作させ、最終段のフリップフロップ回路ＦＦｎの出力Ｑバーによる遅延時間の生成を行っている。もちろんこのテストの場合、テスト信号ＴＥＳＴはハイレベルの状態である。
【００６２】
上記実施例の如き遅延時間生成回路、二次電池保護用半導体装置、バッテリパックは、その応用技術として、近年普及している携帯電話、ディジタルカメラ、携帯型のＭＤ（ミニディスク）装置などの音響機器を始めとして二次電池を必要とする様々な電子機器に利用可能であることはいうまでもない。
【図面の簡単な説明】
【００６３】
【図１】本発明の第１の実施例を示す遅延時間生成回路の回路図である。
【図２】図１の回路のタイミングチャートである。
【図３】本発明の第２の実施例を示す遅延時間生成回路の回路図である。
【図４】図３の回路のタイミングチャートである。
【図５】発明の遅延時間生成回路を用いた二次電池保護用半導体装置を内蔵したバッテリパックの回路図である。
【図６】従来技術で用いられているクロック信号発生回路の構成図である。
【符号の説明】
【００６４】
１：保護用半導体装置
２：過充電検出回路
３：過放電検出回路
４：充電過電流検出回路
５：第１放電過電流検出回路
６：第２放電過電流検出回路
７：遅延時間生成回路
８：短縮回路
９：レベルシフト
１０：異常充電器検出回路
１１：ロジック回路
１２：カウンタ回路
１３：発振回路
２０：バッテリパック
２１：二次電池
２２：プラス側端子
２３：マイナス側端子
３１，３２：ナンド回路
３３：オア回路
４１〜４５：インバータ回路
ＦＦ１〜ＦＦｎ：フリップフロップ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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