(57)【要約】【課題】ポリシリコン抵抗素子内の不純物濃度の変動を抑制することを目的とする。【解決手段】半導体装置の製造方法は、基板にポリシリコン膜を成膜する工程と、前記ポリシリコン膜に所定のパターンを形成する前に前記ポリシリコン膜に不純物を注入する第１注入工程と、前記ポリシリコン膜上に第１の拡散防止膜を成膜する工程と、前記ポリシリコン膜に注入した前記不純物を活性化させるための熱処理を行う工程と、を備える。【選択図】図１１
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【特許請求の範囲】
【請求項１】
基板にポリシリコン膜を成膜する工程と、
前記ポリシリコン膜に所定のパターンを形成する前に前記ポリシリコン膜に不純物を注入する第１注入工程と、
前記ポリシリコン膜上に第１の拡散防止膜を成膜する工程と、
前記ポリシリコン膜に注入した前記不純物を活性化させるための熱処理を行う工程と、
を備える半導体装置の製造方法。
【請求項２】
前記第１の拡散防止膜を除去し、前記ポリシリコン膜に所定のパターンを形成することによりゲート電極と抵抗素子とを形成する工程を更に備える請求項１に記載の半導体装置の製造方法。
【請求項３】
前記基板はソース／ドレイン領域を含み、
前記ソース／ドレイン領域および前記抵抗素子に前記不純物を注入する第２注入工程と、
前記ソース／ドレイン領域の表面と前記抵抗素子の表面とに第２の拡散防止膜を成膜する工程と、
前記ソース／ドレイン領域と前記抵抗素子とに注入した前記不純物を活性化するための熱処理を行う工程と、
を更に備える請求項２に記載の半導体装置の製造方法。
【請求項４】
前記第２注入工程は、
前記ゲート電極の表面、前記ソース／ドレイン領域の表面および前記抵抗素子の表面を酸化膜で被覆する工程と、
前記抵抗素子を被覆する前記酸化膜上に、所定位置を開口したレジストパターンを形成する工程と、
前記レジストパターンをマスクとして前記所定位置下方の前記酸化膜を除去することにより、前記抵抗素子に電極引き出し部を形成するとともに、前記ソース／ドレイン領域の表面を被覆する酸化膜を除去する工程と、
前記ソース／ドレイン領域と前記電極引き出し部とに前記不純物を注入する工程とを含む請求項３に記載の半導体装置の製造方法。
【請求項５】
前記第２注入工程は、
前記ゲート電極の表面、前記ソース／ドレイン領域の表面および前記抵抗素子の表面を酸化膜で被覆する工程と、
前記抵抗素子を被覆する前記酸化膜上に、所定位置を開口したレジストパターンを形成する工程と、
前記レジストパターンをマスクとして前記所定位置下方の前記酸化膜を除去することにより、前記抵抗素子に電極引き出し部を形成するとともに前記抵抗素子の側面にサイドウォールを形成し、前記ゲート電極上面を被覆する前記酸化膜を除去することにより、前記ゲート電極の側面にサイドウォールを形成し、前記ソース／ドレイン領域の表面を被覆する前記酸化膜を除去する工程と、
前記ソース／ドレイン領域と前記電極引き出し部とに前記不純物を注入する工程とを含む請求項３に記載の半導体装置の製造方法。
【請求項６】
前記第２注入工程は、前記ソース／ドレイン領域に前記不純物を注入すると同時に、前記抵抗素子に前記不純物を注入する請求項３から５のいずれかに記載の半導体装置の製造方法。
【請求項７】
前記第２の拡散防止膜を除去し、前記ゲート電極上と前記ソース／ドレイン領域上と前記抵抗素子上とを金属で成膜する工程と、
前記基板を熱処理することにより、前記ゲート電極と前記ソース／ドレイン領域と前記抵抗素子とにシリサイドを形成する工程と、
を更に備える請求項３から６のいずれかに記載の半導体装置の製造方法。
【請求項８】
前記不純物は、ヒ素イオンである請求項１から７のいずれかに記載の半導体装置の製造方法。
【請求項９】
前記金属は、コバルトである請求項７または８に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来、ポリシリコン膜からなるポリシリコン抵抗素子を有する半導体装置の製造方法において、ゲート電極やポリシリコン抵抗素子等への不純物注入は、リンイオン（Ｐ+）を
用いて行う。そして、ゲート電極やポリシリコン抵抗素子等に注入した不純物を活性化させるため、ゲート電極やポリシリコン抵抗素子等に対して熱処理を行う。以下、不純物を活性化させるための熱処理を不純物活性化熱処理という。また、シリサイド形成技術を用いて、不純物活性化熱処理を行ったゲート電極やポリシリコン抵抗素子等にシリサイドを形成する。
【特許文献１】特開２００６−４０９４７号公報
【特許文献２】特開２００６−８０２１８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかし、不純物を活性化させるための熱処理を行った場合、リンイオンが外方拡散（アウトディフュージョン）され、ポリシリコン抵抗素子の不純物濃度が変動していた。また、ポリシリコン抵抗素子（特に電極引き出し領域）への不純物注入は、ポリシリコン成膜時に行うのみであり、ポリシリコン抵抗素子の不純物濃度の変動が生じていた。ここで、電極引き出し領域は、ポリシリコン抵抗素子に設けられた所定領域であり、引き出し電極とポリシリコン抵抗素子とを電気的に接続するための領域である。そして、シリサイド形成技術により、電極引き出し領域にシリサイドを形成した場合、電極引き出し領域に形成されたシリサイドとポリシリコンとの接触界面の不純物濃度のバラツキが大きくなる。その結果、電極引き出し領域におけるシリサイドとポリシリコンとの接触界面で生じる接触抵抗値のバラツキが大きくなり、デバイス特性が不安定となる問題が生じていた。本発明は、ポリシリコン抵抗素子内の不純物濃度の変動を抑制することを目的とする。
【課題を解決するための手段】
【０００４】
本発明は前記課題を解決するために、以下の手段を採用した。すなわち、本発明の半導体装置の製造方法は、
基板にポリシリコン膜を成膜する工程と、
前記ポリシリコン膜に所定のパターンを形成する前に前記ポリシリコン膜に不純物を注入する第１注入工程と、
前記ポリシリコン膜上に第１の拡散防止膜を成膜する工程と、
前記ポリシリコン膜に注入した前記不純物を活性化させるための熱処理を行う工程と、を備える。
【０００５】
本発明の半導体装置の製造方法によれば、所定のパターンを形成する前のポリシリコン膜に不純物を注入し、そのポリシリコン膜上に第１の拡散防止膜を成膜する。ポリシリコン膜は第１の拡散防止膜が成膜されているため、熱処理によって生じるポリシリコン膜中の不純物の外方拡散が抑制される。したがって、ポリシリコン膜に所定のパターンを形成する前段階で、熱処理によって生じるポリシリコン膜中の不純物の外方拡散を抑制することが可能となる。その結果、ポリシリコン膜中の不純物濃度の変動を抑制することが可能となる。
【０００６】
また、本発明の半導体装置の製造方法は、前記第１の拡散防止膜を除去し、前記ポリシ
リコン膜に所定のパターンを形成することによりゲート電極と抵抗素子とを形成する工程を更に備えてもよい。本発明の半導体装置の製造方法によれば、ポリシリコン膜に所定のパターンを形成することで、ポリシリコン膜中の不純物濃度の変動が抑制されたゲート電極と抵抗素子とを作製すること可能となる。
【０００７】
また、本発明の半導体装置の製造方法は、
前記基板はソース／ドレイン領域を含み、
前記ソース／ドレイン領域および前記抵抗素子に前記不純物を注入する第２注入工程と、
前記ソース／ドレイン領域の表面と前記抵抗素子の表面とに第２の拡散防止膜を成膜する工程と、
前記ソース／ドレイン領域と前記抵抗素子とに注入した前記不純物を活性化するための熱処理を行う工程と、を更に備えてもよい。
【０００８】
本発明の半導体装置の製造方法によれば、抵抗素子に不純物を注入し、その抵抗素子の表面に第２の拡散防止膜を成膜する。抵抗素子は第２の拡散防止膜が成膜されているため、熱処理によって生じる抵抗素子内の不純物の外方拡散を抑制することが可能となる。その結果、抵抗素子内の不純物濃度の変動を抑制することが可能となる。
【０００９】
また、本発明の半導体装置の製造方法は、
前記第２注入工程が、
前記ゲート電極の表面、前記ソース／ドレイン領域の表面および前記抵抗素子の表面を酸化膜で被覆する工程と、
前記抵抗素子を被覆する前記酸化膜上に、所定位置を開口したレジストパターンを形成する工程と、
前記レジストパターンをマスクとして前記所定位置下方の前記酸化膜を除去することにより、前記抵抗素子に電極引き出し部を形成するとともに、前記ソース／ドレイン領域の表面を被覆する酸化膜を除去する工程と、
前記ソース／ドレイン領域と前記電極引き出し部とに前記不純物を注入する工程とを含むものでもよい。
【００１０】
本発明の半導体装置の製造方法によれば、抵抗素子の電極引き出し部に不純物を注入し、その抵抗素子の表面に第２の拡散防止膜を成膜する。抵抗素子の電極引き出し部は第２の拡散防止膜が成膜されているため、熱処理によって生じる電極引き出し部周辺の不純物の外方拡散を抑制することが可能となる。その結果、電極引き出し部周辺の不純物濃度の変動を抑制することが可能となる。
【００１１】
また、本発明の半導体装置の製造方法は、
前記第２注入工程が、
前記ゲート電極の表面、前記ソース／ドレイン領域の表面および前記抵抗素子の表面を酸化膜で被覆する工程と、
前記抵抗素子を被覆する前記酸化膜上に、所定位置を開口したレジストパターンを形成する工程と、
前記レジストパターンをマスクとして前記所定位置下方の前記酸化膜を除去することにより、前記抵抗素子に電極引き出し部を形成するとともに前記抵抗素子の側面にサイドウォールを形成し、前記ゲート電極上面を被覆する前記酸化膜を除去することにより、前記ゲート電極の側面にサイドウォールを形成し、前記ソース／ドレイン領域の表面を被覆する前記酸化膜を除去する工程と、
前記ソース／ドレイン領域と前記電極引き出し部とに前記不純物を注入する工程とを含むものでもよい。
【００１２】
また、本発明の半導体装置の製造方法は、前記第２注入工程が、前記ソース／ドレイン領域に前記不純物を注入すると同時に、前記抵抗素子に前記不純物を注入してもよい。本発明の半導体装置の製造方法によれば、ソース／ドレイン領域に不純物を注入すると同時に、抵抗素子に不純物を注入する。したがって、ソース／ドレイン領域に不純物を注入することと、抵抗素子に不純物を注入することとを別個に行う必要がなく、工程の簡略化が可能となる。
【００１３】
また、本発明の半導体装置の製造方法は、
前記第２の拡散防止膜を除去し、前記ゲート電極上と前記ソース／ドレイン領域上と前記抵抗素子上とを金属で成膜する工程と、
前記基板を熱処理することにより、前記ゲート電極と前記ソース／ドレイン領域と前記抵抗素子とにシリサイドを形成する工程と、を更に備えてもよい。
【００１４】
本発明の半導体装置の製造方法によれば、基板を熱処理することにより、ゲート電極とソース／ドレイン領域と抵抗素子とにシリサイドを形成する。抵抗素子内の不純物濃度の変動が抑制されているため、抵抗素子に形成されたシリサイドと抵抗素子内のポリシリコンとの接触界面の抵抗を安定化させることが可能となる。
【００１５】
また、本発明の半導体装置の製造方法は、前記不純物が、ヒ素イオンであってもよい。さらに、また、本発明の半導体装置の製造方法は、前記金属が、コバルトであってもよい。
【発明の効果】
【００１６】
本発明によれば、ポリシリコン抵抗素子内の不純物濃度の変動を抑制することができる。
【発明を実施するための最良の形態】
【００１７】
以下、図面に基づいて、本発明の実施の形態を説明する。以下の実施形態の構成は例示であり、本発明は実施形態の構成には限定されない。
【００１８】
図１から図１１を参照して、本実施形態に係る半導体装置及びその製造方法について説明する。図１から図１１の各図は、本実施形態に係る半導体装置の製造工程を示す断面図である。
【００１９】
まず、図１に示すように、シリコン基板１上に、素子分離膜２を形成する。例えばＬＯＣＯＳ（Local Oxidation of Silicon）法又はトレンチアイソレーション法により、素子分離膜２を形成する。次に、シリコン基板１に対してイオン注入（不純物注入）を行い、シリコン基板１にＮ型トランジスタ領域（Ｎ型ソース／ドレイン領域）３及びＰ型トランジスタ領域（Ｐ型ソース／ドレイン領域）４を形成する。本実施形態では、シリコン基板１にホウ素イオン（Ｂ+）を注入することによりＮ型トランジスタ領域３を形成し、シリ
コン基板１にリンイオン（Ｐ+）を注入することによりＰ型トランジスタ領域４を形成す
る。
【００２０】
そして、シリコン基板１のＮ型トランジスタ領域３上及びＰ型トランジスタ領域４上にゲート酸化膜５を形成する。例えば、熱酸化法を用いて、シリコン基板１のＮ型トランジスタ領域３上及びＰ型トランジスタ領域４上にゲート酸化膜５を成長させる。
【００２１】
次に、素子分離膜２上及びゲート酸化膜５上にポリシリコン膜６を形成する。例えば、ＣＶＤ（Chemical Vapor Deposition）法を用いて、シランガスを窒素中で熱分解させ、
ポリシリコン膜６を成長させる。
【００２２】
そして、図２に示すように、ポリシリコン膜６上にレジスト（レジストパターン）７を形成し、ポリシリコン膜６にイオン注入を行う。この場合、レジスト７は、Ｐ型トランジスタ領域４の垂直方向上に形成される。すなわち、Ｐ型トランジスタ領域４の垂直方向上に形成されたポリシリコン膜６へのイオン注入を防ぐためのレジスト７が形成される。また、本実施形態では、ポリシリコン膜６に注入するイオンとしてＮ型不純物であるヒ素イオン（Ａｓ+）を使用する。
【００２３】
次に、図３に示すように、ポリシリコン膜６上にシリコン酸化膜（ＳｉＯ2）８（第１
の拡散防止膜に相当）を形成する。この場合、ＣＶＤ法等を用いた低温成膜により、シリコン酸化膜８を形成する。そして、ポリシリコン膜６に対して不純物活性化熱処理を行う。具体的には、シリコン基板１を加熱することにより、不純物活性化熱処理を行う。
【００２４】
次に、図４に示すようにゲート電極９Ａ、ゲート電極９Ｂ及びポリシリコン抵抗素子１０を形成する。具体的には、フッ化水素（溶液）によりシリコン酸化膜８を除去する。そして、フォトリソグラフィ及びドライエッチングによりポリシリコン膜６にパターニングを行い、所望の形状のゲート電極９Ａ、ゲート電極９Ｂ及びポリシリコン抵抗素子１０を形成する。ゲート電極９Ａは、Ｎ型トランジスタ領域３上に形成されたゲート酸化膜５上に形成される。ゲート電極９Ｂは、Ｐ型トランジスタ領域４上に形成されたゲート酸化膜５上に形成される。ポリシリコン抵抗素子１０は、素子分離膜２上に形成される。この場合、図４に示すように、Ｎ型トランジスタ領域３とＰ型トランジスタ領域４とを分離するための素子分離膜２とは異なる素子分離膜２上にポリシリコン抵抗素子１０を形成する。
【００２５】
そして、図５に示すように、Ｎ型トランジスタ領域３にＮ型ＬＤＤ（lightly doped drain）領域２０を形成し、Ｐ型トランジスタ領域４にＰ型ＬＤＤ（lightly doped drain）領域２１を形成する。具体的には、フォトリソグラフィにより、Ｎ型トランジスタ領域３以外をレジスト（図示せず）で覆い、Ｎ型トランジスタ領域３に低濃度のリンイオンを注入する。この場合、Ｎ型トランジスタ領域３の浅い部分にリンイオンを注入することにより、Ｎ型トランジスタ領域３の浅い部分にＮ型ＬＤＤ領域２０が形成される。このとき、ゲート電極９Ａがイオン注入のマスクの役割を果たすため、Ｎ型ＬＤＤ領域２０はゲート電極９Ａと自己整合的に形成される。
【００２６】
また、フォトリソグラフィにより、Ｐ型トランジスタ領域４以外をレジスト（図示せず）で覆い、Ｐ型トランジスタ領域４に低濃度のホウ素イオンを注入する。この場合、Ｐ型トランジスタ領域４の浅い部分にホウ素イオンを注入することにより、Ｐ型トランジスタ領域４の浅い部分にＰ型ＬＤＤ領域２１が形成される。このとき、ゲート電極９Ｂがイオン注入のマスクの役割を果たすため、Ｐ型ＬＤＤ領域２１はゲート電極９Ｂと自己整合的に形成される。
【００２７】
次に、ＣＶＤ法により、ゲート電極９Ａ、ゲート電極９Ｂ及びポリシリコン抵抗素子１０を含むシリコン基板１全面を覆うようにサイドウォール用酸化膜（図示せず）を成膜する。そして、図６に示すように、ポリシリコン抵抗素子１０上に抵抗素子酸化膜３１を形成するために、ポリシリコン抵抗素子１０上に成膜されたサイドウォール用酸化膜上にレジスト（レジストパターン）２２を形成し、異方性エッチングを行う。異方性エッチングを行った場合、ゲート電極９Ａの側面、ゲート電極９Ｂの側面及びポリシリコン抵抗素子１０の側面にサイドウォール３０が形成される。
【００２８】
このとき、レジスト２２をマスクとしてポリシリコン抵抗素子１０上に抵抗素子酸化膜３１及び電極引き出し形成部３２が形成される。すなわち、図６に示すように、抵抗素子
酸化膜３１の一部が除去されて電極引き出し形成部３２が開口する。電極引き出し形成部３２は、ポリシリコン抵抗素子１０の上面部分のうち、引き出し電極が接続される部分である。そのため、電極引き出し形成部３２上には抵抗素子酸化膜３１を形成しない。なお、電極引き出し形成部３２は、ポリシリコン抵抗素子１０の上面の任意の位置に形成される。
【００２９】
そして、図７に示すように、フォトリソグラフィにより、Ｎ型トランジスタ領域３及びポリシリコン抵抗素子１０にイオン注入を行うためのレジスト（レジストパターン）４０を形成する。すなわち、Ｎ型トランジスタ領域３及びポリシリコン抵抗素子１０以外をレジスト４０で覆う。次に、Ｎ型トランジスタ領域３及びポリシリコン抵抗素子１０に高濃度のヒ素イオンを注入する。Ｐ型トランジスタ領域４の垂直方向上に形成されたレジスト４０により、Ｐ型トランジスタ領域４には、ヒ素イオンは注入されない。
【００３０】
Ｎ型トランジスタ領域３の深い部分まで高濃度のヒ素イオンを注入することにより、Ｎ型トランジスタ領域３の深い部分までＮ型高濃度領域４１が形成される。このとき、ゲート電極９Ａの側面に形成されたサイドウォール３０がイオン注入のマスクの役割を果たすため、Ｎ型高濃度領域４１はゲート電極９Ａの側面に形成されたサイドウォール３０と自己整合的に形成される。
【００３１】
また、ポリシリコン抵抗素子１０上に形成された抵抗素子酸化膜３１により、電極引き出し形成部３２以外からはポリシリコン抵抗素子１０内部にヒ素イオンは注入されない。本実施形態に係る半導体装置及びその製造方法では、ポリシリコン抵抗素子１０上に形成された抵抗素子酸化膜３１内部でヒ素イオンが止まるようにヒ素イオンの注入エネルギーを制御する。そのため、抵抗素子酸化膜３１直下のポリシリコン抵抗素子１０内部にはヒ素イオンは注入されない。
【００３２】
一方、電極引き出し形成部３２上に抵抗素子酸化膜３１は形成されていない。そのため、電極引き出し形成部３２からポリシリコン抵抗素子１０内部にヒ素イオンが注入される。その結果、電極引き出し形成部３２の直下及びその周辺に、Ｎ型不純物領域４２が形成される。このとき、ポリシリコン抵抗素子１０上に形成された抵抗素子酸化膜３１がイオン注入のマスクの役割を果たすため、Ｎ型不純物領域４２はポリシリコン抵抗素子１０上に形成された抵抗素子酸化膜３１と自己整合的に形成される。
【００３３】
次に、図８に示すように、フォトリソグラフィにより、Ｐ型トランジスタ領域４にイオン注入を行うためのレジスト（レジストパターン）５０を形成する。すなわち、Ｐ型トランジスタ領域４以外をレジスト５０で覆う。次に、Ｐ型トランジスタ領域４に高濃度のホウ素イオンを注入する。Ｎ型トランジスタ領域３の垂直方向上に形成されたレジスト５０により、Ｎ型トランジスタ領域３には、ホウ素イオンは注入されない。ポリシリコン抵抗素子１０の垂直方向上に形成されたレジスト５０により、ポリシリコン抵抗素子１０には、ホウ素イオンは注入されない。
【００３４】
そして、Ｐ型トランジスタ領域４の深い部分まで高濃度のホウ素イオンを注入することにより、Ｐ型トランジスタ領域４の深い部分までＰ型高濃度領域５１が形成される。このとき、ゲート電極９Ｂの側面に形成されたサイドウォール３０がイオン注入のマスクの役割を果たすため、Ｐ型高濃度領域５１はゲート電極９Ｂの側面に形成されたサイドウォール３０と自己整合的に形成される。
【００３５】
次に、図９に示すように、Ｎ型トランジスタ領域３、Ｐ型トランジスタ領域４及びポリシリコン抵抗素子１０を含むシリコン基板１全面にシリコン酸化膜６０を成膜する。この場合、シリコン酸化膜６０は、ＣＶＤ法等による低温成膜で形成する。そして、Ｎ型トラ
ンジスタ領域３、Ｐ型トランジスタ領域４及びポリシリコン抵抗素子１０に対して、不純物活性化熱処理を行う。具体的には、シリコン基板１を加熱することにより、Ｎ型ＬＤＤ領域２０、Ｎ型高濃度領域４１、Ｐ型ＬＤＤ領域２１、Ｐ型高濃度領域５１、ゲート電極９Ａ、ゲート電極９Ｂ及びＮ型不純物領域４２に対して、不純物活性化熱処理を行う。
【００３６】
次に、フッ化水素（溶液）により、シリコン酸化膜６０及びゲート酸化膜５を除去する。この場合、フッ化水素の濃度を調整することにより、フッ化水素によりサイドウォール３０及び抵抗素子酸化膜３１が除去されないようにする。
【００３７】
そして、図１０に示すように、Ｎ型高濃度領域４１、ゲート電極９Ａ、Ｐ型高濃度領域５１、ゲート電極９Ｂ及びＮ型不純物領域４２に、シリサイド７０を形成する。具体的には、Ｎ型高濃度領域４１上、ゲート電極９Ａ上、Ｐ型高濃度領域５１上、ゲート電極９Ｂ上及びＮ型不純物領域４２上に、コバルトを成膜し、シリコン基板１に対して熱処理を行う。熱処理を行うことにより、コバルトとケイ素とが化合されて、シリサイド７０が形成される。
【００３８】
次に、ＣＶＤ法により、シリコン基板１上に素子層間絶縁膜８０を形成する。そして、フォトリソグラフィ及びエッチングにより素子層間絶縁膜８０にコンタクトホールを形成した後、引き出し電極８１を形成する。図１１に引き出し電極８１を形成した後の半導体装置の断面図を示す。
【００３９】
本実施形態に係る半導体装置及びその製造方法では、シリコン基板１にＮ型トランジスタ領域３及びＰ型トランジスタ領域４を形成する例を説明しているが、本発明はこれに限定されない。すなわち、シリコン基板１にＮ型トランジスタ領域３のみを形成してもよいし、シリコン基板１にＰ型トランジスタ領域４のみを形成してもよい。
【００４０】
本実施形態に係る半導体装置及びその製造方法では、図２を用いて説明したように、ポリシリコン膜６に注入する不純物はヒ素イオンである。また、図３を用いて説明したように、ポリシリコン膜６上にシリコン酸化膜８を形成した後、ポリシリコン膜６に対して不純物活性化熱処理を行う。このような処理を行うことにより、不純物としてリンイオンを注入したポリシリコン膜６に対して不純物活性化熱処理を行った場合と比較して、不純物がポリシリコン膜６の外に放出されるのを低減することができる。すなわち、ポリシリコン膜６に注入された不純物の外方拡散を抑制することできる。
【００４１】
ここで、不純物としてヒ素イオンを注入したポリシリコン膜６上にシリコン酸化膜８を形成し、ポリシリコン膜６に対して不純物活性化熱処理を行った場合と、不純物としてリンイオンを注入したポリシリコン膜６に対して不純物活性化熱処理を行った場合との相違について説明する。
【００４２】
図１２（ａ）は、不純物としてリンイオンを注入したポリシリコン膜６に対して不純物活性化熱処理を行った場合の説明図である。ポリシリコン膜６にリンイオンを注入し、不純物活性化熱処理を行った場合、ポリシリコン膜６中のリンイオンの外方拡散が発生することにより、ポリシリコン膜６中の不純物濃度が変動する。
【００４３】
図１２（ｂ）は、不純物としてヒ素イオンを注入したポリシリコン膜６上にシリコン酸化膜８を形成し、ポリシリコン膜６に対して不純物活性化熱処理を行った場合の説明図である。ポリシリコン膜６にヒ素イオンを注入し、不純物活性化熱処理を行った場合、外方拡散を抑制できる。ヒ素イオンは、リンイオンよりも質量が大きいため、ポリシリコン膜６の外に放出されるヒ素イオンの量が減少し、外方拡散が抑制される。また、ポリシリコン膜６上にシリコン酸化膜８を形成し、不純物活性化熱処理を行った場合、リンイオンが
ポリシリコン膜６の外に放出されるのをシリコン酸化膜８が防止するため、外方拡散が抑制される。したがって、ポリシリコン膜６中の不純物濃度の変動が抑制される。
【００４４】
本実施形態に係る半導体装置及びその製造方法では、図７を用いて説明したように、ポリシリコン抵抗素子１０にＮ型不純物領域４２を形成するために注入する不純物はヒ素イオンである。また、図９を用いて説明したように、Ｎ型不純物領域４２上にシリコン酸化膜６０を形成した後、Ｎ型不純物領域４２に対して不純物活性化熱処理を行う。このような処理を行うことにより、不純物としてリンイオンを注入したポリシリコン抵抗素子１０に対して不純物活性化熱処理を行った場合と比較して、ポリシリコン抵抗素子１０に注入された不純物の外方拡散を抑制することができる。
【００４５】
ここで、不純物としてヒ素イオンを注入したポリシリコン抵抗素子１０上にシリコン酸化膜６０を形成し、ポリシリコン抵抗素子１０に対して不純物活性化熱処理を行った場合と、不純物としてリンイオンを注入したポリシリコン抵抗素子１０に対して不純物活性化熱処理を行った場合との相違について説明する。
【００４６】
本実施形態に係る半導体装置及びその製造方法では、図７を用いて説明したように、電極引き出し形成部３２からポリシリコン抵抗素子１０内部にヒ素イオンを注入する。図１３は、図７を用いて説明したポリシリコン抵抗素子１０の詳細な説明図である。図１３に示すように、電極引き出し形成部３２からポリシリコン抵抗素子１０内部にヒ素イオンが注入された場合、電極引き出し形成部３２の直下及びその周辺にＮ型不純物領域４２が形成される。
【００４７】
また、図１４は、図９を用いて説明したポリシリコン抵抗素子１０の詳細な説明図である。すなわち、図１４は、ポリシリコン抵抗素子１０にヒ素イオンを注入し、ポリシリコン抵抗素子１０にシリコン酸化膜６０を形成した後、ポリシリコン抵抗素子１０に対して不純物活性化熱処理を行った場合の説明図である。ポリシリコン抵抗素子１０にヒ素イオンを注入し、ポリシリコン抵抗素子１０に対して不純物活性化熱処理を行った場合、外方拡散を抑制できる。ヒ素イオンは、リンイオンよりも質量が大きいため、ポリシリコン抵抗素子１０の外に放出されるヒ素イオンの量が減少し、外方拡散が抑制される。また、ポリシリコン抵抗素子１０上にシリコン酸化膜６０を形成し、ポリシリコン抵抗素子１０に対して不純物活性化熱処理を行った場合、リンイオンがポリシリコン抵抗素子１０の外に放出されるのをシリコン酸化膜６０が防止するため、外方拡散が抑制される。したがって、ポリシリコン抵抗素子１０中の不純物濃度の変動が抑制される。
【００４８】
本実施形態に係る半導体装置及びその製造方法では、図１０を用いて説明したように、ポリシリコン抵抗素子１０のＮ型不純物領域４２上にコバルトを成膜して熱処理を行うことにより、ポリシリコン抵抗素子１０のＮ型不純物領域４２にシリサイド７０を形成する。本実施形態に係る半導体装置及びその製造方法では、ポリシリコン抵抗素子１０にヒ素イオンを注入し、ポリシリコン抵抗素子１０上にシリコン酸化膜６０を形成した後にポリシリコン抵抗素子１０に対して不純物活性化熱処理を行う。このような処理により、ポリシリコン抵抗素子１０のＮ型不純物領域４２中の不純物濃度の変動が抑制される。したがって、ポリシリコン抵抗素子１０のＮ型不純物領域４２にシリサイド７０を形成した場合、シリサイド７０とポリシリコンとの接触界面の抵抗を安定化させることができる。
【００４９】
図１５は、図１０を用いて説明したポリシリコン抵抗素子１０の詳細な説明図であり、ポリシリコン抵抗素子１０のシリサイド７０とポリシリコン９０との境界の拡大図である。例えば、シリサイド７０とポリシリコン９０との境界Ａと、シリサイド７０とポリシリコン９０との境界Ｂとでは、シリサイド７０とポリシリコン９０との接触界面の抵抗はほぼ同じである。これは、ポリシリコン抵抗素子１０の深さによって、ポリシリコン抵抗素
子１０内のヒ素イオン濃度の変動があまりないためである。図１６に、ポリシリコン抵抗素子１０の深さと、ポリシリコン抵抗素子１０内のヒ素イオン濃度との関係を示す。図１６に示すように、ポリシリコン抵抗素子１０の深さが異なっても、ポリシリコン抵抗素子１０内のヒ素イオン濃度はほぼ一定である。
【００５０】
本実施形態に係る半導体装置及びその製造方法では、ポリシリコン抵抗素子１０のポリシリコン９０と、ポリシリコン抵抗素子１０に形成されたシリサイド７０との接触界面の抵抗を安定化させることができる。そのため、安定したデバイス特性を提供することが可能となる。
【００５１】
一方、ポリシリコン抵抗素子１０に不純物としてリンイオンを注入し、ポリシリコン抵抗素子１０上にシリコン酸化膜６０を形成せずに不純物活性化熱処理を行った場合、ポリシリコン抵抗素子１０中のリンイオンの外方拡散により、ポリシリコン抵抗素子１０中の不純物濃度が変動する。図１７は、ポリシリコン抵抗素子１０に不純物としてリンイオンを注入し、ポリシリコン抵抗素子１０上にシリコン酸化膜６０を形成せずに不純物活性化熱処理を行った場合の説明図である。図１７に示すように、ポリシリコン抵抗素子１０上にシリコン酸化膜６０が形成されていないため、ポリシリコン抵抗素子１０中のリンイオンの外方拡散が抑制されず、ポリシリコン抵抗素子１０中の不純物濃度が変動する。そして、不純物濃度が変動したポリシリコン抵抗素子１０にシリサイド７０を形成した場合、シリサイド７０とポリシリコン９０との接触界面の抵抗が変動する。
【００５２】
図１８に、不純物濃度が変動したポリシリコン抵抗素子１０のシリサイド７０とポリシリコン９０との境界の拡大図を示す。例えば、シリサイド７０とポリシリコン９０との境界Ｃと、シリサイド７０とポリシリコン９０との境界Ｄとでは、シリサイド７０とポリシリコン９０との接触界面の抵抗は異なる。これは、不純物濃度が変動したポリシリコン抵抗素子１０の深さによって、ポリシリコン抵抗素子１０内のリンイオン濃度に変動が生じているためである。図１９に、不純物濃度が変動したポリシリコン抵抗素子１０の深さと、不純物濃度が変動したポリシリコン抵抗素子１０内のリンイオン濃度との関係を示す。図１９に示すように、不純物濃度が変動したポリシリコン抵抗素子１０の深さによって、不純物濃度が変化したポリシリコン抵抗素子１０内のリンイオン濃度が異なっている。
【図面の簡単な説明】
【００５３】
【図１】本実施形態に係る半導体装置の製造工程を示す断面図である。
【図２】本実施形態に係る半導体装置の製造工程を示す断面図である。
【図３】本実施形態に係る半導体装置の製造工程を示す断面図である。
【図４】本実施形態に係る半導体装置の製造工程を示す断面図である。
【図５】本実施形態に係る半導体装置の製造工程を示す断面図である。
【図６】本実施形態に係る半導体装置の製造工程を示す断面図である。
【図７】本実施形態に係る半導体装置の製造工程を示す断面図である。
【図８】本実施形態に係る半導体装置の製造工程を示す断面図である。
【図９】本実施形態に係る半導体装置の製造工程を示す断面図である。
【図１０】本実施形態に係る半導体装置の製造工程を示す断面図である。
【図１１】本実施形態に係る半導体装置の製造工程を示す断面図である。
【図１２】（ａ）は、不純物としてリンイオンを注入したポリシリコン膜６に対して不純物活性化熱処理を行った場合の説明図、（ｂ）は、不純物としてヒ素イオンを注入したポリシリコン膜６上にシリコン酸化膜８を形成し、ポリシリコン膜６に対して不純物活性化熱処理を行った場合の説明図である。
【図１３】図７を用いて説明したポリシリコン抵抗素子１０の詳細な説明図である。
【図１４】ポリシリコン抵抗素子１０にヒ素イオンを注入し、ポリシリコン抵抗素子１０（ポリシリコン膜６）にシリコン酸化膜６０を形成した後、ポリシリコン抵抗素子１０に対して不純物活性化熱処理を行った場合の説明図である。
【図１５】図１０を用いて説明したポリシリコン抵抗素子１０の詳細な説明図である。
【図１６】ポリシリコン抵抗素子１０のＮ型不純物領域４２の深さと、ポリシリコン抵抗素子１０内のヒ素イオン濃度との関係を示す図である。
【図１７】ポリシリコン抵抗素子１０に不純物としてリンイオンを注入し、ポリシリコン抵抗素子１０上にシリコン酸化膜６０を形成せずに不純物活性化熱処理を行った場合の説明図である。
【図１８】不純物濃度が変動したポリシリコン抵抗素子１０のシリサイド７０とポリシリコンとの境界の拡大図である。
【図１９】不純物濃度が変動したポリシリコン抵抗素子１０の深さと、不純物濃度が変動したポリシリコン抵抗素子１０内のリンイオン濃度との関係を示す図である。
【符号の説明】
【００５４】
１  シリコン基板
２  素子分離膜
３  Ｎ型トランジスタ領域
４  Ｐ型トランジスタ領域
５  ゲート酸化膜
６  ポリシリコン膜
７  レジスト
８  酸化膜
９Ａ、９Ｂ  ゲート電極
１０  ポリシリコン抵抗素子
２０  Ｎ型ＬＤＤ領域
２１  Ｐ型ＬＤＤ領域
２２  レジスト
３０  サイドウォール
３１  抵抗素子酸化膜
３２  電極引き出し形成部
４０  レジスト
４１  Ｎ型高濃度領域
４２  Ｎ型不純物領域
５０  レジスト
５１  Ｐ型高濃度領域
６０  シリコン酸化膜
７０  シリサイド
８０  素子層間絶縁膜
８１  引き出し電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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