(57)【要約】【課題】低消費電力で、広い発振周波数範囲に対応したＰＬＬ回路を提供する。【解決手段】電圧制御発振器１０と、電圧制御発振器１０の発振信号を分周し発振分周信号を出力する分周器３０と、分周器３０の発振分周信号と基準信号の位相差を出力する第１の位相比較器４０と、第１の位相比較器４０の出力信号を電圧制御発振器１０の制御用信号に変換するチャージポンプ６０と、チャージポンプ６０の出力信号のうちＤＣ成分を通過させ、電圧制御発振器１０に電圧を出力するフィルタと、分周器３０の発振分周信号と基準信号との位相差を時間平均する第２の位相比較器９０と、第２の位相比較器９０において時間平均された位相差に基づいて、分周器１０の動作電流を制御する電流制御回路１００とを備えたものである。【選択図】図１
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【特許請求の範囲】
【請求項１】
電圧制御発振器と、
前記電圧制御発振器の発振信号を分周し発振分周信号を出力する分周器と、
前記分周器の発振分周信号と基準信号の位相差を出力する第１の位相比較器と、
前記第１の位相比較器の出力信号を前記電圧制御発振器の制御用信号に変換するチャージポンプと、
前記チャージポンプの出力信号のうちＤＣ成分を通過させ、前記電圧制御発振器に電圧を出力するフィルタと、
前記分周器の発振分周信号と基準信号との位相差を時間平均する第２の位相比較器と、
前記第２の位相比較器において時間平均された位相差に基づいて、前記分周器の動作電流を制御する電流制御回路とを備えたことを特徴とするＰＬＬ回路。
【請求項２】
前記電圧制御発振器と前記分周器との間に接続された増幅器を、さらに備え、
前記電流制御回路は、前記増幅器または前記分周器の一方または両方の動作電流を制御する、請求項１記載のＰＬＬ回路。
【請求項３】
前記電流制御回路は、
外部の制御信号を入力する制御入力端子によって、前記増幅器または前記分周器の一方または両方の電流を制御する、請求項１または２記載のＰＬＬ回路。
【請求項４】
電圧切替器をさらに備え、
前記電圧切替器は、
前記フィルタと前記電圧制御発振器との間に接続され、
前記第２の位相比較器の出力結果によって定電圧または前記フィルタの出力電圧を選択し出力する、請求項１から３のいずれかに記載のＰＬＬ回路。
【請求項５】
少なくとも電波を受信または送信可能な無線装置であって、
アンテナで受信した高周波信号を増幅する高周波増幅器と、
発振信号を生成するＰＬＬ回路と、
前記高周波増幅器から出力される高周波信号と前記ＰＬＬ回路から出力される発振信号とにより低周波信号を生成するミキサと、
前記ミキサから出力される低周波信号を増幅する低周波増幅器と、
前記低周波増幅器から出力される低周波信号の復調を行う復調器とを備えた無線装置であって、
前記ＰＬＬ回路は、
電圧制御発振器と、
前記電圧制御発振器の発振信号を分周し発振分周信号を出力する分周器と、
前記分周器の発振分周信号と基準信号の位相差を出力する第１の位相比較器と、
前記第１の位相比較器の出力信号を前記電圧制御発振器の制御用信号に変換するチャージポンプと、
前記チャージポンプの出力信号のうちＤＣ成分を通過させ、前記電圧制御発振器に電圧を出力するフィルタと、
前記分周器の発振分周信号と基準信号との位相差を時間平均する第２の位相比較器と、
前記第２の位相比較器において時間平均された位相差に基づいて、前記分周器の動作電流を制御する電流制御回路とを備えたことを特徴とする無線装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＰＬＬ（phase locked loop）回路に関する。また、ＰＬＬ回路を備えた無線装置に関する。
【背景技術】
【０００２】
（第１の従来構成）
図１３は、第１の従来構成に係るＰＬＬ回路を示すブロック図である。図１３のＰＬＬ回路は、電圧制御発振器１０と、分周器３１と、第１の位相比較器４０と、基準信号入力端子５０と、チャージポンプ６０と、フィルタ７０とを備えている。
【０００３】
以上のように構成されたＰＬＬ回路の動作について、図１３を参照して説明する。
【０００４】
分周器３１は、電圧制御発振器１０の発振信号（ｆVCO）を、基準信号入力端子５０から第１の位相比較器４０に入力される基準信号（ｆREF）と同じ周波数になるような分周比で分周する。第１の位相比較器４０は、分周器３１から出力された発振分周信号（ｆDIV）と、基準信号入力端子５０から入力されたｆREFとの位相差を出力する。チャージポンプ６０は、第１の位相比較器４０の出力信号を電圧制御発振器１０の制御に適した信号に変換する。フィルタ７０は、チャージポンプ６０の出力信号のうちＤＣ成分を通過させ、電圧制御発振器１０に制御電圧を印加する。電圧制御発振器１０は、フィルタ７０から出力される制御電圧に応じた周波数（ｆVCO）で発振する。電圧制御発振器１０から出力される発振信号は、分周器３１に入力され、以降上記動作を繰り返す。
【０００５】
上記動作を繰り返し、分周器３１から出力されたｆDIVと、基準信号入力端子５０から入力されたｆREFとが一致したとき、図１３のＰＬＬ回路はロックする。
【０００６】
図１４（ａ）は、図１３に示すＰＬＬ回路における発振周波数ｆVCOの時間的変化を示す特性図である。図１４（ｂ）は、分周器３１の電流ｉDIVの時間的変化を示す特性図である。図１４（ａ）において、縦軸は電圧制御発振器１０の発振周波数（ｆVCO）である。図１４（ｂ）において、縦軸は分周器電流（ｉDIV）である。横軸のタイミングｔEは、図１３のＰＬＬがロックするタイミングを表す。図１４（ａ）の縦軸におけるｆL、ｆH、ｆLL、ｆHH、ｆEは、それぞれ電圧制御発振器１０の使用下限周波数、使用上限周波数、ｆL−マージン、ｆH＋マージン、ロック周波数を示す。また、図１４（ｂ）の縦軸におけるｉfL、ｉfH、ｉfLL、ｉfHHは、ｆVCOがそれぞれｆL、ｆH、ｆLL、ｆHHであった場合に、分周器３１が設定された分周比で分周するために必要な電流を示す。一般的に、分周器は、高い周波数を分周するためには、大きな電流を必要とする。また、図１４（ａ）に示すように、電圧制御発振器１０の発振周波数範囲は、ＰＬＬ回路の製造ばらつきや、ＰＬＬロック後の温度変動や、電源電圧変動等を考慮して、使用範囲にマージンを加えて設計される。
【０００７】
図１４に示す通り、図１３に示すＰＬＬ回路は、発振周波数がｆHHになる可能性があるため、分周器３１にはｉfHHの電流が必要である。
【０００８】
（第２の従来構成）
図１５は、第２の従来構成に係るＰＬＬ回路を示すブロック図である。図１５のＰＬＬ回路は、図１３に示すＰＬＬ回路に、電圧切替器８０と第２の位相比較器９２とを加えた構成である。図１６は、図１５のＰＬＬ回路を構成している電圧制御発振器１１と電圧切替器８０との具体構成の一例を示す図である。
【０００９】
以上のように構成されたＰＬＬ回路の動作について、図１５および図１６を参照して説明する。
【００１０】
第２の位相比較器９２は、ｆDIVとｆREFの位相差（周波数差）を時間平均し、ｆDIVとｆREFの位相差があらかじめ決められた範囲内に調整されたときに、制御信号を出力する。電圧切替器８０は、第２の位相比較器９２から出力された信号により、電圧制御発振器１１に印加する電圧を切り替える。
【００１１】
図１６に示すように、電圧切替器８０は、可変容量電圧出力端子８０１、制御入力端子８０２、定電圧源８０３、チャージポンプ電圧入力端子８０４、およびスイッチ８０５で構成されている。制御入力端子８０２は、第２の位相比較器９２の出力に接続されている。チャージポンプ電圧入力端子８０４は、フィルタ７０の出力に接続されている。
【００１２】
スイッチ８０５は、制御入力端子８０２に入力される信号によって、ｆVCOの調整開始当初（粗調整期間）は定電圧源８０３側に接続され、ｆDIVとｆREFの位相差があらかじめ決められた範囲内に調整された後（微調整期間）はチャージポンプ電圧入力端子８０４側に接続される。スイッチ８０５によって選択された電圧Ｖ0またはＶCPが、可変容量電圧出力端子８０１より出力される。
【００１３】
また、図１６に示すように、電圧制御発振器１１は、可変容量電圧入力端子１１１、コンデンサ１１２、可変容量１１３、スイッチ１１４ａ，１１４ｂ，１１４ｃ、コンデンサ１１５ａ，１１５ｂ，１１５ｃ、インダクタ１１６、発振回路１１７、および発振信号出力端子１１８で構成されている。
【００１４】
粗調整期間中は、可変容量電圧入力端子１１１にＶ0が印加され、可変容量１１３はＶ0で決まる固定容量となる。また、スイッチ１１４ａ、１１４ｂ、および１１４ｃを選択的に切り換えることによって、コンデンサ１１５ａ、１１５ｂ、および１１５ｃを選択的に動作させ、離散的に容量値を変化させることができる。
【００１５】
微調整期間中は、可変容量電圧入力端子１１１にＶCPが印加される。これにより、可変容量１１３は、ＶCPで決まる容量となり、連続的に容量値が変化する。
【００１６】
図１５に示すＰＬＬ回路において、図１３に示すＰＬＬ回路との動作的な違いは、第２の位相比較器９２が粗調整期間と微調整期間を切り替えて周波数を調整し、ＰＬＬ回路をロックさせる点である。粗調整期間中のｆVCOは不安定であるが、第２の位相比較器９２がｆDIVとｆREFの位相差を時間平均して位相差を出力するため、ＰＬＬ回路が誤動作することなく、粗調整を行うことができる。
【００１７】
図１７は、図１５に示すＰＬＬ回路における発振周波数の変化を示す特性図である。図１７において、縦軸のｆSは粗調整開始周波数、横軸のｔCは粗調整終了タイミングを表し、その他の記号は図１４に示す特性図と同様のため説明を省略する。図１７に示すように、タイミングｔCまでは離散的に周波数を調整し、タイミングｔC以降は連続的に周波数を調整する。タイミングｔEでＰＬＬ回路はロックする。
【００１８】
図１５に示すＰＬＬ回路は、図１３に示すＰＬＬ回路と同様、分周器３１にはｉfHHの電流が必要である。このような構成は、広い発振周波数範囲を得るために用いられ、例えば特許文献１に示されている。
【特許文献１】特許第３４８８１８０号公報。
【発明の開示】
【発明が解決しようとする課題】
【００１９】
図１３及び図１５に示すＰＬＬ回路では、図１４及び図１７に示す通り、分周器３１が発振周波数ｆHHで正常に分周動作をするためにはｉfHHの電流が必要であり、使用上限周波数ｆHで分周器３１に必要な電流ｉfHより大きくなってしまう。
【００２０】
また、図１５に示すＰＬＬ回路は、一つの半導体基板上にコンデンサやインダクタを形成するのに適しているため、構成要素全てを半導体集積回路内に内蔵化することが可能である。内蔵化した場合、発振周波数を決定しているコンデンサやインダクタの値を、半導体集積回路を形成した後に調整することが困難なため、図１７に示す使用周波数範囲に対するマージンを、図１４に示すマージンより大きく設定する必要がある。そのためｉfHHはより大きな電流を必要とする。
【００２１】
また、近年、無線通信の広帯域化のため使用上限周波数が高くなっており、使用周波数に対するマージン量の削減がより必要とされている。
【００２２】
以上のことから、図１３及び図１５に示すような、大きな電流を必要とするＰＬＬ回路で構成された無線装置を、電池からの給電によって動作させた場合、ＰＬＬ回路における消費電力が大きいため長時間動作をさせるのが困難であるという課題が生じる。また、無線装置を長時間動作をさせるためには電池を大型化すればよいが、電池を大型化すると、無線装置を小型化するのが困難になるという課題を有していた。
【００２３】
本発明は、上記先行技術の課題を解決するもので、低消費電力で、広い発振周波数範囲を実現できるＰＬＬ回路を提供することを目的とする。また、低消費電力、広い発振周波数範囲、および小型化を実現できる無線装置を提供することを目的とする。
【課題を解決するための手段】
【００２４】
上記目的を達成するために本発明のＰＬＬ回路は、電圧制御発振器と、前記電圧制御発振器の発振信号を分周し発振分周信号を出力する分周器と、前記分周器の発振分周信号と基準信号の位相差を出力する第１の位相比較器と、前記第１の位相比較器の出力信号を前記電圧制御発振器の制御用信号に変換するチャージポンプと、前記チャージポンプの出力信号のうちＤＣ成分を通過させ、前記電圧制御発振器に電圧を出力するフィルタと、前記分周器の発振分周信号と基準信号との位相差を時間平均する第２の位相比較器と、前記第２の位相比較器において時間平均された位相差に基づいて、前記分周器の動作電流を制御する電流制御回路とを備えたものである。
【００２５】
また、本発明の無線装置は、少なくとも電波を受信または送信可能な無線装置であって、アンテナで受信した高周波信号を増幅する高周波増幅器と、発振信号を生成するＰＬＬ回路と、前記高周波増幅器から出力される高周波信号と前記ＰＬＬ回路から出力される発振信号とにより低周波信号を生成するミキサと、前記ミキサから出力される低周波信号を増幅する低周波増幅器と、前記低周波増幅器から出力される低周波信号の復調を行う復調器とを備えた無線装置であって、前記ＰＬＬ回路は、電圧制御発振器と、前記電圧制御発振器の発振信号を分周し発振分周信号を出力する分周器と、前記分周器の発振分周信号と基準信号の位相差を出力する第１の位相比較器と、前記第１の位相比較器の出力信号を前記電圧制御発振器の制御用信号に変換するチャージポンプと、前記チャージポンプの出力信号のうちＤＣ成分を通過させ、前記電圧制御発振器に電圧を出力するフィルタと、前記分周器の発振分周信号と基準信号との位相差を時間平均する第２の位相比較器と、前記第２の位相比較器において時間平均された位相差に基づいて、前記分周器の動作電流を制御する電流制御回路とを備えたものである。
【発明の効果】
【００２６】
本発明のＰＬＬ回路によれば、低い周波数から高い周波数まで広範囲の周波数を生成するＰＬＬ回路であっても、第２の位相比較器の出力結果によって、電流制御回路が分周器の電流を削減するように動作するため、消費電力を低減させることができる。
【００２７】
また、本発明の無線装置によれば、広い発振周波数範囲の電波を受信することができる。また、低消費電力で駆動するＰＬＬ回路を備えているため、長時間の受信や長時間の視聴が可能になる。また、低消費電力で駆動するＰＬＬ回路を備えているため、電池を大型化する必要がなく、移動に適した小型の装置を実現することができる。
【００２８】
また、本発明の無線装置によれば、異なる周波数帯域を有する通信規格に対応することができる。また、長時間運用と移動に適した小型の装置を実現することができる。
【発明を実施するための最良の形態】
【００２９】
本発明のＰＬＬ回路は、前記電圧制御発振器と前記分周器との間に接続された増幅器を、さらに備え、前記電流制御回路は、前記増幅器または前記分周器の一方または両方の動作電流を制御する構成とすることができる。
【００３０】
また、前記電流制御回路は、外部の制御信号を入力する制御入力端子によって、前記増幅器または前記分周器の一方または両方の電流を制御する構成とすることができる。
【００３１】
また、電圧切替器をさらに備え、前記電圧切替器は、前記フィルタと前記電圧制御発振器との間に接続され、前記第２の位相比較器の出力結果によって定電圧または前記フィルタの出力電圧を選択し出力する構成とすることができる。
【００３２】
以下、本発明に係る実施形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。
【００３３】
（第１の実施形態）
図１は、第１の実施形態に係るＰＬＬ回路の構成を示すブロック図である。図１３のＰＬＬ回路と比較して、第２の位相比較器９０と電流制御回路１００を備えたことを特徴としている。以下、図１３のＰＬＬ回路との相違点を中心として説明する。ここで、図１のＰＬＬ回路は、電圧制御発振器１０と、分周器３０と、第１の位相比較器４０と、基準信号入力端子５０と、チャージポンプ６０と、フィルタ７０と、第２の位相比較器９０と、電流制御回路１００とを備えている。
【００３４】
分周器３０は、電圧制御発振器１０の発振信号（ｆVCO）を、基準信号入力端子５０から第１の位相比較器４０に入力される基準信号（ｆREF）と同じ周波数になるような分周比で分周する。第１の位相比較器４０は、分周器３０から出力された発振分周信号（ｆDIV）と、基準信号入力端子５０から入力された基準信号（ｆREF）との位相差の情報を含む信号を出力する。チャージポンプ６０は、第１の位相比較器４０の出力信号を、電圧制御発振器１０の制御に適した信号に変換する。フィルタ７０は、チャージポンプ７０の出力信号のうちＤＣ成分を通過させ、電圧制御発振器１０に制御電圧を印加する。電圧制御発振器１０は、フィルタ７０から出力された制御電圧に応じた周波数ｆVCOで発振する。電圧制御発振器１０から出力される発振信号は、分周器３０に入力され、以降は上記動作を繰り返す。
【００３５】
上記動作を繰り返し、分周器３０から出力される発振分周信号の周波数ｆDIVと、基準信号入力端子５０から入力される基準信号の周波数ｆREFとが一致したとき、図１に示すＰＬＬ回路はロックする。
【００３６】
一方、第２の位相比較器９０は、分周器３０から出力される発振分周信号の周波数ｆDIVと、基準信号入力端子５０より入力された基準信号の周波数ｆREFとを比較し、ｆDIVとｆREFとの位相差を時間平均する。第２の位相比較器９０は、ｆDIVとｆREFとの位相差があらかじめ決められた範囲内に調整されたときに、制御信号を出力する。第２の位相比較器９０から出力される制御信号は、電流制御回路１００に入力される。電流制御回路１００は、第２の位相比較器９０から出力される制御信号により、分周器３０における動作電流ｉDIVを調整するよう制御する。なお、図２において、発振周波数ｆVCOがロック周波数ｆEに一致したタイミングと、動作電流ｉDIVがｉfHHからｉfHに変化するタイミング（ｔE）とが異なるのは、ｆDIVとｆREFとの位相差を時間平均しているからである。
【００３７】
図２（ａ）は、図１に示すＰＬＬ回路における発振周波数ｆVCOの時間的変化を示す特性図である。図２（ｂ）は、分周器３０の動作電流ｉDIVの時間的変化を示す特性図である。図２における横軸のタイミングｔEは、図１のＰＬＬがロックするタイミングを表す。図２（ａ）の縦軸におけるｆLは使用下限周波数、ｆHは使用上限周波数、ｆLLはｆLからマージンを減算した周波数、ｆHHはｆHにマージンを加算した周波数、ｆEはロック周波数である。また、図２（ｂ）の縦軸におけるｉfL、ｉfH、ｉfLL、ｉfHHは、ｆVCOがそれぞれｆL、ｆH、ｆLL、ｆHHであった場合に、分周器３０が設定された分周比で分周するために必要な動作電流を示す。一般的に、分周器は、高い周波数を分周するためには、大きな動作電流を必要とする。また、図２（ａ）に示すように、電圧制御発振器１０の発振周波数範囲は、ＰＬＬ回路の製造ばらつきや、ＰＬＬロック後の温度変動や、電源電圧変動等を考慮して、使用範囲にマージンを加えて設計される。
【００３８】
図２（ａ）に示すように、ＰＬＬ回路の調整期間であるタイミングｔEまでは、発振周波数が周波数ｆHHまで達する可能性があるため、図２（ｂ）に示すように分周器３０には動作電流ｉfHHを流すように制御している。しかし、タイミングｔE以降は、使用上限周波数がｆHであるため、分周器３０は最大でも動作電流ｉfHを流せば正常に動作する。具体的には、第２の位相比較器９０は、タイミングｔEにおいて発振分周信号（ｆDIV）と基準信号（ｆREF）との位相差があらかじめ決められた範囲内に収まるため、電流制御回路１００に制御信号を出力する。電流制御回路１００は、入力される制御信号に基づいて、分周器３０の動作電流をｉfHHからｉfHに減少させるよう制御する。
【００３９】
図３は、図１に示すＰＬＬ回路に含まれている電流制御回路１００と、分周器３０の具体構成の一例を示す図である。電流制御回路１００は、抵抗１００１と、ＦＥＴ１００２と、制御入力端子１００３と、制御出力端子１００４とを備えている。分周器３０は、定電流源３０１と、制御入力端子３０２と、抵抗３０３ａ，３０３ｂ，３０３ｃと、分周部３０４とを備えている。
【００４０】
図３において、制御入力端子１００３に、ＦＥＴ１００２がＯＦＦするような電圧（ＶL）が印加された場合、抵抗１００１には電流が流れず、電流源３０１の電流は抵抗３０３ａに流れる。一方、制御入力端子１００３に、ＦＥＴ１００２がＯＮするような電圧（ＶH）が印加された場合、電流源３０１の電流は抵抗１００１と抵抗３０３ａとに分流される。抵抗３０３ａに流れる電流は、制御入力端子１００３の電圧がＶLの場合より減少し、分周部３０４の電流源である抵抗３０３ｂ及び３０３ｃに流れる電流も減少する。すなわち、制御入力端子１００３に印加される電圧がＶHまたはＶLに切り換えられることにより、分周部３０４の動作電流を増加または減少させることができる。
【００４１】
図４Ａは、図１のＰＬＬ回路に含まれている第２の位相比較器９０の具体構成の一例を示す図である。図４Ｂは、図４Ａに示す第２の位相比較器９０の動作を表すタイミング図である。
【００４２】
図４Ａに示すように、第２の位相比較器９０は、発振分周信号入力端子９０１と、基準信号入力端子９０２と、第１の分周器９０３と、第２の分周器９０４と、時間差検出回路９０５と、判定回路９０６と、制御出力端子９０７とを備えている。発振分周信号入力端子９０１には周波数ｆDIVの発振分周信号が入力され、基準信号入力端子９０２には周波数ｆREFの基準信号が入力される。入力された発振分周信号（ｆDIV）は、第１の分周器９０３において設定されている分周比Ｎで分周され、周波数がｆDIV／Ｎの発振分周信号を出力する。また、入力された基準信号（ｆREF）は、第２の分周器９０４において設定されている分周比Ｎで分周され、周波数がｆREF／Ｎの基準信号を出力する。第１の分周器９０３及び第２の分周器９０４から出力される信号は、時間差検出回路９０５に入力される。時間差検出回路９０５は、入力される基準信号（ｆREF）と発振分周信号（ｆDIV）とを比較し、その位相差を検出する。時間差検出回路９０５の検出結果は、判定回路９０６に入力される。判定回路９０６は、発振分周信号（ｆDIV）と基準信号（ｆREF）との位相差が大きい場合、つまりＰＬＬ回路が調整期間中は、制御出力端子９０７からＶLを出力する。また、発振分周信号（ｆDIV）と基準信号（ｆREF）との位相差が小さい場合、つまりＰＬＬ回路がロックしている時には、制御出力端子９０７から電圧ＶHを出力する。制御出力端子９０７から出力される電圧ＶLまたはＶHは、電流制御回路１００の制御入力端子１００３に印加される。
【００４３】
図４Ｂは、時間と、第１の分周器９０３、第２の分周器９０４、時間差検出回路９０５それぞれの出力電圧との関係を表す図である。図４Ｂ（ｃ）に示す時間ｔdは、時間差検出回路９０５の出力電圧の”Ｈ”期間を表し、図４Ｂ（ａ）に示す第１の分周器９０３の出力と、図４Ｂ（ｂ）に示す第２の分周器９０４の出力電圧の時間差を検出した結果である。第１の分周器９０３、第２の分周器９０４の分周比Ｎが大きいほど、時間ｔdは長くなる。時間差検出回路９０５は、例えばＥＸ−ＯＲ回路で構成することができる。
【００４４】
ここで、仮に第１の位相比較器４０の検出結果を用いて、電流制御回路１００によって分周器３０の電流を調整した場合、第１の位相比較器４０は、短い周期である基準信号（ｆREF）に基づいて位相差を検出するため、ＰＬＬ回路の調整期間中、つまり電圧制御発振器１０がフリーランで発振している不安定な期間に周波数ｆVCOが一瞬低くなった場合でも、分周器３０の電流を下げるように制御してしまう。そのような場合、分周器３０は入力される発振信号（ｆVCO）を設定された分周比で分周しなくなり、ＰＬＬ回路がアンロックするという課題が発生する。
【００４５】
一方、第２の位相比較器９０は、第１の分周器９０３によって発振分周信号（ｆDIV）のパルスを長時間カウントするように動作するため、不安定な発振分周信号（ｆDIV）を時間平均した周波数ｆDIV／Ｎの信号を得ることができる。つまり、周波数ｆVCOが一瞬低くなっても時間平均されるため、分周器３０の電流を下げるような動作はせず、ＰＬＬ回路がアンロックすることはない。そして、基準信号（ｆREF）も第２の分周器９０４によって分周されて周波数ｆREF／Ｎの信号となるため、発振分周信号（ｆDIV）と基準信号（ｆREF）との時間差は広がり、時間差検出回路９０５の出力の時間ｔdは長くなる。判定回路９０６は、例えばカウンタよって時間ｔdを測定し、その測定結果が、別途決められている時間以下であると判定した場合に制御信号を出力する。
【００４６】
図５は、図１に示すＰＬＬ回路に含まれている分周器３０の具体構成の一例を示す図である。図５に示すように、分周器３０は、制御入力端子３０２と、発振信号入力端子３０５と、固定分周器３０６と、プリスケーラ３０７と、プログラマブルカウンタ３０８と、発振分周信号出力端子３０９とを備えている。プリスケーラ３０７とプログラマブルカウンタ３０８とで構成される一般的な分周器の前段に、固定分周器３０６が接続されている。固定分周器３０６の電流は、制御入力端子３０２に入力される制御信号によって制御されている。分周器３０で扱われる周波数の中では、固定分周器３０６に入力される発振信号の周波数ｆVCOが最も高いため、固定分周器３０６には大きな電流を必要とする。よって、固定分周器３０６の電流を制御するのが最も効果的である。
【００４７】
以上説明したように、第１の実施形態に係るＰＬＬ回路によれば、低い周波数から高い周波数まで広範囲の周波数を生成するＰＬＬ回路であっても、第２の位相比較器９０の出力結果によって、電流制御回路１００が分周器３０の電流を低下させるように制御するため、低消費電力でかつ発振周波数範囲が広いＰＬＬ回路を実現できる。
【００４８】
なお、第１の実施形態において、電流制御回路１００は、図３に示す構成としたが、定電流源３０１の電流を直接制御するなど、少なくとも分周器３０の電流を制御できる構成であればよい。
【００４９】
また、第１の実施形態において、第２の位相比較器９０は、図４Ａに示す構成としたが、少なくとも時間平均をして発振分周信号（ｆDIV）と基準信号（ｆREF）との位相差が検出できる構成であればよい。
【００５０】
また、第１の実施形態において、電流制御回路１００は、分周器３０の固定分周器３０６の電流を制御する構成としたが、固定分周器３０６と同時にプリスケーラ３０７、プログラマブルカウンタ３０８の電流を制御する構成としてもよい。また、分周器３０は、入力信号を分周可能な構成であればよい。
【００５１】
（第２の実施形態）
図６は、第２の実施形態に係るＰＬＬ回路の構成を示すブロック図である。図６に示すＰＬＬ回路は、図１に示すＰＬＬ回路における電圧制御発振器１０と分周器３０との間に、増幅器２０を接続し、電流制御回路１００は増幅器２０の電流を制御する構成である。
【００５２】
図６に示すＰＬＬ回路は、電圧制御発振器１０と、増幅器２０と、分周器３０と、第１の位相比較器４０と、基準信号入力端子５０と、チャージポンプ６０と、フィルタ７０と、第２の位相比較器９０と、電流制御回路１００とを備えている。
【００５３】
増幅器２０は、ＰＬＬ回路内で処理される信号の中で周波数が最も高い発振信号（ｆVCO）を、分周器３０が正常に分周できる振幅まで増幅する。電流制御回路１００は、増幅器２０の動作電流を図２で示した特性図と同様の制御を行う。第２の実施形態では、図２における電流ｉDIVは、増幅器２０の動作電流であることとして説明する。その他の動作は、第１の実施形態と同じであるため説明を省略する。
【００５４】
図６において、増幅器２０は、周波数の高い発振信号（ｆVCO）を扱うため、図６に示すＰＬＬ回路の中で最も動作電流が大きい構成要素である。よって、図６に示すＰＬＬ回路の動作電流を低減させるためには、増幅器２０の動作電流を低減させることが効果的である。また、増幅器２０は、分周器３０と異なり構成が比較的単純なため、動作電流を低減させることによる動作不良が発生しにくい。
【００５５】
以上説明したように、第２の実施形態に係るＰＬＬ回路によれば、ＰＬＬ回路の中で最も動作電流が大きい構成要素である増幅器２０の電流を低減させることができるため、低い周波数から高い周波数まで広範囲の周波数を生成するＰＬＬ回路であっても、消費電力を低減させることができる。
【００５６】
なお、本実施形態において、電流制御回路１００は、増幅器２０の動作電流のみを制御する構成としたが、増幅器２０の動作電流と分周器３０の動作電流の両方または一方を制御する構成としても良い。
【００５７】
（第３の実施形態）
図７は、第３の実施形態に係るＰＬＬ回路の構成を示すブロック図である。図７に示すＰＬＬ回路は、図１に示すＰＬＬ回路における電流制御回路１００に、制御入力端子１１０を追加した構成である。
【００５８】
図７に示すＰＬＬ回路は、電圧制御発振器１０と、分周器３０と、第１の位相比較器４０と、基準信号入力端子５０と、チャージポンプ６０と、フィルタ７０と、第２の位相比較器９０と、電流制御回路１０１とを備えている。
【００５９】
図７において、電流制御回路１０１は、制御入力端子１１０と第２の位相比較器９０とから入力される信号に基づいて、分周器３０の電流を制御する。制御入力端子１１０には、ＰＬＬ回路をロックさせる周波数情報によって生成された制御信号が入力される。その制御信号は、例えば分周器３０の分周比情報より生成される。その他の動作は、第１の実施形態と同じであるため、説明を省略する。
【００６０】
図８は、図７に示すＰＬＬ回路によるＰＬＬ動作を示す特性図である。図８における各記号は、図２における各記号と同様であるため説明を省略する。図８に示す特性は、使用下限周波数ｆLにＰＬＬ回路をロックさせる場合の特性を表している。図８（ａ）において、ＰＬＬ回路の調整期間であるタイミングｔEまでは、発振信号の周波数ｆVCOが周波数ｆHHまで達する可能性があるため、図８（ｂ）に示すように分周器３０には電流ｉfHHを流す必要がある。しかし、ＰＬＬ回路のロック周波数がｆLであるため、タイミングｔE以降は、分周器３０に電流ｉfLを流せばよい。なお、図８において、発振周波数ｆVCOが周波数ｆLに一致したタイミングと、動作電流ｉDIVがｉfHHからｉfLに変化するタイミング（ｔE）とが異なるのは、ｆDIVとｆREFとの位相差を時間平均しているからである。
【００６１】
図９は、図７に示すＰＬＬ回路に含まれている電流制御回路１０１と、電流制御回路１０１に接続されている分周器３０の、具体構成の一例を示す図である。図９に示す電流制御回路１０１は、抵抗１０１１ａ及び１０１１ｂと、ＦＥＴ１０１２ａ及び１０１２ｂと、制御入力端子１０１３ａ及び１０１３ｂと、制御出力端子１０１４とを備えている。分周器３０は、定電流源３０１と、制御入力端子３０２と、抵抗３０３ａ，３０３ｂ，３０３ｃと、分周部３０４とを備えている。図９に示す電流制御回路１０１において、図３に示す電流制御回路１００の構成との違いは、制御入力端子、ＦＥＴ、および抵抗を一組追加していることである。
【００６２】
制御入力端子１０１３ａは、図７に示す制御入力端子１１０に接続されている。また、制御入力端子１０１３ｂは、図７に示す第２の位相比較器９０の出力に接続されている。制御入力端子１０１３ａには、ＰＬＬ回路のロック周波数がｆHの場合には電圧ＶLが印加され、ＰＬＬ回路のロック周波数がｆLの場合には電圧ＶHが印加される。制御入力端子１０１３ａと１０１３ｂとの両方に電圧ＶHが印加された場合、つまりＰＬＬ回路が低い周波数にロックした場合には、抵抗１０１１ａと１０１１ｂとの両方に電流が流れ、抵抗３０３ａに流れる電流は減少し、分周器３０の動作電流が最も減少する。
【００６３】
以上説明したように、第３の実施形態に係るＰＬＬ回路によれば、ＰＬＬ回路のロック前後とロック周波数の高低とに基づいて、分周器３０の動作電流を制御して低減させることができるため、低い周波数から高い周波数まで広範囲の周波数を生成するＰＬＬ回路であっても、消費電力を低減させることができる。
【００６４】
なお、本実施形態においては、ＰＬＬ回路のロック後に周波数の高低に基づいて、分周器３０の動作電流を２段階に制御する例を示したが、３段階以上であっても良い。
【００６５】
また、本実施形態においては、電流制御回路１０１は、図９に示すように構成したが、電流を段階的に制御できる構成であれば他の構成であってもよい。
【００６６】
また、本実施形態においては、電流制御回路１０１は、増幅器３０の電流のみを制御する構成を示したが、図６に示すように増幅器２０を備えているＰＬＬ回路の場合、増幅器２０の電流と分周器３０の電流の両方、またはいずれか一方の電流を制御する構成としても良い。また、増幅器２０と分周器３０の制御段階を、互いに異なるように設定しても良い。
【００６７】
（第４の実施形態）
図１０は、第４の実施形態に係るＰＬＬ回路の構成を示すブロック図である。図１０に示すＰＬＬ回路は、図１に示すＰＬＬ回路に、図１５に示す電圧切替器８０を追加した構成である。
【００６８】
図１０に示すＰＬＬ回路は、電圧制御発振器１１と、分周器３０と、第１の位相比較器４０と、基準信号入力端子５０と、チャージポンプ６０と、フィルタ７０と、電圧切替器８０と、第２の位相比較器９１と、電流制御回路１００とを備えている。また、図１０に示すＰＬＬ回路は、第２の位相比較器９１の出力が、電流制御回路１００と電圧切替器８０とに接続されている。電流制御回路１００は、分周器３０の電流を制御している。電圧切替器８０は、ＰＬＬ回路の粗調整期間と微調整期間とを切り替えている。その他の動作は、前述の第１の実施形態および第２の従来構成と同じであるため説明を省略する。
【００６９】
図１１は、図１０に示すＰＬＬ回路によるＰＬＬ動作を示す特性図である。図１１（ｂ）に示すように、電流制御回路１００は、粗調整期間の終了タイミングｔCで、分周器３０の動作電流ｉDIVをｉfHに減少させている。図１１（ａ）に示すように、粗調整終了後の発振信号の周波数ｆVCOは、大きく変動することはないため、分周器３０の電流を減少させることが可能である。また、第２の位相比較器９１を、電流制御回路１００と電圧切替器８０との制御で兼用しているため、構成要素を増やす必要がなく、コストや消費電力の増大がほとんどない。
【００７０】
以上説明したように、第４の実施形態に係るＰＬＬ回路によれば、構成要素を増やすことなく、分周器３０の電流を低減させることができるため、低い周波数から高い周波数まで広範囲の周波数を生成するＰＬＬ回路であっても、低消費電力、広い発振周波数範囲と低コストを同時に実現できる。
【００７１】
なお、本実施形態においては、第２の位相比較器９１は２つの出力端子にそれぞれ信号線が接続され、それぞれの信号線を介して制御信号が出力されている構成を示したが、この２本の信号線を介して出力される制御信号による電流制御回路１００と電圧切替器８０との制御タイミングを異ならせても良い。また、１本の信号線で電流制御回路１００と電圧切替器８０同時に制御する構成としても良い。なお、電流制御回路１００と電圧切替器８０との制御タイミングを異ならせる場合は、電流制御回路１００の制御タイミングを遅くした方が、ＰＬＬ回路は安定して動作する。
【００７２】
また、第２の実施形態や第３の実施形態で説明したように、第２の位相比較器９１から出力される制御信号によって、増幅器を制御する構成としてもよい。
【００７３】
また、ロック周波数によって分周器の電流を異ならせる構成としても良い。
【００７４】
（第５の実施形態）
図１２は、第５の実施形態に係るＰＬＬ回路と、そのＰＬＬ回路を搭載した無線装置の構成を示すブロック図である。図１２のＰＬＬ回路１７０に、図１、図６、図７、および図１０のいずれかに示すＰＬＬ回路を用いることができる。
【００７５】
図１２に示す無線装置は、アンテナ１２０と、高周波増幅器１３０と、ミキサ１４０と、低周波増幅器１７０と、復調器１６０と、ＰＬＬ回路１７０と、復調出力端子１８０とを備えている。
【００７６】
図１２に示すように、アンテナ１２０は、放送や通信などの電波を電圧（電力）に変換し、高周波信号として高周波増幅器１３０に入力する。高周波増幅器１３０は、入力された高周波信号を所定の振幅まで増幅し、ミキサ１４０に入力する。ＰＬＬ回路１７０は、ミキサ１４０の他の入力端に発振信号を入力する。ミキサ１４０は、高周波増幅器１３０から入力された高周波信号と、ＰＬＬ回路１７０から入力された発振信号とにより、低周波増幅器１５０へ出力する低周波信号を生成する。
【００７７】
ここで、高周波信号の周波数をｆRF、発振信号の周波数をｆVCO、低周波信号の周波数をｆBBとした時、次の関係が成り立つ。
【００７８】
ｆBB＝｜ｆVCO−ｆRF｜  ・・・（数式１）
低周波増幅器１５０は、低周波信号を所定の振幅まで増幅させるとともに、周波数ｆBB以外の周波数成分の通過を制限し、復調器１６０へ出力する。復調器１６０は、入力された低周波信号を、信号処理が容易な信号形式に変換し、復調出力端子１８０から出力する。
【００７９】
一般的に、周波数ｆBBは固定周波数であるため、周波数ｆRFについて広い周波数範囲に対応しようとした場合、（数式１）に基づいて周波数ｆVCOも広い周波数範囲に対応する必要がある。このようにＰＬＬ回路１７０に、図１、図６、図７、および図１０のいずれに示すＰＬＬ回路を用いれば、広い範囲の周波数ｆRFに対応することが可能となる。
【００８０】
以上説明したように、第５の実施形態によれば、ＰＬＬ回路１７０が広い周波数範囲に対応しているため、低い周波数から高い周波数までの放送が受信可能であるとともに、消費電力を低減させることができる。
【００８１】
なお、本実施形態において、無線装置における受信機の構成について説明したが、本実施形態のＰＬＬ回路は送信機にも搭載することができる。
【産業上の利用可能性】
【００８２】
以上説明したように、本発明に係るＰＬＬ回路は、低い周波数から高い周波数まで広範囲の周波数を生成するＰＬＬ回路であっても、第２の位相比較器の出力結果によって、電流制御回路が分周器の電流を削減するように動作し、低消費電力で広い発振周波数範囲を同時に実現できるため、広い周波数範囲の放送の受信と低消費電力を要求されるチューナに有用である。また、異なる周波数帯域を有する通信規格への対応、及び低い消費電力を要求される通信システムにも有用である。
【図面の簡単な説明】
【００８３】
【図１】第１の実施形態に係るＰＬＬ回路の構成を示すブロック図
【図２】第1の実施形態における発振周波数と分周器電流を表す特性図
【図３】第１の実施形態に係るＰＬＬ回路に用いられる、電流制御回路の具体構成の一例を示す回路図
【図４】第１の実施形態に係るＰＬＬ回路に用いられる、第２の位相比較器の具体構成の一例を示す回路図
【図５】第１の実施形態に係るＰＬＬ回路に用いられる、分周器の具体構成の一例を示す回路図
【図６】第２の実施形態に係るＰＬＬ回路の構成を示すブロック図
【図７】第３の実施形態に係るＰＬＬ回路の構成を示すブロック図
【図８】第３の実施形態における発振周波数と分周器電流を表す特性図
【図９】第３の実施形態に係るＰＬＬ回路に用いられる、電流制御回路の具体構成の一例を示す回路図
【図１０】第４の実施形態に係るＰＬＬ回路の構成を示すブロック図
【図１１】第４の実施形態における発振周波数と分周器電流を表す特性図
【図１２】第５の実施形態に係るＰＬＬ回路とこれを用いた無線装置の構成を示すブロック図
【図１３】第１の従来構成におけるＰＬＬ回路の構成を示すブロック図
【図１４】第1の従来構成における発振周波数と分周器電流を表す特性図
【図１５】第２の従来構成におけるＰＬＬ回路の構成を示すブロック図
【図１６】第２の従来構成における電圧制御発振器と電圧切替器を表す回路図
【図１７】第２の従来構成における発振周波数と分周器電流を表す特性図
【符号の説明】
【００８４】
１０，１１  電圧制御発振器
２０  増幅器
３０，３１  分周器
４０  位相比較器、第１の位相比較器
５０  基準信号入力端子
６０  チャージポンプ
７０  フィルタ
８０  電圧切替器
９０，９１，９２  第２の位相比較器
１００，１０１  電流制御回路
１１０  制御入力端子
１２０  アンテナ
１３０  高周波増幅器
１４０  ミキサ
１５０  低周波増幅器
１６０  復調器
１７０  ＰＬＬ回路
１８０  復調出力
【図１】
2008205601.tif 000003
【図２】
2008205601.tif 000004
【図３】
2008205601.tif 000005
【図４】
2008205601.tif 000006
【図５】
2008205601.tif 000007
【図６】
2008205601.tif 000008
【図７】
2008205601.tif 000009
【図８】
2008205601.tif 000010
【図９】
2008205601.tif 000011
【図１０】
2008205601.tif 000012
【図１１】
2008205601.tif 000013
【図１２】
2008205601.tif 000014
【図１３】
2008205601.tif 000015
【図１４】
2008205601.tif 000016
【図１５】
2008205601.tif 000017
【図１６】
2008205601.tif 000018
【図１７】
2008205601.tif 000019