(57)【要約】【課題】駆動パルスの変化点の数の変動に対応でき、かつ、メモリの使用効率を高めることが可能なタイミングパルス発生装置及びそれを用いた撮像装置を提供することを目的とする。【解決手段】メモリ２中に単位パルスパターン長を規定するＬＥＮデータと、単位パルスの繰り返し数を規定するループデータと、単位パルスパターンを繰り返させるＲＥＴＵＲＮデータと駆動パルスのレベルを表す駆動パルスデータを格納する。アドレス発生回路１に応じた各データをメモリ２は出力し、その出力結果に応じて駆動パルスが形成され、タイミングパルスが生成される。【選択図】図１
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【特許請求の範囲】
【請求項１】
アドレスを発生するアドレス発生回路と、
該アドレスに応じた設定データや駆動パルスのデータが格納された第１のメモリと、  該第１のメモリから読み出された該設定データとカウント結果とを比較しながら、カウント動作を行なう少なくとも１つ以上のカウンタとからなり、
該アドレス発生回路は該カウンタの出力によって該アドレスがコントロールされ、該アドレスに応じて該第１のメモリから駆動パルスを出力することを特徴とするタイミングパルス発生装置。
【請求項２】
アドレスを発生するアドレス発生回路と、
該アドレスに応じた設定データが格納された第１のメモリと、
該第１のメモリから読み出された該設定データとカウント結果とを比較しながら、
カウント動作を行なう少なくとも１つ以上のカウンタとからなり、
該アドレス発生回路は該カウンタの出力によって該アドレスがコントロールされ、該アドレス発生回路から発生される該アドレスの所定ビットを駆動パルスとすることを特徴とするタイミングパルス発生装置。
【請求項３】
アドレスを発生するアドレス発生回路と、
該アドレスに応じた設定データや制御データ，駆動パルスのデータが格納された第１のメモリと、
該第１のメモリから読み出された第１の設定データとカウント結果を比較しながら、
カウント動作を行ない、所定のタイミングでクリアパルスを発生する第１のカウンタと、
該第１のメモリから読み出された第２の設定データとカウント結果を比較しながら、
カウント動作を行ない、所定のタイミングでインクリメントパルスを発生する第２のカウンタと、
該アドレス発生回路で発生したアドレスを、該第１のメモリから読み出される該制御  データに応じたタイミングで、保持するアドレス保持回路とからなり、
該アドレス発生回路は、該アドレスを、該第１のカウンタからの該クリアパルス及び第２のカウンタからの該インクリメントに応じて、該アドレス保持回路に保持された保持アドレス、あるいは該第１のメモリから読み出された第３の設定データで示されるアドレスにジャンプさせ、該アドレスに応じて該第１のメモリから駆動パルスを出力することを特徴とするタイミングパルス発生装置。
【請求項４】
アドレスを発生するアドレス発生回路と、
該アドレスに応じた設定データや制御データが格納された第１のメモリと、
該第１のメモリから読み出された第１の設定データとカウント結果を比較しながら、
カウント動作を行ない、所定のタイミングでクリアパルスを発生する第１のカウンタと、
該第１のメモリから読み出された第２の設定データとカウント結果を比較しながら、
カウント動作を行ない、所定のタイミングでインクリメントパルスを発生する第２の  カウンタと、
該アドレス発生回路で発生したアドレスを、該第１のメモリから読み出される該制御データに応じたタイミングで、保持するアドレス保持回路とからなり、
該アドレス発生回路は、該アドレスを、該第１のカウンタからの該クリアパルス及び第２のカウンタからの該インクリメントに応じて、該アドレス保持回路に保持された保持アドレス、あるいは該第１のメモリから読み出された第３の設定データで示されるアドレスにジャンプさせ、該アドレス発生回路から発生される該アドレスの所定ビットを駆動パルスとすることを特徴とするタイミングパルス発生装置。
【請求項５】
請求項３〜４のいずれか一項に記載のタイミングパルス発生装置において、
該第１のメモリとは別の第２のメモリを持ち、該第１のメモリから出力される該第１の設定データを該第２のメモリのアドレスとし、該第２のメモリから読み出された第４の設定データとカウント結果を比較しながらカウント動作を行い、所定のタイミングでクリアパルスを発生する第１のカウンタを持たせることを特徴とするタイミングパルス発生装置。
【請求項６】
請求項３〜４のいずれか一項に記載のタイミングパルス発生装置において、
該第１のメモリとは別の第２のメモリを持ち、該第１のメモリから出力される該第２の設定データを該第２のメモリのアドレスとし、該第２のメモリから読み出された第５の設定データとカウント結果を比較しながら、カウント動作を行い、所定のタイミングでインクリメントパルスを発生する第２のカウンタを持たせることを特徴とするタイミングパルス発生装置。
【請求項７】
請求項３〜４のいずれか一項に記載のタイミングパルス発生装置において、
該第１のメモリとは別の第２のメモリを持ち、該第１のメモリから出力される該第３の設定データを該第２のメモリのアドレスとし、該第２のメモリから読み出された第６の設定データで示されるアドレスに該第１のメモリをジャンプさせることを特徴とするタイミングパルス発生装置。
【請求項８】
請求項１〜７のいずれか一項に記載のタイミングパルス発生装置において、
アドレスに応じた設定データや制御データをメモリの複数の領域に複数種類格納し、該メモリの複数領域の各々の先頭アドレスを格納するレジスタを持たせ、任意のタイミングにおいて、該レジスタに格納された先頭アドレスに強制的にアドレス発生回路で発生するアドレスをジャンプさせること特徴とするタイミングパルス発生装置。
【請求項９】
請求項１〜８のいずれか一項に記載のタイミングパルス発生装置において、
該メモリから読み出された設定データから、該アドレス発生回路の次回のインクリメント動作までの時間を判断し、所定の期間以上の場合に該メモリに書き込み動作を許可することを特徴とするタイミングパルス発生装置。
【請求項１０】
請求項１〜９のいずれか一項に記載のタイミングパルス発生装置をＣＣＤ撮像素子の駆動パルスの発生装置として用いたことを特徴とするＣＣＤ撮像装置。
【請求項１１】
請求項１〜９のいずれか一項に記載のタイミングパルス発生装置をＣＭＯＳ撮像素子の駆動パルスの発生装置として用いたことを特徴とするＣＭＯＳ撮像装置。
【請求項１２】
請求項１〜９のいずれか一項に記載のタイミングパルス発生装置をＬＣＤ表示パネルの駆動パルスの発生装置として用いたことを特徴とするＬＣＤ表示装置。
【請求項１３】
撮像素子と記録媒体とを含む撮像素子セットであって、
該撮像素子は、該撮像素子を駆動するタイミングパルス発生手段と該タイミングパルス発生手段が該撮像素子を駆動する際に用いる設定データを格納するメモリとともに撮像装置に用いられる該撮像素子であって、
該タイミングパルス発生手段は、アドレスを発生するアドレス発生
手段と、該メモリから読み出された該設定データとカウント結果とを比較しながら、カウント動作を行なう少なくとも１つ以上のカウンタとを含み、
該アドレス発生手段は該カウンタの出力によって該アドレスがコントロールされ、該アドレスに応じて該撮像素子を駆動し、
該記録媒体は、該メモリが格納する該設定データを記録した記録媒体であることを特徴とする撮像素子と記録媒体とを含む撮像素子セット。
【請求項１４】
撮像素子と記録媒体とを含む撮像素子セットであって、
該撮像素子は、該撮像素子を駆動するタイミングパルス発生手段と該タイミングパルス発生手段が該撮像素子を駆動する際に用いる設定データを格納するメモリとともに撮像装置に用いられる該撮像素子であって、
該タイミングパルス発生手段は、アドレスを発生するアドレス発生手段と、該メモリから読み出された該設定データとカウント結果とを比較しながら、カウント動作を行なう少なくとも１つ以上のカウンタとを含み、
該アドレス発生手段は該カウンタの出力によって該アドレスがコントロールされ、該アドレスに応じて該撮像素子を駆動し、
該記録媒体は、該メモリが格納する該設定データ「を生成するために必要なデータ」を記録した記録媒体であることを特徴とする撮像素子と記録媒体とを含む撮像素子セット。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は撮像素子などの素子駆動のためのパルスを発生させるタイミングパルス発生装置に関する。
【背景技術】
【０００２】
ＣＣＤ（Ｃｈａｒｇｅ  Ｃｏｕｐｌｅｄ  Ｄｅｖｉｃｅ）やＬＣＤ（Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ  Ｄｉｓｐｌａｙ）などを駆動する場合、対象となるデバイスの駆動仕様に基づいて、駆動パルスを生成する必要がある。通常、カウンタやデコーダなどを用いて所望の駆動パルスを生成している。
【０００３】
図２６は従来の駆動パルス発生の為のタイミングパルス発生装置のブロック図である。カウンタ３００、デコーダ３１１、３１２、・・・３１Ｎ、レジスタ３２０、マルチプレクサ３３０より構成される。図２７は図２６でデコーダ３１１、３１２、・・・３１Ｎの出力パルスＤ１、Ｄ２、・・・ＤＮ及びマルチプレクサ３３０から出力される駆動パルスを示すタイミング図である。
【０００４】
図２６及び図２７において、デコーダ３１１はカウンタ３００のカウント値とレジスタ３２０の値を比較し、これらが一致したときに出力パルスＤ１を発生する。同様に、デコーダ３１２、・・・３１Ｎもそれぞれ出力パルスＤ２、・・・ＤＮを出力する。マルチプレクサ３３は、これらデコーダ３１１、３１２、・・・３１Ｎの出力パルスＤ１、Ｄ２、・・・ＤＮを多重化（マルチプレックス）して駆動パルスを生成する。
【０００５】
図２８は駆動パルスを発生するタイミングパルス発生装置の他の従来例を示すブロック図であって、アドレス発生回路４００及びメモリ４０１から構成される。
【０００６】
図２９は図２８におけるアドレス発生回路からのアドレスに対するメモリの出力パルス及び駆動パルスを示すタイミング図である。
【０００７】
図２８及び図２９において、メモリ４０１には所望の駆動パルスに対応して、アドレスごとに“１”（高レベル）あるいは“０”（低レベル）のデータがあらかじめ書き込まれている。メモリ４０１では、アドレス発生回路４０で発生されるアドレス信号によって順次アドレス「０」、「１」、「２」・・・がアクセスされ、アクセスされたアドレスから“０”あるいは“１”のデータが読み出されて、駆動パルスとして出力される。図２９においてはアドレス「０」、「１」、「５」、「６」のときに低レベル出力がなされ、アドレス「２」、「３」、「４」、「７」、「８」，「９」のときに高レベル出力がなされることとなる。
【特許文献１】特開平１０−２５７３９８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかし、図２６に示す従来のタイミングパルス発生装置では、生成可能なパルス列の変化点、すなわち周期やパルス幅が異なるパルス列の切り替え点、の数がデコーダの数で決まってしまい、あらかじめ想定していた変化点以上の数の駆動パルスが必要になった場合には対応できないという問題があった。これを、ＣＣＤ撮像素子の垂直ＣＣＤの垂直転送駆動パルスのタイミングパルス発生装置として用いる場合、その転送方式（垂直ＣＣＤでの電荷の転送方式は種々のものがある）に応じてこのタイミングパルス発生装置の回路構成が決まってしまい、採用する転送方法ごとに異なる回路構成のタイミングパルス発生装置を作成する必要がある。
【０００９】
また図２８に示すタイミングパルス発生装置では、変化点の数に制限はなく、異なる垂直転送方式のＣＣＤ撮像素子に対し、同じ回路構成のタイミングパルス発生装置を共通に使用することが可能になる。しかし、駆動パルスの１ステップごとにメモリ４０１が１アドレス必要なため、たとえば、レベル“０”の状態が１０００ステップ続くような駆動パルスの場合においてもメモリ４０１が１０００アドレス必要であり、メモリの使用効率が悪くなる。
【００１０】
本発明の目的は、駆動パルスの変化点の数の変動に対応でき、かつ、メモリの使用効率を高めることが可能なタイミングパルス発生装置及びそれを用いた撮像装置を提供することにある。なお、本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次の通りである。
【００１２】
本発明にかかわるタイミングパルス発生装置は、アドレスを発生するアドレス発生回路とアドレスに応じた設定データや駆動パルスのデータが格納された第１のメモリと、第１のメモリから読み出された該設定データとカウント結果とを比較しながら、カウント動作を行なう少なくとも１つ以上のカウンタとからなり、該アドレス発生回路は該カウンタの出力によって該アドレスがコントロールされ、該アドレスに応じて該第１のメモリから駆動パルスを出力することを特徴とする。
【００１３】
このタイミングパルス発生装置は、アドレスを発生するアドレス発生回路と、アドレスに応じた設定データが格納された第１のメモリと、第１のメモリから読み出された設定データとカウント結果とを比較しながら、カウント動作を行なう少なくとも１つ以上のカウンタとからなり、アドレス発生回路はカウンタの出力によってアドレスがコントロールされ、アドレス発生回路から発生されるアドレスの所定ビットを駆動パルスとしても良い。
【００１４】
本発明にかかわるタイミングパルス発生装置は、アドレスを発生するアドレス発生回路と、アドレスに応じた設定データや制御データ，駆動パルスのデータが格納された第１のメモリと、第１のメモリから読み出された第１の設定データとカウント結果を比較しながら、カウント動作を行ない、所定のタイミングでクリアパルスを発生する第１のカウンタと、第１のメモリから読み出された第２の設定データとカウント結果を比較しながら、カウント動作を行ない、所定のタイミングでインクリメントパルスを発生する第２のカウンタと、アドレス発生回路で発生したアドレスを第１のメモリから読み出される制御データに応じたタイミングで、保持するアドレス保持回路とからなり、アドレス発生回路は、アドレスを、第１のカウンタからのクリアパルス及び第２のカウンタからのインクリメントに応じて、アドレス保持回路に保持された保持アドレス、あるいは第１のメモリから読み出された第３の設定データで示されるアドレスにジャンプさせ、アドレスに応じて第１のメモリから駆動パルスを出力する構成にしてもよい。
【００１５】
このタイミングパルス発生装置はアドレスを発生するアドレス発生回路と、アドレスに応じた設定データや制御データが格納された第１のメモリと、第１のメモリから読み出された第１の設定データとカウント結果を比較しながら、カウント動作を行ない、所定のタイミングでクリアパルスを発生する第１のカウンタと、第１のメモリから読み出された第２の設定データとカウント結果を比較しながら、カウント動作を行ない、所定のタイミングでインクリメントパルスを発生する第２のカウンタと、アドレス発生回路で発生したアドレスを、第１のメモリから読み出される制御データに応じたタイミングで、保持するアドレス保持回路とからなり、アドレス発生回路は、アドレスを、第１のカウンタからのクリアパルス及び第２のカウンタからの該インクリメントに応じて、該アドレス保持回路に保持された保持アドレス、あるいは第１のメモリから読み出された第３の設定データで示されるアドレスにジャンプさせ、アドレス発生回路から発生される該アドレスの所定ビットを駆動パルスとする構成にすることもできる。
【００１６】
上記の一部のタイミングパルス発生装置においては、第１のメモリとは別の第２のメモリを持ち、第１のメモリから出力される第１の設定データを第２のメモリのアドレスとし、第２のメモリから読み出された第４の設定データとカウント結果を比較しながら、カウント動作を行い、所定のタイミングでクリアパルスを発生する第１のカウンタを持たせてもよい。
【００１７】
また、該第１のメモリとは別の第２のメモリを持ち、該第１のメモリから出力される該第２の設定データを該第２のメモリのアドレスとし、該第２のメモリから読み出された第５の設定データとカウント結果を比較しながら、カウント動作を行い、所定のタイミングでインクリメントパルスを発生する第２のカウンタを持たせてもよい。
【００１８】
さらに、第１のメモリとは別の第２のメモリを持ち、第１のメモリから出力される第３の設定データを第２のメモリのアドレスとし、第２のメモリから読み出された第６の設定データで示されるアドレスに該第１のメモリをジャンプさせても良い。
【００１９】
同様に、アドレスに応じた設定データや制御データをメモリの複数の領域に複数種類格納し、メモリの複数領域の各々の先頭アドレスを格納するレジスタを持たせ、任意のタイミングにおいて、レジスタに格納された先頭アドレスに強制的にアドレス発生回路で発生するアドレスをジャンプさせても良い。
【００２０】
加えて該メモリから読み出された設定データから、アドレス発生回路の次回のインクリメント動作までの時間を判断し、所定の期間以上の場合にメモリに書き込み動作を許可することも可能である。
【００２１】
上記のタイミングパルス発生装置の用途としてはＣＣＤ撮像素子の駆動パルスの発生装置やＣＭＯＳ撮像素子の駆動パルスの発生装置、ＬＣＤ表示パネルの駆動パルスの発生装置として用いることが想定される。
【発明の効果】
【００２２】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下の通りである。
【００２３】
本発明にかかわるタイミングパルス発生装置では、生成する駆動パルスの変化点が増えた場合でも対応ができ、駆動パルスが固定されている間はメモリのアドレスを進める必要がないためメモリの使用効率が高くなる。
【発明を実施するための最良の形態】
【００２４】
以下本発明の実施の形態について図面を用いて説明する。
【００２５】
（実施の形態１）
図１は本発明の好適な一例であるタイミングパルス発生装置のブロック図である。このタイミングパルス発生装置はアドレス発生回路１、メモリ２、ＬＥＮカウンタ部３、ループカウンタ部４、第１アンドゲート５、アドレス保持回路６、出力端子７、アドレス切り替えスイッチ１４、ＮＯＰ判定回路１５、第２アンドゲート１６、オアゲート１７、第３アンドゲート１８、ＬＥＮカウンタ比較器１９、ループカウンタ比較器２０、インバータ２１より構成される。
【００２６】
図２はメモリ２に格納されるデータ（出力波形データ）を模式的に示す図である。出力波形データ１００は、アドレスデータエリア１００１に格納されたアドレスデータごとに、ＬＥＮデータ格納エリア１００２、ループデータ格納エリア１００３、ＲＥＴＵＲＮデータ格納エリア１００４、ＪＵＭＰデータ格納エリア１００５、駆動パルスレベル格納エリア１００６より構成される。
【００２７】
図３はアドレス発生回路１の構成を表す図であり、図４は本発明にかかわるＬＥＮカウンタ部３の構成を表す図、図５はループカウンタ部４の構成を表す図である。
【００２８】
以下この発明にかかわるタイミングパルス発生回路の構成について説明する。
【００２９】
アドレス発生回路１はメモリからデータを読み出すためのアドレスを生成する回路である。アドレス発生回路1はスイッチ１０１、ラッチ１０２、全加算器１０３、インバータ１０４及びオアゲート１０５より構成される。
【００３０】
スイッチ１０１はラッチ１０２の出力に全加算器で１をインクリメントした値もしくはアドレス切り替えスイッチ１４の出力であるセットアドレス値のいずれかをラッチ１０２に出力するかを切り替える。スイッチ１０１の切り替えの条件はオアゲート１７の出力（アドレスジャンプ信号）であり、アドレスジャンプ信号がハイの時にはセットアドレスＳＡＤの値を、ロウの時には全加算器１０３の出力をラッチ１０２に対して出力する。
【００３１】
ラッチ１０２はアドレス発生回路１の出力するアドレスを保持する箇所である。ラッチ１０２はオアゲート１０５の反転信号の立ち上がりをトリガとしてスイッチ１０１からの出力信号をデータラッチする。
【００３２】
全加算器１０３はラッチ１０２の出力を「１」加算してスイッチ１０１に出力する。
【００３３】
インバータ１０４はオアゲート１０５の出力を反転する。
【００３４】
オアゲート１０５はラッチ１０２がデータをラッチするタイミングを生成する信号である。
【００３５】
以上の構成により、アドレス発生回路１の動作は以下のようなものになる。
【００３６】
１）ＬＥＮカウンタクリア信号の立ち下り
→  ラッチ１０２の出力に１加算したものをラッチ
２）アドレスジャンプ信号の立ち下り
→  セットアドレス信号の出力をラッチ
ＬＥＮカウンタ部３は駆動パルスの現在のレベルが維持される期間を定めるカウンタである。ＬＥＮカウンタ部３はスイッチ３０１、ラッチ３０２、全加算器３０３から構成される。
【００３７】
スイッチ３０１は初期値（「１」）と全加算器３０３の出力を切り替え、ラッチ３０２に出力する。この際、切り替えのトリガとなるのはＬＥＮカウンタ比較器１９の出力（メモリ２からのＬＥＮデータとＬＥＮカウンタ部３のラッチ３０１との比較結果）であり、ＬＥＮカウンタ比較器１９の出力が「１」の時には初期値が、「０」の時には全加算器３０３の出力が出力される。
【００３８】
ラッチ３０２はＬＥＮカウンタ部３の出力値を保持する箇所である。基準クロックφからの出力の立ち上がりタイミングでラッチ３０２はスイッチ３０１からの出力をデータラッチする。
【００３９】
全加算器３０３はラッチ３０２の出力を「１」加算してスイッチ３０１に出力する。
【００４０】
以上の構成により、ＬＥＮカウンタ部３の動作は以下のようなものになる。
【００４１】
１）基準クロックφの立ち上がり時にＬＥＮカウンタクリアが１
→  初期値「１」をラッチ
２）基準クロックφの立ち上がり時にＬＥＮカウンタクリアが０
→  ラッチ３０２の出力に１加算したものをデータラッチ
ループカウンタ部４は、メモリ読み出しのループを行う際、何回処理を行ったかをカウントするカウンタ及びその周辺回路である。ループカウンタ部４はスイッチ４０１、ラッチ４０２、全加算器４０３及びインバータ４０４より構成される。
【００４２】
スイッチ４０１はループカウンタ比較部２０の出力の反転値とメモリ２から出力されるＲＥＴＵＲＮ値の論理積の値（ループインクリメント）によって出力値を切り替える。ループインクリメントが「１」の場合、スイッチ４０１は初期値「１」を出力する。一方、ループインクリメントが「０」の場合、スイッチ４０１は全加算器４０３の出力値をラッチ４０２に出力する。
【００４３】
ラッチ４０２はループカウンタ部４の出力値を保持する箇所である。メモリ２からのＲＥＴＵＲＮ値の反転信号の立ち上がりタイミングでラッチ４０２はスイッチ４０１からの出力をデータラッチする。
【００４４】
全加算器４０３はラッチ４０２の出力を「１」加算してスイッチ４０１に出力する。
【００４５】
インバータ４０４はＲＥＴＵＲＮ値を反転してラッチ４０２のタイミングを生成する。
【００４６】
以上の構成により、ループカウンタ部４の動作は以下のようなものになる。
【００４７】
１）ＲＥＴＵＲＮ値の反転信号の立ち上がり時にループインクリメントが０
→  初期値「１」をラッチ
２）ＲＥＴＵＲＮ値の反転信号の立ち上がり時にループインクリメントが１
→  ラッチ４０２の出力に１加算したものをデータラッチ
第１アンドゲート５は、ＬＥＮカウンタ部３及びループカウンタ部４の出力の論理積をとってオアゲート１７に出力する論理演算回路である。
【００４８】
アドレス保持回路６は、メモリ２から出力されるＲＥＴＵＲＮ値が０の間はアドレス発生回路１の出力をラッチする回路である。逆を言うとＲＥＴＵＲＮ値が１の間はアドレス発生回路１の出力の変化にかかわらず一定の値が保持される。このアドレス保持回路は基準クロックφの立ち上がりでアドレス発生回路１の出力をラッチする。なお、アドレス保持回路６の初期値は任意のものでよい。
【００４９】
アドレス切り替えスイッチ１４は、アドレス発生回路１にアドレス保持回路６の値を出力するか、それとも、アドレス発生回路１の出力地に基づくメモリ２のＪＵＭＰデータの値を出力するかを切り替えるスイッチである。アドレス切り替えスイッチ１４の切り替えのトリガとなるのは、ＬＥＮカウンタ比較器１９の出力値とループカウンタ比較器２０の出力値の論理積を取る第１アンドゲート５の出力である。第１アンドゲート５の出力がＬｏｗの時にはＪＵＭＰデータを、Ｈｉｇｈの時にはアドレス保持回路６の値をアドレス発生回路１に対して出力する。
【００５０】
ＮＯＰ判定回路１５は、アドレス発生回路１に基づくメモリ２のＪＵＮＰデータによってアドレス発生回路がジャンプするか、それともジャンプ処理を行わず（Ｎｏ  ＯＰｅｒａｔｉｏｎ）ＬＥＮカウンタ比較器１９の出力によるカウントアップ処理を行うかを判定する。図６は本発明にかかわるＮＯＰ判定回路を図示したものである。本実施例では「ＮＯＰ」として「１１１１１１１１（０ｘｆｆ）」とし、すべてのＪＵＮＰデータの信号線の値が１であれば通常のカウントアップ処理をすべくＮＯＰ判定回路１５は「０」を出力し、そうでなければＪＵＭＰ処理を行うものとして「１」を出力する。しかし、この値を何にするかは設計事項であり、適宜決定すればよい。なお、アドレスに関する値については２進数表記と１６進数表記を原則並列に書くものとする。
【００５１】
第２アンドゲート１６は、ＮＯＰ判定回路１５及びＬＥＮカウンタ３の出力の論理積をとりオアゲート１７に出力する論理演算回路である。
【００５２】
オアゲート１７は、第１アンドゲート５及び第２アンドゲート１６の論理和を取ってアドレス切り替えスイッチ１４に出力する論理回路である。
【００５３】
ＬＥＮカウンタ比較部１９はメモリ２からのＬＥＮデータ値とラッチ３０２の出力を対比する。両者が一致するときにはＬＥＮカウンタ比較部１９は「１」を出力し、相違するときには「０」を出力する。以下、この出力値をＬＥＮカウンタクリアという。
【００５４】
ループカウンタ比較部２０はメモリ２からのループデータ値とラッチ４０２の出力を対比する。両者が一致するときにはループカウンタ比較部２０は「１」を出力し、相違するときには「０」を出力する。なお、この値はインバータ２１で反転されて第３アンドゲート１８で論理積を取られ、ループインクリメント値として出力される。
【００５５】
次に図２に記載した出力波形データの項目について説明する。
【００５６】
アドレスデータエリア１００１は、ＬＥＮデータ格納エリア１００２などを扱う際に基準となるアドレスデータが格納されるエリアである。アドレス発生回路１によって指定されるアドレスにより、該当するアドレスの以下に示すデータがメモリから出力される。
【００５７】
ＬＥＮデータ格納エリア１００２は、当該アドレス処理をリファレンス・クロックいくつで処理するかを表すデータを格納するエリアである。すなわちアドレスの期間長をクロックφの周期を単位長さとして何クロック繰り返すかをあらわすデータである。
【００５８】
アドレス発生回路１によってアドレスが指定されると、対応するＬＥＮデータ値がＬＥＮカウンタ比較器１９に対して出力される。
【００５９】
ループデータ格納エリア１００３は、該当するアドレスデータを何度実行するかを表すデータを格納するエリアである。アドレス発生回路１によってアドレスが指定されると、対応するループデータがループカウンタ比較器２０に対して出力される。
【００６０】
ＲＥＴＵＲＮデータ格納エリア１００４は、ループの対象となるデータの後端を表すデータを格納するエリアである。アドレス発生回路１によってアドレスが指定されると、対応するＲＥＴＵＲＮデータがループカウンタ４及びアドレス保持回路６に対して出力される。
【００６１】
ＪＵＭＰデータ格納エリア１００５は、対応するアドレスデータにおいてＪＵＭＰ処理を行うか、また行う場合にはアドレス発生回路１にどのアドレスをセットするかをあらわすデータを格納するエリアである。
【００６２】
駆動パルス格納エリア１００６は、該当するアドレスデータ時に出力する駆動パルスのレベルを表すデータである。アドレス発生回路１で指定されたアドレスに基づきパルス出力が図示しない外部の回路に対してなされる。
【００６３】
なお、図２の各項目の表記は、アドレス発生回路１の出力するアドレスに関わりのあるものについては２進数で、その他のものについては１０進数であらわしている。
【００６４】
これらの事項を元に、図７を用いてこの回路の動作を説明する。
【００６５】
図７は本発明の第１の実施の形態を元に各部の動作を表すタイミングチャートである。
【００６６】
まず、初期動作として、図示しないリセット回路からリセット信号「Ｌ」を出力し、初期化を行う。このときアドレス発生回路１のラッチ１０２の初期値は「００００００００（０ｘ００）」に、ＬＥＮカウンタ部３のラッチ３０２の値を「１」に、ループカウンタ部４のラッチ４０２の値（以下ループカウント値）を「０」、アドレス保持回路６の値を任意設計の初期値（何でもよい）にセットする。これに伴い、アドレス発生回路１のラッチ１０２の出力値（アドレス発生回路１の出力値も同意）である「００００００００（０ｘ００）」に従って、メモリ２のＬＥＮデータの値（以下ＬＥＮデータ値）として「２」が、ループデータとして「２」が、ＲＥＴＵＲＮデータの値として「０」が、ＪＵＭＰデータとして「１１１１１１１１（０ｘｆｆ）」が、パルス出力のレベルとしてＬｏｗレベル（「０」）が出力される。なお、この初期化動作中ではリセット信号は「Ｈ」とはしない。
【００６７】
これらを初期値として以下基準クロックのサイクルごとに説明する。
【００６８】
また実施の形態２以降については本実施の形態と同様のタイミングで出力するのでリセット信号は省略する。
・基準クロックφの１サイクル目
本来なら基準クロックφの最初のクロックの立ち上がり（Ｌレベル→Ｈレベル）でＬＥＮカウンタ部３のカウント値が「１」増分される。しかし、１サイクル目ではリセット信号が入力されているため、カウントアップは行われず、ＬＥＮカウンタ部３の出力値は初期値「１」のままである。またその他のアドレス発生回路１、ループカウンタ部４、アドレス保持回路６も初期値のままである。
【００６９】
このクロックの立ち上がり後に、リセット信号を「Ｈ」とし、各回路のリセット状態が解除される。
・基準クロックφの２サイクル目
次の基準クロックφの立ち上がりで、ＬＥＮカウンタ値はカウントアップされ、「２」になる。これに伴い、ＬＥＮカウンタ値とＬＥＮデータ値は等しくなるので、ＬＥＮカウンタクリア値は「１」になる。ＬＥＮカウンタクリア値はこのままＬＥＮカウンタ部３のスイッチ３０１に引き込まれ、スイッチ３０１は初期値である「１」をラッチ３０２に出力する。ただし、ラッチ３０２のタイミングは基準クロックφであるため、ラッチ３０２の出力の変化はクロックφの３サイクル目まで待たねばならない。
【００７０】
基準クロックφ２サイクル目では、アドレス発生回路１の出力に変化はない。従ってメモリ２からの出力も変化はない。よって、ループカウンタ部４、ループカウンタ比較器２０、ＮＯＰ判定回路１５の出力値も変わらない。
【００７１】
メモリ２からのＲＥＴＵＲＮ値の出力は０であるため、アドレス保持回路６は基準クロックφ２サイクル目の立ち上がりでアドレス発生回路１の出力「００００００００（０ｘ００）」をラッチする。
・基準クロックφの３サイクル目
基準クロックφの３サイクル目の立ち上がり時にはＬＥＮカウンタクリア値が「１」であるため、ラッチ３０２はスイッチ３０１の出力である初期値「１」をラッチする。よってＬＥＮカウンタ部３の出力値は１となる。
【００７２】
このＬＥＮカウンタ値の「２」から「１」への変化によりＬＥＮカウンタ部３の出力とメモリ２から出力されるＬＥＮデータの値「２」とは相違することとなる。よってＬＥＮカウンタクリア値は「０」に立ち下がる。
【００７３】
このＬＥＮカウンタクリア値の立ち下がりによりアドレス発生回路の出力は「０００００００１（０ｘ０１）」に変化する。この変化に伴いメモリ２の出力もアドレス「０００００００１（０ｘ０１）」に対応したものに変わる。
【００７４】
ここでＲＥＴＵＲＮ値は「０」から「１」に変化する。ＲＥＴＵＲＮ値は反転入力されるためラッチ４０２はこのタイミングではデータラッチを行わず、初期値「１」のままである。一方、メモリ２からのループデータ値は「２」であることからループカウンタ比較器２０の出力は「０」のままである。従ってインバータ２１を介し第３アンドゲート出力値の出力は「１」となりスイッチ４０１は全加算器４０３の出力側に切り替わる。
【００７５】
アドレス保持回路６は基準クロックφの立ち上がりでアドレス発生回路１の出力をラッチする。この基準クロックφの３サイクル目の立ち上がりタイミングでは伝播遅延によりメモリ２の出力の変更がなされていない、すなわちＲＥＴＵＲＮ値が０のため、アドレス発生回路１の出力もラッチされる。ただ基準クロックφで動作するＬＥＮカウンタ部３の動作の結果動作するアドレス発生回路１の出力も基準クロックφの３サイクル目の立ち上がりの瞬間では「００００００００（０ｘ００）」である。従って、本タイミングでのラッチ後もアドレス保持回路６の出力は「００００００００（０ｘ００）」で変更はない。
【００７６】
このタイミングでメモリ２からの駆動パルスは「１」になる。
・基準クロックφの４サイクル目
基準クロックφの立ち上がり時にＬＥＮカウンタ値が「２」にカウントアップする。ただしメモリ２から出力されるＬＥＮデータ値は「３」であるため、ＬＥＮカウンタクリア値は「０」のままである。
【００７７】
ＬＥＮカウンタクリア値が「０」であるためアドレス発生回路１の動作条件は満たさない。従ってメモリ２やループカウンタ部４、アドレス保持回路６の動作はない。
【００７８】
基準クロックφの３サイクル目でＲＥＴＵＲＮ値は「１」にセットされているので、基準クロックφの４サイクル目でアドレス保持回路６はラッチせず、「００００００００（０ｘ００）」のままである。
・基準クロックφの５サイクル目
基準クロックφの立ち上がり時にＬＥＮカウンタ値が「３」にカウントアップする。これにより、ＬＥＮカウンタクリア値は「１」になる。
【００７９】
３サイクル目よりループインクリメント値は「１」であるため、第１アンドゲート５の出力及びオアゲート１７の出力（アドレスジャンプ値）も「１」となる。これにより、アドレス切り替えスイッチ１４の出力はメモリ２のアドレス保持回路６の出力、すなわちここでは「００００００００（０ｘ００）」が出力される。
【００８０】
アドレス発生回路１の動作条件はＬＥＮカウンタクリア値の「立下り」であるため、本サイクルでは特に動作はない。またアドレス発生回路１の動作がない以上、メモリ２の出力値も変化はない。
【００８１】
またＲＥＴＵＲＮ値も１のため、アドレス保持回路６の値も「００００００００（０ｘ００）」のままである。
・基準クロックφの６サイクル目
ＬＥＮカウンタクリア値が「１」であるため基準クロックφの立ち上がり時にラッチ３０２はスイッチ３０１の出力である初期値「１」をラッチする。よってＬＥＮカウンタ部３の出力値は１となる。これに伴いメモリ２からのＬＥＮデータ値とＬＥＮカウンタ値は異なる値になるため、ＬＥＮカウンタクリア値は「０」になる。
【００８２】
ＬＥＮカウンタクリア値の「１」から「０」への立下りによりアドレスジャンプ信号も「１」から「０」にたち下がる。これによりアドレス発生回路1はアドレス切り替えスイッチ１４の出力、すなわち「００００００００（０ｘ００）」をラッチする。
【００８３】
これに伴い、メモリ２の出力もアドレス発生回路１の出力に相当するものに変化する。すなわちＬＥＮデータ値、ＬＯＯＰデータ値が「２」、ＲＥＴＵＲＮ値が０、ＪＵＭＰ値が０ｘ１１１１１１１１、駆動パルスが０となる。
【００８４】
また、ＲＥＴＵＲＮデータの「１」から「０」への立ち下り時にループインクリメント値は「１」であるので、ループカウンタ値はインクリメントされ「２」となる。
・基準クロックφの７サイクル目
基準クロックφの７サイクル目の立ち上がり時には、ＬＥＮカウンタクリア値は「０」である。従って、ＬＥＮカウンタ値はクロックアップされ「２」となる。これによりＬＥＮカウンタ値とＬＥＮデータ値は等しくなり、ＬＥＮカウンタクリア値は「１」になる。これに伴う動作は２サイクル目と同様である。
・基準クロックφの８サイクル目
基準クロックφの８サイクル目の立ち上がり時にはＬＥＮカウンタクリア値が「１」であるため、ラッチ３０２はスイッチ３０１の出力である初期値「１」をラッチする。よってＬＥＮカウンタ部３の出力値は１となると共にＬＥＮカウンタクリア値は「０」に立ち下がる。これにより、アドレス発生回路の出力は「０００００００１（０ｘ０１）」に変化し、メモリ２の出力もアドレス「０００００００１（０ｘ０１）」に対応したものに変わる。
【００８５】
ただし、ループカウンタの動作は３サイクル目とは相違する。
【００８６】
６サイクル目の基準クロックφの立ち上がりによってラッチ４０２の出力値（ループカウンタ部の出力値）は「２」に増分している。これにより、ラッチ４０２の出力とメモリ２からのループデータの値は等しくなるためループカウンタ比較器２０の出力は「１」となる。よって第３アンドゲートの出力１８、すなわちループインクリメント値は「０」のままとなる。
・基準クロックφの９サイクル目
ＬＥＮカウンタ値は「２」になるが、このときのＬＥＮデータ値は「３」である。したがって、ＬＥＮカウンタクリア値は「０」のままである。
【００８７】
ＬＥＮカウンタクリア値が「０」であるためアドレス発生回路１の動作条件は満たさない。従ってメモリ２やループカウンタ部４、アドレス保持回路６の動作はない。
【００８８】
基準クロックφの８サイクル目でＲＥＴＵＲＮ値は「１」にセットされているので、基準クロックφの４サイクル目でアドレス保持回路６はラッチせず、「００００００００（０ｘ００）」のままである。
・基準クロックφの１０サイクル目
基準クロックφの立ち上がりによってＬＥＮカウンタ値は「３」となり、ＬＥＮデータ値と一致する。これによりＬＥＮカウンタクリア値は「１」となる。５サイクル目と異なりループインクリメント値は「０」なので、アンドゲート５及び第２アンドゲート１６の出力は「０」のままである。よってオアゲート１７の出力（アドレスジャンプ信号）も「０」のままである。
・基準クロックφの１１サイクル目
ＬＥＮカウンタクリア値が「１」であるため基準クロックφの立ち上がり時にラッチ３０２はスイッチ３０１の出力である初期値「１」をラッチする。よってＬＥＮカウンタ部３の出力値は「１」にＬＥＮカウンタクリア値は「０」になる。
【００８９】
１０サイクル目にアドレスジャンプ信号は「０」であったので、ＬＥＮカウンタクリア信号の立ち下りによって、アドレス発生回路１のラッチ１０２は全加算器１０３の出力値がすなわちここでは「００００００１０（０ｘ０２）」がラッチされる。これにともないメモリ２の出力も対応した値に変化する。具体的にはＬＥＮデータ値は「４」、ループデータ値は１、ＲＥＴＵＲＮ値は「０」、ＪＵＭＰデータ値は「１１１１１１１１（０ｘｆｆ）」が出力される。
【００９０】
ループカウンタ部４に入力されるＲＥＴＵＲＮ値は「１」から「０」に立ち下がる。このときにループインクリメント値は「０」であるので、ラッチ４０２の値は初期化され「１」となる。
【００９１】
この基準クロックの立ち上がり時にはメモリ２から出力されるＲＥＴＵＲＮ値は「１」なので、アドレス発生回路１の出力がアドレス保持回路６によってラッチされることはない。
・基準クロックφの１２サイクル目
基準クロックφの立ち上がりによってＬＥＮカウンタ値は「２」となるがＬＥＮデータ値「４」とは一致しない。従って、ＬＥＮカウンタクリア値は「０」のままである。
【００９２】
ＬＥＮカウンタクリア値が変化しないためアドレス発生回路１の値も変化はない。よってＲＥＴＵＲＮ値も含めメモリ２の出力値にも変化はなく、ループカウンタ部４にも変化はない。ただし基準クロックφの１１サイクル目ではアドレス保持回路６はアドレス発生回路の出力の変化をラッチできないことから、このタイミングでアドレス発生回路１の変化をラッチする。
・基準クロックφの１３サイクル目
基準クロックφの立ち上がりによってＬＥＮカウンタ値は「３」となるがＬＥＮデータ値「４」であり、ＬＥＮカウンタクリア値は「０」のままである。
【００９３】
ＬＥＮカウンタクリア値が変化しないためアドレス発生回路１の値も変化はない。よってＲＥＴＵＲＮ値も含めメモリ２の出力値にも変化はなく、ループカウンタ部４にも変化はない。またアドレス発生回路１の出力も変化はないため、アドレス保持回路６のラッチする値にも変化はない。
・基準クロックφの１４サイクル目
基準クロックφの立ち上がりによってＬＥＮカウンタ値は「４」となりＬＥＮデータ値と一致する。これによりＬＥＮカウンタクリア値は「１」となる。
【００９４】
インバータ１０４で反転されるため、ＬＥＮカウンタクリア値の立ち上がりではアドレス発生回路１の変化は生じない。メモリ２の出力値やループカウンタ部４に変化はない。またアドレス発生回路１の出力も変化はないため、ラッチする値にも変化はない。
・基準クロックφの１５サイクル目
ＬＥＮカウンタクリア値が「１」の間に基準クロックφの立ち上がることから、初期値「１」がラッチ３０２にラッチされる。従ってＬＥＮカウンタ値とＬＥＮデータ値が相違するためＬＥＮカウンタクリア値は「０」に立ち下がる。
【００９５】
このＬＥＮカウンタクリア値の立下りによってアドレス発生回路１の出力は「１」増加し「００００００１１（０ｘ０３）」となる。これに伴い、変化したアドレスに従ってメモリ２の出力も変化する。具体的にはＬＥＮデータ値が「２」、ループデータ値が「１」、ＲＥＴＵＲＮ値が「０」、ＪＵＭＰデータが「０ｘ１１１１１１１１（０ｘｆｆ）」、駆動パルスが「１」となる。なお、伝播遅延のためアドレス発生回路１の出力の変化は基準クロックφの立ち上がりには間に合わない。従って、アドレス保持回路６の書き換えは１サイクル遅れることとなる。
・基準クロックφの１６サイクル目
基準クロックφの立ち上がりでアドレス保持回路６がアドレス発生回路１の出力をラッチすると共にＬＥＮカウンタ部３はＬＥＮカウンタ値が「２」となる。これにより、ＬＥＮカウンタクリア値が「１」になる。ＬＥＮカウンタクリア値の立ち上がりではアドレス発生回路１の変化は生じない。メモリ２の出力値やループカウンタ部４に変化はない。
・基準クロックφの１７サイクル目
ＬＥＮカウンタクリア値が「１」であるため、基準クロックφの立ち上がりで初期化され「１」となる。これによりＬＥＮカウンタクリア値が「１」から「０」に立ち下がる。この立下りによってアドレス発生回路１の出力（ラッチ１０２のデータ）は「０００００１００（０ｘ０４）」となる。
【００９６】
アドレスの変化に伴い、メモリ２の出力は変化する。すなわちＬＥＮデータ値が「２」、ループデータ値が「１」、ＲＥＴＵＲＮ値が「０」、ＪＵＭＰデータが「１０００００００（０ｘ８０）」、駆動パルスが「０」となる。なおＪＵＭＰデータがＮＯＰでなくなったため、ＪＵＭＰ制御値は「１」になる。
【００９７】
なお１６サイクル目からＲＥＴＵＲＮ値は変化していないためループカウンタ部４は動作しない。
・基準クロックφの１８サイクル目
基準クロックφの立ち上がりでアドレス保持回路６がアドレス発生回路１の出力「１０００００００（０ｘ８０）」をラッチすると共に、ＬＥＮカウンタ部３はＬＥＮカウンタ値が「２」となる。これによりＬＥＮカウンタ値とＬＥＮデータ値とが一致するため、ＬＥＮカウンタクリア値が「１」になる。
【００９８】
アドレス発生回路１はＬＥＮカウンタクリア値の立ち上がりでは状態に変化は生じない。よってメモリ２の出力にも変化は生じない。
【００９９】
一方第２アンドゲート１６への入力はいずれも「１」になるため、オアゲート１７の出力（アドレスジャンプ信号）も「１」となる。ただし、ループインクリメント値が「０」であることから、第１アンドゲート５の出力は「０」である。このため、アドレス切り替えスイッチ１４の出力はメモリ２からＪＵＭＰデータ「０ｘ１０００００００」が出力される。
・基準クロックφの１９サイクル目
ＬＥＮカウンタクリア値が「１」であるため、ＬＥＮカウンタ部３のＬＥＮカウンタ値は「１」になる。これに伴いＬＥＮカウンタクリア値は０に立ち下がる。ＬＥＮカウンタクリア値の立下りで、アドレス発生回路１は動作する。ここでアドレスジャンプ信号が「１」であるため、アドレス切り替えスイッチ１４の出力「０ｘ１０００００００」をラッチ１０２はデータラッチする。
【０１００】
このアドレス発生回路１の出力値の変化によって、メモリ２の出力も変化する。すなわちＬＥＮデータ値が「２」、ループデータ値が「１」、ＲＥＴＵＲＮ値が「０」、ＪＵＭＰデータが「０ｘ１１１１１１１１」、駆動パルスが「０」となる。これに伴い、ＪＵＭＰ制御信号も「０」となる。
・基準クロックφ２０サイクル目以降
これ以降は上述の動作を繰り返すこととなる。
【０１０１】
すなわち、２０サイクル目でＬＥＮカウンタクリア値が「１」になり、２１サイクル目で「０」になる。この立下りタイミングでアドレス発生回路１の出力が加算され「０ｘ１００００００１」となる。ただしループデータ値とループカウンタ値は以降「１」であるためループインクリメント値は「０」にならない。同様にＪＵＭＰデータも以降「０ｘ１１１１１１１１」であり続けるため、アドレスジャンプ信号による処理はない。
【０１０２】
次に同じ回路を用いて異なるデータを用いた際の動きを説明する。
【０１０３】
図８は本実施の形態にかかわるメモリ２中の出力波形データであり、図９はこの出力波形データを用いた際の回路動作に関するタイミングチャートである。
【０１０４】
図８の出力波形データは図２の出力波形データと対比してアドレス０ｘ００００００００のループデータが３であるところが相違する。すなわち、基準クロックφの8サイクル目でループカウンタ値とループデータ値が相違することによりループインクリメント値が「１」になる。これにより、基準クロックφの１１サイクル目のＬＥＮカウンタクリア値の立ち下りで、もう一度繰り返されることとなる。このように、メモリ２中の波形データの軽微な修正により、波形の変更が可能になる。
【０１０５】
以上のようにこの実施の形態では、メモリ２に格納されているＬＥＮデータ、ループデータ、ＲＥＴＵＲＮデータ、駆動パルスがアドレス発生回路１で定められるアドレスに応じて出力されることで、データに応じた所望のパターンの駆動パルスを得ることができる。
【０１０６】
また、ＪＵＭＰデータによって設計者が任意のアドレスにジャンプすることを可能にすることでパターン設計の自由度があがり、かつメモリ容量の削減にもつながる。
【０１０７】
（実施の形態２）
図１０は本発明の別の好適な一例であるタイミングパルス発生装置のブロック図であり、図１１はこの回路で用いる出力波形データの一例である。また図１２はこの回路構成によるタイミングチャートの一例である。
【０１０８】
図１０と図１との相違点はモード切り替え回路２２とアドレス切り替えスイッチ２３、オアゲート２４の存在である。
【０１０９】
モード切り替え回路２２は、任意のタイミングで、オアゲート２４に対して強制ジャンプ信号を、アドレス切り替えスイッチ２３に対して強制アドレスを発行する。たとえば、図１２の基準クロックφの２０サイクル目に着目する。このときにはアドレスジャンプ信号は「０」だが、モード切り替え回路２２から強制ジャンプ信号がオアゲート２４経由でアドレス発生回路１に入力されることで、次のＬＥＮカウンタクリアの立ち下り時にアドレス切り替えスイッチ２３の出力、すなわちモード切り替え回路２２から出力される「１１１１００００（０ｘｆ０）」がアドレス発生回路１のラッチ１０２にデータラッチされる。
【０１１０】
このラッチの結果はアドレス発生回路１の出力として反映される。これにより、メモリ２のデータ構成にかかわらず波形生成の割り込みを入れることができる。
【０１１１】
（実施の形態３）
実施の形態１及び実施の形態２ではアドレス「０００００００１（０ｘ０１）」「１００００００１（０ｘ８１）」のとき、すなわちアドレス発生回路１の出力の最下位ビットが「１」のときにメモリ２からの駆動パルス「１」が出力されていた。すなわちデジタル値であるアドレス発生回路１の最下位ビットが「１」のときにのみ駆動パルス「１」を出力するようにすればメモリ２の容量は更に小さくすることができる。以下本発明の実施の形態３として、このことを利用した実施形態を説明する。
【０１１２】
図１３は本発明の第３の実施の形態を示すブロック図であり、図１４はこの回路に用いるメモリ２５に格納された出力波形データである。そして図１５は各部のデータ、信号を示すタイミング図である。図１４からも明らかな通り、メモリ２５中の出力波形データには駆動パルスのデータ格納エリアは設けられていない。
【０１１３】
この第３の実施の形態においても、アドレス発生回路１からのアドレスが奇数値のとき、「１」（＝Ｈｉｇｈ）の駆動パルスが出力されるように構成されている。すなわち、アドレス発生回路１からの出力（アドレス）は複数ビットからなるパラレルデジタルデータであり、アドレスの信号線の最下位ビットから引き出される信号線が駆動パルスの出力線となっている。アドレスが奇数値（最下位ビットが「１」）であるときには、アドレスのＬＳＢは「１」となりＨｉｇｈレベル出力となる。従って、図１５で示すとおり、アドレス値が「１」「３」のとき、Ｈｉｇｈレベルの駆動パルスが出力される。
【０１１４】
このようにアドレス発生回路１が駆動パルスの発生回路ともなっており、メモリ２５は駆動パルスのデータを格納しておく必要がなく、メモリの利用効率が更に向上する。
【０１１５】
（実施の形態４）
実施の形態１ではＪＵＭＰデータとしてアドレスのビット数に比例したデータをメモリ２に記憶させていた。これに対し、以下で示す本発明の第４の実施の形態では更にメモリの利用効率を向上させている。
【０１１６】
図１６は本発明の第４の実施の形態を示すブロック図であり、図１７はこの回路に用いるメモリ２５に格納された出力波形データであり、図１８は各部のデータ、信号を示すタイミング図である。
【０１１７】
図１と図１６の相違点としては、デコーダ２６の存在、メモリ２７の記憶形態の変更、ＮＯＰ判定回路４５の回路変更及びメモリ２７に格納されているＪＵＭＰデータが複数ビット構成から１ビット構成になったことである。
【０１１８】
ずなわち、図１６で示す第４の実施の形態では、デコーダ２６でメモリ２７の１ビットＪＵＭＰデータをアドレス幅のデータにデコードすることでメモリの消費量の減少を図っている。
【０１１９】
これに伴いＮＯＰ判定回路４５の構成が変化する。すなわち、メモリ２７からＪＵＭＰデータとして「０」が出力されているときには、ＮＯＰ判定回路４５は第２アンドゲート１６に「０」を出力する。また、ＪＵＭＰデータとして「１」が出力されているときには第２アンドゲート１６に「１」を出力する。
【０１２０】
さらに図３０はデコーダ２６における入力信号と出力信号の対応を示す表である。
【０１２１】
ＪＵＭＰ入力値２００１はメモリ２７からデコーダ２６に出力されるＪＵＭＰデータである。本実施例では前述の通り１ビットである。
【０１２２】
ＪＵＭＰ出力値２００２はデコーダ２６からアドレス切り替えスイッチ１４に出力されるアドレスを表す信号である。本実施例では８ビットの信号として出力される。すなわち、ＪＵＭＰデータとしてメモリ２７からデコーダ２６に「０」が出力されているときにはデコーダ２６からは「１１１１１１１１（０ｘｆｆ）」が出力される。また、デコーダ２６に「１」が入力されているときには「１０００００００（０ｘ８０）」がアドレス切り替えスイッチ１４に出力される。
【０１２３】
なお、本例では、メモリ２７に格納されるＪＵＭＰデータを１ビットとして説明したが、ジャンプさせたいアドレスの種類が増えた場合には、それに応じてＪＵＭＰデータビット数を適宜増加させればよい。またジャンプ先アドレスが増えた際には適宜ＮＯＰ判定回路４５を変更すればよい。
【０１２４】
同様に、ＬＥＮデータやループデータ、ＲＥＴＵＲＮデータなどメモリ２の他の格納データに対しても目的の値の間接値を格納し、デコーダ回路を付加することでメモリ２の利用効率を上げることが可能である。
【０１２５】
（実施の形態５）
一般的なメモリにはクロックごとに書き込みと読み出しをそれぞれ独立して行うことができるデュアルポートメモリと、書き込みあるいは読み出しのいずれかを排他的に実施可能なシングルポートメモリが存在する。メモリの実装面積的にはシングルポートメモリが小さく実現できるメリットがあるが、図１に示した第１の実施の形態に示すように連続して読み出しを行う回路の場合、読み出し動作中に書き込み動作を行うことは困難である。
【０１２６】
図１９はシングルポートメモリ使用時における書き込み読み出しを第５の実施の形態にかかわるブロック図である。図２０は各部のデータ、信号を示すタイミング図である。
【０１２７】
第１の実施の形態と第５の実施の形態の相違点はアドレス切り替えスイッチ２９、比較判定回路３０、マイコン５０の存在である。
【０１２８】
まず、図１９を用いてこれまでの問題点について説明する。
【０１２９】
アドレス発生回路１が動作中にマイコン５０がメモリ２８の内容を書き換えようとすると、一般的にはアドレス発生回路１の動作停止中、すなわち、ＬＥＮデータが比較的大きくてＬＥＮカウンタ値＜ＬＥＮデータ値などのときに、マイコン５０に割り込み等の許可信号を与え、メモリ２８に対する書き込みを行わせる必要がある。前述の通り、シングルポートメモリではメモリの読み出し中に当該メモリに対して書き込みができないためである。
【０１３０】
しかしながら、マイコンの割り込み判断を用いた方法では、マイコン５０の動作はソフトウェアを介して行われる。これによりアドレス発生回路１の動作速度に対してマイコン５０の処理が遅くなり、アドレス発生回路１の停止期間を過ぎてから書き込みが行われる危険性がある。
【０１３１】
そこで図１９ではメモリ２８のＬＥＮデータ及びＬＥＮカウンタ部３の出力であるＬＥＮカウンタ値との間で所定の関係である場合には（本実施例の例では「２＜ＬＥＮカウンタ値＜ＬＥＮデータ」）、書き込み判断信号を発行する比較判定回路３０により、アドレス発生回路１の動作停止を判断してメモリ２８の読み出しアドレスと書き込み用アドレスをアドレス切り替えスイッチ２９で切り替えて出力する。
【０１３２】
上記動作について図２０を参照して説明する。
【０１３３】
マイコン５０からは任意のタイミングで書き換えたいデータとアドレスを発行する。ただし、この発行データは直ちに書き込まれず、アドレス切り替えスイッチ２９上に保持される。
【０１３４】
比較判定回路３０はＬＥＮデータ及びＬＥＮカウンタ値が設定されている条件を満たした場合に書き込み許可信号をＨｉｇｈに出力する。
【０１３５】
アドレス切り替えスイッチ２９は書き込み許可信号がＨｉｇｈになることによって、先ほど保持した書き込み用アドレスとデータをメモリの仕様にあわせて出力し、メモリへの書き込み処理を実施する。
【０１３６】
このような処理にすることで、ソフトウェアによる時間のかかるマイコンでの処理を事前に済ませ、ハードウェア的に好適なタイミングでラッチしたデータを流すだけにすることで、書き込み可能なタイミングとのずれが生じることを防止する。これによりシングルポートメモリの使用を可能とする。
【０１３７】
（実施の形態６）
図２１は本発明によるタイミングパルス発生装置を使用した撮像装置の一実施形態の要部を表すブロック図及びその撮像装置へのタイミングパルスデータをインストールする際の概念図である。この撮像装置７０はＣＣＤ撮像素子７１、信号処理回路７２、Ｖ（垂直）ドライバ７３、タイミングパルス発生装置７４より構成される。また、インストール時に用いるのはタイミングパルス設定データ６０、パルス解析ソフトウエア６１、ＣＣＤ撮像素子７１の駆動タイミングチャート６２である。
【０１３８】
同図において、タイミングパルス発生装置７４からは、水平転送用パルスφHと垂直転送用パルスφVとが発生される。水平転送用パルスφHはＣＣＤ撮像素子７１に供給され、垂直転送用パルスφVは、Ｖドライバ７３で、例えば、−９Ｖ〜２１Ｖの電圧に増幅された後、ＣＣＤ撮像素子７１に供給される。ＣＣＤ撮像素子７１では、周知のように、垂直転送用ＣＣＤ（図示せず）に取り込まれた画素電荷が垂直転送用パルスφVによって垂直転送され、水平転送用ＣＣＤ（図示せず）に送られる。この水平転送用ＣＣＤでは、垂直転送用ＣＣＤから送られてきた画素電荷が水平転送用パルスφHによって水平転送され、映像信号として、ＣＣＤ撮像素子７１から出力される。この映像信号は、信号処理回路７２で処理される。
【０１３９】
タイミングパルス発生装置７４は、垂直転送用パルスφVの発生用としてのタイミングパルス発生装置と水平転送用パルスφHの発生用としてのタイミングパルス発生装置とからなり、これらタイミングパルス発生装置として、上記各実施形態として示す本願発明によるタイミングパルス発生装置が使用される。
【０１４０】
なお、上記タイミングパルス発生装置７４に設定する設定データは、たとえば、ＣＣＤ撮像素子メーカから供給されるタイミングチャート６２等を用いて、該タイミングチャート６２の周期性、連続性をパルス解析ソフトウェア６１で解析し、タイミングパルス設定データ６０を生成することで実現できる。さらにはＣＣＤ撮像素子メーカからタイミングパルス設定データ６０を記録した記録媒体の供給を直接受けることでも実現可能である。
【０１４１】
図２２は上述したＣＣＤ撮像素子７１の撮像画面での各動作期間の一具体例を示す図である。
【０１４２】
同図において、この具体例では、撮像画面７５の一部を実際に撮像画面を得るための有効領域７６とする。この有効領域７６がアスペクト４：３の画面領域である。この有効領域７６での電荷が有効な電荷として取り込まれ、かかる有効な電荷からなる信号が、ＣＣＤ撮像素子７１の出力映像信号として、信号処理回路７２に供給される。そして、撮像画面７５でのこの有効領域７６を除いた領域での電荷は、破棄される。
【０１４３】
ＣＣＤ撮像素子７１の垂直転送用ＣＣＤでの垂直転送についてみると、有効領域７６での電荷を読み取る垂直有効期間Ｔ0,1では、通常速度による通常転送が行なわれ、この有効領域７６以外の領域での電荷を掃き出す電荷掃出期間Ｔ7,8、Ｔ3,4では、高速転送が行なわれる。電荷掃出期間Ｔ7,8は、センサ（光電変換素子）からの電荷の読出しに続いて電荷を掃き出しを行なう期間であり、また、電荷掃出期間Ｔ3,4は、垂直有効期間Ｔ0,1後に電荷掃き出しを行なう期間である。
【０１４４】
なお、１フィールドについてみると、垂直有効期間Ｔ0,1は２５０ライン（水平走査線）分の期間であり、電荷掃出期間Ｔ7,8と電荷掃出期間Ｔ3,4との合計は一定のライン数分の期間（例えば、１００ライン）である。このように、映像信号を得るための有効領域７６を撮像画面７５の一部としたのは、この有効領域７６を撮像画面７５内で上下、左右に移動できるようにするためであり、これにより、手ぶれなどによる再生画面の揺れを防止できるようにしている。
【０１４５】
図２３は図２２に示す撮像画面７５についての垂直転送のための１フィールド期間での垂直転送用パルスφVの一具体例を示す図であって、ＶＤ（垂直同期信号）／ＨＤ（水平同期信号）のタイミングと対応させて示している。
【０１４６】
同図において、期間Ｔ0,1は、図２２における有効領域７６での画素を垂直転送する垂直有効期間Ｔ0,1であり、このときの垂直転送用パルスφVは画素を水平転送用ＣＣＤに転送するための通常転送を行なうものである。この垂直有効期間Ｔ0,1に続いて、“Ｌ”の期間Ｔ2が設けられ、これに続いて期間Ｔ3,4が設けられている。この期間Ｔ3,4は、図２２における撮像画面７５での有効領域７６よりも下部の領域に対する電荷掃き出しのための垂直転送期間、即ち、電荷掃出期間Ｔ3,4であり、この電荷掃出期間Ｔ3,4の垂直転送用パルスφVは画素を高速転送するものである。
【０１４７】
この電荷掃出期間Ｔ3,4に続く期間Ｔ5,6は、各センサから垂直転送用ＣＣＤに電荷を転送する期間である。次の期間Ｔ7,8は、図２２における撮像画面７５での有効領域７６よりも上部の領域に対する電荷掃き出しのための垂直転送期間、即ち、電荷掃出期間Ｔ7,8であり、この電荷掃出期間Ｔ7,8の垂直転送用パルスφVは画素を高速転送するものである。この電荷掃出期間Ｔ7,8が終了すると、“Ｌ”の期間Ｔ9を経て次の上記垂直有効期間Ｔ0,1に入る。
【０１４８】
以上が１フィールド（ＮＴＳＣ方式の場合、２６２．５Ｈ）期間での垂直転送用パルスφVの割り当てであるが、垂直転送用パルスφVの発生装置として本発明の各実施の形態に示すタイミングパルス発生装置を用いる場合、メモリ２等に後述するデータを格納することにより、期間Ｔ0,1、Ｔ3,4、Ｔ5,6、Ｔ7,8毎にパルスパターン（即ち、周期やパルス幅など）が異なる一連のパルス列からなる垂直転送用パルスφVが得られる。
【０１４９】
図２４は図２３に示す垂直転送用パルスφVを発生するための図１に示す第１の実施形態におけるメモリ２の各データ格納エリアでのデータを模式的に示す図である。
【０１５０】
同図において、垂直有効期間Ｔ0,1では、メモリ２の読出アドレスを「０」，「１」とし、読出アドレスが「１」のときにRETURNデータを“１”とし、LOOPデータを値「２５０」として、アドレス「０」，「１」でのデータ読出しを５クロック周期（値「２」と「３」のLENデータ）５Ｔφで２５０回繰り返すものとしている。アドレス「２」のとき、“Ｈ”の駆動パルスが読み出され、この垂直有効期間Ｔ0,1では、２５０回駆動パルス（垂直転送用パルスφV）が発生することになる。
【０１５１】
期間Ｔ2では、メモリ２の読出アドレスを「２」とし、RETURNデータ，LOOPデータを夫々値「１」として、アドレス「２」での“Ｌ”のデータ（駆動パルス）を１回読み出す。この期間長は、LENデータ＝「４」であることから、４クロック周期の４Ｔφである。
【０１５２】
また、電荷掃出期間Ｔ3,4と電荷掃出期間Ｔ7,8との合計水平ライン数を１００としており、そのうちのｎ水平ラインは電荷掃出期間Ｔ7,8で電荷の掃出しが行なわれ、残りの（１００−ｎ）水平ラインは電荷掃出期間Ｔ3,4で電荷の掃出しが行なわれるものとしている。
【０１５３】
そこで、電荷掃出期間Ｔ3,4では、メモリ２の読出アドレスを「３」，「４」とし、読出アドレスが「４」のときにRETURNデータを“１”とし、ループデータを値「１００−ｎ」として、アドレス「３」，「４」でのデータ読出しを４クロック周期（値「２」と「２」のLENデータ）４Ｔφで（１００−ｎ）回繰り返すものとしている。アドレス「３」のとき、“Ｈ”の駆動パルスが発生されるから、この電荷掃出期間Ｔ3,4では、（１００−ｎ）回高速に駆動パルス（垂直転送用パルスφV）が発生することになる。また、電荷掃出期間Ｔ7,8では、メモリ２の読出アドレスを「７」，「８」とし、読出アドレスが「８」のときにRETURNデータを“１”とし、ループデータを値「ｎ」として、アドレス「７」，「８」でのデータ読出しを４クロック周期（値「２」と「２」のLENデータ）４Ｔφでｎ回繰り返すものとしている。アドレス「７」のとき、“Ｈ”の駆動パルスが発生されるから、この電荷掃出期間Ｔ7,8では、ｎ回高速に駆動パルス（垂直転送用パルスφV）が発生することになる。
【０１５４】
期間Ｔ5,6では、メモリ２の読出アドレスを「５」，「６」とし、読出アドレスが「６」のときにRETURNデータを“１”とし、ループデータを値「１」として、アドレス「５」，「６」でのデータ読出しを１回行なう。この場合、アドレス「５」のとき、“Ｈ”の駆動パルスDPが発生し、これがセンサから垂直転送用ＣＣＤに電荷を送るのに用いられる。
【０１５５】
期間Ｔ9では、メモリ２の読出アドレスを「９」とし、RETURNデータを値「３」、ループデータを値「１」として、アドレス「９」での“Ｌ”のデータ（駆動パルス）を１回読み出す。この期間長は、LENデータ＝「３」であることから、３クロック周期の３Ｔφである。
【０１５６】
図２５により、図２４に示すデータをもとにしたときの図２１におけるタイミングパルス発生装置１３から発生される垂直転送用パルスφVの、一例として、垂直有効期間Ｔ0,1から電荷掃出期間Ｔ3,4へ移る部分を示す。
【０１５７】
このようにして、タイミングパルス発生装置でのメモリに格納されたデータに応じて駆動パルスを得ることができるものであって、かかるメモリに所望とするデータを格納することにより、垂直転送用パルスφVなどのように、異なるパルスパターンのパルス列からなる一連の所望とする駆動パルスを発生させることができ、周期性を持つパルス列もわずかなメモリ容量を使用するだけで発生させることができるし、また、すでにデータが格納されているメモリにデータを追加することにより、新たなパルスパターンのパルス列を追加発生させることも可能である。
【０１５８】
ここで、本実施形態においてはタイミングパルス発生装置で駆動する対象をＣＣＤ撮像素子としたが、同様な方法で駆動可能なＣＭＯＳ撮像素子やＬＣＤ表示パネルにおいても、本発明のタイミングパルス発生装置で駆動可能な事は明白である。
【０１５９】
以上、本発明者によってなされた発明を実施の形態に基づき説明したが、本発明は前記の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【産業上の利用可能性】
【０１６０】
上記の実施例ではＣＣＤ等の撮像素子を有するデジタルカメラなどの例を挙げたが、必ずしも、これに限定されるものではない。すなわち、複雑な波形パターンを要求される使用状況下であれば適用による効果が得られる。たとえばＬＣＤなどの表示装置やＦＡＸ複合機のようにひとつのデバイス中に複数の機能が含まれるものなどが考えられる。
【図面の簡単な説明】
【０１６１】
【図１】本発明の実施の形態１にかかわるタイミングパルス発生装置のブロック図である。
【図２】図1のメモリ中の出力波形データの模式図である。
【図３】図1のアドレス発生回路の構成を示す模式図である。
【図４】図１のＬＥＮカウンタ部の構成を示すブロック図である。
【図５】図１のループカウンタ部の構成を示すブロック図である。
【図６】図１のＮＯＰ判定回路の構成を示すブロック図である。
【図７】本発明の実施の形態１にかかわるタイミングパルス発生装置動作を図２の出力波形データで動作させた時のタイミングチャートである。
【図８】図１のメモリ中の出力波形データの別の一例を示す模式図である。
【図９】本発明の実施の形態１にかかわるタイミングパルス発生装置動作を図８の出力波形データで動作させた時のタイミングチャートである。
【図１０】本発明の実施の形態２にかかわるタイミングパルス発生装置のブロック図である。
【図１１】図１０のメモリ中の出力波形データの模式図である。
【図１２】本発明の実施の形態２にかかわるタイミングパルス発生装置を図１１の出力波形データで動作させた時のタイミングチャートである。
【図１３】本発明の実施の形態３にかかわるタイミングパルス発生装置のブロック図である。
【図１４】図１３のメモリ中の出力波形データの模式図である。
【図１５】本発明の実施の形態３にかかわるタイミングパルス発生装置を図１４の出力波形データで動作させた時のタイミングチャートである。
【図１６】本発明の実施の形態４にかかわるタイミングパルス発生装置のブロック図である。
【図１７】図１６のメモリ中の出力波形データの模式図である。
【図１８】本発明の実施の形態４にかかわるタイミングパルス発生装置を図１８の出力波形データで動作させた時のタイミングチャートである。
【図１９】本発明の実施の形態５にかかわるタイミングパルス発生装置のブロック図である。
【図２０】本発明の実施の形態５にかかわるタイミングパルス発生装置動作中にマイコンがメモリに書き込み処理を行った時のタイミングチャートである。
【図２１】本発明によるタイミングパルス発生装置を使用した撮像装置の一実施形態の要部を表すブロック図及びその撮像装置へのタイミングパルスデータをインストールする際の概念図である。
【図２２】本発明によるタイミングパルス発生装置を使用した撮像装置の撮像画面での各動作期間の一具体例を示す図である。
【図２３】図２２に示す撮像画面についての垂直転送のための１フィールド期間での垂直転送用パルスφVの一具体例を示す図である。
【図２４】図２３に示す垂直転送用パルスφVを発生するための図１に示す第１の実施形態におけるメモリに格納されているデータを模式的に示す図である。
【図２５】図２４に示すデータをもとにしたときの垂直有効期間Ｔ0,1から電荷掃出期間Ｔ3,4へ移るときの垂直転送用パルスφVを示すタイミングチャートである。
【図２６】タイミングパルス発生装置の一従来例を示すブロック図である。
【図２７】図２６での各デコーダの出力パルスとマルチプレクサから出力される駆動パルスを示すタイミング図である。
【図２８】タイミングパルス発生装置の他の従来例を示すブロック図である。
【図２９】図２８におけるアドレス発生回路からのアドレスに対するメモリの出力パルス及び駆動パルスを示すタイミング図である。
【図３０】実施の形態４にかかわるデコーダ内での入出力の対応を表す模式図である。
【符号の説明】
【０１６２】
１…アドレス発生回路、２…メモリ、３…ＬＥＮカウンタ部
４…ループカウンタ部、６…アドレス保持回路、１４…アドレス切り替えスイッチ
１９…ＬＥＮカウンタ比較器、２０…ループカウンタ比較器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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