(57)【要約】【課題】デュアルダマシン法において、配線用の溝とビア用の孔とがオーバーラップする領域の面積が小さ過ぎると、上記溝および孔に銅を埋め込む際に埋設不良が起こってしまう。【解決手段】半導体装置１は、配線１０、およびビア２０を備えている。ビア２０は、配線１０の下に設けられており、当該配線１０の端部に接している。配線１０およびビア２０は、一体の銅によって構成されている。ビア２０の配線１０側の端面について、配線１０の長手方向の最大長ｄ１は、当該長手方向に垂直な方向の最大長ｄ２よりも大きい。【選択図】図２
2008205122.tif 000002
【特許請求の範囲】
【請求項１】
第１の配線と、
前記第１の配線の下に設けられ、当該第１の配線の端部に接するビアと、を備え、
前記第１の配線および前記ビアは、一体の銅によって構成されており、
前記ビアの前記第１の配線側の端面について、前記第１の配線の長手方向の最大長は、前記長手方向に垂直な方向の最大長よりも大きいことを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記ビアの前記端面は、前記第１の配線の前記長手方向に平行な長辺を有する長方形をしている半導体装置。
【請求項３】
請求項１または２に記載の半導体装置において、
前記ビアの前記端面の、前記長手方向に垂直な方向の前記最大長は、前記第１の配線の幅に略等しい半導体装置。
【請求項４】
請求項１乃至３いずれかに記載の半導体装置において、
前記ビアの前記端面の、前記長手方向の前記最大長は、前記長手方向に垂直な方向の前記最大長の２倍以上である半導体装置。
【請求項５】
請求項１乃至４いずれかに記載の半導体装置において、
前記ビアの、前記端面に平行な断面の形状は、略一定である半導体装置。
【請求項６】
請求項１乃至５いずれかに記載の半導体装置において、
前記ビアの下に設けられ、当該ビアを介して前記第１の配線と接続された第２の配線を更に備える半導体装置。
【請求項７】
請求項６に記載の半導体装置において、
前記第２の配線の長手方向は、前記第１の配線の前記長手方向に垂直である半導体装置。
【請求項８】
請求項６に記載の半導体装置において、
前記第２の配線の長手方向は、前記第１の配線の前記長手方向に平行である半導体装置。
【請求項９】
デュアルダマシン法によって、第１の配線と、前記第１の配線の下に設けられ当該第１の配線の端部に接するビアと、を形成する工程を含み、
前記ビアは、当該ビアの前記第１の配線側の端面について前記第１の配線の長手方向の最大長が前記長手方向に垂直な方向の最大長よりも大きくなるように、形成されることを特徴とする半導体装置の製造方法。
【請求項１０】
請求項９に記載の半導体装置の製造方法において、
前記第１の配線と前記ビアとを形成する工程は、前記ビア用の孔を形成する工程と、前記孔を形成する工程よりも後に前記第１の配線用の溝を形成する工程と、を含む半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
図１１（ａ）および図１１（ｂ）は、それぞれ従来の半導体装置を示す断面図および平面図である。半導体装置１００においては、下層配線１０２と上層配線１０４とが、ビア１０６によって接続されている。ビア１０６は、上層配線１０４の端部に接している。なお、図１１（ａ）および図１１（ｂ）においては、配線およびビアのみが示されており、配線およびビアの周辺にある絶縁膜は省略されている。
【０００３】
これらの上層配線１０４およびビア１０６は、デュアルダマシン法によって形成されている。すなわち、上層配線１０４およびビア１０６は、上層配線１０４用の溝およびビア１０６用の孔をエッチングにより形成した後、それらの溝および孔に銅を埋め込むことにより形成されている。
【０００４】
図１１（ｂ）においては、ビア１０６が存在する領域を斜線で示している。同図からわかるように、ビア１０６は、平面視で正方形状をしている。
【０００５】
なお、本発明に関連する先行技術文献としては、特許文献１，２が挙げられる。
【特許文献１】特開２００５−３２７８９８号公報
【特許文献２】特開２００２−１２４５７５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、デュアルダマシン法においては、エッチング時に、配線用の溝とビア用の孔との相対的な位置にズレが生じ、それにより両者がオーバーラップする領域の面積が小さくなることがある。当該領域の面積が小さ過ぎると、上記溝および孔に銅を埋め込む際に、埋設不良が起こってしまう。
【０００７】
図１２（ａ）は、位置ズレが殆ど無い場合における上層配線およびビアの様子を示すＳＥＭ写真（平面図）である。一方、図１２（ｂ）は、約２０ｎｍの位置ズレが生じた場合における上層配線およびビアの様子を示すＳＥＭ写真である。上層配線の配線幅および配線間隔は、共に約９０ｎｍである。また、上層配線の長さは、約３３０ｎｍである。これらの写真における上層配線１１２およびビア１１４の位置関係を、図１３に模式的に示す。
【０００８】
図１２（ｂ）のように位置ズレがあると、図１４に示すように、銅の埋設不良によるボイド１１８が発生してしまうことがある。同図は、下層配線１１６の近傍のビア１１４内でボイド１１８が発生した様子を示すＳＥＭ写真（断面図）である。
【課題を解決するための手段】
【０００９】
本発明による半導体装置は、第１の配線と、上記第１の配線の下に設けられ、当該第１の配線の端部に接するビアと、を備え、上記第１の配線および上記ビアは、一体の銅によって構成されており、上記ビアの上記第１の配線側の端面について、上記第１の配線の長手方向の最大長は、上記長手方向に垂直な方向の最大長よりも大きいことを特徴とする。
【００１０】
この半導体装置においては、ビアの、第１の配線側の端面が、当該第１の配線の長手方向に長くなるように形成されている。これにより、ビアと第１の配線とがオーバーラップする領域の面積が拡大されている。したがって、製造時に、第１の配線用の溝とビア用の孔との相対的な位置ズレに対するマージンを大きく確保することができる。
【００１１】
また、本発明による半導体装置の製造方法は、デュアルダマシン法によって、第１の配線と、上記第１の配線の下に設けられ当該第１の配線の端部に接するビアと、を形成する工程を含み、上記ビアは、当該ビアの上記第１の配線側の端面について上記第１の配線の長手方向の最大長が上記長手方向に垂直な方向の最大長よりも大きくなるように、形成されることを特徴とする。
【００１２】
この製造方法においては、ビアの、第１の配線側の端面が、当該第１の配線の長手方向に長くなるように形成している。これにより、ビアと第１の配線とがオーバーラップする領域の面積が拡大されている。したがって、第１の配線用の溝とビア用の孔との相対的な位置ズレに対するマージンを大きく確保することができる。
【発明の効果】
【００１３】
本発明によれば、信頼性の高い半導体装置およびその製造方法が実現される。
【発明を実施するための最良の形態】
【００１４】
以下、図面を参照しつつ、本発明の好適な実施形態について詳細に説明する。なお、図面の説明においては、同一要素には同一符号を付し、重複する説明を省略する。
【００１５】
図１は、本発明による半導体装置の一実施形態を示す断面図である。半導体装置１は、配線１０（第１の配線）、およびビア２０を備えている。本実施形態において配線１０は、Ｍ２配線、すなわち半導体装置１における下から２層目の配線である。ビア２０は、配線１０の下に設けられており、当該配線１０の端部に接している。
【００１６】
配線１０およびビア２０は、デュアルダマシン構造を有している。すなわち、配線１０およびビア２０は、一体の銅によって構成されている。また、これらの配線１０およびビア２０を一括して覆うように、バリアメタル膜５２が設けられている。配線１０およびビア２０は、層間絶縁膜４６中に形成されている。
【００１７】
ビア２０の下には、配線３０（第２の配線）が設けられている。本実施形態において配線３０は、Ｍ１配線、すなわち半導体装置１における最下層の配線である。配線３０は、ビア２０を介して配線１０と接続されている。この配線３０を覆うように、バリアメタル膜５４が設けられている。配線３０は、層間絶縁膜４４中に形成されている。層間絶縁膜４４は、半導体基板４２上に形成されている。半導体基板４２は、例えばシリコン基板である。また、層間絶縁膜４４と層間絶縁膜４６との間には、エッチングストップ膜４８が設けられている。エッチングストップ膜４８は、例えばＳｉＣＮ膜である。
【００１８】
図２は、図１中の配線１０，３０およびビア２０を示す平面図である。図１は、図２のＡ−Ａ'断面図である。図２においては、ビア２０の配線１０側の端面を、斜線で示している。同図からわかるように、ビア２０の上記端面について、配線１０の長手方向（図２中の左右方向）の最大長ｄ１は、当該長手方向に垂直な方向の最大長ｄ２よりも大きい。最大長ｄ２は、配線１０の幅に略等しい。なお、図２は、配線１０とビア２０との間の理想的な位置関係、すなわち位置ズレが無い場合の位置関係を示している。
【００１９】
本実施形態においては、ビア２０の上記端面が、配線１０の長手方向に平行な長辺を有する長方形をしている。したがって、最大長ｄ１および最大長ｄ２は、それぞれ当該長方形の長辺および短辺の長さに等しい。ビア２０の、上記端面に平行な断面の形状は、略一定である。すなわち、ビア２０の断面形状は、半導体基板４２からの高さに依らず、略一定である。
【００２０】
図３〜図６を参照しつつ、本発明による半導体装置の製造方法の一実施形態として、半導体装置１の製造方法の一例を説明する。この方法は、デュアルダマシン法によって、配線１０とビア２０とを形成する工程を含む。詳細には、まず、半導体基板４２上に層間絶縁膜４４を形成する（図３（ａ））。続いて、層間絶縁膜４４上にレジスト膜６２を塗布した後、当該レジスト膜６２をパターニングする。そして、このレジスト膜６２をマスクとして層間絶縁膜４４をエッチングすることにより、配線３０用の溝３２を形成する（図３（ｂ））。続いて、層間絶縁膜４４の全面にバリアメタル膜５４を成膜した後、溝３２を埋め込むように銅膜３０ａを形成する（図３（ｃ））。
【００２１】
次に、ＣＭＰ（Chemical Mechanical Polishing）により、溝３２の外に存在するバリアメタル膜５４および銅膜３０ａを除去する。これにより、配線３０が形成される（図４（ａ））。次に、層間絶縁膜４４上に、エッチングストップ膜４８を介して層間絶縁膜４６を形成する（図４（ｂ））。その後、層間絶縁膜４６の所定の領域を選択的にエッチングすることにより、ビア２０用の孔２２を形成する（図４（ｃ））。このように本実施形態においては、配線１０用の溝に先立って、ビア２０用の孔２２が形成される。つまり、ビアファーストプロセスが採用されている。
【００２２】
次に、孔２２を埋め込むように、ＢＡＲＣ（Bottom Anti-Reflection Coating）膜６４を形成する（図５（ａ））。続いて、層間絶縁膜４６上にレジスト膜６６を塗布した後、当該レジスト膜６６をパターニングする（図５（ｂ））。そして、このレジスト膜６６をマスクとして層間絶縁膜４６をエッチングすることにより、配線１０用の溝１２を形成し、その後、レジスト膜６６を除去する（図５（ｃ））。
【００２３】
次に、孔２２内に残されたＢＡＲＣ膜６４を除去する（図６（ａ））。さらに、エッチングにより、孔２２の底部に位置するエッチングストップ膜４８を除去する（図６（ｂ））。続いて、層間絶縁膜４６の全面にバリアメタル膜５２を成膜した後、溝１２および孔２２を一括して埋め込むように銅膜１０ａを形成する（図６（ｃ））。その後、ＣＭＰにより、溝１２および孔２２の外に存在するバリアメタル膜５２および銅膜１０ａを除去する。これにより、配線１０およびビア２０が同時に形成され、図１に示す半導体装置１が得られる。
【００２４】
本実施形態の効果を説明する。本実施形態においては、ビア２０の、配線１０側の端面が、当該配線１０の長手方向に長くなるように形成されている。これにより、ビア２０と配線１０とがオーバーラップする領域の面積が拡大されている。したがって、製造時に、配線１０用の溝１２とビア２０用の孔２２との相対的な位置ズレに対するマージンを大きく確保することができる。このため、デュアルダマシンの目合わせ製造限界が改善される。ここで、目合わせ製造限界とは、必要な歩留まりを確保する上で許容される位置ズレ量の上限値のことである。本実施形態によれば、信頼性の高い半導体装置１およびその製造方法が実現される。
【００２５】
なお、ビア２０と配線１０とがオーバーラップする領域の面積を充分に拡大するという観点から、ビア２０の上記端面の最大長ｄ１（図２参照）は、最大長ｄ２の２倍以上であることが好ましい。
【００２６】
さらに、本実施形態においては、配線１０の長手方向に長くなった分だけ、ビア２０の平面視での面積が増大している。これにより、露光時にビア２０のマスクから進入する光の量が増加するため、リソグラフィマージンが拡大する。
【００２７】
ビア２０は、配線１０の端部に接している。この場合、僅かな位置ズレでも、ビア２０と配線１０とがオーバーラップする領域の面積の縮小につながってしまう。したがって、位置ズレに対するマージンを大きく確保することのできる本実施形態の有用性が、特に高まる。
【００２８】
配線１０およびビア２０が、一体の銅によって構成されている。この場合、両者の間にバリアメタル膜が介在している場合に比して、電気抵抗を小さく抑えることができる。
【００２９】
ビア２０の上記端面の最大長ｄ２が、配線１０の幅に略等しい。このため、位置ズレが無いとき、ビア２０の全体が配線１０の下に納まることになる。これにより、配線１０に近接する配線とビア２０との間の間隔を充分に確保することができる。
【００３０】
これに関連して、ビア２０と配線１０とがオーバーラップする領域の面積を大きくするための手法としては、例えば図７に示すように、ビア２０の上記端面を当該配線１０の長手方向と垂直な方向に長くすることも考えられる。同図は、図２と同様の平面を示している。ところが、その場合、ビア２０が配線１０の下から食み出すことになるため、配線１０に近接する配線１０と同層の配線とビア２０との間の間隔が小さくなる。すると、配線１０とそれに近接する上記配線とを最小配線間隔で配置できない等の弊害が生じ、設計自由度が狭められてしまう。
【００３１】
また、ビア２０の上記端面に平行な断面の形状が、略一定である。これに対して、特許文献１には、突出部を有するビアが開示されている。具体的には、当該ビアの上部に、突出部が形成されている。そのため、このビアにおいては、突出部が設けられた上部とそれ以外の部分とで、断面形状が相違する。それゆえ、このビアを形成するには、２段階でエッチングを行う必要があるため、製造工程数が増大してしまう。そのうえ、エッチング深さの制御も必要となるため、プロセス制御が難しくなってしまう。さらに、このエッチングのために２枚のマスクが必要になるため、製造コストも増大してしまう。この点、本実施形態によれば、１段階のエッチングでビア２０用の孔２２を形成できるため、これらの問題を回避することができる。
【００３２】
配線１０およびビア２０が、ビアファーストプロセスによって形成されている。これに対して、トレンチファーストプロセスの場合、すなわちビア２０用の孔２２に先立って配線１０用の溝１２を形成する場合、ビア２０用のレジスト膜を所望にパターニングすることが困難となる。当該レジスト膜が、粗い面（溝１２の底面）上に形成されるためである。この点、ビアファーストプロセスによれば、ビア２０用のレジスト膜のパターニングが容易となるので、ビア２０を良好に形成することができる。
【００３３】
ところで、６５ｎｍ世代以降（最小配線幅が６５ｎｍ以下）では、上述の問題、すなわちデュアルダマシン法における銅の埋設不良の問題が一層顕著になる。したがって、位置ズレに対するマージンを大きく確保することのできる本実施形態の有用性が、特に高まる。本実施形態によれば、６５ｎｍ世代以降においても、デュアルダマシン法による配線１０およびビア２０の形成を、高価なリソグラフィ装置を導入することなしに、良好に行うことが可能である。
【００３４】
本発明は、上記実施形態に限定されるものではなく、様々な変形が可能である。上記実施形態においては、配線１０，３０およびビア２０の平面形状が矩形である場合を例示した。しかし、これらの平面形状は、矩形以外の形状であってもよい。
【００３５】
ビア２０の平面形状（配線１０側の端面の形状）が矩形でない場合、配線１０の長手方向の最大長ｄ１およびそれに垂直な方向の最大長ｄ２は、次のように定義される。すなわち、図８に示すように、ビア２０の上記端面を内包し得る矩形のうち面積が最小のもの（矩形Ｒ１）の辺の長さが、上記最大長ｄ１，ｄ２となる。ただし、矩形Ｒ１は配線１０の長手方向（図８中の左右方向）に平行な辺を有するものとし、その長手方向に平行な辺の長さを最大長ｄ１、それに垂直な辺の長さを最大長ｄ２とする。
【００３６】
また、上記実施形態においては、配線１０の長手方向と配線３０の長手方向とが互いに垂直である場合を例示した。しかし、これらの長手方向は、図９に示すように、互いに平行であってもよい。
【００３７】
また、上記実施形態においては、ビア２０が配線３０の端部に接する例を示した。しかし、ビア２０は、図１０に示すように、配線３０の中央部（端部以外の部分）に接していてもよい。
【図面の簡単な説明】
【００３８】
【図１】本発明による半導体装置の一実施形態を示す断面図である。
【図２】図１中の配線およびビアを示す平面図である。
【図３】（ａ）〜（ｃ）は、本発明による半導体装置の製造方法の一実施形態を示す工程図である。
【図４】（ａ）〜（ｃ）は、本発明による半導体装置の製造方法の一実施形態を示す工程図である。
【図５】（ａ）〜（ｃ）は、本発明による半導体装置の製造方法の一実施形態を示す工程図である。
【図６】（ａ）〜（ｃ）は、本発明による半導体装置の製造方法の一実施形態を示す工程図である。
【図７】実施形態の比較例を示す平面図である。
【図８】実施形態の変形例を説明するための平面図である。
【図９】実施形態の変形例を説明するための平面図である。
【図１０】実施形態の変形例を説明するための平面図である。
【図１１】（ａ）および（ｂ）は、それぞれ従来の半導体装置を示す断面図および平面図である。
【図１２】（ａ）および（ｂ）は、従来技術の課題を説明するためのＳＥＭ写真である。
【図１３】従来技術の課題を説明するための平面図である。
【図１４】従来技術の課題を説明するためのＳＥＭ写真である。
【符号の説明】
【００３９】
１    半導体装置
１０    配線
１０ａ    銅膜
１２    溝
２０    ビア
２２    孔
３０    配線
３０ａ    銅膜
３２    溝
４２    半導体基板
４４    層間絶縁膜
４６    層間絶縁膜
４８    エッチングストップ膜
５２    バリアメタル膜
５４    バリアメタル膜
６２    レジスト膜
６４    ＢＡＲＣ膜
６６    レジスト膜
１００    半導体装置
１０２    下層配線
１０４    上層配線
１０６    ビア
１１２    上層配線
１１４    ビア
１１６    下層配線
１１８    ボイド
ｄ１    配線１０の長手方向の最大長
ｄ２    配線１０の長手方向に垂直な方向の最大長
【図１】
2008205122.tif 000003
【図２】
2008205122.tif 000004
【図３】
2008205122.tif 000005
【図４】
2008205122.tif 000006
【図５】
2008205122.tif 000007
【図６】
2008205122.tif 000008
【図７】
2008205122.tif 000009
【図８】
2008205122.tif 000010
【図９】
2008205122.tif 000011
【図１０】
2008205122.tif 000012
【図１１】
2008205122.tif 000013
【図１２】
2008205122.tif 000014
【図１３】
2008205122.tif 000015
【図１４】
2008205122.tif 000016