(57)【要約】【課題】  Ｈｆを含むゲート絶縁膜とメタルシリサイドゲート電極とを含むＭＯＳトランジスタのしきい値電圧を下げられる半導体装置を提供すること。【解決手段】  半導体装置は、半導体基板と、前記半導体基板上に設けられたｐチャネルＭＯＳトランジスタであって、Ｈｆを含む第１のゲート絶縁膜１０６と、前記第１のゲート絶縁膜上に設けられ、アルミニウム酸化物とシリコン酸化物とを含む第２のゲート絶縁膜１０８と、前記第２のゲート絶縁膜上に設けられた第１の金属シリサイドゲート電極１０９とを含む前記ｐチャネルＭＯＳトランジスタとを具備してなることを特徴とする。【選択図】      図１
2008060538.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に設けられたｐチャネルＭＯＳトランジスタであって、Ｈｆを含む第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に設けられ、アルミニウム酸化物を含む第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に設けられた第１の金属シリサイドゲート電極とを含む前記ｐチャネルＭＯＳトランジスタと
を具備してなることを特徴とする半導体装置。
【請求項２】
Ｈｆを含む第３のゲート絶縁膜と、前記第３のゲート絶縁膜上に設けられ、アルミニウムを含む導電膜と、前記導電上に設けられた第２の金属シリサイドゲート電極とを含むｎチャネルＭＯＳトランジスタをさらに備えていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
半導体基板と、
前記半導体基板上に設けられたｐチャネルＭＯＳトランジスタであって、Ｈｆを含む第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に設けられ、アルミニウム酸化物を含む第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に設けられた第１の金属シリサイドゲート電極とを含む前記ｐチャネルＭＯＳトランジスタと
を具備してなる半導体装置の製造方法であって、
前記半導体基板上に前記第１のゲート絶縁膜を形成する工程と、
前記第１のゲート絶縁膜上にシリコンと酸素とを含む絶縁膜を形成する工程と、
前記絶縁膜上にシリコン膜を形成する工程と、
前記シリコン膜中にアルミニウムを導入する工程と、
前記シリコン膜上に高融点金属膜を形成する工程と、
前記半導体基板、前記第１のゲート絶縁膜、前記絶縁膜、前記シリコン膜および前記高融点金属膜を加熱する工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項４】
半導体基板と、
前記半導体基板上に設けられたｐチャネルＭＯＳトランジスタであって、Ｈｆを含む第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に設けられ、アルミニウム酸化物を含む第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に設けられた第１の金属シリサイドゲート電極とを含む前記ｐチャネルＭＯＳトランジスタと
を具備してなる半導体装置の製造方法であって、
前記半導体基板上に前記第１のゲート絶縁膜を形成する工程と、
前記第１のゲート絶縁膜上にシリコンと酸素とを含む絶縁膜を形成する工程と、
前記絶縁膜上にシリコンと高融点金属とを含む金属シリサイド膜を形成する工程と、
前記金属シリサイド膜中にアルミニウムを導入する工程と、
前記半導体基板、前記第１のゲート絶縁膜、前記絶縁膜および前記金属シリサイド膜を加熱する工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項５】
半導体基板と、
前記半導体基板上に設けられたｐチャネルＭＯＳトランジスタであって、Ｈｆを含む第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に設けられ、アルミニウム酸化物を含む第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に設けられた第１の金属シリサイドゲート電極とを含む前記ｐチャネルＭＯＳトランジスタと
を具備してなる半導体装置の製造方法であって、
前記半導体基板上に前記第１のゲート絶縁膜を形成する工程と、
前記第１のゲート絶縁膜上にシリコン膜を形成する工程と、
前記シリコン膜中にアルミニウムおよび酸素を導入する工程と、
前記シリコン膜上に高融点金属膜を形成する工程と、
前記半導体基板、前記第１のゲート絶縁膜、前記シリコン膜および前記高融点金属膜を加熱する工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項６】
半導体基板と、
前記半導体基板上に設けられたｐチャネルＭＯＳトランジスタであって、Ｈｆを含む第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に設けられ、アルミニウム酸化物を含む第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に設けられた第１の金属シリサイドゲート電極とを含む前記ｐチャネルＭＯＳトランジスタと
を具備してなる半導体装置の製造方法であって、
前記半導体基板上に前記第１のゲート絶縁膜を形成する工程と、
前記第１のゲート絶縁膜上にシリコンと高融点金属とを含む金属シリサイド膜を形成する工程と、
前記金属シリサイド膜中にアルミニウムを導入する工程と、
前記半導体基板、前記第１のゲート絶縁膜および前記金属シリサイド膜を加熱する工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項７】
半導体基板と、
前記半導体基板上に設けられたｐチャネルＭＯＳトランジスタであって、Ｈｆおよび酸素を含む第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に設けられ、アルミニウム酸化物を含む第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に設けられた第１の金属シリサイドゲート電極とを含む前記ｐチャネルＭＯＳトランジスタと
を具備してなる半導体装置の製造方法であって、
前記半導体基板上に前記第１のゲート絶縁膜を形成する工程と、
前記第１のゲート絶縁膜上にシリコン膜を形成する工程と、
前記シリコン膜中にアルミニウムを導入する工程と、
前記シリコン膜上に高融点金属膜を形成する工程と、
前記半導体基板、前記第１のゲート絶縁膜および前記高融点金属膜を加熱する工程と
を含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ｈｆ（ハフニウム）を含むゲート絶縁膜が用いられた半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
ＭＯＳトランジスタの微細化に伴い、ＳｉＯ2 系ゲート絶縁膜のリーク電流およびポリシリコンゲート電極の空乏化が大きな問題となってきている。これらの問題の解決策の一つとして、高誘電率ゲート絶縁膜の一つであるＨｆを含むゲート絶縁膜（Ｈｆゲート絶縁膜）とメタルシリサイドゲート電極との組合せが提案されている。
【０００３】
メタルシリサイドゲート電極を含むＭＯＳトランジスタのしきい値電圧を調整する方法の一つとして、メタルシリサイドゲート電極中にボロン、燐、アンチモン等の不純物を導入する方法が知られている。
【０００４】
しかし、Ｈｆゲート絶縁膜とメタルシリサイドゲート電極との組合せの場合、ＨｆとＳｉとの反応に起因したフェルミレベルピニング現象により、メタルシリサイドゲート電極中に、不純物を導入しても、しきい値電圧を制御することは困難である。特に、ｐチャネルＭＯＳトランジスタの場合、しきい値電圧が大きく負側にシフトするだけではなく、反転容量が小さくなるため、所望のドレイン電流を確保できなくなるという問題が生じる（非特許文献１）。
【０００５】
メタルシリサイドゲート電極中にアルミニウム（金属）を導入し、熱処理により、メタルシリサイドゲート電極とＨｆゲート絶縁膜の間にアルミニウム膜を形成した場合には、ｎチャネルＭＯＳトランジスタのしきい値電圧（Ｖthn）の大きさ（｜Ｖthn｜）を小さくできる（非特許文献２）。
【０００６】
しかし、上記方法では、ｐチャネルＭＯＳトランジスタのしきい値電圧（Ｖthp）の大きさ（｜Ｖthp｜を小さくすることではない。
【０００７】
すなわち、Ｈｆゲート絶縁膜とメタルシリサイドゲート電極との組合せの場合、従来の方法では、｜Ｖthn｜および｜Ｖthp｜の両方を下げることは困難である。
【非特許文献１】T. Aoyama 他 Proc. IWGI 174 (2003))
【非特許文献２】Y. H. Kim et al., Systematic Study of Workfunction Engineering and Scavenging Effect Using NiSi Alloy FUSI Metal Gates with Advanced Gate Stacks, 2005 IEEE
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、Ｈｆを含むゲート絶縁膜とメタルシリサイドゲート電極とを含むＭＯＳトランジスタのしきい値電圧の大きさを下げられる半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００９】
本発明に係る半導体装置は、半導体基板と、前記半導体基板上に設けられたｐチャネルＭＯＳトランジスタであって、Ｈｆを含む第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に設けられ、アルミニウム酸化物を含む第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に設けられた第１の金属シリサイドゲート電極とを含む前記ｐチャネルＭＯＳトランジスタとを具備してなることを特徴とする。
【００１０】
本発明に係る半導体装置の製造方法は、半導体基板と、前記半導体基板上に設けられたｐチャネルＭＯＳトランジスタであって、Ｈｆを含む第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に設けられ、アルミニウム酸化物を含む第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に設けられた第１の金属シリサイドゲート電極とを含む前記ｐチャネルＭＯＳトランジスタとを具備してなる半導体装置の製造方法であって、前記半導体基板上に前記第１のゲート絶縁膜を形成する工程と、前記第１のゲート絶縁膜上にシリコンと酸素とを含む絶縁膜を形成する工程と、前記絶縁膜上にシリコン膜を形成する工程と、前記シリコン膜中にアルミニウムを導入する工程と、前記シリコン膜上に高融点金属膜を形成する工程と、前記半導体基板、前記第１のゲート絶縁膜、前記絶縁膜、前記シリコン膜および前記高融点金属膜を加熱する工程とを含むことを特徴とする。
【００１１】
本発明に係る他の半導体装置の製造方法は、半導体基板と、前記半導体基板上に設けられたｐチャネルＭＯＳトランジスタであって、Ｈｆを含む第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に設けられ、アルミニウム酸化物を含む第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に設けられた第１の金属シリサイドゲート電極とを含む前記ｐチャネルＭＯＳトランジスタとを具備してなる半導体装置の製造方法であって、前記半導体基板上に前記第１のゲート絶縁膜を形成する工程と、前記第１のゲート絶縁膜上にシリコンと酸素とを含む絶縁膜を形成する工程と、前記絶縁膜上にシリコンと高融点金属とを含む金属シリサイド膜を形成する工程と、前記金属シリサイド膜中にアルミニウムを導入する工程と、前記半導体基板、前記第１のゲート絶縁膜、前記絶縁膜および前記金属シリサイド膜を加熱する工程とを含むことを特徴とする。
【００１２】
本発明に係る他の半導体装置の製造方法は、半導体基板と、前記半導体基板上に設けられたｐチャネルＭＯＳトランジスタであって、Ｈｆを含む第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に設けられ、アルミニウム酸化物を含む第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に設けられた第１の金属シリサイドゲート電極とを含む前記ｐチャネルＭＯＳトランジスタとを具備してなる半導体装置の製造方法であって、前記半導体基板上に前記第１のゲート絶縁膜を形成する工程と、前記第１のゲート絶縁膜上にシリコン膜を形成する工程と、前記シリコン膜中にアルミニウムおよび酸素を導入する工程と、前記シリコン膜上に高融点金属膜を形成する工程と、前記半導体基板、前記第１のゲート絶縁膜、前記シリコン膜および前記高融点金属膜を加熱する工程とを含むことを特徴とする。
【００１３】
本発明に係る他の半導体装置の製造方法は、半導体基板と、前記半導体基板上に設けられたｐチャネルＭＯＳトランジスタであって、Ｈｆを含む第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に設けられ、アルミニウム酸化物を含む第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に設けられた第１の金属シリサイドゲート電極とを含む前記ｐチャネルＭＯＳトランジスタとを具備してなる半導体装置の製造方法であって、前記半導体基板上に前記第１のゲート絶縁膜を形成する工程と、前記第１のゲート絶縁膜上にシリコンと高融点金属とを含む金属シリサイド膜を形成する工程と、前記金属シリサイド膜中にアルミニウムを導入する工程と、前記半導体基板、前記第１のゲート絶縁膜および前記金属シリサイド膜を加熱する工程とを含むことを特徴とする。
【００１４】
本発明に係る他の半導体装置の製造方法は、半導体基板と、前記半導体基板上に設けられたｐチャネルＭＯＳトランジスタであって、Ｈｆおよび酸素を含む第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に設けられ、アルミニウム酸化物を含む第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に設けられた第１の金属シリサイドゲート電極とを含む前記ｐチャネルＭＯＳトランジスタとを具備してなる半導体装置の製造方法であって、前記半導体基板上に前記第１のゲート絶縁膜を形成する工程と、前記第１のゲート絶縁膜上にシリコン膜を形成する工程と、前記シリコン膜中にアルミニウムを導入する工程と、前記シリコン膜上に高融点金属膜を形成する工程と、前記半導体基板、前記第１のゲート絶縁膜および前記高融点金属膜を加熱する工程とを含むことを特徴とする。
【発明の効果】
【００１５】
本発明によれば、Ｈｆを含むゲート絶縁膜とメタルシリサイドゲート電極とを含むＭＯＳトランジスタのしきい値電圧の大きさを下げられる半導体装置およびその製造方法を実現できるようになる。
【発明を実施するための最良の形態】
【００１６】
以下、図面を参照しながら本発明の実施形態を説明する。
【００１７】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る半導体装置を示す断面図である。ここでは、半導体装置として、ＣＭＯＳを例にあげて説明する。
【００１８】
図中、１０１はシリコン基板、１０２は素子分離絶縁膜、１０３はｎＭＯＳ領域、１０４はｐＭＯＳ領域、１０５はシリコン酸化膜（界面層）、１０６は窒化ハフニウムシリケイト膜（ＨｆＳｉＯＮ膜（Ｈｆを含む第１および第３のゲート絶縁膜）)、１０７はアルミニウム膜（導電膜、１０８はアルミニウム酸化物（例えばアルミナ（Ａｌ2 Ｏ3 ））を含む絶縁膜（以下、ＡｌＯ膜と表記（第２のゲート絶縁膜））、１０９はニッケルシリサイドゲート電極（第１および第２の金属シリサイドゲート電極）、１１０は第１のスペーサ（サイドウォールスペーサ)、１１１は第２のスペーサ（サイドウォールスペーサ)、１１２はエクステンションを含むソース／ドレイン領域（ｎＭＯＳ領域）、１１３はエクステンションを含むソース／ドレイン領域（ｐＭＯＳ領域）、１１４は層間絶縁膜を示している。ＡｌＯ膜１０８は、さらに、シリコン酸化物（例えばＳｉＯ2 ）を含んでいても構わない。
【００１９】
本実施形態では、ｎチャネルＭＯＳトランジスタのＨｆＳｉＯＮ膜１０６とニッケルシリサイドゲート電極との間にはアルミニウム膜１０７が設けられ、ｐチャネルＭＯＳトランジスタのＨｆＳｉＯＮ膜１０６とニッケルシリサイドゲート電極１０９との間にはＡｌＯ膜１０８が設けられている。
【００２０】
このような構成を採用することにより、ｎチャネルＭＯＳトランジスタの仕事関数は、ニッケルシリサイドゲート電極１０９と、ＨｆＳｉＯＮ膜１０６上に設けられたアルミニウム膜１０７の仕事関数により決まるため、４．１ｅＶ程度になる。
【００２１】
一方、ｐチャネルＭＯＳトランジスタの仕事関数は、ニッケルシリサイドゲート電極１０９と、ＨｆＳｉＯＮ膜１０６上に設けられたＡｌＯ膜１０８中の負の固定電荷により、擬似的に、５．０ｅＶ程度になる。
【００２２】
その結果、本実施形態のｎチャネルＭＯＳトランジスタのしきい値電圧は、従来のｎ+ 型多結晶シリコン膜（ゲート電極）とシリコン酸窒化膜（ゲート絶縁膜）を用いたｎチャネルＭＯＳトランジスタのしきい値電圧とほぼ同じになる。同様に、本実施形態のｐチャネルＭＯＳトランジスタのしきい値電圧は、従来のｐ+ 型多結晶シリコン膜（ゲート電極）とシリコン酸窒化膜（ゲート絶縁膜）を用いたｐチャネルＭＯＳトランジスタのしきい値電圧とほぼ同じになる。
【００２３】
このように本実施形態によれば、ｎチャネルおよびｐチャネルＭＯＳトランジスタは、それぞれ、ＨｆＳｉＯＮ膜１０６とニッケルシリサイドゲート電極１０９との間に存在するアルミニウム膜１０７およびＡｌＯ膜１０８により仕事関数が変調されるので、ゲート電極材料そのものは変えずに仕事関数を制御できるようになる。
【００２４】
したがって、本実施形態によれば、シリサイドゲート電極の導入のメリットである空乏化低減による電気膜厚の薄膜化、Ｈｆ高誘電率ゲート絶縁膜の導入のメリットであるリーク電流の低減を実現しつつ、しきい値電圧の大きさ（｜Ｖthn｜および｜Ｖthp｜）が小さい、ＨｆＳｉＯＮ膜１０６とニッケルシリサイドゲート電極１０９を含むＣＭＯＳを実現できるようになる。しきい値電圧の大きさは、従来の多結晶シリコン膜（ゲート電極）とシリコン酸窒化膜（ゲート絶縁膜）を用いたＣＭＯＳのしきい値電圧の大きさと同程度まで下げられる。
【００２５】
ｎチャネルおよびｐチャネルＭＯＳトランジスタから、シリコン酸化膜（界面層）１０９を省いても、同様の効果が得られる。
【００２６】
また、ｎチャネルＭＯＳトランジスタに関しては、アルミニウム膜（導電膜）１０７中にシリコンが含有されていても同様の効果が得られる。
【００２７】
また、ｐチャネルＭＯＳトランジスタに関しては、ＡｌＯ膜１０８は、そのプロセスにもよるが、例えば、ＨｆＳｉＯＮ膜１０６と接する側にシリコン酸化物を主成分とする層（アルミニウムを含んでも構わない）が形成され、ニッケルシリサイドゲート電極１０９と接する側にアルミニウム酸化物を主成分とする層（シリコンを含んでも構わない）が形成された構成となる。
【００２８】
本実施形態では、ＨｆＳｉＯＮ膜を用いたｎチャネルおよびｐチャネルＭＯＳトランジスタの仕事関数を、それぞれ、アルミニウム膜１０７およびＡｌＯ膜１０８により変調したが、アルミニウム以外の金属を含む膜では、ｎチャネルおよびｐチャネルＭＯＳトランジスタの仕事関数を同時に制御することは困難であることを確認している。
【００２９】
本実施形態の構造によれば、Ｈｆを含む絶縁膜上の、金属シリサイドゲート電極の仕事関数を４．１ｅＶ−５．０ｅＶの範囲で制御できた。これは、ｎチャネルＭＯＳトランジスタではゲート電極の母材がＦＵＳＩ（fully silicided）でも界面に偏析したＡｌの仕事関数になるので仕事関数は４．１ｅＶ、ｐチャネルＭＯＳトランジスタでは母材がＦＵＳＩでもアルミニウム酸化物による固定電荷で疑似的に５．０ｅＶまで仕事関数が増加するからである。一方、従来の技術では４．４ｅＶ−４．８ｅＶの範囲でしか制御できなかった。
【００３０】
以下の第２−第４の実施形態では、本実施形態の半導体装置の製造方法について説明する。
【００３１】
（第２の実施形態）
図２−図１４は、第２の実施形態に係る半導体装置の製造方法を示す断面図である。なお、以下の図において、既出の図と対応する部分には既出の図と同一符号を付してあり、詳細な説明は省略する。
【００３２】
［図２］
シリコン基板１０１の表面にＳＴＩ（Shallow Trench Isolation）のための素子分離絶縁膜１０２が形成される。ウェルを形成するためのイオン注入およびアニールが行われ、シリコン基板１０１上にｎＭＯＳ領域１０３およびｐＭＯＳ領域１０４が形成される。
【００３３】
［図３］
シリコン基板１０１の表面が希フッ酸を用いて洗浄される。その後、７００−９００℃の酸素雰囲気での熱処理、２００−４００℃のオゾン雰囲気での熱処理、あるいは、６００−８００℃の水蒸気雰囲気での熱処理により、シリコン基板１０１の表面上に厚さ０．６−１．０ｎｍのシリコン酸化膜１０５が形成される。シリコン酸化膜１０５上にＨｆを含むシリコン酸窒化膜（ＨｆＳｉＯＮ膜）１０６が形成される。
【００３４】
ＨｆＳｉＯＮ膜１０６は、例えば、以下のプロセスにより、形成される。
【００３５】
まず、ＭＯＣＶＤプロセスにより、シリコン酸化膜１０５上に、Ｈｆを含むシリコン酸化膜ＳｉＯ膜（ＨｆＳｉＯ膜）が形成される。ＨｆＳｉＯ膜の成膜条件は、例えば、基板温度：５００−６００℃、原料ガス：ＴＤＭＡＳ、ＴＤＥＡＨおよび酸素を含むガスである。この成膜条件の場合、Ｈｆ５０％、膜厚１−３ｎｍのＨｆＳｉＯ膜が得られる。
【００３６】
次に、ＨｆＳｉＯ膜ははＡｒとＮ2 との混合プラズマ中に曝される。これにより、ＨｆＳｉＯ膜中に窒素が導入される。窒素の導入量は、例えば、２０ａｔｏｍ％である。その後、プラズマダメージ回復のために、窒素雰囲気中で、８００−１０００℃、１０−３０秒のＲＴＡが行われ、ＨｆＳｉＯＮ膜１０６が得られる。
【００３７】
［図４］
ＡＬＤプロセスにより、ＨｆＳｉＯＮ膜１０６上にシリコン酸化膜２０１が形成される。成膜条件は、例えば、基板温度：４５０℃、原料ガス：ＴＤＭＡＳとＯ３とを含むガスである。シリコン酸化膜２０１の膜厚は、例えば、０．５ｎｍである。
【００３８】
［図５］
ｐＭＯＳ領域１０４内のシリコン酸化膜２０１を覆うレジストパターン２０２が形成される。ｎＭＯＳ領域１０３内のシリコン酸化膜２０１は、レジストパターン２０２で覆われない。このようなレジストパターン２０２は、例えば、シリコン酸化膜２０１の全面上にレジストを塗布し、露光と現像とにより、ｎＭＯＳ領域内１０３のレジストを除去することにより得られる。
【００３９】
［図６］
レジストパターン２０２をマスクにして、希フッ酸を用いたウエット処理により、ｎＭＯＳ領域１０３内のシリコン酸化膜２０１が除去される。
【００４０】
［図７］
レジストパターン２０２が除去される。ＣＶＤプロセスにより、全面（ｎＭＯＳ領域１０３およびｐＭＯＳ領域１０４）上に、多結晶シリコン膜２０３が形成される。ｎＭＯＳ領域１０３においては、多結晶シリコン膜２０３はＨｆＳｉＯＮ膜１０６上に形成され、ｐＭＯＳ領域１０４においては、多結晶シリコン膜２０３はシリコン酸化膜２０１上に形成される。多結晶シリコン膜２０３の成膜条件は、例えば、温度：６００℃、雰囲気（原料ガス）：ＳｉＨ4 である。多結晶シリコン膜２０３の膜厚は、例えば、１５０ｎｍである。
【００４１】
［図８］
図示しないマスクを用いて、ゲート加工が行われる。ｎＭＯＳ領域１０３では、多結晶シリコン膜２０３、ＨｆＳｉＯＮ膜１０６、シリコン酸化膜１０５が順次エッチングされる。ｐＭＯＳ領域１０４では、多結晶シリコン膜２０３、シリコン酸化膜２０１、ＨｆＳｉＯＮ膜１０６、シリコン酸化膜１０５が順次エッチングされる。ソース／ドレイン領域１１２,１１３のエクステンションが、イオン注入およびアニールにより形成される。
【００４２】
［図９］
周知のプロセスにより、第１のスペーサ１１０、第２のスペーサ１１１が形成される。第２のスペーサ１１１となる絶縁膜をエッチングする際に、第１のスペーサ１１０の減少が抑制されるように、第１および第２のスペーサ１１０,１１１の材料は選択される。例えば、第１のスペーサ１１０の材料はシリコン酸化物、第２のスペーサ１１１の材料はシリコン窒化物である。その後、ソース／ドレイン領域１１２,１１３の残りの部分が、イオン注入およびアニールにより形成される。上記イオン注入を行う時、第１および第２のスペーサ１１０,１１１はマスクとして使用される。
【００４３】
［図１０］
第１のスペーサ１１０、第２のスペーサ１１１、多結晶シリコン膜２０３が覆われるように、全面上に層間絶縁膜１１４が形成される。
【００４４】
［図１１］
ＣＭＰ（Chemical Mechanical Polishing）プロセスにより、層間絶縁膜１１４を研磨することにより、多結晶シリコン膜２０３の上面が露出される。
【００４５】
［図１２］
ｎＭＯＳ領域１０３およびｐＭＯＳ領域１０４内の多結晶シリコン膜２０３中に、アルミニウムイオン２０５が注入される。アルミニウムイオン２０５は、多結晶シリコン膜２０３の露出した上面からその内部に注入される。イオン注入条件は、例えば、加速電圧：３０ｋｅＶ、ドーズ量：１Ｅ＋１５ａｔｏｍｓ／ｃｍ2 である。
【００４６】
［図１３］
全面（多結晶シリコン膜２０３を含む領域）上に、ニッケル膜２０６が形成される。ニッケル膜２０６は、例えば、スパッタプロセスにより形成される。ニッケル膜２０６の膜厚は、例えば、１５０ｎｍである。
【００４７】
［図１４］
熱処理により、多結晶シリコン膜２０３とニッケル膜２０６との反応（シリサイド反応）を起こさせることにより、ニッケルシリサイドゲート電極１０９が形成される。上記熱処理の条件は、例えば、熱処理温度：３００−４００℃、熱処理時間：３０−６０分である。
【００４８】
このとき、拡散により、多結晶シリコン膜２０３中のアルミニウムは、ニッケルシリサイドゲート電極１０９とＨｆＳｉＯＮ膜１０６との間に析出する。この析出したアルミニウムは、ｎＭＯＳ領域１０３では、アルミニウムのままで存在する。その結果、ｎＭＯＳ領域１０３のＨｆＳｉＯＮ膜１０６上には、アルミニウム膜１０７が形成される。一方、ｐＭＯＳ領域１０４では、析出したアルミニウムは、シリコン酸化膜２０１と反応する。その結果、ｐＭＯＳ領域１０４のＨｆＳｉＯＮ膜１０６上には、ＡｌＯ膜１０８が形成される。本実施形態の場合、ＡｌＯ膜１０８はシリコン酸化物を含む。
【００４９】
その後、余剰のニッケル膜２０６を硫酸過酸化水素により除去するなどの周知のプロセスを経て、図１に示した半導体装置が得られる。
【００５０】
本実施形態では、ＭＯＣＶＤプロセスを用いてＨｆＳｉＯ層１０６を形成した場合について述べたが、ＡＬＤプロセスを用いてＨｆＳｉＯ層１０６を形成しても同様の効果が得られる。
【００５１】
また、ＨｆＳｉＯ層１０６を形成する時の原料ガスは、ＴＤＭＡＳ、ＴＤＥＡＨ、Ｏ2 に限らず、他の原料を用いても同様の効果が得られる。
【００５２】
また、本実施形態では、プラズマ窒化法により、ＨｆＳｉＯ層１０６中に窒素を導入する方法について述べたが、アンモニア窒化法を用いても同様の効果が得られる。
【００５３】
また、本実施形態では、Ｈｆを含む高誘電率ゲート絶縁膜がＨｆＳｉＯＮ膜１０６の場合について述べたが、ＨｆＳｉＯｘ膜、ＨｆＯ2 膜、Ｈｆを含む酸化ランタン膜（ＨｆＬａＯ膜）、Ｈｆを含む酸化チタン膜（ＨｆＴａＯ膜）であっても同様の効果が得られる。Ｈｆを含む高誘電率ゲート絶縁膜の誘電率は、１０−３０程度である。
【００５４】
また、シリコン酸化膜の形成方法に関しては、本実施形態では、ＡＬＤプロセスを用いてシリコン酸化膜２０１を形成した例について述べたが、ＳｉＯ2 をターゲット材としたスパッタプロセス、Ｓｉをターゲット材として酸素添加プラズマ雰囲気中で行う反応性スパッタプロセス、ＳｉＨ4 とＮ2 Ｏガスとを用いたＣＶＤプロセス、ＳｉＣｌ2 Ｈ2 とＮ2 Ｏとを用いたＣＶＤプロセス法等で形成しても同様の効果が得られる。
【００５５】
また、本実施形態では、ニッケルシリサイドの例を示したが、シリサイドであれば他の高融点金属（例えばＰｔ、Ｃｏ）であっても、同様の効果が得られる。
【００５６】
本実施形態では、アルミニウムをシリコン膜中に導入し、一度の熱処理でシリサイド化およびアルミニウムの拡散を行ったが、熱処理を行ってシリサイド化した後にアルミニウムを金属シリサイドゲート電極中に導入し、再度熱処理してアルミニウムを拡散させても良い。前者の方法では、１回の熱処理で済むので、プロセスの簡略化（工程数の削減化）を図れるようになる。一方、後者の方法では、シリサイド化のための熱処理およびアルミニウムの拡散のための熱処理をそれぞれ容易に最適化できるようになる。
【００５７】
ところで、ｎチャネルおよびｐチャネルＭＯＳトランジスタのしきい値電圧（Ｖthn,Ｖthp）を調整する方法として、メタルシリサイドゲート電極中のメタルとシリコンとの比を調整する方法がある。しかし、この方法では、｜Ｖthn｜および｜Ｖthp｜の両方を下げることは困難である。また、上記方法を用いて、ＣＭＯＳのｎチャネルおよびｐチャネルＭＯＳトランジスタのそれぞれのしきい値電圧を調整する場合、ｎチャネルおよびｐチャネルＭＯＳトランジスタのそれぞれに上記方法を適用する必要がある。すなわち、上記方法を２度繰り返すことになる。そのため、工程数が増えるという問題が生じる。これに対して、本実施形態の方法は、上記従来の方法におけるような工程数の増大の問題はない。
【００５８】
（第３の実施形態）
図１５−図２０は、第３の実施形態に係る半導体装置の製造方法を示す断面図である。
【００５９】
まず、第２の実施形態の図２−図４までの工程が行われる。
【００６０】
［図１５］
シリコン酸化膜２０１上に多結晶シリコン膜２０３（第１の多結晶シリコン膜２０３）が形成される。
【００６１】
［図１６］
ｐＭＯＳ領域１０４内の多結晶シリコン膜２０３を覆うレジストパターン２０７が形成される。ｎＭＯＳ領域１０３内の多結晶シリコン膜２０３は、レジストパターン２０７で覆われない。このようなレジストパターン２０７は、例えば、多結晶シリコン膜２０３の全面上にレジストを塗布し、露光と現像とにより、ｎＭＯＳ領域内１０３のレジストを除去することにより得られる。
【００６２】
［図１７］
レジストパターン２０７をマスクに用いたエッチングにより、ｎＭＯＳ領域内１０３の多結晶シリコン膜２０３、シリコン酸化膜２０１、ＨｆＳｉＯＮ膜１０６（第１のＨｆＳｉＯＮ膜）およびシリコン酸化膜１０５（第１のシリコン酸化膜１０５）が選択的に除去される。
【００６３】
［図１８］
レジストパターン２０７が除去される。その後、シリコン基板１０１の表面が希フッ酸を用いて洗浄される。
【００６４】
［図１９］
８００−９００℃の酸素雰囲気での熱処理により、ｎＭＯＳ領域内１０３内のシリコン基板１０１の表面およびｐＭＯＳ領域内１０４内の多結晶シリコン膜２０３の上に、厚さ０．６−１．０ｎｍの第２のシリコン酸化膜１０５が形成される。
【００６５】
ＭＯＣＶＤプロセスにより、上記第２のシリコン酸化膜１０５上に、図示しないＨｆＳｉＯ膜が形成される。このＨｆＳｉＯ膜の成膜条件は、例えば、基板温度：５００−６００℃、原料ガス：ＴＤＭＡＳ、ＴＤＥＡＨおよび酸素を含むガスである。この成膜条件の場合、Ｈｆ５０％、膜厚３ｎｍのＨｆＳｉＯ膜が得られる。上記ＨｆＳｉＯ膜はｐＭＯＳ領域内１０４内に形成されている積層膜の側壁に形成されることもある。
【００６６】
上記ＨｆＳｉＯ膜は２００−４００℃の温度で加熱され、さらに、上記ＨｆＳｉＯ膜はＡｒとＮ2 との混合プラズマ中に曝される。これにより、上記ＨｆＳｉＯ膜中に窒素が導入される。窒素の導入量は、例えば、２０ａｔｏｍ％である。その後、プラズマダメージ回復のために、窒素雰囲気中で、８００−１０００℃、１０−３０秒のＲＴＡが行われ、第２のＨｆＳｉＯＮ膜１０６が得られる。この第２のＨｆＳｉＯＮ膜１０６はｐＭＯＳ領域内１０４内に形成されている積層膜の側壁に形成されることもある。
【００６７】
第２のＨｆＳｉＯＮ膜１０６上に第２の多結晶シリコン膜２０３が形成される。
【００６８】
［図２０］
ｎＭＯＳ領域１０３内の第２の多結晶シリコン膜２０３を覆うレジストパターン２０８が形成される。ｐＭＯＳ領域１０４内の第２の多結晶シリコン膜２０３は、レジストパターン２０８で覆われない。
【００６９】
次に、レジストパターン２０８をマスクに用いたエッチングにより、ｐＭＯＳ領域１０４内の第２の多結晶シリコン膜２０３、第２のＨｆＳｉＯＮ膜１０６および第２のシリコン酸化膜１０５が選択的に除去され、その後、レジストパターン２０８は除去される。
【００７０】
その結果、第１の実施形態の図７の構造が得られる。この後は、第１の実施形態の同様の工程を経る。また、第１の実施形態と同様の変形例（シリサイド化のための熱処理とアルミニウムの拡散のための熱処理とが別々のプロセス）を行っても構わない。
【００７１】
本実施形態では、ｐＭＯＳ領域のゲート絶縁膜などを先に形成する方法を示したが、ｎＭＯＳ領域から先に作成しても、同様の効果が得られる。
【００７２】
（第４の実施形態）
図２１−図２７は、第４の実施形態に係る半導体装置の製造方法を示す断面図である。
【００７３】
まず、第２の実施形態の図２−図３までの工程が行われる。
【００７４】
［図２１］
ＣＶＤプロセスにより、ＨｆＳｉＯＮ膜１０６上に多結晶シリコン膜２０３が形成される。多結晶シリコン膜２０３の成膜条件は、例えば、温度：６００℃、雰囲気（原料ガス）：ＳｉＨ4 である。多結晶シリコン膜２０３の膜厚は、例えば、１５０ｎｍである。
【００７５】
［図２２］
図示しないマスクを用いて、多結晶シリコン膜２０３、ＨｆＳｉＯＮ膜１０６、シリコン酸化膜１０５が順次エッチングされ、ゲート加工が行われる。ソース／ドレイン領域１１２,１１３のエクステンションが、イオン注入およびアニールにより形成される。
【００７６】
［図２３］
第１のスペーサ１１０、第２のスペーサ１１１、ソース／ドレイン領域１１２,１１３の残りの部分が形成される。
【００７７】
［図２４］
第１のスペーサ１１０、第２のスペーサ１１１、多結晶シリコン膜２０３が覆われるように、全面上に層間絶縁膜１１４が形成される。
【００７８】
［図２５］
ＣＭＰプロセスにより、層間絶縁膜１１４を研磨することにより、多結晶シリコン膜２０３の上面が露出される。
【００７９】
［図２６］
ｎＭＯＳ領域１０３およびｐＭＯＳ領域１０４内の多結晶シリコン膜２０３中に、アルミニウムイオン２０５が注入される。アルミニウムイオン２０５は、多結晶シリコン膜２０３の露出した上面からその内部に注入される。イオン注入条件は、例えば、加速電圧：３０ｋｅＶ、ドーズ量：１Ｅ＋１５ａｔｏｍｓ／ｃｍ2 である。
【００８０】
図示しないマスクを用いて、ｐＭＯＳ領域１０４内の多結晶シリコン膜２０３中に、酸素イオン２０９が選択的に注入される。イオン注入条件は、例えば、加速電圧：３０ｋｅＶ、ドーズ量：１Ｅ＋１５ａｔｏｍｓ／ｃｍ2 である。
【００８１】
逆に、酸素イオン２０９、アルミニウムイオン２０５の順で、イオン注入を行っても構わない。
【００８２】
［図２７］
全面（多結晶シリコン膜２０３を含む領域）上に、ニッケル（Ｎｉ）膜２０６が形成される。ニッケル膜２０６は、例えば、スパッタプロセスにより形成される。ニッケル膜２０６の膜厚は、例えば、１５０ｎｍである。
【００８３】
次に、熱処理により、例えば、３００−４００℃、３０−６０分の熱処理により、多結晶シリコン膜２０３とニッケル膜２０６とのシリサイド反応を生じさせることにより、第１の実施形態の図１４に示した構造（アルミニウム膜１０７、ニッケルシリサイドゲート電極１０９、ＡｌＯ膜１０８）が得られる。
【００８４】
このとき、ｎＭＯＳ領域１０３のＨｆＳｉＯＮ膜１０６上には、第２の実施形態と同じメカニズムにより、アルミニウム膜１０７が形成される。
【００８５】
しかし、ｐＭＯＳ領域１０４のＨｆＳｉＯＮ膜１０６上には、第２の実施形態とは異なるメカニズムにより、ＡｌＯ膜１０８が形成される。以下、この点について、さらに説明する。
【００８６】
拡散により、多結晶シリコン膜２０３中のアルミニウムは、ニッケルシリサイドゲート電極１０９とＨｆＳｉＯＮ膜１０６との間に析出する。この析出したアルミニウムは、ｐＭＯＳ領域１０４では、イオン注入にて導入された多結晶シリコン膜２０３中の酸素と反応する。その結果、ｐＭＯＳ領域１０４のＨｆＳｉＯＮ膜１０６上には、ＡｌＯ膜１０８が形成される。本実施形態の場合、ＡｌＯ膜１０８は、シリコン酸化物を含むこともあるし、含まないこともある。
【００８７】
その後、第２の実施形態と同様に、余剰のニッケル膜を硫酸過酸化水素により除去するなどの周知のプロセスが続き、図１に示した半導体装置が得られる。
【００８８】
本実施形態では、アルミニウム（ｎＭＯＳ）、アルミニウムおよび酸素（ｐＭＯＳ)をシリコン膜中に導入し、一度の熱処理でシリサイド化ならびにアルミニウムおよび酸素の拡散を行ったが、熱処理を行ってシリサイド化した後に、アルミニウム（ｎＭＯＳ）、アルミニウムおよび酸素（ｐＭＯＳ)を金属シリサイドゲート電極中に導入し、再度熱処理してアルミニウム、酸素を拡散させても良い。前者の方法では、１回の熱処理で済むので、プロセスの簡略化（工程数の削減化）を図れるようになる。一方、後者の方法では、シリサイド化のための熱処理および拡散のための熱処理をそれぞれ容易に最適化できるようになる。
【００８９】
（第５の実施形態）
図２８は、本発明の第５の実施形態に係る半導体装置を示す断面図である。
【００９０】
本実施形態では、ｐチャネルＭＯＳトランジスタおよびｎチャネルＭＯＳトランジスタのゲート電極として、Ｎｉリッチのニッケルシリサイドゲート電極１０９ｒが用いられている。ニッケルシリサイドゲート電極１０９ｒは、例えば、Ｎｉ2 Ｓｉ膜またはＮｉ3 Ｓｉ膜で構成される。ニッケルシリサイドゲート電極１０９ｒは、Ｎｉ2 ＳｉとＮｉ3 Ｓｉとが混在したニッケルシリサイド膜で構成されていても構わない。図２８において、１１５は第３のスペーサ（オフセットスペーサ）を示している。また、ｐチャネルＭＯＳトランジスタはＦを含むチャネル領域を備え、ｎチャネルＭＯＳトランジスタはＮを含むチャネル領域を備えている。
【００９１】
本実施形態によれば、ｐチャネルＭＯＳトランジスタがＡｌＯ膜１０８とニッケルシリサイドゲート電極１０９ｒを備え、ｎチャネルＭＯＳトランジスタがアルミニウム膜１０７とニッケルシリサイドゲート電極１０９ｒを備えているので、第１の実施形態と同様の理由により、シリサイドゲート電極の導入のメリットである空乏化低減による電気膜厚の薄膜化、Ｈｆ高誘電率ゲート絶縁膜の導入のメリットであるリーク電流の低減を実現しつつ、しきい値電圧の大きさが小さいＣＭＯＳを実現できるようになる。
【００９２】
また、ｐチャネルＭＯＳトランジスタがＦを含むチャネル領域を備え、ｎチャネルＭＯＳトランジスタがＮを含むチャネル領域を備えていることも、しきい値電圧の大きさの低減化に寄与している。なお、ＬＳＴＰ(Low Standby Power)用のしきい値電圧を得るためには、チャネル領域にＦやＮを含ませなくても実現することができる。
【００９３】
図２９−図４２は、本実施形態に係る半導体装置の製造方法を示す断面図である。
【００９４】
［図２９］
シリコン基板１０１の表面に犠牲酸化膜１１６が形成され、その後、素子分離絶縁膜１０２が形成される。
【００９５】
［図３０］
ｎＭＯＳ領域１０３を覆うレジスト２１０が形成される。レジスト２１０をマスクに用いたイオン注入により、ｐＭＯＳ領域１０４の基板表面にＰ（リン）イオン２１１が注入される。このイオン注入は、拡散層（ｎ−ｗｅｌｌ）の形成およびトランジスタのしきい値電圧の調整を目的とし、複数回行われる。また、しきい値電圧の微調整を目的とする、Ｂ（ボロン）またはＩｎ（インジウム）のイオン注入が行われる場合もある。
【００９６】
Ｐ２１１のイオン注入の後、ｐＭＯＳ領域１０４の基板表面にＦを含むチャネル領域を形成するために、レジスト２１０をマスクに用いたイオン注入により、ｐＭＯＳ領域１０４の基板表面に、図示しないＦ（フッ素）イオンが注入される。なお、低しきい値電圧を必要としない場合は、上記のＦのイオン注入は行わなくても良い。
【００９７】
［図３１］
レジスト２１０が除去され、ｐＭＯＳ領域１０４を覆うレジスト２１２が形成される。レジスト２１２をマスクに用いたイオン注入により、ｎＭＯＳ領域１０３の基板表面にＢイオン２１３が注入される。このイオン注入は、拡散層（ｐ−ｗｅｌｌ）の形成およびトランジスタのしきい値電圧の調整を目的とし、複数回行われる。また、しきい値電圧の微調整を目的とする、Ａｓ（ヒ素）またはＰのイオン注入が行われる場合もある。
【００９８】
Ｂ２１３のイオン注入の後、ｎＭＯＳ領域１０３の基板表面にＮを含むチャネル領域を形成するために、レジスト２１３をマスクにしてｎＭＯＳ領域１０３の基板表面に、図示しないＮ（窒素）イオンが注入される。なお、低しきい値電圧を必要としない場合は、上記のＮのイオン注入は行わなくても良い。
【００９９】
［図３２］
図３０および図３１の工程で基板表面に注入された各種ドーパントを活性化するために、アニールが行われる。その結果、拡散層（ｎ−ｗｅｌｌ、ｐ−ｗｅｌｌ）が形成され、さらに、Ｆを含むチャネル領域（不図示）およびＮを含むチャネル領域（不図示）が形成される。
【０１００】
ここでは、１回のアニールで各種ドーパントを活性化するためのプロセスを述べたが、図３０および図３１の工程でそれぞれアニールを行っても構わない。
【０１０１】
［図３３］
ＮＨ4 Ｆ水溶液または希釈したＨＦ水溶液を用いて、犠牲酸化膜１１６が除去される。その後、酸素を含む雰囲気中での酸化処理により、厚さ０．５ｎｍないし０．８ｎｍのシリコン酸化膜（ＳｉＯ2 膜）１０５が基板表面に形成される。テトラキスジエチルアミノハフニウム、ジエチルシランおよび酸素を用いて、シリコン酸化膜１０５上に、厚さ２．０ｎｍのハフニウム珪酸化膜（不図示）が形成される。このハフニウム珪酸化膜に改質処理を施すことにより、素子分離絶縁膜１０２およびシリコン酸化膜１０５の上にＨｆＳｉＯＮ膜１０６が形成される。上記改質処理は、例えば、窒素プラズマ雰囲気中またはＮＨ3 雰囲気中での窒化処理と、この窒化処理の後に行われる熱処理とを含む。シリコン酸化膜１０５を形成せずに、ＨｆＳｉＯＮ膜１０６を形成しても構わない。
【０１０２】
［図３４］
ＨｆＳｉＯＮ膜１０６上に多結晶シリコン膜２０３が形成される。ｎＭＯＳ領域を覆うレジスト２１４が形成される。レジスト２１４をマスクに用いたイオン注入により、ｐＭＯＳ領域の多結晶シリコン膜２０３中にＡｌイオン２１５が注入される。
【０１０３】
［図３５］
レジスト２１４が除去され、多結晶シリコン膜２０３上にゲート加工用のハードマスク２１６が形成される。ハードマスク２１６をマスクにして多結晶シリコン膜２０３をエッチングすることにより、ゲート形状を有する多結晶シリコン膜２０３が形成される。
【０１０４】
ここで、ハードマスク２１６は、例えば、シリコン窒化膜またはシリコン酸化膜で構成される。ハードマスク２１６の形成工程は、例えば、多結晶シリコン膜２０３上にシリコン窒化膜またはシリコン酸化膜を形成する工程と、シリコン窒化膜またはシリコン酸化膜の上にレジストパターンを形成する工程と、レジストパターンをマスクにしてシリコン窒化膜またはシリコン酸化膜をエッチングする工程とを含む。
【０１０５】
［図３６］
ウエットエッチングにより、露出しているＨｆＳｉＯＮ膜１０６が除去され、さらに、上記除去されたＨｆＳｉＯＮ膜１０６下のシリコン酸化膜１０５が除去される。
【０１０６】
このとき、ウエットエッチングによりハードマスク２１６が消滅しないように、エッチング条件（エッチング液、エッチング時間）は設定される。エッチング液およびエッチング時間は、Ｈｆおよび酸素を含む高誘電率絶縁膜（ここでは、ＨｆＳｉＯＮ膜１０６）の膜種や膜厚に応じて適宜決定される。
【０１０７】
［図３７］
ＣＶＤプロセスによる絶縁膜（例えば、シリコン酸化膜またはシリコン窒化膜）の堆積と、ＲＩＥプロセスによる上記絶縁膜のエッチングとにより、オフセットスペーサ１１５が形成される。
【０１０８】
レジストマスク（不図示）を用いて、ｎ型拡散層（ｎ−ｗｅｌｌ）にＢイオンを選択的に注入し、同様に、レジストマスク（不図示）を用いて、ｐ型拡散層（ｐ−ｗｅｌｌ）にＰイオンまたはＡｓイオンを選択的に注入し、さらに、熱処理を行うことにより、ソース／ドレイン領域１１２,１１３のエクステンションが形成される。
【０１０９】
ＣＶＤプロセスによる絶縁膜の堆積と、ＲＩＥプロセスによる上記絶縁膜のエッチングとにより、サイドウォールスペーサ１１０，１１１が形成される。ここでは、サイドウォールスペーサ１１０はシリコン酸化膜（ＳｉＯ2 膜）で形成され、サイドウォールスペーサ１１１はシリコン窒化膜で形成されている。
【０１１０】
レジストマスク（不図示）を用いて、ｎ型拡散層（ｎ−ｗｅｌｌ）にＢイオンを選択的に注入し、同様に、レジストマスク（不図示）を用いて、ｐ型拡散層（ｐ−ｗｅｌｌ）にＰイオンまたはＡｓイオンを選択的に注入し、さらに、熱処理を行うことにより、ソース／ドレイン領域１１２,１１３の残りの部分が形成される。
【０１１１】
本実施例では、２層構造のサイドウォールスペーサ１１０，１１１（シリコン酸化膜／シリコン窒化膜）を用いたが、３層構造のサイドウォールスペーサ（シリコン窒化膜／シリコン酸化膜／シリコン窒化膜またはシリコン酸化膜／シリコン窒化膜／シリコン酸化膜）を用いても構わない。オフセットスペーサ１１５は、エクステンション注入やハロー注入のためのマスクとして使用され、サイドウォールスペーサはソース・ドレイン注入のためのマスクとして使用されるため、オフセットスペーサとサイドウォールスペーサは例え同じ材料でも異なるものである。さらに、シリコン窒化膜で形成された単層構造のサイドウォールスペーサを用いても構わない。サイドウォールスペーサの構造は、デバイスに応じて決定される。
【０１１２】
［図３８］
ソース／ドレイン領域１１２,１１３上にシリサイド膜１１９がサリサイドプロセスにより自己整合的に形成される。ここでは、シリサイド膜１１９として、ＮｉＰｔＳｉｘ膜が用いられる。ＮｉＰｔＳｉｘ膜以外にも、例えば、ＰｔＳｉ膜、ＥｒＳｉ膜、ＮｉＳｉｘ膜、ＮｉＥｒＳｉ膜が使用可能である。
【０１１３】
［図３９］
全面にエッチストッパーとしてのシリコン窒化膜１２１が形成され、シリコン窒化膜１２１上に層間絶縁膜１１４が形成され、その後、表面が平坦化される。
【０１１４】
シリコン窒化膜１２１は、例えば、ＣＶＤプロセスにより形成される。ここでは、層間絶縁膜１１４は、ＳｉＯ2 膜である。上記の表面の平坦化は、例えば、ＣＭＰプロセスまたはエッチング法（ドライエッチング法またはウエットエッチング法）を用いて行われる。このとき、多結晶シリコン膜２０３が露出するように、上記平坦化は行われる。
【０１１５】
［図４０］
全面（多結晶シリコン膜２０３を含む領域）上に、ニッケル膜２０６が形成される。シリコンの原子数密度は５．０２×１０22ａｔｏｍｓ／ｃｍ2 であり、ニッケルの原子数密度は９．０８×１０22ａｔｏｍｓ／ｃｍ2 である。そのため、ニッケル膜を全て多結晶シリコン膜と反応させるためには、ニッケル膜２０６の厚さは、多結晶シリコン膜２０３の厚さの０．７倍以上であることが必要である。
【０１１６】
［図４１］
熱処理により、多結晶シリコン膜２０３の全体をニッケル膜２０６と反応させることにより、Ｎｉリッチのニッケルシリサイドゲート電極１０９ｒが形成される。
【０１１７】
さらに、上記熱処理により、ｐＭＯＳ領域においては、多結晶シリコン膜２０３中のアルミニウムとＨｆＳｉＯＮ膜１０６中の酸素とが反応することにより、ニッケルシリサイドゲート電極１０９ｒとＨｆＳｉＯＮ膜１０６との界面にＡｌＯ膜１０８が形成される。未反応のニッケル膜２０６は除去される。
【０１１８】
［図４２］
ｐＭＯＳ領域を覆うレジスト２１７が形成され、その後、レジスト２１７をマスクに用いたイオン注入により、ｎＭＯＳ領域１０３のニッケルシリサイドゲート電極１０９ｒ中にＡｌイオン２１８が注入される。
【０１１９】
その後、レジスト２１７が除去され、続いて、熱処理が行われる。この熱処理により、ｎＭＯＳ領域１０３においては、ニッケルシリサイドゲート電極１０９ｒ中のアルミニウムが、ニッケルシリサイドゲート電極１０９ｒとＨｆＳｉＯＮ膜１０６との界面に拡散する。これにより、ｎＭＯＳ領域１０３においては、ニッケルシリサイドゲート電極１０９ｒとＨｆＳｉＯＮ膜１０６との界面にアルミニウム膜１０７が形成され、図２８に示された構造のＣＭＯＳが得られる。
【０１２０】
この後は、層間絶縁膜の形成、コンタクトホールの形成、コンタクトプラグの形成、配線形成等の周知のプロセスを経て、半導体集積回路が完成する。
【０１２１】
（第６の実施形態）
図４３は、本発明の第６の実施形態に係る半導体装置を示す断面図である。
【０１２２】
本実施形態が第５の実施形態と異なる点は、ｎＭＯＳ領域において、Ｎｉリッチのニッケルシリサイドゲート電極１０９ｒとオフセットスペーサ１１５との間にもアルミニウム膜１０７が形成されていることにある。すなわち、ｎＭＯＳ領域において、アルミニウム膜１０７は、ニッケルシリサイドゲート電極１０９ｒの側面および底面を覆うように形成されている。
【０１２３】
本実施形態でも、第５の実施形態と同様の効果が得られる。また、第５の実施形態と同様に、ＬＳＴＰ用のしきい値電圧を得るためには、チャネル領域にＦやＮを含ませなくても実現することができる。
【０１２４】
図４４−図４６は、第５の実施形態に係る半導体装置の製造方法を示す断面図である。
【０１２５】
まず、第５の実施形態で説明した図２９−図４２の工程が行われ、その後、レジスト２１７が除去される。
【０１２６】
［図４４］
マスクとしてのシリコン窒化膜２１９およびシリコン酸化膜（ＳｉＯ2 膜）２２０が全面上に順次堆積され、その後、リソグラフィプロセスおよびエッチングプロセスにより、ｎＭＯＳ領域上のシリコン窒化膜２１９、シリコン酸化膜２２０が選択的に除去される。したがって、ｎＭＯＳ領域はシリコン窒化膜２１９、シリコン酸化膜２２０で覆われず、ｎＭＯＳ領域のニッケルシリサイドゲート電極１０９ｒは露出する。
【０１２７】
２層のマスク（シリコン窒化膜２１９およびシリコン酸化膜２２０）の代わりに、単層のマスク、例えば、シリコン窒化膜２１９またはシリコン酸化膜２２０を用いても構わない。
【０１２８】
［図４５］
アルミニウム膜２２１が全面上に堆積される。ｎＭＯＳ領域のニッケルシリサイドゲート電極１０９ｒの露出表面はアルミニウム膜２２１で覆われる。アルミニウム膜２２１の厚さは、例えば、５−４０ｎｍである。
【０１２９】
［図４６］
４００−５５０℃の熱処理により、ニッケルシリサイドゲート電極１０９ｒとオフセットスペーサ１１５との界面に、アルミニウム膜２２１のＡｌを拡散させる。特に、ｎＭＯＳ領域のニッケルシリサイドゲート電極１０９ｒ上のアルミニウム膜２２１のＡｌが、上記界面に拡散する。このようなＡｌの拡散により、ｎＭＯＳ領域においては、ニッケルシリサイドゲート電極１０９ｒの側面および底面を覆うようにアルミニウム膜１０７が形成される。
【０１３０】
その後、ウエット処理またはドライ処理により、残存しているアルミニウム膜２２１が除去され、図４３に示された構造のＣＭＯＳが得られる。そして、層間絶縁膜の形成、コンタクトホールの形成、コンタクトプラグの形成、配線形成等の周知のプロセスを経て、半導体集積回路が完成する。
【０１３１】
なお、本発明は、上記実施形態に限定されるものではない。例えば、第１−第６の実施形態は、ＣＭＯＳを構成するｎチャネルＭＯＳトランジスタおよびｐチャネルＭＯＳトランジスタを例にあげて説明したが、本発明は、ＣＭＯＳとは別の回路中のｎチャネルＭＯＳトランジスタおよびｐチャネルＭＯＳトランジスタにも適用できる。
【０１３２】
さらに、本発明は、ｐチャネルＭＯＳトランジスタだけにも適用できる。
【０１３３】
さらにまた、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【０１３４】
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施できる。
【図面の簡単な説明】
【０１３５】
【図１】実施形態の半導体装置を示す断面図。
【図２】実施形態の半導体装置の製造方法を示す断面図。
【図３】図２に続く実施形態の半導体装置の製造方法を示す断面図。
【図４】図３に続く実施形態の半導体装置の製造方法を示す断面図。
【図５】図４に続く実施形態の半導体装置の製造方法を示す断面図。
【図６】図５に続く実施形態の半導体装置の製造方法を示す断面図。
【図７】図６に続く実施形態の半導体装置の製造方法を示す断面図。
【図８】図７に続く実施形態の半導体装置の製造方法を示す断面図。
【図９】図８に続く実施形態の半導体装置の製造方法を示す断面図。
【図１０】図９に続く実施形態の半導体装置の製造方法を示す断面図。
【図１１】図１０に続く実施形態の半導体装置の製造方法を示す断面図。
【図１２】図１１に続く実施形態の半導体装置の製造方法を示す断面図。
【図１３】図１２に続く実施形態の半導体装置の製造方法を示す断面図。
【図１４】図１３に続く実施形態の半導体装置の製造方法を示す断面図。
【図１５】第２の実施形態の半導体装置の製造方法を示す断面図。
【図１６】図１５に続く第２の実施形態の半導体装置の製造方法を示す断面図。
【図１７】図１６に続く第２の実施形態の半導体装置の製造方法を示す断面図。
【図１８】図１７に続く第２の実施形態の半導体装置の製造方法を示す断面図。
【図１９】図１８に続く第２の実施形態の半導体装置の製造方法を示す断面図。
【図２０】図１９に続く第２の実施形態の半導体装置の製造方法を示す断面図。
【図２１】第３の実施形態の半導体装置の製造方法を示す断面図。
【図２２】図２１に続く第３の実施形態の半導体装置の製造方法を示す断面図。
【図２３】図２２に続く第３の実施形態の半導体装置の製造方法を示す断面図。
【図２４】図２３に続く第３の実施形態の半導体装置の製造方法を示す断面図。
【図２５】図２４に続く第３の実施形態の半導体装置の製造方法を示す断面図。
【図２６】図２５に続く第３の実施形態の半導体装置の製造方法を示す断面図。
【図２７】図２６に続く第３の実施形態の半導体装置の製造方法を示す断面図。
【図２８】第５の実施形態に係る半導体装置を示す断面図。
【図２９】第５の実施形態に係る半導体装置の製造方法を示す断面図。
【図３０】図２９に続く第５の実施形態の半導体装置の製造方法を示す断面図。
【図３１】図３０に続く第５の実施形態の半導体装置の製造方法を示す断面図。
【図３２】図３１に続く第５の実施形態の半導体装置の製造方法を示す断面図。
【図３３】図３２に続く第５の実施形態の半導体装置の製造方法を示す断面図。
【図３４】図３３に続く第５の実施形態の半導体装置の製造方法を示す断面図。
【図３５】図３４に続く第５の実施形態の半導体装置の製造方法を示す断面図。
【図３６】図３５に続く第５の実施形態の半導体装置の製造方法を示す断面図。
【図３７】図３６に続く第５の実施形態の半導体装置の製造方法を示す断面図。
【図３８】図３７に続く第５の実施形態の半導体装置の製造方法を示す断面図。
【図３９】図３８に続く第５の実施形態の半導体装置の製造方法を示す断面図。
【図４０】図３９に続く第５の実施形態の半導体装置の製造方法を示す断面図。
【図４１】図４０に続く第５の実施形態の半導体装置の製造方法を示す断面図。
【図４２】図４１に続く第５の実施形態の半導体装置の製造方法を示す断面図。
【図４３】第６の実施形態に係る半導体装置を示す断面図。
【図４４】第６の実施形態に係る半導体装置の製造方法を示す断面図。
【図４５】図４４に続く第６の実施形態の半導体装置の製造方法を示す断面図。
【図４６】図４５に続く第６の実施形態の半導体装置の製造方法を示す断面図。
【符号の説明】
【０１３６】
１０１…シリコン基板、１０２…素子分離絶縁膜、１０３…ｎＭＯＳ領域、１０４…ｐＭＯＳ領域、１０５…シリコン酸化膜、１０６…ＨｆＳｉＯＮ膜（Ｈｆを含む第１および第３のゲート絶縁膜）、１０７…アルミニウム膜（導電膜）、１０８…ＡｌＯ膜（第２のゲート絶縁膜）、１０９…ニッケルシリサイドゲート電極（第１および第２の金属シリサイドゲート電極）、１０９ｒ…ニッケルシリサイドゲート電極、１１０…第１のスペーサ（サイドウォールスペーサ)、１１１…第２のスペーサ（サイドウォールスペーサ)、１１２…ソース／ドレイン領域（ｎＭＯＳ領域）、１１３…ソース／ドレイン領域（ｐＭＯＳ領域）、１１４…層間絶縁膜、１１５…第３のスペーサ（オフセットスペーサ）、１１６…犠牲酸化膜、１１９…シリサイド膜、１２１…シリコン窒化膜、２０１…シリコン酸化膜、２０２…レジストパターン、２０３…多結晶シリコン膜、２０５…アルミニウムイオン、２０６…ニッケル膜、２０７…レジストパターン、２０８…レジストパターン、２０９…酸素イオン、２１０…レジスト、２１１…Ｐイオン、２１２…レジスト、２１３…Ｂイオン、２１４…レジスト、２１５…Ａｌイオン、２１６…ハードマスク、２１７…レジスト、２１８…Ａｌイオン、２１９…シリコン窒化膜、２２０…シリコン酸化膜、２２１…アルミニウム膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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