(57)【要約】【課題】ＦｅＲＡＭを安定して量産する。【解決手段】ＦｅＲＡＭの強誘電体キャパシタを形成する際、下部電極層上に、スパッタ法を用いステージ温度を３５℃以下に制御して強誘電体層を形成し（ステップＳ６）、その強誘電体層を結晶化するため、不活性ガスと１．２５体積％以上のＯ2ガスとの混合ガスの環境で第１のＲＴＡ処理を行う（ステップＳ７）。その後、上部電極層の形成や第２のＲＴＡ処理を行い（ステップＳ８〜Ｓ１０）、パターニング等を行って強誘電体キャパシタを形成する（ステップＳ１１〜Ｓ１３）。これにより、所定のキャパシタ性能を有する強誘電体キャパシタを歩留まり良く形成することができ、ＦｅＲＡＭを安定して量産することが可能になる。【選択図】図１
2008060291.tif 000002
【特許請求の範囲】
【請求項１】
誘電体層に強誘電体材料を用いた強誘電体キャパシタの形成方法において、
基板上に形成された絶縁層上に酸化アルミニウム膜と白金膜との積層構造からなる下部電極層を形成する工程と、
スパッタ法を用い、前記基板が載置されたステージの温度を３５℃以下に制御して、前記下部電極層上にチタン酸ジルコン酸鉛からなる強誘電体層を形成する工程と、
前記強誘電体層の形成後に、不活性ガスと１．２５体積％以上の酸素ガスとの混合ガスの環境で第１の急速加熱アニール処理を行う工程と、
前記第１の急速加熱アニール処理後の前記強誘電体層上に酸化イリジウムからなる第１の上部電極層を形成する工程と、
前記第１の上部電極層の形成後に、第２の急速加熱アニール処理を行う工程と、
前記第２の急速加熱アニール処理後の前記第１の上部電極層上に酸化イリジウムからなる第２の上部電極層を形成する工程と、
前記第２の上部電極層の形成後に、前記第１，第２の上部電極層と、前記強誘電体層と、前記下部電極層とをパターニングする工程と、
を有することを特徴とする強誘電体キャパシタの形成方法。
【請求項２】
前記下部電極層上に前記強誘電体層を形成する工程においては、
前記ステージの温度を２０℃〜３５℃の範囲に制御して、前記下部電極層上に前記強誘電体層を形成することを特徴とする請求項１記載の強誘電体キャパシタの形成方法。
【請求項３】
前記第１の急速加熱アニール処理を行う工程においては、
不活性ガスと、１．２５体積％〜３．５体積％の範囲の酸素ガスとの混合ガスの環境で、前記第１の急速加熱アニール処理を行うことを特徴とする請求項１記載の強誘電体キャパシタの形成方法。
【請求項４】
前記第１の上部電極層の酸化イリジウムは、前記第２の上部電極層の酸化イリジウムよりも酸化度が低くなるように形成されることを特徴とする請求項１記載の強誘電体キャパシタの形成方法。
【請求項５】
前記第１の急速加熱アニール処理を行う工程においては、
５００℃〜６００℃の温度範囲で前記第１の急速加熱アニール処理を行うことを特徴とする請求項１記載の強誘電体キャパシタの形成方法。
【請求項６】
強誘電体キャパシタを有する半導体装置の製造方法において、
トランジスタが形成された基板の上に形成された絶縁層上に酸化アルミニウム膜と白金膜との積層構造からなる下部電極層を形成する工程と、
スパッタ法を用い、前記基板が載置されたステージの温度を３５℃以下に制御して、前記下部電極層上にチタン酸ジルコン酸鉛からなる強誘電体層を形成する工程と、
前記強誘電体層の形成後に、不活性ガスと１．２５体積％以上の酸素ガスとの混合ガスの環境で第１の急速加熱アニール処理を行う工程と、
前記第１の急速加熱アニール処理後の前記強誘電体層上に酸化イリジウムからなる第１の上部電極層を形成する工程と、
前記第１の上部電極層の形成後に、第２の急速加熱アニール処理を行う工程と、
前記第２の急速加熱アニール処理後の前記第１の上部電極層上に酸化イリジウムからなる第２の上部電極層を形成する工程と、
前記第２の上部電極層の形成後に、前記第１，第２の上部電極層と、前記強誘電体層と、前記下部電極層とをパターニングして強誘電体キャパシタを形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項７】
前記下部電極層上に前記強誘電体層を形成する工程においては、
前記ステージの温度を２０℃〜３５℃の範囲に制御して、前記下部電極層上に前記強誘電体層を形成することを特徴とする請求項６記載の半導体装置の製造方法。
【請求項８】
前記第１の急速加熱アニール処理を行う工程においては、
不活性ガスと、１．２５体積％〜３．５体積％の範囲の酸素ガスとの混合ガスの環境で、前記第１の急速加熱アニール処理を行うことを特徴とする請求項６記載の半導体装置の製造方法。
【請求項９】
前記第１の上部電極層の酸化イリジウムは、前記第２の上部電極層の酸化イリジウムよりも酸化度が低くなるように形成されることを特徴とする請求項６記載の半導体装置の製造方法。
【請求項１０】
前記第１の急速加熱アニール処理を行う工程においては、
５００℃〜６００℃の温度範囲で前記第１の急速加熱アニール処理を行うことを特徴とする請求項６記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は強誘電体キャパシタの形成方法および半導体装置の製造方法に関し、特にその強誘電体層にチタン酸ジルコン酸鉛（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3，ＰＺＴ）を用いた強誘電体キャパシタの形成方法、およびそのような強誘電体キャパシタを備える半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＦｅＲＡＭ（Ferroelectric Random Access Memory）は、スイッチング用のトランジスタと強誘電体キャパシタを備えるメモリセルを有している。強誘電体キャパシタは、下部電極層と上部電極層の間に強誘電体層が挟まれた構造を有し、その強誘電体層には、現在、ＰＺＴが広く用いられている。ＰＺＴ層を用いた強誘電体キャパシタの形成方法については、従来、種々の提案がなされている（例えば、特許文献１〜５参照。）。
【０００３】
ＰＺＴ層を用いた強誘電体キャパシタを備えるＦｅＲＡＭにおいては、その分極反転特性に直結するＰＺＴ層の結晶配向性の制御が非常に重要になってくる。従来、ＰＺＴ層の結晶配向性は、主に、スパッタ法で堆積したアモルファス状態のＰＺＴを結晶化する際のアニールの温度条件を最適化したり、ＰＺＴ層の下地となりその結晶配向性に影響を及ぼす下部電極層の材質や形成条件を最適化したりすることによって制御されてきた。
【０００４】
ところで、ＦｅＲＡＭのセル回路方式には、トランジスタ（Ｔ）と強誘電体キャパシタ（Ｃ）を１個ずつ用いた１Ｔ１Ｃタイプと、そのような１Ｔ１Ｃタイプのセルを２個組み合わせて互いに逆のデータを保持する２Ｔ２Ｃタイプがある。１Ｔ１Ｃタイプは、２Ｔ２Ｃタイプに比べ、回路マージンは厳しくなるが、セルサイズを小さくすることができ、デバイス小型化やメモリ容量増加の面では有利である。現在は、１Ｔ１Ｃタイプで０．３５μｍデザインルールを採用したＦｅＲＡＭ（０．３５μｍＦｅＲＡＭ）の製造が推し進められている。
【特許文献１】特開平０３−０１９３７３号公報
【特許文献２】特許第３６６３５７５号公報
【特許文献３】特開２００１−１２６９５５号公報
【特許文献４】特開２００２−２４６５６４号公報
【特許文献５】特開２００４−１５３０１９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、１Ｔ１Ｃタイプの０．３５μｍＦｅＲＡＭの製造においては、２Ｔ２Ｃタイプに比べ、リテンション（データ保持特性）の不良が発生しやすく、それによって歩留りが低下しやすいという問題点があった。これは、前述のように１Ｔ１Ｃタイプが２Ｔ２Ｃタイプに比べて回路マージンが厳しいということに加えて、ＰＺＴ層自体に要求されるスペックが年々上がり製造時のプロセス変動に対する許容が厳しくなってきているためである。
【０００６】
図８は１Ｔ１Ｃタイプ０．３５μｍＦｅＲＡＭ製造時のプロセス変動と良品数の関係を示す図である。
ここで、１Ｔ１Ｃタイプ０．３５μｍＦｅＲＡＭは、まず、所定のトランジスタが形成された基板上に絶縁層を介して所定の下部電極層を形成し、その下部電極層上にＰＺＴ層をスパッタ法により形成し、それを結晶化するためにアニール処理を行い、そのＰＺＴ層上に所定の上部電極層を形成した。そして、上部電極層、ＰＺＴ層および下部電極層のパターニングを行い、所定の多層配線を形成した。図８には、このような作製処理を複数回行い、そのときのプロセス変動の状況とリテンション不良の発生状況を示している。
【０００７】
図８中、各ドットは、各処理（回）で基板上に同数得られるＦｅＲＡＭに対してリテンション試験を行ったときの良品数（個）を表している。また、図８中、曲線は、交換を行うまでの複数処理回にわたってスパッタ時にＰＺＴターゲットへ供給された電力量の積算値（ＰＺＴターゲットライフ）（ｋＷｈ）を表している。
【０００８】
図８より、まず、１回目のＰＺＴターゲット交換前において、ＦｅＲＡＭの形成処理回の比較的早い段階から良品数の低下が見られる。これは、スパッタ後のＰＺＴ層の結晶化に用いたアニール装置のパワー変動やそれに伴う温度変動が発生したタイミングに一致していた。その後しばらくは良品数が高い値で安定するものの、再び低下していく傾向が見られる。この段階で１回目のＰＺＴターゲットの交換を行うと、良品数は高い値で安定化する。そして、２回目のＰＺＴターゲットの交換後は、しばらくは良品数が高い値で安定化するものの、途中から不安定となり、３回目のＰＺＴターゲットの交換を行うことにより、良品数は再び高い値で安定化するようになる。このような良品数の推移を、ＰＺＴターゲットライフと比較すると、ＰＺＴターゲットライフが３００ｋＷｈ（図８中、点線で図示。）を超えた辺りで良品数が不安定化しやすいことがわかる。
【０００９】
このように、１Ｔ１Ｃタイプの０．３５μｍＦｅＲＡＭについて、そのリテンションの良品数は、スパッタ後のＰＺＴ層の結晶化に用いたアニール装置のパワー変動やそれに伴う温度変動、あるいはスパッタ時のＰＺＴターゲットライフに大きく影響される。プロセス変動やＰＺＴターゲットライフによって、最終的に得られるＰＺＴ層の全部あるいは一部の結晶の配向が、目的とする配向と異なってしまい、ＦｅＲＡＭを構成するメモリセルの全部あるいは一部にそのようなＰＺＴ層が含まれてしまうことで、ＦｅＲＡＭのリテンション不良が発生し、歩留りが低下してしまう。
【００１０】
このような原因で発生するリテンション不良は、アニール装置やＰＺＴターゲットの状態を厳しく管理したり、結晶化アニールやスパッタの条件を適切に制御したりすることにより、ある程度は改善することが可能である。しかし、それでもなお、リテンションは、アニール装置やＰＺＴターゲットライフに非常に敏感であり、アニール装置やＰＺＴターゲットライフの管理だけでは、リテンション不良をさらに減少させることが難しくなってきている。
【００１１】
本発明はこのような点に鑑みてなされたものであり、所定のキャパシタ性能を有する強誘電体キャパシタを歩留り良く安定して形成することのできる強誘電体キャパシタの形成方法を提供することを目的とする。
【００１２】
また、本発明は、そのようにして形成される強誘電体キャパシタを備えた半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明では上記課題を解決するために、誘電体層に強誘電体材料を用いた強誘電体キャパシタの形成方法において、基板上に形成された絶縁層上に酸化アルミニウム膜と白金膜との積層構造からなる下部電極層を形成する工程と、スパッタ法を用い、前記基板が載置されたステージの温度を３５℃以下に制御して、前記下部電極層上にＰＺＴからなる強誘電体層を形成する工程と、前記強誘電体層の形成後に、不活性ガスと１．２５体積％以上の酸素ガスとの混合ガスの環境で第１の急速加熱アニール処理を行う工程と、前記第１の急速加熱アニール処理後の前記強誘電体層上に酸化イリジウムからなる第１の上部電極層を形成する工程と、前記第１の上部電極層の形成後に、第２の急速加熱アニール処理を行う工程と、前記第２の急速加熱アニール処理後の前記第１の上部電極層上に酸化イリジウムからなる第２の上部電極層を形成する工程と、前記第２の上部電極層の形成後に、前記第１，第２の上部電極層と、前記強誘電体層と、前記下部電極層とをパターニングする工程と、を有することを特徴とする強誘電体キャパシタの形成方法が提供される。
【００１４】
このような強誘電体キャパシタの形成方法によれば、基板上に絶縁層を介して形成された、酸化アルミニウム膜と白金膜との積層構造からなる下部電極層上に、スパッタ法を用いてＰＺＴからなる強誘電体層を形成する際、その基板が載置されるステージの温度が３５℃以下に制御される。これにより、その後の工程を経て最終的に得られる強誘電体層の、所定の結晶面の配向率を向上させることが可能になり、所定のキャパシタ性能を有する強誘電体キャパシタが、歩留り良く安定して形成される。さらに、スパッタ法を用いた強誘電体層の形成後に行われる第１の急速加熱アニール処理の混合ガス中の酸素ガスを１．２５体積％以上とすることにより、そのような所定のキャパシタ性能を有する強誘電体キャパシタが、より安定して形成される。
【００１５】
また、本発明では、強誘電体キャパシタを有する半導体装置の製造方法において、トランジスタが形成された基板の上に形成された絶縁層上に酸化アルミニウム膜と白金膜との積層構造からなる下部電極層を形成する工程と、スパッタ法を用い、前記基板が載置されたステージの温度を３５℃以下に制御して、前記下部電極層上にＰＺＴからなる強誘電体層を形成する工程と、前記強誘電体層の形成後に、不活性ガスと１．２５体積％以上の酸素ガスとの混合ガスの環境で第１の急速加熱アニール処理を行う工程と、前記第１の急速加熱アニール処理後の前記強誘電体層上に酸化イリジウムからなる第１の上部電極層を形成する工程と、前記第１の上部電極層の形成後に、第２の急速加熱アニール処理を行う工程と、前記第２の急速加熱アニール処理後の前記第１の上部電極層上に酸化イリジウムからなる第２の上部電極層を形成する工程と、前記第２の上部電極層の形成後に、前記第１，第２の上部電極層と、前記強誘電体層と、前記下部電極層とをパターニングして強誘電体キャパシタを形成する工程と、を有することを特徴とする半導体装置の製造方法が提供される。
【００１６】
このような半導体装置の製造方法によれば、トランジスタが形成された基板上に、絶縁層を介して、酸化アルミニウム膜と白金膜との積層構造からなる下部電極層を形成し、その下部電極層上にスパッタ法を用いてＰＺＴからなる強誘電体層を形成する際、その基板が載置されるステージの温度が３５℃以下に制御される。これにより、最終的に得られる強誘電体層の所定の結晶面の配向率を向上させることが可能になり、所定のキャパシタ性能を有する強誘電体キャパシタを備えた半導体装置が、歩留り良く安定して形成される。さらに、スパッタ法を用いた強誘電体層の形成後に行われる第１の急速加熱アニール処理の混合ガス中の酸素ガスを１．２５体積％以上とすることにより、そのような半導体装置が、より安定して形成される。
【発明の効果】
【００１７】
本発明では、スパッタ法を用いてＰＺＴからなる強誘電体層を形成する際、そのステージ温度を３５℃以下に制御し、その後に行われる第１の急速加熱アニール処理時の混合ガス中の酸素ガスを１．２５体積％以上にするようにした。これにより、最終的に得られる強誘電体層の所定の結晶面の配向率を向上させ、所定のキャパシタ性能を有する強誘電体キャパシタを歩留り良く安定して形成することが可能になる。また、これにより、強誘電体キャパシタを有する半導体装置が安定して量産可能になる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施の形態を、図面を参照して詳細に説明する。
図２はＦｅＲＡＭの一例の要部断面模式図である。なお、図２には、１Ｔ１ＣタイプＦｅＲＡＭのメモリセル領域のみを図示し、その他の周辺回路領域についてはその図示を省略している。
【００１９】
ＦｅＲＡＭ１は、データを保持する強誘電体キャパシタ２とそれにアクセスするＭＯＳ（Metal Oxide Semiconductor）トランジスタ３を備えている。
ＭＯＳトランジスタ３は、例えばｐ型のシリコン（Ｓｉ）基板４を用い、フィールド酸化膜等の素子分離領域５で画定された、例えばｐ型のウェル４ａ内に形成されている。Ｓｉ基板４上には、ゲート絶縁膜６を介して、ＦｅＲＡＭ１のワード線として機能するゲート電極７が形成されている。ゲート電極７の表層部には、タングステン（Ｗ）シリサイド等からなるシリサイド層７ａが形成されている。ゲート電極７の両側には、酸化シリコン（ＳｉＯ2）等からなる側壁絶縁膜８ａ，８ｂが形成されている。また、ゲート電極７の両側のＳｉ基板４内には、ＬＤＤ（Lightly Doped Drain）構造を有する、例えばｎ型の不純物拡散領域９ａ，９ｂが形成されている。これにより、例えばｎチャネル型のＭＯＳトランジスタ３が構成される。
【００２０】
このようなＭＯＳトランジスタ３は、酸窒化シリコン（ＳｉＯＮ）等からなるカバー膜１０で覆われ、その上には、ＳｉＯ2等からなる第１の層間絶縁膜１１が形成されている。この第１の層間絶縁膜１１上に、強誘電体キャパシタ２が形成されている。
【００２１】
強誘電体キャパシタ２は、雛壇状にパターニングされた下部電極層１２、強誘電体層１３および上部電極層１４により構成されている。下部電極層１２は、酸化アルミニウム（Ａｌ2Ｏ3）膜１２ａ上に白金（Ｐｔ）膜１２ｂが積層された構造を有している。なお、下部電極層１２は、イリジウム（Ｉｒ）、ルテニウム（Ｒｕ）、酸化ルテニウム（ＲｕＯ2）またはルテニウム酸ストロンチウム（ＳｒＲｕＯ3）、その他導電性酸化物の膜、もしくはそれらの膜を適当に組み合わせて積層した構造とすることもできる。ただし、モフォロジーや生産性等を考慮すると、下部電極層１２には、Ａｌ2Ｏ3膜１２ａとＰｔ膜１２ｂの積層構造を用いることが好ましい。また、強誘電体層１３は、ＰＺＴを用いて形成される。上部電極層１４は、酸化イリジウム（ＩｒＯx）膜を用いて形成される。
【００２２】
強誘電体キャパシタ２上には、Ａｌ2Ｏ3、ＰＺＴ、窒化シリコン（ＳｉＮ）またはＳｉＯＮ等からなるキャパシタ保護絶縁膜１５が形成されている。そして、このキャパシタ保護絶縁膜１５および第１の層間絶縁膜１１上に、ＳｉＯ2等からなる第２の層間絶縁膜１６が形成されている。
【００２３】
ＭＯＳトランジスタ３の不純物拡散領域９ａ，９ｂにはそれぞれ、第２の層間絶縁膜１６、第１の層間絶縁膜１１およびカバー膜１０を貫通するコンタクトホールに形成された、チタン（Ｔｉ）と窒化チタン（ＴｉＮ）等からなるグルー膜１７ａ，１７ｂおよびＷ等からなる導電性プラグ１８ａ，１８ｂが電気的に接続されている。また、同様に、強誘電体キャパシタ２の下部電極層１２には、第２の層間絶縁膜１６を貫通するコンタクトホールに形成された、Ｔｉ，ＴｉＮ等からなるグルー膜１７ｃおよびＷ等からなる導電性プラグ１８ｃが電気的に接続されている。
【００２４】
グルー膜１７ａ，１７ｂ，１７ｃおよび導電性プラグ１８ａ，１８ｂ，１８ｃの上には、例えばＴｉＮ、アルミニウム（Ａｌ）、Ｔｉ、ＴｉＮを順に積層した構造を有する配線層１９ａ，１９ｂ，１９ｃが形成されている。このうち、ＭＯＳトランジスタ３の不純物拡散領域９ｂに電気的に接続されている配線層１９ｂは、第２の層間絶縁膜１６を貫通するコンタクトホールを介して、強誘電体キャパシタ２の上部電極層１４に電気的に接続されている。
【００２５】
このような構成を有するＦｅＲＡＭ１は、例えば、次の図１に示すようなフローで形成することができる。
図１はＦｅＲＡＭの形成フローの一例を示す図である。
【００２６】
まず、常法に従い、素子分離領域５で画定された素子領域に、ウェル４ａ、ゲート絶縁膜６、ゲート電極７、シリサイド層７ａ、側壁絶縁膜８ａ，８ｂおよび不純物拡散領域９ａ，９ｂを形成して、ＭＯＳトランジスタ３を形成する（ステップＳ１）。
【００２７】
次いで、ＭＯＳトランジスタ３を形成した基板上に、例えばＳｉＯＮ等をＣＶＤ（Chemical Vapor Deposition）法を用いて堆積し、カバー膜１０を形成する（ステップＳ２）。
【００２８】
次いで、カバー膜１０上に、膜厚約１０００ｎｍのＳｉＯ2を、ＴＥＯＳガスを用いたＣＶＤ法により堆積し、ＣＭＰ（Chemical Mechanical Polishing）により平坦化を行って、第１の層間絶縁膜１１を形成する（ステップＳ３）。
【００２９】
その後、窒素（Ｎ2）雰囲気中、約６５０℃、約３０分間のアニールで脱ガスを行う（ステップＳ４）。
次いで、脱ガス後の第１の層間絶縁膜１１上の全面に、Ａｌ2Ｏ3膜１２ａとＰｔ膜１２ｂをこの順で堆積して下部電極層１２を形成する（ステップＳ５）。
【００３０】
下部電極層１２を構成するＡｌ2Ｏ3膜１２ａは、ＤＣスパッタ法を用い、第１の層間絶縁膜１１上に膜厚５ｎｍ〜１００ｎｍ、例えば膜厚約２０ｎｍで堆積する。このようにして形成されるＡｌ2Ｏ3膜は、アモルファス状態である。なお、１ｓｃｃｍ＝１ｍｌ／ｍｉｎ（０℃，１０１．３ｋＰａ）である。
【００３１】
下部電極層１２を構成するＰｔ膜１２ｂは、ＤＣスパッタ法を用い、Ａｌ2Ｏ3膜１２ａ上に膜厚５０ｎｍ〜３００ｎｍ、例えば膜厚約１５５ｎｍで堆積する。Ｐｔ膜１２ｂは、（１１１）面が優先的に配向する条件で形成する。
【００３２】
このようにしてＡｌ2Ｏ3膜１２ａとＰｔ膜１２ｂを順次堆積することにより、まず第１の層間絶縁膜１１上の全面に、下部電極層１２を形成する。
次いで、形成した下部電極層１２上に、ＲＦスパッタ法を用いて、膜厚１００ｎｍ〜３００ｎｍ、例えば膜厚約１５０ｎｍのＰＺＴ層（Ｐｂ／（Ｚｒ＋Ｔｉ）＝１．１１６〜１．１４６）を堆積し、強誘電体層１３を形成する（ステップＳ６）。堆積されるＰＺＴ層は、アモルファス状態である。
【００３３】
このステップＳ６の強誘電体層１３の形成プロセスにおいては、ＰＺＴ層を堆積する際、基板を載置するステージの温度を２０℃〜８０℃、好ましくは２０℃〜３５℃に設定する。このようなステージ温度でＰＺＴ層の堆積を行うことにより、最終的に得られるＰＺＴ層の結晶を所定の配向に制御することが可能になる。なお、ＰＺＴ層堆積時のステージ温度とＰＺＴ層の結晶配向性との関係については後述する。
【００３４】
次いで、堆積したアモルファス状態のＰＺＴ層を結晶化するため、ランプアニール装置等を用い、１回目の急速加熱アニール（Rapid Thermal Anneal，ＲＴＡ）処理（第１のＲＴＡ処理）を行う（ステップＳ７）。
【００３５】
この第１のＲＴＡ処理は、所定分圧の酸素（Ｏ2）ガスとアルゴン（Ａｒ）ガスの混合ガスの雰囲気中、５００℃〜６００℃、例えば約５６３℃で、約９０秒間の条件で行う。このＲＴＡ処理時の混合ガス中のＯ2ガスは、０．１体積％〜５０体積％とすれば、アモルファス状態のＰＺＴ層を結晶化することが可能である。ただし、一定値以上のスイッチング電荷量Ｑswを示す強誘電体キャパシタ２を得るためには、第１のＲＴＡ処理時のＯ2ガス量を約１体積％〜約５体積％とすることが好ましい。
【００３６】
このステップＳ７の第１のＲＴＡ処理では、処理時のＯ2ガス量が、最終的に得られるＰＺＴ層の結晶配向性に大きな影響を及ぼすため、所定の配向が優先して得られるように、そのＯ2ガス量を制御する。なお、この第１のＲＴＡ処理時のＯ2ガス量と、同じくＰＺＴ層の結晶配向性に影響を及ぼす上記ＰＺＴ層堆積時のステージ温度との関係については後述する。
【００３７】
次いで、第１のＲＴＡ処理後の強誘電体層１３上の全面に、ＤＣスパッタ法を用い、まず上部電極層１４の一部（第１の上部電極層）となる、膜厚約５０ｎｍのＩｒＯx膜を堆積する（ステップＳ８）。
【００３８】
次いで、２回目のＲＴＡ処理（第２のＲＴＡ処理）を、Ｏ2／Ａｒ混合ガス（Ｏ2ガス約１体積％、残りはＡｒガス）雰囲気中、約７０８℃、約２０秒間の条件で行う（ステップＳ９）。
【００３９】
次いで、先にステップＳ８で形成した上部電極層１４の一部の上の全面に、膜厚約２００ｎｍのＩｒＯx膜を堆積し、ステップＳ８で堆積したＩｒＯx膜との合計膜厚が約２５０ｎｍとなるように、上部電極層１４の残りの部分（第２の上部電極層）を形成する（ステップＳ１０）。なお、第２の上部電極層を形成する際には、第１の上部電極層を構成するＩｒＯx膜が第２の上部電極層を構成するＩｒＯx膜に比べて酸化度が低くなるように形成してもよい。その場合、第１，第２の上部電極層を構成するＩｒＯx膜のＯ組成比ｘは、必ずしも一致しない。
【００４０】
次いで、上部電極層１４および強誘電体層１３を順に所定の形状にパターニングする（ステップＳ１１）。その際、上部電極層１４のパターニング後、強誘電体層１３をパターニングする際には、強誘電体層１３を、上部電極層１４の直下だけでなく、その周辺にも残すようにする。
【００４１】
次いで、スパッタ法を用い、全面にＡｌ2Ｏ3、ＰＺＴ、ＳｉＮあるいはＳｉＯＮ等を膜厚２０ｎｍ〜５０ｎｍで堆積し、キャパシタ保護絶縁膜１５を形成する（ステップＳ１２）。
【００４２】
次いで、キャパシタ保護絶縁膜１５および下部電極層１２を所定の形状にパターニングする（ステップＳ１３）。これにより、下部電極層１２、強誘電体層１３および上部電極層１４の積層構造を有する強誘電体キャパシタ２が構成される。
【００４３】
次いで、全面に第２の層間絶縁膜１６を形成する（ステップＳ１４）。第２の層間絶縁膜１６は、例えば、ＴＥＯＳガスを用いたＣＶＤ法により、まず膜厚約１０００ｎｍでＳｉＯ2膜を堆積した後、ＣＭＰを行い、その最終膜厚を約３００ｎｍとする。
【００４４】
次いで、不純物拡散領域９ａ，９ｂおよび下部電極層１２に通じるコンタクトホールを形成し、例えば、スパッタ法を用いて膜厚約２０ｎｍのＴｉ膜および膜厚約５０ｎｍのＴｉＮ膜を形成した後、ＣＶＤ法を用いてＷ膜を形成してコンタクトホールを埋め込む。そして、ＣＭＰによってそれらの膜を第２の層間絶縁膜１６の表面まで除去し、コンタクトホールにグルー膜１７ａ，１７ｂ，１７ｃおよび導電性プラグ１８ａ，１８ｂ，１８ｃを形成する（ステップＳ１５）。
【００４５】
次いで、上部電極層１４に通じるコンタクトホールを形成した後、全面に、例えば、膜厚約１５０ｎｍのＴｉＮ膜、膜厚約５００ｎｍのＡｌ膜、膜厚約５ｎｍのＴｉ膜および膜厚約１００ｎｍのＴｉＮ膜を順に堆積し、これをパターニングすることによって、配線層１９ａ，１９ｂ，１９ｃを形成する（ステップＳ１６）。
【００４６】
以上の工程により、図２に示したような構成を有するＦｅＲＡＭ１が完成される。
ここで、上記ステップＳ６のＰＺＴ層堆積時のステージ温度、および上記ステップＳ７の第１のＲＴＡ処理時のＯ2ガス量について、より詳細に説明する。
【００４７】
まず、ＰＺＴ層堆積時のステージ温度とＰＺＴ層の結晶配向性との関係について説明する。
図３はＰＺＴ層堆積時のステージ温度とＰＺＴ（２２２）面の配向率との関係を示す図、図４はＰＺＴ層堆積時のステージ温度とＰＺＴ（１０１）面の配向強度との関係を示す図である。
【００４８】
ＰＺＴ層は、（００１）面を配向させたときに分極値が最大になるが、ＦｅＲＡＭ１の生産性の観点からは、（００１）面よりも配向させやすく、また、スイッチング方向が反転電界に対して４５°の角度をなして比較的大きな分極値が得られる（１１１）面（（２２２）面）を優先配向させる方が好ましい。
【００４９】
そこで、下部電極層の形成後に、ステージ温度を３５℃，５０℃，６５℃，８０℃，９５℃，１１０℃と変化させてＰＺＴ層の堆積を行い、第１のＲＴＡ処理、上部電極層の一部の形成、および第２のＲＴＡ処理まで行って、ＰＺＴ層の結晶配向性を評価した。ＰＺＴ層の結晶配向性は、Ｘ線回折装置（X-Ray Diffraction，ＸＲＤ）による回折ピーク測定から、各回折ピークの積分強度を用いて算出したＰＺＴ（２２２）面の配向率によって評価した。ＰＺＴ（２２２）面の配向率の算出結果を図３に示す。また、ＰＺＴ（２２２）面によって得られる分極値を低下させる一因となるＰＺＴ（１０１）面の配向強度（積分強度）を図４に示す。なお、このＰＺＴ層の結晶配向性の評価に当たり、各試料間では、ＰＺＴ層堆積時のステージ温度を上記のように変化させたことを除き、その他の条件、すなわち、下部電極層の形成、第１のＲＴＡ処理、上部電極層の一部の形成、および第２のＲＴＡ処理の条件は同じにした。
【００５０】
図３より、ＰＺＴ（２２２）面の配向率は、ＰＺＴ層堆積時のステージ温度が高い方が低くなる傾向が見られた。また、図４より、ＰＺＴ（１０１）面の配向強度は、ＰＺＴ層堆積時のステージ温度が高くなるのに伴い、増加していく傾向が見られた。このことから、ＰＺＴ層堆積時のステージ温度を低めに制御することで、結晶化の際、ＰＺＴ（１０１）面の生成を抑制することが可能になると言える。
【００５１】
このようにＰＺＴ層の結晶配向性に影響するＰＺＴ層堆積時のステージ温度が、ＦｅＲＡＭの歩留りおよびリテンションに与える影響について調べた結果を図５に示す。
図５はＰＺＴ層堆積時のステージ温度とＦｅＲＡＭの歩留りおよびリテンション不良発生率の関係を示す図である。
【００５２】
ここで、歩留りおよびリテンションを評価するＦｅＲＡＭは、図１に示した形成フローに従って形成した。ただし、ＰＺＴ層堆積時のステージ温度は、３５℃，５０℃，６５℃，８０℃，９５℃，１１０℃と変化させた。各ステージ温度におけるＰＺＴ層の堆積には、プロセス的に厳しい、ＰＺＴターゲットライフ末期（ＰＺＴターゲットライフが３００ｋＷｈ程度のとき）のＰＺＴターゲットを用いた。ＦｅＲＡＭを形成するに当たり、ＰＺＴ層堆積時のステージ温度を上記のように変化させたことを除き、その他の条件は同じにした。
【００５３】
図５より、ＦｅＲＡＭの歩留りは、ＰＺＴ層堆積時のステージ温度が高くなるのに伴って低下する傾向が見られた。また、リテンション不良発生率は、ＰＺＴ層堆積時のステージ温度が高くなるのに伴って増加する傾向が見られた。すなわち、ＰＺＴ層堆積時のステージ温度を高くすると、リテンション不良が発生しやすくなり、その結果、ＦｅＲＡＭの歩留りが低下することになる。
【００５４】
以上、図３〜図５に示したように、ＰＺＴ層堆積時のステージ温度を低めに制御することにより、ＰＺＴ（１０１）面の生成を抑制してＰＺＴ（１１１）面の配向率を高めることができ、それにより、所定の性能を有する多数の強誘電体キャパシタをより均質に形成することが可能になる。その結果、リテンション不良の発生を抑え、ＦｅＲＡＭの歩留りを向上させることができるようになる。
【００５５】
続いて、ＰＺＴ層堆積時のステージ温度と第１のＲＴＡ処理時のＯ2ガス量との関係について説明する。
リテンション不良の発生率は、ＰＺＴ層堆積時のステージ温度のほか、その堆積後に行われる第１のＲＴＡ処理条件にも影響され、特に第１のＲＴＡ処理時のＯ2ガス量に敏感に影響される。
【００５６】
図６はＰＺＴ層堆積時のステージ温度と第１のＲＴＡ処理時のＯ2ガス量を変化させたときのＰＺＴ（１０１）面の配向強度の測定結果を示す図、図７はＰＺＴ層堆積時のステージ温度とＰＺＴ（１０１）面の配向率との関係を示す図である。
【００５７】
なお、前述のように、ＰＺＴ（１０１）面は、ＰＺＴ（１１１）面によって得られる分極値を低下させる一因となるため、リテンション不良の発生を抑えてＦｅＲＡＭの歩留りを向上させるためには、その生成を抑えることが望ましい。
【００５８】
ここでは、下部電極層形成後のＰＺＴ層堆積時のステージ温度を２０℃，３５℃，５０℃，６５℃，８０℃と変化させ、各ステージ温度で堆積されたＰＺＴ層に対して行う第１のＲＴＡ処理時のＯ2ガス量（Ａｒガスとのトータル流量２０００ｓｃｃｍ）を、０．５体積％（１０ｓｃｃｍ），１．２５体積％（２５ｓｃｃｍ），２．０体積％（４０ｓｃｃｍ），２．７５体積％（５５ｓｃｃｍ），３．５体積％（７０ｓｃｃｍ）と変化させた。なお、この第１のＲＴＡ処理において、温度は約５６３℃、時間は９０秒間とした。その後、上部電極層の一部を形成し、第２のＲＴＡ処理まで行い、ＸＲＤを用いてＰＺＴ（１０１）面の配向強度および配向率を求めた。なお、各試料間では、ＰＺＴ層堆積時のステージ温度と第１のＲＴＡ処理時のＯ2ガス量を変化させたことを除き、その他の条件、すなわち、下部電極層の形成、第１のＲＴＡ処理の温度および時間、上部電極層の一部の形成、並びに第２のＲＴＡ処理の条件は同じにした。
【００５９】
第１のＲＴＡ処理後に得られるＰＺＴ層におけるＰＺＴ（１０１）面の配向強度が、図６の点線枠内に示したようなレベルであれば、リテンション不良の発生を低く抑えることが可能である。
【００６０】
図６より、第１のＲＴＡ処理時のＯ2ガス量を２．０体積％（４０ｓｃｃｍ）以上とすると、それに先立って行われるＰＺＴ層堆積時のステージ温度を８０℃まで上昇させた場合でも、ＰＺＴ（１０１）面の生成が効果的に抑制された。
【００６１】
第１のＲＴＡ処理時のＯ2ガス量を１．２５体積％（２５ｓｃｃｍ）とすると、ＰＺＴ層堆積時のステージ温度が３５℃以下であれば、ＰＺＴ（１０１）面の生成が効果的に抑制された。ただし、ＰＺＴ層堆積時のステージ温度が５０℃以上になると、よりはっきりとＰＺＴ（１０１）面の生成が認められるようになった。
【００６２】
第１のＲＴＡ処理時のＯ2ガス量を０．５体積％（１０ｓｃｃｍ）とした場合には、ＰＺＴ層堆積時のステージ温度の低下に伴うＰＺＴ（１０１）面の生成抑制効果は認められるものの、その生成を少なく抑えることはできなくなった。
【００６３】
この図６の結果から、第１のＲＴＡ処理時のＯ2ガス量が１．２５体積％（２５ｓｃｃｍ）〜２．７５体積％（５５ｓｃｃｍ）でのＰＺＴ層堆積時のステージ温度とＰＺＴ（１０１）面の配向率をグラフ化したものが図７になる。
【００６４】
図７より、ＰＺＴ層堆積時のステージ温度が５０℃以上では、ＰＺＴ（１０１）面の生成量が比較的広い範囲でばらつくが、ＰＺＴ層堆積時のステージ温度が３５℃以下では、ＰＺＴ（１０１）面の生成が確実に抑制される。これは、この図７にさらに図６に示したＯ2ガス量３．５体積％（７０ｓｃｃｍ）のときの各ステージ温度での配向率を加えたとしても同様である。
【００６５】
換言すれば、ＦｅＲＡＭの製造過程において、第１のＲＴＡ処理時のＯ2ガス量が、例えば１．２５体積％（２５ｓｃｃｍ）〜２．７５体積％（５５ｓｃｃｍ）の範囲、あるいはもっと広い１．２５体積％（２５ｓｃｃｍ）〜３．５体積％（７０ｓｃｃｍ）の範囲で変動したとしても、それに先立って行われるＰＺＴ層堆積時のステージ温度が３５℃以下であれば、ＰＺＴ（１０１）面の生成を抑制してＰＺＴ（１１１）面の配向率を高めることが可能になる。それにより、リテンション不良の発生を抑制し、歩留りを高くすることが可能になる。
【００６６】
このように、ＰＺＴ層堆積時のステージ温度を３５℃以下とすることにより、プロセスマージンを拡大することが可能になり、第１のＲＴＡ処理のプロセス変動に対して安定なプロセスの構築が可能になる。
【００６７】
その結果、ＦｅＲＡＭの量産に当たって複数のアニール装置やスパッタ装置を用いる場合には、異なる装置間のプロセスマージンに差が存在しても、それら装置等の状態管理や条件調整が行いやすくなる。また、生産量を拡大する場合や、さらに装置を導入する場合でも、所定の性能を有するＦｅＲＡＭを安定して量産することが可能になる。
【００６８】
なお、ＰＺＴ層堆積時のステージ温度を制御する手法は、１Ｔ１ＣタイプのＦｅＲＡＭ形成に適用すれば非常に効果的であるが、２Ｔ２ＣタイプのＦｅＲＡＭ形成にも同様に適用可能である。また、この手法は、適用されるデザインルールによらず、いずれのデザインルールを採用した場合にも、同様に適用可能である。
【００６９】
また、ここでは強誘電体キャパシタの強誘電体層にＰＺＴを用いた場合を例にして述べたが、ＰＺＴに替えて、ランタン（Ｌａ）をドープしたＰＺＴを用いた場合にも、その堆積時のステージ温度を制御することにより、上記のような効果を得ることが可能である。
【図面の簡単な説明】
【００７０】
【図１】ＦｅＲＡＭの形成フローの一例を示す図である。
【図２】ＦｅＲＡＭの一例の要部断面模式図である。
【図３】ＰＺＴ層堆積時のステージ温度とＰＺＴ（２２２）面の配向率との関係を示す図である。
【図４】ＰＺＴ層堆積時のステージ温度とＰＺＴ（１０１）面の配向強度との関係を示す図である。
【図５】ＰＺＴ層堆積時のステージ温度とＦｅＲＡＭの歩留りおよびリテンション不良発生率の関係を示す図である。
【図６】ＰＺＴ層堆積時のステージ温度と第１のＲＴＡ処理時のＯ2ガス量を変化させたときのＰＺＴ（１０１）面の配向強度の測定結果を示す図である。
【図７】ＰＺＴ層堆積時のステージ温度とＰＺＴ（１０１）面の配向率との関係を示す図である。
【図８】１Ｔ１Ｃタイプ０．３５μｍＦｅＲＡＭ製造時のプロセス変動と良品数の関係を示す図である。
【符号の説明】
【００７１】
１  ＦｅＲＡＭ
２  強誘電体キャパシタ
３  ＭＯＳトランジスタ
４  Ｓｉ基板
４ａ  ウェル
５  素子分離領域
６  ゲート絶縁膜
７  ゲート電極
７ａ  シリサイド層
８ａ，８ｂ  側壁絶縁膜
９ａ，９ｂ  不純物拡散領域
１０  カバー膜
１１  第１の層間絶縁膜
１２  下部電極層
１２ａ  Ａｌ2Ｏ3膜
１２ｂ  Ｐｔ膜
１３  強誘電体層
１４  上部電極層
１５  キャパシタ保護絶縁膜
１６  第２の層間絶縁膜
１７ａ，１７ｂ，１７ｃ  グルー膜
１８ａ，１８ｂ，１８ｃ  導電性プラグ
１９ａ，１９ｂ，１９ｃ  配線層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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