(57)【要約】【課題】オペアンプ数を増加することなくフィルタ次数を切り替え回路面積を縮小でき、消費電流を軽減できる。【解決手段】減算器１２１と積分器７１と減算器１２２と積分器７２と量子化器６５とＤＡ変換器６６とを含むデルタシグマ変調器において、フィードバック回路Ｆ１は、ＤＡ変換器６６からの信号電荷を異なるサンプリング期間で保持する電荷保持回路３０１，３０２を有し、フィードバック量を変更可能であり各電荷保持回路３０１，３０２からの信号を減算器１２２に出力する。フィードバック回路Ｆ２は、積分器７２からの信号の電荷を異なるサンプリング期間で保持する電荷保持回路４０１，４０２を有し、フィードバック量を変更可能であり各電荷保持回路４０１，４０２からの信号を減算器１２１に出力する。コントローラ１０は、フィードバック回路Ｆ１，Ｆ２のフィードバック量を変更してフィルタ特性のフィルタ次数を切り替える。【選択図】図１
2008205923.tif 000002
【特許請求の範囲】
【請求項１】
入力される第１の入力信号から入力される第２の入力信号を減算して、減算結果のアナログ信号を出力する第１の減算手段と、
上記第１の減算手段から出力されるアナログ信号を積分して、積分されたアナログ信号を出力する第１の積分手段と、
上記第１の積分手段から出力されるアナログ信号から、入力される第３のアナログ信号及び第４のアナログ信号を減算して、減算結果のアナログ信号を出力する第２の減算手段と、
上記第２の減算手段から出力されるアナログ信号を積分して、積分されたアナログ信号を出力する第２の積分手段と、
上記第２の積分手段から出力されるアナログ信号をディジタル信号に量子化して出力する量子化手段と、
上記量子化手段から出力されるディジタル信号をアナログ信号にＤＡ変換して出力するＤＡ変換手段と、
上記ＤＡ変換手段から出力されるアナログ信号の電荷を互いに異なるサンプリング期間でそれぞれ保持する複数の第１の電荷保持回路を有し、当該アナログ信号のフィードバック量を変更可能であって上記各第１の電荷保持回路からのアナログ信号を第３のアナログ信号として上記第２の減算手段に出力する第１のフィードバック回路と、
上記第２の積分手段から出力されるアナログ信号の電荷を互いに異なるサンプリング期間でそれぞれ保持する複数の第２の電荷保持回路を有し、当該アナログ信号のフィードバック量を変更可能であって上記各第２の電荷保持回路からのアナログ信号を第４のアナログ信号として上記第２の減算手段に出力する第２のフィードバック回路とを備えたデルタシグマ変調器であって、
上記第１と第２のフィードバック回路のフィードバック量を変更することにより、当該デルタシグマ変調器のフィルタ特性のフィルタ次数を切り替える制御手段を備えたことを特徴とするデルタシグマ変調器。
【請求項２】
上記第１と第２のフィードバック回路は、ゼロ点シフトを行うフィルタ特性と、行わないフィルタ特性とを上記制御手段によるフィルタ次数の切り替えにより切り替えられるように構成されたことを特徴とする請求項１記載のデルタシグマ変調器。
【請求項３】
上記第１と第２のフィードバック回路の各電荷保持回路をダブルサンプリングタイミングで動作させることを特徴とする請求項２記載のデルタシグマ変調器。
【請求項４】
上記第１と第２のフィードバック回路は、基本クロックを発生する基本クロック発生回路と、上記基本クロックからｎサンプル分（ｎは２以上の自然数である。）の期間だけ遅延されたｎ遅延クロック信号を発生するｎ遅延クロック発生回路とを備え、
上記ｎ遅延クロック発生回路は、上記基本クロック発生回路から出力される基本クロックと、基本クロックのｎ分周クロックとを合成することによりｎ遅延クロックを発生し、
上記制御手段は、上記フィルタ次数の切り替えに応じて、上記ｎ遅延クロック発生回路の動作を切り替えることを特徴とする請求項２記載のデルタシグマ変調器。
【請求項５】
上記制御手段は、入力される、フィルタ次数を示すＮビットのフィルタ次数制御信号をＮ個の１ビットスイッチ制御信号に変換して上記第１と第２のフィードバック回路に出力することにより、上記第１と第２のフィードバック回路のフィードバック量を変更して当該デルタシグマ変調器のフィルタ特性のフィルタ次数を切り替えることを特徴とする請求項２記載のデルタシグマ変調器。
【請求項６】
上記制御手段は、上記フィルタ次数制御信号に応じて上記第１と第２の積分手段へのバイアス電流を変更することを特徴とする請求項２記載のデルタシグマ変調器。
【請求項７】
上記量子化手段は、ラッチコンパレータにより構成されたことを特徴とする請求項１乃至６記載のデルタシグマ変調器。
【請求項８】
上記制御手段は、上記フィルタ次数制御信号に応じて上記量子化手段の量子化ビット数を変更することを特徴とする請求項７記載のデルタシグマ変調器。
【請求項９】
上記第１と第２の電荷保持回路はスイッチトキャパシタ回路により構成されたことを特徴とする請求項２記載のデルタシグマ変調器。
【請求項１０】
上記スイッチトキャパシタ回路は、
ＭＯＳトランジスタスイッチと、
上記ＭＯＳトランジスタスイッチの出力側にドレイン及びソースが接続されたＭＯＳトランジスタからなるダミースイッチと、
キャパシタとを備え、
上記ダミースイッチのゲート面積が上記ＭＯＳトランジスタスイッチのゲート面積の半分となるように上記ダミースイッチ及び上記ＭＯＳトランジスタスイッチとを構成し、
上記制御手段は、上記ダミースイッチと、上記ＭＯＳトランジスタスイッチとを同一のタイミングでオフするように制御することを特徴とする請求項９記載のデルタシグマ変調器。
【請求項１１】
上記ＭＯＳトランジスタスイッチと、上記ダミースイッチとは、ＣＭＯＳトランジスタで構成されたことを特徴とする請求項１０記載のデルタシグマ変調器。
【請求項１２】
上記キャパシタは、絶縁体を１対の金属配線で挟設して構成されたことを特徴とする請求項１０又は１１記載のデルタシグマ変調器。
【請求項１３】
入力されるディジタル信号をオーバーサンプリングするオーバーサンプリング手段と、
請求項１乃至１２のうちのいずれか１つに記載のデルタシグマ変調器を含み、上記オーバーサンプリングされた信号をノイズシェーパするノイズシェーパ手段と、
上記ノイズシェーパされた信号を低域通過ろ波して出力する低域通過ろ波手段とを備えたことを特徴とするデルタシグマＤＡ変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば高速クロック動作でかつ高い信号対雑音電力比（ＳＮＲ：Signal to Noise Ratio）を必要とする無線受信機に用いられるデルタシグマＡＤ変換装置に関する。
【背景技術】
【０００２】
アナログ信号をディジタル信号に変換することにより、信号の伝送と処理を、容易、かつ効率的にすることができる。従って、携帯電話等で使用される無線受信機では、アナログ／ディジタル変換器は重要な機能である。近年の通信方式のブロードバンド化に伴うデータの高速化に伴い、ＡＤ変換器においても、低消費電力かつ高速クロック動作及び高ＳＮＲを同時に実現する必要性があり、もともと測定器等で使用されていた高ＳＮＲを実現しやすいデルタシグマＡＤ変換器の動作クロックの高速化が行われるようになってきた。
【０００３】
図１７は、例えば特許文献１において開示された、第１の従来例に係る可変次数型デルタシグマ変調器の構成を示すブロック図である。図１７において、当該可変次数型デルタシグマ変調器は、複数のオペアンプから構成される積分器７１−７３と、１サンプル遅延器１０１−１０３，１１１−１１３と、演算増幅器８１−８３，９１−９３と、減算器１２１−１２５と、スイッチ６１，６２を含むフィードバック回路Ｆ１１と、フィードバック回路Ｆ１２と、量子化器６５と、ディジタル／アナログ変換器（以下、ＤＡ変換器（ＤＡＣ）という。）６６と、スイッチ６１，６２のオン／オフを制御するコントローラ６０とを備えて構成される。この可変次数型デルタシグマ変調器においては、量子化器６５のディジタル出力信号がＤＡ変換器６６によりアナログ信号に変換され、フィードバック回路Ｆ１２を介して減算器１２１，１２２，１２４に供給される閉ループ構造を有する。ここで、複数のシステムに対応できるように、フィードバック回路Ｆ１２においてスイッチ６１，６２を設けて、フィルタ次数を切り替えるように構成されている。当該変調器のフィルタは、スイッチ６１，６２がともにオフとしたときに３次フィルタとなり、スイッチ６２のみをオンとしたときに２次フィルタとなる。
【０００４】
図１８は図１７の積分器７１，７２，７３の構成を示すブロック図である。図１８において、各積分器７１，７２，７３は公知の通り、減算器１３１と、１サンプル遅延器１３２とを備えて構成される時間積分器である。
【０００５】
図１９は、例えば特許文献１において開示された、第２の従来例に係る可変次数型デルタシグマ変調器の構成を示すブロック図である。図１９において、当該可変次数型デルタシグマ変調器は、複数の積分器７１−７５と、１サンプル遅延器１０１−１０５，１１１−１１４と、演算増幅器８１−８５，９１−９４と、減算器１２１−１２８と、スイッチ６１−６４を含むフィードバック回路Ｆ１１と、フィードバック回路Ｆ１２と、量子化器６５と、ディジタル／アナログ変換器（以下、ＤＡ変換器（ＤＡＣ）という。）６６と、スイッチ６１−６４のオン／オフを制御するコントローラ６０ａとを備えて構成される。当該変調器のフィルタは、スイッチ６１−６５がともにオンとしたときに最大５次フィルタとなる。
【０００６】
【特許文献１】特開２００４−０８０１５２号公報。
【非特許文献１】Jinseok Koh et al., "A 66dB DR 1.2V 1.2mW Single-Amplifier Double-Sampling 2nd-order ΔΣADC for WCDMA in 90nm CMOS", Solid-State Circuits Conference (SSCC) 2005, Digest of technical papers, Session 9, 9.3，pp.170-171, Vol. 1, February 6-10, 2005。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
第１及び第２の従来例においては、信号帯域が広帯域となるが、高次フィルタ特性のオペアンプでは、オペアンプ数が増加し消費電力が増大するとともに、回路面積が大幅に増大するという問題点があった。この問題点を解決するために、オペアンプ数を低減する方法として、オペアンプの多重化回路が非特許文献１において提案されている。
【０００８】
図２０は、例えば非特許文献１において開示された、第３の従来例に係るデルタシグマ変調器の構成を示すブロック図である。図２０において、当該デルタシグマ変調器においては、第１及び第２の従来例に比較して、フィードバック回路Ｆ１１は、演算増幅器１４１にてなるフィードバック回路と、演算増幅器１４２と１サンプル遅延器１５２にてなるフィードバック回路とを並列に接続して構成され、フィードバック回路Ｆ１２は、演算増幅器９１にてなるフィードバック回路と、演算増幅器９２と１サンプル遅延器１１２にてなるフィードバック回路とを並列に接続して構成される。すなわち、各フィードバック回路Ｆ１１，Ｆ１２において使用するオペアンプからなる積分器を多重化して構成されている。
【０００９】
図２０のデルタシグマ変調器において、フィードバック回路Ｆ１１がｎサンプリング前（ｎ遅延）（ここで、ｎは２以上の自然数である。）からサンプリング時点のｎ個の積分器出力信号を有する構成とし、フィードバック回路Ｆ１２がｎサンプリング前（ｎ遅延）からサンプリング時点のｎ個のＤＡ変換器出力信号を有する構成とし、これらのフィードバック回路Ｆ１１，Ｆ１２からの各フィードバック信号を、積分器７１の入力端子に接続される減算器１２１にフィードバックすることで、ｎ個の積分器で構成した場合と同等のローパスフィルタ特性を持たせ、ｎ次のノイズシェービング効果により高い信号対雑音電力比（ＳＮＲ）とすることが可能となる。
【００１０】
以上のように構成された第３の従来例に係るデルタシグマ変調器では、狭信号帯域で高い信号対雑音電力比（ＳＮＲ）を実現するには、１段目の演算増幅器８１のノイズを低減させるため、積分容量を大きくする必要がある。ここで、ｋＴ／Ｃノイズとは、積分容量が熱雑音をサンプリングするときに発生するノイズである。ここで、積分容量をＣｈとし、フィードバック回路の容量をＣｓとしたときに、各利得比（Ｃｓ／Ｃｈ）は一定のため、フィードバック回路容量Ｃｓを大きくする必要があり、消費電流を軽減することができないという問題点があった。
【００１１】
本発明の目的は以上の問題点を解決し、オペアンプ数を増加することなくフィルタ次数を切り替えられて回路面積を縮小でき、しかも消費電流を軽減できるデルタシグマ変調器及びそれを用いたデルタシグマＤＡ変換装置を提供することにある。
【課題を解決するための手段】
【００１２】
第１の発明に係るデルタシグマ変調器は、
入力される第１の入力信号から入力される第２の入力信号を減算して、減算結果のアナログ信号を出力する第１の減算手段と、
上記第１の減算手段から出力されるアナログ信号を積分して、積分されたアナログ信号を出力する第１の積分手段と、
上記第１の積分手段から出力されるアナログ信号から、入力される第３のアナログ信号及び第４のアナログ信号を減算して、減算結果のアナログ信号を出力する第２の減算手段と、
上記第２の減算手段から出力されるアナログ信号を積分して、積分されたアナログ信号を出力する第２の積分手段と、
上記第２の積分手段から出力されるアナログ信号をディジタル信号に量子化して出力する量子化手段と、
上記量子化手段から出力されるディジタル信号をアナログ信号にＤＡ変換して出力するＤＡ変換手段と、
上記ＤＡ変換手段から出力されるアナログ信号の電荷を互いに異なるサンプリング期間でそれぞれ保持する複数の第１の電荷保持回路を有し、当該アナログ信号のフィードバック量を変更可能であって上記各第１の電荷保持回路からのアナログ信号を第３のアナログ信号として上記第２の減算手段に出力する第１のフィードバック回路と、
上記第２の積分手段から出力されるアナログ信号の電荷を互いに異なるサンプリング期間でそれぞれ保持する複数の第２の電荷保持回路を有し、当該アナログ信号のフィードバック量を変更可能であって上記各第２の電荷保持回路からのアナログ信号を第４のアナログ信号として上記第２の減算手段に出力する第２のフィードバック回路とを備えたデルタシグマ変調器であって、
上記第１と第２のフィードバック回路のフィードバック量を変更することにより、当該デルタシグマ変調器のフィルタ特性のフィルタ次数を切り替える制御手段を備えたことを特徴とする。
【００１３】
上記デルタシグマ変調器において、上記第１と第２のフィードバック回路は、ゼロ点シフトを行うフィルタ特性と、行わないフィルタ特性とを上記制御手段によるフィルタ次数の切り替えにより切り替えられるように構成されたことを特徴とする。
【００１４】
また、上記デルタシグマ変調器において、上記第１と第２のフィードバック回路の各電荷保持回路をダブルサンプリングタイミングで動作させることを特徴とする。
【００１５】
さらに、上記デルタシグマ変調器において、上記第１と第２のフィードバック回路は、基本クロックを発生する基本クロック発生回路と、上記基本クロックからｎサンプル分（ｎは２以上の自然数である。）の期間だけ遅延されたｎ遅延クロック信号を発生するｎ遅延クロック発生回路とを備え、
上記ｎ遅延クロック発生回路は、上記基本クロック発生回路から出力される基本クロックと、基本クロックのｎ分周クロックとを合成することによりｎ遅延クロックを発生し、
上記制御手段は、上記フィルタ次数の切り替えに応じて、上記ｎ遅延クロック発生回路の動作を切り替えることを特徴とする。
【００１６】
またさらに、上記デルタシグマ変調器は、上記制御手段は、入力される、フィルタ次数を示すＮビットのフィルタ次数制御信号をＮ個の１ビットスイッチ制御信号に変換して上記第１と第２のフィードバック回路に出力することにより、上記第１と第２のフィードバック回路のフィードバック量を変更して当該デルタシグマ変調器のフィルタ特性のフィルタ次数を切り替えることを特徴とする。
【００１７】
また、上記デルタシグマ変調器は、上記制御手段は、上記フィルタ次数制御信号に応じて上記第１と第２の積分手段へのバイアス電流を変更することを特徴とする。
【００１８】
さらに、上記デルタシグマ変調器は、上記量子化手段は、ラッチコンパレータにより構成されたことを特徴とする。
【００１９】
ここで、上記制御手段は、上記フィルタ次数制御信号に応じて上記量子化手段の量子化ビット数を変更することを特徴とする。
【００２０】
また、上記デルタシグマ変調器において、上記第１と第２の電荷保持回路はスイッチトキャパシタ回路により構成されたことを特徴とする。
【００２１】
さらに、上記デルタシグマ変調器において、上記スイッチトキャパシタ回路は、
ＭＯＳトランジスタスイッチと、
上記ＭＯＳトランジスタスイッチの出力側にドレイン及びソースが接続されたＭＯＳトランジスタからなるダミースイッチと、
キャパシタとを備え、
上記ダミースイッチのゲート面積が上記ＭＯＳトランジスタスイッチのゲート面積の半分となるように上記ダミースイッチ及び上記ＭＯＳトランジスタスイッチとを構成し、
上記制御手段は、上記ダミースイッチと、上記ＭＯＳトランジスタスイッチとを同一のタイミングでオフするように制御することを特徴とする。
【００２２】
ここで、上記ＭＯＳトランジスタスイッチと、上記ダミースイッチとは、ＣＭＯＳトランジスタで構成されたことを特徴とする。
【００２３】
また、上記キャパシタは、絶縁体を１対の金属配線で挟設して構成されたことを特徴とする。
【００２４】
第２の発明に係るデルタシグマＤＡ変換装置は、
入力されるディジタル信号をオーバーサンプリングするオーバーサンプリング手段と、
請求項１乃至１２のうちのいずれか１つに記載のデルタシグマ変調器を含み、上記オーバーサンプリングされた信号をノイズシェーパするノイズシェーパ手段と、
上記ノイズシェーパされた信号を低域通過ろ波して出力する低域通過ろ波手段とを備えたことを特徴とする。
【発明の効果】
【００２５】
本発明に係るデルタシグマ変調器とそれを用いたデルタシグマＤＡ変換装置によれば、上記デルタシグマ変調器のフィルタ特性の切り替えを、上記フィードバック回路により多重化する次数を切り替えて行う。これにより、信号を増幅するオペアンプ数を増やすことなくフィルタ次数を切り替えられ回路面積が縮小できる。また、信号対雑音電力比（ＳＮＲ）特性を大幅に劣化させないように後段のオペアンプのセトリング精度を緩和し、消費電流を削減できる。すなわち、前段のオペアンプに入力されるｋＴ／Ｃノイズ、セトリング精度不足によるノイズは、デルタシグマＡＤ変換装置の特徴である信号帯域外にノイズをシフトする。従って、ノイズシェーピング効果が有効な後段オペアンプ以降において、信号対雑音電力比（ＳＮＲ）特性の劣化が許容できる範囲で電流を削減することができる。
【発明を実施するための最良の形態】
【００２６】
以下、本発明に係る実施形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。実施形態の説明に先立って、発明者による従来技術の考察と、それに基づいて発明者が発明した本発明の要旨を説明する。
【００２７】
図２１は、従来例に係るデルタシグマ変調器を備えたデルタシグマＡ／Ｄ変換装置からの出力信号におけるノイズの周波数特性を示すグラフである。ここで、デルタシグマＡ／Ｄ変換装置の積分器は、低域周波数成分のみを通過させ、高域周波数成分を遮断するローパスフィルタ特性を有するため、量子化器で発生する量子化雑音は、周波数特性に依存しない白色雑音であるが、アナログ積分器の作用により、低域周波数の雑音電力が高域周波数側に移り、信号周波数帯域内の雑音電力が低減される。この効果は一般的にノイズシェービング効果として知られている。
【００２８】
比較的狭い信号帯域ＢＷｎを有するシステムでは、図２１に示すように、ｋＴ／Ｃノイズは量子化ノイズよりも大きく、高い信号対雑音電力比（ＳＮＲ）を得るためには、ｋＴ／Ｃノイズを低減するために１段目のオペアンプ８１は容量Ｃｈ及び容量Ｃｓともに大きくする必要がある。また、フィルタ次数を大きくした場合、デルタシグマＡ／Ｄ変換装置を構成するループ利得が上がり、不安定となるのを抑えるために、入力利得を低くする必要がある結果、１段目のオペアンプ８１の入力容量Ｃｓを小さくするために、ｋＴ／Ｃノイズが増加する。そのため、狭信号帯域では、フィルタ次数は２次程度の低次フィルタにする必要がある。
【００２９】
一方、比較的広い信号帯域ＢＷｗを有するシステムでは、図２１に示すように、ｋＴ／Ｃノイズは量子化ノイズよりも小さく、ノイズの主要因は量子化ノイズのため、ノイズ減衰用に高次フィルタが必要となる。
【００３０】
図２２は、図１９のオペアンプ８１の出力信号におけるセトリング時間ｔに対するセトリング精度の特性を示すグラフである。ｎ次フィルタの場合、一般的に各オペアンプのセトリング精度は、１段目オペアンプの精度が十分であれば、２段目オペアンプ以降のセトリング精度は低く設定しても信号対雑音電力比（ＳＮＲ）に影響はないが、１つのオペアンプで多重化した際は、すべてのオペアンプ出力信号振幅が合成されているために、セトリング精度を低くできず、オペアンプの消費電流を改善することができない。これは、セトリング精度がオペアンプの出力信号振幅と消費電流と比例するためである。
【００３１】
図２２に示すように、オペアンプの出力信号のセトリング精度は、セトリング時間に対し指数関数的に改善する。例えば、９９％のセトリング精度を５％緩和するのに必要なセトリング時間ΔＴｂは、８９％のセトリング精度を５％緩和するのに必要なセトリング時間ΔＴａより長く必要である。すなわち、セトリング時間は、オペアンプの出力付加容量にチャージするオペアンプ電流に比例するため、同じ出力付加容量であれば、セトリング時間の緩和量に従い、オペアンプ電流は指数関数的に減少させることができる。
【００３２】
図２３は、図１９の各積分器７１乃至７５を構成するオペアンプの出力信号におけるセトリング精度に対する信号対雑音電力比（ＳＮＲ）の特性を示すグラフである。ｎ次フィルタのデルタシグマＡ／Ｄ変換装置の場合、２段目以降のオペアンプでは、ノイズシェービング効果によりセトリング不足により生じるノイズが高域周波数にシフトされるため、セトリング不足による信号対雑音電力比（ＳＮＲ）の劣化は、１段目オペアンプの影響が大きく、２段目以降は影響が少なくなる。図２３に示すように、信号対雑音電力比（ＳＮＲ）をΔα［ｄＢ］だけ劣化させるセトリング量は、２段目以降の積分器７２−７５を構成するオペアンプのセトリング精度Ｓｂは、１段目の積分器８１を構成するオペアンプのセトリング精度よりも十分に小さい。従って、以下の点が明らかとなる。
（１）１段目の積分器７１を構成するオペアンプのセトリング精度を高くし、２段目以降の積分器７２−７５を構成するオペアンプのセトリング精度を緩和しても信号対雑音電力比（ＳＮＲ）の劣化は少ない。
（２）２段目以降の積分器７２−７５を構成するオペアンプでは、セトリング精度を緩和し、オペアンプ電流を削減することが可能である。
【００３３】
以上の発明者の考察から、本発明の要旨は以下の通りである。
（Ａ）例えばＧＳＭ（Global Systems for Mobile communications）方式など２００ｋＨｚ／ｃｈの狭信号帯域を有する無線通信システムでは、フィードバック回路は、１サンプリングクロック遅延信号に基づいて動作する電荷保持回路で構成する低次フィルタ特性を有するように構成し、
（Ｂ）例えばＷｉｄｅ  ＣＤＭＡ（Code Division Multiple Access）方式などの５ＭＨｚ／ｃｈの広信号帯域を有する無線通信システムでは、フィードバック回路は、複数の異なるサンプリング遅延量の信号（例えば、図１２及び図１３を参照して詳細後述するように、スイッチタイミング信号φ１，φ２と、２遅延スイッチタイミング信号φ１２Ｄ，φ２２Ｄとを含む。ここで、２遅延スイッチタイミング信号とは、基本クロックであるスイッチタイミング信号φ１，φ２から２サンプル分の期間だけ遅延された信号をいう。）に基づいて動作する電荷保持回路で構成する高次フィルタ特性を有するように構成するように、
（Ｃ)クロック及びフィルタ次数切り替え制御によりフィードバック回路の構成を切り替えるように構成する。
以上のように構成することにより、回路面積を縮小するとともに、消費電流を抑制し、信号帯域及び信号対雑音電力比（ＳＮＲ）特性を切り替えることができるデルタシグマＡ／Ｄ変換装置を提供できる。
【００３４】
図１は、本発明の第１の実施形態に係る可変次数型デルタシグマ変調器の構成を示すブロック図である。第１の実施形態に係る可変次数型デルタシグマ変調器は、２個のオペアンプからなる積分器７１，７２を備えて遅延器数を切り替える３次フィルタの例である。なお、デルタシグマ変調器は、一般にデルタシグマＡＤ変換変調器ともいう。
【００３５】
図１において、当該可変次数型デルタシグマ変調器は、Ｚ変換のＺ−１の伝達関数を有する遅延器１０１と、それぞれ増幅係数ａ１，ｂ１を有する２個の演算増幅器８１，９０と、Ｚ変換の１／（１−Ｚ−１）の伝達関数を有する２個の積分器７１，７２と、量子化器６５と、ＤＡ変換器６６と、２個のフィードバック回路Ｆ１，Ｆ２と、Ｚ変換のＺ−１の伝達関数を有する遅延器１１０と、コントローラ１０と、積分器７１，７２及び遅延器１０１，１１０−１１２，１５１，１５２に所定の周期のクロックを供給するクロック発生回路１１とを備えて構成される。ここで、フィードバック回路Ｆ１は、２個の電荷保持回路３０１，３０２を含み、電荷保持回路３０１は、スイッチ３１ａと、増幅係数ｄ１を有する演算増幅器９１と、Ｚ変換のＺ−０の伝達関数を有する遅延器１１１と、スイッチ３１ｂとを備えて構成され、電荷保持回路３０２は、スイッチ３２ａと、増幅係数ｄ２を有する演算増幅器９２と、Ｚ変換のＺ−１の伝達関数を有する１サンプル遅延器１１２と、スイッチ３２ｂとを備えて構成される。また、フィードバック回路Ｆ２は、２個の電荷保持回路４０１，４０２を含み、電荷保持回路４０１は、スイッチ２１ａと、増幅係数ｃ１を有する演算増幅器１４１と、Ｚ変換のＺ−０の伝達関数を有する遅延器１５１と、スイッチ２１ｂとの直列回路を備えて構成され、電荷保持回路４０２は、スイッチ２２ａと、増幅係数ｃ２を有する演算増幅器１４２と、Ｚ変換のＺ−１の伝達関数を有する１サンプル遅延器１５２と、スイッチ２２ｂとの直列回路を備えて構成される。
【００３６】
入力端子Ｔ１に入力されるアナログ信号は、遅延器１０１及び演算増幅器８１を介して減算器１２１に入力される。減算器１２１は演算増幅器８１から入力されるアナログ信号から演算増幅器９０から入力されるアナログ信号を減算し、減算結果の信号を積分器７１を介して減算器１２２に出力する。減算器１２２は、積分器７１からの入力信号からフィードバック回路Ｆ１からの入力アナログ信号及びフィードバック回路Ｆ２からの入力アナログ信号を減算し、減算結果のアナログ信号を積分器７２を介して量子化器６５及びフィードバック回路Ｆ２に出力する。積分器７２からの出力アナログ信号は、フィードバック回路Ｆ２の電荷保持回路４０１及び４０２を介して減算器１２２に出力される。量子化器６５は入力されるアナログ信号をディジタル信号に量子化した後、出力端子Ｔ２及びＤＡ変換器６６に出力する。ＤＡ変換器６６は入力されるディジタル信号をアナログ信号にＤＡ変換した後、フィードバック回路Ｆ１の電荷保持回路３０１及び３０２を介して減算器１２２に出力され、また、ＤＡ変換器６６からのディジタル信号は１サンプル遅延器１１０及び演算増幅器９０を介して減算器１２１に出力される。
【００３７】
コントローラ１０は、広信号帯域を有する無線通信システムを使用するときに、スイッチ２１ａ，２１ｂ，２２ａ，２２ｂ，３１ａ，３１ｂ，３２ａ，３２ｂをすべてオンすることにより、可変次数型デルタシグマ変調器が３次フィルタ特性（高次フィルタ特性）を有するように設定するとともに、量子化器６５の量子化ビット数をより大きな３又は４ビットに設定し、好ましくは、積分器７１，７２へのバイアス電流をより大きな値に設定する。また、コントローラ１０は、狭信号帯域を有する無線通信システムを使用するときに、スイッチ３２ａ，３２ｂをオンしかつ他のスイッチ２１ａ，２１ｂ，２２ａ，２２ｂ，３１ａ，３１ｂをオフすることにより、可変次数型デルタシグマ変調器が２次フィルタ特性（低次フィルタ特性）を有するように設定するとともに、量子化器６５の量子化ビット数をより小さい１又は２ビットに設定し、好ましくは、積分器７１，７２へのバイアス電流をより小さい値に設定する。
【００３８】
以上のように構成することにより、従来例に比較して回路面積を縮小するとともに、消費電流を軽減し、信号帯域及び信号対雑音電力比（ＳＮＲ）特性を切り替えることができる。
【００３９】
図２は、本発明の第２の実施形態に係る可変次数型デルタシグマ変調器の構成を示すブロック図である。図２の可変次数型デルタシグマ変調器は、図１の可変次数型デルタシグマ変調器に比較して、以下の点が異なる。
（１）フィードバック回路Ｆ１はフィードバック回路Ｆ１ａにとって代わり、フィードバック回路Ｆ１ａはフィードバック回路Ｆ１に比較して、電荷保持回路３０３，３０４をさらに備える。ここで、電荷保持回路３０３は、スイッチ３３ａと、増幅係数ｄ３を有する演算増幅器９３と、Ｚ変換のＺ−２の伝達関数を有する２サンプル遅延器１１３と、スイッチ３３ｂとを備えて構成され、電荷保持回路３０４は、スイッチ３４ａと、増幅係数ｄ４を有する演算増幅器９４と、Ｚ変換のＺ−３の伝達関数を有する３サンプル遅延器１１４と、スイッチ３４ｂとを備えて構成される。
（２）フィードバック回路Ｆ２はフィードバック回路Ｆ２ａにとって代わり、フィードバック回路Ｆ２ａはフィードバック回路Ｆ２に比較して、電荷保持回路４０３，４０４をさらに備える。ここで、電荷保持回路４０３は、スイッチ２３ａと、増幅係数ｃ３を有する演算増幅器１４３と、Ｚ変換のＺ−２の伝達関数を有する２サンプル遅延器１５３と、スイッチ２３ｂとを備えて構成され、電荷保持回路４０４は、スイッチ２４ａと、増幅係数ｃ４を有する演算増幅器１４４と、Ｚ変換のＺ−３の伝達関数を有する３サンプル遅延器１５４と、スイッチ２４ｂとを備えて構成される。
【００４０】
コントローラ１０は、広信号帯域を有する無線通信システムを使用するときに、スイッチ２１ａ，２１ｂ，２２ａ，２２ｂ，２３ａ，２３ｂ，２４ａ，２４ｂ，３１ａ，３１ｂ，３２ａ，３２ｂ，３３ａ，３３ｂ，３４ａ，３４ｂをすべてオンすることにより、可変次数型デルタシグマ変調器が５次フィルタ特性（高次フィルタ特性）を有するように設定する。また、コントローラ１０は、狭信号帯域を有する無線通信システムを使用するときに、スイッチ３２ａ，３２ｂをオンしかつ他のスイッチ２１ａ，２１ｂ，２２ａ，２２ｂ，２３ａ，２３ｂ，２４ａ，２４ｂ，３１ａ，３１ｂ，３３ａ，３３ｂ，３４ａ，３４ｂをオフすることにより、可変次数型デルタシグマ変調器が２次フィルタ特性（低次フィルタ特性）を有するように設定する。
【００４１】
以上のように構成することにより、従来例に比較して回路面積を縮小するとともに、消費電流を軽減し、信号帯域及び信号対雑音電力比（ＳＮＲ）特性を切り替えることができる。
【００４２】
図３は、本発明の第３の実施形態に係るデルタシグマＤＡ変換装置の構成を示すブロック図である。図３において、デルタシグマＤＡ変換装置は、オーバーサンプリング回路５１と、第１及び第２の実施形態に係る可変次数型デルタシグマ変調器で構成されるノイズシェーパ回路５２と、波形整形回路５３と、低域通過フィルタ（ＬＰＦ）５４と備えて構成される。入力されるディジタル信号はオーバーサンプリング回路５１に入力され、オーバーサンプリング回路５１はディジタル信号のサンプリング周波数を所定のより高いサンプリング周波数になるようにオーバーサンプリングした後、その出力信号をノイズシェーパ回路５２に出力する。ノイズシェーパ回路５２は入力される信号の低域のノイズを下げ、ノイズシェープ後の信号を波形整形回路５２及び低域通過フィルタ（ＬＰＦ）５４を介して出力する。ここで、波形整形回路５３及び低域通過フィルタ（ＬＰＦ）５４によって、ディジタル信号はアナログ信号に変換される。ノイズシェーパ回路５２に、第１及び第２の実施形態に係る可変次数型デルタシグマ変調器を用いることにより、使用するサンプリング周波数に対して最適な信号対雑音電力比（ＳＮＲ）を有するＤＡ変換器を実現することができる。
【００４３】
以上の実施形態によれば、フィルタ特性の切り替えを、オペアンプのうち後段のオペアンプのフィードバック回路Ｆ１，Ｆ２又はＦ２１ａ，Ｆ２ａにより多重化する次数を切り替えて行う。これにより、オペアンプ数を増やすことなくフィルタ次数を切り替えられ回路面積が縮小できる。また、信号対雑音電力比（ＳＮＲ）特性を大幅に劣化させないように後段のオペアンプのセトリング精度を緩和し、消費電流を削減できる。すなわち、前段の積分器７１を構成するオペアンプに入力されるｋＴ／Ｃノイズ、セトリング精度不足によるノイズは、デルタシグマＡＤ変換装置の特徴である信号帯域外にノイズをシフトする。従って、ノイズシェーピング効果が有効な後段オペアンプ以降において、信号対雑音電力比（ＳＮＲ）特性の劣化が許容できる範囲で電流を削減することができる。
【００４４】
図４は、図１及び図２の可変次数型デルタシグマ変調器を備えたデルタシグマＡＤ変換装置からの出力信号における信号対雑音電力比（ＳＮＲ）の周波数特性を示すグラフである。図５は、図１及び図２の可変次数型デルタシグマ変調器を備えたデルタシグマＡＤ変換装置からの出力信号におけるフィルタ次数に対する消費電流を示すグラフである。図４及び図５から明らかなように、以下のことがわかる。
（１）多重化しない場合、フィルタの伝達関数は同じため、ノイズシェービング効果は同じである。また、フィルタ次数を増やした方が信号対雑音電力比（ＳＮＲ）は改善される。
（２）多重化しない場合と比較し、多重化した場合ではオペアンプ数が増加しないため消費電流を軽減できる。ただし、フィルタ次数が増加するに従い、オペアンプに接続する負荷容量が増大に比例して電流は増加する。
【００４５】
次いで、図６及び図７を参照して、４次フィルタの特性例について以下に説明する。
【００４６】
図６（ａ）は図２の可変次数型デルタシグマ変調器におけるゼロ点シフト無しのフィルタ特性をＺ−平面で図示したグラフであり、図６（ｂ）はそのフィルタ特性を量子化ノイズフィルタ特性（ＮＴＦ）（フィルタ利得の周波数特性）を図示したグラフである。４次フィルタのノイズフィルタ特性をＺ−平面でプロットすると、図６（ａ）に示すように、ノイズフィルタの伝達関数のゼロ点は４つともにＤＣ点（ｆ＝０Ｈｚ）Ｑ０に生じる。そのため、図６（ｂ）の周波数特性に示すように、ノイズフィルタ特性は周波数ｆ＝０Ｈｚで減衰量が大きくなり、必要とする信号帯域が広くなると高い周波数側のフィルタ減衰量が劣化する。
【００４７】
図７（ａ）は図２の可変次数型デルタシグマ変調器におけるゼロ点シフト有りのフィルタ特性をＺ−平面で図示したグラフであり、図７（ｂ）はそのフィルタ特性を量子化ノイズフィルタ特性（ＮＴＦ）（フィルタ利得の周波数特性）を図示したグラフである。
図７（ａ）に示すように、任意の位置にゼロ点によって生じる減衰量を設定することができ、図７（ｂ）に示すように、例えばチェビシェフフィルタのようなより急峻な減衰特性を有するフィルタ特性を、必要とする広い信号帯域内で得ることができる。そのため、同じフィルタ次数の場合でも、信号帯域内の量子化ノイズをさらに減衰させることができる。
【００４８】
図８は、図１及び図２の可変次数型デルタシグマ変調器の第１の変形例であって、量子化器６５をラッチコンパレータで構成したときのブロック図である。図８に示すように、図１又は図２の量子化器６５を、公知のラッチコンパレータで構成してもよい。
【００４９】
図９は、図１及び図２の可変次数型デルタシグマ変調器の第２の変形例であって、電荷保持回路３０１乃至３０４，４０１乃至４０４において用いるスイッチトキャパシタ回路２００の構成を示す回路図である。また、好ましくは、遅延器１０１及び演算増幅器８１、並びに遅延器１１０及び演算増幅器９０をそれぞれスイッチトキャパシタ回路で構成し、スイッチとフィードバック容量Ｃｓと積分容量Ｃｈとで構成される。図１０は、図９及び図１１のクロック発生回路１１により発生されるスイッチタイミング信号φ１，φ２のタイミングチャートである。図１又は図２の各電荷保持回路３０１−３０４，４０１−４０４を図９のスイッチトキャパシタ回路２００で構成してもよく、遅延器１０１及び演算増幅器８１、並びに遅延器１１０及び演算増幅器９０も同様である。スイッチトキャパシタ回路２００は、４個のスイッチング用電界効果トランジスタ２１１−２１４と、キャパシタ２０１と、互いに反転信号であるスイッチタイミング信号φ１、φ２を発生して電界効果トランジスタ２１１−２１４の各ゲートに印加するクロック発生回路１１とを備えて構成される。
【００５０】
図９において、入力端子Ｔ２１は、電界効果トランジスタ２１１のソース及びドレインと、容量Ｃｓを有するキャパシタ２０１と、電界効果トランジスタ２１３のソース及びドレインを介して出力端子Ｔ２２に接続される。キャパシタ２０１の入力側一端は電界効果トランジスタ２１２のソース及びドレインを介して接地され、キャパシタ２０１の出力側一端は電界効果トランジスタ２１４のソース及びドレインを介して接地される。クロック発生回路１１は、図１０に示すように、スイッチタイミング信号φ１を発生して電界効果トランジスタ２１１，２１４の各ゲートに印加するとともに、スイッチタイミング信号φ２を発生して電界効果トランジスタ２１２，２１３の各ゲートに印加する。
【００５１】
以上のように構成されたスイッチトキャパシタ回路２００は、公知の通り、第１のタイミングで入力端子Ｔ２１に入力される信号の電荷をキャパシタ２０１に蓄積した後、次の第２のタイミングでその蓄積電荷に応じた電圧信号を出力端子Ｔ２２を介して出力する。すなわち、スイッチトキャパシタ回路２００ではダブルサンプリングはなく、期間Ｔ／２のハイレベルのスイッチタイミング信号φ１のタイミングで入力信号を入力し、期間Ｔ／２のハイレベルのスイッチタイミング信号φ２のタイミングで出力信号を出力するため、期間Ｔ（１サンプル遅延時間に対応する。）で１つのデータ信号を出力することができる。
【００５２】
図１１は、図１及び図２の可変次数型デルタシグマ変調器の第３の変形例であって、電荷保持回路３０１乃至３０４，４０１乃至４０４において用いるスイッチトキャパシタ回路２００Ａの構成を示す回路図である。図１又は図２の各電荷保持回路３０１−３０４，４０１−４０４を図１１のスイッチトキャパシタ回路２００Ａで構成してもよい。スイッチトキャパシタ回路２００Ａは、８個のスイッチング用電界効果トランジスタ２１１−２１４，２２１−２２４と、キャパシタ２０１，２０２と、互いに反転信号であるスイッチタイミング信号φ１、φ２を発生して電界効果トランジスタ２１１−２１４，２２１−２２４の各ゲートに印加するクロック発生回路１１とを備えて構成される。
【００５３】
図１１において、入力端子Ｔ２１は、電界効果トランジスタ２１１のソース及びドレインと、容量Ｃｓを有するキャパシタ２０１と、電界効果トランジスタ２１３のソース及びドレインを介して出力端子Ｔ２２に接続される。キャパシタ２０１の入力側一端は電界効果トランジスタ２１２のソース及びドレインを介して接地され、キャパシタ２０１の出力側一端は電界効果トランジスタ２１４のソース及びドレインを介して接地される。また、入力端子Ｔ２１は、電界効果トランジスタ２２１のソース及びドレインと、容量Ｃｓを有するキャパシタ２０２と、電界効果トランジスタ２２３のソース及びドレインを介して出力端子Ｔ２２に接続される。キャパシタ２０２の入力側一端は電界効果トランジスタ２２２のソース及びドレインを介して接地され、キャパシタ２０２の出力側一端は電界効果トランジスタ２２４のソース及びドレインを介して接地される。クロック発生回路１１は、図１０に示すように、スイッチタイミング信号φ１を発生して電界効果トランジスタ２１１，２１４の各ゲートに印加するとともに、スイッチタイミング信号φ２を発生して電界効果トランジスタ２１２，２１３の各ゲートに印加し、また、クロック発生回路１１はスイッチタイミング信号φ１を発生して電界効果トランジスタ２２２，２２３の各ゲートに印加するとともに、スイッチタイミング信号φ２を発生して電界効果トランジスタ２２１，２２４の各ゲートに印加する。
【００５４】
以上のように構成されたスイッチトキャパシタ回路２００はダブルサンプリングで動作する回路であって、
（ａ）期間Ｔ／２のハイレベルのスイッチタイミング信号φ１のタイミングで入力信号を入力し、期間Ｔ／２のハイレベルのスイッチタイミング信号φ２のタイミングで出力信号を出力する回路５０１と、
（ｂ）回路５０１と反転動作する回路であって、期間Ｔ／２のハイレベルのスイッチタイミング信号φ２のタイミングで入力信号を入力し、期間Ｔ／２のハイレベルのスイッチタイミング信号φ１のタイミングで出力信号を出力する回路５０２とを、
同時に動作させるので、期間Ｔ（１サンプル遅延時間に対応する。）で２つのデータ信号を出力することができ、同じデータ量を得るにはクロック周期を半分にすることができる。従って、図９のダブルサンプルなしの場合と比較し、セトリング時間が２倍になるため、同等の性能の場合、セトリング精度を緩和し、消費電流を削減できる。
【００５５】
図１２は図１及び図２のクロック発生回路１１の構成を示す回路図である。図１３は図１２のクロック発生回路１１により発生される各信号のタイミングチャートである。
【００５６】
図１２において、クロック発生回路１１は、基本クロック発生回路２３０と、２遅延クロック発生回路２４０とを備えて構成される。ここで、基本クロック発生回路２３０は、インバータ２３１を含む。周期Ｔのサンプリングクロック信号φｓはそのままスイッチタイミング信号φ１として出力されるとともに、インバータ２３１により反転された後スイッチタイミング信号φ２として出力される。また、２遅延クロック発生回路２４０は、１／２分周器２４１と、インバータ２４２と、２個のアンドゲート２４３，２４４とを備えて構成される。１／２分周器２４１は入力されるサンプリングクロック信号φｓを１／２分周した後、アンドゲート２４３に出力するとともに、インバータ２４２を介してアンドゲート２４４に出力する。アンドゲート２４３は、１／２分周器２４１からの信号と、スイッチタイミング信号φ１と、高次フィルタ設定時にハイレベルとなり低次フィルタ設定時にローレベルになるコントローラ１０からのフィルタ次数切替制御信号Ｓｃとの論理積を演算し、演算結果の信号を２遅延スイッチタイミング信号φ１２Ｄとして出力する。また、アンドゲート２４４は、インバータ２４２からの信号と、スイッチタイミング信号φ２と、上記フィルタ次数切替制御信号Ｓｃとの論理積を演算し、演算結果の信号を２遅延スイッチタイミング信号φ２２Ｄとして出力する。
【００５７】
以上のように構成されたクロック発生回路１１により発生される各信号は図１３の通りである。なお、図１２及び図１３においては、２遅延スイッチタイミング信号φ１２Ｄ，φ２２Ｄの発生を行っているが、２ｎ遅延スイッチタイミング信号（ｎは１以上の自然数である。）も同様に、サンプリングクロック信号φｓの１／２ｎ分周信号と、２（ｎ−１）遅延スイッチタイミング信号と、フィルタ次数切替制御信号Ｓｃとに基づいて発生することはできる。
【００５８】
例えば、従来技術では、リングオシレータを用いて１／（２ｎ）のデュティー比の信号を２ｎ個発生し、遅延タイミングをシフトしながら制御する方法では、一般に出力クロック信号のジッタノイズが大きく、信号対雑音電力比（ＳＮＲ）が劣化する原因となる。本実施形態に係る図１２のクロック発生回路１１では、ジッタ量の少ないサンプリングクロック信号φｓを基づいて基本クロック発生回路２３０によりｎ遅延スイッチタイミング信号を発生するため、従来技術に比較してジッタノイズを低減し、信号対雑音電力比（ＳＮＲ）の劣化を低減できる。また、遅延タイミングを制御することがないため、当該回路を簡単化できる。
【００５９】
図１４は図１及び図２のコントローラ１０の構成を示すブロック図である。図１４において、コントローラ１０は、入力される、フィルタ次数を示すＮビットのフィルタ次数制御信号（シリアル信号）に従って、ハイレベル又はローレベルを有するＮ個の１ビットスイッチ制御信号Ｓｃ１，Ｓｃ２，…，ＳｃＮに変換してフィードバック回路Ｆ１，Ｆ２又はＦ１ａ，Ｆ２ａに出力する。なお、フィルタ次数を２つの次数で切り替えるときは、図１２のフィルタ次数切替制御信号Ｓｃのごとく１つの信号ですむ。
【００６０】
図１５は、図９及び図１１のスイッチトキャパシタ回路２００，２００Ａに用いるスイッチ（電界効果トランジスタによるスイッチ）の一例であるダミースイッチ回路２１１Ａの構成を示す回路図である。図１５において、ダミースイッチ回路２１１Ａは、インバータ２５４と、２個のｎ型ＭＯＳ電界効果トランジスタスイッチ（以下、ｎＭＯＳスイッチという。）２５１，２５２と、キャパシタ２５３とを備えて構成される。入力端子Ｔ３１はゲート幅ｗ１のｎＭＯＳスイッチ２５１のドレインに接続され、そのソースはキャパシタ２５２を介して接地されるとともに、ゲート幅ｗ１／２のｎＭＯＳスイッチ２５２のソース及びドレイン並びに出力端子Ｔ３２に接続される。スイッチタイミング信号φ１はｎＭＯＳスイッチ２５１のゲートに印加されるとともに、インバータ２５４を介してｎＭＯＳスイッチ２５２のゲートに印加される。
【００６１】
以上のように構成されたダミースイッチ回路２１１Ａは、ｎＭＯＳスイッチ２５１と、そのゲート面積の半分のゲート面積を有するｎＭＯＳスイッチ２５２とを含み、ｎＭＯＳスイッチ２５１の出力端子に他方のｎＭＯＳスイッチ２５２のドレイン及びソースが接続され、ｎＭＯＳスイッチ２５１はスイッチタイミング信号φ１によりオン／オフされ、ｎＭＯＳスイッチ２５２は反転されたスイッチタイミング信号φ１によりオン／オフされる。図１５において、ｎＭＯＳスイッチ２５１はスイッチタイミング信号φ１に基づいてオフされるときに、そのドレイン・ソース間で充電されていた電荷Δｑを、ｎＭＯＳスイッチ２５２のドレイン及びソースに出力する。ここで、ダミースイッチであるｎＭＯＳスイッチ２５２がない場合は、この電荷Δｑがキャパシタ２５３に充電されて、キャパシタ２５３の電荷量に誤差が生じることとなる。この誤差は一般にチャネルチャージインジェクションと呼ばれている。一方、ｎＭＯＳスイッチ２５１がオフするタイミングと同時にダミースイッチであるｎＭＯＳスイッチ２５２がオンするとき、ｎＭＯＳスイッチ２５１の吸収、放出する電荷量はゲート面積に比例するため、ダミースイッチであるｎＭＯＳスイッチ２５２では、ソース及びドレインからΔｑ／２の電荷量をそれぞれ吸収することとなる。すなわち、ｎＭＯＳスイッチ２５１で出力された電荷ΔｑはダミースイッチであるｎＭＯＳスイッチ２５２で吸収され、キャパシタ２５３には電荷の充電が行われないため、キャパシタ２５３の電荷量が変動する誤差を改善することができる。従って、信号対雑音電力比（ＳＮＲ）の劣化を低減することができる。
【００６２】
図１６は、図９及び図１１のスイッチトキャパシタ回路２００，２００Ａに用いるスイッチ（電界効果トランジスタによるスイッチ）の一例であるＣＭＯＳスイッチ回路２１１Ｂの構成を示す回路図である。図１６において、ＣＭＯＳスイッチ回路２１１Ｂは、インバータ２５４と、２個のＭＯＳ電界効果トランジスタスイッチ２５１，２５５にてなるＣＭＯＳ回路と、キャパシタ２５３とを備えて構成される。ここで、スイッチ２５５はｐ型電界効果トランジスタスイッチ（以下、ｐＭＯＳスイッチという。）である。入力端子Ｔ３１はｎＭＯＳスイッチ２５１のドレイン及びｐＭＯＳスイッチ２５５のソースに接続され、ｎＭＯＳスイッチ２５１のソース及びｐＭＯＳスイッチ２５５のドレインはキャパシタ２５２を介して接地されるとともに、出力端子Ｔ３２に接続される。スイッチタイミング信号φ１はｎＭＯＳスイッチ２５１のゲートに印加されるとともに、インバータ２５４を介してｐＭＯＳスイッチ２５５のゲートに印加される。
【００６３】
以上のように構成されたＣＭＯＳスイッチ回路２１１Ｂにおいて、ｎＭＯＳスイッチ２５１はスイッチタイミング信号φ１でオフされるときに、そのソース及びドレイン間で充電されていた電荷ΔｑをｐＭＯＳスイッチ２５５に出力する。一方、ｐＭＯＳスイッチ２５５はｎＭＯＳスイッチ２５１とは反転されたスイッチタイミング信号が印加されているために、ｎＭＯＳスイッチ２５１と極性が反対であるｐＭＯＳスイッチ２５５は、ｎＭＯＳスイッチ２５１がオフされると同時にオフし、そのソース及びドレイン間に充電されていたホールΔｐをｎＭＯＳスイッチ２５１に出力する。ここで、ｎＭＯＳスイッチ２５１とｐＭＯＳスイッチ２５５のそれぞれから放出される電荷とホールは極性が逆のため、それぞれの電荷量Δｑ，Δｐが平衡する状態（Δｑ＝Δｐ）で各ＭＯＳスイッチ２５１，２５５のゲート面積（又はゲート幅）を調整することにより、その出力端子に接続されるキャパシタ２５３には電荷の充電が行われないため、キャパシタ２５３の電荷量が変動する誤差を改善することができる。それにより、基準電圧発生時の誤差を低減することができる。また、一般にＣＭＯＳスイッチでは、ｎＭＯＳスイッチ２５１又はｐＭＯＳスイッチ２５５のみでスイッチ回路を構成した場合と比較し、スイッチ動作時の抵抗値を下げることができるため、スイッチ回路からの出力信号の寄生容量と、スイッチ回路の抵抗成分で構成される１次ＲＣフィルタによる時間遅延を改善することができる。従って、信号対雑音電力比（ＳＮＲ）の劣化を低減することができる。
【００６４】
さらに、本実施形態及び変形例における作用効果について以下に説明する。
【００６５】
図８のように、量子化器６５を公知のラッチコンパレータで構成する場合は、広帯域の信号帯域とするフィルタ特性において、狭帯域の信号帯域のフィルタ特性時の信号対雑音電力比（ＳＮＲ）特性より低く設定できる場合には、信号帯域のノイズ量を多くすることができるため、さらにオペアンプで消費する電流を削減することができる。ここで、量子化器６５の判定タイミングは、スイッチタイミング信号φ２がオフするタイミングでよいため、量子化器６５はハイレベルのスイッチタイミング信号φ２でのみ動作し、ハイレベルのスイッチタイミング信号φ１でオフするラッチコンパレータを使用することが可能であり、消費電流を低減することができる。
【００６６】
また、コントローラ１０内の基準電圧発生器が各判定電圧を出力している時間に同期して量子化器６５を動作させることができるため、基準電圧が入力されていないときに判定を行うような比較エラーを防止することができる。さらに、狭帯域の信号帯域とするフィルタ特性では、信号帯域内のノイズは、ｋＴ／Ｃノイズが主要因であるため、量子化ノイズが信号対雑音電力比（ＳＮＲ）に影響を与えない範囲で、量子化器６５のビット数下げることができ、量子化器６５での消費電流を削減することができる。
【００６７】
図９及び図１１に図示したスイッチトキャパシタ回路２００，２００Ａは、クロック信号であるスイッチタイミング信号φ１、φ２に同期して電荷の吸収、放出を行うが、放出するクロック信号を入力しないときは、吸収した電荷をキャパシタ２０１，２０２が保持できるため、電荷保持回路の構成を簡単化できる。
【００６８】
図９及び図１１に図示したスイッチトキャパシタ回路２００，２００Ａにおいて、一般に、電気絶縁体を１対の金属配線により挟設して構成されるキャパシタ２０１，２０２としては、ＭＩＭキャパシタ、ＭＯＭキャパシタなどを用いることができるが、これらのキャパシタでは、容量値ばらつきが通常のキャパシタより小さくできるため、基準電圧発生時の誤差を低減することができる。
【産業上の利用可能性】
【００６９】
以上詳述したように、本発明に係るデルタシグマ変調器とそれを用いたデルタシグマＤＡ変換装置によれば、上記デルタシグマ変調器のフィルタ特性の切り替えを、上記フィードバック回路により多重化する次数を切り替えて行う。これにより、信号を増幅するオペアンプ数を増やすことなくフィルタ次数を切り替えられ回路面積が縮小できる。また、信号対雑音電力比（ＳＮＲ）特性を大幅に劣化させないように後段のオペアンプのセトリング精度を緩和し、消費電流を削減できる。すなわち、前段のオペアンプに入力されるｋＴ／Ｃノイズ、セトリング精度不足によるノイズは、デルタシグマＡＤ変換装置の特徴である信号帯域外にノイズをシフトする。従って、ノイズシェーピング効果が有効な後段オペアンプ以降において、信号対雑音電力比（ＳＮＲ）特性の劣化が許容できる範囲で電流を削減することができる。
【図面の簡単な説明】
【００７０】
【図１】本発明の第１の実施形態に係る可変次数型デルタシグマ変調器の構成を示すブロック図である。
【図２】本発明の第２の実施形態に係る可変次数型デルタシグマ変調器の構成を示すブロック図である。
【図３】本発明の第３の実施形態に係るデルタシグマＤＡ変換装置の構成を示すブロック図である。
【図４】図１及び図２の可変次数型デルタシグマ変調器を備えたデルタシグマＡＤ変換装置からの出力信号における信号対雑音電力比（ＳＮＲ）の周波数特性を示すグラフである。
【図５】図１及び図２の可変次数型デルタシグマ変調器を備えたデルタシグマＡＤ変換装置からの出力信号におけるフィルタ次数に対する消費電流を示すグラフである。
【図６】（ａ）は図２の可変次数型デルタシグマ変調器におけるゼロ点シフト無しのフィルタ特性をＺ−平面で図示したグラフであり、（ｂ）はそのフィルタ特性を量子化ノイズフィルタ特性（ＮＴＦ）（フィルタ利得の周波数特性）を図示したグラフである。
【図７】（ａ）は図２の可変次数型デルタシグマ変調器におけるゼロ点シフト有りのフィルタ特性をＺ−平面で図示したグラフであり、（ｂ）はそのフィルタ特性を量子化ノイズフィルタ特性（ＮＴＦ）（フィルタ利得の周波数特性）を図示したグラフである。
【図８】図１及び図２の可変次数型デルタシグマ変調器の第１の変形例であって、量子化器６５をラッチコンパレータで構成したときのブロック図である。
【図９】図１及び図２の可変次数型デルタシグマ変調器の第２の変形例であって、電荷保持回路３０１乃至３０４，４０１乃至４０４において用いるスイッチトキャパシタ回路２００の構成を示す回路図である。
【図１０】図９及び図１１のコントローラ１０により発生されるスイッチタイミング信号φ１，φ２のタイミングチャートである。
【図１１】図１及び図２の可変次数型デルタシグマ変調器の第３の変形例であって、電荷保持回路３０１乃至３０４，４０１乃至４０４において用いるスイッチトキャパシタ回路２００Ａの構成を示す回路図である。
【図１２】図１及び図２のクロック発生回路１１の構成を示す回路図である。
【図１３】図１２のクロック発生回路１１により発生される各信号のタイミングチャートである。
【図１４】図１及び図２のコントローラ１０の構成を示すブロック図である。
【図１５】図９及び図１１のスイッチトキャパシタ回路２００，２００Ａに用いるスイッチの一例であるダミースイッチ回路２１１Ａの構成を示す回路図である。
【図１６】図９及び図１１のスイッチトキャパシタ回路２００，２００Ａに用いるスイッチの一例であるＣＭＯＳスイッチ回路２１１Ｂの構成を示す回路図である。
【図１７】第１の従来例に係る可変次数型デルタシグマ変調器の構成を示すブロック図である。
【図１８】図１７の積分器７１，７２，７３の構成を示すブロック図である。
【図１９】第２の従来例に係る可変次数型デルタシグマ変調器の構成を示すブロック図である。
【図２０】第３の従来例に係るデルタシグマ変調器の構成を示すブロック図である。
【図２１】従来例に係るデルタシグマ変調器を備えたデルタシグマＡＤ変換装置からの出力信号におけるノイズの周波数特性を示すグラフである。
【図２２】図１９のオペアンプ８１の出力信号におけるセトリング時間ｔに対するセトリング精度の特性を示すグラフである。
【図２３】図１９の各オペアンプ８１乃至８５の出力信号におけるセトリング精度に対する信号対雑音電力比（ＳＮＲ）の特性を示すグラフである。
【符号の説明】
【００７１】
１０…コントローラ、
１１，１１ａ…クロック発生回路、
２１ａ，２１ｂ，２２ａ，２２ｂ，２３ａ，２３ｂ，２４ａ，２４ｂ，３１ａ，３１ｂ，３２ａ，３２ｂ，３３ａ，３３ｂ，３４ａ，３４ｂ…スイッチ、
５１…オーバーサンプリング回路、
５２…ノイズシェーパ回路、
５３…波形整形回路、
５４…低域通過フィルタ（ＬＰＦ）、
６５…量子化器、
６６…ＤＡ変換器（ＤＡＣ）、
７１，７２…積分器、
８１，９０−９２，１４１−１４２…演算増幅器
１１０−１１４，１５１−１５４…遅延器、
１２１−１２２…減算器、
２００…スイッチトキャパシタ回路、
２０１，２０２…キャパシタ、
２１１−２１４，２２１−２２４…電界効果トランジスタ、
２１１Ａ…ダミースイッチ回路、
２１１Ｂ…ＣＭＯＳスイッチ回路、
２３１，２４２…インバータ、
２４１…１／２分周器、
２４３，２４４…アンドゲート、
２５１，２５２…ｎ型ＭＯＳ電界効果トランジスタスイッチ（ｎＭＯＳスイッチ）、
２５３…キャパシタ、
２５４…インバータ、
２５５…ｐ型ＭＯＳ電界効果トランジスタスイッチ（ｐＭＯＳスイッチ）、
３０１−３０４，４０１−４０４…電荷保持回路、
Ｆ１，Ｆ１ａ，Ｆ２，Ｆ２ａ…フィードバック回路、
Ｔ１，Ｔ１１，Ｔ２１，Ｔ３１…入力端子、
Ｔ２，Ｔ１２，Ｔ２２，Ｔ３２…出力端子。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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