(57)【要約】【課題】スタック型キャパシタを有するＤＲＡＭの微細化に関して、キャパシタの上部電極の上の層間膜を簡易に平坦化できるようにする。【解決手段】シリコン基板３０１の上にＤＲＡＭセルトランジスタ３０２、第１の層間膜３０３及び第１のコンタクトプラグ３０４が形成されている。第１の層間膜３０３の上にエッチングストッパ膜３０５及び第２の層間膜３０６、第３の層間膜３０７、第４の層間膜３０８及び第５の層間膜３１５が形成されている。層間膜の中に下部開口部３０９及び上部開口部３１０が形成され、開口部にキャパシタの下部電極３１１、容量絶縁膜３１２、及び上部電極３１３が形成されている。また、上部電極３１３の側面で第４の層間膜３０８と接する領域に下部電極３１１と同じ材料で構成されるサイドウォール３１４が形成されている。【選択図】図７
2008060343.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に積層した３層以上からなる層間膜と、
前記半導体基板上に形成されたトランスファーゲートとなるトランジスタと、
前記３層以上の層間膜内の一層以上にまたがって形成され、下部電極、容量絶縁膜及び上部電極を有するキャパシタとを備え、
前記キャパシタの前記上部電極の上面と前記キャパシタが形成された前記層間膜の上面とが前記半導体基板の主面から同一の高さとなるように形成されていることを特徴とする半導体装置。
【請求項２】
前記層間膜における前記上部電極の形成領域の上部に形成され、前記下部電極と同一の材料からなり、前記下部電極とは接続していないサイドウォールをさらに備えていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記下部電極が形成される前記層間膜は２層以上の層間絶縁膜であることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記キャパシタが形成される前記層間膜は、少なくとも上面より、シリコン酸化膜、シリコン窒化膜及びシリコン酸化膜を含む層間絶縁膜であり、前記上部電極の一部は前記シリコン窒化膜の上に形成されていることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記上部電極の外側の膜厚は１０ｎｍ〜８０ｎｍであり、前記キャパシタが形成される前記層間膜の膜厚は２００ｎｍ〜２μｍであることを特徴とする請求項１〜４のうちいずれか１項に記載の半導体装置。
【請求項６】
前記下部電極及び上部電極は窒化チタン膜であり、前記容量絶縁膜は金属酸化膜であることを特徴とする請求項１〜５のうちいずれか１項に記載の半導体装置。
【請求項７】
トランジスタが形成されている半導体基板の上に第１の層間膜を形成する工程と、
前記第１の層間膜に第１のコンタクトプラグを形成する工程と、
前記第１の層間膜の上にエッチングストッパ膜を形成する工程と、
前記エッチングストッパ膜の上に第２の層間膜を形成する工程と、
前記第２の層間膜に上部開口部と前記上部開口部の下に下部開口部を形成する工程と、
前記下部開口部に下部電極を形成する工程と、
前記下部電極の上に容量絶縁膜を形成する工程と、
前記容量絶縁膜の上に上部電極を形成する工程と、
前記上部電極の上に第３の層間膜を形成する工程と、
前記第２及び第３の層間膜に第２のコンタクトプラグを形成する工程とを備え、
前記上部電極を形成する工程において、前記上部電極は、前記上部開口部に前記上部開口部の深さよりも膜厚が厚くなるように堆積し、その後、堆積した前記上部電極を前記第２の層間膜の上面と同一の高さとなるまで研磨することを特徴とする半導体装置の製造方法。
【請求項８】
トランジスタが形成されている半導体基板の上に第１の層間膜を形成する工程と、
前記第１の層間膜に第１のコンタクトプラグを形成する工程と、
前記第１の層間膜の上にエッチングストッパ膜を形成する工程と、
前記エッチングストッパ膜の上に第２の層間膜を形成する工程と、
前記第２の層間膜の上に前記第２の層間膜とは異なる材料からなる第３の層間膜を形成する工程と、
前記第３の層間膜の上に前記第３の層間膜とは異なる材料からなる第４の層間膜を形成する工程と、
前記第４の層間膜に上部開口部を形成する工程と、
前記上部開口部の下で且つ前記第３の層間膜及び前記第２の層間膜に下部開口部を形成する工程と、
前記下部開口部に下部電極を形成する工程と、
前記下部電極の上に容量絶縁膜を形成する工程と、
前記容量絶縁膜の上に上部電極を形成する工程と、
前記上部電極の上に第５の層間膜を形成する工程と、
前記第２及び第３の層間膜に第２のコンタクトプラグを形成する工程とを備え、
前記上部電極を形成する工程において、前記上部電極は、前記上部開口部に前記上部開口部の深さよりも膜厚が厚くなるように堆積し、その後、堆積した前記上部電極を前記第４の層間膜の上面と同一の高さとなるまで研磨することを特徴とする半導体装置の製造方法。
【請求項９】
開口部を形成する工程において、前記上部開口部の開口面積は前記下部開口部の開口面積よりも大きくし、
前記下部電極を形成する工程は、前記下部電極を、半導体基板表面に形成した導電体膜を異方性ドライエッチングすることにより形成し、前記下部電極を形成すると同時に、上部開口部の側壁にも前記下部電極と同一材料からなるサイドウォールを形成する工程を含むことを特徴とする請求項７又は８に記載の半導体装置の製造方法。
【請求項１０】
前記下部電極及び上部電極は窒化チタン膜であり、前記容量絶縁膜は金属酸化膜であることを特徴とする請求項７〜９のうちいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＤＲＡＭ（Dynamic Random access memory）を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
従来より半導体記憶装置であるＤＲＡＭにおいては、大容量化に伴う微細化が進められている。ＤＲＡＭのキャパシタ構造は、シリコン基板に溝を形成しその内部にキャパシタを形成するトレンチ型と、基板上に積層した膜中にキャパシタを形成するスタック型とに大別される。微細化を実現するために、スタック型キャパシタは、層間絶縁膜中にキャパシタを形成する溝を開口し、溝の側壁及び底面に下部電極を設け、下部電極の上に容量絶縁膜と上部電極とを設ける溝型スタックトキャパシタ構造を採用している。また、電荷保持特性を維持するための十分なセル容量値を確保するために、キャパシタの高さを高く形成することに伴い、配線層と基板側を接続するコンタクトプラグも延長した構造を有することが必要である。このような構造において、上部電極の上の層間絶縁膜は、平坦度を十分に確保すると共に、上部電極と配線間の寄生容量を抑制し、且つ、コンタクトプラグの形成を容易に実施できることが要求されている。
【０００３】
図１０は、代表的な円筒型スタックトキャパシタを有するＤＲＡＭの断面図を示している。
【０００４】
図１０に示すように、シリコン基板５０１の上に、ＤＲＡＭセルトランジスタゲート５０２が形成され、シリコン基板５０１及びＤＲＡＭセルトランジスタゲート５０２の上に第１の層間膜５０３が形成されており、第１の層間膜５０３を貫通するように活性部とキャパシタ下部電極及び活性部と配線層を接続する第１のコンタクトプラグ５０４が形成されている。第１の層間膜５０３の上部に第２の層間膜５０６が形成され、第２の層間膜５０６に形成された溝にキャパシタ下部電極５０９、キャパシタ下部電極５０９の上に容量絶縁膜５１０、容量絶縁膜５１０の上に上部電極５１３が形成されている。さらに、第２の層間膜５０６の上部に第３の層間膜５１５が形成され、第２の層間膜５０６及び第３の層間膜５１５を貫通して配線と接続される第２のコンタクトプラグ５１６が形成されている。
【０００５】
図１０に示すような従来のＤＲＡＭは、上部電極５１３の一部が第２の層間膜５０６の上に形成され、上部電極５１３の上面及び第２の層間膜５０６上に位置する上部電極５１３の断面が第３の層間膜５１５と接した構造を有している。
【０００６】
以下、従来例に係るＤＲＡＭを有する半導体装置の製造方法を図１１（ａ）〜図１１（ｉ）及び図１２（ａ）〜図１２（ｃ）を参照しながら説明する。
【０００７】
まず、図１１（ａ）に示すように、シリコン基板５０１の上にＤＲＡＭセルトランジスタゲート５０２を形成し、シリコン基板５０１とＤＲＡＭセルトランジスタゲート５０２の上に第１の層間膜５０３を形成し、第１の層間膜５０３の中に活性部とキャパシタ下部電極及び活性部と配線層を接続するための第１のコンタクトプラグ５０４を形成する。次に、図１１（ｂ）に示すように、第１の層間膜５０３の上にシリコン窒化膜５０５を堆積した後、図１１（ｃ）に示すように、シリコン窒化膜５０５の上に化学気相成長（ＣＶＤ）法により第２の層間膜５０６を形成する。
【０００８】
次に、図１１（ｄ）に示すように、第２の層間膜５０６にキャパシタを形成する開口部５０７をリソグラフィ法及びドライエッチングにより形成し、図１１（ｅ）に示すように、開口部５０７の内部及び第２の層間膜５０６の上面にキャパシタの下部電極を構成する導電体膜５０８を堆積する。続いて、図１１（ｆ）に示すように導電体膜５０８が開口部５０７の内部のみに残るように第２の層間膜５０６の上面に堆積した導電体膜５０８をリソグラフィ法及びドライエッチングにより除去し、下部電極５０９を形成する。
【０００９】
次に、図１１（ｇ）に示すように、開口部５０７が形成されていない第２の層間膜５０６の上及び下部電極５０９の上に容量絶縁膜５１０と該容量絶縁膜５１０の上に上部電極を構成する導電体膜５１１とを順次堆積する。
【００１０】
次に、図１１（ｈ）に示すように、上部電極を形成するためにキャパシタの上部にレジストマスク５１２をリソグラフィ法により形成し、図１１（ｉ）に示すように、レジストマスク５１２をマスクとして、ドライエッチングにより上部電極５１３を形成する。このようにすると、上部電極５１３の一部が第２の層間膜５０６の上に形成されることになる。
【００１１】
さらに、図１２（ａ）に示すように、第２の層間膜５０６及び上部電極５１３の上に第３の層間膜を構成するための膜、例えばシリコン酸化膜５１４を堆積する。このときシリコン酸化膜５１４の膜厚は、第２の層間膜５０６上に形成される上部電極５１３の膜厚以上とする。
【００１２】
次に、図１２（ｂ）に示すように、上部電極５１３の上のシリコン酸化膜５１４を化学機械研磨（ＣＭＰ）法により研磨して、平坦化させ、第３の層間膜５１５を形成し、図１２（ｃ）に示すように、第２の層間膜５０６及び第３の層間膜５１５を貫通し、第１のコンタクトプラグ５０４と接続する第２のコンタクトプラグ５１６を形成する。
【００１３】
このようなＤＲＡＭを有する半導体装置の従来例において、上部電極の上に層間膜を形成するには、上部電極の形成により生じた段差を緩和するように、上部電極の膜厚よりも厚い絶縁膜を堆積させ、その後に、ＣＭＰ法等により平坦化を行っている。
【特許文献１】特開２００４-３４９４６２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
前述した従来例は、キャパシタの上に層間膜を形成するための工程が複雑であり、コストが増大するという問題がある。
【００１５】
すなわち、従来のスタックトキャパシタを有するＤＲＡＭの製造方法によるとキャパシタの上に層間膜を形成するためには、図１２（ａ）で示したように第３の層間膜である絶縁膜を堆積する工程と図１２（ｂ）で示したようにＣＭＰ法により絶縁膜を平坦化する工程とが必要である。また、絶縁膜は研磨後に上部電極及び絶縁膜の上部に形成される配線層同士の間の寄生容量を低減するだけの膜厚が必要である。
【００１６】
例えば、上部電極の膜厚を５０ｎｍとすると、第２の層間膜の上に上部電極が存在する領域と存在しない領域とは、５０ｎｍの段差が生じる。この上に第３の層間膜となる絶縁膜を堆積させる場合、ＣＭＰ法により絶縁膜を平坦化するための研磨量が１００ｎｍ必要であり、平坦化後の第３の層間膜の膜厚が１００ｎｍ必要であるとすると、第３の層間膜を形成する絶縁膜は、上部電極の段差と合わせて２５０ｎｍの堆積が必要である。本来ならば第３の層間膜として膜厚が１００ｎｍの絶縁膜を堆積することによって完了する工程が、膜厚２５０ｎｍの絶縁膜を堆積させることに加え、ＣＭＰ法による平坦化を実施する工程が必要となり、コストの上昇の要因となる。
【００１７】
また、堆積及び研磨の各工程において設定した膜厚に対するばらつきが生じる。前述した第３の層間膜となる絶縁膜の堆積を２５０ｎｍ、ＣＭＰ法による研磨を１００ｎｍとし、それぞれのばらつきを１０％とした場合、成膜によるばらつきが２５ｎｍ、研磨によるばらつきが１０ｎｍ生じる。従って、これらのばらつきを考慮したデバイス構造を設計することが必要となる。例えば、堆積工程で２５ｎｍ及び研磨工程で１０ｎｍ生じる膜厚のばらつきが正規分布で発生するとしたら、（２５２＋１０２）１／２≒２７ｎｍのばらつきを考慮する必要がある。すなわち、第３の層間膜を１００ｎｍと設定すると２７ｎｍのばらつきを考慮した最薄膜７３ｎｍから最厚膜１２７ｎｍを想定してデバイス構造を設計しなければならない。さらに上部電極と配線間の寄生容量も変動することを考慮する必要があり、ＤＲＡＭの微細化は困難である。
【００１８】
一方、第２のコンタクトプラグを形成する工程においても第３の層間膜を形成する際に生じる膜厚のばらつきを考慮した設計が必要であり、キャパシタの高さに制約が課されることから、セル容量値の確保が困難になる。
【００１９】
すなわち、従来例に示されるように、上部電極の一部が該上部電極が形成される層間膜の上に形成されるようなキャパシタ構造では、キャパシタの上に形成される層間膜の形成において過剰な膜厚の堆積及び研磨の工程が必要となるため、コストが増大する。さらに、上部電極の上に形成される層間膜の膜厚のばらつきを許容するためのデバイス設計が必要であり、また、十分なマージンを確保したコンタクトホールを開口するために、セル容量を確保できないことから、微細なデバイスを形成することが困難である。
【００２０】
本発明は、前記従来の問題に鑑み、スタック型キャパシタを有するＤＲＡＭの微細化に関し、キャパシタの上部電極の上の層間膜を簡易に、且つばらつきなく形成できるようにすることを目的とする。
【課題を解決するための手段】
【００２１】
前記の目的を達成するため、本発明は、半導体装置を、キャパシタの上部電極の上面とキャパシタが形成される層間膜の上面とが半導体基板から同一の高さに設けられ、上部電極と層間膜との上面が半導体基板と平坦に形成される構成とする。
【００２２】
具体的に、本発明に係る半導体装置は、半導体基板上に積層した３層以上からなる層間膜と、半導体基板上に形成されたトランスファーゲートとなるトランジスタと、３層以上の層間膜内の一層以上にまたがって形成され、下部電極、容量絶縁膜及び上部電極を有するキャパシタとを備え、キャパシタの上部電極の上面とキャパシタが形成された層間膜の上面とが半導体基板の主面から同一の高さとなるように形成されていることを特徴とする。
【００２３】
本発明の半導体装置によると、キャパシタの上部電極の上面とキャパシタが形成される層間膜の上面とが、半導体基板から同一の高さに位置し、平坦な状態となるため、上部電極の上に形成される他の層間膜は、例えばＣＶＤ法による形成のみで平坦に形成され、膜厚のばらつきを低減することが可能である。
【００２４】
また、本発明の半導体装置において、層間膜における上部電極の形成領域の上部に形成され、下部電極と同一の材料からなり、下部電極とは接続していないサイドウォールをさらに備えていることが好ましい。
【００２５】
このような構成にすると、サイドウォールが上部電極と層間膜とが接する上部に位置するため、上部電極が層間膜に十分に埋め込まれた構造となり、さらに平坦度を向上することが可能である。
【００２６】
また、本発明の半導体装置において、下部電極が形成される層間膜は２層以上の層間絶縁膜であることが好ましい。
【００２７】
また、本発明の半導体装置において、キャパシタが形成される層間膜は、少なくとも上面より、シリコン酸化膜、シリコン窒化膜及びシリコン酸化膜を含む層間絶縁膜であり、上部電極の一部はシリコン窒化膜の上に形成されていることが好ましい。
【００２８】
このような構成にすると、上部電極の膜厚が、シリコン窒化膜の上の層間膜の膜厚によって設定されることになり、更にばらつきなく平坦度を向上させることが可能となる。また、シリコン窒化膜がいわゆるハードマスクとしての役割を担うことが可能である。
【００２９】
また、本発明の半導体層において、上部電極の外側の膜厚は１０ｎｍ〜８０ｎｍであり、キャパシタが形成される層間膜の膜厚は２００ｎｍ〜２μｍであることが好ましい。
【００３０】
また、本発明の半導体層において、下部電極及び上部電極は窒化チタン膜であり、容量絶縁膜は金属酸化膜であることが好ましい。
【００３１】
本発明に係る第１の半導体装置の製造方法は、トランジスタが形成されている半導体基板の上に第１の層間膜を形成する工程と、第１の層間膜に第１のコンタクトプラグを形成する工程と、第１の層間膜の上にエッチングストッパ膜を形成する工程と、エッチングストッパ膜の上に第２の層間膜を形成する工程と、第２の層間膜に上部開口部と前記上部開口部の下に下部開口部を形成する工程と、下部開口部に下部電極を形成する工程と、下部電極の上に容量絶縁膜を形成する工程と、容量絶縁膜の上に上部電極を形成する工程と、上部電極の上に第３の層間膜を形成する工程と、第２及び第３の層間膜に第２のコンタクトプラグを形成する工程とを備え、上部電極を形成する工程において、上部電極は、上部開口部に上部開口部の深さよりも膜厚が厚くなるように堆積し、その後、堆積した上部電極を第２の層間膜の上面と同一の高さとなるまで研磨することを特徴とする。
【００３２】
本発明の第１の半導体装置の製造方法によると、キャパシタの上部電極の形成において、上部電極を形成する導電体膜を第２の層間膜の上にも形成しＣＭＰ法等により開口部が形成されていない第２の層間膜の上の導電体膜を除去することにより、上部電極の上面と第２の層間膜の上面とが、半導体基板の主面から同一の高さになり、平坦な状態となるため、上部電極上の層間膜を形成する際に、例えばＣＶＤ法による成膜のみで平坦に形成され、膜厚のばらつきを低減することが可能となる。
【００３３】
本発明に係る第２の半導体装置の製造方法は、トランジスタが形成されている半導体基板の上に第１の層間膜を形成する工程と、第１の層間膜に第１のコンタクトプラグを形成する工程と、第１の層間膜の上にエッチングストッパ膜を形成する工程と、エッチングストッパ膜の上に第２の層間膜を形成する工程と、第２の層間膜の上に第２の層間膜とは異なる材料からなる第３の層間膜を形成する工程と、第３の層間膜の上に第３の層間膜とは異なる材料からなる第４の層間膜を形成する工程と、第４の層間膜に上部開口部を形成する工程と、上部開口部の下で且つ第３の層間膜及び第２の層間膜に下部開口部を形成する工程と、下部開口部に下部電極を形成する工程と、下部電極の上に容量絶縁膜を形成する工程と、容量絶縁膜の上に上部電極を形成する工程と、上部電極の上に第５の層間膜を形成する工程と、第２及び第３の層間膜に第２のコンタクトプラグを形成する工程とを備え、上部電極を形成する工程において、上部電極は、上部開口部に上部開口部の深さよりも膜厚が厚くなるように堆積し、その後、堆積した上部電極を第４の層間膜の上面と同一の高さとなるまで研磨することを特徴とする。
【００３４】
本発明の第２の半導体装置の製造方法によると、上部電極の膜厚が第４の層間膜の膜厚によって設定されることになり、且つ上部電極と第４の層間膜との上面が半導体基板から同一の高さになり、平坦度が向上し、さらに膜厚のばらつきを少なくすることが可能である。
【００３５】
また、本発明の半導体装置の製造方法において、上部開口部の開口面積は下部開口部の開口面積よりも大きくし、下部電極を形成する工程は、下部電極を、半導体基板表面に形成した導電体膜を異方性ドライエッチングすることにより形成し、下部電極を形成すると同時に、上部開口部の側壁にも下部電極と同一材料からなるサイドウォールを形成する工程を含むことが好ましい。
【００３６】
このような構成にすると、サイドウォールが上部電極と層間膜とが接する上部に位置するため上部電極を形成する際に開口部の端部でなだらかな勾配を有し、上部電極の端部が層間膜に十分埋め込まれた構造となり、さらに平坦度を向上することが可能となる。
【００３７】
また、本発明の半導体装置の製造方法において、下部電極及び上部電極は窒化チタン膜であり、前記容量絶縁膜は金属酸化膜であることが好ましい。
【発明の効果】
【００３８】
本発明に係る半導体装置及びその製造方法によると、キャパシタの上部電極の上面と層間絶縁膜の上面とが、基板面から同一の高さに位置し平坦な状態となるため、上部電極の上の層間膜も平坦な状態が形成され、上部電極の上に形成される層間膜の膜厚によるばらつきを低減した半導体記憶装置を実現することができる。
【発明を実施するための最良の形態】
【００３９】
（第１の実施形態）
以下、本発明の第１の実施形態として、ＤＲＡＭを有する半導体装置及びその製造方法について、図１（ａ）、（ｂ）、図２（ａ）〜図２（ｇ）及び図３（ａ）〜図３（ｄ）を参照しながら説明する。図１（ａ）は、第１の実施形態に係る半導体装置の断面構造を示し、図１（ｂ）は、第１の実施形態に係る半導体装置の平面構造を示している。図２（ａ）〜図２（ｇ）及び図３（ａ）〜図３（ｄ）は第１の実施形態の製造工程に係る半導体装置の断面構造を示している。
【００４０】
まず、図１（ａ）に示すように、シリコン基板１０１の上にＤＲＡＭセルトランジスタ１０２が形成され、シリコン基板１０１及びＤＲＡＭセルトランジスタ１０２の上に第１の層間膜１０３が形成され、第１の層間膜１０３を貫通するように第１のコンタクトプラグ１０４が形成されている。第１の層間膜１０３の上にエッチングストッパ膜１０５及び第２の層間膜１０６が形成されている。第２の層間膜１０６には開口部が設けられ、下部開口部１０７の上に上部開口部１０８が形成されており、下部開口部１０７にキャパシタの下部電極１０９、下部電極１０９の上及び上部開口部１０８に容量絶縁膜１１０、容量絶縁膜１１０の上に上部電極１１１が形成されている。上部電極１１１及び第２の層間膜１０６の上に第３の層間膜１１２が形成され、第２の層間膜１０６及び第３の層間膜１１２を貫通する第２のコンタクトプラグ１１３が形成されている。
【００４１】
また、図１（ｂ）は、図１（ａ）のＩｂ−Ｉｂ線を上面からみた平面図であり、キャパシタの下部電極１０９、上部電極１１１、第２のコンタクトプラグ１１３を示している。このように、第１の実施形態における上部開口部１０８及び下部開口部１０７の開口形状は、長方形状である。また、図１（ａ）の工程断面図は、本平面図のＩａ−Ｉａ線における断面を表している。
【００４２】
第１の実施形態において、例えば第２の層間膜１０６はシリコン酸化膜であり、上部開口部１０８の深さを５０ｎｍ、上部電極１１１は膜厚５０ｎｍの窒化チタン（ＴｉＮ）膜、容量絶縁膜１１０は膜厚１０ｎｍの酸化ハフニウム（ＨｆＯｘ）膜、下部電極１０９は３０ｎｍのＴｉＮ膜から形成されているとする。
【００４３】
このようにすると、上部電極１１１及び下部電極１０９が共に第２の層間膜１０６の内部に形成されており、上部電極１１１の膜厚と上部開口部１０８の深さとが等しいため第２の層間膜１０６の最上面と上部電極１１１の上面とがシリコン基板１０１の上面から同一の高さに位置することになり、平坦化された状態となる。このため、上部電極１１１及び第２の層間膜１０６の上に形成される第３の層間膜１１２を平坦な状態に形成することが可能である。
【００４４】
以下、第１の実施形態に係るＤＲＡＭを有する半導体装置の製造方法の一例について図２（ａ）〜図２（ｇ）及び図３（ａ）〜図３（ｄ）を参照しながら説明する。
【００４５】
まず、図２（ａ）に示すように、シリコン基板１０１の上にＤＲＡＭセルトランジスタ１０２を形成し、シリコン基板１０１及びＤＲＡＭセルトランジスタ１０２の上に第１の層間膜１０３を形成する。さらに第１の層間膜１０３を貫通するように第１のコンタクトプラグ１０４を形成する。
【００４６】
次に、図２（ｂ）に示すように、例えばシリコン窒化膜からなり膜厚３０ｎｍのエッチングストッパ膜１０５を堆積させ、続いてエッチングストッパ膜１０５の上に例えばシリコン酸化膜からなり膜厚５００ｎｍの第２の層間膜１０６を堆積する。
【００４７】
次に、図２（ｃ）に示すように、第２の層間膜１０６の上に、リソグラフィ法によりレジストパターン１２１を形成し、ドライエッチングによって、上部電極を形成するための上部開口部１０８を形成する。このとき第２の層間膜１０６には上部電極が形成されない領域１２２が形成される。
【００４８】
次に 、図２（ｄ）に示すように、上部開口部１０８及び上部電極が形成されない領域１２２の上にリソグラフィ法によりレジストパターン１２３を形成する。
【００４９】
次に、図２（ｅ）に示すように、レジストパターン１２３をマスクにドライエッチングにより上部開口部１０８の下に下部電極を形成するための下部開口部１０７を形成する。
【００５０】
次に、図２（ｆ）に示すように、下部電極を構成するために導電体材料例えばＴｉＮ膜１２４を膜厚３０ｎｍで堆積させる。
【００５１】
続いて、図２（ｇ）に示すように、リソグラフィ法により下部電極を形成するための下部開口部１０７内にレジスト１２５を埋め込む。
【００５２】
さらに、図３（ａ）に示すように、例えばドライエッチングを用いて、上部開口部１０８及び上部電極が形成されない領域１２２に堆積したＴｉＮ膜１２４を除去し、下部電極１０９を形成する。
【００５３】
続いて、図３（ｂ）に示すように、例えばＨｆＯｘ膜からなり膜厚１０ｎｍの容量絶縁膜１１０、上部電極を構成するための導電体材料例えば膜厚５０ｎｍのＴｉＮ膜１２６を堆積させる。
【００５４】
次に、図３（ｃ）に示すように、ＴｉＮ膜１２６をＣＭＰ法にて上部電極が形成されない領域１２２の上面まで研磨により除去することにより上部電極１１１を形成し、同時に、上部電極が形成されない領域１２２の上面に形成された容量絶縁膜１１０も除去される。このようにすると、上部電極１１１を構成するＴｉＮ膜１２６は、上部開口部１０８のみに堆積し、ＴｉＮ膜１２６の上面つまり第２の層間膜１０６の最上面と上部電極１１１の上面とがシリコン基板１０１の上面から同一の高さに位置することになり、平坦化された状態となる。
【００５５】
さらに、図３（ｄ）に示すように、上部電極１１１及び第２の層間膜１０６の上にＣＶＤ法により例えばシリコン酸化膜を膜厚１００ｎｍで堆積して第３の層間膜１１２を形成し、第３の層間膜１１２及び第２の層間膜１０６を貫通する第２のコンタクトプラグ１１３を形成する。
【００５６】
このようにすると、上部電極１１１を第２の層間膜１０６に形成した上部開口部１０８に形成することになるため上部電極１１１の上面と第２の層間膜の最上面とがシリコン基板１０１の上面から同じ高さに位置し、平坦化された状態となる。このため、上部電極１１１と第２の層間膜１０６との上に形成される第３の層間膜１１２をＣＶＤ法で堆積するだけで容易に平坦化した状態を形成することが可能である。
【００５７】
以上のように第１の実施形態に係るＤＲＡＭを有する半導体装置によると、キャパシタ上部電極の上面と該キャパシタ上部電極が形成される層間絶縁膜の上面とがシリコン基板から同一の高さに位置し、平坦な状態を形成することができるため、上部電極の上に形成する層間膜も平坦な状態を容易に形成することが可能となり、上部電極の上の層間膜の形成において、工程数が複雑になることから生じるばらつきを低減した構造を構成することが可能である。
【００５８】
なお、一例として、上部電極の材料および下部電極の材料をＴｉＮとしているが、窒化タングステン（ＷＮ）、酸化ルテニウム（ＲｕＯ）、白金（Ｐｔ）、窒化ケイ素チタン（ＴｉＳｉＮ）などの金属膜およびその積層膜であっても同様の効果があり、また、容量絶縁膜の材料をＨｆＯｘとしているが、酸化タンタル（ＴａＯｘ）、酸化ジルコニウム（ＺｒＯｘ）、酸化ニオブ（ＮｂＯｘ）、酸化アルミニウム（ＡｌＯｘ）などの金属酸化膜およびその積層膜であっても同様の効果がある。
【００５９】
また、一例として上部電極の外側の膜厚を５０ｎｍ、キャパシタを形成する層間膜の膜厚すなわちキャパシタの高さを５００ｎｍとしたが、上部電極の最上面の膜厚が１０ｎｍ〜８０ｎｍ、キャパシタが形成される層間膜の膜厚が２００ｎｍ〜２μｍの範囲であればよい。
【００６０】
（第２の実施形態）
以下、本発明の第２の実施の形態について、図４（ａ）、（ｂ）、図５（ａ）〜図５（ｇ）及び図６（ａ）〜図６（ｄ）を参照しながら説明する。図４（ａ）は、第２の実施形態に係る半導体装置の断面構造を示し、図４（ｂ）は、第２の実施形態に係る半導体装置の平面構造を示している。図５（ａ）〜図５（ｇ）及び図６（ａ）〜図６（ｄ）は第２の実施形態の製造工程に係る半導体装置の断面構造を示している。
【００６１】
まず、図４（ａ）に示すように、シリコン基板２０１の上にＤＲＡＭセルトランジスタ２０２が形成され、シリコン基板２０１及びＤＲＡＭセルトランジスタ２０２の上に第１の層間膜２０３が形成され、第１の層間膜２０３を貫通するように第１のコンタクトプラグ２０４が形成されている。第１の層間膜２０３の上にエッチングストッパ膜２０５及び第２の層間膜２０６が形成されている。第２の層間膜２０６には開口部が設けられ、下部開口部２０７の上に上部開口部２０８が形成されており、下部開口部２０７にキャパシタの下部電極２０９、下部電極２０９の上及び上部開口部２０８に容量絶縁膜２１０、容量絶縁膜２１０の上に上部電極２１１が形成されている。また、上部電極２１１の側面で第２の層間膜２０６と接する領域に下部電極２０９と同じ材料で形成されるサイドウォール２１２が形成されている。上部電極２１１及び第２の層間膜２０６の上に第３の層間膜２１３が形成され、第２の層間膜２０６及び第３の層間膜２１３を貫通する第２のコンタクトプラグ２１４が形成されている。
【００６２】
第２の実施形態の特徴は、第１の実施形態の特徴に加えサイドウォールを形成したことにある。
【００６３】
また、図４（ｂ）は、図４（ａ）のIVｂ−IVｂ線を上面からみた平面図であり、キャパシタの下部電極２０９、上部電極２１１、第２のコンタクトプラグ２１４、サイドウォール２１２を示している。このように、第２の実施形態におけるキャパシタの形状は、第１の実施形態と同様に直方体である。また、図４（a）の工程断面図は、本平面図のIVａ−IVａ線における断面を表している。
【００６４】
第２の実施形態において、例えば第２の層間膜はシリコン酸化膜であり、上部開口部２０８の深さを５０ｎｍ、上部電極２１１は膜厚５０ｎｍのＴｉＮ膜、容量絶縁膜２１０は膜厚１０ｎｍのＨｆＯｘ膜、下部電極２０９は３０ｎｍのＴｉＮ膜から形成されているとする。
【００６５】
このようにすると、上部電極２１１及び下部電極２０９が共に第２の層間膜２０６の内部に形成されており、上部電極２１１の膜厚と上部開口部２０８の深さとが等しいため第２の層間膜２０６の最上面と上部電極２１１の上面とがシリコン基板２０１の上面から同じ高さに位置することになり、平坦化された状態となる。
【００６６】
特に、第２の実施形態においては、サイドウォール２１２を設けることにより、上部電極２１１の側面と第２の層間膜２０６との界面に隙間等が生じない状態を構成しており、界面が平坦な状態に形成されている。このため、上部電極２１１及び第２の層間膜２０６の上に形成される第３の層間膜２１３を平坦な状態に形成することが可能である。
【００６７】
以下、第２の実施形態に係る製造方法の一例について図５（ａ）〜図５（ｇ）及び図６（ａ）〜図６（ｄ）を参照しながら説明する。
【００６８】
まず、図５（ａ）に示すように、シリコン基板２０１の上にＤＲＡＭセルトランジスタ２０２を形成し、シリコン基板２０１及びＤＲＡＭセルトランジスタ２０２の上に第１の層間膜２０３を形成する。さらに第１の層間膜２０３を貫通するように第１のコンタクトプラグ２０４を形成する。
【００６９】
次に、図５（ｂ）に示すように、例えばシリコン窒化膜からなり膜厚３０ｎｍのエッチングストッパ膜２０５を堆積させ、続いてエッチングストッパ膜２０５の上に例えばシリコン酸化膜からなり膜厚５００ｎｍの第２の層間膜２０６を堆積する。
【００７０】
次に、図５（ｃ）に示すように、第２の層間膜２０６の上に、リソグラフィ法によりレジストパターン２２１を形成し、ドライエッチングによって、上部電極を形成するための上部開口部２０８を形成する。このとき第２の層間膜２０６には上部電極が形成されない領域２２２が形成される。
【００７１】
次に 、図５（ｄ）に示すように、上部開口部２０８及び上部電極が形成されない領域２２２の上にリソグラフィ法によりレジストパターン２２３を形成する。
【００７２】
次に、図５（ｅ）に示すように、レジストパターン２２３をマスクにドライエッチングにより上部開口部２０８の下に下部電極を形成するための下部開口部２０７を形成する。
【００７３】
次に、図５（ｆ）に示すように、下部電極を構成するために導電体材料例えばＴｉＮ膜２２４を膜厚３０ｎｍで堆積させる。
【００７４】
続いて、図５（ｇ）に示すように、リソグラフィ法により下部電極を形成するための下部開口部２０７内にレジスト２２５を埋め込み、異方性のドライエッチングにより第２の層間膜２０６の上部のＴｉＮ膜２２４を除去する。
【００７５】
このようにすることによって、図６（ａ）に示すように、下部電極２０９が形成されると同時に第２の層間膜２０６の上部電極が形成されない領域２２２の側壁にサイドウォール２１２が下部電極と同一の材料で形成される。
【００７６】
続いて、図６（ｂ）に示すように、例えばＨｆＯｘ膜からなり膜厚１０ｎｍの容量絶縁膜２１０及び上部電極を構成するための導電体材料例えば膜厚５０ｎｍのＴｉＮ膜２２６を堆積させる。
【００７７】
次に、図６（ｃ）に示すように、ＴｉＮ膜２２６をＣＭＰ法にて上部電極が形成されない領域２２２の上面まで研磨により除去することにより上部電極２１１を形成し、同時に、上部電極が形成されない領域２２２の上面に形成された容量絶縁膜２１０も除去される。このようにすると、上部電極２１１を構成するＴｉＮ膜２２６は、上部開口部２０８のみに堆積し、ＴｉＮ膜２２６の上面つまり第２の層間膜２０６の最上面と上部電極２１１の上面とがシリコン基板２０１の上面から同じ高さに位置することになり、平坦化された状態となる。
【００７８】
さらに、図６（ｄ）に示すように、上部電極２１１及び第２の層間膜２０６の上にＣＶＤ法により例えばシリコン酸化膜を膜厚１００ｎｍで堆積して第３の層間膜２１３を形成し、第３の層間膜２１３及び第２の層間膜２０６を貫通する第２のコンタクトプラグ２１４を形成する。
【００７９】
このようにすると、上部電極２１１が第２の層間膜２０６に形成した上部開口部２０８に埋め込むように形成されるため、上部電極２１１の上面と第２の層間膜の最上面とがシリコン基板２０１の上面から同じ高さに位置し、平坦化された状態となる。このため上部電極２１１と第２の層間膜２０６との上に形成される第３の層間膜２１２をＣＶＤ法で堆積するだけで容易に平坦化した状態を形成することが可能である。特に、第２の実施形態においては、サイドウォール２１２を設けることにより、上部電極２１１の側面と第２の層間膜２０６との界面に隙間等が生じない状態を構成しており、界面が平坦な状態に形成されている。このため、上部電極２１１及び第２の層間膜２０６の上に形成される第３の層間膜２１３を平坦な状態に形成することが可能である。
【００８０】
以上のように第２の実施形態に係るＤＲＡＭを有する半導体装置によると、キャパシタ上部電極の上面と該キャパシタ上部電極が形成される層間絶縁膜の上面とがシリコン基板から同一の高さに位置し、平坦な状態を形成することができるため、上部電極の上に形成する層間膜も平坦な状態を容易に形成することが可能となり、上部電極の上の層間膜の形成において工程数が複雑になることから生じるばらつきを低減した構造を構成することが可能である。
【００８１】
なお、一例として、上部電極の材料および下部電極の材料をＴｉＮとしているが、ＷＮ、ＲｕＯ、Ｐｔ、ＴｉＳｉＮなどの金属膜又はその積層膜であっても同様の効果があり、また、容量絶縁膜の材料をＨｆＯｘとしているが、ＴａＯｘ、ＺｒＯｘ、ＮｂＯｘ、ＡｌＯｘなどの金属酸化膜又はその積層膜であっても同様の効果がある。
【００８２】
また、一例として上部電極の外側の膜厚を５０ｎｍ、キャパシタを形成する層間膜の膜厚すなわちキャパシタの高さを５００ｎｍとしたが、上部電極の最上面の膜厚が１０ｎｍ〜８０ｎｍ、キャパシタが形成される層間膜の膜厚が２００ｎｍ〜２μｍの範囲であればよい。
【００８３】
（第３の実施形態）
以下、本発明の第３の実施形態について、図７、図８（ａ）〜図８（ｈ）及び図９（ａ）〜図９（ｅ）を参照しながら説明する。図７は、第３の実施形態に係る半導体装置の断面構造を示し、図８（ａ）〜図８（ｈ）及び図９（ａ）〜図９（ｅ）は第３の実施形態の製造工程に係る半導体装置の断面構造を示している。
【００８４】
まず、図７に示すように、シリコン基板３０１の上にＤＲＡＭセルトランジスタ３０２が形成され、シリコン基板３０１及びＤＲＡＭセルトランジスタ３０２の上に第１の層間膜３０３が形成され、第１の層間膜３０３を貫通するように第１のコンタクトプラグ３０４が形成されている。第１の層間膜３０３の上にエッチングストッパ膜３０５及び第２の層間膜３０６、第２の層間膜３０６の上に第２の層間膜３０６とは異なる材料から構成される第３の層間膜３０７、第３の層間膜３０７の上に第４の層間膜３０８が形成されている。第２の層間膜３０６、第３の層間膜３０７及び第４の層間膜３０８には開口部が設けられ、第２の層間膜３０６及び第３の層間膜３０７に下部開口部３０９、第４の層間膜３０８に上部開口部３１０が形成されている。下部開口部３０９にはキャパシタの下部電極３１１が形成され、下部電極３１１の上に容量絶縁膜３１２、容量絶縁膜３１２の上に上部電極３１３が形成されている。また、上部電極３１３の側面で第４の層間膜３０８と接する領域に下部電極３１１と同じ材料で構成されるサイドウォール３１４が形成されている。上部電極３１３及び第４の層間膜３０８の上に第５の層間膜３１５が形成され、第２の層間膜３０６、第３の層間膜３０７、第４の層間膜３０８及び第５の層間膜３１５を貫通する第２のコンタクトプラグ３１６が形成されている。
【００８５】
第３の実施形態において、例えば第３の層間膜３０７は膜厚が５０ｎｍのシリコン窒化膜であり、第４の層間膜３０８は膜厚が５０ｎｍのシリコン酸化膜であり、上部電極３１３は膜厚が５０ｎｍのＴｉＮ膜、容量絶縁膜３１２は膜厚が１０ｎｍのＨｆＯｘ膜、下部電極３１１は膜厚が３０ｎｍのＴｉＮ膜である。
【００８６】
このようにすると、キャパシタの上部電極の上面と第４の層間膜の上面とがシリコン基板の上面から同じ高さ位置になり、平坦化された状態を形成することができる。
【００８７】
第３の実施形態の特徴は、上部電極を設ける上部開口部が第４の層間膜に形成されることにある。つまり、上部電極を設ける上部開口部３１０の深さは、第４の層間膜の膜厚に等しく、第４の層間膜の膜厚によって上部電極の膜厚が制御されるため、第４の層間膜の膜厚と上部電極の膜厚を同一に設定することが容易である。
【００８８】
以下、第３の実施形態に係る製造方法の一例について図８（ａ）〜図８（ｈ）及び図９（ａ）〜図９（ｅ）を参照しながら説明する。
【００８９】
まず、図８（ａ）に示すように、シリコン基板３０１の上にＤＲＡＭセルトランジスタ３０２を形成し、シリコン基板３０１及びＤＲＡＭセルトランジスタ３０２の上に第１の層間膜３０３を形成する。さらに第１の層間膜３０３を貫通するように第１のコンタクトプラグ３０４を形成する。
【００９０】
次に、図８（ｂ）に示すように、例えばシリコン窒化膜からなり膜厚３０ｎｍのエッチングストッパ膜３０５を堆積させ、続いてエッチングストッパ膜３０５の上に例えばシリコン酸化膜からなり膜厚５００ｎｍの第２の層間膜３０６、第２の層間膜３０６の上に例えばシリコン窒化膜からなり膜厚５０ｎｍの第３の層間膜３０７、第３の層間膜３０７の上に例えばシリコン酸化膜からなり膜厚５０ｎｍの第４の層間膜３０８を堆積する。
【００９１】
次に、図８（ｃ）に示すように、第４の層間膜３０８の上に、リソグラフィ法によりレジストパターン３２１を形成し、ドライエッチングによって、第４の層間膜３０８に上部電極を形成するための上部開口部３１０を形成する。このとき第４の層間膜３０８には上部電極が形成されない領域３２２も形成され、レジストパターン３２１を除去した半導体装置が、図８（ｄ）に示される。
【００９２】
次に、図８（ｅ）に示すように、上部開口部３１０の下に下部電極を形成するための下部開口部を形成するために、第３の層間膜３０７及び第４の層間膜３０８の上部電極が形成されない領域３２２の上にリソグラフィ法によりレジストパターン３２３を形成する。
【００９３】
次に、図８（ｆ）及び図８（ｇ）に示すように、レジストパターン３２３をマスクにドライエッチングにより第３の層間膜３０７及び第２の層間膜３０６に下部開口部３０９を形成する。
【００９４】
次に、図８（ｈ）に示すように、下部電極を構成するために導電体材料例えばＴｉＮ膜３２４を膜厚３０ｎｍで堆積させる。
【００９５】
続いて、図９（ａ）に示すように、リソグラフィ法により下部電極を形成するための下部開口部３０９内にレジスト３２５を埋め込む。
【００９６】
次に、図９（ｂ）に示すように、異方性ドライエッチングを行い、レジスト３２５を除去することにより下部電極３１１を形成すると同時に第４の層間膜３０８の上部電極が形成されない領域３２２の側壁にサイドウォール３１４が下部電極３１１と同一の材料で形成される。
【００９７】
次に、図９（ｃ）に示すように、例えばＨｆＯｘからなり膜厚１０ｎｍの容量絶縁膜３１２及び上部電極を構成するための導電体材料例えば膜厚５０ｎｍのＴｉＮ膜３２６を堆積させる。
【００９８】
次に、図９（ｄ）に示すように、ＴｉＮ膜３２６をＣＭＰ法にて第４の層間膜３０８の最上面の高さになるまで研磨により除去することによって上部電極３１３を形成する。同時に、上部電極が形成されない領域３２２の上部に形成された容量絶縁膜３１２も除去される。このようにすると上部電極３１３を形成するＴｉＮ膜３２６は、上部開口部３１０のみに堆積し、上部電極３１３の上面と第４の層間膜３０８の上面とがシリコン基板３０１の上面から同じ高さ位置になり、平坦化された状態となる。
【００９９】
さらに、図９（ｅ）に示すように上部電極３１３及び第４の層間膜３０８の上にＣＶＤ法により例えばシリコン酸化膜を膜厚が１００ｎｍで堆積させて第５の層間膜３１５を形成し、第２の層間膜３０６、第３の層間膜３０７、第４の層間膜３０８及び第５の層間膜３１５を貫通する第２のコンタクトプラグ３１６を形成する。
【０１００】
このようにすると上部電極３１３が第４の層間膜３０８に形成した上部開口部３１０に埋め込むように形成されるため、上部電極３１３の上面と第４の層間膜３０８の上面とがシリコン基板３０１の上面から同じ高さに位置し、平坦化された状態となる。このため上部電極３１３と第４の層間膜３０８との上に形成される第５の層間膜３１５をＣＶＤ法で堆積するだけで容易に平坦化した状態を形成することが可能である。特に、第３の実施形態においては、シリコン窒化膜からなる第３の層間膜３０７の上にシリコン酸化膜からなる第４の層間膜３０８を設けており、第４の層間膜３０８に上部開口部３１０を形成する際にシリコン窒化膜である第３の層間膜３０７がストッパ膜となるため、上部開口部３１０の深さは、第４の層間膜３０８の膜厚に等しい深さとなる。つまり、上部開口部３１０に形成される上部電極３１３の膜厚は、第４の層間膜３０８の膜厚により制御され、上部電極３１３の上面と第４の層間膜３０８の上面との平坦性を向上させることが可能である。
【０１０１】
以上のように、第３の実施形態に係るＤＲＡＭを有する半導体装置によると、キャパシタ上部電極の上面と該キャパシタ上部電極が形成される層間絶縁膜の上面とがシリコン基板から同一の高さに位置し、平坦な状態を形成することができるため、上部電極の上に形成する層間膜も平坦な状態を容易に形成することが可能となり、上部電極の上の層間膜の形成において工程数が複雑になることから生じるばらつきを低減した構造を構成することが可能である。
【０１０２】
なお、一例として、上部電極の材料および下部電極の材料をＴｉＮとしているが、ＷＮ、ＲｕＯ、Ｐｔ、ＴｉＳｉＮなどの金属膜又はその積層膜であっても同様の効果があり、また、容量絶縁膜の材料をＨｆＯｘとしているが、ＴａＯｘ、ＺｒＯｘ、ＮｂＯｘ、ＡｌＯｘなどの金属酸化膜又はその積層膜であっても同様の効果がある。
【０１０３】
また、一例として上部電極の外側の膜厚を５０ｎｍ、キャパシタを形成する層間膜の膜厚すなわちキャパシタの高さを５００ｎｍとしたが、上部電極の最上面の膜厚が１０ｎｍ〜８０ｎｍ、キャパシタが形成される層間膜の膜厚が２００ｎｍ〜２μｍの範囲であればよい。
【産業上の利用可能性】
【０１０４】
本発明に係る半導体装置によると、キャパシタの上部電極の上面とキャパシタが形成される層間絶縁膜の上面とが、半導体基板から同一の高さに位置し平坦な状態となるため、上部電極の上の層間膜も平坦な状態を形成することができ、上部電極の上の層間膜の膜厚によるばらつきを低減した半導体装置に有用である。
【図面の簡単な説明】
【０１０５】
【図１】本発明の第１の実施形態に係る半導体装置を示す断面図及び平面図である。
【図２】本発明の第１の実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図３】本発明の第１の実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図４】本発明の第２の実施形態に係る半導体装置を示す断面図及び平面図である。
【図５】本発明の第２の実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図６】本発明の第２の実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図７】本発明の第３の実施形態に係る半導体装置を示す断面図である。
【図８】本発明の第３の実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図９】本発明の第３の実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図１０】従来の半導体装置を示す断面図である。
【図１１】従来の半導体装置の製造方法を示す工程断面図である。
【図１２】従来の半導体装置の製造方法を示す工程断面図である。
【符号の説明】
【０１０６】
１０１  シリコン基板
１０２  ＤＲＡＭセルトランジスタ
１０３  第１の層間膜
１０４  第１のコンタクトプラグ
１０５  エッチングストッパ膜
１０６  第２の層間膜
１０７  下部開口部
１０８  上部開口部
１０９  下部電極
１１０  容量絶縁膜
１１１  上部電極
１１２  第３の層間膜
１１３  第２のコンタクトプラグ
１２１  レジストパターン
１２２  領域
１２３  レジストパターン
１２４  ＴｉＮ膜
１２５  レジスト
１２６  ＴｉＮ膜
２０１  シリコン基板
２０２  ＤＲＡＭセルトランジスタ
２０３  第１の層間膜
２０４  第１のコンタクトプラグ
２０５  エッチングストッパ膜
２０６  第２の層間膜
２０７  下部開口部
２０８  上部開口部
２０９  下部電極
２１０  容量絶縁膜
２１１  上部電極
２１２  サイドウォール
２１３  第３の層間膜
２１４  第２のコンタクトプラグ
２２１  レジストパターン
２２２  領域
２２３  レジストパターン
２２４  ＴｉＮ膜
２２５  レジスト
２２６  ＴｉＮ膜
３０１  シリコン基板
３０２  ＤＲＡＭセルトランジスタ
３０３  第１の層間膜
３０４  第１のコンタクトプラグ
３０５  エッチングストッパ膜
３０６  第２の層間膜
３０７  第３の層間膜
３０８  第４の層間膜
３０９  下部開口部
３１０  上部開口部
３１１  下部電極
３１２  容量絶縁膜
３１３  上部電極
３１４  サイドウォール
３１５  第５の層間膜
３１６  第２のコンタクトプラグ
３２１  レジストパターン
３２２  領域
３２３  レジストパターン
３２４  ＴｉＮ膜
３２５  レジスト
３２６  ＴｉＮ膜
【図１】
2008060343.tif 000003
【図２】
2008060343.tif 000004
【図３】
2008060343.tif 000005
【図４】
2008060343.tif 000006
【図５】
2008060343.tif 000007
【図６】
2008060343.tif 000008
【図７】
2008060343.tif 000009
【図８】
2008060343.tif 000010
【図９】
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【図１０】
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【図１１】
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【図１２】
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