(57)【要約】【課題】しきい値電圧の負方向シフト（マイナスシフト）を抑制することが可能なトランジスタを提供し、シフトレジスタをはじめとする半導体装置の誤動作を防止する。【解決手段】単位シフトレジスタの、出力端子ＯＵＴをプルアップするトランジスタＱ１のゲートノード（ノードＮ１）を充電する充電回路として、第１電源端子Ｓ１とノードＮ１との間に直列に接続した２つのトランジスタから成るデュアルゲートトランジスタＱ３Ｄを用いる。デュアルゲートトランジスタＱ３Ｄは、それを構成する２つのトランジスタ間の接続ノード（ノードＮ３）が、当該ゲートとノードＮ３との間の容量結合により、ゲートがＨレベルからＬレベルに変化するのに応じてＬレベルに引き下げられるよう構成されている。【選択図】図７
2008193545.tif 000002
【特許請求の範囲】
【請求項１】
所定の第１ノードと第２ノードとの間に直列に接続し、制御電極が相互に接続した複数の第１トランジスタを備える半導体装置であって、
前記複数の第１トランジスタ間の接続ノードの各々を第３ノードとし、
前記第１〜第３ノードおよび前記制御電極のそれぞれが前記複数の第１トランジスタのしきい値電圧よりも高いＨ（High）レベルになった状態から、前記第１および第２ノードがＨレベルのまま前記制御電極の電位が前記しきい値電圧よりも低いＬ（Low）レベルに変化すると、それに応じて前記第３ノードのレベルもＬレベルに引き下げられるよう構成されている
ことを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置であって、
前記第３ノードのレベルを引き下げる手段は、前記制御電極と当該第３ノードとの間の寄生容量である
ことを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置であって、
前記第３ノードとなる電極の幅は、前記第１および第２ノードとなる電極の幅よりも広い
ことを特徴とする半導体装置。
【請求項４】
請求項１から請求項３のいずれか記載の半導体装置であって、
前記第３ノードのレベルを引き下げる手段として、前記制御電極と前記第３ノードとの間に接続した容量素子をさらに備える
ことを特徴とする半導体装置。
【請求項５】
請求項２から請求項４のいずれか記載の半導体装置であって、
前記第３ノードの各々において、
前記制御電極と前記第３ノードとの間の容量成分をＣ１、当該Ｃ１に含まれない前記第３ノードに付随する寄生容量をＣ２、前記制御電極におけるＨレベルとＬレベルとの差をＶｄ、前記第１トランジスタのしきい値電圧をＶｔｈとすると、
Ｃ１≧Ｃ２×（Ｖｄ−Ｖｔｈ）／Ｖｔｈ
の関係を満たす
ことを特徴とする半導体装置。
【請求項６】
請求項１記載の半導体装置であって、
前記第３ノードのレベルを引き下げる手段として、前記制御電極と前記第３ノードとの間に接続され、前記制御電極側をカソード、前記第３ノード側をアノードとするダイオードをさらに備える
ことを特徴とする半導体装置。
【請求項７】
請求項１記載の半導体装置であって、
前記第３ノードのレベルを引き下げる手段として、前記第１トランジスタの前記制御電極と前記第３ノードとの間に接続された第２トランジスタをさらに備える
ことを特徴とする半導体装置。
【請求項８】
請求項１から請求項７のいずれか記載の半導体装置であって、
前記複数の第１トランジスタは、非晶質シリコン薄膜トランジスタである
ことを特徴とする半導体装置。
【請求項９】
請求項１から請求項７のいずれか記載の半導体装置であって、
前記複数の第１トランジスタは、有機トランジスタである
ことを特徴とする半導体装置。
【請求項１０】
入力端子、出力端子、第１クロック端子およびリセット端子と、
前記第１クロック端子に入力される第１クロック信号を前記出力端子に供給する第１トランジスタと、
前記出力端子を放電する第２トランジスタと、
前記入力端子に入力される入力信号に応じて前記第１トランジスタの制御電極が接続する第１ノードを充電する充電回路と、
前記リセット端子に入力されるリセット信号に応じて前記第１ノードを放電する放電回路とを備え、
前記充電回路は、
前記第１ノードと電源端子との間に直列に接続し、制御電極が共に前記入力端子に接続した複数の第３トランジスタを含む
ことを特徴とするシフトレジスタ回路。
【請求項１１】
請求項１０記載のシフトレジスタ回路であって、
前記充電回路は、
前記入力信号が第３トランジスタのしきい値電圧よりも高いＨ（High）レベルになると前記複数の第３トランジスタがオンすることで前記第１ノードを充電し、その後当該入力信号が前記しきい値電圧よりも低いＬ（Low）レベルに変化すると前記複数の第３トランジスタ間の各接続ノードがＬレベルに引き下げられるよう構成されている
ことを特徴とするシフトレジスタ回路。
【請求項１２】
請求項１０または請求項１１記載のシフトレジスタ回路であって、
前記第２トランジスタの制御電極は、前記リセット端子に接続している
ことを特徴とするシフトレジスタ回路。
【請求項１３】
請求項１０または請求項１１記載のシフトレジスタ回路であって、
前記第１ノードを入力端とし、前記第２トランジスタの制御電極が接続する第２ノードを出力端とするインバータをさらに備える
ことを特徴とするシフトレジスタ回路。
【請求項１４】
請求項１３記載のシフトレジスタ回路であって、
前記第２ノードに接続した制御電極を有し、前記第１ノードを放電する第４トランジスタをさらに備える
ことを特徴とするシフトレジスタ回路。
【請求項１５】
請求項１０または請求項１１記載のシフトレジスタ回路であって、
前記第２トランジスタを２つ有し、
前記２つの第２トランジスタ各々の制御電極が接続するノードをそれぞれ第２および第３ノードとし、
前記２つの第２トランジスタは、所定の制御信号に基づいて交互に駆動される
ことを特徴とするシフトレジスタ回路。
【請求項１６】
請求項１５記載のシフトレジスタ回路であって、
前記制御信号は、
互いに相補な第１および第２制御信号により構成されており、
当該シフトレジスタ回路は、
前記第１および第２制御信号がそれぞれ入力される第１および第２制御端子と、
前記第１制御端子と前記第２ノードとの間に接続する第４トランジスタと、
前記第２制御端子と前記第３ノードとの間に接続する第５トランジスタとをさらに備え、
前記第４および第５トランジスタは、
その片方の主電極がたすき掛けに互いの制御電極に接続されている
ことを特徴とするシフトレジスタ回路。
【請求項１７】
請求項１５または請求項１６記載のシフトレジスタ回路であって、
前記２つの第２トランジスタを交互に駆動する手段は、
前記第１ノードを入力端とするインバータと、
前記制御信号に基づいて、前記インバータの出力端を前記第２および第３ノードへ交互に接続させる切替回路とを含む
ことを特徴とするシフトレジスタ回路。
【請求項１８】
請求項１５から請求項１７のいずれか記載のシフトレジスタ回路であって、
前記第２ノードに接続した制御電極を有し、前記第１ノードを放電する第６トランジスタと、
前記第３ノードに接続した制御電極を有し、前記第１ノードを放電する第７トランジスタとをさらに備える
ことを特徴とするシフトレジスタ回路。
【請求項１９】
請求項１０または請求項１１記載のシフトレジスタ回路であって、
前記第１クロック端子に接続した制御電極を有し、前記第１ノードと前記出力端子との間に接続した第４トランジスタをさらに備える
ことを特徴とするシフトレジスタ回路。
【請求項２０】
請求項１９記載のシフトレジスタ回路であって、
前記第１クロック信号とは位相が異なる第２クロック信号が入力される第２クロック端子と、
前記第１ノードを入力端とし、前記第２クロック信号により活性化されるインバータと、
前記第１クロック端子に接続した制御電極を有し、当該インバータの出力端を放電する第５トランジスタと、
前記インバータの前記出力端に接続した制御電極を有し、前記第１ノードを放電する第６トランジスタとをさらに備える
ことを特徴とするシフトレジスタ回路。
【請求項２１】
請求項２０記載のシフトレジスタ回路であって、
前記第２トランジスタの制御電極は、前記第２クロック端子に接続している
ことを特徴とするシフトレジスタ回路。
【請求項２２】
請求項２１記載のシフトレジスタ回路であって、
前記第２トランジスタは、前記出力端子と前記第１クロック端子との間に接続している
ことを特徴とするシフトレジスタ回路。
【請求項２３】
請求項１０または請求項１１記載のシフトレジスタ回路であって、
前記第１ノードを入力端とし、前記第１クロック信号により活性化されるインバータと、
前記インバータの出力端に接続した制御電極を有し、前記第１ノードを放電する第４トランジスタとをさらに備え、
前記インバータは、
当該インバータの前記出力端と前記第１クロック端子との間に接続した第１容量素子を負荷素子として有している
ことを特徴とするシフトレジスタ回路。
【請求項２４】
請求項２３記載のシフトレジスタ回路であって、
前記第２トランジスタの制御電極は、前記インバータの前記出力端に接続している
ことを特徴とするシフトレジスタ回路。
【請求項２５】
請求項２４記載のシフトレジスタ回路であって、
前記第１クロック信号とは位相が異なる第２クロック信号が入力される第２クロック端子と、
前記第２クロック端子に接続した制御電極を有し、前記出力端子を放電する第５トランジスタとをさらに備える
ことを特徴とするシフトレジスタ回路。
【請求項２６】
請求項１０から請求項２５のいずれか記載のシフトレジスタ回路であって、
前記複数の第３トランジスタ間の各接続ノードと前記入力端子との間に接続した第２容量素子をさらに備える
ことを特徴とするシフトレジスタ回路。
【請求項２７】
請求項１０から請求項２５のいずれか記載のシフトレジスタ回路であって、
前記複数の第３トランジスタ間の各接続ノードと前記入力端子との間に、前記入力端子側をカソード、前記接続ノード側をアノードとして接続されたダイオードをさらに備える
ことを特徴とするシフトレジスタ回路。
【請求項２８】
請求項１０から請求項２５のいずれか記載のシフトレジスタ回路であって、
前記複数の第３トランジスタ間の各接続ノードと前記入力端子との間に、制御電極が前記第１クロック端子に接続した第６トランジスタをさらに備える
ことを特徴とするシフトレジスタ回路。
【請求項２９】
第１および第２入力端子、出力端子、クロック端子並びにリセット端子と、
前記クロック端子に入力されるクロック信号を前記出力端子に供給する第１トランジスタと、
前記出力端子を放電する第２トランジスタと、
前記第１トランジスタの制御電極が接続する第１ノードを充電する第１充電回路と、
前記リセット端子に入力されるリセット信号に応じて前記第１ノードを放電する第１放電回路を備え、
前記第１充電回路は、
前記第１ノードと電源端子との間に直列に接続し、制御電極が共に所定の第２ノードに接続した複数の第３トランジスタと、
前記第１入力端子に入力される第１入力信号に応じて前記第２ノードを充電する第２充電回路と、
前記第２入力信号に入力される第２入力信号に応じて前記第２ノードを昇圧する昇圧回路と、
前記リセット信号に応じて前記第２ノードを放電する第２放電回路を備える
ことを特徴とするシフトレジスタ回路。
【請求項３０】
請求項２９記載のシフトレジスタ回路であって、
前記第１充電回路は、
前記第２ノードが前記第３トランジスタのしきい値電圧よりも高いＨ（High）レベルになると前記複数の第３トランジスタがオンすることで前記第１ノードを充電し、その後当該第２ノードが前記しきい値電圧よりも低いＬ（Low）レベルに変化すると前記複数の第３トランジスタ間の各接続ノードがＬレベルに引き下げられるよう構成されている
ことを特徴とするシフトレジスタ回路。
【請求項３１】
請求項２９または請求項３０記載のシフトレジスタ回路であって、
前記第２ノードを入力端とするインバータをさらに備え、
前記第１放電回路は、
前記インバータの出力端に接続した制御電極を有し、前記第１ノードを放電する第４トランジスタである
ことを特徴とするシフトレジスタ回路。
【請求項３２】
請求項３１記載のシフトレジスタ回路であって、
前記インバータの出力端に接続した制御電極を有し、前記第２ノードを放電する第５トランジスタをさらに備える
ことを特徴とするシフトレジスタ回路。
【請求項３３】
請求項３１または請求項３２記載のシフトレジスタ回路であって、
前記第２トランジスタの制御電極は、前記インバータの前記出力端に接続している
ことを特徴とするシフトレジスタ回路。
【請求項３４】
請求項２９から請求項３３のいずれか記載のシフトレジスタ回路であって、
前記複数の第３トランジスタ間の各接続ノードと前記第２ノードとの間に接続した容量素子をさらに備える
ことを特徴とするシフトレジスタ回路。
【請求項３５】
請求項２９から請求項３３のいずれか記載のシフトレジスタ回路であって、
前記複数の第３トランジスタ間の各接続ノードと前記第２ノードとの間に、前記第２ノード側をカソード、前記接続ノード側をアノードとして接続されたダイオードをさらに備える
ことを特徴とするシフトレジスタ回路。
【請求項３６】
請求項２９から請求項３３のいずれか記載のシフトレジスタ回路であって、
前記複数の第３トランジスタ間の各接続ノードと前記第２ノードとの間に、制御電極が前記クロック端子に接続した第６トランジスタをさらに備える
ことを特徴とするシフトレジスタ回路。
【請求項３７】
請求項２９から請求項３６のいずれか記載のシフトレジスタ回路であって、
前記第２充電回路は、
前記第２ノードと電源端子との間に直列に接続し、制御電極が共に前記第１入力端子に接続した複数の第７トランジスタを含む
ことを特徴とするシフトレジスタ回路。
【請求項３８】
請求項３７記載のシフトレジスタ回路であって、
前記第２充電回路は、
前記第１入力端子が前記第７トランジスタのしきい値電圧よりも高いＨ（High）レベルになると前記複数の第７トランジスタがオンすることで前記第２ノードを充電し、その後当該第１入力端子が前記しきい値電圧よりも低いＬ（Low）レベルに変化すると前記複数の第７トランジスタ間の各接続ノードがＬレベルに引き下げられるよう構成されている
ことを特徴とするシフトレジスタ回路。
【請求項３９】
請求項３７または請求項３８記載のシフトレジスタ回路であって、
前記複数の第７トランジスタ間の各接続ノードと前記第１入力端子との間に接続した容量素子をさらに備える
ことを特徴とするシフトレジスタ回路。
【請求項４０】
請求項３７または請求項３８記載のシフトレジスタ回路であって、
前記複数の第７トランジスタ間の各接続ノードと前記第１入力端子との間に、前記第１入力端子側をカソード、前記接続ノード側をアノードとして接続されたダイオードをさらに備える
ことを特徴とするシフトレジスタ回路。
【請求項４１】
請求項３７または請求項３８記載のシフトレジスタ回路であって、
前記複数の第７トランジスタ間の各接続ノードと前記第１入力端子との間に、制御電極が前記クロック端子に接続した第８トランジスタをさらに備える
ことを特徴とするシフトレジスタ回路。
【請求項４２】
第１および第２入力端子、出力端子並びにクロック端子と、
互いに相補な第１および第２電圧信号が各々入力される第１および第２電圧信号端子と、
前記クロック端子に入力されるクロック信号を出力端子に供給する第１トランジスタと、
前記出力端子を放電する第２トランジスタと、
前記第１入力端子に入力される第１入力信号に基づいて、前記第１電圧信号を前記第１トランジスタの制御電極が接続する第１ノードに供給する第１駆動回路と、
前記第２入力端子に入力される第２入力信号に基づいて、前記第２電圧信号を前記第１ノードに供給する第２駆動回路と、
前記第１ノードを入力端とし、前記第２トランジスタの制御電極が接続する第２ノードを出力端とするインバータとを備え、
前記第１駆動回路は、
前記第１ノードと前記第１電圧信号端子との間に直列に接続し、制御電極が共に前記第１入力端子に接続した複数の第３トランジスタを含み
前記第２駆動回路は、
前記第１ノードと前記第２電圧信号端子との間に直列に接続し、制御電極が共に前記第２入力端子に接続した複数の第４トランジスタを含む
ことを特徴とするシフトレジスタ回路。
【請求項４３】
請求項４２記載のシフトレジスタ回路であって、
前記第１駆動回路は、
前記第１電圧信号が前記第３および第４トランジスタのしきい値電圧よりも高いＨ（High）レベルであり、前記第２電圧信号が当該第３および第４トランジスタのしきい値電圧よりも低いＬ（Low）レベルである場合に、
前記第１入力信号がＨレベルになると前記複数の第３トランジスタがオンすることで前記第１ノードを充電し、その後当該第１入力信号がＬレベルに変化すると前記複数の第３トランジスタ間の各接続ノードがＬレベルに引き下げられるよう構成されており、
前記第２駆動回路は、
前記第１電圧信号がＬレベルであり、前記第２電圧信号がＨレベルである場合に、
前記第２入力信号がＨレベルになると前記複数の第４トランジスタがオンすることで前記第１ノードを充電し、その後当該第２入力信号がＬレベルに変化すると前記複数の第４トランジスタ間の各接続ノードがＬレベルに引き下げられるよう構成されている
ことを特徴とするシフトレジスタ回路。
【請求項４４】
請求項４２または請求項４３記載のシフトレジスタ回路であって、
前記複数の第３トランジスタ間の各接続ノードと前記第１入力端子との間に接続した第１容量素子と、
前記複数の第４トランジスタ間の各接続ノードと前記第２入力端子との間に接続した第２容量素子とをさらに備える
ことを特徴とするシフトレジスタ回路。
【請求項４５】
請求項４２または請求項４３記載のシフトレジスタ回路であって、
前記複数の第３トランジスタ間の各接続ノードと前記第１入力端子との間に、前記第１入力端子側をカソード、当該複数の第３トランジスタ間の接続ノード側をアノードとして接続された第１ダイオードと、
前記複数の第４トランジスタ間の各接続ノードと前記第２入力端子との間に、前記第２入力端子側をカソード、当該複数の第４トランジスタ間の接続ノード側をアノードとして接続された第２ダイオードとをさらに備える
ことを特徴とするシフトレジスタ回路。
【請求項４６】
請求項４２または請求項４３記載のシフトレジスタ回路であって、
前記複数の第３トランジスタ間の各接続ノードと前記第１入力端子との間に、制御電極が前記クロック端子に接続した第５トランジスタをさらに備える
前記複数の第４トランジスタ間の各接続ノードと前記第２入力端子との間に、制御電極が前記クロック端子に接続した第６トランジスタをさらに備える
ことを特徴とするシフトレジスタ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トランジスタの電気的特性の劣化による誤動作を防止する技術に関するものであり、特に、非晶質シリコン薄膜トランジスタや有機トランジスタ等のしきい値電圧のマイナスシフトを抑制することを可能とする半導体装置に関するものである。
【背景技術】
【０００２】
液晶表示装置等の画像表示装置において、表示パネルを走査するためのゲート線駆動回路（走査線駆動回路）としては、表示信号の１フレーム期間で一巡するシフト動作を行うシフトレジスタを用いることができる。当該シフトレジスタは、表示装置の製造プロセスにおける工程数を少なくするために、同一導電型の電界効果トランジスタのみで構成されることが望ましい。
【０００３】
ゲート線駆動回路のシフトレジスタを非晶質シリコン薄膜トランジスタ（以下「ａ−Ｓｉトランジスタ」）で構成した表示装置は、大面積化が容易で且つ生産性が高く、例えばノート型ＰＣの画面や、大画面ディスプレイ装置などに広く採用されている。
【０００４】
その反面、ａ−Ｓｉトランジスタは、ゲート電極が継続的（直流的）にバイアスされるとそのしきい値電圧がシフトするという特性を有していることが知られている。また、下記の非特許文献１で示されているように、一般的にａ−Ｓｉトランジスタは、進行性の劣化を有する。
【０００５】
また、トランジスタのしきい値電圧のシフト（Ｖｔｈシフト）は回路の誤動作の原因となるため、その対策が施されたシフトレジスタが種々提案されている（例えば特許文献１）。このＶｔｈシフトの問題は、ａ−Ｓｉトランジスタのみならず有機トランジスタにおいても同様に生じることが分かっている。
【０００６】
【特許文献１】特開２００６−１０７６９２号公報
【非特許文献１】R. B. Wehrspohn etc,“Relative importance of the Si-Si bond and Si-H bond for the stability of amorphous silicon thin film transistors” Journal of applied physics vol.87 pp. 144-154
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ａ−Ｓｉトランジスタのしきい値電圧は、ゲートがドレインおよびソースの両方に対して低い電位状態が続くと、時間の経過と共に負（マイナス）方向へシフトする。ａ−Ｓｉトランジスタのしきい値電圧が負方向にシフトすると、そのゲート・ソース間電位を小さくして当該ａ−Ｓｉトランジスタをオフ（非導通状態）にしようとしても完全なオフ状態にはならなくなる。つまりａ−Ｓｉトランジスタが電流を完全に遮断することができなくなり、それによって回路の誤動作が生じる。
【０００８】
シフトレジスタは、クロック信号を出力端子に供給して当該出力端子の電位をプルアップする出力プルアップトランジスタ（図１のトランジスタＱ１）と、当該出力プルアップトランジスタのゲートノード（同図のノードＮ１）を充電するための充電トランジスタ（同図のトランジスタＱ３）とを備えている。詳細は後述するが、シフトレジスタの通常動作においては、その充電トランジスタが、一定の期間、上記の電位状態（トランジスタのゲート電位がドレイン電位およびソース電位の両方に対して低い状態）になるので、しきい値電圧が負方向にシフトして誤動作を引き起こすという問題が生じていた。
【０００９】
本発明は以上のような課題を解決するためになされたものであり、しきい値電圧の負方向シフト（マイナスシフト）を抑制することが可能なトランジスタを提供し、シフトレジスタをはじめとする半導体装置の誤動作を防止することを目的とする。
【課題を解決するための手段】
【００１０】
本発明に係る半導体装置は、所定の第１ノードと第２ノードとの間に直列に接続し、制御電極が相互に接続した複数のトランジスタを備える半導体装置であって、前記複数のトランジスタ間の接続ノードの各々を第３ノードとし、前記第１〜第３ノードおよび前記制御電極のそれぞれが前記複数のトランジスタのしきい値電圧よりも高いＨ（High）レベルになった状態から、前記第１および第２ノードがＨレベルのまま前記制御電極の電位が前記しきい値電圧よりも低いＬ（Low）レベルに変化すると、それに応じて前記第３ノードのレベルもＬレベルに引き下げられるよう構成されているものである。
【００１１】
本発明に係るシフトレジスタ回路の第１の態様によれば、シフトレジスタ回路は、入力端子、出力端子、第１クロック端子およびリセット端子と、前記第１クロック端子に入力される第１クロック信号を前記出力端子に供給する第１トランジスタと、前記出力端子を放電する第２トランジスタと、前記入力端子に入力される入力信号に応じて前記第１トランジスタの制御電極が接続する第１ノードを充電する充電回路と、前記リセット端子に入力されるリセット信号に応じて前記第１ノードを放電する放電回路とを備え、前記充電回路が、前記第１ノードと電源端子との間に直列に接続し、制御電極が共に前記入力端子に接続した複数の第３トランジスタを含むものである。
【発明の効果】
【００１２】
本発明の第１の態様に係る半導体装置によれば、直列接続した上記トランジスタの各々において、ソースおよびドレインの両方がＨレベル、制御電極がＬレベルとなる電位状態が防止されるので、当該トランジスタのしきい値電圧が負方向にシフトすることが防止される。それにより、制御電極をＬレベルにしたときに、各トランジスタを確実にオフ（遮断状態）にすることができるので、半導体装置の誤動作が防止される。
【００１３】
本発明に係るシフトレジスタ回路の第１の態様によれば、第１トランジスタの制御電極の充電回路を構成するトランジスタの各々において、ソースおよびドレインの両方がＨレベル、制御電極がＬレベルとなる電位状態が防止されるので、当該トランジスタのしきい値電圧が負方向にシフトすることが防止される。それにより、充電回路の制御電極をＬレベルにしたときに当該充電回路を確実にオフ（遮断状態）にすることができるので、第１トランジスタが不要にオンするのを防止でき、シフトレジスタ回路の誤動作が防止される。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施の形態を図面を参照しながら説明する。なお、説明が重複して冗長になるのを避けるため、各図において同一または相当する機能を有する要素には同一符号を付してある。
【００１５】
＜実施の形態１＞
まず、本発明の説明を容易にするために、従来のシフトレジスタについて説明する。通常、シフトレジスタは、複数のシフトレジスタ回路が縦続接続（カスケード接続）して成る多段構造を有している。本明細書では、多段のシフトレジスタを構成する各段のシフトレジスタ回路の各々を「単位シフトレジスタ」と称する。
【００１６】
先に述べたように、シフトレジスタは表示装置のゲート線駆動回路として使用することが可能である。シフトレジスタをゲート線駆動回路として用いた表示装置の具体的な構成例は、本発明者らによる特許文献（例えば、特開２００６−２７７８６０の図１，図２等）に開示されている。以下では、回路の基準電圧である低電位側電源電位（ＶＳＳ）を０Ｖとして説明するが、実際の表示装置では、画素に書き込まれるデータの電圧を基準にして基準電位が設定されるため、例えば低電位側電源電位（ＶＳＳ）は−１２Ｖ、高電位側電源電位（ＶＤＤ）は１７Ｖなどと設定される。
【００１７】
図１は、従来の単位シフトレジスタの構成を示す回路図である。また図２は多段のシフトレジスタの構成を示す図である。図２のシフトレジスタは、縦続接続したｎ個の単位シフトレジスタＳＲ1，ＳＲ2，ＳＲ3，・・・，ＳＲnと、最後段の単位シフトレジスタＳＲnのさらに後段に設けられたダミーの単位シフトレジスタＳＲＤとから成っている（以下、単位シフトレジスタＳＲ1，ＳＲ2・・・ＳＲn，ＳＲＤを「単位シフトレジスタＳＲ」と総称する）。従来のシフトレジスタにあっては、単位シフトレジスタＳＲのそれぞれが図１の回路となる。
【００１８】
また図２に示すクロック発生器３１は、互いに逆相の（活性期間が重ならない）２相のクロック信号ＣＬＫＡ，ＣＬＫＢを複数の単位シフトレジスタＳＲに供給するものである。ゲート線駆動回路では、これらクロック信号ＣＬＫＡ，ＣＬＫＢは、表示装置の走査周期に同期したタイミングで順番に活性化するよう制御される。
【００１９】
図１および図２に示すように、各単位シフトレジスタＳＲは、入力端子ＩＮ１、出力端子ＯＵＴ、クロック端子ＣＫ１およびリセット端子ＲＳＴを有している。また各単位シフトレジスタＳＲには、第１電源端子Ｓ１を介して低電位側電源電位ＶＳＳ（＝０Ｖ）が供給され、第２電源端子Ｓ２を介して高電位側電源電位ＶＤＤがそれぞれ供給される（図２では不図示）。
【００２０】
図１の如く、単位シフトレジスタＳＲの出力段は、出力端子ＯＵＴとクロック端子ＣＫ１との間に接続するトランジスタＱ１と、出力端子ＯＵＴと第１電源端子Ｓ１との間に接続するトランジスタＱ２とにより構成されている。即ち、トランジスタＱ１は、クロック端子ＣＫ１に入力されるクロック信号ＣＬＫＡを出力端子ＯＵＴに供給するトランジスタ（第１トランジスタ）であり、トランジスタＱ２は当該出力端子ＯＵＴを放電するトランジスタ（第２トランジスタ）である。以下、トランジスタＱ１のゲート（制御電極）が接続するノードを「ノードＮ１」、トランジスタＱ２のゲートが接続するノードを「ノードＮ２」と定義する。
【００２１】
トランジスタＱ１のゲート・ソース間（即ちノードＮ１と出力端子ＯＵＴとの間）には容量素子Ｃ１が設けられている。この容量素子Ｃ１は、出力端子ＯＵＴとノードＮ１との間を容量結合させ、出力端子ＯＵＴのレベル上昇に応じてノードＮ１を昇圧させる素子（ブートストラップ容量）である。但し、容量素子Ｃ１は、トランジスタＱ１のゲート・チャネル間容量が充分大きい場合にはそれで置き換えることができるので、そのような場合には省略してもよい。
【００２２】
ノードＮ１と第２電源端子Ｓ２との間には、ゲートが入力端子ＩＮ１に接続したトランジスタＱ３が接続する。またノードＮ１と第１電源端子Ｓ１との間には、ゲートがリセット端子ＲＳＴに接続したトランジスタＱ４が接続する。即ちトランジスタＱ３は、入力端子ＩＮ１に入力される信号に応じてノードＮ１を充電する充電回路を構成しており、トランジスタＱ４はリセット端子ＲＳＴに入力される信号に応じてノードＮ１を放電する放電回路を構成している。この従来例においては、トランジスタＱ２のゲート（ノードＮ２）もリセット端子ＲＳＴに接続されている。
【００２３】
図２の如く、各単位シフトレジスタＳＲの入力端子ＩＮ１には、その前段の単位シフトレジスタＳＲの出力端子ＯＵＴが接続する。但し、第１段目である単位シフトレジスタＳＲ１の入力端子ＩＮ１には、所定のスタートパルスＳＴが入力される。また、各単位シフトレジスタＳＲのクロック端子ＣＫ１には、前後に隣接する単位シフトレジスタＳＲに互いに異なる位相のクロック信号が入力されるよう、クロック信号ＣＬＫＡ，ＣＬＫＢの片方が入力される。
【００２４】
そして各単位シフトレジスタＳＲのリセット端子ＲＳＴには、自己の次段の単位シフトレジスタＳＲの出力端子ＯＵＴが接続される。但し、最後段の単位シフトレジスタＳＲnの次段に設けられたダミーの単位シフトレジスタＳＲＤのリセット端子ＲＳＴには、所定のエンドパルスＥＮが入力される。なおゲート線駆動回路では、スタートパルスＳＴおよびエンドパルスＥＮは、それぞれ画像信号の各フレーム期間の先頭および末尾に対応するタイミングで入力される。
【００２５】
次に図１に示した従来の各単位シフトレジスタＳＲの動作を説明する。基本的に各段の単位シフトレジスタＳＲは全て同様に動作するので、ここでは多段のシフトレジスタのうち第ｋ段目の単位シフトレジスタＳＲkの動作を代表的に説明する。当該単位シフトレジスタＳＲkのクロック端子ＣＫ１にはクロック信号ＣＬＫＡが入力されているものとする（例えば、図２における単位シフトレジスタＳＲ1，ＳＲ3などがこれに該当する）。
【００２６】
ここで、クロック信号ＣＬＫＡ，ＣＬＫＢのＨレベルの電位はＶＤＤ（高電位側電源電位）であり、Ｌレベルの電位はＶＳＳ（低電位側電源電位）であるとする。また単位シフトレジスタＳＲを構成する各トランジスタＱｘのしきい値電圧をＶｔｈ（Ｑｘ）と表すこととする。
【００２７】
図３は、従来の単位シフトレジスタＳＲk（図１）の動作を示すタイミング図である。まず単位シフトレジスタＳＲkの初期状態として、ノードＮ１がＬレベルの状態を仮定する（以下、ノードＮ１がＬレベルの状態を「リセット状態」と称す）。また入力端子ＩＮ１（前段の出力信号Ｇk-1）、リセット端子ＲＳＴ（次段の出力信号Ｇk+1）、クロック端子ＣＫ１（クロック信号ＣＬＫＡ）は何れもＬレベルであるとする。このときトランジスタＱ１，Ｑ２は共にオフであるので出力端子ＯＵＴが高インピーダンス状態（フローティング状態）となっているが、当該初期状態では出力端子ＯＵＴ（出力信号Ｇk）もＬレベルであるとする。
【００２８】
その状態から時刻ｔ1において、クロック信号ＣＬＫＡがＬレベル、クロック信号ＣＬＫＢがＨレベルに変化すると共に、前段の出力信号Ｇk-1（第１段目の場合はスタートパルスＳＴ）がＨレベルになると、単位シフトレジスタＳＲkのトランジスタＱ３がオンになり、ノードＮ１は充電されてＨレベルになる（以下、ノードＮ１がＨレベルの状態を「セット状態」と称す）。このときノードＮ１の電位レベル（以下、単に「レベル」と称す）はＶＤＤ−Ｖｔｈ（Ｑ３）まで上昇する。応じて、トランジスタＱ１がオンになる。
【００２９】
そして時刻ｔ2において、クロック信号ＣＬＫＢがＬレベル、クロック信号ＣＬＫＡがＨレベルに変化するのと共に、前段の出力信号Ｇk-1がＬレベルになる。するとトランジスタＱ３がオフになりノードＮ１がＨレベルのままフローティング状態になる。またトランジスタＱ１がオンしているので、出力端子ＯＵＴのレベルがクロック信号ＣＬＫＡに追随して上昇する。
【００３０】
クロック端子ＣＫ１および出力端子ＯＵＴのレベルが上昇すると、容量素子Ｃ１およびトランジスタＱ１のゲート・チャネル間容量を介する結合により、ノードＮ１のレベルは図３に示すように昇圧される。このときの昇圧量は、ほぼクロック信号ＣＬＫＡの振幅（ＶＤＤ）に相当するので、ノードＮ１はおよそ２×ＶＤＤ−Ｖｔｈ（Ｑ３）まで昇圧される。
【００３１】
その結果、出力信号ＧkがＨレベルとなる間も、トランジスタＱ１のゲート（ノードＮ１）・ソース（出力端子ＯＵＴ）間の電圧は大きく保たれる。つまりトランジスタＱ１のオン抵抗は低く保たれるので、出力信号Ｇkはクロック信号ＣＬＫＡに追随して高速に立ち上がってＨレベルになる。またこのときトランジスタＱ１は線形領域（非飽和領域）で動作するので、出力信号Ｇkのレベルはクロック信号ＣＬＫＡの振幅と同じＶＤＤまで上昇する。
【００３２】
さらに時刻ｔ3においてクロック信号ＣＬＫＢがＨレベル、クロック信号ＣＬＫＡがＬレベルに変化するときも、トランジスタＱ１のオン抵抗は低く保たれ、出力信号Ｇkはクロック信号ＣＬＫＡに追随して高速に立ち下がって、Ｌレベルに戻る。
【００３３】
またこの時刻ｔ3では、次段の出力信号Ｇk+1がＨレベルになるので、単位シフトレジスタＳＲkのトランジスタＱ２，Ｑ４がオンになる。それにより、出力端子ＯＵＴはトランジスタＱ２を介して充分に放電され、確実にＬレベル（ＶＳＳ）にされる。またノードＮ１は、トランジスタＱ４により放電されてＬレベルになる。即ち、単位シフトレジスタＳＲkはリセット状態に戻る。
【００３４】
そして時刻ｔ4で次段の出力信号Ｇk+1がＬレベルに戻った後は、次に前段の出力信号Ｇk-1が入力されるまで、単位シフトレジスタＳＲkはリセット状態に維持され、出力信号ＧkはＬレベルに保たれる。
【００３５】
以上の動作をまとめると、単位シフトレジスタＳＲkは、入力端子ＩＮ１に信号（スタートパルスＳＰまたは前段の出力信号Ｇk-1）が入力されない期間はリセット状態であり、トランジスタＱ１がオフを維持するため、出力信号ＧkはＬレベル（ＶＳＳ）に維持される。そして入力端子ＩＮ１に信号が入力されると、単位シフトレジスタＳＲkはセット状態に切り替わる。セット状態ではトランジスタＱ１がオンになるため、クロック端子ＣＫ１の信号（クロック信号ＣＬＫＡ）がＨレベルになる間、出力信号ＧkがＨレベルになる。そしてその後、リセット端子ＲＳＴに信号（次段の出力信号Ｇk+1またはエンドパルスＥＮ）が入力されると、元のリセット状態に戻る。
【００３６】
このように動作する複数の単位シフトレジスタＳＲから成る多段のシフトレジスタによれば、第１段目の単位シフトレジスタＳＲ1にスタートパルスＳＴが入力されると、それを切っ掛けにして、出力信号Ｇがクロック信号ＣＬＫＡ，ＣＬＫＢに同期したタイミングでシフトされながら、図４の如く単位シフトレジスタＳＲ1，ＳＲ2，ＳＲ3・・・と順番に伝達される。ゲート線駆動回路では、このように順番に出力される出力信号Ｇが表示パネルの水平（又は垂直）走査信号として用いられる。
【００３７】
以下、特定の単位シフトレジスタＳＲが出力信号Ｇを出力する期間を、その単位シフトレジスタＳＲの「選択期間」と称する。
【００３８】
なお、ダミーの単位シフトレジスタＳＲＤは、最後段の単位シフトレジスタＳＲnが出力信号Ｇnを出力した直後に、その出力信号ＧＤによって単位シフトレジスタＳＲnをリセット状態にするために設けられている。例えばゲート線駆動回路であれば、最後段の単位シフトレジスタＳＲnを出力信号Ｇnの出力直後にリセット状態にしなければ、それに対応するゲート線（走査線）が不要に活性化され、表示の不具合が生じてしまう。
【００３９】
なお、ダミーの単位シフトレジスタＳＲＤは、出力信号ＧＤを出力した後のタイミングで入力されるエンドパルスＥＮによってリセット状態にされる。ゲート線駆動回路のように、信号のシフト動作が繰り返して行われる場合には、エンドパルスＥＮに代えて次のフレーム期間のスタートパルスＳＴを用いてもよい。
【００４０】
また、図２のように２相クロックを用いた駆動の場合、単位シフトレジスタＳＲのそれぞれは、自己の次段の出力信号Ｇによってリセット状態にされるので、次段の単位シフトレジスタＳＲが少なくとも一度動作した後でなければ、図３および図４に示したような通常動作を行うことができない。従って、通常動作に先立って、ダミーの信号を第１段目から最終段まで伝達させるダミー動作を行わせる必要がある。あるいは、各単位シフトレジスタＳＲのリセット端子ＲＳＴ（ノードＮ２）と第２電源端子Ｓ２（高電位側電源）との間にリセット用のトランジスタを別途設け、通常動作の前に強制的にノードＮ２をＨレベルにするリセット動作を行ってもよい。但し、その場合はリセット用の信号ラインが別途必要になる。
【００４１】
ここで、先に述べた従来の単位シフトレジスタＳＲにおける、ａ−Ｓｉトランジスタのしきい値電圧の負方向シフトの問題を詳細に説明する。
【００４２】
図３のタイミング図から分かるように、単位シフトレジスタＳＲkのノードＮ１は、前段の出力信号Ｇk-1がＨレベルになるとＨレベル（ＶＤＤ−Ｖｔｈ（Ｑ３））に充電され（時刻ｔ1）、その後に前段の出力信号Ｇk-1がＬレベルに戻っても（時刻ｔ2）、フローティング状態でＨレベルに維持される。しかも出力信号ＧがＨレベルである間（選択期間：時刻ｔ2〜時刻ｔ3）、ノードＮ１は２×ＶＤＤ−Ｖｔｈ（Ｑ３）のレベルにまで昇圧される。
【００４３】
つまり各単位シフトレジスタＳＲにおいて、その選択期間ではトランジスタＱ３のドレイン（第２電源端子Ｓ２）はＶＤＤ、ソース（ノードＮ１）は２×ＶＤＤ−Ｖｔｈ（Ｑ３）、ゲート（入力端子ＩＮ１）はＶＳＳのレベルであり、ゲートがソースおよびドレインの両方に対して負にバイアスされた状態となる。例えばＶＳＳ＝０Ｖ、ＶＤＤ＝３０Ｖと仮定すると図５に示すように、トランジスタＱ３のゲート・ドレイン間電圧Ｖｇｄは−３０Ｖ、ゲート・ソース間電圧Ｖｇｓは−５７Ｖ程度となる。
【００４４】
図６は、ａ−Ｓｉトランジスタの電位状態としきい値電圧のシフトとの関係を表した実験結果を示す図である。同図に破線で示したように、ａ−Ｓｉトランジスタのゲートがドレインおよびソースの両方に対して低い電位の状態になると、そのしきい値電圧は時間とともに負（マイナス）方向へシフトする。従って、従来の単位シフトレジスタＳＲにおいては、その選択期間にトランジスタＱ３にしきい値電圧の負方向シフトが生じることとなる。
【００４５】
単位シフトレジスタＳＲにおいて、トランジスタＱ３のしきい値電圧が負方向にシフトすると、入力端子ＩＮ１がＬレベルのときでもトランジスタＱ３に電流が流れるようになり、非選択期間にノードＮ１へ電荷が供給され、そのレベルが上昇する。そうなると、非選択期間であるにもかかわらず、単位シフトレジスタＳＲのトランジスタＱ１がオンし、その出力端子ＯＵＴから誤信号としての出力信号Ｇが出力されるという誤動作が生じるため問題となる。
【００４６】
それに対し、ａ−Ｓｉトランジスタのゲートがドレインに対して低い電位であっても、ゲートとソースとがほぼ同電位の状態であれば、しきい値電圧のシフトは軽減される。例えば図６において実線で示すように、ゲートがドレインに対して低い電位であっても、ゲート・ソース間の電圧を０Ｖにすれば、しきい値電圧のシフトは殆ど生じない。
【００４７】
以下、上記の問題を解決することができる、本発明に係るシフトレジスタ回路について説明する。図７は、本発明の実施の形態１に係る単位シフトレジスタＳＲの回路図である。当該単位シフトレジスタＳＲは、図１の回路に対し、トランジスタＱ３をデュアルゲートトランジスタＱ３Ｄに置き換えたものである。それ以外の構成は図１と同様であるので、ここでの詳細な説明は省略する。
【００４８】
なお本明細書における「デュアルゲートトランジスタ」とは、直列に接続した２つのトランジスタであって、両者のゲートが相互に接続したものをいう。即ち、デュアルゲートトランジスタＱ３Ｄは、ノードＮ１と第２電源端子Ｓ２との間に直列接続したトランジスタＱ３ａ，Ｑ３ｂにより構成されており、それらトランジスタＱ３ａ，Ｑ３ｂのゲートは共に入力端子ＩＮ１に接続されている。ここで、トランジスタＱ３ａとトランジスタＱ３ｂとの間の接続ノードを「ノードＮ３」と定義する。
【００４９】
図８は、図７の単位シフトレジスタＳＲの動作を示すタイミング図である。ここでも第ｋ段目の単位シフトレジスタＳＲkについて代表的に説明する。また単位シフトレジスタＳＲkの初期状態として、ノードＮ１がＬレベルのリセット状態を仮定し、またクロック端子ＣＫ１（クロック信号ＣＬＫＡ）、リセット端子ＲＳＴ（次段の出力信号Ｇk+1）、入力端子ＩＮ１（前段の出力信号Ｇk-1）、出力端子ＯＵＴ（出力信号Ｇk）がＬレベルであるとする。
【００５０】
その状態から時刻ｔ1において、クロック信号ＣＬＫＡがＬレベル、クロック信号ＣＬＫＢがＨレベルに変化すると共に、前段の出力信号Ｇk-1（第１段目の場合はスタートパルスＳＴ）がＨレベルになると、単位シフトレジスタＳＲkのデュアルゲートトランジスタＱ３Ｄを構成するトランジスタＱ３ａ，Ｑ３ｂが共にオンになり、ノードＮ１は充電されてＨレベルになる。即ち、単位シフトレジスタＳＲkはセット状態となる。このときノードＮ１，Ｎ３のレベルは、共にＶＤＤ−Ｖｔｈ（Ｑ３ａ）まで上昇する。応じて、トランジスタＱ１がオンになる。
【００５１】
そして時刻ｔ2においてクロック信号ＣＬＫＢがＬレベル、クロック信号ＣＬＫＡがＨレベルに変化すると共に、前段の出力信号Ｇk-1がＬレベルになると、トランジスタＱ３ａ，Ｑ３ｂがオフになりノードＮ１はフローティング状態でＨレベルに維持される。そのためトランジスタＱ１はオン状態に保たれ、出力信号Ｇkがクロック信号ＣＬＫＡに追随してＨレベルになる。このときノードＮ１のレベルは、およそ２×ＶＤＤ−Ｖｔｈ（Ｑ３ａ）にまで昇圧される。
【００５２】
本実施の形態においては、デュアルゲートトランジスタＱ３Ｄを構成するトランジスタＱ３ａ，Ｑ３ｂのそれぞれは、大きなゲート・ソースオーバラップ容量を有するものが用いられる（トランジスタＱ３ａ，Ｑ３ｂのゲート・ソースオーバラップ容量を大きくする手法については、実施の形態９において説明する）。そのため第１入力端子ＩＮ１とノードＮ３との間の寄生容量は大きく、時刻ｔ2でクロック信号ＣＬＫＢがＬレベルになるときには、当該寄生容量を介した結合により、ノードＮ３のレベルはＬレベル（即ちトランジスタＱ３ａ，Ｑ３ｂのしきい値電圧よりも低いレベル）に引き下げられる。入力端子ＩＮ１とノードＮ３との間の容量成分が充分大きければ、時刻ｔ2では図８の如くノードＮ３のレベルはほぼＶＳＳまで引き下げられる。
【００５３】
なお、このとき電位関係から、トランジスタＱ３ａにおいては第２電源端子Ｓ２側がドレイン、ノードＮ３側がソースとなり、トランジスタＱ３ｂにおいてはノードＮ１側がドレイン、ノードＮ３側がソースとなる。
【００５４】
続いて時刻ｔ3においてクロック信号ＣＬＫＢがＨレベル、クロック信号ＣＬＫＡがＬレベルに変化すると、出力信号ＧkはＬレベルに戻る。それと共に次段の出力信号Ｇk+1がＨレベルになるので、単位シフトレジスタＳＲkのトランジスタＱ２，Ｑ４がオンになり、単位シフトレジスタＳＲkはリセット状態に戻る。
【００５５】
そして時刻ｔ4で次段の出力信号Ｇk+1がＬレベルになった後は、次に前段の出力信号Ｇk-1が入力されるまで、単位シフトレジスタＳＲkはリセット状態に維持され、出力信号ＧkはＬレベルに保たれる。
【００５６】
以上のように本実施の形態に係る単位シフトレジスタＳＲの信号のシフト動作は、ほぼ従来のもの（図１）と同様であり、それで構成された多段のシフトレジスタは、図４で説明したとおりの動作が可能である。
【００５７】
本実施の形態においては、上記したように、時刻ｔ2にて前段の出力信号Ｇk-1が立ち下がるのに応じてノードＮ３がＬレベルに引き下げられる。そのため時刻ｔ2〜時刻ｔ3の間（選択期間）においては、トランジスタＱ３ａはゲート（入力端子ＩＮ１）およびソース（ノードＮ３）がＶＳＳ、ドレイン（第２電源端子Ｓ２）がＶＤＤという電位状態となり、トランジスタＱ３ａはゲート（入力端子ＩＮ１）およびソース（ノードＮ３）がＶＳＳ、ドレイン（ノードＮ１）が２×ＶＤＤ−Ｖｔｈ（Ｑ３ａ）という電位状態となる。
【００５８】
つまり本実施の形態に係る単位シフトレジスタＳＲでは、トランジスタＱ３ａ，Ｑ３ｂの両方のゲート・ソース間の電圧は、選択期間の間ほぼ０Ｖとなる。例えばＶＳＳ＝０Ｖ、ＶＤＤ＝３０Ｖと仮定すると図９に示すように、トランジスタＱ３ａのゲート・ドレイン間電圧Ｖｇｄは−３０Ｖ、ゲート・ソース間電圧Ｖｇｓは約０Ｖとなり、またトランジスタＱ３ｂのゲート・ドレイン間電圧Ｖｇｄは約−５７Ｖ、ゲート・ソース間電圧Ｖｇｓは約０Ｖになる。
【００５９】
図６において実線で示したように、ａ−Ｓｉトランジスタは、ゲートがドレインに対して低い電位であっても、ゲートがソースとほぼ同電位（ゲート・ソース間電圧が約０Ｖ）の状態であればしきい値電圧のシフトは殆ど生じない。よって本実施の形態の単位シフトレジスタＳＲにおいては、トランジスタＱ３ａ，Ｑ３ｂすなわちデュアルゲートトランジスタＱ３Ｄのしきい値電圧の負方向シフトは生じない。従って、非選択期間にデュアルゲートトランジスタＱ３Ｄに電流が流れノードＮ１のレベルが上昇することを防止でき、それにより誤動作の発生が防止される。
【００６０】
ここで、単位シフトレジスタＳＲの選択期間において、トランジスタＱ３ａ，Ｑ３ｂのゲート・ソース間の電圧が０Ｖ以下になるための条件（即ち、ノードＮ３がＶＳＳ以下にまで引き下げられる条件）について説明する。ここでもＶＳＳ＝０Ｖとする。即ち、各単位シフトレジスタＳＲの出力信号Ｇの振幅（ＨレベルとＬレベルとの差（Ｖｄ））はＶＤＤである。
【００６１】
このとき入力端子ＩＮ１とノードＮ３との間の容量成分（Ｃ１）をＣｇｓとし、このＣｇｓに含まれないノードＮ３に付随する寄生容量（Ｃ２）をＣｓｔｒとすると、図８の時刻ｔ2に前段の出力信号Ｇk-1がＨレベル（ＶＤＤ）からＬレベル（ＶＳＳ＝０Ｖ）へと変化したときにおける、単位シフトレジスタＳＲkのノードＮ３のレベルの変化量は、ＶＤＤ×Ｃｇｓ／（Ｃｇｓ＋Ｃｓｔｒ）で表される。時刻ｔ2の直前ではノードＮ３のレベルはＶＤＤ−Ｖｔｈ（Ｑ３ａ）となっているので、ノードＮ３がＶＳＳ以下にまで引き下げられるためには、次の式（１）を満たせばよい。
【００６２】
【数１】
2008193545.tif 000003
【００６３】
本実施の形態の単位シフトレジスタＳＲでは、容量成分Ｃｇｓは入力端子ＩＮ１とノードＮ３との間の寄生容量であり、その殆どはトランジスタＱ３ａ，Ｑ３ｂのゲート・ソースオーバラップ容量である。従って図１０に示すように、トランジスタＱ３ａ，Ｑ３ｂそれぞれのゲート・ソースオーバラップ容量をＣｇｓｏ（Ｑ３ａ）、Ｃｇｓｏ（Ｑ３ｂ）とすると、Ｃｇｓ≒Ｃｇｓｏ（Ｑ３ａ）＋Ｃｇｓｏ（Ｑ３ｂ）とでき、上記の式（１）は次の式（２）のように変形できる。
【００６４】
【数２】
2008193545.tif 000004
【００６５】
さらに、トランジスタＱ３ａ，Ｑ３ｂそれぞれのゲート・ソースオーバラップ容量が互いに等しいと仮定し、その値をＣｇｓｏとすると、Ｃｇｓ≒２×Ｃｇｓｏであるので、上記の式（１）は次の式(３)のように変形できる。
【００６６】
【数３】
2008193545.tif 000005
【００６７】
なお本実施の形態においては、ノードＮ１と第２電源端子Ｓ２との間に、ゲートが第１入力端子ＩＮ１に接続したトランジスタを２つ直列接続させた構成を示したが、３つ以上のトランジスタを直列接続させてもよい。その場合、それらのトランジスタ間の各接続ノードにおいて式（１）の条件が満たされれば、非選択期間に各接続ノードはＶＳＳ以下になり、各トランジスタのしきい値電圧の負方向シフトを防止することができる。
【００６８】
また本実施の形態では、本発明に係るデュアルゲートトランジスタをシフトレジスタ回路に適用した例を示したが、ソースおよびドレインの両方に対してゲートを負バイアスするように動作するトランジスタに広く適用することができる。また本発明はａ−Ｓｉトランジスタのみならず、有機トランジスタなど、しきい値電圧の負方向シフトの問題を有する各種トランジスタに対しても適用可能である。
【００６９】
＜実施の形態２＞
以下の実施の形態においては、本発明に係るデュアルゲートトランジスタを適用可能なシフトレジスタ回路の具体例を示す。
【００７０】
図１１は、実施の形態２に係る単位シフトレジスタＳＲの回路図である。当該単位シフトレジスタＳＲは、図７の回路に対し、ノードＮ１（トランジスタＱ１のゲート）を入力端とし、ノードＮ２（トランジスタＱ２のゲート）を出力端とするインバータを設けたものである。つまり図７と異なり、トランジスタＱ２のゲート（ノードＮ２）はリセット端子ＲＳＴに接続していない。
【００７１】
当該インバータは、ノードＮ２と第２電源端子Ｓ２との間にダイオード接続したトランジスタＱ５と、ノードＮ２と第１電源端子Ｓ１との間に接続しゲートがノードＮ１に接続したトランジスタＱ６とから成っている。トランジスタＱ６は、トランジスタＱ５よりもオン抵抗が充分に小さく設定されている。
【００７２】
ノードＮ１がＬレベルのときは、トランジスタＱ６がオフするためノードＮ２はＨレベル（ＶＤＤ−Ｖｔｈ（Ｑ５））になる。逆にノードＮ１がＨレベルのときは、トランジスタＱ５，Ｑ６ともオンするが、ノードＮ２はトランジスタＱ５，Ｑ６のオン抵抗の比により決まる電位（≒０Ｖ）のＬレベルになる。つまり、当該インバータはいわゆる「レシオ型インバータ」である。
【００７３】
図７の単位シフトレジスタＳＲkにおいては、次段の出力信号Ｇk+1がＨレベルになったとき（即ち次段の選択期間）にのみノードＮ２がＨレベルになるので、トランジスタＱ２はその期間だけオンして出力端子ＯＵＴを低インピーダンスのＬレベルにする。そしてそれ以外の非選択期間はトランジスタＱ２はオフになっており、出力端子ＯＵＴは高インピーダンス（フローティング状態）のＬレベルとなる。従って、出力信号Ｇkがノイズやリーク電流の影響を受けやすく、動作が不安定になりやすい。
【００７４】
それに対し図１１の単位シフトレジスタＳＲkでは、ノードＮ１がＬレベルである間、トランジスタＱ５，Ｑ６から成るインバータがノードＮ２をＨレベルに維持するので、非選択期間の間じゅう、トランジスタＱ２はオン状態に保たれる。つまり、非選択期間における出力端子ＯＵＴ（出力信号Ｇ）が低インピーダンスでＬレベルに維持されるので、動作が安定化する。
【００７５】
もちろん本実施の形態においても、デュアルゲートトランジスタＱ３Ｄを構成するトランジスタＱ３ａ，Ｑ３ｂのしきい値電圧の負方向シフトが抑制される効果が得られる。よって、非選択期間にノードＮ１のレベルが上昇することを防止でき、誤動作の発生を防止することができる。
【００７６】
＜実施の形態３＞
図１２は、実施の形態３に係る単位シフトレジスタＳＲの回路図である。当該単位シフトレジスタＳＲは、図１１の回路に対し、ノードＮ１と第１電源端子Ｓ１との間に接続し、ゲートがノードＮ２に接続したトランジスタＱ７を設けたものである。即ち、トランジスタＱ７は、ノードＮ２に接続したゲート電極を有し、ノードＮ１を放電するトランジスタである。
【００７７】
図１１の単位シフトレジスタＳＲkにおいては、次段の出力信号Ｇk+1がＨレベルになったとき（次段の選択期間）に、トランジスタＱ４がオンしてノードＮ１を放電するが、それ以外の非選択期間においてはノードＮ１は高インピーダンス（フローティング状態）でＬレベルとなる。従って、非選択期間にノイズやリーク電流によりノードＮ１に電荷が供給されると、ノードＮ１のレベルが上昇する。そうなるとトランジスタＱ１がオンし、誤信号として出力信号Ｇが出力されるという誤動作が生じる。
【００７８】
それに対し図１２の単位シフトレジスタＳＲにおいては、ノードＮ１がＬレベルになると、トランジスタＱ５，Ｑ６から成るインバータがノードＮ２がＨレベルにし、応じてトランジスタＱ７がオンになるので、ノードＮ１は非選択期間の間じゅう低インピーダンスでＬレベルになる。従って、非選択期間にノードＮ１のレベルが上昇することが抑制され、上記の誤動作の発生が防止される。
【００７９】
なお、トランジスタＱ７は、デュアルゲートトランジスタＱ３ＤがノードＮ１のレベルを上昇させることが可能なように、デュアルゲートトランジスタＱ３Ｄよりもオン抵抗が充分大きいものである。
【００８０】
本実施の形態においても、デュアルゲートトランジスタＱ３Ｄを構成するトランジスタＱ３ａ，Ｑ３ｂのしきい値電圧の負方向シフトが抑制される効果が得られる。本実施の形態では、仮に非選択期間にデュアルゲートトランジスタＱ３Ｄに電流がながれてノードＮ１へ電荷が供給されたとしても、その電荷はトランジスタＱ７によって第１電源端子Ｓ１に放出されるため、それによる誤動作は生じにくくなっている。しかしその電流は、単位シフトレジスタＳＲの消費電力の増大や、高電位側電源電位ＶＤＤの低下を招く。よって、デュアルゲートトランジスタＱ３Ｄのしきい値電圧の負方向シフトを防止することは、本実施の形態においても非常に有効である。
【００８１】
＜実施の形態４＞
実施の形態２、３で説明したように、図１１および図１２の単位シフトレジスタＳＲにおいては、非選択期間の間トランジスタＱ２のゲート（ノードＮ２）が継続してＨレベルになることで、出力端子ＯＵＴを低インピーダンスのＬレベルにすることができる。しかし、ａ−Ｓｉトランジスタのゲートがソースに対して継続的に正バイアスされると、しきい値電圧が正方向にシフトする。トランジスタＱ２でしきい値電圧の正方向シフトが生じると、当該トランジスタＱ２のオン抵抗が高くなり、出力端子ＯＵＴを充分に低インピーダンスにすることができなくなるという問題が生じる。
【００８２】
また図１２の単位シフトレジスタＳＲにおいては、トランジスタＱ７のゲートも、非選択期間の間、継続してＨレベルになるので、当該トランジスタＱ７のしきい値電圧も正方向にシフトし、ノードＮ１を出力端子ＯＵＴを充分に低インピーダンスにすることができなくなるという問題も生じる。
【００８３】
図１３は、実施の形態４に係る単位シフトレジスタＳＲの回路図であり、その問題の対策が施されたものである。図１３の単位シフトレジスタＳＲは、出力端子ＯＵＴを放電するトランジスタ（図１１および図１２のトランジスタＱ２に相当する）が並列に２つ設けられている（トランジスタＱ２Ａ，Ｑ２Ｂ）。ここで、トランジスタＱ２Ａ，Ｑ２Ｂのゲートが接続するノードをそれぞれ「ノードＮ２Ａ」、「ノードＮ２Ｂ」と定義する。
【００８４】
また当該単位シフトレジスタＳＲには、図１２のトランジスタＱ７に相当するものが、ノードＮ２Ａ，Ｎ２Ｂのそれぞれに設けられている（トランジスタＱ７Ａ，Ｑ７Ｂ）。即ちトランジスタＱ７Ａは、ノードＮ２Ａに接続したゲート電極を有しノードＮ１を放電するトランジスタであり、トランジスタＱ７Ｂは、ノードＮ２Ｂに接続したゲート電極を有しノードＮ１を放電するトランジスタである。
【００８５】
本実施の形態に係る単位シフトレジスタＳＲは、所定の制御信号ＶＦＲＡが入力される第１制御端子ＴＡおよび、制御信号ＶＦＲＢが入力される第２制御端子ＴＢを有している。制御信号ＶＦＲＡ，ＶＦＲＢは互いに相補な信号であり、シフトレジスタ外部の制御装置（不図示）により生成される。この制御信号ＶＦＲＡ，ＶＦＲＢは、一定の周期でレベルが切り替わるものである。ゲート線駆動回路では、表示画像のフレーム間のブランキング期間にレベルが切り替わる（交番する）よう制御されることが望ましく、例えば、表示画像の１フレーム毎にレベルが切り替わるよう制御される。
【００８６】
また第１制御端子ＴＡとノードＮ２Ａの間にはトランジスタＱ８Ａが接続し、第２制御端子ＴＢとノードＮ２Ｂとの間にはトランジスタＱ８Ｂが接続する。トランジスタＱ８ＡのゲートはノードＮ２Ｂに接続し、トランジスタＱ８ＢのゲートはノードＮ２Ａに接続する。即ち、トランジスタＱ８ＡおよびトランジスタＱ８Ｂは、その片方の主電極（ここではドレイン）がたすき掛けに互いの制御電極（ゲート）に接続されており、いわゆるフリップフロップ回路を構成している。
【００８７】
さらに当該単位シフトレジスタＳＲは、トランジスタＱ５，Ｑ６から成るインバータの出力端とノードＮ２Ａとの間に接続するトランジスタＱ９Ａと、当該インバータの出力端とノードＮ２Ｂとの間に接続するトランジスタＱ９Ｂとを備えている。トランジスタＱ９Ａのゲートは第１制御端子ＴＡに接続し、トランジスタＱ９Ｂのゲートは第２制御端子ＴＢに接続する。
【００８８】
制御信号ＶＦＲＡがＨレベル、制御信号ＶＦＲＢがＬレベルの期間は、トランジスタＱ９Ａがオン、トランジスタＱ９Ｂがオフになるので、トランジスタＱ５，Ｑ６から成るインバータの出力端はノードＮ２Ａに接続される。またこのときトランジスタＱ８Ｂがオンし、ノードＮ２ＡはＬレベルになる。つまりその期間には、トランジスタＱ２Ａが駆動され、トランジスタＱ２Ｂは休止状態になる。
【００８９】
逆に、制御信号ＶＦＲＡがＬレベル、制御信号ＶＦＲＢがＨレベルの期間は、トランジスタＱ９Ａがオフ、トランジスタＱ９Ｂがオンになるので、トランジスタＱ５，Ｑ６から成るインバータの出力端はノードＮ２Ｂに接続される。またこのときトランジスタＱ８Ａがオンし、ノードＮ２ＢはＬレベルになる。つまりその期間には、トランジスタＱ２Ｂが駆動され、トランジスタＱ２Ａは休止状態になる。
【００９０】
このように、トランジスタＱ９Ａ，Ｑ９Ｂは、制御信号ＶＦＲＡ，ＶＦＲＢに基づいて、トランジスタＱ５，Ｑ６より成るインバータの出力端を、ノードＮ２ＡおよびノードＮ２Ｂに交互に接続させる切替回路として機能する。
【００９１】
本実施の形態においては、制御信号ＶＦＲＡ，ＶＦＲＢが反転する毎に、トランジスタＱ２Ａ，Ｑ５ＡのペアとトランジスタＱ２Ｂ，Ｑ５Ｂのペアとが交互に休止状態になるので、それらのゲートが継続的にバイアスされることを防止できる。従って、ａ−Ｓｉトランジスタのしきい値の正方向シフトによる誤動作を防止でき、動作の信頼性が向上する。
【００９２】
本実施の形態においても、デュアルゲートトランジスタＱ３Ｄを構成するトランジスタＱ３ａ，Ｑ３ｂのしきい値電圧の負方向シフトが抑制される効果が得られる。それにより、単位シフトレジスタＳＲの誤動作の発生、消費電力の増大および電源電圧の低下を防止することができる。
【００９３】
＜実施の形態５＞
上記の各実施の形態において、デュアルゲートトランジスタＱ３Ｄは、単位シフトレジスタＳＲのノードＮ１の充電する際、ソースフォロアモードで動作する。つまり、ノードＮ１の充電が進行するに従い、トランジスタＱ３ｂのゲート（入力端子ＩＮ１）・ソース（ノードＮ１）間電圧が小さくなって駆動能力（電流を流す能力）が低下するため、ノードＮ１を充分高いレベルにまで充電するためにある程度の時間を要する。このことはシフトレジスタの動作の高速化の妨げとなる。
【００９４】
図１４は、実施の形態５に係る単位シフトレジスタＳＲの回路図であり、その問題の対策が施されたものである。当該単位シフトレジスタＳＲは、縦続接続する場合には図１５に示すように互いに位相の異なる３相クロックＣＬＫＡ，ＣＬＫＢ，ＣＬＫＣを用いて駆動される。
【００９５】
また、各単位シフトレジスタＳＲは、入力端子として第１入力端子ＩＮ１および第２入力端子ＩＮ２の２つを有しており、第１入力端子ＩＮ１には前々段（２段前）の出力端子ＯＵＴに接続され、第２入力端子ＩＮ２には前段（１段前）の出力端子ＯＵＴに接続される。また、第１段目の単位シフトレジスタＳＲ１の第１入力端子ＩＮ１、第２入力端子ＩＮ２には、それぞれスタートパルスＳＴ１，ＳＴ２が入力される。スタートパルスＳＴ１，ＳＴ２は活性化する（Ｈレベルになる）タイミングが異なっており、スタートパルスＳＴ２はスタートパルスＳＴ１の後に活性化する。
【００９６】
本実施の形態の単位シフトレジスタＳＲは、ノードＮ１を充電する手段として、デュアルゲートトランジスタＱ３Ｄと、そのゲートノード（「ノードＮ４」と定義する）を充電するトランジスタＱ１０と、ノードＮ４を昇圧する容量素子Ｃ２と、ノードＮ４を放電するトランジスタＱ４とを含んでいる。図１４に示すように、トランジスタＱ１０は、ノードＮ４と第２電源端子Ｓ２との間に接続し、ゲートが第１入力端子ＩＮ１に接続する。容量素子Ｃ２はノードＮ４と第２入力端子ＩＮ２との間に接続する。トランジスタＱ４は、ノードＮ４と第１電源端子Ｓ１との間に接続し、ゲートがリセット端子ＲＳＴに接続されている。
【００９７】
当該単位シフトレジスタＳＲは、ノードＮ４を入力端とするインバータ（トランジスタＱ５，Ｑ６）を備えており、出力端子ＯＵＴおよびノードＮ１をそれぞれ放電するトランジスタＱ２，Ｑ７のゲート（ノードＮ２）は共に、当該インバータの出力端に接続される。またノードＮ４と第１電源端子Ｓ１との間には、トランジスタＱ４と並列にトランジスタＱ１１が接続しており、そのゲートはノードＮ２に接続されている。
【００９８】
図１４の単位シフトレジスタＳＲの基本的な動作理論は、実施の形態１で説明したものとほぼ同じであるが、ノードＮ１を充電するデュアルゲートトランジスタＱ３Ｄのゲートが、前段および前々段それぞれの出力信号という２つの信号を用いて充電・昇圧される点に特徴がある。
【００９９】
つまり単位シフトレジスタＳＲkにおいて、デュアルゲートトランジスタＱ３Ｄのゲート（ノードＮ４）は、まず前々段の出力信号Ｇk-2がＨレベルになるときに、トランジスタＱ１０によってＶＤＤ−Ｖｔｈ（Ｑ１０）のレベルにまでプリチャージされる。次いで前段の出力信号Ｇk-1がＨレベルになるときには、ノードＮ４は容量素子Ｃ２によって２×ＶＤＤ−Ｖｔｈ（１０）程度にまで昇圧される。つまりデュアルゲートトランジスタＱ３Ｄのゲート電位は、図１の回路の場合よりもＶＤＤ程度高くなり、当該デュアルゲートトランジスタＱ３Ｄは、ソースフォロアモードでなく非飽和領域での動作によりノードＮ１を充電することができる。従って、ノードＮ１は高速に充電されてＨレベル（ＶＤＤ）になるので、上記の問題が解決される。
【０１００】
なお本実施の形態では、選択期間においてデュアルゲートトランジスタＱ３Ｄのゲート（ノードＮ４）はフローティング状態となるので、次段の出力信号Ｇk+1により制御されるトランジスタＱ４は、当該ノードＮ４の放電に用いられている（この点で、図７のトランジスタＱ４とは異なる）。トランジスタＱ４がノードＮ４をＬレベルにすると、トランジスタＱ５，Ｑ６から成るインバータによってノードＮ２がＨレベルにされ、応じてトランジスタＱ７がオンしてノードＮ１を放電する。つまり本実施の形態では、リセット端子ＲＳＴに入力される信号に応じてノードＮ１を放電する役割（即ち、図７におけるトランジスタＱ４の役割）は、トランジスタＱ７が担っている。
【０１０１】
また、トランジスタＱ１１は、ノードＮ２がＨレベルになった間（非選択期間）、ノードＮ４を低インピーダンスのＬレベルに維持しするように動作しており、それによって当該単位シフトレジスタＳＲの誤動作が防止されている。
【０１０２】
本実施の形態においても、デュアルゲートトランジスタＱ３Ｄを構成するトランジスタＱ３ａ，Ｑ３ｂのしきい値電圧の負方向シフトが抑制される効果が得られる。それにより、単位シフトレジスタＳＲの誤動作の発生、消費電力の増大および電源電圧の低下を防止することができる。
【０１０３】
また図１４の単位シフトレジスタＳＲでは、トランジスタＱ１０がノードＮ４を充電した後に、前々段の出力信号Ｇk-2がＬレベルになったとき、トランジスタＱ１０のゲートがソースおよびドレインよりも低い電位になる。そのためトランジスタＱ１０においても図１のトランジスタＱ３と同様のしきい値電圧の負方向シフトの問題が生じる可能性がある。
【０１０４】
そこでその問題を回避するために、図１４のトランジスタＱ１０に対しても本発明のデュアルゲートトランジスタを適用してもよい。即ち当該トランジスタＱ１０を、図１６に示すように、トランジスタＱ１０ａ，Ｑ１０ｂから成るデュアルゲートトランジスタＱ１０Ｄに置き換えてもよい。このデュアルゲートトランジスタＱ１０Ｄも、上記のデュアルゲートトランジスタＱ３Ｄと同様に、そのゲート電極がＨレベルからＬレベルに変化したとき、それに応じてトランジスタＱ１０ａ，Ｑ１０ｂの間の接続ノード（「ノードＮ１０」と定義）がＬレベルに引き下げられるように、当該ゲートとノードＮ６との間の寄生容量を大きくしたものである。
【０１０５】
この構成によれば、デュアルゲートトランジスタＱ１０ＤすなわちトランジスタＱ１０ａ，Ｑ１０ｂにおいて、しきい値電圧の負方向シフトを抑制する効果が得られ、本実施の形態に係る単位シフトレジスタＳＲの誤動作の発生、消費電力の増大および電源電圧の低下を防止することができる。
【０１０６】
＜実施の形態６＞
実施の形態４においては、非選択期間に出力端子ＯＵＴおよびノードＮ１をそれぞれ低インピーダンスのＬレベルにするためのトランジスタＱ２，Ｑ７におけるしきい値電圧の正方向シフトの問題を解決する手法の一つを説明した。本実施の形態においても、その問題を解決する手法を示す。
【０１０７】
図１７は、実施の形態６に係る単位シフトレジスタＳＲの回路図である。当該単位シフトレジスタＳＲは、クロック端子を２つ有している。即ち、トランジスタＱ１のドレインが接続する第１クロック端子ＣＫ１に加え、それに入力されるものとは異なる位相のクロック信号が入力される第２クロック端子ＣＫ２を備えている。
【０１０８】
またノードＮ１と出力端子ＯＵＴとの間に、ゲートが第１クロック端子ＣＫ１に接続したトランジスタＱ１２が設けられると共に、トランジスタＱ５，Ｑ６から成るインバータの出力端（「ノードＮ５」と定義する）と第１電源端子Ｓ１との間に、ゲートが第１クロック端子ＣＫ１に接続したトランジスタＱ１３が設けられている。さらに本実施の形態では、出力端子ＯＵＴと第１電源端子Ｓ１との間に接続したトランジスタＱ２のゲートは、第２クロック端子ＣＫ２に接続される。
【０１０９】
トランジスタＱ５，Ｑ６から成るインバータは、実施の形態２，３と同様にノードＮ１を入力端としているが、トランジスタＱ５のゲートおよびドレインが第２クロック端子ＣＫ２に接続される点で異なっている。つまり第２クロック端子ＣＫ２に入力されるクロック信号は、当該インバータの電源となる。
【０１１０】
図１７の単位シフトレジスタＳＲの基本的な動作理論は、実施の形態１で説明したものとほぼ同じであるが、トランジスタＱ５，Ｑ６から成るインバータが、第２クロック端子ＣＫ２に入力されるクロック信号によって電力が供給されることで活性化され、またその出力はトランジスタＱ１３によって強制的にＬレベルされる点が特徴的である。
【０１１１】
ここでも第ｋ段目の単位シフトレジスタＳＲkの動作を代表的に説明する。簡単のため、当該単位シフトレジスタＳＲkにおいては、第１クロック端子ＣＫ１にクロック信号ＣＬＫＡが入力され、第２クロック端子ＣＫ２にクロック信号ＣＬＫＢが入力されるものとする。
【０１１２】
まず、単位シフトレジスタＳＲkの非選択期間の動作について説明する。非選択期間では、ノードＮ１はＬレベルであるので、トランジスタＱ５，Ｑ６から成るインバータがクロック信号ＣＬＫＢにより活性化されるとノードＮ５がＨレベルになる。また当該インバータが非活性になるときは、トランジスタＱ１３がクロック信号ＣＬＫＡによってオンにされるので、ノードＮ５はＬレベルになる。つまり、非選択期間においては、ノードＮ５はほぼクロック信号ＣＬＫＢと同じようにレベルが変化することになる。従ってトランジスタＱ７は、クロック信号ＣＬＫＢがＨレベルになるタイミングでノードＮ１を低インピーダンスのＬレベルにする。
【０１１３】
トランジスタＱ７は、クロック信号ＣＬＫＢがＬレベルのときにはオフになるが、その間はクロック信号ＣＬＫＡがトランジスタＱ１２をオンにするので、ノードＮ１の電荷はトランジスタＱ１２によって出力端子ＯＵＴに放出される。通常、出力端子ＯＵＴには容量性の負荷（ゲート線駆動回路の場合には、表示パネルのゲート線）が接続されるため、このとき出力端子ＯＵＴに放出される程度の電荷では、出力端子ＯＵＴがＨレベルになることはない。
【０１１４】
このように単位シフトレジスタＳＲkの非選択期間においては、トランジスタＱ７とトランジスタＱ１２とが交互にノードＮ１を放電するように動作することによってノードＮ１のレベル上昇が防止されている。トランジスタＱ７，Ｑ１２のゲート電極は継続的に正バイアスされないので、それらのしきい値電圧の正方向シフトは抑制される。
【０１１５】
また、トランジスタＱ２は、クロック信号ＣＬＫＢがＨレベルになるときにオンして、出力端子ＯＵＴを低インピーダンスのＬレベルにする。つまりトランジスタＱ２のゲートも継続的に正バイアスされないので、そのしきい値電圧の正方向シフトも抑制されている。
【０１１６】
また、前段の出力信号Ｇk-1がＨレベルになり、単位シフトレジスタＳＲkの選択期間になると、ノードＮ１がＨレベルになる。その間は、トランジスタＱ５，Ｑ６から成るインバータがクロック信号ＣＬＫＢにより活性化されてもノードＮ５はＬレベルであるので、トランジスタＱ７はオフになりノードＮ１のＨレベルは維持される。そしてクロック信号ＣＬＫＡがＨレベルになると、トランジスタＱ１２のゲートがＨレベルになるが、それと同時に出力端子ＯＵＴ（出力信号Ｇk）もＨレベルになるので、トランジスタＱ１２はオンせず、ノードＮ１はフローティング状態でＨレベルに維持される（クロック信号ＣＬＫＡにより昇圧される）。従って、単位シフトレジスタＳＲkは、正常に出力信号Ｇkを出力することができる。
【０１１７】
以上のように、本実施の形態の単位シフトレジスタＳＲにおいても、実施の形態１と同様にノードＮ１のレベルが変化する。つまり当該単位シフトレジスタＳＲは、非選択期間はリセット状態に維持され、選択期間にセット状態となるように動作する。従って、実施の形態１と同様の信号のシフト動作を行うことができる。
【０１１８】
なお上記の説明においては、トランジスタＱ２のソースは第１電源端子Ｓ１に接続しているものとしたが、第１クロック端子ＣＫ１に接続させてもよい。その場合には、トランジスタＱ２のゲートに入力されるクロック信号ＣＬＫＢがＬレベルになって当該トランジスタＱ２がオフになるとき、ソースに入力されるクロック信号ＣＬＫＡがＨレベルになるため、トランジスタＱ２のゲートがソースに対して負にバイアスされるのと等価な状態になる。それにより、正方向へシフトしたしきい値電圧が負方向へ戻って回復するため、トランジスタＱ２の駆動能力の低下が軽減され、回路の動作寿命が延びるという効果が得られる。
【０１１９】
本実施の形態においても、デュアルゲートトランジスタＱ３Ｄを構成するトランジスタＱ３ａ，Ｑ３ｂのしきい値電圧の負方向シフトが抑制される効果が得られる。それにより、単位シフトレジスタＳＲの誤動作の発生、消費電力の増大および電源電圧の低下を防止することができる。
【０１２０】
＜実施の形態７＞
実施の形態７においても、非選択期間に出力端子ＯＵＴおよびノードＮ１をそれぞれ低インピーダンスのＬレベルにするためのトランジスタＱ２，Ｑ７におけるしきい値電圧の正方向シフトの問題を解決する手法を示す。
【０１２１】
図１８は、実施の形態７に係る単位シフトレジスタＳＲの回路図である。当該単位シフトレジスタＳＲも、トランジスタＱ１のドレインが接続する第１クロック端子ＣＫ１に加え、それに入力されるものとは異なる位相のクロック信号が入力される第２クロック端子ＣＫ２を備えている。
【０１２２】
図１８の回路は、図１２に類似した構成を有しているが、トランジスタＱ１のゲートノード（ノードＮ１）を入力端とし、トランジスタＱ２のゲートノード（ノードＮ２）を出力端とするインバータが、容量性負荷型のインバータである点で異なっている。即ち当該インバータは、負荷容量Ｃ３を負荷素子としている。また当該インバータは、第１クロック端子ＣＫ１に入力されるクロック信号が電源となる点で、通常のインバータとは異なる。つまり負荷容量Ｃ３は、当該インバータの出力端であるノードＮ２と第１クロック端子ＣＫ１との間に接続される。負荷容量Ｃ３は、当該インバータの負荷素子であると共に、第１クロック端子ＣＫ１とノードＮ２との結合容量としても機能する。
【０１２３】
さらに図１８の回路では、ゲートが上記インバータの出力端に接続したトランジスタＱ２と並列に、トランジスタＱ１４が接続されている。このトランジスタＱ１４のゲートは、第２クロック端子ＣＫ２に接続している。
【０１２４】
図１８の単位シフトレジスタＳＲの基本的な動作理論は、実施の形態１で説明したものとほぼ同じであるが、負荷容量Ｃ３とトランジスタＱ６から成るインバータが、第１クロック端子ＣＫ１に入力されるクロック信号によって電力が供給されることで活性化される点が特徴的である。
【０１２５】
ここでも第ｋ段目の単位シフトレジスタＳＲkの動作を代表的に説明する。簡単のため、当該単位シフトレジスタＳＲkにおいては、第１クロック端子ＣＫ１にクロック信号ＣＬＫＡが入力され、第２クロック端子ＣＫ２にクロック信号ＣＬＫＢが入力されるものとする。
【０１２６】
まず、単位シフトレジスタＳＲkの非選択期間の動作について説明する。非選択期間では、ノードＮ１はＬレベルであるので、負荷容量Ｃ３とトランジスタＱ６から成るインバータがクロック信号ＣＬＫＡにより活性化されるとノードＮ２がＨレベルになる。また当該インバータが非活性になるときは、負荷容量Ｃ３を介した結合のため、クロック信号ＣＬＫＡの立ち下がりに応じてノードＮ２はＬレベルになる。つまり、非選択期間においては、ノードＮ２はほぼクロック信号ＣＬＫＡと同じようにレベルが変化することになる。従ってトランジスタＱ７はクロック信号ＣＬＫＡがＨレベルになるタイミングでノードＮ１を低インピーダンスのＬレベルにする。
【０１２７】
またトランジスタＱ２もトランジスタＱ７と同様にクロック信号ＣＬＫＡに同期したタイミングでオンし、それによって出力端子ＯＵＴを低インピーダンスのＬレベルにする。クロック信号ＣＬＫＡがＬレベルのときトランジスタＱ２はオフになるが、このときトランジスタＱ１４がクロック信号ＣＬＫＢによってオンされ、出力端子ＯＵＴを低インピーダンスのＬレベルにする。
【０１２８】
このように単位シフトレジスタＳＲkの非選択期間においては、トランジスタＱ７がクロック信号ＣＬＫＡに同期したタイミングでノードＮ１を放電するように動作することによってノードＮ１のレベル上昇が防止されている。またトランジスタＱ２とトランジスタＱ１４とが交互に出力端子ＯＵＴを放電することによって、誤信号としての出力信号Ｇkが発生することを防止している。これらトランジスタＱ２，Ｑ７，Ｑ１４のゲート電極は継続的に正バイアスされないので、それらのしきい値電圧の正方向シフトは抑制される。
【０１２９】
また、前段の出力信号Ｇk-1がＨレベルになり、単位シフトレジスタＳＲkの選択期間になると、当該単位シフトレジスタＳＲkのデュアルゲートトランジスタＱ３ＤがオンするのでノードＮ１がＨレベルになる。そのとき負荷容量Ｃ３とトランジスタＱ６から成るインバータは非活性であり、ノードＮ２はＬレベルになっている。そしてクロック信号ＣＬＫＡがＨレベルになると当該インバータが活性化されるが、トランジスタＱ６がオンしているのでノードＮ２はＬレベルを維持する。よって選択期間ではトランジスタＱ７のオフが維持され、ノードＮ１はフローティング状態でＨレベルに保たれる（クロック信号ＣＬＫＡにより昇圧される）。従って、単位シフトレジスタＳＲkは、正常に出力信号Ｇkを出力することができる。
【０１３０】
以上のように、本実施の形態の単位シフトレジスタＳＲにおいても、実施の形態１と同様にノードＮ１のレベルが変化する。つまり当該単位シフトレジスタＳＲは、非選択期間はリセット状態に維持され、選択期間にセット状態となるように動作する。従って、実施の形態１と同様の信号のシフト動作を行うことができる。
【０１３１】
本実施の形態においても、デュアルゲートトランジスタＱ３Ｄを構成するトランジスタＱ３ａ，Ｑ３ｂのしきい値電圧の負方向シフトが抑制される効果が得られる。それにより、単位シフトレジスタＳＲの誤動作の発生、消費電力の増大および電源電圧の低下を防止することができる。
【０１３２】
＜実施の形態８＞
実施の形態８においては、本発明に係るデュアルゲートトランジスタＱ３Ｄを、信号のシフト方向を切り替え可能なシフトレジスタ（双方向シフトレジスタ）に適用した例を示す。
【０１３３】
図１９は、実施の形態８に係る単位シフトレジスタＳＲの回路図である。当該単位シフトレジスタＳＲは、双方向シフトレジスタである。当該単位シフトレジスタＳＲの回路構成自体はほぼ図１１と同様であるが、トランジスタＱ４を本発明に係るデュアルゲートトランジスタＱ４Ｄ（トランジスタＱ４ａ，Ｑ４ｂ）に置き換えている。上記のデュアルゲートトランジスタＱ３Ｄと同様に、このデュアルゲートトランジスタＱ４Ｄも、そのゲート電極がＨレベルからＬレベルに変化したとき、それに応じてトランジスタＱ４ａ，Ｑ４ｂの間の接続ノード（「ノードＮ６」と定義）がＬレベルに引き下げられるように、当該ゲートとノードＮ６との間の寄生容量を大きくしたものである。
【０１３４】
一方向のみのシフトを行う単位シフトレジスタは、基本的に入力端子に信号が入力されてセット状態となり、リセット端子に信号が入力されてリセット状態になるが、双方向シフトレジスタでは、信号のシフト方向に応じて入力端子とリセット端子とが機能的に入れ替わるためその区別はない。説明の便宜上、デュアルゲートトランジスタＱ３Ｄのゲートが接続する端子を「第１入力端子ＩＮ１」、デュアルゲートトランジスタＱ４Ｄのゲートが接続する端子を「第２入力端子ＩＮ２」と称する。
【０１３５】
また、双方向シフトレジスタである単位シフトレジスタＳＲには、信号のシフト方向を決めるための制御信号である第１電圧信号ＶＮおよび第２電圧信号ＶＲが入力される。デュアルゲートトランジスタＱ３Ｄは、第１電圧信号ＶＮが入力される第１電圧信号端子ＴＮとノードＮ１との間に接続し、デュアルゲートトランジスタＱ４Ｄは、第２電圧信号ＶＲが入力される第２電圧信号端子ＴＲとの間に接続する。第１電圧信号ＶＮと第２電圧信号ＶＲとは、互いに相補な信号である。
【０１３６】
例えば、第１電圧信号ＶＮがＨレベル（ＶＤＤ）、第２電圧信号ＶＲがＬレベル（ＶＳＳ）のときは、図１９において第１電圧信号端子ＴＮがＶＤＤ、第２電圧信号端子ＴＲがＶＳＳとなるので、デュアルゲートトランジスタＱ３ＤはノードＮ１の充電回路となり、デュアルゲートトランジスタＱ４ＤはノードＮ１の放電回路となる。つまりこの状態では、第１入力端子ＩＮ１が図１１の入力端子ＩＮ１として機能し、第２入力端子ＩＮ２が図１１のリセット端子ＲＳＴとして機能するようになる。
【０１３７】
逆に、第１電圧信号ＶＮがＬレベル（ＶＳＳ）、第２電圧信号ＶＲがＨレベル（ＶＤＤ）のときは、デュアルゲートトランジスタＱ３ＤがノードＮ１の放電回路となり、デュアルゲートトランジスタＱ４ＤがノードＮ１の充電回路となる。つまりこの状態では、第１入力端子ＩＮ１が図１１のリセット端子ＲＳＴとして機能し、第２入力端子ＩＮ２が図１１の入力端子ＩＮ１として機能するようになる。
【０１３８】
つまり、この単位シフトレジスタＳＲを図２の如く縦続接続させて成る多段のシフトレジスタによれば、第１電圧信号ＶＮがＨレベル、第２電圧信号ＶＲがＬレベルの場合には、出力信号Ｇ１，Ｇ２，Ｇ３・・・の順に活性化される（順方向シフト）。反対に第１電圧信号ＶＮがＬレベル、第２電圧信号ＶＲがＨレベルの場合には、出力信号Ｇn，Ｇn-1，Ｇn-2・・・の順に活性化される（逆方向シフト）。
【０１３９】
従って本実施の形態においては、順方向シフトの動作の際にはデュアルゲートトランジスタＱ３Ｄを構成するトランジスタＱ３ａ，Ｑ３ｂにおいて、しきい値電圧の負方向シフトを抑制する効果が得られる。また逆方向シフトの動作の際にはデュアルゲートトランジスタＱ４Ｄを構成するトランジスタＱ４ａ，Ｑ４ｂにおいて、しきい値電圧の負方向シフトを抑制する効果が得られる。従って本実施の形態においても、単位シフトレジスタＳＲの誤動作の発生、消費電力の増大および電源電圧の低下を防止することができる。
【０１４０】
なお図１９においては、実施の形態２（図１１）の単位シフトレジスタＳＲの構成をベースとした双方向シフトレジスタに対し、本発明に係るデュアルゲートトランジスタＱ３Ｄ，Ｑ４Ｄを適用した例を示したが、双方向シフトレジスタへの本発明の適用はそれに限定されるものではない。以下、本実施の形態の変形例を示す。
【０１４１】
例えば図２０は、実施の形態３（図１２）の単位シフトレジスタＳＲをベースにした双方向シフトレジスタに対して、デュアルゲートトランジスタＱ３Ｄ，Ｑ４Ｄを適用した例である。即ち図１９の回路に対し、非選択期間にノードＮ１を放電するトランジスタＱ７を設けている。また例えば、図２１および図２２は、それぞれ実施の形態７（図１８）および実施の形態４（図１３）の単位シフトレジスタＳＲをベースにした双方向シフトレジスタに対して、デュアルゲートトランジスタＱ３Ｄ，Ｑ４Ｄを適用した例である。これらの変形例においても上記と同様の効果が得られる。
【０１４２】
＜実施の形態９＞
上記したように、デュアルゲートトランジスタＱ３Ｄにおいて、トランジスタＱ３ａ，Ｑ３ｂのゲート（単位シフトレジスタＳＲの入力端子ＩＮ１）がＨレベル（ＶＤＤ）からＬレベル（ＶＳＳ＝０Ｖ）へと変化したときにおける、トランジスタＱ３ａ，Ｑ３ｂの間のノードＮ３のレベルの変化量は、入力端子ＩＮ１とノードＮ３との間の容量成分をＣｇｓ、当該Ｃｇｓに含まれないノードＮ３に付随する寄生容量をＣｓｔｒとすると、ＶＤＤ×Ｃｇｓ／（Ｃｇｓ＋Ｃｓｔｒ）で表される。つまり入力端子ＩＮ１とノードＮ３との間の容量成分Ｃｇｓが、寄生容量Ｃｓｔｒに比べて大きい程（即ち、ノードＮ３に付随する全寄生容量に占める容量成分Ｃｇｓの割合が大きい程）、ノードＮ３をより低いレベルにまで引き下げることができる。
【０１４３】
そこで本実施の形態では、デュアルゲートトランジスタＱ３Ｄにおける入力端子ＩＮ１とノードＮ３との間の容量成分を大きくするための手法を説明する。一般に、電界効果型トランジスタは、寄生容量としてゲートとソース／ドレインとの間にオーバラップ容量を有している。よって図２３に示すようにデュアルゲートトランジスタＱ３Ｄは、寄生容量として、トランジスタＱ３ａのゲート・ドレインオーバラップ容量Ｃｇｄｏ（Ｑ３ａ）およびゲート・ソースオーバラップ容量Ｃｇｓｏ（Ｑ３ａ）と、トランジスタＱ３ｂのゲート・ドレインオーバラップ容量Ｃｇｄｏ（Ｑ３ｂ）およびゲート・ソースオーバラップ容量Ｃｇｓｏ（Ｑ３ｂ）を有することとなる。
【０１４４】
これらのうち入力端子ＩＮ１とノードＮ３との間の容量成分（Ｃｇｓ）に寄与するのは、トランジスタＱ３ａ，Ｑ３ｂのゲート・ソースオーバラップ容量Ｃｇｓｏ（Ｑ３ａ），Ｃｇｓｏ（Ｑ３ｂ）であり、本発明においてはそれらの容量値が充分大きいことが望ましい。
【０１４５】
図２４（ａ），（ｂ）は、本実施の形態に係るデュアルゲートトランジスタＱ３Ｄの構成を示す図である。図２４（ａ）は、デュアルゲートトランジスタＱ３Ｄの断面図であり、図２４（ｂ）はその上面図である。なお図２４（ａ）は、図２４（ｂ）に示すＡ−Ａ線に沿った断面に対応している。
【０１４６】
当該デュアルゲートトランジスタＱ３Ｄは、ゲート電極上にソース／ドレイン領域が配設された、いわゆる「ボトムゲート型トランジスタ」である。即ち、このデュアルゲートトランジスタＱ３Ｄは、ガラス基板１０上に形成されたゲート電極１１、ゲート電極１１上に形成されたゲート絶縁膜１２、ゲート絶縁膜１２上に形成された活性領域１３（イントリンシックシリコン）、活性領域１３上に形成されたコンタクト層１４（Ｎ＋型シリコン）により構成される。コンタクト層１４は、トランジスタＱ３ａ，Ｑ３ｂのソース／ドレインとなるものであり、その上にトランジスタＱ３ａのドレイン配線１５、トランジスタＱ３ｂのドレイン配線１６、トランジスタＱ３ａ，Ｑ３ｂのソース配線１７がそれぞれ形成される。
【０１４７】
例えば図７の単位シフトレジスタＳＲでは、ゲート電極１１は単位シフトレジスタＳＲの入力端子ＩＮ１に接続され、トランジスタＱ３ａのドレイン配線１５は第２電源端子Ｓ２に接続され、トランジスタＱ３ｂのドレイン配線１６がノードＮ１に接続される。そしてトランジスタＱ３ａ，Ｑ３ｂのソース配線１７がノードＮ３となる。
【０１４８】
図２４（ｂ）に示すように、本実施の形態においては、ノードＮ３となる配線１７のパターンを、他の配線１５，１６よりも大きくする（幅を広くする）。そうすることにより、ゲート電極１１と配線１７とが対向する面積が大きくなり、オーバラップ容量Ｃｇｓｏ（Ｑ３ａ），Ｃｇｓｏ（Ｑ３ｂ）を大きくすることができる。即ち、入力端子ＩＮ１とノードＮ３との間の容量成分（Ｃｇｓ≒Ｃｇｓｏ（Ｑ３ａ）＋Ｃｇｓｏ（Ｑ３ｂ））を大きくすることができる。
【０１４９】
その結果、デュアルゲートトランジスタＱ３ＤのゲートがＨレベルからＬレベルに変化させたときに、トランジスタＱ３ａ，Ｑ３ｂ間のノードＮ３のレベルを充分に低いレベルにまで引き下げることができるようになり、しきい値電圧の負方向シフトを抑制するという本発明の効果が向上される。
【０１５０】
このときトランジスタＱ３ａのドレイン配線１５およびトランジスタＱ３ｂのドレイン配線１６のパターンも大きくしてもよく、上記の効果は得られる。しかしそうするとデュアルゲートトランジスタＱ３Ｄの形成面積が著しく増大するため、図２４（ｂ）に示したようにノードＮ３となるソース配線１７のパターンのみを大きくする方が望ましい。つまり、図２３において、Ｃｇｄｏ（Ｑ３ａ）およびＣｇｄｏ（Ｑ３ｂ）の値を維持しつつ、Ｃｇｓｏ（Ｑ３ａ）およびＣｇｓｏ（Ｑ３ｂ）の値だけを増加させることが望ましい。結果として、Ｃｇｓｏ（Ｑ３ａ）＞Ｃｇｄｏ（Ｑ３ａ）およびＣｇｓｏ（Ｑ３ｂ）＞Ｃｇｄｏ（Ｑ３ｂ）の関係が成り立つようになる。
【０１５１】
ところで、本実施の形態のようにノードＮ３となる配線１７の幅を広く形成すると、容量成分Ｃｇｓだけでなく、当該Ｃｇｓに含まれないノードＮ３の寄生容量Ｃｓｔｒも大きくなるようにも思われるが、寄生容量Ｃｓｔｒの増加は殆ど伴わない。
【０１５２】
寄生容量Ｃｓｔｒは、配線１７における対接地容量や、例えば液晶表示装置であればガラス基板１０の上方に配設される対向電極（コモン電極）と配線１７との間の寄生容量など、配線１７の「フリンジ容量」である。接地電極やコモン電極は、配線１７からの距離が遠いため、配線１７の幅が変わっても、上記フリンジ容量の値は殆ど変化しない。本実施の形態において配線１７の幅を広く形成しても寄生容量Ｃｓｔｒの増加を殆ど伴わないのはそのためである。
【０１５３】
それに対し、ゲート・ソースオーバラップ容量Ｃｇｓｏ（Ｑ３ａ），Ｃｇｓｏ（Ｑ３ｂ）は、配線１７とゲート電極１１とが対向して成る並行平板型のキャパシタとみなすことができる。そのため、配線１７の幅を広げれば、ほぼそれに比例してＣｇｓｏ（Ｑ３ａ），Ｃｇｓｏ（Ｑ３ｂ）の値は大きくなる。
【０１５４】
従って本実施の形態によれば、寄生容量Ｃｓｔｒの値を保ちつつ、容量成分Ｃｇｓの値を大きくすることができる。言い換えれば、ノードＮ３に付随する寄生容量に占める容量成分Ｃｇｓの割合を大きくすることができる。その結果、トランジスタＱ３ａ，Ｑ３ｂのゲート（単位シフトレジスタＳＲの入力端子ＩＮ１）がＨレベルからＬレベルへと変化したときに、ノードＮ３がより低いレベルにまで引き下げられるようになり、上記の効果が得られる。
【０１５５】
また上記の説明においては、ボトムゲート型トランジスタの例を示したが、本実施の形態は、例えば活性領域１３上にゲート電極１１が配設される「トップゲート型トランジスタ」に対しても適用可能である。図２５（ａ），（ｂ）は、デュアルゲートトランジスタＱ３Ｄがトップゲート型トランジスタである場合の例を示している。
【０１５６】
トップゲート型トランジスタの場合、図２５（ａ）の如く、ゲート電極１１は活性領域１３上を横切るライン状のパターンで形成される。トランジスタＱ３ａのドレイン領域１５１、トランジスタＱ３ｂのドレイン領域１６１およびトランジスタＱ３ａ，Ｑ３ｂのソース領域１７１は、ゲート電極１１の下の活性領域１３内に形成されるので、それらの上には上層の配線と接続するためのコンタクト１８が形成される。図２５（ｂ）は、その配線のパターンを示している。
【０１５７】
この場合も、ノードＮ３となる配線１７のパターンを、他の配線１５，１６よりも大きくする。それにより、ゲート電極１１と配線１７とが対向する面積が大きくなり、オーバラップ容量Ｃｇｓｏ（Ｑ３ａ），Ｃｇｓｏ（Ｑ３ｂ）を大きくすることができ、上記と同様の効果を得ることができる。
【０１５８】
なお本実施の形態は、実施の形態１〜８における全てのデュアルゲートトランジスタＱ３Ｄについて適用可能である。また以上では、デュアルゲートトランジスタＱ３Ｄについてのみ説明したが、図１６に示した実施の形態５の変形例におけるデュアルゲートトランジスタＱ１０Ｄ、並びに実施の形態８におけるデュアルゲートトランジスタＱ４Ｄに対しても適用可能であることは明らかである。
【０１５９】
＜実施の形態１０＞
以上の実施の形態においては、デュアルゲートトランジスタＱ３ＤのノードＮ３のレベルを引き下げる手段は、そのゲート（入力端子ＩＮ１）とノードＮ３との間の寄生容量（トランジスタＱ３ａ，Ｑ３ｂのゲート・ソースオーバラップ容量）であった。
【０１６０】
上記のように、ノードＮ３のレベルをより低いレベルに引き下げるためには、当該ゲートとノードＮ３との間の容量成分を大きくすればよい。そこで本実施の形態では、図２６（ａ）の如く、デュアルゲートトランジスタＱ３ＤのゲートとノードＮ３との間に、容量素子Ｃ４を接続させる。それにより、実施の形態９のような手法を用いなくても、ゲートとノードＮ３との間の容量成分を大きくでき、ノードＮ３をより確実にＬレベルにまで引き下げることができる。つまり、デュアルゲートトランジスタＱ３Ｄのしきい値電圧の負方向シフトをより確実に防止することができる。
【０１６１】
本実施の形態は、実施の形態１〜８における全てのデュアルゲートトランジスタＱ３Ｄについて適用可能である。また、実施の形態８におけるデュアルゲートトランジスタＱ４Ｄに対しても適用可能である。その場合には、図２６（ｂ）の如くデュアルゲートトランジスタＱ４ＤのゲートとノードＮ６との間に容量素子Ｃ５を接続させればよい。また図１６に示した実施の形態５の変形例におけるデュアルゲートトランジスタＱ１０Ｄに対しても適用可能であり、その場合には図２６（ｃ）のように、デュアルゲートトランジスタＱ１０ＤのゲートとノードＮ１０との間に容量素子Ｃ６を接続させればよい。
【０１６２】
＜実施の形態１１＞
以上の実施形態では、デュアルゲートトランジスタＱ３ＤのノードＮ３のレベルを引き下げる手段は、そのゲート（入力端子ＩＮ１）とノードＮ３との間の容量成分であったが、ダイオードを用いることも可能である。
【０１６３】
図２７（ａ）は、本実施の形態に係るデュアルゲートトランジスタＱ３Ｄを示す図である。同図の如く、デュアルゲートトランジスタＱ３ＤのゲートとノードＮ３との間に、ゲート側がカソード、ノードＮ３がアノードとなるようにダイオードＤ１を接続させる。この場合も、デュアルゲートトランジスタＱ３ＤのゲートがＨレベルからＬレベルに変化するとそれに追随してノードＮ３はＬレベルに引き下げられる。従って、図２７（ａ）のデュアルゲートトランジスタＱ３Ｄによっても、しきい値電圧の負方向シフトは抑制されるという実施の形態１と同様の効果が得られる。
【０１６４】
また上記した各実施形態においては、ノードＮ３のレベルが引き下げられたとき、当該ノードＮ３はフローティング状態でＬレベルになる。そのため、トランジスタＱ３ａ，Ｑ３ｂにリーク電流が生じると、ノードＮ３のレベルが上昇し、本発明の効果が低減する問題が生じる。
【０１６５】
それに対し図２７（ａ）のデュアルゲートトランジスタＱ３Ｄにおいては、リーク電流によりノードＮ３のレベルが上昇しようとしても、その電荷はダイオードＤ１を介して放電される。つまりリーク電流が生じた場合でもノードＮ３のレベルは、ダイオードＤ１のしきい値電圧よりも大きくなることはないので、上記の問題を解決できるという効果も得られる。
【０１６６】
本実施の形態は、実施の形態１〜８における全ての単位シフトレジスタＳＲのデュアルゲートトランジスタＱ３Ｄについて適用可能である。また、実施の形態８における単位シフトレジスタＳＲのデュアルゲートトランジスタＱ４Ｄに対しても適用可能である。その場合には、図２７（ｂ）の如くデュアルゲートトランジスタＱ４ＤのゲートとノードＮ６との間に、ゲート側がカソード、ノードＮ６側がアノードとなるようにダイオードＤ２を接続させる。また図１６に示した実施の形態５の変形例におけるデュアルゲートトランジスタＱ１０Ｄに対しても適用可能であり、その場合には図２７（ｃ）のように、デュアルゲートトランジスタＱ１０ＤのゲートとノードＮ１０との間に、ゲート側がカソード、ノードＮ１０側がアノードとなるようにダイオードＤ３を接続させればよい。
【０１６７】
＜実施の形態１２＞
本実施の形態では、デュアルゲートトランジスタＱ３ＤのノードＮ３のレベルを引き下げる手段として、トランジスタを用いる。
【０１６８】
図２８（ａ）は、本実施の形態に係るデュアルゲートトランジスタＱ３Ｄを示す図である。同図の如く、デュアルゲートトランジスタＱ３ＤのゲートとノードＮ３との間に、当該ゲートに入力される信号（前段の出力信号Ｇk-1）がＨレベルからＬレベルに変化するときにオンするトランジスタＱ３ｃを接続させる。例えば図２９は、図２８（ａ）のデュアルゲートトランジスタＱ３Ｄを、図１２の単位シフトレジスタＳＲｋに適用した例である。
【０１６９】
単位シフトレジスタＳＲを縦続接続した場合、第ｋ段目の単位シフトレジスタＳＲkの入力端子ＩＮ１にはその前段の出力信号Ｇk-1が入力されるので、デュアルゲートトランジスタＱ３Ｄのゲートに入力される信号（前段の出力信号Ｇk-1）がＨレベルからＬレベルに変化するときに、トランジスタＱ３ｃをオンさせるためには、トランジスタＱ３ｃのゲートをクロック端子ＣＫ１に接続させればよい。
【０１７０】
例えば、単位シフトレジスタＳＲkとして、クロック端子ＣＫ１にクロック信号ＣＬＫＡが入力されるものと仮定すると、その前段の出力信号Ｇk-1はクロック信号ＣＬＫＢの立ち上がりタイミングでＨレベルになる。前段の出力信号Ｇk-1がＨレベルになるとトランジスタＱ３ａ，Ｑ３ｂがオンになり、ノードＮ１，Ｎ３がＨレベルになる。このときクロック端子ＣＫ１に入力されるクロック信号ＣＬＫＡはＬレベルなので、トランジスタＱ３ｃはオフになっている。
【０１７１】
その後、前段の出力信号Ｇk-1がＬレベルに変化すると、トランジスタＱ３ａ，Ｑ３ｂはオフになる。このときクロック信号ＣＬＫＡがＨレベルになるので、トランジスタＱ３ｃがオンになる。その結果、ノードＮ３はトランジスタＱ３ｃにより放電され、Ｌレベルに引き下げられる。つまりトランジスタＱ３ａ，Ｑ３ｂにおいてゲートがソースおよびドレインの両方に対して低電位になることが防止される。従って、デュアルゲートトランジスタＱ３Ｄにおける、しきい値電圧の負方向シフトが抑制されるという実施の形態１と同様の効果が得られる。
【０１７２】
本実施の形態は、実施の形態１〜８における全ての単位シフトレジスタＳＲのデュアルゲートトランジスタＱ３Ｄについて適用可能である。また、実施の形態８における単位シフトレジスタＳＲのデュアルゲートトランジスタＱ４Ｄに対しても適用可能である。その場合には、図２８（ｂ）の如くデュアルゲートトランジスタＱ４ＤのゲートとノードＮ６との間に、ゲートがクロック端子ＣＫ１に接続したトランジスタＱ４ｃを接続させる。
【０１７３】
また図１６に示した実施の形態５の変形例におけるデュアルゲートトランジスタＱ１０Ｄに対しても適用可能である。この場合は図２８（ｃ）のように、デュアルゲートトランジスタＱ１０ＤのゲートとノードＮ１０との間にトランジスタＱ１０ｃを接続させる。但し、デュアルゲートトランジスタＱ１０Ｄのゲートには、前々段の出力信号Ｇk-2が入力されており、それがＨレベルからＬレベルに変化するときにトランジスタＱ１０ｃをオンさせる必要がある。そのため図２８（ｃ）に示すように、トランジスタＱ１０ｃのゲートは、クロック端子ＣＫ２に接続させる。
【図面の簡単な説明】
【０１７４】
【図１】従来の単位シフトレジスタの構成を示す回路図である。
【図２】多段のシフトレジスタの構成を示す図である。
【図３】従来の単位シフトレジスタの動作を示すタイミング図である。
【図４】多段のシフトレジスタの動作を示す図である。
【図５】従来の単位シフトレジスタの問題を説明するための図である。
【図６】ａ−Ｓｉトランジスタの電位状態としきい値電圧のシフトとの関係を表した実験結果を示す図である。
【図７】実施の形態１に係る単位シフトレジスタの回路図である。
【図８】実施の形態１に係る単位シフトレジスタの動作を示すタイミング図である。
【図９】実施の形態１の効果を説明するための図である。
【図１０】実施の形態１の効果を説明するための図である。
【図１１】実施の形態２に係る単位シフトレジスタの回路図である。
【図１２】実施の形態３に係る単位シフトレジスタの回路図である。
【図１３】実施の形態４に係る単位シフトレジスタの回路図である。
【図１４】実施の形態５に係る単位シフトレジスタの回路図である。
【図１５】実施の形態５に係る単位シフトレジスタから成る多段のシフトレジスタの構成を示す図である。
【図１６】実施の形態５の変形例である単位シフトレジスタの回路図である。
【図１７】実施の形態６に係る単位シフトレジスタの回路図である。
【図１８】実施の形態７に係る単位シフトレジスタの回路図である。
【図１９】実施の形態８に係る単位シフトレジスタの回路図である。
【図２０】実施の形態８の変形例である単位シフトレジスタの回路図である。
【図２１】実施の形態８の変形例である単位シフトレジスタの回路図である。
【図２２】実施の形態８の変形例である単位シフトレジスタの回路図である。
【図２３】デュアルゲートトランジスタにおけるオーバラップ容量の分布を示す図である。
【図２４】実施の形態９に係るデュアルゲートトランジスタの構成を示す図である。
【図２５】実施の形態９に係るデュアルゲートトランジスタの構成を示す図である。
【図２６】実施の形態１０に係るデュアルゲートトランジスタの構成を示す図である。
【図２７】実施の形態１１に係るデュアルゲートトランジスタの構成を示す図である。
【図２８】実施の形態１２に係るデュアルゲートトランジスタの構成を示す図である。
【図２９】実施の形態１２に係る単位シフトレジスタの回路図である。
【符号の説明】
【０１７５】
Ｑ１〜Ｑ１４  トランジスタ、Ｑ３Ｄ，Ｑ４Ｄ，Ｑ１０Ｄ  デュアルゲートトランジスタ、ＣＫ１，ＣＫ２  クロック端子、ＲＳＴ  リセット端子、Ｓ１  第１電源端子、Ｓ２  第２電源端子、ＩＮ１，ＩＮ２  入力端子、ＯＵＴ  出力端子、ＴＡ  第１制御端子、ＴＢ  第２制御端子、ＴＮ  第１電圧信号端子、ＴＲ  第２電圧信号端子、Ｃ１〜Ｃ６  容量素子、Ｄ１，Ｄ２  ダイオード。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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