(57)【要約】【課題】  比較器の入力信号の変化速度に起因するオフセット電圧の発生を防止することが可能なＡ／Ｄ変換回路を実現する。【解決手段】  アナログ入力信号をディジタル信号に変換する比較器と、比較器の出力を再びアナログ信号に変換するＤ／Ａ変換器と、このＤ／Ａ変換器の出力をアナログ入力信号から減算する減算器とを複数段カスケード接続して構成されるＡ／Ｄ変換回路において、制御信号に基づきアナログ入力信号の極性を反転させるアナログ信号の極性反転手段と、制御信号に基づき各比較器の出力であるディジタル出力信号の極性をそれぞれ反転させるディジタル信号の極性反転手段と、アナログ信号の極性反転手段及びディジタル信号の極性反転手段に比較器の入力部を構成するトランジスタの熱時定数よりも短い周期でランダムに極性を反転させる制御信号を供給する演算制御手段とを設ける。【選択図】                    図１
2008141630.tif 000002
【特許請求の範囲】
【請求項１】
アナログ入力信号をディジタル信号に変換する比較器と、比較器の出力を再びアナログ信号に変換するＤ／Ａ変換器と、このＤ／Ａ変換器の出力をアナログ入力信号から減算する減算器とを複数段カスケード接続して構成されるＡ／Ｄ変換回路において、
制御信号に基づき前記アナログ入力信号の極性を反転させるアナログ信号の極性反転手段と、
前記制御信号に基づき前記各比較器の出力であるディジタル出力信号の極性をそれぞれ反転させるディジタル信号の極性反転手段と、
前記アナログ信号の極性反転手段及び前記ディジタル信号の極性反転手段に前記比較器の入力部を構成するトランジスタの熱時定数よりも短い周期でランダムに極性を反転させる前記制御信号を供給する演算制御手段と
を備えたことを特徴とするＡ／Ｄ変換回路。
【請求項２】
アナログ入力信号をディジタル信号に変換する比較器と、比較器の出力を再びアナログ信号に変換するＤ／Ａ変換器と、このＤ／Ａ変換器の出力をアナログ入力信号から減算する減算器とを複数段カスケード接続して構成されるＡ／Ｄ変換回路において、
制御信号に基づき前記アナログ入力信号の極性を反転させるアナログ信号の極性反転手段と、
前記制御信号に基づき前記各比較器の出力であるディジタル出力信号の極性をそれぞれ反転させるディジタル信号の極性反転手段と、
前記アナログ信号の極性反転手段及び前記ディジタル信号の極性反転手段に前記比較器の入力部を構成するトランジスタの熱時定数よりも短い周期でランダムに極性を反転させる前記制御信号を供給する信号発生手段と
を備えたことを特徴とするＡ／Ｄ変換回路。
【請求項３】
アナログ入力信号をディジタル信号に変換する比較器と、比較器の出力を再びアナログ信号に変換するＤ／Ａ変換器と、このＤ／Ａ変換器の出力をアナログ入力信号から減算する減算器とを複数段カスケード接続して構成されるグレイコード出力のＡ／Ｄ変換回路において、
制御信号に基づき前記アナログ入力信号の極性を反転させるアナログ信号の極性反転手段と、
前記制御信号に基づき前記グレイコード出力の最上位ビットの極性を反転させるディジタル信号の極性反転手段と、
前記アナログ信号の極性反転手段及び前記ディジタル信号の極性反転手段に前記比較器の入力部を構成するトランジスタの熱時定数よりも短い周期でランダムに極性を反転させる前記制御信号を供給する演算制御手段と
を備えたことを特徴とするＡ／Ｄ変換回路。
【請求項４】
アナログ入力信号をディジタル信号に変換する比較器と、比較器の出力を再びアナログ信号に変換するＤ／Ａ変換器と、このＤ／Ａ変換器の出力をアナログ入力信号から減算する減算器とを複数段カスケード接続して構成されるグレイコード出力のＡ／Ｄ変換回路において、
制御信号に基づき前記アナログ入力信号の極性を反転させるアナログ信号の極性反転手段と、
前記制御信号に基づき前記グレイコード出力の最上位ビットの極性を反転させるディジタル信号の極性反転手段と、
前記アナログ信号の極性反転手段及び前記ディジタル信号の極性反転手段に前記比較器の入力部を構成するトランジスタの熱時定数よりも短い周期でランダムに極性を反転させる前記制御信号を供給する信号発生手段と
を備えたことを特徴とするＡ／Ｄ変換回路。
【請求項５】
前記演算制御手段若しくは前記信号発生手段が、
前記制御信号によって前記アナログ信号の極性反転手段と前記ディジタル信号の極性反転手段の極性反転の状態を同じにして動作させることを特徴とする
請求項１乃至請求項４のいずれかに記載のＡ／Ｄ変換回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログ入力信号をディジタル信号に変換する比較器と、比較器の出力を再びアナログ信号に変換するＤ／Ａ変換器と、このＤ／Ａ変換器の出力をアナログ入力信号から減算する減算器とを複数段カスケード接続して構成されるＡ／Ｄ変換回路（以下、単にカスケードＡ／Ｄ変換回路と呼ぶ。）に関し、特に比較器の入力信号の変化速度に起因するオフセット電圧の発生を防止することが可能なＡ／Ｄ変換回路に関する。
【背景技術】
【０００２】
従来のカスケードＡ／Ｄ変換回路、若しくは、比較器に関連する先行技術文献としては次のようなものがある。
【０００３】
【特許文献１】特開平０６−０１３８５４号公報
【特許文献２】特開平０９−２３８０７７号公報
【特許文献３】特開平１０−０７９６５１号公報
【特許文献４】特開平１１−２６１４１９号公報
【特許文献５】特開２０００−２３６２３８号公報
【０００４】
図６は従来のカスケードＡ／Ｄ変換回路の一例を示す回路図である。図６において、１，４及び７はアナログ入力信号をディジタル信号に変換する１ビットＡ／Ｄ変換器として機能する比較器、２，５及び８はアナログ信号の減算を行う減算器、３，６及び９はディジタル信号をアナログ信号に変換する１ビットのＤ／Ａ変換器、１００はアナログ入力信号、１０１，１０２及び１０３はディジタル出力信号である。
【０００５】
また、減算器１、減算器２及びＤ／Ａ変換器３は１ビット（最上位ビット）のＡ／Ｄ変換を行う第１のステージを、減算器４、減算器５及びＤ／Ａ変換器６は１ビットのＡ／Ｄ変換を行う第２のステージを、減算器７、減算器８及びＤ／Ａ変換器９は１ビットのＡ／Ｄ変換を行う第３のステージをそれぞれ構成する。
【０００６】
アナログ入力信号１００は比較器１の入力端子及び減算器２の加算入力端子にそれぞれ印加され、比較器１の出力端子はディジタル出力信号１０１を出力すると共にＤ／Ａ変換器３の入力端子に接続される。また、Ｄ／Ａ変換器３の出力端子は減算器２の減算入力端子に接続される。
【０００７】
また、減算器２の出力端子は比較器４の入力端子及び減算器５の加算入力端子にそれぞれ接続され、比較器４の出力端子はディジタル出力信号１０２を出力すると共にＤ／Ａ変換器６の入力端子に接続される。また、Ｄ／Ａ変換器６の出力端子は減算器５の減算入力端子に接続される。
【０００８】
同様に、減算器５の出力端子は比較器７の入力端子及び減算器８の加算入力端子にそれぞれ接続され、比較器７の出力端子はディジタル出力信号１０３を出力すると共にＤ／Ａ変換器９の入力端子に接続される。また、Ｄ／Ａ変換器９の出力端子は減算器８の減算入力端子に接続される。
【０００９】
ここで、図６に示す従来例の動作を説明する。比較器１はアナログ入力信号の正負により１ビットのディジタル信号に変換する１ビットのＡ／Ｄ変換器として動作し、変換結果を最上位ビットのディジタル出力信号１０１として出力する。
【００１０】
このように比較器１において変換されたディジタル出力信号１０１はＤ／Ａ変換器３で再びアナログ信号に変換され、減算器２においてアナログ入力信号１００から減算され第１の残差信号となり、後段の第２のステージを構成する回路（具体的には、比較器４及び減算器５）に供給される。
【００１１】
同様に、比較器４は前段のステージから供給される第１の残差信号の正負により１ビットのディジタル信号に変換する１ビットのＡ／Ｄ変換器として動作し、変換結果をディジタル出力信号１０２として出力する。
【００１２】
このように比較器４において変換されたディジタル出力信号１０２はＤ／Ａ変換器６で再びアナログ信号に変換され、減算器５において第１の残差信号から減算され第２の残差信号となり、後段の第３のステージを構成する回路（具体的には、比較器７及び減算器８）に供給される。
【００１３】
また、同様に、比較器７は前段のステージから供給される第２の残差信号の正負により１ビットのディジタル信号に変換する１ビットのＡ／Ｄ変換器として動作し、変換結果をディジタル出力信号１０３として出力する。
【００１４】
このように比較器７において変換されたディジタル出力信号１０３はＤ／Ａ変換器９で再びアナログ信号に変換され、減算器８において第２の残差信号から減算され第３の残差信号となり、後段の第４のステージを構成する回路（図示せず。）に供給される。
【００１５】
この結果、１ビットのＡ／Ｄ変換を行うステージを複数段カスケード接続することにより、複数ビットのＡ／Ｄ変換を行うＡ／Ｄ変換回路（カスケードＡ／Ｄ変換回路）を実現することができる。
【００１６】
また、図７は図６における比較器１，４及び７の具体例を示す回路図であり、差動入出力の比較器を例示している。
【００１７】
図７において、１０，１１，１５，１８及び２１は抵抗、１２，１３，１４，１６，１７，１９及び２０はトランジスタ、１０４及び１０５は差動の入力信号、１０６はバイアス電圧信号、１０７及び１０８は差動の出力信号である。
【００１８】
また、１０，１１，１２，１３，１４及び１５は差動回路を、１６，１７，１８，１９，２０及び２１は２つのエミッタフォロワ回路から成る出力段回路をそれぞれ構成している。
【００１９】
さらに、入力信号１０５は入力信号１０４の反転信号、出力信号１０８は出力信号１０７の反転信号である。
【００２０】
入力信号１０４及び入力信号１０５はトランジスタ１２及びトランジスタ１３のベースにそれぞれ印加される。また、トランジスタ１２のコレクタは抵抗１０の一端及びトランジスタ１９のベースにそれぞれ接続され、トランジスタ１３のコレクタは抵抗１１の一端及びトランジスタ１６のベースにそれぞれ接続される。
【００２１】
トランジスタ１２のエミッタはトランジスタ１３のエミッタ及びトランジスタ１４のコレクタにそれぞれ接続され、トランジスタ１４のエミッタは抵抗１５の一端に接続される。
【００２２】
トランジスタ１６のエミッタからは出力信号１０７が出力されると共にトランジスタ１６のエミッタはトランジスタ１７のコレクタに接続され、トランジスタ１７のエミッタは抵抗１８の一端に接続される。
【００２３】
また、トランジスタ１９のエミッタからは出力信号１０８が出力されると共にトランジスタ１９のエミッタはトランジスタ２０のコレクタに接続され、トランジスタ２０のエミッタは抵抗２１の一端に接続される。
【００２４】
最後に、バイアス電圧信号１０６はトランジスタ１４，１７及び２０のベースにそれぞれ印加され、正電圧源”ＶＣＣ”が抵抗１０及び１１の他端、トランジスタ１６及び１９のコレクタにそれぞれ印加され、負電圧源”ＶＥＥ”が抵抗１５，１８及び２１の他端にそれぞれ印加される。
【００２５】
ここで、図７に示す比較器の動作を説明する。トランジスタ１４及び抵抗１５は、トランジスタ１４のベースに印加されるバイアス電圧と抵抗１５の抵抗値によって一意に決定される電流を出力する定電流源として動作する。
【００２６】
すなわち、バイアス電圧を”Ｖｂｉａｓ”、トランジスタ１４のベース・エミッタ間電圧を”Ｖｂｅ１４”、抵抗１５の抵抗値を”Ｒ１５”とした場合、定電流”Ｉ１”は、
Ｉ１＝（Ｖｂｉａｓ−Ｖｂｅ１４−ＶＥＥ）／Ｒ１５      （１）
となる。
【００２７】
そして、トランジスタ１２及び１３は差動回路を構成しているので入力される差動の入力信号１０４及び１０５の信号レベルによって前述の定電流”Ｉ１”を切り替えるように動作する。
【００２８】
もし、入力信号１０４がハイレベル（反転信号である入力信号１０５はローレベル）であれば、トランジスタ１２が”ＯＮ”、トランジスタ１３が”ＯＦＦ”になる。
【００２９】
このため、抵抗１０の抵抗値を”Ｒ１０”とすれば、トランジスタ１２のコレクタの電圧は、抵抗１０に電流”Ｉ１”が流れることにより、”ＶＣＣ−Ｒ１０・Ｉ１”となる。
【００３０】
この電圧がトランジスタ１９及び２０と抵抗２１で構成されるエミッタフォロワ回路を介して出力信号１０８（反転信号）として出力されるので、その電圧値を”Ｖ１０８”、トランジスタ１９のベース・エミッタ間電圧を”Ｖｂｅ１９”とすれば、
Ｖ１０８＝ＶＣＣ−Ｒ１０・Ｉ１−Ｖｂｅ１９      （２）
となる。また、式（２）の電圧値はローレベルになる。
【００３１】
一方、トランジスタ１３のコレクタの電圧は、抵抗１１に電流が流れないので、”ＶＣＣ”のままとなる。
【００３２】
この電圧がトランジスタ１６及び１７と抵抗１８で構成されるエミッタフォロワ回路を介して出力信号１０７（非反転信号）として出力されるので、その電圧値を”Ｖ１０７”、トランジスタ７のベース・エミッタ間電圧を”Ｖｂｅ１６”とすれば、
Ｖ１０７＝ＶＣＣ−Ｖｂｅ１６      （３）
となる。また、式（３）の電圧値はハイレベルになる。
【００３３】
同様に、もし、入力信号１０４がローレベル（反転信号である入力信号１０５はハイレベル）であれば、トランジスタ１２が”ＯＦＦ”、トランジスタ１３が”ＯＮ”になると共に、出力信号１０７（非反転信号）及び出力信号１０８（反転信号）の出力はそれぞれローレベルの電圧値及びハイレベルの電圧値となる。
【００３４】
この結果、差動の入力信号が印加される差動回路の差動の出力を出力段回路を介して出力することにより、差動入出力の比較器を実現することができる。
【００３５】
すなわち、このような比較器の差動の入力信号の一方の入力信号を基準電圧（例えば、”０Ｖ”）とし、他方の入力信号としてアナログ入力信号１００を印加し、非反転信号をディジタル信号として出力することにより、アナログ入力信号の正負により１ビットのディジタル信号に変換する１ビットのＡ／Ｄ変換器として動作させることができる。
【発明の開示】
【発明が解決しようとする課題】
【００３６】
しかし、図７に示すような比較器では、入力信号の変化速度に起因してオフセット電圧が発生してしまうといった問題点があった。図８は比較器の入力部のトランジスタの動作を説明する説明図である。
【００３７】
入力信号１０４の電圧値が入力信号１０５の電圧値よりも十分小さい場合、トランジスタ１２が”ＯＦＦ”、トランジスタ１３が”ＯＮ”になり、定電流”Ｉ１”は全てトランジスタ１３を流れることになる。
【００３８】
ここで、トランジスタ１２及び１３の消費電力を”Ｐｗ１２”及び”Ｐｗ１３”、トランジスタ１２及び１３の熱抵抗を”θ”、トランジスタ１３における電力消費による温度上昇を”ΔＴ１３”とした場合、
ΔＴ１３＝Ｐｗ１３・θ［°Ｃ］      （４）
となる。
【００３９】
一方、トランジスタ１２には電流が流れず電力消費（Ｐｗ１２＝０）がないので、トランジスタ１２における電力消費による温度上昇を”ΔＴ１２”とした場合、
ΔＴ１２＝Ｐｗ１２・θ＝０［°Ｃ］      （５）
となる。
【００４０】
このような状態で、図８に示すように、トランジスタ１２及び１３の熱時定数”τ”よりも十分短い時間で、トランジスタ１２及び１３に流れる電流が等しくなるように入力信号１０４及び１０５の電圧値が変化した場合を想定する。
【００４１】
この場合、図８に示すようにトランジスタ１２及び１３には均等に電流”Ｉ１／２”が流れるので、両者の消費電力はほぼ同じなる（Ｐｗ１２≒Ｐｗ１３）。但し、入力信号１０４及び１０５の電圧値の変化が熱時定数”τ”よりも短い時間で変化するため、トランジスタ１２及び１３において温度の変化が生じることがない。
【００４２】
このため、トランジスタ１２及び１３のベース・エミッタ間電圧”Ｖｂｅ”の温度係数を”−２ｍＶ／°Ｃ”とした場合、トランジスタ１２及び１３に均等に電流”Ｉ１／２”が流れていたとしても、トランジスタ１２及び１３のベース・エミッタ間電圧の間には”−２・Ｐｗ１３・θ［ｍＶ］”なる電圧差が生じることになる。
【００４３】
さらに、トランジスタ１２及び１３に均等に電流”Ｉ１／２”が流れている場合、出力電圧１０７及び１０８の電圧値は等しくなるので、前述の電圧差”−２・Ｐｗ１３・θ［ｍＶ］”がオフセット電圧として生じてしまうことになる。
【００４４】
これに対して、式（４）及び式（５）を満たすような状態で、図８に示すように、トランジスタ１２及び１３の熱時定数”τ”よりも十分長い時間で、トランジスタ１２及び１３に流れる電流が等しくなるように入力信号１０４及び１０５の電圧値が変化した場合を想定する。
【００４５】
この場合、入力信号１０４及び１０５の電圧値の変化がトランジスタ１２及び１３の熱時定数”τ”よりも十分長い時間で変化するため、図８に示すようにトランジスタ１２及び１３に均等に電流”Ｉ１／２”が流れて両者の消費電力はほぼ同じなる（Ｐｗ１２≒Ｐｗ１３）時点では、トランジスタ１２及び１３においても温度の変化が生じて両者の温度変化はほぼ等しく（ΔＴ１２≒ΔＴ１３）なる。
【００４６】
このため、トランジスタ１２及び１３のベース・エミッタ間電圧の間には前述のような電圧差が生じることはなく、オフセット電圧も発生しないことになる。言い換えれば、入力信号の変化速度に起因してオフセット電圧が発生してしまうことになる。
【００４７】
すなわち、このような比較器の入力信号の変化速度に起因するオフセット電圧の発生は、Ａ／Ｄ変換回路の変換結果の線形性に影響を与えてしまうといった問題点があった。
従って本発明が解決しようとする課題は、比較器の入力信号の変化速度に起因するオフセット電圧の発生を防止することが可能なＡ／Ｄ変換回路を実現することにある。
【課題を解決するための手段】
【００４８】
このような課題を達成するために、本発明のうち請求項１記載の発明は、
アナログ入力信号をディジタル信号に変換する比較器と、比較器の出力を再びアナログ信号に変換するＤ／Ａ変換器と、このＤ／Ａ変換器の出力をアナログ入力信号から減算する減算器とを複数段カスケード接続して構成されるＡ／Ｄ変換回路において、
制御信号に基づき前記アナログ入力信号の極性を反転させるアナログ信号の極性反転手段と、前記制御信号に基づき前記各比較器の出力であるディジタル出力信号の極性をそれぞれ反転させるディジタル信号の極性反転手段と、前記アナログ信号の極性反転手段及び前記ディジタル信号の極性反転手段に前記比較器の入力部を構成するトランジスタの熱時定数よりも短い周期でランダムに極性を反転させる前記制御信号を供給する演算制御手段とを備えたことにより、比較器の入力信号の変化速度に起因するオフセット電圧の発生を防止することが可能になる。
【００４９】
請求項２記載の発明は、
アナログ入力信号をディジタル信号に変換する比較器と、比較器の出力を再びアナログ信号に変換するＤ／Ａ変換器と、このＤ／Ａ変換器の出力をアナログ入力信号から減算する減算器とを複数段カスケード接続して構成されるＡ／Ｄ変換回路において、
制御信号に基づき前記アナログ入力信号の極性を反転させるアナログ信号の極性反転手段と、前記制御信号に基づき前記各比較器の出力であるディジタル出力信号の極性をそれぞれ反転させるディジタル信号の極性反転手段と、前記アナログ信号の極性反転手段及び前記ディジタル信号の極性反転手段に前記比較器の入力部を構成するトランジスタの熱時定数よりも短い周期でランダムに極性を反転させる前記制御信号を供給する信号発生手段とを備えたことにより、比較器の入力信号の変化速度に起因するオフセット電圧の発生を防止することが可能になる。
【００５０】
請求項３記載の発明は、
アナログ入力信号をディジタル信号に変換する比較器と、比較器の出力を再びアナログ信号に変換するＤ／Ａ変換器と、このＤ／Ａ変換器の出力をアナログ入力信号から減算する減算器とを複数段カスケード接続して構成されるグレイコード出力のＡ／Ｄ変換回路において、
制御信号に基づき前記アナログ入力信号の極性を反転させるアナログ信号の極性反転手段と、前記制御信号に基づき前記グレイコード出力の最上位ビットの極性を反転させるディジタル信号の極性反転手段と、前記アナログ信号の極性反転手段及び前記ディジタル信号の極性反転手段に前記比較器の入力部を構成するトランジスタの熱時定数よりも短い周期でランダムに極性を反転させる前記制御信号を供給する演算制御手段とを備えたことにより、比較器の入力信号の変化速度に起因するオフセット電圧の発生を防止することが可能になる。
【００５１】
請求項４記載の発明は、
アナログ入力信号をディジタル信号に変換する比較器と、比較器の出力を再びアナログ信号に変換するＤ／Ａ変換器と、このＤ／Ａ変換器の出力をアナログ入力信号から減算する減算器とを複数段カスケード接続して構成されるグレイコード出力のＡ／Ｄ変換回路において、
制御信号に基づき前記アナログ入力信号の極性を反転させるアナログ信号の極性反転手段と、前記制御信号に基づき前記グレイコード出力の最上位ビットの極性を反転させるディジタル信号の極性反転手段と、前記アナログ信号の極性反転手段及び前記ディジタル信号の極性反転手段に前記比較器の入力部を構成するトランジスタの熱時定数よりも短い周期でランダムに極性を反転させる前記制御信号を供給する信号発生手段とを備えたことにより、比較器の入力信号の変化速度に起因するオフセット電圧の発生を防止することが可能になる。
【００５２】
請求項５記載の発明は、
請求項１乃至請求項４のいずれかに記載の発明であるＡ／Ｄ変換回路において、
前記演算制御手段若しくは前記信号発生手段が、
前記制御信号によって前記アナログ信号の極性反転手段と前記ディジタル信号の極性反転手段の極性反転の状態を同じにして動作させることにより、比較器の入力信号の変化速度に起因するオフセット電圧の発生を防止することが可能になる。
【発明の効果】
【００５３】
本発明によれば次のような効果がある。
請求項１，２，３，４及び請求項５の発明によれば、カスケードＡ／Ｄ変換回路の前段にアナログ信号の極性反転手段を設け、各比較器の出力であるディジタル出力信号の極性、或いは、グレイコードの最上位ビットの極性を反転させるディジタル信号の極性反転手段を設け、アナログ信号及びディジタル信号の極性反転手段の極性反転の状態を同じにして、各比較器の入力部を構成するトランジスタの熱時定数”τ”よりも短い周期でランダムに極性を反転させることにより、比較器の入力信号の変化速度に起因するオフセット電圧の発生を防止することが可能になる。
【発明を実施するための最良の形態】
【００５４】
以下本発明を図面を用いて詳細に説明する。図１は本発明に係るカスケードＡ／Ｄ変換回路の一実施例を示す回路図である。
【００５５】
図１において、１，２，３，４，５，６，７，８及び９は図６と同一符号を付してあり、２２はアナログ信号の極性反転手段，２３，２４及び２５は排他的論理和回路で構成されるディジタル信号の極性反転手段、２６はアナログ信号の極性反転手段２２、ディジタル信号の極性反転手段２３，２４及び２５を制御する演算制御手段、１００ａはアナログ入力信号、１０９，１１０及び１１１はディジタル出力信号、１１２は制御信号である。
【００５６】
アナログ入力信号１００ａはアナログ信号の極性反転手段２２を介して比較器１の入力端子及び減算器２の加算入力端子にそれぞれ印加され、比較器１の出力端子はＤ／Ａ変換器３の入力端子及びディジタル信号の極性反転手段２３の一方の入力端子にそれぞれ接続される。また、Ｄ／Ａ変換器３の出力端子は減算器２の減算入力端子に接続される。
【００５７】
また、減算器２の出力端子は比較器４の入力端子及び減算器５の加算入力端子にそれぞれ接続され、比較器４の出力端子はＤ／Ａ変換器６の入力端子及びディジタル信号の極性反転手段２４の一方の入力端子にそれぞれ接続される。また、Ｄ／Ａ変換器６の出力端子は減算器５の減算入力端子に接続される。
【００５８】
同様に、減算器５の出力端子は比較器７の入力端子及び減算器８の加算入力端子にそれぞれ接続され、比較器７の出力端子はＤ／Ａ変換器９の入力端子及びディジタル信号の極性反転手段２５の一方の入力端子にそれぞれ接続される。また、Ｄ／Ａ変換器９の出力端子は減算器８の減算入力端子に接続される。
【００５９】
最後に、演算制御手段２６の出力である制御信号１１２はアナログ信号の極性反転手段２２の制御入力端子に印加されると共にディジタル信号の極性反転手段２３，２４及び２５の他方の入力端子にそれぞれ印加され、ディジタル信号の極性反転手段２３，２４及び２５の出力端子からはディジタル出力信号１０９，１１０及び１１１がそれぞれ出力される。
【００６０】
ここで、図１に示す実施例の動作を図２及び図３を用いて説明する。図２は制御信号１１２の一例を示す説明図、図３は排他的論理和回路で構成されるディジタル信号の極性反転手段２３，２４及び極性反転手段２５の動作を説明する説明図である。
【００６１】
制御信号１１２は図２中”ＣＳ０１”に示すようにランダム信号であり、図２中”Ｔ１”、”Ｔ２”、”Ｔ３”及び”Ｔ４”等に示す全ての期間は、比較器１、４及び７の入力部を構成するトランジスタ１２及び１３の熱時定数”τ”よりも短い周期で切り替わる。
【００６２】
このような制御信号１１２に基づきアナログ信号の極性反転手段２２は、入力されるアナログ入力信号１００ａの極性を非反転で出力、若しくは、極性を反転させて出力する。
【００６３】
例えば、アナログ信号の極性反転手段２２は、制御信号１１２が”ローレベル”の場合には極性を非反転で出力し、制御信号１１２が”ハイレベル”の場合には極性を反転させて出力する。
【００６４】
一方、排他的論理和回路で構成されたディジタル信号の極性反転手段２３，２４及び２５もまた、他方の入力端子に制御信号１１２が印加されているので、図３に示す表に従って一方の入力端子に印加された比較器１，４及び７のディジタル出力信号の極性を非反転で出力、若しくは、極性を反転させてディジタル出力信号１０９，１１０及び１１１として出力する。
【００６５】
例えば、図３に示すように、極性反転手段２３，２４及び２５は、制御信号１１２が”ローレベル”の場合には、比較器１，４及び７のディジタル出力信号の極性を非反転で出力し、制御信号１１２が”ハイレベル”の場合には、比較器１，４及び７のディジタル出力信号の極性を反転させてディジタル出力信号１０９，１１０及び１１１として出力する。
【００６６】
すなわち、図１に示す実施例では、アナログ入力信号１００ａの極性を反転すると同時にディジタル信号である比較器１，４及び７のディジタル出力信号の極性も反転されるので、各信号の極性の非反転、若しくは、反転に関わることなくディジタル出力信号１０９，１１０及び１１１は同じ結果となる。
【００６７】
このような状態では、アナログ入力信号１００ａの極性がランダムに反転され、言い換えれば、比較器１，４及び７の入力の極性がランダムに反転されるため、比較器１，４及び７への差動入力信号の電圧の時間平均は”０”になる。このため、比較器１，４及び７の入力部を構成するトランジスタ１２及び１３の平均消費電力は等しくなる。
【００６８】
一方、極性の反転は比較器１，４及び７の入力部を構成するトランジスタ１２及び１３の熱時定数”τ”よりも短い周期で行われるため、トランジスタ１２及び１３の温度は極性の反転によっては変化せず（温度変化が追従できない）、比較器１，４及び７の入力部を構成するトランジスタ１２及び１３の平均消費電力によって温度上昇は決定される。
【００６９】
ここで、比較器１，４及び７の入力部を構成するトランジスタ１２及び１３の平均消費電力は前述のように等しいので、比較器１，４及び７の入力部を構成するトランジスタ１２及び１３の温度上昇も等しくなり、入力信号の変化速度に起因するオフセット電圧も発生しないことになる。
【００７０】
この結果、カスケードＡ／Ｄ変換回路の前段にアナログ信号の極性反転手段を設け、各比較器の出力であるディジタル出力信号の極性を反転させるディジタル信号の極性反転手段を設け、アナログ信号及びディジタル信号の極性反転手段の極性反転の状態を同じにして、各比較器の入力部を構成するトランジスタの熱時定数”τ”よりも短い周期でランダムに極性を反転させることにより、比較器の入力信号の変化速度に起因するオフセット電圧の発生を防止することが可能になる。
【００７１】
なお、図１に示す実施例の説明に際しては、極性反転手段２２，２３，２４及び２５の制御手段としてＣＰＵ等の演算制御手段２６を例示しているが、勿論、比較器１，４及び７の入力部を構成するトランジスタ１２及び１３の熱時定数”τ”よりも短い周期で切り替わるランダム信号を発生させることができる信号発生手段であっても構わない。
【００７２】
また、図１に示す実施例の説明ではディジタル出力信号としてバイナリコード出力であるカスケードＡ／Ｄ変換回路が例示されているが、カスケードＡ／Ｄ変換回路のディジタル出力信号としてはグレイコード出力であっても構わない。図４は従来のグレイコード出力のカスケードＡ／Ｄ変換回路の一例を示す回路図である。
【００７３】
図４において、１，２，３，４，５，６，７，８及び９は図６と同一符号を付してあり、２７及び２８は排他的論理和回路、１００ｂはアナログ入力信号、１１３，１１４及び１１５はディジタル出力信号である。
【００７４】
アナログ入力信号１００ｂは比較器１の入力端子及び減算器２の加算入力端子にそれぞれ印加され、比較器１の出力端子はディジタル出力信号１１３を出力すると共にＤ／Ａ変換器３の入力端子及び排他的論理和回路２７の一方の入力端子にそれぞれ接続される。また、Ｄ／Ａ変換器３の出力端子は減算器２の減算入力端子に接続される。
【００７５】
また、減算器２の出力端子は比較器４の入力端子及び減算器５の加算入力端子にそれぞれ接続され、比較器４の出力端子はＤ／Ａ変換器６の入力端子、排他的論理和回路２７の他方の入力端子、排他的論理和回路２８の一方の入力端子にそれぞれ接続される。また、Ｄ／Ａ変換器６の出力端子は減算器５の減算入力端子に接続される。
【００７６】
同様に、減算器５の出力端子は比較器７の入力端子及び減算器８の加算入力端子にそれぞれ接続され、比較器７の出力端子はＤ／Ａ変換器９の入力端子及び排他的論理和回路２８の他方の入力端子にそれぞれ接続される。また、Ｄ／Ａ変換器９の出力端子は減算器８の減算入力端子に接続される。
【００７７】
最後に、排他的論理和回路２７はディジタル出力信号１１４を出力し、排他的論理和回路２８はディジタル出力信号１１５を出力する。
【００７８】
ここで、図４に示す従来例の基本動作は図６に示す従来例と同様であり、異なる点はディジタル出力信号１１３，１１４及び１１５がグレイコード出力となる点である。
【００７９】
そして、図５は本発明に係るカスケードＡ／Ｄ変換回路の他の実施例を示す回路図である。図５において、１，２，３，４，５，６，７，８，９，２７及び２８は図４と同一符号を付してあり、２９はアナログ信号の極性反転手段，３０は排他的論理和回路で構成されるディジタル信号の極性反転手段、３１はアナログ信号の極性反転手段２９、ディジタル信号の極性反転手段３０を制御する演算制御手段、１００ｃはアナログ入力信号、１１６，１１７及び１１８はディジタル出力信号、１１９は制御信号である。
【００８０】
アナログ入力信号１００ｃはアナログ信号の極性反転手段２９を介して比較器１の入力端子及び減算器２の加算入力端子にそれぞれ印加され、比較器１の出力端子はＤ／Ａ変換器３の入力端子、ディジタル出力信号の極性反転手段３０の一方の入力端子及び排他的論理和回路２４の一方の入力端子にそれぞれ接続される。また、Ｄ／Ａ変換器３の出力端子は減算器２の減算入力端子に接続される。
【００８１】
また、減算器２の出力端子は比較器４の入力端子及び減算器５の加算入力端子にそれぞれ接続され、比較器４の出力端子はＤ／Ａ変換器６の入力端子、排他的論理和回路２７の他方の入力端子及び排他的論理和回路２８の一方の入力端子にそれぞれ接続される。また、Ｄ／Ａ変換器６の出力端子は減算器５の減算入力端子に接続される。
【００８２】
同様に、減算器５の出力端子は比較器７の入力端子及び減算器８の加算入力端子にそれぞれ接続され、比較器７の出力端子はＤ／Ａ変換器９の入力端子及び排他的論理和回路２８の他方の入力端子にそれぞれ接続される。また、Ｄ／Ａ変換器９の出力端子は減算器８の減算入力端子に接続される。
【００８３】
最後に、演算制御手段３３の出力である制御信号１１９はアナログ信号の極性反転手段２９の制御入力端子に印加されると共にディジタル信号の極性反転手段３０の他方の入力端子に印加される。また、ディジタル信号の極性反転手段３０の出力端子、排他的論理和回路２７及び排他的論理和回路２８の出力端子からはディジタル出力信号１１６，１１７及び１１８がそれぞれ出力される。
【００８４】
ここで、図５に示す実施例の動作を説明する。但し、基本動作は図１に示す実施例と同様であり説明は省略する。
【００８５】
ディジタル出力信号がクレイコード出力の場合、アナログ入力信号１００ｃの極性を反転しても、グレイコードの最上位ビットが反転するだけで、他のビットには影響が及ばない。このため、アナログ入力信号１００ｃの極性を反転に同期してグレイコードの最上位ビットを反転させることにより、実質的に、アナログ信号及びディジタル信号の極性反転手段の極性反転の状態を同じにすることができる。
【００８６】
すなわち、制御信号１１９に基づき極性反転手段３０でグレイコードの最上位ビットを反転させることにより、ディジタル出力信号１１６，１１７及びディジタル出力信号１１８の極性を反転させる。
【００８７】
この結果、カスケードＡ／Ｄ変換回路の前段にアナログ信号の極性反転手段を設け、各比較器の出力であるディジタル出力信号（グレイコード）の最上位ビットの極性を反転させるディジタル信号の極性反転手段を設け、アナログ信号及びディジタル信号の極性反転手段の極性反転の状態を同じにして、各比較器の入力部を構成するトランジスタの熱時定数”τ”よりも短い周期でランダムに極性を反転させることにより、比較器の入力信号の変化速度に起因するオフセット電圧の発生を防止することが可能になる。
【図面の簡単な説明】
【００８８】
【図１】本発明に係るカスケードＡ／Ｄ変換回路の一実施例を示す回路図である。
【図２】制御信号の一例を示す説明図である。
【図３】排他的論理和回路で構成されるディジタル信号の極性反転手段の動作を説明する説明図である。
【図４】従来のグレイコード出力のカスケードＡ／Ｄ変換回路の一例を示す回路図である。
【図５】本発明に係るカスケードＡ／Ｄ変換回路の他の実施例を示す回路図である。
【図６】従来のカスケードＡ／Ｄ変換回路の一例を示す回路図である。
【図７】比較器の具体例を示す回路図である。
【図８】比較器の入力部のトランジスタの動作を説明する説明図である。
【符号の説明】
【００８９】
１，４，７  比較器
２，５，８  減算器
３，６，９  Ｄ／Ａ変換器
１０，１１，１５，１８，２１  抵抗
１２，１３，１４，１６，１７，１９，２０  トランジスタ
２２，２３，２４，２５，２９，３０  極性反転手段
２６，３１  演算制御手段
２７，２８  排他的論理和回路
１００，１００ａ，１００ｂ，１００ｃ  アナログ入力信号
１０１，１０２，１０３，１０９，１１０，１１１，１１３，１１４，１１５，１１６，１１７，１１８  ディジタル出力信号
１０４，１０５  入力信号
１０６  バイアス電圧信号
１０７，１０８  出力信号
１１２，１１９  制御信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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