(57)【要約】【課題】  ローリングシャッタ機能を有するＣＭＯＳ固体撮像装置において、グローバルシャッタと同様な露光を実現する。【解決手段】  基本的にＣＭＯＳ固体撮像装置の電子シャッタ機能は、画素行間で露光期間がずれたローリングシャッタであり、１つの画素行の露光期間は、その画素行の読み出し動作が行われてから次にその画素行の読み出し動作が行われるまでの期間となる。そこで、各画素行間で露光期間を揃えてグローバルシャッタと同様な露光を行うために、いずれの画素行からも画素信号の読み出しが行われない空白期間を設け、この空白期間内の一定期間に亙って、ＬＥＤを点灯させる。【選択図】図４
2008252195.tif 000002
【特許請求の範囲】
【請求項１】
行列配置された複数の画素からなる画素行列部と、
前記画素行列部の各画素から読み出される画素信号を処理する画素信号処理手段と、
前記画素行列部の各画素から一画面分の画素信号を読み出すためのタイミング制御を周期的に繰り返す手段であり、ある画面の画素信号の読み出し終了タイミングから次の画面の画素信号の読み出し開始タイミングまでの間に画素信号の読み出しを行わない空白期間を設け、この空白期間内の一定期間に亙って光源を点灯させる制御信号を出力するタイミング制御手段と
を具備することを特徴とするＣＭＯＳ固体撮像装置。
【請求項２】
前記タイミング制御手段は、同期信号をトリガとして、前記画素行列部から画素信号を読み出すためのタイミング制御を行うとともに、前記光源を点灯させる制御信号を出力することを特徴とする請求項１に記載のＣＭＯＳ固体撮像装置。
【請求項３】
前記画素行列部における各画素は、受光量に応じた電荷を発生して蓄積する光電変換素子と、電荷蓄積部と、前記光電変換素子に蓄積された電荷を転送して前記電荷蓄積部に蓄積させる転送トランジスタと、前記電荷蓄積部に蓄積された電荷をリセットするリセットトランジスタとを少なくとも含み、
前記タイミング制御手段は、前記光源の点灯期間の開始直後に、前記画素行列部の全ての画素の転送トランジスタに光電変換素子から電荷蓄積部への電荷の転送を行わせ、短時間露光の結果である電荷を各画素の電荷蓄積部に蓄積させることを特徴とする請求項１に記載のＣＭＯＳ固体撮像装置。
【請求項４】
前記画素行列部における各画素は、受光量に応じた電荷を発生して蓄積する光電変換素子と、電荷蓄積部と、前記光電変換素子に蓄積された電荷を転送して前記電荷蓄積部に蓄積させる転送トランジスタと、前記電荷蓄積部に蓄積された電荷をリセットするリセットトランジスタとを少なくとも含み、
前記タイミング制御手段は、前記光源の点灯期間の終了直前に、前記画素行列部の全ての画素のリセットトランジスタに電荷蓄積部に蓄積された電荷のリセットを行わせ、それ以降、前記光源の点灯期間の終了までの間に、光電変換素子から電荷蓄積部に溢れ出る電荷があった場合に、当該電荷を短時間露光の結果として当該電荷蓄積部に蓄積させることを特徴とする請求項１に記載のＣＭＯＳ固体撮像装置。
【請求項５】
前記タイミング制御手段は、画素信号の読み出し期間において、読み出し対象である画素のリセットトランジスタに電荷蓄積部に蓄積された電荷のリセットを行わせるとともに、このリセットの前後の各タイミングにおいて電荷蓄積部に蓄積された各電荷に対応した画素信号を当該画素に出力させ、
前記画素信号処理手段は、リセット前の画素信号からリセット後の画素信号を減算したものを最終的な画素信号とすることを特徴とする請求項３または４に記載のＣＭＯＳ固体撮像装置。
【請求項６】
前記タイミング制御手段は、画素信号の読み出し期間において、読み出し対象である画素のリセットトランジスタに電荷蓄積部に蓄積された電荷のリセットを行わせた後、当該画素の転送トランジスタに光電変換素子から電荷蓄積部への電荷の転送を行わせるとともに、リセット前、リセット後かつ電荷転送前、電荷転送後の各タイミングにおいて電荷蓄積部に蓄積された各電荷に対応した画素信号を当該画素に出力させ、
前記画素信号処理手段は、リセット前の画素信号からリセット後かつ転送前の画素信号を減算したものが閾値を越えている場合にはその減算結果を最終的な画素信号とし、リセット前の画素信号からリセット後かつ転送前の画素信号を減算したものが閾値を越えていない場合には転送後の画素信号からリセット後かつ転送前の画素信号を減算したものを最終的な画素信号とすることを特徴とする請求項３または４に記載のＣＭＯＳ固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、アレイ状に配列された複数の画素の各々において光電変換素子により得られた信号電荷を増幅して電気信号として出力する増幅型のＣＭＯＳ固体撮像装置に関する。
【背景技術】
【０００２】
近年、デジタルスチルカメラやデジタルビデオカメラなど、固体撮像素子を用いて撮像し、撮像画像をデジタルデータとして保存することができる撮像装置が広く普及している。このような撮像装置に用いる撮像素子としては、ＣＣＤ（Charge Coupled Device）固体撮像装置が最も一般的であったが、近年では、固体撮像素子の一層の多画素化が進むのに従って、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）固体撮像装置が注目されている。多くのＣＭＯＳ固体撮像装置は、電子シャッタ機能を備えている。しかし、そのシャッタ機能は、ＣＣＤ固体撮像装置と異なり、２次元配列された多数の画素を画素行ごとに順次走査して信号出力を行う、いわゆるローリングシャッタ（あるいはフォーカルプレインシャッタとも呼ばれる）であるため、行ごとに露光期間がずれ、動く対象物を撮像すると、それにより得られる画像が歪むという問題がある。この問題を解決するための手段として、ＣＭＯＳ固体撮像装置に対し、共通の露光期間に全画素行の露光を行わせるグローバルシャッタ機能を持たせる技術が各種提案されている。例えば特許文献１は、各画素に設けられた転送トランジスタとリセットトランジスタをオンにして、光電変換素子たるフォトダイオードの蓄積電荷とフローティングディフュージョンの電位とをリセットし、フォトダイオードへの露光を開始させ、所定の露光時間の経過後に、メカニカルシャッタを閉じて露光期間を終了させ、その状態で、フォトダイオードから転送された信号電荷に応じた電圧をフローティングディフュージョンから行ごとに順次読み出すＣＭＯＳ固体撮像装置を提案している。
【特許文献１】特開２００６−１９１２３６号公報
【特許文献２】特許第３８２７１４５号
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、特許文献１に開示されているように、グローバルシャッタの機能のためにメカニカルシャッタを設けたのでは、ＣＭＯＳ固体撮像装置の機械的構成が複雑化し、ＣＭＯＳ固体撮像装置が高価なものになるという問題があった。
【０００４】
この発明は、以上説明した事情に鑑みてなされたものであり、グローバルシャッタのための機構を設けることなく、グローバルシャッタと同様、全画素行の露光を同じ露光期間に行い、動く対象物を歪ませることなく撮像することができるＣＭＯＳ固体撮像装置を提供することを目的とする。
【課題を解決するための手段】
【０００５】
この発明は、行列配置された複数の画素からなる画素行列部と、前記画素行列部の各画素から読み出される画素信号を処理する画素信号処理手段と、前記画素行列部の各画素から一画面分の画素信号を読み出すためのタイミング制御を周期的に繰り返す手段であり、ある画面の画素信号の読み出し終了タイミングから次の画面の画素信号の読み出し開始タイミングまでの間に画素信号の読み出しを行わない空白期間を設け、この空白期間内の一定期間に亙って光源を点灯させる制御信号を出力するタイミング制御手段とを具備することを特徴とするＣＭＯＳ固体撮像装置を提供する。
かかる発明によれば、光源の点灯期間において、画素行列部の全画素の露光が行われる。従って、グローバルシャッタのための機構がなくても、動く対象物を歪ませることなく撮像することができる。
【発明を実施するための最良の形態】
【０００６】
以下、図面を参照し、この発明の実施の形態を説明する。
＜実施形態の構成＞
図１はこの発明の一実施形態であるＣＭＯＳ固体撮像装置１の構成を示す回路図である。本実施形態によるＣＭＯＳ固体撮像装置１は、ＣＭＯＳ製造プロセスにより、図１に示す回路を半導体基板上に形成してなるものである。なお、ＣＭＯＳ固体撮像装置１は、図１における信号処理部１６から得られるデジタル画素信号に画質調整のための処理を行う回路等も含むが、図１ではそれらの回路の図示が省略されている。
【０００７】
図１において、画素行列部１０は、各々受光量に応じた画素信号を出力するｍ×ｎ個の画素Ｐ（ｉｘ、ｉｙ）（ｉｘ＝１〜ｍ、ｉｙ＝１〜ｎ）の行列を有する。画素行列部１０には、画素の各列に対応したｍ本の列信号線１１（ｉｘ）（ｉｘ＝１〜ｍ）が設けられている。第ｉｘ列に属するｎ個の画素Ｐ（ｉｘ、ｉｙ）（ｉｙ＝１〜ｎ）の各々は、共通の列信号線１１（ｉｘ）に画素信号を出力する。各列信号線１１（ｉｘ）（ｉｘ＝１〜ｍ）と接地線との間には画素Ｐ（ｉｘ、ｉｙ）（ｉｘ＝１〜ｍ、ｉｙ＝１〜ｎ）内のトランジスタ（後述）の負荷となる定電流源１２（ｉｘ）（ｉｘ＝１〜ｍ）が各々介挿されている。また、列信号線１１（ｉｘ）（ｉｘ＝１〜ｍ）には、ＣＤＳ（Correlated Double Sampling；相関２重サンプリング）回路１３（ｉｘ）（ｉｘ＝１〜ｍ）が各々接続されている。このＣＤＳ回路１３（ｉｘ）（ｉｘ＝１〜ｍ）は、列信号線１１（ｉｘ）（ｉｘ＝１〜ｍ）に出力される画素信号の中に含まれる基準レベルを信号レベルから除去する処理を行う回路である。ＣＤＳ回路１３（ｉｘ）（ｉｘ＝１〜ｍ）から出力された各画素信号は、ＭＯＳトランジスタによるスイッチ１４（ｉｘ）（ｉｘ＝１〜ｍ）を各々介してＡ／Ｄ変換器１５に与えられ、このＡ／Ｄ変換器１５によりデジタル画素信号に変換される。信号処理部１６は、ＣＤＳ回路１３（ｉｘ）（ｉｘ＝１〜ｍ）と協働して、第１または第２の広ダイナミックレンジモードに対応した信号処理等、デジタル画素信号に各種の信号処理を施し、後続の回路に供給する。すなわち、この信号処理部１６とＣＤＳ回路１３（ｉｘ）（ｉｘ＝１〜ｍ）は、画素Ｐ（ｉｘ、ｉｙ）（ｉｘ＝１〜ｍ、ｉｙ＝１〜ｎ）から読み出される画素信号を処理する画素信号処理手段を構成している。
【０００８】
本実施形態によるＣＭＯＳ固体撮像装置１には、動作モードとして、通常の動作モードの他に、第１および第２の広ダイナミックレンジモードが用意されている。この第１および第２の広ダイナミックレンジモードは、画素Ｐ（ｉｘ、ｉｙ）（ｉｙ＝１〜ｎ）が受ける光の強弱に幅があり、強い光を受けた画素Ｐ（ｉｘ、ｉｙ）のＦＤまたはＰＤ（後述）においてオーバフローが発生し得るような状況においても、各画素Ｐ（ｉｘ、ｉｙ）（ｉｙ＝１〜ｎ）の受光量を正確に反映した画素信号を得るための動作モードである。ＣＤＳ回路１３（ｉｘ）（ｉｘ＝１〜ｍ）は、第１または第２の広ダイナミックレンジモードのいずれか一方が動作モードとして設定された状況において、画素信号に関する判定を行い、その結果を示す判定結果信号を出力する機能を有している。そして、信号処理部１６は、この判定結果信号を参照することにより、Ａ／Ｄ変換器１５から出力されるデジタル画素信号に対し、第１または第２の広ダイナミックレンジモードに対応した信号処理を施す。なお、第１および第２の広ダイナミックレンジモードについては説明の重複を避けるため、本実施形態の動作説明において詳細を明らかにする。
【０００９】
行選択部２０および列選択部３０は、タイミング制御部４０による制御の下、画素行列部１０から一画面を構成する画素信号を読み出すための各種の制御信号を発生する回路である。さらに詳述すると、行選択部２０は、タイミング制御部４０が周期的に垂直同期信号ＶＳＹＮＣを発生させる都度、画素行列部１０の各ｉｙ行（ｉｙ＝１〜ｎ）の選択を指示する行選択信号ＳＶ（ｉｙ）（ｉｙ＝１〜ｎ）を順次出力するとともに、各行選択信号ＳＶ（ｉｙ）の出力を行っている期間に、第ｉｙ行のｍ個の画素Ｐ（ｉｘ、ｉｙ）（ｉｘ＝１〜ｍ）から画素信号を読み出すのに必要なリセット信号ＲＥＳ（ｉｙ）および転送指令信号ＴＸ（ｉｙ）を出力する。また、列選択部３０は、１行分の画素信号が画素Ｐ（ｉｘ、ｉｙ）（ｉｘ＝１〜ｍ）から列信号線１１（ｉｘ）（ｉｘ＝１〜ｍ）に出力され、リセット電圧の除去された１行分の画素信号がＣＤＳ回路１３（ｉｘ）（ｉｘ＝１〜ｍ）から出力される度に、スイッチ１４（ｉｘ）（ｉｘ＝１〜ｍ）をＯＮ状態とするスイッチ制御信号ＳＨ（ｉｘ）（ｉｘ＝１〜ｍ）を順次出力する。
【００１０】
タイミング制御部４０は、周期的な垂直同期信号ＶＳＹＮＣを発生し、この垂直同期信号ＶＳＹＮＣをトリガとして、一画面分の画素信号の読み出しに必要な制御信号を行選択部２０および列選択部３０に発生させるタイミング制御を繰り返す。また、タイミング制御部４０は、ある画面の画素信号の読み出し終了タイミングから次の画面の画素信号の読み出し開始タイミングまでの間に画素信号の読み出しを行わない空白期間を設け、この空白期間内の一定期間に亙って、光源であるＬＥＤ５０を点灯させる制御信号を出力する。その際、タイミング制御部４０は、垂直同期信号ＶＳＹＮＣをトリガとして、このＬＥＤ５０を点灯させる制御信号の出力を行う。さらにタイミング制御部４０は、動作モードとして、第１または第２の広ダイナミックレンジモードのいずれかが選択された場合には、ＬＥＤ５０を点灯させている期間内に、全行同時に転送指令信号ＴＸ（ｉｙ）（ｉｙ＝１〜ｎ）を出力する動作あるいは全行同時にリセット信号ＲＥＳ（ｉｙ）（ｉｙ＝１〜ｎ）を出力する動作を行選択部２０に行わせる。
【００１１】
図２は１個の画素Ｐ（ｉｘ、ｉｙ）の構成とこの画素Ｐ（ｉｘ、ｉｙ）に関連した行選択部２０の一部の構成を示すとともに、画素Ｐ（ｉｘ、ｉｙ）と定電流源１２（ｉｘ）、ＣＤＳ回路１３（ｉｘ）およびスイッチ１４（ｉｘ）との接続状態を示す回路図である。
【００１２】
図２に示すように、行選択部２０は、ｎ個のフリップフロップ２１（ｉｙ）（ｉｙ＝１〜ｎ）により構成された垂直シフトレジスタ２１を有する。この垂直シフトレジスタ２１は、タイミング制御部４０が垂直同期信号ＶＳＹＮＣの発生の際に発生する撮像指令パルスを所定周波数のシフトクロックに従って順次後段へとシフトする。
【００１３】
垂直シフトレジスタ２１の各フリップフロップ２１（ｉｙ）（ｉｙ＝１〜ｎ）の出力端子には、図２に示すように、ＡＮＤゲート２２（ｉｙ）および２３（ｉｙ）、ＯＲゲート２４（ｉｙ）および２５（ｉｙ）、ノンインバーティングバッファ２６（ｉｙ）からなる回路が接続されている。この回路は、第ｉｙ段目のフリップフロップ２１（ｉｙ）（ｉｙ＝１〜ｎ）の出力信号に基づいて、第ｉｙ行（ｉｙ＝１〜ｎ）のｍ個の画素Ｐ（ｉｘ、ｉｙ）（ｉｘ＝１〜ｍ）に対する行選択信号ＳＶ（ｉｙ）、リセット信号ＲＥＳ（ｉｙ）、転送指令信号ＴＸ（ｉｙ）を発生するものである。
【００１４】
さらに詳述すると、ノンインバーティングバッファ２６（ｉｙ）は、フリップフロップ２１（ｉｙ）の出力信号をそのまま行選択信号ＳＶ（ｉｙ）として出力する。ＡＮＤゲート２２（ｉｙ）は、フリップフロップ２１（ｉｙ）の出力信号がＨレベルであるとき、リセットパルスＲＥＳＣを通過させる。また、ＡＮＤゲート２３（ｉｙ）は、フリップフロップ２１（ｉｙ）の出力信号がＨレベルであるとき、転送指令パルスＴＸＣを通過させる。ここで、リセットパルスＲＥＳＣおよび転送指令パルスＴＸＣは、いずれも垂直シフトレジスタ２１に対するシフトクロックと同じ周波数を有し、タイミング制御部４０により繰り返し出力されるパルスであり、リセットパルスＲＥＳＣはシフトクロックの立ち上がりエッジからやや遅れたタイミングにおいて発生し、転送指令パルスＴＸＣはこのリセットパルスＲＥＳＣよりもさらに遅れたタイミングにおいて発生する。ＯＲゲート２４（ｉｙ）は、ＡＮＤゲート２２（ｉｙ）を通過するリセットパルスＲＥＳＣを第ｉｙ行の画素Ｐ（ｉｘ、ｉｙ）（ｉｘ＝１〜ｍ）に対するリセット信号ＲＥＳ（ｉｙ）として出力する。ＯＲゲート２５（ｉｙ）は、ＡＮＤゲート２３（ｉｙ）を通過する転送指令パルスＴＸＣを第ｉｙ行の画素Ｐ（ｉｘ、ｉｙ）（ｉｘ＝１〜ｍ）に対する転送指令信号ＴＸ（ｉｙ）として出力する。
【００１５】
また、第１の広ダイナミックレンジモードが選択された場合に、タイミング制御部４０は、ＬＥＤ５０の点灯開始直後に、全行一括転送パルスＴＸＧを発生する。この場合、各行におけるＯＲゲート２５（ｉｙ）は、この全行一括転送パルスＴＸＧを第ｉｙ行の画素Ｐ（ｉｘ、ｉｙ）（ｉｘ＝１〜ｍ）に対する転送指令信号ＴＸ（ｉｙ）として出力する。また、第２の広ダイナミックレンジモードが選択された場合に、タイミング制御部４０は、ＬＥＤ５０の消灯直前に、全行一括リセットパルスＲＸＧを発生する。この場合、各行におけるＯＲゲート２４（ｉｙ）は、この全行一括リセットパルスＲＥＳＧを第ｉｙ行の画素Ｐ（ｉｘ、ｉｙ）（ｉｘ＝１〜ｍ）に対するリセット信号ＲＥＳ（ｉｙ）として出力する。
【００１６】
１個の画素Ｐ（ｉｘ、ｉｙ）は、図示のように、ＰＤ（Photo Diode；フォトダイオード）１０１と、各々ＭＯＳ型トランジスタである転送トランジスタ１０２と、リセットトランジスタ１０３と、増幅トランジスタ１０４と、行選択トランジスタ１０５とにより構成されている。
【００１７】
図３（ａ）はこの画素Ｐ（ｉｘ、ｉｙ）を構成する各素子が半導体基板に形成された状態を模式的に示した断面図である。また、図３（ｂ）は画素Ｐ（ｉｘ、ｉｙ）の各部の電位および画素Ｐ（ｉｘ、ｉｙ）内における電荷転送の様子を示す図である。なお、図３（ａ）では、図面が煩雑になるのを防ぐため、増幅トランジスタ１０４および行選択トランジスタ１０５については、断面構造の図示が省略され、回路シンボルを用いた図示がなされている。
【００１８】
図３（ａ）に示すように、１つの画素Ｐ（ｉｘ、ｉｙ）を構成する各素子は、Ｎ型半導体基板に形成されたＰウェル（低濃度のＰ型不純物がドープされた孤立領域）に形成されている。ＰＤ１０１は、Ｐウェルに低濃度のＮ型不純物の埋め込み層を形成してなる光電変換素子であり、図３（ｂ）に示すように、受光量に応じた信号電荷Ｑを発生する。転送トランジスタ１０２は、ソースがＰＤ１０１に接続され、ドレインがＦＤ（Floating Diffusion；浮遊拡散層）１０２ｄとなっている。この転送トランジスタ１０２のゲートに転送指令信号ＴＸ（ｉｙ）が与えられると、ＰＤ１０１からＦＤ１０２ｄに至るチャネルが形成され、ＰＤ１０１に蓄積された信号電荷Ｑは、全てこのチャネルを介してＦＤ１０２ｄに転送される。リセットトランジスタ１０３は、リセット信号ＲＥＳ（ｉｙ）がゲートに与えられたときにＯＮ状態となり、転送トランジスタ１０２のＦＤ１０２ｄを電源ＶＤＤに接続して、ＦＤ１０２ｄの電位をリセットする。
【００１９】
増幅トランジスタ１０４は、ドレインが電源ＶＤＤに接続され、ゲートがＦＤ１０２ｄに接続され、ソースが行選択トランジスタ１０５を介して列信号線１１（ｉｘ）に接続されている。行選択トランジスタ１０５は、ゲートに行選択信号ＳＶ（ｉｙ）が与えられ、この行選択信号ＳＶ（ｉｙ）がＨレベルのときにＯＮ状態となり、増幅トランジスタ１０４のソースを列信号線１１（ｉｘ）を介して定電流源１２（ｉｘ）に接続する。この状態において、増幅トランジスタ１０４は、行選択トランジスタ１０５および定電流源１２（ｉｘ）とともに、ＦＤ１０２ｄの電位を示す画素信号を列信号線１１（ｉｘ）に出力するソースフォロワ増幅回路として機能する。
【００２０】
＜実施形態の動作＞
以下、本実施形態の動作について説明する。
【００２１】
＜＜通常モードでの動作＞＞
本実施形態によるＣＭＯＳ固体撮像装置１は、工場の生産ライン等において動く物を撮像する際に用いられる。その際、撮像は、ＣＭＯＳ固体撮像装置１および撮像対象物の周囲を暗くした状態において行われる。
【００２２】
図４はＣＭＯＳ固体撮像装置１の動作を示すタイムチャートである。タイミング制御部４０は、周期的な垂直同期信号ＶＳＹＮＣを発生する際、撮像指令パルスを行選択部２０の垂直シフトレジスタ２１に与える。垂直シフトレジスタ２１は、この撮像指令パルスをシフトクロックにより順次後段にシフトする。そして、垂直シフトレジスタ２１の第１段目のフリップフロップ２１（１）の出力信号がＨレベルになったとき、画素行列部１０の１行目の画素Ｐ（ｉｘ、１）（ｉｘ＝１〜ｍ）からの画素信号の読み出しが行われ、第２段目のフリップフロップ２１（２）の出力信号がＨレベルになったとき、画素行列部１０の２行目の画素Ｐ（ｉｘ、２）（ｉｘ＝１〜ｍ）からの画素信号の読み出しが行われ、…という具合に画素行列部１０の１行目からｎ行目まで各行について、画素信号の読み出しが順次行われる。本実施形態では、このようにして一画面分の画素信号の読み出しが終了してから次の一画面分の画素信号の読み出しが開始されるまでの期間に、画素信号の読み出しを全く行わない空白期間が設けられる。そして、タイミング制御部４０は、この空白期間内の一定期間に亙ってＬＥＤ５０を点灯させる制御信号を発生する。
【００２３】
ここで、ＣＭＯＳ固体撮像装置１は、周囲を暗くした状態で用いられるため、ＬＥＤ５０の点灯期間に限り、ＬＥＤ５０の出力光が撮像対象物において反射され、各画素Ｐ（ｉｘ、ｉｙ）（ｉｘ＝１〜ｍ、ｉｙ＝１〜ｎ）のＰＤ１０１に入射する。従って、ＬＥＤ５０の点灯期間が全ての画素Ｐ（ｉｘ、ｉｙ）（ｉｘ＝１〜ｍ、ｉｙ＝１〜ｎ）の露光期間となる。
【００２４】
図５はｉｙ行目の画素Ｐ（ｉｘ、ｉｙ）（ｉｘ＝１〜ｍ）の読み出し期間の動作を示すタイムチャートである。垂直シフトレジスタ２１による撮像指令パルスのシフト動作により、行選択信号ＳＶ（ｉｙ）がＨレベルになると、以下のように、ｉｙ行目の画素Ｐ（ｉｘ、ｉｙ）（ｉｘ＝１〜ｍ）の画素信号の読み出し動作が行われる。
【００２５】
図５に示すように、行選択信号ＳＶ（ｉｙ）がＨレベルになると、その後、タイミング制御部４０がリセットパルスＲＥＳＣおよび転送指令パルスＴＸＣを順次発生する。まず、リセットパルスＲＥＳＣは行選択部２０のＡＮＤゲート２２（ｉｙ）およびＯＲゲート２４（ｉｙ）を通過し、リセット信号ＲＥＳ（ｉｙ）として画素Ｐ（ｉｘ、ｉｙ）（ｉｘ＝１〜ｍ）の各リセットトランジスタ１０３に供給される。これにより各画素Ｐ（ｉｘ、ｉｙ）（ｉｘ＝１〜ｍ）のＦＤ１０２ｄは電源ＶＤＤに接続され、各ＦＤ１０２ｄは電荷の蓄積されていないリセット状態になる。
【００２６】
次に転送指令パルスＴＸＣが行選択部２０のＡＮＤゲート２３（ｉｙ）およびＯＲゲート２５（ｉｙ）を通過し、転送指令信号ＴＸ（ｉｙ）として画素Ｐ（ｉｘ、ｉｙ）（ｉｘ＝１〜ｍ）の各転送トランジスタ１０２に供給される。これにより各画素Ｐ（ｉｘ、ｉｙ）（ｉｘ＝１〜ｍ）では、上述したＬＥＤ５０の点灯期間内にＰＤ１０１に蓄積された信号電荷が転送トランジスタ１０２を介してＦＤ１０２ｄに転送される。
【００２７】
一方、タイミング制御部４０は、リセット信号ＲＥＳ（ｉｙ）が発生してから転送指令信号ＴＸ（ｉｙ）が発生するまでの間の時刻において、サンプルホールド指令信号ＲＥＳ＿Ｓ／ＨをＣＤＳ回路１３（ｉｘ）（ｉｘ＝１〜ｍ）に送る。これにより各ＣＤＳ回路１３（ｉｘ）（ｉｘ＝１〜ｍ）は、リセット状態における各画素Ｐ（ｉｘ、ｉｙ）（ｉｘ＝１〜ｍ）のＦＤ１０２ｄの電圧に対応したリセット電圧Ｎを列信号線１１（ｉｘ）（ｉｘ＝１〜ｍ）から取り込み、サンプルホールドする。
【００２８】
次に、タイミング制御部４０は、転送指令信号ＴＸ（ｉｙ）の発生後の時刻において、サンプルホールド指令信号ＳＩＧ＿Ｓ／ＨをＣＤＳ回路１３（ｉｘ）（ｉｘ＝１〜ｍ）に送る。これにより各ＣＤＳ回路１３（ｉｘ）（ｉｘ＝１〜ｍ）は、リセット後、ＰＤ１０１からの信号電荷が転送された状態における各画素Ｐ（ｉｘ、ｉｙ）（ｉｘ＝１〜ｍ）のＦＤ１０２ｄの電圧に対応した信号電圧Ｓを列信号線１１（ｉｘ）（ｉｘ＝１〜ｍ）から取り込み、サンプルホールドする。そして、各ＣＤＳ回路１３（ｉｘ）（ｉｘ＝１〜ｍ）は、信号電圧Ｓからリセット電圧Ｎを減算し、その減算結果を各画素Ｐ（ｉｘ、ｉｙ）（ｉｘ＝１〜ｍ）の露光期間内における受光量を示す画素信号として各々出力する。
【００２９】
その後、タイミング制御部４０は、列選択部３０に列選択信号ＳＨ（ｉｘ）（ｉｘ＝１〜ｍ）を順次出力させる。これにより各ＣＤＳ回路１３（ｉｘ）（ｉｘ＝１〜ｍ）が出力する画素信号はスイッチ１４（ｉｘ）（ｉｘ＝１〜ｍ）により順次選択され、Ａ／Ｄ変換器１５に供給され、デジタル画素信号に変換される。
【００３０】
＜＜第１の広ダイナミックレンジモードでの動作＞＞
第１の広ダイナミックレンジモードは、各画素Ｐ（ｉｘ、ｉｙ）（ｉｘ＝１〜ｍ、ｉｙ＝１〜ｎ）の受ける光の強弱に幅があり、強い光を受けた画素Ｐ（ｉｘ、ｉｙ）のＦＤ１０２ｄにおいてオーバフローが発生し得るような状況においても、各画素Ｐ（ｉｘ、ｉｙ）（ｉｘ＝１〜ｍ、ｉｙ＝１〜ｎ）の受光量を正確に反映した画素信号を得るための動作モードである。図６は、動作モードとして第１の広ダイナミックレンジモードが設定された場合におけるＣＭＯＳ固体撮像装置１の動作を示すタイムチャートである。また、図７は図６に示す動作のうちＬＥＤ５０の点灯期間内の動作およびｉｙ行目の画素（ｉｘ、ｉｙ）（ｉｘ＝１〜ｍ）の読み出し期間の動作を詳細に示したタイムチャートである。また、図８は第１の広ダイナミックレンジモードにおける画素Ｐ（ｉｘ、ｉｙ）内の電荷の発生および転送の様子を示す図である。
【００３１】
第１の広ダイナミックレンジモードにおいて、タイミング制御部４０は、図６に示すように、ＬＥＤ５０の点灯期間内における点灯開始直後の時刻に、全画素Ｐ（ｉｘ、ｉｙ）（ｉｘ＝１〜ｍ、ｉｙ＝１〜ｎ）においてＰＤ１０１からＦＤ１０２ｄへの電荷の転送を行わせる。具体的には、タイミング制御部４０は、ＬＥＤ５０の点灯期間内における点灯開始直後の時刻に、短いパルス幅の全行一括転送パルスＴＸＧを発生し、行選択部２０に全行を対象とした転送指令信号ＴＸ（ｉｙ）（ｉｙ＝１〜ｎ）を出力させる。
【００３２】
ここで、ＬＥＤ５０の点灯開始時刻から転送指令信号ＴＸ（ｉｙ）（ｉｙ＝１〜ｎ）の立ち上がり時刻までの期間をΔｔ１とすると、各画素Ｐ（ｉｘ、ｉｙ）（ｉｘ＝１〜ｍ、ｉｙ＝１〜ｎ）のＰＤ１０１では、このΔｔ１の期間、受光量（ＬＥＤ５０の出力光の撮像対象物における反射光）に応じた信号電荷Ｑ（Δｔ１）が発生して蓄積される（図７における“ＰＤの短時間蓄積”；図８（ａ）参照）。そして、転送指令信号ＴＸ（ｉｙ）（ｉｙ＝１〜ｎ）の立ち上がり時に、各画素Ｐ（ｉｘ、ｉｙ）（ｉｘ＝１〜ｍ、ｉｙ＝１〜ｎ）では、このＰＤ１０１の信号電荷Ｑ（Δｔ１）がＦＤ１０２ｄに転送される（図８（ｂ）参照）。
【００３３】
その後、転送指令信号ＴＸ（ｉｙ）（ｉｙ＝１〜ｎ）が立ち下がってからＬＥＤ５０が消灯するまでの期間をΔｔ２とすると、各画素Ｐ（ｉｘ、ｉｙ）（ｉｘ＝１〜ｍ、ｉｙ＝１〜ｎ）のＰＤ１０１では、このΔｔ２の期間、受光量に応じた信号電荷Ｑ（Δｔ２）が発生して蓄積される（図７における“ＰＤの長時間蓄積”；図８（ｃ）参照）。この段階において、各画素Ｐ（ｉｘ、ｉｙ）（ｉｘ＝１〜ｍ、ｉｙ＝１〜ｎ）のＦＤ１０２ｄには、“ＰＤの短時間蓄積”において発生して転送された電荷Ｑ（Δｔ１）が蓄積されている。
【００３４】
その後、一画面分の画素信号の読み出しが開始され、行選択信号ＳＶ（ｉｙ）がＨレベルとなって、ｉｙ行目の画素（ｉｘ、ｉｙ）（ｉｘ＝１〜ｍ）の読み出し期間になると、次の動作が行われる。
【００３５】
まず、タイミング制御部４０は、サンプルホールド指令信号ＳＩＧ＿Ｓ／Ｈ（１）をＣＤＳ回路１３（ｉｘ）（ｉｘ＝１〜ｍ）に送る。これにより各ＣＤＳ回路１３（ｉｘ）（ｉｘ＝１〜ｍ）は、その時点において列信号線１１（ｉｘ）（ｉｘ＝１〜ｍ）に出力されている電圧、すなわち、各画素Ｐ（ｉｘ、ｉｙ）（ｉｘ＝１〜ｍ）において“ＰＤの短時間蓄積”により発生し、ＦＤ１０２ｄに転送された電荷Ｑ（Δｔ１）に対応した信号電圧Ｓ１をサンプルホールドする（図８（ｃ）参照）。
【００３６】
次に、タイミング制御部４０は、リセットパルスＲＥＳＣを行選択部２０に与え、リセット信号ＲＥＳ（ｉｙ）を画素Ｐ（ｉｘ、ｉｙ）（ｉｘ＝１〜ｍ）に出力させる。これにより各画素Ｐ（ｉｘ、ｉｙ）（ｉｘ＝１〜ｍ）では、ＦＤ１０２ｄがリセットトランジスタ１０３により電源ＶＤＤに接続され、ＦＤ１０２ｄがリセットされる（図８（ｄ）参照）。この結果、各画素Ｐ（ｉｘ、ｉｙ）（ｉｘ＝１〜ｍ）におけるリセット状態のＦＤ１０２ｄの電圧に対応した電圧Ｎ１が列信号線１１（ｉｘ）（ｉｘ＝１〜ｍ）に出力される。この段階において、各画素Ｐ（ｉｘ、ｉｙ）（ｉｘ＝１〜ｍ）のＰＤ１０１には、“ＰＤの長時間蓄積”において発生した電荷Ｑ（Δｔ２）が蓄積されている（図８（ｄ）参照）。
【００３７】
次に、タイミング制御部４０は、サンプルホールド指令信号ＲＥＳ＿Ｓ／ＨをＣＤＳ回路１３（ｉｘ）（ｉｘ＝１〜ｍ）に送る。これにより各ＣＤＳ回路１３（ｉｘ）（ｉｘ＝１〜ｍ）は、その時点において列信号線１１（ｉｘ）（ｉｘ＝１〜ｍ）に出力されている電圧、すなわち、各画素Ｐ（ｉｘ、ｉｙ）（ｉｘ＝１〜ｍ）におけるリセット状態のＦＤ１０２ｄの電圧に対応したリセット電圧Ｎ１をサンプルホールドする（図８（ｄ）参照）。そして、各ＣＤＳ回路１３（ｉｘ）（ｉｘ＝１〜ｍ）は、先にサンプルホールドした信号電圧Ｓ１から今回サンプルホールドしたリセット電圧Ｎ１を減算し、減算結果Ｓ１−Ｎ１を示す画素信号を出力する。
【００３８】
この画素信号Ｓ１−Ｎ１を出力した直後の時刻ｔａにおいて、各ＣＤＳ回路１３（ｉｘ）（ｉｘ＝１〜ｍ）は、画素信号Ｓ１−Ｎ１が閾値より大きいか否かを判定する。この閾値は、ＦＤ１０２ｄに蓄積可能な電圧の許容値に基づいて決定されるが、詳細については後述する。そして、画素信号Ｓ１−Ｎ１が閾値より大きい場合、ＣＤＳ回路１３（ｉｘ）は、画素信号Ｓ１−Ｎ１を最終的な画素信号として確定させ、以後、次の一画面分の画素信号の読み出しが始まるまでの間に与えられるサンプルホールド指令信号を無視する。また、ＣＤＳ回路（ｉｘ）は、画素信号Ｓ１−Ｎ１を最終的な画素信号とした旨を示す判定結果信号を出力する。
【００３９】
次に、タイミング制御部４０は、転送指令パルスＴＸＣを行選択部２０に与え、転送指令信号ＴＸ（ｉｙ）を画素Ｐ（ｉｘ、ｉｙ）（ｉｘ＝１〜ｍ）に出力させる。これにより各画素Ｐ（ｉｘ、ｉｙ）（ｉｘ＝１〜ｍ）では、ＰＤの長時間蓄積によりＰＤ１０１に蓄積された電荷Ｑ（Δｔ２）が転送トランジスタ１０２によりＦＤ１０２ｄに転送される（図８（ｅ）参照）。その結果、列信号線１１（ｉｘ）（ｉｘ＝１〜ｍ）には、長時間蓄積による電荷Ｑ（Δｔ２）を蓄積したＦＤ１０２ｄの電圧を示す信号電圧Ｓ２が出力される。
【００４０】
次に、タイミング制御部４０は、サンプルホールド指令信号ＳＩＧ＿Ｓ／Ｈ（２）をＣＤＳ回路１３（ｉｘ）（ｉｘ＝１〜ｍ）に送る。ここで、上述した画素信号Ｓ１−Ｎ１を最終的な画素信号として確定させたＣＤＳ回路１３（ｉｘ）は、このサンプルホールド指令信号ＳＩＧ＿Ｓ／Ｈ（２）を無視する。一方、上述した画素信号Ｓ１−Ｎ１を最終的な画素信号として確定しなかったＣＤＳ回路１３（ｉｘ）は、列信号線１１（ｉｘ）に出力されている信号電圧Ｓ２をサンプルホールドし、この信号電圧Ｓ２から先にサンプルホールドしたリセット電圧Ｎ１を減算し、減算結果を示す画素信号Ｓ２−Ｎ１を最終的な画素信号として確定させ、その旨を示す判定結果信号を出力する。
【００４１】
次に、タイミング制御部４０は、リセットパルスＲＥＳＣを行選択部２０に与え、リセット信号ＲＥＳ（ｉｙ）を画素Ｐ（ｉｘ、ｉｙ）（ｉｘ＝１〜ｍ）に出力させ、各画素Ｐ（ｉｘ、ｉｙ）（ｉｘ＝１〜ｍ）のＦＤ１０２ｄをリセットする。これは、ＦＤ１０２ｄをリセットしないで、ＦＤ１０２ｄに電荷を残しておくと、その後のＬＥＤ５０の点灯期間に転送指令信号ＴＸ（ｉｙ）が発生し、“ＰＤの短時間蓄積”により発生した電荷がＰＤ１０１からＦＤ１０２ｄに転送される際、ＦＤ１０２ｄに残っている電荷がこの“ＰＤの短時間蓄積”による電荷に加算されるためである。
【００４２】
さて、各画素Ｐ（ｉｘ、ｉｙ）（ｉｘ＝１〜ｍ、ｉｙ＝１〜ｎ）のＰＤ１０１が受ける光の強弱の幅が大きい場合、露光時間（ＬＥＤ５０の点灯時間）は全画素共通なので、強い光の当たったＰＤ１０１には大量な信号電荷が蓄積し、弱い光が当たったＰＤ１０１には少量の信号電荷が蓄積する。ここで、後者の弱い光が当たったＰＤ１０１の受光量を正確に示す画素信号を得るためには、露光時間を長くする必要がある。しかし、露光時間を長くすると、強い光の当たったＰＤ１０１に大量な信号電荷が蓄積し、この信号電荷がＦＤ１０２ｄに転送された際、ＦＤ１０２ｄの電圧が許容値を越えるオーバフローが発生する可能性がある。これでは強い光の当たったＰＤ１０１の受光量を示す画素信号が得られない（強い光の当たった画素の領域が真っ白になった画像となる）。
【００４３】
第１の広ダイナミックレンジモードでは、このような不具合が回避され、画素行列部１０において強い光の当たった画素の領域についても弱い光の当たった画素の領域についても、受光量を正確に示す画素信号が得られる。すなわち、次の通りである。
【００４４】
まず、ＬＥＤ５０の点灯期間において、ＰＤ１０１の受ける光が強いと、“ＰＤの短時間蓄積”により発生する電荷Ｑ（Δｔ１）が大きくなり、これに比例して“ＰＤの長時間蓄積”により発生する電荷Ｑ（Δｔ２）も大きくなる。そして、“ＰＤの短時間蓄積”により発生する電荷Ｑ（Δｔ１）がある限度を越えると、“ＰＤの長時間蓄積”により発生した電荷Ｑ（Δｔ２）をＰＤ１０１からＦＤ１０２ｄに転送する際、ＦＤ１０２ｄのオーバフローが発生する。
【００４５】
そこで、第１の広ダイナミックレンジモードにおいて、ＣＤＳ回路１３（ｉｘ）（ｉｘ＝１〜ｍ）は、上述したサンプルホールド指令信号ＲＥＳ＿Ｓ／Ｈが与えられ、画素信号Ｓ１−Ｎ１を発生する際、この画素信号Ｓ１−Ｎ１が閾値を越えているか否かにより、その後、長時間蓄積により発生した電荷Ｑ（Δｔ２）をＰＤ１０１〜ＦＤ１０２ｄに転送したときにＦＤ１０２ｄがオーバフローするか否かを判定する。ここで、閾値は、このような判定が可能になるように、ＦＤ１０２ｄをオーバフローさせる電荷Ｑ（Δｔ２）の大きさ、電荷Ｑ（Δｔ２）と画素信号Ｓ１−Ｎ１との関係に基づいて適切に定めればよい。そして、電荷Ｑ（Δｔ２）の転送によりＦＤ１０２ｄがオーバフローすると判定した場合には、短時間蓄積により発生した電荷Ｑ（Δｔ１）に対応した画素信号Ｓ１−Ｎ１を最終的な画素信号として確定させる。一方、電荷Ｑ（Δｔ２）の転送によりＦＤ１０２ｄがオーバフローしないと判定した場合には、長時間蓄積により発生した電荷Ｑ（Δｔ２）に対応した画素信号Ｓ２−Ｎ１を最終的な画素信号として確定させる。
【００４６】
Ａ／Ｄ変換器１５は、ＣＤＳ回路１３（ｉｘ）（ｉｘ＝１〜ｍ）が最終的なものとして確定させた各画素信号をスイッチ１４（ｉｘ）（ｉｘ＝１〜ｍ）を介して受け取り、デジタル画素信号に変換して出力する。Ａ／Ｄ変換器１５の後段の信号処理部１６には、各画素に対応したデジタル画素信号とともにそのデジタル画素信号が短時間蓄積により発生した電荷Ｑ（Δｔ１）に対応したものであるのか、長時間蓄積により発生した電荷Ｑ（Δｔ２）に対応したものであるのかを示す判定結果信号が送られる。信号処理部１６では、例えば前者のデジタル画素信号をΔｔ２／Δｔ１倍にする等の方法により前者のデジタル画素信号が示す受光量の尺度が後者のデジタル画素信号が示す受光量の尺度に合わせられ、画面全体として広いダイナミックレンジを持ったデジタル画素信号が得られる。
【００４７】
＜＜第２の広ダイナミックレンジモードでの動作＞＞
第２の広ダイナミックレンジモードは、各画素Ｐ（ｉｘ、ｉｙ）（ｉｘ＝１〜ｍ、ｉｙ＝１〜ｎ）の受ける光の強弱に幅があり、強い光を受けた画素Ｐ（ｉｘ、ｉｙ）のＰＤ１０１においてオーバフローが発生し得るような状況においても、各画素Ｐ（ｉｘ、ｉｙ）（ｉｘ＝１〜ｍ、ｉｙ＝１〜ｎ）の受光量を正確に反映した画素信号を得るための動作モードである。図９は、動作モードとして第２の広ダイナミックレンジモードが設定された場合におけるＣＭＯＳ固体撮像装置１の動作を示すタイムチャートである。また、図１０は図９に示す動作のうちＬＥＤ５０の点灯期間内の動作およびｉｙ行目の画素Ｐ（ｉｘ、ｉｙ）（ｉｘ＝１〜ｍ）の読み出し期間の動作を詳細に示すタイムチャートである。
【００４８】
第２の広ダイナミックレンジモードにおいて、タイミング制御部４０は、第１の広ダイナミックレンジモードのようにＬＥＤ５０の点灯期間中に転送指令信号ＴＸ（ｉｙ）（ｉｙ＝１〜ｎ）を発生させることはせず、各画素Ｐ（ｉｘ、ｉｙ）（ｉｘ＝１〜ｍ、ｉｙ＝１〜ｎ）のＰＤ１０１に受光量に応じた信号電荷の発生および蓄積を行わせる（図１０における“ＰＤの長時間蓄積”）。その代わりに、タイミング制御部４０は、図９に示すように、ＬＥＤ５０の点灯期間内における消灯直前の時刻に、全画素Ｐ（ｉｘ、ｉｙ）（ｉｘ＝１〜ｍ、ｉｙ＝１〜ｎ）についてＦＤ１０２ｄのリセットを行わせる。具体的には、タイミング制御部４０は、ＬＥＤ５０の消灯直前の時刻に、短いパルス幅の全行一括リセットパルスＲＥＳＧを発生し、行選択部２０に全行を対象としたリセット信号ＲＥＳ（ｉｙ）（ｉｙ＝１〜ｎ）を出力させる（図１０参照）。各行の画素Ｐ（ｉｘ、ｉｙ）（ｉｘ＝１〜ｍ）から画素信号を読み出す期間内におけるリセット信号ＲＥＳ（ｉｙ）、転送指令信号ＴＸ（ｉｙ）、サンプルホールド指令信号ＳＩＧ＿Ｓ／Ｈ（１）、ＲＥＳ＿Ｓ／ＨおよびＳＩＧ＿Ｓ／Ｈ（２）の発生タイミングは、第１の広ダイナミックレンジモードと同様である（図１０、図７参照）。また、サンプルホールド指令信号ＳＩＧ＿Ｓ／Ｈ（１）、ＲＥＳ＿Ｓ／ＨおよびＳＩＧ＿Ｓ／Ｈ（２）に対応したＣＤＳ回路１３（ｉｘ）（ｉｘ＝１〜ｍ）の動作も第１の広ダイナミックレンジモードと同様である。
【００４９】
ＬＥＤ５０の点灯期間中における各画素Ｐ（ｉｘ、ｉｙ）（ｉｘ＝１〜ｍ、ｉｙ＝１〜ｎ）の状態遷移は、強い光を受けた画素と弱い光を受けた画素とで異なったものとなる。図１１において、グラフ２０１は、ＬＥＤ５０の点灯期間中において強い光を受けた画素Ｐ（ｉｘ、ｉｙ）のＰＤ１０１に蓄積される信号電荷量を例示するものであり、グラフ２０２は、ＬＥＤ５０の点灯期間中において弱い光を受けた画素Ｐ（ｉｘ、ｉｙ）のＰＤ１０１に蓄積される信号電荷量を例示するものである。また、グラフ２０３は、ＬＥＤ５０の点灯期間中において強い光を受けた画素Ｐ（ｉｘ、ｉｙ）のＦＤ１０２ｄに蓄積される信号電荷量を例示するものである。
【００５０】
各画素Ｐ（ｉｘ、ｉｙ）（ｉｘ＝１〜ｍ、ｉｙ＝１〜ｎ）のＰＤ１０１は、蓄積可能な信号電荷の量に限界があり、ある許容値Ｑｆｕｌｌを越えて電荷を蓄積することはできない。しかし、グラフ２０１に示す例では、画素Ｐ（ｉｘ、ｉｙ）がＬＥＤ５０の点灯期間に強い光を受け、ＰＤ１０１が発生する信号電荷量の時間勾配が大きくなり、ＬＥＤ５０の点灯期間内に発生する信号電荷量が許容値Ｑｆｕｌｌを越えている。この場合、グラフ２０１に示すように、画素Ｐ（ｉｘ、ｉｙ）のＰＤ１０１に蓄積される電荷量はＱｆｕｌｌにおいて飽和し、この飽和以降に新たに発生する信号電荷はＰＤ１０１からＦＤ１０２ｄに溢れ出し、グラフ２０３に示すように、ＦＤ１０２ｄに蓄積される。
【００５１】
第２の広ダイナミックレンジモードでは、図１０に示すように、ＬＥＤ５０の点灯期間内の消灯直前の時刻において、全ての画素Ｐ（ｉｘ、ｉｙ）（ｉｘ＝１〜ｍ、ｉｙ＝１〜ｎ）にリセット信号ＲＥＳ（ｉｙ）（ｉｙ＝１〜ｎ）が送られる。
【００５２】
このリセット信号ＲＥＳ（ｉｙ）（ｉｙ＝１〜ｎ）により、強い光を受けた画素Ｐ（ｉｘ、ｉｙ）では、グラフ２０３に示すように、ＰＤ１０１からの溢れ出しによりＦＤ１０２ｄに蓄積された電荷が一旦空になる。そして、リセット信号ＲＥＳ（ｉｙ）（ｉｙ＝１〜ｎ）が立ち下がると、強い光を受けた画素Ｐ（ｉｘ、ｉｙ）では、それ以降、ＰＤ１０１から溢れ出した電荷がＦＤ１０２ｄに蓄積される（図１０における“ＦＤの短時間蓄積”）。このとき、ＰＤ１０１からＦＤ１０２ｄに溢れ出す電荷量の時間勾配は、ＰＤ１０１の受光量に比例する。そして、リセット信号ＲＥＳ（ｉｙ）（ｉｙ＝１〜ｎ）の立ち下がりからＬＥＤ５０の消灯までの期間をΔｔ１とすると、ＬＥＤ５０の消灯時には、この期間Δｔ１内にＰＤ１０１から溢れ出した電荷Ｑ（Δｔ１）がＦＤ１０２ｄに蓄積することとなる。このＬＥＤ５０の消灯時にＦＤ１０２ｄに蓄積している電荷Ｑ（Δｔ１）の量は、画素Ｐ（ｉｘ、ｉｙ）の受光量を反映したものとなる。
【００５３】
一方、グラフ２０２に示す例では、画素Ｐ（ｉｘ、ｉｙ）がＬＥＤ５０の点灯期間に受ける光が弱いため、ＰＤ１０１が発生する信号電荷量の時間勾配が小さい。このため、ＬＥＤ５０の点灯期間内に発生する信号電荷量が許容値Ｑｆｕｌｌ以内に収まり、ＰＤ１０１からＦＤ１０２ｄへの電荷の溢れ出しが発生しない。ここで、ＬＥＤ５０の点灯期間をΔｔ２とすると、ＬＥＤ５０の消灯時、ＰＤ１０１には、期間Δｔ２における画素Ｐ（ｉｘ、ｉｙ）の累積的な受光量に対応した信号電荷Ｑ（Δｔ２）が蓄積される（図１０における“ＰＤの長時間蓄積”）。
【００５４】
以上のように、ＬＥＤ５０の消灯時、受光強度が強くＰＤ１０１からＦＤ１０２ｄへの電荷の溢れ出しが発生している画素Ｐ（ｉｘ、ｉｙ）では、ＦＤ１０２ｄに受光量を反映した“ＦＤの短時間蓄積”による電荷Ｑ（Δｔ１）が蓄積されており、受光強度が弱くＰＤ１０１からＦＤ１０２ｄへの電荷の溢れ出しが発生していない画素Ｐ（ｉｘ、ｉｙ）では、ＰＤ１０１に受光量を反映した“ＰＤの長時間蓄積”による電荷Ｑ（Δｔ２）が蓄積されている。第２の広ダイナミックレンジモードでは、前者の受光強度の強い画素Ｐ（ｉｘ、ｉｙ）については“ＦＤの短時間蓄積”による電荷Ｑ（Δｔ１）を示す画素信号を取得し、後者の受光強度の弱い画素Ｐ（ｉｘ、ｉｙ）については“ＰＤの長時間蓄積”による電荷Ｑ（Δｔ２）を示す画素信号を取得することにより、画面全体として広いダイナミックレンジを持った画素信号を取得する。以下、その手順を説明する。
【００５５】
図１０に示すｉｙ行目の画素信号の読み出し期間の動作において、サンプルホールド指令信号ＳＩＧ＿Ｓ／Ｈ（１）が発生したとき、ＣＤＳ回路１３（ｉｘ）（ｉｘ＝１〜ｍ）は、列信号線１１（ｉｘ）（ｉｘ＝１〜ｍ）に出力されている信号電圧Ｓ１をサンプルホールドする。そして、リセット信号ＲＥＳ（ｉｙ）が発生し、その後、サンプルホールド指令信号ＲＥＳ＿Ｓ／Ｈが発生したとき、ＣＤＳ回路１３（ｉｘ）（ｉｘ＝１〜ｍ）は、列信号線１１（ｉｘ）（ｉｘ＝１〜ｍ）に出力されているリセット電圧Ｎ１をサンプルホールドし、先にサンプルホールドした信号電圧Ｓ１からリセット電圧Ｎ１を減算し、減算結果を示す画素信号Ｓ１−Ｎ１を発生する。その際、画素信号Ｓ１−Ｎ１がある閾値を越えているか否かを判定する。
【００５６】
ここで、画素信号Ｓ１−Ｎ１が閾値を越えている場合、この画素信号Ｓ１−Ｎ１は、図１２（ａ）に示すように、ＰＤ１０１から溢れ出してＦＤ１０２ｄに蓄積された“ＦＤの短時間蓄積”による電荷Ｑ（Δｔ１）であると考えられる。そこで、そのような画素信号Ｓ１−Ｎ１を発生したＣＤＳ回路１３（ｉｘ）は、その画素信号Ｓ１−Ｎ１を最終的な画素信号として確定させ、その旨を示す判定結果信号を信号処理部１６に出力する。一方、画素信号Ｓ１−Ｎ１が閾値以下である場合、図１２（ｂ）に示すように、ＦＤ１０２ｄは空であり、ＰＤ１０１に“ＰＤの長時間蓄積”による電荷Ｑ（Δｔ２）が蓄積されていると考えられる。そこで、そのような画素信号Ｓ１−Ｎ１を発生したＣＤＳ回路１３（ｉｘ）は、その後、転送指令信号ＴＸ（ｉｙ）の後にサンプルホールド指令ＳＩＧ＿Ｓ／Ｈ（２）が発生したとき、列信号線１１（ｉｘ）に出力されている信号電圧Ｓ２をサンプルホールドし、この信号電圧Ｓ２から先にサンプルホールドしたリセット電圧Ｎ１を減算し、“ＰＤの長時間蓄積”による電荷Ｑ（Δｔ２）を示す画素信号Ｓ２−Ｎ１を出力する。また、画素信号として、“ＰＤの長時間蓄積”による電荷Ｑ（Δｔ２）を示す画素信号Ｓ２−Ｎ１を出力した旨の判定結果信号を信号処理部１６に出力する。
【００５７】
第１の広ダイナミックレンジモードと同様、Ａ／Ｄ変換器１５の後段の信号処理部１６には、各画素に対応したデジタル画素信号とともにそのデジタル画素信号が“ＦＤの短時間蓄積”による電荷Ｑ（Δｔ１）に対応したものであるのか、“ＰＤの長時間蓄積”による電荷Ｑ（Δｔ２）に対応したものであるのかを示す判定結果信号が送られる。信号処理部１６では、例えば前者のデジタル画素信号をΔｔ２／Δｔ１倍にする等の方法により前者のデジタル画素信号が示す受光量の尺度が後者のデジタル画素信号が示す受光量の尺度に合わせられ、画面全体として広いダイナミックレンジを持ったデジタル画素信号が得られる。
【００５８】
＜実施形態の効果＞
以上説明したように、本実施形態によれば、一画面分の画素信号の読み出しが終了してから次の一画面分の画素信号の読み出しが開始されるまでの間に画素信号の読み出しを行わない空白期間を設け、この空白期間内にＬＥＤ５０を点灯させるようにしている。従って、特別なグローバルシャッタのための機構を設けなくても、全画素の露光期間を一致させ、動く撮像対象物を歪ませることなく撮像することができる。また、本実施形態によれば、第１および第２の広ダイナミックレンジモードを設け、各画素が受けた光の強弱に応じて、短時間の受光によりＰＤ１０１が発生した電荷を示す電気信号または長時間の受光によりＰＤ１０１が発生した電荷を示す電気信号を選択して取り出せるようにしたので、画素が受ける光の強弱に幅がある状況においても、各画素の受光強度を正確に反映した画素信号を得ることができる。
【００５９】
＜他の実施形態＞
以上、この発明の一実施形態について説明したが、この発明には他にも実施形態が考えられる。例えば次の通りである。
【００６０】
（１）上記実施形態では、ＣＭＯＳ固体撮像装置１に通常動作モード、第１の広ダイナミックレンジモードおよび第２の広ダイナミックレンジモードを設けたが、このうちの１つの動作モードまたは２つの動作モードのみを設けてもよい。
【００６１】
（２）画素信号の読み出しを行わない空白期間の長さを変えることなく、通常動作モード、第１の広ダイナミックレンジモードおよび第２の広ダイナミックレンジモードの各々におけるＬＥＤ５０の点灯期間をＣＭＯＳ固体撮像装置１の外部からの設定操作により変更できるように構成してもよい。
【００６２】
（３）第１の広ダイナミックレンジモードにおいて“ＰＤの短時間蓄積”の持続時間をＣＭＯＳ固体撮像装置１の外部からの設定操作により変更できるように構成してもよい。
【００６３】
（４）第２の広ダイナミックレンジモードにおいて“ＦＤの短時間蓄積”の持続時間をＣＭＯＳ固体撮像装置１の外部からの設定操作により変更できるように構成してもよい。
【００６４】
（５）ＣＭＯＳ固体撮像装置１を第１の広ダイナミックレンジモードまたは第２の広ダイナミックレンジモードで動作させる場合、ＣＤＳ回路１３（ｉｘ）（ｉｘ＝１〜ｍ）は、図１３に示す構成のものにしてもよい。図１３において、スイッチＳＷ１およびキャパシタＣは、列信号線１１（ｉｘ）と差動アンプ１３１の反転入力端子（−端子）との間に直列に介挿されている。差動アンプ１３１は、非反転入力端子（＋端子）が接地され、出力端子と反転入力端子との間にスイッチＳＷ２が介挿されている。そして、スイッチＳＷ１、キャパシタＣ、差動アンプ１３１およびスイッチＳＷ２は、サンプルホールド回路を構成している。スイッチ制御部１３２は、タイミング制御部４０からの指令信号および差動アンプ１３１の出力信号に基づき、スイッチＳＷ１およびＳＷ２のＯＮ／ＯＦＦ制御を行うとともに、判定結果信号を発生する回路である。
【００６５】
図１４（ａ）〜（ｆ）は、図１３に示すＣＤＳ回路１３（ｉｘ）の動作を示すものである。第１および第２の広ダイナミックレンジモードにおいて、サンプルホールド指令信号ＳＩＧ＿Ｓ／Ｈ（１）が発生したとき、スイッチ制御部１３２は、図１４（ａ）に示すように、スイッチＳＷ１およびＳＷ２をＯＮにする。この場合、差動アンプ１３１の反転入力端子が仮想接地状態となることから、そのとき列信号線１１（ｉｘ）に出力されている信号電圧Ｓ１がキャパシタＣ１に印加される。次いでスイッチ制御部１３２は、スイッチＳＷ２をＯＦＦにする。これによりキャパシタＣに充電された電荷は放電経路を失い、キャパシタＣには信号電圧Ｓ１が保持される。
【００６６】
その後、列信号線１１（ｉｘ）にリセット電圧Ｎ１が出力されると、このリセット電圧Ｎ１はキャパシタＣに充電された信号電圧Ｓ１に対して逆極性となることから、差動アンプ１３１の出力電圧はＳ１−Ｎ１となる。スイッチ制御部１３２は、サンプルホールド指令信号ＲＥＳ＿Ｓ／Ｈが発生したとき、差動アンプ１３１の出力電圧Ｓ１−Ｎ１が閾値を越えているか否かを判定し、閾値を越えている場合には、破線で示すようにスイッチＳＷ１をＯＦＦにする。これによりスイッチＳＷ１とキャパシタＣとの間に介在する浮遊容量にリセット電圧Ｎ１が保持され、以後、差動アンプ１３１は出力電圧Ｓ１−Ｎ１を維持する。この場合、スイッチ制御部１３２は、差動アンプ１３１が最終的な画素信号として電圧Ｓ１−Ｎ１を出力した旨を示す判定結果信号を信号処理部１６（図１参照）に出力する。
【００６７】
一方、差動アンプ１３１の出力電圧Ｓ１−Ｎ１が閾値を越えていない場合、スイッチ制御部１３２は、図１４（ｄ）に示すように、スイッチＳＷ１およびＳＷ２をＯＮにし、キャパシタＣにリセット電圧Ｎ１を充電させた後、図１４（ｅ）に示すように、スイッチＳＷ２をＯＦＦにし、キャパシタＣにリセット電圧Ｎ１を保持させる。
【００６８】
その後、列信号線１１（ｉｘ）に信号電圧Ｓ２が出力されると、この信号電圧Ｓ２はキャパシタＣに充電されたリセット電圧Ｎ１に対して逆極性となることから、差動アンプ１３１の出力電圧は−（Ｓ２−Ｎ１）となる。スイッチ制御部１３２は、サンプルホールド指令信号ＳＩＧ＿Ｓ／Ｈ（２）が発生したとき、破線で示すようにスイッチＳＷ１をＯＦＦにする。これによりスイッチＳＷ１とキャパシタＣとの間に介在する浮遊容量に信号電圧Ｓ２が保持され、以後、差動アンプ１３１は出力電圧−（Ｓ２−Ｎ１）を維持する。この場合、スイッチ制御部１３２は、差動アンプ１３１が最終的な画素信号として電圧−（Ｓ２−Ｎ１）を出力した旨を示す判定結果信号を信号処理部１６（図１参照）に出力する。信号処理部１６は、デジタル画素信号が画素信号−（Ｓ２−Ｎ１）に対応したものであることを判定結果信号が示している場合、そのデジタル画素信号の極性を反転して利用すればよい。
【００６９】
（６）上記第１および第２の広ダイナミックレンジモードでは、画素信号Ｓ１−Ｎ１が得られた時点において、画素信号Ｓ１−Ｎ１が閾値を越えているか否かを判定し、閾値を越えている場合には画素信号Ｓ１−Ｎ１を最終的な画素信号として確定させ、閾値を越えていない場合には、さらに画素信号Ｓ２−Ｎ１を取得して最終的な画素信号とした。しかし、このようにアナログ画素信号の処理の段階で最終的な画素信号を選択するのでなく、デジタル画素信号の処理の段階で最終的な画素信号の処理を行うようにしてもよい。すなわち、全ての画素Ｐ（ｉｘ、ｉｙ）（ｉｘ＝１〜ｍ、ｉｙ＝１〜ｎ）について、画素信号Ｓ１−Ｎ１が得られた段階で、これをデジタル画素信号に変換して例えば第１のメモリに格納し、それに続けて、画素信号Ｓ２−Ｎ１を取得し、これをデジタル画素信号に変換して例えば第２のメモリに格納する。そして、画素Ｐ（ｉｘ、ｉｙ）毎に、第１のメモリに記憶されたデジタル画素信号が示す信号値が閾値を越えるか否かにより、第１のメモリに記憶されたデジタル画素信号を採用するか第２のメモリに記憶されたデジタル画素信号を採用するかを決定するのである。この態様では、Ａ／Ｄ変換の回数が倍になってしまうが、２つの露光条件でのデジタル画素信号（画素信号Ｓ１−Ｎ１に対応したものと画素信号Ｓ２−Ｎ１に対応したもの）が得られた段階で、デジタル信号処理により最適なデジタル画素信号を選択することができ、処理に柔軟性を持たせることができるという利点がある。
【図面の簡単な説明】
【００７０】
【図１】この発明の一実施形態であるＣＭＯＳ固体撮像装置１の構成を示すブロック図である。
【図２】同実施形態における１個の画素Ｐ（ｉｘ、ｉｙ）の構成とこの画素Ｐ（ｉｘ、ｉｙ）に関連した行選択部２０の一部の構成を示すとともに、画素Ｐ（ｉｘ、ｉｙ）と定電流源１２（ｉｘ）、ＣＤＳ回路１３（ｉｘ）およびスイッチ１４（ｉｘ）との接続状態を示す回路図である。
【図３】（ａ）は画素Ｐ（ｉｘ、ｉｙ）を構成する各素子が半導体基板に形成された状態を模式的に示した断面図、（ｂ）は画素Ｐ（ｉｘ、ｉｙ）の各部の電位および画素Ｐ（ｉｘ、ｉｙ）内における電荷転送の様子を示す図である。
【図４】同実施形態の通常モードでの動作を示すタイムチャートである。
【図５】同実施形態の通常モードでの動作のうちｉｙ行目の画素の読み出し期間の動作を詳細に示すタイムチャートである。
【図６】同実施形態の第１の広ダイナミックレンジモードでの動作を示すタイムチャートである。
【図７】同第１の広ダイナミックレンジモードでの動作のうちＬＥＤ５０の点灯期間およびｉｙ行目の画素の読み出し期間の動作を詳細に示すタイムチャートである。
【図８】同第１の広ダイナミックレンジモードにおける画素Ｐ（ｉｘ、ｉｙ）内の電荷の発生および転送の様子を示す図である。
【図９】同実施形態の第２の広ダイナミックレンジモードでの動作を示すタイムチャートである。
【図１０】同第２の広ダイナミックレンジモードでの動作のうちＬＥＤ５０の点灯期間およびｉｙ行目の画素の読み出し期間の動作を詳細に示すタイムチャートである。
【図１１】同第２の広ダイナミックレンジモードにおいて、ＬＥＤ５０の点灯期間中において画素Ｐ（ｉｘ、ｉｙ）のＰＤ１０１に蓄積される信号電荷量、ＦＤ１０２ｄに蓄積される信号電荷量を例示する図である。
【図１２】同第２の広ダイナミックレンジモードにおいて、ＣＤＳ回路１３（ｉｘ）（ｉｘ＝１〜ｍ）が行う画素信号に関する判定を説明する図である。
【図１３】第１および第２の広ダイナミックレンジモードに好適なＣＤＳ回路１３（ｉｘ）の構成例を示す回路図である。
【図１４】同ＣＤＳ回路１３（ｉｘ）の動作を示す図である。
【符号の説明】
【００７１】
１０……画素行列部、Ｐ（ｉｘ、ｉｙ）（ｉｘ＝１〜ｍ、ｉｙ＝１〜ｎ）……画素、１１（ｉｘ）（ｉｘ＝１〜ｍ）……列信号線、１２（ｉｘ）（ｉｘ＝１〜ｍ）……定電流源、１３（ｉｘ）（ｉｘ＝１〜ｍ）……ＣＤＳ回路、１４（ｉｘ）（ｉｘ＝１〜ｍ）……スイッチ、１５……Ａ／Ｄ変換器、１６……信号処理部、２０……行選択部、３０……列選択部、４０……タイミング制御部、５０……ＬＥＤ、２１……垂直シフトレジスタ、２１（ｉｙ）（ｉｙ＝１〜ｎ）……フリップフロップ、２２（ｉｙ）（ｉｙ＝１〜ｎ）および２３（ｉｙ）（ｉｙ＝１〜ｎ）……ＡＮＤゲート、２４（ｉｙ）（ｉｙ＝１〜ｎ）および２５（ｉｙ）（ｉｙ＝１〜ｎ）……ＯＲゲート、２６（ｉｙ）（ｉｙ＝１〜ｎ）……ノンインバーティングバッファ、１０１……ＰＤ、１０２ｄ……ＦＤ、１０２……転送トランジスタ、１０３……リセットトランジスタ、１０４……増幅トランジスタ、１０５……行選択トランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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