(57)【要約】【課題】線形探索法によるＡ／Ｄコンバータの初回の変換に要する時間を短縮可能な半導体集積回路を提供する。【解決手段】チップの温度を検知する温度検知部と、温度検知部のアナログ出力ＶＢＥをデジタル変換するＡ／Ｄコンバータ１００とを備える。Ａ／Ｄコンバータ１００は、アップダウンカウンタと、アップダウンカウンタの出力Ｔ２をアナログ変換するＤ／Ａコンバータ１２０と、Ｄ／Ａコンバータ１２０のアナログ出力ＤＡＣ＿ＯＵＴと温度検知部のアナログ出力ＶＢＥ（ＶＴＥＭＰ）とを比較するコンパレータ１３０とを備える。アップダウンカウンタは、最小値及び最大値とは異なる初期値をプリセット可能に構成されている。これにより、線形探索法を用いているにも関わらず、初回の変換における判定時間を短縮することが可能となる。【選択図】図１
2008060884.tif 000002
【特許請求の範囲】
【請求項１】
チップの温度を検知する温度検知部と、前記温度検知部のアナログ出力をデジタル変換するＡ／Ｄコンバータとを備える半導体集積回路であって、
前記Ａ／Ｄコンバータは、アップダウンカウンタと、前記アップダウンカウンタの出力をアナログ変換するＤ／Ａコンバータと、前記Ｄ／Ａコンバータのアナログ出力と前記温度検知部のアナログ出力とを比較するコンパレータとを備え、
前記アップダウンカウンタは、最小値及び最大値とは異なる初期値をプリセット可能に構成されていることを特徴とする半導体集積回路。
【請求項２】
前記初期値は、前記アップダウンカウンタの中間値又はその近傍の値であることを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記初期値は、常温を示す値又はその近傍の値であることを特徴とする請求項１に記載の半導体集積回路。
【請求項４】
前記Ａ／Ｄコンバータは、前記コンパレータの出力が複数回変化したことに応答して、前記アップダウンカウンタのカウントを停止させる制御回路をさらに含んでいることを特徴とする請求項１乃至３のいずれか一項に記載の半導体集積回路。
【請求項５】
前記Ａ／Ｄコンバータの出力信号又はこれに基づく信号を外部に出力する出力回路をさらに備えることを特徴とする請求項１乃至４のいずれか一項に記載の半導体集積回路。
【請求項６】
ＤＲＡＭコア部と、前記ＤＲＡＭコア部のセルフリフレッシュを行うリフレッシュ制御部と、前記リフレッシュ制御部の動作周期を制御するセルフリフレッシュタイマとをさらに備え、
前記セルフリフレッシュタイマは、チップの温度に基づいて前記リフレッシュ制御部の動作周期を連続的に変更することを特徴とする請求項１乃至５のいずれか一項に記載の半導体集積回路。
【請求項７】
前記Ａ／Ｄコンバータは、前記Ｄ／Ａコンバータのアナログ出力の波形を緩やかにするフィルターをさらに含んでいることを特徴とする請求項１乃至６のいずれか一項に記載の半導体集積回路。
【請求項８】
前記Ａ／Ｄコンバータは、前記Ｄ／Ａコンバータのアナログ出力を保持するサンプルホールド回路をさらに含んでいることを特徴とする請求項１乃至７のいずれか一項に記載の半導体集積回路。
【請求項９】
チップの温度を検知する温度検知部と、前記温度検知部のアナログ出力をデジタル変換するＡ／Ｄコンバータとを備える半導体集積回路であって、
前記Ａ／Ｄコンバータは、アップダウンカウンタと、前記アップダウンカウンタの出力をアナログ変換するＤ／Ａコンバータと、前記Ｄ／Ａコンバータのアナログ出力と前記温度検知部のアナログ出力とを比較するコンパレータとを備え、
第１のコマンドが発行された場合には、前記アップダウンカウンタに最小値及び最大値とは異なる所定の値を初期値として用いることによりＡ／Ｄ変換を行い、第２のコマンドが発行された場合には、前回のカウント値を初期値として用いることによりＡ／Ｄ変換を行うことを特徴とする半導体集積回路。
【請求項１０】
前記第１のコマンドは、少なくともリセット時に発行されるコマンドを含むことを特徴とする請求項９に記載の半導体集積回路。
【請求項１１】
前記第２のコマンドは、通常動作時において定期的に発行されるコマンドであることを特徴とする請求項９又は１０に記載の半導体集積回路。
【請求項１２】
ＤＲＡＭコア部と、前記ＤＲＡＭコア部のセルフリフレッシュを行うリフレッシュ制御部と、前記リフレッシュ制御部の動作周期を制御するセルフリフレッシュタイマと、チップの温度を検知する温度検知部と、前記温度検知部のアナログ出力をデジタル変換するＡ／Ｄコンバータと、前記Ａ／Ｄコンバータの出力信号又はこれに基づく信号を外部に出力する出力回路とを備え、前記セルフリフレッシュタイマは、チップの温度に基づいて前記リフレッシュ制御部の動作周期を連続的に変更することを特徴とする半導体集積回路。
【請求項１３】
前記セルフリフレッシュタイマは、前記温度検知部のアナログ出力に基づいて前記リフレッシュ制御部の動作周期を連続的に変更することを特徴とする請求項１２に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体集積回路に関し、特に、チップ温度をデジタル値で出力するＡ／Ｄコンバータを備えた半導体集積回路に関する。
【背景技術】
【０００２】
代表的な半導体記憶装置であるＤＲＡＭは、記憶情報を保持するために所定の間隔でセルフリフレッシュを実行する。通常、セルフリフレッシュ動作は周期的に実行されるため、ＤＲＡＭにはセルフリフレッシュ動作のタイミングを制御するセルフリフレッシュタイマ回路が内蔵されている。一般に、セルフリフレッシュ時にタイマ周期が長くなるほど、ＤＲＡＭの消費電流は減少する。例えば、モバイル用途のＤＲＡＭなどでは待機時における低消費電力化への要望が強いので、できるだけ長いタイマ周期を用いてセルフリフレッシュを実行することが望ましい。
【０００３】
一方、ＤＲＡＭのメモリセルの情報保持時間には温度依存性があり、温度上昇に伴いそのべき乗で情報保持時間が減少することが知られている。そのため、室温で適正な情報保持時間を確保できるように所定のタイマ周期を設定したとしても、高温環境下ではタイマ周期が情報保持時間を超えて不適切なリフレッシュ動作になることも想定される。
【０００４】
このような問題を踏まえて、温度に応じてタイマ周期を制御する種々の方式が提案されている。例えば、非特許文献１に開示された方式は、半導体記憶装置に温度計測手段を設け、計測された温度に従って段階的にタイマ周期を切り替えるように構成されている。また例えば、特許文献１に開示された方式は、温度のべき乗で特性が変化するダイオードを用い、その温度特性を適切に制御することによりタイマ周期を情報保持時間に適合させて調整できるように構成されている。
【０００５】
しかしながら、非特許文献１に開示された方式によれば、タイマ周期を温度に対して段階的に切り替える際、その切り替え温度点においてはタイマ周期が急激に変化する。
【０００６】
例えば、図１０に示すように、切り替え温度点Ｔｐ１、Ｔｐ２、Ｔｐ３において階段状にタイマ周期を切り替える際、メモリセルの情報保持時間の温度特性Ｃｍを超えない温度特性に従って制御を行う。このとき、情報保持時間の直線状の温度特性Ｃｍを階段状の波形で近似させることから、切り替え温度点が少なくなるほど、その近傍でタイマ周期が情報保持時間から乖離して短くなる。その結果、消費電流を十分に低減できないという問題があった。
【０００７】
一方、このような問題を回避するには、多数の切り替え温度点を設定して多段階の波形でタイマ周期を制御すればよいが、この場合は切り替えるべきタイマ周期を設定するためのスイッチ回路、プログラム用デコーダ、ヒューズ等の構成要素が増加し、レイアウト面積の増大を招くことになる。さらには、タイマ周期を校正するための調整作業に多くの時間がかかるという問題も生じる。
【０００８】
また、特許文献１に開示された方式によれば、タイマ周期の温度特性をきめ細かく制御するためには、直列接続された複数のダイオードを設ける必要がある。しかし、ダイオードの順方向降下電圧が０．６Ｖ程度あることを考えると、ダイオードの接続数は電源電圧に制約される。例えば、動作電圧が１．５Ｖまで低下すると、直列接続可能なダイオードは２個に限られるので、タイマ周期のきめ細かい制御に支障を来たす。このように複数のダイオードを直列接続する構成は、ＤＲＡＭの低電圧化を考えると好ましくない。
【０００９】
このような問題点を解決すべく、本発明者の一人は、改良されたセルフリフレッシュタイマ回路を提案している（特許文献２参照）。
【００１０】
他方、近年のＤＲＡＭは、１Ｇｂｐｓを超えるデータ転送レートが実現されていることから、通常動作時におけるチップの発熱も非常に大きくなっている。このため、チップの温度を外部のコントローラに通知する機能が近年求められている。これによれば、温度の低いＤＲＡＭを優先的に使用したり、温度の高いＤＲＡＭのクロック周波数を低下させたりするといった制御が可能となる。また、チップの温度に応じて冷却ファンの風量を変化させるといった制御も可能となる。
【非特許文献１】"A Low-Power 256-Mb SDRAM With an On-Chip Thermometer and Biased Reference Line Sensing Scheme", IEEE Journal of Solid-State Circuits, Vol.38, No.2, February 2003
【特許文献１】特開２００２−１１７６７１号公報
【特許文献２】特開２００６−１７２５２６号公報
【特許文献３】特開２００５−１５９７０２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、特許文献２に記載されたセルフリフレッシュタイマ回路は、チップの温度に基づいてリフレッシュ周期を連続的に変更することから、温度に関する情報がアナログ値のまま取り扱われる。このため、このようなセルフリフレッシュタイマ回路の情報を外部のコントローラにそのまま通知することができない。
【００１２】
チップの温度に関する情報を外部のコントローラに通知するためには、チップの温度に関する情報をデジタル値に変換するＡ／Ｄコンバータが必要である。
【００１３】
Ａ／Ｄコンバータとしては、内部にＤ／Ａコンバータを有する逐次比較型が広く用いられている。逐次比較型のＡ／Ｄコンバータは、二分探索法を用いたタイプと、線形探索法を用いたタイプに分けることができる。
【００１４】
二分探索法によるＡ／Ｄコンバータは、出力値を最上位ビット（ＭＳＢ）から最下位ビット（ＬＳＢ）へと順次判定するタイプのＡ／Ｄコンバータである。このタイプのＡ／Ｄコンバータは、出力値を得るために必要な判定回数がそのビット数に等しく、比較的少ない判定回数で出力値が確定するという利点を有している。しかしながら、Ａ／Ｄ変換を行うたびにビット数分の判定が必要であることから、出力値を更新する場合、前回の出力値との差が大きいか小さいかに関わらず、一定の判定時間が必要となると言うデメリットがあった。
【００１５】
一方、線形探索法によるＡ／Ｄコンバータは、出力デジタル値をインクリメント又はデクリメントすることにより出力デジタル値を得るタイプのＡ／Ｄコンバータである。このタイプのＡ／Ｄコンバータは、出力値を得るために必要な判定回数が初期値と出力値との差によって異なる。したがって、初回の変換においては判定時間が長くかかるものの、２回目以降の変換においては、前回の出力値を初期値として用いることにより、高速に判定を完了でききるというメリットがある。
【００１６】
チップ温度に関する情報を外部に通知するためのＡ／Ｄコンバータとしては、いずれのタイプのＡ／Ｄコンバータも使用可能である。しかしながら、Ａ／Ｄ変換においては微小な電位差を正しく判定する必要があることから、ノイズの影響をできるだけ避ける必要がある。このため、Ａ／Ｄ変換中はＤＲＡＭコア部の動作を停止させることが好ましい。この場合、Ａ／Ｄ変換中はリード動作やライト動作を実行できなくなるため、Ａ／Ｄ変換はできるだけ高速に完了する必要がある。
【００１７】
この点を考慮すれば、チップ温度に関する情報を外部に通知するためのＡ／Ｄコンバータとしては、線形探索法によるＡ／Ｄコンバータを用いることが好ましいと考えられる。なぜなら、チップ温度に関する情報の出力周期は例えば１２８ｍｓ程度であり、得られる出力値は前回の出力値とそれほど変化していないと考えられるからである。
【００１８】
しかしながら、線形探索法によるＡ／Ｄコンバータを用いると、上述の通り、初回の変換において判定時間が長くかかるため、ＤＲＡＭの電源投入時やリセット時の起動時間が長くなることがあった。このような問題を解決するためには、特許文献３に記載されているように、二分探索法によるＡ／Ｄコンバータと線形探索法によるＡ／Ｄコンバータの両方を用意し、初回の変換においては前者を用い、２回目以降の変換においては後者を用いることが考えられる。しかしながら、この方法では、回路規模が増大するという問題が生じる。
【００１９】
本発明はこのような問題を解決すべくなされたものである。したがって、本発明の目的は、チップ温度をデジタル値で出力するＡ／Ｄコンバータを備える改良された半導体集積回路を提供することである。
【００２０】
また、本発明の他の目的は、線形探索法によるＡ／Ｄコンバータの初回の変換に要する時間を短縮可能な半導体集積回路を提供することである。
【００２１】
また、本発明のさらに他の目的は、チップの温度に基づいてセルフリフレッシュ周期を連続的に変更する半導体集積回路において、チップ温度をデジタル値で出力可能とすることである。
【課題を解決するための手段】
【００２２】
本発明の一側面による半導体集積回路は、チップの温度を検知する温度検知部と、温度検知部のアナログ出力をデジタル変換するＡ／Ｄコンバータとを備える半導体集積回路であって、Ａ／Ｄコンバータは、アップダウンカウンタと、アップダウンカウンタの出力をアナログ変換するＤ／Ａコンバータと、Ｄ／Ａコンバータのアナログ出力と温度検知部のアナログ出力とを比較するコンパレータとを備え、アップダウンカウンタは、最小値及び最大値とは異なる初期値をプリセット可能に構成されていることを特徴とする。
【００２３】
本発明によれば、アップダウンカウンタに最小値及び最大値とは異なる初期値をプリセット可能であることから、線形探索法を用いているにも関わらず、初回の変換における判定時間を短縮することが可能となる。これにより、電源投入時やリセット時において、起動時間を短縮することが可能となる。
【００２４】
アップダウンカウンタにプリセットする初期値としては、アップダウンカウンタの中間値又はその近傍の値であることが好ましい。これによれば、初回の変換における判定時間を統計的に最も短縮することが可能となる。
【００２５】
アップダウンカウンタにプリセットする初期値としては、常温を示す値又はその近傍の値であることもまた好ましい。これによれば、常温環境下で電源投入又はリセットした場合、初回の変換における判定時間を極めて短縮することが可能となる。
【００２６】
本発明の他の側面による半導体集積回路は、ＤＲＡＭコア部と、ＤＲＡＭコア部のセルフリフレッシュを行うリフレッシュ制御部と、リフレッシュ制御部の動作周期を制御するセルフリフレッシュタイマと、チップの温度を検知する温度検知部と、温度検知部のアナログ出力をデジタル変換するＡ／Ｄコンバータと、Ａ／Ｄコンバータの出力信号又はこれに基づく信号を外部に出力する出力回路とを備え、セルフリフレッシュタイマは、チップの温度に基づいてリフレッシュ制御部の動作周期を連続的に変更することを特徴とする。
【００２７】
本発明によれば、アナログ形式の温度情報をセルフリフレッシュタイマにて利用するとともに、デジタル形式の温度情報を外部に出力していることから、チップの温度に関する情報をチップの内部及び外部において利用することが可能となる。
【発明の効果】
【００２８】
このように、本発明によれば、ＤＲＡＭなどの半導体集積回路の起動時間を短縮しつつ、動作時において定期的に行うＡ／Ｄ変換を高速に完了することが可能となる。また、チップの温度に関する情報をチップの内部及び外部において利用することも可能となる。このため、本発明は、データ転送レートの高い高速ＤＲＡＭに適用することが非常に好適である。
【発明を実施するための最良の形態】
【００２９】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００３０】
図１は、本発明の好ましい実施形態による半導体集積回路の構成を示すブロック図である。
【００３１】
図１に示すように、本実施形態による半導体集積回路はＤＲＡＭであり、ＤＲＡＭコア部１１と、ワード線を駆動するワード線制御回路１２と、リフレッシュ制御を行うリフレッシュ制御部１３とを備えている。ワード線制御回路１２及びリフレッシュ制御部１３の動作は、コマンドを解析するコマンドデコーダ１４の出力によって制御される。例えば、外部からセルフリフレッシュコマンドが発行されると、コマンドデコーダ１４はこれを検出し、ワード線制御回路１２及びリフレッシュ制御部１３をセルフリフレッシュ動作させる。セルフリフレッシュ動作が開始されると、リフレッシュ制御部１３は、セルフリフレッシュタイマ１５からの出力であるタイマ出力１５ａに基づいてリフレッシュカウンタをインクリメント（又はデクリメント）する。これにより、ワード線制御回路１２は、ＤＲＡＭコア部１１に含まれるメモリセルを順次リフレッシュする。セルフリフレッシュタイマ１５は、チップの温度に基づいてリフレッシュ制御部１３の動作周期を連続的に変更することができる。
【００３２】
セルフリフレッシュタイマ１５がタイマ出力１５ａを出力する周期は、温度検知部１６からのアナログ出力である温度信号ＶＢＥ、並びに、基準電圧生成部１７によって生成される基準電圧Ｖｒｅｆによって制御される。温度検知部１６は、チップ内部の温度を検知する回路である。温度信号ＶＢＥ及び基準電圧Ｖｒｅｆは、温度コード生成部１８にも供給される。温度コード生成部１８は、チップの外部にデジタル形式の温度信号Ｑ０〜Ｑ７を出力するための回路である。
【００３３】
チップの外部に出力された温度信号Ｑ０〜Ｑ７の用途としては特に限定されないが、既に説明したとおり、温度の低いＤＲＡＭを優先的に使用したり、温度の高いＤＲＡＭのクロック周波数を低下させたり、さらには、チップの温度に応じて冷却ファンの風量を変化させるといった制御に利用することができる。
【００３４】
図２は、温度コード生成部１８の構成を示すブロック図である。
【００３５】
図２に示すように、温度コード生成部１８は、Ａ／Ｄコンバータ１００、レベルコンバータ２００及び減算回路３００によって構成されている。Ａ／Ｄコンバータ１００は、線形探索法によって、レベルコンバータ２００からのアナログ出力である温度信号ＶＴＥＭＰをデジタル値に変換する回路である。Ａ／Ｄコンバータ１００には、カウンタ部１１０と、カウンタ部１１０の出力をアナログ変換するＤ／Ａコンバータ１２０と、Ｄ／Ａコンバータ１２０のアナログ出力と温度信号ＶＴＥＭＰとを比較するコンパレータ１３０とを含んでいる。
【００３６】
レベルコンバータ２００は、アナログ出力である温度信号ＶＢＥをコンパレータ１３０の最適入力レベルに変換する回路である。また、減算回路３００は、基準値Ｔ１からＡ／Ｄコンバータ１００の出力である測定値Ｔ２を減算（Ｔ１−Ｔ２）することにより、温度信号Ｑ０〜Ｑ７を生成する回路であり、温度信号Ｑ０〜Ｑ７を出力する出力回路としても機能する。ここで、減算回路３００は、ある基準の温度に対する変位量を求めるために用いられる。したがって、目的によっては減算回路３００を省略しても構わない。
【００３７】
図３は、Ａ／Ｄコンバータ１００の構成をより詳細に示す回路図である。
【００３８】
図３に示すように、Ａ／Ｄコンバータ１００は、アップダウンカウンタ１１１と、制御回路１１２と、Ｄ／Ａコンバータ１２０と、コンパレータ１３０とを含んでいる。アップダウンカウンタ１１１及び制御回路１１２は、図２に示したカウンタ部１１０を構成する回路である。
【００３９】
アップダウンカウンタ１１１は、クロック端子ＣＫに供給される基本クロック信号ＣＬＫに同期してカウントアップ又はカウントダウンを行う回路である。具体的には、アップダウン端子ＵＤに供給されるアップダウン信号ＵＰ＿ＤＯＷＮがローレベルであれば基本クロック信号ＣＬＫに同期してカウントアップを行い、アップダウン信号ＵＰ＿ＤＯＷＮがハイレベルであれば基本クロック信号ＣＬＫに同期してカウントダウンを行う。
【００４０】
また、アップダウンカウンタ１１１にはロード端子ＬＤが設けられており、ここに供給されるロード信号ＬＤが活性化すると、８ビットの入力端子Ａ〜Ｈに供給される初期値Ｔ０をプリセットする。また、カウント値（＝測定値Ｔ２）は、８ビットの出力端子ＱＡ〜ＱＨを介して出力される。測定値Ｔ２は、Ｄ／Ａコンバータ１２０に供給されるとともに、図２に示した減算回路３００にも供給される。
【００４１】
Ｄ／Ａコンバータ１２０は、出力端子ＱＡ〜ＱＨにそれぞれ接続されたドライバ１２１〜１２８と、ラダー接続された複数の抵抗（Ｒ，２Ｒ）によって構成される。ドライバの電源には、基準電圧生成部１７より供給される基準電圧Ｖｒｅｆが用いられる。かかる構成により、出力端子ＱＡの出力を最上位ビット（ＭＳＢ）とし、出力端子ＱＨの出力を最下位ビット（ＬＳＢ）としたＤ／Ａ変換を行うことができる。Ｄ／Ａ変換により生成されたアナログ出力ＤＡＣ＿ＯＵＴは、フィルター１４０及びサンプルホールド回路１５０を介してコンパレータ１３０の非反転入力端子（＋）に供給される。
【００４２】
フィルター１４０は、Ｄ／Ａコンバータ１２０のアナログ出力ＤＡＣ＿ＯＵＴの波形を緩やかにするために用いられる。これは、後述するように、Ｄ／Ａコンバータ１２０のアナログ出力ＤＡＣ＿ＯＵＴは、動作開始時に急激に変動するため、その波形を鈍らせることによってノイズを低減する必要があるからである。
【００４３】
図４は、フィルター１４０の回路図である。
【００４４】
図４に示すように、フィルター１４０は、並列接続された抵抗ＲＦ及びスイッチＭＳと、出力端とグランド間に接続されたキャパシタＣＦによって構成されている。スイッチＭＳのゲートには、制御回路１１２よりパス信号ＰＡＳＢが供給される。これにより、パス信号ＰＡＳＢがハイレベルになると、フィルター１４０は、抵抗ＲＦ及びキャパシタＣＦからなるハイカットフィルター（ローパスフィルター）として機能する。これにより、コンパレータ１３０の入力トランジスタ（図示せず）のゲート容量を介したカップリングノイズが低減される。一方、パス信号ＰＡＳＢがローレベルになるとスイッチＭＳがオンするため、フィルター１４０は、入力信号をほぼそのまま出力する。
【００４５】
また、サンプルホールド回路１５０は、Ｄ／Ａコンバータ１２０の前回の出力レベルを保持する目的で挿入されている。これにより、動作開始時におけるＤ／Ａコンバータ１２０の電圧変動が小さくなることから、コンパレータ１３０の入力トランジスタ（図示せず）のゲート容量を介したカップリングノイズが低減される。
【００４６】
図５は、サンプルホールド回路１５０の回路図である。
【００４７】
図５に示すように、サンプルホールド回路１５０は、並列接続されたスイッチＭ１，Ｍ２からなるトランスファゲートと、出力端とグランド間に接続されたキャパシタＣＨによって構成されている。スイッチＭ２のゲートには、制御回路１１２よりサンプルホールド信号ＳＨが供給され、スイッチＭ１のゲートには、サンプルホールド信号ＳＨをインバータＩ１によって反転させた信号が供給される。これにより、サンプルホールド信号ＳＨがハイレベルになると、キャパシタＣＨを用いたサンプリング動作を行い、サンプルホールド信号ＳＨがローレベルになると、キャパシタＣＨにサンプリングされたレベルをホールドする。
【００４８】
図３に戻って、コンパレータ１３０は、フィルター１４０及びサンプルホールド回路１５０を介して供給されるＤ／Ａコンバータ１２０の出力レベルと、レベルコンバータ２００より供給される温度信号ＶＴＥＭＰのレベルとを比較する。その結果、前者の方がレベルが高ければ、出力である比較信号ＣＯＭＰ＿ＯＵＴをハイレベルとし、後者の方がレベルが高ければ、出力である比較信号ＣＯＭＰ＿ＯＵＴをローレベルとする。
【００４９】
比較信号ＣＯＭＰ＿ＯＵＴは、ラッチ回路１６０に供給される。ラッチ回路１６０は、制御回路１１２より供給されるラッチ信号ＣＯＭＰ＿ＬＴに同期して比較信号ＣＯＭＰ＿ＯＵＴをラッチする回路である。ラッチ回路１６０の出力は、アップダウン信号ＵＰ＿ＤＯＷＮとしてアップダウンカウンタ１１１に供給される。さらに、アップダウン信号ＵＰ＿ＤＯＷＮは、ワンショットパルス生成回路１７０にも供給される。
【００５０】
ワンショットパルス生成回路１７０は、アップダウン信号ＵＰ＿ＤＯＷＮのレベルが複数回変化したことを検出するための回路である。ワンショットパルス生成回路１７０によって複数回の変化が検出されると、出力である停止信号ＳＴＯＰを活性化させる。停止信号ＳＴＯＰは制御回路１１２に供給される。
【００５１】
制御回路１１２には、外部クロックＣＫ＿ＥＸＴ、開始信号ＳＴＡＲＴ、マスターリセット信号ＭＲＳＴが供給される。外部クロックＣＫ＿ＥＸＴは、基本クロックＣＬＫの元となる信号であり、制御回路１１２は、これを分周（例えば４分周）することによって基本クロックＣＬＫを生成する。外部クロックＣＫ＿ＥＸＴは、本来の外部クロックを分周して得られるクロックであっても構わない。また、開始信号ＳＴＡＲＴは、Ａ／Ｄコンバータ１００の動作を開始させるための信号であり、マスターリセット信号ＭＲＳＴは、アップダウンカウンタ１１１及び制御回路１１２を全てリセットするための信号である。
【００５２】
以上がＡ／Ｄコンバータ１００の回路構成である。
【００５３】
図６は、レベルコンバータ２００の回路図である。
【００５４】
上述の通り、レベルコンバータ２００は、温度信号ＶＢＥをコンパレータ１３０の最適入力レベルに変換する回路である。図６に示す回路構成により、出力される温度信号ＶＴＥＭＰのレベルは、
【数１】
2008060884.tif 000003
で表されるレベルとなる。
【００５５】
上記式（１）の第１項は、ＶＢＥの温度依存性が抵抗比によって変更可能であることを示している。したがって、ＶＢＥの温度依存性は、アンプＡ１、スイッチＭ１１，Ｍ１２、抵抗Ｒ１〜Ｒ３、可変抵抗ＶＲ１からなる回路部分によって調整可能である。また、第２項は、ＶＢＥが抵抗比によってｙ軸方向（図７参照）に平行移動可能であることを示している。したがって、ＶＢＥをｙ軸方向に平行移動させるためには、アンプＡ２、スイッチＭ１３〜Ｍ１５、抵抗Ｒ４、可変抵抗ＶＲ２からなる回路部分を調整すればよい。
【００５６】
図７は、レベルコンバータ２００の機能を説明するためのグラフであり、ｘ軸は温度、ｙ軸は電圧を示している。
【００５７】
図７において、特性Ａは温度信号ＶＢＥの特性を示し、特性Ｂは温度信号ＶＴＥＭＰの特性を示している。図７に示す例では、温度信号ＶＢＥの特性Ａをｙ軸方向にシフトするだけで、測定温度範囲の最低点ＴＬから最高点ＴＨの範囲で得られる温度信号ＶＴＥＭＰのレベルを、Ｄ／Ａコンバータ１２０の入力電圧範囲ＶＬ〜ＶＨ内に収めることができる。しかしながら、ＶＢＥの温度依存性は通常２ｍＶ／℃であり、傾きがやや小さいことからＤ／Ａコンバータ１２０のダイナミックレンジを十分に利用できない。
【００５８】
このため、本例では、特性Ｃに示すように、まずＶＢＥの温度依存性を２ｍＶ／℃から３ｍＶ／℃に変化させる。この操作は、可変抵抗ＶＲ１を調整することにより行うことができる。しかしながら、温度依存性を増大させると、得られるレベルが入力電圧範囲ＶＬ〜ＶＨから大きく外れてしまう。これを校正すべく、今度は特性をｙ軸方向に平行移動させる。この操作は、可変抵抗ＶＲ２を調整することにより行うことができる。これにより、図７の特性Ｂに示すように、測定温度範囲の最低点ＴＬにおいて入力電圧範囲の最大値ＶＨとなり、測定温度範囲の最高点ＴＨにおいて入力電圧範囲の最小値ＶＬとすることができる。
【００５９】
その結果、例えば、Ｄ／Ａコンバータ１２０の入力電圧範囲を０Ｖ〜０．８Ｖとし、温度依存性を３ｍＶ／℃とすると、論理的には±１２８℃の範囲の温度を検出することが可能となる。もちろん、温度依存性をより大きく設定することによって検出可能な温度範囲を狭くすれば、より高精度な温度検出を行うことが可能となる。
【００６０】
以上が温度コード生成部１８の構成である。温度コード生成部１８に供給される温度信号ＶＢＥ及び基準電圧Ｖｒｅｆは、セルフリフレッシュタイマ１５にも共通に供給される。したがって、温度検知部１６及び基準電圧生成部１７については、それぞれ一つずつで良く、温度コード生成部１８及びセルフリフレッシュタイマ１５に対して別個に設ける必要はない。
【００６１】
図８は、起動時における温度コード生成部１８の動作を説明するためのタイミング図である。図８に示す動作は、電源の投入や、リセット時に発行されるコマンドなどに応答して実行される動作である。
【００６２】
図８に示すように、起動時においては、まずマスターリセット信号ＭＲＳＴが活性化し、これにより制御回路１１２がリセットされる。また、制御回路１１２がリセットされると、クリア信号ＣＬが活性化し、これによりアップダウンカウンタ１１１もリセットされる。次に、開始信号ＳＴＡＲＴ及びロード信号ＬＯＡＤが活性化する。これにより、Ａ／Ｄコンバータ１００の動作が開始されるとともに、アップダウンカウンタ１１１に初期値Ｔ０がプリセットされる。初期値Ｔ０は、アップダウンカウンタ１１１の最小カウント値（００００００００）及び最大カウント値（１１１１１１１１）とは異なる値である必要があり、アップダウンカウンタ１１１の中間値（０１１１１１１１）又はその近傍の値であることが好ましい。
【００６３】
これは、本実施形態において用いるＡ／Ｄコンバータ１００が線形探索法を採用していることから、アップダウンカウンタ１１１の初期値が最小カウント値（００００００００）又は最大カウント値（１１１１１１１１）であると、所望のカウント値を得るまでに多くのカウント動作が必要となる可能性があるからである。これに対し、初期値Ｔ０として最小カウント値（００００００００）及び最大カウント値（１１１１１１１１）とは異なる値をプリセットしておけば、所望のカウント値を得るまでに必要なカウント数が統計的にみて少なくなる。特に、初期値Ｔ０として中間値（０１１１１１１１）又はその近傍の値をプリセットしておけば、所望のカウント値を得るまでに必要なカウント数を統計的にみて最も少なくすることが可能となる。
【００６４】
或いは、初期値Ｔ０として、常温を示す値又はその近傍の値に設定しておくこともまた好ましい。これによれば、起動時におけるチップ温度が常温近傍である場合、所望のカウント値を得るまでに必要なカウント数が非常に少なくなる。
【００６５】
このようなプリセットにより、Ｄ／Ａコンバータ１２０のアナログ出力ＤＡＣ＿ＯＵＴは大きく変動する。しかしながら、本実施形態では、Ｄ／Ａコンバータ１２０とコンパレータ１３０との間にフィルター１４０が挿入されていることから、コンパレータ１３０の入力トランジスタ（図示せず）のゲート容量を介したカップリングノイズは非常に小さい。
【００６６】
図８に示す例では、Ｄ／Ａコンバータ１２０の当初の出力ＤＡＣ＿ＯＵＴが温度信号ＶＴＥＭＰのレベルに達していないため、コンパレータ１３０の出力である比較信号ＣＯＭＰ＿ＯＵＴはローレベルとなる。そして、外部クロックＣＫ＿ＥＸＴを分周（例えば４分周）して得られる基本クロックＣＬＫが活性化する前に、ラッチ信号ＣＯＭＰ＿ＬＴが活性化し、これにより比較信号ＣＯＭＰ＿ＯＵＴがラッチ回路１６０に取り込まれる。これにより、初期サイクルＰＩＮＩが完了する。
【００６７】
そして、基本クロックＣＬＫが活性化すると、ラッチ回路１６０に取り込まれた比較信号ＣＯＭＰ＿ＯＵＴの論理レベルに応じて、アップダウンカウンタ１１１はカウントアップ又はカウントダウンを行う。本例では、ラッチ回路１６０に取り込まれた比較信号ＣＯＭＰ＿ＯＵＴがローレベルであることから、基本クロックＣＬＫが活性化に応答してカウントアップを行う。これにより、Ｄ／Ａコンバータ１２０のアナログ出力ＤＡＣ＿ＯＵＴは１ステップだけ上昇する。
【００６８】
そして、基本クロックＣＬＫが次に活性化する前に、ラッチ信号ＣＯＭＰ＿ＬＴが活性化し、新たな比較信号ＣＯＭＰ＿ＯＵＴがラッチ回路１６０に取り込まれる。これにより、変換サイクルＰ０が完了する。
【００６９】
その後は、基本クロックＣＬＫに同期して、変換サイクルＰ１，Ｐ２，Ｐ３・・・が行われ、Ｄ／Ａコンバータ１２０のアナログ出力ＤＡＣ＿ＯＵＴは１ステップずつ変動（本例では上昇）する。そして、Ｄ／Ａコンバータ１２０出力ＤＡＣ＿ＯＵＴが温度信号ＶＴＥＭＰのレベルを超えると、比較信号ＣＯＭＰ＿ＯＵＴはハイレベルに反転し、これに連動してアップダウン信号ＵＰ＿ＤＯＷＮもハイレベルに反転する。
【００７０】
これにより、アップダウンカウンタ１１１カウントダウンを行い、Ｄ／Ａコンバータ１２０のアナログ出力ＤＡＣ＿ＯＵＴは１ステップだけ低下する。このようなアップダウン信号ＵＰ＿ＤＯＷＮの反転が複数回（本例では２回）連続して発生すると、ワンショットパルス生成回路１７０は停止信号ＳＴＯＰを活性化させ、制御回路１１２の動作を停止させる。これにより、基本クロックＣＬＫも停止することから、アップダウンカウンタ１１１の出力は固定され、測定値Ｔ２として図２に示した減算回路３００に供給される。
【００７１】
ここで、停止信号ＳＴＯＰを活性化させる条件として、アップダウン信号ＵＰ＿ＤＯＷＮの反転が複数回連続して発生したことを条件としているのは、基本クロックＣＬＫとは非同期な電源ノイズなどによってアップダウン信号ＵＰ＿ＤＯＷＮが誤って反転した場合に停止信号ＳＴＯＰを活性化させないためである。
【００７２】
減算回路３００は、基準値Ｔ１からＡ／Ｄコンバータ１００の出力である測定値Ｔ２を減算し（Ｔ１−Ｔ２）、これによって温度信号Ｑ０〜Ｑ７を生成する。生成された温度信号Ｑ０〜Ｑ７は、図１に示したように、チップの外部に出力される。また、イネーブル信号ＯＥを非活性化することにより、アップダウンカウンタ１１１の出力を全てローレベルとする。
【００７３】
このように、本実施形態では、初期値Ｔ０としてアップダウンカウンタ１１１に上記の値をプリセットしていることから、初期値Ｔ０として最小カウント値（００００００００）又は最大カウント値（１１１１１１１１）を用いる場合に比べて、より少ないカウント数にて停止信号ＳＴＯＰを発生させることができる。具体的には、初期値Ｔ０として中間値（０１１１１１１１）をプリセットした場合を想定すると、所望のカウント値を得るまでに必要なカウント数は最大で１２８カウントとなり、初期値Ｔ０として最小カウント値（００００００００）又は最大カウント値（１１１１１１１１）を用いた場合の最大カウント数である２５６カウントよりも少なくなる。
【００７４】
また、動作終了後はイネーブル信号ＯＥを非活性化することにより、アップダウンカウンタ１１１の出力を全てローレベルとしていることから、Ｄ／Ａコンバータ１２０にて消費される無駄な電力が削減される。
【００７５】
以上が起動時における温度コード生成部１８の動作である。次に、更新時における温度コード生成部１８の動作について説明する。
【００７６】
図９は、更新時における温度コード生成部１８の動作を説明するためのタイミング図である。図９に示す動作は、通常動作時において定期的に発行される所定のコマンドに応答して実行される動作である。
【００７７】
図９に示すように、更新時、つまり２回目以降の動作においては、まず開始信号ＳＴＲＡＴが活性化し、制御回路１１２の動作を再開させる。これに応答して、制御回路１１２はイネーブル信号ＯＥを活性化することにより、アップダウンカウンタ１１１のカウント値を出力させる。
【００７８】
この場合、アップダウンカウンタ１１１のカウント値としては前回の値が保存されていることから、Ｄ／Ａコンバータ１２０の出力ＤＡＣ＿ＯＵＴのレベルは、急激な温度変化が生じていない限り、温度信号ＶＴＥＭＰの近傍となるはずである。しかしながら、本実施形態では、Ｄ／Ａコンバータ１２０とコンパレータ１３０との間にサンプルホールド回路１５０が挿入されており、これによって前回のレベルがホールドされている。このため、更新動作の開始時におけるＤ／Ａコンバータ１２０の出力レベルはほとんど変動せず、コンパレータ１３０の入力トランジスタ（図示せず）のゲート容量を介したカップリングノイズはほとんど生じない。
【００７９】
その後の動作は上述した動作と同じである。つまり、基本クロックＣＬＫに同期して、変換サイクルＰ０，Ｐ１，Ｐ２・・・が行われ、アップダウン信号ＵＰ＿ＤＯＷＮの反転が複数回（本例では２回）連続して発生すると、停止信号ＳＴＯＰが活性化し、制御回路１１２の動作が停止する。これにより、アップダウンカウンタ１１１の出力は固定され、測定値Ｔ２が減算回路３００に供給される。また、イネーブル信号ＯＥを非活性化することにより、アップダウンカウンタ１１１の出力を全てローレベルとする。
【００８０】
尚、更新時においては、アップダウン信号ＵＰ＿ＤＯＷＮの反転が複数回（本例では２回）連続して発生しなくても、所定のクロック数にて更新動作を強制的に終了させても構わない。これは、更新動作中はＤＲＡＭコア部１１の動作を停止させるため、更新動作を行う期間を短期間に制限する必要があるからである。
【００８１】
このように、本実施形態によるＡ／Ｄコンバータ１００は線形探索法を用いているにもかかわらず、アップダウンカウンタ１１１に最小値及び最大値とは異なる初期値をプリセットしていることから、初回の変換における判定時間を短縮することが可能となる。これにより、電源投入時やリセット時において、起動時間を短縮することが可能となる。
【００８２】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００８３】
例えば、上記実施形態では本発明をＤＲＡＭに適用した場合を例に説明したが、本発明の適用対象がこれに限定されるものではなく、他の種類の半導体集積回路に適用することも可能である。
【図面の簡単な説明】
【００８４】
【図１】本発明の好ましい実施形態による半導体集積回路の構成を示すブロック図である。
【図２】温度コード生成部１８の構成を示すブロック図である。
【図３】Ａ／Ｄコンバータ１００の構成をより詳細に示す回路図である。
【図４】フィルター１４０の回路図である。
【図５】サンプルホールド回路１５０の回路図である。
【図６】レベルコンバータ２００の回路図である。
【図７】レベルコンバータ２００の機能を説明するための模式的なグラフである。
【図８】起動時における温度コード生成部１８の動作を説明するためのタイミング図である。
【図９】更新時における温度コード生成部１８の動作を説明するためのタイミング図である。
【図１０】タイマ周期を温度に対して段階的に切り替える例を示す模式的なグラフである。
【符号の説明】
【００８５】
１１        コア部
１２        ワード線制御回路
１３        リフレッシュ制御部
１４        コマンドデコーダ
１５        セルフリフレッシュタイマ
１５ａ      タイマ出力
１６        温度検知部
１７        基準電圧生成部
１８        温度コード生成部
１００      Ａ／Ｄコンバータ
１１０      カウンタ部
１１１      アップダウンカウンタ
１１２      制御回路
１２０      Ｄ／Ａコンバータ
１２１〜１２８      ドライバ
１３０      コンパレータ
１４０      フィルター
１５０      サンプルホールド回路
１６０      ラッチ回路
１７０      ワンショットパルス生成回路
２００      レベルコンバータ
３００      減算回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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