(57)【要約】【課題】基板接続部を有するトランジスタにおいて、素子サイズを大きくせずにソース領域と基板との間の抵抗を効果的に低減する。【解決手段】ソース領域１０Ａの高密度拡散層１２とソース配線１４とを接続するための複数のコンタクト１５の内で、Ｎ個（図では２個）に１個の割合で選択されたコンタクト１５が基板１の高密度拡散層１２に接続する箇所に、基板と同じ導電型で高濃度の不純物を基板本体に達するように拡散して基板接続部１３Ａを形成する。このとき、基板接続部１３Ａを、側面がゲート領域２０との境界線に対して４５度の角度を有する正四角柱状に形成する。これにより、正四角柱状の基板接続部を境界線に平行に形成した場合に比べ、基板接続部とゲート電極に挟まれたソース領域の抵抗を減少させることができる。【選択図】図１
2008244236.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と、前記半導体基板上に第２導電型不純物を拡散して形成された第１電極領域と、前記第１電極領域からゲート領域を隔てて前記半導体基板上に第２導電型不純物を拡散して形成された第２電極領域と、前記半導体基板上に形成された絶縁層と、前記絶縁層と介在させて前記第１電極領域上に形成された電極配線と、前記第１電極領域と前記ゲート領域との境界線に平行して一定の間隔で１列に配置され、前記電極配線から前記絶縁層を貫通して前記第１電極領域の第２導電型不純物拡散領域に接続する複数のコンタクトと、前記複数のコンタクトの内でＮ個（但し、Ｎは２以上の整数）に１個の割合で選択されたコンタクトが前記半導体基板の第１電極領域に接続する箇所に、高濃度の第１導電型不純物を該半導体基板本体に達するように拡散して形成された複数の基板接続部とを有する半導体装置において、
前記複数の基板接続部は、側面が前記第１電極領域と前記ゲート領域との境界線に対して斜めの角度を有する正四角柱状に形成されたことを特徴とする半導体装置。
【請求項２】
第１導電型の半導体基板と、
前記半導体基板上に第２導電型不純物を拡散して形成された第１電極領域と、
前記第１電極領域の下側の前記半導体基板に高濃度の第１導電型不純物を注入して形成された埋め込み基板接続部と、
前記第１電極領域からゲート領域を隔てて前記半導体基板上に第２導電型不純物を拡散して形成された第２電極領域と、
前記半導体基板上に形成された絶縁層と、
前記絶縁層と介在させて前記第１電極領域上に形成された電極配線と、
前記電極配線から前記絶縁層を貫通して前記第１電極領域の第２導電型不純物拡散領域に接続する複数のコンタクトと、
前記複数のコンタクトの内の少なくとも１個のコンタクトが前記半導体基板の第１電極領域に接続する箇所に、高濃度の第１導電型不純物を前記埋め込み基板接続部に達するように拡散して形成された基板接続部とを、
備えたことを特徴とする半導体装置。
【請求項３】
前記基板接続部は、側面が前記第１電極領域と前記ゲート領域との境界線に対して４５度の角度を有する正四角柱状に形成されたことを特徴とする請求項１または２記載の半導体装置。
【請求項４】
前記第１電極領域と前記第２電極領域は、それぞれ周辺部に低濃度、中央部に高濃度の第２導電型不純物を拡散して形成され、
前記コンタクトは、前記第１電極領域の高濃度の第２導電型不純物が拡散された領域に接続するように配置されたことを特徴とする請求項１〜３の内のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、特に大電流を流すパワーＭＯＳトランジスタ等において、基板電位の上昇による寄生バイポーラ動作を防止するための基板接続部の構造に関するものである。
【背景技術】
【０００２】
例えばＮチャネルＭＯＳトランジスタ（以下、「ＮＭＯＳ」という）は、ｐ型の半導体基板の表面にチャネル領域を挟んで対向するｎ型のドレイン領域とソース領域を形成すると共に、チャネル領域上にゲート絶縁膜を介してゲート電極を形成した構成とし、このゲート電極に与える電圧によってドレイン・ソース間の電流を制御するようになっている。この構成は、バイポーラ・トランジスタに対応させた場合、ｎ型のドレインがコレクタに、ｐ型の基板がベースに、ｎ型のソースがエミッタにそれぞれ対応するＮＰＮトランジスタとなる。
【０００３】
このようなＮＭＯＳのゲート電極に電圧を印加してドレイン・ソース間に大電流を流すと、ソース領域と基板との間の抵抗により、基板の電位が上昇する。基板の電位が上昇することは、ＮＰＮトランジスタのベース電位が上昇したことになる。このため、ベース電位の上昇がベース・エミッタ間の閾値電圧（例えば、０．７Ｖ）を超えると、ＮＭＯＳのゲート電極の電圧とは無関係に、寄生ＮＰＮトランジスタのコレクタ・エミッタ間（即ち、ＮＭＯＳのドレイン・ソース間）に電流が流れ続けるラッチアップ状態が発生する。また、ドレインに静電気等のサージが入った場合にも、ドレインから基板に電流が流れ、この電流によって基板の電位が上昇して寄生ＮＰＮトランジスタがオン状態となり、ドレイン・ソース間に過電流が流れてＮＭＯＳが破壊するおそれがある。
【０００４】
このようなラッチアップや静電破壊対策として、特に大電流を流すパワーＭＯＳトランジスタでは、ソース領域の一部を基板に密接してソースと基板との間の電位差の発生を抑制するための基板接続部を設けることが多い。
【０００５】
図２は、基板接続部を有する従来のＮＭＯＳの構成図であり、同図（ａ）は平面図、同図（ｂ），（ｃ）は、それぞれ同図（ａ）中のＸ−Ｘ，Ｙ−Ｙにおける断面を示す断面図である。
【０００６】
このＮＭＯＳは、ｐ型の基板１に設けられた素子分離部２で分離された素子形成領域内に形成されたもので、中央にソース領域１０が形成され、このソース領域１０の両側にゲート領域２０を介してドレイン領域３０が形成されている。
【０００７】
ソース領域１０は、領域全体に低濃度のｎ−不純物が拡散された電界緩和層１１と、この電界緩和層１１の内側に高濃度のｎ＋不純物が拡散された高濃度拡散層１２を有している。更に、ソース領域１０には、図２（ｂ）に示すように、高濃度拡散層１２と電界緩和層１１の一部に、基板１の表面からｐ型の基板本体に達するように高濃度のｐ＋不純物が拡散された基板接続部１３が形成されている。この基板接続部１３は１辺の長さが約２μｍの正方形を柱状にした正四角柱で、図２（ａ）に示すように、その正方形の辺がゲート領域２０との境界線に平行に配置されている。
【０００８】
ドレイン領域３０は、領域全体に低濃度のｎ−不純物が拡散された電界緩和層３１と、この電界緩和層３１の内側に高濃度のｎ＋不純物が拡散された高濃度拡散層３２で形成されている。
【０００９】
素子分離部２で分離された素子形成領域内の基板表面にはゲート絶縁膜３が形成され、ゲート領域２０のゲート絶縁膜３上には、その一部がソース領域とドレイン領域の電界緩和層１１，３１とオーバーラップするように、ゲート電極２１が形成されている。
【００１０】
ゲート電極２１が形成された基板１の表面全体は絶縁層４で覆われ、この絶縁層４の上にソース配線１４、ドレイン配線３３、及び図示しないゲート配線等が設けられている。そして、ソース配線１４と高濃度拡散層１２及び基板接続部１３との間が、絶縁層４を貫通して形成されたコンタクト１５で電気的に接続されている。また、ドレイン配線３３と高濃度拡散層３２との間も、絶縁層４を貫通して形成されたコンタクト３４で電気的に接続されている。
【００１１】
なお、図示していないが、ゲート電極２１に対する配線も同様に形成されている。また、素子分離部２の外側のアクティブ領域には、高濃度のｐ＋不純物が拡散された基板電位取り出し部５が形成され、このＮＭＯＳが形成された基板１表面は保護膜６で保護されている。
【００１２】
例えば、電源電圧２０Ｖクラスで大電流を流すＮＭＯＳの場合、このような基板接続部１３を、ゲート幅方向（ゲート領域２０に平行する方向）に１０μｍおきに設けることにより、ソース領域１０と基板１との間の抵抗を低く抑え、基板電位の上昇による寄生バイポーラ動作を防止することができる。
【００１３】
【特許文献１】特開平５−２０６４７０号公報
【特許文献２】特開平７−１６１９８４号公報
【特許文献１】特開平１０−４１９２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
しかしながら、前記基板接続部１３のソース側抵抗は、高濃度拡散層１２の抵抗の２倍以上あるので、この基板接続部１３に対向したソース領域１０には、電流が流れにくい。例えば、ゲート幅が５０μｍの場合、基板接続部１３を４〜５個形成する必要がある。この基板接続部１３の形成により、基板接続部１３の占める長さはゲート幅方向に１０μｍとなり、ゲートの実効幅が１０〜２０％減少する。このため、その減少分だけゲート幅を広く形成する必要があり、素子サイズが大きくなるという課題があった。
【００１５】
本発明は、素子サイズを大きくせずにソース領域と基板との間の抵抗を低減することが可能な基板接続部を有する半導体装置の提供を目的としている。
【課題を解決するための手段】
【００１６】
本発明は、第１導電型の半導体基板と、前記半導体基板上に第２導電型不純物を拡散して形成された第１電極領域と、前記第１電極領域からゲート領域を隔てて前記半導体基板上に第２導電型不純物を拡散して形成された第２電極領域と、前記半導体基板上に形成された絶縁層と、前記絶縁層と介在させて前記第１電極領域上に形成された電極配線と、前記第１電極領域と前記ゲート領域との境界線に平行して一定の間隔で１列に配置され、前記電極配線から前記絶縁層を貫通して前記第１電極領域の第２導電型不純物拡散領域に接続する複数のコンタクトと、前記複数のコンタクトの内でＮ個（但し、Ｎは２以上の整数）に１個の割合で選択されたコンタクトが前記半導体基板の第１電極領域に接続する箇所に、高濃度の第１導電型不純物を該半導体基板本体に達するように拡散して形成された複数の基板接続部とを有する半導体装置において、前記複数の基板接続部を、側面が前記第１電極領域と前記ゲート領域との境界線に対して斜めの角度を有する正四角柱状に形成したことを特徴としている。
【発明の効果】
【００１７】
本発明では、第１電極領域を基板に接続するための基板接続部を、側面が第１電極領域とゲート領域との境界線に対して斜めの角度を有する正四角柱状に形成している。これにより、境界線に対して平行に形成された正四角柱状の基板接続部に比べて、電流の流れる範囲が広がり、素子サイズを大きくせずにソース領域と基板との間の抵抗を低減することができるという効果がある。
【発明を実施するための最良の形態】
【００１８】
この発明の前記並びにその他の目的と新規な特徴は、次の好ましい実施例の説明を添付図面と照らし合わせて読むと、より完全に明らかになるであろう。但し、図面は、もっぱら解説のためのものであって、この発明の範囲を限定するものではない。
【実施例１】
【００１９】
図１は、本発明の実施例１を示すＮＭＯＳの構成図であり、同図（ａ）は平面図、同図（ｂ），（ｃ）は、それぞれ同図（ａ）中のＡ−Ａ，Ｂ−Ｂにおける断面を示す断面図である。なお、図１において、図２中の要素と共通の要素には共通の符号が付されている。
【００２０】
このＮＭＯＳは、ｐ型半導体の基板１に設けられた素子分離部２で分離された素子形成領域内に形成されたもので、中央にソース領域１０Ａが形成され、このソース領域１０の両側にゲート領域２０を介してドレイン領域３０が形成されている。
【００２１】
ソース領域１０Ａは、領域全体に低濃度のｎ−不純物が深さ０．３４μｍ程度拡散された電界緩和層１１と、この電界緩和層１１の内側に高濃度のｎ＋不純物が深さ０．１μｍ程度拡散された高濃度拡散層１２を有している。更に、ソース領域１０Ａには、図１（ｂ）に示すように、高濃度拡散層１２と電界緩和層１１の一部に、基板１の表面からｐ型の基板本体に達するように高濃度のｐ＋不純物が拡散された基板接続部１３Ａが、ゲート領域２０との境界線に平行して一定の間隔で形成されている。
【００２２】
この基板接続部１３Ａは、１辺の長さが約２μｍの正方形の断面を有する正四角柱で、図１（ａ）に示すように、その正方形の辺がゲート領域２０との境界線に対して斜め（この図では４５°）の角度を有するように配置されている。
【００２３】
ドレイン領域３０は、領域全体に低濃度のｎ−不純物が拡散された電界緩和層３１と、この電界緩和層３１の内側に高濃度のｎ＋不純物が拡散された高濃度拡散層３２で形成されている。
【００２４】
素子分離部２で分離された素子形成領域内の基板表面にはゲート絶縁膜３が形成され、ゲート領域２０のゲート絶縁膜３上には、その一部がソース領域とドレイン領域の電界緩和層１１，３１とオーバーラップするように、ゲート電極２１が形成されている。
【００２５】
ゲート電極２１が形成された基板１の表面全体は絶縁層４で覆われ、この絶縁層４の上にソース配線１４、ドレイン配線３３、及び図示しないゲート配線等が設けられている。そして、ソース配線１４と高濃度拡散層１２の間と、ソース配線１４と基板接続部１３Ａとの間が、それぞれ絶縁層４を貫通して形成されたコンタクト１５で電気的に接続されている。なお、この図１では、高濃度拡散層１２に対するコンタクト１５と基板接続部１３Ａに対するコンタクト１５が、１個おきに交互に設けられている。
【００２６】
また、ドレイン配線３３と高濃度拡散層３２との間も、絶縁層４を貫通して形成されたコンタクト３４で電気的に接続されている。なお、図示していないが、ゲート電極２１に対する配線も同様に形成されている。また、素子分離部２の外側のアクティブ領域には、高濃度のｐ＋不純物が拡散された基板電位取り出し部５が形成され、このＮＭＯＳが形成された基板１表面は保護膜６で保護されている。
【００２７】
このようなＮＭＯＳを、例えば、電源電圧２０Ｖで大電流を流す目的で使用する場合、基板接続部１３Ａをゲート幅方向（ゲート領域２０に平行する方向）に１０μｍおきに設けることにより、ソース領域１０と基板１との間の抵抗を低く抑え、基板電位の上昇による寄生バイポーラ動作を防止することができる。
【００２８】
図３は、図１と図２のＮＭＯＳの動作比較図で、ソース領域に流れる電流の経路を模式的に示したものである。図３において、実線は図１のＮＭＯＳの基板接続部１３Ａと電流を示し、破線は図２のＮＭＯＳの基板接続部１３と電流を示している。
【００２９】
この図３に示すように、図２のＮＭＯＳでは正方形の基板接続部１３の辺がゲート電極と平行に配置されている。このため、ドレイン領域からゲート領域を介してソース領域のコンタクト１５に流れる電流は、ゲート電極と基板接続部１３の間の狭い箇所に集中して流れる。
【００３０】
これに対して、図１のＮＭＯＳでは正方形の基板接続部１３Ａの辺がゲート電極に対して４５°の傾きを有しているので、ドレイン領域からゲート領域を介してソース領域のコンタクト１５へ流れる電流は、斜めに広がって流れることができる。
【００３１】
以上のように、この実施例１のＮＭＯＳは、基板接続部１３Ａの側面をゲート電極に対して４５°の傾きを持たせて形成しているので、この基板接続部１３Ａとゲート電極に挟まれたソース領域の抵抗を、図２のＮＭＯＳに比べて減少させること可能になる。これにより、ゲート幅を広く形成しなくても（素子サイズを大きくしなくても）、ソース領域と基板との間の抵抗を効果的に低減することができるという利点がある。
【実施例２】
【００３２】
図４は、本発明の実施例２を示すＮＭＯＳの構成図であり、同図（ａ）は平面図、同図（ｂ），（ｃ）は、それぞれ同図（ａ）中のＣ−Ｃ，Ｄ−Ｄにおける断面を示す断面図である。なお、図４において、図１中の要素と共通の要素には共通の符号が付されている。
【００３３】
このＮＭＯＳは、図１のＮＭＯＳにおけるソース領域１０Ａに代えて、構造の異なるソース領域１０Ｂを設けたものである。
【００３４】
即ち、このソース領域１０Ｂは、図４（ｂ），（ｃ）に示すように、高濃度のｎ＋不純物が深さ約０．１μｍまで拡散された高濃度拡散層１２の底面下部領域に、高エネルギーイオン注入技術を用いて高濃度のｐ＋不純物を深さ約０．４３μｍ埋め込んだ、埋め込み基板接続部１６を有している。
【００３５】
また、この埋め込み基板接続部１６をソース配線１４に接続するための基板接続部１３Ｂは、図４（ａ），（ｂ）に示すように、ソース領域１０の中央部に１箇所だけ設けられている。この基板接続部１３Ｂは、図１中の基板接続部１３Ａと同様に、１辺の長さが約２μｍの正方形で、図４（ａ）に示すように、その正方形の辺がゲート領域２０との境界線に対して４５°の角度をなすように配置されている。基板接続部１３Ｂは、高濃度拡散層１２に、基板１の表面から埋め込み基板接続部１６に達するように、高濃度のｐ＋不純物を深さ０．１５μｍ程度拡散して形成したものである。その他の構成は、図１と同様である。
【００３６】
このＮＭＯＳでは、ソース領域１０Ｂの高濃度拡散層１２の底面下部領域全体に形成された埋め込み基板接続部１６が基板１と接続され、この埋め込み基板接続部１６の中央に拡散された高濃度のｐ＋不純物による基板接続部１３Ｂを介してソース配線１４に接続されている。これにより、ソース電極と基板１はほぼ同電位に保持される。
【００３７】
以上のように、この実施例２のＮＭＯＳは、ソース領域１０Ｂの底面下部全体に形成された埋め込み基板接続部１６とソース配線１４とを１つの基板接続部１３Ｂで接続している。これにより、ソース電極と基板１はほぼ同電位に保持されて基板電位の上昇によるラッチアップや静電破壊を効果的に抑制することができると共に、基板接続部１３Ｂが１箇所のみであるので、ソース領域は基板接続部１３Ｂの影響を殆ど受けなくなり、ソース幅を増加させる必要がなくなり、素子の小型化が可能になるという利点がある。
【００３８】
なお、本発明は、上記実施例に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。
（１）  ＮＭＯＳについて説明したが、ＰチャネルＭＯＳトランジスタに対しても同様に適用することができる。
（２）  用途によっては、ソース領域ではなく、ドレイン領域に基板接続部を設けることも可能である。
（３）  実施例１では、ソース領域１０Ａのコンタクト２個に対して基板接続部１３Ａを１個の割合で設けた例を説明したが、基板接続部の寸法や配置数や位置は任意であり、トランジスタの容量等に応じて適切に設定することができる。
（４）  実施例２の基板接続部１３Ｂは１箇所であるが、２箇所以上設けても良い。また、この基板接続部１３Ｂの形状は正四角柱に限定されず、円柱状等でも良い。
（５）  ソース領域１０Ａ，１０Ｂの両側にゲート領域２０を挟んでドレイン領域３０が形成されたＮＭＯＳを例示したが、ソース領域、ゲート領域及びドレイン領域の数はこれに限定されない。
【図面の簡単な説明】
【００３９】
【図１】本発明の実施例１を示すＮＭＯＳの構成図である。
【図２】従来のＮＭＯＳの構成図である。
【図３】図１と図２のＮＭＯＳの動作比較図である。
【図４】本発明の実施例２を示すＮＭＯＳの構成図である。
【符号の説明】
【００４０】
１    基板
２    素子分離部
３    ゲート絶縁膜
４    絶縁層
５    基板電位取り出し部
６    保護膜
１０Ａ，１０Ｂ    ソース領域
１１，３１    電界緩和層
１２，３２    高濃度拡散層
１３Ａ，１３Ｂ    基板接続部
１４    ソース配線
１５，３４    コンタクト
１６    埋め込み基板接続部
２０    ゲート領域
２１    ゲート電極
３０    ドレイン領域
３３    ドレイン配線
【図１】
2008244236.tif 000003
【図２】
2008244236.tif 000004
【図３】
2008244236.tif 000005
【図４】
2008244236.tif 000006