(57)【要約】【課題】サリサイドプロセスで金属シリサイド層を形成した半導体装置の性能を向上させる。【解決手段】半導体基板１にＳＴＩ法で素子分離領域４を形成し、ゲート絶縁膜７を形成し、ゲート電極８ａ，８ｂを形成し、ソース・ドレイン用のｎ＋型半導体領域９ｂおよびｐ＋型半導体領域１０ｂを形成し、半導体基板１上に金属膜１２を形成し、金属膜１２上にバリア膜１３を形成する。それから、第１の熱処理を行って金属膜１２とゲート電極８ａ，８ｂ、ｎ＋型半導体領域９ｂおよびｐ＋型半導体領域１０ｂとを反応させて金属シリサイド層を形成してから、バリア膜１３および未反応の金属膜１２を除去し、前記金属シリサイド層を残す。素子分離領域４は半導体基板１に圧縮応力を作用させる。バリア膜１３は半導体基板１に引張応力を生じさせる膜であり、第１の熱処理では、金属膜１２を構成する金属元素ＭのモノシリサイドＭＳｉからなる金属シリサイド層が形成される。【選択図】図８
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【特許請求の範囲】
【請求項１】
（ａ）半導体基板を準備する工程、
（ｂ）前記半導体基板に素子分離用の溝を形成する工程、
（ｃ）前記素子分離用の溝内に埋め込まれた絶縁体からなる素子分離領域を形成する工程、
（ｄ）前記半導体基板上にゲート絶縁膜を形成する工程、
（ｅ）前記ゲート絶縁膜上にゲート電極を形成する工程、
（ｆ）前記半導体基板にソースまたはドレイン用の半導体領域を形成する工程、
（ｇ）前記ゲート電極および前記半導体領域上を含む前記半導体基板上に金属膜を形成する工程、
（ｈ）前記金属膜上に第１バリア膜を形成する工程、
（ｉ）第１の熱処理を行って前記金属膜と前記ゲート電極または前記半導体領域とを反応させて金属シリサイド層を形成する工程、
（ｊ）前記（ｉ）工程後に、前記第１バリア膜および前記金属膜を除去し、前記ゲート電極または前記半導体領域上に前記金属シリサイド層を残す工程、
を有し、
前記第１バリア膜は、前記半導体基板に引張応力を生じさせる膜であり、
前記（ｉ）工程では、前記金属膜を構成する金属元素のモノシリサイドからなる前記金属シリサイド層が形成されることを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記第１バリア膜は、前記第１の熱処理を行っても前記金属膜と反応しない膜であることを特徴とする半導体装置の製造方法。
【請求項３】
請求項１記載の半導体装置の製造方法において、
前記第１バリア膜は、チタン膜または窒化チタン膜であることを特徴とする半導体装置の製造方法。
【請求項４】
請求項３記載の半導体装置の製造方法において、
前記（ｈ）工程では、前記第１バリア膜がチタン膜の場合はプラズマＣＶＤ法で形成され、前記第１バリア膜が窒化チタン膜の場合はスパッタリング法で形成されることを特徴とする半導体装置の製造方法。
【請求項５】
請求項４記載の半導体装置の製造方法において、
前記（ｈ）工程では、前記第１バリア膜がチタン膜の場合は基板温度４５０℃以下でプラズマＣＶＤ法で成膜され、前記第１バリア膜が窒化チタン膜の場合は基板温度３００℃以下でスパッタリング法で成膜されることを特徴とする半導体装置の製造方法。
【請求項６】
請求項１記載の半導体装置の製造方法において、
前記金属膜は、Ｎｉ膜、Ｎｉ−Ｐｔ合金膜、Ｎｉ−Ｐｄ合金膜、Ｎｉ−Ｙｂ合金膜またはＮｉ−Ｅｒ合金膜であることを特徴とする半導体装置の製造方法。
【請求項７】
請求項１記載の半導体装置の製造方法において、
前記金属膜は、Ｎｉ膜であることを特徴とする半導体装置の製造方法。
【請求項８】
請求項７記載の半導体装置の製造方法において、
前記（ｉ）工程の前記第１の熱処理は４００〜５００℃で行われることを特徴とする半導体装置の製造方法。
【請求項９】
請求項１記載の半導体装置の製造方法において、
前記（ｇ）工程で形成される前記金属膜の膜厚は、１０ｎｍ以下であることを特徴とする半導体装置の製造方法。
【請求項１０】
請求項１記載の半導体装置の製造方法において、
前記（ｇ）工程前に、
（ｇ１）前記半導体基板の主面の前記ゲート電極または前記半導体領域の表面をドライクリーニングする工程、
を更に有し、
前記（ｇ１）工程後、前記半導体基板を大気中にさらすことなく前記（ｇ）工程および前記（ｈ）工程が行われることを特徴とする半導体装置の製造方法。
【請求項１１】
請求項１記載の半導体装置の製造方法において、
前記（ｊ）工程後に、
（ｋ）前記第１の熱処理よりも熱処理温度が高い第２の熱処理を行う工程、
（ｌ）前記（ｋ）工程後に、前記金属シリサイド層上を含む前記半導体基板上に絶縁膜を形成する工程、
を更に有することを特徴とする半導体装置の製造方法。
【請求項１２】
請求項１１記載の半導体装置の製造方法において、
前記（ｊ）工程後で前記（ｋ）工程前に、
（ｊ１）前記金属シリサイド層上を含む前記半導体基板上に第２バリア膜を形成する工程、
を更に有し、
前記（ｋ）工程後で前記（ｌ）工程前に、
（ｋ１）前記第２バリア膜を除去する工程、
を更に有し、
前記第２バリア膜は、前記半導体基板に引張応力を生じさせる膜であることを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１２記載の半導体装置の製造方法において、
前記第２バリア膜は、前記第２の熱処理を行っても前記金属シリサイド層と反応しない膜であることを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１１記載の半導体装置の製造方法において、
前記金属膜を構成する前記金属元素のダイシリサイド相よりも、前記金属膜を構成する前記金属元素のモノシリサイド相の方が低抵抗率であり、
前記（ｋ）工程の前記第２の熱処理後も、前記金属シリサイド層は、前記金属元素のモノシリサイド相のままであることを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１記載の半導体装置の製造方法において、
前記（ｃ）工程で形成された前記素子分離領域は、前記半導体基板に圧縮応力を生じさせるように作用することを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１記載の半導体装置の製造方法において、
前記（ｃ）工程で前記素子分離用の溝内に埋め込まれた前記絶縁体は、主としてプラズマＣＶＤ法で形成された絶縁膜からなることを特徴とする半導体装置の製造方法。
【請求項１７】
（ａ）半導体基板を準備する工程、
（ｂ）前記半導体基板に素子分離用の溝を形成する工程、
（ｃ）前記素子分離用の溝内に埋め込まれた絶縁体からなる素子分離領域を形成する工程、
（ｄ）前記半導体基板上にゲート絶縁膜を形成する工程、
（ｅ）前記ゲート絶縁膜上にゲート電極を形成する工程、
（ｆ）前記半導体基板にソースまたはドレイン用の半導体領域を形成する工程、
（ｇ）前記ゲート電極および前記半導体領域上を含む前記半導体基板上に金属膜を形成する工程、
（ｈ）前記金属膜上に第１バリア膜を形成する工程、
（ｉ）第１の熱処理を行って前記金属膜と前記ゲート電極または前記半導体領域とを反応させて金属シリサイド層を形成する工程、
（ｊ）前記（ｉ）工程後に、前記第１バリア膜および前記金属膜を除去し、前記ゲート電極または前記半導体領域上に前記金属シリサイド層を残す工程、
（ｋ）前記（ｊ）工程後に、前記金属シリサイド層上を含む前記半導体基板上に第２バリア膜を形成する工程、
（ｌ）前記（ｋ）工程後に、前記第１の熱処理よりも熱処理温度が高い第２の熱処理を行う工程、
（ｍ）前記（ｌ）工程後に、前記第２バリア膜を除去する工程、
（ｎ）前記（ｍ）工程後に、前記金属シリサイド層上を含む前記半導体基板上に絶縁膜を形成する工程、
を有し、
前記第１バリア膜および前記第２バリア膜は、前記半導体基板に引張応力を生じさせる膜であり、
前記第２の熱処理後は、前記金属シリサイド層は、前記金属膜を構成する金属元素のモノシリサイドからなることを特徴とする半導体装置の製造方法。
【請求項１８】
請求項１７記載の半導体装置の製造方法において、
前記第１バリア膜は、前記第１の熱処理を行っても前記金属膜と反応しない膜であり、
前記第２バリア膜は、前記第２の熱処理を行っても前記金属シリサイド層と反応しない膜であることを特徴とする半導体装置の製造方法。
【請求項１９】
請求項１７記載の半導体装置の製造方法において、
前記（ｃ）工程で形成された前記素子分離領域は、前記半導体基板に圧縮応力を生じさせるように作用することを特徴とする半導体装置の製造方法。
【請求項２０】
請求項１７記載の半導体装置の製造方法において、
前記金属膜は、Ｎｉ膜、Ｎｉ−Ｐｔ合金膜、Ｎｉ−Ｐｄ合金膜、Ｎｉ−Ｙｂ合金膜またはＮｉ−Ｅｒ合金膜であることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、金属シリサイド層を有する半導体素子の製造に適用して有効な技術に関する。
【背景技術】
【０００２】
半導体装置の高集積化が進むにつれて、電界効果トランジスタ（ＭＩＳＦＥＴ：Metal Insulator Semiconductor Field Effect Transistor）はスケーリング則に従い微細化されるが、ゲートやソース・ドレインの抵抗が増大して電界効果トランジスタを微細化しても高速動作が得られないという問題が生ずる。そこで、ゲートを構成する導電膜およびソース・ドレインを構成する半導体領域の表面に自己整合により低抵抗の金属シリサイド層、例えばニッケルシリサイド層またはコバルトシリサイド層などを形成することにより、ゲートやソース・ドレインを低抵抗化するサリサイド技術が検討されている。
【０００３】
特開２００５−１０９５０４号公報（特許文献１）には、ゲート電極およびソース／ドレイン領域の上にメタル層を形成する段階と、Ａｒプラズマを利用して前記メタル層の表面処理を行う段階と、前記メタル層が形成されたシリコン基板を所定の温度でアニール処理してシリサイド薄膜を形成する段階とを含む半導体素子の製造方法に関する技術が記載されている。
【０００４】
特開２００６−２９４８６１号公報（特許文献２）には、Ｓｉ含有部分の表面を、高周波を用いたプラズマにより物理的に処理する物理的表面処理工程と、プラズマによる処理が施されたＳｉ含有部分の表面を反応性ガスにより化学的に処理する化学的表面処理工程と、化学的表面処理が施されたＳｉ含有部分上に金属含有膜を成膜する成膜工程とを具備する、Ｓｉ含有部表面に金属含有膜を成膜する方法に関する技術が記載されている。
【０００５】
特開２００３−１１９５６４号公報（特許文献３）には、プラズマＣＶＤ装置のチャンバ内でＳｉ基板の表面にある自然酸化膜の除去後、該自然酸化膜が除去されたＳｉ基板を大気に晒すことなく、エッチングと成膜を最適化された同一チャンバ内で連続して自然酸化膜が除去されたＳｉ基板上に高融点金属を含む膜を成膜する技術が記載されている。
【特許文献１】特開２００５−１０９５０４号公報
【特許文献２】特開２００６−２９４８６１号公報
【特許文献３】特開２００３−１１９５６４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明者の検討によれば、次のことが分かった。
【０００７】
ゲートを構成する導電膜およびソース・ドレインを構成する半導体領域の表面にサリサイドプロセスにより形成する金属シリサイド層は、微細化による低抵抗化の要求から、コバルトシリサイドよりも、ニッケルシリサイドからなることが好ましい。金属シリサイド層をコバルトシリサイドではなくニッケルシリサイドとすることで、金属シリサイド層の抵抗をより低くすることができ、ソース・ドレインの拡散抵抗や、コンタクト抵抗などをより低減できる。また、金属シリサイド層をコバルトシリサイドではなくニッケルシリサイドとすることで、金属シリサイド層を薄く形成することができ、ソース・ドレインの接合深さを浅くできるので、電界効果トランジスタの微細化に有利となる。
【０００８】
サリサイドプロセスで形成する金属シリサイド層がコバルトシリサイドの場合、ＣｏＳｉ相よりもＣｏＳｉ２相の方が低抵抗であるため、ゲートを構成する導電膜およびソース・ドレインを構成する半導体領域の表面には、ＣｏＳｉ２からなる金属シリサイドを形成する必要がある。それに対して、サリサイドプロセスで形成する金属シリサイド層がニッケルシリサイドの場合、ＮｉＳｉ２相よりもＮｉＳｉ相の方が低抵抗であるため、ゲートを構成する導電膜およびソース・ドレインを構成する半導体領域の表面には、ＮｉＳｉからなる金属シリサイドを形成する必要がある。
【０００９】
コバルトシリサイド形成の場合は、Ｓｉ（シリコン）が拡散種であり、Ｃｏ膜中へＳｉが移動することによりコバルトシリサイドが形成されるのに対して、ニッケルシリサイド形成の場合は、Ｎｉ（ニッケル）が拡散種であり、シリコン領域側にＮｉ（ニッケル）が移動することによってニッケルシリサイドが形成される。このため、サリサイドプロセスでＮｉ（ニッケル）が過剰に拡散するなどして不要なＮｉＳｉ２部分が形成され、電界効果トランジスタ毎に金属シリサイド層の電気抵抗がばらつく可能性がある。電界効果トランジスタの更なる性能向上のためには、電界効果トランジスタ毎の金属シリサイド層の電気抵抗のばらつきを低減し、電界効果トランジスタの特性の変動を防止することが望まれる。
【００１０】
また、電界効果トランジスタは、半導体基板の主面に形成された素子分離で規定された（囲まれた）活性領域に形成される。素子分離がＬＯＣＯＳ法で形成されていた場合には、素子分離は活性領域に圧縮応力を与えないが、ＳＴＩ法により素子分離を形成した場合には、半導体基板に形成した素子分離用の溝の側壁が活性領域側を押すような圧縮応力が作用するため、素子分離によって半導体基板の活性領域に圧縮応力が働いている状態になる。素子分離による圧縮応力が生じている活性領域に電界効果トランジスタを形成し、そのソース・ドレインを構成する半導体領域上にサリサイドプロセスでＮｉＳｉ層を形成しようとすると、圧縮応力がＮｉの異常拡散を助長し、ＮｉＳｉ層からチャネル部へのＮｉＳｉ２の異常成長が生じ易くなることが、本発明者の検討により分かった。このＮｉＳｉ層からチャネル部へのＮｉＳｉ２の異常成長は、素子分離がＬＯＣＯＳ法で形成されていた場合には発生せず、素子分離がＳＴＩ法により形成されて活性領域に圧縮応力を作用させている場合に初めて発生する問題である。ＮｉＳｉ層からチャネル部にＮｉＳｉ２が異常成長していると、電界効果トランジスタのソース・ドレイン間のリーク電流の増大を招いたり、ソース・ドレイン領域の拡散抵抗の増大を招いたりするため、電界効果トランジスタの更なる性能向上のためには、このようなＮｉＳｉ層からチャネル部へのＮｉＳｉ２の異常成長を防止することが望まれる。
【００１１】
本発明の目的は、半導体装置の性能を向上させることができる技術を提供することにある。
【００１２】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１３】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１４】
本発明は、半導体基板に溝内に埋め込まれた絶縁体からなる素子分離領域を形成し、素子分離領域で規定された活性領域にゲート絶縁膜、ゲート電極およびソースまたはドレイン用の半導体領域を形成してから、前記半導体基板上に金属膜を形成し、前記半導体基板に引張応力を生じさせる第１バリア膜を前記金属膜上に形成する。それから、熱処理を行って前記金属膜と前記ゲート電極または前記半導体領域とを反応させて前記金属膜を構成する金属元素ＭのモノシリサイドＭＳｉからなる金属シリサイド層を形成してから、前記第１バリア膜および前記金属膜を除去し、前記ゲート電極または前記半導体領域上に前記金属シリサイド層を残すものである。
【００１５】
また、本発明は、半導体基板に溝内に埋め込まれた絶縁体からなる素子分離領域を形成し、素子分離領域で規定された活性領域にゲート絶縁膜、ゲート電極およびソースまたはドレイン用の半導体領域を形成してから、前記半導体基板上に金属膜を形成し、前記半導体基板に引張応力を生じさせる第１バリア膜を前記金属膜上に形成する。それから、第１の熱処理を行って前記金属膜と前記ゲート電極または前記半導体領域とを反応させて金属シリサイド層を形成してから、前記第１バリア膜および前記金属膜を除去し、前記金属シリサイド層上を含む前記半導体基板上に、前記半導体基板に引張応力を生じさせる第２バリア膜を形成してから、前記第１の熱処理よりも熱処理温度が高い第２の熱処理を行う。この第２の熱処理を行った段階では、前記金属シリサイド層は、前記金属膜を構成する金属元素ＭのモノシリサイドＭＳｉからなる。その後、前記第２バリア膜を除去するものである。
【発明の効果】
【００１６】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１７】
半導体装置の性能を向上させることができる。
【発明を実施するための最良の形態】
【００１８】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１９】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００２０】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００２１】
（実施の形態１）
本実施の形態の半導体装置の製造工程を図面を参照して説明する。図１〜図８は、本発明の一実施の形態である半導体装置、例えばＣＭＩＳＦＥＴ（Complementary Metal Insulator Semiconductor Field Effect Transistor）を有する半導体装置の製造工程中の要部断面図である。
【００２２】
まず、図１に示されるように、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）１を準備する。次に、この半導体基板１を熱酸化してその表面に例えば厚さ１０ｎｍ程度の絶縁膜２を形成した後、その上層にＣＶＤ（Chemical Vapor Deposition）法などにより、例えば厚さ１００ｎｍ程度の絶縁膜３を堆積する。絶縁膜２は酸化シリコンなどからなり、絶縁膜３は窒化シリコン膜などからなる。それから、図２に示されるように、フォトレジストパターン（図示せず）をエッチングマスクとして絶縁膜３、絶縁膜２および半導体基板１を順次ドライエッチングすることにより、素子分離形成予定領域の半導体基板１に例えば深さ３００ｎｍ程度の溝（素子分離用の溝）４ａを形成する。溝４ａは、素子分離用の溝であり、すなわち後述する素子分離領域４形成用の溝である。
【００２３】
次に、図３に示されるように、熱リン酸などを用いたウェットエッチングにより絶縁膜３を除去した後、溝４ａの内部（側壁および底部）を含む半導体基板１の主面上に例えば厚み１０ｎｍ程度の絶縁膜４ｂを形成する。それから、半導体基板１の主面上（すなわち絶縁膜４ｂ上）に、溝４ａ内を埋めるように、絶縁膜４ｃをＣＶＤ法などにより形成（堆積）する。
【００２４】
絶縁膜４ｂは、酸化シリコン膜または酸窒化シリコン膜からなる。絶縁膜４ｂが酸窒化シリコン膜の場合には、絶縁膜４ｂ形成工程以降の熱処理によって溝４ａの側壁が酸化することによる体積膨張を防止でき、半導体基板１に働く圧縮応力を低減できる効果がある。
【００２５】
絶縁膜４ｃは、ＨＤＰ−ＣＶＤ（High Density Plasma CVD：高密度プラズマＣＶＤ）法により成膜された酸化シリコン膜、またはＯ３−ＴＥＯＳ酸化膜などである。なお、Ｏ３−ＴＥＯＳ酸化膜とは、Ｏ３（オゾン）およびＴＥＯＳ（Tetraethoxysilane：テトラエトキシシラン、Tetra Ethyl Ortho Silicateとも言う）を原料ガス（ソースガス）として用いて熱ＣＶＤ法により形成した酸化シリコン膜である。絶縁膜４ｃがＨＤＰ−ＣＶＤ法により成膜された酸化シリコン膜の場合、絶縁膜４ｂは、絶縁膜４ｃを堆積する際の半導体基板１へのダメージ防止の効果がある。
【００２６】
次に、図４に示されるように、絶縁膜４ｃをＣＭＰ（Chemical Mechanical Polishing）法により研磨して、溝４ａの外部の絶縁膜４ｃを除去し、溝４ａの内部に絶縁膜４ｂ，４ｃを残すことにより、素子分離（素子分離領域）４を形成する。
【００２７】
それから、半導体基板１を例えば１０００℃程度で熱処理することにより、溝４ａに埋め込んだ絶縁膜４ｃを焼き締める。焼き締め前の状態では、Ｏ３−ＴＥＯＳ酸化膜よりもＨＤＰ−ＣＶＤ法により成膜された酸化シリコン膜の方が緻密である。このため、絶縁膜４ｃがＯ３−ＴＥＯＳ酸化膜の場合、焼き締めによる絶縁膜４ｃの収縮により、半導体基板１に働く圧縮応力を低減できる効果がある。一方、絶縁膜４ｃがＨＤＰ−ＣＶＤ法により成膜された酸化シリコン膜の場合には、絶縁膜４ｃがＯ３−ＴＥＯＳ酸化膜の場合に比べて、焼き締め時の絶縁膜４ｃの収縮が少ないため、素子分離領域４によって半導体基板１に働く圧縮応力が大きくなる。
【００２８】
このようにして、溝４ａ内に埋め込まれた絶縁膜４ｂ，４ｃからなる素子分離領域４が形成される。本実施の形態では、素子分離領域４は、ＬＯＣＯＳ（Local Oxidization of Silicon）法ではなく、ＳＴＩ（Shallow Trench Isolation）法により形成される。すなわち、本実施の形態の素子分離領域４は、半導体基板１に形成された素子分離用の溝４ａ内に埋め込まれた絶縁体（ここでは絶縁膜４ｂ，４ｃ）からなる。後述するｎチャネル型ＭＩＳＦＥＴＱｎ（すなわちｎチャネル型ＭＩＳＦＥＴＱｎを構成するゲート絶縁膜７、ゲート電極８ａおよびソース・ドレイン用のｎ−型半導体領域９ａおよびｎ＋型半導体領域９ｂ）は、素子分離領域４で規定された（囲まれた）活性領域に形成される。また、後述するｐチャネル型ＭＩＳＦＥＴＱｐ（すなわちｐチャネル型ＭＩＳＦＥＴＱｐを構成するゲート絶縁膜７、ゲート電極８ｂおよびソース・ドレイン用のｐ−型半導体領域１０ａおよびｐ＋型半導体領域１０ｂ）も、素子分離領域４で規定された（囲まれた）活性領域に形成される。
【００２９】
次に、図５に示されるように、半導体基板１の主面から所定の深さに渡ってｐ型ウエル５およびｎ型ウエル６を形成する。ｐ型ウエル５は、ｐチャネル型ＭＩＳＦＥＴ形成予定領域を覆うフォトレジスト膜（図示せず）をイオン注入阻止マスクとして、ｎチャネル型ＭＩＳＦＥＴ形成予定領域の半導体基板１に例えばホウ素（Ｂ）などのｐ型の不純物をイオン注入することなどによって形成することができる。また、ｎ型ウエル６は、ｎチャネル型ＭＩＳＦＥＴ形成予定領域を覆う他のフォトレジスト膜（図示せず）をイオン注入阻止マスクとして、ｐチャネル型ＭＩＳＦＥＴ形成予定領域の半導体基板１に例えばリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することなどによって形成することができる。
【００３０】
次に、例えばフッ酸（ＨＦ）水溶液を用いたウェットエッチングなどにより半導体基板１の表面を清浄化（洗浄）した後、半導体基板１の表面（すなわちｐ型ウエル５およびｎ型ウエル６の表面）上にゲート絶縁膜７を形成する。ゲート絶縁膜７は、例えば薄い酸化シリコン膜などからなり、例えば熱酸化法などによって形成することができる。
【００３１】
次に、半導体基板１上（すなわちｐ型ウエル５およびｎ型ウエル６のゲート絶縁膜７上）に、ゲート電極形成用の導体膜として、多結晶シリコン膜のようなシリコン膜８を形成する。シリコン膜８のうちのｎチャネル型ＭＩＳＦＥＴ形成予定領域（後述するゲート電極８ａとなる領域）は、フォトレジスト膜（図示せず）をマスクとして用いてリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することなどにより、低抵抗のｎ型半導体膜（ドープトポリシリコン膜）とされている。また、シリコン膜８のうちのｐチャネル型ＭＩＳＦＥＴ形成予定領域（後述するゲート電極８ｂとなる領域）は、他のフォトレジスト膜（図示せず）をマスクとして用いてホウ素（Ｂ）などのｐ型の不純物をイオン注入することなどにより、低抵抗のｐ型半導体膜（ドープトポリシリコン膜）とされている。また、導体膜８は、成膜時にはアモルファスシリコン膜であったものを、成膜後（イオン注入後）の熱処理により多結晶シリコン膜に変えることもできる。
【００３２】
次に、図６に示されるように、シリコン膜８をフォトリソグラフィ法およびドライエッチング法を用いてパターニングすることにより、ゲート電極８ａ，８ｂを形成する。
【００３３】
ｎチャネル型ＭＩＳＦＥＴのゲート電極となるゲート電極８ａは、ｎ型の不純物を導入した多結晶シリコン（ｎ型半導体膜、ドープトポリシリコン膜）からなり、ｐ型ウエル５上にゲート絶縁膜７を介して形成される。すなわち、ゲート電極８ａは、ｐ型ウエル５のゲート絶縁膜７上に形成される。また、ｐチャネル型ＭＩＳＦＥＴのゲート電極となるゲート電極８ｂは、ｐ型の不純物を導入した多結晶シリコン（ｐ型半導体膜、ドープトポリシリコン膜）からなり、ｎ型ウエル６上にゲート絶縁膜７を介して形成される。すなわち、ゲート電極８ｂは、ｎ型ウエル６のゲート絶縁膜７上に形成される。ゲート電極８ａ，８ｂのゲート長は、必要に応じて変更できるが、例えば５０ｎｍ程度とすることができる。
【００３４】
次に、図７に示されるように、ｐ型ウエル５のゲート電極８ａの両側の領域にリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することにより、（一対の）ｎ−型半導体領域９ａを形成し、ｎ型ウエル６のゲート電極８ｂの両側の領域にホウ素（Ｂ）などのｐ型の不純物をイオン注入することにより、（一対の）ｐ−型半導体領域１０ａを形成する。ｎ−型半導体領域９ａおよびｐ−型半導体領域１０ａの深さ（接合深さ）は、例えば３０ｎｍ程度とすることができる。
【００３５】
次に、ゲート電極８ａ，８ｂの側壁上に、絶縁膜として、例えば酸化シリコンまたは窒化シリコンあるいはそれら絶縁膜の積層膜などからなる側壁スペーサまたはサイドウォール（側壁絶縁膜）１１を形成する。サイドウォール１１は、例えば、半導体基板１上に酸化シリコン膜または窒化シリコン膜あるいはそれらの積層膜を堆積し、この酸化シリコン膜または窒化シリコン膜あるいはそれらの積層膜をＲＩＥ（Reactive Ion Etching）法などにより異方性エッチングすることによって形成することができる。
【００３６】
サイドウォール１１の形成後、（一対の）ｎ＋型半導体領域９ｂ（ソース、ドレイン）を、例えば、ｐ型ウエル５のゲート電極８ａおよびサイドウォール１１の両側の領域にリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することにより形成する。また、（一対の）ｐ＋型半導体領域１０ｂ（ソース、ドレイン）を、例えば、ｎ型ウエル６のゲート電極８ｂおよびサイドウォール１１の両側の領域にホウ素（Ｂ）などのｐ型の不純物をイオン注入することにより形成する。ｎ＋型半導体領域９ｂを先に形成しても、あるいはｐ＋型半導体領域１０ｂを先に形成してもよい。イオン注入後、導入した不純物の活性化のためのアニール処理を行うこともできる。ｎ＋型半導体領域９ｂおよびｐ＋型半導体領域１０ｂの深さ（接合深さ）は、例えば８０ｎｍ程度とすることができる。
【００３７】
ｎ＋型半導体領域９ｂは、ｎ−型半導体領域９ａよりも不純物濃度が高く、ｐ＋型半導体領域１０ｂは、ｐ−型半導体領域１０ａよりも不純物濃度が高い。これにより、ｎチャネル型ＭＩＳＦＥＴのソースまたはドレインとして機能するｎ型の半導体領域（不純物拡散層）が、ｎ＋型半導体領域（不純物拡散層）９ｂおよびｎ−型半導体領域９ａにより形成され、ｐチャネル型ＭＩＳＦＥＴのソースまたはドレインとして機能するｐ型の半導体領域（不純物拡散層）が、ｐ＋型半導体領域（不純物拡散層）１０ｂおよびｐ−型半導体領域１０ａにより形成される。従って、ｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥｔのソース・ドレイン領域は、ＬＤＤ（Lightly doped Drain）構造を有している。ｎ−型半導体領域９ａは、ゲート電極８ａに対して自己整合的に形成され、ｎ＋型半導体領域９ｂは、ゲート電極８ａの側壁上に形成されたサイドウォール１１に対して自己整合的に形成され、ｐ−型半導体領域１０ａは、ゲート電極８ｂに対して自己整合的に形成され、ｐ＋型半導体領域１０ｂは、ゲート電極８ｂの側壁上に形成されたサイドウォール１１に対して自己整合的に形成される。このようにして、ｐ型ウエル５にｎチャネル型ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）Ｑｎが形成され、ｎ型ウエル６にｐチャネル型ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）Ｑｐが形成され、図７の構造が得られる。なお、ｎ＋型半導体領域９ｂは、ｎチャネル型ＭＩＳＦＥＴＱｎのソースまたはドレイン用の半導体領域とみなすことができ、ｐ＋型半導体領域１０ｂは、ｐチャネル型ＭＩＳＦＥＴＱｐのソースまたはドレイン用の半導体領域とみなすことができる。
【００３８】
次に、サリサイド（Salicide：Self Aligned Silicide）技術により、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極８ａおよびソース・ドレイン領域（ここではｎ＋型半導体領域９ｂ）の表面と、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極８ｂおよびソース・ドレイン領域（ここではｐ＋型半導体領域１０ｂ）の表面とに、低抵抗の金属シリサイド層（後述の金属シリサイド層４１に対応）を形成する。以下に、この金属シリサイド層の形成工程について説明する。
【００３９】
図９は、本実施の形態の半導体装置の製造工程の一部を示す製造プロセスフロー図であり、図７の構造が得られた後、サリサイド（Salicide：Self Aligned Silicide）プロセスによりゲート電極８ａ，８ｂ、ｎ＋型半導体領域９ｂおよびｐ＋型半導体領域１０ｂの表面に金属シリサイド層（金属・半導体反応層）を形成する工程の製造プロセスフローが示されている。図１０はシリサイド材料（金属シリサイド層４１形成用の材料膜、ここでは金属膜１２およびバリア膜１３に対応）の成膜装置の概略平面図、図１１はシリサイド材料の成膜工程図、図１２はシリサイド材料の成膜装置に備わるドライクリーニング処理用チャンバの概略断面図、図１３はシリサイド材料の成膜装置に備わるドライクリーニング処理用チャンバにおける半導体ウエハの処理工程を説明するためのチャンバの概略断面図である。図１４〜図１７は、図８に続く半導体装置の製造工程中における要部断面図である。なお、図９は、図８および図１４の工程の製造プロセスフローに対応し、図１１は図８の工程の製造プロセスフローに対応する。
【００４０】
上記のようにして図７の構造が得られた後、図８に示されるように、ゲート電極８ａ，８ｂ、ｎ＋型半導体領域９ｂおよびｐ＋型半導体領域１０ｂの表面を露出させてから、ゲート電極８ａ，８ｂ、ｎ＋型半導体領域９ｂおよびｐ＋型半導体領域１０ｂ上を含む半導体基板１の主面（全面）上に金属膜１２を、例えばスパッタリング法を用いて形成（堆積）する（図９のステップＳ１）。それから、金属膜１２上にバリア膜（第１バリア膜、応力制御膜、酸化防止膜、キャップ膜）１３を形成（堆積）する（図９のステップＳ２）。金属膜１２は、例えばニッケル（Ｎｉ）膜からなり、その厚さ（堆積膜厚）は、例えば９ｎｍ程度とすることができる。Ｎｉ（ニッケル）膜以外にも、例えばＮｉ−Ｐｔ合金膜（ＮｉとＰｔの合金膜）、Ｎｉ−Ｐｄ合金膜（ＮｉとＰｄの合金膜）、Ｎｉ−Ｙｂ合金膜（ＮｉとＹｂの合金膜）またはＮｉ−Ｅｒ合金膜（ＮｉとＥｒの合金膜）のようなニッケル合金膜などを金属膜１２として用いることができる。バリア膜１３は、例えば窒化チタン（ＴｉＮ）膜またはチタン（Ｔｉ）膜からなり、その厚さ（堆積膜厚）は、例えば１５ｎｍ程度とすることができる。バリア膜１３は、詳細は後述するが、半導体基板１に働く応力の制御や金属膜１２の酸化防止などのために金属膜１２上に設けられる。以下に、金属膜１２およびバリア膜１３の好ましい形成方法の一例について説明する。
【００４１】
金属膜１２およびバリア膜１３の成膜には、図１０に示されるシリサイド材料の成膜装置２０が用いられる。
【００４２】
図１０に示されるように、成膜装置２０は、第１搬送室２１ａと第２搬送室２１ｂの２つの搬送室が配置され、第１搬送室２１ａの周囲に開閉手段であるゲートバルブ２２を介してローダ２３、アンローダ２４および３つのチャンバ２５，２６，２７が備わり、第２搬送室２１ｂの周囲に開閉手段であるゲートバルブ２２を介して２つのチャンバ２８，２９が備わったマルチチャンバタイプである。さらに、第１搬送室２１ａと第２搬送室２１ｂとの間には２つの搬送用のチャンバ３０，３１が備わっている。第１搬送室２１ａは排気機構等により所定の真空度に保持され、その中央部には半導体ウエハＳＷを搬送するための多関節アーム構造の搬送用ロボット３２ａが設けられている。同様に、第２搬送室２１ｂは排気機構等により所定の真空度に保持され、その中央部には半導体ウエハＳＷを搬送するための多関節アーム構造の搬送用ロボット３２ｂが設けられている。
【００４３】
第１搬送室２１ａに備わるチャンバ２５，２６は相対的に高温の加熱処理を行う加熱処理用チャンバ、チャンバ２７はドライクリーニング処置用チャンバである。第２搬送室２１ｂに備わるチャンバ２８はスパッタリング法により金属膜１２（例えばニッケル膜）を成膜する成膜用チャンバ、チャンバ２９はスパッタリング法によりバリア膜１３（例えば窒化チタン膜）を成膜する成膜用チャンバである。また、バリア膜１３をプラズマＣＶＤ法で成膜する場合は、チャンバ２９はプラズマＣＶＤ法によりバリア膜１３（例えばチタン膜）を成膜する成膜用チャンバとなる。
【００４４】
第１搬送室２１ａと第２搬送室２１ｂとの間に備わるチャンバ３０，３１は第１搬送室２１ａと第２搬送室２１ｂとの間での半導体ウエハＳＷの受け渡しを行う受渡用チャンバであり、また半導体ウエハＳＷの冷却にも用いられる冷却用チャンバである。なお、成膜装置２０では、第１搬送室２１ａのみに備わるチャンバを３つとし、第２搬送室２１ｂのみに備わるチャンバを２つとしたが、これに限定されるものではなく、同じ用途のチャンバまたは他の用途のチャンバを追加することも可能である。
【００４５】
まず、ローダ２３に複数の半導体ウエハＳＷを搭載したフープ（Front Open Unified  Pod）を載せた後（図１１の工程Ｐ１）、搬送用ロボット３２ａによってフープから１枚の半導体ウエハＳＷ（上記半導体基板１に対応する）を取り出し、第１搬送室２１ａへ真空搬入する。フープは半導体ウエハＳＷのバッチ搬送用の密閉収納容器であり、通常２５枚、１２枚、６枚等のバッチ単位で半導体ウエハＳＷを収納する。フープの容器外壁は微細な通気フィルタ部を除いて機密構造になっており、塵埃はほぼ完全に排除される。従って、クラス１０００の雰囲気で搬送しても、内部はクラス１の清浄度が保てるようになっている。成膜装置２０とのドッキングは、フープの扉を成膜装置２０の内部に引き込むことによって清浄さを保持した状態で行われる。
【００４６】
次に、搬送用ロボット３２ａによって半導体ウエハＳＷを第１搬送室２１ａからドライクリーニング処理用のチャンバ２７へ真空搬送する（図１１の工程Ｐ２）。図１２にチャンバ２７の概略断面図が示されている。図１２に示されるように、チャンバ２７は主としてウエハステージ２７ａ、ウエハリフトピン２７ｂ、シャワーヘッド２７ｃおよびリモートプラズマ発生装置２７ｄによって構成される。ウエハステージ２７ａおよびウエハリフトピン２７ｂは独立した昇降機構を持ち、シャワーヘッド２７ｃと半導体ウエハＳＷとの距離および半導体ウエハＳＷとウエハステージ２７ａとの距離を任意に制御することができる。また、ウエハステージ２７ａの上方に設置されたシャワーヘッド２７ｃは常に一定温度に維持されており、その温度は例えば１８０℃である。
【００４７】
チャンバ２７へ半導体ウエハＳＷを搬入する時は、図１３（ａ）に示されるように、ウエハステージ２７ａを下降させ、ウエハリフトピン２７ｂを上昇させて、ウエハリフトピン２７ｂ上に半導体ウエハＳＷを載せる。シャワーヘッド２７ｃと半導体ウエハＳＷとの距離は、例えば１６．５±１２．７ｍｍ、半導体ウエハＳＷとウエハステージ２７ａとの距離は、例えば２５．４±１７．８ｍｍに設定される。
【００４８】
続いて半導体ウエハＳＷの主面上をドライクリーニング処理する時は、図１３（ｂ）に示されるように、ウエハステージ２７ａを上昇させ、ウエハリフトピン２７ｂを下降させて、ウエハステージ２７ａ上に半導体ウエハＳＷを載せる。シャワーヘッド２７ｃと半導体ウエハＳＷとの距離は、例えば１７．８±５．１ｍｍに設定される。
【００４９】
ドライクリーニング処理時には、リモートプラズマ発生装置２７ｄにおいて還元ガス、例えばＮＦ３ガスおよびＮＨ３ガスを添加したＡｒガスを励起させてプラズマを生成し、このプラズマをチャンバ２７内へ導入する。チャンバ２７内に導入されたプラズマをシャワーヘッド２７ｃを介して半導体ウエハＳＷの主面上に供給することにより、プラズマとシリコン（ゲート電極８ａ，８ｂを構成する多結晶シリコンとｎ＋型半導体領域９ｂおよびｐ＋型半導体領域１０ｂが形成された半導体基板１を構成する単結晶シリコン）の表面に形成された自然酸化膜との間で起きる、例えば式（１）に示す還元反応によって自然酸化膜が除去される。ドライクリーニング処理時におけるプロセス条件は、例えばシャワーヘッド温度１８０℃、ＮＦ３ガス流量１４ｓｃｃｍ、ＮＨ３ガス流量７０ｓｃｃｍ、圧力４００Ｐａ、プラズマパワー３０Ｗである。
【００５０】
ＳｉＯ２＋ＮＦ３＋ＮＨ３→ （ＮＨ４）２ＳｉＦ６＋Ｏ２            式（１）
この時、還元反応により生成された生成物（（ＮＨ４）２ＳｉＦ６）が半導体ウエハＳＷの主面上に残留する。さらに、半導体ウエハＳＷはウエハステージ２７ａ上に載せてあるだけであり、上記生成物は半導体ウエハＳＷの側面および裏面の一部にも残留する。半導体ウエハＳＷの側面および裏面の一部に残留する生成物は、半導体ウエハＳＷを他のチャンバへ搬送する場合などにおいて剥がれ、汚染や発塵の原因となる。そこで、ドライクリーニング処置に続いて、チャンバ２７内において半導体ウエハＳＷに熱処理を施すことにより、半導体ウエハＳＷの主面上に残留する生成物を除去すると同時に、半導体ウエハＳＷの側面および裏面の一部に残留する生成物を除去する。
【００５１】
続いて半導体ウエハＳＷを熱処理する時は、図１３（ｃ）に示されるように、ウエハステージ２７ａを下降させ、ウエハリフトピン２７ｂを上昇させて、半導体ウエハＳＷを温度１８０℃に設定されたシャワーヘッド２７ｃへ近づける。シャワーヘッド２７ｃと半導体ウエハＳＷとの距離は、例えば３．８±２．６ｍｍ、半導体ウエハＳＷとウエハステージ２７ａとの距離は、例えば５．９ｍｍ以上に設定される。
【００５２】
熱処理時には、シャワーヘッド２７ｃの加熱温度（１８０℃）を利用して半導体ウエハＳＷが加熱される。半導体ウエハＳＷの温度は１００から１５０℃となり、上記ドライクリーニング処置時に半導体ウエハＳＷの主面上に形成された生成物（（ＮＨ４）２ＳｉＦ６）が、例えば式（２）に示す反応によって昇華し除去される。さらに、この熱処理によって半導体ウエハＳＷの側面および裏面も加熱されて、側面および裏面の一部に残留した生成物も除去される。
【００５３】
（ＮＨ４）２ＳｉＦ６→ ＳｉＦ４＋２ＮＨ３＋２ＨＦ          式（２）
しかしながら、上記ドライクリーニング処理時に半導体ウエハＳＷに形成された生成物の組成が（ＮＨ４）２ＳｉＦ６から僅かでもずれていると、温度１００から１５０℃の熱処理では式（２）の反応が起こり難く、完全に生成物を除去することができなくなり、極微少の生成物が半導体ウエハＳＷの主面上に残留する。前述したように、半導体ウエハＳＷの主面上に微少な生成物が残留していると、その後半導体ウエハＳＷの主面上に形成される金属シリサイド層（例えばニッケルシリサイド層）の電気抵抗にばらつきが生じる。そこで、次工程において、半導体ウエハＳＷに１５０℃よりも高い温度の熱処理を施して、半導体ウエハＳＷの主面上に残留した微少の生成物を除去する。
【００５４】
次に、搬送用ロボット３２ａによって半導体ウエハＳＷをドライクリーニング処理用のチャンバ２７から加熱処理用のチャンバ２５（またはチャンバ２６）へ第１搬送室２１ａを介して真空搬送し、チャンバ２５（またはチャンバ２６）に備わるステージ上に載せる（図１１の工程Ｐ３）。チャンバ２５（またはチャンバ２６）のステージ上に半導体ウエハＳＷを載せることにより、半導体ウエハＳＷを所定の温度で加熱し、１００から１５０℃の温度では昇華せずに半導体ウエハＳＷの主面上に残留した生成物を昇華させて除去する。半導体ウエハＳＷの主面上での温度は、例えば１５０から４００℃が適切な範囲と考えられる（他の条件によってはこの範囲に限定されないことはもとよりである）。また、量産に適した範囲としては１６５から３５０℃が考えられるが、さらに１８０から２２０℃等の２００℃を中心値とする範囲が最も好適と考えられる。
【００５５】
次に、搬送用ロボット３２ａによって半導体ウエハＳＷを加熱処理用のチャンバ２５（またはチャンバ２６）から冷却・受渡用のチャンバ３０（またはチャンバ３１）へ第１搬送室２１ａを介して真空搬送し、チャンバ３０（またはチャンバ３１）に備わるステージ上に載せる（図１１の工程Ｐ４）。チャンバ３０（またはチャンバ３１）のステージ上に半導体ウエハＳＷを載せることにより、半導体ウエハＳＷは冷却される。
【００５６】
次に、搬送用ロボット３２ｂによって半導体ウエハＳＷを冷却・受渡用のチャンバ３０（またはチャンバ３１）から金属膜１２成膜用のチャンバ２８へ第２搬送室２１ｂを介して真空搬送する（図１１の工程Ｐ５）。チャンバ２８内を排気機構により所定の真空度、例えば１．３３×１０−６Ｐａ程度とした後、半導体ウエハＳＷを所定の温度に加熱し、チャンバ２８内へＡｒガスを所定の流量により導入してスパッタリング法により半導体ウエハＳＷの主面上へ金属膜１２（例えばニッケル膜）を堆積する。この金属膜１２の堆積工程が、上記ステップＳ１（図９のステップＳ１）に対応する。金属膜１２の厚さは、例えば９ｎｍであり、成膜時におけるスパッタリング条件は、例えば成膜温度４０℃、Ａｒガス流量１３ｓｃｃｍである。
【００５７】
次に、搬送用ロボット３２ｂによって半導体ウエハＳＷを金属膜１２成膜用のチャンバ２８からバリア膜１３成膜用のチャンバ２９へ第２搬送室２１ｂを介して真空搬送する（図１１の工程Ｐ６）。チャンバ２９内を排気機構により所定の真空度とした後、半導体ウエハＳＷを所定の温度に加熱し、チャンバ２９内へＡｒガスおよびＮ２ガスを所定の流量により導入してスパッタリング法により半導体ウエハＳＷの主面上へ窒化チタン膜などからなるバリア膜１３を堆積する。このバリア膜１３の堆積工程が、上記ステップＳ２（図９のステップＳ２）に対応する。バリア膜１３の厚さは、例えば１５ｎｍであり、成膜時におけるスパッタリング条件は、例えば成膜温度４０℃、Ａｒガス流量２８ｓｃｃｍ、窒素ガス流量８０ｓｃｃｍである。
【００５８】
次に、搬送用ロボット３２ｂによって半導体ウエハＳＷをバリア膜１３成膜用のチャンバ２９から冷却・受渡用のチャンバ３０（またはチャンバ３１）へ第２搬送室２１ｂを介して真空搬送する（図１１の工程Ｐ７）。
【００５９】
次に、搬送用ロボット３２ａによって半導体ウエハＳＷを冷却・受渡用のチャンバ３０（またはチャンバ３１）からアンローダ２４へ真空搬出し（図１１の工程Ｐ８）、アンローダ２４に置かれたフープへ載せる（図１１の工程Ｐ８）。
【００６０】
なお、上記ドライクリーニング処理では、リモートプラズマ発生装置２７ｄにおいて還元ガス、例えばＮＦ３ガスおよびＮＨ３ガスを添加したＡｒガス（プラズマ励起用のガスとしてはＡｒガスが多用されるが、その他の希ガスまたはそれらの混合ガスでもよい）を励起させてプラズマを生成し、このプラズマをチャンバ２７内へ導入して自然酸化膜を還元反応により除去した。他の形態として、プラズマを用いずに、ＨＦガスとＮＨ３ガスまたはＮＦ３ガスとＮＨ３ガス等の還元ガスをチャンバ２７内へ導入して自然酸化膜を還元反応により除去してもよい。
【００６１】
また、リモートプラズマ装置に限定されるものではなく、その他の特性に問題がなければ、通常のプラズマ装置を用いても問題はない。リモートプラズマは基板に損傷を与えない利点がある。
【００６２】
また、プラズマを用いて処理する場合は、上記ガスの組み合わせに限らず、窒素、水素、フッ素（これらの複合ラジカルを含む）のそれぞれのラジカルまたは反応種を生成するものであれば、特にこのプロセスに対して有害なものでなければ、その他のガスの組み合わせでもよい。すなわち、窒素、水素およびフッ素ラジカル生成ガス（混合ガス含む）とプラズマ励起ガスとその他の添加ガス等との混合ガス雰囲気を適宜用いればよい。
【００６３】
また、還元ガス等の反応ガスは上記ガスに限らず、シリコン表面の酸化膜と比較的低温で反応して気化する反応種を生成するものであればよい。
【００６４】
このようにして、金属膜１２およびバリア膜１３を形成した後、半導体基板１に第１の熱処理（アニール処理）を施す（図９のステップＳ３）。ステップＳ３の第１の熱処理は、不活性ガスまたは窒素ガス雰囲気中で行うことが好ましい。また、金属膜１２がニッケル（Ｎｉ）膜の場合には、ステップＳ３の第１の熱処理は、４００〜５００℃で行うことが好ましい。例えば、不活性ガスまたは窒素ガス雰囲気中で半導体基板１にＲＴＡ（Rapid Thermal Anneal）法を用いて温度４１０℃程度の熱処理を３０秒程度施すことにより、ステップＳ３の第１の熱処理を行うことができる。
【００６５】
ステップＳ３の第１の熱処理により、図１４に示されるように、ゲート電極８ａ，８ｂを構成する多結晶シリコン膜と金属膜１２、およびｎ＋型半導体領域９ｂおよびｐ＋型半導体領域１０ｂを構成する単結晶シリコンと金属膜１２を選択的に反応させて、金属・半導体反応層である金属シリサイド層４１を形成する。本実施の形態では、ステップＳ３の第１の熱処理により、金属膜１２を構成する金属元素Ｍのモノシリサイド（すなわちＭＳｉ）からなる金属シリサイド層４１が形成される。
【００６６】
すなわち、ステップＳ３の第１の熱処理により、金属膜１２を構成する金属元素Ｍとゲート電極８ａ，８ｂを構成する多結晶シリコンのＳｉ（シリコン）とを反応（Ｍ＋Ｓｉ→ＭＳｉ）させてゲート電極８ａ，８ｂの表面上（ゲート電極８ａ，８ｂの上層部）にＭＳｉからなる金属シリサイド層４１を形成する。また、ステップＳ３の第１の熱処理により、金属膜１２を構成する金属元素Ｍとｎ＋型半導体領域９ｂのＳｉ（シリコン）とを反応（Ｍ＋Ｓｉ→ＭＳｉ）させてｎ＋型半導体領域９ｂの表面上（ｎ＋型半導体領域９ｂの上層部）にＭＳｉからなる金属シリサイド層４１を形成する。また、ステップＳ３の第１の熱処理により、金属膜１２を構成する金属元素Ｍとｐ＋型半導体領域１０ｂのＳｉ（シリコン）とを反応（Ｍ＋Ｓｉ→ＭＳｉ）させてｐ＋型半導体領域１０ｂの表面上（ｐ＋型半導体領域１０ｂの上層部）にＭＳｉからなる金属シリサイド層４１を形成する。
【００６７】
このように、ステップＳ３の第１の熱処理で、ゲート電極８ａ，８ｂ、ｎ＋型半導体領域９ｂおよびｐ＋型半導体領域１０ｂ（を構成するシリコン）と金属膜１２を選択的に反応させて、金属シリサイド層４１を形成するが、ステップＳ３の第１の熱処理を行った段階で金属シリサイド層４１をＭＳｉ（メタルモノシリサイド）相とし、Ｍ２Ｓｉ（ダイメタルシリサイド）相やＭＳｉ２（メタルダイシリサイド）相とはしない。ここで、ＭＳｉ（メタルモノシリサイド）は、金属膜１２を構成する金属元素Ｍのモノシリサイドであり、ＭＳｉ２（メタルダイシリサイド）は、金属膜１２を構成する金属元素Ｍのダイシリサイドである。例えば、金属膜１２がニッケル（Ｎｉ）膜であった場合は、ステップＳ３の第１の熱処理を行った段階で、金属シリサイド層４１をＮｉＳｉ（ニッケルモノシリサイド）相とし、Ｎｉ２Ｓｉ（ダイニッケルシリサイド）相やＮｉＳｉ２（ニッケルダイシリサイド）相とはしない。
【００６８】
なお、本実施の形態および以下の実施の形態では、金属膜１２を構成する金属元素を化学式ではＭ、カタカナ表記では「メタル」と表記している。例えば金属膜１２がニッケル（Ｎｉ）膜である場合は、上記Ｍ（金属膜１２を構成する金属元素Ｍ）はＮｉであり、上記ＭＳｉ（メタルモノシリサイド）はＮｉＳｉ（ニッケルモノシリサイド）であり、上記Ｍ２Ｓｉ（ダイメタルシリサイド）はＮｉ２Ｓｉ（ダイニッケルシリサイド）であり、上記ＭＳｉ２（メタルダイシリサイド）はＮｉＳｉ２（ニッケルダイシリサイド）である。また、例えば金属膜１２が、Ｎｉ（ニッケル）が９９原子％でＰｔ（白金）が１原子％のＮｉ−Ｐｔ合金膜の場合は、上記Ｍ（金属膜１２を構成する金属元素Ｍ）はＮｉおよびＰｔ(但しＮｉとＰｔの組成比を勘案すると上記ＭはＮｉ０．９９Ｐｔ０．０１)であり、上記ＭＳｉはＮｉ０．９９Ｐｔ０．０１Ｓｉであり、上記Ｍ２Ｓｉは（Ｎｉ０．９９Ｐｔ０．０１）２Ｓｉであり、上記ＭＳｉ２はＮｉ０．９９Ｐｔ０．０１Ｓｉ２である。また、例えば金属膜１２が、Ｎｉ（ニッケル）が９８原子％でＰｄ（パラジウム）が２原子％のＮｉ−Ｐｄ合金膜の場合、上記Ｍ（金属膜１２を構成する金属元素Ｍ）はＮｉおよびＰｄ(但しＮｉとＰｄの組成比を勘案すると上記ＭはＮｉ０．９８Ｐｄ０．０２)であり、上記ＭＳｉはＮｉ０．９８Ｐｄ０．０２Ｓｉであり、上記Ｍ２Ｓｉは（Ｎｉ０．９８Ｐｄ０．０２）２Ｓｉであり、上記ＭＳｉ２はＮｉ０．９８Ｐｄ０．０２Ｓｉ２である。金属膜１２が他の組成の合金膜の場合も、同様に考えることができる。
【００６９】
次に、ウェット洗浄処理を行うことにより、バリア膜１３と、未反応の金属膜１２（すなわちゲート電極８ａ，８ｂ、ｎ＋型半導体領域９ｂまたはｐ＋型半導体領域１０ｂと反応しなかった金属膜１２）とを除去する（図９のステップＳ４）。この際、ゲート電極８ａ，８ｂ、ｎ＋型半導体領域９ｂおよびｐ＋型半導体領域１０ｂの表面上に金属シリサイド層４１を残存させる。ステップＳ４のウェット洗浄処理は、硫酸を用いたウェット洗浄、または硫酸と過酸化水素水とを用いたウェット洗浄などにより行うことができる。
【００７０】
次に、半導体基板１に第２の熱処理（アニール処理）を施す（図９のステップＳ５）。ステップＳ５の第２の熱処理は、不活性ガスまたは窒素ガス雰囲気中で行うことが好ましい。また、ステップＳ５の第２の熱処理は、上記ステップＳ３の第１の熱処理の熱処理温度よりも高い熱処理温度で行う。金属膜１２がニッケル（Ｎｉ）膜であった場合には、ステップＳ５の第２の熱処理は、例えば５５０℃程度とすることができる。例えば不活性ガスまたは窒素ガス雰囲気中で半導体基板１にＲＴＡ法を用いて温度５５０℃程度の熱処理を３０秒程度施すことにより、ステップＳ５の第２の熱処理を行うことができる。ステップＳ５の第２の熱処理は、金属シリサイド層４１の安定化のために行われる。
【００７１】
上記のように、ステップＳ３の第１の熱処理でＭＳｉ相の金属シリサイド層４１が形成され、この金属シリサイド層４１は、ステップＳ５の第２の熱処理を行っても、変わらずＭＳｉ相のままであるが、ステップＳ５の第２の熱処理を行うことで、金属シリサイド層４１内の組成がより均一化され、金属シリサイド層４１内の金属元素ＭとＳｉとの組成比が１：１の化学量論比により近くなり、金属シリサイド層４１を安定化できる。なお、ＭＳｉ相は、Ｍ２Ｓｉ相およびＭＳｉ２相よりも低抵抗率であり、ステップＳ５以降も（半導体装置の製造終了まで）金属シリサイド層４１は低抵抗のＭＳｉ相のまま維持され、製造された半導体装置では（例えば半導体基板１を個片化して半導体チップとなった状態でも）、金属シリサイド層４１は低抵抗のＭＳｉ相となっている。
【００７２】
このようにして、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極８ａおよびソース・ドレイン領域（ｎ＋型半導体領域９ｂ）の表面（上層部）と、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極８ｂおよびソース・ドレイン領域（ｐ＋型半導体領域１０ｂ）の表面（上層部）とに、ＭＳｉ（メタルモノシリサイド）からなる金属シリサイド層４１が形成される。また、金属膜１２の膜厚によるが、金属膜１２の膜厚が例えば９ｎｍ程度の場合、金属シリサイド層４１の膜厚は、例えば１９ｎｍ程度である。
【００７３】
次に、図１５に示されるように、半導体基板１の主面上に絶縁膜４２を形成する。すなわち、ゲート電極８ａ，８ｂを覆うように、金属シリサイド層４１上を含む半導体基板１上に絶縁膜４２を形成する。絶縁膜４２は例えば窒化シリコン膜からなり、ＣＶＤ法などにより形成することができる。それから、絶縁膜４２上に絶縁膜４２よりも厚い絶縁膜４３を形成する。絶縁膜４３は、例えばＯ３−ＴＥＯＳ酸化膜のような酸化シリコン膜などからなる。これにより、絶縁膜４２，４３からなる層間絶縁膜が形成される。その後、絶縁膜４３の表面をＣＭＰ法により研磨するなどして、絶縁膜４３の上面を平坦化する。下地段差に起因して絶縁膜４２の表面に凹凸形状が形成されていても、絶縁膜４３の表面をＣＭＰ法により研磨することにより、その表面が平坦化された層間絶縁膜を得ることができる。
【００７４】
次に、図１６に示されるように、絶縁膜４３上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして用いて、絶縁膜４３，４２をドライエッチングすることにより、絶縁膜４２，４３にコンタクトホール（貫通孔、孔）４４を形成する。この際、まず絶縁膜４２に比較して絶縁膜４３がエッチングされやすい条件で絶縁膜４３のドライエッチングを行い、絶縁膜４２をエッチングストッパ膜として機能させることで、絶縁膜４３にコンタクトホール４４を形成してから、絶縁膜４３に比較して絶縁膜４２がエッチングされやすい条件でコンタクトホール４４の底部の絶縁膜４２をドライエッチングして除去する。コンタクトホール４４の底部では、半導体基板１の主面の一部、例えばｎ＋型半導体領域９ｂおよびｐ＋型半導体領域１０ｂの表面上の金属シリサイド層４１の一部、やゲート電極８ａ，８ｂの表面上の金属シリサイド層４１の一部などが露出される。
【００７５】
次に、コンタクトホール４４内に、タングステン（Ｗ）などからなるプラグ（接続用導体部）４５を形成する。プラグ４５を形成するには、例えば、コンタクトホール４４の内部（底部および側壁上）を含む絶縁膜４３上にバリア導体膜４５ａ（例えば窒化チタン膜またはチタン膜と窒化チタン膜との積層膜）を形成する。それから、タングステン膜などからなる主導体膜４５ｂをＣＶＤ法などによってバリア導体膜４５ａ上にコンタクトホール４４を埋めるように形成し、絶縁膜４３上の不要な主導体膜４５ｂおよびバリア導体膜４５ａをＣＭＰ法またはエッチバック法などによって除去することにより、プラグ４５を形成することができる。ゲート電極８ａ，８ｂ、ｎ＋型半導体領域９ｂまたはｐ＋型半導体領域１０ｂ上に形成されたプラグ４５は、その底部でゲート電極８ａ，８ｂ、ｎ＋型半導体領域９ｂまたはｐ＋型半導体領域１０ｂの表面上の金属シリサイド層４１と接して、電気的に接続される。
【００７６】
次に、図１７に示されるように、プラグ４５が埋め込まれた絶縁膜４３上に、第１層配線として例えばタングステンなどからなる配線４６を形成する。配線４６は、絶縁膜４３上にタングステン膜などの導体膜を形成し、この導体膜をフォトリソグラフィ法およびドライエッチング法によってパターン化することにより形成することができる。配線４６は、プラグ４５を介してｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐのソースまたはドレイン用のｎ＋型半導体領域９ｂおよびｐ＋型半導体領域１０ｂやゲート電極８ａ，８ｂと電気的に接続されている。配線４６は、タングステンに限定されず種々変更可能であり、例えばアルミニウム（Ａｌ）またはアルミニウム合金などの単体膜あるいはこれらの単体膜の上下層の少なくとも一方にチタン（Ｔｉ）や窒化チタン（ＴｉＮ）などのような金属膜を形成した積層金属膜により形成しても良い。また、配線４６をダマシン法により形成した埋込配線（例えば埋込銅配線）とすることもできる。
【００７７】
次に、絶縁膜４３上に、配線４６を覆うように、絶縁膜４７が形成される。その後、コンタクトホール４４と同様にして、絶縁膜４７に配線４６の一部を露出するビアまたはスルーホールが形成され、プラグ４５や配線４６と同様にして、スルーホールを埋めるプラグや、プラグを介して配線４６に電気的に接続する第２層配線が形成されるが、ここでは図示およびその説明は省略する。第２層配線以降はダマシン法により形成した埋込配線（例えば埋込銅配線）とすることもできる。
【００７８】
次に、本実施の形態の効果について、より詳細に説明する。図１８は、比較例の半導体装置におけるＮｉＳｉ層１４１ｂの形成工程を示すプロセスフロー図であり、本実施の形態の図９に対応するものである。図１９〜図２１は、比較例の半導体装置の製造工程中の要部断面図である。図２２は、比較例の半導体装置の製造工程中の要部断面図であり、図２１に対応する工程段階のｎチャネル型ＭＩＳＦＥＴが形成された領域が示されている。
【００７９】
図１８〜図２２の比較例の半導体装置は、本実施の形態の金属シリサイド層４１に相当するＮｉＳｉ層１４１ｂが本実施の形態とは異なる工程で形成されている以外は、本実施の形態の半導体装置の同様にして製造されている。
【００８０】
比較例の半導体装置を製造するには、本実施の形態の上記図７に相当する構造が得られた後、図１９に示されるように、ゲート電極８ａ，８ｂ、ｎ＋型半導体領域９ｂおよびｐ＋型半導体領域１０ｂ上を含む半導体基板１の主面上にＮｉ膜１１２（本実施の形態の金属膜１２に相当するもの）を堆積（図１８のステップＳ１０１）させる。それから、Ｎｉ膜１１２上に窒化チタン膜１１３（本実施の形態のバリア膜１３に相当するもの）を堆積させる（図１８のステップＳ１０２）。その後、図２０に示されるように、ＲＴＡ法で３２０℃程度の熱処理を３０秒程度行うことで、ゲート電極８ａ，８ｂ、ｎ＋型半導体領域９ｂおよびｐ＋型半導体領域１０ｂ（を構成するシリコン）とＮｉ膜１１２を選択的に反応させて、ゲート電極８ａ，８ｂ、ｎ＋型半導体領域９ｂおよびｐ＋型半導体領域１０ｂの表面上にＮｉ２Ｓｉ（ダイニッケルシリサイド）層１４１ａを形成する（図１８のステップＳ１０３）。
【００８１】
次に、ウェット洗浄処理を行うことにより、窒化チタン膜１１３と、未反応のＮｉ膜１１２とを除去（図１８のステップＳ１０４）してから、ＲＴＡ法で５５０℃程度の熱処理を３０秒程度行う（図１８のステップＳ１０５）。Ｎｉ２Ｓｉ層１４１ａと、ゲート電極８ａ，８ｂ、ｎ＋型半導体領域９ｂおよびｐ＋型半導体領域１０ｂのシリコン（Ｓｉ）とを、ステップＳ１０５の熱処理で更に反応させて（Ｎｉ２Ｓｉ＋Ｓｉ→２ＮｉＳｉの反応をさせて）、図２１に示されるように、Ｎｉ２Ｓｉ相より安定で低抵抗率のＮｉＳｉ相からなるＮｉＳｉ層１４１ｂをゲート電極８ａ，８ｂ、ｎ＋型半導体領域９ｂおよびｐ＋型半導体領域１０ｂの表面上に形成する。すなわち、先のステップＳ１０３の熱処理で一旦Ｎｉ２Ｓｉ相（Ｎｉ２Ｓｉ層１４１ａ）を形成し、これをその後のステップＳ１０５の熱処理でＮｉＳｉ相（ＮｉＳｉ層１４１ｂ）に変化させる。その後、比較例の半導体装置でも、本実施の形態と同様に、絶縁膜４２，４３、コンタクトホール４４、プラグ４５、配線４６および絶縁膜４７を形成するが、ここではその図示および説明は省略する。このようにして、比較例の半導体装置が製造される。
【００８２】
コバルトシリサイド形成の場合は、Ｓｉ（シリコン）が拡散種であり、Ｃｏ膜中へＳｉが移動することによりコバルトシリサイドが形成されるのに対して、ニッケルシリサイド形成の場合は、Ｎｉ（ニッケル）が拡散種であり、シリコン領域側にＮｉ（ニッケル）が移動することによってニッケルシリサイドが形成される。
【００８３】
本発明者が、上記のようにして製造した比較例の半導体装置を丹念に調べたところ、ＮｉＳｉ層１４１ｂからチャネル部にＮｉＳｉ２（ニッケルダイシリサイド）が異常成長しやすいことが分かった。図２２では、ＮｉＳｉ２が異常成長しやすい領域を、ＮｉＳｉ２異常成長領域１４１ｃとして模式的に示してある。このようなＮｉＳｉ２異常成長領域１４１ｃの発生は、本発明者の実験（半導体装置の断面観察および断面の組成分析など）により確認された。そして、ＮｉＳｉ層１４１ｂからチャネル部にＮｉＳｉ２が異常成長していると、ＭＩＳＦＥＴのソース・ドレイン間のリーク電流の増大を招いたり、ソース・ドレイン領域の拡散抵抗の増大を招いたりすることも分かった。
【００８４】
そこで、ＮｉＳｉ層１４１ｂからチャネル部にＮｉＳｉ２が異常成長する原因を調べたところ、主に次の２つに起因していることが分かった。第１の原因は、ＮｉＳｉ層１４１ｂ形成時にシリコン領域（Ｎｉが拡散し得るシリコン領域）に圧縮応力が働いていることである。第２の原因は、ＮｉＳｉ層１４１ｂ形成時に表面（Ｎｉ２Ｓｉ層１４１ａまたはＮｉＳｉ層１４１ｂの表面）に酸素（Ｏ）が存在することである。第１の原因と第２の原因では、第１の原因の方が影響は大きい。
【００８５】
ＭＩＳＦＥＴは素子分離領域４で規定された半導体基板１の活性領域に形成されるが、第１の原因のように、ＭＩＳＦＥＴを形成する活性領域に圧縮応力が生じている状態で、Ｎｉ（ニッケル）が拡散（移動）する反応を伴う熱処理を行うと、圧縮応力がＮｉの異常拡散を助長し、ＮｉＳｉ層１４１ｂからチャネル部へのＮｉＳｉ２の異常成長が生じ易くなる。これは、半導体基板１に圧縮応力が働くと半導体基板１（活性領域）を構成するＳｉの格子間隔が小さくなり、Ｓｉより格子間隔の小さいＮｉＳｉ２の格子間隔に近づくことで、ＮｉとＳｉの格子間での置換が生じやすくなるためであると考えられる。また、第２の原因のように酸素が存在していると、酸素に起因した欠陥が増えて、ＮｉＳｉ２の異常成長を促進する。これは、生じた欠陥を通してＮｉが拡散しやすくなるためであると考えられる。
【００８６】
本実施の形態および図１８〜図２２の比較例の場合のように、半導体基板１に形成した溝４ａ内を絶縁体材料（絶縁膜４ｂ，４ｃ）で埋め込むことで素子分離領域４を形成した場合、すなわち、ＳＴＩ法により素子分離領域４を形成した場合、ＬＯＣＯＳ法により素子分離を形成した場合に比べて、素子分離領域４の間の活性領域に作用する圧縮応力が大きくなる。これは、半導体基板１に形成した溝４ａの側壁が活性領域側を押すような圧縮応力が素子分離領域４の間の活性領域に作用するためである。また、特に、溝４ａ内を埋める素子分離領域４用の絶縁体材料（ここでは絶縁膜４ｃ）がプラズマＣＶＤ法（特にＨＤＰ−ＣＶＤ法）により成膜された絶縁膜（例えば酸化シリコン膜）の場合には、Ｏ３−ＴＥＯＳ酸化膜（熱ＣＶＤ法で形成された絶縁膜）の場合などに比べて、焼き締め時の収縮が少ないため、ＭＩＳＦＥＴを形成する活性領域に素子分離領域４により働く圧縮応力が大きくなる。
【００８７】
従って、図１８〜図２２の比較例では、素子分離領域４で規定された活性領域に素子分離領域４に起因した圧縮応力が働いている状態でステップＳ１０５の熱処理を行ってＮｉ２Ｓｉ＋Ｓｉ→２ＮｉＳｉの反応を生じさせるので、上記第１の原因により、ＮｉＳｉ２の異常成長が生じ易くなる。また、図１８〜図２２の比較例では、Ｎｉ２Ｓｉ層１４１ａの表面が露出した状態でステップＳ１０５の熱処理を行ってＮｉ２Ｓｉ＋Ｓｉ→２ＮｉＳｉの反応を生じさせるので、上記第２の原因により、ＮｉＳｉ２の異常成長が生じ易くなる。
【００８８】
それに対して、本実施の形態では、上述したように、ステップＳ１としてゲート電極８ａ，８ｂ、ｎ＋型半導体領域９ｂおよびｐ＋型半導体領域１０ｂ上を含む半導体基板１の主面上に金属膜１２を堆積してから、ステップＳ２として金属膜１２上にバリア膜１３を堆積させ、それから、ステップＳ３として第１の熱処理を行う。本実施の形態では、ステップＳ３の第１の熱処理で、ゲート電極８ａ，８ｂ、ｎ＋型半導体領域９ｂおよびｐ＋型半導体領域１０ｂ（を構成するシリコン）と金属膜１２を選択的に反応させて、金属シリサイド層４１を形成するが、このステップＳ３の第１の熱処理を行った段階で、金属シリサイド層４１をＭ２Ｓｉ（ダイメタルシリサイド）相やＭＳｉ２（メタルダイシリサイド）相ではなく、ＭＳｉ（メタルモノシリサイド）相とする。例えば、金属膜１２がニッケル（Ｎｉ）膜であった場合は、ステップＳ３の第１の熱処理を行った段階で、金属シリサイド層４１を、Ｎｉ２Ｓｉ（ダイニッケルシリサイド）相やＮｉＳｉ２（ニッケルダイシリサイド）相ではなく、ＮｉＳｉ（ニッケルモノシリサイド）相とする。このため、本実施の形態では、ステップＳ３の第１の熱処理を、上記比較例のステップＳ１０３の熱処理よりも高い熱処理温度で行う。金属膜１２がニッケル（Ｎｉ）膜の場合は、ステップＳ３の第１の熱処理の熱処理温度は、４００〜５００℃の範囲内であることが好ましく、例えば４１０℃とすることができる。
【００８９】
図２３は、半導体基板にｐ＋型シリコン領域およびｎ＋型シリコン領域を形成し、その上にＮｉ膜を１０ｎｍ程度およびＴｉＮ（窒化チタン）膜を１５ｎｍ程度形成してから、熱処理によりＮｉ膜とｐ＋型シリコン領域およびｎ＋型シリコン領域とを反応させてニッケルシリサイド層を形成し、未反応Ｎｉ膜及びＴｉＮ膜を除去したときの、形成されたニッケルシリサイド層のシート抵抗の熱処理温度依存性を示すグラフである。図２３のグラフの横軸は、熱処理によりＮｉ膜とｐ＋型シリコン領域およびｎ＋型シリコン領域とを反応させるための熱処理温度に対応し、図２３のグラフの縦軸は、その熱処理によって形成されたニッケルシリサイド層のシート抵抗値に対応する。図２３の場合に行った熱処理はＲＴＡで３０秒程度である。また、図２３のグラフには、熱処理によりＮｉ膜とｐ＋型シリコン領域とを反応させて形成されたニッケルシリサイド層のシート抵抗値を白丸（ｐ＋型シリコン領域＋Ｎｉ膜）で示し、熱処理によりＮｉ膜とｎ＋型シリコン領域とを反応させて形成されたニッケルシリサイド層のシート抵抗値を黒丸（ｎ＋型シリコン領域＋Ｎｉ膜）で示してある。
【００９０】
図２３のグラフにも示されるように、ニッケルシリサイド層は、Ｎｉ２Ｓｉ（ダイニッケルシリサイド）相よりもＮｉＳｉ（ニッケルモノシリサイド）相の方が、シート抵抗が低い（Ｎｉ２Ｓｉ相だと３０Ω／□程度、ＮｉＳｉ相だと１０Ω／□程度）。図２３のグラフからも分かるように、熱処理温度が低いと、形成されるニッケルシリサイド層は高抵抗のＮｉ２Ｓｉ相であるが、熱処理温度を高くすると、形成されるニッケルシリサイド層は低抵抗のＮｉＳｉ相となる。また、熱処理によりＮｉ膜とｎ＋型シリコン領域とが反応して形成されたニッケルシリサイド層（図２３のグラフの黒丸に示されたものに対応）に比べて、熱処理によりＮｉ膜とｐ＋型シリコン領域とが反応して形成されたニッケルシリサイド層（図２３のグラフの白丸に示されたものに対応）の方が、Ｎｉ２Ｓｉ相からＮｉＳｉ相へ変化する温度が低い（すなわちより低い熱処理温度でＮｉＳｉ相が形成できる）。熱処理温度が４００℃以上であれば、ｐ＋型シリコン領域およびｎ＋型シリコン領域のいずれであっても、ＮｉＳｉ相のニッケルシリサイド層を形成することができる。
【００９１】
上記比較例では、ステップＳ１０３の熱処理でＮｉ２Ｓｉ層１４１ａを形成するため、ステップＳ１０３の熱処理温度は、ＮｉＳｉ相が形成される温度よりも低い温度、例えば３２０℃程度で行う。それに対して、本実施の形態では、ステップＳ３の第１の熱処理によりＭ２Ｓｉ相ではなくＭＳｉ相の金属シリサイド層４１を形成するため、ステップＳ３の第１の熱処理は、ＭＳｉ相を形成できる熱処理温度（ＭＳｉ相を形成できる最低熱処理温度よりも高い温度）で行う。例えば金属膜１２がニッケル（Ｎｉ）膜の場合は、図２３からも分かるように、ステップＳ３の第１の熱処理は、４００℃以上の温度で行うことが好ましく、例えば４１０℃程度で行う。これにより、ステップＳ３の第１の熱処理を行った段階で、金属シリサイド層４１をＭ２Ｓｉ（ダイメタルシリサイド）相ではなく、ＭＳｉ（メタルモノシリサイド）相とすることができる。
【００９２】
但し、ステップＳ３の第１の熱処理では、金属元素Ｍの移動を伴うＭ＋Ｓｉ→ＭＳｉの反応を生じさせており、金属元素Ｍが移動しやすい状態のため、熱処理温度が高すぎると、バリア膜１３が存在していても金属元素Ｍが過剰に拡散（移動）してしまい、ＭＳｉ２（メタルダイシリサイド）が部分的に形成されてしまう可能性がある。更に、ステップＳ３の第１の熱処理の熱処理温度が、ＭＳｉ相からＭＳｉ２相へ変化する温度よりも高いと、金属シリサイド層４１全体がＭＳｉ２相となってしまう。このため、例えば金属膜１２がニッケル（Ｎｉ）膜の場合は、ステップＳ３の第１の熱処理の熱処理温度を好ましくは５００℃以下、より好ましくは４５０℃以下とし、それによって、ＭＳｉからなる金属シリサイド層４１形成時にＭＳｉ２が形成されるのを防止することができる。従って、金属膜１２がニッケル（Ｎｉ）膜の場合は、ステップＳ３の第１の熱処理の熱処理温度は、４００〜５００℃の範囲内であることが好ましい。
【００９３】
また、本実施の形態では、バリア膜１３は、半導体基板１に引張応力を生じさせる膜である。すなわち、バリア膜１３は、膜応力（膜自身の応力）は圧縮応力（スパッタリング法で成膜した窒化チタン膜の場合で例えば２ＧＰａ(ギガパスカル)程度の圧縮応力）が働き、作用・反作用で半導体基板１（ＭＩＳＦＥＴを形成する活性領域）に引張応力を生じさせる。本実施の形態では、半導体基板１の活性領域に素子分離領域４が生じさせている圧縮応力を相殺するために、半導体基板１に引張応力を生じさせるバリア膜１３を形成するので、バリア膜１３は応力制御膜（半導体基板１の活性領域の応力を制御する膜）とみなすこともできる。このような半導体基板１に引っ張り応力を生じさせる膜（ここではバリア膜１３）として好ましいのは、窒化チタン（ＴｉＮ）膜またはチタン（Ｔｉ）膜である。
【００９４】
また、バリア膜１３が半導体基板１に生じさせる応力の方向や大きさは、膜の材料だけでなく成膜法にも依存する。バリア膜１３が窒化チタン（ＴｉＮ）膜の場合、プラズマＣＶＤ法で成膜すると、バリア膜１３が半導体基板１に圧縮応力を生じさせる膜となる可能性があるが、スパッタリング法（ＰＶＤ法：Physical Vapor Deposition）で成膜することで、バリア膜１３を半導体基板１に引張応力を生じさせる膜とすることができる。一方、バリア膜１３がチタン（Ｔｉ）膜の場合、スパッタリング法で成膜すると、バリア膜１３が半導体基板１に圧縮応力を生じさせる膜となる可能性があるが、プラズマＣＶＤ法で成膜することで、バリア膜１３を半導体基板１に引張応力を生じさせる膜とすることができる。このため、バリア膜１３が窒化チタン（ＴｉＮ）膜の場合は、スパッタリング法（ＰＶＤ法）で形成することが好ましく、バリア膜１３がチタン（Ｔｉ）膜の場合は、プラズマＣＶＤ法で形成することが好ましい。
【００９５】
また、バリア膜１３が半導体基板１に生じさせる応力の方向や大きさは、成膜温度にも依存する。バリア膜１３がスパッタリング法（ＰＶＤ法）を用いた窒化チタン（ＴｉＮ）膜の場合は、成膜温度が低いほどバリア膜１３が半導体基板１に生じさせ得る引張応力が大きくなり、逆に成膜温度が高くなり過ぎると、バリア膜１３が半導体基板１に圧縮応力を生じさせる膜となる可能性がある。このため、バリア膜１３がスパッタリング法（ＰＶＤ法）を用いた窒化チタン（ＴｉＮ）膜の場合は、バリア膜１３の成膜温度（基板温度）は３００℃以下であることが好ましく、これにより、バリア膜１３を半導体基板１に的確に引張応力を生じさせる膜とすることができる。また、成膜温度（基板温度）は、成膜装置に冷却機構を設けることで、室温以下とすることも可能である。
【００９６】
一方、バリア膜１３がプラズマＣＶＤ法を用いたチタン（Ｔｉ）膜の場合も、成膜温度が低いほどバリア膜１３が半導体基板１に生じさせ得る引張応力が大きくなり、逆に成膜温度が高くなり過ぎると、バリア膜１３が半導体基板１に圧縮応力を生じさせる膜となる可能性がある。また、成膜温度が高すぎると、バリア膜１３成膜時に金属膜１２とゲート電極８ａ，８ｂ、ｎ＋型半導体領域９ｂおよびｐ＋型半導体領域１０ｂ（を構成するシリコン）とが過剰に反応する可能性がある。このため、バリア膜１３がプラズマＣＶＤ法を用いたチタン（Ｔｉ）膜の場合は、バリア膜１３の成膜温度（基板温度）は４５０℃以下であることが好ましい。これにより、バリア膜１３を半導体基板１に的確に引張応力を生じさせる膜とすることができるとともに、バリア膜１３成膜時に金属膜１２とゲート電極８ａ，８ｂ、ｎ＋型半導体領域９ｂおよびｐ＋型半導体領域１０ｂ（を構成するシリコン）とが過剰に反応するのを抑制または防止できる。
【００９７】
また、窒化タンタル（ＴａＮ）膜またはタンタル（Ｔａ）膜も半導体基板１に引張応力を生じさせる膜とすることができるので、バリア膜１３として用いることが可能である。但し、窒化タンタル（ＴａＮ）膜またはタンタル（Ｔａ）膜を用いた場合は、ステップＳ４のウェット洗浄処理の際にフッ酸（ＨＦ）を用いる必要が生じ、ウェット洗浄時にバリア膜１３および金属膜１２以外の部分までエッチングされてしまう可能性がある。このため、バリア膜１３としては、窒化タンタル（ＴａＮ）膜やタンタル（Ｔａ）膜よりも、ステップＳ４のウェット洗浄処理による除去が容易な窒化チタン（ＴｉＮ）膜またはチタン（Ｔｉ）膜を用いることがより好ましい。
【００９８】
また、ＳＴＩ法により形成した素子分離領域４が半導体基板１（活性領域のうちの素子分離領域４に近い領域）に作用させる圧縮応力は、ＣＢＥＤ（収束電子線回折）法を用いた測定によると、−０．０３５ＧＰａ程度であった。このため、バリア膜１３が半導体基板１に生じさせる引張応力は、０．０３５ＧＰａ（ギガパスカル）以上であればより好ましく、これにより、ステップＳ３の第１の熱処理の際に、素子分離領域４に起因した圧縮応力の影響（ＭＳｉ２の異常成長など）を、的確に防止できる。また、バリア膜１３が半導体基板１に生じさせる引張応力が、２．５ＧＰａ（ギガパスカル）以下であれば更に好ましく、バリア膜１３の成膜が容易になる。従って、バリア膜１３が半導体基板１に生じさせる引張応力は、０．０３５〜２．５ＧＰａ（ギガパスカル）程度であれば、より好ましい。但し、バリア膜１３が半導体基板１に生じさせる引張応力の上記数値（上記０．０３５ＧＰａ〜２．５ＧＰａ）は、半導体基板１単体（ゲート電極や不純物拡散層のような構成物を形成していない状態の半導体基板）の一方の主面全面上にバリア膜１３を成膜したときの、半導体基板１とバリア膜１３全体の反り量（室温での反り量）から計算した値である。なお、バリア膜１３成膜面側を上に向けた状態で半導体基板１が上に凸型に反ったときに、半導体基板１には引張応力が生じている。
【００９９】
本実施の形態とは異なり、金属膜１２上にバリア膜１３を設けることなく、ステップＳ３の第１の熱処理を行った場合、上記第１の原因のように素子分離領域４による圧縮応力に起因して、ステップＳ３の第１の熱処理時に金属シリサイド層４１からチャネル部へＭＳｉ２の異常成長が生じてしまう。それに対して、本実施の形態では、半導体基板１に引張応力を生じさせる膜であるバリア膜１３を金属膜１２上に設けた状態で、ステップＳ３の第１の熱処理を行って、金属膜１２とシリコン領域（ゲート電極８ａ，８ｂ、ｎ＋型半導体領域９ｂおよびｐ＋型半導体領域１０ｂ）とを反応させて、ＭＳｉ相の金属シリサイド層４１を形成する。半導体基板１に引張応力を生じさせるバリア膜１３が、素子分離領域４に起因した圧縮応力（ＭＩＳＦＥＴを形成する活性領域に素子分離領域４が作用させている圧縮応力）を相殺するように作用し、上記第１の原因を抑制または防止して、ステップＳ３の第１の熱処理時に金属シリサイド層４１からチャネル部へＭＳｉ２の異常成長が生じるのを抑制または防止することができる。
【０１００】
なお、上記第１の原因のようにＭＩＳＦＥＴを形成する活性領域に圧縮応力が生じている状態で、金属元素Ｍが拡散（移動）する反応を伴う熱処理を行うと、圧縮応力が金属元素Ｍの異常拡散を助長し、チャネル部へのＭＳｉ２の異常成長が生じ易くなる。しかしながら、ＭＩＳＦＥＴを形成する活性領域に引張応力が生じている状態で、金属元素Ｍが拡散（移動）する反応を伴う熱処理を行っても、金属元素Ｍの異常拡散は助長されず、チャネル部へのＭＳｉ２の異常成長は生じない。このため、素子分離領域４に起因した圧縮応力よりもバリア膜１３が作用させる引張応力が大きくなり、ＭＩＳＦＥＴを形成する活性領域に実質的に引張応力が作用している状態で、金属元素Ｍが拡散（移動）する反応を伴う熱処理を行っても、引張応力による悪影響は生じず、金属元素Ｍの異常拡散は助長されず、チャネル部へのＭＳｉ２の異常成長は生じない。このため、半導体基板１の活性領域に素子分離領域４が生じさせている圧縮応力を相殺するために、半導体基板１に引張応力を生じさせるバリア膜１３を形成するが、素子分離領域４に起因した圧縮応力よりもバリア膜１３が作用させる引張応力が大きくなり、半導体基板１の活性領域に実質的に引張応力が作用している状態となってもよい。
【０１０１】
また、本実施の形態では、バリア膜１３は、酸素（Ｏ）を透過しない（透過しにくい）膜である。すなわち、バリア膜１３は酸素透過性が無い膜である。バリア膜１３が酸素（Ｏ）の透過を防止するので、ステップＳ３の第１の熱処理によってＭＳｉからなる金属シリサイド層４１を形成する際に、金属シリサイド層４１に酸素（Ｏ）が供給されるのを防止でき、上記第２の原因を抑制または防止して、ステップＳ３の第１の熱処理時に金属シリサイド層４１からチャネル部へのＭＳｉ２の異常成長が生じるのを抑制または防止することができる。このような酸素（Ｏ）を透過しないバリア膜１３として、窒化チタン（ＴｉＮ）膜やチタン（Ｔｉ）膜は好ましい。
【０１０２】
また、バリア膜１３は、金属膜１２と反応しがたい膜であり、ステップＳ３の第１の熱処理を行っても金属膜１２と反応しない膜である。ステップＳ３の第１の熱処理でバリア膜１３が金属膜１２と反応してしまうと、金属シリサイド層４１の形成が阻害されたり、金属シリサイド層４１の組成が変動してしまう可能性がある。本実施の形態では、バリア膜１３を金属膜１２と反応しがたい膜とすることで、ステップＳ３の第１の熱処理で金属膜１２とバリア膜１３とが反応するのを防止することができ、ステップＳ３の第１の熱処理で金属シリサイド層４１を的確に形成できるようになる。このような金属膜１２と反応しがたいバリア膜１３として、窒化チタン（ＴｉＮ）膜やチタン（Ｔｉ）膜は好ましい。
【０１０３】
また、本実施の形態では、上述のように、ステップＳ３の第１の熱処理を行ってＭＳｉ相の金属シリサイド層４１を形成した後、ステップＳ４としてウェット洗浄処理を行うことによりバリア膜１３と、未反応の金属膜１２とを除去し、それから、ステップＳ５として第２の熱処理を行う。本実施の形態では、ステップＳ３の第１の熱処理を行った段階で金属シリサイド層４１は既にＭＳｉ相となっており、ステップＳ５の第２の熱処理を行っても、金属シリサイド層４１はＭＳｉ相のままであり、ステップＳ５の第２の熱処理の前後で金属シリサイド層４１の相（ＭＳｉ相）は変わらない。比較例のステップＳ１０５の熱処理とは異なり、本実施の形態のステップＳ５の第２の熱処理は、金属シリサイド層４１の相変化（Ｍ２Ｓｉ相からＭＳｉ相への相変化）のために行うのではなく、金属シリサイド層４１の安定化のために行われる安定化アニールである。ステップＳ５の第２の熱処理の後は、半導体装置の製造終了まで（例えば半導体基板１を切断して半導体チップに個片化するまで）、ステップＳ５の第２の熱処理の熱処理温度よりも高い温度に半導体基板１がならないようにする。すなわち、ステップＳ５の第２の熱処理よりも後の種々の加熱工程（例えば種々の絶縁膜や導体膜の成膜工程のように半導体基板１の加熱を伴う工程）で、半導体基板１の温度がステップＳ５の第２の熱処理の熱処理温度よりも高い温度にならないようにする。これにより、ステップＳ５よりも後の工程での熱印加（例えば種々の絶縁膜や導体膜の成膜工程）によって金属シリサイド層４１（ＭＳｉ相）を構成する金属元素Ｍが半導体基板１（ゲート電極８ａ，８ｂ、ｎ＋型半導体領域９ｂおよびｐ＋型半導体領域１０ｂ）中に拡散してＭＩＳＦＥＴの特性変動を招くのを防止することができる。
【０１０４】
また、ステップＳ３の第１の熱処理によって金属シリサイド層４１は既にＭＳｉ相となっており、他の相に変化させずに半導体装置の製造終了まで金属シリサイド層４１をＭＳｉ相に維持するので、ステップＳ５の第２の熱処理は省略することも可能であるが、金属シリサイド層４１の安定化効果や特性変動防止効果があるので、ステップＳ５の第２の熱処理は行う方が、より好ましい。
【０１０５】
本実施の形態とは異なり、上記比較例では、ステップＳ１０３の熱処理で形成されたＮｉ２Ｓｉ層１４１ａと、ゲート電極８ａ，８ｂ、ｎ＋型半導体領域９ｂおよびｐ＋型半導体領域１０ｂのシリコン（Ｓｉ）とを、ステップＳ１０５の熱処理で更に反応させて（すなわちＮｉ２Ｓｉ＋Ｓｉ→２ＮｉＳｉの反応をさせて）、ＮｉＳｉ層１４１ｂを形成している。このため、上記比較例では、素子分離領域４で規定された活性領域に素子分離領域４に起因した圧縮応力が働いている状態でステップＳ１０５の熱処理を行ってＮｉの拡散（移動）を伴うＮｉ２Ｓｉ＋Ｓｉ→２ＮｉＳｉの反応を生じさせるので、上記第１の原因により、ＮｉＳｉ２の異常成長が生じ易くなる。
【０１０６】
それに対して、本実施の形態では、素子分離領域４に起因した圧縮応力をバリア膜１３によって相殺した状態でステップＳ３の第１の熱処理を行って金属元素Ｍの拡散（移動）を伴うＭ＋Ｓｉ→ＭＳｉの反応を生じさせてＭ２Ｓｉ相ではなくＭＳｉ相からなる金属シリサイド層４１を形成しており、その後に行うステップＳ５の第２の熱処理では、Ｍ２Ｓｉ＋Ｓｉ→ＭＳｉの反応を生じさせる必要がない。上記比較例のステップＳ１０５の熱処理では、Ｎｉ２Ｓｉ＋Ｓｉ→２ＮｉＳｉの反応が生じるためＮｉがシリコン領域中に大きく拡散（移動）するのに比べて、本実施の形態のステップＳ５の第２の熱処理では、そのような反応（Ｍ２Ｓｉ＋Ｓｉ→２ＭＳｉ）が生じないため、金属シリサイド層４１中の金属元素Ｍはシリコン領域（ゲート電極８ａ，８ｂ、ｎ＋型半導体領域９ｂ及びｐ＋型半導体領域１０ｂ）中にほとんど拡散（移動）しない。金属元素Ｍの拡散（移動）が少ない熱処理では、ＭＳｉ２の異常成長は生じにくい。従って、本実施の形態では、バリア膜１３がなく素子分離領域４に起因した圧縮応力が活性領域に働いている状態でステップＳ５の第２の熱処理を行っても、金属シリサイド層４１からチャネル部へのＭＳｉ２の異常成長が生じるのを抑制または防止することができる。
【０１０７】
このように、本実施の形態では、素子分離領域４に起因した圧縮応力をバリア膜１３によって相殺した状態でステップＳ３の第１の熱処理を行うことで金属膜１２とゲート電極８ａ，８ｂ、ｎ＋型半導体領域９ｂおよびｐ＋型半導体領域１０ｂ（を構成するシリコン）とを反応させてＭＳｉ（メタルモノシリサイド）相の金属シリサイド層４１を形成しており、ステップＳ３以降、金属シリサイド層４１はＭＳｉ相のままである。このため、金属元素Ｍの拡散（移動）が多いステップＳ３の第１の熱処理は、素子分離領域４に起因した圧縮応力をバリア膜１３によって相殺した状態で行うことで、金属シリサイド層４１からチャネル部へのＭＳｉ２の異常成長がステップＳ３の第１の熱処理により生じるのを防止できる。そして、ステップＳ３以降は、金属シリサイド層４１はＭＳｉ相のままとすることで、金属シリサイド層４１からチャネル部へのＭＳｉ２の異常成長がステップＳ３以降の熱処理により生じるのを防止することができる。従って、本実施の形態では、上記図２２に示されるＮｉＳｉ２異常成長領域１４１ｃのようなＭＳｉ２の異常成長を抑制または防止することができ、これは、本発明者の実験（半導体装置の断面観察および断面の組成分析など）により確認された。また、ＭＳｉ２の異常成長に起因したＭＩＳＦＥＴのソース・ドレイン間のリーク電流の増大やソース・ドレイン領域の拡散抵抗の増大を抑制または防止することができる。従って、半導体装置の性能を向上させることができる。
【０１０８】
図２４は、本実施の形態のステップＳ１〜Ｓ５に従って形成したニッケルシリサイド層（図２４のグラフで「本実施の形態」として示されている）と上記比較例のステップＳ１０１〜Ｓ１０５に従って形成したニッケルシリサイド層（図２４のグラフで「比較例」として示されている）のシート抵抗の分布（ばらつき）を示すグラフである。なお、図２４のグラフは、ｐ＋型シリコン領域上にＮｉ膜を成膜してニッケルシリサイド層を形成した場合である。図２４のグラフの横軸はシート抵抗値に対応し、図２４のグラフの縦軸は、確率分布に対応する。
【０１０９】
図２４のグラフからも分かるように、上記比較例のステップＳ１０１〜Ｓ１０５に従って形成したニッケルシリサイド層（図２４のグラフで「比較例」として示されている）に比べて、本実施の形態のステップＳ１〜Ｓ５に従って形成したニッケルシリサイド層（図２４のグラフで「本実施の形態」として示されている）の方が、ニッケルシリサイド層のシート抵抗値のばらつきが小さい。すなわち、上記比較例のステップＳ１０１〜Ｓ１０５に従って形成したニッケルシリサイド層に比べて、本実施の形態のステップＳ１〜Ｓ５に従って形成したニッケルシリサイド層の方が、高抵抗（高シート抵抗）になってしまう割合が低い。これは、上記比較例では、ステップＳ１０５の熱処理を行った段階で、ニッケルシリサイド層（ＮｉＳｉ層１４１ｂに対応するもの）中に高抵抗のＮｉＳｉ２部分が生じてシート抵抗が高くなってしまう可能性が高いのに対して、本実施の形態では、ステップＳ５の第２の熱処理を行っても、ニッケルシリサイド層（金属シリサイド層４１に対応するもの）中に高抵抗のＮｉＳｉ２部分が生じるのが抑制または防止されるためと考えられる。
【０１１０】
このように、本実施の形態では、金属シリサイド層４１中にＭＳｉ２部分が生じるのを抑制または防止できる。このため、金属シリサイド層４１の抵抗を、低抵抗のＭＳｉ相の抵抗値にするだけでなく、各金属シリサイド層４１の抵抗のばらつきを低減できる。従って、半導体基板１に複数のＭＩＳＦＥＴを形成して各ＭＩＳＦＥＴに金属シリサイド層４１を形成した際に、各ＭＩＳＦＥＴの金属シリサイド層４１の抵抗を均一にでき、ＭＩＳＦＥＴの特性の変動を防止できる。従って、半導体装置の性能を向上させることができる。
【０１１１】
また、形成された金属シリサイド層４１の厚みが厚すぎると、リーク電流の増加を招く可能性があり、また、ＭＩＳＦＥＴの微細化にも不利となる。このため、本実施の形態では、上記比較例に比べて、金属膜１２の膜厚を薄くすることが好ましい。すなわち、本実施の形態では、ステップＳ１で形成される金属膜１２の膜厚（堆積膜厚、半導体基板１の主面に垂直な方向の厚み）は、１０ｎｍ以下であることが好ましい。また、金属膜１２が薄すぎると金属シリサイド層４１の厚みが薄くなりすぎて拡散抵抗が増大する。このため、ステップＳ１で形成される金属膜１２の膜厚（堆積膜厚、半導体基板１の主面に垂直な方向の厚み）は、３〜１０ｎｍであればより好ましく、７〜９ｎｍであれば更に好ましく、例えば９ｎｍとすることができる。
【０１１２】
また、半導体基板１表面（ゲート電極８ａ，８ｂ、ｎ＋型半導体領域９ｂおよびｐ＋型半導体領域１０ｂの表面）に自然酸化膜がある状態で金属膜１２を形成した場合、この自然酸化膜が金属膜１２とシリコン（ゲート電極８ａ，８ｂ、ｎ＋型半導体領域９ｂおよびｐ＋型半導体領域１０ｂのシリコン）との反応を阻害するように作用する。このため、半導体基板１表面に自然酸化膜がある状態で金属膜１２を形成する場合には、金属膜１２を厚く形成して金属膜１２の金属元素Ｍがシリコン領域（ゲート電極８ａ，８ｂ、ｎ＋型半導体領域９ｂおよびｐ＋型半導体領域１０ｂ）中に拡散しやすくする必要があるが、本実施の形態では、上記のように金属膜１２をあまり厚くしない方がよい。従って、本実施の形態では、半導体基板１表面（ゲート電極８ａ，８ｂ、ｎ＋型半導体領域９ｂおよびｐ＋型半導体領域１０ｂの表面）に自然酸化膜がない状態で金属膜１２を形成することが好ましい。このため、半導体基板１の主面のゲート電極８ａ，８ｂ、ｎ＋型半導体領域９ｂおよび／またはｐ＋型半導体領域１０ｂの表面をドライクリーニングする工程（上記図１１の工程Ｐ２に対応）を行い、その後、半導体基板１を大気中（酸素含有雰囲気中）にさらすことなくステップＳ１（金属膜１２の堆積工程）およびステップＳ２（バリア膜１３の堆積工程）を行うことが好ましい。これにより、自然酸化膜がない状態で金属膜１２を形成でき、金属膜１２が厚くなくとも、ＭＳｉからなる金属シリサイド層４１を的確に形成できるようになる。従って、金属シリサイド層４１の厚みが厚くなり過ぎてリーク電流が増加するのを防止することができる。また、ＭＩＳＦＥＴの微細化にも有利となる。
【０１１３】
また、本実施の形態では、上記のように、ドライクリーニング処理の工程（上記図１１の工程Ｐ２）と半導体基板１の主面上に金属膜１２を堆積する工程（図９のステップＳ１すなわち図１１の工程Ｐ２）との間に、ドライクリーニング処置時に生成された生成物を除去することを目的とした１５０〜４００℃の熱処理が半導体基板１に施されている（図１１の工程Ｐ３）。このため、半導体基板１の主面上に堆積された金属膜１２の自己整合反応（ステップＳ３の第１の熱処理によるＭ＋Ｓｉ→ＭＳｉの反応）が、上記生成物によって阻害されることがなく、ゲート電極８ａ，８ｂ、ｎ＋型半導体領域９ｂおよびｐ＋型半導体領域１０ｂの表面で均一に起こり、電気抵抗のばらつきの小さい金属シリサイド層４１を得ることができる。
【０１１４】
また、ドライクリーニング処理工程（上記図１１の工程Ｐ２）と金属膜１２堆積工程（図９のステップＳ１、図１１の工程Ｐ５）との間に、ドライクリーニング処置時に生成された生成物を除去することを目的とした熱処理が施されている（図１１の工程Ｐ３）ので、金属膜１２の自己整合反応が上記生成物によって阻害されることがなく、金属膜１２が厚くなくとも、ＭＳｉからなる金属シリサイド層４１を的確に形成できるようになる。従って、金属シリサイド層４１の厚みが厚くなり過ぎてリーク電流が増加するのを防止することができる。また、ＭＩＳＦＥＴの微細化にも有利となる。
【０１１５】
本実施の形態では、ゲート電極８ａ，８ｂ、ｎ＋型半導体領域９ｂ、ｐ＋型半導体領域１０ｂの表面に金属シリサイド層４１を形成する工程において、ドライクリーニング処置により半導体基板１の主面上に残留する生成物が１５０℃よりも高い温度の熱処理により除去されている。このため、シリコン（ゲート電極８ａを構成するｎ型多結晶シリコン、ゲート電極８ｂを構成するｐ型多結晶シリコン、ｎ＋型半導体領域９ｂ、ｐ＋型半導体領域１０ｂが形成された半導体基板１を構成する単結晶シリコン）と金属膜１２との自己整合反応が生成物により阻害されることなく均一に起こり、電気的抵抗のばらつきの小さい金属シリサイド層４１を得ることができる。
【０１１６】
また、本実施の形態では、半導体装置の製造終了（例えば半導体基板１をダイシングなどにより個片化して半導体チップを形成した段階）まで、金属シリサイド層４１は、ＭＳｉ（メタルモノシリサイド）相のままとされている。これは、製造された半導体装置において、金属シリサイド層４１を、ＭＳｉ２相およびＭ２Ｓｉ相よりも低抵抗率のＭＳｉ相とすることで、金属シリサイド層４１を低抵抗とし、コンタクト抵抗や、ソース・ドレインの拡散抵抗を低減でき、ＭＩＳＦＥＴが形成された半導体装置の性能を向上できるためである。このため、本実施の形態は、第１の条件として、ＭＳｉ２（メタルダイシリサイド）相およびＭ２Ｓｉ（ダイメタルシリサイド）相よりも、ＭＳｉ（メタルモノシリサイド）相の方が低抵抗率であるような金属シリサイドにより、金属シリサイド層４１を形成する場合に適用すれば、効果が大きい。
【０１１７】
また、本実施の形態は、ＭＳｉ２の異常成長を抑制または防止しながらＭＳｉ相の金属シリサイド層４１を形成できるので、第２の条件として、ＭＳｉ２（メタルダイシリサイド）相が存在可能なシリサイドにより、金属シリサイド層４１を形成する場合に適用すれば、効果が大きい。
【０１１８】
また、本実施の形態は、金属元素Ｍの不要（過剰）な拡散（移動）を防止してＭＳｉ２の異常成長を抑制または防止しながらＭＳｉ相の金属シリサイド層４１を形成できるので、第３の条件として、金属シリサイド形成時にＳｉ（シリコン）ではなく金属元素Ｍが拡散種となる場合に、本実施の形態を適用すれば、効果が大きい。
【０１１９】
これら第１〜第３の条件を勘案すると、金属膜１２が、Ｎｉ（ニッケル）膜、Ｎｉ−Ｐｔ（ニッケル−白金）合金膜、Ｎｉ−Ｐｄ（ニッケル−パラジウム）合金膜、Ｎｉ−Ｙｂ（ニッケル−イッテルビウム）合金膜、またはＮｉ−Ｅｒ（ニッケル−エルビウム）合金膜である場合に本実施の形態を適用すれば、効果が大きい。金属膜１２が、Ｎｉ膜、Ｎｉ−Ｐｔ合金膜、Ｎｉ−Ｐｄ合金膜、Ｎｉ−Ｙｂ合金膜、またはＮｉ−Ｅｒ合金膜であれば、金属シリサイド形成時にＳｉ（シリコン）ではなく金属元素Ｍが拡散種となり、ＭＳｉ２相が存在し、ＭＳｉ２相およびＭ２Ｓｉ相よりもＭＳｉ相の方が低抵抗率となる。但し、金属シリサイド層からチャネル部へのＭＳｉ２の異常成長の問題や、金属シリサイド層中のＭＳｉ２部分の形成による抵抗ばらつき増大の問題は、金属膜１２がＮｉ膜、Ｎｉ−Ｐｔ合金膜、Ｎｉ−Ｐｄ合金膜、Ｎｉ−Ｙｂ合金膜またはＮｉ−Ｅｒ合金膜のいずれの場合にも生じるが、特に金属膜１２がＮｉ（ニッケル）膜の場合に最も顕著に現れる。このため、金属膜１２がＮｉ（ニッケル）膜である場合に本実施の形態を適用すれば、最も効果が大きい。これは、以下の実施の形態２，３についても同様である。
【０１２０】
また、上記図２２に示されるようなＮｉＳｉ層１４１ｂからチャネル部へのＮｉＳｉ２（ニッケルダイシリサイド）異常成長領域１４１ｃは、ｐチャネル型のＭＩＳＦＥＴよりもｎチャネル型のＭＩＳＦＥＴで形成されやすい。上記図２３からも分かるように、ｎ型シリコン領域よりもｐ型シリコン領域の方が、より低い温度でＮｉとＳｉの反応が進んでおり、ｎ型シリコン領域よりもｐ型シリコン領域の方が、Ｎｉが拡散しやすいと考えられる。このため、ＮｉＳｉ２異常成長領域１４１ｃはｎ型ウエル６よりもＮｉが拡散しやすいｐ型ウエル５で生じ易い。このため、本実施の形態を適用したときの金属シリサイド層４１からチャネル部へのＭＳｉ２の異常成長を防止できる効果は、ｐチャネル型ＭＩＳＦＥＴＱｐよりもｎチャネル型ＭＩＳＦＥＴＱｎにおいて、より大きくなる。これは、以下の実施の形態２，３についても同様である。
【０１２１】
また、上記図２４に関連して説明したように、ニッケルシリサイド層のシート抵抗がばらつきやすいのは、ｎ型シリコン領域上にＮｉ膜を成膜して熱処理することでニッケルシリサイド層を形成した場合よりも、ｐ型シリコン領域上にＮｉ膜を成膜して熱処理することでニッケルシリサイド層を形成した場合である。これも、ｎ型領域よりもｐ型領域の方が、Ｎｉが拡散しやすく、ＮｉとＳｉの反応が進み易いため、形成されたＮｉＳｉ相のニッケルシリサイド層中に高抵抗のＮｉＳｉ２部分が生じやすいためと考えられる。このため、本実施の形態を適用したときの金属シリサイド層４１の抵抗のばらつきを低減できる効果は、ｎチャネル型ＭＩＳＦＥＴＱｎよりもｐチャネル型ＭＩＳＦＥＴＱｐにおいて、より大きくなる。これは、以下の実施の形態２，３についても同様である。
【０１２２】
また、本実施の形態は、素子分離領域４が半導体基板１に圧縮応力を作用させても、それが金属シリサイド層４１形成時に悪影響（例えばＭＳｉ２の異常成長）を及ぼすのを防止できる。このため、素子分離領域４が、半導体基板１（素子分離領域４で規定された活性領域であり、ＭＩＳＦＥＴが形成される活性領域）に圧縮応力を生じさせるように作用する場合に、本実施の形態を適用すれば、効果が大きい。これは、以下の実施の形態２，３についても同様である。
【０１２３】
また、素子分離用の溝４ａ内に埋め込まれた絶縁体が、主としてプラズマＣＶＤ法（特にＨＤＰ−ＣＶＤ法）で形成されている場合（すなわち絶縁膜４ｃがプラズマＣＶＤ法（特にＨＤＰ−ＣＶＤ法）で形成されている場合）、成膜した段階で緻密な膜が形成され、成膜後の焼き締め時の収縮が少ない。このため、素子分離領域４が半導体基板１（素子分離領域４で規定された活性領域）に作用させる圧縮応力が大きくなり、この圧縮応力が金属シリサイド層形成時に影響を及ぼしやすくなる。本実施の形態は、素子分離領域４が半導体基板１に作用させる圧縮応力が大きくても、それが金属シリサイド層４１形成時に悪影響（例えばＭＳｉ２の異常成長）を及ぼすのを防止できる。このため、本実施の形態は、素子分離用の溝４ａ内に埋め込まれた絶縁体（素子分離領域４を構成する絶縁体、ここでは絶縁膜４ｂ，４ｃ）が、主としてプラズマＣＶＤ法（特にＨＤＰ−ＣＶＤ法）で形成された絶縁膜（ここでは絶縁膜４ｃ）からなる場合に適用すれば、その効果は極めて大きい。これは、以下の実施の形態２，３についても同様である。
【０１２４】
また、本実施の形態では、最良の形態として、ソースまたはドレイン用の半導体領域（ｎ＋型半導体領域９ｂ、ｐ＋型半導体領域１０ｂ）とゲート電極（ゲート電極８ａ，８ｂ）との両方と金属膜１２をステップＳ３の第１の熱処理により反応させて金属シリサイド層４１を形成する場合について説明したが、ソースまたはドレイン用の半導体領域とゲート電極との一方に金属シリサイド層４１を形成する場合でも有効である。例えば、ゲート電極（ここではゲート電極８ａ，８ｂ）上には金属シリサイド層４１を形成しないが、ソースまたはドレイン用の半導体領域（ここではｎ＋型半導体領域９ｂ、ｐ＋型半導体領域１０ｂ）上には金属シリサイド層４１を形成する場合には、ソースまたはドレイン用の半導体領域上に形成された金属シリサイド層４１の抵抗のばらつきの低減効果と、チャネル領域へのＭＳｉ２の異常成長の防止効果を得ることができる。また、ゲート電極（ここではゲート電極８ａ，８ｂ）上には金属シリサイド層４１を形成するが、ソースまたはドレイン用の半導体領域（ここではｎ＋型半導体領域９ｂ、ｐ＋型半導体領域１０ｂ）上には金属シリサイド層４１を形成しない場合には、ゲート電極上に形成された金属シリサイド層４１の抵抗のばらつきの低減効果を得ることができる。すなわち、本実施の形態は、ソースまたはドレイン用の半導体領域（ここではｎ＋型半導体領域９ｂ、ｐ＋型半導体領域１０ｂ）またはゲート電極（ここではゲート電極８ａ，８ｂ）と、金属膜１２とをステップＳ３の第１の熱処理により反応させて金属シリサイド層４１を形成する場合に適用することができる。但し、ソースまたはドレイン用の半導体領域とゲート電極とのうち、少なくともソースまたはドレイン用の半導体領域（ｎ＋型半導体領域９ｂ、ｐ＋型半導体領域１０ｂ）と金属膜１２とをステップＳ３の第１の熱処理により反応させて金属シリサイド層４１を形成する場合であれば、金属シリサイド層４１の抵抗のばらつき低減効果に加えて、チャネル領域へのＭＳｉ２の異常成長防止効果を得ることができるので、より効果が大きい。これは、以下の実施の形態２，３についても同様である。
【０１２５】
また、本実施の形態では、金属膜１２を構成する金属元素Ｍ（例えばＮｉ）がソースまたはドレイン用の半導体領域（ここではｎ＋型半導体領域９ｂ、ｐ＋型半導体領域１０ｂ）に拡散してＭＳｉからなる金属シリサイド層４１を形成する。このため、半導体基板１は、シリコン（Ｓｉ）含有材料により構成されていることが好ましく、例えば単結晶シリコン、不純物をドープしたシリコン、多結晶シリコン、アモルファスシリコン、シリコンゲルマニウム（ＳｉｘＧｅ１−ｘ、ここで０＜ｘ＜１）またはＳｉＣ（シリコンカーバイト）などにより構成することができるが、単結晶シリコンであれば最も好ましい。また、ＳＯＩ（Silicon On Insulator）基板のように、絶縁基板上にシリコン（Ｓｉ）含有材料層を形成したものを半導体基板１に用いることもできる。これは、以下の実施の形態２，３についても同様である。
【０１２６】
（実施の形態２）
図２５は、本実施の形態の半導体装置の製造工程の一部を示す製造プロセスフロー図であり、上記実施の形態１の図９に対応するものである。図２５には、上記図７の構造が得られた後、サリサイドプロセスによりゲート電極８ａ，８ｂ、ｎ＋型半導体領域９ｂおよびｐ＋型半導体領域１０ｂの表面に金属シリサイド層（金属・半導体反応層）を形成する工程の製造プロセスフローが示されている。図２６〜図２９は、本実施の形態の半導体装置の製造工程中における要部断面図である。
【０１２７】
本実施の形態の半導体装置の製造工程は、上記ステップＳ４でウェット洗浄処理を行うことによりバリア膜１３と、未反応の金属膜１２とを除去する工程までは、上記実施の形態１と同様であるので、ここではその説明を省略し、上記ステップＳ４に続く工程について説明する。
【０１２８】
上記実施の形態と同様にして上記ステップＳ４までの工程を行って、上記図１４にほぼ相当する図２６の構造を得た後、図２７に示されるように、金属シリサイド層４１上を含む半導体基板１の主面（全面）上にバリア膜（第２バリア膜、応力制御膜、キャップ膜）１３ａを形成（堆積）する（図２５のステップＳ１１）。
【０１２９】
次に、上記実施の形態１と同様のステップＳ５の第２の熱処理を行う。本実施の形態では、ステップＳ５の第２の熱処理は、バリア膜１３ａが形成されている状態で行われるが、ステップＳ５の第２の熱処理の条件や役割については上記実施の形態１と同様である。
【０１３０】
従って、上記実施の形態１と同様に、本実施の形態においても、ステップＳ５の第２の熱処理は、金属シリサイド層４１の相変化（Ｍ２Ｓｉ相からＭＳｉ相への相変化）のために行うのではなく、金属シリサイド層４１の安定化のために行われる安定化アニールである。本実施の形態でも、ステップＳ５の第２の熱処理は、ステップＳ３の第１の熱処理の熱処理温度よりも高い熱処理温度で行い、例えば金属膜１２がニッケル（Ｎｉ）の場合には５５０℃程度とすることができる。また、上記実施の形態１と同様に、本実施の形態においても、ステップＳ５の第２の熱処理の後は、半導体装置の製造終了（例えば半導体基板１を切断して半導体チップに個片化する）まで、ステップＳ５の第２の熱処理の熱処理温度よりも高い温度に半導体基板１がならないようにする。
【０１３１】
ステップＳ５の第２の熱処理の後、ウェット洗浄処理などを行うことにより、図２８に示されるように、バリア膜１３ａを除去する（図２５のステップＳ１２）。この際、ゲート電極８ａ，８ｂ、ｎ＋型半導体領域９ｂおよびｐ＋型半導体領域１０ｂの表面上に金属シリサイド層４１を残存させる。ステップＳ１２のウェット洗浄処理は、硫酸を用いたウェット洗浄、または硫酸と過酸化水素水とを用いたウェット洗浄などにより行うことができる。
【０１３２】
それ以降の工程は、上記実施の形態１と同様である。すなわち、上記実施の形態１と同様にして、図２９に示されるように、絶縁膜４２および絶縁膜４３を形成し、絶縁膜４３，４２にコンタクトホール４４を形成し、コンタクトホール４４内にプラグ４５を形成し、プラグ４５が埋め込まれた絶縁膜４３上に配線４６および絶縁膜４７を形成する。
【０１３３】
バリア膜１３ａは、バリア膜１３と同様に、半導体基板１に引張応力を生じさせる膜である。このため、バリア膜１３と同様の膜を、バリア膜１３ａとして用いることができ、好ましくは、窒化チタン（ＴｉＮ）膜またはチタン（Ｔｉ）膜を用いることができる。本実施の形態では、半導体基板１の活性領域に素子分離領域４が生じさせている圧縮応力を相殺するために、半導体基板１に引張応力を生じさせるバリア膜１３ａを形成するので、バリア膜１３ａは応力制御膜（半導体基板１の活性領域の応力を制御する膜）とみなすこともできる。
【０１３４】
また、上記実施の形態１でバリア膜１３について説明したように、半導体基板１に生じさせる応力の方向や大きさは、膜の材料だけでなく成膜法にも依存するため、バリア膜１３と同様の理由により、バリア膜１３ａが窒化チタン（ＴｉＮ）膜の場合は、スパッタリング法（ＰＶＤ法）で形成することが好ましく、バリア膜１３ａがチタン（Ｔｉ）膜の場合は、プラズマＣＶＤ法で形成することが好ましい。また、バリア膜１３と同様の理由により、バリア膜１３ａがスパッタリング法（ＰＶＤ法）を用いた窒化チタン（ＴｉＮ）膜の場合は、バリア膜１３ａの成膜温度（基板温度）は３００℃以下であることが好ましく、バリア膜１３ａがプラズマＣＶＤ法を用いたチタン（Ｔｉ）膜の場合は、バリア膜１３ａの成膜温度（基板温度）は４５０℃以下であることが好ましい。
【０１３５】
また、窒化タンタル（ＴａＮ）膜またはタンタル（Ｔａ）膜も半導体基板１に引張応力を生じさせる膜とすることができるので、バリア膜１３ａとして用いることが可能である。但し、窒化タンタル（ＴａＮ）膜またはタンタル（Ｔａ）膜を用いた場合は、ステップＳ１２のウェット洗浄処理の際にフッ酸（ＨＦ）を用いる必要が生じ、ウェット洗浄時にバリア膜１３ａ以外の部分までエッチングされてしまう可能性がある。このため、バリア膜１３ａとしては、窒化タンタル（ＴａＮ）膜やタンタル（Ｔａ）膜よりも、ステップＳ１２のウェット洗浄処理による除去が容易な窒化チタン（ＴｉＮ）膜またはチタン（Ｔｉ）膜を用いることがより好ましい。また、バリア膜１３ａの引張応力の好ましい範囲も、バリア膜１３と同様である。
【０１３６】
また、バリア膜１３と同様に、バリア膜１３ａも、酸素（Ｏ）を透過しない（透過しにくい）膜である。すなわち、バリア膜１３ａは酸素透過性が無い膜である。バリア膜１３ａが酸素（Ｏ）の透過を防止するので、ステップＳ５の第２の熱処理時に、金属シリサイド層４１に酸素（Ｏ）が供給されるのを防止でき、上記第２の原因を抑制または防止して、ステップＳ５の第２の熱処理時に金属シリサイド層４１からチャネル部へのＭＳｉ２の異常成長が生じるのを更に的確に抑制または防止することができる。このような酸素（Ｏ）を透過しないバリア膜１３ａとして、窒化チタン（ＴｉＮ）膜やチタン（Ｔｉ）膜は好ましい。
【０１３７】
また、バリア膜１３ａは、金属シリサイド層４１と反応しがたい膜であり、ステップＳ５の第２の熱処理を行っても金属シリサイド層４１と反応しない膜である。ステップＳ５の第２の熱処理でバリア膜１３ａが金属シリサイド層４１と反応してしまうと、金属シリサイド層４１の組成が変動してしまう可能性があるが、本実施の形態では、バリア膜１３ａを金属シリサイド層４１と反応しがたい膜とすることで、ステップＳ５の第２の熱処理で金属シリサイド層４１とバリア膜１３ａとが反応するのを防止することができ、金属シリサイド層４１を的確に形成できるようになる。このような金属シリサイド層４１と反応しがたいバリア膜１３ａとして、窒化チタン（ＴｉＮ）膜やチタン（Ｔｉ）膜は好ましい。
【０１３８】
素子分離領域４に起因した圧縮応力をバリア膜１３によって相殺した状態でステップＳ３の第１の熱処理を行って金属元素Ｍの拡散（移動）を伴うＭ＋Ｓｉ→ＭＳｉの反応を生じさせてＭ２Ｓｉ相ではなくＭＳｉ相からなる金属シリサイド層４１を形成しており、ステップＳ５の第２の熱処理では、Ｍ２Ｓｉ＋Ｓｉ→２ＭＳｉの反応を生じさせる必要がない。このため、上記実施の形態１のように、金属シリサイド層４１の表面を露出した状態でステップＳ５の第２の熱処理を行っても、ステップＳ５の第２の熱処理では、そのような反応（Ｍ２Ｓｉ＋Ｓｉ→２ＭＳｉの反応）が生じないことから、金属シリサイド層４１中の金属元素Ｍのシリコン領域（ゲート電極８ａ，８ｂ、ｎ＋型半導体領域９ｂおよびｐ＋型半導体領域１０ｂ）への拡散（移動）は少ない。金属元素Ｍの拡散（移動）が少ない熱処理では、ＭＳｉ２の異常成長は生じにくいため、バリア膜１３ａがなく素子分離領域４に起因した圧縮応力が活性領域に働いている状態でステップＳ５の第２の熱処理を行う上記実施の形態１であっても、金属シリサイド層４１からチャネル部へのＭＳｉ２の異常成長が生じるのを抑制または防止することができる。
【０１３９】
しかしながら、半導体装置の更なる高性能化や高信頼性化を考えると、金属シリサイド層４１からチャネル部へのＭＳｉ２の異常成長は可能な限り少なくすることが望ましい。このため、本実施の形態では、バリア膜１３および金属膜１２を除去して金属シリサイド層４１の表面を露出した後、ステップＳ１１として金属シリサイド層４１上を含む半導体基板１の主面（全面）上にバリア膜１３ａを形成してから、金属シリサイド層４１がバリア膜１３ａで覆われた状態でステップＳ５の第２の熱処理を行っている。このバリア膜１３ａは、バリア膜１３同様、半導体基板１に引張応力を生じさせる膜であり、素子分離領域４に起因した圧縮応力をバリア膜１３ａによって相殺することができる。
【０１４０】
本実施の形態では、素子分離領域４に起因した圧縮応力（ＭＩＳＦＥＴを形成する活性領域に素子分離領域４が作用させている圧縮応力）を、半導体基板１に引張応力を生じさせるバリア膜１３ａによって相殺した状態でステップＳ５の第２の熱処理を行って金属シリサイド層４１を安定化させる。これにより、ステップＳ５の第２の熱処理中の金属シリサイド層４１からチャネル部へのＭＳｉ２の異常成長を圧縮応力が促進するのを、より的確に防止できる。従って、本実施の形態では、上記実施の形態１の効果を得られるのに加えて、ステップＳ５の第２の熱処理中の金属シリサイド層４１からチャネル部へのＭＳｉ２の異常成長を更に的確に防止できる。従って、半導体装置の性能や信頼性を更に向上させることができる。
【０１４１】
（実施の形態３）
図３０は、本実施の形態の半導体装置の製造工程を示す製造プロセスフロー図であり、上記実施の形態１の図９や上記実施の形態２の図２５に対応するものである。図３０には、上記図７の構造が得られた後、サリサイドプロセスによりゲート電極８ａ，８ｂ、ｎ＋型半導体領域９ｂおよびｐ＋型半導体領域１０ｂの表面に金属シリサイド層（金属・半導体反応層）を形成する工程の製造プロセスフローが示されている。図３１〜図３４は、本実施の形態の半導体装置の製造工程中における要部断面図である。
【０１４２】
本実施の形態の半導体装置の製造工程は、上記ステップＳ２でバリア膜１３を形成する工程までは、上記実施の形態１と同様であるので、ここではその説明を省略し、上記ステップＳ２に続く工程について説明する。
【０１４３】
上記実施の形態１，２と同様にして上記ステップＳ２までの工程を行って、上記図８の構造を得た後、半導体基板１に第１の熱処理（アニール処理）を施す（図３０のステップＳ３ａ）。ここで、本実施の形態のステップＳ３ａの第１の熱処理は、上記実施の形態１，２のステップＳ３の第１の熱処理の熱処理温度よりも低い温度（例えば３００〜３５０℃程度）で行う。ステップＳ３ａの第１の熱処理については、熱処理温度以外の熱処理条件（雰囲気や時間など）は、上記実施の形態１，２のステップＳ３の第１の熱処理と同様にして行うことができる。
【０１４４】
ステップＳ３ａの第１の熱処理により、図３１に示されるように、ゲート電極８ａ，８ｂを構成する多結晶シリコン膜と金属膜１２、およびｎ＋型半導体領域９ｂおよびｐ＋型半導体領域１０ｂを構成する単結晶シリコンと金属膜１２を選択的に反応させて、金属・半導体反応層である金属シリサイド層４１ａを形成する。上記実施の形態１，２では、ステップＳ３の第１の熱処理によりＭＳｉからなる金属シリサイド層４１が形成されたが、本実施の形態では、ステップＳ３ａの第１の熱処理により、Ｍ２Ｓｉ（ダイメタルシリサイド）からなる金属シリサイド層４１ａが形成される。ここで、金属膜１２を構成する金属元素をＭ（カタカナ表記では「メタル」）と表記しているのは、上記実施の形態１，２と同様である。
【０１４５】
すなわち、本実施の形態では、ステップＳ３ａの第１の熱処理により、金属膜１２を構成する金属元素Ｍとゲート電極８ａ，８ｂを構成する多結晶シリコンのＳｉ（シリコン）とを反応（２Ｍ＋Ｓｉ→Ｍ２Ｓｉ）させてゲート電極８ａ，８ｂの表面上（ゲート電極８ａ，８ｂの上層部）にＭ２Ｓｉからなる金属シリサイド層４１ａを形成する。また、ステップＳ３ａの第１の熱処理により、金属膜１２を構成する金属元素Ｍとｎ＋型半導体領域９ｂのＳｉ（シリコン）とを反応（２Ｍ＋Ｓｉ→Ｍ２Ｓｉ）させてｎ＋型半導体領域９ｂの表面上（ｎ＋型半導体領域９ｂの上層部）にＭ２Ｓｉからなる金属シリサイド層４１ａを形成する。また、ステップＳ３ａの第１の熱処理により、金属膜１２を構成する金属元素Ｍとｐ＋型半導体領域１０ｂのＳｉ（シリコン）とを反応（２Ｍ＋Ｓｉ→Ｍ２Ｓｉ）させてｐ＋型半導体領域１０ｂの表面上（ｐ＋型半導体領域１０ｂの上層部）にＭ２Ｓｉからなる金属シリサイド層４１ａを形成する。
【０１４６】
このように、上記実施の形態１，２では、ステップＳ３の第１の熱処理を行った段階で金属シリサイド層４１をＭＳｉ（メタルモノシリサイド）相としているが、本実施の形態では、ステップＳ３ａの第１の熱処理を行った段階で金属シリサイド層４１ａをＭ２Ｓｉ（ダイメタルシリサイド）相とする。例えば、金属膜１２がニッケル（Ｎｉ）膜であった場合は、ステップＳ３ａの第１の熱処理を行った段階で、金属シリサイド層４１ａをＮｉ２Ｓｉ（ダイニッケルシリサイド）相とする。
【０１４７】
次に、上記実施の形態１，２と同様のステップＳ４のウェット洗浄処理を行うことにより、バリア膜１３と、未反応の金属膜１２（すなわちゲート電極８ａ，８ｂ、ｎ＋型半導体領域９ｂまたはｐ＋型半導体領域１０ｂと反応しなかった金属膜１２）とを除去する。
【０１４８】
次に、上記実施の形態２のステップＳ１１と同様に、図３２に示されるように、金属シリサイド層４１ａ上を含む半導体基板１の主面（全面）上にバリア膜１３ａを形成（堆積）する。バリア膜１３ａの機能、材料および成膜法などについては、上記実施の形態２と同様であるので、ここではその説明は省略する。
【０１４９】
次に、半導体基板１に第２の熱処理（アニール処理）を施す（図３０のステップＳ５ａ）。ステップＳ５ａの第２の熱処理は、不活性ガスまたは窒素ガス雰囲気中で行うことが好ましい。このステップＳ５ａの第２の熱処理は、上記ステップＳ３ａの第１の熱処理の熱処理温度よりも高い熱処理温度で行い、例えば金属膜１２がニッケル（Ｎｉ）膜であった場合には５５０℃程度とすることができる。例えば、不活性ガスまたは窒素ガス雰囲気中で半導体基板１にＲＴＡ法を用いて温度５５０℃程度の熱処理を３０秒程度施すことにより、ステップＳ５ａの第２の熱処理を行うことができる。
【０１５０】
上記実施の形態１，２では、ステップＳ５の第２の熱処理は、金属シリサイド層４１の安定化のために行われ、ステップＳ５の第２の熱処理の前後で金属シリサイド層４１はＭＳｉ相のままであった。それに対して、本実施の形態では、ステップＳ３ａの熱処理で形成されたＭ２Ｓｉ相の金属シリサイド層４１ａと、ゲート電極８ａ，８ｂ、ｎ＋型半導体領域９ｂおよびｐ＋型半導体領域１０ｂのシリコン（Ｓｉ）とを、ステップＳ５ａの第２の熱処理で更に反応させて（すなわちＭ２Ｓｉ＋Ｓｉ→２ＭＳｉの反応をさせて）、図３３に示されるように、Ｍ２Ｓｉ相より安定で低抵抗率のＭＳｉ相からなる金属シリサイド層４１ｂを形成する。すなわち、先のステップＳ３ａの第１の熱処理で一旦Ｍ２Ｓｉ相（金属シリサイド層４１ａ）を形成し、これをその後のステップＳ５ａの第２の熱処理でＭＳｉ相（金属シリサイド層４１ｂ）に変化させる。なお、ＭＳｉ相は、Ｍ２Ｓｉ相およびＭＳｉ２相よりも低抵抗率であり、ステップＳ５ａ以降も（半導体装置の製造終了まで、例えば半導体基板１を切断して半導体チップに個片化するまで）金属シリサイド層４１ｂは低抵抗のＭＳｉ相のまま維持され、製造された半導体装置では（例えば半導体チップに個片化された状態でも）、金属シリサイド層４１ｂは低抵抗のＭＳｉ相となっている。
【０１５１】
このようにして、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極８ａおよびソース・ドレイン領域（ｎ＋型半導体領域９ｂ）の表面上（上層部）と、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極８ｂおよびソース・ドレイン領域（ｐ＋型半導体領域１０ｂ）の表面上（上層部）とに、ＭＳｉ（メタルモノシリサイド）からなる金属シリサイド層４１ｂが形成される。
【０１５２】
その後、上記実施の形態２と同様に、ステップＳ１２のウェット洗浄処理などを行うことにより、バリア膜１３ａを除去する。この際、ゲート電極８ａ，８ｂ、ｎ＋型半導体領域９ｂおよびｐ＋型半導体領域１０ｂの表面上に金属シリサイド層４１ｂを残存させる。
【０１５３】
それ以降の工程は、上記実施の形態１，２と同様である。すなわち、上記実施の形態１と同様にして、図３４に示されるように、絶縁膜４２および絶縁膜４３を形成し、絶縁膜４３，４２にコンタクトホール４４を形成し、コンタクトホール４４内にプラグ４５を形成し、プラグ４５が埋め込まれた絶縁膜４３上に配線４６および絶縁膜４７を形成する。
【０１５４】
本実施の形態では、半導体基板１に引張応力を生じさせる膜であるバリア膜１３を金属膜１２上に設けた状態で、ステップＳ３ａの第１の熱処理を行って、金属膜１２とシリコン領域（ゲート電極８ａ，８ｂ、ｎ＋型半導体領域９ｂおよびｐ＋型半導体領域１０ｂ）とを反応させて、Ｍ２Ｓｉ相の金属シリサイド層４１ａを形成する。半導体基板１に引張応力を生じさせるバリア膜１３が、素子分離領域４に起因した圧縮応力（ＭＩＳＦＥＴを形成する活性領域に素子分離領域４が作用させている圧縮応力）を相殺し、上記実施の形態１で説明した第１の原因を抑制または防止して、ステップＳ３ａの第１の熱処理時に金属シリサイド層４１ａからチャネル部へＭＳｉ２の異常成長が生じるのを抑制または防止することができる。
【０１５５】
また、本実施の形態では、バリア膜１３が酸素（Ｏ）の透過を防止するので、ステップＳ３ａの第１の熱処理によってＭＳｉ２からなる金属シリサイド層４１ａを形成する際に、金属シリサイド層４１ａに酸素（Ｏ）が供給されるのを防止できる。このため、上記実施の形態１で説明した第２の原因を抑制または防止して、ステップＳ３ａの第１の熱処理時に金属シリサイド層４１ａからチャネル部へのＭＳｉ２の異常成長が生じるのを抑制または防止することができる。
【０１５６】
本実施の形態では、ステップＳ５ａの第２の熱処理によってＭ２Ｓｉ＋Ｓｉ→２ＭＳｉの反応を生じさせて、Ｍ２Ｓｉ相の金属シリサイド層４１ａをＭＳｉ相の金属シリサイド層４１ｂとする。このため、ステップＳ５ａの第２の熱処理時に金属シリサイド層４１ａ中の金属元素Ｍのシリコン領域（ゲート電極８ａ，８ｂ、ｎ＋型半導体領域９ｂおよびｐ＋型半導体領域１０ｂ）への拡散（移動）が大きい。
【０１５７】
しかしながら、本実施の形態では、半導体基板１に引張応力を生じさせる膜であるバリア膜１３ａを、金属シリサイド層４１ａ上を含む半導体基板１の主面（全面）上に設けた状態で、ステップＳ５ａの第２の熱処理を行って、金属シリサイド層４１ａとシリコン領域（ゲート電極８ａ，８ｂ、ｎ＋型半導体領域９ｂおよびｐ＋型半導体領域１０ｂ）とを反応させて、ＭＳｉ相の金属シリサイド層４１ｂを形成する。このため、半導体基板１に引張応力を生じさせるバリア膜１３ａが、素子分離領域４に起因した圧縮応力（ＭＩＳＦＥＴを形成する活性領域に素子分離領域４が作用させている圧縮応力）を相殺し、上記実施の形態１で説明した第１の原因を抑制または防止して、ステップＳ５ａの第２の熱処理時に金属シリサイド層４１ｂからチャネル部へＭＳｉ２の異常成長が生じるのを抑制または防止することができる。
【０１５８】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【産業上の利用可能性】
【０１５９】
本発明は、金属シリサイド層を有する半導体素子を備えた半導体装置の製造技術に適用して有効である。
【図面の簡単な説明】
【０１６０】
【図１】本発明の一実施の形態である半導体装置の製造工程中の要部断面図である。
【図２】図１に続く半導体装置の製造工程中の要部断面図である。
【図３】図２に続く半導体装置の製造工程中の要部断面図である。
【図４】図３に続く半導体装置の製造工程中の要部断面図である。
【図５】図４に続く半導体装置の製造工程中の要部断面図である。
【図６】図５に続く半導体装置の製造工程中の要部断面図である。
【図７】図６に続く半導体装置の製造工程中の要部断面図である。
【図８】図７に続く半導体装置の製造工程中の要部断面図である。
【図９】本発明の一実施の形態である半導体装置の製造工程の一部を示す製造プロセスフロー図である。
【図１０】本発明の一実施の形態によるシリサイド材料の成膜装置の概略平面図である。
【図１１】本発明の一実施の形態によるシリサイド材料の成膜工程図である。
【図１２】本発明の一実施の形態によるシリサイド材料の成膜装置に備わるドライクリーニング処理用チャンバの概略断面図である。
【図１３】（ａ）、（ｂ）および（ｃ）は、それぞれ本発明の実施の形態１によるシリサイド材料の成膜装置に備わるドライクリーニング処理用チャンバにおける半導体ウエハの処理工程を説明するためのチャンバの概略断面図である。
【図１４】図８に続く半導体装置の製造工程中の要部断面図である。
【図１５】図１４に続く半導体装置の製造工程中の要部断面図である。
【図１６】図１５に続く半導体装置の製造工程中の要部断面図である。
【図１７】図１６に続く半導体装置の製造工程中の要部断面図である。
【図１８】比較例の半導体装置におけるＮｉＳｉ層の形成工程を示すプロセスフロー図である。
【図１９】比較例の半導体装置の製造工程中の要部断面図である。
【図２０】図１９に続く比較例の半導体装置の製造工程中の要部断面図である。
【図２１】図２０に続く比較例の半導体装置の製造工程中の要部断面図である。
【図２２】比較例の半導体装置の製造工程中の要部断面図である。
【図２３】ニッケルシリサイド層のシート抵抗の熱処理温度依存性を示すグラフである。
【図２４】ニッケルシリサイド層のシート抵抗の分布を示すグラフである。
【図２５】本発明の他の実施の形態の半導体装置の製造工程の一部を示す製造プロセスフロー図である。
【図２６】本発明の他の実施の形態の半導体装置の製造工程中の要部断面図である。
【図２７】図２６に続く半導体装置の製造工程中の要部断面図である。
【図２８】図２７に続く半導体装置の製造工程中の要部断面図である。
【図２９】図２８に続く半導体装置の製造工程中の要部断面図である。
【図３０】本発明の他の実施の形態の半導体装置の製造工程の一部を示す製造プロセスフロー図である。
【図３１】本発明の他の実施の形態の半導体装置の製造工程中の要部断面図である。
【図３２】図３１に続く半導体装置の製造工程中の要部断面図である。
【図３３】図３２に続く半導体装置の製造工程中の要部断面図である。
【図３４】図３３に続く半導体装置の製造工程中の要部断面図である。
【符号の説明】
【０１６１】
１  半導体基板
２  絶縁膜
３  絶縁膜
４  素子分離領域
４ａ  溝
４ｂ  絶縁膜
４ｃ  絶縁膜
５  ｐ型ウエル
６  ｎ型ウエル
７  ゲート絶縁膜
８  シリコン膜
８ａ，８ｂ  ゲート電極
９ａ  ｎ−型半導体領域
９ｂ  ｎ＋型半導体領域
１０ａ  ｐ−型半導体領域
１０ｂ  ｐ＋型半導体領域
１１  サイドウォール
１２  金属膜
１３，１３ａ  バリア膜
２０  成膜装置
２１ａ  第１搬送室
２１ｂ  第２搬送室
２２  ゲートバルブ
２３  ローダ
２４  アンローダ
２５，２６，２７  チャンバ
２７ａ  ウエハステージ
２７ｂ  ウエハリフトピン
２７ｃ，２７ＣＨ  シャワーヘッド
２７ｄ  リモートプラズマ発生装置
２７ｅ  シーリング
２７ｆ  シャドウリング
２７ｇ  排気室
２８，２９，３０，３１  チャンバ
３２ａ，３２ｂ  搬送用ロボット
４１，４１ａ，４１ｂ  金属シリサイド層
４２，４３  絶縁膜
４４  コンタクトホール
４５  プラグ
４５ａ  バリア導体膜
４５ｂ  主導体膜
４６  配線
４７  絶縁膜
１１２  Ｎｉ膜
１１３  窒化チタン膜
１４１ａ  Ｎｉ２Ｓｉ層
１４１ｂ  ＮｉＳｉ層
１４１ｃ  ＮｉＳｉ２異常成長領域
Ｑｎ，Ｑｐ  ＭＩＳＦＥＴ
ＳＷ  半導体ウエハ
【図１】
2008244059.tif 000003
【図２】
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【図３】
2008244059.tif 000005
【図４】
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【図５】
2008244059.tif 000007
【図６】
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【図７】
2008244059.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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