(57)【要約】【課題】誤読み出しの発生を抑止低減し、面積の増大を抑えた半導体記憶装置を提供する。【解決手段】メモリセル１０１に接続するデジット線ＤＴ／ＤＢとセンスアンプ１０４の接続・切り離しを制御するデータ線分離スイッチ１０３を備え、センス動作時、センスアンプ１０４の増幅出力のレベルに応じて、データ線分離ススイッチ１０３をオンからオフに切り替える制御を行うレベル検出回路１０６を備えている。【選択図】図１
2008108319.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルに接続するデジット線対とセンスアンプとの接続・分離を制御するデータ線分離スイッチと、
センス動作時、前記センスアンプの出力レベルに応じて前記データ線分離スイッチをオンからオフに切り替え、前記センスアンプを前記デジット線対から切り離す制御を行う制御回路と、
を備えている、ことを特徴とする半導体記憶装置。
【請求項２】
前記データ線分離スイッチは、メモリセルアレイ側の複数のデジット線対のうちカラムアドレスで選択されたデジット線対と、前記センスアンプに接続するデータ線対との接続をオン・オフ制御し、
前記制御回路は、センス動作開始時に、前記センスアンプによりセンス増幅される前記データ線対間の差電位を検出し、前記データ線対間の差電位が所定レベルを超えた場合、フィードバック信号を活性化して、前記データ線分離スイッチに供給するレベル検出回路を備え、
前記データ線分離スイッチは、前記レベル検出回路から供給される、活性化されたフィードバック信号に応答してターン・オフして、前記選択されたデジット線対と前記センスアンプに接続するデータ線対とを非接続とし、
前記センスアンプは、前記選択されたデジット線対と分離された状態で、前記データ線対の増幅を行う、ことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記センスアンプは、入力されるセンスアンプ活性制御信号を受け、活性化と非活性化が制御され、センス動作開始時には、オン状態の前記データ線分離スイッチを介して前記デジット線対に接続している前記データ線対の増幅を行い、
前記レベル検出回路は、前記センスアンプにより増幅される前記データ線対の信号を受け、いずれか一方が、プリチャージ電位から、予め定められた所定のレベルに変化したことを検出したとき、前記フィードバック信号を活性化して、前記データ線分離スイッチに供給する論理回路よりなる、ことを特徴とする請求項２記載の半導体記憶装置。
【請求項４】
メモリセルに接続するデジット線対とセンスアンプに接続するデータ線対との接続をオン・オフ制御するデータ線分離スイッチと、
前記センスアンプの前記データ線対の信号を受け、いずれか一方がプリチャージ電位から、予め定められた所定のレベルに変化したことを検出したとき、前記データ線分離スイッチをオンからオフに切り替える制御を行うレベル検出回路と、
を備え、
前記センスアンプは、センス動作開始時には、オン状態の前記データ線分離スイッチを介して前記デジット線対に接続している前記データ線対の増幅を行い、前記データ線対の信号のいずれか一方がプリチャージ電位から、予め定められた所定のレベルに変化した以降、前記選択されたデジット線対と分離された状態でセンス増幅を行う、ことを特徴とする半導体記憶装置。
【請求項５】
前記メモリセルは、スタティックランダムアクセスメモリよりなる、ことを特徴とする請求項１乃至４のいずれか一記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、特に、センスアンプの高感度化に好適な構成の半導体記憶装置に関する。
【背景技術】
【０００２】
半導体記憶装置において、データ読み出し時におけるデジット線（ビット線）の充放電による読み出し電圧を低くすることで電力損失を抑える構成として、例えば図４に示すように、センス動作時、データ線分離スイッチ１０３をオフとして、メモリセルアレイ側のデジット線対ＤＴ／ＤＢから、センスアンプ側のデータ線対ＤＬＤＴ／ＤＬＤＢを切り離し、センスアンプは、データ線対ＤＬＤＴ／ＤＬＤＢの電荷量の違いに基づき、読み出し信号を増幅する構成が、知られている。
【０００３】
より詳細には、図４（Ａ）を参照すると、デジット線対ＤＴ／ＤＢとワード線（ＷＯＲＤ１、ＷＯＲＤ２、・・・）の交差部にメモリセル１０１をそれぞれ備え、カラム選択信号によってオンとされたＹセレクタ１０２に接続するデジット線対ＤＴ／ＤＢは、データ線分離スイッチ１０３を介して、センスアンプ１０４に接続される。データ読み出し時、センスアンプ１０４で増幅されたデータ線対ＤＬＤＴ／ＤＬＤＢのデータ信号（読み出しデータ）は、出力回路１０５からデータ出力端子（不図示）に出力される。
【０００４】
図４（Ａ）に示した構成は、スタティックランダムアクセスメモリ（ＳＲＡＭ）よりなり、メモリセル１０１は、図４（Ｂ）に模式的に示すように、２つのインバータＩＮＶ１、ＩＮＶ２の入力と出力を互いに接続してなるフリップフロップよりなり、インバータＩＮＶ１、ＩＮＶ２の接続ノードと、データ線対ＤＴ／ＤＢ間には、アクセストランジスタＮＭ１、ＮＭ２がそれぞれ接続され、アクセストランジスタＮＭ１、ＮＭ２のゲートはワード線ＷＯＲＤに共通接続されている。データ読み出し時、選択ワード線に接続されたアクセストランジスタがオンし、フリップフロップの２つのノードの電位が、データ線対ＤＴ／ＤＢに伝達される。
【０００５】
再び図４（Ａ）を参照すると、センスアンプ１０４は、ラッチ型センスアンプよりなり、高電位電源にソースが接続されたＰＭＯＳトランジスタＰＭ１と、ドレインとゲートがＰＭＯＳトランジスタＰＭ１のドレインのゲートにそれぞれ接続されたＮＭＯＳトランジスタＮＭ１と、高電位電源にソースが接続されたＰＭＯＳトランジスタＰＭ２と、ドレインとゲートがＰＭＯＳトランジスタＰＭ２のドレインとゲートにそれぞれ接続されたＮＭＯＳトランジスタＮＭ２と、ＮＭＯＳトランジスタＮＭ１とＮＭ２の共通接続されたソースにドレインが接続され、ソースが低電位電源に接続され、ゲートにセンスアンプ制御信号ＳＥＳを入力とするＮＭＯＳトランジスタＮＭ３を備えている。
【０００６】
ＰＭＯＳトランジスタＰＭ１とＮＭＯＳトランジスタＮＭ１の共通ドレインはデータ線ＤＬＤＴに接続されるとともに、ＰＭＯＳトランジスタＰＭ２とＮＭＯＳトランジスタＮＭ２の共通ゲートに接続され、ＰＭＯＳトランジスタＰＭ２とＮＭＯＳトランジスタＮＭ２の共通ドレインはデータ線ＤＬＤＢに接続されるとともに、ＰＭＯＳトランジスタＰＭ１とＮＭＯＳトランジスタＮＭ１の共通ゲートに接続されている。
【０００７】
センスアンプ制御信号ＳＥＳがｈｉｇｈレベルのとき、ＮＭＯＳトランジスタＮＭ３がオンし、トランジスタＰＭ１、ＮＭ１、ＰＭ２、ＮＭ２からなるセンスアンプ１０４に電流を供給し、データ線対ＤＬＤＴ／ＤＬＤＢの信号レベルを増幅して、一方が高電位電源電圧の場合、他方を低電位電源電圧とし、２値の相補信号を出力する。
【０００８】
データ線分離スイッチ１０３は、Ｙセレクタ１０２の出力対ＹＤＴ／ＹＤＢと、データ線対ＤＬＴＤ／ＤＬＤＢ間に接続されたトランスファゲート（例えばＰＭＯＳトランジスタ）よりなり、センスアンプ制御信号ＳＥＳがｈｉｇｈレベルのとき（センスアンプ１０４が活性化時）、オフし、センスアンプ制御信号ＳＥＳがｌｏｗレベルのとき、オンする。
【０００９】
なお、図４（Ａ）では、簡単のため、メモリセルアレイの複数のデジット線対のうち一対のデジット線対ＤＴ／ＤＢのみが示されている。複数のデジット線対のＹセレクタは、共通データ線対ＹＤＴ／ＹＤＢに接続され、不図示のカラムデコーダからのカラム選択信号により、１つのＹセレクタ１０２がオンされる。Ｙセレクタ１０２がオンする期間は、通常、ワード線の活性化期間とされる。また、図４（Ａ）では、デジット線のプリチャージ回路等は示されていない。さらに、図４（Ａ）において、入力端子からの書き込みデータをラッチするラッチ回路、ラッチ回路の出力を受け、相補の書き込みデータ信号を出力対に駆動出力するライトバッファ、及び、該ライトバッファの出力対と共通データ線対を接続するライトデータバス等は省略されている。
【００１０】
図４に示した構成において、センスアンプ１０４の活性化は、データ線分離スイッチ１０３のターン・オフのタイミングと同時とされる。この場合、センスアンプ１０４の誤読出しが生じやすい。これは、メモリセルアレイ側のデジット線対ＤＴ／ＤＢと比べ、データ線対ＤＬＤＴ／ＤＬＤＢの寄生容量が小さいため、センスアンプ活性時に、データ線対ＤＬＤＴ／ＤＬＤＢの電位が逆転し、誤読出しが生じやすいことによる。例えばセンスアンプ１０４によるデータ線対ＤＬＤＴ／ＤＬＤＢの増幅が開始される前のタイミングで、データ線分離スイッチ１０３がオンからオフとされると、センスアンプ１０４のＰＭＯＳトランジスタＰＭ１とＮＭＯＳトランジスタＮＭ１の共通ドレインノードｎ１、ＰＭＯＳトランジスタＰＭ２とＮＭＯＳトランジスタＮＭ２の共通ドレインノードｎ２はフローティング状態とされ、センス動作時、ＮＭＯＳトランジスタＮＭ３がオンすると、ノードｎ１、ｎ２の一方は、その電荷が放電され、ＧＮＤ電位側に引き下げられるが、データ線対ＤＬＤＴ／ＤＬＤＢの寄生容量が小さいため、その蓄積電荷量も小であり、センスアンプ１０４を構成するトランジスタの容量成分、閾値電圧等のバラツキ等により、その電位が、逆転してしまう場合がある。例えばノードｎ１が、本来、ＧＮＤ電位とされるべきところ、ＮＭＯＳトランジスタＮＭ１がオンせず、逆に、ノードｎ２側のＮＭＯＳトランジスタＮＭ２がオンしてしまい、ノードｎ２がＧＮＤ電位、ノードｎ１が電源電位となり、誤読み出しとなる場合がある。
【００１１】
そこで、例えば特許文献１には、図５に示すように、センスアンプ活性制御信号（センスアンプ活性化信号）ＳＥＳを遅延素子１０７で遅延させたタイミングで、データ線分離スイッチ１０３をオフする構成が開示されている。センスアンプ活性制御信号ＳＥＳがｈｉｇｈレベルとなり、センスアンプ１０４によるセンス動作が行われ、ＰＭＯＳトランジスタＰＭ１とＮＭＯＳトランジスタＮＭ１の共通ドレインノードｎ１、ＰＭＯＳトランジスタＰＭ２とＮＭＯＳトランジスタＮＭ２の共通ドレインノードｎ２の電位差が大きくなった時点で、データ線分離スイッチ１０３をオフし、デジット線対ＤＴ／ＤＢと切り離すようにしている。
【００１２】
図５に示した構成は、遅延素子１０７を設けることで、センスアンプ１０４の活性化からデータ線分離スイッチ１０３のオフまでの遅延を調整しているため、回路の面積的なデメリットが生じる。例えば遅延を大きくする必要がある場合は、面積的なデメリットが大きい。また、回路設計者は、データ線分離スイッチ１０３のオンからオフへのタイミングを調整する手間、すなわち、遅延素子１０７の遅延量を調整する手間が必要となる。
【００１３】
【特許文献１】特開２００４−６２９４０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
上記した従来の半導体記憶装置は、下記記載の問題点を有している。
【００１５】
図４の構成の場合、低電圧化等に伴い、センスアンプの誤読出しが生じやすい。
【００１６】
図５の構成の場合、遅延素子を設けたことで、面積的なデメリットが生じる。また、設計者はデータ線分離のタイミングを調整する手間が必要となる。
【課題を解決するための手段】
【００１７】
本願で開示される発明は、前記課題を解決するため概略以下の構成とされる。
【００１８】
本発明の半導体記憶装置は、メモリセルに接続するデジット線対とセンスアンプとの接続・分離を制御するデータ線分離スイッチと、センス動作時、前記センスアンプの出力レベルに応じて前記データ線分離スイッチをオンからオフに切り替え、前記センスアンプを前記デジット線対から切り離す制御を行う制御回路と、を備えている。
【００１９】
本発明の半導体記憶装置において、前記データ線分離スイッチは、メモリセルアレイ側の複数のデジット線対のうちカラムアドレスで選択されたデジット線対と、前記センスアンプに接続するデータ線対との接続をオン・オフ制御する。本発明の半導体記憶装置において、前記制御回路は、センス動作開始時に、前記センスアンプによりセンス増幅される前記データ線対間の差電位を検出し、前記データ線対間の差電位が所定レベルを超えた場合、フィードバック信号を活性化して、前記データ線分離スイッチに供給するレベル検出回路を備え、前記データ線分離スイッチは、前記レベル検出回路から供給される、活性化されたフィードバック信号に応答してターン・オフして、前記選択されたデジット線対と前記センスアンプに接続するデータ線対とを分離し、以降のセンス動作では、前記センスアンプは、前記選択されたデジット線対と分離された状態で前記データ線対の増幅を行う。
【００２０】
本発明の半導体記憶装置において、前記センスアンプは、入力されるセンスアンプ活性制御信号を受け、活性化と非活性化が制御され、センス動作開始時には、オン状態の前記データ線分離スイッチを介して前記デジット線対に接続している前記データ線対の増幅を行う。前記レベル検出回路は、前記センスアンプに接続する前記データ線対の信号を受け、いずれか一方が、プリチャージ電位から、予め定められた所定のレベルに変化したことを検出したとき、前記フィードバック信号を活性化して、前記データ線分離スイッチに供給する論理回路よりなる。
【００２１】
本発明の半導体記憶装置において、メモリセルに接続するデジット線対とセンスアンプに接続するデータ線対との接続をオン・オフ制御するデータ線分離スイッチと、前記センスアンプの前記データ線対の信号を受け、いずれか一方がプリチャージ電位から、予め定められた所定のレベルに変化したことを検出したとき、前記データ線分離スイッチをオンからオフに切り替える制御を行うレベル検出回路と、を備え、前記センスアンプは、センス動作開始時には、オン状態の前記データ線分離スイッチを介して前記デジット線対に接続している前記データ線対の増幅を行い、前記データ線対の信号のいずれか一方がプリチャージ電位から、予め定められた所定のレベルに変化した以降は、前記選択されたデジット線対と分離された状態でセンス増幅を行う。
【発明の効果】
【００２２】
本発明によれば、センス動作時、センスアンプの出力レベルを検出して、センスアンプとデジット線から分離する構成としたことにより、誤読出しの発生を回避し、誤読出しを抑制低減した高感度センスアンプ回路を実現している。
【００２３】
また、本発明によれば、センスアンプをデジット線から分離するタイミングの制御を、センスアンプの出力レベルに基づき行う構成としたことにより、タイミング制御を遅延素子で行う場合の面積的なデメリットを解消し、さらに、回路設計時等において、設計者が、デジット線分離のタイミングを調整する手間を不要としている。
【発明を実施するための最良の形態】
【００２４】
上記した本発明についてさらに詳細に説述すべく添付図面を参照して説明する。
【００２５】
本発明は、センスアンプをデジット線と分離するタイミングの制御用の遅延素子を用いず、センスアンプの出力電位を検出することで、データ線分離スイッチをオンさせるタイミングを生成している。
【００２６】
より詳細には、本発明は、メモリセル（１０１）に接続するデジット線対（ＤＴ／ＤＢ）とセンスアンプのデータ線対（ＤＬＤＴ／ＤＬＤＢ）の接続・分離を制御するデータ線分離スイッチ（１０３）と、センス動作時、センスアンプ（１０４）の出力レベルに応じてデータ線分離スイッチ（１０３）をオンからオフに切り替え、センスアンプ（１０４）を、デジット線対から切り離す制御を行う回路（１０６）とを備えている。この回路（１０６）は、好ましくは、データ線対（ＤＬＤＴ／ＤＬＤＢ）を入力し、データ線対のいずれか一方が、プリチャージ電位からあらかじめ定められた所定のレベルに変化したことを検出したとき、フィードバック信号（ＦＢ）を活性化して、データ線分離スイッチ（１０３）に供給するレベル検出回路から構成される。センスアンプ（１０４）は、センス動作開始時には、オン状態のデータ線分離スイッチ（１０３）を介してデジット線対（ＤＴ／ＤＢ）に接続しているデータ線対（ＤＬＤＴ／ＤＬＤＢ）の増幅を行い、データ線対の信号のいずれか一方がプリチャージ電位から、予め定められた所定のレベルに変化した以降は、選択されたデジット線対と分離された状態で、センス増幅を行う。
【００２７】
従来回路のように、遅延素子によってタイミング調整する構成では、センスアンプの活性化のタイミングから、データ線分離スイッチのオフまでの遅延が大の場合、遅延素子の回路面積が大となるが、本発明によれば、かかる場合であっても、面積上のデメリットなしに、センスアンプとデジット線を分離するタイミングを生成することができる。以下実施例に即して説明する。
【実施例】
【００２８】
図１は、本発明の一実施例の構成を示す図である。図１において、図４（Ａ）、図５と同一又は同等の機能の要素には、同一の参照符号が付されている。メモリセル１０１は、図４（Ｂ）に示した構成とされる。なお、図１には、メモリセルアレイ内の複数のカラム（デジット線対）が記載されており、複数のデジット線対に接続する複数のＹセレクタ１０２は、不図示のカラムデコーダから供給されるカラム選択信号（ＹＳ０、・・・、ＹＳｍ）によりいずれか１つが選択される。なお、図１において、入力端子からの書き込みデータをラッチするラッチ回路、ラッチ回路の出力を受け、相補の書き込みデータ信号を出力対に駆動出力するライトバッファ、及び、該ライトバッファの出力対と共通データ線対を接続するライトデータバス等は省略されている。
【００２９】
図１を参照すると、本実施例は、センス動作時における、データ線分離スイッチ１０３のターン・オフのタイミングを制御する回路として、データ線対ＤＬＤＴ／ＤＬＤＢの信号電圧レベルを検出するレベル検出回路１０６を備えている。レベル検出回路１０６は、センス動作開始時、センスアンプ１０４の増幅作用により、データ線対ＤＬＤＴ／ＤＬＤＢの差電位が所定のレベルにまで開いたことを検出すると、データ線分離スイッチ１０３をオフするためのフィードバック信号ＦＢを出力する。
【００３０】
デジット線ＤＴと電源間、デジット線ＤＢと電源間に接続され、プリチャージ制御信号ＰＲＥをゲートに入力するＰＭＯＳトランジスタＰＭ３、ＰＭ４は、デジット線対ＤＴ／ＤＢのプリチャージ用のトランジスタである。データ線対ＤＬＤＴと電源間、データ線ＤＬＤＢと電源間に接続され、プリチャージ制御信号ＰＲＥをゲートに入力するＰＭＯＳトランジスタＰＭ５、ＰＭ６は、データ線対ＤＬＤＴ／ＤＬＤＢのプリチャージ用のトランジスタである。リードアクセスに先立ち、プリチャージ制御信号ＰＲＥがｌｏｗレベルとされ、デジット線対ＤＴ／ＤＢ、データ線対ＤＬＤＴ／ＤＬＤＢは電源電位にプリチャージされる。
【００３１】
センス動作時、センスアンプ活性制御信号ＳＥＳはｈｉｇｈレベルとされ、ＮＭＯＳトランジスタＮＭ３がオンし、センスアンプ１０４が活性化される。このとき、データ線分離スイッチ１０３はオン状態とされ（信号ＦＢはｌｏｗレベル）、カラム選択信号（ＹＳ０、・・・ＹＳｍ）によってオンとされたＹセレクタ１０２に接続するデジット線対ＤＴ／ＤＢ（すなわち、カラムアドレスで選択されたデジット線対ＤＴ／ＤＢ）と、センスアンプ側のデータ線対ＤＬＤＴ／ＤＬＤＢとがそれぞれ導通する。選択されたデジット線対であるＤＴとＤＢ間には、選択ワード線に接続するメモリセルのデータに応じ、プリチャージ電位から電位差が生じ、センスアンプ１０４による差電位の増幅が開始され、一方がｈｉｇｈレベル、他方はｌｏｗレベルとされる。
【００３２】
レベル検出回路１０６は、データ線対ＤＬＤＴ／ＤＬＤＢの信号を受け、センスアンプ１０４の増幅作用によりデータ線対ＤＬＤＴ／ＤＬＤＢの一方が、プリチャージ電位から所定のレベルまで下がったことを検出すると、それまでｌｏｗレベルであったフィードバック信号ＦＢをｈｉｇｈレベルに設定する。ｈｉｇｈレベルのフィードバック信号ＦＢを受け、データ線分離スイッチ１０３は、ターン・オフする。
【００３３】
図２（Ａ）は、レベル検出回路１０６の構成の一例を示す図である。図２（Ａ）に示すように、データ線対ＤＬＤＴ／ＤＬＤＢを入力とする２入力ＮＡＮＤ回路で構成される。データ線対ＤＬＤＴ／ＤＬＤＢがともにプリチャージ電位（電源電位）のときＮＡＮＤ回路はｌｏｗレベルを出力する。データ線対ＤＬＤＴ／ＤＬＤＢの一方がｌｏｗレベルに遷移するとき、ＮＡＮＤ回路はｈｉｇｈレベルを出力する。すなわち、データ線対ＤＬＤＴ／ＤＬＤＢの一方の電位が、電源電位に対して２入力ＮＡＮＤ回路を構成するＰＭＯＳトランジスタの閾値Ｖｔｈｐよりも下がったときに、２入力ＮＡＮＤ回路はｈｉｇｈレベルを出力する。
【００３４】
２入力ＮＡＮＤ回路からなるレベル検出回路１０６からの出力であるＦＢ信号（フィードバック信号）を受けるデータ線分離スイッチ１０３は、例えば図２（Ｂ）に示すように、ＦＢ信号をゲートに入力するＰＭＯＳトランジスタＰＭ０１、ＰＭ０２よりなる。ＦＢ信号がｌｏｗレベルのとき、データ線分離スイッチ１０３のＰＭＯＳトランジスタＰＭ０１、ＰＭ０２はオンし、ＹＤＴとＤＬＤＴが接続され、ＹＤＢとＤＬＤＢが接続され、ＦＢ信号がｈｉｇｈレベルのとき、データ線分離スイッチ１０３のＰＭＯＳトランジスタＰＭ０１、ＰＭ０２はオフする。あるいは、ＰＭＯＳトランジスタのかわりに、ＦＢ信号をゲートに入力するＰＭＯＳトランジスタとＦＢの反転信号をゲートに入力するＮＭＯＳトランジスタよりなるＣＭＯＳトランスファゲートで構成してもよい。
【００３５】
本実施例の動作の一例を以下に説明する。リードアクセス時に、プリチャージ済みのデータ線対ＤＬＤＴ／ＤＬＤＢ（ともにｈｉｇｈレベル）を受けるレベル検出回路１０６（ＮＡＮＤ回路）からのＦＢ信号はｌｏｗレベルとされ、データ線分離スイッチ１０３はオン状態とされる。また、カラム選択信号ＹＳ０で選択されたＹセレクタ１０２がオンとされ、選択ワード線（例えばＷＯＲＤ１）に接続するメモリセル１０１のデータ信号が、相補のデジット線対ＤＴ／ＤＢに出力され、オン状態のＹセレクタ１０２を介して、共通データ線対ＹＤＴ、ＹＤＢに出力され、そして、オン状態のデータ線分離スイッチ１０３を介して、データ線対ＤＬＤＴ／ＤＬＤＢに伝達される。センス動作時にｈｉｇｈレベルとされるセンスアンプ制御信号ＳＥＳを受け、ＮＭＯＳトランジスタＮＭ３がオンし、センスアンプ１０４は活性化され、データ線対ＤＬＤＴ／ＤＬＤＢの信号をラッチ増幅する。
【００３６】
データ線対ＤＬＤＴ／ＤＬＤＢの信号を受けるレベル検出回路１０６の出力信号ＦＢのｌｏｗからｈｉｇｈへの変化に応答して、データ線分離スイッチ１０３はオンからオフし、これ以降、センスアンプ１０４はデジット線対から切り離された状態で、読み出しデータの増幅を行う。
【００３７】
図３は、図１の実施例の動作を波形（ＳＰＩＣＥシミュレーション結果）を示す図である。デジット線対ＤＴ／ＤＢとデータ線対ＤＬＤＴ／ＤＬＤＢが導通し、センスアンプ１０４の増幅により、データ線対の一方（この場合、ＤＬＤＴ）の立ち下がりに応答して、信号ＦＢがｈｉｇｈに立ち上がり、データ線分離スイッチ１０３がオフし、センスアンプ１０４は、デジット線ＤＴ／ＤＢから切り離された状態で、データ線対ＤＬＤＴ／ＤＬＤＢの差電位を増幅し、ＤＬＤＴをｌｏｗ、ＤＬＤＢをｈｉｇｈとする。
【００３８】
本実施例において、データ線分離スイッチ１０３がオンの状態で、すなわち、選択されたデジット線対ＤＴ／ＤＢと、データ線対ＤＬＤＴ／ＤＬＤＢとが接続された状態で、センスアンプ１０４が活性化されても、デジット線対ＤＴ／ＤＢは、その寄生容量が大きいため（データ線対ＤＬＤＴ／ＤＬＤＢの寄生容量と比べて大）、ある程度、初期差電位（図３参照：選択されたメモリセルの読み出し電位）を保つことができる。デジット線対ＤＴ／ＤＢは、センスアンプ１０４に初期差電位を印加し、この状態で、センスアンプ１０４は、データ線対ＤＬＤＴ／ＤＬＤＢの差電位の増幅を開始し、データ線対ＤＬＤＴ／ＤＬＤＢの差電位が所定レベル以上に開いたところでデジット線対ＤＴ／ＤＢと切り離される。このため、データ線対ＤＬＤＴ／ＤＬＤＢの電位が逆転する誤読出しの発生する可能性を特段に低減し、誤読出しの少ない高感度センスアンプを実現できる。さらに、データ線対ＤＬＤＴ／ＤＬＤＢの差電位が充分に増幅されたタイミングでデータ線を分離するため、消費電力も抑えられる。
【００３９】
また、本実施例においては、データ線を分離する適切なタイミングがデータ線のレベルを検出する回路１０６から自動的に生成されるため、設計者は、従来回路のように、遅延素子を用いてデータ線分離タイミングを調整する必要がない。すなわち、設計者がデータ線分離のタイミングを調整する手間が不要である。
【００４０】
さらに、本発明によれば、データ線を分離するタイミングを生成するレベル検出回路１０６は、例えば２入力ＮＡＮＤ回路として構成され、占有面積は小面積とされる。なお、レベル検出回路１０６は、ＤＬＤＴ／ＤＬＤＢをインバータ段で受けてもよく（ＯＲ回路となる）、遅延素子でタイミングを生成する場合（図５参照）と比べて、小面積で構成可能である。
【００４１】
以上、本発明を上記実施例に即して説明したが、本発明は上記実施例の構成にのみ制限されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【図面の簡単な説明】
【００４２】
【図１】本発明の一実施例の構成を示す図である。
【図２】（Ａ）と（Ｂ）は本発明の一実施例のレベル検出回路とデータ線分離スイッチの構成を示す図である。
【図３】本発明の一実施例の動作波形を示す図である。
【図４】従来の半導体記憶装置の構成を示す図である。
【図５】従来の半導体記憶装置の別の構成を示す図である。
【符号の説明】
【００４３】
１０１  メモリセル
１０２  Ｙセレクタ
１０３  データ線分離スイッチ
１０４  センスアンプ
１０５  出力回路
１０６  レベル検出回路
１０７  遅延素子
【図１】
2008108319.tif 000003
【図２】
2008108319.tif 000004
【図３】
2008108319.tif 000005
【図４】
2008108319.tif 000006
【図５】
2008108319.tif 000007
【手続補正書】
【提出日】平成19年7月13日(2007.7.13)
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図１
【補正方法】変更
【補正の内容】
【図１】
2008108319.tif 000008