(57)【要約】【課題】微細化と多値化の両立が可能な不揮発性半導体メモリ素子および不揮発性半導体メモリ装置を提供することを可能にする。【解決手段】半導体基板２と、半導体基板に離間して形成されたソース領域４ａおよびドレイン領域４ｂと、ソース領域とドレイン領域との間の半導体基板上に形成され、トンネル絶縁層６と、トンネル絶縁層上に形成され金属酸化物の抵抗変化層８と、抵抗変化層上に形成された第１電極１０とを有するゲート構造と、を備えたトランジスタ１を含んでいる。【選択図】図１
2008205191.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板に離間して形成されたソース領域およびドレイン領域と、
前記ソース領域と前記ドレイン領域との間の前記半導体基板上に形成され、トンネル絶縁層と、前記トンネル絶縁層上に形成された金属酸化物の抵抗変化層と、前記抵抗変化層上に形成された第１電極とを有するゲート構造と、
を備えたトランジスタを含むことを特徴とする不揮発性半導体メモリ素子。
【請求項２】
前記ゲート構造は、前記トンネル絶縁層と前記抵抗変化層との間に形成された第２電極を有していることを特徴とする請求項１記載の不揮発性半導体メモリ素子。
【請求項３】
前記抵抗変化層は、前記ゲート構造の第１電極と前記半導体基板との間に電圧を印加することにより抵抗を変化させて前記トランジスタのしきい値を変動させることを特徴とする請求項１または２記載の不揮発性半導体メモリ素子。
【請求項４】
前記トンネル絶縁層はシリコン酸化膜またはシリコン酸窒化膜であることを特徴とする請求項１乃至３のいずれかに記載の不揮発性半導体メモリ素子。
【請求項５】
前記トンネル絶縁層は、アルカリ土類金属、希土類金属、及びＴｉ、Ｚｒ、Ｈｆ、Ａｌの中から少なくとも１つの元素を含む酸化物または酸窒化物であることを特徴とする請求項１乃至４のいずれかに記載の不揮発性半導体メモリ素子。
【請求項６】
前記抵抗変化層は、酸素欠損型の金属酸化物であることを特徴とする請求項１乃至５のいずれかに記載の不揮発性半導体メモリ素子。
【請求項７】
前記抵抗変化層は、Ａｌ、Ｖ、Ｎｂ、Ｔａ、Ｃｒ、Ｍｏ、Ｗが３．０ａｔｏｍ％以下の量ドープされた金属酸化物であることを特徴とする請求項１乃至６のいずれかに記載の不揮発性半導体メモリ素子。
【請求項８】
マトリクス状に配置された複数の、請求項１乃至７のいずれかに記載の不揮発性半導体メモリ素子を備え、列方向の不揮発性半導体メモリ素子の前記第１電極がワード線ＷＬによって接続されて、行方向の不揮発性半導体メモリ素子は、隣接する不揮発性半導体メモリ素子のソース領域とドレイン領域とが電気的に接続されるように直列に配列されていることを特徴とする不揮発性半導体メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、金属酸化物で構成された抵抗変化層をゲート構造に有する不揮発性半導体メモリ素子および不揮発性半導体メモリ装置に関する。
【背景技術】
【０００２】
デジタルカメラや携帯オーディオなどの記録媒体に使用されているフラッシュメモリは近年大容量化と低価格化が急速に進んでいる。この大容量化と低価格化は微細化技術と多値化技術によって１チップあたりのデータ記録密度を飛躍的に向上できたことによるといっても過言ではない。しかしながら、フラッシュメモリセルが、線幅が数１０ｎｍオーダーまで微細化されると電荷蓄積層に蓄積可能な電荷量が激減し多値化が困難になると予想される。故に微細化しても多値化が可能なポストフラッシュメモリの登場が望まれている。
【０００３】
その有力な候補の一つにＲｅＲＡＭ(Resistance RAM)やＰＣＲＡＭ(Phase Change RAM)などの抵抗変化型メモリが挙げられる（例えば、非特許文献１参照）。抵抗変化型メモリのメモリセルの基本構造は電極で抵抗変化材料を挟んだ単純な２端子の抵抗変化素子である。この抵抗変化素子は抵抗値をアナログ的に任意の値に設定できることが特徴で、この抵抗値を多値化に応用できると考えられている。
【０００４】
しかしながら、ＰＣＲＡＭは抵抗変化の原理が抵抗加熱による結晶構造の相転移であるために、微細化が進むほど近接セルとの熱干渉による擾乱が起こり易く信頼性に問題が生じることが予想される。
【０００５】
これに対して、ＲｅＲＡＭは数ｎｍオーダーの極小領域でも抵抗変化でき（例えば、非特許文献２参照）、かつ熱的安定性をも備えていることから極微細化しても信頼性の高いメモリであると考えられる。
【０００６】
ＲｅＲＡＭをポストフラッシュメモリとして実用化するには微細化に適した回路構成にすることに加えて製造が容易であることが求められる。これまで提案されている回路構成（メモリアレイ）にはクロスポイント型のメモリアレイと、１つのトランジスタと１つの抵抗変化素子とを組み合わせた１Ｔ−１Ｒ型のメモリセルを有するＮＯＲ型のメモリアレイの２種類がある。
【０００７】
クロスポイント型のメモリアレイのセルのサイズは、Ｆを線幅とすると、４Ｆ２になることが特徴である（例えば、非特許文献３参照）。しかしながら、周辺セルへの擾乱対策のためにダイオードが必要であるなど製造プロセスが複雑になる。
【０００８】
一方、１Ｔ−１Ｒ型のメモリセルを備えたＮＯＲ型のメモリアレイはメモリセルの寸法が最小でも６Ｆ２になることから、微細化しても高密度化が難しいことが問題となる（例えば、特許文献１参照）。
【非特許文献１】W. W. Zhuang, et al., IEDM Tech. Dig. (2002)
【非特許文献２】K. Szot et al., Nature Materials, 51,312(2006)
【非特許文献３】I. G. Baek et al., IEDM Tech. Dig. (2005)
【特許文献１】特開２００６−１３５３３５号広報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、上記事情を考慮してなされたものであって、微細化と多値化の両立が可能な不揮発性半導体メモリ素子および不揮発性半導体メモリ装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明の第１の態様による不揮発性半導体メモリ素子は、半導体基板と、前記半導体基板に離間して形成されたソース領域およびドレイン領域と、前記ソース領域と前記ドレイン領域との間の前記半導体基板上に形成され、トンネル絶縁層と、前記トンネル絶縁層上に形成され金属酸化物の抵抗変化層と、前記抵抗変化層上に形成された第１電極とを有するゲート構造と、を備えたトランジスタを含むことを特徴とする。
【００１１】
また、本発明の第２の態様による不揮発性半導体メモリ装置は、マトリクス状に配置された複数の、請求項１乃至７のいずれかに記載の不揮発性半導体メモリ素子を備え、列方向の不揮発性半導体メモリ素子の前記第１電極がワード線ＷＬによって接続されて、行方向の不揮発性半導体メモリ素子は、隣接する不揮発性半導体メモリ素子のソース領域とドレイン領域とが電気的に接続されるように直列に配列されていることを特徴とする。
【発明の効果】
【００１２】
本発明によれば、微細化と多値化の両立が可能な不揮発性半導体メモリ素子および不揮発性半導体メモリ装置を提供することができる。
【発明を実施するための最良の形態】
【００１３】
本発明の実施形態を以下に図面を参照して詳細に説明する。
【００１４】
（第１実施形態）
本発明の第１実施形態による不揮発性半導体メモリ装置を説明する。本実施形態の不揮発性半導体メモリ装置は、複数のメモリセル（メモリ素子）を有し、各メモリセル１は、図１に示すように、半導体基板（例えば、シリコン基板）２に離間して形成されたソース領域４ａおよびドレイン領域４ｂと、ソース領域４ａとドレイン領域４ｂとの間の半導体基板２上に形成されたトンネル絶縁層６と、トンネル絶縁層６上に形成された抵抗変化層８と、抵抗変化層８上に形成された電極１０とを備えている。すなわち、本実施形態に係るメモリセル１は、ソース領域４ａおよびドレイン領域と、ソース領域４ａとドレイン領域との間の半導体基板上にトンネル絶縁層６、抵抗変化層８、および電極１０が積層されたゲート構造とを有しているトランジスタとなっている。
【００１５】
トンネル絶縁層６としては、シリコン酸化物、シリコン酸窒化物、アルミナもしくはｈｉｇｈ−ｋと呼ばれる高誘電体材料例えばＺｒ、ＨｆやＬａ等を少なくとも１つ含む酸化物が用いられる。
【００１６】
抵抗変化層８としては、金属酸化物が用いられる。電極１０としては金属もしくは半導体が用いられる。
【００１７】
次に、本実施形態の不揮発性半導体メモリ装置の動作を説明する。
【００１８】
まず、フォーミング、書き込み、消去、読み出しの４動作について説明する。
【００１９】
フォーミングは電極で金属酸化物からなる抵抗変化層にやや高めの一定電圧を印加することを意味し、メモリセルが抵抗変化型メモリとして駆動できるようにするために行う最初の動作である。この一定電圧の大きさは以下に述べる書き込み電圧と同等もしくはそれ以上の大きさであり、修復不可能な絶縁破壊まで至らない電流、電圧とする。そのためメモリセルの過電流、電圧を防ぐコンプライアンスを用いることが望ましい。
【００２０】
書き込みはメモリセルに一定電圧を印加させて、メモリセルの抵抗値が高抵抗状態（以下、ＨＲＳ(High Resistance State)とも記す）、から低抵抗状態（以下、ＬＲＳ(Low Resistance State)とも記す）に遷移させることを意味する。
【００２１】
消去は書き込みの逆でＬＲＳからＨＲＳに遷移させることを意味する。消去動作は抵抗変化型メモリがノンポーラ型もしくはバイポーラ型によって異なる。ノンポーラ型の消去は図２に示すように書き込み時よりも低い一定電圧を印加する。バイポーラ型の消去は図３に示すように書き込み時とは逆極性の一定電圧を印加する。消去時の電圧をパルス電圧にすることによってＬＲＳからＨＲＳの間の抵抗値をアナログ的に可変にすることが可能となり、多値化することができる（例えば、非特許文献１参照）。この抵抗値はパルス電圧の幅、大きさ、数で制御することができる。ノンポーラ型であるかもしくはバイポーラ型であるかは、抵抗変化層８の材料によって規定される。
【００２２】
ノンポーラ型の材料としては、ＺｒＯｘ（１＜ｘ＜２）、ＴｉＯｘ（１＜ｘ＜２）、ＨｆＯｘ（１＜ｘ＜２）、Ｖ２Ｏｙ（２＜ｙ＜５）、Ｎｂ２Ｏｙ（２＜ｙ＜５）、Ｔａ２Ｏｙ（２＜ｙ＜５）、ＮｉＯｚ（０．５＜ｚ＜１）等の酸素欠損型の金属酸化物が挙げられる。なお、ノンポーラ型の材料からなる層は、フォーミングすることによって、上記層の膜面に実質的に垂直な方向に局所的な導通路が形成される。
【００２３】
また、バイポーラ型の材料としては、ＣｕＯｚ（０．５＜ｚ＜１）、ＺｎＯｚ（０．５＜ｚ＜１）、ランタノイドとアルカリ土類金属とマンガンを含む酸化物（例えば、ＰｒｘＣａ１−ｘＭｎＯ３（０≦ｘ≦１）、ＬａｘＳｒ１−ｘＭｎＯ３（０≦ｘ≦１））、Ｔｉとアルカリ土類金属を含む酸化物（例えば、ＳｒＴｉＯ３）、Ｚｒとアルカリ土類金属を含む酸化物（例えば、ＳｒＺｒＯ３）、Ｈｆとアルカリ土類金属を含む酸化物（例えば、ＨｆＢａＯ３、ＨｆＣａＯ３、ＨｆＳｒＯ３）、ＰｂＺｒｘＴｉ１−ｘＯ、ＬａＣｏＯ３、ＬａＣａＯ３、ＳｅＦｅＯ３、ＲｕＳｒＧｄＣｕＯ、ＹＢａＣｕＯ等が挙げられる。また、バイポーラ型に用いられるこれら金属酸化物には、Ａｌ、Ｖ、Ｎｂ、Ｔａ、Ｃｒ、Ｍｏ、Ｗのいずれかの元素が３．０原子％以下添加されていてもよい。なお、これらの元素の添加量が３．０原子％を超えると、導電体となるので、好ましくはない。
【００２４】
読み出しは電圧の極性を問わず、消去よりも小さい電圧をかけることでメモリセルを流れる電流量によって抵抗値を測定することで行う。
【００２５】
フォーミング、書き込み、および消去の際の電圧は抵抗変化層８を構成する金属酸化物の材料、酸素欠損量、ＣｒやＶなどのドーパント量、および結晶状態などに依存することを付記する。
【００２６】
次に、本実施形態のメモリセルの動作を説明する。本実施形態のメモリセルに最初に抵抗変化層８のフォーミングを行う。このフォーミングは、ゲート構造のトンネル絶縁層６に分圧されることを考慮して、トンネル絶縁層６が絶縁破壊されるのを防止するとともに、金属酸化物層が、印加電圧によって電気抵抗が変化する抵抗変化層８に遷移するために必要な電圧を、電極１０と半導体基板２との間に印加する。抵抗変化層８はフォーミング時にＬＲＳになり電流が流れ易くなるが、トンネル絶縁層６によってフォーミング時に流れる電流を抑制する効果がある。つまりコンプライアンスの役割を兼ねる。
【００２７】
書き込みは、ゲート構造の電極１０と半導体基板２との間に書き込み電圧を印加して抵抗変化層８をＨＲＳからＬＲＳに遷移させる。このとき抵抗変化層８の抵抗値が十分小さくなることから、ゲート構造の等価回路は図４に示すようになる。つまりゲート構造の静電容量Ｃｌｏｗがトンネル絶縁層６の静電容量Ｃｏｘにほぼ等しくなる。
【００２８】
消去は書き込み電圧より小さい一定電圧を印加して抵抗変化層８をＬＲＳからＨＲＳにする。ＨＲＳの場合は抵抗が高いために抵抗変化層８で電圧降下が起こり、ゲート構造の等価回路は図５に示すようになる。すなわち、ＨＲＳにおけるゲート全体の静電容量Ｃｈｉｇｈは抵抗変化層８とトンネル絶縁層６の直列容量
【数１】
2008205191.tif 000003
となる。ここで、Ｃｏｘはトンネル絶縁層６の静電容量、εｏｘはトンネル絶縁層６の比誘電率、ｄｏｘはトンネル絶縁層６の層厚、εＲは抵抗変化層８の比誘電率、ｄＲは抵抗変化層８の層厚を表している。
【００２９】
この抵抗変化層８の抵抗変化と静電容量が同時に変化することはＳ．Ｔｓｕｉらによって確認されている（例えば、S. Q. Tsui et al, Appl. Phys. Lett. 85, 317(2004)参照）。
【００３０】
また、消去時の電圧をパルス電圧にすることでこの抵抗値および静電容量をアナログ的に変化させることで多値化することができる（例えば、非特許文献１参照）。
【００３１】
読み出しはメモリセルすなわちトランジスタのしきい値のシフトを読み取る。ゲート構造の抵抗値と静電容量の違いにより、読み出し電圧を印加したときのトランジスタのゲートに誘起される電荷量が変化する、つまり読み出し時のトランジスタのしきい値が変動する原理を利用する。このしきい値の変動をフラッシュメモリと同じ要領で読み出しを行なう。なお、本実施形態に係るメモリセル１においては、抵抗変化層８と電極１０との界面で抵抗が変化していると考えられる。
【００３２】
以上説明したように、第１実施形態によれば、メモリセル１は、トランジスタのゲート構造に抵抗変化層８を備えているので、最小寸法がクロスポイント型のメモリアレイのメモリセルと同様に４Ｆ２となり、微細化が可能となる。また、消去時の電圧をパルス電圧にすることによってＬＲＳからＨＲＳの間の抵抗値をアナログ的に可変にすることが可能となり、トランジスタのしきい値電圧もアナログ的に可変になることから、フラッシュメモリの多値化技術を適用することができる。
【００３３】
（第２実施形態）
次に、本発明の第２実施形態による不揮発性半導体メモリ装置を説明する。本実施形態の不揮発性半導体メモリ装置は、第１実施形態のメモリ装置の図１に示すメモリセル（メモリ素子）１を図７に示すメモリセル（メモリ素子）１Ａに置き換えた構成となっている。このメモリセル１Ａは、図７に示すように、半導体基板（例えば、シリコン基板）２に離間して形成されたソース領域４ａおよびドレイン領域４ｂと、ソース領域４ａとドレイン領域４ｂとの間の半導体基板２上に形成されたトンネル絶縁層６と、トンネル絶縁層６上に形成された下部電極７と、下部電極７上に形成された抵抗変化層８と、抵抗変化層８上に形成された上部電極１０とを備えている。すなわち、本実施形態のメモリセル１Ａは、ソース領域４ａおよびドレイン領域４ｂと、ソース領域４ａとドレイン領域４ｂとの間の半導体基板２上に、トンネル絶縁層６、下部電極７、抵抗変化層８、および上部電極１０が積層されたゲート構造とを有しているトランジスタとなっている。
【００３４】
本実施形態のメモリ装置も、第１実施形態と同様に、最初にメモリセルの抵抗変化層８のフォーミングを行う。書き込み動作、読み出し動作、消去動作も第１実施形態と同様に行う。なお、本実施形態に係るメモリセル１Ａにおいては、下部電極７と抵抗変化層８との界面および抵抗変化層８と電極１０との界面で抵抗が変化していると考えられる。また、下部電極７は抵抗変化層に含まれる金属が絶縁層６に拡散しないように、バリアとなる材料を用いることが好ましい。このような材料を下部電極７に用いると、高温プロセスを行っても、トンネル絶縁層６と抵抗変化層８の元素の相互拡散を抑制することができる。
【００３５】
以上説明したように、第２実施形態によれば、メモリセル１Ａは、トランジスタのゲート構造に抵抗変化層８を備えているので、最小寸法がクロスポイント型のメモリセルと同様に４Ｆ２となり、微細化が可能となる。また、消去時の電圧をパルス電圧にすることによってＬＲＳからＨＲＳの間の抵抗値をアナログ的に可変にすることが可能となり、トランジスタのしきい値電圧もアナログ的に可変になることから多値化することができる。
【００３６】
次に、第１および第２実施形態に係るメモリセルと、類似のメモリセルとの違いを説明する。
【００３７】
上記実施形態に係るメモリセルと類似のメモリセルとして、ＭＮＯＳ（Metal-Nitride-Oxide-Si）構造、ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Si）構造、そしてフラッシュメモリがある。ＭＮＯＳ構造及びＭＯＮＯＳ構造はＳｉＮからなる窒化物層とＳｉＯ２からなる酸化物層との界面もしくはＳｉＮからなる窒化物層中に電荷を蓄積し、この電荷によってトランジスタのしきい値をシフトさせるメモリである。また電荷蓄積層としてＳｉＮではなく金属酸化物を用いる例（例えば、特開２００４−３３６０４４号公報参照）もある。
【００３８】
しかし、第１または第２実施形態ではフォーミングによって金属酸化物層を電気抵抗が印加電圧によって変化する抵抗変化層８に遷移させており、この抵抗変化層８はフラッシュメモリの電荷蓄積層とは異なっている。
【００３９】
また、フラッシュメモリでは、制御ゲートと浮遊ゲートとの間の絶縁膜に金属酸化物を用いる場合があるが、これは浮遊ゲートに蓄積した電荷を保持するためである。
【００４０】
これに対して、第１または第２実施形態では、金属酸化物からなる抵抗変化層８をしきい値変動に用いており、フラッシュメモリとは異なっている。また、第１または第２実施形態のメモリ装置においては、メモリセルへの書き込みは、１０ｎｓｅｃで行うことができるのに対して、フラッシュメモリにおいては数μｓｅｃオーダー以上も必要であり、フラッシュメモリに比べて高速に書き込みを行うことができる。
【実施例】
【００４１】
次に、本発明の実施例を説明する。
【００４２】
（実施例１）
実施例１によるメモリセルは図１に示した第１実施形態に係るゲート構造を有するメモリセル１であり、抵抗変化層８としてノンポーラ型の材料を用いている。本実施例のメモリセル１は、シリコン基板２に形成されたｎ型のソース領域４ａおよびドレイン領域４ｂと、層厚が４ｎｍのＳｉＯ２からなるトンネル絶縁層６と、層厚が２０ｎｍのＨｆＯｘ（ｘ＝１．０〜２．０）からなる抵抗変化層８と、膜厚が２０ｎｍのＰｔからなる電極１０とを備えている。ＳｉＯ２、ＨｆＯｘの比誘電率はそれぞれ３．９、２０である。ＨＲＳの場合の静電容量ＣｈｉｇｈはＳｉＯ２からなるトンネル絶縁層６の容量と、ＨｆＯｘからなる抵抗変化層８との容量の直列接続となることから、
【数２】
2008205191.tif 000004
と表される。ここで、ＣｏｘはＳｉＯ２からなる絶縁層６の静電容量、εｏｘはＳｉＯ２からなる絶縁層６の比誘電率、ｄｏｘはＳｉＯ２からなる絶縁層６の層厚、εＲはＨｆＯｘからなる抵抗変化層８の比誘電率、ｄＲはＨｆＯｘからなる抵抗変化層８の層厚である。
【００４３】
一方、ＬＲＳの場合の静電容量Ｃｌｏｗは、抵抗変化層８の抵抗が十分低いことから、Ｃｏｘにほぼ等しくなることが明らかとなった。
【００４４】
上述の式から、読み出し電圧Ｖを印加した場合のＬＲＳにおける静電容量はＨＲＳにおける静電容量の約２倍になることがわかる。したがって、本実施例のメモリセルにおいては、ＬＲＳとＨＲＳで同じ電荷を蓄積しようとする場合、ＨＲＳでは２倍の電圧が必要となることがわかり、トランジスタのしきい値がシフトすることがわかった。
【００４５】
次に、抵抗変化層８をＬＲＳとＨＲＳとの間の任意の抵抗値に設定することでしきい値を変化させる、つまり多値データの記録方法について述べる。抵抗変化層８の抵抗値は消去時の電圧をパルス電圧にすることでＬＲＳとＨＲＳとの間の抵抗値をアナログ的に可変にすることができる。例えば、抵抗変化層がＬＲＳにあるときに、高さが５．０Ｖ、幅が５００ｎｓのパルス電圧を印加したところ、抵抗値はＬＲＳとＨＲＳとの間のほぼ中間値となることがわかった。同様に、静電容量もＣｈｉｇｈ＝Ｃｌｏｗ／１．５＝Ｃｏｘ／１．５となることがわかった。これにより、トランジスタのしきい値がシフトすることがわかった。
【００４６】
次に、本実施例のメモリセル１を複数個用いて図６に示すＮＡＮＤ型メモリアレイを作製した。このメモリアレイは複数のメモリセル１がマトリクス状に配列され、列方向のメモリセル１の電極１０がワード線ＷＬによって接続されている。また、行方向のメモリセル１は、隣接するメモリセル１のソース領域４ａとドレイン領域４ｂが電気的に接続されるように直列に配列されている。すなわち、行方向のメモリセル１はビット線ＢＬとなっている。しきい値の違いでメモリを読み込むことから、メモリアレイはＮＡＮＤフラッシュメモリと同じである。抵抗変化層８はノンポーラ型であることから、書き込み電圧は６．０Ｖ、消去電圧は８．０Ｖ、読み出し電圧を２．０Ｖで行ったところ、ＨＲＳではトランジスタがオフ状態となりＬＲＳではオン状態になることを確認できた。
【００４７】
（実施例２）
実施例２によるメモリセルは図１に示した第１実施形態に係るゲート構造を有するメモリセル１であり、抵抗変化層８としてバイポーラ型の材料を用いている。本実施例のメモリセルは、シリコン基板２に形成されたｎ型のソース領域４ａおよびドレイン領域４ｂと、層厚が１０ｎｍのＬａＡｌＯｙ（ｙ≒３．０）からなるトンネル絶縁層６と、Ｃｒがドープされた膜厚が２０ｎｍのＳｒＺｒＯｘ（ｘ＝１．０〜３．０）からなる抵抗変化層８と、膜厚が２０ｎｍのＴｉからなる電極１０とを備えている。ＬａＡｌＯｙからなるトンネル絶縁層６およびＳｒＺｒＯｘからなる抵抗変化層８の比誘電率はそれぞれ２３、３０である。ＨＲＳにおける静電容量Ｃｈｉｇｈは、
【数３】
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と表され、ＬＲＳにおける静電容量Ｃｌｏｗは
Ｃｌｏｗ＝Ｃｏｘ
と表される。ここでＣｏｘはＬａＡｌＯｙからなるトンネル絶縁層６の静電容量、εｏｘはＬａＡｌＯ３からなるトンネル絶縁層６の比誘電率、ｄｏｘはＬａＡｌＯ３からなるトンネル絶縁層６の比誘電率、εＲはＣｒがドープされたＳｒＺｒＯｘからなる抵抗変化層８の比誘電率、ｄＲはＣｒがドープされたＳｒＺｒＯｘからなる抵抗変化層の層厚を表す。
【００４８】
上述の式からわかるように、読み出し電圧を印加したときにメモリセル１のゲート構造に蓄積されるＬＲＳにおける電荷量がＨＲＳにおける電荷量の約２．５倍になった。ＬＲＳとＨＲＳで同じ電荷を蓄積しようとする場合にはＨＲＳではＬＲＳの場合の約２．５倍の電圧が必要になる。この結果より、トンネル絶縁層６に高誘電率膜を用いればＬＲＳとＨＲＳの間の電圧、すなわちメモリセルのしきい値電圧の幅を広げられることが可能となり、多値化がより容易に行えることがわかった。
【００４９】
次に、本実施例のメモリセルを用いて図６に示すＮＡＮＤ型のメモリアレイを作製した。このメモリアレイは実施例１で説明したのと同じメモリアレイとなる。しきい値のシフトでトランジスタのオンオフを判断することから、メモリアレイはＮＡＮＤフラッシュメモリと同じである。本実施例においては、抵抗変化層８はバイポーラ型であることから消去が負電圧となる。書き込み電圧、消去電圧、読み出し電圧はそれぞれ６Ｖ、−６Ｖ、２Ｖで行なった。その結果、ＨＲＳではトランジスタがオフ状態となり、ＬＲＳではオン状態になることを確認できた。
【００５０】
（実施例３）
実施例３によるメモリセルは、図７に示した第２実施形態に係るゲート構造を有するメモリセルであり、抵抗変化層８としてバイポーラ型の材料を用いている。本実施例のメモリセルは、シリコン基板に形成されたｎ型のソース領域４ａおよびドレイン領域４ｂと、層厚が４ｎｍのＳｉＯ２からなるトンネル絶縁層６と、膜厚が２０ｎｍのＡｇからなる下部電極７と、Ａｌがドープされた層厚が２０ｎｍのＺｎＯからなる抵抗変化層８と、膜厚が２０ｎｍのＡｇからなる上部電極１０とを備えている。ＳｉＯ２からなるトンネル絶縁層６、ＺｎＯからなる抵抗変化層８の比誘電率はそれぞれ３．８、８．０である。ＨＲＳにおける静電容量Ｃｈｉｇｈは、
【数４】
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と表され、ＬＲＳにおける静電容量ＣｌｏｗはＣｏｘにほぼ等しくなる。ここでＣｏｘはＳｉＯ２からなるトンネル絶縁層６の静電容量、εｏｘはＳｉＯ２からなるトンネル絶縁層６の比誘電率、ｄｏｘはＳｉＯ２からなるトンネル絶縁層６の層厚、εＲはＡｌがドープされたＺｎＯからなる抵抗変化層の比誘電率、ｄＲはＡｌがドープされたＺｎＯからなる抵抗変化層８の層厚である。
【００５１】
上述の式からわかるように、読み出し電圧を印加したときにゲート構造に蓄積される電荷量はＬＲＳにおける電荷量がＨＲＳにおける電荷量の約３．４倍になった。したがって、ＬＲＳとＨＲＳで同量の電荷を蓄積しようとする場合にはＨＲＳでは約３．４倍の電圧が必要であることが分かった。このため、抵抗変化層８に低誘電率材料を用いた方がＬＲＳとＨＲＳの間の電圧、すなわちトランジスタのしきい値電圧の幅が広がり、多値化がより容易に行える。
【００５２】
次に、本実施例のメモリセル１Ａを用いて図６に示すＮＡＮＤ型のメモリアレイを作製した。このメモリアレイは、実施例１のメモリアレイにおいて、メモリセル１をメモリセル１Ａに置き換えた構成となっている。しきい値の違いでメモリを読み込むことから、メモリアレイはＮＡＮＤフラッシュメモリと同じである。抵抗変化層はバイポーラ型であったため、書き込み電圧、消去電圧、読み出し電圧はそれぞれ６Ｖ、−６Ｖ、２Ｖで行なった。その結果、ＨＲＳではトランジスタがオフ状態となり、ＬＲＳではオン状態になることを確認できた。
【００５３】
（実施例４）
実施例４によるメモリセルは、図７に示した第２実施形態に係るゲート構造を有するメモリセルであり、抵抗変化層８としてノンポーラ型の材料を用いている。本実施例のメモリセルは、シリコン基板２に形成されたｎ型のソース領域４ａおよびドレイン領域４ｂと、層厚が４ｎｍのＳｉＯ２からなるトンネル絶縁層６と、膜厚が２０ｎｍのＴａＮからなる下部電極７と、層厚が２０ｎｍのＮｉＯｘ（０．５＜ｘ＜１）からなる抵抗変化層８と、膜厚が２０ｎｍのＰｔからなる上部電極１０とを備えている。ＴａＮはＮｉのトンネル絶縁膜への拡散を抑制するバリア膜の効果がある。ＳｉＯ２からなるトンネル絶縁層６、ＮｉＯｘからなる抵抗変化層の比誘電率はそれぞれ３．８、１２．０である。ＨＲＳにおける静電容量Ｃｈｉｇｈは、
【数５】
2008205191.tif 000007
と表され、ＬＲＳにおける静電容量Ｃｌｏｗは、Ｃｏｘにほぼ等しくなる。ここで、ＣｏｘはＳｉＯ２からなるトンネル絶縁層６の静電容量、εｏｘはＳｉＯ２からなるトンネル絶縁層６の比誘電率、ｄｏｘはＳｉＯ２からなるトンネル絶縁層６の層厚、εＲはＮｉＯｘからなる抵抗変化層８の比誘電率、ｄＲはＮｉＯｘからなる抵抗変化層８の層厚である。
【００５４】
上述の式からわかるように、読み出し電圧を印加したときにゲート構造に蓄積される電荷量はＬＲＳの場合がＨＲＳの場合の約２．６倍になった。したがって、ＬＲＳとＨＲＳで同量の電荷を蓄積しようとする場合にはＨＲＳでは約２．６倍の電圧が必要であることが分かった。これにより、抵抗変化層８に低誘電率材料を用いた場合、ＬＲＳとＨＲＳの間の電圧、すなわちトランジスタのしきい値電圧の幅を広げられることが可能となり、多値化がより容易に行えることがわかった。
【００５５】
次に、本実施例のメモリセル１Ａを用いてＮＡＮＤ型のメモリアレイを作製した。このメモリアレイは実施例３で説明したメモリアレイにおいて本実施例のメモリセルに置き換えた構造となっている。しきい値の違いでメモリを読み込むことから、メモリアレイはＮＡＮＤフラッシュメモリと同じである。抵抗変化層８はノンポーラ型であることから書き込み電圧、消去電圧、読み出し電圧はそれぞれ６Ｖ、８Ｖ、２Ｖで行なった。その結果、ＨＲＳではトランジスタがオフ状態となり、ＬＲＳではオン状態になることを確認できた。
【００５６】
上記４実施例のトンネル絶縁層６、抵抗変化層８、および電極１０の組み合わせは一例であって、ゲート構造を構成するトンネル絶縁層６はシリコン酸化物またはシリコン酸窒化物であるか、またはアルカリ土類金属、希土類金属、およびＴｉ、Ｚｒ、Ｈｆ、Ａｌの中から少なくとも１つの元素を含む酸化物または酸窒化物であればよい。
【００５７】
また、ゲート構造を構成する金属酸化物からなる抵抗変化層８は、化学量論的組成から酸素が不足している、すなわち酸素欠損型であるか、もしくはＡｌ、Ｖ、Ｎｂ、Ｔａ、Ｃｒ、Ｍｏ、Ｗなどの金属が３ａｔｏｍ％以下ドープされていることが好ましい。
【００５８】
なお、実施例１乃至実施例４で説明した式からわかるように、εｏｘをトンネル絶縁層６の比誘電率、ｄｏｘをトンネル絶縁層６の層厚、εＲを抵抗変化層８の比誘電率、ｄＲを抵抗変化層８の層厚とするとき、値（εｏｘ／ｄｏｘ）／（εＲ／ｄＲ）が大きければ、ＬＲＳにおける静電容量Ｃｌｏｗと、ＨＲＳにおける静電容量Ｃｈｉｇｈとの比（＝Ｃｌｏｗ／Ｃｈｉｇｈ＝Ｃｏｘ／Ｃｈｉｇｈ）が大きくなる。すなわち、同じ電荷を蓄積する場合にＨＲＳにおける電圧とＬＲＳにおける電圧との比が大きくなり、より多値化することができる。したがって、トンネル絶縁層６の材料と層厚を変えない場合は、抵抗変化層８の比誘電率εＲと層厚ｄＲとの比（＝εＲ／ｄＲ）が小さくなるように抵抗変化層８の材料および層厚を選択すればよい。また、抵抗変化層８の材料と層厚を変えない場合は、トンネル絶縁層６の比誘電率εｏｘと層厚ｄｏｘとの比（＝εｏｘ／ｄｏｘ）が大きくなるようにトンネル絶縁層６の材料および層厚を選択すればよい。
【００５９】
更に、電極７、１０の材料としては半導体でも金属でもどちらでも使用することができる。
【００６０】
また、本発明の各実施形態の不揮発性半導体メモリ素子はメモリ素子として最小寸法で形成することができるので、このメモリ素子を用いたＮＡＮＤ型アレイのメモリ装置は、特に微細化に優れたものとなる。
【００６１】
その他、本発明は、上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。
【図面の簡単な説明】
【００６２】
【図１】第１実施形態による不揮発性半導体メモリ装置のメモリ素子の断面図。
【図２】ノンポーラ型抵抗変化層の特性を示す図。
【図３】バイポーラ型抵抗変化層の特性を示す図。
【図４】第１または第２実施形態に係るメモリ素子が低抵抗状態にあるときの等価回路図。
【図５】第１または第２実施形態に係るメモリ素子が高抵抗状態にあるときの等価回路図。
【図６】実施例１に係るメモリ素子からなるＮＡＮＤ型のメモリアレイを示す図。
【図７】第２実施形態による不揮発性半導体メモリ装置のメモリ素子の断面図。
【符号の説明】
【００６３】
１  メモリ素子（メモリセル）
１Ａ  メモリ素子（メモリセル）
２  半導体基板
４ａ  ソース領域
４ｂ  ドレイン領域
６  トンネル絶縁層
７  下部電極
８  抵抗変化層
１０  電極（上部電極）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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