(57)【要約】【課題】  半導体装置及びその製造方法に関し、製造工程を複雑化することなく、従来の製造ライン構成によって、小面積で大容量の容量素子を構成する。【解決手段】  素子分離領域であって素子分離用選択酸化膜２に囲まれた領域に、複数の局所的選択酸化膜４を有するとともに、局所的選択酸化膜４の凹凸形状に沿って湾曲する下部電極５、誘電体膜６、及び、上部電極７を順次積層した構造の容量素子を設ける。【選択図】          図１
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【特許請求の範囲】
【請求項１】
素子分離領域であって素子分離用選択酸化膜に囲まれた領域に、複数の局所的選択酸化膜を有するとともに、前記局所的選択酸化膜の凹凸形状に沿って湾曲する下部電極、誘電体膜、及び、上部電極を順次積層した構造の容量素子を設けたことを特徴とする半導体装置。
【請求項２】
上記隣接する局所的選択酸化膜の間の領域が半導体基板の主表面より低い窪みになっており、上記容量素子の湾曲が前記窪みにも沿った形状であることを特徴とする請求項１記載の半導体装置。
【請求項３】
上記隣接する局所的選択酸化膜の間の領域に耐酸化性マスクが存在することを特徴とする請求項１記載の半導体装置。
【請求項４】
少なくとも上記素子分離用選択酸化膜に囲まれた領域の表面が気相成長絶縁膜により覆われていることを特徴とする請求項３記載の半導体装置。
【請求項５】
半導体基板を耐酸化性マスクを用いて選択酸化することにより素子分離用選択酸化膜を形成する際に、素子分離領域であって且つ素子分離用選択酸化膜に囲まれた領域にも複数の耐酸化性マスクパターンを設けて局所的選択酸化膜を同時に形成する工程と、前記素子分離領域であって且つ素子分離用選択酸化膜に囲まれた領域に前記局所的選択酸化膜の凹凸形状に沿って湾曲する下部電極、誘電体膜、及び、上部電極を順次積層して容量素子を形成する工程を有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びその製造方法に関するものであり、特に、半導体集積回路装置に集積化する容量素子の小型化のための構成に特徴のある半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
半導体集積回路において、ＳｉＮを誘電体膜として用いた容量素子は要求される静電容量を得るために他の素子より大きく、チップ内の面積で占める割合が大きい。
このようなＳｉＮ容量パターンは、平坦な素子分離用のフィールド酸化膜上に形成されており、したがって、平面的な容量素子の形状になっているのでパターン面積が大きい（例えば、特許文献１参照）。
【０００３】
ここで、図１０及び図１１を参照して、従来のＳｉＮ容量素子の形成工程を説明する。  図１０参照  
まず、ｐ型シリコン基板７１にイニシャル酸化膜７２及びＳｉＮ膜７３を順次形成したのち、例えば、幅が１００μｍの素子分離部を開口した耐酸化マスク７４を形成する。
なお、耐酸化マスク７４を形成した領域が、後の素子形成領域となる。
【０００４】
次いで、酸化雰囲気中で耐酸化マスク７４をマスクとして熱酸化を行うことによって、開口部の厚さが、例えば、６００ｎｍの素子分離用のフィールド酸化膜７５を形成する。
【０００５】
次いで、耐酸化マスク７４をエッチング除去したのち、全面にｎ型多結晶シリコン膜を堆積させ、次いで、所定の形状にエッチングすることによってキャパシタの下部電極７６を形成する。
次いで、全面にＳｉＮ膜を堆積させたのち、所定の形状にエッチングすることによってキャパシタ絶縁膜７７を形成する。
【０００６】
図１１参照  
次いで、全面に層間絶縁膜７８を堆積させたのち、エッチングを施すことによって、キャパシタ絶縁膜７７の大部分を露出させるキャパシタ窓７９を形成する。
【０００７】
次いで、再び、全面にｎ型多結晶シリコン膜を堆積させたのち、所定の形状にエッチングすることによってキャパシタの上部電極８０を形成する。
【０００８】
次いで、下部電極７６に対するコンタクトホール８１を形成したのち、図示は省略するものの、必要とする回路構成に応じて下部電極７６及び上部電極８０に対するコンタクトビア或いは配線を形成することによって、容量素子の基本的な製造工程が完了する。
【特許文献１】特開平０５−０９０４９２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
半導体集積回路装置の製造過程において、１ウェーハで製造できるチップ数が多い方が製造効率が高いが、１ウェーハあたりのチップ数を多くするには、チップサイズを小さくすることが有効であるため、チップサイズを小さくする傾向にある。
【００１０】
このような動向の中で、半導体集積回路装置のチップサイズを小さくするためには、チップ内に占める各デバイスを面積を小さくすることが必要であるが、平面的な形状である容量素子の場合には、必要とする容量を確保するためにはそれなりの面積が必要になり、このような容量素子の面積がチップの小サイズ化の障害になっている。
【００１１】
なお、小面積で大容量を得るためには、ＳｉＮ膜に代えてＡｌ2 Ｏ3 膜、Ｔａ2 Ｏ5 膜、或いは、ＨｆＯ2 膜等の高誘電率膜を用いれば良いが、半導体集積回路装置の製造工程において通常に使用されているＳｉＮ膜とは異なり、新たな成膜装置やそれに伴う新たなエッチング装置等を用意する必要があり、必ずしも、高製造効率化には結びつかないという問題がある。
【００１２】
或いは、ＤＲＡＭのメモリキャパシタのように、フィン構造等の立体構造を採用すれば小面積で大容量を得ることは可能であるが、そうするためには製造工程が複雑になり、この場合も必ずしも、高製造効率化には結びつかないという問題がある。
【００１３】
したがって、本発明は、製造工程を複雑化することなく、従来の製造ライン構成によって、小面積で大容量の容量素子を構成することを目的とする。
【課題を解決するための手段】
【００１４】
図１は本発明の原理的構成図であり、ここで図１を参照して、本発明における課題を解決するための手段を説明する。
なお、図における符号８は、層間絶縁膜である。
図１参照
上記の課題を解決するために、本発明は、半導体装置において、素子分離領域であって素子分離用選択酸化膜２に囲まれた領域に、複数の局所的選択酸化膜４を有するとともに、局所的選択酸化膜４の凹凸形状に沿って湾曲する下部電極５、誘電体膜６、及び、上部電極７を順次積層した構造の容量素子を設けたことを特徴とする。
【００１５】
このように、局所的選択酸化膜４の凹凸形状を利用することによって、製造工程を複雑化することなく且つ従来の製造ライン構成によって容量素子の実効的面積を大きくすることができ、容量素子の小サイズ化が容易になり、それによって、半導体装置のチップサイズの小型化も可能になる。
【００１６】
この場合、隣接する局所的選択酸化膜４の間の領域が半導体基板１の主表面より低い窪みを設けて、容量素子の湾曲を窪みにも沿った形状としても良く、それによって、容量素子の実効的面積をさらに大きくすることができる。
【００１７】
または、隣接する局所的選択酸化膜４の間の領域に耐酸化性マスクを残存させても良く、それによって、半導体基板１と容量素子を構成する下部電極５との短絡を防止するための絶縁膜を形成する工程が不要になる。
【００１８】
この場合に、少なくとも素子分離用選択酸化膜２に囲まれた領域の表面が気相成長絶縁膜により覆われるように構成しても良く、それによって、凹凸形状がさらに湾曲することになるので、容量素子のさらなる小サイズ化が可能になる。
【００１９】
この場合の局所的選択酸化膜４は、二次元マトリクス状に配置することが望ましく、それによって、同じ平面積における実効表面積をより大きくすることができる。
【００２０】
なお、この場合の容量素子を構成する誘電体膜６としては、窒化珪素膜（Ｓｉ3 Ｎ4 膜）が典型的なものであり、従来の製造ライン構成によって容量素子を構成することができる。
【００２１】
また、本発明は、半導体装置の製造方法において、半導体基板１を耐酸化性マスクを用いて選択酸化することにより素子分離用選択酸化膜２を形成する際に、素子分離領域であって且つ素子分離用選択酸化膜２に囲まれた領域にも複数の耐酸化性マスクパターン３を設けて局所的選択酸化膜４を同時に形成する工程と、素子分離領域であって且つ素子分離用選択酸化膜２に囲まれた領域に局所的選択酸化膜４の凹凸形状に沿って湾曲する下部電極５、誘電体膜６、及び、上部電極７を順次積層して容量素子を形成する工程を有することを特徴とする。
【００２２】
このように、凹凸形状を形成するための局所的選択酸化膜４を素子分離用選択酸化膜２と同時に形成することによって、製造工程を増加させることなく、容量素子の実効的面積を大きくすることができる。
【００２３】
この場合、容量素子を形成する工程の前に、隣接する複数の局所的選択酸化膜４の間の領域をエッチングして窪みを形成する工程を設けることが望ましく、この場合には、局所的選択酸化膜４をエッチングマスクにすれば良いので、エッチングマスクの製造工程を省略して実効的表面積を大きくすることができる。
【００２４】
また、容量素子を形成する工程において、複数の耐酸化性マスクパターン３を除去することなく容量素子を形成しても良く、それによって、半導体基板１と容量素子を構成する下部電極５との短絡を防止するための絶縁膜を形成する工程を省略することができる。
【００２５】
また、容量素子を形成する工程の前に、複数の耐酸化性マスクパターン３を含む少なくとも素子分離用選択酸化膜２に囲まれた領域の表面に気相成長法によって絶縁膜を形成しても良く、それによって、簡単な成膜工程だけで、凹凸形状をさらに湾曲させることができる。
【発明の効果】
【００２６】
本発明によれば、素子分離領域の形成のための選択酸化工程を利用してフィールド領域に凹凸形状を形成しているので、強誘電体膜等の新規な材料や製造装置を要することなく、従来の製造ライン構成によって大容量で小占有面積の容量素子を構成することができる。
【発明を実施するための最良の形態】
【００２７】
本発明は、半導体基板を耐酸化性マスクを用いて選択酸化することにより素子分離用選択酸化膜を形成する際に、素子分離領域であって且つ素子分離用選択酸化膜に囲まれた領域にも複数の耐酸化性マスクパターンを設けて局所的選択酸化膜を同時に形成するとともに、素子分離領域であって且つ素子分離用選択酸化膜に囲まれた領域に局所的選択酸化膜の凹凸形状に沿って湾曲する下部電極、誘電体膜、及び、上部電極を順次積層して容量素子を形成するものである。
【００２８】
その際に、容量素子を形成する工程の前に、隣接する複数の局所的選択酸化膜の間の領域をエッチングして窪みを形成しても良いし、或いは、複数の耐酸化性マスクパターンを除去することなく容量素子を形成しても良く、さらには、その上に絶縁膜を気相成長させても良いものである。
【実施例１】
【００２９】
ここで、図２乃至図４を参照して、本発明の実施例１のＳｉＮ容量素子の形成工程を説明する。
図２参照  
まず、ｐ型シリコン基板１１にイニシャル酸化膜１２及びＳｉＮ膜１３を順次形成したのち、例えば、幅がそれぞれ３．０μｍ及び２．０μｍの素子分離部を形成するための枠状開口部１４，１５と、枠状開口部１４，１５の内部に一片が１．０μｍの矩形状開口１６を例えば、２．０μｍのピッチで形成するように、格子状の耐酸化マスク１７を形成する。
【００３０】
次いで、酸化雰囲気中で耐酸化マスク１７をマスクとして熱酸化を行うことによって、開口部に厚さが、例えば、６００ｎｍの素子分離用のフィールド酸化膜１８と局所的選択酸化膜１９とを同時に形成する。
【００３１】
次いで、耐酸化マスク１７をエッチング除去したのち、フィールド酸化膜１８及び局所的選択酸化膜１９をマスクとしてｐ型シリコン基板１１の露出部をエッチングすることによって、ｐ型シリコン基板の主表面からの深さが例えば、６００ｎｍのトレンチ２０を形成する。
【００３２】
図３参照  
次いで、再び、酸化雰囲気中で熱酸化を施すことによって、トレンチ２０の底面及び側面に厚さが、例えば、１００ｎｍの酸化膜２１を形成して、後に形成する容量素子とｐ型シリコン基板１１とを絶縁するための絶縁膜とする。
【００３３】
次いで、全面に厚さが、例えば、２６０ｎｍのｎ型多結晶シリコン膜をＣＶＤ法を用いて堆積させたのち、所定の形状にエッチングすることによって容量素子の下部電極２２を形成する。
【００３４】
次いで、プラズマＣＶＤ法を用いて全面に厚さが、例えば、２５ｎｍのＳｉＮ膜を堆積させたのち、所定の形状にエッチングすることによってキャパシタ絶縁膜２３を形成する。
【００３５】
図４参照  
次いで、ＣＶＤ法を用いて全面に厚さが、例えば、５００ｎｍのＳｉＯ2 膜を堆積させて層間絶縁膜２４としたのち、エッチングを施すことによって、キャパシタ絶縁膜２３の大部分を露出させるキャパシタ窓２５を形成する。
【００３６】
次いで、再び、全面にＣＶＤ法を用いて厚さが、例えば、１００ｎｍのｎ型多結晶シリコン膜を堆積させたのち、所定の形状にエッチングすることによって容量素子の上部電極２６を形成する。
【００３７】
次いで、下部電極２２に対するコンタクトホール２７を形成したのち、以降は図示は省略するものの、必要とする回路構成に応じて下部電極２２及び上部電極２６に対するコンタクトビア或いは配線を形成することによって、本発明の実施例１のＳｉＮ容量素子の基本的な製造工程が完了する。
【００３８】
この本発明の実施例１においては、容量素子形成領域に局所的選択酸化膜１９を形成して凸部を形成するとともに、隣接する局所的選択酸化膜１９の間をエッチングして掘り下げることによってトレンチ２０を形成しているので、実効表面積を平面に比べて大幅に大きくすることができ、それによって、同じ容量のＳｉＮ容量素子を形成する場合の占有面積を小さくすることができる。
【００３９】
因に、平坦部、即ち、トレンチ２０の底面の割合を１／３とし、トレンチ２０の側壁と局所的選択酸化膜１９からなる凸部を半球状としてその割合を２／３として評価した場合に、ＳｉＮ容量素子の大きさを約２８％縮小することができる。
【００４０】
この本発明の実施例１においては、局所的選択酸化膜１９をフィールド酸化膜１８と同時に形成しているとともに、トレンチ２０を形成する際に、局所的選択酸化膜１９とフィールド酸化膜１８とをエッチングマスクにしているので、大幅に工程を増加させることなく、ＳｉＮ容量素子の小型化が可能になる。
【実施例２】
【００４１】
次に、図５及び図６を参照して、本発明の実施例２のＳｉＮ容量素子の形成工程を説明する。
図５参照  
まず、ｐ型シリコン基板１１にイニシャル酸化膜１２及びＳｉＮ膜１３を順次形成したのち、例えば、幅がそれぞれ３．０μｍ及び２．０μｍの素子分離部を形成するための枠状開口部１４，１５と、枠状開口部１４，１５の内部に一片が１．０μｍの矩形状開口３１を例えば、１．０μｍのピッチで形成するように、格子状の耐酸化マスク３２を形成する。
【００４２】
次いで、酸化雰囲気中で耐酸化マスク１７をマスクとして熱酸化を行うことによって、開口部に厚さが、例えば、６００ｎｍの素子分離用のフィールド酸化膜１８と局所的選択酸化膜３３とを同時に形成する。
【００４３】
次いで、素子形成領域に形成した耐酸化マスク３２のみをエッチング除去したのち、全面に厚さが、例えば、２６０ｎｍのｎ型多結晶シリコン膜をＣＶＤ法を用いて堆積させたのち、所定の形状にエッチングすることによって容量素子の下部電極３４を形成する。
【００４４】
次いで、プラズマＣＶＤ法を用いて全面に厚さが、例えば、２５ｎｍのＳｉＮ膜を堆積させたのち、所定の形状にエッチングすることによってキャパシタ絶縁膜３５を形成する。
【００４５】
図６参照  
次いで、ＣＶＤ法を用いて全面に厚さが、例えば、５００ｎｍのＳｉＯ2 膜を堆積させて層間絶縁膜３６としたのち、エッチングを施すことによって、キャパシタ絶縁膜３５の大部分を露出させるキャパシタ窓３７を形成する。
【００４６】
次いで、再び、全面にＣＶＤ法を用いて厚さが、例えば、１００ｎｍのｎ型多結晶シリコン膜を堆積させたのち、所定の形状にエッチングすることによって容量素子の上部電極３８を形成する。
【００４７】
次いで、下部電極３４に対するコンタクトホール３９を形成したのち、以降は図示は省略するものの、必要とする回路構成に応じて下部電極３４及び上部電極３８に対するコンタクトビア或いは配線を形成することによって、本発明の実施例２のＳｉＮ容量素子の基本的な製造工程が完了する。
【００４８】
この本発明の実施例２においては、局所的選択酸化膜１９を形成する際に使用した耐酸化マスク３２をそのまま残存させてｐ型シリコン基板１１と下部電極３４とを分離する絶縁膜にしているので、実施例１のような新たな絶縁膜の形成工程が不要になる。
【００４９】
因に、平坦部、即ち、局所的選択酸化膜１９の間の領域の割合を１／３とし、局所的選択酸化膜１９からなる円弧部の割合を２／３として評価した場合に、ＳｉＮ容量素子の大きさを約３％縮小することができる。
【実施例３】
【００５０】
次に、図７乃至図９を参照して、本発明の実施例３のＳｉＮ容量素子の形成工程を説明する。
図７参照  
まず、ｐ型シリコン基板１１にイニシャル酸化膜１２及びＳｉＮ膜１３を順次形成したのち、例えば、幅がそれぞれ３．０μｍ及び２．０μｍの素子分離部を形成するための枠状開口部１４，１５と、枠状開口部１４，１５の内部に一片が１．０μｍの矩形状開口３１を例えば、１．０μｍのピッチで形成するように、格子状の耐酸化マスク３２を形成する。
【００５１】
次いで、酸化雰囲気中で耐酸化マスク１７をマスクとして熱酸化を行うことによって、開口部に厚さが、例えば、６００ｎｍの素子分離用のフィールド酸化膜１８と局所的選択酸化膜３３とを同時に形成する。
【００５２】
次いで、素子形成領域に形成した耐酸化マスク３２のみをエッチング除去したのち、全面に厚さが、例えば、２００ｎｍのＳｉＯ2 膜４１をＣＶＤ法を用いて堆積させる。
【００５３】
図８参照  
次いで、全面に厚さが、例えば、２６０ｎｍのｎ型多結晶シリコン膜をＣＶＤ法を用いて堆積させたのち、所定の形状にエッチングすることによって容量素子の下部電極４２を形成する。
【００５４】
次いで、プラズマＣＶＤ法を用いて全面に厚さが、例えば、２５ｎｍのＳｉＮ膜を堆積させたのち、所定の形状にエッチングすることによってキャパシタ絶縁膜４３を形成する。
【００５５】
次いで、ＣＶＤ法を用いて全面に厚さが、例えば、５００ｎｍのＳｉＯ2 膜を堆積させて層間絶縁膜４４としたのち、エッチングを施すことによって、キャパシタ絶縁膜４３の大部分を露出させるキャパシタ窓４５を形成する。
【００５６】
図９参照  
次いで、再び、全面にＣＶＤ法を用いて厚さが、例えば、１００ｎｍのｎ型多結晶シリコン膜を堆積させたのち、所定の形状にエッチングすることによって容量素子の上部電極４６を形成する。
【００５７】
次いで、下部電極４２に対するコンタクトホール４７を形成したのち、以降は図示は省略するものの、必要とする回路構成に応じて下部電極４２及び上部電極４６に対するコンタクトビア或いは配線を形成することによって、本発明の実施例３のＳｉＮ容量素子の基本的な製造工程が完了する。
【００５８】
この本発明の実施例３においては、局所的選択酸化膜１９を形成したのち、耐酸化マスク３２を含めた表面にＳｉＯ2 膜４１を堆積させているので、表面の凹凸形状がより強調され、上述の実施例２よりもＳｉＮ容量素子の占有面積を小さくすることができる。
【００５９】
因に、平坦部、即ち、局所的選択酸化膜１９の間の領域の割合をほぼ０で、殆どが局所的選択酸化膜１９からなる円弧部であるとして評価した場合に、ＳｉＮ容量素子の大きさを約４．５％縮小することができる。
【００６０】
以上、本発明の各実施例を説明したが、本発明は各実施例に示した構成、条件、数値に限られるものではなく、各種の変更が可能であり、例えば、上記の各実施例においてはキャパシタ誘電体膜としてＳｉＮ膜を用いているが、ＳｉＮ膜に限られるものではなく、ＳｉＮ膜と同様に、従来の製造ラインを変更することなく形成が可能なＳｉＯ2 膜或いはＳｉＯＮ膜を用いても良いものである。
【００６１】
また、上記の各実施例における局所的選択酸化膜のサイズやピッチは一例であり、必要とする容量或いは許容される占有面積に応じて適宜変更されるものである。
【００６２】
また、上記の各実施例においては、耐酸化マスクパターンを格子状にして局所的選択酸化膜を二次元マトリクス状にしているが、逆に、局所的選択酸化膜を形成するための耐酸化マスクパターンを二次元マトリクス状にして、局所的選択酸化膜を格子状に形成しても良いものである。
【００６３】
さらには、局所的選択酸化膜を形成するための耐酸化マスクパターンをラインアンドスース（Ｌ＆Ｓ）状にして、局所的選択酸化膜もＬ＆Ｓ状パターンにしても良いものである。
【００６４】
ここで、再び図１を参照して、改めて、本発明の詳細な特徴を説明する。
再び、図１参照  
（付記１）  素子分離領域であって素子分離用選択酸化膜２に囲まれた領域に、複数の局所的選択酸化膜４を有するとともに、前記局所的選択酸化膜４の凹凸形状に沿って湾曲する下部電極５、誘電体膜６、及び、上部電極７を順次積層した構造の容量素子を設けたことを特徴とする半導体装置。
（付記２）  上記隣接する局所的選択酸化膜４の間の領域が半導体基板１の主表面より低い窪みになっており、上記容量素子の湾曲が前記窪みにも沿った形状であることを特徴とする付記１記載の半導体装置。
（付記３）  上記隣接する局所的選択酸化膜４の間の領域に耐酸化性マスクが存在することを特徴とする付記１記載の半導体装置。
（付記４）  少なくとも上記素子分離用選択酸化膜２に囲まれた領域の表面が気相成長絶縁膜により覆われていることを特徴とする付記３記載の半導体装置。
（付記５）  上記局所的選択酸化膜４が、二次元マトリクス状に配置されていることを特徴とする付記１乃至４のいずれか１に記載の半導体装置。
（付記６）  上記容量素子を構成する誘電体膜６が、窒化珪素膜であることを特徴とする付記１乃至５のいずれか１に記載の半導体装置。
（付記７）  半導体基板１を耐酸化性マスクを用いて選択酸化することにより素子分離用選択酸化膜２を形成する際に、素子分離領域であって且つ素子分離用選択酸化膜２に囲まれた領域にも複数の耐酸化性マスクパターン３を設けて局所的選択酸化膜４を同時に形成する工程と、前記素子分離領域であって且つ素子分離用選択酸化膜２に囲まれた領域に前記局所的選択酸化膜４の凹凸形状に沿って湾曲する下部電極５、誘電体膜６、及び、上部電極７を順次積層して容量素子を形成する工程を有することを特徴とする半導体装置の製造方法。
（付記８）  上記容量素子を形成する工程の前に、上記隣接する複数の局所的選択酸化膜４の間の領域をエッチングして窪みを形成する工程を有することを特徴とする付記７記載の半導体装置の製造方法。
（付記９）  上記容量素子を形成する工程において、上記複数の耐酸化性マスクパターン３を除去することなく容量素子を形成することを特徴とする付記７記載の半導体装置の製造方法。
（付記１０）  上記容量素子を形成する工程の前に、少なくとも素子分離用選択酸化膜２に囲まれた領域の表面に気相成長法によって絶縁膜を形成する工程を有することを特徴とする付記９記載の半導体装置の製造方法。
【図面の簡単な説明】
【００６５】
【図１】本発明の原理的構成の説明図である。
【図２】本発明の実施例１のＳｉＮ容量素子の途中までの形成工程の説明図である。
【図３】本発明の実施例１のＳｉＮ容量素子の図２以降の途中までの形成工程の説明図である。
【図４】本発明の実施例１のＳｉＮ容量素子の図３以降の形成工程の説明図である。
【図５】本発明の実施例２のＳｉＮ容量素子の途中までの形成工程の説明図である。
【図６】本発明の実施例２のＳｉＮ容量素子の図５以降の形成工程の説明図である。
【図７】本発明の実施例３のＳｉＮ容量素子の途中までの形成工程の説明図である。
【図８】本発明の実施例３のＳｉＮ容量素子の図７以降の途中までの形成工程の説明図である。
【図９】本発明の実施例３のＳｉＮ容量素子の図８以降の形成工程の説明図である。
【図１０】従来のＳｉＮ容量素子の途中までの形成工程の説明図である。
【図１１】従来のＳｉＮ容量素子の図１０以降の形成工程の説明図である。
【符号の説明】
【００６６】
１  半導体基板
２  素子分離用選択酸化膜
３  耐酸化性マスクパターン
４  局所的選択酸化膜
５  下部電極
６  誘電体膜
７  上部電極
８  層間絶縁膜
１１  ｐ型シリコン基板
１２  イニシャル酸化膜
１３  ＳｉＮ膜
１４  枠状開口部
１５  枠状開口部
１６  矩形状開口
１７  耐酸化マスク
１８  フィールド酸化膜
１９  局所的選択酸化膜
２０  トレンチ
２１  酸化膜
２２  下部電極
２３  キャパシタ絶縁膜
２４  層間絶縁膜
２５  キャパシタ窓
２６  上部電極
２７  コンタクトホール
３１  矩形状開口
３２  耐酸化マスク
３３  局所的選択酸化膜
３４  下部電極
３５  キャパシタ絶縁膜
３６  層間絶縁膜
３７  キャパシタ窓
３８  上部電極
３９  コンタクトホール
４１  ＳｉＯ2 膜
４２  下部電極
４３  キャパシタ絶縁膜
４４  層間絶縁膜
４５  キャパシタ窓
４６  上部電極
４７  コンタクトホール
７１  ｐ型シリコン基板
７２  イニシャル酸化膜
７３  ＳｉＮ膜
７４  耐酸化マスク
７５  フィールド酸化膜
７６  下部電極
７７  キャパシタ絶縁膜
７８  層間絶縁膜
７９  キャパシタ窓
８０  上部電極
８１  コンタクトホール
【図１】
2008205180.tif 000003
【図２】
2008205180.tif 000004
【図３】
2008205180.tif 000005
【図４】
2008205180.tif 000006
【図５】
2008205180.tif 000007
【図６】
2008205180.tif 000008
【図７】
2008205180.tif 000009
【図８】
2008205180.tif 000010
【図９】
2008205180.tif 000011
【図１０】
2008205180.tif 000012
【図１１】
2008205180.tif 000013