(57)【要約】【課題】良好なアバランシェ耐量を維持しつつ、オン抵抗を低減することが可能な半導体装置及びその製造方法を提供する。【解決手段】第１導電型の第１半導体領域１０と、第１半導体領域１０の表面に形成された第２導電型の第２半導体領域１１と、第２半導体領域１１の内部に形成された第１導電型の第３半導体領域１４と、第２半導体領域１１の下方に位置するように、第１半導体領域１０の内部に形成された第２導電型の第４半導体領域１２と、第２半導体領域１１の側方に位置するように、第４半導体領域１２に隣接して第１半導体領域１０の表面に形成された第２導電型の第５半導体領域１３とを備え、第４半導体領域１２は、第５半導体領域１３と同電位である。【選択図】図２
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【特許請求の範囲】
【請求項１】
第１導電型の第１半導体領域と、
前記第１半導体領域の表面に形成された第２導電型の第２半導体領域と、
前記第２半導体領域の内部に形成された第１導電型の第３半導体領域と、
前記第２半導体領域の下方に位置するように、前記第１半導体領域の内部に形成された第２導電型の第４半導体領域と、
前記第２半導体領域の側方に位置するように、前記第４半導体領域に隣接して前記第１半導体領域の表面に形成された第２導電型の第５半導体領域とを備え、
前記第４半導体領域は、前記第５半導体領域と同電位である
ことを特徴とする半導体装置。
【請求項２】
前記第４半導体領域の内部には、前記第２半導体領域の下方に向かって前記第４半導体領域を貫通するように前記第１半導体領域が位置する
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第４半導体領域の内部には、前記第２半導体領域の下方に向かって前記第４半導体領域を貫通するように前記第１半導体領域が位置し、
前記第４半導体領域内部の第１半導体領域は、前記第４半導体領域の表面においてストライプ状に配置される
ことを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記第５半導体領域は、前記第２半導体領域を挟み込むように位置する
ことを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記第５半導体領域は、前記第１半導体領域の表面に形成された第２導電型の第６半導体領域と、前記第６半導体領域と一部が重なるように前記第６半導体領域の下方に形成された第７半導体領域とを有する
ことを特徴とする請求項１に記載の半導体装置。
【請求項６】
前記第４半導体領域は、前記第５半導体領域が形成された後で形成される
ことを特徴とする請求項４に記載の半導体装置。
【請求項７】
前記半導体装置は、トレンチゲート型ＭＯＳトランジスタであり、
前記第３半導体領域は、ソース領域であり、
前記第２半導体領域は、ボディ領域であり、
前記第１半導体領域には、前記ボディ領域を貫通するトレンチゲートが形成される
ことを特徴とする請求項１〜６のいずれか１項に記載の半導体装置。
【請求項８】
前記半導体装置は、プレーナゲート型ＭＯＳトランジスタであり、
前記第３半導体領域は、ソース領域であり、
前記第２半導体領域は、ボディ領域であり、
前記半導体装置は、さらに、前記ソース領域及び前記ボディ領域上に形成されたプレーナ型ゲートを備える
ことを特徴とする請求項１〜６のいずれか１項に記載の半導体装置。
【請求項９】
前記半導体装置は、バイポーラトランジスタであり、
前記第３半導体領域は、エミッタ領域であり、
前記第２半導体領域は、ベース領域である
ことを特徴とする請求項１〜６のいずれか１項に記載の半導体装置。
【請求項１０】
前記半導体装置は、さらに、前記第１半導体領域に隣接して前記第１半導体領域の下方に形成された第８半導体領域を備える
ことを特徴とする請求項１に記載の半導体装置。
【請求項１１】
前記半導体装置は、トレンチゲート型絶縁ゲートバイポーラトランジスタであり、
前記第３半導体領域は、エミッタ領域であり、
前記第２半導体領域は、ベース領域であり、
前記第１半導体領域には、前記ベース領域を貫通するトレンチゲートが形成される
ことを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
前記半導体装置は、プレーナゲート型絶縁ゲートバイポーラトランジスタであり、
前記第３半導体領域は、エミッタ領域であり、
前記第２半導体領域は、ベース領域であり、
前記半導体装置は、さらに、前記エミッタ領域及び前記ベース領域上に形成されたプレーナ型ゲートを備える
ことを特徴とする請求項１０に記載の半導体装置。
【請求項１３】
前記半導体装置は、サイリスタであり、
前記第３半導体領域は、エミッタ領域であり、
前記第２半導体領域は、ベース領域である
ことを特徴とする請求項１０に記載の半導体装置。
【請求項１４】
第１導電型の第１半導体領域表面に、第２導電型の第５半導体領域を形成する第５半導体領域形成工程と、
前記第１半導体領域内部に、前記第５半導体領域に隣接するように、前記第５半導体領域と同電位で第２導電型の第４半導体領域を形成する第４半導体領域形成工程と、
前記第１半導体領域表面に、前記第４半導体領域上方に位置し、かつ前記第５半導体領域側方に位置するように第２導電型の第２半導体領域を形成する第２半導体領域形成工程と、
前記第２半導体領域の内部に第１導電型の第３半導体領域を形成する第３半導体領域形成工程とを含む
ことを特徴とする半導体装置の製造方法。
【請求項１５】
前記第４半導体領域及び前記第５半導体領域は、前記第１半導体領域に対して行われるイオン注入及び熱処理により形成され、
前記第４半導体領域は、前記第５半導体領域形成のための前記熱処理が行われた後で形成される
ことを特徴とする請求項１４に記載の半導体装置の製造方法。
【請求項１６】
前記半導体装置の製造方法は、さらに、第１導電型の半導体基板上に第１導電型のエピタキシャル層を積層し、前記半導体基板及びエピタキシャル層から構成される前記第１半導体領域を形成する第１半導体領域形成工程を含み、
前記第４半導体領域は、前記エピタキシャル層が形成される前に、前記半導体基板にイオン注入及び熱処理を行うことで形成され、
前記第５半導体領域は、前記エピタキシャル層にイオン注入及び熱処理を行うことで形成される
ことを特徴とする請求項１４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、縦型半導体装置及びその製造方法に関し、特にトランジスタ及びその製造方法に関するものである。
【背景技術】
【０００２】
近年、電子機器の低消費電力化、及び信頼性の向上の観点から縦型半導体装置に対してオン抵抗の低減、及びアバランシェ耐量の向上のための取り組みが行われている。また、オン抵抗の低減、及びアバランシェ耐量の向上を実現する技術の一つとして電界緩和を行う技術が採用されている。
【０００３】
図２２は、従来の縦型半導体装置としてのプレーナゲート型ＮチャネルＭＯＳトランジスタの構造を示す断面図である（例えば、特許文献１参照）。
【０００４】
このトランジスタは、半導体基板内に形成された、Ｎ+型半導体層２、Ｎ-型ドレイン層３、Ｐ型ボディ層４、Ｐ-型電界緩和フローティング層５、及びＮ+型ソース層６を備える。ドレイン層３は半導体層２上に形成され、ボディ層４及び電界緩和フローティング層５はドレイン層３内に形成されている。また、ソース層６はボディ層４内に形成されている。さらに、ソース層６、ボディ層４及び電界緩和フローティング層５上にはゲート酸化膜７を介してゲート電極８が形成され、半導体基板（半導体チップ）裏面にはドレイン電極１が形成されている。
【０００５】
上記構造を有する従来のトランジスタでは、電界緩和フローティング層５の作用によりボディ層４とドレイン層３との間（ＰＮ接合部）の電界強度が緩和される。その結果、ブレークダウン電圧が向上し、またアバランシェ耐量が増大する。以下に、その原理を示す。
【０００６】
図２３及び図２４は、上記構造を有する従来のトランジスタにおいてドレイン電極１にプラス電位を印加し、ゲート電極８及びソース電極９を０Ｖに設定した場合の空乏層の広がりかたと、電界強度が最大になる場所とを示したものである。
【０００７】
図２３から、空乏層がボディ層４とドレイン層３との間（ＰＮ接合部）からドレイン層３に向かって広がることがわかる。このとき、電界強度が最大となる場所は、空乏層における曲率が最大となる形状の部分に対応するＰＮ接合部であり、ボディ層４の底面近傍コーナー部（図２３のＡ部）になることがわかる。
【０００８】
図２３から、コレクタ電圧を上げてゆくと、ボディ層４とドレイン層３との間（ＰＮ接合部）から広がる空乏層は電界緩和フローティング層５に達することがわかる。空乏層は電界緩和フローティング層５に達した後、図２４に示すように、その底部が平坦な形状になるため、ボディ層４の底面近傍コーナー部（図２３のＡ部）の電界強度は緩和される。このとき、電界強度の最大部分はボディ層４の底面部（図２４のＢ部）に移動する。
【０００９】
ボディ層４の底面部の電界強度は、空乏層底部の形状が平坦であるため、空乏層形状の曲率では決まらず、ボディ層４及びドレイン層３の不純物濃度によって決まる。一般的に、ＰＮ接合部の平坦な部分で決まるブレークダウン電圧は、ＰＮ接合部のコーナー部で決まるブレークダウン電圧よりも大きな値である。従って、上記構造を有する従来のトランジスタは、フローティング層５により、ボディ層４とドレイン層３との間（ＰＮ接合部）の電界強度最大個所をＰＮ接合部のコーナー部からＰＮ接合部の平坦部に移動させ、ブレークダウン電圧を上昇させている。ここで、ＰＮ接合部の平坦な部分においてブレークダウン電流が流れる面積は、ＰＮ接合部のコーナー部においてブレークダウン電流が流れる面積よりも大きいためアバランシェ耐量が増大する。
【特許文献１】特開平７−７８９７８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
ところで、従来のトランジスタにおいて、ブレークダウン電圧は、ボディ層及びドレイン層の不純物濃度によって決まる。よって、ボディ層及びドレイン層の不純物濃度を低くしてオン抵抗を低減すると、ブレークダウン電圧が低下する。従って、良好なアバランシェ耐量を維持しつつ、オン抵抗を低減することができない。
【００１１】
また、トランジスタにおいてオン抵抗の低減効果が高く、かつ製造方法が容易な電界緩和構造が必要とされている。
【００１２】
そこで、本発明は、かかる問題点に鑑み、良好なアバランシェ耐量を維持しつつ、オン抵抗を低減することが可能な半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１３】
上記目的を達成するために、本発明の半導体装置は、第１導電型の第１半導体領域と、前記第１半導体領域の表面に形成された第２導電型の第２半導体領域と、前記第２半導体領域の内部に形成された第１導電型の第３半導体領域と、前記第２半導体領域の下方に位置するように、前記第１半導体領域の内部に形成された第２導電型の第４半導体領域と、前記第２半導体領域の側方に位置するように、前記第４半導体領域に隣接して前記第１半導体領域の表面に形成された第２導電型の第５半導体領域とを備え、前記第４半導体領域は、前記第５半導体領域と同電位であることを特徴とする。ここで、前記第４半導体領域の内部には、前記第２半導体領域の下方に向かって前記第４半導体領域を貫通するように前記第１半導体領域が位置し、前記第４半導体領域内部の第１半導体領域は、前記第４半導体領域の表面においてストライプ状に配置されてもよい。また、前記半導体装置は、さらに、前記第１半導体領域に隣接して前記第１半導体領域の下方に形成された第８半導体領域を備えてもよい。
【００１４】
これによって、第５半導体領域による横方向（半導体基板の主表面に平行な方向）の空乏層形状の制御（横方向の電界緩和）に、第４半導体領域による縦方向の空乏層形状の制御が加わるので、アバランシェ耐量を向上させることができる。その結果、従来のトランジスタと同じアバランシェ耐量で設計する場合には、第１半導体領域の不純物濃度を従来のトランジスタのドレイン層の不純物濃度よりも濃くしてオン抵抗を低減することができる。すなわち、良好なアバランシェ耐量を維持しつつ、オン抵抗を低減できる。
【００１５】
ここで、前記第４半導体領域の内部には、前記第２半導体領域の下方に向かって前記第４半導体領域を貫通するように前記第１半導体領域が位置してもよい。
【００１６】
これによって、第２半導体領域からの電流を第４半導体領域の下方に向けて流すことができる。
【００１７】
また、前記第５半導体領域は、前記第２半導体領域を挟み込むように位置してもよい。
これによって、第５半導体領域による横方向の空乏層形状の制御を第２半導体領域の両側から行うことができ、アバランシェ耐量を更に向上させることができる。
【００１８】
また、前記第５半導体領域は、前記第１半導体領域の表面に形成された第２導電型の第６半導体領域と、前記第６半導体領域と一部が重なるように前記第６半導体領域の下方に形成された第７半導体領域とを有してもよい。
【００１９】
これによって、第５半導体領域をイオン注入により形成する場合、拡散熱処理による第５半導体領域の拡散横広がりを小さくすることができ、第５半導体領域の面積を減少させることができる。
【００２０】
また、前記第４半導体領域は、前記第５半導体領域が形成された後で形成されてもよい。
【００２１】
これによって、第５半導体領域をイオン注入により形成する場合、第４半導体領域は第５半導体領域の拡散熱処理の影響を受けなくなる。その結果、第５半導体領域の濃度プロファイル設計の自由度が増し、所望の耐圧規格に応じたデバイス設計が可能となる。
【００２２】
また、前記半導体装置は、トレンチゲート型ＭＯＳトランジスタであり、前記第３半導体領域は、ソース領域であり、前記第２半導体領域は、ボディ領域であり、前記第１半導体領域には、前記ボディ領域を貫通するトレンチゲートが形成されてもよい。
【００２３】
これによって、良好なアバランシェ耐量を維持しつつ、オン抵抗を低減することが可能なトレンチゲート型ＭＯＳトランジスタを実現できる。
【００２４】
また、前記半導体装置は、プレーナゲート型ＭＯＳトランジスタであり、前記第３半導体領域は、ソース領域であり、前記第２半導体領域は、ボディ領域であり、前記半導体装置は、さらに、前記ソース領域及び前記ボディ領域上に形成されたプレーナ型ゲートを備えてもよい。
【００２５】
これによって、良好なアバランシェ耐量を維持しつつ、オン抵抗を低減することが可能なプレーナゲート型ＭＯＳトランジスタを実現できる。
【００２６】
また、前記半導体装置は、バイポーラトランジスタであり、前記第３半導体領域は、エミッタ領域であり、前記第２半導体領域は、ベース領域であってもよい。
【００２７】
これによって、良好なアバランシェ耐量を維持しつつ、オン抵抗を低減することが可能なバイポーラトランジスタを実現できる。
【００２８】
また、前記半導体装置は、トレンチゲート型絶縁ゲートバイポーラトランジスタであり、前記第３半導体領域は、エミッタ領域であり、前記第２半導体領域は、ベース領域であり、前記第１半導体領域には、前記ベース領域を貫通するトレンチゲートが形成されてもよい。
【００２９】
これによって、良好なアバランシェ耐量を維持しつつ、オン抵抗を低減することが可能なトレンチゲート型絶縁ゲートバイポーラトランジスタを実現できる。
【００３０】
また、前記半導体装置は、プレーナゲート型絶縁ゲートバイポーラトランジスタであり、前記第３半導体領域は、エミッタ領域であり、前記第２半導体領域は、ベース領域であり、前記半導体装置は、さらに、前記エミッタ領域及び前記ベース領域上に形成されたプレーナ型ゲートを備えてもよい。
【００３１】
これによって、良好なアバランシェ耐量を維持しつつ、オン抵抗を低減することが可能なプレーナゲート型絶縁ゲートバイポーラトランジスタを実現できる。
【００３２】
また、前記半導体装置は、サイリスタであり、前記第３半導体領域は、エミッタ領域であり、前記第２半導体領域は、ベース領域であってもよい。
【００３３】
これによって、良好なアバランシェ耐量を維持しつつ、オン抵抗を低減することが可能なサイリスタを実現できる。
【００３４】
また、本発明は、第１導電型の第１半導体領域表面に、第２導電型の第５半導体領域を形成する第５半導体領域形成工程と、前記第１半導体領域内部に、前記第５半導体領域に隣接するように、前記第５半導体領域と同電位で第２導電型の第４半導体領域を形成する第４半導体領域形成工程と、前記第１半導体領域表面に、前記第４半導体領域上方に位置し、かつ前記第５半導体領域側方に位置するように第２導電型の第２半導体領域を形成する第２半導体領域形成工程と、前記第２半導体領域の内部に第１導電型の第３半導体領域を形成する第３半導体領域形成工程とを含むことを特徴とする半導体装置の製造方法とすることもできる。ここで、前記第４半導体領域及び前記第５半導体領域は、前記第１半導体領域に対して行われるイオン注入及び熱処理により形成され、前記第４半導体領域は、前記第５半導体領域形成のための前記熱処理が行われた後で形成されてもよい。
【００３５】
これによって、第４半導体領域及び第５半導体領域は、イオン注入により形成されるので、第１半導体領域を、高価なエピタキシャル層を用いずに、安価なＦＺ法ウエハーのみで作製することができる。その結果、安価な半導体装置を作製することが可能となり、低コストの半導体装置を実現できる。また、第４半導体領域は第５半導体領域の拡散熱処理の影響を受けなくなる。その結果、第５半導体領域の濃度プロファイル設計の自由度が増し、所望の耐圧規格に応じたデバイス設計が可能となる。
【００３６】
また、前記半導体装置の製造方法は、さらに、第１導電型の半導体基板上に第１導電型のエピタキシャル層を積層し、前記半導体基板及びエピタキシャル層から構成される前記第１半導体領域を形成する第１半導体領域形成工程を含み、前記第４半導体領域は、前記エピタキシャル層が形成される前に、前記半導体基板にイオン注入及び熱処理を行うことで形成され、前記第５半導体領域は、前記エピタキシャル層にイオン注入及び熱処理を行うことで形成されてもよい。
【００３７】
これによって、エピタキシャル層の層厚を厚くすることにより、第４半導体領域を第１半導体領域の深い位置に形成することができる。
【発明の効果】
【００３８】
本発明に係る半導体装置によると、電界強度緩和を横方向（半導体基板の主面と平行な方向）と縦方向（半導体基板の主面に対して垂直な方向）との両方で行う。従って、電界緩和効果を大きくすることができ、アバランシェ耐量を向上させることができる。その結果、従来のトランジスタと同じアバランシェ耐量で設計する場合には、第１半導体領域の不純物濃度を従来のトランジスタのドレイン層の不純物濃度よりも濃くしてオン抵抗を低減することができる。すなわち、良好なアバランシェ耐量を維持しつつ、オン抵抗を低減できる。また、本発明に係る半導体装置では、電界強度緩和を半導体層主表面近傍で行うため低コストの半導体装置を実現することができる。
【発明を実施するための最良の形態】
【００３９】
以下、本発明の実施の形態における半導体装置について、図面を参照しながら説明する。
【００４０】
（第１の実施の形態）
図１は、本発明の第１の実施の形態に係る縦型半導体装置の構成を示す平面図であり、図２は同縦型半導体装置の断面図（図１のＸ−Ｘ’における断面図）である。
【００４１】
この縦型半導体装置は、半導体基板を備え、この半導体基板内には、第１導電型の第１半導体領域１０と、第１半導体領域１０の表面に形成された第２導電型の第２半導体領域１１と、第２半導体領域１１の内部に形成された第１導電型の第３半導体領域１４及び第２導電型の第１０半導体領域１７と、第２半導体領域１１の下方に位置するように、第１半導体領域１０の内部に形成された第２導電型の第４半導体領域１２と、第４半導体領域１２に隣接して第１半導体領域１０の内部に形成された第２導電型の第５半導体領域１３と、第５半導体領域１３の内部に形成された第２導電型の第９半導体領域１５とが形成されている。
【００４２】
半導体基板裏面、つまり第１半導体領域１０裏面には、第１電極１９が形成されている。また、半導体基板表面、つまり第１半導体領域１０表面には、第３半導体領域１４及び第９半導体領域１５と接触するように、第２電極１８が形成されている。
【００４３】
第５半導体領域１３は、第２半導体領域１１とチップ端との間の第１半導体領域１０の表面に形成され、第２半導体領域１１を挟み込むように第２半導体領域１１の側方に位置する。また、第５半導体領域１３は、図１に示されるように、半導体基板表面と平行な面内において第４半導体領域１２を取り囲みむように位置する。
【００４４】
第４半導体領域１２は、少なくとも１つ以上の第５半導体領域１３及び第２電極１８を介して第３半導体領域１４と電気的に接続されており、第４半導体領域１２は、第５半導体領域１３及び第３半導体領域１４と同電位とされている。
【００４５】
ここで、第４半導体領域１２は、図２に示されるように、半導体基板表面と垂直な面内において離間して配置され、第４半導体領域１２内部には、第２半導体領域１１から第１電極１９（下方）に向かって第４半導体領域１２を貫通するように複数の第１半導体領域１０（図２のＣ）が位置する。第４半導体領域１２内部の第１半導体領域１０は、図１に示されるように、第４半導体領域１２の表面、つまり半導体基板表面と平行な面内においてストライプ状（柵状）に配置される。
【００４６】
なお、本実施の形態の縦型半導体装置において、第５半導体領域１３は、第２半導体領域１１を挟み込むように位置するとした。しかし、第２半導体領域１１は、２つ設けられ、第５半導体領域１３は、２つの第２半導体領域１１の間に位置しても良い。この場合、電界緩和効果は、上記構造を有する縦型半導体装置と比較して小さくなる。
【００４７】
また、第５半導体領域１３は、２つの半導体領域により構成されてもよい。例えば、第５半導体領域１３は、第１半導体領域１０表面に形成された第２導電型の第６半導体領域と、第６半導体領域と一部が重なるように第６半導体領域の下方に形成された第７半導体領域とから構成されてもよい。
【００４８】
（実施例１）
次に、本実施の形態の縦型半導体装置の具体例を、実施例によって示す。
【００４９】
以下、説明を分かりやすくするために、トレンチゲート型ＮチャネルＭＯＳ電界効果トランジスタを用いて説明を行う。
【００５０】
図３は、実施例１に係るトレンチゲート型ＮチャネルＭＯＳ電界効果トランジスタの構造を示す断面図（図１のＸ−Ｘ’における断面図）である。図３の断面図は、半導体チップの中央部分における断面構造を示している。
【００５１】
このトランジスタは、半導体基板を備え、半導体基板内には、ｎ型ドレイン層１１０と、ドレイン層１１０の表面に形成されたｐ型ボディ層１１１と、ボディ層１１１の内部に形成されたｎ+型ソース層１１４及びｐ+型コンタクト層１１７と、ボディ層１１１の下方に位置するように、ドレイン層１１０の内部に形成されたｐ-型電界緩和層１１２と、電界緩和層１１２に隣接してドレイン層１１０の内部に形成されたｐ-型接続層１１３と、接続層１１３の内部に形成されたｐ+型コンタクト層１１５とが形成されている。なお、ドレイン層１１０、ボディ層１１１、ソース層１１４、コンタクト層１１７、電界緩和層１１２、接続層１１３及びコンタクト層１１５は、それぞれ本実施の形態の第１半導体領域１０、第２半導体領域１１、第３半導体領域１４、第１０半導体領域１７、第４半導体領域１２、第５半導体領域１３及び第９半導体領域１５の一例である。
【００５２】
半導体基板裏面、つまりドレイン層１１０裏面には、ドレイン電極１１９が形成されている。また、半導体基板表面、つまりドレイン層１１０表面には、コンタクト層１１７、ソース層１１４及びコンタクト層１１５と接触するように、ソース・ボディ・Ｐ-型接続層用電極１１８が形成されている。
【００５３】
ボディ層１１１内には、ボディ層１１１を貫通するトレンチが形成されており、このトレンチ内部には、トレンチゲート電極１１６が形成されている。
【００５４】
接続層１１３は、ソース層１１４とソース・ボディ・Ｐ-型接続層用電極１１８により電気的に接続されている。
【００５５】
以下、上記構造を有するトランジスタの電界緩和効果の作用を説明する。図４、５、６は、同トランジスタにおける空乏層の広がり方を示す図である。
【００５６】
図４から、ソース・ボディ・Ｐ-型接続層用電極１１８、ボディ層１１１、ソース層１１４及びトレンチゲート電極１１６を０Ｖに設定し、ドレイン電極１１９の電圧を上げてゆくと、ドレイン層１１０への空乏層の広がりは、ボディ層１１１、接続層１１３及び電界緩和層１１２から生じることがわかる。これは、ボディ層１１１、接続層１１３及び電界緩和層１１２が共に０Ｖ電位に接続されていることによる。
【００５７】
このとき、既に図２０に記載の従来のトランジスタで説明したように、電界緩和層１１２が無い場合の電界強度最大個所は空乏層の局率で決まり、ボディ層１１１の底面近傍コーナー部（図４のＡ部）となる。しかしながら、上記構造を有するトランジスタにおいては、ボディ層１１１の底面近傍コーナー部に関わる空乏層の形状は、接続層１１３からの横方向（図４のＸ方向）の空乏層と、電界緩和層１１２からの縦方向（図４のＹ方向）の空乏層により制御され、その曲率が緩和される。また、ボディ層１１１から延びる空乏層と接続層１１３から延びる空乏層とが繋がり、ボディ層１１１の底面近傍コーナー部の電界は緩和されるため、電界強度最大個所はボディ層１１１の底面部（図４のＢ部）に移動する。
【００５８】
図５から、更にドレイン電圧を上げると、ボディ層１１１から伸びる空乏層と電界緩和層１１２から伸びる空乏層とが繋がるように、空乏層が移動することがわかる。
【００５９】
例えば、上記構造を有するトランジスタのボディ層１１１及びドレイン層１１０の濃度分布を、図２０に記載の従来のトランジスタのボディ層及びドレイン層と同じにした場合を考える。この場合、ボディ層１１１から伸びる空乏層の幅ｄ２が、従来のトランジスタにおけるブレークダウン電圧での空乏層の幅ｄ１よりも小さな値の時に、ボディ層１１１から伸びる空乏層と電界緩和層１１２から伸びる空乏層とが繋がるようにする。このようにすることでボディ層１１１の底面部がブレークダウンを生ずる電界強度に達する前に、ボディ層１１１と電界緩和層１１２との間が空乏化され、ボディ層１１１の底面部の電界が緩和される。これは、電界緩和層１１２が接続層１１３を介して、０Ｖ電位に設定されているため、ボディ層１１１と電界緩和層１１２との間の電位勾配はゆるやかになるためである。
【００６０】
図６から、ドレイン電極１１９の電圧を更に上げると、ボディ層１１１と電界緩和層１１２との間が空乏化されることがわかる。このとき、ボディ層１１１、電界緩和層１１２及び接続層１１３に囲まれたドレイン層１１０内は空乏化され、ボディ層１１１及びドレイン層１１０のＰＮ接合部の電界強度は、ボディ層１１１から伸びた空乏層の形状（曲率）に左右されないことになる。また、電界緩和層１１２が接続層１１３を介して、０Ｖ電位に設定されているため、ボディ層１１１と電界緩和層１１２との間の電位勾配はゆるやかになり、ボディ層１１１及びドレイン層１１０のＰＮ接合部の電界強度は減少する。従って、例えばボディ層１１１及びドレイン層１１０の不純物濃度の分布が従来のトランジスタと同じ場合には、ブレークダウン耐圧を従来のトランジスタよりも高くすることができる。また、上記構造を有するトランジスタを、従来のトランジスタと同じブレークダウン耐圧で設計する場合には、ドレイン層１１０の不純物濃度を従来のトランジスタのドレイン層の不純物濃度よりも濃くすることができる。
【００６１】
このとき、ドレイン層１１０の不純物濃度を濃くすることにより、ボディ層１１１の底面部の電界強度が大きくなるので、ボディ層１１１の底面部がブレークダウン電圧に達する前に、電界緩和層１１２とボディ層１１１との間のドレイン層１１０を空乏化する必要がある。つまり、図５のＥ１（ボディ層１１１と電界緩和層１１２との間のドレイン層１１０の幅）の値を小さくしてより低い電圧で、ボディ層１１１、電界緩和層１１２及び接続層１１３に囲まれたドレイン層１１０の空乏化を行うことが重要である。
【００６２】
図７は、上記構造を有するトランジスタにおけるトランジスタ動作時の電流の流れを示す図である。
【００６３】
図７から、ドレイン電流はドレイン層１１０の下部、電界緩和層１１２内部のドレイン層１１０、トレンチゲート電極１１６直下のチャネル部分、及びソース層１１４の経路で順次流れることがわかる。このとき、ドレイン層１１０の下部では、電界緩和層１１２が電流の流れる面積を減少させることになるが、ドレイン層１１０の不純物濃度を濃くしているためオン抵抗を下げることが可能となる。
【００６４】
上記構造を有するトランジスタにおいて、電界緩和層１１２は半導体基板の表面と平行な面内においてストライプ状に配置され、長手方向の終端の全てが、電界緩和層１１２又は接続層１１３によってソース層１１４と接続される。このようなパターンにすることで、電界緩和層１１２、接続層１１３及びドレイン層１１０のＰＮ接合から伸びる空乏層の平面パターン上の曲率が大きくなり、従来のトランジスタと比較して電界強度の緩和効果を向上させることができる。その結果、従来のトランジスタと比較してアバランシェ耐量を向上させることができる。
【００６５】
また、上記構造を有するトランジスタにおいて、接続層１１３は、ボディ層１１１を挟み込むように配置される。よって、電界緩和層１１２から伸びる空乏層による電界強度の緩和効果に加えて接続層１１３から伸びる空乏層による電界強度の緩和効果が加わり、半導体基板の表面と垂直な方向及び平行な方向の両方から電界緩和を行うことができる。その結果、ドレイン領域等の不純物濃度を高くすることができ、オン抵抗を低減することができる。
【００６６】
（実施例２）
図８は、実施例２に係るトレンチゲート型ＮチャネルＭＯＳ電界効果トランジスタの構造を示す断面図である。図８の断面図は、半導体チップの中央部分における断面構造を示している。
【００６７】
このトランジスタは、ボディー層が２つ設けられ、その２つのボディ層の間に接続層が形成されるという点で実施例１のトランジスタと異なる。同トランジスタは、半導体基板を備え、半導体基板内には、ドレイン層１１０と、ドレイン層１１０の表面に形成されたｐ型ボディ層２１１と、ソース層１１４及びコンタクト層１１７と、電界緩和層１１２と、電界緩和層１１２に隣接してドレイン層１１０の内部に形成された接続層２１３と、コンタクト層１１５とが形成されている。なお、ボディ層２１１及び接続層２１３は、それぞれ本実施の形態の第２半導体領域１１及び第５半導体領域１３の一例である。
【００６８】
ドレイン層１１０裏面には、ドレイン電極１１９が形成され、ドレイン層１１０表面には、ソース・ボディ・Ｐ-型接続層用電極１１８が形成されている。ボディ層２１１内には、ボディ層２１１を貫通するトレンチが形成されており、このトレンチ内部には、トレンチゲート電極１１６が形成されている。
【００６９】
ボディ層２１１は２つ設けられ、接続層２１３は、この２つのボディ層２１１の間に位置する。接続層２１３は、ソース・ボディ・Ｐ-型接続層用電極１１８によりソース層１１４と電気的に接続されている。
【００７０】
以下、上記構造を有するトランジスタの電界緩和効果の作用を説明する。図９、１０は、同トランジスタにおける空乏層の広がり方を示す図である。
【００７１】
図４と図９とを比較すると明らかなように、上記構造を有するトランジスタにおいては、ボディ層２１１の底面近傍コーナー部（図９のＡ部）の電界緩和は電界緩和層１１２からの空乏層の伸びだけによるものである。一方、実施例１のトランジスタにおいては、ボディ層１１１の底面近傍コーナー部（図４のＡ部）の電界緩和は、電界緩和層１１２からの空乏層の伸び、及び接続層２１３からの空乏層の伸びの両者によるものである。従って、上記構造を有するトランジスタにおけるボディ層２１１の電界強度最大箇所は、図１０に示されるように、電界緩和層１１２からの空乏層がボディ層２１１からの空乏層とつながるまで、ボディ層２１１の底面近傍コーナー部（図９のＡ部）から移動しないことになる。
【００７２】
以上のように、本実施例のトレンチゲート型ＮチャネルＭＯＳ電界効果トランジスタによれば、実施例１のトランジスタと同様に、アバランシェ耐量を向上させることができる。
【００７３】
（実施例３）
図１１は、実施例３に係るトレンチゲート型ＮチャネルＭＯＳ電界効果トランジスタの構造を示す断面図（図１のＸ−Ｘ’における断面図）である。図１１の断面図は、半導体チップの中央部分における断面構造を示している。
【００７４】
このトランジスタは、接続層が２つの接続層から構成されるという点で実施例１のトランジスタと異なる。同トランジスタは、半導体基板を備え、半導体基板内には、ドレイン層１１０と、ボディ層１１１と、ソース層１１４及びコンタクト層１１７と、電界緩和層１１２と、電界緩和層１１２に隣接してドレイン層１１０の内部に形成されたｐ-型接続層３２０と、ドレイン層１１０の表面に形成されたｐ型接続層３３６と、コンタクト層１１５とが形成されている。なお、接続層３２０及び接続層３３６は、それぞれ本実施の形態の第７半導体領域及び第６半導体領域の一例である。
【００７５】
ドレイン層１１０裏面には、ドレイン電極１１９が形成され、ドレイン層１１０表面には、ソース・ボディ・Ｐ-型接続層用電極１１８が形成されている。ボディ層１１１内には、ボディ層１１１を貫通するトレンチが形成されており、このトレンチ内部には、トレンチゲート電極１１６が形成されている。
【００７６】
接続層３３６及び接続層３２０は、ソース層１１４とソース・ボディ・Ｐ-型接続層用電極１１８により電気的に接続されている。接続層３２０は、接続層３３６と一部が重なるように接続層３３６の下方に形成される。
【００７７】
このとき、電界緩和層１１２の上下方向の拡散広がりは、接続層３２０の上下方向の広がりよりも小さくする必要がある。それはボディ層１１１と電界緩和層１１２との間のドレイン層１１０の幅をトランジスタの耐圧規格に応じた所望の値に保つ必要があるためである。従って、製造方法としては接続層３２０形成のための不純物注入及び拡散熱処理を電界緩和層１１２形成のための不純物注入及び拡散熱処理よりも先に行うことが有効である。このようにすることにより、電界緩和層１１２は、接続層３２０の拡散熱処理の影響を受けなくなる。以下に、上記構造を有するトランジスタの製造方法を図１２（ａ）〜図１２（ｃ）に示す断面図に沿って説明する。
【００７８】
まず、図１２（ａ）に示されるように、フォトレジストにより接続層３２０形成のためのパターンを形成した後、イオン注入法でｐ型不純物を高エネルギー注入し、高温での熱処理を行ってドレイン層１１０内に接続層３２０を形成する。イオン注入は、例えば１２０ｋｅＶ以上の注入エネルギーでボロンを注入することにより行われる。
【００７９】
次に、図１２（ｂ）に示されるように、フォトレジストにより電界緩和層１１２形成のためのパターンを形成した後、イオン注入法でｐ型不純物を高エネルギー注入し、熱処理を行ってドレイン層１１０内に電界緩和層１１２を形成する。イオン注入は、例えば１２０ｋｅＶ以上の注入エネルギーでボロンを注入することにより行われる。
【００８０】
次に、図１２（ｃ）に示されるように、フォトレジストにより接続層３３６及びボディ層１１１形成のためのパターンを形成した後、イオン注入法でｐ型不純物を注入し、熱処理を行ってドレイン層１１０表面に接続層３３６及びボディ層１１１を同時に形成する。その後、ソース層１１４及びコンタクト層１１７をイオン注入によりボディ層１１１内に形成し、コンタクト層１１５をイオン注入により接続層３３６内に形成する。
【００８１】
最後に、ドレイン電極１１９、トレンチゲート電極１１６及びソース・ボディ・Ｐ-型接続層用電極１１８を形成する。
【００８２】
以上のように、本実施例のトレンチゲート型ＮチャネルＭＯＳ電界効果トランジスタによれば、電界緩和層１１２とソース・ボディ・Ｐ-型接続層用電極１１８とを接続している接続層を、接続層３２０と接続層３３６とから構成する。このような構成にすることにより、接続層の拡散横広がりを小さくすることができ、接続層の面積を減少させることができる。
【００８３】
また、本実施例のトレンチゲート型ＮチャネルＭＯＳ電界効果トランジスタによれば、電界緩和層１１２は、接続層３２０が形成された後で形成される。従って、電界緩和層１１２が受ける熱量は、接続層３２０の拡散熱処理の影響を受けなくなる。その結果、電界緩和層１１２の濃度プロファイル設計の自由度が増し、所望の耐圧規格に応じたデバイス設計が可能となる。
【００８４】
また、本実施例のトレンチゲート型ＮチャネルＭＯＳ電界効果トランジスタによれば、電界緩和層１１２及び接続層３２０は、高エネルギーイオン注入により形成される。よって、ドレイン層１１０を、高価なエピタキシャル層を用いずに、安価なＦＺ法ウエハーのみで作製することができる。その結果、安価な製造コストでトランジスタを作製することが可能となり、低コストのトランジスタを実現できる。
【００８５】
なお、本実施例のトレンチゲート型ＮチャネルＭＯＳ電界効果トランジスタは、エピタキシャル層を用いて形成され、図１３に示されるような構造を有してもよい。このような構造の形成方法は、電界緩和層１１２をドレイン層１１０の深い位置に形成する高耐圧デバイスに適用すると有効である。この形成方法では、最初に、図１４（ａ）に示されるように、ドレイン層１１０となるＮ型ウエハーの主表面にｐ型不純物のイオン注入により電界緩和層１１２が形成される。次に、図１４（ｂ）に示されるように、Ｎ型ウエハーの主表面上にエピタキシャル層が形成された後、そのエピタキシャル層表面にｐ型不純物のイオン注入により接続層３２０が形成される。最後に、図１４（ｃ）に示されるように、接続層３２０が形成されたエピタキシャル層上にエピタキシャル層が形成された後、そのエピタキシャル層表面の接続層３２０と重なる位置にｐ型不純物のイオン注入により接続層３３６が形成され、接続層３３６の形成と同時にボディ層１１１が形成される。このトランジスタにおいては、電界緩和層１１２とボディ層１１１との間のドレイン層１１０の幅は、エピタキシャル層の厚みと電界緩和層１１２及び接続層３２０の拡散深さの差により決定される。電界緩和層１１２及び接続層３２０の拡散深さの差は、それぞれの拡散層の不純物濃度の差によって決定され、不純物濃度が濃い方が拡散深さは大きくなる。従って、このトランジスタにおいては、接続層３２０の不純物濃度は、電界緩和層１１２の不純物濃度よりも濃いことが必須である。
【００８６】
また、本実施例のトレンチゲート型ＮチャネルＭＯＳ電界効果トランジスタは、図１５に示されるような構造を有してもよい。このトランジスタにおいては、ボディ層２１１は２つ設けられ、この２つのボディ層２１１の間に接続層３２０及び接続層３３６が位置する。
【００８７】
（第２の実施の形態）
図１６は、本発明の第２の実施の形態に係る縦型半導体装置の構造を示す断面図（図１のＸ−Ｘ’における断面図）である。
【００８８】
この縦型半導体装置は、第８半導体領域２０を備えるという点で第１の実施の形態の縦型半導体装置と異なる。同縦型半導体装置は、半導体基板を備え、この半導体基板内には、第１半導体領域１０と、第２半導体領域１１と、第３半導体領域１４及び第１０半導体領域１７と、第４半導体領域１２と、第５半導体領域１３と、第９半導体領域１５と、第１半導体領域１０の下方に形成された第８半導体領域２０とが形成されている。第８半導体領域２０裏面には、第１電極１９が形成され、第１半導体領域１０表面には、第２電極１８が形成されている。
【００８９】
（実施例４）
次に、本実施の形態の縦型半導体装置の具体例を、実施例によって示す。
【００９０】
図１７は、実施例４に係るトレンチゲート型絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ：Insulated Gate Bipolar Transistor）の構造を示す断面図（図１のＸ−Ｘ’における断面図）である。図１７の断面図は、半導体チップの中央部分における断面構造を示している。
【００９１】
このトランジスタは、半導体基板を備え、半導体基板内には、ｎ型半導体層５３１と、半導体層５３１の表面に形成されたｐ型ベース層５３２と、ベース層５３２の内部に形成されたｎ+型エミッタ層５３３及びｐ+型ベースコンタクト層５３４と、ベース層５３２の下方に位置するように、半導体層５３１の内部に形成されたｐ-型電界緩和層１１２と、電界緩和層１１２に隣接して半導体層５３１の内部に形成されたｐ-型接続層１１３と、コンタクト層１１５と、半導体層５３１下方に形成されたｐ型コレクタ層５３０とが形成されている。コレクタ層５３０裏面には、コレクタ電極５２９が形成され、半導体層５３１表面には、エミッタ層５３３、ベースコンタクト層５３４及びコンタクト層１１５と接触するように、エミッタ・ベース・Ｐ-型接続層用電極５３５が形成されている。ベース層５３２内には、ベース層５３２を貫通するトレンチが形成されており、このトレンチ内部には、トレンチゲート電極１１６が形成されている。なお、半導体層５３１、ベース層５３２、エミッタ層５３３、ベースコンタクト層５３４及びコレクタ層５３０は、それぞれ本実施の形態の第１半導体領域１０、第２半導体領域１１、第３半導体領域１４、第１０半導体領域１７及び第８半導体領域２０の一例である。
【００９２】
上記構造を有するＩＧＢＴの電界緩和構造及び作用、効果は既に説明したトレンチゲート型ＭＯＳトランジスタと同じである。すなわち、従来のトランジスタと比較してアバランシェ耐量を向上させることができる。また、コレクタ層５３０の不純物濃度を高くすることができるので、オン抵抗を低減することができる。
【００９３】
ＩＧＢＴの場合、トランジスタオフ時に半導体層５３１に残留するホールは、電界緩和層１１２及び接続層１１３から引き抜かれることになり、オフ時の応答を速くすることが出来るという利点がある。
【００９４】
（実施例５）
図１８は、実施例５に係るプレーナゲート型ＩＧＢＴの構造を示す断面図（図１のＸ−Ｘ’における断面図）である。図１８の断面図は、半導体チップの中央部分における断面構造を示している。
【００９５】
このトランジスタは、半導体基板を備え、半導体基板内には、半導体層５３１と、半導体層５３１の表面に形成されたベース層５３２と、エミッタ層５３３及びベースコンタクト層５３４と、電界緩和層１１２と、接続層１１３と、コレクタ層５３０とが形成されている。コレクタ層５３０裏面には、コレクタ電極５２９が形成され、半導体層５３１表面には、プレーナ型ゲート電極６２２及びエミッタ・ベース・Ｐ-型接続層用電極５３５が形成されている。
【００９６】
上記構造を有するトランジスタの電界緩和構造及び作用、効果は実施例４で既に説明したＩＧＢＴと同じである。
【００９７】
（実施例６）
図１９は、実施例６に係るサイリスタの構造を示す断面図（図１のＸ−Ｘ’における断面図）である。図１９の断面図は、半導体チップの中央部分における断面構造を示している。
【００９８】
このサイリスタは、半導体基板を備え、半導体基板内には、半導体層５３１と、ベース層５３２と、エミッタ層５３３及びベースコンタクト層５３４と、電界緩和層１１２と、接続層１１３と、半導体層５３１下方に形成されたｐ型アノード層６３０とが形成されている。アノード層６３０裏面には、アノード電極６２３が形成され、半導体層５３１表面には、エミッタ層５３３及びコンタクト層１１５と接触するように、エミッタ・Ｐ-型接続層用電極９３５が形成されている。また、コンタクト層１１５は、カソード電極配線に接続されている。
【００９９】
上記構造を有するトランジスタの電界緩和構造及び作用、効果は実施例４で既に説明したＩＧＢＴと同じである。
【０１００】
以上、本発明の縦型半導体装置について、実施の形態に基づいて説明したが、本発明は、この実施の形態の限定されるものではない。本発明の要旨を逸脱しない範囲内で当業者が思いつく各種変形を施したものも本発明の範囲内に含まれる。
【０１０１】
例えば、縦型半導体装置は、ＮＰＮバイポーラトランジスタ、ＰＮＰバイポーラトランジスタ、プレーナゲート型ＰチャネルＭＯＳトランジスタ、プレーナゲート型ＮチャネルＭＯＳトランジスタ、トレンチゲート型ＰチャネルＭＯＳトランジスタ等であってもよい。
【０１０２】
すなわち、縦型半導体装置は、図２０に示されるようなプレーナゲート型ＮチャネルＭＯＳトランジスタであってもよい。このトランジスタにおいては、ソース層１１４及びボディ層１１１上にプレーナ型ゲート電極７００が形成される。このトランジスタの電界緩和構造及び作用、効果は既に説明したトレンチゲート型ＮチャネルＭＯＳ電界効果トランジスタと同じであるため説明を省略する。
【０１０３】
また、縦型半導体装置は、図２１に示されるようなＮＰＮバイポーラトランジスタであってもよい。このトランジスタにおいては、ｎ型コレクタ層８２４と、コレクタ層８２４の表面に形成されたｐ型ベース層８２５と、ベース層８２５の内部に形成されたｎ+型エミッタ層８２６及びｐ+型ベースコンタクト層８２７と、電界緩和層１１２と、接続層１１３と、コンタクト層１１５とが半導体基板内に形成される。また、コレクタ層８２４裏面には、コレクタ電極８２３が形成され、コレクタ層８２４表面には、エミッタ層８２６及びコンタクト層１１５と接触するように、エミッタ・Ｐ-型接続層用電極９２８が形成される。また、コンタクト層１１５は、エミッタ電極配線に接続されている。なお、コレクタ層８２４、ベース層８２５、エミッタ層８２６及びベースコンタクト層８２７は、それぞれ本実施の形態の第１半導体領域１０、第２半導体領域１１、第３半導体領域１４及び第１０半導体領域１７の一例である。このトランジスタの電界緩和構造及び作用、効果は既に説明したトレンチゲート型ＮチャネルＭＯＳトランジスタと同じであるため説明を省略する。
【産業上の利用可能性】
【０１０４】
本発明は、縦型半導体装置に利用でき、特にトランジスタ等に利用することができる。
【図面の簡単な説明】
【０１０５】
【図１】本発明の第１の実施の形態に係る縦型半導体装置の構成を示す平面図である。
【図２】同縦型半導体装置の構造図（図１のＸ−Ｘ’における断面図）である。
【図３】実施例１に係るトレンチゲート型ＮチャネルＭＯＳ電界効果トランジスタの構造を示す断面図（図１のＸ−Ｘ’における断面図）である。
【図４】同トランジスタの電界緩和効果を説明するための図である。
【図５】同トランジスタの電界緩和効果を説明するための図である。
【図６】同トランジスタの電界緩和効果を説明するための図である。
【図７】同トランジスタの電流の流れを説明するための図である。
【図８】実施例２に係るトレンチゲート型ＮチャネルＭＯＳ電界効果トランジスタの構造を示す断面図である。
【図９】同トランジスタの電界緩和効果を説明するための図である。
【図１０】同トランジスタの電界緩和効果を説明するための図である。
【図１１】実施例３に係るトレンチゲート型ＮチャネルＭＯＳ電界効果トランジスタの構造を示す断面図（図１のＸ−Ｘ’における断面図）である。
【図１２】同トランジスタの製造方法を説明するための断面図である。
【図１３】同トランジスタの変形例の構造を示す断面図（図１のＸ−Ｘ’における断面図）である。
【図１４】同トランジスタの変形例の製造方法を説明するための断面図である。
【図１５】同トランジスタの変形例の構造を示す断面図である。
【図１６】本発明の第２の実施の形態に係る縦型半導体装置の構造を示す断面図（図１のＸ−Ｘ’における断面図）である。
【図１７】実施例４に係るトレンチゲート型ＩＧＢＴの構造を示す断面図（図１のＸ−Ｘ’における断面図）である。
【図１８】実施例５に係るプレーナゲート型ＩＧＢＴの構造を示す断面図（図１のＸ−Ｘ’における断面図）である。
【図１９】実施例６に係るサイリスタの構造を示す断面図（図１のＸ−Ｘ’における断面図）である。
【図２０】本発明に係る縦型半導体装置としてのプレーナゲート型ＮチャネルＭＯＳトランジスタの構造を示す断面図（図１のＸ−Ｘ’における断面図）である。
【図２１】本発明に係る縦型半導体装置としてのＮＰＮバイポーラトランジスタの構造を示す断面図（図１のＸ−Ｘ’における断面図）である。
【図２２】従来の縦型半導体装置としてのプレーナゲート型ＮチャネルＭＯＳトランジスタの構造を示す断面図である。
【図２３】同トランジスタにおける空乏層の広がりかたと、電界強度が最大になる場所とを説明するための図である。
【図２４】同トランジスタにおける空乏層の広がりかたと、電界強度が最大になる場所とを説明するための図である。
【符号の説明】
【０１０６】
１、１１９    ドレイン電極
２、５３１    半導体層
３、１１０    ドレイン層
４、１１１、２１１    ボディ層
５    電界緩和フローティング層
６、１１４    ソース層
７    ゲート酸化膜
８    ゲート電極
９    ソース電極
１０    第１半導体領域
１１    第２半導体領域
１２    第４半導体領域
１３    第５半導体領域
１４    第３半導体領域
１５    第９半導体領域
１７    第１０半導体領域
１８    第２電極
１９    第１電極
２０    第８半導体領域
１１２    電界緩和層
１１３、２１３、３２０、３３６    接続層
１１５、１１７    コンタクト層
１１６    トレンチゲート電極
１１８    ソース・ボディ・Ｐ-型接続層用電極
５２９、８２３    コレクタ電極
５３０、８２４    コレクタ層
５３２、８２５    ベース層
５３３、８２６    エミッタ層
５３４、８２７    ベースコンタクト層
５３５    エミッタ・ベース・Ｐ-型接続層用電極
６２２、７００    プレーナ型ゲート電極
６２３    アノード電極
６３０    アノード層
９２８、９３５    エミッタ・Ｐ-型接続層用電極
【図１】
2008060152.tif 000003
【図２】
2008060152.tif 000004
【図３】
2008060152.tif 000005
【図４】
2008060152.tif 000006
【図５】
2008060152.tif 000007
【図６】
2008060152.tif 000008
【図７】
2008060152.tif 000009
【図８】
2008060152.tif 000010
【図９】
2008060152.tif 000011
【図１０】
2008060152.tif 000012
【図１１】
2008060152.tif 000013
【図１２】
2008060152.tif 000014
【図１３】
2008060152.tif 000015
【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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