(57)【要約】【課題】スプリアスが生じにくい。【解決手段】ＡＤＣから入力されたｎビットのデジタル信号は、ｍビットが整数部４１、且つ、ｎ−ｍビットがデジタル制御値時間変化部４３に入力される。そして、デジタル制御値時間変化部４３から時間的に変化するデジタル制御値が小数部４２に入力される。デジタル制御発振器４は、整数部４１によってステップ周波数刻みで発振周波数を変化させる。また、小数部４２によってステップ周波数よりも小さな周波数刻みで発振周波数を変化させる。このとき、小数部４２によって変化させることができる周波数は、ステップ周波数よりも大きい。【選択図】図５
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【特許請求の範囲】
【請求項１】
入力されたｎビットのデジタル値に基づいて、ある発振周波数の信号を出力するデジタル制御発振器であって、
前記ｎビットのデジタル値のうちのｍビット（ｍ＜ｎ）のデジタル値が入力され、１ビット単位で前記発振周波数をステップ的に変化させる整数部と、
前記ｎビットのデジタル値のうちの、前記ｍビットのデジタル値を除くｎ−ｍビットのデジタル値が入力され、前記ｎ−ｍビットのデジタル値に従って時間的に変化するデジタル制御値を出力するデジタル制御値時間変化手段と、
前記デジタル制御値時間変化手段から出力された時間的に変化するデジタル制御値が入力され、前記整数部における１ビットの前記発振周波数の変化量よりも小さい周波数刻みで前記発振周波数を変化させるための小数部とを備えており、
前記デジタル制御値時間変化手段に入力される前記ｎ−ｍビットのデジタル値が最大値である場合と最小値である場合とにおいて、小数部における前記発振周波数の変化量は、前記整数部における１ビットのデジタル値に対する前記発振周波数の変化量よりも大きいことを特徴とするデジタル制御発振器。
【請求項２】
前記ｎ−ｍビットのデジタル値の各ビットを所定ビットだけシフトさせて、前記デジタル制御値時間変化手段に出力するビットシフト回路をさらに備えていることを特徴とする請求項１に記載のデジタル制御発振器。
【請求項３】
前記整数部及び前記小数部は、
入力されたデジタル値に基づいて容量値が切替えられる容量素子と、
所定インダクタンス値のインダクタとを含むＬＣ共振発振器であることを特徴とする請求項１または２に記載のデジタル制御発振器。
【請求項４】
請求項１〜３の何れか１項に記載のデジタル制御発振器を備えていることを特徴とする位相同期ループ。
【請求項５】
請求項４に記載の位相同期ループを備えていることを特徴とする通信機。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタル制御発振器、このデジタル制御発振器を備えた位相同期ループ及び通信機に関する。
【背景技術】
【０００２】
入力信号の周波数と出力信号の周波数とを同期させるＰＬＬ（Phase Locked Loop：位相同期ループ）が通信機における周波数制御に用いられる。一般的にＰＬＬは、入力信号と出力信号との位相差を検出する位相検出器と、位相検出器から出力された信号に含まれる誤差信号を平滑化するループフィルタと、ループフィルタから入力された信号に応じた発振周波数を出力する電圧制御発振器とを含んでいる。
【０００３】
近年、アナログ信号よりもノイズに対して遥かに強いことからデジタル信号を入力として、このデジタル信号のデジタル値に応じた発振周波数を出力するデジタル制御発振器が用いられている。デジタル制御発振器は、入力信号がデジタル信号であることから、出力信号の発振周波数が離散的となるため、できるだけ小さな周波数刻みで発振周波数を変化させることが要求される。
【０００４】
このような小さな周波数刻みで発振周波数を変化させるデジタル制御発振器として、特許文献１には、入力された複数ビットのデジタル信号を２系統の整数ビットと分数ビットとに分けて、整数ビットと分数ビットとで発振周波数を異なるように変化させるものがある。整数部は、入力された整数ビットの１ビット単位で発振周波数をステップ的に変化させる（以後、１ビット変化によるステップ的な変化量をステップ周波数と称す）。分数部は、デジタルデルタシグマ変調器に入力され、分数平均値を発生し、この分数平均値に応じて、ステップ周波数の範囲内でステップ周波数よりも小さな所定の周波数刻みで発振周波数を変化させる。
【０００５】
これにより、図９に示すように、ステップ周波数より小さな所定の周波数刻みで発振周波数を変化させることができる。黒丸は、整数部に入力されたビットの変化により、ステップ周波数ごとに変化させて出力することができる発振周波数である。白丸は、分数部に入力されたビットの変化により、所定の周波数刻みで変化させて出力することができる発振周波数である。例えば、ステップ周波数が１００ｋＨｚであれば、２００ｋＨｚ、３００ｋＨｚ、・・・など１００ｋＨｚ間隔の発振周波数の他に、５０ｋＨｚ、１５０ｋＨｚ、・・・などの発振周波数も出力することができる。なお、発振周波数の変化は、局所的に見れば線形とみなすことができる。
【０００６】
【特許文献１】特開２００２−３３６６０号公報（図１２）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、特許文献１に記載のデジタル制御発振器は、図１０に示すように、素子特性のばらつきにより整数部によるステップ周波数がばらつくことがある。このとき、分数部によって所定の周波数刻みで発振周波数を変化させても、ステップ周波数が大きくなっているところでは、所望の発振周波数を得られない周波数帯域ｆａが存在することになる。これにより、所望の発振周波数が周波数帯域ｆａ内の周波数である場合、デジタル制御発振器で実現することができる発振周波数と所望の発振周波数との差が大きくなってしまい、この差がスプリアス（歪み）となってしまう。
【０００８】
本発明の主たる目的は、スプリアスが生じにくいデジタル制御発振器、及びこのデジタル制御発振器を備えた位相同期ループ及び通信機を提供することである。
【課題を解決するための手段及び発明の効果】
【０００９】
本発明のデジタル制御発振器は、入力されたｎビットのデジタル値に基づいて、ある発振周波数の信号を出力するデジタル制御発振器であって、前記ｎビットのデジタル値のうちのｍビット（ｍ＜ｎ）のデジタル値が入力され、１ビット単位で前記発振周波数をステップ的に変化させる整数部と、前記ｎビットのデジタル値のうちの、前記ｍビットのデジタル値を除くｎ−ｍビットのデジタル値が入力され、前記ｎ−ｍビットのデジタル値に従って時間的に変化するデジタル制御値を出力するデジタル制御値時間変化手段と、前記デジタル制御値時間変化手段から出力された時間的に変化するデジタル制御値が入力され、前記整数部における１ビットの前記発振周波数の変化量よりも小さい周波数刻みで前記発振周波数を変化させるための小数部とを備えており、前記デジタル制御値時間変化手段に入力される前記ｎ−ｍビットのデジタル値が最大値である場合と最小値である場合とにおいて、小数部における前記発振周波数の変化量は、前記整数部における１ビットのデジタル値に対する前記発振周波数の変化量よりも大きいことを特徴とするものである。
【００１０】
このデジタル制御発振器によれば、ステップ周波数がばらついた場合においても、小数部における前記発振周波数の変化量が、整数部における１ビットのデジタル値に対する発振周波数の変化量よりも大きいことから所望の発振周波数を得られない周波数帯域が存在しない。これにより、所望の発振周波数との差が小さい発振周波数を出力することができるため、スプリアスを生じにくくなる。
【００１１】
また、前記ｎ−ｍビットのデジタル値の各ビットを所定ビットだけシフトさせて、前記デジタル制御値時間変化手段に出力するビットシフト回路をさらに備えていることが好ましい。この構成によれば、小数部の１ビット変化による発振周波数の変化量を増大させることができる。
【００１２】
さらに、前記整数部及び前記小数部は、入力されたデジタル値に基づいて容量値が切替えられる容量素子と、所定インダクタンス値のインダクタとを含むＬＣ共振発振器であってもよい。
【００１３】
また、本発明のデジタル制御発振器は、位相同期ループに採用され得る。本発明のデジタル制御発振器が位相同期ループに採用されていることにより、本発明のデジタル制御発振器のような制御を行わない位相同期ループに比べて、スプリアスを生じにくくなる
【００１４】
さらに、本発明のデジタル制御発振器は、通信機に採用され得る。本発明のデジタル制御発振器が通信機に採用されていることにより、本発明のデジタル制御発振器のような制御を行わない通信機に比べて、スプリアスを生じにくくなる
【発明を実施するための最良の形態】
【００１５】
本発明に係る実施形態について、図面を参照して説明する。本実施形態のデジタル制御発振器は、例えば、図１に示すような携帯電話２０１（通信機）に設けられている。携帯電話２０１は、アンテナから受信した信号をデジタル復調装置によって復調し、復調した信号から文字、画像、音声、あるいは、プログラムなどのデータが再現されて、これらの情報が、携帯電話２０１に設けられた図示されていないディスプレイやスピーカを通じて使用者に提供される。なお、本実施形態では、携帯電話２０１用のデジタル制御発振器を例に挙げて説明するが、携帯電話以外の通信機、例えば、デジタルＴＶ、無線ＬＡＮ装置、あるいは、無線ＬＡＮを搭載したＰＣ等のあらゆる通信機に用いられるものであってもよい。
【００１６】
次に、アンテナで受信された信号を復調するデジタル復調装置について、図２を参照して説明する。図２に示すように、デジタル復調装置１０は、チューナ２０及び復調器３０を有する。チューナ２０は、携帯電話２０１（図１参照）のアンテナから信号を受信し、この信号の増幅等を行い、復調器３０へと送信する。復調器３０は、チューナ２０から送信された信号に復調処理を施して、文字、画像等のデータを取り出す。
【００１７】
本実施形態に係るデジタル制御発振器は、チューナ２０に設けられているため、チューナ２０について、図３を参照して簡単に説明する。
【００１８】
チューナ２０は、ＲＦアンプ２１、ミキサ２２、位相同期ループ２３、フィルタ２４及びＩＦアンプ２５を有する。チューナ２０で受信された信号は、ＲＦアンプ２１によって増幅されて、ミキサ２２に送られる。位相同期ループ２３は、特定のチャンネル周波数に対応するミキシング信号を生成する。
【００１９】
このミキシング信号はミキサ２２に送られ、ミキサ２２においてＲＦアンプ２１から受信した信号とミキシング信号とが混合される。さらに、フィルタ２４において、混合された信号から不要な周波数の信号成分が除去されて、選択されたチャンネルに対応する周波数信号が生成される。さらに、この生成された信号は、ＩＦアンプ２５において増幅されて、復調器３０へ送られる。
【００２０】
次に、本実施形態に係る位相同期ループ２３について、図４を参照して詳細に説明する。
【００２１】
位相同期ループ２３は、位相検出器１、ループフィルタ２、ＡＤＣ３、デジタル制御発振器４及び分周器５を有する。位相検出器１は、水晶発振回路から出力された基準信号と分周器からの出力信号との位相差を検出し、この位相差に基づく誤差信号を出力する。ループフィルタ２は、位相検出器１からの誤差信号を平滑化し、交流成分の少ない直流信号に変換する。ＡＤＣ３は、ループフィルタ２から入力されたアナログ信号をデジタル信号に変換して出力する。デジタル制御発振器４は、入力されたデジタル信号のデジタル値に応じた発振周波数の信号を出力する。分周器５は、デジタル制御発振器４から出力された信号を分周して、分周信号を位相検出器１に出力する。
【００２２】
続いて、本実施形態に係るデジタル制御発振器４の構成について、図５を参照して詳細に説明する。
【００２３】
デジタル制御発振器４は、入力されたデジタル信号に応じて所定の周波数（以下、ステップ周波数と称す）を整数倍もしくは小数倍した周波数刻みで発振周波数を変化させて出力する。デジタル制御発振器４は、ＬＣ共振発振器４０及びデジタル制御値時間変化部４３（デジタル制御値時間変化手段）を有する。ＬＣ共振発振器４０は、インダクタのインダクタンスＬと容量素子の容量値Ｃとから発振周波数ｆを決定して出力する発振器であり、発振周波数ｆは、ｆ＝１／｛２Π＊ｓｑｒ（ＬＣ）｝で決定される。すなわち、容量値Ｃが減少することにより、発振周波数ｆは増加する。ＬＣ共振発振器４０は、整数部４１、小数部４２及びインダクタ４４を有する。デジタル制御発振器４に入力されるデジタル信号のビット数は、ＡＤＣ３の分解能から決定されており、ＡＤＣ３から入力されたｎビットのデジタル信号のうち、上位ｍビットは整数部４１に入力され、下位ｎ−ｍビットはデジタル制御値時間変化部４３に入力される。
【００２４】
整数部４１は、ステップ周波数の整数倍に発振周波数を変化させるものであり、複数のバラクタダイオード等の可変容量ダイオード４５（容量素子）及びＡＤＣ３から出力されたｍビットのデジタル信号が入力されるｍ個の入力端子Ａ１〜Ａｍを備えている。
【００２５】
デジタル制御値時間変化部４３は、入力されたｎ−ｍビットのデジタル値に従って時間的にデジタル値（デジタル制御値）を変化させて出力する。
【００２６】
小数部４２は、ステップ周波数の小数倍に発振周波数を変化させるものであり、複数の可変容量ダイオード４６及びデジタル制御値時間変化部から出力されたデジタル制御値が入力される入力端子Ｂ１〜Ｂｎ−ｍを備えている。
【００２７】
整数部４１の可変容量ダイオード４５、小数部４２の可変容量ダイオード４６及びインダクタ４４は並列に接続されている。可変容量ダイオード４５，４６は、逆電圧を印加することにより容量値を発生する。すなわち、デジタル値がＬＯＷとなって入力されている入力端子に接続されている可変容量ダイオード４５，４６は、容量値を発生する。整数部４１においては、入力されたｍビットのデジタル値に従って、可変容量ダイオード４５が発生する容量値が整数部４１での容量値となる。小数部４２においては、時間的に変化しているデジタル制御値が入力されることにより、可変容量ダイオード４６が発生する容量値の総和を時間的に平均した容量値が、小数部４２での容量値となる。
【００２８】
そして、可変容量ダイオード４５，４６は並列に接続されていることから、整数部４１での容量値と小数部４２での容量値の総和がＬＣ発振共振器４０における容量値となる。ＡＤＣ３から入力されたｎビットのデジタル値の変化によるＬＣ発振共振器４０の容量値に伴い、共振周波数は出力される。
【００２９】
ここで、発振周波数が出力される流れについて、図６を参照して説明する。まず、ＡＤＣ３からｎビットのデジタル信号が出力されると、ｍビットが整数部４１、且つ、ｎ−ｍビットがデジタル制御値時間変化部４３に入力される。整数部４１に入力されるｍビットのデジタル値が１ビット変化するごとに、発振周波数はステップ周波数ｆｓ１間隔でｆ１、ｆ２、ｆ３、ｆ４の順に変化する。なお、発振周波数の変化は、単調減少のため局所的に見れば線形とみなすことができる。
【００３０】
次に、デジタル制御値時間変化部４３に入力されたｎ−ｍビットのデジタル値が１ビット変化するごとに、発振周波数は、整数部４１によるステップ周波数ｆｓ１間隔に加えて、周波数ｆｔ間隔で変化する。ここで、小数部４２のみで変化させることのできる発振周波数は、最大で周波数ｆｕである。周波数ｆｕは、ステップ周波数ｆｓ１よりも大きくなっている。
【００３１】
これにより、例えば図７に示すように、１ビットごとに変化するステップ周波数がｆｓ２、ｆｓ３のようにばらついている場合においても、小数部４２における発振周波数の変化量が、整数部４１における１ビットのデジタル値に対する発振周波数の変化量よりも大きいため、所望の発振周波数を得られない周波数帯域が存在することがない。これにより、所望の発振周波数との差が小さい発振周波数を出力することができるため、スプリアスを生じにくくなる。
【００３２】
より具体的に発振周波数の決定方法について説明する。例えば、ステップ周波数をｆｓ４、小数部４２における発振周波数の最大の変化量をｆｓ５（ｆｓ４＜ｆｓ５）とする。ＡＤＣ３から出力されるデジタル信号が５ビットである場合において、整数部４１に上位２ビット、デジタル制御値時間変化部４３に下位３ビットのデジタル信号が入力される。このとき、整数部４１は、ステップ周波数ｆｓ４を入力されたデジタル値で整数倍した値だけ発振周波数を変化させる。すなわち、１１というデジタル値が入力された場合においては、ステップ周波数ｆｓ４を３倍した値だけ発振周波数を変化させる。デジタル制御値時間変化部４３は、入力されたデジタル信号のビット数で実現できる最大値を分母として、入力されたデジタル値を分子とする分数時間だけＬＯＷとなる１ビットのデジタル信号を出力する。例えば、０１１というデジタル値がデジタル制御値時間変化部４３に入力された場合においては、単位時間における３／８の時間だけＬＯＷとなる１ビットのデジタル信号を出力する。これにより、小数部４２は、周波数ｆｓ５を３／８倍した値だけ発振周波数を変化させる。こうして、発振周波数ｆ＝３＊ｆｓ４＋３／８＊ｆｓ５の信号を出力することができる。なお、本具体例においては、デジタル制御値時間変化部４３から小数部４２に入力されるデジタル信号のビット数を１ビットで説明したが、小数部４２に複数ビットのデジタル信号が入力されてもよい。
【００３３】
以上、本発明の好適な実施形態について説明したが、本発明は上述の実施形態に限られるものではなく、特許請求の範囲に記載した限りにおいて様々な変更が可能なものである。例えば、上述した実施形態においては、ＡＤＣ３から出力されたｎ−ｍビットのデジタル信号をデジタル制御値時間変化部４３に直接入力していたが、図８に示すように、ＡＤＣ３から出力されたｎ−ｍビットのデジタル信号をビットシフト回路４７に入力して所定ビットだけシフトさせてデジタル制御値時間変化部４３に入力してもよい。これにより、小数部４２のビット変化による発振周波数の変化量を増大させることができる。
【００３４】
また、本実施形態においては、ＬＣ共振発振器における可変容量ダイオードの容量値の総和に従って、発振周波数を変化させていたが、可変容量ダイオードの容量値を固定して、インダクタのインダクタンス値の変化に従って、発振周波数を変化させてもよい。
【００３５】
さらに、本実施形態においては、ＬＣ共振発振器によって発振周波数を出力していたが、ＬＣ共振発振器ではなく、インバータを奇数個リング状に接続したリングオシレータによって発振周波数を出力してもよい。この場合、各インバータに供給する電流値を変化させる、またはインバータの個数を増減することにより、発振周波数を変化させることができる。
【図面の簡単な説明】
【００３６】
【図１】本発明の実施形態に係るデジタル制御発振器の一例である携帯電話を示す図である。
【図２】デジタル復調装置の概略構成を示すブロック図である。
【図３】チューナのブロック図である。
【図４】位相同期ループのブロック図である。
【図５】デジタル制御発振器の概略構成を示す図である。
【図６】本発明の実施形態に係るデジタル制御発振器の入出力特性を示す図である。
【図７】本発明の実施形態に係るデジタル制御発振器による課題の解決を説明する図である。
【図８】本発明の実施形態に係るデジタル制御発振器の変形例を示す図である。
【図９】従来のデジタル制御発振器の入出力特性を示す図である。
【図１０】従来のデジタル制御発振器の課題を説明する図である。
【符号の説明】
【００３７】
４  デジタル制御発振器
２３  位相同期ループ
４１  整数部
４２  小数部
４３  デジタル制御値時間変化手段
２０１  携帯電話
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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