(57)【要約】      （修正有）【課題】主電流が半導体基板の厚さ方向に流れる半導体装置を有する複合半導体装置であっても、この複合半導体装置の２次元サイズとほぼ同一のチップスケールパッケージに樹脂封止することができる半導体装置を提供すること。【解決手段】ｎ型低抵抗半導体基板１上のｎ型ドリフト層２に選択的に形成のｐ型ウエル領域３と、該ｐ型ウエル領域３に選択的に形成のｎ型ソース領域４と、前記ｎ型ドリフト層２と前記ｎ型ソース領域４の表面に挟まれる前記ｐ型ウエル領域３表面上にゲート絶縁膜５、ゲート電極６と、前記ｐ型ウエル領域３と同一表面で所要距離に離間するｎ型ドレイン領域９とを備え、オン時にチャネルる電子がソース領域４から前記ドリフト領域２を経て前記ドレイン領域９へ向かって流れる際、前記所要の距離を、この電子の電気抵抗が前記低抵抗半導体基板１を通って前記ドレイン領域９へ抜ける場合に最も小さくなるように設定する半導体装置とする。【選択図】        図１
2008108887.tif 000002
【特許請求の範囲】
【請求項１】
一導電型低抵抗半導体基板の一方の主面上の一導電型ドリフト層の表面層に選択的に形成される他導電型ウエル領域と、該他導電型ウエル領域の表面層に選択的に形成される一導電型ソース領域と、前記一導電型ドリフト層表面と前記一導電型ソース領域表面とに挟まれる前記他導電型ウエル領域表面上にゲート絶縁膜を介して形成されるゲート電極と、前記他導電型ウエル領域と同一表面に所要の距離に離間されて配置される一導電型ドレイン領域とを備える半導体装置において、前記ゲート電極に閾値電圧以上の電圧印加時に前記ゲート絶縁膜直下の他導電型ウエル領域表面に形成されるチャネルを通って電子がソース領域から前記ドリフト領域内を通過して前記ドレイン領域へ向かって流れる際、前記所要の距離を、この電子の受ける電気抵抗が前記一導電型低抵抗半導体基板を通って前記ドレイン領域へ抜ける場合に最も小さくなるように設定することを特徴とする縦型半導体装置。
【請求項２】
前記ドレイン領域底部が前記一導電型低抵抗半導体基板に接触していないことを特徴とする請求項１記載の縦型半導体装置。
【請求項３】
前記ドレイン領域底部が前記一導電型低抵抗半導体基板に接触していることを特徴とする請求項１記載の縦型半導体装置。
【請求項４】
前記一導電型低抵抗半導体基板の厚さが５０μｍ以上であることを特徴とする請求項１乃至３のいずれか一項に記載の縦型半導体装置。
【請求項５】
前記一導電型低抵抗半導体基板の他方の主面に金属膜がオーミック接触していることを特徴とする請求項１乃至３のいずれか一項に記載の縦型半導体装置。
【請求項６】
請求項１乃至５のいずれか一項に記載の縦型半導体装置の他方の主面を露出させて樹脂封止するチップスケールパッケージにおいて、前記縦型半導体装置の露出面にヒートシンクが設けられていることを特徴とする縦型半導体装置のチップスケールパッケージ。
【請求項７】
前記一導電型低抵抗半導体基板内を主面に平行に流れる電流による電気抵抗成分を低減するためにソース電極よりドレイン電極の数が多く設けられる請求項１乃至４のいずれか一項に記載の縦型半導体装置において、ソース電極と同じ数のドレイン電極にはハンダバンプが設けられ、残りのドレイン電極は金属配線により接続されて前記ハンダバンプされたドレイン電極に接続されていることを特徴とする縦型半導体装置のチップスケールパッケージ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板の厚さ方向に主電流が流れる半導体素子、すなわち、縦型半導体装置を内蔵する半導体素子に関し、特には縦型ＭＯＳＦＥＴを内蔵する半導体装置に関する。
【背景技術】
【０００２】
従来の縦型ＭＯＳＦＥＴを同一半導体基板内に集積させて内蔵する半導体装置のＭＯＳＦＥＴ部分の要部断面図を図１３に示す。この半導体装置を従来技術で樹脂封止した構造の内部を明示するため封止樹脂の上半分を除去した状態の上面図を図１４に示す。同様に、ＣＳＰ（Ｃｈｉｐ  Ｓｃａｌｅ  Ｐａｃｋａｇｅ）方式で樹脂封止した場合の縦断面図を図１５に示す。
【０００３】
まず、前記図１３に示す従来技術による半導体装置のうち、縦型ＭＯＳＦＥＴ部分は、低抵抗のｎ＋  半導体基板１の一面上に形成された高抵抗ｎ−  ドリフト層２の表面層にｐウエル領域３を形成し、このｐウエル領域３の表面層に選択的にｎ＋  ソース領域４を形成し、ｎ−  ドリフト層２の表面とｎ＋  ソース領域４表面とに挟まれる前記ｐウエル領域３の表面にゲート絶縁膜５を介してゲート電極６を設け、さらに、ｎ＋  ソース領域４とｐウエル領域３の表面には共通に接触する金属電極膜からなるソース電極７を設け、ｎ＋  基板１の他面には金属電極膜からなるドレイン電極８を設けてなる構成を備えている。この縦型ＭＯＳＦＥＴは、オン時に電流がドレイン電極８からドレイン領域１、ドリフト領域２、前記ゲート電極直下のｐウエル領域３部分（ｎチャネル−図示せず）およびソース領域４を通ってソース電極７に抜ける従来の通常の縦型ＭＯＳＦＥＴの構成となっている。
【０００４】
このような従来の縦型ＭＯＳＦＥＴの構成を同一半導体基板内に内蔵する半導体装置を樹脂封止する場合は、図１４の上面図に示すように、樹脂パッケージ１００に設けられる一つのピンに電気的に接続された金属製ダイパッド１０１上に、前記縦型ＭＯＳＦＥＴを同一半導体基板上に形成した半導体装置すなわちＩＣチップ１０２の裏面を接触させて前記ピンを縦型ＭＯＳＦＥＴのドレイン電極端子とする必要がある。ＩＣチップ１０２の裏面とダイパッド１０１は半田を介して接続され固定される。このＩＣチップの周囲に配置され、一端側がパッケージ１００内に固定され、他端側が外部接続のためパッケージから突出する形状の複数のピン（電極端子）１０４と、前記ＩＣチップ１０２の表面に設けられる幾つかのＩＣパッド１０３とは、それぞれボンディングワイヤにより導電接続されるように構成した上で樹脂封止して作製される。
【０００５】
一方、図１５の断面図に示す従来のＣＳＰ方式による樹脂封止半導体装置は、ＩＣチップ２００の裏面２０２側をこの図面では上にし、ＩＣパッド２０３が複数設けられる表面２０１側を下にして、複数のＩＣパッド２０３を除くＩＣチップ表面２０１上に絶縁膜２０４を形成し、その絶縁膜２０４上に金属製のポスト台座２０５を作り、各ポスト台座を各ＩＣパッド２０３と導電接続する。ポスト台座２０５の上には、円柱形の金属製のポスト２０６が作製され、各ポスト２０６の上にハンダバンプ２０７を作成して入出力ピンとする。最後に絶縁膜２０４上からポスト２０６の高さまでを樹脂２０８で覆って樹脂封止をすることによりＣＳＰ方式の半導体装置とする。ＣＳＰでは全ての箇所のハンダバンプ２０７はＩＣチップ２００の入出力ピン（電極端子）となる。このＣＳＰ方式の半導体装置のパッケージの２次元サイズはチップサイズとほぼ同一となる。更に、ＩＣチップ２００の裏面２０２からは電極端子（ピン）に導電接続されることがなく、また、樹脂で覆われることもなく露出しているので、パッケージの厚さも、入出力ピンの高さ分の樹脂厚さは必要であるが、それ以外は最小限に薄くすることが可能である。
【０００６】
ＭＯＳＦＥＴを同一半導体基板に内蔵する複合半導体装置としては、横型ＭＯＳＦＥＴを内蔵させたインテリジェントスイッチデバイスが知られている（特許文献１）
【特許文献１】特開２００５−１３６２９０号公報（要約）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、前記図１３で示すような従来の縦型ＭＯＳＦＥＴを内蔵するＩＣチップを樹脂封止する場合に必要な前記図１４で示す樹脂パッケージは、その占有スペースを低減してさらにパッケージを小型化することが求められているが、そのままでは、これ以上の小型化は困難である。ＣＳＰ方式を適用すれば、小型化ができるが、従来の縦型ＭＯＳＦＥＴは、ＩＣチップの表面と裏面の両方を電極として利用する必要があるため、図１５で示すような従来のＣＳＰ方式の樹脂封止体とすることが難しいのである。
【０００８】
本発明は以上述べた点に鑑みてなされたものであり、本発明の目的は、主電流が半導体基板の厚さ方向に流れる縦型半導体素子を同一半導体基板に有する複合半導体装置であっても、この複合半導体装置の半導体基板の２次元サイズとほぼ同一のチップスケールパッケージに樹脂封止することができる半導体装置を提供することである。
【課題を解決するための手段】
【０００９】
特許請求の範囲の請求項１記載の発明によれば、一導電型低抵抗半導体基板の一方の主面上の一導電型ドリフト層の表面層に選択的に形成される他導電型ウエル領域と、該他導電型ウエル領域の表面層に選択的に形成される一導電型ソース領域と、前記一導電型ドリフト層表面と前記一導電型ソース領域表面とに挟まれる前記他導電型ウエル領域表面上にゲート絶縁膜を介して形成されるゲート電極と、前記他導電型ウエル領域と同一表面に所要の距離に離間されて配置される一導電型ドレイン領域とを備える半導体装置において、前記ゲート電極に閾値電圧以上の電圧印加時に前記ゲート絶縁膜直下の他導電型ウエル領域表面に形成されるチャネルを通って電子がソース領域から前記ドリフト領域内を通過して前記ドレイン領域へ向かって流れる際、前記所要の距離を、この電子の受ける電気抵抗が前記一導電型低抵抗半導体基板を通って前記ドレイン領域へ抜ける場合に最も小さくなるように設定する半導体装置とすることにより、前記本発明の目的は達成される。
【００１０】
特許請求の範囲の請求項２記載の発明によれば、前記ドレイン領域底部が前記一導電型低抵抗半導体基板に接触していない特許請求の範囲の請求項１記載の半導体装置とすることが好ましい。
特許請求の範囲の請求項３記載の発明によれば、前記ドレイン領域底部が前記一導電型低抵抗半導体基板に接触している特許請求の範囲の請求項１記載の半導体装置とすることも好ましい。
【００１１】
特許請求の範囲の請求項４記載の発明によれば、前記一導電型低抵抗半導体基板の厚さが５０μｍ以上で特許請求の範囲の請求項１乃至３のいずれか一項に記載の半導体装置とすることがより好ましい。
特許請求の範囲の請求項５記載の発明によれば、前記一導電型低抵抗半導体基板の他方の主面に金属薄膜がオーミック接触している特許請求の範囲の請求項１乃至３のいずれか一項に記載の半導体装置とすることも望ましい。
【００１２】
特許請求の範囲の請求項６記載の発明によれば、特許請求の範囲の請求項１乃至５のいずれか一項に記載の半導体装置の他方の主面を露出させて樹脂封止するチップスケールパッケージにおいて、前記半導体装置の露出面にヒートシンクが設けられている半導体装置のチップスケールパッケージとすることも好適である。
特許請求の範囲の請求項７記載の発明によれば、前記一導電型低抵抗半導体基板内を主面に平行に流れる電流による電気抵抗成分を低減するためにソース電極よりドレイン電極の数が多く設けられる特許請求の範囲の請求項１乃至４のいずれか一項に記載の半導体装置において、ソース電極と同じ数のドレイン電極にはハンダバンプが設けられ、残りのドレイン電極は金属配線により接続されて前記ハンダバンプされたドレイン電極に接続されている半導体装置のチップスケールパッケージとすることがより好適である。
【発明の効果】
【００１３】
本発明によれば、縦型半導体素子を同一半導体基板内に有する複合半導体装置であっても、半導体基板の２次元サイズとほぼ同一のチップスケールパッケージに樹脂封止する半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明にかかる半導体装置の一実施例について、図面を参照しつつ詳細に説明する。本発明はその要旨を超えない限り、以下に説明する実施例の記載に限定されるものではない。
図１は本発明の実施例１にかかる縦型ＭＯＳＦＥＴの要部断面図、図２は本発明の実施例１にかかるＩＣチップの要部断面図、図３は本発明の実施例２にかかる縦型ＭＯＳＦＥＴの要部断面図、図４は本発明の実施例２にかかる縦型ＭＯＳＦＥＴの要部断面図、図５は本発明の実施例３にかかる縦型ＭＯＳＦＥＴの要部断面図、図６は本発明の実施例３にかかる縦型ＭＯＳＦＥＴの要部断面図、図７は本発明の実施例３にかかるＣＳＰ樹脂封止体の透視上面図、図８は本発明の実施例３にかかるＩＣチップの断面図、図９は本発明の実施例４にかかる縦型ＭＯＳＦＥＴの要部断面図、図１０は本発明の実施例５にかかるＣＳＰ樹脂封止体の断面図、図１１は本発明の実施例６にかかるＣＳＰ樹脂封止体の透視上面図、図１２は本発明の実施例６にかかるＩＣチップの断面図である。
【実施例１】
【００１５】
図１は実施例１にかかる複合半導体装置（以降、ＩＣチップと記す）と同一の半導体基板内に内蔵される縦型ＭＯＳＦＥＴ部分の半導体基板の要部断面図である。実施例１では、このような縦型半導体装置を内蔵するＩＣチップを用いた場合でも、チップサイズと同程度にまで小型化されたＣＳＰ方式で樹脂封止することのできる半導体装置について説明する。本発明にかかる半導体装置は、ＣＳＰ方式による樹脂封止を可能にするために、ＩＣチップに内蔵される縦型ＭＯＳＦＥＴ部分の表面側にソース電極とドレイン電極を設ける構成とすることを特徴としている。さらに、説明を加えると、本発明にかかる縦型ＭＯＳＦＥＴは半導体基板の同一表面側にソース電極とドレイン電極とを離間して形成する構成であるにもかかわらず、主電流は半導体基板の厚さ方向、すなわち、ドレイン−ソース間の高抵抗領域（ドリフト領域）を縦方向に流れるように構成するのである。この点において、同様にＭＯＳＦＥＴの半導体基板の同一表面側にドレイン電極とソース電極とが設けられるが、主電流がドレイン−ソース間の、半導体基板の高抵抗領域（ドリフト領域）を主面に平行な方向に流れる、いわゆる横型ＭＯＳＦＥＴとは異なる。
【００１６】
次に、図１に示す、実施例１にかかる縦型ＭＯＳＦＥＴについて説明する。低抵抗ｎ＋  基板１上に配設される高抵抗ｎ−  ドリフト領域２の表面層に選択的にｐ−  ウエル領域３を形成し、さらにそのｐ−  ウエル領域３の表面層に選択的にｎ＋  ソース領域４を形成する。ｎ−  ドリフト領域２の表面とｎ＋  ソース領域４表面とに挟まれたｐ−  ウエル領域３の表面上に、ゲート絶縁膜（酸化膜）５を介して導電型ポリシリコンなどからなるゲート電極６を設け、ｎ＋  ソース領域４とｐ−  ウエル領域３の表面に共通に接続されるＡｌ−Ｓｉなどの金属膜からなるソース電極７を設ける。前記ｐ−  ウエル領域３の表面のゲート絶縁膜直下にｎチャネル（図示せず）が形成される側の表面の端から所要の距離だけ離間するｎ−  ドリフト領域２の表面にｎ＋  ドレイン領域９を配置する。このｎ＋  ドレイン領域９の表面にドレイン電極１０としてＡｌ−Ｓｉなどの金属膜をオーミック接触させる。この際、前記ドリフト領域２の表面から内部に向かって形成されるｎ＋  ドレイン領域９の底部は低抵抗ｎ＋  基板１とは連結されていないが、主電流２０はドレイン電極１０からｎ＋  ドレイン領域９の底部を通って低抵抗ｎ＋  基板に流れる構成にされている。続いて、主電流２０はこの低抵抗ｎ＋  基板内を主面に平行な方向に流れ、ｎ−  ドリフト領域２内を厚さ方向に表面に向かって流れる。そしてｐ−  ウエル領域３の表面に形成される前記ｎチャネルを通り、ｎ＋  ソース領域４に入りソース電極７に主電流２０がぬけるように、前記ｐ−  ウエル領域３とｎ＋  ドレイン領域９との間のドリフト領域の距離を大きくして、その間の横方向抵抗をドリフト領域を厚さ方向（縦方向）抵抗より大きくするように設定する構成とすれば、縦型半導体装置を内蔵する半導体装置であっても、図１５で示すような従来のＣＳＰの樹脂封止方法でもパッケージすることが可能となる。
【００１７】
ただし、実施例１にかかる図１に示す縦型ＭＯＳＦＥＴでは、用途によっては、ソース電極７からドレイン電極１０へ負方向に電流が流れる場合がある。負方向に流れるドレイン電流３０を図２の太線で示す。この場合、この負方向ドレイン電流の内、所定の割合でｎ＋  ドレイン領域９の底部を越えて、隣接する低電圧回路のＮＭＯＳＦＥＴ領域５０へ流れ込むドレイン漏れ電流４０が発生する。このドレイン漏れ電流４０が大きくなると、ＮＭＯＳＦＥＴ５０の誤動作や破壊にいたる問題が発生することがある。この問題が懸念される場合は、次に示す実施例２の構成の縦型ＭＯＳＦＥＴとすることが好ましい。
【実施例２】
【００１８】
図３は実施例２にかかる縦型ＭＯＳＦＥＴ部分の半導体基板の断面図である。この実施例２にかかる縦型ＭＯＳＦＥＴの構成は、前記実施例１で説明した図２の負電流３０が流れる際に、隣接する低電圧回路のＮＭＯＳＦＥＴ領域５０へ流れ込むドレイン漏れ電流４０によって生じる障害を回避するための構成である。前記図１とこの図３に示す縦型ＭＯＳＦＥＴの違いは、図３に示す縦型ＭＯＳＦＥＴでは、ｎ＋  ドレイン領域９の底部が低抵抗ｎ＋  基板１に到達して連結されていることである。この構成とすることにより、前記図２を用いて説明した負電流３０が流れるような用途であっても、ドレイン漏れ電流４０の発生を完全に防ぐことが可能である。
【００１９】
実施例２にかかる図３に示す縦型ＭＯＳＦＥＴでは、図４の太線で示す主電流経路２０のように、主電流はドレイン電極１０から低抵抗ｎ＋  基板１、ドリフト領域２、ｎチャネル、ソース領域４を経てソース電極７に流れる。ただし、このドレイン電流２０は、数Ω／□程度のシート抵抗をもつｎ＋  基板１の場合、流れる距離が長いと、縦型ＭＯＳＦＥＴのオン抵抗の増加を無視できない。従って、大容量ドレイン電流２０が必要となる用途においては、この縦型ＭＯＳＦＥＴのオン抵抗で発生する熱が、ＩＣチップ全面に対して、ＩＣチップ裏面の局所的な領域で発生するため、熱の拡散や放射の点で大きな問題となることがある。
【実施例３】
【００２０】
図５は実施例３にかかる縦型ＭＯＳＦＥＴ部分の半導体基板の断面図である。実施例３は、図３で示す実施例２の場合に問題になることがあるとした、大容量ドレイン電流が必要となる用途で、ｎ＋  基板１のシート抵抗分が無視できない場合を解消できる縦型ＭＯＳＦＥＴの構成である。前記図３と図５に示す縦型ＭＯＳＦＥＴの違いは、図５に示す縦型ＭＯＳＦＥＴでは、ＭＯＳゲート構造に対して２つのｎ＋  ドレイン領域９を配置されていることが図３の構成と異なる。ただし、ｎ＋  ドレイン領域９は２つに分離されていなくても、ＭＯＳゲート構造を取り巻く構成であってもよい。この構成とすれば、縦型ＭＯＳＦＥＴに流れるドレイン電流２０は、図６の太線２０で示すようにｎ＋  基板１内を主面に平行に流れる分の電流経路が図４の場合と比べて約半分となり、ｎ＋  基板１の抵抗分は等価的に低減されることになる。
【００２１】
一方、ドレイン電極９が複数となる場合のデメリットもある。この実施例３の縦型ＭＯＳＦＥＴを従来のＣＳＰ方式で樹脂封止する場合のＩＣチップの透視上面図を図７に示す。ＩＣチップ１１内の縦型ＭＯＳＦＥＴ部分の破線で示すソース電極パッド１２の両側に、同じ縦型ＭＯＳＦＥＴのドレイン電極パッド１３が前述したように２箇所存在する。これら２つの縦型ＭＯＳＦＥＴのドレイン電極パッド１３に接続されている出力のハンダバンプ１５の合計数は、ドレイン電極からソース電極に流れる電流が同じであることから、縦型ＭＯＳＦＥＴのソース電極パッド１２に接続されているハンダバンプ１５の合計数と同じであれば充分である。ところが、実施例３では、ドレイン電極パッド１３に接続されている出力のハンダバンプ１５の合計数はソース電極パッド１２に接続されているハンダバンプ１５の合計数より多いので、その多い分だけ、ハンダバンプ１５が無駄になっている。これがデメリットである。
【００２２】
図８は図７に対応する実施例３にかかるＩＣチップ１１の断面図である。このＩＣチップ１１は、図７と図８に示すように縦型ＭＯＳＦＥＴ部と２点鎖線内に構成される制御回路部１４とを備え、制御回路部１４として、図８に示すように、半導体基板内に形成される横型ＮチャンネルＭＯＳＦＥＴ５０と横型ＰチャンネルＭＯＳＦＥＴ６０と横型ダイオード７０と、半導体基板上にポリシリコンで形成される横型ダイオード８０と抵抗９０などから構成されている。図７の符号１５はハンダバンプであり、符号１６の鎖線は制御回路部の一パッドであり、符号１７はハンダバンプ１５とパッド１６とを接続する配線である。
【実施例４】
【００２３】
図９は実施例４にかかる縦型ＭＯＳＦＥＴ部分の半導体基板の断面図である。実施例４は、実施例３にかかる縦型ＭＯＳＦＥＴのオン抵抗を更に低減するための構成である。実施例４にかかる図９と、実施例３にかかる図５の縦型ＭＯＳＦＥＴの異なる点は、図９ではｎ＋  基板１の表面（裏面側）に金属薄膜８が設けられていることである。この図９に示す縦型ＭＯＳＦＥＴの構成とすれば、前記図６のドレイン電流２０は、主としてｎ＋  基板１より抵抗の小さい、０．０１Ω／□程度の小さいシート抵抗をもつ金属薄膜８を流れるため、縦型ＭＯＳＦＥＴのオン抵抗を大幅に低減することが可能である。さらに、縦型ＭＯＳＦＥＴのオン抵抗による局所的な領域で発生する熱は、ＩＣチップ裏面に設けた金属薄膜８を通してＩＣチップ全面に拡散され、その全面から空気中に放射する放熱機能に基づく効果も有する。以上の説明による図９に示す縦型ＭＯＳＦＥＴは、実施例４に適用する場合にだけ、その効果を発揮するのではなく、実施例１と実施例２にも金属薄膜８をＩＣチップの裏面に適用すれば、同様の効果が得られる。
【実施例５】
【００２４】
実施例５について、図１０に示すＣＳＰの断面図を用いて説明する。この実施例５に示すＣＳＰ方式の樹脂パッケージは、前記図１５により説明した従来のＣＳＰ方式の樹脂パッケージと同様の外径を有するが、前述の実施例１、２、３、４の各縦型ＭＯＳＦＥＴを備えるＩＣチップ２１０をＣＳＰ方式で樹脂封止する点と、ＩＣチップ裏面に露出する面にヒートシンク２０９を密着させて配置する点で構成が異なる。これにより、パッケージの熱放射機能はさらにいっそう向上し、許容損失を大幅に上げることが可能となる。
【実施例６】
【００２５】
実施例６について説明する。図１１は、図７で示したＣＳＰ方式で樹脂封止されるＩＣチップのデメリットを解消する構成を示すＣＳＰ方式で樹脂封止されたＩＣチップ１１の透視上面図である。この実施例６では、前記実施例３に記載されているドレイン電極パッド１３に接続されているハンダバンプ１５の合計数を低減して、ソース電極パッド１２に接続されているハンダバンプの合計数と同じにする構成の一例について説明する。図１１に示すようにハンダバンプ１５と縦型ＭＯＳＦＥＴのドレイン電極パッド１３を配線１７で接続する場合、新規の配線１８で示すように、２箇所にある縦型ＭＯＳＦＥＴのドレイン電極パッド１３の内、１箇所の縦型ＭＯＳＦＥＴのドレイン電極パッド１３とハンダバンプ１５を接続し、もう一方の縦型ＭＯＳＦＥＴのドレイン電極パッド１３は、この新規の配線１８に接続する構成とする。このような構成にすると、縦型ＭＯＳＦＥＴのドレイン電極パッドに接続されるハンダバンプ１５の数とソース電極パッド１２に接続されるハンダバンプ１５の数は同一となり、縦型ＭＯＳＦＥＴに必要とするハンダバンプ１５の数は低減できる。この実施例６は、ドレイン電極パッド１３が複数存在する縦型ＭＯＳＦＥＴに適用可能である。
【００２６】
図１２は図１１に対応する実施例６にかかるＩＣチップ１１の断面図である。このＩＣチップ１１は、前述の図７と図８と同様に、図１１と図１２に示す縦型ＭＯＳＦＥＴ部と前記図７と同じ２点鎖線内に構成される制御回路部１４とを備え、制御回路部１４として図１２に示すように、半導体基板内に形成される横型ＮチャンネルＭＯＳＦＥＴ５０と横型ＰチャンネルＭＯＳＦＥＴ６０と横型ダイオード７０と半導体基板上にポリシリコンで形成される横型ダイオード８０と抵抗９０などを備えている。
【実施例７】
【００２７】
実施例７について、図１６、図１７を用いて説明する。実施例７は、図６と図９にそれぞれ示す縦型ＭＯＳＦＥＴについて、そのオン抵抗成分のうちｎ＋  基板の抵抗成分の低減に関する具体的な数値的説明である。図１６にそれぞれ示すように、ｎ＋  ドレイン領域９間の距離をｘ、縦型ＭＯＳＦＥＴ領域の奥行きをｙ、ｎ＋  基板１の厚さをｔ、ｎ＋  基板１の抵抗率をρとしたとき、ｎ＋  基板１のオン抵抗成分Ｒ（ｎ＋  ）は、
【００２８】
【数１】
2008108887.tif 000003
【００２９】
で表される。
さらに、図９に示す縦型ＭＯＳＦＥＴについて、その金属薄膜８の厚さをｔＭ、金属薄膜８の抵抗率をρＭとしたとき、金属薄膜８を含むｎ＋  基板１のオン抵抗成分Ｒ（ｎ＋  ）’は、
【００３０】
【数２】
2008108887.tif 000004
【００３１】
で表される。
図１７は、ｎ＋  基板１の抵抗率ρをたとえば５ｍΩ・ｃｍ、ｎ＋  ドレイン領域９間の距離ｘをたとえば１５００μｍ、縦型ＭＯＳＦＥＴ領域の奥行きｙをたとえば２５００μｍとしたときのｎ＋  基板１の厚さｔとオン抵抗成分Ｒ（ｎ＋  ）との関係図である。この
図１７によれば、ｎ＋  基板１の厚さｔを５０μｍ以上にすればｎ＋  基板１のオン抵抗成分を１５０ｍΩ以下にできることが分かる。さらに、金属薄膜８の抵抗率ρＭをたとえば０．００３ｍΩ・ｃｍ、金属薄膜８の厚さｔＭをたとえば３μｍとしたとき、ｎ＋  基板１のオン抵抗成分を１．５ｍΩ以下にまで低減できることが分かる。
【００３２】
以上説明したように、前記実施例１〜実施例７によれば、主電流が半導体基板の厚さ方向に流れる縦型ＭＯＳＦＥＴを同一半導体基板に有する複合半導体装置（ＩＣチップ）であっても、半導体基板の２次元サイズとほぼ同一のチップスケールパッケージとして樹脂封止することができる小型のＣＳＰを製造することが可能となる。
【図面の簡単な説明】
【００３３】
【図１】本発明の実施例１にかかる縦型ＭＯＳＦＥＴの要部断面図である。
【図２】本発明の実施例１にかかるＩＣチップの要部断面図である。
【図３】本発明の実施例２にかかる縦型ＭＯＳＦＥＴの要部断面図である。
【図４】本発明の実施例２にかかる縦型ＭＯＳＦＥＴの要部断面図である。
【図５】本発明の実施例３にかかる縦型ＭＯＳＦＥＴの要部断面図である。
【図６】本発明の実施例３にかかる縦型ＭＯＳＦＥＴの要部断面図である。
【図７】本発明の実施例３にかかるＣＳＰ樹脂封止体の透視上面図である。
【図８】本発明の実施例３にかかるＩＣチップの断面図である。。
【図９】本発明の実施例４にかかる縦型ＭＯＳＦＥＴの要部断面図である。
【図１０】本発明の実施例５にかかるＣＳＰ樹脂封止体の断面図である。
【図１１】本発明の実施例６にかかるＣＳＰ樹脂封止体の透視上面図である。
【図１２】本発明の実施例６にかかるＩＣチップの断面図である。
【図１３】従来の縦型ＭＯＳＦＥＴの要部断面図である。
【図１４】従来のＩＣチップの樹脂封止体の透視上面図である。
【図１５】従来のＣＳＰ樹脂封止体の断面図
【図１６】本発明の実施例７にかかる縦型ＭＯＳＦＥＴの斜視断面図である。
【図１７】本発明の実施例７にかかる縦型ＭＯＳＦＥＴのｎ＋  基板の厚さとオン抵抗成分との関係図である。
【符号の説明】
【００３４】
１    ｎ＋  基板
２    ｎ−  ドリフト領域
３    ｐ−  ウエル領域
４    ｎ＋  ソース領域
５    ゲート絶縁膜
６    ゲート電極
７    ソース電極
８    金属薄膜
９    ｎ＋  ドレイン領域
１０  ドレイン電極
１１  ＩＣチップ
１２  ソース電極パッド
１３  ドレイン電極パッド
１４  制御回路部
１５  ハンダバンプ
１７、１８  配線
２０  主電流経路
３０  主電流経路
２０９  ヒートシンク
２１０  ＩＣチップ。
【図１】
2008108887.tif 000005
【図２】
2008108887.tif 000006
【図３】
2008108887.tif 000007
【図４】
2008108887.tif 000008
【図５】
2008108887.tif 000009
【図６】
2008108887.tif 000010
【図７】
2008108887.tif 000011
【図８】
2008108887.tif 000012
【図９】
2008108887.tif 000013
【図１０】
2008108887.tif 000014
【図１１】
2008108887.tif 000015
【図１２】
2008108887.tif 000016
【図１３】
2008108887.tif 000017
【図１４】
2008108887.tif 000018
【図１５】
2008108887.tif 000019
【図１６】
2008108887.tif 000020
【図１７】
2008108887.tif 000021