(57)【要約】【課題】周辺回路部における電荷蓄積膜への電荷の注入量を減らすことで、周辺回路のホットキャリアによる劣化を防止する。【解決手段】半導体基板２０に設定された第１領域２３及び第２領域２６に、それぞれ第１電界効果トランジスタ３０及び第２電界効果トランジスタ６０が形成されて構成される。第１電界効果トランジスタは、第１ゲート電極３４に隣接して設けられていて、順次に積層して形成された第１下部絶縁膜５２及び第１電荷蓄積膜５４を有する第１側壁部５０を備えている。第２電界効果トランジスタは、第２ゲート電極６４に隣接して設けられていて、順次に積層して形成された第２下部絶縁膜８２及び第２電荷蓄積膜８４を有する第２側壁部８０を備えている。第２下部絶縁膜は、ノンドープトシリケートガラスを含んでいる。さらに、第２側壁部の幅が第１側壁部の幅よりも大きく、第２下部絶縁膜の厚みが第１下部絶縁膜の厚みよりも大きい。【選択図】図１
2008244097.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に設定された第１領域及び第２領域に、それぞれ第１電界効果トランジスタ及び第２電界効果トランジスタが形成されている半導体装置であって、
前記第１電界効果トランジスタは、
前記半導体基板上にゲート絶縁膜を介して設けられた第１ゲート電極と、
前記半導体基板の前記第１ゲート電極を挟む位置に形成された、一対の第１不純物拡散領域と、
前記第１ゲート電極に隣接して設けられていて、順次に積層して形成された第１下部絶縁膜及び第１電荷蓄積膜を有する一対の第１側壁部と
を備え、
前記第２電界効果トランジスタは、
前記半導体基板上にゲート絶縁膜を介して設けられた第２ゲート電極と、
前記半導体基板の前記第２ゲート電極を挟む位置に形成された、一対の第２不純物拡散領域と、
前記第２ゲート電極に隣接して設けられていて、順次に積層して形成された第２下部絶縁膜及び第２電荷蓄積膜を有する一対の第２側壁部と
を備え、
前記第１下部絶縁膜が、シリコン熱酸化膜及びノンドープトシリケートガラスのいずれか一方又は双方を含み、
前記第２下部絶縁膜が、ノンドープトシリケートガラスを含み、
前記第２側壁部のゲート長方向に沿った幅が前記第１側壁部の幅よりも大きく、
前記第２下部絶縁膜の厚みが前記第１下部絶縁膜の厚みよりも大きい
ことを特徴とする半導体装置。
【請求項２】
前記第１側壁部の幅が２０ｎｍ以上５０ｎｍ以下であり、
前記第２側壁部の幅が２５ｎｍ以上８０ｎｍ以下であり、
前記第１下部絶縁膜の厚みが５ｎｍ以上１０ｎｍ以下であり、
前記第２下部絶縁膜の厚みが１０ｎｍ以上４０ｎｍ以下である
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１電界効果トランジスタは、さらに、前記半導体基板の、前記第１ゲート電極の下のチャネルが形成される領域と、前記第１不純物拡散領域とによって挟まれる部分に、前記第１不純物拡散領域よりも不純物濃度が低く、かつ前記第１不純物拡散領域と同じ導電型の第１不純物低濃度拡散領域を備え、
前記第２電界効果トランジスタは、さらに、前記半導体基板の、前記第２ゲート電極の下のチャネルが形成される領域と、前記第２不純物拡散領域とによって挟まれる部分に、前記第２不純物拡散領域よりも不純物濃度が低く、かつ前記第２不純物拡散領域と同じ導電型の第２不純物低濃度拡散領域を備える
ことを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記第１下部絶縁膜が、シリコン熱酸化膜であり、
前記第２下部絶縁膜が、順次に積層された、ノンドープトシリケートガラスとシリコン熱酸化膜の積層膜である
ことを特徴とする請求項１〜３のいずれか一項に記載の半導体装置。
【請求項５】
前記第１下部絶縁膜及び前記第２下部絶縁膜が、ノンドープトシリケートガラスである
ことを特徴とする請求項１〜３のいずれか一項に記載の半導体装置。
【請求項６】
前記第１下部絶縁膜及び前記第２下部絶縁膜が、ノンドープトシリケートガラスとシリコン熱酸化膜の積層膜である
ことを特徴とする請求項１〜３のいずれか一項に記載の半導体装置。
【請求項７】
半導体基板を用意する工程と、
該半導体基板に第１領域及び第２領域を設定する工程と、
前記第１領域及び第２領域の半導体基板の一方の主表面上に、絶縁膜及び導電膜を順次に積層して形成した後、前記導電膜をパターニングして、前記第１領域に第１ゲート電極を形成するとともに、前記第２領域に第２ゲート電極を形成する工程と、
前記半導体基板上に、前記第１ゲート電極及び前記第２ゲート電極を覆うノンドープトシリケートガラスを堆積する工程と、
前記第１領域のノンドープトシリケートガラスを除去した後、熱酸化により、前記第１領域の半導体基板上に、第１ゲート電極を覆うシリコン熱酸化膜を形成するとともに、前記第２領域のノンドープトシリケートガラス上にシリコン熱酸化膜を形成する工程と、
前記シリコン熱酸化膜上に、電荷蓄積用膜を含む側壁用積層膜を形成する工程と、
前記半導体基板の前記主表面に垂直な方向からのエッチングにより、前記側壁用積層膜と、前記第１領域のシリコン熱酸化膜と、前記第２領域のシリコン熱酸化膜及びノンドープトシリケートガラスとをエッチングして、前記第１ゲート電極の側壁に第１側壁部を形成するとともに、前記第２ゲート電極の側壁に第２側壁部を形成する工程と、
前記第１ゲート電極、第１側壁部、第２ゲート電極及び第２側壁部をマスクとして、不純物イオンを高濃度に注入して不純物拡散領域を形成する工程と
を備えることを特徴とする半導体装置の製造方法。
【請求項８】
前記ノンドープトシリケートガラスを堆積する工程では、前記ノンドープトシリケートガラスを５ｎｍ以上３０ｎｍ以下の厚みで形成し、
前記シリコン熱酸化膜を形成する工程では、前記シリコン熱酸化膜を５ｎｍ以上１０ｎｍ以下の厚みで形成し、
前記側壁用積層膜を形成する工程では、前記側壁用積層膜を１５ｎｍ以上４０ｎｍ以下の厚みで形成する
ことを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記側壁用積層膜を形成する工程では、
前記シリコン熱酸化膜上に、電荷蓄積用膜、上部用絶縁膜及び側壁用窒化膜を順次に形成する
ことを特徴とする請求項７又は８に記載の半導体装置の製造方法。
【請求項１０】
前記側壁用積層膜を形成する工程は、さらに
前記電荷蓄積用膜を堆積した後に、前記第１ゲート電極、第２ゲート電極、ノンドープトシリケートガラス、シリコン熱酸化膜及び電荷蓄積用膜をマスクとして、不純物イオンを低濃度に注入する工程
を備えることを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
半導体基板を用意する工程と、
該半導体基板に第１領域及び第２領域を設定する工程と、
前記第１領域及び第２領域の半導体基板の一方の主表面上に、絶縁膜及び導電膜を順次に積層して形成した後、前記導電膜をパターニングして、前記第１領域に第１ゲート電極を形成するとともに、前記第２領域に第２ゲート電極を形成する工程と、
前記半導体基板上に、前記第１ゲート電極及び前記第２ゲート電極を覆う第１ノンドープトシリケートガラスを堆積する工程と、
前記第１領域の第１ノンドープトシリケートガラスを除去した後、前記第１領域の半導体基板上に、前記第１ゲート電極を覆う第２ノンドープトシリケートガラスを堆積するとともに、前記第２領域の第１ノンドープトシリケートガラス上に第２ノンドープトシリケートガラスを堆積する工程と、
前記第２ノンドープトシリケートガラス上に、電荷蓄積用膜を含む側壁用積層膜を形成する工程と、
前記半導体基板の前記主表面に垂直な方向からの異方性エッチングにより、前記側壁用積層膜と、前記第１及び第２ノンドープトシリケートガラスとをエッチングして、前記第１ゲート電極の側壁に第１側壁部を形成するとともに、前記第２ゲート電極の側壁に第２側壁部を形成する工程と、
前記第１ゲート電極、第１側壁部、第２ゲート電極及び第２側壁部をマスクとして、不純物イオンを高濃度に注入して不純物拡散領域を形成する工程と
を備えることを特徴とする半導体装置の製造方法。
【請求項１２】
前記第１ノンドープトシリケートガラスを堆積する工程では、前記第１ノンドープトシリケートガラスを５ｎｍ以上３０ｎｍ以下の厚みで形成し、
前記第２ノンドープトシリケートガラスを堆積する工程では、前記第２ノンドープトシリケートガラスを５ｎｍ以上１０ｎｍ以下の厚みで形成し、
前記側壁用積層膜を形成する工程では、前記側壁用積層膜を１５ｎｍ以上４０ｎｍ以下の厚みで形成する
ことを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記側壁用積層膜を形成する工程では、
前記第２ノンドープトシリケートグラス上に、電荷蓄積用膜、上部用絶縁膜及び側壁用窒化膜を順次に形成する
ことを特徴とする請求項１１又は１２に記載の半導体装置の製造方法。
【請求項１４】
前記側壁用積層膜を形成する工程は、さらに
前記電荷蓄積用膜を堆積した後に、前記第１ゲート電極、第２ゲート電極、第１及び第２ノンドープトシリケートガラス及び電荷蓄積用膜をマスクとして、不純物イオンを低濃度に注入する工程
を備えることを特徴とする請求項１３に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置、特に半導体不揮発性メモリと、その製造方法に関するものである。
【背景技術】
【０００２】
半導体不揮発性メモリとして、１つのトランジスタのゲート電極の両側にサイドウォール状の電荷蓄積部を設けるサイドウォール型の半導体不揮発性メモリ（以下、サイドウォール型メモリと称することもある。）が提案されている（例えば、特許文献１参照）。
【０００３】
図６を参照して、半導体不揮発性メモリの従来例について説明する。図６は、サイドウォール型の半導体不揮発性メモリの従来例の概略的な断面図である。
【０００４】
この半導体不揮発性メモリ１１０は、共通の半導体基板に、情報格納用のメモリセル部１２３と、メモリセル部１２３に対して、情報の書き込みや読み出しを行うための周辺回路部１２６とを備えている。メモリセル部１２３及び周辺回路部１２６には複数のトランジスタが設けられるが、図６では、代表して、メモリセル部１２３及び周辺回路部１２６に１つずつのトランジスタを示している。
【０００５】
メモリセル部１２３は、ｐ型のシリコン基板１２０に、第１のＭＯＳ型トランジスタ（第１ＭＯＳＦＥＴ）１３０を備えている。第１ＭＯＳＦＥＴ１３０は、ゲート電極１３４と、一対の不純物拡散領域１４０ａ及び１４０ｂと、抵抗変化部１４２を備えている。
【０００６】
ゲート電極１３４は、シリコン基板１２０上にゲート絶縁膜１３２を介して設けられている。
【０００７】
不純物拡散領域１４０ａ及び１４０ｂは、半導体基板のゲート電極１３４を挟む位置に、例えばｎ型の不純物が拡散されて形成されている。この一対の不純物拡散領域１４０ａ及び１４０ｂは、第１ＭＯＳＦＥＴ１３０のソース及びドレインとして機能する領域である。以下の説明では、一方の不純物拡散領域１４０ａをドレインとし、他方の不純物拡散領域１４０ｂをソースとして用いる例について説明する。なお、ドレイン及びソースを、それぞれ不純物拡散領域１４０ａ及び１４０ｂと同じ符号を付して説明する。
【０００８】
抵抗変化部１４２は、不純物拡散領域１４０ａ及び１４０ｂと、ゲート電極１３４の下側の領域部分との間に、それぞれ設けられるシリコン基板１２０の領域部分である。抵抗変化部１４２は、不純物拡散領域１４０ａ及び１４０ｂと同じｎ型の不純物が拡散する領域である。なお、抵抗変化部１４２の不純物濃度は、不純物拡散領域１４０ａ及び１４０ｂよりも低い。
【０００９】
メモリセル部１２３の第１ＭＯＳＦＥＴ１３０は、抵抗変化部１４２上に、電荷蓄積部１５０ａ及び１５０ｂを備えている。電荷蓄積部１５０ａ及び１５０ｂは、ボトム酸化膜１５２と、電荷蓄積膜１５４と、トップ酸化膜１５６とが順次に積層された、電荷を蓄積可能な積層構造である。
【００１０】
サイドウォール型の半導体不揮発性メモリ１１０は、ドレイン１４０ａ側の電荷蓄積部１５０ａ及びソース１４０ｂ側の電荷蓄積部１５０ｂのそれぞれに電子が蓄積されているか否かにより、シリコン基板１２０の表層領域のうち、電荷蓄積部１５０ａ及び１５０ｂの下側の領域部分中に設けられている抵抗変化部１４２の抵抗を変化させる。注入された電子が蓄積されている状態を“１”とし、一方、電子が蓄積されていない状態を“０”として、データを区別する。
【００１１】
例えば、ドレイン１４０ａ側の電荷蓄積部１５０ａへの電子の注入は、ソース１４０ｂ及びシリコン基板１２０を接地し、ゲート電極１３４及びドレイン１４０ａに正電圧を印加することで行う。このとき、チャネルを走ってきた電子が、ドレイン１４０ａ近傍でドレイン１４０ａに向かう強い電界により、高エネルギー状態、すなわちホットエレクトロンになる。このホットエレクトロンが、ゲート電極１３４に向かう方向の電界により、ドレイン１４０ａ側の電荷蓄積部１５０ａに注入される。
【００１２】
ドレイン１４０ａ側の電荷蓄積部１５０ａについての情報の読み出しは、シリコン基板１２０及びドレイン１４０ａを接地し、ゲート電極１３４及びソース１４０ｂに正電圧を印加することで行う。
【００１３】
ドレイン１４０ａ側の電荷蓄積部１５０ａに電子が蓄積されている場合は、この電荷蓄積部１５０ａに蓄積された電子は、その直下の抵抗変化部１４２に正電荷を誘起させる。この誘起された正電荷により、電荷蓄積部１５０ａの下側の抵抗変化部１４２の抵抗値が上昇し、ソース−ドレイン間電流（チャネル電流）が低下する。一方、ドレイン１４０ａ側の電荷蓄積部１５０ａに電子が蓄積されていない場合は、この電荷蓄積部１５０ａの直下の抵抗変化部１４２の抵抗値が上昇しないので、チャネル電流は低下しない。このチャネル電流の大小により、電荷の蓄積の有無、すなわち“０”と“１”のデータが区別される。
【００１４】
ここで、電荷蓄積部を有する１つのＭＯＳＦＥＴをメモリの単位、すなわちメモリセルとすると、サイドウォール型メモリでは、ソースとドレインに印加する電圧を入れ換えることで、１つのメモリセルあたり２ビットの情報を記憶することができる。
【００１５】
メモリセル部１２３の各メモリセルに、情報の書き込みや読み出しを行うための周辺回路部１２６のトランジスタは、メモリセル部と同じ構造を有している。
【００１６】
周辺回路部１２６は、ｐ型のシリコン基板１２０に、第２ＭＯＳＦＥＴ１６０を備えている。第２ＭＯＳＦＥＴ１６０は、シリコン基板１２０上にゲート絶縁膜１６２を介して設けられたゲート電極１６４と、一対の不純物拡散領域１７０と、抵抗変化部１７２を備えている。さらに、周辺回路部１２６の第２ＭＯＳＦＥＴ１６０は、抵抗変化部１７２上に、電荷蓄積部１８０を備えている。電荷蓄積部１８０は、ボトム酸化膜１８２と、電荷蓄積膜１８４と、トップ酸化膜１８６とが順次に積層された、電荷を蓄積可能な積層構造である。
【００１７】
メモリセル部１２３の第１ＭＯＳＦＥＴ１３０と、周辺回路部１２６の第２ＭＯＳＦＥＴ１６０とは、同一工程で形成することができ、この場合、互いに同一の構造を有している。  
【特許文献１】特開２００５−６４２９５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１８】
しかしながら、上述の従来例の半導体不揮発性メモリでは、周辺回路部もメモリセル部と同様な電荷の蓄積が可能な積層構造を備えている。
【００１９】
このため、周辺回路部ではトランジスタがオン状態になると、チャネルを走ってきた電子が、ドレイン近傍の強い電界により、高エネルギー状態、すなわちホットエレクトロンになる。このホットエレクトロンは、電荷蓄積膜に注入される。
【００２０】
また、チャネルを走ってきた電子が、ドレイン近傍の強い電界により、インパクトイオン化を起こして、周囲の原子と衝突して次々に電子正孔対を生成し、この電子や正孔が電荷蓄積膜に注入される、いわゆるドレインアバランシェ注入が起こることもある。
【００２１】
周辺回路部では、電荷蓄積膜に注入された電荷がそのまま残存し、電界効果トランジスタがオン状態のときのドレイン−ソース間の電流量を減らしてしまう恐れがある。このため、周辺回路部の電界効果トランジスタでは、ゲート絶縁膜への電子又は正孔の注入及び捕獲による通常の劣化に比べて、残存した電荷による電流量の変化の寄与が大きくなり、素子の信頼性を下げることにつながる。
【００２２】
この発明は、上述の問題点に鑑みてなされたものであり、この発明の目的は、周辺回路部における電荷蓄積膜への電荷、すなわちホットキャリアの注入量を減らすことで、周辺回路部の、ホットキャリアによる劣化を防止する半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【００２３】
上述した目的を達成するために、この発明の半導体装置は、半導体基板に設定された第１領域及び第２領域に、それぞれ第１電界効果トランジスタ及び第２電界効果トランジスタが形成されて構成される。
【００２４】
第１電界効果トランジスタは、半導体基板上にゲート絶縁膜を介して設けられた第１ゲート電極と、半導体基板の第１ゲート電極を挟む位置に形成された、一対の第１不純物拡散領域と、第１ゲート電極に隣接して設けられていて、順次に積層して形成された第１下部絶縁膜及び第１電荷蓄積膜を有する一対の第１側壁部とを備えている。
【００２５】
第２電界効果トランジスタは、半導体基板上にゲート絶縁膜を介して設けられた第２ゲート電極と、半導体基板の第２ゲート電極を挟む位置に形成された、一対の第２不純物拡散領域と、第２ゲート電極に隣接して設けられていて、順次に積層して形成された第２下部絶縁膜及び第２電荷蓄積膜を有する一対の第２側壁部とを備えている。
【００２６】
第１下部絶縁膜は、シリコン熱酸化膜及びノンドープトシリケートガラスのいずれか一方又は双方を含んでいる。また、第２下部絶縁膜は、ノンドープトシリケートガラスを含んでいる。さらに、第２側壁部のゲート長方向に沿った幅が第１側壁部の幅よりも大きく、第２下部絶縁膜の厚みが第１下部絶縁膜の厚みよりも大きい。
【００２７】
また、この発明の半導体装置の製造方法は、以下の工程を備えている。
【００２８】
先ず、半導体基板を用意する。次に、半導体基板に第１領域及び第２領域を設定する。次に、第１領域及び第２領域の半導体基板の一方の主表面上に、絶縁膜及び導電膜を順次に積層して形成した後、導電膜をパターニングして、第１領域に第１ゲート電極を形成するとともに、第２領域に第２ゲート電極を形成する。
【００２９】
次に、半導体基板上と、第１ゲート電極及び前記第２ゲート電極を覆うノンドープトシリケートガラスを堆積する。次に、第１領域のノンドープトシリケートガラスを除去した後、熱酸化により、第１領域の半導体基板上に、第１ゲート電極を覆うシリコン熱酸化膜を形成するとともに、第２領域のノンドープトシリケートガラス上にシリコン熱酸化膜を形成する。
【００３０】
次に、シリコン熱酸化膜上に、電荷蓄積用膜を含む側壁用積層膜を形成する。次に、半導体基板の主表面に垂直な方向からのエッチングにより、側壁用積層膜と、第１領域のシリコン熱酸化膜と、第２領域のシリコン熱酸化膜及びノンドープトシリケートガラスとをエッチングして、第１ゲート電極の側壁に第１側壁部を形成するとともに、第２ゲート電極の側壁に第２側壁部を形成する。次に、第１ゲート電極、第１側壁部、第２ゲート電極及び第２側壁部をマスクとして、不純物イオンを高濃度に注入する。
【００３１】
上述した半導体装置の製造方法の実施にあたり、半導体基板上に、第１ゲート電極及び第２ゲート電極を覆う第１ノンドープトシリケートガラスを堆積した後、第１領域のノンドープトシリケートガラスを除去し、さらに、第１領域の半導体基板上に第１ゲート電極を覆う第２ノンドープトシリケートガラスを堆積するとともに、第２領域の第１ノンドープトシリケートガラス上に第２ノンドープトシリケートガラスを堆積してもよい。
【００３２】
その後、第２ノンドープトシリケートガラス上に、電荷蓄積用膜を含む側壁用積層膜を形成する。次に、半導体基板の表面に垂直な方向からの異方性エッチングにより、側壁用積層膜と、第１ノンドープトシリケートガラス及び第２ノンドープトシリケートガラスとをエッチングして、第１ゲート電極の側壁に第１側壁部を形成するとともに、第２ゲート電極の側壁に第２側壁部を形成する。
【発明の効果】
【００３３】
この発明の半導体装置によれば、第２側壁部のゲート長方向に沿った幅が第１側壁部の幅よりも大きいので、第２電界効果トランジスタでは、ドレインとして機能する不純物拡散領域近傍での電界が緩和される。このため、ドレイン近傍でのホットエレクトロンなどのホットキャリアの発生量が低下する。
【００３４】
また、この発明の半導体装置によれば、第２下部絶縁膜の厚みが第１下部絶縁膜の厚みよりも大きいので、第２電界効果トランジスタでは、ホットキャリアが発生する場所と、電荷蓄積膜との距離が大きくなる。このため、電荷蓄積膜へのホットキャリアの注入効率が低下する。
【００３５】
第２電界効果トランジスタは、第１電界効果トランジスタに比べて、ホットキャリアの発生量及びホットキャリアの注入効率が低下するので、電荷蓄積膜へのホットキャリアの注入量が低下する。このため、第１領域をメモリセル部とし、第２領域を周辺回路部として用いれば、周辺回路部のトランジスタにおける電荷蓄積部への電荷の注入量を減らすことができるので、周辺回路の、ホットキャリアによる劣化を防止することが可能となる。
【００３６】
また、この発明の半導体装置の製造方法によれば、第２下部絶縁膜の厚みを第１下部絶縁膜の厚みよりも大きくするにあたり、先ず、ノンドープトシリケートガラスを堆積し、その後、ノンドープトシリケートガラスの堆積又は熱酸化を行っている。このため、下部絶縁膜の形成を熱酸化のみで行うのに比べて、側壁部の下の不純物分布に対する熱履歴の影響が少なくなる。
【発明を実施するための最良の形態】
【００３７】
以下、図を参照して、この発明の実施の形態について説明するが、各構成要素の形状、大きさ及び配置関係については、この発明が理解できる程度に概略的に示したものに過ぎない。また、以下、この発明の好適な構成例につき説明するが、各構成の組成（材質）及び数値的条件などは、単なる好適例にすぎない。従って、この発明は以下の実施の形態に限定されるものではなく、この発明の構成の範囲を逸脱せずにこの発明の効果を達成できる多くの変更又は変形を行うことができる。
【００３８】
（半導体装置）
図１を参照して、この発明の半導体装置として半導体不揮発性メモリについて説明する。図１は、半導体不揮発性メモリを説明するための概略図であり、主要部の切断端面を示している。
【００３９】
半導体不揮発性メモリ１０は、第１導電型の半導体基板２０に設定された、第１領域２３及び第２領域２６に、それぞれ第１ＭＯＳ型電界効果トランジスタ（第１ＭＯＳＦＥＴ）３０及び第２ＭＯＳＦＥＴ６０が形成されて構成される。
【００４０】
以下の説明では、第１導電型の半導体基板２０として、例えばｐ型のシリコン基板を用いる例について説明する。第１ＭＯＳＦＥＴ３０及び第２ＭＯＳＦＥＴ６０は、第１導電型とは異なる第２導電型のＭＯＳＦＥＴであって、第１導電型がｐ型である場合、第１ＭＯＳＦＥＴ３０及び第２ＭＯＳＦＥＴ６０は、ｎ型のＭＯＳＦＥＴ（ＮＭＯＳ）になる。なお、ｐ型の半導体基板２０として、ｐ型のウェルを備える半導体基板を用いても良い。その場合には、周知の通り、ウェル内にＮＭＯＳが形成される。
【００４１】
また、ここでは、層間絶縁膜、コンタクトホール、及び層間絶縁膜上に形成されるメタル配線等については図示及び説明を省略している。
【００４２】
半導体不揮発性メモリ１０の第１領域２３は、情報格納用のメモリセル部として用いられる。また、第２領域２６は、メモリセル部に対して情報の書き込みや読み出しを行うための周辺回路部として用いられる。メモリセル部及び周辺回路部には複数のＭＯＳＦＥＴが設けられるが、図１では、代表して、メモリセル部及び周辺回路部に１つずつのＭＯＳＦＥＴを示している。なお、以下では、メモリセル部に第１領域と同じ符号２３を付し、また、周辺回路部に第２領域と同じ符号２６を付して説明する。
【００４３】
メモリセル部２３に形成された第１ＭＯＳＦＥＴ３０は、第１ゲート電極３４と、一対の第１不純物拡散領域４０と、一対の第１側壁部５０とを備えている。
【００４４】
第１ゲート電極３４は、第１領域２３の半導体基板２０の一方の主表面２０ａ上に、ゲート絶縁膜３２を介して設けられている。第１ゲート電極３４は、例えば、ポリシリコン膜３６と、金属シリサイド膜としてタングステンシリサイド膜３８とを順次に積層した、いわゆるポリサイド構造として形成されている。また、第１ゲート電極３４上には、窒化膜マスク４４が形成されている。
【００４５】
一対の第１不純物拡散領域４０は、半導体基板２０中に、主表面２０ａに接して設けられている領域である。さらに、この領域４０は、上方から半導体基板２０の主表面２０ａを平面的に見たとき、第１ゲート電極３４をゲート長方向に挟み、かつ第１ゲート電極３４から離間した位置に形成されている。さらに、この領域４０は、第２導電型の不純物、ここではｎ型の不純物として、例えば砒素（Ａｓ）を高濃度に拡散した領域である。第１不純物拡散領域４０は、第１ＭＯＳＦＥＴ３０の動作時には主電極領域、すなわちドレイン又はソースとして機能する。
【００４６】
一対の第１側壁部５０は、半導体基板２０の主表面２０ａ上に、第１ゲート電極３４に隣接、すなわち直接接して設けられている。第１側壁部５０は、半導体基板２０の主表面２０ａ上に、ゲート絶縁膜３２、第１ゲート電極３４及び窒化膜マスク４４の側面に接しながら、窒化膜マスク４４の高さと同じ高さで設けられていて、上方から主表面２０ａを平面的に見たとき、第１不純物拡散領域４０と隣接して設けられている。さらに、この第１側壁部５０は、第１下部絶縁膜５２、第１電荷蓄積膜５４、第１上部絶縁膜５６及び第１側壁窒化膜５８が順次に積層された、電荷蓄積可能な積層構造（以下、ＯＮＯ構造と称することもある。）で構成されている。
【００４７】
この場合、第１下部絶縁膜５２は、半導体基板２０の上面すなわち主表面２０ａ上と、ゲート絶縁膜３２、第１ゲート電極３４及び窒化膜マスク４４の側面に接しながらＬ字状の形態で設けられている。また、第１電荷蓄積膜５４は、この第１下部絶縁膜５２上に、同様にＬ字状の形態で設けられている。さらに、第１上部絶縁膜５６は、この第１電荷蓄積膜５４上に、同様にＬ字状の形態で設けられている。また、第１側壁窒化膜５８は、第１上部絶縁膜５６上に、第１上部絶縁膜５６のＬ字状の窪みを埋め込んでその上面が、窒化膜マスク４４の頂面と平坦になるように設けられている。
【００４８】
このように、一対の第１側壁部５０は、第１ゲート電極３４をゲート長方向に挟む位置にサイドウォール状に形成されている。
【００４９】
第１側壁部５０に注入されたキャリアは、この積層構造のうち、主として第１電荷蓄積膜５４に蓄積される。
【００５０】
第１ＭＯＳＦＥＴ３０は、さらに、半導体基板２０の、それぞれ第１側壁部５０の下の部分に、主表面２０ａと第１不純物拡散領域４０とに接して、第１不純物低濃度拡散領域４２をそれぞれ備えている。従って、これら一対の第１不純物低濃度拡散領域４２によって挟まれた、第１ゲート電極３４の直下にチャネルが形成される領域（チャネル形成領域）４３が形成される。
【００５１】
第１不純物低濃度拡散領域４２は、第１不純物拡散領域４０よりも不純物濃度が低く、かつ第１不純物拡散領域と同じ導電型の領域である。この例では、第１不純物拡散領域４０の導電型がｎ型であるので、第１不純物低濃度拡散領域４２には、不純物として、例えばリン（Ｐ）が低濃度に注入されて形成されている。
【００５２】
第２領域（周辺回路部）２６に形成された第２ＭＯＳＦＥＴ６０は、第２ゲート電極６４と、一対の第２不純物拡散領域７０と、一対の第２側壁部８０とを備えている。
【００５３】
第２ゲート電極６４は、第２領域２６の半導体基板２０の一方の主表面２０ａ上に、ゲート絶縁膜６２を介して設けられている。第２ゲート電極６４は、例えば、ポリシリコン膜６６と、金属シリサイド膜としてタングステンシリサイド膜６８とを順次に積層した、いわゆるポリサイド構造として形成されている。また、第２ゲート電極６４上には、窒化膜マスク７４が形成されている。
【００５４】
一対の第２不純物拡散領域７０は、半導体基板２０中に、主表面２０ａに接して設けられている領域である。さらに、この領域７０は、上方から半導体基板２０の主表面２０ａを平面的に見たとき、第２ゲート電極６４をゲート長方向に挟み、かつ第２ゲート電極６４から離間した位置に形成されている。さらに、この領域は、ｎ型の不純物として、例えば砒素（Ａｓ）が高濃度に拡散した領域である。第２不純物拡散領域７０は、第２ＭＯＳＦＥＴ６０の動作時には主電極領域、すなわちドレイン又はソースとして機能する。
【００５５】
第２側壁部８０は、半導体基板２０の主表面２０ａ上に、第２ゲート電極６４に隣接、すなわち直接接して設けられている。第２側壁部８０は、半導体基板２０の主表面２０ａ上に、ゲート絶縁膜６２、第２ゲート電極６４及び窒化膜マスク７４の側面に接しながら、窒化膜マスク７４の高さと同じ高さで設けられていて、上方から主表面２０ａを平面的に見たとき、第２不純物拡散領域７０と隣接して設けられている。さらに、この第２側壁部８０は、第２下部絶縁膜８２、第２電荷蓄積膜８４、第２上部絶縁膜８６及び第２側壁窒化膜８８が順次に積層された、電荷蓄積可能な積層構造で構成されている。
【００５６】
この場合、第２下部絶縁膜８２は、半導体基板２０の上面すなわち主表面２０ａ上と、ゲート絶縁膜６２、第２ゲート電極６４及び窒化膜マスク７４の側面に接しながらＬ字状の形態で設けられている。また、第２電荷蓄積膜８４は、この第２下部絶縁膜８２上に、同様にＬ字状の形態で設けられている。さらに、第２上部絶縁膜８６は、この第２電荷蓄積膜８４上に、同様にＬ字状の形態で設けられている。また、第２側壁窒化膜８８は、第２上部絶縁膜８６上に、第２上部絶縁膜８６のＬ字状の窪みを埋め込んでその上面が、窒化膜マスク７４の頂面と平坦になるように設けられている。
【００５７】
このように、一対の第２側壁部８０は、第２ゲート電極６４をゲート長方向に挟む位置にサイドウォール状に形成されている。
【００５８】
ここでは、窒化膜マスク４４の頂面及び第１側壁窒化膜５８の上面と、窒化膜マスク７４の頂面及び第２側壁窒化膜８８の上面とがそれぞれ平坦であるとして説明したが、この例に限定されない。例えば、自己整合的にコンタクトホールを形成する場合には、第１側壁窒化膜５８及び第２側壁窒化膜８８がエッチングされ、窒化膜マスク４４及び７４の上面よりも低くなることがある。
【００５９】
なお、第１電荷蓄積膜５４及び第２電荷蓄積膜８４の材質及び構成は、メモリの用途に応じて任意好適に選択可能である。例えば、第１及び第２下部絶縁膜５２及び８２と、第１及び第２上部絶縁膜５６及び８６との間に、第１及び第２電荷蓄積膜５４及び８４として、シリコン窒化膜、酸化アルミニウム膜及び酸化ハフニウム膜の絶縁膜群から選ばれた一種又は二種以上の絶縁膜が挟まれた構造にすることができる。
【００６０】
第２ＭＯＳＦＥＴ６０は、さらに、半導体基板２０の、それぞれ第２側壁部８０の下の部分に、主表面２０ａと第２不純物拡散領域７０とに接して、第２不純物低濃度拡散領域７２をそれぞれ備えている。従って、これら一対の第２不純物低濃度拡散領域７２によって挟まれた、第２ゲート電極６４の直下にチャネルが形成される領域（チャネル形成領域）７３が形成される。
【００６１】
第２不純物低濃度拡散領域７２は、第２不純物拡散領域７０よりも不純物濃度が低く、かつ第２不純物拡散領域７０と同じ導電型の領域である。この例では、第２不純物拡散領域７０の導電型がｎ型であるので、第２不純物低濃度拡散領域７２は、不純物として、例えばＰが低濃度に注入されて形成されている。
【００６２】
第１ＭＯＳＦＥＴ３０と第２ＭＯＳＦＥＴ６０とは、それぞれが備える側壁部、すなわち、第１側壁部５０と第２側壁部８０の構成が以下詳細に説明するように異なっていて、他の部分は、同様の構成である。
【００６３】
第１下部絶縁膜５２は、シリコン熱酸化膜及びノンドープトシリケートガラス（ＮＳＧ）のいずれか一方又は双方を含む絶縁膜である。第１下部絶縁膜５２は、例えば熱酸化法により形成されたシリコン酸化膜とすることができ、シリコン基板２０の主表面２０ａ上からゲート絶縁膜３２及び第１ゲート電極３４の側面上に渡って、５〜１０ｎｍ程度の均一の厚みかつＬ字状の形態で形成されている。
【００６４】
一方、第２下部絶縁膜８２は、少なくともＮＳＧの層を含む絶縁膜であって、第１層９２及び第２層９４の積層膜として形成される。第２下部絶縁膜８２は、シリコン基板２０の主表面２０ａ上からゲート絶縁膜６２及び第２ゲート電極６４の側面上にわたって、１０〜４０ｎｍ程度の均一の厚みかつＬ字状の形態で形成されている。
【００６５】
ここで、第１層９２は、例えばＣＶＤ法により形成されたＮＳＧであり、５〜３０ｎｍ程度の均一の厚みかつＬ字状の形態で形成されている。第２層９４は、例えば熱酸化により形成されたシリコン熱酸化膜であり、第１層上に、５〜１０ｎｍ程度の均一の厚みかつＬ字状の形態で形成されている。
【００６６】
なお、第１下部絶縁膜５２と、第２下部絶縁膜８２の第２層９４は、同一の工程で形成される。このため、第２下部絶縁膜８２の第１層９２の厚みの分だけ、第２下部絶縁膜８２の厚みｔ２は、第１下部絶縁膜５２の厚みｔ１よりも大きくなる。
【００６７】
このように、第２下部絶縁膜８２の厚みｔ２が第１下部絶縁膜５２の厚みｔ１よりも大きいと、第２ＭＯＳＦＥＴ６０では、ホットキャリアが発生する場所と、第２電荷蓄積膜８４との距離が、第１ＭＯＳＦＥＴ３０に比べて大きくなる。この結果、第２ＭＯＳＦＥＴ６０では、第２電荷蓄積膜８４へのホットキャリアの注入効率が低下する。
【００６８】
ここで、第１側壁部５０の幅ｗ１は、２０ｎｍ以上５０ｎｍ以下とするのが良い。メモリセル部では、第１側壁部５０の幅ｗ１が２０ｎｍよりも小さくなると、リーク電流が大きくなってしまい、一方、５０ｎｍよりも大きくなると、メモリセルの書き込みビットと未書き込みビットの判別が困難になるためである。
【００６９】
また、第２側壁部８０の幅ｗ２は、ドレインとして機能する第２不純物拡散領域近傍での電界を緩和して、ホットキャリアの発生を低減するために、第１側壁部５０の幅ｗ１よりも大きくするのが良い。また、第２側壁部８０の幅ｗ２が８０ｎｍを超えると、第２ＭＯＳＦＥＴ６０の駆動電流が小さくなってしまうため、８０ｎｍ以下とするのが良い。
【００７０】
なお、ここでは、側壁部の幅を、側壁部のゲート長方向に沿った幅（厚み）で定義する。
【００７１】
第１側壁部５０の第１電荷蓄積膜５４、第１上部絶縁膜５６及び第１側壁窒化膜５８は、それぞれ、５〜１０ｎｍ、５〜１０ｎｍ及び５〜２０ｎｍの厚みで形成される。同様に、第２側壁部８０の第２電荷蓄積膜８４、第２上部絶縁膜８６及び第２側壁窒化膜８８は、それぞれ、５〜１０ｎｍ、５〜１０ｎｍ及び５〜２０ｎｍの厚みで形成される。
【００７２】
第１電荷蓄積膜５４、第１上部絶縁膜５６及び第１側壁窒化膜５８と、第２電荷蓄積膜８４、第２上部絶縁膜８６及び第２側壁窒化膜８８とを同じ工程で同時に形成する場合、第１側壁部５０の幅ｗ１は、第１下部絶縁膜５２、第１電荷蓄積膜５４、第１上部絶縁膜５６及び第１側壁窒化膜５８の厚みで定まる。また、第２側壁部８０の幅は、第２下部絶縁膜８２、第２電荷蓄積膜８４、第２上部絶縁膜８６及び第２側壁窒化膜８８の厚みで定まる。
【００７３】
この結果、第１側壁部５０の幅ｗ１は、２０〜５０ｎｍとなり、第２側壁部８０の幅ｗ２は２５〜８０ｎｍとなる。また、第２下部絶縁膜８２の第１層９２の厚みの分だけ、第２側壁部８０の幅ｗ２は、第１側壁部５０の幅ｗ１よりも大きくなる。
【００７４】
このため、第２ＭＯＳＦＥＴでは、ドレインとして機能する第２不純物拡散領域７０近傍での電界が緩和される。この結果、ドレイン近傍でのホットキャリアの発生量が低下する。
【００７５】
上述したこの発明の半導体装置によれば、第２ＭＯＳＦＥＴ６０では、第１ＭＯＳＦＥＴ３０に比べて、ホットキャリアの発生量及びホットキャリアの注入効率が低下するので、第２電荷蓄積膜８４へのホットキャリアの注入量が低下する。このため、周辺回路部２６では、電荷蓄積膜に蓄積されたホットキャリアによる劣化を防止することが可能となる。
【００７６】
図２を参照して、トランジスタの寿命について説明する。図２は、トランジスタの寿命を説明するための特性図である。図２では、横軸に経過時間（単位：年）を取って示し、縦軸に、順方向電流変化量ΔＩｄｓ（単位：％）を取って示している。
【００７７】
図２では、上述したこの発明の実施形態の構成における測定結果を直線Ｉで示している。また、比較のために、第２絶縁膜が第１層を備えずに、第１絶縁膜と同じ厚みで形成された構成、すなわち、従来の構成における測定結果を直線ＩＩで示している。
【００７８】
ここでは、ゲート長を０．１８μｍとしている。また、この発明の実施形態の構成では、下部絶縁膜の厚み及び側壁部の幅をそれぞれ２０ｎｍ及び５０ｎｍとし、従来の構成では、下部絶縁膜の厚み及び側壁部の幅をそれぞれ１０ｎｍ及び４０ｎｍとしている。また、ストレス条件として、ドレイン−ソース間の電圧を３．６Ｖとし、ゲート電極には、順方向電流を最大にする電圧を印加している。
【００７９】
この発明の実施の形態（Ｉ）及び従来（ＩＩ）の、いずれの場合も、時間の経過につれて、電流変化量ΔＩｄｓは大きくなっている。ここで、電流変化量ΔＩｄｓが１０％になるまでの経過時間を劣化寿命としたとき、従来（ＩＩ）の劣化寿命がおよそ０．０４年であるのに対し、この発明の実施の形態（Ｉ）では、劣化寿命が５．３年に大幅に向上している。
【００８０】
ここでは、第１下部絶縁膜５２を、５〜１０ｎｍ程度の均一の厚みで形成されたシリコン熱酸化膜として、第２下部絶縁膜を、５〜３０ｎｍ程度の均一の厚みで形成されたＮＳＧの第１層９２と、５〜１０ｎｍ程度の均一の厚みで形成されたシリコン熱酸化膜の第２層９４との積層膜とした例について説明したが、この例に限定されない。
【００８１】
第１下部絶縁膜５２を、５〜１０ｎｍ程度の均一の厚みで形成されたＮＳＧとして、第２下部絶縁膜８２を、１０〜４０ｎｍ程度の均一の厚みで形成されたＮＳＧとしても良い。この場合、第２下部絶縁膜８２は、５〜３０ｎｍ程度の均一の厚みで形成された第１ＮＳＧを第１層９２として、第１下部絶縁膜５２と同時に形成された５〜１０ｎｍ程度の均一の厚みで形成された第２ＮＳＧを第２層９４とすればよい。
【００８２】
また、第１下部絶縁膜５２及び第２下部絶縁膜８２をともに、ＮＳＧとシリコン熱酸化膜の積層膜としても良い。この場合、例えば、第１下部絶縁膜５２を厚み５ｎｍのＮＳＧと、厚み５ｎｍのシリコン熱酸化膜の積層膜とし、第２下部絶縁膜８２を厚み３５ｎｍのＮＳＧの第１層９２として、厚み５ｎｍのシリコン熱酸化膜を第２層９４とすれば良い。
【００８３】
（半導体装置の製造方法）
図３〜５を参照して、この発明の半導体不揮発性メモリの製造方法について説明する。      
【００８４】
図３〜５は、半導体不揮発性メモリの製造方法を説明するための工程図であって、各工程で形成された主要部の切断端面を示している。
【００８５】
先ず、第１導電型の半導体基板２０として、ｐ型のシリコン基板を用意する。
【００８６】
次に、半導体基板２０に第１領域２３及び第２領域２６を設定する。第１領域２３は、情報格納用のメモリセル部として用いられ、第２領域２６は、メモリセル部に対して情報の書き込みや読み出しを行うための周辺回路部として用いられる（図３（Ａ））。
【００８７】
次に、第１領域２３及び第２領域２６の半導体基板２０の一方の主表面２０ａ上に、絶縁膜、導電膜及びシリコン窒化膜を順次に積層して形成した後、導電膜をパターニングして、第１領域２３に第１ゲート電極３４と、第２領域２６に第２ゲート電極６４を形成する。
【００８８】
この場合、絶縁膜は、例えば熱酸化により形成されたシリコン酸化膜とすることができる。また、導電膜は、ＣＶＤ法によりポリシリコン膜と、ＣＶＤ法又はスパッタ法により金属シリサイド膜としてタングステンシリサイド膜とを順次に積層して形成される。ここで、ポリシリコンの堆積と同時にあるいは堆積後に不純物がドープされることにより、電気伝導性が得られる。その後、導電膜上に、例えばＣＶＤ法によりシリコン窒化膜を形成する。
【００８９】
次に、シリコン窒化膜上にレジストマスクを形成し、このレジストマスクをマスクとして、シリコン窒化膜をパターニングして窒化膜マスク４４及び７４を形成する。この窒化膜マスク４４及び７４の形成は、任意好適な従来周知のフォトリソグラフィ及びドライエッチングにより行われる。次に、窒化膜マスクをエッチングマスクとして用いたドライエッチングを行うことにより、導電膜をパターニングして第１ゲート電極３４及び第２ゲート電極６４を形成する。さらに、第１ゲート電極３４及び第２ゲート電極６４をマスクとして、基板の主表面２０ａの領域部分が露出するまで、エッチングすることによりシリコン酸化膜を加工して、ゲート絶縁膜３２及び６２を形成する。その後、フォトリソグラフィにより窒化膜マスク４４及び７４上に形成されたレジストマスクをアッシングにより除去した後、ウェット洗浄する。このアッシング及びウェット洗浄は、任意好適な従来周知の方法で行えば良い。
【００９０】
上述した工程により、第１領域２３に第１ゲート電極３４が形成され、及び、第２領域２６に第２ゲート電極６４が形成される（図３（Ｂ））。
【００９１】
次に、半導体基板２０上に、第１ゲート電極３４及び第２ゲート電極６４を覆うＮＳＧを堆積して、ＮＳＧ膜９０を形成する。ＮＳＧの堆積は、例えば、任意好適な従来周知の減圧ＣＶＤ法で行うことができる。このとき、半導体基板２０は６５０℃程度に加熱される。
【００９２】
より具体的には、ＮＳＧ膜９０は、半導体基板２０の主表面２０ａの露出面上と、ゲート絶縁膜３２及び６２の側面上と、第１ゲート電極３４及び第２ゲート電極６４の側面上と、窒化膜マスク４４及び７４の上面及び側面上とに形成される。このとき、ＮＳＧ膜９０は、例えば５〜３０ｎｍの範囲内の均一の厚みで形成される（図３（Ｃ））。
【００９３】
次に、任意好適な従来周知のフォトリソグラフィにより、第２領域２６を主表面２０ａ側から覆うレジストマスク（図示を省略する。）を形成する。その後、レジストマスクから露出する第１領域２３のＮＳＧ膜９０の部分を除去して、第２領域２６のＮＳＧ膜９１を残存させる。第１領域２３のＮＳＧ膜９０の除去は、例えばエッチャントとして希釈したフッ酸を用いたウェットエッチングで第１領域２３の半導体基板２０の主表面２０ａの領域部分が露出するまで行われる。その後、レジストマスクをアッシングにより除去した後、ウェット洗浄する（図４（Ａ））。
【００９４】
なお、第１領域２３のＮＳＧ膜９０を除去するに当たり、ＮＳＧ膜９０は、完全に除去されるのが好ましいが、例えば５ｎｍ程度残存していても良い。
【００９５】
次に、熱酸化により、シリコン熱酸化膜５１を形成する。シリコン熱酸化膜５１は、１０００℃程度の雰囲気中で行われ、例えば５〜１０ｎｍの厚みで形成される。シリコン熱酸化膜５１は、第１領域２３の半導体基板２０上に、第１ゲート電極３４を覆うように形成されるとともに、第２領域２６のＮＳＧ膜９１上に形成される。
【００９６】
より具体的には、第１領域２３のシリコン熱酸化膜５１は、半導体基板２０の主表面２０ａの露出面上と、ゲート絶縁膜３２及び第１ゲート電極３４の側面上と、窒化膜マスク４４の上面及び側面上に形成される（図４（Ｂ））。
【００９７】
次に、ＣＶＤ法により、シリコン熱酸化膜５１上に電荷蓄積用膜５３を形成する。電荷蓄積用膜５３は、例えば５〜１０ｎｍの厚みのシリコン窒化膜として形成される。
【００９８】
次に、第１領域２３及び第２領域２６における半導体基板２０中に、ＬＤＤ用不純物拡散部４１及び７１を形成する。ＬＤＤ用不純物拡散部４１及び７１は、イオン注入法により、例えばリン（Ｐ）などのｎ型イオンを１×１０１３／ｃｍ２程度の低濃度で注入した後、熱処理を行うことで形成される。このイオン注入では、第１ゲート電極３４及び第２ゲート電極６４と、第２ゲート電極６４の側面に形成されたＮＳＧ膜９１、第１ゲート電極３４及びＮＳＧ膜９１の側面に形成されたシリコン熱酸化膜５１及び電荷蓄積用膜５３がマスクとして働く。このイオン注入によって、半導体基板２０の主表面２０ａから、半導体基板２０中へ設計に応じた任意好適な深さにまで低濃度領域が形成される。よってその後の熱処理によって、第１及び第２ゲート電極３４及び６４下のチャネル形成領域以外の部分が、ＬＤＤ用不純物拡散部４１及び７１となる（図４（Ｃ））。
【００９９】
次に、電荷蓄積用膜５３上に上部用絶縁膜５５を形成する。上部用絶縁膜５５は、例えば熱酸化により、５〜１０ｎｍの厚みのシリコン熱酸化膜として形成される。なお、シリコン熱酸化膜に換えて、ＣＶＤ法によりＮＳＧを堆積しても良い。
【０１００】
次に、上部用絶縁膜５５上に、ＣＶＤ法により側壁用窒化膜５７を形成する。側壁用窒化膜５７は、５〜２０ｎｍの厚みのシリコン窒化膜として形成される。
【０１０１】
ここで、電荷蓄積用膜５３、上部用絶縁膜５５及び側壁用窒化膜５７が順次に積層された積層膜を側壁用積層膜５９と称する。この側壁用積層膜５９は１５〜４０ｎｍの厚みで形成される（図５（Ａ））。
【０１０２】
次に、半導体基板２０の主表面２０ａに垂直な方向から、窒化膜マスク４４及び７４が露出するまでエッチングを行う。具体的には、側壁用窒化膜５７、上部用絶縁膜５５、及び電荷蓄積用膜５３と、第１領域２３のシリコン熱酸化膜５１と、第２領域２６のシリコン熱酸化膜５１及びＮＳＧ膜９１とをエッチングして、第１ゲート電極３４の側壁に第１側壁部５０を形成するとともに、第２ゲート電極６４の側壁に第２側壁部８０をそれぞれ形成する。
【０１０３】
ここで、第１側壁部５０は、第１側壁窒化膜５８、第１上部絶縁膜５６、第１電荷蓄積膜５４及び第１下部絶縁膜５２とからなり、また、第２側壁部８０は、第２側壁窒化膜８８、第２上部絶縁膜８６、第２電荷蓄積膜８４及び第２下部絶縁膜８２とからなる。
【０１０４】
このエッチングにより、窒化膜マスク４４及び第１側壁部５０のそれぞれの露出面からなる上面は平坦面になり、また、同様に、窒化膜マスク７４及び第２側壁部８０のそれぞれの露出面からなる上面は平坦面になる。さらに、これら第１及び第２側壁部５０及び８０の外側の、半導体基板２０に形成されたＬＤＤ用不純物拡散部４１及び７１の表面も露出面となる。
【０１０５】
その後、第１領域２３に第１不純物拡散領域４０を形成するとともに、第２領域２６に第２不純物拡散領域７０を形成する。主として第１ゲート電極３４及び第１側壁部５０をマスクとして用いて、第１領域２３の半導体基板２０に不純物イオンを高濃度に注入した後、熱処理を行うことにより第１不純物拡散領域４０が形成される。また、主として第２ゲート電極６４及び第２側壁部８０をマスクとして用いて、第２領域２６の半導体基板２０に不純物イオンを高濃度に注入した後、熱処理を行うことにより第２不純物拡散領域７０が形成される。第１不純物拡散領域４０と第２不純物拡散領域７０は、同一の工程で形成される。この時、高濃度の不純物イオンが注入されなかったＬＤＤ用不純物拡散部４１及び７１が第１不純物低濃度拡散領域４２及び第２不純物低濃度拡散領域７２となる（図５（Ｂ））。
【０１０６】
その後の層間絶縁膜や配線層の形成などは、従来周知の方法で行うことができるので、ここでは、以降の工程の説明を省略する。
【０１０７】
第２下部絶縁膜の厚みを第１下部絶縁膜の厚みよりも大きくするにあたり、先ず、ノンドープトシリケートガラスを堆積し、その後、熱酸化を行っている。このため、下部絶縁膜の形成を熱酸化のみで行うのに比べて、半導体基板に加わる熱が減り、すなわち、側壁部の下の不純物分布に対する熱履歴の影響が少なくなる。
【０１０８】
ここでは、第１下部絶縁膜をシリコン熱酸化膜で形成し、第２下部絶縁膜を、ＮＳＧとシリコン熱酸化膜の積層膜で形成した例について説明したが、この例に限定されない。例えば、シリコン熱酸化膜に換えて、ＣＶＤ法によりＮＳＧを５〜１０ｎｍの厚みで堆積させて、第１下部絶縁膜及び第２下部絶縁膜を形成しても良い。
【０１０９】
この場合、第１ゲート電極３４及び第２ゲート電極６４の形成後に、半導体基板２０上に、第１ゲート電極３４及び第２ゲート電極６４を覆うＮＳＧ膜９１として、第１ＮＳＧ膜を堆積する。第１ＮＳＧ膜は、半導体基板２０上と、ゲート絶縁膜３２及び５２の側面上と、第１ゲート電極３４及び第２ゲート電極６４の側面上と、窒化膜マスク４４及び７４の上面及び側面上とに形成される。このとき、第１ＮＳＧ膜は、例えば５〜３０ｎｍの範囲内の厚みで形成される。
【０１１０】
次に、第１領域２３の第１ＮＳＧ膜の部分を除去した後、シリコン熱酸化膜５１の形成に換えて、ＣＶＤ法により第２ＮＳＧ膜を形成する。第２ＮＳＧ膜は、例えば５〜１０ｎｍの厚みで形成される。第２ＮＳＧ膜は、第１領域２３の半導体基板２０上に、第１ゲート電極３４を覆うように形成されるとともに、第２領域２６の第１ＮＳＧ膜上に形成される。すなわち、第１領域２３の第２ＮＳＧ膜は、半導体基板２０上と、ゲート絶縁膜３２の側面上と、第１ゲート電極３４の側面上と、窒化膜マスク４４の上面及び側面上に形成される。
【０１１１】
第１下部絶縁膜及び第２下部絶縁膜をＮＳＧで形成すると、下部絶縁膜の形成の際に、熱酸化が行われないので、側壁部下の不純物分布に対する熱履歴の影響がさらに少なくなる。
【０１１２】
上述した半導体装置及びその製造方法の説明では、第１導電型をｐ型とし、第２導電型をｎ型として、第１ＭＯＳＦＥＴ及び第２ＭＯＳＦＥＴがＮＭＯＳである場合を例にとって説明したが、これに限定されない。すなわち、第１導電型をｎ型とし、第２導電型をｐ型として、第１ＭＯＳＦＥＴ及び第２ＭＯＳＦＥＴをＰＭＯＳとしても良い。また、ＬＤＤ構造を有するＭＯＳＦＥＴの構造は、任意好適な周知の構造とすることができる。
【図面の簡単な説明】
【０１１３】
【図１】半導体不揮発性メモリを説明するための概略図である。
【図２】ＮＭＯＳトランジスタの寿命を示す特性図である。
【図３】半導体不揮発性メモリの製造方法を説明するための工程図（その１）である。
【図４】半導体不揮発性メモリの製造方法を説明するための工程図（その２）である。
【図５】半導体不揮発性メモリの製造方法を説明するための工程図（その３）である。
【図６】従来の半導体不揮発性メモリを説明するための概略図である。
【符号の説明】
【０１１４】
１０    半導体不揮発性メモリ
２０    半導体基板
２３    第１領域（メモリセル部）
２６    第２領域（周辺回路部）
３０    第１ＭＯＳＦＥＴ
３２、６２    ゲート絶縁膜
３４    第１ゲート電極
３６、６６    ポリシリコン膜
３８、６８    タングステンシリサイド膜
４０    第１不純物拡散領域
４１、７１    ＬＤＤ用不純物拡散部
４２    第１不純物低濃度拡散領域
４３、７３    チャネル形成領域
４４、７４    窒化膜マスク
５０    第１側壁部
５１    シリコン熱酸化膜
５２    第１下部絶縁膜
５３    電荷蓄積用膜
５４    第１電荷蓄積膜
５５    上部用絶縁膜
５６    第１上部絶縁膜
５７    側壁用窒化膜
５８    第１側壁窒化膜
５９    側壁用積層膜
６０    第２ＭＯＳＦＥＴ
６４    第２ゲート電極
７０    第２不純物拡散領域
７２    第２不純物低濃度拡散領域
８０    第２側壁部
８２    第２下部絶縁膜
８４    第２電荷蓄積膜
８６    第２上部絶縁膜
８８    第２側壁窒化膜
９０、９１    ＮＳＧ膜
９２    第１層
９４    第２層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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