(57)【要約】【課題】電源スイッチの開閉による電源ノイズの発生を安定して抑制し得る電源スイッチ制御回路を提供する。【解決手段】クロック信号を生成するクロック生成回路４と、クロック信号ＣＬＫに基づいて、保持信号Ｎ１〜Ｎ５を順次保持して出力する信号保持回路５ａ〜５ｅと、各信号保持回路から出力される保持信号により、順次動作して複数の電源スイッチの供給可能電流を緩やかに遷移させる出力信号ＯＵＴを出力する複数の駆動回路６ａ〜６ｅとを備えた。【選択図】図２
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【特許請求の範囲】
【請求項１】
クロック信号を生成するクロック生成回路と、
前記クロック信号に基づいて、保持信号を順次保持して出力する信号保持回路と、
前記各信号保持回路から出力される保持信号により、順次動作して複数の電源スイッチの供給可能電流を緩やかに遷移させる出力信号を出力する複数の駆動回路と
を備えたことを特徴とする電源スイッチ制御回路。
【請求項２】
前記駆動回路を並列に動作させて出力レベルが緩やかに変化する前記出力信号を生成し、該出力信号を複数の電源スイッチに並行して供給することを特徴とする請求項１記載の電源スイッチ制御回路。
【請求項３】
前記各駆動回路の出力信号で複数の電源スイッチをそれぞれ駆動することを特徴とする請求項１記載の電源スイッチ制御回路。
【請求項４】
前記駆動回路は、オン抵抗値を高く設定したＰチャネルＭＯＳトランジスタで構成したことを特徴とする請求項２記載の電源スイッチ制御回路。
【請求項５】
前記駆動回路は、前記保持信号が入力される複数のインバータ回路で構成したことを特徴とする請求項３記載の電源スイッチ制御回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体集積回路装置の内部回路へ供給する電源を開閉する電源スイッチの制御回路に関するものである。
近年、携帯用電子機器に搭載される半導体集積回路装置では、その内部回路を多数のブロックに分割し、各ブロックへの電源供給をそれぞれ独立させて、必要に応じて各ブロック毎に電源を供給することにより、消費電力を低減する構成としたものが実用化されている。このような構成では、各ブロックに電源を供給する電源スイッチの開閉時に発生する電源ノイズを抑制することが必要となっている。
【背景技術】
【０００２】
半導体集積回路装置の一種類として、チップ上に複数のブロックを搭載し、各ブロックには電源スイッチを介してそれぞれ独立して電源を供給するようにしたものがある。このような半導体集積回路装置では、各ブロックの電源スイッチを制御することにより、必要に応じて各ブロックに電源を供給して、消費電力を低減するようになっている。
【０００３】
上記電源スイッチは、制御信号によりオン・オフ駆動されるＭＯＳトランジスタを電源と各ブロックとの間に介在させて構成されている。
【特許文献１】特開平９−２３１７５６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上記のように、複数のブロックにそれぞれ独立して電源を供給するようにした半導体集積回路装置では、電源スイッチを瞬時に開閉すると、その電源スイッチに接続されたブロックに流れる電流が急激に変化し、すなわちラッシュカレントが生じて、電源ノイズを発生させる。
【０００５】
そして、この電源ノイズが電源供給中の他のブロックでの誤動作を招くという問題点がある。
特許文献１には、複数のブロックにそれぞれ電源スイッチを介して電源を供給し、各電源スイッチを開閉するタイミングに時間差を設けることにより、電源ノイズを低減する構成が開示されている。
【０００６】
しかし、この構成では電源スイッチの開閉タイミングをずらすための遅延時間が、直列に接続されたインバータ回路により生成されており、回路規模の増大及びインバータ回路の配置位置の違いによるプロセスのばらつきが電源スイッチの開閉タイミングに大きく影響する。このため、適切な開閉タイミングを確保できず、電源ノイズを十分に低減できないことがある。
【０００７】
この発明の目的は、電源スイッチの開閉による電源ノイズの発生を安定して抑制し得る電源スイッチ制御回路を提供することにある。
【課題を解決するための手段】
【０００８】
上記目的は、クロック信号を生成するクロック生成回路と、前記クロック信号に基づいて、保持信号を順次保持して出力する信号保持回路と、前記各信号保持回路から出力される保持信号により、順次動作して複数の電源スイッチの供給可能電流を緩やかに遷移させる出力信号を出力する複数の駆動回路とを備えた電源スイッチ制御回路により達成される。
【発明の効果】
【０００９】
本発明によれば、電源スイッチの開閉による電源ノイズの発生を安定して抑制し得る電源スイッチ制御回路を提供することができる。
【発明を実施するための最良の形態】
【００１０】
以下、この発明を具体化した一実施の形態を図面に従って説明する。図１に示す半導体集積回路装置は、電源ＶDDとブロック１との間にＮチャネルＭＯＳトランジスタで構成される多数の電源スイッチ２が介在され、各電源スイッチ２のゲートには制御回路３の出力信号ＯＵＴが入力される。そして、出力信号ＯＵＴにより各電源スイッチ２がオンされると、ブロック１に電源ＶDDが供給される。
【００１１】
前記制御回路３の具体的構成を図２に従って説明する。クロック生成回路４にはモニター信号ＭＴと、制御信号ＥＮが入力される。モニター信号ＭＴは前記ブロック１の状態をモニターした信号であり、図４に示すように、ブロック１に電源ＶDDが供給されているときＨレベルとなり、ブロック１への電源ＶDDの供給が遮断されているときＬレベルとなる。前記制御信号ＥＮは、クロック生成回路４でのクロック信号ＣＬＫの生成を制御するために、外部から供給される。
【００１２】
前記クロック生成回路４で生成されたクロック信号ＣＬＫは、複数の信号保持回路５ａ〜５ｅに供給され、信号保持回路５ａには前記制御信号ＥＮが入力される。そして、信号保持回路５ａ〜５ｅはクロック信号ＣＬＫの立ち上がりにより制御信号ＥＮを保持し、その制御信号ＥＮを後続の信号保持回路５ｂ〜５ｅに順次転送するようになっている。
【００１３】
前記信号保持回路５ａ〜５ｅの保持信号Ｎ１〜Ｎ５は、それぞれ駆動回路６ａ〜６ｅに入力され、各駆動回路６ａ〜６ｅは保持信号Ｎ１〜Ｎ５により動作して、出力信号ＯＵＴを出力する。
【００１４】
図３は、前記クロック生成回路４と、信号保持回路５ａ〜５ｅと、駆動回路６ａ〜６ｅの具体的構成を示す。クロック生成回路４は、論理回路部７と発振部８で構成される。論理回路部７は、前記制御信号ＥＮとモニター信号ＭＴに基づいて同図に示す論理信号Ｒを出力する。
【００１５】
その論理信号Ｒは、制御信号ＥＮとモニター信号ＭＴがともに０（Ｌレベル）であるときと、ともに１（Ｈレベル）であるとき、１となり、それ以外の場合は０となる。
前記発振部８は、奇数段のＮＡＮＤ回路９の出力端子が次段のＮＡＮＤ回路９の一方の入力端子に接続され、終段のＮＡＮＤ回路９の出力端子が初段のＮＡＮＤ回路９の一方の入力端子に接続されてループ状に接続され、各ＮＡＮＤ回路９の他方の入力端子に前記論理信号Ｒが入力される。
【００１６】
このような発振部８では、論理信号Ｒが１となると発振してクロック信号ＣＬＫを出力し、論理信号ＲがＬレベルとなると、発振動作を行わず各ＮＡＮＤ回路９の出力信号はＨレベルとなる。
【００１７】
前記信号保持回路５ａ〜５ｅは、それぞれフリップフロップ回路で構成され、前記クロック生成回路４から出力されるクロック信号ＣＬＫが各信号保持回路５ａ〜５ｅにクロック信号として供給される。
【００１８】
また、初段の信号保持回路５ａには前記制御信号ＥＮがデータとして入力され、各信号保持回路５ａ〜５ｄの出力信号がそれぞれ次段の信号保持回路５ｂ〜５ｅにデータとして入力される。従って、図４に示すように、制御信号ＥＮがＬレベルであると、各信号保持回路５ａ〜５ｅの保持信号Ｎ１〜Ｎ５は、クロック信号ＣＬＫの立ち上がる毎に順次Ｌレベルとなる。
【００１９】
前記信号保持回路５ａ〜５ｅの保持信号Ｎ１〜Ｎ５は、駆動回路６ａ〜６ｅに入力される。保持信号Ｎ１が入力される駆動回路６ａはインバータ回路で構成され、保持信号Ｎ２〜Ｎ５が入力される駆動回路６ｂ〜６ｅはインバータ回路の出力端子と電源ＶDDとの間に接続されるＰチャネルＭＯＳトランジスタである。そして、各駆動回路６ｂ〜６ｅのゲートに保持信号Ｎ２〜Ｎ５が入力される。
【００２０】
前記駆動回路６ａのインバータ回路を構成するＰチャネルＭＯＳトランジスタと、駆動回路６ｂ〜６ｅを構成するＰチャネルＭＯＳトランジスタは、オン抵抗が高くなるサイズで形成されている。
【００２１】
そして、前記インバータ回路の出力端子と各ＰチャネルＭＯＳトランジスタのドレイン端子が接続された出力端子から出力信号ＯＵＴが前記電源スイッチ２に出力される。
次に、上記のように構成された制御回路３の動作を説明する。ブロック１がオフされている状態ではモニター信号ＭＴはＬレベルである。この状態でブロック１に電源ＶDDを供給するために、制御信号ＥＮをＬレベルとすると、論理回路部７の出力信号がＨレベルとなり、発振部８がクロック信号ＣＬＫを出力する。
【００２２】
すると、信号保持回路５ａ〜５ｅの出力信号Ｎ１〜Ｎ５が順次Ｌレベルとなり、駆動回路６ａ〜６ｅのＰチャネルＭＯＳトランジスタが順次オンされる。この結果、出力信号ＯＵＴが緩やかに立ち上がるため、電源スイッチ２からブロック１に供給される電流が緩やかに増大する。
【００２３】
ブロック１に電源ＶDDが供給されると、モニター信号ＭＴがＨレベルとなり、制御信号ＥＮがＬレベルに維持されていると、発振部８の発振動作が停止され、クロック信号ＣＬＫはＨレベルに維持される。
【００２４】
すると、各信号保持回路５ａ〜５ｅの保持信号Ｎ１〜Ｎ５はＬレベルに維持され、出力信号ＯＵＴはほぼ電源ＶDDレベルに保持される。
また、モニター信号ＭＴがＨレベルに維持されている状態で、制御信号ＥＮがＨレベルとなると、発振部８は発振動作を開始し、信号保持回路５ａ〜５ｅの保持信号Ｎ１〜Ｎ５は順次Ｈレベルとなる。この結果、駆動回路６ａの出力信号はＬレベルとなり、駆動回路６ｂ〜６ｅはオフされて、出力信号ＯＵＴはＬレベルにリセットされる。
【００２５】
上記のように構成された電源スイッチの制御回路３では、次に示す作用効果を得ることができる。
（１）電源スイッチ２のゲートに入力される制御回路３の出力信号を緩やかに変化させることができる。従って、電源ＶDDからブロック１への電源投入時に、電源スイッチ２を緩やかにオンさせて、ブロック１への供給電流を緩やかに増大させ、ラッシュカレントの発生による電源ノイズの発生を防止することができる。
（２）クロック生成回路４で生成されたクロック信号ＣＬＫの入力により、信号保持回路５ａ〜５ｅの保持信号Ｎ１〜Ｎ５を順次変化させ、その保持信号Ｎ１〜Ｎ５により駆動回路６ａ〜６ｅを順次オンさせて、ブロック１への供給可能電流を緩やかに増大させることができる。
（３）クロック信号ＣＬＫの周波数は低速クロックであるので、プロセスのばらつきの影響を受けにくい。従って、クロック信号ＣＬＫに基づいて生成される保持信号Ｎ１〜Ｎ５により、電源スイッチ２のゲートに供給される制御信号ＯＵＴの立ち上がり速度を安定化させることができる。
（４）クロック生成回路４は、ブロック１に電源ＶDDが供給されているか否かを示すモニター信号ＭＴと外部から供給される制御信号ＥＮによりクロック信号ＣＬＫを生成するか否かを選択することができる。
（５）信号保持回路５ａ〜５ｅは、クロック信号ＣＬＫにより制御信号ＥＮを保持して順次転送するフリップフロップ回路により、クロック信号ＣＬＫにより制御信号ＥＮのレベルを順次保持信号Ｎ１〜Ｎ５として出力することができる。
（６）保持信号Ｎ１が入力される駆動回路６ａは、オン抵抗の高いＰチャネルＭＯＳトランジスタで構成されたインバータ回路で構成し、保持信号Ｎ２〜Ｎ５が入力される駆動回路６ｂ〜６ｅはオン抵抗の高いＰチャネルＭＯＳトランジスタで構成した。従って、順次立ち下がる信号保持信号Ｎ１〜Ｎ５により、出力信号ＯＵＴを緩やかに立ち上げることができる。
（第二の実施の形態）
図５は、制御回路の第二の実施の形態を示す。この実施の形態のクロック生成回路４及び信号保持回路５ａ〜５ｅは、前記第一の実施の形態と同一である。第一の実施の形態と同一構成部分は、同一符号を付して説明する。
【００２６】
この実施の形態の駆動回路１０ａ〜１０ｅは、インバータ回路で構成され、各インバータ回路に信号保持回路５ａ〜５ｅの保持信号Ｎ１〜Ｎ５がそれぞれ入力される。従って、保持信号Ｎ１〜Ｎ５が順次Ｌレベルに立ち下がると、駆動回路１０ａ〜１０ｅからそれぞれＨレベルの出力信号ＯＵＴ１〜ＯＵＴ５が出力される。
【００２７】
そして、このような出力信号ＯＵＴ１〜ＯＵＴ５をＮチャネルＭＯＳトランジスタで構成される電源スイッチにそれぞれ入力する。
このように構成された駆動回路１０ａ〜１０ｅでは、各電源スイッチを順次オンさせて、ブロックへの供給電流を緩やかに増大させることができる。また、クロック生成回路４及び信号保持回路５ａ〜５ｅでは、第一の実施の形態と同様な作用効果を得ることができる。
【００２８】
上記実施の形態は、以下の態様で実施してもよい。
・第一及び第二の実施の形態で、信号保持回路及び駆動回路の数は任意数とすることができる。
・駆動回路の出力信号により、電源スイッチからブロックへの電流供給を緩やかに遮断するように構成してもよい。
（付記１）
クロック信号を生成するクロック生成回路と、
前記クロック信号に基づいて、保持信号を順次保持して出力する信号保持回路と、
前記各信号保持回路から出力される保持信号により、順次動作して複数の電源スイッチの供給可能電流を緩やかに遷移させる出力信号を出力する複数の駆動回路と
を備えたことを特徴とする電源スイッチ制御回路。
（付記２）
前記駆動回路を並列に動作させて出力レベルが緩やかに変化する前記出力信号を生成し、該出力信号を複数の電源スイッチに並行して供給することを特徴とする付記１記載の電源スイッチ制御回路。
（付記３）
前記各駆動回路の出力信号で複数の電源スイッチをそれぞれ駆動することを特徴とする付記１記載の電源スイッチ制御回路。
（付記４）
前記駆動回路は、オン抵抗値を高く設定したＰチャネルＭＯＳトランジスタで構成したことを特徴とする付記２記載の電源スイッチ制御回路。
（付記５）
前記駆動回路は、前記保持信号が入力される複数のインバータ回路で構成したことを特徴とする付記３記載の電源スイッチ制御回路。
（付記６）
前記クロック生成回路は、前記電源スイッチによる電源供給状態をモニターするモニター信号と、電源供給を制御する制御信号との論理に基づいてクロック信号を出力することを特徴とする付記１乃至５のいずれか１項に記載の電源スイッチ制御回路。
（付記７）
前記信号保持回路は、前記クロック信号に基づいて前記制御信号を保持して順次転送するフリップフロップ回路で構成したことを特徴とする付記６記載の電源スイッチ制御回路。
【図面の簡単な説明】
【００２９】
【図１】第一の実施の形態の電源スイッチを備えた半導体集積回路装置を示すブロック図である。
【図２】第一の実施の形態の電源スイッチ制御回路を示すブロック図である。
【図３】第一の実施の形態の電源スイッチ制御回路を示す回路図である。
【図４】第一の実施の形態の電源スイッチ制御回路の動作を示すタイミング波形図である。
【図５】第二の実施の形態の電源スイッチ制御回路を示す回路図である。
【符号の説明】
【００３０】
２        電源スイッチ
３        制御回路
４        クロック生成回路
５ａ〜５ｅ      信号保持回路
６ａ〜６ｅ，１０ａ〜１０ｅ      駆動回路
ＯＵＴ      出力信号
ＭＴ      モニター信号
ＥＮ      制御信号
ＣＬＫ    クロック信号
Ｎ１〜Ｎ５      保持信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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