(57)【要約】【課題】定常状態における電力消費が少なく、且つ、電源投入直後においても出力状態の確定が保証できるレベルシフト回路を提供する。【解決手段】第一のスイッチＭ１１は、入力信号ＩＮの電位がハイレベルであるときにはオン状態となり、該入力信号の電位がローレベルであるときにはオフ状態となる。第二のスイッチＭ１２は、この入力信号の電位がハイレベルであるときにはオフ状態となり、該入力信号の電位がローレベルであるときにはオン状態となる。ラッチ回路１０は、二次側の電源電位Ｖ２ＨとＶ２Ｌとの間で動作する２つのインバータＵ１２及びＵ１３の入出力を相互に接続して構成されており、それぞれの入力がダイオードＤ１１，Ｄ１２を介してスイッチＭ１１，Ｍ１２に接続されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
入力一次側の動作電位とは異なる動作電位で出力二次側が動作して所定の系へ信号を伝達するレベルシフト回路であって、
入力信号の電位がハイレベルであるときにはオン状態となり、該入力信号の電位がローレベルであるときにはオフ状態となる第一のスイッチと、
前記入力信号の電位がハイレベルであるときにはオフ状態となり、該入力信号の電位がローレベルであるときにはオン状態となる第二のスイッチと、
二次側の電源電位間で動作する第一および第二のインバータの入出力を相互に接続して構成されたラッチ回路と、
前記第一のスイッチの一端と前記第一のインバータの入力端子との間に接続された第一のダイオードと、
前記第二のスイッチの一端と前記第二のインバータの入力端子との間に接続された第二のダイオードと、
を有し、
前記第一のスイッチの他端および前記第二のスイッチの他端に一次側のハイレベルの電位が印加されていることを特徴とするレベルシフト回路。
【請求項２】
前記第一のスイッチは、前記入力信号の反転信号がゲートに入力されているＰチャネルＭＯＳトランジスタであり、
前記第二のスイッチは、前記入力信号の非反転信号がゲートに入力されているＰチャネルＭＯＳトランジスタである、
ことを特徴とする請求項１に記載のレベルシフト回路。
【請求項３】
前記ラッチ回路は、前記第一および第二のインバータの入出力が抵抗を介して相互に接続されていることを特徴とする請求項１または２に記載のレベルシフト回路。
【請求項４】
請求項１から３のうちのいずれか一項に記載のレベルシフト回路を、ハイサイドのスイッチング素子の動作を制御する信号の伝送線路上に備えたことを特徴とするＤＣ−ＤＣコンバータ。
【請求項５】
前記ＤＣ−ＤＣコンバータは、降圧型であることを特徴とする請求項４に記載のＤＣ−ＤＣコンバータ。
【請求項６】
前記スイッチング素子は、ＮチャネルＭＯＳトランジスタであることを特徴とする請求項４または５に記載のＤＣ−ＤＣコンバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力一次側の動作電位とは異なる動作電位で出力二次側が動作して所定の系へ信号を伝達するレベルシフト回路の技術に関する。
【背景技術】
【０００２】
まず図４について説明する。同図は従来のレベルシフト回路の第一の構成例である。なお、この構成例は、特許文献１に開示されているものである。
図４に示したレベルシフト回路は、一次側の系に電源電位Ｖ１Ｈ及びＶ１Ｌを有し、二次側の系に電源電位Ｖ２Ｈ及びＶ２Ｌを有する場合に、一次側に入力されるＶ１Ｈ−Ｖ１Ｌ振幅の信号を二次側のＶ２Ｈ−Ｖ２Ｌ振幅の信号へと変換する機能を有するものである。
【０００３】
図４の回路において、回路入力ＩＮがＨ（ハイ）レベル（すなわちＶ１Ｈ）であるときには、インバータＵ４１の作用によってＮチャネルＭＯＳトランジスタＭ４１及びＭ４２のうちＭ４１がオフとなり、またＭ４２はオンとなるので、ＰチャネルＭＯＳトランジスタＭ４３及びＭ４４のうちＭ４３がオンとなりＭ４４がオフとなる。従って、このときの回路出力ＯＵＴは、インバータＵ４２の作用によってＨレベル（すなわちＶ２Ｈ）となる。
【０００４】
一方、この回路において、回路入力ＩＮがＬ（ロー）レベル（すなわちＶ１Ｌ）であるときには、Ｕ４１の作用によってＭ４１がオンとなり、またＭ４２はオフとなるので、Ｍ４３がオフとなりＭ４４がオンとなる。従って、このときの回路出力ＯＵＴは、Ｕ４２の作用によってＬレベル（すなわちＶ２Ｌ）となる。
【０００５】
なお、定電圧ダイオード（ツェナーダオード）Ｄ４１及びＤ４２は、Ｖ２Ｈを基準電位と見たときの過大な負電圧がＭ４４及びＭ４３のゲートやＵ４２の入力に印加されることを防止するためのものである。また、Ｍ４１及びＭ４２の各々のソース側では、キャパシタＣ４１と抵抗Ｒ４１との直列接続及びキャパシタＣ４２と抵抗Ｒ４４との直列接続が、それぞれＭ４１のソース抵抗Ｒ４２及びＭ４２のソース抵抗Ｒ４３に並列に接続されている。このＣ４１及びＣ４２は、Ｍ４１及びＭ４２のオン−オフの状態が遷移する期間ではＭ４１及びＭ４２のソース電流を増加させるようにして回路の応答速度を確保する一方で、定常時にはソース電流を低下させるという電流制御手段として機能する。
【０００６】
次に図５について説明する。同図は従来のレベルシフト回路の第二の構成例である。なお、この構成例は、特許文献２に開示されているものである。
図５においては、ラッチ回路を構成しているインバータＵ５１及びＵ５２と、キャパシタＣ５１と、インバータＵ５３とによりレベルシフト回路が構成されている。
【０００７】
図５の回路において、回路入力ＩＮがＬレベル（すなわちＶ１Ｌ）からＨレベル（すなわちＶ１Ｈ）へと遷移すると、Ｕ５１の入力の電位を上昇させる向きのパルス電流がＣ５１を介して流れるので、Ｕ５１の出力はＬレベルとなる。従って、このときの回路出力ＯＵＴは、Ｕ５３の作用によってＬレベル（すなわちＶ２Ｌ）となる。
【０００８】
一方、回路入力ＩＮがＨレベル（すなわちＶ１Ｈ）からＬレベル（すなわちＶ１Ｌ）へと遷移すると、今度はＵ５１の入力の電位を下降させる向きのパルス電流がＣ５１を介して流れるので、Ｕ５１の出力はＨレベルとなる。従って、このときの回路出力ＯＵＴは、Ｕ５３の作用によってＬレベル（すなわちＶ２Ｌ）となる。
【０００９】
なお、定常状態においては、Ｕ５１とＵ５２とからなるラッチ回路によって図５の回路の状態が保持されるので、回路を流れる電流量は抑制される。
【特許文献１】特開平９−２０００２０号公報
【特許文献２】特開２００４−３６３７４０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
上述した従来のレベルシフト回路には以下のような問題を抱えていた。
まず、図４に示した第一の構成例では、Ｄ４１及びＤ４２のいずれかに電流が定常的に流れてしまう。すなわち、Ｍ４１がオン状態のときにはＤ４１→Ｍ４１→Ｒ４２という経路で電流が流れてしまい、また、Ｍ４２がオン状態のときにはＤ４２→Ｍ４２→Ｒ４３という経路で電流が流れてしまう。このため、低消費電力化が不十分であり、また、一次側と二次側との電位差が大きい場合には、Ｍ４１及びＭ４２として高耐圧のトランジスタを用いる必要もあった。
【００１１】
また、図５に示した第二の構成例では、電源が回路に投入されてからパルスが回路入力ＩＮに最初に入力される（回路入力ＩＮへ入力される信号電圧が初めて遷移する）までの間は、Ｕ５１とＵ５２とからなるラッチ回路の状態が確定しないため、回路出力ＯＵＴの状態が不定であった。
【００１２】
本発明は上述した問題に鑑みてなされたものであり、その解決しようとする課題は、定常状態における電力消費が少なく、且つ、電源投入直後においても出力状態の確定が保証できるレベルシフト回路を提供し、併せて、該レベルシフト回路を備えたＤＣ−ＤＣコンバータを提供することである。
【課題を解決するための手段】
【００１３】
本発明の態様のひとつであるレベルシフト回路は、入力一次側の動作電位とは異なる動作電位で出力二次側が動作して所定の系へ信号を伝達するレベルシフト回路であって、入力信号の電位がハイレベルであるときにはオン状態となり、該入力信号の電位がローレベルであるときにはオフ状態となる第一のスイッチと、入力信号の電位がハイレベルであるときにはオフ状態となり、該入力信号の電位がローレベルであるときにはオン状態となる第二のスイッチと、二次側の電源電位間で動作する第一および第二のインバータの入出力を相互に接続して構成されたラッチ回路と、前記第一のスイッチの一端と前記第一のインバータの入力端子との間に接続された第一のダイオードと、前記第二のスイッチの一端と前記第二のインバータの入力端子との間に接続された第二のダイオードと、を有し、前記第一のスイッチの他端および前記第二のスイッチの他端に一次側のハイレベルの電位が印加されていることを特徴とするものであり、この特徴によって前述した課題を解決する。
【００１４】
この構成によれば、入力信号の電位がハイレベル若しくはローレベルで変化のない定常時においては、電力が消費しない構成となっている上に、ラッチ回路の状態が、入力信号の変化によって遷移するのではなく、入力信号の電位によって決まるので、電源投入直後においても出力状態の確定が保証される。
【００１５】
なお、上述した本発明に係るレベルシフト回路を、ハイサイドのスイッチング素子の動作を制御する信号の伝送経路上に備えたことを特徴とするＤＣ−ＤＣコンバータも本発明に係るものである。
【発明の効果】
【００１６】
本発明に係るレベルシフト回路は、以上のように構成されているので、定常状態における電力消費が少なく、且つ、電源投入直後においても出力状態の確定が保証されるという効果を奏する。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施の形態を図面に基づいて説明する。
まず図１について説明する。同図は本発明を実施するレベルシフト回路の構成を示している。このレベルシフト回路は、一次側、すなわち低圧側の系に電源電位Ｖ１Ｈ及びＶ１Ｌを有し、二次側、すなわち高圧側の系に、一次側とは異なる電源電位Ｖ２Ｈ及びＶ２Ｌを有する場合に、一次側に入力されるＶ１Ｈ−Ｖ１Ｌ振幅の信号を二次側のＶ２Ｈ−Ｖ２Ｌ振幅の信号へと変換する機能を有するものである。
【００１８】
図１の回路は、インバータＵ１１と、ＰチャネルＭＯＳトランジスタ（ＭＯＳＦＥＴ）Ｍ１１及びＭ１２と、ダイオードＤ１１及びＤ１２と、ラッチ回路１０とを備えて構成されている。ここで、ラッチ回路１０は、インバータＵ１２及びＵ１３の入出力が、抵抗Ｒ１１及びＲ１２を介して相互に接続されて構成されている。なお、Ｕ１１は一次側の電源電位であるＶ１ＨとＶ１Ｌとの間で動作するように、また、Ｕ１２及びＵ１３は二次側の電源電位であるＶ２ＨとＶ２Ｌとの間で動作するように、それぞれ構成されている。なお、図１の回路の出力ＯＵＴには、Ｕ１３の出力が導かれている。
【００１９】
ラッチ回路１０のＵ１２の入力は、Ｄ１１のカソードにも接続されており、Ｄ１１のアノードはＭ１１のドレインに接続されている。また、ラッチ回路１０のＵ１３の入力は、Ｄ１２のカソードにも接続されており、Ｄ１２のアノードはＭ１２のドレインに接続されている。なお、第一のスイッチであるＭ１１のゲートには、回路入力ＩＮへ入力される一次側のレベル信号が、Ｕ１１を介することによって反転されて入力されている。また、第二のスイッチであるＭ１２ゲートには、該レベル信号が反転されることなく直接入力される。また、Ｍ１１及びＭ１２のソースには、いずれも一次側の電源電位Ｖ１Ｈが印加されている。
【００２０】
以下、図１に示したレベルシフト回路の動作について説明する。なお、ここでは、二次側の電源電位Ｖ２Ｌが一次側の電源電位Ｖ１Ｌ以下である場合について説明する。
この場合において、回路入力ＩＮがＨレベル（すなわちＶ１Ｈ）であるときには、Ｍ１１がオン（ドレイン−ソース間が導通状態）となってそのドレインの電位がほぼＨレベルとなる一方でＭ１２はオフ（ドレイン−ソース間が遮断状態）となるので、Ｄ１１は導通状態となりＤ１２は遮断状態となる。従って、このとき、Ｄ１１のカソード（すなわちＵ１２の入力）はほぼＨレベルとなるので、ラッチ回路１０がこれを記憶して回路出力ＯＵＴはＨレベル（すなわちＶ２Ｈ）を維持するようになる。
【００２１】
一方、この場合において、回路入力ＩＮがＬレベル（すなわちＶ１Ｌ）であるときには、Ｍ１１がオフとなる一方でＭ１２がオンとなってそのドレインの電位がほぼＨレベルとなるので、Ｄ１１が遮断状態となりＤ１２は導通状態となる。従って、このとき、Ｄ１２のカソード（すなわちＵ１３の入力）はほぼＨレベルとなるので、ラッチ回路１０がこれを記憶して回路出力ＯＵＴはＬレベル（すなわちＶ２Ｌ）を維持するようになる。
【００２２】
このように、図１に示したレベルシフト回路は、回路入力ＩＮへの入力レベルが変化していない定常状態での回路の状態がラッチ回路１０によって保持されており、また、図４に示した回路のような定常的な電流流路が存在しないので、定常状態における電力消費が極小であり、電源投入直後においても出力状態の確定が保証されている。また、図１の回路において、一次側と二次側との電位差が大きい場合であっても、Ｄ１１及びＤ１２に高耐圧性のものを用いれば、Ｍ１１及びＭ１２に対して高価である高耐圧性のものが要求されることはない。
【００２３】
次に図２について説明する。同図は、図１に示したレベルシフト回路の使用例のひとつである、本発明を実施するＤＣ−ＤＣコンバータ（電力変換装置）の構成を示している。
図１に示したレベルシフト回路は、Ｍ１１やＭ１２がオンとなってもＤ１１やＤ１２が遮断状態から導通状態へと遷移しないほどに二次側の電源電位Ｖ２Ｌが常に高い場合には、ラッチ回路１０の状態が確定しないため、回路出力ＯＵＴは不定となる。また、Ｄ１１及びＤ１２のうちのいずれかが一度でも導通状態へ遷移した後に二次側の電源電位Ｖ２Ｌを上昇させた場合には、ラッチ回路１０によって保持されている該上昇直前のレベルが回路出力ＯＵＴから出力される。このようなレベルシフト回路でも、例えば図２のような回路において使用することができる。
【００２４】
図２に示す回路は、ＨサイドＮＭＯＳ構成である降圧型のＤＣ−ＤＣコンバータである。この回路は、Ｈ（Ｈｉｇｈ）サイドのスイッチング素子であるＮチャネルＭＯＳトランジスタ（ＭＯＳＦＥＴ）Ｍ２１とＬ（Ｌｏｗ）サイドのスイッチング素子（同期整流素子）であるＮチャネルＭＯＳトランジスタ（ＭＯＳＦＥＴ）Ｍ２２とを、制御回路２２から出力される制御信号に基づいて所定の時比率で交互に導通させることにより、入力電圧ＰＶＤＤから出力電圧ＶＯＵＴを作り出す。
【００２５】
図２において、電源投入直後の制御回路２２の出力信号はＬサイドのＭ２２をオンの状態に、ＨサイドのＭ２１をオフの状態にするものになっている。ここで、Ｍ２２のソースはグランドＧＮＤに接続されているので、このときＭ２１のソースとＭ２２のドレインとの接続点Ｍは概ね接地電位となる。また、この接続点ＭとダイオードＤ２１のカソードとの間にはキャパシタＣｂが接続されており、Ｄ２１のアノードには制御回路２２を駆動する電源の電圧ＶＩＮＴが印加されているので、Ｃｂの充電が行われる。なお、ＨサイドのＭ２１のゲートを駆動するドライバＤＲ２１は、このＣｂの両端に生じる電圧によって動作する。また、ＬサイドのＭ２１のゲートを駆動するドライバＤＲ２２は、制御回路２２と同一の電源の電圧ＶＩＮＴによって動作する。
【００２６】
次に、ＬサイドのＭ２２をオフにし、続けてＨサイドのＭ２１をオンにする。ここで、Ｍ２１のドレインには入力電圧ＰＶＤＤが印加されているので、接続点Ｍの電位は接地電位から概ね電圧ＰＶＤＤまで上昇してしまう。しかし、このとき、Ｄ２１のカソードとＣｂとの接続点ＢＯＯＴの電位も、接続点Ｍの電位にＣｂ両端の電圧が上乗せされる形で同様に上昇する。従って、このときにＤＲ２１がＨサイドのＭ２１を駆動するために必要な電圧は確保されている。また、接続点ＢＯＯＴの電位が上昇して電圧ＶＩＮＴの電位よりも高くなると、Ｄ２１が遮断状態になるので、前述した充電によってＣｂに蓄えられた電荷が制御回路２２の駆動電源側へ放電されることはない。
【００２７】
その後、ＨサイドのＭ２１をオフにし、続けてＬサイドのＭ２２をオンにする。すると、接続点Ｍの電位は再び概ね接地電位となる。すると、このとき、Ｃｂは、電圧ＶＩＮＴがアノードに印加されているＤ２１を通じて充電される。
【００２８】
以降、ＨサイドのＭ２１とＬサイドのＭ２２とを所定の時比率で上述したようにして交互にオン−オフさせる度に上述した動作を繰り返す。ここで、接続点ＭとグランドＧＮＤとの間には、インダクタンスＬとキャパシタＣｏｕｔとの直列接続が挿入されている。従って、ＬとＣｏｕｔとの接続点ＶＯＵＴからは、上述した繰り返しの動作において接続点Ｍに生じる信号（方形波信号）が、ＬとＣｏｕｔとからなるローパスフィルタによって平滑された直流電圧を得ることができる。
【００２９】
図２に示した回路は以上のように動作する。つまり、ＤＲ２１は、接続点Ｍの電位を基準として動作するため、接続点Ｍの電位が接地電位よりも上昇している期間は制御回路２２から出力される制御信号を直接受け取ることができない。そこで、図２の回路では、制御回路２２から出力される制御信号（イネーブル信号及びクロック信号）をＤＲ２１及びＤＲ２２の各々へ伝送する４本の伝送線路のうち、ＤＲ２１へ向かう２本の伝送線路上には、レベルシフト回路２１ａ及び２１ｂをそれぞれ挿入しているのである。
【００３０】
図１に示した回路は、図２においては、制御回路２２からＤＲ２１へ伝送されるイネーブル信号のレベルシフトを行うレベルシフト回路２１ａとして使用することができる。なお、このとき、図１の回路における一次側の電源電位Ｖ１Ｈ及びＶ１Ｌは、それぞれ、図２における制御回路２２の駆動電源の電位ＶＩＮＴ及びＧＮＤ（接地電位）とし、図１の回路における二次側の電源電位Ｖ２Ｈ及びＶ２Ｌは、それぞれ、接続点ＢＯＯＴの電位及び接続点Ｍの電位とする。そして、制御回路から出力されるＤＲ２１用のイネーブル信号を図１の回路の入力ＩＮに入力し、図１の回路の出力ＯＵＴをＤＲ２１のイネーブル入力と接続する。
【００３１】
図２の回路は前述したようにして動作するので、接続点Ｍの電位（すなわち図１におけるＶ２Ｌの電位）は、概ね接地電位から入力電圧ＰＶＤＤの間で変動し、この電位は、接地電位（すなわち図１におけるＶ１Ｌの電位）以上である。しかし、制御回路２２は、図２の回路へ電源を投入した直後、Ｃｂの充電をまず行う必要があるので、ＤＲ２２を制御してＭ２２をオンとして接続点Ｍの電位を必ず接地電位とする。すると、図１におけるラッチ回路１０の状態がこのときに確定するので、図１の回路出力ＯＵＴの不定状態は電源投入直後に直ちに解消される。従って、例えば、確定したイネーブル信号により初期状態のＤＲ２１の出力をＬレベルに固定することができるので、図２に示したＤＣ−ＤＣコンバータの動作に悪影響を及ぼすことはない。
【００３２】
また、図１に示した回路を上述したようにして図２のレベルシフト回路２１ａとして使用した場合には、制御回路２２がＤＲ２１の動作イネーブルを制御できるのは、接続点Ｍの電位が接地電位の期間に限定される。しかし、この期間外にはＤＲ２１の動作イネーブルを制御できないという制限が、図２に示したＤＣ−ＤＣコンバータの動作上の問題となることはない。
【００３３】
なお、図２に示したＤＣ−ＤＣコンバータにおいて、図２においては、制御回路２２からＤＲ２１へ伝送されるクロック信号のレベルシフトを行うレベルシフト回路２１ｂとしては、例えば本願出願人が本願に先行して出願した特願２００５−３３８０８３号の明細書において開示したものを使用することができる。
【００３４】
図３Ａについて説明する。図３Ａは、図２に示したレベルシフト回路２１ｂの構成例を示している。なお、図３Ａに示したレベルシフト回路は、上述した明細書において開示されているものである。
【００３５】
図３Ａに示す回路は、ラッチ回路３０と、パルス生成回路３１と、ＮチャネルＭＯＳトランジスタＭ３１及びＭ３２とを備えて構成されている。
ラッチ回路３０は、インバータＵ３１及びＵ３２の入出力が、抵抗Ｒ３１及びＲ３２を介して相互に接続されて構成されている。なお、Ｕ３１及びＵ３２は二次側の電源電位であるＶ２ＨとＶ２Ｌとの間で動作するように構成されている。図３Ａの回路の出力ＯＵＴには、Ｕ３２の出力が導かれている。
【００３６】
ラッチ回路３０のＵ３１の入力はＭ３１のドレインと接続されており、Ｍ３１のゲートはパルス生成回路３１の一方の出力ＯＵＴ１と接続されている。また、ラッチ回路３０のＵ３２の入力はＭ３２のドレインと接続されており、Ｍ３２のゲートはパルス生成回路３１のもう一方の出力ＯＵＴ２と接続されている。なお、Ｍ３１及びＭ３２のソースには、いずれも一次側の電源電位Ｖ１Ｌが印加されている。
【００３７】
図３Ａに示した回路の入力ＩＮへ入力される一次側のレベル信号は、パルス生成回路３１の入力ＩＮに入力されている。パルス生成回路３１は、入力ＩＮに入力された信号の立ち上がり時及び立ち下り時にそれぞれパルス信号を出力してＭ３１及びＭ３２をスイッチ動作させる回路である。なお、パルス生成回路３１は、一次側の電源電位であるＶ１ＨとＶ１Ｌとの間で動作するように構成されている。
【００３８】
ここで図３Ｂ及び図３Ｃについて説明する。図３Ｂは、図３Ａにおけるパルス生成回路３１の具体的な構成を示しており、図３Ｃは、パルス生成回路３１の入出力波形を示している。
【００３９】
図３Ｂに示されているように、パルス生成回路３１は、遅延回路３２と、インバータＵ３３及びＵ３４と、２入力のＮＯＲ回路Ｕ３５及びＵ３６とを備えて構成されている。
パルス生成回路３１の入力ＩＮは、インバータＵ３３の入力、遅延回路３２の入力、及びＮＯＲ回路Ｕ３５の一方の入力と接続されている。遅延回路３２の出力は、インバータＵ３４の入力及びＮＯＲ回路Ｕ３６の一方の入力と接続されている。インバータＵ３３の出力はＮＯＲ回路Ｕ３６のもう一方の入力と接続されており、インバータＵ３４の出力はＮＯＲ回路Ｕ３５のもう一方の入力と接続されている。ＮＯＲ回路Ｕ３５の出力は、このパルス生成回路３１の出力ＯＵＴ１に接続されており、従って、図３ＡにおけるＭ３１のゲートに接続される。また、ＮＯＲ回路Ｕ３６の出力は、このパルス生成回路３１の出力ＯＵＴ２に接続されており、従って、図３ＡにおけるＭ３２のゲートに接続される。
【００４０】
パルス生成回路３１は以上のように構成されている。従って、Ｍ３１のゲートには、回路入力ＩＮへの入力信号の反転信号と遅延回路３２による該入力信号の遅延信号との論理積の信号が与えられ、また、Ｍ３２のゲートには、回路入力ＩＮへの入力信号と遅延回路３２による該入力信号の遅延信号の反転信号との論理積の信号が与えられる。
【００４１】
図３Ｃに示されているように、パルス生成回路３１では、入力ＩＮへの入力信号の立ち上がり時には、その信号のレベル変化がインバータＵ３３及び遅延回路３２に入力される。このとき、ＮＯＲ回路Ｕ３６には、インバータＵ３３からの反転出力と遅延回路３２からの遅延出力とが入力されるので、出力ＯＵＴ２であるＮＯＲ回路Ｕ３６の出力として、パルス信号が生成される。なお、このパルス信号のパルス幅は、遅延回路３２の遅延時間によって決まる。
【００４２】
また、入力ＩＮへの入力信号の立ち下がり時には、その信号のレベル変化がＮＯＲ回路Ｕ３５の一方の入力及び遅延回路３２に入力される。このとき、ＮＯＲ回路Ｕ３５のもう一方の入力には、遅延回路３２からの遅延出力についてのインバータＵ３４による反転出力が入力される。従って、出力ＯＵＴ１であるＮＯＲ回路Ｕ３５の出力として、パルス信号が生成される。なお、このパルス信号のパルス幅は、遅延回路３２の遅延時間によって決まる。
【００４３】
以上のパルス生成回路３１の動作を踏まえて図３Ａの回路動作を説明する。
まず、回路入力ＩＮへの入力信号がＬレベルからＨレベルへと遷移すると、パルス生成回路３１により生成されるパルスが出力ＯＵＴ２からＭ３２のゲートに入力されるので、Ｍ３２がオンとなる。すると、ラッチ回路４０のＵ３２の入力の電位が引き下げられて、ラッチ回路４０の出力（すなわち図３Ａに示した回路の出力ＯＵＴ）はＨレベル（すなわちＶ２Ｈ）となる。
【００４４】
次に、回路入力ＩＮへの入力信号がＨレベルからＬレベルへと遷移すると、パルス生成回路３１により生成されるパルスが出力ＯＵＴ１からＭ３１のゲートに入力されるので、Ｍ３１がオンとなる。すると、ラッチ回路４０のＵ３１の入力の電位が引き下げられて、ラッチ回路４０の出力（すなわち図３Ａに示した回路の出力ＯＵＴ）はＬレベル（すなわちＶ２Ｌ）となる。
【００４５】
以上のように、この図３Ａ及び図３Ｂに構成を示したレベルシフト回路は、回路入力ＩＮに電位変化がない定常状態においては、Ｍ３１及びＭ３２がどちらもオフの状態とされているので電流を消費しない構成となっており、また、図１に示したレベルシフト回路のような二次側の電源電位Ｖ２Ｌに関する制限を有していない。但し、図５に示す従来のレベルシフト回路と同様に、電源が回路に投入されてからパルスが回路入力ＩＮに最初に入力される（回路入力ＩＮへ入力される信号電圧が初めて遷移する）までの間は、ラッチ回路３０の状態が確定しないため、回路出力ＯＵＴの状態が不定となる。そのため、電源投入直後は図２のＤＣ−ＤＣコンバータにおいてＭ２１とＭ２２が両方とも導通して貫通電流が流れる危険性がある。これを防ぐために、電源投入直後に値が確定するレベルシフト回路２１ａの出力をＤＲ２１のイネーブル入力に接続して、このイネーブル信号により電源投入直後のＭ２１を遮断する必要がある。
【００４６】
なお、図２におけるレベルシフト回路２１ｂとして図３Ａの回路を使用する場合には、図３Ａの回路における一次側の電源電位Ｖ１Ｈ及びＶ１Ｌは、それぞれ、図２における制御回路２２の駆動電源の電位ＶＩＮＴ及びＧＮＤ（接地電位）とし、図３Ａの回路における二次側の電源電位Ｖ２Ｈ及びＶ２Ｌは、それぞれ、接続点ＢＯＯＴの電位及び接続点Ｍの電位とする。そして、制御回路から出力されるＤＲ２１用のクロック信号ＣＫを図３Ａの回路の入力ＩＮに入力し、図３Ａの回路の出力ＯＵＴをＤＲ２１のクロック入力と接続する。
【００４７】
以上、本発明の実施形態を説明したが、本発明は、上述した実施形態に限定されることなく、本発明の要旨を逸脱しない範囲内で種々の改良・変更が可能である。
【図面の簡単な説明】
【００４８】
【図１】本発明を実施するレベルシフト回路の構成を示す図である。
【図２】本発明を実施するＤＣ−ＤＣコンバータの構成を示す図である。
【図３Ａ】図２に示したレベルシフト回路２１ｂの構成例を示す図である。
【図３Ｂ】図３Ａにおけるパルス生成回路３１の具体的な構成を示す図である。
【図３Ｃ】パルス生成回路３１の入出力波形を示す図である。
【図４】従来のレベルシフト回路の第一の構成例を示す図である。
【図５】従来のレベルシフト回路の第二の構成例を示す図である。
【符号の説明】
【００４９】
１０、３０  ラッチ回路
２１ａ、２１ｂ  レベルシフト回路
２２  制御回路
３１  パルス生成回路
３２  遅延回路
Ｃｂ、Ｃｏｕｔ、Ｃ４１、Ｃ４２、Ｃ５１  キャパシタ
Ｄ１１、Ｄ１２、Ｄ２１  ダイオード
Ｄ４１、Ｄ４２  定電圧ダイオード
ＤＲ２１、ＤＲ２２  ドライバ
Ｌ  インダクタ
Ｍ１１、Ｍ１２、Ｍ４３、Ｍ４４  ＰチャネルＭＯＳトランジスタ
Ｍ２１、Ｍ２２、Ｍ３１、Ｍ３２、Ｍ４１、Ｍ４２  ＮチャネルＭＯＳトランジスタ
Ｒ１１、Ｒ１２、Ｒ３１、Ｒ３２、Ｒ４１、Ｒ４２、Ｒ４３、Ｒ４４  抵抗
Ｕ１１、Ｕ１２、Ｕ１３、Ｕ３１、Ｕ３２、Ｕ３３、Ｕ３４、
Ｕ４１、Ｕ４２、Ｕ５１、Ｕ５２、Ｕ５３  インバータ
Ｕ３５、Ｕ３６  ＮＯＲ回路
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図４】
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【図５】
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