(57)【要約】【課題】ロウデコーダのサイズを小型化しつつ、誤読み出し等も効果的に防止する。【解決手段】ローカルロウデコーダ３は、ｐチャネルＭＯＳトランジスタ１２１とｎチャネルＭＯＳトランジスタ１２２とからなる選択スイッチ１２３をワード線ＷＬ毎に接続して構成されている。ｐチャネルＭＯＳトランジスタ１２１のドレイン、ｎチャネルＭＯＳトランジスタ１２２のドレインがいずれもワード線ＷＬに接続される。共通のワード線ＷＬに接続されたｐチャネルＭＯＳトランジスタ１２１、ｎチャネルＭＯＳトランジスタ１２２は、ゲートを１本のグローバルワード線ＧＷＬに共通接続されている。ｎチャネルＭＯＳトランジスタ１２２のソースは、第１ブロックデコード配線ＢＤ１に接続されている。一方、ｐチャネルＭＯＳトランジスタ１２１のソースは、第２ブロックデコード配線ＢＤ２１又はＢＤ２２に接続されている。【選択図】図６
2008108382.tif 000002
【特許請求の範囲】
【請求項１】
ローカルワード線とローカルビット線の交点に電気的に書換え可能な不揮発性のメモリセルを配列してなるメモリセルアレイと、
アドレス信号に応じて前記ローカルワード線を選択するローカルロウデコーダと、
アドレス信号に応じて前記ローカルロウデコーダに接続されるグローバルワード線を選択するグローバルロウデコーダと
を備え、
前記ローカルロウデコーダは、
前記ローカルワード線に一端を接続され第１電圧を他端に供給されゲートが前記グローバルワード線に接続された第１導電型の第１ＭＯＳトランジスタと、
前記ローカルワード線に一端を接続され第２電圧を他端に供給されゲートが前記グローバルワード線に接続された前記第１導電型とは異なる第２導電型の第２ＭＯＳトランジスタと
を備え、
前記グローバルロウデコーダは、
任意の一のローカルワード線に接続される前記第１ＭＯＳトランジスタ及び前記第２ＭＯＳトランジスタに接続される第１のグローバルワード線と、隣接する別のローカルワード線に接続される前記第１ＭＯＳトランジスタ及び前記第２ＭＯＳトランジスタに接続される第２のグローバルワード線とを、互いに独立に選択可能に構成され、一方が選択されているときは他方が非選択となるようにされた
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記グローバルロウデコーダは、
奇数番目の前記グローバルワード線を選択する第１デコーダと、
偶数番目の前記グローバルワード線を選択する第２デコーダと
を備えたことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記第１デコーダが奇数番目の前記グローバルワード線に読み出し用の電圧を供給している場合には、前記第２のデコーダが偶数番目の前記グローバルワード線に基準電圧を供給し、前記第２デコーダが偶数番目の前記グローバルワード線に読み出し用の電圧を供給している場合には、前記第１のデコーダが奇数番目の前記グローバルワード線に基準電圧を供給するように構成された請求項２記載の不揮発性半導体記憶装置。
【請求項４】
前記メモリセルアレイは、前記ローカルビット線に対し複数個のセルトランジスタを並列に接続したＮＯＲ型のフラッシュメモリであることと特徴とする請求項１記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気的に書換え可能な不揮発性のメモリセルを配列してなる不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
従来から、不揮発性半導体記憶装置として、ＮＯＲ型フラッシュメモリやＮＡＮＤ型フラッシュメモリなどが知られている。このようなフラッシュメモリでは、メモリセルの選択は、ロウデコーダによりワード線を選択することにより行われる。ロウデコーダの構成に関しては、様々な提案がなされている（例えば、特許文献１参照）。
【０００３】
しかし、従来のフラッシュメモリではロウデコーダのサイズが大きく、フラッシュメモリの小型化を阻害する原因となっていた。特にＮＯＲ型フラッシュメモリでは、非選択のワード線がフローティング状態となった場合に、他のワード線等との容量カップリングにより当該非選択のワード線の電位が上昇し、これにより誤読み出しを生じさせることがある。このため、ロウデコーダにおいてもこれを防止するための構成が不可欠であるが、その分素子数や配線数が多くなり、小型化を阻害する原因となっている。
【特許文献１】特開２０００−４９３１２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、ロウデコーダのサイズを小型化しつつ、誤読み出し等も効果的に防止することが可能な不揮発性半導体記憶装置を提供するものである。
【課題を解決するための手段】
【０００５】
本発明の一態様に係る不揮発性半導体記憶装置は、ローカルワード線とローカルビット線の交点に電気的に書換え可能な不揮発性のメモリセルを配列してなるメモリセルアレイと、アドレス信号に応じて前記ローカルワード線を選択するローカルロウデコーダと、アドレス信号に応じてグローバルワード線を選択するグローバルロウデコーダとを備え、前記ローカルロウデコーダは、前記ローカルワード線に一端を接続され第１電圧を他端に供給されゲートが前記グローバルワード線に接続された第１導電型の第１ＭＯＳトランジスタと、前記ローカルワード線に一端を接続され第２電圧を他端に供給されゲートが前記グローバルワード線に接続された前記第１導電型とは異なる第２導電型の第２ＭＯＳトランジスタとを備え、前記グローバルロウデコーダは、任意の一のローカルワード線に接続される前記第１ＭＯＳトランジスタ及び前記第２ＭＯＳトランジスタに接続される第１のグローバルワード線と、隣接する別のローカルワード線に接続される前記第１ＭＯＳトランジスタ及び前記第２ＭＯＳトランジスタに接続される第２のグローバルワード線とを、互いに独立に選択可能に構成され、一方が選択されているときは他方が非選択となるようにされたことを特徴とする。
【発明の効果】
【０００６】
この発明によれば、ロウデコーダのサイズを小型化しつつ、誤読み出し等も効果的に防止することが可能な不揮発性半導体記憶装置を提供することができる。
【発明を実施するための最良の形態】
【０００７】
次に、本発明の実施の形態を、図面を参照して詳細に説明する。
【０００８】
図１は、本発明の実施の形態に係る不揮発性半導体記憶装置１の構造を示すブロック図である。
【０００９】
この不揮発性半導体記憶装置１は、４つのメモリコア部Ｂ１〜Ｂ４を有している。メモリコア部Ｂ１〜Ｂ４はそれぞれ、メモリセルアレイ２、ローカルロウデコーダ３、ローカルカラムゲート４、及びウエルデコーダ５を有している。
【００１０】
メモリセルアレイ２は、図２の等価回路図に示すように、ワード線（ローカルワード線）ＷＬ０〜ｍ及びビット線（ローカルビット線）ＢＬ０〜ｎの交点にメモリセルＭＣを多数配列して構成される。ここでのメモリセルＭＣは、後述するように、半導体基板上にゲート絶縁膜を介して形成されたフローティングゲートと、このフローティングゲート上にゲート絶縁膜を介して形成された制御ゲートとを有する、所謂スタックトゲート型の不揮発性メモリセルである。同一ロウに配置されたメモリセルＭＣの制御ゲートは、ワード線ＷＬ０〜ｍのいずれかに共通接続される。また、同一カラムに配列されたメモリセルＭＣのドレインは、ビット線ＢＬ０〜ｎのいずれかに共通接続される。また、各メモリセルＭＣのソースはソース線ＳＬに共通接続され、これにより１のビット線ＢＬに複数のメモリセルトランジスタが並列接続されるＮＯＲ型フラッシュメモリが形成されている。なお図２の構造では、隣接する２つのメモリセルＭＣ（図中点線で示す）がソース線ＳＬを共有する形式とされている。
【００１１】
図３は、ソース線ＳＬを共有する２つのメモリセルＭＣの断面図を示している。図３に示すように、ｐ型半導体基板６１上に、ｎ型ウエル領域６２、ｐ型ウエル領域６３が順に形成され、このｐ型ウエル領域６３にメモリセルＭＣが形成されている。すなわちメモリセルＭＣは、ｐ型ウエル領域６３の表面にゲート絶縁膜７０、フローティングゲート７１、ゲート絶縁膜７２、及び制御ゲート７３をその順で堆積してなるゲート電極を備えている。フローティングゲート７１は、個々のメモリセルＭＣ毎に電気的に分離されている。他方、制御ゲート７３は、同一ロウ方向（図３の紙面垂直方向）の複数のメモリセルＭＣ間で共通接続されワード線ＷＬとされている。
【００１２】
また、このゲート電極の間のｐ型ウエル領域６３の表面には、メモリセルＭＣのソース、ドレインとなる拡散層７４が設けられている。拡散層７４は複数のメモリセルＭＣ間で共有されている。
【００１３】
また、このゲート電極を含めてメモリセルＭＣを覆うように層間絶縁膜７５がｐ型ウエル領域６３上に形成されている。この層間絶縁膜７５を貫通し拡散層７４の１つに達するようにコンタクトプラグＣＰ１、ＣＰ２が形成されている。２つのメモリセルＭＣ間で共有される拡散層７４（ソース領域）に接続されるコンタクトプラグＣＰ１には金属配線層７６が接続される。この金属配線層７６は層間絶縁膜７５の表面に形成されていて、ソース線ＳＬとして機能する。また、層間絶縁膜７５の表面には、コンタクトプラグＣＰ２と接する金属配線層７７も形成されている。この金属配線層７６、７７を覆うように、層間絶縁膜７５の表面に層間絶縁膜７８が形成されている。この層間絶縁膜７８を貫通して金属配線層７７に達するようにコンタクトプラグＣＰ３が形成されている。
【００１４】
この層間絶縁膜７８の表面には、金属配線層７９、８０、８１が形成されている。金属配線層７９はコンタクトプラグＣＰ３に接続されるように形成されている。また、金属配線層８０、８１はグローバルワード線ＧＷＬとして機能する。
【００１５】
これら金属配線層７９−８１を覆うように、更に層間絶縁膜８２が堆積される。この層間絶縁膜８２を貫通して金属配線層７９に到達するコンタクトプラグＣＰ４が形成される。層間絶縁膜８２の表面には金属配線層８３、８４が形成され、更に層間絶縁膜８２の上には層間絶縁膜８５が形成される。この層間絶縁膜８５を貫通して金属配線層８３に達するようににコンタクトプラグＣＰ５が形成される。また、このコンタクトプラグＣＰ５に接続されるよう、この層間絶縁膜８５の表面に、金属配線層８６が形成される。この金属配線層８６は、ビット線ＢＬとされる。即ち、コンタクトプラグＣＰ２，ＣＰ４，ＣＰ５及び金属配線層７７，７９、８３はビット線配線としてのコンタクトプラグＣＰとして機能する。更に、この金属配線層８６を覆うように層間絶縁膜８７が形成される。
【００１６】
図１に戻って、ローカルロウデコーダ３は、外部から供給されるロウアドレス信号に応じてワード線ＷＬを選択する役割を有する。また、ローカルカラムゲート４は、ビット線ＢＬのいずれかを選択して、ビット線ＢＬをグローバルビット線ＧＢＬに接続する役割を有する。また、ウエルデコーダ５は、メモリセルアレイ２が形成されているウエル領域に、データ消去のためのウエル電圧を供給するものである。
【００１７】
また、この不揮発性半導体記憶装置１は、メモリコア部Ｂ１〜Ｂ４へのデータ書き込み、読み出し、消去等を行うための構成として、アドレスバッファ１１、制御部１２、書き込み回路１３、センスアンプ１４、ブロックデコーダ１５及び電圧発生回路１６等を備えている。
【００１８】
アドレスバッファ１１は、外部からアドレス信号を受けて一時保持する機能を有する。制御部１２は、不揮発性半導体記憶装置１全体の制御を司る。書き込み回路１３は、外部からメモリセルアレイ２に書きこむべき書き込みデータの入力を受け書き込みを実行する。センスアンプ１４は、メモリセルＭＣから読み出されたデータを検知・増幅する。また、電圧発生回路１６は、電源電圧Ｖｃｃ１に基づいて、データの書き込み、読み出し及び消去に必要な各種電圧を生成する。
【００１９】
また、この不揮発性半導体記憶装置１は、グローバルロウデコーダ２１ａ、１２ｂ、グローバルカラムゲート２２ａ、２２ｂ、ローカルカラムゲート駆動部２３ａ、２３ｂ、グローバルカラムゲート駆動部２４、及びカラムデコーダ２５を備えている。
【００２０】
グローバルロウデコーダ２１ａは、アドレスバッファ１１から供給されるアドレス信号に応じてメモリコア部Ｂ１又はＢ２のローカルロウデコーダ３を選択する役割を有する。
【００２１】
グローバルロウデコーダ２１ｂは、アドレスバッファ１１から供給されるアドレス信号に応じてメモリコア部Ｂ３又はＢ４のローカルロウデコーダ３を選択する役割を有する。
【００２２】
また、グローバルカラムゲート２２ａ、２２ｂは、データ線ＤＬを介して書き込み回路１３及びセンスアンプ１４に接続されていると共に、カラムデコーダ２５及びグローバルカラムゲート駆動部２４により選択的に駆動されるように構成されている。グローバルカラムゲート２２ａはメモリコア部Ｂ１とＢ３に対応して設けられており、グローバルカラムゲート２２ｂはメモリコア部Ｂ２とＢ４に対応して設けられている。
【００２３】
また、ローカルカラムゲート駆動部２３ａ、２３ｂは、アドレスバッファ１１から供給されるカラムアドレス信号に従って、メモリコア部Ｂ１〜Ｂ４に配置されたローカルカラムゲート４を選択する。ローカルカラムゲート駆動部２３ａはメモリコア部Ｂ１、Ｂ２に対応して設けられており、またローカルカラムゲート駆動部２３ｂは、メモリコア部Ｂ３、Ｂ４に対応して設けられている。
【００２４】
データ書き込み時、駆動されたグローバルカラムゲート２２ａ又は２２ｂに対しては、書き込み回路１３から供給された書き込みデータが出力され、これにより、ローカルカラムゲート駆動部２３ａ、２３ｂにより選択されたローカルカラムゲート４に当該書き込みデータが供給される。データ読み出し時には、グローバルカラムゲート２２ａ、２２ｂは、選択されたメモリセルアレイ２のメモリセルＭＣからローカルカラムゲート４を介して読み出されたデータを、センスアンプ４に供給する役割を担う。
【００２５】
図４にローカルカラムゲート４の構成例を、図５にグローバルカラムゲート２２ａ、２２ｂの構成例を示す。このローカルカラムゲート４は、４個のｎチャネルＭＯＳトランジスタ１０１〜１０４を有している。これらのＭＯＳトランジスタ１０１〜１０４のゲートには、例えば８ビットのカラムアドレス信号ＣＡ０〜ＣＡ７のうちの下位４ビットＣＡ０〜ＣＡ３の信号が入力され、これにより、ビット線ＢＬ０〜ＢＬ３のいずれかが選択されるようになっている。
【００２６】
また、グローバルカラムゲート２２ａ、及び２２ｂは、図５に示すように、４個のｎチャネルＭＯＳトランジスタ１０５〜１０８を備えている。これらのＭＯＳトランジスタ１０５〜１０８のゲートには、例えば８ビットのカラムアドレス信号ＣＡ０〜ＣＡ７のうちの上位４ビットＣＡ４〜ＣＡ７の信号が入力され、これにより、グローバルビット線ＢＬ０〜３の１つが選択される。
【００２７】
次に、グローバルロウデコーダ２１ａ、２１ｂ、及びローカルロウデコーダ３  の構成例を、図６を参照して説明する。このグローバルロウデコーダ２１ａは、
第１デコード回路１１４ｄと、第２デコード回路１１４ｅとを備えている。第１デコード回路１１４ｄは、ロウアドレスデコード回路１１１ｄ、インバータ回路１１２ｄ及び１１３ｄからなる。第２デコード回路１１４ｅは、ロウアドレスデコード回路１１１ｅ、インバータ回路１１２ｅ及び１１３ｅからなる。
【００２８】
第１デコード回路１１４ｄは、ロウアドレス信号ＲＡに応じて、複数のグローバルビット線ＧＷＬのうち、奇数番目のグローバルビット線ＧＷＬを一括選択するためのものである。一方、第２デコード回路１１４ｅは、ロウアドレス信号ＲＡに応じて、複数のグローバルビット線ＧＷＬのうち、偶数番目のグローバルビット線ＧＷＬを一括選択するためのものである。なお、ロウアドレスデコード回路１１１ｄ、１１１ｅには、ロウアドレス信号ＲＡに加え、消去シーケンスの実行時のみ“Ｌ”となりその他は“Ｈ”である信号ＥＲＳＢも入力される。
【００２９】
ローカルロウデコーダ３は、ｐチャネルＭＯＳトランジスタ１２１とｎチャネルＭＯＳトランジスタ１２２とからなる選択スイッチ１２３をワード線ＷＬ毎に接続して構成されている。ｐチャネルＭＯＳトランジスタ１２１のドレイン、ｎチャネルＭＯＳトランジスタ１２２のソースがいずれもワード線ＷＬに接続される。共通のワード線ＷＬに接続されたｐチャネルＭＯＳトランジスタ１２１、ｎチャネルＭＯＳトランジスタ１２２は、ゲートを１本のグローバルワード線ＧＷＬに共通接続されている。
【００３０】
また、ｎチャネルＭＯＳトランジスタ１２２のドレインは、第１ブロックデコード配線ＢＤ１に接続されている。一方、ｐチャネルＭＯＳトランジスタ１２１のソースは、第２ブロックデコード配線ＢＤ２１又はＢＤ２２に接続されている。第１ブロックデコード配線ＢＤ１は、データ読み出し時において、０Ｖの電圧を与えられる。一方、第２ブロックデコード配線ＢＤ２１又はＢＤ２２は、データ読み出し時において５Ｖの電圧を与えられる。その他、データ書き込み、消去時において、後述するように電圧値を切り替えられる。
【００３１】
奇数番目のワード線ＷＬに接続されるｐチャネルＭＯＳトランジスタ１２１は第２ブロックデコード配線ＢＤ２１に接続され、偶数番目のワード線ＷＬに接続されるｐチャネルＭＯＳトランジスタ１２１は第２ブロックデコード配線ＢＤ２２に接続される。
【００３２】
第２ブロックデコード配線ＢＤ２１とＢＤ２２の電位は、グローバルロウデコーダ２１ａ又は２１ｂでの選択に対応して、ブロックデコーダ１５によって切り替えられる。このように、本実施の形態のローカルロウデコーダ３は、１本のワード線ＷＬ毎に２つのトランジスタ１２１、１２２が形成されるのみであるので、ロウデコーダの小型化を図ることができる。また、後述するように、このように小型化されていても、非選択のワード線がフローティング状態にされたとしても、これによる誤読み出しは生じない。
【００３３】
［比較例］
ここで、従来のロウデコーダの例を、比較例として図７に示す。この例では、グローバルロウデコーダ２１ａ´は、２つのワード線ＷＬ毎に設けられるデコード回路１１４ｆを備えている。このデコード回路１１４ｆの各々は、第１グローバルワード線ＧＷＬ１及び第２グローバルワード線ＧＷＬ２の組を選択するように構成されている。各デコード回路１１４ｆは、ＮＡＮＤゲート１４１、インバータ回路１４２〜１４４で構成されている。
【００３４】
ＮＡＮＤゲート１４１は、ロウアドレス信号ＲＡをデコードするロウアドレスデコード回路として機能する。なお、ＮＡＮゲート１４１には、ロウアドレス信号ＲＡに加え、消去シーケンスの実行時のみ“Ｌ”となりその他は“Ｈ”である信号ＥＲＳＢも入力される。インバータ回路１４２はＮＡＮＤゲート１４１の出力と第２グローバルワード線ＧＷＬ２との間に接続される。また、インバータ回路１４３と１４４は、ＮＡＮＤゲート１４１の出力と第１グローバルワード線ＧＷＬ１との間に直列接続される。
【００３５】
また、ローカルロウデコーダ３´は、ｎチャネルＭＯＳトランジスタ１５１、ｐチャネルＭＯＳトランジスタ１５２、及びｎチャネルＭＯＳトランジスタ１５３とにより１つの選択スイッチ１５４を構成し、これがワード線ＷＬ毎に接続されている。
【００３６】
ｎチャネルＭＯＳトランジスタ１５１とｐチャネルＭＯＳトランジスタ１５２とは並列に接続され、その一端（出力側）がワード線ＷＬに接続され、他端（入力側）が第２ブロックデコード配線ＢＤ２１又はＢＤ２２に接続されたＣＭＯＳゲートを構成している。ｎチャネルＭＯＳトランジスタ１５１のゲートは第２グローバルワード線ＧＷＬ２に接続されており、一方、ｐチャネルＭＯＳトランジスタ１５２のゲートは第１グローバルワード線ＧＷＬ１に接続されている。
【００３７】
また、ｎチャネルＭＯＳトランジスタ１５３のゲートは、第１グローバルワード線ＧＷＬ１に接続されており、またソースは第１ブロックデコード配線ＢＤ１に接続されている。
【００３８】
この図７の装置では、非選択ワード線がフローティング状態となって誤読み出しが生じることを防止するため、ｎチャネルＭＯＳトランジスタ１５１が設けられている。このため、素子数が多く、ロウデコーダの小型化を阻害する要因となっている。
【００３９】
これに対し、本実施の形態では、ｎチャネルＭＯＳトランジスタ１５１が設けられておらず、その分ロウデコーダの小型化が図られている。また、上述のフローティング状態による誤読み出しの問題は、奇数番目のグローバルビット線ＧＷＬを選択する第１デコード回路１１４ｄと、偶数番目のグローバルビット線ＧＷＬを選択する第２デコード回路１１４ｅとが設けられ、隣接するグローバルワード線が互いに独立に選択可能に構成されることにより、解決されている。
【００４０】
［動作］
次に、この第１の実施の形態の動作を、図８〜１０を参照して説明する。
【００４１】
［読み出し動作］
まず、本実施の形態の不揮発性半導体記憶装置の読み出し動作を説明する。
【００４２】
図８中の奇数番目のワード線ＷＬ１に沿ったメモリセルＭＣ１のデータを読み出す場合を想定する。この場合、ワード線ＷＬ１に対応するグローバルワード線ＧＷＬ１を含む奇数番目のグローバルワード線には第１デコード回路１１４ｄにより０Ｖの電圧が与えられる。また、第１ブロックデコード配線ＢＤ１には０Ｖが、第２ブロックデコード配線ＢＤ２１、ＢＤ２２にはそれぞれ５Ｖが印加される。これにより、ｐチャネルＭＯＳトランジスタ１２１がオンとなって、ワード線ＷＬ１には５Ｖが印加される。また、メモリセルＭＣにつながるビット線ＢＬには１Ｖが印加される。メモリセルＭＣ１に書き込まれているデータが“１”か“０”かによって、メモリセルＭＣ１は導通状態又は非導通状態となるので、これをビット線ＢＬの電位変化をセンスアンプ１８にて検知することにより、データ読み出しを行うことができる。
【００４３】
一方、第２デコード回路１１４ｅからは５Ｖの電圧が偶数番目のグローバルワード線ＧＷＬに与えられる。このため、偶数番目のワード線ＷＬには０Ｖが印加される。
【００４４】
このような電圧の印加状態の場合、奇数番目のワード線ＷＬ３はフローティング状態となる。しかし、この実施の形態では、隣接する偶数番目のワード線であるＷＬ１、ＷＬ３は０Ｖとなるので、これらワード線との容量カップリングによるワード線ＷＬ３の電位上昇はなく、従って誤読み出しも発生しない。
【００４５】
また、非選択のブロックＢ１のメモリセルアレイ２（ブロックデコード配線ＢＤ１、ＢＤ２１、ＢＤ２２はすべて０Ｖの電圧である）においても、奇数番目のワード線ＷＬ１´、ＷＬ３´はフローティング状態となるが、この場合にも、フローティング状態の奇数番目のワード線ＷＬ１´、ＷＬ３´に隣接する偶数番目のワード線ＷＬ２´、ＷＬ４´は接地電位（０Ｖ）とすることができる。このため、非選択のブロックでも、フローティング状態のワード線に基づく誤読み出し等の問題は生じない。このような動作が実現可能であるのは、グローバルロウデコーダ２１ａにおいて、奇数番目のグローバルワード線と、偶数番目のグローバルワード線とが、第１デコード回路１１４ｄと第２デコード回路１１４ｅとにより独立に制御可能とされているためである。
【００４６】
［書き込み動作］
次に、本実施の形態の不揮発性半導体記憶装置の書き込み動作を、図９を参照して説明する。図９中の奇数番目のワード線ＷＬ１に沿ったメモリセルＭＣ１にデータ“０”の書き込みを行なう場合を想定する。この場合、ワード線ＷＬ１に対応するグローバルワード線ＧＷＬ１には−１Ｖが第１デコード回路１１４ｄにより供給される。また、第１ブロックデコード配線ＢＤ１には−１Ｖが、第２ブロックデコード配線ＢＤ２１、ＢＤ２２にはそれぞれ９Ｖ、−１Ｖが印加される。
【００４７】
この場合、ｐチャネルＭＯＳトランジスタ１２１がオンとなってワード線ＷＬ１には書き込み電圧９Ｖが印加される。メモリセルＭＣ１が接続されるローカルビット線ＢＬの電圧は、書き込みデータに応じて制御される。すなわち、データ“０”を書き込むときはローカルビット線ＢＬには５Ｖが印加され、“１”を書き込むとき（すなわち、メモリセルＭＣ１の閾値を変化させない場合）にはローカルビット線ＢＬには０Ｖが印加される。非選択のメモリセルアレイのビット線ＢＬは０Ｖのままである。
【００４８】
このような電圧の印加状態の場合、非選択とされているワード線ＷＬ２〜４のうち、奇数番目のワード線ＷＬ３はフローティング状態となる。しかし、この実施の形態では、隣接する偶数番目のワード線であるＷＬ１、ＷＬ３には、デコーダ１１４ｅ及びｎチャネルＭＯＳトランジスタ１２２により−１Ｖが供給されるので、これらワード線との容量カップリングによるワード線ＷＬ３の電位上昇はなく、従って誤書き込み等の誤動作も発生しない。
【００４９】
非選択のブロックＢ１のメモリセルアレイ２（ブロックデコード配線ＢＤ１、ＢＤ２１、ＢＤ２２はすべて０Ｖである）においても、フローティング状態のワード線（ＷＬ１´、ＷＬ３´）は発生するが、この場合にも、フローティング状態のワード線に隣接するワード線ＷＬ２´、ＷＬ４´は接地電位（０Ｖ）とすることができる。このため、非選択のブロックでも、フローティング状態のワード線に基づく誤動作の問題は生じない。このような動作が実現可能であるのは、グローバルロウデコーダ２１ａにおいて、奇数番目のグローバルワード線と、偶数番目のグローバルワード線とが、第１デコード回路１１４ｄと第２デコード回路１１４ｅとにより独立に制御可能とされているためである。
【００５０】
［消去動作］
次に、本実施の形態の不揮発性半導体記憶装置の消去動作を、図１０を参照して説明する。データ消去動作は、メモリセルアレイ単位に一括して実行される。図１０中のブロックＢ２のメモリセルＭＣ１〜ＭＣ４のデータ消去を行う場合を想定する。この場合、奇数／偶数番目すべてのグローバルワード線ＧＷＬには２．５Ｖが、第１ブロックデコード配線ＢＤ１、第２ブロックデコード配線ＢＤ２、ＢＤ２２にはすべて−７Ｖが印加される。また、選択されたメモリセルアレイのｐ型ウエル領域６１及びｎ型ウエル領域６２には、ウエルデコーダ５により１１Ｖが印加される。また、ビット線ＢＬ及びソース線ＳＬはフローティング状態とされる。
【００５１】
この場合、ｎチャネルＭＯＳトランジスタ１２２がオンとなってワード線ＷＬ１〜４には消去電圧−７Ｖが印加される。
【００５２】
非選択のブロックＢ１のメモリセルアレイ２（ブロックデコード配線ＢＤ１、ＢＤ２１、ＢＤ２２はすべて０Ｖである場合）においては、ワード線ＷＬ１´〜ＷＬ４´はすべて接地電位（０Ｖ）となり、データ消去は行われない。
【００５３】
以上、発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、種々の変更、追加等が可能である。
【図面の簡単な説明】
【００５４】
【図１】本発明の実施の形態に係る不揮発性半導体記憶装置の全体構成を示すブロック図である。
【図２】図１のメモリセルアレイブロック２の等価回路図である。
【図３】ソース線ＳＬを共有する２つのメモリセルＭＣの断面図を示している。
【図４】図１のローカルカラムゲート４の構成例を示す等価回路図である。
【図５】図１のグローバルカラムゲート２２ａ、２２ｂの構成例を示す等価回路図である。
【図６】図１のグローバルロウデコーダ２１ａ、２１ｂ、及びローカルロウデコーダ３の構成例を示す等価回路図である。
【図７】従来のロウデコーダの構成例を、比較例として示す。
【図８】本実施の形態の不揮発性半導体記憶装置の読み出し動作を説明する。
【図９】本実施の形態の不揮発性半導体記憶装置の書き込み動作を説明する。
【図１０】本実施の形態の不揮発性半導体記憶装置の消去動作を説明する。
【符号の説明】
【００５５】
Ｂ１〜Ｂ４・・・メモリコア部、  ２・・・メモリセルアレイ、  ３・・・ローカルロウデコーダ、  ４・・・ローカルカラムゲート、  ５・・・ウエルデコーダ、  １１・・・アドレスバッファ、  １２・・・制御部、  １３・・・書き込み回路、  １４・・・センスアンプ、  １５・・・ブロックデコーダ、  １６・・・電圧発生回路、  ＷＬ０〜ｍ・・・ワード線（ローカルワード線）、  ＢＬ０〜ｎ・・・ビット線（ローカルビット線）、  ＭＣ・・・メモリセル、  ＷＬ・・・ワード線、  ＢＬ・・・ビット線、  ＳＬ・・・ソース線、  ＧＢＬ・・・グローバルビット線、    ２１ａ、２１ｂ・・・グローバルロウデコーダ、  ２２ａ、２２ｂ・・・グローバルカラムゲート、  ２３ａ、２３ｂ・・・ローカルカラムゲート駆動部、２４・・・グローバルカラムゲート駆動部、  ２５・・・カラムデコーダ、  ６１・・・ｐ型半導体基板、  ６２・・・ｎ型ウエル領域、  ６３・・・ｐ型ウエル領域、  ７０・・・ゲート絶縁膜、  ７１・・・フローティングゲート、  ７２・・・ゲート絶縁膜、  ７３・・・制御ゲート、  ７４・・・拡散層、  ７５・・・層間絶縁膜、  ＣＰ１、ＣＰ２、ＣＰ３、ＣＰ４、ＣＰ５・・・コンタクトプラグ、  ７６、７７、７９、８０、８１８３、８４８６・・・金属配線層、  ７８，８２，８７・・・層間絶縁膜、  １０１〜１０８・・・ｎチャネルＭＯＳトランジスタ、  １１４ｄ・・・第１デコード回路、  １１４ｅ・・・第２デコード回路、  １１１ｄ、１１１ｅ・・・ロウアドレスデコード回路、  １１２ｄ、１１３ｄ、１１２ｅ、１１３ｅ・・・インバータ回路、  １２１・・・ｐチャネルＭＯＳトランジスタ、  １２２・・・ｎチャネルＭＯＳトランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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