(57)【要約】【課題】ゲート電極間の寸法を低減し得る半導体装置を提供する。【解決手段】半導体装置は、半導体基板（５）と、半導体基板（５）に埋設された複数のゲート電極１１ａ〜１１ｃと、複数のゲート電極１１ａ〜１１ｃの各々の上に設けられた第１の絶縁層（１２ａ〜１２ｃ）と、半導体基板（５）の表面に形成された導電層（１３）と、導電層（１３）上に設けられた導体層１５とを備える。【選択図】図１
2008060537.tif 000002
【特許請求の範囲】
【請求項１】
半導体装置であって、
半導体基板と、
前記半導体基板に埋設された複数のゲート電極と、
前記複数のゲート電極の各々の上に設けられた第１の絶縁層と、
前記半導体基板の表面に形成された導電層と、
前記導電層上に設けられた導体層と、
を備えた半導体装置。
【請求項２】
請求項１記載の半導体装置は更に、
前記各ゲート電極と前記半導体基板との間に配置された第２の絶縁層を備え、
前記導電層は前記第２の絶縁層に隣接して形成され、
前記導体層は前記導電層上及び前記第１の絶縁層上に設けられている、半導体装置。
【請求項３】
請求項１記載の半導体装置は更に、
前記導電層に隣接して前記半導体基板に形成された拡散層を備え、
前記導体層は前記導電層上及び前記拡散層上に設けられている、半導体装置。
【請求項４】
請求項３記載の半導体装置において、
前記第１の絶縁層の上面、前記導電層の上面及び前記拡散層の上面は略同一である、半導体装置。
【請求項５】
請求項１乃至４の何れか一項記載の半導体装置において、
前記半導体基板はシリコン基板であり、
前記導体層はポリシリコンで形成されている、半導体装置。
【請求項６】
請求項１乃至４の何れか一項記載の半導体装置において、
前記半導体基板はシリコン基板であり、
前記導体層は金属材料で形成されている、半導体装置。
【請求項７】
請求項１乃至６の何れか一項記載の半導体装置において、
前記導体層は面状である、半導体装置。
【請求項８】
請求項１乃至６の何れか一項記載の半導体装置は更に、
前記導体層の上方に設けられ、接続孔を有する第３の絶縁層と、
前記第３の絶縁層上に設けられ、前記接続孔を介して前記導体層に接続された電極層と、
を備える、半導体装置。
【請求項９】
半導体装置の製造方法であって、
半導体基板を準備する工程と、
前記半導体基板に複数のゲート電極を埋設する工程と、
前記複数のゲート電極の各々の上に第１の絶縁層を設ける工程と、
前記半導体基板の表面に導電層を形成する工程と、
前記導電層上に導体層を設ける工程と、
を備えた半導体装置の製造方法。
【請求項１０】
請求項９記載の半導体装置の製造方法は更に、
前記各ゲート電極と前記半導体基板との間に配置された第２の絶縁層を設ける工程を備
え、
前記導電層を形成する工程は、前記導電層を前記第２の絶縁層に隣接して形成する工程を含み、
前記導体層を設ける工程は、前記導体層を前記導電層上及び前記第１の絶縁層上に設ける工程を含む、半導体装置の製造方法。
【請求項１１】
請求項９記載の半導体装置の製造方法は更に、
前記導電層に隣接する拡散層を前記半導体基板に形成する工程を備え、
前記導体層を設ける工程は、前記導体層を前記導電層上及び前記拡散層上に設ける工程を含む、半導体装置の製造方法。
【請求項１２】
請求項９乃至１１の何れか一項記載の半導体装置の製造方法は更に、
前記導体層の上方に第３の絶縁層を設ける工程と、
前記第３の絶縁層に接続孔を形成する工程と、
前記第３の絶縁層上に前記接続孔を介して前記導体層に接続される電極層を設ける工程と、
を備える、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
携帯機器や家庭用機器などの電子機器にあっては、制御回路や複数の電力用トランジスタ（半導体素子）を同一半導体基板上に集積するための技術が開発されている。
【０００３】
図２２は特許文献１に記載された従来の縦型ＭＯＳトランジスタの構造を示す概略断面図である。
【０００４】
単結晶シリコン基板３２上にはエピタキシャル層３３が形成され、基板３２とエピタキシャル層３３との間にその境界面を挟むように埋め込み層３８が形成されている。埋め込み層３８上のエピタキシャル層３３はゲート電極４８およびソース領域４５の形成領域として用いられる。エピタキシャル層３３には、チャネル層４４とソース領域４５とが二重拡散により形成されている。
【０００５】
エピタキシャル層３３にはその表面から下方に向かってゲート電極４８形成用の複数のトレンチ４６が等間隔で形成されている。トレンチ４６は、ソース領域４５およびチャネル層４４を貫通し、埋め込み層３８に到達しない深さで形成されている。各トレンチ４６の内面はその略全面にわたってゲート絶縁膜４７で被覆されている。このゲート絶縁膜４７を覆うようにトレンチ４６の内部にゲート電極４８が充填されている。ゲート電極４８は多結晶シリコンで形成され、ゲート絶縁膜４７はシリコン酸化膜で形成されている。
【０００６】
更に、エピタキシャル層３３には埋め込み層３８に達する深さでトレンチ３９が形成されている。トレンチ３９の内側面はシリコン酸化膜１８で被覆されており、トレンチ３９の内部には多結晶シリコンからなる引き出し層４１が埋設されている。
【０００７】
エピタキシャル層３３上には絶縁層４９が形成されている。この絶縁層４９にはコンタクトホール４９ａ，４９ｂが形成され、コンタクトホール４９ａ，４９ｂ内にはドレイン電極５０とソース電極５１とがそれぞれ形成されている。ドレイン電極５０は引き出し層４１に接続され、ソース電極５１はソース領域４５に接続されている。トレンチ４６内のゲート電極４８はゲート絶縁膜４７および絶縁層４９によりソース電極５１と絶縁されている。ソース電極５１は、複数（図は３つ）のゲート電極４８を一括して覆うように形成されている。
【０００８】
一般に、こうした半導体装置では大きな負荷を駆動するためトランジスタの総ゲート長が数ミリと長く、ゲート領域が半導体基板上に占める面積は大きい。このため、半導体装置の小型化を実現するには、ゲート電極４８間の寸法の微細化が不可欠となる。
【特許文献１】特開２００３−３０３９６０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
ゲート電極４８間の寸法を小さくするとソース領域４５の面積も縮小される。その結果、ソース領域４５に接続されるコンタクトホール４９ａの径を微細化する必要が生じる。コンタクトホール４９ａの径は、ソース領域４５に所望の電流を流すために一定面積を確保することが要求されるため、一定値より小さくすることができない。
【００１０】
また、ゲート電極４８間に位置するソース領域４５に対してコンタクトホール４９ａの位置ずれが起こると、ソース電極５１とソース領域４５との間の断線不良もしくはソース電極５１とゲート電極４８との間の短絡不良が生じ得る。このため、コンタクトホール４９ａの径に対してエクステンション領域と呼ばれる分だけソース領域５１（ゲート電極４８間の幅）の寸法を大きくする必要があった。したがって、従来のトランジスタ構造においてゲート電極間の寸法を微細化するには一定の限界があった。
【００１１】
本発明はこうした状況に鑑みてなされたものであり、その目的は、ゲート電極間の寸法を低減することのできる半導体装置を提供することにある。
【課題を解決するための手段】
【００１２】
本発明の第１の側面では、半導体装置は、半導体基板と、前記半導体基板に埋設された複数のゲート電極と、前記複数のゲート電極の各々の上に設けられた第１の絶縁層と、前記半導体基板の表面に形成された導電層と、前記導電層上に設けられた導体層と、を備える。
【００１３】
本発明の第２の側面では、半導体装置の製造方法は、半導体基板を準備する工程と、前記半導体基板に複数のゲート電極を埋設する工程と、前記複数のゲート電極の各々の上に第１の絶縁層を設ける工程と、前記半導体基板の表面に導電層を形成する工程と、前記導電層上に導体層を設ける工程と、を備える。
【発明の効果】
【００１４】
本発明によれば、ゲート電極間の寸法を縮小でき、半導体装置を小型化することができる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の第１実施形態の半導体装置を図面に基づいて説明する。
【００１６】
図１は第１実施形態の半導体装置の概略断面図であり、図２は対応する半導体装置の概略平面図である。図１は図２中のＸ−Ｘ線に沿った断面に相当する。
【００１７】
第１実施形態の半導体装置は、図１に示すように、縦型ＭＯＳトランジスタの構造を有する。Ｐ型単結晶シリコン基板１の上にＮ型埋込拡散層３が積層され、この埋込拡散層３の上にＮ型エピタキシャルシリコン層５が積層されている。エピタキシャルシリコン層５は埋込拡散層３を囲繞する素子分離拡散層４と、素子分離拡散層６とによって区画される。本発明の「半導体基板」は、第１実施形態ではシリコン基板１およびエピタキシャルシリコン層５によって構成されている。
【００１８】
エピタキシャルシリコン層５には、その表面から埋込拡散層３まで達するトレンチ１７が形成されている。トレンチ１７の内側面は、他領域のポリシリコンに含まれる不純物の拡散防止および周囲のエピタキシャルシリコン層５との絶縁耐圧の確保を目的とするスペーサ状のシリコン酸化膜１８で被覆されている。このトレンチ１７の内部には、多量のＮ型不純物、たとえば燐（Ｐ）が導入されたポリシリコンからなる引き出し層１９が充填されている。従って、引き出し層１９は高濃度なＮ型領域として形成される。引き出し層１９は、図２に示すように、素子分離層７によって囲繞された形成領域Ｓ内の所定の位置に、所定の数のゲート電極に対して１つの割合で設けられている。素子分離層７は、例えばＬＯＣＯＳで形成される。第１実施形態では３つのゲート電極１１ａ〜１１ｃに対して１つの引き出し層１９が設けられている。
【００１９】
図１に示すように、エピタキシャルシリコン層５には、Ｎ型ソース拡散層１３およびＰ
型ボディ用拡散層（チャネル層）１４が二重拡散によって形成されている。エピタキシャルシリコン層５には、その表面から下方に向かってトレンチ９ａ〜９ｃが形成されている。トレンチ９ａ〜９ｃは、ソース拡散層１３およびボディ用拡散層１４を貫通し、埋込拡散層３に到達しない深さで形成されている。トレンチ９ａ〜９ｃの内面は、それぞれその略全面にわたってゲート絶縁膜１０ａ〜１０ｃで被覆されている。トレンチ９ａ〜９ｃの内部には、ゲート絶縁膜１０ａ〜１０ｃを覆うようにゲート電極１１ａ〜１１ｃが充填されている。ゲート電極１１ａ〜１１ｃは、多量のＮ型不純物、たとえば燐（Ｐ）が導入されたポリシリコンで形成され、ゲート絶縁膜１０ａ〜１０ｃはシリコン酸化膜で形成されている。ゲート電極１１ａ〜１１ｃの上には、ゲート電極１１ａ〜１１ｃ（ポリシリコン）を自己整合的に酸化することによってシリコン酸化膜１２ａ〜１２ｃが形成されている。シリコン酸化膜１２ａ〜１２ｃの上面は、ソース拡散層１３の上面と略同一である。図２に示すように、ゲート電極１１ａ〜１１ｃは並列に延設され、ソース拡散層１３を複数の領域に区画している。第１実施形態では、ソース拡散層１３が本発明の「導電層」を構成し、シリコン酸化膜１２ａ〜１２ｃの各々が本発明の「第１の絶縁層」を構成し、ゲート絶縁膜１０ａ〜１０ｃの各々が本発明の「第２の絶縁層」を構成する。
【００２０】
図１に示すように、ボディ用拡散層１４、ソース拡散層１３及びシリコン酸化膜１２ａ〜１２ｃの上には導体層１５が面状に形成されている。導体層１５は、多量のＮ型不純物、たとえば、燐（Ｐ）が導入されたポリシリコンから形成されている。この導体層１５はソース拡散層１３と直に接続されている。第１実施形態では、ボディ用拡散層１４が本発明の「拡散層」を構成し、導体層１５が本発明の「導体層」を構成する。
【００２１】
図１に示すように、導体層１５及びエピタキシャルシリコン層５の上にシリコン酸化膜１６が形成され、その上に絶縁層２０が形成されている。シリコン酸化膜１６及び絶縁層２０には、導体層１５および引き出し層１９にそれぞれ対応する所定の位置にコンタクトホール２１ａ，２１ｂが形成されている。コンタクトホール２１ａ，２１ｂの内部にはそれぞれコンタクトプラグ２２ａ，２２ｂが形成されている。そして、絶縁層２０の上にはコンタクトプラグ２２ａに接続されるソース電極２３ａとコンタクトプラグ２２ｂに接続されるドレイン電極２３ｂとが形成されている。ソース電極２３ａは、ゲート電極１１ａ〜１１ｃによって区画された複数のソース拡散層１３を一括して接続するように形成されている。第１実施形態では、絶縁層２０が本発明の「第３の絶縁層」を構成し、コンタクトホール２１ａが本発明の「接続孔」を構成し、ソース電極２３ａが本発明の「電極層」を構成する。
【００２２】
次に、第１実施形態の半導体装置の製造方法について説明する。
【００２３】
図３〜図２０は、図１の半導体装置の製造プロセスを説明するための概略断面図である。
【００２４】
図３に示すように、シリコン基板１の上面に熱酸化膜２を形成し、熱酸化膜２の所定の領域を除去する。
【００２５】
図４に示すように、図中の矢印にて示す方向からアンチモンソース（Ｓｂ）を熱酸化膜２が除去された領域にスピン塗布する。次いで、シリコン基板１に熱処理を施すことによって埋込拡散層３を形成する。
【００２６】
図５に示すように、熱酸化膜２を除去した後、図中の破線にて示すように、埋込拡散層３の上面を被覆するマスクを形成する。そして、図中の矢印にて示す方向からシリコン基板１の上面にボロン（Ｂ）をイオン注入し、注入されたボロンを熱処理により活性化する。これにより、埋込拡散層３を囲繞する素子分離拡散層４が形成される。
【００２７】
図６に示すように、埋め込み層３の上方にエピタキシャルシリコン層５を形成する。次いで、図５と同様のレジストマスク（図示略）を形成してエピタキシャルシリコン層５の上面にボロン（Ｂ）をイオン注入し、この注入されたボロンを熱処理によって活性化する。これにより、素子分離拡散層４に達する素子分離拡散層６が形成される。
【００２８】
図７に示すように、素子分離拡散層６の上方にＬＯＣＯＳ層７を矩形枠状（図２参照）に形成する。これにより、ＬＯＣＯＳ層７および素子分離拡散層４，６からなる素子分離層によって半導体素子の形成領域Ｓが区画される。
【００２９】
図８に示すように、シリコン窒化膜８を形成し、その上にトレンチ９ａ〜９ｃ形成用のレジストマスク（図中の破線）を形成する。そして、エッチングによりシリコン窒化膜８およびエピタキシャルシリコン層５を順に除去してトレンチ９ａ〜９ｃを形成する。図２に示したように、トレンチ９ａ〜９ｃは、形成領域Ｓ内において均等な間隔で並列に延設される。さらに、図１に示したように、トレンチ９ａ〜９ｃは、後続の工程で形成されるソース拡散層１３とボディ用拡散層１４の両者を貫通し、かつ埋込拡散層３に到達しない所定の深さで形成される。その後、レジストマスクおよびシリコン窒化膜８を除去する。
【００３０】
図１０に示すように、トレンチ９ａ〜９ｃの内部およびエピタキシャルシリコン層５の上面に対して熱酸化を施してシリコン酸化膜１０（トレンチ９ａ〜９ｃ内においてゲート絶縁膜１０ａ〜１０ｃとして機能する）を形成する。
【００３１】
図１１に示すように、ポリシリコンをトレンチ９ａ〜９ｃの内部およびエピタキシャルシリコン層５の上方に堆積し、そのポリシリコンへ燐（Ｐ）のドーピングを行う。その後、ポリシリコンをエッチングすることによりトレンチ９ａ〜９ｃの内部にゲート電極１１ａ〜１１ｃを形成する。
【００３２】
図１２に示すように、ポリシリコンからなるゲート電極１１ａ〜１１ｃを自己整合的に熱酸化して、その表面にシリコン酸化膜１２ａ〜１２ｃを形成する。トレンチ９ａ〜９ｃ内部にゲート電極１１ａ〜１１ｃを充填した後にその表面を酸化するので、シリコン酸化膜１２ａ〜１２ｃはトレンチ９ａ〜９ｃに沿って均等な間隔で並列に形成される。
【００３３】
図１３に示すように、ソース形成領域を開口するレジストマスク（図中の破線）を形成する。そして、エピタキシャルシリコン層５の上面に砒素（Ａｓ）をイオン注入する。更に、この砒素（Ａｓ）が注入された位置よりも深い位置にボロン（Ｂ）をイオン注入する。その後、レジストマスクを除去し、砒素およびボロンを熱処理により活性化する。これにより、エピタキシャルシリコン層５には、ソース拡散層１３とボディ用拡散層１４とが形成される。なお、イオン注入時、シリコン酸化膜１０はエピタキシャルシリコン層５の表面を保護する膜として機能する。
【００３４】
図１４に示すように、エピタキシャルシリコン層５上のシリコン酸化膜１０を除去する。この際、シリコン酸化膜１２ａ〜１２ｃの表面の一部も同時に除去される。これにより、シリコン酸化膜１２ａ〜１２ｃの上面はソース拡散層１３の上面と略同一となる。
【００３５】
図１５に示すように、エピタキシャルシリコン層５の上に導体層１５形成用のポリシリコンを形成し、そのポリシリコンへ燐（Ｐ）のドーピングを行う。
【００３６】
図１６（ａ）に示すように、導体層１５の形成領域以外を開口するレジストマスク（図中の破線）を形成し、導体層１５をエッチングする。その後、レジストマスクを除去する。これにより、ボディ用拡散層１４、ソース拡散層１３、及びシリコン酸化膜１２ａ〜１
２ｃの上方に導体層１５が面状に形成される。上記したように、シリコン酸化膜１２ａ〜１２ｃの上面はソース拡散層１３の上面と略同一に形成されている。従って、導体層１５の上面は平坦に形成される。その結果、後続の工程で形成されるソース電極２３ａの製造バラツキを抑制して、ソース電極２３ａと導体層１５との接続信頼性を向上することができる。
【００３７】
導体層１５は、ソース拡散層１３とボディ用拡散層１４とを覆うように配置されている。しかしながら、導体層１５は、エピタキシャルシリコン層５上には配置されない。その理由は、ソース拡散層１３が、導体層１５を介してエピタキシャルシリコン層５と短絡されてしまうためである。導体層１５の面積を大きくすると、後続の工程で形成されるソース電極２３ａとコンタクトプラグ２２ａとの接続面積を大きくしてソース電極２３ａの接続抵抗を低減することができる。従って、好適には、導体層１５は、ボディ用拡散層１４と実質的に同一の面積で形成される。
【００３８】
図１６（ｂ）は、図１６（ａ）中の１６Ｂ−１６Ｂ線に沿った断面図である。導体層１５は、図１６（ｂ）に二点鎖線で示される領域をエッチングするように加工される。従って、導体層１５は、エピタキシャルシリコン層５上、及びゲート電極１１ａ上には配置されない。このため、導体層１５を介したソース拡散層１３とエピタキシャルシリコン層５との短絡、及び導体層１５を介したゲート電極１１ａとソース拡散層１３との短絡は防止される。図１６（ｂ）の例では、ゲート電極１１ａは、配線を行うためにトレンチ９ａの一端（図中、右側）からエピタキシャルシリコン層５の上方に露出される。なお、ゲート電極１１ａは、トレンチ９ａの両端からエピタキシャルシリコン層５の上方に露出されてもよい。
【００３９】
図１７に示すように、導体層１５を含むエピタキシャルシリコン層５上にシリコン酸化膜１６を形成し、シリコン酸化膜１６の上にトレンチ１７形成用のレジストマスク（図中の破線）を形成する。そして、エッチングを通じてシリコン酸化膜１６およびエピタキシャルシリコン層５を順に除去してトレンチ１７を形成する。その後、レジストマスクを除去する。トレンチ１７は、所定の数のゲート電極に対して１つの割合で、形成領域Ｓ内に形成される。また、トレンチ１７は埋込拡散層３に到達する深さを有する。
【００４０】
図１８に示すように、シリコン酸化膜１６の上方及びトレンチ１７の内部にシリコン酸化膜を堆積し、堆積されたシリコン酸化膜の全面をエッチバックする。これにより、トレンチ１７の内側面にスペーサ状のシリコン酸化膜１８が形成される。すなわち、トレンチ１７の内側面はシリコン酸化膜１８で被覆され、トレンチ１７の底部のシリコン酸化膜は除去される。このシリコン酸化膜１８は、後続の工程で形成される引き出し層１９（図１参照）のポリシリコンに含まれる不純物の拡散を防止するとともに周囲のエピタキシャルシリコン層５との絶縁耐圧を確保する。
【００４１】
図１９に示すように、ポリシリコンをトレンチ１７の内部とエピタキシャルシリコン層５の上方に堆積し、そのポリシリコンへ燐（Ｐ）のドーピングを行う。その後、ポリシリコンをエッチングすることによりトレンチ１７の内部に引き出し層１９を形成する。この引き出し層１９はトレンチ１７の底部を通じて埋込拡散層３に電気的に接続されている。
【００４２】
図２０に示すように、エピタキシャルシリコン層５の上方にその全面にわたって絶縁層２０を形成する。その後、図中の破線にて示すように、導体層１５および引き出し層１９の所定の領域にコンタクトホール２１ａ，２１ｂ形成用のレジストマスクを形成する。この際、レジストマスクに位置ずれが生じたとしても、導体層１５が面状に設けられているので、その影響を吸収することができる。次いで、エッチングにより絶縁層２０およびシリコン酸化膜１６を順に除去してコンタクトホール２１ａ，２１ｂを形成する。その後、
レジストマスクを除去する。
【００４３】
最後に、図１に示したように、コンタクトホール２１ａ，２１ｂの内部にタングステン（Ｗ）を堆積し、そのタングステンをエッチバックすることにより、コンタクトホール２１ａ，２１ｂの内部にコンタクトプラグ２２ａ，２２ｂをそれぞれ形成する。そして、そのコンタクトプラグ２２ａ，２２ｂ上にソース電極２３ａおよびドレイン電極２３ｂとなる金属配線を形成する。
【００４４】
第１実施形態の半導体装置は、以下の利点を有する。
【００４５】
（１）ソース電極２３ａとソース拡散層１３との接続が、それらの間の導体層１５を介して行われる。これにより、ソース拡散層１３の寸法（トレンチ９ａ〜９ｃ間の間隔）を狭くしたとしても、ソース領域４５とコンタクトホール４９ａとの位置ずれの問題は生じない。このため、半導体装置の小型化を図ることができる。
【００４６】
また、ソース電極２３ａとコンタクトプラグ２２ａとの接続面積を増加させることができる。従来技術（図２２）では、コンタクトホール４９ａを介したソース領域４５とソース電極５１との接続面積が、ソース領域４５の寸法（すなわちコンタクトホール４９ａの寸法）によって制限されていた。これに対して、第１実施形態の半導体装置では、導体層１５がソース拡散層１３の上に面状に形成されるため、ソース拡散層１３の寸法に依存せずにコンタクトホール２１ａの数や寸法を設定することができる。その結果、ソース電極２３ａと導体層１５との間の接続抵抗を従来技術に比べて低減することができる。
【００４７】
（２）導体層１５はボディ用拡散層１４を覆うように設けることもできる。この場合、コンタクトホール２１ａをソース拡散層１３の形成される領域以外の領域にも設けることができるため、設計自由度を向上させることができる。
【００４８】
（３）第１実施形態では、導体層１５がポリシリコンで形成され、ボディ用拡散層１４及びソース拡散層１３がエピタキシャル層５を用いて形成される。このため、半導体素子の特性を好適に維持しつつ、導体層１５によってソース電極２３ａの接続抵抗を低減することができる。
【００４９】
（第２実施例）
図２１は、本発明の第２実施形態に係る半導体装置である。図２１では、ソース拡散層１３及びボディ用拡散層１４が、ゲート電極１１ａ，１１ｂ間及びゲート電極１１ｂ，１１ｃ間にのみ形成される。この場合、導体層１５は、ソース拡散層１３上及びシリコン酸化膜１２ａ〜１２ｃ上に形成され、エピタキシャルシリコン層５上には配置されない。この場合も上記（１）と同様な効果が得られる。
【００５０】
尚、本発明の実施形態は、第１及び第２実施形態に限られず、以下のように変更してもよい。
【００５１】
本発明の「導体層」は、ポリシリコン層に代えて金属層でもよい。この場合、金属材料としては、チタン、タングステン、コバルト、タンタル、プラチナ、ニッケル、モリブデン及びこれらのシリサイドを用いることができる。金属はポリシリコンに比べて熱容量が小さいため、ポリシリコンを用いるよりも低い温度で導体層１５を形成することができる。このため、ソース拡散層１３やボディ用拡散層１４の形成状態が導体層１５を形成する際の熱によって変化することを抑制することができる。さらに、導体層１５を金属材料で形成する方が、導体層１５をエッチングする際のエピタキシャル層５に対する選択比を大きくすることができる。このため、エピタキシャルシリコン層５が受けるダメージを軽減
することができる。
【００５２】
第１及び第２実施形態（図１，図２１）では、ゲート電極間およびゲート電極に隣接する位置にコンタクトホール２１ａを設けた。しかしながら、たとえば、ゲート電極上あるいはその境界上にコンタクトホール２１ａを設けてもよい。さらに、コンタクトホール２１ａの配列を千鳥状にしてもよいし、コンタクトホール２１ａの寸法をソース拡散層１３の寸法より大きくしてもよい。この場合にも上記（１），（２）と同様な効果を享受することができる。
【００５３】
第１実施形態（図１６（ａ））では、導体層１５をボディ用拡散層１４に合わせて形成した。しかしながら、たとえば、導体層１５をソース拡散層１３に合わせて形成してもよい。こうした場合にも上記（１）と同様な効果を享受することができる。
【００５４】
第１実施形態（図１６（ａ））では、シリコン酸化膜１２ａ〜１２ｃの上面をソース拡散層１３の上面と略同一とした。しかしながら、シリコン酸化膜１２ａ〜１２ｃの上面はソース拡散層１３の上面より高くてもよいし、低くてもよい。従って、凸面または凹面であってもよい。こうした場合にも上記（１）、（２）と同様な効果を享受することができる。また、導体層は、ゲート電極（シリコン酸化膜１２ａ〜１２ｃ）上において分離されていてもよく、その結果、複数の導体層が構成されてもよい。この場合であっても、ソース拡散層１３の表面積よりも導体層の表面積の方が大きければ、良好にコンタクトを形成できる。
【図面の簡単な説明】
【００５５】
【図１】本発明の第１実施形態に係る半導体装置の概略断面図。
【図２】図１中のＸ−Ｘ線に沿った半導体装置の概略平面図。
【図３】図１の半導体装置の製造プロセスを説明するための概略断面図。
【図４】図１の半導体装置の製造プロセスを説明するための概略断面図。
【図５】図１の半導体装置の製造プロセスを説明するための概略断面図。
【図６】図１の半導体装置の製造プロセスを説明するための概略断面図。
【図７】図１の半導体装置の製造プロセスを説明するための概略断面図。
【図８】図１の半導体装置の製造プロセスを説明するための概略断面図。
【図９】図１の半導体装置の製造プロセスを説明するための概略断面図。
【図１０】図１の半導体装置の製造プロセスを説明するための概略断面図。
【図１１】図１の半導体装置の製造プロセスを説明するための概略断面図。
【図１２】図１の半導体装置の製造プロセスを説明するための概略断面図。
【図１３】図１の半導体装置の製造プロセスを説明するための概略断面図。
【図１４】図１の半導体装置の製造プロセスを説明するための概略断面図。
【図１５】図１の半導体装置の製造プロセスを説明するための概略断面図。
【図１６】（ａ）は図１の半導体装置の製造プロセスを説明するための概略断面図、（ｂ）は（ａ）中の１６Ｂ−１６Ｂ線に沿った断面図。
【図１７】図１の半導体装置の製造プロセスを説明するための概略断面図。
【図１８】図１の半導体装置の製造プロセスを説明するための概略断面図。
【図１９】図１の半導体装置の製造プロセスを説明するための概略断面図。
【図２０】図１の半導体装置の製造プロセスを説明するための概略断面図。
【図２１】本発明の第２実施形態に係る半導体装置の概略断面図。
【図２２】従来の縦型ＭＯＳトランジスタの構造を示す概略断面図。
【符号の説明】
【００５６】
１・・・Ｐ型単結晶シリコン基板、３・・・Ｎ型埋込拡散層、４・・・素子分離拡散層、５・・・Ｎ型エピタキシャルシリコン層、６・・・素子分離拡散層、７・・・ＬＯＣＯ
Ｓ層、９ａ〜９ｃ・・・トレンチ、１０ａ〜１０ｃ・・・ゲート絶縁膜、１１ａ〜１１ｃ・・・ゲート電極、１２ａ〜１２ｃ・・・シリコン酸化膜、１３・・・Ｎ型ソース拡散層、１４・・・Ｐ型ボディ用拡散層、１５・・・導体層、１６・・・シリコン酸化膜、１７・・・トレンチ、１８・・・シリコン酸化膜、１９・・・引き出し層、２０・・・絶縁層、２１ａ，２１ｂ・・・コンタクトホール、２２ａ，２２ｂ・・・コンタクトプラグ、２３ａ・・・ソース電極、２３ｂ・・・ドレイン電極。 
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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