(57)【要約】      （修正有）【課題】同一のＳＯＩ基板上に、ＭＯＳトランジスタと、耐圧が十分に確保されたラテラルバイポーラトランジスタとが形成された半導体装置を提供する。【解決手段】埋め込み酸化膜１４上に形成され、ｐ型のチャネル領域６０を挟んで形成されるｎ型のソース領域６２ｓ及びｎ型のドレイン領域６２ｄと、チャネル領域６０上にゲート酸化膜５２を介して形成されたゲート電極５４と、を有するＭＯＳトランジスタ５１と、ｐ型のベース領域９０を挟んで形成されるｎ型のコレクタ領域９２ｃ及びｎ型のエミッタ領域９２ｅと、ベース領域９０とチャネル幅方向において隣接するｐ型のベースコンタクト領域８９と、ベース領域９０上に第２酸化膜８２を介して形成されたダミーパターン８４と、を有するバイポーラトランジスタ８１と、を有する。【選択図】図１
2008244321.tif 000002
【特許請求の範囲】
【請求項１】
絶縁層上に形成され、ＭＯＳトランジスタ領域とバイポーラトランジスタ領域とを有する半導体層と、
前記ＭＯＳトランジスタ領域中の前記半導体層中に、第１導電型のチャネル領域を挟んで形成される第２導電型のソース領域及び第２導電型のドレイン領域と、前記チャネル領域上に第１酸化膜を介して形成されたゲート電極と、を有するＭＯＳトランジスタと、
前記バイポーラトランジスタ領域中の前記半導体層中に、第１導電型のベース領域を挟んで形成される第２導電型のコレクタ領域及び第２導電型のエミッタ領域と、前記ベース領域とチャネル幅方向において隣接する第１導電型のベースコンタクト領域と、前記ベース領域上に第２酸化膜を介して形成されたダミーパターンと、を有するバイポーラトランジスタと、
を有することを特徴とする半導体装置。
【請求項２】
前記ダミーパターンは、前記ゲート電極と同じ材料からなることを特徴とする、請求項１に記載の半導体装置。
【請求項３】
前記チャネル領域中において、前記チャネル領域と前記ソース領域との境界近傍、及び前記チャネル領域と前記ドレイン領域との境界近傍には、それぞれ前記ソース領域及び前記ドレイン領域よりも低濃度の第２導電型のＬＤＤ領域を有し、
前記ベース領域中において、前記ベース領域と前記コレクタ領域との境界近傍、及び前記ベース領域と前記エミッタ領域との境界近傍には、それぞれ前記コレクタ領域及び前記エミッタ領域よりも低濃度の第２導電型のＬＤＤ領域を有することを特徴とする、請求項１に記載の半導体装置。
【請求項４】
前記チャネル領域と前記ソース領域との間、及び前記チャネル領域と前記ドレイン領域との間には、それぞれ前記ソース領域及び前記ドレイン領域よりも低濃度の第２導電型のＬＤＤ領域を有することを特徴とする、請求項１に記載の半導体装置。
【請求項５】
前記ダミーパターンの不純物濃度は、１×１０19ｃｍ-3以下であることを特徴とする、請求項１に記載の半導体装置。
【請求項６】
前記ダミーパターンが接地配線と電気的に接続されていることを特徴とする、請求項１に記載の半導体装置。
【請求項７】
絶縁層上に形成され、第１導電型ＭＯＳトランジスタ領域及び第２導電型ＭＯＳトランジスタ領域を含むＭＯＳトランジスタ領域と、バイポーラトランジスタ領域とを有する半導体層を準備する工程と、
前記ＭＯＳトランジスタ領域及び前記バイポーラトランジスタ領域それぞれの前記半導体層に、素子領域及び素子分離領域を形成する工程と、
前記ＭＯＳトランジスタ領域の前記素子領域の前記半導体層上にゲート電極を形成し、同時に、前記バイポーラトランジスタ領域の前記素子領域の前記半導体層上にダミーパターンを形成する工程と、
前記第１導電型ＭＯＳトランジスタ領域及び前記バイポーラトランジスタ領域の前記半導体層に第１導電型の不純物を導入することにより、前記第１導電型ＭＯＳトランジスタ領域の前記ゲート電極下のチャネル領域を挟んだ第１導電型のソース領域及び第１導電型のドレイン領域を形成し、同時に、前記ダミーパターン下のベース領域とチャネル幅方向において隣接する第１導電型のベースコンタクト領域を形成する工程と、
前記第２導電型ＭＯＳトランジスタ領域及び前記バイポーラトランジスタ領域の前記半導体層に第２導電型の不純物を導入することにより、前記第２導電型ＭＯＳトランジスタ領域の前記ゲート電極下のチャネル領域を挟んだ第２導電型のソース領域及び第２導電型のドレイン領域を形成し、同時に、前記ダミーパターン下のベース領域を挟んだ第２導電型のコレクタ領域及び第２導電型のエミッタ領域を形成する工程と、
を含むことを特徴とする、半導体装置の製造方法。
【請求項８】
前記ゲート電極及び前記ダミーパターンを形成する工程の後であって、前記第１導電型ＭＯＳトランジスタ領域のソース領域及びドレイン領域と前記ベースコンタクト領域とを同時に形成する工程の前に、
前記第１導電型ＭＯＳトランジスタ領域をレジストマスクで被覆する工程と、
前記第２導電型ＭＯＳトランジスタ領域及び前記バイポーラトランジスタ領域の前記半導体層に第２導電型の不純物を導入することにより、
前記第２導電型ＭＯＳトランジスタ領域の前記素子領域中に、前記ソース領域及び前記ドレイン領域よりも低濃度の第２導電型のＬＤＤ領域を形成し、同時に、
前記バイポーラトランジスタ領域の前記素子領域中に、前記コレクタ領域及び前記エミッタ領域よりも低濃度の第２導電型のＬＤＤ領域を形成する工程と、
を順次行うことを特徴とする、請求項７に記載の半導体装置の製造方法。
【請求項９】
前記ゲート電極及び前記ダミーパターンを形成する工程の後であって、前記第１導電型ＭＯＳトランジスタ領域のソース領域及びドレイン領域と前記ベースコンタクト領域とを同時に形成する工程の前に、
前記第１導電型ＭＯＳトランジスタ領域と前記バイポーラトランジスタ領域とをレジストマスクで被覆する工程と、
前記第２導電型ＭＯＳトランジスタ領域の前記半導体層に第２導電型の不純物を導入することにより、
前記第２導電型ＭＯＳトランジスタ領域の前記素子領域中に、前記ソース領域及び前記ドレイン領域よりも低濃度の第２導電型のＬＤＤ領域を形成する工程と、
を順次行うことを特徴とする、請求項７に記載の半導体装置の製造方法。
【請求項１０】
前記第１導電型ＭＯＳトランジスタ領域のソース領域及びドレイン領域と前記ベースコンタクト領域とを同時に形成する工程の後であって、前記第２導電型ＭＯＳトランジスタ領域のソース領域及びドレイン領域と前記コレクタ領域及びエミッタ領域とを同時に形成する工程の前に、
前記第１導電型ＭＯＳトランジスタ領域及び前記バイポーラトランジスタ領域の前記ダミーパターンをレジストマスクで被覆する工程を行うことを特徴とする、請求項７に記載の半導体装置の製造方法。
【請求項１１】
前記第１導電型ＭＯＳトランジスタ領域のソース領域及びドレイン領域とコレクタ領域及びエミッタ領域とを形成する工程の後に、
前記ＭＯＳトランジスタ領域及び前記バイポーラトランジスタ領域の前記半導体層上に絶縁膜を形成する工程と、
前記絶縁膜に、前記ゲート電極の一部及び前記ダミーパターンの一部を露出するコンタクトホールを形成する工程と、
を順次行うことを特徴とする、請求項７に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、同一のＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板上にＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタとラテラル（横型）バイポーラトランジスタとが形成された半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
従来、ＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板上のラテラル（横型）バイポーラトランジスタの構造が種々提案されており、例えば、特許文献１及び特許文献２に示されるような構造がある。
【０００３】
すなわち、特許文献１の図６には、ベース領域３Ｂ上にドープされたポリシリコンによるベース電極４が用いられた構造が開示されている。また、特許文献１の図５（ｄ）には、ベース領域６Ｂが側壁（サイドウォール）絶縁層２１によって画定された構造が開示されている。また、特許文献２の図２（ｅ）には、エミッタ領域２７・ベース領域２８・コレクタ領域２９上に、それぞれドープされたポリシリコン層１５ｂ・２４・１９による電極が用いられた構造が開示されている。
【０００４】
また従来、同一のＳＯＩ基板上にＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタとラテラルバイポーラトランジスタとが形成されたいわゆるＢｉＣＭＯＳ構造及びその製造方法として、例えば特許文献３に示される構造及び製造方法がある。
【０００５】
すなわち、特許文献３の図１においては、バイポーラトランジスタのベース領域１３ｂが酸化シリコン膜３３のサイドウォールによって画定されたＢｉＣＭＯＳ構造が開示されている。
【０００６】
また、特許文献３の図３乃至図１０においては、ＣＭＯＳトランジスタのソース／ドレイン領域１７を、ＳＯＩ層上に形成されたドープされたポリシリコン層（第１電極１６’）から不純物を拡散させることによって形成するＢｉＣＭＯＳ構造の製造方法が開示されている。
【０００７】
【特許文献１】特開平５−２１４４６号公報
【特許文献２】特開２００２−２６０２９号公報
【特許文献３】特開平６−２４４３６５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、特許文献１の図６及び特許文献２の図２（ｅ）に示される構造では、バイポーラトランジスタのベース領域等の直上にドープされたポリシリコンによる電極が用いられているため、不純物がベース領域等に滲み出している可能性がある。この場合、バイポーラトランジスタの動作（バイポーラアクション）に悪影響が生じている可能性がある。
【０００９】
また、特許文献１の図５（ｄ）及び特許文献３の図１に示される構造ではベース領域がサイドウォールによって画定されているところ、通常サイドウォールの幅は０．１μｍ〜０．１５μｍ程度という狭いものであるため、ベース領域の幅（長さ）が狭く（短く）ならざるを得ず、ゆえに耐圧が低い。そしてこのサイドウォールの幅を変えようとする場合は、サイドウォール形成のためのエッチング条件、サイドウォールの材料、及びゲート電極の高さ等によって間接的に制御するしかないため制御が難しく、またこれらによっても大幅にサイドウォール幅を変えることはできない。さらに、一箇所のサイドウォールの幅の変更は、同一基板上のすべてのサイドウォール幅の変更を引き起こすため、例えばＢｉＣＭＯＳ構造におけるバイポーラトランジスタのサイドウォール幅を広くした場合、同時にＣＭＯＳトランジスタのサイドウォール幅も広くなってしまい、ＭＯＳトランジスタの動作にも影響を及ぼしてしまう。
【００１０】
また、特許文献３に示されるＢｉＣＭＯＳ構造の製造方法は、ＣＭＯＳトランジスタ部分の製造方法も通常のＣＭＯＳトランジスタの製造方法とは全く異なるものであるため、この製造方法を量産に採用しようとした場合ＣＭＯＳトランジスタ部分についてもかなりのプロセスチューニングが必要となる。特に、ドープされたポリシリコン層からＳＯＩ層に向けて不純物を拡散させることの制御が難しく、所望のソース／ドレイン領域を形成することが困難である。
【００１１】
そこで本発明の目的は、同一のＳＯＩ基板上に、ＭＯＳトランジスタと、バイポーラアクションが確実になされかつ耐圧を十分に確保し得るラテラルバイポーラトランジスタとが形成された半導体装置を提供することである。
【００１２】
また本発明の別の目的は、ＳＯＩ基板上に通常のＣＭＯＳトランジスタを製造する方法をできるだけ変更せずに、同一のＳＯＩ基板上にＣＭＯＳトランジスタとラテラルバイポーラトランジスタとを形成する半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【００１３】
本発明に係る半導体装置は、上記目的を達成するため、
絶縁層上に形成され、ＭＯＳトランジスタ領域とバイポーラトランジスタ領域とを有する半導体層と、
ＭＯＳトランジスタ領域中の半導体層中に、第１導電型のチャネル領域を挟んで形成される第２導電型のソース領域及び第２導電型のドレイン領域と、チャネル領域上に第１酸化膜を介して形成されたゲート電極と、を有するＭＯＳトランジスタと、
バイポーラトランジスタ領域中の半導体層中に、第１導電型のベース領域を挟んで形成される第２導電型のコレクタ領域及び第２導電型のエミッタ領域と、ベース領域とチャネル幅方向において隣接する第１導電型のベースコンタクト領域と、ベース領域上に第２酸化膜を介して形成されたダミーパターンと、を有するバイポーラトランジスタと、
を有することを特徴とする。
【００１４】
また、本発明に係る半導体装置の製造方法は、上記目的を達成するため、
絶縁層上に形成され、第１導電型ＭＯＳトランジスタ領域及び第２導電型ＭＯＳトランジスタ領域を含むＭＯＳトランジスタ領域と、バイポーラトランジスタ領域とを有する半導体層を準備する工程と、
ＭＯＳトランジスタ領域及びバイポーラトランジスタ領域それぞれの半導体層に、素子領域及び素子分離領域を形成する工程と、
ＭＯＳトランジスタ領域の素子領域の半導体層上にゲート電極を形成し、同時に、バイポーラトランジスタ領域の素子領域の半導体層上にダミーパターンを形成する工程と、
第１導電型ＭＯＳトランジスタ領域及びバイポーラトランジスタ領域の半導体層に第１導電型の不純物を導入することにより、第１導電型ＭＯＳトランジスタ領域のゲート電極下のチャネル領域を挟んだ第１導電型のソース領域及び第１導電型のドレイン領域を形成し、同時に、ダミーパターン下のベース領域とチャネル幅方向において隣接する第１導電型のベースコンタクト領域を形成する工程と、
第２導電型ＭＯＳトランジスタ領域及びバイポーラトランジスタ領域の半導体層に第２導電型の不純物を導入することにより、第２導電型ＭＯＳトランジスタ領域のゲート電極下のチャネル領域を挟んだ第２導電型のソース領域及び第２導電型のドレイン領域を形成し、同時に、ダミーパターン下のベース領域を挟んだ第２導電型のコレクタ領域及び第２導電型のエミッタ領域を形成する工程と、
を含むことを特徴とする。
【発明の効果】
【００１５】
本発明に係る半導体装置によれば、同一のＳＯＩ基板上に、ＭＯＳトランジスタと、バイポーラアクションが確実になされかつ耐圧を十分に確保し得るラテラルバイポーラトランジスタとが形成される。
【００１６】
本発明に係る半導体装置の製造方法によれば、ＳＯＩ基板上に通常のＣＭＯＳトランジスタを製造する方法をあまり変更せずに、同一のＳＯＩ基板上にＣＭＯＳトランジスタとラテラルバイポーラトランジスタとを形成することが可能となる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施の形態について図を参照しながら詳細に説明する。
（第１実施形態）
本発明の第１実施形態に係る半導体装置及びその製造方法を、図１〜図８を用いて説明する。図１〜図３は、第１実施形態に係る半導体装置の構造を示す断面図及び平面図であり、図４〜図７は、第１実施形態に係る半導体装置の製造方法を示す断面図である。また図８は、第１実施形態に係る半導体装置におけるバイポーラトランジスタの動作特性の実験データである。
（構造）
まず、本発明の第１実施形態に係る半導体装置の構造を、図１〜図３を用いて説明する。
【００１８】
図１（ａ）は、第１実施形態に係る半導体装置の断面図であり、図１（ｂ）は、第１実施形態に係る半導体装置の平面図である。図１（ａ）は、図１（ｂ）のＡ−Ａ線の断面図である。図２は、第１実施形態に係る半導体装置から、ＳＯＩ層１６より上方の構造を除去した場合の平面図である。図３（ａ）は、図１（ｂ）のＢ−Ｂ線の断面図である。また図３（ｂ）は、図１（ｂ）のＢ−Ｂ線の断面図において、その上層に配線層が形成された場合を示すものである。
【００１９】
図１（ａ）において、支持基板１２の上に絶縁層としての埋め込み酸化膜１４が形成されている。また、埋め込み酸化膜１４の上には、半導体層としてのＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）層１６が形成されている。すなわち、支持基板１２、埋め込み酸化膜１４及びＳＯＩ層１６からなるＳＯＩ基板１０が形成されている。支持基板１２は単結晶シリコンからなり、埋め込み酸化膜１４は二酸化シリコンからなり、ＳＯＩ層１６は単結晶シリコンからなる。また、支持基板１２の厚さは例えば３００μｍであり、埋め込み酸化膜１４の厚さは例えば１５０ｎｍであり、ＳＯＩ層１６の厚さは例えば５０ｎｍである。
【００２０】
なお、本発明の各実施形態においてはこのようなＳＯＩ構造を例にとるが、絶縁層としてサファイア用いられたＳＯＳ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｓａｐｐｈｉｒｅ）基板、及び絶縁層として石英が用いられたＳＯＱ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｑｕａｒｔｚ）基板等にも本発明は適用可能である。
【００２１】
ＳＯＩ層１６は、第１導電型ＭＯＳトランジスタとしてのｐ型ＭＯＳトランジスタ３１が形成されるｐ型ＭＯＳトランジスタ領域３０と、第２導電型ＭＯＳトランジスタとしてのｎ型ＭＯＳトランジスタ５１が形成されるｎ型ＭＯＳトランジスタ領域５０と、バイポーラトランジスタ８１が形成されるバイポーラトランジスタ領域８０とを有する。ｐ型ＭＯＳトランジスタ領域３０、ｎ型ＭＯＳトランジスタ領域５０及びバイポーラトランジスタ領域８０においては、二酸化シリコン等からなる複数の素子分離領域２０によって区画された複数の素子領域１８が形成されている。複数の素子領域１８に、それぞれｐ型ＭＯＳトランジスタ３１、ｎ型ＭＯＳトランジスタ５１及びバイポーラトランジスタ８１が形成されている。なお、ｐ型ＭＯＳトランジスタ領域３０とｎ型ＭＯＳトランジスタ領域５０とを総称する場合、ＭＯＳトランジスタ領域７０と呼ぶ。
【００２２】
まず、ｐ型ＭＯＳトランジスタ領域３０には、複数のｐ型ＭＯＳトランジスタが形成されている。図１（ａ）に示されるのは、そのうち１つのｐ型ＭＯＳトランジスタ３１であり、それ自体としては従来公知の構造である。すなわち、ＳＯＩ層１６中にチャネル領域４０が形成されている。チャネル領域４０の導電型は、第２導電型としてのｎ型である。チャネル領域４０が含有するｎ型ドーパントの濃度は１×１０17ｃｍ-3〜１×１０18ｃｍ-3程度の低濃度（ｎ-）である。チャネル領域４０を挟んで、ソース領域４２ｓ及びドレイン領域４２ｄが形成されている。ソース領域４２ｓ及びドレイン領域４２ｄの導電型は、いずれも第１導電型としてのｐ型である。ソース領域４２ｓ及びドレイン領域４２ｄが含有するｐ型ドーパントの濃度は１×１０20ｃｍ-3程度の高濃度（ｐ+）である。
【００２３】
チャネル領域４０中において、チャネル領域４０とソース領域４２ｓとの境界近傍、及びチャネル領域４０とドレイン領域４２ｄと境界近傍であって、ＳＯＩ層１６の表層領域には、それぞれＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域３６が形成されている。ＬＤＤ領域３６の導電型は、第１導電型としてのｐ型である。ＬＤＤ領域３６が含有するｐ型ドーパントの濃度は１×１０19ｃｍ-3程度の低濃度（ｐ-）型であり、ソース領域４２ｓ及びドレイン領域４２ｄのｐ型ドーパントの濃度よりも低い。
【００２４】
チャネル領域４０の上には、第１酸化膜としてのゲート酸化膜３２が形成されている。ゲート酸化膜３２は二酸化シリコンからなる。ゲート酸化膜３２の上には、ゲート電極３４が形成されている。ゲート電極３４は、ポリシリコン（多結晶シリコン）からなる。より具体的には、ゲート電極３４は、不純物濃度（ｐ型不純物であるホウ素の濃度）が１×１０20ｃｍ-3程度であるいわゆるドープト・ポリシリコン（Ｄｏｐｅｄ  Ｐｏｌｙ−Ｓｉｌｉｃｏｎ）である。ゲート電極３４の膜厚は例えば２００ｎｍであり、ゲート電極３４のゲート長方向の長さは、例えば２００ｎｍである。
【００２５】
ゲート電極３４及びゲート酸化膜３２の側面には、それぞれサイドウォール３８が形成されている。サイドウォール３８は、二酸化シリコンからなる。
【００２６】
また、チャネル領域４０、ソース領域４２ｓ、ドレイン領域４２ｄ、ＬＤＤ領域３６、ゲート電極３４及びサイドウォール３８は、図１（ｂ）及び図２に示されるような平面形状となる。図１（ｂ）において、ゲート電極３４はチャネル幅方向（図１（ｂ）の上下方向）の一方に延長されており、チャネル領域４０上ではない領域上に幅広のゲートコンタクト領域３４ａが形成されている。このゲートコンタクト領域３４ａの上にタングステン等によるコンタクトプラグが形成されることとなる。これにより、ゲート電極３４にはゲート電圧が与えられる。なお、ゲートコンタクト領域３４ａは、コンタクトホールの合わせずれを考慮した場合は図１（ｂ）に示すように幅広に形成することが好ましいが、製造可能であるならば幅広に形成する必要はない。また、ゲートコンタクト領域３４ａは、ゲート電極３４の一部である。
【００２７】
次に、ｎ型ＭＯＳトランジスタ領域５０には、複数のｎ型ＭＯＳトランジスタが形成されている。図１（ａ）に示されるのは、そのうち１つのｎ型ＭＯＳトランジスタ５１であり、それ自体としては従来公知の構造である。すなわち、ＳＯＩ層１６中にチャネル領域６０が形成されている。チャネル領域６０の導電型は、第１導電型としてのｐ型である。チャネル領域６０が含有するｐ型ドーパントの濃度は１×１０17ｃｍ-3〜１×１０18ｃｍ-3程度の低濃度（ｐ-）である。チャネル領域６０を挟んで、ソース領域６２ｓ及びドレイン領域６２ｄが形成されている。ソース領域６２ｓ及びドレイン領域６２ｄの導電型は、いずれも第２導電型としてのｎ型である。ソース領域６２ｓ及びドレイン領域６２ｄが含有するｎ型ドーパントの濃度は１×１０20ｃｍ-3程度の高濃度（ｎ+）である。
【００２８】
チャネル領域６０中において、チャネル領域６０とソース領域６２ｓとの境界近傍、及びチャネル領域６０とドレイン領域６２ｄとの境界近傍であって、ＳＯＩ層１６の表層領域には、それぞれＬＤＤ領域５６が形成されている。ＬＤＤ領域５６の導電型は、第２導電型としてのｎ型である。ＬＤＤ領域５６が含有するｎ型ドーパントの濃度は１×１０19ｃｍ-3程度の低濃度（ｎ-）型であり、ソース領域６２ｓ及びドレイン領域６２ｄのｎ型ドーパントの濃度よりも低い。
【００２９】
チャネル領域６０の上には、第１酸化膜としてのゲート酸化膜５２が形成されている。ゲート酸化膜５２は二酸化シリコンからなる。ゲート酸化膜５２の上には、ゲート電極５４が形成されている。ゲート電極５４は、ポリシリコン（多結晶シリコン）からなる。より具体的には、ゲート電極５４は、不純物濃度（ｎ型不純物である燐の濃度）が１×１０20ｃｍ-3程度であるいわゆるドープト・ポリシリコンである。
【００３０】
ゲート電極５４及びゲート酸化膜５２の側面には、それぞれサイドウォール５８が形成されている。サイドウォール５８は、二酸化シリコンからなる。
【００３１】
また、チャネル領域６０、ソース領域６２ｓ、ドレイン領域６２ｄ、ＬＤＤ領域５６、ゲート電極５４及びサイドウォール５８は、図１（ｂ）及び図２に示されるような平面形状となる。図１（ｂ）において、ゲート電極５４はチャネル幅方向（図１（ｂ）の上下方向）の一方に延長されており、チャネル領域６０上ではない領域上に幅広のゲートコンタクト領域５４ａが形成されている。このゲートコンタクト領域５４ａの上にタングステン等によるコンタクトプラグが形成されることとなる。これにより、ゲート電極５４にはゲート電圧が与えられる。なお、ゲートコンタクト領域５４ａは、コンタクトホールの合わせずれを考慮した場合は図１（ｂ）に示すように幅広に形成することが好ましいが、製造可能であるならば幅広に形成する必要はない。また、ゲートコンタクト領域５４ａは、ゲート電極５４の一部である。ここで、ｐ型ＭＯＳトランジスタ領域３０におけるｐ型ＭＯＳトランジスタ３１のゲート電極３４のチャネル長方向の長さ（図１（ｂ）におけるＡ−Ａ線方向の長さを指す。以下同様。）と、ｎ型ＭＯＳトランジスタ領域５０におけるｎ型ＭＯＳトランジスタ５１のゲート電極５４のチャネル長方向の長さとは、通常、実質的に同じ長さで形成される。このため、ｐ型ＭＯＳトランジスタ領域３０におけるｐ型ＭＯＳトランジスタ３１のチャネル領域４０のチャネル長方向の長さ（表層領域のＬＤＤ領域３６を含んだ長さをいう。以下同じ。）と、ｎ型ＭＯＳトランジスタ領域５０におけるｎ型ＭＯＳトランジスタ５１のチャネル領域６０のチャネル長方向の幅とも、実質的に同じ幅で形成されることとなる。これは、チャネル領域４０及び６０のチャネル長方向の長さは、ゲート電極３４及び５４並びにサイドウォール３８及び５８によって画定されるためである。同様に、ｐ型ＭＯＳトランジスタ領域３０におけるｐ型ＭＯＳトランジスタ３１のソース領域４２ｓ及びドレイン領域４２ｄのチャネル長方向の長さと、ｎ型ＭＯＳトランジスタ領域５０におけるｎ型ＭＯＳトランジスタ５１のソース領域６２ｓ及びドレイン領域６２ｄのチャネル長方向の長さとも、実質的に同じ幅で形成されることとなる。
【００３２】
次に、バイポーラトランジスタ領域８０には、複数のバイポーラトランジスタが形成されている。図１（ａ）に示されるのは、そのうち１つのバイポーラトランジスタ８１である。すなわち、ＳＯＩ層１６中にベース領域９０が形成されている。ベース領域９０の導電型は、第１導電型としてのｐ型である。ベース領域９０が含有するｐ型ドーパントの濃度は１×１０17ｃｍ-3〜１×１０18ｃｍ-3程度の低濃度（ｐ-）である。ベース領域９０を挟んで、コレクタ領域９２ｃ及びエミッタ領域９２ｅが形成されている。コレクタ領域９２ｃ及びエミッタ領域９２ｅの導電型は、いずれも第２導電型としてのｎ型である。コレクタ領域９２ｓ及びエミッタ領域９２ｄが含有するｎ型ドーパントの濃度は１×１０20ｃｍ-3程度の高濃度（ｎ+）である。
【００３３】
さらに、図２及び図３（ａ）に示されるように、ＳＯＩ層１６中の、ベース領域９０とチャネル幅方向（図１（ｂ）のＢ−Ｂ線方向）において隣接する領域には、ベースコンタクト領域８９が形成されている。ベースコンタクト領域８９の導電型は、第１導電型としてのｐ型である。ベースコンタクト領域８９が含有するｐ型ドーパントの濃度は高濃度（ｐ+）である。そして、図３（ｂ）に示すように、このベースコンタクト領域８９の上に、ベースコンタクトプラグ９６ｂが形成されることとなる。これにより、ベースコンタクト領域８９は、ベース領域９０の電極として機能し、ベース電流が与えられる。
【００３４】
ベース領域９０中において、ベース領域９０とコレクタ領域９２ｃとの境界近傍、及びベース領域９０とエミッタ領域９２ｅとの境界近傍であって、ＳＯＩ層１６の表層領域には、それぞれＬＤＤ領域８６ｎが形成されている。ＬＤＤ領域８６ｎの導電型は、第２導電型としてのｎ型である。ＬＤＤ領域８６ｎが含有するｎ型ドーパントの濃度は１×１０19ｃｍ-3程度の低濃度（ｎ-）であり、コレクタ領域９２ｃ及びエミッタ領域９２ｅのｎ型ドーパントの濃度よりも低い。また、ベース領域９０中において、ベース領域９０とベースコンタクト領域８９との境界近傍のＳＯＩ層１６の表層領域には、ＬＤＤ領域８６ｐが形成されている。ＬＤＤ領域８６ｐの導電型は、第１導電型としてのｐ型である。ＬＤＤ領域８６ｐが含有するｐ型ドーパントの濃度は１×１０19ｃｍ-3程度の低濃度（ｐ-）であり、ベースコンタクト領域８９のｐ型ドーパントの濃度よりも低い。
【００３５】
ベース領域９０の上には、第２酸化膜８２が形成されている。第２酸化膜８２は二酸化シリコンからなる。第２酸化膜８２の上には、ダミーパターン８４が形成されている。ダミーパターン８４は、ポリシリコン（多結晶シリコン）からなる。より具体的には、ダミーパターン８４は、不純物濃度（ｎ型不純物である燐の濃度）が１×１０20ｃｍ-3程度であるいわゆるドープト・ポリシリコンである。すなわち、ＭＯＳトランジスタ領域中のゲート電極３４及び５４と同じ材料からなる。
【００３６】
ダミーパターン８４及び第２酸化膜８２の側面には、それぞれサイドウォール８８が形成されている。サイドウォール８８は、二酸化シリコンからなる。
【００３７】
ここで、ダミーパターン８４は一見ＭＯＳトランジスタのゲート電極のように見えるが、ベース、コレクタ又はエミッタのいずれの電極としても機能しない。この意味で、本明細書においては便宜的にダミーパターンと称している。また、第１実施形態においてはダミーパターン８４はいずれの配線とも電気的に接続されていないため、その電位はいわゆるフローティング状態である。後述する製造方法において説明するように、ダミーパターン８４は、サイドウォール８８と共に、コレクタ領域９２ｃ、エミッタ領域９２ｅ、ベースコンタクト領域８９及びベース領域９０を画定するためのマスクとして用いられるだけである。
【００３８】
また、ベース領域９０、コレクタ領域９２ｃ、エミッタ領域９２ｅ、ベースコンタクト領域８９、ＬＤＤ領域８６、ダミーパターン８４及びサイドウォール８８は、図１（ｂ）及び図２に示されるような平面形状となる。図１（ｂ）において、ダミーパターン８４の端部には、ゲート電極３４及び５４とは異なり、コンタクトプラグを形成するための幅広のコンタクト領域が形成されていない。これは、上述したようにダミーパターン８４はベース、エミッタ又はコレクタのいずれの電極としても機能しないものだからである。図２において、ベース領域９０は、ダミーパターン８４によって画定されている。より正確には、ベース領域９０は、素子領域１８中のダミーパターン８４及びサイドウォール８８が形成された領域下のＳＯＩ層１６中に形成されている。また同様に、ＬＤＤ領域８６ｎ及び８６ｐは、素子領域１８中のサイドウォール８８が形成された領域下のＳＯＩ層１６中に形成されている。
【００３９】
なお、バイポーラトランジスタ領域８０のバイポーラトランジスタ８１には、サイドウォール８８を設けなくとも良い。この場合、ベース領域９０は、ダミーパターンのみによって画定されていることとなる。より正確には、ベース領域９０は、ダミーパターン８４が形成された領域下のＳＯＩ層１６中に形成されていることとなる。また、ＬＤＤ領域８６ｎ及び８６ｐは形成されない。
【００４０】
また、各図においては、バイポーラトランジスタ領域８０におけるダミーパターン８４のチャネル長方向の長さが、ｐ型ＭＯＳトランジスタ領域３０又はｎ型ＭＯＳトランジスタ領域５０におけるＭＯＳトランジスタのゲート電極３４又はゲート電極５４のチャネル長方向の長さと、ほぼ同じ長さである場合を示している。しかしながら、バイポーラトランジスタ領域８０におけるダミーパターン８４のチャネル長方向の長さは、所望のバイポーラトランジスタ特性に合わせて適宜設定すればよい。すなわち、ｐ型ＭＯＳトランジスタ領域３０又はｎ型ＭＯＳトランジスタ領域５０におけるＭＯＳトランジスタのゲート電極３４又はゲート電極５４のチャネル長方向の長さと同じ長さにする必要はない。
（効果）
【００４１】
本発明の第１実施形態に係る半導体装置によれば、第１に、ベース領域９０とダミーパターン８４との間には第２酸化膜８２が介在しているため、ダミーパターン８４中の不純物がベース領域９０に滲み出しづらい。このため、ダミーパターン８４中の不純物がベース領域９０に滲み出すことによるバイポーラトランジスタの動作（バイポーラアクション）への悪影響が抑制される。なお、このように第２酸化膜８２を介在させることができるのは、ベース領域９０に対しては、ベース領域９０とチャネル幅方向において隣接するベースコンタクト領域８９が電極として機能し、ベース領域９０上に電極を形成する必要がないためである。
【００４２】
第２に、バイポーラトランジスタ領域８０におけるバイポーラトランジスタ８１のベース領域９０は、ダミーパターン８４によって画定されている。ダミーパターン８４はレジストパターンを用いて任意の形状に形成することができるものであるため、ベース領域９０の幅を任意に設定することが可能である。従って、ベース領域のチャネル長方向の長さを十分確保し、バイポーラトランジスタの耐圧を向上させることが可能となる。
（製造方法）
次に、本発明の第１実施形態に係る半導体装置の製造方法を、図４〜図７を用いて説明する。図４〜図７は、図１（ｂ）のＡ−Ａ線に対応する工程断面図である。
【００４３】
まず、図４（ａ）に示すように、ＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板１０を準備する。ＳＯＩ基板１０は、貼り合わせ法、ＳＩＭＯＸ法等の周知技術によって形成されたものであり、支持基板１２上に絶縁層としての埋め込み酸化膜１４が形成され、埋め込み酸化膜１２上にＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）層１６が形成されたものである。支持基板１２は単結晶シリコンからなり、埋め込み酸化膜１４は二酸化シリコンからなり、ＳＯＩ層１６は単結晶シリコンからなる。また、支持基板１２の厚さは例えば３００μｍであり、埋め込み酸化膜１４の厚さは例えば１５０ｎｍであり、ＳＯＩ層１６の厚さは例えば５０ｎｍである。
【００４４】
このように、本発明の各実施形態においては絶縁層として埋め込み酸化膜が用いられたＳＯＩ基板を例にとるが、絶縁層としてサファイア用いられたＳＯＳ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｓａｐｐｈｉｒｅ）基板、及び絶縁層として石英が用いられたＳＯＱ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｑｕａｒｔｚ）基板等にも本発明は適用可能である。
【００４５】
ＳＯＩ層１６は、第１導電型ＭＯＳトランジスタとしてのｐ型ＭＯＳトランジスタ３１が形成されることとなるｐ型ＭＯＳトランジスタ領域３０と、第２導電型ＭＯＳトランジスタとしてのｎ型ＭＯＳトランジスタ５１が形成されることとなるｎ型ＭＯＳトランジスタ領域５０と、バイポーラトランジスタ８１が形成されることとなるバイポーラトランジスタ領域８０とを有する。また、ｐ型ＭＯＳトランジスタ領域３０とｎ型ＭＯＳトランジスタ領域５０とを総称してＭＯＳトランジスタ領域７０と呼ぶ。
【００４６】
次に、図４（ｂ）に示すように、各トランジスタ素子を電気的に分離するために素子分離領域２０を形成する。素子分離領域２０は二酸化シリコンからなり、ＬＯＣＯＳ法、ＳＴＩ法等の周知の技術を用いて形成する。同時に、素子分離領域２０に囲まれた領域である素子領域１８が画定され、以後素子領域１８にトランジスタ素子が形成されることとなる。また、ｐＭＯＳトランジスタ領域３０とｎＭＯＳトランジスタ領域５０との間、及びＭＯＳトランジスタ領域７０とバイポーラトランジスタ領域８０との間にも、それぞれ素子分離領域２０が形成されることとなる。
【００４７】
次に、図４（ｃ）に示すに、ＭＯＳトランジスタ領域７０及びバイポーラトランジスタ領域８０を含むＳＯＩ層１６上に、熱酸化法等により第１酸化膜２２を形成する。第１酸化膜２２は、パターニング後はゲート酸化膜として機能することとなる。第１酸化膜２２は二酸化シリコンからなり、膜厚は例えば４５Åである。
【００４８】
次に、図４（ｄ）に示すように、ＭＯＳトランジスタ領域７０の素子領域１８に対して、閾値調整用のイオン打ち込み（Ｖｔコントロール・イオン・インプランテーション）を行う。具体的には、周知のフォトリソグラフィ法によってバイポーラ領域８０上にレジストパターンＲＰ１を形成し、レジストパターンＲＰ１をマスクとして用いてイオン打ち込みを行う。これにより、ＭＯＳトランジスタ領域７０の素子領域１８に対してイオン打ち込みを行うことができる。イオン打ち込みを行った後に、アッシングによってレジストパターンＲＰ１を除去する。
【００４９】
次に、図５（ａ）に示すように、バイポーラ領域８０の素子領域１８に対して、バイポーラトランジスタ特性調整用のイオン打ち込み（ベースコントロール・イオン・インプランテーション）を行う。具体的には、周知のフォトリソグラフィ法によってＭＯＳトランジスタ領域７０上にレジストパターンＲＰ３を形成し、レジストパターンＲＰ３をマスクとして用いてイオン打ち込みを行う。これにより、バイポーラ領域８０の素子領域１８に対してイオン打ち込みを行うことができる。イオン打ち込みを行った後に、アッシングによってレジストパターンＲＰ３を除去し、第１酸化膜２２を露出させる。
【００５０】
次に、図５（ｂ）及び図１（ｂ）に示すように、ｐ型ＭＯＳトランジスタ領域３０、ｎ型ＭＯＳトランジスタ領域５０及びバイポーラトランジスタ領域８０におけるＳＯＩ層１６上に、それぞれ、ゲート電極３４、ゲート電極５４及びダミーパターン８４を形成する。具体的には、まず、ＭＯＳトランジスタ領域７０及びバイポーラトランジスタ領域８０のＳＯＩ層１６上に形成された第１酸化膜２２上に、ＣＶＤ法等により図示しないポリシリコン等の薄膜２３を成膜する。この薄膜２３の膜厚は、例えば２００ｎｍである。次に、周知のフォトリソグラフィ法及びエッチングにより薄膜２３及び第１酸化膜２２をパターニングする。なお、薄膜２３としてはタングステンシリサイド等を用いても構わない。これにより、図５（ｂ）に示すように、ｐ型ＭＯＳトランジスタ領域３０及びｎ型ＭＯＳトランジスタ領域５０それぞれにおける素子領域１８中のＳＯＩ層１６上には、それぞれゲート酸化膜３２及び５２を介してゲート電極３４及び５４が形成される。また同時に、バイポーラトランジスタ領域８０上における素子領域１８中のＳＯＩ層１６上には、第２酸化膜８２を介してダミーパターン８４が形成される。また、ゲート電極３４及び５４並びにダミーパターン８４の平面形状は、例えば図１（ｂ）に示すようなものとする。すなわち、ゲート電極３４及び５４は、ゲート電位を取る必要があるためその上層からコンタクトを取る必要がある。そのため、ゲート電極３４及び５４は、その端部に幅広のゲートコンタクト領域３４ａ及び５４ａを設けることが好ましい。一方ダミーパターン８４は電極としては用いない。このため、ダミーパターン８４には幅広のコンタクト領域を設ける必要はない。
【００５１】
次に、図５（ｃ）に示すように、ｎ型ＭＯＳトランジスタ領域５０の素子領域１８中に、後述するソース領域６２ｓ及びドレイン領域６２ｓよりも低濃度のｎ型（ｎ-型）のＬＤＤ領域５６を形成し、同時に、バイポーラトランジスタ領域８０の素子領域１８中に、後述するコレクタ領域９２ｃ及びエミッタ領域９２ｅよりも低濃度のｎ型のＬＤＤ領域８６ｎを形成する。具体的には、まず、ｐ型ＭＯＳトランジスタ領域３０上、並びにバイポーラトランジスタ領域８０のうちコレクタ領域９２ｃとなる予定の領域、エミッタ領域９２ｅとなる予定の領域及びこれらに挟まれた領域以外の領域上に、レジストパターンＲＰ５を形成する。次に、レジストパターンＲＰ５、ゲート電極５４及びダミーパターン８４をマスクとしてｎ型不純物を導入する。例えば、ヒ素（Ａｓ）を、２０ｋｅＶ、ドーズ量１×１０13ｃｍ-2の条件でイオンインプランテーションを行う。これにより、ｎ型ＭＯＳトランジスタ領域５０の素子領域１８中の、ゲート電極５４に被覆されていない領域のＳＯＩ層１６の表層領域に、ｎ-型のＬＤＤ領域５６が形成される。同時に、バイポーラトランジスタ領域８０の素子領域１８中の、レジストパターンＲＰ５及びダミーパターン８４に被覆されていない領域のＳＯＩ層１６の表層領域に、ｎ-型のＬＤＤ領域８６ｎが形成される。イオンインプランテーションを行った後に、レジストパターンＲＰ５をアッシングにより除去する。
【００５２】
ここで、本来はバイポーラトランジスタ領域８０にはＬＤＤ領域８６ｎを形成しなくとも良いのであるが、本工程で用いたレジストパターンＲＰ５を形成するためのフォトマスクを後述する図６（ｃ）の工程において再度使用することを可能とするために、バイポーラトランジスタ領域８０にもＬＤＤ領域８６ｎを形成することとしている。
次に、図５（ｄ）に示すように、ｐ型ＭＯＳトランジスタ領域３０の素子領域１８中に、後述するソース領域４２ｓ及びドレイン領域４２ｄよりも低濃度のｐ型（ｐ-型）のＬＤＤ領域３６を形成し、同時に、バイポーラトランジスタ領域８０の素子領域１８中に、後述するベースコンタクト領域８９よりも低濃度のｐ型のＬＤＤ領域８６ｐを形成する。具体的には、まず、ｎ型ＭＯＳトランジスタ領域５０上、並びにバイポーラトランジスタ領域８０のうちコレクタ領域９２ｃとなる予定の領域、エミッタ領域９２ｅとなる予定の領域及びこれらに挟まれた領域上にレジストパターンＲＰ７を形成する。次に、レジストパターンＲＰ７及びゲート電極３４をマスクとしてｐ型不純物を導入する。例えば、二フッ化ホウ素（二フッ化ボロン、ＢＦ2）を、１５ｋｅＶ、ドーズ量１．０×１０13ｃｍ-2の条件でイオンインプランテーションを行う。これにより、ｐ型ＭＯＳトランジスタ領域３０の素子領域１８中の、ゲート電極３４に被覆されていない領域のＳＯＩ層１６の表層領域に、ｐ-型のＬＤＤ領域３６が形成される。同時に、バイポーラトランジスタ領域８０の素子領域１８中の、ダミーパターン８４及びレジストパターンＲＰ７に被覆されていない領域のＳＯＩ層１６の表層領域に、ｐ-型のＬＤＤ領域８６ｐが形成される。すなわち、この段階では図２においてＬＤＤ領域８６ｐと示された領域に加えてベースコンタクト領域８９と示された領域にもＬＤＤ領域８６ｐが形成されている。イオンインプランテーションを行った後に、レジストパターンＲＰ７をアッシングにより除去する。
【００５３】
次に、図６（ａ）及び図１（ｂ）に示すように、ＭＯＳトランジスタ領域７０のゲート電極３４及び５４の側面、並びにバイポーラトランジスタ領域８０のダミーパターン８４の側面に、それぞれサイドウォール３８、５８及び８８を形成する。具体的には、まず、ＭＯＳトランジスタ領域７０及びバイポーラトランジスタ領域８０のＳＯＩ層１６上、ゲート電極３４及び５４の上面及び側面、ダミーパターン８４の上面及び側面、ゲート絶縁膜３２及び５２の側面、並びに第２酸化膜８２の側面を被覆するように、全面にＣＶＤ法等によって図示しない二酸化シリコン等の絶縁膜２４を形成する。絶縁膜２４の膜厚は、例えば１６００Åである。次に、全面に異方性のドライエッチングを行う。これにより、ゲート電極３４及びゲート絶縁膜３２の側面、ゲート電極５４及びゲート絶縁膜５２の側面、並びにダミーパターン８４及び第２酸化膜８２の側面に、サイドウォール３８、５８及び８８が形成される。
【００５４】
次に、図６（ｂ）、図１（ｂ）及び図３に示すように、ｐ型ＭＯＳトランジスタ領域３０及びバイポーラトランジスタ領域８０のＳＯＩ層１６にｐ型の不純物を導入することにより、ｐ型ＭＯＳトランジスタ領域３０のゲート電極３４下のチャネル領域４０を挟んだｐ型のソース領域４２ｓ及びｐ型のドレイン領域４２ｄを形成し、同時に、ダミーパターン８４下のベース領域９０とチャネル幅方向において隣接するｐ型のベースコンタクト領域８９を形成する。具体的には、まず、ｎ型ＭＯＳトランジスタ領域５０上、並びにバイポーラトランジスタ領域８０のうちコレクタ領域９２ｃとなる予定の領域、エミッタ領域９２ｅとなる予定の領域及びこれらに挟まれた領域上に、図５（ｄ）の工程でレジストパターンＲＰ７を形成した際に用いたフォトマスクと同じフォトマスクを用いてレジストパターンＲＰ９を形成する。次に、レジストパターンＲＰ９、ゲート電極３４及びサイドウォール３８をマスクとしてｐ型不純物を導入する。例えば、二フッ化ホウ素（二フッ化ボロン、ＢＦ2）を、１５ｋｅＶ、ドーズ量５．０×１０15ｃｍ-2の条件でイオンインプランテーションを行う。これにより、ｐ型ＭＯＳトランジスタ領域３０の素子領域１８中の、ゲート電極３４及びサイドウォール３８に被覆されていない領域のＳＯＩ層１６中に、ｐ+型のソース領域４２ｓ及びｐ+型のドレイン領域４２ｄが形成される。また、ＳＯＩ層１６中の、ソース領域４２ｓ及びドレイン領域４２ｄに挟まれた、ゲート電極３４下の部分にはチャネル領域４０が形成されたことになる。また同時に、図１（ｂ）及び図３に示されるように、バイポーラトランジスタ領域８０の素子領域１８中の、ダミーパターン８４下の領域とチャネル幅方向において隣接する、レジストパターンＲＰ９、ダミーパターン８４及びサイドウォール８８に被覆されていない領域のＳＯＩ層１６中に、ｐ型のベースコンタクト領域８９が形成される。更に、マスクとして用いたゲート電極３４にも不純物が導入されるため、ゲート電極３４は、不純物濃度（ｐ型不純物であるホウ素の濃度）が１×１０20ｃｍ-3程度であるいわゆるドープト・ポリシリコンとなる。そして、イオンインプランテーションを行った後に、レジストパターンＲＰ９をアッシングにより除去する。
【００５５】
次に、図６（ｃ）及び図１（ｂ）に示すように、ｎ型ＭＯＳトランジスタ領域５０及びバイポーラトランジスタ領域８０のＳＯＩ層１６にｎ型の不純物を導入することにより、ｎ型ＭＯＳトランジスタ領域８０のゲート電極５４下のチャネル領域６０を挟んだｎ型のソース領域６２ｓ及びｎ型のドレイン領域６２ｄを形成し、同時に、ダミーパターン８４下のベース領域９０を挟んだｎ型のコレクタ領域９２ｃ及びｎ型のエミッタ領域９２ｅを形成する。具体的には、まず、ｐ型ＭＯＳトランジスタ領域３０上、並びにバイポーラトランジスタ領域８０のうちコレクタ領域９２ｃとなる予定の領域、エミッタ領域９２ｅとなる予定の領域及びこれらに挟まれた領域以外の領域上に、図５（ｃ）の工程でレジストパターンＲＰ５を形成した際に用いたフォトマスクと同じフォトマスクを用いてレジストパターンＲＰ１１を形成する。次に、レジストパターンＲＰ１１、ゲート電極５４及びサイドウォール５８をマスクとしてｎ型不純物を導入する。例えば、燐（リン、Ｐ）を、１５ｋｅＶ、ドーズ量５．０×１０15ｃｍ-2の条件でイオンインプランテーションを行う。これにより、ｎ型ＭＯＳトランジスタ領域５０の素子領域１８中の、ゲート電極５４及びサイドウォール５８に被覆されていない領域のＳＯＩ層１６中に、ｎ+型のソース領域６２ｓ及びｎ+型のドレイン領域６２ｄが形成される。また、ＳＯＩ層１６中の、ソース領域６２ｓ及びドレイン領域６２ｄに挟まれた、ゲート電極５４下の部分にはチャネル領域６０が形成されたことになる。また同時に、バイポーラトランジスタ領域８０の素子領域１８中の、レジストパターンＲＰ１１、ダミーパターン８４及びサイドウォール８８に被覆されていない領域のＳＯＩ層１６中に、ｎ+型のコレクタ領域９２ｃ及びｎ+型のエミッタ領域９２ｅが形成される。また、ＳＯＩ層１６中の、コレクタ領域９２ｃ及びエミッタ領域９２ｅに挟まれた、ダミーパターン８４下の部分にはベース領域９０が形成されたことになる。更に、マスクとして用いたゲート電極５４及びダミーパターン８４にも不純物が導入されるため、ゲート電極５４及びダミーパターン８４は、不純物濃度（ｎ型不純物である燐の濃度）が１×１０20ｃｍ-3程度であるいわゆるドープト・ポリシリコンとなる。そして、イオンインプランテーションを行った後に、レジストパターンＲＰ１１をアッシングにより除去する。
【００５６】
この図６（ｃ）の工程まででＳＯＩ基板１０上にＭＯＳトランジスタ及びバイポーラトランジスタが形成されるが、この後必要に応じて、サリサイド（Ｓａｌｉｃｉｄｅ；Ｓｅｌｆ  Ａｌｉｇｎｅｄ  Ｓｉｌｉｃｉｄｅ）工程を適用しても良い。すなわち、コバルトやチタン等の導電膜をスパッタ法等により成膜し、熱処理を行うことで、素子領域１８中のソース領域４２ｓ等、ドレイン領域４２ｄ等、コレクタ領域９２ｃ、エミッタ領域９２ｅ及びベースコンタクト領域８９表面上、並びにゲート電極３４等及びダミーパターン８４表面上を、選択的にシリサイド化し、低抵抗化する。
【００５７】
次に、図７（ａ）に示すように、中間絶縁膜２８を形成する。すなわち、ＣＶＤ法等により全面に二酸化シリコンからなる中間絶縁膜を形成し、ＣＭＰによって平坦化する。中間絶縁膜２８の膜厚は、例えば９０００Åである。なお、中間絶縁膜２８は、単層であっても良いし、数種の絶縁膜の積層であっても良い。
【００５８】
次に、図７（ｂ）に示すように、コンタクトプラグ及び配線パターン等を形成することにより配線工程を行う。すなわち、まずフォトリソグラフィ法及びエッチングにより、中間絶縁膜２８に、ソース領域４２ｓ及び６２ｓ、ドレイン領域４２ｄ及び６２ｄ、コレクタ領域９２ｃ、並びにエミッタ領域９２ｅの一部を露出する、コンタクトホール４４ｓ、４４ｄ、６４ｓ、６４ｄ、９４ｃ及び９４ｅを開口する。またこのとき、図示しないが、ゲート電極３４及び５４、並びにベースコンタクト領域８９の一部を露出するコンタクトホール４４ｇ、６４ｇ及び９４ｂも開口する。但し、ダミーパターン８４は電極として機能しないため、ダミーパターン８４に達するコンタクトホールは開口する必要はない。次に、タングステン、アルミニウム等の導電膜をコンタクトホールに充填し、平坦化することで、コンタクトプラグ４６ｓ、４６ｄ、６６ｓ、６６ｄ、９６ｃ及び９６ｅを形成する。またこのとき、図示しないが、ゲート電極３４及び５４、並びにベースコンタクト領域８９に達するコンタクトプラグ４６ｇ、６６ｇ及び９６ｂも形成する。次に、全面にアルミニウム等の導電膜を成膜し、フォトリソグラフィ法及びエッチングにより所望の配線パターン２９を形成する。
このような配線工程を必要に応じて複数回繰り返すことで、ウエハプロセスが終了する。
（効果）
【００５９】
本発明の第１実施形態に係る半導体装置の製造方法によれば、ＳＯＩ基板上に通常のＣＭＯＳトランジスタを製造する方法に工程をほとんど追加することなく、同一のＳＯＩ基板上にＣＭＯＳトランジスタとラテラルバイポーラトランジスタとを形成することができる。すなわち、ＳＯＩ基板上に通常のＣＭＯＳトランジスタを製造する方法に追加された工程は図５（ａ）のバイポーラトランジスタ特性調整用のイオン打ち込み工程を追加するだけであり、あとは素子領域形成、ゲート電極形成、及びイオン打ち込み等のマスクパターンを変更するだけで、同一のＳＯＩ基板上にＣＭＯＳトランジスタとラテラルバイポーラトランジスタとを形成することができる。従って、従来のＳＯＩ−ＣＭＯＳプロセスをほとんど変更せずに、ＳＯＩ−ＢｉＣＭＯＳを形成することが可能となる。
【００６０】
また、本実施形態によるバイポーラトランジスタの動作特性の実験データを図８に示す。通常のＳＯＩ−ＭＯＳトランジスタの場合にしばしば問題となるキンク特性が抑制された、良好なトランジスタ特性を示していることが分かる。
（第２実施形態）
【００６１】
本発明の第２実施形態に係る半導体装置及びその製造方法を、図９〜図１１を用いて説明する。図９及び図１０は、第２実施形態に係る半導体装置の構造を示す断面図及び平面図であり、図１１は、第２実施形態に係る半導体装置の製造方法のうち特徴的な工程を示す断面図である。なお、本実施形態の説明においては、第１実施形態と同じ構成については同一の符号を付与することでその説明を省略する。同様に、第１実施形態と同一の製造工程の説明は省略する。
（構造）
【００６２】
まず、本発明の第２実施形態に係る半導体装置の構造を、図９及び図１０を用いて説明する。
図９は、第２実施形態に係る半導体装置の断面図であり、図１０は、第２実施形態に係る半導体装置から、ＳＯＩ層１６より上方の構造を除去した場合の平面図である。
第２実施形態に係る半導体装置が第１実施形態に係る半導体装置と異なる点は、バイポーラトランジスタ領域８０においては、ベース領域９０中にＬＤＤ領域が形成されていない点である。その他の構造は第１実施形態に係る半導体装置と同じである。
（効果）
【００６３】
本発明の第２実施形態に係る半導体装置によれば、第１実施形態に係る半導体装置の効果に加えて次のような効果を得ることができる。すなわち、本発明の第２実施形態に係る半導体装置においては、バイポーラトランジスタ領域８０においてはベース領域９０中にＬＤＤ領域が形成されていない。この場合、コレクタ領域９２ｃとベース領域９０との接合、及びエミッタ領域９２ｅとベース領域９０との接合が、ＬＤＤ領域がベース領域９０中に形成されている場合と比較してより単純なＰＮ接合となる。このため、バイポーラトランジスタの特性ばらつきを抑制することができる。
（製造方法）
【００６４】
次に、本発明の第２実施形態に係る半導体装置の製造方法を、図１１を用いて説明する。図１１は、本発明の第２実施形態に係る半導体装置の製造方法の特徴的な工程を示すものであり、図１（ｂ）のＡ−Ａ線に対応する工程断面図である。
まず、第１実施形態の図５（ｂ）に示される工程までは、第２実施形態においても同じである。
【００６５】
そして次に、第１実施形態の図５（ｃ）に示される工程に代えて、第２実施形態においては図１１に示す工程を行う。
すなわち図１１に示すように、ｎ型ＭＯＳトランジスタ領域５０の素子領域１８中に、ソース領域６２ｓ及びドレイン領域６２ｄよりも低濃度のｎ型（ｎ-型）のＬＤＤ領域５６を形成する。具体的には、まず、ｐ型ＭＯＳトランジスタ領域３０上、及びバイポーラトランジスタ領域８０上に、レジストパターンＲＰ１３を形成する。より詳細には、図５（ｃ）の工程におけるレジストパターンＲＰ５はｐ型ＭＯＳトランジスタ領域３０上、並びにバイポーラトランジスタ領域８０のうちコレクタ領域９２ｃとなる予定の領域、エミッタ領域９２ｅとなる予定の領域及びこれらに挟まれた領域以外の領域上に形成されるものであったのに対し、図１１の工程におけるレジストパターンＲＰ１３は、バイポーラトランジスタ領域８０のうちコレクタ領域９２ｃとなる予定の領域、エミッタ領域９２ｅとなる予定の領域及びこれらに挟まれた領域上にも形成される。次に、レジストパターンＲＰ１３、ゲート電極５４をマスクとしてｎ型不純物を導入する。例えば、ヒ素（Ａｓ）を、２０ｋｅＶ、ドーズ量１×１０13ｃｍ-2の条件でイオンインプランテーションを行う。これにより、ｎ型ＭＯＳトランジスタ領域５０の素子領域１８中の、ゲート電極５４に被覆されていない領域のＳＯＩ層１６の表層領域に、ｎ型不純物濃度が１×１０19ｃｍ-3程度のｎ-型のＬＤＤ領域５６が形成される。一方、バイポーラトランジスタ領域８０の素子領域１８中のＳＯＩ層１６の表層領域には、ｎ-型のＬＤＤ領域８６ｎが形成されない。イオンインプランテーションを行った後に、レジストパターンＲＰ１３をアッシングにより除去する。以降の工程は第１実施形態と同じである。
【００６６】
なお、第１実施形態においては、図５（ｃ）に示されるｎ型のＬＤＤ領域を形成する工程と図６（ｃ）に示されるｎ型の高濃度拡散層を形成する工程において用いられるフォトマスクは同じものを用いることができたのに対して、第２実施形態においては、図１１に示されるｎ型のＬＤＤ領域を形成する工程においては、図６（ｃ）に示されるｎ型の高濃度拡散層を形成する工程において用いられるフォトマスクとは別のフォトマスクを用意する必要が生ずる。
（効果）
【００６７】
本発明の第２実施形態に係る半導体装置の製造方法によれば、ＳＯＩ基板上に通常のＣＭＯＳトランジスタを製造する方法に工程をほとんど追加することなく、同一のＳＯＩ基板上にＣＭＯＳトランジスタとラテラルバイポーラトランジスタとを形成することができる。すなわち、第１実施形態におけるのと同様に、ＳＯＩ基板上に通常のＣＭＯＳトランジスタを製造する方法に追加された工程は図５（ａ）のベース調整用のイオン打ち込み工程を追加するだけであり、あとは素子領域形成、ゲート電極形成、及びイオン打ち込み等のマスクパターンを変更するだけで、同一のＳＯＩ基板上にＣＭＯＳトランジスタとラテラルバイポーラトランジスタとを形成することができる。従って、従来のＳＯＩ−ＣＭＯＳプロセスをほとんど変更せずに、ＳＯＩ−ＢｉＣＭＯＳ、特にＬＤＤ領域を形成しないことによりバイポーラトランジスタの特性ばらつきを抑制したＳＯＩ−ＢｉＣＭＯＳを形成することが可能となる。
（第３実施形態）
【００６８】
本発明の第３実施形態に係る半導体装置及びその製造方法を、図１２〜図１３を用いて説明する。図１２は、第３実施形態に係る半導体装置の構造を示す断面図であり、図１３は、第２実施形態に係る半導体装置の製造方法のうち特徴的な工程を示す断面図である。なお、本実施形態の説明においては、第１実施形態と同じ構成については同一の符号を付与することでその説明を省略する。同様に、第１実施形態と同一の製造工程の説明は省略する。
（構造）
【００６９】
まず、本発明の第３実施形態に係る半導体装置の構造を、図１２を用いて説明する。
図１２は、第３実施形態に係る半導体装置の断面図である。
第３実施形態に係る半導体装置が第１実施形態に係る半導体装置と異なる点は、バイポーラトランジスタ領域８０のダミーパターン８４ｎの不純物濃度が１×１０19ｃｍ-3以下という低濃度である点である。すなわち、上述の通り第１実施形態におけるダミーパターン８４は不純物（ｎ型不純物である燐）濃度が１×１０20ｃｍ-3程度であるいわゆるドープト・ポリシリコンである。これに対して第３実施形態においては、ダミーパターン８４ｎは不純物濃度が１×１０19ｃｍ-3以下であるいわゆるノンドープト・ポリシリコン（Ｎｏｎ−Ｄｏｐｅｄ  Ｐｏｌｙ−Ｓｉｌｉｃｏｎ）である。ダミーパターン８４ｎの不純物濃度は、実質的にゼロであることがより好ましい。その他の構造は第１実施形態に係る半導体装置と同じである。
（効果）
【００７０】
本発明の第３実施形態に係る半導体装置によれば、第１実施形態に係る半導体装置の効果に加えて、次のような効果を得ることができる。すなわち本発明によるバイポーラトランジスタにおいては、バイポーラトランジスタの動作中にコレクタ電流により発生したホットキャリアがベースコンタクト領域８９から完全に引き抜ききれずに第２酸化膜８２ｎに飛び込んでしまう場合がある。このときダミーパターン８４がドープト・ポリシリコンである場合、空乏層が第２酸化膜８２から主としてチャネル領域９０中へ広がるため、チャネル領域９０中を流れるコレクタ電流の流れを妨げてしまい、バイポーラトランジスタの特性変動を引き起こす恐れがある。これに対して、第３実施形態に係る半導体装置のようにダミーパターン８４ｎをノンドープト・ポリシリコンとした場合は、空乏層は第２酸化膜８２からチャネル領域９０中のみならずダミーパターン８４ｎ中へも広がるため、チャネル領域９０中への空乏層の広がりが抑制される。このため、チャネル領域９０中を流れるコレクタ電流の流れをあまり妨げることがない。従って、上述のようなホットキャリアによるバイポーラトランジスタの特性変動を抑制できることができる、という効果を得ることができる。
（製造方法）
【００７１】
次に、本発明の第３実施形態に係る半導体装置の製造方法を、図１３を用いて説明する。図１３は、本発明の第３実施形態に係る半導体装置の製造方法の特徴的な工程を示すものであり、図１（ｂ）のＡ−Ａ線に対応する工程断面図である。
まず、第１実施形態の図６（ｂ）に示される工程までは、第３実施形態においても同じである。
【００７２】
そして次に、第１実施形態の図６（ｃ）に示される工程に代えて、第３実施形態においては図１３に示す工程を行う。
すなわち図１２に示すように、ｎ型ＭＯＳトランジスタ領域５０及びバイポーラトランジスタ領域８０のＳＯＩ層１６にｎ型の不純物を導入することにより、ｎ型ＭＯＳトランジスタ領域５０のゲート電極５４下のチャネル領域６０を挟んだｎ型のソース領域６２ｓ及びｎ型のドレイン領域６２ｄを形成し、同時に、ダミーパターン８４ｎ下のベース領域９０を挟んだｎ型のコレクタ領域９２ｃ及びｎ型のエミッタ領域９２ｅを形成する。具体的には、まず、ｐ型ＭＯＳトランジスタ領域３０上、並びにバイポーラトランジスタ領域８０のうちコレクタ領域９２ｃとなる予定の領域、エミッタ領域９２ｅとなる予定の領域及びこれらに挟まれた領域以外の領域上に加えて、コレクタ領域９２ｃとなる予定の領域及びエミッタ領域９２ｅとなる予定の領域に挟まれた領域中のダミーパターン８４ｎ上にも、レジストパターンＲＰ１７を形成する。第１実施形態と異なるのは、コレクタ領域９２ｃとなる予定の領域及びエミッタ領域９２ｅとなる予定の領域に挟まれた領域上にもレジストを形成している点である。次に、レジストパターンＲＰ１７及びゲート電極５４をマスクとしてｎ型不純物を導入する。例えば、燐（リン、Ｐ）を、１５ｋｅＶ、ドーズ量５．０×１０15ｃｍ-2の条件でイオンインプランテーションを行う。これにより、ｎ型ＭＯＳトランジスタ領域５０の素子領域１８中の、ゲート電極５４及びサイドウォール５８に被覆されていない領域のＳＯＩ層１６中に、ｎ+型のソース領域６２ｓ及びｎ+型のドレイン領域６２ｄが形成される。また、ＳＯＩ層１６中の、ソース領域６２ｓ及びドレイン領域６２ｄに挟まれた、ゲート電極５４下の部分にはチャネル領域６０が形成されたことになる。また同時に、バイポーラトランジスタ領域８０の素子領域１８中の、レジストパターンＲＰ１７、ダミーパターン８４ｎ及びサイドウォール８８に被覆されていない領域のＳＯＩ層１６中に、ｎ+型のコレクタ領域９２ｃ及びｎ+型のエミッタ領域９２ｅが形成される。また、ＳＯＩ層１６中の、コレクタ領域９２ｃ及びエミッタ領域９２ｅに挟まれた、ダミーパターン８４ｎ下の部分にはベース領域９０が形成されたことになる。更に、マスクとして用いたゲート電極５４にも不純物が導入されるため、ゲート電極５４は、不純物濃度（ｎ型不純物である燐の濃度）が１×１０20ｃｍ-3程度であるいわゆるドープト・ポリシリコンとなる。ここで第１実施形態と異なるのは、ダミーパターン８４ｎはレジストパターンＲＰ１７によって被覆されているため、不純物が導入されない点である。このため、ダミーパターン８４ｎは不純物濃度が１×１０19ｃｍ-3以下という低濃度のままである。そして、イオンインプランテーションを行った後に、レジストパターンＲＰ１７をアッシングにより除去する。以降の工程は、第１実施形態と同じである。なお、ダミーパターン８４ｎには、先行する図５（ｃ）のＬＤＤ領域を形成するための不純物導入工程によって若干のｎ型不純物が導入されているが、この図５（ｃ）の工程で導入される不純物の量は少量であり、依然としてノンドープト・ポリシリコンと言い得る程度の低濃度の不純物濃度である。
【００７３】
なお、第１実施形態においては、図５（ｃ）に示されるｎ型のＬＤＤ領域を形成する工程と図６（ｃ）に示されるｎ型の高濃度拡散層を形成する工程において用いられるフォトマスクは同じものを用いることができたのに対して、第３実施形態においては、図１２に示されるｎ型のＬＤＤ領域を形成する工程においては、図６（ｃ）に示されるｎ型の高濃度拡散層を形成する工程において用いられるフォトマスクとは別のフォトマスクを用意する必要が生ずる。
【００７４】
更に、第３実施形態のより好ましい形態は、図５（ｃ）のＬＤＤ領域を形成するための不純物導入を行う工程においても、ｐ型ＭＯＳトランジスタ領域３０上及びバイポーラトランジスタ領域８０のベースコンタクト領域８９となるべき領域上に加えて、ダミーパターン８４ｎ上をも被覆するレジストパターンを用いることである。このようにすることで、ダミーパターン８４ｎに導入される不純物を実質的にゼロとすることができ、上述した第３実施形態の半導体装置の効果をより発揮することができる。
（効果）
【００７５】
本発明の第３実施形態に係る半導体装置の製造方法によれば、ＳＯＩ基板上に通常のＣＭＯＳトランジスタを製造する方法に工程をほとんど追加することなく、同一のＳＯＩ基板上にＣＭＯＳトランジスタとラテラルバイポーラトランジスタとを形成することができる。すなわち、第１実施形態におけるのと同様に、ＳＯＩ基板上に通常のＣＭＯＳトランジスタを製造する方法に追加された工程は図５（ａ）のバイポーラトランジスタ特性調整用のイオン打ち込み工程を追加するだけであり、あとは素子領域形成、ゲート電極形成、及びイオン打ち込み等のマスクパターンを変更するだけで、同一のＳＯＩ基板上にＣＭＯＳトランジスタとラテラルバイポーラトランジスタとを形成することができる。従って、従来のＳＯＩ−ＣＭＯＳプロセスをほとんど変更せずに、ＳＯＩ−ＢｉＣＭＯＳ、特にダミーパターン８４をノンドープとしたことによりバイポーラトランジスタの特性変動を抑制したＳＯＩ−ＢｉＣＭＯＳを形成することが可能となる。
（第４実施形態）
【００７６】
本発明の第４実施形態に係る半導体装置及びその製造方法を、図１４及び１５を用いて説明する。図１４及び１５は、第４実施形態に係る半導体装置の構造を示す断面図及び平面図である。なお、本実施形態の説明においては、第１実施形態と同じ構成については同一の符号を付与することでその説明を省略する。同様に、第１実施形態と同一の製造工程の説明は省略する。
（構造）
【００７７】
まず、本発明の第４実施形態に係る半導体装置の構造を、図１４及び１５を用いて説明する。
図１４は、第４実施形態に係る半導体装置の平面図であり、図１５（ａ）は、図１４のＢ−Ｂ線の断面図である。また図１５（ｂ）は、図１４のＢ−Ｂ線の断面図において、その上層に配線層が形成された場合を示すものである。
【００７８】
第４実施形態に係る半導体装置が第１実施形態に係る半導体装置と異なる点は、ダミーパターン８５が接地配線と電気的に接続されていることである。すなわち図１４に示すように、第４実施形態のダミーパターン８５はチャネル幅方向（図１４の上下方向）であってベースコンタクト領域８９の反対側に延長されており、ベース領域９０上ではない領域上に幅広のダミーパターンコンタクト領域８５ａが形成されている。そして、図１５（ｂ）に示すように、このダミーパターンコンタクト領域８５ａの上に、接地配線と電気的に接続されたコンタクトプラグ９６ｄｇが形成されることとなる。これにより、ダミーパターン８５は接地電位に固定される。なお、ダミーパターンコンタクト領域８５ａは、コンタクトホール９４ｄｇの合わせずれを考慮した場合は図１４に示すように幅広に形成することが好ましいが、製造可能であるならば幅広に形成する必要はない。また、ダミーパターンコンタクト領域８５ａは、ダミーパターン８５の一部である。
その他は第１実施形態に係る半導体装置と同じである。
（効果）
【００７９】
本発明の第４実施形態に係る半導体装置によれば、第１実施形態に係る半導体装置の効果に加えて、次のような効果を得ることができる。すなわち本発明によるバイポーラトランジスタにおいては、バイポーラトランジスタの動作中にコレクタ電流により発生したホットキャリアがベースコンタクト領域８９から完全に引き抜ききれずにダミーパターン８５に飛び込んでしまう場合がある。このとき、ダミーパターン８５がいずれの配線にも接続されておらずフローティングである場合には、バイポーラトランジスタの特性変動を引き起こす恐れがある。しかし、第４実施形態に係る半導体装置によれば、ダミーパターン８５は接地配線と電気的に接続されており、バイポーラトランジスタ８１が動作している間、常にダミーパターン８５は接地電位に固定されている。このため、ダミーパターン８５に飛び込んだホットキャリアの影響をなくすことが可能となるため、上述したホットキャリアによるバイポーラトランジスタの特性変動を抑制することが可能となる。
（製造方法）
次に、本発明の第４実施形態に係る半導体装置の製造方法を説明する。
【００８０】
第４実施形態に係る半導体装置の製造方法が第１実施形態に係る半導体装置の製造方法と異なる点は、図５（ｂ）の工程と図７（ｂ）の工程である。
【００８１】
まず、第１実施形態において記載した図５（ｂ）の工程において、薄膜２３及び第１酸化膜２２をパターニングする際、ダミーパターン８５は上述した図１３に示される平面形状にパターニングする。これにより、ダミーパターンコンタクト領域８５ａが形成される。
【００８２】
また、第１実施形態において記載した図７（ｂ）の工程においてコンタクトホールを開口する際に、同時にダミーパターンコンタクト領域８５ａの一部を露出するコンタクトホール９４ｄｇも開口する。そしてコンタクトホール９４ｄｇにも導電膜を充填することで、コンタクトプラグ９６ｄｇを形成する。そしてコンタクトプラグ９６ｄｇ上にも配線パターン２９を形成する。コンタクトプラグ９６ｄｇ上に形成された配線パターン２９は、上述した通り接地配線である。
【００８３】
その他は第１実施形態に係る半導体装置の製造方法と同じである。
（効果）
【００８４】
本発明の第４実施形態に係る半導体装置の製造方法によれば、まず、第１実施形態に係る半導体装置の製造方法と同様に、従来のＳＯＩ−ＣＭＯＳプロセスをほとんど変更せずに、ＳＯＩ−ＢｉＣＭＯＳを製造することができるとの効果を得ることができる。
【００８５】
また、第４実施形態に係る半導体装置の製造方法は、ゲート電極形成及びコンタクトホール形成のためのマスクパターンを第１実施形態の場合から変更しただけである。従って従来のＳＯＩ−ＣＭＯＳプロセスをほとんど変更せずに、上述のような特性変動が抑制されたバイポーラトランジスタを製造することができるとの効果を得ることができる。
【００８６】
以上、本発明の実施形態を説明したが、本発明は上記に限定されるものではなく、本発明の趣旨に基づいて種々の変形が可能である。例えば、上述した各実施形態を矛盾のない限りにおいて組み合わせても良い。
【図面の簡単な説明】
【００８７】
【図１】本発明の第１実施形態に係る半導体装置の構造を示す断面図及び平面図である。
【図２】本発明の第１実施形態に係る半導体装置から、ＳＯＩ層１６より上方の構造を除去した場合の平面図である。
【図３】図１（ｂ）のＢ−Ｂ線の断面図である。
【図４】本発明の第１実施形態に係る半導体装置の製造方法を示す工程断面図であり、図１（ｂ）のＡ−Ａ線に対応する断面図である。
【図５】本発明の第１実施形態に係る半導体装置の製造方法を示す工程断面図であり、図１（ｂ）のＡ−Ａ線に対応する断面図である。
【図６】本発明の第１実施形態に係る半導体装置の製造方法を示す工程断面図であり、図１（ｂ）のＡ−Ａ線に対応する断面図である。
【図７】本発明の第１実施形態に係る半導体装置の製造方法を示す工程断面図であり、図１（ｂ）のＡ−Ａ線に対応する断面図である。
【図８】本発明の第１実施形態に係る半導体装置におけるバイポーラトランジスタの動作特性の実験データである。
【図９】本発明の第２実施形態に係る半導体装置の構造を示す断面図である。
【図１０】本発明の第２実施形態に係る半導体装置から、ＳＯＩ層１６より上方の構造を除去した場合の平面図である。
【図１１】本発明の第２実施形態に係る半導体装置の製造方法のうち特徴的な工程を示す工程断面図であり、図１（ｂ）のＡ−Ａ線に対応する断面図である。
【図１２】本発明の第３実施形態に係る半導体装置の構造を示す断面図である。
【図１３】本発明の第３実施形態に係る半導体装置の製造方法のうち特徴的な工程を示す工程断面図であり、図１（ｂ）のＡ−Ａ線に対応する断面図である。
【図１４】本発明の第４実施形態に係る半導体装置の構造を示す平面図である。
【図１５】図１４のＢ−Ｂ線の断面図である。
【符号の説明】
【００８８】
１０  ＳＯＩ基板
１２  支持基板
１４  埋め込み酸化膜
１６  ＳＯＩ層
１８  素子領域
２０  素子分離領域
２８  中間絶縁膜
２９  配線パターン
３０  ｐ型ＭＯＳトランジスタ領域
３１  ｐ型ＭＯＳトランジスタ
３４、５４  ゲート電極
３４ａ、５４ａ  ゲートコンタクト領域
３２、５２  ゲート酸化膜
３８、５８、８８  サイドウォール
３６、５６、８６ｎ、８６ｐ  ＬＤＤ領域
４０、６０  チャネル領域
４２ｓ、６２ｓ  ソース領域
４２ｄ、６２ｄ  ドレイン領域
４４、６４、９４  コンタクトホール
４６、６６、９６  コンタクトプラグ
５０  ｎ型ＭＯＳトランジスタ領域
５１  ｎ型ＭＯＳトランジスタ
７０  ＭＯＳトランジスタ領域
８０  バイポーラトランジスタ領域
８１  バイポーラトランジスタ
８２  第２酸化膜
８４、８５  ダミーパターン
８５ａ  ダミーパターンコンタクト領域
８９  ベースコンタクト領域
９０  ベース領域
９２ｃ  コレクタ領域
９２ｅ  エミッタ領域
【図１】
2008244321.tif 000003
【図２】
2008244321.tif 000004
【図３】
2008244321.tif 000005
【図４】
2008244321.tif 000006
【図５】
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【図６】
2008244321.tif 000008
【図７】
2008244321.tif 000009
【図８】
2008244321.tif 000010
【図９】
2008244321.tif 000011
【図１０】
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【図１１】
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【図１２】
2008244321.tif 000014
【図１３】
2008244321.tif 000015
【図１４】
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【図１５】
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