(57)【要約】【課題】  サージ電圧やＥＭＩなどの外部環境に対して十分な耐性を有するアナログデジタル変換器を提供する。【解決手段】  定電圧素子Ｄｚを有し、一端がアナログ信号入力端２１に接続された定電圧回路２２と、一端が基準電位ＧＮＤに接続された抵抗Ｒｚとの直列回路を備え、アナログ入力信号Ａｉｎが定電圧回路２２の閾値電圧Ｖｚより大きいか否かを検出するアナログ信号検出手段１１と、アナログ信号検出手段１１の検出結果をデジタル信号に変換するデジタル信号変換手段１２と、を具備する。【選択図】  図３
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【特許請求の範囲】
【請求項１】
定電圧素子を有し、一端がアナログ信号入力端に接続された定電圧回路と、一端が基準電位に接続された抵抗との直列回路を備え、前記アナログ信号入力端から入力されたアナログ入力信号が前記定電圧回路の閾値電圧より大きいか否かを検出するアナログ信号検出手段と、
前記アナログ信号検出手段の検出結果をデジタル信号に変換するデジタル信号変換手段と、
を具備することを特徴とするアナログデジタル変換器。
【請求項２】
前記定電圧素子が、ツェナーダイオードまたはバリスタであることを特徴とする請求項１に記載のアナログデジタル変換器。
【請求項３】
前記アナログ信号検出手段が、所定のステップずつ増加する閾値電圧を有する定電圧回路と抵抗との直列回路を２ｎ−１（ｎは１を除く自然数）個具備することを特徴とする請求項１に記載のアナログデジタル変換器。
【請求項４】
前記所定のステップずつ増加する閾値電圧を有する定電圧回路は、前記所定のステップに等しい降伏電圧を有する定電圧素子が前記ステップの数に応じて直列接続された回路、または前記所定のステップずつ増加する降伏電圧を有する定電圧素子をそれぞれ具備することを特徴とする請求項３に記載のアナログデジタル変換器。
【請求項５】
前記アナログ信号検出手段が、前記アナログ入力信号を２ｎ−１分割する分圧回路と、前記分圧回路の出力端にそれぞれ接続され、等しい閾値電圧を有する定電圧回路と抵抗との直列回路を２ｎ−１個具備することを特徴とする請求項１に記載のアナログデジタル変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログデジタル変換器に関する。
【背景技術】
【０００２】
従来のアナログデジタル変換器は、高精度な基準電圧を発生する基準電源と、アナログ入力信号と基準電圧を比較する高精度なコンパレータとを有し、コンパレータの比較結果をデジタル値に変換している。
【０００３】
しかし、このような高精度な基準電源やコンパレータはアナログ回路により構成されているので、回路が複雑であるという問題がある。  
更に、高精度なアナログ回路は、電力機器、例えばモータや発電機などの近くで使用する場合に、サージ電圧やＥＭＩ（Electro Magnetic Interference）などにより、誤作動や故障する恐れがあり、外部環境に対する耐性に問題がある。
【０００４】
これに対して、高安定な基準電源やコンパレータを備えることなく基準電圧の変動に対して高精度なアナログデジタル変換器が知られている（例えば、特許文献１参照）。
【０００５】
特許文献１に開示されたアナログデジタル変換器は、定電圧素子としてのツェナーダイオードと、温度依存性を検知するためのサーミスタを含む抵抗ブリッジ回路と、ショットキーバリアダイオードとを有する基準電圧発生回路と、アナログ入力電圧をツェナーダイオードの降伏電圧で除算する除算回路と、除算回路で得られた商に１０ビットの２進数を乗算する乗算回路とを有するアナログデジタル変換回路と、アナログデジタル変換回路を制御するＣＰＵとを具備している。
【０００６】
これにより、サーミスタ、ショットキーバリアダイオード、ツェナーダイオード、抵抗等の安価な回路構成部品で、アナログデジタル変換回路の出力を基準電圧の変動に対して補正したデジタル値を得ている。
【０００７】
しかしながら、特許文献１に開示されたアナログデジタル変換器は、複雑かつ高価な高安定基準電源を使用しないが、基準電圧を推測するための複雑な演算を必要とする問題がある。  
また、演算にＣＰＵを用いているので、アナログデジタル変換器全体としてシステムが複雑になる問題があり、外部環境に対する耐性が必ずしも向上しない恐れがある。
【特許文献１】特開２０００−３１８２３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、サージ電圧やＥＭＩなどの外部環境に対して十分な耐性を有するアナログデジタル変換器を提供する。
【課題を解決するための手段】
【０００９】
本発明の一態様のアナログデジタル変換器は、定電圧素子を有し、一端がアナログ信号入力端に接続された定電圧回路と、一端が基準電位に接続された抵抗との直列回路を備え、前記アナログ信号入力端から入力されたアナログ入力信号が前記定電圧回路の閾値電圧より大きいか否かを検出するアナログ信号検出手段と、前記アナログ信号検出手段の検出結果をデジタル信号に変換するデジタル信号変換手段と、を具備することを特徴としている。
【発明の効果】
【００１０】
本発明によれば、サージ電圧やＥＭＩなどの外部環境に対して十分な耐性を有するアナログデジタル変換器が得られる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施例について図面を参照しながら説明する。
【実施例１】
【００１２】
本発明の実施例１に係るアナログデジタル変換器について、図１乃至図５を用いて説明する。図１はアナログデジタル変換器の構成を示すブロック図、図２はアナログ信号検出手段のアナログ信号検出ユニットを示す回路図、図３はアナログデジタル変換器を示す回路図、図４はデジタル信号変換手段を示す回路図、図５はアナログデジタル変換特性を示す図である。本実施例は、アナログデジタル変換の出力ビット数ｎが３ビットの場合の例である。
【００１３】
図１に示すように、本実施例のアナログデジタル変換器１０は、定電圧回路と抵抗との直列回路（図示せず）を有し、アナログ入力信号Ａｉｎが定電圧回路の閾値電圧より大きいか否かを検出するアナログ信号検出手段１１と、アナログ信号検出手段１１の検出結果をデジタル信号に変換するデジタル信号変換手段１２とを具備している。
【００１４】
デジタル信号変換手段１２は、アナログ信号検出手段１１の検出結果をバイナリ・コードに変換するエンコーダ１３と、バイナリ・コードを取り込んで外部に出力するラッチ１４とを具備している。  
クロック信号発生部１５から供給されるクロック信号ＣＬＫに同期して、エンコーダ１３はアナログ信号検出手段１１の検出結果をバイナリ・コードに変換し、ラッチ１４は変換されたバイナリ・コードをラッチし、外部に出力する。
【００１５】
図２に示すように、アナログ信号検出手段１１は、２３−１＝７個のアナログ信号検出ユニット２０ａ〜２０ｇを有している。  
アナログ信号検出ユニット２０ａは、定電圧素子、例えばツェナーダイオードＤｚを有し、一端がアナログ信号入力端子２１に接続された定電圧回路２２ａと一端が基準電位ＧＮＤに接続された抵抗Ｒｚとの直列回路と、ドレインｄ１が抵抗Ｒ１を介して電源Ｖｄｄに接続され、ゲートｇ１が定電圧回路２２ａと抵抗Ｒｚとの接続点に接続され、ソースｓ１が抵抗Ｒ２を介して基準電位ＧＮＤに接続されたｎ型の絶縁ゲート電界効果トランジスタ（以後、ＭＯＳトランジスタという）Ｍ１とを具備している。
【００１６】
定電圧回路２２ａ〜２２ｇは、定電圧回路２２ａ〜２２ｇの閾値電圧が所定のステップずつ増加するように、ステップの数に応じて１個または直列接続された複数個のツェナーダイオードＤｚを有している。
【００１７】
アナログ信号検出ユニット２０ａにおいて、アナログ信号入力端子２１に閾値電圧Ｖｚ以上のアナログ入力信号Ａｉｎが入力されると、定電圧回路２２ａのツェナーダイオードＤｚに電流Ｉｚが流れ、電流検出用の抵抗Ｒｚによる電圧Ｖｒ＝Ｉｚ×Ｒｚが生じる。
【００１８】
電圧ＶｒがＭＯＳトランジスタＭ１の閾値電圧より大きくなるように設定しておくことにより、ＭＯＳトランジスタＭ１がオンされて、検出結果出力端子２３ａの出力Ｖｏｕｔ１が“１”になる。
【００１９】
一方、アナログ信号入力端子２１に閾値電圧Ｖｚ以下のアナログ入力信号Ａｉｎが入力されると、ＭＯＳトランジスタＭ１がオフされて、検出結果出力端子２３の出力Ｖｏｕｔは“０”になる。
【００２０】
これにより、アナログ信号検出ユニット２０ａは、アナログ入力信号Ａｉｎが定電圧回路２２ａの閾値電圧Ｖｚより大きいか否かを検知することが可能である。
【００２１】
より正確には、ツェナーダイオードＤｚに電流Ｉｚが流れると、アナログ入力信号Ａｉｎと閾値電圧Ｖｚ、電圧Ｖｒとの関係は、Ａｉｎ＝Ｖｚ＋Ｖｒで表される。  
従って、電圧ＶｒはＭＯＳトランジスタＭ１がオンされるのに必要最低限の電圧にとどめておくことが望ましい。
【００２２】
例えば、ツェナーダイオードＤｚの降伏電圧が６Ｖ程度の場合に、閾値電圧が０．２Ｖ以下の低閾値ＭＯＳトランジスタＭ１を用いる。これにより、Ａｉｎ＝Ｖｚ＋Ｖｒ≒Ｖｚとみなすことができる。
【００２３】
アナログ信号検出ユニット２０ｂ〜２０ｇにおいても、定電圧回路２２ｂ〜２２ｇの閾値電圧がＶｚずつ増加していくこと以外は、同様である。
【００２４】
具体的には、図３に示すように、３ビットのアナログデジタル変換器１０は、アナログ信号検出手段１１として、２３−１＝７個のアナログ信号検出ユニット２０ａ〜２０ｇを具備している。
【００２５】
アナログ信号検出ユニット２０ａ〜２０ｇは、それぞれ所定のステップずつ増加する閾値電圧を有する定電圧回路２２ａ〜２２ｇと抵抗Ｒｚとの直列回路を具備している。
【００２６】
定電圧回路２２ａは閾値電圧がＶｚで、１個のツェナーダイオードＤｚを有している。定電圧回路２２ｂは閾値電圧が２Ｖｚで、直列接続された２個のツェナーダイオードＤｚを有している。定電圧回路２２ｃは閾値電圧が３Ｖｚで、直列接続された３個のツェナーダイオードＤｚを有している。そして、定電圧回路２２ｇは閾値電圧が７Ｖｚで、直列接続された７個のツェナーダイオードＤｚを有している。
【００２７】
アナログ入力信号Ａｉｎが定電圧回路２２ａ〜２２ｇのそれぞれの閾値電圧Ｖｚ〜７Ｖｚより大きい場合に、検出結果出力端子２３ａ〜２３ｇの出力Ｖｏｕｔ１〜Ｖｏｕｔ７がそれぞれ“１”になる。
【００２８】
図４に示すように、デジタル信号変換手段１２のエンコーダ１３は、ＮＯＴ回路と、ＡＮＤ回路と、ＯＲ回路とを有し、所謂グレイコードをバイナリ・コードに変換するグレイ・バイナリ・エンコーダである。  
検出結果出力端子２３ａ〜２３ｇの出力Ｖｏｕｔ１〜Ｖｏｕｔ７が、“０”または“１”かに応じて、２０、２１、２２の３ビットにエンコードする。
【００２９】
デジタル信号変換手段１２のラッチ１５は、ＡＮＤ回路とフリップフロップとを有し、クロック信号発生部１５からのクロック信号ＣＬＫに応じて、エンコード結果を確定し、確定したエンコード結果をフリップフロップにラッチし、アナログ入力信号Ａｉｎをデジタル出力信号Ｄｏｕｔとして外部に出力する。
【００３０】
図５に示すように、アナログデジタル変換器１０は、アナログデジタル変換の階調のＩＬＳＢ（分解能）がＶｚで、アナログデジタル変換レンジが０〜８Ｖｚのアナログデジタル変換特性を有している。
【００３１】
図６は本実施例のアナログデジタル変換器１０が、同一半導体チップ上にモノリシックに集積して形成された半導体集積装置を示す図である。
【００３２】
図６に示すように、半導体集積装置３０は、アナログ信号検出手段１１と、デジタル信号変換手段１２と、クロック信号発生部１５とが同一半導体チップ３１上にモノリシックに集積して形成されている。
【００３３】
更に、半導体チップ３１上には、半導体集積装置３０を外部に接続するためのボンディングパッド３２ａ〜３２ｆが形成されており、ボンディングパッド３２ａを介して半導体集積装置３０に電源Ｖｄｄが供給され、ボンディングパッド３２ｂを介して共通電位ＧＮＤに接続されている。
【００３４】
また、ボンディングパッド３２ｃを介してアナログ入力信号Ａｉｎがアナログ信号検出手段１１に入力され、ボンディングパッド３２ｄ〜３２ｆを介してデジタル信号変換手段１２からの３ビットのデジタル出力信号Ｄｏｕｔが外部に出力される。
【００３５】
以上説明したように、本実施例のアナログデジタル変換器１０は、一端がアナログ信号入力端２１に接続された定電圧回路２２ａ〜２２ｇと、一端が基準電位ＧＮＤに接続された抵抗Ｒｚの直列回路を有している。
【００３６】
その結果、アナログ入力信号Ａｉｎが定電圧回路２２ａ〜２２ｇの閾値電圧Ｖｚ〜７Ｖｚより大きいか否かを判定することができる。  
従って、基準電源やコンパレータなどの高精度なアナログ回路が不要であり、且つサージ電圧やＥＭＩなどの外部環境に対して十分な耐性を有するアナログデジタル変換器１０が得られる。
【００３７】
本実施例のアナログデジタル変換器１０は、サージ電圧やＥＭＩなどの外部環境が劣悪な電力機器などにおいて、例えばモータの界磁コイルの電圧や、発電機の出力電圧などのモニター用途に適している。
【００３８】
ここでは、定電圧回路２２ａ〜２２ｇにおいて、アナログ信号入力端２１に対してツェナーダイオードＤｚが逆方向に接続されている場合について説明したが、図７に示すように、アナログ信号入力端２１に対して２個のツェナーダイオードＤｚを逆方向および順方向に互いに逆向きに接続してもよい。
【００３９】
これによれば、ツェナーダイオードＤｚの降伏電圧の温度特性を打ち消すことができるので、温度補償された閾値電圧Ｖｚ〜７Ｖｚを有する定電圧回路２２ａ〜２２ｇが得られる利点がある。  
また、温度補償された定電圧回路２２ａ〜２２ｇは極性を有しないので、正負両方のアナログ入力信号Ａｉｎを扱うこともできる。
【００４０】
但し、閾値電圧Ｖｚ〜７Ｖｚには、順方向に接続されたツェナーダイオードＤｚの順方向電圧Ｖｆ〜７Ｖｆがオフセット電圧として加算されるので、順方向電圧Ｖｆ（〜０．３Ｖ）ができるだけ小さいツェナーダイオードＤｚを用いることが望ましい。
【００４１】
定電圧素子として、ツェナーダイオードを用いた場合について説明したが、バリスタを用いても構わない。  
バリスタは極性を有しないので、正負両方のアナログ入力信号Ａｉｎを扱うことができる利点がある。  
しかし、バリスタはツェナーダイオードに比べて電流の立ち上がりが緩やかなので、レベルインジケータ用途などに適している。
【００４２】
更に、アナログデジタル変換器１０の出力ビット数が３ビットである場合について説明したが、出力ビット数は特に限定されない。
【実施例２】
【００４３】
本発明の実施例２に係るアナログデジタル変換器について、図８および図９を用いて説明する。図８はアナログデジタル変換器を示す回路図、図９はアナログデジタル変換特性を示す図である。  
本実施例において、上記実施例１と同一の構成部分には同一符号を付してその説明は省略し、異なる部分についてのみ説明する。  
本実施例が実施例１と異なる点は、定電圧回路に所定のステップずつ増加する降伏電圧を有するツェナーダイオードを用いたことにある。
【００４４】
即ち、図８に示すように、本実施例のアナログデジタル変換器５０は、アナログ信号検出手段５１として、アナログデジタル変換の階調の１ＬＳＢずつ増加する閾値電圧Ｖｚ１〜Ｖｚ７を有する定電圧回路５２ａ〜５２ｇと抵抗Ｒｚとの直列回路を備えたアナログ信号検出ユニット５１ａ〜５１ｇを具備している。
【００４５】
定電圧回路５２ａ〜５２ｇは、降伏電圧がアナログデジタル変換の階調の１ＬＳＢずつ増加するツェナーダイオードＤｚ１〜Ｄｚ７をそれぞれ有している。
【００４６】
具体的には、例えば降伏電圧が２〜３Ｖ台のツェナーダイオードから、１ＬＳＢ＝０．２Ｖとなるように、降伏電圧が２．０ＶのツェナーダイオードＤｚ１、降伏電圧が２．２ＶのツェナーダイオードＤｚ２、降伏電圧が２．４ＶのツェナーダイオードＤｚ３、そして降伏電圧が３．２ＶのツェナーダイオードＤｚ７を選別して定電圧回路５２ａ〜５２ｇを構成することが可能である。
【００４７】
図９に示すように、アナログデジタル変換器５０は、アナログデジタル変換の階調のＩＬＳＢ（分解能）がΔＶｚ、アナログデジタル変換レンジが（Ｖｚ１−ΔＶｚ）〜（Ｖｚ７＋ΔＶｚ）で、オフセット電圧Ｖｚ１−ΔＶｚを有するアナログデジタル変換特性を示す。
【００４８】
以上説明したように、本実施例のアナログデジタル変換器５０は、閾値電圧がアナログデジタル変換の階調の１ＬＳＢずつ増加する定電圧回路５２ａ〜５２ｇを備えたアナログ信号検出ユニット５１ａ〜５１ｇを降伏電圧がアナログデジタル変換の階調の１ＬＳＢずつ増加するツェナーダイオードＤｚ１〜Ｄｚ７により実現している。
【００４９】
従って、定電圧回路５２ａ〜５２ｇに用いるツェナーダイオードの数が削減できるので、小型のアナログデジタル変換器が得られる利点がある。
【００５０】
ここでは、アナログデジタル変換特性がオフセットを有する場合について説明したが、例えば、アナログ信号入力端子２１にシグナルコンディショナーを接続し、アナログ入力信号Ａｉｎにオフセット電圧Ｖｚ１−ΔＶｚを加算し、オフセットをキャンセルするようにしてもよい。
【００５１】
また、アナログ信号入力端２１に対して２個のツェナーダイオードＤｚ１〜Ｄｚ７をそれぞれ逆方向および順方向に互いに逆向きに接続した場合に、定電圧回路５２ａ〜５２ｇの閾値電圧Ｖｚ１〜Ｖｚ７に加算されるオフセット電圧が順方向電圧Ｖｆだけなので、オフセットをキャンセすることが容易になる利点がある。
【実施例３】
【００５２】
図１０は本発明の実施例３に係るアナログデジタル変換器を示す回路図である。  
本実施例において、上記実施例１と同一の構成部分には同一符号を付してその説明は省略し、異なる部分についてのみ説明する。  
本実施例が実施例１と異なる点は、異なる降伏電圧を有するツェナーダイオードを組合せて、定電圧回路を構成したことにある。
【００５３】
即ち、図１０に示すように、本実施例のアナログデジタル変換器６０は、アナログ信号検出手段６１として、閾値電圧が順に大きくなる定電圧回路６２ａ〜６２ｇを有するアナログ信号検出ユニット６１ａ〜６１ｇを具備している。
【００５４】
具体的には、定電圧回路６２ａは降伏電圧がＶａのツェナーダイオードＤｚａを有している。定電圧回路６２ｂは降伏電圧がＶａより大きいＶｂのツェナーダイオードＤｚｂを有している。定電圧回路６２ｃは降伏電圧がＶｂより大きくなるように、降伏電圧がＶａ、ＶｂのツェナーダイオードＤｚａ、Ｄｚｂを組み合わせている。  
更に、定電圧回路６２ｇは降伏電圧が（Ｖａ＋Ｖｂ）より大きくなるように、降伏電圧がＶχ〜ＶξのツェナーダイオードＤｚχ〜Ｄｚξを組み合わせている。
【００５５】
これにより、定電圧回路の閾値電圧をある程度自由に設定することができるので、アナログデジタル変換器６０のアナログデジタル変換特性を目的に応じて、リニア特性から、例えば指数特性あるいは対数特性に変更することが可能である。
【００５６】
以上説明したように、本実施例のアナログデジタル変換器６０は、降伏電圧の異なるツェナーダイオードの組み合わせにより、定電圧回路の閾値電圧をある程度自由に設定することができるので、アナログデジタル変換器６０のアナログデジタル変換特性を変更できる利点がある。
【実施例４】
【００５７】
図１１は本発明の実施例４に係るアナログデジタル変換器を示す回路図である。  
本実施例において、上記実施例１と同一の構成部分には同一符号を付してその説明は省略し、異なる部分についてのみ説明する。  
本実施例が実施例１と異なる点は、アナログ入力信号を分圧し、分圧された各アナログ入力信号をそれぞれ検出するようにしたことにある。
【００５８】
即ち、図１１に示すように、本実施例のアナログデジタル変換器７０は、抵抗Ｒａ〜Ｒｇの直列回路を有し、一端がアナログ信号入力端子２１に接続され、他端が基準電位ＧＮＤに接続された分圧回路７１と、アナログ信号検出手段７２として、等しい閾値電圧Ｖｚを有する定電圧回路７３ａ〜７３ｇを備えたアナログ信号検出ユニット７２ａ〜７２ｇを具備している。
【００５９】
アナログ信号検出ユニット７２ａ〜７２ｇの定電圧回路７３ａ〜７３ｇは、分圧回路７１の抵抗Ｒａ〜Ｒｇの高電位側（アナログ信号入力端子２１側）にそれぞれ接続されている。
【００６０】
分圧回路７１は、定電圧回路７３ａにアナログ入力電圧Ａｉｎを供給し、定電圧回路７３ｂにアナログ入力電圧Ａｉｎ×１／２を供給し、定電圧回路７３ｃにアナログ入力電圧Ａｉｎ×１／３を供給し、以下同様に、定電圧回路７３ｄにアナログ入力電圧Ａｉｎ×１／４、定電圧回路７３ｅにアナログ入力電圧Ａｉｎ×１／５、定電圧回路７３ｆにアナログ入力電圧Ａｉｎ×１／６、定電圧回路７３ｇにアナログ入力電圧Ａｉｎ×１／７をそれぞれ供給する。
【００６１】
そのためには、分圧回路７１の抵抗Ｒａ〜Ｒｇの比を、２１０：７０：３５：２１：１４：１０：６０に設定すればよい。
【００６２】
これにより、アナログデジタル変換器７０は、図５に示すアナログデジタル変換特性と等しいリニアなアナログデジタル変換特性が得られる。
【００６３】
以上説明したように、本実施例のアナログデジタル変換器７０は、アナログ入力信号Ａｉｎを分割する分圧回路７１を有し、分圧されたアナログ入力信号Ａｉｎを定電圧回路７３ａ〜７３ｇに供給している。
【００６４】
その結果、ツェナーダイオードＤｚの数が削減できるとともに、分圧回路７１の分圧比を微調整することにより、ツェナーダイオードＤｚの降伏電圧のバラツキを補償することができる利点がある。
【００６５】
ここでは、アナログデジタル変換器７０は、リニアなアナログデジタル変換特性を得る場合について説明したが、分圧回路７１の分圧比を変えることにより任意の特性のアナログデジタル変換特性を得ることもできる。  
例えば、抵抗Ｒａ〜Ｒｇを等しく設定することにより、急に立ち上がり緩やかに飽和する対数状のアナログデジタル変換特性が得られる。
【図面の簡単な説明】
【００６６】
【図１】本発明の実施例１に係るアナログデジタル変換器の構成を示すブロック図。
【図２】本発明の実施例１に係るアナログデジタル変換器のアナログ信号検出ユニットを示す回路図。
【図３】本発明の実施例１に係るアナログデジタル変換器を示す回路図。
【図４】本発明の実施例１に係るアナログデジタル変換器のデジタル信号変換手段を示す回路図。
【図５】本発明の実施例１に係るアナログデジタル変換器のアナログデジタル変換特性を示す図。
【図６】本発明の実施例１に係るアナログデジタル変換器が同一チップ上に集積して形成された半導体集積装置を示す図。
【図７】本発明の実施例１に係るアナログデジタル変換器の別の定電圧回路を示す図。
【図８】本発明の実施例２に係るアナログデジタル変換器を示す回路図。
【図９】本発明の実施例２に係るアナログデジタル変換器のアナログデジタル変換特性を示す図。
【図１０】本発明の実施例３に係るアナログデジタル変換器を示す回路図。
【図１１】本発明の実施例４に係るアナログデジタル変換器を示す回路図。
【符号の説明】
【００６７】
１０、５０、６０、７０  アナログデジタル変換器
１１、５１、６１、７２  アナログ信号検出手段
１２  デジタル信号変換手段
１３  エンコーダ
１４  ラッチ
１５  クロック信号発生部
２０ａ〜２０ｇ、５１ａ〜５１ｇ、６１ａ〜６１ｇ、７２ａ〜７２ｇ  アナログ信号検出ユニット
２１  アナログ信号入力端子
２２ａ〜２２ｇ、５２ａ〜５２ｇ、６２ａ〜６２ｇ、７３ａ〜７３ｇ  定電圧回路
２３ａ２３ｇ  検出結果出力端子
３０  半導体集積装置
３１  チップ
３２ａ〜３２ｆ  ボンディングパッド
７１  分圧回路
Ａｉｎ  アナログ入力信号
ＣＬＫ  クロック信号
Ｄｏｕｔ  デジタル出力信号
Ｄｚ、Ｄｚ１〜Ｄｚ７、ＤＺａ、Ｄｚｂ、Ｄｚχ、Ｄｚξ  ツェナーダイオード
Ｍ１  ＭＯＳトランジスタ
Ｒｚ、Ｒ１、Ｒ２、Ｒａ〜Ｒｇ  抵抗
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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