(57)【要約】 【課題】電極の接触抵抗、電極自身の抵抗の低減によって高性能化した電界効果トランジスタを含む半導体装置およびその製造方法を提供する。【解決手段】  半導体基板２００に形成されたチャネル領域１０６と、ゲート絶縁膜１０１を介して形成されたゲート電極と、チャネル領域１０６の両側に形成されたソース電極およびドレイン電極を具備するｎ型電界効果トランジスタを含み、ソース電極およびドレイン電極が第１の金属のシリサイド１１０ａで形成され、半導体基板２００と第１の金属のシリサイド１１０ａとの界面に、第２の金属１２０ａを含有する界面層が形成され、第２の金属１２０ａの仕事関数が第１の金属のシリサイド１１０ａの仕事関数よりも小さく、かつ、第２の金属１２０ａのシリサイドの仕事関数が第１の金属のシリサイド１１０ａの仕事関数よりも小さいことを特徴とする半導体装置およびその製造方法。【選択図】図１
2008060101.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に形成されたチャネル領域と、
前記チャネル領域表面にゲート絶縁膜を介して形成されたゲート電極と、
前記チャネル領域の両側に形成されたソース電極およびドレイン電極を具備するｎ型電界効果トランジスタを含む半導体装置であって、
前記ソース電極およびドレイン電極が第１の金属のシリサイドで形成され、
前記半導体基板と前記第１の金属のシリサイドとの界面に、第２の金属を含有する界面層が形成され、
前記第２の金属の仕事関数が前記第１の金属のシリサイドの仕事関数よりも小さく、かつ、前記第２の金属のシリサイドの仕事関数が前記第１の金属のシリサイドの仕事関数よりも小さいことを特徴とする半導体装置。
【請求項２】
半導体基板に形成されたチャネル領域と、
前記チャネル領域表面にゲート絶縁膜を介して形成されたゲート電極と、
前記チャネル領域の両側に形成されたソース電極およびドレイン電極を具備するｐ型電界効果トランジスタを含む半導体装置であって、
前記ソース電極およびドレイン電極が第１の金属のシリサイドで形成され、
前記半導体基板と前記第１の金属のシリサイドとの界面に、第２の金属を含有する界面層が形成され、
前記第２の金属の仕事関数が前記第１の金属のシリサイドの仕事関数よりも大きく、かつ、前記第２の金属のシリサイドの仕事関数が前記第１の金属のシリサイドの仕事関数よりも大きいことを特徴とする半導体装置。
【請求項３】
前記第１の金属のシリサイド中に、前記第２の金属が存在することを特徴とする請求項１または２記載の半導体装置。
【請求項４】
前記ゲート電極が前記第１の金属のシリサイドで形成され、
前記ゲート絶縁膜と、前記第１の金属のシリサイドとの界面に、前記第２の金属を含有する界面層が形成されていることを特徴とする請求項１または２記載の半導体装置。
【請求項５】
半導体基板に形成されたチャネル領域と、
前記チャネル領域表面にゲート絶縁膜を介して形成されたゲート電極と、
前記チャネル領域の両側に形成されたソース電極およびドレイン電極を具備するｐ型電界効果トランジスタを含む半導体装置であって、
前記ソース電極およびドレイン電極が第１の金属のジャーマノシリサイドまたはジャーマナイドのいずれか一方で形成され、
前記半導体基板と前記第１の金属のジャーマノシリサイドまたはジャーマナイドとの界面に、第２の金属を含有する界面層を有し、
前記第２の金属の仕事関数が前記第１の金属のジャーマノシリサイドまたはジャーマナイドの仕事関数よりも大きく、かつ、前記第２の金属のジャーマノシリサイドまたはジャーマナイドの仕事関数が前記第１の金属のジャーマノシリサイドまたはジャーマナイドの仕事関数よりも大きいことを特徴とする半導体装置。
【請求項６】
半導体基板に形成された第１のチャネル領域と、前記第１のチャネル領域表面にゲート絶縁膜を介して形成された第１のゲート電極と、前記第１のチャネル領域の両側に形成された第１のソース電極および第１のドレイン電極を具備するｎ型電界効果トランジスタと、
前記半導体基板に形成された第２のチャネル領域と、前記第２のチャネル領域表面にゲート絶縁膜を介して形成された第２のゲート電極と、前記第２のチャネル領域の両側に形成された第２のソース電極および第２のドレイン電極を具備するｐ型電界効果トランジスタとを含む半導体装置であって、
前記第１のソース電極および第１のドレイン電極が第１の金属の第１のシリサイドで形成され、前記半導体基板と前記第１のシリサイドとの界面に、第２の金属を含有する第１の界面層が形成され、
前記第２のソース電極および第２のドレイン電極が前記第１の金属の第２のシリサイドで形成され、前記半導体基板と前記第２のシリサイドとの界面に、第３の金属を含有する第２の界面層が形成され、
前記第２の金属の仕事関数が前記第１のシリサイドの仕事関数よりも小さく、かつ、前記第２の金属のシリサイドの仕事関数が前記第１のシリサイドの仕事関数よりも小さく、
前記第３の金属の仕事関数が前記第２のシリサイドの仕事関数よりも大きく、かつ、前記第３の金属のシリサイドの仕事関数が前記第２のシリサイドの仕事関数よりも大きいことを特徴とする半導体装置。
【請求項７】
前記第１のシリサイド中に、前記第２の金属が存在し、
前記第２のシリサイド中に、前記第３の金属が存在することを特徴とする請求項６記載の半導体装置。
【請求項８】
ｎ型電界効果トランジスタを含む半導体装置の製造方法であって、
半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、
第１の金属を堆積する工程と、
第１の熱処理により前記第１の金属をシリサイド化し、ソース電極およびドレイン電極となる前記第１の金属のシリサイドを形成する工程と、
前記第１の金属のシリサイドの表面に第２の金属を堆積する工程と、
第２の熱処理により、前記第２の金属を、前記半導体基板と前記第１の金属のシリサイドの界面に偏析させ、前記第２の金属を含有する界面層を形成する工程とを有し、
前記第２の金属の仕事関数が前記第１の金属のシリサイドの仕事関数よりも小さく、かつ、前記第２の金属のシリサイドの仕事関数が前記第１の金属のシリサイドの仕事関数よりも小さいことを特徴とする半導体装置の製造方法。
【請求項９】
ｐ型電界効果トランジスタを含む半導体装置の製造方法であって、
半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、
第１の金属を堆積する工程と、
第１の熱処理により前記第１の金属をシリサイド化し、ソース電極およびドレイン電極となる前記第１の金属のシリサイドを形成する工程と、
前記第１の金属のシリサイドの表面に第２の金属を堆積する工程と、
第２の熱処理により、前記第２の金属を、前記半導体基板と前記第１の金属のシリサイドの界面に偏析させ、前記第２の金属を含有する界面層を形成する工程とを有し、
前記第２の金属の仕事関数が前記第１の金属のシリサイドの仕事関数よりも大きく、かつ、前記第２の金属のシリサイドの仕事関数が前記第１の金属のシリサイドの仕事関数よりも大きいことを特徴とする半導体装置の製造方法。
【請求項１０】
半導体基板上にｎ型電界効果トランジスタとｐ型電界効果トランジスタを含む半導体装置の製造方法であって、
前記半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、
第１の金属を堆積する工程と、
第１の熱処理により前記第１の金属をシリサイド化し、前記ｎ型電界効果トランジスタのソース電極およびドレイン電極となる第１のシリサイドと、前記ｐ型電界効果トランジスタのソース電極およびドレイン電極となる第２のシリサイドとを形成する工程と、
前記第１のシリサイドの表面に第２の金属を堆積する工程と、
第２の熱処理により、前記第２の金属を、前記半導体基板と前記第１のシリサイドの界面に偏析させ、前記第２の金属を含有する第１の界面層を形成する工程と
前記第２のシリサイドの表面に第３の金属を堆積する工程と、
第３の熱処理により、前記第３の金属を、前記半導体基板と前記第２のシリサイドの界面に偏析させ、前記第３の金属を含有する第２の界面層を形成する工程とを有し、
前記第２の金属の仕事関数が前記第１のシリサイドの仕事関数よりも小さく、かつ、前記第２の金属のシリサイドの仕事関数が前記第１のシリサイドの仕事関数よりも小さく、
前記第３の金属の仕事関数が前記第２のシリサイドの仕事関数よりも大きく、かつ、前記第３の金属のシリサイドの仕事関数が前記第２のシリサイドの仕事関数よりも大きいことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に係り、特にソースおよびドレイン電極の接触抵抗が低減された電界効果トランジスタを含む半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
半導体集積回路の性能向上には、半導体集積回路の構成要素である電界効果トランジスタの高性能化が必要とされる。これまで、電界効果トランジスタの高性能化は、微細化によって進められてきたが、近年、微細化の限界が指摘されている。限界が指摘されている点の一つとして、ソース・ドレインにおける電極の寄生抵抗の増大がある（非特許文献１）。主な寄生抵抗には、電極自身の抵抗と、電極と半導体基板間の接触抵抗の２つの要素がある。電界効果トランジスタの微細化によってチャネル部分の抵抗を低減しても、電極の寄生抵抗が低減できなければ、素子の性能向上は期待できない。現在のＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）電界効果トランジスタにおいては、ソース・ドレイン電極を形成する材料として、ＮｉＳｉ（ニッケルシリサイド）を用いることが主流である。しかしながら、一層のＭＯＳ型電界効果トランジスタ微細化の実現に向けて、ＮｉＳｉの場合より更に電極の寄生抵抗を低減することが求められている。
【０００３】
そして、ＮｉＳｉの場合よりも更に電極の接触抵抗を低減させるために、近年電極に用いる金属シリサイドに、ｐ型電界効果トランジスタとｎ型電界効果トランジスタで異なる金属シリサイドを用いる手法が提案されている（Ｄｕａｌ  Ｓａｌｉｃｉｄｅ）。この手法においては、ｐ型電界効果トランジスタには仕事関数の大きい金属シリサイド、ｎ型電界効果トランジスタ用には仕事関数の小さい金属シリサイドを適用することで、電極となる金属シリサイドと拡散層（半導体基板）の正孔および電子に対するショットキー障壁を下げ、接触抵抗を低減させる。そして、ｐ型電界効果トランジスタ用の仕事関数の大きい金属シリサイドとしては貴金属の金属シリサイド、ｎ型電界効果トランジスタ用の仕事関数の小さな金属としては希土類金属の金属シリサイドが検討されている。
【０００４】
もっとも、ｐ型電界効果トランジスタとｎ型電界効果トランジスタとで金属シリサイドの材料を分け、接触抵抗を低減できたとしても、材料となる金属材料で決定される電極自身の抵抗がＮｉＳｉの場合よりも上がることによる性能劣化が生じるおそれがある。そこで、特許文献１では、合金中でおのおのの構成元素の原子が互いに異なった速さで拡散するカーケンドール効果を利用して、材料自身が低抵抗な金属シリサイドと拡散層の界面に、非連続な金属クラスタを形成する技術が開示されている。特許文献１の技術によれば、界面の非連続な金属クラスタの金属の仕事関数を最適化することにより、接触抵抗の低減と、電極自身の抵抗の低減とを両立させることが出来るとされている。
【特許文献１】特開２００５−１２３６２６号公報
【非特許文献１】Ｓ．−Ｄ．Ｋｉｍ  ｅｔ  ａｌ，Ｎｏ．３１．３，ＩＥＤＭ２０００．
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１に開示される技術においては、カーケンドール効果を利用した製造方法に起因して、界面に金属クラスタと電極の金属シリサイドが混在する構造をとらざるを得なかった。そして、金属クラスタに用いる金属もシリサイド化しない金属に限られていた。このため、ショットキー障壁を十分に低下させることが難しく、接触抵抗を十分下げることが困難であるという問題があった。
【０００６】
本発明は、上記事情を考慮してなされたものであり、その目的とするところは、電極の接触抵抗および電極自身の抵抗の低減によって高性能化した電界効果トランジスタを含む半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
本発明の一態様の半導体装置は、
半導体基板に形成されたチャネル領域と、
前記チャネル領域表面にゲート絶縁膜を介して形成されたゲート電極と、
前記チャネル領域の両側に形成されたソース電極およびドレイン電極を具備するｎ型電界効果トランジスタを含む半導体装置であって、
前記ソース電極およびドレイン電極が第１の金属のシリサイドで形成され、
前記半導体基板と前記第１の金属のシリサイドとの界面に、第２の金属を含有する界面層が形成され、
前記第２の金属の仕事関数が前記第１の金属のシリサイドの仕事関数よりも小さく、かつ、前記第２の金属のシリサイドの仕事関数が前記第１の金属のシリサイドの仕事関数よりも小さいことを特徴とする。
【０００８】
また、本発明の一態様の半導体装置は、
半導体基板に形成されたチャネル領域と、
前記チャネル領域表面にゲート絶縁膜を介して形成されたゲート電極と、
前記チャネル領域の両側に形成されたソース電極およびドレイン電極を具備するｐ型電界効果トランジスタを含む半導体装置であって、
前記ソース電極およびドレイン電極が第１の金属のシリサイドで形成され、
前記半導体基板と前記第１の金属のシリサイドとの界面に、第２の金属を含有する界面層が形成され、
前記第２の金属の仕事関数が前記第１の金属のシリサイドの仕事関数よりも大きく、かつ、前記第２の金属のシリサイドの仕事関数が前記第１の金属のシリサイドの仕事関数よりも大きいことを特徴とする。
【０００９】
ここで、前記第１の金属のシリサイド中に、前記第２の金属が存在することが望ましい。
【００１０】
ここで、前記ゲート電極が前記第１の金属のシリサイドで形成され、前記ゲート絶縁膜と、前記第１の金属のシリサイドとの界面に、前記第２の金属を含有する界面層が形成されていることが望ましい。
【００１１】
半導体基板に形成されたチャネル領域と、
前記チャネル領域表面にゲート絶縁膜を介して形成されたゲート電極と、
前記チャネル領域の両側に形成されたソース電極およびドレイン電極を具備するｐ型電界効果トランジスタを含む半導体装置であって、
前記ソース電極およびドレイン電極が第１の金属のジャーマノシリサイドまたはジャーマナイドのいずれか一方で形成され、
前記半導体基板と前記第１の金属のジャーマノシリサイドまたはジャーマナイドとの界面に、第２の金属を含有する界面層を有し、
前記第２の金属の仕事関数が前記第１の金属のジャーマノシリサイドまたはジャーマナイドの仕事関数よりも大きく、かつ、前記第２の金属のジャーマノシリサイドまたはジャーマナイドの仕事関数が前記第１の金属のジャーマノシリサイドまたはジャーマナイドの仕事関数よりも大きいことを特徴とする。
【００１２】
また、本発明の一態様の半導体装置は、
半導体基板に形成された第１のチャネル領域と、前記第１のチャネル領域表面にゲート絶縁膜を介して形成された第１のゲート電極と、前記第１のチャネル領域の両側に形成された第１のソース電極および第１のドレイン電極を具備するｎ型電界効果トランジスタと、
前記半導体基板に形成された第２のチャネル領域と、前記第２のチャネル領域表面にゲート絶縁膜を介して形成された第２のゲート電極と、前記第２のチャネル領域の両側に形成された第２のソース電極および第２のドレイン電極を具備するｐ型電界効果トランジスタとを含む半導体装置であって、
前記第１のソース電極および第１のドレイン電極が第１の金属の第１のシリサイドで形成され、前記半導体基板と前記第１のシリサイドとの界面に、第２の金属を含有する第１の界面層が形成され、
前記第２のソース電極および第２のドレイン電極が前記第１の金属の第２のシリサイドで形成され、前記半導体基板と前記第２のシリサイドとの界面に、第３の金属を含有する第２の界面層が形成され、
前記第２の金属の仕事関数が前記第１のシリサイドの仕事関数よりも小さく、かつ、前記第２の金属のシリサイドの仕事関数が前記第１のシリサイドの仕事関数よりも小さく、
前記第３の金属の仕事関数が前記第２のシリサイドの仕事関数よりも大きく、かつ、前記第３の金属のシリサイドの仕事関数が前記第２のシリサイドの仕事関数よりも大きいことを特徴とする。
【００１３】
ここで、前記第１のシリサイド中に、前記第２の金属が存在し、前記第２のシリサイド中に、前記第３の金属が存在することが望ましい。
【００１４】
本発明の一態様の半導体装置の製造方法は、
ｎ型電界効果トランジスタを含む半導体装置の製造方法であって、
半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、
第１の金属を堆積する工程と、
第１の熱処理により前記第１の金属をシリサイド化し、ソース電極およびドレイン電極となる前記第１の金属のシリサイドを形成する工程と、
前記第１の金属のシリサイドの表面に第２の金属を堆積する工程と、
第２の熱処理により、前記第２の金属を、前記半導体基板と前記第１の金属のシリサイドの界面に偏析させ、前記第２の金属を含有する界面層を形成する工程とを有し、
前記第２の金属の仕事関数が前記第１の金属のシリサイドの仕事関数よりも小さく、かつ、前記第２の金属のシリサイドの仕事関数が前記第１の金属のシリサイドの仕事関数よりも小さいことを特徴とする。
【００１５】
また、本発明の一態様の半導体装置の製造方法は、
ｐ型電界効果トランジスタを含む半導体装置の製造方法であって、
半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、
第１の金属を堆積する工程と、
第１の熱処理により前記第１の金属をシリサイド化し、ソース電極およびドレイン電極となる前記第１の金属のシリサイドを形成する工程と、
前記第１の金属のシリサイドの表面に第２の金属を堆積する工程と、
第２の熱処理により、前記第２の金属を、前記半導体基板と前記第１の金属のシリサイドの界面に偏析させ、前記第２の金属を含有する界面層を形成する工程とを有し、
前記第２の金属の仕事関数が前記第１の金属のシリサイドの仕事関数よりも大きく、かつ、前記第２の金属のシリサイドの仕事関数が前記第１の金属のシリサイドの仕事関数よりも大きいことを特徴とする。
【００１６】
また、本発明の一態様の半導体装置の製造方法は、
半導体基板上にｎ型電界効果トランジスタとｐ型電界効果トランジスタを含む半導体装置の製造方法であって、
前記半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、
第１の金属を堆積する工程と、
第１の熱処理により前記第１の金属をシリサイド化し、前記ｎ型電界効果トランジスタのソース電極およびドレイン電極となる第１のシリサイドと、前記ｐ型電界効果トランジスタのソース電極およびドレイン電極となる第２のシリサイドとを形成する工程と、
前記第１のシリサイドの表面に第２の金属を堆積する工程と、
第２の熱処理により、前記第２の金属を、前記半導体基板と前記第１のシリサイドの界面に偏析させ、前記第２の金属を含有する第１の界面層を形成する工程と
前記第２のシリサイドの表面に第３の金属を堆積する工程と、
第３の熱処理により、前記第３の金属を、前記半導体基板と前記第２のシリサイドの界面に偏析させ、前記第３の金属を含有する第２の界面層を形成する工程とを有し、
前記第２の金属の仕事関数が前記第１のシリサイドの仕事関数よりも小さく、かつ、前記第２の金属のシリサイドの仕事関数が前記第１のシリサイドの仕事関数よりも小さく、
前記第３の金属の仕事関数が前記第２のシリサイドの仕事関数よりも大きく、かつ、前記第３の金属のシリサイドの仕事関数が前記第２のシリサイドの仕事関数よりも大きいことを特徴とする。
【発明の効果】
【００１７】
本発明によれば、電極の接触抵抗および電極自身の抵抗の低減によって高性能化した電界効果トランジスタを含む半導体装置およびその製造方法を提供することが可能になる。
【発明を実施するための最良の形態】
【００１８】
以下、図面を用いて本発明の実施の形態について説明する。
【００１９】
（第１の実施の形態）
図１は、本発明の第１の実施の形態に係るｎ型電界効果トランジスタを含む半導体装置の断面図である。図１（ａ）は全体図、図１（ｂ）は図１（ａ）のソース・ドレイン部の拡大図である。
【００２０】
本実施の形態の半導体装置は、ソース・ドレイン電極の金属のシリサイドと半導体基板の界面に、ソース・ドレイン電極の金属のシリサイドを形成する金属と異なる金属を含む界面層を有し、この界面層を形成する金属がソース・ドレイン電極のシリサイド中にも存在するｎ型電界効果トランジスタを含むことを特徴とする。そして、界面層を形成する金属は、その金属の仕事関数、および、その金属のシリサイドの仕事関数が、ともにソース・ドレイン電極のシリサイドの仕事関数よりも小さくなるように選択されていることをも特徴とする。
【００２１】
より具体的には、以下の通りである。図１に示すように、この半導体装置においては、ｐ型のシリコン基板２００にチャネル領域１０６が形成されている。そして、例えば、シリコン酸化膜からなるゲート絶縁膜１０１を介して、ゲート電極が形成されている。このゲート電極は第１の金属Ｎｉ（ニッケル）のシリサイドであるＮｉＳｉ（ニッケルシリサイド）１１０ｂで形成されるＦＵＳＩ（Ｆｕｌｌｙ  Ｓｉｌｉｃｉｄｅｄ）構造となっている。ゲート電極の両側面には、例えば、シリコン窒化膜からなるゲート側壁絶縁膜１０４が形成されている。そして、ゲート電極下のチャネル領域１０６を挟んでシリコン基板２００内には、ｎ型の不純物、例えばＡｓ（砒素）がドープされた拡散層１０９が形成されている。そして、チャネル領域の両側には、第１の金属ＮｉのシリサイドであるＮｉＳｉ１１０ａで形成されるソース・ドレイン電極が設けられている。
【００２２】
さらに、シリコン基板中の拡散層１０９と、ＮｉＳｉ１１０ａで形成されるソース・ドレイン電極との界面に、第２の金属Ｅｒ（エルビウム）１２０ａから形成される界面層を有している。そして、本実施の形態の半導体装置は、図１（ｂ）に示すように、ＮｉＳｉ１１０ａで形成されるソース・ドレイン電極中にも第２の金属Ｅｒ１２０ａが存在している。ソース・ドレイン電極中に存在するＥｒは、具体的には、ソース・ドレイン電極を形成するＮｉＳｉ１１０ａの粒界に存在している。
ここで、第２の金属であるＥｒの仕事関数は、ＮｉＳｉ１１０ａの仕事関数よりも小さく、かつ、Ｅｒ１２０ａのシリサイドであるＥｒＳｉ１．７の仕事関数もまた、ＮｉＳｉ１１０ａの仕事関数よりも小さい。
また、本実施の形態の半導体装置は、ゲート絶縁膜１０１とＮｉＳｉ１１０ｂで形成されるゲート電極との界面にも、Ｅｒ１２０ｂで形成された界面層を有している。
【００２３】
このようなｎ型電界効果トランジスタを含む半導体装置は、ソース・ドレイン電極を形成するＮｉＳｉよりも仕事関数の小さいＥｒを界面層として有することにより、ソース・ドレイン電極と拡散層（半導体基板）間の電子に対するショットキー障壁を低下させ、接触抵抗を低減することが可能になる。従来、ＥｒＳｉ１．７という金属シリサイドを電極にすることにより接触抵抗を低減することは検討されてきた。本実施の形態では、仕事関数が、ＥｒＳｉ１．７より小さい金属Ｅｒで界面層を形成することにより、より一層の接触抵抗低減を図ることが可能となる。
一般に金属は、シリサイド化することにより、仕事関数がミッドギャップ側に近づく。そのため、Ｅｒのように、仕事関数が小さい金属であっても、シリサイド化により仕事関数が大きくなる。本実施の形態では、金属を、金属単体として界面層に適用することにより、金属自身の小さい仕事関数を有効に利用し、ショットキー障壁を十分低下させ接触抵抗の低減を実現している。
【００２４】
また、本実施の形態においては、特許文献１とは異なり、界面層の金属Ｅｒがソース・ドレイン電極のＮｉＳｉと混在するのではなく、均一に界面に形成されている。したがって、ショットキー障壁の下がった界面の有効面積を十分に確保できることからも接触抵抗低減効果が大きい。
【００２５】
また、界面層とは独立に、比抵抗が小さいＮｉＳｉを電極として使用しており、電極自身の抵抗も低く抑制することができる。さらに、本実施の形態においては、ＮｉＳｉよりも仕事関数の小さいＥｒが、ソース・ドレイン電極を形成するＮｉＳｉの粒界にも存在している。したがって、粒界での界面抵抗が低下することによりソース・ドレイン電極自身の抵抗も更に低下し、ｎ型電界効果トランジスタの寄生抵抗の一層の低減が図れる。加えて、ＮｉＳｉ粒界にＥｒが存在することにより、界面（表面）エネルギーの関係でＮｉＳｉの凝集（アグロメレーション）が抑制される。したがって、熱ストレスによるシリサイド中の断線や、シリコン基板との界面が凹凸になることによるジャンクションリークの増大を抑えるという半導体装置の信頼性向上効果も期待できる。
【００２６】
そして、仕事関数の小さいＥｒで形成される界面層がゲート絶縁膜とゲート電極のシリサイドとの界面に存在することにより、ｎ型電界効果トランジスタの閾値を低下させることが可能となり、高いトランジスタ駆動力を実現することが可能となる。また、ＦＵＳＩ（Ｆｕｌｌｙ  Ｓｉｌｉｃｉｄｅｄ）構造をとることによっても、トランジスタ駆動時のゲート電極側の空乏化を高いゲート電圧まで抑制し、高いトランジスタ駆動力を実現することが可能となる。
【００２７】
以上のように、本実施の形態によって、ソース・ドレイン電極の接触抵抗および電極自身の抵抗という寄生抵抗の低減に加え、低閾値化およびゲート空乏化の抑制によって高性能化し、さらに信頼性も向上したｎ型電界効果トランジスタを含む半導体装置を提供することが可能となる。
【００２８】
なお、ソース・ドレインおよびゲート電極のシリサイド材料は、上記のように、ＮｉＳｉに限られることはないが、比抵抗が約１５μΩｃｍであるＮｉＳｉのように、シリサイドの中では比較的比抵抗の低いシリサイド、例えば、ＣｏＳｉ２（コバルトシリサイド：約２０μΩｃｍ）、ＴｉＳｉ２（チタンシリサイド：約１５μΩｃｍ）、ＥｒＳｉ１．７（エルビウムシリサイド：約３０μΩｃｍ）、ＰｔＳｉ（プラチナシリサイド：約３０μΩｃｍ）、ＹＳｉ（イットリウムシリサイド：約３０μΩｃｍ）、ＹｂＳｉ（イッテルビウムシリサイド：約３０μΩｃｍ）等を適用することが、電極自身の抵抗低減の観点から望ましい。
【００２９】
また、界面層を形成する金属は、上記のように、Ｅｒに限られることはないが、仕事関数が約３．５ｅＶであるＥｒのように、仕事関数がシリコンのミッドギャップよりも小さい金属、例えば、Ｙ（イットリウム：約３．１ｅＶ）、Ｓｒ（ストロンチウム：約２．５９ｅＶ、Ｌａ（ランタン：約３．５ｅＶ）、Ｈｆ（ハフニウム：約３．９ｅＶ）、Ｙｂ（イッテルビウム：約２．９ｅＶ）、Ａｌ（アルミニウム：約４．２８ｅＶ）、Ｉｎ（インジウム：約４．１２ｅＶ）等を適用することが電子に対するショットキー障壁を低下させ、接触抵抗を低減させる観点から望ましい。
【００３０】
また、ゲート絶縁膜１０１は、必ずしもシリコン酸化膜に限られることはなく、シリコン酸化膜より誘電率の高い絶縁膜材料（高誘電率絶縁膜）を適用することも可能である。具体的には、例えば、Ｌａ２Ｏ５、Ｌａ２Ｏ３、ＣｅＯ２、ＺｒＯ２、ＨｆＯ２、ＳｒＴｉＯ３、ＰｒＯ３、ＬａＡｌＯ３、Ｓｉ３Ｎ４、Ａｌ２Ｏ３、Ｔａ２Ｏ５、ＴｉＯ２等を適用することが可能である。あるいは、シリコン酸化膜や高誘電率絶縁膜に窒素やフッ素を添加した絶縁膜を適用することも可能である。また、これらの化合物の組成比を変化させただけの絶縁膜や、複数の絶縁膜を組み合わせた複合膜を適用することも可能である。また、ＺｒシリケートやＨｆシリケートのように、シリコン酸化物に金属イオンを添加した絶縁膜を適用することも可能である。
【００３１】
次に、本実施の形態の半導体装置の製造方法について、図面を参照して説明する。図２〜図１０には、図１で示した半導体装置の製造工程の断面図を示す。
【００３２】
本実施の形態の半導体装置の製造方法は、２種類の金属間において、熱処理を加えることにより、一方の金属が、他方の金属の粒界を拡散し、他方の金属表面に偏析する現象（例えば、Ｍ．Ｙｏｓｈｉｔａｋｅ  ｅｔ  ａｌ，Ｊ．Ｖａｃ．Ｓｃｉ．Ｔｅｃｈｎｏｌ．Ａ．，ｖｏｌ．１９，Ｎｏ．４．，Ｊｕｌｙ／Ａｕｇｕｓｔ  ２００１，ｐｐ１４３２−１４３７参照）を、一方が金属ではなくシリサイドである場合に応用したことを最大の特徴とする。
【００３３】
まず、図２に示すように、Ｂ（ボロン）が１０１５ａｔｏｍｓ／ｃｍ３程度ドープされた面方位（１００）面のｐ型のシリコン基板２００に、シリコン酸化膜からなる素子分離領域（ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ））１５０を形成する。
【００３４】
次に、図３に示すように、ゲート絶縁膜１０１をＥＯＴ（Ｅｑｕｉｖａｌｅｎｔ  Ｏｘｉｄｅ  Ｔｈｉｃｋｎｅｓｓ）にして１〜２ｎｍ程度形成し、ゲート電極１０２となるポリシリコン膜を減圧化学的気相堆積（以下ＬＰ−ＣＶＤともいう）法によって１００〜１５０ｎｍ程度堆積する。
そして、リソグラフィー技術および反応性イオンエッチング（以下ＲＩＥともいう）等のエッチング技術により、ゲート絶縁膜１０１及びゲート電極１０２をゲート長が３０ｎｍ程度となるようにパターン形成する。必要ならば、ここで１〜２ｎｍのポスト酸化を行う。
【００３５】
次に、図４に示すように、シリコン窒化膜をＬＰ−ＣＶＤ法によって８ｎｍ程度堆積した後、ＲＩＥ法によってエッチバックすることにより、シリコン窒化膜をゲート電極１０２の側面部にのみ残す。これにより、ゲート側壁絶縁膜１０４を形成する。
【００３６】
次に、図５に示すように、ゲート電極１０２および側壁絶縁膜１０４をマスクに、Ａｓ（砒素）を、イオンインプランテーションによりシリコン基板２００に導入することにより、１×１０２０ａｔｏｍｓ／ｃｍ３程度のｎ型の拡散層１０９を形成し、１０５０℃程度の温度で活性化アニール（スパイクアニール）を行う。
【００３７】
次に、図６に示すように、１０ｎｍ程度のＮｉ膜１６０のスパッタを行う。
【００３８】
次に、図７に示すように、５００℃程度のアニール（第１の熱処理）によりＮｉ膜１６０とシリコン基板２００を反応させシリサイド化し、ソース・ドレイン電極となるＮｉＳｉ１１０ａを形成する。同時に、ポリシリコンのゲート電極１０２をゲート絶縁膜１０１界面まで完全に反応させ、ゲート電極となるＮｉＳｉ１１０ｂを形成する。その後、薬液で表面にある未反応のＮｉについて選択剥離を行う。
【００３９】
次に、図８に示すように、ＮｉＳｉ１１０ａ、１１０ｂより仕事関数の小さい１０ｎｍ程度のＥｒ膜１６２のスパッタで形成する。ここで、ＥｒのシリサイドであるＥｒＳｉ１．７の仕事関数もまた、ＮｉＳｉ１１０ａの仕事関数よりも小さい。
【００４０】
次に、図９に示すように、３００−４００℃程度のアニール（第２の熱処理）により、Ｅｒ膜１６２から、Ｅｒをソース・ドレイン電極となるＮｉＳｉ１１０ａの粒界を通して拡散させ、Ｅｒからなる界面層１２０ａを、シリコン基板２００とＮｉＳｉ１１０ａの界面に形成する。また、Ｅｒが、ＮｉＳｉ１１０ａの粒界中に存在するようにする。そして、同時に、Ｅｒをゲート電極となるＮｉＳｉ１１０ｂの粒界を通して拡散させ、Ｅｒからなる界面層１２０ｂを、ゲート絶縁膜１０１とＮｉＳｉ１１０ｂの界面に形成する。この熱処理は、例えば、窒素雰囲気、アルゴン雰囲気等の不活性ガス雰囲気あるいは真空雰囲気等で処理することが考えられる。
なお、第２の熱処理の処理温度に関しては、第１の熱処理の処理温度よりも低温であることが望ましい。これは、第１の熱処理で形成された、ＮｉＳｉからのＮｉ拡散を抑え、ジャンクションリークの増加を抑制するためである。また、ＮｉＳｉの組成変化により電極自体の抵抗が増大するのを抑制するためでもある。また、拡散層１０９のチャネル方向への伸びを抑え、トランジスタ特性の劣化を抑制する観点からも低温であることが望ましい。また、Ｅｒ等の界面層の金属がシリサイド化し、界面層の仕事関数が大きくなることを抑制する観点からも低温であることが望ましい。そして、ＮｉＳｉとＥｒとの反応を抑える観点からも低温であることが望ましい。
【００４１】
次に、図１０に示すように、薬液で表面にあるＥｒの選択剥離を行う。この時、界面層を形成し、ＮｉＳｉ１１０ａ、１１０ｂの粒界にも存在するＥｒ１２０ａ、１２０ｂは、ＮｉＳｉ１１０ａ、１１０ｂがマスクとなるため、剥離されることはない。
【００４２】
本実施の形態の製造方法は、上述したように、ＮｉＳｉの表面に堆積したＥｒが熱処理によってＮｉＳｉ粒界を移動して、シリコン基板またはゲート絶縁膜とＮｉＳｉとの界面に偏析する現象を利用している。このため、仕事関数の小さい金属であるＥｒを界面層として形成し、ソース・ドレイン電極とシリコン基板間のショットキー障壁を十分低下させることが可能な図１の半導体装置の構造を形成することが可能となる。
また、この方法によれば、金属のシリサイド化温度より低温で仕事関数の小さい金属の界面層形成が可能となる。したがって、特許文献１に記載されたカーケンドール効果を利用した製造方法のように、界面層に適用する金属材料が非シリサイド化金属に限られることはないという利点もある。
【００４３】
（第１の実施の形態の変形例１）
図１１は、第１の実施の変形例１に係るｎ型電界効果トランジスタを含む半導体装置の断面図である。図１１（ａ）は全体図、図１１（ｂ）は図１１（ａ）のソース・ドレイン部の拡大図である。
図１１に示すように、ＮｉＳｉ１１０ａの粒界中の粒界にＥｒ１２０ａ等の仕事関数の小さい金属が存在しないこと以外は、第１の実施の形態と同様である。
粒界にＥｒ等の仕事関数の小さい金属が存在しなくとも、界面層にＥｒ等の仕事関数の小さい金属が存在することによる接触抵抗低減効果が得られる点等の効果については、第１の実施の形態と同様である。
なお、粒界にＥｒ等の仕事関数の小さい金属が存在するか否かは、材料の選定および上記第１の実施の形態の製造方法中、界面層の金属を偏析させる第２の熱処理において、温度・熱処理・雰囲気等を適宜選択することにより制御が可能である。
【００４４】
（第１の実施の形態の変形例２）
図１２は、第１の実施の形態の変形例２に係るｎ型電界効果トランジスタを含む半導体装置の断面図である。図１２（ａ）は全体図、図１２（ｂ）は図１２（ａ）のソース・ドレイン部の拡大図である。
図１２に示すように、ゲート電極がＦＵＳＩ構造ではなく、ポリシリコン膜１０２とＮｉＳｉ１１０ｂの積層構造になっていること以外は第１の実施の形態と同様である。
本変形例においては、ゲート電極側の空乏化を抑制する作用が低下する以外は、第１の実施の形態と同様の作用・効果が得られる。
一方、本変形例の半導体装置を製造する際には、ゲート電極であるポリシリコン膜を完全にシリサイド化することが不要である。したがって、シリサイド化熱処理を、ソース・ドレイン電極のシリサイド化のために最適化することができる。よって、ソース・ドレイン電極のシャロー化や、拡散層突き抜けに対するプロセスマージンの拡大を期待できるという利点がある。
なお、図１２のポリシリコン膜１０２には、ゲート電極の空乏化を最大限抑制するため、Ａｓ等の不純物を高濃度にドープすることが望ましい。
【００４５】
（第１の実施の形態の変形例３）
図１３は、第１の実施の形態の変形例３に係るｎ型電界効果トランジスタを含む半導体装置の断面図である。図１３（ａ）は全体図、図１３（ｂ）は図１３（ａ）のソース・ドレイン部の拡大図である。
図１３に示すように、不純物濃度が１×１０１９ａｔｏｍｓ／ｃｍ３程度のｎ型のエクステンション拡散層１０８が形成されていること以外は第１の実施の形態と同様である。
本変形例においては、第１の実施の形態の作用・効果に加え、不純物濃度の低いエクステンション拡散層１０８と、不純物濃度の高い拡散層１０９のプロファイルを最適化することにより、ショートチャネル効果を抑制した高性能な電界効果トランジスタが実現可能であるという作用・効果が得られる。
【００４６】
（第２の実施の形態）
図１４は、本発明の第２の実施の形態に係るｎ型電界効果トランジスタを含む半導体装置の断面図である。図１４（ａ）は全体図、図１４（ｂ）は図１４（ａ）のソース・ドレイン部の拡大図である。
【００４７】
本実施の形態の半導体装置は、ソース・ドレイン電極のＮｉＳｉ１１０ａと半導体基板２００の間の界面層、および、ソース・ドレイン電極のＮｉＳｉ１１０ａの粒界が、金属ＥｒではなくシリサイドであるＥｒＳｉ１．７１１２となっている以外は第１の実施の形態と同様であるので記載を省略する。
【００４８】
本実施の形態の半導体装置は、第１の実施の形態に比べ、Ｅｒより仕事関数の大きいＥｒＳｉ１．７を適用しているため、ショットキー障壁の低下効果は小さい。したがって、接触抵抗低減やソース・ドレイン電極自身の抵抗低減効果は第１の実施の形態に比べ小さい。
しかしながら、本実施の形態の半導体装置は、界面層および粒界が、金属Ｅｒより生成エネルギー的に安定なシリサイドＥｒＳｉ１．７となっている。したがって、熱的に安定で、半導体装置の耐熱性が向上するという新たな効果が得られる。
【００４９】
本実施の形態の半導体装置の製造方法は、第１の実施の形態の半導体装置の製造方法を説明する図９で、界面層のＥｒ１２０ａを形成した後に、Ｅｒ１２０ａを半導体基板２００と反応させてシリサイド化し、図１４のＥｒＳｉ１．７１１２を形成する熱処理を追加する以外は、第１の実施の形態と同様である。また、シリサイド化のための熱処理は必ずしも、Ｅｒ偏析のための熱処理（第２の熱処理）と別個に設ける必要はなく、Ｅｒ偏析のための熱処理と、シリサイド化の熱処理を同時に行っても構わない。
【００５０】
（第２の実施の形態の変形例１）
図１５は、第２の実施の形態の変形例１に係るｎ型電界効果トランジスタを含む半導体装置の断面図である。図１５（ａ）は全体図、図１５（ｂ）は図１５（ａ）のソース・ドレイン部の拡大図である。
図１５（ｂ）に示すように、ＮｉＳｉ１１０ａの粒界にＥｒＳｉ１．７ではなく、金属Ｅｒ１２０ａが存在すること以外は、第２の実施の形態と同様である。
粒界にＥｒＳｉ１．７より、仕事関数の小さい金属Ｅｒ１２０ａが存在することによって、第２の実施の形態の作用・効果に加えて、ソース・ドレイン電極を形成するＮｉＳｉ自身の抵抗の一層の低減が図れるという作用・効果を有する。
なお、粒界がＥｒＳｉ１．７となるかＥｒとなるかについては、上記第２の実施の形態の製造方法中のシリサイド化の熱処理において、温度・熱処理・雰囲気等を適宜選択することにより制御が可能である。
【００５１】
（第２の実施の形態の変形例２）
図１６は、第２の実施の変形例２に係るｎ型電界効果トランジスタを含む半導体装置の断面図である。図１６（ａ）は全体図、図１６（ｂ）は図１６（ａ）のソース・ドレイン部の拡大図である。
図１６に示すように、ＮｉＳｉ１１０ａの粒界にＥｒＳｉ１．７１１２が存在しないこと以外は、第２の実施の形態と同様である。
粒界にＥｒＳｉ１．７１１２が存在しなくとも、界面層に仕事関数の小さいシリサイド属が存在することによる接触抵抗低減効果が得られる点等の効果については、第２の実施の形態と同様である。
なお、粒界にＥｒＳｉ１．７が存在するか否かは、上記第２の実施の形態の製造方法中のシリサイド化の熱処理において、温度・熱処理・雰囲気等を適宜選択することにより制御が可能である。
【００５２】
また、本実施の形態におけるソース・ドレイン電極、界面層やゲート絶縁膜の材料選択については、第１の実施の形態同様である。また、ポリシリコン膜とＮｉＳｉの積層構造のゲート電極や、ｎ型のエクステンション拡散層を適用する変形が可能であることも、第１の実施の形態と同様である。
【００５３】
（第３の実施の形態）
図１７は、本発明の第３の実施の形態に係るｎ型電界効果トランジスタを含む半導体装置の断面図である。図１７（ａ）は全体図、図１７（ｂ）は図１７（ａ）のソース・ドレイン部の拡大図である。
【００５４】
本実施の形態の半導体装置は、ソース・ドレインにｎ型の不純物拡散層を有しない以外は、第１の実施の形態と同様であるので記述を省略する。このような構造は、ソース・ドレイン電極がショットキー接合で形成される、いわゆるショットキートランジスタである。
【００５５】
ショットキートランジスタは、拡散層が無い分、ショートチャネル効果の抑制に好適である。しかし、ショットキートランジスタにおいては、拡散層の不純物によるショットキー障壁低下の効果が得られない。したがって、通常、拡散層を有する場合に比べてソース・ドレイン電極と半導体基板間の抵抗が高くなり、駆動電流の確保が困難となる。
本実施の形態によれば、仕事関数の小さいＥｒ１２０ａが界面層として設けられているため、従来のＮｉＳｉ１１０ａのみの場合にくらべ、ショットキー障壁を低下させることが可能となる。よって、ショットキートランジスタにおいても、駆動電流の確保が容易となる利点がある。
【００５６】
（第３の実施の形態の変形例）
図１８は、第３の実施の変形例に係るｎ型電界効果トランジスタを含む半導体装置の断面図である。図１８（ａ）は全体図、図１８（ｂ）は図１８（ａ）のソース・ドレイン部の拡大図である。
図１８に示すように、拡散層よりも浅い高濃度なｎ型の不純物偏析層１０７を有すること以外は、第３の実施の形態と同様である。この構造は、いわゆる不純物偏析ショットキートランジスタである（例えば、特開２００５−１０１５８８号公報参照）。本変形例によれば、第３の実施の形態の作用・効果に加え、浅い高濃度な不純物偏析層１０７によって、ショットキー障壁を下げ、接触抵抗の一層の低減を図るという作用・効果が得られる。
【００５７】
（第４の実施の形態）
図１９は、本発明の第４の実施の形態に係るｎ型電界効果トランジスタを含む半導体装置の断面図である。図１９（ａ）は全体図、図１９（ｂ）は図１９（ａ）のソース・ドレイン部の拡大図である。
【００５８】
本実施の形態の半導体装置は、ｐ型半導体基板２００上に埋め込み絶縁層（絶縁膜基板）４００が形成され、その上のＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）層に素子が形成されている以外は、第１の実施の形態と同様であるので、記述を省略する。
本実施の形態の電界効果トランジスタは、ＳＯＩ層に素子が形成されていることから、第１の実施の形態の作用・効果に加え、ソース・ドレイン底部からのジャンクションリークおよびジャンクション容量の大幅な低減を図ることが可能となる。したがって、半導体装置の低消費電力化が実現できる。また、素子間の分離が埋め込み絶縁層（絶縁膜基板）４００によって完全に行われるため、素子分離耐圧等に対する配慮が不要となり、製造プロセスが簡略化できる利点もある。
【００５９】
（第５の実施の形態）
図２０は、本発明の第５の実施の形態に係るｎ型電界効果トランジスタを含む半導体装置の断面図である。図２０（ａ）は斜視図、図２０（ｂ）は図２０（ａ）の破線部の断面図である。
【００６０】
本実施の形態の半導体装置は、Ｆｉｎ構造の電界効果トランジスタであること以外は、第１の実施の形態と同様であるので、記述を省略する。
本実施の形態の電界効果トランジスタは、図２０に示すように、ソース領域８０１、ドレイン領域８０２およびゲート領域８０３が、３次元的にｐ型半導体基板２００上に形成されている。そして、チャネル部１０６の両側にゲート絶縁膜１０１を介して、ゲート電極が形成されている。したがって、２次元構造の電界効果トランジスタに比較してゲートの支配力が強化されている。よって、本実施の形態の半導体装置は、第１の実施の形態の作用・効果に加え、一層のショートチャネル効果の抑制により、電界効果トランジスタの微細化が実現できるという利点がある。
なお、本実施の形態においては、Ｆｉｎ構造の電界効果トランジスタについて記載したが、ダブルゲート構造あるいは縦型構造等、任意の３次元構造を有する電界効果トランジスタについて本発明は適用可能である。
【００６１】
（第６の実施の形態）
図２１は、本発明の第６の実施の形態に係るｐ型電界効果トランジスタを含む半導体装置の断面図である。図２１（ａ）は全体図、図２１（ｂ）は図１（ａ）のソース・ドレイン部の拡大図である。
【００６２】
本実施の形態の半導体装置は、ソース・ドレイン電極の金属のシリサイドと半導体基板の界面に、ソース・ドレイン電極の金属のシリサイドを形成する金属と異なる金属を含む界面層を有し、かつ、界面層を形成する金属がソース・ドレイン電極のシリサイド中にも存在するｐ型電界効果トランジスタを含むことを特徴とする。そして、界面層を形成する金属は、その金属の仕事関数、および、その金属のシリサイドの仕事関数が、ともにソース・ドレイン電極のシリサイドの仕事関数よりも大きくなるように選択されていることをも特徴とする。
【００６３】
より具体的には、以下の通りである。図２１に示すように、この半導体装置においては、ｎ型のシリコン基板１００にチャネル領域１９６が形成されている。そして、例えば、シリコン酸化膜からなるゲート絶縁膜１０１を介して、ゲート電極が形成されている。このゲート電極は第１の金属Ｎｉ（ニッケル）のシリサイドであるＮｉＳｉ（ニッケルシリサイド）１１０ｂで形成されるＦＵＳＩ（Ｆｕｌｌｙ  Ｓｉｌｉｃｉｄｅｄ）構造となっている。ゲート電極の両側面には、例えば、シリコン窒化膜からなるゲート側壁絶縁膜１０４が形成されている。そして、ゲート電極下のチャネル領域１９６を挟んでシリコン基板１００内には、ｐ型の不純物、例えばＢ（ボロン）がドープされた拡散層１９９が形成されている。そして、チャネル領域の両側には、第１の金属ＮｉのシリサイドであるＮｉＳｉ１１０ａで形成されるソース・ドレイン電極が設けられている。
【００６４】
さらに、シリコン基板中の拡散層１９９と、ＮｉＳｉ１１０ａで形成されるソース・ドレイン電極との界面に、第２の金属Ｐｔ（プラチナ）１２４ａから形成される界面層を有している。そして、本実施の形態の半導体装置は、ＮｉＳｉ１１０ａで形成されるソース・ドレイン電極中にも第２の金属Ｐｔ１２０ａが存在している。ソース・ドレイン電極中に存在するＰｔは、具体的には、ソース・ドレイン電極を形成するＮｉＳｉ１１０ａの粒界に存在している。ここで、第２の金属であるＰｔの仕事関数は、ＮｉＳｉ１１０ａの仕事関数よりも大きく、かつ、Ｐｔ１２４ａのシリサイドであるＰｔＳｉの仕事関数もまた、ＮｉＳｉ１１０ａの仕事関数よりも大きい。本実施の形態の半導体装置は、ゲート絶縁膜１０１とＮｉＳｉ１０１ｂで形成されるゲート電極との界面にも、Ｐｔ１２４ｂで形成された界面層を有している。
【００６５】
このようなｐ型電界効果トランジスタを含む半導体装置は、ソース・ドレイン電極を形成するＮｉＳｉよりも仕事関数の大きいＰｔを界面層として有することにより、ソース・ドレイン電極と拡散層（半導体基板）間の正孔に対するショットキー障壁を低下させ、接触抵抗を低減することが可能になる。従来技術において、ＰｔＳｉという金属シリサイドを電極とすることにより接触抵抗を低減する技術は開示されている。本実施の形態では、仕事関数が、ＰｔＳｉより大きい金属Ｐｔで界面層を形成することにより、ＰｔＳｉの場合よりもより一層の接触抵抗低減を図ることが可能となる。
一般に金属は、シリサイド化することにより、仕事関数がミッドギャップ側に近づく。そのため、Ｐｔのように、仕事関数が大きい金属であっても、シリサイド化により仕事関数が小さくなる。本実施の形態では、金属を、金属単体として界面層に適用することにより、金属自身の大きい仕事関数を有効に利用し、ショットキー障壁を十分低下させ接触抵抗の低減を実現している。
【００６６】
また、界面層とは独立に、比抵抗が小さいＮｉＳｉを電極として使用しており、電極自身の抵抗も低く抑制することができる。さらに、本実施の形態においては、ＮｉＳｉよりも仕事関数の大きいＰｔが、ソース・ドレイン電極を形成するＮｉＳｉの粒界にも存在している。したがって、粒界での正孔に対する界面抵抗が低下することによりソース・ドレイン電極を形成するＮｉＳｉ自身の抵抗も更に低下し、ｐ型電界効果トランジスタの寄生抵抗の一層の低減が図れる。加えて、ＮｉＳｉ粒界にＰｔが存在することにより、界面（表面）エネルギーの関係でＮｉＳｉの凝集（アグロメレーション）が抑制される。したがって、熱ストレスによるシリサイド中の断線や、シリコン基板との界面が凹凸になることによるジャンクションリークの増大を抑えるという半導体装置の信頼性向上効果も期待されることは第１の実施の形態のｎ型電界効果トランジスタを有する半導体装置の場合と同様である。
【００６７】
そして、仕事関数の大きいＰｔで形成される界面層がゲート絶縁膜とゲート電極のシリサイドとの界面に存在することにより、ｐ型電界効果トランジスタの閾値を低下させることが可能となり、高いトランジスタ駆動力を実現することが可能となる。また、ＦＵＳＩ（Ｆｕｌｌｙ  Ｓｉｌｉｃｉｄｅｄ）構造をとることによっても、トランジスタ駆動時のゲート電極側の空乏化を高いゲート電圧まで抑制し、高いトランジスタ駆動力を実現することが可能となる点についても、第１の実施の形態のｎ型トランジスタの場合と同様である。
【００６８】
以上のように、本実施の形態によって、ソース・ドレイン電極の接触抵抗および電極自身の抵抗という寄生抵抗の低減に加え、低閾値化およびゲート空乏化の抑制によって高性能化し、さらに信頼性も向上したｐ型電界効果トランジスタを含む半導体装置を提供することが可能となる。
【００６９】
なお、ソース、ドレインおよびゲート電極のシリサイド材料は、上記のように、ＮｉＳｉに限られることはないが、比抵抗が約１５μΩｃｍであるＮｉＳｉのように、シリサイドの中では比較的比抵抗の低いシリサイドを適用することが、電極自身の抵抗低減の観点から望ましい点についても、第１の実施の形態のｎ型トランジスタの場合と同様である。
【００７０】
また、界面層を形成する金属は、上記のように、Ｐｔに限られることはないが、仕事関数が約５．６５ｅＶであるＰｔのように、仕事関数がシリコンのミッドギャップよりも大きい金属、例えば、Ｐｄ（パラジウム：約５．１２ｅＶ）、Ａｕ（金：約５．１ｅＶ）、Ｉｒ（イリジウム：約５．２７ｅＶ）等を適用することがショットキー障壁を低下させ、接触抵抗を低減させる観点から望ましい。
【００７１】
また、ゲート絶縁膜１０１は、必ずしもシリコン酸化膜に限られることはなく、シリコン酸化膜より誘電率の高い絶縁膜材料（高誘電率絶縁膜）等を適用することも可能である点については、第１の実施の形態と同様である。
【００７２】
次に、本実施の形態の半導体装置の製造方法について、図面を参照して説明する。図２２〜図３０には、図２１で示した半導体装置の製造工程の断面図を示す。
【００７３】
本実施の形態の半導体装置の製造方法は、２種類の金属間において、熱処理を加えることにより、一方の金属が、他方の金属の粒界を拡散し、他方の金属表面に偏析する現象を、一方が金属ではなくシリサイドである場合に応用したことを最大の特徴とする点については第１の実施の形態のｎ型電界効果トランジスタの場合と同様である。
【００７４】
まず、図２２に示すように、Ｐ（リン）が１０１５ａｔｏｍｓ／ｃｍ３程度ドープされた面方位（１００）面のｎ型のシリコン基板１００に、シリコン酸化膜からなる素子分離領域（ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ））１５０を形成する。
【００７５】
次に、図２３に示すように、チャネル領域１９６表面に、ゲート絶縁膜１０１をＥＯＴ（Ｅｑｕｉｖａｌｅｎｔ  Ｏｘｉｄｅ  Ｔｈｉｃｋｎｅｓｓ）にして１〜２ｎｍ程度形成し、ゲート電極１０２となるポリシリコン膜を減圧化学的気相堆積（以下ＬＰ−ＣＶＤともいう）法によって１００〜１５０ｎｍ程度堆積する。
そして、リソグラフィー技術および反応性イオンエッチング（以下ＲＩＥともいう）等のエッチング技術により、ゲート絶縁膜１０１及びゲート電極１０２をゲート長が３０ｎｍ程度となるようにパターン形成する。必要ならば、ここで１〜２ｎｍのポスト酸化を行う。
【００７６】
次に、図２４に示すように、シリコン窒化膜をＬＰ−ＣＶＤ法によって８ｎｍ程度堆積した後、ＲＩＥ法によってエッチバックすることにより、シリコン窒化膜をゲート電極１０２の側面部にのみ残す。これにより、ゲート側壁絶縁膜１０４を形成する。
【００７７】
次に、図２５に示すように、ゲート電極１０２および側壁絶縁膜１０４をマスクに、Ｂ（ボロン）を、イオンインプランテーションによりシリコン基板１００に導入することにより、１×１０２０ａｔｏｍｓ／ｃｍ３程度のｐ型の拡散層１９９を形成し、１０５０℃程度の温度で活性化アニール（スパイクアニール）を行う。
【００７８】
次に、図２６に示すように、１０ｎｍ程度のＮｉ膜１６０のスパッタを行う。
【００７９】
次に、図２７に示すように、５００℃程度のアニール（第１の熱処理）によりＮｉ膜１６０とシリコン基板１００を反応させシリサイド化し、ソース・ドレイン電極となるＮｉＳｉ１１０ａを形成する。同時に、ポリシリコンのゲート電極１０２をゲート絶縁膜１０１界面まで完全に反応させ、ゲート電極となるＮｉＳｉ１１０ｂを形成する。その後、薬液で表面にある未反応のＮｉについて選択剥離を行う。
【００８０】
次に、図２８に示すように、のＮｉＳｉ１１０ａ、１１０ｂより仕事関数の大きいＰｔ膜１６４を１０ｎｍ程度スパッタで堆積する。ここで、ＰｔのシリサイドであるＰｔＳｉの仕事関数もまた、ＮｉＳｉ１１０ａの仕事関数よりも大きい。
【００８１】
次に、図２９に示すように、３００−４００℃程度のアニール（第２の熱処理）により、Ｐｔ膜１６４から、Ｐｔをソース・ドレイン電極となるＮｉＳｉ１１０ａの粒界を通して拡散させ、Ｐｔからなる界面層１２４ａを、シリコン基板１００とＮｉＳｉ１１０ａの界面に形成する。また、Ｐｔが、ＮｉＳｉ１１０ａの粒界中に存在するようにする。そして、同時に、Ｐｔをゲート電極となるＮｉＳｉ１１０ｂの粒界を通して拡散させ、Ｐｔからなる界面層１２４ｂを、ゲート絶縁膜１０１とＮｉＳｉ１１０ｂの界面に形成する。この熱処理は、例えば、窒素雰囲気、アルゴン雰囲気等の不活性ガス雰囲気あるいは真空雰囲気等で処理することが考えられる。
なお、第２の熱処理の処理温度に関しては、第１の熱処理の処理温度よりも低温であることが望ましい。これは、第１の熱処理で形成された、ＮｉＳｉからのＮｉ拡散を抑え、ジャンクションリークの増加を抑制するためである。また、ＮｉＳｉの組成変化により電極自体の抵抗が増大するのを抑制するためでもある。また、拡散層１９９のチャネル方向への伸びを抑え、トランジスタ特性の劣化を抑制する観点からも低温であることが望ましい。また、Ｐｔ等の界面層の金属がシリサイド化し、界面層の仕事関数が大きくなることを抑制する観点からも低温であることが望ましい。そして、ＮｉＳｉとＰｔの反応を押させる観点からも低温であることが望ましい。
【００８２】
次に、図３０に示すように、薬液で表面にあるＰｔの選択剥離を行う。この時、界面層を形成し、ＮｉＳｉ１１０ａ、１１０ｂの粒界にも存在するＰｔ１２４ａ、１２４ｂは、ＮｉＳｉ１１０ａ、１１０ｂがマスクとなるため、剥離されることはない。
【００８３】
本実施の形態の製造方法は、上述したように、ＮｉＳｉの表面に堆積したＰｔが熱処理によってＮｉＳｉ粒界を移動して、シリコン基板またはゲート絶縁膜とＮｉＳｉとの界面に偏析する現象を利用している。このため、仕事関数の大きい金属であるＰｔ等を界面層として形成し、ソース・ドレイン電極とシリコン基板間のショットキー障壁を十分低下させることが可能な図２１の半導体装置の構造を形成することが可能となる。
また、この方法によれば、金属のシリサイド化温度より低温で仕事関数の大きい金属の界面層形成が可能となる。したがって、特許文献１に記載されたカーケンドール効果を利用した製造方法のように、界面層に適用する金属材料が非シリサイド化金属に限られることはないという利点もある。
【００８４】
（第７の実施の形態）
図３１は、本発明の第７の実施の形態に係るｐ型電界効果トランジスタを含む半導体装置の断面図である。図３１（ａ）は全体図、図３１（ｂ）は図３１（ａ）のソース・ドレイン部の拡大図である。
【００８５】
本実施の形態の半導体装置は、チャネル領域１９６の両側にＳｉ１−ＸＧｅＸ層１９０が設けられており、ソース・ドレイン電極がＮｉＳｉＸＧｅ１−Ｘ（ニッケルジャーマノシリサイド）１１１で形成されていること以外は、第６の実施の形態と同様であるので記述を省略する。
【００８６】
本実施の形態の電界効果トランジスタは、チャネル領域１９６の両側にＳｉ１−ＸＧｅＸ層１９０が設けられていることから、チャネル領域のシリコンに格子ひずみが加わることにより正孔のモビリティー（移動度）が増加する。したがって、第６の実施の形態の作用・効果に加え、正孔のモビリティーが増加し電界効果トランジスタの駆動力があがるという作用・効果が得られる。
なお、ここではチャネル領域の両側にＳｉ１−ＸＧｅＸ層を設ける場合について記載したが、チャネル領域の両側にＧｅ層を設け、ソース・ドレイン電極をＮｉとＧｅの化合物であるニッケルジャーマナイドとすることによっても同様の作用・効果を得ることが可能である。
【００８７】
以上、本発明をｐ型電界効果トランジスタを含む半導体装置に適用する実施の形態について記述したが、ソース・ドレイン電極やゲート絶縁膜の材料選択については、ｎ型電界効果トランジスタについての第１の実施の形態同様である。また、ポリシリコン膜とＮｉＳｉの積層構造のゲート電極や、ｐ型のエクステンション拡散層を適用する変形が可能であることも、ｎ型電界効果トランジスタについての第１の実施の形態と同様である。さらに、ショットキートランジスタ、偏析ショットキートランジスタ、ＳＯＩ基板やＦｉｎ構造等の３次元構造への適用が可能であることもｎ型電界効果トランジスタの場合と同様である。
【００８８】
（第８の実施の形態）
図３２は、本発明の第８の実施の形態に係る電界効果トランジスタを含む半導体装置の断面図である。本実施の形態の半導体装置は、第１の実施の形態のｎ型電界効果トランジスタおよび第６の実施の形態のｐ型電界効果トランジスタ双方をひとつのｐ型Ｓｉ基板２００上に有するＣＭＯＳデバイスであることを特徴とする。図３２（ａ）は全体図、図３２（ｂ）、図３２（ｃ）は、それぞれ、図３２（ａ）のｎ型電界効果トランジスタ、ｐ型電界効果トランジスタのソース・ドレイン部の拡大図である。
【００８９】
本実施の形態の半導体装置は、第１の実施の形態および第６の実施の形態の作用・効果をそれぞれ兼ね備えている。したがって、ｐ型・ｎ型電界効果トランジスタともに、低い接触抵抗、電極自身の抵抗低減による寄生抵抗低減が実現されている。また、ゲート空乏化抑制による高駆動力および粒界に金属が存在することによる耐熱性向上も実現されている。よって、本実施の形態により、高性能かつ信頼性の高いＣＭＯＳデバイスを含む半導体装置の実現が可能となる。
【００９０】
次に、本実施の形態の半導体装置の電界効果トランジスタの製造方法について、図３３〜図４７を参照して説明する。
【００９１】
まず、図３３に示すように、Ｂ（ボロン）が１０１５ａｔｏｍｓ／ｃｍ３程度ドープされた面方位（１００）面のｐ型のＳｉ基板２００に、シリコン酸化膜からなる素子分離領域（ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ））１５０を形成する。その後、ｎ型ウェル１８０およびｐ型ウェル２８０をイオンインプランテーションにより形成する。
【００９２】
次に、図３４に示すように、シリコン酸化膜からなるゲート絶縁膜１０１を１ｎｍ程度形成し、ゲート電極１０２となるポリシリコン膜を減圧化学的気相堆積（以下ＬＰ−ＣＶＤともいう）法によって１００〜１５０ｎｍ程度堆積する。そして、リソグラフィー技術および反応性イオンエッチング（以下ＲＩＥともいう）等のエッチング技術により、ゲート絶縁膜１０１及びゲート電極１０２をゲート長が３０ｎｍ程度となるようにパターン形成する。必要ならば、ここで１〜２ｎｍのポスト酸化を行う。
【００９３】
次に、図３５に示すように、シリコン窒化膜をＬＰ−ＣＶＤ法によって８ｎｍ程度堆積した後、ＲＩＥ法によってエッチバックすることにより、シリコン窒化膜をゲート電極１０２の側面部にのみ残す。これにより、ゲート側壁絶縁膜１０４を形成する。
【００９４】
次に、図３６に示すように、ｎ型ウェル１８０上をリソグラフィーによりレジストでマスクし、ゲート電極１０２および側壁絶縁膜１０４をマスクに、Ａｓ（砒素）を、イオンインプランテーションによりｐ型ウェル２８０に導入する。これにより、１×１０２０ａｔｏｍｓ／ｃｍ３程度のｎ型の拡散層１０９を形成する。続いて、ｐ型ウェル２８０の上面をリソグラフィーによりレジストでマスクし、ゲート電極１０２および側壁絶縁膜１０４をマスクに、Ｂ（ボロン）を、イオンインプランテーションによりｎ型ウェル１８０に導入する。これにより、１×１０２０ａｔｏｍｓ／ｃｍ３程度のｐ型の拡散層１９９を形成する。その後、１０５０℃程度の温度で活性化アニール（スパイクアニール）を行う。
【００９５】
次に、図３７に示すように、１０ｎｍ程度のＮｉ膜１６０のスパッタを行う。
【００９６】
次に、図３８に示すように、５００℃程度のアニール（第１の熱処理）によりＮｉ膜１６０とシリコン基板２００を反応させシリサイド化し、ソース・ドレイン電極となるＮｉＳｉ１１０ａを形成する。同時に、ポリシリコンのゲート電極１０２をゲート絶縁膜１０１界面まで完全に反応させ、ゲート電極となるＮｉＳｉ１１０ｂを形成する。その後、薬液で表面にある未反応のＮｉについて選択剥離を行う。
【００９７】
次に、図３９に示すように、５０ｎｍ程度の厚さのシリコン酸化膜１５２ａをＬＰ−ＣＶＤ法によって堆積する。その後、リソグラフィーおよびＲＩＥにより、堆積したシリコン酸化膜１５２ａがｎ型ウェル１８０上に残るようにパターニングする。
【００９８】
次に、図４０に示すように、ＮｉＳｉ１１０ａ、１１０ｂより仕事関数の小さいＥｒ膜１６２を１０ｎｍ程度スパッタする。ここで、ＥｒのシリサイドであるＥｒＳｉ１．７の仕事関数もまた、ＮｉＳｉ１１０ａの仕事関数よりも小さい。
【００９９】
次に、図４１に示すように、３００−４００℃程度のアニール（第２の熱処理）により、Ｅｒ膜１６２から、Ｅｒをｐ型ウェル２８０のソース・ドレイン電極となるＮｉＳｉ１１０ａの粒界を通して拡散させ、Ｅｒからなる界面層１２０ａを、シリコン基板２００とＮｉＳｉ１１０ａの界面に形成する。また、Ｅｒが、ＮｉＳｉ１１０ａの粒界中に存在するようにする。そして、同時に、Ｅｒをゲート電極となるＮｉＳｉ１１０ｂの粒界を通して拡散させ、Ｅｒからなる界面層１２０ｂを、ゲート絶縁膜１０１とＮｉＳｉ１１０ｂの界面に形成する。この熱処理は、例えば、窒素雰囲気、アルゴン雰囲気等の不活性ガス雰囲気あるいは真空雰囲気等で処理することが考えられる。
そして、この第２の熱処理の処理温度が、第１の熱処理の処理温度よりも低いことが望ましい点については、第１の実施の形態と同様である。
なお、ｎ型ウェル上については、シリコン酸化膜１５２ａがマスクとなり、Ｅｒがソース・ドレイン電極に拡散することはない。
【０１００】
次に、図４２に示すように、薬液で表面にあるＥｒの選択剥離を行う。この時、界面層を形成し、ＮｉＳｉ１１０ａ、１１０ｂの粒界にも存在するＥｒ１２０ａ、１２０ｂは、ＮｉＳｉ１１０ａ、１１０ｂがマスクとなるため、剥離されることはない。
【０１０１】
次に、図４３に示すように、薬液により、ｎ型ウェル１８０上のシリコン酸化膜１５２ａを剥離する。その後、５０ｎｍ程度の厚さのシリコン酸化膜１５２ｂをＬＰ−ＣＶＤ法によって堆積する。続いて、リソグラフィーおよびＲＩＥにより、堆積したシリコン酸化膜１５２ｂがｐ型ウェル２８０上に残るようにパターニングする。
【０１０２】
次に、図４４に示すように、ＮｉＳｉ１１０ａ、１１０ｂより仕事関数の大きいＰｔ膜１６４を１０ｎｍ程度スパッタする。ここで、ＰｔのシリサイドであるＰｔＳｉの仕事関数もまた、ＮｉＳｉ１１０ａの仕事関数よりも大きい。
【０１０３】
次に、図４５に示すように、３００−４００℃程度のアニール（第２の熱処理）により、Ｐｔ膜１６４から、Ｐｔをｎ型ウェル１８０のソース・ドレイン電極となるＮｉＳｉ１１０ａの粒界を通して拡散させ、Ｐｔからなる界面層１２４ａを、シリコン基板２００とＮｉＳｉ１１０ａの界面に形成する。また、Ｐｔが、ＮｉＳｉ１１０ａの粒界中に存在するようにする。そして、同時に、Ｐｔをゲート電極となるＮｉＳｉ１１０ｂの粒界を通して拡散させ、Ｐｔからなる界面層１２４ｂを、ゲート絶縁膜１０１とＮｉＳｉ１１０ｂの界面に形成する。この熱処理は、例えば、窒素雰囲気、アルゴン雰囲気等の不活性ガス雰囲気あるいは真空雰囲気等で処理することが考えられる。
そして、この第２の熱処理の処理温度が、第１の熱処理の処理温度よりも低いことが望ましい点については、第６の実施の形態と同様である。
なお、ｐ型ウェル上については、シリコン酸化膜１５２ｂがマスクとなり、Ｐｔがソース・ドレイン電極に拡散することはない。
【０１０４】
次に、図４６に示すように、薬液で表面にある未反応のＰｔ１６４の選択剥離を行う。この時、界面層を形成し、ＮｉＳｉ１１０ａ、１１０ｂの粒界にも存在するＰｔ１２４ａ、１２４ｂは、ＮｉＳｉ１１０ａ、１１０ｂがマスクとなるため、剥離されることはない。
【０１０５】
次に、図４７に示すように、薬液により、ｐ型ウェル２８０上のシリコン酸化膜１５２ｂを剥離する。
【０１０６】
以上の本実施の形態の半導体装置の製造方法により、図３２に示す高性能かつ信頼性の高いＣＭＯＳデバイスを含む半導体装置の実現が可能となる。
【０１０７】
（第９の実施の形態）
図４８は、本発明の第９の実施の形態に係る電界効果トランジスタを含む半導体装置の断面図である。本実施の形態の半導体装置は、ソース・ドレインおよびゲート電極に仕事関数の大きいＰｔＳｉを適用し、ｎ型電界効果トランジスタに仕事関数の小さいＥｒで形成される界面層を有するＣＭＯＳデバイスを含むことを特徴とする。
図４８（ａ）は全体図、図４８（ｂ）、図４８（ｃ）は、それぞれ、図４８（ａ）のｎ型電界効果トランジスタ、ｐ型電界効果トランジスタのソース・ドレイン部の拡大図である。図４８（ｂ）に示すように、ｐ型ウェル２８０上のｎ型電界効果トランジスタのソース・ドレイン電極およびゲート電極はＰｔＳｉ１１４ａ、１１４ｂで形成されている。そして、仕事関数の小さいＥｒ１２０ａ、１２０ｂで形成される界面層を有している。また、ＰｔＳｉ１１４ａ、１１４ｂの粒界には、Ｅｒが存在している。また、図４８（ｃ）に示すように、ｎ型ウェル１８０上のｐ型電界効果トランジスタのソース・ドレイン電極およびゲート電極もＰｔＳｉ１１４ａ、１１４ｂで形成されている。
【０１０８】
本実施の形態の半導体装置は、ｎ型電界効果トランジスタ、ｐ型電界効果トランジスタともに、比抵抗が約３０μΩｃｍと低いＰｔＳｉをソース・ドレイン電極として適用することにより電極自身の抵抗を低減している。そして、ｎ型電界効果トランジスタについては、仕事関数の小さいＥｒで形成される界面層を設けることにより、ショットキー障壁を下げ、接触抵抗を低減させている。また、ｐ型電界効果トランジスタについては、仕事関数の大きいＰｔＳｉによって、ショットキー障壁を下げ、接触抵抗を低減させている。したがって、ｐ型・ｎ型電界効果トランジスタともに、低い接触抵抗、低い電極自身の抵抗低減による寄生抵抗低減が実現されている。また、ゲート空乏化抑制による高駆動力および粒界に金属が存在することによる耐熱性向上も実現されている。よって、本実施の形態により、高性能かつ信頼性の高いＣＭＯＳデバイスを含む半導体装置の実現が可能となる。
【０１０９】
次に、本実施の形態の半導体装置の電界効果トランジスタの製造方法について、図４９〜図５５を参照して説明する。なお、図４９以前の工程については、第８の実施の形態の製造方法の図３３〜図３６を用いた説明と共通であるので、記述を省略する。
【０１１０】
図４９に示すように、ｎ型の拡散層１０９とｐ型の拡散層１９９を形成した後に、１０ｎｍ程度のＰｔ膜１６４のスパッタを行う。
【０１１１】
次に、図５０に示すように、５００℃程度のアニール（第１の熱処理）によりＰｔ膜１６４とシリコン基板２００を反応させシリサイド化し、ソース・ドレイン電極となるＰｔＳｉ１１４ａを形成する。同時に、ポリシリコンのゲート電極１０２をゲート絶縁膜１０１界面まで完全に反応させ、ゲート電極となるＰｔＳｉ１１４ｂを形成する。その後、薬液で表面にある未反応のＰｔについて選択剥離を行う。
【０１１２】
次に、図５１に示すように、５０ｎｍ程度の厚さのシリコン酸化膜１５２をＬＰ−ＣＶＤ法によって堆積する。その後、リソグラフィーおよびＲＩＥにより、堆積したシリコン酸化膜１５２ａがｎ型ウェル１８０上に残るようにパターニングする。
【０１１３】
次に、図５２に示すように、ＰｔＳｉ１１４ａ、１１４ｂより仕事関数の小さいＥｒ膜１６２を１０ｎｍ程度スパッタする。ここで、ＥｒのシリサイドであるＥｒＳｉ１．７の仕事関数もまた、ＰｔＳｉ１１４ａの仕事関数よりも小さい。
【０１１４】
次に、図５３に示すように、３００−４００℃程度のアニール（第２の熱処理）により、Ｅｒ膜１６２から、Ｅｒをｐ型ウェル２８０のソース・ドレイン電極となるＰｔＳｉ１１４ａの粒界を通して拡散させ、Ｅｒからなる界面層１２０ａを、シリコン基板２００とＰｔＳｉ１１４ａの界面に形成する。また、Ｅｒが、ＰｔＳｉ１１４ａの粒界中に存在するようにする。そして、同時に、Ｅｒをゲート電極となるＰｔＳｉ１１４ｂの粒界を通して拡散させ、Ｅｒからなる界面層１２０ｂを、ゲート絶縁膜１０１とＰｔＳｉ１１４ｂの界面に形成する。この熱処理は、例えば、窒素雰囲気、アルゴン雰囲気等の不活性ガス雰囲気あるいは真空雰囲気等で処理することが考えられる。
そして、この第２の熱処理の処理温度が、第１の熱処理の処理温度よりも低いことが望ましい点については、第１の実施の形態と同様である。
なお、ｎ型ウェル上については、シリコン酸化膜１５２がマスクとなり、Ｅｒがソース・ドレイン電極に拡散することはない。
【０１１５】
次に、図５４に示すように、薬液で表面にあるＥｒの剥離を行う。この時、界面層を形成し、ＰｔＳｉ１１４ａ、１１４ｂの粒界にも存在するＥｒ１２０ａ、１２０ｂは、ＰｔＳｉ１１４ａ、１１４ｂがマスクとなるため、剥離されることはない。
【０１１６】
次に、図５５に示すように、薬液により、ｎ型ウェル１８０上のシリコン酸化膜１５２を剥離する。
【０１１７】
以上の本実施の形態の半導体装置の製造方法により、図４８に示す高性能かつ信頼性の高いＣＭＯＳデバイスを含む半導体装置の実現が可能となる。また、本実施の形態の製造法は、第８の実施の形態に比較して、ｐ型電界効果トランジスタのソース・ドレイン電極に界面層を形成する工程が省略できるため、高性能かつ信頼性の高いＣＭＯＳデバイスを含む半導体装置をより容易に製造できるという利点がある。
【０１１８】
なお、本実施の形態においてソース・ドレイン電極として用いるシリサイドは、ｐ型電界効果トランジスタの接触抵抗を低減する仕事関数の大きいシリサイドであれば、特に限定されない。しかしながら、電極自身の抵抗を低減させるために、ＰｔＳｉのように比抵抗の小さい金属シリサイドを用いることが好ましい。
【０１１９】
（第１０の実施の形態）
図５６は、本発明の第１０の実施の形態に係る電界効果トランジスタを含む半導体装置の断面図である。本実施の形態の半導体装置は、ソース・ドレインおよびゲート電極に仕事関数の小さいＥｒＳｉ１．７を適用し、ｐ型電界効果トランジスタに仕事関数の大きいＰｔで形成される界面層を有するＣＭＯＳデバイスを含むことを特徴とする。
図５６（ａ）は全体図、図５６（ｂ）、図５６（ｃ）は、それぞれ、図５６（ａ）のｎ型電界効果トランジスタ、ｐ型電界効果トランジスタのソース・ドレイン部の拡大図である。図５６（ｃ）に示すように、ｎ型ウェル１８０上のｐ型電界効果トランジスタのソース・ドレイン電極およびゲート電極はＥｒＳｉ１．７１１６ａ、１１６ｂで形成されている。そして、仕事関数の大きいＰｔ１２４ａ、１２４ｂで形成される界面層を有している。また、ＥｒＳｉ１．７１１６ａ、１１６ｂの粒界には、Ｐｔが存在している。また、図５６（ｂ）に示すように、ｐ型ウェル２８０上のｎ型電界効果トランジスタのソース・ドレイン電極およびゲート電極もＥｒＳｉ１．７１１６ａ、１１６ｂで形成されている。
【０１２０】
本実施の形態の半導体装置は、ｎ型電界効果トランジスタ、ｐ型電界効果トランジスタともに、比抵抗が約３０μΩｃｍと低いＥｒＳｉ１．７をソース・ドレイン電極として適用することにより電極自身の抵抗を低減している。そして、ｐ型電界効果トランジスタについては、仕事関数の大きいＰｔで形成される界面層を設けることにより、ショットキー障壁を下げ、接触抵抗を低減させている。また、ｎ型電界効果トランジスタについては、仕事関数の小さいＥｒＳｉ１．７によって、電子に対するショットキー障壁を下げ、接触抵抗を低減させている。したがって、ｐ型・ｎ型電界効果トランジスタともに、低い接触抵抗、低い電極自身の抵抗低減による寄生抵抗低減が実現されている。また、ゲート空乏化抑制による高駆動力および粒界に金属が存在することによる耐熱性向上も実現されている。よって、本実施の形態により、高性能かつ信頼性の高いＣＭＯＳデバイスを含む半導体装置の実現が可能となる。
【０１２１】
次に、本実施の形態の半導体装置の電界効果トランジスタの製造方法について、図５７〜図６３を参照して説明する。なお、図５７以前の工程については、第８の実施の形態の製造方法の図３３〜図３６を用いた説明と共通であるので、記述を省略する。
【０１２２】
図５７に示すように、ｎ型の拡散層１０９とｐ型の拡散層１９９を形成した後に、１０ｎｍ程度のＥｒ膜１６２のスパッタを行う。
【０１２３】
次に、図５８に示すように、５００℃程度のアニール（第１の熱処理）によりＥｒ膜１６２とシリコン基板２００を反応させシリサイド化し、ソース・ドレイン電極となるＥｒＳｉ１．７１１６ａを形成する。同時に、ポリシリコンのゲート電極１０２をゲート絶縁膜１０１界面まで完全に反応させ、ゲート電極となるＥｒＳｉ１．７１１６ｂを形成する。その後、薬液で表面にある未反応のＥｒについて選択剥離を行う。
【０１２４】
次に、図５９に示すように、５０ｎｍ程度の厚さのシリコン酸化膜１５２をＬＰ−ＣＶＤ法によって堆積する。その後、リソグラフィーおよびＲＩＥにより、堆積したシリコン酸化膜１５２がｐ型ウェル２８０上に残るようにパターニングする。
【０１２５】
次に、図６０に示すように、ＥｒＳｉ１．７１１６ａ、１１６ｂより仕事関数の大きいＰｔ膜１６４を１０ｎｍ程度スパッタする。ここで、ＰｔのシリサイドであるＰｔＳｉの仕事関数もまた、ＥｒＳｉ１．７１１６ａの仕事関数よりも大きい。
【０１２６】
次に、図６１に示すように、３００−４００℃程度のアニール（第２の熱処理）により、Ｐｔ膜１６４から、Ｐｔをｎ型ウェル１８０のソース・ドレイン電極となるＥｒＳｉ１．７１１６ａの粒界を通して拡散させ、Ｐｔからなる界面層１２４ａを、シリコン基板２００とＥｒＳｉ１．７１１６ａの界面に形成する。また、Ｐｔが、ＥｒＳｉ１．７１１６aの粒界中に存在するようにする。そして、同時に、Ｐｔをゲート電極となるＥｒＳｉ１．７１１６ｂの粒界を通して拡散させ、Ｐｔからなる界面層１２４ｂを、ゲート絶縁膜１０１とＥｒＳｉ１．７１１６ｂの界面に形成する。この熱処理は、例えば、窒素雰囲気、アルゴン雰囲気等の不活性ガス雰囲気あるいは真空雰囲気等で処理することが考えられる。
そして、この第２の熱処理の処理温度が、第１の熱処理の処理温度よりも低いことが望ましい点については、第１の実施の形態等と同様である。
なお、ｐ型ウェル上については、シリコン酸化膜１５２がマスクとなり、Ｐｔがソース・ドレイン電極に拡散することはない。
【０１２７】
次に、図６２に示すように、薬液で表面にあるＰｔの剥離を行う。この時、界面層を形成し、ＥｒＳｉ１．７１１６ａ、１１６ｂの粒界にも存在するＰｔ１２４ａ、１２４ｂは、ＥｒＳｉ１．７１１６ａ、１１６ｂがマスクとなるため、剥離されることはない。
【０１２８】
次に、図６３に示すように、薬液により、ｐ型ウェル２８０上のシリコン酸化膜１５２を剥離する。
【０１２９】
以上の本実施の形態の半導体装置の製造方法により、図５６に示す高性能かつ信頼性の高いＣＭＯＳデバイスを含む半導体装置の実現が可能となる。また、本実施の形態の製造法は、第８の実施の形態に比較して、ｎ型電界効果トランジスタのソース・ドレイン電極に界面層を形成する工程が省略できるため、高性能かつ信頼性の高いＣＭＯＳデバイスを含む半導体装置をより容易に製造できるという利点がある。
【０１３０】
なお、本実施の形態においてソース・ドレイン電極として用いるシリサイドは、ｎ型電界効果トランジスタの接触抵抗を低減する仕事関数の小さいシリサイドであれば、特に限定されない。しかしながら、電極自身の抵抗を低減させるために、ＥｒＳｉ１．７のように比抵抗の小さい金属シリサイド、例えば、ＹＳｉ、ＹｂＳｉ等を適用することが望ましい。
【０１３１】
以上、ＣＭＯＳデバイスを含む半導体装置について記述したが、ソース、ドレインおよびゲート電極のシリサイド材料に、シリサイドの中では比較的比抵抗の低いシリサイドを適用することが、電極自身の抵抗低減の観点から望ましい点については、第１の実施の形態のｎ型電界効果トランジスタの場合や第６の実施の形態のｐ型電界効果トランジスタの場合と同様である。
また、界面層を形成する金属の選択については、ｎ型電界効果トランジスタについては第１の実施の形態、ｐ型電界効果トランジスタについては第６の実施の形態と同様である。
また、ゲート絶縁膜１０１は、必ずしもシリコン酸化膜に限られることはなく、シリコン酸化膜より誘電率の高い絶縁膜材料（高誘電率絶縁膜）等を適用することも可能である点については、第１の実施の形態、第６の実施の形態と同様である。
さらに、ソース・ドレイン電極やゲート絶縁膜の材料選択についても、ｎ型電界効果トランジスタについての第１の実施の形態およびｐ型電界効果トランジスタの第６の実施の形態同様である。また、ポリシリコン膜とＮｉＳｉの積層構造のゲート電極や、ｎ型やｐ型のエクステンション拡散層を適用する変形が可能であることも同様である。さらに、ショットキートランジスタ、偏析ショットキートランジスタ、ＳＯＩ基板やＦｉｎ構造等の３次元デバイスへの適用が可能であることも第１の実施の形態および第６の実施の形態ｎ型電界効果トランジスタの場合と同様である。
【０１３２】
なお、本発明は上述した各実施の形態に限定されるものではない。実施の形態では、半導体基板材料としてシリコン（Ｓｉ）を用いたが、必ずしもシリコン（Ｓｉ）に限るものではなく、シリコンゲルマニウム（ＳｉＧｅ）、ゲルマニウム（Ｇｅ）、シリコンカーバイド（ＳｉＣ）、ガリウム砒素（ＧａＡｓ）、窒化アルミニウム（ＡｌＮ）等を用いることが可能である。
【０１３３】
また、基板材料の面方位は必ずしも（１００）面に限るものではなく、（１１０）面あるいは（１１１）面等を適宜選択することができる。また本発明は、あらゆるＭＩＳ型電界効果トランジスタに対して適用可能である。その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
【図面の簡単な説明】
【０１３４】
【図１】第１の実施の形態に係るｎ型電界効果トランジスタを有する半導体装置の断面図。
【図２】第１の実施の形態の半導体装置の製造工程を示す断面図。
【図３】第１の実施の形態の半導体装置の製造工程を示す断面図。
【図４】第１の実施の形態の半導体装置の製造工程を示す断面図。
【図５】第１の実施の形態の半導体装置の製造工程を示す断面図。
【図６】第１の実施の形態の半導体装置の製造工程を示す断面図。
【図７】第１の実施の形態の半導体装置の製造工程を示す断面図。
【図８】第１の実施の形態の半導体装置の製造工程を示す断面図。
【図９】第１の実施の形態の半導体装置の製造工程を示す断面図。
【図１０】第１の実施の形態の半導体装置の製造工程を示す断面図。
【図１１】第１の実施の変形例１に係るｎ型電界効果トランジスタを含む半導体装置の断面図。
【図１２】第１の実施の形態の変形例２に係るｎ型電界効果トランジスタを含む半導体装置の断面図。
【図１３】第１の実施の変形例３に係るｎ型電界効果トランジスタを含む半導体装置の断面図。
【図１４】第２の実施の形態に係るｎ型電界効果トランジスタを含む半導体装置の断面図。
【図１５】第２の実施の形態の変形例１に係るｎ型電界効果トランジスタを含む半導体装置の断面図。
【図１６】第２の実施の変形例２に係るｎ型電界効果トランジスタを含む半導体装置の断面図。
【図１７】第３の実施の形態に係るｎ型電界効果トランジスタを含む半導体装置の断面図。
【図１８】第３の実施の変形例に係るｎ型電界効果トランジスタを含む半導体装置の断面図。
【図１９】第４の実施の形態に係るｎ型電界効果トランジスタを含む半導体装置の断面図。
【図２０】第５の実施の形態に係るｎ型電界効果トランジスタを含む半導体装置の断面図。
【図２１】第６の実施の形態に係るｐ型電界効果トランジスタを含む半導体装置の断面図。
【図２２】第６の実施の形態の半導体装置の製造工程を示す断面図。
【図２３】第６の実施の形態の半導体装置の製造工程を示す断面図。
【図２４】第６の実施の形態の半導体装置の製造工程を示す断面図。
【図２５】第６の実施の形態の半導体装置の製造工程を示す断面図。
【図２６】第６の実施の形態の半導体装置の製造工程を示す断面図。
【図２７】第６の実施の形態の半導体装置の製造工程を示す断面図。
【図２８】第６の実施の形態の半導体装置の製造工程を示す断面図。
【図２９】第６の実施の形態の半導体装置の製造工程を示す断面図。
【図３０】第６の実施の形態の半導体装置の製造工程を示す断面図。
【図３１】第７の実施の形態に係るｐ型電界効果トランジスタを含む半導体装置の断面図。
【図３２】第８の実施の形態に係る電界効果トランジスタを含む半導体装置の断面図。
【図３３】第８の実施の形態の半導体装置の製造工程を示す断面図。
【図３４】第８の実施の形態の半導体装置の製造工程を示す断面図。
【図３５】第８の実施の形態の半導体装置の製造工程を示す断面図。
【図３６】第８の実施の形態の半導体装置の製造工程を示す断面図。
【図３７】第８の実施の形態の半導体装置の製造工程を示す断面図。
【図３８】第８の実施の形態の半導体装置の製造工程を示す断面図。
【図３９】第８の実施の形態の半導体装置の製造工程を示す断面図。
【図４０】第８の実施の形態の半導体装置の製造工程を示す断面図。
【図４１】第８の実施の形態の半導体装置の製造工程を示す断面図。
【図４２】第８の実施の形態の半導体装置の製造工程を示す断面図。
【図４３】第８の実施の形態の半導体装置の製造工程を示す断面図。
【図４４】第８の実施の形態の半導体装置の製造工程を示す断面図。
【図４５】第８の実施の形態の半導体装置の製造工程を示す断面図。
【図４６】第８の実施の形態の半導体装置の製造工程を示す断面図。
【図４７】第８の実施の形態の半導体装置の製造工程を示す断面図。
【図４８】第９の実施の形態に係る電界効果トランジスタを含む半導体装置の断面図。
【図４９】第９の実施の形態の半導体装置の製造工程を示す断面図。
【図５０】第９の実施の形態の半導体装置の製造工程を示す断面図。
【図５１】第９の実施の形態の半導体装置の製造工程を示す断面図。
【図５２】第９の実施の形態の半導体装置の製造工程を示す断面図。
【図５３】第９の実施の形態の半導体装置の製造工程を示す断面図。
【図５４】第９の実施の形態の半導体装置の製造工程を示す断面図。
【図５５】第９の実施の形態の半導体装置の製造工程を示す断面図。
【図５６】第１０の実施の形態に係る電界効果トランジスタを含む半導体装置の断面図。
【図５７】第１０の実施の形態の半導体装置の製造工程を示す断面図。
【図５８】第１０の実施の形態の半導体装置の製造工程を示す断面図。
【図５９】第１０の実施の形態の半導体装置の製造工程を示す断面図。
【図６０】第１０の実施の形態の半導体装置の製造工程を示す断面図。
【図６１】第１０の実施の形態の半導体装置の製造工程を示す断面図。
【図６２】第１０の実施の形態の半導体装置の製造工程を示す断面図。
【図６３】第１０の実施の形態の半導体装置の製造工程を示す断面図。
【符号の説明】
【０１３５】
１００        ｎ型のシリコン基板
１０１        ゲート絶縁膜
１０２        ゲート電極
１０４        ゲート側壁絶縁膜
１０９        ｎ型拡散層
１１０ａ、ｂ  ＮｉＳｉ（ニッケルシリサイド）
１１４ａ、ｂ  ＰｔＳｉ（プラチナシリサイド）
１１６ａ、ｂ  ＥｒＳｉ１．７（エルビウムシリサイド）
１２０ａ、ｂ  Ｅｒ（エルビウム）
１２４ａ、ｂ  Ｐｔ（プラチナ）
１５０        素子分離領域
１５２        シリコン酸化膜
１６０        Ｎｉ膜
１６２        Ｅｒ膜
１６２        Ｐｔ膜
１８０        ｎ型ウェル
１９９        ｐ型拡散層
２００        ｐ型のシリコン基板
２８０        ｐ型ウェル
【図１】
2008060101.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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