(57)【要約】【課題】差動変調方式であってもアクセスに余裕を持って処理ができる時間インターリーブ回路を提供することを目的とする。【解決手段】無線伝送する送信装置で用いる時間インターリーブ回路であって、所定変調方式で変調されたキャリア信号を遅延シンボル数が等しいキャリア番号の信号を一つのセットとし、そのセット毎にそのセットの中で番号が小さいキャリア番号の順序に出力する書込順序変更部２と、書込順序変更部２の出力をメモリ素子４に書き込み、かつメモリ素子４から所定シンボル数だけ遅延して読み出しを制御するメモリ制御部３と、メモリ制御部３の出力をキャリア番号順に並べ変えて出力する出力順序変更部５とを備えている。【選択図】図１
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【特許請求の範囲】
【請求項１】
無線伝送する送信装置で用いる時間インターリーブ回路であって、
所定変調方式で変調されたキャリア信号を遅延シンボル数が等しいキャリア番号の信号を一つのセットとし、そのセット毎にそのセットの中で番号が小さいキャリア番号の順序に出力する書込順序変更手段と、
該書込順序変更手段の出力をメモリ素子に書き込み、かつ前記メモリ素子から前記所定シンボル数だけ遅延して読み出しを制御するメモリ制御手段と、
前記メモリ制御手段の出力を前記キャリア番号順に並べ変えて出力する出力順序変更手段とを備えたことを特徴とする時間インターリーブ回路。
【請求項２】
請求項１に記載の時間インターリーブ回路において、
前記メモリ制御手段は、所定バースト数毎に前記メモリ素子に書き込み、かつ該メモリ素子から該所定バースト数毎に読み出したデータに対して必要とするデータ以外を削除して出力することを特徴とする時間インターリーブ回路。
【請求項３】
請求項１に記載の時間インターリーブ回路において、
前記メモリ素子はＳＤＲＡＭであることを特徴とする時間インターリーブ回路。
【請求項４】
請求項１に記載の時間インターリーブ回路において、
前記書込順序変更手段、前記メモリ制御手段及び前記出力順序変更手段は、外部からの変調方式制御により制御されることを特徴とする時間インターリーブ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、無線伝送する送信装置の時間インターリーブ回路に関し、バースト誤りをランダム誤りに分散すべく、シンボルを単位として並べ変えを行う時間インターリーブ回路に関する。
【背景技術】
【０００２】
デジタル送信装置には、入力するデジタル信号をシンボル毎にデジタル変調し、無線で伝送する装置がある。一般にデジタル変調によるキャリア信号は、同期変調か又は差動変調されて搬送されており、同期変調方式は基準に対して絶対値を伝送するものであり、差動変調方式は相対値、即ち前の値に対して差分値を伝送するものである。
【０００３】
電波産業会のＡＲＩＢ−ＳＴＤ−Ｂ３３の規格（テレビジョン放送番組素材伝送用可搬形ＯＦＤＭ方式デジタル無線伝送システム）では、メモリ素子のセル長が１Ｋフルモードの場合、全キャリア数が１１５２本に対してデータキャリア数が同期変調方式で６７２本であり、差動変調方式では８４０本となる。これは、この規格が直交周波数分割多重（ＯＦＤＭ:orthogonal frequency division multiplex）による変調方式であり、データばかりでなく、ガードインターバルやパイロット信号なども伝送するためデータキャリア数が１シンボルの全キャリア数に対して少ないものとなっている。また、キャリア変調に同期変調方式を採用するか、或いは差動変調方式を採用するかは前もって決定する必要がある。
【０００４】
時間インターリーブ回路は、局所的なバースト誤りを時間軸上に分散させるランダム誤りに変換する技術であり、具体的にはデータキャリア番号に応じて、指定のシンボル数だけ遅延させる。図６は、メモリ素子のＲＡＭを使用した時間インターリーブの一例を示しており、上位アドレスにシンボル番号、下位アドレスにキャリア番号を設定して信号をＲＡＭに記憶し、このＲＡＭから信号を指定シンボル数遅延して読み出すことにより時間インターリーブを構成するものである。読み出された信号のキャリア番号は書き込み時と同じであり、シンボル番号は書き込み時シンボル番号から遅延シンボル数を引いたものとなる。結果として遅延シンボル数のみ遅延された信号となる。
【０００５】
時間インターリーブ回路の先行技術の一例としては、図７に示すインターリーブ装置がある。図７において、書き込みアドレス発生部１０と、読み出しアドレス発生部１１とが同一のクロックに応じて、書き込みアドレスと読み出しアドレスを発生し、１クロックで読み出しサイクルと書き込みサイクルとをセレクタ１２により切り替え、書き込みサイクル中に入力データのメモリ回路（ＲＡＭ）１３への書き込みを行い、読み出しサイクル中にメモリ回路１３に保存されたデータを読み出すようにしてデータを出力している。メモリ回路１３は、複数のサブブロックをキャリア方向の値を適当な値で整数倍とした構成とし、サブブロック単位でインタリーブ深さを繰り返すようにし、メモリ回路の回路規模を縮小するようにしたものである（例えば、特許文献１参照）。
【０００６】
【特許文献１】特許第３２３９０８４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
従来の時間インターリーブ回路にはＲＡＭが使用されていたが、ＲＡＭではデータの読み出しと書き込み要求がＤＲＡＭチップ内部で遷移レベル（高レベルから低レベルへの変化）を検出し、それを基準にして非同期方式によりデータの読み書き動作を行っていた。
この非同期方式による制御方式では、高速に動作させたい場合に改善の余地があった。そこで、このＲＡＭに代えて、メモリ回路のメモリ素子としてデータの書き込みと読み出しを同期方式で行うＳＤＲＡＭ（Synchronous ＤＲＡＭ）を使用し、高速動作させる試みがなされた。ＳＤＲＡＭでは、外部との信号のやり取りを全て同期信号（クロック）に同期させて行う。
【０００８】
同期変調方式における時間インターリーブ回路にＳＤＲＡＭが使用された場合、データのメモリ（ＳＤＲＡＭ）への書き込み動作では、下位アドレスをキャリア番号、上位アドレスをシンボル番号とし、キャリア番号順にメモリにデータを書き込んで行き、１シンボル分のデータが書き終わったら、次のシンボルのメモリ領域にデータを書き込む。この書き込み動作では、８ワード（キャリア分）まとめて、即ちバースト長を８ワードとして一括して書き込み、読み出し動作に移る。次に、メモリ（ＳＤＲＡＭ）からのデータを読み出す場合は、下位アドレスをキャリア番号とし、上位アドレスを演算式〔（書き込んだシンボル番号）−（遅延シンボル数）〕により読み出す。読み出し動作では、１回のアクセスで８ワードを出力し、そのうち１ワードのみが求めるキャリアデータなので、残り７ワードは捨てる。メモリから８ワード（＝８キャリア分でアクセス８回）を読み出したら、次の書き込み動作に移る。メモリ（ＳＤＲＡＭ）には、以上の繰り返して書き込みと読み出し動作を実行する。
【０００９】
従って、同期変調の場合、１Ｋ・フルモードでは、キャリア周波数を２０．４５０７４３ＭＨｚとしてデータキャリア数は６７２本であり、そのデータキャリアの周期は下記式で表される。
【００１０】
【数１】
2008244807.tif 000003
【００１１】
また、差動変調の場合、１Ｋ・フルモードでは、キャリア周波数を２０．４５０７４３ＭＨｚとしてデータキャリア数は８４０本であり、そのデータキャリアの周期は下記式で表される。
【００１２】
【数２】
2008244807.tif 000004
【００１３】
一方、ハーフモードの場合には、何れの変調方式でもフルモードの２倍となる。即ち、差動変調方式でフルモードの場合は、メモリへのアクセスタイム（サイクルタイム）が６０ｎＳのＳＤＲＡＭを使用した場合、アクセスタイムに余裕がなく使用することができないので、同期変調方式と同様にして、１キャリアずつ読み出しを行うとすると、伝送システムとしてのＳＤＲＡＭへのアクセスが間に合わないといった問題点を有する。
【００１４】
本発明は、上記課題に鑑みてなされたものであり、差動変調方式であってもアクセスに余裕を持って処理ができる時間インターリーブ回路を提供することを目的とする。
【課題を解決するための手段】
【００１５】
本発明は、上記課題を達成したものであり、請求項１の発明は、無線伝送する送信装置で用いる時間インターリーブ回路であって、
所定変調方式で変調されたキャリア信号を遅延シンボル数が等しいキャリア番号の信号を一つのセットとし、そのセット毎にそのセットの中で番号が小さいキャリア番号の順序に出力する書込順序変更手段と、
該書込順序変更手段の出力をメモリ素子に書き込み、かつ前記メモリ素子から前記所定シンボル数だけ遅延して読み出しを制御するメモリ制御手段と、
前記メモリ制御手段の出力を前記キャリア番号順に並べ変えて出力する出力順序変更手段とを備えたことを特徴とする時間インターリーブ回路である。
【００１６】
また、請求項２の発明は、請求項１に記載の時間インターリーブ回路において、
前記メモリ制御手段は、所定バースト数毎に前記メモリ素子に書き込み、かつ該メモリ素子から該所定バースト数毎に読み出したデータに対して必要とするデータ以外を削除して出力することを特徴とする時間インターリーブ回路である。
【００１７】
また、請求項３の発明は、請求項１に記載の時間インターリーブ回路において、
前記メモリ素子はＳＤＲＡＭであることを特徴とする時間インターリーブ回路である。
【００１８】
また、請求項４の発明は、請求項１に記載の時間インターリーブ回路において、
前記書込順序変更手段、前記メモリ制御手段及び前記出力順序変更手段は、外部からの変調方式制御により制御されることを特徴とする時間インターリーブ回路である。
【発明の効果】
【００１９】
請求項１の発明によれば、遅延シンボル数が等しいキャリア番号の信号をまとめて処理するため、キャリア番号毎の処理が不要となるため、所定シンボル数で遅延することにより分散が達成される時間インターリーブ回路には好適なものとなる。また、シンボル数で処理するためシンボル毎に変調を行うデジタル変調装置には好適なものとなる。
【００２０】
また、請求項２の発明によれば、メモリ素子へのアクセス制御において、バーストライトおよびバーストリードとしたため、アクセスタイム（サイクルタイム）に余裕ができるため安価なメモリ素子でも対応可能となる利点がある。
【００２１】
また、請求項３の発明によれば、メモリ素子をＳＤＲＡＭとすることにより、バーストライトおよびバーストリードも可能となるため、時間インターリーブ処理にとって好適なものとなるとともに、ＳＤＲＡＭはＳＲＡＭより安価なため、低コストで対応可能となる利点がある。
【００２２】
また、請求項４の発明によれば、同期或いは差動変調方式により並べ変えの有無やデータ削除数を切り換えるように構成したことにより、変調方式に拘わらず、同期変調方式でも差動変調方式でも対応可能となる利点がある。
【発明を実施するための最良の形態】
【００２３】
以下、本発明の時間インターリーブ回路の最良の実施の形態を図１〜図５を参照し説明する。
【００２４】
図１は、本発明の一実施形態を示している。同図において、１は入力端子、２は書込順序変更部、３はメモリ制御部、４はメモリ素子（ＳＤＲＡＭ）、５は出力順序変更部、６は出力端子、及び７はモード設定部であり、無線伝送する送信装置で用いる時間インターリーブ回路であり、所定変調方式で変調されたキャリア信号を遅延シンボル数が等しいキャリア番号の信号を一つのセットとし、そのセット毎にそのセットの中で番号が小さいキャリア番号の順序に出力する書込順序変更部２（書込順序変更手段）と、書込順序変更部２の出力をメモリ素子４に書き込み、かつメモリ素子４から所定シンボル数だけ遅延して読み出しを制御するメモリ制御部３（メモリ制御手段）と、メモリ制御部３の出力をキャリア番号順に並べ変えて出力する出力順序変更部５（出力順序変更手段）とを備えている時間インターリーブ回路であり、デジタル伝送におる誤りの発生をバースト誤りからランダム誤りに分散することができる。
【００２５】
本実施形態では、メモリ制御部３が、所定バースト数毎にメモリ素子４に書き込み、かつメモリ素子４から所定バースト数毎に読み出したデータに対して必要とするデータ以外を削除して出力するように制御している。また、メモリ素子４は、例えば、ＳＤＲＡＭが使用されている。また、書込順序変更部２、メモリ制御部３及び出力順序変更部５は、モード設定部７による外部からの変調方式制御により制御されており、モード設定部７は同期又は差動変調方式の何れかの変調方式に設定する切替制御部であり、書込順序変更部２、メモリ制御部３、及び出力順序変更部５を変調方式に応じて切り替え制御する。
【００２６】
以下、本実施形態について、図１を参照し詳細に説明する。時間インターリーブ回路には、複数のキャリアで差動変調されたキャリア信号が入力端子１に入力される。入力端子１から入力されたキャリア信号は書込順序変更部２で順序を変更しデータの並び替えが行われる。先ず、書込順序変更部２で使用する遅延シンボル数について説明する。差動変調された信号のデータキャリア数は８４０本である。なお、電波産業会のＡＲＩＢ−ＳＴＤ−Ｂ３３の規格（規格書２８頁）によれば、セル長をＩ、キャリア番号をｉとしてｉ番号キャリアの遅延シンボル数Ｘｔ（ｉ）は、次式のような関係式が成り立つ。
【００２７】
【数３】
2008244807.tif 000005
【００２８】
但し、上記〔数３〕式において、セル長Ｉとは、インターリーブ長に関わるパラメータであり、前もって決められている値であり、その値は整数である。
【００２９】
上記〔数３〕式により演算処理すると、図２（ａ）に示すように、０と６７２、１と６７３、２と６７４、…１６７と８３９が、遅延シンボル数が等しいキャリア番号となる。この遅延シンボル数が等しい組を１セットとして、１セット内でキャリア番号の小さい順に並べ変えると、図２（ｂ）に示すように、０  ６７２  １  ６７３  ２  ６７４ …１６７  ８３９  １６８  …の順序に配列される。図２（ａ），（ｂ）は並べ変えにより変更してキャリア番号の配列を表したもので、同図（ａ）が入力で、同図（ｂ）が出力である。この出力がメモリ制御部３に入力される。
【００３０】
メモリ制御部３は図２（ｂ）の入力信号を図４のようにバースト長を８として８キャリア分ずつメモリ素子４に書き込みを行う。書き込み動作は８４０本に対して８キャリアずつ書き込むので、１シンボル当たり１０５回書き込みを行う。アドレスは、上位アドレスをシンボル番号、下位アドレスをキャリア番号とする。従って、下位アドレスは、０から６７１までとなる。
【００３１】
読み出しのアドレスについては、上位アドレスが遅延させるシンボル数の書き込みの上位アドレスより減じたアドレスとし、下位アドレスが書き込みと同じアドレスとする。結果として、キャリア信号が所定シンボル数遅延されて出力される。読み出し動作は１シンボル当たり６７２回行う。
【００３２】
読み出しデータについては、図５（ａ）及び（ｂ）に示すように、バースト長８として読み出すため、８キャリア分読み出す。図５（ａ）は遅延シンボル数が等しいキャリアを含む場合であり、キャリア番号０と６７２の２つが同時に読みだされたものである。それ以外の×印は不要データであり、削除する。図５（ｂ）は遅延シンボル数が等しいキャリアを含まない場合であり、キャリア番号１６８からキャリア番号６７１までが対象となり、×印は削除される。
【００３３】
書き込み動作と読み出し動作は、８キャリア分、即ちバースト長８として１回書き込んだら読み出し動作に移る。読み出しは、バースト長８として８回読み出したら書き込み動作に移る。読み出しデータは、６データを削除する場合と、７データを削除する、２通りがある。
【００３４】
出力順序変更部５は、遅延シンボル数が等しいセットでメモリ素子４から出力されるデータを、書込順序変更部２と逆の動作でキャリア番号順序に出力する。図３（ａ），（ｂ）は出力順序変更部５の動作を示し、同図（ａ）が出力順序変更部５に入力されるデータ配列を表し、同図（ｂ）がその出力を表す。出力順序変更部５では書込順序変更部２とは逆の動作となり、出力端子６から所定シンボル遅延したキャリア信号が出力される。
【００３５】
なお、書込順序変更部２と出力順序変更部５は、一例としＲＡＭなどのメモリ素子を使用すればできる。例えば、シーケンシャルポートを有するデュアルポートＲＡＭを使用すればコンパクトに構成することができる。具体的には、書込順序変更部２は、シーケンシャルポートから書き込み、ランダムポートから順序を変更して読み出す。出力順序変更部５は、ランダムポートから順序を変更して書き込み、シーケンシャルポートから読み出す。このように構成することにより、対応することができる。
【００３６】
モード設定部７は、同期変調又は差動変調の何れかの変調方式に基づいて、書込順序変更部２、メモリ制御部３と、出力順序変更部５に対して制御を行う。データキャリア数は、同期変調方式では６７２本で、差動変調方式では８４０本である。同期変調方式は６７２本なので、書込順序変更部２及び出力順序変更部５は並べ変える必要がない。差動変調方式は８４０本なので並べ変える必要がある。メモリ制御部３に対しては、ライト動作のときはバースト長８として問題ないが、リード動作のときは、削除するデータ数が異なるために変調方式により制御を行う。モード設定部７では、以上のようなモード設定を行う。
【００３７】
また、本発明の一実施形態で使用するＳＤＲＡＭは、ＤＤＲ（Double Data Rate）タイプやＳＤＲ（Single Data Rate）タイプであってもバーストライト／リードできるものであれば構わない。
【００３８】
なお、同期変調方式では、メモリ（ＳＤＲＡＭ）４への書き込み動作がキャリア番号６７２本に対してバースト長８で書き込むので６７２／８＝８４回の書き込み動作となる。また、読み出し動作はキャリア番号数読み出すので６７２回となり、全部で７５６回となる。差動変調方式では、書き込み動作はキャリア番号８４０本に対してバースト長８で書き込むので８４０／８＝１０５回の動作となり、読み出しはバースト読み出しにより６７２回となる。全部で７７７回となり、同調変調方式に足して２１％増となる。平均アクセス時間が８１．０ｎｓとなり、６０ｎｓのＳＤＲＡＭを使用しても問題ならないことが検証できる。
【産業上の利用可能性】
【００３９】
本発明の活用例としては、電波産業会のＡＲＩＢ−ＳＴＤ−Ｂ３３の規格のように遅延シンボル数が等しいキャリア信号を有するデジタル変調送信装置の時間インターリーブ回路に有効である。また、送信装置の時間インターリーブ回路であるが、受信装置では、時間デインターリーブとしても逆の動作として同じように構成することができる。
【図面の簡単な説明】
【００４０】
【図１】本発明の時間インターリーブ回路の一実施形態を示すブロック図である。
【図２】本実施形態における書込順序変更部の動作説明図である。
【図３】本実施形態における出力順序変更部の動作説明図である。
【図４】本実施形態におけるメモリライト時のデータ構成を示す図である。
【図５】本実施形態におけるメモリリード時のデータ構成を示す図である。
【図６】本実施形態における時間インターリーブ動作を説明した図である。
【図７】従来の時間インターリーブ回路を示すブロック図である。
【符号の説明】
【００４１】
１  入力端子
２  書込順序変更部
３  メモリ制御部
４  メモリ素子（ＳＤＲＡＭ）
５  出力順序変更部
６  出力端子
７  モード設定部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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