(57)【要約】【課題】安価に高分解能を実現することができるデジタルアナログ変換装置及びこれを用いた直流試験装置を提供する。【解決手段】ｎ＋１ビットのデジタルデータが入力され、入力されたデジタルデータの上位ｎビットの第１のデジタルデータと、入力されたデジタルデータの最下位ビットのデジタルデータに応じて第１のデジタルデータに基づき得られた第２のデジタルデータとを、同期信号に基づいて交互に出力するデジタル信号生成部１０と、デジタル信号生成部１０から交互に出力されるｎビットの第１のデジタルデータ又は第２のデジタルデータをアナログ信号に変換するｎビット分解能のＤＡＣ１２とを有している。【選択図】  図２
2008067269.tif 000002
【特許請求の範囲】
【請求項１】
ｎ＋ｍビットのデジタルデータが入力され、前記入力されたデジタルデータの上位ｎビットの第１のデジタルデータと、前記入力されたデジタルデータの下位ｍビットのデジタルデータに応じて前記第１のデジタルデータに基づき得られた第２のデジタルデータとを、同期信号に基づいて交互に出力するデジタルデータ生成手段と、
前記デジタルデータ生成手段から交互に出力されるｎビットの前記第１のデジタルデータ又は前記第２のデジタルデータをアナログ信号に変換するｎビット分解能のデジタルアナログ変換手段と
を有することを特徴とするデジタルアナログ変換装置。
【請求項２】
請求項１記載のデジタルアナログ変換装置において、
前記デジタルデータ生成手段は、
前記第１のデジタルデータ、及び、前記第１のデジタルデータに１を加算した第３のデジタルデータのいずれかを、前記下位ｍビットのデジタルデータに基づいて、前記第２のデジタルデータとして選択する第１の選択手段を有する
ことを特徴とするデジタルアナログ変換装置。
【請求項３】
請求項１又は２記載のデジタルアナログ変換装置において、
前記デジタルデータ生成手段は、
前記同期信号に基づき、前記下位ｍビットのデジタルデータに基づいたデューティ比で、前記第１のデジタルデータ、及び、前記第２のデジタルデータのいずれかを、交互に選択する第２の選択手段を更に有する
ことを特徴とするデジタルアナログ変換装置。
【請求項４】
ｎ＋ｍビットのデジタルデータが入力され、前記入力されたデジタルデータの上位ｎビットの第１のデジタルデータと、前記入力されたデジタルデータの下位ｍビットのデジタルデータに応じて前記第１のデジタルデータに基づき得られた第２のデジタルデータとを、同期信号に基づいて交互に出力するデジタルデータ生成手段と、
前記デジタルデータ生成手段から交互に出力されるｎビットの前記第１のデジタルデータ又は前記第２のデジタルデータをアナログ信号に変換して直流電圧を出力するｎビット分解能のデジタルアナログ変換手段とを有し、前記直流電圧を被試験デバイスの一方の端子に供給する電圧供給手段と、
前記被試験デバイスに供給される直流電流を測定する電流測定手段と
を有することを特徴とする直流試験装置。
【請求項５】
請求項４記載の直流試験装置において、
前記電流測定手段は、前記被試験デバイスの前記一方の端子又は他方の端子に接続された電流検出用抵抗を有し、前記電流検出用抵抗の両端の電位差に基づき、前記被試験デバイスに供給される前記直流電流を測定する
ことを特徴とする直流試験装置。
【請求項６】
請求項４又は５記載の直流試験装置において、
前記デジタルデータ生成手段は、
前記第１のデジタルデータ、及び、前記第１のデジタルデータに１を加算した第３のデジタルデータのいずれかを、前記下位ｍビットのデジタルデータに基づいて、前記第２のデジタルデータとして選択する第１の選択手段を有する
ことを特徴とする直流試験装置。
【請求項７】
請求項４乃至６のいずれか１項に記載の直流試験装置において、
前記デジタルデータ生成手段は、
前記同期信号に基づき、前記下位ｍビットのデジタルデータに基づいたデューティ比で、前記第１のデジタルデータ、及び、前記第２のデジタルデータのいずれかを、交互に選択する第２の選択手段を更に有する
ことを特徴とする直流試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタルアナログ変換装置及びこれを用いた直流試験装置に関する。
【背景技術】
【０００２】
半導体集積回路等の電子デバイスの試験として、電子デバイスに所定の直流電圧を印加し、その際に電子デバイスに供給される直流電流を測定する電圧印加電流測定試験等の直流試験が知られている。
【０００３】
従来の直流試験装置においては、被試験デバイス（ＤＵＴ）に対して直流電圧を供給するために、ｎビット分解能（ｎは正の整数）のデジタルアナログ（Ｄ／Ａ）変換器（ＤＡＣ）が用いられている。
【０００４】
ＤＡＣには、デジタル信号として、ｎビットのデジタルデータと、デジタルデータを書き込むための書き込み信号ＷＲとが入力される。
【０００５】
図６は、ＤＡＣに入力されるｎビットのデジタルデータの書き換えを示すタイムチャートである。図６において、上段はデジタルデータを示し、下段はデジタルデータを書き換えるための書き込み信号ＷＲを示している。
【０００６】
図示するように、書き込み信号ＷＲのパルスにより、ｎビットのデジタルデータの値が、ＤｎからＤｎ＋１へと１だけ書き換えられる。
【０００７】
ＤＡＣは、このように書き込み信号ＷＲにより書き換えが行われるｎビットのデジタルデータをアナログ信号である直流電圧にＤ／Ａ変換して出力する。
【０００８】
ｎビット分解能のＤＡＣを使用した場合、そのアナログ出力の分解能は、フルデータ／２ｎとなる。したがって、直流試験に要求される精度等に応じて、より高分解能のアナログ出力を実現するためには、よりビット数の多い高分解能のＤＡＣを使用する必要がある。
【特許文献１】特開平７−２６０８５９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
上述のように、従来においては、高分解能のアナログ出力を実現するためには、よりビット数の多い高分解能のＤＡＣを使用する必要があった。しかしながら、ＤＡＣは、高分解能になるほど高価なものになる。このため、従来のＤＡＣを使用して安価に高分解能のアナログ出力を実現することは困難であった。
【００１０】
本発明の目的は、高分解能のアナログ出力を安価に実現することができるデジタルアナログ変換装置及びこれを用いた直流試験装置を提供することにある。
【課題を解決するための手段】
【００１１】
上記目的は、ｎ＋ｍビットのデジタルデータが入力され、前記入力されたデジタルデータの上位ｎビットの第１のデジタルデータと、前記入力されたデジタルデータの下位ｍビットのデジタルデータに応じて前記第１のデジタルデータに基づき得られた第２のデジタルデータとを、同期信号に基づいて交互に出力するデジタルデータ生成手段と、前記デジタルデータ生成手段から交互に出力されるｎビットの前記第１のデジタルデータ又は前記第２のデジタルデータをアナログ信号に変換するｎビット分解能のデジタルアナログ変換手段とを有することを特徴とするデジタルアナログ変換装置により達成される。
【００１２】
また、上記のデジタルアナログ変換装置において、前記デジタルデータ生成手段は、前記第１のデジタルデータ、及び、前記第１のデジタルデータに１を加算した第３のデジタルデータのいずれかを、前記下位ｍビットのデジタルデータに基づいて、前記第２のデジタルデータとして選択する第１の選択手段を有するようにしてもよい。
【００１３】
また、上記のデジタルアナログ変換装置において、前記デジタルデータ生成手段は、前記同期信号に基づき、前記下位ｍビットのデジタルデータに基づいたデューティ比で、前記第１のデジタルデータ、及び、前記第２のデジタルデータのいずれかを、交互に選択する第２の選択手段を更に有するようにしてもよい。
【００１４】
また、上記目的は、ｎ＋ｍビットのデジタルデータが入力され、前記入力されたデジタルデータの上位ｎビットの第１のデジタルデータと、前記入力されたデジタルデータの下位ｍビットのデジタルデータに応じて前記第１のデジタルデータに基づき得られた第２のデジタルデータとを、同期信号に基づいて交互に出力するデジタルデータ生成手段と、前記デジタルデータ生成手段から交互に出力されるｎビットの前記第１のデジタルデータ又は前記第２のデジタルデータをアナログ信号に変換して直流電圧を出力するｎビット分解能のデジタルアナログ変換手段とを有し、前記直流電圧を被試験デバイスの一方の端子に供給する電圧供給手段と、前記被試験デバイスに供給される直流電流を測定する電流測定手段とを有することを特徴とする直流試験装置により達成される。
【００１５】
また、上記の直流試験装置において、前記電流測定手段は、前記被試験デバイスの前記一方の端子又は他方の端子に接続された電流検出用抵抗を有し、前記電流検出用抵抗の両端の電位差に基づき、前記被試験デバイスに供給される前記直流電流を測定するようにしてもよい。
【００１６】
また、上記の直流試験装置において、前記デジタルデータ生成手段は、前記第１のデジタルデータ、及び、前記第１のデジタルデータに１を加算した第３のデジタルデータのいずれかを、前記下位ｍビットのデジタルデータに基づいて、前記第２のデジタルデータとして選択する第１の選択手段を有するようにしてもよい。
【００１７】
また、上記の直流試験装置において、前記デジタルデータ生成手段は、前記同期信号に基づき、前記下位ｍビットのデジタルデータに基づいたデューティ比で、前記第１のデジタルデータ、及び、前記第２のデジタルデータのいずれかを、交互に選択する第２の選択手段を更に有するようにしてもよい。
【発明の効果】
【００１８】
本発明によれば、ｎ＋ｍビットのデジタルデータが入力され、入力されたデジタルデータの上位ｎビットの第１のデジタルデータと、入力されたデジタルデータの下位ｍビットのデジタルデータに応じて第１のデジタルデータに基づき得られた第２のデジタルデータとを、同期信号に基づいて交互に出力するデジタルデータ生成手段と、デジタルデータ生成手段から交互に出力されるｎビットの第１のデジタルデータ又は第２のデジタルデータをアナログ信号に変換するｎビット分解能のデジタルアナログ変換手段とを有するので、高分解能のアナログ出力を安価に実現することができる。
【発明を実施するための最良の形態】
【００１９】
［第１実施形態］
本発明の第１実施形態による直流試験装置について図１乃至図３を用いて説明する。図１は本実施形態による直流試験装置の構成を示すブロック図、図２は本実施形態による直流試験装置におけるデジタル信号生成部の構成を示すブロック図、図３は本実施形態による直流試験装置により出力される出力電圧ＶＯＵＴを説明するタイムチャートである。
【００２０】
本実施形態による直流試験装置は、ＤＵＴに対して直流電圧を印加し、その際にＤＵＴに供給される直流電流を測定する電圧印加電流測定試験を行う。
【００２１】
直流試験装置は、デジタル信号生成部１０と、デジタルアナログ（Ｄ／Ａ）変換器（ＤＡＣ）１２と、反転増幅回路１４と、電力用の増幅器（パワーアンプ）１６と、電流検出用抵抗１８と、差動増幅器２０と、電圧検出用バッファ２２とを有している。デジタル信号生成部１０と、ＤＡＣ１２とによりＤ／Ａ変換装置が構成されている。直流試験装置の出力端２４には、半導体集積回路等の電子デバイスであるＤＵＴ２６が接続されている。
【００２２】
デジタル信号生成部１０は、ＤＡＣ１２に入力するデジタル信号として、ｎビット（ｎは正の整数）のデジタルデータと、ｎビットのデジタルデータをＤＡＣ１２に書き込むための書き込み信号ＷＲとを生成する。
【００２３】
ＤＡＣ１２は、ｎビット分解能のものであり、デジタル信号生成部１０により生成されたデジタル信号が入力され、入力されたデジタル信号に基づき、アナログ信号である直流電圧を出力する。
【００２４】
反転増幅回路１４は、抵抗２８、３０と、演算増幅器３２とを有している。抵抗２８の一端は、ＤＡＣ１２の出力端子に接続されている。抵抗２８の他端は、演算増幅器３２の負入力端子に接続されている。演算増幅器３２の正入力端子は、グラウンドに接続されている。抵抗３０の一端は、チャンネルの出力端２４に接続されたセンスラインＳＬに設けられた電圧検出用バッファ２２の出力端子に接続されている。抵抗３０の他端は、抵抗２８の他端と、演算増幅器３２の負入力端子とに接続されている。演算増幅器３２の出力端子は、パワーアンプ１６の入力端子に接続されている。反転増幅回路１４は、ＤＡＣ１２から抵抗２８の一端に入力された直流電圧を増幅した電圧を、演算増幅器３２の出力端子から出力する。
【００２５】
パワーアンプ１６は、反転増幅回路１４の出力電圧が入力端子に入力され、入力された電圧を増幅した電圧を出力端子から出力する。パワーアンプ１６の出力電圧は、フォースラインＦＬを通して出力端２４に供給される。
【００２６】
直流試験装置の出力端２４の電圧は、センスラインＳＬを通して電圧検出用バッファ２２に入力される。電圧検出用バッファ２２は、バッファした電圧を、抵抗３０を介して演算増幅器３２の負入力端子に供給する。このような回路構成により出力端２４での電圧が一定となるように帰還制御される。
【００２７】
直流試験装置の出力端２４には、ＤＵＴ２６の一方の端子が接続されている。ＤＵＴ２６の一方の端子には、フォースラインＦＬを通してパワーアンプ１６の出力電圧が供給される。ＤＵＴ２６の他方の端子は、グラウンドに接続されている。これらＤＵＴ２６の端子は、具体的には電源用端子である。
【００２８】
このような回路構成を有する直流試験装置において、フォースラインＦＬを通してＤＵＴ２６に直流電圧が供給され、このときＤＵＴ２６に供給される直流電流が測定される。
【００２９】
図２は、本実施形態による直流試験装置におけるデジタル信号生成部１０の構成を示すブロック図である。
【００３０】
デジタル信号生成部１０は、第１のレジスタ３４、第２のレジスタ３６、加算器３８、インバータ４０、第１のセレクタ４２、第２のセレクタ４４、クロック発生器４６、及び書き込み信号発生器４８を有している。
【００３１】
デジタル信号生成部１０には、ｎ＋１ビットのデジタルデータが入力される。
【００３２】
第１のレジスタ３４は、デジタル信号生成部１０に入力されたｎ＋１ビットのデジタルデータのうち、第０ビット（ＬＳＢ）の値を格納する。第１のレジスタ３４に格納されたＬＳＢの値は、後述するように、第１のセレクタ４２の選択信号として用いられる。
【００３３】
第２のレジスタ３６は、デジタル信号生成部１０に入力されたｎ＋１ビットのデジタルデータのうちの第１ビット〜第ｎビット（ＭＳＢ）の値を格納する。こうして、第２のレジスタ３６には、デジタル信号生成部１０に入力されるｎ＋１ビットのデジタルデータの第１ビット〜第ｎビットからなる値Ｄｎのｎビットのデジタルデータが格納される。
【００３４】
第１のセレクタ４２の一方の入力端には、第２のレジスタ３６に格納された値Ｄｎのｎビットのデジタルデータに加算器３８により１が加算された値Ｄｎ＋１のｎビットのデジタルデータが入力される。第１のセレクタ４２の他方の入力端には、第２のレジスタ３６から値Ｄｎのｎビットのデジタルデータがそのまま入力される。
【００３５】
第１のセレクタ４２の選択信号として、第１のレジスタ３４に格納されたＬＳＢの値がインバータ４０を介して第１のセレクタ４２に供給される。第１のセレクタ４２は、選択信号として供給されるＬＳＢの値に基づき、一方の入力端に入力された値Ｄｎ＋１のｎビットのデジタルデータ又は他方の入力端に入力された値Ｄｎのｎビットのデジタルデータを選択的に出力する。第１のセレクタ４２から出力されたｎビットのデジタルデータは、第２のセレクタ４４に入力される。
【００３６】
具体的には、第１のレジスタ３４に格納されたＬＳＢの値が“１”である場合、第１のセレクタ４２は、一方の入力端に入力された値Ｄｎ＋１のｎビットのデジタルデータを出力する。
【００３７】
また、第１のレジスタ３４に格納されたＬＳＢの値が“０”である場合、第１のセレクタ４２は、他方の入力端に入力された値Ｄｎのｎビットのデジタルデータを出力する。
【００３８】
第２のセレクタ４４の一方の入力端には、第１のセレクタ４２から出力されたｎビットのデジタルデータが入力される。第２のセレクタ４４の他方の入力端には、第２のレジスタ３６から値Ｄｎのｎビットのデジタルデータがそのまま入力される。
【００３９】
第２のセレクタ４４の選択信号として、クロック発生器４６により発生したクロック信号が第２のセレクタ４４に供給される。第２のセレクタ４４は、このクロック信号のレベルに応じて、第１のセレクタ４２から一方の入力端に入力されたｎビットのデジタルデータ又は第２のレジスタ３６からそのまま他方の入力端に入力されたｎビットのデジタルデータを選択的に出力する。ここで、クロック発生器４６により発生するクロック信号は、Ｈレベルの時間とＬレベルの時間とが等しいデューティ比５０％のものである。第２のセレクタ４４から出力されたｎビットのデジタルデータは、ＤＡＣ１２に入力され、書き込み信号発生器４８による書き込み信号ＷＲによってＤＡＣ１２に書き込まれる。
【００４０】
具体的には、第２のセレクタ４４は、例えば、クロック信号がＨレベルのときに第１のセレクタ４２から一方の入力端に入力されたｎビットのデジタルデータを出力し、クロック信号がＬレベルのときに第２のレジスタ３６からそのまま他方の入力端に入力されたｎビットのデジタルデータを出力する。
【００４１】
第１のレジスタ３４に格納されたＬＳＢの値が“１”の場合、第２のセレクタ４４は、クロック発生器４６によるクロック信号に同期して、一方の入力端に入力された値Ｄｎ＋１のｎビットのデジタルデータと、他方の入力端に入力された値Ｄｎのｎビットのデジタルデータとを交互に周期的に出力する。
【００４２】
一方、第１のレジスタ３４に格納されたＬＳＢの値が“０”の場合、第２のセレクタ４４は、クロック発生器４６によるクロック信号に同期して、一方の入力端に入力された値Ｄｎのｎビットのデジタルデータと、他方の入力端に入力された値Ｄｎのｎビットのデジタルデータとを交互に周期的に出力する。結果として、この場合、第２のセレクタ４４は、値Ｄｎのｎビットのデジタルデータを常に出力する。
【００４３】
書き込み信号発生器４８は、クロック発生器４６により発生したクロック信号に同期し、クロック信号のＨレベルからＬレベルへの立ち下がり及びＬレベルからＨレベルへの立ち上がりに応じて、書き込み信号ＷＲのパルスを発生する。書き込み信号発生器４８により発生した書き込み信号ＷＲのパルスは、第２のセレクタ４４から出力されたｎビットのデジタルデータとともに、ＤＡＣ１２に入力される。ＤＡＣ１２に入力されたｎビットのデジタルデータは、書き込み信号ＷＲのパルスによりＤＡＣ１２に書き込まれる。
【００４４】
第１のレジスタ３４に格納されたＬＳＢの値が“１”の場合、ＤＡＣ１２には、値Ｄｎ＋１のｎビットのデジタルデータと、値Ｄｎのｎビットのデジタルデータとが交互に周期的に書き込まれる。
【００４５】
一方、第１のレジスタ３４に格納されたＬＳＢの値が“０”の場合、ＤＡＣ１２には、値Ｄｎのｎビットのデジタルデータが常に書き込まれる。
【００４６】
ＤＡＣ１２は、書き込み信号ＷＲのパルスにより書き込まれたｎビットのデジタルデータをアナログ信号である直流電圧にＤ／Ａ変換して出力する。
【００４７】
以下、本実施形態による直流試験装置の出力端２４における出力電圧ＶＯＵＴについて説明する。
【００４８】
まず、第１のレジスタ３４に格納されたＬＳＢの値の値が“１”の場合における出力電圧ＶＯＵＴについて図３を用いて説明する。
【００４９】
図３は、第１のレジスタ３４に格納されたＬＳＢの値の値が“１”の場合におけるｎビットのデジタルデータをＤＡＣ１２に書き込むための書き込み信号、ＤＡＣ１２に書き込まれるｎビットのデジタルデータ、及び出力端２４における出力電圧ＶＯＵＴを示すタイムチャートである。
【００５０】
ここで、ＤＡＣ１２から出力されるアナログ信号が入力されるアナログ回路のクローズ周波数をｆｃ、値Ｄｎ＋１のｎビットのデジタルデータと値Ｄｎのｎビットのデジタルデータとが書き込まれる書き込み周期の半分の期間を、図３（ａ）乃至図３（ｃ）についてそれぞれＴ１乃至Ｔ３とすると、図３（ａ）は、Ｔ１＝１／（２πｆｃ）の場合について示している。図３（ｂ）は、Ｔ２＝（１／２）×Ｔ１の場合について示している。図３（ｃ）は、Ｔ３＝（１／４）×Ｔ１の場合について示している。また、図３（ａ）乃至図３（ｃ）の各図において、上段は書き込み信号ＷＲを示し、中段はＤＡＣ１２に書き込まれるｎビットのデジタルデータを示し、下段は出力端２４における出力電圧ＶＯＵＴを示している。
【００５１】
なお、クローズ周波数ｆｃについては、アナログ回路に含まれる演算増幅回路３２の利得帯域幅積をｆＧＢＷとすると、ＤＵＴ２６による負荷の影響を無視した場合、ｆｃ＝ｆＧＢＷが成立する。なお、ＤＵＴ２６による負荷の影響を考慮すると、ｆｃ≠ｆＧＢＷとなるが、ＤＡＣ１２を直流試験装置において使用する場合には、ＤＵＴ２６による負荷の影響を無視して、ｆｃ＝ｆＧＢＷが成立するものとしてよい。
【００５２】
ＤＡＣ１２には、書き込み信号ＷＲのパルスにより、値Ｄｎ＋１のｎビットのデジタルデータと、値Ｄｎのｎビットのデジタルデータとが交互に周期的に書き込まれる。ＤＡＣ１２は、このように交互に周期的に書き込まれるｎビットのデジタルデータをＤ／Ａ変換することにより、アナログ信号である直流電圧を出力する。
【００５３】
図３（ａ）に示すように、Ｔ１＝１／（２πｆｃ）の周期で書き込み信号ＷＲのパルスを生成し、値Ｄｎ＋１のｎビットのデジタルデータと値Ｄｎのｎビットのデジタルデータとを交互に周期的に書き込んだ場合、出力電圧ＶＯＵＴは、書き込まれたｎビットのデジタルデータの値に応じて変動する。この結果、出力電圧ＶＯＵＴは、時間的に平均化すると、値Ｄｎのｎビットのデジタルデータに対応する電圧値と値Ｄｎ＋１のｎビットのデジタルデータに対応する電圧値との間の電圧値、具体的には両者の中間値となる。このように、時間的に平均化される出力電圧ＶＯＵＴが出力されるため、ｎビット分解能のＤＡＣ１２を用いて、通常の分解能であるフルデータ／２ｎよりも高い分解能のアナログ出力を得ることができる。
【００５４】
また、図３（ｂ）に示すように、Ｔ１よりも短いＴ２＝（１／２）×Ｔ１の周期で書き込み信号ＷＲのパルスを生成し、値Ｄｎ＋１のｎビットのデジタルデータと値Ｄｎのｎビットのデジタルデータとを交互に周期的に書き込んだ場合、ｎビットのデジタルデータは、図３（ａ）に示す場合と比較して高速にＤＡＣ１２に書き込まれる。このため、ＤＡＣ１２から出力される直流電圧が入力され、出力端２４に出力電圧ＶＯＵＴを出力するアナログ回路の応答に遅れが生じる。この結果、出力電圧ＶＯＵＴは、値Ｄｎのｎビットのデジタルデータに対応する電圧値よりも大きな電圧値と、値Ｄｎ＋１のｎビットのデジタルデータに対応する電圧値よりも小さな電圧値との間で所定の振幅で変動する。こうして、図３（ｂ）に示す場合には、図３（ａ）に示す場合と比較して精度の高い出力電圧ＶＯＵＴを得ることができる。このように、図３（ａ）に示すＴ１＝１／（２πｆｃ）の場合と比較して高速にｎビットのデジタルデータを書き込むことにより、通常の分解能であるフルデータ／２ｎよりも高い分解能のアナログ出力を得ることができるだけでなく、図３（ａ）に示す場合よりも高精度のアナログ出力を得ることができる。
【００５５】
さらに、図３（ｃ）に示すように、Ｔ３＝（１／４）×Ｔ１の周期で書き込み信号ＷＲのパルスを生成し、値Ｄｎ＋１のｎビットのデジタルデータと値Ｄｎのｎビットのデジタルデータとを交互に周期的に書き込んだ場合、ｎビットのデジタルデータは、図３（ｂ）に示す場合と比較して高速に書き込まれる。このため、ＤＡＣ１２から出力される直流電圧が入力され、出力端２４に出力電圧ＶＯＵＴを出力するアナログ回路の応答に更に遅れが生じる。この結果、出力電圧ＶＯＵＴは、値Ｄｎのｎビットのデジタルデータに対応する電圧値よりも大きな電圧値と、値Ｄｎ＋１のｎビットのデジタルデータに対応する電圧値よりも小さな電圧値との間で図３（ｂ）に示す場合よりも小さな所定の振幅で変動する。これにより、図３（ｃ）に示す場合には、図３（ｂ）に示す場合と比較して精度の高い出力電圧ＶＯＵＴを得ることができる。このように、図３（ｂ）に示す場合と比較して高速にｎビットのデジタルデータを書き込むことにより、通常の分解能であるフルデータ／２ｎよりも高い分解能のアナログ出力を得ることができるだけでなく、図３（ｂ）に示す場合よりも高精度のアナログ出力を得ることができる。
【００５６】
なお、図３（ｂ）、図３（ｃ）ではそれぞれＴ２＝（１／２）×Ｔ１、Ｔ３＝（１／４）×Ｔ１の周期で書き込み信号ＷＲのパルスを生成する場合について示したが、Ｔ１＝１／（２πｆｃ）の周期よりも更に短い周期で書き込み信号ＷＲのパルスを生成することにより、更に高精度のアナログ出力を得ることができる。
【００５７】
このように、本実施形態による直流試験装置は、ｎビット分解能のＤＡＣ１２において、交互に周期的に書き込まれる値Ｄｎ＋１のｎビットのデジタルデータと値ＤｎのｎビットのデジタルデータとをＤ／Ａ変換することによりアナログ出力を得ることに主たる特徴がある。このようにＤＡＣ１２に書き込むｎビットのデジタルデータを時分割で制御することにより、ｎビット分解能のＤＡＣ１２を用いて、通常の分解能であるフルデータ／２ｎよりも高い分解能のアナログ出力を安価に得ることができる。
【００５８】
さらに、Ｔ１＝１／（２πｆｃ）の周期よりも短い周期で書き込み信号ＷＲのパルスを生成し、値Ｄｎ＋１のｎビットのデジタルデータと値Ｄｎのｎビットのデジタルデータとを交互に周期的に書き込むことにより、高精度のアナログ出力を得ることができる。
【００５９】
なお、デジタル信号生成部１０に入力されるｎ＋１ビットのデジタルデータにおけるＬＳＢの値が“０”の場合には、デジタル信号生成部１０から、値Ｄｎのｎビットのデジタルデータが常にＤＡＣ１２に入力される。したがって、ＤＡＣ１２には、値Ｄｎのｎビットのデジタルデータが常に書き込まれる。この場合には、値Ｄｎのｎビットのデジタルデータに対応するアナログ出力が、通常のフルデータ／２ｎの分解能で得られる。
【００６０】
［第２実施形態］
本発明の第２実施形態による直流試験装置について図４及び図５を用いて説明する。図４及び図５は本実施形態による直流試験装置により出力される出力電圧ＶＯＵＴを説明するタイムチャートである。
【００６１】
本実施形態による直流試験装置の基本的構成は、図１に示す第１実施形態による直流試験装置とほぼ同様である。本実施形態による直流試験装置は、値Ｄｎ＋１のｎビットのデジタルデータと値Ｄｎのｎビットのデジタルデータとを交互に周期的にＤＡＣ１２に書き込む場合において、値Ｄｎ＋１のｎビットのデジタルデータが書き込まれる期間をデューティ制御することに主たる特徴がある。
【００６２】
本実施形態による直流試験装置では、デジタル信号生成部１０において、第１実施形態による場合に入力されるｎ＋１ビットのデジタルデータに代えて、ｎ＋ｍビット（ｎ、ｍは正の整数）のデジタルデータが入力される。
【００６３】
ｎ＋ｍビットのデジタルデータの上位ｎビットのデジタルデータは、第１実施形態による場合と同様に第２のレジスタ３６に格納される。この上位ｎビットのデジタルデータに基づき、第１実施形態による場合と同様にして、値Ｄｎ＋１のｎビットのデジタルデータと値Ｄｎのｎビットのデジタルデータとが生成される。
【００６４】
ｎ＋ｍビットのデジタルデータの下位ｍビットのデジタルデータは、他のレジスタに格納される。この下位ｍビットのデジタルデータの値に基づき、値Ｄｎ＋１のｎビットのデジタルデータが書き込まれる期間がデューティ制御される。
【００６５】
図４は、値Ｄｎ＋１のｎビットのデジタルデータが書き込まれる期間をデューティ制御した場合の出力端２４における出力電圧ＶＯＵＴを説明するタイムチャートである。図４において、上段は書き込み信号ＷＲを示し、中段はＤＡＣ１２に書き込まれるｎビットのデジタルデータを示し、下段は出力端２４における出力電圧ＶＯＵＴを示している。
【００６６】
出力電圧ＶＯＵＴは、値Ｄｎのデジタルデータに対応する電圧値と、値Ｄｎ＋１のデジタルデータに対応する電圧値との間で変動する。
【００６７】
このとき、デジタル信号生成部１０において、ｎ＋ｍビットのデジタルデータの下位ｍビットのデジタルデータの値に基づき、書き込み信号発生器２８により書き込み信号のパルスを発生するタイミングを制御する。これにより、値Ｄｎ＋１のｎビットのデジタルデータと値Ｄｎのｎビットのデジタルデータとが書き込み信号ＷＲにより書き込まれる書き込み周期２×Ｔ１に対する値Ｄｎ＋１のｎビットのデジタルデータが書き込まれる期間の比であるデューティ比ｄを制御する。
【００６８】
例えば、ｍ＝２の場合において、ｎ＋２ビットのデジタルデータの下位２ビットのデジタルデータの値が“１”、“２”、“３”のときに、それぞれデューティ比ｄが２５％、５０％、７５％に設定されるように書き込み信号ＷＲのパルスを生成する。なお、下位２ビットのデジタルデータの値が“０”のときには、例えばデューティ比ｄが５０％に設定され、結果的に値Ｄｎのｎビットのデジタルデータが常にＤＡＣ１２に書き込まれるようにデジタル信号生成部１０が動作する。
【００６９】
図５は、下位ｍビットのデジタルデータの値に基づきデューティ比ｄを所定の値に設定した場合について、ＤＡＣ１２に書き込まれるｎビットのデジタルデータ及び出力端２４における出力電圧ＶＯＵＴを示すタイムチャートである。図５（ａ）乃至図５（ｃ）は、それぞれデューティ比ｄ＝２５％、５０％、７５％の場合について示している。図５（ａ）乃至図５（ｃ）の各図において、上段はＤＡＣ１２に書き込まれるｎビットのデジタルデータを示し、下段は出力端２４における出力電圧ＶＯＵＴを示している。
【００７０】
図５（ａ）に示すように、デューティ比ｄを２５％に設定した場合、出力電圧ＶＯＵＴは、値Ｄｎ＋１のｎビットのデジタルデータに対応する電圧値と値Ｄｎのｎビットのデジタルデータに対応する電圧値との中間値と、値Ｄｎのｎビットのデジタルデータに対応する電圧値との間を変動する。この結果、出力電圧ＶＯＵＴは、時間的に平均化すると、値Ｄｎのｎビットのデジタルデータに対応する電圧値よりも大きく、値Ｄｎ＋１のｎビットのデジタルデータに対応する電圧値と値Ｄｎのｎビットのデジタルデータに対応する電圧値との中間値よりも小さな値となる。
【００７１】
また、図５（ｂ）に示すように、デューティ比ｄを５０％に設定した場合は、第１実施形態における図３（ａ）に示す場合に相当する。
【００７２】
また、図５（ｃ）に示すように、デューティ比ｄを７５％に設定した場合、出力電圧ＶＯＵＴは、値Ｄｎ＋１のｎビットのデジタルデータに対応する電圧値と値Ｄｎのｎビットのデジタルデータに対応する電圧値との中間値と、値Ｄｎ＋１のｎビットのデジタルデータに対応する電圧値との間を変動する。この結果、出力電圧ＶＯＵＴは、時間的に平均化すると、値Ｄｎ＋１のｎビットのデジタルデータに対応する電圧値と値Ｄｎのｎビットのデジタルデータに対応する電圧値との中間値よりも大きく、値Ｄｎ＋１のｎビットのデジタルデータに対応する電圧値よりも小さな値となる。
【００７３】
このように、本実施形態によれば、値Ｄｎ＋１のｎビットのデジタルデータが書き込まれる期間をデューティ制御することにより、値Ｄｎのｎビットのデジタルデータに対応する電圧値と値Ｄｎ＋１のｎビットのデジタルデータに対応する電圧値との間で変動する出力電圧ＶＯＵＴの振幅、上限及び下限を所望の値に設定することができる。したがって、出力電圧ＶＯＵＴの時間平均値を、値Ｄｎのｎビットのデジタルデータに対応する電圧値と値Ｄｎ＋１のｎビットのデジタルデータに対応する電圧値との間の所望の値に設定することができる。これにより、ｎビット分解能のＤＡＣ１２を用いて、通常の分解能であるフルデータ／２ｎよりも高い分解能のアナログ出力を安価に得ることができる。
【００７４】
なお、上記では、値Ｄｎ＋１のｎビットのデジタルデータと値Ｄｎのｎビットのデジタルデータとが書き込まれる書き込み周期が２×Ｔ１＝２×１／（２πｆｃ）の場合においてデューティ制御を行う場合について説明したが、書き込み周期はこれに限定されるものではない。第１実施形態おいて説明したように書き込み信号ＷＲのパルスをＴ１よりも短い周期で生成する場合、すなわち書き込み周期を２×Ｔ１よりも短く設定する場合においても、上記と同様にデューティ制御を行ってもよい。
【００７５】
［変形実施形態］
本発明は上記実施形態に限らず種々の変形が可能である。
【００７６】
例えば、上記実施形態では、直流試験装置に用いられるＤＡＣ１２について説明したが、本発明は、直流試験装置に用いられるＤＡＣに限らず、広くＤＡＣに適用することができる。
【００７７】
また、上記実施形態では、デジタル信号生成部１０及びＤＡＣ１２のほか、反転増幅回路１４、パワーアンプ１６、電流検出用抵抗１８、差動増幅器２０、及び電圧検出用バッファ２２により直流試験装置を構成する場合について説明したが、直流試験装置の回路構成は、上記に示した回路構成に限定されるものではない。例えば、フォースラインＦＬが接続されるＤＵＴ２６の一方の端子ではなく、ＤＵＴ２６の他方の端子に接続する電流検出用抵抗を設け、この電流検出用抵抗の両端の電位差に応じた電圧に基づいて、ＤＵＴ２６に供給される直流電流を測定してもよい。
【００７８】
また、上記実施形態では、ＤＵＴ２６の電源用端子にフォースラインＦＬを接続して直流試験を行う場合について説明したが、ＤＵＴ２６における種々の端子にフォースラインＦＬを接続して直流試験を行う場合に広く本発明を適用することができる。例えば、ＤＵＴ２６の一方の信号用入力端子にフォースラインＦＬを接続し、ＤＵＴ２６の他方の信号用出力端子をグラウンドに接続して直流試験を行う場合についても本発明を適用することができる。
【図面の簡単な説明】
【００７９】
【図１】本発明の第１実施形態による直流試験装置の構成を示すブロック図である。
【図２】本発明の第１実施形態による直流試験装置におけるデジタル信号生成部の構成を示すブロック図である。
【図３】本発明の第１実施形態による直流試験装置により出力される出力電圧ＶＯＵＴを説明するタイムチャートである。
【図４】本発明の第２実施形態による直流試験装置により出力される出力電圧ＶＯＵＴを説明するタイムチャート（その１）である。
【図５】本発明の第２実施形態による直流試験装置により出力される出力電圧ＶＯＵＴを説明するタイムチャート（その２）である。
【図６】ＤＡＣに入力されるデジタルデータの書き換えを示すタイムチャートである。
【符号の説明】
【００８０】
１０…デジタル信号生成部
１２…ＤＡＣ
１４…反転増幅回路
１６…パワーアンプ
１８…電流検出用抵抗
２０…差動増幅器
２２…電圧検出用バッファ
２４…出力端
２６…ＤＵＴ
２８、３０…抵抗
３２…演算増幅回路
３４…第１のレジスタ
３６…第２のレジスタ
３８…加算器
４０…インバータ
４２…第１のセレクタ
４４…第２のセレクタ
４６…クロック発生器
４８…書き込み信号発生器
１００…ＤＡＣ
１０２…反転増幅回路
１０４…パワーアンプ
１０６…電流検出用抵抗
１０８…差動増幅器
１１０…電圧検出用バッファ
１１２…出力端
１１４…ＤＵＴ
１１６、１１８…抵抗
１２０…演算増幅器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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