(57)【要約】【課題】発振周波数精度が高い発振回路を提供する。【解決手段】発振回路１は、基準電流を発生する基準抵抗ＲＥ１と、基準抵抗ＲＥ１と別個に設けられ、基準抵抗ＲＥ１に電流を供給するオペアンプＡＭＰ１と、基準抵抗ＲＥ１に印加する基準電圧ＶＲＥＦを決定する基準電圧発生回路２４と、定電圧ＶＲＥＧを発生する定電圧回路２１とを有し、基準電流と定電圧ＶＲＥＧとに基づいて発振周波数を定める集積回路２と、基準抵抗ＲＥ１の温度依存性と同じ温度依存性となるように、基準電圧発生回路２４の出力する基準電圧ＶＲＥＦの温度依存性を設定する設定レジスタ２５と、を有する。【選択図】図１
2008252414.tif 000002
【特許請求の範囲】
【請求項１】
マイクロコントローラに搭載される発振回路において、
基準電流を発生する基準抵抗と、
前記基準抵抗と別個に設けられ、前記基準抵抗に電流を供給するオペアンプ回路と、前記基準抵抗に印加する基準電圧を決定する基準電圧発生回路と、定電圧を発生する定電圧回路とを有し、前記基準電流と前記定電圧とに基づいて発振周波数を定める集積回路と、
前記基準抵抗の温度依存性と同じ温度依存性となるように、前記基準電圧発生回路の出力する前記基準電圧の温度依存性を設定するレジスタと、
を有することを特徴とする発振回路。
【請求項２】
前記オペアンプ回路は、前記基準抵抗の一端の電位と、前記基準電圧発生回路が出力する前記基準電圧との電位とを一致させるようにフィードバック制御を行い、
前記レジスタに設定した値により、前記基準抵抗の温度依存性と前記基準電圧発生回路の温度依存性とを一致させ、
前記基準電圧を、前記基準抵抗の抵抗値で除した値の基準電流を発生し、
前記基準電流と、一定の信号振幅を備える容量とにより前記発振周波数を決定することを特徴とする請求項１記載の発振回路。
【請求項３】
絶対温度に比例して増加する電圧を発生するＰＴＡＴ電圧発生回路と、
絶対温度に比例して減少する電圧を発生するＣＴＡＴ電圧発生回路と、をさらに有し、
前記定電圧回路は、前記ＰＴＡＴ電圧発生回路の出力と、前記ＣＴＡＴ電圧発生回路の出力を温度依存性が０になるような割合で加算し、前記基準電圧発生回路は、前記ＰＴＡＴ電圧発生回路の出力と、前記ＣＴＡＴ電圧発生回路の出力を温度依存性が０になるような割合で加算し、前記ＰＴＡＴ電圧発生回路の出力と前記ＣＴＡＴ電圧発生回路の出力の加算の割合を前記レジスタで決定することを特徴とする請求項１記載の発振回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は発振回路に関し、特に、発振周波数の精度を改善した発振回路に関する。
【背景技術】
【０００２】
従来、チップ上にＣＲ発振回路（あるいはリングオシレータ等）を内蔵し、クロック信号を内蔵発振回路から供給するＭＣＵ（マイクロコントローラ）等の集積回路が知られている。
【０００３】
ＣＲ発振回路は、水晶振動子、あるいはセラミック振動子を使用した発振回路に比べ、より起動時間が短いというメリットが存在する。また、発振回路の停止と起動を頻繁に繰り返すような場合においては、発振回路の起動時の待ち時間、この期間の消費電力を削減することが、総合的なシステムの性能向上の観点から望ましい場合がある。
【０００４】
このような背景、目的のために、各種のＣＲ発振回路が提案されている（例えば特許文献１〜７参照）。
図１２は、従来のＣＲ発振回路の構成を示す図である。
【０００５】
図１２に示すＣＲ発振回路８０は、インバータＩＮＶ８１、ＩＮＶ８２、ＩＮＶ８３と、容量ＣＴ８１と、抵抗ＲＴ８１とを有している。
図１３は、図１２に示す回路の動作時の各部の波形を示す図である。
【０００６】
図１３に示すように、ノードＮ８１、ノードＮ８２、ノードＮ８３の波形はＣＭＯＳ回路の一般的な出力波形、矩形波となる。ノードＮ８４の波形は、ノードＮ８２との容量カップリングによりノードＮ８２の電位変化の時刻にノードＮ８４の電位が容量結合によりノードＮ８２と同じ方向に変化し、その後緩やかにノードＮ８３の電位により充放電される波形となる。
【０００７】
ＣＲ発振回路８０によれば、容量ＣＴ８１と抵抗ＲＴ８１を用いることで、電源電圧に依存しない発振周波数を実現することには成功している。
しかし、発振周波数の精度に改善の余地があることも指摘されている。具体的には、抵抗ＲＴ８１が温度に依存する場合、発振周波数変動を抑制することが難しいという欠点がある。抵抗ＲＴ８１を例えばチップ内部に集積した場合、抵抗ＲＴ８１の温度依存性を小さくすることは実際上困難である。
【０００８】
この問題を改善するために、以下の回路が提案されている。
図１４は、従来のＣＲ発振回路の他の構成を示す図である。
図１４の回路の動作を簡単に説明する。
【０００９】
ＣＲ発振回路９０は、インバータＩＮＶ９１、ＩＮＶ９２、ＩＮＶ９３と、容量Ｃ９１と、容量Ｃ９２と、ＮＭＯＳトランジスタＭＮ９１、ＭＮ９２と、ＰＭＯＳトランジスタＭＰ９１、ＭＰ９２と、バイアス発生回路９１と、一定電圧を供給する定電圧回路９２とを有している。また、図１４中、ＩＰ９１、ＩＮ９１は電流源を、Ｎ９１、Ｎ９２、Ｎ９３はＣＲ発振回路９０内部のノードを、ＶＣＣは＋の電源（例えば３Ｖ）を、ＧＮＤはＧＮＤ電位（０Ｖ）を、ＣＩＰ９１はＩＰ９１の制御信号を、ＣＩＰ９２はＩＮ９１の制御信号を、ＶＲＥＧは定電圧回路９２の出力電圧を、ＯＳＣＯはＣＲ発振回路９０の出力を示している。
【００１０】
ＣＲ発振回路９０は、容量Ｃ９２の一端を、一定電圧を電源とするインバータ（ＮＭＯＳトランジスタＭＰ９２、ＭＮ９２）で駆動し、ノードＮ９１の信号振幅を温度によらず一定に制御している。周波数を温度に依存しないように設計するために、電流源ＩＰ９１、ＩＮ９１の電流を温度に依存せず一定とするように回路を構成する。
【００１１】
ＣＲ発振回路９０では、バイアス発生回路は全てチップ上に集積化され、温度に依存しない電流を発生するために、以下に説明するような回路構成が採用されている。
一定電流を発生させるために、抵抗に電流を流して発生する電位と基準電圧をフィードバック制御により一致させる。オンチップ抵抗の温度依存性を考慮して基準電圧に温度依存性を持たせる。温度が上昇して抵抗値が大きくなる場合には、基準電圧も温度とともに大きくなるような正の温度依存性を持たせ、抵抗の温度依存性を、基準電圧の温度依存性で相殺し、電流が温度に依存しないように設計する。
【００１２】
このような回路により発振周波数が、温度、電源電圧に対して一定となるような発振回路が提供されていた。
【特許文献１】特開昭５３−１０３７９３号公報
【特許文献２】特開昭５７−１３３７１５号公報
【特許文献３】特開昭６３−１８２９０９号公報
【特許文献４】特開平９−２７５３２０号公報
【特許文献５】特開平１１−１３５７２５号公報
【特許文献６】特開２０００−１３１９３号公報
【特許文献７】特開２００５−２１７７６２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかし、従来の技術には以下のような問題があった。
ＣＲ発振回路９０では、抵抗の温度依存性を予め設計した内蔵基準電圧の温度依存性で相殺するように構成されている。しかしながら、内蔵抵抗が複雑な温度依存性を持っている場合、例えば１次式で温度特性を近似した場合に、誤差が大きくなる。このため、抵抗の温度特性を２次式で近似する必要がある場合や、サンプル毎に温度特性が大きく変わる場合等には、内蔵抵抗の温度依存性を、内蔵基準電圧の温度依存性で相殺することが困難となるという問題がある。
【００１４】
本発明はこのような点に鑑みてなされたものであり、温度特性のサンプル毎の違いが大きい場合においても発振周波数精度が高い発振回路を提供することを目的とする。
【課題を解決するための手段】
【００１５】
本発明では上記問題を解決するために、マイクロコントローラに搭載される発振回路において、基準電流を発生する基準抵抗と、前記基準抵抗と別個に設けられ、前記基準抵抗に電流を供給するオペアンプ回路と、前記基準抵抗に印加する基準電圧を決定する基準電圧発生回路と、定電圧を発生する定電圧回路とを有し、前記基準電流と前記定電圧とに基づいて発振周波数を定める集積回路と、前記基準抵抗の温度依存性と同じ温度依存性となるように、前記基準電圧発生回路の出力する前記基準電圧の温度依存性を設定するレジスタと、を有することを特徴とする発振回路が提供される。
【００１６】
このような発振回路によれば、集積回路の外部に設けられた基準抵抗により、基準電流が発生される。基準電圧発生回路により、基準抵抗に基準電圧が加えられる。レジスタにより、基準抵抗の温度依存性と同じ温度依存性となるように、基準電圧発生回路の出力基準電圧の温度依存性が設定される。温度に依存しない基準電流と定電圧をもとに発振周波数が定められる。
【発明の効果】
【００１７】
本発明によれば、集積回路の外部に基準抵抗を設けることで、集積回路の内部に基準抵抗を設ける場合に比べ、温度依存性の小さい抵抗素子を使用することが可能になる。また、その温度依存性も１次式で近似できるような抵抗素子を選ぶことができる。
【００１８】
また、基準電圧の温度依存性を設定するレジスタを設けることにより、温度に依存しない一定電流を発生することができる。また、基準電圧の温度依存性を設定するレジスタに基準抵抗毎に値を設定することで、サンプル毎に基準抵抗の温度依存性が異なる場合でも、それにあわせて基準電圧の温度依存性を設定することができるので、抵抗素子の温度特性のサンプル毎の違いが大きい場合でも安定して基準電流を発生できるようになる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の実施の形態を、図面を参照して詳細に説明する。
図１は、第１の実施の形態の発振回路を示す回路図である。
発振回路１は、ＳＩＰ（System In Package）で構成されており、その内部に集積回路２と、基準抵抗ＲＥ１と、設定レジスタ２５とを有している。
【００２０】
集積回路２は、容量（コンデンサ）Ｃ１、Ｃ２と、インバータＩＮＶ１、ＩＮＶ２、ＩＮＶ３と、定電圧回路２１と、定電流源２２、バイアス発生回路２３と、ＰＭＯＳトランジスタＭＰ２と、ＮＭＯＳトランジスタＭＮ２と、ＮＭＯＳトランジスタＭＮ４と、オペアンプＡＭＰ１と、基準電圧発生回路２４とを有している。
【００２１】
基準抵抗ＲＥ１は、集積回路２の外部に設けられており、パッドＰＡＤ１を介して集積回路２に電気的に接続されている。
集積回路２において、インバータＩＮＶ１の入力のノードをノードＮ１、インバータＩＮＶ１の出力のノードをノードＮ２、インバータＩＮＶ３の出力のノードをノードＮ３、ＰＭＯＳトランジスタＭＰ２およびＮＭＯＳトランジスタＭＮ２のドレインのノードをノードＮ４とする。
【００２２】
インバータＩＮＶ１の入力は、容量Ｃ２の一端側に接続されている。インバータＩＮＶ１は、容量Ｃ２の一端の電圧が閾値電圧Ｖｔｈ以上のとき、ＧＮＤ電圧を出力する。
インバータＩＮＶ１は、容量Ｃ２の一端側の電圧が閾値電圧Ｖｔｈより小さいとき、供給されている電源電圧ＶＣＣを出力する。
【００２３】
インバータＩＮＶ２の入力は、インバータＩＮＶ１の出力に接続されている。インバータＩＮＶ２は、インバータＩＮＶ１から出力される矩形波の発振信号を反転して発振回路１の出力ＯＳＣＯとして出力する。
【００２４】
ＰＭＯＳトランジスタＭＰ２、ＮＭＯＳトランジスタＭＮ２のゲートは、それぞれインバータＩＮＶ１の出力に接続されている。ＰＭＯＳトランジスタＭＰ２のバックゲートとソースとが接続され、定電圧回路２１に接続されている。ＰＭＯＳトランジスタＭＰ２のドレインは、ＮＭＯＳトランジスタＭＮ２のドレインと接続され、容量Ｃ２の他端側に接続されている。ＮＭＯＳトランジスタＭＮ２のソースは、ＧＮＤに接続されている。
【００２５】
ＰＭＯＳトランジスタＭＰ２、ＮＭＯＳトランジスタＭＮ２は、インバータを構成しており、インバータＩＮＶ１から出力される電圧に応じて、容量Ｃ２の他端側を定電圧回路２１またはＧＮＤの一方に接続する。インバータＩＮＶ１から出力される電圧が電圧ＧＮＤ（Ｌ状態）のとき、ＰＭＯＳトランジスタＭＰ２はＯＮし、容量Ｃ２の他端側は定電圧回路２１に接続される。インバータＩＮＶ１から出力される電圧が電圧ＶＤＤ（Ｈ状態）のとき、ＮＭＯＳトランジスタＭＮ２はＯＮし、容量Ｃ２の他端側はＧＮＤに接続される。
【００２６】
定電圧回路２１は、供給されている電源電圧および温度の変動の影響を受けることなく、一定の定電圧ＶＲＥＧを出力する。これによって、容量Ｃ２の他端側には、容量Ｃ２の他端側が定電圧回路２１に接続されると、電源電圧および温度の影響を受けない定電圧ＶＲＥＧが供給される。
【００２７】
インバータＩＮＶ３の入力は、インバータＩＮＶ１の出力に接続されている。インバータＩＮＶ３の出力は、定電流源２２に接続されている。インバータＩＮＶ３は、インバータＩＮＶ１の出力を反転して、定電流源２２に出力する。
【００２８】
定電流源２２は、供給されている電源電圧および温度の変動によって影響を受けない一定の電流を、インバータＩＮＶ３を介した、インバータＩＮＶ１から出力される電圧に応じて、容量Ｃ２の一端に流入し、または、容量Ｃ２の一端から流出する。定電流源２２は、インバータＩＮＶ１から出力される電圧が電圧ＶＤＤのとき、容量Ｃ２に一定の電流を流入する。インバータＩＮＶ１から出力される電圧が電圧ＧＮＤのとき、容量Ｃ２から一定の電流を流出する。
【００２９】
定電流源２２は、ＰＭＯＳトランジスタＭＰ１、ＮＭＯＳトランジスタＭＮ１およびこれらに電流を供給する電流源を構成するＰＭＯＳトランジスタＭＰ３、ＮＭＯＳトランジスタＭＮ３を有している。ＰＭＯＳトランジスタＭＰ１、ＮＭＯＳトランジスタＭＮ１のゲートは、それぞれインバータＩＮＶ３の出力に接続されている。ＰＭＯＳトランジスタＭＰ１のドレインは、ＮＭＯＳトランジスタＭＮ１のドレインに接続され、容量Ｃ１の一端側に接続されている。
【００３０】
ＰＭＯＳトランジスタＭＰ３は、電源電圧ＶＣＣとＰＭＯＳトランジスタＭＰ１のソースとの間に接続されている。ＰＭＯＳトランジスタＭＰ３は、バイアス発生回路２３のバイアス制御によって、電源電圧および温度の変動によって影響を受けない一定の電流Ｉｐを、ＰＭＯＳトランジスタＭＰ１を介し容量Ｃ２の一端側に流入する。ＮＭＯＳトランジスタＭＮ３は、ＧＮＤとＮＭＯＳトランジスタＭＮ１のソースとの間に接続されている。ＮＭＯＳトランジスタＭＮ３は、バイアス発生回路２３のバイアス制御によって、電源電圧および温度の変動によって影響を受けない一定の電流Ｉｎを、ＮＭＯＳトランジスタＭＮ１を介して容量Ｃ２の一端側から流出する。
【００３１】
インバータＩＮＶ１から電源電圧ＶＣＣが出力されたとき、インバータＩＮＶ３からは電圧ＧＮＤ（Ｌ状態）が出力される。これによって、定電流源２２のＰＭＯＳトランジスタＭＰ１がＯＮし、容量Ｃ２の一端側に一定の電流Ｉｐが流入する。インバータＩＮＶ１からＬ状態が出力されたとき、インバータＩＮＶ３からはＨ状態が出力される。これによって、定電流源２２のＮＭＯＳトランジスタＭＮ１がＯＮし、容量Ｃ２の一端側から一定の電流Ｉｎが流出する。
【００３２】
なお、ノードＮ１とＧＮＤ間に生ずる容量Ｃ１にも電流Ｉｐが流入する。また、容量Ｃ１から電流Ｉｎが流出する。
バイアス発生回路２３は、ＰＭＯＳトランジスタＭＰ３、ＮＭＯＳトランジスタＭＮ３が電源電圧および温度の影響を受けずに一定の電流を出力するように、ＰＭＯＳトランジスタＭＰ３、ＮＭＯＳトランジスタＭＮ３をバイアス制御する。
【００３３】
定電圧回路２１により一定電圧を発生し、インバータを構成するＰＭＯＳトランジスタＭＰ２、ＮＭＯＳトランジスタＭＮ２に供給することで、容量Ｃ２のインバータ出力に接続される部分の振幅は、温度に依存せず一定となる。バイアス電位ＰＢ１、ＮＢ１により、ＰＭＯＳトランジスタＭＰ１、ＮＭＯＳトランジスタＭＮ１に流れる電流を、温度に依存せず一定になるように制御すると、ノードＮ１の振幅が一定であることから、発振周波数は温度に依存せず一定となる。
【００３４】
一方、バイアス発生回路２３の図１中左側には、オペアンプＡＭＰ１の出力ＮＧ４の電位に応じてＯＮするＮＭＯＳトランジスタＭＮ４が設けられている。
オペアンプＡＭＰ１は、基準抵抗ＲＥ１に接続されるノードＮＶＲの電位と基準電圧発生回路２４が発生する基準電圧ＶＲＥＦとが一致するようフィードバック制御を行う。基準電圧ＶＲＥＦよりノードＮＶＲの電位が高い電位となると、オペアンプＡＭＰ１の出力ＮＧ４の電位は低くなる。これにより、ノードＮＶＲの電位は低くなる。逆に基準電圧ＶＲＥＦの電位よりノードＮＶＲの電位が低くなると、オペアンプＡＭＰ１の出力ＮＧ４の電位は高くなる。これにより、ノードＮＶＲの電位は高くなる。結局、ノードＮＶＲの電位と基準電圧ＶＲＥＦの電位は、ほぼ等しくなる。
【００３５】
基準抵抗ＲＥ１に基準電圧ＶＲＥＦが印加されると、そのときの電流（基準電流）が、ＮＭＯＳトランジスタＭＮ４に流れる。この基準電流をバイアス発生回路２３に与えることにより、バイアス発生回路２３は、この基準電流に基づいて、バイアス電位ＰＢ１、ＮＢ１を発生する。これにより、ＰＭＯＳトランジスタＭＰ１、ＮＭＯＳトランジスタＭＮ１に流れる電流を、温度に依存せず一定に制御する。
【００３６】
設定レジスタ２５は、基準抵抗ＲＥ１の部品選定が終わった後、または、基準抵抗ＲＥ１の部品実装が終わった後、基準電圧発生回路２４の基準電圧ＶＲＥＦの温度依存性を設定するために設けられている。設定レジスタ２５に設定すべき値は、例えば予め不揮発性メモリ等に記憶しておき、電源投入後の初期化の処理で、設定レジスタ２５に値が設定される。
【００３７】
図２および図３は、基準抵抗の温度依存性と基準電圧の温度依存性設定の関係を示す図である。
基準抵抗ＲＥ１の温度依存性が正（温度とともに抵抗値が増加）の場合には、図２に示すように、基準電圧ＶＲＥＦの温度依存性も正とする。基準抵抗ＲＥ１の温度依存性が負（温度とともに抵抗値が減少）の場合には、図３に示すように、基準電圧ＶＲＥＦの温度依存性も負とする。
【００３８】
基準電流は、基準電圧ＶＲＥＦを基準抵抗ＲＥ１の抵抗値で割った値となるので、基準抵抗ＲＥ１の抵抗の温度依存性に合わせて、適切に基準電圧ＶＲＥＦの温度依存性を設定することで、基準電流の温度変化をほとんど「０」とすることができる。基準抵抗ＲＥ１の部品毎に温度依存性が異なっても、それにあわせて設定レジスタ２５に値を設定することで、従来回路に対して、基準電流の温度に対する安定性を改善することができる。
【００３９】
次に、バイアス発生回路２３の構成について説明する。
図４は、バイアス発生回路の構成を示す回路図である。
バイアス発生回路２３は、ＰＭＯＳトランジスタＭＰ４〜ＭＰ１１と、ＮＭＯＳトランジスタＭＮ５、ＭＮ６とを有している。
【００４０】
基準電流がＮＭＯＳトランジスタＭＮ４に流れ、ＰＭＯＳトランジスタＭＰ４がダイオード接続されているので、バイアス発生回路２３に接続されているノードＮ４の電位は、基準電流を流せる分、ＶＣＣから低い電位となる。ノードＮ４の電位は、ＰＭＯＳトランジスタＭＰ５、ＰＭＯＳトランジスタＭＰ７、ＰＭＯＳトランジスタＭＰ９それぞれのゲート電位となっているので、これらのＰＭＯＳトランジスタは、ＰＭＯＳトランジスタＭＰ４とカレントミラー回路を構成する。
【００４１】
電流の絶対値を調整するための制御信号ＣＭＲ１、ＣＭＲ２、ＣＭＲ３は、それぞれカレントミラー回路にミラー比（ＰＭＯＳトランジスタＭＰ４に流れる電流とＮＭＯＳトランジスタＭＮ５に流れる電流の比）を変更するための信号として働く。
【００４２】
次に、制御信号ＣＭＲ１、ＣＭＲ２、ＣＭＲ３が全て「Ｌ」（Ｌｏｗレベル）の場合のバイアス発生回路２３の動作を説明し、その後、制御信号ＣＭＲ１、ＣＭＲ２、ＣＭＲ３を使って、ミラー比を変更することによる効果を説明する。
【００４３】
制御信号ＣＭＲ１、ＣＭＲ２、ＣＭＲ３が全て「Ｌ」の場合、ＰＭＯＳトランジスタＭＰ６、ＰＭＯＳトランジスタＭＰ８、ＰＭＯＳトランジスタＭＰ１０はＯＮするので、ＰＭＯＳトランジスタＭＰ５、ＰＭＯＳトランジスタＭＰ７、ＰＭＯＳトランジスタＭＰ９に流れる各電流が、ＮＭＯＳトランジスタＭＮ５に流れる。ＮＭＯＳトランジスタＭＮ５はダイオード接続されているので、このときのゲート電位が、定電流源２２のＮＭＯＳトランジスタＮＭ３のバイアス電位ＮＢ１として供給される。
【００４４】
ＮＭＯＳトランジスタＭＮ６にはＮＭＯＳトランジスタＭＮ５と同じ電流が流れるのでＰＭＯＳトランジスタＭＰ１１にも、ＮＭＯＳトランジスタＭＮ５と同じ電流が流れ、このときのゲート電位が定電流源２２のＰＭＯＳトランジスタＭＰ３のバイアス電位ＰＢ１として供給される。ＮＭＯＳトランジスタＭＮ４に流れる基準電流は温度に依存しないので、バイアス電位ＰＢ１、ＮＢ１をゲートに与えたＭＯＳトランジスタに流れる電流も温度によらず一定となる。
【００４５】
ここまでは、基準電流の温度依存性に注目して説明をすすめた。ところで、集積回路２の発振周波数は、電流の値と、容量の値に依存する。容量Ｃ１、容量Ｃ２はチップ内部にＬＳＩ製造工程を経て作製されるので、その容量の絶対値のばらつきが大きい場合がある。基準電流を温度に対して一定に制御することで、発振周波数を温度によらずに一定に制御することはできるが、その周波数の絶対値は容量の絶対値に依存する。従って、発振周波数の絶対値をある所望の値に制御するためには、他の機構が必要となる。
【００４６】
制御信号ＣＭＲ１、ＣＭＲ２、ＣＭＲ３は、この周波数の絶対値を所望の値に調整するために使用される。製造過程で容量の絶対値が大きくなった場合には電流の値を大きくし、容量の絶対値が小さくなった場合には、電流の値を小さく調整することで、発振周波数の絶対値を調整することができる。制御信号ＣＭＲ１、ＣＭＲ２、ＣＭＲ３の一部を、例えば「Ｈ」（Ｈｉｇｈレベル）とすることで、ＮＭＯＳトランジスタＭＮ５に供給する電流をそのゲート幅Ｗの比により変化させることができる。図４では、図を簡単にするために、制御信号ＣＭＲ１、ＣＭＲ２、ＣＭＲ３とそれに関連するＭＯＳトランジスタだけを図示したが、同様の考え方で、必要なミラー比の変更を行う回路を容易に構成することができる。
【００４７】
次に、基準電圧発生回路２４の回路構成について説明する。
図５は、基準電圧発生回路の構成を示す回路図である。
基準電圧発生回路２４は、ＰＭＯＳトランジスタＭＰ１２〜３０と、オペアンプＡＭＰ２、ＡＭＰ３と、ＰＮＰトランジスタＱ１、Ｑ２と抵抗ＲＩ１、ＲＩ２、ＲＩ３とを有している。また、制御信号ＣＴＣ２〜ＣＴＣ９は、それぞれ基準電圧ＶＲＥＦの温度依存性を制御するための信号を示している。
【００４８】
基準電圧発生回路２４の動作を説明する。
バンドギャップ回路では、順バイアスされたｐｎ接合の電位と、絶対温度（Ｔ）に比例する電圧（以下、「ＰＴＡＴ（Proportional To Absolute Temperature）電圧」と言う）を加算することで、温度に依存しない基準電圧ＶＲＥＦを得る。順バイアスされたｐｎ接合の電位は（ｐｎ接合の電位を１次式で近似すれば、あるいは、１次式で近似できる範囲内では）、ＣＴＡＴ（Complementary To Absolute Temperature）であることが知られており、この順バイアスされたｐｎ接合の電位に（適切な）ＰＴＡＴ電圧を加算することで、ほぼ温度に依存しない基準電圧が得られることが知られている。
【００４９】
同様の原理で、所望の温度依存性を持った基準電圧を発生することができる。まず、基準電圧発生回路２４のＰＭＯＳトランジスタＭＰ１２、ＭＰ１３に流れる電流が、絶対温度に比例する電流となることを説明する。
【００５０】
ＰＮＰトランジスタのベース、エミッタ間電圧あるいはｐｎ接合の順方向電圧（以下、「電圧Ｖｂｅ」という）と絶対温度Ｔとの関係は、概略、式（１）となることが知られている。
【００５１】
Ｖｂｅ＝Ｖｅｇ−ａＴ・・・（１）
ここで、Ｖｅｇ：シリコンのバンドギャップ電圧、約１．２Ｖ、ａ：電圧Ｖｂｅの温度依存性、約２ｍＶ／℃、Ｔ：絶対温度であり、温度依存性ａの値はバイアス電流により異なるが、実用領域で、概略２ｍＶ／℃程度となることが知られている。
【００５２】
また、ＰＮＰトランジスタのエミッタ電流ＩＥと電圧Ｖｂｅとの関係は、概略、式（２）となることが知られている。
ＩＥ＝Ｉ０ｅｘｐ（ｑＶｂｅ／ｋＴ）・・・（２）
ここで、ＩＥ：ＰＮＰトランジスタのエミッタ電流あるいはダイオードの電流、Ｉ０：定数（面積に比例）、ｑ：電子の電荷、ｋ：ボルツマン定数である。
【００５３】
オペアンプＡＭＰ２による負帰還により、オペアンプＡＭＰ２の電圧利得が十分大きい場合には、オペアンプＡＭＰ２の非反転入力端子に接続されているノードＩＭの電位と、反転入力端子に接続されているノードＩＰの電位とが（ほぼ）等しくなって回路が安定する。
【００５４】
例えば、ＰＭＯＳトランジスタＭＰ１２のゲート幅ＷとＰＭＯＳトランジスタＭＰ１３のゲート幅Ｗとを等しく設計しておくと、ＰＮＰトランジスタＱ１とＰＮＰトランジスタＱ２に流れる電流の大きさの比は、１：１となる。
【００５５】
ＰＮＰトランジスタＱ２のエミッタ面積は、ＰＮＰトランジスタＱ１のエミッタ面積の１０倍とし（図５のＰＮＰトランジスタＱ１、Ｑ２に添えられた「×１」、「×１０」は、このエミッタ面積の相対関係を示す。）、ＰＮＰトランジスタＱ１のベース、エミッタ間電圧Ｖｂｅ１、ＰＮＰトランジスタＱ２のベース、エミッタ間電圧Ｖｂｅ２は、式（２）より、式（３）、式（４）に示す関係があることがわかる。
【００５６】
Ｉ＝Ｉ０ｅｘｐ（ｑＶｂｅ１／ｋＴ）・・・（３）
Ｉ＝１０×Ｉ０ｅｘｐ（ｑＶｂｅ２／ｋＴ）・・・（４）
両辺それぞれを割り算し、Ｖｂｅ１−Ｖｂｅ２＝ΔＶｂｅと表わすと、式（５）、式（６）が得られる。
【００５７】
１０＝ｅｘｐ（ｑＶｂｅ１／ｋＴ−ｑＶｂｅ２／ｋＴ）・・・（５）
ΔＶｂｅ＝（ｋＴ／ｑ）ｌｎ（１０）・・・（６）
つまり、ＰＮＰトランジスタＱ１とＰＮＰトランジスタＱ２の各ベース、エミッタ間電圧の差、ΔＶｂｅは、ＰＮＰトランジスタＱ１とＰＮＰトランジスタＱ２の電流密度比１０の対数（ｌｎ（１０））と熱電圧（ｋＴ／ｑ）で表わされる。このΔＶｂｅが、抵抗ＲＩ１の両端の電位差に等しいので、抵抗ＲＩ１には、ΔＶｂｅ／ＲＩ１の電流が流れる（抵抗ＲＩ１の抵抗値もＲＩ１で表すものとする）。
【００５８】
従って、ＰＭＯＳトランジスタＭＰ１２（およびＰＭＯＳトランジスタＭＰ１３）に流れる電流ＩＭＰ１２は、式（７）で表わされる。
ＩＭＰ１２＝ΔＶｂｅ／ＲＩ１＝（ｋＴ／ｑ）ｌｎ（１０）（１／ＲＩ１）・・・（７）
式（７）と図５から明らかなように、ＰＭＯＳトランジスタＭＰ１２、ＭＰ１３に流れる電流は絶対温度に比例した電流となる。
【００５９】
次に図５のＰＭＯＳトランジスタＭＰ２２に流れる電流が、絶対温度に比例して減少する電流となることを説明する。
オペアンプＡＭＰ３の負帰還により、オペアンプＡＭＰ３の反転入力端子に接続されているノードＩＰの電位と、非反転入力端子に接続されているノードＮＲ２の電位とは、ほぼ等しい電位となって回路が安定する。ノードＮＲ２の電位がノードＩＰの電位となるので、抵抗ＲＩ２には、ＰＮＰトランジスタＱ１のベース、エミッタ間電圧Ｖｂｅ１が加わる。抵抗ＲＩ２に流れる電流は、ＰＭＯＳトランジスタＭＰ２２にも流れるので、ＰＭＯＳトランジスタＭＰ２２に流れる電流ＩＭＰ２２は、式（８）で表される（抵抗ＲＩ２の抵抗値もＲＩ２で表すものとする）。
【００６０】
ＩＭＰ２２＝Ｖｂｅ１／ＲＩ２・・・（８）
電圧Ｖｂｅは式（１）より、絶対温度に比例して減少するので、式（８）より、ＰＭＯＳトランジスタＭＰ２２に流れる電流は絶対温度に比例して減少することがわかる。
【００６１】
ＰＭＯＳトランジスタＭＰ１２のゲート電位は、ＰＭＯＳトランジスタＭＰ１４〜ＭＰ１７のゲート電位と共通なので、ＰＭＯＳトランジスタＭＰ１４〜ＭＰ１７にも絶対温度に比例して増加する電流が流れようとする。
【００６２】
ＰＭＯＳトランジスタＭＰ２２のゲート電位は、ＰＭＯＳトランジスタＭＰ２３〜ＭＰ２６のゲート電位と共通なので、ＰＭＯＳトランジスタＭＰ２３〜ＭＰ２６にも絶対温度に比例して減少する電流が流れようとする。
【００６３】
制御信号ＣＴＣ２〜ＣＴＣ９が、それぞれゲートに加えられたＰＭＯＳトランジスタＭＰ１８〜ＭＰ２１、ＰＭＯＳトランジスタＭＰ２７〜ＭＰ３０は、これらの電流源として働くＰＭＯＳ（ＰＭＯＳトランジスタＭＰ１４〜ＭＰ１７、ＰＭＯＳトランジスタＭＰ２３〜ＭＰ２６）の電流をＯＮ／ＯＦＦするスイッチとして働く。
【００６４】
ＰＭＯＳトランジスタＭＰ１８〜ＭＰ２１およびＰＭＯＳトランジスタＭＰ２７〜ＭＰ３０のドレインは、すべて基準電圧ＶＲＥＦに接続されているので、ＰＭＯＳトランジスタＭＰ１４〜ＭＰ１７およびＰＭＯＳトランジスタＭＰ２３〜ＭＰ２６の電流は、すべて基準電圧ＶＲＥＦに流れ、抵抗ＲＩ３により電圧に変換される。
【００６５】
つまり、制御信号ＣＴＣ２〜ＣＴＣ９を制御することで、絶対温度に比例して増加する電流（ＰＴＡＴ電流）と、絶対温度に比例して減少する電流（ＣＴＡＴ電流）を足し合わせ、その加算の割合を変化させることができる。
【００６６】
よって、絶対温度に比例して増加する電流が多い場合には、基準電圧ＶＲＥＦの温度依存性は正となる。絶対温度に比例して増加する電流が少ない場合には、基準電圧ＶＲＥＦの温度依存性は負となる。制御信号ＣＴＣ２〜ＣＴＣ９を「Ｌ」とすることで、電流を基準電圧ＶＲＥＦに流し込むよう制御することができる。
【００６７】
このような動作原理により、任意の温度依存性を持った基準電圧ＶＲＥＦを発生することができる。図５では、説明を分かりやすくするために、制御信号とＰＭＯＳトランジスタとが、絶対温度に比例して増加する電流と、絶対温度に比例して減少する電流について４つの場合を示したが、必要な調整精度、範囲が得られるように、図５の回路の構成を拡張、変更してもよい。
【００６８】
また、制御信号ＣＴＣ２〜ＣＴＣ９は、例えば、設定レジスタ２５の値をもとに発生すればよい。
＜変形例＞
次に、バイアス発生回路２３の変形例について説明する。
【００６９】
図６は、図４に示すバイアス発生回路の変形例を示す図である。
バイアス発生回路２３では、基本的な機能を説明するための回路部分だけを図示したが、バイアス発生回路２３ａは、発振回路１をスタンバイまたは停止する機能を備える回路である。
【００７０】
バイアス発生回路２３ａには、バイアス発生回路２３に比べ、ＰＭＯＳトランジスタＭＰ３１、ＭＰ３２が追加されている。ＰＭＯＳトランジスタＭＰ３１のゲート信号ＰＤＸを「Ｌ」、ＰＭＯＳトランジスタＭＰ３２のゲート信号ＰＤを「Ｈ」とすることで、基準抵抗ＲＥ１に電流が流れないよう制御することができる。ゲート信号ＰＤＸが「Ｌ」になると、ＰＭＯＳトランジスタＭＰ３１がＯＮとなる。一方、ＰＭＯＳトランジスタＭＰ３２はＯＦＦするので、ＰＭＯＳトランジスタＭＰ４のゲート電位は電源電圧ＶＣＣとなり、ＰＭＯＳトランジスタＭＰ４がＯＦＦする。これにより基準抵抗ＲＥ１に電流が流れなくなる。このとき、オペアンプＡＭＰ１、基準電圧発生回路２４も必要に応じて停止させることが望ましい。
【００７１】
ゲート信号ＰＤＸが「Ｈ」、ゲート信号ＰＤが「Ｌ」になると、ＰＭＯＳトランジスタＭＰ３１がＯＦＦ、ＰＭＯＳトランジスタＭＰ３２がＯＮとなる。これにより、ＰＭＯＳトランジスタＭＰ４のゲートは、ＰＭＯＳトランジスタＭＰ４のドレインに接続されるので、バイアス発生回路２３と同様に動作する。
【００７２】
以上説明したように、本実施の形態の発振回路１によれば、集積回路２が、外部に設けた基準抵抗ＲＥ１と基準電圧ＶＲＥＦとに基づいて、基準電流を発生する。
基準抵抗ＲＥ１を集積回路２の外部に設けたことにより、チップ内蔵の集積回路プロセスで製造した抵抗の温度依存性が複雑な依存性を持つ従来回路の欠点を回避することができる。ＬＳＩプロセスで製造した抵抗の絶対値の変動が大きいという問題、さらに、絶対値の変動が大きいので、温度依存性のサンプル毎のばらつきも大きいという問題を回避することができる。
【００７３】
基準抵抗ＲＥ１を集積回路２の外部に設けることで、基準抵抗ＲＥ１の絶対値のばらつきは改善されるが、発振回路１の製造時に、または、発振回路１の設計時に、基準抵抗ＲＥ１の温度依存性を知ることはできない。このために、基準抵抗ＲＥ１の部品選定が終わった後、または、基準抵抗ＲＥ１の部品実装が終わった後、基準電圧ＶＲＥＦの温度依存性を設定レジスタ２５により設定するようにした。これにより、発振回路１毎の基準抵抗ＲＥ１の値を調整することができ、基準電圧ＶＲＥＦの温度依存性を調整することが可能となる。よって、従来回路に比べ、温度に対してより安定な基準電流を発生することが可能となるので、この基準電流をもとに発振周波数を決定する集積回路２の発振周波数の温度依存性をより小さくすることができる。
【００７４】
基準電流の温度依存性を小さくするためには、基準抵抗ＲＥ１の温度と、基準電圧ＶＲＥＦを発生する回路の温度とがほぼ等しいのが好ましく、できるだけ発振回路１が搭載されるチップに近い部分に実装することが望ましいが、本実施の形態では、集積回路２が搭載されるチップと同一のパッケージ内に基準抵抗ＲＥ１を実装するＳＩＰとしたので、チップの製造プロセスの制約を受けることなく、基準抵抗ＲＥ１の抵抗値の精度、温度依存性のばらつきを改善でき、かつ、温度の一致も望める。
【００７５】
なお、本実施の形態では、一例として、基準電流発生回路をオペアンプＡＭＰ１とＮＭＯＳトランジスタＭＮ４とで構成する例を示したが、この部分の回路構成は特に限定されず、各種の変形が可能である。
【００７６】
次に、第２の実施の形態の発振回路について説明する。
以下、第２の実施の形態の発振回路について、前述した第１の実施の形態との相違点を中心に説明し、同様の事項については、その説明を省略する。
【００７７】
第２の実施の形態の発振回路は、基準電圧発生回路および定電圧回路の構成が、第１の実施の形態の発振回路１と異なっている。具体的には、第２の実施の形態の発振回路は、基準電圧発生回路を用いてバンドギャップ電圧（温度に依存しない一定電圧）を発生する。また、第２の実施の形態の定電圧回路は、このバンドギャップ電圧を用いて定電圧ＶＲＥＧを作成する。
【００７８】
図７は、第２の実施の形態の基準電圧発生回路を示す図である。
基準電圧発生回路２４ａは、基準電圧発生回路２４に素子を追加してバンドギャップ回路出力も同時に発生する回路である。具体的には、基準電圧発生回路２４ａには、基準電圧発生回路２４に比べ、ＰＭＯＳトランジスタＭＰ３３、ＭＰ３４および抵抗ＲＩ４が追加されている。
【００７９】
第１の実施の形態にて説明したように、基準電圧発生回路２４のオペアンプＡＭＰ２の出力ＡＭＰＯ２をゲート電位とするＰＭＯＳトランジスタＭＰ１４〜ＭＰ１７には、絶対温度に比例して増加する電流（ＰＴＡＴ電流）が流れる。一方、オペアンプＡＭＰ３の出力ＡＭＰＯ３をゲート電位とするＰＭＯＳトランジスタＭＰ２３〜ＭＰ２６には、絶対温度に比例して減少する電流（ＣＴＡＴ電流）が流れる。
【００８０】
ＰＭＯＳトランジスタＭＰ３３とＰＭＯＳトランジスタＭＰ３４とにより、これらＰＴＡＴ電流と、ＣＴＡＴ電流を抵抗ＲＩ４に流し込み、電流を加算し、電圧に変換することで、バンドギャップ電圧ＶＢＧＲを発生することが可能となる。ＰＴＡＴ電流とＣＴＡＴ電流の割合を適切に選ぶことで、絶対温度に比例して増加する成分と絶対温度に比例して減少する成分が相殺し、温度に依存しない一定電流を得ることができる。これを抵抗ＲＩ４で電圧に変換するので、温度によらないバンドギャップ電圧ＶＢＧＲを出力電位として得ることができる。
【００８１】
次に、第２の実施の形態の定電圧回路について説明する。
図８は、第２の実施の形態の定電圧回路を示す回路図である。
定電圧回路２１ａは、基準電圧発生回路２４ａから得られたバンドギャップ電圧ＶＢＧＲから定電圧ＶＲＥＧを発生する回路であり、オペアンプＡＭＰ４と、ＰＭＯＳトランジスタＭＰ３５と、抵抗ＲＦ１、ＲＦ２とを有している。
【００８２】
定電圧回路２１ａは、オペアンプＡＭＰ４のフィードバック制御により、バンドギャップ電圧ＶＢＧＲの電位とノードＤＩＶＯ１の電位とが等しくなって回路が安定するので、抵抗ＲＦ１、ＲＦ２の比を設計することで、定電圧ＶＲＥＧの電位を所望の値とすることができる。
【００８３】
この第２の実施の形態の発振回路によれば、第１の実施の形態の発振回路１と同様の効果が得られる。
そして、第２の実施の形態の発振回路によれば、基準電圧発生回路２４にわずかな回路素子を追加する回路構成とすることで、基準電圧ＶＲＥＦを発生する回路とバンドギャップ電圧ＶＢＧＲを発生する回路とを一体化した基準電圧発生回路２４ａが得られる。これにより、回路素子数を少なくできるので、集積回路を構成するために必要な回路の占有面積を低減することができる。
【００８４】
なお、基準電圧発生回路２４ａでは、ＰＭＯＳトランジスタＭＰ３３とＰＭＯＳトランジスタＭＰ３４だけで、電流を加算したが、基準電圧ＶＲＥＦを発生する回路部分と同じように、レジスタ設定により加算割合を調整することで、バンドギャップ電圧が設計値からずれた場合の補正も可能となり、設定レジスタ２５とは別に、バンドギャップ電圧の補正のためのレジスタを設けることも有用である。
【００８５】
次に、本発明の発振回路の基準電圧発生回路とバンドギャップ回路の考え方について説明する。
図９は、本発明の発振回路の基準電圧発生回路とバンドギャップ回路の考え方を示すブロック図である。なお、図９の発振回路１ｂは、発振回路１と同様の部分については同じ符号を付し、その説明を省略する。
【００８６】
基準電圧発生回路２４ｂは、絶対温度に比例して増加する電圧ＶＰＴＡＴを発生するＰＴＡＴ電圧発生回路２４１と、絶対温度に比例して減少する電圧ＶＣＴＡＴを発生するＣＴＡＴ電圧発生回路２４２と、所望の割合でＶＰＴＡＴと電圧ＶＣＴＡＴとを加算する加算割合設定回路２４３とを有している。また、集積回路２ｂは、基準電圧発生回路２４ｂの外部に設けられ、加算割合設定回路２４３と同機能を有する加算割合設定回路２７を有している。
【００８７】
加算割合設定回路２４３は、電圧ＶＰＴＡＴおよび電圧ＶＣＴＡＴを係数倍し、加算することで基準電圧ＶＲＥＦを発生する。
加算割合設定回路２７は、電圧ＶＰＴＡＴおよび電圧ＶＣＴＡＴを係数倍し、加算することでバンドギャップ電圧ＶＢＧＲを発生する。
【００８８】
加算割合設定回路２４３および加算割合設定回路２７の各係数は、設定レジスタ２５に設定した値で制御される制御信号ＣＴＣ１により制御される。
バンドギャップ電圧ＶＢＧＲに基づいて、定電圧回路２１ｂは、定電圧ＶＲＥＧを発生する。基準電圧ＶＲＥＦは、オペアンプＡＭＰ１に供給され、基準電流を発生し、バイアス発生回路２３を経て、回路内に供給される。
【００８９】
このように、ＰＴＡＴ電圧発生回路２４１とＣＴＡＴ電圧発生回路２４２とを、バンドギャップ回路とＶＲＥＦ発生回路で、共用することで回路素子の削減が達成される。図９のような考え方を具体化する回路であれば、素子数削減の効果が得られ、トランジスタレベルの回路構成は図７にて示した基準電圧発生回路２４ａに限らない。
【００９０】
次に、第３の実施の形態の発振回路について説明する。
図１０は、第３の実施の形態の発振回路を示す回路図である。
以下、第３の実施の形態の発振回路１ｃについて、前述した第１の実施の形態との相違点を中心に説明し、同様の事項については、その説明を省略する。
【００９１】
発振回路１ｃは、基準電流を発生する部分のフィードバック回路の構成が第１の実施の形態の発振回路１と異なっている。
発振回路１ｃは、ＮＭＯＳトランジスタＭＮ４の代わりにＰＭＯＳトランジスタＭＰ３６とＰＭＯＳトランジスタＭＰ３７とを有し、オペアンプＡＭＰ１の代わりにオペアンプＡＭＰ５を有している。また、バイアス発生回路２３の代わりにバイアス発生回路２３ｃを有している。
【００９２】
オペアンプＡＭＰ５は、オペアンプＡＭＰ１と異なり、その反転入力端子に基準電圧ＶＲＥＦが印加されている。
発振回路１ｃは、オペアンプＡＭＰ５により、基準抵抗ＲＥ１のノードＮＶＲの電位と基準電圧ＶＲＥＦとが一致するようフィードバック制御する。基準電圧ＶＲＥＦよりノードＮＶＲの電位が高くなると、オペアンプＡＭＰ５の出力ノードＰＧ３６の電位は高くなる。出力ノードＰＧ３６の電位が高くなるので、ＰＭＯＳトランジスタＭＰ３６の電流は減少し、ノードＮＶＲの電位は低くなる。逆に基準電圧ＶＲＥＦの電位よりノードＮＶＲの電位が低くなると、オペアンプＡＭＰ５の出力ノードＰＧ３６の電位は低くなる。出力ノードＰＧ３６の電位が低くなると、ＰＭＯＳトランジスタＭＰ３６の電流は増加し、ノードＮＶＲの電位は高くなる。結局、ノードＮＶＲの電位と基準電圧ＶＲＥＦの電位とは、ほぼ等しくなる。
【００９３】
ＰＭＯＳトランジスタＭＰ３６に流れる電流を、例えば、カレントミラーを構成するＰＭＯＳトランジスタＭＰ３７でバイアス発生回路２３ｃに供給することで、基準電流に基づいて、集積回路２ｃのバイアス電位を発生することができる。
【００９４】
図１１は、第３の実施の形態のバイアス発生回路の構成を示す回路図である。
オペアンプＡＭＰ５のフィードバック制御により、ＰＭＯＳトランジスタＭＰ３６には基準電圧ＶＲＥＦと基準抵抗ＲＥ１とで決定される基準電流が流れる。このときＰＭＯＳトランジスタＭＰ３６に基準電流を流すために必要な出力ノードＰＧ３６のゲート電位が定まるので、カレントミラー回路により、この基準電流をミラー比により調整し、また、ＮＭＯＳトランジスタＮＭ５のバイアス電位に変換することで、バイアス電位ＰＢ１、ＮＢ１を発生することができる。
【００９５】
ＰＭＯＳトランジスタＭＰ３６のゲート電位（出力ノードＰＧ３６の電位）は、ＰＭＯＳトランジスタＭＰ５、ＭＰ７、ＭＰ９のゲートにそれぞれ供給されているので、制御信号ＣＭＲ１、ＣＭＲ２、ＣＭＲ３を制御することで、ＮＭＯＳトランジスタＭＮ５に流れる電流を調整でき、これにより発振回路１ｃの発振周波数の絶対値を調整することができる。
【００９６】
この第３の実施の形態の発振回路１ｃによれば、第１の実施の形態の発振回路１と同様の効果が得られる。
以上、本発明の発振回路を、図示の実施の形態に基づいて説明したが、本発明はこれに限定されるものではなく、各部の構成は、同様の機能を有する任意の構成のものに置換することができる。また、本発明に、他の任意の構成物や工程が付加されていてもよい。
【００９７】
また、本発明は、前述した各実施の形態のうちの、任意の２以上の構成（特徴）を組み合わせたものであってもよい。
【図面の簡単な説明】
【００９８】
【図１】第１の実施の形態の発振回路を示す回路図である。
【図２】基準抵抗の温度依存性と基準電圧の温度依存性設定の関係を示す図である。
【図３】基準抵抗の温度依存性と基準電圧の温度依存性設定の関係を示す図である。
【図４】バイアス発生回路の構成を示す回路図である。
【図５】基準電圧発生回路の構成を示す回路図である。
【図６】図４に示すバイアス発生回路の変形例を示す図である。
【図７】第２の実施の形態の基準電圧発生回路を示す図である。
【図８】第２の実施の形態の定電圧回路を示す回路図である。
【図９】本発明の発振回路の基準電圧発生回路とバンドギャップ回路の考え方を示すブロック図である。
【図１０】第３の実施の形態の発振回路を示す回路図である。
【図１１】第３の実施の形態のバイアス発生回路の構成を示す回路図である。
【図１２】従来のＣＲ発振回路の構成を示す図である。
【図１３】図１２に示す回路の動作時の各部の波形を示す図である。
【図１４】従来のＣＲ発振回路の他の構成を示す図である。
【符号の説明】
【００９９】
１、１ｂ、１ｃ  発振回路
２、２ｂ、２ｃ  集積回路
２１、２１ａ、２１ｂ  定電圧回路
２２  定電流源
２３、２３ａ、２３ｃ  バイアス発生回路
２４、２４ａ、２４ｂ  基準電圧発生回路
２５  設定レジスタ
２７、２４３  加算割合設定回路
２４１  ＰＴＡＴ電圧発生回路
２４２  ＣＴＡＴ電圧発生回路
ＡＭＰ１〜ＡＭＰ５  オペアンプ
Ｃ１、Ｃ２  容量
ＩＮＶ１〜ＩＮＶ３  インバータ
ＭＮ１〜ＮＭ４  ＮＭＯＳトランジスタ
ＭＰ１〜ＭＰ３  ＰＭＯＳトランジスタ
Ｎ１〜Ｎ４  ノード
ＰＡＤ１  パッド
ＲＥ１  基準抵抗
【図１】
2008252414.tif 000003
【図２】
2008252414.tif 000004
【図３】
2008252414.tif 000005
【図４】
2008252414.tif 000006
【図５】
2008252414.tif 000007
【図６】
2008252414.tif 000008
【図７】
2008252414.tif 000009
【図８】
2008252414.tif 000010
【図９】
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【図１０】
2008252414.tif 000012
【図１１】
2008252414.tif 000013
【図１２】
2008252414.tif 000014
【図１３】
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【図１４】
2008252414.tif 000016