(57)【要約】【課題】プリント基板の層構成を複雑化させることなく、多数のＤＵＴに対して試験パターンデータを印加することができる半導体試験装置を提供する。【解決手段】メモリテスタは、パターン発生部１０で生成した試験パターンデータを複数のＤＵＴに分配し、ドライバ３０から個別に出力する。各ドライバ３０からＤＵＴに対して試験パターンデータが出力されるタイミングは、個々に遅延調整部２０で校正される。制御部２１内では、個々の遅延調整部２０に対して自己アドレス設定ピン２５により自己アドレスが割り当てられており、データバス２を通じて抽出したアドレスの情報と、設定された自己アドレスとを比較回路２４で比較し、相互に一致した場合は遅延量の設定値が設定値記憶部２３に書き込まれる。【選択図】図１
2008057992.tif 000002
【特許請求の範囲】
【請求項１】
複数の被試験対象に対して共通の試験パターンデータを出力する出力部と、
前記出力部から試験パターンデータが出力されるタイミングを複数の被試験対象ごとに遅延させて調整する遅延調整部と、
前記遅延調整部に対し、複数の被試験対象の配置に合わせて個別の自己アドレスを設定する自己アドレス設定部と
を備えることを特徴とする半導体試験装置。
【請求項２】
固有の識別子を有する複数の被試験対象に対し、共通に付与される試験パターンデータを生成するパターン発生部と、
複数の被試験対象のそれぞれに対応して設けられ、前記パターン発生部にて生成された試験パターンデータを複数の被試験対象に分配して個別に出力する複数の個別出力経路と、
前記個別出力経路の途上にそれぞれ配置され、対応する被試験対象に対して試験パターンデータが出力されるタイミングを個別に遅延させて調整する遅延調整部と、
前記遅延調整部にそれぞれ対応して設けられ、個々の前記遅延調整部ごとに試験パターンデータを出力するべきタイミングの遅延量を記憶する記憶領域と、
前記個別出力経路を通じて試験パターンデータが出力される相手先の被試験対象について、その識別子に対応づけて個々の前記遅延調整部ごとに予め固有の自己アドレスを設定する自己アドレス設定部と、
個々の前記遅延調整部ごとに設定された自己アドレスの値と、この自己アドレスに対応する前記遅延調整部について予め前記遅延量を設定した設定値とを相互に対応づけたデータを生成するデータ処理部と、
前記遅延調整部にそれぞれ対応して設けられ、前記データ処理部にて生成されたデータから抽出される自己アドレスの値と前記自己アドレス設定部にて設定された自己アドレスとを相互に比較する比較回路と、
前記比較回路による比較結果が相互に一致する場合、前記データから抽出された自己アドレスに対応づけられた設定値を前記記憶領域に書き込む制御回路と
を備えることを特徴とする半導体試験装置。
【請求項３】
複数の前記遅延調整部は、プリント基板上に実装される集積回路内に一定の順序で配置された状態で集積されており、
前記自己アドレス設定部は、前記集積回路内での前記遅延調整部の配置の順序とは異なる態様で個別に自己アドレスを設定可能であることを特徴とする請求項２に記載の半導体試験装置。
【請求項４】
前記自己アドレス設定部は、
前記比較回路の入力ポートに対し、前記遅延調整部に設定された自己アドレスを表記したビットデータを入力することを特徴とする請求項２又は３に記載の半導体試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリデバイス等の半導体を試験する半導体試験装置に係り、特にそのピンエレクトロニクス部において被試験対象に試験信号を印加するタイミングの遅延量を調整する遅延調整部の回路構成に関するものである。
【背景技術】
【０００２】
従来から、メモリデバイスやＩＣ（Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）デバイス等の半導体デバイスを試験する半導体試験装置では、そのピンエレクトロニクス部のプリント基板上に複数のドライバを実装し、これら複数のドライバから複数の被試験対象（ＤＵＴ）に対して同時に試験信号を印加している。ただし、１つの基板上でもドライバごとに信号経路の長さ等が異なり、またドライバの個体差の影響もあるため、試験信号を印加するタイミングをドライバごとにタイミング校正する先行技術が知られている（特許文献１参照）。
【０００３】
上記の先行技術では、ピンエレクトロニクスカードに実装されたドライバごとに、ＤＵＴとの接続による信号経路の遅延量をプログラマブルディレーライン（遅延調整部）で調整し、各ドライバから対応するＤＵＴに試験信号が印加されるタイミングを校正している。このとき、ドライバごとに行われるタイミング校正の具体的な遅延量については、予め信号経路の長さやドライバの個体差等から適切に求められた補正値が記憶部に記憶されている。したがって、メモリテスタの作動時には記憶部から補正値を読み出し、これを各ドライバのプログラマブルディレーラインにおける遅延量に設定することで、上記のタイミング校正が適正に実行されることになる。
【０００４】
このように、先行技術では共通に生成した試験信号を複数のＤＵＴに分配して印加する場合であっても、各ＤＵＴに対応する信号経路の長さや電子素子の個体差等の特性に合わせて個別に遅延量が設定されるので、同時に数多くのＤＵＴを高効率で試験することができるという利点がある。
【特許文献１】特開平７−５５８８２号公報（図１，図２）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
通常、半導体試験装置において同時に複数のＤＵＴを試験する場合、例えば１〜ｎまでの番号をＤＵＴに割り当てて互いを識別することがあるが、パフォーマンスボード上でのＤＵＴの配置の都合により、１〜ｎの順番が不規則になることがある。具体的には、ＤＵＴ１〜ＤＵＴｎをパフォーマンスボード上に配置する際、その配置がＤＵＴ１，ＤＵＴ２，・・・，ＤＵＴｎのように決まって順序よく並ぶわけではなく、実際にはピンエレクトロニクス部とパフォーマンスボードとの接続経路（同軸線やコネクタの端子配置）の仕様に合わせて、ＤＵＴ１，ＤＵＴ３，ＤＵＴ２，ＤＵＴ４・・・のように不規則な順序で配置しなければならないことが多い。
【０００６】
しかしながら、上記のようにＤＵＴの並び順が不規則になる場合、ピンエレクトロニクス部で遅延調整部の回路を構成する際に以下の問題点が生じる。
【０００７】
すなわち、ピンエレクトロニクス部の１枚のプリント基板には、ＤＵＴ１〜ｎに合わせてｎ個のドライバを実装し、遅延調整部の集積回路（チップ）から個々のドライバごとに分岐した配線パターン（ｎ本）を形成する必要があるが、ｎ個のドライバにそれぞれ対応するｎ個の遅延調整部は、１つの集積回路内に出力ピンの配置順で集積されている態様が通常である。具体的には、集積回路の出力ピンの配置はプリント基板の実装面上の並び順に出力０（アドレス：０），出力１（アドレス：１），出力２（アドレス：２），出力３（アドレス：３），・・・のように並ぶことになる。
【０００８】
この場合、ピンエレクトロニクス部のプリント基板上では、パフォーマンスボード上でのＤＵＴの配置の順番（例えば１，３，２，４・・・）と、集積回路のピン配置の順番（０，１，２，３・・・）とが不同になるため、集積回路の各ピンから各ドライバにつながる配線パターンをどこかで交差させなければならなくなる（この例では出力１と出力２につながる配線パターンが交差する。）。このように配線パターンが交差する場合、プリント基板を多層化することで対処しなければならないが、基板の層構成を複雑化させると、それだけ配線パターンのインピーダンスや漏話量等の制御が難しくなるため、基板の多層化は極力避ける必要がある。
【０００９】
加えて近年の半導体試験装置では、試験効率の向上のためにピンエレクトロニクス部で１枚のプリント基板上に数十〜百個を超える数のドライバを高密度に実装する例が増えつつあり、このような傾向は、今後もプリント基板の高密度実装化が進むことを意味している。このような状況にあっては、配線パターンが交差するレイアウトを極力回避しておかなければ、いずれ配線パターンをプリント基板上に実装しきれなくなるという最悪の事態も発生し得る。
【００１０】
そこで本発明は、プリント基板の層構成を複雑化させることなく、多数の被試験対象に試験信号を印加することができる半導体試験装置の提供を課題とする。
【課題を解決するための手段】
【００１１】
本発明の半導体試験装置は、複数の被試験対象に対して、個別に試験パターンデータを出力するタイミングの遅延量を調整する遅延調整部に対し、個別の自己アドレスを設定できる回路構成を採用することで上記の課題を解決する。
【００１２】
すなわち、本発明の半導体試験装置は自己アドレス設定部を備え、この自己アドレス設定部により、個々の遅延調整部に対して予め任意の順番で自己アドレスを設定することができる。したがって、例えば一連の通し番号（例えば１〜ｎ）で識別される被試験対象が不規則な配置（１，３，２，４，・・・）で並んでいたとしても、その配置の順序に対応させて遅延調整部の自己アドレスを設定する（０，２，１，３，・・・）ことにより、実際にプリント基板上に実装したときの配線パターンの交差を回避することができる。
【００１３】
また本発明の半導体試験装置は、複数の遅延調整部がプリント基板上に実装される集積回路内に一定の順序で配置された状態で集積されていたとしても、自己アドレス設定部は、集積回路内での遅延調整部の配置の順序とは異なる態様で個別に自己アドレスを設定することが可能である。
【００１４】
この場合、実装面上での集積回路のピン配置の順番に関係なく、任意に自己アドレスを入れ替えることができるので、事前の配線計画によって配線パターンの交差を確実に回避することができる。
【００１５】
なお、自己アドレス設定部の具体的な態様は、比較回路の入力ポートに対し、遅延調整部に設定された自己アドレスを表記したビットデータを入力するものが挙げられる。この場合、例えば回路内でプルアップされたピンを開放又はグランドレベルに切り替えるといった単純な手法により、容易に自己アドレスを設定することができる。
【００１６】
半導体試験装置のその他の構成は、以下の通りである。
本発明の半導体試験装置はパターン発生部を備え、このパターン発生部により試験パターンデータを生成する。生成された試験パターンデータは、固有の識別子を有する複数の被試験対象に対して共通に付与（印加）される。固有の識別子は、上記のような通し番号（１〜ｎ）であってもよいし、その他の符号、記号、文字、称呼等であってもよい。また、半導体試験装置は個別出力経路を備えており、試験パターンデータは、個別出力経路により複数の被試験対象に分配して個別に出力される。上記の遅延調整部は、個別出力経路の途上にそれぞれ配置されている。
【００１７】
また、半導体試験装置は記憶領域を備え、この記憶領域は、個々の遅延調整部において試験パターンデータを出力するべきタイミングの遅延量を記憶する。実際に試験を実施する際は、記憶領域に記憶された遅延量に基づいて遅延調整部がタイミング校正を行う。半導体試験装置はデータ処理部を備えており、このデータ処理部は、記憶領域に記憶される遅延量の設定値を遅延調整部の自己アドレスと対応づけて生成する。遅延量の設定値は、予め個別出力経路の経路長や電子素子の個体差等に応じて適正に決められている。
【００１８】
また、本発明の回路構成において、データ処理部で生成した設定値の記憶領域への書き込みは以下のように行われる。すなわち、個々の遅延調整部には、それぞれ対応する比較回路が設けられており、この比較回路は、データ処理部で生成されたデータから抽出した自己アドレスの値と、自己アドレス設定部で設定された自己アドレスとを相互に比較する。そして、本発明の回路構成では、比較回路による比較結果が相互に一致する場合、その自己アドレスに対応づけられた設定値を記憶領域に書き込むのである。
【００１９】
このような構成により、例えば自己アドレス”０”が設定された遅延調整部については、その比較回路で抽出した自己アドレスの値が”０”であった場合に両者が一致するので、これに対応づけられた設定値が記憶領域に書き込まれることになる。したがって、この遅延調整部（自己アドレス：０）は、以後、適正に設定された遅延量で試験パターンデータの出力タイミングを校正することができる。
【発明の効果】
【００２０】
本発明の半導体試験装置は、ピンエレクトロニクス部のプリント基板上に形成される配線パターンの交差を回避し、基板の層構成を単純化することができる。このため、より多数の被試験対象を取り扱う場合であっても、高密度な実装環境の下で配線パターンのインピーダンスや漏話量を適正に制御することができる。
【発明を実施するための最良の形態】
【００２１】
〔第１実施形態〕
図１は、本発明の第１実施形態としてのメモリテスタの回路構成例を示すブロック図である。
メモリテスタは、例えば半導体メモリの製造ラインに設置される半導体試験装置として用いられる。このメモリテスタでは、被試験対象となる半導体メモリを試験するための試験プログラムが動作している。メモリテスタは、試験プログラムを実行しながら半導体メモリを試験し、その試験結果に基づく良否結果データを生成する。以下、メモリテスタの主要な回路構成について説明する。
【００２２】
メモリテスタはパターン発生部１０を備え、このパターン発生部１０により生成した試験パターンデータを用いて複数のＤＵＴ（Ｄｅｖｉｃｅ  Ｕｎｄｅｒ  Ｔｅｓｔ）を試験する。ここでＤＵＴは、メモリテスタの被試験対象となる半導体メモリ（図示されていない）である。
【００２３】
またメモリテスタは、遅延調整部集積回路２２を備えている。遅延調整部集積回路２２は、パターン発生部１０で生成された試験パターンデータをその内部で複数のドライバ３０に対応した回路（個別出力経路）に分岐させている。あわせて遅延調整部集積回路２２は、その内部に集積された複数の遅延調整部２０により、個々のドライバ３０ごとに試験パターンデータが出力されるタイミングの遅延量を調整する機能を有する。なお遅延調整部集積回路２２には、その接続先のドライバ３０の個数に対応した数の遅延調整部２０が集積されている。ドライバ３０は、遅延調整部２０で個別に遅延量が調整された試験パターンデータを受け取り、その波形で示される論理値に対応する論理レベル（ｌｏｗ／ｈｉｇｈ）を各ＤＵＴに出力する。図示されていないが、ドライバ３０から出力された試験パターンデータは、例えばコネクタ及び伝送線（同軸線）を通じてテストヘッド上のパフォーマンスボード（ＤＵＴボード）に伝送され、そこで各ＤＵＴに入力される。
【００２４】
ここで、メモリテスタの被試験対象となるｎ個のＤＵＴについて、相互に識別するためこれらをＤＵＴ１〜ＤＵＴｎとする。以下、このように各ＤＵＴの後に付した数字（１〜ｎ）を各ＤＵＴに固有の識別子とする。この第１実施形態では、メモリテスタがＤＵＴ１〜ＤＵＴｎに対して、ｎ個のドライバ３０からそれぞれ共通の試験パターンデータを同時に出力する構成をとっている。このため遅延調整部集積回路２２には、ＤＵＴ１〜ＤＵＴｎに対応するｎ個のドライバ３０について、ｎ個の遅延調整部２０が集積されている。
【００２５】
また遅延調整部２０には、それぞれ対応するドライバ３０から試験パターンデータを出力する相手先のＤＵＴ１〜ＤＵＴｎに合わせてアドレスが割り当てられている。例えば図１に示されているように、第１実施形態ではｎ個のＤＵＴ１〜ＤＵＴｎに対応するため、ｎ個の遅延調整部２０に対して”０”〜”ｎ−１”までのアドレスが１つずつ割り当てられる。
【００２６】
遅延調整部集積回路２２には制御部２１が内蔵されている。この制御部２１には、ｎ個の遅延調整部２０にそれぞれ対応して設定値記憶部２３及び比較回路２４が集積されている。このうち設定値記憶部２３には、個々の遅延調整部２０で調整するべき遅延量の設定値を記憶する記憶領域が確保されている。遅延調整部２０に対する遅延量は、個々のドライバ３０までの配線経路やドライバ３０の特性に合わせて個別に設定値が与えられるものとなっている。
【００２７】
メモリテスタはデータ処理部１１を備えており、このデータ処理部１１は、個々の遅延調整部２０に対する遅延量を設定し、この設定値を遅延調整部２０ごとに割り当てられたアドレスと対応づけて生成する処理を行う。データ処理部１１で生成されたデータは、データバス２を通じて制御部２１に伝送される。データバス２は、制御部２１内で全ての設定値記憶部２３及び比較回路２４にそれぞれ分配して接続されている。なお比較回路２４では、その比較入力ポート（Ｂ）にデータバス２が接続されている。
【００２８】
さらに制御部２１には、ｎ個の遅延調整部２０のそれぞれに対応してｎ組の自己アドレス設定ピン２５が接続されている。自己アドレス設定ピン２５は、制御部２１の内部で各組ごとに比較回路２４の比較入力ポート（Ａ）に接続されている。各組ごとに自己アドレス設定ピン２５は遅延調整部集積回路２２の内部でプルアップされており、例えばその開放状態で”１”が指定され、一方、グランドレベルが与えられた状態では”０”が指定される。なおピン数は、０〜ｎ−１までのアドレス値を例えば１６進法表記するのに必要な分だけ用意されている。
【００２９】
制御部２１は、自己アドレス設定ピン２５により設定される自己アドレスと、データバス２から抽出したアドレスの値とを比較回路２４により比較する。そして、アドレスが相互に一致する場合、制御部２１はそのアドレスに対応づけられた設定値を設定値記憶部２３に書き込む。これにより、遅延調整部２０ごとに割り当てられたアドレスに対応して遅延量の設定値が設定値記憶部２３に記憶されることになる。
【００３０】
以上が第１実施形態のメモリテスタの具体的な回路構成であるが、第１実施形態では、予め自己アドレス設定ピン２５の設定により、個々の遅延調整部２０に割り当てられるアドレスを０〜ｎ−１のような一意に決められた並びではなく、任意の順序に入れ替えることができる。
【００３１】
例えば、１つの遅延調整部集積回路２２から４つのドライバ３０に試験パターンデータが分配されており、これに合わせて内部に４つの遅延調整部２０が集積されているとする。この場合、個々の遅延調整部２０に割り当てられるアドレスは０〜３のいずれかである。一方、パフォーマンスボードに配置された４つのＤＵＴ１〜ＤＵＴ３の並び順は、配置の都合によりＤＵＴ１，ＤＵＴ３，ＤＵＴ２，ＤＵＴ４のように不同となることがある。この場合、４つの遅延調整部２０にそれぞれ対応する４組の自己アドレス設定ピン２５は、ＤＵＴ１，ＤＵＴ３，ＤＵＴ２，ＤＵＴ４の並び順に合わせて以下の順で設定される。
アドレス０：００（ｈ）
アドレス２：１０（ｈ）
アドレス１：０１（ｈ）
アドレス３：１１（ｈ）
【００３２】
このように、第１実施形態の回路構成によれば、自己アドレス設定ピン２５の設定により、遅延調整部集積回路２２の内部で遅延調整部２０に割り当てられるアドレスの並びをＤＵＴの並び順に合わせて０，２，１，３のような任意の順序に入れ替えることができる。      
【００３３】
第１実施形態の回路構成の利点について、より具体的に説明する。
図２は、メモリテスタの回路を実際のプリント基板に実装した構成例を概略的に示す図である。メモリテスタの回路は、そのピンエレクトロニクス部においてプリント基板５０にパターン発生部１０、遅延調整部集積回路２２及びドライバ３０に対応するチップを実装し、これらを配線パターン４０で接続することにより構成されている。
【００３４】
ここで注目すべきは、遅延調整部集積回路２２の４本の各ピンと、４つのドライバ３０との間を接続する配線パターン４０が実装面上で交差することなく形成されている点である。これは、予め遅延調整部集積回路２２内で自己アドレス設定ピン２５の設定により、各ピンに対応する遅延調整部２０のアドレスの並び順がＤＵＴ１，ＤＵＴ３，ＤＵＴ２，ＤＵＴ４の配置順に合わせて０，２，１，３に入れ替えられているためである。
【００３５】
第１実施形態の回路構成によれば、試験パターンデータを出力する先のパフォーマンスボード上で４つのＤＵＴ１〜ＤＵＴ４がＤＵＴ１，ＤＵＴ３，ＤＵＴ２，ＤＵＴ４のような不同の順番で配置されていたとしても、プリント基板５０の実装面上で配線パターン４０を交差することなく形成することができる。このため、配線パターン４０を形成するためにプリント基板５０を多層化する必要がなく、その層構成をより単純化することができる。
【００３６】
〔比較例〕
上述した第１実施形態の優位性は、以下に挙げる比較例との対比によりさらに明らかとなる。
図３は、第１実施形態の回路構成と対比される比較例の回路構成を示したブロック図である。この比較例では、遅延調整部２０のアドレスの並びを０，１，２，・・・，ｎ−１のように一意に決めることしかできない。また設定値記憶部２３には、予め割り当てられた一意のアドレスに対応して設定値が順番に書き込まれるだけである。このような比較例を実際にプリント基板５０に回路を形成した場合の構成は以下の態様となる。
【００３７】
図４は、比較例の回路を実際のプリント基板に実装した構成例を概略的に示す図である。比較例においても、その回路は１枚のプリント基板５０にパターン発生部１０、遅延調整部集積回路２２及びドライバ３０に対応するチップを実装し、これらを配線パターン４０で接続することにより構成されている。
【００３８】
しかしながら比較例の場合、遅延調整部集積回路２２の４本のピンに対して、それぞれ一意に決まるアドレス０，１，２，３が順番に割り当てられており、これを動かすことはできない。このため、試験パターンデータを出力する先のパフォーマンスボード上でＤＵＴ１，ＤＵＴ３，ＤＵＴ２，ＤＵＴ４のように不同の順番でＤＵＴが配置されていた場合、４つのドライバ３０との間を配線パターン４０で接続しようとすると、必然的にアドレス１とアドレス２に対応する２本の配線パターン４０が交差せざるを得ない。
【００３９】
このように比較例の回路構成では、パフォーマンスボード上でＤＵＴ１，ＤＵＴ３，ＤＵＴ２，ＤＵＴ４のように不同の順番でＤＵＴが配置されていた場合、どうしてもプリント基板５０の実装面上で配線パターン４０を交差させる必要が生じる。このため、配線パターン４０を形成するためにプリント基板５０を多層化（この例では２層）しなければならなくなり、その層構成が複雑になってしまう。
【００４０】
これに対して第１実施形態の回路構成であれば、試験パターンデータを出力する先のパフォーマンスボード上でのＤＵＴの配置順に合わせて自己アドレス設定ピン２５を設定することにより、プリント基板５０の実装面上で交差させることなく配線パターン４０を形成することができる。
【００４１】
さらに第１実施形態の回路構成では、メモリテスタの被試験対象となるＤＵＴの個数が極端に多くなった場合であっても、自己アドレス設定ピン２５を開放又はグランドレベルのいずれかに設定するだけの単純な方法で容易に対応が可能である。このため、ＤＵＴの個数に合わせてプリント基板５０上に数多くの配線パターン４０を形成しなければならない状況であっても、可能な限り配線パターン４０の交差をなくすことでその層構成を単純化することができることから、今後の将来的な高密度実装に対して容易に対応することができ、かつ配線パターン４０を形成する際の制約（インピーダンスの制御、クロストークの防止等）にも容易に対応することができる。
【００４２】
〔第２実施形態〕
次に、本発明の第２実施形態について説明する。第２実施形態としてのメモリテスタは、第１実施形態としてのメモリテスタとほぼ同様の構成を有し、それによってほぼ同様の動作を行うことから、第１実施形態と共通する事項についてはその説明を省略し、以下異なる点を中心として説明する。なお、第２実施形態において第１実施形態と共通の事項について説明が及ぶ場合は、第１実施形態における符号と同一の符号を用いる。
【００４３】
図５は、第２実施形態としてのメモリテスタが有する回路構成の一部を示したブロック図である。この第２実施形態では、第１実施形態における遅延調整部集積回路２２について、自己アドレス設定ピン２５に代えて、シリアルＲＯＭ２６及びシリアルＲＯＭ制御回路２８が採用されている。なお、図５では１つの遅延調整部２０とともに、制御部２１内に１つの比較回路２４と設定値記憶部２３の組み合わせが示されているが、第１実施形態の回路構成と同様に、第２実施形態でも遅延調整部集積回路２２内には複数（ｎ個）の遅延調整部２０が集積されており、また制御部２１には全ての遅延調整部２０に対応して比較回路２４と設定値記憶部２３の組み合わせが集積されている。
【００４４】
シリアルＲＯＭは、例えば不揮発性の半導体メモリであり、ここには遅延調整部集積回路２２に集積された全ての遅延調整部２０について、予め個別に設定されたアドレスに関する情報がシリアルデータとして記憶されている。例えば、第１実施形態で挙げたように、４つの遅延調整部２０に対してアドレスを０，２，１，３の順番で割り当てる場合、シリアルＲＯＭ２６には”００”，”１０”，”０１”，”１１”のように２ビットずつの区切りで構成されたシリアルデータが記憶されている。
【００４５】
シリアルＲＯＭ制御回路２８は、全ての比較回路２４に対して個別にデータ（２ビット分）を出力可能となっている。そして、シリアルＲＯＭ制御回路２８は、シリアルＲＯＭ２６からシリアルデータを読み出し、これを全ての比較回路２４に対してパラレルに割り当てる機能を有する。この結果、遅延調整部集積回路２２内の配置でみて、最初の比較回路２４には”００”のアドレスデータが割り当てられ、以下、２番目の比較回路２４には”１０”、３番目の比較回路２４には”０１”、４番目の比較回路２４には”１１”というようにアドレスデータが割り当てられることになる。この結果、第１実施形態で説明した自己アドレス設定ピン２５と同様に、例えば４つの遅延調整部２０に対して０，２，１，３のような任意の順番でアドレスを割り当てることができるのである。
【００４６】
第２実施形態としてのメモリテスタは、第１実施形態としてのメモリテスタにより得られる利点とともに、以下の利点を得ることができる。
すなわち、第２実施形態の回路構成では、シリアルＲＯＭ２６の書き換え又は交換により、遅延調整部２０のアドレスの順番を自由に変更することができる。このため、プリント基板５０上での実装や配線パターン４０の形成といったハードウエア構成が完成した後であっても、メモリテスタの使用現場でユーザの都合に合わせて自由にアドレスを変更することができるため、メモリテスタの利便性を向上することができる。
【００４７】
〔第３実施形態〕
次に、本発明の第３実施形態について説明する。第３実施形態としてのメモリテスタについても、上述した第１又は第２実施形態としてのメモリテスタとほぼ同様の構成を有し、それによってほぼ同様の動作を行うことから、第１又は第２実施形態と共通する事項についてはその説明を省略し、以下異なる点を中心として説明する。なお、第３実施形態において第１又は第２実施形態と共通の事項について説明が及ぶ場合は、第１又は第２実施形態における符号と同一の符号を用いる。
【００４８】
図６は、第３実施形態としてのメモリテスタが有する回路構成の一部を示したブロック図である。この第３実施形態では、第１実施形態における遅延調整部集積回路２２について、自己アドレス設定ピン２５に代えて、別の設定値記憶部２９が採用されている。なお、図６では１つの遅延調整部２０とともに、制御部２１内に１つの比較回路２４と設定値記憶部２３の組み合わせが示されているが、第１実施形態の回路構成と同様に、第３実施形態でも遅延調整部集積回路２２内には複数（ｎ個）の遅延調整部２０が集積されており、また制御部２１には全ての遅延調整部２０に対応して比較回路２４と設定値記憶部２３の組み合わせが集積されている。
【００４９】
第３実施形態では、自己アドレス設定ピン２５に代えて配置された設定値記憶部２９が、個々の遅延調整部２０に対する設定値を最終的に記憶保持する設定値記憶部２３の上位に位置するものとなっている。このような設定値記憶部２９もまた、全ての遅延調整部２０に対応して複数（ｎ個）のものが集積されており、個々の設定値記憶部２９は、データバス２を通じてデータ処理部１１（図６には示されていない）に接続されている。データ処理部１１からのアドレス情報は、比較回路２４とともに設定値記憶部２９にも入力されている。
【００５０】
第３実施形態では、データ処理部１１が行うソフトウェア上の処理によって全ての設定値記憶部２９に対してアドレスが設定される。すなわち、遅延調整部集積回路２２における遅延調整部２０の並びに対してアドレスを可変するには、データ処理部１１において個々の遅延調整部２０と各ＤＵＴの識別番号（１〜ｎ）とを相互に対応づけたテーブルを作成し、このテーブルにしたがって上位の設定値記憶部２９に対して個々にアドレスの値を設定しておく。そして、上位の設定値記憶部２９に設定したアドレスと、データバス２から伝送されるアドレス情報とを比較回路２４で参照し、これらが一致した場合に下位の設定値記憶部２３に遅延量の設定値を書き込んでいく方法がとられる。
【００５１】
このような方法は、第１実施形態の回路構成のように自己アドレス設定ピン２５でアドレスを設定する方法と比較すると、データ処理部１１で処理するテーブルの管理が必要になるが、以下のようなメモリテスタの運用形態に対応できる利点がある。
【００５２】
すなわち、第３実施形態の回路構成では、自己アドレス設定ピン２５のように予めハードウエアとして固定されたアドレスを用いることなく、ソフトウェア上の処理によってアドレスの順番を自由に入れ替えることができる。このため、メモリテスタの使用現場において、例えばパフォーマンスボードの配線経路が途中で変更になる等、ＤＵＴの配置順序に変更が生じた場合は、データ処理部１１で生成するテーブルを書き換えることにより、ユーザの都合に合わせて自由にアドレスを変更することができるため、メモリテスタの利便性を向上することができる。
【００５３】
本発明の実施の形態は、上述した第１〜第３実施形態に制約されることはなく、適宜に構成要素を変更したり、組み合わせを変更したりすることができる。
【００５４】
各実施形態では、発明の理解を容易にするため、プリント基板５０上に４つのドライバ３０が実装されている例を挙げているが、実際に試験するＤＵＴの個数に合わせてドライバ３０の個数や遅延調整部集積回路２２の集積密度を変更することができる。
【００５５】
また、各実施形態では複数のＤＵＴを１〜ｎのようにシリアル番号で識別しているが、番号に代えて個別の符号や記号、呼称等によって識別してもよい。
【図面の簡単な説明】
【００５６】
【図１】第１実施形態としてのメモリテスタの回路構成例を示すブロック図である。
【図２】メモリテスタの回路を実際のプリント基板に実装した構成例を概略的に示す図である。
【図３】第１実施形態の回路構成と対比される比較例の回路構成を示したブロック図である。
【図４】比較例の回路を実際のプリント基板に実装した構成例を概略的に示す図である。
【図５】第２実施形態としてのメモリテスタが有する回路構成の一部を示したブロック図である。
【図６】第３実施形態としてのメモリテスタが有する回路構成の一部を示したブロック図である。
【符号の説明】
【００５７】
２    データバス
１０    パターン発生部
１１    データ処理部
２０    遅延調整部
２１    制御部（制御回路）
２２    遅延調整部集積回路
２３    設定値記憶部（記憶領域）
２４    比較回路
２５    自己アドレス設定ピン（自己アドレス設定部）
３０    ドライバ（個別出力経路）
４０    配線パターン（個別出力経路）
【図１】
2008057992.tif 000003
【図２】
2008057992.tif 000004
【図３】
2008057992.tif 000005
【図４】
2008057992.tif 000006
【図５】
2008057992.tif 000007
【図６】
2008057992.tif 000008