(57)【要約】【課題】  ＳＯＩ基板を用いることなく、ＭＩＳ型電界効果トランジスタの微細化により高い相互コンダクタンスを維持しながら、出力抵抗の高い半導体装置及びその製造方法を提供する。【解決手段】  少なくともドレイン領域の直下に、空乏層の延びを抑制する逆導電型の高濃度領域と、ソース領域とチャネル領域との間に、チャネル領域より不純物濃度が高い逆導電型の閾値電圧調整用高濃度領域とを形成する。その形成は、イオン注入法により行う。【選択図】  図２
2008060216.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板表面の一導電型のソース領域およびドレイン領域と、該ソース領域およびドレイン領域間の逆導電型のチャネル領域と、少なくとも該チャネル領域表面にゲート酸化膜を介して形成したゲート電極と、前記ソース領域、前記ドレイン領域にそれぞれ接続するソース電極と、ドレイン電極とを備えた半導体装置において、
少なくとも前記ドレイン領域の直下に、空乏層の延びを抑制する逆導電型の第１の半導体領域と、
前記ソース領域と前記チャネル領域との間に、該チャネル領域より不純物濃度が高い逆導電型の第２の半導体領域とを備えていることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記ソース領域と前記第２の半導体領域との間に、該ソース領域より不純物濃度の低い一導電型のソース拡張領域と、前記ドレイン領域と前記チャネル領域との間に、該ドレイン領域より不純物濃度の低い一導電型のドレイン拡張領域とを、あるいは前記ドレイン拡張領域のみを備えていることを特徴とする半導体装置。
【請求項３】
素子分離領域で区画された逆導電型の半導体領域の少なくともドレイン形成予定領域直下に、空乏層の延びを抑制する逆導電型の第１の半導体領域を形成する工程と、
ゲート酸化膜上にゲート電極を形成する工程と、
ソース形成予定領域側から前記ゲート電極直下の前記半導体領域中に、斜イオン打ち込みを行い、前記ゲート電極直下のドレイン形成予定領域側の前記半導体領域をチャネル領域として残し、該チャネル領域より不純物濃度が高い逆導電型の第２の半導体領域を形成する工程と、
前記ソース形成予定領域にソース領域を形成する工程と、
前記ドレイン形成予定領域にドレイン領域を形成する工程と、
前記ソース電極に接続するソース電極、前記ドレイン電極に接続するドレイン電極を形成する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項４】
請求項３記載の半導体装置の製造方法において、
前記ゲート電極をマスクとして使用し、前記半導体領域にドレイン拡張領域を、あるいはさらに前記第２の半導体領域にソース拡張領域を形成した後、前記ゲート電極の側壁にサイドウォールを形成し、該ゲート電極およびサイドウォールをマスクとして使用し、前記ソース領域および前記ドレイン領域を形成する工程とを含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特にアナログ回路に適した高相互コンダクタンスと高出力抵抗のＭＩＳ型電界効果トランジスタ及びその製造方法に関する。
【背景技術】
【０００２】
ＭＯＳ型電界効果トランジスタに代表されるＭＩＳ型電界効果トランジスタは、微細化技術により、電流駆動能力や相互コンダクタンスが飛躍的に向上し、特にデジタル分野での高速動作や高集積化の発展が著しい。デジタル分野で用いられているこの種のＭＯＳ型電界効果トランジスタの断面構造を図９に示す。図９において、１はｐ型のシリコン基板、２はＬＯＣＯＳ酸化膜からなる素子分離領域、３はゲート絶縁膜、４はゲート電極、５はｎ型不純物領域からなるソース領域、６はｎ型不純物領域からなるドレイン領域、７はソース領域５より不純物濃度が低いｎ型不純物領域からなるソース拡張（extension）領域、８はドレイン領域６より不純物濃度が低いｎ型不純物領域からなるドレイン拡張（extention）領域、９は短チャネル効果を抑制するためのｐ型の高濃度領域、１１はｐ型の低濃度領域からなるチャネル領域、１２は層間絶縁膜、１３はソース電極、１４はドレイン電極を示す。このような構造のＭＯＳ型電界効果トランジスタは、ゲート電極４に電圧を印加することで、ゲート絶縁膜３とチャネル領域１１との界面に、電気伝導を担う電荷が誘起される。
【０００３】
従来のＭＯＳ型電界効果トランジスタでは、チャネル領域１１の不純物濃度が、ソース拡張領域７とドレイン拡張領域８との間で一定であり、ＭＯＳ型電界効果トランジスタの閾値電圧が所定の値となるようにその濃度が決定されており、例えばその表面濃度は、１×１０17／ｃｍ3程度以上であった。
【０００４】
一方ＣＭＯＳアナログ回路において、図９のようなＭＯＳ型電界効果トランジスタを用いた場合、デジタル回路同様、電流駆動能力や相互コンダクタンスの向上により、高負荷駆動能力の向上や高速化を図ることができる。しかしながら、微細化に伴い、出力抵抗が低下してしまう。その結果、相互コンダクタンスと出力抵抗の積で決まる電圧増幅率（電圧利得）が低下するという問題があった。これは、例えばオペアンプにおいて、高速動作と高電圧利得の特性によって決まるゲイン帯域幅を大きくすることができないことを示している。またこのようなオペアンプを用いたＡＤコンバータにおいて、高サンプリング周波数と高分解能の特性向上を両立して図ることができないことを示している。
【０００５】
そのため、カスコード接続等の回路技術を用いて上記問題点を解決する試みがなされているが、回路によっては入出力電圧の範囲が狭くなったり、消費電力の増大といった別の問題を引き起こしてしまっていた。また、電圧利得の低下を避けるため、比較的長いゲート長のＭＯＳ型電界効果トランジスタを用いると、それに伴い、専有面積が大きくなったり、寄生容量が大きくなったりして、高速動作ができないという問題を引き起こしてしまっていた。
【０００６】
チャネルが形成される半導体領域の不純物濃度が一定であることに起因するこのような問題を解決するため、チャネルが形成される半導体領域の不純物濃度を、ソース領域からドレイン領域に向かって勾配を持たせたり（チャネル非対称構造）（特許文献１）、さらにソース領域、ドレイン領域にそれぞれに拡張領域を設け、その不純物濃度を非対称にする技術が提案されている（特許文献２、非特許文献１）。また、ＳＯＩ基板上に前記チャネル非対称構造を形成する技術が提案されている（特許文献３）。
【特許文献１】特開平８−２２２７２９号公報
【特許文献２】特開２００６−１９５７６号公報
【特許文献３】特開平９−２１９５２２号公報
【非特許文献１】Taqui N.Buti他著、「A New Asymmetrical Halo Source GOLD Drain(HS-GOLD)Deep Sub-Half-Micrometer n-MOSFET Design for Reliability and Performance」、IEEE Trans.Electron Devices、Vol.38、No.8、１９９１年８月、p1757-1764
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、従来提案されているチャネル非対称構造のＭＩＳ型電界効果トランジスタは、出力抵抗が２倍程度に留まっていた。またＳＯＩ基板上にチャネル非対称構造をＭＩＳ型電界効果トランジスタは、出力抵抗が１０倍と高いものの、その製造コストが高くなってしまうという問題があった。本発明は、ＳＯＩ基板を用いることなく、ＭＩＳ型電界効果トランジスタの微細化により高い相互コンダクタンスを維持しながら、出力抵抗の高い半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するため、本願請求項１に係る発明は、半導体基板表面の一導電型のソース領域およびドレイン領域と、該ソース領域およびドレイン領域間の逆導電型のチャネル領域と、少なくとも該チャネル領域表面にゲート酸化膜を介して形成したゲート電極と、前記ソース領域、前記ドレイン領域にそれぞれ接続するソース電極と、ドレイン電極とを備えた半導体装置において、少なくとも前記ドレイン領域の直下に、空乏層の延びを抑制する逆導電型の第１の半導体領域と、前記ソース領域と前記チャネル領域との間に、該チャネル領域より不純物濃度が高い逆導電型の第２の半導体領域とを備えていることを特徴とする。
【０００９】
本願請求項２に係る発明は、請求項１記載の半導体装置において、前記ソース領域と前記第２の半導体領域との間に、該ソース領域より不純物濃度の低い一導電型のソース拡張領域と、前記ドレイン領域と前記チャネル領域との間に、該ドレイン領域より不純物濃度の低い一導電型のドレイン拡張領域とを、あるいは前記ドレイン拡張領域のみを備えていることを特徴とする。
【００１０】
本願請求項３に係る発明は、素子分離領域で区画された逆導電型の半導体領域の少なくともドレイン形成予定領域直下に、空乏層の延びを抑制する逆導電型の第１の半導体領域を形成する工程と、ゲート酸化膜上にゲート電極を形成する工程と、ソース形成予定領域側から前記ゲート電極直下の前記半導体領域中に、斜イオン打ち込みを行い、前記ゲート電極直下のドレイン形成予定領域側の前記半導体領域をチャネル領域として残し、該チャネル領域より不純物濃度が高い逆導電型の第２の半導体領域を形成する工程と、前記ソース形成予定領域にソース領域を形成する工程と、前記ドレイン形成予定領域にドレイン領域を形成する工程と、前記ソース電極に接続するソース電極、前記ドレイン電極に接続するドレイン電極を形成する工程とを含むことを特徴とする。
【００１１】
本願請求項４に係る発明は、請求項３記載の半導体装置の製造方法において、前記ゲート電極をマスクとして使用し、前記半導体領域にドレイン拡張領域を、あるいはさらに前記第２の半導体領域にソース拡張領域を形成した後、前記ゲート電極の側壁にサイドウォールを形成し、該ゲート電極およびサイドウォールをマスクとして使用し、前記ソース領域および前記ドレイン領域を形成する工程とを含むことを特徴とする。
【発明の効果】
【００１２】
本発明の半導体装置は、本願独自のチャネル非対称構造とすることにより、高い相互コンダクタンスを維持しながら高い出力抵抗を得ることができるため、カスコード接続のような回路技術を用いることなく、高電圧利得のオペアンプや高分解能ＡＤコンバーターのようなアナログ回路に用いることができる。
【００１３】
本発明の半導体装置の製造方法は、通常の半導体装置の製造工程のみで構成することができ、歩留まり良く簡便な製造方法である。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の半導体装置及びその製造方法について、ｎチャネルＭＯＳ型電界効果トランジスタを例に取り、詳細に説明する。
【実施例１】
【００１５】
まず第１の実施例について、製造工程に従い説明する。ｐ型のシリコン基板１を用意する。本発明では、シリコン基板１の不純物濃度を従来用いられていたシリコン基板１の不純物濃度より小さいものを使用する。次に、通常の方法により素子分離領域２を形成し、半導体装置形成予定領域（半導体領域に相当）を区画する。その後、短チャネル効果を抑制（ドレイン空乏層の延びを抑制）するため、ボロンイオンを入射角７°、加速エネルギー７０ＫｅＶ、注入量６．０×１０12ｃｍ-2の条件で注入し（打ち込み）、ｐ型の高濃度領域９（第１の半導体領域に相当）を形成する（図１ａ）。
【００１６】
その後、ゲート酸化膜３を形成し、２００ｎｍ程度のポリシリコン膜をゲート酸化膜３上に堆積させ、必要に応じてポリシリコン膜にｎ型不純物を導入し、通常のホトリソグラフ法により、ゲート長０．７μｍ程度のゲート電極４を形成する。その後、ソース領域側から、ソース形成予定領域のシリコン基板１表面に、ボロンイオンを入射角４５°、加速エネルギー６５ＫｅＶ、注入量３．０×１０12ｃｍ-2の条件で注入し、閾値電圧調整用高濃度領域１０（第２の半導体領域に相当）を形成する（図１ｂ）。本発明は、後述するように、この閾値電圧調整用高濃度領域１０と先に形成した高濃度領域９によって、ゲート長変調を小さくし、その結果高出力抵抗を実現している。
【００１７】
なお、閾値電圧調整用高濃度領域１０を形成することによって、ゲート電極直下の半導体領域であるチャネル領域１１のソース領域、ドレイン領域間の寸法が短縮されるが、チャネル領域１１の寸法が、ソース拡張領域７とドレイン拡張領域８間の寸法の０．３倍以上となるようにするのが、特性上好ましい。また後述するように、ソース拡張領域７、ドレイン拡張領域８を備えない場合は、ソース領域５とドレイン領域６間の寸法の０．３倍以上とするとするのが、特性上好ましい。
【００１８】
以下、通常の方法により、ゲート電極１及び素子分離領域２をマスクとして使用し、シリコン基板１表面のソース形成予定領域およびドレイン形成予定領域に不純物イオンを注入し、ソース拡張領域６及びドレイン拡張領域７を形成する。その後、ゲート電極４両端にサイドウォール１５を形成し、ゲート電極４およびサイドウォール１５をマスクとして使用して、シリコン基板１表面のソース形成予定領域およびドレイン形成予定領域に自己整合的に、不純物イオンを注入し、ソース領域５及びドレイン領域６を形成する（図１ｃ）。ここで、ソース領域５の最大不純物濃度が、ドレイン領域６あるいはドレイン拡張領域８の最大不純物濃より高く、具体的には２倍程度とするするのが、特性上好ましい。
【００１９】
その後、層間絶縁膜１２を形成し、ソース電極１３及びドレイン電極１４を形成することによって、本発明の半導体装置を形成することができる（図２）。
【００２０】
このように形成したＭＯＳ型電界効果トランジスタのゲート電極４直下のチャネル領域１１の不純物濃度を図３に示す。図３に示すように、斜イオン注入により形成した閾値電圧調整用高濃度領域１０を備えることによって、ソース電極１３側からドレイン電極１４側に向かって不純物濃度が小さくなる濃度勾配が形成されていることがわかる。比較のため、図９に示す従来のＭＯＳ型電界効果トランジスタの不純物濃度を波線で示す。また、ゲート電極４直下のドレイン拡張領域側の深さ方向のチャネル領域１１の不純物濃度を図４に示す。図４に示すように、表面の不純物濃度は低く、表面から深くなるに従い、不純物濃度が大きくなる濃度勾配が形成されていることがわかる。
【００２１】
このような構造のＭＯＳ型電界効果トランジスタのドレイン電流−ドレイン電圧特性を図５に示す。図５には、上記構造のＭＯＳ型電界効果トランジスタの特性を実線で示し、従来例で説明したＭＯＳ型電界効果トランジスタの特性を破線で示している。両者の電流値を比較すると、本願発明のＭＯＳ型電界効果トランジスタの方が、ドレイン電圧依存性が小さいことがわかる。
【００２２】
また、ドレイン電圧１．５Ｖにおいて０．２Ｖオーバードライブ電圧を印加した場合の出力抵抗を測定した結果、２．２６×１０6Ωとなり、図９に示す従来例の出力抵抗３．４６×１０5Ωと比較して、約７倍の出力抵抗が得られることが確認できた。また同様に、ドレイン電圧１．５Ｖにおいてスレッショールド電圧（Ｖｔｈ）から０．２Ｖオーバードライブ電圧を印加した場合の相互コンダクタンスを測定した結果、本発明は８９１μＳ、従来例は４８９μＳであり、高相互コンダクタンスとなることも確認できた。なお、本特性測定を行った半導体装置のドレイン電圧１．５Ｖにおけるスレッショールド電圧は、本発明の半導体装置は０．６３３Ｖ、従来例の半導体装置は０．６９８Ｖであった。
【００２３】
このような特性改善は、従来同様、高濃度領域９によって、ドレイン電圧が変動しても空乏層の延びの変動を小さく抑えることができたためと考えられる。また本願発明の半導体装置は、チャネル領域１１の不純物濃度が傾斜しているため、従来より動作点におけるピンチオフ点がソース電極側に移動した構造となっており、ドレイン電極から離れることによりピンチオフ点の変動を小さく抑えることができたためと考えられる。更に本発明では、ピンチオフ点よりソース電極側に閾値電圧調整用高濃度領域１０を備えているため、更にピンチオフ点の変動を抑制することができたため、従来以上の特性改善を図ることができたと考えられる。
【００２４】
以上説明したように本発明によれば、通常の半導体装置の製造方法によって、高出力抵抗、高相互コンダクタンスの半導体装置を形成することができ、アナログ回路に好適な特性の半導体装置であることが確認された。
【００２５】
以上本発明の実施例について説明したが、本発明は上記実施例に限定されるものでないことはいうまでもない。例えば、図６、図７に示すように、高濃度領域９をチャネル領域１１直下までとし、ソース領域５側には形成しない構造とすることができる。また図８に示すように、ドレイン領域６直下のみとしても良い。またソース拡張領域７、ドレイン拡張領域８がない構造であっても良い。
【００２６】
高濃度領域９の形成位置を変更する場合は、イオン注入を行う際のイオン注入マスクを変更することで簡便に形成することができる。ソース拡張領域７、ドレイン拡張領域８がない構造を形成する場合は、図１（ｃ）で説明した工程中、サイドウォール１５を形成する工程と、ソース拡張領域７、ドレイン拡張領域８を形成するイオン注入工程を省略することで簡便に形成することができる。
【００２７】
また、上記説明において、各半導体領域を逆の導電型とすることで、ｐ型ＭＯＳ型電界効果トランジスタとすることも可能である。さらにＭＯＳ型に限らず、ＭＩＳ型電界効果トランジスタとすることができる。
【図面の簡単な説明】
【００２８】
【図１】本発明の半導体装置の製造方法の説明図である。
【図２】本発明の第１の実施例の半導体装置の説明図である。
【図３】本発明の第１の実施例のチャネル方向の表面不純物濃度を説明する図である。
【図４】本発明の第１の実施例のチャネル深さ方向の不純物濃度を説明する図である。
【図５】本発明の第１の実施例のドレイン電流−電圧特性を説明する図である。
【図６】本発明の他の実施例の半導体装置の説明図である。
【図７】本発明の更に別の実施例の半導体装置の説明図である。
【図８】本発明の更に別の実施例の半導体装置の説明図である。
【図９】従来のこの種の半導体装置の説明図である。
【符号の説明】
【００２９】
１：シリコン基板、２：素子分離領域、３：ゲート酸化膜、４：ゲート電極、５：ソース領域、６：ドレイン領域、７：ソース拡張領域、８：ドレイン拡張領域、９：高濃度領域、１０：閾値電圧調整用高濃度領域、１１：チャネル領域、１２：層間絶縁膜、１３：ソース電極、１４：ドレイン電極、１５：サイドウォール
【図１】
2008060216.tif 000003
【図２】
2008060216.tif 000004
【図３】
2008060216.tif 000005
【図４】
2008060216.tif 000006
【図５】
2008060216.tif 000007
【図６】
2008060216.tif 000008
【図７】
2008060216.tif 000009
【図８】
2008060216.tif 000010
【図９】
2008060216.tif 000011