(57)【要約】【課題】製造工程の増大を最小限に抑制しつつ、ソース拡散層の低抵抗化を実現できるメモリセルアレイ構造を備えた半導体装置を提供する。【解決手段】縞状に配置された、直線形状を有するドレイン拡散層１０およびソース拡散層１２と、縞状に配置された、直線形状を有する素子分離領域１４と、拡散層１０，１２、素子分離領域１４に直交し、縞状に配置された、直線形状を有する制御ゲート１８と、制御ゲート１８と平行に、かつ、縞状に配置された、直線形状を有するソース配線用金属配線層２０ａと、ドレイン拡散層１０それぞれと接続する、孤立する島形状を有するドレイン接続用金属配線層２０ｂとから成るメモリセルアレイ構造を備えた不揮発性半導体メモリである。金属配線層２０ａと２０ｂは、同一の金属配線層から構成される。【選択図】図１
2008113017.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルトランジスタが形成されたメモリセル部と、ロジックデバイスが形成されたロジック部とを備えた半導体装置であって、
前記メモリセル部は、
不純物拡散領域からなる複数のソース拡散層およびドレイン拡散層を含み、互いに平行でかつ直線状に配置された複数の活性領域と、
隣接する前記活性領域間を互いに分離し、かつ直線形状に配置された複数の素子分離領域と、
前記ソース拡散層と前記ドレイン拡散層との間の前記活性領域上に形成された浮遊電極と、前記浮遊電極上に形成されかつ前記活性領域および前記素子分離領域に直交して延出した制御電極とを有するゲート電極と、
前記ソース拡散層毎に形成されたソースコンタクトと、
前記ドレイン拡散層毎に形成されたドレインコンタクトと、
前記ソースコンタクトとは別部材から構成され、前記ゲート電極と平行にかつ直線形状に前記活性領域の表面から所定の高さに配置され、前記ソース拡散層毎に形成された前記ソースコンタクトを結線して、複数の前記ソース拡散層同士を接続する複数の第１の配線層と、
前記第１の配線層と同じ部材から構成されると共に前記第１の配線層と同じ高さに配置され、前記ドレイン拡散層毎に形成された前記ドレインコンタクト上に前記ドレインコンタクト毎に独立して島状に形成された複数の第２の配線層と、
前記第２の配線層上にそれぞれ設けられたビアを介して、前記活性領域の延出方向に延出し、前記ドレイン拡散層毎に形成された前記ドレインコンタクトを結線して、複数の前記ドレイン拡散層同士を接続するビット線と、
層間絶縁膜を介して前記ビット線の上方に配置された前記制御電極のシャント用配線と、
層間絶縁膜を介して前記シャント線の上方で、前記ビット線と平行に配置された副ビット線と
を備え、
前記ロジック部は、前記第１および前記第２の配線と同じ部材から構成されると共に同じ高さに配置された第１層金属配線と、前記ビット線と同じ部材から構成されると共に同じ高さに配置された第２層金属配線と、前記シャント用配線と同じ部材から構成されると共に同じ高さに配置された第３層金属配線と、前記副ビット線と同じ部材から構成されると共に同じ高さに配置された第４金属配線とを備えたことを特徴とする半導体装置。
【請求項２】
メモリセルトランジスタが形成されたメモリセル部と、周辺回路が形成された周辺回路部とを備えた半導体装置であって、
前記メモリセル部は、
不純物拡散領域からなる複数のソース拡散層およびドレイン拡散層を含み、互いに平行でかつ直線状に配置された複数の活性領域と、
隣接する前記活性領域間を互いに分離し、かつ直線形状に配置された複数の素子分離領域と、
前記ソース拡散層と前記ドレイン拡散層との間の前記活性領域上に形成された浮遊電極と、前記浮遊電極上に形成されかつ前記活性領域および前記素子分離領域に直交して延出した制御電極とを有するゲート電極と、
前記ソース拡散層毎に形成されたソースコンタクトと、
前記ソースコンタクトとは別部材から構成され、前記ゲート電極と平行にかつ直線形状に前記活性領域の表面から所定の高さに配置され、前記ソース拡散層毎に形成された前記ソースコンタクトを結線して、複数の前記ソース拡散層同士を接続する配線層と、
前記第１の配線層より上方に配置され、前記活性領域の延出方向に延出したビット線と、
前記ドレイン拡散層毎に形成され、前記ドレイン拡散層と前記ビット線とを結線するドレインコンタクトと
を備え、
前記周辺回路部は前記配線層と同じ部材から構成された第１の配線部と、前記第１の配線より配線距離が長くかつ前記ビット線と同じ部材から構成された第２の配線部とを有することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置のメモリセルアレイ構造に係り、特に、メモリセルアレイ内に配置されたソース配線の構造に関する。
【背景技術】
【０００２】
フラッシュメモリは、そのメモリセルアレイの構成から、大別して、ＮＯＲ型とＮＡＮＤ型に分類される。特に、ＮＯＲ型は、ランダム・アクセスが可能であり、高速読み出し用途に適している。たとえば、図８に示すＮＯＲ型フラッシュメモリのメモリセルアレイは、ソース拡散層１０４間の接続に、セルサイズの縮小化を目的として、ＳＡＳ構造（Self-Aligined-Sorce構造）を採用する。このＳＡＳ構造は、ワード線、図１では制御ゲート１００、の形成後、素子分離酸化膜をワード線に対して自己整合的に除去し、その素子分離酸化膜を除去した部分に拡散層が形成された構造である。この形成された拡散層によって、各メモリセルのソース拡散層が接続されることになる。図９は、図８のI-I方向から見た断面図であり、素子分離法としてＬＯＣＯＳ法を採用した構造を示している。図９（ａ）は、素子分離酸化膜１１２の除去前、図９（ｂ）は、素子分離酸化膜１１２除去後、イオン注入技術により、Ｎ＋拡散層１１４を形成した後、をそれぞれ示している。
【０００３】
近年、素子分離法として、メモリセルアレイの縮小化に有効である、ＳＴＩ構造を採用する傾向にある。ところが、このＳＴＩ構造を図８のメモリセルアレイに採用した場合、次のような問題が生じてしまう。図１０に、ＳＴＩ構造を採用した場合における、図８のI-I方向から見た断面図を示す。ＳＴＩ構造は、基板内に形成された溝の内部に絶縁膜が埋め込まれた構造である。このため、図９（ａ）のＬＯＣＯＳ法による素子分離酸化膜１１２と比べて、ＳＴＩ構造による素子分離領域は、急峻な形状を持つことになる。したがって、図１０（ａ）に示すように、基板１１０に対して垂直にイオン注入を行なった場合、素子分離酸化膜（図示しない）が除去された部分（溝）の側面には拡散層は形成されない。一方、傾斜イオン注入法によれば、図１０（ｂ）に示すように、Ｎ＋拡散層１１６を、溝の側面にも形成することは確かに可能である。しかしながら、この場合、図１１（ａ）に示す通常のメモリセルトランジスタと比べて、図１１（ｂ）に示すように、ソース拡散層１０４の深さｄが、不純物の横方向拡散によって、非常に大きくなってしまう。さらに、ソース拡散層１０４の抵抗増大、書き込み速度および読み出し性能の低下を招いてしまう。このような問題を最小限に抑制するためには、いくつかのセルおきに、そのセルのソース拡散層１０４に接続される、ビット線と平行に配置されたソース配線層（金属配線層）を形成する必要がある。しかし、このソース配線層は、メモリセルアレイの面積増大を招くものである。
【０００４】
上記のＳＡＳ構造を採用する代わりに、第２の方法として、図１２に示すソース配線専用のローカル配線層を導入する方法も考えられる。この方法は、たとえば、非特許文献１に開示されている。図１２に示す構造では、ストライプ状に形成されたソース拡散層１０４間が、金属配線層１１８、典型的には、タングステン（Ｗ）、を介して結線される。しかし、この構造では、ソース拡散層１０４の結線のための金属配線層１１８を形成するための製造工程を別途独立に必要とする。さらに、図１２から明らかなように、層間絶縁膜１２２，１２３の内部に形成され、ドレイン拡散層１０２とビット線となる金属配線層１２４を接続するためのドレインコンタクト１２０の深さが大幅に大きくなってしまう、すなわち、アスペクト比の増大である。
【０００５】
このため、コンタクト１２０内に埋め込まれる金属の埋め込みが不十分となり、延いては、コンタクト抵抗の増大を招くおそれがある。
【０００６】
第３の方法として、図１３に示す、ソース拡散層１０４の引き回しによる方法が挙げられる。この方法の場合、上記の図１２に示した第２の方法とは異なり、ソース配線専用金属配線１１８を形成する必要は無いが、明らかに、セルサイズは大きくなってしまう。というのは、図１４の距離ｌ１をあらかじめ十分大きくしておかないと、リソグラフィ工程での位置合わせずれ等によって、各メモリセルのチャネル領域の形状にバラツキが生じてしまうからである。この形状バラツキは、メモリセル特性を不安定なものとし、さらに、その特性が、ドレイン拡散層１０２を挟んで上下に位置するメモリセルの間で異なってしまうという問題も引き起こしてしまう。また、図１４の距離ｌ２も十分に大きくする必要がある。
【０００７】
各セル間で浮遊ゲート電極１０６を分離するための浮遊ゲート分離領域１２８が、リソグラフィ工程での位置合わせずれ等によって、ソース拡散層１０４に重なってしまうと、その後のエッチング工程でソース拡散層１０４が掘れてしまうからである。さらに、浮遊ゲート分離領域１２８の形状が島状になるため、その形状の安定性を十分に確保できず、また、浮遊ゲート分離領域１２８と制御ゲート１００との位置合わせズレによって制御ゲート１００の偶数奇数行ごとの形状バラツキが発生した場合、偶数奇数行間でのセル特性差が大きくなってしまう。
【非特許文献１】エイチ・ワタナベ他著、“IEEE IEDM Technical Digest”, 1998年、 pp. 975
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、このような課題を解決し、製造工程の増大を最小限に抑制しつつ、ソース拡散層の低抵抗化を実現できるメモリセルアレイ構造を備えた半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記課題を解決するため、本発明の一態様によれば、メモリセルトランジスタが形成されたメモリセル部と、ロジックデバイスが形成されたロジック部とを備えた半導体装置であって、前記メモリセル部は、不純物拡散領域からなる複数のソース拡散層およびドレイン拡散層を含み、互いに平行でかつ直線状に配置された複数の活性領域と、隣接する前記活性領域間を互いに分離し、かつ直線形状に配置された複数の素子分離領域と、前記ソース拡散層と前記ドレイン拡散層との間の前記活性領域上に形成された浮遊電極と、前記浮遊電極上に形成されかつ前記活性領域および前記素子分離領域に直交して延出した制御電極とを有するゲート電極と、前記ソース拡散層毎に形成されたソースコンタクトと、前記ドレイン拡散層毎に形成されたドレインコンタクトと、前記ソースコンタクトとは別部材から構成され、前記ゲート電極と平行にかつ直線形状に前記活性領域の表面から所定の高さに配置され、前記ソース拡散層毎に形成された前記ソースコンタクトを結線して、複数の前記ソース拡散層同士を接続する複数の第１の配線層と、前記第１の配線層と同じ部材から構成されると共に前記第１の配線層と同じ高さに配置され、前記ドレイン拡散層毎に形成された前記ドレインコンタクト上に前記ドレインコンタクト毎に独立して島状に形成された複数の第２の配線層と、前記第２の配線層上にそれぞれ設けられたビアを介して、前記活性領域の延出方向に延出し、前記ドレイン拡散層毎に形成された前記ドレインコンタクトを結線して、複数の前記ドレイン拡散層同士を接続するビット線と、層間絶縁膜を介して前記ビット線の上方に配置された前記制御電極のシャント用配線と、層間絶縁膜を介して前記シャント線の上方で、前記ビット線と平行に配置された副ビット線とを備え、前記ロジック部は、前記第１および前記第２の配線と同じ部材から構成されると共に同じ高さに配置された第１層金属配線と、前記ビット線と同じ部材から構成されると共に同じ高さに配置された第２層金属配線と、前記シャント用配線と同じ部材から構成されると共に同じ高さに配置された第３層金属配線と、前記副ビット線と同じ部材から構成されると共に同じ高さに配置された第４金属配線とを備えたことを特徴とする半導体装置が提供される。
【００１０】
本発明の他の態様によれば、メモリセルトランジスタが形成されたメモリセル部と、周辺回路が形成された周辺回路部とを備えた半導体装置であって、前記メモリセル部は、不純物拡散領域からなる複数のソース拡散層およびドレイン拡散層を含み、互いに平行でかつ直線状に配置された複数の活性領域と、隣接する前記活性領域間を互いに分離し、かつ直線形状に配置された複数の素子分離領域と、前記ソース拡散層と前記ドレイン拡散層との間の前記活性領域上に形成された浮遊電極と、前記浮遊電極上に形成されかつ前記活性領域および前記素子分離領域に直交して延出した制御電極とを有するゲート電極と、前記ソース拡散層毎に形成されたソースコンタクトと、前記ソースコンタクトとは別部材から構成され、前記ゲート電極と平行にかつ直線形状に前記活性領域の表面から所定の高さに配置され、前記ソース拡散層毎に形成された前記ソースコンタクトを結線して、複数の前記ソース拡散層同士を接続する配線層と、前記第１の配線層より上方に配置され、前記活性領域の延出方向に延出したビット線と、前記ドレイン拡散層毎に形成され、前記ドレイン拡散層と前記ビット線とを結線するドレインコンタクトとを備え、前記周辺回路部は前記配線層と同じ部材から構成された第１の配線部と、前記第１の配線より配線距離が長くかつ前記ビット線と同じ部材から構成された第２の配線部とを有することを特徴とする半導体装置が提供される。
【００１１】
本発明の他の態様によれば、前記素子分離領域は、トレンチ分離構造を有する。
【００１２】
本発明の他の態様によれば、前記メモリセルアレイ構造のセル構成は、ＮＯＲ型である。
【発明の効果】
【００１３】
本発明によれば、製造工程の増大を最小限に抑制しつつ、メモリセルアレイ内のソース拡散層を低抵抗化する半導体装置を実現できる。
【発明を実施するための最良の形態】
【００１４】
以下図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同一または類似の部分には同一または類似の符号を付している。図１は、本発明の実施の形態に係るＮＯＲ型フラッシュメモリのメモリセルアレイを示す平面図である。本発明の実施の形態に係るフラッシュメモリのメモリセルアレイでは、メモリセルの拡散領域（ドレイン拡散層１０およびソース拡散層１２）、素子分離領域１４および浮遊ゲート分離領域１６、のすべてと、ワード線となる制御ゲート１８と、が直交するように配置される。また、拡散領域１０および１２、素子分離領域１４、浮遊ゲート分離領域１６それぞれは、基本的に、直線パターンによって構成され、ストライプ状に配置される。
【００１５】
各セルのソース拡散層１２は、ワード線１８と平行に配置されたソース配線用の金属配線層２０ａを介して、相互に接続される。一方、各セルのドレイン拡散層１０は、孤立した島状の金属配線層２０ｂを介して、さらにビット線となる上層の金属配線層（図示しない）に接続される。そして、このソース配線用金属配線層２０ａとドレイン接続用金属配線層２０ｂは共に、同一層の金属配線層によって構成される。
【００１６】
図２（ａ）は、図１をI-I方向から見た断面図、図２（ｂ）は、図１をII-II方向から見た断面図である。また、図３は、図１に示したＮＯＲ型フラッシュメモリのメモリセルアレイの等価回路図である。図２（ａ）に示すように、各セルのソース拡散層１２それぞれは、層間絶縁膜２６の内部に形成された、それぞれに対応するソースコンタクト２８を介して、ソース配線用金属配線層２０ａに接続される。一方、図２（ｂ）に示すように、各セルのドレイン拡散層１０それぞれは、層間絶縁膜２６の内部に形成された、それぞれに対応するドレインコンタクト３４を介して、まず、それぞれに対応するドレイン接続用金属配線層２０ｂに接続される。そして、各ドレイン接続用金属配線層２０ｂそれぞれは、層間絶縁膜３０の内部に形成された、それぞれに対応するビア３６を介して、ビット線３２に接続される。
【００１７】
各メモリセルは、次のように動作する。図４は、各メモリセルの動作を説明するための図であり、（ａ）は、その書き込み時、（ｂ）は、その消去時、（ｃ）は、その読み出し時である。まず、メモリセルの書き込みは、たとえば、制御ゲート１８に１０Ｖ、ドレイン拡散層１０に５Ｖを印加し、ソース拡散層１２は接地電位Ｖｓｓとすれば良い。この印加条件により、ドレイン拡散層１０からソース拡散層１２に向かって電子が流れ、それら電子はドレイン拡散層１０−ソース拡散層１２の間の電位差によって加速される。そして、その電子の一部がホットエレクトロンとなり、浮遊ゲート２２に捕獲される。次に、メモリセルの消去は、たとえば、制御ゲート１８に−８Ｖ、基板２４に１０Ｖを印加し、ＦＮ（Fowler-Nordheim）電流によって浮遊ゲート２２に捕獲された電子を基板２４側に引き抜くことで行なわれる。この消去動作は、メモリセルアレイの単位ブロックごとに実行される。最後に、読み出しは、たとえば、制御ゲート１８に５Ｖ、ドレイン拡散層１０に０．８Ｖを印加し、メモリセルが導通するか否かによって判断される。つまり、浮遊ゲート２２に電子が捕獲されたメモリセルは非導通状態となり、電子が捕獲されていないメモリセルは導通状態となる。
【００１８】
本発明の実施の形態では、上記の構造によって、セルサイズの縮小化を図ることができる。すなわち、上記の図１３に示した従来のメモリセルアレイでは、たとえば、最小デザインルールをＦとした場合、そのセルサイズは、横は２．２Ｆであるが、縦方向は、上述した理由により余裕をとる必要があり、最低でも３．８Ｆ程度となり、全体としては８．３６Ｆ２となってしまう。一方、図１に示した本発明の実施の形態に係るメモリセルアレイでは、そのセルサイズは、横が２．２Ｆ、縦が３Ｆで済むこととなり、全体としては、６．６Ｆ２で良いことになる。したがって、本発明によれば、セルサイズを２５％以上縮小することができる。
【００１９】
また、上記の構造によって、コンタクト２８および３４より下層のパターンは、ソース側とドレイン側で対称性を有することになる。このため、製造工程中に発生する応力を低減することができ、それにより、応力によって生じる結晶欠陥の低減が可能となる。さらに、セルの消去をチャネル全面からのＦＮ消去動作を用いる場合、ドレイン拡散層１０とソース拡散層１２の不純物分布を同じにできるので、より対称性が向上し、上記の効果がより顕著となる。
【００２０】
本発明は、特に、メモリ混載ロジックデバイスに適用すると効果的である。メモリとロジックを混載する場合における重要な事柄は、最小限の工程の付加によって、できるだけセルサイズの小さいメモリをロジックデバイスと同一チップ上に構成することである。本発明によれば、通常の半導体ロジックデバイスで採用される２層以上の配線工程に余分な工程を追加すること無く、セル間の特性バラツキが小さく、かつ、比較的セルサイズの小さいフラッシュメモリを、ロジックデバイスに集積することが実現される。
【００２１】
さらに、本発明は、ＮＯＲ型フラッシュメモリに適用すれば非常に有効である。通常、ＮＯＲ型フラッシュメモリにおいては、そのセル電流は、チャネルホットエレクトロン注入による書き込みの場合、１００〜３００μＡ程度、また、高速ランダムアクセス実現のためには読み出しでも１０μＡ以上の値となる。このため、書き込み時、読み出し時において、ソース線が低抵抗で基準電位、たとえば０Ｖ、に固定されていないと、導通電流によって各セルのソース拡散層の電位が浮いてしまうことになる。このソース電位の浮きは、メモリセルの書き込み特性、読み出し性能を劣化させる原因となる。たとえば、上記の図１３に示したメモリセルアレイでは、ソース拡散層１０４の引き回しによってソース配線を実現している。拡散層は、通常、数十Ω／□のシート抵抗を持っており、仮にメモリセル３２個ごとにソース線シャント用の金属配線を接続するとしても、ソース線シャント用金属配線から最も遠いセルのソース側の寄生抵抗は１ｋΩ前後となる。この場合、ソース側の電位の浮きは、最低でも、書き込み時に１００ｍＶ、読み出し時に１０ｍＶ以上となる。
【００２２】
これに対して、本発明の実施の形態では、各ソース拡散層１２を、シート抵抗が拡散層の１／１０００以下であるソース配線用金属配線層２０ａによって結線する。このため、上記のようなソース線シャント用金属配線は不要となり、さらに、ソース抵抗も大幅に低減することができる。それにより、セルサイズの縮小化を図り、メモリセルの書き込み特性および読み出し性能を向上させることができる。
【００２３】
また、メモリセルの消去についても次のような効果がある。すなわち、消去時にチャネル全面から電子を引き抜く動作を行なう場合、メモリセルカップリング比のバラツキによって消去速度にバラツキが生じ、その結果、消去後のしきい値に一定の分布幅が形成される場合がある。本発明の実施の形態では、メモリセルの拡散領域１０および１２や、浮遊ゲート分離領域１６がストライプ状に形成されるので、それらの形状バラツキに起因するメモリセルカップリング比のバラツキが低減され、それにより、しきい値分布幅を小さくすることができる。
【００２４】
図５は、本発明を第４層配線構造を有するロジックデバイスとメモリセルを混載したデバイスに適用した例であり、（ａ）は、図１をI-I方向から見た断面図に相当するものであり、（ｂ）は、図１をII-II方向から見た断面図に相当するものである。図５に示す構造では、第３層金属配線４０をワード線１８のシャント用金属配線とし、第４層金属配線４４をビット線３２と平行に配置された副ビット線として、それぞれ利用されている。
【００２５】
上記の実施の形態では、各セルのドレイン拡散層１０は、ドレイン接続用金属配線層２０ｂを介して、ビット線３２に接続されるが、このドレイン接続用金属配線層２０ｂを設けない構造であっても構わない。図６に、その構造の断面図を示す。この構造では、各セルのドレイン拡散層１０は、層間絶縁膜２６および３０を貫いて形成されたドレインコンタクト３４のみによって、ビット線３２に接続される。
【００２６】
図６の構造の場合、ソース拡散層１２上のソースコンタクト２８とドレイン拡散層１０上のドレインコンタクト３４は、別々の工程で形成する必要がある。このため、図１２で示したソース拡散層１０４の結線のための金属配線層１１８を用いた構造と比較して工程数はあまり有利とは言えない。しかしながら、通常、タングステンで構成される金属配線層１１８に対して、図６のソース配線用金属配線層２０ａは、アルミニウム等の低抵抗金属で構成されるのが一般的である。したがって、図６の構造の採用によって、ソース配線の抵抗をより低抵抗化することが可能となる。また、タングステン配線は、一般に、メモリセルの限定した部分で使用されるものであり、汎用的に使用される配線層ではない。一方、図６のソース配線用金属配線層２０ａは、たとえば、周辺回路の配線層にも利用でき、利用価値の高い配線層である。周辺回路に適用すれば、周辺回路部のパタン密度を向上させることができる。
【００２７】
図６では、ソース配線用金属配線層２０ａを構成する第１の配線層は、比較的薄い膜厚にするのが好ましい。というのは、この第１の配線層をあまり厚くすると、ビット線３２を構成する第２の配線層とドレイン拡散層１０を接続するドレインコンタクト３４のアスペクト比が大きくなってしまうからである。したがって、たとえば、周辺回路部でこれらの配線層を使用する場合、短距離の寄生抵抗があまり問題にならない配線には、この第１の配線層を利用し、長距離で抵抗を下げたい配線には、第２の配線層を用いれば良い。周辺回路部では、これら第１および第２の配線層を自由に直交させることができるため、パタンレイアウトが非常に容易となり、第１の配線層の存在しない従来構造に比較して、パタンの集積度を向上させることができる。
【００２８】
図１のドレイン接続用金属配線層２０ｂは、孤立した島状の微細パターンであるため、図７（ａ）に示すように、フォトマスク上の設計パターンが四角形であったとしても、実際にパターンを転写すると、四隅が後退したダンゴ状のレジストパターンになってしまう場合が起こり得る。この場合、図２（ｂ）のビア３６に位置合わせずれ等があった場合、ビア３６がドレイン接続用金属配線層２０ｂから脱落してしまうおそれがある。このため、たとえば、図７（ｂ）に示すような設計パターンをフォトマスク上に描画することで、実際のフォトレジストパターンを四角形の形状とすることが可能となる。
【図面の簡単な説明】
【００２９】
【図１】本発明の実施の形態に係るＮＯＲ型フラッシュメモリのメモリセルアレイを示す平面図である。
【図２】（ａ）は、図１をI-I方向から見た断面図、図２（ｂ）は、図１をII-II方向から見た断面図である。
【図３】図１に示したＮＯＲ型フラッシュメモリのメモリセルアレイの等価回路図である。
【図４】メモリセルの動作を説明するための図であり、（ａ）は、その書き込み時を示す図、（ｂ）は、その消去時を示す図、（ｃ）は、その読み出し時を示す図である。
【図５】本発明を、第４層配線構造を有するロジックデバイスに適用した例であり、（ａ）は、図１をI-I方向から見た断面図に相当するものであり、（ｂ）は、図１をII-II方向から見た断面図に相当するものである。
【図６】本発明の他の実施の形態に係るＮＯＲ型フラッシュメモリのメモリセルアレイを示す断面図である。
【図７】図１のドレイン接続用金属配線層２０ｂの設計パターンと、その設計パターンが転写されたレジストパターンとの関係を説明するための図である。
【図８】従来のＮＯＲ型フラッシュメモリのメモリセルアレイを示す平面図である。
【図９】図８のI-I方向から見た断面図であり、素子分離法としてＬＯＣＯＳ法を採用した構造を示す図である。
【図１０】図８のI-I方向から見た断面図であり、素子分離法としてＳＴＩ法を採用した構造を示す図である。
【図１１】図１０の構造が有する問題点を説明するための図である。
【図１２】従来のＮＯＲ型フラッシュメモリのメモリセルアレイの他の例を示す断面図である。
【図１３】従来のＮＯＲ型フラッシュメモリのメモリセルアレイの他の例を示す平面図である。
【図１４】図１３の構造が有する問題点を説明するための図である。
【符号の説明】
【００３０】
１０，１０２  ドレイン拡散層
１２，１０４  ソース拡散層
１４，１２６  素子分離領域
１６，１２８  浮遊ゲート分離領域  １８，１００  制御ゲート
２０ａ  ソース配線用金属配線層
２０ｂ  ドレイン接続用金属配線層
２２，１０６  浮遊ゲート
２４，１１０  基板
２６，３０，３８，４２，１２２，１２３  層間絶縁膜
２８  ソースコンタクト
３２  ビット線
３４，１０８，１２０  ドレインコンタクト
３６  ビア
４０  ワード線シャント用配線
４４  副ビット線
１１２  素子分離酸化膜
１１４，１１６  Ｎ＋拡散層
１１８  金属配線層（タングステン配線層）
１２４  金属配線層（ビット線）
【図１】
2008113017.tif 000003
【図２】
2008113017.tif 000004
【図３】
2008113017.tif 000005
【図４】
2008113017.tif 000006
【図５】
2008113017.tif 000007
【図６】
2008113017.tif 000008
【図７】
2008113017.tif 000009
【図８】
2008113017.tif 000010
【図９】
2008113017.tif 000011
【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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