(57)【要約】【課題】仮想接地型アレイ構成の不揮発性半導体記憶装置の製造方法において、ポケット注入を傾斜を持たせて行う際における「影」領域を小さくし、微細化デバイスにおける短チャンネル効果を抑制する。【解決手段】まず、半導体基板１０１上に、積層絶縁膜１０２、下部多結晶シリコン膜１０３、及びシリコン窒化膜１０４を順次形成する。次に、フォトレジスト１０５をマスクとしたエッチングにより、シリコン窒化膜１０４の側面を順テーパー状に形成する。次に、シリコン窒化膜１０４をマスクとしたエッチングにより、多結晶シリコン膜１０３をほぼ垂直形状に形成する。次に、半導体基板１０１の主面の法線方向に対して傾斜した注入角度でポケット注入１ａを行った後、半導体基板１０１の主面の法線方向に沿ってビットライン注入を行う。次に、多結晶シリコン膜１０３間を埋め込み絶縁膜１０９で埋め込み、上部多結晶シリコン膜１１０を形成する。【選択図】図１
2008205288.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の表面領域に列方向に並ぶように形成された拡散層からなる複数のビットラインと、前記ビットラインと交差する行方向に並ぶように形成された複数のワードラインとからなるメモリアレイ構造を有する不揮発性半導体記憶装置の製造方法であって、
前記半導体基板上に積層絶縁膜を形成する工程（ａ）と、
前記積層絶縁膜上に第１の導電膜を形成する工程（ｂ）と、
前記導電膜上に第１の絶縁膜を形成する工程（ｃ）と、
列方向に並んで残存するようにパターン化された前記第１の絶縁膜及び前記第１の導電膜からなる積層パターンを形成する工程（ｄ）と、
前記積層パターンをマスクに用いて、前記半導体基板の主面の法線方向に対して傾斜角度を持つ方向に沿って第１の不純物注入を行なうことにより、前記半導体基板の導電型と同一導電型の第１の不純物拡散層を形成する工程（ｅ）とを備え、
前記工程（ｄ）は、上面の幅が下面の幅よりも短い形状を有するように、前記第１の絶縁膜をパターン化する工程を含む、不揮発性半導体記憶装置の製造方法。
【請求項２】
請求項１に記載の不揮発性半導体記憶装置の製造方法において、
前記工程（ｄ）よりも後に、前記パターン化された第１の絶縁膜及び第１の導電膜をマスクに用いて、前記半導体基板の主面の法線方向に沿って第２の不純物注入を行なうことにより、前記半導体基板の導電型と逆導電型の第２の不純物拡散層を形成する工程（ｆ）をさらに備える、不揮発性半導体記憶装置の製造方法。
【請求項３】
請求項２に記載の不揮発性半導体記憶装置の製造方法において、
前記工程（ｅ）及び前記工程（ｆ）よりも後に、前記第１の絶縁膜及び前記第１の導電膜が前記パターン化の際に除去された領域上に第２の絶縁膜を埋め込む工程（ｇ）をさらに備える、不揮発性半導体記憶装置の製造方法。
【請求項４】
請求項３に記載の不揮発性半導体記憶装置の製造方法において、
前記工程（ｇ）の後に、
前記第１の絶縁膜を除去して前記第１の導電膜の表面を露出させる工程（ｈ）と、
前記露出した第１の導電膜の表面と直接接続すると共に前記第２の絶縁膜上を覆うように第２の導電膜を形成する工程（ｉ）と、
選択的エッチングにより、行方向に並んで残存するようにパターン化された前記第２の導電膜を形成する工程（ｊ）とをさらに備える、不揮発性半導体記憶装置の製造方法。
【請求項５】
請求項１〜４のうちのいずれか１項に記載の不揮発性半導体装置の製造方法において、
前記工程（ｄ）は、
選択的エッチングにより、前記列方向に並んで残存すると共に前記上面の幅が下面の幅よりも短い形状を有するように、前記第１の絶縁膜をパターン化する工程（ｄａ１）と、
前記工程（ｄａ１）の後に、前記パターン化された第１の絶縁膜をマスクに用いて、前記第１の導電膜を略垂直形状にパターン化する工程（ｄａ２）とを含む、不揮発性半導体記憶装置の製造方法。
【請求項６】
請求項１〜４のうちのいずれか１項に記載の不揮発性半導体装置の製造方法において、
前記工程（ｄ）は、
選択的エッチングにより、前記列方向に並んで残存するように前記第１の絶縁膜をパターン化する工程（ｄｂ１）と、
前記工程（ｄｂ１）の後に、前記上面の幅が下面の幅よりも短い形状を有するように、前記第１の絶縁膜をエッチングする工程（ｄｂ２）と、
前記工程（ｄｂ２）の後に、前記エッチングされた第１の絶縁膜をマスクに用いて、前記第１の導電膜を略垂直形状にパターン化する工程（ｄｂ３）とを含む、不揮発性半導体装置の製造方法。
【請求項７】
請求項１〜４のうちのいずれか１項に記載の不揮発性半導体装置の製造方法において、
前記工程（ｄ）は、
選択的エッチングにより、前記列方向に並んで残存するように前記第１の絶縁膜をパターン化する工程（ｄｃ１）と、
前記工程（ｄｃ１）の後に、前記パターン化された第１の絶縁膜をマスクに用いて、前記第１の導電膜を略垂直形状にパターン化する工程（ｄｃ２）と、
前記工程（ｄｃ２）の後に、前記上面の幅が下面の幅よりも短い形状を有するように、前記第１の絶縁膜をエッチングする工程とを含む、不揮発性半導体装置の製造方法。
【請求項８】
請求項１〜７のうちのいずれか１項に記載の不揮発性半導体記憶装置の製造方法において、
前記積層絶縁膜は、電荷トラップ膜を含む、不揮発性半導体記憶装置の製造方法。
【請求項９】
半導体基板の表面領域に列方向に並ぶように形成された拡散層からなる複数のビットラインと、前記ビットラインと交差する行方向に並ぶように形成された複数のワードラインとからなるメモリアレイ構造を有する不揮発性半導体記憶装置の製造方法であって、
前記半導体基板上にトンネル絶縁膜を形成する工程（ｋ）と、
前記トンネル絶縁膜上に第１の導電膜を形成する工程（ｌ）と、
前記第１の導電膜上に第１の絶縁膜を形成する工程（ｍ）と、
選択的エッチングにより、列方向に並んで残存するようにパターン化された前記第１の絶縁膜を形成する工程（ｎ）と、
前記パターン化された第１の絶縁膜をマスクに用いたエッチングにより、略垂直形状にパターン化された前記第１の導電膜を形成する工程（ｏ）と、
前記パターン化された第１の絶縁膜及び第１の導電膜をマスクに用いて、前記半導体基板の主面の法線方向に対して傾斜角度を持つ方向に沿って第１の不純物注入を行なうことにより、前記半導体基板の導電型と同一導電型の第１の不純物拡散層を形成する工程（ｐ）と、
前記パターン化された第１の絶縁膜及び第１の導電膜をマスクに用いて、前記半導体基板の主面の法線方向に沿って第２の不純物注入を行なうことにより、前記半導体基板の導電型と逆の導電型の第２の不純物拡散層を形成する工程（ｑ）と、
前記工程（ｐ）及び前記工程（ｑ）の後に、前記第１の絶縁膜及び前記第１の導電膜が前記パターン化の際に除去された領域上に第２の絶縁膜を埋め込む工程（ｒ）と、
前記工程（ｒ）の後に、前記第１の絶縁膜を除去して前記第１の導電膜の表面を露出させる工程（ｓ）と、
前記露出した第１の導電膜の表面上及び前記第２の絶縁膜上を覆うように積層絶縁膜を形成する工程（ｔ）と、
前記積層絶縁膜上に第２の導電膜を形成する工程（ｕ）とを備え、
前記工程（ｎ）は、上面の幅が下面の幅よりも短い形状を有するように、前記第１の絶縁膜をパターン化する工程を含む、不揮発性半導体記憶装置の製造方法。
【請求項１０】
請求項９に記載の不揮発性半導体記憶装置の製造方法において、
前記積層絶縁膜は下方より順に形成された、シリコン酸化膜、シリコン窒化膜、及びシリコン酸化膜からなる、不揮発性半導体記憶装置の製造方法。
【請求項１１】
請求項１〜１０のうちのいずれか１項に記載の不揮発性半導体記憶装置の製造方法において、
前記第１の絶縁膜が有する前記上面の幅が下面の幅よりも短い形状は、順テーパー形状である、不揮発性半導体記憶装置の製造方法。
【請求項１２】
請求項１〜１０のうちのいずれか１項に記載の不揮発性半導体記憶装置の製造方法において、
前記第１の絶縁膜が有する前記上面の幅が下面の幅よりも短い形状は、前記第１の絶縁膜の上部が丸味を帯びた形状である、不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、仮想接地型アレイ構成の不揮発性半導体記憶装置の製造方法に関する。
【背景技術】
【０００２】
近年、仮想接地型アレイ構成の不揮発性半導体記憶装置は、高集積を実現する技術として注目されている。
【０００３】
図１０（ａ）〜（ｃ）は、第１の背景技術に係る不揮発性半導体記憶装置の製造方法を示す工程断面図を示している（例えば、特許文献１参照）。
【０００４】
図１０（ａ）に示すように、素子分離６００が形成されたシリコン基板６０１上に電荷トラップ層６０２、第１の多結晶シリコン膜６０３、及びシリコン窒化膜６０４を順次堆積した後に、シリコン窒化膜６０４及び第１の多結晶シリコン６０３を選択的にエッチングし、シリコン窒化膜６０４及び第１の多結晶シリコン６０３をマスクとしてビットライン拡散層６０８を形成する。
【０００５】
次に、図１０（ｂ）に示すように、絶縁膜(図示せず)を形成した後にＣＭＰで研磨することで、シリコン窒化膜６０４及び第１の多結晶シリコン６０３が除去された領域に絶縁間膜６０９を埋め込む。
【０００６】
次に、図１０（ｃ）に示すように、シリコン窒化膜６０４を除去した後、第２の多結晶シリコン膜６１０を形成する。
【０００７】
図１１（ａ）〜（ｃ）は、第２の背景技術に係る不揮発性半導体記憶装置の製造方法を示す工程断面図を示している（例えば、特許文献２参照）。
【０００８】
ここで、第１の背景技術では開示されていないが、通常、短チャネル効果を抑制する目的及びホットキャリアを効果的に発生させる目的で、ビットライン拡散層よりチャネル側にビットライン注入と逆導電型のポケット注入を行うことが知られている。このポケット注入層の形成方法が、第２の背景技術に開示されている。
【０００９】
図１１（ａ）に示すように、シリコン基板７０１上に、積層構造の電荷トラップ層７０２、及び第１の多結晶シリコン膜７０３を順次堆積した後に、第１の多結晶シリコン膜７０３を選択的にエッチングし、第１の多結晶シリコン膜７０３をマスクとするイオン注入７０４を行ってポケット注入層７０５を形成する。
【００１０】
次に、図１１（ｂ）に示すように、第１の多結晶シリコン膜７０３の側面にスペーサー７１３を形成した後、第１の多結晶シリコン膜７０３及びスペーサー７１３をマスクとするイオン注入７０７を行ってビットライン拡散層７０８を形成する。
【特許文献１】ＵＳＰ ０６８０３２８４
【特許文献２】ＵＳＰ ０６４８２７０６
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、上記背景技術に係る不揮発性半導体記憶装置は、微細化デバイスにおける短チャンネル効果の抑制が困難であるという課題を有していた。
【００１２】
短チャネル効果を抑制するためには、ビットライン拡散層よりチャネル側にポケット注入層を形成しなければならない。そのためには、第２の背景技術に開示されるように、スペーサーを形成した後にビットライン拡散層を形成することが考えられるが、この場合、同じビットライン抵抗を実現するためには、ビットラインピッチがスペーサー分拡大することになる。
【００１３】
一方で、ビットライン拡散層よりチャネル側にポケット注入層を形成する技術として、ポケット注入を傾斜させて注入する技術が一般的に知られている。この場合は、同じマスクを用いて、例えばポケット注入を２５度の傾斜をつけて行うと共に、ビットライン注入を垂直に行うことで、所望のプロファイルが実現される。
【００１４】
ところが、ポケット注入を傾斜をつけて行う場合、隣り合うゲート電極の後述する「影」領域には注入が行われないことから、注入角度として「影」領域を無視して大きく傾斜させることができない。この「影」領域は、第１の背景技術で言えば、第１の多結晶シリコン膜６０３、及びシリコン窒化膜６０４を合計した高さが高い程大きくなり、また、隣り合う第１の多結晶シリコン膜６０３の距離が微細化により狭くなる程「影」領域として許容できる大きさが小さくなる。
【００１５】
図１２は、ポケット注入を傾斜をつけて行う際において、「影」領域の影響を説明するための第１の背景技術の断面構造の部分拡大図である。
【００１６】
隣り合う第１の多結晶シリコン膜６０３の距離をｓ、「影」領域の長さをｘ、電荷トラップ層６０２、第１の多結晶シリコン膜６０３及びシリコン窒化膜６０４の合計の高さをｈ、半導体基板６０１の主面の法線方向に沿って注入した場合の角度を０°として、その法線方向から傾斜した注入角度をθとすると、
ｓ＞ｘ
ｘ＝ｈ・ｔａｎ（９０−θ）＝ｈ／ｔａｎ（θ）
でなければならない。
【００１７】
本関係式によれば、「影」領域を小さくするためには、電荷トラップ層６０２、第１の多結晶シリコン膜６０３及びシリコン窒化膜６０４を合計した高さｈを低くすることで解決することもできる。しかしながら、シリコン窒化膜６０４は、後続工程のＣＭＰ研磨においてストッパ膜として使用するために100nm〜200nm程度の膜厚が必要であり、微細化しても膜厚を減少させることができない。言い換えれば、微細化しても「影」領域の長さｘが変化しないため、隣り合う第１の多結晶シリコン膜６０３の距離ｓを縮小することができないのである。
【００１８】
以上のように、背景技術に係る不揮発性半導体記憶装置においては、微細化デバイスにおける短チャンネル効果の抑制が困難であるという課題を有していた。
【００１９】
前記に鑑み、本発明の目的は、仮想接地型アレイ構成の不揮発性半導体記憶装置の製造方法において、ポケット注入を傾斜を持たせて行う際における「影」領域を小さくし、微細化デバイスにおける短チャンネル効果を抑制することにある。
【課題を解決するための手段】
【００２０】
上記課題を解決するために、本発明の第１の形態に係る不揮発性半導体記憶装置の製造方法は、半導体基板の表面領域に列方向に並ぶように形成された拡散層からなる複数のビットラインと、ビットラインと交差する行方向に並ぶように形成された複数のワードラインとからなるメモリアレイ構造を有する不揮発性半導体記憶装置の製造方法であって、半導体基板上に積層絶縁膜を形成する工程（ａ）と、積層絶縁膜上に第１の導電膜を形成する工程（ｂ）と、導電膜上に第１の絶縁膜を形成する工程（ｃ）と、列方向に並んで残存するようにパターン化された第１の絶縁膜及び第１の導電膜からなる積層パターンを形成する工程（ｄ）と、積層パターンをマスクに用いて、半導体基板の主面の法線方向に対して傾斜角度を持つ方向に沿って第１の不純物注入を行うことにより、半導体基板の導電型と同一導電型の第１の不純物拡散層を形成する工程（ｅ）とを備え、工程（ｄ）は、上面の幅が下面の幅よりも短い形状を有するように、第１の絶縁膜をパターン化する工程を含む。
【００２１】
本発明の第１の形態に係る不揮発性半導体記憶装置の製造方法によると、上面の幅が下面の幅よりも短い形状を有するように第１の絶縁膜をパターン化する工程の後に、半導体基板の主面の法線方向に対して傾斜角度を持つ方向に沿って第１の不純物注入を行うことにより、第１の不純物拡散層を形成するため、当該注入の際における「影」領域を小さくすることができる。これにより、微細化と短チャネル効果の抑制を容易に両立することができる。
【００２２】
本発明の第１の形態に係る不揮発性半導体記憶装置の製造方法において、工程（ｄ）よりも後に、パターン化された第１の絶縁膜及び第１の導電膜をマスクに用いて、半導体基板の主面の法線方向に沿って第２の不純物注入を行うことにより、半導体基板の導電型と逆導電型の第２の不純物拡散層を形成する工程（ｆ）をさらに備える。
【００２３】
これにより、第１の不純物拡散層と第２の不純物拡散層の距離を増加することができる。
【００２４】
本発明の第１の形態に係る不揮発性半導体記憶装置の製造方法において、工程（ｅ）及び工程（ｆ）よりも後に、第１の絶縁膜及び第１の導電膜がパターン化の際に除去された領域上に第２の絶縁膜を埋め込む工程（ｇ）をさらに備える。
【００２５】
このようにすると、第１の導電膜間を効果的に絶縁することができる。
【００２６】
本発明の第１の形態に係る不揮発性半導体記憶装置の製造方法において、工程（ｇ）の後に、第１の絶縁膜を除去して第１の導電膜の表面を露出させる工程（ｈ）と、露出した第１の導電膜の表面と直接接続すると共に第２の絶縁膜上を覆うように第２の導電膜を形成する工程（ｉ）と、選択的エッチングにより、行方向に並んで残存するようにパターン化された第２の導電膜を形成する工程（ｊ）とをさらに備える。
【００２７】
このようにすると、第１の導電膜同士を電気的に接続し、ワードラインを形成することができる。
【００２８】
本発明の第１の形態に係る不揮発性半導体装置の製造方法において、工程（ｄ）は、選択的エッチングにより、列方向に並んで残存すると共に上面の幅が下面の幅よりも短い形状を有するように、第１の絶縁膜をパターン化する工程（ｄａ１）と、工程（ｄａ１）の後に、パターン化された第１の絶縁膜をマスクに用いて、第１の導電膜を略垂直形状にパターン化する工程（ｄａ２）とを含む。
【００２９】
このように、列方向に並んで残存すると共に上面の幅が下面の幅よりも短い形状を有する第１の絶縁膜を同一の工程で形成することもできる。
【００３０】
本発明の第１の形態に係る不揮発性半導体装置の製造方法において、工程（ｄ）は、選択的エッチングにより、列方向に並んで残存するように第１の絶縁膜をパターン化する工程（ｄｂ１）と、工程（ｄｂ１）の後に、上面の幅が下面の幅よりも短い形状を有するように、第１の絶縁膜をエッチングする工程（ｄｂ２）と、工程（ｄｂ２）の後に、エッチングされた第１の絶縁膜をマスクに用いて、第１の導電膜を略垂直形状にパターン化する工程（ｄｂ３）とを含む。
【００３１】
このようにすると、第１の絶縁膜と第１の導電膜の選択比が高いエッチング条件を用いれば、第１の絶縁膜の上面の幅が該第１の絶縁膜の下面の幅よりも短くなる形状にエッチングする処理を確実に行うことができる。
【００３２】
本発明の第１の形態に係る不揮発性半導体装置の製造方法において、工程（ｄ）は、選択的エッチングにより、列方向に並んで残存するように第１の絶縁膜をパターン化する工程（ｄｃ１）と、工程（ｄｃ１）の後に、パターン化された第１の絶縁膜をマスクに用いて、第１の導電膜を略垂直形状にパターン化する工程（ｄｃ２）と、工程（ｄｃ２）の後に、上面の幅が下面の幅よりも短い形状を有するように、第１の絶縁膜をエッチングする工程とを含む。
【００３３】
このようにすると、積層絶縁膜のエッチングを工程（ｄｃ２）で同時に行うことができるため、工程簡略化が可能となる。
【００３４】
本発明の第１の形態に係る不揮発性半導体記憶装置の製造方法において、積層絶縁膜は、電荷トラップ膜を含む。
【００３５】
このようにすると、電荷の捕獲を安定して行うことができる。
【００３６】
本発明の第２の形態に係る不揮発性半導体記憶装置の製造方法は、半導体基板の表面領域に列方向に並ぶように形成された拡散層からなる複数のビットラインと、ビットラインと交差する行方向に並ぶように形成された複数のワードラインとからなるメモリアレイ構造を有する不揮発性半導体記憶装置の製造方法であって、半導体基板上にトンネル絶縁膜を形成する工程（ｋ）と、トンネル絶縁膜上に第１の導電膜を形成する工程（ｌ）と、第１の導電膜上に第１の絶縁膜を形成する工程（ｍ）と、選択的エッチングにより、列方向に並んで残存するようにパターン化された第１の絶縁膜を形成する工程（ｎ）と、パターン化された第１の絶縁膜をマスクに用いたエッチングにより、略垂直形状にパターン化された第１の導電膜を形成する工程（ｏ）と、パターン化された第１の絶縁膜及び第１の導電膜をマスクに用いて、半導体基板の主面の法線方向に対して傾斜角度を持つ方向に沿って第１の不純物注入を行うことにより、半導体基板の導電型と同一導電型の第１の不純物拡散層を形成する工程（ｐ）と、パターン化された第１の絶縁膜及び第１の導電膜をマスクに用いて、半導体基板の主面の法線方向に沿って第２の不純物注入を行うことにより、半導体基板の導電型と逆の導電型の第２の不純物拡散層を形成する工程（ｑ）と、工程（ｐ）及び工程（ｑ）の後に、第１の絶縁膜及び第１の導電膜がパターン化の際に除去された領域上に第２の絶縁膜を埋め込む工程（ｒ）と、工程（ｒ）の後に、第１の絶縁膜を除去して第１の導電膜の表面を露出させる工程（ｓ）と、露出した第１の導電膜の表面上及び第２の絶縁膜上を覆うように積層絶縁膜を形成する工程（ｔ）と、積層絶縁膜上に第２の導電膜を形成する工程（ｕ）とを備え、工程（ｎ）は、上面の幅が下面の幅よりも短い形状を有するように、第１の絶縁膜をパターン化する工程を含む。
【００３７】
本発明の第２の形態に係る不揮発性半導体記憶装置の製造方法によると、上面の幅が下面の幅よりも短い形状を有するように第１の絶縁膜をパターン化する工程の後に、半導体基板の主面の法線方向に対して傾斜角度を持つ方向に沿って第１の不純物注入を行うことにより、第１の不純物拡散層を形成するため、当該注入の際における「影」領域を小さくすることができる。これにより、微細化と短チャネル効果の抑制を容易に両立することができる。
【００３８】
本発明の第２の形態に係る不揮発性半導体記憶装置の製造方法において、積層絶縁膜は下方より順に形成された、シリコン酸化膜、シリコン窒化膜、及びシリコン酸化膜からなる。
【００３９】
このようにすると、トラップ膜電極間絶縁膜の信頼性を向上することができる。
【００４０】
本発明の第１及び第２の形態に係る不揮発性半導体記憶装置の製造方法において、第１の絶縁膜が有する上面の幅が下面の幅よりも短い形状は、順テーパー形状である。
【００４１】
本発明の第１及び第２の形態に係る不揮発性半導体記憶装置の製造方法において、第１の絶縁膜が有する上面の幅が下面の幅よりも短い形状は、第１の絶縁膜の上部が丸味を帯びた形状である。
【発明の効果】
【００４２】
本発明に係る不揮発性半導体記憶装置の製造方法によれば、仮想接地型アレイ構成の不揮発性半導体記憶装置の製造方法において、ポケット注入を傾斜をつけて行う際における「影」領域を小さくすることができるため、微細化と短チャネル効果の抑制を容易に両立することができる。
【発明を実施するための最良の形態】
【００４３】
以下、本発明の各実施形態について、図面を参照しながら説明する。
【００４４】
以下の本発明の各実施形態では、半導体基板の表面領域に列方向に並ぶように形成された拡散層からなる複数のビットラインと、ビットラインと交差する行方向に並ぶように形成された複数のワードラインとからなるメモリアレイ構造を有する不揮発性半導体記憶装置の製造方法について説明するものである。
【００４５】
（第１の実施形態）
以下に、本発明の第１の実施形態に係る不揮発性半導体記憶装置について、図１（ａ）〜（ｆ）及び図２（ａ）〜（ｆ）を参照しながら説明する。
【００４６】
図１（ａ）〜（ｆ）及び図２（ａ）〜（ｆ）は、本発明の第１の実施形態に係る不揮発性半導体記憶装置の製造方法を示す工程断面図である。
【００４７】
まず、図１（ａ）に示すように、半導体基板１０１上に、膜厚が５ｎｍである下部酸化膜、膜厚が５ｎｍであるシリコン窒化膜、及び膜厚が７ｎｍである上部酸化膜を順次形成することにより、積層絶縁膜１０２を形成する。続いて、積層絶縁膜１０２上に、膜厚が４０ｎｍである下部多結晶シリコン膜１０３及び膜厚が１５０ｎｍであるシリコン窒化膜１０４を順次形成する。
【００４８】
次に、図１（ｂ）に示すように、シリコン窒化膜１０４の上に、フォトレジスト１０５を塗布した後、所望の領域を開口する。
【００４９】
次に、図１（ｃ）に示すように、シリコン窒化膜１０４を例えばＣＦ４ガスの流量１５０×１０−３（ｍｌ／ｍｉｎ）、ＣＨＦ３ガスの流量１７０×１０−３（ｍｌ／ｍｉｎ）、Ｏ２ガスの流量６×１０−３（ｍｌ／ｍｉｎ）、圧力８（Ｐａ）、上部電極パワー５５０（Ｗ）、下部電極パワー５００（Ｗ）、及び１２０秒の条件下で、シリコン窒化膜１０４が約８５°の順テーパー形状の側面を持つようにエッチングを行う（以下、シリコン窒化膜の側面の形状について言及するときは上方から見た形状を言うものとする）。続いて、フォトレジスト１０５を除去する。
【００５０】
次に、図１（ｄ）に示すように、シリコン窒化膜１０４をマスクとして、多結晶シリコン膜１０３及び積層絶縁膜１０２の所望の領域を順次エッチング除去することにより半導体基板１０１を露出させる。このとき、露出した半導体基板１０１を挟んで隣り合う多結晶シリコン膜１０３間のスペースは例えば８０ｎｍである。
【００５１】
次に、図１（ｅ）に示すように、シリコン窒化膜１０４を覆うように、シリコン酸化膜からなる注入保護膜１０６を５ｎｍ形成する。
【００５２】
次に、図１（ｆ）に示すように、半導体基板１０１の主面の法線方向に対して２５度傾いた傾斜角度を持つ方向に沿って、例えばＢ＋を注入エネルギー２０ｋｅＶ、２×１０１３ａｔｏｍｓ/ｃｍ−２の条件下、イオン注入１ａを行うことにより、ポケット注入層１０７を形成する。
【００５３】
次に、図２（ａ）に示すように、半導体基板１０１の主面のほぼ法線方向に沿って、例えばＡｓ＋と注入エネルギー５０ｋｅＶ、２×１０１５ａｔｏｍｓ/ｃｍ−２の条件下、イオン注入１ｂを行うことにより、ビットライン拡散層１０８を形成する。
【００５４】
次に、図２（ｂ）に示すように、高密度プラズマＣＶＤ法により、注入保護膜１０６の上にシリコン酸化膜からなる埋め込み絶縁膜１０９を形成する。
【００５５】
次に、図２（ｃ）に示すように、ＣＭＰ法により、シリコン窒化膜１０４が露出するまで研磨を行う。このとき、図２（ｃ）に示すように、シリコン窒化膜１０４をオーバー研磨することが好ましい。こうすることで、残渣がない安定した形状が得られる。
【００５６】
次に、図２（ｄ）に示すように、フッ酸を用いて埋め込み絶縁膜の上層をエッチング除去してその高さを調整する。
【００５７】
次に、図２（ｅ）に示すように、シリコン窒化膜１０４を除去して下部多結晶シリコン膜１０３表面を露出する。
【００５８】
次に、図２（ｆ）に示すように、下部多結晶シリコン膜１０３と接するように上部多結晶シリコン膜１１０を形成する。その後、上部多結晶シリコン膜１１０を所望の形状にパターニングしてワードラインを形成する。
【００５９】
以上説明した本実施形態に係る不揮発性半導体記憶装置の製造方法によると、シリコン窒化膜１０４の側面をテーパー形状に形成した上で、ポケット注入を傾斜を持たせて行うため、ポケット注入を傾斜をつけて行う際における「影」領域を小さくすることができる。このため、隣り合う多結晶シリコン膜１０３間のスペースが狭い場合であっても、半導体基板１０１の主面の法線に対して大きく傾けた注入角度でポケット注入を行うことができる。
【００６０】
ここで、シリコン窒化膜１０４の側面の順テーパー形状の角度をどの程度に設定すべきかについて、計算式を用いて以下に説明する。
【００６１】
図３は、本発明の第１の実施形態におけるポケット注入を傾斜をつけて行う際において、シリコン窒化膜１０４の側面の順テーパー形状の角度の大きさを説明するための図１（ｄ）に示した断面構造の部分拡大図である。
【００６２】
隣り合う下部多結晶シリコン膜１０３間の距離をｓ、半導体基板１０１の表面から下部多結晶シリコン膜１０３の上面までの膜厚をｈ１、シリコン窒化膜１０４の膜厚をｈ２、シリコン窒化膜１０４のテーパー角をα、半導体基板１０１の主面の法線方向に沿って注入した場合の角度を０°として、その法線方向から傾斜した注入角度をθとし、シリコン窒化膜１０４のテーパー形状によって発生したシリコン窒化膜１０４の上部寸法と下部寸法との差をｔとする。
【００６３】
このとき、
ｓ＞ｘ
ｔ＝ｈ２・ｔａｎ（９０−α）＝  ｈ２／ｔａｎ（α）
ｘ＝（ｈ１＋ｈ２）・ｔａｎ（θ）−ｔ
の関係であるので、これらの式をまとめると、
ｔａｎ（α）＜ｈ２／［（ｈ１＋ｈ２）ｔａｎ（θ）−ｓ］
となり、テーパー角αは、
α＜ｔａｎ−１［ｈ２／｛（ｈ１＋ｈ２）ｔａｎ（θ）−ｓ｝］
となる。
【００６４】
例えば、ｈ１＝５０ｎｍ、ｈ２＝１５０ｎｍ、ｓ＝８０ｎｍ、θ＝２５°の時、α＜８４．９°となる。一方、仮に順テーパー形状が形成されていない場合、すなわち、α＝９０  °で、ｈ１、ｈ２、θの値が上記と同じ時、ｓ＞９３．３ｎｍとなる。したがって、テーパー角αを８４．９°にすることで、隣り合う下部多結晶シリコン膜１０３間のスペースを１３．３ｎｍを小さくすることができるという効果が得られる。
【００６５】
このように、本発明の第１の実施形態に係る不揮発性半導体記憶装置の製造方法によると、微細化と短チャネル効果の抑制を容易に両立することができる。
【００６６】
（第２の実施形態）
以下に、本発明の第２の実施形態に係る不揮発性半導体記憶装置について、図４（ａ）〜（ｆ）及び図５（ａ）〜（ｇ）を参照しながら説明する。
【００６７】
図４（ａ）〜（ｆ）及び図５（ａ）〜（ｇ）は、本発明の第２の実施形態に係る不揮発性半導体記憶装置の製造方法を示す工程断面図である。
【００６８】
まず、図４（ａ）に示すように、半導体基板２０１上に、膜厚が５ｎｍである下部酸化膜、膜厚が５ｎｍであるシリコン窒化膜、及び膜厚が７ｎｍである上部酸化膜を順次形成することにより、積層絶縁膜２０２を形成する。続いて、積層絶縁膜２０２上に、膜厚が４０ｎｍである下部多結晶シリコン膜２０３と膜厚が１５０ｎｍであるシリコン窒化膜２０４を順次形成する。
【００６９】
次に、図４（ｂ）に示すように、シリコン窒化膜２０４の上に、フォトレジスト２０５を塗布した後、所望の領域を開口する。
【００７０】
次に、図４（ｃ）に示すように、シリコン窒化膜２０４を例えばＣＦ４ガスの流量２５０×１０−３（ｍｌ／ｍｉｎ）、ＣＨＦ３ガスの流量７０×１０−３（ｍｌ／ｍｉｎ）、Ｏ２ガスの流量３０×１０−３（ｍｌ／ｍｉｎ）、圧力８（Ｐａ）、上部電極パワー５５０（Ｗ）、下部電極パワー５００（Ｗ）、及び１２０秒の条件下で、シリコン窒化膜２０４をほぼ垂直形状にエッチングを行う。続いて、フォトレジスト２０５を除去する。
【００７１】
次に、図４（ｄ）に示すように、ＣＦ４ガスの流量５０×１０−３（ｍｌ／ｍｉｎ）、ＣＨＦ３ガスの流量１５０×１０−３（ｍｌ／ｍｉｎ）、Ａｒガスの流量１０００×１０−３（ｍｌ／ｍｉｎ）、圧力１３（Ｐａ）、上部電極パワー５００（Ｗ）、下部電極パワー２６０（Ｗ）、及び３０秒の条件下で、シリコン窒化膜２０４の上部が丸味を帯びた形状を持つようにオーバーエッチを行う。
【００７２】
次に、図４（ｅ）に示すように、シリコン窒化膜２０４をマスクとして、多結晶シリコン膜２０３及び積層絶縁膜２０２の所望の領域を順次エッチング除去することにより半導体基板２０１を露出させる。このとき、露出した半導体基板１０１を挟んで隣り合う多結晶シリコン膜２０３間のスペースは例えば８０ｎｍである。
【００７３】
次に、図４（ｆ）に示すように、シリコン窒化膜２０４を覆うように、シリコン酸化膜からなる注入保護膜２０６を５ｎｍ形成する。
【００７４】
次に、図５（ａ）に示すように、半導体基板２０１の主面の法線方向に対して２５度傾いた注入角度を持つ方向に沿って、例えばＢ＋を注入エネルギー２０ｋｅＶ、２×１０１３ａｔｏｍｓ/ｃｍ−２の条件下、イオン注入２ａを行うことにより、ポケット注入層２０７を形成する。
【００７５】
次に、図５（ｂ）に示すように、半導体基板２０１の主面のほぼ法線方向に沿って、例えばＡｓ＋と注入エネルギー５０ｋｅＶ、２×１０１５ａｔｏｍｓ/ｃｍ−２の条件下、イオン注入２ｂを行うことにより、ビットライン拡散層２０８を形成する。
【００７６】
次に、図５（ｃ）に示すように、高密度プラズマＣＶＤ法により、注入保護膜２０６の上にシリコン酸化膜からなる埋め込み絶縁膜２０９を形成する。
【００７７】
次に、図５（ｄ）に示すように、ＣＭＰ法により、シリコン窒化膜２０４が露出するまで研磨を行う。このとき、図５（ｄ）に示すように、シリコン窒化膜２０４をオーバー研磨することが好ましい。こうすることで、残渣がない安定した形状が得られる。
【００７８】
次に、図５（ｅ）に示すように、フッ酸を用いて埋め込み絶縁膜の上層をエッチング除去してその高さを調整する。
【００７９】
次に、図５（ｆ）に示すように、シリコン窒化膜２０４を除去して下部多結晶シリコン膜２０３表面を露出する。
【００８０】
次に、図５（ｇ）に示すように、下部多結晶シリコン膜２０３と接するように上部多結晶シリコン膜２１０を形成する。その後、上部多結晶シリコン膜２１０を所望の形状にパターニングしてワードラインを形成する。
【００８１】
以上説明した本実施形態に係る不揮発性半導体記憶装置の製造方法によると、シリコン窒化膜２０４の上部を丸味を帯びた形状に形成した上で、ポケット注入を傾斜を持たせて行うため、ポケット注入を傾斜をつけて行う際における「影」領域を小さくすることができる。このため、隣り合う多結晶シリコン膜２０３間のスペースが狭い場合であっても、半導体基板２０１の主面の法線に対して大きく傾けた注入角度でポケット注入を行うことができる。これにより、微細化と短チャネル効果の抑制を容易に両立することができる。
【００８２】
なお、本実施形態におけるシリコン窒化膜２０４の形状は上部が丸味を帯びた形状であるが、目安としては、第１の実施形態で示した式に、ｈ１の値として、シリコン窒化膜２０４の側面における丸味を帯び始める位置から半導体基板１０１表面までの膜厚を用い、ｈ２の値として、シリコン窒化膜２０４の側面における丸味を帯び始める位置からシリコン窒化膜２０４の上面までの膜厚を用いることで、近似することができる。
【００８３】
（第３の実施形態）
以下に、本発明の第３の実施形態に係る不揮発性半導体記憶装置について、図６（ａ）〜（ｆ）及び図７（ａ）〜（ｇ）を参照しながら説明する。
【００８４】
図６（ａ）〜（ｆ）及び図７（ａ）〜（ｇ）は、本発明の第３の実施形態に係る不揮発性半導体記憶装置の製造方法を示す工程断面図である。
【００８５】
まず、図６（ａ）に示すように、半導体基板３０１上に、膜厚が５ｎｍである下部酸化膜、膜厚が５ｎｍであるシリコン窒化膜、及び膜厚が７ｎｍである上部酸化膜を順次形成することにより、積層絶縁膜３０２を形成する。続いて、積層絶縁膜３０２上に、膜厚が４０ｎｍである下部多結晶シリコン膜３０３と膜厚が１５０ｎｍであるシリコン窒化膜３０４を順次形成する。
【００８６】
次に、図６（ｂ）に示すように、シリコン窒化膜３０４の上に、フォトレジスト３０５を塗布した後、所望の領域を開口する。
【００８７】
次に、図６（ｃ）に示すように、シリコン窒化膜３０４を例えばＣＦ４ガスの流量２５０×１０−３（ｍｌ／ｍｉｎ）、ＣＨＦ３ガスの流量７０×１０−３（ｍｌ／ｍｉｎ）、Ｏ２ガスの流量３０×１０−３（ｍｌ／ｍｉｎ）、圧力８（Ｐａ）、上部電極パワー５５０（Ｗ）、下部電極パワー５００（Ｗ）、及び１２０秒の条件下で、シリコン窒化膜３０４をほぼ垂直形状にエッチングを行う。続いて、フォトレジスト３０５を除去する。
【００８８】
次に、図６（ｄ）に示すように、シリコン窒化膜３０４をマスクとして、多結晶シリコン膜３０３をエッチング除去することにより積層絶縁膜３０２を露出させる。このとき、露出した半導体基板３０１を挟んで隣り合う多結晶シリコン膜３０３間のスペースは例えば８０ｎｍである。
【００８９】
次に、図６（ｅ）に示すように、ＣＦ４ガスの流量５０×１０−３（ｍｌ／ｍｉｎ）、ＣＨＦ３ガスの流量１５０×１０−３（ｍｌ／ｍｉｎ）、Ａｒガスの流量１０００×１０−３（ｍｌ／ｍｉｎ）、圧力１３（Ｐａ）、上部電極パワー５００（Ｗ）、下部電極パワー２６０（Ｗ）、及び３０秒の条件下で、シリコン窒化膜３０４の上部が丸味を帯びた形状を持つようにオーバーエッチを行うと同時に積層絶縁膜３０２を除去する。こうすると、シリコン窒化膜３０４の上部形状に丸味を帯びさせる工程と積層絶縁膜３０２を除去する工程とを共通化できるため、上述した第２の実施形態と比較して、工程を簡略化を図ることができる。
【００９０】
次に、図６（ｆ）に示すように、シリコン窒化膜３０４を覆うように、シリコン酸化膜からなる注入保護膜３０６を５ｎｍ形成する。
【００９１】
次に、図７（ａ）に示すように、半導体基板３０１の主面の法線方向に対して２５度傾いた注入角度を持つ方向に沿って、例えばＢ＋を注入エネルギー２０ｋｅＶ、２×１０１３ａｔｏｍｓ/ｃｍ−２の条件下、イオン注入３ａを行うことにより、ポケット注入層３０７を形成する。
【００９２】
次に、図７（ｂ）に示すように、半導体基板３０１の主面のほぼ法線方向に沿って、例えばＡｓ＋と注入エネルギー５０ｋｅＶ、２×１０１５ａｔｏｍｓ/ｃｍ−２の条件下、イオン注入３ｂを行うことにより、ビットライン拡散層３０８を形成する。
【００９３】
次に、図７（ｃ）に示すように、高密度プラズマＣＶＤ法により、注入保護膜３０６の上にシリコン酸化膜からなる埋め込み絶縁膜３０９を形成する。
【００９４】
次に、図７（ｄ）に示すように、ＣＭＰ法により、シリコン窒化膜３０４が露出するまで研磨を行う。このとき、図７（ｄ）に示すように、シリコン窒化膜３０４をオーバー研磨することが好ましい。こうすることで、残渣がない安定した形状が得られる。
【００９５】
次に、図７（ｅ）に示すように、フッ酸を用いて埋め込み絶縁膜の上層をエッチング除去してその高さを調整する。
【００９６】
次に、図７（ｆ）に示すように、シリコン窒化膜３０４を除去して下部多結晶シリコン膜３０３表面を露出する。
【００９７】
次に、図７（ｇ）に示すように、下部多結晶シリコン膜３０３と接するように上部多結晶シリコン膜３１０を形成する。その後、上部多結晶シリコン膜３１０を所望の形状にパターニングしてワードラインを形成する。
【００９８】
以上説明した本実施形態に係る不揮発性半導体記憶装置の製造方法によると、シリコン窒化膜３０４の上部を丸味を帯びた形状に形成した上で、ポケット注入を傾斜を持たせて行うため、ポケット注入を傾斜をつけて行う際における「影」領域を小さくすることができる。このため、隣り合う多結晶シリコン膜３０３間のスペースが狭い場合であっても、半導体基板３０１の主面の法線に対して大きく傾けた注入角度でポケット注入を行うことができる。これにより、微細化と短チャネル効果の抑制を容易に両立することができる。また、上述の通り、製造工程の簡略化を図ることができる。
【００９９】
なお、本実施形態におけるシリコン窒化膜３０４の形状は上部が丸味を帯びた形状であるが、目安としては、第２の実施形態での説明と同様である。
【０１００】
（第４の実施形態）
以下に、本発明の第４の実施形態に係る不揮発性半導体記憶装置について、図８（ａ）〜（ｆ）及び図９（ａ）〜（ｆ）を参照しながら説明する。
【０１０１】
図８（ａ）〜（ｆ）及び図９（ａ）〜（ｇ）は、本発明の第４の実施形態に係る不揮発性半導体記憶装置の製造方法を示す工程断面図である。
【０１０２】
まず、図８（ａ）に示すように、半導体基板４０１上に、膜厚が１０ｎｍであるトンネル膜４１１を形成する。続いて、トンネル膜４１１上に、膜厚が４０ｎｍである下部多結晶シリコン膜４０３と膜厚が１５０ｎｍであるシリコン窒化膜４０４を順次形成する。
【０１０３】
次に、図８（ｂ）に示すように、シリコン窒化膜４０４の上に、フォトレジスト３０５を塗布した後、所望の領域を開口する。
【０１０４】
次に、図８（ｃ）に示すように、シリコン窒化膜４０４を例えばＣＦ４ガスの流量１５０×１０−３（ｍｌ／ｍｉｎ）、ＣＨＦ３ガスの流量１７０×１０−３（ｍｌ／ｍｉｎ）、Ｏ２ガスの流量６×１０−３（ｍｌ／ｍｉｎ）、圧力８（Ｐａ）、上部電極パワー５５０（Ｗ）、下部電極パワー５００（Ｗ）、及び１２０秒の条件下で、シリコン窒化膜４０４が約８５°の順テーパー形状の側面を持つようにエッチングを行う。続いて、フォトレジスト４０５を除去する
次に、図８（ｄ）に示すように、シリコン窒化膜４０４をマスクとして、多結晶シリコン膜４０３及びトンネル膜４１１を順次エッチング除去することにより半導体基板４０１を露出させる。このとき、露出した半導体基板４０１を挟んで隣り合う多結晶シリコン膜４０３間のスペースは例えば８０ｎｍである。
【０１０５】
次に、図８（ｅ）に示すように、シリコン窒化膜４０４を覆うように、シリコン酸化膜からなる注入保護膜４０６を５ｎｍ形成する。
【０１０６】
次に、図８（ｆ）に示すように、半導体基板４０１の主面の法線方向に対して２５度傾いた注入角度を持つ方向に沿って、例えばＢ＋を注入エネルギー２０ｋｅＶ、２×１０１３ａｔｏｍｓ/ｃｍ−２の条件下、イオン注入４ａを行うことにより、ポケット注入層４０７を形成する。
【０１０７】
次に、図９（ａ）に示すように、半導体基板４０１の主面のほぼ法線方向に沿って、例えばＡｓ＋と注入エネルギー５０ｋｅＶ、２×１０１５ａｔｏｍｓ/ｃｍ−２の条件下、イオン注入４ｂを行うことにより、ビットライン拡散層４０８を形成する。
【０１０８】
次に、図９（ｂ）に示すように、高密度プラズマＣＶＤ法により、注入保護膜４０６の上にシリコン酸化膜からなる埋め込み絶縁膜４０９を形成する。
【０１０９】
次に、図９（ｃ）に示すように、ＣＭＰ法により、シリコン窒化膜４０４が露出するまで研磨を行う。このとき、図９（ｃ）に示すように、シリコン窒化膜４０４をオーバー研磨することが好ましい。こうすることで、残渣がない安定した形状が得られる。
【０１１０】
次に、図９（ｄ）に示すように、フッ酸を用いて埋め込み絶縁膜の上層をエッチング除去してその高さを調整する。
【０１１１】
次に、図９（ｅ）に示すように、シリコン窒化膜４０４を除去して下部多結晶シリコン膜４０３表面を露出する。
【０１１２】
次に、図９（ｆ）に示すように、下部多結晶シリコン膜４０３上に電極間絶縁膜４１２及び上部多結晶シリコン膜４１０を順次形成する。その後、上部多結晶シリコン膜４１０および電極間絶縁膜４１２を所望の形状にパターニングしてワードラインを形成する。
【０１１３】
以上説明した本実施形態に係る不揮発性半導体記憶装置の製造方法によると、シリコン窒化膜４０４の側面を順テーパー形状に形成した上で、ポケット注入を傾斜を持たせて行うため、ポケット注入を傾斜をつけて行う際における「影」領域を小さくすることができる。このため、隣り合う多結晶シリコン膜４０３間のスペースが狭い場合であっても、半導体基板４０１の主面の法線に対して大きく傾けた注入角度でポケット注入を行うことができる。これにより、微細化と短チャネル効果の抑制を容易に両立することができる。
【０１１４】
なお、本実施形態におけるシリコン窒化膜４０４の形状は順テーパー形状であるから、上述した第１の実施形態で用いた計算式を本実施形態でも同様に用いることができる。
【０１１５】
また、本実施形態では、シリコン窒化膜４０４の形状を順テーパー形状に形成する場合について説明したが、上述の第２及び第３の実施形態で説明したように、シリコン窒化膜４０４の上部を丸味を帯びた形状に形成する工程を適用することもできる。
【０１１６】
また、以上の各実施形態では、半導体基板の主面の法線方向に対して傾斜した注入角度を持つ方向からのイオン注入を、半導体基板の主面のほぼ法線方向からのイオン注入よりも前に行う場合について説明したが、イオン注入の順序はこの逆の場合であってもかまわない。
【産業上の利用可能性】
【０１１７】
以上説明したように、本発明の不揮発性半導体記憶装置の製造方法は、仮想接地型アレイ構成の不揮発性半導体記憶装置の製造方法にとって特に有用である。
【図面の簡単な説明】
【０１１８】
【図１】（ａ）〜（ｆ）は、本発明の第１の実施形態に係る不揮発性半導体記憶装置の製造方法を示す工程断面図である。
【図２】（ａ）〜（ｆ）は、本発明の第１の実施形態に係る不揮発性半導体記憶装置の製造方法を示す工程断面図である。
【図３】本発明の第１の実施形態に係る不揮発性半導体記憶装置の製造方法におけるテーパー角を説明するための断面図である。
【図４】（ａ）〜（ｆ）は、本発明の第２の実施形態に係る不揮発性半導体記憶装置の製造方法を示す工程断面図である。
【図５】（ａ）〜（ｇ）は、本発明の第２の実施形態に係る不揮発性半導体記憶装置の製造方法を示す工程断面図である。
【図６】（ａ）〜（ｆ）は、本発明の第３の実施形態に係る不揮発性半導体記憶装置の製造方法を示す工程断面図である。
【図７】（ａ）〜（ｇ）は、本発明の第３の実施形態に係る不揮発性半導体記憶装置の製造方法を示す工程断面図である。
【図８】（ａ）〜（ｆ）は、本発明の第４の実施形態に係る不揮発性半導体記憶装置の製造方法を示す工程断面図である。
【図９】（ａ）〜（ｇ）は、本発明の第４の実施形態に係る不揮発性半導体記憶装置の製造方法を示す工程断面図である。
【図１０】第１の背景技術に係る不揮発性半導体記憶装置の製造方法を示す工程断面図である。
【図１１】第２の背景技術に係る不揮発性半導体記憶装置の製造方法を示す工程断面図である。
【図１２】背景技術に係る不揮発性半導体記憶装置の製造方法における課題を説明するための断面図である。
【符号の説明】
【０１１９】
１０１、２０１、３０１、４０１、６０１、７０１            半導体基板
１０２、２０２、３０２、６０２、７０２                    積層絶縁膜
１０３、２０３、３０３、４０３、６０３、７０３            下部多結晶シリコン膜
１０４、２０４、３０４、４０４、６０４                    シリコン窒化膜
１０５、２０５、３０５、４０５                            フォトレジスト
１０６、２０６、３０６、４０６                            注入保護膜
１０７、２０７、３０７、４０７、７０５                    ポケット注入層
１０８、２０８、３０８、４０８、６０８、７０８            ビットライン拡散層
１０９、２０９、３０９、４０９、６０９                    埋め込み絶縁膜
１１０、２１０、３１０、４１０、６１０                    上部多結晶シリコン膜
４１１                                                    トンネル膜
４１２                                                    電極間絶縁膜
６００                                                    素子分離
７１３                                                    スペーサー
１ａ、１ｂ、２ａ、２ｂ、３ａ、３ｂ、４ａ、４ｂ、７０４、７０７  イオン注入
【図１】
2008205288.tif 000003
【図２】
2008205288.tif 000004
【図３】
2008205288.tif 000005
【図４】
2008205288.tif 000006
【図５】
2008205288.tif 000007
【図６】
2008205288.tif 000008
【図７】
2008205288.tif 000009
【図８】
2008205288.tif 000010
【図９】
2008205288.tif 000011
【図１０】
2008205288.tif 000012
【図１１】
2008205288.tif 000013
【図１２】
2008205288.tif 000014