(57)【要約】【課題】電流駆動能力を向上させ、リーク電流を防止する半導体記憶装置とその製造方法を提供する。【解決手段】第１Ｎチャネルトランジスタと第１Ｐチャネルトランジスタを構成する第１ゲート電極が延伸して第２Ｐ型ソースドレインに接続され、第２Ｎチャネルトランジスタと第２Ｐチャネルトランジスタを構成する第２ゲート電極が延伸して第１Ｐ型ソースドレインに接続され、第２Ｐ型ソースドレインと接続される領域の第１ゲート電極の上面と第２Ｐ型ソースドレインの表面との段差は、第１Ｎチャネルトランジスタにおける第１ゲート電極の上面と第１Ｎ型ソースドレインの表面との段差よりも低く、第１Ｐ型ソースドレインと接続される領域の第２ゲート電極の上面と第１Ｐ型ソースドレインの表面との段差は、第２Ｎチャネルトランジスタにおける第２ゲート電極の上面と第２Ｎ型ソースドレインの表面との段差よりも低い。【選択図】図２
2008060321.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の活性領域に形成された第１Ｎ型ソースドレインを有する第１Ｎチャネルトランジスタと第１Ｐ型ソースドレインを有する第１Ｐチャネルトランジスタを有して第１記憶ノードが構成される第１インバータと、前記半導体基板の活性領域に形成された第２Ｎ型ソースドレインを有する第２Ｎチャネルトランジスタと第２Ｐ型ソースドレインを有する第２Ｐチャネルトランジスタを有して第２記憶ノードが構成される第２インバータとを有し、前記第１Ｎチャネルトランジスタと前記第１Ｐチャネルトランジスタを構成する第１ゲート電極が前記第２記憶ノードである前記第２Ｐ型ソースドレインまで延伸して当該第２Ｐ型ソースドレインに接続され、前記第２Ｎチャネルトランジスタと前記第２Ｐチャネルトランジスタを構成する第２ゲート電極が前記第１記憶ノードである前記第１Ｐ型ソースドレインまで延伸して当該第１Ｐ型ソースドレインに接続されているメモリセルが複数個集積された半導体記憶装置であって、
前記第２Ｐ型ソースドレインと接続される領域の前記第１ゲート電極の上面と前記第２Ｐ型ソースドレインの表面との段差は、前記第１Ｎチャネルトランジスタにおける前記第１ゲート電極の上面と前記第１Ｎ型ソースドレイン表面との段差よりも低く、前記第１Ｐ型ソースドレインと接続される領域の前記第２ゲート電極の上面と前記第１Ｐ型ソースドレインの表面との段差は、前記第２Ｎチャネルトランジスタにおける前記第２ゲート電極の上面と前記第２Ｎ型ソースドレインの表面との段差よりも低く、
前記第１Ｎチャネルトランジスタ、第２Ｎチャネルトランジスタ、前記第１Ｐチャネルトランジスタ、および第２Ｐチャネルトランジスタを被覆して、前記活性領域に対して応力を与える応力膜が形成されている
半導体記憶装置。
【請求項２】
前記第１および第２ゲート電極の両側部における前記半導体基板上に、サイドウォール絶縁膜が形成されている
請求項１に記載の半導体記憶装置。
【請求項３】
前記第１ゲート電極と前記第２Ｐ型ソースドレインは、前記第１ゲート電極の上面から前記第１ゲート電極に隣接した前記第２Ｐ型ソースドレインの表面まで連通して開口する第１共通コンタクトホールに埋め込まれた第１導電層により接続され、
前記第２ゲート電極と前記第１Ｐ型ソースドレインは、前記第２ゲート電極の上面から前記第２ゲート電極に隣接した前記第１Ｐ型ソースドレインの表面まで連通して開口する第２共通コンタクトホールに埋め込まれた第２導電層により接続されている
請求項１に記載の半導体記憶装置。
【請求項４】
前記第１ゲート電極は、前記第１Ｎチャネルトランジスタの形成領域よりも前記第２Ｐ型ソースドレインと接続される領域および前記第１Ｐチャネルトランジスタの形成領域において低く形成され、
前記第２ゲート電極は、前記第２Ｎチャネルトランジスタの形成領域よりも前記第１Ｐ型ソースドレインと接続される領域および前記第２Ｐチャネルトランジスタの形成領域において低く形成されている
請求項１に記載の半導体記憶装置。
【請求項５】
前記第１Ｎチャネルトランジスタの形成領域における前記第１ゲート電極と前記第２Ｐ型ソースドレインと接続される領域および前記第１Ｐチャネルトランジスタの形成領域における前記第１ゲート電極の高さの差と、前記第２Ｎチャネルトランジスタの形成領域における前記第２ゲート電極と前記第１Ｐ型ソースドレインと接続される領域および前記第２Ｐチャネルトランジスタの形成領域における前記第２ゲート電極の高さの差は、前記第１および第２ゲート電極の半導体基板の面内におけるばらつきよりも大きい
請求項４に記載の半導体記憶装置。
【請求項６】
前記第１Ｐ型ソースドレインは、前記第１Ｎ型ソースドレインより表面位置が高くなるように形成され、
前記第２Ｐ型ソースドレインは、前記第２Ｎ型ソースドレインより表面位置が高くなるように形成されている
請求項１に記載の半導体記憶装置。
【請求項７】
前記第１Ｐ型ソースドレインと前記第１Ｎ型ソースドレインとの表面位置の差、および前記第２Ｐ型ソースドレインと前記第２Ｎ型ソースドレインとの表面位置の差は、前記第１および第２ゲート電極の半導体基板の面内におけるばらつきよりも大きい
請求項６に記載の半導体記憶装置。
【請求項８】
半導体基板の活性領域に形成された第１Ｎ型ソースドレインを有する第１Ｎチャネルトランジスタと第１Ｐ型ソースドレインを有する第１Ｐチャネルトランジスタを有して第１記憶ノードが構成される第１インバータと、前記半導体基板の活性領域に形成された第２Ｎ型ソースドレインを有する第２Ｎチャネルトランジスタと第２Ｐ型ソースドレインを有する第２Ｐチャネルトランジスタを有して第２記憶ノードが構成される第２インバータとを有し、前記第１Ｎチャネルトランジスタと前記第１Ｐチャネルトランジスタを構成する第１ゲート電極が前記第２記憶ノードである前記第２Ｐ型ソースドレインまで延伸して当該第２Ｐ型ソースドレインに接続され、前記第２Ｎチャネルトランジスタと前記第２Ｐチャネルトランジスタを構成する第２ゲート電極が前記第１記憶ノードである前記第１Ｐ型ソースドレインまで延伸して当該第１Ｐ型ソースドレインに接続されているメモリセルが複数個集積された半導体記憶装置の製造方法であって、
前記第１Ｎチャネルトランジスタと、前記第１Ｐチャネルトランジスタと、前記第２Ｐチャネルトランジスタの各形成領域における各前記活性領域上に、前記第１Ｐチャネルトランジスタおよび前記第２Ｐチャネルトランジスタの形成領域における高さが前記第１Ｎチャネルトランジスタの形成領域における高さよりも低い前記第１ゲート電極を形成し、前記第１Ｐチャネルトランジスタと、前記第２Ｐチャネルトランジスタと、前記第２Ｎチャネルトランジスタの各形成領域における前記活性領域上に、前記第１Ｐチャネルトランジスタおよび前記第２Ｐチャネルトランジスタの形成領域における高さが前記第２Ｎチャネルトランジスタの形成領域における高さよりも低い前記第２ゲート電極を形成する工程と、
少なくとも前記第1ゲート電極および前記第２ゲート電極をマスクとして、前記第１Ｎチャネルトランジスタおよび前記第２Ｎチャネルトランジスタの各形成領域における各前記活性領域の表層に、前記第１Ｎ型ソースドレインおよび前記第２Ｎ型ソースドレインをそれぞれ形成する工程と、
少なくとも前記第1ゲート電極および前記第２ゲート電極をマスクとして、前記第１Ｐチャネルトランジスタの形成領域における前記活性領域の表層に、前記第１Ｐ型ソースドレインを形成し、前記第２Ｐチャネルトランジスタの形成領域における前記活性領域の表層に、前記第２Ｐ型ソースドレインを形成する工程と、
前記第１Ｎチャネルトランジスタ、第２Ｎチャネルトランジスタ、前記第１Ｐチャネルトランジスタ、および第２Ｐチャネルトランジスタを被覆して、前記活性領域に対して応力を与える応力膜を形成する工程と
を有する半導体記憶装置の製造方法。
【請求項９】
前記第１および第２Ｐ型ソースドレインとを形成する工程において、前記第１Ｐ型ソースドレインおよび前記第２Ｐ型ソースドレインの表面が前記第１Ｎ型ソースドレインおよび前記第２Ｎ型ソースドレインの表面よりも高くなるように、前記第１および第２Ｐ型ソースドレインを形成する
請求項８に記載の半導体記憶装置の製造方法。
【請求項１０】
半導体基板の活性領域に形成された第１Ｎ型ソースドレインを有する第１Ｎチャネルトランジスタと第１Ｐ型ソースドレインを有する第１Ｐチャネルトランジスタを有して第１記憶ノードが構成される第１インバータと、前記半導体基板の活性領域に形成された第２Ｎ型ソースドレインを有する第２Ｎチャネルトランジスタと第２Ｐ型ソースドレインを有する第２Ｐチャネルトランジスタを有して第２記憶ノードが構成される第２インバータとを有し、前記第１Ｎチャネルトランジスタと前記第１Ｐチャネルトランジスタを構成する第１ゲート電極が前記第２記憶ノードである前記第２Ｐ型ソースドレインまで延伸して当該第２Ｐ型ソースドレインに接続され、前記第２Ｎチャネルトランジスタと前記第２Ｐチャネルトランジスタを構成する第２ゲート電極が前記第１記憶ノードである前記第１Ｐ型ソースドレインまで延伸して当該第１Ｐ型ソースドレインに接続されているメモリセルが複数個集積された半導体記憶装置の製造方法であって、
前記第１Ｎチャネルトランジスタと、前記第１Ｐチャネルトランジスタと、前記第２Ｐチャネルトランジスタの各形成領域における各前記活性領域上に、前記第１ゲート電極を形成し、前記第１Ｐチャネルトランジスタと、前記第２Ｐチャネルトランジスタと、前記第２Ｎチャネルトランジスタの各形成領域における各前記活性領域上に、前記第２ゲート電極を形成する工程と、
少なくとも前記第１ゲート電極および前記第２ゲート電極をマスクとして、前記第１Ｎチャネルトランジスタおよび前記第２Ｎチャネルトランジスタの各形成領域における各前記活性領域の表層に、前記第１および第２Ｎ型ソースドレインをそれぞれ形成する工程と、
少なくとも前記第１ゲート電極および前記第２ゲート電極をマスクとして、前記第１Ｐチャネルトランジスタの形成領域における前記活性領域の表層に、前記第１Ｎ型ソースドレインよりも表面位置が高い前記第１Ｐ型ソースドレインを形成し、前記第２Ｐチャネルトランジスタの形成領域における前記活性領域の表層に、前記第２Ｎ型ソースドレインよりも表面位置が高い前記第２Ｐ型ソースドレインを形成する工程と、
前記第１および第２Ｎチャネルトランジスタおよび前記第１および第２Ｐチャネルトランジスタを被覆して、前記活性領域に対して応力を与える応力膜を形成する工程と
を有する半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置およびその製造方法に関し、特に、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）メモリセルを有する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
半導体記憶装置としては、たとえばＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）およびＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）などが広く知られている。
【０００３】
ＳＲＡＭのメモリセルは、いくつかのタイプが知られているが、たとえば、２つのＰＭＯＳ（ｐ−ｃｈａｎｎｅｌ  ｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ（以降、ＰＴｒとも称する）である第１および第２ロードトランジスタと、４つのＮＭＯＳ（ｎ−ｃｈａｎｎｅｌ  ｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ（以降、ＮＴｒとも称する）である第１および第２ドライバトランジスタおよび第１および第２転送トランジスタの計６つのＭＯＳＦＥＴ（ＭＯＳ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）から構成される。
【０００４】
第１ロードトランジスタと第１ドライバトランジスタは、ドレインが一方の記憶ノードに、ゲートが他方の記憶ノードにそれぞれ接続されている。第１ロードトランジスタのソースは電源電圧に、第１ドライバトランジスタのソースは基準電位にそれぞれ接続されている。第１ロードトランジスタおよび第１ドライバトランジスタによって、他方の記憶ノードを入力し一方の記憶ノードを出力する１つのＣＭＯＳインバータが形成されている。
【０００５】
第２ロードトランジスタと第２ドライバトランジスタは、ドレインが他方の記憶ノードに、ゲートが一方の記憶ノードにそれぞれ接続されている。第２ロードトランジスタのソースは電源電圧に、第２ドライバトランジスタのソースは基準電位にそれぞれ接続されている。第２ロードトランジスタおよび第２ドライバトランジスタによって、一方の記憶ノードを入力し他方の記憶ノードを出力する１つのＣＭＯＳインバータが形成されている。
【０００６】
上述した第１ロードトランジスタと第１ドライバトランジスタによるＣＭＯＳインバータと、第２ロードトランジスタおよび第２ドライバトランジスタによるＣＭＯＳインバータとは、互いの入力および出力がリング状に接続されており、これにより１つの記憶回路が構成されている。
【０００７】
ＳＲＡＭは、ＤＲＡＭのような、トランジスタ以外にメモリ専用のキャパシタなどが必要となる半導体記憶装置に比較して、ピュアロジックプロセスとの親和性も良く、また、ＤＲＡＭのような記憶データのリフレッシュ動作が不要なので周辺回路も簡易化でき、高速アクセスが可能である利点を有する。そのため、ＳＲＡＭは、キャッシュメモリや携帯端末のメモリなどの高速性や簡易性が要求される比較的小容量の記憶装置として広く利用されている。
【０００８】
半導体の高性能化および高密度化に伴い、トランジスタのソースドレイン領域およびコンタクトホールは数十ｎｍオーダーのサイズまで微細化され、たとえば、最小サイズが９０ｎｍの微小な径のコンタクトホールを形成することが知られている（非特許文献１参照）。
【０００９】
高密度化のために、ＳＲＡＭのそれぞれのインバータを接続する領域において、ソースドレイン領域とコンタクトホールの境界がないボーダレスコンタクト構造や、コンタクトホールがＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）型の素子分離絶縁膜上にのり上げる構造を形成する手法が知られている（非特許文献２参照)。さらに、微細化のために、ゲート電極とソースドレイン領域をコンタクトホールでつなぐ共通コンタクトホール構造（シェアードコンタクト構造）も知られており、これにより大幅にＳＲＡＭのセルサイズが縮小可能になってきている。
【００１０】
一方、微細化が進むにつれて、従来のスケーリングだけでトランジスタの能力向上を達成するのが難しいため、たとえば、ゲート長方向（ゲート電極の延伸方向と垂直な方向）に引っ張りまたは圧縮の応力を発生させる応力膜を用いることが知られている。応力膜により応力を印加することにより、チャネル部の電子移動度を高めて、高い駆動電流を確保してトランジスタの能力向上を図る技術が９０ｎｍ世代以降注目されている。このとき、ＮＴｒにおいては引っ張り応力を、ＰＴｒには圧縮応力を与えて能力向上を図っている。応力膜としては、たとえば、高い応力を持つＳｉＮ膜を用いる方法が知られている（非特許文献３参照）。ＳｉＮ膜は、コンタクトホールを形成する際のエッチングストップ層（コンタクトエッチングストップレイヤーとも称する）ともなりうる。
【００１１】
上記のようにＳＲＡＭのそれぞれのインバータを接続する際に、一方のインバータのロードトランジスタのソースドレイン領域（ドレイン領域）と、他方のインバータのロードトランジスタとドライバトランジスタに共通なゲート電極とを、共通コンタクトホール構造を形成して接続する。しかし、ゲート電極の上面からソースドレイン領域までコンタクトエッチングストップレイヤーの窒化膜が成膜されている場合、窒化膜は、ゲート電極上やソースドレイン領域上よりもサイドウォール上の方が薄く形成されることが多い。そのため、共通コンタクトホールを形成する際に、サイドウォール絶縁膜上の応力膜の一部を除去するために、その下層のサイドウォール絶縁膜の端部などがエッチングされて、コンタクトホールに埋め込まれる導電層とウェル領域が導通してしまい、リーク電流が流れてしまう可能性があった。
【非特許文献１】Utsumi et al, "A 65nm Low Power CMOS Platform with 0.495μm2 SRAM for Digital Processing and Mobile Applications", Technical Digest of Symposium on VLSI Technology, pp216-217, 2005
【非特許文献２】Miyashita et al, "A High Performance 100nm Generation SOC Technology [CMOSIV] for High Density Embedded Memory and Mixed Signal LSIs", Technical Digest of Symposium on VLSI Technology, pp 11-12, 2001
【非特許文献３】Sanuki et al, "High Density and Fully Compatible embedded DRAM cell with 45 nm CMOS Technology (CMOS6)", Technical Digest of Symposium on VLSI Technology, pp14-15, 2005
【発明の開示】
【発明が解決しようとする課題】
【００１２】
本発明の目的は、電流駆動能力を向上させ、リーク電流を防止する半導体記憶装置と、その製造方法を提供することにある。
【課題を解決するための手段】
【００１３】
上記の課題を解決するため、本発明の半導体記憶装置は、半導体基板の活性領域に形成された第１Ｎ型ソースドレインを有する第１Ｎチャネルトランジスタと第１Ｐ型ソースドレインを有する第１Ｐチャネルトランジスタを有して第１記憶ノードが構成される第１インバータと、前記半導体基板の活性領域に形成された第２Ｎ型ソースドレインを有する第２Ｎチャネルトランジスタと第２Ｐ型ソースドレインを有する第２Ｐチャネルトランジスタを有して第２記憶ノードが構成される第２インバータとを有し、前記第１Ｎチャネルトランジスタと前記第１Ｐチャネルトランジスタを構成する第１ゲート電極が前記第２記憶ノードである前記第２Ｐ型ソースドレインまで延伸して当該第２Ｐ型ソースドレインに接続され、前記第２Ｎチャネルトランジスタと前記第２Ｐチャネルトランジスタを構成する第２ゲート電極が前記第１記憶ノードである前記第１Ｐ型ソースドレインまで延伸して当該第１Ｐ型ソースドレインに接続されているメモリセルが複数個集積された半導体記憶装置であって、前記第２Ｐ型ソースドレインと接続される領域の前記第１ゲート電極の上面と前記第２Ｐ型ソースドレインの表面との段差は、前記第１Ｎチャネルトランジスタにおける前記第１ゲート電極の上面と前記第１Ｎ型ソースドレイン表面との段差よりも低く、前記第１Ｐ型ソースドレインと接続される領域の前記第２ゲート電極の上面と前記第１Ｐ型ソースドレインの表面との段差は、前記第２Ｎチャネルトランジスタにおける前記第２ゲート電極の上面と前記第２Ｎ型ソースドレインの表面との段差よりも低く、前記第１Ｎチャネルトランジスタ、第２Ｎチャネルトランジスタ、前記第１Ｐチャネルトランジスタ、および第２Ｐチャネルトランジスタを被覆して、前記活性領域に対して応力を与える応力膜が形成されている。
【００１４】
上記の本発明の半導体記憶装置は、前記第２Ｐ型ソースドレインと接続される領域の前記第１ゲート電極の上面と前記第２Ｐ型ソースドレインの表面との段差が、前記第１Ｎチャネルトランジスタにおける前記第１ゲート電極の上面と前記第１Ｎ型ソースドレイン表面との段差よりも低く、前記第１Ｐ型ソースドレインと接続される領域の前記第２ゲート電極の上面と前記第１Ｐ型ソースドレインの表面との段差が、前記第２Ｎチャネルトランジスタにおける前記第２ゲート電極の上面と前記第２Ｎ型ソースドレインの表面との段差よりも低く形成され、前記第１Ｎチャネルトランジスタ、第２Ｎチャネルトランジスタ、前記第１Ｐチャネルトランジスタ、および第２Ｐチャネルトランジスタを被覆して、前記活性領域に対して応力を与える応力膜が形成されている。
【００１５】
上記の課題を解決するため、本発明の半導体記憶装置の製造方法は、半導体基板の活性領域に形成された第１Ｎ型ソースドレインを有する第１Ｎチャネルトランジスタと第１Ｐ型ソースドレインを有する第１Ｐチャネルトランジスタを有して第１記憶ノードが構成される第１インバータと、前記半導体基板の活性領域に形成された第２Ｎ型ソースドレインを有する第２Ｎチャネルトランジスタと第２Ｐ型ソースドレインを有する第２Ｐチャネルトランジスタを有して第２記憶ノードが構成される第２インバータとを有し、前記第１Ｎチャネルトランジスタと前記第１Ｐチャネルトランジスタを構成する第１ゲート電極が前記第２記憶ノードである前記第２Ｐ型ソースドレインまで延伸して当該第２Ｐ型ソースドレインに接続され、前記第２Ｎチャネルトランジスタと前記第２Ｐチャネルトランジスタを構成する第２ゲート電極が前記第１記憶ノードである前記第１Ｐ型ソースドレインまで延伸して当該第１Ｐ型ソースドレインに接続されているメモリセルが複数個集積された半導体記憶装置の製造方法であって、前記第１Ｎチャネルトランジスタと、前記第１Ｐチャネルトランジスタと、前記第２Ｐチャネルトランジスタの各形成領域における各前記活性領域上に、前記第１Ｐチャネルトランジスタおよび前記第２Ｐチャネルトランジスタの形成領域における高さが前記第１Ｎチャネルトランジスタの形成領域における高さよりも低い前記第１ゲート電極を形成し、前記第１Ｐチャネルトランジスタと、前記第２Ｐチャネルトランジスタと、前記第２Ｎチャネルトランジスタの各形成領域における前記活性領域上に、前記第１Ｐチャネルトランジスタおよび前記第２Ｐチャネルトランジスタの形成領域における高さが前記第２Ｎチャネルトランジスタの形成領域における高さよりも低い前記第２ゲート電極を形成する工程と、少なくとも前記第1ゲート電極および前記第２ゲート電極をマスクとして、前記第１Ｎチャネルトランジスタおよび前記第２Ｎチャネルトランジスタの各形成領域における各前記活性領域の表層に、前記第１Ｎ型ソースドレインおよび前記第２Ｎ型ソースドレインをそれぞれ形成する工程と、少なくとも前記第1ゲート電極および前記第２ゲート電極をマスクとして、前記第１Ｐチャネルトランジスタの形成領域における前記活性領域の表層に、前記第１Ｐ型ソースドレインを形成し、前記第２Ｐチャネルトランジスタの形成領域における前記活性領域の表層に、前記第２Ｐ型ソースドレインを形成する工程と、前記第１Ｎチャネルトランジスタ、第２Ｎチャネルトランジスタ、前記第１Ｐチャネルトランジスタ、および第２Ｐチャネルトランジスタを被覆して、前記活性領域に対して応力を与える応力膜を形成する工程とを有する。
【００１６】
上記の本発明の半導体記憶装置の製造方法は、前記第１Ｎチャネルトランジスタと、前記第１Ｐチャネルトランジスタと、前記第２Ｐチャネルトランジスタの各形成領域における各前記活性領域上に、前記第１Ｐチャネルトランジスタおよび前記第２Ｐチャネルトランジスタの形成領域における高さが前記第１Ｎチャネルトランジスタの形成領域における高さよりも低い前記第１ゲート電極を形成し、前記第１Ｐチャネルトランジスタと、前記第２Ｐチャネルトランジスタと、前記第２Ｎチャネルトランジスタの各形成領域における前記活性領域上に、前記第１Ｐチャネルトランジスタおよび前記第２Ｐチャネルトランジスタの形成領域における高さが前記第２Ｎチャネルトランジスタの形成領域における高さよりも低い前記第２ゲート電極を形成する。
少なくとも前記第1ゲート電極および前記第２ゲート電極をマスクとして、前記第１Ｎチャネルトランジスタおよび前記第２Ｎチャネルトランジスタの各形成領域における各前記活性領域の表層に、前記第１Ｎ型ソースドレインおよび前記第２Ｎ型ソースドレインをそれぞれ形成する。
少なくとも前記第1ゲート電極および前記第２ゲート電極をマスクとして、前記第１Ｐチャネルトランジスタの形成領域における前記活性領域の表層に、前記第１Ｐ型ソースドレインを形成し、前記第２Ｐチャネルトランジスタの形成領域における前記活性領域の表層に、前記第２Ｐ型ソースドレインを形成する。
前記第１Ｎチャネルトランジスタ、第２Ｎチャネルトランジスタ、前記第１Ｐチャネルトランジスタ、および第２Ｐチャネルトランジスタを被覆して、前記活性領域に対して応力を与える応力膜を形成する。
【００１７】
上記の課題を解決するため、本発明の半導体記憶装置の製造方法は、半導体基板の活性領域に形成された第１Ｎ型ソースドレインを有する第１Ｎチャネルトランジスタと第１Ｐ型ソースドレインを有する第１Ｐチャネルトランジスタを有して第１記憶ノードが構成される第１インバータと、前記半導体基板の活性領域に形成された第２Ｎ型ソースドレインを有する第２Ｎチャネルトランジスタと第２Ｐ型ソースドレインを有する第２Ｐチャネルトランジスタを有して第２記憶ノードが構成される第２インバータとを有し、前記第１Ｎチャネルトランジスタと前記第１Ｐチャネルトランジスタを構成する第１ゲート電極が前記第２記憶ノードである前記第２Ｐ型ソースドレインまで延伸して当該第２Ｐ型ソースドレインに接続され、前記第２Ｎチャネルトランジスタと前記第２Ｐチャネルトランジスタを構成する第２ゲート電極が前記第１記憶ノードである前記第１Ｐ型ソースドレインまで延伸して当該第１Ｐ型ソースドレインに接続されているメモリセルが複数個集積された半導体記憶装置の製造方法であって、前記第１Ｎチャネルトランジスタと、前記第１Ｐチャネルトランジスタと、前記第２Ｐチャネルトランジスタの各形成領域における各前記活性領域上に、前記第１ゲート電極を形成し、前記第１Ｐチャネルトランジスタと、前記第２Ｐチャネルトランジスタと、前記第２Ｎチャネルトランジスタの各形成領域における各前記活性領域上に、前記第２ゲート電極を形成する工程と、少なくとも前記第１ゲート電極および前記第２ゲート電極をマスクとして、前記第１Ｎチャネルトランジスタおよび前記第２Ｎチャネルトランジスタの各形成領域における各前記活性領域の表層に、前記第１および第２Ｎ型ソースドレインをそれぞれ形成する工程と、少なくとも前記第１ゲート電極および前記第２ゲート電極をマスクとして、前記第１Ｐチャネルトランジスタの形成領域における前記活性領域の表層に、前記第１Ｎ型ソースドレインよりも表面位置が高い前記第１Ｐ型ソースドレインを形成し、前記第２Ｐチャネルトランジスタの形成領域における前記活性領域の表層に、前記第２Ｎ型ソースドレインよりも表面位置が高い前記第２Ｐ型ソースドレインを形成する工程と、前記第１および第２Ｎチャネルトランジスタおよび前記第１および第２Ｐチャネルトランジスタを被覆して、前記活性領域に対して応力を与える応力膜を形成する工程とを有する。
【００１８】
上記の本発明の半導体記憶装置の製造方法は、前記第１Ｎチャネルトランジスタと、前記第１Ｐチャネルトランジスタと、前記第２Ｐチャネルトランジスタの各形成領域における各前記活性領域上に、前記第１ゲート電極を形成し、前記第１Ｐチャネルトランジスタと、前記第２Ｐチャネルトランジスタと、前記第２Ｎチャネルトランジスタの各形成領域における各前記活性領域上に、前記第２ゲート電極を形成する。
少なくとも前記第１ゲート電極および前記第２ゲート電極をマスクとして、前記第１Ｎチャネルトランジスタおよび前記第２Ｎチャネルトランジスタの各形成領域における各前記活性領域の表層に、前記第１および第２Ｎ型ソースドレインをそれぞれ形成する。
少なくとも前記第１ゲート電極および前記第２ゲート電極をマスクとして、前記第１Ｐチャネルトランジスタの形成領域における前記活性領域の表層に、前記第１Ｎ型ソースドレインよりも表面位置が高い前記第１Ｐ型ソースドレインを形成し、前記第２Ｐチャネルトランジスタの形成領域における前記活性領域の表層に、前記第２Ｎ型ソースドレインよりも表面位置が高い前記第２Ｐ型ソースドレインを形成する。
前記第１および第２Ｎチャネルトランジスタおよび前記第１および第２Ｐチャネルトランジスタを被覆して、前記活性領域に対して応力を与える応力膜を形成する。
【発明の効果】
【００１９】
本発明の半導体記憶装置は、応力膜が活性領域に与える応力により電流駆動能力を向上させ、さらに、第１ゲート電極と第２Ｐ型ソースドレインとの段差および第２ゲート電極と第１Ｐ型ソースドレインとの段差が、第１および第２ゲート電極と第１および第２Ｎ型ソースドレインとの段差よりも小さいため、応力膜に対するエッチングマージンが広がり、リーク電流を防ぐことができる。
【００２０】
本発明の半導体記憶装置の製造方法は、応力膜が活性領域に与える応力により電流駆動能力を向上させ、さらに、第１ゲート電極と第２Ｐ型ソースドレインとの段差および第２ゲート電極と第１Ｐ型ソースドレインとの段差が、第１および第２ゲート電極と第１および第２Ｎ型ソースドレインとの段差よりも小さいため、応力膜に対するエッチングマージンが広がり、リーク電流を防いだ半導体記憶装置を製造することができる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の実施形態にかかる半導体記憶装置およびその製造方法について図面を参照して記述する。
【００２２】
第１実施形態
図１（ａ）は、本実施形態にかかる半導体記憶装置であるＳＲＡＭにおける６つのＭＯＳＦＥＴを有するメモリセルの等価回路である。
【００２３】
たとえば、半導体記憶装置は、２つのＰＭＯＳトランジスタ(ＰＴｒ)である第１ロードトランジスタＬＴｒ１と第２ロードトランジスタＬＴｒ２、２つのＮＭＯＳトランジスタ(ＮＴｒ)である第１ドライバトランジスタＤＴｒ１と第２ドライバトランジスタＤＴｒ２、および２つのＮＭＯＳトランジスタ(ＮＴｒ)である第１転送トランジスタＴＴｒ１と第２転送トランジスタＴＴｒ２を有する。
ここで、第１ロードトランジスタが、本発明における第１Ｐチャネルトランジスタの一実施形態であり、第２ロードトランジスタが、本発明にかかる第２Ｐチャネルトランジスタの一実施形態である。また、第１ドライバトランジスタが、本発明にかかる第１Ｎチャネルトランジスタの一実施形態であり、第２ドライバトランジスタが、本発明にかかる第２Ｎチャネルトランジスタの一実施形態である。第１および第２ロードトランジスタＬＴｒ１，ＬＴｒ２は、それぞれ第１および第２Ｐ型ソースドレインを有し、第１ドライバトランジスタＤＴｒ１と第２ドライバトランジスタＤＴｒ２は、それぞれ第１および第２Ｎ型ソースドレインを有する。
【００２４】
第１ロードトランジスタＬＴｒ１と第１ドライバトランジスタＤＴｒは、ドレインが第１記憶ノードＮＤに、ゲートが第２記憶ノードＮＤにそれぞれ接続されている。第１ロードトランジスタＬＴｒ１のソースは電源電圧ＶＤに、第１ドライバトランジスタＤＴｒ１のソースは基準電位にそれぞれ接続されている。第１ロードトランジスタＬＴｒ１および第１ドライバトランジスタにＤＴｒ１よって、第２記憶ノードＮＤの電位を入力し第１記憶ノードＮＤの電位を出力する第１ＣＭＯＳインバータが形成されている。
【００２５】
第２ロードトランジスタＬＴｒ２と第２ドライバトランジスタＤＴｒ２は、ドレインが第２記憶ノードＮＤに、ゲートが第１記憶ノードＮＤにそれぞれ接続されている。第２ロードトランジスタＬＴｒ２のソースは電源電圧ＶＤに、第２ドライバトランジスタＤＴｒ２のソースは基準電位にそれぞれ接続されている。第２ロードトランジスタＬＴｒ２および第２ドライバトランジスタＤＴｒ２によって、第１記憶ノードＮＤの電位を入力し第２記憶ノードＮＤの電位を出力する第２ＣＭＯＳインバータが形成されている。
【００２６】
上述した第１ロードトランジスタＬＴｒ１と第１ドライバトランジスタＤＴｒ１による第１ＣＭＯＳインバータと、第２ロードトランジスタＬＴｒ２および第２ドライバトランジスタＤＴｒ２による第２ＣＭＯＳインバータとは、互いの入力および出力がリング状に接続されており、これにより１つの記憶回路が構成されている。
【００２７】
また、第１転送トランジスタＴＴｒ１は、ゲートがワード線ＷＬに、ドレインがビット線ＢＬに、ソースが第１記憶ノードＮＤにそれぞれ接続されている。第２転送トランジスタＴＴｒ２は、ゲートがワード線ＷＬに、ドレインが、反転ビット線ＢＬに、ソースが第２記憶ノードＮＤにそれぞれ接続されている。
【００２８】
図１（ｂ）は、本実施形態にかかるＳＲＡＭにおける１つのメモリセルのレイアウトを示す平面図である。
【００２９】
第１Ｐ型半導体領域Ｐ１、第２Ｐ型半導体領域Ｐ２、第１Ｎ型半導体領域Ｎ１、および第２Ｎ型半導体領域Ｎ２は、素子分離領域Ｉで分離され、それぞれ活性領域を構成している。第１Ｐ型半導体領域Ｐ１、第２Ｐ型半導体領域Ｐ２、第１Ｎ型半導体領域Ｎ１、および第２Ｎ型半導体領域Ｎ２は、それぞれ半導体基板に形成されたウェルあるいは半導体基板そのものから構成される。
【００３０】
上記の各活性領域上を横切るように第１ゲート電極２２ａ、第２ゲート電極２２ｂ、第３ゲート電極２２ｃ、および第４ゲート電極２２ｄが図示のレイアウトで形成され、さらに各ゲート電極の両側部における各半導体領域の活性領域の表層部分にソースドレイン領域がそれぞれ形成されて、２つのＰＭＯＳトランジスタである第１および第２ロードトランジスタＬＴｒ１，２、２つのＮＭＯＳトランジスタである第１ドライバトランジスタＤＴｒ１と第２ドライバトランジスタＤＴｒ２、および２つのＮＭＯＳトランジスタである第１転送トランジスタＴＴｒ１と第２転送トランジスタＴＴｒ２がそれぞれ形成されている。
【００３１】
具体的には、第１ゲート電極２２ａが、第１ドライバトランジスタＤＴｒ１と第１ロードトランジスタＬＴｒ１を構成し、第１ゲート電極２２ａは、第２Ｐ型ソースドレイン（図示なし）まで延伸され、その延伸された部分においてゲート絶縁膜（図示なし）を介して第２ロードトランジスタＬＴｒ２を構成する第２Ｎ型半導体領域Ｎ２における活性領域上に積層されている。
また、第２ゲート電極２２ｂが、第２ドライバトランジスタＤＴｒ２と第２ロードトランジスタＬＴｒ２を構成し、第２ゲート電極２２ｂは、第１Ｐ型ソースドレイン（図示なし）まで延伸され、その延伸された部分においてゲート絶縁膜（図示なし）を介して第１ロードトランジスタＬＴｒ１を構成する第１Ｎ型半導体領域Ｎ１の活性領域上に積層されている。
第３ゲート電極２２ｃは、第１転送トランジスタＴＴｒ１を構成し、第４ゲート電極２２ｄは、第２転送トランジスタＴＴｒ２を構成する。
【００３２】
ここで、第１ロードトランジスタＬＴｒ１の第１Ｐ型ソースドレイン（図示なし）と、延伸された部分における第２ゲート電極２２ｂとが、第１共通コンタクトＣ１において第１ノード配線４２ａにより電気的に接続されている。
また、第１ドライバトランジスタＤＴｒ１のドレイン領域（第１転送トランジスタＴＴｒ１のソース領域）と第１ロードトランジスタＬＴｒ１のドレイン領域が、第１共通コンタクトＣ１を含むコンタクトを介して第１記憶ノード配線４２ａにより接続されている。
【００３３】
このように、第１ドライバトランジスタＤＴｒ１のドレイン領域と第１ロードトランジスタＬＴｒ１のドレイン領域を接続する第１記憶ノード配線４２ａが、第１共通コンタクトＣ１において第１ロードトランジスタＬＴｒ１のドレイン領域と第２ゲート電極２２ｂに接続して、第１記憶ノードＮＤが構成されている。
【００３４】
同様に、第２ロードトランジスタＬＴｒ２のソースドレイン領域と、延伸された部分における第１ゲート電極２２ａとが、第２共通コンタクトＣ２において第２記憶ノード配線４２ｂにより電気的に接続されている。
また、第２ドライバトランジスタＤＴｒ２のドレイン領域（第２転送トランジスタＴＴｒ２のソース領域）と第２ロードトランジスタＬＴｒ２のドレイン領域が、第２共通コンタクトＣ２を含むコンタクトを介して第２記憶ノード配線４２ｂにより接続されている。
【００３５】
このように、第２ドライバトランジスタＤＴｒ２のドレイン領域と第２ロードトランジスタＬＴｒ２のドレイン領域を接続する第２記憶ノード配線４２ｂが、第２共通コンタクトＣ２において第２ロードトランジスタＬＴｒ２のドレイン領域と第１ゲート電極２２ａに接続して、第２記憶ノードＮＤが構成されている。
【００３６】
上記以外のソースドレイン領域は、それぞれコンタクトを介して電源電圧ＶＤ、基準電位、ビット線あるいは反転ビット線に接続されている。
【００３７】
図２は、図１（ｂ）中のＡ−ＡおよびＢ−Ｂにおける断面図である。
半導体基板における第１Ｎ型半導体領域Ｎ１と第１Ｐ型半導体領域Ｐ１の活性領域をそれぞれ区分するように、ＳＴＩ型の素子分離絶縁膜１６が形成されている。
上記の第１Ｎ型半導体領域Ｎ１における活性領域には、第１ロードトランジスタＬＴｒ１の第１Ｐ型ソースドレインと第２ゲート電極２２ｂとを接続する第１コンタクトＣ１が形成され、第１Ｐ型半導体領域Ｐ１における活性領域には、第１ドライバトランジスタＤＴｒ１（ＮＴｒ）が形成されている。Ａ−Ａ断面は、第１コンタクト領域ＲＣ１を示し、Ｂ−Ｂ断面は、第１ドライバトランジスタＤＴｒ１（ＮＴｒ）領域を示している。
【００３８】
まず、第１コンタクトＣ１について記述する。
上記の第１Ｎ型半導体領域Ｎ１の活性領域上に第２ゲート絶縁膜１８ｂが形成され、第２ゲート絶縁膜１８ｂの上に第２ゲート電極２２ｂが積層して形成されている。第２ゲート電極２２ｂは、たとえばポリシリコンにより形成され、第２ゲート電極２２ｂの表層には高融点シリサイド層３４が形成されている。以下、第２ゲート電極２２ｂおよび高融点シリサイド層３４とを第２ゲート電極２２ｂ，３４と称することもある。第２ゲート電極２２ｂ，３４の両側部における半導体基板上に、第２サイドウォール絶縁膜２４ｂが形成されている。第２サイドウォール絶縁膜２４ｂの両側部における第１Ｎ型半導体領域Ｎ１における活性領域の表層部に高濃度にＰ型不純物を含有する第１Ｐ型ソースドレイン２６が形成され、第１Ｐ型ソースドレイン２６の表層には高融点シリサイド層３０が形成されている。以下、第１Ｐ型ソースドレイン２６および高融点シリサイド層３０とを第１Ｐ型ソースドレイン２６，３０と称することもある。また、図示は省略されているが、第２サイドウォール絶縁膜２４ｂの下部における第１Ｎ型半導体領域Ｎ１の活性領域の表層部に、第１Ｐ型ソースドレイン２６，３０に接続して、第１Ｐ型ソースドレイン２６，３０よりも浅く、低濃度にＰ型不純物を含有するエクステンション領域が形成されている。上記のようにして第１コンタクトＣ１が形成されている。図示は省略されているが、第２コンタクト、ＰＭＯＳトランジスタである第１および第２ロードトランジスタＬＴｒ１，ＬＴｒ２も同様の構成で形成されている。
【００３９】
次に、第１ドライバトランジスタＤＴｒ１（ＮＴｒ）について記述する。
上記の第１Ｐ型半導体領域Ｐ１の活性領域上に第１ゲート絶縁膜１８ａが形成され、第１ゲート絶縁膜１８ａの上に第１ゲート電極２２ａが積層して形成されている。第１ゲート電極２２ａは、たとえばポリシリコンにより形成され、第１ゲート電極２２ａの表層には高融点シリサイド層３６が形成されている。以下、第１ゲート電極２２ａおよび高融点シリサイド層３６とを第１ゲート電極２２ａ，３６と称することもある。第１ゲート電極の２２ａ，３６の両側部において半導体基板上に第１サイドウォール絶縁膜２４ａが形成されている。第１サイドウォール絶縁膜２４ａの両側部における第１Ｐ型半導体領域Ｐ１の活性領域の表層部に高濃度にＮ型不純物を含有する第１Ｎ型ソースドレイン２８が形成され、第１Ｎ型ソースドレイン２８の表層には高融点シリサイド層３２が形成されている。以下、第１Ｎ型ソースドレイン２８および高融点シリサイド層３２とを第１Ｎ型ソースドレイン２８，３２と称することもある。また、図示は省略されているが、第１サイドウォール絶縁膜２４ａの下部における第１Ｎ型半導体領域Ｎ１の活性領域の表層部に、第１Ｎ型ソースドレイン２８，３２に接続して、第１Ｎ型ソースドレイン２８，３２よりも浅く、低濃度にＮ型不純物を含有するエクステンション領域が形成されている。上記のようにして第１ドライバトランジスタＤＴｒ１が形成されている。図示は省略されているが、ＮＭＯＳトランジスタである第２ドライバトランジスタＤＴｒ２と第１および第２転送トランジスタＴＴｒ１，ＴＴｒ２も同様の構成で形成されている。
【００４０】
第１コンタクトＣ１および第１ドライバトランジスタＤＴｒ１（ＮＴｒ）において、第１ゲート電極２２ａ，３６、第１Ｎ型ソースドレイン２８，３２、および第２ゲート電極２２ｂ，３４と第２Ｐ型ソースドレインの一部を被覆して応力膜３８が形成され、応力膜３８上に層間絶縁膜４０が形成されている。応力膜３８および層間絶縁膜４０には、第２ゲート電極２２ｂ，３４から一方の第１Ｐ型ソースドレイン２６，３０まで連通して開口された共通コンタクトホールＣＨが形成され、共通コンタクトホールＣＨに第１記憶ノード配線４２ａが埋め込まれている。
【００４１】
応力膜３８は、上記の半導体基板の活性領域に対してゲート電極の延伸方向に作用する応力を与える応力膜であって、たとえば、窒化シリコン膜などを用いる。窒化シリコン膜は、ゲート電極の延伸方向に引っ張り応力を与えるため、第１ドライバトランジスタＤＴｒ１を含むＮＭＯＳトランジスタは、電流駆動能力を向上することができる。
また、応力膜３８は、上に形成される層間絶縁膜４０と異なるエッチング選択性を有する膜であって、層間絶縁膜４０に共通コンタクトホールＣＨを形成する際のエッチングストップレイヤーとしても機能する。なお、コンタクトホールＣＨを形成するときは、応力膜３８と層間絶縁膜４０を後述するような工程により除去する。
【００４２】
第１記憶ノード配線４２ａは、共通コンタクトホールＣＨの内壁を被覆するバリアメタルと共通コンタクトホールＣＨ内を埋め込む導電層とを含む。導電層と比較して、バリアメタルは、一般的に高い抵抗を有するものが多い。
【００４３】
上記の構成において、第１コンタクトＣ１における第２ゲート電極２２ｂ，３４は、第１ドライバトランジスタＤＴｒ１（ＮＴｒ）領域の第１ゲート電極２２ａ，３６よりも低く形成されている。言い換えれば、第１コンタクトＣ１において第２ゲート電極２２ｂ，３４の上面と第１Ｐ型ソースドレイン２６，３０の表面により形成される段差は、第１ドライバトランジスタＤＴｒ１（ＮＴｒ）の第１ゲート電極２２ａ，３６の上面と第１Ｎ型ソースドレイン２８，３２の表面により形成される段差よりも低く形成されている。
【００４４】
これにより、応力膜３８が、第２サイドウォール絶縁膜２４ｂ上において局所的に薄く形成されることなく、均一に形成され易くなる。そのため、応力膜３８に共通コンタクトホールＣＨを形成する際に第２サイドウォール絶縁膜２４ｂがエッチングされて、共通コンタクトホールＣＨに埋め込まれる第１記憶ノード配線４２ａと第１Ｐ型半導体領域Ｐ１の活性領域との間のリーク電流を生じることが抑制される。
【００４５】
また、第１コンタクトＣ１において，第２ゲート電極２２ｂ，３４を低く形成することにより、第１記憶ノード配線４２ａとして形成される高抵抗のバリアメタルの接触面積が少なくなり、低抵抗の導電層の量が増加する。その結果、コンタクト部分における抵抗を小さくすることができる。
【００４６】
さらに、活性領域に引っ張り応力を与える応力膜により、ＮＴｒは電流駆動能力が向上する。ＮＴｒとＰＴｒに共通の応力膜の場合、ＰＴｒに引っ張り応力は好ましくないが、ＰＴｒは、第１コンタクトＣ１と同様にゲート電極が低く形成されているので、応力膜の作用が緩和され、性能を損なうことはない。
【００４７】
このように、本実施形態の半導体記憶装置であるＳＲＡＭは、第１コンタクト領域およびＰＴｒ形成領域におけるゲート電極をＮＴｒ形成領域におけるゲート電極よりも低く形成し、その上に活性領域に応力を与える応力膜を形成しているので、ＮＴｒの電流駆動能力を向上させた状態で、ＰＴｒの性能を損なうことなく、コンタクト部分の低抵抗化を実現することができ、コンタクト部分におけるエッチングマージンを広げてリーク電流を防止することができる。
【００４８】
次に、本実施形態にかかる半導体記憶装置（ＳＲＡＭ）の製造方法について図面を参照して記述する。
図３から図９は、本実施形態にかかる半導体記憶装置の製造工程を順次示した概略断面図である。
【００４９】
図３（ａ）に示すように、たとえば、第１コンタクト領域ＲＣ１および第１ドライバトランジスタＤＴｒ１形成領域（以降、ＮＴｒ形成領域とも称する）ＲＮＴｒを含むシリコン基板１０上に、たとえば、熱酸化法によって酸化膜（ＳｉＯ２膜）１２を５ｎｍ程度形成し、その上に化学的気相成長（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）法などによりシリコン窒化膜１４を１３０ｎｍ程度形成する。
シリコン基板１０は、たとえば、予めＰ型あるいはＮ型の導電性不純物がドープされた基板であっても良い。
【００５０】
図３（ｂ）に示すように、たとえば、第１コンタクト領域ＲＣ１およびＮＴｒ形成領域ＲＮＴｒにおいて、シリコン基板１０の素子分離領域において、ＡｒＦ光源を用いたリソグラフィーを行って窒化膜１４をパターニングし、続いて酸化膜１２をパターニングする。パターニングされた窒化膜１４および酸化膜１２をマスクにシリコン基板１０の素子分離領域に３００ｎｍ程度の深さの素子分離用溝１０ｔを形成する。
【００５１】
図４（ａ）に示すように、たとえば、第１コンタクト領域ＲＣ１およびＮＴｒ形成領域ＲＮＴｒにおいて、形成された素子分離用溝１０ｔに、高密度プラズマ（Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｐｌａｓｍａ：ＨＤＰ）法によりシリコン酸化膜を埋め込んで、化学的機械的研磨（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）法によりシリコン酸化膜の表面を平坦化する。
【００５２】
図４（ｂ）に示すように、第１コンタクト領域ＲＣ１およびＮＴｒ形成領域ＲＮＴｒにおいて、窒化膜１４および酸化膜１２をウェットエッチングで除去することにより、ＳＴＩ型の素子分離絶縁膜１６を形成する。
【００５３】
図５（ａ）に示すように、たとえば、シリコン基板１０にイオン注入を行い、半導体領域を形成する。具体的には、ＮＴｒ形成領域ＲＮＴｒにおいて、シリコン基板１０の素子分離絶縁膜１６で区分された領域に、たとえば、ボロンを２３０ｋｅＶ、２．５×１０１３ａｔｏｍｓ／ｃｍ２および１５ｋｅＶ、１．４×１０１３ａｔｏｍｓ／ｃｍ２の条件でイオン注入を行い、Ｐ型半導体領域Ｐ１を形成する。マスクを除去した後、第１コンタクト領域ＲＣ１において、素子分離絶縁膜１６で区分された領域に、たとえば、リンを２３０ｋｅＶ、１．２×１０１３ａｔｏｍｓ／ｃｍ２および８０ｋｅＶ、１．４×１０１３ａｔｏｍｓ／ｃｍ２の条件でイオン注入を行い、Ｎ型半導体領域Ｎ１を形成する。なお、イオン注入を行わない領域は、たとえば、マスクを形成して保護されている。また、予め一方の導電性不純物がドープされた半導体基板を用いた場合には、他方の半導体領域のみを形成しても良い。
【００５４】
図５（ｂ）に示すように、たとえば、第１コンタクト領域ＲＣ１およびＮＴｒ形成領域ＲＮＴｒにおいて、各半導体領域が形成されたシリコン基板を高速熱酸化（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ｏｘｉｄａｔｉｏｎ：ＲＴＯ）処理して、その表面に薄膜ゲート絶縁膜１８を１ｎｍ程度成膜する。続けて、窒素面密度５×１０１４ａｔｏｍｓ／ｃｍ２の条件下において、プラズマ法により３秒程度窒化し、微量酸素添加の窒素雰囲気下において１０５０℃、５０秒のポストアニールを行い、窒化を安定させる。その後、薄膜ゲート絶縁膜１８上に、ＣＶＤにより第１ポリシリコン層２０を１００ｎｍ程度成膜する。
【００５５】
図６（ａ）に示すように、たとえば、ＮＴｒ形成領域ＲＮＴｒにおいて、ＡｒＦ光源を用いたリソグラフィー工程によってマスクを形成し、ロードトランジスタ形成領域（図示なし）およびコンタクト領域を露出する。第１コンタクト領域ＲＣ１において、第１ポリシリコン層２０をエッチングにより除去して、薄膜ゲート絶縁膜１８を露出する。
【００５６】
図６（ｂ）に示すように、たとえば、第１コンタクト領域ＲＣ１およびＮＴｒ形成領域ＲＮＴｒにおいて、第１ポリシリコン層２０および露出された薄膜ゲート絶縁膜１８上に、第２ポリシリコン層２１を５０ｎｍ程度成膜する。
【００５７】
図７（ａ）に示すように、たとえば、第１コンタクト領域ＲＣ１において、リソグラフィー工程により第２ポリシリコン層２１上にレジストマスクＲＭを形成する。ＮＴｒ形成領域ＲＮＴｒにおいて、エッチングにより第２ポリシリコン層２１を除去し、第１ポリシリコン層２０の厚さ（１００ｎｍ）程度を残す。その後、第１コンタクト領域ＲＣ１において、レジストマスクＲＭを除去する。
【００５８】
図７（ｂ）に示すように、たとえば、第１コンタクト領域ＲＣ１およびＮＴｒ形成領域ＲＮＴｒにおいて、ＡｒＦ光源を用いたリソグラフィー工程によりマスクを形成し、そのマスクを用いて第１および第２ポリシリコン層２０，２１をそれぞれパターニングして、ＮチャネルトランジスタとＰチャネルトランジスタを構成しコンタクト領域まで延伸された第１および第２ゲート電極２２ａ，２２ｂを形成する。なお、図示は省略されているが、図１（ｂ）における第３および第４ゲート電極２２ｃ，２２ｄも同時に形成される。第３および第４ゲート電極２２ｃ，２２ｄは、ＮＴｒ形成領域ＲＮＴｒにおけるゲート電極と同様に形成されている。
ここで、シリコン基板上にポリシリコン層２０，２１をそれぞれ形成するとき、各ポリシリコン層の基板の面内における膜厚のばらつきは、成膜装置の堆積させるプロセス条件に依存し、±３ｎｍ程度ばらつくプロセス条件の場合、その面内ばらつき（６ｎｍ)よりも第１コンタクト領域ＲＣ１とＮＴｒ形成領域ＲＮＴｒにおけるゲート電極の高さの差が大きくなるように、第１コンタクト領域ＲＣ１における第２ゲート電極２２ｂおよびＮＴｒ形成領域ＲＮＴｒにおける第１ゲート電極２２ａを形成する。また、後の工程でゲート電極にも導電性不純物を導入するので、不純物が基板の半導体領域に突き抜けないようにそれぞれの領域におけるゲート電極の高さを決めることが好ましい。
【００５９】
次に、たとえば、第１コンタクト領域ＲＣ１において、第２ゲート電極２２ｂをマスクとして、Ｎ型半導体領域Ｎ１における活性領域の表層部分にＰ型の導電性不純物をイオン注入することで、不図示のエクステンション領域を形成する。また、たとえば、ＮＴｒ形成領域ＲＮＴｒにおいて、第１ゲート電極２２ａをマスクとして、Ｐ型半導体領域Ｐ１における活性領域の表層部分にＮ型の導電性不純物をイオン注入することで、不図示のエクステンション領域を形成する。
イオン注入後、第１コンタクト領域ＲＣ１およびＮＴｒ形成領域ＲＮＴｒにおいて、第１および第２ゲート電極２２ａ，２２ｂ表面に形成されたマスクを除去する。
【００６０】
図８（ａ）に示すように、たとえば、第１コンタクト領域ＲＣ１およびＮＴｒ形成領域ＲＮＴｒにおいて、ＣＶＤ法により酸化シリコン膜を７０ｎｍ程度堆積し、全面にエッチバックして、第１および第２ゲート電極２２ａ，２２ｂの両側部に第１および第２サイドウォール絶縁膜２４ａ，２４ｂを形成する。
【００６１】
図８（ｂ）に示すように、たとえば、第１コンタクト領域ＲＣ１において、第２ゲート電極２２ｂおよび第２サイドウォール絶縁膜２４ｂをマスクとして、第２サイドウォール絶縁膜２４ｂの両側部におけるＮ型半導体領域Ｎ１の活性領域に、たとえば、ボロンを２．５ｋｅＶ、５×１０１５ａｔｏｍｓ／ｃｍ２の条件でイオン注入を行い、ソースドレイン領域を形成する。このソースドレイン領域の一方は、第１ロードトランジスタＬＴｒ１の第１Ｐ型ソースドレインになる。そのため、以降、第２ゲート電極２２ｂの両側部におけるソースドレイン領域を第１Ｐ型ソースドレイン２６と称する。このとき、第２ゲート電極２２ｂの表層にもボロンが注入されるので、上記のように第２ゲート電極２２ｂの高さは、注入されるボロンがＮ型半導体領域Ｎ１に突き抜けないように設定されている。
また、ＮＴｒ形成領域ＲＮＴｒにおいて、第１ゲート電極２２ａおよび第１サイドウォール絶縁膜２４ａをマスクとして、第１サイドウォール絶縁膜２４ａの両側部におけるＰ型半導体領域Ｐ１の活性領域に、たとえば、砒素を２０ｋｅＶ、３×１０１５ａｔｏｍｓ／ｃｍ２およびリンを１０ｋｅＶ、２×１０１５ａｔｏｍｓ／ｃｍ２の条件でイオン注入を行い、第１Ｎ型ソースドレイン２８を形成する。このとき、第２ゲート電極２２ｂと同様に、第１ゲート電極２２ａの表層にも砒素およびリンが注入される。
図示は省略されているが、第１および第２ゲート電極２２ａ，２２ｂへの不純物の注入の後、第１および第２ゲート電極２２ａ，２２ｂ上にシリコン酸化膜あるいはシリコン窒化膜などのキャップ層を形成し、加熱処理を行う。これにより、不純物注入による応力がそれぞれのゲート電極に残留し、その応力が活性領域に伝播して電流駆動能力を向上させることができる（Ｓｔｒｅｓｓ  Ｍｅｍｏｒｉｚａｔｉｏｎ  Ｔｅｃｈｎｏｌｏｇｙ：ＳＭＴ）。キャップ層は、加熱処理後除去される。
【００６２】
図９（ａ）に示すように、たとえば、第１コンタクト領域ＲＣ１およびＮＴｒ形成領域ＲＮＴｒにおいて、１０５０℃、０秒の昇温レートおよび降温レートで、急峻なスパイクＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）を行い、各領域に導入された不純物を活性化する。その後、第１コンタクト領域ＲＣ１およびＮＴｒ形成領域ＲＮＴｒにおいて、スパッタによりニッケルを１２ｎｍ程度成膜し、５００℃程度に加熱してソースドレイン領域２６，２８およびゲート電極２２ａ，２２ｂのポリシリコンとシリサイド化させ、シリサイド層３０，３２，３４，３６を形成する。
【００６３】
図９（ｂ）に示すように、たとえば、第１コンタクト領域ＲＣ１およびＮＴｒ形成領域ＲＮＴｒにおいて、第１および第２ゲート電極２２ａ，２２ｂを被覆して全面にＣＶＤ法により窒化シリコン膜を６０ｎｍ程度成膜し、コンタクトエッチングストップレイヤーとしても機能する応力膜３８を形成する。応力膜としては、上記の半導体基板の活性領域に対してゲート電極の延伸方向に作用する応力を有する膜であり、たとえば、窒化シリコン膜が用いられる。応力膜３８は、第１コンタクト領域ＲＣ１における第２ゲート電極２２ｂの上面と第１Ｐ型ソースドレイン２６の表面とにより形成される段差が小さいので、サイドウォール絶縁膜２４ｂ上でも局所的に薄くならずに形成されている。
【００６４】
窒化シリコン膜は、具体的に、活性領域に引っ張り応力を与えることができるため、ＮＴｒは電流駆動能力が向上される。一方、ＰＴｒは、本来圧縮応力を与えられることにより電流駆動能力が向上するため、共通の応力膜の場合、好ましくない。しかしながら、本実施形態においては、ＮＴｒ形成領域と比較して、ＰＴｒ形成領域およびコンタクト領域のゲート電極が低く形成されているので、ＰＴｒは、窒化シリコン膜（応力膜）から与えられる引っ張り応力の影響が緩和され、電流駆動能力が低下することはない。
【００６５】
その後、たとえば、第１コンタクト領域ＲＣ１およびＮＴｒ形成領域ＲＮＴｒにおいて、応力膜３８を被覆して、たとえば、ＨＤＰ法により酸化シリコンを４５０ｎｍ程度堆積させ、ＣＭＰ法で平坦化し、層間絶縁膜４０を形成する。
次に、第１コンタクト領域ＲＣ１において、ＡｒＦ光源を用いたリソグラフィー工程およびエッチング加工により、露出した層間絶縁膜４０および応力膜３８を除去し、第２ゲート電極２２ｂ，３４の上面から第１Ｐ型ソースドレイン２６，３０の表面まで連通して開口する共通コンタクトホールＣＨを形成する。応力膜３８は、上記のように層間絶縁膜４０のエッチングストップレイヤーともなるので、２段階のエッチングを行う。共通コンタクトホールＣＨを被覆するようにバリアメタルとしてタングステンが形成され、さらに、窒化チタンが埋め込まれ、第１記憶ノード配線４２ａが形成される。これにより、共通コンタクトホールＣＨにおいて第２ゲート電極２２ｂ，３４と第１Ｐ型ソースドレイン２６，３０が第１記憶ノード配線４２ａにより電気的に接続され、図２に示す半導体記憶装置が製造される。
【００６６】
バリアメタルのタングステンは高い抵抗を有するが、埋め込まれる窒化チタンは、タングステンに比べて低い抵抗を有する。また、コンタクト領域におけるゲート電極をＮＴｒ形成領域ＲＮＴｒにおけるゲート電極と比べて低く形成したので、第１コンタクト領域ＲＣ１およびＮＴｒ形成領域ＲＮＴｒにおいてゲート電極の高さを同じに形成したときと比べて、低い抵抗を有する窒化チタンを多く埋め込むことができる。その結果、共通コンタクトホールＣＨにおける第１記憶ノード配線４２ａを低抵抗化することができる。
【００６７】
図１０は、図１（ｂ）のＺ−Ｚにおける断面図を示す。
【００６８】
第１Ｎ半導体領域Ｎ１上に形成された第１コンタクトＣ１を有する第１コンタクト領域ＲＣ１、第２Ｎ半導体領域Ｎ２上に形成された第２ロードトランジスタＬＴｒ２を有する第２ＰチャネルトランジスタＰＴｒ２形成領域ＲＰＴｒ２、および第２Ｐ半導体領域Ｐ２上に形成された第２ドライバトランジスタＰＴｒ２を有する第２ＮチャネルトランジスタＮＴｒ２形成領域ＲＮＴｒ２が含まれている。シリコン基板１０のそれぞれの半導体領域は素子分離絶縁膜１６で分離され、シリコン基板１０上にはゲート絶縁膜１８と第２ゲート電極２２ｂが形成されている。第２ゲート電極２２ｂは、ＮＴｒ２形成領域ＲＮＴｒ２よりもＰＴｒ２形成領域ＲＰＴｒ２および第１コンタクト領域ＲＣ１が低くなるように形成され、第１コンタクト領域ＲＣ１において応力膜（図示なし）と層間絶縁膜４０に形成された共通コンタクトホールＣＨにより第２ゲート電極２２ｂは、第１記憶ノード配線４２ａと接続されている。
【００６９】
上記の本実施形態にかかる半導体記憶装置の製造方法によれば、コンタクト領域およびＰＴｒ形成領域におけるゲート電極の上面と隣接するソースドレインの表面との段差をＮＴｒ形成領域におけるゲート電極の上面とそれに隣接するソースドレインの表面との段差よりも低く形成し、その上に活性領域に応力を与える応力膜を形成しているので、ＮＴｒの電流駆動能力を向上させた状態で、ＰＴｒの性能を損なうことなく、コンタクト部分の低抵抗化を実現することができ、コンタクト部分におけるエッチングマージンを広げてリーク電流を防止することができる。
【００７０】
第２実施形態
図１１は、本実施形態にかかる半導体記憶装置の断面図である。本実施形態にかかる半導体記憶装置は、実質的に第１実施形態と同様であるが、第１コンタクト領域ＲＣ１における第１Ｐ型ソースドレイン５４，５８の表面が、ＮＴｒ形成領域における第１Ｎ型ソースドレイン２８，３２の表面よりも高くなるように形成されていることが異なる。
【００７１】
第１Ｐ型ソースドレイン５４，５８は、ゲート電極２２ｂとその両側部に形成されたサイドウォール絶縁膜２４ｂとをマスクとしてＮ型半導体領域Ｎ１における活性領域に形成されたリセス内に、ＳｉＧｅ膜を埋め込むことにより形成されている。ＳｉＧｅ膜は、ＰＴｒのチャネル形成領域に圧縮応力を与える応力膜であり、ＰＴｒの電流駆動能力が高められる。
【００７２】
本実施形態にかかる半導体記憶装置は、コンタクト領域およびＰＴｒ形成領域（図示なし）において、ゲート電極をＮＴｒ形成領域におけるゲート電極よりも低く形成し、ソースドレイン領域をＮＴｒ形成領域におけるソースドレイン領域よりも高く形成するので、コンタクト領域およびＰＴｒ形成領域において、ゲート電極およびソースドレイン領域を被覆する応力膜が、サイドウォール絶縁膜の上面において局所的に薄くなることがなくなる。その結果、コンタクト領域において、ゲート電極およびＰ型ソースドレイン上の応力膜を除去して共通コンタクトホールＣＨを形成する際に、サイドウォール絶縁膜がエッチングされることが抑制されるので、エッチングマージンが広がり、リーク電流を防止することができる。
【００７３】
図１２から図１５は、図１１に示す半導体記憶装置の製造工程を順次示す概略断面図である。
【００７４】
図１２（ａ）に示すように、たとえば、第１コンタクト領域ＲＣ１およびＮＴｒ形成領域ＲＮＴｒにおいて、それぞれ高さの異なるポリシリコン膜２０，２１を第１実施形態における図３（ａ）から図７（ａ）と同様の工程で形成し、ポリシリコン膜２０，２１の上面に、たとえば、成膜温度６５０℃以下の低温ＣＶＤにより、後の工程のエピタキシャル成長の際のマスクとなる窒化膜を、５０ｎｍ程度堆積し、ハードマスク層５０を形成する。
【００７５】
図１２（ｂ）に示すように、たとえば、第１コンタクト領域ＲＣ１およびＮＴｒ形成領域ＲＮＴｒにおいて、ハードマスク層５０をゲート電極のパターンにエッチングし、ハードマスク層５０をマスクとしてポリシリコン層２０，２１をエッチングして、第１および第２ゲート電極２２ａ，２２ｂを形成する。
次に、たとえば、第１コンタクト領域ＲＣ１において、第２ゲート電極２２ｂおよびハードマスク層５０をマスクとして、Ｎ型半導体領域Ｎ１における活性領域の表層部分にＰ型の導電性不純物をイオン注入することで不図示のエクステンション領域を形成する。また、ＮＴｒ形成領域ＲＮＴｒにおいて、第１ゲート電極２２ａおよびハードマスク層５０をマスクとして、Ｐ型半導体領域Ｐ１における活性領域の表層部分にＮ型の導電性不純物をイオン注入することで不図示のエクステンション領域を形成する。
【００７６】
図１３（ａ）に示すように、たとえば、第１コンタクト領域ＲＣ１およびＮＴｒ形成領域ＲＮＴｒにおいて、ハードマスク層５０、第１Ｎ型半導体領域Ｎ１および第１Ｐ型半導体領域Ｐ１上に、ＣＶＤ法によりシリコン酸化膜を形成し、エッチバックしてゲート電極の両側部に第１および第２サイドウォール絶縁膜２４ａ，２４ｂを形成する。
【００７７】
図１３（ｂ）に示すように、たとえば、ＮＴｒ形成領域ＲＮＴｒにおいて、ＣＶＤ法によりシリコン酸化膜５２を５０ｎｍ程度形成する。
【００７８】
図１４（ａ）に示すように、たとえば、第１コンタクト領域ＲＣ１において、第２ゲート電極２２ｂ、第２サイドウォール絶縁膜２４ｂ、およびハードマスク層５０をマスクとして、第１Ｎ型半導体領域Ｎ１における活性領域の表面にドライエッチングを施し、ＰＴｒのソースドレイン領域となる領域において、６０ｎｍ程度の深さのリセスＡを形成する。
【００７９】
図１４（ｂ）に示すように、たとえば、第２ゲート電極２２ｂ、第２サイドウォール絶縁膜２４ｂ、およびハードマスク層５０をマスクとして、シリコンが露出しているリセスＡの表面に、シリコン基板と格子定数の異なるＳｉＧｅ膜を選択的にエピタキシャル成長させ、８０ｎｍ程度の厚さのＳｉＧｅ膜を形成する。ＳｉＧｅ膜はそのままソースドレイン領域５４となり、ＰＴｒが構成される。ＳｉＧｅ膜は、少なくともゲート電極の面内ばらつきの合計（１０ｎｍ）よりも基板表面から高くなるように形成される。なお、リセスＡの内壁面に自然酸化膜やダメージ膜を含む場合は、ＳｉＧｅ膜を成長させる前にこれらを除去してからエピタキシャル成長を行う。
ＳｉＧｅ膜は、ＰＴｒのチャネル形成領域に圧縮応力を与える応力膜であり、電流駆動能力が高められて、ＰＴｒの能力が向上する。
【００８０】
図１５（ａ）に示すように、たとえば、第１コンタクト領域ＲＣ１において、レジスト膜（図示なし)を形成し、ＮＴｒ形成領域ＲＮＴｒにおいて、シリコン酸化膜５２を全面にエッチバックしてハードマスク層５０および第１Ｎ型半導体領域Ｎ１を露出させる。第１サイドウォール絶縁膜２４ａの表面に残ったシリコン酸化膜５２は、第１サイドウォール絶縁膜２４ａと一体化される。続いて、第１コンタクト領域ＲＣ１において、レジスト膜を除去し、第１コンタクト領域ＲＣ１およびＮＴｒ形成領域ＲＮＴｒにおいて、エッチバックを行いゲート電極上のハードマスク層５０を除去する。このとき、第１および第２サイドウォール絶縁膜２４ａ，２４ｂも一部エッチバックされる。
【００８１】
図１５（ｂ）に示すように、たとえば、第１コンタクト領域ＲＣ１において、レジスト膜５６を形成し、ＮＴｒ形成領域ＲＮＴｒにおいて、第１ゲート電極２２ａおよび第１サイドウォール絶縁膜２４ａをマスクとして、Ｐ型半導体領域Ｐ１における活性領域の表層部分にＮ型の導電性不純物をイオン注入することで、ソースドレイン領域２８を形成する。
【００８２】
このとき、第１ゲート電極２２ａにもＮ型の導電性不純物がイオン注入されるが、ＮＴｒ形成領域におけるゲート電極は充分な高さを有するため、導電性不純物がゲート電極層を突き抜けることはない。
【００８３】
続く工程は、第１実施形態における図９（ａ）以降と同様に、たとえば、第１コンタクト領域ＲＣ１およびＮＴｒ形成領域ＲＮＴｒにおいて、ゲート電極およびソースドレイン領域をシリサイド化してシリサイド層３２，５８を形成し、応力膜３８および層間絶縁膜４０を形成し、第１コンタクト領域ＲＣ１において、第２ゲート電極２２ｂ，６０の上面から一方の第１Ｐ型ソースドレイン５４,５８の表面まで連通して開口された共通コンタクトホールＣＨを応力膜３８および層間絶縁膜４０に形成する。共通コンタクトホールＣＨにバリアメタルとしてタングステンを被覆し、さらに窒化チタンを埋め込んで第１記憶ノード配線４２を形成して図１１に示す半導体記憶装置を形成する。
【００８４】
本実施形態にかかる半導体記憶装置の製造方法によれば、ＳｉＧｅ膜を成長させて第１Ｎ型ソースドレインよりもその表面位置が高くなるように第１Ｐ型ソースドレインを形成することにより、第２ゲート電極の上面と第１Ｐ型ソースドレインの表面とで形成される段差がさらに小さくなり、エッチングマージンが広くなり、リーク電流を防止することができる。また、段差の低減により、コンタクトホールにおけるバリアメタルの接触面積を低減することができるので、低抵抗化を実現できる。また、ＳｉＧｅ膜は、活性領域に圧縮応力を与えるため、ＰＴｒの電流駆動能力を向上させることもできる。
【００８５】
第３実施形態
図１６は、本実施形態にかかる半導体記憶装置の断面図である。本実施形態にかかる半導体記憶装置は、実質的に第２実施形態と同様であるが、コンタクト形成領域における第２ゲート電極が、ＮＴｒ形成領域における第１ゲート電極とほぼ同じ高さに形成されていることが異なる。
第１Ｐ型ソースドレイン領域５４，５８は、第２サイドウォール絶縁膜２４ｂの両側部における第１Ｎ型半導体領域Ｎ１の活性領域に形成されたリセス内に、ＳｉＧｅ膜を埋め込むことにより形成されている。
【００８６】
本実施形態にかかる半導体記憶装置は、コンタクト領域およびＰＴｒ形成領域（図示なし）におけるソースドレイン領域の表面が、ＮＴｒ形成領域におけるソースドレイン領域の表面よりも高く形成されているので、第２ゲート電極の上面と第１Ｐ型ソースドレインの表面とで形成される段差が小さくなり、トランジスタを覆う応力膜が、サイドウォール絶縁膜の上面において局所的に薄くなることがなくなり、共通コンタクトホールＣＨを形成する際のエッチングマージンが広がり、リーク電流を防止することができる。
【００８７】
本発明は、上記の実施形態に限定されず、種々の変形が可能である。
【産業上の利用可能性】
【００８８】
本発明の半導体記憶装置は、ＳＲＡＭに適用できる。
【００８９】
本発明の半導体記憶装置の製造方法は、ＳＲＡＭの製造方法に適用できる。
【図面の簡単な説明】
【００９０】
【図１】図１（ａ）は、本発明の第１実施形態にかかる半導体記憶装置であるＳＲＡＭにおける６つのＭＯＳＦＥＴを有するメモリセルの等価回路であり、図１（ｂ）は、第１実施形態にかかるＳＲＡＭにおける１つのメモリセルのレイアウトを示す平面図である。
【図２】図２（ａ）および図２（ｂ）は、図１（ｂ）中のＡ−ＡおよびＢ−Ｂにおける断面図である。
【図３】図３（ａ）および図３（ｂ）は、本発明の第１実施形態にかかる半導体記憶装置の製造工程を順次示した概略断面図である。
【図４】図４（ａ）および図４（ｂ）は、本発明の第１実施形態にかかる半導体記憶装置の製造工程を順次示した概略断面図である。
【図５】図５（ａ）および図５（ｂ）は、本発明の第１実施形態にかかる半導体記憶装置の製造工程を順次示した概略断面図である。
【図６】図６（ａ）および図６（ｂ）は、本発明の第１実施形態にかかる半導体記憶装置の製造工程を順次示した概略断面図である。
【図７】図７（ａ）および図７（ｂ）は、本発明の第１実施形態にかかる半導体記憶装置の製造工程を順次示した概略断面図である。
【図８】図８（ａ）および図８（ｂ）は、本発明の第１実施形態にかかる半導体記憶装置の製造工程を順次示した概略断面図である。
【図９】図９（ａ）および図９（ｂ）は、本発明の第１実施形態にかかる半導体記憶装置の製造工程を順次示した概略断面図である。
【図１０】図１０は、図１（ｂ）中のＺ−Ｚにおける断面図を示す。
【図１１】図１１は、本発明の第２実施形態にかかる半導体記憶装置の断面図である。
【図１２】図１２（ａ）および図１２（ｂ）は、本発明の第２実施形態にかかる半導体記憶装置の製造工程を順次示す概略断面図である。
【図１３】図１３（ａ）および図１３（ｂ）は、本発明の第２実施形態にかかる半導体記憶装置の製造工程を順次示す概略断面図である。
【図１４】図１４（ａ）および図１４（ｂ）は、本発明の第２実施形態にかかる半導体記憶装置の製造工程を順次示す概略断面図である。
【図１５】図１５（ａ）および図１５（ｂ）は、本発明の第２実施形態にかかる半導体記憶装置の製造工程を順次示す概略断面図である。
【図１６】図１６は、第３実施形態にかかる半導体記憶装置の断面図である。
【符号の説明】
【００９１】
１０…シリコン基板、１０ｔ…素子分離用溝、１２…酸化膜、１４…窒化膜、１６…素子分離絶縁膜、１８ａ…第１ゲート絶縁膜、１８ｂ…第２ゲート絶縁膜、２０，２１…ポリシリコン層、２２ａ…第１ゲート電極、２２ｂ，６０…第２ゲート電極、２２ｃ…第３ゲート電極、２２ｄ…第４ゲート電極、２４ａ…第１サイドウォール絶縁膜、２４ｂ…第２サイドウォール絶縁膜、２６，５４…第１Ｐ型ソースドレイン、２８…第１Ｎ型ソースドレイン、３０，３２，３４，３６，５８…高融点シリサイド層、３８…応力膜、４０…層間絶縁膜、４２ａ…第１記憶ノード配線、４２ｂ…第２記憶ノード配線、５０…ハードマスク層、５２…シリコン酸化膜、ＣＨ…共通コンタクトホール、Ｃ１…第１共通コンタクト、Ｃ２…第２共通コンタクト、Ｐ１…第１Ｐ型半導体領域、Ｐ２…第２Ｐ型半導体領域、Ｎ１…第１Ｎ型半導体領域、Ｎ２…第２Ｎ型半導体領域、Ｉ…素子分離領域、ＬＴｒ１…第１ロードトランジスタ、ＬＴｒ２…第２ロードトランジスタ、ＤＴｒ１…第１ドライバトランジスタ、ＤＴｒ２…第２ドライバトランジスタ、ＴＴｒ１…第１転送トランジスタ、ＴＴｒ２…第２転送トランジスタ、ＮＤ…第１記憶ノード、ＮＤ…第２記憶ノード、ＷＬ…ワード線、ＢＬ…ビット線、ＢＬ…反転ビット線。
【図１】
2008060321.tif 000003
【図２】
2008060321.tif 000004
【図３】
2008060321.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
2008060321.tif 000010
【図９】
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【図１０】
2008060321.tif 000012
【図１１】
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【図１２】
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【図１３】
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【図１４】
2008060321.tif 000016
【図１５】
2008060321.tif 000017
【図１６】
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