(57)【要約】      （修正有）【課題】メモリセルをプログラムするための所要電力を低減すると共に、メモリセルをプログラムするために用いられる回路の寸法、コストおよび動作コストの低減をはかったスピングラスメモリセルを提供する。【解決手段】スピングラスメモリセル２００ａは、第１電極２０２、第２電極２０６、および、スピングラス材料２０４を含み、上記スピングラス材料は、上記第１電極と上記第２電極との間に結合されている。【選択図】図２
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【特許請求の範囲】
【請求項１】
第１電極、
第２電極、および、
上記第１電極と上記第２電極との間を連結するスピングラス材料を有している、メモリセル。
【請求項２】
上記スピングラス材料と上記第１電極との間を連結するスピントルク注入部をさらに有している、請求項１に記載のメモリセル。
【請求項３】
上記スピングラス材料は、秩序状態で第１の電気抵抗を示し、且つ無秩序状態で、上記第１の電気抵抗よりも大きい第２の電気抵抗を示す、請求項１に記載のメモリセル。
【請求項４】
上記スピングラス材料は、磁界に応じて、上記秩序状態に遷移する、請求項３に記載のメモリセル。
【請求項５】
上記スピングラス材料は、スピントルク注入に応じて、上記秩序状態に遷移する、請求項３に記載のメモリセル。
【請求項６】
上記スピングラス材料を、該スピングラス材料のスピングラス温度よりも高い温度になるように加熱することに応じて、該スピングラス材料は、上記無秩序状態に遷移する、請求項３に記載のメモリセル。
【請求項７】
複数のスピングラスメモリセルと、
秩序状態または無秩序状態にするために、各上記スピングラスメモリセルに選択的に書き込むための回路とを有している、メモリ。
【請求項８】
各メモリセルは、
第１電極、
第２電極、および、
上記第１電極と上記第２電極との間を連結するスピングラス材料を有している、請求項７に記載のメモリ。
【請求項９】
各メモリセルは、上記スピングラス材料と上記第１電極との間を連結するスピントルク注入部をさらに有している、請求項８に記載のメモリ。
【請求項１０】
各メモリセルのスピングラス材料は、秩序状態で第１の電気抵抗を示し、且つ無秩序状態で、上記第１の電気抵抗よりも大きい第２の電気抵抗を示す、請求項８に記載のメモリ。
【請求項１１】
各メモリセルの上記スピングラス材料は、磁界に応じて、上記秩序状態に遷移する、請求項１０に記載のメモリ。
【請求項１２】
各メモリセルの上記スピングラス材料は、スピントルク注入に応じて、上記秩序状態に遷移する、請求項１０に記載のメモリ。
【請求項１３】
各メモリセルの上記スピングラス材料を、該スピングラス材料のスピングラス温度よりも高い温度になるように加熱することに応じて、各メモリセルの上記スピングラス材料は、上記無秩序状態に遷移する、請求項１０に記載のメモリ。
【請求項１４】
スピングラス材料の秩序状態と無秩序状態とに基づいて、データを記憶する記憶手段と、
上記記憶手段にアクセスするアクセス手段と、
上記記憶手段をプログラミングするプログラミング手段とを有している、メモリ。
【請求項１５】
上記プログラミング手段は、上記記憶手段の中に、スピントルクを注入する手段を含む、請求項１４に記載のメモリ。
【請求項１６】
上記プログラミング手段は、上記記憶手段内に、磁界を生成する手段を含む、請求項１４に記載のメモリ。
【請求項１７】
第１電極を設ける工程と、
上記第１電極に、スピングラス材料を結合させる工程と、
上記スピングラス材料に、第２電極を結合させる工程とを含む、メモリセル製造方法。
【請求項１８】
上記スピングラス材料と上記第１電極との間をスピントルク注入部で連結する工程をさらに含む、請求項１７に記載のメモリセル製造方法。
【請求項１９】
上記スピングラス材料を結合させる工程は、秩序状態で第１の電気抵抗を示し、且つ無秩序状態で、第１の電気抵抗よりも大きい第２の電気抵抗を示すスピングラス材料を結合させる工程を含む、請求項１７に記載のメモリセル製造方法。
【請求項２０】
スピングラスメモリセルを設ける工程と、
上記スピングラスメモリセルが無秩序状態になるようにプログラムするための第１信号を上記スピングラスメモリセルに印加する工程、及び、上記スピングラスメモリセルが秩序状態になるようにプログラムするための第２信号を上記スピングラスメモリセルに印加する工程のいずれかを選択的に行なう工程とを含む、メモリセルプログラミング方法。
【請求項２１】
上記第１信号を上記スピングラスメモリセルに印加する上記工程は、上記スピングラスメモリセルに電流を選択的に印加して、上記スピングラスメモリセルのスピングラス温度よりも高い温度になるように上記スピングラスメモリセルを加熱する工程を含む、請求項２０に記載のメモリセルプログラミング方法。
【請求項２２】
上記第２信号を上記スピングラスメモリセルに印加する上記工程は、上記スピングラスメモリセル内に磁界を生成するために上記第２信号を選択的に印加する工程を含む、請求項２０に記載のメモリセルプログラミング方法。
【請求項２３】
上記スピングラスメモリセルを設ける工程は、スピントルク注入部を有するスピングラスメモリセルを設ける工程を含んでおり、
上記第２信号を上記スピングラスメモリセルに印加する上記工程は、上記スピントルク注入部に電流信号を選択的に印加する工程を含む、請求項２０に記載のメモリセルプログラミング方法。
【発明の詳細な説明】
【発明の詳細な説明】
【０００１】
〔背景〕
メモリの１つの種類に抵抗メモリがある。抵抗メモリは、メモリ素子の抵抗値を利用して、１ビット以上のデータを記憶する。例えば、高い抵抗値を有するようにプログラムされたメモリ素子は、論理値「１」のデータビット値を示してもよく、低い抵抗値を有するようにプログラムされたメモリ素子は、論理値「０」のデータビット値を示してもよい。上記メモリ素子の抵抗値は、該メモリ素子に電圧パルスまたは電流パルスが印加されることによって、電気的に切換えられる。抵抗メモリの２つの種類は、相変化ランダムアクセスメモリ（ＰＣＲＡＭ）と磁気ランダムアクセスメモリ（ＭＲＡＭ）である。
【０００２】
ＰＣＲＡＭデバイスは、アレイ状の複数の相変化メモリセルを含む。相変化メモリは、異なる少なくとも２つの状態を示す相変化材料に基づいている。相変化材料はメモリセル内で用いられ、複数のビットのデータを記憶することが可能である。相変化材料の上記状態は、アモルファス状態や結晶状態と呼ばれる。上記アモルファス状態が、通常、上記結晶状態よりも高い抵抗率を示すために、これら２つの状態は区別され得る。一般的に、上記アモルファス状態が比較的無秩序な原子構造を含む一方、上記結晶状態は比較的規則的な格子を含む。
【０００３】
上記相変化材料における相変化は、可逆的に誘発され得る。この方法では、上記メモリは、温度変化に応じて、上記アモルファス状態から上記結晶状態に、そして、上記結晶状態から上記アモルファス状態に変化し得る。上記相変化材料の温度を変化させることは、様々な方法によって実現され得る。例えば、上記相変化材料にレーザを照射すること、上記相変化材料に電流を流すこと、または、上記相変化材料に隣接する抵抗ヒータに電流を流すことによって、上記相変化材料の温度を変化させることが可能である。これらの方法のいずれによっても、上記相変化材料を制御可能に加熱することによって、上記相変化材料内に制御可能な相変化が引き起こされる。
【０００４】
ＭＲＡＭデバイスは、アレイ状の複数の磁気メモリセルを含む。上記磁気メモリセルは、磁気トンネル接合（ＭＴＪ）メモリセル、あるいは、巨大磁気抵抗（ＧＭＲ）メモリセルといった異なるタイプのメモリセルがある。磁気メモリセルは、典型的に、磁化配向が可変である磁気フィルムの層と、磁化配向が固定されているか、または、ある特定の方向に「ピン留め」されている磁気フィルムの層とを含む。可変の磁化を有する上記磁気フィルムは、センス層またはデータ記憶層と呼ばれ、固定された上記磁気フィルムは、参照層またはピン留め層と呼ばれる。ＭＴＪメモリセルでは、バリア層が、上記センス層と上記参照層とを分離している。
【０００５】
磁気メモリセルは、上記センス層内に、１ビットの情報を、１つの磁化配向として記憶する。上記センス層内の磁化配向は、上記センス層の‘容易軸’と呼ばれる軸に沿って揃っている。上記磁化配向は、上記容易軸に直交する軸に沿っては容易に揃わず、該直交する軸は困難軸と呼ばれる。上記センス層の磁化配向を、その容易軸に沿って、上記参照層の磁化配向に対して平行または逆平行の向きに反転させるために、磁界が印加される。
【０００６】
磁気メモリセル中の電気抵抗は、上記センス層および上記参照層の磁化配向が、平行であるか、または、逆平行であるかによって異なる。上記磁化配向が逆平行である場合に上記電気抵抗は最も高く、上記磁化配向が平行である場合に上記電気抵抗は最も低い。上記メモリセルの電気抵抗状態は、上記メモリセル中の電気抵抗を検出することによって、決定され得る。
【０００７】
データ記憶のアプリケーションにとって、メモリセルをプログラムする場合の所要電力を低減することが、依然として目標である。メモリセルの上記所要電力を低減することによって、該メモリセルをプログラムするために用いられる回路の寸法およびコスト、並びに、このメモリを動作させるコストを低減することが可能である。
【０００８】
これらの理由およびその他の理由から、本発明は必要である。
【０００９】
〔発明の要旨〕
本発明の一実施形態は、メモリセルを提供する。上記メモリセルは、第１電極、第２電極、および、スピングラス材料を含む。上記スピングラス材料は、上記第１電極と上記第２電極との間に結合されている。
【００１０】
〔図面の簡単な説明〕
添付の図面は、本発明のさらなる理解を提供するために含まれ、組み込まれ、本明細書の一部を構成する。上記図面は、本発明の実施形態を説明し、本発明の詳細な説明と共に、本発明の原理を説明するために有用である。本発明の他の実施形態、および、本発明の意図された多くの利点は、以下の詳細な説明を参照することによって、より良く理解されることは明らかであろう。上記図面の構成要素は、必ずしも互いに相対的にスケールされる必要はなく、同様の参照番号は対応する類似の部材を示すものである。
【００１１】
図１は、メモリデバイスの一実施形態を示すブロック図である。
【００１２】
図２は、スピングラスメモリセルの一実施形態を示す断面図である。
【００１３】
図３は、スピングラスメモリセルの他の一実施形態を示す断面図である。
【００１４】
図４は、スピングラスメモリセルを秩序状態にするために書き込む工程の一実施形態を示すグラフである。
【００１５】
図５は、スピングラスメモリセルを秩序状態にするために書き込む工程の他の一実施形態を示すグラフである。
【００１６】
〔発明の詳細な説明〕
以下の詳細な説明においては、参照説明に、本明細書の一部を構成し、本発明が実施され得る特定の実施形態が図示されている添付の図面を引用する。これに関して、「上部」、「下部」、「前」、「後」、「先端」、「後端」などの方向を示す用語は、説明する図面の位置を参照する上で用いられる。本発明の実施形態での構成要素は、多数の異なる位置に配置することができるため、これら方向を示す用語は、図解の目的で用いられるのであって、決して制限されるものではない。本発明の範囲から逸脱することなく、他の実施形態が用いられ、構造的または論理的な変更がなされてもよいことを理解されたい。従って、以下の詳細な説明は、限定する意味に解釈されるものではなく、本発明の範囲は、添付の特許請求の範囲によって定義されるものである。
【００１７】
図１は、メモリデバイス１００の一実施形態を示すブロック図である。メモリデバイス１００は、書き込み回路１０２、分配回路１０４、メモリセル１０６ａ、１０６ｂ、１０６ｃ、１０６ｄ、センス回路１０８、および、コントローラ１１８を含む。各メモリセル１０６ａ〜１０６ｄは、それぞれ、スピングラスメモリセルであり、スピングラス材料の無秩序状態と秩序状態とに基づいてデータを記憶する。また、上記スピングラス材料を中間的な電気抵抗（抵抗値）を有するようにプログラムすることによって、各メモリセル１０６ａ〜１０６ｄを、２つまたはそれ以上の状態にプログラムすることも可能である。メモリセル１０６ａ〜１０６ｄのいずれか１つのメモリセルを中間的な抵抗値にプログラムするために、スピン秩序の度合い、および従ってセルの電気抵抗は、好適な書き込み方法によって制御される。
【００１８】
メモリデバイス１００は、メモリセル１０６ａ〜１０６ｄを秩序状態または無秩序状態にプログラムするために形成されている。一実施形態では、メモリセル１０６ａ〜１０６ｄを書き込んで無秩序状態にするために、上記スピングラスメモリセルは、上記スピングラス材料のスピングラス温度よりも高い温度になるように加熱される。上記スピングラス材料のスピングラス温度とは、該スピングラス材料が上記無秩序状態に遷移する温度である。他の実施形態として、メモリセル１０６ａ〜１０６ｄは、別の好適な方法によって、書き込まれて無秩序状態になってもよい。一実施形態では、メモリセル１０６ａ〜１０６ｄを秩序状態になるように書き込むために、上記スピングラス材料に接触しているスピントルク注入部に電流を印加して、上記スピングラス材料を秩序状態にプログラムするか、または、上記メモリセルに磁界を印加して、上記スピングラス材料を秩序状態にプログラムする。他の実施形態として、メモリセル１０６ａ〜１０６ｄは、別の好適な方法によって、書き込まれて秩序状態になってもよい。
【００１９】
ここで用いている「電気的に結合された」という表現は、上記素子同士が互いに直接結合していることだけを意味するものではなく、上記「電気的に結合された」素子間に介在素子が設けられていてもよい。
【００２０】
書き込み回路１０２は、信号経路１１０を介して、分配回路１０４に電気的に結合されている。分配回路１０４は、信号経路１１２ａ〜１１２ｄを介して、各メモリセル１０６ａ〜１０６ｄに電気的に結合されている。分配回路１０４は、信号経路１１２ａを介して、メモリセル１０６ａに電気的に結合されている。分配回路１０４は、信号経路１１２ｂを介して、メモリセル１０６ｂに電気的に結合されている。分配回路１０４は、信号経路１１２ｃを介して、メモリセル１０６ｃに電気的に結合されている。分配回路１０４は、信号経路１１２ｄを介して、メモリセル１０６ｄに電気的に結合されている。分配回路１０４は、信号経路１１４を介して、センス回路１０８に電気的に結合されている。センス回路１０８は、信号経路１１６を介して、コントローラ１１８に電気的に結合されている。コントローラ１１８は、信号経路１２０を介して書き込み回路１０２に、および、信号経路１２２を介して分配回路１０４に電気的に結合されている。
【００２１】
メモリセル１０６ａ〜１０６ｄのうちの１つ以上のメモリセルが、スピングラス材料を含んでいる。スピングラス材料は、磁性体（通常合金）であり、その原子磁石が、強磁性体の相互作用と反強磁性の相互作用とが入り混じった状態で含まれている。上記強磁性体の相互作用と上記反強磁性の相互作用とによって、システム全体のエネルギーを縮小するために必要とされる制約の全てを同時に満足させることは不可能であるようなフラストレーションが引き起こされる。スピングラス材料は、指数（exponential number）で表される安定状態を示すことが可能である。
【００２２】
スピングラス材料は、スピントルク注入、磁界、および／または、温度変化の影響を受けて、無秩序状態から秩序状態に、または、秩序状態から無秩序状態に変化し得る。従って、メモリセル１０６ａ〜１０６ｄのいずれか１つのメモリセルのスピングラス材料の無秩序的／秩序的なスピン構造は、メモリデバイス１００内にデータを記憶するために、２つ以上の状態に特定される。無秩序状態のスピングラス材料は、秩序状態よりも、著しく高い電気抵抗を示す。従って、メモリセル１０６ａ〜１０６ｄの上記２つ以上の状態は、これらの電気抵抗において異なっている。一実施形態では、上記２つ以上の状態は、３つの状態になることが可能であり、３進法が用いられてもよい。この場合、上記３つの状態は、「０」、「１」、および、「２」のビット値に割り当てられる。一実施形態では、上記２つ以上の状態は、４つの状態であることが可能であり、「００」、「０１」、「１０」、および、「１１」のようなマルチビットに割り当てられ得る。一実施形態では、上記２つ以上の状態は、メモリセルのスピングラス材料内の任意の好適な数の状態であってもよい。
【００２３】
コントローラ１１８は、書き込み回路１０２、センス回路１０８、および、分配回路１０４の動作を制御している。コントローラ１１８は、書き込み回路１０２、センス回路１０８、および、分配回路１０４の動作を制御するための、マイクロプロセッサ、マイクロコントローラ、または、他の好適な論理回路を含む。コントローラ１１８は、書き込み回路１０２を制御して、メモリセル１０６ａ〜１０６ｄの電気抵抗状態を設定する。コントローラ１１８は、センス回路１０８を制御して、メモリセル１０６ａ〜１０６ｄの抵抗状態を読み出す。コントローラ１１８は、分配回路１０４を制御して、読み出しアクセスまたは書き込みアクセス用のメモリセル１０６ａ〜１０６ｄを選択する。
【００２４】
書き込み回路１０２は、メモリセル１０６ａ〜１０６ｄに信号を供給し、２つ以上の電気抵抗レベルまたは電気抵抗状態のいずれか１つを、各メモリセル１０６ａ〜１０６ｄのスピングラス材料内にプログラムする。一実施形態では、書き込み回路１０２は、電流信号または電圧信号を、信号経路１１０を介して分配回路１０４に供給し、分配回路１０４は、該電流信号または電圧信号を、ワード線およびビット線のような導線に制御可能に導き、メモリセル１０６ａ〜１０６ｄ内に磁界を生成する。上記磁界は、メモリセル１０６ａ〜１０６ｄを、上記秩序状態にプログラムする。一実施形態では、分配回路１０４は、複数のトランジスタを含み、該複数のトランジスタは、各メモリセル１０６ａ〜１０６ｄに制御可能に電圧信号を導いて、上記磁界を生成する。他の実施形態では、書き込み回路１０２は、信号経路１１０を介して、分配回路１０４に電流信号を供給し、分配回路１０４は、該電流信号を、信号経路１１２ａ〜１１２ｄを介して、メモリセル１０６ａ〜１０６ｄに制御可能に導く。上記電流信号を、スピングラス材料に隣接するスピントルク注入部に印加して、メモリセル１０６ａ〜１０６ｄを秩序状態になるようにプログラムするか、または、上記電流信号を、スピングラス材料に直接印加して、スピングラス材料を加熱して、メモリセル１０６ａ〜１０６ｄを無秩序状態にプログラムする。
【００２５】
センス回路１０８は、メモリセル１０６ａ〜１０６ｄの２つ以上の各状態を、信号経路１１４を介して読み出す。分配回路１０４は、センス回路１０８とメモリセル１０６ａ〜１０６ｄとの間の読み出し信号を、信号経路１１２ａ〜１１２ｄを介して、制御可能に導く。一実施形態では、分配回路１０４は、複数のトランジスタを含み、該複数のトランジスタは、センス回路１０８とメモリセル１０６ａ〜１０６ｄとの間の読み出し信号を制御可能に導く。一実施形態では、メモリセル１０６ａ〜１０６ｄのいずれか１つのメモリセルの抵抗値を読み出すために、センス回路１０８は、メモリセル１０６ａ〜１０６ｄのいずれか１つのメモリセルを流れる電流を供給し、センス回路１０８は、メモリセル１０６ａ〜１０６ｄの該いずれか１つのメモリセルの電圧を読み出す。一実施形態では、センス回路１０８は、メモリセル１０６ａ〜１０６ｄのいずれか１つのメモリセルの電圧を供給して、メモリセル１０６ａ〜１０６ｄの該いずれか１つのメモリセルを流れる電流を読み出す。一実施形態では、書き込み回路１０２が、メモリセル１０６ａ〜１０６ｄのいずれか１つのメモリセルの電圧を供給し、センス回路１０８が、メモリセル１０６ａ〜１０６ｄの該いずれか１つのメモリセルを流れる電流を読み出す。一実施形態では、書き込み回路１０２が、メモリセル１０６ａ〜１０６ｄのいずれか１つのメモリセルを流れる電流を供給し、センス回路１０８が、メモリセル１０６ａ〜１０６ｄの該いずれか１つのメモリセルの電圧を読み出す。
【００２６】
動作の一実施形態では、書き込み回路１０２は、ターゲットの１つのメモリセル１０６ａ〜１０６ｄ内のスピングラス材料を、無秩序状態になるようにリセットする。リセット動作は、このターゲットのメモリセルのスピングラス材料をそのスピングラス温度よりも高い温度になるように加熱する工程と、該スピングラス材料を冷却する工程とを含み、これによって、上記無秩序状態を実現する。この無秩序状態は、各メモリセル１０６ａ〜１０６ｄの上記２つ以上の状態のいずれか１つの状態であり、最も高い電気抵抗状態である。
【００２７】
上記無秩序状態から、書き込み回路１０２は、上記２つ以上の状態のうちの選択された１つの状態を、上記ターゲットのメモリセルにプログラムする。書き込み回路１０２は、上記ターゲットのメモリセルに信号を供給して、上記スピングラス材料を秩序化し、上記ターゲットのメモリセルをより低い電気抵抗状態とする。上記スピングラス材料に磁界を印加すること、または、上記スピングラス材料に接触しているスピントルク注入部に電流を印加することによって、上記スピングラス材料を秩序状態にさせることができる。
【００２８】
他の実施形態の動作では、書き込み回路１０２は、ターゲットの１つのメモリセル１０６ａ〜１０６ｄ内のスピングラス材料を秩序状態にセットする。セット動作は、上記スピングラス材料に磁界を印加すること、または、上記スピングラス材料に接触するスピントルク注入部に電流を印加することを含み、これによって、上記秩序状態を実現する。上記秩序状態は、各メモリセル１０６ａ〜１０６ｄの２つ以上の状態のいずれか１つの状態であり、最も低い電気抵抗状態である。
【００２９】
上記秩序状態から、書き込み回路１０２は、上記２つ以上の状態のうちの選択された上記いずれか１つの状態を、このターゲットのメモリセルの中にプログラムする。書き込み回路１０２は、上記ターゲットのメモリセルに信号を供給して、上記スピングラス材料を無秩序化し、上記ターゲットのメモリセルの電気抵抗を上昇させる。上記スピングラス材料を該スピングラス材料のスピングラス温度よりも高い温度になるように加熱することによって、該スピングラス材料を無秩序化する。
【００３０】
図２は、スピングラスメモリセル２００ａの一実施形態を示す断面図である。一実施形態では、メモリセル１０６ａ〜１０６ｄは、メモリセル２００ａに類似している。メモリセル２００ａは、第１電極２０２、スピングラス材料２０４、および、第２電極２０６を含む。第１電極２０２は、スピングラス材料２０４に接触している。スピングラス材料２０４は、第２電極２０６に接触している。第１電極２０２、スピングラス材料２０４、および、第２電極２０６は、ピラー型（pillar type）メモリセル、ビア型（via type）メモリセル、若しくは、プレーナー型またはブリッジ型メモリセルのような、任意の好適な形態に形成されていてもよい。
【００３１】
第１電極２０２および第２電極２０６は、ＴｉＮ、ＴａＮ、Ｗ、ＷＮ、ＴｉＳｉＮ、ＴｉＡｌＮ、ＴａＡｌＮ、Ｃｕ、Ａｌ、Ａｕ、Ａｇ、または、Ｐｔのような、任意の好適な電極材料を含む。スピングラス材料２０４は、抵抗値が秩序状態と無秩序状態との間に変化することを示す任意の好適なスピングラス材料を含む。
【００３２】
書き込み動作中、スピングラス材料２０４を無秩序状態から秩序状態に遷移させるために、書き込み回路１０２は、この選択されたメモリセルに磁界を印加する。一実施形態では、書き込み回路１０２は、上記選択されたメモリセルに結合されている２つの導線を選択して、該選択されたメモリセルのスピングラス材料２０４を秩序化する。一実施形態では、上記２つの導線は、ワード線およびビット線である。書き込み回路１０２は、この選択された２つの導線に書き込み電流を供給して、上記選択されたメモリセル内に磁界を生成する。これらの書き込み電流は、電流量において、同一であっても良いし、または、異なっていても良い。上記磁界は、上記選択されたメモリセル内のスピングラス材料２０４を、上記無秩序状態から上記秩序状態に遷移させる。
【００３３】
スピングラス材料２０４を秩序状態から無秩序状態に遷移させるために、書き込み回路１０２は、電流を、スピングラス材料２０４を介して、第１電極２０２から第２電極２０６に、または、第２電極２０６から第１電極２０２に供給する。該電流が、スピングラス材料２０４を上記スピングラス温度よりも高い温度になるように加熱する。スピングラス材料２０４が上記スピングラス温度を超えると、電流の供給が停止し、スピングラス材料２０４は無秩序状態に冷却される。
【００３４】
図３は、スピングラスメモリセル２００ｂの他の一実施形態を示す断面図である。一実施形態では、メモリセル１０６ａ〜１０６ｄは、メモリセル２００ｂに類似している。メモリセル２００ｂは、第１電極２０２、スピントルク注入部２０８、スピングラス材料２０４、および、第２電極２０６を含む。第１電極２０２は、スピントルク注入部２０８に接触している。スピントルク注入部２０８は、スピングラス材料２０４に接触している。スピングラス材料２０４は、第２電極２０６に接触している。第１電極２０２、スピントルク注入部２０８、スピングラス材料２０４、および、第２電極２０６は、ピラー型メモリセル、ビア型メモリセル、若しくは、プレーナー型またはブリッジ型メモリセルのような、任意の好適な形態に形成されていてもよい。
【００３５】
第１電極２０２および第２電極２０６は、ＴｉＮ、ＴａＮ、Ｗ、ＷＮ、ＴｉＳｉＮ、ＴｉＡｌＮ、ＴａＡｌＮ、Ｃｕ、Ａｌ、Ａｕ、Ａｇ、または、Ｐｔのような、任意の好適な電極材料を含む。スピントルク注入部２０８は、磁気遷移金属、磁気遷移金属合金、ＣｒＯ２のような磁性酸化物、または、磁性半導体のような任意の好適なスピン注入部材料を含む。スピングラス材料２０４は、電気抵抗が秩序状態と無秩序状態との間に変化する任意の好適なスピングラス材料を含む。
【００３６】
書き込み動作中、スピングラス材料２０４を無秩序状態から秩序状態に遷移させるために、書き込み回路１０２は、第１電極２０２およびスピントルク注入部２０８に電流を印加して、スピントルクを上記メモリセルのスピングラス材料の中に注入し、スピングラス材料２０４を秩序状態に遷移させる。
【００３７】
スピングラス材料２０４を秩序状態から無秩序状態に転移させるために、書き込み回路１０２は、スピングラス材料２０４を介して、第１電極２０２から第２電極２０６に、または、第２電極２０６から第１電極２０２に、電流を供給する。該電流が、スピングラス材料２０４を上記スピングラス温度よりも高い温度になるように加熱する。スピングラス材料２０４が上記スピングラス温度を超えると、電流の供給が停止し、スピングラス材料２０４は、無秩序状態に冷却される。
【００３８】
図４は、スピングラスメモリセルを秩序状態にするために書き込む工程の一実施形態を示すグラフ３００である。グラフ３００は、ｘ軸３０２上のマイクロａｍｐ（μＡ）で表される電流、および、ｙ軸３０４上のボルト（Ｖ）で表される電圧を含む。グラフ３００は、スピングラス構造の中を流れる電流の、電流対電圧を示し、該スピングラス構造は、層厚２７ｎｍを有するＬａ２／３Ｂａ１／３ＭｎＯ６底部層と、層厚６ｎｍを有するＬａ２／３Ｃａ１／３ＭｎＯ６底部層と、層厚１２ｎｍを有するＬａ２／３Ｂａ１／３ＭｎＯ６上部層とを含む。上記Ｌａ２／３Ｂａ１／３ＭｎＯ６底部層、上記Ｌａ２／３Ｃａ１／３ＭｎＯ６底部層、および、上記上部層は、それぞれ、長さ３μｍおよび幅３μｍである。これらの値は、５ケルビン（Ｋ）の温度において得られたものである。
【００３９】
曲線３０６は、０μＡから＋１０μＡまでの電流掃引を行った場合の、電流対電圧を示す。曲線３０８は、１０μＡから−１０μＡまでの電流掃引を行った場合の、電流対電圧を示す。上記電流が減少している状態では、同一の電流値で、より低い電圧が供給される。従って、印加された１０μＡの電流は、上記スピングラス材料を、より低い電気抵抗状態、つまり上記秩序状態に遷移させている。曲線３１０は、−１０μＡから＋１０μＡまでの電流掃引を行った場合の、電流対電圧を示す。曲線３１０に示したように、上記スピングラス材料が秩序状態に転移された後には、電気抵抗は安定しており、上記印加された電流には依存しない。この規則的なスピングラス材料の状態は、無秩序状態よりも低い電気抵抗を有している。
【００４０】
図５は、スピングラスメモリセルを、秩序状態にするために書き込む工程の他の一実施形態を示すグラフ３５０である。グラフ３５０は、ｘ軸３５２上のテスラ（Ｔ）で表される磁界、および、ｙ軸３５４上のオーム（Ω）で表される電気抵抗を含む。グラフ３５０は、ＳｒＴｉＯ３基層上に６８ｎｍのＬａ２／３Ｃａ１／３ＭｎＯ６層を有するスピングラス構造の、磁界対電気抵抗を示す。グラフ３５０に示したように、３５６に示される無秩序状態は、３５８に示される秩序状態よりも、高い電気抵抗を有する。３５６に示される無秩序状態から、磁界が印加され、これによって、スピングラス材料を秩序状態に遷移させる。スピングラス材料が秩序状態に達すると、上記磁界が印加された状態を保持する場合であっても、または、上記磁界が取り除かれた場合であっても、スピングラス材料は、３５８に示されるように安定した状態を保持する。上記磁界を取り除くことによって、上記スピングラス材料は、無秩序状態での電気抵抗よりも低い電気抵抗を秩序状態において示す。
【００４１】
本発明の実施形態は、スピングラスメモリセルを提供する。上記スピングラスメモリセルを無秩序状態に遷移させるリセット電流を、相変化メモリセルをアモルファス状態に遷移させるリセット電流と比べると、上記スピングラスメモリセルは、より小さなリセット電流を有している。これは、上記スピングラスメモリセルが、上記スピングラス温度よりも高い温度になるように加熱されるだけであるからである。さらに、上記スピングラスメモリセルを秩序状態に遷移させるセット電流を、相変化メモリセルを結晶状態に遷移させるセット電流と比べると、上記スピングラスメモリセルは、より小さなセット電流を有している。上記スピングラスメモリセルは、アレイ配置、メモリセル構造、および、アドレス方式のような、任意の好適な相変化メモリコンセプト、または、磁気ランダムアクセスメモリコンセプトを利用していても良い。
【００４２】
特定の実施形態を本明細書に記載し、説明してきたが、様々な代替の実施形態および／または同等の実施形態を、本発明の範囲から逸脱することなく、図示して説明したこの特定の実施形態の代わりに用いてもよいことは、当業者に明らかであろう。本願は、本明細書に記載した上記特定の実施形態の任意の適合または変更を対象とすることを意図するものである。従って、本発明は、特許請求の範囲とそれに同等のものによってのみ限定されることを意図するものである。
【図面の簡単な説明】
【００４３】
【図１】メモリデバイスの一実施形態を示すブロック図である。
【図２】スピングラスメモリセルの一実施形態を示す断面図である。
【図３】スピングラスメモリセルの他の一実施形態を示す断面図である。
【図４】スピングラスメモリセルを秩序状態にするために書き込む工程の一実施形態を示すグラフである。
【図５】スピングラスメモリセルを秩序状態にするために書き込む工程の他の一実施形態を示すグラフである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【外国語明細書】
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