(57)【要約】【課題】高集積化が容易であり、高い信頼性を持つ不揮発性メモリ素子及びその製造方法を提供する。【解決手段】基板上１０５に形成され、第１導電型の第１ドーピング層１１５と、第１ドーピング層１１５から基板１０５の一面に対して上向きに伸長し、第１導電型と逆の導電性を有する第２導電型の半導体柱１２０と、半導体柱１２０の側壁を一回り取り囲む制御ゲート電極１５０ａと、半導体柱１２０と制御ゲート電極１５０ａとの間に介在された電荷保存層１４０ａと、半導体柱１２０と電気的に連結されるように半導体柱１２０上に配置され、第１導電型の第２ドーピング層１３０と、を備える不揮発性メモリ素子。【選択図】図１
2008244486.tif 000002
【特許請求の範囲】
【請求項１】
基板上に形成され、第１導電型の第１ドーピング層と、
前記第１ドーピング層から前記基板の一面に対して上向きに伸長し、前記第１導電型と逆の導電性を有する第２導電型の半導体柱と、
前記半導体柱の側壁を一回り取り囲む制御ゲート電極と、
前記半導体柱と前記制御ゲート電極との間に介在される電荷保存層と、
前記半導体柱と電気的に連結されるように前記半導体柱上に配置され、前記第１導電型の第２ドーピング層と、
を備えることを特徴とする不揮発性メモリ素子。
【請求項２】
前記第１ドーピング層は、前記半導体柱の底面の中心部を覆うことを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項３】
前記第１ドーピング層は、前記半導体柱の底面全体を覆うことを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項４】
前記第１ドーピング層の側壁を取り囲むように、前記基板上に形成された素子分離膜をさらに備えることを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項５】
前記第１ドーピング層は、前記基板の一部分に前記第１導電型の不純物がドーピングされて限定されることを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項６】
前記第１ドーピング層は、前記基板上のエピタキシャル層として提供されることを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項７】
前記第２ドーピング層の幅は、前記第１ドーピング層の幅より広いことを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項８】
前記電荷保存層は、前記半導体柱を取り囲み、前記制御ゲート電極の上面及び底面を覆うように伸長して形成されることを特徴とする請求項７に記載の不揮発性メモリ素子。
【請求項９】
前記電荷保存層と前記半導体柱との間のトンネリング絶縁層、及び前記電荷保存層と前記制御ゲート電極との間のブロッキング絶縁層をさらに備えることを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項１０】
前記トンネリング絶縁層及び前記ブロッキング絶縁層は、前記半導体柱を取り囲み、前記制御ゲート電極の上面及び底面を覆うように伸長して形成されることを特徴とする請求項９に記載の不揮発性メモリ素子。
【請求項１１】
前記半導体柱はナノワイヤー構造からなることを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項１２】
前記第２ドーピング層と電気的に連結されたビットライン電極をさらに備えることを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項１３】
基板上に形成され、第１導電型の第１ドーピング層と、
前記第１ドーピング層から前記基板の一面に対して上向きに伸長し、前記第１導電型と逆の導電性を有する第２導電型の半導体柱と、
前記半導体柱の側壁を一回り取り囲む制御ゲート電極と、
前記半導体柱と前記制御ゲート電極との間に介在され、前記制御ゲート電極の上面及び底面を覆う電荷保存層と、
前記半導体柱と電気的に連結されるように前記半導体柱上に配置され、前記第１導電型の第２ドーピング層と、
を備えることを特徴とする不揮発性メモリ素子。
【請求項１４】
前記第１ドーピング層は、前記半導体柱の底面を覆うことを特徴とする請求項１３に記載の不揮発性メモリ素子。
【請求項１５】
基板上に第１導電型の第１ドーピング層を形成する工程と、
前記第１ドーピング層から前記基板の一面に対して上向きに伸長するように、前記第１導電型と逆の導電性を有する第２導電型の半導体柱を形成する工程と、
前記半導体柱と電気的に連結されるように前記半導体柱上に、前記第１導電型の第２ドーピング層を形成する工程と、
前記半導体柱の側壁を一回り取り囲む電荷保存層を形成する工程と、
前記半導体柱の反対側の前記電荷保存層上に制御ゲート電極を形成する工程と、
を含むことを特徴とする不揮発性メモリ素子の製造方法。
【請求項１６】
前記第１ドーピング層は、前記基板の一部分に前記第１導電型の不純物をドーピングして形成することを特徴とする請求項１５に記載の不揮発性メモリ素子の製造方法。
【請求項１７】
前記第１ドーピング層は、前記基板上にエピタキシャル蒸着法を利用して形成することを特徴とする請求項１５に記載の不揮発性メモリ素子の製造方法。
【請求項１８】
前記第１ドーピング層は、前記基板上の素子分離膜間に限定することを特徴とする請求項１５に記載の不揮発性メモリ素子の製造方法。
【請求項１９】
前記半導体柱は、ナノワイヤー構造で形成することを特徴とする請求項１５に記載の不揮発性メモリ素子の製造方法。
【請求項２０】
前記半導体柱は、前記第１ドーピング層上にエピタキシャル蒸着法を利用して形成することを特徴とする請求項１９に記載の不揮発性メモリ素子の製造方法。
【請求項２１】
前記第２ドーピング層を形成する前に、前記半導体柱の側壁を取り囲むスペーサ絶縁膜を形成する工程と、
前記第２ドーピング層を形成する工程後、前記スペーサ絶縁膜を除去する工程と、
をさらに含むことを特徴とする請求項１５に記載の不揮発性メモリ素子の製造方法。
【請求項２２】
前記スペーサ絶縁膜は、前記半導体柱の側壁を熱酸化させて形成することを特徴とする請求項２１に記載の不揮発性メモリ素子の製造方法。
【請求項２３】
前記電荷保存層は、前記第２ドーピング層及び前記半導体柱を覆うように形成した後、平坦化及び異方性エッチングを利用して前記半導体柱を取り囲み、前記制御ゲート電極の上面及び底面を覆うように限定することを特徴とする請求項１５に記載の不揮発性メモリ素子の製造方法。
【請求項２４】
前記第２ドーピング層を形成する工程後、
前記半導体柱と前記電荷保存層との間に介在されたトンネリング絶縁層を形成する工程と、
前記電荷保存層と前記制御ゲート電極との間に介在されたブロッキング絶縁層を形成する工程と、
をさらに含むことを特徴とする請求項１５に記載の不揮発性メモリ素子の製造方法。
【請求項２５】
前記トンネリング絶縁層及び前記ブロッキング絶縁層は、前記第２ドーピング層及び前記半導体柱を覆うようにそれぞれ形成した後、平坦化及び異方性エッチングを利用して前記半導体柱を取り囲み、前記制御ゲート電極の上面及び底面を覆うように限定することを特徴とする請求項２４に記載の不揮発性メモリ素子の製造方法。
【請求項２６】
請求項１に記載の不揮発性メモリ素子を備え、基板上に付着された半導体チップと、
前記半導体チップの反対側の前記基板に付着され、前記半導体チップに電気的に連結された一つ以上のソルダーボールと、を備えることを特徴とする半導体パッケージ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体素子に係り、特に、データを保存して読み取りできる不揮発性メモリ素子及びその製造方法に関する。
【背景技術】
【０００２】
最近、大容量の携帯用電子装置として、例えば、デジタルカメラ、ＭＰ３プレーヤーなどの電子装置が注目されている。このような電子装置は、小型化及び高容量化がさらに要求されている。電子装置の小型化及び高容量化は、これらの電子装置に利用される不揮発性メモリ素子の高集積化及び高容量化によって達成することができる。
【０００３】
しかし、高集積パターンの形成を通じての不揮発性メモリ素子の高集積化は、工程技術の限界によってその限界に到達してしまった。また、通例的な平面型の不揮発性メモリ素子は、その集積度の上昇につれて、短チャンネル効果による性能低下が問題になりうる。したがって、平面型の不揮発性メモリ素子の高集積化には、信頼性低下を招く恐れがある。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする技術的課題は、高集積化が容易であり、かつ、高い信頼性を有する不揮発性メモリ素子を提供するところにある。
【０００５】
本発明が解決しようとする他の技術的課題は、前記不揮発性メモリ素子の製造方法を提供するところにある。
【課題を解決するための手段】
【０００６】
前記技術的課題を達成するための本発明の一形態による不揮発性メモリ素子が提供される。第１ドーピング層は、基板上に提供され、第１導電型である。半導体柱は、前記第１ドーピング層から前記基板の一面に対して上向き伸長し、前記第１導電型と逆の導電性を有する第２導電型である。制御ゲート電極は、前記半導体柱の側壁を一回り取り囲む。電荷保存層は、前記半導体柱と前記制御ゲート電極との間に介在される。第２ドーピング層は、前記半導体柱と電気的に連結されるように前記半導体柱上に配置され、前記第１導電型である。
【０００７】
前記不揮発性メモリ素子の一例において、前記第１ドーピング層は、前記半導体柱の底面の中心部を覆う。さらに、前記第１ドーピング層は、前記半導体柱の底面全体を覆う。
前記不揮発性メモリ素子の他の例において、トンネリング絶縁層は、前記電荷保存層と前記半導体柱との間に介在され、ブロッキング絶縁層は、前記電荷保存層と前記制御ゲート電極との間に介在される。
【０００８】
前記技術的課題を達成するための本発明の他の形態による不揮発性メモリ素子が提供される。第１ドーピング層は、基板上に提供され、第１導電型である。半導体柱は、前記第１ドーピング層から前記基板の一面に対して上向きに伸長し、前記第１導電型と逆の導電性を有する第２導電型である。制御ゲート電極は、前記半導体柱の側壁を一回り取り囲む。電荷保存層は、前記半導体柱と前記制御ゲート電極との間に介在され、前記制御ゲート電極の上面及び底面を覆う。そして、第２ドーピング層は、前記半導体柱と電気的に連結されるように前記半導体柱上に配置され、前記第１導電型である。
【０００９】
前記他の技術的課題を達成するための本発明の一形態による不揮発性メモリ素子の製造方法が提供される。基板上に第１導電型の第１ドーピング層を形成する。前記第１ドーピング層から前記基板の一面に対して上向きに伸長するように、前記第１導電型と逆の導電性を有する第２導電型の半導体柱を形成する。前記半導体柱と電気的に連結されるように前記半導体柱上に、前記第１導電型の第２ドーピング層を形成する。前記半導体柱の側壁を一回り取り囲む電荷保存層を形成する。前記半導体柱の反対側の前記電荷保存層上に制御ゲート電極を形成する。
【００１０】
前記不揮発性メモリ素子の製造方法の一例において、前記半導体柱は、ナノワイヤー構造で形成する。
【００１１】
前記不揮発性メモリ素子の製造方法の他の例において、前記第２ドーピング層を形成する前に、前記半導体柱の側壁を取り囲むスペーサ絶縁膜を形成し、前記第２ドーピング層を形成する工程後、前記スペーサ絶縁膜を除去する。前記スペーサ絶縁膜は、前記半導体柱の側壁を熱酸化させて形成する。
【発明の効果】
【００１２】
本発明による不揮発性メモリ素子は、半導体柱の高さを調節することによってチャンネル長を容易に延長できる。さらに、半導体柱の直径または幅を縮めることによって、基板上の集積度を高めることができる。したがって、不揮発性メモリ素子は集積度を高めつつ、短チャンネル効果を抑制できる。
【００１３】
また、本発明による不揮発性メモリ素子は、半導体柱の高さを調節することによって、これを取り囲んでいる電荷保存層の面積を広げることができる。これにより、データプログラム及びリテンション特性が改善されることで、不揮発性メモリ素子の動作信頼性が高くなる。さらに、電荷保存層を局部に分けてデータプログラムを行うマルチビット動作の信頼性が高くなる。
【発明を実施するための最良の形態】
【００１４】
以下、添付した図面を参照して本発明の望ましい実施形態を説明することによって本発明を詳細に説明する。しかし、本発明は、以下で開示される実施形態に限定されるものではなく、相異なる多様な形態で具現され、本実施形態は、単に、本発明の開示を完全にし、当業者に発明の範ちゅうを完全に知らせるために提供されるものである。図面において、各構成要素は、説明の便宜のためにその大きさが誇張されている。
【００１５】
図１は、本発明の一実施形態による不揮発性メモリ素子１００を示す部分切断された斜視図である。図２は、図１の不揮発性メモリ素子１００のＩＩ−ＩＩ’線の断面図であり、図３は、図１の不揮発性メモリ素子１００のＩＩＩ−ＩＩＩ’線の断面図である。
【００１６】
図１ないし図３を参照すれば、本実施形態の不揮発性メモリ素子１００は、第１ドーピング層１１５と第２ドーピング層１３０との間に介在された半導体柱１２０が提供される。第１ドーピング層１１５及び第２ドーピング層１３０は第１導電型であって、半導体柱１２０は第１導電型と逆の導電性を有する第２導電型である。第１導電型及び第２導電型は、ｎ型及びｐ型でそれぞれ選択された相異なる一つでありうる。例えば、第１ドーピング層１１５及び第２ドーピング層１３０は、第１導電型の不純物で高濃度ドーピングされ、半導体柱１２０は、第２導電型の不純物で低濃度ドーピングされうる。
【００１７】
第１ドーピング層１１５及び第２ドーピング層１３０は、不揮発性メモリ素子でソース領域及びドレーン領域として機能する。ソース領域及びドレーン領域は、その機能によって互いに入れ替わって呼ばれるか、混用されてもよい。半導体柱１２０は、チャンネル領域（図示せず）を限定できる。したがって、半導体柱１２０は、不揮発性メモリ素子１００のオン・オフ動作によって、第１ドーピング層１１５及び第２ドーピング層１３０を電気的に連結または開放させる役割を担う。
【００１８】
第１ドーピング層１１５は、例えば、基板１０５の一部分に第１導電型の不純物を高濃度ドーピングして限定される。基板１０５は半導体物質からなり、単結晶構造からなる。他の例として、第１ドーピング層１１５は基板１０５上にエピタキシャル層として提供されうる。この場合、第１ドーピング層１１５は基板１０５の格子に合せて形成され、したがって、基板１０５のような結晶構造を有する。
【００１９】
第１ドーピング層１１５の側壁は、素子分離膜１１０で取り囲まれうる。素子分離膜は、例えば、酸化膜、窒化膜または低誘電率膜を用いられる。なお、低誘電率膜とは、酸化膜よりその誘電定数の低い絶縁膜を称する。
【００２０】
半導体柱１２０は、第１ドーピング層１１５上から基板１０５の一面（上面）に対して上向きに伸長して形成される。半導体柱１２０は、半導体物質が柱状に配置されたものを称する。半導体物質は、例えば、シリコン、シリコンゲルマニウム、またはゲルマニウムを含む。なお、本実施形態では、半導体柱１２０は、基板１０５の一面に対して垂直方向に伸長する垂直構造を有するが、本発明の範囲がこれに制限されるものではない。例えば、半導体柱１２０は、基板１０５の一面に対して垂直方向から所定の角度を有した方向に傾いて上向きに伸長されてもよい。
【００２１】
半導体柱１２０は、多様な形態からなることができ、望ましくは、半導体物質のナノワイヤー構造からなることができる。なお、ナノワイヤーとは、ナノメートルスケールの直径を持つ線形態を称する。ナノワイヤーは、ナノテクノロジー分野で通称的に使われ、その断面は円柱以外にも多角形状であってもよい。図１では、半導体柱１２０は、便宜のために円柱の半分のみ図示されたが、図３は、元来の円形断面を図示した。さらに、半導体柱１２０の直径または幅は一定なものが望ましいが、本発明の範囲はこれに制限されるものではない。例えば、半導体柱１２０は、基板１０５の上面から上へ行くほど直径または幅が大きくなる放射形構造であってもよい。
【００２２】
半導体柱１２０は、第１ドーピング層１１５上にエピタキシャル層として提供され、底面１２０１、側壁１２０２及び上面１２０３を備える。第１ドーピング層１１５は、例えば、半導体柱１２０の底面１２０１の少なくとも中心付近（中心部）を覆うことができる。望ましくは、第１ドーピング層１１５は、半導体柱１２０の底面１２０１全体を覆うことができる。
【００２３】
第２ドーピング層１３０は、半導体柱１２０上にエピタキシャル層として提供されうる。これにより、第２ドーピング層１３０、半導体柱１２０及び第１ドーピング層１１５は同じ結晶構造からなり、例えば、単結晶構造である。第２ドーピング層１３０は、半導体柱１２０の上面１２０３を覆う。
【００２４】
第２ドーピング層１３０は、半導体柱１２０及び第１ドーピング層１１５より大きい直径または幅を有する。本発明の実施形態において、幅とは、基板１０５と平行な方向の長さを称する。なお、第２ドーピング層１３０は、直径または幅が一定なものに限られず、例えば、半導体柱１２０の上面１２０３から上に行くほどその半径または幅の大きい放射形構造であってもよい。
【００２５】
制御ゲート電極１５０ａは、半導体柱１２０の側壁１２０２を少なくとも一回り取り囲んで形成される。制御ゲート電極１５０ａは、基板１０５の一面に対して上向きに伸長した形状で配置され、底面１５０１及び上面１５０３を備える。また、制御ゲート電極１５０ａは、ワードラインの一部として利用されうる。
【００２６】
電荷保存層１４０ａは、制御ゲート電極１５０ａと半導体柱１２０との間に介在されうる。トンネリング絶縁層１３５ａは、半導体柱１２０と電荷保存層１４０ａとの間に介在されうる。ブロッキング絶縁層１４５ａは、電荷保存層１４０ａと制御ゲート電極１５０ａとの間に介在されうる。
【００２７】
トンネリング絶縁層１３５ａ、電荷保存層１４０ａ及び／またはブロッキング絶縁層１４５ａは、半導体柱１２０の側壁１２０２を取り囲むように形成される。さらに、トンネリング絶縁層１３５ａ、電荷保存層１４０ａ及び／またはブロッキング絶縁層１４５ａは、制御ゲート電極１５０ａの底面１５０１及び上面１５０３を覆うようにさらに伸長される。なお、本発明の範囲は、上述した積層構造に制限されず、トンネリング絶縁層１３５ａ、電荷保存層１４０ａ及びブロッキング絶縁層１４５ａの積層構造は多様に変形されうる。
【００２８】
トンネリング絶縁層１３５ａ及びブロッキング絶縁層１４５ａは、例えば、酸化膜、窒化膜または高誘電率膜を備える。高誘電率膜とは、酸化膜及び窒化膜より誘電定数の大きい絶縁膜を称する。電荷保存層１４０ａは、電荷トラップの可能な物質を含む。電荷保存層１４０ａは、例えば、窒化膜、ドット構造及びナノクリスタル構造を備える。ドット構造及びナノクリスタル構造は、導電層、例えば、金属またはシリコンの微細構造を備える。
【００２９】
ビットライン電極１６０は、コンタクトプラグ１５５を利用して第２ドーピング層１３０に電気的に連結されうる。例えば、コンタクトプラグ１５５は第２ドーピング層１３０上に配置され、ビットライン電極１６０はコンタクトプラグ１５５上に配置されうる。
【００３０】
前述した不揮発性メモリ素子１００は、データ記録媒体に利用されうる。データプログラムは、トンネリングまたはチャンネル熱電子注入（Ｃｈａｎｎｅｌ  Ｈｏｔ  Ｅｌｅｃｔｒｏｎ  Ｉｎｊｅｃｔｉｏｎ；ＣＨＥＩ）を利用して電荷保存層１４０ａに電荷を保存させて行えうる。消去動作は、トンネリングを利用して電荷保存層１４０ａの電荷を除去するように行われうる。
【００３１】
本実施形態の不揮発性メモリ素子１００において、電荷の導電通路であるチャンネルは、半導体柱１２０に沿って垂直に形成されうる。したがって、半導体柱１２０の高さを調節することによってチャンネル長を容易に長くすることができる。その結果、いわゆる短チャンネル効果が抑制されうる。また、半導体柱１２０の底面１２０１の直径または幅を縮めることによって、基板１０５上の集積度を高めることができる。したがって、不揮発性メモリ素子１００は、集積度が高くなれば短チャンネル効果を抑制できる。したがって、本実施形態の不揮発性メモリ素子１００は、集積度が高くなれば短チャンネル効果が顕著になる通例的な平面型構造と比較されうる。
【００３２】
さらに、半導体柱１２０の高さを調節することによって、これを取り囲んでいる電荷保存層１４０ａの面積を大きくすることができる。電荷保存層１４０ａの面積が大きくなるにつれて、保存できる電荷の量が増大する。これにより、データプログラム及びリテンション特性が改善されて、不揮発性メモリ素子１００の動作信頼性を高めることができる。さらに、電荷保存層１４０ａを局部に分けてデータプログラムを行うマルチビット動作の信頼性が高まりうる。
【００３３】
図４ないし図９は、本発明の一実施形態による不揮発性メモリ素子の製造方法を示す断面図である。
【００３４】
図４を参照すれば、まず、基板１０５上に第１導電型の第１ドーピング層１１５を形成する。例えば、基板１０５に浅いトレンチ構造の素子分離膜１１０を形成して第１ドーピング層１１５を限定する。素子分離膜１１０の形成前または形成後に、第１ドーピング層１１５は、高濃度の第１導電型の不純物でドーピングされうる。
【００３５】
本発明の他の実施形態で、第１ドーピング層１１５は、エピタキシャル蒸着法を利用して形成してもよい。例えば、基板１０５上に素子分離膜１１０を形成し、次いで、素子分離膜１１０から露出された基板１０５の表面から第１ドーピング層１１５を成長させうる。第１ドーピング層１１５は、成長中または成長後に高濃度の第１導電型の不純物でドーピングされうる。
【００３６】
図５を参照すれば、第２導電型の半導体柱１２０は、第１ドーピング層１１５から基板１０５の一面に対して上向きに伸長して形成される。半導体柱１２０は、例えば、第１ドーピング層１１５上にエピタキシャル蒸着法を利用して成長できる。半導体柱１２０は、成長と同時にまたはその成長後に低濃度の第２導電型の不純物でドーピングされうる。
【００３７】
エピタキシャル蒸着法を利用すれば、半導体柱１２０は、素子分離膜１１０からは成長せず、第１ドーピング層１１５から選択的に成長できる。ただし、エピタキシャル蒸着法による場合にも側面方向への成長は可能なために、半導体柱１２０は、上へ行くほど幅または直径の大きい放射形構造でありうる。しかし、蒸着条件を制御することによって、半導体柱１２０の形態は多様に変形されうる。
【００３８】
半導体柱１２０は、例えば、分子ビームエピタクシー（Ｍｏｌｅｃｕｌａｒ  Ｂｅａｍ  Ｅｐｉｔａｘｙ；ＭＢＥ）法または高真空化学気相蒸着（Ｕｌｔｒａ  Ｈｉｇｈ  Ｖａｃｕｕｍ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ：ＵＨＶＣＶＤ）法を利用して半導体物質のナノワイヤー構造に成長できる。
【００３９】
図６を参照すれば、半導体柱１２０の側壁１２０２上にスペーサ絶縁膜１２５を形成する。スペーサ絶縁膜１２５は、例えば、半導体柱１２０の側壁１２０２を熱酸化させて形成する。他の例として、スペーサ絶縁膜１２５は、半導体柱１２０の側壁１２０２上に酸化膜または窒化膜を形成した後、これを異方性エッチングして形成してもよい。
【００４０】
図７を参照すれば、半導体柱１２０上に第１導電型の第２ドーピング層１３０を形成する。半導体柱１２０の上面１２０３は、第２ドーピング層１３０と電気的に連結されうる。第２ドーピング層１３０は、例えば、エピタキシャル蒸着法を利用して半導体柱１２０から成長できる。スペーサ絶縁膜１２５は、半導体柱１２０の側壁１２０２に半導体柱１２０が成長することを回避できる。半導体柱１２０は、成長と同時に、またはその後に高濃度の第１導電型の不純物でドーピングされうる。
【００４１】
第２ドーピング層１３０は、半導体柱１２０の上面１２０３を覆う。第２ドーピング層１３０は、半導体柱１２０の上面１２０３から上へ行くほどその幅または直径が大きくなる。したがって、第２ドーピング層１３０の幅または直径は、半導体柱１２０及び第１ドーピング層１１５の幅または直径より大きい。
【００４２】
図８を参照すれば、第２ドーピング層１３０及び半導体柱１２０を取り囲むように第１物質層１３５、第２物質層１４０、第３物質層１４５、及び第４物質層１５０を順に形成する。第１物質層１３５及び第３物質層１４５は、例えば、絶縁層であって、酸化膜、窒化膜または高誘電率膜を含む。第２物質層１４０は、電荷トラップの可能な窒化膜、ドット構造またはナノクリスタル構造で形成される。第４物質層１５０は、導電層、例えば、ポリシリコン、金属、または金属シリサイドを含む。
【００４３】
この実施形態で、第４物質層１５０は、半導体柱１２０の周辺全体を覆うように十分厚く形成される。しかし、本発明の他の実施形態において、第４物質層１５０は、半導体柱１２０を取り囲むように適切な厚さに形成できる。
【００４４】
図９を参照すれば、第２ドーピング層１３０上の第１物質層１３５、第２物質層１４０、第３物質層１４５及び第４物質層１５０を除去して、トンネリング絶縁層１３５ａ、電荷保存層１４０ａ、ブロッキング絶縁層１４５ａ及び制御ゲート電極１５０ａをそれぞれ形成する。例えば、第２ドーピング層１３０が露出されるまで第１物質層１３５、第２物質層１４０、第３物質層１４５及び第４物質層１５０を平坦化する。平坦化は、化学的機械的平坦化（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｌａｎａｒｉｚａｔｉｏｎ：ＣＭＰ）法またはエッチバックを利用できる。
【００４５】
次いで、マスクパターンを利用してトンネリング絶縁層１３５ａ、電荷保存層１４０ａ、ブロッキング絶縁層１４５ａ及び制御ゲート電極１５０ａをパターニングする。これにより、トンネリング絶縁層１３５ａ、電荷保存層１４０ａ、ブロッキング絶縁層１４５ａ及び制御ゲート電極１５０ａは、半導体柱１２０を取り囲み、第２ドーピング層１３０下に限定されうる。
【００４６】
本発明の他の実施形態で、トンネリング絶縁層１３５ａ、電荷保存層１４０ａ、ブロッキング絶縁層１４５ａ及び制御ゲート電極１５０ａは、第２ドーピング層１３０をエッチングマスクとしてエッチングされてもよい。この場合、トンネリング絶縁層１３５ａ、電荷保存層１４０ａ、ブロッキング絶縁層１４５ａ及び制御ゲート電極１５０ａは、半導体柱１２０を取り囲むシェル構造を有してもよい。
【００４７】
次いで、第２ドーピング層１３０上にコンタクトプラグ１５５を形成する。次いで、コンタクトプラグ１５５上にビットライン電極１６０を形成する。コンタクトプラグ１５５及びビットライン電極１６０は、導電層、例えば、ポリシリコン、金属または金属シリサイドを含む。
【００４８】
次いで、当業者に周知のように、不揮発性メモリ素子を完成できる。
【００４９】
以下では、図１０ないし図１３を参照して、本発明の実施形態による半導体パッケージ２００ａ、２００ｂ、２００ｃ、及び２００ｄを説明する。なお、半導体チップ２０５は、図１ないし図３の不揮発性メモリ素子１００に対応する。
【００５０】
図１０を参照すれば、半導体チップ２０５は、ソルダーバンプ２１０を利用して基板２２０に接合される。一つ以上のソルダーボール２３０は、半導体チップ２０５の反対側基板２２０に付着される。ソルダーボール２３０は、半導体チップ２０５と電気的に連結されて外部端子として機能する。モールディング材２４０は、半導体チップ２０５を覆うように基板２２０上に形成される。このような半導体パッケージ２００ａは、フリップチップＢＧＡ（Ｂａｌｌ  Ｇｒｉｄ  Ａｒｒａｙ）形態と呼ばれうる。
【００５１】
他の例として、ソルダーバンプ２１０が形成されている半導体チップ２０５を電子装置の主基板に直ちに実装して、ウェーハレベルパッケージ（Ｗａｆｅｒ  Ｌｅｖｅｌ  Ｐａｃｋａｇｅ；ＷＬＰ）を具現してもよい。
【００５２】
図１１を参照すれば、半導体チップ２０５と基板２２０とを、ワイヤー２１５を利用して連結できる。ソルダーボール２３０は、半導体チップ２０５が反対側基板２２０に連結されており、したがって、半導体チップ２０５はソルダーボール２３０と電気的に連結されうる。このような半導体パッケージ２００ｂはＢＧＡ形態と呼ばれうる。
【００５３】
図１２を参照すれば、複数の半導体チップ２０５を基板２２０上に積層してＭＣＰ（Ｍｕｌｔｉ  Ｃｈｉｐ  Ｐａｃｋａｇｅ）形態の半導体パッケージ２００ｃを形成できる。半導体チップ２０５はいずれも同じ構造または相異なる構造を持つ。例えば、半導体チップ２０５のうち、一部のみ上述した不揮発性メモリ素子１００と同じ構造を持ち、他の半導体チップ２０５は異なる構造を有することができる。
【００５４】
図１３を参照すれば、基板２２０上に複数の半導体チップ２０５を積層し、半導体チップ２０５に貫通通路２１７を形成しての積層形態の半導体パッケージ２００ｄを形成できる。貫通通路２１７を通じて、半導体チップ２０５は、基板２２０を経由してソルダーボール２３０に電気的に連結されうる。
【００５５】
図１４は、本発明の一実施形態によるカード３００を示す概略図である。
【００５６】
図１４を参照すれば、制御器３１０とメモリ３２０は電気的な信号を交換するように配置されうる。例えば、制御器３１０から命令を下せば、メモリ３２０はデータを伝送する。メモリ３２０は、図１ないし図３の不揮発性メモリ素子１００に対応できる。このようなカード３００は、マルチメディアカード（Ｍｕｌｔｉ  Ｍｅｄｉａ  Ｃａｒｄ；ＭＭＣ）または保安デジタル（Ｓｅｃｕｒｅ  Ｄｉｇｉｔａｌ  Ｃａｒｄ；ＳＤ）カードのようなメモリ装置に利用できる。
【００５７】
不揮発性メモリ素子１００は、例えば、チップ形態であって、ワイヤーボンディングまたはソルダーバンプを利用して主基板と連結されるか、または制御器３１０に直接連結されうる。他の例として、不揮発性メモリ素子１００が前述した半導体パッケージ２００ａ、２００ｂ、２００ｃ、２００ｄの一つまたはこれと類似した形態で製作されて、主基板に実装されうる。
【００５８】
図１５は、本発明の一実施形態によるシステム４００を示す概略的なブロック図である。
【００５９】
図１５を参照すれば、プロセッサー４１０、入／出力装置４２０及びメモリ４３０は、バス４４０を利用して互いにデータ通信できる。プロセッサー４１０はプログラムを実行し、システム４００を制御する役割を担う。入／出力装置４２０は、システム４００のデータを入力または出力するところに利用できる。メモリ４３０は、図１ないし図３の不揮発性メモリ素子１００に対応できる。メモリ４３０は、例えば、プロセッサー４１０の動作のためのコード及びデータを保存する。
【００６０】
さらに、システム４００は、入／出力装置４２０を利用して外部装置、例えば、パソコンまたはネットワークに連結されて、相互にデータ交換をすることができる。
【００６１】
このようなシステム４００は、例えば、携帯電話、ＭＰ３プレーヤー、ナビゲーション、固状ディスク（Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｄｉｓｋ；ＳＳＤ）または家電製品に利用できる。
【００６２】
発明の特定実施形態についての以上の説明は例示及び説明を目的として提供された。本発明は前記実施形態に限定されず、本発明の技術的思想内で当業者によって前記実施形態を組み合わせて実施するなど、いろいろな多くの修正及び変更が可能であるということは明らかである。
【産業上の利用可能性】
【００６３】
本発明は、メモリ関連の技術分野に好適に用いられる。
【図面の簡単な説明】
【００６４】
【図１】本発明の一実施形態による不揮発性メモリ素子を示す部分切断された斜視図である。
【図２】図１の不揮発性メモリ素子のＩＩ−ＩＩ’線の断面図である。
【図３】図１の不揮発性メモリ素子のＩＩＩ−ＩＩＩ’線の断面図である。
【図４】本発明の一実施形態による不揮発性メモリ素子の製造方法を示す断面図である。
【図５】本発明の一実施形態による不揮発性メモリ素子の製造方法を示す断面図である。
【図６】本発明の一実施形態による不揮発性メモリ素子の製造方法を示す断面図である。
【図７】本発明の一実施形態による不揮発性メモリ素子の製造方法を示す断面図である。
【図８】本発明の一実施形態による不揮発性メモリ素子の製造方法を示す断面図である。
【図９】本発明の一実施形態による不揮発性メモリ素子の製造方法を示す断面図である。
【図１０】本発明の実施形態による半導体パッケージを示す断面図である。
【図１１】本発明の実施形態による半導体パッケージを示す断面図である。
【図１２】本発明の実施形態による半導体パッケージを示す断面図である。
【図１３】本発明の実施形態による半導体パッケージを示す断面図である。
【図１４】本発明の一実施形態によるカードを示す概略的なブロック図である。
【図１５】本発明の一実施形態によるシステムを示す概略的なブロック図である。
【符号の説明】
【００６５】
１００  不揮発性メモリ素子、
１０５  基板、
１１０  素子分離膜、
１１５  第１ドーピング層、
１２０  半導体柱、
１３０  第２ドーピング層、
１３５ａ  トンネリング絶縁層、
１４０ａ  電荷保存層、
１４５ａ  ブロッキング絶縁層、
１５０ａ  制御ゲート電極、
１５５  コンタクトプラグ、
１６０  ビットライン電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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