(57)【要約】【課題】相変化メモリ素子を提供する。【解決手段】相変化メモリ素子であって、相変化材料を含む第１電極と第２電極、および前記第１電極と第２電極との間に形成され、前記第１電極と第２電極に電気的接続され、それが相変化層と埋め込み式の金属層とを含み、バイアス電圧を相変化メモリ素子に供給した時、電流が相変化層と埋め込み式の金属層に流れる導電経路を含む相変化メモリ素子。【選択図】図３ｄ
2008193071.tif 000002
【特許請求の範囲】
【請求項１】
相変化材料を含む第１電極および第２電極と
前記第１電極および前記第２電極の間に形成され、前記第１電極および前記第２電極と電気的に接続され、相変化層および埋め込み式の金属層を有する導電経路とを備える相変化メモリ素子であって、
前記相変化メモリ素子にバイアス電圧が供給された時、電流が前記相変化層と前記金属層に流れることを特徴とする相変化メモリ素子。
【請求項２】
前記相変化層は、前記第１電極の一部である請求項１記載の相変化メモリ素子。
【請求項３】
前記相変化層は、前記第２電極の一部である請求項１記載の相変化メモリ素子。
【請求項４】
前記相変化材料は、カルコゲニドを含む請求項１記載の相変化メモリ素子。
【請求項５】
前記第１電極は、上部電極として機能し、前記第２電極は、下部電極として機能し、前記金属層は、前記第１電極に直接接触する請求項１記載の相変化メモリ素子。
【請求項６】
前記金属層は、チタン含有化合物または金属を含む請求項１記載の相変化メモリ素子。
【請求項７】
前記金属層は、１ｎｍ〜２００ｎｍの厚さを有する請求項１記載の相変化メモリ素子。
【請求項８】
前記金属層は、１０Ｅ−１Ω*ｃｍ〜１０Ｅ−８Ω*ｃｍの抵抗率を有する請求項１記載の相変化メモリ素子。
【請求項９】
基板と、
第１電極と、
前記第１電極上に形成され、前記第１電極と電気的に接続される埋め込み式の金属層と、
前記金属層上に形成され、開口を有する誘電体層と、
前記誘電体層上に形成され、前記開口によって前記金属層と電気的に接続される第２電極とを備え、
前記第１電極と前記第２電極が相変化材料を含む相変化メモリ素子。
【請求項１０】
前記相変化材料は、カルコゲニドを含む請求項９記載の相変化メモリ素子。
【請求項１１】
前記開口に形成された柱状の相変化層をさらに含む請求項９記載の相変化メモリ素子。
【請求項１２】
前記金属層は、前記第１電極に直接接触する請求項９記載の相変化メモリ素子。
【請求項１３】
前記金属層は、チタン含有化合物または合金を含む請求項９記載の相変化メモリ素子。
【請求項１４】
前記金属層は、１ｎｍ〜２００ｎｍの厚さを有する請求項９記載の相変化メモリ素子。
【請求項１５】
前記金属層は、１０Ｅ−１Ω*ｃｍ〜１０Ｅ−８Ω*ｃｍの抵抗率を有する請求項９記載の相変化メモリ素子。
【請求項１６】
基板と、
前記基板上に形成された第１電極と、
前記第１電極上に形成された開口を有する誘電体層と、
前記開口内に形成された埋め込み式の金属層と、
前記金属層上に形成された第２電極とを備え、
前記第１電極と前記第２電極が相変化材料を含む相変化メモリ素子。
【請求項１７】
前記開口内に形成された相変化層をさらに含む請求項１６記載の相変化メモリ素子。
【請求項１８】
前記金属層は、前記誘電体層上に形成され、前記第１電極に電気的接続される請求項１７記載の相変化メモリ素子。
【請求項１９】
前記相変化材料は、カルコゲニドを含む請求項１６記載の相変化メモリ素子。
【請求項２０】
前記金属層は、チタン含有化合物または合金を含む請求項１６記載の相変化メモリ素子。
【請求項２１】
前記金属層は、１ｎｍ〜２００ｎｍの厚さを有する請求項１６記載の相変化メモリ素子。
【請求項２２】
前記金属層は、１０Ｅ−１Ω*ｃｍ〜１０Ｅ−８Ω*ｃｍの抵抗率を有する請求項１６記載の相変化メモリ素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリ素子に関し、特に、相変化メモリ素子に関するものである。
【背景技術】
【０００２】
電子素子は、例えば、ＤＲＡＭ、ＳＲＡＭと、フラッシュメモリなどの異なるタイプのメモリ、またはアプリケーション、操作速度、メモリサイズと、装置のコスト考慮の要求条件に基づいた組み合わせを用いている。メモリ技術分野の現在の開発は、ＦｅＲＡＭ、ＭＲＡＭと、相変化メモリを含む。代替メモリの中では、近い将来、相変化メモリが最も大量生産される可能性がある。
【０００３】
相変化メモリは、現在Ｆｌａｓｈ不揮発性メモリを用いているアプリケーションを対象としている。このようなアプリケーションは、典型的には、低消費電力、つまり最小のプログラミング電流を必要とする携帯装置である。相変化メモリセルは、いくつかの目標、低プログラミング電流、高信頼度（エレクトロマイグレーションのリスクを含む）、小型セルと、高速位相変調を念頭に設計されている。これらの要求は、しばしば形状面で矛盾した要求となるが、部品に用いる材料の慎重な選択と配置は、しばしばその許容誤差を広げることができる。
【０００４】
プログラミング電流を減少する最も直接的な方法は、加熱面積を縮小することである。この方策の利点は、セルサイズの同時縮小である。一定の必要な電流密度を仮定した場合、電流は面積に比例して縮小する。しかしながら、実際には、小型構造には冷却が重要となり、表面積／体積率の増加により、周囲への放熱がより重要となる。このため、必要な電流密度は、加熱面積の減少と共に増加しなければならない。このことは、信頼性に対してエレクトロマイグレーション問題を引き起こす。そのため、エレクトロマイグレーション問題を生じないセルの材料を用いることが重要である。また、周囲への放熱を減少させる間に、アクティブプログラミング領域で熱流（heating flux）を増すことによって加熱効率を向上させることも重要である。
【０００５】
上述の要求は、相変化材料、好ましくはカルコゲニドＧｅ2Ｓｂ2Ｔｅ5（ＧＳＴ）の２つの領域間の加熱領域を挟むことで最も目的が果たされる。この材料の熱伝導率は、結晶（面心立方相）微細構造の２０％の空間の存在により、０．２〜０．３Ｗ／ｍ−Ｋと著しく低い。加熱は、カルコゲニド材料の底部と上部との間の小領域に限定される。この発明の特徴は、このような小領域を形成する方法にある。底部は、一次元のドレインであって、その他の次元にドレイン幅を有する溝内に含まれる。上部は、ドレイン上に形成された溝に対して垂直に方向付けられ、延伸されたカルコゲニド線である。この線は、メモリセルにアクセスするために用いる金属ビット線に平行して同じ幅で、且つ直接下に配置することが好ましい。
【０００６】
図１は、相変化メモリ素子１０の形成方法を示している（特許文献１参照）。まず、第１電極１５が基板１２上に形成され、第１電極１５は、相変化層１４と金属層１３を含む。次に、開口１７を有する誘電体層１６が第１電極１５上に形成される。次に、相変化層１８と第２電極２０が誘電体層１６上に形成され、開口１７を充填し、相変化層１８を第１電極１５に接触させる。最後に、誘電体層が第２電極２０を囲むように形成される。誘電体層の細孔の形成は非常に難しく、それをカルコゲニドで充填するのはさらに難しい。また、誘電体で覆われるカルコゲニドアイランドの形成も難しい。通常、３つのリソグラフィのステップがこのカルコゲニド構造の形成に必要とされているが、デバイスの製造にあってはリソグラフィのステップ数を最小限にすることが好ましい。
【０００７】
また、従来の相変化メモリ素子（“ＳｅＳｂＴｅが挿入された薄膜金属層を有するＰＲＡＭの新しいセル構造” ＩＥＤＭ２００３）は、Ｔ型構造を含む。図２に示す相変化メモリ素子は、基板３０上に形成された下部電極４０と、下部電極４０上に形成された誘電体層４２を含む。相変化メモリ素子は、第１相変化層４４、金属層４５、第２相変化層４６と、誘電体層４２上に順次に形成された上部電極４７をさらに含む。第１相変化層４４は、下部電極接触端子４３によって下部電極４０と電気的に接続され、第２相変化層４６は、上部電極接触端子４８によって上部電極４７と電気的に接続される。従来の相変化メモリ素子は、相変化層と電極層との間に減少された接触領域を有する。しかし、上、下部電極接触端子が誘電体層によって囲まれることから、相変化層は、熱を外に放出する傾向がある。
【０００８】
よって、上述の問題を解決する相変化メモリを開発する必要がある。
【０００９】
【特許文献１】米国特許第５，７８９，７５８号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１０】
相変化メモリ素子を提供する。
【課題を解決するための手段】
【００１１】
相変化メモリ素子の実施例は、第１と第２電極を含み、第１と第２電極は、相変化材料を含む。導電経路は、第１と第２電極との間に形成され、第１と第２電極に電気的接続する。導電経路は、埋め込み式の金属層と相変化層を含み、第１電極から第２電極への電流を埋め込み式の金属層と相変化層に流す。
【００１２】
本発明のもう１つの実施例に基づいて、相変化メモリ素子は、基板、第１電極、第１電極に形成され、第１電極に電気的接続された埋め込み式の金属層、埋め込み式の金属層に形成された開口を有する誘電体層と、誘電体層に形成され、開口によって埋め込み式の金属層に電気的接続された第２電極を含み、第１電極と第２電極は、相変化材料を含む。
【００１３】
また、本発明のいくつかの実施例に基づいた相変化メモリ素子は、基板、基板に形成された第１電極、第１電極に形成された開口を有する誘電体層と、開口内に形成された埋め込み式の金属層を含み、第１電極と第２電極は、相変化材料を含む。
【発明の効果】
【００１４】
本発明の相変化メモリ素子によれば、埋め込み式の金属層が加熱効率を向上させることから、プログラミング電流とプログラミング電圧の両方を減少させる。従来の構造に比べ、本相変化メモリ素子は、電圧パルスを供給した時、優れた温度均一性を表す。また、製造プロセスは比較的シンプルで、各種のセル設計に適合することができ、低コストを保持できる。
【発明を実施するための最良の形態】
【００１５】
本発明についての目的、特徴、長所が一層明確に理解されるよう、以下に実施形態を例示し、図面を参照にしながら、詳細に説明する。
【実施例】
【００１６】
図３ａ〜３ｃは、相変化メモリ素子１００の製造プロセスを示している。図３ａに示す第１電極１０１は、基板上１０２に形成される。次に、埋め込み式の金属層１０３（導電経路として機能する）は、第１電極１０１に形成される。特に、基板１０２は、半導体プロセスで用いる基板、例えば、シリコン基板である。基板１０２は、相補形金属酸化膜半導体（ＣＭＯＳ）回路、独立構造、ダイオード、またはコンデンサを含む基板である。なお、この例では、図を簡易化するために基板１０２を平面長方形で表している。第１電極１０１に適合する材料は、例えば、ＧｅＳｂＴｅまたはＩｎＧｅＳｂＴｅのカルコゲニド（インジウム、ゲルマニウム、アンチモン、テルルまたはその組み合わせ）などの相変化材料である。金属層１０３に適合する材料は、例えば、アルミニウム、タングステン、モリブデン、スズ、またはタングステン化チタニウムのチタン含有化合物または合金である。金属層１０３は、１ｎｍ〜２００ｎｍの厚さを有し、５ｎｍ〜５０ｎｍが好ましく、１０ｎｍがより好ましい。また、金属層１０３は、１０Ｅ−１Ω*ｃｍ〜１０Ｅ−８Ω*ｃｍの抵抗率を有し、１０Ｅ−２Ω*ｃｍ〜１０Ｅ−５Ω*ｃｍが好ましく、１０Ｅ−３Ω*ｃｍがより好ましい。
【００１７】
続いて、図３ｂでは、誘電体層が金属層１０３上に形成される。誘電体層は、例えば、窒化ケイ素、または酸化ケイ素などのシリコン含有化合物である。次に、誘電体層がパターン化され、開口１０４を有するパターン化された誘電体層１０５ａを形成する。続いて、図３ｃでは、第２電極１０６が構造上に一面に形成され、相変化メモリ素子１００が形成される。ここでは、開口１０４は、先細りの側壁１０７を有し、金属層１０３に順次に電気的接続された第２電極１０６の形成を容易にできる。また、開口の寸法は、フォトリソグラフィプロセスの解像限界より小さくできる。
【００１８】
第２電極１０６は、例えば、ＧｅＳｂＴｅまたはＩｎＧｅＳｂＴｅのカルコゲニド（インジウム、ゲルマニウム、アンチモン、テルルまたはその組み合わせ）などの相変化材料である。第１誘電体層１０４は、例えば、窒化ケイ素、または酸化ケイ素などのシリコン含有化合物である。
【００１９】
図３ｄは、相変化メモリ素子２００の製造プロセスを示している。この例では、パターン化された誘電体層１０５ｂが電極を囲むように形成され、相変化メモリ素子２００が形成される。
【００２０】
図４ａ、４ｂは、相変化メモリ素子３００の製造プロセスを示している。この例では、図３ａで示したプロセスの後、柱状の相変化層１０８が金属層１０３上に形成される。次に、誘電体層１０９が基板上に形成され、エッチバック（または平坦化）されて相変化層１０８（導電経路として機能する）の上面を露出する。相変化層１０８は、フォトリソグラフィプロセスの解像限界より小さい寸法を有する。次に、図４ｂでは、第２電極１０６は誘電体層１０９上に形成され、相変化層１０８を介して金属層１０３と電気的に接続され、相変化メモリ素子３００が形成される。
【００２１】
図５ａ〜５ｅは、相変化メモリ素子４００の製造プロセスを示している。まず、図５ａでは、第１電極２０１は、基板２０２上に形成される。特に、基板２０２は、例えば半導体プロセスに用いられる基板、例えばシリコン基板である。基板２０２は、相補形金属酸化膜半導体（ＣＭＯＳ）回路、独立構造、ダイオード、またはコンデンサを含む基板である。添付図面は、図を簡易化するために平面長方形で基板２０２を表している。第１電極２０１に適合する材料は、例えば、ＧｅＳｂＴｅまたはＩｎＧｅＳｂＴｅのカルコゲニド（インジウム、ゲルマニウム、アンチモン、テルルまたはその組み合わせ）などの相変化材料である。
【００２２】
続いて、図５ｂでは、誘電体層が第１電極２０１上に形成される。誘電体層は、例えば、窒化ケイ素、または酸化ケイ素などのシリコン含有化合物である。次に、誘電体層がパターン化され、開口２０３を有するパターン化された誘電体層２０４を形成する。続いて、図５ｃに示すように、相変化層２０５が構造上に適合して形成される。次に図５ｄに示すように、埋め込み式の金属層２０６が相変化層２０５に適合して形成される。
【００２３】
ここでは、開口２０３は、先細りの側壁２０７を有し、相変化層２０５の形成を容易にできる。また、開口２０３の寸法は、フォトリソグラフィプロセスの解像限界より小さくできる。
【００２４】
金属層２０６に適合する材料は、例えば、アルミニウム、タングステン、モリブデン、スズ、またはタングステン化チタニウムのチタン含有化合物または合金である。注意するのは、埋め込み式の金属層２０６は、１ｎｍ〜２００ｎｍの厚さを有し、５ｎｍ〜５０ｎｍが好ましく、１０ｎｍがより好ましい。また、埋め込み式の金属層は、１０Ｅ−１Ω*ｃｍ〜１０Ｅ−８Ω*ｃｍの抵抗率を有し、１０Ｅ−２Ω*ｃｍ〜１０Ｅ−５Ω*ｃｍが好ましく、１０Ｅ−３Ω*ｃｍがより好ましい。
【００２５】
最後に図５ｅでは、第２電極２０８が構造上に形成され、相変化メモリ素子４００が形成される。第２電極２０８は、例えば、ＧｅＳｂＴｅまたはＩｎＧｅＳｂＴｅのカルコゲニド（インジウム、ゲルマニウム、アンチモン、テルルまたはその組み合わせ）などの相変化材料である。
【００２６】
図６ａ〜６ｃは、相変化メモリ素子５００の製造プロセスを示している。図６ａでは、本発明のもう１つの実施例に基づいて、図５ａで示したプロセスの後、開口３０１を有する誘電体層３０２が第１電極２０１上に形成される。次に図６ｂでは、相変化層３０３が上述の構造上に全体的に形成され、開口３０１に充填される。最後に、図６ｃでは、埋め込み式の金属層３０４と第２電極３０５は、相変化層３０３上に順次に形成され、相変化メモリ素子５００が形成される。金属層３０４は、開口３０１内の相変化層３０３と直接接触しない。本発明の実施例では、柱状の相変化層を形成でき、誘電体層が順次に形成されて柱状の相変化層を囲む。次に、相変化層が形成され、柱状の相変化層に接触する。
【００２７】
図７は、相変化メモリ素子６００の製造プロセスを示している。この例では、基板４０１、下部電極４０２、開口４０３を有する誘電体層４０４と、上部電極４０５を含む相変化メモリ素子４００を提供する。相変化メモリ素子４００は、開口４０３の導電経路を含む。特に導電経路は、相変化層４０６と埋め込み式の金属層４０７を含む。
【００２８】
以上、本発明の好適な実施例を例示したが、これは本発明を限定するものではなく、本発明の精神および範囲を逸脱しない限りにおいては、当業者であれば行い得る少々の変更や修飾を付加することは可能である。従って、本発明が保護を請求する範囲は、特許請求の範囲を基準とする。
【図面の簡単な説明】
【００２９】
【図１】従来の相変化メモリ素子の断面図である。
【図２】従来の相変化メモリ素子の断面図である。
【図３ａ】本発明の相変化メモリ素子１００の製造プロセスを示している。
【図３ｂ】本発明の相変化メモリ素子１００の製造プロセスを示している。
【図３ｃ】本発明の相変化メモリ素子１００の製造プロセスを示している。
【図３ｄ】本発明の相変化メモリ素子２００の製造プロセスを示している。
【図４ａ】本発明の相変化メモリ素子３００の製造プロセスを示している。
【図４ｂ】本発明の相変化メモリ素子３００の製造プロセスを示している。
【図５ａ】本発明の相変化メモリ素子４００の製造プロセスを示している。
【図５ｂ】本発明の相変化メモリ素子４００の製造プロセスを示している。
【図５ｃ】本発明の相変化メモリ素子４００の製造プロセスを示している。
【図５ｄ】本発明の相変化メモリ素子４００の製造プロセスを示している。
【図５ｅ】本発明の相変化メモリ素子４００の製造プロセスを示している。
【図６ａ】本発明の相変化メモリ素子５００の製造プロセスを示している。
【図６ｂ】本発明の相変化メモリ素子５００の製造プロセスを示している。
【図６ｃ】本発明の相変化メモリ素子５００の製造プロセスを示している。
【図７】本発明の相変化メモリ素子６００の製造プロセスを示している
【符号の説明】
【００３０】
１００、２００、３００、４００、５００、６００  相変化メモリ素子
１０１、２０１  第１電極
１０２、２０２、４０１  基板
１０３、２０６、３０４、４０７  金属層
１０４、２０３、３０１、４０３  開口
１０５ａ、１０５ｂ、４０４  誘電体層
１０６、２０８、３０５  第２電極
１０７、２０７  側壁
１０８、２０５、３０３、４０６  相変化層
１０９、２０４、３０２  誘電体層
４０２  下部電極
４０５  上部電極
【図１】
2008193071.tif 000003
【図２】
2008193071.tif 000004
【図３ａ】
2008193071.tif 000005
【図３ｂ】
2008193071.tif 000006
【図３ｃ】
2008193071.tif 000007
【図３ｄ】
2008193071.tif 000008
【図４ａ】
2008193071.tif 000009
【図４ｂ】
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【図５ａ】
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【図５ｂ】
2008193071.tif 000012
【図５ｃ】
2008193071.tif 000013
【図５ｄ】
2008193071.tif 000014
【図５ｅ】
2008193071.tif 000015
【図６ａ】
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【図６ｂ】
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【図６ｃ】
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【図７】
2008193071.tif 000019