(57)【要約】      （修正有）【課題】水素又は水分等の物質の浸透を防止して電気的特性に優れた強誘電体メモリ装置を提供する。【解決手段】強誘電体メモリ装置１００は、複数のメモリセル素子１０が設けられている半導体基板１１と、半導体基板上に設けられている絶縁膜３０と、絶縁膜上に設けられている下部水素バリア膜３２と、下部水素バリア膜の表面３２ａから、絶縁膜及び下部水素バリア膜を貫通してメモリセル素子に至るコンタクトホール３４と、コンタクトホールを埋め込むプラグ３６と、下部電極パターン４４Ｘ、強誘電体層４６、上部電極４８がこの順に積層されていて、複数のプラグの頂面３６ａ上に設けられている複数の積層体４０と、下部水素バリア膜上に設けられていて、下部電極パターンを少なくとも覆う中間水素バリアパターン３８と、中間水素バリアパターン上及びこの中間水素バリアパターンから露出している複数の積層体を覆う上部水素バリア膜３９とを具えている。【選択図】図１
2008060194.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセル素子が設けられている半導体基板と、
前記半導体基板上に設けられている絶縁膜と、
前記絶縁膜上に設けられている下部水素バリア膜と、
前記下部水素バリア膜の表面から、前記絶縁膜及び当該下部水素バリア膜を貫通して前記メモリセル素子に至るコンタクトホールと、
前記コンタクトホールを埋め込むプラグと、
下部電極パターン、強誘電体層、上部電極がこの順に積層されていて、複数の前記プラグの頂面上に設けられている複数の積層体と、
前記下部水素バリア膜上に設けられていて、前記下部電極パターンを少なくとも覆う中間水素バリアパターンと、
前記中間水素バリアパターン上及び当該中間水素バリアパターンから露出している複数の前記積層体を覆う上部水素バリア膜と
を含むことを特徴とする強誘電体メモリ装置。
【請求項２】
複数のメモリセル素子をそれぞれ含むメモリセルアレイ領域を有する半導体基板と、
前記メモリセルアレイ領域を含む半導体基板上に設けられている絶縁膜と、
前記絶縁膜上に設けられている下部水素バリア膜と、
前記下部水素バリア膜の表面から、前記絶縁膜及び当該下部水素バリア膜を貫通して前記メモリセル素子に至るコンタクトホールと、
前記コンタクトホールを埋め込むプラグと、
下部電極パターン、強誘電体層、上部電極がこの順に積層されていて、複数の前記プラグの頂面上に設けられている複数の積層体と、
前記下部水素バリア膜上に設けられていて、露出している前記下部電極パターンを少なくとも覆う中間水素バリアパターンと、
前記中間水素バリアパターン上及び当該中間水素バリアパターンから露出している複数の前記積層体を覆う上部水素バリア膜と
を含むことを特徴とする強誘電体メモリ装置。
【請求項３】
複数のメモリセル素子を有するメモリセルアレイ領域を有する複数のチップ領域を含む半導体基板を準備する工程と、
前記半導体基板上に、絶縁膜を形成する工程と、
前記絶縁膜上に、下部水素バリア膜を形成する工程と、
前記下部水素バリア膜の表面から、当該下部水素バリア膜及び前記絶縁膜を貫通して前記メモリセル素子に至るコンタクトホールを形成する工程と、
前記下部水素バリア膜の表面上を覆い、かつ前記コンタクトホール内を埋め込むプラグ膜を形成する工程と、
前記プラグ膜を、前記下部水素バリア膜の表面が露出するまで削り取って、前記コンタクトホールを埋め込むプラグを形成する工程と、
露出した前記下部水素バリア膜の表面及び前記プラグの頂面を覆う下部電極膜を形成する工程と、
前記下部電極膜をパターニングして、前記プラグの頂面を覆っており、マトリクス状に互いに等間隔に配置されている複数の下部電極パターン、複数の当該下部電極パターン同士の間隔と等しい間隔で離間して、複数の当該下部電極パターンを含むマトリクスの外周を囲む外周パターンを含む下部電極層を形成する工程と、
複数の前記下部電極パターン同士の間隙、及び前記下部電極パターンと前記外周パターンとの間隙を埋め込んで、前記下部電極層上に、中間水素バリア膜を形成する工程と、
前記中間水素バリア膜を、前記下部電極層の表面が露出するまでパターニングして、複数の前記下部電極パターン同士の間隙、及び前記下部電極パターンと前記外周パターンとの間隙を埋め込んでいる中間水素バリアパターンを形成する工程と、
前記下部電極層及び前記中間水素バリアパターン上を覆う強誘電体膜、並びに当該強誘電体膜上を覆う上部電極膜を順次に積層する積層工程と、
前記強誘電体膜及び前記上部電極膜を、前記下部電極パターンを非露出とし、かつ前記外周パターンが露出するまでパターニングして、下部電極パターン、強誘電体層、上部電極がこの順に積層されていて、かつ前記プラグの前記頂面上に配置されている積層体を形成する工程と、
露出している前記積層体を覆い、かつ前記中間水素バリアパターンに接続して、前記積層体を封止する上部水素バリア膜を形成する工程と、
を含むことを特徴とする強誘電体メモリ装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、２値化データを強誘電体層の分極状態として記憶するメモリセルを有するメモリ装置及びその製造方法に関する。
【背景技術】
【０００２】
いわゆる強誘電体メモリとして、ＦｅＲＡＭ(Ferroelectric Random Access Memory)が知られている。
【０００３】
ＦｅＲＡＭが具える強誘電体層は、いわゆるＳＢＴ（ＳｒＢｉ2Ｔａ2Ｏ9）といった酸素化合物材料により形成されている。この強誘電体層は、その周囲に形成される、例えばＣＶＤ膜中に不可避的に混入してしまう水分（Ｈ2Ｏ）及びこの水分に由来する水素（Ｈ2）又は埋込みコンタクト（プラグ）を形成する際に発生する水素によって還元反応を起こしてしまう。そして、この還元反応により、強誘電体層の分極特性が劣化してしまう。
【０００４】
例えば、金属酸化膜からなる容量絶縁膜（強誘電体層）を、内部拡散する水素から保護するために、下部電極と、下部電極上に形成された金属酸化物からなる容量絶縁膜と、容量絶縁膜上に形成された上部電極と、下部電極の周囲を埋める埋込み絶縁膜とを備え、下部電極は水素の拡散を防ぐ導電性バリア層を含み、下部電極の側面のうち少なくとも導電性バリア層の側面と接するように、水素の拡散を防ぐ絶縁性バリア層が形成されている容量素子（強誘電体メモリ）が知られている（特許文献１参照。）。
【特許文献１】特開２００３−８６７７１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
いわゆるシリコン酸化膜及びシリコン窒化膜を、特許文献１に開示されているように、下部電極の周囲を埋める埋込み絶縁膜とした場合には、これらの膜に不可避的に含有されてしまう水素により、金属酸化物により形成される強誘電体層が還元されてしまうおそれがある。
【０００６】
結果として、強誘電体層の強誘電性が劣化してしまい、強誘電体メモリ装置としての電気的特性が損なわれてしまうおそれがある。
【０００７】
この発明は、上述した従来技術にかかる問題点に鑑みなされたものである。すなわち、この発明の目的は、強誘電体層の劣化の原因となる水素又は水分といった物質の浸透を確実かつ効果的に防止できる強誘電体メモリ装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
これらの目的の達成を図るため、この発明の強誘電体メモリ装置は下記のような構成を有している。
【０００９】
すなわち、強誘電体メモリ装置は、複数のメモリセル素子が設けられている半導体基板と、半導体基板上に設けられている絶縁膜とを具えている。
【００１０】
また、強誘電体メモリ装置は、絶縁膜上に設けられている下部水素バリア膜と、下部水素バリア膜の表面から、絶縁膜及びこの下部水素バリア膜を貫通してメモリセル素子に至るコンタクトホールと、コンタクトホールを埋め込むプラグとを具えている。
【００１１】
さらに、強誘電体メモリ装置は、下部電極パターン、強誘電体層、上部電極がこの順に積層されていて、複数のプラグの頂面上に設けられている複数の積層体を具えている。
【００１２】
さらにまた、強誘電体メモリ装置は、下部水素バリア膜上に設けられていて、下部電極パターンを少なくとも覆う中間水素バリアパターンを具えている。
【００１３】
また、強誘電体メモリ装置は、中間水素バリアパターン上及びこの中間水素バリアパターンから露出している複数の積層体を覆う上部水素バリア膜とを具えている。
【発明の効果】
【００１４】
この発明の強誘電体メモリ装置によれば、中間水素バリアパターンを設けるため、下部水素バリア膜及び上部水素バリア膜と相俟って、強誘電体層が水素又は水を発生する構成要素に接触することがない。従って、強誘電体層の電気的特性の劣化を効果的に防止することができる。
【００１５】
また、この発明の強誘電体メモリ装置の製造方法によれば、下部電極層の形成工程において、複数の下部電極パターンと、この下部電極パターンを含むマトリクスの外周を囲む外周パターンを含む下部電極層を形成することにより、中間水素バリアパターンを、簡易な工程で効率的に形成することができる。
【発明を実施するための最良の形態】
【００１６】
以下、この発明の実施の形態について、図面を参照して説明する。なお、図中、各構成成分は、この発明が理解できる程度に概略的に示してあるに過ぎず、また、以下に挙げる数値条件等は単なる例示に過ぎないことを理解されたい。
【００１７】
〈強誘電体メモリ装置の構成例〉
図１を参照して、この発明の強誘電体メモリ装置の構成例につき説明する。
【００１８】
図１は、この発明の強誘電体メモリ装置を切断した切り口を示す模式的な図である。
【００１９】
この発明の強誘電体メモリ装置１００は、下部電極パターン４４Ｘと同一層に設けられる中間水素バリアパターン３８の構成に特徴を有している（詳細は後述する。）。その他の構成要素については、従来公知の強誘電体メモリ装置の任意好適な構成要素を適宜選択して適用することができる。
【００２０】
図１に示すように、強誘電体メモリ装置１００は、半導体基板１１を具えている。半導体基板１１には、メモリセルアレイ領域１が区画されている。半導体基板１１は、このメモリセルアレイ領域１以外に、例えば、後述するメモリセルアレイ領域１内に設けられる構造を電気的に制御する機能を有する構成を含む、いわゆるロジック回路領域等の他の領域を有していてもよい（図示していない。）。
【００２１】
ここでいう「領域」とは、半導体基板１１上に設けられる構成要素をも含む３次元的な領域を意味する。
【００２２】
メモリセルアレイ領域１には、複数のメモリセル素子１０が設けられている。これらメモリセル素子１０は、従来公知の素子分離工程により形成された素子分離構造、例えばこの例ではＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）５により、互いに素子分離されている。
【００２３】
メモリセルアレイ領域１には、強誘電体層４６を含む積層体であるメモリセル、すなわち強誘電体キャパシタ構造体（単に積層体とも称する。）４０がマトリクス状に複数配設されている。ここでは２つの強誘電体キャパシタ構造体４０を含む部分領域を図示して説明する。
【００２４】
メモリセル素子１０は、例えばスイッチトランジスタであり、従来公知の構成を有している。このトランジスタの構成要素として、図示例では複数のメモリセル素子拡散領域１２、メモリセル素子ゲート電極１４等を有している。
【００２５】
メモリセル素子拡散領域１２は、例えば任意好適なイオンが打ち込まれているイオン拡散領域である。メモリセル素子ゲート電極１４は、メモリセル素子拡散領域１２と組み合わされてメモリセル素子１０とされている。メモリセル素子拡散領域１２及びメモリセル素子ゲート電極１４は、従来公知の任意好適な構成として組み合わせることができる。
【００２６】
メモリセル素子１０が作り込まれているメモリセルアレイ領域１、すなわち、メモリセル素子１０が設けられている半導体基板１１上側全面には、絶縁膜、すなわち絶縁膜３０が設けられている。この絶縁膜３０は、好ましくは、例えば、ＴＥＯＳを材料としたプラズマＣＶＤ法によって成膜されたシリコン酸化膜とするのがよい。以下、このシリコン酸化膜を単にＴＥＯＳ膜とも称する。
【００２７】
この絶縁膜３０上には、下部水素バリア膜３２が設けられている。下部水素バリア膜３２は、メモリセルアレイ領域１に設けられている。
【００２８】
これら絶縁膜３０及び下部水素バリア膜３２には、コンタクトホール３４が設けられている。メモリセルアレイ領域１に設けられているコンタクトホール３４は、下部水素バリア膜３２の表面３２ａからメモリセル素子１０（メモリセル素子拡散領域１２）に至っている。
【００２９】
コンタクトホール３４は、従来公知のいわゆるバリアメタルを含む構成とすることもできる（図示しない。）。
【００３０】
コンタクトホール３４内は、例えばタングステン（Ｗ）といった導電性物質により埋め込まれ、プラグ３６とされている。プラグ３６の頂面３６ａは、下部水素バリア膜３２の表面３２ａとほぼ同一レベルとされている。
【００３１】
下部水素バリア膜３２上には、強誘電体キャパシタ構造体（積層体）４０が設けられている。強誘電体キャパシタ構造体４０は、従来公知の強誘電体キャパシタ構造体と同様の構成を有している。すなわち、強誘電体キャパシタ構造体４０は、少なくとも下部電極パターン４４Ｘ、強誘電体層４６、上部電極４８を含む複数層の積層体により構成されている。
【００３２】
下部電極パターン４４Ｘは、プラグ３６の頂面３６ａ上を覆うように設けられている。よって、図示例では下部電極パターン４４Ｘ、ひいては強誘電体キャパシタ構造体４０は、プラグ３６に電気的に接続されている。
【００３３】
強誘電体キャパシタ構造体４０は、任意好適な密着層、酸化防止層といった他の層を含むこともできる（図示しない。）。
【００３４】
下部電極パターン４４Ｘは、好ましくは例えばプラチナ（Ｐｔ）、ＩｒＯ2、Ｉｒ、ＴｉＡｌＮを材料として、これらを積層した複数層からなる電極とすればよい。
【００３５】
下部電極パターン４４Ｘ上には強誘電体層４６が積層されている。強誘電体層４６は、下部電極パターン４４Ｘを上面側から見たときの平面サイズよりも大きな平面サイズを有している。強誘電体層４６の平面サイズが下部電極パターン４４Ｘより大きくなるのは主として製造工程上の理由による（詳細は後述する。）。強誘電体層４６は、好ましくは例えばＳＢＴ（ＳｒＢｉ2Ｔａ2Ｏ9）膜とするのがよい。
【００３６】
強誘電体層４６上には、上部電極４８が設けられている。上部電極４８は、好ましくは、例えばプラチナを材料とする膜とするのがよい。上部電極４８は、いわゆるプレート線を兼ねる構成とすることもできる。
【００３７】
中間水素バリアパターン３８は、下部水素バリア膜３２上に設けられている。中間水素バリアパターン３８は、積層体から露出する下部電極パターン４４Ｘ、すなわちこの例では複数の積層体４０全てを一体として囲むように下部電極パターン４４Ｘの側面を少なくとも覆っている。
【００３８】
上部水素バリア膜３９は、中間水素バリアパターン３８及びこの中間水素バリアパターン３８から露出している複数の積層体４０を覆って設けられている。上部水素バリア膜３９の端縁は、中間水素バリアパターン３８上にあって、中間水素バリアパターン３８の端縁に一致している。
【００３９】
この上部水素バリア膜３９は、下部水素バリア膜３２及び中間水素バリアパターン３８と一体となって、複数の積層体を封止、すなわち密封している。
【００４０】
この上部水素バリア膜３９より上側に位置する構成要素は、例えば、いわゆる層間絶縁膜である第２絶縁膜６０、この第２絶縁膜６０を貫通するコンタクトホール、及び第２絶縁膜６０より上側に設けられていて、上部電極４８、メモリセル素子１０又は他の素子に接続される１層又は２層以上の配線といった任意好適な構成とすることができる。これらの構成については、この発明の要旨ではないので図示及びその詳細な説明は省略する。
【００４１】
〈強誘電体メモリ装置の製造方法〉
図２から図６を参照して、この発明の強誘電体メモリ装置の製造方法について説明する。
【００４２】
なお、この発明の製造方法は、強誘電体キャパシタ構造体４０がマトリクス状に配列されるメモリセルアレイ領域１における製造工程に特徴を有している。例えば、メモリセルアレイ領域１に隣接するメモリセルの動作を制御するロジック回路領域等の構成及びその製造工程は、従来と変わるところがない。
【００４３】
従って、説明図の複雑化を回避するために、１枚のウェハに同時に形成される多数の強誘電体メモリ装置のうち、１つの強誘電体メモリ装置１００のメモリセルアレイ領域１の一部分のみを図示して説明する。
【００４４】
図２（Ａ）及び（Ｂ）は、ウェハレベルで製造途中の強誘電体メモリ装置を切断して示した切り口を示す概略的な製造工程図である。
【００４５】
図３（Ａ）及び（Ｂ）は、図２（Ｂ）に続く製造工程図であり、図３（Ｂ）は図３（Ａ）のＩ−Ｉ’一点鎖線で切断した切断端面を示す図である。
【００４６】
図４は、図３に続く製造工程図である。
【００４７】
図５（Ａ）及び（Ｂ）は、図４に続く製造工程図であり、図５（Ｂ）は図５（Ａ）のＩ−Ｉ’一点鎖線で切断した切断端面を示す図である。
【００４８】
図６（Ａ）、（Ｂ）及び（Ｃ）は、図５（Ｂ）に続く製造工程図である。
【００４９】
まず、半導体基板（ウェハ）１１に、メモリセルアレイ領域１を含む複数のチップ領域を、マトリクス状に区画しておく。
【００５０】
図２（Ａ）に示すように、半導体基板１１のメモリセルアレイ領域１に、従来公知のウェハプロセスにより、メモリセル素子１０を作り込む。
【００５１】
具体的には、例えばＬＯＣＯＳ法によるフィールド酸化膜、またはいわゆるＳＴＩといった素子分離構造５を形成する。
【００５２】
次いで、トランジスタ等の構成要素であるメモリセル素子拡散領域１２、メモリセル素子ゲート電極１４を含むメモリセル素子１０を、メモリセルアレイ領域１に作り込む。
【００５３】
次に、メモリセル素子１０が作り込まれているメモリセルアレイ領域１を含む半導体基板１１の上側全面に、絶縁膜３０を成膜する。
【００５４】
具体的には、絶縁膜３０の成膜工程は、例えば、ＴＥＯＳを材料とした従来公知のプラズマＣＶＤ法によって行うシリコン酸化膜の成膜工程とするのがよい。
【００５５】
図２（Ｂ）に示すように、絶縁膜３０の表面３０ａ上に、下部水素バリア膜３２を成膜する。この下部水素バリア膜３２としては、好ましくは例えばアルミナ（Ａｌ2Ｏ3）膜又はシリコン窒化膜（Ｓｉ3Ｎ4）を常法に従って成膜すればよい。
【００５６】
次いで、絶縁膜３０及び下部水素バリア膜３２に、下部水素バリア膜３２の表面３２ａからメモリセル素子１０（メモリセル素子拡散領域１２）に至るコンタクトホール３４を形成する。コンタクトホール３４は、従来公知のホトリソグラフィ工程及びエッチング工程により形成すればよい。
【００５７】
次に、例えばタングステン（Ｗ）といった導電性材料を用いて、下部水素バリア膜３２上を覆い、かつコンタクトホール３４を埋め込むプラグ形成用の膜を、ＣＶＤ法等により成膜する。
【００５８】
さらに、このプラグ形成用の膜を下部水素バリア膜３２の表面３２ａが露出するまで削り取って、プラグ３６を形成する。この工程により、プラグ３６の頂面３６ａは、表面３２ａの高さレベルと等しくされる。
【００５９】
この工程は、従来公知のエッチング工程により、いわゆるエッチバック工程を行うのがよい。
【００６０】
また、この工程は、好ましくは、例えば常法に従ういわゆるＣＭＰ法により実施することもできる。
【００６１】
図３（Ａ）及び（Ｂ）に示すように、下部水素バリア膜３２の表面３２ａ上に下部電極層４４を形成する。下部電極層４４の形成は、プラチナといった材料を用いて、従来公知のホトリソグラフィ工程及びエッチング工程により行えばよい。この下部電極パターン４４Ｘは、プラグ３６の頂面３６ａの直上に位置させて形成する。
【００６２】
このとき、下部電極層４４として、複数の下部電極パターン４４Ｘ及び下部電極パターン４４Ｘを囲む外周部４４Ｙを一括形成する。
【００６３】
複数の下部電極パターン４４Ｘは幅Ｗ１の矩形状のパターンとしてマトリクス状に配置される。この例では単純化して２×２のマトリクスとして示してあるが、これに限定されない。下部電極パターン４４Ｘ同士は、互いに等しい間隔Ｌ１で配置されている。
【００６４】
外周部４４Ｙは、これら複数の下部電極パターン４４Ｘにより構成されるマトリクス配列を一体として囲むように設けられている。外周部４４Ｙは、幅Ｗ２である等幅であり、輪郭が矩形であるリング状の形状を有している。
【００６５】
この例では外周部４４Ｙは、メモリセルアレイ領域１の境界線上にまたがって設けられている。すなわち、外周部４４Ｙの内側壁はメモリセルアレイ領域１内にあり、外側壁はメモリセルアレイ領域１外にある。
【００６６】
このとき、マトリクス配列の最も外側に位置する下部電極パターン４４Ｘと外周部４４Ｙの内側壁との離間距離Ｌ２は、好ましくは下部電極パターン４４Ｘ同士の間隔Ｌ１と等しくするのがよい。
【００６７】
なお、下部電極パターン４４Ｘの幅Ｗ１と外周部４４Ｙの幅Ｗ２とは、必ずしも等しくなくともよい。
【００６８】
次に、中間水素バリアパターン３８を形成する。まず、図４に示すように、中間水素バリア膜３８Ｘを形成する。具体的には、中間水素バリア膜３８Ｘとしてアルミナ（Ａｌ2Ｏ3）膜を、下部電極層４４を覆うように成膜する。
【００６９】
この成膜工程により、下部電極パターン４４Ｘ同士の間隙及び下部電極パターン４４Ｘと外周部４４Ｙとの間隙を埋め込む。
【００７０】
例えば、デザインルールがいわゆる０．１５μｍプロセスである場合には、下部電極パターン４４Ｘ同士の間隙の幅（Ｌ１）及び下部電極パターン４４Ｘと外周部４４Ｙとの間隙の幅（Ｌ２）は、およそ０．２μｍ程度とするのがよく、これらを埋め込むために必要な膜厚としておよそ０．１５μｍの膜厚で、中間水素バリア膜３８Ｘを成膜すればよい。
【００７１】
中間水素バリア膜３８Ｘの膜厚は、幅Ｌ（Ｌ１及びＬ２）に対して、Ｌ／２とすれば間隙を埋め込むことができるが、埋込みを確実にするために若干の余裕をみて、Ｌ／１．３とするのがよい。
【００７２】
次いで、図５（Ａ）及び（Ｂ）に示すように、下部電極層４４の表面４４ａが露出するまで、従来公知のエッチング工程等により中間水素バリア膜３８Ｘを削り取る。
【００７３】
この工程により、中間水素バリア膜３８Ｘは、下部電極パターン４４Ｘの側面を覆っていて外周部４４Ｙの内側に位置する中間水素バリアパターン３８と、外周部４４Ｙの外側に残存する残存部３８Ｙとに分断される。
【００７４】
次に、図６（Ａ）に示すように、強誘電体キャパシタ構造体４０を完成させる。具体的には、露出している下部電極層４４、中間水素バリアパターン３８及び残存部３８Ｙ上に、強誘電体材料及び上部電極材料を順次に成膜して、従来公知のホトリソグラフィ工程及びエッチング工程によりパターニングして、下部電極パターン４４Ｘ上に積層されている強誘電体層４６及び上部電極４８を形成する。
【００７５】
このとき、強誘電体層４６及び上部電極４８は、その端縁が下部電極パターン４４Ｘより外側に、すなわち上方から見た平面形状のサイズが下部電極パターン４４Ｘのサイズよりも大きくなるように形成するのがよい。
【００７６】
このようにすれば、このエッチング工程により下部電極パターン４４Ｘと強誘電体層４６との接合面における損傷の発生を効果的に防止することができる。よって、キャパシタ特性をより良好なものとすることができる。
【００７７】
この工程により、下部電極パターン４４Ｘ、強誘電体層４６及び上部電極４８が積層された強誘電体キャパシタ構造体４０が完成する。完成後、いわゆる回復アニール工程が行われるが、この発明の要旨ではないので詳細な説明は省略する。
【００７８】
さらに、図６（Ｂ）に示すように、露出面全面、すなわち強誘電体キャパシタ構造体４０、中間水素バリアパターン３８、外周部４４Ｙ及び残存部３８Ｙ上を覆う前駆上部水素バリア膜３９Ｘを成膜する。
【００７９】
前駆上部水素バリア膜３９Ｘは、好ましくは例えばアルミナ（Ａｌ2Ｏ3）膜を、５０ｎｍ程度の膜厚で成膜するのがよい。
【００８０】
次に、レジストパターン７０を形成する。レジストパターン７０は、その端縁がメモリセル領域１内に収まるパターンとして形成される。レジストパターン７０は、具体的には、外周部４４Ｙよりも内側の領域であって、最も外側に位置する下部電極パターン４４Ｘと外周部４４Ｙとの間に位置する中間水素バリアパターン３８上にその端縁が存在するパターンとして形成する。
【００８１】
次いで、図６（Ｃ）に示すように、レジストパターン７０をマスクとして用いて、従来公知のエッチング工程を行う。このエッチング工程により、下部水素バリア膜３２の表面３２ａが露出するまで、すなわち、レジストパターン７０から露出している構造である外周部４４Ｙ、残存部３８Ｙ、中間水素バリアパターン３８の一部分及び前駆上部水素バリア膜３９Ｘの一部分が除去されるまで削り取られる。このエッチング工程により、上部水素バリア膜３９が形成される。
【００８２】
上部水素バリア膜３９、中間水素バリアパターン３８及び下部水素バリア膜３２は、一体となって、複数の強誘電体キャパシタ構造体４０を完全に封止する。
【００８３】
次に、いわゆる層間絶縁膜である第２絶縁膜６０を形成する。第２絶縁膜６０は、中間水素バリアパターン３８及び下部水素バリア膜３２により封止される複数の強誘電体キャパシタ構造体４０をさらに覆っている。
【００８４】
この第２絶縁膜６０は、絶縁膜３０と同様の工程により形成すればよい。
【００８５】
この発明の要旨ではないのでその詳細な説明は省略するが、引き続き、第２絶縁膜６０に形成されるコンタクトホール、上部電極又は素子に接続される１層又は２層以上の配線、この配線を第１層目の配線層として、配線層を覆う層間絶縁膜、層間絶縁膜に形成されるヴィアホール、ヴィアホールを埋込み、下層の配線と接続されるプラグ、プラグに接続されるさらなる配線層を形成する工程を繰り返して実施することにより、所望の多層配線構造を形成することができる。
【００８６】
然る後、図示しないスクライブラインに沿って、従来公知のダイシング装置を用いてダイシングすることにより、基板１１に予め設定されていた複数のチップ領域を切り出して個片化する。
【００８７】
このようにして、いわゆる半導体チップの形態を有し、それぞれ同一の構造を有する複数個の強誘電体メモリ装置１００を１枚の基板１１から製造することができる。
【図面の簡単な説明】
【００８８】
【図１】この発明の強誘電体メモリ装置の一部分を切断した部分的な切り口を示す模式的な図である。
【図２】（Ａ）図及び（Ｂ）図は、ウェハレベルで製造途中の強誘電体メモリ装置を切断した切り口を示す概略的な製造工程図である。
【図３】図２（Ｂ）に続く製造工程図である。
【図４】図３に続く製造工程図である。
【図５】図４に続く製造工程図である。
【図６】図５（Ｂ）に続く製造工程図である。
【符号の説明】
【００８９】
１：メモリセルアレイ領域
５：素子分離構造（ＳＴＩ）
１０：メモリセル素子
１１：半導体基板
１２：メモリセル素子拡散領域
１４：メモリセル素子ゲート電極
３０：絶縁膜
３０ａ、３２ａ、４４ａ：表面
３２：下部水素バリア膜
３４：コンタクトホール
３６：プラグ
３６ａ：頂面
３８：中間水素バリアパターン
３８Ｘ：中間水素バリア膜
３８Ｙ：残存部
３９：上部水素バリア膜
３９Ｘ：前駆上部水素バリア膜
４０：強誘電体キャパシタ構造体（積層体）
４４：下部電極層
４４Ｘ：下部電極パターン
４４Ｙ：外周部
４６：強誘電体層
４８：上部電極
６０：第２絶縁膜
７０：レジストパターン
１００：強誘電体メモリ装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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