(57)【要約】【課題】信号ラインの直列抵抗成分を充分に下げると共に、高周波信号を伝送する場合であっても高周波抵抗を下げることができ、例えば大電力用ＭＭＩＣで採用しても電力利得をさらに上げることが可能な半導体装置を提供する。【解決手段】所定の素子が形成された半導体基板上に、層間膜と上下２層配線構造の信号ラインを含むマイクロストリップライン線路３００が形成される半導体装置であって、下層配線３０６上には、下層配線３０６を開口する複数のコンタクトホール３１０を有する層間膜が形成され、上層配線３１２は、コンタクトホール３１０の側面及び底面を含む全表面に形成される。【選択図】図６
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【特許請求の範囲】
【請求項１】
所定の素子が形成された半導体基板上に、層間膜と上下２層配線構造の信号ラインを含むマイクロストリップライン線路が形成される半導体装置であって、
前記下層配線上には、前記下層配線を開口する複数のコンタクトホールを有する前記層間膜が形成され、
前記上層配線は、前記コンタクトホールの側面及び底面を含む全表面に形成されることを特徴とする、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置素子に関し、さらに詳細には、層間膜と信号ラインを含むマイクロストリップライン線路が形成される半導体装置に関する。
【背景技術】
【０００２】
従来における、例えばＭＭｌＣ（モノリシックマイクロ波ＩＣ）などの半導体装置は、ＦＥＴ等の能動素子やインダクタ等の受動素子が形成された例えばＧａＡｓなどの半導体基板上に、上記素子、キャパシタ、ボンディングパッドなどを電気的に接続して高周波信号を伝送するために、例えば上下２層配線構造の信号ラインが形成される。
【０００３】
以下、図７及び図８に基づいて、ＭＭｌＣなどの半導体装置で形成される信号ラインの構造を説明する。
【０００４】
まず、図７に示すように、上下２層配線構造の信号ラインを有するマイクロストリップライン４００が形成される。以下、かかる信号ラインの配線構造を、図８に基づいて説明する。図８は、図７に示すマイクロストリップラインのＤ−Ｄ’線の横断面図である。
【０００５】
図８に示すように、例えばＧａＡｓ基板４０２上に略均一厚さの第１層間膜４０４が形成され、第１層間膜４０４の所定位置には、蒸着法により下層配線４０６が形成されている。
【０００６】
第１層間膜４０４及び下層配線４０６上には、第２層間膜４０８が形成され、さらに、下層配線４０６を開放するように第２層間コンタクトホール４１０が形成されている。第２層間コンタクトホール４１０上には、上層配線４１２がメッキ法により形成され、下層配線４０６と電気的に導通している。また、上層配線４１２が形成された第２層間膜４０８上には、保護膜４１４が形成されている。このとき、上層配線４１２は、第２層間膜４０８上の上層配線形成用レジスト膜（図示せず）の開口部に、上層配線用メタルをメッキ法により埋め込んで形成されるので、上層配線形成用レジスト膜の厚さにより上層配線の厚さが決定される。
【０００７】
従来における信号ラインでは、信号ラインを上下２層配線構造としてし、さらに、上層配線形成用レジスト膜をより高く形成して、できるだけ厚い上層配線を形成することにより、信号ラインの低抵抗化を図っている。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、例えば大電力用ＭＭＩＣなどの場合には、従来の配線構造では直列抵抗成分を充分に下げることができないため、ＭＭＩＣの電力利得を上げることができなかった。また、上層配線の厚さを増加させれば直流抵抗値を下げることはできるが、高周波信号が伝送される場合には、導体表面に電流が流れるため（いわゆる表皮効果）、単に信号ラインの断面積を大きくしても有効ではなく、実質的に高周波抵抗を下げることができないという問題がある。
【０００９】
したがって、本発明の目的は、信号ラインの直列抵抗成分を充分に下げると共に、高周波信号を伝送する場合であっても高周波抵抗を低減することができ、例えば大電力用ＭＭＩＣで採用しても電力利得をさらに上げることが可能な新規かつ改良された半導体装置を提供することにある。
【課題を解決するための手段】
【００１０】
上記課題を解決するために、本発明のある観点によれば、所定の素子が形成された半導体基板上に、層間膜と上下２層配線構造の信号ラインを含むマイクロストリップライン線路が形成される半導体装置であって、前記下層配線上には、前記下層配線を開口する複数のコンタクトホールを有する前記層間膜が形成され、前記上層配線は、前記コンタクトホールの側面及び底面を含む全表面に形成されることを特徴とする半導体装置が提供される。
【００１１】
かかる構成により、層間膜に形成されるコンタクトホール表面を利用して、信号ラインの表面積をより増大し、かつ蒸着法により上層配線をより薄膜化することができる。この結果、直流抵抗成分をより低下させることができると共に、高周波信号の表皮効果の影響を低減し、高周波抵抗を低下させることができる。
【発明の効果】
【００１２】
以上説明したように本発明によれば、信号ラインの直列抵抗成分を充分に下げると共に、高周波信号を伝送する場合であっても高周波抵抗を下げることができ、例えば大電力用ＭＭＩＣで採用しても電力利得をさらに上げることができる。
【発明を実施するための最良の形態】
【００１３】
以下に添付図面を参照しながら、本発明の好適な実施の形態について詳細に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。
【００１４】
（第１の実施形態）
本実施形態にかかるＭＭｌＣ（モノリシックマイクロ波ＩＣ）などの半導体装置は、従来と同様に、ＦＥＴ等の能動素子やインダクタ等の受動素子が形成された例えばＧａＡｓなどの半導体基板上に、上記素子、キャパシタ、ボンディングパッドなどを電気的に接続して高周波信号を伝送するために、信号ラインが形成される。本実施形態にかかる信号ラインは、従来と異なり、層間膜を介して多層化されている。
【００１５】
以下、本実施形態における信号ラインの構造を、図１及び図２に基づいて説明する。なお、図１は、本実施形態にかかる半導体装置のマイクロストリップラインを示す上面図である。図２は、本実施形態にかかる半導体装置の信号ラインの構造を説明するための、マイクロストリップラインのＡ−Ａ’線の横断面図である。
【００１６】
本実施形態における半導体装置では、図１に示すように、層間膜と信号ラインを含むマイクロストリップライン１００が形成される。
【００１７】
このマイクロストリップライン１００の構造は、図２に示すように、従来と異なり、多層化された配線構造の信号ラインを有する。
【００１８】
即ち、所定の素子が形成された例えばＧａＡｓ基板１０２上に略均一厚さの第１層間膜１０４が形成され、第１層間膜１０４の所定位置には、例えば蒸着法により信号配線１０６の第１層が形成されている。
【００１９】
さらに、信号配線１０６の第１層上には、第２層間膜１０８の第１層が形成され、さらに、その上には信号配線１０６の第２層が例えば蒸着法により積層される。このとき、信号配線１０６の第１層と第２層の間に形成された第２層間膜１０８の第１層には、信号配線１０６の第１層と第２層とを電気的に導通するための第２層間コンタクトホール１１０が形成されている。さらに、信号配線１０６の第２層上には、同様に、第２層間膜１０８の第２層が形成され、多層配線構造の信号ラインが形成される。
【００２０】
さらに、多層化された信号配線１０６の最上層上には、保護膜１１４が成膜される。
【００２１】
本実施形態においては、信号配線と層間膜とを交互に積層した多層配線構造のた信号ラインが形成される。この結果、信号配線が多層化されているので、配線の表面積が増大することにより直流抵抗成分が低下されると共に、信号配線が蒸着法により従来よりも薄膜化して形成されるので高周波信号の表皮効果の影響を低減し、高周波抵抗を低下させることができる。
【００２２】
（第２の実施の形態）
上記実施形態においては、配線構造を多層化することにより、配線の表面積を増大すると共に薄膜化することにより、直流抵抗成分の低減及び高周波信号の表皮効果の影響を低減させているが、本実施形態においては、上記構成の配線構造において、層間膜をさらに薄膜化し、層間膜を薄膜化することにより形成されるピンホールを利用して配線各層間の電気的導通を図る構成について説明する。
【００２３】
本実施形態にかかるＭＭｌＣ（モノリシックマイクロ波ＩＣ）などの半導体装置は、第１の実施の形態と同様に、ＦＥＴ等の能動素子やインダクタ等の受動素子が形成された例えばＧａＡｓなどの半導体基板上に、上記素子、キャパシタ、ボンディングパッドなどを電気的に接続して高周波信号を伝送するための信号ラインが形成され、信号ラインが層間膜を介して多層化されている。本実施形態においては、第１の実施の形態と異なり、信号配線の各層間に形成される層間膜が薄膜化されてピンホールを形成し、このピンホールを利用して信号配線の各層間の電気的導通が図られている。
【００２４】
以下、本実施形態における信号ラインの構造を、図３及び図４に基づいて説明する。なお、図３は、本実施形態にかかる半導体装置のマイクロストリップラインを示す上面図である。図４は、本実施形態にかかる半導体装置の信号ラインの構造を説明するための、マイクロストリップラインのＢ−Ｂ’線の横断面図である。
【００２５】
本実施形態における半導体装置では、図３に示すように、層間膜と信号ラインを含むマイクロストリップライン２００が形成される。
【００２６】
このマイクロストリップライン２００の構造は、図４に示すように、第１の実施の形態と異なり、層間膜がピンホールを形成する程度に薄膜化され、信号配線の各層は、層間膜に形成されたピンホールを介して電気的に接続されている。
【００２７】
即ち、所定の素子が形成された例えばＧａＡｓ基板２０２上に略均一厚さの第１層間膜２０４が形成され、第１層間膜２０４の所定位置には、例えば蒸着法により信号配線２０６の第１層が形成されている。
【００２８】
さらに、信号配線２０６の第１層上には、第２層間膜２０８の第１層薄膜がピンホール２１０を形成するように積層され、さらに、その上には信号配線２０６の第２層が例えば蒸着法により積層される。このとき、信号配線２０６の第１層と第２層の間は、第２層間膜２０８の第１層薄膜に形成されたピンホール２１０を介して電気的な導通が図られている。
【００２９】
さらに、信号配線２０６の第２層上には、同様に、第２層間膜２０８の第２層薄膜が形成され、多層配線構造の信号ラインが形成される。さらに、多層化された信号配線２０６の最上層上には、保護膜２１４が成膜される。
【００３０】
本実施形態においては、層間膜を薄膜化することにより生じるピンホールを使用して、多層配線の各層を電気的に導通することができる。この結果、コンタクトホールを形成する必要がないので、半導体装置の製造工程の一部を省略し、工程の短縮化を図ることができる。また、層間膜は薄膜化されているので、より多層構造の信号ラインを形成することができる。この結果、直流抵抗成分をより低下させることができると共に、高周波信号の表皮効果の影響を低減し、高周波抵抗を低下させることができる。
【００３１】
（第３の実施の形態）
上記実施形態においては、上層配線を形成せずに下層配線を多層化する構成を説明したが、上下２層配線構造の信号ラインでも、配線の表面積を増大し、薄膜化することができる。
【００３２】
本実施形態にかかるＭＭｌＣ（モノリシックマイクロ波ＩＣ）などの半導体装置は、従来と同様に、ＦＥＴ等の能動素子やインダクタ等の受動素子が形成された例えばＧａＡｓなどの半導体基板上に、上記素子、キャパシタ、ボンディングパッドなどを電気的に接続して高周波信号を伝送するために、例えば上下２層配線構造の信号ラインが形成される。本実施形態における信号ラインは、従来と異なり、層間膜に形成した下層配線を開口するコンタクトホール（略凹部溝）の側面及び底面を含む全表面に上層配線を形成している。
【００３３】
以下、本実施形態における信号ラインの構造を、図５及び図６に基づいて説明する。なお、図６は、本実施形態にかかる半導体装置のマイクロストリップラインを示す上面図である。図６は、本実施形態にかかる半導体装置の信号ラインの構造を説明するための、マイクロストリップラインのＣ−Ｃ’線の横断面図である。
【００３４】
本実施形態における半導体装置では、図５に示すように、層間膜と上下２層配線構造の信号ラインを有するマイクロストリップライン３００が形成される。
【００３５】
このマイクロストリップライン３００は、図６に示すように、ＧａＡｓ基板３０２上には、略均一厚さの第１層間膜３０４が形成され、その上には、例えば蒸着法により下層配線３０６が形成されている。さらに、下層配線３０６及び第１層間膜３０４上には第２層間膜３０８が形成され、この第２層間膜３０８には、下層配線３０６を開口するように、複数の第２層間コンタクトホール（略凹部溝）３１０が形成されている。
【００３６】
この複数の第２層間コンタクトホール（略凹部溝）３１０の底部及び側面を含む全表面には、例えば蒸着法により薄膜化した上層配線３１２が形成される。このとき、第２層間コンタクトホール（略凹部溝）３１０の底部には、下層配線３０６が露出しているので、上層配線３１２とは直接電気的に接続される。
【００３７】
さらに、第２層間膜３０８及び上層配線３１２上には、保護膜３１４が成膜される。
【００３８】
本実施形態においては、下層配線上の層間膜に複数のコンタクトホール（略凹部溝）を形成し、コンタクトホールの底面及び側面を含む全表面を利用して上層配線を形成しているので、信号ラインの表面積を増大することができる。さらに、上層配線は、例えば蒸着法により薄膜化されて形成されるので、より多層構造の信号ラインを形成することができる。この結果、直流抵抗成分をより低下させることができると共に、高周波信号の表皮効果の影響を低減し、高周波抵抗を低下させることができる。
【００３９】
以上、添付図面を参照しながら本発明の好適な実施形態について詳細に説明したが、本発明はかかる例に限定されない。本発明の属する技術の分野における通常の知識を有する者であれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本発明の技術的範囲に属するものと了解される。
【００４０】
例えば、上記実施形態においては、所定の素子を形成する基板としてＧａＡｓ基板を採用した構成を例に挙げて説明した、Ｓｉ基板、ＩｎＰ基板など他の半導体基板を採用しても実施することができる。
【図面の簡単な説明】
【００４１】
【図１】第１の実施の形態にかかる半導体装置のマイクロストリップラインを示す上面図である。
【図２】本実施形態にかかる半導体装置の信号ラインの構造を説明するための、マイクロストリップラインのＡ−Ａ’線の横断面図である。
【図３】第２の実施の形態にかかる半導体装置のマイクロストリップラインを示す上面図である。
【図４】本実施形態にかかる半導体装置の信号ラインの構造を説明するための、マイクロストリップラインのＢ−Ｂ’線の横断面図である。
【図５】第３の実施の形態にかかる半導体装置のマイクロストリップラインを示す上面図である。
【図６】本実施形態にかかる半導体装置の信号ラインの構造を説明するための、マイクロストリップラインのＣ−Ｃ’線の横断面図である。
【図７】従来における半導体装置のマイクロストリップラインを示す上面図である。
【図８】従来における半導体装置の信号ラインの構造を説明するための、マイクロストリップラインのＤ−Ｄ’線の横断面図である。
【符号の説明】
【００４２】
１００、２００、３００  マイクロストリップライン
１０２  ＧａＡｓ基板
１０４  第１層間膜
１０６  信号配線
１０８  第２層間膜
１１０  第２層間コンタクトホール
１１４  保護膜
２１０  ピンホール
３０６  下層配線
３１０  第２層間コンタクトホール（略凹部溝）
３１２  上層配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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