(57)【要約】【課題】ｐ型のIII族窒化物半導体層（チャネル層）に対してコンタクト電極を良好にオーミック接触させることができる窒化物半導体素子の製造方法を提供すること。【解決手段】III族窒化物半導体からなる電界効果トランジスタの製造工程において、まず、基板１２の上にｎ型ＧａＮ層２およびｐ型ＧａＮ層３が形成される。次いで、このｐ型ＧａＮ層３の上に、コンタクト電極１５が形成される。コンタクト電極１５が形成された後には、ｐ型ＧａＮ層３からコンタクト電極１５上に至る領域にｎ型ＧａＮ層４が形成され、このｎ型ＧａＮ層４の表面からコンタクト電極１５に至るコンタクトホール１４が形成される。そして、このコンタクトホール１４にソース電極１１が埋め込まれる。【選択図】図１
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【特許請求の範囲】
【請求項１】
III族窒化物半導体からなる、ｎ型の第１層を形成する第１層形成工程と、
前記第１層上に、III族窒化物半導体からなる、ｐ型不純物を含む第２層を積層する第２層形成工程と、
前記第２層上に、ｐ型コンタクト電極を形成するｐ型コンタクト電極形成工程と、
前記ｐ型コンタクト電極形成工程後に、前記第２層上に、III族窒化物半導体からなるｎ型の第３層を積層する第３層形成工程と、を含む、窒化物半導体素子の製造方法。
【請求項２】
前記第３層形成工程後に、前記第３層を貫通して前記ｐ型コンタクト電極に到達するコンタクトホールを形成するコンタクトホール形成工程をさらに含む、請求項１に記載の窒化物半導体素子の製造方法。
【請求項３】
前記第１、第２および第３層に跨る壁面を形成する壁面形成工程と、
前記壁面に沿ってゲート絶縁膜を形成するゲート絶縁膜形成工程と、
前記ゲート絶縁膜を挟んで前記第２層に対向するように、ゲート電極を形成するゲート電極形成工程と、を含む、請求項１または２に記載の窒化物半導体素子の製造方法。
【請求項４】
前記第１、第２および第３層に跨る壁面を形成する壁面形成工程と、
前記壁面形成工程によって露出した前記第２層の半導体表面部に、前記第２層とは伝導特性の異なる第４層を形成する第４層形成工程と、
前記第４層に接するようにゲート絶縁膜を形成するゲート絶縁膜形成工程と、
前記ゲート絶縁膜を挟んで前記第４層に対向するように、ゲート電極を形成するゲート電極形成工程と、を含む、請求項１または２に記載の窒化物半導体素子の製造方法。
【請求項５】
前記第３層形成工程は、前記ｐ型コンタクト電極の融点未満の温度でｎ型のIII族窒化物半導体を成長させる工程を含む、請求項１〜４のいずれか一項に記載の窒化物半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、III族窒化物半導体を用いた窒化物半導体素子の製造方法に関する。
【背景技術】
【０００２】
従来、パワーアンプ回路、電源回路、モータ駆動回路などには、シリコン半導体を用いたパワーデバイスが用いられている。
しかし、シリコン半導体の理論限界から、シリコンデバイスの高耐圧化、低抵抗化および高速化は限界に達しつつあり、市場の要求に応えることが困難になりつつある。
そこで、高耐圧、高温動作、大電流密度、高速スイッチングおよび低オン抵抗といった特徴を有するＧａＮデバイスの開発が検討されている（たとえば、非特許文献１参照）。
【０００３】
これまでに提案されているＧａＮデバイスとしては、たとえば、ドレイン電極が接続されたｎ型ＧａＮドレイン層、ゲート絶縁膜を挟んでゲート電極と対向したｐ型ＧａＮチャネル層およびソース電極が接続されたｎ型ＧａＮソース層を含む積層構造を有する、縦型ｎチャネル型のＭＩＳ（Metal Insulator Semiconductor）型の電界効果トランジスタを例示できる（たとえば、特許文献１参照）。
【０００４】
ところで、このようなＧａＮデバイスにおいて、ｐ型ＧａＮチャネル層の電位が一定の電位に安定せずに変動してしまう場合、ｐ型ＧａＮチャネル層の電位変動に伴ってゲート閾値電圧が変動する、いわゆる基板バイアス効果の影響によって、ゲート閾値電圧の制御が困難となる。その結果、トランジスタ動作時に、デバイス内にリーク電流が流れるという不具合がある。
【０００５】
そこで、ｐ型ＧａＮチャネル層の電位を安定化させるために、たとえば、ｐ型ＧａＮチャネル層とソース電極とをオーミック接触させて短絡させるという対策が考えられる。
たとえば、特許文献１記載のＧａＮデバイスの構成の場合には、その製造工程において、ｐ型ＧａＮチャネル層とソース電極とをオーミック接触させるために、ｎ型ＧａＮソース層の表面からｐ型ＧａＮチャネル層に至るまでｎ型ＧａＮソース層をドライエッチングし、このドライエッチングで露出したｐ型ＧａＮチャネル層に接触するようにソース電極を形成すればよい。
【特許文献１】特開２００３−１６３３５４号公報
【非特許文献１】大久保聡著、「もう光るだけじゃない  機器の進化の裏にＧａＮ」、２００６年６月５日、日経エレクトロニクス、ｐ．５１−６０
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところが、上記したＧａＮデバイスの製造工程では、ドライエッチングを行なうことによってｐ型ＧａＮチャネル層の表面を露出させるので、ｐ型ＧａＮチャネル層の表面が侵食されて粗面化してしまう場合がある。そのため、ソース電極をｐ型ＧａＮチャネル層の表面に良好にオーミック接触させることが困難であり、ｐ型ＧａＮチャネル層の電位の安定化を達成することができないおそれがある。むろん、上記のように、ｐ型ＧａＮチャネル層に対してソース電極をオーミック接触させる場合に限らず、ｐ型ＧａＮチャネル層に対してコンタクト電極をオーミック接触させ、このコンタクト電極にソース電極を接続する場合にも、同様の課題がある。
【０００７】
そこで、この発明の目的は、ｐ型のIII族窒化物半導体層（チャネル層）に対してコンタクト電極を良好にオーミック接触させることができる窒化物半導体素子の製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
上記目的を達成するための請求項１記載の発明は、III族窒化物半導体からなる、ｎ型の第１層を形成する第１層形成工程と、前記第１層上に、III族窒化物半導体からなる、ｐ型不純物を含む第２層を積層する第２層形成工程と、前記第２層上に、ｐ型コンタクト電極を形成するｐ型コンタクト電極形成工程と、前記ｐ型コンタクト電極形成工程後に、前記第２層上に、III族窒化物半導体からなるｎ型の第３層を積層する第３層形成工程と、を含む、窒化物半導体素子の製造方法である。
【０００９】
この方法によれば、第１層および第２層がこの順に形成された後、第３層が形成される前に、第２層上にｐ型コンタクト電極が形成される。第２層が形成された段階では、第２層の表面が粗面化されていることはないので、ｐ型コンタクト電極の材料を適切に選択することによって、ｐ型コンタクト電極を第２層に良好にオーミック接触させることができる。また、ｐ型コンタクト電極が形成された後には、第２層上に第３層が積層される。
【００１０】
こうして、たとえば、ｐ型コンタクト電極および第３層と接触（オーミック接触）するようにソース電極を設け、また第１、第２および第３層に跨るようにゲート絶縁膜を形成し、このゲート絶縁膜を挟んで第２層と対向するようにゲート電極を設け、さらに第１層に電気的に接続されるようにドレイン電極を設けることによって、縦型のＭＩＳ（Metal Insulator Semiconductor）型電界効果トランジスタ（以下、このトランジスタを単に「ＭＩＳＦＥＴ」という。）を得ることができる。
【００１１】
この場合において、第２層とｐ型コンタクト電極とがオーミック接触し、さらにソース電極とｐ型コンタクト電極とがオーミック接触しているので、ソース電極を所定の基準電位（たとえば、グランド電位）に接続することにより、ｐ型コンタクト電極を介して第２層の電位が所定の基準電位となる。このように、第２層の電位を所定の基準電位に安定させることができるので、ゲート閾値電圧の変動を抑制することができる。その結果、ゲート閾値電圧の変動に起因してデバイス内にリーク電流が流れることを防止することができる。すなわち、ゲート閾値電圧制御性を向上させることができる。なお、ソース電極を介さずに、ｐ型コンタクト電極を直接所定の基準電位（たとえば、グランド電位）に接続してもよい。これによっても、ｐ型コンタクト電極を介して第２層の電位が所定の基準電位となる。
【００１２】
また、窒化物半導体素子をＭＩＳＦＥＴとしての基本構造にすることにより、ノーマリオフ動作、すなわち、ゲート電極にバイアスを印加しないときにソース−ドレイン間をオフ状態とする動作を、容易に実現することもできる。さらに、当該ＭＩＳＦＥＴは、縦型構造であるので、集積によって大電流を容易に流すことができ、かつ、第１層の膜厚を厚くすることによって、容易に高耐圧性を確保することもできる。そのため、有効なパワーデバイスを提供することもできる。むろん、III族窒化物半導体層によって電界効果トランジスタを構成していることにより、シリコン半導体を用いたデバイスに比較して、高耐圧、高温動作、大電流密度、高速スイッチングおよび低オン抵抗といった特徴を享受することもできる。特に、高耐圧で低損失な動作が可能であるから、良好なパワーデバイスを実現することができる。
【００１３】
なお、III族窒化物半導体とは、III族元素と窒素とを化合させた半導体であり、窒化アルミニウム（ＡｌＮ）、窒化ガリウム（ＧａＮ）、窒化インジウム（ＩｎＮ）が代表例である。一般には、ＡｌxＩｎyＧａ1-x-yＮ（０≦ｘ≦１、０≦ｙ≦１、０≦ｘ＋ｙ≦１）と表すことができる。
次に、このＭＩＳＦＥＴの動作について説明する。まず、ソース−ドレイン間には、ドレイン側が正となるバイアスが与えられる。このとき、第１および第２層の界面のｐｎ接合部には、逆方向電圧が印加されることになるから、これにより、ソース−ドレイン間は遮断状態となる。この状態から、ゲート電極に対して、第２層に対して正となる所定の電圧値（ゲート閾値電圧）以上のバイアス電圧を印加すると、第２層においてゲート電極に対向する表面付近の領域（チャネル領域）に電子が誘起され、反転層（チャネル）が形成される。この反転層を介して、第１および第３層間が導通し、ソース−ドレイン間が導通することになる。こうして、ゲート電極に適切なバイアスを与えたときにソース−ドレイン間が導通する一方で、ゲート電極にバイアスを与えないときにはソース−ドレイン間が遮断状態となる。つまり、ノーマリオフ動作が実現される。
【００１４】
また、請求項２記載の発明は、前記第３層形成工程後に、前記第３層を貫通して前記ｐ型コンタクト電極に到達するコンタクトホールを形成するコンタクトホール形成工程をさらに含む、請求項１に記載の窒化物半導体素子の製造方法である。
この方法によれば、第３層が形成された後、第３層を貫通してｐ型コンタクト電極に到達するコンタクトホールが形成される。そのため、このコンタクトホールにソース電極を埋め込むことによって、ソース電極とｐ型コンタクト電極とをオーミック接触させることができる。
【００１５】
また、請求項３記載の発明は、前記第１、第２および第３層に跨る壁面を形成する壁面形成工程と、前記壁面に沿ってゲート絶縁膜を形成するゲート絶縁膜形成工程と、前記ゲート絶縁膜を挟んで前記第２層に対向するように、ゲート電極を形成するゲート電極形成工程と、を含む、請求項１または２に記載の窒化物半導体素子の製造方法である。
この方法により、上述した構成のＭＩＳＦＥＴを得ることができる。
【００１６】
また、請求項４記載の発明は、前記第１、第２および第３層に跨る壁面を形成する壁面形成工程と、前記壁面形成工程によって露出した前記第２層の半導体表面部に、前記第２層とは伝導特性の異なる第４層を形成する第４層形成工程と、前記第４層に接するようにゲート絶縁膜を形成するゲート絶縁膜形成工程と、前記ゲート絶縁膜を挟んで前記第４層に対向するように、ゲート電極を形成するゲート電極形成工程と、を含む、請求項１または２に記載の窒化物半導体素子の製造方法である。
【００１７】
この方法によれば、第１、第２および第３層に跨る壁面が形成され、この壁面形成によって露出した第２層の半導体表面部に、第２層とは伝導特性の異なる領域である第４層が形成される。そして、この第４層に接するようにゲート絶縁膜が形成され、ゲート絶縁膜を挟んで第４層に対向するようにゲート電極が形成される。
これによって、上述した構成のＭＩＳＦＥＴの動作時において、反転層（チャネル）が形成される領域が第４層となる。そのため、この第４層が、たとえば第２層のアクセプタ濃度より低いアクセプタ濃度を有するｐ型半導体であると、反転層が形成される領域の伝導特性が第２層の伝導特性と同じである場合と比較して、反転層を形成するために必要なゲート電圧値を低く抑えることができる。リーチスルーブレークダウンの電圧値を決定する因子は第２層のアクセプタ濃度であるから、結果としてトランジスタの高耐圧性を確保しつつ、ゲート閾値電圧を小さくでき、良好なパワーデバイスを実現することができる。
【００１８】
なお、第４層は、上記した第２層のアクセプタ濃度より低いアクセプタ濃度を有するｐ型半導体であってもよいし、たとえば、ｎ型半導体、ｉ型半導体、ならびにｎ型不純物およびｐ型不純物を含む半導体のうちのいずれかであってもよい。第４層をｎ型半導体とする場合には、電界効果トランジスタのノーマリオフ動作を実現するため、ｎ型不純物の濃度を適宜制御することができる。
【００１９】
さらに、請求項５記載の発明は、前記第３層形成工程は、前記ｐ型コンタクト電極の融点未満の温度でｎ型のIII族窒化物半導体を成長させる工程を含む、請求項１〜４のいずれか一項に記載の窒化物半導体素子の製造方法である。
この方法によれば、ｎ型のIII族窒化物半導体がｐ型コンタクト電極の融点未満の温度で成長させられるので、第３層形成時における熱によって、ｐ型コンタクト電極が溶解することを防止することができる。
【発明を実施するための最良の形態】
【００２０】
以下では、この発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、この発明の製造方法により製造される電界効果トランジスタの構造を説明するための図解的な断面図であって、第１の構造を示す図である。
この電界効果トランジスタ（窒化物半導体素子）は、基板１２と、この基板１２の上に成長させられたＧａＮ化合物半導体層からなる窒化物半導体積層構造部１を備えている。
【００２１】
基板１２としては、たとえば、サファイア基板などの絶縁性基板や、ＧａＮ基板、ＺｎＯ基板、Ｓｉ基板、ＧａＡｓ基板およびＳｉＣ基板などの導電性基板を適用することができる。
窒化物半導体積層構造部１は、ｎ型ＧａＮ層２（第１層）と、ｐ型ＧａＮ層３（第２層）と、ｎ型ＧａＮ層４（第３層）とを備え、これら各ＧａＮ層は、この順に積層されている。なお、ｎ型ＧａＮ層２、ｐ型ＧａＮ層３およびｎ型ＧａＮ層４は、III族元素と窒素とを化合させたIII族窒化物半導体であれば、ＧａＮ化合物に限られず、たとえば、窒化アルミニウム（ＡｌＮ）、窒化インジウム（ＩｎＮ）など、一般に、ＡｌxＩｎyＧａ1-x-yＮ（０≦ｘ≦１、０≦ｙ≦１、０≦ｘ＋ｙ≦１）と表すことができる窒化物半導体であればよい。
【００２２】
窒化物半導体積層構造部１は、断面台形（メサ形状）となるようにｎ型ＧａＮ層４からｎ型ＧａＮ層２が露出する深さまで積層界面を横切る方向にエッチングされている。そして、ｎ型ＧａＮ層２は、窒化物半導体積層構造部１の両側から、窒化物半導体積層構造部１の積層界面に沿う横方向（以下、この方向を「幅方向」とする。）に引き出された引き出し部５を有している。この引き出し部５の表面にドレイン電極６が接触して形成されている。すなわち、窒化物半導体積層構造部１から幅方向に引き出された引き出し部５は、この実施形態では、ｎ型ＧａＮ層２の延長部で構成されている。
【００２３】
一方、窒化物半導体積層構造部１の幅方向中間付近には、引き出し部５が形成されるにともない、ｎ型ＧａＮ層２、ｐ型ＧａＮ層３およびｎ型ＧａＮ層４に跨る壁面７が形成されている。
ｐ型ＧａＮ層３における壁面７付近の領域１０（第４層）は、ｐ型ＧａＮ層３とは異なる伝導特性を有する半導体、たとえば、ｐ型ＧａＮ層３のアクセプタ濃度より低いアクセプタ濃度を有するｐ-型半導体からなる。また、領域１０の、壁面７と直交する方向における厚みは、たとえば、数ｎｍ〜１００ｎｍである。なお、領域１０は、ｐ型ＧａＮ層３とは異なる伝導特性を有する半導体であれば、ｐ-型半導体に限られず、たとえば、ｎ型不純物を含むｎ型半導体、不純物をほとんど含まないｉ型半導体、ｎ型およびｐ型の不純物を含む半導体などであってもよい。この領域１０の表面近傍には、ゲート電極９に適切なバイアス電圧が与えられることにより、ｎ型ＧａＮ層２、４間を電気的に導通させる反転層（チャネル）が形成される。
【００２４】
また、窒化物半導体積層構造部１には、コンタクトホール１４が形成されている。コンタクトホール１４は、ｎ型ＧａＮ層４からｐ型ＧａＮ層３に至る深さにまで形成されている。そして、このコンタクトホール１４には、コンタクト電極１５と、ソース電極１１とが埋め込まれている。
コンタクト電極１５は、この実施形態では、コンタクトホール１４の底部からｎ型ＧａＮ層４の層厚略中央の高さにまで埋め込まれており、コンタクトホール１４の底部に埋め込まれた下側コンタクト電極１６と、この下側コンタクト電極１６の上に埋め込まれた上側コンタクト電極１７とを接合して構成されている。
【００２５】
下側コンタクト電極１６は、ｐ型ＧａＮ層３との間にオーミック接合を形成することができる材料、たとえば、ＰｄまたはＮｉを含む金属材料で構成されている。より具体的には、Ｐｄ−Ａｕ合金、Ｐｄ−Ｔｉ−Ａｕ合金、Ｐｄ−Ｐｔ−Ａｕ合金、Ｎｉ−Ａｕ合金などで構成することができる。これらの金属は、ｐ型ＧａＮ層３に対するコンタクト抵抗が低いので、下側コンタクト電極１６をこれらの金属材料で構成することにより、ｐ型ＧａＮ層３におけるコンタクトホール１４の底面において、下側コンタクト電極１６をｐ型ＧａＮ層３に良好にオーミック接触させることができる。
【００２６】
上側コンタクト電極１７は、ドライエッチングに対する耐性を有する材料、より具体的には、ドライエッチングによってエッチングされ難い（エッチングレートが低い）材料、たとえば、Ａｕなどの金属材料で構成されている。上側コンタクト電極１７がこれらの金属材料で構成されていれば、後述する製造工程において、コンタクトホール１４をドライエッチングで形成する際、この上側コンタクト電極１７で自動的にエッチングを停止（エッチングストップ）させることができると共に、ドライエッチングでコンタクト電極１５（上側コンタクト電極１７）が侵食されることを抑制することもできる。
【００２７】
ソース電極１１は、この実施形態では、ｎ型ＧａＮ層４の層厚途中からコンタクトホール１４内を埋め尽くし、さらに、当該ｎ型ＧａＮ層４の上面におけるコンタクトホール１４の縁部を覆った状態で設けられている。これによって、ソース電極１１は、その底面が上側コンタクト電極１７の上面と接合されていて、ソース電極１１とコンタクト電極１５（上側コンタクト電極１７）とは、互いに電気的に接続（短絡）されている。また、ソース電極１１は、ｎ型ＧａＮ層４の上面と接合されていて、ソース電極１１とｎ型ＧａＮ層４とは、互いに電気的に接続（オーミック接触）されている。
【００２８】
また、窒化物半導体積層構造部１には、ｎ型ＧａＮ層２の上面におけるドレイン電極６が形成されている領域を除く領域およびｎ型ＧａＮ層４の上面におけるソース電極１１が形成されている領域を除く領域に接するようにゲート絶縁膜８が形成されている。さらに、このゲート絶縁膜８の上には、ゲート絶縁膜８を挟んで領域１０に対向するようにゲート電極９が形成されている。
【００２９】
窒化物半導体積層構造部１は、基板１２の上に、たとえば、いわゆるＭＯＣＶＤ成長（Metal Oxide Chemical Vapor Deposition：有機金属化学気相成長）によって形成されている。
たとえば、主面がｃ面（０００１）の基板１２を用いると、この基板１２の上にエピタキシャル成長によって成長させられる窒化物半導体積層構造部１、すなわち、ｎ型ＧａＮ層２、ｐ型ＧａＮ層３およびｎ型ＧａＮ層４は、やはりｃ面（０００１）を主面として積層されることになる。また、断面台形（メサ形状）の窒化物半導体積層構造部１の壁面７の面方位は、たとえば、ｃ面（０００１）に対して１５°〜９０°の範囲で傾斜した面（ｃ面以外の面）である。より具体的には、たとえば、（１０-１３）、（１０-１１）、（１１-２２）などのセミポーラ面となる。このように、壁面７を、ｃ面（０００１）に対して傾斜した面、つまり、分極方向に対して斜めに交差する面とすることにより、ｐ型ＧａＮ層３とゲート絶縁膜８との界面付近における、ｐ型ＧａＮ層３の自然分極に起因する余計な分極電荷の発生を抑制することができる。
【００３０】
ゲート絶縁膜８は、たとえば、酸化物または窒化物を用いて構成することができる。より具体的には、酸化シリコン（ＳｉＯ2）、酸化ガリウム（Ｇａ2Ｏ3）、酸化マグネシウム（ＭｇＯ）、酸化スカンジウム（Ｓｃ2Ｏ3）および窒化シリコン（ＳｉＮ）などを用いて構成することができ、とりわけ、酸化シリコン（ＳｉＯ2）、酸化ガリウム（Ｇａ2Ｏ3）、またはこれらの両方を用いて構成することが好ましい。
【００３１】
ゲート電極９としては、たとえば、白金（Ｐｔ）、アルミニウム（Ａｌ）、ニッケル−金合金（Ｎｉ−Ａｕ合金）、ニッケル−チタン−金合金（Ｎｉ−Ｔｉ−Ａｕ合金）、パラジウム−金合金（Ｐｄ−Ａｕ合金）、パラジウム−チタン−金合金（Ｐｄ−Ｔｉ−Ａｕ合金）、パラジウム−白金−金合金（Ｐｄ−Ｐｔ−Ａｕ合金）、ポリシリコンなどの導電性材料を適用することができる。
【００３２】
ドレイン電極６は、少なくともＡｌを含む金属で構成することが好ましく、たとえば、Ｔｉ−Ａｌ合金で構成することができる。ソース電極１１もドレイン電極６と同様に、Ａｌを含む金属で構成することが好ましく、たとえば、Ｔｉ−Ａｌ合金で構成することができる。Ａｌを含む金属でドレイン電極６およびソース電極１１を構成しておくことにより、配線層（図示せず）との良好なコンタクトをとることができる。その他、ドレイン電極６およびソース電極１１は、各ｎ型ＧａＮ層２および４とオーミック接合を形成できる材料であれば、ＭｏもしくはＭｏ化合物（たとえば、モリブデンシリサイド）、ＴｉもしくはＴｉ化合物（たとえば、チタンシリサイド）、またはＷもしくはＷ化合物（たとえば、タングステンシリサイド）で構成してもよい。
【００３３】
次に上記の電界効果トランジスタの動作について説明する。
ソース電極１１とドレイン電極６との間には、ドレイン電極６側が正となるバイアス電圧が与えられる。これにより、ｎ型ＧａＮ層２とｐ型ＧａＮ層３との界面のｐｎ接合には逆方向電圧が与えられ、その結果、ｎ型ＧａＮ層４とｎ型ＧａＮ層２との間、すなわち、ソース−ドレイン間は、遮断状態となる。この状態から、ゲート電極９に対して、領域１０に対して正となる所定の電圧値（ゲート閾値電圧）以上のバイアス電圧を印加すると、領域１０の表面近傍に電子が誘起されて、反転層（チャネル）が形成される。この反転層を介して、ｎ型ＧａＮ層２とｎ型ＧａＮ層４との間が導通する。
【００３４】
こうして、ソース−ドレイン間が導通することになる。このとき、領域１０がｐ型ＧａＮ層３よりアクセプタ濃度の低いｐ-型半導体からなるため、より低いゲート閾値電圧で領域１０に電子を誘起させることができる。領域１０のｐ型不純物濃度を適切に定めておけば、ゲート電極９に適切なバイアスを与えたときにソース−ドレイン間が導通する一方で、ゲート電極９にバイアスを与えないときにはソース−ドレイン間が遮断状態となる。つまり、ノーマリオフ動作が実現される。
【００３５】
図２Ａ〜図２Ｈは、この発明の電界効果トランジスタの製造方法を工程順に示す図解的な断面図である。
この電界効果トランジスタの製造に際しては、まず、図２Ａに示すように、基板１２の上に、たとえば、ＭＯＣＶＤ成長法によって、順に、ｎ型のIII族窒化物半導体およびｐ型のIII族窒化物半導体が成長させられる（第１層形成工程および第２層形成工程）。こうして、基板１２上に、ｎ型ＧａＮ層２およびｐ型ＧａＮ層３が形成される。
【００３６】
なお、ｎ型のIII族窒化物半導体を成長させるときのｎ型不純物としては、たとえばＳｉを用いればよい。また、ｐ型のIII族窒化物半導体を成長させるときのｐ型不純物としては、たとえば、Ｍｇ、Ｃなどを用いればよい。また、ｎ型ＧａＮ層２およびｐ型ＧａＮ層３を形成するための成長法としては、液相エピタキシャル成長法（ＬＰＥ法）、気相エピタキシャル成長法（ＶＰＥ法）または分子線エピタキシャル成長法（ＭＢＥ法）のいずれの方法が適用されてもよい。
【００３７】
次に、図２Ｂに示すように、ｐ型ＧａＮ層３の上にコンタクト電極１５が形成される（コンタクト電極形成工程）。コンタクト電極１５の形成は、たとえば、抵抗加熱蒸着法、電子ビーム蒸着法など公知の蒸着方法により行なわれる。
たとえば、下側コンタクト電極１６をＰｄ−Ａｕ合金で構成し、上側コンタクト電極１７をＡｕで構成する場合について、より具体的に説明すると、まず、ｐ型ＧａＮ層３が形成された基板１２が、真空蒸着装置のチャンバー内に入れられる。次いで、基板１２と坩堝などの容器に入れられた蒸発源（ＰｄおよびＡｕ）との間に、コンタクト電極１５を形成すべき領域に開口部を有するメタルマスク（図示せず）が設置され、各蒸発源（ＰｄおよびＡｕ）が、フィラメントや電子線によって加熱されると共に、蒸発源と基板１２との間に設けられたシャッターが開けられる。これによって、ＰｄおよびＡｕがメタルマスクの開口部を介してｐ型ＧａＮ層３上に蒸着されて、Ｐｄ−Ａｕ合金からなる下側コンタクト電極１６が形成される。下側コンタクト電極１６が形成された後には、Ｐｄと基板１２との間のシャッターのみが閉じられ、Ａｕのみがｐ型ＧａＮ層３上に蒸着されて、Ａｕからなる上側コンタクト電極１７が形成される。
【００３８】
次いで、図２Ｃに示すように、ｐ型ＧａＮ層３からコンタクト電極１５上に至る領域に、ｎ型ＧａＮ層４が積層される（第３層形成工程）。ｎ型ＧａＮ層４の形成は、たとえば、コンタクト電極１５の融点未満の温度でｎ型のIII族窒化物半導体を成長させることにより行なわれる。このような温度でｎ型のIII族窒化物半導体を成長させれば、ｎ型ＧａＮ層４の形成時に発生する熱によって、コンタクト電極１５が溶解することを防止することができる。
【００３９】
ｎ型のIII族窒化物半導体を成長させる方法としては、たとえば、分子線エピタキシャル成長法（ＭＢＥ法）、パルスレーザーデポジション法（ＰＬＤ法）など、公知の成長方法を例示でき、分子線エピタキシャル成長法（ＭＢＥ法）の方が好ましい。
成長温度としては、たとえば、下側コンタクト電極１６がＰｄ−Ａｕ合金（融点：約１０６０℃）、上側コンタクト電極１７がＡｕ（融点：約１０６０℃）であれば、ｎ型のIII族窒化物半導体を、室温〜９００℃の範囲で成長させることが好ましい。
【００４０】
ｎ型ＧａＮ層４が形成された後には、図２Ｄに示すように、ｃ面（０００１）に対して１５°〜９０°の範囲で傾斜した面方位を有する壁面７が切り出されるように、窒化物半導体積層構造部１がストライプ状にエッチングされる（壁面形成工程）。これにより、ｎ型ＧａＮ層４から、ｐ型ＧａＮ層３を貫通して、ｎ型ＧａＮ層２の層厚中間部に至る断面台形（メサ形状）の溝１３が形成されて、基板１２上に、複数本（図２Ｄでは２本のみ示す）の窒化物半導体積層構造部１がストライプ状に整形されると共に、ｎ型ＧａＮ層２の延長部からなる引き出し部５、ならびに、ｎ型ＧａＮ層２、ｐ型ＧａＮ層３およびｎ型ＧａＮ層４からなる壁面７が同時に形成される。
【００４１】
溝１３の形成は、たとえば、塩素系ガスを用いたドライエッチング（異方性エッチング）によって行なうことができる。さらに、その後必要に応じて、ドライエッチングによってダメージを受けた溝１３内の壁面７を改善するためのウェットエッチング処理を行なってもよい。ウェットエッチングには、水酸化カリウム（ＫＯＨ）やアンモニア水などを用いることが好ましい。これにより、ダメージを受けた壁面７の表層が除去され、ダメージの少ない壁面７を得ることができる。壁面７のダメージを低減しておくことにより、領域１０の結晶状態を良好に保つことができ、また、壁面７とゲート絶縁膜８との界面を良好な界面とすることができるので、界面準位を低減することができる。これにより、チャネル抵抗を低減することができると共に、リーク電流を抑制することができる。なお、ウェットエッチング処理に代えて、低ダメージのドライエッチング処理を適用することもできる。
【００４２】
次いで、窒化物半導体積層構造部１上に、たとえば、ＥＣＲ（電子サイクロトロン共鳴）スパッタ法によりゲート絶縁膜８が形成される。ＥＣＲスパッタ法によるゲート絶縁膜８の形成に際しては、まず、窒化物半導体積層構造部１が形成された基板１２が、ＥＣＲ成膜装置に入れられ、たとえば、３０ｅＶ程度のエネルギーを有するＡｒ+プラズマが数秒間照射される。このＡｒ+プラズマが照射されることにより、図２Ｅに示すように、ｐ型ＧａＮ層３における壁面７付近の領域（第２層の半導体表面部）が変質してｐ型ＧａＮ層３とは異なる伝導特性を有する、たとえばｐ型ＧａＮ層３よりアクセプタ濃度の低いｐ-型半導体の領域１０が形成される（第４層形成工程）。
【００４３】
その後は、図２Ｆに示すように、窒化物半導体積層構造部１の全面を覆う絶縁膜１８（酸化シリコン、酸化ガリウムなど）が形成される。そして、絶縁膜１８が形成された後、図２Ｇに示すように、絶縁膜１８の不要部分（ゲート絶縁膜８以外の部分）がエッチングにより除去されることにより、ゲート絶縁膜８が形成される（ゲート絶縁膜形成工程）。さらに、絶縁膜１８をエッチングすることにより露出したｎ型ＧａＮ層４の上面から、ｎ型ＧａＮ層４を貫通してコンタクト電極１５（上側コンタクト電極１７）に到達するコンタクトホール１４が形成される（トレンチ形成工程）。
【００４４】
コンタクトホール１４の形成は、たとえば、溝１３の形成と同様に、塩素系ガスを用いたドライエッチング（異方性エッチング）によって行なうことができる。このとき、上側コンタクト電極１７が、ドライエッチングに対する耐性を有する材料（たとえば、Ａｕなど）で構成されているので、ドライエッチングは、上側コンタクト電極１７で自動的に停止（エッチングストップ）する。さらに、ドライエッチングによって、コンタクト電極１５（上側コンタクト電極１７）が侵食されることを抑制することもできる。なお、ドライエッチング後、必要に応じて、ドライエッチングによってダメージを受けたコンタクトホール１４の内壁面を改善するためのウェットエッチング処理を行なってもよい。ウェットエッチング処理を施し、コンタクトホール１４の内壁面のダメージを低減しておくことにより、ｎ型ＧａＮ層４に対してソース電極１１を良好にオーミック接触させることができる。
【００４５】
続いて、基板１２が真空蒸着装置に入れられ、コンタクト電極１５の形成方法と同様の方法により、ゲート電極９、ドレイン電極６およびソース電極１１の材料として用いられる蒸発源（たとえば、白金、アルミニウムなど）が蒸着される。これにより、図２Ｈに示すように、ゲート絶縁膜８を挟んで領域１０と対向するゲート電極９が、引き出し部５（ｎ型ＧａＮ層２の延長部）の上面に接触するようにドレイン電極６が、それぞれ形成される。また、コンタクトホール１４内およびｎ型ＧａＮ層４の表面におけるコンタクトホール１４の縁部には、ソース電極１１が形成される。
【００４６】
以上により、図１に示す構造の電界効果トランジスタを得ることができる。
なお、上記の製造方法では、ゲート絶縁膜８をＥＣＲスパッタ法により形成したが、ＥＣＲスパッタ法に限らず、たとえば、マグネトロンスパッタ法によりゲート絶縁膜８の形成を行なう形成方法がある。また、ゲート絶縁膜８の形成方法や形成条件によっては、ゲート絶縁膜８の形成に際して、ｐ型ＧａＮ層３における壁面７に、たとえば、ｎ型不純物である酸素がイオンインプランテーションされるため、ゲート絶縁膜８の形成時においても、ｐ型ＧａＮ層３における壁面７付近の領域が変質する。つまり、領域１０を形成する工程とゲート絶縁膜８を形成する工程とが同時に並行して行なわれる。
【００４７】
さらに、領域１０は、たとえば、図２Ｄに示す窒化物半導体積層構造部１が形成された後、ｎ型ＧａＮ層２、ｐ型ＧａＮ層３およびｎ型ＧａＮ層４の表面から、たとえば、ｎ型不純物を含むＧａＮ層がエピタキシャル成長させられることにより形成されてもよい。
また、ゲート絶縁膜８の形成工程とは別に、ｐ型ＧａＮ層３における壁面７の領域にプラズマや電子線を照射する工程や、ｐ型ＧａＮ層３における壁面７の領域にイオンインプランテーションする工程をさらに設けてもよい。これらの工程によって、ｐ型ＧａＮ層３における壁面７付近の領域を変質させて、ｎ型半導体からなる領域１０を形成することができる。
【００４８】
また、窒化物半導体積層構造部１は、少なくともｎ型のIII族窒化物半導体層、ｐ型のIII族窒化物半導体層および、ｎ型のIII族窒化物半導体層を備えていればよく、たとえば、ｎ型ＧａＮ層２、ｐ型ＧａＮ層３およびｎ型ＧａＮ層４に加え、基板１２とｎ型ＧａＮ層２との間にｉ型ＧａＮ層などが接触して形成される構成であってもよい。
また、図１においては、ｐ型ＧａＮ層３における壁面７にのみ、領域１０が示されているが、実際にはｎ型ＧａＮ層２やｎ型ＧａＮ層４における壁面７にも変質領域が形成されている。ただ、これらｎ型ＧａＮ層２やｎ型ＧａＮ層４における壁面７に変質領域が形成されても、デバイスとしての効果に変化がないので、図１では変質領域を省略している。
【００４９】
さらに、基板１２上にストライプ状に形成された複数の窒化物半導体積層構造部１は、それぞれ単位セルを形成している。複数の窒化物半導体積層構造部１のゲート電極９、ドレイン電極６およびソース電極１１は、それぞれ、図示しない位置で共通接続されている。ドレイン電極６は、隣接する窒化物半導体積層構造部１間で共有することができる。
以上のように、この実施形態によれば、ｎ型ＧａＮ層２およびｐ型ＧａＮ層３が形成された後、ｎ型ＧａＮ層４が形成される前にコンタクト電極１５が形成される。ｐ型ＧａＮ層３が形成された段階では、ｐ型ＧａＮ層３の表面は、たとえば、ドライエッチングによる侵食などによって粗面化されていることがないので、この表面に形成されたコンタクト電極１５とｐ型ＧａＮ層３とを良好にオーミック接触させることができる。とくに、この実施形態では、コンタクト電極１５のｐ型ＧａＮ層３と接する部分が、ｐ型ＧａＮ層３との間にオーミック接合を形成することができる材料からなる下側コンタクト電極１６であるので、コンタクト電極１５（下側コンタクト電極１６）をｐ型ＧａＮ層３に対し、より良好にオーミック接触させることができる。
【００５０】
そして、得られた電界効果トランジスタにおいては、下側コンタクト電極１６に接合された上側コンタクト電極１７が、コンタクトホール１４内においてソース電極１１と互いに電気的に接続されている。そのため、ソース電極１１を所定の基準電位（たとえば、グランド電位）に接続することにより、このソース電極１１に接続されたコンタクト電極１５を介して、ｐ型ＧａＮ層３の電位が所定の基準電位となる。このように、ｐ型ＧａＮ層３の電位を所定の基準電位に安定させることができるので、ゲート閾値電圧の変動を抑制することができる。その結果、ゲート閾値電圧の変動に起因して電界効果トランジスタ内にリーク電流が流れることを防止することができる。すなわち、ゲート閾値電圧制御性を向上させることができる。
【００５１】
また、ｐ型ＧａＮ層３における壁面７に露出した表面に形成した領域１０に接するようにゲート絶縁膜８を形成する構造を採用することにより、反転層の形成に必要なゲート電圧値を小さくすることができる。その結果、リーチスルーブレークダウンが起こらないようにｐ型ＧａＮ層３のアクセプタ濃度を高くしたまま、ゲート閾値電圧を下げ、良好なトランジスタ動作を行なうことができ、良好なパワーデバイスを実現することができる。
【００５２】
また、ｐ型ＧａＮ層３の代わりに、ＩｎＧａＮやＡｌＩｎＧａＮなどのＩｎを含むｐ型窒化物半導体層を用いれば、このｐ型窒化物半導体層のバンドギャップエネルギーを小さくすることができ、ｐ型窒化物半導体層のコンタクト抵抗を低くすることができる。その結果、ｐ型窒化物半導体層に対してコンタクト電極１５（下側コンタクト電極１６）を良好にオーミック接触させることができる。たとえば、ドライエッチングによるコンタクトホール１４の形成後、ウェットエッチング処理が行なわれず、コンタクトホール１４の内壁面がダメージを受けている場合においても、そのダメージを受けたコンタクトホール１４の内壁面に対して、コンタクト電極１５を良好にオーミック接触させることができる。
【００５３】
さらに、領域１０の不純物濃度と膜厚の制御によってノーマリオフ動作が可能であり、ｎ型ＧａＮ層２、ｐ型ＧａＮ層３およびｎ型ＧａＮ層４を積層した縦型のトランジスタ構造なので、集積によって大電流を流すことができ、かつ、高耐圧の電界効果トランジスタを実現することもできる。
以上、この発明の実施形態について説明したが、この発明はさらに他の実施形態で実施することもできる。
【００５４】
たとえば、上述の実施形態では、下側コンタクト電極１６は、ｐ型ＧａＮ層３に対するコンタクト抵抗の低い金属（たとえば、Ｐｄ−Ａｕ合金、Ｐｄ−Ｔｉ−Ａｕ合金、Ｐｄ−Ｐｔ−Ａｕ合金、Ｎｉ−Ａｕ合金など）で構成されることにより、ｐ型ＧａＮ層３にオーミック接触していたが、たとえば、上記例示した以外の金属（たとえば、Ａｌなど）で構成され、電界効果トランジスタの製造工程においてｐ型ＧａＮ層３上に形成された後、アニール処理され、ｐ型ＧａＮ層３との界面がアロイ化されることによっても、ｐ型ＧａＮ層３にオーミック接触することができる。
【００５５】
また、上述の実施形態では、コンタクト電極１５は、下側コンタクト電極１６および上側コンタクト電極１７が互いに接合されることによって構成されているとしたが、たとえば、上側コンタクト電極１７を設けず、ｐ型ＧａＮ層３に対するコンタクト抵抗が低い下側コンタクト電極１６単独でコンタクト電極１５としてもよい。
また、上述の実施形態では、ｎ型ＧａＮ層４で覆われたコンタクト電極１５（上側コンタクト電極１７）を露出させるためにコンタクトホール１４を形成したが、ｎ型ＧａＮ層４は、コンタクト電極１５（上側コンタクト電極１７）の上に規則的に積層しない場合があるため、ｎ型ＧａＮ層４が積層された段階で、コンタクト電極１５（上側コンタクト電極１７）が露出している場合がある。その場合には、別途コンタクトホール１４を形成しなくてもよく、その露出したコンタクト電極１５（上側コンタクト電極１７）に接触するように、ソース電極１１を形成すればよい。
【００５６】
また、上述の実施形態では、壁面７は、（１０-１３）、（１０-１１）、（１１-２２）などのセミポーラ面となるように形成されているとしたが、図３に示すように、たとえば、ｍ面（１０-１０）またはａ面（１１-２０）などの非極性面となるように形成されてもよい。
また、上述の実施形態では、ドレイン電極６は、引き出し部５の表面に接触して形成されているとしたが、たとえば、基板１２として導電性基板を適用し、この導電性基板の窒化物半導体積層構造部１が形成された表面と反対側の表面全域を覆うように、接触して形成されてもよい。また、電界効果トランジスタの製造工程において、基板１２を、たとえば、レーザリフトオフ法、ＣＭＰ（化学的機械的研磨）処理、エッチング処理などの方法によって除去し、この除去によって露出したｎ型ＧａＮ層２の表面全域を覆うように、接触して形成されてもよい。
【００５７】
さらに、上述の実施形態では、ソース電極１１およびドレイン電極６は、各ｎ型ＧａＮ層（２、４）に接触して形成されるとしたが、各ｎ型ＧａＮ層（２、４）と導通していれば接触していなくてもよく、たとえば、ソース電極１１およびドレイン電極６と各ｎ型ＧａＮ層（２、４）との間にさらにＧａＮ層を介在させてもよい。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【図面の簡単な説明】
【００５８】
【図１】この発明の製造方法により製造される電界効果トランジスタの構造を説明するための図解的な断面図であって、第１の構造を示す図である。
【図２Ａ】この発明の電界効果トランジスタの製造方法を工程順に示す図解的な断面図である。
【図２Ｂ】この発明の電界効果トランジスタの製造方法を工程順に示す図解的な断面図であって、図２Ａの次の工程を示す図である。
【図２Ｃ】この発明の電界効果トランジスタの製造方法を工程順に示す図解的な断面図であって、図２Ｂの次の工程を示す図である。
【図２Ｄ】この発明の電界効果トランジスタの製造方法を工程順に示す図解的な断面図であって、図２Ｃの次の工程を示す図である。
【図２Ｅ】この発明の電界効果トランジスタの製造方法を工程順に示す図解的な断面図であって、図２Ｄの次の工程を示す図である。
【図２Ｆ】この発明の電界効果トランジスタの製造方法を工程順に示す図解的な断面図であって、図２Ｅの次の工程を示す図である。
【図２Ｇ】この発明の電界効果トランジスタの製造方法を工程順に示す図解的な断面図であって、図２Ｆの次の工程を示す図である。
【図２Ｈ】この発明の電界効果トランジスタの製造方法を工程順に示す図解的な断面図であって、図２Ｇの次の工程を示す図である。
【図３】この発明の製造方法により製造される電界効果トランジスタの構造を説明するための図解的な断面図であって、第２の構造を示す図である。
【符号の説明】
【００５９】
２    ｎ型ＧａＮ層
３    ｐ型ＧａＮ層
４    ｎ型ＧａＮ層
７    壁面
８    ゲート絶縁膜
９    ゲート電極
１０  領域
１４  コンタクトホール
１５  コンタクト電極
１６  下側コンタクト電極
１７  上側コンタクト電極
【図１】
2008205175.tif 000003
【図２Ａ】
2008205175.tif 000004
【図２Ｂ】
2008205175.tif 000005
【図２Ｃ】
2008205175.tif 000006
【図２Ｄ】
2008205175.tif 000007
【図２Ｅ】
2008205175.tif 000008
【図２Ｆ】
2008205175.tif 000009
【図２Ｇ】
2008205175.tif 000010
【図２Ｈ】
2008205175.tif 000011
【図３】
2008205175.tif 000012