(57)【要約】【課題】画像表示システムとデジタルアナログ変換方法を提供する。【解決手段】デジタルーアナログコンバータは、電荷共有回路、放電回路、昇圧回路、からなる。電荷共有回路は、第一〜第（N-1）ビットのシリアルデジタル信号を順に受信する。電荷共有回路は、充電電圧、接地電圧、第一クロック信号、及び、シリアルデータ信号に従って、第一キャパシタと第二キャパシタで、電荷を共有、保存する。放電回路は、リセット信号に従って、電荷共有回路を放電する。昇圧回路が第（N−1）デジタル信号を受信した後、昇圧回路は、第Nデジタル信号に基づいて、第二キャパシタの第一端、或いは、第一端を昇圧するか、しないか決定する。昇圧回路が、第Nシリアルデジタル信号を受信した後、電荷共有回路は、第二キャパシタの第二端から、アナログ信号を出力する。【選択図】図2
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【特許請求の範囲】
【請求項１】
デジタル−アナログコンバータを有する画像表示システムであって、
第一〜第（N-1）ビットのシリアルデジタル信号を順に受信し、参考電圧、接地電圧、第一クロック信号、及び、第一〜第（N-1）ビットシリアルデジタル信号に従って、第一キャパシタと第二キャパシタで電荷を共有、保存する電荷共有回路と、
前記第（N-1）ビットのシリアルデジタル信号を受信した後、第二クロック信号と第Nビットのシリアルデジタル信号に従って、前記第二キャパシタの第一端と第二端を昇圧するかどうか決定する昇圧回路と、
を有し、前記電荷共有回路は、前記昇圧回路が前記第Nビットシリアルデジタル信号を受信後、前記第二キャパシタの前記第二端から、アナログ信号を出力することを特徴とする画像表示システム。
【請求項２】
更に、リセット信号に従って、前記電荷共有回路を放電する放電回路を有することを特徴とする請求項１に記載の画像表示システム。  
【請求項３】
前記電荷共有回路が、前記第一〜第（N-1）ビットのシリアルデジタル信号を受信する時、前記昇圧回路は、前記第二キャパシタの前記第一端と前記接地電圧を接続し、前記昇圧回路は、前記電荷共有回路が前記（N-1）ビットのシリアルデジタル信号を受信した後、前記第Nビットのシリアルデジタル信号に従って、前記第二キャパシタの前記第一端を前記参考電圧、或いは、前記接地電圧に接続するか決定することを特徴とする請求項１に記載の画像表示システム。
【請求項４】
前記昇圧回路は、
前記第Nビットのシリアルデジタル信号と前記第二クロック信号に従って、制御信号を出力するNANDゲートと、
前記第二キャパシタと前記参考電圧、或いは、前記接地電圧に結合されるスイッチと、
を有し、前記電荷共有回路が前記第一〜第（N-1）シリアルデジタル信号を受信する時、前記第二キャパシタの前記第一端は前記接地電圧に接続され、前記昇圧回路が前記第二ビットのシリアルデジタル信号を受信する時、前記第二キャパシタの前記第一端は、前記制御信号に従って、前記参考電圧、或いは、接地電圧に結合されることを特徴とする請求項１に記載の画像表示システム。
【請求項５】
前記昇圧回路は、
前記第Nビットのシリアルデジタル信号と前記第二クロック信号に従って、制御信号を出力するNANDゲートと、
前記第二キャパシタと前記接地電圧間に結合され、前記電荷共有回路が前記第一〜第[N-1]ビットのシリアルデジタル信号を受信する時、前記制御信号に従ってオンになり、前記第二キャパシタの前記第一端が前記接地電圧に接続される第一スイッチと、
前記第二キャパシタと参考電圧間に結合され、前記昇圧回路が前記第Nビットのシリアルデジタル信号を受信する時、前記制御信号に従って、前記第二キャパシタの前記第一端を前記参考電圧に結合する第二スイッチと、
を有することを特徴とする請求項１に記載の画像表示システム。
【請求項６】
前記第一クロック信号が高電圧レベルの時、前記電荷共有回路の前記第一キャパシタは、前記第一〜第[N−1]ビットのシリアルデジタル信号に従って電荷を保存し、前記第一クロック信号が低電圧レベルの時、前記電荷は、前記第一キャパシタと前記第二キャパシタに均等に分配されることを特徴とする請求項１に記載の画像表示システム。  
【請求項７】
前記電荷共有回路は、
前記参考電圧と第一ノード間に結合され、前記第一〜第[N-1]ビットのシリアルデジタル信号に従ってオンになる第三スイッチと、
前記接地電圧と前記第一ノード間に結合され、前記第一〜第[N-1]ビットのシリアルデジタル信号に従ってオンになり、前記第三スイッチがオンになる時、オフになり、前記第三スイッチがオフの時、オンになる第四スイッチと、
前記参考電圧と前記第二ノード間に結合され、前記第一ノードの電圧レベルに従ってオンになる第五スイッチと、
前記接地電圧と前記第二ノード間に結合され、前記第一ノードの電圧に従ってオンになり、前記第五スイッチがオンになる時、オフになり、前記第五スイッチがオフの時、オンになる第六スイッチと、
前記第二ノードと前記第一キャパシタ間に結合され、前記第一クロック信号に従ってオンになる第七スイッチと、
前記第一キャパシタと前記第二キャパシタ間に結合され、前記第一クロック信号に従ってオンになり、前記第七スイッチがオンになる時、オフになり、前記第七スイッチがオフの時、オンになる第八スイッチと、
前記第二ノードと前記第一キャパシタ間に結合され、前記第三クロック信号に従ってオンになる第九スイッチと、
前記第一キャパシタと前記第二キャパシタ間に結合され、前記第三クロック信号に従ってオンになり、前記第九スイッチがオンになる時、オフになり、前記第九スイッチがオフの時、オンになる第十スイッチと、
前記接地電圧に結合される前記第一キャパシタと、
前記昇圧回路に結合される前記第二キャパシタと、
を有することを特徴とする請求項１に記載の画像表示システム。
【請求項８】
前記第一クロック信号が高電圧レベルで、前記第三クロック信号が低電圧レベルの時、前記電荷共有回路の前記第一キャパシタは、前記第一〜第[N−1]ビットのシリアルデジタル信号に従って前記電荷を保存し、前記第一クロック信号が低電圧レベルで、前記第三クロック信号が高電圧レベルの時、前記電荷は、前記第一キャパシタと前記第二キャパシタに均等に保存されることを特徴とする請求項７に記載の画像表示システム。  
【請求項９】
前記第一クロック信号と前記第三クロック信号は反対極性であることを特徴とする請求項７に記載の画像表示システム。
【請求項１０】
前記電荷共有回路は、前記電荷共有回路が前記アナログ信号を出力した後、前記リセット信号に従って、前記第一キャパシタと前記第二キャパシタの前記電荷を放電する第十一スイッチを有することを特徴とする請求項２に記載の画像表示システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、D／A変換回路に関するものであって、特に、低電力のD／A変換回路に関するものである。
【背景技術】
【０００２】
図1は、公知の4ビット抵抗型のデジタル−アナログコンバータ（D／A  converter）100を示す図である。4ビット抵抗型のデジタル−アナログコンバータ100は、16個のシリアルレジスタ（R1〜R16）と64（4×16）個のスイッチトランジスタと、からなる。シリアルレジスタは、参考電圧Vrefと接地電圧GND間に結合される。図1で示されるように、4ビット抵抗型のデジタル−アナログコンバータ100は、シリアルレジスタ（R1〜R16）を用いて、16個の異なる電圧を生成し、デジタルデータ（D1、D2、D3、及び、D4）に従って、スイッチトランジスタのオンとオフを制御し、デジタルデータ（D1、D2、D3、及び、D4）に対応して、異なる出力電圧を出力端101に出力する。4ビット抵抗型のデジタル−アナログコンバータ100は、電圧分配方法により、デジタルデータ（D1、D2、D3、及び、D4）に対応する異なる出力電圧を速やかに生成することができる。しかし、高解像度のために、更に多くのレジスタとスイッチトランジスタが必要とされる。例えば、コンバータが8ビットコンバータの場合、コンバータは512のシリアルレジスタと2048のスイッチトランジスタを必要とする。回路レイアウト尺寸は、4ビットコンバータより更に大きいものが必要である。よって、抵抗型D／Aコンバータは、高解像度のD／Aコンバータに適さない。更に、抵抗型D／Aコンバータは大量の電力を消耗する。
【０００３】
近年の高解像度、低電力、小尺寸のディスプレイパネルの趨勢に伴って、電力消耗と回路レイアウト尺寸を減少させることが重要になっている。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、デジタル−アナログコンバータ、及び、デジタル−アナログ変換方法を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本発明のデジタル−アナログコンバータは、電荷共有回路と昇圧回路からなる。電荷共有回路は、第一〜第（N-1）ビットのシリアルデジタル信号を、順に受信し、参考電圧、接地電圧、第一クロック信号、及び、第一〜第（N-1）ビットシリアルデジタル信号に従って、第一キャパシタと第二キャパシタで電荷を共有、保存する。昇圧回路は、第（N-1）ビットのシリアルデジタル信号を受信した後、第二クロック信号と第Nビットのシリアルデジタル信号に従って、第二キャパシタの第一端と第二端を昇圧するかどうか決定する。電荷共有回路は、昇圧回路が第Nビットシリアルデジタル信号を受信後、第二キャパシタの第二端から、アナログ信号を出力する。
【０００６】
本発明のデジタル−アナログ変換方法は、（ａ）参考電圧、接地電圧、第一クロック信号、及び、第一〜第（N-1）ビットのシリアルデジタル信号に従って、第一キャパシタと第二キャパシタで電荷を共有、保存する工程と、（ｂ）第二クロック信号と第Nビットのシリアルデジタル信号に従って、第二キャパシタの第一端と第二端を昇圧するかどうか決定する工程と、（ｃ）昇圧回路が第Nビットのシリアルデジタル信号を受信後、第二キャパシタの第二端からアナログ信号を出力する工程と、からなる。
【発明の効果】
【０００７】
本発明により、電力消耗と回路レイアウト尺寸を減少させることができる。
【発明を実施するための最良の形態】
【０００８】
図2は、本発明の具体例によるデジタル−アナログコンバータ250を示す図である。D／Aコンバータ250は、電荷共有回路210、昇圧回路220、及び、放電回路230、からなる。電荷供給回路210は、シリアルデジタル信号D[1]〜D[n−1]を順に受信する。その後、昇圧回路220は、シリアルデジタル信号D[n]を受信する。D／Aコンバータ250は、シリアルデジタル信号D[1：n]に従って、アナログ信号252を負荷回路260に出力する。この他、放電回路230は、リセット信号Resetに従って、電荷共有回路210を放電する。D／Aコンバータ250の回路と操作の詳細は以下で説明する。
【０００９】
図3は、本発明のもう一つの具体例によるデジタル−アナログコンバータ350を示す図である。D／Aコンバータ350は、電荷共有回路310、昇圧回路320、及び、放電回路330、からなる。電荷共有回路310は、第三スイッチM3、第四スイッチM4、第五スイッチM5、第六スイッチM6、第七スイッチM7、第八スイッチM8、第九スイッチM9、第十スイッチM10、第一キャパシタC1、及び、第二キャパシタC2、を含む。第三スイッチM3は、参考電圧Vref1とノードP1間に結合される。第三スイッチM3は、D[1]〜D[n−1]を順に受信し、デジタル信号D[1]〜D[n−1]に従ってオン、或いは、オフになる。第四スイッチM4は、接地電圧GNDとノードP1間に結合される。第四スイッチM4も、順に、シリアルデジタル信号D[1]〜D[n−1]を受信し、デジタル信号D[1]〜D[n−1]に従ってオン、或いは、オフになる。第三スイッチM3がオンになると、第四スイッチM4はオフになる。第四スイッチM4がオンの時、第三スイッチM3はオフになる。第五スイッチM5は、参考電圧Vref1とノードP2間に結合され、ノードP1の電圧レベルに従ってオン、或いは、オフになる。第六スイッチM6は、接地電圧GNDとノードP2間に結合され、ノードP1の電圧レベルに従ってオン、或いは、オフになる。第五スイッチM5がオンになる時、第六スイッチM6がオフになる。第七スイッチM7と第九スイッチM9は、ノードP2と第一キャパシタC1間に結合され、クロック信号CLKとBCLKに従って、それぞれ、オンとオフになる。第八スイッチM8と第十スイッチM10は、第一キャパシタC1と第二キャパシタC2間に結合され、クロック信号BCLKとCLKに従って、それぞれ、オンとオフになる。第七スイッチM7と第九スイッチM9がオンの時、第八スイッチM8と第十スイッチM10はオフである。第七スイッチM7と第九スイッチM9がオフの時、第八スイッチM8と第十スイッチM10はオンである。第一キャパシタC1は、第七スイッチM7と接地電圧GND間に結合される。第二キャパシタC2は、昇圧回路320と負荷回路360間に結合される。第一ビットのシリアルデジタル信号D[1]は最下位ビット（least significant bit、LSB）で、第Nビットのシリアルデジタル信号D[N]は最上位ビット（Most significant bit 、MSB）である。
【００１０】
昇圧回路320は、NANDゲート322、第一スイッチM1と第二スイッチM2からなる。NANDゲート322は、シリアルデジタル信号D[n]とクロック信号CK8に従って、制御信号324を生成する。第一スイッチM1は、第二キャパシタC2と接地電圧GND間に結合される。電荷共有回路310がシリアルデジタル信号D[1]〜D[n−1]を受信する時、第一スイッチM1は、制御信号324に従ってオンになり、第二キャパシタC2は、直接、接地電圧GNDに接続される。第二スイッチM2は、第二キャパシタC2と参考電圧Vref1間に結合される。D／Aコンバータ350がシリアルデジタル信号D[n]を受信する時、第二スイッチM2は、制御信号324に従って、第二キャパシタC2を参考電圧Vref、或いは、接地電圧GNDに接続する。
【００１１】
電荷共有回路320は、接地電圧GNDと負荷回路360間に結合される第十一スイッチM11である。D／Aコンバータ350がシリアルデジタル信号D[1]〜D[n]を受信し、電荷共有回路310がアナログ信号352を出力した後、第十一スイッチM11は、リセット信号Resetに従って、第一キャパシタC1と第二キャパシタC2を放電する。
【００１２】
本発明の具体例によると、第一キャパシタC1と第二キャパシタC2の電荷保存尺寸は同じである。第二、第三、第五、第八、及び、第九スイッチはPMOSトランジスタで、第一、第四、第六、第七、及び、第十スイッチはNMOSトランジスタである。シリアルデジタル信号D[1]〜D[n−1]が低電圧レベルの時、第三スイッチM3はオンで、第四スイッチM4はオフである。ノードP1は参考電圧Vref1にである。第五スイッチM5はオフで、第六スイッチM6はオンである。よって、ノードP2は接地電圧GNDである。シリアルデジタル信号D[1]〜D[n−1]が高電圧レベルの時、第三スイッチM3はオフで、第四スイッチM4はオンである。ノードP1は接地電圧GNDである。第五スイッチM5がオンで、第六スイッチM6がオフである。よって、ノードP2は参考電圧Vref1である。
【００１３】
クロック信号CLKとBCLKは互いに反対なので、第七スイッチM7と第九スイッチM9は同時にオン、或いは、オフであり、第八スイッチM8と第十スイッチM10は同時にオン、或いは、オフである。更に、第七スイッチM7と第十スイッチM10は、同時にオンでなく、第八スイッチM8と第九スイッチM9も、同時にオンではない。第七スイッチM7と第九スイッチM9がオンの時、第一キャパシタC1は、ノードP2の電圧レベルに従って、充電、或いは、放電する。第五スイッチM5がオンの時、第一キャパシタC1は充電する。第六スイッチM6がオンの時、第一キャパシタC1は放電する。第八スイッチM8と第十スイッチM10がオンの時（第七スイッチM7と第十スイッチM10がオフ）、第二キャパシタC2と第一キャパシタC1は電荷を共有して、第二キャパシタC2と第一キャパシタC1の交差電圧を決定する。本発明のもう一つの具体例によると、電荷共有回路310は、第九トランジスタM9と第十トランジスタM10を有さなくてもよい。
【００１４】
D／Aコンバータ350がシリアルデジタル信号D[1]〜D[n−1]を受信する時、制御信号324は高電圧レベルである。第一スイッチM1はオンで、第二キャパシタC2は、接地電圧GNDと負荷回路360間に結合される。D／Aコンバータ350がシリアルデジタル信号D[n]を受信する時、制御信号324は、クロック信号CK8とシリアルデジタル信号D[n]に従って、高い、或いは、低い電圧レベルを決定する。本発明のもう一つの具体例によると、シリアルデジタル信号D[n]がゼロの時、制御信号324は高電圧レベルである。第一スイッチM1がオンで、第二キャパシタC2は、接地電圧GNDと負荷回路360間に結合される。シリアルデジタル信号D[n]が1の時、制御信号324は低電圧レベルである。第二スイッチM2はオンで、第二キャパシタC2は、参考電圧Vref1と負荷回路360間に結合される。よって、第二キャパシタC2の両端は、同時に、参考電圧Vref1に昇圧される。
【００１５】
図3で示されるように、シリアルデジタル信号D[n]が8ビットのシリアルデジタル信号であるとすると、アナログ信号352の電圧Voutは、
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【００１６】
参考電圧Vref1が電源電圧Vdd（Vref1=Vdd/2)の半分であるので、D／Aコンバータ350は、電源電圧Vddではなく、参考電圧Vref1を用いる。よって、D／Aコンバータ350は低電力消耗である。
【００１７】
図4は、本発明のもう一つの具体例によるデジタル−アナログコンバータ450を示す図である。D／Aコンバータ450は、D／Aコンバータ350と同様であるが、異なるのは、昇圧回路である。昇圧回路420は、NANDゲート422、第一スイッチSW1からなる。NANDゲート422は、第Nビットのシリアルデジタル信号D[n]とクロック信号CK8に従って、制御信号424を生成する。第一スイッチSW1は、第二キャパシタC2と参考電圧Vref1、或いは、接地電圧GND間に結合される。電荷共有回路310がシリアルデジタル信号D[1]〜D[n−1]を受信する時、第二キャパシタC2の第一端は、接地電圧GNDに接続される。D／Aコンバータ450が第Nビットのシリアルデジタル信号D[n]を受信する時、第二キャパシタC2は、制御信号424に従って、参考電圧Vref、或いは、接地電圧GNDに結合される。D／Aコンバータ450のその他の操作はD／Aコンバータ350と同様であるので、ここに詳述しない。
【００１８】
図5は、本発明のもう一つの具体例によるデジタル信号をアナログ信号に変換するフローチャートである。工程520において、第一〜第（N+1）ビットのシリアルデジタル信号が受信される。電荷は、参考電圧Vref1、接地電圧GND、第一クロック信号CLKと第一〜第（N+1）ビットのシリアルデジタル信号に従って、電荷共有回路310の第一キャパシタC1と第二キャパシタC2で、共有、保存される。工程540において、第Nビットのシリアルデジタル信号D[n]が受信され、その後、第二クロック信号CLK8と第Nビットのシリアルデジタル信号D[n]に従って、第二キャパシタC2の第一端と第二端を参考電圧Vref1に昇圧するかどうか決定する。昇圧回路320が第Nビットのシリアルデジタル信号D[n]を受信した後、アナログ信号352は、第二キャパシタC2の第二端から出力される（工程560）。第一キャパシタC1と第二キャパシタC2の電荷は、リセット信号Resetに従って放電される（工程580）。
【００１９】
図6は、画像表示システムのもう一つの具体例を示す図である。この場合、ディスプレイパネル400、或いは、電子装置600として実行される。図6で示されるように、ディスプレイパネル400は、図2のD／Aコンバータ250を含む。ディスプレイパネル400は、様々な電子装置の部分を構成することができる（この場合、電子装置600）。一般に、電子装置600は、ディスプレイパネル400と電源500を含む。更に、電源500は、ディスプレイパネル400に結合され、電源をディスプレイパネルに提供する。電子装置600は、携帯電話、デジタルカメラ、PDA、ノート型パソコン、デスクトップパソコン、テレビ、或いは、携帯型DVDプレーヤー等である。
【００２０】
本発明では好ましい実施例を前述の通り開示したが、これらは決して本発明に限定するものではなく、当該技術を熟知する者なら誰でも、本発明の精神と領域を脱しない範囲内で各種の変動や潤色を加えることができ、従って本発明の保護範囲は、特許請求の範囲で指定した内容を基準とする。
【図面の簡単な説明】
【００２１】
【図１】公知の4ビット抵抗型のデジタル−アナログコンバータを示す図である。
【図２】本発明の具体例によるデジタル−アナログコンバータを示す図である。
【図３】本発明のもう一つの具体例によるデジタル−アナログコンバータを示す図である。
【図４】本発明のもう一つの具体例によるデジタル−アナログコンバータを示す図である。
【図５】本発明のもう一つの具体例によるデジタル信号をアナログ信号に変換するフローチャートである。
【図６】画像表示システムのもう一つの具体例を示す図である。
【符号の説明】
【００２２】
100  4ビット抵抗型のデジタル−アナログコンバータ
101  出力端
210、310  電荷共有回路
220、320、420  昇圧回路
230、330  放電回路
250、350  デジタル−アナログコンバータ
252、352、452  アナログ信号
260、360  負荷回路
322、422  NANDゲート
324、424  制御信号
400  ディスプレイパネル
500  電源
600  電子装置
D[1]〜D[n−1]、D[n]  シリアルデジタル信号
D1〜D4  デジタルデータ
R1、R2、R3、R14、R15、R16  抵抗
Reset  リセット信号
GND  接地電圧
Vref、Vref1  参考電圧
Vdd  電源電圧
CLK、BCLK、CK8  クロック
M1〜M11  スイッチ、或いは、トランジスタ
C1、C2  キャパシタ
SW1  スイッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【外国語明細書】
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