(57)【要約】【課題】低電流で書き込み／消去動作を行っても、情報保持が可能である記憶素子を提供する。【解決手段】第１の電極１及び第２の電極４の間に記憶層５が挟まれて構成され、この記憶層５が、イオン化するＣｕを含有するイオン化層３と、このイオン化層３よりも充分に抵抗値の高い高抵抗層２とから成り、イオン化層３が、Ｓ，Ｓｅ，Ｔｅから選ばれるカルコゲン元素を１種以上とＳｉとを含有し、イオン化層３において、Ｃｕ含有量（原子％）／カルコゲン元素含有量（原子％）の組成比が１以上３以下であり、イオン化層３におけるＳｉの含有量（原子％）が１０％以上４５％以下である記憶素子１０を構成する。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１の電極及び第２の電極の間に、記憶層が挟まれて構成され、
前記記憶層が、イオン化するＣｕを含有するイオン化層と、前記イオン化層よりも充分に抵抗値の高い高抵抗層とから成り、
前記イオン化層が、Ｓ，Ｓｅ，Ｔｅから選ばれるカルコゲン元素を１種以上と、Ｓｉとを含有し、
前記イオン化層において、Ｃｕ含有量（原子％）／前記カルコゲン元素含有量（原子％）の組成比が、１以上３以下であり、
前記イオン化層におけるＳｉの含有量（原子％）が、１０％以上４５％以下である
ことを特徴とする記憶素子。
【請求項２】
前記高抵抗層が、希土類元素、Ｓｉ、Ｃｕから選ばれる１種の以上の元素を含む酸化物から成ることを特徴とする請求項１に記載の記憶素子。
【請求項３】
第１の電極及び第２の電極の間に、記憶層が挟まれて構成され、前記記憶層が、イオン化するＣｕを含有するイオン化層と、前記イオン化層よりも充分に抵抗値の高い高抵抗層とから成り、前記イオン化層が、Ｓ，Ｓｅ，Ｔｅから選ばれるカルコゲン元素を１種以上と、Ｓｉとを含有し、前記イオン化層において、Ｃｕ含有量（原子％）／前記カルコゲン元素含有量（原子％）の組成比が、１以上３以下であり、前記イオン化層におけるＳｉの含有量（原子％）が、１０％以上４５％以下である記憶素子と、
前記第１の電極側に接続された配線と、
前記第２の電極側に接続された配線とを有し、
前記記憶素子が多数配置されて成る
ことを特徴とする記憶装置。
【請求項４】
隣接する複数の前記記憶素子において、前記記憶素子を構成する少なくとも一部の層が同一層により共通に形成されていることを特徴とする請求項３に記載の記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、情報を記録することができる記憶素子及び記憶素子を用いた記憶装置に係わる。
【背景技術】
【０００２】
コンピュータ等の情報機器においては、ランダム・アクセス・メモリとして、動作が高速で、高密度のＤＲＡＭが広く使用されている。
【０００３】
しかしながら、ＤＲＡＭは、電子機器に用いられる一般的な論理回路ＬＳＩや信号処理と比較して製造プロセスが複雑であるため、製造コストが高くなっている。
また、ＤＲＡＭは、電源を切ると情報が消えてしまう揮発性メモリであり、頻繁にリフレッシュ動作、即ち書き込んだ情報（データ）を読み出し、増幅し直して、再度書き込み直す動作を行う必要がある。
【０００４】
そこで、電源を切っても情報が消えない不揮発性のメモリとして、例えば、フラッシュメモリ、ＦｅＲＡＭ（強誘電体メモリ）やＭＲＡＭ（磁気記憶素子）等が提案されている。
これらのメモリの場合、電源を供給しなくても書き込んだ情報を長時間保持し続けることが可能になる。
また、これらのメモリの場合、不揮発性とすることにより、リフレッシュ動作を不要にして、その分消費電力を低減することができると考えられる。
従って、上述した各種の不揮発性のメモリについて、広く研究や商品開発が行われている。
【０００５】
しかしながら、上述した各種の不揮発性のメモリは、それぞれ一長一短がある。
フラッシュメモリは、集積度が高いが、動作速度の点で不利である。
ＦｅＲＡＭは、高集積度化のための微細加工に限界があり、また作製プロセスにおいて問題がある。
ＭＲＡＭは、消費電力の問題がある。
【０００６】
そこで、特にメモリ素子の微細加工の限界に対して有利な、新しいタイプの記憶素子が提案されている。
この記憶素子は、２つの電極の間に、ある金属を含むイオン導電体を挟んだ構造である。そして、２つの電極のいずれか一方にイオン導電体中に含まれる金属を含ませることによって、２つの電極間に電圧を印加した場合に、電極中に含まれる金属がイオン導電体中にイオンとして拡散することによって、イオン導電体の抵抗値或いはキャパシタンス等の電気特性が変化する。
この特性を利用してメモリデバイスを構成することが可能である（例えば、特許文献１参照）。
【０００７】
具体的には、イオン導電体はカルコゲナイドと金属との固溶体よりなり、さらに具体的には、ＡｓＳ，ＧｅＳ，ＧｅＳｅにＡｇ，Ｃｕ，Ｚｎが固溶された材料からなり、２つの電極のいずれか一方の電極には、Ａｇ，Ｃｕ，Ｚｎを含んでいる（上記特許文献１参照）。
【０００８】
【特許文献１】特表２００２−５３６８４０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
上述した記憶素子の構成では、記憶素子に情報を記録した後に、長時間にわたって放置した場合や、室温よりも高い温度雰囲気で放置した場合に、記憶素子の抵抗値が変化してしまい、記録された情報を保持できなくなる問題がある。
このように、情報保持能力が低いと、不揮発メモリに用いる素子特性としては不充分である。
【００１０】
また、高抵抗状態から低抵抗状態へと遷移するいわゆる「書き込み」動作、並びに低抵抗状態から高抵抗状態へと遷移するいわゆる「消去」動作において、記憶素子に流す電流値は少ないほうが望ましく、消費電力を低減する上で有利である。
【００１１】
ところで、比較的大きい電流で書き込み／消去動作させた場合に、優れた情報保持特性が得られていても、同じ構成（材料・寸法）の記憶素子に対して、より低い電流で書き込み／消去動作させると、充分な情報保持特性が得られないことがある。一般的に、駆動電流が低くなるほど、情報保持特性が低下していく。
記憶素子を駆動するトランジスタとして、面積が大きく駆動能力が大きいトランジスタを使用すれば、記憶素子に大きい電流を流すことができるが、面積が小さく駆動能力が小さいトランジスタを使用すると、記憶素子に流せる電流量が小さくなる。
そして、メモリの高密度化を図るために、メモリの回路を縮小しようとすると、記憶素子を駆動するトランジスタの大きさも縮小する必要があるため、トランジスタの電流駆動能力も低くなる。
【００１２】
従って、メモリの高密度化のためには、より低い電流で記憶素子を動作させても、必要な情報保持特性が得られることが要求される。
【００１３】
上述した問題や課題の解決のために、本発明においては、低電流で書き込み／消去動作を行っても、情報保持が可能である記憶素子、並びに記憶素子を用いた記憶装置を提供するものである。
【課題を解決するための手段】
【００１４】
本発明の記憶素子は、第１の電極及び第２の電極の間に記憶層が挟まれて構成され、この記憶層が、イオン化するＣｕを含有するイオン化層と、このイオン化層よりも充分に抵抗値の高い高抵抗層とから成り、イオン化層が、Ｓ，Ｓｅ，Ｔｅから選ばれるカルコゲン元素を１種以上と、Ｓｉとを含有し、イオン化層において、Ｃｕ含有量（原子％）／カルコゲン元素含有量（原子％）の組成比が１以上３以下であり、イオン化層におけるＳｉの含有量（原子％）が１０％以上４５％以下であるものである。
本発明の記憶装置は、上記本発明の記憶素子と、第１の電極側に接続された配線と、第２の電極側に接続された配線とを有し、記憶素子が多数配置されて成るものである。
【００１５】
上述の本発明の記憶素子の構成によれば、第１の電極及び第２の電極の間に記憶層が挟まれて構成され、この記憶層が、イオン化するＣｕを含有するイオン化層と、このイオン化層よりも充分に抵抗値の高い高抵抗層とから成ることにより、記憶層に含まれる高抵抗層の抵抗状態が変化することを利用して情報を記憶することが可能になる。
【００１６】
具体的には、例えば、Ｃｕを含有するイオン化層側の一方の電極に正電位を印加して記憶素子に正電圧をかけると、イオン化層に含まれているＣｕがイオン化して高抵抗層内に拡散し、他方の電極側の部分で電子と結合して析出することにより、或いは、高抵抗層中に留まり絶縁膜の不純物準位を形成することによって、高抵抗層の抵抗値が低くなり、高抵抗層を含む記憶層の抵抗値が低くなるので、これにより情報の書き込みを行うことが可能になる。
また、この状態から、イオン化層側の一方の電極に負電位を印加して記憶素子に負電圧をかけると、他方の電極側に析出していたＣｕが再びイオン化して、一方の電極側に戻ることによって記憶層の抵抗値が元の高い状態に戻り、記憶素子の抵抗値も高くなるので、これにより記録した情報の消去を行うことが可能になる。
【００１７】
そして、記憶層がイオン化層よりも充分に抵抗値の高い高抵抗層を有して成ることにより、記憶層の高抵抗状態の抵抗値を比較的高くすることができる。
また、イオン化層がＳ，Ｓｅ，Ｔｅから選ばれる１種以上の元素（カルコゲナイド元素）を含有することにより、Ｃｕのイオン化が促進される。
さらに、イオン化層がＳｉを含有することにより、Ｃｕのイオンの移動度を小さくすることができ、また熱活性化エネルギーが小さくなり、Ｃｕの熱拡散を抑制することができる。これにより、低抵抗状態或いは高抵抗状態において、Ｃｕが局在した状態を保持して、記憶素子に電圧を印加しない限りは、Ｃｕ原子の移動が起こりにくくなる。このため、記憶層の抵抗状態を安定して保持することができ、情報保持特性を向上することができる。
さらに、イオン化層において、Ｃｕ含有量（原子％）／カルコゲン元素含有量（原子％）の組成比が１以上３以下であることにより、膜剥がれを生じることなく、正しく情報の記録や情報の消去を行うことができる。また、イオン化層におけるＳｉの含有量（原子％）が１０％以上４５％以下であることにより、充分な情報保持特性が得られる。
【００１８】
上述の本発明の記憶装置の構成によれば、上記本発明の記憶素子と、第１の電極側に接続された配線と、第２の電極側に接続された配線とを有し、記憶素子が多数配置されて成ることにより、記憶素子に配線から電流を流して情報の記録や情報の消去を行うことができる。
【発明の効果】
【００１９】
上述の本発明によれば、記憶素子の記憶層の抵抗状態を安定して保持することができ、情報保持特性を向上することができるので、低電流で書き込み／消去動作を行っても、情報を保持することが可能になる。
低電流で書き込み／消去動作を行うことにより、動作の際の消費電力を低減することができる。
また、低電流で書き込み／消去動作を行うことが可能になることにより、記憶素子を駆動する選択用のトランジスタの大きさを縮小化して、記憶装置のメモリセルを微細化することが可能になる。
【００２０】
従って、本発明により、安定して動作し、消費電力が少ない、記憶装置（メモリ）を実現することができる。
また、記憶装置（メモリ）のメモリセルを微細化することが可能になることにより、記憶装置において、小型化や高密度化、記憶容量の増大が可能になる。
【発明を実施するための最良の形態】
【００２１】
本発明の一実施の形態として、記憶素子１０の概略構成図（断面図）を図１に示す。
この記憶素子１０は、例えば、ＣＭＯＳ回路が形成されたシリコン基板（図２参照）上に、ＣＭＯＳ回路部分との接続部である下部電極１が形成されていて、この下部電極１上に記憶層５が形成され、この記憶層５上に上部電極４が形成されて構成されている。
【００２２】
記憶層５は、例えば酸化物から成る高抵抗層２と、イオンとなる銅Ｃｕを含むイオン化層３との積層から構成されている。
【００２３】
下部電極１には、半導体プロセスに用いられる配線材料、例えばＴｉＷ，Ｔｉ，Ｗ，Ｃｕ，Ａｌ，Ｍｏ，Ｔａ、シリサイド等を用いることができる。
また、Ｃｕ等の電界でイオン伝導が生じる可能性のある電極材料を用いる場合には、Ｃｕ電極上にＷ，ＷＮ，ＴｉＮ，ＴａＮ等のイオン伝導や熱拡散しにくい材料で被覆して用いてもよい。
【００２４】
記憶層５を構成するイオン化層３は、銅Ｃｕの他に、Ｔｅ，Ｓｅ，Ｓから選ばれる元素（カルコゲナイド元素）とＳｉを含有する構成とする。このようなイオン化層３には、例えば、ＣｕＴｅＳｉ，ＣｕＳＳｉ，ＣｕＳｅＳｉを用いることができる。
また、このようなイオン化層３を形成する方法としては、当該組成の膜を成膜する方法の他に、Ｃｕを含んでいない合金膜（ＴｅＳｉ等）を成膜してから、所望の組成となるように、後からＣｕ膜を成膜して、積層膜を形成し、熱処理等により各元素を拡散混合させる方法も考えられる。
【００２５】
このイオン化層３は、好ましくは、膜厚を５ｎｍ以上とする。
【００２６】
記憶層５を構成する高抵抗層２は、イオン化層３よりも、充分に抵抗値の高い構成とする。
この高抵抗層２には、酸化物や窒化物等を用いることができる。
より好ましくは、高抵抗層２に、希土類元素のうち、Ｌａ，Ｃｅ，Ｐｒ，Ｎｄ，Ｓｍ，Ｅｕ，Ｇｄ，Ｔｂ，Ｄｙ，Ｈｏ，Ｅｒ，Ｙｂ，Ｙから選ばれる１種類以上の元素や、Ｓｉ，Ｃｕを含んだ酸化物を用いる。
【００２７】
上部電極４には、下部電極１と同様に、通常の半導体配線材料が用いられる。
【００２８】
上述した構成の記憶層５（２，３）は、電圧パルス或いは電流パルスが印加されることにより、インピーダンスが変化する特性を有する。
【００２９】
本実施の形態の記憶素子１０は、次のように動作させて、情報の記憶を行うことができる。
まず、上部電極４に、例えば正電位（＋電位）を印加して、下部電極１側が負になるように、記憶素子１０に対して正電圧を印加する。これにより、イオン化層３からＣｕイオンがイオン伝導し、下部電極１側で電子と結合して析出し、高抵抗層２の中にＣｕ電流パスが形成されることによって、高抵抗層２の抵抗値が低くなる。高抵抗層２以外の各層は、高抵抗層２の抵抗値に比べて、元々抵抗値が低いので、高抵抗層２の抵抗値を低くすることにより、記憶素子１０全体の抵抗値も低くすることができる。
【００３０】
その後、正電圧を除去して、記憶素子１０にかかる電圧をなくすと、抵抗値が低くなった状態で保持される。これにより、情報を記録することが可能になる。一度だけ記録が可能な記憶装置、いわゆる、ＰＲＯＭに用いる場合には、前記の記録過程のみで記録は完結する。
【００３１】
一方、消去が可能な記憶装置、いわゆる、ＲＡＭ或いはＥＥＰＲＯＭ等への応用には消去過程が必要であるが、消去過程においては、上部電極４に、例えば負電位（−電位）を印加して、下部電極１側が正になるように、記憶素子１０に対して負電圧を印加する。これにより、高抵抗層２内に形成されていた電流パスのＣｕが酸化してイオン化し、イオン化層３に溶解もしくはＴｅと結合してＣｕ２Ｔｅ、ＣｕＴｅ等の化合物を形成する。
【００３２】
すると、高抵抗層２内からＣｕによる電流パスが消滅、または減少して高抵抗層２の抵抗値が高くなる。高抵抗層２以外の各層は元々抵抗値が低いので、高抵抗層２の抵抗値を高くすることにより、記憶素子１０全体の抵抗値も高くすることができる。
【００３３】
その後、負電圧を除去して、記憶素子１０にかかる電圧をなくすと、抵抗値が高くなった状態で保持される。これにより、記録された情報を消去することが可能になる。
【００３４】
このような過程を繰り返すことにより、記憶素子１０に情報の記録（書き込み）と記録された情報の消去を繰り返し行うことができる。
【００３５】
そして、例えば、抵抗値の高い状態を「０」の情報に、抵抗値の低い状態を「１」の情報に、それぞれ対応させると、正電圧の印加による情報の記録過程で「０」から「１」に変え、負電圧の印加による情報の消去過程で「１」から「０」に変えることができる。
【００３６】
記録後の抵抗値は、記憶素子１０のセルサイズ及び高抵抗層２の材料組成よりも、記録時に印加される電圧パルス或いは電流パルスの幅や電流量等の記録条件に依存し、初期抵抗値が１００ｋΩ以上の場合には、およそ５０Ω〜５０ｋΩの範囲となる。
記録データを復調するためには、初期の抵抗値と記録後の抵抗値との比が、およそ、２倍以上であれば充分であるので、記録前の抵抗値が１００Ωで、記録後の抵抗値が５０Ω、或いは、記録前の抵抗値が１００ｋΩ、記録後の抵抗値が５０ｋΩといった状況であれば充分であり、高抵抗層２の初期の抵抗値はそのような条件を満たすように設定される。
高抵抗層２の抵抗値は、例えば、熱処理前の高抵抗層２の希土類元素、Ｃｕ、Ｓｉの酸化物に含まれる酸素の量や、酸化膜厚等により制御することが可能である。
【００３７】
上述した記憶素子１０の構成によれば、下部電極１と上部電極４との間に、高抵抗層２と、Ｃｕを含有するイオン化層３が挟まれた構成とすることにより、例えば、上部電極４に正電圧（＋電位）を印加して、下部電極１側が負になるようにした場合に、高抵抗層２内に、Ｃｕを多量に含む電流パスが形成されて、高抵抗層２の抵抗値が低くなり、記憶素子１０全体の抵抗値が低くなる。そして、正電圧の印加を停止して、記憶素子１０に電圧が印加されないようにすることで、抵抗値が低くなった状態が保持され、情報を記録することが可能になる。このような構成は、例えばＰＲＯＭ等の一度だけ記録が可能な記憶装置に用いることができる。
【００３８】
また、例えば、ＲＡＭやＥＥＰＲＯＭ等の記録に加えて消去が可能な記憶装置に用いるような場合は、上述した記録後の状態の記憶素子１０に対して、上部電極４に負電圧（−電位）を印加して、下部電極１側が正になるようにする。
これにより、高抵抗層２内に形成されていた、Ｃｕによる電流パスが消滅して、高抵抗層２の抵抗値が高くなり、記憶素子１０全体の抵抗値が高くなる。そして、負電圧の印加を停止して、記憶素子１０に電圧が印加されないようにすることで、抵抗値が高くなった状態が保持され、記録されていた情報を消去することが可能になる。
【００３９】
上述した構成の記憶素子１０を、多数マトリクス状に配置することにより、記憶装置（メモリ装置）を構成することができる。
各記憶素子１０に対して、その下部電極１側に接続された配線と、その上部電極４側に接続された配線とを設け、例えばこれらの配線の交差点付近に各記憶素子１０が配置されるようにすればよい。
【００４０】
また、例えば上部電極４に接続された配線をメモリセルアレイ全体に共通して形成して記憶装置を構成することが考えられる。
この構成としたメモリセルアレイの一形態の概略構成図を、図２及び図３に示す。図２は断面図であり、図３は平面図である。
【００４１】
図２及び図３に示すように、このメモリセルアレイでは、メモリセル全体にわたって、各メモリセルを構成する記憶素子１０が、高抵抗層２・イオン化層３・上部電極４の各層を共有している。言い換えれば、各記憶素子１０が、それぞれ同一層の高抵抗層２・イオン化層３・上部電極４により構成されている。
【００４２】
そして、共通に形成された上部電極４は、プレート電極ＰＬとなるものである。
一方、下部電極１は、メモリセル毎に個別に形成されており、各メモリセルが電気的に分離されている。このメモリセル毎に個別に形成された下部電極１によって、各下部電極１に対応した位置に、各メモリセルの記憶素子１０が規定される。
また、下部電極１は、各々対応する選択用のＭＯＳトランジスタＴｒに接続されている。
【００４３】
図２に示すように、メモリセルアレイの各メモリセルを構成するそれぞれの記憶素子１０は、半導体基板１１に形成されたＭＯＳトランジスタＴｒの上方に形成されている。
このＭＯＳトランジスタＴｒは、半導体基板１１内の素子分離層１２により分離された領域に形成されたソース／ドレイン領域１３と、ゲート電極１４とから成る。ゲート電極１４の壁面には、サイドウォール絶縁層が形成されている。
また、ゲート電極１４は、記憶素子１０の一方のアドレス配線であるワード線ＷＬを兼ねている。
そして、ＭＯＳトランジスタＴｒのソース／ドレイン領域１３の一方と、記憶素子１０の下部電極１とが、プラグ層１５・金属配線層１６・プラグ層１７を介して、電気的に接続されている。
ＭＯＳトランジスタＴｒのソース／ドレイン領域１３の他方は、プラグ層１５を介して金属配線層１６に接続されている。この金属配線層１６は、記憶素子１０の他方のアドレス配線であるビット線ＢＬ（図３参照）に接続される。
【００４４】
また、図３においては、ＭＯＳトランジスタＴｒのアクティブ領域１８を鎖線で示している。また、図３中２１は、記憶素子１０の下部電極１に通じるコンタクト部を示し、２２は、ビット線ＢＬに通じるコンタクト部を示している。
【００４５】
図２及び図３に示すメモリセルアレイは、例えば次のように動作させることができる。
ワード線ＷＬにより選択用のＭＯＳトランジスタＴｒのゲートをオン状態として、ビット線ＢＬに電圧を印加すると、ＭＯＳトランジスタＴｒのソース／ドレインを介して、選択されたメモリセルの下部電極１に電圧が印加される。
ここで、下部電極１に印加された電圧の極性が、上部電極４（プレート電極ＰＬ）の電位に比して負電位である場合には、記憶素子１０の抵抗値が低抵抗状態へと遷移する。これにより、選択されたメモリセルの記憶素子１０に情報を記録することができる。
また、下部電極１に、上部電極４（プレート電極ＰＬ）の電位に比して正電位である電圧を印加することにより、記憶素子１０の抵抗値が再び高抵抗状態へと遷移する。これにより、選択されたメモリセルの記憶素子１０に対して、記録された情報を消去することができる。
【００４６】
また、記録された情報の読み出しを行うには、例えば、ＭＯＳトランジスタＴｒによりメモリセルを選択して、選択したメモリセルに対して、所定の電圧或いは電流を印加し、記憶素子１０の抵抗状態により異なる電流或いは電圧を、ビット線ＢＬ或いはプレート電極ＰＬの先に接続されたセンスアンプ等を介して検出する。
このとき、選択したメモリセルに対して印加する電圧或いは電流は、記憶素子１０の抵抗値の状態が遷移する電圧或いは電流の閾値よりも小さくする。
【００４７】
ところで、上述した記憶素子１０に電圧を印加して、書き込み動作を行った後の低抵抗状態の抵抗値や、消去動作を行った後の高抵抗状態の抵抗値についての、抵抗値の保持特性は、イオン化元素であるＣｕとカルコゲナイド元素（例えば、Ｔｅ）との組成比と、マトリックス元素の種類や組成比とに、依存する。
【００４８】
例えば、Ｃｕ／Ｔｅの組成比が１よりも小さい場合には、ＣｕＴｅ化合物が形成されやすく、Ｃｕがイオン化すると２価のＣｕ２＋の状態で存在しやすい。
２価のＣｕ２＋は、カルコゲナイドアニオンに強く束縛されやすい、と考えられるので、イオン化層３中を電気泳動しにくい。
従って、Ｃｕ／Ｔｅ比が１よりも小さい場合には、Ｃｕイオンの移動が抑制されて、高速動作がしづらくなる。
【００４９】
一方、例えば、Ｃｕ／Ｔｅの組成比が１以上である場合には、Ｃｕ２Ｔｅ化合物が形成されるため、１価のＣｕ＋が生成すると考えられる。
【００５０】
また、Ｃｕ／Ｔｅ比が特に大きく、Ｃｕが過剰に含まれている場合には、平衡状態ではＣｕ相とＣｕ２Ｔｅ相とが混在し、これらはそれぞれ、液相でも分離するほどに混ざりにくい。そのため、Ｃｕが多すぎる場合には、膜剥がれが生じる不具合が起こる。
【００５１】
また、経験的に、Ｃｕとカルコゲナイドのみをイオン化層に用いた場合も、Ｗ，ＷＮ，ＴｉＮ他、通常の半導体材料で形成される電極層との密着性が悪くなり、膜剥がれを生じやすい。
そのため、微細加工を行って、記憶素子１０とするには、これら以外の添加元素が必要である。
【００５２】
しかしながら、Ｇｅを添加してイオン化層をＣｕＴｅＧｅとした場合には、記憶素子に電界を印加しなくてもＣｕイオンが移動することがあり、書き込み動作後の低抵抗状態又は消去動作後の高抵抗状態の抵抗値を保持しにくい傾向にある。
また、Ｂ(ホウ素)をイオン化層に添加した場合には、原因は明らかではないが、消去動作後の高抵抗状態の抵抗値を保持しにくい傾向にある。
【００５３】
上述の実施の形態の記憶素子１０のように、Ｓｉをイオン化層３に添加した場合には、おそらくは、非晶質構造がより安定であり、イオン移動度が比較的小さいために、低抵抗状態或いは高抵抗状態でＣｕが局在した状態を保持しやすい。
この場合に、Ｓｉの含有量としては、イオン化層３全体で１０原子％から４５原子％が好ましい。Ｓｉの添加量が少なすぎる場合には、添加の効果が小さくなるため、保持特性が不安定となる。一方、Ｓｉの添加量が多すぎる場合には、Ｃｕイオンの動きが鈍くなるため、書き込み・消去の動作速度が低下する。
【００５４】
このように、Ｓｉをイオン化層３に添加することにより、記憶素子１０に電界を印加していないときには、Ｃｕイオンをある程度移動しにくくすることができる。これにより、望まない抵抗値の変化を抑制して、情報保持特性を向上させることができる、と考えられる。
【００５５】
本実施の形態の記憶素子１０は、具体的には、例えば以下のように製造することができる。
【００５６】
まず、選択トランジスタ等のＣＭＯＳ回路が形成された基板上に、例えばＷから成る下部電極１を形成する。
その後、必要であれば逆スパッタ等で、下部電極１の表面上の酸化物等を除去する。
【００５７】
次に、Ｇｄ酸化膜から成る高抵抗層２を形成する。例えば、Ｇｄターゲットを用いて、金属Ｇｄ膜を例えば膜厚１ｎｍで成膜した後に、酸素プラズマによって酸化する。
次に、イオン化層３、例えば、ＣｕＴｅＳｉ膜を、ＤＣマグネトロンスパッタリングで形成する。
次に、上部電極４として、例えばＷ膜を成膜する。このようにして積層膜を形成する。
【００５８】
その後、積層膜の各層のうち、高抵抗層（酸化物層）２、イオン化層３、上部電極４を、プラズマエッチング等によりパターニングする。プラズマエッチングの他には、イオンミリング、ＲＩＥ（反応性イオンエッチング）等のエッチング方法を用いてパターニングを行うことができる。
【００５９】
次に、上部電極４に接続する配線層を形成することにより、記憶素子１０と共通電位を得るためのコンタクトとを接続する。
【００６０】
次に、積層膜に対して、熱処理工程を行う。
このようにして、記憶素子１０を製造することができる。
【００６１】
本実施の形態の記憶素子１０では、記憶層５のイオン化層３がＳｉを含んでいるので、記録・消去動作特性に優れ、情報保持特性に優れている。
特に、イオン化層３中のＣｕ／Ｔｅの組成比を適正な範囲、好ましくは１以上３以下の範囲とすることにより、さらに情報保持特性を向上することができる。
【００６２】
また、本実施の形態の記憶素子１０は、微細化していった場合に、トランジスタの電流駆動力が小さくなった場合においても、情報の保持が容易になる。従って、本実施の形態の記憶素子１０を用いて記憶装置を構成することにより、記憶装置の集積化（高密度化）や小型化を図ることができる。
【００６３】
また、本実施の形態の記憶素子１０によれば、下部電極１、酸化物層２、イオン化層３、上部電極４の各層を、いずれもスパッタリングが可能な材料で構成することが可能である。例えば、各層の材料に適応した組成からなるターゲットを用いて、スパッタリングを行えばよい。
また、同一のスパッタリング装置内で、ターゲットを交換することにより、連続して成膜することも可能である。
【００６４】
次に、上述した実施の形態の記憶素子１０及びメモリセルアレイを実際に作製して、特性を調べた。
【００６５】
（実施例１）
まず、図２及び図３に示すように、半導体基板１１にＭＯＳトランジスタＴｒを形成した。
その後、表面を覆って絶縁層を形成した。
次に、この絶縁層にビアホールを形成した。
続いて、ＣＶＤ法により、ビアホールの内部を、ＷＮ（窒化タングステン）から成る電極材で充填した。
次に、表面をＣＭＰ法により平坦化した。
そして、これらの工程を繰り返すことにより、プラグ層１５・金属配線層１６・プラグ層１７・下部電極１を形成して、さらに下部電極１をメモリセル毎にパターニングした。
【００６６】
次に、ＭＯＳトランジスタＴｒを含むＣＭＯＳ回路が形成された半導体基板１１に形成された下部電極１、つまり窒化タングステンプラグ（ＷＮプラグ）の上面の酸化物を除去するために、ＲＦ電源を用いた逆スパッタによって、１ｎｍ程度エッチングした。
なお、このとき、下部電極１の表面は、理想的には、周囲の絶縁層と同一の高さに形成されて、平坦化されていることが望ましい。
【００６７】
次に、ＤＣマグネトロンスパッタにより、膜厚１．０ｎｍの金属Ｃｕ膜を形成し、さらにＯ２：Ａｒ＝１：３、チャンバー圧１ｍＴｏｒｒ、投入電力５００ＷのＲＦプラズマでＧｄ膜を１０秒間酸化して、Ｇｄ酸化物を形成して、高抵抗層（酸化物層）２とした。
【００６８】
次に、イオン化層３として、ＣｕＴｅＳｉ膜を３０ｎｍ堆積した。
ＣｕＴｅＳｉ膜の組成は、Ｃｕ４２％−Ｔｅ２２％−Ｓｉ３６％(原子％)とした。この場合、Ｃｕ／Ｔｅ比は１．９である。
【００６９】
さらに、イオン化層３上に、上部電極４としてＷ膜を膜厚２０ｎｍで形成した。
このようにして、図１に示した記憶素子１０を構成する積層膜１，２，３，４を形成した。
【００７０】
その後、全面的に形成された高抵抗層２・イオン化層３・上部電極４を、メモリセルアレイの部分（メモリ部）全体にわたって残るようにパターニングし、中間電位（Ｖｄｄ／２）を与える外部回路に接続するコンタクト部分が露出するように、上部電極４の表面に対してエッチングを行った。
さらに、露出したコンタクト部分に接続するように、配線となるＡｌ層を厚さ２００ｎｍで形成した。
【００７１】
続いて、真空熱処理炉で２６５℃・４時間の熱処理を行った。
このようにして、図１〜図３に示した記憶素子１０から成るメモリセルアレイを作製して、実施例１の試料とした。
【００７２】
（実施例２）
イオン化層３のＣｕＴｅＳｉ膜の組成を、Ｃｕ４１％−Ｔｅ１４％−Ｓｉ４５％(原子％)として、その他は、実施例１と同様に記憶素子から成るメモリセルアレイを作製して、実施例２の試料とした。この場合、Ｃｕ／Ｔｅ比は２．９である。
【００７３】
（実施例３）
イオン化層３のＣｕＴｅＳｉ膜の組成を、Ｃｕ４４％−Ｔｅ３０％−Ｓｉ２６％(原子％)として、その他は、実施例１と同様に記憶素子から成るメモリセルアレイを作製して、実施例３の試料とした。この場合、Ｃｕ／Ｔｅ比は１．５である。
【００７４】
（実施例４）
イオン化層３のＣｕＴｅＳｉ膜の組成を、Ｃｕ４６％−Ｔｅ４０％−Ｓｉ１４％(原子％)として、その他は、実施例１と同様に記憶素子から成るメモリセルアレイを作製して、実施例４の試料とした。この場合、Ｃｕ／Ｔｅ比は１．１５である。
【００７５】
（実施例５）
イオン化層３のＣｕＴｅＳｉ膜の組成を、Ｃｕ３３％−Ｔｅ３１％−Ｓｉ３６％(原子％)として、その他は、実施例１と同様に記憶素子から成るメモリセルアレイを作製して、実施例４の試料とした。この場合、Ｃｕ／Ｔｅ比は１．１である。
【００７６】
（比較例１）
イオン化層３のＣｕＴｅＳｉ膜の組成を、Ｃｕ２４％−Ｔｅ３３％−Ｓｉ４３％(原子％)として、その他は、実施例１と同様に記憶素子から成るメモリセルアレイを作製して、比較例１の試料とした。この場合、Ｃｕ／Ｔｅ比は０．７である。
【００７７】
（比較例２）
イオン化層３のＣｕＴｅＳｉ膜の組成を、Ｃｕ２９％−Ｔｅ１９％−Ｓｉ５３％(原子％)として、その他は、実施例１と同様に記憶素子から成るメモリセルアレイを作製して、比較例２の試料とした。この場合、Ｃｕ／Ｔｅ比は１．５である。
【００７８】
（比較例３）
イオン化層３のＣｕＴｅＳｉ膜の組成を、Ｃｕ５７％−Ｔｅ３５％−Ｓｉ８％(原子％)として、その他は、実施例１と同様に記憶素子から成るメモリセルアレイを作製して、比較例３の試料とした。この場合、Ｃｕ／Ｔｅ比は１．６である。
【００７９】
（比較例４）
イオン化層３のＣｕＴｅＳｉ膜の組成を、Ｃｕ５５％−Ｔｅ１３％−Ｓｉ３２％(原子％)として、その他は、実施例１と同様に記憶素子から成るメモリセルアレイを作製して、比較例４の試料とした。この場合、Ｃｕ／Ｔｅ比は４．２である。
【００８０】
これらの実施例及び比較例について、ＣｕＴｅＳｉ膜の組成と、そのＣｕ／Ｔｅ比とを、表１に示す。
【００８１】
【表１】
2008205023.tif 000003
【００８２】
（繰り返し動作特性）
まず、実施例１の試料のメモリセルアレイ中の１０個×２列で合計２０個の記憶素子１０に対して、上部電極４に接続された上部配線をＶｄｄ／２の中間電位として、選択するメモリセルのゲート電極即ちワード線ＷＬに１．８Ｖの電圧を印加してＯＮ状態にして、トランジスタＴｒのソース／ドレイン１３のうち、記憶素子１０に接続されていない方に接続されている電極、即ちビット線ＢＬに、１０μｓ（マイクロ秒）のパルス幅で２．５Ｖの書き込み電圧Ｖｗを印加して、「書き込み動作」を行った。そして、この書き込み動作後に、各記憶素子１０の抵抗値を読み出した。
続いて、ゲート電極即ちワード線ＷＬに３．０Ｖの電圧を印加してＯＮ状態にして、メモリセルアレイ中の同じ合計２０個の記憶素子１０に、１０μｓ（マイクロ秒）のパルス幅で−２．５〜０．７Ｖの消去電圧Ｖｅを印加して、「消去動作」を行った。そして、この消去動作後に、各記憶素子１０の抵抗値を読み出した。
この書き込み動作及び消去動作を、メモリセルアレイに対して１０００回繰り返して行い、繰り返し動作特性を評価した。
このようにして得られた、実施例１の試料の繰り返し動作特性を、図４に示す。図４では、横軸を繰り返し回数として、書き込み動作後の抵抗値と、消去動作後の抵抗値とを、それぞれ示している。
【００８３】
図４より、書き込み動作後の抵抗値も、消去動作後の抵抗値も、いずれも繰り返し動作による変化が小さく、低抵抗状態と高抵抗状態を保っていることがわかる。また、抵抗値の差も充分に得られていることがわかる。
【００８４】
なお、書き込み動作時及び消去動作時のパルス幅を狭くすれば、高速動作特性を評価することができる。
【００８５】
（情報保持特性）
実施例１の試料のメモリセルアレイに対して、メモリセルアレイ中１列１０個×２列の合計２０個の記憶素子１０のうち、１列分は書き込み動作で停止し、残りの１列分は消去動作で停止するようにして、上述した繰り返し動作特性の測定と同様の条件（電圧・パルス幅）で、書き込み動作及び消去動作を１０００回繰り返した。そして、それぞれの記憶素子１０の停止した状態における抵抗値を測定した。
続いて、試料を１２０℃のオーブン中に１時間保持して、高温加速保持試験を行った。
その後、同一の各記憶素子１０について、その抵抗値を測定した。
同様の測定を、消去電圧を、−０．７Ｖ〜−２．５Ｖの範囲で０．２Ｖ刻みで変えて、そして、高温加速保持試験の前後で抵抗値を比較することにより、情報保持特性を評価した。
【００８６】
測定結果として、消去電圧Ｖｅと高温加速保持試験前後の抵抗値との関係を、図５に示す。実線は高温加速保持試験前の抵抗値であり、点線は高温加速保持試験後の抵抗値である。
【００８７】
図５より、消去電圧Ｖｅが小さいときに、高温加速によって、やや高抵抗状態の抵抗値が低くなっているものの、低抵抗状態の抵抗値よりは充分に高くなっており、問題なく情報を保持できていることがわかる。
【００８８】
実施例２〜実施例５及び比較例１〜比較例４の各試料についても、実施例１の試料と同様に、繰り返し動作及び高温加速保持試験を行って、情報保持特性を調べた。
以下、得られた各試料の測定結果から抽出して、考察する。
【００８９】
まず、イオン化層３のＣｕＴｅＳｉのＣｕ／Ｔｅ比の範囲について述べる。
Ｃｕ／Ｔｅ比の下限について述べる。
実施例５及び比較例１の各試料の高温加速保持特性を調べた測定結果として、消去電圧Ｖｅと高温加速試験前後の抵抗値との関係を、それぞれ図６と図７に示す。図６は、実施例５の試料の測定結果を示し、図７は比較例１の試料の測定結果を示す。
【００９０】
図６に示すように、Ｃｕ／Ｔｅ比が１．１であり、本発明の範囲内である実施例５では、書き込み動作後と消去動作後とで明確な抵抗値の差が見られ、また、高温加速後の抵抗値の変化が小さい。
一方、図７に示すように、Ｃｕ／Ｔｅ比が０．７である比較例１では、書き込み動作後と消去動作後とで明確な抵抗値の差が見られず、書き込み動作後の抵抗値が低くなっていない。即ち、書き込み動作が正しく行われていない。
また、後に示すように、Ｃｕ／Ｔｅ比が実施例５の１．１よりも大きい場合には、書き込み動作及び消去動作が正しく行われる。
従って、比較例１のＣｕ／Ｔｅ比が０．７の場合のように、Ｃｕ／Ｔｅ比が１を下回ると、書き込み動作及び消去動作を正しく行うことができない。
【００９１】
次に、Ｃｕ／Ｔｅ比の上限について述べる。
実施例１、実施例２、並びに比較例４の各試料について、メモリセルアレイの作製後の膜剥がれの有無について調べた。調べた結果を、表２に示す。
【００９２】
【表２】
2008205023.tif 000004
【００９３】
表２より、実施例１及び実施例２では膜剥がれが生じていないが、比較例４では膜剥がれが生じている。
【００９４】
次に、実施例２と比較例４の各試料の高温加速保持特性を調べた測定結果として、消去電圧Ｖｅと高温加速試験前後の抵抗値との関係を、それぞれ図８と図９に示す。図８は、実施例２の試料の測定結果を示し、図９は比較例４の試料の測定結果を示す。
【００９５】
図８に示すように、Ｃｕ／Ｔｅ比が２．９であり、本発明の範囲内である実施例２では、書き込み動作後と消去動作後とで明確な抵抗値の差が見られ、また、高温加速後の抵抗値の変化が小さい。
一方、図９に示すように、Ｃｕ／Ｔｅ比が４．２である比較例４では、膜剥がれを生じているために、書き込み動作も消去動作も行うことが不可能であった。
このように、Ｃｕ／Ｔｅ比が２．９である実施例２では、書き込み動作・消去動作及び情報保持が可能であるが、Ｃｕ／Ｔｅ比が４．２である比較例４では、膜剥がれによって、動作が不可能となる。
従って、おそらくは、Ｃｕ／Ｔｅ比が３を超えると、このように膜剥がれによって、著しくメモリ動作特性が劣化すると考えられる。
【００９６】
この膜剥がれの原因は必ずしも明らかでないが、Ｃｕ−Ｔｅの２元系合金を考えた場合に、Ｃｕ量が６７％を超える組成ではＣｕ相とＣｕ２Ｔｅ相が平衡状態として存在し、各々は液相でも混ざり合わずに相分離する。そのため、おそらくは、Ｃｕが過剰に存在することで、イオン化層中でも非晶質構造が安定でなく、相分離を生じるため、膜剥がれが生じる、と考えられる。
Ｃｕ／Ｔｅ比が３よりも小さい、実施例１及び実施例２については、図５及び図８に示したように、良好なメモリ動作及び情報保持特性を示している。
【００９７】
従って、以上の結果より、Ｃｕ／Ｔｅ比は、１以上でかつ３以下であることが望ましい。
【００９８】
次に、イオン化層３のＣｕＴｅＳｉのＳｉ組成の範囲について述べる。
まずは、Ｓｉ量の下限について本発明の実施例である実施例４と比較例３の評価結果を比較しながら述べる。
実施例４と比較例３の各試料の高温加速保持特性を調べた測定結果として、消去電圧Ｖｅと高温加速試験前後の抵抗値との関係を、それぞれ図１０と図１１に示す。図１０は、実施例４の試料の測定結果を示し、図１１は比較例３の試料の測定結果を示す。
【００９９】
比較例３については、膜剥がれを生じているために、書き込み動作及び消去動作を行うことが不可能であった。
【０１００】
図１０に示すように、本発明の範囲内である実施例４では、この測定条件で、消去電圧Ｖｅが１．９Ｖあたりから、書き込み動作後の抵抗値と、消去動作後の抵抗値の差が少なくなり始める。
一方、図１１に示すように、比較例３では、消去電圧Ｖｅが１．３Ｖ以上では、消去動作後の抵抗値が減少して、書き込み動作後と消去動作後とで抵抗値の判別がつかなくなる。
【０１０１】
さらに、比較例３の試料における、繰り返し特性の一例を、図１２に示す。
図１２に示すように、繰り返しの途中までは、書き込み動作後／消去動作後のそれぞれの抵抗値に充分な差が認められるものの、繰り返し回数が１００回を超えるあたりから、消去動作後の抵抗値が急激に減少している。この抵抗値の急激な減少は、Ｓｉ量が１０％を下回る場合に多く発生する。一方、本発明の実施例４のように、Ｓｉ量が１０％を越えて１４％含まれている場合には、この抵抗値の減少が、大きく緩和される。
この急激な抵抗値の減少の原因は必ずしも明らかでないが、Ｓｉ量が少なすぎると、Ｃｕイオンが非常に動きやすく、イオン移動度が過剰に大きくなる。そのため、下部電極側に過剰な還元された金属状態のＣｕが析出する、或いは、下部電極上の酸化膜が絶縁破壊されて、通常の消去動作では、これを再びイオン化層中に引き戻すことができなくなると考えられる。
従って、Ｓｉ量は、少なくとも１０％以上であることが望ましい。
【０１０２】
次に、イオン化層３のＣｕＴｅＳｉのＳｉ量の上限について、実施例２と比較例２の結果を比較しながら述べる。
実施例２と比較例２の各試料の高温加速保持特性を調べた測定結果として、消去電圧Ｖｅと高温加速試験前後の抵抗値との関係を、それぞれ図１３と図１４に示す。図１３は、実施例２の試料の測定結果を示し、図１４は比較例２の試料の測定結果を示す。
【０１０３】
図１３に示すように、本発明の範囲内である実施例２では、Ｓｉ量が４５％と比較的Ｓｉが多く含まれているために、消去動作後の高い抵抗値が実施例１等と比較して高温加速保持試験により若干低下し始めている。ただし、この実施例２では、条件を適切に設定すれば良好なメモリ特性が得られる可能性がある。
しかし、図１４に示すように、比較例２では、Ｓｉ量が５３％とさらに多くのＳｉを含んでいるために、消去動作後の高い抵抗値の保持性能が、実施例２よりもさらに低下している。
必ずしも原因は明らかでないが、このようにイオン化層３のＣｕＴｅＳｉ中に過剰にＳｉを含む場合には、高い抵抗値の保持性能が劣化する。
従って、ＣｕＴｅＳｉイオン化層に含まれるＳｉ量が多すぎると、望ましい情報保持性能が得られないので、Ｓｉ量は４５％以下であることが望ましい。
【０１０４】
以上から、ＣｕＴｅＳｉを用いたイオン化層中のＳｉ量は１０％以上であって、かつ４５％以下であることが望ましい。
【０１０５】
このような、本発明の良好なメモリ動作特性及び情報保持特性を示す、好適なＣｕ−Ｔｅ−Ｓｉの組成範囲を、図１５に示す３元マップ中に表現すると、図中斜線を付した部分となる。
【０１０６】
前述した実施の形態等に示したような、本発明の記憶素子を用いて、記憶素子を多数、例えば列状やマトリクス状に配列することにより、記憶装置（メモリ装置）を構成することができる。
このとき、各記憶素子に、必要に応じて、素子の選択用のＭＯＳトランジスタ、或いはダイオードを接続してメモリセルを構成する。
さらに、配線を介して、センスアンプ、アドレスレコーダー、記録・消去・読み出し回路等に接続する。
【０１０７】
本発明の記憶素子は、各種のメモリ装置に適用することができる。例えば、一度だけ書き込みが可能な、いわゆるＰＲＯＭ（プログラマブルＲＯＭ）、電気的に消去が可能なＥＥＰＲＯＭ（Electrically Erasable ＲＯＭ）、或いは、高速に記録・消去・再生が可能な、いわゆるＲＡＭ(ランダム・アクセス・メモリ)等、いずれのメモリ形態でも適用することが可能である。
【０１０８】
本発明は、上述の実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲でその他様々な構成が取り得る。
【図面の簡単な説明】
【０１０９】
【図１】本発明の記憶素子の一実施の形態の概略構成図（断面図）である。
【図２】図１の記憶素子を用いたメモリセルアレイの概略構成図（断面図）である。
【図３】図１の記憶素子を用いたメモリセルアレイの概略構成図（平面図）である。
【図４】実施例１の試料の繰り返し動作特性を示す図である。
【図５】実施例１の試料の消去電圧と高温加速保持試験前後の抵抗値との関係を示す図である。
【図６】実施例５の試料の消去電圧と高温加速保持試験前後の抵抗値との関係を示す図である。
【図７】比較例１の試料の消去電圧と高温加速保持試験前後の抵抗値との関係を示す図である。
【図８】実施例２の試料の消去電圧と高温加速保持試験前後の抵抗値との関係を示す図である。
【図９】比較例４の試料の消去電圧と高温加速保持試験前後の抵抗値との関係を示す図である。
【図１０】実施例４の試料の消去電圧と高温加速保持試験前後の抵抗値との関係を示す図である。
【図１１】比較例３の試料の消去電圧と高温加速保持試験前後の抵抗値との関係を示す図である。
【図１２】比較例３の試料の繰り返し動作特性を示す図である。
【図１３】実施例２の試料の消去電圧Ｖｅと高温加速保持試験前後の抵抗値との関係を示す図である。
【図１４】比較例２の試料の消去電圧Ｖｅと高温加速保持試験前後の抵抗値との関係を示す図である。
【図１５】好適なＣｕ−Ｔｅ−Ｓｉの組成範囲を表現した３元マップである。
【符号の説明】
【０１１０】
１  下部電極、２  高抵抗層、３  イオン化層、４  上部電極、５  記憶層、１０  記憶素子、Ｔｒ  ＭＯＳトランジスタ、ＢＬ  ビット線、ＷＬ  ワード線、ＰＬ  プレート電極
【図１】
2008205023.tif 000005
【図２】
2008205023.tif 000006
【図３】
2008205023.tif 000007
【図４】
2008205023.tif 000008
【図５】
2008205023.tif 000009
【図６】
2008205023.tif 000010
【図７】
2008205023.tif 000011
【図８】
2008205023.tif 000012
【図９】
2008205023.tif 000013
【図１０】
2008205023.tif 000014
【図１１】
2008205023.tif 000015
【図１２】
2008205023.tif 000016
【図１３】
2008205023.tif 000017
【図１４】
2008205023.tif 000018
【図１５】
2008205023.tif 000019