(57)【要約】【課題】ＳＯＩ層に形成される半導体素子に悪影響が無く、ＳＯＩウェハの利点が阻害されずに、製造プロセスに起因する重金属等の汚染を十分に低減した、高い信頼性を有する半導体装置およびその製造方法を提供する。【解決手段】埋め込み酸化膜２を有するＳＯＩ基板１０の第１導電型ＳＯＩ層３に、第２導電型ウェル７Ｎ１が形成され、第２導電型ウェル７Ｎ１の形成された領域ＷＮ１が、埋め込み酸化膜２に達する絶縁分離トレンチＺにより、周囲から絶縁分離されてなり、ゲッタリング領域Ｇが、第２導電型ウェル７Ｎ１の形成された領域ＷＮ１における第１導電型ＳＯＩ層３中に、埋め込み酸化膜２に当接するようにして、第２導電型ウェル７Ｎ１の先端深さより深い位置に埋め込み形成されてなる半導体装置１００とする。【選択図】図１
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【特許請求の範囲】
【請求項１】
埋め込み酸化膜を有するＳＯＩ基板の第１導電型ＳＯＩ層に、第２導電型ウェルが形成され、
前記第２導電型ウェルの形成された領域が、前記埋め込み酸化膜に達する絶縁分離トレンチにより、周囲から絶縁分離されてなり、
ゲッタリング領域が、前記第２導電型ウェルの形成された領域における前記第１導電型ＳＯＩ層中に、前記埋め込み酸化膜に当接するようにして、前記第２導電型ウェルの先端深さより深い位置に埋め込み形成されてなることを特徴とする半導体装置。
【請求項２】
前記第１導電型ＳＯＩ層に、先端深さの異なる浅い前記第２導電型ウェルと深い前記第２導電型ウェルが形成され、
浅い前記第２導電型ウェルと深い前記第２導電型ウェルの形成された領域が、それぞれ、前記埋め込み酸化膜に達する絶縁分離トレンチにより、周囲から絶縁分離されてなり、
前記ゲッタリング領域が、浅い前記第２導電型ウェルが形成された領域に配置されてなることを特徴とする請求項１に記載の半導体装置。
【請求項３】
埋め込み酸化膜を有するＳＯＩ基板の第１導電型ＳＯＩ層に、第２導電型ウェルが形成され、
前記第２導電型ウェルの形成された領域が、前記埋め込み酸化膜に達する絶縁分離トレンチにより、周囲から絶縁分離されてなり、
ゲッタリング領域が、前記第２導電型ウェルの形成された領域における前記第１導電型ＳＯＩ層中に、前記埋め込み酸化膜に当接するようにして、前記第２導電型ウェルの先端深さより深い位置に埋め込み形成されてなる半導体装置の製造方法であって、
前記ゲッタリング領域を、前記埋め込み酸化膜に当接して前記第１導電型ＳＯＩ層中に形成するゲッタリング領域形成工程と、
前記ゲッタリング領域形成工程後において、前記第２導電型ウェルを形成する第２導電型ウェル形成工程と、
前記第２導電型ウェル形成工程後において、半導体素子を、前記第１導電型ＳＯＩ層および前記第２導電型ウェルの少なくとも一方に形成する半導体素子形成工程と、
前記半導体素子形成工程後において、前記埋め込み酸化膜に達する絶縁分離トレンチを形成する絶縁分離トレンチ形成工程とを有してなることを特徴とする半導体装置の製造方法。
【請求項４】
前記ＳＯＩ基板が、基板貼り合わせによるＳＯＩ基板であり、
前記ゲッタリング領域形成工程において、前記ゲッタリング領域を、前記第１導電型ＳＯＩ層となる基板貼り合わせ前の一方の基板に形成し、
当該ゲッタリング領域を形成した一方の基板ともう一方の基板を貼り合わせて、前記ＳＯＩ基板とすることを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記埋め込み酸化膜となる酸化膜を、貼り合わせ前の前記もう一方の基板の表面に形成することを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記埋め込み酸化膜となる酸化膜を、貼り合わせ前の前記ゲッタリング領域を形成した一方の基板の表面に形成することを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項７】
前記ゲッタリング領域を、リン（Ｐ），ホウ素（Ｂ），砒素（Ａｓ），アンチモン（Ｓｂ），酸素（Ｏ），窒素（Ｎ），炭素（Ｃ），シリコン（Ｓｉ），ネオン（Ｎｅ），アルゴン（Ａｒ），クリプトン（Ｋｒ），キセノン（Ｘｅ）のうちの少なくとも一つの元素を前記一方の基板にイオン注入して形成することを特徴とする請求項４乃至６のいずれか一項に記載の半導体装置の製造方法。
【請求項８】
前記ゲッタリング領域形成工程において、
前記ゲッタリング領域を、リン（Ｐ），ホウ素（Ｂ），酸素（Ｏ），窒素（Ｎ），炭素（Ｃ），シリコン（Ｓｉ）のうちの少なくとも一つの元素を前記第１導電型ＳＯＩ層中に高加速イオン注入して形成することを特徴とする請求項３に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、埋め込み酸化膜を有するＳＯＩ（Silicon On Insulator）基板（ウェハ）のＳＯＩ層に半導体素子が形成されてなる半導体装置およびその製造方法であって、製造プロセスに起因する重金属等の汚染を低減することのできる半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
半導体素子の高速化や高集積化のために、埋め込み酸化膜を有するＳＯＩ構造の半導体基板（ＳＯＩウェハ）が用いられている。このＳＯＩ構造の半導体基板において、製造プロセスに起因する重金属等の汚染を低減する方法が、例えば、特開平４−１１６８１６号公報（特許文献１）、特開平５−５５２３０号公報（特許文献２）および特開平５−８２５２５号公報（特許文献３）に開示されている。
【０００３】
特許文献１に開示された方法では、２枚のウェハを貼り合せて製造するＳＯＩウェハにおいて、貼り合せ前に一方のウェハ表面に重金属のゲッタリング効果を有する積層欠陥を作り込んで、プロセスに起因する重金属等の汚染を低減する。しかしながら、数μｍ〜十数μｍ程度の薄いＳＯＩ層にゲッタリング効果を有する積層欠陥を作り込んだ場合、埋め込み酸化膜上に形成された積層欠陥が、ＳＯＩ層にある半導体素子に掛かってしまう危険がある。このように積層欠陥が半導体素子に掛かった場合には、リーク電流が増大し、当該半導体装置の製造歩留まりが低下する。
【０００４】
特許文献２に開示された方法では、埋め込み酸化膜と該酸化膜上のＳＯＩ層との界面に、炭素を核として酸素が析出するように構成し、これをゲッタリングサイトとしている。この点欠陥をゲッタリングサイトとする方法は、上記の薄いＳＯＩ層を持つＳＯＩウェハにも適用可能であるが、ゲッタリングサイトの量を多くすることが困難であり、ゲッタリング能力が低い。
【０００５】
特許文献３に開示された方法では、部分的に埋め込み酸化膜のない領域を形成し、支持基板もしくは裏面側にゲッタリング手段が付与された構造として、製造プロセスに起因する重金属等の汚染を低減する。しかしながら、この方法では十分なゲッタリング能力を確保できるものの、埋め込み酸化膜のない領域が存在するため、リーク電流や浮遊容量を低減できるＳＯＩウェハの利点が阻害されてしまう。
【特許文献１】特開平４−１１６８１６号公報
【特許文献２】特開平５−５５２３０号公報
【特許文献３】特開平５−８２５２５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上記のように、半導体素子の高速化や高集積化のために用いられるＳＯＩウェハについては、ＳＯＩ層に形成される半導体素子に悪影響があったり、ゲッタリング能力が不十分であったり、ＳＯＩウェハの利点が阻害されたりして、製造プロセスに起因する重金属等の汚染を低減する十分な方法が、まだ確立されていない。
【０００７】
そこで本発明は、埋め込み酸化膜を有するＳＯＩ基板（ウェハ）のＳＯＩ層に半導体素子が形成されてなる半導体装置およびその製造方法であって、ＳＯＩ層に形成される半導体素子に悪影響が無く、ＳＯＩウェハの利点が阻害されずに、製造プロセスに起因する重金属等の汚染を十分に低減した、高い信頼性を有する半導体装置およびその製造方法を提供することを目的としている。
【課題を解決するための手段】
【０００８】
請求項１に記載の半導体装置は、埋め込み酸化膜を有するＳＯＩ基板の第１導電型ＳＯＩ層に、第２導電型ウェルが形成され、前記第２導電型ウェルの形成された領域が、前記埋め込み酸化膜に達する絶縁分離トレンチにより、周囲から絶縁分離されてなり、ゲッタリング領域が、前記第２導電型ウェルの形成された領域における前記第１導電型ＳＯＩ層中に、前記埋め込み酸化膜に当接するようにして、前記第２導電型ウェルの先端深さより深い位置に埋め込み形成されてなることを特徴としている。
【０００９】
上記半導体装置においては、ゲッタリング領域が、周囲から絶縁分離された第２導電型ウェルが形成されている領域に形成されている。該ゲッタリング領域は、後述する当該半導体装置の製造工程において、製造プロセスに起因する重金属等の汚染を低減するために用いるものである。該ゲッタリング領域は、第１導電型ＳＯＩ層と異なる導電型の第２導電型ウェルに当接しないようにして、第２導電型ウェルの先端深さより深い位置に埋め込み形成されている。従って、当該半導体装置を使用するにあたって、第２導電型ウェル（および第２導電型ウェル内に形成される半導体素子）に電位を印加する際には、第１導電型ＳＯＩ層と第２導電型ウェルの境界面で、両者がＰＮ接合分離される。従って、当該半導体装置においては、ゲッタリング領域が残されていても、第２導電型ウェル内に形成される半導体素子の動作には影響がない。
【００１０】
以上のようにして、上記半導体装置は、埋め込み酸化膜を有するＳＯＩ基板（ウェハ）のＳＯＩ層に半導体素子が形成されてなる半導体装置であって、ＳＯＩ層に形成される半導体素子に悪影響が無く、ＳＯＩウェハの利点が阻害されずに、製造プロセスに起因する重金属等の汚染を十分に低減した、高い信頼性を有する半導体装置とすることができる。
【００１１】
上記半導体装置において、請求項２に記載のように、前記第１導電型ＳＯＩ層に、先端深さの異なる浅い前記第２導電型ウェルと深い前記第２導電型ウェルが形成され、浅い前記第２導電型ウェルと深い前記第２導電型ウェルの形成された領域が、それぞれ、前記埋め込み酸化膜に達する絶縁分離トレンチにより、周囲から絶縁分離されてなる場合には、前記ゲッタリング領域が、浅い前記第２導電型ウェルが形成された領域に配置されてなるように構成することが好ましい。
【００１２】
これによれば、ゲッタリング領域を深い前記第２導電型ウェルの形成された領域に配置する場合に較べて、ＰＮ接合分離される前記境界面と当該ゲッタリング領域の間隔が大きくなる。従って、当該ゲッタリング領域による第２導電型ウェル内に形成される半導体素子の動作への影響も、より確実に抑制することができる。
【００１３】
請求項３〜８に記載の発明は、上記半導体装置の製造方法に関する発明である。
【００１４】
請求項３に記載の発明は、埋め込み酸化膜を有するＳＯＩ基板の第１導電型ＳＯＩ層に、第２導電型ウェルが形成され、前記第２導電型ウェルの形成された領域が、前記埋め込み酸化膜に達する絶縁分離トレンチにより、周囲から絶縁分離されてなり、ゲッタリング領域が、前記第２導電型ウェルの形成された領域における前記第１導電型ＳＯＩ層中に、前記埋め込み酸化膜に当接するようにして、前記第２導電型ウェルの先端深さより深い位置に埋め込み形成されてなる半導体装置の製造方法であって、前記ゲッタリング領域を、前記埋め込み酸化膜に当接して前記第１導電型ＳＯＩ層中に形成するゲッタリング領域形成工程と、前記ゲッタリング領域形成工程後において、前記第２導電型ウェルを形成する第２導電型ウェル形成工程と、前記第２導電型ウェル形成工程後において、半導体素子を、前記第１導電型ＳＯＩ層および前記第２導電型ウェルの少なくとも一方に形成する半導体素子形成工程と、前記半導体素子形成工程後において、前記埋め込み酸化膜に達する絶縁分離トレンチを形成する絶縁分離トレンチ形成工程とを有してなることを特徴としている。
【００１５】
上記半導体装置の製造方法においては、最初にゲッタリング領域を形成しておき、その後、第２導電型ウェル形成工程と半導体素子形成工程を実施するようにしている。また、該ゲッタリング領域により、半導体素子形成工程において製造プロセスに起因する重金属等の汚染を第１導電型ＳＯＩ層の全体で十分に低減した後で、該ゲッタリング領域の配置された第２導電型ウェルの形成されている領域を、埋め込み酸化膜に達する絶縁分離トレンチで絶縁分離する。
【００１６】
上記ゲッタリング領域は、後述するように、基板全面ではなく第２導電型ウェルが形成される領域に部分的に配置し、埋め込み酸化膜に当接するようにして第１導電型ＳＯＩ層中に形成することができる。また、上記ゲッタリング領域の厚さを適宜設定することで、上記ゲッタリング領域が上方に形成される第２導電型ウェルの先端に達しないようにすることができる。これによって、前述したように、製造された当該半導体装置に上記ゲッタリング領域が残されていても、第２導電型ウェルに形成される半導体素子の動作に影響がないようにすることができる。
【００１７】
従って、上記半導体装置の製造方法によれば、埋め込み酸化膜を有するＳＯＩ基板を用いた半導体装置であっても、先に形成した該ゲッタリング領域によって、後に実施する半導体素子形成工程での製造プロセスに起因する重金属等の汚染を低減することができ、ＳＯＩ層の汚染低減とそこに形成される各半導体素子の特性向上を両立させることができる。
【００１８】
以上のようにして、上記半導体装置の製造方法は、埋め込み酸化膜を有するＳＯＩ基板（ウェハ）のＳＯＩ層に半導体素子が形成されてなる半導体装置の製造方法であって、ＳＯＩ層に形成される半導体素子に悪影響が無く、ＳＯＩウェハの利点が阻害されずに、製造プロセスに起因する重金属等の汚染を十分に低減した、高い信頼性を有する半導体装置の製造方法とすることができる。
【００１９】
上記半導体装置の製造方法は、例えば請求項４に記載のように、前記ＳＯＩ基板が、基板貼り合わせによるＳＯＩ基板であり、前記ゲッタリング領域形成工程において、前記ゲッタリング領域を、前記第１導電型ＳＯＩ層となる基板貼り合わせ前の一方の基板に形成し、当該ゲッタリング領域を形成した一方の基板ともう一方の基板を貼り合わせて、前記ＳＯＩ基板とするように構成することができる。
【００２０】
この場合、請求項５に記載のように、前記埋め込み酸化膜となる酸化膜を、貼り合わせ前の前記もう一方の基板の表面に形成してもよいし、請求項６に記載のように、前記埋め込み酸化膜となる酸化膜を、貼り合わせ前の前記ゲッタリング領域を形成した一方の基板の表面に形成してもよい。
【００２１】
また、前記ゲッタリング領域を貼り合わせ前の一方の基板に選択的に形成する場合、請求項７に記載のように、前記ゲッタリング領域を、リン（Ｐ），ホウ素（Ｂ），砒素（Ａｓ），アンチモン（Ｓｂ），酸素（Ｏ），窒素（Ｎ），炭素（Ｃ），シリコン（Ｓｉ），ネオン（Ｎｅ），アルゴン（Ａｒ），クリプトン（Ｋｒ），キセノン（Ｘｅ）のうちの少なくとも一つの元素を前記一方の基板にイオン注入して形成することが好ましい。
【００２２】
より詳細に説明すると、上記イオン注入される元素の中で、Ｐ，Ｂ，ＡｓおよびＳｂは、特定領域の導電性を制御するために半導体基板に導入される一般的な不純物元素であり、当該元素自体がゲッタリング機能を有している。また、上記イオン注入される元素の中で、Ｏ，Ｎ，Ｃ，Ｓｉ，Ｎｅ，Ａｒ，Ｋｒ，Ｘｅは、導電性を持たない、あるいは半導体基板の導電性に影響を与えない元素である。これら元素自体はゲッタリング機能を有していないが、これら元素のイオン注入領域では結晶欠陥が発生し、この結晶欠陥がゲッタリング機能を発揮する。上記いずれの場合であっても、これら元素のイオン注入により形成されるゲッタリング領域は、後に隣接して形成される半導体素子に悪影響を及ぼさない。また、イオン注入によるゲッタリング領域は、任意の位置に任意の厚さで形成することができるため、これによって、製造プロセスに起因する重金属等の汚染を十分に低減することができる。
【００２３】
また、上記請求項３に記載の半導体装置の製造方法は、請求項８に記載のように、前記ゲッタリング領域形成工程において、前記ゲッタリング領域を、リン（Ｐ），ホウ素（Ｂ），酸素（Ｏ），窒素（Ｎ），炭素（Ｃ），シリコン（Ｓｉ）のうちの少なくとも一つの元素を前記第１導電型ＳＯＩ層中に高加速イオン注入して形成する構成であってもよい。
【００２４】
上記高加速イオン注入によるゲッタリング領域の形成は、ＳＯＩ構造とした後での形成が可能であり、上記Ｐ，Ｂ，Ｏ，Ｎ，Ｃ，Ｓｉの各元素は比較的軽量の元素であるため、他の元素を選択する場合に較べて、高加速イオン注入時の第１導電型ＳＯＩ層へのダメージを抑制することができる。
【発明を実施するための最良の形態】
【００２５】
以下、本発明を実施するための最良の形態を、図に基づいて説明する。
【００２６】
図１（ａ），（ｂ）は、本発明の半導体装置を説明するための図で、それぞれ、半導体装置１００，１０１の模式的な断面図である。
【００２７】
図１（ａ），（ｂ）に示す半導体装置１００，１０１では、どちらも、基板貼り合わせによって製造された、支持基板１、埋め込み酸化膜２およびＳＯＩ（Silicon On Insulator）層３からなるＳＯＩ基板１０が用いられている。尚、図１（ａ），（ｂ）における符号４の部分はＬＯＣＯＳ（Local Oxidation of Silicon）であり、符号５の部分は層間絶縁膜である。符号６ａ，６ｂの部分は、それぞれ、絶縁分離トレンチＺの構成要素である側壁酸化膜と埋め込み多結晶シリコンである。
【００２８】
図１（ａ）に示す半導体装置１００では、埋め込み酸化膜２に達する絶縁分離トレンチＺにより、Ｐ型（ｐ−）ＳＯＩ層３が分割され、５つの領域ＷＮ１，ＷＮ２，Ｗ１，ＷＰ１，ＷＰ２が基板面内において周囲から絶縁分離されるように形成されている。図の左側にある２つのＮ型ウェル領域ＷＮ１，ＷＮ２は、それぞれ、Ｐ型ＳＯＩ層３に、該ＳＯＩ層３とは逆の導電型のＮ型（ｎ）ウェル７Ｎ１，７Ｎ２が形成された領域である。Ｎ型ウェル７Ｎ１，７Ｎ２内には、それぞれ、半導体素子Ｅ１，Ｅ２が形成されている。図の真中にある基板領域Ｗ１は、ウェルが形成されていない領域で、Ｐ型ＳＯＩ層３に、半導体素子Ｅ３が直接形成されている。図の右側にある２つのＰ型ウェル領域ＷＰ１，ＷＰ２は、それぞれ、Ｐ型ＳＯＩ層３に、該ＳＯＩ層３と同じ導電型のＰ型（ｐ）ウェル７Ｐ１，７Ｐ２が形成された領域である。Ｐ型ウェル７Ｐ１，７Ｐ２内には、それぞれ、半導体素子Ｅ４，Ｅ５が形成されている。また、半導体装置１００では、ゲッタリング領域Ｇが、図の左端にあるＮ型ウェル領域ＷＮ１において、Ｐ型ＳＯＩ層３中に、埋め込み酸化膜２に当接するようにして、Ｎ型ウェル７Ｎ１の先端深さより深い位置に埋め込み形成されている。
【００２９】
該ゲッタリング領域Ｇは、後述するように、当該半導体装置１００の製造工程において、製造プロセスに起因する重金属等の汚染を低減するために用いたものである。該ゲッタリング領域Ｇは、Ｐ型ＳＯＩ層３と異なる導電型のＮ型ウェル７Ｎ１に当接しないようにして、Ｎ型ウェル７Ｎ１の先端深さより深い位置に埋め込み形成されている。従って、当該半導体装置１００を使用するにあたって、Ｎ型ウェル７Ｎ１（およびＮ型ウェル７Ｎ１内に形成された半導体素子Ｅ１）に電位を印加する際には、Ｐ型ＳＯＩ層３とＮ型ウェル７Ｎ１の境界面で、両者がＰＮ接合分離される。すなわち、半導体素子Ｅ１の動作時にＰ型ＳＯＩ層３とＮ型ウェル７Ｎ１を同電位とすることで、Ｎ型ウェル領域ＷＮ１内に配置される半導体素子Ｅ１の動作電圧によるＮ型ウェル７Ｎ１の先端からの空乏層の広がりを、ゲッタリング領域Ｇまで到達しないようにすることができる。従って、当該半導体装置１００においては、ゲッタリング領域Ｇが残されていても、Ｎ型ウェル７Ｎ１内に形成された半導体素子Ｅ１の動作には影響がない。
【００３０】
以上のようにして、図１（ａ）に示す半導体装置１００は、埋め込み酸化膜２を有するＳＯＩ基板（ウェハ）１０のＳＯＩ層３に半導体素子Ｅ１〜Ｅ５が形成されてなる半導体装置であって、ＳＯＩ層３に形成される半導体素子Ｅ１〜Ｅ５に悪影響が無く、ＳＯＩウェハの利点が阻害されずに、製造プロセスに起因する重金属等の汚染を十分に低減した、高い信頼性を有する半導体装置とすることができる。
【００３１】
図１（ｂ）に示す半導体装置１０１では、埋め込み酸化膜２に達する絶縁分離トレンチＺにより、Ｐ型（ｐ−）ＳＯＩ層３が分割され、２つの領域ＷＮ３，ＷＮ４が基板面内において周囲から絶縁分離されるように形成されている。Ｎ型ウェル領域ＷＮ３，ＷＮ４は、Ｐ型ＳＯＩ層３に、互いに異なる深さで該ＳＯＩ層３とは逆の導電型のＮ型（ｎ）ウェル７Ｎ３，７Ｎ４がそれぞれ形成された領域である。図の左側の浅いＮ型ウェル７Ｎ３内には、半導体素子Ｅ６が形成されている。図の右側の深いＮ型ウェル７Ｎ４内には、半導体素子Ｅ７が形成されている。また、半導体装置１０１においては、ゲッタリング領域Ｇが、図の左側の浅いＮ型ウェル７Ｎ３が形成されたＮ型ウェル領域ＷＮ３に配置されている。
【００３２】
ゲッタリング領域Ｇを深いＮ型ウェル７Ｎ４の形成されたＮ型ウェル領域ＷＮ４に配置する場合に較べて、図１（ｂ）の半導体装置１０１では、ＰＮ接合分離されるＰ型ＳＯＩ層３とＮ型ウェル７Ｎ３の境界面と該ゲッタリング領域Ｇの間隔が大きくなる。従って、前者の場合に較べて、ゲッタリング領域ＧによるＮ型ウェル７Ｎ３内に形成された半導体素子Ｅ６の動作への影響も、より確実に抑制することができる。
【００３３】
尚、図１に示す半導体装置１００，１０１では、ゲッタリング領域ＧがＰ型（ｐ−）ＳＯＩ層３と逆の導電型のＮ型ウェル７Ｎ１，７Ｎ３が形成されたＮ型ウェル領域ＷＮ１，ＷＮ３に配置されているが、Ｎ型ＳＯＩ層を用いる場合には、Ｎ型ＳＯＩ層と逆の導電型のＰ型ウェルが形成された領域にゲッタリング領域を配置する。
【００３４】
次に、図１（ａ），（ｂ）に示す半導体装置１００，１０１の製造方法について説明する。尚、半導体装置１００，１０１は、同様の方法により製造することができ、以下では図１（ｂ）に示す半導体装置１０１を例にとって説明する。
【００３５】
図２〜図４は、図１（ｂ）に示す半導体装置１０１の製造方法の一例で、半導体装置１０１の製造工程別断面図である。
【００３６】
図２（ａ）〜（ｄ）は、ゲッタリング領域形成工程を示す図である。
【００３７】
最初に、図２（ａ）に示すように、半導体装置１０１のＰ型（ｐ−）ＳＯＩ層３となる基板貼り合わせ前の一方のＰ型（ｐ−）シリコン基板３ａを準備する。次に、基板３ａの表面に保護のための酸化膜９ａを形成した後、レジストマスクＭ１を介してイオン注入し、図１（ｂ）に示すＮ型ウェル領域ＷＮ３となる基板３ａ面内の領域において、ゲッタリング領域Ｇを選択的に形成する。
【００３８】
図２（ａ）に示すように、ゲッタリング領域Ｇを貼り合わせ前の一方の基板３ａに選択的に形成する場合、イオン注入する元素は、リン（Ｐ），ホウ素（Ｂ），砒素（Ａｓ），アンチモン（Ｓｂ），酸素（Ｏ），窒素（Ｎ），炭素（Ｃ），シリコン（Ｓｉ），ネオン（Ｎｅ），アルゴン（Ａｒ），クリプトン（Ｋｒ），キセノン（Ｘｅ）のうちの少なくとも一つの元素であることが好ましい。
【００３９】
より詳細に説明すると、上記イオン注入される元素の中で、Ｐ，Ｂ，ＡｓおよびＳｂは、特定領域の導電性を制御するために半導体基板に導入される一般的な不純物元素であり、当該元素自体がゲッタリング機能を有している。また、上記イオン注入される元素の中で、Ｏ，Ｎ，Ｃ，Ｓｉ，Ｎｅ，Ａｒ，Ｋｒ，Ｘｅは、導電性を持たない、あるいは半導体基板の導電性に影響を与えない元素である。これら元素自体はゲッタリング機能を有していないが、これら元素のイオン注入領域では結晶欠陥が発生し、この結晶欠陥がゲッタリング機能を発揮する。上記いずれの場合であっても、これら元素のイオン注入により形成されるゲッタリング領域Ｇは、後述する半導体素子形成工程において、当該ゲッタリング領域Ｇに隣接して形成される半導体素子に悪影響を及ぼさない。また、当該イオン注入によるゲッタリング領域Ｇは、任意の位置に任意の厚さで形成することができるため、これによって、後述する半導体素子の製造プロセスに起因する重金属等の汚染を十分に低減することができる。
【００４０】
尚、イオン注入する上記元素のドーズ量は、後に形成するウェルのドーズ量と同等以上に設定する。
【００４１】
次に、図２（ｂ）に示すように、レジストマスクＭ１と酸化膜９ａを除去した後、基板３ａを反転して、図１（ｂ）の埋め込み酸化膜２となる酸化膜２が形成された支持基板１となるもう一方のシリコン基板１に、ゲッタリング領域Ｇが酸化膜２に対向するようにして積層する。
【００４２】
次に、図２（ｃ）に示すように、基板３ａと酸化膜２が形成された基板１を、基板貼り合わせ技術によって貼り合わせる。
【００４３】
尚、図３に示すように、図２（ｂ）の工程において基板３ａからレジストマスクＭ１と酸化膜９ａを除去した後、ゲッタリング領域Ｇが形成された基板３ａの表面に埋め込み酸化膜２となる酸化膜２を形成し、支持基板１となるもう一方のシリコン基板１に積層して、これらを貼り合わせるようにしてもよい。
【００４４】
次に、図２（ｄ）に示すように、基板３ａを所定の厚さに研磨してＰ型ＳＯＩ層３とする。尚、図２（ｃ）または図２（ｄ）の工程後において、基板を窒素雰囲気で熱処理することで、イオン注入時や研磨時にＰ型ＳＯＩ層３中に導入されるダメージを回復することができる。
【００４５】
以上で、Ｎ型ウェル７Ｎ３，７Ｎ４および第３半導体素子Ｅ６，Ｅ７形成前のＳＯＩ基板１０が準備できる。
【００４６】
次に、図４（ａ）に示すウェル形成工程において、浅いＮ型ウェル７Ｎ３と深いＮ型ウェル７Ｎ４を形成する。尚、当該Ｎ型ウェル形成工程では、ゲッタリング領域Ｇの上方には浅いＮ型ウェル７Ｎ３のみが配置され、深いＮ型ウェル７Ｎ４はゲッタリング領域Ｇの上方に配置されないようにイオン注入のレジストマスクを設定して、浅いＮ型ウェル７Ｎ３と深いＮ型ウェル７Ｎ４を形成する。
【００４７】
次に、図４（ｂ）に示す半導体素子形成工程において、浅いＮ型ウェル７Ｎ３内に半導体素子Ｅ６を形成し、深いＮ型ウェル７Ｎ４内に半導体素子Ｅ７を形成する。
【００４８】
最後に、図４（ｃ）に示すように、層間絶縁膜５を形成し、埋め込み酸化膜２に達する絶縁分離トレンチＺを形成して、浅いＮ型ウェル７Ｎ３内に形成された半導体素子Ｅ６と深いＮ型ウェル７Ｎ４内に形成された半導体素子Ｅ７を絶縁分離する。これによって、半導体素子Ｅ６が内部に形成された浅いＮ型ウェル７Ｎ３が占める領域が、Ｎ型ウェル領域ＷＮ３となり、半導体素子Ｅ７が内部に形成された深いＮ型ウェル７Ｎ４が占める領域が、Ｎ型ウェル領域ＷＮ４となる。
【００４９】
このように、半導体素子Ｅ６と半導体素子Ｅ７を絶縁分離するための図４（ｃ）に示す絶縁分離トレンチＺの形成工程は、図４（ｂ）の半導体素子形成工程後において実施する。これによれば、図４（ｂ）の半導体素子形成工程において製造プロセスに起因する重金属等の汚染をＰ型ＳＯＩ層３の全体で十分に低減した後で、ＳＯＩ層３に形成された各半導体素子Ｅ６，Ｅ７が絶縁分離され、ＳＯＩ層３の汚染低減と絶縁分離による各半導体素子Ｅ６，Ｅ７の特性向上を両立させることができる。
【００５０】
尚、図４（ｃ）では、半導体素子Ｅ６と半導体素子Ｅ７を絶縁分離するための絶縁分離トレンチＺを、側壁酸化膜６ａと埋め込み多結晶シリコン６ｂで形成している。しかしながら、図４（ｃ）の工程で形成する絶縁分離トレンチはこれに限らず、埋め込み酸化膜２に達するトレンチを形成した後、酸化物等の絶縁材料をトレンチ内に直接埋め込むようにしてもよい。
【００５１】
以上で、図１（ｂ）に示す半導体装置１０１が完成する。
【００５２】
上記図２〜図４に示した半導体装置１０１の製造方法では、最初に図２（ａ）〜（ｄ）に示したゲッタリング領域形成工程でゲッタリング領域Ｇを形成しておき、その後、図４（ａ）に示したウェル形成工程と図４（ｂ）に示した半導体素子形成工程を実施するようにしている。従って、図１（ｂ）に示すように、埋め込み酸化膜２を有するＳＯＩ基板１０を用いた半導体装置１０１であっても、先に形成したゲッタリング領域Ｇによって、後に実施する図４（ｂ）に示した半導体素子形成工程での製造プロセスに起因する重金属等の汚染を低減することができる。また、ゲッタリング領域Ｇは、図１（ｂ）に示すように、浅いＮ型ウェル領域ＷＮ３内に限定して配置され、埋め込み酸化膜２に当接するようにしてＰ型ＳＯＩ層３中に形成される。従って、前述したように、上記製造方法により製造された半導体装置１０１にゲッタリング領域Ｇが残されていても、半導体素子Ｅ６と半導体素子Ｅ７の動作に影響がないようにすることができる。
【００５３】
以上のようにして、上記した図２〜図４に示す半導体装置１０１の製造方法は、埋め込み酸化膜２を有するＳＯＩ基板（ウェハ）１０のＳＯＩ層３に半導体素子Ｅ６，Ｅ７が形成されてなる半導体装置の製造方法であって、ＳＯＩ層３に形成される半導体素子Ｅ６，Ｅ７に悪影響が無く、ＳＯＩウェハの利点が阻害されずに、製造プロセスに起因する重金属等の汚染を十分に低減した、高い信頼性を有する半導体装置の製造方法となっている。
【００５４】
図５（ａ），（ｂ）は、図１（ｂ）の半導体装置１０１に関する別の製造方法の例で、図２と異なる別のゲッタリング領域形成工程を示した模式的な工程別断面図である。
【００５５】
図５（ａ），（ｂ）に示すゲッタリング領域形成工程では、基板貼り合わせ後のＳＯＩ基板１０を用いる。
【００５６】
最初に、図５（ａ）に示すように、ＳＯＩ基板１０の表面に保護のための酸化膜９ｂを形成した後、レジストマスクＭ２を介して、埋め込み酸化膜２との界面近傍が飛程となるような高加速条件でイオン注入する。これによって、図１（ｂ）のＮ型ウェル領域ＷＮ３となる領域において、ＳＯＩ基板１０のＳＯＩ層３中にゲッタリング領域Ｇａを選択的に形成する。
【００５７】
図５（ａ）に示すように、貼り合わせ後のＳＯＩ基板１０に高加速イオン注入によってゲッタリング領域Ｇａを選択的に形成する場合、イオン注入する元素は、リン（Ｐ），ホウ素（Ｂ），酸素（Ｏ），窒素（Ｎ），炭素（Ｃ），シリコン（Ｓｉ）のうちの少なくとも一つの元素であることが好ましい。上記Ｐ，Ｂ，Ｏ，Ｎ，Ｃ，Ｓｉの各元素は比較的軽量の元素であるため、他の元素を選択する場合に較べて、高加速イオン注入時のＰ型ＳＯＩ層３へのダメージを抑制することができる。
【００５８】
次に、図５（ｂ）に示すように、レジストマスクＭ２と酸化膜９ｂを除去する。尚、ゲッタリング領域Ｇａを形成した後のＳＯＩ基板１０を窒素雰囲気で熱処理することで、高加速イオン注入時にＳＯＩ層３中に導入されるダメージを回復することができる。
【００５９】
以上で、各ウェルおよび各半導体素子形成前のＳＯＩ基板１０が準備できる。
【００６０】
以降は、図４（ａ）〜（ｃ）の工程を用いて、同様に図１（ａ），（ｂ）に示す半導体装置１００，１０１を製造することができる。
【００６１】
このように、図５（ａ）に示す高加速イオン注入を用いれば、基板貼り合わせ後のＳＯＩ基板１０へのゲッタリング領域Ｇａの形成が可能である。また、基板貼り合わせによるＳＯＩ基板に限らず、支持基板が絶縁体からなるＳＯＩ基板であってもよい。
【００６２】
尚、上記図２〜図５に示した半導体装置１０１の製造方法と同様にして、図１（ａ）に示す半導体装置１００を製造できることは、言うまでもない。
【００６３】
以上のようして、上記した本発明の半導体装置およびその製造方法は、埋め込み酸化膜を有するＳＯＩ基板（ウェハ）のＳＯＩ層に半導体素子が形成されてなる半導体装置およびその製造方法であって、ＳＯＩ層に形成される半導体素子に悪影響が無く、ＳＯＩウェハの利点が阻害されずに、製造プロセスに起因する重金属等の汚染を十分に低減した、高い信頼性を有する半導体装置およびその製造方法となっている。
【図面の簡単な説明】
【００６４】
【図１】（ａ），（ｂ）は、本発明の半導体装置を説明するための図で、それぞれ、半導体装置１００，１０１の模式的な断面図である。
【図２】（ａ）〜（ｄ）は、図１（ｂ）に示す半導体装置１０１の製造方法の一例で、ゲッタリング領域形成工程を示す図である。
【図３】図２（ｂ）の工程の別の例を示す図である。
【図４】（ａ），（ｂ）は、半導体装置１０１の製造工程別断面図である。
【図５】（ａ），（ｂ）は、図２と異なる別のゲッタリング領域形成工程を示した模式的な工程別断面図である。
【符号の説明】
【００６５】
１００，１０１  半導体装置
１０  ＳＯＩ基板
１  支持基板
２  埋め込み酸化膜
３  ＳＯＩ層
４  ＬＯＣＯＳ
５  層間絶縁膜
Ｚ  絶縁分離トレンチ
６ａ  側壁酸化膜
６ｂ  多結晶シリコン
ＷＮ１〜ＷＮ４  Ｎ型ウェル領域
Ｗ１  基板領域
ＷＰ１，ＷＰ２  Ｐ型ウェル領域
７Ｎ１〜７Ｎ４  Ｎ型ウェル
７Ｐ１，７Ｐ２  Ｐ型ウェル
Ｅ１〜Ｅ７  半導体素子
Ｇ，Ｇａ  ゲッタリング領域
【図１】
2008244156.tif 000003
【図２】
2008244156.tif 000004
【図３】
2008244156.tif 000005
【図４】
2008244156.tif 000006
【図５】
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