(57)【要約】【課題】２枚の半導体ウェーハが直接接合した半導体基板の製造方法であって、接合熱処理条件を最適化することにより、接合界面でのボイドの発生を効果的に抑制する半導体基板の製造方法を提供する。【解決手段】２枚の半導体ウェーハが直接接合した半導体基板の製造方法であって、第１の半導体ウェーハと第２の半導体ウェーハを貼り合わせる工程と、この貼り合わせる工程によって形成された半導体基板を、１００℃／秒以上の昇降温速度で、１０００℃以上１４００℃以下の温度で熱処理する工程を有することを特徴とする半導体基板の製造方法。【選択図】図１
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【特許請求の範囲】
【請求項１】
２枚の半導体ウェーハが直接接合した半導体基板の製造方法であって、
第１の半導体ウェーハと第２の半導体ウェーハを貼り合わせる工程と、
前記貼り合わせる工程によって形成された半導体基板を、１００℃／秒以上の昇降温速度で、１０００℃以上１４００℃以下の温度で熱処理する工程を有することを特徴とする半導体基板の製造方法。
【請求項２】
前記熱処理する工程において、４００℃／秒以上の昇降温速度で熱処理することを特徴とする請求項１記載の半導体基板の製造方法。
【請求項３】
前記熱処理する工程において、１１００℃以上１４００℃以下の温度で熱処理することを特徴とする請求項１ないし請求項２記載の半導体基板の製造方法。
【請求項４】
前記第１の半導体ウェーハおよび前記第２の半導体ウェーハがシリコンウェーハであって、前記第１の半導体ウェーハおよび前記第２の半導体ウェーハのいずれか一方の表面が、概ね｛１００｝の結晶面方位を有し、他方の表面が概ね｛１１０｝の結晶面方位を有することを特徴とする請求項１ないし請求項３記載の半導体基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板の製造方法に関し、特に２枚の半導体ウェーハを直接接合することによって形成される半導体基板の製造方法に関する。
【背景技術】
【０００２】
現在の半導体製品の製造においては、一般に、表面が単一の結晶面方位を有するシリコンウェーハなどの半導体ウェーハが使用される。特に、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ：Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）で構成されるＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｅｄ  ｃｉｒｃｕｉｔ）においては、結晶面方位が（１００）のシリコンウェーハを使用することが主流となっている。
【０００３】
シリコンウェーハにおいては、ＭＯＳＦＥＴのキャリアのうち、電子は（１００）結晶面方位の＜１１０＞方向で、正孔は（１１０）結晶面方位の＜１１０＞方向で高い移動度を有することが知られている。すなわち、（１００）結晶面方位での正孔移動度は、電子移動度にくらべて１／２〜１／４になる。このアンバランスを補うため、通常、正孔をキャリアとするｐＭＯＳＦＥＴのチャネル幅は、電子をキャリアとするｎＭＯＳＦＥＴに対し幅広くなるように設計されている。この設計により、ｎＭＯＳＦＥＴとｐＭＯＳＦＥＴの駆動電流のバランスが保たれ、均一な回路動作が保障されている。もっとも、この場合には、幅広のｐＭＯＳＦＥＴによりＬＳＩのチップ面積が増大するという別の問題がある。
【０００４】
他方、（１１０）結晶面方位での＜１１０＞方向の正孔移動度は、（１００）結晶面方位での正孔移動度に比べて約２倍になる。したがって、（１１０）面上に形成されたｐＭＯＳＦＥＴは、（１００）面上に形成されたｐＭＯＳＦＥＴに比べて高い駆動電流を示す。しかし、残念ながら、（１１０）結晶面方位での電子移動度は、（１００）結晶面方位に比べて大幅に劣化するためｎＭＯＳＦＥＴの駆動能力は劣化する。
【０００５】
このように、表面が（１１０）結晶面方位を有するシリコンウェーハは、正孔移動度に優れるためｐＭＯＳＦＥＴにとって最適であるが、電子移動度に劣るためｎＭＯＳＦＥＴには適していない。逆に、表面が（１００）結晶面方位を有するシリコンウェーハは、電子移動度に優れるためｎＭＯＳＦＥＴにとって最適であるが、正孔移動度に劣るためｐＭＯＳＦＥＴには適していない。
【０００６】
そこで、２枚のウェーハの接合（貼り合わせ）によって、シリコンウェーハ表面に相異なる結晶面方位を有する領域を作成し、ｎＭＯＳＦＥＴとｐＭＯＳＦＥＴをそれぞれ最適な結晶面方位の上に作成する様々な技術が提案されている。すなわち、例えば、シリコンウェーハ表面に（１００）面と（１１０）面の領域を作成し、（１００）面上にｎＭＯＳＦＥＴを、（１１０）面上にｐＭＯＳＦＥＴを形成することにより、高性能かつ高集積化されたＬＳＩの実現を可能とする技術が提案されている。  
その技術の一つとして、異なる結晶面方位を表面に有するシリコンウェーハ同士を直接接合したのち、シリコン等のイオン注入によって、上層のシリコン単結晶層を下層との接合界面までアモルファス化し、アニールで下層の結晶方位情報をもとに再結晶化することによって、シリコンウェーハ表面に相異なる結晶面方位を有する領域を作成する方法（ＡＴＲ法：Ａｍｏｒｐｈｉｚａｔｉｏｎ／Ｔｅｍｐｌａｔｅｄ  Ｒｅｃｒｙｓｔａｌｉｚａｔｉｏｎ法）が、例えば、特許文献１に開示されている。
【０００７】
そして、２枚のウェーハを直接接合した半導体基板は、上記ＬＳＩのみならず、半導体パワーデバイス、半導体圧力変換器、あるいはＭＥＭＳ（メムス、Ｍｉｃｒｏ  Ｅｌｅｃｔｒｏ  Ｍｅｃｈａｎｉｃａｌ  Ｓｙｓｔｅｍｓ）等さまざまな素子への適用が行われている。
【０００８】
このような、２枚のウェーハを直接接合した半導体基板の製造方法（例えば、特許文献２）においては、ウェーハの接合を強化する接合熱処理の際に、界面に存在するＯＨ基や水分が界面からＨ２０あるいはＨ２ガスして抜け出る際に凝集してボイドが発生するという問題があった。
このような、接合界面のボイド（界面ボイド）は、半導体基板を用いた素子形成の際に、界面高抵抗、ジャンクションリークの増大、機械的強度の低下等を生じさせ、さまざまな初期不良、信頼性不良の原因となる。したがって、ボイドの発生を抑制するための効果的な製造方法が切望されている。
【０００９】
例えば、特許文献２においては、２枚のウェーハの貼り合わせを減圧雰囲気中で行うことにより、界面に存在するＯＨ基や水分等を減らし、界面ボイドの発生を抑制する技術が開示されている。
また、特許文献３においては、２枚のウェーハの貼り合わせを不活性ガス雰囲気中で行うことにより、界面に存在するＯＨ基や水分等を減らし、界面ボイドの発生を抑制する技術が開示されている。
【特許文献１】ＵＳ  ７，０６０，５８５  Ｂ１
【特許文献２】特開昭６０−５１７００号公報
【特許文献３】特開２００４−２２１４４７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
もっとも、例えば、特許文献２や特許文献３の方法においても、貼りあわせ前の、ウェーハ表面からＯＨ基や水分等を完全に排除することは困難である。すなわち、減圧雰囲気中あるいは不活性ガス雰囲気中に置いたとしても、既に付着していた水分等は完全に除去されにくい。このように、ウェーハの接合を強化する接合熱処理前に、界面ボイドの原因となるＯＨ基や水分等を界面から完全に除去することは現在のところ不可能である。
そこで、発明者らは、或る程度のＯＨ基や水分等が界面に存在することを前提として、その後の接合熱処理の条件を最適化することにより、界面ボイド発生が抑制できる可能性に着目した。
【００１１】
本発明は、上記事情を考慮してなされたもので、その目的とするところは、２枚の半導体ウェーハが直接接合した半導体基板の製造方法であって、接合熱処理条件を最適化することにより、接合界面でのボイドの発生を効果的に抑制する半導体基板の製造方法を提供することにある。
【課題を解決するための手段】
【００１２】
本発明の第１の態様の半導体基板の製造方法は、
２枚の半導体ウェーハが直接接合した半導体基板の製造方法であって、
第１の半導体ウェーハと第２の半導体ウェーハを貼り合わせる工程と、
前記貼り合わせる工程によって形成された半導体基板を、１００℃／秒以上の昇降温速度で、１０００℃以上１４００℃以下の温度で熱処理する工程を有することを特徴とする。
【００１３】
ここで、前記熱処理する工程において、４００℃／秒以上の昇降温速度で熱処理することが望ましい。
【００１４】
また、前記熱処理する工程において、１１００℃以上１４００℃以下の温度で熱処理することが望ましい。
【００１５】
さらに、前記第１の半導体ウェーハおよび前記第２の半導体ウェーハがシリコンウェーハであって、前記第１の半導体ウェーハおよび前記第２の半導体ウェーハのいずれか一方の表面が、概ね｛１００｝の結晶面方位を有し、他方の表面が概ね｛１１０｝の結晶面方位を有することが望ましい。
【発明の効果】
【００１６】
本発明によれば、２枚の半導体ウェーハが直接接合した半導体基板の製造方法であって、接合熱処理条件を最適化することにより、接合界面でのボイドの発生を効果的に抑制する半導体基板の製造方法を提供することが可能になる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明に係る半導体基板の製造方法についての実施の形態につき、添付図面に基づき説明する。
なお、実施の形態においては、半導体ウェーハとしてシリコンウェーハを用いる場合を例にして説明するが、本発明は必ずしもシリコンウェーハを用いた半導体基板の製造方法に限定されるわけではない。
また、実施の形態においては、ＬＳＩを表面に製造するための、異なる結晶面方位を有するシリコンウェーハを重ね合わせたシリコン基板、いわゆるＨＯＴ（Ｈｙｂｒｉｄ  ｃｒｙｓｔａｌ  Ｏｒｉｅｎｔａｔｉｏｎ  Ｔｅｃｈｎｏｌｏｇｙ）基板を例に説明するが、本発明の適用は必ずしもＨＯＴ基板に限られるものではない。
そして、本明細書中においては、（１００）面、（１１０）面と結晶学的に等価な面を代表する表記として、それぞれ、｛１００｝面、｛１１０｝面という表記を用いる。そして、〔１００〕方向、〔１１０〕方向と結晶学的に等価な方向を代表する表記として、それぞれ＜１００＞方向、＜１１０＞方向という表記を用いる。
【００１８】
本実施の形態の半導体装置の製造方法は、２枚のシリコンウェーハが直接接合したシリコン基板の製造方法であって、第１のシリコンウェーハと第２のシリコンウェーハを貼り合わせる工程と、この貼り合わせる工程によって形成されたシリコン基板を、１００℃／秒以上の昇降温速度で、１０００℃以上１４００℃以下の温度で熱処理する工程を有することを特徴とする。
そして、本実施の形態においては、第１のシリコンウェーハの表面は、概ね｛１００｝の結晶面方位を有し、第２のシリコンウェーハの表面は概ね｛１１０｝の結晶面方位を有している。したがって、この２枚のシリコンウェーハが貼り合わせられることによって形成されるシリコン基板は、異なる結晶面方位を有するウェーハ同士が直接接合した、いわゆるＨＯＴ基板である。
【００１９】
ここで、直接接合するとは、２枚のウェーハの接合界面に厚いシリコン酸化膜がない状態、すなわち、明瞭に連続したシリコン酸化膜層が界面に形成されていない状態をいう。より厳密には、２枚のウェーハの少なくとも一部の領域で、界面を挟んで上側のシリコン原子と、下側のシリコン原子が酸素を介さずに結合している状態をいう。
【００２０】
以下、本実施の形態の半導体基板の製造方法について、図１の製造工程フローを参照しつつ、より具体的に記載する。
【００２１】
まず、例えば、チョクラルスキー法（ＣＺ法）により引上げた結晶方位｛１００｝のシリコン単結晶インゴットを、切り出されるシリコンウェーハの表面が概ね｛１００｝面の結晶面方位を有するようにスライスする。ここで、概ね｛１００｝面の結晶面方位を有するとは、具体的には｛１００｝面に対して０度以上５度以下の傾斜角（オフ角）を有することをいう。
このスライスによって、表面が｛１００｝面に対して所定の傾斜角（オフ角）を有するベースウェーハ（第１のシリコンウェーハ）を準備する。
【００２２】
次に、やはり、例えば、チョクラルスキー法（ＣＺ法）により引上げた結晶方位｛１１０｝のシリコン単結晶インゴットを、切り出されるシリコンウェーハの表面が概ね｛１１０｝面の結晶面方位を有するようにスライスする。ここで、概ね｛１１０｝面の結晶面方位を有するとは、具体的には｛１１０｝面に対して０度以上５度以下の傾斜角（オフ角）を有することをいう。
このスライスによって、表面が｛１１０｝面に対して所定の傾斜角（オフ角）を有するボンドウェーハ（第２のシリコンウェーハ）を準備する。
【００２３】
次に、これらのシリコンウェーハを、例えば、ＲＣＡ洗浄等の前処理を行った後に、鏡面研磨する（図１のＳ１）。
【００２４】
なお、｛１００｝面および｛１１０｝面に対する傾斜角を０度以上５度以下とするのは、この範囲を超えると、ｎＭＯＳＦＥＴ、ｐＭＯＳＦＥＴそれぞれについて、キャリアの移動度の増大効果を十分に享受できなくなる可能性があるためである。
【００２５】
次に、ＲＣＡ洗浄等のウェーハ洗浄（図１のＳ２）を行い、ウェーハ表面の付着物等を除去すると共に、１〜２ｎｍ程度の厚さのシリコン酸化膜（ケミカルオキサイド）をそれぞれの表面に成長させる。
【００２６】
次に、ベースウェーハの鏡面研磨された表面と、ボンドウェーハの鏡面研磨された表面とを重ね合わせて貼り合わせる（図１のＳ３）。この貼り合わせは、例えば、室温、クラス１００のクリーンルームの大気圧中で行われる。
貼り合わせの前は、ウェーハ表面に薄い酸化膜が存在することにより、ウェーハ表面が親水性となり、ベースウェーハとボンドウェーハの表面はＯＨ基によって覆われている。そして、この状態で重ね合わせることにより、ＯＨ基に基づく水素結合により２枚のウェーハが接合されることになる。
【００２７】
次に、２枚のウェーハが貼り合わせられたシリコン基板について高速昇降温接合熱処理が行われる（図１のＳ４）。この熱処理により、主に水素結合により接合されていた２枚のウェーハ界面で、熱エネルギーにより、対向した原子同士の反応が進む。そして、シリコン（Ｓｉ）同士、あるいは、シリコン（Ｓｉ）と酸素（Ｏ）が共有結合により結びつき、より強固な接合が形成される。
この高速昇降温熱処理は、１００℃／秒以上の昇降温速度で、１０００℃以上１４００℃以下の温度でおこなわれる。このような高速昇降温熱処理は、例えば、ハロゲンランプ等を熱源とする公知のＲＴＰ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ｐｒｏｃｅｓｓｉｎｇ）装置を用いたＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）によって実現可能である。
【００２８】
ここで、高速昇降温速度を１００℃／秒以上とするのは、この範囲を下回ると、接合熱処理後の界面ボイドが急増するからである。
また、熱処理温度を１０００℃以上１４００℃以下の範囲とするのは、この範囲を下回ると、十分なＯＨ基や水分等の除去効果が得られず、接合熱処理後の界面ボイドが増加するからである。そして、この範囲を上回るとウェーハへのスリップの発生や、金属不純物の汚染等が懸念されるからである。
【００２９】
さらに、昇降温速度については、４００℃／秒以上で行われることがより望ましい。なぜなら、この範囲で接合熱処理を行うことによって、界面ボイドの発生をもっとも低減できるからである。
また、熱処理温度については、１１００℃以上で行われることがより望ましい。なぜなら、この範囲で接合熱処理を行うことによって、界面ボイドの発生をもっとも低減でき、かつ、接合強度がもっとも高くできるからである。
【００３０】
なお、接合熱処理の雰囲気は、必ずしも限定されるものではないが、不活性ガス等の非酸化性雰囲気で行われることがより望ましい。酸化性ガスが存在する雰囲気中で処理を行った場合、ウェーハ表面あるいは接合界面が酸化されることを避けることが主な理由である。すなわち、表面の酸化膜を除去するための付加的工程により工程数が増大すること、あるいは、後の界面酸化膜除去の熱処理により、界面酸化膜を除去することが困難になることを回避するためである。
【００３１】
次に、半導体デバイス製造工程で素子が表面に形成されるシリコン上層となるボンドウェーハが、研削装置および研磨装置により研削、研磨されることにより、例えば、２００ｎｍ〜１μｍ程度に薄膜化される（図１のＳ５）。
この工程において、シリコン上層の表面を平坦化する処理を付加してもかまわない。この平坦化処理は、例えば、研磨装置による鏡面研磨、あるいは、ウェットエッチング等により行うことが考えられる。
なお、このシリコン上層の薄膜化は、半導体デバイス製造工程において、ＡＴＲ法等により、異なる結晶面方位をウェーハ表面に現出させる場合には不可欠である。
【００３２】
次に、２枚のウェーハを貼り合わせることによって形成されたシリコン基板に対し、例えば、９００℃以上１３５０℃以下の温度、３０分以上５時間以下の時間、還元性ガス、不活性ガス、または、還元性ガスと不活性ガスとの混合ガス雰囲気中で界面酸化膜除去熱処理が行われる（図１のＳ６）。この界面酸化膜除去熱処理は、シリコン基板の界面シリコン酸化膜の酸素を、ウェーハ表面からの外方拡散させることにより除去を行うための熱処理である。この熱処理は、例えば、ヒーター加熱による縦型熱処理炉（ファーネス炉）を用いて行う。
【００３３】
ここで、界面酸化膜除去熱処理の雰囲気を、還元性ガス、不活性ガス、または、還元性ガスと不活性ガスとの混合ガス雰囲気中とするのは、酸化性ガスが混入すると、界面シリコン酸化膜からウェーハ表面への酸素拡散が生じないため、界面シリコン酸化膜が除去されないためである。
また、熱処理を９００℃以上１３５０℃以下の温度、３０秒以上２時間以下の時間とするのは、これより低温または短時間の範囲では、熱処理による界面シリコン酸化膜の除去の実現が困難となるからである。また、これより高温または長時間の範囲では、シリコンウェーハの金属汚染が増大するからである。さらに、高温または長時間の範囲では、シリコンウェーハへのスリップ発生の可能性が高くなり、かつ、熱処理装置の部材寿命が短くなり現実的でないからである。
【００３４】
このようにして、表面が概ね｛１１０｝の結晶面方位を有するシリコン上層と、概ね｛１００｝の結晶面方位を有するベースウェーハが、シリコン酸化膜のない界面で接合されたシリコン基板が形成される。
【００３５】
以上の本実施の形態の半導体基板の製造方法によれば、接合界面でのボイドの発生が効果的に抑制されるという作用・効果が得られる。
【００３６】
まず、ＲＣＡ洗浄後は基板表面にＯＨ基または水分が存在しており、２枚のウェーハを貼り合わせた状態で、２００℃以下の温度に保たれている場合は、Ｏ−Ｈ結合もしくはＨ２Ｏが界面を橋渡ししてウェーハが接合されている。この後、接合熱処理によって温度を上げると、Ｏ−ＨがＨ２ＯガスやＨ２ガスとなり、あるいは、もともと界面に存在していた水分がＨ２Ｏガスとなり、これらのガスが集結することによって、界面にボイドが発生する。
ここで、本実施の形態のように、１０００℃以上の温度で接合熱処理をする際に、熱処理温度までの昇温速度を１００℃／秒以上と高速化することにより、界面ボイドの発生要因となるＨ２ＯガスやＨ２ガスの発生しやすい２００℃〜１０００℃の温度範囲の体現時間が、通常の熱処理炉（ファーネス炉）に対して極端に短くなる。このため、脱ガスによるＨ２ＯガスやＨ２ガスの発生しながらも、１０００℃以上の高温での共有結合による接合強化が急速に進行する。したがって、脱離したガスが集結して界面ボイドを形成する前に、界面の接合が進み、結果的に界面ボイドの発生が抑制されることになる。
【００３７】
また、本実施の形態のように、接合熱処理の際に、高速昇降温を用いるため、昇降温の時間が短縮される。したがって、通常の昇降温速度を有する縦型熱処理炉を用いることに比べれば、半導体基板製造のスループットが格段にあがり、製造コストの低減が可能である。
さらに、高速昇降温で接合熱処理を行うため、通常の処理炉に比較して、ベースウェーハ、ボンドウェーハおよびこれら２枚のウェーハが接合されたシリコン基板の経る熱処理時間が短くなる。したがって、後に、半導体素子特性を劣化させる酸素析出物の発生等、シリコンの結晶性に対する影響も効果的に抑制できる。
そして、高速昇降温によれば、高温状態に長時間保持することを回避できるため、スリップ等の発生を抑制しつつ、通常の昇降温プロセスの場合よりも高温処理することが容易である。高温状態では、アモルファスの界面シリコン酸化膜の構造均一性の向上が期待できる。したがって、後の界面酸化膜除去熱処理における界面シリコン酸化膜除去が容易になるとともに、直接接合される界面の構造均一性が向上することが期待できる。
【００３８】
なお、本実施の形態においては、高速昇降温を実現する装置としてＲＴＰ装置を例に説明したが、高速昇降温が可能な装置であれば、例えば、ＦＬＡ（フラッシュランプアニール、Ｆｌａｓｈ  Ｒａｍｐ  Ａｎｎｅａｌ）装置あるいはレーザーアニール（Ｌａｓｅｒ  Ａｎｎｅａｌ）装置等を用いてもかまわない。
そして、例えば、ＲＴＰ装置で用いられるハロゲンランプにかえてキセノンランプ等を用いてより速い昇降温速度を実現するＦＬＡ装置を用いることにより、熱処理時間が一層短縮されて、より効率よく界面ボイドの発生を抑制することが可能となる。また、酸素析出物の発生等、シリコン基板への影響もより効果的に抑制できる。
【００３９】
以上、具体例を参照しつつ本発明の実施の形態について説明した。実施の形態の説明においては、半導体基板、半導体基板の製造方法等で、本発明の説明に直接必要としない部分等については記載を省略したが、必要とされる半導体基板、半導体基板の製造方法等に関わる要素を適宜選択して用いることができる。
【００４０】
例えば、実施の形態においては、表面が概ね｛１１０｝の結晶面方位を有するシリコンウェーハと、表面が概ね｛１００｝の結晶面方位を有するシリコンウェーハを接合するシリコン基板の製造方法について記述したが、本発明は、これ以外の異なる結晶面方位を有するシリコンウェーハ同士、あるいは、同一の結晶面方位を有するシリコンウェーハ同士を接合するシリコン基板の製造方法に適用することが可能である。
【００４１】
また、例えば、実施の形態においては、半導体ウェーハの材料がＳｉ（シリコン）ある場合について記述したが、本発明をその他の半導体材料とする半導体ウェーハ、例えば、ＳｉｘＧｅ１−ｘ（０≦ｘ＜１）、ＳｉＣ、ＧａＮ、ＧａＡｓ、ＩｎＰ等を材料とする半導体ウェーハについても適用することが可能である。
【００４２】
その他、本発明の要素を具備し、当業者が適宜設計変更しうる全ての半導体基板の製造方法は、本発明の範囲に包含される。
【実施例】
【００４３】
以下、本発明の実施例について説明するが、これらによって本発明が限定されるものではない。
【００４４】
（実施例１）
まず、チョコラルスキー法（ＣＺ法）により、φ２００ｍｍ（８インチ）の結晶面方位（１００）のシリコン単結晶インゴットを製造した。そして、このシリコン単結晶インゴットを、シリコンウェーハ表面の（１００）に対するオフ角が０．２度となるようにスライスしベースウェーハを準備した。
【００４５】
次に、チョコラルスキー法（ＣＺ法）により、φ２００ｍｍ（８インチ）の結晶面方位（１１０）のシリコン単結晶インゴットを製造した。そして、このシリコン単結晶インゴットを、シリコンウェーハ表面の（１１０）に対するオフ角が０．２度となるようにスライスしボンドウェーハを準備した。
【００４６】
これらのインゴットは、ボロンを不純物とするｐタイプシリコン単結晶であり、抵抗率は９〜２２Ωｃｍとした。
【００４７】
次に、スライスによって得られたベースウェーハおよびボンドウェーハを、ＲＣＡ洗浄を行った後に、鏡面研磨した。
その後に、ベースウェーハおよびボンドウェーハを希ＨＦ処理した後、ＲＣＡ洗浄を行い、２ｎｍ程度のシリコン酸化膜（ケミカルオキサイド）をウェーハ表面に形成した。
そして、この２枚のシリコンウェーハを、クラス１００のクリーンルームにて、室温、大気雰囲気中で貼り合わせた。
【００４８】
２枚のウェーハを貼り合わせることによって形成されたシリコン基板に対し、ＲＴＰ装置を用いてＲＴＡによる高速昇降温熱処理を行った。昇温は６００℃から開始し、最大温度を８００℃、９００℃、１１００℃、１２００℃および１３００℃とし、最大温度での保持時間は０．１秒とした。昇降温速度は４００℃／秒とした。最大温度１２００℃の場合の温度プロファイルを図２に示す。
【００４９】
これらのサンプルについて、公知の超音波照射による手法（超音波探傷法）によりボイド検査を行い基板中のボイド総面積を算出した。ボイド検査の結果は図３に示す。
また、同じサンプルについて公知のブレード法により、界面の接合強度を測定した。接合強度の測定結果は図４に示す。
【００５０】
（比較例）
比較例として、実施例のＲＴＰ装置での熱処理にかえて、ヒーター加熱方式の熱処理炉（ファーネス炉）で、昇温速度２℃／分（０．０３℃／秒）、最大温度での保持時間を２分とする以外は、実施例と同様の条件で処理したシリコン基板をサンプルとして準備した。ボイド検査の結果は図３に示す。接合強度の測定結果は図４に示す。
【００５１】
（実施例２）
最大温度を１２００℃の１条件とし、昇降温度を２０℃／秒〜１０００℃／秒の範囲で変化させる以外は、実施例１と同様の条件で処理したシリコン基板をサンプルとして準備した。ボイド検査の結果を図５に示す。
【００５２】
図３は、実施例１と比較例のボイド検査結果である。ＲＴＰ装置により貼り合わせたシリコン基板のボイド面積は、約３０ｃｍ２以下と良好であった。これに対し、ヒーター加熱のファーネス炉の場合は、ボイド面積が６０〜１２０ｍｍ２となった。この違いは、実施の形態で述べたように、ガスが生じやすい２００℃〜１０００℃の体現時間の差に起因すると考えられる。
また、実施例１、比較例ともに熱処理温度が高温になるにつれて、ボイド面積が減少するのは、生じたガスの基板横方向への移動が高温ほど顕著になるためと考えられる。
【００５３】
図４は、実施例１と比較例の接合強度の測定結果である。実施例１のＲＴＰ装置の場合は、１０００℃より低い熱処理温度ではファーネス炉に対し接合強度が劣るが、１０００℃以上ではほぼ同等であり、１１００℃では完全にファーネス炉と同等になった。
【００５４】
図５は、実施例２のボイド検査結果である。昇降温速度が１００℃／秒未満では、界面ボイドが多く発生した。実施の形態で述べたように、昇降温速度の差により、ガスが生じやすい２００℃〜１０００℃の体現時間に差が生ずることに起因すると考えられる。
本実施例１および２により、本発明によれば、２枚の半導体ウェーハが直接接合した半導体基板の製造方法において、接合界面でのボイドの発生を効果的に抑制することが可能であることが示された。
【図面の簡単な説明】
【００５５】
【図１】第１の実施の形態の半導体基板の製造方法のフロー。
【図２】実施例１の最大温度１２００℃の場合の温度プロファイルを示す図。
【図３】実施例１と比較例のボイド検査結果を示す図。
【図４】実施例１と比較例の接合強度の測定結果を示す図。
【図５】実施例２のボイド検査結果を示す図。
【図１】
2008205060.tif 000003
【図２】
2008205060.tif 000004
【図３】
2008205060.tif 000005
【図４】
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【図５】
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