(57)【要約】【課題】  本発明の目的はは、チャンネルストッパの設計負担を低減し得る半導体装置および当該半導体装置の製造方法を提供することにある。【解決手段】  所定濃度の第１導電型の半導体基体と、該半導体基体に形成された第２導電型の領域と、該領域から伸長する空乏層の拡がりを防止するために前記所定濃度より高濃度の第１導電型の空乏層停止領域と、該空乏層停止領域へ第２導電型の不純物が注入されることを防止するための保護膜と、を備えた半導体装置において、空乏層停止領域は半導体基体の端部から所定の位置まで連続形成されており、保護膜は連続形成される空乏層停止領域上に連続的に形成されることを特徴とする。【選択図】      図１
2008060105.tif 000002
【特許請求の範囲】
【請求項１】
所定濃度の第１導電型の半導体基体と、該半導体基体に形成された第２導電型の領域と、該領域から伸長する空乏層の拡がりを防止するために前記所定濃度より高濃度の第１導電型の空乏層停止領域と、該空乏層停止領域へ第２導電型の不純物が注入されることを防止するための保護膜と、を備えた半導体装置において、
前記空乏層停止領域は、前記半導体基体の端部から所定の位置まで連続形成されており、前記保護膜は、連続形成される前記空乏層停止領域上に連続的に形成されていることを特徴とする半導体装置。
【請求項２】
前記保護膜はポリシリコン層であり、
前記ポリシリコン層は、ゲートのためのポリシリコン層と同時的に形成されることを特徴とする請求項１記載の半導体装置。
【請求項３】
所定濃度の第１導電型の半導体基体と、該半導体基体に形成された第２導電型の領域と、該領域から伸長する空乏層の拡がりを防止するために前記所定濃度より高濃度の第１導電型の空乏層停止領域と、該空乏層停止領域へ第２導電型の不純物が注入されることを防止するための保護膜と、を備えた半導体装置の製造方法において、
用意した半導体基体に、当該基体の端部から所定の位置まで空乏層停止領域を連続的に形成すること、
少なくとも、連続形成された前記空乏層停止領域上に連続的に保護膜を形成することを特徴とする半導体装置の製造方法。
【請求項４】
前記保護膜はポリシリコン層であり、
前記ポリシリコン層をゲートのためのポリシリコン層と同時的に形成することを特徴とする請求項３記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置および当該半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
特許文献１に示されている半導体装置は、第１導電型の半導体基体と、第２導電型の領域と、当該から伸長する空乏層の広がりを防止するための第１導電型のチャネルストッパと、該チャネルストッパ上にポリシリコン膜と、当該半導体装置の端部に第２導電型の外周領域とを備えている。
【０００３】
ポリシリコン膜がチャネルストッパ上に配置されており、当該ポリシリコン膜は、例えばゲート電極のためのポリシリコン膜と同時的に形成される。このように同時的に形成することで、ポリシリコン膜を形成するためのマスク処理の低減化が図られている。
【０００４】
ところで、特許文献１の半導体装置は、前記したポリシリコン膜が形成されてない半導体基体の端部に外周領域を備えている。外周領域の形成は、第２導電型の領域と共に同時的に形成されており、当該領域を形成するに先立ち形成されるポリシリコン膜を選択的に不純物を導入するためのマスクとして用いており、ポリシリコン膜が形成されない位置に第２導電型の不純物を導入して外周領域を形成する。
【特許文献１】特開２００５−１３６１１６
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、従来の半導体装置は、前記したように当該装置の端部とチャネルストッパとの間には外周領域が設けられていることから、端部からの離間距離を考慮し、かつ第１導電型のチャネルストッパおよび第２導電型の外周領域の関係をも考慮する必要があり、チャンネルストッパの設計が煩わしく、これが問題となっていた。
【０００６】
従って、本発明は上記した事情に鑑みてなされたものであり、本発明の目的は、チャンネルストッパの設計負担を低減し得る半導体装置および当該半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
本発明は、前記目的を達成するために創案されたものであり、所定濃度の第１導電型の半導体基体と、該半導体基体に形成された第２導電型の領域と、該領域から伸長する空乏層の拡がりを防止するために所定濃度より高濃度の第１導電型の空乏層停止領域と、該空乏層停止領域へ第２導電型の不純物が注入されることを防止するための保護膜と、を備えた半導体装置において、空乏層停止領域は、半導体基体の端部から所定の位置まで連続形成されており、保護膜は、連続形成される前記空乏層停止領域上に連続的に形成されることを特徴とする。
【０００８】
保護膜はポリシリコン層であり、ポリシリコン層はゲートのためのポリシリコン層と同時的に形成されることを特徴とする。
【０００９】
所定濃度の第１導電型の半導体基体と、該半導体基体に形成された第２導電型の領域と、該領域から伸長する空乏層の拡がりを防止するために前記所定濃度より高濃度の第１導電型の空乏層停止領域と、該空乏層停止領域へ第２導電型の不純物が注入されることを防止するための保護膜と、を備えた半導体装置の製造方法において、用意した半導体基体に、当該基体の端部から所定の位置まで空乏層停止領域を連続的に形成すること、少なくとも、連続形成された空乏層停止領域上に連続的に保護膜を形成することを特徴とする。
【００１０】
保護膜はポリシリコン層であり、ポリシリコン層をゲートのためのポリシリコン層と同時的に形成することができる。
【発明の効果】
【００１１】
本発明によれば、端部から所定の位置まで連続的に第１導電型のチャネルストッパを形成し、この間に第２導電型の領域を設けないことから、第２導電型の領域との関係を考慮することなくチャネルストッパを設計することができ、効率的に設計することができる。
【発明を実施するための最良の形態】
【００１２】
以下、図面を用いて、本発明の半導体装置および当該半導体装置の製造方法の実施の形態を詳細に説明するが、以下の説明では、実施の形態に用いる図面について同一の構成要素は同一の符号を付し、かつ重複する説明は可能な限り省略する。尚実施例では、第１導電型としてｎ型および第２導電型としてｐ型を例に説明を行なう。
【実施例１】
【００１３】
本発明の半導体装置は、大別するとＭＯＳＦＥＴとしての主構造と、当該主構造の周辺構造とで構成されている。
【００１４】
本発明の半導体装置１０は、図１に示すように、主構造としてドレイン電極１と、該ドレイン電極１上に配置されたドレイン層２と、該ドレイン層２上に形成されたドリフト層３と、該ドリフト層３上に配置された高導電層４と、該高導電層４の表面近傍に形成された主拡散領域およびチャネル拡散領域を有する反転層領域５と、該反転層領域５の表面近傍に形成されたソース領域６と、ゲート酸化膜７上に配置されたゲート電極８と、該ゲート電極８との絶縁のために当該ゲート電極８上に配置された層間絶縁膜９と、該層間絶縁膜９上に配置され前記ソース領域と電気的に接続されたアルミから成るソース電極１１と、該ソース電極１１上を覆うポリイミド層１７とを備える。
【００１５】
更に、本発明の半導体装置１０は、前記した主構造の周囲に周辺構造として、ドリフト層３の表面近傍に所定の間隔を有して形成された複数のガードリング１２と、前記した高導電層４と同時的に形成される空乏層停止領域としてのチャネルストッパ１８と、ドリフト層３上でチャネルストッパ１８の端から各ガードリング１２に亘って酸化膜１３を介して延在する絶縁膜１４と、最外郭のガードリング１２と電気的に接続すべく当該ガードリング１２上の酸化膜１３および絶縁膜１４が穿設され、該穿設後にアルミが埋設されて形成されるフィールドプレート１５と、チャネルストッパ１８上で酸化膜１９を介して形成された保護膜１６と、当該保護膜１６の端を除く周辺構造の最上層および主構造の最上層を覆うポリイミド層１７とを備える。
【００１６】
ドレイン層２は例えば５Ｅ１８個／ｃｍ３で示される濃度でｎ型の不純物を含み、ドリフト層３は例えば３Ｅ１４個／ｃｍ３で示される濃度でｎ型の不純物を含んでおり、これらの層によって半導体基体が構成されている。
高導電層４は例えば１Ｅ１６個／ｃｍ３で示される濃度でｎ型の不純物を含んでおり、４μｍの厚さ幅寸法を有している。
【００１７】
反転層領域５は、高導電層４の表面近傍に形成されており、詳細には当該表面近傍においてゲート電極下のチャネルを挟む位置に形成されている。
反転層領域５は、例えばボロン等のｐ型の不純物がドーピングされて形成されており、濃度の異なる２つの領域を有しており、一方はゲート電極下側（チャネル側）に位置する領域で約３μｍの深さ寸法を有し、例えば３Ｅ１７個／ｃｍ３で示される比較的低濃度でｐ型の不純物を含んだチャネル拡散領域であり、他方はチャネル側から乖離した位置、すなわち前記したチャネル領域より外側の領域に、約３．５μｍの深さ寸法を有し、例えば２Ｅ１８個／ｃｍ３で示される比較的高濃度でｐ型の不純物を含んだ主拡散領域を有している。
【００１８】
ガードリング１２には、例えば１Ｅ１８個／ｃｍ３で示される濃度でｐ型不純物が含まれており、深さ寸法が例えば５μｍを有するように形成されている。
【００１９】
ところで、高導電層４およびチャネルストッパ１８は同時的形成されている。
すなわち、高導電層４およびチャネルストッパ１８をそれぞれ形成するための所定形状のマスク（酸化膜）がドリフト層上に形成され、当該マスクにより保護されない部位に、例えば１Ｅ１６個／ｃｍで示される濃度を有するようにｎ型の不純物がドーピングされた後、拡散することで同濃度を有する高導電層４およびチャネルストッパ１８が同時的に形成される。
【００２０】
ゲート酸化膜７は、いわゆるシリコン酸化膜であり、当該シリコン酸化膜が例えば０．１μｍの厚さ寸法を有するように形成されている。
ゲート酸化膜７上にはゲート電極８が形成されており、該ゲート電極８は例えば０．５μｍの厚さ寸法を有するようにポリシリコン膜で形成されている。
【００２１】
ところで、ゲート電極８のためのポリシリコン膜（層）は、保護膜１６のためのポリシリコン膜（層）と同時的に形成されている。具体的には、ＣＶＤ（化学気相成長法）によりポリシリコン膜を成長させた後、所定形状のマスクを施してエッチングを行なうことで、ゲート電極８および保護膜１６を同時的に形成する。このとき、ゲート電極８下にはゲート酸化膜７が形成され、保護膜１６下にも酸化膜１９が形成される。
【００２２】
外周構造における酸化膜１３は、いわゆるシリコン酸化膜であり、当該シリコン酸化膜が例えば１μｍの厚さ寸法を有するように形成されている。
酸化膜１３上の絶縁膜１４は、層間絶縁膜９と同時的に形成されており、具体的には例えば１μｍの厚さ寸法のＰＳＧ（リン化酸化膜ガラス）膜を形成した後、所定形状のマスクを施してエッチングを行なうことで、絶縁膜１４および層間絶縁膜９を同時的に形成する。
【００２３】
ソース電極１１およびフィールドプレート１５は、アルミを主体とする成分で例えば４μｍの厚さ寸法を有するように形成されている。
また、ポリイミド層１７は保護膜としての絶縁層であり、例えば３μｍの厚さ寸法を有するポリイミドで形成されている。尚、本実施例では絶縁層としてポリイミドを用いた例で説明を行なうが、これに限る必要は無く、例えばＰＳＧ、ＢＰＳＧおよびＮＳＧなど従来から知られた絶縁材を用いて絶縁層を形成してもよい。
【００２４】
ところで、本発明の半導体装置１０は、図１に示すようにｎ型の不純物を有するチャネルストッパ１８が当該半導体装置の外周端部から所定の距離に亘って、ｐ型の不純物を一切有することなく一体的に形成されている。これにより、ｎ型のチャネルストッパ１８にｐ型の領域が一切含まれないことから、形成するｐ型不純物の位置やｐ型不純物の濃度を考慮してチャネルストッパ１８を設計する必要がない。
【００２５】
更に、本発明の半導体装置１０は、当該半導体装置の外周端部から最外郭に位置するガードリング１２に亘ってｐ型の不純物を一切有していないことから、ガードリング１２から伸長する空乏層とｐ型の不純物を含む領域との位置関係も考慮する必要がない。
また、本発明の半導体装置１０は、外周端部側にｐ型の不純物を含む領域を有しないことから、チャネルストッパまで伸長した空乏層が当該ｐ型の領域に伸長しないように十分な距離（例えば特許文献１の図１に示される距離Ｘ１）を確保する必要がなく、半導体装置１０をコンパクトに形成することができる。
【００２６】
次に、本発明の半導体装置の製造方法を図を用いて説明する。
ドレイン層２上にドリフト層３が形成された半導体基体を用意し、ドリフト層３の表面に前処理として酸化膜を形成する（図２（ａ））。
【００２７】
形成した酸化膜上にレジスト層を用いてマスク処理を行なう（１次写真）。このマスク処理により、ドリフト層３の表面近傍にガードリングを形成するためのレジスト層が形成される。マスク処理後、従来から知られた方法によりレジスト層に覆われていない酸化膜をエッチングし、当該エッチングに用いたレジスト層を除去する（図２（ｂ））。
【００２８】
その後、ｐ型不純物としてボロンをイオン注入し、ｐ型不純物領域のガードリングを形成する（図３（ｃ））。
【００２９】
イオン注入が終わると、ガードリングのための熱拡散を行なった後、再度酸化膜を形成する。次に、ドリフト層３の表面近傍に主構造およびチャネルストッパ１８を形成するに先立ち、当該領域上の酸化膜を除去すべく、マスク処理（２次写真）を行なう。これにより、レジスト層が形成される。
【００３０】
マスク処理後、レジスト層に覆われていない酸化膜をエッチングし、当該エッチングに用いたレジスト層を除去する。その後、ｎ型不純物としてリンをイオン注入する（図３（ｄ））。
【００３１】
その後、前記レジスト層を利用してゲート酸化膜７のための酸化膜を形成し、酸化膜形成に用いたレジスト層を除去した後、ポリシリコン膜を全面に亘って形成する（図４（ｅ））。
形成したポリシリコン膜において、ゲート電極８のためのポリシリコン膜および保護膜１６のためのポリシリコン膜を残して取除くべく、マスク処理（３次写真）を行なって、レジスト層を形成する（図４（ｆ））。
【００３２】
その後、レジスト層に覆われていないポリシリコン膜を従来から知られたＣＤＥ（ケミカルドライエチャー）方法でエッチングし、当該エッチングに用いたレジスト層を除去する。
レジストを除去した後、長時間に亘って拡散処理を行い、ガードリング１２、高導電層４およびチャネルストッパ１８を形成する（図５（ｇ））。
【００３３】
長時間の拡散処理を経た後、反転層領域５を形成すべくイオン注入が行なわれる。尚、反転層領域５は前記したように不純物濃度の異なるチャネル拡散領域および主拡散領域から成り、先ずチャネル領域を形成するために、第１回目のイオン注入としてボロンがイオン注入される（図５（ｈ））。
ところで、本発明では、先に形成したポリシリコン膜がレジスト層として活用されており、イオン注入のためのマスク処理を行なう必要がない。
【００３４】
次に、反転層領域５における第２回目のイオン注入に先立ちマスク処理（４次写真）を行なう。これにより、主接合領域上を除く全面にレジスト層が形成される。
【００３５】
マスク処理後、第２回目のイオン注入としてボロンがイオン注入される。尚、２回目のイオン注入の方が、第１回目のイオン注入より、不純物の濃度が高く設定されている。
尚、第２回目のイオン注入を終えた後、当該イオン注入に用いたレジスト層を除去する（図６（ｉ））。
その後、拡散処理を行い、先程イオン注入した不純物を活性化させ、チャネル領域および主接合領域から成る反転層領域５を形成する（図６（ｊ））。
【００３６】
次に、ソース領域６のためのマスク処理（５次写真）を行なう。これにより、ソース領域上の表面を除く全面にレジスト層が形成される。
マスク処理後、ｎ型不純物としてリンをイオン注入し、その後当該イオン注入に用いたレジスト層を除去する（図７（ｋ））。
【００３７】
その後、層層間絶縁膜９として層間ＰＳＧを形成した後、拡散処理を行ない、先程イオン注入した不純物を活性化してソース領域６を形成する（図７（ｌ））。
【００３８】
次に、マスク処理（６次写真）を行い、ソース領域およびゲート電極上の層間絶縁膜９と、最外郭のガードリング１２上の層間絶縁膜９と、チャネルストッパ１８上の保護膜１６の内側を除く全面にレジスト層を形成した後、従来から知られたエッチングを行なって、レジスト層で覆われていない層間絶縁膜９を除去し（図８（ｍ））、その後エッチングに用いたレジスト層を取除く。
【００３９】
次に、従来から知られたスパッタ法又は蒸着法でアルミ層（Ｓｉを約１パーセント含有）を全面に形成する。
その後、マスク処理（７次写真）を行い、主構造上のアルミ層上と、最外郭のガードリング１２上のアルミ層上とを除く全面にレジスト層を形成した後、エッチング処理を行なう。尚、アルミ層を除去するためのエッチング処理では、先ずアルミ除去のためのエッチングが行なわれ、その後シリコン除去のためのエッチングが行なわれている。
【００４０】
ところで、前記したアルミ層のエッチングにより、チャネルストッパ１８上にある保護膜１６もエッチングされることとなり、保護膜１６の厚さ寸法が低減することが確認されている。
【００４１】
アルミ層のエッチングに用いたレジスト層を除去した後、残存するアルミ層をシンター（焼鈍）することにより、ソース電極１１およびフィールドプレート１５を形成する（図８（ｎ））。
【００４２】
その後、全面に亘ってポリイミド層を形成した後、マスク処理（８次写真）を行い、保護膜１６上の端部を除く全面にレジスト層を形成した後、エッチング処理を行なう。これにより、保護膜１６の端部、すなわち半導体装置の外周端を除く全面にポリイミド層１７が形成される。その後ポリイミドに対しハードベークを施し、当該ポリイミド層１７を硬化させる（図９（ｏ））。
【００４３】
その後、ドレイン層２の底面に、従来から知られた方法でチタン、ニッケルおよび銀から成るドレイン電極１を形成する（図９（ｐ））。以上が、本発明の半導体装置１０の製造方法である。
【００４４】
前記したように、本発明によれば、ｎ型の不純物がドープされたチャネルストッパ１８を端部から所定の位置まで連続的に形成することができ、ｐ型の不純物のドープを考慮する必要がないことから、チャネルストッパ１８の濃度や寸法などの設計を単純化することができ、効率的に設計することができる。
【００４５】
前記した実施例では、不純物濃度や寸法などを具体的な数値を例示して説明したが、これに限定する必要はなく、適宜その値を変更してもよい。
前記した実施例では、第１導電型としてｎ型および第２導電型としてｐ型を例に説明を行なったが、これに限る必要はなく第１導電型としてｐ型および第２導電型としてもよい。
【００４６】
更に、前記した実施例では、ＭＯＳＦＥＴを例に説明を行なったがこれに限る必要はなく、少なくとも保護層および空乏層停止領域を備えた半導体装置に本発明を適用してもよい。
【図面の簡単な説明】
【００４７】
【図１】本発明の半導体装置
【図２】本発明の半導体装置の製造方法を示す図である（その１）。
【図３】本発明の半導体装置の製造方法を示す図である（その２）。
【図４】本発明の半導体装置の製造方法を示す図である（その３）。
【図５】本発明の半導体装置の製造方法を示す図である（その４）。
【図６】本発明の半導体装置の製造方法を示す図である（その５）。
【図７】本発明の半導体装置の製造方法を示す図である（その６）。
【図８】本発明の半導体装置の製造方法を示す図である（その７）。
【図９】本発明の半導体装置の製造方法を示す図である（その８）。
【符号の説明】
【００４８】
１  ドレイン電極
２  ドレイン層
３  ドリフト層
４  高導電層
５  反転層領域
６  ソース領域
７  ゲート酸化膜
８  ゲート電極
９  層間絶縁膜
１０  半導体装置
１１  ソース電極
１２  ガードリング
１３  酸化膜
１４  絶縁膜
１５  フィールドプレート
１６  保護膜
１７  ポリイミド層
１８  チャネルストッパ
１９  酸化膜（ゲート酸化膜と同時的に形成）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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