(57)【要約】      （修正有）【課題】強誘電体キャパシタ部を含む半導体装置の製造において、所定工程での残留分極量の予測値または測定値に応じて、後の工程での製造パラメータを調整、残留分極量を調整する製造方法を提供する。【解決手段】半導体基板上にトランジスタ層部を形成する工程と、トランジスタ層部の上方に、下部電極３、強誘電体２および上部電極１を含む強誘電体キャパシタ部Ｃ１を形成する工程とを有する半導体装置の製造方法であり、強誘電体キャパシタ部Ｃ１を形成する工程は、強誘電体キャパシタ部Ｃ１の製造パラメータ、例えば、下部電極３あるいは強誘電体結晶２の配向性、膜厚、材料成分等の物理量、あるいは、成膜時の温度、半導体基板雰囲気中のガスの組成比のような成膜条件、アニール時の温度、アニール時半導体基板雰囲気中のガスの組成比のような熱処理条件、その他の製造時の制御量等に基づいて、上部電極１の面積を調整する。【選択図】図１３Ａ
2008205241.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上にトランジスタ層部を形成する工程と、
トランジスタ層部の上方に、下部電極、強誘電体および上部電極を含む強誘電体キャパシタ部を形成する工程とを有し、
前記強誘電体キャパシタ部を形成する工程は、強誘電体キャパシタ部の製造パラメータに基づいて、上部電極の面積を調整する調整工程を含む半導体装置の製造方法。
【請求項２】
前記調整工程は、前記強誘電体キャパシタ部の製造パラメータに基づく前記強誘電体キャパシタ部の残留分極量の予測値が目標値をより小さい場合に、上部電極の面積を通常時より大きく形成する請求項１に記載の半導体装置の製造方法。
【請求項３】
前記調整工程は、前記強誘電体キャパシタ部の製造パラメータに基づく前記強誘電体キャパシタ部の残留分極量の予測値が目標値より小さいに、上部電極の面積を通常時より小さく形成する請求項１または２に記載の半導体装置の製造方法
【請求項４】
前記強誘電体キャパシタ部の残留分極量の予測値が目標値より小さい場合に、上部電極のエッチング処理の選択比を上げて、上部電極側面の半導体基板面法線方向に対する傾きであるテーパ角度を低減させて上部電極を形成する請求項３に記載の半導体装置の製造方法。
【請求項５】
前記強誘電体キャパシタ部の残留分極量の予測値が目標値より大きい場合に、上部電極のエッチング処理の選択比を下げて、上部電極側面の半導体基板面法線方向に対する傾きであるテーパ角度を増加させて上部電極を形成する請求項３または４に記載の半導体装置の製造方法。
【請求項６】
半導体基板上にトランジスタ層部を形成する工程と、
トランジスタ層部の上方に、下部電極、強誘電体および上部電極を含む強誘電体キャパシタ部を形成する工程とを有し、
強誘電体キャパシタ部を形成する工程は、
前記下部電極の成膜工程と、
前記強誘電体の成膜工程と、
前記上部電極の成膜工程と、
前記上部電極形状を形成する工程と、
前記強誘電体の残留分極量を測定する工程と、
前記下部電極形状を形成する工程と、を含み、
前記下部電極形状を形成する工程では、前記残留分極量の測定値がより大きい場合に下部電極の面積を通常時より縮小し、前記残留分極量の測定値が目標値より小さい場合に下部電極の面積を通常時より増加させる半導体装置の製造方法。
【請求項７】
強誘電体キャパシタ部を形成する工程は、強誘電体キャパシタ部の残留分極量の測定値に応じて、前記上部電極形状の形成または前記下部電極形状の形成に伴う前記誘電体キャパシタの損傷から回復させるためのアニール温度を制御するアニール制御工程をさらに含む請求項６に記載の半導体装置の製造方法。
【請求項８】
半導体基板上にトランジスタ層部を形成する工程と、
前記トランジスタ層部の上方に強誘電体キャパシタ部を形成する工程と、
強誘電体キャパシタ部の上方に配線層を形成する工程と、
配線層形成後の残留分極量の測定値に応じて、ポリイミドの熱処理条件を変更する変更工程とを有する半導体装置の製造方法。
【請求項９】
半導体基板上にトランジスタ層部を形成する工程と、
トランジスタ層部の上方にＰＺＴ強誘電体キャパシタ部を形成する工程と、を有し、
前記ＰＺＴ強誘電体キャパシタ部を形成する工程は、ＰＺＴ強誘電体中の鉛の含有量とＰＺＴ強誘電体の膜厚との組み合わせに応じて、前記強誘電体の結晶化アニールの温度と結晶化アニール時の酸素流量を制御する制御工程を含む、半導体装置の製造方法。
【請求項１０】
半導体基板上にトランジスタ層部を形成する工程と、
トランジスタ層部の上方にＰＺＴ強誘電体キャパシタ部を形成する工程と、を有し、
前記ＰＺＴ強誘電体キャパシタ部を形成する工程は、ＰＺＴ強誘電体中の鉛の含有量とＰＺＴ強誘電体の膜厚との組み合わせに応じて、前記ＰＺＴ強誘電体の結晶化アニールの温度と結晶化アニール時の酸素流量を制御する制御工程と、
前記ＰＺＴ強誘電体キャパシタ部の上部電極を形成する工程と、を含み、
前記上部電極を形成する工程は、ＰＺＴ強誘電体中の鉛の含有量とＰＺＴ強誘電体の膜厚との組み合わせおよび前記制御工程における結晶化アニールの温度と酸素流量の制御に基づく前記ＰＺＴ強誘電体の残留分極量に応じて上部電極での光の反射率を通常時より増加させ、または、通常時より減少させる反射率調整工程を含む半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体キャパシタを有する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、強誘電体の分極反転を利用して情報を強誘電体キャパシタに保持する強誘電体メモリ（ＦｅＲＡＭ）の開発が進められている。強誘電体メモリは、電源を切っても保持された情報が消失しない不揮発メモリであり、高集積度、高速駆動、高耐久性、低消費電力を実現できることから特に注目されている。
【０００３】
強誘電体キャパシタを構成する強誘電体膜の材料としては、残留分極量が大きな、１０〜３０μＣ／ｃｍ２程度のＰＺＴ（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３）膜、ＳＢＴ（ＳｒＢｉ２Ｔａ２Ｏ９）膜などのペロブスカイト結晶構造を有する強誘電体酸化物が主として用いられている。
【０００４】
一般的に残留分極量が大きいと、強誘電体キャパシタ形成後の工程劣化と呼ばれる、多層配線形成時のプラズマ・ガス・熱によるダメージに対する耐性が強くなる。また、書き込み後の温度変化（特に高温側）に対してのマージンが向上する。このため、従来は、残留分極量はなるべく大きくなるように工夫して製造していた。
【０００５】
例えば、ビット１を常温で強誘電体キャパシタに書き込んだ時点である程度の残留分極量があったとしても、その強誘電体キャパシタが９０℃〜２５０℃程度の高温になると、熱により残留分極量が減少する。この現象を熱減極と呼ぶ。したがって、初期に残留分極量が少ないと熱減極に耐えられず、残留分極が消滅することがある。あるいは、残留成分が少なくなって、０か１が分からなくなってしまうことがある。
【０００６】
従来の技術においては、残留分極量を可能なだけ高くするのが一般的な手法であった。例えば、下記に示す先行技術文献（特許文献１から４参照）では、主に特性評価用の強誘電体キャパシタを設けておき、その強誘電体キャパシタの特性を半導体装置製造工程の途中で測定する。そして、その測定結果に応じて以降の工程の進め方を決定する手法が記載されている。
【特許文献１】特開２００４−９５６７８号公報
【特許文献２】特開２００４−１８６３２１号公報
【特許文献３】特開２００４−４７９４３号公報
【特許文献４】特開２００６−１６５１２８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上述した技術では、従来の一般的な考え方として残留分極量は高ければ高いほどよいとされていたため、残留分極量が可能な限り高くなるように製造手法・条件を工夫してきた。
【０００８】
しかしながら、最近の調査により、デバイスの残留分極量が初期の設計回路で設定した予想残留分極量の変動範囲を超えてしまうと、逆に回路が上手く動作しない、あるいは長期的にみて信頼性が落ちる結果が得られてきた。
【０００９】
例えば、残留分極量を高くし過ぎると、強誘電体キャパシタ部の容量が大きくなるので、所定時間内での電荷のチャージが困難になる。その結果、このような強誘電体キャパシ
タを含む素子へのアクセススピードが落ちることになる。このように残留分極量を高くし過ぎると、回路の動作バランスが崩れ、動作不良を誘発する。
【００１０】
半面、残留分極量を低くし過ぎると、熱減極で残留分極量が小さくなってしまうので、“０”を記録したのか、”１“で記録したのか回路側で判断できなくてってしまう。このように、残留分極量は高過ぎても低過ぎても回路動作に影響を及ぼしてしまう。また同じ素子内で残留分極量容量のばらつきが大きくなれば、回路動作に支障をきたすのはいうまでもない。
【００１１】
過去の技術では、配線工程で残留分極量を測定するものや、モニタ用に設けた強誘電体キャパシタを測定して以降の工程の進め方を決定する手法がある。しかしながら、いずれの技術でも、具体的に残留分極量を制御する提案はなされていない。本発明の目的は、強誘電体キャパシタ部を含む半導体装置の製造において、所定工程での残留分極量の予測値または測定値に応じて、後の工程での製造パラメータを調整、残留分極量を調整ことにある。
【課題を解決するための手段】
【００１２】
本発明は前記課題を解決するために、以下の手段を採用した。すなわち、本発明は、半導体基板上にトランジスタ層部を形成する工程と、トランジスタ層部の上方に、下部電極、強誘電体および上部電極を含む強誘電体キャパシタ部を形成する工程とを有する半導体装置の製造方法である。そして、前記強誘電体キャパシタ部を形成する工程は、強誘電体キャパシタ部の製造パラメータに基づいて、上部電極の面積を調整する調整工程を含む。
【００１３】
本発明によれば、例えば、第１の工程の製造パラメータから残留分極量を予測し、第１の工程より後の第２の工程の製造パラメータによって残留分極量を調整する。ここで、第１の工程の製造パラメータは、例えば、下部電極あるいは強誘電体結晶の配向性、膜厚、材料成分等の物理量、あるいは、成膜時の温度、半導体基板雰囲気中のガスの組成比のような成膜条件、アニール時の温度、アニール時半導体基板雰囲気中のガスの組成比のような熱処理条件、その他の製造時の制御量等である。
【００１４】
また、後の工程の製造パラメータは、例えば、上部電極の面積、上部電極形状形成時、または、上部電極形状形成後の熱処理条件、下部電極の面積、下部電極配向性、強誘電体配向性、下部電極形状形成後の熱処理条件、下部電極形成後の熱処理条件、下部電極成膜条件、強誘電体成膜条件、上部電極成膜条件、保護膜成膜条件等の制御量である。
【００１５】
前記調整工程は、前記強誘電体キャパシタ部の製造パラメータに基づいて前記強誘電体キャパシタ部の残留分極量の予測値が目標値より小さい場合に、上部電極の面積を通常時より大きく形成するものでもよい。
【００１６】
また、前記調整工程は、前記強誘電体キャパシタ部の製造パラメータに基づいて前記強誘電体キャパシタ部の残留分極量の予測値が目標値より大きい場合に、上部電極の面積を通常時より小さく形成するものでもよい。このように、本発明によれば、強誘電体キャパシタ部の残留分極量の予測値に応じて、上部電極面積を調整し、残留分極量を目標値に合わせ込むことができる。
【００１７】
また、本発明は、上部電極形状形成後に、残留分極量の測定値に応じて、下部電極面積を調整するものでもよい。このように、本発明によれば、強誘電体キャパシタ部の残留分極量の測定値に応じて、下部電極面積を調整し、残留分極量を目標値に合わせ込むことができる。
【００１８】
また、本発明は、残留分極量の予測値および測定値の少なくとも一方に応じて、上部電極形成後の熱処理条件その他の制御量を調整するものでもよい。このように、本発明によれば、強誘電体キャパシタ部の残留分極量の測定値に応じて、製造パラメータを調整し、残留分極量を目標値に合わせ込むことができる。
【発明の効果】
【００１９】
本発明によれば、強誘電体キャパシタ部を含む半導体装置の製造において、所定工程での残留分極量の予測値または測定値に応じて、後の工程での製造パラメータを調整し、残留分極量を調整できる。
【発明を実施するための最良の形態】
【００２０】
以下、図面を参照して本発明を実施するための最良の形態（以下、実施形態という）に係る半導体装置の製造方法について説明する。以下の実施形態の構成は例示であり、本発明は実施形態の構成には限定されない。
【００２１】
＜製造工程の概要＞
本製造方法では、強誘電体キャパシタを含む半導体装置において、製造工程中の製造パラメータ（材料成分の組成、特性、寸法等の物理量、正常条件を規定する制御量、製造目標値等）に基づき、強誘電体キャパシタの残留分極量を予測する。また、その製造工程中で残留分極量を測定する。そして、残留分極量が予測または測定された工程より後の工程での製造パラメータを操作することによって、その強誘電体キャパシタの残留分極量を所望の値に制御する。
【００２２】
図１に、本半導体装置の製造工程の概要を示す。図１は、強誘電体メモリの製造工程の概要を示している。本製造工程の特徴は、現在の工程における物理量から、強誘電体メモリに含まれるコンデンサの残留分極量を予測し、あるいは、実測し、その予測値または測定値に基づいて、次の工程の製造パラメータを調整することにある。このようにして、現在の工程で予測される残留分極量が、目標値の範囲からずれている場合に、次の工程において残留分極量が目標値に近づくように製造パラメータを変更し、残留分極量を制御する。
【００２３】
この工程では、まず、半導体基板（ウェーハともいう）に、コンデンサより下層の素子が形成される（Ｓ１）。下層の素子は、例えば、トランジスタである。
【００２４】
さらに、層間膜等が形成された後、コンデンサの下部電極層が形成される（Ｓ２）。この状態では、下部電極材料が半導体基板全面に成膜される。このとき、下部電極の物理量、例えば、下部電極の結晶の配向性が測定され、その物理量に基づいて、コンデンサの残留分極量が予測される。
【００２５】
このような物理量と、残留分極量との関係は、事前に実験的に測定しておけばよい。例えば、下部電極の配向性から残留分極量を予測する場合には、下部電極での、結晶の配向性以外の物理量が、目標値の範囲にあると仮定して、下部電極の結晶の配向性が、各値の場合に、最終的な残留分極量として得られる値を実験的に求めておけばよい。また、下部電極での、結晶の配向性以外の物理量を複数個条件設定しておき（パラメータとして値を指定しておき）、下部電極の結晶の配向性と最終的な残留分極量との関係を実験的に求めておいてもよい。なお、ここで、配向性とは、いわゆるミラー指数で示される結晶面の方向をいう。（例えば、もう一つの下部電極のパラメータとして、下部電極が所定の膜厚より薄く形成されるとＱＳＷが低下するが、下部電極が所定の膜厚より薄く形成されると、下部電極の結晶配向性の値が変化する。半面、下部電極が所定の膜厚より厚く形成されるとＱＳＷは余り変化しない。この場合、下部電極の結晶配向性の値も殆ど変化しない。）
次に、Ｓ２での予測値に基づき、製造パラメータを調整して残留分極量を制御しつつ、強誘電体層を形成する（Ｓ３）。ここで、製造パラメータは、例えば、強誘電体層を結晶化させる熱処理条件、例えば、アニール温度、アニール時間、アニール時に半導体基板がさらされる雰囲気中のガスの成分比等である。さらに、製造パラメータとして、強誘電体の強誘電体の膜厚、強誘電体を構成する材料の成分等を用いることができる。強誘電体の膜厚は、測定することもできるし、製造時の目標値を用いてもよい。また、強誘電体を構成する材料の成分は、例えば、強誘電体としてＰＺＴを使用した場合に、含まれる鉛の含有率（すなわち、Pb/(Zr+Ti)の比率をいう）である。この成分は、分光分析等の周知の技術で測定してもよいし、製造時の目標値を用いてもよい。
【００２６】
この状態では、下部電極材料が半導体基板全面に成膜され、結晶化される。強誘電体層の結晶化の後、強誘電体の物理量が測定され、その物理量に基づいて、コンデンサの残留分極量が予測される。ここで、物理量とは、例えば、強誘電体層の結晶の配向性、膜厚、材料成分等である。配向性は、Ｘ線回折により求めることができる。膜厚は、例えば、光干渉方式で測定してもよい。また、製造目標値を膜厚として使用してもよい。鉛の含有率は、分光分析等の周知の技術で測定してもよいし、製造時の目標値を用いてもよい。
【００２７】
次に、Ｓ３での予測値に基づき、製造パラメータを調整して残留分極量を制御しつつ、上部電極層を形成する（Ｓ４）。ここで、製造パラメータとは、例えば、上部電極の光の反射率、上部電極の膜厚、酸化量、成膜時の半導体基板がさらされる雰囲気中のガス比、スパッタリングによって成膜する場合のスパッタリング時間、スパッタリング装置への投入電力（パワー）等である。さらに、成膜後の熱処理条件を調整して残留分極量を制御してもよい。そして、現在の各種物理量を測定し、残留分極量を予測する。
【００２８】
ここで、各種物理量とは、例えば、上部電極の反射率、比抵抗等である。また、上部電極を２層の膜で構成した場合に、２つの膜の間の物理量の比率、すなわち、反射率の比率、あるいは、比抵抗の比率を用いて残留分極量を予測することもできる。
【００２９】
次に、Ｓ４での測定値あるいは予測値に基づき、製造パラメータを調整して残留分極量を制御しつつ、上部電極のパターンを形成する（Ｓ５）。ここで、製造パラメータとは、例えば、上部電極の面積である。上部電極の面積は、例えば、上部電極をパターン形成するレジストの面積、すなわち、レジストに転写されるレチクル上のパターン面積で制御できる。より具体的に説明すると、上部電極の面積はレチクル上のパターン面積で制御するが、レチクル上の面積を変化するには複数のレチクルを準備しなければならないため、効率的ではない。通常、レチクルは同じものを使用し、露光量を可変することでレジストのパターン面積を制御させて形成させることが好ましい。
【００３０】
また、上部電極の面積は、エッチング条件、例えば、上記レジストをマスクにしてエッチングするときのエッチング時間、エッチングガスの成分比によって制御できる。エッチングガスの成分比によって、レジストと上部電極材料との選択比を制御できるので、最終的な上部電極面積を調整できる。例えば、エッチングの選択比を下げて、上部電極側面の前記半導体基板面法線方向に対する傾きであるテーパ角度を増加させると、上部が小さくなり、上部電極面積が減少する。また、エッチングの選択比を上げて、上部電極側面の前記半導体基板面法線方向に対する傾きであるテーパ角度を減少させると、上部電極面積が増加する。上部電極側面が半導体基板面法線方向に対して垂直に近くなり、上部が小さくならないからである。
【００３１】
また、エッチング後の熱処理にて、熱処理条件（これらの熱条件を回復アニールと呼ぶ。通常、回復アニールにはある程度の温度（高温）と、酸素を含んだガスが必要となる。）を調整することで、残留分極量を制御してもよい。さらに、Ｓ５の工程において、上部
電極のパターン形成後に、残留分極量を測定する。
【００３２】
残留分極量は、一対のプローブの一方を上部電極のパターンに接触させ、他方のプローブを強誘電体に接触させて測定することができる。測定回路は、例えば、ソーヤタワー回路を適用すればよい。次に、Ｓ５での測定値あるいは予測値に基づき、製造パラメータを調整して残留分極量を制御しつつ、強誘電体のパターンを形成する（Ｓ５−１）。
【００３３】
ここで、製造パラメータとは、例えば、強誘電体の面積である。強誘電体の面積は、例えば、強誘電体をパターン形成するレジストの面積、すなわち、レジストに転写されるレチクル上のパターン面積で制御できる。また、強誘電体の面積は、エッチング条件、例えば、上記レジストをマスクにしてエッチングするときのエッチング時間、エッチングガスの成分比によって制御できる。
【００３４】
また、エッチング後の熱処理にて、熱処理条件（これらの熱条件を回復アニールと呼ぶ。通常、回復アニールにはある程度の温度（高温）と、酸素を含んだガスが必要となる。）を調整することで、残留分極量を制御してもよい。さらに、Ｓ５-1の工程において、強誘電体のパターン形成後に、残留分極量を測定する。
【００３５】
次に、Ｓ５での測定値に基づき、製造パラメータを調整して残留分極量を制御しつつ、下部電極のパターンを形成する（Ｓ６）。ここで、製造パラメータとは、例えば、下部電極の面積である。下部電極の面積は、例えば、下部電極をパターン形成するレジストの面積、すなわち、レジストに転写されるレチクル上のパターン面積で制御できる。
【００３６】
また、下部電極の面積は、エッチング条件、例えば、上記レジストをマスクにしてエッチングときのエッチング時間、エッチングガスの成分比によって制御できる。エッチングガスの成分比によって、レジストと下部電極材料との選択比を制御できるので、最終的な下部電極面積を調整できる。さらに、Ｓ６の工程において、下部電極のパターン形成後に、残留分極量を測定する。
【００３７】
次に、Ｓ６での測定値に基づき、製造パラメータを調整して残留分極量を制御しつつ、熱処理を実行する（Ｓ７）。この熱処理とは、キャパシタを形成する種々のプロセスで発生した損傷を軽減する処理である（一般的には、この熱処理のことを回復アニールと呼んでいる）。また、製造パラメータとは、例えば、熱処理温度、熱処理時間、あるいは、熱処理時に半導体基板がさらされる雰囲気中のガスの成分である。
【００３８】
次に、キャパシタ上層の配線層およびプラグ層を形成する（Ｓ８）。さらに、キャパシタの残留分極量を測定する（Ｓ９）。この残留分極量は、配線層の配線パターンを介して測定すればよい。
【００３９】
次に、Ｓ９での測定値に基づき、製造パラメータを調整しつつ、保護膜を形成する（Ｓ１０）。ここで、製造パラメータとは、例えば、保護膜の熱処理温度、あるいは、熱処理時間である。ここでは、半導体基板の最上位の層に形成される保護膜の熱処理条件を調整することで、保護膜および配線層の下層に形成されたキャパシタの残留分極量を調整する。
【００４０】
＜制御手順の骨子＞
以下、図１の製造工程で説明した残留分極量の個々の制御手順を説明する。（第１の方法）付記１−５に対応
第１の方法は、図１のＳ２以下の工程での残留分極量の予測と、Ｓ５での上部電極のパターン形成によって実現する。すなわち、強誘電体キャパシタの上部電極形成工程までの
半導体装置の製造パラメータから残留分極量の予測値を求める。予測値が、目標値を下回る場合に、強誘電体キャパシタの上部電極の面積を通常時の値、あるいは、標準値より増加して強誘電体キャパシタを形成する。一方、予測値が、目標値を上回る場合に、強誘電体キャパシタの上部電極の面積を縮小させて強誘電体キャパシタを形成する。ここで、上部電極の面積の通常時の値、あるいは、標準値とは、例えば、設計で規定された目標値、製造プロセスの実績から決定される値等をいう。
【００４１】
このような残留分極量の予測のため、本実施形態では、（１）下部電極配向性、（２）強誘電体結晶配向性、（３）強誘電体結晶膜厚、（４）強誘電体結晶生成時の結晶化アニール温度、（５）強誘電体結晶がＰＺＴである場合、ＰＺＴ中の鉛量、（６）上部電極での光の反射率、（７）上部電極を２層の材料で構成した場合では、２層間の物理特性量の比率を使用する。
（１）下部電極配向性からの残留分極量の予測
図２Ａ−２Ｆに白金の下部電極の成膜条件と、配向性（＜２２２＞配向）との関係を示す。図２Ａは、スパッタリングによる成膜時のスパッタリング装置への投入電力と、形成された下部電極の配向性を示す。図２Ｂは、その場合のＸ線回折の強度分布（ロッキングカーブ）の半値幅を示している。また、図２Ｃは、スパッタリングによる成膜時のアルゴンガス流量と、形成された下部電極の配向性を示す。図２Ｄは、その場合のＸ線回折の強度分布の半値幅を示している。
【００４２】
図２Ｅは、スパッタリングによる成膜時の電力およびアルゴンガス流量が標準値（ｒｅｆで示されている）の場合と、図２Ａおよび図２Ｃで配向性が向上した組み合わせの条件の場合の、それぞれの下部電極の配向性を示す。図２Ｆは、その場合のＸ線回折の強度分布（ロッキングカーブ）の半値幅を示している。図２Ａ−２Ｆに示すように、スパッタリングの条件を変更することで、下部電極の配向性を制御できることが分かる。
【００４３】
図２Ｉ−２Ｊは、成膜時の温度と、＜２２２＞配向性との関係を示す。図２Ｉは、Ｘ線回折光の積分強度分布による配向性を示し、図２Ｊは、強度分布の半値幅を示す。図２Ｉ−２Ｊから、成膜時の温度によって下部電極配向性を制御できることが分かる。
【００４４】
一方、図２Ｇは、図２Ｅ−２Ｆと同様の手順で下部電極の＜２２２＞配向性を制御したときに、その上部に形成される強誘電体（ＰＺＴ）配向性を示す。また、図２Ｈは、そのときの強誘電体（ＰＺＴ）配向率を示す。配向性はＸ線の検出強度の分布であり、配向率は、他の結晶面を含めた検出強度の比率である。下部電極の＜２２２＞配向性が改善した場合に、その上層の強誘電体の＜２２２＞配向性が改善することが分かる。
【００４５】
そこで、強誘電体の配向性と残留分極量の関係を実験的に測定しておけば、下部電極配向性を測定することで、強誘電体の残留分極量を予測することが可能になる。すなわち、下部電極配向性からＰＺＴ配向性を推定し、ＰＺＴ配向性から残留分極量を予測すればよい。
（２）強誘電体結晶配向性からの残留分極量の予測
図２Ｋに、強誘電体（ＰＺＴ）配向性と、そのＰＺＲを誘電体として使用した強誘電体キャパシタの残留分極量との関係を示す。図２Ｋのように、ＰＺＲの配向性が＜１００＞で支配的になると、残留分極量が低下する。
【００４６】
図２Ｌに、同一の強誘電体試料（ＰＺＴ）での＜１００＞配向性と＜１１１＞配向性との関係を示す。図２Ｌのように、ＰＺＴ＜１００＞強度と、ＰＺＴ＜１１１＞強度とは、相関関係があり、ＰＺＴ＜１００＞配向率が高いほど、ＰＺＴ＜１１１＞配向率が低下する。なお、＜１１１＞と＜２２２＞は、物理的には、同一の回折方向となる。
【００４７】
したがって、図２Ｋに示したような配向性と残留分極量との関係を実験的に測定しておけば、残留分極量の予測が可能となる。すなわち、強誘電体キャパシタを含む半導体装置の製造プロセスにおいて、強誘電体結晶形成後に、その結晶の配向性を測定することによって、残留分極量を間接的に予測できる。
（３）強誘電体結晶膜厚からの残留分極量の予測
一般に、ＦｅＲＡＭにおいて、コンデンサを構成する電極間の強誘電体結晶膜厚が厚いと、残留分極量が増加することが知られている。そこで、ＦｅＲＡＭの製造プロセスにおいて、強誘電体結晶形成後に、その膜厚を測定することによって、残留分極量を予測できる。
（４）強誘電体結晶生成時の結晶化アニール温度からの残留分極量の予測
図３Ａ、および図３ＢにＰＺＴ結晶生成時の結晶化アニール温度と、その結晶化アニールによって形成されたＰＺＴを含むＦｅＲＡＭの残留分極量との関係を示す。図３Ａは、ＰＺＴ中の相対鉛量（Ｐｂ）を、Ｐｂ量／（Ｚｒ量＋Ｔｉ量）で定義したときに  相対鉛量が１．１２７の場合の結果である。また、図３Ａのそれぞれのグラフは、ＦｅＲＡＭを構成する上部電極の光の反射率Ｒをパラメータとして変化させた場合の測定量を示している。
【００４８】
また、図３Ｂは、上部電極の光の反射率Ｒ＝２６パーセント（測定波長は４８０ｎｍ）のときの結果である。図３Ｂのそれぞれのグラフは、ＦｅＲＡＭを構成するＰＺＴの相対鉛量をパラメータとして変化させた場合の測定量を示している。
【００４９】
また、図３Ｃは、ＰＺＴの結晶化アニール温度の残留分極量への影響を品質工学にしたがった感度で示したものである。このグラフでは、ＰＺＴ結晶化アニール温度を５７３℃〜５５３℃まで可変した値を示しているが、この範囲内では、結晶化アニール温度を５５３℃に下げた方が、残留分極量が大きくなることが判る。しかしこれらの結晶化アニールの影響度は、強誘電体キャパシタの構成（製造方法）でも異なるため、あくまで一例の結果である。また、ＰＺＴ結晶化アニール温度の変化によって、感度（ｄＢ）が１未満と低いが、これも強誘電体キャパシタの構成（製造方法）でも値が増減するため、あくまで一例の結果である。  図３Ｃのように、今回用いた強誘電体では、結晶化アニール温度が、５５３度から５７３度の範囲では、温度が低いほど残留分極量は大きくなる結果を得た。
【００５０】
図３Ａから図３Ｃに示すように、上部電極の反射率、ＰＺＴの相対鉛量等の条件を所定値に設定した状態で、結晶化アニール温度を求めることで、残留分極量を予測することができる。
（５）ＰＺＴ中の鉛量からの残留分極量の予測
図４Ａ、および図４ＢにＰＺＴ結晶中の相対鉛量と、そのＰＺＴを含むＦｅＲＡＭの残留分極量との関係を示す。ここで、上述（４）で述べたように、ＰＺＴ中の相対鉛量は、Ｐｂ量／（Ｚｒ量＋Ｔｉ量）で定義される。
【００５１】
図４Ａは、ＰＺＴの結晶化アニール温度を摂氏５６３度に固定した状態で、相対鉛量を１．１〜１．１６の範囲で変更した場合の結果である。また、図４Ａのそれぞれのグラフは、ＦｅＲＡＭを構成する上部電極の光の反射率Ｒをパラメータとして変化させた場合の測定量を示している。
【００５２】
また、図４Ｂは、上部電極の光の反射率Ｒ＝２６パーセントとしたときの結果である。図４Ｂのそれぞれのグラフは、ＰＺＴの結晶化アニール温度をパラメータとして変化させた場合の測定量を示している。
【００５３】
また、図４Ｃは、ＰＺＴ中の相対鉛量の残留分極量への影響を品質工学にしたがった感度で示したものである。図４Ｃのように、今回用いた強誘電体の構成では、Ｐｂ量が１．
１１９〜１．１４３の間では、ＰＺＴ中の相対鉛量が多いほど残留分極量は大きくなる結果を得ている。
【００５４】
図４Ａから図４Ｃに示すように、上部電極の反射率、結晶化アニール温度等の条件を所定値に設定した場合には、ＰＺＴの相対鉛量を求めることで、残留分極量を予測することができる。
（６）上部電極での光の反射率からの残留分極量の予測
図５Ａ、および図５Ｂに上部電極の光の反射率と、その上部電極を含むＦｅＲＡＭの残留分極量との関係を示す。ここでは、ＦｅＲＡＭは、上部電極、ＰＺＴの強誘電体層、および下部電極とを含むコンデンサを有すると仮定している。
【００５５】
図５Ａは、ＰＺＴ中の相対鉛量をＰｂ量／（Ｚｒ量＋Ｔｉ量）で定義したときに、相対鉛量が１．１２７に固定し、上部電極の反射率を２４．５パーセントから２８パーセントの範囲で変更したときの測定結果である。また、図５Ａのそれぞれのグラフは、ＰＺＴの結晶化アニール温度をパラメータとして変化させた場合の測定量を示している。
【００５６】
また、図５Ｂは、ＰＺＴの結晶化アニール温度を摂氏５６３度に固定した状態での測定結果である。また、図５Ｂのそれぞれのグラフは、ＦｅＲＡＭを構成するＰＺＴの相対鉛長をパラメータとして変化させた場合の測定量を示している。
【００５７】
図５Ａおよび図５Ｂに示すように、ＰＺＴの相対鉛量、結晶化アニール温度等の条件を所定値に設定した状態で、上部電極の反射率を求めることで、残留分極量を予測することができる。
（７）上部電極を２層の材料で構成した場合の２層間の物理特性量の比率からの残留分極量の予測
ＦｅＲＡＭに含まれるコンデンサの上部電極を複数の２層の材料で構成した場合に、その２層間の物理特性の比率と、残留分極量との関係を予め求めておいてもよい。このような物理特性としては、例えば、２層それぞれの光の反射率、比抵抗等を例示できる。そして、実際のＦｅＲＡＭ製造に際して、層間の物理特性量の比率を測定し、残留分極量を予測することができる。
（８）残留分極量の制御
上記（１）〜（７）のいずれかの方法によって残留分極量が予測できた場合、その残留分極量を増減して目標値に近づける制御方法としては、上部電極面積を増加または減少することが挙げられる。すなわち、上記予測結果から、残留分極量が設計値より大きくなる場合には、上部電極の面積を小さく形成すればよい。また、上記予測結果から、残留分極量が設計値より小さくなる場合には、上部電極の面積を大きく形成すればよい。
【００５８】
上部電極の面積の制御は、例えば、上部電極のパターンを形成するレジストパターンの面積を増減すればよい。例えば、レジストパターンの増減は、例えば、レチクルパターンの寸法を増加または減少すればよい。また、同一のレチクルを用いる場合でも、露光量を増加または減少することでレジストパターンの寸法を増減してもよい。さらに、同位置のレジストパターンに対して、エッチング量、または、エッチングの選択比を変更することで、エッチング後の上部電極の寸法を増加または減少してもよい。
（第２の方法）付記６、７に対応
第２の方法は、図１のＳ５の工程での残留分極量の測定と、Ｓ６での下部電極のパターン形成によって実現する。すなわち、強誘電体キャパシタの上部電極形成後に、下部電極のパターン形成前に強誘電体キャパシタの残留分極量を実測する。測定方法は、上部電極と強誘電体とに、それぞれプローブを接触させ、従来から知られたソーヤタワー回路を用いて測定する。
【００５９】
そして、測定値が、目標値を下回る場合に、強誘電体キャパシタの下部電極の面積を通常時の値、あるいは、標準値より増加して強誘電体キャパシタを形成する。一方、予測値が、目標値を上回る場合に、強誘電体キャパシタの下部電極の面積を通常時の値、あるいは、標準値より縮小させて強誘電体キャパシタを形成する。
【００６０】
下部電極の面積を制御する方法は、上部電極の面積の制御と同様である。すなわち、レジストパターンの面積、エッチング量、または、エッチングの選択比を変更することで、エッチング後の下部電極の寸法を増加または減少すればよい。
（第３の方法）付記８−１０に対応
第３の方法は、図１のＳ６の工程での残留分極量の測定と、Ｓ７での熱処理によって実現する。すなわち、下部電極のパターン形成後に、残留分極量の測定を行う。測定方法は、第２の方法の場合と同様である。
【００６１】
そして、測定値が、目標値を下回る場合に、回復アニールにて残留分極を促進する。回復アニールとは、強誘電体キャパシタ形成後に、エッチング、あるいは、スパッタリングでキャパシタ材料が受けた損傷を低減する処理をいう。
【００６２】
図６に、標準値（摂氏６５０）での回復アニールを実施した場合と、標準値より５０度高温（摂氏７００度）にて回復アニールを実施した場合に対する残留分極量を示す。このように、回復アニール時の温度条件によって、強誘電体キャパシタの残留分極量を制御できる。したがって、それぞれの素子の種類ごとに温度条件と、残留分極量との関係を求めておき、回復アニール前に測定されている残留分極量から、所望のアニール温度を設定すればよい。
【００６３】
また、回復アニール時のアニール温度を制御する代わりに、アニール時間を制御してもよい。この場合も、アニール時間と、残留分極量の変化量との関係を予め実験的に測定しておき、必要なアニール時間の増減分を決定すればよい。
（第４の方法）請求項目１１−１５に対応
第４の方法は、図１のＳ９の工程での残留分極量の予測と、Ｓ１０での保護膜形成時の熱処理によって実現する。すなわち、最上層の配線層形成後に、残留分極量の測定を行う。この場合は、パッドのパターンにプローブを接触させ、配線層を通じて残留分極量を測定する。
【００６４】
そして、測定値が、目標値を下回る場合に、ポリイミドの熱処理工程にて残留分極を促進する。一方、測定値が、目標値を下回る場合に、ポリイミドの熱処理工程にて残留分極を抑制する。ポリイミドは、半導体装置の最上位層を被覆する樹脂材料である。ポリイミドは、熱処理によって硬化される。
【００６５】
一般に、ポリイミドの熱処理温度を高くすると、ポリイミド層の下層に水素バリア層、あるいは、水分バリア層がない場合には、キャパシタ上層に含まれる水素、あるいは、水分が、ＰＺＴに侵入しやすくなる。ＰＺＴに水素あるいは水分が侵入すると、水素によってＰＺＴが還元され、劣化する。その結果、ポリイミドの熱処理温度を高くするほど、残留分極量が減少する。
【００６６】
したがって、水素バリア層、あるいは、水分バリア層がない半導体装置では、残留分極を低減する場合には、ポリイミドの熱処理温度を高くすればよい。また、残留分極を促進する場合には、ポリイミドの熱処理温度を低くすればよい。ただし、通常、ＰＺＴ誘電体膜からポリイミド層の間に少なくとも１層保護膜（水素バリア層）を設ける。また、ＰＺＴ強誘電体キャパシタの周りに保護膜（水素バリア膜）が必要である。
【００６７】
また、ポリイミド層の下層に水素バリア層、あるいは、水分バリア層がある場合には、キャパシタ上層に含まれる水素、あるいは、水分の影響が少ない。この場合には、ポリイミドの熱処理温度を通常より高くすると、残留分極量が増加する。一方、ポリイミドの熱処理温度を通常より低くすると、残留分極量が減少する。ただし、通常、ＰＺＴ誘電体膜からポリイミド層の間に少なくとも１層保護膜（水素バリア層）を設ける。また、ＰＺＴ強誘電体キャパシタの周りに保護膜（水素バリア膜）が必要である。
【００６８】
いずれにしても、ポリイミドの熱処理を温度と、残留分極量との関係を事前に実験的に収集し、上記残留分極量の測定結果に応じて、ポリイミドの熱処理温度をどの程度増減するか、あるいは、通常通りとするかを決定すればよい。
（第５の方法）付記１５−１８に対応
第５の方法は、強誘電体結晶をＰＺＴで作成した場合に適用され、図１のＳ３の処理として実現できる。すなわち、ＰＺＴ中の鉛量とＰＺＴ結晶膜厚から残留分極量を予測する。図７Ａに、ＰＺＴの膜厚と残留分極量との関係を示す。図7Ａは、残留分極量をＰＺＴ
の膜厚に対する品質工学による感度で示している。一般に、ＰＺＴ膜厚が厚いほど、残留分極量が多くなる。(ここで感度（ｄＢ）差が余りない結果となっているが、これも強誘
電体の構成（製造方法）で異なるため、感度はあくまで一例である。)
残留分極量の予測値が、目標値を下回る場合に、ＰＺＴの結晶化工程にて、残留留分極を促進する。すなわち、結晶化アニール温度の増加、アニール時間の増加を実施すればよい。
【００６９】
また、結晶化アニール時に酸素流量によっても残留分極量を制御できる。図７Ｂに、結晶化アニール時に酸素流量と、残留分極量との関係を示す。すなわち、残留分極量の予測値が、目標値を下回る場合に、酸素流量を通常より低減すればよい。(ここで感度（ｄＢ
）差が余りない結果となっているが、これも強誘電体の構成（製造方法）で異なるため、感度はあくまで一例である。)
一方、予測値が、目標値を上回る場合に、ＰＺＴの結晶化工程にて残留分極を抑制する。すなわち、結晶化アニール温度の低下、アニール時間の短縮を実施すればよい。また、結晶化アニール時に酸素流量を増加すればよい。
【００７０】
これらの結晶化条件（アニール温度、アニール時間、酸素流量）の変化量と、残留分極量の変化量との関係を事前に実験的に測定しておけばよい。そして、残留分極量の予測値から、結晶化条件を決定すればよい。
【００７１】
（第６の方法）付記１９−２０に対応
第６の方法は、強誘電体の結晶化後、すなわち、図１のＳ４の工程に適用される。強誘電体結晶化後に残留分極量の予測値から必要ある場合、上部電極の光の反射率を制御することで、残留分極量を制御してもよい。結晶化後の残留分極量の予測値は、第２の方法と同様に求めればよい。
【００７２】
ここで、必要ある場合とは、第５の方法によってＰＺＴ中の鉛量とＰＺＴ結晶膜厚から残留分極量を予測した結果と、ＰＺＴの結晶化工程での残留分極の促進あるいは抑制する制御を実施した結果により判断される。これらの結果によって、さらに、残留分極量の制御が必要な場合に、第６の方法が実行される。残留分極量を予測した結果と、ＰＺＴの結晶化工程での残留分極の促進あるいは抑制する制御を実施した結果は、例えば、実験値あるいは実績値を蓄積すればよい。
【００７３】
そして、ＰＺＴの結晶化工程での残留分極の促進あるいは抑制する制御による残留分極量制御の効果が十分ではない場合に、上部電極の反射率の制御によって、残留分極量を制御する。この場合、図５Ａから図５Ｂに示したように、上部電極の反射率を制御すること
によって残留分極量を制御できる。
（第７の方法）付記２１に対応
第６の方法は、第６の方法である反射率の制御に加えて、次に実施されるアニール工程で実施される。すなわち、上部電極形成後のアニール処理によって、残留分極量を制御することもできる。
【００７４】
この場合も、アニール時のアニール時間、アニール温度、あるいは、酸素流量と、残留分極量との関係を事前に測定しておけばよい。例えば、通常値からの変化量と、残留分極量との関係を求めておけばよい。そして、上部電極形成後の残留分極量の予測値から、アニール時のアニール時間、アニール温度、あるいは、酸素流量を決定すればよい。
（第８の方法）
図８Ａに、上部電極の膜厚と、上部電極下部に形成された強誘電体の残留分極量との関係を示す。この例では、上部電極の膜厚増加とともに、残留分極量が増加する。このように、上部電極の膜厚の変化量と、残留分極量の変化量との関係を半導体装置の種類ごとに実験的に測定しておけば、上部電極の成膜前の残留分極量が予測された時点で、上部電極の膜厚を制御することで、残留分極量を所望の方向に制御できる。
（第９の方法）
図８Ｂに、上部電極の結晶化アニール温度と、上部電極下部に形成された強誘電体の残留分極量との関係を示す。この例では、結晶化アニール温度の上昇とともに、残留分極量が低下する。このように、上部電極の結晶化アニール温度の変化量と、残留分居量の変化量との関係を半導体装置の種類ごとに実験的に測定しておけば、結晶化アニール前の残留分極量が予測された時点で、上部電極の結晶化アニール温度を制御することで、残留分極量を所望の方向に制御できる。
【００７５】
＜プレーナ型キャパシタでの実施例＞
以下、図９から図２９に基づいて、本発明をプレーナ型キャパシタの製造に適用した実施例を説明する。
【００７６】
図９に製造フローの工程１を示す。まず、例えば、シリコンよりなる半導体基板上に、素子領域を画定する素子分離領域が形成される。そして、素子分離領域がなされた半導体基板内には、ウェルが形成される。そして、ウェルが形成された半導体基板上には、ゲート絶縁膜を介してゲート電極が形成される。ただし、図９では、ゲート電極構造を簡略化して表示してある。
【００７７】
ゲート電極の側壁部分には、サイドウォール絶縁膜が形成される。サイドウォール絶縁膜が形成されたゲート電極両側には、ソース／ドレイン拡散層が形成される。こうして、ゲート電極とソース／ドレイン拡散層とを有するトランジスタ４が形成される。
【００７８】
図１０Ａに、製造フローの工程２Ａを示す。ここでは、トランジスタ４が形成された半導体基板上に、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）による層間絶縁膜Ｐ（プラズマ）−ＳＩＯＮ（酸化窒化シリコン）  ２００ｎｍが形成されている。さらにに、Ｐ−ＳＩＯＮ膜上には、ＣＶＤによるＰ−ＴＥＯＳ（ｔｅｔｒａｅｔｈｏｘｙｓｉｌａｎｅ）−ＮＳＧ（ｎｏｎｄｏｐｅｄ  ｓｉｌｉｃａｔｅ  ｇｌａｓｓ  ）膜
６００ｎｍが形成されている。その後、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）処理により、Ｐ−ＴＥＯＳ−ＮＳＧ膜を２００ｎｍ程度研磨し、表面を平坦にしている。
【００７９】
図１０Ｂに、製造フローの工程２Ｂを示す。ここでは、Ｐ−ＴＥＯＳ−ＮＳＧ膜の上に、例えばＣＶＤによる、Ｐ−ＴＥ０Ｓ−ＮＧＳ膜を１００ｎｍ形成する。そして、Ｐ−ＴＥＯＳ−ＮＳＧ膜の脱水処理のために、例えば摂氏６５０度、Ｎ２流量１リットル  ／  
分、３０分程度の脱水処理を行う。さらに、Ｐ−ＴＥＯＳ−ＮＳＧ膜上に、例えばＰＶＤによる、ＡＬＯ膜（アルミナ膜）を２０ｎｍ形成する。そして、ＡＬＯ膜形成後、例えばＲＴＡ装置による  摂氏６５０度、Ｏ２１リットル／分、６０秒程度の熱処理を行う。
【００８０】
図１１に、製造フローの工程３を示す。ここでは、ＡＬＯ膜上に、例えばＰＶＤ（Ｐｈｙｓｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ  ）による、下部電極として、Ｐｔ膜を１５５ｎｍ形成する。Ｐｔ膜形成後、Ｘ線回折により、下部電極配向性を測定することで、残留分極量を予測できる。
【００８１】
Ｐｔ膜を形成した上に、例えばＰＶＤによる、ＰＺＴ（チタン酸ジルコン酸鉛）膜を１５０−２００ｎｍ形成する。ＰＺＴ膜を形成した後、例えばＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）によるアニール処理を行う。アニール条件は、例えば、摂氏５６５度、Ａｒ流量１．９５リットル／分、Ｏ２流量０．０５５リットル /分、 ９
０秒である。
本実施例では、発明の骨子の第５の方法で説明したように、結晶化条件（アニール温度、アニール時間、酸素流量）を変更することによって、残留分極量を制御できる。  アニール後に、Ｘ線回折により、ＰＺＴ膜の結晶配向性、あるいは、ＰＺＴ膜厚を測定することで、残留分極量を予測できる。また、このアニール温度から、残留分極量を予測できる。また、ＰＺＴ中の鉛量（製造条件）から残留分極量を予測できる。これらの物理量を組み合わせた状態にて、残留分極量を予測してもよい。
【００８２】
次に、ＰＺＴ膜の上に、上部電極として、例えばＰＶＤによるＩｒＯ２（酸化イリジウム）膜を５０ｎｍ形成する。ＩｒＯ２膜を形成した後、例えばＲＴＡによるアニール処理を行う。アニール条件は、例えば、摂氏７２５度０２  流量０．０２５リットル／分、Ａｒ流量２リットル／分、２０秒である。次に、ＩｒＯ２膜の上に再度、例えばＰＶＤによるＩｒＯ２膜を２００ｎｍ形成する。なお、図１１ではＩｒＯ２の２層膜を１層に簡略化して表示している。本実施例は、発明の骨子の第６の手順で述べたように、上部電極の反射率を制御することで、残留分極量を制御できる。
【００８３】
このとき、上部電極であるＩｒＯ２膜の光の反射率、比抵抗を測定することで、残留分極量を予測できる。また、２層のＩｒＯ２膜相互間の物理特性量の比率を測定することで残留分極量の予測できる。例えば、２層間の光の反射率の比率、比抵抗の比率等である。
【００８４】
図１２Ａから図１２Ｃに製造フローの工程４を示す。図１２Ａは、上部電極のエッチング工程を示す図であり、図１２Ｂおよび図１２Ｃは、強誘電体のエッチング工程を示す断面図および平面図である。
【００８５】
ここでは、上部電極のパターン１を形成するために、フォトレジストを形成し、ＩｒＯ２膜をエッチングする。このときの上部電極のパターン寸法を調整することで、残留分極量を制御できる。パターン寸法は、例えば、レチクル上のパターン寸法の増減、エッチング量、エッチングガス組成による選択比の増減等である。エッチングの選択比の制御により、図１２Ａにおける上部電極（ＩｒＯ２）の側面の半導体基板面法線方向に対する傾きであるテーパ角度を制御できる。その結果、上部電極の面積を調整できる。
【００８６】
上部電極のエッチング後に、ＣＤ-SEM（Critical Dimension-Scanning Electron Microscope: 測長走査型電子顕微鏡）などで上部電極の面積を計算し、残量分極量を推測でき
る。このとき、残留分極量が目標値からずれている場合には、さらに、以下のアニール条件によって残留分極量を制御できる。
【００８７】
すなわち、ＰＺＴ膜の回復アニールのために、例えば縦型炉による熱処理を行う。熱処
理条件は、通常は、例えば、摂氏６５０度、０２  流量２０リットル／分、６０分である。
【００８８】
そして、強誘電体キャパシタのパターン２を形成するために、フォトレジストを形成し、ＰＺＴ膜をエッチングする。図１２Ｂに、このときの断面図を示し、図１２Ｃに、その平面図を示す。
【００８９】
ＰＺＴ膜のエッチング後に、上部電極と下部電極にプローブ針を接触させて、ＰＺＴ膜エッチング後の残留分極量を測定できる。このとき、残留分極量が目標値からずれている場合には、さらに、以下のアニール条件によって残留分極量を制御できる。
【００９０】
さらに、ＰＺＴ膜の回復アニールのために、例えば縦型炉による熱処理を行う。熱処理条件は、例えば、３５０℃、  ０２  流量２０リットル／分、６０分である。
その後、ＰＺＴ膜の保護のためにウェーハ全面に、例えばＰＶＤによる、ＡＬＯ膜を５０ｎｍ形成する（図示しない）。ＡＬＯ膜形成後、例えば縦型炉による熱処理を行う。熱処理条件は、例えば、摂氏５５０度、  ０２流量２０リットル／分、６０分である。
【００９１】
図１３Ａに製造フローの工程５を示す。ここでは、下部電極のパターン３を形成するために、フォトレジストを形成し、Ｐｔ膜をエッチングする。図１３Ｂに、このときの平面図を示す。このときの下部電極のパターン３の寸法を調整することで、残留分極量を制御できる。パターン寸法は、例えば、レチクル上のパターン寸法の増減、エッチング量、エッチングガス組成による選択比の増減等である。エッチングの選択比の制御により、図１３Ａ、図１４における下部電極の側面の半導体基板面法線方向に対する傾きであるテーパ角度を制御できる。その結果、下部電極の面積を調整できる。
【００９２】
下部電極のエッチング後に、上部電極と下部電極にプローブを接触させて、下部電極形成後の残留分極量を測定できる。このとき、残留分極量が目標値からずれている場合には、さらに、以下のアニール条件によって残留分極量を制御できる。
【００９３】
すなわち、ＰＺＴ膜の回復アニールのために、例えば縦型炉による熱処理を行う。熱処理条件は、例えば、標準では、摂氏６５０度、  ０２流量２０リットル／分、６０分である。このとき、上記で測定された残留分極量が、目標値からずれている場合には、発明の骨子の第３の方法で述べた手順にしたがって、アニール条件を変更することで残留分極量を制御できる。
【００９４】
その後、強誘電体キャパシタの保護のためにウェーハ全面に、例えばＰＶＤによる、ＡＬＯ膜を２０ｎｍ形成する（図示しない）。ＡＬＯ膜形成後、例えば縦型炉による熱処理を行う。熱処理条件は、摂氏５５０度、  ０２流量２０リットル／分、６０秒である。
【００９５】
次に、強誘電体キャパシタを完全に覆うように、例えばＣＶＤにより、Ｐ−ＴＥＯＳ−ＮＳＧ膜を１５００ｎｍ形成する。Ｐ−ＴＥＯＳ−ＮＳＧ膜を形成後、ＣＭＰ処理によって表面を平坦化する。
【００９６】
図１４に、強誘電体キャパシタ（図１３Ａの点線円Ｃ１部分）の拡大図を示す。強誘電体キャパシタは、アルミナ（ＡＬＯ）膜の上に形成された下部電極と、下部電極上の強誘電体（ＰＺＴ）と、上部電極とを有している。さらに、下部電極（パターン３）および強誘電体（パターン２）の側面および上部電極（パターン１）の側面、上面がアルミナ（ＡＬＯ）膜で被覆されている。
【００９７】
図１５に製造フローの工程６を示す。ここでは、Ｐ−ＴＥＯＳ−ＮＳＧの表面を窒化す
るために、例えばＣＶＤ装置でプラズマアニールを行う。熱処理条件は、Ｎ２Ｏプラズマにて摂氏３５０度、２分である。さらに、バルクコンタクトを形成するために、レジストパターンを形成し、層間絶縁膜をエッチングする。
【００９８】
図１６Ａ、図１６Ｂに製造フローの工程８Ａ、８Ｂを示す。ここでは、バルクコンタクトのバリアメタル形成するために、ウェーハ全面に例えばＰＶＤにより、Ｔｉ  ２０ｎｍ
＋  ＴｉＮ  ５０ｎｍ形成する（図示しない）。そして、バリアメタルを形成した後、例えばＣＶＤにより、Ｗ膜を５００ｎｍ形成する。さらに、バルクコンタクト以外のＷ膜を除去するために、例えばＣＭＰ処理によりＷ膜を研磨する。次に、Ｐ−ＴＥＯＳ−ＮＳＧの表面を窒化するために、例えばＣＶＤ装置でプラズマアニールを行う。熱処理条件は、例えば、Ｎ２Ｏプラズマ雰囲気にて摂氏３５０度、２分である。さらに、Ｐ−ＴＥＯＳ−ＮＳＧの上に、例えばＣＶＤにより、Ｐ−ＳｉＯＮ膜を１００ｎｍ形成する。
【００９９】
次に、上部電極と下部電極のコンタクトを形成するために、Ｐ−ＳＩＯＮ膜上にレジストパターンを形成する（図示しない）。そして、図１６Ｂに示すように、レジストパターンをマスクとして、上部電極と下部電極のコンタクトホールをエッチングにより形成する。さらに、ＰＺＴ膜の回復アニールのために、例えば縦型炉による熱処理を行う。熱処理条件は、例えば、摂氏５００度、  ０２流量２０リットル／分、６０分である。
【０１００】
図１７Ａ、図１７Ｂに製造フローの工程９Ａ、９Ｂを示す。ここでは、Ｐ−ＳＩＯＮ膜を除去するために、例えばエッチング処理によりＰ−ＳＩＯＮ膜を全面エッチバックする。
【０１０１】
次に、図１７Ｂに示すように、第１の配線層を形成するために、例えばＰＶＤにより、ＴｉＮ  １５０ｎｍ  ＋  Ａｌ−Ｃｕ  ５５０ｎｍ  ＋  Ｔｉ  ５ｎｍ  ＋  ＴｉＮ  １５０ｎｍの積層膜を形成する。
ただし、図１７Ｂでは、積層膜は省略し、上記積層膜を第１配線層Ｌ１（パターン未形成）として図示している。
【０１０２】
図１８に製造フローの工程１０を示す。ここでは、第１の配線層Ｌ１のパターンを形成するために、レジストパターンを形成し、レジストパターンをマスクとして第１の配線層をエッチングする。さらに、第１の配線層Ｌ１のパターンを形成した後、例えば縦型炉にて、摂氏３５０度、Ｎ２流量２０リットル／分、３０分の熱処理を行う。さらに、第１の配線層とＰ−ＴＥＯＳ膜上に、例えばＰＶＤにより、ＡＬＯ膜を２０ｎｍ形成する。ＡＬＯ膜は、水素・水分に対するバリア膜として機能する。
【０１０３】
図１９に製造フローの工程１１を示す。ここでは、ＡＬＯ膜の上に、例えばＣＶＤにより、Ｐ−ＴＥＯＳ−ＮＳＧ膜を２６００ｎｍ形成し、全体を平坦化するために、例えばＣＭＰ処理により、Ｐ−ＴＥＯＳ−ＮＳＧ膜を研磨し、ウェーハ表面を平坦化する。
【０１０４】
さらに、Ｐ−ＴＥＯＳ−ＮＳＧの表面を窒化するために、例えばＣＶＤ装置でプラズマアニールを行う。アニール条件は、例えば、Ｎ２Ｏプラズマ雰囲気にて、摂氏３５０度、４分である。そして、再度、例えばＣＶＤにより、Ｐ−ＴＥＯＳ−ＮＳＧ膜を１００ｎｍ形成する。
【０１０５】
さらに、Ｐ−ＴＥＯＳ−ＮＳＧ膜の上に、例えばＰＶＤにより、ＡＬＯ膜を５０ｎｍ形成する。ＡＬＯ膜の上に、例えばＣＶＤにより、Ｐ−ＴＥＯＳ−ＮＳＧ膜を１００ｎｍ形成する。Ｐ−ＴＥＯＳ−ＮＳＧの表面を窒化するために、例えばＣＶＤ装置でプラズマアニールを行う。アニール条件は、Ｎ２Ｏプラズマ雰囲気中で、摂氏３５０度、２ｍｉｎ分である。
【０１０６】
図２０Ａ、図２０Ｂに製造フローの工程１２Ａ、１２Ｂを示す。ここでは、第１配線層Ｌ１と第２配線層Ｌ２とを繋ぐコンタクトホールを形成するために、レジストパターンを形成する（図示しない）。さらに、レジストパターンをマスクとして、例えばエッチング処理により、層間絶縁膜Ｐ−ＴＥＯＳ−ＮＳＧ膜とＡＬＯ膜をエッチングする。
【０１０７】
次に、第１配線層Ｌ１と第２配線層Ｌ２とを繋ぐコンタクトプラグを形成するために、まずバリアメタルを形成するために、例えばＰＶＤにより、ウェーハ全面にＴｉＮ膜を５０ｎｍ形成する（図示しない）。さらに、ＴｉＮ膜の上に、例えばＣＶＤにより、Ｗ膜を６５０ｎｍ形成する。そして、コンタクプラグを形成するために、例えばエッチング処理により、Ｗ膜を全面エッチバックする。ただし、エッチングの代わりにＣＭＰ研磨を行ってもよい。
【０１０８】
図２１に製造フローの工程１３を示す。ここでは、第２の配線層Ｌ２を形成するために、例えばＰＶＤにより、Ａｌ−Ｃｕ  ５５０ｎｍ  ＋  Ｔｉ  ５ｎｍ  ＋  ＴｉＮ  １５０ｎｍの積層膜を形成する。ただし、図２１では、積層膜は図を省略し、上記積層膜を第２配線層（パターン未形成）として図示している。
【０１０９】
図２２に製造フローの工程１４を示す。ここでは、第２の配線層Ｌ２を形成するために、レジストパターンを形成し、レジストパターンをマスクとして第２の配線層をエッチングする。さらに、第２配線層の上に、例えばＣＶＤにより、Ｐ−ＴＥＯＳ−ＮＳＧ膜を２２００ｎｍ形成し、全体を平坦化するために、例えばＣＭＰ処理により、Ｐ−ＴＥＯＳ−ＮＳＧ膜を研磨し、ウェーハ表面を平坦化する。
【０１１０】
さらに、Ｐ−ＴＥＯＳ−ＮＳＧの表面を窒化するために、例えばＣＶＤ装置でプラズマアニールを行う。アニール条件は、Ｎ２Ｏプラズマ雰囲気中で、摂氏３５０度、４分である。再度Ｐ−ＴＥＯＳ−ＮＳＧ膜の上に、例えばＣＶＤにより、Ｐ−ＴＥＯＳ−ＮＳＧ膜を１００ｎｍ形成する。そして、Ｐ−ＴＥＯＳ−ＮＳＧの表面を窒化するために、例えばＣＶＤ装置でプラズマアニールを行う。アニール条件は、Ｎ２Ｏプラズマ、３５０℃、２ｍｉｎである。
【０１１１】
次にＰ−ＴＥＯＳ−ＮＳＧ膜の上に、例えばＰＶＤにより、ＡＬＯ膜を５０ｎｍ形成する。
再度ＡＬＯ膜の上に、例えばＣＶＤにより、Ｐ−ＴＥＯＳ−ＮＳＧ膜を１００ｎｍ形成する。
Ｐ−ＴＥＯＳ−ＮＳＧの表面を窒化するために、例えばＣＶＤ装置でプラズマアニールを行う。アニール条件は、例えば、Ｎ２Ｏプラズマ雰囲気中で、摂氏３５０度、２分である。
【０１１２】
図２３に製造フローの工程１５を示す。ここでは、まず、第２配線層Ｌ２と第３配線層Ｌ３とを繋ぐコンタクトホールを形成するために、レジストパターンを形成する（図示しない）。そして、レジストパターンをマスクとして、例えばエッチング処理により、層間絶縁膜Ｐ−ＴＥＯＳ−ＮＳＧ膜をエッチングする。
【０１１３】
図２４に製造フローの工程１６を示す。ここでは、第２配線層Ｌ２と第３配線層Ｌ３とを繋ぐコンタクトプラグを形成するために、まずバリアメタルを形成するために、例えばＰＶＤにより、ウェーハ全面にＴｉＮ膜を５０ｎｍ形成する（図示しない）。そして、ＴｉＮ膜の上に、例えばＣＶＤにより、Ｗ膜を６５０ｎｍ形成する。さらに、コンタクプラグを形成するために、例えばエッチング処理により、Ｗ膜を全面エッチバックする。ただし、エッチングの代わりにＣＭＰ研磨を行ってもよい。
【０１１４】
図２５に製造フローの工程１７を示す。ここでは、第３の配線層Ｌ３を形成するために、例えばＰＶＤにより、Ａｌ−Ｃｕ  ５００ｎｍ  ＋  ＴｉＮ  １５０ｎｍの積層膜を形成する。ただし、図２５では、積層膜は図を省略し、上記積層膜を第３配線層Ｌ３（パターン未形成）として図示している。
【０１１５】
図２６に製造フローの工程１８を示す。ここでは、第３の配線層を形成するために、レジストパターンを形成し、レジストパターンをマスクとして第３の配線層Ｌ３をエッチングする。
【０１１６】
図２７に製造フローの工程１９を示す。ここでは、第３配線層Ｌ３の上にパシベーション膜として、例えばＣＶＤにより、  Ｐ−ＴＥＯＳ−ＮＳＧ膜を１００ｎｍ形成する。さらに、Ｐ−ＴＥＯＳ−ＮＳＧの表面を窒化するために、例えばＣＶＤ装置でプラズマアニールを行う。アニール条件は、例えば、Ｎ２Ｏプラズマ雰囲気中で、摂氏３５０度、２分である。さらに、Ｐ−ＴＥＯＳ−ＮＳＧ膜の上にパシベーション膜として、例えばＣＶＤにより、Ｐ（プラズマ）−ＳＩＮ（窒化シリコン）膜を３５０ｎｍ形成する。
【０１１７】
図２８Ａ、図２８Ｂに製造フローの工程２０を示す。図２８Ａは、基板上面から見た図であり、図２９Ｂは、断面図である。ここでは、ＰＡＤを形成するために、Ｐ−ＳＩＮ膜上にレジストパターンを形成する。レジストパターンをマスクとして、ＰＡＤ部をエッチングする。エッチングは、Ｐ−ＴＥＯＳ−ＮＳＧ膜とＰ−ＳＩＮ膜をエッチングし、第３配線層Ｌ３の積層膜の上部ＴｉＮ膜１５０ｎｍも同時にエッチングする。
【０１１８】
ＰＡＤを形成した後、保護膜として感光性ポリイミドを塗布３ｕｍ（非感光性ポリイミドを利用する場合は、非感光性ポリイミドの上にレジストパターンを形成し、専用現像液で非感光性ポリイミドを溶解する）し、ＰＡＤ部以外を保護するように形成する。ポリイミドの形成後、例えば横型炉で熱処理を行い、３１０℃、Ｎ２流量１００リットル／分、４０分の処理を行い、ポリイミドを硬化させる。
【０１１９】
このとき、発明の骨子の第４の方法で述べたように、熱処理条件を変更することで、残留分極量を制御できる。
【０１２０】
尚、上記説明例では一般的なプレーナー型の強誘電体キャパシタに関して説明したが、プレーナー型の強誘電体キャパシタの製造方法が異なっても、上記概念の制御方法はなんら問題なく適用できる。
【０１２１】
＜スタック型キャパシタでの実施例＞
図２９から図３８により、スタック型キャパシタを有する半導体装置への適用例を示す。図２９では、すでに下部電極、強誘電体層（ＰＺＴ）、上部電極（ＴＥＬ（ＩｒＯｘ）、Ｐｔ層、ＴｉＮ層、ＴＥＯＳ層）までの形成が終了したものとする。ただし、プレーナ型キャパシタの場合と同様、下部電極、強誘電体層、上部電極の物理用から残留分極量を予測し、次の工程の製造条件（結晶化アニール条件、回復アニール条件、上部電極の反射率、比抵抗）等を制御することで、残留分極量を制御してもよい。
【０１２２】
図３０に、レジスト形成工程を示す。すなわち、ＴＥＯＳ膜上に、レジストを塗布し、フォトリソグラフィによりレジストパターンを形成する。このとき、ＴＥＯＳ形成工程前の工程での物理量から予測された残留分極量にしたがって、レジストパターンの寸法変更量を決定する。寸法変更は、例えば、フォトリソグラフィのマスクパターンの寸法を変更すればよい。また、標準のマスク（通常の寸法を有するマスク）を使用する場合には、露光量を変更してもよい。
【０１２３】
図３１から図３４に上部電極および下部電極のパターン形成工程を示す。図３１のように、レジストをマスクとしてＴＥＯＳをエッチングする。次に、図３２のように、ＴＥＯＳをマスクとしてＴｉＮ膜をエッチングする。
【０１２４】
さらに、図３３に示すように、ＴｉＮ膜をマスクとして、Ｐｔ膜、ＴＥＬ（ＩｒＯｘ）、強誘電体（ＰＺＴ）、および下部電極をエッチングする。そして、ＴｉＮ膜をウェットエッチングにより剥離する。これにより、強誘電体キャパシタがパターン形成される。
【０１２５】
このとき、エッチング量、エッチングガス組成による選択比を制御してもよい。エッチングの選択比の制御により、上部電極あるいは下部電極の側面の半導体基板面法線方向に対する傾きであるテーパ角度を制御できる。その結果、上部電極るいは下部電極の面積を調整できる。
【０１２６】
下部電極形成後、タングステン層に接続される不図示の下部配線と、上部電極とにプローブを接触させて、強誘電体キャパシタの残留分極量を測定する。そして、その測定値が目標値の範囲からずれている場合に、上層の工程にて残留分極量を制御すればよい。例えば、上部電極の熱処理工程にて、熱処理条件を変更すればよい。
【０１２７】
図３５、図３７は、アルミナ（ＡＬＯ）膜形成、および層間絶縁膜形成工程を示している。ＡＬＯ膜は、水素・水分に対するバリア膜として機能する。さらに、図３７−３８は、上部電極側のプラグ層パターン形成（ホール層形成）、およびタングステンプラグ形成工程を示している。以降の手順は、プレーナ型キャパシタの場合と同様である。
【０１２８】
以上のように、スタック型キャパシタにおいても、強誘電体キャパシタの残留分極量を予測し、あるいは、測定し、その後の工程での製造条件を制御することで、残留分極量を制御できる。
【０１２９】
なお、図２９−図３４の工程では、上部電極パターンと、下部電極パターンとを同一のＴｉＮ膜をマスクとしたエッチングで形成した。しかし、本発明の実施はこのような工程に限定されるものではなく、上部電極と、下部電極とを異なるマスクでエッチングするようにしてもよい。その場合には、上部電極パターン形成前に予測された残留分極量から上部電極パターンの寸法を変更すればよい。
【０１３０】
そして、上部電極形成後に、さらに、残留分極量を測定し、その測定結果から下部電極のエッチング条件を変更して、残留分極量を制御すればよい。すなわち、スタック型キャパシタにおいても、図１にて説明した残留分極量の制御手順のうち、いずれの手順を用いて残留分極量を制御できる。
【０１３１】
＜その他＞
本実施形態は、以下の態様（付記と呼ぶ）を含む。
（付記１）
半導体基板上にトランジスタ層部を形成する工程と、
トランジスタ層部の上方に、下部電極、強誘電体および上部電極を含む強誘電体キャパシタ部を形成する工程とを有し、
前記強誘電体キャパシタ部を形成する工程は、強誘電体キャパシタ部の製造パラメータに基づいて、上部電極の面積を調整する調整工程を含む半導体装置の製造方法。（１、図１、図２Ａ−図５Ｂ、図１２Ａ、図３０−図３３）
（付記２）
前記調整工程は、前記強誘電体キャパシタ部の製造パラメータに基づく前記強誘電体キ
ャパシタ部の残留分極量の予測値が目標値より小さい場合に、上部電極の面積を通常時より大きく形成する付記１に記載の半導体装置の製造方法。（２、図１、図２Ａ−図５Ｂ、図１２Ａ、図３０−図３３）
（付記３）
前記調整工程は、前記強誘電体キャパシタ部の製造パラメータに基づく前記強誘電体キャパシタ部の残留分極量の予測値が目標値より大きい場合に、上部電極の面積を通常時より小さく形成する付記１または２に記載の半導体装置の製造方法。（３、図１、図２Ａ−図５Ｂ、図１２Ａ、図３０−図３３）
（付記４）
前記強誘電体キャパシタ部の残留分極量の予測値が目標値より小さい場合に、上部電極のエッチング処理の選択比を上げて、上部電極側面の半導体基板面法線方向に対する傾きであるテーパ角度を低減させて上部電極を形成する付記３に記載の半導体装置の製造方法。（４、図１、図２Ａ−図５Ｂ、図１２Ａ、図３０−図３３）
（付記５）
前記強誘電体キャパシタ部の残留分極量の予測値が目標値より大きい場合に、上部電極のエッチング処理の選択比を下げて、上部電極側面の半導体基板面法線方向に対する傾きであるテーパ角度を増加させて上部電極を形成する付記３または４に記載の半導体装置の製造方法。（５、図１、図２Ａ−図５Ｂ）
（付記６）
半導体基板上にトランジスタ層部を形成する工程と、
トランジスタ層部の上方に、下部電極、強誘電体および上部電極を含む強誘電体キャパシタ部を形成する工程とを有し、
強誘電体キャパシタ部を形成する工程は、
前記下部電極の成膜工程と、
前記強誘電体の成膜工程と、
前記上部電極の成膜工程と、
前記上部電極形状を形成する工程と、
前記強誘電体の残留分極量を測定する工程と、
前記下部電極形状を形成する工程と、を含み、
前記下部電極形状を形成する工程では、前記残留分極量の測定値が目標値より大きい場合に下部電極の面積を通常時より縮小し、前記残留分極量の測定値が目標値より小さい場合に下部電極の面積を通常時より増加させる半導体装置の製造方法。（６、図１、図１３Ａ、図３０−図３３）
（付記７）
前記下部電極の面積は、下部電極形成時のレジスト面積および下部電極エッチングのエッチング条件の少なくとも１つで調整される付記６に記載の半導体装置の製造方法。（図１、図１３Ａ、図３０−図３３）
（付記８）
強誘電体キャパシタ部を形成する工程は、強誘電体キャパシタ部の残留分極量の測定値に応じて、前記上部電極形状の形成または前記下部電極形状の形成に伴う前記誘電体キャパシタの損傷から回復させるためのアニール温度を制御するアニール制御工程をさらに含む請求項６または７に記載の半導体装置の製造方法。（７、図１、図６）
（付記９）
前記アニール制御工程は、前記残留分極量の測定値が目標値より大きい場合に、回復アニールの温度を標準温度より高くする処理、前記回復アニールの時間を標準時間より長くする処理、および、回復アニール時の酸素流量を標準流量より多くする処理の少なくとも１つを含む付記８に記載の半導体装置の製造方法。（図１、図６）
（付記１０）
前記アニール制御工程は、前記残留分極量の測定値が目標値より小さい場合に、回復アニールの温度を標準温度より低くする処理、前記回復アニールの時間を標準時間より短く
する処理、および、回復アニール時の酸素流量を標準流量より少なくする処理の少なくとも１つを含む付記８または９に記載の半導体装置の製造方法。（図１、図６）
（付記１１）
半導体基板上にトランジスタ層部を形成する工程と、
前記トランジスタ層部の上方に強誘電体キャパシタ部を形成する工程と、
強誘電体キャパシタ部の上方に配線層を形成する工程と、
配線層形成後の残留分極量の測定値に応じて、ポリイミドの熱処理条件を変更する変更工程とを有する半導体装置の製造方法。（８、図１、図１４、図２８Ｂ、図３５）
（付記１２）
前記変更工程は、前記残留分極量の測定値が目標値より大きい場合で、かつ、少なくともポリイミド層の下層で強誘電体キャパシタより上層に水素・水分バリア膜が１層以上ある場合に、ポリイミドの熱処理温度を標準温度より低くする処理、または、ポリイミドの熱処理時間を標準時間より短くする処理を含む付記１１記載の半導体装置の製造方法。（図１、図１４、図２８Ｂ、図３５）
（付記１３）
前記変更工程は、前記残留分極量の測定値が目標値より小さい場合で、かつ、少なくともポリイミド層の下層で強誘電体キャパシタより上層に水素・水分バリア膜が１層以上ある場合に、ポリイミドの熱処理温度を標準温度より高くする処理、または、ポリイミドの熱処理時間を標準時間より長くする処理を含む付記１１または１２記載の半導体装置の製造方法。（図１、図１４、図２８Ｂ、図３５）
（付記１４）
前記変更工程は、前記残留分極量の測定値が目標値より大きい場合で、かつ、少なくともポリイミド層の下方に水素・水分バリア膜がない場合に、ポリイミドの熱処理温度を標準温度より高くする処理、または、ポリイミドの熱処理時間を標準時間より長くする処理を含む付記１１から１３のいずれかに記載の半導体装置の製造方法。（図１、図２８Ｂ）（付記１５）
前記変更工程は、前記残留分極量の測定値が目標値より小さい場合で、かつ、少なくともポリイミド層の下方に水素・水分バリア膜がない場合に、ポリイミドの熱処理温度を標準温度より低くする処理、または、ポリイミドの熱処理時間を標準時間より短くする処理を含む付記１１から１４のいずれかに記載の半導体装置の製造方法。（図１、図２８Ｂ）（付記１６）
半導体基板上にトランジスタ層部を形成する工程と、
トランジスタ層部の上方にＰＺＴ強誘電体キャパシタ部を形成する工程と、を有し、
前記ＰＺＴ強誘電体キャパシタ部を形成する工程は、ＰＺＴ強誘電体中の鉛の含有量とＰＺＴ強誘電体の膜厚との組み合わせに応じて、前記強誘電体の結晶化アニールの温度と結晶化アニール時の酸素流量を制御する制御工程を含む、半導体装置の製造方法。（９、図１、図１１）
（付記１７）
前記制御工程では、前記ＰＺＴ強誘電体中の鉛の含有量とＰＺＴ強誘電体の膜厚との組み合わせが、前記強誘電体キャパシタ部の残留分極量が目標値より多くなる値の組み合わせの場合に、前記強誘電体を結晶化させる結晶化アニール時の温度を標準値より高くする制御、および、前記結晶化アニール時の酸素流量を増加する制御の少なくとも一方が実行される付記１６に記載に半導体装置の製造方法。（図１、図１１）
（付記１８）
前記制御工程では、前記ＰＺＴ強誘電体中の鉛の含有量とＰＺＴ強誘電体の膜厚との組み合わせが、前記ＰＺＴ強誘電体キャパシタ部の残留分極量が目標値より少なくなる値の組み合わせの場合に、前記強誘電体を結晶化させる結晶化アニール時の温度を標準値より低くする制御、および、前記結晶化アニール時の酸素流量を減少させる制御の少なくとも一方が実行される付記１６または１７に記載に半導体装置の製造方法。（図１、図１１）（付記１９）
半導体基板上にトランジスタ層部を形成する工程と、
トランジスタ層部の上方にＰＺＴ強誘電体キャパシタ部を形成する工程と、を有し、
前記ＰＺＴ強誘電体キャパシタ部を形成する工程は、ＰＺＴ強誘電体中の鉛の含有量とＰＺＴ強誘電体の膜厚との組み合わせに応じて、前記ＰＺＴ強誘電体の結晶化アニールの温度と結晶化アニール時の酸素流量を制御する制御工程と、
前記ＰＺＴ強誘電体キャパシタ部の上部電極を形成する工程と、を含み、
前記上部電極を形成する工程は、ＰＺＴ強誘電体中の鉛の含有量とＰＺＴ強誘電体の膜厚との組み合わせおよび前記制御工程における結晶化アニールの温度と酸素流量の制御に基づく前記ＰＺＴ強誘電体の残留分極量に応じて上部電極での光の反射率を増加させ、または、減少させる反射率調整工程とを含む半導体装置の製造方法。（１０、図１、図５Ａ、図５Ｂ、図１１）
（付記２０）
前記反射率調整工程は、前記残留分極量の測定値が目標値を下回る場合、上部電極膜厚、酸化量、成膜時の半導体基板雰囲気ガス中のガス比、ガス流量、スパッタリング時間、スパッタリングパワーの少なくとも１つを調整し、残留分極量を増加させ、
前記反射率調整工程は、前記残留分極の測定値が目標値を上回る場合、上部電極膜厚、酸化量、成膜時の半導体基板雰囲気ガス中のガス比、ガス流量、スパッタリング時間、スパッタリングパワーの少なくとも１つを調整し、残留分極量を減少させ、残留分極量を合わせ込む、付記１９に記載の半導体装置の製造方法。（図１、図５Ａ、図５Ｂ、図１１）
（付記２１）
前記上部電極を形成する工程は、前記反射率調整工程の次に、上部電極アニール時の処理条件を調整する上部電極アニール調整工程を含む請求項１９または２０に記載の半導体装置の製造方法。（図１）
【図面の簡単な説明】
【０１３２】
【図１】本発明の一実施形態に係る半導体装置製造工程の概要を示す図である。
【図２Ａ】スパッタリングによる成膜時のスパッタリング装置への投入電力と、形成された下部電極の配向性を示す図である。
【図２Ｂ】Ｘ線回折の強度分布（ロッキングカーブ）の半値幅を示す図である。
【図２Ｃ】スパッタリングによる成膜時のアルゴンガス流量と、形成された下部電極の配向性を示す図である。
【図２Ｄ】Ｘ線回折の強度分布（ロッキングカーブ）の半値幅を示す図である。
【図２Ｅ】スパッタリングによる成膜時の電力およびアルゴンガス流量が標準値の場合と、配向性が向上した組み合わせの条件の場合の、それぞれの下部電極の配向性を示す図である。
【図２Ｆ】Ｘ線回折の強度分布（ロッキングカーブ）の半値幅を示す図である。
【図２Ｇ】下部電極の＜２２２＞配向性を制御したときに、その上部に形成される強誘電体（ＰＺＴ）配向率を示す図である。
【図２Ｈ】強誘電体（ＰＺＴ）配向率を示す図である。
【図２Ｉ】成膜時の温度と、＜２２２＞配向性との関係を示す図である。
【図２Ｊ】Ｘ線回折の強度分布（ロッキングカーブ）の半値幅を示す図である。
【図２Ｋ】強誘電体（ＰＺＴ）配向性と、そのＰＺＲを誘電体として使用した強誘電体キャパシタの残留分極量との関係を示す図である。
【図２Ｌ】同一の強誘電体試料（ＰＺＴ）での＜１００＞配向性と＜１１１＞配向性との関係を示す図である。
【図３Ａ】ＰＺＴ中の相対鉛量を固定し、ＰＺＴ結晶生成時の結晶化アニール温度と、その結晶化アニールによって形成されたＰＺＴを含むＦｅＲＡＭの残留分極量との関係を示す図である。
【図３Ｂ】上部電極の反射率を固定し、ＰＺＴ結晶生成時の結晶化アニール温度と、その結晶化アニールによって形成されたＰＺＴを含むＦｅＲＡＭの残留分極量との関係を示す図である。
【図３Ｃ】ＰＺＴの結晶化アニール温度の残留分極量への影響を品質工学にしたがった感度で示した図である。
【図４Ａ】ＰＺＴ結晶化アニール温度を固定し、ＰＺＴ結晶中の相対鉛量と、そのＰＺＴを含むＦｅＲＡＭの残留分極量との関係を示す。
【図４Ｂ】上部電極の反射率を固定し、ＰＺＴ結晶中の相対鉛量と、そのＰＺＴを含むＦｅＲＡＭの残留分極量との関係を示す。
【図４Ｃ】ＰＺＴ中の相対鉛量の残留分極量への影響を品質工学にしたがった感度で示した図である。
【図５Ａ】ＰＺＴ中の相対鉛量を固定し、上部電極の光の反射率と、その上部電極を含むＦｅＲＡＭの残留分極量との関係を示す。
【図５Ｂ】ＰＺＴ結晶化アニール温度を固定し、上部電極の光の反射率と、その上部電極を含むＦｅＲＡＭの残留分極量との関係を示す。
【図６】異なる温度で回復アニールを実施した場合に対する残留分極量を示す図である。
【図７Ａ】ＰＺＴの膜厚と残留分極量との関係を示す図である。
【図７Ｂ】結晶化アニール時に酸素流量と、残留分極量との関係を示す図である。
【図８Ａ】上部電極の膜厚と、上部電極下部に形成された強誘電体の残留分極量との関係を示す図である。
【図８Ｂ】上部電極の結晶化アニール温度と、上部電極下部に形成された強誘電体の残留分極量との関係を示す図である。
【図９】プレーナ型キャパシタ製造フローの工程１（トランジスタ層形成）を示す図である。
【図１０Ａ】工程２Ａ（層間膜形成）を示す図である。
【図１０Ｂ】工程２Ｂ（ＡＬＯ膜形成）を示す図である。
【図１１】工程３（上部電極成膜）を示す図である。
【図１２Ａ】工程４Ａ（上部電極形状の形成）を示す図である。
【図１２Ｂ】工程４Ｂ（強誘電体パターン、上部電極パターンの断面）を示す図である。
【図１２Ｃ】工程４Ｃ（強誘電体パターン、上部電極パターンの上面）を示す図である。
【図１３Ａ】工程５Ａ（層間膜形成）を示す図である。
【図１３Ｂ】工程５Ｂ（上部電極形状の上面図）を示す図である。
【図１４】工程６を示す図（キャパシタ拡大図）である。
【図１５】工程７（コンタクトホール形成）を示す図である。
【図１６Ａ】工程８Ａ（トランジスタへのＷプラグ形成）を示す図である。
【図１６Ｂ】工程８Ｂ（キャパシタへのＷプラグ形成）を示す図である。
【図１７Ａ】工程９Ａ（Ｐ−ＳＩＯＮ膜を除去）を示す図である。
【図１７Ｂ】工程９Ｂ（第１配線層成膜）を示す図である。
【図１８】工程１０（第１配線層パターン形成）を示す図である。
【図１９】工程１１（層間膜形成）を示す図である。
【図２０Ａ】工程１２Ａ（コンタクトホール形成）を示す図である。
【図２０Ｂ】工程１２Ｂ（Ｗプラグ形成）を示す図である。
【図２１】工程１３（第２配線層成膜）を示す図である。
【図２２】工程１４（第２配線層パターン形成、層間膜形成）を示す図である。
【図２３】工程１５（コンタクトホール形成）を示す図である。
【図２４】工程１６（Ｗプラグ形成）を示す図である。
【図２５】工程１７（第３配線層成膜）を示す図である。
【図２６】工程１８（第２配線層パターン形成）を示す図である。
【図２７】工程１９（Ｐ−ＳＩＮ膜形成）を示す図である。
【図２８Ａ】工程２０Ａ（保護膜形成、上面図）を示す図である。
【図２８Ｂ】工程２０Ｂ（保護膜形成）を示す図である。
【図２９】スタック型キャパシタ製造工程（ＴｉＮ膜〜ＴＥＯＳ膜）を示す図である。
【図３０】製造工程（ＴＥＯＳ膜〜レジスト形成）を示す図である。
【図３１】製造工程（ＴＥＯＳ膜エッチング）を示す図である。
【図３２】製造工程（ＴｉＮ膜エッチング）を示す図である。
【図３３】製造工程（強誘電体エッチング）を示す図である。
【図３４】製造工程（ＴｉＮ膜剥離）を示す図である。
【図３５】製造工程（ＡＬＯ膜スパッタリング〜層間絶縁膜形成）を示す図である。
【図３６】製造工程（コンタクトホール形成）を示す図である。
【図３７】製造工程（Ｗプラグ形成）を示す図である。
【符号の説明】
【０１３３】
１    上部電極
２    強誘電体
３    下部電極
４    トランジスタ
Ｌ１  第１配線層
Ｌ２  第２配線層
Ｌ３  第３配線層
【図１】
2008205241.tif 000003
【図２Ａ】
2008205241.tif 000004
【図２Ｂ】
2008205241.tif 000005
【図２Ｃ】
2008205241.tif 000006
【図２Ｄ】
2008205241.tif 000007
【図２Ｅ】
2008205241.tif 000008
【図２Ｆ】
2008205241.tif 000009
【図２Ｇ】
2008205241.tif 000010
【図２Ｈ】
2008205241.tif 000011
【図２Ｉ】
2008205241.tif 000012
【図２Ｊ】
2008205241.tif 000013
【図２Ｋ】
2008205241.tif 000014
【図２Ｌ】
2008205241.tif 000015
【図３Ａ】
2008205241.tif 000016
【図３Ｂ】
2008205241.tif 000017
【図３Ｃ】
2008205241.tif 000018
【図４Ａ】
2008205241.tif 000019
【図４Ｂ】
2008205241.tif 000020
【図４Ｃ】
2008205241.tif 000021
【図５Ａ】
2008205241.tif 000022
【図５Ｂ】
2008205241.tif 000023
【図６】
2008205241.tif 000024
【図７Ａ】
2008205241.tif 000025
【図７Ｂ】
2008205241.tif 000026
【図８Ａ】
2008205241.tif 000027
【図８Ｂ】
2008205241.tif 000028
【図９】
2008205241.tif 000029
【図１０Ａ】
2008205241.tif 000030
【図１０Ｂ】
2008205241.tif 000031
【図１１】
2008205241.tif 000032
【図１２Ａ】
2008205241.tif 000033
【図１２Ｂ】
2008205241.tif 000034
【図１２Ｃ】
2008205241.tif 000035
【図１３Ａ】
2008205241.tif 000036
【図１３Ｂ】
2008205241.tif 000037
【図１４】
2008205241.tif 000038
【図１５】
2008205241.tif 000039
【図１６Ａ】
2008205241.tif 000040
【図１６Ｂ】
2008205241.tif 000041
【図１７Ａ】
2008205241.tif 000042
【図１７Ｂ】
2008205241.tif 000043
【図１８】
2008205241.tif 000044
【図１９】
2008205241.tif 000045
【図２０Ａ】
2008205241.tif 000046
【図２０Ｂ】
2008205241.tif 000047
【図２１】
2008205241.tif 000048
【図２２】
2008205241.tif 000049
【図２３】
2008205241.tif 000050
【図２４】
2008205241.tif 000051
【図２５】
2008205241.tif 000052
【図２６】
2008205241.tif 000053
【図２７】
2008205241.tif 000054
【図２８Ａ】
2008205241.tif 000055
【図２８Ｂ】
2008205241.tif 000056
【図２９】
2008205241.tif 000057
【図３０】
2008205241.tif 000058
【図３１】
2008205241.tif 000059
【図３２】
2008205241.tif 000060
【図３３】
2008205241.tif 000061
【図３４】
2008205241.tif 000062
【図３５】
2008205241.tif 000063
【図３６】
2008205241.tif 000064
【図３７】
2008205241.tif 000065