(57)【要約】【課題】内部シリアル通信バスが動作不能になってしまうことを抑制することができる光データリンクを提供する。【解決手段】光データリンク１では、ＣＰＵ１３とＰＨＹ７とメモリ９とが、Ｉ２Ｃバス１５で接続され、通常時には、ＰＨＹ７はマスターとして動作し、ＣＰＵ１３及びメモリ９はスレーブとして動作する。外部からのハードウェアリセット信号Ｓ４による初期化時には、ＣＰＵ１３がＩ２Ｃバス１５のマスターとして動作し、ハードウェアリセット信号Ｓ４が解除された時に、ＰＨＹ７をリセット状態とし、Ｉ２Ｃバス１５にダミークロック信号を送出してメモリ９にＩ２Ｃバス１５を開放させ、ＰＨＹ７のリセット状態を解除した後、再びＩ２Ｃバス１５のスレーブに戻る。【選択図】図１
2008113207.tif 000002
【特許請求の範囲】
【請求項１】
光信号を送信する光送信部と、光信号を受信する光受信部と、前記光送信部及び前記光受信部を制御するマイクロコントローラと、前記光送信部及び前記光受信部による外部との通信を制御する通信制御用ＩＣと、前記通信制御用ＩＣの制御に関する設定情報を保持する設定情報用メモリと、を備え、前記マイクロコントローラと前記通信制御用ＩＣと前記設定情報用メモリとが、内部シリアル通信バスで接続された光データリンクにおいて、
前記内部シリアル通信バス上において、通常時には、前記通信制御用ＩＣはマスターとして動作し、前記マイクロコントローラ及び設定情報用メモリはスレーブとして動作し、
外部からのハードウェアリセット信号による初期化時は、
前記マイクロコントローラがバスマスターとして動作し、
前記ハードウェアリセット信号が解除された時に、
前記通信制御用ＩＣをリセット状態とし、
前記内部シリアル通信バスにクロック信号を送出して前記設定情報用メモリに前記内部シリアル通信バスを開放させ、前記通信制御用ＩＣの前記リセット状態を解除し、
その後、再び前記内部シリアル通信バスのスレーブに戻ることを特徴とする光データリンク。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光送信部及び光受信部を備えた光データリンクに関するものである。
【背景技術】
【０００２】
従来、このような分野の技術として、下記特許文献１に記載の光データリンクが知られている。この光データリンクは、外部との通信の物理層を制御する通信制御用ＩＣ（ＰＨＹ）と、ＰＨＹと内部シリアル通信バスで接続されデータを保持するＥＥＰＲＯＭと、外部との通信に用いられる光送信部及び光受信部とを備えている。このような光データリンクにおいて、外部からハードウェアリセットがアサートされ初期化処理が実行されると、光データリンク内の内部シリアル通信バスが作動して不揮発性メモリ等から初期化処理動作に必要となるデータを読み出す。このデータ読み出しの間に、外部通信によって更にソフトウェアリセットが発生して内部バスを要求すると、内部バスが二つのモードから要求されることになり、動作不能になる可能性がある。なお、一般的な光データリンクでは、ハードウェアリセットされて初期化処理が実行されると、初期化処理中には外部通信が出来なくなるようになっているので、上記のような動作不能の問題は生じ得ない。
【０００３】
特許文献１記載の光データリンクにおいては、ソフトウェアリセットが発生すると、ＰＨＹが強制的に内部シリアル通信バス上のシリアルクロックを強制出力するように構成することで、内部シリアル通信バスの動作不能を防止することが提案されている。
【特許文献１】特開２００６−９９４１０号公報
【非特許文献１】船田知之ら，「10Gigabit Ethernet用Ｘ２型光トランシーバの開発」，ＳＥＩテクニカルビュー，住友電気工業株式会社，２００６年３月，第６８号，ｐ.５５−６０．
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記光データリンクにおいて、ソフトウェアリセットによる初期化処理中に、更にハードウェアリセットが行われた場合には、内部シリアル通信バスが動作不能になる場合があるが、これに対して、上記光データリンクでは対応ができない。
【０００５】
このような問題点に鑑み、本発明は、内部シリアル通信バスが動作不能になってしまうことを抑制することができる光データリンクを提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の光データリンクは、光信号を送信する光送信部と、光信号を受信する光受信部と、光送信部及び光受信部を制御するマイクロコントローラと、光送信部及び光受信部による外部との通信を制御する通信制御用ＩＣと、通信制御用ＩＣの制御に関する設定情報を保持する設定情報用メモリと、を備え、マイクロコントローラと通信制御用ＩＣと設定情報用メモリとが、内部シリアル通信バスで接続された光データリンクにおいて、内部シリアル通信バス上において、通常時には、通信制御用ＩＣはマスターとして動作し、マイクロコントローラ及び設定情報用メモリはスレーブとして動作し、外部からのハードウェアリセット信号による初期化時は、マイクロコントローラがバスマスターとして動作し、ハードウェアリセット信号が解除された時に、通信制御用ＩＣをリセット状態とし、内部シリアル通信バスにクロック信号を送出して設定情報用メモリに内部シリアル通信バスを開放させ、通信制御用ＩＣのリセット状態を解除し、その後、再び内部シリアル通信バスのスレーブに戻ることを特徴とする。
【０００７】
この光データリンクにおいて、ハードウェアリセット信号による初期化時には、マイクロコントローラが、一旦通信バスのマスターとなり、ハードウェアリセット信号が解除されたときに、通信制御用ＩＣをリセット状態とする。その状態で、設定情報用メモリに内部シリアル通信バスを開放させるまで、内部シリアル通信バスにクロック信号を送出する。従って、ハードウェアリセットの直前に設定情報用メモリが行っていたデータ送出が、ハードウェアリセットにより途中で中断されていた場合であっても、中断した上記データ送出は、マイクロコントローラからの上記クロック信号によって完了され、内部シリアル通信バスが開放される。そして、マイクロコントローラはスレーブに戻り、通信制御用ＩＣのリセット状態が解除されると、通信制御用ＩＣの初期化処理が開始される。
【０００８】
このように、通信制御用ＩＣの初期化処理の前に、内部シリアル通信バスが確実に開放され通信が完了されるので、通信制御用ＩＣの初期化処理時には内部シリアル通信バスを確実に使用可能とすることができ、ハードウェアリセットの際に内部シリアル通信バスが動作不能になってしまうことを抑制することができる。
【発明の効果】
【０００９】
本発明の光データリンクによれば、内部シリアル通信バスが動作不能になってしまうことを抑制することができる。
【発明を実施するための最良の形態】
【００１０】
以下、図面を参照しつつ本発明に係る光データリンクの好適な実施形態について詳細に説明する。
【００１１】
図１に示す光データリンク１は、ホスト（図示せず）に接続されて用いられ、ホストからの送信電気信号Ｓ１を送信光信号Ｐ１に変換して光送信部３から外部へ出力したり、外部から入力された受信光信号Ｐ２を光受信部５で受けてホストへの受信電気信号Ｓ２に変換したりする機能を有する光送受信装置である。例えば、上記光送信部３としては、半導体レーザダイオードを有する光送信サブアセンブリが用いられ、光受信部５としては、フォトダイオードを有する光受信サブアセンブリが用いられる。
【００１２】
この光データリンク１は、光送信部３及び光受信部５による外部との通信やホストとの通信における物理層の通信制御を行う通信制御用ＩＣ（以下、ＰＨＹという）７と、このＰＨＹ７の動作設定のためのデータを保持する不揮発性メモリ（設定情報用メモリ）９と、光データリンク１各部の制御を行うＣＰＵ（マイクロコントローラ）１３を備えている。そして、これらＰＨＹ７と不揮発性メモリ９とＣＰＵとは、Ｉ２Ｃバス（内部シリアル通信バス）１５によって接続されている。このＩ２Ｃバス１５上において、通常時には、ＰＨＹ７はマスターとして動作し、メモリ９及びＣＰＵ１３はスレーブとして動作する。
【００１３】
上記ＣＰＵ１３は、光送信部３及び光受信部５からのモニタ信号を受信して動作状態を監視し、光送信部３及び光受信部５に制御信号を送信して動作を制御する。また、ＣＰＵ１３は、ＰＨＹ７を介してシリアル通信信号Ｓ３によるホストとの通信を行い、ホストからの命令を受け取ったり、光データリンク１の動作状況をホストに送信したりする。
【００１４】
次に、この光データリンク１のハードウェアリセットについて説明する。この光データリンク１がホストからハードウェアリセット信号Ｓ４を受信した場合、ハードウェアリセット信号Ｓ４は、ＣＰＵ１３にのみ入力される。そして、信号Ｓ４が入力されたＣＰＵ１３ではＰＨＹ７をリセットするためのＰＨＹリセット信号Ｓ５が生成され、この信号Ｓ５がＰＨＹ７に入力されるようになっている。
【００１５】
すなわち、図２に示すように、光データリンク１において、ホストからのハードウェアリセット信号Ｓ４がアサート（図中のＡ１）されると、ＣＰＵ１３はＰＨＹ７に対してＰＨＹリセット信号Ｓ５をアサート（Ａ２）し、ＣＰＵ１３自身もリセット状態となる。次に、上記ハードウェアリセット信号Ｓ４が解除（Ａ３）されると、ＣＰＵ１３自身の初期化処理が行われ、更に、ＣＰＵ１３は、ＰＨＹリセット信号Ｓ５をアサートした状態を保持したままで、一旦、Ｉ２Ｃバス１５の通信におけるマスターとなる。そしてＣＰＵ１３は、Ｉ２Ｃバス１５のデータラインを開放したまま、クロックラインに対して強制的にダミークロック信号（Ａ４）を送出する。
【００１６】
このダミークロック信号のクロック数は、このＩ２Ｃバス１５で送受されるデータ単位（ビット数）に通信終了指示ビット分の１を加えた数以上とする。例えば、データ単位が８ビットの場合は、ダミークロック信号のクロック数を９クロック以上にすればよい。この処理によれば、仮に、メモリ９がデータ（Ａ５）を送出している途中でＩ２Ｃバス通信が中断されていた場合であっても、上記ダミークロック信号送出によって、メモリ９は残りのデータ（Ａ６）の送出を確実に完了し、その結果、Ｉ２Ｃバス１５が確実に開放されることになる。
【００１７】
次に、ＣＰＵ１３はストップコンディション（Ａ７）を送出し、Ｉ２Ｃバス１５上の通信を完了させる。その後、ＣＰＵ１３は、Ｉ２Ｃバス１５の通信におけるスレーブに戻ると共に、上記ＰＨＹリセット信号Ｓ５を解除（Ａ８）することでＰＨＹ７のリセット状態を解除する。ここで、Ｉ２Ｃバス１５におけるマスターは、再びＰＨＹ７となる。次に、ＣＰＵ１３は、光送信部３及び光受信部５の制御機能と動作状態監視機能とを開始し、ＰＨＹ７からのモニタ値読み出しに備えた準備を行う。
【００１８】
一方、リセット状態が解除されマスターに戻ったＰＨＹ７は、初期化処理を開始する。この初期化処理では、ＰＨＹ７は動作設定に必要な情報を含むデータ（Ａ１０）をメモリ９からＩ２Ｃバス１５経由で読み込むために、ＰＨＹ７からはスタートコンディション（Ａ９）が送出される。このとき、上述の通り、Ｉ２Ｃバス１５は既に開放され、データラインはＨｉｇｈになっているので、ＰＨＹ７は上記スタートコンディション（Ａ９）を確実に生成することができ、Ｉ２Ｃバス１５を介したデータ（Ａ１０）の読み出しが円滑に開始される。以上のような光データリンク１のハードウェアリセットが行われた後は、ＰＨＹ７はマスターとして動作し、ＣＰＵ１３及びメモリ９はスレーブとして動作し、通常時におけるＩ２Ｃバス通信が行われる。
【００１９】
なお、光データリンク１は、上記ハードウェアリセットの他、ホストからソフトウェアリセットコマンドを受信することにより、ソフトウェアリセットを行う場合がある。ソフトウェアリセットに係るＰＨＹ７の初期化処理においても、メモリ９からのデータ信号出力が、Ｉ２Ｃバス１５経由で行われる。
【００２０】
続いて、上記光データリンク１を、図３に示す他の光データリンク１０１と比較しながら説明する。なお、この光データリンク１０１において、上記光データリンク１と同一又は同等な構成については、図面に同一符号を付し、その説明は省略する。
【００２１】
この光データリンク１０１が受信したハードウェアリセット信号Ｓ４は、ＰＨＹ７及びＣＰＵ１３にそれぞれ入力されるようになっている点で、上記光データリンク１とは相違している。すなわち、ハードウェアリセット信号がアサートされ、解除されると、光データリンク内ではＰＨＹ７とＣＰＵ１３とがそれぞれ初期化処理を行う。ＣＰＵ１３の初期化処理では、光送信部３及び光受信部５の制御機能と動作状態監視機能とが初期化され開始されて、ＰＨＹ７からのモニタ値の読み出しに対する準備が行われる。一方、ＰＨＹ７の初期化処理では、メモリ９からのＰＨＹ７の動作設定情報等のデータの読み出しがＩ２Ｃバス１５経由で行われる。
【００２２】
以上のような光データリンク１，１０１では、ソフトウェアリセットに係るＰＨＹ７の初期化処理の途中に、更に、ハードウェアリセット信号を受信する場合も想定される。また、ハードウェアリセットに係るＰＨＹ７の初期化処理の途中に、再び、ハードウェアリセット信号を受信する場合も想定される。このような場合に、光データリンク１０１では、以下のような問題が起こりうる。
【００２３】
すなわち、光データリンク１０１では、図４に示すように、ＰＨＹ７の初期化処理中にはＰＨＹ７のデータ読込のためにメモリ９からデータ信号（Ｂ２）が送出される。このデータ送出中に、更に、ハードウェアリセット信号Ｓ４がアサート（Ｂ１）された場合には、メモリ９がデータ信号（Ｂ２）を途中まで出力した状態でＰＨＹ７からのクロック信号が止まり、Ｉ２Ｃバス通信が止まってしまう場合がある。その状態で、ハードウェアリセット信号Ｓ４が解除（Ｂ３）されると、ＰＨＹ７が初期化処理を開始しメモリ９からデータ（Ｂ４）を読み出そうとする。ところが、この場合において、メモリ９がＩ２Ｃバス１５のデータ信号をＬｏｗの状態に保持している（Ｂ５）場合には、ＰＨＹ７はＩ２Ｃバス１５のスタートコンディションを生成できないので、Ｉ２Ｃバス通信が再開できず、光データリンク１０１は動作不能に陥ってしまう。
【００２４】
これに比較して、再び図２を参照すると、光データリンク１では、ＰＨＹ７の初期化処理中にハードウェアリセット信号Ｓ４が更にアサート（Ａ１）された場合、上述した通り、信号Ｓ４はＣＰＵ１３にのみ入力される。そして、ＣＰＵ１３は、ＰＨＹ７をリセット状態し、ＰＨＹ７に代わって一時的にＩ２Ｃバス１５におけるマスターとなる。そして、ＣＰＵ１３は、ＰＨＹ７のリセット状態を維持したままで、ＰＨＹ７のメモリ９からのデータ読み出し（Ａ１０）に先立ち、ダミークロック信号（Ａ４）をＩ２Ｃバス１５のクロックラインに送出する。
【００２５】
従って、メモリ９がデータ信号（Ａ５）を途中まで出力した状態でＩ２Ｃバス通信が止まってしまっている場合にも、上記ダミークロック信号（Ａ４）によってメモリ９が残りのデータ出力（Ａ６）をすべて完了することができ、Ｉ２Ｃバス１５を確実に開放することができる。このように、Ｉ２Ｃバス１５が開放された状態で、ＰＨＹ７の初期化処理が開始されるので、ＰＨＹ７のスタートコンディション（Ａ９）が確実に生成され、メモリ９からのデータ読み出し（Ａ１０）が確実に開始され、その結果、上記光データリンク１０１のような動作不能に陥ることが回避される。
【００２６】
以上のように、光データリンク１によれば、ソフトウェアリセット又はハードウェアリセットに係るＰＨＹ７の初期化処理の途中に、更にハードウェアリセット信号Ｓ４を受けた場合にも、Ｉ２Ｃバス１５の動作不能を抑制することができる。
【図面の簡単な説明】
【００２７】
【図１】本発明に係る光データリンクの一実施形態を示すブロック図である。
【図２】（ａ）〜（ｅ）は、図１の光データリンクのハードウェアリセットにおける各信号の動作を示すタイミングチャートである。
【図３】図１の光データリンクの比較に係る他の光データリンクを示すブロック図である。
【図４】（ａ）〜（ｃ）は、図３の光データリンクのハードウェアリセットにおける各信号の動作を示すタイミングチャートである。
【符号の説明】
【００２８】
１…光データリンク、３…光送信部、５…光受信部、７…ＰＨＹ（通信制御用ＩＣ）、９…不揮発性メモリ（設定情報用メモリ）、１３…ＣＰＵ（マイクロコントローラ）、１５…Ｉ２Ｃバス（内部シリアル通信バス）、Ｐ１，Ｐ２…光信号、Ｓ４…ハードウェアリセット信号。
【図１】
2008113207.tif 000003
【図２】
2008113207.tif 000004
【図３】
2008113207.tif 000005
【図４】
2008113207.tif 000006