(57)【要約】【課題】ＳＯＩ基板に集積され定格電圧を埋め込み酸化膜と素子活性層のドレインとで分担する高耐圧半導体素子において、高集積化と高耐圧化を同時に実現する実用化に有効な構造の提案。【解決手段】ドレイン領域の表面に反対導電型のフローティング層を設けた構造とすることで微細化に悪影響を与えず、高耐圧化が実現できる。さらに、ＳＯＩの厚さを３０μｍ以上とすることで埋め込み酸化膜の厚さを実用化レベルまで薄くできる。【選択図】図２
2008244092.tif 000002
【特許請求の範囲】
【請求項１】
支持基板と、前記支持基板に積層された絶縁膜と、前記絶縁膜に積層された半導体層とを含み、前記半導体層の主表面から前記絶縁膜に達する誘電体により前記半導体層を分離して形成される半導体領域の少なくとも１つにＭＯＳトランジスタが設けられた半導体装置であって、
前記ＭＯＳトランジスタは、
前記半導体層を低濃度のドレイン領域とした第１の半導体領域と、
前記第１の半導体領域に含まれる、前記第１の半導体領域とは反対の導電型の第２の半導体領域と、
ソース電極とドレイン電極との間で、前記第１の半導体領域の表面の少なくとも一部と隣接するように設けられたフィールド酸化膜と、を含み、
前記第２の半導体領域は、前記第１の半導体領域の前記フィールド酸化膜と隣接した位置に、電気的にフローティング状態で形成される、
ことを特徴とする半導体装置。
【請求項２】
前記絶縁膜の厚さを４μm以下とし、前記半導体層の厚さを３０μm以上とする、
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２の半導体領域の少なくとも一部が、前記ソース電極の下に配置される、
ことを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記ＭＯＳトランジスタは、
前記第１の半導体領域に含まれる、前記第１の半導体領域と同じ導電型でより不純物濃度の高い第３の半導体領域をさらに含み、
前記第３の半導体領域は、少なくともドレイン引き出し領域の下で、前記絶縁膜と隣接する側の前記第１の半導体領域の面に形成される、
ことを特徴とする請求項１乃至３のいずれかに記載の半導体装置。
【請求項５】
前記ＭＯＳトランジスタは、
前記第１の半導体領域に含まれる、前記第２の半導体領域と同じ導電型でより不純物濃度の高い第４の半導体領域をさらに含み、
前記第４の半導体領域は、ソース電極の下で誘電体分離領域の側面に隣接して形成される、
ことを特徴とする請求項１乃至４のいずれかに記載の半導体装置。
【請求項６】
前記ＭＯＳトランジスタは、
前記第１の半導体領域に含まれる、前記第２の半導体領域と同じ導電型でより不純物濃度の高い少なくとも１つの第５の半導体領域をさらに含み、
前記第５の半導体領域は、前記第２の半導体領域を取り囲み、ソース電極側の第１の半導体領域の面に形成される、
ことを特徴とする請求項１乃至５のいずれかに記載の半導体装置。
【請求項７】
支持基板と、前記支持基板に積層された絶縁膜と、前記絶縁膜に積層された半導体層とを含み、前記半導体層の主表面から前記絶縁膜に達する誘電体により前記半導体層を分離して形成される半導体領域のうち少なくとも１つに第１導電型のチャネル領域を形成する第１導電型ＭＯＳトランジスタが設けられ、他の少なくとも１つに第２導電型のチャネル領域を形成する第２導電型ＭＯＳトランジスタが設けられた半導体装置であって、
前記第１導電型ＭＯＳトランジスタは、
前記半導体層を低濃度のドレイン領域とした第１の半導体領域と、
前記第１の半導体領域に含まれる、前記第１の半導体領域とは反対の導電型の第２の半導体領域と、
ソース電極とドレイン電極との間で、前記第１の半導体領域の表面の少なくとも一部と隣接するように設けられたフィールド酸化膜と、を含み、
前記第２の半導体領域は、前記第１の半導体領域の前記フィールド酸化膜と隣接した位置に、電気的にフローティング状態で形成され、
前記第２導電型ＭＯＳトランジスタは、
前記第１の半導体領域に含まれる、前記第１の半導体領域とは反対の導電型の低濃度のドレイン領域及び高濃度のドレイン領域と、
前記ドレイン領域に囲まれるソース電極及びゲート電極と、
前記低濃度のドレイン領域に含まれる、前記低濃度のドレイン領域とは反対の導電型の第３の半導体領域と、
前記ソース電極とドレイン領域との間で、前記低濃度及び高濃度のドレイン領域の表面の少なくとも一部と隣接するように設けられるフィールド酸化膜と、を含み、
前記第３の半導体領域は、前記ドレイン領域の前記フィールド酸化膜と隣接した位置に、電気的にフローティング状態で形成される、
ことを特徴とする半導体装置。
【請求項８】
支持基板と、前記支持基板に積層された絶縁膜と、前記絶縁膜に積層された半導体層とを含み、前記半導体層の主表面から前記絶縁膜に達する誘電体により前記半導体層を分離して形成される半導体領域の少なくとも１つにＩＧＢＴトランジスタが設けられた半導体装置であって、
前記ＩＧＢＴトランジスタは、
前記半導体層を低濃度のコレクタ領域とした第１の半導体領域と、
前記第１の半導体領域に含まれる、前記第１の半導体領域とは反対の導電型の第２の半導体領域と、
エミッタ電極とコレクタ電極との間で、前記第１の半導体領域の表面の少なくとも一部と隣接するように設けられたフィールド酸化膜と、を含み、
前記第１の半導体領域は、前記第２の半導体領域の前記フィールド酸化膜と隣接した位置に、電気的にフローティング状態で形成される、
ことを特徴とする半導体装置。
【請求項９】
支持基板と、前記支持基板に積層された絶縁膜と、前記絶縁膜に積層された半導体層とを含む基板に対して、前記半導体層の主表面から前記絶縁膜に達する誘電体により前記半導体層を分離した第１の半導体領域を形成する工程と、
前記第１の半導体領域の表面に、前記第１の半導体領域とは反対の導電型の第２の半導体領域を電気的にフローティング状態で形成する工程と、
前記第２の半導体領域が形成された前記第１の半導体領域の上に、選択酸化により素子活性層を分離するフィールド酸化膜を形成する工程と、
前記フィールド酸化膜を形成した後に、前記第１の半導体領域の表面に、ゲート酸化膜とゲート電極とを形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、素子間絶縁に誘電体分離方式を用いる半導体装置に係わり、特に、大電力のモータを駆動するパワーデバイスを最適に制御する半導体装置に関する。
【背景技術】
【０００２】
パワーデバイスを制御する半導体装置に、誘電体分離型半導体装置が用いられることがある。誘電体分離型半導体装置は、高耐圧素子、大電流出力回路、及び低耐圧のロジック回路が集積化された半導体装置であり、各素子はシリコン酸化膜などの誘電体材料で取り囲まれ、素子間及び素子と基板との間は高電圧で絶縁分離される。例えば、モータを駆動させる誘電体分離型半導体装置は、高電圧側ゲート駆動回路、高電圧側ゲート駆動回路に制御信号を与える高耐圧ＭＯＳトランジスタ、そして制御ロジック回路などの各種回路を含み構成されるものである。
【０００３】
図１４には、従来構造の誘電体分離型半導体装置に設けられた高耐圧ｎ型ＭＯＳトランジスタの断面図を示す。図１４において、１０１はソース電極、１０２はゲート電極、１０３はドレイン電極を示す。ソース電極１０１は、ｎ＋型の高濃度不純物のソース領域１１０と、ｐ＋型の高濃度不純物のソース領域１２０とに電気的にオーミック接続されている。ドレイン電極１０３は、ｎ＋型の高濃度不純物のドレイン領域１３０とオーミック接続されている。
【０００４】
ｐ型チャネル領域１４０は、ｐ型の不純物濃度領域であり、ゲート電極１０２の直下でｎ型のチャネル反転層が形成される。これらのｎ型、ｐ型のそれぞれの領域は、ＳＯＩ（Silicon On Insulator）基板とよばれるシリコン基板に形成されている。
【０００５】
ＳＯＩ基板は、シリコン支持基板１０５、シリコン酸化膜１０６とシリコン活性層１０８により構成された基板である。シリコン酸化膜１０６は、シリコン支持基板１０５とシリコン活性層１０８との中間にあり、このシリコン酸化膜１０６を埋め込み酸化膜と呼ぶ。
【０００６】
そして、シリコン活性層１０８には、シリコン活性層１０８の表面から埋め込み酸化膜１０６に達するほぼ垂直な形状で素子を周囲の領域と電気的にアイソレーションする誘電体分離領域１０７が形成される。誘電体分離領域１０７は、両側の側壁に形成されるシリコン酸化膜１７１と、その間に埋め込まれた多結晶シリコン層１７２とから構成される。また、シリコン活性層１０８の表面には所定の領域に厚いシリコン酸化膜１５０（以後これをフィールド酸化膜とよぶ）が形成され、表面でのｎ、ｐ型各不純物領域を相互に分離させている。さらに、フィールド酸化膜１５０の上部には、シリコン酸化膜からなるＣＶＤ膜１０９が成膜される。
【０００７】
上記の従来構造の素子では、ソース電極１０１とドレイン電極１０３に印加される高電圧を電流の流れないオフ状態でブロックできるように、ドレインとソースとの間にあるフィールド酸化膜１５０の下にｐ型の不純物拡散領域１３１が形成される。そして、このｐ型の不純物拡散領域１３１は、ｐ型チャネル領域１４０に接続されている。
【０００８】
図１４に示された半導体装置の断面図では、ｐ型の不純物拡散領域１３１はドレイン領域１３０の両側に分離されて配置されているようにみえるが、実際には連続して形成されている。つまり、上記の従来構造の素子においては、ｐチャネル領域の電位で一方を制限させる接続形態であることが特徴である。
【特許文献１】特開２００５−６４４７２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、上記の従来構造の素子では、ソースからドレインへの電子の流れは、図中の矢印の経路１４１に示されるように、ゲート電極１０２の両端に形成されるｐ型チャネル領域１４０の間を通る。これは、耐圧を確保するｐ型の不純物拡散領域１３１がｐ型チャネル領域１４０と接続されているためである。上記の経路１４１は、いわゆる寄生接合ＦＥＴのチャネルとされているものであり、ゲート電極１０２の微細化によりゲート電極１０２両端のｐ型チャネル領域１４０が近接してくると、急激に抵抗増大が発生して、オン電流が通電できなくなるという問題が生じる。このため、寄生接合ＦＥＴを通路とする素子構造の場合には、ゲート電極の長さを縮小できないという素子構造上の欠点があった。さらには、上記の従来構造の素子では、ソース領域１１０，１２０が、ゲート電極１０２の両端に配置されるという制約を受け、素子特性の向上と面積の縮小をはかることができないという問題があった。
【００１０】
そして、本発明の目的の一つは、上アーム用の高電圧側ゲート駆動回路に高電源電圧を提供するＭＯＳトランジスタの高集積化と高耐圧化とを同時に実現する素子構造を提供することにある。
【００１１】
また、本発明の他の目的の一つは、実用化に適した高耐圧化可能な素子構造を提供することにある。
【課題を解決するための手段】
【００１２】
上記課題を解決するために、本発明の半導体装置は、支持基板と、前記支持基板に積層された絶縁膜と、前記絶縁膜に積層された半導体層とを含み、前記半導体層の主表面から前記絶縁膜に達する誘電体により前記半導体層を分離して形成される半導体領域の少なくとも１つにＭＯＳトランジスタが設けられた半導体装置であって、前記ＭＯＳトランジスタは、前記半導体層を低濃度のドレイン領域とした第１の半導体領域と、前記第１の半導体領域に含まれる、前記第１の半導体領域とは反対の導電型の第２の半導体領域と、ソース電極とドレイン電極との間で、前記第１の半導体領域の表面の少なくとも一部と隣接するように設けられたフィールド酸化膜と、を含み、前記第２の半導体領域は、前記第１の半導体領域の前記フィールド酸化膜と隣接した位置に、電気的にフローティング状態で形成される、ことを特徴とする。
【００１３】
本発明によれば、高電源電圧を提供するＭＯＳトランジスタの高集積化と高耐圧化とを同時に実現することができる。
【００１４】
また、上記の半導体装置において、前記絶縁膜の厚さを４μm以下とし、前記半導体層の厚さを３０μm以上とする、ことを特徴とする。こうすることで、所定の高耐圧化を達成する場合でも、絶縁膜（埋め込み酸化膜）の厚さが実用化に支障を来たす程厚くする必要がなく、素子の通常の製造装置を適用することにより量産可能な半導体装置を提供できる。
【００１５】
また、上記の半導体装置において、前記第２の半導体領域の少なくとも一部が、前記ソース電極の下に配置される、ことを特徴とする。こうすることで、電極下に電界の集中点が発生するのを抑制することができる。
【００１６】
また、上記の半導体装置において、前記ＭＯＳトランジスタは、前記第１の半導体領域に含まれる、前記第１の半導体領域と同じ導電型でより不純物濃度の高い第３の半導体領域をさらに含み、前記第３の半導体領域は、少なくともドレイン引き出し領域の下で、前記絶縁膜と隣接する側の前記第１の半導体領域の面に形成される、ことを特徴とする。こうすることで、半導体装置をより高耐圧化させることができる。
【００１７】
また、上記の半導体装置において、前記ＭＯＳトランジスタは、前記第１の半導体領域に含まれる、前記第２の半導体領域と同じ導電型でより不純物濃度の高い第４の半導体領域をさらに含み、前記第４の半導体領域は、ソース電極の下で誘電体分離領域の側面に隣接して形成される、ことを特徴とする。こうすることで、電界集中による耐圧の低下を抑制することができる。
【００１８】
また、上記の半導体装置において、前記ＭＯＳトランジスタは、前記第１の半導体領域に含まれる、前記第２の半導体領域と同じ導電型でより不純物濃度の高い少なくとも１つの第５の半導体領域をさらに含み、前記第５の半導体領域は、前記第２の半導体領域を取り囲み、ソース電極側の第１の半導体領域の面に形成される、ことを特徴とする。こうすることで、ソース、ドレインの横方向での電界集中を緩和することができる。
【００１９】
また、本発明に係る半導体装置は、支持基板と、前記支持基板に積層された絶縁膜と、前記絶縁膜に積層された半導体層とを含み、前記半導体層の主表面から前記絶縁膜に達する誘電体により前記半導体層を分離して形成される半導体領域のうち少なくとも１つに第１導電型のチャネル領域を形成する第１導電型ＭＯＳトランジスタが設けられ、他の少なくとも１つに第２導電型のチャネル領域を形成する第２導電型ＭＯＳトランジスタが設けられた半導体装置であって、前記第１導電型ＭＯＳトランジスタは、前記半導体層を低濃度のドレイン領域とした第１の半導体領域と、前記第１の半導体領域に含まれる、前記第１の半導体領域とは反対の導電型の第２の半導体領域と、ソース電極とドレイン電極との間で、前記第１の半導体領域の表面の少なくとも一部と隣接するように設けられたフィールド酸化膜と、を含み、前記第２の半導体領域は、前記第１の半導体領域の前記フィールド酸化膜と隣接した位置に、電気的にフローティング状態で形成され、前記第２導電型ＭＯＳトランジスタは、前記第１の半導体領域に含まれる、前記第１の半導体領域とは反対の導電型の低濃度のドレイン領域及び高濃度のドレイン領域と、前記ドレイン領域に囲まれるソース電極及びゲート電極と、前記低濃度のドレイン領域に含まれる、前記低濃度のドレイン領域とは反対の導電型の第３の半導体領域と、前記ソース電極とドレイン領域との間で、前記低濃度及び高濃度のドレイン領域の表面の少なくとも一部と隣接するように設けられるフィールド酸化膜と、を含み、前記第３の半導体領域は、前記ドレイン領域の前記フィールド酸化膜と隣接した位置に、電気的にフローティング状態で形成される、ことを特徴とする。こうすることで、ｎ型，ｐ型ＭＯＳを高耐圧化でき、低損失なレベルシフト回路を実現することができる。
【００２０】
また、本発明に係る半導体装置は、支持基板と、前記支持基板に積層された絶縁膜と、前記絶縁膜に積層された半導体層とを含み、前記半導体層の主表面から前記絶縁膜に達する誘電体により前記半導体層を分離して形成される半導体領域の少なくとも１つにＩＧＢＴトランジスタが設けられた半導体装置であって、前記ＩＧＢＴトランジスタは、前記半導体層を低濃度のコレクタ領域とした第１の半導体領域と、前記第１の半導体領域に含まれる、前記第１の半導体領域とは反対の導電型の第２の半導体領域と、エミッタ電極とコレクタ電極との間で、前記第１の半導体領域の表面の少なくとも一部と隣接するように設けられたフィールド酸化膜と、を含み、前記第１の半導体領域は、前記第２の半導体領域の前記フィールド酸化膜と隣接した位置に、電気的にフローティング状態で形成される、ことを特徴とする。本発明によれば、低損失な半導体スイッチ素子を実現することができる。
【００２１】
また、本発明に係る半導体装置の製造方法は、支持基板と、前記支持基板に積層された絶縁膜と、前記絶縁膜に積層された半導体層とを含む基板に対して、前記半導体層の主表面から前記絶縁膜に達する誘電体により前記半導体層を分離した第１の半導体領域を形成する工程と、前記第１の半導体領域の表面に、前記第１の半導体領域とは反対の導電型の第２の半導体領域を電気的にフローティング状態で形成する工程と、前記第２の半導体領域が形成された前記第１の半導体領域の上に、選択酸化により素子活性層を分離するフィールド酸化膜を形成する工程と、前記フィールド酸化膜を形成した後に、前記第１の半導体領域の表面に、ゲート酸化膜とゲート電極とを形成する工程と、を含むことを特徴とする。本発明によれば、高集積化と高耐圧化とを同時に実現した半導体装置を製造することができる。
【発明を実施するための最良の形態】
【００２２】
以下、本発明の実施の形態（以下、実施形態とする）を図面に基づいて詳細に説明する。なお、本実施形態を説明するための全図、前述した従来技術を説明するための全図において、同一または類似の部分には原則として同一または類似の符号を付し、その繰り返しの説明は省略する。
【００２３】
図１に、本発明の実施形態に係る誘電体分離型半導体装置を用いたモータドライブシステムを示す。図１に示されるモータドライブシステム１は、モータ３を駆動するＩＧＢＴモジュール５と、このＩＧＢＴモジュール５のスイッチング動作を制御する上下２個のＭＯＳトランジスタを基本構成とする駆動回路７と、駆動回路７を最適に制御する誘電体分離型半導体装置１０とを含み構成される。
【００２４】
はじめに、誘電体分離型半導体装置１０の概要について説明する。誘電体分離型半導体装置１０は、高電圧側ゲート駆動回路１２、高電圧側ゲート駆動回路１２に制御信号を与える高耐圧ＭＯＳトランジスタ１４，１６、低電圧側ゲート駆動回路１８、さらにはシステム全体を制御するデジタル制御ＩＣとのインターフェースをとる制御回路２０、及び図示しない各種の保護回路を含み構成される。
【００２５】
誘電体分離型半導体装置１０に集積される高電圧側ゲート駆動回路１２を構成する素子は、ＭＯＳトランジスタ構造である。この高電圧側ゲート駆動回路１２は、モータドライバの出力回路のうち上アーム素子のゲート端子に接続されて動作するため、高電圧側ゲート駆動回路１２のソースは、負荷の高圧電源より高い電圧まで上昇することとなる。そのため、ゲート電位を高圧電位に持ち上げる必要がある。それを、高耐圧のｎ型ＭＯＳトランジスタ１４、高耐圧のｐ型ＭＯＳトランジスタ１６を用いてレベルシフトさせる。
【００２６】
また、本実施形態に係る誘電体分離型半導体装置１０では、半導体、特にシリコンを半導体材料として選択する。そして、基板には、誘電体分離に有利なＳＯＩ基板を用いる。ＳＯＩ基板には、シリコン活性層の主表面から埋め込み酸化膜に達する深いトレンチ（溝）を形成し、このトレンチをシリコン酸化膜と多結晶シリコン等の部材で埋め込みそれぞれの素子形成領域を誘電体分離させる。その後、イオン注入技術により素子形成のシリコン活性層の導電型とは異なる導電型の不純物イオンを表面に注入して、電界集中を防止できる領域を形成する。さらには、他のＭＯＳトランジスタを構成する領域を定義するためＬＯＣＯＳ（Local Oxidation of Silicon）法により、所定の領域に厚いシリコン酸化膜、フィールド酸化膜を形成する。それらの工程の後に、ゲート酸化工程、ゲート電極としての多結晶シリコンの成膜と加工、さらに、イオン注入技術と熱処理工程をくわえて、チャネル領域、ソース領域、ドレイン領域、その他の活性領域を形成し、最後に電極、配線工程を経て、誘電体分離型半導体装置１０が製造される。なお、これらの工程の詳細については、後述する。
【実施例１】
【００２７】
まず、本発明の第１の実施形態に係る誘電体分離型半導体装置１０の詳細を、図２及び図３を参照しつつ説明する。
【００２８】
図２は、本発明の第１の実施形態に係る誘電体分離型半導体装置１０の断面図である。第１の実施形態においては、本発明をｎ型のチャネルを形成する高耐圧ｎＭＯＳトランジスタを含む誘電体分離型半導体装置に適用したものである。また、図２においては、ｎＭＯＳトランジスタ以外の素子は省略されている。なお、本実施形態においては、半導体基板、とくにシリコン支持基板１０５にｐ型を用いたが、ｎ型を用いてもよい。
【００２９】
シリコン酸化膜（埋め込み酸化）１０６を介して高抵抗（低濃度不純物）のｎ−型シリコン活性層１０８が積層されて配置された、いわゆるＳＯＩ基板を形成している。ＳＯＩ基板には、シリコン活性層１０８の主表面からシリコン酸化膜１０６に達する略垂直な溝が形成される。この溝の中に誘電体部材が埋め込まれ、誘電体分離領域１０７が形成される。この溝の平面的形状は閉ループとなっており、誘電体分離領域１０７の内と外とを絶縁分離する機能を有する。また、上記の溝の両側面にはシリコン酸化膜１７１が形成され、側壁酸化膜１７１の間に多結晶シリコン層１７２が埋め込まれる。
【００３０】
また、図２に示されるように、本実施形態では、シリコン活性層１０８は２重の誘電体分離領域１０７で取り囲まれた構造とされる。素子形成領域を幾重で囲むかは、素子の定格電圧の仕様と、溝の側面に形成するシリコン酸化膜１７１の厚さとに基づいて定めることとしてよい。
【００３１】
誘電体分離領域１０７で囲まれたシリコン活性領域の中心領域には、イオン注入技術により、ｎ+型ドレイン領域１３０およびｎ型ドレイン領域３００を形成する。そして、このｎ型ドレイン領域３００をループ状に囲むｐ型の不純物領域１００を形成する。さらには、ｐ型の不純物領域１００から所定の距離を隔てた位置に所定の長さの多結晶シリコンからなるゲート電極１０２を配置する。本実施形態では、ゲート電極１０２は、電流駆動能力を確保するために、ｐ型の不純物領域１００、ｎ型ドレイン領域１３０,３００を概ね取り囲む形状で形成しているが、必ずしもこのように取り囲まなくてもよい。
【００３２】
ｎ+型高濃度不純物層のソース領域１１０、ｐ+型高濃度不純物層のソース領域１２０は、ゲート電極１０２のドレインとは対向する側面にそれぞれ形成される。このｎ+型高濃度不純物層は、ＭＯＳトランジスタのソース層であり、以後ｎ+ソース１１０とする。ｎ+ソース１１０とｐ+高濃度不純物層のソース領域１２０を取り囲み、かつ、ゲート電極１０２の一端から所定の距離だけオーバラップされる配置でｐ型チャネル領域１４０が形成される。このｐ型チャネル領域１４０は、ゲート電極とオーバラップされている表面において、ゲート電極に電圧が印加されたときｎ型反転層が形成され、ｎ+ソース１１０より電子が注入されてこの反転層を通ってソース領域と対向するドレイン領域へキャリアが流れる電子のチャネル領域を形成する作用を有する。また、上述したｐ+高濃度不純物層のソース領域１２０は、このｐ型チャネル領域１４０の電位を決めるための層であり、通常は、ｎ+ソース１１０と同時にソース電極とオーミック接続される。
【００３３】
ソース、ドレイン間に逆方向電圧が印加されると、ｐ型チャネル領域１４０とｎ−型ドレイン領域としたシリコン活性層１０８とのｐｎ接合からキャリアの無くなった空乏層が広がりはじめ、深さ方向および横方向のドレイン方向へと拡大する。通常の構造では、ドレインへの横方向の空乏層が広がってくると、ソース電極のエッジ近傍で広がりづらくなり、電界集中点を発生させてしまうが、本実施形態では、そのような電界集中が回避される。これは、本実施形態のようにｐ型の不純物領域１００がフローティングの状態で形成されていると、この層が横方向で順次空乏化するためである。なお、ｐ型の不純物領域１００がフローティング状態で形成されているとは、ｐ型の不純物領域１００がｎ−型ドレイン領域としたシリコン活性層１０８以外の半導体領域（例えば、ｐ型チャネル領域１４０やｎドレイン領域３００等）とは接しないように形成されていることを表す。
【００３４】
さらに、本実施形態では、正のゲート電圧が印加され、ｎ型の反転層がｐ型チャネル領域１４０のシリコン表面に形成されると、ソース領域１１０より電子がドレインに向かって横方向にｎ型反転層、ｎ−型ドレイン、ｎ型ドレイン領域３００、ｎ+型ドレイン領域１３０の経路で電子が流れる。すなわち、電子が寄生の接合ＦＥＴとなるような領域を流れることはなく、素子の微細化に影響しない。
【００３５】
図３には、本実施形態に係る誘電分離型半導体装置の平面パターンの一部を示す。図３に示されるように、深溝から形成される誘電体分離領域１０７が、素子形成領域を２重で取り囲んでいる。ゲート電極は一方向を開けた構造となり、この方向でドレイン電極が引き出されている。これは、ゲート電極とドレイン電極とが重なってそれらの電極間の放電耐量を低減させないためである。ｐ型の不純物領域１００は、所定の幅を有するドーナツ状の平面パターンの形状に形成される。
【００３６】
本実施形態では、ソース電極１０１とドレイン電極１０３とがいずれもｐ型の不純物領域１００に一部重なって配置される。ソース電極とドレイン電極とはそれぞれ、ソース電位とドレイン電位をひっぱりシリコンの中での電界集中が回避されるような機能、いわゆるフィールドプレート機能を有するが、電極エッジ部分では急激な電位変化をもたらすため電界集中が起き易い。これを回避するためには電極下の酸化膜を厚くする必要があるが、製造プロセスのコストを低減化させるためには酸化膜を薄くするほうがよい。その点、本実施形態では電極エッジの部分にｐ型の不純物領域１００を設けているため電界集中が起きづらく、電極下の酸化膜厚を厚くしなくともよい。
【００３７】
図４には、本実施形態の効果を確認するために試作した高耐圧ＭＯＳトランジスタのオフ状態でのコレクタ電圧とコレクタ電流の特性を、従来構造における値と対比したグラフを示す。従来構造には、本実施形態に特有な構成であるｐ型の不純物領域１００を有しないＭＯＳトランジスタを用いた。オフ状態は、ゲート電位とソース電位を同じくゼロとした状態である。
【００３８】
そして、図４に示されているように、従来構造では、１０００Ｖでコレクタ電流が急増してしまい、オフ状態を継続できない。一方、本実施形態に係る高耐圧ＭＯＳトランジスタでは、コレクタ電流の急増する電圧をおよそ３００Ｖ高くできていることが示されている。
【００３９】
次に、図５乃至図７を参照しつつ、第１の実施形態に係る誘電体分離型半導体装置１０の製造方法について説明する。
【００４０】
図５乃至図７は、第１の実施形態に係る誘電体分離型半導体装置１０の製造過程を表す工程断面図である。なお、誘電体分離型半導体装置１０の製造過程は、図５（ａ）、（ｂ），（ｃ），図６（ｄ），（ｅ），（ｆ），図７（ｇ），（ｈ）の順である。
【００４１】
まず、図５（ａ）に示されるように、シリコン支持基板１０５の一方の面にシリコン酸化膜１０６を介してｎ−型のシリコン活性層１０８が積層されたＳＯＩ基板を用意する。シリコン酸化膜１０６の厚みは、半導体素子の定格電圧でそれぞれ異なる仕様を適用することとしてもよい。
【００４２】
誘電分離型半導体装置の長期信頼性を保証するために、酸化膜に印加する許容電界を２ＭＶ／cmとして設定する。上記の許容電界を６００Ｖ定格の素子で満たそうとすれば、シリコン酸化膜の厚みは、３μｍ必要となる。一方で、このシリコン酸化膜の厚みが増加すると、シリコン酸化膜とシリコンとの熱膨張係数の違いから大きな反りが発生してしまう。反りが大きくなると、フォトリソグラフィでの露光装置へのウエハの装着、ドライエッチング装置へのウエハ装着などに支障が生じる。従って、上記の点からも埋め込み酸化膜の膜厚は、４μm以内にする必要がある。
【００４３】
そこで、図８に示されるグラフに基づいて、シリコン側で分担できる電圧を検討したところ、以下の結果を得た。この結果によれば、ｎ−型のシリコン活性層１０８の膜厚が３０μmで分担できる電圧は３００Vである。そして、埋め込み酸化膜１０６では最大８００Vが分担できるので、両者を合計すると１１００Vの高耐圧素子が実現できる。本発明に係る高耐圧の誘電体分離型半導体装置１０の対象とするモータドライブシステム１では、少なくとも１０００V以上の高電圧を実現する必要があり、これを満たそうとすれば、シリコン活性層１０８の厚みは３０μm以上となる。
【００４４】
図５（ｂ）において、ｎ−型のシリコン活性層１０８の主表面から埋め込みシリコン酸化膜１０６まで達する溝を、ドライエッチング装置を用いて垂直な形状で形成する。溝幅は、幅が広くなるほど埋めることが困難になるため、その幅を２μｍ前後とする。
【００４５】
図５（ｃ）において、垂直溝を形成したのち酸化性雰囲気において熱処理し、溝側壁にシリコン酸化膜１７１を形成する。その後、溝の隙間にはＣＶＤ法により多結晶シリコン層１７２を成膜して充填し、誘電体分離領域１０７を形成する。
【００４６】
図６（ｄ）において、ｎ−型のシリコン活性層１０８の主表面にシリコン酸化膜６１０、フォトレジスト膜６２０を被覆し、フォトリソグラフィ技術を用いてｐ型不純物領域とする部分のレジストを除去し、イオン注入技術でボロンイオンをシリコン中に注入する。加速電圧は１０keVから５０keV、ドーズ量は１０１２ヶ/ｃｍ2程度とする。
【００４７】
図６（ｅ）において、シリコン窒化膜を用いた選択的酸化法を２回にわたり繰り返して、厚いフィールド酸化膜１６０と、薄いフィールド酸化膜１６１とを形成する。また、３回にわたり選択酸化法を繰り返して、厚みの異なる酸化膜を３種形成してもよい。
【００４８】
図６（ｆ）において、５０ｎmから８０ｎmの厚さでシリコン活性層１０８の主表面にシリコン酸化膜を形成し、これをゲート酸化膜４００とする。そして、ゲート酸化膜の上に多結晶シリコン膜を成膜し、通常のドライエッチング装置でこの多結晶シリコン膜をパターニングして、ゲート電極１０２を形成する。
【００４９】
図７（ｇ）において、ゲート電極１０２と自己整合的にボロンイオンを数十keVの加速電圧でイオン注入して、高耐圧ｎチャネルＭＯＳのｐ型チャネル領域１４０を形成する。次に、リンイオンを用いて１００keVの加速電圧でイオン注入して、ｎ型ドレイン領域３００を形成する。さらに、ｎ+型のソース領域１１０、ｐ+型のソース領域１２０、及びドレイン領域１３０をそれぞれイオン注入法によりゲート電極１０２と酸化膜１６１と自己整合的に形成する。
【００５０】
図７（ｈ）において、通常の半導体製造装置で必要な工程の、例えば、ＣＶＤ法によりシリコン酸化膜を成膜し、それぞれの素子の上でソース、コレクタ、ゲートなどの電気的接続の必要な箇所にドライエッチング装置で開口する工程、スパッタ法によりアルミニウムを主成分とする電極を成膜、加工する工程などによりソース電極１０１、ドレイン電極１０３を形成する。その後は、水分等の不純物の浸入から素子を守る目的でシリコン窒化膜を成膜して、最終的な電極取り出し開口部を形成する。以上のプロセスを経て、誘電体分離型半導体装置１０が完成する。
【００５１】
次に、本発明に係る他の実施形態について説明する。
【実施例２】
【００５２】
次に、本発明の第２の実施形態に係る誘電体分離型半導体装置について説明する。
【００５３】
図９には、第２の実施形態に係る誘電体分離型半導体装置の断面図を示す。第２の実施形態に係る誘電体分離型半導体装置では、誘電体分離領域１０７の側面にｐ型不純物拡散領域２００が形成されている点が特徴である。
【００５４】
このｐ型不純物拡散領域２００は、ｐ型チャネル領域１４０とシリコン表面近傍で接触する。本実施形態では、逆電圧が印加された場合には、ｐ型チャネル領域１４０とｐ型不純物拡散領域２００とがソース側の空乏層のひろがりの開始点となり、上記の第１の実施形態における構造と比べて、空乏層が横方向へ広がり易くなる。このため、ＳＯＩ基板の素子を形成する活性層、つまりｎ−型のドレイン領域としたシリコン活性層１０８の不純物濃度を上げても空乏層の広がりが横方向で押さえられず、電界集中による耐圧の低下を抑制できる。つまり、耐圧を低下させることなくｎ−型の（低濃度）ドレイン領域としたシリコン活性層１０８の不純物濃度を増加できるため、オン電流を増加することが可能となる。
【実施例３】
【００５５】
次に、本発明の第３の実施形態に係る誘電体分離型半導体装置について説明する。
【００５６】
図１０には、第３の実施形態に係る誘電体分離型半導体装置の断面図を示す。上述した第１の実施形態に係る高耐圧ｎチャネルＭＯＳ（ＮＭＯＳ）と同一のＳＯＩ基板を適用して高耐圧ｐチャネルＭＯＳ（ＰＭＯＳ）を備えている。図１０においては、ＮＭＯＳとＰＭＯＳとが隣接されて描かれているが、ＮＭＯＳとＰＭＯＳとが同一のＳＯＩ基板の中で実現されていれば、両者は隣接されていなくともよい。そして、本実施形態のＰＭＯＳは、ＮＭＯＳを囲む誘電体分離領域１０７と同じ構造、同じプロセスで同時に形成される誘電体分離領域２７０で取り囲まれた領域の中に形成される。このときソース、ゲート領域は、誘電体分離領域２７０で取り囲まれた領域のほぼ中心部分に配置され、ドレイン領域が誘電体分離領域２７０側に配置される。
【００５７】
ソース領域は、ｐ+型高濃度不純物層のソース領域２１１とｎ+型高濃度不純物層のソース領域２１２とで構成され、ｎ型不純物領域２４１がこれらのソース領域２１１、２１２を取り囲む。ｎ型不純物領域２４１は、ゲート電圧でｐ型反転層を形成する機能を有する。ｐ−型不純物のドレイン領域３２０は、ゲート電極の一方の端であるソース領域とは反対の端に形成される。ｐ−型不純物のドレイン領域３２０のさらに先の誘電体分離領域２７０側には、連続して形成されたｐ+型高不純物領域２３３とｐ型不純物濃度の領域３１０とによりドレイン領域が構成される。また、ソース領域、ドレイン領域にはそれぞれソース電極２２１、ドレイン電極２３２がオーミック接続される。
【００５８】
ここで、ＰＭＯＳの低濃度ドレイン領域３２０の中には、低濃度ドレイン領域３２０と導電型の異なるｎ型不純物領域２５０が、ソース領域をドーナツ状に取り囲む平面形状により形成される。このｎ型不純物領域２５０は、電気的にフローティング状態で配置されている。低濃度ドレインと反対導電型のフローティング領域を設けることにより、ソース、ドレインの横方向での電界集中点の発生を抑制できる。こうして、ＰＭＯＳを高耐圧化することができる。
【００５９】
本実施形態に係る誘電体分離型半導体装置によれば、高耐圧のｎ型、ｐ型ＭＯＳが達成できるので低損失なレベルシフト回路を実現できる。
【実施例４】
【００６０】
次に、本発明の第４の実施形態に係る誘電体分離型半導体装置について説明する。
【００６１】
図１１は、本発明の第４の実施形態に係る誘電体分離型半導体装置の断面図である。本実施形態では、ＭＯＳトランジスタには高耐圧ｎチャネルＭＯＳを用いており、ソース電極１０１のドレイン側端の近傍において、ｎ−低濃度ドレインのシリコン表面にｐ＋型不純物層２１０を１μｍから３μm程度の幅でドレイン領域を幾重にも取り囲むリング領域を形成している。本実施形態では、ｐ−型不純物領域１００も併せて形成され、両者によりソース、ドレインの横方向での電界集中を緩和している。
【実施例５】
【００６２】
次に、本発明の第５の実施形態に係る誘電体分離型半導体装置について説明する。
【００６３】
図１２は、本発明の第５の実施形態に係る誘電体分離型半導体装置の断面図である。本実施形態は、本発明を高耐圧ｎチャネルＭＯＳに適用したものである。本実施形態では、低濃度のｎ−型ドレイン層の一方の主面に、埋め込み酸化膜１０６に隣接するようにｎ型不純物層１８０が形成されている。このｎ型不純物層１８０は、ｎ−型ドレイン領域としたシリコン活性層１０８よりも不純物濃度の高い層である。このように、ドレイン領域にわずかに濃度の高い領域（ｎ型不純物層１８０）を設けることにより、シリコン領域で受け持つ分担電圧は低下し、埋め込み酸化膜で分担する電圧が増加する。こうして、全体として印加可能なドレイン電圧を大きくすることができ、誘電体分離型半導体装置を高耐圧化することができる。
【００６４】
本実施形態では、ｎ型不純物層１８０を埋め込み酸化膜１０６と全面に隣接させて形成されているが、これに限らず部分的にｎ型不純物層１８０を形成してもよい。部分的に形成する場合では、ドレイン領域１３０、３００が形成されている領域の下には少なくとも配置するようにする。
【実施例６】
【００６５】
次に、本発明の第６の実施形態に係る誘電体分離型半導体装置について説明する。
【００６６】
図１３は、本発明の第６の実施形態に係る誘電体分離型半導体装置の断面図である。ゲート電極１０２、エミッタ電極３３１、コレクタ電極３３６からなるＩＧＢＴ（Insulated Gate Bipolar Transistor）である。誘電体分離領域１０７で囲まれたシリコン活性層１０８の略中心領域に、ｎ+型高濃度不純物層３５０とこのｎ+型高濃度不純物層３５０の中にｐ+型高濃度不純物層３３５が形成される。
【００６７】
ｐ+型高濃度不純物層３３５はコレクタとよばれ、正孔をｎ−型低濃度不純物層に注入する機能を有する。ｎ+型高濃度不純物層３５０はこの正孔の注入量を制御する機能を有する。エミッタ電極３３１とオーミック接続されているｎ+型高濃度不純物層３３２はエミッタとよばれ、電子を注入する機能を有する。
【００６８】
エミッタ３３２、ｐ+高濃度不純物層３３４を囲むように形成されるｐ型不純物層３３３は、ゲート電圧により表面にｎ型反転層が形成できるｐチャネル領域である。ＩＧＢＴ素子の場合では、ｎ反転層ができて電子がエミッタ３３２より注入されると、それに応じてコレクタ３３５から正孔がｎ−型低濃度コレクタ層に注入される。そして、この正孔を中和するために、エミッタからさらに電子が注入され、ｎ−型の低濃度不純物領域としたシリコン活性層１０８に電子、正孔の蓄積が起こり、抵抗が急激に低下する。こうして、ＩＧＢＴ素子では、低オン電圧特性が得られる。この点で、ＮＭＯＳに比べて低損失な半導体スイッチ素子を実現することができる。なお、上記のＩＧＢＴトランジスタは、本実施形態に係るＭＯＳトランジスタと同じ基板上に形成されるものとしてよい。
【００６９】
以上、本発明を、その実施形態に基づいて具体的に説明したが、本発明は上記の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々の変更が可能であることはいうまでもない。
【図面の簡単な説明】
【００７０】
【図１】本発明の誘電体分離型半導体装置を用いたモータドライブシステムを示すブロック図である。
【図２】本発明の第１の実施形態に係る誘電体分離型半導体装置を示す断面図である。
【図３】本発明の第１の実施形態に係る誘電体分離型半導体装置の平面図である。
【図４】本発明の第１の実施形態に係る誘電体分離型半導体装置の素子特性を示す図である。
【図５】本発明の第１の実施形態に係る誘電体分離型半導体装置の製造工程を示す断面図である。
【図６】本発明の第１の実施形態に係る誘電体分離型半導体装置の製造工程を示す断面図である。
【図７】本発明の第１の実施形態に係る誘電体分離型半導体装置の製造工程を示す断面図である。
【図８】シリコン活性層での分担電圧を示す図である。
【図９】本発明の第２の実施形態に係る誘電体分離型半導体装置を示す断面図である。
【図１０】本発明の第３の実施形態に係る誘電体分離型半導体装置を示す断面図である。
【図１１】本発明の第４の実施形態に係る誘電体分離型半導体装置を示す断面図である。
【図１２】本発明の第５の実施形態に係る誘電体分離型半導体装置を示す断面図である。
【図１３】本発明の第６の実施形態に係る誘電体分離型半導体装置を示す断面図である。
【図１４】従来技術の誘電体分離型半導体装置の断面図である。
【符号の説明】
【００７１】
１  モータドライブシステム、３  モータ、５  ＩＧＢＴモジュール、７  駆動回路、１０  誘電体分離型半導体装置、１２  高電圧側ゲート駆動回路、１４  高耐圧ＭＯＳトランジスタ（ｎチャネル）、１６  高耐圧ＭＯＳトランジスタ（ｐチャネル）、１８  低電圧側ゲート駆動回路、２０  制御回路、１００  ｐ型不純物領域、１０１  ソース電極、１０２  ゲート電極、１０３  ドレイン電極、１０５  シリコン支持基板、１０６  シリコン酸化膜（埋め込み酸化膜）、１０７  誘電体分離領域、１０８  シリコン活性層、１０９  ＣＶＤ膜、１１０  ソース領域、１２０  ソース領域、１３０  ドレイン領域、１３１  不純物拡散領域、１４０  ｐ型チャネル領域、１４１  経路、１５０  シリコン酸化膜、１６０,１６１  フィールド酸化膜、１７１  シリコン酸化膜、１７２  多結晶シリコン層、１８０  ｎ型不純物層、２００  ｐ型不純物拡散領域、２１０  ｐ＋型不純物層、２１１  ソース領域、２１２  ソース領域、２２１  ソース電極、２３２  ドレイン電極、２３３  ｐ＋型高濃度不純物領域、２４１  ｎ型不純物領域、２５０  ｎ型不純物領域、２７０  誘電体分離領域、３００  ｎ型ドレイン領域、３２０  ドレイン領域、３３１  エミッタ電極、３３２  ｎ＋型高濃度不純物層（エミッタ）、３３３  ｐ型不純物層、３３４  ｐ＋型高濃度不純物層、３３５  ｐ＋型高濃度不純物層（コレクタ）、３３６  コレクタ電極、３５０  ｎ+型高濃度不純物層、４００  ゲート酸化膜、６１０  シリコン酸化膜、６２０  フォトレジスト膜。
【図１】
2008244092.tif 000003
【図２】
2008244092.tif 000004
【図３】
2008244092.tif 000005
【図４】
2008244092.tif 000006
【図５】
2008244092.tif 000007
【図６】
2008244092.tif 000008
【図７】
2008244092.tif 000009
【図８】
2008244092.tif 000010
【図９】
2008244092.tif 000011
【図１０】
2008244092.tif 000012
【図１１】
2008244092.tif 000013
【図１２】
2008244092.tif 000014
【図１３】
2008244092.tif 000015
【図１４】
2008244092.tif 000016