(57)【要約】【課題】  可変利得アンプにおいて、広い入力範囲にわたって利得を連続的に制御できるようにする。【解決手段】  信号源２５と、オペアンプ２６１の反転入力端との間に、４つの抵抗器Ｒ21〜Ｒ24を直列接続する。抵抗器Ｒ21〜Ｒ24のうちの互いに隣り合う２つの抵抗器の接続中点と、オペアンプ２６１の反転入力端との間に、３つのＦＥＴ（Ｍ21〜Ｍ23）のドレイン・ソース間のそれぞれを接続する。オペアンプ２６１の出力端と反転入力端との間に負帰還抵抗素子Ｒfを接続する。ＦＥＴ（Ｍ21〜Ｍ23）のゲートに所定の制御電圧Ｄ21〜Ｄ23を供給してＦＥＴ（Ｍ21〜Ｍ23）のドレイン・ソース間抵抗を、互いに独立にオンからオフまで連続的に変更する。【選択図】  図３
2008252497.tif 000002
【特許請求の範囲】
【請求項１】
信号源と、オペアンプの反転入力端との間に、複数（ｍ＋１）個の抵抗器を直列接続し、
上記抵抗器のうちの互いに隣り合う２つの抵抗器の接続中点と、上記オペアンプの反転入力端との間に、ｍ個のＦＥＴのドレイン・ソース間のそれぞれを接続し、
上記オペアンプの出力端と上記反転入力端との間に負帰還抵抗素子を接続し、
上記ｍ個のＦＥＴのゲートに所定の可変制御電圧を供給して上記ｍ個のＦＥＴのドレイン・ソース間抵抗を、互いに独立にオンからオフまで連続的に変更する
ようにした可変利得アンプ。
【請求項２】
請求項１に記載の可変利得アンプにおいて、
上記可変制御電圧が第１の値から第２の値まで変化するとき、
上記ｍ個のＦＥＴは、すべてオンの状態から、上記信号源側のＦＥＴから順にオフの状態になってすべてオフの状態になるとともに、
上記ｍ個のＦＥＴのそれぞれは、上記オンの状態から上記オフ状態になるまでの期間に、上記ドレイン・ソース間抵抗が次第に大きくなる
ようにした可変利得アンプ。
【請求項３】
請求項２に記載の可変利得アンプにおいて、
上記可変制御電圧から、上記ｍ個のＦＥＴのそれぞれに供給されるとともに、その供給されたＦＥＴのオン、オフおよびドレイン・ソース間抵抗の制御をする制御電圧を形成する
ようにした可変利得アンプ。
【請求項４】
請求項３に記載の可変利得アンプにおいて、
上記ｍ個のＦＥＴのスレッショールド電圧のばらつきに対応した値の補償電圧を形成し、
この補償電圧を上記制御電圧とともに、上記ｍ個のＦＥＴに供給する
ようにした可変利得アンプ。
【請求項５】
請求項４に記載の可変利得アンプにおいて、
上記可変制御電圧がＡＧＣ電圧であり、
高周波信号あるいは中間周波信号を増幅する
ようにした可変利得アンプ。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は可変利得アンプに関する。
【背景技術】
【０００２】
ラジオ受信機やテレビ受信機などの通信機器においては、高周波段や中間周波段にＡＧＣ回路を設け、中間周波信号のレベルが一定となるように利得を制御している。そして、利得を制御する方法あるいは回路として、
(1) オペアンプに、入力抵抗器および負帰還抵抗器を接続するとともに、それら抵抗器を切り換えて利得を変更する。  
(2) 上記(1)項において、抵抗器をトランジスタのオン抵抗とする。  
(3) 差動アンプを構成するトランジスタのエミッタ間に、ＦＥＴのドレイン・ソース間を接続し、そのドレイン・ソース間抵抗を制御することにより負帰還量を制御して利得を変更する。  
などがある。
【０００３】
なお、先行技術文献として例えば以下のものがある。
【特許文献１】特開平６−２９１５７２号公報
【特許文献２】特開２００４−３０４７７５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところが、(1)項や(2)項のように、入力抵抗器および負帰還抵抗器を切り換えるものでは、低歪みとすることができるが、利得の変化がステップ状となってしまい、利得の変化の分解能を高くするには、入力抵抗器および負帰還抵抗器が多数必要になってしまう。しかも、そのようにしても、利得の変化がステップ状となるので、ＡＧＣ回路に適用した場合、ＡＧＣ特性が滑らかにならず、受信品質が低下してしまう。
【０００５】
その点、(3)項の場合には、利得を連続的に変更できるので、(1)、(2)項の場合のような受信品質の低下はない。しかし、(3)項のように、ＦＥＴのドレイン・ソース間抵抗を利用する場合には、ＦＥＴのドレイン・ソース間抵抗の直線性により回路の歪み特性が決まるが、負帰還量の大きいときには、入力信号に近い振幅の信号がＦＥＴに印加されてドレイン・ソース間抵抗が変化してしまう。このため、入力信号の大きいときには、歪みが大きくなってしまい、実用性に乏しい。また、(3)項の場合には、利得の制御電圧と、利得との関係が対数特性（dBリニア）とはならず、利得の制御電圧には何らかの非線形回路が必要となる。
【０００６】
さらに、ＡＧＣ回路の利得制御にＦＥＴを使用する場合には、ＦＥＴのスレッショールド電圧（ピンチオフ電圧）ＶTHがばらついたとき、これはＡＧＣ電圧の直流分のばらつきと等価なので、ＡＧＣ電圧対利得の特性が、例えば図１１に示すようにばらついてしまう。すなわち、実線ＶTYPは、ＦＥＴのスレッショールド電圧ＶTHが代表値（基準値）の場合の特性、破線ＶTH+はスレッショールド電圧ＶTHが代表値ＶTYPよりも高い場合の特性、破線ＶTH-はスレッショールド電圧ＶTHが代表値ＶTYPよりも低い場合の特性である。
【０００７】
そして、このように利得特性がばらつくと、ＡＧＣ回路としてのループゲインのばらつきやＡＧＣ電圧に対する利得の制御範囲の違いからＡＧＣの過渡応答特性が大きく異なってしまい、歪みが増加したり、レベルの安定性が損なわたりしてしまう。
【０００８】
このため、高周波段や中間周波段を個別部品により構成する場合には、ＦＥＴの特性を選別する必要があり、これでは工数が増加するとともに、コストが上昇してしまう。また、ＩＣ化した場合には、ＦＥＴの相対的なばらつきは抑えることができるが、絶対値のばらつきは大きいので、高周波段や中間周波段の性能がばらついてしまう。
【０００９】
この発明は、以上のような問題点を解決しようとするものである。
【課題を解決するための手段】
【００１０】
この発明においては、
信号源と、オペアンプの反転入力端との間に、複数（ｍ＋１）個の抵抗器を直列接続し、
上記抵抗器のうちの互いに隣り合う２つの抵抗器の接続中点と、上記オペアンプの反転入力端との間に、ｍ個のＦＥＴのドレイン・ソース間のそれぞれを接続し、
上記オペアンプの出力端と上記反転入力端との間に負帰還抵抗素子を接続し、
上記ｍ個のＦＥＴのゲートに所定の可変制御電圧を供給して上記ｍ個のＦＥＴのドレイン・ソース間抵抗を、互いに独立にオンからオフまで連続的に変更する
ようにした可変利得アンプ
とするものである。
【発明の効果】
【００１１】
この発明によれば、利得を広い入力範囲にわたって連続的に制御することができる。また、ＦＥＴのスレッショールド電圧にばらつきがあっても、目的とする利得特性を得ることができ、特に回路をＩＣ化した場合、より効果的である。
【００１２】
さらに、ＡＧＣ回路に適用した場合には、広い入力範囲にわたってＡＧＣの過渡応答特性のばらつきを抑え、歪みの増加やレベルの不安定さを抑えることができる。
【発明を実施するための最良の形態】
【００１３】
〔１−１〕  フロントエンド回路の例
図１は、各国のテレビ放送を、その放送形式にかかわらず受信できるフロントエンド回路の一例を示す。この例においては、それぞれの国のテレビ放送で使用されている周波数を、
(A)  46〜147ＭHz（ＶLバンド）
(B) 147〜401ＭHz（ＶHバンド）
(C) 401〜887ＭHz（Ｕバンド）
の３バンドに分割し、それぞれの受信バンドにおいて、周波数を目的とするチャンネルに対応して変更できるようにした場合である。なお、「ＭＯＳ−ＦＥＴ」を単に「ＦＥＴ」と呼ぶ。
【００１４】
すなわち、図１において、鎖線で囲った部分１０が、そのフロントエンド回路を示し、これは１チップＩＣにＩＣ化されている。また、このＩＣ（フロントエンド回路）１０は、外部接続用の端子ピンＴ11〜Ｔ19を有する。
【００１５】
そして、テレビ放送の放送波信号がアンテナANTにより受信され、その受信信号が、端子ピンＴ11からスイッチ回路１１を通じてアンテナ同調回路１２Ａ〜１２Ｃに選択的に供給される。この場合、アンテナ同調回路１２Ａ〜１２Ｃは、上記(A)〜(C)項の受信バンドにそれぞれ対応するものであり、複数の同調用コンデンサをデジタルデータにしたがって選択的に接続して同調周波数を変更し、この結果、目的とする周波数（チャンネル）の受信信号に同調するように構成されている。
【００１６】
そして、これら同調回路１２Ａ〜１２Ｃからの受信信号が、高周波アンプ１３Ａ〜１３Ｃを通じ、さらに、段間同調回路１４Ａ〜１４Ｃを通じてスイッチ回路１５に供給される。この場合、同調回路１４Ａ〜１４Ｃも同調回路１２Ａ〜１２Ｃと同様に構成されているものであるが、同調回路１４Ａは復同調回路とされている。また、同調回路１２Ａ〜１４Ｃの同調用コンデンサはＩＣ１０に内蔵され、同調用コイルはＩＣ１０に外付けとされている。さらに、スイッチ回路１５は、スイッチ回路１１と連動して切り換えられるものであり、したがって、スイッチ回路１５からは目的とする受信バンドの受信信号ＳRXが取り出される。そして、この取り出された受信信号ＳRXがミキサ回路１２Ｉ、１２Ｑに供給される。
【００１７】
また、ＰＬＬ３０により局部発振信号となる信号が形成される。すなわち、ＶＣＯ３１の発振信号が可変分周回路３２に供給されて１／Ｎ（Ｎは正の整数）の周波数の信号に分周され、この分周信号が位相比較回路３３に供給される。さらに、外部から端子ピンＴ15を通じて信号形成回路３４に基準周波数のクロック（周波数は１〜２ＭHz程度）が供給されて所定の周波数ｆ34の信号に分周され、この分周信号が位相比較回路３３に基準信号として供給される。
【００１８】
そして、位相比較回路３３の比較出力がループフィルタ３５に供給されて可変分周回路３２の出力信号と、形成回路３４の出力信号との位相差に対応してレベルの変化する直流電圧が取り出され、この直流電圧がＶＣＯ３１に発振周波数ｆ31の制御電圧として供給される。なお、フィルタ３５には、端子ピンＴ16を通じて平滑用のコンデンサＣ11が外付けされる。
【００１９】
したがって、ＶＣＯ３１の発振周波数ｆ31は、
ｆ31＝Ｎ・ｆ34                                          ・・・ (11)
となるので、システム制御用のマイクロコンピュータ（図示せず）により分周比Ｎを制御すれば、ＶＣＯ３１の発振周波数ｆ31を変更することができる。例えば、周波数ｆ31は、受信バンドおよび受信周波数（受信チャンネル）に対応して1.8〜3.6ＧHzとされる。
【００２０】
そして、このＶＣＯ３１の発振信号が可変分周回路３６に供給されて１／Ｍ（例えば、Ｍ＝２、４、８、16、32）の周波数に分周され、この分周信号が分周回路３７に供給されて1/2の周波数で、かつ、位相が互いに直交する分周信号ＳLOI、ＳLOQに分周され、これら信号ＳLOI、ＳLOQがミキサ回路２１Ｉ、２１Ｑに局部発振信号として供給される。
【００２１】
ここで、
ｆLO：局部発振信号ＳLOI、ＳLOQの周波数
とすれば、
ｆLO＝ｆ31／（２Ｍ）
＝Ｎ・ｆ34／（２Ｍ）
＝ｆ34・Ｎ／（２Ｍ）                                ・・・ (12)
となる。したがって、分周比Ｍ、Ｎを変更することにより、局部発振周波数ｆLOを、所定の周波数ステップで広い範囲にわたって変更することができる。
【００２２】
また、
ＳRX：受信を希望する受信信号
ＳUD：イメージ妨害信号
とし、簡単のため、
ＳRX＝ＥRX・sinωRXｔ
ＥRX：受信信号ＳRXの振幅
ωRX＝２πｆRX
ｆRX：受信信号ＳRXの中心周波数
ＳUD＝ＥUD・sinωUDｔ
ＥUD：イメージ妨害信号ＳUDの振幅
ωUD＝２πｆUD
ｆUD：イメージ妨害信号ＳUDの中心周波数
とする。
【００２３】
さらに、局部発振信号ＳLOI、ＳLOQについて、
ＳLOI＝ＥLO・sinωLOｔ
ＳLOQ＝ＥLO・cosωLOｔ
ＥLO：信号ＳLOI、ＳLOQの振幅
ωLO＝２πｆLO
とする。
【００２４】
ただし、このとき、
ωIF＝２πｆIF
ｆIF：中間周波数。例えば、４〜5.5ＭHz（放送方式により変更する）
とすれば、アッパーヘテロダイン方式の場合には、
ｆRX＝ｆLO−ｆIF
ｆUD＝ｆLO＋ｆIF
である。
【００２５】
したがって、ミキサ回路２１Ｉ、２１Ｑからは、次のような信号ＳIFI、ＳIFQが出力される。すなわち、
ＳIFI＝（ＳRX＋ＳUD）×ＳLOI
＝ＥRX・sinωRXｔ×ＥLO・sinωLOｔ
＋ＥUD・sinωUDｔ×ＥLO・sinωLOｔ
＝α｛cos（ωRX−ωLO）ｔ−cos（ωRX＋ωLO）ｔ｝
＋β｛cos（ωUD−ωLO）ｔ−cos（ωUD＋ωLO）ｔ｝
ＳIFQ＝（ＳRX＋ＳUD）×ＳLOQ
＝ＥRX・sinωRXｔ×ＥLO・cosωLOｔ
＋ＥUD・sinωUDｔ×ＥLO・cosωLOｔ
＝α｛sin（ωRX＋ωLO）ｔ＋sin（ωRX−ωLO）ｔ｝
＋β｛sin（ωUD＋ωLO）ｔ＋sin（ωUD−ωLO）ｔ｝
α＝ＥRX・ＥLO／２
β＝ＥUD・ＥLO／２
の信号ＳIFI、ＳIFQが取り出される。
【００２６】
そして、これら信号ＳIFI、ＳIFQが、映像中間周波信号および音声中間周波信号の占有帯域幅（例えば、６〜８ＭHz）に比べて広帯域のローパスフィルタ２２に供給され、この結果、ローパスフィルタ２２において、和の角周波数（ωRX＋ωLO）、（ωUD＋ωLO）の信号成分（および局部発振信号ＳLOI、ＳLOQ）が除去され、ローパスフィルタ２２からは、
ＳIFI＝α・cos（ωRX−ωLO）ｔ＋β・cos（ωUD−ωLO）ｔ
＝α・cosωIFｔ＋β・cosωIFｔ                     ・・・ (13)
ＳIFQ＝α・sin（ωRX−ωLO）ｔ＋β・sin（ωUD−ωLO）ｔ
＝−α・sinωIFｔ＋β・sinωIFｔ                   ・・・ (14)
が取り出される。
【００２７】
そして、これら信号ＳIFI、ＳIFQが、後述する振幅位相補正回路２３を通じて複素バンドパスフィルタ（ポリフェイズ・バンドパスフィルタ）２４に供給される。この複素バンドパスフィルタ２４は、
(a) バンドパスフィルタの周波数特性を有する。  
(b) 信号ＳIFIと信号ＳIFQとの間に、90°の位相差を与える。  
(c) 周波数軸上において、零周波数に対して対称の周波数ｆ0と周波数−ｆ0とを中心周波数とする２つのバンドパス特性を有するものであり、入力信号の相対位相によりこれを選択することができる。  
の特性を有するものである。
【００２８】
したがって、複素バンドパスフィルタ２４において、上記(b)、(c)項により信号ＳIFQが信号ＳIFIに対して90°遅相され、
ＳIFI＝α・cosωIFｔ＋β・cosωIFｔ                     ・・・ (15)
ＳIFQ＝−α・sin（ωIFｔ−90°）＋β・sin（ωIFｔ−90°）
＝α・cosωIFｔ−β・cocωIFｔ                     ・・・ (16)
とされる。つまり、信号ＳIFIと、信号ＳIFQとの間では、信号成分α・cosωIFｔは互いに同相であり、信号成分β・cocωIFｔは互いに逆相である。
【００２９】
そして、この信号ＳIFI、ＳIFQがレベル補正用のアンプ２５に供給されて信号ＳIFIと信号ＳIFQとが加算され、レベル補正アンプ２５からは以下のような信号ＳIFが取り出される。
【００３０】
すなわち、
ＳIF＝ＳIFI＋ＳIFQ
＝２α・cosωIFｔ
＝ＥRX・ＥLO・cosωIFｔ                             ・・・ (17)
が取り出される。
【００３１】
この取り出された信号ＳIFは、信号ＳRXをアッパーヘテロダイン方式で受信したときの中間周波信号にほかならない。そして、この中間周波信号ＳIFには、イメージ妨害信号ＳUDは含まれていない。なお、振幅位相補正回路２３は、この(17)式が十分に成立するように、すなわち、イメージ妨害信号ＳUDが最小となるように、信号SIFI、ＳIFQの振幅および位相を補正するためのものである。
【００３２】
さらに、このとき、レベル補正用のアンプ２５において、放送方式の違いにより信号ＳIFI、ＳIFQのレベルが異なっても、後述するＡＧＣ特性（特に、ＡＧＣの開始レベル）などが変化しないように、信号ＳIFのレベルが補正される。
【００３３】
そして、この中間周波信号ＳIFが、ＡＧＣ用の可変利得アンプ２６を通じ、さらに、直流分のカット用およびエリアジング用のバンドパスフィルタ２７を通じて端子ピンＴ12に出力される。
【００３４】
したがって、分周比Ｍ、Ｎを変更すれば、(12)式にしたがって目的とする周波数（チャンネル）を選択することができ、端子ピンＴ12に出力された中間周波信号ＳIFを放送方式に対応して復調すれば、目的とする放送を視聴することができることになる。
【００３５】
こうして、このフロントエンド回路１０のよれば、46〜887ＭHzという広い周波数範囲に対して、１チップＩＣで対応できるる。また、広い周波数範囲に対して妨害特性を低下させることなく、より少ない部品点数で、フロントエンド回路１０を実現できる。さらに、デジタル放送およびアナログ放送の放送方式の違いや、世界的な地域による放送方式の違いに対して、１つのフロントエンド回路１０で対応することができる。
【００３６】
また、クロック信号の高調波などによる受信妨害が少なくなり、結果として受信感度が上昇する。さらに、ＰＬＬ３０は、コンデンサＣ11を除き、すべての回路部品がオンチップ化ができるので、外乱に強く、妨害発生の少ないＰＬＬとすることができる。また、高周波アンプ１３Ａ〜１３Ｃには、同調回路１４Ａ〜１４Ｃがそれぞれ接続されるだけなので、負荷が軽く、高周波アンプ１３Ａ〜１３Ｃを低歪みとすることができる。
【００３７】
〔１−１−１〕  ＡＧＣの例
高周波アンプ１３Ａ〜１３Ｃおよび可変利得アンプ２６におけるＡＧＣの制御方法および上述した問題点の解決方法については、詳細を後述する。
【００３８】
そして、ＡＧＣ電圧ＶAGCが後述するベースバンド処理回路において形成され、このＡＧＣ電圧ＶAGCが端子ピンＴ14を通じてＡＧＣ用の可変利得アンプ２６にその利得の制御信号として供給される。したがって、これにより中間周波段のＡＧＣが行われる。
【００３９】
また、例えば、目的とする受信信号ＳRXのレベルが大きすぎたり、受信信号ＳRXに大きなレベルの妨害波信号が混在している場合には、上記の中間周波段のＡＧＣでは対応しきれなくなる。そこで、ローパスフィルタ２２から出力される信号ＳIFI、ＳIFQがレベル検出回路４１に供給され、ＡＧＣ用の可変利得アンプ２６においてＡＧＣを行う以前の信号ＳIFI、ＳIFQのレベルが所定値を越えたか否かが検出される。
【００４０】
そして、この検出信号と、端子ピンＴ14のＡＧＣ電圧ＶAGCとが加算回路４２に供給され、その加算出力が形成回路４３に供給されて遅延ＡＧＣ電圧ＶDAGCが形成され、この遅延ＡＧＣ電圧ＶDAGCが高周波アンプ１３Ａ〜１３Ｃに利得の制御信号として供給され、遅延ＡＧＣが行われる。
【００４１】
したがって、希望する受信信号の強さと、受信を希望しない多くの信号の強さとのＤ／Ｕから最適なＡＧＣ動作ができるので、デジタル放送とアナログ放送、あるいはそれらが混在していても、希望する放送を良好に受信することができる。
【００４２】
〔１−１−２〕  テスト用・調整用電圧の例
ローパスフィルタ２２から出力される信号ＳIFI、ＳIFQがリニア検波回路４４に供給され、検波および平滑されることにより信号ＳIFI、ＳIFQのレベルを示す直流電圧Ｖ44とされ、この電圧Ｖ44が端子ピンＴ13に出力される。
【００４３】
この端子ピンＴ13に出力された直流電圧Ｖ44は、フロントエンド回路１０のテスト時や調整時などに使用される。例えば、入力信号（受信信号）のレベルを広い周波数範囲にわたってチェックするときに使用することができ、すなわち、狭帯域の中間周波フィルタを通した出力と違い、アンテナ端子ピンＴ11からミキサ回路２１Ｉ、２１Ｑまでの信号ラインについて広帯域の減衰特性を直接チェックすることができる。
【００４４】
また、アンテナ同調回路１２Ａ〜１２Ｃおよび段間同調回路１４Ａ〜１４Ｃを調整する場合には、入力テスト信号をアンテナ端子ピンＴ11に加え、端子ピンＴ14に供給されるＡＧＣ電圧ＶAGCを所定値に固定すれば、直流電圧Ｖ44の変化からトラッキング調整を行うことができる。さらに、フロントエンド回路１０の各機能の調整や特性の測定をデジタルデータにより行うことができ、自動調整および自動測定ができるとともに、その結果を不揮発性メモリ５１に保存しておくことができる。
【００４５】
〔１−１−３〕  定電圧回路
ＩＣ１０には、定電圧回路５３が設けられ、端子ピンＴ17から電源電圧＋ＶCCが供給される。この定電圧回路５３は、ＰＮ接合のバンドギャップを利用して電源電圧＋ＶCCから所定の値の定電圧を形成するものであり、その形成された定電圧はＩＣ１０のそれぞれの回路に供給される。なお、定電圧回路５３の出力電圧は微調整が可能とされる。
【００４６】
したがって、各回路をＦＥＴにより構成した場合でも、それらの回路に供給される電圧を高めに設定することができ、ＦＥＴの性能を最大限に引き出すことができる。
【００４７】
〔１−１−４〕  初期設定
上述の複素バンドパスフィルタ２４の中心周波数および通過帯域幅、振幅位相補正回路２３の補正量、レベル補正用アンプ２５の利得は、受信するテレビ放送の放送方式に対応する必要があるので、可変とされるとともに、外部から設定できるようにされている。例えば、複素バンドパスフィルタ２４の中心周波数は3.8〜5.5ＭHz、通過帯域は5.7〜８ＭHzの範囲で可変とされている。
【００４８】
そして、組み立て時や工場出荷時などに、これら回路２３〜２５の設定値が、端子ピンＴ18から不揮発性メモリ５１に書き込まれる。また、同調回路１２Ａ〜１２Ｃ、１４Ａ〜１４Ｃのトラッキング用のデータ（同調周波数を微調整するデータ）や定電圧回路５３の出力電圧を微調整するデータも、同様に端子ピンＴ18から不揮発性メモリ５１に書き込まれる。したがって、それぞれの回路の特性を、受信するテレビ放送の放送方式に対応したものに設定することができる。
【００４９】
なお、分周回路３７からミキサ回路２１Ｉ、２１Ｑに供給される信号ＳLOI、ＳLOQを上述とは逆にすると、(17)式は
ＳIF＝ＳIFI＋ＳIFQ
＝−２β・cosωIFｔ
＝ＥUD・ＥLO・cosωIFｔ
となるので、端子ピンＴ13にはイメージ妨害信号ＳUDが取り出されることになる。したがって、このときのイメージ妨害信号ＳUDが最小となるように、振幅位相補正回路２３を調整し、その調整データを不揮発性メモリ５１に書き込んでおくことになる。
【００５０】
〔１−１−５〕  使用時の動作
このＩＣ１０を使用した受信機の電源が投入されたときも、不揮発性メモリ５１の設定値がバッファメモリ５２にコピーされ、このコピーされた設定値が回路１２Ａ〜１２Ｃ、１４Ａ〜１４Ｃ、２３〜２５、５３のそれぞれにデフォルト値として供給される。
【００５１】
そして、ユーザがチャンネルを選択したときには、そのためのデータが、システム制御用のマイクロコンピュータ（図示せず）から端子ピンＴ19を通じてバッファメモリ５２に供給されていったん保存され、この保存されたデータがスイッチ回路１１、１５、同調回路１２Ａ〜１２Ｃ、１４Ａ〜１４Ｃ、可変分周回路３２、３６に供給され、目的とするチャンネル（周波数）を含む受信バンドが選択されるとともに、その選択された受信バンドにおいて、目的とするチャンネルが選択される。
【００５２】
〔１−１−６〕  まとめ
図１に示すフロントエンド回路１０によれば、(1)〜(3)項に示すように、46〜887ＭHzの周波数帯におけるテレビ放送を受信することができる。そして、そのとき、複素バンドパスフィルタ２４の中心周波数および通過帯域幅が可変とされているの、国内の地上デジタルテレビ放送や地上アナログテレビ放送だけでなく、国外のデジタルテレビ放送やアナログテレビ放送にも対応できる。
【００５３】
〔１−２〕  ベースバンド処理回路の例
図２は、ベースバンド処理回路の一例を示し、これはフロントエンド回路１０から出力される中間周波信号ＳIFを処理してカラー映像信号および音声信号を出力するものである。すなわち、図１１において、鎖線で囲った部分６０が、そのベースバンド処理回路を示し、これは１チップＩＣにＩＣ化されている。また、このＩＣ（ベースバンド処理回路）６０は、外部接続用の端子ピンＴ61〜Ｔ67を有する。
【００５４】
そして、フロントエンド回路１０の端子ピンＴ12から出力された中間周波信号ＳIFが、端子ピンＴ61を通じてＡ／Ｄコンバータ回路６１に供給されてデジタル中間周波信号にＡ／Ｄ変換され、このデジタル中間周波信号ＳIFがフィルタ６２に供給されて不要な周波数成分を除去される。
【００５５】
そして、デジタルテレビ放送の受信時には、フィルタ６２からのデジタル中間周波信号ＳIFが復調回路６３に供給されてベースバンドのデジタル信号が復調されて取り出され、この復調出力がエラー訂正回路６４に供給されてエラー訂正されたデータストリームとされ、このデータストリームが端子ピンＴ62に出力される。したがって、この端子ピンＴ62の信号を、その放送方式にしたがってデコードすれば、もとのカラー映像信号および音声信号を得ることができる。
【００５６】
また、アナログテレビ放送の受信時には、フィルタ６２からのデジタル中間周波信号ＳIFが映像中間周波フィルタ７１に供給されてデジタル映像中間周波信号が取り出され、この信号がゴースト除去回路７２においてゴースト成分が除去されてから復調回路７３に供給されてデジタルカラー映像信号が復調される。そして、このデジタ信号がＤ／Ａコンバータ回路７４に供給されてアナログカラー映像信号にＤ／Ａ変換され、このカラー映像信号が端子ピンＴ63に出力される。
【００５７】
さらに、アナログテレビ放送の受信時には、フィルタ６２からのデジタル中間周波信号ＳIFが音声中間周波フィルタ８１に供給されてデジタル音声中間周波信号が取り出され、この信号が復調回路８２に供給されてデジタル音声信号が復調される。そして、このデジタ音声信号がＤ／Ａコンバータ回路８４に供給されて左および右チャンネルの音声信号にＤ／Ａ変換され、これら音声信号が端子ピンＴ64、Ｔ65に出力される。
【００５８】
また、ＡＧＣ電圧形成回路９１においてＡＧＣ電圧ＶAGCが形成され、このＡＧＣ電圧ＶAGCが端子ピンＴ67に出力されてフロントエンド回路１０の端子ピンＴ14に供給され、上記のように中間周波段のＡＧＣおよび高周波段の遅延ＡＧＣが行われる。
【００５９】
さらに、クロック形成回路９２において、所定の周波数のクロックが形成され、このクロックがベースバンド処理回路６０の各部に供給されるとともに、端子ピンＴ66を通じて、さらに、フロントエンド回路１０の端子ピンＴ15を通じて信号形成回路３４に供給される。
【００６０】
したがって、クロックの高調波などによる受信妨害が少なくなり、結果として受信感度が上昇する。
【００６１】
〔２〕  可変利得アンプについて
上述のように、可変利得アンプ２６は、低歪みで利得変化特性も対数特性（dBリニア）が要求される。また、〔１〕で説明したようなアナログ放送およびデジタル放送に対応したロー中間周波数方式の場合、可変利得アンプ２６には、映像信号や音声信号のキャリア成分の高調波歪みがそのまま通過帯域内に落ち込み、通常の高い中間周波数を使用した受信システムよりもより低歪みが要求される。
【００６２】
さらに、アナログテレビ受像機放送に対しては、高いＳ／Ｎも同時に要求され、低ノイズ化や高い信号出力電圧でも歪みを小さくする必要がある。また、高周波アンプ１２Ａ〜１２Ｃにおいても、同様である。
【００６３】
この発明においては、そのような要求を満たすことのできる可変利得アンプを提供するものである。
【００６４】
図３は、可変利得アンプ２６の一例を示す。すなわち、この例においては、レベル補正アンプ２５の一端が抵抗器Ｒ21〜Ｒ24の直列回路を通じてオペアンプ２６１の反転入力端に接続され、その他端がオペアンプ２６１の非反転入力端に接続されるとともに、その他端および非反転入力端には、バイアス電圧ＥOが供給される。
【００６５】
また、抵抗器Ｒ21および抵抗器Ｒ22の接続点と、オペアンプ２６１の反転入力端との間に、ＦＥＴ（Ｍ21）のドレイン・ソース間が接続され、抵抗器Ｒ22および抵抗器Ｒ23の接続点と、オペアンプ２６１の反転入力端との間に、ＦＥＴ（Ｍ22）のドレイン・ソース間が接続されるとともに、抵抗器Ｒ23および抵抗器Ｒ24の接続点と、オペアンプ２６１の反転入力端との間に、ＦＥＴ（Ｍ23）のドレイン・ソース間が接続される。
【００６６】
そして、後述する制御電圧形成回路において、ＡＧＣ電圧ＶAGCから利得の制御電圧Ｄ21〜Ｄ23が形成され、この制御電圧Ｄ21〜Ｄ23がＦＥＴ（Ｍ21〜Ｍ23）のゲートにそれぞれ供給されるとともに、それらのバックゲートは接地される。また、オペアンプ２６１の出力端が、負帰還用の抵抗器Ｒfを通じてその反転入力端に接続されるとともに、バンドパスフィルタ２７の入力端に接続される。
【００６７】
このような構成によれば、ＦＥＴ（Ｍ21〜Ｍ23）は、制御電圧Ｄ21〜Ｄ23のレベルに対応してオンオフ制御される。そして、ＦＥＴ（Ｍ21〜Ｍ23）がすべてオンの場合には、レベル補正アンプ２５からの中間周波信号ＳIFは、抵抗器Ｒ21（およびＦＥＴ（Ｍ21））を通じてオペアンプ２６１に供給されるので、可変利得アンプ２６の利得ＧVは、
ＧV＝Ｒf／Ｒ21                                          ・・・ (21)
となる。なお、これは最大利得である。
【００６８】
しかし、ＦＥＴ（Ｍ21）がオフで、ＦＥＴ（Ｍ22、Ｍ23）がオンの場合には、レベル補正アンプ２５からの中間周波信号ＳIFは、抵抗器Ｒ21、Ｒ22（およびＦＥＴ（Ｍ22））を通じてオペアンプ２６１に供給されるので、可変利得アンプ２６の利得ＧVは、
ＧV＝Ｒf／（Ｒ21＋Ｒ22）                                ・・・ (22)
となり、利得ＧVは低下する。
【００６９】
さらに、制御電圧Ｄ21が、ＦＥＴ（Ｍ21）のオンレベルとオフレベルとの中間のレベルとなったときは、ＦＥＴ（Ｍ21）のドレイン・ソース間の抵抗ｒ21は、その制御電圧Ｄ21に対応した値となるので、このときの可変利得アンプ２６の利得ＧVは
ＧV＝Ｒf／（Ｒ21＋（Ｒ22‖ｒ21））                      ・・・ (23)
‖は、並列値を示す
となる。なお、ＦＥＴ（Ｍ21）がオンのときには、ｒ21＝０なので、(23)式は(21)式に一致し、ＦＥＴ（Ｍ21）がオフのときには、ｒ21＝∞なので、(23)式は(22)式に一致する。つまり、利得ＧVは、制御電圧Ｄ21に対応して(21)式の値から(22)式の値までの範囲を連続的に変化する。
【００７０】
このとき、制御電圧Ｄ21に対する可変利得アンプ２６の利得ＧVの変化比（最大利得と最小利得との比）ＧRTOは、(21)、(22)式から
ＧRTO＝（Ｒ21+Ｒ22）／Ｒ21
となる。
【００７１】
同様に、ＦＥＴ（Ｍ21）がオフ、ＦＥＴ（Ｍ23）がオンの場合には、ＦＥＴ（Ｍ22）がオンのとき、
ＧV＝Ｒf／（Ｒ21＋Ｒ22）                                ・・・ (22)
となり、ＦＥＴ（Ｍ22）のオフのとき、
ＧV＝Ｒf／（Ｒ21+Ｒ22+Ｒ23）                            ・・・ (24)
となる。
【００７２】
したがって、利得ＧVは、制御電圧Ｄ22に対応して(22)式の値から(25)式の値までの範囲を連続的に変化する。なお、このときのＦＥＴ（Ｍ22）による利得ＧVの変化比ＧRTOは、
ＧRTO＝（Ｒ21+Ｒ22+Ｒ23）／（Ｒ21+Ｒ22）
となる。
【００７３】
また、ＦＥＴ（Ｍ21、Ｍ22）がオフである場合には、ＦＥＴ（Ｍ23）がオンのとき、
ＧV＝Ｒf／（Ｒ21+Ｒ22+Ｒ23）                            ・・・ (24)
となり、オフのとき、
ＧV＝Ｒf／（Ｒ21+Ｒ22+Ｒ23+Ｒ24）                       ・・・ (25)
となるとともに、ＦＥＴ（Ｍ23）による利得ＧVの変化比ＧRTOは、
ＧRTO＝（Ｒ21+Ｒ22+Ｒ23+Ｒ24）／（Ｒ21+Ｒ22+Ｒ23）
となる。
【００７４】
したがって、ＦＥＴ（Ｍ21〜Ｍ23）の１つによる利得ＧVの変化比ＧRTOを６dBとする場合には、
Ｒ21=Ｒ22＝Ｒ、Ｒ23=２Ｒ、Ｒ24＝４Ｒ
Ｒ：所定の抵抗値
に設定すればよいことになる。
【００７５】
つまり、そのように設定すれば、ＦＥＴ（Ｍ21〜Ｍ23）のそれぞれにより６dBの利得制御を行うことができるとともに、その６dBの利得制御の範囲が(21)〜(25)式に示すように、重複することがなく、かつ、連続しているので、全体として18dB（＝６dB×３段）にわたって利得を連続的に制御できることになる。
【００７６】
一般的には、抵抗器Ｒ21〜Ｒ24の抵抗比を設定することにより、１段（ＦＥＴと抵抗器との１組）がカバーする利得の制御範囲を任意に設定できるとともに、その段数に対応する範囲に対して利得を連続的に制御できることになる。そして、このとき、段数を増やすことにより、利得の制御範囲を拡大することができる。
【００７７】
この場合、可変利得アンプ２６に供給される中間周波信号ＳIFの電圧を電圧ＥIFとすれば、ＦＥＴ（Ｍ21〜Ｍ23）に加わる信号電圧は、最大で
ＥIF×Ｒ2／（Ｒ1+Ｒ2）
となるので、１段あたりの利得ＧVの制御範囲を広くするほど、入力信号に近い電圧がＦＥＴに加わることになる。そして、ＦＥＴから発生する歪みは、ＦＥＴのドレイン・ソース間に加わる電圧が高いほど大きくなる。したがって、要求される歪み量から１段当たりの利得の制御量を決定することになる。
【００７８】
図４は、ＡＧＣ電圧（制御電圧）に対する３次相互変調歪みの測定例について、３次相互変調歪みの入力インターセプトポイント（ＩＩＰ３）により表示したもので、１段当たりの利得の制御範囲を３dBとした場合には、６dBとした場合よりも、歪み特性が良好なことが分かる。したがって、１段当たりの利得の制御範囲は３dBとすることが好ましいが、その場合、中間周波段におけるＡＧＣ用の可変利得アンプ２６においては、40dB程度の制御範囲が必要なので、14段（≒３dB×14段）の構成となる。
【００７９】
〔３〕  制御電圧形成回路について
制御電圧形成回路は、ＡＧＣ電圧ＶAGCから制御電圧Ｄ21〜Ｄ23を形成するための回路である。図３に示す利得制御回路２６においては、ＦＥＴ（Ｍ21）のドレイン電位およびソース電位は、オペアンプ２６１の非反転入力端の電位に等しく、電圧ＥOである。このため、ＦＥＴ（Ｍ21）をオンにする場合には、制御電圧Ｄ21は、少なくとも
ＶGS＋ＥO
ＶGS：ＦＥＴのゲート・ソース間電圧
が必要となる。
【００８０】
なお、ＦＥＴ（Ｍ21）のオン抵抗ｒONが抵抗器Ｒ21に比べて十分に小さければ、ＦＥＴ（Ｍ21）に加わる信号電圧は、
ＥIF×ｒON／（Ｒ21＋ｒON）≒ＥIF×ｒON／Ｒ21
となり、歪みの発生は小さいが、そのためには充分なオーバードライブ電圧が必要となる。
【００８１】
一方、ＦＥＴ（Ｍ21）がオフの場合には、大きな信号電圧のときでもオンしないようにするため、
ＶD21＋ＥIF×Ｒ22／（Ｒ21+Ｒ22）−ＥO＜ＶTH
ＶD21：ＦＥＴ（Ｍ21）のゲート電圧
が必要条件となる。つまり、この状態が成立していれば、歪みは発生しない。
【００８２】
以上のことから制御電圧形成回路は、例えば図５に示すように構成される。すなわち、図５において、符号４５はその制御電圧形成回路を示し、この例においては、オペアンプＱ51およびＦＥＴ（Ｍ51）により電圧フォロワ回路が構成され、端子ピンＴ14からのＡＧＣ電圧ＶAGCがオペアンプＱ51の非反転入力に供給されるとともに、ＦＥＴ（Ｍ51）のソースが抵抗器Ｒ51を通じてバイアス電圧Ｖ51の電圧源に接続され、そのドレインが抵抗器Ｒ54を通じて端子Ｔ10に接続される。なお、端子Ｔ10には、定電圧回路５３から定電圧ＶDDが供給され、バイアス電圧Ｖ51も定電圧回路５３により形成される。
【００８３】
さらに、後述するバイアス電圧形成回路４６のＦＥＴ（Ｍ65）のドレインが、ＦＥＴ（Ｍ54）のゲートに接続され、このＦＥＴ（Ｍ54）のドレインが端子Ｔ10に接続されるとともに、そのソースが抵抗器Ｒ57を通じ、さらに、ＦＥＴ（Ｐ51）のドレイン・ソース間を通じてＦＥＴ（Ｍ51）のドレインに接続され、ＦＥＴ（Ｐ51）のゲートが接地される。なお、ＦＥＴ（Ｍ65）のドレインからは電圧ＶOが取り出される。こうして、ＡＧＣ電圧ＶAGCを制御電圧Ｄ21に変換する第１の変換回路４５１が構成される。
【００８４】
同様に、素子Ｑ52、Ｍ52、Ｍ55、Ｐ52、Ｒ52、Ｒ55、Ｒ58およびバイアス電圧Ｖ52により、ＡＧＣ電圧ＶAGCを制御電圧Ｄ22に変換する第２の変換回路４５２が構成される。さらに、素子Ｑ53、Ｍ53、Ｍ56、Ｐ53、Ｒ53、Ｒ56、Ｒ59およびバイアス電圧Ｖ53により、ＡＧＣ電圧ＶAGCを制御電圧Ｄ23に変換する第３の変換回路４５３が構成される。なお、詳細は後述するが、ＦＥＴ（Ｍ51〜Ｍ53）のドレイン電圧が、図３に示す可変利得アンプ２６のＦＥＴ（Ｍ21〜Ｍ23）の制御電圧Ｄ21〜Ｄ23となるものである。
【００８５】
このような構成によれば、ＡＧＣ電圧ＶAGCに対して例えば図６に示すように変化する制御電圧Ｄ21〜Ｄ23を得ることができる。なお、ここでは、都合により制御電圧Ｄ22を中心にして説明する。
【００８６】
すなわち、ＶAGC≦Ｖ52の場合には、ＦＥＴ（Ｍ52）はオフであり、図６にも示すように、ＦＥＴ（Ｍ52）のドレイン電流Ｉ52は流れない。したがって、ＦＥＴ（Ｍ52）のドレイン電圧Ｄ22は電圧ＶDD（図６においては、３Ｖ）に等しい。また、この状態では、ＦＥＴ（Ｐ52）は順バイアスされてオンである。
【００８７】
しかし、ＡＧＣ電圧ＶAGCが上昇してＶAGC＞Ｖ52になると、ＦＥＴ（Ｍ52）はオンとなり、そのソース電位がＡＧＣ電圧ＶAGCに対応して変化するようになり、ＦＥＴ（Ｍ52）のドレインには、そのＡＧＣ電圧ＶAGCから電圧／電流変換された電流Ｉ52が流れるようになる。この電流Ｉ52は、図６にも示すように、ＡＧＣ電圧ＶAGCにリニアに比例するとともに、抵抗器Ｒ55を流れるので、ＦＥＴ（Ｍ52）のドレイン電圧Ｄ22は、ＡＧＣ電圧ＶAGCの上昇につれて急速に低下していく。
【００８８】
そして、抵抗器Ｒ55における降下電圧が、ＦＥＴ（Ｍ55）のスレッショールド電圧ＶTHを越えると、ＦＥＴ（Ｍ55）もオンとなる。したがって、ＡＧＣ電圧ＶAGCがさらに上昇していくと、電流Ｉ52は、主としてＦＥＴ（Ｍ55）、抵抗器Ｒ58およびＦＥＴ（Ｐ52）の直列回路を流れるので、ＡＧＣ電圧ＶAGCの変化に対する制御電圧Ｄ22の変化は、ＦＥＴ（Ｍ55）の電圧電流特性にしたがって緩やかとなり、ＡＧＣ電圧ＶAGCの上昇に対して制御電圧Ｄ22は緩やかに低下していく。
【００８９】
そして、ＡＧＣ電圧ＶAGCの上昇により制御電圧Ｄ22が所定値ＶLIMまで低下すると、ＦＥＴ（Ｐ52）は逆バイアスされてオフとなり、以後、電流Ｉ52は抵抗器Ｒ55だけを流れ、したがって、ＡＧＣ電圧ＶAGCの変化に対して制御電圧Ｄ22は急速に低下する。
【００９０】
なお、制御電圧Ｄ22はＦＥＴ（Ｍ22）に供給されるが、ＦＥＴ（Ｐ52）は、ＡＧＣ電圧ＶAGCがＦＥＴ（Ｍ22）の利得制御範囲を大きく越えた状態のとき、ＦＥＴ（Ｍ52）の電流Ｉ52が過大とならないようにする電流制限用である。こうして、ＡＧＣ電圧ＶAGCから、図６に示すように変化する制御電圧Ｄ22が形成される。
【００９１】
また、電圧Ｖ52を変更することにより、制御電圧Ｄ2の曲線は図６において左右方向（ＡＧＣ電圧ＶAGCのレベル方向）に移動する。したがって、図５において、電圧Ｖ51〜Ｖ53を、Ｖ51＜Ｖ52＜Ｖ53の関係にある所定値に設定することにより、ＦＥＴ（Ｍ51〜Ｍ53）のドレインに、図６に示す特性の制御電圧Ｄ21〜Ｄ23を得ることができる。なお、図６においては、Ｖ51＝０、Ｖ52＝40mＶ、Ｖ53＝100mＶの場合である。
【００９２】
そして、これら制御電圧Ｄ21〜Ｄ23が、可変利得アンプ２６のＦＥＴ（Ｍ21〜Ｍ23）のゲートに供給されるので、可変利得アンプ２６の利得を、〔２〕において説明したように制御することができ、ＡＧＣを行うことができる。
【００９３】
このとき、図５に示すように、ＡＧＣ電圧ＶAGCに対して電流Ｉ51〜Ｉ53がリニアに変化するとともに、この電流Ｉ51〜Ｉ53がＦＥＴ（Ｍ54〜Ｍ56）を流れて利得制御範囲における制御電圧Ｖ21〜Ｖ23の変化を得ているので、すなわち、ＦＥＴ（Ｍ54〜Ｍ56）の電圧電流特性により、リニアに変化する電流Ｉ51〜Ｉ53を制御電圧Ｄ21〜Ｄ23に変換しているので、ＡＧＣ電圧ＶAGCの変化に対して可変利得アンプ２６の利得の変化は対数特性（dBリニア）となる。
【００９４】
また、電圧Ｖ51〜Ｖ53の差と、ＦＥＴ（Ｍ21〜Ｍ23）および変換回路４５１〜４５３のの段数（今の場合、３段）とが、ＡＧＣ電圧ＶAGCの入力電圧範囲となり、可変利得アンプ２６の利得変化係数（−dB／Ｖ）を定めることになる。
【００９５】
図７は、変換回路４５１、４５２の２段を設けた場合の制御特性の効果を示す図である。すなわち、この特性図においては、Ｖ51=０、Ｖ52＝100mＶとした場合であり、曲線Ａは、ＦＥＴ（Ｍ21）がＶAGC＝０〜60mＶの範囲で動作し、ＦＥＴ（Ｍ22）がＶAGC＝100〜160mＶの範囲で動作している様子を示す。
【００９６】
したがって、連続的に可変とするには、Ｖ52＝40mＶとすればよく、すなわち、そのようにすれば、矢印により示すように、ＦＥＴ（Ｍ22）の動作範囲ＢがＡＧＣ電圧ＶAGCの小さい方向に移動して曲線Ｃにより示す対数特性（dBリニア）を得ることができる。なお、曲線Ｄは、ＦＥＴ（Ｍ21、Ｍ22）に、ＡＧＣ電圧ＶAGCに対して比例関係で直線的に変化する電圧を供給した場合の利得特性を示し、このままでは、合成しても必要とする特性を得られないことがわかる。
【００９７】
こうして、図３および図５の回路によれば、ＡＧＣ電圧ＶAGCに対応してＦＥＴ（Ｍ21〜Ｍ23）のそれぞれにより例えば６dBの利得制御が行われるとともに、その６dBの利得制御の範囲が重複することがなく、かつ、連続するので、全体として18dBにわたって利得が連続的に制御されることになる。
【００９８】
〔４〕  バイアス電圧形成回路について
図１１により説明したように、一般にＦＥＴのスレッショールド電圧ＶTHにはばらつきがあり、したがって、ＦＥＴ（Ｍ54〜Ｍ56、Ｍ21〜Ｍ23）のスレッショールド電圧ＶTHにもばらつきがある。この結果、可変利得特性あるいはＡＧＣ特性がばらついたり不十分なものになってしまう。
【００９９】
このスレッショールドＶTHのばらつきを補償するための回路が、図５におけるバイアス電圧形成回路４６である。この場合、〔３〕において述べたように、ＦＥＴ（Ｍ21〜Ｍ23）をオンにするには、制御電圧Ｄ21〜Ｄ23は、少なくとも
ＶGS＋ＥO
ＥO：定電圧回路５３から供給される所定のバイアス電圧
が必要となる。
【０１００】
さらに、ＦＥＴ（Ｍ21〜Ｍ23）が可変抵抗素子として動作する領域においては、
Ｄ21＝ＶO−ＶGO
ＶGO：ゲート電圧
であるから
ＶO＝ＶGO＋ＶGS＋ＥO
となり、バイアス電圧形成回路４６の出力電圧ＶOは、スレッショールド電圧ＶTHのばらつきに対して２倍の変化が必要となる。つまり、ＦＥＴ（Ｍ54、Ｍ21）、（Ｍ55、Ｍ22）、（Ｍ56、Ｍ23）の各スレッショールド電圧ＶTHのばらつきを補償する必要がある。
【０１０１】
そこで、図５に示すバイアス電圧形成回路４６においては、端子Ｔ10を基準電位点としてＦＥＴ（Ｐ61、Ｐ62）によりカレントミラー回路４６１が構成されるとともに、その入力側のＦＥＴ（Ｐ61）のドレインからは、定電流源Ｑ61により所定の定電流ＩSが取り出される。
【０１０２】
また、ＦＥＴ（Ｐ62）のドレインがＦＥＴ（Ｍ61）のドレインに接続されるとともに、このＦＥＴ（Ｍ61）のゲートは、抵抗器Ｒ61を通じて基準電圧ＶREFの電圧源に接続される。さらに、ＦＥＴ（Ｐ62）のドレインが、ＦＥＴ（Ｐ63）のゲートに接続されるとともに、そのソースが端子Ｔ10に接続され、そのドレインがＦＥＴ（Ｍ62）のドレインに接続される
このＦＥＴ（Ｍ62）は、ＦＥＴ（Ｍ63、Ｍ64）とともに、接地を基準電位点とし、かつ、ＦＥＴ（Ｍ62）を入力側としてカレントミラー回路４６２を構成しているものであり、その出力側のＦＥＴ（Ｍ63）のドレインがＦＥＴ（Ｍ61）のゲートに接続される。さらに、ＦＥＴ（Ｐ62）のドレインが、ＦＥＴ（Ｍ65）のゲートに接続され、このＦＥＴ（Ｍ65）のドレインが抵抗器Ｒ62を通じて端子Ｔ10に接続され、そのソースがＦＥＴ（Ｍ64）のドレインに接続される。
【０１０３】
なお、ＦＥＴ（Ｍ63、Ｍ64）は、それらのサイズを選択することにより、すなわち、それらのゲート幅を設定することにより、
Ｉ64＝ｎ・Ｉ63                                          ・・・ (31)
Ｉ64：ＦＥＴ（Ｍ64）のドレイン電流
Ｉ63：ＦＥＴ（Ｍ63）のドレイン電流
ｎ  ：正の所定値
とされる。また、基準電圧ＶREFも定電圧源５３から取り出される。
【０１０４】
このような構成によれば、ＦＥＴ（Ｍ63）のドレイン電流Ｉ63は、電圧ＶREFの電圧源から抵抗器Ｒ61を通じてそのドレインに流れるので、
ＶGS：ＦＥＴ（Ｍ61）のゲート・ソース間電圧
とすれば、
Ｉ63＝（ＶREF−ＶGS）／Ｒ61                             ・・・ (32)
あるいは
ＶGS＝ＶREF−Ｉ63・Ｒ61                                 ・・・ (33)
となる。
【０１０５】
そして、定電流源Ｑ61の定電流ＩSは、カレントミラー回路４６１の入力電流でもあるから、その出力側のＦＥＴ（Ｐ62）のドレインからは電流ＩSが出力される。
【０１０６】
このとき、ＦＥＴのスレッショールド電圧のばらつきにより、ＦＥＴ（Ｍ61）のドレイン電流が、ＦＥＴ（Ｐ62）のドレイン電流ＩSよりも小さいとすれば、ＦＥＴ（Ｐ63）はオフ方向にバイアスされ、ＦＥＴ（Ｐ63）のドレイン電流は小さくなるとともに、このドレイン電流はカレントミラー回路４６２の入力電流でもあるから、ＦＥＴ（Ｍ63）のドレイン電流Ｉ63も小さくなる。したがって、(33)式からＦＥＴ（Ｍ63）のゲート・ソース間電圧ＶGSが高くなるので、ＦＥＴ（Ｍ61）のドレイン電流は大きくなる。
【０１０７】
逆に、ＦＥＴ（Ｍ61）のドレイン電流が、ＦＥＴ（Ｐ62）のドレイン電流ＩSよりも大きいとすれば、ＦＥＴ（Ｍ63）のドレイン電流Ｉ63は大きくなり、ＦＥＴ（Ｍ63）のゲート・ソース間電圧ＶGSが低くなるので、ＦＥＴ（Ｍ61）のドレイン電流は小さくなる。
【０１０８】
すなわち、ＦＥＴ（Ｐ62）のドレイン電流ＩSを基準にして負帰還がかかることになるとともに、そのドレイン電流ＩSは定電流源Ｑ61の定電流ＩSに等しい。したがって、定電流源Ｑ61の定電流ＩSを基準にして負帰還がかかることになり、ＦＥＴ（Ｍ61）のドレイン電流は基準値ＩSで安定する。
【０１０９】
つまり、ＦＥＴ（Ｍ61）のドレイン電流が基準値ＩSとなるように、ＦＥＴ（Ｍ61）のゲートバイアス電圧が変化する。そして、この変化はＦＥＴ（Ｍ63）のドレイン電流Ｉ63の変化により実現される。したがって、ＦＥＴ（Ｍ61）のスレッショールド電圧ＶTHのばらつきをドレイン電流Ｉ63が検出していることになる。
【０１１０】
このとき、ＦＥＴ（Ｍ63）はＦＥＴ（Ｍ64）とともにカレントミラー回路４６２の出力側ＦＥＴでもあるから、ＦＥＴ（Ｍ64）のドレイン電流Ｉ64も、ＦＥＴ（Ｍ61）のスレッショールド電圧ＶTHのばらつきを検出した電流となる。しかも、電流Ｉ64、Ｉ63は(31)式の関係とされているので、電流Ｉ64は電流Ｉ63のｎ倍の大きさとなっている。
【０１１１】
そして、
ＶO ：ＦＥＴ（Ｍ65）のドレインに得られる電圧
ＶDD：端子Ｔ10の電圧
ＩO：抵抗器Ｒ62を流れる電流
とすれば、
ＶO＝ＶDD−ＩO・Ｒ62                                    ・・・ (34)
となる。また、
ＩO＝Ｉ64                                               ・・・ (35)
である。
【０１１２】
そこで、(34)式に(35)式を代入し、さらに、(31)式および(32)式を代入すると、
ＶO＝ＶDD−ｎ（ＶREF−ＶGS）／Ｒ61・Ｒ62
＝ＶDD−ｎＶREF・Ｒ62／Ｒ61＋ｎＶGS・Ｒ62／Ｒ61      ・・・ (36)
となる。
【０１１３】
そして、この出力電圧ＶOがＦＥＴ（Ｍ54）のゲートに供給されるが、電圧ＶOに値２ＶGSを含ませるには、(36)式において、例えば、
ｎＲ62／Ｒ61＝２                                        ・・・ (37)
に設定すればよい。すなわち、そのように設定しておけば、(36)式は、
ＶO＝ＶDD−ｎＶREF・Ｒ62／Ｒ61＋２ＶGS                  ・・・ (38)
となる。
【０１１４】
そして、ＦＥＴ（Ｍ54、Ｍ21）のゲート・ソース間電圧ＶGSがばらつくとき、ＩＣにおいては、(36)式における電圧ＶOも、同じ方向に等しい大きさだけ変化するので、結果として、ＦＥＴ（Ｍ54、Ｍ21）のゲート・ソース間電圧ＶGSのばらつきを吸収することができる。
【０１１５】
同様に、ＦＥＴ（Ｍ55、Ｍ22）、（Ｍ56、Ｍ23）のゲート・ソース間電圧ＶGSのばらつきも吸収することができる。
【０１１６】
したがって、図３において説明したように、ＡＧＣ電圧ＶAGCに対応してＦＥＴ（Ｍ21〜Ｍ23）のそれぞれにより例えば６dBの利得制御が行われるとともに、その６dBの利得制御の範囲が重複することがなく、かつ、連続するので、全体として18dBにわたって利得が連続的に制御されることになる。
【０１１７】
図８は、スレッショールド電圧ＶTHの補償をした場合と、しない場合とについて、ＡＧＣ電圧ＶAGCに対する利得の特性を示す図である。ただし、変換回路４５１、４５２の２段を設けた場合である。
【０１１８】
そして、曲線ＥTYPはスレッショールド電圧ＶTHが代表値の場合の特性、曲線Ｆ-はスレッショールド電圧ＶTHが0.2Ｖだけ低い方向にばらついているが補償をしなかった場合の特性、曲線Ｅ-はその補償をした場合の特性である。また、曲線Ｆ+はスレッショールド電圧ＶTHが0.2Ｖだけ高い方向にばらついているが補償をしなかった場合の特性、曲線Ｅ+はその補償をした場合の特性である。
【０１１９】
このように、スレッショールド電圧ＶTHのばらつきの補償をしない場合（曲線Ｆ-、Ｆ+）には、ＡＧＣ特性の直線性が大幅に悪化しているとともに、同じＡＧＣ電圧ＶAGCに対して利得が５dB近くも異なってしまう。しかし、スレッショールド電圧ＶTHの補償をした場合（曲線Ｅ-、Ｅ+）には、特性の直線性が改善されるとともに、同じＡＧＣ電圧ＶAGCに対する利得のばらつきは１dB以下に抑えられている。
【０１２０】
こうして、バイアス電圧形成回路４６によれば、ＦＥＴ（Ｍ54〜Ｍ56、Ｍ21〜Ｍ23）のゲート・ソース間電圧がばらついても、電圧ＶOも同じ方向に等しい大きさだけ変化するので、結果として、ＦＥＴ（Ｍ54〜Ｍ56、Ｍ21〜Ｍ23）のゲート・ソース間電圧のばらつきを吸収することができ、その結果、ＦＥＴのスレッショールド電圧ＶTHのばらつきに起因する可変利得アンプ２６の利得のばらつきや変動、あるいは中間周波段のＡＧＣ特性のばらつきや特性の変動を抑えることができる。
【０１２１】
〔５〕  可変利得アンプ（他の例）
図９に示す可変利得アンプ２６は、図３に示す可変利得アンプ２６を２組用意し、バランス型に構成した場合である。そして、負帰還抵抗器Ｒf、Ｒfに、コンデンサＣf、Ｃfを並列接続して高域特性を改善している。
【０１２２】
〔６〕  制御電圧形成回路（他の例）
図１０は制御電圧形成回路４５の他の例を示す。この例においては、オペアンプＱ51〜Ｑ53、ＦＥＴ（Ｍ51〜Ｍ53）、抵抗器Ｒ51〜Ｒ53、抵抗器Ｒ54〜Ｒ56、バイアス電圧Ｖ51〜Ｖ53が、図６に示す例と同様に構成される。そして、ＦＥＴ（Ｍ54〜Ｍ56）のゲートがＦＥＴ（Ｍ65）のドレインに接続されて電圧ＶOが供給されるとともに、ＦＥＴ（Ｍ54〜Ｍ56）のソースが抵抗器Ｒ57〜Ｒ59を通じてＦＥＴ（Ｍ51〜Ｍ53）のドレインに接続され、ＦＥＴ（Ｍ54〜Ｍ56）のドレインが、ＦＥＴ（Ｐ51〜Ｐ53）のドレイン・ソース間を通じて端子Ｔ10に接続され、ＦＥＴ（Ｐ51〜Ｐ53）のゲートがＦＥＴ（Ｐ61、Ｐ62）のゲートに接続される。
【０１２３】
したがって、ＡＧＣ電圧ＶAGCが上昇した場合、電流Ｉ51〜Ｉ53は、
Ｉ51＝（ＶAGC−Ｖ51）／Ｒ51
Ｉ52＝（ＶAGC−Ｖ52）／Ｒ52
Ｉ53＝（ＶAGC−Ｖ53）／Ｒ53
となるので、ＡＧＣ電圧ＶAGCが高くなっていくと、電流Ｉ51〜Ｉ53が増加し、ＦＥＴ（Ｍ21〜Ｍ23）を順にオフにしていく。この場合、接地電位近くまで制御電圧Ｄ21〜Ｄ23を下げるには、大きな電流を必要とし、この電流が３倍（一般的には段数倍）され、大きな電流となるので、できるだけ無駄な電流を流さないことが必要であるが、この回路は図５に示す回路よりもより正確に電流制限ができる。
【０１２４】
すなわち、図５に示す回路においては、電流制限用のＦＥＴ（Ｐ51〜Ｐ53）は、利得制御特性への影響を少なくするために、電流値としては必要な電流の数倍の電流で制限する必要がある。しかし、図１０に示す回路においては、ＦＥＴ（Ｍ54〜Ｍ56）にＦＥＴ（Ｐ51〜Ｐ63）を直列に接続するとともに、このＦＥＴ（Ｐ51〜Ｐ53）をカレントミラー回路４６１の出力側としているので、ＦＥＴ（Ｐ51〜Ｐ53）には、定電流源Ｑ61の定電流ＩSに比例した定電流よりも大きな電流は流れないことになる。そして、電流Ｉ51〜Ｉ53は、大きい値の抵抗器Ｒ54〜Ｒ56の電圧降下分と、ＦＥＴ（Ｐ51〜Ｐ53）による定電流の値とにより定まるので、無駄な電流が少なくなる。
【０１２５】
〔７〕  まとめ
上述の利得制御アンプによれば、利得を広い範囲にわたって連続的に制御することができるとともに、ＦＥＴのスレッショールド電圧ＶTHにばらつきがあっても、そのばらつきを補償して目的とする利得特性を得ることができる。特に、回路をＩＣ化した場合、より効果的である。
【０１２６】
したがって、ＡＧＣ回路に適用した場合には、ＡＧＣ回路としてのループゲインのばらつきを抑えることができ、例えば図７に曲線Ｃにより示すように、ＡＧＣ電圧に対する利得の制御範囲を目標とする範囲に設定できるので、ＡＧＣの過渡応答特性のばらつきを抑え、歪みの増加やレベルの不安定さを抑えることができる。
【０１２７】
さらに、図１および図２に示すようなデジタル化した受信機においては、ＡＧＣ電圧形成回路９１が、デジタルＡＧＣ電圧をアナログのＡＧＣ電圧ＶAGCにＤ／Ａ変換するとき、そのＤ／Ａコンバータ回路のダイナミックレンジや分解能を高くする必要がない。
【０１２８】
〔８〕  その他
上述においては、利得の制御が３段の場合であるが、利得の制御に要求される仕様にしたがって、１段あたりの利得の変化範囲およびその段数を変更することができる。
【０１２９】
また、上述においては、利得制御アンプを中間周波信号用の可変利得アンプに適用した場合であるが、例えば高周波アンプ１３Ａ〜１３Ｃに適用することもできる。その場合には、例えば、高周波アンプ１３Ａ〜１３ＣのそれぞれをＦＥＴによるカスコードアンプにより構成するとともに、出力側（ゲート接地側）のＦＥＴのゲートに、制御電圧Ｄ21〜Ｄ23に対応する制御電圧を供給すればよい。また、その制御電圧は、形成回路４３において上述のようにして形成することができる。
【０１３０】
〔略語の一覧〕
Ａ／Ｄ  ：Analog to Digital
ＡＧＣ  ：Automatic Gain Control
Ｄ／Ａ  ：Digital to Analog
Ｄ／Ｕ  ：Desire to Undesire ratio
ＦＥＴ  ：Field Effect Transistor
ＩＣ    ：Integrated Circuit
ＩＩＰ３：Third Order Input Intercept Point
ＭＯＳ  ：Metal Oxide Semiconductor
ＰＬＬ  ：Phase Locked Loop
Ｓ／Ｎ  ：Signal to Noise ratio
ＶＣＯ  ：Voltage Controlled Oscillator
【図面の簡単な説明】
【０１３１】
【図１】この発明を適用できるフロントエンド回路の一形態を示す系統図である。
【図２】ベースバンド処理回路の一形態を示す系統図である。
【図３】この発明の一形態を示す接続図である。
【図４】図３の回路の特性の測定例を示す図である。
【図５】この発明の一形態を示す接続図である。
【図６】図５の回路の動作を説明するための特性図である。
【図７】図５の回路の特性の測定例を示す図である。
【図８】図５の回路の特性の測定例を示す図である。
【図９】この発明の他の形態を示す接続図である。
【図１０】この発明の他の形態を示す接続図である。
【図１１】ＦＥＴの特性の一例を示す図である。
【符号の説明】
【０１３２】
１０…フロントエンド回路（ＩＣ）、１２Ａ〜１２Ｃ…アンテナ同調回路、１３Ａ〜１３Ｃ…高周波アンプ、１４Ａ〜１４Ｃ…段間同調回路、１５Ａ〜１５Ｃ…入力バッファ回路、１６Ａ〜１６Ｃ…電圧比較回路、１７Ａ〜１７Ｃ…バッファ回路、２１Ａおよび２１Ｂ…ミキサ回路、２２…ローパスフィルタ、２３…振幅位相補正回路、２４…複素バンドパスフィルタ、２５…レベル補正アンプ、２６…可変利得アンプ、２７…バンドパスフィルタ、３０…ＰＬＬ、３７…分周回路、４１…レベル検出回路、４３…遅延ＡＧＣ電圧形成回路、４４…リニア検波回路、４５…制御電圧形成回路、４６…バイアス電圧形成回路、５１…不揮発性メモリ、５２…バッファメモリ、５３…定電圧回路、６０…ベースバンド処理回路（ＩＣ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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