(57)【要約】【課題】シリアル変換器の個数をチャネル数よりも少なくすることにより、アナログ多重信号生成回路の低価格化等を図る。【解決手段】符号化器１５０−１〜１５０−３２は、対応するチャネルの信号を符号化する。論理加算器１１０は、被符号化信号の同位ビットどうしを加算し、５桁の二進数データと１桁のキャリーとからなる演算結果を生成するとともに、キャリーが‘０’のときは該演算結果をそのまま出力し、キャリーが‘１’のときは演算結果の全桁を‘１’に変える。シリアル変換器１２０−１〜１２０−６は、演算結果から対応する位のビット信号を入力して直列に変換する。電力・位相補正器１３０−１〜１３０−６は、ビット信号の位相調整と位に応じた電力増幅とを行う。多重器１４０は、電力・位相補正器１３０−１〜１３０−６から入力された被補正信号を互いに加算することによって、アナログ多重化する。【選択図】図１
2008193397.tif 000002
【特許請求の範囲】
【請求項１】
複数の符号化器からＭビットずつの被符号化信号を並列に入力してアナログ多重信号に変換するアナログ多重信号生成回路であって、
前記被符号化信号の同位ビットどうしを加算して、Ｎ桁の二進数データと１桁のキャリーとからなるＮ＋１ビットの演算結果をＭ個生成する論理加算器と、
Ｍ個の前記演算結果のそれぞれから対応する位のビット信号を入力して、直列のビット信号列に変換する、Ｎ＋１個のシリアル変換器と、
前記演算結果のそれぞれの位を構成する各ビットを、これらの位に応じて重み付けして加算することによりアナログ多重信号を生成するアナログ加算器と、
を備えることを特徴とするアナログ多重信号生成回路。
【請求項２】
前記アナログ加算器が、
対応する前記シリアル変換器から前記ビット信号を順次入力して、信号値および位相を補正する、Ｎ＋１個の補正器と、
該補正器から並列に入力されたＮ＋１個の被補正信号値を互いに加算することによって、アナログ多重信号を生成する多重器と、
を備えることを特徴とする請求項１に記載のアナログ多重信号生成回路。
【請求項３】
前記論理加算器が、前記キャリーの出力信号値が‘１’のときに前記二進数データの出力信号値を全桁とも‘１’にすることを特徴とする請求項１に記載のアナログ多重信号生成回路。
【請求項４】
前記キャリーに対応する前記補正器が、入力されたビット信号値‘０’に対応して被補正信号値‘０’を出力するとともに、該ビット信号値‘１’に対応して被補正信号値‘Ｗ’（Ｗは所定値）を出力し、
前記二進数データのそれぞれの位に対応する前記補正器が、入力されたビット信号値‘０’に対応して被補正信号値‘０’を出力するとともに、該ビット信号値‘１’に対応して被補正信号値‘Ｗ×２Ｐ−１’（Ｐは二進数データの位）を出力する、
ことを特徴とする請求項２に記載のアナログ多重信号生成回路。
【請求項５】
それぞれの前記補正器が、入力されたビット信号値‘０’に対応して被補正信号値‘０’を出力するとともに、該ビット信号値‘１’に対応して相互に同一の被補正信号値を出力し、且つ、
前記多重器が、前記キャリーに対応する前記被補正信号がＤ（Ｄ＜１）となり、且つ、前記二進数データのそれぞれの位に対応する前記被補正信号がＤ×２Ｐ−１（Ｐは二進数データの位）となるように減衰させつつ、これらの被補正信号を加算する、
ことを特徴とする請求項２に記載のアナログ多重信号生成回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、複数通信チャネルの被符号化信号を多重化することによりアナログ多重信号を生成する、アナログ多重信号生成回路に関する。
【背景技術】
【０００２】
次世代の長距離ＰＯＮ(Passive Optical Network) 技術として、アナログ多値信号を用いて符号分割多重データを伝送する技術が知られている（下記非特許文献１参照）。
【０００３】
図５は、非特許文献１の図１を簡略化した概念図であり、次世代長距離ＰＯＮの一構成例を示している。
【０００４】
図５の例では、ＯＮＵ(Optical Network Unit)５１０とＯＬＴ(Optical Line Terminal) ５２０とが、スプリッタ５３０や波長多重／分離器５４０を介して光通信接続されている。ＯＬＴ５２０において、ＷＡＮインタフェース５２１は、１０／１００ＢＡＳＥ−ＴＸ規格に準拠した通信技術を用い、複数（ここでは３２台）の端末装置（図示せず）に対して信号送受信を行う。符号化器５２２−１〜５２２−３２は、対応する通信チャネルの信号をＷＡＮインタフェース５２１から入力し、拡散符号（例えばＧｏｌｄ符号）を用いて符号化する。これにより、１ビットの送信信号は、３２ビットの被符号化信号に変換される。アナログ多重信号生成回路５２３は、符号化器５２２−１〜５２２−３２から入力した被符号化信号を多重化することにより、アナログ多重信号を生成する（後述）。このアナログ多重信号は、光モジュール５２４で電気／光変換された後、波長多重／分離器５２５で他のスロットから出力されたアナログ多重信号と波長多重されて、ＯＮＵ５１０に送られる。
【０００５】
図６は、アナログ多重信号生成回路５２３の内部構成例を概念的に示すブロック図である。
【０００６】
上述のように、符号化器５２２−１〜５２２−３２は、１ビットの送信信号を３２ビットの被符号化信号に変換する。各シリアル変換器６０１−１〜６０１−３２は、対応する符号化器５２２−１〜５２２−３２から、３２ビットの被符号化信号を並列に入力して直列信号に変換する。アナログ多重信号生成回路５２３内の電力・位相補正器６０２−１〜６０２−３２は、対応するシリアル変換器６０１−１〜６０１−３２から入力した被符号化信号の信号値（ここでは電力値）および位相を、これら電力・位相補正器６０２−１〜６０２−３２間で相互に一致するように、補正する。多重器６０３は、電力・位相補正器６０２−１〜６０２−３２から出力された信号値の和を、３１個の２入力加算器６０４−１〜６０４−３１を用いて算出し、この算出値をアナログ多重信号として出力する。
【０００７】
図６のような回路によれば、３２個の符号化器５２２−１〜５２２−３２からそれぞれ出力されたビット信号を、同じ位のものどうし（合計３２ビット）加算して、１個のアナログ信号に変換することができる。
【非特許文献１】Gupta等、‘Hybrid WDM-CDM-PON for Ultra Long Reach Access Network’ European Conference on Optical Communication ECOC2006 We3. P.147 ２００６年９月
【発明の開示】
【発明が解決しようとする課題】
【０００８】
図６に示したように、従来のアナログ多重信号生成回路では、送信信号のチャネル数と同数のシリアル変換器（図６の例では３２個）を使用していた。このため、従来のアナログ多重信号生成回路には、回路規模が大きく、装置コストが高価であり、さらには消費電力が大きいという欠点があった。高速動作（例えば通信速度２ＧＨｚ用）のシリアル変換器は、Xilinx社製やAltera社製等の高速シリアルI/O機能付きＦＰＧＡ(Field Programmable Gate Array)を用いて作製することができるが、高速シリアルI/O機能付きＦＰＧＡは非常に高価である。また、通信速度２ＧＨｚ用のシリアル変換器では、チャネル間のスキューを１００ピコ秒以下にする必要があるが、デバイス単体では実現が困難であるため、一般に、外付けの回路を使用していた。
【０００９】
加えて、アナログ多重信号生成回路ではシリアル変換器と同数の電力・位相補正器が必要であるため、これら電力・位相補正器の個数も多くなり、したがって、各電力・位相補正器の出力信号値（すなわち電力値）や位相を高精度に合わせることが困難であるという欠点があった。
【００１０】
さらに、アナログ多重信号生成回路には、電力・位相補正器が多いと、その分だけ加算器の個数も多くなるので、これら加算器の信号減衰量を高精度に一致させることが困難になるという欠点もあった。
【００１１】
この発明の課題は、シリアル変換器の個数がチャネル数よりも少ないアナログ多重信号生成回路を提供する点にある。
【課題を解決するための手段】
【００１２】
この発明は、複数の符号化器からＭビットずつの被符号化信号を並列に入力してアナログ多重信号に変換するアナログ多重信号生成回路に関する。
【００１３】
そして、被符号化信号の同位ビットどうしを加算してＮ桁の二進数データと１桁のキャリーとからなるＮ＋１ビットの演算結果をＭ個生成する論理加算器と、Ｍ個の演算結果のそれぞれから対応する位のビット信号を入力して直列のビット信号列に変換するＮ＋１個のシリアル変換器と、演算結果のそれぞれの位を構成する各ビットをこれらの位に応じて重み付けして加算することによりアナログ多重信号を生成するアナログ加算器とを備える。
【発明の効果】
【００１４】
この発明に係るアナログ多重信号生成回路は、各チャンネルに対応する被符号化信号の対応ビットどうしを論理加算器で加算した後で、シリアル変換を行う。このため、この発明のアナログ多重信号生成回路では、シリアル変換器の個数は、論理加算器が出力する演算結果の桁数（二進数データの桁数とキャリーの桁数との和）と同数でよい。したがって、この発明のアナログ多重信号生成回路によれば、シリアル変換器の個数をチャネル数よりも少なくすることができる。
【発明を実施するための最良の形態】
【００１５】
以下、この発明の実施形態について、図面を用いて説明する。なお、図中、各構成成分の大きさ、形状および配置関係は、この発明が理解できる程度に概略的に示してあるにすぎず、また、以下に説明する数値的条件は単なる例示にすぎない。
【００１６】
第１の実施形態
この発明に係るアナログ多重信号生成回路の一実施形態について、３２チャンネルの信号を符号分割多重する場合を例に採って説明する。
【００１７】
図１は、この実施形態に係るアナログ多重信号生成回路の構成を概念的に示すブロック図である。
【００１８】
図１に示したように、この実施形態に係るアナログ多重信号生成回路１００は、論理加算器１１０と、シリアル変換器１２０−１〜１２０−６と、電力・位相補正器１３０−１〜１３０−６と、多重器１４０とを備えている。電力・位相補正器１３０−１〜１３０−６および多重器１４０は、この発明のアナログ加算器に相当する。また、アナログ多重信号生成回路１００は、符号化器１５０−１〜１５０−３２に接続されている。この実施形態の符号化器１５０−１〜１５０−３２は、従来の符号化器５２２−１〜５２２−３２（図５、図６参照）と同様、対応するチャネルの送信信号を符号化する。これにより、１ビットの送信信号は、３２ビットの被符号化信号に変換される。
【００１９】
論理加算器１１０は、１個の演算器１１１と、５個の論理和回路１１２−１〜１１２−５とを備えている。演算器１１１は、符号化器１５０−１〜１５０−３２からそれぞれ３２ビットずつの被符号化信号を並列に入力し、該被符号化信号の同位ビットどうしを加算する。例えば、３２種類の被符号化信号の、第１ビットどうしが加算される。このとき、演算器１１１は、‘０’または‘１’のビット値を３２個加算することになるので、加算結果は、十進数で表すと‘０’〜‘３２’のいずれかであり、したがって、この加算結果を二進数で表すと‘０’〜‘１０００００’のいずれかである。したがって、演算結果は、６ビットで表すことができる。演算器１１１は、演算結果の２０の位、２１の位、２２の位、２３の位、２４の位およびキャリー（２５の位）を、並列に出力する。第２ビット〜第３２ビットに対する演算器１１１についても、同様である。論理和回路１１２−１〜１１２−５は、これら３２個の演算結果の、対応する位（２０の位、２１の位、２２の位、２３の位および、２４の位）のビット値を、演算器１１１から並列に入力する。さらに、論理和回路１１２−１〜１１２−５は、演算器１１１から、キャリービットを入力する。論理和回路１１２−１〜１１２−５は、キャリービットが‘０’の場合は、入力データをそのまま出力する。一方、キャリービットが‘１’の場合、論理和回路１１２−１〜１１２−５は、３２個ずつの入力データを全て‘１’に変えて出力する。
【００２０】
シリアル変換器１２０−１〜１２０−６のうち、シリアル変換器１２０−１〜１２０−５は、論理和回路１１２−１〜１１２−５から、対応するビット信号（それぞれ３２個）を入力する。また、シリアル変換器１２０−６は、演算器１１１からキャリー（３２個）を入力する。そして、シリアル変換器１２０−１〜１２０−６は、入力したビット信号を、直列信号に変換して、出力する。
【００２１】
電力・位相補正器１３０−１〜１３０−６は、対応するシリアル変換器１２０−１〜１２０−６からビット信号を順次入力して、信号値（すなわち電力値）および位相を補正する。この実施形態では、キャリーに対応する電力・位相補正器１３０−６は、入力ビット値‘０’に対応して被補正信号値Ａｃ＝‘０’を出力し、且つ、入力ビット値‘１’に対応して被補正信号値Ａｃ＝‘Ｗ’（Ｗは所定値）を出力する。一方、二進数データのそれぞれの位に対応する電力・位相補正器１３０−１〜１３０−５は、入力ビット値‘０’に対応して被補正信号値‘０’を出力し、且つ、入力ビット値‘１’に対応して被補正信号値‘Ｗ×２Ｐ−１’（Ｐは二進数データの位）を出力する。すなわち、電力・位相補正器１３０−５は、入力ビット値‘１’に対してＡ０＝‘Ｗ’を出力し、電力・位相補正器１３０−４は、入力ビット値‘１’に対してＡ１＝‘２Ｗ’を出力し、電力・位相補正器１３０−３は、入力ビット値‘１’に対してＡ２＝‘４Ｗ’を出力し、電力・位相補正器１３０−２は、入力ビット値‘１’に対してＡ３＝‘８Ｗ’を出力し、電力・位相補正器１３０−１は、入力ビット値‘１’に対してＡ４＝‘１６Ｗ’を出力する。このように、この実施形態では、電力・位相補正器１３０−１〜１３０−６を、入力ビット値‘１’に対応する出力電力比が１６：８：４：２：１：１となるように構成する。この実施形態では、電力・位相補正器の個数が、従来の場合（図６参照）と比較して少ないので、これら電力・位相補正器間で出力位相を一致させるための調整や、各電力・位相補正器の出力電力比の調整が、容易である。
【００２２】
多重器１４０は、電力・位相補正器１３０−１〜１３０−６から並列に入力された６個の被補正信号値を加算することによって、アナログ多重信号を生成する。この実施形態の多重器１４０は、５個の２入力加算器１４１−１〜１４１−５を有している。そして、加算器１４１−５は電力・位相補正器１３０−６，１３０−５の出力信号値Ａｃ，Ａ０を加算し、加算器１４１−４は加算器１４１−５の演算結果に電力・位相補正器１３０−４の出力信号値Ａ１を加算し、加算器１４１−３は加算器１４１−４の演算結果に電力・位相補正器１３０−３の出力信号値Ａ２を加算し、加算器１４１−２は加算器１４１−３の演算結果に電力・位相補正器１３０−２の出力信号値Ａ３を加算し、加算器１４１−１は加算器１４１−２の演算結果に電力・位相補正器１３０−１の出力信号値Ａ４を加算する。これにより、アナログ多重信号（すなわちＡｃ＋Ａ０＋Ａ１＋Ａ２＋Ａ３＋Ａ４）が得られる。
【００２３】
図２は、多重器１４０の、他の内部構成例を示す概念図である。図２の例でも、多重器１４０は５個の２入力加算器１４２−１〜１４２−５を有している。そして、加算器１４２−１は電力・位相補正器１３０−１，１３０−２の出力信号値Ａ４，Ａ３を加算し、加算器１４２−２は電力・位相補正器１３０−３，１３０−４の出力信号値Ａ２，Ａ１を加算し、加算器１４２−３は電力・位相補正器１３０−５，１３０−６の出力信号値Ａ０，Ａｃを加算し、加算器１４２−４は加算器１４２−２，１４２−３の出力信号値を加算し、加算器１４２−５は加算器１４２−１，１４２−４の出力信号値を加算する。これにより、アナログ多重信号（すなわちＡｃ＋Ａ０＋Ａ１＋Ａ２＋Ａ３＋Ａ４）が得られる。
【００２４】
図３は、加算器１４１−１〜１４１−５，１４２−１〜１４２−５の内部構成例を示す回路図である。図３に示したように、加算器１４１−１〜１４１−５，１４２−１〜１４２−５としては、抵抗加算器を使用することができる。抵抗加算器は、一方の信号入力端３１１に一端が接続された抵抗器３２１と、他方の信号入力端３１２に一端が接続された抵抗器３２２と、抵抗器３２１，３２２の他端に一端が接続され且つ信号出力端３１３に他端が接続された抵抗器３２３とで構成することができる。
【００２５】
なお、抵抗加算器を使用する場合、抵抗器３２１〜３２３による信号減衰が問題になる。この実施形態では、各電力・位相補正器１３０−１〜１３０−６から出力される電力信号は、通過する抵抗加算器の段数が異なる。例えば、電力・位相補正器１３０−５，１３０−６の出力信号Ａ０，Ａｃは５段の抵抗加算器を通過するのに対して、電力・位相補正器１３０−１の出力信号Ａ４は１段の抵抗加算器のみを通過する。したがって、多重器１４０に入力される各信号の減衰比が十分な精度で一致するように、各抵抗加算器の減衰量を調整することが望ましい。この実施形態によれば、従来の場合（図６参照）と比較して抵抗加算器の個数が少ないので、このような調整が容易になる。
【００２６】
次に、この実施形態に係るアナログ多重信号生成回路１００について、全体的な動作を説明する。
【００２７】
まず、符号化器１５０−１〜１５０−３２が、１ビットの送信信号を３２ビットの被符号化信号に変換して、出力する。
【００２８】
論理加算器１１０の演算器１１１は、上述のように、符号化器１５０−１〜１５０−３２から被符号化信号を並列に入力して、これら被符号化信号の同位ビットどうしを加算する。これにより、３２種類の演算結果が得られる。演算器１１１は、これら演算結果を並列に出力する。上述のように、１個の演算結果は６ビット（２０の位、２１の位、２２の位、２３の位、２４の位およびキャリー）なので、６×３２ビットの信号が並列に出力されることになる。
【００２９】
論理和回路１１２−１〜１１２−５は、上述のように、キャリーが‘０’の演算結果については該演算結果をそのまま出力し、キャリーが‘１’の演算結果についてはビット値を‘１’に変えて出力する。
【００３０】
シリアル変換器１２０−１〜１２０−６は、上述のように、論理加算器１１０から、３２種類の演算結果を入力する。すなわち、シリアル変換器１２０−１は各演算結果の２４の位を、シリアル変換器１２０−２は各演算結果の２３の位を、シリアル変換器１２０−３は各演算結果の２２の位を、シリアル変換器１２０−４は各演算結果の２１の位を、シリアル変換器１２０−５は各演算結果の２０の位を、シリアル変換器１２０−６は各演算結果のキャリーを、それぞれ並列に入力する。そして、シリアル変換器１２０−１〜１２０−６は、入力したビット値を直列信号列に変換して、出力する。これにより、シリアル変換器１２０−１〜１２０−６は、論理加算器１１０の演算結果を、被符号化信号の第１ビットに対応するものから順に出力することになる。
【００３１】
電力・位相補正器１３０−１〜１３０−５は、シリアル変換器１２０−１〜１２０−５から入力したビット信号の位相を補正するとともに、信号値（電力値）を変換する。上述のように、電力・位相補正器１３０−１〜１３０−５は入力ビット値‘１’に対応して被補正信号値‘Ｗ×２Ｐ−１’（Ｗは所定値、Ｐは二進数データの位）を出力するので、電力・位相補正器１３０−１〜１３０−５の電力は、対応する位に応じた値になる。また、上述のように、キャリーのビット値に対応する電力・位相補正器１３０−６の出力は、入力ビット値‘１’に対応して被補正信号値Ｗを出力する。
【００３２】
多重器１４０は、電力・位相補正器１３０−１〜１３０−６の出力電力値の和を出力する。上述のように、電力・位相補正器１３０−１〜１３０−５はビット値‘１’に対応して被補正信号値‘Ｗ×２Ｐ−１’を出力し、且つ、電力・位相補正器１３０−６はビット値‘１’に対応して‘Ｗ’を出力する。さらに、キャリーが‘１’のときは全ての電力・位相補正器１３０−１〜１３０−６が‘１’に対応する電力を出力する。したがって、多重器１４０から出力されるアナログ多重信号の電力値は、演算器１１１の演算結果‘０’〜‘３２’に対応する値になる。
【００３３】
この実施形態では、キャリーが‘１’のときに論理加算器１１０の出力を全て‘１’にし（すなわち、論理和回路１１２−１〜１１２−５を用いて２０〜２４の位の出力を変更し）、且つ、キャリーに対応する電力・位相補正器１３０−６の出力電力を２０の位に対応する電力・位相補正器１３０−２の出力電力と同一にした。しかし、これに代えて、論理和回路１１２−１〜１１２−５を設けず、且つ、電力・位相補正器１３０−６の出力電力を電力・位相補正器１３０−２の出力電力の２５倍（すなわちＷ×２５）にしても良い。
【００３４】
以上説明したように、この実施形態に係るアナログ多重信号生成回路１００は、符号化器１５０−１〜１５０−３２から出力された被符号化信号を、論理加算器１１０で加算したのち、シリアル変換する。このため、符号化器の数（すなわち、チャネル数）が３２個である場合に、シリアル変換器の数を６個にすることができる。換言すれば、この実施形態によれば、チャネル数が例えば２Ｎの場合、シリアル変換器の数はＮ＋１個でよい。したがって、この実施形態によれば、アナログ多重信号生成回路の回路規模や装置コストを削減することができるとともに、消費電力を低減することができる。
【００３５】
加えて、この実施形態によれば、シリアル変換器の数を少なくできるので、電力・位相補正器の個数も低減させることができ、その分だけ、各電力・位相補正器の出力信号値（すなわち電力値）や位相を高精度に合わせることが容易になる。
【００３６】
さらに、この実施形態よれば、加算器の個数を減らすことができるので、これら加算器の信号減衰量を高精度に一致させることが容易になる。
【００３７】
上述のように、この実施形態では、キャリーが‘１’のときは出力ビット値がすべて‘１’になるように論理和回路１１２−１〜１１２−５を構成し且つキャリーが‘１’のときに出力電力値が‘Ｗ’になるように電力・位相補正器１３０−６を構成した。但し、論理和回路１１２−１〜１１２−５を設けず且つキャリーが‘１’のときに出力電力値が‘３２Ｗ’になるように電力・位相補正器１３０−６を構成してもよい。
【００３８】
第２の実施形態
次に、この発明に係るアナログ多重信号生成回路の第２の実施形態について、３２チャンネルの信号を符号分割多重する場合を例に採って説明する。
【００３９】
図４は、この実施形態に係るアナログ多重信号生成回路４００の構成を概念的に示すブロック図である。図４において、図１と同じ符号を付した構成要素は、それぞれ図１と同じものである。
【００４０】
電力・位相補正器４１０−１〜４１０−６は、対応するシリアル変換器１２０−１〜１２０−６からビット信号を順次入力して、信号値（すなわち電力値）および位相を補正する。この実施形態では、全ての電力・位相補正器４１０−１〜４１０−６が、入力ビット値‘０’に対応して被補正信号値‘０’を出力し、且つ、入力ビット値‘１’に対応して被補正信号値‘Ｗ’（Ｗは所定値）を出力する。この実施形態では、電力・位相補正器の個数が、従来の場合（図６参照）と比較して少ないので、これら電力・位相補正器間で出力位相を一致させるための調整や、各電力・位相補正器の出力電力比の調整が、容易である。
【００４１】
多重器４２０は、電力・位相補正器４１０−１〜４１０−６から並列に入力された６個の被補正信号値を互いに加算することによって、アナログ多重信号を生成する。この実施形態の多重器４２０は、５個の２入力加算器４２１−１〜４２１−５と、３個の減衰器４２２−１〜４２２−３とを有している。加算器４２１−１〜４２１−５としては、第１の実施形態と同様の抵抗加算器を使用することができる。ここで、加算器４２１−１〜４２１−５および減衰器４２２−３の減衰量は６ｄＢであり、減衰器４２２−１，４２２−２の減衰量はそれぞれ３ｄＢである。ここで、減衰器４２２−１は電力・位相補正器４１０−２の出力信号値Ａ３を減衰し、減衰器４２２−２は電力・位相補正器４１０−４の出力信号値Ａ１を減衰する。加算器４２１−１は電力・位相補正器４１０−５，４１０−６の出力信号値Ａ０，Ａｃを加算し、加算器４２１−２は減衰器４２２−２の出力信号値と電力・位相補正器４１０−３の出力信号値Ａ２とを加算し、加算器４２１−３は減衰器４２２−１の出力信号値と電力・位相補正器４１０−１の出力信号値Ａ４とを加算する。また、減衰器４２２−３は加算器４２１−１の出力信号値を減衰する。そして、加算器４２１−４は減衰器４２２−３の出力信号値と加算器４２１−２の出力信号値とを加算し、加算器４２１−５は加算器４２１−３，４２１−４の出力信号値を加算する。
【００４２】
ここで、減衰量３ｄＢは電力増幅率の１／２倍に相当し、減衰量６ｄＢは電力増幅率の１／４倍に相当する。したがって、アナログ多重信号が出力されるとき、各被補正信号成分の電力は、電力・位相補正器４１０−１の被補正信号が１／１６、電力・位相補正器４１０−２の被補正信号が１／３２、電力・位相補正器４１０−３の被補正信号が１／６４、電力・位相補正器４１０−４の被補正信号が１／１２８、電力・位相補正器４１０−５，４１０−６の被補正信号が１／２５６となる。すなわち、各被補正信号の電力比は、キャリー：２０の位：２１の位：２２の位：２３の位：２４の位＝１：１：２：４：８：１６となる。したがって、多重器４２０から出力されるアナログ多重信号の電力値は、演算器１１１の演算結果‘０’〜‘３２’に対応する値になる。
【００４３】
この実施形態では、キャリーが‘１’のときに論理加算器１１０の出力を全て‘１’にし（すなわち、論理和回路１１２−１〜１１２−５を用いて２０〜２４の位の出力を変更し）、且つ、キャリーに対応する電力・位相補正器４１０−６の出力電力を２０の位に対応する電力・位相補正器４１０−２の出力電力と同一にした。しかし、これに代えて、論理和回路１１２−１〜１１２−５を設けず、且つ、電力・位相補正器４１０−６の出力電力を電力・位相補正器４１０−２の出力電力の２５倍（すなわち、Ｗ×２５）にしても良い。但し、前者の方が、電力・位相補正器４１０−１〜４１０−６の出力電力値の幅小さいので（前者がＷ〜Ｗ×２４に対して、後者はＷ〜Ｗ×２５になる）、多重器４２０内の加算器、減衰器の個数を少なくすることができるとともに、多重器４２０の全体的な減衰量を小さく抑えて出力電力値を大きくすることができる。
【００４４】
以上説明したように、この実施形態では、電力・位相補正器４１０−１〜４１０−６の出力電力を均一にし、多重器４２０で論理加算結果の位に応じた減衰を行わせることとした。一般に、電力・位相補正器の調整して論理加算結果の位に応じた電力増幅率を得るよりも、抵抗加算器を調整して論理加算結果の位に応じた減衰比を得る方が容易である。したがって、この実施形態によれば、電力・位相補正器や多重器の調整を、上述の第１の実施形態よりもさらに容易にすることができる。
【００４５】
なお、シリアル変換器の数を減らすことができるのでアナログ多重信号生成回路の回路規模や装置コストを削減することができる点は、上述の第１の実施形態と同様である。
【図面の簡単な説明】
【００４６】
【図１】第１の実施形態に係るアナログ多重信号生成回路の全体構成を示すブロック図である。
【図２】第１の実施形態に係る多重器の他の構成例を示す概念図である。
【図３】加算器の構成例を示す回路図である。
【図４】第２の実施形態に係るアナログ多重信号生成回路の全体構成を示すブロック図である。
【図５】アナログ多重信号生成回路を用いたＰＯＮシステムの構成例を示すブロック図である。
【図６】従来のアナログ多重信号生成回路の構成例を示すブロック図である。
【符号の説明】
【００４７】
１００  アナログ多重信号生成回路
１１０  論理加算器
１１１  演算器
１１２−１〜１１２−５  論理和回路
１２０−１〜１２０−６  シリアル変換器
１３０−１〜１３０−６，４１０−１〜４１０−６  電力・位相補正器
１４０，４２０  多重器
１４１−１〜１４１−５，４２１−１〜４２１−５  加算器
１５０−１〜１５０−３２  符号化器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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