(57)【要約】【課題】複数のタイプのパッケージに実装することが可能なＩＣチップ、およびそのＩＣチップをパッケージ化した半導体装置を提供する。【解決手段】ＩＣチップは、増幅回路２０と、増幅回路２０の出力部と接続された第１パッド電極２１と、抵抗値Ｒ１の帰還抵抗２３が設けられて第１パッド電極２１と増幅回路２０の入力部を接続する帰還回路と、第１パッド電極２１と帰還抵抗２３の間に設けられた抵抗２７と、抵抗２７と帰還抵抗２３の間に設けられた第２パッド電極２２を備える。ＱＦＰ構造でパッケージ化する場合、パッケージ側のリード端子と第１パッド電極２１をボンディングワイヤで接続し、ＣＳＰ構造でパッケージ化する場合、パッケージの出力端子である半田ボール１０３と第１パッド電極２１を第１再配線１０１で、半田ボール１０３と第２パッド電極２２を第２再配線１０２で接続する。【選択図】図３
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【特許請求の範囲】
【請求項１】
負帰還型の増幅回路が形成されたＩＣチップであって、
前記増幅回路の出力部に接続された第１のパッド電極と、
前記増幅回路の帰還抵抗を介して該増幅回路の入力部に接続された第２のパッド電極と、
前記第１のパッド電極と前記第２のパッド電極との間に接続され、表面実装型パッケージに実装されたときに前記第１のパッド電極が接続される外部電極と前記第２のパッド電極との間を接続する再配線の抵抗値よりも大きな抵抗値を有する抵抗と
を備えたＩＣチップ。
【請求項２】
前記抵抗の抵抗値は、前記帰還抵抗の抵抗値よりも小さいことを特徴とする請求項１に記載のＩＣチップ。
【請求項３】
再配線層を有する表面実装型パッケージに請求項１に記載されたＩＣチップを実装してなる半導体装置であって、
前記第１のパッド電極と前記外部電極とを電気的に接続する第１の再配線と、
前記第２のパッド電極と前記外部電極とを電気的に接続する第２の再配線と
を備えた半導体装置。
【請求項４】
前記帰還抵抗の抵抗値をＲ１とし、前記抵抗の抵抗値をＲ２とし、前記第２の再配線の抵抗値をＲ３としたときに、前記Ｒ１，Ｒ２，Ｒ３はＲ３≪Ｒ２≪Ｒ１なる関係を満足する
ことを特徴とする請求項３に記載の半導体装置。
【請求項５】
請求項１に記載されたＩＣチップをパッケージに実装してなる半導体装置であって、
前記第１のパッド電極と前記パッケージに設けられた外部電極が電気的に接続された
ことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、増幅回路などフィードバック制御されて動作する回路を有するＩＣチップ、および当該ＩＣチップをパッケージ化した半導体装置に関する。
【背景技術】
【０００２】
半導体回路が形成されたＩＣチップを実装するためのパッケージとして、ほぼＩＣチップの大きさと等しいパッケージサイズを有するＣＳＰ（Chip Size Package）と呼ばれるタイプのパッケージがある。このＣＳＰでは、ＩＣチップをパッケージに実装する段階で、ＩＣチップの回路形成面上に絶縁層を介して再配線を配設して、この再配線によりＩＣチップ上に設けたパッド電極とパッケージの外部電極（半田ボール）間や、パッド電極同士を電気的に接続している（例えば、特許文献１〜３参照）。こうした構成によって、ＣＳＰは、ＩＣチップ上の回路パターンの自由度を高められるとともに、外部電極を外周部だけでなくＩＣチップの真上にも設置できることからパッケージを小型化することを可能にしている。
【０００３】
また、ＣＳＰの他に利用されることが多いＩＣチップのパッケージとして、四辺の外周部に入出力端子が設けられたＱＦＰ（Quad Flat Package）や、長方形形状を有しその長辺２方向に入出力端子を設けたＤＩＰ（Dual Inline Package）などのパッケージが存在する。
【特許文献１】特開２００４−６４０１６号公報
【特許文献２】特開２００４−２２６５２号公報
【特許文献３】特開平８−３１９８２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで、上記半導体回路として負帰還型の増幅回路がある。この種の増幅回路では、出力信号を入力に負帰還させることにより、増幅動作の安定化を図ると共に出力波形歪み等を改善している。この負帰還を実現するために、従来は、ＩＣチップ内において増幅回路直後の出力信号を帰還信号として増幅回路の入力段に戻すという構成が用いられることが多い。しかしながら、このような構成では、パッケージの外部電極とＩＣチップのパッド電極との間の配線にインピーダンスが存在するため、上記帰還信号と、実際にパッケージから出力される信号との間に電圧の差が生じることとなり、これによってパッケージ出力に対するフィードバックの精度が低下してしまう。
【０００５】
この問題は、特に上記のインピーダンスが大きい場合や、大電流信号を外部に出力する場合に顕著に表れてくる。例えば、ＣＳＰにおいて出力用トランジスタから離れて半田ボールが配置された構造にすると、トランジスタと半田ボールをつなぐ再配線が長くなることからこの再配線のインピーダンスが無視できなくなり、出力用トランジスタから大電流を流した時に帰還信号の電圧がパッケージ出力電圧から大きく異なって、正確なフィードバックが実現されなくなる結果、パッケージの出力信号に歪みが生ずることとなってしまう。
【０００６】
また、従来のＩＣチップは、通常一つの種類のパッケージに適用されることを想定してチップ上の端子の構成や配置が設計されている。したがって、ＩＣの機能はそのままでパッケージの種類だけを変更したいというような要望が生じた場合においては、再度ＩＣチップの回路設計をやり直さなければならなくなることから、設計工数が増大してしまうことが問題となる。
【０００７】
本発明は上記の点に鑑みてなされたものであり、複数のタイプのパッケージに実装することが可能なＩＣチップを提供することを目的とする。
また、上記のＩＣチップをパッケージ化した半導体装置を提供することをも目的とし、特に、小型で、かつ半導体回路（帰還型増幅回路）の出力信号を有効に帰還させることが可能な半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明は上記の課題を解決するためになされたものであり、請求項１に記載の発明は、負帰還型の増幅回路が形成されたＩＣチップであって、前記増幅回路の出力部に接続された第１のパッド電極と、前記増幅回路の帰還抵抗を介して該増幅回路の入力部に接続された第２のパッド電極と、前記第１のパッド電極と前記第２のパッド電極との間に接続され、表面実装型パッケージに実装されたときに前記第１のパッド電極が接続されるべき外部電極と前記第２のパッド電極との間を接続する再配線の抵抗値よりも大きな抵抗値を有する抵抗とを備えたＩＣチップである。
【０００９】
この発明に係るＩＣチップは、例えばＱＦＰ等のパッケージに適用される場合、第１のパッド電極とパッケージ側の外部電極（リード端子）をワイヤボンディングなどで接続することによって実装される。そしてこの場合、帰還信号は第１のパッド電極で取り出されて、抵抗と帰還抵抗を通って増幅回路などの制御回路にフィードバック入力として戻される。この発明に係るＩＣチップはまた、ＣＳＰのパッケージに適用することもできる。すなわち、ＣＳＰの外部電極として半田ボールが用いられ、この半田ボールを介して第１のパッド電極と第２のパッド電極が再配線により接続されることによって、ＩＣチップが実装される。この場合、帰還信号は半田ボールで取り出されて、半田ボールと第２のパッド電極間の再配線および帰還抵抗を通って制御回路にフィードバック入力として戻される。このように、ＩＣチップを複数のタイプのパッケージに適用できるとともに、上記ＣＳＰの場合に半田ボールから帰還信号を得るような構成にすることもできる。
【００１０】
また、請求項２に記載の発明は、請求項１に記載のＩＣチップにおいて、前記抵抗の抵抗値は、前記帰還抵抗の抵抗値よりも小さいことを特徴とする。
この発明において、前記抵抗が帰還量に与える影響を小さくすることができる。
【００１１】
また、請求項３に記載の発明は、再配線層を有する表面実装型パッケージに請求項１に記載されたＩＣチップを実装してなる半導体装置であって、前記第１のパッド電極と前記外部電極とを電気的に接続する第１の再配線と、前記第２のパッド電極と前記外部電極とを電気的に接続する第２の再配線とを備えた半導体装置である。
【００１２】
この発明に係る半導体装置において、増幅回路などの制御回路からの出力信号は第１のパッド電極と第１の再配線を通って半田ボールから出力され、一方、帰還信号は半導体装置の出力端子である半田ボールで取り出されて、第２の再配線と第２のパッド電極を通って制御回路への入力として戻される。このように、半導体装置の出力端子から帰還信号を得ているので、半導体装置の出力信号に対して正確なフィードバックをかけることができる。また、ＩＣチップと半導体装置の出力端子とをつなぐ部分の帰還回路および出力用の配線には、回路形成面上に配置可能な再配線を用いているので、出力端子を半田ボールとして回路形成面の上部に配置することができる。すなわち、出力端子からのフィードバックが可能な半導体装置のサイズをＩＣチップ程度の大きさに小型化できる。
【００１３】
また、請求項４に記載の発明は、請求項３に記載の半導体装置において、前記帰還抵抗の抵抗値をＲ１とし、前記抵抗の抵抗値をＲ２とし、前記第２の再配線の抵抗値をＲ３としたときに、前記Ｒ１，Ｒ２，Ｒ３はＲ３≪Ｒ２≪Ｒ１なる関係を満足することを特徴とする。
【００１４】
この発明において、抵抗Ｒ２は第２の再配線の抵抗値Ｒ３よりも十分に大きいため、第１のパッド電極から抵抗Ｒ２を通ってくる帰還信号はほとんど無視することができ、半田ボールから第２の再配線を通ってくる帰還信号が支配的となる。すると、半田ボールすなわち半導体装置の外部電極からの帰還信号によってフィードバックがかかるので、半導体装置の出力信号に対する正確なフィードバックが可能となる。なお、再配線はチップ内のメタル配線に比べて膜厚が厚いので、第２の再配線の抵抗値Ｒ３は容易に上記の条件に設定できる。また、半田ボールからフィードバックさせることで再配線の自由度が増すというメリットがある。
【００１５】
また、請求項５に記載の発明は、請求項１に記載されたＩＣチップをパッケージに実装してなる半導体装置であって、前記第１のパッド電極と前記パッケージに設けられた外部電極が電気的に接続されたことを特徴とする半導体装置である。
【００１６】
この発明において、請求項１に記載されたＩＣチップのパッケージとして、例えばＱＦＰなどのタイプのパッケージを適用した半導体装置も実現することができる。なお、第１のパッド電極とパッケージ側の出力端子の接続には、例えばワイヤボンディングなどの接続方法を利用可能である。
【発明の効果】
【００１７】
本発明によれば、複数のタイプのパッケージに実装することが可能なＩＣチップを実現することができる。また、上記のＩＣチップをパッケージ化した半導体装置、特に、小型で、かつ半導体回路（帰還型増幅回路）の出力信号を有効に帰還させることが可能な半導体装置を実現することができる。
【発明を実施するための最良の形態】
【００１８】
以下、図面を参照しながら本発明の実施形態について詳しく説明する。
図１は、本発明の一実施形態による半導体装置として、ＣＳＰのパッケージ構造による半導体装置１Ａの全体的な構成を示す平面図である。また、図２は、図１の破線部分の詳細な構成を示した図であり、同図（ａ）は平面図、同図（ｂ）は（ａ）の一点鎖線Ａ−Ａ’に沿った断面図をそれぞれ表している。
【００１９】
半導体装置１Ａは、再配線層を有する表面実装型パッケージの一種であるＣＳＰ(Chip Size Package)にＩＣチップ２が実装されて構成され、またこのＣＳＰの外部電極である多数の半田ボール１０３が半導体装置１Ａの片方の面上に行列状に配列されて設けられている。半田ボール１０３は半導体装置１Ａの各種入出力端子であり、ＩＣチップ２側のパッド電極と後述する再配線によって接続されている。再配線を用いることで半田ボール１０３はパッド電極の位置による制約を受けることなくＩＣチップ２の上部に配置可能となり、半導体装置１ＡのサイズはＩＣチップ２のサイズとほぼ等しくなっている。
【００２０】
ＩＣチップ２上には、負帰還型の増幅回路２０を含む各種の半導体回路が半導体微細加工技術を利用して形成されている。また、ＩＣチップ２上には、増幅回路２０の出力部と電気的に接続された第１パッド電極２１と、増幅回路２０の入力部および第１パッド電極２１と電気的に接続された第２パッド電極２２が形成されている。なお、後述（図３）するように、第２パッド電極２２と増幅回路２０の入力部との間には帰還抵抗２３が設けられ、第１パッド電極２１と第２パッド電極２２の間には抵抗２７が設けられている。第１パッド電極２１と第２パッド電極２２の材質としては、例えばチタンやアルミを用いる。
【００２１】
ＩＣチップ２の回路形成面の表面には、第１パッド電極２１および第２パッド電極２２の部分にスルーホールを有する、所定の膜厚（例えば１０μｍ）のパッシベーション膜１０５とポリイミド膜１０６が設けられる。パッシベーション膜１０５としては、例えば酸化シリコンや窒化シリコンなどを用いる。このパッシベーション膜１０５とポリイミド膜１０６は、ＩＣチップ２上の各回路とポリイミド膜１０６上に形成される再配線層１００とを絶縁する絶縁層として機能する。
【００２２】
ポリイミド膜１０６上の再配線層１００は、第１パッド電極２１と半田ボール１０３とを電気的に接続する第１再配線１０１、および第２パッド電極２２と半田ボール１０３とを電気的に接続する第２再配線１０２からなる配線パターンを有している。また、第１再配線１０１と第２再配線１０２の間に、増幅回路２０内の固定電位、例えば電源またはグランド電位に接続されるシールド用再配線１０４が第２再配線１０２に沿って設けられている。これにより、第１再配線１０１と第２再配線１０２との間の寄生容量または寄生インダクタ成分を介して帰還信号が第１再配線１０１から第２再配線１０２にリークする現象を防止する。ただし、シールド用再配線１０４は必要に応じて設ければよい。再配線層１００は、例えば材質として銅を用い、膜厚は５μｍである。
【００２３】
再配線層１００の上部には、半田ボール１０３が形成されるべき部分にスルーホールを有する封止用樹脂１０７が設けられる。そして、半田ボール１０３が上記スルーホール部に形成されて、第１再配線１０１と第２再配線１０２に電気的に接続される。封止用樹脂１０７の材質は、例えばエポキシ樹脂などを用いる。
ここで、半田ボール１０３は、第１再配線１０１と第２再配線１０２との間の接続部に電気的に接続されており、これにより、半田ボール１０３に現れた出力信号が第２再配線に伝達されるようになっている。換言すれば、第１再配線１０１と第２再配線１０２とは、半田ボール１０３に対する接続点を除いては別個の独立した配線として形成されており、これら第１再配線１０１と第２再配線１０２との間には、上記接続点を除けば電気的な接続点が存在しないように形成されている。すなわち、半田ボール１０３が増幅回路２０の出力ノードとなり、第２再配線１０２が増幅回路２０の出力ノードの出力信号を増幅回路２０の入力部に帰還する経路になる。
【００２４】
なお、上記の構成を有する半導体装置１Ａの製造方法としては、従来用いられている一般的な製造方法を適用できる。
すなわち、まず、半導体回路が形成されたシリコン基板の回路形成面上に全面にパッシベーション膜１０５を形成し、フォトリソグラフィにより所定箇所にスルーホールを設ける。次に、このパッシベーション膜１０５上に全面にポリイミド膜１０６を塗布し、同様にフォトリソグラフィにより所定箇所にスルーホールを設ける。次にＵＢＭ（Under Barrier Metal）を全面にスパッタにて成膜する。これは後の銅メッキのための導電膜となり且つパッドのアルミのメッキ液による腐食から防ぐためである。
【００２５】
次いで、上記のポリイミド膜１０６上に全面にフォトレジストを塗布し、第１再配線１０１、第２再配線１０２、シールド用再配線１０４の各配線パターンの開口形状を有するようにフォトリソグラフィにより上記フォトレジストをパターンニングした上で、開口部に銅を電界メッキで形成して、第１再配線１０１、第２再配線１０２、シールド用再配線１０４とする。そして、レジスト除去後、銅のメッキをマスクとしてＵＢＭをエッチング除去して再配線が完成する。
【００２６】
最後に、基板全面に封止用樹脂１０７を塗布、硬化させて、上層の余分な樹脂膜を除去するか、または所定箇所にスルーホールを形成して銅配線の一部端子となる部分を表出させ半田ボール１０３を接合させた後、基板を切断して半導体装置１Ａを得る。
【００２７】
図３は、半導体装置１Ａの増幅回路２０の構成を示した図である。
同図において、帰還抵抗２３、入力抵抗２４、演算増幅器２６、抵抗２７、ＰＷＭ（Pulse Width Modulation）変調回路２８、出力用ＰＭＯＳバッファトランジスタ２５ＡおよびＮＭＯＳバッファトランジスタ２５Ｂは、負帰還型のＤ級増幅回路を構成し、このＤ級増幅回路は、第１パッド電極２１および第２パッド電極２２と共にＩＣチップ上に形成されている。具体的に構成を説明すると、入力抵抗２４の一端は入力端子に接続され、その他端は入力段を構成する演算増幅器２６の反転入力部に接続され、この演算増幅器２６の非反転入力部には基準電圧（明示していない基準電圧発生回路の出力電圧（ＶＤＤ／２など））が与えられる。
【００２８】
演算増幅器２６の出力部は、ＰＷＭ変調回路２８の入力部に接続される。このＰＷＭ変調回路２８は、入力抵抗２４および演算増幅器２６を介して入力する入力信号をＰＷＭ変調して、その信号成分がパルス幅に反映されたパルス信号を出力するものである。このパルス信号は、ＰＭＯＳバッファトランジスタ２５ＡおよびＮＭＯＳバッファトランジスタ２５Ｂのゲートにそれぞれ与えられる。
【００２９】
ＰＭＯＳバッファトランジスタ２５Ａのソースは電源ＶＤＤに接続され、ＮＭＯＳバッファトランジスタ２５Ｂのソースはグランドに接続される。これらＰＭＯＳバッファトランジスタ２５ＡおよびＮＭＯＳバッファトランジスタ２５Ｂの各ドレインは、互いに接続されて本増幅回路２０の出力部を構成し、第１パッド電極２１に配線を介して接続される。
【００３０】
第１パッド電極２１と半田ボール１０３との間は、第１再配線１０１により電気的に接続される。即ち、第１再配線１０１の一端は第１パッド電極２１に接続され、その他端は半田ボール１０３に接続される。また、半田ボール１０３と第２パッド電極２２との間は第２再配線１０２により電気的に接続される。即ち、第２再配線１０２の一端は半田ボール１０３に接続され、その他端は第２パッド電極２２に接続される。この第２パッド電極２２には帰還抵抗２３の一端が接続され、その他端は演算増幅器２６の反転入力部に接続される。
【００３１】
また、第１パッド電極２１と第２パッド電極２２との間には抵抗２７が接続され、この抵抗２７の抵抗値Ｒ２は、本ＩＣチップがＣＳＰに実装されたときに第１パッド電極２１が接続されるべき外部電極１０３と第２パッド電極２２との間を接続する第２再配線１０２の抵抗値Ｒ３よりも十分に大きな抵抗値を有すると共に、帰還抵抗２３の抵抗値Ｒ１よりも十分に小さな抵抗値を有する。本実施形態では、各抵抗値がＲ２＜Ｒ１／１００、Ｒ３＜Ｒ２／１００のように設定されているものとする。
【００３２】
ここで、本ＩＣチップをＣＳＰに実装した場合、外部電極１０３とパッド電極２２との間には、第２再配線１０２を介した信号経路と、抵抗２７を介した信号経路とが並存することになるが、抵抗２７の抵抗値Ｒ２が第２再配線１０２の抵抗値Ｒ３よりも十分に大きく設定されているので、帰還信号の経路として第２再配線１０２が支配的になる。従って、外部電極１０３に現れる出力信号を、第２再配線１０２を介して有効に帰還させることが可能になり、フィードバックを精度良く行うことが可能になる。なお、抵抗値Ｒ２が抵抗値Ｒ３よりも十分に大きい場合でなくとも、Ｒ３＜Ｒ２であればフィードバックの精度をある程度向上させることは可能である。
【００３３】
図４は、ＩＣチップ２をＱＦＰなどのパッケージに実装する場合の構成を説明する、図３に相当する回路図である。半導体装置１Ｂには、外周部に多数のリード端子１０８が入出力端子として設けられている。ＩＣチップ２上の第１パッド電極２１は、ボンディングワイヤ１０９によってリード端子１０８と接続される。また、ＩＣチップ２の周囲は封止用樹脂１０７によって封止されて、半導体装置１Ｂの形状に成形されている。
【００３４】
図４の半導体装置１Ｂでは、出力信号はリード端子１０８から出力される。また、帰還信号は第１パッド電極２１より得られる構成となっており、この帰還信号は抵抗２７、第２パッド電極２２、帰還抵抗２３を通って増幅回路２０へフィードバック入力として戻される。前述のように、抵抗２７の抵抗値は、帰還抵抗２３の抵抗値よりも十分に小さく設定されているので、抵抗２７が帰還量に与える影響は事実上無視できる。従って、この例では、パッド電極２１に現れる出力信号を帰還信号として取り出すことができる。
なお、一例として、帰還抵抗２３の抵抗値は１００ｋΩ、抵抗２７の抵抗値は１００Ωであり、抵抗２７は帰還抵抗２３に比べて無視できるので、帰還回路設計上は帰還抵抗２３だけを考慮すればよい。
【００３５】
以上説明したように、本実施形態によれば、ＩＣチップ２は、第１パッド電極２１とパッケージ側の外部電極（リード端子１０８）をボンディングワイヤ１０９で接続することによってＱＦＰに実装される。そしてこの場合、帰還信号は第１パッド電極２１で取り出されて、抵抗２７と帰還抵抗２３を通って増幅回路２０にフィードバック入力として戻される。ＩＣチップ２はまた、半田ボール１０３を介して第１パッド電極２１と第２パッド電極２２を再配線（第１再配線１０１、第２再配線１０２）で接続することによって、ＣＳＰに実装される。この場合、帰還信号は半田ボール１０３で取り出されて、第２再配線１０２および帰還抵抗２３を通って増幅回路２０にフィードバック入力として戻される。このように、ＩＣチップ２は複数のタイプのパッケージに適用することが可能である。
このように、本ＩＣチップ２によれば、ＣＳＰおよびＱＦＰの両方に対応することができると共に、ＣＳＰに実装した場合には再配線層を活用することにより、フィードバック精度を改善することが可能になる。
【００３６】
また、本実施形態におけるＣＳＰの半導体装置１Ａでは、帰還信号が半導体装置１Ａの外部電極である半田ボール１０３から得られるので、半導体装置１Ａの出力信号に対して正確なフィードバックをかけることができ、この出力信号を有効に帰還させることが可能になる。従って、波形歪み等を有効に改善することができ、増幅特性を一層改善することが可能になる。
さらに、抵抗２７の抵抗値Ｒ２は第２再配線１０２の抵抗値Ｒ３よりも十分に大きいので、半田ボール１０３すなわち半導体装置の出力端子からの帰還信号によってフィードバックがかかることになる。したがって、半導体装置１Ａでは出力信号に対する正確なフィードバックが可能である。
【００３７】
以上、図面を参照してこの発明の一実施形態について詳しく説明してきたが、具体的な構成は上述のものに限られることはなく、この発明の要旨を逸脱しない範囲内において様々な設計変更等をすることが可能である。
例えば、上記実施形態では、各抵抗値がＲ２＜Ｒ１／１００、Ｒ３＜Ｒ２／１００のように設定されているが、これらの例に限定されず、Ｒ３≪Ｒ２≪Ｒ１の範囲内で必要とするフィードバック精度を得ることを限度として、これら抵抗値を適切に設定すればよい。
また、ＣＳＰおよびＱＦＰに実装する場合を例として説明したが、他のタイプのパッケージに本ＩＣチップ２を実装することも可能である。
また、配線の抵抗値が適切に設定できれば、第１再配線または第２再配線をボンディングワイヤで代用してもよい。
【図面の簡単な説明】
【００３８】
【図１】本発明の一実施形態による半導体装置の全体的な構成を示す平面図である。
【図２】図１の破線部分の詳細な構成を示した平面図および断面図である。
【図３】本発明の一実施形態による半導体装置の増幅回路の構成図である。
【図４】本発明の一実施形態による他の半導体装置の増幅回路の構成図である。
【符号の説明】
【００３９】
１Ａ、１Ｂ…半導体装置  ２…ＩＣチップ  ２０…増幅回路  ２１…第１パッド電極  ２２…第２パッド電極  ２３…帰還抵抗  ２４…入力抵抗  ２５Ａ、Ｂ…出力用バッファトランジスタ  ２６…演算増幅器  ２７…抵抗  ２８…ＰＷＭ変調回路  １００…再配線層  １０１…第１再配線  １０２…第２再配線  １０３…半田ボール（外部電極）  １０４…シールド用再配線  １０５…パッシベーション膜  １０６…ポリイミド膜  １０７…封止用樹脂  １０８…リード端子（外部電極）  １０９…ボンディングワイヤ
【図１】
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【図２】
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【図３】
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【図４】
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