(57)【要約】【課題】ＡＤ変換部を有する集積回路の試験を容易に行う技術を提供する。【解決手段】集積回路の試験方法であって、前記集積回路が、第一のユニットと、該第二のユニットから出力された信号を伝達する接続部と、前記接続部を介して前記信号を受信する第二のユニットとを有し、前記第一のユニットが、入力されたアナログ信号をデジタル信号に変換して出力し、試験状態か否かの状態を示す信号を受信し、前記試験状態である旨の信号を受信した場合に、前記変換されたデジタル信号のビットの並びを替えて前記接続部に出力し、前記第二のユニットが、前記接続部を介して受信したデジタル信号の処理結果を外部に出力し、判定機が、前記第一のユニットへ入力されたアナログ信号と前記第二のユニットからの出力結果とが対応しているか否かによって判定を行う。【選択図】図１
2008060819.tif 000002
【特許請求の範囲】
【請求項１】
集積回路の試験方法であって、
前記集積回路が、第一のユニットと、該第一のユニットから出力された信号を伝達する接続部と、前記接続部を介して前記信号を受信する第二のユニットとを有し、
前記第一のユニットが、
入力されたアナログ信号をデジタル信号に変換して出力し、
試験状態か否かの状態を示す信号を受信し、
前記試験状態である旨の信号を受信した場合に、前記変換されたデジタル信号のビットの並びを替えて前記接続部に出力し、
前記第二のユニットが、前記接続部を介して受信したデジタル信号の処理結果を外部に出力し、
判定機が、前記第一のユニットへ入力されたアナログ信号と前記第二のユニットからの出力結果とが対応しているか否かによって判定を行う試験方法。
【請求項２】
前記試験状態時に、前記デジタル信号の上位ビットを下位ビットとして前記接続部に出力するようにビットの並びを替える請求項１に記載の試験方法。
【請求項３】
前記判定機が、前記第二のユニットからの出力結果に基づいて処理前のデジタル信号を逆算し、第一のユニットから出力されたデジタル信号と第二のユニットで受信したデジタル信号とが一致しているか否かによって前記接続部の良否を判定する請求項１又は２に記載の試験方法。
【請求項４】
前記第一のユニットと第二のユニットが、それぞれ半導体チップであり、一つのパッケージ内に実装した各半導体チップを内包接続としての前記接続部で接続したＳＩＰ(System in Package)構造である請求項１から３の何れかに記載の試験方法。
【請求項５】
集積回路へ試験用のアナログ信号を入力する信号生成器と、
前記集積回路の出力と前記入力とに基づいて該集積回路の良否を判定する判定機とを備え、
前記集積回路が、第一のユニットと、該第一のユニットから出力された信号を伝達する接続部と、前記接続部を介して前記信号を受信する第二のユニットとを有し、
前記第一のユニットが、
入力されたアナログ信号をデジタル信号に変換して出力するＡＤ変換部と、
試験状態か否かの状態を示す信号を受信する状態変更部と、
前記状態変更部で試験状態である旨の信号を受信した場合に、前記ＡＤ変換部で変換されたデジタル信号のビットの並びを替えて前記接続部に出力する切替部と、
を備え、
前記判定機が、前記第一のユニットへ入力されたアナログ信号と前記第二のユニットから出力された信号とが対応しているか否かによって前記判定を行う試験装置。
【請求項６】
前記集積回路が、前記試験状態時に、前記デジタル信号の上位ビットを下位ビットとして前記接続部に出力するようにビットの並びを替える請求項５に記載の試験装置。
【請求項７】
前記判定機が、前記第二のユニットから出力された信号に基づいて処理前のデジタル信号を逆算し、第一のユニットから出力されたデジタル信号と第二のユニットで受信したデジタル信号とが一致しているか否かによって前記接続部の良否を判定する請求項５又は６に記載の試験装置。
【請求項８】
第一のユニットと、該第一のユニットから出力された信号を伝達する接続部と、前記接
続部を介して前記信号を受信する第二のユニットとを有し、
前記第一のユニットが、
入力されたアナログ信号をデジタル信号に変換して出力するＡＤ変換部と、
試験状態か否かの状態を示す信号を受信する状態変更部と、
前記状態変更部で試験状態である旨の信号を受信した場合に、前記ＡＤ変換部で変換されたデジタル信号のビットの並びを替えて前記接続部に出力する切替部と、
を備える集積回路。
【請求項９】
前記切替部は、試験状態時に、前記ＡＤ変換部で変換したデジタル信号の上位ビットを下位ビットとして前記接続部に出力するようにビットの並びを替える請求項８に記載の集積回路。
【請求項１０】
前記第一のユニットと第二のユニットが、それぞれ半導体チップであり、一つのパッケージ内に実装した各半導体チップを内包接続としての前記接続部で接続したＳＩＰ(System in Package)構造である請求項８又は９に記載の集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログ信号をデジタル信号に変換するＡＤ変換部を有する集積回路の試験を行う技術に関する。
【背景技術】
【０００２】
近年、小型化やＥＭＩの低減等のため、複数のチップを一つのパッケージに集積した所謂ＳｉＰ(System in Package)構造のＬＳＩが広く利用されている。
【０００３】
該ＳｉＰ構造のＬＳＩの出荷試験においては、パッケージ外に出ていないチップ間の接続（内包接続）が正しく機能しているか否かを試験する必要がある(以下接続試験という)。
【０００４】
例えば、ＡＤ変換用のチップと該チップから得たデジタル信号を処理する後段のチップとの間の内包接続を試験する場合、ＡＤ変換用のチップから出力されたデジタル信号が後段のチップで正しく得られたか否かによって良否の判定を行う。
【０００５】
また、本願発明に関連する先行技術として、例えば、下記の特許文献に開示される技術がある。
【特許文献１】特開２００１−３５８５８６号公報
【特許文献２】特開２００１−３４５６９９号公報
【特許文献３】特開２００３−２１６６６号公報
【特許文献４】特開２０００−３３９０８４号公報
【特許文献５】特開２００５−５０２５１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上記試験において、ＡＤ変換用のチップから試験用のデジタル信号を出力させるには、この該ＡＤ変換用のチップに所要のアナログ信号を入力し、当該試験用のデジタル信号に変換させて試験を行うのが一般的であった。
【０００７】
しかしながら、前記デジタル信号を小さな値から大きな値まで全試験範囲にわたって出力するためには、各値に対応したアナログ信号を入力する必要があるが、このように意図通りのアナログ信号を入力するためには、非常に高精度なアナログ信号制御が必要であった。
【０００８】
特に、小さな値のアナログ信号は、ノイズの影響を受け易く、精度良く試験を行うのが困難であった。
【０００９】
そこで本発明は、ＡＤ変換部を有する集積回路の試験を容易に行うことができる技術を提供する。
【課題を解決するための手段】
【００１０】
上記課題を解決するため、本発明は、以下の構成を採用した。
即ち、本発明の集積回路の試験方法は、
前記集積回路が、第一のユニットと、該第一のユニットから出力された信号を伝達する接続部と、前記接続部を介して前記信号を受信する第二のユニットとを有し、
前記第一のユニットが、
入力されたアナログ信号をデジタル信号に変換して出力し、
試験状態か否かの状態を示す信号を受信し、
前記試験状態である旨の信号を受信した場合に、前記変換されたデジタル信号のビットの並びを替えて前記接続部に出力し、
前記第二のユニットが、前記接続部を介して受信したデジタル信号の処理結果を外部に出力し、
判定機が、前記第一のユニットへ入力されたアナログ信号と前記第二のユニットからの出力結果とが対応しているか否かによって判定を行う。
【００１１】
前記試験方法は、前記試験状態時に、前記デジタル信号の上位ビットを下位ビットとして前記接続部に出力するようにビットの並びを替えても良い。
【００１２】
前記試験方法は、前記判定機が、前記第二のユニットからの出力結果に基づいて処理前のデジタル信号を逆算し、第一のユニットから出力されたデジタル信号と第二のユニットで受信したデジタル信号とが一致しているか否かによって前記接続部の良否を判定しても良い。
【００１３】
また、本発明の試験装置は、
集積回路へ試験用のアナログ信号を入力する信号生成器と、
前記集積回路の出力と前記入力とに基づいて該集積回路の良否を判定する判定機とを備え、
前記集積回路が、第一のユニットと、該第一のユニットから出力された信号を伝達する接続部と、前記接続部を介して前記信号を受信する第二のユニットとを有し、
前記第一のユニットが、
入力されたアナログ信号をデジタル信号に変換して出力するＡＤ変換部と、
試験状態か否かの状態を示す信号を受信する状態変更部と、
前記状態変更部で試験状態である旨の信号を受信した場合に、前記ＡＤ変換部で変換されたデジタル信号のビットの並びを替えて前記接続部に出力する切替部と、
を備え、
前記判定機が、前記第一のユニットへ入力されたアナログ信号と前記第二のユニットから出力された信号とが対応しているか否かによって前記判定を行う。
【００１４】
前記集積回路は、前記試験状態時に、前記デジタル信号の上位ビットを下位ビットとして前記接続部に出力するようにビットの並びを替えても良い。
【００１５】
前記判定機は、前記第二のユニットから出力された信号に基づいて処理前のデジタル信号を逆算し、第一のユニットから出力されたデジタル信号と第二のユニットで受信したデジタル信号とが一致しているか否かによって前記接続部の良否を判定しても良い。
【００１６】
また、本発明の集積回路は、
第一のユニットと、該第一のユニットから出力された信号を伝達する接続部と、前記接続部を介して前記信号を受信する第二のユニットとを有し、
前記第一のユニットが、
入力されたアナログ信号をデジタル信号に変換して出力するＡＤ変換部と、
試験状態か否かの状態を示す信号を受信する状態変更部と、
前記状態変更部で試験状態である旨の信号を受信した場合に、前記ＡＤ変換部で変換されたデジタル信号のビットの並びを替えて前記接続部に出力する切替部と、を備える。
【００１７】
前記切替部は、試験状態時に、前記ＡＤ変換部で変換したデジタル信号の上位ビットを下位ビットとして前記接続部に出力するようにビットの並びを替えても良い。
【００１８】
前記集積回路は、前記第一のユニットと第二のユニットが、それぞれ半導体チップであり、一つのパッケージ内に実装した各半導体チップを内包接続としての前記接続部で接続したＳＩＰ(System in Package)構造であっても良い。
【発明の効果】
【００１９】
本発明によれば、ＡＤ変換部を有する集積回路の試験を容易に行う技術を提供することができる。
【発明を実施するための最良の形態】
【００２０】
以下、図面に照らして本発明を実施するための最良の形態について説明する。以下の実施の形態の構成は例示であり、本発明は実施の形態の構成に限定されない。
【００２１】
〈原理説明〉
まず、図１〜図４を用いて、本発明の原理を説明する。
図１に示した集積回路１０は、第一のユニット（半導体チップ）１と第二のユニット（半導体チップ）２を一つのパッケージ内に実装し、接続部（内包接続）３で接続した所謂ＳＩＰ(System in Package)構造のＬＳＩである。
【００２２】
このように、複数のチップを備えたＳＩＰでは、該チップ間の内包接続３が正しく機能しているか否かの試験（以下接続試験とも称する）を行う必要がある。
【００２３】
例えば、図２では、チップ１がアナログ信号をＮビットのデジタル信号に変換するＡＤ変換部１１を有し、接続部３がＮ本のラインで該デジタル信号の各ビットを伝送し、チップ２が該チップ１から得たデジタル信号を処理して外部に出力する場合について示している。
【００２４】
この場合、試験用の信号発生器４から所要のアナログ信号を第一のチップ１に入力し、ＡＤ変換部１１が該アナログ入力信号の大きさに応じて０から２N−１までのデジタル値
を出力する。
【００２５】
このとき上位側のビットはアナログ信号の大きな変化、下位側のビットは小さな変化に応じて変化する。例えば、８ビットのデジタル信号を出力する場合、該デジタル信号の値は０〜２５５であり、最上位ビットは０〜１２７のとき０、１２８〜２５５のとき１となるのに対し、最下位ビットは２５５のとき１、２５４のとき０のように値が一つ変る毎に０と１が反転する。即ち、最下位ビットを伝える接続が正しく機能しているか否かを確認するためには、入力するアナログ信号の大きさが２５５であるか２５４であるかを正確に制御できる必要がある。
【００２６】
このように高精度なアナログ制御を所要の全範囲（０〜２５５）にわたって行うのは非常に困難である。また、ノイズ等の影響を最下位ビットに相当する値よりも充分に低く抑えなければならないため、試験環境も厳しくなり、生産性の低下を招き易い。
【００２７】
また、図３に示すようにチップ１に信号発生回路１０１、セレクタ１０２、モード変更ピン１０３等のテスト用回路を追加し、モード変更ピン１０３に入力があった場合にセレクタ１０２を試験状態（テストモードとも称する）に切り替え、該信号発生回路１０１からのデジタル信号を出力させて接続試験を行うことも考えられる。しかし、図３の例では、全てのチップ１に信号発生回路１０１等が必要になり、部品点数の増加やチップの大型化を招き望ましくない。
【００２８】
そこで、本発明では、図４に示すようにチップ１にセレクタ１２、モード変更ピン１３等のテスト用回路を追加し、ＡＤ変換部１１で変換したデジタル信号のビットの並びをテストモード時に切り替えて接続試験を行うようにした。
【００２９】
図４のＬＳＩ１０は、通常時、ＡＤ変換部１１からのデジタル信号の上位ビットを内包接続３のライン３Ｈに出力し、該デジタル信号の下位ビットを該内包接続３のライン３Ｌに出力している。
【００３０】
そして、モード変換ピン１３に入力があった場合、セレクタ１２をテストモードとし、ＡＤ変換部１１からのデジタル信号の上位ビットを下位ビットとして内包接続３のライン３Ｌに出力して接続試験を行う。
【００３１】
これによりテストモード時に、ライン３Ｌを介してチップ２で取得するデジタル信号は、アナログ信号の大きな変化に応じて値が変化することになるため、アナログ制御を高精度に行う必要が無い。
【００３２】
〈実施形態の試験装置の概略構成〉
図５は、本発明にかかる試験装置の概略構成図である。図５において、試験装置２０は、信号発生器４と、判定機７、制御部８とを備えている。
【００３３】
制御部８は、オペレータの操作に応じ、集積回路（ＬＳＩ）１０へのテスト信号の入力や、信号発生器４及び判定機７へ試験開始を通知する。
【００３４】
信号発生器４は、ＬＳＩ１０の最小入力値から最大入力値までの全試験範囲にわたり、順次値を変えてアナログ信号をＬＳＩ１０に入力する。このアナログ信号の入力は、所定のパターンで値を変化させる構成でも良いし、オペレータの操作や、判定機７或は制御部８からの通知に応じた値を入力する構成でも良い。
【００３５】
判定機７は、ＬＳＩ１０の出力と前記入力とに基づいて後述のように該集積回路の良否を判定する
ＬＳＩ１０は、第一のユニット（半導体チップ）１と第二のユニット（半導体チップ）２を一つのパッケージ内に実装し、接続部（内包接続）３で接続した所謂ＳＩＰ構造のＬＳＩである。
【００３６】
前記チップ１は、ＡＤ変換部１１や、セレクタ（切替部に相当）１２、モード変更ピン（状態変更部に相当）１３を備えている。
【００３７】
ＡＤ変換部１１は、外部接続５を介して入力されたアナログ信号を所定ビット（Ｎビット）のデジタル信号に変換して出力する。図５の例では、アナログ信号を４ビットのデジタル信号に変換し、最下位のビットを接続部３のライン３１に出力し、２ビット目をライン３２、３ビット目をライン３３、４ビット目（最上位ビット）をライン３４に出力する。
【００３８】
モード変更ピン１３は、試験状態（テストモード）か否かの状態を示す信号を受信する。本例では、テストモード時に外部からモード変更ピン１３に信号（テスト信号）を入力し、テストモード以外の状態（通常状態）では該モード変更ピン１３への入力を無し（０）にしている。
【００３９】
本例において、モード変更ピン１３への入力は、所定電圧値を印加した場合をテスト信号の入力あり（即ち入力値が１）、電圧を印加しない場合（即ちグランドと同じ電位であ
り、入力値は０）テスト信号の入力無しとしている。なお、モード変更ピン１３への入力は、これに限らず、電気的な変化（信号）によってテストモードか否かが示せれば、どのようなものでも良い。例えば状態変更部として二つの端子を設け、該端子間を導通させるか否かでテストモードか否かを示しても良い。
【００４０】
切替部（セレクタ）１２は、前記状態変更部（モード変更ピン）１３で試験状態である旨を示す信号（テスト信号）を受信した場合に、前記ＡＤ変換部１１で変換されたデジタル信号のビットの並びを替えて前記接続部３に出力する。本例において、セレクタ１２は、前記モード変更ピン１３からテスト信号の入力が無い場合、即ちセレクト入力が０の場合、０側の入力（下位ビット側）の入力を選択して接続部３に出力する。また、セレクタ１２は、前記モード変更ピン１３からテスト信号の入力が有る場合、即ちセレクト入力が１の場合、１側の入力（上位ビット側）の入力を選択して接続部３に出力する。
【００４１】
〈試験方法〉
ＬＳＩ１０は、モード変更ピン１３へのテスト信号の入力がなければ、通常状態となる。即ち、ＡＤ変換部１１からのデジタル信号はそのまま、下位２ビットN-3,N-2がライン
３１，３２に出力され、上位２ビットN-1,Nがライン３３，３４に出力される。
【００４２】
そして接続テストを行う場合には、まず、オペレータの操作に応じて、図６に示すように制御部８がモード変更ピン１３にテスト信号を入力する。即ちセレクタ１２のセレクト入力を１とし、セレクタ１２に１側の入力を選択させる（Ｓ１）。
【００４３】
一方、該制御部８から試験開始を通知された信号生成器４は、アナログ信号を所定パターンで順次値を変えて試験対象のＬＳＩ１０に入力する（Ｓ２）。
【００４４】
該ＬＳＩ１０は、チップ１のＡＤ変換部１１が該アナログ信号をデジタル信号に変換して出力する（Ｓ３）。
【００４５】
テストモード時のチップ１は、該デジタル信号のビットの並びを変えて接続部３に出力する。本例では、上位２ビットをライン３４，３３に出力すると共に、セレクタ１２が該上位２ビットを下位２ビットとしてライン３１，３２出力する（Ｓ４）。
【００４６】
チップ２は、接続部３を介して該デジタル信号を受信し（Ｓ５）、該デジタル信号を用いて所定の処理を行い、外部接続６を介して該処理結果をＬＳＩ１０の外部へ出力する（Ｓ６）。
【００４７】
判定機７は、ＬＳＩ１０から出力された信号（処理結果）に基づき、チップ２で行う処理に従って逆算し、該処理前の信号、即ちチップ２で受信したデジタル信号を求める（Ｓ７）。
【００４８】
また、判定機７は、信号発生器４から前記チップ１と同じアナログ信号を受信し、該チップ１と同様に該アナログ信号をデジタル信号に変換して、ビットの並びを変え、該チップ１から出力されるデジタル信号を求める（Ｓ８）。本例では、判定機７が、チップ１と同じアナログ信号に基づきチップ１と同じ処理をして該デジタル信号を求めたが、これに限らず、チップ１から出力される信号を特定できれば他の構成でも良い。例えば、信号発生器４が、試験開始から所定時間毎に予め設定したパターンでアナログ信号を入力し、判定機７では、このアナログ信号の入力時にチップ１から出力されるデジタル信号を予めメモリに登録しておき、試験開始から該所定時間毎にこのメモリから当該信号を読み出す構成としても良い。また、判定機７がチップ１から出力すべき信号を信号生成器４に通知し、信号生成器４がこの値から入力すべきアナログ信号を求めても良い。
【００４９】
そして、判定機７は、前記チップ１が出力したデジタル信号とチップ２で受信したデジタル信号とを比較し（Ｓ９）、一致していれば接続部３は良（Ｓ１０）、一致していなければ接続部３は不良と判定する（Ｓ１１）。即ち、該デジタル信号が一致していればチップ１へ入力されたアナログ信号とチップ２からの出力結果とが対応していると判定する。
【００５０】
このとき、チップ１へ入力されたアナログ値が０〜３であればチップ２で受信したデジタル値が００００、同アナログ値が４〜７であれば同デジタル値が０１０１、同アナログ値が８〜１１であれば同デジタル値が１０１０、同アナログ値が１２〜１５であれば同デジタル値が１１１１と対応する。
【００５１】
このように、本実施形態の回路構成であれば、高精度なアナログ信号の制御を行わなくても内包接続の全ラインに、意図通りのデジタル信号を与えて接続試験を行うことができる。
【００５２】
従って、ＡＤ変換部を有する集積回路の試験を容易にでき、低コストで不良発生率の低下を実現できる。
【００５３】
<変形例>
図７は、本実施形態の変形例の概略構成図である。図７のＬＳＩ２０は、図５のＬＳＩ１０と比べ、チップ１がアナログ信号を８ビットのデジタル信号に変換し、接続部３が８本のラインで各ビットを伝送する点が異なっており、他の構成は同じである。このため、同一の要素には同符号を付すなどして再度の説明を省略している。
【００５４】
本例では、テストモード時に切替部（セレクタ）１２が、前記ＡＤ変換部１１で変換されたデジタル信号のビットの並びを替えて、上位３ビットN,N-1,N-2を下位３ビットN-5,N-6,N-7として接続部３に出力する。
【００５５】
従って、判定機７も前記ビットの並び替えが行われたものとしてチップ１に入力されたアナログ信号とチップ２で受信したデジタル信号の対応を判定する。
【００５６】
このように接続部３を介するデジタル信号のビット数は、任意に設定でき、少なくとも一部のビットの並びを替え、上位ビットを下位ビットとして送信することで、前述と同様にＡＤ変換部を有する集積回路の試験を容易にできる。
【００５７】
なお、本例では、中位２ビットの切り替えを行わない。また、これに限らず、上位４ビットを下位４ビットとして出力しても、上位２ビットを下位２ビットとして出力しても良い。このように必要な精度が得られるだけのビット数を並び替える構成であれば良い。
【００５８】
また、上記の例では、並びを換える上位ビットと下位ビットとを同数にしたが、例えば最上位ビットNを下位３ビットN-5,N-6,N-7として接続部３に出力するように、一つの上位ビットを複数の下位ビットとして出力する構成でも良い。
【００５９】
一般にアナログ制御の精度が厳しくなるのは、下位の数ビットであるので、下位２ビットから４ビット以下を上位ビットと替えるのが望ましい。同様に、接続部３を介するデジタル信号の全ビット数のうち、１／３から１／４の下位ビットを上位ビットと替えるのが望ましい。
【００６０】
〈その他〉
本発明は、上述の図示例にのみ限定されるものではなく、本発明の要旨を逸脱しない範
囲内において種々変更を加え得ることは勿論である。
例えば、以下に付記した構成であっても上述の実施形態と同様の効果が得られる。また、これらの構成要素は可能な限り組み合わせることができる。
【００６１】
（付記１）
集積回路の試験方法であって、
前記集積回路が、第一のユニットと、該第一のユニットから出力された信号を伝達する接続部と、前記接続部を介して前記信号を受信する第二のユニットとを有し、
前記第一のユニットが、
入力されたアナログ信号をデジタル信号に変換して出力し、
試験状態か否かの状態を示す信号を受信し、
前記試験状態である旨の信号を受信した場合に、前記変換されたデジタル信号のビットの並びを替えて前記接続部に出力し、
前記第二のユニットが、前記接続部を介して受信したデジタル信号の処理結果を外部に出力し、
判定機が、前記第一のユニットへ入力されたアナログ信号と前記第二のユニットからの出力結果とが対応しているか否かによって判定を行う試験方法。（１）
【００６２】
（付記２）
前記試験状態時に、前記デジタル信号の上位ビットを下位ビットとして前記接続部に出力するようにビットの並びを替える付記１に記載の試験方法。（２）
【００６３】
（付記３）
前記判定機が、前記第二のユニットからの出力結果に基づいて処理前のデジタル信号を逆算し、第一のユニットから出力されたデジタル信号と第二のユニットで受信したデジタル信号とが一致しているか否かによって前記接続部の良否を判定する付記１又は２に記載の試験方法。（３）
【００６４】
（付記４）
前記第一のユニットと第二のユニットが、それぞれ半導体チップであり、一つのパッケージ内に実装した各半導体チップを内包接続としての前記接続部で接続したＳＩＰ(System in Package)構造である付記１から３の何れかに記載の試験方法。（４）
【００６５】
（付記５）
集積回路へ試験用のアナログ信号を入力する信号生成器と、
前記集積回路の出力と前記入力とに基づいて該集積回路の良否を判定する判定機とを備え、
前記集積回路が、第一のユニットと、該第一のユニットから出力された信号を伝達する接続部と、前記接続部を介して前記信号を受信する第二のユニットとを有し、
前記第一のユニットが、
入力されたアナログ信号をデジタル信号に変換して出力するＡＤ変換部と、
試験状態か否かの状態を示す信号を受信する状態変更部と、
前記状態変更部で試験状態である旨の信号を受信した場合に、前記ＡＤ変換部で変換されたデジタル信号のビットの並びを替えて前記接続部に出力する切替部と、
を備え、
前記判定機が、前記第一のユニットへ入力されたアナログ信号と前記第二のユニットから出力された信号とが対応しているか否かによって前記判定を行う試験装置。（５）
【００６６】
（付記６）
前記集積回路が、前記試験状態時に、前記デジタル信号の上位ビットを下位ビットとし
て前記接続部に出力するようにビットの並びを替える付記５に記載の試験装置。（６）
【００６７】
（付記７）
前記判定機が、前記第二のユニットから出力された信号に基づいて処理前のデジタル信号を逆算し、第一のユニットから出力されたデジタル信号と第二のユニットで受信したデジタル信号とが一致しているか否かによって前記接続部の良否を判定する付記５又は６に記載の試験装置。（７）
【００６８】
（付記８）
前記第一のユニットと第二のユニットが、それぞれ半導体チップであり、一つのパッケージ内に実装した各半導体チップを内包接続としての前記接続部で接続したＳＩＰ(System in Package)構造である付記５から７の何れかに記載の試験装置。
【００６９】
（付記９）
第一のユニットと、該第一のユニットから出力された信号を伝達する接続部と、前記接続部を介して前記信号を受信する第二のユニットとを有し、
前記第一のユニットが、
入力されたアナログ信号をデジタル信号に変換して出力するＡＤ変換部と、
試験状態か否かの状態を示す信号を受信する状態変更部と、
前記状態変更部で試験状態である旨の信号を受信した場合に、前記ＡＤ変換部で変換されたデジタル信号のビットの並びを替えて前記接続部に出力する切替部と、
を備える集積回路。（８）
【００７０】
（付記１０）
前記切替部は、試験状態時に、前記ＡＤ変換部で変換したデジタル信号の上位ビットを下位ビットとして前記接続部に出力するようにビットの並びを替える付記９に記載の集積回路。（９）
【００７１】
（付記１１）
前記第一のユニットと第二のユニットが、それぞれ半導体チップであり、一つのパッケージ内に実装した各半導体チップを内包接続としての前記接続部で接続したＳＩＰ(System in Package)構造である付記９又は１０に記載の集積回路。（１０）
【図面の簡単な説明】
【００７２】
【図１】ＳＩＰ型集積回路の概略図
【図２】接続試験の説明図
【図３】原理説明図
【図４】原理説明図
【図５】本発明の集積回路及びその試験装置の説明図
【図６】試験方法のフロチャート
【図７】変形例の概略図
【符号の説明】
【００７３】
１０  集積回路（ＬＳＩ）
１  第一のユニット（半導体チップ）
２  第二のユニット（半導体チップ）
３  接続部（内包接続）
４  信号発生器
７  判定機
８  制御部
１１  ＡＤ変換部
１２  セレクタ（切替部に相当）
１３  モード変更ピン（状態変更部に相当）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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