(57)【要約】【課題】携帯電話機などに使用されるＲＦパワーモジュールの小型化を推進することのできる技術を提供する。【解決手段】ＲＦパワーモジュールの増幅部が形成される半導体チップの内部に方向性結合器を形成する。半導体チップの増幅部となるＬＤＭＯＳＦＥＴのドレイン領域に接続するドレイン配線３５ｃと同層に方向性結合器の副線路３２を形成する。これにより、所定のドレイン配線３５ｃを主線路とし、この主線路に絶縁膜を介して平行に配置された副線路３２で方向性結合器を構成する。【選択図】図８
2008244382.tif 000002
【特許請求の範囲】
【請求項１】
電力増幅回路を含む半導体チップを備え、前記半導体チップは、
（ａ）半導体基板と、
（ｂ）前記半導体基板上に形成された前記電力増幅回路を構成するトランジスタと、
（ｃ）前記電力増幅回路から出力される出力電力を検出する方向性結合器とを有し、
前記方向性結合器は、
（ｃ１）前記トランジスタの出力配線を用いた主線路と、
（ｃ２）前記方向性結合器からの出力を電圧あるいは電流に変換する検波回路と第１端子が電気的に接続され、前記第１端子の他端である第２端子が受動素子を介してＧＮＤと電気的に接続された副線路とを含み、
前記主線路と前記副線路とは平行に配置され、かつ、前記主線路と前記副線路との間に導電体が存在しないことを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置であって、
前記半導体チップは、前記方向性結合器からの出力を電圧あるいは電流に変換する前記検波回路を有していることを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置であって、
前記半導体チップは、前記方向性結合器からの出力を電圧あるいは電流に変換する前記検波回路と、
前記検波回路の出力に基づいて前記電力増幅回路からの出力電力が一定となるように前記電力増幅回路を構成する前記トランジスタを制御する制御回路とを有していることを特徴とする半導体装置。
【請求項４】
請求項１記載の半導体装置であって、
前記主線路と前記副線路とは同一配線層で形成されていることを特徴とする半導体装置。
【請求項５】
請求項１記載の半導体装置であって、
前記トランジスタに接続されているソース配線の一部を省略し、前記ソース配線の一部を省略することにより空いた領域に前記副線路を配置することを特徴とする半導体装置。
【請求項６】
請求項１記載の半導体装置であって、
前記主線路が形成されている配線層の上層に位置する配線層に前記副線路が形成されていることを特徴とする半導体装置。
【請求項７】
請求項１記載の半導体装置であって、
前記トランジスタは、電界効果トランジスタであることを特徴とする半導体装置。
【請求項８】
請求項１記載の半導体装置であって、
前記トランジスタは、バイポーラトランジスタであることを特徴とする半導体装置。
【請求項９】
請求項１記載の半導体装置であって、
前記主線路と前記副線路との間には絶縁膜が形成されていることを特徴とする半導体装置。
【請求項１０】
請求項９記載の半導体装置であって、
前記主線路と前記副線路との間の距離は２μｍ以下であることを特徴とする半導体装置。
【請求項１１】
請求項２記載の半導体装置であって、
前記方向性結合器と前記検波回路との間に前記方向性結合器からの出力を増幅する線形増幅器が接続されていることを特徴とする半導体装置。
【請求項１２】
電力増幅回路を含む半導体チップを備え、前記半導体チップは、
（ａ）半導体基板と、
（ｂ）前記半導体基板上に形成された前記電力増幅回路を構成するトランジスタと、
（ｃ）前記電力増幅回路から出力される出力電力を検出する方向性結合器とを有し、
前記方向性結合器は、
（ｃ１）前記トランジスタの出力配線を用いた主線路と、
（ｃ２）前記方向性結合器からの出力を電圧あるいは電流に変換する検波回路と接続される副線路とを含むことを特徴とする半導体装置。
【請求項１３】
請求項１２記載の半導体装置であって、
前記半導体チップは、前記方向性結合器からの出力を電圧あるいは電流に変換する検波回路を有していることを特徴とする半導体装置。
【請求項１４】
請求項１２記載の半導体装置であって、
前記半導体チップは、前記方向性結合器からの出力を電圧あるいは電流に変換する前記検波回路と、
前記検波回路の出力に基づいて前記電力増幅回路からの出力電力が一定となるように前記電力増幅回路を構成する前記トランジスタを制御する制御回路とを有していることを特徴とする半導体装置。
【請求項１５】
電力増幅機能を有する半導体装置であって、
（ａ）実装基板と、
（ｂ）前記実装基板上に搭載され、電力増幅回路が形成された第１半導体チップとを備え、
前記第１半導体チップは、
（ｃ）半導体基板と、
（ｄ）前記半導体基板上に形成された前記電力増幅回路を構成するトランジスタと、
（ｅ）前記電力増幅回路から出力される出力電力を検出する方向性結合器とを有し、
前記方向性結合器は、
（ｅ１）前記トランジスタの出力配線を用いた主線路と、
（ｅ２）前記方向性結合器からの出力を電圧あるいは電流に変換する検波回路と接続される副線路とを含むことを特徴とする半導体装置。
【請求項１６】
請求項１５記載の半導体装置であって、
前記第１半導体チップは、前記方向性結合器からの出力を電圧あるいは電流に変換する前記検波回路と、
前記検波回路の出力に基づいて前記電力増幅回路からの出力電力が一定となるように前記電力増幅回路を構成する前記トランジスタを制御する制御回路とを有していることを特徴とする半導体装置。
【請求項１７】
請求項１５記載の半導体装置であって、
前記実装基板上には、さらに、第２半導体チップが搭載されており、
前記第２半導体チップには、前記方向性結合器からの出力を電圧あるいは電流に変換する前記検波回路と、
前記検波回路の出力に基づいて前記電力増幅回路からの出力電力が一定となるように前記電力増幅回路を構成する前記トランジスタを制御する制御回路が形成されていることを特徴とする半導体装置。
【請求項１８】
請求項１７記載の半導体装置であって、
前記第１半導体チップは化合物半導体基板から形成され、前記第２半導体チップはシリコン基板から形成されていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、電力増幅機能を有する半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
特開２００６−２３７２３８号公報（特許文献１）には、電力増幅回路を形成した半導体チップを実装基板上に搭載し、さらに、この実装基板内に方向性結合器（カプラ）を形成する技術が記載されている。
【特許文献１】特開２００６−２３７２３８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
近年、ＧＳＭ（Global System for Mobile Communications）方式、ＰＣＳ（Personal Communication Systems）方式、ＰＤＣ（Personal Digital Cellular）方式、およびＣＤＭＡ（Code Division Multiple Access）方式といった通信方式に代表される移動体通信機器が世界的に普及している。一般に、この種の移動体通信機器は、電波の放射と受信をするアンテナ、電力変調された高周波信号を増幅してアンテナへ供給する高周波電力増幅器（ＲＦパワーモジュール）、アンテナで受信した高周波信号を信号処理する受信部、これらの制御を行う制御部、そしてこれらに電源電圧を供給する電池（バッテリー）で構成される。
【０００４】
移動体通信機器のＲＦパワーモジュールの電力増幅回路に用いられる増幅素子としては、ＨＢＴ、ＨＥＭＴなどの化合物半導体デバイス、シリコンバイポーラトランジスタ、ＬＤＭＯＳＦＥＴ(Laterally Diffused Metal Oxide Semiconductor Field Effect Transistor、横方向拡散ＭＯＳＦＥＴ)などが、目的や状況に応じて使用されている。
【０００５】
また、近年、移動体通信機器の多機能化に伴って、ＲＦパワーモジュールの小型化要求が強くなってきている。本発明者らは、ＲＦパワーモジュールを小型化する技術について検討している。
【０００６】
ＲＦパワーモジュールには、電力増幅回路が形成されており、この電力増幅回路で増幅された出力信号が送信される。このＲＦパワーモジュールは出力信号の電力を増幅する機能を有しており、出力電力は安定した一定出力である必要がある。ＲＦパワーモジュールでは、電力増幅回路による出力電力の増幅を制御回路によって制御している。つまり、ＲＦパワーモジュールでは、制御回路によって出力電力が一定になるように制御されるが、安定して一定になるとは限らない。このため、ＲＦパワーモジュールには、出力電力を検出し、検出した出力電力に基づいてＲＦパワーモジュールから出力される出力電力が一定となるようにフィードバックする機能が設けられている。この出力電力を検出する部品は方向性結合器（カプラ）と呼ばれている。
【０００７】
図３２に示すように、方向性結合器１０２は、ＲＦパワーモジュールを構成する実装基板１００上に半導体チップ１０１とは別に整合回路などとともに実装されている。実装基板１００上に方向性結合器１０２を形成する場合、実装基板１００上の約１ｍｍ２程度の面積を方向性結合器１０２が占有することになる。したがって、同じく実装基板１００上に搭載される整合回路とともに実装基板１００の小型化を妨げる要因となっている。特に、近年、多機能化したＲＦパワーモジュールにおいては、実装基板１００上の線路が密集しており、方向性結合器１０２を搭載する領域を確保することが困難になってきている。
【０００８】
また、方向性結合器１０２を半導体チップ１０１とは別に実装基板１００に搭載する場合、方向性結合器１０２で検出した電力を半導体チップ１０１に形成されている制御回路に戻す必要があり、方向性結合器１０２と半導体チップ１０１とをワイヤで接続する必要がある。このため、ワイヤボンディングする領域を確保する必要があり、実装基板１００の小型化が困難になる。
【０００９】
本発明の目的は、携帯電話機などに使用されるＲＦパワーモジュールの小型化を推進することのできる技術を提供することにある。
【００１０】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１２】
本発明による半導体装置は、電力増幅回路を含む半導体チップを備え、前記半導体チップは、（ａ）半導体基板と、（ｂ）前記半導体基板上に形成された前記電力増幅回路を構成するトランジスタと、（ｃ）前記電力増幅回路から出力される出力電力を検出する方向性結合器とを有する。そして、前記方向性結合器は、（ｃ１）前記トランジスタの出力配線を用いた主線路と、（ｃ２）前記方向性結合器からの出力を電圧あるいは電流に変換する検波回路と第１端子が電気的に接続され、前記第１端子の他端である第２端子が受動素子を介してＧＮＤと電気的に接続された副線路とを含む。ここで、前記主線路と前記副線路とは平行に配置され、かつ、前記主線路と前記副線路との間に導電体が存在しないことを特徴とするものである。
【発明の効果】
【００１３】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１４】
方向性結合器を半導体チップ内に形成するので、携帯電話機などに使用されるＲＦパワーモジュールの小型化を推進することができる。
【発明を実施するための最良の形態】
【００１５】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１６】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００１７】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００１８】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１９】
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。以下に示す実施の形態で記載されているＭＯＳＦＥＴは、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）の一例であり、本発明はゲート絶縁膜に酸化シリコン膜を使用する場合のほか、酸化シリコン膜よりも誘電率の高い高誘電率膜を使用する場合なども含まれる。
【００２０】
（実施の形態１）
図１は、例えばデジタル携帯電話機における信号送受信部のブロック図を示したものである。図１において、携帯電話機における信号送受信部は、デジタル信号処理部１、ＩＦ（Intermediate Frequency）部２、変調信号源３、ミキサ４、ＲＦパワーモジュール５、アンテナスイッチ６、アンテナ７、低雑音増幅器８を有している。
【００２１】
デジタル信号処理部１は、音声信号などのアナログ信号をデジタル処理してベースバンド信号を生成できるようになっており、ＩＦ部２は、デジタル信号処理部１で生成されたベースバンド信号を中間周波数の信号に変換することができるようになっている。
【００２２】
変調信号源３は、周波数が安定な水晶発振器などの基準発振器を使用して変調信号を得るようにした回路であり、ミキサ４は、周波数を変換する周波数変換器である。
【００２３】
ＲＦパワーモジュール５は、微弱な入力信号と相似な大電力の信号を電源から供給される電力で新たに生成して出力する回路である。
【００２４】
アンテナスイッチ６は、デジタル携帯電話機に入力される入力信号とデジタル携帯電話機から出力される出力信号とを分離するためのものである。
【００２５】
アンテナ７は、電波を送受信するためのものであり、低雑音増幅器８は、アンテナ７で受信した信号を増幅するためのものである。
【００２６】
デジタル携帯電話機は、上記のように構成されており、以下に、その動作について簡単に説明する。まず、信号を送信する場合について説明する。デジタル信号処理部１で音声信号などのアナログ信号をデジタル処理することにより生成されたベースバンド信号は、ＩＦ部２において、中間周波数の信号に変換される。続いて、この中間周波数の信号は、変調信号源３およびミキサ４によって、無線周波数（ＲＦ（Radio  Frequency）周波数）の信号に変換される。無線周波数に変換された信号は、ＲＦパワーモジュール５に入力される。ＲＦパワーモジュール５に入力した無線周波数の信号は、ＲＦパワーモジュール５で増幅された後、アンテナスイッチ６を介してアンテナ７より送信される。
【００２７】
次に、信号を受信する場合について説明する。アンテナ７により受信された無線周波数の信号は、低雑音増幅器８で増幅される。続いて、低雑音増幅器８で増幅された信号は、変調信号源３およびミキサ４によって、中間周波数の信号に変換された後、ＩＦ部２に入力される。ＩＦ部２では、中間周波数の信号の検波が行なわれ、ベースバンド信号が抽出される。その後、このベースバンド信号は、デジタル信号処理部１で処理され、音声信号が出力される。
【００２８】
上述したように、デジタル携帯電話機から信号を送信する際、ＲＦパワーモジュール５によって信号は増幅される。次に、このＲＦパワーモジュール５の構成について説明する。図２は、本実施の形態１のＲＦパワーモジュールにおける高周波増幅回路の回路ブロックを示したものである。図２を参照しながら、高周波増幅回路の回路ブロックについて説明する。
【００２９】
図２において、ＲＦパワーモジュール５に形成されている高周波増幅回路は、実装基板１０上に搭載された半導体チップ１１と実装基板上に搭載された整合回路１２ａ、１２ｂから構成されている。そして、半導体チップ１１には、増幅回路１３ａと増幅回路１３ｂが形成されている。増幅回路１３ａは、第１の周波数を利用しており、ＧＳＭ（Global  System  for  Mobile  Communication）方式の利用で、周波数としてはＧＳＭ低周波帯域の８２４ＭＨｚ〜９１５ＭＨｚを使用している信号を増幅できるようになっている。また、増幅回路１３ｂは、第２の周波数を利用していてＧＳＭ高周波帯域の１７１０ＭＨｚ〜１９１０ＭＨｚを使用している信号を増幅できるようになっている。このように、本実施の形態１では、半導体チップ１１に異なる２つの周波数帯の信号を増幅することができるようになっている。
【００３０】
増幅回路１３ａは、増幅部１４ａ、バイアス回路１５ａ、方向性結合器１６ａおよび検波回路１７ａを有している。同様に、増幅回路１３ｂは、増幅部１４ｂ、バイアス回路１５ｂ、方向性結合器１６ｂおよび検波回路１７ｂを有している。さらに、半導体チップ１１の内部には、バンド切換スイッチ１８、１９と差動増幅器２０が形成されている。
【００３１】
増幅部１４ａは、端子Ｐｉｎ１から入力されるＧＳＭ方式低周波帯域の入力信号を増幅するアンプであり、例えば、３つの増幅段で構成されている。同様に、増幅部１４ｂは、端子Ｐｉｎ２から入力されるＧＳＭ方式高周波帯域の入力信号を増幅するアンプであり、例えば、３つの増幅段で構成されている。
【００３２】
バイアス回路１５ａは、端子Ｖａｐｃから入力されるパワー制御電圧にしたがって増幅部１４ａにバイアス電圧を印加して増幅度を制御するように構成されており、制御回路になっている。同様に、バイアス回路１５ｂは、端子Ｖａｐｃから入力されるパワー制御電圧にしたがって増幅部１４ｂにバイアス電圧を印加して増幅度を制御するように構成されており、制御回路になっている。
【００３３】
方向性結合器１６ａ、１６ｂは、増幅部１４ａ、１４ｂで増幅された信号の電力を検出できるように構成されており、本実施の形態１では、この方向性結合器１６ａ、１６ｂが半導体チップ１１の内部に形成されている点に特徴の１つがある。つまり、従来技術では、方向性結合器１６ａ、１６ｂは半導体チップ１１を搭載している実装基板１０上に整合回路１２ａ、１２ｂとともに形成されていたが、本実施の形態１では、方向性結合器１６ａ、１６ｂを半導体チップ１１内に形成している。これにより、実装基板１０上に方向性結合器１６ａ、１６ｂを搭載するスペースを確保する必要がなくなり、実装基板１０の小型化を図ることができる。
【００３４】
検波回路１７ａ、１７ｂは、方向性結合器１６ａ、１６ｂにより検出された電力を電圧あるいは電流に変換して差動増幅器２０に出力するように構成されている。
【００３５】
バンド切換スイッチ１８、１９は、ＧＳＭ方式低周波帯域の信号を増幅する増幅部１４ａとＧＳＭ方式高周波帯域の信号を増幅する増幅部１４ｂとの動作切換を行なうように構成されており、図示しないバンド切換信号によって制御されるようになっている。
【００３６】
差動増幅器２０は、端子Ｖａｐｃから入力されるパワー制御電圧と検波回路１７ａ、１７ｂから出力される電圧との差分を検出するように構成されている。以上が半導体チップ１１の内部に形成されている回路であり、半導体チップ１１の外部にある実装基板１０上には、整合回路１２ａ、１２ｂが形成されている。整合回路１２ａ、１２ｂは、増幅回路１３ａ、１３ｂで増幅された信号が反射されずに効率よく出力できるように、受動素子を用いてインピーダンスが調整されている。すなわち、整合回路１２ａ、１２ｂは、それぞれ増幅回路１３ａ、１３ｂから出力される信号に対してインピーダンス整合するように構成されている。具体的に、整合回路１２ａ、１２ｂは、抵抗素子、容量素子、インダクタンス素子などを用いて形成されている。
【００３７】
本実施の形態１における高周波増幅回路は上記のように構成されており、以下にその動作について説明する。本実施の形態１では、ＧＳＭ方式低周波帯域および高周波帯域の信号を増幅することができるように構成されているが、動作は同様なので低周波帯域の信号を増幅する動作について説明する。また、通信方式はＧＳＭ方式について説明しているが、他の通信方式であってもよい。
【００３８】
まず、バンド切換信号によってバンド切換スイッチ１８、１９は増幅回路１３ａを動作させるように切り換えられる。その後、端子Ｐｉｎ１から入力された入力信号が増幅部１４ａに入力する。また、端子Ｖａｐｃからはパワー制御電圧がバイアス回路１５ａに入力され、このパワー制御電圧に基づいてバイアス回路１５ａが増幅部１４ａにバイアス電圧を印加する。すると、増幅部１４ａは、バイアス回路１５ａからのバイアス電圧に基づいて入力信号を増幅して信号を出力する。増幅部１４ａで増幅された信号は、半導体チップ１１から出力され実装基板１０に搭載されている整合回路１２ａに入力する。整合回路１２ａではインピーダンス整合しているため、増幅された信号が反射せずに効率良く端子Ｐｏｕｔ１から出力される。このようにして、端子Ｐｏｕｔ１から所望の信号が出力される。
【００３９】
端子Ｐｏｕｔ１からは一定電力の信号が出力されることが望ましい。しかし、外部からの影響などにより実際に出力される信号の電力が所望の電力になっているとは限らない。そこで、増幅部１４ａを制御するバイアス回路１５ａにフィードバックをかけて出力電力を制御する回路を設けている。このフィードバック回路の動作について説明する。増幅部１４ａで増幅された信号の電力は、増幅部１４ａと整合回路１２ａとの間に設けられた方向性結合器１６ａによって検出される。方向性結合器１６ａで検出された電力は、方向性結合器１６ａに接続されている検波回路１７ａで電圧に変換される。検波回路１７ａで変換された電圧は、差動増幅器２０に入力する。一方、差動増幅器２０には、端子Ｖａｐｃから入力したパワー制御電圧も入力する。そして、差動増幅器２０では、検波回路１７ａで変換された電圧とパワー制御電圧との差分が検出される。次に、差動増幅器２０で検出された差分がなくなるようにバイアス回路１５ａから増幅部１４ａに印加するバイアス電圧の大きさが制御される。これにより、端子Ｐｏｕｔ１から出力される信号の電力が一定となる。このようにして、ＲＦパワーモジュールに形成されている高周波増幅回路が動作する。
【００４０】
次に、方向性結合器１６ａについて説明する。図３は、方向性結合器１６ａの構成を示す模式図である。図３に示すように、方向性結合器１６ａは、主線路を構成する配線と副線路を構成する配線から構成されている。この方向性結合器１６ａは、四端子素子であり、主線路を進行する電力を電磁界結合によって副線路で検出するものである。このため、主線路と副線路とは平行に配置されており、主線路と副線路との間には導電体が存在しないように構成されている。
【００４１】
方向性結合器１６ａの性能を示すものとして結合度と方向性というものがある。結合度とは、主線路を進行する電力に対して副線路で検出される電力の度合いを示したものであり、結合度が大きければ大きいほど主線路を進行する電力に対して副線路で検出する電力の大きさが大きくなる。方向性結合器１６ａの結合度は、平行に配置されている主線路と副線路の長さが長く、また、主線路と副線路との間の距離が小さいほど向上させることができる。
【００４２】
続いて、方向性結合器１６ａの方向性について説明する。図３に示すように、主線路の一端をＰｏｒｔ１とし、他端をＰｏｒｔ２とする。また、副線路の一端をＰｏｒｔ３とし、他端をＰｏｒｔ４とする。いま、主線路のＰｏｒｔ１からＰｏｒｔ２に向って電力（高周波信号）が進行するとする。つまり、図２との対応を考えると、主線路のＰｏｒｔ１は増幅部１４ａに接続され、主線路のＰｏｒｔ２は整合回路１２ａに接続されている。整合回路１２ａによるインピーダンス整合がなされていない場合には、主線路のＰｏｒｔ１からＰｏｒｔ２に向って進む電力と、Ｐｏｒｔ２側で反射してＰｏｒｔ２からＰｏｒｔ１に進む電力が混在することになる。しかし、実際の回路では、整合回路１２ａによってインピーダンス整合が取られているので、Ｐｏｒｔ２側で反射してＰｏｒｔ２からＰｏｒｔ１に進む電力は存在しないと考えることができる。すなわち、主線路には、Ｐｏｒｔ１からＰｏｒｔ２に進む電力だけが存在することになる。
【００４３】
このように主線路を進行する電力の電磁界結合によって副線路側に電力が発生するが、電磁界結合には、電界結合と磁界結合が含まれている。主線路と副線路との電界結合は、主線路と副線路間の容量に起因して発生し、電界結合によって副線路で検出される電力は、副線路のＰｏｒｔ３とＰｏｒｔ４に均等に進む。つまり、電界結合に起因した電力は向きを持たない。一方、主線路と副線路との磁界結合は、主線路と副線路との間の電磁誘導現象によって発生するため、磁界結合に起因して検出される電力は、発生している磁界を打ち消す向きに現れる。つまり、磁界結合に起因した電力は特定方向に進む。したがって、例えば、電界結合によって副線路のＰｏｒｔ４に進む電力と磁界結合によって副線路のＰｏｒｔ３に進む電力が釣り合えば、副線路のＰｏｒｔ４には電力が発生しなくなる。このように、副線路のＰｏｒｔ４で電界結合に起因した電力と磁界結合に起因した電力が釣り合うように構成することで、副線路のＰｏｒｔ３に進む電力だけが検出される。これにより、特定方向に進む電力だけを検出する方向性結合器１６ａが実現される。
【００４４】
ここで、副線路のＰｏｒｔ４において、電界結合に起因した電力と磁界結合に起因した電力が釣り合うように構成するために、副線路のＰｏｒｔ４には所定の受動素子（抵抗、容量、インダクタなど）を介してＧＮＤ電位に接続されている。この受動素子のインピーダンスが所定値になるように選択することにより、副線路のＰｏｒｔ４において、電界結合に起因した電力と磁界結合に起因した電力が釣り合うようにすることができる。
【００４５】
上記のように構成された方向結合器１６ａによれば、副線路のＰｏｒｔ３へ検出された電力が進む。この電力は図２に示す検波回路１７ａで、例えば、電圧に変換される。すなわち、方向性結合器１６ａのＰｏｒｔ３は検波回路１７ａと電気的に接続されている。次に、この検波回路１７ａの回路構成の一例について説明する。
【００４６】
図４は、検波回路１７ａの回路構成例を示す図である。図４において、検波回路１７ａは、ｎチャネル型ＭＯＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）２１、２４およびｐチャネル型ＭＯＳＦＥＴ２２、２３を有している。ｎチャネル型ＭＯＳＦＥＴ２１とｐチャネル型ＭＯＳＦＥＴ２２は、ＧＮＤ電位と電源電位（Ｖｄｄ）との間に直列に接続されている。さらに、ＧＮＤ電位と電源電位との間には、直列に接続されたｐチャネル型ＭＯＳＦＥＴ２３とｎチャネル型ＭＯＳＦＥＴ２４が直列に接続されたｎチャネル型ＭＯＳＦＥＴ２１とｐチャネル型ＭＯＳＦＥＴ２２と並列になるように接続されている。
【００４７】
ｐチャネル型ＭＯＳＦＥＴ２２のゲート電極とｐチャネル型ＭＯＳＦＥＴ２３のゲート電極は接続されており、これらのゲート電極はｐチャネル型ＭＯＳＦＥＴ２２のドレイン領域に接続されている。これにより、ｐチャネル型ＭＯＳＦＥＴ２２とｐチャネル型ＭＯＳＦＥＴ２３によりカレントミラー回路が構成される。また、ｎチャネル型ＭＯＳＦＥＴ２４のゲート電極もｎチャネル型ＭＯＳＦＥＴ２４のドレイン領域と電気的に接続されている。
【００４８】
このように構成された検波回路１７ａの動作について説明する。まず、方向性結合器により検出された電力（高周波信号）が検波回路１７ａの入力端子に入力する。検波回路１７ａの入力端子に入力した電力は、ｎチャネル型ＭＯＳＦＥＴ２１のゲート電極に入力する。すると、ゲート電極に入力した電力の振幅に対応した電流がｎチャネル型ＭＯＳＦＥＴ２１のソース領域とドレイン領域の間に流れる。このとき、ｐチャネル型ＭＯＳＦＥＴ２２とｐチャネル型ＭＯＳＦＥＴ２３で構成されたカレントミラー回路により、ｎチャネル型ＭＯＳＦＥＴ２４のソース領域とドレイン領域の間にもｎチャネル型ＭＯＳＦＥＴ２１のソース領域とドレイン領域の間に流れる電流と同量の電流が流れる。したがって、ｎチャネル型ＭＯＳＦＥＴ２４のソース領域とドレイン領域に同量の電流を流すために必要な電圧が検波回路１７ａの出力端子に発生する。このように検波回路１７ａによって方向性結合器により検出された電力を電圧に変換することができる。
【００４９】
次に、本実施の形態１におけるＲＦパワーモジュールの実装構成について説明する。図５は、本実施の形態１におけるＲＦパワーモジュールの実装構成を示した平面図である。図５に示すように、本実施の形態１におけるＲＦパワーモジュールは、実装基板（配線基板）１０上に半導体チップ１１と受動部品が搭載されている。実装基板１０は、例えばプリント配線基板から構成されており、複数の誘電体層（絶縁層）を貼り合せた構造をしている。この実装基板１０には、表面（主面）や裏面および内部に所定の配線が形成されているとともに、実装基板１０の表面に形成された一部の配線と実装基板１０の裏面に形成された一部の配線とは、実装基板１０の厚さ方向に形成されたビアを介して電気的に接続されている。
【００５０】
半導体チップ１１は、シリコンを主成分とするものであり、シリコン基板上に図２に示す増幅回路１３ａ、１３ｂ、バンド切換スイッチ１８、１９および差動増幅器２０などが形成されている。増幅回路１３ａ、１３ｂを構成する要素としては、増幅部１４ａ、１４ｂ、バイアス回路１５ａ、１５ｂ、方向性結合器１６ａ、１６ｂおよび検波回路１７ａ、１７ｂなどがある。
【００５１】
増幅部１４ａ、１４ｂは、例えば、３つの増幅段で構成されており、それぞれの増幅段は、シリコン基板上に形成されるＬＤＭＯＳＦＥＴから形成されている。また、バイアス回路１５ａ、１５ｂ、検波回路１７ａ、１７ｂ、バンド切換スイッチ１８、１９および差動増幅器２０は、シリコン基板上に形成されるＭＯＳＦＥＴなどから形成される。
【００５２】
この半導体チップ１１は四角形状をしており、外周部に沿って複数のボンディングパッド（図示せず）が形成されている。これらのボンディングパッドと実装基板１０上に形成されている端子がワイヤなどで接続されている。
【００５３】
実装基板１０上に形成されている受動部品は、例えばチップ部品から構成され、抵抗、インダクタンス素子、コンデンサなどが含まれる。これらの受動部品は、配線基板の表面に形成された配線と電気的に接続されている。受動部品は、例えば図２に示す整合回路１２ａ、１２ｂなどを構成している。
【００５４】
ここで、本実施の形態１における特徴の１つは、半導体チップ１１の内部に方向性結合器１６ａ、１６ｂを設けている点にある。つまり、本実施の形態１では、半導体チップ１１を構成するシリコン基板上に方向性結合器１６ａ、１６ｂが形成されている。従来、図３２に示すように、方向性結合器１０２は半導体チップ１０１の内部ではなく、半導体チップ１０１の外部にある実装基板１００上に搭載されていた。このため、実装基板１００上に方向性結合器１０２を搭載する領域を確保する必要があり、実装基板１００の小型化の妨げになっている。特に、異なる周波数帯域の信号を増幅するＲＦパワーモジュールでは、複数の方向性結合器１０２を搭載する必要があるため、方向性結合器１０２の実装基板１００に占める面積が大きくなる。
【００５５】
これに対し、本実施の形態１では、図５に示すように、半導体チップ１１の内部に方向性結合器を形成しているので、実装基板１０上に方向性結合器を搭載する領域を確保する必要がなくなる。具体的に、図５と図３２とを見比べるとわかるように、図５では、方向性結合器を搭載する実装基板１０上の領域が空きスペースになっている。したがって、図５に示す空きスペースを省略して実装基板１０のサイズを小型化することが可能となる。言い換えれば、実装基板１０上に方向性結合器を搭載する領域を確保することがなくなり、スペースに余裕ができるので、実装基板１０上に搭載する受動素子を配置する自由度が広がる。例えば、整合回路は半導体チップ１１の外部にある実装基板１０上に搭載されるが、この整合回路の配置についても自由度が広がる。さらに、方向性結合器で検出した電力を電圧あるいは電流に変換するため、方向性結合器には検波回路が接続される。検波回路は、通常半導体チップ１１の内部にＭＯＳＦＥＴなどを用いて形成されるので、方向性結合器を半導体チップ１１の外部にある実装基板１０上に搭載する場合、方向性結合器と検波回路とを接続するためにワイヤを用いて半導体チップ１１と実装基板１０上に搭載されている方向性結合器とを接続する必要がある。しかし、本実施の形態１では、方向性結合器を検波回路と同じく半導体チップ１１の内部に形成するように構成されているので、方向性結合器と検波回路とを接続するために、半導体チップ１１と実装基板１０上の配線とをワイヤで接続する構成を省略することができる。
【００５６】
このように本実施の形態１では、半導体チップ１１の内部に方向性結合器を形成する点に特徴の１つがあるが、次に、方向性結合器を形成した半導体チップ１１の内部構成について説明する。
【００５７】
図６は、半導体チップ１１のレイアウト構成を示す上面図である。図６に示すように、半導体チップ１１は四角形状をしており、四角形状の内部領域に素子が形成されている。例えば、ＧＳＭ方式用の低周波帯域増幅部（図２の増幅部１４ａ）を構成する３段増幅段が形成されている。３段増幅段の初段目として初段増幅部２５ａが形成され、２段目として中段増幅部２６ａが形成されている。そして、最終段として終段増幅部２７ａが形成されている。同様に、半導体チップ１１には、ＧＳＭ方式の高周波帯域増幅部（図２の増幅部１４ｂ）を構成する３段増幅段が形成されている。具体的には、初段目として初段増幅部２５ｂが形成され、２段目として中段増幅部２６ｂが形成されている。最終段としては、終段増幅部２７ｂが形成されている。これらの増幅部は、並列接続された複数のＬＤＭＯＳＦＥＴから形成されており、これらの複数のＬＤＭＯＳＦＥＴによって増幅機能が実現されている。
【００５８】
また、半導体チップ１１には、容量素子２８や抵抗素子２９も形成されている。さらに、増幅部を制御する制御回路（図２のバイアス回路１５ａ、１５ｂなど）３０が形成されており、制御回路３０は、例えば、ＣＭＯＳ（Complementary MOS）などから形成されている。半導体チップ１１の内部には、検波回路（図２の検波回路１７ａ、１７ｂ）３１も形成されている。この検波回路３１もＭＯＳＦＥＴなどから形成されている。検波回路３１は、半導体チップ１１の内部に形成されている配線によって方向性結合器の副線路３２と接続されている。つまり、本実施の形態１では、半導体チップ１１の内部に方向性結合器が形成され、この方向性結合器を構成する副線路３２が形成されている。副線路３２は、終段増幅部２７ａ、２７ｂ上に形成されている。一方、方向性結合器を構成する主線路は図６では図示されていないが、終段増幅部２７ａ、２７ｂのドレイン配線と共用する構成となっている。このようにして方向性結合器が半導体チップ１１に形成されている。
【００５９】
半導体チップ１１の外周部には、増幅部の最終段を構成する終段増幅部２７ａ、２７ｂで増幅された電力を半導体チップ１１の外部に出力するためのパッド３３が形成されている。また、半導体チップ１１の外周部には、制御信号（パワー制御電圧など）を入力するパッド３４も形成されている。
【００６０】
次に、方向性結合器が形成されている終段増幅部２７ａの構成について説明する。この終段増幅部２７ａは複数のＬＤＭＯＳＦＥＴにより構成されている。図７は、図６に示す半導体チップ１１に形成されている終段増幅部２７ａのレイアウト構成を示す上面図である。図７に示すように、終段増幅部２７ａでは、複数のドレイン配線３５ｃと複数のソース配線３６ａが所定方向に延在している。複数のドレイン配線３５ｃと複数のソース配線３６ａとは互いに平行になるように配置され、かつ、交互に配置されている。ドレイン配線３５ｃは、終段増幅部２７ａを構成するＬＤＭＯＳＦＥＴのドレイン領域に接続されており、ソース配線３６ａは、終段増幅部２７ａを構成するＬＤＭＯＳＦＥＴのソース領域に接続されている。また、終段増幅部２７ａにはゲート配線３７が形成されており、このゲート配線３７は終段増幅部２７ａを構成するＬＤＭＯＳＦＥＴのゲート電極に接続されている。このようなレイアウト構成をしている終段増幅部２７ａには、方向性結合器を構成する副線路３２が形成されている。この副線路３２は、１つのドレイン配線３５ｃと所定間隔をおいて平行に配置されている。副線路３２に隣接するドレイン配線３５ｃが方向性結合器の主線路を兼ねている。すなわち、終段増幅部２７ａに方向性結合器を形成するには、増幅された電力が進行する複数のドレイン配線３５ｃのうち１本のドレイン配線３５ｃと平行になるような副線路３２を設けることにより実現することができる。
【００６１】
終段増幅部２７ａは３段増幅段の最終段を構成するものであり、この終段増幅部２７ａで増幅された電力がパッド（ドレインパッド）３３から半導体チップの外部に出力される。したがって、方向性結合器は最終的に増幅された電力を検知する必要があるため、終段増幅部２７ａに形成されているのである。つまり、初段増幅部や中段増幅部では増幅する途中であり最終的にＲＦパワーモジュールから出力される電力ではないため、最終的に増幅された電力を検知する方向性結合器は形成されないのである。
【００６２】
図８は、方向性結合器を含む終段増幅部２７ａの一部断面を示す断面図である。図８に示す断面図には、方向性結合器および複数のＬＤＭＯＳＦＥＴが示されている。図８において、ホウ素（Ｂ）などのｐ型不純物を導入したシリコン単結晶よりなる半導体基板４０上には、ｐ型不純物を導入した半導体層であるｐ型エピタキシャル層４１が形成されており、ｐ型エピタキシャル層４１には、ｐ型不純物を高濃度に導入したｐ型打ち抜き層４３が形成されている。ｐ型打ち抜き層４３は高濃度にｐ型不純物が導入されて低抵抗化されている。このｐ型打ち抜き層４３は、高濃度にｐ型不純物を導入したポリシリコン膜を埋め込むことにより形成しているが、ポリシリコン膜に代えて金属膜（たとえばＷ（タングステン）膜）を埋め込んでもよく、その場合にはさらに寄生抵抗の小さい打ち抜き層を形成することができる。
【００６３】
そして、ｐ型エピタキシャル層４１には、ｐ型ウェル４４が形成されている。ｐ型ウェル４４は、主としてＬＤＭＯＳＦＥＴのソース形成領域とチャネル形成領域とに形成される。ｐ型エピタキシャル層４１のチャネル形成領域上には、ゲート絶縁膜４５が形成されており、このゲート絶縁膜４５上にゲート電極４６が形成されている。ゲート電極４６の両側の側壁にはサイドウォール４９が形成されている。
【００６４】
ゲート電極４６の両側の側壁に形成されているサイドウォール４９のうち、一方のサイドウォール４９下には、ｎ−型オフセットドレイン領域（ドレイン低濃度領域）４７が形成されている。ｎ−型オフセットドレイン領域４７は、その端部がチャネル形成領域と接するように、ゲート電極４６の側壁下部で終端する。ｎ−型オフセットドレイン領域４７の外側には、ｎ型オフセットドレイン領域（ドレイン高濃度領域）５０が形成され、ｎ型オフセットドレイン領域５０の外側には、ｎ型オフセットドレイン領域５０よりも不純物濃度が高く、かつ、ｎ型オフセットドレイン領域５０よりもさらにチャネル形成領域から離間したｎ＋型ドレイン領域（ドレイン高濃度領域）５１が形成されている。ｎ−型オフセットドレイン領域４７、ｎ型オフセットドレイン領域５０およびｎ＋型ドレイン領域５１によりＬＤＭＯＳＦＥＴのドレイン領域が形成される。
【００６５】
一方、ゲート電極４６の両側の側壁に形成されているサイドウォール４９のうち、他方のサイドウォール４９下には、ｎ−型ソース領域４８が形成されている。ｎ−型ソース領域４８は、その端部がチャネル形成領域と接するように、ゲート電極４６の側壁下部で終端する。ｎ−型ソース領域４８の外側には、ｎ−型ソース領域４８よりも不純物濃度が高く、かつｎ−型ソース領域４８よりも底部の位置が深いｎ＋型ソース領域５２が形成されている。ｎ−型ソース領域４８およびｎ＋型ソース領域５２によりＬＤＭＯＳＦＥＴのソース領域が形成される。
【００６６】
さらに、ｎ＋型ソース領域５２の外側にｐ＋型半導体領域５３が形成されている。このｐ＋型半導体領域５３はｐ型打ち抜き層４３と接続されており、ｐ型打ち抜き層４３の表面を低抵抗化する機能を有している。このようにして、半導体基板４０の主面上にＬＤＭＯＳＦＥＴが形成されている。なお、図８に示すように、半導体基板４０の主面上には、上述した構成を有するＬＤＭＯＳＦＥＴが複数個形成されている。
【００６７】
続いて、半導体基板４０上に形成したＬＤＭＯＳＦＥＴに接続する配線構造について説明する。図８に示すように、半導体基板４０上に形成したＬＤＭＯＳＦＥＴ上には、層間絶縁膜となる酸化シリコン膜５４が形成され、酸化シリコン膜５４には酸化シリコン膜５４を貫通する複数のプラグ５７が形成されている。複数のプラグ５７のうち、一部のプラグ５７はｎ＋型ドレイン領域５１に接続されており、他の一部のプラグ５７にはｎ＋型ソース領域５２に接続するものとｐ＋型半導体領域５３に接続するものがある。
【００６８】
ｎ＋型ドレイン領域５１に接続するプラグ５７は、このプラグ５７上に形成されているドレイン配線３５ａに接続されている。そして、ドレイン配線３５ａ上には、層間絶縁膜となる酸化シリコン膜５８が形成され、この酸化シリコン膜５８にプラグ６１が形成されている。プラグ６１はドレイン配線３５ａと電気的に接続されている。さらに、プラグ６１上にはドレイン配線３５ｂが形成されており、ドレイン配線３５ｂ上に層間絶縁膜となる酸化シリコン膜６２が形成されている。酸化シリコン膜６２にはプラグ６５が形成されており、プラグ６５上にドレイン配線３５ｃが形成されている。このようにして、ＬＤＭＯＳＦＥＴのドレイン領域の一部を構成するｎ＋型ドレイン領域５１上には３層配線が形成されている。具体的には、ｎ＋型ドレイン領域５１はプラグ５７を介して第１配線層であるドレイン配線３５ａに接続され、ドレイン配線３５ａはプラグ６１を介して第２配線層であるドレイン配線３５ｂに接続されている。第２配線層であるドレイン配線３５ｂはプラグ６５を介して第３層配線であるドレイン配線３５ｃに接続されている。最上層に形成されているドレイン配線３５ｃは図７に示すようにパッド（ドレインパッド）３３に接続されている。
【００６９】
一方、ｎ＋型ソース領域５２に接続するプラグ５７とｐ＋型半導体領域５３に接続するプラグ５７とはソース配線３６ａで接続されている。すなわち、ｎ＋型ソース領域５２とｐ＋型半導体領域５３はプラグ５７を介したソース配線３６ａで接続されている。ここで、ソース配線３６ａ上には多層配線層は形成されていない。本実施の形態１では、ドレイン配線は３層配線構造をしているが、ソース配線は１層配線構造をしている。この点について説明する。
【００７０】
本実施の形態１において、ｐ型打ち抜き層４３は不純物を高濃度で導入した低抵抗のｐ型ポリシリコン膜もしくは低抵抗の金属膜から形成している。このため、ｐ型打ち抜き層４３の寄生抵抗を実質的に低減するためにＬＤＭＯＳＦＥＴの基本セルのソース領域（ｎ＋型ソース領域５２およびｐ＋型半導体領域５３）同士を電気的に接続するソース配線は第１配線層であるソース配線３６ａのみとし、ソース配線３６ａよりも上層にソース配線を形成せずに済む。つまり、ソース配線を形成する配線層数（１層）は、ドレイン配線を形成する配線層数（３層）より少なくなっている。これにより、ドレイン配線とソース配線との間の寄生容量（出力容量）を大幅に低減することができる。つまり、ドレイン配線とソース配線とをともに３層配線構造にすると、ドレイン配線とソース配線と間の寄生容量が大きくなってしまう。そこで、本実施の形態１では、ｐ型打ち抜き層４３の低抵抗化のために、ｎ＋型ソース領域５２とｐ＋型半導体領域５３とを接続するソース配線を多層配線構造にするのではなく、ｐ型打ち抜き層４３自体の低抵抗化を図ることにより、ｎ＋型ソース領域５２とｐ＋型半導体領域５３とを接続するソース配線を１層にしている。これにより、ソース配線とドレイン配線との寄生容量を低減できる効果が得られる。
【００７１】
この点もソース配線をソース配線３６ａの単層構造とした利点であるが、本実施の形態１では、さらに、ソース配線３６ａ上に空領域が形成されている点に利点がある。すなわち、図８に示すように、３層構造となるはずのソース配線を省略してソース配線３６ａの１層構造としたことから、３層目のドレイン配線３５ｃに隣接する領域に空き領域ができる。本実施の形態１では、この空領域に方向性結合器を構成する副線路３２を設けている。つまり、ソース配線を３層配線構造とした場合には、ドレイン配線３５ｃに隣接するドレイン配線３５ｃと同層の領域に空き領域ができず、ドレイン配線３５ｃと同層に方向性結合器を構成する副線路３２を形成することができない。これに対し、本実施の形態１では、ソース配線がソース配線３６ａの１層で済むため、３層目のドレイン配線３５ｃと同層に方向性結合器を構成する副線路３２を形成することができるのである。方向性結合器を構成する副線路３２をドレイン配線３５ｃと同層に形成する利点は、製造工程を大幅に変更する必要がないという点である。後述するＬＤＭＯＳＦＥＴの製造方法で説明するが、ドレイン配線３５ｃと同層で方向性結合器の副線路３２を形成するには、ドレイン配線３５ｃを形成するパターニングを一部変更するだけで、副線路３２を形成できるからである。このようして、本実施の形態１によれば、終段増幅部２７ａにＬＤＭＯＳＦＥＴと方向性結合器を形成することができる。
【００７２】
なお、図８に示すように、方向性結合器を構成する副線路３２およびドレイン配線３５ｃ上には層間絶縁膜となる酸化シリコン膜６６が形成され、この酸化シリコン膜６６上には表面保護膜となる窒化シリコン膜６７が形成される。さらに、半導体基板４０の主面と反対側の面には裏面電極６８が形成される。これにより、裏面電極６８はＬＤＭＯＳＦＥＴのソース領域と電気的に接続されることになる。一方、ＬＤＭＯＳＦＥＴのドレイン領域はドレイン配線３５ａ、３５ｂ、３５ｃを介してパッド３３（図７参照）に接続される。したがって、ＬＤＭＯＳＦＥＴで増幅された電力（高周波信号）は最終的にドレイン配線３５ｃを通ってパッド３３から出力される。このとき、増幅された電力が進行するドレイン配線３５ｃを主線路と、主線路となるドレイン配線３５ｃと同層に形成された副線路３２を設けることにより方向性結合器が形成される。そして、この方向性結合器により主線路を進行する電力を検知することができる。
【００７３】
図８に示すように、ドレイン配線３５ｃと同層に副線路３２を設けているが、このドレイン配線３５ｃと副線路３２とは所定間隔を空けて平行に配置されている。主線路となるドレイン配線３５ｃと副線路３２との間には方向性結合器を実現するために導電体は形成されずに絶縁体である酸化シリコン膜６６が形成されている。また、方向性結合器の結合度を向上させる観点から、主線路であるドレイン配線３５ｃと副線路３２との間の距離は２μｍ以下にすることが望ましい。
【００７４】
以上のように構成することにより、半導体チップの内部に方向性結合器を形成することができることがわかる。ここで、従来のように方向性結合器を半導体チップの外部に設ける場合と同等の性能を半導体チップの内部に方向性結合器を設ける場合にも実現することができる点について説明する。
【００７５】
図９は出力電力と検波電圧との関係を示すグラフである。出力電力とはＲＦパワーモジュールで増幅されて出力される電力を示しており、検波電圧とは出力電力を方向性結合器で検出した電力を検波回路で電圧に変換したものである。図９において、横軸は出力電力（ｄＢｍ）を示しており、右側ほど出力電力が大きくなることを示している。一方、縦軸は検波電圧（Ｖ）を示しており、上側ほど検波電圧が大きくなることを示している。出力電力が高くなるにつれて、検波電圧も追従して高くなることを示している。
【００７６】
図９では、従来の検波特性と本発明の検波特性とを比較して示している。従来の検波特性とは方向性結合器を半導体チップの外部に形成する構成をとった場合の検波特性であり、本発明の検波特性とは半導体チップの内部に方向性結合器を形成する構成をとった場合の検波特性である。図９に示すように、出力電力が−１５ｄＢ以下では差異はなく検波電圧は０．３Ｖ程度である。出力電力が−１５ｄＢ以上になると、従来構成の方が本発明の構成よりも検波電圧が高くなっている。これは、従来構成では方向性結合器の大きさを大きくすることができるので、主線路と副線路を長くすることができ結合度を向上させることができるからである。これに対し、本発明では半導体チップの内部に方向性結合器を形成するので、半導体チップの外部に方向性結合器を設ける場合に比べて主線路と副線路との長さを長くすることができない。方向性結合器の結合度は主線路と副線路との長さが長いほど大きくなるので、半導体チップの内部に方向性結合器を形成する場合は結合度が小さくなる傾向がある。しかし、図９に示すように一定値以上の検波電圧を得ることができるので半導体チップの内部に方向性結合器を形成する場合であっても出力電力を充分に検知することができる。なお、方向性結合器の方向性については図９に示されないが、半導体チップの外部に方向性結合器を設ける場合と同程度の方向性を得ることができることを確認している。
【００７７】
半導体チップの内部に方向性結合器を形成する場合、結合度を補う方法として方向性結合器と検波回路との間に線形増幅器（線形アンプ）を入れることが考えられる。この場合、図９に示すように、線形増幅器によって検波電圧を増幅することができるので、半導体チップの内部に方向性結合器を形成する構成であっても、半導体チップの外部に方向性結合器を形成する構成と同等の検波電圧を得ることができることがわかる。つまり、方向性結合器と検波回路の間に線形増幅器を挿入することにより、方向性結合器の結合度を向上させることができることがわかる。このとき、線形増幅器を挿入しても方向性結合器の方向性は劣化しない。すなわち、方向性結合器の方向性は入射波と反射波との比で決定されるので、方向性結合器の性能で決まり、線形増幅器の挿入によっては劣化しない。このことから、方向性結合器を半導体チップの内部に設ける場合であっても、線形増幅器を用いることにより、方向性結合器の方向性を劣化させることなく、結合度を向上させることができることがわかる。
【００７８】
線形増幅器は、例えば、ＭＯＳＦＥＴなどから形成することができるので、線形アンプも半導体チップの内部に形成することができる。特に、シリコンを主成分とする半導体チップには、制御回路などを形成するためにＭＯＳＦＥＴを形成するので、このＭＯＳＦＥＴの一部を線形増幅器の作成に使用することができる。したがって、半導体チップの内部に方向性結合器および線形増幅器を形成することができるので、実装基板のサイズを大きくする必要はなく、実装基板の小型化を図ることができる。
【００７９】
次に、半導体チップの内部に方向性結合器を形成することによって、半導体チップの内部に形成されているＬＤＭＯＳＦＥＴの特性に悪影響を与えることになるかを検討する。方向性結合器は、互いに平行に配置された主線路と副線路から構成されているので、主線路と副線路との間の容量がＬＤＭＯＳＦＥＴに影響を及ぼすかを考えてみる。方向性結合器を平行平板とみなして容量を計算した結果、方向性結合器１本当たりの容量は０．０１（ｐＦ）程度になる。ここで、ＬＤＭＯＳＦＥＴの出力は整合回路に接続されており、この整合回路で利用されるコンデンサは、数十ｐＦである。このことから、整合回路に利用されるコンデンサの容量に比べて、方向性結合器の容量は充分小さくなるので、方向性結合器を半導体チップの内部に形成することによるＬＤＭＯＳＦＥＴの特性への影響は少ないと考えることができる。
【００８０】
次に、本実施の形態１における半導体装置の製造方法について図面を参照しながら説明する。
【００８１】
まず、図１０に示すように、ｐ型単結晶シリコンからなる半導体基板４０の主面上にエピタキシャル成長法を用いてｐ型単結晶シリコンからなるｐ型エピタキシャル層４１を形成する。
【００８２】
続いて、半導体基板４０上に酸化シリコン膜を形成し、この酸化シリコン膜をフォトリソグラフィ技術によってパターニングされたフォトレジスト膜をマスクとしてエッチングする。次いで、残った酸化シリコン膜をマスクとしてｐ型エピタキシャル層４１の一部をエッチングし、半導体基板４０に達する溝４２を形成する。
【００８３】
次に、高濃度でｐ型不純物（たとえばＢ（ホウ素））が導入されたｐ型ポリシリコン膜をＣＶＤ（Chemical Vapor Deposition）法で溝４２の内部を含む半導体基板４０上に堆積した後、溝４２の外部のポリシリコン膜をエッチバック法で除去することにより、溝４２の内部にｐ型ポリシリコン膜からなるｐ型打ち抜き層４３を形成する。このように、不純物を高濃度で導入したｐ型ポリシリコン膜を溝４２の内部に埋め込むことにより、寄生抵抗の小さいｐ型打ち抜き層４３を形成することができる。また、ポリシリコン膜に代えて溝４２の内部に金属膜（たとえばＷ（タングステン）膜）を埋め込んでもよく、その場合にはさらに寄生抵抗の小さい打ち抜き層を形成することができる。
【００８４】
続いて、フォトリソグラフィ技術によりパターニングされた窒化シリコン膜をマスクとしてエピタキシャル層４１をエッチングして溝を形成し、その溝内に酸化シリコン膜を埋め込むことによって素子分離領域（図示せず９を形成する。この素子分離領域を形成することにより、半導体基板４０の主面ではＬＤＭＯＳＦＥＴのセルが形成される活性領域が規定される。
【００８５】
次に、図１１に示すように、フォトレジスト膜をマスクにしてｐ型エピタキシャル層４１の一部にホウ素をイオン注入することによって、パンチスルーストッパ用のｐ型ウェル４４を形成する。ｐ型ウェル４４は、主としてＬＤＭＯＳＦＥＴのソース形成領域とチャネル形成領域とに形成される。
【００８６】
続いて、ｐ型エピタキシャル層４１の表面をフッ酸で洗浄した後、半導体基板４０を熱処理することによって、ｐ型エピタキシャル層４１の表面に酸化シリコン膜からなるゲート絶縁膜４５を形成する。ゲート絶縁膜４５は、酸化シリコン膜に代えて、窒素を含む酸化シリコン膜、いわゆる酸窒化シリコン膜を適用してもよい。この場合は、ゲート絶縁膜４５の界面におけるホットエレクトロンのトラップを低減することができる。また、熱酸化法で形成した酸化シリコン膜の上部にＣＶＤ法で酸化シリコン膜を堆積し、これら２層の酸化シリコン膜でゲート絶縁膜４５を構成してもよい。
【００８７】
次に、ゲート絶縁膜４５の上部にゲート電極４６を形成する。ゲート電極４６を形成するには、例えば、ゲート絶縁膜４５の上部にＣＶＤ法でノンドープのポリシリコン膜を堆積する。そして、そのポリシリコン膜にｎ型不純物を導入し、ポリシリコン膜の上部にＣＶＤ法で酸化シリコン膜からなるキャップ絶縁膜（図示せず）を堆積した後、フォトレジスト膜をマスクにしてキャップ絶縁膜およびポリシリコン膜をドライエッチングすることにより形成することができる。
【００８８】
続いて、フォトレジスト膜をマスクにしてｐ型エピタキシャル層４１の一部にＰ（リン）をイオン注入することによって、ｎ−型オフセットドレイン領域（ドレイン低濃度領域）４７を形成する。ｎ−型オフセットドレイン領域４７は、その端部がチャネル形成領域と接するように、ゲート電極４６の側壁下部で終端する。ｎ−型オフセットドレイン領域４７の不純物濃度を低くすることにより、ゲート電極４６とドレイン領域との間に空乏層が広がるようになるので、両者の間に形成される帰還容量（Ｃｇｄ）が低減される。
【００８９】
次に、フォトレジスト膜を除去した後、新たなフォトレジスト膜をマスクにしてｐ型ウェル４４の表面にＡｓ（ヒ素）をイオン注入することによって、ｎ−型ソース領域４８を形成する。不純物（Ａｓ）を低加速エネルギーでイオン注入し、ｎ−型ソース領域４８を浅く形成することにより、ソース領域からチャネル形成領域への不純物の広がりを抑制できるので、しきい値電圧の低下を抑制することができる。
【００９０】
続いて、フォトレジスト膜をマスクにしてｐ型ウェル４４の表面にＢ（ホウ素）をイオン注入することによって、ｎ−型ソース領域４８の下部にｐ型ハロー領域（図示せず）を形成する。このとき、半導体基板４０の主面に対して３０度の斜め方向から不純物をイオン注入する斜めイオン注入法を用いてイオン注入した後、半導体基板４０を９０度回転するという操作を４回繰り返す。ｐ型ハロー領域は、必ずしも形成する必要はないが、これを形成した場合は、ソース領域からチャネル形成領域への不純物の広がりがさらに抑制され、さらに短チャネル効果が抑制されるので、しきい値電圧の低下をさらに抑制することができる。
【００９１】
次に、フォトレジスト膜を除去した後、ゲート電極４６の側壁にサイドウォール４９を形成する。サイドウォール４９は、半導体基板４０上にＣＶＤ法で酸化シリコン膜を堆積した後、この酸化シリコン膜を異方性エッチングすることにより形成する。サイドウォール４９用の酸化シリコン膜は、具体的には有機ソースであるＴＥＯＳ（tetraethyl orthosilicate）を熱分解して形成するＨＬＤ（High Temperature Low Pressure Decomposition）膜が用いられる。ＨＬＤ膜は膜厚均一性に優れ、また、膜中に不純物が拡散し難いという特徴がある。
【００９２】
続いて、ドレイン形成領域の上部に開口部を有するフォトレジスト膜をマスクにして、ｎ−型オフセットドレイン領域４７の一部にＰ（リン）をイオン注入する。これにより、ｎ−型オフセットドレイン領域４７の一部には、ゲート電極４６のドレイン領域側の側壁に形成されたサイドウォール４９に対して自己整合的にｎ型オフセットドレイン領域（ドレイン高濃度領域）５０が形成される。
【００９３】
ｎ型オフセットドレイン領域５０の不純物濃度は、ｎ−型オフセットドレイン領域４７の不純物濃度よりも高くなる。すなわち、ｎ型オフセットドレイン領域５０は、ｎ−型オフセットドレイン領域４７よりも低抵抗となるので、オン抵抗（Ｒｏｎ）を低減することができる。
【００９４】
ｎ−型オフセットドレイン領域４７は、ゲート電極４６に対して自己整合的に形成されるのに対し、ｎ型オフセットドレイン領域５０は、ゲート電極４６の側壁のサイドウォール４９に対して自己整合的に形成されることから、ｎ型オフセットドレイン領域５０は、ゲート長方向に沿ったサイドウォール４９の膜厚に相当する分、ゲート電極４６から離間して形成される。したがって、ｎ型オフセットドレイン領域５０の不純物濃度を高くしても、帰還容量（Ｃｇｄ）に及ぼす影響は僅かである。
【００９５】
次に、ｎ型オフセットドレイン領域５０の形成に用いたフォトレジスト膜を除去した後、ｎ型オフセットドレイン領域５０の一部とソース形成領域のｐ型ウェル４４のそれぞれの上部に開口部を有するフォトレジスト膜をマスクにして、ｎ型オフセットドレイン領域５０とｐ型ウェル４４のそれぞれの一部にＡｓ（ヒ素）をイオン注入する。
【００９６】
このイオン注入により、ｎ型オフセットドレイン領域５０の一部には、ｎ型オフセットドレイン領域５０よりも不純物濃度が高く、かつ、ｎ型オフセットドレイン領域５０よりもさらにチャネル形成領域から離間したｎ＋型ドレイン領域（ドレイン高濃度領域）５１が形成される。
【００９７】
また、上述したイオン注入により、ｐ型ウェル４４には、ｎ−型ソース領域４８よりも不純物濃度が高く、かつ、ｎ−型ソース領域４８よりも底部の位置が深いｎ＋型ソース領域５２が形成される。ｎ＋型ソース領域５２は、ゲート電極４６の側壁のサイドウォール４９に対して自己整合的に形成されるので、ゲート長方向に沿ったサイドウォール４９の膜厚に相当する分、チャネル形成領域から離間して形成される。
【００９８】
このように、ｎ＋型ソース領域５２をサイドウォール４９に対して自己整合的に形成することにより、ｎ＋型ソース領域５２とチャネル形成領域との距離を高精度に規定することができる。他方、ゲート電極４６の側壁にサイドウォール４９を形成せず、フォトレジスト膜をマスクにしたイオン注入によってチャネル形成領域から離間したｎ＋型ソース領域５２を形成しようとすると、マスクの合わせずれによってｎ＋型ソース領域５２とチャネル形成領域との距離がばらついてしまう。この場合、ｎ＋型ソース領域５２の端部がチャネル形成領域に近づき過ぎると、ｎ＋型ソース領域５２の不純物がチャネル形成領域に拡散し、しきい値電圧がばらついてしまう。他方、ｎ＋型ソース領域５２の端部がチャネル形成領域から離れ過ぎると、ソース抵抗が増加してしまう。
【００９９】
したがって、ｎ＋型ソース領域５２をサイドウォール４９に対して自己整合で形成する本実施の形態１によれば、ＬＤＭＯＳＦＥＴを微細化した場合でもこのような問題を回避できるので、ＬＤＭＯＳＦＥＴの微細化を推進することができる。
【０１００】
ここまでの工程により、ｎ−型オフセットドレイン領域４７とｎ型オフセットドレイン領域５０とｎ＋型ドレイン領域５１とからなるドレイン領域、および、ｎ−型ソース領域４８とｎ＋型ソース領域５２とからなるソース領域を有するＬＤＭＯＳＦＥＴが完成する。
【０１０１】
ＬＤＭＯＳＦＥＴは、短いチャネル長で高電圧駆動を可能とするために、ゲート電極４６の一方（ドレイン領域）側でｎ−型オフセットドレイン領域４７が形成され、他方（ソース領域）側のソース形成領域とチャネル形成領域とにｐ型ウェル４４が形成されている。また、ｎ−型オフセットドレイン領域４７内における電荷量、および平面におけるゲート電極４６の端部とｎ＋型ドレイン領域５１との間の距離は、ＬＤＭＯＳＦＥＴのブレークダウン電圧が最大値となるように最適化しなければならない。
【０１０２】
次に、ｎ＋型ドレイン領域５１およびｎ＋型ソース領域５２の形成に用いたフォトレジスト膜を除去した後、ｐ型打ち抜き層４３の上部を開口したフォトレジスト膜をマスクにしてｐ型打ち抜き層４３の表面にフッ化ホウ素（ＢＦ2）をイオン注入することにより、ｐ＋型半導体領域５３を形成し、ｐ型打ち抜き層４３の表面を低抵抗化する。
【０１０３】
そして、ｐ＋型半導体領域５３の形成に用いたフォトレジスト膜を除去した後、図１２に示すように、半導体基板４０上にＣＶＤ法で窒化シリコン膜（図示せず）と酸化シリコン膜５４とを堆積する。その後、化学的機械的研磨（Chemical Mechanical Polishing）法を用いて酸化シリコン膜５４の表面を平坦化する。
【０１０４】
続いて、フォトレジスト膜をマスクにして酸化シリコン膜５４と窒化シリコン膜とをドライエッチングすることにより、ｐ型打ち抜き層４３（ｐ＋型半導体領域５３）、ソース領域（ｎ＋型ソース領域５２）、ドレイン領域（ｎ＋型ドレイン領域５１）およびゲート電極４６のそれぞれの上部にコンタクトホール５５を形成する。
【０１０５】
次に、コンタクトホール５５の内部を含む半導体基板４０上にスパッタリング法でＴｉ（チタン）膜およびＴｉＮ（窒化チタン）膜の積層膜であるチタン／窒化チタン膜５６ａを堆積する。そして、ＣＶＤ法にて半導体基板４０上にタングステン（Ｗ）膜５６ｂを堆積し、そのタングステン膜でコンタクトホール５５を埋め込む。続いて、ＣＭＰ（Chemical Mechanical Polishing）法にて半導体基板４０上のチタン／窒化チタン膜５６ａおよびタングステン膜５６ｂを除去し、コンタクトホール５５内にチタン／窒化チタン膜５６ａおよびタングステン膜５６ｂを残すことにより、コンタクトホール５５内にチタン／窒化チタン膜５６ａおよびタングステン膜５６ｂからなるプラグ５７を形成する。
【０１０６】
続いて、図１３に示すように、半導体基板４０上にスパッタリング法にて窒化タングステン（ＷＮ）膜およびタングステン（Ｗ）膜を順次堆積する。そして、フォトレジスト膜をマスクとしてこの積層膜をエッチングすることによって、ｎ＋型ソース領域５２およびｐ＋型半導体領域５３とを電気的に接続するソース配線３６ａ、ｎ＋型ドレイン領域５１と電気的に接続するドレイン配線３５ａ、および、ゲート電極４６と電気的に接続するゲート配線（図示せず）を形成する。
【０１０７】
次に、図１４に示すように、ソース配線３６ａ、ドレイン配線３５ａおよびゲート配線（図示せず）の上部にＣＶＤ法で酸化シリコン膜５８を堆積し、続いて、酸化シリコン膜５８の一部をエッチングしてドレイン配線３５ａおよびゲート配線（図示せず）に達するスルーホール５９を形成する。続いて、プラグ５７を形成した工程と同様の工程により、スルーホール５９内にチタン／窒化チタン膜６０ａおよびタングステン膜６０ｂよりなるプラグ６１を形成する。
【０１０８】
その後、プラグ６１上を含む酸化シリコン膜５８上にチタン膜／窒化チタン膜、アルミニウム膜、チタン／窒化チタン膜を順次積層して積層膜を形成する。そして、フォトレジスト膜をマスクとしたエッチングによりこの積層膜をパターニングし、ＬＤＭＯＳＦＥＴのドレイン領域（ｎ−型オフセットドレイン領域４７、ｎ型オフセットドレイン領域５０およびｎ＋型ドレイン領域５１）およびドレイン配線３５ａと電気的に接続するドレイン配線３５ｂと、ゲート電極４６およびゲート配線（図示せず）と電気的に接続する第２ゲート配線（図示せず）とを形成する。
【０１０９】
次に、図１５に示すように、ドレイン配線３５ｂおよび第２ゲート配線（図示せず）上を含む酸化シリコン膜５８上にＣＶＤ法で酸化シリコン膜６２を堆積する。続いて、酸化シリコン膜６２の一部をエッチングしてドレイン配線３５ｂおよび第２ゲート配線（図示せず）に達するスルーホール６３を形成する。なお、第２ゲート配線（図示せず）に達するスルーホール６３は、図１５では図示されない領域に形成される。そして、プラグ５７、６１を形成した工程と同様の工程により、スルーホール６３内にチタン／窒化チタン膜６４ａおよびタングステン膜６４ｂよりなるプラグ６５を形成する。
【０１１０】
次に、プラグ６５上を含む酸化シリコン膜６２上にチタン膜、アルミニウム膜および窒化チタン膜を順次積層して積層膜を形成する。そして、フォトレジスト膜をマスクとしたエッチングによりこの積層膜をパターニングし、ＬＤＭＯＳＦＥＴのドレイン領域（ｎ−型オフセットドレイン領域４７、ｎ型オフセットドレイン領域５０およびｎ＋型ドレイン領域５１）およびドレイン配線３５ａ、３５ｂと電気的に接続するドレイン配線３５ｃと、ゲート電極４６およびゲート配線（図示せず）、第２ゲート配線（図示せず）と電気的に接続する第３ゲート配線（図示せず）とを形成する。さらに、この工程で所定のドレイン配線３５ｃに隣接する領域に副線路３２を形成する。つまり、所定のドレイン配線３５ｃを主線路とし、この主線路に隣接する副線路３２よりなる方向性結合器が形成される。本実施の形態１では、ドレイン配線３５ｃに隣接する領域にソース配線が形成されていないので、ドレイン配線３５ｃに隣接する領域であってソース配線が形成されていない領域に副線路３２を形成することができる。この副線路３２はドレイン配線３５ｃを形成する工程で同時に形成することができる。つまり、ドレイン配線３５ｃを形成する際に使用するマスクを変更するだけで副線路３２を形成することができる。このように本実施の形態１によれば、工程を複雑化させることなく方向性結合器を形成することができる。
【０１１１】
なお、ゲート電極４６およびゲート配線（図示せず）、第２ゲート配線（図示せず）と電気的に接続する配線は、図１５に示されない領域にて形成される。ドレイン配線３５ｃの一部は後の工程にて後述するドレインパッドとなり、第３ゲート配線（図示せず）の一部は後の工程にて後述するゲートパッドとなる。
【０１１２】
次に、図８に示すように、ドレイン配線３５ｃと第３ゲート配線（図示せず）とを含む酸化シリコン膜６２上に、ＣＶＤ法にて酸化シリコン膜６６および窒化シリコン膜６７を堆積する。
【０１１３】
続いて、フォトレジスト膜をマスクとして窒化シリコン膜６７および酸化シリコン膜６６をエッチングし、ドレイン配線３５ｃに達する開口部と、第３ゲート配線（図示せず）に開口部を形成する。それにより、ドレイン配線３５ｃの一部からなるドレインパッド（図示せず）と、第３ゲート配線（図示せず）の一部からなるゲートパッド（図示せず）とを形成する。
【０１１４】
次に、半導体基板４０の裏面を研磨し、続いて、半導体基板４０の裏面に裏面電極６８を形成する。裏面電極６８は、たとえばＮｉ（ニッケル）−Ｃｕ（銅）合金膜をスパッタリング法で堆積することによって形成することができる。
【０１１５】
その後、半導体基板４０を分割領域（図示は省略）に沿って切断することにより、個々の半導体チップへ個片化した後、裏面電極６８を介して実装基板に半田付けする。これにより本実施の形態１における半導体装置を製造することができる。
【０１１６】
本実施の形態１によれば、方向性結合器を半導体チップの内部に形成することができるので、ＲＦパワーモジュールの小型化を図ることができる。なお、ドレイン配線の多層配線構造として、ドレイン配線を３層としている例について説明しているが、これは例示であり、ドレイン配線の層数を３層以上や３層以下にする場合についても本発明を適用することができる。
【０１１７】
（実施の形態２）
前記実施の形態１では、ドレイン配線３５ｃと同層で方向性結合器の副線路３２を形成する例について説明したが、本実施の形態２ではドレイン配線３５ｃの上層に方向性結合器の副線路３２を形成する例について説明する。
【０１１８】
図１６は、図６に示す半導体チップ１１に形成されている終段増幅部２７ａのレイアウト構成の一例を示す上面図である。図１６に示す終段増幅部２７ａのレイアウト構成は、図７に示す前記実施の形態１における終段増幅部２７ａのレイアウト構成とほぼ同様の構成をしているため異なる点について説明する。図１６に示す終段増幅部２７ａのレイアウト構成と図７に示す終段増幅部２７ａのレイアウト構成と異なる点は、方向性結合器を構成する副線路３２の配置位置である。すなわち、前記実施の形態１では、方向性結合器の副線路３２がドレイン配線３５ｃと同層で形成されているのに対し（図７および図８参照）、本実施の形態２では、方向性結合器の副線路３２がドレイン配線３５ｃの上層に形成されている点が異なる。
【０１１９】
図１７は、方向性結合器を含む終段増幅部２７ａの一部断面を示す断面図である。図１７に示すように、本実施の形態２では、ドレイン配線３５ａ、３５ｂ、３５ｃによりドレイン配線が３層配線構造をとっており、さらに、ソース配線３６ａ、３６ｂ、３６ｃによりソース配線が３層配線構造をとっている。この場合、前記実施の形態１と異なりドレイン配線３５ｃと同層にソース配線３６ｃが形成されているため、ドレイン配線３５ｃの隣接領域に方向性結合器の副線路３２を形成することができない。そこで、本実施の形態２では、ドレイン配線３５ｃの上層に副線路３２を設けるようにしている。このようにドレイン配線３５ｃの上層に副線路３２を設ける場合であっても、ドレイン配線３５ｃよりなる主線路と、絶縁膜である酸化シリコン膜６６を介して主線路上に形成された副線路３２により方向性結合器が形成される。つまり、方向性結合器は、主線路と副線路３２との電磁界結合によって主線路を進行する電力を検出するが、電磁界結合は主線路の周囲に副線路３２があれば発生するので、主線路と同層で副線路を形成する場合や主線路の上層に副線路を形成する場合も同じように方向性結合器を構成することができる。
【０１２０】
図１７では、ドレイン配線３５ｃの上層に副線路３２を設けており、この副線路３２は１層で形成されているが、図１８に示すように、ドレイン配線３５ｃの上層に形成する副線路３２を多層構造としてもよい。そして、この場合、下層の副線路３２上に酸化シリコン膜６９を形成し、この酸化シリコン膜６９上に上層の副線路３２を形成する。さらに、上層の副線路３２を覆う酸化シリコン膜７０を新たに形成する。図１８に示す場合、下層に形成されている副線路３２と上層に形成されている副線路３２とは、例えば、図１９や図２０に示すようにして接続されている。図１９および図２０は、図１８の矢印の方向から副線路３２を見た図となっている。このように副線路３２を多層構造とすることにより、副線路３２の長さを長くすることができ主線路（ドレイン配線３５ｃ）との電磁界結合の結合度を大きくすることができる。
【０１２１】
なお、本実施の形態２では、ドレイン配線とソース配線がともに３層構造となっている場合を前提として、ドレイン配線３５ｃの上層に副線路３２を形成する例について説明しているが、前記実施の形態１のようにソース配線の配線層数がドレイン配線の配線層数よりも少ない場合であっても、ドレイン配線３５ｃの上層に副線路３２を設けてもよい。
【０１２２】
（実施の形態３）
前記実施の形態２では１本のドレイン配線３５ｃを主線路とし、この主線路の上層に副線路３２を設けることにより方向性結合器を構成する例について説明したが、本実施の形態３では、複数のドレイン配線３５ｃを主線路とし、この複数のドレイン配線３５ｃ上に副線路３２を設ける例について説明する。
【０１２３】
図２１は、図６に示す半導体チップ１１に形成されている終段増幅部２７ａのレイアウト構成の一例を示す上面図である。図２１に示す終段増幅部２７ａのレイアウト構成は、図７に示す前記実施の形態１における終段増幅部２７ａのレイアウト構成とほぼ同様の構成をしているため異なる点について説明する。図２１に示す終段増幅部２７ａのレイアウト構成と図７に示す終段増幅部２７ａのレイアウト構成と異なる点は、複数のドレイン配線３５ｃ上に副線路３２を形成して方向性結合器を構成している点である。図２１では、例えば、隣接する３本のドレイン配線３５ｃ上にわたって副線路３２が形成されている。隣接する３本のドレイン配線３５ｃ上に形成されているそれぞれの副線路３２は、共通する一端側で接続されている。なお、複数のドレイン配線３５ｃ上に形成されている副線路３２を接続する方法としては図２１に示す場合に限られず、図２２に示すように、隣接する３本の副線路３２をＳ字状に接続してもよい。
【０１２４】
図２３は、方向性結合器を含む終段増幅部２７ａの一部断面を示す断面図である。図２３からわかるように、本実施の形態３では、隣接する複数のドレイン配線３５ｃが方向性結合器の主線路となっており、これらの複数のドレイン配線３５ｃ上に副線路３２が形成されている。複数のドレイン配線３５ｃ上に形成されている副線路３２は互いに接続されており、１つの方向性結合器を形成している。
【０１２５】
本実施の形態３によれば、主線路として複数のドレイン配線３５ｃを利用し、この主線路上に副線路３２を設けているので、方向性結合器を構成する主線路および副線路３２の長さを長くすることができる。したがって、方向性結合器の結合度を向上させることができる効果が得られる。なお、本実施の形態３では、主線路として、例えば、３本のドレイン配線３５ｃを利用する例について説明しているが、主線路として利用するドレイン配線３５ｃの本数は３本以上でも３本以下であってもよい。
【０１２６】
（実施の形態４）
前記実施の形態１では、図５に示すように、ＲＦパワーモジュールを構成する実装基板１０上に１つの半導体チップ１１を搭載する例について説明したが、本実施の形態４では別の形態について説明する。つまり、前記実施の形態１では、図２に示す増幅回路１３ａａ、１３ｂ、バンド切換スイッチ１８、１９および差動増幅器２０が１つの半導体チップ１１に形成されているが、例えば、本実施の形態４では、図２に示す増幅回路１３ａ、１３ｂ、バンド切換スイッチ１８、１９および差動増幅器２０を図２４に示すように実装基板１０上の２つの半導体チップ１１ａ、１１ｂに分けて形成している。例えば、図２４では、図２に示す増幅部１４ａ、１４ｂが半導体チップ１１ａに形成されており、図２に示すバイアス回路１５ａ、１５ｂなどの増幅部１４ａ、１４ｂを制御する制御回路が半導体チップ１１ｂに形成されている。このような構成をとる場合、図２に示す方向性結合器１６ａ、１６ｂは、半導体チップ１１ａに形成することが望ましい。半導体チップ１１ａには、電力を増幅する増幅部１４ａ、１４ｂが形成されており、この増幅部１４ａ、１４ｂで増幅された電力を検出する機能を方向性結合器１６ａ、１６ｂが有しているからである。つまり、半導体チップ１１ｂに方向性結合器１６ａ、１６ｂを形成する場合、半導体チップ１１ａに形成されている増幅部１４ａ、１４ｂからの出力を半導体チップ１１ｂに引き回す必要があり構成が複雑となるからである。なお、図２に示す検波回路１７ａ、１７ｂは、半導体チップ１１ａ、１１ｂのいずれに形成してもよい。このように増幅部１４ａ、１４ｂと制御回路（バイアス回路１５ａ、１５ｂなど）を別々の半導体チップ１１ａ、１１ｂに形成する場合も方向性結合器１６ａ、１６ｂを半導体チップ１１ａの内部に形成することで、実装基板１０の小型化を達成することができる。
【０１２７】
図２５は、実装基板１０上に３つの半導体チップ１１ｂ、１１ｃ、１１ｄが搭載されている例を示す上面図である。このとき、半導体チップ１１ｂには、図２に示すバイアス回路１５ａ、１５ｂなどの制御回路が形成されている。一方、半導体チップ１１ｃには、図２に示す増幅部１４ａと方向性結合器１６ａが形成されている。また、半導体チップ１１ｄには、図２に示す増幅部１４ｂと方向性結合器１６ｂが形成されている。つまり、半導体チップ１１ｃには、ＧＳＭ方式低周波帯域用の増幅部１４ａが形成されており、半導体チップ１１ｄには、ＧＳＭ方式高周波帯域用の増幅部１４ｂが形成されている。なお、図２に示す検波回路１７ａは、半導体チップ１１ｂあるいは半導体チップ１１ｃに形成され、検波回路１７ｂは、半導体チップ１１ｂあるいは半導体チップ１１ｄに形成されている。このように３つの半導体チップ１１ｂ、１１ｃ、１１ｄが実装基板１０に搭載されている場合であっても、増幅部１４ａが形成されている半導体チップ１１ｃに方向性結合器１６ａを形成し、増幅部１４ｂが形成されている半導体チップ１１ｄに方向性結合器１６ｂを形成することで、実装基板１０の小型化を達成することができる。
【０１２８】
図２６は、実装基板１０上に２つの半導体チップ１１ｅ、１１ｆが搭載されている例を示す上面図である。このとき、半導体チップ１１ｅには、図２に示す増幅部１４ａ、１４ｂ、バイアス回路１５ａ、１５ｂ（制御回路）および方向性結合器１６ａ、１６ｂなどが形成されている。一方、半導体チップ１１ｆには、図２に示す検波回路１７ａ、１７ｂが形成されている。つまり、図２６では、検波回路１７ａ、１７ｂだけが別の半導体チップ１１ｆに形成されている。このような２つの半導体チップ１１ｅ、１１ｆが実装基板１０に搭載されている場合であっても、増幅部１４ａ、１４ｂが形成されている半導体チップ１１ｅに方向性結合器１６ａ、１６ｂを形成することで、実装基板１０の小型化を達成することができる。
【０１２９】
図２７は、実装基板１０上に半導体チップ１１ｇが搭載され、実装基板１０の外部に半導体チップ１１ｈが配置される例を示す上面図である。このとき、半導体チップ１１ｈには、図２に示す検波回路１７ａ、１７ｂが形成されており、その他の回路は半導体チップ１１ｇに形成されている。つまり、半導体チップ１１ｇには、図２に示す増幅部１４ａ、１４ｂ、バイアス回路１５ａ、１５ｂ（制御回路）および方向性結合器１６ａ、１６ｂなどが形成されている。このように検波回路１７ａ、１７ｂが実装基板１０の外部に配置される半導体チップ１１ｈに形成する場合であっても、増幅部１４ａ、１４ｂが形成されている半導体チップ１１ｇに方向性結合器１６ａ、１６ｂを形成することで、実装基板１０の小型化を達成することができる。
【０１３０】
以上のように、図２に示す回路を様々なレイアウト構成で実現する場合であっても、方向性結合器１６ａ、１６ｂを半導体チップの内部に形成することで、ＲＦパワーモジュールを構成する実装基板１０の小型化を図ることができる。
【０１３１】
（実施の形態５）
本実施の形態５では、前記実施の形態４で説明した図２４のレイアウト構成でＲＦパワーモジュールが形成されている一例について説明する。図２４では、実装基板１０上に半導体チップ１１ａと半導体チップ１１ｂが搭載されており、半導体チップ１１ａには、図２に示す増幅部１４ａ、１４ｂおよび方向性結合器１６ａ、１６ｂが形成され、半導体チップ１１ｂには、図２に示すバイアス回路１５ａ、１５ｂなどの制御回路が形成されている。特に、本実施の形態５では、図２に示す検波回路１７ａ、１７ｂも半導体チップ１１ｂに搭載されている例について説明する。本実施の形態５では、半導体チップ１１ａはＧａＡｓ基板などの化合物半導体基板（半絶縁性基板）から構成され、半導体チップ１１ｂは、シリコン基板から構成されている。
【０１３２】
例えば、ガリウム砒素（ＧａＡｓ）などのIII−Ｖ族化合物半導体を使用した半導体素子がある。化合物半導体はシリコン（Ｓｉ）に比べて移動度が大きく、半絶縁性結晶が得られる特徴を有する。また、化合物半導体は、混晶を作ることが可能であり、ヘテロ接合を形成することができる。
【０１３３】
ヘテロ接合を使用した半導体素子として、ヘテロ接合型バイポーラトランジスタ（以下、ＨＢＴ（Heterojunction  Bipolar  Transistor）という）がある。このＨＢＴは、ガリウム砒素をベース層に用い、インジウムガリウムリン（ＩｎＧａＰ）またはアルミニウムガリウム砒素（ＡｌＧａＡｓ）などをエミッタ層に用いたバイポーラトランジスタである。すなわち、ＨＢＴは、ベース層とエミッタ層で異なる半導体材料を使用してヘテロ接合を形成したバイポーラトランジスタである。
【０１３４】
このヘテロ接合により、ベースエミッタ接合におけるエミッタの禁制帯幅をベースの禁制帯幅より大きくすることができる。したがって、エミッタからベースへのキャリアの注入をベースからエミッタへの逆電荷のキャリアの注入に比べて極めて大きくすることができるので、ＨＢＴの電流増幅率は極めて大きくなる特徴がある。
【０１３５】
ＨＢＴは、上記したように電流増幅率が極めて大きくなることから、例えば、携帯電話機に搭載される電力増幅器（ＲＦ（Radio Frequency）モジュール）に使用されている。ＲＦモジュールでは、ＨＢＴを形成した半導体チップが実装基板に実装されている。このことから、本実施の形態５では、図２４に示す半導体チップ１１ａに形成されている増幅部１４ａ、１４ｂをＨＢＴで形成する。一方、図２に示すバイアス回路１５ａ、１５ｂや検波回路１７ａ、１７ｂは通常ＭＯＳＦＥＴ（電界効果トランジスタ）を使用して形成されるため、シリコン基板からなる半導体チップ１１ｂに形成される。ここで、半導体チップ１１ａは、ＨＢＴから構成される増幅部１４ａ、１４ｂとともに方向性結合器１６ａ、１６ｂも形成される。そこで、本実施の形態５では、ＨＢＴと方向性結合器１６ａ、１６ｂとを半導体チップ１１ａに形成する例を説明する。
【０１３６】
本実施の形態５においても、増幅部１４ａ、１４ｂは３段増幅段で形成されている。図２８は３段増幅段の最終段である終段増幅部のレイアウト構成を示す図である。図２８において、終段増幅部は、素子分離領域７２によって複数のセル領域に分離されている。個々のセル領域にはＨＢＴが形成されている。ここのセル領域からはエミッタ配線７３、ベース配線７４およびコレクタ配線７５が引き出されている。そして、各セル領域から引き出されているコレクタ配線７５は、コレクタ引き出し配線７６と電気的に接続されており、このコレクタ引き出し配線７６はパッド（コレクタパッド）７１に接続されている。
【０１３７】
このように構成されている最終増幅部によれば、ベース配線７４を進行してきた電力がＨＢＴに入力し、電力が入力されたＨＢＴで電力が増幅されてコレクタ配線７５およびコレクタ引き出し配線７６からパッド７１へ増幅された電力が出力される。すなわち、コレクタ配線７５およびコレクタ引き出し配線７６を増幅された電力が進行する。そこで、本実施の形態５では、増幅された電力が進行する所定のコレクタ引き出し配線７６を主線路とし、この主線路となる所定のコレクタ引き出し配線７６上に副線路７７を設けている。これにより、所定のコレクタ引き出し配線７６からなる主線路と、主線路上に形成された副線路７７により方向性結合器が形成される。したがって、コレクタ引き出し配線７６を進行する電力を方向性結合器で検知することができる。
【０１３８】
ここで、コレクタ配線７５を主線路とし、このコレクタ配線７５上に副線路７７を設けて方向性結合器を構成することも考えられる。しかし、図２８に示すように、コレクタ配線７５は複数のコレクタ配線７５を接続するコレクタ引き出し配線７６に比べて長さが短くなっている。方向性結合器の結合度は主線路および副線路の長さが長いほど大きくなるため、コレクタ配線７５を主線路とする方向性結合器では、コレクタ引き出し配線７６を主線路とする方向性結合器よりも結合度が小さくなってしまう。このことから、本実施の形態１では、コレクタ引き出し配線７６を主線路とし、この主線路上に副線路７７を設ける構成をとることで、方向性結合器の結合度を向上させている。
【０１３９】
図２９は、方向性結合器とＨＢＴを含む構造の一部断面を示す断面斜視図である。図２９に示すように、素子分離領域７２によって素子形成領域が分離されている。分離されている素子形成領域においては、半絶縁性基板であるＧａＡｓ基板８０上にサブコレクタ用半導体層８１が形成され、このサブコレクタ用半導体層８１上にコレクタ用半導体層８２が形成されている。サブコレクタ用半導体層８１は、ｎ＋型ＧａＡｓ層から形成され、コレクタ用半導体層８２は、ｎ−型ＧａＡｓ層から形成されている。そして、コレクタ用半導体層８２には開口部が設けられ、開口部内にコレクタ電極８８が形成されている。このコレクタ電極８８は、コレクタ配線７５と電気的に接続されている。
【０１４０】
コレクタ用半導体層８２上には、ベース用半導体層８３が形成されており、このベース用半導体層８３に接続するようにベース電極８７が形成されている。ベース用半導体層８３は、ｐ＋型ＧａＡｓ層から形成されている。ベース用半導体層８３上には、エミッタ用半導体層８４が形成され、エミッタ用半導体層８４上にＧａＡｓ層８５が形成されている。そして、ＧａＡｓ層８５上にエミッタ電極８６が形成され、このエミッタ電極８６上にエミッタ配線７３が電気的に接続されている。エミッタ用半導体層８４は、ｎ−型ＩｎＧａＰ層から形成されている。このようにして、素子形成領域にＨＢＴが形成されている。
【０１４１】
ＨＢＴのコレクタ電極８８と接続しているコレクタ配線７５は、コレクタ引き出し配線７６と接続されている。このコレクタ引き出し配線７６が方向性結合器の主線路となる。コレクタ引き出し配線７６上には絶縁膜８９が形成されており、この絶縁膜８９を介したコレクタ引き出し配線７６上に方向性結合器の副線路７７が形成されている。そして、副線路７７を覆うように絶縁膜９０が形成されている。一方、ＧａＡｓ基板８０の裏面側には、裏面電極９１が形成されている。このようにして、ＧａＡｓ基板８０上にＨＢＴと方向性結合器が形成される。
【０１４２】
本実施の形態５における半導体装置は上記のように構成されており、以下にその製造方法について図面を参照しながら説明する。
【０１４３】
図３０に示すように、半絶縁性基板をウェハの状態で用意する。半絶縁性基板とは、禁制帯幅の大きい化合物半導体から構成された基板である。禁制帯幅の大きい化合物半導体では、ある種の不純物を添加すると禁制帯内に深い準位が形成され、電子および正孔がこの深い準位に固定されてキャリア密度が非常に小さくなり絶縁体に近くなる。このような基板を半絶縁性基板と呼ぶ。本実施の形態５では、半絶縁性基板に一例としてＧａＡｓ基板８０を使用するが、ＩｎＰ基板などを使用してもよい。ＧａＡｓ基板８０では、Ｃｒ、Ｉｎ、酸素などの添加あるいは過剰に砒素を導入することにより深い準位が形成され、半絶縁性基板となる。
【０１４４】
次に、ＧａＡｓ基板８０上にサブコレクタ用半導体層８１を形成し、サブコレクタ用半導体層８１上にコレクタ用半導体層８２を形成する。サブコレクタ用半導体層８１は、例えば、ｎ＋型ＧａＡｓ層から形成され、コレクタ用半導体層８２はｎ−型ＧａＡｓ層から形成されている。ｎ＋型ＧａＡｓ層およびｎ−型ＧａＡｓ層は、ＧａＡｓ層にｎ型不純物であるシリコン（Ｓｉ）などを添加することにより形成することができ、例えば、エピタキシャル成長法で形成することができる。さらに、コレクタ用半導体層８２上にベース用半導体層８３を形成し、ベース用半導体層８３上にエミッタ用半導体層８４を形成する。ベース用半導体層８３は、ｐ＋型ＧａＡｓ層から形成されている。ｐ＋型ＧａＡｓ層は、ＧａＡｓ層にｐ型不純物である炭素（Ｃ）を添加することにより形成することができ、例えば、エピタキシャル成長法で形成することができる。エミッタ用半導体層８４は、ｎ−型ＩｎＧａＰ層から形成される。ｎ−型ＩｎＧａＰ層は、ＩｎＧａＰ層にｎ型不純物であるシリコン（Ｓｉ）を添加することにより形成され、例えば、エピタキシャル成長法で形成することができる。エミッタ用半導体層８４上にはＧａＡｓ層８５を、例えば、エピタキシャル成長法で形成する。
【０１４５】
続いて、ＧａＡｓ層８５上にＷＳｉＮ膜を成膜した後、フォトリソグラフィ技術およびエッチング技術を使用することにより、ＷＳｉＮ膜とＧａＡｓ層をパターニングする。これにより、ＷＳｉＮ膜よりなるエミッタ電極８６を形成することができる。
【０１４６】
次に、素子分離領域７２を形成する。素子分離領域７２は、ＧａＡｓ基板８０の表面、サブコレクタ用半導体層８１、コレクタ用半導体層８２、ベース用半導体層８３およびエミッタ用半導体層８４にヘリウムイオンを導入することにより形成する。なお、本実施の形態５では、素子分離領域７２を形成するためにヘリウムを導入しているが、導入する元素はヘリウムに限らない。すなわち、素子分離領域７２は、半導体層に非金属元素を導入することにより形成できるので、半導体層に導入する元素としては、非金属元素であればよい。特に、素子分離領域７２を形成するために半導体層に深く元素を導入することが望ましいので、非金属元素としては、水素（Ｈ）、ヘリウム（Ｈｅ）やホウ素（Ｂ）などを使用することができる。このような軽い元素のうち、素子の信頼性に影響を与えにくいという観点から、ヘリウムを使用することが望ましい。
【０１４７】
続いて、素子形成領域においてベース用半導体層８３に達する開口部を形成し、この開口部を埋め込むようにＭｏ／Ａｕ／Ｐｔ／Ｔｉ／Ｐｔ膜を形成する。そして、フォトリソグラフィ技術およびエッチング技術を使用することにより、Ｍｏ／Ａｕ／Ｐｔ／Ｔｉ／Ｐｔ膜、エミッタ用半導体層８４およびベース用半導体層８３をパターニングする。これにより、ベース用半導体層８３上にＭｏ／Ａｕ／Ｐｔ／Ｔｉ／Ｐｔ膜からなるベース電極８７を形成することができる。
【０１４８】
次に、フォトリソグラフィ技術およびエッチング技術を使用することにより、素子形成領域のコレクタ用半導体層８２に溝を形成する。その後、ＧａＡｓ基板８０上にＡｕ／Ｎｉ／ＡｕＧｅ膜を形成する。そして、フォトリソグラフィ技術およびエッチング技術を使用することによりＡｕ／Ｎｉ／ＡｕＧｅ膜をパターニングしてコレクタ電極８８を形成する。
【０１４９】
続いて、ＧａＡｓ基板８０上に保護膜を形成する。保護膜は、例えば、酸化シリコン膜から形成され、ＣＶＤ（Chemical Vapor Deposition）法を使用して形成することができる。そして、フォトリソグラフィ技術およびエッチング技術を使用することにより、保護膜をパターニングする。パターニングは、コレクタ電極８８上を露出するように行なわれる。
【０１５０】
次に、ＧａＡｓ基板８０上にＰｔ／Ａｕ／Ｔｉ膜を形成する。そして、フォトリソグラフィ技術およびエッチング技術を使用することにより、Ｐｔ／Ａｕ／Ｔｉ膜をパターニングする。これにより、コレクタ電極８８に電気的に接続するコレクタ配線７５およびコレクタ配線７５に接続するコレクタ引き出し配線７６を形成することができる。所定のコレクタ引き出し配線７６は方向性結合器の主線路としても機能する。なお、図３０には現れないが、ベース電極８７に接続するベース配線（図示せず）も形成する。
【０１５１】
続いて、図３１に示すように、ＧａＡｓ基板８０上に絶縁膜８９を形成する。絶縁膜８９は、例えば、酸化シリコン膜から形成され、ＣＶＤ法を使用して形成することができる。そして、絶縁膜８９上に金属膜を形成した後、フォトリソグラフィ技術およびエッチング技術を使用することにより、金属膜をパターニングする。これにより、金属膜よりなる副線路７７が形成される。副線路７７は、コレクタ引き出し配線７６と平行するように形成される。
【０１５２】
次に、図２９に示すように、ＧａＡｓ基板８０上に絶縁膜９０を形成した後、フォトリソグラフィ技術およびエッチング技術を使用することにより、絶縁膜９０および絶縁膜８９などをパターニングする。パターニングは、エミッタ電極８６上を露出するように行なわれる。
【０１５３】
そして、ＧａＡｓ基板８０上にＡｕ／Ｔｉ膜を形成する。そして、フォトリソグラフィ技術およびエッチング技術を使用することにより、Ａｕ／Ｔｉ膜をパターニングする。これにより、エミッタ電極８６に電気的に接続するエミッタ配線７３を形成することができる。
【０１５４】
続いて、ＧａＡｓ基板８０の裏面に裏面電極９１を形成する。この後、ＧａＡｓ基板８０よりなるウェハをチップ領域毎にダイシングして半導体チップを得ることができる。そして、半導体チップは実装基板に搭載してＲＦパワーモジュールが製造される。このようにして、本実施の形態５では、半導体チップの内部にＨＢＴともに方向性結合器を形成することができる。本実施の形態５でも、半導体チップの内部に方向性結合器を形成するようにしたので、実装基板の小型化を図ることができる。
【０１５５】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【０１５６】
本発明は、半導体装置を製造する製造業に幅広く利用することができる。
【図面の簡単な説明】
【０１５７】
【図１】デジタル携帯電話機における信号送受信部のブロック図を示す図である。
【図２】ＲＦパワーモジュールにおける高周波増幅回路の回路ブロック図を示す図である。
【図３】方向性結合器を説明する図である。
【図４】検波回路の一例を示す回路図である。
【図５】ＲＦパワーモジュールの実装構成を示す平面図である。
【図６】半導体チップのレイアウト構成を示す上面図である。
【図７】終段増幅部のレイアウト構成を示す上面図である。
【図８】方向性結合器を含む終段増幅部の一部断面を示す断面図である。
【図９】出力電力と検波電圧との関係を示すグラフである。
【図１０】本発明の実施の形態１における半導体装置の製造工程を示す断面図である。
【図１１】図１０に続く半導体装置の製造工程を示す断面図である。
【図１２】図１１に続く半導体装置の製造工程を示す断面図である。
【図１３】図１２に続く半導体装置の製造工程を示す断面図である。
【図１４】図１３に続く半導体装置の製造工程を示す断面図である。
【図１５】図１４に続く半導体装置の製造工程を示す断面図である。
【図１６】実施の形態２における終段増幅部のレイアウト構成を示す上面図である。
【図１７】方向性結合器を含む終段増幅部の一部断面を示す断面図である。
【図１８】方向性結合器を含む終段増幅部の一部断面を示す断面図である。
【図１９】下層に形成されている副線路と上層に形成されている副線路との接続関係を示す図である。
【図２０】下層に形成されている副線路と上層に形成されている副線路との接続関係を示す図である。
【図２１】実施の形態３における終段増幅部のレイアウト構成を示す上面図である。
【図２２】実施の形態３における終段増幅部のレイアウト構成を示す上面図である。
【図２３】方向性結合器を含む終段増幅部の一部断面を示す断面図である。
【図２４】実施の形態４におけるＲＦパワーモジュールの実装構成を示す上面図である。
【図２５】ＲＦパワーモジュールの実装構成を示す上面図である。
【図２６】ＲＦパワーモジュールの実装構成を示す上面図である。
【図２７】ＲＦパワーモジュールの実装構成を示す上面図である。
【図２８】実施の形態５における終段増幅部のレイアウト構成を示す上面図である。
【図２９】方向性結合器とＨＢＴを含む構造の一部断面を示す断面斜視図である。
【図３０】実施の形態５における半導体装置の製造工程を示す断面斜視図である。
【図３１】図３０に続く半導体装置の製造工程を示す断面斜視図である。
【図３２】本発明者らが検討したＲＦパワーモジュールの実装構成を示す上面図である。
【符号の説明】
【０１５８】
１  デジタル信号処理部
２  ＩＦ部
３  変調信号源
４  ミキサ
５  ＲＦパワーモジュール
６  アンテナスイッチ
７  アンテナ
８  低雑音増幅器
１０  実装基板
１１  半導体チップ
１１ａ〜１１ｈ  半導体チップ
１２ａ  整合回路
１２ｂ  整合回路
１３ａ  増幅回路
１３ｂ  増幅回路
１４ａ  増幅部
１４ｂ  増幅部
１５ａ  バイアス回路
１５ｂ  バイアス回路
１６ａ  方向性結合器
１６ｂ  方向性結合器
１７ａ  検波回路
１７ｂ  検波回路
１８  バンド切換スイッチ
１９  バンド切換スイッチ
２０  差動増幅器
２１  ｎチャネル型ＭＯＳＦＥＴ
２２  ｐチャネル型ＭＯＳＦＥＴ
２３  ｐチャネル型ＭＯＳＦＥＴ
２４  ｎチャネル型ＭＯＳＦＥＴ
２５ａ  初段増幅部
２５ｂ  初段増幅部
２６ａ  中段増幅部
２６ｂ  中段増幅部
２７ａ  終段増幅部
２７ｂ  終段増幅部
２８  容量素子
２９  抵抗素子
３０  制御回路
３１  検波回路
３２  副線路
３３  パッド
３４  パッド
３５ａ  ドレイン配線
３５ｂ  ドレイン配線
３５ｃ  ドレイン配線
３６ａ  ソース配線
３６ｂ  ソース配線
３６ｃ  ソース配線
３７  ゲート配線
４０  半導体基板
４１  ｐ型エピタキシャル層
４２  溝
４３  ｐ型打ち抜き層
４４  ｐ型ウェル
４５  ゲート絶縁膜
４６  ゲート電極
４７  ｎ−型オフセットドレイン領域
４８  ｎ−型ソース領域
４９  サイドウォール
５０  ｎ型オフセットドレイン領域
５１  ｎ＋型ドレイン領域
５２  ｎ＋型ソース領域
５３  ｐ＋型半導体領域
５４  酸化シリコン膜
５５  コンタクトホール
５６ａ  チタン／窒化チタン膜
５６ｂ  タングステン膜
５７  プラグ
５８  酸化シリコン膜
５９  スルーホール
６０ａ  チタン／窒化チタン膜
６０ｂ  タングステン膜
６１  プラグ
６２  酸化シリコン膜
６３  スルーホール
６４ａ  チタン／窒化チタン膜
６４ｂ  タングステン膜
６５  プラグ
６６  酸化シリコン膜
６７  窒化シリコン膜
６８  裏面電極
６９  酸化シリコン膜
７０  酸化シリコン膜
７１  パッド
７２  素子分離領域
７３  エミッタ配線
７４  ベース配線
７５  コレクタ配線
７６  コレクタ引き出し配線
７７  副線路
８０  ＧａＡｓ基板
８１  サブコレクタ用半導体層
８２  コレクタ用半導体層
８３  ベース用半導体層
８４  エミッタ用半導体層
８５  ＧａＡｓ層
８６  エミッタ電極
８７  ベース電極
８８  コレクタ電極
８９  絶縁膜
９０  絶縁膜
９１  裏面電極
１００  実装基板
１０１  半導体チップ
１０２  方向性結合器
Ｐｉｎ１  端子
Ｐｉｎ２  端子
Ｐｏｕｔ１  端子
Ｐｏｕｔ２  端子
Ｖａｐｃ  端子
【図１】
2008244382.tif 000003
【図２】
2008244382.tif 000004
【図３】
2008244382.tif 000005
【図４】
2008244382.tif 000006
【図５】
2008244382.tif 000007
【図６】
2008244382.tif 000008
【図７】
2008244382.tif 000009
【図８】
2008244382.tif 000010
【図９】
2008244382.tif 000011
【図１０】
2008244382.tif 000012
【図１１】
2008244382.tif 000013
【図１２】
2008244382.tif 000014
【図１３】
2008244382.tif 000015
【図１４】
2008244382.tif 000016
【図１５】
2008244382.tif 000017
【図１６】
2008244382.tif 000018
【図１７】
2008244382.tif 000019
【図１８】
2008244382.tif 000020
【図１９】
2008244382.tif 000021
【図２０】
2008244382.tif 000022
【図２１】
2008244382.tif 000023
【図２２】
2008244382.tif 000024
【図２３】
2008244382.tif 000025
【図２４】
2008244382.tif 000026
【図２５】
2008244382.tif 000027
【図２６】
2008244382.tif 000028
【図２７】
2008244382.tif 000029
【図２８】
2008244382.tif 000030
【図２９】
2008244382.tif 000031
【図３０】
2008244382.tif 000032
【図３１】
2008244382.tif 000033
【図３２】
2008244382.tif 000034