(57)【要約】【課題】ＳＯＩ基板において、部分ＳＯＩ基板の製造方法を簡略化する【解決手段】まず、シリコンウェハ４０を用意する。そして、当該ウェハ４０上にマスク材５０を形成し、ウェハ４０のうち第１領域１となる場所のマスク材５０が開口するようにマスク材５０をパターニングする（図２（ａ））。続いて、酸素イオンをウェハ４０にイオン注入する（図２（ｂ））。この場合、ウェハ４０上にマスク材５０が形成された第２領域２ではシリコンウェハ４０への酸素イオンの進入がマスク材５０によって妨げられるが、マスク材５０が開口した第１領域１ではマスク材５０が形成された第２領域２よりも深く酸素イオンが進入する。この後、マスク材５０を除去して熱処理することでＳＯＩ基板が完成する。【選択図】図２
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【特許請求の範囲】
【請求項１】
第１シリコン層（１０）と、当該第１シリコン層（１０）上に形成された埋め込み酸化層（３０）と、当該埋め込み酸化層（３０）上に形成された第２シリコン層（２０）とを備えて構成される半導体基板であって、
第１領域（１）における前記第２シリコン層（２０）は、第２領域（２）における前記第２シリコン層（２０）よりも厚くされており、前記第１領域（１）における前記第１シリコン層（１０）は、前記第２領域（２）における前記第１シリコン層（１０）よりも薄くされていることを特徴とする半導体基板。
【請求項２】
前記埋め込み酸化層（３０）は、前記第１領域（１）から前記第２領域（２）にわたって連続的に形成されていることを特徴とする請求項１に記載の半導体基板。
【請求項３】
第１シリコン層（１０）と、当該第１シリコン層（１０）上に形成された埋め込み酸化層（３０）と、当該埋め込み酸化層（３０）上に形成された第２シリコン層（２０）とを備えて構成される第１領域（４）と、
シリコン層（１５）のみで構成される第５領域（５）とを備えて構成される半導体基板であって、
前記第１領域（４）と前記第５領域（５）とが均一な厚さのシリコンウェハ上に形成されていることを特徴とする半導体基板。
【請求項４】
前記第１領域（４）において、前記埋め込み酸化層（３０）の端部が前記第１シリコン層（１０）の表面に露出することで、前記第１シリコン層（１０）が前記埋め込み酸化層（３０）によって囲まれていることを特徴とする請求項３に記載の半導体基板。
【請求項５】
第１シリコン層（１０）と、当該第１シリコン層（１０）上に形成された埋め込み酸化層（３０）と、当該埋め込み酸化層（３０）上に形成された第２シリコン層（２０）とを備え、
第１領域（１）における前記第２シリコン層（２０）は、第２領域（２）における前記第２シリコン層（２０）よりも厚くされており、前記第１領域（１）における前記第１シリコン層（１０）は、前記第２領域（２）における前記第１シリコン層（１０）よりも薄くされている半導体基板の製造方法であって、
シリコンウェハ（４０）を用意し、当該シリコンウェハ（４０）上にマスク材（５０）を形成する工程と、
前記シリコンウェハ（４０）のうち前記第１領域（１）となる場所の前記マスク材（５０）が開口するように前記マスク材（５０）をパターニングする工程と、
前記シリコンウェハ（４０）にイオン注入を行う工程と、
前記マスク材（５０）を除去する工程と、
前記シリコンウェハ（４０）を熱処理して前記埋め込み酸化層（３０）を形成する工程とを含んでいることを特徴とする半導体基板の製造方法。
【請求項６】
前記マスク材（５０）をパターニングする工程では、前記第２領域（２）の一部を第３領域（３）とし、当該第３領域（３）に残された前記マスク材（５０）を薄くする工程が含まれていることを特徴とする請求項５に記載の半導体基板の製造方法。
【請求項７】
前記マスク材（５０）をパターニングする工程では、前記マスク材（５０）の開口端がテーパ面（５２、５５）となるように前記マスク材（５０）をパターニングすることを特徴とする請求項５または６に記載の半導体基板の製造方法。
【請求項８】
前記イオン注入を行う工程では、前記注入イオンが前記マスク材（５０）を貫通するように前記シリコンウェハ（４０）にイオン注入を行うことを特徴とする請求項５ないし７のいずれか１つに記載の半導体基板の製造方法。
【請求項９】
前記イオン注入を行う工程では、前記注入イオンが前記マスク材（５０）を貫通しないように前記シリコンウェハ（４０）にイオン注入を行うことを特徴とする請求項５ないし７のいずれか１つに記載の半導体基板の製造方法。
【請求項１０】
前記イオン注入を行う工程では、前記注入イオンが前記マスク材（５０）を貫通しないように、前記シリコンウェハ（４０）の面の法線に対して斜めにイオン注入を行うことを特徴とする請求項５に記載の半導体基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板およびその製造方法に関するものであり、特に同一基板に厚さが異なるシリコン層を備えてなるものに関する。
【背景技術】
【０００２】
従来より、同一基板に高速動作可能なデバイスと高耐圧デバイスを形成するため、各デバイスに適した厚さの半導体基板が要求される。この場合、シリコン層の厚さが異なる１つのＳＯＩ基板を用意し、深さが異なるシリコン層に高速動作可能なデバイスや高耐圧デバイスを同一のＳＯＩ基板にそれぞれ形成することとなる。そこで、シリコン層の厚さが異なるＳＯＩ基板を製造する方法が、例えば特許文献１〜４で提案されている。
【０００３】
具体的に、特許文献１、２では、ＳＯＩ層を有する基板にシリコン酸化膜を形成し、当該シリコン酸化膜の一部を開口すると共に、開口した部分の側壁に絶縁体からなるサイドウォールを形成し、選択エピタキシャル成長法にて開口内にエピタキシャル成長膜である単結晶シリコン膜を形成した後、基板表面を平坦化させて厚さが異なるシリコン膜に所望の半導体デバイスをそれぞれ形成する手法が提案されている。
【０００４】
また、特許文献３、４では、上記特許文献１、２と異なり、エピタキシャル成長法によらずにシリコン層を形成する手法が提案されている。例えば特許文献３では、ＳＯＩ基板を酸化してＳｉＯ２膜を形成した後、さらにＳｉＯ２膜上にＳｉ３Ｎ４膜を形成してパターニングする。そして、熱酸化によりＬＯＣＯＳ酸化膜を形成し、Ｓｉ３Ｎ４膜とＬＯＣＯＳ酸化膜とを除去する。こうして、部分的に厚いシリコン層と薄いシリコン層とを有したＳＯＩ基板を形成する。
【特許文献１】特開平８−１７６９４号公報
【特許文献２】特開２０００−２７７６３８号公報
【特許文献３】特開平１１−７４５３１号公報
【特許文献４】特開２００１−１０２４４２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１〜４では、部分的にシリコン層の厚さが異なるＳＯＩ基板を用意するための工程が複雑であり、煩雑になっている。特に、特許文献１、２では、単結晶シリコン層を選択エピタキシャル成長法にて形成する工程や基板表面の平坦化等の工程を行わなければならず、ＳＯＩ基板を形成するために多くの工程が必要になっている。また、特許文献３、４では、ＳＯＩ基板を用意するに際し、単結晶シリコン層をエピタキシャル成長させてはいないが、Ｓｉ３Ｎ４膜の形成やＳｉＯ２膜の部分的な形成、パターニング等の複雑な工程が必要になっている。
【０００６】
本発明は、上記点に鑑み、ＳＯＩ基板において、部分ＳＯＩ基板の製造方法を簡略化することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するため、本発明の第１の特徴では、第１シリコン層（１０）と、当該第１シリコン層（１０）上に形成された埋め込み酸化層（３０）と、当該埋め込み酸化層（３０）上に形成された第２シリコン層（２０）とを備えて構成される半導体基板であって、第１領域（１）における第２シリコン層（２０）は、第２領域（２）における第２シリコン層（２０）よりも厚くされており、第１領域（１）における第１シリコン層（１０）は、第２領域（２）における第１シリコン層（１０）よりも薄くされている。
【０００８】
このように、同一の半導体基板において、第１領域（１）および第２領域（２）それぞれに厚さがことなる第２シリコン層（２０）を設けたものとすることができる。このような第２シリコン層（２０）の厚さは、各領域（１、２）に設けられた埋め込み酸化層（３０）によって制御されるようにすることができる。このようにして、同一基板に厚さが異なるシリコン層を設けることができる。
【０００９】
この場合、埋め込み酸化層（３０）は、第１領域（１）から第２領域（２）にわたって連続的に形成されたものにできる。このようにすれば、第１シリコン層（１０）と第２シリコン層（２０）とを埋め込み酸化層（３０）で完全に電気的に分離することができる。
【００１０】
本発明の第２の特徴では、第１シリコン層（１０）と、当該第１シリコン層（１０）上に形成された埋め込み酸化層（３０）と、当該埋め込み酸化層（３０）上に形成された第２シリコン層（２０）とを備えて構成される第１領域（４）と、シリコン層（１５）のみで構成される第５領域（５）とを備えて構成される半導体基板であって、第１領域（４）と第５領域（５）とが均一な厚さのシリコンウェハ上に形成されている。
【００１１】
これにより、第１領域（４）では埋め込み酸化層（３０）によって薄い第２シリコン層（２０）を構成することができ、第２領域（５）によって当該第２シリコン層（２０）よりも厚いシリコン層（１５）を構成することができる。このようにして、同一基板に厚さが異なるシリコン層を設けることができる。
【００１２】
また、第１領域（４）において、埋め込み酸化層（３０）の端部が第１シリコン層（１０）の表面に露出することで、第１シリコン層（１０）が埋め込み酸化層（３０）によって囲まれるようにすることができる。これにより、半導体基板において埋め込み酸化層（３０）によって素子分離を行うことができる。
【００１３】
本発明の第３の特徴では、シリコンウェハ（４０）を用意し、当該シリコンウェハ（４０）上にマスク材（５０）を形成する。続いてシリコンウェハ（４０）のうち第１領域（１）となる場所のマスク材（５０）が開口するようにマスク材（５０）をパターニングする。そして、シリコンウェハ（４０）にイオン注入を行う。この後、マスク材（５０）を除去し、シリコンウェハ（４０）を熱処理して埋め込み酸化層（３０）を形成する。
【００１４】
これにより、マスク材（５０）の形成および除去工程の追加のみによって、シリコンウェハに厚さが異なる第２シリコン層（２０）を形成することができ、製造工程を簡略化して半導体基板を形成することができる。
【００１５】
マスク材（５０）をパターニングするに際し、第２領域（２）の一部を第３領域（３）とし、当該第３領域（３）に残されたマスク材（５０）を薄くすることができる。
【００１６】
これにより、シリコンウェハ（４０）内への酸素イオンの進入度合いを制御することができるため、各領域（１、２、３）において第２シリコン層（２０）の厚さを制御することができる。
【００１７】
また、マスク材（５０）をパターニングするに際し、マスク材（５０）の開口端がテーパ面（５２、５５）となるようにマスク材（５０）をパターニングすることができる。
【００１８】
これにより、局所的にテーパ面（５２、５５）の厚さに応じたシリコンウェハ（４０）の深さにイオン注入を行うことができるので、シリコンウェハ（４０）内に形成される埋め込み酸化層（３０）が各領域（１、２、３）で連結するように形成することができる。これにより、各領域（１、２、３）に関わらず、第１シリコン層（１０）と第２シリコン層（２０）とを絶縁分離することができる。
【００１９】
イオン注入を行うに際し、注入イオンがマスク材（５０）を貫通するようにシリコンウェハ（４０）にイオン注入を行うことができる。
【００２０】
他方、イオン注入を行うに際し、注入イオンがマスク材（５０）を貫通しないようにシリコンウェハ（４０）にイオン注入を行うこともできる。これにより、シリコンウェハ（４０）のうちマスク材（５０）が形成された領域においては、埋め込み酸化層（３０）を形成しないようにすることができる。
【００２１】
イオン注入を行うに際し、注入イオンがマスク材（５０）を貫通しないように、シリコンウェハ（４０）の面の法線に対して斜めにイオン注入を行うことができる。これにより、埋め込み酸化層（３０）の端部を第１シリコン層（１０）から露出するように形成することができ、マスク材（５０）をテーパ面とした場合よりも、第１シリコン層（１０）を絶縁分離する領域の幅を小さくすることができる。
【００２２】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【発明を実施するための最良の形態】
【００２３】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。
【００２４】
（第１実施形態）
以下、本発明の第１実施形態について図を参照して説明する。本実施形態で示される半導体基板は、厚さが異なるシリコン層が設けられたものであり、シリコン層の厚さに応じて例えば高速動作可能なデバイスや高耐圧のデバイスが形成されるものである。
【００２５】
図１は、本発明の第１実施形態に係る半導体基板の概略断面図である。この図に示されるように、半導体基板１００は、第１領域１と第２領域２とを有している。また、半導体基板１００は、第１シリコン層１０と第２シリコン層２０とによって埋め込み酸化層３０が挟まれた構造となっており、第１シリコン層１０、埋め込み酸化層３０、第２シリコン層２０の順に形成されている。
【００２６】
第１シリコン層１０は、第１領域１の第１シリコン層１１と第２領域２の第１シリコン層１２とで構成されており、第１領域１における第１シリコン層１１は第２領域２における第１シリコン層１２よりも薄く形成されている。また、各領域１、２の各第１シリコン層１１、１２上にそれぞれ同じ厚さの埋め込み酸化層３０が形成されている。
【００２７】
さらに、第２シリコン層２０は、第１領域１の第２シリコン層２１と第２領域２の第２シリコン層２２とで構成されており、第１領域１における第２シリコン層２１は第２領域２における第２シリコン層２２よりも厚く形成されている。
【００２８】
すなわち、半導体基板１００そのものの厚さは第１領域１、第２領域２に関わらず同じになっているものの、第１シリコン層１１、１２が厚く形成されている場合には第２シリコン層２１、２２が薄く形成され、第１シリコン層１１、１２が薄く形成されている場合には第２シリコン層２１、２２が厚く形成されている関係になっている。つまり、各領域１、２において埋め込み酸化層３０の深さが異なっている。
【００２９】
そして、第１領域１と第２領域２との間には境界となるものが無く、第１領域１の第２シリコン層２１と第２領域２の第１シリコン層１２とが一体になっている。すなわち、各領域１、２ごとでは第１シリコン層１１、１２と第２シリコン層２１、２２とは埋め込み酸化層３０によって絶縁されているが、半導体基板１００全体としては、第１シリコン層１０と第２シリコン層２１とが電気的に接続された形態となっている。
【００３０】
以上が、本実施形態に係る半導体基板１００の全体構成である。なお、後述するが、上記半導体基板１００はバルクシリコンウェハから形成されたものであって、図１に示される半導体基板１００はウェハの一部断面を示したものに相当する。
【００３１】
次に、図１に示される半導体基板１００の製造方法について図２を参照して説明する。図２は、図１に示される半導体基板１００の製造工程を示した図である。まず、シリコンウェハ４０を用意し、当該シリコンウェハ４０上にレジストやＳｉＯ２膜等のマスク材５０を形成する。
【００３２】
そして、図２（ａ）に示す工程では、シリコンウェハ４０のうち第１領域１となる場所のマスク材５０が開口するようにマスク材５０をパターニングする。本実施形態では、マスク材５０の端面はシリコンウェハ４０の表面に対して垂直になるようにパターニングされている。
【００３３】
続いて、図２（ｂ）に示す工程では、ＳＩＭＯＸ法によって酸素イオンをシリコンウェハ４０にイオン注入する。注入条件は、例えば、シリコンウェハ４０の温度が５００℃以上、注入エネルギーが１００〜２００ｋｅＶ程度、ドーズ量が１×１０１７〜２×１０１８程度である。
【００３４】
このようにマスク材５０をパターニングしてイオン注入を行うことで、シリコンウェハ４０上にマスク材５０が形成された第２領域２ではシリコンウェハ４０への酸素イオンの進入がマスク材５０によって妨げられる。他方、マスク材５０が開口した第１領域１ではシリコンウェハ４０への酸素イオンの進入を妨げるマスク材５０が存在しないため、マスク材５０が形成された第２領域２よりも深く酸素イオンが進入する。
【００３５】
イオン注入が終わった後、シリコンウェハ４０の表面からマスク材５０を除去し、１３００℃程度の温度にて熱処理することにより、シリコンウェハ４０内に埋め込み酸化層３０を形成する。こうして、図１に示される半導体基板１００が完成する。
【００３６】
この後、各領域１、２の境界にトレンチまたは素子分離用の厚い酸化膜を形成して各領域１、２を電気的に絶縁する。そして、第１領域１の厚い第２シリコン層２１に高耐圧デバイスを形成し、第２領域２の薄い第２シリコン層２２に高速動作可能なデバイスを形成し、シリコンウェハ４０をダイシングカットしてチップ状に分割することで当該チップを実装できる形態にすることができる。
【００３７】
以上説明したように、本実施形態では、シリコンウェハ４０を用意して当該シリコンウェハ４０上にマスク材５０を形成すると共に、当該マスク材５０のうち第１領域１に対応する場所が開口するようにパターニングし、その後、酸素イオンをシリコンウェハ４０にイオン注入することが特徴となっている。
【００３８】
この方法によれば、マスク材５０の形成工程および除去工程の追加のみにより、同一基板に厚さが異なる第２シリコン層２１、２２を形成することができ、製造工程を簡略化して半導体基板１００を形成することができる。また、この方法ではマスク材５０の厚さと酸素イオンの注入エネルギーの設定により、シリコンウェハ４０内への酸素イオンの進入度合いを制御することができるため、各領域１、２において第２シリコン層２１、２２の厚さを制御することが可能である。
【００３９】
このようにして形成した半導体基板１００の第２シリコン層２０のうち薄い領域すなわち第２シリコン層２２に例えば完全空乏型デバイス、厚い領域すなわち第２シリコン層２１に例えば部分空乏型デバイスを形成することで、両デバイスを混載した半導体製品を実現することができる。
【００４０】
（第２実施形態）
本実施形態では、第１実施形態と異なる部分についてのみ説明する。上記第１実施形態では、埋め込み酸化層３０を形成するための酸素イオンの注入に際し、各第２領域２におけるマスク材５０を同じ厚さにしていたが、本実施形態では、当該マスク材５０の厚さを薄くして酸素イオンの注入深さを制御することが特徴となっている。
【００４１】
図３は、本発明の第２実施形態に係る半導体基板１００の概略断面図である。この図に示されるように、半導体基板１００は、第１、第２領域１、２と共に第３領域３を有している。例えば、第２領域２の一部を第３領域３としている。
【００４２】
これにより、第１シリコン層１０は、第１領域１の第１シリコン層１１、第２領域２の第１シリコン層１２、第３領域３の第１シリコン層１３によって構成されている。そして、第３領域３における第１シリコン層１３は、第２領域２における第１シリコン層１２よりも薄く、第１領域１における第１シリコン層１１よりも厚く形成されている。
【００４３】
また、第２シリコン層２０は、第１領域１の第２シリコン層２１、第２領域２の第２シリコン層２２、第３領域３の第２シリコン層２３によって構成されている。そして、第３領域３における第２シリコン層２３は、第２領域２における第２シリコン層２２よりも厚く、第１領域１における第２シリコン層２１よりも薄く形成されている。以上が本実施形態に係る半導体基板１００の構成である。
【００４４】
次に、図３に示される半導体基板１００の製造方法について説明する。図４は、図３に示される半導体基板１００の製造工程を示した図である。まず、シリコンウェハ４０を用意し、当該ウェハ４０上にマスク材５０を形成する。この後、図４（ａ）に示す工程では、マスク材５０のうち第３領域３となる場所のマスク材５０をエッチング等によって薄くし、マスク材５０に段差５１を設ける。
【００４５】
図４（ｂ）に示す工程では、図２（ａ）に示す工程と同様に、シリコンウェハ４０のうち第１領域１となる場所のマスク材５０が開口するようにマスク材５０をパターニングする。これにより、第３領域３となる場所のマスク材５０は、第２領域２となる場所のマスク材５０よりも薄くなる。
【００４６】
図４（ｃ）に示す工程では、図２（ｂ）に示す工程と同様に、シリコンウェハ４０に酸素イオンを注入する。この場合、酸素イオンは、マスク材５０が設けられていない第１領域１でもっとも深く進入する。また、マスク材５０の厚さに応じてシリコンウェハ４０内に酸素イオンが進入する深さが異なり、マスク材５０が薄いほど酸素イオンはウェハ４０の深くまで進入する。すなわち、第３領域３にマスク材５０が設けられた場所では、酸素イオンは、第１領域１に進入した酸素イオンよりも浅く、第２領域２にマスク材５０が設けられた場所においてウェハ４０内に進入した酸素イオンよりも深く進入する。
【００４７】
この後、マスク材５０の除去、および熱処理を行うことで、ウェハ４０内に埋め込み酸化層３０を形成する。こうして、図３に示される半導体基板１００が完成する。
【００４８】
以上説明したように、マスク材５０の厚さを場所によって制御することで、ウェハ４０内に進入させる酸素イオンの深さを制御することができる。これにより、マスク材５０の厚さに応じて埋め込み酸化層３０上の第２シリコン層２１、２２、２３を所望の厚さに制御することができる。
【００４９】
（第３実施形態）
本実施形態では、上記各実施形態と異なる部分についてのみ説明する。上記各実施形態では、各領域１〜３において第２シリコン層２０の厚さがそれぞれ異なるものの、半導体基板１００としては当該第２シリコン層２０は第１シリコン層１０と一体になっており、電気的に接続されたものになっている。そこで、本実施形態では、各領域１〜３の埋め込み酸化層３０が連続的になるように繋げることで、埋め込み酸化層３０によって第１シリコン層１０と第２シリコン層２０とを絶縁することが特徴となっている。
【００５０】
図５は、本発明の第３実施形態に係る半導体基板１００の概略断面図である。この図に示されるように、第１領域１と第２領域２との境界で、埋め込み酸化層３０の端同士が連結した状態になっている。これにより、半導体基板１００は、第１、第２領域１、２に関わらず、第１シリコン層１０と第２シリコン層２０とが一体的に形成された埋め込み酸化層３０によって絶縁分離されたものとして構成される。
【００５１】
次に、図５に示される半導体基板１００の製造方法を説明する。図６は、図５に示される半導体基板１００の製造工程を示した図である。まず、シリコンウェハ４０を用意し、当該ウェハ４０上にマスク材５０を形成する。この後、図６（ａ）に示す工程では、シリコンウェハ４０のうち第１領域１となる場所のマスク材５０が開口するようにマスク材５０をパターニングする。本実施形態では、例えばドライエッチングなどの方法によりマスク材５０をパターニングすることで、開口端部にテーパ面５２を形成する。
【００５２】
なお、マスク材５０にＳｉＯ２膜を使用し、ドライエッチングにより加工する場合は圧力やガス流量の調整により、ウェットエッチングの場合には必然的に図６（ａ）に示されるテーパ面５２に近い斜め形状となる。また、マスク材にレジストを用いる場合ではレジストの種類やパターンニング後の酸化処理などにより、同様なテーパ面５２を形成することができる。
【００５３】
図６（ｂ）に示す工程では、図２（ｂ）に示す工程と同様に、シリコンウェハ４０に酸素イオンを注入する。この場合、マスク材５０のテーパ面５２に打ち込まれる酸素イオンは、マスク材５０のテーパ面５２の形状を承継した深さに進入する。すなわち、局所的にテーパ面５２の厚さに応じたウェハ４０の深さに進入することになる。
【００５４】
この後、マスク材５０を除去し、熱処理を行うことで、ウェハ４０内に埋め込み酸化層３０を形成する。これにより、各領域１、２において深さが異なる埋め込み酸化層３０が各領域１、２の境界に打ち込まれた酸素イオンによって形成された埋め込み酸化層３０によって繋がった形態となる。こうして、図５に示される半導体基板１００が完成する。
【００５５】
上記のようにして製造した半導体基板１００のうち半導体デバイスが形成される第２シリコン層２０においては、第２領域２の薄い第２シリコン層２３に素子分離用酸化層を形成することで、容易に素子分離可能である。
【００５６】
以上説明したように、マスク材５０の開口端部がテーパ面５２となるようにマスク材５０をパターニングすることで、ウェハ４０内に形成される埋め込み酸化層３０が各領域１、２で連結するように形成することができる。これにより、各領域１、２に関わらず、第１シリコン層１０と第２シリコン層２０とを絶縁分離することができる。
【００５７】
（第４実施形態）
本実施形態では、上記各実施形態と異なる部分についてのみ説明する。本実施形態では、第２実施形態と第３実施形態とを組み合わせることで、場所によって厚さが異なる第２シリコン層２０を形成すると共に、第１シリコン層１０と第２シリコン層２０とを絶縁分離することができることが特徴となっている。
【００５８】
図７は、本発明の第４実施形態に係る半導体基板１００の概略断面図である。この図に示されるように、各領域１〜３において、埋め込み酸化層３０がそれぞれ繋がった形態となっており、当該埋め込み酸化層３０によって第１シリコン層１０と第２シリコン層２０とが絶縁分離されている。
【００５９】
次に、図７に示される半導体基板１００の製造方法を説明する。図８は、図７に示される半導体基板１００の製造工程を示した図である。まず、シリコンウェハ４０を用意し、当該ウェハ４０上にマスク材５０を形成する。この後、図８（ａ）に示す工程では、図６（ａ）に示す工程と同様に、開口端面がテーパ面５２となるようにマスク材５０をパターニングすることで第１開口部５３を形成する。
【００６０】
図８（ｂ）に示す工程では、マスク材５０のうち第１開口部５３の隣に、第１開口部５３を形成した方法と同じ方法で第２開口部５４を形成する。この場合、第２開口部５４におけるマスク材５０の厚さは、図８（ａ）に示す工程で形成したマスク材５０よりも薄くなっている。また、第２開口部５４を構成するマスク材５０の端部はテーパ面５５になっている。ここでは開口部５３を先に形成し、その後に第２開口部５４を形成する方法を示したが、第１領域１と第３領域３を含む領域のマスク材を開口部５４の厚さまでエッチングし、その後、開口部５３を形成することもできる。
【００６１】
このように、各領域１〜３によって厚さが異なるマスク材５０を形成すると共に、厚さが異なるマスク材５０の端部をテーパ面５２、５５に形成する。
【００６２】
この後、図８（ｃ）に示す工程では、図２（ｂ）に示す工程と同様に、ウェハ４０に酸素イオンを注入する。酸素イオンは、マスク材５０の厚さに応じたウェハ４０の深さに進入することとなる。
【００６３】
そして、マスク材５０の除去および熱処理を行うことで、図７に示される半導体基板１００が完成する。この場合、マスク材５０の厚さが異なる境界にテーパ面５２、５５を設けているので、各領域１〜３の境界に打ち込んだテーパ面５２、５５を承継した深さの酸素イオンによって、各領域１〜３の埋め込み酸化層３０を連結する埋め込み酸化層３０を形成することができる。
【００６４】
以上説明したように、第２シリコン層２０の深さが各領域１〜３によって異なる場合であっても、各領域１〜３の埋め込み酸化層３０を連結したものを形成することができる。
【００６５】
（第５実施形態）
本実施形態では、上記各実施形態と異なる部分についてのみ説明する。本実施形態では、シリコンウェハ４０内に部分的に埋め込み酸化層３０を形成することが特徴となっている。
【００６６】
図９は、本発明の第５実施形態に係る半導体基板１００の概略断面図である。この図に示されるように、半導体基板１００は、第４領域４と第５領域５とを有している。なお、第４領域４は本発明の第１領域に相当し、第５領域５は本発明の第２領域に相当する。
【００６７】
第４領域４には、第１シリコン層１４上に埋め込み酸化層３０が形成され、当該第１シリコン層１４上に第２シリコン層２４が形成されている。他方、第５領域５には、埋め込み酸化層３０は形成されておらず、バルクシリコン１５のみで構成されている。したがって、半導体基板１００には一定の深さに部分的に埋め込み酸化層３０が形成されたものとして構成されている。なお、バルクシリコン１５は、本発明のシリコン層に相当する。
【００６８】
次に、図９に示される半導体基板１００の製造方法を説明する。図１０は、図９に示される半導体基板１００の製造工程を示した図である。まず、シリコンウェハ４０を用意し、当該ウェハ４０上にマスク材５０を形成する。この後、図１０（ａ）に示す工程では、図２（ａ）に示す工程と同様に、シリコンウェハ４０のうち第４領域４となる場所のマスク材５０が開口するようにマスク材５０をパターニングする。
【００６９】
そして、図１０（ｂ）に示す工程では、図２（ｂ）に示す工程と同様に、シリコンウェハ４０に酸素イオンを注入する。この場合、第５領域５に設けられたマスク材５０に打ち込まれる酸素イオンがマスク材５０を貫通してウェハ４０に進入しないようにする。すなわち、酸素イオンの注入深さがマスク材５０の厚さより浅くなるように、マスク材５０の厚さと注入エネルギーとを調整する。これにより、ウェハ４０のうち第５領域５には酸素イオンが打ち込まれない。他方、第４領域４に打ち込まれた酸素イオンは、注入条件に応じてウェハ４０内の一定の深さにまで進入する。
【００７０】
この後、マスク材５０の除去および熱処理を行うことで図９に示される半導体基板１００が完成する。この場合、第５領域５に酸素イオンが打ち込まれないため、バルクシリコン１５のみが存在し、第４領域４にのみ埋め込み酸化層３０が形成されたものとなる。
【００７１】
以上説明したように、シリコンウェハ４０に酸素イオンを注入するに際し、マスク材５０を設けた領域ではマスク材５０によってウェハ４０内への酸素イオンの進入を阻止することで、ウェハ４０内に部分的に埋め込み酸化層３０を形成することができる。
【００７２】
（第６実施形態）
本実施形態では、第５実施形態と異なる部分についてのみ説明する。上記第５実施形態では、半導体基板１００に部分的に埋め込み酸化層３０が形成されたのみであったが、本実施形態では素子分離を考慮して埋め込み酸化層３０を形成することが特徴となっている。
【００７３】
図１１は、本発明の第６実施形態に係る半導体基板１００の概略断面図である。この図に示されるように、半導体基板１００は、バルクシリコン１５と、当該バルクシリコン１５上に形成された埋め込み酸化層３０と、当該埋め込み酸化層３０で囲まれた薄膜シリコン層２５とを備えて構成されている。
【００７４】
埋め込み酸化層３０の端部はバルクシリコン１５の表面に露出した状態になっているため、バルクシリコン１５と薄膜シリコン層２５とは埋め込み酸化層３０によって絶縁分離されている。したがって、薄膜シリコン層２５は島状になっている。
【００７５】
このような半導体基板１００においては、薄膜シリコン層２５に例えば完全空乏型デバイスが形成され、バルクシリコン１５に例えば部分空乏型デバイスが形成される。このバルクシリコン１５は、埋め込み酸化層３０が設けられていないので、深い拡散層を必要とするバイポーラデバイスや高耐圧デバイスを自由に配置することができる。
【００７６】
次に、図１１に示される半導体基板１００の製造方法を説明する。図１２は、図１１に示される半導体基板１００の製造工程を示した図である。まず、シリコンウェハ４０を用意し、当該ウェハ４０上にマスク材５０を形成する。この後、図１２（ａ）に示す工程では、図６（ａ）に示す工程と同様に、開口端部がテーパ面５２となるようにマスク材５０をパターニングする。
【００７７】
図１２（ｂ）に示す工程では、図１０（ｂ）に示す工程と同様に、マスク材５０が設けられた場所では、酸素イオンがウェハ４０内に進入しないように酸素イオンをウェハ４０に打ち込む。この場合、マスク材５０の端部はテーパ面５２になっているため、酸素イオンは当該テーパ面５２を承継した深さに打ち込まれる。
【００７８】
この後、マスク材５０の除去および熱処理を行うことで図１１に示される半導体基板１００が完成する。このようにして形成された半導体基板１００においては、バルクシリコン１５の表面に埋め込み酸化層３０の端部が露出することになる。
【００７９】
例えば、バルクシリコン１５の表面に露出する埋め込み酸化層３０の端部の幅が非常に小さい場合、半導体デバイスの形成等において埋め込み酸化層３０が除去されるに伴ってバルクシリコン１５上にスリット状の窪みや凹み、空洞等が形成され、この部分にパーティクル等が入り込んだり、空洞のまま半導体デバイスが形成されることにより、素子の誤動作や配線の断線などの不具合が発生する。しかしながら、本実施形態の場合、バルクシリコン１５の表面に露出する埋め込み酸化層３０の端部の幅は、バルクシリコン１５内に形成された埋め込み酸化層３０と同じ厚さであり、上記のような問題を引き起こすスリットは形成されず、埋め込み酸化層３０が素子分離用の酸化膜として十分機能する。
【００８０】
以上説明したように、マスク材５０の端部の形状やイオン注入の条件によって、バルクシリコン１５の表層部に埋め込み酸化層３０を形成し、島状の薄膜シリコン層２５を形成することができる。この場合、埋め込み酸化層３０の形成と同時に、素子分離用の酸化膜領域を形成することができるため、半導体デバイスの形成の工程を簡略化することができる。
【００８１】
（第７実施形態）
本実施形態では、上記各実施形態と異なる部分についてのみ説明する。本実施形態では、上記第６実施形態と同様にバルクシリコン１５に島状の薄膜シリコン層２５を設けるが、斜めイオン注入の方法によって埋め込み酸化層３０を形成することが特徴となっている。
【００８２】
図１３は、本発明の第７実施形態に係る半導体基板１００の概略断面図である。この図に示されるように、半導体基板１００を構成するバルクシリコン１５の表層部に埋め込み酸化層３０が形成されており、当該埋め込み酸化層３０の端部がバルクシリコン１５の表面に露出することで薄膜シリコン層２５が島状に設けられている。
【００８３】
次に、図１３に示される半導体基板１００の製造方法を説明する。図１４は、図１３に示される半導体基板１００の製造工程を示した図である。まず、シリコンウェハ４０を用意し、当該ウェハ４０上にマスク材５０を形成する。この後、図１４（ａ）に示す工程では、図２（ａ）に示す工程と同様に、マスク材５０をパターニングする。
【００８４】
図１４（ｂ）に示す工程では、シリコンウェハ４０に酸素イオンを注入する。本実施形態では、ウェハ４０を９０°ごとに回転させながら少なくとも４回に分けて、斜め方向からイオン注入を行う。これにより、マスク材５０の開口端部に位置するウェハ４０にも酸素イオンが注入されることになる。
【００８５】
この後、マスク材５０の除去および熱処理を行うことで図１３に示される半導体基板１００が完成する。この場合、埋め込み酸化層３０がバルクシリコン１５に露出するに際し、埋め込み酸化層３０の端部が占める幅を図１１に示される場合よりも小さくすることができる。
【００８６】
以上説明したように、斜めイオン注入の方法によってシリコンウェハ４０に酸素イオンを注入することができ、当該方法によって半導体デバイスの素子分離までも考慮した埋め込み酸化層３０を形成することができる。
【００８７】
（他の実施形態）
上記した半導体基板１００の製造方法は一例を示すものであって、形成したい埋め込み酸化層３０の場所、深さ等に応じて各実施形態を組み合わせた方法を採用することもできる。
【００８８】
上記第３実施形態では、先に段差５１を設けて第３領域３におけるマスク材５０の厚さを小さくしているが、先にマスク材５０をパターニングしてその後に例えば第３領域３におけるマスク材５０の厚さを小さくすることもできる。
【００８９】
上記第４実施形態では、シリコンウェハ４０の表面が露出する第１開口部５３を先に形成し、この後に第２開口部５４を形成しているが、先に所望の厚さとなるようにマスク材５０をパターニングして第２開口部５４を形成した後、第１開口部５３を形成するようにしても構わない。また、図８では、第１開口部５３に隣接するように第２開口部５４が設けられているが、第１開口部５３と第２開口部５４とはそれぞれ独立してマスク材５０に離間して設けるようにすることもできる。
【００９０】
上記実施形態で用いられたマスク材５０は例えばＳｉＯ２膜等の一種類のものであるが、二種類のマスク材を用いるようにしても構わない。例えば、マスク材としてＳｉＯ２膜とＳｉ３Ｎ４膜とを用いることもできる。この場合、マスク材の種類によっては酸素イオンの飛程が異なるため、酸素イオンの注入深さを制御することができる。これらＳｉＯ２膜やＳｉ３Ｎ４膜については、その膜厚を精度良く形成することができるため、その後の工程で埋め込み酸化層３０の位置や深さ等の精度を向上させることができる。
【図面の簡単な説明】
【００９１】
【図１】本発明の第１実施形態に係る半導体基板の概略断面図である。
【図２】図１に示される半導体基板の製造工程を示した図である。
【図３】本発明の第２実施形態に係る半導体基板の概略断面図である。
【図４】図３に示される半導体基板の製造工程を示した図である。
【図５】本発明の第３実施形態に係る半導体基板の概略断面図である。
【図６】図５に示される半導体基板の製造工程を示した図である。
【図７】本発明の第４実施形態に係る半導体基板の概略断面図である。
【図８】図７に示される半導体基板の製造工程を示した図である。
【図９】本発明の第５実施形態に係る半導体基板の概略断面図である。
【図１０】図９に示される半導体基板の製造工程を示した図である。
【図１１】本発明の第６実施形態に係る半導体基板の概略断面図である。
【図１２】図１１に示される半導体基板の製造工程を示した図である。
【図１３】本発明の第７実施形態に係る半導体基板の概略断面図である。
【図１４】図１３に示される半導体基板の製造工程を示した図である。
【符号の説明】
【００９２】
１〜５…第１〜第５領域、１０…第１シリコン層、２０…第２シリコン層、３０…埋め込み酸化層、４０…シリコンウェハ、５０…マスク材、５２、５５…テーパ面。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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