(57)【要約】【課題】全差動増幅回路に信号を巡回させてアナログ信号をディジタルデータに変換するアナログ−ディジタル変換回路に関し、変換精度を向上できるアナログ−ディジタル変換装置を提供することを目的とする。【解決手段】本発明は、全差動増幅回路（１１３）に信号を巡回させてアナログ信号をディジタルデータに変換するアナログ−ディジタル変換回路において、全差動増幅回路（１１３）の接続極性を切り換える極性切換手段（１１５）と、第１巡目と第２巡目以降とで全差動増幅回路（１１３）の接続極性が切り換わるように極性切換手段（１１５）を制御する制御手段（１１６）とを有することを特徴とする。【選択図】図１
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【特許請求の範囲】
【請求項１】
全差動増幅回路に信号を巡回させてアナログ信号をディジタルデータに変換するアナログ−ディジタル変換回路において、
前記全差動増幅回路の接続極性を切り換える極性切換手段と、
第１巡目と第２巡目以降とで前記全差動増幅回路の接続極性が切り換わるように前記極性切換手段を制御する制御手段とを有することを特徴とするアナログ−ディジタル変換回路。
【請求項２】
前記全差動増幅回路を巡回させる信号をサンプルホールドするサンプルホールド回路を有し、
前記サンプルホールド回路は、同じ電位で充電され、前記全差動増幅回路の異なる位置に接続される複数のコンデンサを有し
また、前記複数のコンデンサの接続位置を切り換えるコンデンサ切換手段を有し、
前記制御手段は、前記複数のコンデンサを前記全差動増幅回路に接続するときに巡回毎にその接続位置が異なるように前記コンデンサ切換手段を制御することを特徴とする請求項１記載のアナログ−ディジタル変換回路。
【請求項３】
アルゴリズミックアナログ−ディジタル変換回路を構成していることを特徴とする請求項１記載のアナログ−ディジタル変換回路。
【請求項４】
アナログ信号をディジタルデータに変換するアナログ−ディジタル変換回路において、
同電位で充電される複数のコンデンサを有し、信号をサンプルホールドするサンプルホールド回路と、
前記サンプルホールド回路にサンプルホールドされた信号を増幅する全差動増幅回路と、
前記サンプルホールド回路にサンプルホールドされた信号を基準電圧に応じてディジタル値に変換するアナログ−ディジタル変換回路と、
前記全差動増幅回路と前記複数のコンデンサとの接続を切り換える切換回路と、
第１巡目と第２巡目以降とで前記全差動増幅回路の接続極性が切り換わるように前記切換回路を制御する制御手段とを有することを特徴とするアナログ−ディジタル変換回路。
【請求項５】
前記制御手段は、巡回毎に前記複数のコンデンサの接続位置が異なるように前記切換回路を制御することを特徴とする請求項４に記載のアナログ−ディジタル変換回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はアナログ−ディジタル変換装置に係り、特に、全差動増幅回路に信号を巡回させてアナログ信号をディジタルデータに変換するアナログ−ディジタル変換回路に関する。
【背景技術】
【０００２】
アナログ・ディジタル変換装置には、パイプライン型アナログ・ディジタル変換器（例えば、特許文献１参照）、アルゴリズミックアナログ・ディジタル変換器（例えば、特許文献２参照）、サイクリックアナログ・ディジタル変換回路（例えば、特許文献３参照）などが提案されていた。
【０００３】
このうち、アルゴリズミックアナログ・ディジタル変換器及びサイクリックアナログ・ディジタル変換回路は、回路規模を比較的小さくできるため、ＩＣの小面積化に適している。
【０００４】
図１３は従来のアナログ・ディジタル変換器の一例のブロック構成図を示す。
【０００５】
図１３に示すアナログ−ディジタル変換装置１は、アルゴリズミックＡＤＣであり、サンプルホールド回路１１、１２、１ビットＡ／Ｄ変換回路１３、減算回路１４、１ビットディジタル−アナログ変換回路１５、増幅回路１６、スイッチＳＷ11、ＳＷ12、ＳＷ21、ＳＷ22から構成されている。
【０００６】
次にアルゴリズミックＡＤＣの動作を説明する。
【０００７】
まず、図１３（Ａ）に示すようにスイッチＳＷ10をオン、スイッチＳＷ11、ＳＷ12、ＳＷ21、ＳＷ22をオフして、サンプルホールド回路１１で入力信号をサンプリングする。
【０００８】
次に図１３（Ｂ）に示すようにスイッチＳＷ10をオフして、スイッチＳＷ11、ＳＷ12をオン、スイッチＳＷ21、ＳＷ22をオフする。これによって、サンプルホールド回路１１にホールドされた入力信号が１ビットＡ／Ｄ変換回路１３に供給される。１ビットＡ／Ｄ変換回路１３は、サンプルホールド回路１１にサンプルホールドされた信号を１ビットディジタル値に変換する。これによって、最上位ビットのディジタル値を得ることができる。
【０００９】
また、このとき、サンプルホールド回路１１にサンプルホールドされた信号は、減算回路１４に供給されて、１ビットＡ／Ｄ変換回路１３の１ビットディジタル値に応じて１ビットディジタル−アナログ変換回路１５から供給される基準電圧Ｖrefが減算される。
【００１０】
１ビットディジタル−アナログ変換回路１５は、１ビットＡ／Ｄ変換回路１３の１ビットディジタル値が「１」のときに基準電圧Ｖrefを減算回路１４に供給し、１ビットＡ／Ｄ変換回路１３の１ビットディジタル値が「０」のときには減算回路１４への出力電圧を０とする。
【００１１】
減算回路１４は、１ビットＡ／Ｄ変換回路１３の１ビットディジタル値が「１」のときには基準電圧Ｖrefを減算して増幅回路１６に供給し、１ビットＡ／Ｄ変換回路１３の１ビットディジタル値が「０」のときにはサンプルホールド回路１１にサンプルホールドされた信号をそのまま、増幅回路１６に供給する。
【００１２】
増幅回路１６は、減算回路１４の出力を２倍増幅する。このとき、図１３（Ｂ）に示すようにスイッチＳＷ12がオン、スイッチＳＷ22がオフされているので、増幅回路１６で増幅された信号はサンプルホールド回路１２にサンプルホールドされる。
【００１３】
サンプルホールド回路１２に増幅回路１６で増幅された信号がサンプルホールドされると、図１３（Ｃ）に示すようにスイッチＳＷ21、ＳＷ22がオンし、スイッチＳＷ11、ＳＷ12がオフする。これによって、サンプルホールド回路１２にサンプルホールドされた信号が1ビットＡＤ変換される。これによって、上位２ビット目のディジタル値を得ることができる。
【００１４】
上記図１３（Ｂ）、（Ｃ）に示すような動作を出力ディジタルデータのビット数分繰り返すことにより入力アナログ信号をディジタルデータに変換することができる。
【００１５】
アルゴリズミックＡＤＣは、上記信号を巡回して処理することによって入力アナログ信号をディジタルデータに変換している。このように、アルゴリズミックＡＤＣでは、巡回処理によって必要最小限の回路規模で、変換動作が可能であり、回路規模を小型化できる。
【特許文献１】特許第３７６５７９７号公報
【特許文献２】特許第３０４６００５号公報
【特許文献３】特開２００４−３５７２７９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１６】
しかるに、従来のアルゴリズミックＡＤＣでは、巡回処理によって、回路を最小限に留めることができる一方、増幅回路の入力換算オフセット、コンデンサの容量ばらつきなどが巡回処理によって重畳されて、増加するため、誤差が大きくなり、高精度のＡＤ変換が行えないなどの問題点があった。
【００１７】
本発明は上記の点に鑑みてなされたもので、変換精度を向上できるアナログ−ディジタル変換装置を提供することを目的とする。
【課題を解決するための手段】
【００１８】
本発明は、全差動増幅回路（１１３）に信号を巡回させてアナログ信号をディジタルデータに変換するアナログ−ディジタル変換回路において、全差動増幅回路（１１３）の接続極性を切り換える極性切換手段（１１５）と、第１巡目と第２巡目以降とで全差動増幅回路（１１３）の接続極性が切り換わるように極性切換手段（１１５）を制御する制御手段（１１６）とを有することを特徴とする。
【００１９】
本発明は、全差動増幅回路（１１３）を巡回させる信号をサンプルホールドするサンプルホールド回路（１１１，１１２）を有し、サンプルホールド回路（１１１、１１２）は同じ電位で充電され、全差動増幅回路（１１３）の異なる位置に接続される複数のコンデンサ（Ｃ１，Ｃ３；Ｃ２，Ｃ４；Ｃ５，Ｃ７；Ｃ６，Ｃ８）を有し、また、複数のコンデンサ（Ｃ１，Ｃ３；Ｃ２，Ｃ４；Ｃ５，Ｃ７；Ｃ６，Ｃ８）の接続位置を切り換えるコンデンサ切換手段（１１５）を有し、制御手段（１１６）は、複数のコンデンサ（Ｃ１，Ｃ３；Ｃ２，Ｃ４；Ｃ５，Ｃ７；Ｃ６，Ｃ８）を全差動増幅回路（１１３）に接続するときに巡回毎にその接続位置が異なるようにコンデンサ切換手段（１１５）を制御することを特徴とする。
【００２０】
また、アルゴリズミックアナログ−ディジタル変換回路を構成していることを特徴とする。
【００２１】
また、本発明は、アナログ信号をディジタルデータに変換するアナログ−ディジタル変換回路において、同電位で充電される複数のコンデンサ（Ｃ１，Ｃ３；Ｃ２，Ｃ４；Ｃ５，Ｃ７；Ｃ６，Ｃ８）を有し、信号をサンプルホールドするサンプルホールド回路（１１１，１１２）と、サンプルホールド回路（１１１，１１２）にサンプルホールドされた信号を増幅する全差動増幅回路（１１３）と、サンプルホールド回路（１１１、１１２）にサンプルホールドされた信号を基準電圧に応じてディジタル値に変換するアナログ−ディジタル変換回路（１１４）と、全差動増幅回路（１１３）と複数のコンデンサ（Ｃ１，Ｃ３；Ｃ２，Ｃ４；Ｃ５，Ｃ７；Ｃ６，Ｃ８）との接続を切り換える切換回路（１１５）と、第１巡目と第２巡目以降とで全差動増幅回路（１１３）の接続極性が切り換わるように切換回路（１１５）を制御する制御手段（１１６）とを有することを特徴とする。
【００２２】
制御手段（１１６）は、巡回毎に複数のコンデンサ（Ｃ１，Ｃ３；Ｃ２，Ｃ４；Ｃ５，Ｃ７；Ｃ６，Ｃ８）の接続位置が異なるように切換回路（１１５）を制御することを特徴とする。
【００２３】
なお、上記参照符号は、あくまでも参考であり、これによって特許請求の範囲が限定されるものではない。
【発明の効果】
【００２４】
本発明によれば、全差動増幅回路（１１３）に信号を巡回させてアナログ信号をディジタルデータに変換するアナログ−ディジタル変換回路において、全差動増幅回路（１１３）の接続極性を切り換える極性切換手段（１１５）と、第１巡目と第２巡目以降とで全差動増幅回路（１１３）の接続極性が切り換わるように極性切換手段（１１５）を制御する制御手段（１１６）とを設けることにより、信号を全差動増幅回路（１１３）で巡回させて増幅した場合であっても、全差動増幅回路（１１３）のオフセット成分を圧縮することができ、よって、誤差を低減できるため、ＡＤ変換精度を向上させることが可能となる。
【発明を実施するための最良の形態】
【００２５】
図１は本発明の一実施例のブロック構成図を示す。
【００２６】
本実施例のアナログ−ディジタル変換装置１００は、第１のサンプルホールド回路１１１及び第２のサンプルホールド回路１１２、差動増幅回路１１３、１ビットアナログ−ディジタル変換回路１１４、切換回路１１５、コントローラ１１６、基準電圧生成回路１１７、クロック生成回路１１８から構成されており、いわゆる、アルゴリズミックアナログ−ディジタル変換回路を構成している。
【００２７】
第１のサンプルホールド回路１１１はコンデンサＣ１〜Ｃ４から構成されており、切換回路１１５に接続されている。コンデンサＣ１とコンデンサＣ３とは対をなしており、同電位で充電される。また、コンデンサＣ２とコンデンサＣ４とは対をなしており、同電位で充電される。コンデンサＣ１とコンデンサＣ３との対とコンデンサＣ２とコンデンサＣ４との対とは、同じタイミングで、互いに異なる極性で充電される。
【００２８】
第２のサンプルホールド回路１１２は、コンデンサＣ５〜Ｃ８から構成されており、切換回路１１５に接続されている。コンデンサＣ５とコンデンサＣ７とは対をなしており、同電位で充電される。また、コンデンサＣ６とコンデンサＣ８とは対をなしており、同電位で充電される。コンデンサＣ５とコンデンサＣ７との対とコンデンサＣ６とコンデンサＣ８との対とは、同じタイミングで、互いに異なる極性で充電される。
【００２９】
差動増幅回路１１３は、全差動増幅回路を構成しており、反転入力端子、非反転入力端子、及び、反転出力端子、非反転出力端子が切換回路１１５に接続されている。差動増幅回路１１３は、切換回路１１５を介してコンデンサＣ１〜Ｃ４、Ｃ５〜Ｃ８が接続され、サンプルホールドされた信号を差動増幅して、切換回路１１５を介して１ビットアナログ−ディジタル変換回路１１４に供給する。
【００３０】
１ビットアナログ−ディジタル変換回路１１４は、切換回路１１５に接続されており、切換回路１１５から供給される第１のサンプルホールド回路１１１又は第２のサンプルホールド回路１１２にサンプルホールドされている信号を基準電圧生成回路１１７から供給される基準電圧Ｖrefと比較して、例えば、サンプルホールドされている信号が基準電圧Ｖrefより小さいときには出力を「０」とし、サンプルホールドされている信号が基準電圧Ｖrefより大きいときには出力を「１」とする。
【００３１】
切換回路１１５は、コントローラ１１６からの切換制御信号に基づいてコンデンサＣ１〜Ｃ４、Ｃ５〜Ｃ８の接続、及び、差動増幅回路１１３の反転入力端子、非反転入力端子、及び、反転出力端子、非反転出力端子の接続を切り換える。
【００３２】
コントローラ１１６は、クロック生成回路１１８から供給されるクロックに応じたタイミングで、切換回路１１５を制御する切換制御信号を生成し、切換回路１１５に供給する。コントローラ１１６は、第１巡目と第２巡目以降とで差動増幅回路１１３の接続極性が切り換わるように切換回路１１５を制御するとともに、巡回毎に差動増幅回路１１３の入力端子側においてコンデンサＣ１、Ｃ２とコンデンサＣ３、Ｃ４又はコンデンサＣ５、Ｃ６とコンデンサＣ７、Ｃ８の接続位置が異なるように切換回路１１５を制御する。
【００３３】
クロック生成回路１１８は、所定の周波数で発振しており、コントローラ１１６にクロックを供給している。コントローラ１１６は、クロック生成回路１１８からのクロックに基づいて駆動されている。
【００３４】
図２はコントローラ１１６の処理フローチャート、図３は本発明の一実施例の切換動作を説明するための図、図４は本発明の一実施例の動作説明図を示す。
【００３５】
まず、コントローラ１１６は、ステップＳ１−１で入力端子Ｔinを第１のサンプルホールド回路１１１に接続し、入力端子Ｔinに入力される入力アナログ信号を第１のサンプルホールド回路１１１にサンプルホールドする。
【００３６】
次にコントローラ１１６は、ステップＳ１−２で第１のサンプルホールド回路１１１及び第２のサンプルホールド回路１１２のコンデンサＣ１〜Ｃ８を差動増幅回路１１３に対して図３（Ａ）に示すように接続し、入力信号の非反転入力電圧Ｖin+、反転入力電圧Ｖin-を検出し、ステップＳ１−３で（Ｖin+＞Ｖin-）か否かを判定する。コントローラ１１６は、ステップＳ１−３で（Ｖin+＞Ｖin-）である場合、ステップＳ１−４で第１のサンプルホールド回路１１１への非反転入力側バイアス電圧Ｖref1を
Ｖref1＝（Ｖref／２）
に設定し、反転入力側バイアス電圧Ｖref2を
Ｖref2＝−（Ｖref／２）
に設定する。なお、ここで、ＶrefはＡＤ変換の中心電圧である。
【００３７】
次に、コントローラ１１６は、ステップＳ１−６で１ビットＡＤＣ１１４により１ビット出力を確定する。１ビットＡＤＣ１１４は、差動増幅回路１１３の出力電圧Ｖout
Ｖout＝（Ｖout-−Ｖout+）
とＶrefとを比較し、
Ｖout＜Ｖref
であれば、「０」を出力し、
Ｖout＞Ｖref
であれば、「１」を出力する。
【００３８】
次に、コントローラ１１６は、ステップＳ１−７で第１のサンプルホールド回路１１１及び第２のサンプルホールド回路１１２のコンデンサＣ１〜Ｃ８を差動増幅回路１１３に対して図３（Ｂ）に示すように接続する。
【００３９】
また、コントローラ１１６は、ステップＳ１−８で信号の差動増幅回路１１３の巡回回数が第１巡目か否かを判定する。
【００４０】
コントローラ１１６は、ステップＳ１−８で第１巡目である場合には、ステップＳ１−９で差動増幅回路１１３の極性を図３（Ａ）に示す状態から図３（Ｂ）に示すような状態に反転させた後、ステップＳ１−３に戻って処理を続ける。また、コントローラ１１６は、ステップＳ１−８で第２巡目以降である場合には、ステップＳ１−９で第ｎ巡目か否かを判定する。なお、ｎは、出力ディジタルデータのビット数に応じて設定される所定の値である。
【００４１】
コントローラ１１６は、差動増幅回路１１３による増幅動作がｎ回行われるまで、ステップＳ１−２〜Ｓ１−１０の処理を継続し、差動増幅回路１１３による増幅動作がｎ回行われると、変換動作が終了したと判断して、処理を終了する。
【００４２】
このとき、ステップＳ１−７の処理により第１巡目に図３（Ａ）に示すような接続が、第２巡目には図３（Ｂ）に示すように第１のサンプルホールド回路１１１が差動増幅回路１１３の出力側に接続され、また、第２のサンプルホールド回路１１２が差動増幅回路１１３の入力側に接続される。さらに、ステップＳ１−７の処理によって、図３（Ａ）に示す第１巡目と、図３（Ｂ）〜（Ｄ）に示すように第２巡目以降とで、差動増幅回路１１３の反転入力端子、非反転入力端子、及び、反転出力端子、非反転出力端子の接続関係が反転した接続となる。
【００４３】
図３（Ａ）に示す第１巡目と、図３（Ｂ）〜（Ｄ）に示すように第２巡目以降とで、差動増幅回路１１３の反転入力端子、非反転入力端子、及び、反転出力端子、非反転出力端子の接続関係を反転させることにより、図４に示すように第１巡目で差動増幅回路１１３のオフセットＶosを含む成分が２倍されて出力された場合であっても、第２巡目で差動増幅回路１１３の反転入力端子、非反転入力端子、及び、反転出力端子、非反転出力端子の接続関係が反転することによって、オフセットはＶosに維持される。
【００４４】
例えば、また、図４に示すように第１巡目では、差動増幅回路１１３のオフセットＶosが増加されて２倍されることにより、オフセット成分は（２×Ｖos）となる。しかし、第２巡目で差動増幅回路１１３の反転入力端子、非反転入力端子、及び、反転出力端子、非反転出力端子の接続関係が反転するため、オフセットＶosが減算され、オフセットＶosは、（２×Ｖos）−Ｖos＝Ｖosとなり、これが２倍されてオフセット成分は（２×Ｖos）となる。同様に、第２巡目以降は、オフセット成分はＶosが減算されて２倍されるので、判定に用いられる信号に重畳されるオフセット成分は、差動増幅回路１１３を巡回しても差動増幅回路１１３のオフセット成分Ｖosだけで済む。よって、ＡＤ変換精度を向上させることができる。
【００４５】
また、本実施例では、ステップＳ１−７で差動増幅回路１１３の入力側にコンデンサＣ１〜Ｃ８を接続する際、図３（Ａ）、（Ｃ）に示すようにコンデンサＣ１とコンデンサＣ３、コンデンサＣ２とコンデンサＣ４を入れ替えるとともに、図３（Ｂ）、（Ｄ）に示すようにコンデンサＣ５とコンデンサＣ７、コンデンサＣ６とコンデンサＣ８の位置を入れ替えている。
【００４６】
図５、図６は本発明の一実施例の効果を説明するための図を示す。同図中、図３と同一構成部分には同一符号を付し、その説明は省略する。図５において偏差を持たせるためにコンデンサＣ１、Ｃ２は、Ｃ１＝Ｃ２＝Ｃ、コンデンサＣ３、Ｃ４はＣ３＝Ｃ４＝１．１Ｃに設定されている。
【００４７】
図６は、図５（Ａ）に示す状態１を繰り返した場合の増幅度と、図５（Ｂ）に示す状態２の増幅度と、図５（Ａ）に示す状態１と図５（Ｂ）に示す状態２とを繰り返した場合の増幅度とを比較したものである。
【００４８】
図６に示すように図５（Ａ）に示す状態１で１回増幅すると、入力に対して出力は１．９１倍となる。また、２回増幅すると、１．９１×１．９１＝３．６５倍となる。さらに、３回増幅すると、３．６５×１．９１＝６．９７倍となる。また、４回増幅すると、６．９７×１．９１＝１３．３１倍となる。２、０倍の増幅度で４回増幅した場合、１６．０倍になるのに対し、図５（Ａ）に示す状態１で４回増幅した場合には、１３．３１倍にしかならず、所望の増幅度が得られずよって、ＡＤ変換精度が悪くなる。
【００４９】
また、図６に示すように図５（Ｂ）に示す状態２で１回増幅すると、入力に対して出力は２．１倍となる。また、２回増幅すると、２．１×２．１＝４．４１倍となる。さらに、３回増幅すると、４．４１×２．１＝９．２６倍となる。また、４回増幅すると、９．２６×２．１＝１９．４５倍となる。２、０倍の増幅度で４回増幅した場合、１６．０倍になるのに対し、上記のように図５（Ｂ）に示す状態２で４回増幅した場合には、１９．４５倍になり、所望の増幅度が得られずよって、状態１と同様にＡＤ変換精度が悪くなる。
【００５０】
一方、図６に示すように図５（Ａ）に示す状態１で増幅すると、入力に対して出力は１．９１倍となる。次に図５（Ｂ）に示す状態２で増幅すると、１．９１×２．１＝４．０１倍となる。次に、図５（Ａ）に示す状態１で増幅すると、４．０１×１．９１＝７．６６倍となる。次に、図５（Ｂ）に示す状態２で増幅すると、７．６６×１．９１＝１６．０１倍となる。２、０倍の増幅度で４回増幅した場合、１６．０倍になるのに対し、上記のように図５（Ａ）に示す状態１と図５（Ｂ）に示す状態２とを交互に４回増幅した場合には、１６．０１倍になり、１６．０倍に極めて近い増幅度が得られる。よって、ＡＤ変換精度を向上させることができる。
【００５１】
このように、コンデンサの容量の偏差を吸収でき、よって、ＡＤ変換の精度を更に向上することができる。
【００５２】
なお、上記実施例では、説明を簡単にするために逐次１ビットに変換出力する１ビットＡＤＣについて説明したが、１．５ビット以上のＡＤＣに適用することも可能である。
【００５３】
図７は本発明の他の実施例のブロック構成図を示す。同図中、図１と同一構成部分には同一符号を付し、その説明は省略する。
【００５４】
本実施例のアナログ−ディジタル変換装置２００は、１．５ビットのＡＤＣに適用した例を示しており、１ビットアナログ−ディジタル変換回路１１４に代えて１．５ビットアナログ−ディジタル変換回路２１１、メモリ２１２、演算部２１３を設けるとともに、切換回路１１５に代えて切換回路２１４、コントローラ１１６に代えてコントローラ２１５、基準電圧生成回路１１７に代えて基準電圧生成回路２１６などを設けた構成とされている。
【００５５】
基準電圧生成回路２１６は、基準電圧Ｖref／２、Ｖref、３Ｖref／２を生成し、切換回路２１４に供給する。切換回路２１４は、コントローラ２１５からの制御信号に応じて基準電圧生成回路２１６からの基準電圧Ｖref／２、Ｖref、３Ｖref／２のいずれかを基準電圧Ｖref1、Ｖref2として印加する。
【００５６】
ここで、コントローラ２１５の処理について説明する。
【００５７】
図８は、コントローラ２１５の処理フローチャートを示す。
【００５８】
コントローラ２１５は、ステップＳ２−１で入力端子Ｔinを第１のサンプルホールド回路１１１に接続し、入力端子Ｔinに入力される入力アナログ信号を第１のサンプルホールド回路１１１にサンプルホールドする。
【００５９】
次にコントローラ２１５は、ステップＳ２−２で入力アナログ信号の非反転入力側電圧Ｖin+及び反転入力側電圧Ｖin-を検出するとともに、基準電圧生成回路１１７から（Ｖref／４）を入力する。
【００６０】
コントローラ２１５は、ステップＳ２−３、Ｓ２−５で入力電圧Ｖin+、Ｖin-に適用するファンクションを判定する。
【００６１】
例えば、コントローラ２１５は、入力電圧Ｖin+、Ｖin-と電圧（Ｖref／４）との関係が
Ｖin+＜（Ｖin-−Ｖref／４）
であれば、入力電圧Ｖin+、Ｖin-に対してファンクションfunc.1を適用する。コントローラ２１５は、ステップＳ２−３で入力電圧Ｖin+、Ｖin-に対してファンクションfunc.1を適用する場合、ステップＳ２−４で基準電圧生成回路２１６から第１又は第２のサンプルホールド回路１１１，１１２に印加するバイアス電圧Ｖref1、Ｖref2を
Ｖref1＝Ｖref／２
Ｖref2＝３×Ｖref／２
に設定する。
【００６２】
また、コントローラ２１５は、入力電圧Ｖin+、Ｖin-と電圧（Ｖref／４）との関係が
（｜Ｖin+−Ｖin-｜）＜（Ｖref／４）
であれば、入力電圧Ｖin+、Ｖin-に対してファンクションfunc.2を適用する。コントローラ２１５は、ステップＳ２−５で入力電圧Ｖin+、Ｖin-に対してファンクションfunc.2を適用する場合、ステップＳ２−６で基準電圧生成回路２１６から第１又は第２のサンプルホールド回路１１１，１１２に印加するバイアス電圧Ｖref1、Ｖref2を
Ｖref1＝Ｖref2＝Ｖref
とする。
【００６３】
さらに、コントローラ２１５は、入力電圧Ｖin+、Ｖin-と電圧（Ｖref／４）との関係が
Ｖin+＞（Ｖin-＋Ｖref／４）
であれば、入力電圧Ｖin+、Ｖin-に対してファンクションfunc.3を適用する。コントローラ２１５は、ステップＳ２−５で入力電圧Ｖin+、Ｖin-に対してファンクションfunc.3を適用する場合、ステップＳ２−７で基準電圧生成回路２１６から第１又は第２のサンプルホールド回路１１１，１１２に印加するバイアス電圧Ｖref1、Ｖref2を
Ｖref1＝３×Ｖref／２
Ｖref2＝２×Ｖref／３
とする。
【００６４】
次に、コントローラ２１５は、ステップＳ２−８で適用されたファンクションfunc.1、func.2、func.3に応じて２ビットのディジタル値に変換する。１．５ビットＡＤＣ２１１は、例えば、入力信号のうち非反転入力をＶin+、反転入力をＶin-としたとき、
Ｖin+＜（Ｖin-−Ｖref／４）
のとき、すなわち、ファンクションfunc.1のときには出力ディジタル値を「０、０」とする。また、１．５ビットＡＤＣ２１１は、
（｜Ｖin+−Ｖin-｜）＜（Ｖref／４）
のとき、すなわち、ファンクションfunc.2のときには出力ディジタル値を「０，１」とする。
【００６５】
さらに、１．５ビットＡＤＣ２１１は、
Ｖin+＞（Ｖin-＋Ｖref／４）
のとき、すなわち、ファンクションfunc.3のときには出力ディジタル値を「１，０」とする。
【００６６】
１．５ビットＡＤＣ２１１の出力ディジタル値は、メモリ２１２に記憶される。
【００６７】
次に、コントローラ２１５は、ステップＳ２−９で切換回路２１４を制御して、コンデンサＣ１〜Ｃ８の接続を図３（Ａ）に示す状態から図３（Ｂ）に示すように切り換える。  また、コントローラ２１５は、ステップＳ２−１０で巡回回数が第１巡目か否かを判定する。
【００６８】
コントローラ２１５は、ステップＳ２−１０で第１巡目である場合には、ステップＳ２−１１で切換回路２１４を制御して、差動増幅回路１１３の極性を図３（Ａ）に示す状態から図３（Ｂ）に示す状態に反転させた後、ステップＳ２−２に戻って処理を続ける。このとき、ステップＳ２−１１の処理により第１巡目に図３（Ａ）に示すような接続が、第２巡目には図３（Ｂ）に示すように第１のサンプルホールド回路１１１が差動増幅回路１１３の出力側に接続され、また、第２のサンプルホールド回路１１２が差動増幅回路１１３の入力側に接続される。さらに、ステップＳ２−１１の処理によって、図３（Ａ）に示す第１巡目と、図３（Ｂ）〜（Ｄ）に示すように第２巡目以降とで、差動増幅回路１１３の反転入力端子、非反転入力端子、及び、反転出力端子、非反転出力端子の接続関係が反転した接続となる。
【００６９】
これにより、差動増幅回路１１３のオフセットをＶosに維持することができる。
【００７０】
また、コントローラ２１５は、ステップＳ２−１０で第２巡目以降である場合には、ステップＳ２−１２で第ｎ巡目か否かを判定する。
【００７１】
コントローラ２１５は、差動増幅回路１１３による増幅動作がｎ回行われるまで、ステップＳ２−２〜Ｓ２−１２の処理を継続し、差動増幅回路１１３による増幅動作がｎ回行われると、変換動作が終了したと判断する。コントローラ２１５は、ステップＳ２−１２で第ｎ巡目になると、１．５ビットＡＤＣ２１１での処理は終了したと判断して、ステップＳ２−１３でメモリ２１２に記憶された１．５ビットＡＤＣ２１１での各巡回毎の変換結果を読み出して、演算部２１３に供給し、出力ディジタル値を決定する。
【００７２】
図９は演算部２１３の演算動作を説明するための図を示す。
【００７３】
図９において１．５ビットＡＤＣ２１１で最初に変換された上位変換結果を「１，０」、次に変換された中位変換結果を「０，１」、その次に変換された下位変換結果を「１，０」とする。
【００７４】
上位変換結果の下位ビットと中位変換結果の上位ビット、中位変換結果の下位ビットと下位変換結果の上位ビットとの位を同じ位に設定して上位変換結果と中位変換結果と下位変換結果との加算を行う。図９の加算結果は「１１００」となる。コントローラ２１５は、演算部２１３の演算結果を出力ディジタル値として出力する。
【００７５】
なお、ここで、本実施例の動作を、数式を用いて説明する。
【００７６】
図１０は本発明の他の実施例の動作説明図を示す。
【００７７】
図１０に示すように差動増幅回路１１３の非反転入力をＶin+、反転入力をＶin-、反転出力をＶout-、非反転出力をＶout+、非反転入力端子のバイアス電圧をＶref1、反転入力端子のバイアス電圧をＶref2、コンデンサＣ１〜Ｃ４をＣ1＝Ｃ2＝Ｃ3＝Ｃ4、基準電圧をＶrefとすると、差動増幅回路１１３の反転出力Ｖout-は、
Ｖout-＝Ｖref1−（Ｖref1−Ｖin+）（１＋Ｃ3／Ｃ1）        ・・・（１）
非反転出力Ｖout+は、
Ｖout+＝Ｖref2−（Ｖref2−Ｖin-）（１＋Ｃ4／Ｃ2）        ・・・（２）
で表せる。
【００７８】
まず、
Ｖin+＜Ｖin-−（Ｖref／４）                              ・・・（３）
のときには、
Ｖref1＝Ｖref／２                                        ・・・（４）
Ｖref2＝３×Ｖref／２                                    ・・・（５）
とする。式（１）から非反転出力Ｖout+は、
Ｖout+＝２×Ｖin+−３×（Ｖref／２）                    ・・・（６）
となり、式（２）から反転出力Ｖout-は、
Ｖout-＝２×Ｖin-−（Ｖref／２）                        ・・・（７）
となる。したがって、差動出力Ｖout＝Ｖout+−Ｖout-は、式（６）、（７）より、
Ｖout＝２×（Ｖin+−Ｖin-）＋Ｖref                        ・・・（８）
となる。
【００７９】
また、｜Ｖin+−Ｖin-｜＜（Ｖref／４）                  ・・・（９）
のときには、
Ｖref1＝Ｖref2＝Ｖref                                  ・・・（１０）
とする。これによって、式（１）から非反転出力Ｖout+は、
Ｖout+＝２×Ｖin+−Ｖref                                ・・・（１１）
となり、式（２）から反転出力Ｖout-は、
Ｖout-＝２×Ｖin-−Ｖref                                ・・・（１２）
となる。したがって、差動出力Ｖout＝Ｖout+−Ｖout-は、式（１１）、（１２）より、
Ｖout＝２×（Ｖin+−Ｖin-）                              ・・・（１３）
となる。
【００８０】
さらに、Ｖin+＞Ｖin-＋（Ｖref／４）                    ・・・（１４）
のときには、
Ｖref1＝３×Ｖref／２                                    ・・・（１５）
Ｖref2＝Ｖref／２                                        ・・・（１６）
とする。これによって、式（１）から非反転出力Ｖout+は、
Ｖout+＝２×Ｖin-−（Ｖref／２）                          ・・・（１７）
となり、式（２）から反転出力Ｖout-は、
Ｖout-＝２×Ｖin-−３×（Ｖref／２）                    ・・・（１８）
となる。したがって、差動出力Ｖout＝Ｖout+−Ｖout-は、式（１７）、（１８）より、
Ｖout＝２×（Ｖin+−Ｖin-）−Ｖref                      ・・・（１９）
となる。
【００８１】
図１１は入力（Ｖin-−Ｖout+）に対する出力Ｖout+及び出力Ｖout-の関係を示す図、図１２は入力（Ｖout-−Ｖout+）に対する出力（Ｖout-−Ｖout+）の関係を示す図である。
【００８２】
図１１において、実線はＶout-、破線はＶout+を示している。
【００８３】
入力（Ｖin-−Ｖin+）と出力Ｖout+及び出力Ｖout-並び出力（Ｖout-−Ｖout+）との関係は、式（６）、（７）、（８）、及び式（１１）、（１２）、（１３）、並びに式（１７）、式（１８）、（１９）から図１１、及び、図１２に示すような関係となる。
【００８４】
このように１．５ビットＡＤ変換では、図１２に示すように入力（Ｖin-−Ｖin+）に対する出力（Ｖout-−Ｖout+）の変位を大きくとることができ、検出精度を向上させることが可能となる。
【００８５】
なお、本発明は、１ビット、１．５ビットＡＤ変換方式に限定されるものではなく、２ビット以上のＡＤ変換方式の巡回ＡＤ変換方式においても適用可能であることは言うまでもない。
【００８６】
なお、本発明は上記実施例に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変形例が考えられることは言うまでもない。
【図面の簡単な説明】
【００８７】
【図１】本発明の一実施例のブロック構成図である。
【図２】コントローラ１１６の処理フローチャートである。
【図３】本発明の一実施例の切換動作を説明するための図である。
【図４】本発明の一実施例の動作説明図である。
【図５】本発明の一実施例の効果を説明するための図である。
【図６】本発明の一実施例の効果を説明するための図である。
【図７】本発明の他の実施例のブロック構成図である。
【図８】コントローラ２１２の処理フローチャートである。
【図９】演算部２１３の演算動作を説明するための図である。
【図１０】本発明の他の実施例の動作説明図である。
【図１１】入力（Ｖin-−Ｖout+）に対する出力Ｖout+及び出力Ｖout-の関係を示す図である。
【図１２】入力（Ｖout-−Ｖout+）に対する出力（Ｖout-−Ｖout+）の関係を示す図である。
【図１３】従来のアナログ・ディジタル変換器の一例のブロック構成図である。
【符号の説明】
【００８８】
１００、２００  アナログ−ディジタル変換回路
１１１  第１のサンプルホールド回路、１１２  第２のサンプルホールド回路
１１３  差動増幅回路、１１４  １ビットアナログ−ディジタル変換回路
１１５  切換回路、１１６  コントローラ、１１７  基準電圧生成回路
１１８  クロック生成回路
２１１  １．５ビットＡＤＣ、２１２  メモリ、２１３  演算部
２１４  切換回路、２１５  コントローラ、２１６  基準電圧生成回路
【図１】
2008060956.tif 000003
【図２】
2008060956.tif 000004
【図３】
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【図４】
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【図５】
2008060956.tif 000007
【図６】
2008060956.tif 000008
【図７】
2008060956.tif 000009
【図８】
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【図９】
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【図１０】
2008060956.tif 000012
【図１１】
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【図１２】
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【図１３】
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