(57)【要約】【課題】データの誤書込により生じるメモリセルのしきい値分布のシフトを有効にキャンセルすることができるＮＡＮＤ型フラッシュメモリ装置を提供すること。【解決手段】データ読出書込制御部は、選択ゲートトランジスタＳＧＤ及び選択ゲートトランジスタＳＧＳに隣接するメモリセルＭＣ３１、ＭＣ０のデータを消去する消去動作時において当該メモリセルＭＣ３１、ＭＣ０の制御ゲート電極に接続されているワード線ＷＬ３１−ｉ、ＷＬ０−ｉに印加する消去ベリファイレベルを、当該メモリセルＭＣ３１、ＭＣ０以外の他の前記メモリセルの制御ゲート電極に接続されている他のワード線に印加する所定の消去電圧レベルより第１及び第２の所定値だけ低く設定する。【選択図】図３
2008108317.tif 000002
【特許請求の範囲】
【請求項１】
電気的に書き換え可能な複数のメモリセルが配置され、かつ、複数のＮＡＮＤメモリセルユニットを有するメモリセルアレイと、前記複数のメモリセルに接続されている複数のワード線及び複数のビット線と、前記複数のメモリセルに対しデータの書込、読出及び消去を行う時に前記複数のワード線及び前記複数のビット線を選択して電圧を印加するデータ読出書込制御部と、を具備し、
前記複数のＮＡＮＤメモリセルユニットの各々は、
直列に接続されている前記複数のメモリセルと、前記複数のメモリセルの直列接続体の一端部と前記ビット線との間に接続されている第１の選択ゲートトランジスタと、前記複数のメモリセルの直列接続体の他端部とソース線との間に接続されている第２の選択ゲートトランジスタと、を具備し、
前記データ読出書込制御部は、
前記第１の選択ゲートトランジスタあるいは前記第２の選択ゲートトランジスタに隣接する前記メモリセルのデータを消去する消去動作時において当該メモリセルの制御ゲート電極に接続されているワード線に印加する消去ベリファイレベルを、当該メモリセル以外の他の前記メモリセルの制御ゲート電極に接続されている他のワード線に印加する所定の消去電圧レベルより第１及び第２の所定値だけ低く設定することを特徴とするＮＡＮＤ型フラッシュメモリ装置。
【請求項２】
電気的に書き換え可能な複数のメモリセルが配置され、かつ、複数のＮＡＮＤメモリセルユニットを有するメモリセルアレイと、前記複数のメモリセルに接続されている複数のワード線及び複数のビット線と、前記複数のメモリセルに対しデータの書込、読出及び消去を行う時に前記複数のワード線及び前記複数のビット線を選択して電圧を印加するデータ読出書込制御部と、を具備し、
前記複数のＮＡＮＤメモリセルユニットの各々は、
直列に接続されている前記複数のメモリセルと、前記複数のメモリセルの直列接続体の一端部と前記ビット線との間に接続されている第１の選択ゲートトランジスタと、前記複数のメモリセルの直列接続体の他端部とソース線との間に接続されている第２の選択ゲートトランジスタと、を具備し、
前記データ読出書込制御部は、
前記第１の選択ゲートトランジスタあるいは前記第２の選択ゲートトランジスタに隣接する前記メモリセルに対し偶数ページのロウアーページデータを書き込む書込動作時において当該メモリセルの制御ゲート電極に接続されているワード線に印加する書込ベリファイレベルを、当該メモリセル以外の他の前記メモリセルの制御ゲート電極に接続されている他のワード線に印加する所定の書込電圧レベルより第１及び第２の所定値だけ低く設定し、かつ、前記第１の選択ゲートトランジスタあるいは前記第２の選択ゲートトランジスタに隣接する前記メモリセルに対し偶数ページのロウアーページデータを読み出す読出動作時において当該奇数ページのロウアーページのデータが書き込まれていない時に当該メモリセルの制御ゲート電極に接続されているワード線に印加する読出ベリファイレベルを、当該メモリセル以外の他の前記メモリセルの制御ゲート電極に接続されている他のワード線に印加する所定の読出電圧レベルより第３及び第４の所定値だけ低く設定することを特徴とするＮＡＮＤ型フラッシュメモリ装置。
【請求項３】
電気的に書き換え可能な複数のメモリセルが配置され、かつ、複数のＮＡＮＤメモリセルユニットを有するメモリセルアレイと、前記複数のメモリセルに接続されている複数のワード線及び複数のビット線と、前記複数のメモリセルに対しデータの書込、読出及び消去を行う時に前記複数のワード線及び前記複数のビット線を選択して電圧を印加するデータ読出書込制御部と、を具備し、
前記複数のＮＡＮＤメモリセルユニットの各々は、
直列に接続されている前記複数のメモリセルと、前記複数のメモリセルの直列接続体の一端部と前記ビット線との間に接続されている第１の選択ゲートトランジスタと、前記複数のメモリセルの直列接続体の他端部とソース線との間に接続されている第２の選択ゲートトランジスタと、を具備し、
前記データ読出書込制御部は、
前記第１の選択ゲートトランジスタあるいは前記第２の選択ゲートトランジスタに隣接する前記メモリセルに対し偶数ページのロウアーページデータを読み出す読出動作時において当該奇数ページのロウアーページデータが書き込まれている時に当該メモリセルの制御ゲート電極に接続されているワード線に印加する読出ベリファイレベルを、当該メモリセル以外の他の前記メモリセルの制御ゲート電極に接続されている他のワード線に印加する所定の読出電圧レベルより第１及び第２の所定値だけ高く設定することを特徴とするＮＡＮＤ型フラッシュメモリ装置。
【請求項４】
電気的に書き換え可能な複数のメモリセルが配置され、かつ、複数のＮＡＮＤメモリセルユニットを有するメモリセルアレイと、前記複数のメモリセルに接続されている複数のワード線及び複数のビット線と、前記複数のメモリセルに対しデータの書込、読出及び消去を行う時に前記複数のワード線及び前記複数のビット線を選択して電圧を印加するデータ読出書込制御部と、を具備し、
前記複数のＮＡＮＤメモリセルユニットの各々は、
直列に接続されている前記複数のメモリセルと、前記複数のメモリセルの直列接続体の一端部と前記ビット線との間に接続されている第１の選択ゲートトランジスタと、前記複数のメモリセルの直列接続体の他端部とソース線との間に接続されている第２の選択ゲートトランジスタと、を具備し、
前記データ読出書込制御部は、
前記第１の選択ゲートトランジスタあるいは前記第２の選択ゲートトランジスタに隣接する前記メモリセルに対し偶数ページのアッパーページデータあるいは奇数ページのロウアーページデータを書き込む書込動作時において当該メモリセルの制御ゲート電極に接続されているワード線に印加する書込ベリファイレベルを、当該メモリセル以外の他の前記メモリセルの制御ゲート電極に接続されている他のワード線に印加する所定の書込電圧レベルより偶数ページのアッパーページデータに対しては第１及び第２の所定値だけ低く設定し、奇数ページのロウアーページデータに対しては第３および第４の所定値だけ低く設定し、
前記第１の選択ゲートトランジスタあるいは前記第２の選択ゲートトランジスタに隣接する前記メモリセルに対し偶数ページのアッパーページデータを読み出す読出動作時において当該奇数ページのアッパーページデータが書き込まれていない時に当該メモリセルの制御ゲート電極に接続されているワード線に印加する読出ベリファイレベルを、当該メモリセル以外の他の前記メモリセルの制御ゲート電極に接続されている他のワード線に印加する所定の読出電圧レベルより第５及び第６の所定値だけ低く設定し、
前記第１の選択ゲートトランジスタあるいは前記第２の選択ゲートトランジスタに隣接する前記メモリセルに対し奇数ページのロウアーページデータを読み出す読出動作時において当該偶数ページのアッパーページのデータが書き込まれていない時に当該メモリセルの制御ゲート電極に接続されているワード線に印加する読出ベリファイレベルを、当該メモリセル以外の他の前記メモリセルの制御ゲート電極に接続されている他のワード線に印加する所定の読出電圧レベルより第７及び第８の所定値だけ低く設定することを特徴とするＮＡＮＤ型フラッシュメモリ装置。
【請求項５】
電気的に書き換え可能な複数のメモリセルが配置され、かつ、複数のＮＡＮＤメモリセルユニットを有するメモリセルアレイと、前記複数のメモリセルに接続されている複数のワード線及び複数のビット線と、前記複数のメモリセルに対しデータの書込、読出及び消去を行う時に前記複数のワード線及び前記複数のビット線を選択して電圧を印加するデータ読出書込制御部と、を具備し、
前記複数のＮＡＮＤメモリセルユニットの各々は、
直列に接続されている前記複数のメモリセルと、前記複数のメモリセルの直列接続体の一端部と前記ビット線との間に接続されている第１の選択ゲートトランジスタと、前記複数のメモリセルの直列接続体の他端部とソース線との間に接続されている第２の選択ゲートトランジスタと、を具備し、
前記データ読出書込制御部は、
前記第１の選択ゲートトランジスタあるいは前記第２の選択ゲートトランジスタに隣接する前記メモリセルに対し偶数ページのアッパーページデータを読み出す読出動作時において当該奇数ページのアッパーページデータが書き込まれている時に当該メモリセルの制御ゲート電極に接続されているワード線に印加する読出ベリファイレベルを、当該メモリセル以外の他の前記メモリセルの制御ゲート電極に接続されている他のワード線に印加するように所定の読出電圧レベルより第１及び第２の所定値だけ高く設定し、
前記第１の選択ゲートトランジスタあるいは前記第２の選択ゲートトランジスタに隣接する前記メモリセルに対し奇数ページのアッパーページデータを読み出す読出動作時において当該偶数ページのアッパーページデータが書き込まれている時に当該メモリセルの制御ゲート電極に接続されているワード線に印加する読出ベリファイレベルを、当該メモリセル以外の他の前記メモリセルの制御ゲート電極に接続されている他のワード線に印加する所定の読出電圧レベルより第３及び第４の所定値だけ高く設定することを特徴とするＮＡＮＤ型フラッシュメモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気的に書き換え可能な複数のメモリセルがマトリクス状に配置されているメモリセルアレイを具備するＮＡＮＤ型フラッシュメモリ装置に関するものである。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリ装置は、電気的に書き換え可能な複数のメモリセルがマトリクス状に配置され、かつ、複数のＮＡＮＤメモリセルユニットを有するメモリセルアレイと、前記複数のメモリセルに接続されている複数のワード線及び複数のビット線と、前記複数のメモリセルに対しデータの書込、読出及び消去を行う時に前記複数のワード線及び前記複数のビット線を選択して電圧を印加するデータ読出書込制御部と、を具備している。
【０００３】
そして、前記複数のＮＡＮＤメモリセルユニットの各々は、直列に接続されている前記複数のメモリセルと、前記複数のメモリセルの直列接続体の一端部と前記ビット線との間に接続されている第１の選択ゲートトランジスタと、前記複数のメモリセルの直列接続体の他端部とソース線との間に接続されている第２の選択ゲートトランジスタと、を具備している。
【０００４】
前記データ読出書込制御部は、前記複数のメモリセルに対しデータの書込及び読出の時に、前記第１の選択ゲートトランジスタ及び前記第２の選択ゲートトランジスタとこれらに隣接する前記メモリセルとの間に高電圧を印加し、かつ高電圧印加回数が多いため、これらのメモリセルの閾値分布が変化してしまい、データの誤書込が生じてしまう可能性がある。
【０００５】
また、従来のＮＡＮＤ型フラッシュメモリ装置として、特許文献１に記載されたものが知られている。この特許文献１の従来のＮＡＮＤ型フラッシュメモリ装置は、選択されたメモリセルのワード線にこのメモリセルにデータを書込むための書込電圧を供給し、前記選択されたメモリセルからＮ個（Ｎは２以上の整数）分だけ共通ソース線側に位置するメモリセルのワード線にこのメモリセルをカットオフするための基準電圧を供給し、前記選択されたメモリセルのワード線と前記Ｎ個分の位置にあるメモリセルとの間に位置するＮ−１個のメモリセルの各ワード線に前記書込電圧より小さい補助電圧を供給し、かつ、残りのメモリセルのワード線に前記書込電圧と前記基準電圧との間の中間電圧を供給するものである。
【０００６】
この特許文献１の従来のＮＡＮＤ型フラッシュメモリ装置においては、メモリセルの微細化のために、データの誤書込の防止が充分ではない。
【特許文献１】特開２００５−１０８４０４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、データの誤書込により生じるメモリセルのしきい値分布のシフトを有効にキャンセルすることができるＮＡＮＤ型フラッシュメモリ装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の一実施形態は、電気的に書き換え可能な複数のメモリセルがマトリクス状に配置され、かつ、複数のＮＡＮＤメモリセルユニットを有するメモリセルアレイと、前記複数のメモリセルに接続されている複数のワード線及び複数のビット線と、前記複数のメモリセルに対しデータの書込、読出及び消去を行う時に前記複数のワード線及び前記複数のビット線を選択して電圧を印加するデータ読出書込制御部と、を具備し、前記複数のＮＡＮＤメモリセルユニットの各々が、直列に接続されている前記複数のメモリセルと、前記複数のメモリセルの直列接続体の一端部と前記ビット線との間に接続されている第１の選択ゲートトランジスタと、前記複数のメモリセルの直列接続体の他端部とソース線との間に接続されている第２の選択ゲートトランジスタと、を具備し、前記データ読出書込制御部が、前記第１の選択ゲートトランジスタあるいは及び前記第２の選択ゲートトランジスタに隣接する前記メモリセルのデータを消去する消去動作時において当該メモリセルの制御ゲート電極に接続されているワード線に印加する消去ベリファイレベルを、当該メモリセル以外の他の前記メモリセルの制御ゲート電極に接続されている他のワード線に印加する所定の消去電圧レベルより第１及び第２の所定値だけ低く設定する構成を採る。
【発明の効果】
【０００９】
本発明によれば、データの誤書込により生じるメモリセルの閾値分布のシフトを有効にキャンセルすることができる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施の形態について、図面を参照しながら詳細に説明する。なお、本発明は、これらの実施の形態に限定されるものではない。
【００１１】
（実施の形態１）
本発明の実施の形態１について、図面を参照しながら詳細に説明する。図１は、本発明の実施の形態１に係るＮＡＮＤ型フラッシュメモリ装置の構成を示すブロック図である。
【００１２】
図１に示すように、本発明の実施の形態１に係るＮＡＮＤ型フラッシュメモリ装置１００は、メモリセルアレイ１０１、ロウデコーダ１０２、カラムデコーダ１０３、選択回路１０４、センスアンプ回路１０５、主制御回路１０６、ブロック制御回路１０７、データレジスタ１０８及びインターフェイス回路１０９を具備している。
【００１３】
インターフェイス回路１０９は、外部機器とデータ及び制御信号（コマンド、トグル信号及びクロック信号など）の送受信を行う。インターフェイス回路１０９は、外部機器からのデータ及び制御信号を受けて所定の処理をして主制御回路１０６及びデータレジスタ１０８に与える。
【００１４】
主制御回路１０６は、インターフェイス回路１０９からの制御信号に基づいて、ロウデコーダ１０２、カラムデコーダ１０３、選択回路１０４、センスアンプ回路１０５、ブロック制御回路１０７及びデータレジスタ１０８を制御する。
【００１５】
主制御回路１０６は、ロウデコーダ１０２及びカラムデコーダ１０３にメモリセルアレイ１０１のメモリセルに対するアクセス情報を与える。ロウデコーダ１０２及びカラムデコーダ１０３は、当該アクセス情報及びデータに基づいてセンアンプ回路１０５、選択回路１０４及びブロック制御部１０７を制御してメモリセルに対してデータの読出、書込又は消去を行う。主制御回路１０６、ロウデコーダ１０２、カラムデコーダ１０３、センアンプ回路１０５、選択回路１０４及びブロック制御部１０７は、メモリセルアレイ１０１の複数のメモリセルに対しデータの書込及び読出を行う時に複数のワード線及び複数のビット線を選択して電圧を印加するデータ読出書込制御部を構成している。
【００１６】
図３に示すように、センスアンプ回路１０５は、複数のセンスアンプ１０５１を有し、メモリセルアレイ１０１のビット線に選択回路１０４を介して接続され、ビット線にデータを与え、かつ、ビット線の電位を検出してデータキャシュで保持する。主制御回路１０６は、カラムデコーダ１０３によって制御されたセンアンプ回路１０５によりメモリセルから読み出されたデータをデータレジスタ１０８及びインターフェイス回路１０９を介して外部機器に与える。選択回路１０４は、センスアンプ回路１０５を構成する複数のデータキャシュのうちビット線に接続するデータキャシュの選択を行う。
【００１７】
次に、本発明の実施の形態１に係るＮＡＮＤ型フラッシュメモリ装置１００のメモリセルアレイ１０１の１例について、図面を参照して詳細に説明する。
【００１８】
図２は、本発明の実施の形態１に係るメモリセルアレイ１０１の１例を示すブロック図である。図２に示すように、メモリセルアレイ１０１は、分割されているｍ個のブロックＢＬＯＣＫ１、ＢＬＯＣＫ２、ＢＬＯＣＫ３、・・・、ＢＬＯＣＫｉ、・・・、ＢＬＯＣＫｍを具備している。ここで、「ブロック」とは、データの一括消去の最小単位である。ブロックＢＬＯＣＫ１、ＢＬＯＣＫ２、ＢＬＯＣＫ３、・・・、ＢＬＯＣＫｉ、・・・、ＢＬＯＣＫｍは、同じ構成を有している。
【００１９】
メモリセルアレイ１０１は、電気的に書き換え可能な複数のメモリセルがマトリクス状に配置され、かつ、複数のＮＡＮＤメモリセルユニットを有する。複数のワード線及び複数のビット線は、前記複数のメモリセルに接続されている。前記データ読出書込制御部は、前記複数のメモリセルに対しデータの書込、読出及び消去を行う時に前記複数のワード線及び前記複数のビット線を選択して電圧を印加する。
【００２０】
図３は、メモリセルアレイ１０１の１つのブロックＢＬＯＣＫｉの構成を示す回路図である。図３に示すように、メモリセルアレイ１０１のブロックＢＬＯＣＫｉは、２×ｋ個のＮＡＮＤセルユニットｅ１〜ｏｋを具備している。
【００２１】
図３に示すＮＡＮＤセルユニットｅ１〜ｏｋの各々は、３２個のメモリセルＭＣ０〜ＭＣ３１を有している。メモリセルＭＣ０〜ＭＣ３１の１つは、代表してメモリセルＭＣと記される場合もある。メモリセルＭＣ０〜ＭＣ３１は、直列に接続されている。ＮＡＮＤセルユニットｅ１〜ｏｋの一端部は、選択ゲートトランジスタＳＧＤを介してビット線ＢＬｅ−１、ＢＬｏ−１  、ＢＬｅ−２、ＢＬｏ−２、・・・、ＢＬｅ−ｉ、ＢＬｏ−ｉ、・・・、ＢＬｅ−ｋ、ＢＬｏ−ｋに接続されている。
【００２２】
選択ゲートトランジスタＳＧＤの制御ゲート電極は、選択ゲート線ＳＧＤ−ｉに接続されている。また、ＮＡＮＤセルユニットｅ１〜ｏｋの他端部は、選択ゲートトランジスタＳＧＳを介して共通ソース線ＣＥＬＳＲＣに接続されている。選択ゲートトランジスタＳＧＳの制御ゲート電極は、選択ゲート線ＳＧＳ−ｉに接続されている。
【００２３】
メモリセルＭＣ０〜ＭＣ３１の各々の制御ゲート電極は、ワード線ＷＬ（ＷＬ０−ｉ〜ＷＬ３１−ｉ）に接続されている。ビット線ＢＬｅ−１、ＢＬｅ−２、・・・、ＢＬｅ−ｉ、・・・、ＢＬｅ−ｋのうちの端から数えて偶数番目のビット線と奇数番目のビット線は、お互いに独立にデータの書き込みと読み出しが行われる。ワード線ＷＬｎ−ｉの１つに接続される２×ｋ個のメモリセルＭＣの偶数番目のビット線に接続されているｋ個のメモリセルＭＣに対して同時にデータの書き込みと読み出しが行われる。ｋ個のメモリセルＭＣの各々は、例えば、２ビット（４値）のデータを記憶する。これらのｋ個のメモリセルＭＣは、「ページ」という単位を構成する。
【００２４】
同様に、ワード線ＷＬｎ−ｉの１つに接続される２×ｋ個のメモリセルＭＣの奇数番目のビット線に接続されているｋ個のメモリセルＭＣに対して同時にデータの書き込みと読み出しが行われる。ｋ個のメモリセルＭＣの各々は、例えば、２ビット（４値）のデータを記憶する。これらのｋ個のメモリセルＭＣもまた、「ページ」という単位を構成する。
【００２５】
なお、本発明は、図示した本発明の実施の形態１に限定されるものでなく、必要に応じてブロックの数、ＮＡＮＤセルユニットの数、直列メモリセル数、及びメモリセルの個数を変更してもよい。また、本発明の実施の形態１においては、各メモリセルＭＣが２ビット（４値）のデータを記憶するものである。すなわち、データ読出書込制御部は、各ページのアッパー（上位）ページ及びロウアー（下位）ページに対しデータの書込及び読出を行うことができる。また、データ読出書込制御部は、各偶数ページ及び各奇数ページのアッパー（上位）ページ及びロウアー（下位）ページに対しデータの書込及び読出を行うことができる。
【００２６】
センスアンプ回路１０５は、複数のセンスアンプ１０５１を具備している。複数のセンスアンプ１０５１の各々は、選択回路１０４を介してビット線ＢＬｅ−１、ＢＬｅ−２、・・・、ＢＬｅ−ｉ、・・・、ＢＬｅ−ｋあるいは、ＢＬo−１、ＢＬo−２、・・・、ＢＬo−ｉ、・・・、ＢＬo−ｋから構成される２つのビット線グループのいずれか一方に選択的に接続される。このセンスアンプ１０５１は、ビット線シールド型のセンスアンプと呼ばれている。
【００２７】
選択回路１０４は、選択情報に基づいて、２つのビット線グループの一方のみを選択してセンスアンプ１０５１に接続し、かつ、前記２つのビット線グループの他方を非選択としてセンスアンプ１０５１に接続しない。この場合には、選択回路１０４は、データの読み出し時には非選択側のビット線を接地することにより隣接のビット線の間の結合ノイズを低減している。また、選択回路１０４は、プログラム動作においては、非選択側のビット線をＶＤＤにすることにより非選択のメモリセルＭＣにデータが書き込まれないようにする。
【００２８】
主制御回路１０６、ロウデコーダ１０２、カラムデコーダ１０３、センアンプ回路１０５、選択回路１０４及びブロック制御部１０７（前記データ読出書込制御部）は、メモリセルアレイ１０１の複数のメモリセルＭＣに対しデータの書込、読出及び消去を行う時に選択ブロック内の複数のワード線及び複数のビット線を選択して電圧を印加する。
【００２９】
そして、本発明の実施の形態１に係るＮＡＮＤ型フラッシュメモリ装置１００においては、主制御回路１０６、ロウデコーダ１０２、カラムデコーダ１０３、センアンプ回路１０５、選択回路１０４及びブロック制御部１０７（前記データ読出書込制御部）は、選択ゲートトランジスタＳＧＤ及び選択ゲートトランジスタＳＧＳに隣接するメモリセルＭＣ３１、ＭＣ０のデータを消去する消去動作時において当該メモリセルＭＣ３１、ＭＣ０の制御ゲート電極に接続されているワード線ＷＬ３１−ｉ、ＷＬ０−ｉに印加する消去ベリファイレベルを、当該メモリセルＭＣ３１、ＭＣ０以外の他の前記メモリセルの制御ゲート電極に接続されている他のワード線に印加する所定の消去電圧レベルより第１及び第２の所定値だけ低く設定する。
【００３０】
このように、前記データ読出書込制御部は、メモリセルＭＣ３１、ＭＣ０のデータを消去する消去動作時にワード線ＷＬ３１−ｉ、ＷＬ０−ｉに印加する消去ベリファイレベルを、当該メモリセルＭＣ３１、ＭＣ０以外の他の前記メモリセルの制御ゲート電極に接続されている他のワード線に印加する所定の消去電圧レベルより第１及び第２の所定値だけ低く設定した状態で、メモリセルＭＣ３１、ＭＣ０のデータを消去する。
【００３１】
なお、本発明の実施の形態１は、偶数ページ及び奇数ページの区別を有しない形態で各ページのアッパー（上位）ページ及びロウアー（下位）ページに対しデータの書込及び読出を行う場合にも適用することができる。
【００３２】
本発明の実施の形態１によれば、ワード線ＷＬ３１−ｉ、ＷＬ０−ｉに印加する消去ベリファイレベルを、他のワード線に印加する所定の消去電圧レベルより第１及び第２の所定値だけ低く設定するため、選択ゲートトランジスタＳＧＤ及び選択ゲートトランジスタＳＧＳに隣接するメモリセルＭＣ３１、ＭＣ０の閾値分布が高い側に変化することを防止することができるから、データの誤書込を有効に防止することができる。
【００３３】
（実施の形態２）
次に、本発明の実施の形態２について、図面を参照しながら詳細に説明する。図４は、本発明の実施の形態２に係るＮＡＮＤ型フラッシュメモリ装置の構成を示すブロック図である。本発明の実施の形態２においては、本発明の実施の形態１と同じ構成要素には同じ参照符号が付されてその説明が省略される。
【００３４】
図４に示すように、本発明の実施の形態２に係るＮＡＮＤ型フラッシュメモリ装置２００は、本発明の実施の形態１に係るＮＡＮＤ型フラッシュメモリ装置１００において主制御回路１０６に代わりに主制御回路２０１を具備している。
【００３５】
本発明の実施の形態２に係るＮＡＮＤ型フラッシュメモリ装置２００は、メモリセルアレイ１０１、ロウデコーダ１０２、カラムデコーダ１０３、選択回路１０４、センスアンプ回路１０５、主制御回路２０１、ブロック制御回路１０７、データレジスタ１０８及びインターフェイス回路１０９を具備している。
【００３６】
主制御回路２０１、ロウデコーダ１０２、カラムデコーダ１０３、センアンプ回路１０５、選択回路１０４及びブロック制御部１０７は、メモリセルアレイ１０１の複数のメモリセルに対しデータの書込及び読出を行う時に選択ブロック内の複数のワード線及び複数のビット線を選択して電圧を印加するデータ読出書込制御部を構成している。このデータ読出書込制御部は、ページごとにｆｌａｇ１を有している。このｆｌａｇ１は、各ページ(少なくともＷＬ０、ＷＬ３１のロウアーページ)が有するｂｉｔであり、ロウアーページデータの書き込みを行なわれたか否かを記憶しているｂｉｔである。ここで、ｆｌａｇ１を有するロウアーページデータの書き込みが行なわれた時にｆｌａｇ１を記憶するセルは１(消去状態)から(書き込まれた状態)０とされる。すなわち、ｆｌａｇ１＝０である時に、ｆｌａｇ１はロウアーページのデータの書き込みを行なわれたことを記憶しているものとする。また、データの書き込み順序は、各ページのロウアーページはアッパーページよりも先に行われ、偶数ページが奇数ページよりも先に行われるものとする。
【００３７】
本発明の実施の形態２においては、前記データ読出書込制御部は、選択ゲートトランジスタＳＧＤ及び選択ゲートトランジスタＳＧＳに隣接するメモリセルＭＣ３１、ＭＣ０に対し偶数ページのロウアーページデータを書き込む書込動作時において当該メモリセルＭＣ３１、ＭＣ０の制御ゲート電極に接続されているワード線ＷＬ３１−ｉ、ＷＬ０−ｉに印加する書込ベリファイレベルを、当該メモリセルＭＣ３１、ＭＣ０以外の他の前記メモリセルの制御ゲート電極に接続されている他のワード線に印加する所定の書込電圧レベルより第１及び第２の所定値だけ低く設定する。
【００３８】
また、本発明の実施の形態２においては、前記データ読出書込制御部は、選択ゲートトランジスタＳＧＤ及び選択ゲートトランジスタＳＧＳに隣接するメモリセルＭＣ３１、ＭＣ０に対し偶数ページのロウアーページデータを読み出す読出動作時において当該奇数ページのロウアーページのデータが書き込まれていない時に当該メモリセルＭＣ３１、ＭＣ０の制御ゲート電極に接続されているワード線ＷＬ３１−ｉ、ＷＬ０−ｉに印加する読出ベリファイレベルを、当該メモリセルＭＣ３１、ＭＣ０以外の他の前記メモリセルの制御ゲート電極に接続されている他のワード線に印加する所定の読出電圧レベルより第３及び第４の所定値だけ低く設定する。
【００３９】
次に、本発明の実施の形態２に係る前記データ読出書込制御部の動作について、図５〜図８に基づいて具体的に説明する。図５は、本発明の実施の形態２に係る前記データ読出書込制御部のメモリセルＭＣ０における偶数ページのロウアーページデータの書込動作の一部を説明するためのフローチャートである。図６は、本発明の実施の形態２に係る前記データ読出書込制御部のメモリセルＭＣ３１における偶数ページのロウアーページデータの書込動作の他の一部を説明するためのフローチャートである。図７は、本発明の実施の形態２に係る前記データ読出書込制御部のメモリセルＭＣ０における偶数ページのロウアーページデータの読出動作の一部を説明するためのフローチャートである。図８は、本発明の実施の形態２に係る前記データ読出書込制御部のメモリセルＭＣ３１における偶数ページのロウアーページデータの読出動作の一部を説明するためのフローチャートである。
【００４０】
図５に示すように、ステップＳＴ１０１において、前記データ読出書込制御部は、メモリセルＭＣ０に対し偶数ページのロウアーページデータを書き込む書込動作時であるかを判断する。
【００４１】
ステップＳＴ１０１においてメモリセルＭＣ０に対し偶数ページのロウアーページデータを書き込む書込動作時である場合に、前記データ読出書込制御部は、ワード線ＷＬ０−ｉに印加する書込ベリファイレベルを、他のワード線（ワード線ＷＬ３１−ｉを除く）に印加する書込電圧レベルより第１の所定値だけ低く設定する（ステップＳＴ１０２）。
【００４２】
次に、前記データ読出書込制御部は、メモリセルＭＣ０に対し偶数ページのロウアーページデータを書き込む（ステップＳＴ１０３）。
【００４３】
図６に示すように、ステップＳＴ２０１において、前記データ読出書込制御部は、メモリセルＭＣ３１に対し偶数ページのロウアーページデータを書き込む書込動作時であるかを判断する。
【００４４】
ステップＳＴ２０１においてメモリセルＭＣ３１に対し偶数ページのロウアーページデータを書き込む書込動作時である場合に、前記データ読出書込制御部は、ワード線ＷＬ３１−ｉに印加する書込ベリファイレベルを、他のワード線（ワード線ＷＬ０−ｉを除く）に印加する書込電圧レベルより第２の所定値だけ低く設定する（ステップＳＴ２０２）。
【００４５】
次に、前記データ読出書込制御部は、メモリセルＭＣ３１に対し偶数ページのロウアーページデータを書き込む（ステップＳＴ２０３）。
【００４６】
図７に示すように、ステップＳＴ３０１において、前記データ読出書込制御部は、ＭＣ０に対し偶数ページのロウアーページデータを読み出す読出動作時であるかを判断する。ステップＳＴ３０１においてＭＣ０の偶数ページのロウアーページデータを読み出す読出動作時である場合に、前記データ読出書込制御部は、メモリセルＭＣ０に対し奇数ページのロウアーページデータの読み出しを行う（ステップＳＴ３０２）。
【００４７】
次に、前記データ読出書込制御部は、ステップＳＴ３０２のデータの読み出し結果に基づき、メモリセルＭＣ０における奇数ページのロウアーページデータのｆｌａｇ１＝０であるかを判断する（ステップＳＴ３０３）。
【００４８】
ステップＳＴ３０３においてｆｌａｇ１＝０でない時に、前記データ読出書込制御部は、ワード線ＷＬ０−ｉに印加する書込ベリファイレベルを、他のワード線（ワード線ＷＬ３１−ｉを除く）に印加する書込電圧レベルより第３の所定値だけ低く設定する（ステップＳＴ３０４）。
【００４９】
ステップＳＴ３０３においてｆｌａｇ１＝０である時、又は、ステップＳＴ３０４の後に、前記データ読出書込制御部は、メモリセルＭＣ０に対し偶数ページのロウアーページデータを読み出す（ステップＳＴ３０５）。
【００５０】
図８に示すように、ステップＳＴ４０１において、前記データ読出書込制御部は、ＭＣ３１に対し偶数ページのロウアーページデータを読み出す読出動作時であるかを判断する。ステップＳＴ４０１においてＭＣ３１の偶数ページのロウアーページデータを読み出す時には、前記データ読出書込制御部は、メモリセルＭＣ３１に対し奇数ページのロウアーページデータの読み出しを行う（ステップＳＴ４０２）。
【００５１】
次に、前記データ読出書込制御部は、ステップＳＴ４０２のデータの読み出し結果に基づき、メモリセルＭＣ３１における奇数ページのロウアーページデータのｆｌａｇ１＝０であるかを判断する（ステップＳＴ４０３）。
【００５２】
ステップＳＴ４０３においてｆｌａｇ１＝０でない時に、前記データ読出書込制御部は、ワード線ＷＬ３１−ｉに印加する読出ベリファイレベルを、他のワード線（ワード線ＷＬ０−ｉを除く）に印加する読出電圧レベルより第３の所定値だけ低く設定する（ステップＳＴ４０４）。
【００５３】
ステップＳＴ４０３においてｆｌａｇ１＝０である時、及び、ステップＳＴ４０４の後に、前記データ読出書込制御部は、メモリセルＭＣ３１に対し偶数ページのロウアーページデータを読み出す（ステップＳＴ４０５）。
【００５４】
本発明の実施の形態２によれば、メモリセルＭＣ３１、ＭＣ０に対し偶数ページのロウアーページデータを書き込む書込動作時にワード線ＷＬ３１−ｉ、ＷＬ０−ｉに印加する書込ベリファイレベルを他のワード線に印加する所定の書込電圧レベルより第１及び第２の所定値だけ低く設定し、かつ、メモリセルＭＣ３１、ＭＣ０に対し偶数ページのロウアーページデータを読み出す読出動作時において当該奇数ページのロウアーページのデータが書き込まれていない時にワード線ＷＬ３１−ｉ、ＷＬ０−ｉに印加する読出ベリファイレベルを他のワード線に印加する所定の読出電圧レベルより第３及び第４の所定値だけ低く設定するため、選択ゲートトランジスタＳＧＤ及び選択ゲートトランジスタＳＧＳに隣接するメモリセルＭＣ３１、ＭＣ０の閾値分布の変化をキャンセルすることができ、データの誤書込によるメモリセルのしきい値分布のシフトをキャンセルすることができる。
【００５５】
（実施の形態３）
次に、本発明の実施の形態３について、図面を参照しながら詳細に説明する。図９は、本発明の実施の形態３に係るＮＡＮＤ型フラッシュメモリ装置の構成を示すブロック図である。本発明の実施の形態３においては、本発明の実施の形態１と同じ構成要素には同じ参照符号が付されてその説明が省略される。
【００５６】
図９に示すように、本発明の実施の形態３に係るＮＡＮＤ型フラッシュメモリ装置３００は、本発明の実施の形態１に係るＮＡＮＤ型フラッシュメモリ装置１００において主制御回路１０６に代わりに主制御回路３０１を具備している。
【００５７】
本発明の実施の形態３に係るＮＡＮＤ型フラッシュメモリ装置３００は、メモリセルアレイ１０１、ロウデコーダ１０２、カラムデコーダ１０３、選択回路１０４、センスアンプ回路１０５、主制御回路３０１、ブロック制御回路１０７、データレジスタ１０８及びインターフェイス回路１０９を具備している。
【００５８】
主制御回路３０１、ロウデコーダ１０２、カラムデコーダ１０３、センアンプ回路１０５、選択回路１０４及びブロック制御部１０７は、メモリセルアレイ１０１の複数のメモリセルに対しデータの書込及び読出を行う時に選択ブロック内の複数のワード線及び複数のビット線を選択して電圧を印加するデータ読出書込制御部を構成している。このデータ読出書込制御部は、ページごとにｆｌａｇ１を有している。
【００５９】
本発明の実施の形態３においては、前記データ読出書込制御部は、選択ゲートトランジスタＳＧＤ及び選択ゲートトランジスタＳＧＳに隣接するメモリセルＭＣ３１、ＭＣ０に対し偶数ページのロウアーページデータを読み出す読出動作時において当該奇数ページのロウアーページのデータが書き込まれている時に当該メモリセルＭＣ３１、ＭＣ０の制御ゲート電極に接続されているワード線ＷＬ３１−ｉ、ＷＬ０−ｉに印加する読出レベルを、当該メモリセルＭＣ３１、ＭＣ０以外の他の前記メモリセルの制御ゲート電極に接続されている他のワード線に印加する所定の読出電圧レベルより第１及び第２の所定値だけ高く設定する。
【００６０】
次に、本発明の実施の形態３に係る前記データ読出書込制御部の動作について、図１０及び図１１に基づいて具体的に説明する。図１０は、本発明の実施の形態３に係る前記データ読出書込制御部のメモリセルＭＣ０における偶数ページのロウアーページデータの読出動作の一部を説明するためのフローチャートである。図１１は、本発明の実施の形態３に係る前記データ読出書込制御部のメモリセルＭＣ３１における偶数ページのロウアーページデータの読出動作の一部を説明するためのフローチャートである。
【００６１】
図１０に示すように、ステップＳＴ５０１において、前記データ読出書込制御部は、ＭＣ０に対し偶数ページのロウアーページデータを読み出す読出動作時であるかを判断する。ステップＳＴ５０１においてＭＣ０の偶数ページのロウアーページデータを読み出す読出動作時である場合に、前記データ読出書込制御部は、メモリセルＭＣ０に対し奇数ページのロウアーページデータの読み出しを行う（ステップＳＴ５０２）。
【００６２】
次に、前記データ読出書込制御部は、ステップＳＴ５０２のデータの読み出し結果に基づき、メモリセルＭＣ０における奇数ページのロウアーページデータのｆｌａｇ１＝０であるかを判断する（ステップＳＴ５０３）。
【００６３】
ステップＳＴ５０３においてｆｌａｇ１＝０である時に、前記データ読出書込制御部は、ワード線ＷＬ０−ｉに印加する読出ベリファイレベルを、他のワード線（ワード線ＷＬ３１−ｉを除く）に印加する読出電圧レベルより第１の所定値だけ高く設定する（ステップＳＴ５０４）。
【００６４】
ステップＳＴ５０３においてｆｌａｇ１＝０でない時、又は、ステップＳＴ５０４の後に、前記データ読出書込制御部は、メモリセルＭＣ０に対し偶数ページのロウアーページデータを読み出す（ステップＳＴ５０５）。
【００６５】
図１１に示すように、ステップＳＴ６０１において、前記データ読出書込制御部は、ＭＣ３１に対し偶数ページのロウアーページデータを読み出す読出動作時であるかを判断する。ステップＳＴ６０１においてＭＣ３１の偶数ページのロウアーページデータを読み出す読出動作時である場合に、前記データ読出書込制御部は、メモリセルＭＣ３１に対し奇数ページのロウアーページデータの読み出しを行う（ステップＳＴ６０２）。
【００６６】
次に、前記データ読出書込制御部は、ステップＳＴ６０１のデータの読み出し結果に基づき、メモリセルＭＣ３１における奇数ページのロウアーページデータのｆｌａｇ１＝０であるかを判断する（ステップＳＴ６０３）。
【００６７】
ステップＳＴ６０３においてｆｌａｇ１＝０である時に、前記データ読出書込制御部は、ワード線ＷＬ３１−ｉに印加する読出ベリファイレベルを、他のワード線（ワード線ＷＬ０−ｉを除く）に印加する読出電圧レベルより第２の所定値だけ高く設定する（ステップＳＴ６０４）。
【００６８】
ステップＳＴ６０３においてｆｌａｇ１＝０でない時、及び、ステップＳＴ６０４の後に、前記データ読出書込制御部は、メモリセルＭＣ３１に対し偶数ページのロウアーページデータを読み出す（ステップＳＴ６０５）。
【００６９】
本発明の実施の形態３によれば、メモリセルＭＣ３１、ＭＣ０に対し偶数ページのロウアーページデータを読み出す読出動作時において当該奇数ページのロウアーページのデータが書き込まれている時にワード線ＷＬ３１−ｉ、ＷＬ０−ｉに印加する読出ベリファイレベルを他のワード線に印加する所定の読出電圧レベルより第１及び第２の所定値だけ高く設定するため、選択ゲートトランジスタＳＧＤ及び選択ゲートトランジスタＳＧＳに隣接するメモリセルＭＣ３１、ＭＣ０の閾値分布の変化をキャンセルすることができ、データの誤書込によるメモリセルのしきい値分布のシフトをキャンセルすることができる。
【００７０】
（実施の形態４）
次に、本発明の実施の形態４について、図面を参照しながら詳細に説明する。図１２は、本発明の実施の形態４に係るＮＡＮＤ型フラッシュメモリ装置の構成を示すブロック図である。本発明の実施の形態４においては、本発明の実施の形態１と同じ構成要素には同じ参照符号が付されてその説明が省略される。
【００７１】
図１２に示すように、本発明の実施の形態４に係るＮＡＮＤ型フラッシュメモリ装置４００は、本発明の実施の形態１に係るＮＡＮＤ型フラッシュメモリ装置１００において主制御回路１０６に代わりに主制御回路４０１を具備している。
【００７２】
本発明の実施の形態４に係るＮＡＮＤ型フラッシュメモリ装置４００は、メモリセルアレイ１０１、ロウデコーダ１０２、カラムデコーダ１０３、選択回路１０４、センスアンプ回路１０５、主制御回路４０１、ブロック制御回路１０７、データレジスタ１０８及びインターフェイス回路１０９を具備している。
【００７３】
主制御回路４０１、ロウデコーダ１０２、カラムデコーダ１０３、センアンプ回路１０５、選択回路１０４及びブロック制御部１０７は、メモリセルアレイ１０１の複数のメモリセルに対しデータの書込及び読出を行う時に選択ブロック内の複数のワード線及び複数のビット線を選択して電圧を印加するデータ読出書込制御部を構成している。このデータ読出書込制御部は、ページごとにｆｌａｇ１を有している。また、このデータ読出書込制御部は、ページごとにｆｌａｇ２を有している。このｆｌａｇ２は、各ページ(少なくともＷＬ０、ＷＬ３１のアッパーページ)が有するｂｉｔであり、アッパーページのデータの書き込みを行ったか否かを記憶しているｂｉｔである。ｆｌａｇ２を有するアッパーページデータの書き込みが行なわれた時にｆｌａｇ２を記憶するメモリセルは１(消去状態)から(書き込まれた状態)０とされる。すなわち、ｆｌａｇ２＝０である時に、ｆｌａｇ２はアッパーページのデータの書き込みを行なわれたことを記憶しているものとする。また、メモリセルの信頼性をケアするために、ｆｌａｇ２は、ｆｌａｇ１と異なるセルにデータを記憶させることが望ましい。すなわち、ｆｌａｇ１およびｆｌａｇ２を記憶するメモリセルは、２値データとしてデータを保持するのが望ましい。ｆｌａｇ１およびｆｌａｇ２を同一のメモリセルに記憶（多値の記憶）させても、本発明は同様の効果が得られる。
【００７４】
本発明の実施の形態４においては、前記データ読出書込制御部は、選択ゲートトランジスタＳＧＤ及び選択ゲートトランジスタＳＧＳに隣接するメモリセルＭＣ３１、ＭＣ０に対し偶数ページのアッパーページデータ、あるいは奇数ページのロウアーページデータを書き込む書込動作時において当該メモリセルＭＣ３１、ＭＣ０の制御ゲート電極に接続されているワード線ＷＬ３１−ｉ、ＷＬ０−ｉに印加する書込ベリファイレベルを、当該メモリセルＭＣ３１、ＭＣ０以外の他の前記メモリセルの制御ゲート電極に接続されている他のワード線に印加する所定の書込電圧レベルより偶数ページのアッパーページデータに対しては第１及び第２の所定値だけ低く設定し、奇数ページのロウアーページデータに対しては第３及び第４の所定値だけ低く設定する。
【００７５】
また、本発明の実施の形態４においては、前記データ読出書込制御部は、選択ゲートトランジスタＳＧＤ及び選択ゲートトランジスタＳＧＳに隣接するメモリセルＭＣ３１、ＭＣ０に対し偶数ページのアッパーページデータを読み出す読出動作時において当該奇数ページのアッパーページデータが書き込まれていない時に当該メモリセルＭＣ３１、ＭＣ０の制御ゲート電極に接続されているワード線ＷＬ３１−ｉ、ＷＬ０−ｉに印加する読出ベリファイレベルを、当該メモリセルＭＣ３１、ＭＣ０以外の他の前記メモリセルの制御ゲート電極に接続されている他のワード線に印加する所定の読出電圧レベルより第５及び第６の所定値だけ低く設定する。
【００７６】
また、本発明の実施の形態４においては、前記データ読出書込制御部は、選択ゲートトランジスタＳＧＤ及び選択ゲートトランジスタＳＧＳに隣接するメモリセルＭＣ３１、ＭＣ０に対し奇数ページのロウアーページデータを読み出す読出動作時において当該偶数ページのアッパーページデータが書き込まれていない時に当該メモリセルＭＣ３１、ＭＣ０の制御ゲート電極に接続されているワード線ＷＬ３１−ｉ、ＷＬ０−ｉに印加する読出ベリファイレベルを、当該メモリセルＭＣ３１、ＭＣ０以外の他の前記メモリセルの制御ゲート電極に接続されている他のワード線に印加する所定の読出電圧レベルより第７及び第８の所定値だけ低く設定する。
【００７７】
次に、本発明の実施の形態４に係る前記データ読出書込制御部の動作について、図１３〜図１８に基づいて具体的に説明する。図１３は、本発明の実施の形態４に係る前記データ読出書込制御部のメモリセルＭＣ０における偶数ページのアッパーページデータ、あるいはメモリセルＭＣ０における奇数ページのロウアーページデータの書込動作の一部を説明するためのフローチャートである。図１４は、本発明の実施の形態４係る前記データ読出書込制御部のメモリセルＭＣ３１における偶数ページのアッパーページデータ、あるいはメモリセルＭＣ３１における奇数ページのロウアーページデータの書込動作の一部を説明するためのフローチャートである。図１５は、本発明の実施の形態４に係る前記データ読出書込制御部のメモリセルＭＣ０における偶数ページのアッパーページデータの読出動作の一部を説明するためのフローチャートである。図１６は、本発明の実施の形態４係る前記データ読出書込制御部のメモリセルＭＣ３１における偶数ページのアッパーページデータの読出動作の一部を説明するためのフローチャートである。図１７は、本発明の実施の形態４に係る前記データ読出書込制御部のメモリセルＭＣ０における奇数ページのロウアーページデータの読出動作の一部を説明するためのフローチャートである。図１８は、本発明の実施の形態４係る前記データ読出書込制御部のメモリセルＭＣ３１における奇数ページのロウアーページデータの読出動作の一部を説明するためのフローチャートである。
【００７８】
図１３に示すように、ステップＳＴ７０１において、前記データ読出書込制御部は、メモリセルＭＣ０に対し偶数ページのアッパーページデータを書き込む書込動作時であるかを判断する。
【００７９】
ステップＳＴ７０１においてメモリセルＭＣ０における偶数ページのアッパーページデータを書き込む書込動作時である場合に、前記データ読出書込制御部は、ワード線ＷＬ０−ｉに印加する書込ベリファイレベルを、他のワード線（ワード線ＷＬ３１−ｉを除く）に印加する書込電圧レベルより第１の所定値だけ低く設定する（ステップＳＴ７０２）。
【００８０】
次に、前記データ読出書込制御部は、メモリセルＭＣ０に対し偶数ページのアッパーページデータを書き込む（ステップＳＴ７０３）。
【００８１】
ステップＳＴ７０１においてメモリセルＭＣ０における偶数ページのアッパーページデータを書き込む書込動作時でない場合、又は、ステップＳＴ７０３の後に、前記データ読出書込制御部は、メモリセルＭＣ０に対し奇数ページのロウアーページデータを書き込む書込動作時であるかを判断する（ステップＳＴ７０４）。
【００８２】
ステップＳＴ７０４においてメモリセルＭＣ０に対し奇数ページのロウアーページデータを書き込む書込動作時である場合に、前記データ読出書込制御部は、ワード線ＷＬ０−ｉに印加する書込ベリファイレベルを、他のワード線（ワード線ＷＬ３１−ｉを除く）に印加する書込電圧レベルより第３の所定値だけ低く設定する（ステップＳＴ７０５）。
【００８３】
次に、前記データ読出書込制御部は、メモリセルＭＣ０に対し奇数ページのロウアーページデータを書き込む（ステップＳＴ７０６）。
【００８４】
図１４に示すように、ステップＳＴ８０１において、前記データ読出書込制御部は、メモリセルＭＣ３１に対し偶数ページのアッパーページデータを書き込む書込動作時であるかを判断する。
【００８５】
ステップＳＴ８０１においてメモリセルＭＣ３１における偶数ページのアッパーページデータを書き込む書込動作時である場合に、前記データ読出書込制御部は、ワード線ＷＬ３１−ｉに印加する書込ベリファイレベルを、他のワード線（ワード線ＷＬ０−ｉを除く）に印加する書込電圧レベルより第２の所定値だけ低く設定する（ステップＳＴ８０２）。
【００８６】
次に、前記データ読出書込制御部は、メモリセルＭＣ３１に対し偶数ページのアッパーページデータを書き込む（ステップＳＴ８０３）。
【００８７】
ステップＳＴ８０１においてメモリセルＭＣ３１における偶数ページのアッパーページデータを書き込む書込動作時でない場合、又は、ステップＳＴ８０３の後に、前記データ読出書込制御部は、メモリセルＭＣ３１に対し奇数ページのロウアーページデータを書き込む書込動作時であるかを判断する（ステップＳＴ８０４）。
【００８８】
ステップＳＴ８０４においてメモリセルＭＣ３１に対し奇数ページのロウアーページデータを書き込む書込動作時である場合に、前記データ読出書込制御部は、ワード線ＷＬ３１−ｉに印加する書込ベリファイレベルを、他のワード線（ワード線ＷＬ０−ｉを除く）に印加する書込電圧レベルより第４の所定値だけ低く設定する（ステップＳＴ８０５）。
【００８９】
次に、前記データ読出書込制御部は、メモリセルＭＣ３１に対し奇数ページのロウアーページデータを書き込む（ステップＳＴ８０６）。
【００９０】
図１５に示すように、ステップＳＴ９０１において、前記データ読出書込制御部は、メモリセルＭＣ０に対し偶数ページのアッパーページデータを読み出す読出動作時であるかを判断する。
【００９１】
ステップＳＴ９０１においてメモリセルＭＣ０に対し偶数ページのアッパーページデータを読み出す読出動作時である場合に、前記データ読出書込制御部は、メモリセルＭＣ０に対し奇数ページのアッパーページデータの読み出しを行う（ステップＳＴ９０２）。
【００９２】
次に、前記データ読出書込制御部は、ステップＳＴ９０２のデータの読み出し結果に基づき、メモリセルＭＣ０における奇数ページのアッパーページデータのｆｌａｇ２＝０であるかを判断する（ステップＳＴ９０３）。
【００９３】
ステップＳＴ９０３においてｆｌａｇ２＝０でない時に、前記データ読出書込制御部は、ワード線ＷＬ０−ｉに印加する読出ベリファイレベルを、他のワード線（ワード線ＷＬ３１−ｉを除く）に印加する読出電圧レベルより第５の所定値だけ低く設定する（ステップＳＴ９０４）。
【００９４】
ステップＳＴ９０３においてｆｌａｇ２＝０である時、及び、ステップＳＴ９０４の後に、前記データ読出書込制御部は、メモリセルＭＣ０に対し偶数ページのアッパーページデータを読み出す（ステップＳＴ９０５）。
【００９５】
図１６に示すように、ステップＳＴ１００１において、前記データ読出書込制御部は、ＭＣ３１に対し偶数ページのアッパーページデータを読み出す読出動作時であるかを判断する。
【００９６】
ステップＳＴ１００１においてＭＣ３１に対し偶数ページのアッパーページデータを読み出す読出動作時である場合に、前記データ読出書込制御部は、メモリセルＭＣ３１に対し奇数ページのアッパーページデータの読み出しを行う（ステップＳＴ１００２）。
【００９７】
次に、前記データ読出書込制御部は、ステップＳＴ１００２のデータの読み出し結果に基づき、メモリセルＭＣ３１における奇数ページのアッパーページデータのｆｌａｇ２＝０であるかを判断する（ステップＳＴ１００３）。
【００９８】
ステップＳＴ１００３においてｆｌａｇ２＝０でない時に、前記データ読出書込制御部は、ワード線ＷＬ３１−ｉに印加する読出ベリファイレベルを、他のワード線（ワード線ＷＬ０−ｉを除く）に印加する読出電圧レベルより第６の所定値だけ低く設定する（ステップＳＴ１００４）。
【００９９】
ステップＳＴ１００３においてｆｌａｇ２＝０である時、又は、ステップＳＴ１００４の後に、前記データ読出書込制御部は、メモリセルＭＣ３１に対し偶数ページのアッパーページデータを読み出す（ステップＳＴ１００５）。
【０１００】
図１７に示すように、ステップＳＴ１１０１において、前記データ読出書込制御部は、ＭＣ０に対し奇数ページのロウアーページデータを読み出す読出動作時であるかを判断する。
【０１０１】
ステップＳＴ１１０１においてＭＣ０に対し奇数ページのロウアーページデータを読み出す読出動作時である場合に、前記データ読出書込制御部は、メモリセルＭＣ０に対し偶数ページのアッパーページデータの読み出しを行う（ステップＳＴ１１０２）。
【０１０２】
次に、前記データ読出書込制御部は、ステップＳＴ１１０２のデータ読み出し結果に基づき、メモリセルＭＣ０における偶数ページのアッパーページデータのｆｌａｇ２＝０であるかを判断する（ステップＳＴ１１０３）。
【０１０３】
ステップＳＴ１１０３においてｆｌａｇ２＝０でない時に、前記データ読出書込制御部は、ワード線ＷＬ０−ｉに印加する読出ベリファイレベルを、他のワード線（ワード線ＷＬ３１−ｉを除く）に印加する読出電圧レベルより第７の所定値だけ低く設定する（ステップＳＴ１１０４）。
【０１０４】
ステップＳＴ１１０３においてｆｌａｇ２＝０である時、又は、ステップＳＴ１１０４の後に、前記データ読出書込制御部は、メモリセルＭＣ０に対し奇数ページのロウアーページデータを読み出す（ステップＳＴ１１０５）。
【０１０５】
図１８に示すように、ステップＳＴ１２０１において、前記データ読出書込制御部は、ＭＣ３１に対し奇数ページのロウアーページデータを読み出す読出動作時であるかを判断する。
【０１０６】
ステップＳＴ１２０１においてＭＣ３１に対し奇数ページのロウアーページデータを読み出す読出動作時である場合に、前記データ読出書込制御部は、メモリセルＭＣ３１に対し偶数ページのアッパーページデータの読み出しを行う（ステップＳＴ１２０２）。
【０１０７】
次に、前記データ読出書込制御部は、ステップＳＴ１２０２のデータの読み出し結果に基づき、メモリセルＭＣ３１における偶数ページのアッパーページデータのｆｌａｇ２＝０であるかを判断する（ステップＳＴ１２０３）。
【０１０８】
ステップＳＴ１２０３においてｆｌａｇ２＝０でない時に、前記データ読出書込制御部は、ワード線ＷＬ３１−ｉに印加する読出ベリファイレベルを、他のワード線（ワード線ＷＬ０−ｉを除く）に印加する読出電圧レベルより第８の所定値だけ低く設定する（ステップＳＴ１２０４）。
【０１０９】
ステップＳＴ１２０３においてｆｌａｇ２＝０である時、又は、ステップＳＴ１２０４の後に、前記データ読出書込制御部は、メモリセルＭＣ３１に対し奇数ページのロウアーページデータを読み出す（ステップＳＴ１２０５）。
【０１１０】
本発明の実施の形態４によれば、ＭＣ３１、ＭＣ０に対し偶数ページのアッパーページデータ、あるいは奇数ページのロウアーページデータを書き込む書込動作時においてワード線ＷＬ３１−ｉ、ＷＬ０−ｉに印加する書込ベリファイレベルを他のワード線に印加する所定の書込電圧レベルより偶数ページのアッパーページデータに対しては第１及び第２の所定値だけ低く設定し、奇数ページのロウアーページデータに対しては第３及び第４の所定値だけ低く設定し、メモリセルＭＣ３１、ＭＣ０に対し偶数ページのアッパーページデータを読み出す読出動作時において当該奇数ページのアッパーページのデータが書き込まれていない時にワード線ＷＬ３１−ｉ、ＷＬ０−ｉに印加する読出ベリファイレベルを他のワード線に印加する所定の読出電圧レベルより第５及び第６の所定値だけ低く設定し、メモリセルＭＣ３１、ＭＣ０に対し奇数ページのロウアーページデータを読み出す読出動作時において当該偶数ページのアッパーページのデータが書き込まれていない時にワード線ＷＬ３１−ｉ、ＷＬ０−ｉに印加する読出ベリファイレベルをワード線に印加する所定の読出電圧レベルより第７及び第８の所定値だけ低く設定するため、選択ゲートトランジスタＳＧＤ及び選択ゲートトランジスタＳＧＳに隣接するメモリセルＭＣ３１、ＭＣ０の閾値分布の変化をキャンすることができ、データの誤書込によるメモリセルのしきい値分布のシフトを有効にキャンセルすることができる。
【０１１１】
（実施の形態５）
次に、本発明の実施の形態５について、図面を参照しながら詳細に説明する。図１９は、本発明の実施の形態５に係るＮＡＮＤ型フラッシュメモリ装置の構成を示すブロック図である。本発明の実施の形態５においては、本発明の実施の形態１と同じ構成要素には同じ参照符号が付されてその説明が省略される。
【０１１２】
図１９に示すように、本発明の実施の形態５に係るＮＡＮＤ型フラッシュメモリ装置５００は、本発明の実施の形態１に係るＮＡＮＤ型フラッシュメモリ装置１００において主制御回路１０６に代わりに主制御回路５０１を具備している。
【０１１３】
本発明の実施の形態５に係るＮＡＮＤ型フラッシュメモリ装置５００は、メモリセルアレイ１０１、ロウデコーダ１０２、カラムデコーダ１０３、選択回路１０４、センスアンプ回路１０５、主制御回路５０１、ブロック制御回路１０７、データレジスタ１０８及びインターフェイス回路１０９を具備している。
【０１１４】
主制御回路５０１、ロウデコーダ１０２、カラムデコーダ１０３、センアンプ回路１０５、選択回路１０４及びブロック制御部１０７は、メモリセルアレイ１０１の複数のメモリセルに対しデータの書込及び読出を行う時に選択ブロック内の複数のワード線及び複数のビット線を選択して電圧を印加するデータ読出書込制御部を構成している。このデータ読出書込制御部は、ページごとにｆｌａｇ１を有している。また、このデータ読出書込制御部は、ページごとにｆｌａｇ２を有している。
【０１１５】
本発明の実施の形態５においては、前記データ読出書込制御部は、選択ゲートトランジスタＳＧＤ及び選択ゲートトランジスタＳＧＳに隣接するメモリセルＭＣ３１、ＭＣ０に対し偶数ページのアッパーページデータを読み出す読出動作時において当該奇数ページのアッパーページデータが書き込まれている時に当該メモリセルＭＣ３１、ＭＣ０の制御ゲート電極に接続されているワード線ＷＬ３１−ｉ、ＷＬ０−ｉに印加する読出ベリファイレベルを、当該メモリセルＭＣ３１、ＭＣ０以外の他の前記メモリセルの制御ゲート電極に接続されている他のワード線に印加する所定の読出電圧レベルより第１及び第２の所定値だけ高く設定する。
【０１１６】
また、本発明の実施の形態５においては、前記データ読出書込制御部は、メモリセルＭＣ３１、ＭＣ０に対し奇数ページのロウアーページデータを読み出す読出動作時において偶数ページのアッパーページデータが書き込まれている時に当該メモリセルＭＣ３１、ＭＣ０の制御ゲート電極に接続されているワード線ＷＬ３１−ｉ、ＷＬ０−ｉに印加する読出ベリファイレベルを、当該メモリセルＭＣ３１、ＭＣ０以外の他の前記メモリセルの制御ゲート電極に接続されている他のワード線に印加する所定の読出電圧レベルより第３及び第４の所定値だけ高く設定する。
【０１１７】
次に、本発明の実施の形態５に係る前記データ読出書込制御部の動作について、図２０〜図２３に基づいて具体的に説明する。図２０は、本発明の実施の形態５に係る前記データ読出書込制御部のメモリセルＭＣ０における偶数ページのアッパーページデータの読出動作の一部を説明するためのフローチャートである。図２１は、本発明の実施の形態５係る前記データ読出書込制御部のメモリセルＭＣ３１における偶数ページのアッパーページデータの読出動作の一部を説明するためのフローチャートである。図２２は、本発明の実施の形態５に係る前記データ読出書込制御部のメモリセルＭＣ０における奇数ページのロウアーページデータの読出動作の一部を説明するためのフローチャートである。図２３は、本発明の実施の形態５係る前記データ読出書込制御部のメモリセルＭＣ３１における奇数ページのロウアーページデータの読出動作の他の一部を説明するためのフローチャートである。
【０１１８】
図２０に示すように、ステップＳＴ１３０１において、前記データ読出書込制御部は、メモリセルＭＣ０に対し偶数ページのアッパーページデータを読み出す読出動作時であるかを判断する。
【０１１９】
ステップＳＴ１３０１においてメモリセルＭＣ０に対し偶数ページのアッパーページデータを読み出す読出動作時である場合に、前記データ読出書込制御部は、メモリセルＭＣ０に対し奇数ページのアッパーページデータの読み出しを行う（ステップＳＴ１３０２）。
【０１２０】
次に、前記データ読出書込制御部は、ステップＳＴ１３０２のデータの読み出し結果に基づき、メモリセルＭＣ０における奇数ページのアッパーページデータｆｌａｇ２＝０であるかを判断する（ステップＳＴ１３０３）。
【０１２１】
ステップＳＴ１３０３においてｆｌａｇ２＝０である時、前記データ読出書込制御部は、ワード線ＷＬ０−ｉに印加する読出ベリファイレベルを、他のワード線（ワード線ＷＬ３１−ｉを除く）に印加する読出電圧レベルより第３の所定値だけ高く設定する（ステップＳＴ１３０４）。
【０１２２】
ステップＳＴ１３０３においてｆｌａｇ２＝０でない時、又は、ステップＳＴ１３０４の後に、前記データ読出書込制御部は、メモリセルＭＣ０に対し偶数ページのアッパーページデータを読み出す（ステップＳＴ１３０５）。
【０１２３】
図２１に示すように、ステップＳＴ１４０１において、前記データ読出書込制御部は、メモリセルＭＣ３１に対し偶数ページのアッパーページデータを読み出す読出動作時であるかを判断する。
【０１２４】
ステップＳＴ１４０１においてメモリセルＭＣ３１に対し偶数ページのアッパーページデータを読み出す読出動作時である場合に、前記データ読出書込制御部は、メモリセルＭＣ３１に対し奇数ページのアッパーページデータの読み出しを行う（ステップＳＴ１４０２）。
【０１２５】
次に、前記データ読出書込制御部は、ステップＳＴ１４０２のデータの読み出し結果に基づき、メモリセルＭＣ３１における奇数ページのアッパーページデータのｆｌａｇ２＝０であるかを判断する（ステップＳＴ１４０３）。
【０１２６】
ステップＳＴ１４０３においてｆｌａｇ２＝０である時、前記データ読出書込制御部は、ワード線ＷＬ３１−ｉに印加する読出ベリファイレベルを、他のワード線（ワード線ＷＬ０−ｉを除く）に印加する読出電圧レベルより第４の所定値だけ高く設定する（ステップＳＴ１４０４）。
【０１２７】
ステップＳ１４０３においてｆｌａｇ２＝０でない時、又は、ステップＳＴ１４０４の後に、前記データ読出書込制御部は、メモリセルＭＣ３１に対し偶数ページのアッパーページデータを読み出す（ステップＳＴ１４０５）。
【０１２８】
図２２に示すように、ステップＳＴ１５０１において、前記データ読出書込制御部は、メモリセルＭＣ０に対し奇数ページのロウアーページデータを読み出す読出動作時であるかを判断する。
【０１２９】
ステップＳＴ１５０１においてメモリセルＭＣ０に対し奇数ページのロウアーページデータを読み出す読出動作時である場合に、前記データ読出書込制御部は、メモリセルＭＣ０に対し偶数ページのアッパーページデータの読み出しを行う（ステップＳＴ１５０２）。
【０１３０】
次に、前記データ読出書込制御部は、ステップＳＴ１５０２のデータの読み出し結果に基づき、メモリセルＭＣ０における偶数ページのアッパーページデータのｆｌａｇ２＝０であるかを判断する（ステップＳＴ１５０３）。
【０１３１】
ステップＳＴ１５０３においてｆｌａｇ２＝０である時に、前記データ読出書込制御部は、ワード線ＷＬ０−ｉに印加する読出ベリファイレベルを他のワード線（ワード線ＷＬ３１−ｉを除く）に印加する読出電圧レベルより第５の所定値だけ高く設定する（ステップＳＴ１５０４）。
【０１３２】
ステップＳＴ１５０３においてｆｌａｇ２＝０でない時、又は、ステップＳＴ１５０４の後に、前記データ読出書込制御部は、メモリセルＭＣ０に対し奇数ページのロウアーページデータを読み出す（ステップＳＴ１５０５）。
【０１３３】
図２３に示すように、ステップＳＴ１６０１において、前記データ読出書込制御部は、メモリセルＭＣ３１に対し奇数ページのロウアーページデータを読み出す読出動作時であるかを判断する。
【０１３４】
ステップＳＴ１６０１においてメモリセルＭＣ３１に対し奇数ページのロウアーページデータを読み出す読出動作時である場合に、前記データ読出書込制御部は、メモリセルＭＣ３１に対し偶数ページのアッパーページデータの読み出しを行う（ステップＳＴ１６０２）。
【０１３５】
次に、前記データ読出書込制御部は、ステップＳＴ１６０２のデータの読み出し結果に基づき、メモリセルＭＣ３１における偶数ページのアッパーページデータのｆｌａｇ２＝０であるかを判断する（ステップＳＴ１６０３）。
【０１３６】
ステップＳＴ１６０３においてｆｌａｇ２＝０である時に、前記データ読出書込制御部は、ワード線ＷＬ３１−ｉに印加する読出ベリファイレベルを、他のワード線（ワード線ＷＬ０−ｉを除く）に印加する読出電圧レベルより第６の所定値だけ高く設定する（ステップＳＴ１６０４）。
【０１３７】
ステップＳＴ１６０３においてｆｌａｇ２＝０でない時、又は、ステップＳＴ１６０４の後に、前記データ読出書込制御部は、メモリセルＭＣ３１に対し奇数ページのロウアーページデータを読み出す（ステップＳＴ１６０５）。
【０１３８】
本発明の実施の形態５によれば、メモリセルＭＣ３１、ＭＣ０に対し偶数ページのアッパーページデータを読み出す読出動作時において当該奇数ページのアッパーページデータが書き込まれている時にワード線ＷＬ３１−ｉ、ＷＬ０−ｉに印加する読出ベリファイレベルを他のワード線に印加する所定の読出電圧レベルより第１及び第２の所定値だけ高く設定し、メモリセルＭＣ３１、ＭＣ０に対し奇数ページのロウアーページデータを読み出す読出動作時において当該偶数ページのアッパーページデータが書き込まれている時にワード線ＷＬ３１−ｉ、ＷＬ０−ｉに印加する読出ベリファイレベルを他のワード線に印加する所定の読出電圧レベルより第３及び第４の所定値だけ高く設定するため、選択ゲートトランジスタＳＧＤ及び選択ゲートトランジスタＳＧＳに隣接するメモリセルＭＣ３１、ＭＣ０の閾値分布の変化をキャンセルすることができ、データの誤書込によるメモリセルのしきい値分布のシフトを有効にキャンセルすることができる。
【０１３９】
なお、本発明の実施の形態１〜実施の形態５において、前記消去ベリファイレベル、前記書込ベリファイレベル及び前記読出ベリファイレベルは、統計的な閾値分布の変化を計測して閾値分布変化分を求め、この閾値分布変化分に基づいて求めることができる。
【０１４０】
次に、前記書込電圧、読出電圧、消去電圧及びベリファイレベルの具体的な一例を説明する。前記書込電圧は２０Ｖであり、書き込まないメモリセルのワード線には１０Ｖの電圧が印加される。４値のデータの前記読出電圧は、１Ｖ、２Ｖ、３Ｖであり、読まないメモリセルのワード線には５Ｖの電圧が印加される。前記読出電圧に対して、それぞれのレベルの書込ベリファイレベルは０．３Ｖだけ高い。ベリファイレベルを高く又は低くする電圧変化量は０．０５Ｖ（５０ｍＶ）である。
【図面の簡単な説明】
【０１４１】
【図１】本発明の実施の形態１に係るＮＡＮＤ型フラッシュメモリ装置の構成を示すブロック図である。
【図２】本発明の実施の形態１に係るメモリセルアレイの１例を示すブロック図である。
【図３】本発明の実施の形態１に係るメモリセルアレイのブロックの回路の１例を示す回路図である。
【図４】本発明の実施の形態２に係るＮＡＮＤ型フラッシュメモリ装置の構成を示すブロック図である。
【図５】本発明の実施の形態２に係るデータ読出書込制御部の動作の一部を説明するためのフローチャートである。
【図６】本発明の実施の形態２に係るデータ読出書込制御部の動作の他の一部を説明するためのフローチャートである。
【図７】本発明の実施の形態２に係るデータ読出書込制御部の動作の他の一部を説明するためのフローチャートである。
【図８】本発明の実施の形態２に係るデータ読出書込制御部の動作の他の一部を説明するためのフローチャートである。
【図９】本発明の実施の形態３に係るＮＡＮＤ型フラッシュメモリ装置の構成を示すブロック図である。
【図１０】本発明の実施の形態３に係るデータ読出書込制御部の動作の一部を説明するためのフローチャートである。
【図１１】本発明の実施の形態３に係るデータ読出書込制御部の動作の他の一部を説明するためのフローチャートである。
【図１２】本発明の実施の形態４に係るＮＡＮＤ型フラッシュメモリ装置の構成を示すブロック図である。
【図１３】本発明の実施の形態４に係るデータ読出書込制御部の動作の一部を説明するためのフローチャートである。
【図１４】本発明の実施の形態４に係るデータ読出書込制御部の動作の他の一部を説明するためのフローチャートである。
【図１５】本発明の実施の形態４に係るデータ読出書込制御部の動作の他の一部を説明するためのフローチャートである。
【図１６】本発明の実施の形態４に係るデータ読出書込制御部の動作の他の一部を説明するためのフローチャートである。
【図１７】本発明の実施の形態４に係るデータ読出書込制御部の動作の他の一部を説明するためのフローチャートである。
【図１８】本発明の実施の形態４に係るデータ読出書込制御部の動作の他の一部を説明するためのフローチャートである。
【図１９】本発明の実施の形態５に係るＮＡＮＤ型フラッシュメモリ装置の構成を示すブロック図である。
【図２０】本発明の実施の形態５に係るデータ読出書込制御部の動作の一部を説明するためのフローチャートである。
【図２１】本発明の実施の形態５に係るデータ読出書込制御部の動作の他の一部を説明するためのフローチャートである。
【図２２】本発明の実施の形態５に係るデータ読出書込制御部の動作の他の一部を説明するためのフローチャートである。
【図２３】本発明の実施の形態５に係るデータ読出書込制御部の動作の他の一部を説明するためのフローチャートである。
【符号の説明】
【０１４２】
１００、２００、３００、４００、５００  ＮＡＮＤ型フラッシュメモリ装置
１０１  メモリセルアレイ
１０２  ロウデコーダ
１０３  カラムデコーダ
１０４  選択回路
１０５  センスアンプ回路
１０６、２０１、３０１、４０１、５０１  主制御回路
１０７  ブロック制御回路
１０８  データレジスタ
１０９  インターフェイス回路
【図１】
2008108317.tif 000003
【図２】
2008108317.tif 000004
【図３】
2008108317.tif 000005
【図４】
2008108317.tif 000006
【図５】
2008108317.tif 000007
【図６】
2008108317.tif 000008
【図７】
2008108317.tif 000009
【図８】
2008108317.tif 000010
【図９】
2008108317.tif 000011
【図１０】
2008108317.tif 000012
【図１１】
2008108317.tif 000013
【図１２】
2008108317.tif 000014
【図１３】
2008108317.tif 000015
【図１４】
2008108317.tif 000016
【図１５】
2008108317.tif 000017
【図１６】
2008108317.tif 000018
【図１７】
2008108317.tif 000019
【図１８】
2008108317.tif 000020
【図１９】
2008108317.tif 000021
【図２０】
2008108317.tif 000022
【図２１】
2008108317.tif 000023
【図２２】
2008108317.tif 000024
【図２３】
2008108317.tif 000025