(57)【要約】【課題】  本発明は、レイアウト面積が小さく、クロック周波数が安定したクロックを供給する発振回路を提供することを課題とする。【解決手段】  上記の課題を解決するため、本発明は、容量素子と、容量素子の一端の電圧を反転して出力するインバータと、第１高電位電源とグランド電源との間に直列に接続された抵抗及びＮ型ＭＯＳトランジスタからなり、抵抗とＮ型ＭＯＳトランジスタとが接続するノードから電圧を出力する電圧源と、インバータから出力される電圧に応じて、容量素子の他端を電圧源又はグランド電源の一方に接続するスイッチ回路と、第２高電位電源に接続され、一定の範囲内の前記第２高電位電源の電圧の変化及び温度の変化によらず一定の電流を、インバータから出力される電圧に応じて容量素子の一端に流入し、又は、容量素子の一端から流出する定電流源と、を備えることを特徴とする発振回路を提供する。 【選択図】    図１
2008244665.tif 000002
【特許請求の範囲】
【請求項１】
容量素子と、
前記容量素子の一端の電圧を反転して出力するインバータと、
第１高電位電源とグランド電源との間に直列に接続された抵抗及びＮ型ＭＯＳトランジスタからなり、前記抵抗と前記Ｎ型ＭＯＳトランジスタとが接続するノードから電圧を出力する電圧源と、
前記インバータから出力される電圧に応じて、前記容量素子の他端を前記電圧源又は前記グランド電源の一方に接続するスイッチ回路と、
前記第２高電位電源に接続され、前記インバータから出力される電圧に応じて前記容量素子の一端に一定の電流を流入し、或いは、前記容量素子の一端から一定の電流を流出する定電流源と、
を備えることを特徴とする発振回路。
【請求項２】
容量素子と、
前記容量素子の一端の電圧を反転して出力するインバータと、
前記第１高電位電源と前記グランド電源との間に直列に接続された第１抵抗、第２抵抗及びＮ型ＭＯＳトランジスタからなり、前記第１抵抗と前記第２抵抗とが接続するノードから電圧を出力する電圧源と、
前記インバータから出力される電圧に応じて、前記容量素子の他端を前記電圧源又は前記グランド電源の一方に接続するスイッチ回路と、
前記第２高電位電源に接続され、前記インバータから出力される電圧に応じて前記容量素子の一端に一定の電流を流入し、又は、前記容量素子の一端から一定の電流を流出する定電流源と、
を備えることを特徴とする発振回路。
【請求項３】
前記第１高電位電源と前記第２高電位電源は同一の高電位電源であることを特徴とする請求項１又は２記載の発振回路。
【請求項４】
前記定電流源は、前記容量素子の他端が前記電圧源に接続されたときは、前記電流を前記容量素子から流出し、前記容量素子の他端が前記グランドに接続されたときは、前記電流を前記容量素子に流入することを特徴とする請求項１又は２記載の発振回路。
【請求項５】
容量素子と、
前記容量素子の一端の電圧を反転して出力するインバータと、
第１高電位電源とグランド電源との間に直列に接続された抵抗及びＮ型ＭＯＳトランジスタからなり、前記抵抗と前記Ｎ型ＭＯＳトランジスタとが接続するノードから電圧を出力する電圧源と、
前記インバータから出力される電圧に応じて、前記容量素子の他端を前記電圧源又は前記グランド電源の一方に接続するスイッチ回路と、
前記第２高電位電源に接続され、前記インバータから出力される電圧に応じて前記容量素子の一端に一定の電流を流入し、又は、前記容量素子の一端から一定の電流を流出する定電流源と、を備える発振回路を含むことを特徴とする半導体装置。
【請求項６】
前記第１高電位電源と前記第２高電位電源は同一の高電位電源であることを特徴とする請求項５記載の半導体装置。
【請求項７】
前記定電流源は、前記容量素子の他端が前記電圧源に接続されたときは、前記電流を前記容量素子から流出し、前記容量素子の他端が前記グランドに接続されたときは、前記電流を前記容量素子に流入することを特徴とする請求項５記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は発振回路および半導体装置に関し、特に、容量素子の充放電を利用して発振する発振回路及び該発生回路を有した半導体装置に関する。
【背景技術】
【０００２】
発振回路を内蔵する半導体装置において、発振回路から供給されるクロック周波数が電源電圧の変化及び温度変化に依存しないことが望ましい。電源電圧の変化や温度変化に対して発振周波数が大きく変化することがあれば、半導体装置内において、上記のクロック受けて動作する回路の動作タイミングが大きく変動し、回路間の信号の受け渡しができなくなってしまうからである。
【０００３】
ここで、上記の発振回路には、容量素子と抵抗素子の充放電特性を利用して発振動作を行う、いわゆる、ＣＲ発振回路が使われる。  そして、発振回路から供給されるクロック周波数の電源電圧依存及び温度依存を少なくするため、以下のような発振回路が提案されている（例えば、特許文献１参照）。
【０００４】
図６は特許文献１に示されている発振回路の回路図である。図６を参照して、上記の発振回路は、容量素子１０と、その容量素子の一端の電圧を反転して出力するインバータ回路８と、電源電圧の変化及び温度の変化があっても一定の電流を上記のインバータ回路８から出力される電圧に応じて上記の容量素子１０の一端に流入し、又は、上記の容量素子１０の一端から流出させる定電流発生回路１と、電源電圧の変化及び温度の変化があっても一定の電圧を出力する定電圧源３５と、上記のインバータ回路８から出力される電圧に応じて、上記の容量素子１０の他端を前記定電圧源３５またはグランド電源ＶＳＳ３の一方に接続するスイッチ回路１５とから構成されている。
【０００５】
そうすると、上記の定電流発生回路１からの電流の流れ込みによって、容量素子１０の一端の電位が上昇して上記のインバータ回路８の閾値電圧に達すると、容量素子１０の他端には定電圧源３５からの電圧がかかり、容量素子１０の一端の電位が所定の電位に上昇する。その後、上記の定電流発生回路１によって電流が流出することによって、容量素子１０の一端の電位が下降して上記のインバータ回路８の閾値電圧に達すると、容量素子１０の他端にはグランド電源ＶＳＳ３からのグランド電圧がかかり、容量素子１０の一端の電位が所定の電位に下降する。
【０００６】
ここで、上記の定電流発生回路１によって、電源電圧の変化及び温度の変化によらず、上記の容量素子に流れ込む電流及び流れ出る電流は一定である。
【０００７】
また、定電圧源３５が発生する電圧は、電源電圧の変化及び温度の変化によらず、一定であるため、容量素子１０の一端に表れる電圧の上限値は一定となる。
【０００８】
従って、上記の容量素子１０には一定時間で充電放電が繰り替えされ、上記の発振回路からは電源電圧の変化及び温度の変化に依存しないクロック周波数をもつクロックが供給される。
【０００９】
なお、図７は特許文献１に示されている定電圧源の回路図である。図７を参照して、上記の定電圧源３５は、例えば、一定電流Ｉ１１を発生する、Ｐ型ＭＯＳトランジスタＭ３１、Ｍ３２、Ｎ型ＭＯＳトランジスタＭ３３、Ｍ３４、バイポーラトランジスタＱ１１、Ｑ１２、抵抗Ｒ１２からなるカレントミラー回路、及び、温度補償を行う、ＮＭＯＳトランジスタＭ３５、抵抗Ｒ１３、バイポーラトランジスタＱ１３からなる電圧分割回路から構成される。従って、定電圧回路３５は多くの半導体素子から構成されている。
【特許文献１】特開２００５−２１７７６２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかし、上記の発振回路を構成する、電源電圧の変化及び温度の変化があっても一定の電圧を出力する定電圧源を用いて、安定したクロック周波数を有するクロックを供給するには、多くのＭＯＳトランジスタ等の半導体素子が必要である。その結果、上記の発振回路を構成する回路のレイアウト面積は大きなものとなっている。
【００１１】
そこで、本発明は、レイアウト面積が小さく、クロック周波数が安定したクロックを供給する発振回路を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上記に課題を解決するため、本発明は、第１高電位電源、第２高電位電源、及び、グランド電源によって駆動される発振回路であって、容量素子と、前記容量素子の一端の電圧を反転して出力するインバータと、前記第１高電位電源と前記グランド電源との間に直列に接続された抵抗及びＮ型ＭＯＳトランジスタからなり、前記抵抗と前記Ｎ型ＭＯＳトランジスタとが接続するノードから電圧を出力する電圧源と、前記インバータから出力される電圧に応じて、前記容量素子の他端を前記電圧源又は前記グランド電源の一方に接続するスイッチ回路と、前記第２高電位電源に接続され、一定の範囲内の前記第２高電位電源の電圧の変化及び温度の変化によらず一定の電流を、前記インバータから出力される電圧に応じて前記容量素子の一端に流入し、又は、前記容量素子の一端から流出する定電流源と、を備えることを特徴とする発振回路を提供する。上記の発振回路において、電圧源から発生する電位は電源電圧によらずほぼ一定となる。
【発明の効果】
【００１３】
本発明によれば、上記の電圧源が発生する電位はほぼ一定となるため、クロック周期がほぼ電源電圧によらず一定となるクロックを発生する発振回路を提供する。また、電圧源を構成する素子を減少させることができるため、レイアウト面積が小さい発振回路を提供することができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施例１、及び、実施例２について説明する。ただし、本発明は本実施例に限定されるものではない。
【実施例１】
【００１５】
実施例１は、充放電によって発振周期を決めている容量素子の一方の端子に接続する電源電圧を、抵抗とＭＯＳトランジスタのオン抵抗とによって発生したことを特徴とする発振回路に関する。実施例１を図１、図２、図３Ａ、図３Ｂ、及び、図５を用いて説明する。
【００１６】
図１は実施例１の発振回路を示す図である。図１は定電流発生回路１、高電位電源ＶＤＤ２、低電位電源ＶＳＳ３、電流制御回路４、電流制御回路５、スイッチ回路６、インバータ回路７、インバータ回路８、容量素子９、容量素子１０、抵抗１１、Ｎ型ＭＯＳトランジスタ１２、インバータ回路１３、インバータ回路１４、スイッチ回路１５、ＶＩＮＶ信号１６、高電位電源ＶＤＰ１７、ＶＩＮＶ信号発生回路１８、ノードＮＡ２０、ノードＮＢ２１、及び、ノードＮＣ２２を示す。
＜実施例１の発振回路の構成＞
高電位電源ＶＤＤ２は実施例１の発振回路に高電位を供給する電源である。低電位電源ＶＳＳ３は実施例１の発振回路に低電位、例えば、グランド電位を供給する電源である。
【００１７】
電流制御回路４は高電位電源ＶＤＤ２とスイッチ回路６間を流れる電流Ｉｐを一定とする電流制御回路である。電流制御回路５は低電位電源ＶＳＳ３とスイッチ回路６間を流れる電流Ｉｎを一定とする電流制御回路である。
【００１８】
定電流発生回路１は高電位電源ＶＤＤ２とスイッチ回路６間にある電流制御回路４を制御し、定電流Ｉｐを流し、低電位電源ＶＳＳ３とスイッチ回路６間に電流制御回路５を制御し、定電流Ｉｎを流がさせる回路である。なお、定電流発生回路１の詳細は後述する。また、後述のように、電流制御回路４はＰ型ＭＯＳトランジスタであり、電流制御回路５はＮ型ＭＯＳトランジスタである。
【００１９】
スイッチ回路６は入力端子からの入力される論理信号の論理に応じて、定電流Ｉｐを高電位電源ＶＤＤ２から容量素子９、１０へ流入させ、或いは、容量素子９、１０から定電流Ｉｎを流出させる回路である。そこで、スイッチ回路６は、例えば、インバータ回路から構成されることが考えられる。なお、インバータ回路とは一対のＰ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタとからなり、Ｐ型ＭＯＳトランジスタのゲート電極とＮ型ＭＯＳトランジスタのゲート電極が共通に接続される入力端子と、Ｐ型ＭＯＳトランジスタのドレイン電極とＮ型ＭＯＳトランジスタのドレイン電極が共通に接続される出力端子と、を有する回路である。
【００２０】
インバータ回路７、インバータ回路８、インバータ回路１３、及び、インバータ回路１４は高電位電源ＶＤＤ２及び低電位電源ＶＳＳ３から電位を供給されて動作するインバータ回路である。
【００２１】
スイッチ回路１５はＶＩＮＶ信号１６及び低電位電源ＶＳＳ３から電位を供給されて動作するインバータ回路である。そして、インバータ回路８の出力端子から出力される信号に応じて、スイッチ回路１５は容量素子１０の他方の端子にＶＩＮＶ信号１６又は低電位電源ＶＳＳ３から供給されるグランド電位を出力するスイッチの役割を果たす。
【００２２】
インバータ回路７の入力端子はスイッチ回路６の出力端子、容量素子９、１０の一方の端子に接続する。また、インバータ回路７の出力端子はインバータ回路８の入力端子に接続する。
【００２３】
インバータ回路８の出力端子はインバータ回路１３の入力端子に接続する。インバータ回路１３の出力端子はスイッチ回路１５の入力端子及びインバータ回路１４の入力端子に接続する。インバータ回路１４の出力端子はスイッチ回路６の入力端子に接続する。
【００２４】
なお、発振信号を出力する、実施例１の発振回路の出力端子は、インバータ回路８の出力端子に接続している。
【００２５】
容量素子９は一方の端子がスイッチ回路６の出力端子、インバータ回路７の入力端子、及び、容量素子１０の一方の端子に接続されており、他方の端子が低電位電源ＶＳＳ３に接続されている容量素子である。
【００２６】
容量素子１０は一方の端子がスイッチ回路６の出力端子、インバータ回路７の入力端子、及び、容量素子９の一方の端子に接続されており、他方の端子がスイッチ回路１５の出力端子に接続されている容量素子である。
【００２７】
ＶＩＮＶ信号発生回路１８は、高電位電源ＶＤＰ１７と低電位電源ＶＳＳ３間に直列に接続された、抵抗１１とＮ型ＭＯＳトラジスタ１２とから構成されている。そして、抵抗１１は高電位電源ＶＤＰ１７とＮ型ＭＯＳトランジスタ１２のドレインと接続している。Ｎ型ＭＯＳトランジスタ１２のソースは低電位電源ＶＳＳ３に接続しており、ゲートは高電位電源ＶＤＰ１７に接続している。なお、ＶＩＮＶ信号１６は抵抗１１とＮ型ＭＯＳトランジスタ１２のドレインが接続しているノードに接続する出力端子より出力され、その電位はＶＩＮＶである。
【００２８】
ＮＡ２０はスイッチ回路６の出力端子、容量素子９の一方の端子、容量素子１０の一方の端子、インバータ回路７の入力端子が接続するノードである。
【００２９】
ＮＢ２１はインバータ回路１３の出力端子、インバータ回路１４の入力端子、及び、スイッチ回路１５の入力端子が接続するノードである。
【００３０】
ＮＣ２２は容量端子１０の他方の端子及びスイッチ回路１５の出力端子が接続するノードである。
＜実施例１の発振回路の動作＞
図２を参照して、実施例１の発振回路の動作を説明する。図２は、図１に示す発振回路のＮＡ２０、ＮＢ２１、ＮＣ２２の電位変化を示す波形図である。
（時刻Ｔ１における動作）
まず、時刻Ｔ１において、ノードＮＡ２０の電位がインバータ回路７の閾値電圧Ｖｔｈよりわずかに高い電位であったとする。従って、ノードＮＢ２１の論理レベルは"Ｌ"である。また、スイッチ回路１５は容量素子１０の他方の端子に電位レベルがＶＩＮＶである信号を出力している。すなわち、ノードＮＣ２２の電位レベルはＶＩＮＶである。インバータ回路１４は論理レベル"Ｈ"の信号を出力する。その結果、スイッチ回路6は容量素子９及び１０の一方の端子から、定電流Ｉｎを低電位電源ＶＳＳ３に向けて流出させる。
【００３１】
そうすると、ノードＮＡ２０の電位は上記の閾値電圧Ｖｔｈをわずかに下回る。その結果、インバータ回路７は論理レベル"Ｈ"の信号を出力する。その結果、ノードＮＢ２１の論理レベルは"Ｈ"となる。次いで、スイッチ回路１５は低電位電源ＶＳＳ３の電位レベルを有する信号を出力する。次いで、ノードＮＣ２２の電位レベルはＶＩＮＶから低電位電源ＶＳＳ３の電位レベルになる。次いで、容量素子１０の他方の端子が低電位電源ＶＳＳ３の電位レベルになる。その結果、ノードＮＡ２０の電位は容量カップリングによって電位レベルが低下し、電位レベルＶＩＬになる。
【００３２】
なお、ノードＮＣ２２の電位が変化する直前と直後において電荷が保存されているとすると、ＶＩＬとＶｔｈの関係は以下である。
（数式１）
ＶＩＬ＝Ｖｔｈ−Ｃ９×ＶＩＮＶ／（Ｃ９＋Ｃ１０）
一方、ノードＮＢ２１の論理レベルは"Ｈ"となるため、インバータ回路１４は論理レベル"Ｌ"の信号を出力する。その結果、スイッチ回路６は高電位電源ＶＤＤ２から容量素子９及び１０の一方の端子（すなわち、ノードＮＡ２０）に対して、定電流Ｉｐを流入させる。そうすると、ノードＮＡ２０の電位レベルがＶＩＬからＶｔｈになるまでの期間Ｔ４は、次式で与えられる。
（数式２）
Ｔ４＝（Ｃ９＋Ｃ１０）×（Ｖｔｈ−ＶＩＬ）／Ｉｐ
そして、数式１の関係を、数式２に代入すると、数式３に示すように周期Ｔ４を表せる。
（数式３）
Ｔ４＝Ｃ１０×ＶＩＮＶ／Ｉｐ
（時刻Ｔ２における動作）
まず、時刻Ｔ２において、ノードＮＡ２０の電位がインバータ回路７の閾値電圧Ｖｔｈよりわずかに低い電位であったとする。従って、ノードＮＢ２１の論理レベルは"Ｈ"である。また、スイッチ回路１５は容量素子１０の他方の端子に低電位電源ＶＳＳ３の電位レベル（例えば、グランド電位）を示す信号を出力している。すなわち、ノードＮＣ２２の電位レベルは低電位電源ＶＳＳ３の電位レベルである。インバータ回路１４は論理レベル"Ｌ"の信号を出力する。その結果、スイッチ回路6は容量素子９及び１０の一方の端子へ、定電流Ｉｐを高電位電源ＶＤＤ２から流入させる。
【００３３】
そうすると、ノードＮＡ２０の電位は上記の閾値電圧Ｖｔｈをわずかに上回る。その結果、インバータ回路７は論理レベル"Ｌ"の信号を出力する。その結果、ノードＮＢ２１の論理レベルは"Ｌ"となる。次いで、スイッチ回路１５はＶＩＮＶの電位レベルを有する信号を出力する。次いで、ノードＮＣ２２の電位レベルは低電位電源ＶＳＳ３の電位からＶＩＮＶの電位レベルになる。次いで、容量素子１０の他方の端子がＶＩＮＶの電位レベルになる。その結果、ノードＮＡ２０の電位は容量カップリングによって電位レベルが上昇し、電位レベルＶＩＨになる。
【００３４】
なお、ノードＮＣ２２の電位が変化する直前と直後において電荷が保存されているとすると、ＶＩＨとＶｔｈの関係は以下である。
（数式４）
ＶＩＨ＝Ｖｔｈ＋Ｃ９×ＶＩＮＶ／（Ｃ９＋Ｃ１０）
一方、ノードＮＢ２１の論理レベルは"Ｌ"となるため、インバータ回路１４は論理レベル"Ｈ"の信号を出力する。その結果、スイッチ回路６は低電位電源ＶＳＳ３から容量素子９及び１０の一方の端子（すなわち、ノードＮＡ２０）から、定電流Ｉｎを流出させる。そうすると、ノードＮＡ２０の電位レベルがＶＩＨからＶｔｈになるまでの期間Ｔ５は、次式で与えられる。
（数式５）
Ｔ５＝（Ｃ９＋Ｃ１０）×（ＶＩＨ−Ｖｔｈ）／Ｉｎ
そして、数式４の関係を、数式５に代入すると、数式６に示すように周期Ｔ５を表せる。
（数式６）
Ｔ５＝Ｃ１０×ＶＩＮＶ／Ｉｎ
上記のように、実施例１の発振回路が発生するクロックの周期（Ｔ４＋Ｔ５）は次式であらわされ、ＶＩＮＶが一定であるなら、上記の周期は一定となる。
（数式７）
Ｔ６＝Ｃ１０×ＶＩＮＶ×（１／Ｉｎ＋１／Ｉｐ）
＜実施例１の発振回路におけるＶＩＮＶ信号発生回路１８の動作＞
そこで、以下、図３Ａを使用して、ＶＩＮＶ信号発生回路１８の動作を説明する。図３Ａは、ＶＩＮＶ信号発生回路１８の高電位電源ＶＤＰ１７の電圧変化に対するＶＩＮＶの電位レベルの変化を示す図である。
【００３５】
図３Ａの横軸は高電位電源ＶＤＰ１７の電圧（Ｖ）を示し、縦軸はＶＩＮＶ信号１６の電圧（Ｖ）を示す。
【００３６】
そして、図３Ａは、ＶＩＮＶ信号発生回路１８において、高電位電源ＶＤＰ１７の電位がＡ電圧からＢ電圧に大きく変化しても、ＶＩＮＶ信号１６の電圧はａ電圧からｂ電圧へと、小さな電圧変化しか示さないことを示す。
【００３７】
上記のようになるのは、ＶＩＮＶ信号発生回路１８の動作が以下のようになるからである。まず、ＶＩＮＶ信号発生回路１８は、高電位電源ＶＤＰ１７と低電位電源ＶＳＳ３との間に直列に接続されている抵抗１１とＮ型ＭＯＳトランジスタ１２から構成されている。すなわち、ＶＩＮＶ信号発生回路１８はいわゆるソース接地回路である。そして、抵抗１１とＮ型ＭＯＳトランジスタ１２のドレインが接続されている中間ノードにＶＩＮＶ信号１６を出力する端子が設けられている。
【００３８】
そうすると、ＶＩＮＶは次式で決定される。
（数式８）
ＶＩＮＶ＝ＲＭＯＳ１２×ＶＤＰ／（ＲＭＯＳ１２＋Ｒ１１）
ここで、ＲＭＯＳ１２はＮ型ＭＯＳトランジスタ１２のオン抵抗である。また、Ｒ１１は抵抗１１の抵抗である。ＶＤＰは高電位電源ＶＤＰ１７の電位である。
【００３９】
そうすると、ＶＩＮＶ信号発生回路１８において、ＲＭＯＳ１２はＮ型ＭＯＳトランジスタ１２のオン抵抗であるため、ゲート電極に接続されているＶＤＰが高くなると、ＲＭＯＳ１２は小さくなる。
【００４０】
従って、ＶＤＰの電位が高くなった場合でも、Ｒ１１は一定の抵抗値であるため、ＲＭＯＳ１２が小さくなると、ＶＩＮＶはＶＤＰの電位に比例して高くならない。すなわち、ＲＭＯＳ１２の抵抗値が小さくなることにより、ＶＤＰの電位によらず、ＶＩＮＶはほぼ一定値に保たれるように、ＶＩＮＶ信号発生回路１８は動作する。なお、ＶＩＮＶ信号発生回路１８の高電位電源ＶＤＰ１７をその他の回路の高電位電源ＶＤＤ２と異なるものとしたのは、図２に示したノードＮＡ２０において発生するＶＩＨ、ＶＩＬの値を、高電位電源ＶＤＤ２に依存しない高電位電源ＶＤＰ１７によって決定すれば、実施例１の発振回路の周期を高電位電源ＶＤＤ２に依存せずに決定できるからである。
【００４１】
従って、実施例１の発振回路の周期によっては、上記の説明から高電位電源ＶＤＰ１７と高電位電源ＶＤＤ２が同一なものであってもよい。抵抗１１の抵抗値Ｒ１１の選択によってＶＩＮＶはやはりほぼ一定値に保つことができるからである。
【００４２】
一方、抵抗１１を金属抵抗又はシリサイド等の金属性の抵抗で構成する場合には、抵抗１１は温度に対して正の温度係数を有する。また、Ｎ型ＭＯＳトランジスタ１２のオン抵抗も温度に対して正の温度係数を有する。従って、ＶＩＮＶ信号１６は抵抗１１とＮ型ＭＯＳトランジスタ１２のドレインが接続しているノードに接続する出力端子より出力されているため、ＶＩＮＶは、温度依存性が小さい電位を有する。
＜実施例１の発振回路の効果の説明＞
実施例１の発振回路の効果について図３Ｂを用いて説明する。図３ＢはＶＩＮＶ信号１６の電位に対する実施例１の発振回路が出力するクロックの周波数の変化を示した図である。
【００４３】
図３Ｂの横軸はＶＩＮＶ信号１６の電圧（Ｖ）を示す。また、縦軸は発振回路が出力するクロックの周波数（Ｈｚ）を示す。
【００４４】
そして、図３ＢはＶＩＮＶ信号１６の電圧に対して上記の周波数は反比例することを示す。その理由は、まず、数式７に示すように発振回路が出力するクロックの周期はＶＩＮＶ信号１６の電位に比例する。従って、クロックの周波数はＶＩＮＶ信号の電位に反比例することになるからである。
【００４５】
従って、実施例１の発振回路の効果は以下である。まず、図３Ａを参照して、ＶＩＮＶ信号発生回路１８が出力するＶＩＮＶ信号１６の電位は、高電位電源ＶＤＰ１７の電位が大きく変化してもほぼ一定に保たれる。
【００４６】
そうすると、図３Ｂを参照して、ＶＩＮＶ信号１６の電位はほぼ一定であるときには、実施例１の発振回路が出力するクロックの周波数もほぼ一定に保たれる。
【００４７】
なぜなら、定電流発生回路１からの電流の流れ込みによって、容量素子の一端の電位が上昇して上記のインバータの閾値電圧に達すると、容量素子の他端には定電圧源からの電圧がかかり、容量素子の一端の電位が所定の電位に上昇する。その後、上記の定電流発生回路１によって電流が流出することによって、容量素子の一端の電位が下降して上記のインバータの閾値電圧に達すると、容量素子の他端には低電位電源ＶＳＳ３からのグランド電圧がかかり、容量素子の一端の電位が所定の電位に下降する。
【００４８】
そして、ＶＩＮＶ信号１６の電位がほぼ一定ならば、上記の容量素子の一端において、時刻Ｔ１においてインバータの閾値電圧から上昇することにより達する所定の電位又は時刻Ｔ２において下降することにより達する所定の電位もほぼ一定となる。
【００４９】
そうすると、容量素子の一端に流れ込む又は流れ出る電流が、定電流発生回路１からの一定電流であるときには、周期Ｔ６（Ｔ４＋Ｔ５）は一定となる。
【００５０】
さらに、ＶＩＮＶ信号１６を発生するＶＩＮＶ信号発生回路１８は、高電位電源ＶＤＰ１７が定電圧源でなくても、ほぼ一定な電位であるＶＩＮＶを出力する。従って、図７の定電圧源３５と同様な働きをする。しかし、ＶＩＮＶ信号１６を発生するＶＩＮＶ信号発生回路１８は、抵抗１１とＮ型ＭＯＳトランジスタ１２のみで構成される。従って、図７の定電圧源３５のレイアウト面積に比較し、ＶＩＮＶ信号発生回路１８のレイアウト面積は小さい。定電圧源３５を構成する素子の数が多いためである。
【００５１】
以上より、実施例１の発振回路は、クロック周期が、電源電圧及び温度によらず、ほぼ一定となるクロックを発生する。また、実施例１の発振回路のレイアウト面積は、図６の発振回路に比較して小さい。
＜実施例１の発振回路における定電流発生回路１について＞
図５は定電流発生回路１を説明する図である。定電流発生回路１はＭＯＳトランジスタＭ１１〜Ｍ２７、バイポーラトランジスタＱ１〜Ｑ３、抵抗Ｒ１〜Ｒ３を有している。
【００５２】
ＭＯＳトランジスタＭ１１，Ｍ１２は、Ｐ型ＭＯＳトランジスタである。ＭＯＳトランジスタＭ１１，Ｍ１２のソースは、電源に接続されている。ＭＯＳトランジスタＭ１１，Ｍ１２のゲートは互いに接続され、ＭＯＳトランジスタＭ１２のドレインに接続されている。ＭＯＳトランジスタＭ１１のドレインは、ＭＯＳトランジスタＭ１３のドレインと接続されている。ＭＯＳトランジスタＭ１２のドレインは、トランジスタＭ１４のドレインと接続されている。
【００５３】
トランジスタＭ１３，Ｍ１４は、Ｎ型ＭＯＳトランジスタである。ＭＯＳトランジスタＭ１３，Ｍ１４のゲートは互いに接続され、ＭＯＳトランジスタＭ１３のドレインと接続されている。トランジスタＭ１３のソースは、バイポーラトランジスタＱ１のエミッタと接続されている。トランジスタＭ１４のソースは、抵抗Ｒ１を介してバイポーラトランジスタＱ２のエミッタと接続されている。
【００５４】
トランジスタＱ１，Ｑ２は、ＰＮＰのバイポーラトランジスタである。バイポーラトランジスタＱ１，Ｑ２のベースは互いに接続され、グランド電源に接続されている。バイポーラトランジスタＱ１，Ｑ２のコレクタはグランド電源に接続されている。
【００５５】
ＭＯＳトランジスタＭ１１〜Ｍ１４、バイポーラトランジスタＱ１，Ｑ２および抵抗Ｒ１は、バイアス電流を発生するバイアス電流発生回路を構成している。バイアス電流発生回路によって、ＭＯＳトランジスタＭ１３，Ｍ１４には、電流Ｉ１が流れる。
【００５６】
ＭＯＳトランジスタＭ１５は、Ｐ型ＭＯＳトランジスタである。ＭＯＳトランジスタＭ１６は、Ｎ型ＭＯＳトランジスタである。ＭＯＳトランジスタＭ１５のソースは、電源に接続されている。トランジスタＭ１５のゲートは、トランジスタＭ１２のドレインと接続されている。ＭＯＳトランジスタＭ１５のドレインは、ＭＯＳトランジスタＭ１６のゲートおよびドレインと接続されている。ＭＯＳトランジスタＭ１６のソースはグランド電源に接続されている。
【００５７】
ＭＯＳトランジスタＭ１５，Ｍ１６は、カレントミラーを構成しており、後述するオペアンプでバイアス電流を発生させるための回路である。ＭＯＳトランジスタＭ１６には、ＭＯＳトランジスタＭ１３，Ｍ１４に流れる電流Ｉ１と同じ電流Ｉ１が流れる。
【００５８】
ＭＯＳトランジスタＭ１７は、Ｐ型ＭＯＳトランジスタである。バイポーラトランジスタＱ３は、ＰＮＰのバイポーラトランジスタである。ＭＯＳトランジスタＭ１７のソースは高電位電源に接続されている。ＭＯＳトランジスタＭ１７のゲートは、ＭＯＳトランジスタＭ１２のドレインと接続されている。ＭＯＳトランジスタＭ１７のドレインは、抵抗Ｒ２を介してバイポーラトランジスタＱ３のエミッタに接続されている。バイポーラトランジスタＱ３のベースとコレクタはグランド電源に接続されている。
【００５９】
ＭＯＳトランジスタＭ１７、抵抗Ｒ２、およびバイポーラトランジスタＱ３は、バイアス電流発生回路の電流Ｉ１によって発生する電圧の温度依存性を決める回路である。ＭＯＳトランジスタＭ１７のドレインには、電圧ＶＲＥＦＰが発生する。電圧ＶＲＥＦＰは、抵抗Ｒ１，Ｒ２の抵抗値を適当に決めることによって、温度依存性が決められる。
【００６０】
ＭＯＳトランジスタＭ１８，Ｍ１９は、Ｐ型ＭＯＳトランジスタである。ＭＯＳトランジスタＭ１８，Ｍ１９のソースは電源に接続されている。ＭＯＳトランジスタＭ１８，Ｍ１９のゲートは互いに接続され、ＭＯＳトランジスタＭ１９のドレインに接続されている。ＭＯＳトランジスタＭ１８のドレインは、ＭＯＳトランジスタＭ２０のドレインと接続されている。ＭＯＳトランジスタＭ１９のドレインは、ＭＯＳトランジスタＭ２１のドレインと接続されている。
【００６１】
ＭＯＳトランジスタＭ２０，Ｍ２１は、Ｎ型ＭＯＳトランジスタである。ＭＯＳトランジスタＭ２０のゲートは、ＭＯＳトランジスタＭ１７のドレインと接続されている。ＭＯＳトランジスタＭ２１のゲートは、ＭＯＳトランジスタＭ２３のドレインと接続されている。ＭＯＳトランジスタＭ２０，Ｍ２１のソースは互いに接続され、ＭＯＳトランジスタＭ２２のドレインに接続されている。
【００６２】
ＭＯＳトランジスタＭ２２は、Ｎ型ＭＯＳトランジスタである。ＭＯＳトランジスタＭ２２のゲートは、ＭＯＳトランジスタＭ１６のゲートおよびドレインと接続されている。ＭＯＳトランジスタＭ２２のソースはグランド電源に接続されている。
【００６３】
ＭＯＳトランジスタＭ２３は、Ｐ型ＭＯＳトランジスタである。ＭＯＳトランジスタＭ２３のソースは、電源に接続されている。ＭＯＳトランジスタＭ２３のゲートは、ＭＯＳトランジスタＭ１８のドレインと接続されている。ＭＯＳトランジスタＭ２３のドレインは、ＭＯＳトランジスタＭ２１のゲートと接続され、さらに、抵抗Ｒ３を介してグランド電源に接続されている。
【００６４】
ＭＯＳトランジスタＭ１８〜Ｍ２３および抵抗Ｒ３は、オペアンプを構成している。ＭＯＳトランジスタＭ２０のゲートを正相入力端子、ＭＯＳトランジスタＭ２１のゲートを逆相入力端子、ＭＯＳトランジスタＭ２３のドレインを出力とすると、オペアンプはボルテージフォロワを構成している。そして、上述した電圧ＶＲＥＦＰの温度依存性を抵抗Ｒ３の温度依存性と同じにすることにより、ＭＯＳトランジスタＭ２３には、電源電圧と温度に依存しない一定の電流Ｉ２が流れる。なお、ＭＯＳトランジスタＭ２２は、前述したミラー回路によって電流Ｉ１が流れる。よって、ＭＯＳトランジスタＭ２０には、電流Ｉ１の１／２の電流Ｉ１／２が流れる。
【００６５】
ＭＯＳトランジスタＭ２４，Ｍ２５は、Ｐ型ＭＯＳトランジスタである。ＭＯＳトランジスタＭ２６，Ｍ２７は、Ｎ型ＭＯＳトランジスタである。ＭＯＳトランジスタＭ２４のソースは電源に接続されている。ＭＯＳトランジスタＭ２４のゲートは、ＭＯＳトランジスタＭ１８のドレインと接続されている。ＭＯＳトランジスタＭ２５のソースは電源に接続されている。ＭＯＳトランジスタＭ２５のゲートは、ＭＯＳトランジスタＭ１８のドレインと接続されている。ＭＯＳトランジスタＭ２６のゲートとドレインは接続され、ＭＯＳトランジスタＭ２４のドレインと接続されている。ＭＯＳトランジスタＭ２６のソースはグランド電源に接続されている。ＭＯＳトランジスタＭ２７のゲートはＭＯＳトランジスタＭ２４のドレインと接続されている。ＭＯＳトランジスタＭ２７のソースは、グランド電源に接続されている。
【００６６】
ＭＯＳトランジスタＭ２５は電流源５ａに対応し、電流Ｉｐが流れる。ＭＯＳトランジスタＭ２７は電流源５ｂに対応し、電流Ｉｎが流れる。ＭＯＳトランジスタＭ２４，Ｍ２６はカレントミラーを構成している。従って、電源電圧と温度に依存しない一定の電流Ｉ２が電流Ｉｐ，ＩｎとしてＭＯＳトランジスタＭ２５，Ｍ２７を流れる。なお、上記のＭＯＳトランジスタＭ２５は図１の電流制御回路４に対応し、ＭＯＳトランジスタＭ２４は図１の電流制御回路５に対応する。
【実施例２】
【００６７】
実施例２は、充放電によって発振周期を決めている容量素子の一方の端子に接続する電源電圧を、複数の抵抗とＭＯＳトランジスタのオン抵抗とによって発生したことを特徴とする発振回路に関する。実施例１では、単一の抵抗とＭＯＳトランジスタのオン抵抗を用いて、上記の電源電圧を発生している点で、実施例１と実施例２は異なる。そして、図４を用いて実施例２の発振回路を説明する。
【００６８】
図４は実施例２の発振回路を示す図である。図４は定電流源１、高電位電源ＶＤＤ２、低電位電源ＶＳＳ３、高電位電源ＶＤＤ２から流れ出す定電流Ｉｐを制御する電流制御回路４、低電位電源ＶＳＳ３へ流れ込む定電流Ｉｎを制御する電流制御回路５、スイッチ回路６、インバータ回路７、インバータ回路８、容量素子９、容量素子１０、抵抗３０、抵抗３１、Ｎ型ＭＯＳトランジスタ３３、インバータ１３、インバータ１４、スイッチ回路１５、ＶＩＮＶ信号１６、高電位電源ＶＤＰ１７、ＶＩＮＶ信号発生回路３２、ノードＮＡ２０、ノードＮＢ２１、及び、ノードＮＣ２２を示す。ただし、図１に示したものと、同様なものには同様な番号を付した。従って、抵抗３０、３１、Ｎ型ＭＯＳトランジスタ３３、ＶＩＮＶ信号発生回路３２を除いて、その他のものは、図１において説明したものと同様なものである。
＜実施例２の発振回路の構成＞
実施例２の発振回路は、実施例１の発振回路と比較すると、ＶＩＮＶ信号発生回路１８がＶＩＮＶ信号発生回路３２に置き換わっている点でことなるが、その他の構成要素は同様なものである。
【００６９】
ＶＩＮＶ信号発生回路３２は、抵抗３０、抵抗３１、及び、Ｎ型ＭＯＳトランジスタ３３から構成されている。そして、抵抗３０は高電位電源ＶＤＰ１７と抵抗３１の一方の端子に接続している。抵抗３１の他方の端子はＮ型ＭＯＳトランジスタ３３のドレインと接続している。Ｎ型ＭＯＳトランジスタ３３のゲート電極は高電位電源ＶＤＰ１７に接続している。Ｎ型ＭＯＳトランジスタ３３のソースは定電位電源ＶＳＳ３と接続している。また、ＶＩＮＶ信号１６を出力する出力端子は抵抗３０と抵抗３１が接続している中間ノードに接続している。
＜実施例２の発振回路におけるＶＩＮＶ信号発生回路３２の動作＞
ＶＩＮＶ信号発生回路３２が上記のような構成であるため、実施例２のＶＩＮＶ信号１６の電位は、下記のような電圧になる。
（数式９）
ＶＩＮＶ＝（ＲＭＯＳ３３＋Ｒ３１）×ＶＤＰ／（ＲＭＯＳ３３＋Ｒ３０＋Ｒ３１）
ここで、ＲＭＯＳ３３はＮ型ＭＯＳトランジスタ３３のオン抵抗、ＶＤＰは高電位電源ＶＤＰ１７の電位、Ｒ３０は抵抗３０の抵抗、Ｒ３１は抵抗３１の抵抗である。
【００７０】
そうすると、ＶＩＮＶ信号発生回路３２において、ＲＭＯＳ３３はＮ型ＭＯＳトランジスタ３３のオン抵抗であるため、ゲート電極に接続されているＶＤＰが高くなると、ＲＭＯＳは小さくなる。ただし、ＶＤＰが増加するに従う実施例２のＮ型ＭＯＳトランジスタ３３のオン抵抗の減少の程度は、実施例１のＮ型ＭＯＳトランジスタ１２のオン抵抗の減少の程度より大きい。
【００７１】
従って、Ｒ３０、Ｒ３１は一定の抵抗値であるため、ＶＤＰ電位は高くなるが、ＲＭＯＳ３３が小さくなると、ＶＩＮＶはＶＤＰの電位に比例して高くならない。すなわち、ＲＭＯＳ３３の抵抗値が小さくなることにより、ＶＩＮＶはほぼ一定値に保たれるように、ＶＩＮＶ信号発生回路３２は動作する。なぜなら、実施例２のＮ型ＭＯＳトランジスタ３３においては、急激に小さくなるが、Ｒ３１が存在することにより、ＶＩＮＶの電位の急激な低下が抑えられるからである。
＜実施例２の発振回路の動作＞
実施例２の発振回路は、実施例１の発振回路と比較すると、ＶＩＮＶ信号発生回路３３に差異点があるが、実施例２の発振回路において、Ｃ１０の充放電によって、発振回路が出力するクロックの周期が決定している点では同様な動作をする。  従って、実施例２の発振回路が出力するクロックの周期は、数式７により与えられる。
＜実施例２の発振回路の効果の説明＞
従って、実施例２の発振回路の効果は以下である。まず、図３Ａを参照して、ＶＩＮＶ信号発生回路３３が出力するＶＩＮＶ信号１６の電位は、高電位電源ＶＤＰ１７の電位が大きく変化してもほぼ一定に保たれる。
【００７２】
そうすると、図３Ｂを参照して、ＶＩＮＶ信号１６の電位はほぼ一定であるときには、実施例２の発振回路が出力するクロックの周波数もほぼ一定に保たれる。
【００７３】
従って、実施例２の発振回路においても、発振回路より出力されるクロックの周波数が一定に保たれる効果がある。
【００７４】
さらに、ＶＩＮＶ信号１６を発生するＶＩＮＶ信号発生回路３３は、抵抗３０、抵抗３１、及び、Ｎ型ＭＯＳトランジスタ３３のみで構成が可能であり、高電位電源ＶＤＰ１７については、定電圧源でなくてもよい。従って、ＶＩＮＶ信号発生回路３３のレイアウト面積を小さくできる。その結果、図７の定電圧源３５のレイアウト面積に比較し、ＶＩＮＶ信号発生回路３３のレイアウト面積は小さいため、実施例２の発振回路のレイアウト面積を大幅に小さくできる。
【００７５】
ＶＩＮＶ信号１６の電位を安定させるのに、定電圧源を使用した場合、定電圧源を構成する回路素子の数が非常に多くなるため、発振回路全体のレイアウト面積は大きくなるためである。
【００７６】
ＶＩＮＶ信号１６は抵抗３０と抵抗３１が接続しているノードに接続する出力端子より出力されているため、Ｎ型ＭＯＳトランジスタ３３、抵抗３０、３１がいずれも正の温度係数を有するので、ＶＩＮＶは、温度依存が小さい電位を有する。
【００７７】
以上より、実施例２の発振回路は、クロック周期が、電源電圧及び温度によらず、ほぼ一定となるクロックを発生する。また、実施例２の発振回路のレイアウト面積は、図６の発振回路に比較して小さい。
【産業上の利用可能性】
【００７８】
本発明によれば、発振回路が発生するクロックの周期を決めている電圧源を構成する素子を減少させることができるため、レイアウト面積が小さい発振回路を提供することができる。
【図面の簡単な説明】
【００７９】
【図１】図１は実施例１の発振回路を示す図である。
【図２】図２は、図１に示す発振回路のＮＡ２０、ＮＢ２１、ＮＣ２２の電位変化を示す波形図である。
【図３】図３Ａは、ＶＩＮＶ信号発生回路１８の高電位電源ＶＤＰ１７の電圧変化に対するＶＩＮＶの電位レベルの変化を示す図である。また、図３ＢはＶＩＮＶ信号１６の電位に対する実施例１の発振回路が出力するクロックの周波数の変化を示した図である。
【図４】図４は実施例２の発振回路を示す図である。
【図５】図５は定電流回路１を説明する図である。
【図６】図６は特許文献１に示されている発振回路の回路図である。
【図７】図７は特許文献１に示されている定電圧回路の回路図である。
【符号の説明】
【００８０】
１  定電流発生回路
２  高電位電源ＶＤＤ
３  定電位電源ＶＳＳ
４、５  電流制御回路
６  スイッチ回路
７、８、１３、１４  インバータ回路
９、１０  容量素子
１１、３０、３１  抵抗
１２、３３  Ｎ型ＭＯＳトランジスタ
１５  スイッチ回路
１６  ＶＩＮＶ信号
１７  高電位電源ＶＤＰ
１８、３３  ＶＩＮＶ信号発生回路
２０  ノードＮＡ
２１  ノードＮＢ
２２  ノードＮＣ
３５  定電圧源
Ｍ１１、Ｍ１２、Ｍ１３、Ｍ１４、Ｍ１５、Ｍ１６、Ｍ１７、Ｍ１８、Ｍ１９、Ｍ２０、Ｍ２１、Ｍ２２、Ｍ２３、Ｍ２４、Ｍ２５、Ｍ２６、Ｍ２７  ＭＯＳトランジスタ
Ｍ３１、Ｍ３２、Ｍ３５  Ｐ型ＭＯＳトランジスタ
Ｍ３３、Ｍ３４  Ｎ型ＭＯＳトランジスタ
Ｑ１、Ｑ２、Ｑ３、Ｑ１１、Ｑ１２、Ｑ１３  バイポーラトランジスタ
Ｒ１、Ｒ２、Ｒ３、Ｒ１２、Ｒ１３  抵抗
Ｉ１、Ｉ２、Ｉｐ、Ｉｎ  電流
Ｉ１１  一定電流
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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