(57)【要約】【課題】論理ブロック内に複数電源を有する場合に、電源配線の引き回しによるレイアウト面積の増加を抑制できる半導体装置を提供する。【解決手段】同じ電源電圧で動作する複数の論理回路をまとめて共通電源論理回路ブロック１２２として配置し、共通電源論理回路ブロック１２２の周囲に、レベルシフタ回路を形成したレベルシフタ回路ブロック１３１を挟んで、共通電源論理回路ブロック１２２と異なる電源電圧で動作する論理回路ブロック１０３，１０４を配置している。【選択図】図９
2008067411.tif 000002
【特許請求の範囲】
【請求項１】
同じ電源電圧で動作する複数の論理回路をまとめて共通電源論理回路ブロックとして配置し、前記共通電源論理回路ブロックの周囲に、レベルシフタ回路を形成したレベルシフタ回路ブロックを挟んで、前記共通電源論理回路ブロックと異なる電源電圧で動作する論理回路ブロックを配置した半導体装置。
【請求項２】
異なる電源電圧で動作する２つの論理回路ブロック間の配線が、レベルシフタ回路の入力信号の非反転信号および反転信号の信号線となるように、前記レベルシフタ回路を前記２つの論理回路ブロック内に分割して配置した半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力信号を異なる振幅の出力信号に変換するレベルシフタ回路およびそれを用いた半導体装置に関するものである。
【背景技術】
【０００２】
半導体論理回路において、低電圧レベル信号振幅を高電圧レベル信号振幅に変える構成は、低電圧レベル信号振幅の論理回路により消費電力の削減を行い、さらに半導体集積回路からの信号出力を半導体集積回路外部信号振幅規格に合わせるために高電位レベル信号振幅に変換する場合に使われ、半導体集積回路の低消費電力化に寄与している。これに用いられる従来のレベルシフタ回路の一例を図１３に示す。
【０００３】
図１３において、１，２，１１はＣＭＯＳインバータ、２１，２２はＮチャネルＭＯＳトランジスタ、３１，３２はＰチャネルＭＯＳトランジスタ、４１は高電源電圧ＶＤＤＨを供給する電源線、４２は低電源電圧ＶＤＤＬを供給する電源線、４３はグラウンド電圧ＧＮＤを供給する電源線であり、ＶＤＤＨ＞ＶＤＤＬ＞ＧＮＤである。
【０００４】
この従来のレベルシフタ回路の動作を説明する。
【０００５】
インバータ１には、低電源電圧ＶＤＤＬとグラウンド電圧ＧＮＤ間の電圧振幅を持つ信号ｉが入力される。まず、入力信号ｉがグラウンド電圧ＧＮＤレベルから低電源電圧ＶＤＤＬレベルに変化した場合、インバータ１の出力電圧すなわちインバータ２の入力電圧は、低電源電圧ＶＤＤＬレベルからグラウンド電圧ＧＮＤレベルへ変化する。それと同時にインバータ２の出力電圧はグラウンド電圧ＧＮＤレベルから低電源電圧ＶＤＤＬレベルへ変化する。これらの動作により、ＮチャネルＭＯＳトランジスタ２１はオフからオンへ、ＮチャネルＭＯＳトランジスタ２２はオンからオフへ変化する。これにより、ＮチャネルＭＯＳトランジスタ２１のドレインはＶＤＤＨレベルからＧＮＤレベルへ変化し、ＰチャネルＭＯＳトランジスタ３２はオフからオンへ変化し、同時にＮチャネルＭＯＳトランジスタ２２がオフへ変化していることからＮチャネルＭＯＳトランジスタ２２のドレイン電圧はＶＤＤＨレベルへ変化していく。これによりＰチャネルＭＯＳトランジスタ３１はオンからオフへ変化する。そして、ＮチャネルＭＯＳトランジスタ２１のドレインがＧＮＤレベルになり、ＮチャネルＭＯＳトランジスタ２２のドレインがＶＤＤＨレベルになり、ＮチャネルＭＯＳトランジスタ２１のドレインに接続されたインバータ１１からの出力信号ｏがＶＤＤＨレベルになり動作が完了する。
【０００６】
また、入力信号ｉがＶＤＤＨレベルからＧＮＤレベルに変化した場合には逆の動作が行われ、出力信号ｏがＧＮＤレベルになり動作が完了する。
【０００７】
以上の動作は、電源線４１，４２，４３から供給される高電源電圧ＶＤＤＨ，低電源電圧ＶＤＤＬおよびグラウンド電圧ＧＮＤが一定で、入力信号ｉの信号振幅と出力信号ｏの信号振幅が一定であることを前提にＭＯＳトランジスタの設計パラメータ（ゲート長，ゲート幅）を最適化しており、これにより最適な遅延特性を得ている。
【特許文献１】特開平１０−０８４２７４号公報
【特許文献２】特開平０５−３１５９３１号公報
【特許文献３】特開平１０−２９４６６２号公報
【特許文献４】特開昭５８−２０４６１７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
レベルシフタ回路の必要性は前述した通りであるが、消費電力を更に下げる為に半導体集積回路の動作モードに応じて最適な電圧を与えることが考えられる。例えば、高速な動作が求められる場合には電源電圧を上げ、外部からの信号を待っている等の低速動作が許容されるモードでは電源電圧を低下させる手法である。しかしながら上記従来の構成では、例えば電源線４２から供給される低電源電圧ＶＤＤＬが低下した場合に、ＮチャネルＭＯＳトランジスタ２１及び２２の電流駆動能力が低下し、それぞれのＮチャネルＭＯＳトランジスタ２１，２２のドレインに接続されているＰチャネルＭＯＳトランジスタ３１，３２からの電流量が勝ってくることにより信号レベルの変化が遅くなり、貫通電流が増加する。また、電源線４１から供給される高電源電圧ＶＤＤＨを上げた場合においても、ＰチャネルＭＯＳトランジスタ３１，３２の電流量が増大し、ＮチャネルＭＯＳトランジスタ２１，２２の電流駆動能力に勝ることになり、同様に信号変化時間の劣化と貫通電流の増加が生じる。
【０００９】
さらに、消費電力を削減するためには使用しない論理回路ブロックの電源供給を停止する場合がある。この場合、電源線４１からの電源供給を停止したときには問題は生じないが、電源線４２からの電源供給を停止したときには、ＮチャネルＭＯＳトランジスタ２１，２２のゲート電位が過渡的に不定となり、電源線４１から電源線４３への貫通電流が生じ、また出力信号ｏも不定になるという問題がある。
【００１０】
一方、半導体プロセスの微細化により半導体集積回路上のトランジスタの増加と処理速度の高速化により消費電力の増加が問題となっているため、論理回路ブロック毎に動作上、必要最小限の電源供給により消費電力を削減する手段が提案されている。論理回路ブロック毎に最適な電源電圧を供給する為にブロック間の信号振幅が動作モードに応じて変化する場合が懸念される。
【００１１】
また、例えばＶＤＤ１（＝３．３Ｖ）およびＶＤＤ２（＝２．５Ｖ）の２電源を用いた機能ブロックの場合、従来、レベルシフタ回路はどちらか一方のブロック内に配置される。これによりレベルシフタ回路を含むブロックにはＶＤＤ１とＶＤＤ２の電源配線をブロック内に引き込む必要があり、この電源配線の引き込みによりレイアウト面積が増加するという問題がある。このように２電源以上のＬＳＩにおいて面積増加が非常に大きくなり、ブロック内に２電源を入れた場合として、リアライズ社「低消費電力，高速ＬＳＩ技術」の１０９頁〜１１４頁の２電源設計技術によれば、機能ブロックで１５％面積が増加することになる。
【００１２】
本発明の目的は、論理ブロック内に複数電源を有する場合に、電源配線の引き回しによるレイアウト面積の増加を抑制できる半導体装置を提供することである。
【００１３】
また、本発明の目的は、電源電位を変化させた場合の動作速度の低下と貫通電流の増加を抑えることができるレベルシフタ回路を有する半導体装置を提供することである。
【００１４】
さらには、電源供給を停止したときの貫通電流を削減でき、また、そのときの出力信号を固定できるレベルシフタ回路を有する半導体装置を提供することである。
【課題を解決するための手段】
【００１５】
上記課題を解決するために、本発明の第１の半導体装置は、同じ電源電圧で動作する複数の論理回路をまとめて共通電源論理回路ブロックとして配置し、共通電源論理回路ブロックの周囲に、レベルシフタ回路を形成したレベルシフタ回路ブロックを挟んで、共通電源論理回路ブロックと異なる電源電圧で動作する論理回路ブロックを配置している。
【００１６】
この構成によれば、論理ブロック内に複数電源を有する場合に対して、複数の電源配線を的確に配置し、電源配線の引回しによるレイアウト面積の増加を抑制することが可能となる。
【００１７】
本発明の第２の半導体装置は、異なる電源電圧で動作する２つの論理回路ブロック間の配線が、レベルシフタ回路の入力信号の非反転信号および反転信号の信号線となるように、レベルシフタ回路を２つの論理回路ブロック内に分割して配置している。
【００１８】
この構成により、電源線の引き回しが無く、レイアウト面積を小さくできる。
【００１９】
上記半導体装置に含まれる第１のレベルシフタ回路としては、第１の電源電位と第１の電源電位より高い第２の電源電位との差を振幅とする入力信号を、第１の電源電位と第２の電源電位より高い第３の電源電位との差を振幅とする出力信号に変換するレベルシフタ回路であって、ゲートに入力信号の非反転信号を入力し、ソースを第１の電源電位に接続した第１のＮチャネルＭＯＳトランジスタと、ゲートに入力信号の反転信号を入力し、ソースを第１の電源電位に接続した第２のＮチャネルＭＯＳトランジスタと、ゲートを第２のＮチャネルＭＯＳトランジスタのドレインに接続し、ドレインを第１のＮチャネルＭＯＳトランジスタのドレインに接続した第１のＰチャネルＭＯＳトランジスタと、ゲートを第１のＮチャネルＭＯＳトランジスタのドレインに接続し、ドレインを第２のＮチャネルＭＯＳトランジスタのドレインを接続した第２のＰチャネルＭＯＳトランジスタと、ソースを第３の電源電位に接続し、ドレインを第１と第２のＰチャネルＭＯＳトランジスタのソースに接続した第３のＰチャネルＭＯＳトランジスタと、第１のＰチャネルＭＯＳトランジスタのドレイン電位を反転させて出力信号として取り出すインバータと、第３のＰチャネルＭＯＳトランジスタのゲート電位を第３の電源電位の変化に応じて制御する制御回路とを設けた構成であることが好ましい。
【００２０】
この構成によれば、第３のＰチャネルＭＯＳトランジスタと制御回路を設け、制御回路が出力側の第３の電源電位の変化に応じて第３のＰチャネルＭＯＳトランジスタのゲート電位を制御することにより、第３の電源電位を上げた場合でも、第１，第２のＰチャネルＭＯＳトランジスタの電流駆動能力と第１，第２のＮチャネルＭＯＳトランジスタの電流駆動能力の引き合いをより早く完了させることができ、動作速度の低下と貫通電流の増加を抑えることができる。
【００２１】
上記半導体装置に含まれる第２のレベルシフタ回路としては、第１の電源電位と第１の電源電位より高い第２の電源電位との差を振幅とする入力信号を、第１の電源電位と第２の電源電位より高い第３の電源電位との差を振幅とする出力信号に変換するレベルシフタ回路であって、ゲートに入力信号の非反転信号を入力し、ソースを第１の電源電位に接続した第１のＮチャネルＭＯＳトランジスタと、ゲートに入力信号の反転信号を入力し、ソースを第１の電源電位に接続した第２のＮチャネルＭＯＳトランジスタと、ゲートを第２のＮチャネルＭＯＳトランジスタのドレインに接続し、ドレインを第１のＮチャネルＭＯＳトランジスタのドレインに接続した第１のＰチャネルＭＯＳトランジスタと、ゲートを第１のＮチャネルＭＯＳトランジスタのドレインに接続し、ドレインを第２のＮチャネルＭＯＳトランジスタのドレインを接続した第２のＰチャネルＭＯＳトランジスタと、ソースを第３の電源電位に接続し、ドレインを第１と第２のＰチャネルＭＯＳトランジスタのソースに接続した第３のＰチャネルＭＯＳトランジスタと、第１のＰチャネルＭＯＳトランジスタのドレイン電位を反転させて出力信号として取り出すインバータと、第３のＰチャネルＭＯＳトランジスタのゲート電位を第２の電源電位の変化に応じて制御する制御回路とを設けた構成であってもよい。
【００２２】
この構成によれば、第３のＰチャネルＭＯＳトランジスタと制御回路を設け、制御回路が入力側の第２の電源電位の変化に応じて第３のＰチャネルＭＯＳトランジスタのゲート電位を制御することにより、第２の電源電位を低下させた場合でも、動作速度の低下と貫通電流の増加を抑えることができる。
【００２３】
上記半導体装置に含まれる第１または第２のレベルシフタ回路においては、第３の電源電位を第２の電源電位より低い電位とし、第２の電源電位を第１の電源電位より低い電位とし、ＮチャネルＭＯＳトランジスタに代えてＰチャネルＭＯＳトランジスタを用い、ＰチャネルＭＯＳトランジスタに代えてＮチャネルＭＯＳトランジスタを用いたものであってもよい。
【００２４】
上記半導体装置に含まれる第１のレベルシフタ回路においては、制御回路が、ソースを第３の電源電位に接続した第４のＰチャネルＭＯＳトランジスタと、第４のＰチャネルＭＯＳトランジスタのドレインと第１の電源電位との間に接続した抵抗と、プラス側入力端に第４のＰチャネルＭＯＳトランジスタのドレインを接続し、マイナス側入力端に参照電圧を接続し、出力端を第４のＰチャネルＭＯＳトランジスタのゲートに接続したカレントミラー増幅回路とからなり、第４のＰチャネルＭＯＳトランジスタのゲートを第３のＰチャネルＭＯＳトランジスタのゲートに接続した構成であることが好ましい。
【００２５】
上記半導体装置に含まれる第１のレベルシフタ回路においては、制御回路が、ソースを第３の電源電位に接続しドレインおよびゲート間を接続した第４のＰチャネルＭＯＳトランジスタと、ドレインを第４のＰチャネルＭＯＳトランジスタのドレインに接続し、ソースを第１の電源電位に接続し、ゲートに飽和領域で動作する電圧を印加するようにした第３のＮチャネルＭＯＳトランジスタとからなり、第４のＰチャネルＭＯＳトランジスタのゲートを第３のＰチャネルＭＯＳトランジスタのゲートに接続した構成であってもよい。
【００２６】
上記半導体装置に含まれる第２のレベルシフタ回路においては、制御回路が、ソースを第２の電源電位に接続しドレインおよびゲート間を接続した第４のＰチャネルＭＯＳトランジスタと、ドレインを第４のＰチャネルＭＯＳトランジスタのドレインに接続し、ソースを第１の電源電位に接続し、ゲートに飽和領域で動作する電圧を印加するようにした第３のＮチャネルＭＯＳトランジスタと、ソースを第３の電源電位に接続しゲートを第４のＰチャネルＭＯＳトランジスタのゲートに接続した第５のＰチャネルＭＯＳトランジスタと、ドレインを第５のＰチャネルＭＯＳトランジスタのドレインに接続し、ソースを第１の電源電位に接続し、ゲートに飽和領域で動作する電圧を印加するようにした第４のＮチャネルＭＯＳトランジスタとからなり、第５のＰチャネルＭＯＳトランジスタのドレインを第３のＰチャネルＭＯＳトランジスタのゲートに接続した構成であることが好ましい。
【００２７】
上記カレントミラー増幅回路を有する第１のレベルシフタ回路においては、ソースを第３の電源電位に接続しドレインを第３のＰチャネルＭＯＳトランジスタのゲートに接続した第５のＰチャネルＭＯＳトランジスタを設け、第２の電源電位の供給を停止する際に第５のＰチャネルＭＯＳトランジスタをオンにするとともにカレントミラー増幅回路の動作を停止させることが好ましい。
【００２８】
この構成によれば、第２の電源電位の供給が停止した場合に、第５のＰチャネルＭＯＳトランジスタをオンすることにより、第３のＰチャネルＭＯＳトランジスタがオフとなり貫通電流を削減できる。
【００２９】
上記カレントミラー増幅回路を有する第１のレベルシフタ回路においては、カレントミラー増幅回路が、ソースを第３の電源電位に接続し、ゲートおよびドレイン間を接続した第６のＰチャネルＭＯＳトランジスタと、ソースを第３の電源電位に接続し、ゲートを第６のＰチャネルＭＯＳトランジスタのゲートに接続し、ドレインをカレントミラー増幅回路の出力端とした第７のＰチャネルＭＯＳトランジスタと、ドレインを第６のＰチャネルＭＯＳトランジスタのドレインに接続し、ゲートをカレントミラー増幅回路のプラス側入力端とした第３のＮチャネルＭＯＳトランジスタと、ドレインを第７のＰチャネルＭＯＳトランジスタのドレインに接続し、ゲートをカレントミラー増幅回路のマイナス側入力端とした第４のＮチャネルＭＯＳトランジスタと、ドレインを第３および第４のＮチャネルＭＯＳトランジスタのソースに接続し、ソースを第１の電源電位に接続した第５のＮチャネルＭＯＳトランジスタと、ドレインを第３の電源電位に接続した第６のＮチャネルＭＯＳトランジスタと、第６のＮチャネルＭＯＳトランジスタのソースと第１の電源電位との間に接続され第５のＮチャネルＭＯＳトランジスタのゲートに飽和領域で動作する電圧を印加するための分圧用の抵抗とからなり、第２の電源電位の供給を停止する際に第６のＮチャネルＭＯＳトランジスタをオフにしてカレントミラー増幅回路の動作を停止させることが好ましい。
【００３０】
上記第１のレベルシフタ回路においては、ソースを第３の電源電位に接続しドレインを第３のＰチャネルＭＯＳトランジスタのゲートに接続した第５のＰチャネルＭＯＳトランジスタを設け、第２の電源電位の供給を停止する際に第５のＰチャネルＭＯＳトランジスタをオンにすることが好ましい。
【００３１】
この構成によれば、第２の電源電位の供給が停止した場合に、第５のＰチャネルＭＯＳトランジスタをオンすることにより、第３のＰチャネルＭＯＳトランジスタがオフとなり貫通電流を削減できる。
【００３２】
上記第２のレベルシフタ回路においては、ソースを第３の電源電位に接続しドレインを第３のＰチャネルＭＯＳトランジスタのゲートに接続した第６のＰチャネルＭＯＳトランジスタを設け、第２の電源電位の供給を停止する際に第６のＰチャネルＭＯＳトランジスタをオンにすることが好ましい。
【００３３】
この構成によれば、第２の電源電位の供給が停止した場合に、第６のＰチャネルＭＯＳトランジスタをオンすることにより、第３のＰチャネルＭＯＳトランジスタがオフとなり貫通電流を削減できる。
【００３４】
上記第１または第２のレベルシフタ回路においては、ソースを第１の電源電位に接続し、ドレインを第１のＰチャネルＭＯＳトランジスタのドレインに接続し、ゲートを第３のＰチャネルＭＯＳトランジスタのゲートに接続した出力固定用のＮチャネルＭＯＳトランジスタを設けることが好ましい。
【００３５】
この構成によれば、第２の電源電位の供給が停止した場合に、ソースが第３の電源電位に接続されドレインが第３のＰチャネルＭＯＳトランジスタのゲートに接続されたＰチャネルＭＯＳトランジスタがオンすることにより、出力固定用のＮチャネルＭＯＳトランジスタがオンとなり、出力信号を固定することができる。
【００３６】
以上のように、本発明の第１の半導体装置は、同じ電源電圧で動作する複数の論理回路をまとめて共通電源論理回路ブロックとして配置し、共通電源論理回路ブロックの周囲に、第１または第２のレベルシフタ回路を形成したレベルシフタ回路ブロックを挟んで、共通電源論理回路ブロックと異なる電源電圧で動作する論理回路ブロックを配置している。
【００３７】
この構成によれば、論理ブロック内に複数電源を有する場合に対して、複数の電源配線を的確に配置し、電源配線の引回しによるレイアウト面積の増加を抑制することが可能となる。
【００３８】
また、本発明の第２の半導体装置は、異なる電源電圧で動作する２つの論理回路ブロック間の配線が、第１または第２のレベルシフタ回路の入力信号の非反転信号および反転信号の信号線となるように、レベルシフタ回路を２つの論理回路ブロック内に分割して配置している。
【００３９】
この構成により、電源線の引き回しが無く、レイアウト面積を小さくできる。
【発明の効果】
【００４０】
以上のように本発明によれば、同じ電源電圧で動作する複数の論理回路をまとめて共通電源論理回路ブロックとして配置し、共通電源論理回路ブロックの周囲に、レベルシフタ回路を形成したレベルシフタ回路ブロックを挟んで、共通電源論理回路ブロックと異なる電源電圧で動作する論理回路ブロックを配置することにより、複数の電源配線を的確に配置し、電源配線の引回しによるレイアウト面積の増加を抑制することが可能となる。
【００４１】
また、本発明によれば、異なる電源電圧で動作する２つの論理回路ブロック間の配線が、レベルシフタ回路の入力信号の非反転信号および反転信号の信号線となるように、レベルシフタ回路を２つの論理回路ブロック内に分割して配置してすることにより、電源線の引き回しが無く、レイアウト面積を小さくできる。
【００４２】
また、本発明によれば、第３のＰチャネルＭＯＳトランジスタと制御回路を設け、制御回路が出力側の第３の電源電位の変化に応じて第３のＰチャネルＭＯＳトランジスタのゲート電位を制御することにより、第３の電源電位を上げた場合でも、動作速度の低下と貫通電流の増加を抑えることができる。
【００４３】
また、本発明によれば、第３のＰチャネルＭＯＳトランジスタと制御回路を設け、制御回路が入力側の第２の電源電位の変化に応じて第３のＰチャネルＭＯＳトランジスタのゲート電位を制御することにより、第２の電源電位を低下させた場合でも、動作速度の低下と貫通電流の増加を抑えることができる。
【００４４】
さらに、ソースを第３の電源電位に接続しドレインを第３のＰチャネルＭＯＳトランジスタのゲートに接続したＰチャネルＭＯＳトランジスタを設け、このトランジスタを第２の電源電位の供給を停止した場合にオンにすることにより、第３のＰチャネルＭＯＳトランジスタがオフとなり貫通電流を削減できる。
【００４５】
さらに、出力固定用のＮチャネルＭＯＳトランジスタを設け、第２の電源電位の供給が停止した場合に、出力固定用のＮチャネルＭＯＳトランジスタをオンさせて出力信号を固定することができる。
【発明を実施するための最良の形態】
【００４６】
以下に本発明の実施の形態について図面を用いて説明する。
【００４７】
〔第１の実施の形態〕
図１は本発明の第１の実施の形態におけるレベルシフタ回路の第１の構成例を示す回路図である。図１において、１，２，１１はインバータ、２１，２２は第１，第２のＮチャネルＭＯＳトランジスタ、３１，３２は第１，第２のＰチャネルＭＯＳトランジスタ、４１は高電源電圧ＶＤＤＨ（第３の電源電位）を供給する電源線、４２は低電源電圧ＶＤＤＬ（第２の電源電位）を供給する電源線、４３はグラウンド電圧ＧＮＤ（第１の電源電位）を供給する電源線であり、ＶＤＤＨ＞ＶＤＤＬ＞ＧＮＤである。以上は図１３の従来例と同様である。３３，３４は第４，第３のＰチャネルＭＯＳトランジスタ、６１は抵抗、７１はカレントミラー増幅回路、８１は電源線４１から供給される高電源電圧ＶＤＤＨのレベル変化に応じてＰチャネルＭＯＳトランジスタ３４のゲート電位を制御する制御回路である。なお、入力信号ｉは低電源電圧ＶＤＤＬにより動作する第１の信号処理回路（図示せず）から入力され、出力信号ｏは高電源電圧ＶＤＤＨにより動作する第２の信号処理回路（図示せず）へ出力される。また、インバータ１および２は入力信号ｉの反転・非反転回路を構成し、インバータ２の出力信号は入力信号ｉの非反転信号であり、インバータ１の出力信号は入力信号ｉの反転信号となる。
【００４８】
この図１の回路は、従来例の図１３の回路に、ＰチャネルＭＯＳトランジスタ３４および制御回路８１が付加された構成である。ＰチャネルＭＯＳトランジスタ３４は、電源線４１とＰチャネルＭＯＳトランジスタ３１および３２のソースとの間に挿入され、そのゲートに制御回路８１の出力（カレントミラー増幅回路７１の出力）が接続されている。制御回路８１は、電源線４１にソースが接続されたＰチャネルＭＯＳトランジスタ３３と、ＰチャネルＭＯＳトランジスタ３３のドレインと電源線４３との間に接続された抵抗６１と、出力がＰチャネルＭＯＳトランジスタ３３，３４のゲートに接続されたカレントミラー増幅回路７１とからなる。カレントミラー増幅回路７１のプラス（＋）側の入力電圧Ｖ+はＰチャネルＭＯＳトランジスタ３３と抵抗６１との接続点ｎ（ＰチャネルＭＯＳトランジスタ３３のドレイン）から供給され、マイナス（−）側の入力電圧Ｖ-は参照電圧端子５１から供給される。
【００４９】
このように構成される図１のレベルシフタ回路の動作を、図１３の従来例の回路と比較しながら説明する。
【００５０】
まず、図１３の回路では、電源線４１，４３間の電圧で動作する論理回路ブロックの動作モードにより電源線４１の電位レベルを変化させる場合において、電源線４１の電位レベルを上げた場合、ＰチャネルＭＯＳトランジスタ３１もしくは３２のゲート電圧は、オンしているときには電源線４１と電源線４３の間の電位がかかっており、電源線４１の電位を上げる前に比べて電流駆動能力が上がっていることになる。そこに信号の変化があった場合、ＮチャネルＭＯＳトランジスタ２１もしくは２２は以前と同じゲート電圧レベルによりこの電流に勝り、ドレイン側の電位を下げることになる。
【００５１】
これに対して、図１の回路では、ＰチャネルＭＯＳトランジスタ３４により電流を制限することによりＮチャネルＭＯＳトランジスタ２１もしくは２２の電流によりドレイン側の電位を速やかに低下させる。ＰチャネルＭＯＳトランジスタ３４の制御回路８１により、電源線４１の電位が上昇した場合にはＰチャネルＭＯＳトランジスタ３４のゲート電位を上昇させ、電源線４１の電位が降下した場合にはＰチャネルＭＯＳトランジスタ３４のゲート電位を降下させる。
【００５２】
制御回路８１において、参照電圧端子５１から入力される参照電圧Ｖ-は一定電圧とする。電源線４１の電位が下降すると、ＰチャネルＭＯＳトランジスタ３３のゲート・ソース電圧の低下によりノードｎの電位が下降する。これにより、カレントミラー増幅回路７１の出力は下降し、ＰチャネルＭＯＳトランジスタ３４のゲート・ソース間電位差が大きくなる。ＰチャネルＭＯＳトランジスタ３４のドレイン電流は入力信号ｉの信号変化時により電流を流すことで、電源線４１とＰチャネルＭＯＳトランジスタ３４のドレインとの電位差を小さくし、ＰチャネルＭＯＳトランジスタ３１，３２のソース・ドレイン間電圧が上昇する。電源線４１の電位が上昇した場合には、上記と逆の動作によりＰチャネルＭＯＳトランジスタ３１，３２のソース・ドレイン間電圧は下降する。
【００５３】
このように、図１の回路では、ＰチャネルＭＯＳトランジスタ３１，３２と電源線４１との間にＰチャネルＭＯＳトランジスタ３４を挿入し、電源線４１の電位（ＶＤＤＨ）の変化に応じてＰチャネルＭＯＳトランジスタ３４のゲート電位を制御する制御回路８１を設けたことにより、電源線４１の電位を上げた場合でも、ＰチャネルＭＯＳトランジスタ３１，３２の電流駆動能力とＮチャネルＭＯＳトランジスタ２１，２２の電流駆動能力の引き合いをより早く完了させることができ、動作速度の低下と貫通電流の増加を抑えることができる。
【００５４】
また、図２は本発明の第１の実施の形態におけるレベルシフタ回路の第２の構成例を示す回路図である。図２において、２４はゲート端子５３の印加電圧により制御され定電流源として用いられる第３のＮチャネルＭＯＳトランジスタ、３３は第４のＰチャネルＭＯＳトランジスタ、８２は電源線４１から供給される高電源電圧ＶＤＤＨのレベル変化に応じてＰチャネルＭＯＳトランジスタ３４のゲート電位を制御する制御回路であり、その他の図１と対応する部分には同一符号を付し、説明を省略する。
【００５５】
この図２の回路は、ＰチャネルＭＯＳトランジスタ３４を付加したことは図１の回路と同じであるが、図１の制御回路８１に代えて制御回路８２を設けている。この制御回路８２は、電源線４１にソースが接続されたＰチャネルＭＯＳトランジスタ３３と、ドレインがＰチャネルＭＯＳトランジスタ３３のドレインと接続されソースが電源線４３と接続されたＮチャネルＭＯＳトランジスタ２４とからなり、ＰチャネルＭＯＳトランジスタ３３のゲートとドレインが共通接続されてＰチャネルＭＯＳトランジスタ３４のゲートに接続されている。
【００５６】
このように構成される図２のレベルシフタ回路の動作を説明する。
【００５７】
図２の回路も図１の回路同様、電源線４１の電位を変化させる場合を想定した回路である。ＮチャネルＭＯＳトランジスタ２４は定電流源として使用するものであり、ゲート端子５３にはＮチャネルＭＯＳトランジスタ２４が飽和領域で動作する電圧が印加される。電源線４１の電位レベルを上昇させた場合に、ＰチャネルＭＯＳトランジスタ３３は、ＮチャネルＭＯＳトランジスタ２４の定電流源により電流量が制限されている為にドレイン電位が上昇する。これによりＰチャネルＭＯＳトランジスタ３４のゲート電位も上昇し、ＰチャネルＭＯＳトランジスタ３４を流れる電流が制限される。なお、電源線４１の電位レベルを低下させた場合には逆の動作が行われる。
【００５８】
このように、図２の回路でも、図１の回路同様、ＰチャネルＭＯＳトランジスタ３１，３２と電源線４１との間にＰチャネルＭＯＳトランジスタ３４を挿入し、電源線４１の電位（ＶＤＤＨ）の変化に応じてＰチャネルＭＯＳトランジスタ３４のゲート電位を制御する制御回路８２を設けたことにより、電源線４１の電位を上げた場合でも、ＰチャネルＭＯＳトランジスタ３１，３２の電流駆動能力とＮチャネルＭＯＳトランジスタ２１，２２の電流駆動能力の引き合いをより早く完了させることができ、動作速度の低下と貫通電流の増加を抑えることができる。
【００５９】
また、図２の回路では、図１の回路のようにカレントミラー増幅回路７１を設けた場合よりも素子数を削減することができる。
【００６０】
図３は本発明の第１の実施の形態におけるレベルシフタ回路の第３の構成例を示す回路図である。図３において、２３，２４はゲート端子５２，５３の印加電圧により制御され定電流源として用いられる第３，第４のＮチャネルＭＯＳトランジスタ、３３，３５は第４，第５のＰチャネルＭＯＳトランジスタ、８３は電源線４２から供給される低電源電圧ＶＤＤＬのレベル変化に応じてＰチャネルＭＯＳトランジスタ３４のゲート電位を制御する制御回路であり、その他の図１と対応する部分には同一符号を付し、説明を省略する。
【００６１】
この図３の回路は、ＰチャネルＭＯＳトランジスタ３４を付加したことは図１の回路と同じであるが、図１の制御回路８１に代えて制御回路８３を設けている。この制御回路８３は、電源線４２にソースが接続されたＰチャネルＭＯＳトランジスタ３３と、ドレインがＰチャネルＭＯＳトランジスタ３３のドレインと接続されソースが電源線４３と接続されたＮチャネルＭＯＳトランジスタ２４と、電源線４１にソースが接続されたＰチャネルＭＯＳトランジスタ３５と、ドレインがＰチャネルＭＯＳトランジスタ３３のドレインと接続されソースが電源線４３と接続されたＮチャネルＭＯＳトランジスタ２３とからなり、ＰチャネルＭＯＳトランジスタ３３のゲートとドレインが共通接続されてＰチャネルＭＯＳトランジスタ３５のゲートに接続され、ＰチャネルＭＯＳトランジスタ３５のドレインがＰチャネルＭＯＳトランジスタ３４のゲートに接続されている。
【００６２】
このように構成される図３のレベルシフタ回路の動作を説明する。
【００６３】
図３の回路は、図１や図２の回路とは異なり、電源線４２の電位を変化させる場合を想定した回路である。ＮチャネルＭＯＳトランジスタ２３，２４は定電流源として使用するものであり、ゲート端子５２，５３にはＮチャネルＭＯＳトランジスタ２３，２４が飽和領域で動作する電圧が印加される。電源線４２の電位を低下させた場合には、定電流源として使用しているＮチャネルＭＯＳトランジスタ２４とそのドレイン側に接続されているＰチャネルＭＯＳトランジスタ３３とにより、ＰチャネルＭＯＳトランジスタ３５のゲート電位は低下する。これにより定電流源として使用しているＮチャネルＭＯＳトランジスタ２３の電流より小さくなるとＰチャネルＭＯＳトランジスタ３４のゲート電位は上昇し、結果としてＰチャネルＭＯＳトランジスタ３４の電流駆動能力は削減される。したがって、電源線４２の電位を低下させた場合に、ＮチャネルＭＯＳトランジスタ２１，２２のゲート電位が低下して電流駆動能力が低下し、ＰチャネルＭＯＳトランジスタ３１，３２の電流駆動能力が相対的に大きくなることはＰチャネルＭＯＳトランジスタ３４の電流駆動能力の削減により実際は生じない。これらのことにより、動作速度の低下と貫通電流の増大を避けることができる。
【００６４】
このように、図３の回路では、ＰチャネルＭＯＳトランジスタ３１，３２と電源線４１との間にＰチャネルＭＯＳトランジスタ３４を挿入し、電源線４２の電位（ＶＤＤＬ）の変化に応じてＰチャネルＭＯＳトランジスタ３４のゲート電位を制御する制御回路８３を設けたことにより、電源線４２の電位を低下させた場合でも、動作速度の低下と貫通電流の増加を抑えることができる。
【００６５】
なお、図７は、図１〜図３の説明において電源線４１や電源線４２の電位を変化させる場合の構成例を示す図であり、４４は所定の電位を供給する電源線、１０１，１２１は論理回路ブロック、１３０は電源電圧変換回路である。図８はその電源電圧変換回路１３０の回路例を示す図であり、３７はＰチャネルＭＯＳトランジスタ、４４，４５は電源線、５４は制御端子、６４は抵抗、７２はカレントミラー増幅回路である。この電源電圧変換回路１３０は、ＰチャネルＭＯＳトランジスタ３７，抵抗６４およびカレントミラー増幅回路７２で構成されている。
【００６６】
図７，図８の構成により、論理回路ブロック１０１には電源線４４の電位が供給されるが、論理回路ブロック１２１には電源線４４の電位を電源電圧変換回路１３０により変化させて供給することができる。図８の回路で示される電源電圧変換回路１３０は、端子５４に参照電圧が印加され、この参照電圧は動作モードに応じて変更されるものである。端子５４に印加される参照電圧が下がると、カレントミラー増幅回路７２の出力電圧が上昇し、ＰチャネルＭＯＳトランジスタ３７のドレイン電圧すなわち論理回路ブロック１２１の電源電圧が下がることになる。
【００６７】
なお、図１，図２，図３の回路において、（電源線４１の電位）＜（電源線４２の電位）＜（電源線４３の電位）とし、ＮチャネルＭＯＳトランジスタに代えてＰチャネルＭＯＳトランジスタを用い、ＰチャネルＭＯＳトランジスタに代えてＮチャネルＭＯＳトランジスタを用いるようにしてもよい。
【００６８】
〔第２の実施の形態〕
図４は本発明の第２の実施の形態におけるレベルシフタ回路の第１の構成例を示す回路図である。図４において、２８は出力固定用のＮチャネルＭＯＳトランジスタ、３６は第５のＰチャネルＭＯＳトランジスタ、９１は制御線であり、その他の図１と対応する部分には同一符号を付し、説明を省略する。また、図４中に示したカレントミラー増幅回路７１ａの内部詳細図において、２５，２６，２７，４０は第３，第４，第５，第６のＮチャネルＭＯＳトランジスタ、３８，３９は第６，第７のＰチャネルＭＯＳトランジスタ、６２，６３は抵抗であり、Ｇ３３／Ｇ３４はＰチャネルＭＯＳトランジスタ３３と３４のゲートに接続されることを示す。
【００６９】
この図４の回路は、図１の構成に加えて、ソースを電源線４１に接続し、ドレインをＰチャネルＭＯＳトランジスタ３４のゲートに接続したＰチャネルＭＯＳトランジスタ３６を設け、電源線４２の電源供給が停止した場合に、ＰチャネルＭＯＳトランジスタ３６のゲートに接続された制御線９１に所定の制御電圧を印加することによりＰチャネルＭＯＳトランジスタ３６をオンにするとともに、制御線９１に印加される所定の制御電圧によりカレントミラー増幅回路７１ａの動作を停止させるようにしている。そしてさらに、ドレインをＰチャネルＭＯＳトランジスタ３１のドレインに接続し、ソースを電源線４３に接続し、ゲートをＰチャネルＭＯＳトランジスタ３６のドレイン（あるいはＰチャネルＭＯＳトランジスタ３４のゲート）に接続したＮチャネルＭＯＳトランジスタ２８を設け、電源線４２の電源供給が停止した場合に出力信号ｏを固定するようにしている。
【００７０】
このように構成される図４のレベルシフタ回路の動作を、図１と異なる部分について説明する。
【００７１】
ある論理回路ブロックが動作上必要でない場合は前述したように電源供給を停止する場合があり、図１の回路の場合、図１３に示す従来例の場合と同様、電源線４１の電源供給が停止した場合は問題は生じないが、電源線４２の電源供給が停止した場合にはＮチャネルＭＯＳトランジスタ２１，２２のゲート入力が過渡的に不定となり、電源線４１から電源線４３への貫通電流が生じ、また出力信号ｏが不定となってしまう。
【００７２】
そこで、図４の回路では、電源線４２の電源供給が停止した場合に、制御線９１に所定の制御電圧を印加することにより、カレントミラー増幅回路７１ａのＮチャネルＭＯＳトランジスタ４０がオフし、ＮチャネルＭＯＳトランジスタ２７がオフとなりカレントミラー増幅回路７１ａの動作が停止する。同時に制御線９１に所定の制御電圧が印加されることにより、ＰチャネルＭＯＳトランジスタ３６がオンとなり、ＰチャネルＭＯＳトランジスタ３４のゲートに電源線４１の電位が印加され、ＰチャネルＭＯＳトランジスタ３４がオフすることにより貫通電流を削減できる。また、ＰチャネルＭＯＳトランジスタ３６がオンすることにより、ＮチャネルＭＯＳトランジスタ２８がオンしてインバータ１１の入力がグラウンド電圧ＧＮＤレベルに固定され、その結果、出力信号ｏが高電源電圧ＶＤＤＨレベルに固定される。この電源線４２の電源供給が停止した場合に制御線９１に印加される所定の制御電圧はグラウンド電圧ＧＮＤレベルであり、制御線９１への信号入力は、電源供給が停止するのと同時もしくはそれ以前である。次に電源供給が開始されるのと同時もしくはそれ以降に制御線９１の制御電圧を高電源電圧ＶＤＤＨレベルに固定する。
【００７３】
なお、電源供給の停止が無い場合には、制御線９１には、ＰチャネルＭＯＳトランジスタ３６がオフするとともにＮチャネルＭＯＳトランジスタ４０がオンするための制御電圧が印加されている。この電源供給の停止が無い場合の制御電圧は、高電源電圧ＶＤＤＨレベルである。また、この場合、ＮチャネルＭＯＳトランジスタ２７のゲートには飽和領域で動作する電圧が印加されるように抵抗６２，６３の抵抗値を設定している。
【００７４】
なお、図１の回路におけるカレントミラー増幅回路７１は、図４のカレントミラー増幅回路７１ａにおいて、制御線９１の入力信号により動作するＮチャネルＭＯＳトランジスタ４０が不要である。
【００７５】
この図４の回路では、電源線４２の電源供給が停止した場合に、制御線９１に所定の制御電圧を印加することにより、ＰチャネルＭＯＳトランジスタ３６をオンし、ＰチャネルＭＯＳトランジスタ３４をオフさせて貫通電流を削減できる。また、ＰチャネルＭＯＳトランジスタ３６がオンすることにより、ＮチャネルＭＯＳトランジスタ２８をオンし、出力信号ｏを高電源電圧ＶＤＤＨレベルに固定することができる。
【００７６】
つぎに、図５は本発明の第２の実施の形態におけるレベルシフタ回路の第２の構成例の要部を示す回路図である。図５において、３６は第５のＰチャネルＭＯＳトランジスタ、９１は制御線であり、その他の図２と対応する部分には同一符号を付し、説明を省略する。
【００７７】
図４の回路が図１の回路に対してＰチャネルＭＯＳトランジスタ３６および出力固定用のＮチャネルＭＯＳトランジスタ２８を設けてあるのと同様に、図５の回路は、図２の回路に対してＰチャネルＭＯＳトランジスタ３６および出力固定用のＮチャネルＭＯＳトランジスタ２８（図４参照）を設けたものである。
【００７８】
また、図６は本発明の第２の実施の形態におけるレベルシフタ回路の第３の構成例の要部を示す回路図である。図６において、３６は第６のＰチャネルＭＯＳトランジスタ、９１は制御線であり、その他の図３と対応する部分には同一符号を付し、説明を省略する。
【００７９】
図４の回路が図１の回路に対してＰチャネルＭＯＳトランジスタ３６および出力固定用のＮチャネルＭＯＳトランジスタ２８を設けてあるのと同様に、図６の回路は、図３の回路に対してＰチャネルＭＯＳトランジスタ３６および出力固定用のＮチャネルＭＯＳトランジスタ２８（図４参照）を設けたものである。
【００８０】
図５および図６の回路においても、ＰチャネルＭＯＳトランジスタ３６および出力固定用のＮチャネルＭＯＳトランジスタ２８（図４参照）を設けたことにより、図４の回路と同様の効果を得ることができる。
【００８１】
〔第３の実施の形態〕
図９は第３の実施の形態における半導体装置のレイアウト図である。図９において、１０３，１０４は論理回路ブロック、１１１はＧＮＤ配線、１１２〜１１５はそれぞれＧＮＤ以外の異なる電位を供給する電源配線、１２２は共通電源論理回路ブロック、１３１はレベルシフタ回路ブロックである。
【００８２】
共通電源論理回路ブロック１２２は、同じ電源電圧で動作する複数の論理回路を１まとまりとしたブロックであり、論理回路ブロック１０３，１０４は共通電源論理回路ブロック１２２とは異なる電源電圧で動作する論理回路のブロックである。レベルシフタ回路ブロック１３１には、第１の実施の形態や第２の実施の形態で説明したレベルシフタ回路が形成されている。本実施の形態では、同じ電源電圧で動作する複数の論理回路をまとめて共通電源論理回路ブロック１２２とし、この共通電源論理回路ブロック１２２の周囲に、レベルシフタ回路ブロック１３１を挟んで論理回路ブロック１０３，１０４等を配置している。
【００８３】
それぞれのレベルシフタ回路ブロック１３１は、共通電源論理回路ブロック１２２とそれぞれの論理回路ブロック１０３，１０４等との間の信号振幅を変換するものである。例えば、共通電源論理回路ブロック１２２はＧＮＤ配線１１１および電源配線１１２により供給される電圧により動作する回路であり、論理回路ブロック１０３はＧＮＤ配線１１１および電源配線１１３により供給される電圧により動作する回路であるため、共通電源論理回路ブロック１２２と論理回路ブロック１０３との間のレベルシフタ回路ブロック１３１には、ＧＮＤ配線１１１の他に電源配線１１２と電源配線１１３とが配置されている。同様に、論理回路ブロック１０４はＧＮＤ配線１１１および電源配線１１４により供給される電圧により動作する回路であるため、共通電源論理回路ブロック１２２と論理回路ブロック１０３との間のレベルシフタ回路ブロック１３１には、ＧＮＤ配線１１１の他に電源配線１１２と電源配線１１４とが配置されている。
【００８４】
また、図１０は、図４，図５，図６の第２の実施の形態のレベルシフタ回路を用いた場合に、電源供給停止時の制御線９１をレベルシフタ回路ブロック１３１内に配置したことを示すレイアウト図である。
【００８５】
本実施の形態によれば、同じ電源電圧で動作する複数の論理回路を共通電源論理回路ブロック１２２としてまとめ、その周囲に、各レベルシフタ回路ブロック１３１を挟んで各論理回路ブロック１０３，１０４等を配置することにより、複数の電源配線が的確に配置され、電源配線の引回しによるレイアウト面積の増加を回避することができる。
【００８６】
なお、第３の実施の形態におけるレイアウトは、従来のレベルシフタ回路を用いた半導体装置にも適用でき、それによる同様の効果を得ることができる。
【００８７】
〔第４の実施の形態〕
図１１は第４の実施の形態における半導体装置のレイアウト図である。図１１において、２０１，２０２，２０３は異なる電源電圧で動作する論理回路ブロック２０４と論理回路ブロック２０５との間の配線であり、それぞれの配線２０１，２０２，２０３は、例えば図１１（ｂ）に示すように、レベルシフタ回路のインバータ１と２の出力信号線で構成される。
【００８８】
本実施の形態は、第３の実施の形態のように共通電源論理回路ブロック１２２およびレベルシフタ回路ブロック１３１を設けずに、２つの論理回路ブロック２０４，２０５内にレベルシフタ回路を分割して組み込んだものである。一方の論理回路ブロック２０４にはレベルシフタ回路のインバータ１，２を配置し、他方の論理回路ブロック２０５にはインバータ１，２以外のレベルシフタ回路の構成要素を配置し、インバータ１，２の出力信号線が例えばブロック間の配線２０１となっている。なお、本実施の形態では、図４〜図６で示される第２の実施の形態におけるレベルシフタ回路を用いており、図１１では制御線９１が論理回路ブロック２０５内に配置されることが示されている。
【００８９】
本実施の形態によれば、電源配線の引き回しが無く、レイアウト面積を小さくできる。ただし、論理回路ブロック２０５に差動信号（インバータ１，２の出力信号）を入力するタイミングが同一であることが求められるためにブロック２０４，２０５間の配線距離が短く、お互いの端子配置が明確である必要がある。これらの条件を満たした場合には最も効率が良い配置配線となる。
【００９０】
なお、論理回路ブロック２０４には、レベルシフタ回路の入力信号ｉを出力する第１の信号処理回路が複数設けられ、論理回路ブロック２０５には、レベルシフタ回路の出力信号ｏを入力する第２の信号処理回路が複数設けられており、それぞれの第１の信号処理回路とそれと対応する第２の信号処理回路との間にレベルシフタ回路が設けられている。したがって、ここでは配線２０１，２０２，２０３が３組あるということは、それに対応する第１の信号処理回路，第２の信号処理回路およびレベルシフタ回路がそれぞれ３個ずつ配置されていることを示している。
【００９１】
また、図９，図１０に示される第３の実施の形態でも同様に、共通電源論理回路ブロック１２２および論理回路ブロック１０３には複数の第１および第２の信号処理回路が設けられ、レベルシフタ回路ブロック１３１には複数のレベルシフタ回路が設けられている。
【００９２】
なお、第４の実施の形態におけるレイアウトは、第１の実施の形態におけるレベルシフタ回路を用いた半導体装置にも適用できるし、従来のレベルシフタ回路を用いた半導体装置にも適用でき、それによる同様の効果を得ることができる。図１２に、図１３に示す従来のレベルシフタ回路を用いた半導体装置に本実施の形態のレイアウトを適用した例を示しておく。図１２において、図１１および図１３と対応する部分には同一符号を付している。
【産業上の利用可能性】
【００９３】
本発明にかかる半導体装置は、複数の電源配線を的確に配置し、電源配線の引回しによるレイアウト面積の増加を抑制することが可能となるという効果を有し、入力信号を異なる振幅の出力信号に変換するレベルシフタ回路等として有用である。
【図面の簡単な説明】
【００９４】
【図１】本発明の第１の実施の形態におけるレベルシフタ回路の第１の構成例を示す図である。
【図２】本発明の第１の実施の形態におけるレベルシフタ回路の第２の構成例を示す図である。
【図３】本発明の第１の実施の形態におけるレベルシフタ回路の第３の構成例を示す図である。
【図４】本発明の第２の実施の形態におけるレベルシフタ回路の第１の構成例を示す図である。
【図５】本発明の第２の実施の形態におけるレベルシフタ回路の第２の構成例の要部を示す図である。
【図６】本発明の第２の実施の形態におけるレベルシフタ回路の第３の構成例の要部を示す図である。
【図７】本発明の第１の実施の形態において電源の電位を変化させる場合の構成例を示す図である。
【図８】図７における電源電圧変換回路の回路例を示す図である。
【図９】本発明の第３の実施の形態における半導体装置のレイアウト図である。
【図１０】本発明の第３の実施の形態における半導体装置のレイアウト図である。
【図１１】本発明の第４の実施の形態における半導体装置のレイアウト図である。
【図１２】本発明の第４の実施の形態を従来のレベルシフタ回路を用いた半導体装置に適用したレイアウト図である。
【図１３】従来のレベルシフタ回路の回路図である。
【符号の説明】
【００９５】
１，２，１１    インバータ
２１〜２８，４０    ＮチャネルＭＯＳトランジスタ
３１〜３９    ＰチャネルＭＯＳトランジスタ
４１，４２，４３    電源
５１    参照電圧端子
５２，５３    ゲート端子
６１，６２，６３    抵抗
７１，７１ａ    カレントミラー増幅回路
８１，８２，８３    制御回路
９１    制御線
１０１，１０３，１０４，２０４，２０５    論理回路ブロック
１１１    ＧＮＤ配線
１１２，１１３，１１４，１１５    電源配線
１２２    共通電源論理回路ブロック
１３１    レベルシフタ回路ブロック
２０１，２０２，２０３    ブロック間の配線
【図１】
2008067411.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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