(57)【要約】【課題】  電源変動・外来ノイズ等による縞状のノイズを低減し、撮像装置における画質向上をはかることを課題とする。【解決手段】  複数の光電変換部を有する撮像領域と、前記撮像領域に対して一方の側である第１の側に配置された、前記撮像領域からの信号を出力する第１の出力部と、前記撮像領域をの前記第１の側と異なる第２の側に配置された、前記撮像領域からの信号を出力する第２の出力部と、前記第１の出力部から出力される信号に対して補正を行う第１の補正データと、前記第２の出力部から出力される信号に対して補正を行う第２の補正データと、を有する撮像装置。【選択図】  図１
2008067061.tif 000002
【特許請求の範囲】
【請求項１】
複数の光電変換部を有する撮像領域と、
前記撮像領域に対して一方の側である第１の側に配置された、前記撮像領域からの信号を出力する第１の出力部と、
前記撮像領域をの前記第１の側と異なる第２の側に配置された、前記撮像領域からの信号を出力する第２の出力部と、
前記第１の出力部から出力される信号に対して補正を行う第１の補正データと、
前記第２の出力部から出力される信号に対して補正を行う第２の補正データと、
を有する撮像装置。
【請求項２】
請求項１において、前記第１、２の出力部は、各々複数のアンプを有し、前記第１の出力部の前記複数のアンプから出力される信号に対して前記第１の補正データで補正し、前記第２の出力部の前記複数のアンプから出力される信号に対して前記第２の補正データで補正することを特徴とする撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＣＤやＣＭＯＳイメージセンサー等の撮像素子を用いた撮像装置に関するものである。
【背景技術】
【０００２】
近年、ＣＣＤやＣＭＯＳセンサー等の撮像素子を使用したディジタルカメラやビデオカメラ等の撮像装置が普及している。
ＣＭＯＳ撮像素子もＣＣＤ撮像素子と同様に多画素化が進み、該多画素化された撮像素子を使用しても連続撮影速度等の使用感を損なわないために高速処理が必須となっている。
【０００３】
近年では、該多画素化された撮像素子の高速処理の手法のひとつとして、複数画素の読み出し処理を同時に行う為の多チャンネル（出力経路を複数備え、複数画素の読み出しを同時に行なう）構成をもつ撮像素子も多く存在する。
【０００４】
また、ＣＭＯＳ撮像素子・ＣＣＤ撮像素子ともに、多画素化の影響で、個々の画素サイズが小さくなるために光信号も小さくなる。該影響を画質に影響させない（Ｓ／Ｎを悪化させない）為に低ノイズ化がますます必要となってきている。
【０００５】
ＣＭＯＳ撮像素子の構成について、図５乃至図７を用いて説明する。
図５に撮像素子全体の概略構成を示す。
５１は画素が遮光されている周知の水平オプティカルブラック（ＨＯＢと称する）、５２も該５１と同様に画素が遮光されている周知の垂直オプティカルブラック（ＶＯＢと称する）、５３は通常の遮光されていない画素エリアである有効部である。
【０００６】
図６にＣＭＯＳ撮像素子の単位画素（１画素分）６０の回路の一例を示している。
６１はフォトダイオード（以下ＰＤと称する）であり不図示の撮影レンズによって結像された光画像を受けて電荷を発生し蓄積する。６２は転送スイッチ（以下ＴＸと称する）でありＭＯＳトランジスタで構成されている。６４はフローティングディフージョン（以下ＦＤと称する）でありコンデンサになっている。ＰＤ６１で蓄積された電荷をＴＸ６２でＦＤ６４に転送して電荷が電圧に変換され、アンプ６５からソースフォロワで出力される。６６は行の選択スイッチであり、垂直出力線６７に画素出力を出力する。６３はリセットスイッチであり、ＦＤ６４の電位をリセットする。
【０００７】
図７は、先に説明した多チャンネル構成のＣＭＯＳ撮像素子における全体レイアウト図である。
【０００８】
既に図６で説明済みの単位画素がマトリックス上に配置〔画素６０（１−１）乃至６０（ｎ−ｍ）〕されている。各画素の蓄積制御は、垂直走査回路７７からの信号（転送スイッチ６２制御信号φＴＸ、リセットスイッチ６３制御信号φＲＥＳ、選択スイッチ６６制御信号φＳＥＬ）により行なわれる。
【０００９】
また、垂直出力線６７〔６７（１）乃至６７（ｍ）〕は、垂直方向画素に共通で接続されており、該垂直出力線６７は１ライン毎に、画素からの光電変換信号とノイズ信号とを差分するＳ−Ｎ回路７５〔７５（１）乃至７５（ｍ）〕に接続されている。該Ｓ−Ｎ回路７５〔７５（１）乃至７５（ｍ）〕の出力選択等の制御は水平走査回路７６〔７６ａ乃至７６ｂ〕により行なわれる。
【００１０】
該Ｓ−Ｎ回路７５〔７５（１）乃至７５（ｍ）〕の出力は出力アンプ７４〔７４−１乃至７４−４〕を介して後段の処理回路（不図示のＡＦＥ等）へ出力される。
【００１１】
図７に示すＣＭＯＳ撮像素子においては、高速処理等に対応する為に、水平の複数画素（該図では４画素）を同時に処理できるよう、出力アンプ７４は４個備え、出力経路に振り分けて出力する構成となっている。また、該構成を効率的にレイアウトする為に、垂直出力線６７、Ｓ−Ｎ回路７５、出力アンプ７４となる出力経路を経由する。水平画素のうちの奇数画素の出力ライン〔１列、３列等〕は撮像素子構成上の上部に、水平画素のうちの偶数画素の出力ライン〔２列、４列等〕は撮像素子構成上の下部に配置している。
【００１２】
すなわち、該ＣＭＯＳ撮像素子の信号出力経路は、奇数列の出力経路は、画素出力、撮像素子上部のＳ−Ｎ回路ブロック７５ａ、撮像素子上部の出力アンプブロック７４ａ（７４−１および７４−３）である。偶数列の信号出力経路は画素出力、撮像素子下部のＳ−Ｎ回路ブロック７５ｂ、撮像素子下部の出力アンプブロック７４ｂ（７４−２および７４−４）に大きく分けられるものである。
【００１３】
ところで、該Ｓ−Ｎ回路７５はＣＭＯＳ撮像素子固有のノイズを除去するものであり、これによりＣＣＤと同等のＳ／Ｎを得ることができるようになっている。
【００１４】
行選択スイッチ６６で選択された行の画素出力に対して、それぞれ信号成分Ｓとノイズ成分Ｎを保持し出力アンプ７４により各画素ごとの信号成分Ｓからノイズ成分Ｎを減算してノイズの無い画素信号が出力される。
【００１５】
ノイズ成分とはＴＸ６２をオフの状態でリセットスイッチ６３でパルスでリセットされたＦＤ６４をアンプ６５、行選択スイッチ６６および垂直出力線６７を介してＳ−Ｎ回路７５のＮ信号として保持されたものである。ノイズ成分にはＦＤのリセットノイズ、アンプ６５のゲートソース間電圧の画素間ばらつき等がある。
【００１６】
信号成分とはＴＸ６２をパルスでオンにすることでＰＤの電荷をＦＤ６４で電圧に変換してノイズ成分と同様にＳ−Ｎ回路７５でＳ信号として保持される。このときリセットしたときのノイズに加算されることになる。
【００１７】
アンプ７４で読み出すときにＳ信号からＮ信号を引くことで、ノイズ成分がキャンセルされる。
【特許文献１】特開２００４−１３４７５２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１８】
しかしながら、多チャンネル構成の複数の信号出力経路がある撮像素子において、下記のような課題がある。
【００１９】
図８はＣＭＯＳ撮像素子にノイズが発生した場合の、インピーダンスの概念図であるが、隣接同行異列を比較した場合、次のようになる。
【００２０】
例えば、画素６０（１−１）から垂直出力線６７（１）、Ｓ−Ｎ回路７５（１）までの距離ｔ１と、画素６０（２−１）から垂直出力線６７（２）、Ｓ−Ｎ回路７５（２）までの距離ｔ２を比較すると、ｔ１＜＜ｔ２となる。同様に画素６０（５−ｎ）から垂直出力線６７（５）−Ｓ−Ｎ回路７５（１）までの距離ｔ３と、画素６０（６−ｎ）から垂直出力線６７（６）、Ｓ−Ｎ回路７５（２）までの距離ｔ４を比較すると、ｔ３＞＞ｔ４となる。
【００２１】
信号出力経路が長くなると、必然的にインピーダンス（配線抵抗）が高くなるため、イズ等による電気変動の影響が大きくなる。
【００２２】
図９は、ある周期のノイズを撮像素子全面が均一に受けたと想定した場合の、垂直方向のシェーディングを各出力経路毎に示したものである。
【００２３】
（ａ）は上部に配設された出力アンプブロック７４ａのシェーディングデータである。出力段にあたるＳ−Ｎ回路に近い上部の画素はインピーダンスが低いため変動が小さく、出力段にあたるＳ−Ｎ回路に遠い下部の画素になるにしたがってインピーダンスが高いため変動が大きくなっている。
【００２４】
一方、（ｂ）は下部に配設された出力アンプブロック７４ｂのシェーディングデータである。出力段にあたるＳ−Ｎ回路に遠い上部の画素はインピーダンスが高いため変動が大きく、出力段にあたるＳ−Ｎ回路に近い下部の画素になるにしたがってインピーダンスが低くなるため変動が小さくなっている。
【００２５】
（ｃ）は、一般的に補正データ等を作成するときに用いられる所定エリアの出力の平均値によるデータとして、出力アンプブロック７４ａ乃至７４ｂの出力平均でのシェーディングである。平均化されることで、上下全域に渡り、ほぼ均等なノイズの影響となる。仮に（ｃ）のデータで補正を行っても、上部では出力アンプブロック７４ｂの出力に補正残りが発生し、下部では出力アンプブロック７４ｂの出力に補正残りが発生することになる（ノイズが少ない部分の過補正も発生する）。
【００２６】
すなわち、ノイズ源の位置と撮像素子内の配線長の差により、同一行の画素であっても、出力されるまでのインピーダンスが異なってしまう。そのため、ノイズ量に差が生じるが、全ての出力を同一の補正値（補正データ）によって補正すると、補正量に過不足が生じてしまうこととある。
【課題を解決するための手段】
【００２７】
上記課題を解決するために、複数の光電変換部を有する撮像領域と、前記撮像領域に対して一方の側である第１の側に配置された、前記撮像領域からの信号を出力する第１の出力部と、前記撮像領域をの前記第１の側と異なる第２の側に配置された、前記撮像領域からの信号を出力する第２の出力部と、前記第１の出力部から出力される信号に対して補正を行う第１の補正データと、前記第２の出力部から出力される信号に対して補正を行う第２の補正データと、を有する撮像装置を提供する。
【発明の効果】
【００２８】
以上の構成により、本発明は、電源変動・外来ノイズ等による縞状のノイズを低減し、撮像装置における画質向上をはかることが出来る。
【発明を実施するための最良の形態】
【００２９】
（実施例）
図１は本発明の撮像装置の全体ブロック図である。
図１において、１はＣＭＯＳ撮像素子である。該ＣＭＯＳ撮像素子の内部構成については、既に説明済みである図５乃至図７と同様とする。
【００３０】
図５乃至図７の詳細については、既に説明済みであるため、ここでは図７の構成の特徴的な部分のみ説明する。
【００３１】
該ＣＭＯＳ撮像素子は複数の出力アンプ（７４−１乃至７４−４の４個）を備え、撮像素子内のエリアとして、上下に振り分けられて（２個ずつ）配設されている。
【００３２】
該上部に配設され近接している出力アンプ（７４−１および７４−３）を出力アンプブロック７４ａとして、該下部に配設され配設され近接している出力アンプ（７４−２および７４−４）を出力アンプブロック７４ｂとして、各々グループ化している。
【００３３】
画素の出力経路である垂直出力線６７は水平方向１画素毎に上方向と下方向の交互の出力経路（例えば奇数列は上方向、奇数列は下方向）となっており、上部にはＳ−Ｎ回路ブロック７５ａ、下部にはＳ−Ｎ回路ブロック７５ｂが配設されている。
【００３４】
該Ｓ−Ｎ回路ブロック７５ａは該出力アンプブロック７４ａと接続されており、該Ｓ−Ｎ回路ブロック７５ｂは該出力アンプブロック７４ｂと接続されている。
【００３５】
すなわち、出力経路としては、撮像素子エリア内の上部エリアに出力されていく垂直出力線の奇数列のグループと、撮像素子エリア内の下部エリアに出力されていく垂直出力線の偶数列のグループに分類されるものである。
【００３６】
奇数列のグループは、該Ｓ−Ｎ回路ブロック７５ａおよび該出力アンプブロック７４ａを介して出力される経路である。
【００３７】
偶数列のグループは、該Ｓ−Ｎ回路ブロック７５ｂおよび該出力アンプブロック７４ｂを介して出力される経路である。
【００３８】
２は一般的なアナログフロントエンド（ＡＦＥ）であり、図２に内部構成を示す。２１はゲインコントロールアンプであり感度調整に使われる。２４は水平ＯＢクランプ機能であり各ラインのＯＢ出力と黒レベルとのオフセットに係数をかけて徐々に追随させている。これは本来微小かつゆるやかなダークシェーディングを補正するものである。２３はアナログデジタル変換（ＡＤ）である。
【００３９】
３はデジタルフロントエンド（ＤＦＥ）であり、各画素のデジタル出力を受けて補正や並び替え等をデジタル処理している。該ＤＦＥについては、図３に内部構成の概念図を示す。（ここでは本実施例を構成する部分のみ記載している。）
３１は水平ラインごとに該撮像素子１の所定範囲（本実施例では該水平オプティカルブラック（ＨＯＢ）５１の所定エリアの画素）の出力を、出力アンプ毎（４個アンプの各出力毎）に平均化する。これは画素からの出力経路で異なるランダムノイズの影響を小さくする為である。さらに、出力が多チャンネル化された撮像素子の場合でも、グループ毎のデータとすることで、各チャンネル毎に設定するよりも補正データ数を削減することが出来る。
【００４０】
３２は、３１で出力アンプ毎（チャンネル毎）に平均化したデータを、出力経路のグループ毎（上記で説明した上部に出力する経路である奇数列グループと、下部に出力する偶数列グループ）にわけ、平均した補正データを算出している。仮に３１でサンプリングしたデータに係数を掛けたり、垂直方向データの複数画素単位での移動平均化等の演算を行なって補正データを算出する場合は、本ブロックで行なってよい。
【００４１】
該３２でエリア毎にグループ化した補正データにすることで、全出力経路毎に補正データを記憶するより、データ保持量が削減できるので、より多くの出力経路を備えた場合でも保持データ量は増加しないという利点がある。
３３は３２で得られた補正量で有効部の画素出力を補正している。
【００４２】
４は各種データを保存するメモリー、５は該デジタルフロントエンド（ＤＦＥ）３から受けた出力を補正・現像等の処理を行なう為の画像処理装置である。６は各種回路の制御を行なうための制御回路、７は撮影開始スイッチ・電源スイッチ・各種モード（ＡＦモード、ストロボモード、連写モード等）の切替スイッチ等を含んだ操作部材である。８は画像処理装置により現像処理を行なわれた画像等を表示する表示回路である。９は撮影された画像等を保存するための記録回路、１０は該撮像素子１や該ＡＦＥ２・該ＤＦＥ３等に駆動タイミングの信号を出力するタイミング発生回路である。
【００４３】
図４は、垂直方向のシェーディングに対して、該撮像装置における補正前後のシェーディングの変化の一例を示している。
【００４４】
図４（Ａ）は該撮像素子の出力アンプ全ての出力を平均化した垂直方向のシェーディングを示している。
【００４５】
図４（Ｂ）は該撮像素子の出力経路のグループ毎（上部に出力する経路である奇数列グループと、下部に出力する偶数列グループ）に平均化した垂直方向のシェーディングを示している。図４（Ｂ）でわかるように、奇数列グループは垂直方向の下側に大きなノイズ成分が発生しており、偶数列グループは垂直方向の上側に大きなノイズ成分が発生している。また、図４（Ａ）および図４（Ｂ）でわかるように、ゆるやかなシェーディングが発生しており、図４（Ｃ）は前記のゆるやかなシェーディングを示しており、水平ＯＢクランプ機能２４によって補正されるものである。
【００４６】
図４（Ｄ）は図４（Ａ）を図４（Ｃ）のシェーディング相当の補正を行った（水平クランプ機能２４にてゆるやかなダークシェーディングに追従して一律の黒レベル近辺にオフセットした）状態のシェーディングを示している。
【００４７】
同様に、図４（Ｅ）は図４（Ｂ）を図４（Ｃ）のシェーディング相当の補正を行った状態の出力経路のグループ毎（上部に出力する経路である奇数列グループと、下部に出力する偶数列グループ）のシェーディングを示している。
【００４８】
図４（Ｄ）乃至該図４（Ｅ）共に、ゆるやかなシェーディングは補正され、高周波成分のノイズのみが残ったシェーディングとなっている。
【００４９】
図４（Ｅ）でわかるように、奇数列グループは垂直方向の下側に大きなノイズ成分が発生しており、偶数列グループは垂直方向の上側に大きなノイズ成分が発生している。
【００５０】
該デジタルフロントエンド（ＤＦＥ）３では、上記高周波のノイズ成分を出力経路をグループ化し平均化したシェーディングデータ、すなわち、該図４（Ｅ）相当のシェーディングデータを算出し、有効画素の補正を行うものである。
【００５１】
図４（Ｆ）乃至図４（Ｇ）は、図４（Ｅ）を該デジタルフロントエンド（ＤＦＥ）３による補正を完了した状態での、出力アンプ全ての出力を平均化した垂直方向のシェーディングと、出力経路のグループ毎のシェーディングを示している。
【００５２】
出力経路のグループは、上部に出力する経路である奇数列グループと、下部に出力する偶数列グループである。
【００５３】
図４（Ｇ）でわかるように、図４（Ｅ）では上部もしくは下部の出力経路グループ毎に残っていた高周波ノイズが、該デジタルフロントエンド（ＤＦＥ）３による補正を行う。それによって、ノイズ量も低減し、且つ、出力経路グループ毎のノイズ量の差もほとんどなくなっている。
【００５４】
なお、本実施例は、同一行に配設された画素が個別に設定されている垂直出力線経由で上部もしくは下部に配設された出力アンプに伝搬される構成におけるグループ化でのシェーディング補正を説明したが、本発明はそれに限定されるものではない。例えば、同一列に配設された画素が個別に設定されている出力線経由で水平方向に伝搬するものであっても良い。また、出力アンプが左右に振り分けられる構成の撮像素子であっても、同様の効果を得られるものである。
【００５５】
また、本実施例は、該補正用のシェーディングデータは、ＤＦＥによって作成しているが、本発明はそれに限定されるものではない。例えば、ＡＦＥ等によってデータを作成した場合でも、データ入手後にソフトウェアによる演算で補正データを作成する場合でも同様の効果を得られるものである。
【図面の簡単な説明】
【００５６】
【図１】本発明第１の実施例における撮像装置の全体ブロック図である。
【図２】本発明第１の実施例におけるアナログフロントエンド（ＡＦＥ）内部構成である。
【図３】本発明第１の実施例におけるデジタルフロントエンド（ＤＦＥ）内部構成である。
【図４】本発明第１の実施例における垂直方向シェーディングの一例（補正前後比較）である。
【図５】本発明第１の実施例における撮像素子全体の概略構成である。
【図６】本発明第１の実施例における撮像素子の単位画素の回路例である。
【図７】本発明第１の実施例における撮像素子の全体レイアウト図（多チャンネル）である。
【図８】撮像素子の配線抵抗（インピーダンス）の概念図である。
【図９】ノイズ発生時の垂直方向シェーディング例である。
【符号の説明】
【００５７】
１  ＣＭＯＳ撮像素子
２  アナログフロントエンド（ＡＦＥ）
３  デジタルフロントエンド（ＤＦＥ）
６０  画素
６７  垂直出力線
７４−１、７４−２、７４−３、７４−４  出力アンプ
７４ａ、７４ｂ  出力アンプブロック
７５  Ｓ−Ｎ回路
７５ａ、７５ｂ  Ｓ−Ｎ回路ブロック
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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