(57)【要約】【課題】最大遮断電流密度を大として短絡事故時の素子の耐量を維持し、かつ、オン抵抗がサイリスタ並に低い絶縁ゲート型半導体装置を提供する。【解決手段】Ｐ型ベース層２を貫通してＮ-ベース層１に達するトレンチ３と、トレンチ内にゲート絶縁膜を介して形成されたゲート電極４、４ａと、トレンチによりストライプ形に分離されたＰ型ベース層２に形成された複数のＮ型エミッタ層５を有し、オン状態におけるＮ-ベース層１からＰ型ベース層２へのキャリアの流れを部分的に制御して、Ｎ型エミッタ層５からＮ-ベース層１へのキャリアの注入効率を増加させ、ゲート電極４下部のＮ-ベース層１中に過剰キャリアの濃度分布のピークを生じさせ、オン状態のままで、オフ状態に印加される電圧が主電極間に印加された場合でも、キャリアのＮ型エミッタ層５への流入を阻止する。【選択図】      図１
2008205500.tif 000002
【特許請求の範囲】
【請求項１】
高抵抗の第１導電型ベース層と、
この第１導電型ベース層の表面に形成された第２導電型ベース層と、
前記第２導電型ベース層の表面から前記第２導電型ベース層を貫通し、前記第１導電型ベース層内部の一定の深さに達するように形成された複数の溝と、
ゲート絶縁膜を介して前記溝を埋め込むように形成されたゲート電極と、
前記第２導電型ベース層の表面で、前記第２導電型ベース層とともに前記ゲート電極が形成された前記溝に接して選択的に形成された第１導電型エミッタ層と、
前記ゲート電極の誘起により反転している状態で、前記第１導電型エミッタ層から前記第１導電型ベース層に第１導電型キャリアを注入するチャネル領域と、
前記第２導電型ベース層の表面及び前記第１導電型エミッタ層の表面に、これらを電気的に接続するように形成され、前記第２導電型ベース層と前記第１導電型エミッタ層との間のビルトイン電圧により、前記第１導電型エミッタ層への流入が阻止された前記第２導電型キャリアの電流を排出する第１の主電極と、
前記第１導電型ベース層の下面に形成され、前記第１導電型ベース層に第２導電型キャリアを注入する第２導電型エミッタ層と、
この第２導電型エミッタ層に接して形成された第２の主電極とを具備し、
オン状態における前記第１導電型ベース層から前記第２導電型ベース層への前記第２導電型キャリアの流れを部分的に制御して、前記第１導電型エミッタ層から前記第１導電型ベース層への前記第１導電型キャリアの注入効率を増加させ、前記ゲート電極下部の前記第１導電型ベース層中に過剰キャリアの濃度分布のピークを生じさせるようにし、且つ、オン状態のままで、オフ状態に印加される電圧が前記第１の主電極と前記第２の主電極の間に印加された場合でも、前記第２導電型キャリアの前記第１導電型エミッタ層への流入が阻止されることを特徴とする絶縁ゲート型半導体装置。
【請求項２】
前記第２導電型ベース層は向かい合った一対の前記溝により画定され、前記溝により画定された領域における前記第２導電型ベース層と前記第１導電型ベース層の境界から前記溝の前記第１導電型ベース層内の端部までの距離をＤ（ｍ）、前記一対の溝で規定された前記第２導電型ベース層の幅をＷ（ｍ）、前記一対の溝の間に設けられた前記第１の主電極に接する前記第２導電型ベース層と、それと隣り合った別の一対の溝の中に設けられた前記第１の主電極に接する前記第２導電型ベース層との間の距離をＣ（ｍ）、Ｗ／（Ｃ×Ｄ）≦１×１０５（ｍ−１）の条件を満たすことを特徴とする請求項１記載の絶縁ゲート型半導体装置。
【請求項３】
前記１対の溝はストライプ形で第２導電型ベース層は、長手方向に形成された第１の２個の前記溝と、前記長手方向と直角な方向に並行に形成された第２の２個の前記溝により周辺が画定された領域を前記ストライプ形の長手方向に沿って繰り返し配置することにより形成され、前記複数の第１導電型エミッタ層は、その両端が前記第１の２個の溝にそれぞれ接するように形成され、前記両端と直角な片端が前記第２の２個の溝のいずれか１つにそれぞれ接するように形成されることを特徴とする請求項１記載の絶縁ゲート型半導体装置。
【請求項４】
前記ストライプ形の第２導電型ベース層は、この第２導電型ベース層の表面に沿って前記ストライプ形の長手方向と直角方向に隣接する少なくとも１つの前記第２導電型ベース層のみからなる前記ストライプ形の領域を備え、前記繰り返し単位長Ｃには、前記少なくとも１つの前記第２導電型ベース層のみからなるストライプ形の領域の幅が含まれることを特徴とする請求項２又は３に記載の絶縁ゲート型半導体装置。
【請求項５】
前記第２導電型ベース層は下部に隣接して第１導電型バリア層を具備することを特徴とする請求項１乃至４のいずれか１つに記載の絶縁ゲート型半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は絶縁ゲート型半導体装置に係り、特に高耐圧の電力用絶縁ゲート型半導体装置に関するものである。
【背景技術】
【０００２】
従来、電力用半導体装置の１つとして、ＩＧＢＴ(Insulated Gate Bipolar Transistor)と呼ばれるものがある。図２４にトレンチゲート型ＩＧＢＴの断面斜視図を示す。
【０００３】
図２４に示す従来のトレンチゲート型ＩＧＢＴは、低不純物濃度の高抵抗Ｎ型層（以下Ｎ-層と呼ぶ）からなるＮ-ベース層１と、Ｐ型層からなるＰ型ベース層２と、このＰ型ベース層２を貫通してＮ-ベース層１に達するように深さ方向に形成されたトレンチ３と、このトレンチ３の内部に、ゲート絶縁膜を介して埋め込むように形成されたゲート電極４を具備する。
【０００４】
また、トレンチ３の開口部の長手方向に沿って開口部の両側の縁に形成されたＮ型拡散層からなるＮ型エミッタ層５と、これらのＰ型ベース層の表面及びＮ型エミッタ層５の表面に対して共に電気的に接続するように形成された第１の主電極（図示せず）を備える。さらに、Ｎ-ベース層１の下部には、高不純物濃度のＮ型層（以下Ｎ+層と呼ぶ）からなるＮ+バッファ層７と、Ｐ型層からなるＰ型エミッタ層８と、このＰ型エミッタ層８の下部に電気的に接続するように第２の主電極（図示せず）を設ける。
【０００５】
後に本発明の絶縁ゲート型半導体装置と従来のＩＧＢＴとの構造上の対比を明確にするために、図２４のＩＧＢＴのＡ−Ａ断面を図２５に示す。なお、図２４のＡ−Ａ断面は、図の左上に示すＸ−Ｚ面に沿う断面を示すものである。
【０００６】
図２５に示す従来のＩＧＢＴの断面には、Ｎ-ベース層１と、Ｐ型ベース層２と、第１の主電極６と、Ｎ+バッファ層７と、Ｐ型エミッタ層８と、第２の主電極９が示されている。なお、図２２のＩＧＢＴの断面には図２０のＮ型エミッタ層５は現れていない。
【０００７】
このように、ＩＧＢＴは、下部から順にＰ型エミッタ層（Ｐ型エミッタ層８）、Ｎ-ベース層（Ｎ-ベース層１及びＮ+バッファ層７）、Ｐ型ベース層（Ｐ型ベース層２）、Ｎ型エミッタ層（Ｎ型エミッタ層５）の４層ＰＮＰＮ構造からなるサイリスタ構造を基本としている。
【０００８】
しかし、図２４に示すＩＧＢＴでは、Ｎ型エミッタ層５とＰ型ベース層２とが第１の主電極６で電気的に接続され、また、Ｎ型エミッタ層５からＮ-ベース層１への電子の注入が、ゲート絶縁膜を介してトレンチ３に埋め込まれたゲート電極４によりトレンチ３の両側面に誘起されるＮチャネルを介して行われるため、上記サイリスタ構造のオン状態において、第１、第２主電極間の電圧が急激に低下するラッチアップと呼ばれる現象を生じないように構成されている。
【０００９】
このため、ＩＧＢＴはＧＴＯ(Gate Turn-Off thyristor)等の各種のサイリスタに比べてオン抵抗は高いが、Ｎ型エミッタ５をソース、Ｎ-ベース層１をドレイン、トレンチ３の内部にゲート絶縁膜を介して埋め込まれた電極４をゲートとする絶縁ゲート電界効果トランジスタ特有の電流飽和特性を利用するため最大遮断電流密度が大きく、またラッチアップを生じないため、短絡事故による破壊からＩＧＢＴ素子を保護することが可能である。
【００１０】
一方、サイリスタは、上記のようにオン状態でＰＮＰＮ構造がラッチアップするためオン電圧（オン抵抗）が極めて低い反面、最大遮断電流密度が小さいという欠点がある。また、サイリスタがラッチアップすればサイリスタの制御が不可能になることから、短絡事故による破壊に対してサイリスタ自身の保護効果を期待することができない。
【００１１】
尚、関連技術として例えば特許文献１乃至３がある。
【特許文献１】特開平１０−１６３４８３号公報
【特許文献２】特開平０７−２３５６７２号公報
【特許文献３】特開平１１−３４５９６９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
上記したように従来のサイリスタは、オン抵抗は低いが最大遮断電流が小さく、ラッチアップを生じるので短絡事故で破壊し易いという問題があった。また、従来のトレンチ型ＩＧＢＴは最大遮断電流密度は大きいがオン抵抗が高いという問題があった。
【００１３】
本発明は上記の問題点を解決すべくなされたもので、トレンチ型ＩＧＢＴと同等の大きな最大遮断電流密度を有することで短絡事故時の素子の耐量を維持しつつ、オン抵抗がサイリスタ並に低い絶縁ゲート型半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１４】
本発明の態様の絶縁ゲート型半導体装置は、高抵抗の第１導電型ベース層と、この第１導電型ベース層の表面に形成された第２導電型ベース層と、前記第２導電型ベース層の表面から前記第２導電型ベース層を貫通し、前記第１導電型ベース層内部の一定の深さに達するように形成された複数の溝と、ゲート絶縁膜を介して前記溝を埋め込むように形成されたゲート電極と、前記第２導電型ベース層の表面で、前記第２導電型ベース層とともに前記ゲート電極が形成された前記溝に接して選択的に形成された第１導電型エミッタ層と、前記ゲート電極の誘起により反転している状態で、前記第１導電型エミッタ層から前記第１導電型ベース層に第１導電型キャリアを注入するチャネル領域と、前記第２導電型ベース層の表面及び前記第１導電型エミッタ層の表面に、これらを電気的に接続するように形成され、前記第２導電型ベース層と前記第１導電型エミッタ層との間のビルトイン電圧により、前記第１導電型エミッタ層への流入が阻止された前記第２導電型キャリアの電流を排出する第１の主電極と、前記第１導電型ベース層の下面に形成され、前記第１導電型ベース層に第２導電型キャリアを注入する第２導電型エミッタ層と、この第２導電型エミッタ層に接して形成された第２の主電極とを具備し、オン状態における前記第１導電型ベース層から前記第２導電型ベース層への前記第２導電型キャリアの流れを部分的に制御して、前記第１導電型エミッタ層から前記第１導電型ベース層への前記第１導電型キャリアの注入効率を増加させ、前記ゲート電極下部の前記第１導電型ベース層中に過剰キャリアの濃度分布のピークを生じさせるようにし、且つ、オン状態のままで、オフ状態に印加される電圧が前記第１の主電極と前記第２の主電極の間に印加された場合でも、前記第２導電型キャリアの前記第１導電型エミッタ層への流入が阻止されることを特徴とする。
【発明の効果】
【００１５】
本発明によれば、トレンチ型ＩＧＢＴと同等の大きな最大遮断電流密度を有することで短絡事故時の素子の耐量を維持しつつ、オン抵抗がサイリスタ並に低い絶縁ゲート型半導体装置を提供できる。
【発明を実施するための最良の形態】
【００１６】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【００１７】
図１は、本発明の第１の実施の形態に係る絶縁ゲート型半導体装置の構造を示す断面斜視図である。図１に示す半導体装置は、Ｎ-ベース層１と、Ｐ型ベース層２と、このＰ型ベース層２を貫通した後さらにＮ-ベース層１との界面からの深さＤに達するように深さ方向に形成されたトレンチ３と、このトレンチ３の内部に、ゲート絶縁膜を介して埋め込まれたゲート電極４を具備する。
【００１８】
また、Ｘ方向に長いトレンチ３により幅Ｗのストライプ形に分離されたＰ型ベース層２には、Ｘ方向に沿って間隔ｄ、幅ｄ１の複数のＮ型エミッタ層５がウエル状に形成される。Ｐ型ベース層２の表面及びＮ型エミッタ層５の表面に対して共に電気的に接続するように第１の主電極（図示せず）が形成される。
【００１９】
ここで、Ｎ型エミッタ層５はトレンチ３の側面に沿って形成される電界効果トランジスタのソース、Ｎ-ベース層１はドレイン、ゲート電極４はトレンチ３の側面に誘起されるＮチャネルを制御するゲートとして動作する。
【００２０】
図１に示す絶縁ゲート型半導体装置は、複数のＮ型エミッタ層５が形成されたストライプ形のＰ型ベース層２に隣接して、Ｎ型エミッタ層５が存在しない少なくとも１個のＰ型ベース層２（請求項４において第２導電型ベース層のみからなるストライプ形の領域と呼ぶ）が形成される。図１にはその１例として、Ｎ型エミッタ層５が形成されたＰ型ベース層２に隣接して、Ｎ型エミッタ層５が存在しない３個のＰ型ベース層２が形成される場合が示されている。
【００２１】
Ｎ型エミッタ層が存在しない３個のＰ型ベース層２の間は、トレンチ３ａ及びゲート絶縁膜を介してトレンチ３ａに埋め込まれたゲート電極４ａにより互いに分離される。このように、トレンチ３ａ及びゲート電極４ａは単に素子分離のために用いられ、電界効果トランジスタとしての役割を果たすトレンチ３ａ及びゲート電極４と異なるので、以下トレンチ３ａをダミートレンチ、ゲート電極４ａをダミーゲートと呼ぶ。
【００２２】
第１の実施の形態の絶縁ゲート型半導体装置は、ストライプ形のＰ型ベース層２において、複数のＮ型エミッタ層５を含むものと、これに隣接する少なくとも１個のＮ型エミッタ層を含まないものとを繰り返しの単位としてＹ方向に拡張される構造を備える。以下このストライプ形構造の繰り返しの単位をセルと呼び、図１に示す繰り返し単位の長さをセルサイズＣと呼ぶ。
【００２３】
なお、このストライプ形構造の上を覆うように形成される第１の主電極は、複数のＮ型エミッタ層５を含むストライプに対しては、Ｎ型エミッタ層５の表面とＰ型ベース層２の表面に共に電気的に接続するように形成されるが、Ｎ型エミッタ層５を含まないストライプの表面は絶縁膜で覆われるので、これらのストライプとは電気的に絶縁される。その他の構造は、先に図２４、図２５を用いて説明した従来のＩＧＢＴと同様であるため、同一部分に同一の参照番号を付して説明を省略する。
【００２４】
図１の絶縁ゲート型半導体装置のＡ−Ａ断面を図２に示す。なお、図２のＡ−Ａ断面は図の左上に示すＸ−Ｚ面に沿う断面を示している。図２に示す第１の実施の形態の絶縁ゲート型半導体装置の断面には、Ｎ-ベース層１と、Ｐ型ベース層２と、Ｎ型エミッタ層５と、第１の主電極６が示されている。
【００２５】
Ｎ型エミッタ層５は、Ｐ型ベース層２の表面から選択的にウエル状に形成され、その上に、Ｎ型エミッタ層５及びＰ型ベース層２に共に電気的に接続するように、第１の主電極６が形成される。なお、図１、図２に示す第１の実施の形態の絶縁ゲート型半導体装置は、図の上部における第１の主電極６をカソード側（負の側）とし、図の下部における第２の主電極９をアノード側（正の側）として動作する。
【００２６】
図２に示す断面構造がトレンチ３に接する側面部分で、ゲート絶縁膜を介してトレンチ３に埋め込まれたゲート電極４によりＮチャネルが誘起され、複数のＮ型エミッタ層５をソース、Ｎ-ベース層１を共通ドレインとする並列接続された複数の絶縁ゲート電界効果トランジスタが第１主電極６とＮ-ベース層１との間に形成され、Ｎチャネルを介してＮ-ベース層１への電子注入が行われる。その他の構造は、図２５を用いて説明したＩＧＢＴの断面と同様であるため、同一部分に同一の参照番号を付して説明を省略する。
【００２７】
このように構成された第１の実施の形態に係る絶縁ゲート型半導体装置の動作は次の通りである。  
絶縁ゲート型半導体装置を導通状態（オン状態）にするには、ゲート電極４の電位を第１の主電極６のカソード電位に対して正とし、トレンチ３に接するＰ型ベース層２の界面にＮチャネルを誘起してＮ型エミッタ層５からＮ-ベース層１に電子を注入する。
【００２８】
このとき、電子の注入に見合う量の正孔がＰ型エミッタ層８からＮ-ベース層１に注入される。このような電子・正孔の注入により、Ｎ-ベース層１に伝導度変調を生じて、Ｎ-ベース層の抵抗が低くなり絶縁ゲート型半導体装置はオン状態になる。
【００２９】
図１に示す絶縁ゲート型半導体装置においては、従来のトレンチゲート型ＩＧＢＴに比べてＮ-ベース層１におけるトレンチ３の深さＤを大として、Ｐ型エミッタ層８からＮ-ベース層１に注入された正孔の流れが、両側をトレンチ３とゲート電極４で囲まれたＮ-ベース層１の領域で狭められ、Ｐ型ベース層に排出され難くなるように構成されている。このため、Ｐ型エミッタ層８から注入された正孔はＮ-ベース層１に蓄積される。
【００３０】
この蓄積された正孔に見合う電子がさらにＮ型エミッタ層５からＮ-ベース層１に注入されることにより、Ｎ-ベース層１の伝導度変調が強められ、絶縁ゲート型半導体装置のオン抵抗を効果的に低減することができる。このような、Ｎ-ベース層１のエミッタ側に蓄積された正孔によるＮ型エミッタ層５からの電子注入の増加を、以下、ＩＥ効果(Injection Enhancement Effect)と呼ぶことにする。
【００３１】
先に述べたように、図１に示す絶縁ゲート型半導体装置のストライプ形のＰ型ベース層２において、Ｎ型エミッタ層５を含まないものは第１の主電極６と電気的に接続されないので、主電極６に正孔を排出することができない。従って、ダミートレンチ３ａとダミーゲート４ａにより分離されたＰ型ベース層２は、両側をトレンチ３とゲート電極４で囲まれたＮ-ベース層１の領域と同様にＩＥ効果に寄与し、素子のオン抵抗を低減することになる。
【００３２】
一方、本発明の絶縁ゲート型半導体装置を遮断状態（オフ状態）にするためには、第１の主電極（カソード電極）６に対してゲート電極４に０Ｖ又は負の電圧を与えて、Ｐ型ベース層２に形成されていたＮチャネルを消滅させる。このようにしてＮ型エミッタ層５（ソース）からＮ-ベース層１（ドレイン）への電子の注入が停止するので、これに見合うＰ型エミッタ層８からＮ-ベース層１への正孔の注入も停止する。その結果、Ｎ-ベース層での伝導度変調が消滅し、Ｎ-ベース層１の抵抗が高くなって本発明の絶縁ゲート型半導体装置はオフ状態になる。
【００３３】
このように、第１の実施の形態に係る絶縁ゲート型半導体装置は、オン電流が電流飽和特性を示す電界効果トランジスタのゲートで制御され、ＩＥ効果に基づく伝導度変調を用いて素子の直列抵抗を成すＮ-ベース層１の抵抗を最小化し、Ｎ型エミッタ層５とＰ型ベース層とを第１の主電極６で接続してラッチアップを回避することにより、従来のＧＴＯやサイリスタに比べて最大遮断電流密度が大きく、オン抵抗はＧＴＯやサイリスタ並に低く、かつ、高電圧おける短絡耐量に優れた絶縁ゲート型半導体装置を提供することができる。
【００３４】
以上、第１の実施の形態の絶縁ゲート型半導体装置の特徴を定性的に説明したが、次に、図３（ａ）、図３（ｂ）を用いて、従来のＩＧＢＴと対比しつつ、本発明の絶縁ゲート半導体装置の基本原理と設計方法をさらに詳細に説明する。なお、ここで説明する動作原理と設計方法は、必ずしも第１の実施の形態のみならず、以下の全ての実施の形態の基礎をなすものである。
【００３５】
図３（ａ）の右側に本発明の絶縁ゲート半導体装置の基本構造を示す。従来のＩＧＢＴとの対比を容易にするために、Ｎ型エミッタ層として、図２４のＮ型エミッタ層５に対応する構造が示されている。ダミーゲートは、動作上重要なダミートレンチのみが示され、また、ダミートレンチで分離されるＰベースは省略されている。
【００３６】
図３（ａ）の左側にＮ-ベース層における、Ｚ方向のキャリア分布が示されている。図１に示すように、本発明の絶縁ゲート型半導体装置においては、カソード電極に対するＮ型エミッタ層とＰベース層の接続面の割合は、従来のＩＧＢＴに比べてＰベース層の接続面を大きく、Ｎ型エミッタ層の接続面を微細にするように設計されている。
【００３７】
先に述べたように、図２４に示す従来のＩＧＢＴでは、Ｎ型エミッタ層５とＰ型ベース層２が第１主電極６で電気的に接続されており、Ｐ型ベース層２を流れ第１主電極６に排出される正孔電流が、Ｎ型エミッタ層５とＰ型ベース層２との間のビルトイン電圧によりＮ型エミッタ層５に流入しないようにすることでラッチアップの発生を回避している。すなわち、ラッチアップの抑制効果は、第１主電極６を流れる全電流の内、Ｐベース層２との接続面から排出されるホールバイパス電流の大きさと、Ｐベース層２の不純物濃度の大きさで定められる。
【００３８】
本発明の絶縁ゲート型半導体装置における設計方法の第１の特徴は、図３（ａ）の領域（１）に矢示した第１主電極（カソード電極）直下部において、微細なＮ型エミッタ層を形成する、このＮ型エミッタ層に対するＰベース層の接続面の面積比率を大きくする、Ｐベース層の不純物濃度を高める等の方法により、ホールバイパス電流の割合を大きくしてラッチアップ耐量を向上させ、短絡時の破壊から絶縁ゲート型半導体装置を保護する短絡耐量（短絡電流Ｉsc＝１００Ａ〜３００Ａ／チップ）を高めることにある。
【００３９】
なお、上記Ｎ型エミッタ層に対するＰベース層の接続面の比率に直接関連するデバイスパラメータとして、図１、図６、図８、図９、図１０、図１２、図１４、図１５、図１６、図１７にｄ１及びｄを示した。実用上最適なｄ１及びｄの数値範囲は、ｄ１＝１μｍ〜２μｍ、ｄ＝１μｍ〜１０μｍであり、また好ましくはｄ１は２μｍ以下、技術的に可能であれば１μｍ以下にすることが望ましい。
【００４０】
本発明の絶縁ゲート型半導体装置における設計方法の第２の特徴は、図３（ａ）の領域（２）に矢示したＰベース層に隣接し、トレンチゲートに囲まれたＮ-ベース層と、ダミーゲートに囲まれたＮ-ベース層と、その下部に連続するＮ-ベース層において、Ｎ-ベース層に蓄積された正孔によるＮ型エミッタ層からの電子注入の増加に基づくＩＥ効果を最大にすることである。
【００４１】
ＩＥ効果がＮ-ベース層の電導度変調を生じ、本発明の絶縁ゲート型半導体装置のオン抵抗を低減することについてはすでに説明したので、ここでは、ＩＥ効果を最大にするに望ましい過剰キャリア濃度分布の形状を示す。図３（ａ）において、領域（２）として矢示したダミーゲート及びトレンチゲート下部のＮ-ベース層の開口部に、過剰キャリヤ濃度分布のピークを生じるように設計すれば、Ｎ-ベース層におけるオン抵抗を最小にすることができる。
【００４２】
図３（ａ）において、領域（１）として矢示した部分については、従来のＩＧＢＴ構造を維持したまま、深さＤの値を最適化したときの絶縁ゲート型半導体装置（図中ＩＥＧＴと表示）における過剰キャリア濃度分布（図では過剰電子濃度分布）を、図３（ｂ）の左側に実線で示す。γeは過剰電子濃度分布のピーク値における実効電子注入効率であって、これを最大にするように設計すればオン抵抗を最小にすることができる。
【００４３】
図３（ｂ）において、Ｄ＝０とすれば左側の破線に示す従来のＩＧＢＴに対する過剰電子濃度分布が得られる。Ｄ＝０では過剰電子濃度分布のピークは発生しないので、オン抵抗の高い素子しか得られない。なお、図３（ｂ）の右側の構造は、図３（ａ）のトレンチゲートに囲まれた領域を中央のａ−ａ線で２分した構造を示している。
【００４４】
上記したように、本発明の絶縁ゲート型半導体装置の設計上の特徴は、図３（ａ）の領域（１）及び領域（２）に示すように、互いに独立な領域をそれぞれ別個に最適化することにより、短絡耐量の向上とオン抵抗の低減をそれぞれ満たすことが可能なことであり、従来に比べてより高いレベルでデバイス性能の最適化を達成することができる。
【００４５】
次に、このように優れた性能を実現するために必要な構造パラメータの設定条件についてさらに具体的に説明する。第１の実施の形態において、それぞれメートルを単位として素子の繰り返し単位長（セルサイズ）をＣ、Ｐ型ベース層の幅をＷ、Ｎ-ベース層１におけるトレンチ３の深さをＤ、Ｎ型エミッタ層５の直下におけるＰ型ベース層のシート抵抗をＲp（Ω／square）、素子の短絡時に流れる短絡電流をＩsc（Ａ／ｍ2）とする。ここで、素子の短絡とは、負荷抵抗をゼロにして素子を高圧電源に接続することであり、負荷の短絡事故における素子の耐量を与えるものである。
【００４６】
Ｎ型エミッタ層５のＸ方向の幅をｄ１、Ｎ型エミッタ層５のＸ方向の繰り返しの単位の長さをｄとして、最大遮断電流及び短絡耐量が大きく、かつ、素子の短絡事故時に流れる短絡電流Ｉscを低く抑えるために必要な構造パラメータの間の条件式を、理論と試作結果との対比から次のように求めた。
【００４７】
先に述べたように、短絡耐量を高める上で特に重要なことは、従来ＧＴＯやサイリスタにおいて、短絡事故時にカソード、アノード間の電圧が急激に低下し、高圧電源に接続された素子が破壊するラッチアップ現象を回避するための構造パラメータの設定条件を求めることである。
【００４８】
本発明の絶縁ゲート型半導体装置においては、Ｎ型エミッタ層５とＰ型ベース層２が第１主電極６で電気的に接続されており、Ｐ型ベース層２を流れ第１主電極６に排出される正孔電流が、Ｎ型エミッタ層５とＰ型ベース層２との間のビルトイン電圧によりＮ型エミッタ層５に流入しないようにすることでラッチアップの発生を回避している。
【００４９】
しかし、高電圧の短絡事故時において電流が増加し、Ｎ型エミッタ層５の直下におけるＰ型ベース層２のシート抵抗Ｒpと電流の積が、前記ビルトイン電圧（０．５Ｖ）を越えれるようになれば、ラッチアップを生じる恐れがある。理論解析の結果、このようなラッチアップは (Ｒp×ｄ1)2を一定の範囲内に抑えれば発生しないことが明らかになり、その範囲を定める数値が試作結果との対比から求められた。
【００５０】
図４は、高電圧においてラッチアップを生じない本発明の絶縁ゲート型半導体装置の試作品の短絡電流Ｉscとシート抵抗Ｒpとの対比を示す図である。図４を用いて、本発明の絶縁ゲート型半導体装置がラッチアップを生じないための条件式は次のように与えられる。
【００５１】
(Ｒp×ｄ1)2≦２×１０-7                          …（１）
一方、ラッチアップを抑えて素子の耐圧を高める他、ＩＥ効果を高めて高抵抗のＮ-ベース層の伝導度変調を増加させ、素子のオン抵抗を低減することも重要な課題である。また、オン抵抗が低減すれば、短絡電流Ｉscによる素子の熱破壊を回避することができる。理論解析の結果ＩＥ効果を高めるにはＷ／(Ｃ×Ｄ）を一定値の範囲内にすればよいことが明らかにされ、その範囲を定める数値が試作結果との対比から求められた。
【００５２】
図５は、短絡電流Ｉscの値を維持した上で、十分なＩＥ効果を示す本発明の絶縁ゲート型半導体装置の試作品の短絡電流ＩscとセルサイズＣとの対比を示す図である。図５を用いて、本発明の絶縁ゲート型半導体装置が十分なＩＥ効果を示すための条件式は次のように与えられる。
【００５３】
Ｗ／(Ｄ×Ｃ)≦１×１０5                             …（２）
このように構成された本発明の絶縁ゲート型半導体装置は、短絡時の電源電圧が数千Ｖと高く、通常使用する電流密度が１０6Ａ／ｍ2と比較的低い高耐圧電力素子として優れた性能を示し、従来のＧＴＯやサイリスタ並の低いオン抵抗と、従来のＩＧＢＴ並の最大遮断電流密度の値を維持しつつ、短絡事故時における大きな耐量を備えた電力用半導体素子を提供することができる。
【００５４】
次に図６、図７を用いて第１の実施の形態の絶縁ゲート型半導体装置の変形例について説明する。図７は、図６のＡ−Ａ断面図である。図６、図７に示す第１の実施の形態の変形例は、Ｐ型ベース層２の下部に隣接してＮ型バリア層１０を具備することが第１の実施の形態と異なる。その他の構造は第１の実施の形態と同様であるため同一部分に同一の参照番号を付して詳細な説明を省略する。
【００５５】
図６、図７のＮ型バリア層１０によれば、トレンチ側壁部に形成される絶縁ゲートトランジスタを介してＮ型エミッタ層５からＮ-ベース層１に注入された電子に見合うＰ型エミッタ層８からＮ-ベース層１に注入される正孔のカソード側への流れが、Ｎ型バリア層１０とＮ-ベース層１との間に形成される小さなビルトイン電圧により妨げられ、この正孔が第１の主電極６に排出され難くする効果が得られる。
【００５６】
この効果は、先に第１の実施の形態で説明したトレンチ３の深さＤを大として正孔を流れ難くする効果や、ダミートレンチ３ａとダミーゲート４ａにより分離されたＮ型エミッタ層５を含まない、主電極６に正孔を排出することができないストライプ形のＰ型ベース層２の役割と同様であるから、Ｎ型バリア層１０はＩＥ効果の増強に寄与することができる。従って、図６に示す第１の実施の形態の変形例を用いれば、さらにオン抵抗の小さい絶縁ゲート型半導体装置を提供することが可能になる。
【００５７】
次に、図８を用いて第２の実施の形態に係る絶縁ゲート型半導体装置について説明する。図８に示す第２の実施の形態の絶縁ゲート型半導体装置は、Ｎ型エミッタ層５が片側のトレンチ３にのみ接し、図６のように両側のトレンチ３に共に接するようには形成されないことが第１の実施の形態と異なる。その他の構造は第１の実施の形態と同様であるため、同一部分に同一の参照番号を付して詳細な説明を省略する。なお、図８のＡ−Ａ断面図は、Ｎ型エミッタ層５が、Ｐ型ベース層の中心線を越えて形成されれば図２と同様になり、Ｐ型ベース層の中心線に達しなければ図２５と同様になる。
【００５８】
第２の実施の形態の絶縁ゲート型半導体装置における構造上の特徴は、第１の実施の形態に比べてＰ型ベース層におけるＮ型エミッタ層のパターンが占める面積比が小さいので、電圧に対する短絡電流Ｉscの飽和特性が弱められ、極めてラッチアップの生じ難い素子を提供することができる。
【００５９】
従来のＩＥ効果を考慮しないＩＧＢＴの場合、このようなＮ型エミッタ層の設計をすれば素子のオン抵抗が著しく増加し、素子のオン状態での現実的な電流密度を得ることが難しくなる。ダミートレンチなどのＩＥ効果をこのようなエミッタ構造と同時に用いることで短絡耐量が高く、かつオン抵抗が十分に低い素子がはじめて可能となる。
【００６０】
図３に本発明の基本原理を示したが、第２の実施の形態では短絡耐量に重要なＮ型エミッタ層のラッチアップ耐量の設計と素子のオン抵抗低減に必要なＮ-ベース層のキャリヤ蓄積の設計を別個のパラメータで設計することが可能であり、このことから、従来に比べてより高いレベルでの短絡耐量又は電流遮断能力と低いオン抵抗特性とのトレードオフを実現することができる。
【００６１】
このように、Ｐ型ベース層におけるＮ型エミッタ層のパターン形状を変化させることで、種々の使用目的に合わせた絶縁ゲート型半導体装置を提供することが可能になる。
【００６２】
次に、図９を用いて第２の実施の形態の絶縁ゲート型半導体装置の変形例について説明する。図９に示す第２の実施の形態の変形例は、Ｐ型ベース層２の下部に隣接してＮ型のバリア層１０を具備することが第２の実施の形態と異なる。その他の構造は第１の実施の形態と同様であるため、同一部分に同一の参照番号を付して詳細な説明を省略する。
【００６３】
先に第１の実施の形態の変形例として説明したように、Ｎ型バリア層１０は正孔が第１の主電極６に排出され難くする効果がある。これを用いれば、第２の実施の形態におけるＩＥ効果の減少を補い、素子のオン抵抗を低減することができる。なお、第２の実施の形態及びその変形例において、電力用半導体素子として最良の結果が得るための構造パラメータの条件式は、先に式（１）、式（２）に示したものをそのまま用いることができる。
【００６４】
次に図１０、図１１を用いて第３の実施の形態に係る絶縁ゲート型半導体装置について説明する。図１１は図１０に示す斜視図のＡ−Ａ断面を示す図である。第３の実施の形態の絶縁ゲート型半導体装置における構造上の特徴は、図１０の斜視図と図１１の断面図に示されるように、トレンチ３とゲート絶縁膜を介してトレンチ３に埋め込まれたゲート電極４がＸ方向（図１参照）に沿って梯子型に形成されることである。
【００６５】
梯子型トレンチ３により閉じるように囲まれたＮ型エミッタ層５とＰ型ベース層２からなる領域が、Ｘ方向に沿って連続して配列されることで、第３の実施の形態のＮ型エミッタ層５を含む梯子型のストライプパターンが形成される。第１、第２の実施の形態と同様に、Ｎ型エミッタ層５は、Ｐ型ベース層２の上面にウエル状に形成されるが、図１１の断面図から明らかなように、第３の実施の形態ではＰ型ベース層２、及びその下部のＮ-ベース層１も梯子型トレンチ３により閉じるように囲まれている。
【００６６】
なお、Ｎ型エミッタ層５を含まないストライプ形のＰ型ベース層２の構造、及びその他の部分の構造は、第１、第２の実施の形態と同様であるため同一部分に同一の参照番号を付して詳細な説明を省略する。
【００６７】
第３の実施の形態に係る絶縁ゲート型半導体装置における構造上の特徴は、第１の実施の形態に比べてＮ型エミッタ層５の３つの側面が梯子型トレンチ３に接し、これらの梯子型トレンチ３にゲート絶縁膜を介して埋め込まれたゲート電極４により、Ｎ型エミッタ層５の３つの側面の下部につながるＰ型ベース層２とトレンチ３との界面にＮチャネルが形成されることである。
【００６８】
また、図１に示す第１の実施の形態の絶縁ゲート型半導体装置との相違点として、Ｐ型ベース層２、及びその下部のＮ-ベース層１も梯子型トレンチ３により閉じるように囲まれていることである。
【００６９】
第３の実施の形態では、Ｐ型ベース層２におけるＮ型エミッタ層５のパターンが占める面積比が大きく、またＮ型エミッタ層２から梯子型トレンチの３つの側面に形成されたＮチャネルを介してＮ-ベース層１に電子が注入されるので、第１の主電極６に排出される正孔のバイパス電流に対し、梯子型トレンチ３の３つの側面のＮチャネルを介して流れる電子のチャネル電流の比を大きくすることができる。
【００７０】
また、第３の実施の形態では、Ｐ型ベース層２、及びその下部のＮ-ベース層１も梯子型トレンチ３により閉じるように囲まれているため、アノード側のＰ型エミッタ層８からＮ-ベース層１に注入された正孔をカソード側のＰ型ベース層２に排出する正孔の流れが、深さＤの梯子型トレンチ３により妨げられる効果を第１の実施の形態に比べて大きくすることができる。
【００７１】
このように、第３の実施の形態に係る絶縁ゲート型半導体装置は、正孔のバイパス電流に対する電子のチャネル電流の比が大きいことから、短絡電流Ｉscの電圧に対する飽和特性が強められ、また、深さＤの梯子型トレンチ３により囲まれたＮ-ベース層１の領域でカソード側に排出される正孔の流れが妨げられるので、ＩＥ効果が増強され、素子のオン抵抗も低減されるが、一方においてＮ型エミッタ層の面積比が大きいことから、ラッチアップを生じ易くなる恐れがある。しかし、ラッチアップに対して十分な対策を立てれば、第３の実施の形態の絶縁ゲート型半導体装置は電力用半導体素子として理想的な性能を示すものとなる。
【００７２】
次に、図１２、図１３を用いて第３の実施の形態の絶縁ゲート型半導体装置の変形例について説明する。図１３は図１２に示す斜視図のＡ−Ａ断面を示す図である。図１２、図１３に示す第３の実施の形態の変形例は、Ｐ型ベース層２の下部に隣接してＮ型のバリア層１０を具備することが第３の実施の形態と異なる。その他の構造は第１の実施の形態と同様であるため、同一部分に同一の参照番号を付して詳細な説明を省略する。
【００７３】
先に第１の実施の形態の変形例において説明したように、Ｎ型バリア層１０は正孔が第１の主電極６に排出され難くする効果がある。これを用いれば、第３の実施の形態におけるＩＥ効果を更に増強し、素子のオン抵抗を低減することができる。なお、第３の実施の形態及びその変形例において、電力用半導体素子として最良の結果を得るための構造パラメータの条件式は、先に式（１）、式（２）に示したものをそのまま用いることができる。
【００７４】
次に、図１４を用いて第４の実施の形態に係る絶縁ゲート型半導体装置について説明する。第４の実施の形態の構造上の特徴は、図１４の斜視図に示されるように、先に図１、図２を用いて説明した第１の実施の形態の絶縁ゲート型半導体装置と類似している。
【００７５】
すなわち、ゲート絶縁膜を介してＸ方向に長いトレンチ３に埋め込まれたゲート電極４により幅Ｗのストライプ形に分離されたＰ型ベース層２には、Ｘ方向に沿って間隔ｄ、幅ｄ１の複数のＮ型エミッタ層５がウエル状に形成される。Ｐ型ベース層の表面及びＮ型エミッタ層５の表面に対して共に電気的に接続するように第１の主電極６が形成される。
【００７６】
しかし、先に図１を用いて説明した第１の実施の形態の絶縁ゲート型半導体装置においては、複数のＮ型エミッタ層５が形成されたストライプ形のＰ型ベース層２に隣接して、Ｎ型エミッタ層５が存在しない少なくとも１個のＰ型ベース層２が形成されていたが、図１４に示す第４の実施の形態では、Ｎ型エミッタ層５が存在しないＰ型ベース層２を介在させることなく、複数のＮ型エミッタ層５が形成されたストライプ形のＰ型ベース層２が互いに隣接して形成される。
【００７７】
このように互いに隣接する複数のＮ型エミッタ層５を含むＰ型ベース層２からなる集合体の終端部は、図１４の左側に示されるように単にＰ型ベース層２で囲んでも良いし、図１４の右側に示されるように、ダミートレンチ３ａとダミーゲート４ａとを用いて囲んでも良い。なお、これらのＮ型エミッタ層５が存在しない終端部のＰ型ベース層２には、第１の主電極６は電気的に接続されない。
【００７８】
このように構成された第４の実施の形態の絶縁ゲート型半導体装置は、第１の実施の形態に比べて、Ｎ型エミッタ層５をソース、Ｎ-ベース層１を共通ドレインとする絶縁ゲート電界効果トランジスタが、素子パターンの中に高密度に配置される。このため、カソード側の第１の主電極に排出される正孔のバイパス電流に対し電子のチャネル電流の比が大となり、短絡電流Ｉscの電圧に対する飽和特性が強めらる。
【００７９】
第４の実施の形態では、Ｎ型エミッタ層５が存在しないＰ型ベース層２を介在させることなく、素子パターンが形成されるので、第１の実施の形態で説明したこれらのＰ型ベース層２による正孔電流の阻止がなされず、このため、ＩＥ効果による素子のオン抵抗の低減は第１の実施の形態に比べてやや劣るが、一方電子のチャネル電流の比が大となるため、チャネル電流により素子のオン電流が補われることになる。
【００８０】
次に、図１５を用いて第４の実施の形態の絶縁ゲート型半導体装置の変形例について説明する。図１５に示す第４の実施の形態の変形例は、Ｐ型ベース層２の下部に隣接してＮ型のバリア層１０を具備することが第４の実施の形態と異なる。その他の構造は第１の実施の形態と同様であるため、同一部分に同一の参照番号を付して詳細な説明を省略する。
【００８１】
先に第３の実施の形態の変形例として説明したように、Ｎ型バリア層１０は正孔が第１の主電極６に排出され難くする効果がある。これを用いれば、第３の実施の形態におけるＩＥ効果の減少を補い、素子のオン抵抗を低減することができる。なお、第４の実施の形態及びその変形例において、電力用半導体素子として最良の結果を得るための構造パラメータの条件式は、先に式（１）、式（２）に示したものをそのまま用いることができる。
【００８２】
次に、図１６を用いて第５の実施の形態に係る絶縁ゲート型半導体装置について説明する。第５の実施の形態の構造上の特徴は、図１６の斜視図に示されるように、先に図１０、図１１を用いて説明した第３の実施の形態の絶縁ゲート型半導体装置と類似している。すなわち、トレンチ３とゲート絶縁膜を介してトレンチ３に埋め込まれたゲート電極４がＸ方向（図１参照）に沿って梯子型に形成されることである。
【００８３】
梯子型トレンチ３により閉じるように囲まれたＮ型エミッタ層５とＰ型ベース層２からなる領域が、Ｘ方向に沿って連続して配列されることで、第５の実施の形態のＮ型エミッタ層５を含む梯子型のストライプパターンが形成される。第３の実施の形態と同様に、Ｐ型ベース層２、及びその下部のＮ-ベース層１も梯子型トレンチ３により閉じるように囲まれている。
【００８４】
しかし、先に図１０、図１１を用いて説明した第３の実施の形態の絶縁ゲート型半導体装置においては、複数のＮ型エミッタ層５が形成されたストライプ形のＰ型ベース層２に隣接して、Ｎ型エミッタ層５が存在しない少なくとも１個のＰ型ベース層２が形成されていたが、図１６に示す第５の実施の形態では、Ｎ型エミッタ層５が存在しないＰ型ベース層２を介在させることなく、複数のＮ型エミッタ層５が形成されたストライプ形のＰ型ベース層２が互いに隣接して形成される。
【００８５】
なお図１６において、これらの隣接するストライプパターンが、Ｘ方向（図１参照）に互いにｄ／２だけずれて配置されているが、これは十字型にクロスした深いトレンチを形成することが製造工程上困難であるため、トレンチの交点が製造容易なＴ字型構造となるようにしたものである。素子性能上はトレンチの交点が十字型であってもＴ字型であっても変化はない。
【００８６】
このように互いに隣接する複数のＮ型エミッタ層５を含むＰ型ベース層２からなるパターンの終端部は、図１６の左側に示されるように単にＰ型ベース層２で囲んでも良いし、図１６の右側に示されるように、トレンチ３ａとダミーゲート４ａとを用いて囲んでも良い。なお、これらのＮ型エミッタ層５が存在しない終端部のＰ型ベース層２には、第１の主電極６は電気的に接続されない。
【００８７】
このように構成された第５の実施の形態の絶縁ゲート型半導体装置は、第３の実施の形態に比べて、Ｎ型エミッタ層５をソース、Ｎ-ベース層１を共通ドレインとする絶縁ゲート電界効果トランジスタが、素子パターンの中に高密度に配置される。このため、カソード側の第１の主電極に排出される正孔のバイパス電流に対し、電子のチャネル電流の比が大となり、短絡電流Ｉscの電圧に対する飽和特性が強めらる。
【００８８】
しかし、第３の実施の形態では、Ｎ型エミッタ層５が存在しないＰ型ベース層２を介在させることなく、素子パターンが形成されるので、第１の実施の形態で説明したこれらのＰ型ベース層２による正孔電流の阻止がなされず、このため、ＩＥ効果による素子のオン抵抗の低減は、第１の実施の形態に比べてやや劣るが、一方電子のチャネル電流の比率が大となるため、チャネル電流により素子のオン電流が補われることになる。
【００８９】
次に、図１７を用いて第５の実施の形態の絶縁ゲート型半導体装置の変形例について説明する。図１７に示す第５の実施の形態の変形例は、Ｐ型ベース層２の下部に隣接してＮ型バリア層１０を具備することが第５の実施の形態と異なる。その他の構造は第１の実施の形態と同様であるため、同一部分に同一の参照番号を付して詳細な説明を省略する。
【００９０】
先に第３の実施の形態の変形例として説明したように、Ｎ型バリア層１０は正孔が第１の主電極６に排出され難くする効果がある。これを用いれば、第５の実施の形態におけるＩＥ効果の減少を補い、素子のオン抵抗を低減することができる。なお、第５の実施の形態及びその変形例において、電力用半導体素子として最良の結果を得るための構造パラメータの条件式は、先に式（１）、式（２）に示したものをそのまま用いることができる。
【００９１】
次に図１８、図１９を用いて第６の実施の形態について説明する。第６の実施の形態では、本発明の絶縁ゲート型半導体装置の性能について説明する。  
図１８は接合温度Ｔj＝１２５℃、負荷：４μＨの条件で、本発明の絶縁ゲート型半導体装置をＶge＝±１５Ｖでオン／オフしたときの動作波形を示す図である。電源電圧Ｖcc＝２２５０Ｖにおいて、素子電流Ｉc（短絡電流Ｉscにほぼ等しい）のピーク値は２００Ａに達し、素子を破壊することなく安全に動作することができた。
【００９２】
また、図１９はＴｊ：室温、負荷：１０μＨの条件で、本発明の絶縁ゲート型半導体装置をＶge＝±１５Ｖでオン／オフしたときの、動作波形を示す図である。電源電圧Ｖcc＝２７００Ｖにおいて、素子電流Ｉc のピーク値は２００Ａに達し、素子を破壊することなく安全に動作することができた。これらの数値はこの種の電力用素子として記録的なものである。
【００９３】
次に図２０、図２１を用いて本発明の第７の実施の形態について説明する。第７の実施の形態では、本発明の絶縁ゲート型半導体装置のパターン形状の詳細について説明する。
【００９４】
図２０は第１の実施の形態で説明した絶縁ゲート型半導体装置のパターン形状の１例を示す図である。４又は４ａは、ゲート絶縁膜を介してトレンチ３又はダミートレンチ３ａに埋め込まれたゲート又はダミーゲートを示すパターンである。通常ダミーゲートは接地されるので、ゲート４に対してダミーゲート４ａをやや短くして接地するためのスペースを設けている。
【００９５】
５はＮ型エミッタ層、２はＰ型ベース層である。図２０に示す絶縁ゲート型半導体装置のパターン全面に絶縁膜を形成し、Ｎ型エミッタ層５とＰ型ベース層２を接続するための開口部１１を設ける。第１の主電極６（カソード）として全面にアルミニウム等の金属膜１２を堆積し、熱処理することでＮ型エミッタ層５とＰ型ベース層２のみが互いに電気的に接続される。その他の領域は絶縁膜で覆われているため接続されない。
【００９６】
図２１は第２の実施の形態で説明した絶縁ゲート型半導体装置のパターン形状の１例を示す図である。Ｎ型エミッタ層５の片側のみがトレンチに接している他は図２０と同様であるから説明を省略する。図２０、図２１には、パターン形状の寸法の１例が示されている。これらの例では、Ｐ型ベース層２の表面にウエル状に形成されたＮ型エミッタ層５のトレンチ方向の長さが２μｍ、隣り合うＮ型エミッタ層５の間のＰ型ベース層２のトレンチ方向の長さが１μｍであるため先に述べたカソードに排出される正孔電流のバイパスは小さく設定されている。
【００９７】
次に、図２２を用いて、本発明の絶縁ゲート型半導体装置の電極部を含むチップ構造の一例について、さらに具体的に説明する。カソード側素子表面の全面にＣＶＤ ＳｉＯ2からなる絶縁膜を堆積し、Ｘ方向に沿って開口部１１（図２０、図２１参照）を形成する。その上面にアルミニウム等の金属膜１２を堆積し、熱処理することで、開口部１１に露出したＮ型エミッタ層とＰ型ベース層のみがアルミニウム等の金属膜１２と電気的に接続される。なお、ゲート電極はトレンチの開口部から引き出される。
【００９８】
図２３（ａ）及び図２３（ｂ）を用いて、本発明の絶縁ゲート型半導体装置の圧接型パッケージの構造の一例について説明する。図２３（ｂ）は図２３（ａ）の回路構成を示している。図２２に示す複数の絶縁ゲート半導体装置のチップ
２０と、フライホイールダイオード３０が軟金属のシートからなるバッファ層
２２、２３を介してカソード側及びアノード側の圧接用金属電極２４、２５を用いて圧接される。
【００９９】
カソード側の圧接用金属電極２４には、ゲート回路２９からチップ２０のゲート電極部２２に接続するゲート配線２２等の引き回し等に用いる溝が形成される。ゲート回路２８の他方の端子はカソードに接続される。フライホイールダイオード３０は逆方向のサージ電圧に対して素子を保護する役割を果たしている。
【０１００】
なお本発明は上記の実施の形態に限定されることはない。例えば第１乃至第５の実施の形態の変形例において、Ｎ型バリア層１０は、必ずしも全てのストライプ形のＰ型ベース層２の下部に設ける必要はない、Ｎ型エミッタ層５を含むＰ型ベース層の下部にのみ設ければ一定のＩＥ効果を得ることができる。その他本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
【０１０１】
上述したように本発明の絶縁ゲート型半導体装置によれば、短絡時の電源電圧が数千Ｖと高く、通常使用する電流密度が１０6Ａ／ｍ2と比較的低い高耐圧電力素子として優れた性能を示し、従来のＧＴＯやサイリスタ並の低いオン抵抗と、従来のＩＧＢＴ程度の最大遮断電流密度の値を維持しつつ、短絡事故時における大きな耐量を備えた電力用半導体素子を提供することが可能になる。
【図面の簡単な説明】
【０１０２】
【図１】第１の実施の形態に係る絶縁ゲート型半導体装置の構造を示す斜視図。
【図２】第１の実施の形態に係る絶縁ゲート型半導体装置のＡ−Ａ断面を示す図。
【図３】本発明の絶縁ゲート型半導体装置の基本原理を従来のＩＧＢＴと比較して説明する図であって、（ａ）は、素子の基本構成と動作状態におけるキャリヤ分布を示す概念図。（ｂ）は、本発明のＩＥＧＴと従来のＩＧＢＴのキャリア蓄積効果を比較するシミュレーション結果を示す図。
【図４】本発明の絶縁ゲート型半導体装置のＰ型ベース層のシート抵抗と短絡電流との関係を示す図。
【図５】本発明の絶縁ゲート型半導体装置のセルサイズと短絡電流との関係を示す図。
【図６】第１の実施の形態の変形例に係る絶縁ゲート型半導体装置の構造を示す斜視図。
【図７】第１の実施の形態の変形例に係る絶縁ゲート型半導体装置のＡ−Ａ断面を示す図。
【図８】第２の実施の形態に係る絶縁ゲート型半導体装置の構造を示す斜視図。
【図９】第２の実施の形態の変形例に係る絶縁ゲート型半導体装置の構造を示す斜視図。
【図１０】第３の実施の形態に係る絶縁ゲート型半導体装置の構造を示す斜視図。
【図１１】第３の実施の形態に係る絶縁ゲート型半導体装置のＡ−Ａ断面を示す図。
【図１２】第３の実施の形態の変形例に係る絶縁ゲート型半導体装置の構造を示す斜視図。
【図１３】第３の実施の形態の変形例に係る絶縁ゲート型半導体装置のＡ−Ａ断面を示す図。
【図１４】第４の実施の形態に係る絶縁ゲート型半導体装置の構造を示す斜視図。
【図１５】第４の実施の形態の変形例に係る絶縁ゲート型半導体装置の構造を示す斜視図。
【図１６】第５の実施の形態に係る絶縁ゲート型半導体装置の構造を示す斜視図。
【図１７】第５の実施の形態の変形例に係る絶縁ゲート型半導体装置の構造を示す斜視図。
【図１８】第６の実施の形態に係る絶縁ゲート型半導体装置の性能を示す図。
【図１９】第６の実施の形態に係る絶縁ゲート型半導体装置の他の性能を示す図。
【図２０】第７の実施の形態に係る絶縁ゲート型半導体装置のパターン形状を示す図。
【図２１】第７の実施の形態に係る絶縁ゲート型半導体装置の他のパターン形状を示す図。
【図２２】本発明の絶縁ゲート型半導体装置の電極構造を示す斜視図。
【図２３】本発明の絶縁ゲート型半導体装置のパッケージの構造を示す図であって、（ａ）は、圧接電極型パッケージの構造の一例を示す図。（ｂ）は、圧接電極型パッケージの電気的構成を示す回路図。
【図２４】従来の絶縁ゲート型半導体装置の構造を示す斜視図。
【図２５】従来の絶縁ゲート型半導体装置のＡ−Ａ断面を示す図。
【符号の説明】
【０１０３】
１…Ｎ-ベース層
２…Ｐ型ベース層
３…トレンチ
３ａ…ダミートレンチ
４…ゲート電極
４ａ…ダミーゲート電極
５…Ｎ型エミッタ層
６…第１主電極
７…Ｎ+バッファ層
８…Ｐ型エミッタ層
９…第２主電極
１０…Ｎ型バリア層
１１…開口部
１２…アルミニウム膜
２０…絶縁ゲート半導体装置のチップ
２１、２３…軟金属板
２２…ゲート電極部
２４…圧接用カソード電極
２５…圧接用アノード電極
２６…圧接型パッケージ
【図１】
2008205500.tif 000003
【図２】
2008205500.tif 000004
【図３】
2008205500.tif 000005
【図４】
2008205500.tif 000006
【図５】
2008205500.tif 000007
【図６】
2008205500.tif 000008
【図７】
2008205500.tif 000009
【図８】
2008205500.tif 000010
【図９】
2008205500.tif 000011
【図１０】
2008205500.tif 000012
【図１１】
2008205500.tif 000013
【図１２】
2008205500.tif 000014
【図１３】
2008205500.tif 000015
【図１４】
2008205500.tif 000016
【図１５】
2008205500.tif 000017
【図１６】
2008205500.tif 000018
【図１７】
2008205500.tif 000019
【図１８】
2008205500.tif 000020
【図１９】
2008205500.tif 000021
【図２０】
2008205500.tif 000022
【図２１】
2008205500.tif 000023
【図２２】
2008205500.tif 000024
【図２３】
2008205500.tif 000025
【図２４】
2008205500.tif 000026
【図２５】
2008205500.tif 000027
【手続補正書】
【提出日】平成20年5月15日(2008.5.15)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
高抵抗の第１導電型ベース層と、
この第１導電型ベース層の表面に形成された第２導電型ベース層と、
前記第２導電型ベース層の表面から前記第２導電型ベース層を貫通し、前記第１導電型ベース層内部の一定の深さに達するように形成された複数の溝と、
ゲート絶縁膜を介して前記溝を埋め込むように形成されたゲート電極と、
前記第２導電型ベース層の表面で、前記第２導電型ベース層とともに前記ゲート電極が形成された前記溝に接して選択的に形成された第１導電型エミッタ層と、
前記ゲート電極の誘起により反転している状態で、前記第１導電型エミッタ層から前記第１導電型ベース層に第１導電型キャリアを注入するチャネル領域と、
前記第２導電型ベース層の表面及び前記第１導電型エミッタ層の表面に、これらを電気的に接続するように形成され、前記第２導電型ベース層と前記第１導電型エミッタ層との間のビルトイン電圧により、前記第１導電型エミッタ層への流入が阻止された前記第２導電型キャリアの電流を排出する第１の主電極と、
前記第１導電型ベース層の下面に形成され、前記第１導電型ベース層に第２導電型キャリアを注入する第２導電型エミッタ層と、
この第２導電型エミッタ層に接して形成された第２の主電極とを具備し、
オン状態における前記第１導電型ベース層から前記第２導電型ベース層への前記第２導電型キャリアの流れを部分的に制御して、前記第１導電型エミッタ層から前記第１導電型ベース層への前記第１導電型キャリアの注入効率を増加させ、前記ゲート電極下部の前記第１導電型ベース層中に過剰キャリアの濃度分布のピークを生じさせるようにし、且つ、オン状態のままで、オフ状態に印加される電圧が前記第１の主電極と前記第２の主電極の間に印加された場合でも、前記第２導電型キャリアの前記第１導電型エミッタ層への流入が阻止されることを特徴とする絶縁ゲート型半導体装置。
【請求項２】
前記第２導電型ベース層は向かい合った一対の前記溝により画定され、前記溝により画定された領域における前記第２導電型ベース層と前記第１導電型ベース層の境界から前記溝の前記第１導電型ベース層内の端部までの距離をＤ（ｍ）、前記一対の溝で規定された前記第２導電型ベース層の幅をＷ（ｍ）、前記一対の溝の間に設けられた前記第１の主電極に接する前記第２導電型ベース層と、それと隣り合った別の一対の溝の中に設けられた前記第１の主電極に接する前記第２導電型ベース層との間の距離をＣ（ｍ）、Ｗ／（Ｃ×Ｄ）≦１×１０５（ｍ−１）の条件を満たすことを特徴とする請求項１記載の絶縁ゲート型半導体装置。
【請求項３】
前記１対の溝はストライプ形で第２導電型ベース層は、長手方向に形成された第１の２個の前記溝と、前記長手方向と直角な方向に並行に形成された第２の２個の前記溝により周辺が画定された領域を前記ストライプ形の長手方向に沿って繰り返し配置することにより形成され、前記複数の第１導電型エミッタ層は、その両端が前記第１の２個の溝にそれぞれ接するように形成され、前記両端と直角な片端が前記第２の２個の溝のいずれか１つにそれぞれ接するように形成されることを特徴とする請求項１記載の絶縁ゲート型半導体装置。
【請求項４】
隣り合う一対の前記溝により画定される第１の領域と、
前記第１の領域内に形成された前記第２導電型ベース層と、
前記第１の領域内に形成された前記第１導電型エミッタ層と、
前記第１の領域内に形成された前記第２導電型ベース層及び前記第１導電型エミッタ層の表面に電気的に接触された前記第１の主電極と、
前記第１の領域と異なる場所に設けられ、隣り合う一対の前記溝により画定され、前記第２導電型ベースを有し、前記第１導電型エミッタ層を持たない第２の領域と、
前記第２の領域の上に形成された絶縁膜とを有することを特徴とする
請求項１記載の絶縁ゲート型半導体装置。
【請求項５】
前記第２導電型ベース層は下部に隣接して第１導電型バリア層を具備することを特徴とする請求項１乃至４のいずれか１つに記載の絶縁ゲート型半導体装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００４９
【補正方法】変更
【補正の内容】
【００４９】
しかし、高電圧の短絡事故時において電流が増加し、Ｎ型エミッタ層５の直下におけるＰ型ベース層２のシート抵抗Ｒｐと電流Iの積が、前記ビルトイン電圧（０．５Ｖ）を超えられるようになれば、ラッチアップを生じる恐れがある（ここで、電流Iは、短絡電流Ｉｓｃ（Ａ／ｍ２）×Ｎ型エミッタ層５のＸ方向の幅（ｄ１）２で表される）。理論解析の結果、このようなラッチアップはＲｐ×（ｄｌ）２を一定の範囲に抑えれば発生しないことが明らかになり、その範囲を定める数値が試作結果との対比から求められた。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００５０
【補正方法】変更
【補正の内容】
【００５０】
図４は、高電圧においてラッチアップを生じない本発明の絶縁ゲート型半導体装置の試作品の短絡電流Ｉscとシート抵抗Ｒpとの対比を示す図である。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００５１
【補正方法】変更
【補正の内容】
【００５１】
本発明の絶縁ゲート型半導体装置において、ラッチアップが生じないための条件は、シート抵抗Ｒｐと電流Ｉの積が、次式のように、ビルトイン電圧（０．５Ｖ）以下であればよい。
Ｒｐ×Ｉｓｃ×（ｄ１）２≦０．５
ここで、通常使用する電流密度が１０６（Ａ／ｍ２）であるとすると、短絡時の電流密度は、図４に示すように、通常時の２乃至５倍となる。そこで、上式の短絡電流Ｉｓｃとして、図４に示す最大の短絡電流、例えば５×１０６（Ａ／ｍ２）を代入して変形すると、上式は
Ｒｐ×（ｄ１）２≦１×１０−７
となる。さらに、ラッチアップ耐性の余裕を考慮して次式のようになる。
Ｒｐ×（ｄ１）２≦２×１０−７                              …（１）
一方、ラッチアップを抑えて素子の耐圧を高める他、ＩＥ効果を高めて高抵抗のＮ−ベース層の伝導度変調を増加させ、素子のオン抵抗を低減することも重要な課題である。また、オン抵抗を下げながら同時に短絡電流Ｉｓｃを低減すれば、短絡電流Ｉｓｃによる素子の熱破壊を回避することができる。論理解析の結果ＩＥ効果を高めるにはＷ／（Ｃ×Ｄ）を一定値の範囲内にすればよいことが明らかにされ、その範囲を定める数値が試作結果との対比から求められた。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００５３
【補正方法】変更
【補正の内容】
【００５３】
Ｗ／（Ｃ×Ｄ）≦１×１０５ （ｍ−１）                      …（２）
このように構成された発明の絶縁ゲート型半導体装置は、短絡事故時の数千Ｖの電源電圧にも耐え、通常使用する電流密度が１０６Ａ／ｍ２と比較的低い高耐圧電力素子として優れた性能を示し、従来のＧＴＯやサイリスタ並みの低いオン抵抗と、従来のＩＧＢＴ並みの最大遮断電流密度の値を維持しつつ、短絡事故時における大きな耐量を備えた電力用半導体素子を提供することができる。