(57)【要約】【課題】実行中の処理より優先度が高い処理を割り込ませて実行させる場合でも、該割り込み処理を迅速に行なうことができる情報処理システムを提供する。【解決手段】ローカルメモリ２２に、プログラマブル論理回路２１の再構成に使用する、予め優先度が設定された複数個の回路情報を格納しておき、予め指定された回路情報の使用順序と回路情報に予め設定された優先度とに基づいて、ローカルメモリ２２からプログラマブル論理回路２１を再構成するための回路情報を選択し、該選択した回路情報を使用してプログラマブル論理回路２１を再構成する。【選択図】図１
2008060714.tif 000002
【特許請求の範囲】
【請求項１】
回路情報を変更することによって回路機能を再構成なプログラマブル論理回路と、
前記プログラマブル論理回路の再構成に使用する、予め優先度が設定された複数個の回路情報を記憶することが可能な記憶手段と、
予め指定された回路情報の使用順序と前記回路情報に設定された優先度とに基づいて、前記記憶手段から前記プログラマブル論理回路を再構成するための回路情報を選択し、該選択した回路情報を使用して前記プログラマブル論理回路を再構成する再構成手段と、
を含む情報処理システム。
【請求項２】
前記記憶手段に回路情報が記憶されるときに、前記予め指定された回路情報の使用順序に基づいて該記憶される回路情報の次に使用される回路情報を導出し、該導出した次に使用される回路情報の前記記憶手段における記憶位置を示す位置情報を該記憶される回路情報に設定する設定手段を更に設け、
前記再構成手段は、前記記憶手段に記憶された回路情報に設定された位置情報と優先度とに基づいて、前記記憶手段から前記プログラマブル論理回路を再構成するための回路情報を選択し、該選択した回路情報を使用して前記プログラマブル論理回路を再構成する請求項１記載の情報処理システム。
【請求項３】
使用中の回路情報の次に使用される回路情報の前記記憶手段における記憶位置を示す位置情報を記憶するための位置情報記憶手段と、
回路情報の使用状況と前記予め指定された回路情報の使用順序とに応じて前記位置情報記憶手段に記憶された位置情報を書き換える書換手段と、
を更に設け、
前記再構成手段は、前記位置情報記憶手段に記憶された位置情報と前記回路情報に設定された優先度とに基づいて、前記記憶手段から前記プログラマブル論理回路を再構成するための回路情報を選択し、該選択した回路情報を使用して前記プログラマブル論理回路を再構成する請求項１記載の情報処理システム。
【請求項４】
前記再構成手段は、前記優先度を前記予め指定された使用順序よりも優先させて次に選択すべき回路情報を決定する請求項１乃至請求項３のいずれか１項記載の情報処理システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、情報処理システムに係り、より詳しくは、プログラマブル論理回路を用いて複数の機能を実現する情報処理システムに関する。
【背景技術】
【０００２】
デジタル回路装置の分野において、フィールド・プログラマブル・ゲートアレイ（ＦＰＧＡ）やプログラマブル・ロジック・デバイス（ＰＬＤ）等のプログラマブル論理回路が、特定用途向け集積回路（ＡＳＩＣ；Application Specific Integrated Circuit）を製作する際の試作デバイスとして、又は、数週間から数か月という長い製作期間を要するＡＳＩＣの代替デバイスとして広く用いられている。また、最近では、回路構成を変更できるというプログラマブル論理回路の特徴を生かして、回路装置作成後でも、仕様変更や、回路欠陥の修正等を可能とするためにプログラマブル論理回路が用いられている。
【０００３】
ところで、最近の論理回路は複雑さが増してきており、一つのプログラマブル論理回路では実現できない規模にまで回路規模が大きくなっている。この問題を解決するための一つの技術として、異なる時間に異なる論理回路を実現するために、プログラマブル論理回路を処理の途中で再構成する技術が提案されている。この技術を適用することにより、携帯情報端末のように装置が小型であるために、内蔵できる回路規模に制約がある場合でも、様々な処理を比較的高速に行うことができる。
【０００４】
プログラマブル論理回路の再構成に関する技術として、予め設定されている順番で、処理回路の再構成と実行を自動的に行なうための情報処理システムが提案されている（例えば、特許文献１参照。）。これにより、最初に実行指示を行なうだけで、以後自動的に再構成と実行が順番に行なわれるため、プログラマブル論理回路の制御が容易になり、高速化を図ることができる。
【特許文献１】特開２００１−６８９９３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、従来の技術では予め設定された順番通りに再構築及び実行を行なうため、処理の実行中に優先度の高い別の処理を割り込ませて実行させたい場合には、設定順序を実行中の処理が終了する前に更新する必要があり、この更新が迅速に行なわれないと処理の実行中に割り込み処理を実行できなくなる場合もある。
【０００６】
本発明は、上述した問題点を解決するためになされたものであり、実行中の処理より優先度が高い処理を割り込ませて実行させる場合でも、該割り込み処理を迅速に行なうことができる情報処理システムを提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、請求項１の発明の情報処理システムは、回路情報を変更することによって回路機能を再構成なプログラマブル論理回路と、前記プログラマブル論理回路の再構成に使用する、予め優先度が設定された複数個の回路情報を記憶することが可能な記憶手段と、予め指定された回路情報の使用順序と前記回路情報に設定された優先度とに基づいて、前記記憶手段から前記プログラマブル論理回路を再構成するための回路情報を選択し、該選択した回路情報を使用して前記プログラマブル論理回路を再構成する再構成手段と、を含んで構成されている。
【０００８】
請求項２の発明は、請求項１記載の発明において、前記記憶手段に回路情報が記憶されるときに、前記予め指定された回路情報の使用順序に基づいて該記憶される回路情報の次に使用される回路情報を導出し、該導出した次に使用される回路情報の前記記憶手段における記憶位置を示す位置情報を該記憶される回路情報に設定する設定手段を更に設け、前記再構成手段は、前記記憶手段に記憶された回路情報に設定された位置情報と優先度とに基づいて、前記記憶手段から前記プログラマブル論理回路を再構成するための回路情報を選択し、該選択した回路情報を使用して前記プログラマブル論理回路を再構成することを特徴とする。
【０００９】
請求項３の発明は、請求項１記載の発明において、使用中の回路情報の次に使用される回路情報の前記記憶手段における記憶位置を示す位置情報を記憶するための位置情報記憶手段と、回路情報の使用状況と前記予め指定された回路情報の使用順序とに応じて前記位置情報記憶手段に記憶された位置情報を書き換える書換手段と、を更に設け、前記再構成手段は、前記位置情報記憶手段に記憶された位置情報と前記回路情報に設定された優先度とに基づいて、前記記憶手段から前記プログラマブル論理回路を再構成するための回路情報を選択し、該選択した回路情報を使用して前記プログラマブル論理回路を再構成することを特徴とする。
【００１０】
請求項４の発明は、請求項１乃至請求項３のいずれか１項記載の発明において、前記再構成手段は、前記優先度を前記予め指定された使用順序よりも優先させて次に選択すべき回路情報を決定することを特徴とする。
【発明の効果】
【００１１】
以上説明したように請求項１に記載の発明によれば、実行中の処理より優先度が高い処理を割り込ませて実行させる場合でも、該割り込み処理を迅速に行なうことができる、という効果が得られる。
【００１２】
請求項２および請求項３に記載の発明によれば、容易な構成で割り込み処理を迅速に行なうことができる、という効果が得られる。
【００１３】
請求項４に記載の発明によれば、割り込ませて使用する回路情報の優先度を高く設定しておけば、優先度の高い回路情報が優先的に選択されて使用されるため、割り込み処理をより迅速に行なうことができる、という効果が得られる。
【発明を実施するための最良の形態】
【００１４】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【００１５】
［第１の実施の形態］
図１は、本実施の形態の情報処理システム１の構成を示すブロック図である。図１に示すように、この情報処理システム１にはＣＰＵ１２が備えられており、このＣＰＵ１２のホストバス１２に、チップセット１３に含まれるメモリコントローラ(図示省略)を介して、例えばＤＲＡＭで構成されるメインメモリ１４が接続されている。
【００１６】
また、ホストバス１２は、チップセット１３に含まれるバスブリッジ(図示省略)を介して、システムバス１５に接続されている。
【００１７】
システムバス１５には、ハードディスクインタフェース１６を介してハードディスクドライブ１７が接続され、また通信インタフェース１８を介してネットワーク２と接続されている。さらに拡張ハードウェア部１９が接続され、この拡張ハードウェア部１９を介して外部機器３が接続されている。もちろん他の種々の機器が直接あるいはインタフェースを介してシステムバス１５に接続されていてもよく、また、ハードディスクおよびネットワークについても接続は任意である。
【００１８】
この例では、ハードディスクドライブ１７にはアプリケーションプログラムが格納されている。アプリケーションプログラムは、ハードディスクインタフェース１６、システムバス１５、および、チップセット１３に含まれる図示しないバスブリッジを介して、ハードディスクドライブ１７からメインメモリ１４にロードされてＣＰＵ１１によって実行される。
【００１９】
また、通信インタフェース１８は、ＬＡＮやインターネットなどのネットワーク２を介して、様々な機器との間でデータの転送を行うことができる。ＣＰＵ１１によって実行されるアプリケーションプログラムは、この通信インタフェース１８を介して通信を行うことにより、ネットワーク２に接続される例えば記憶装置に格納されている情報へのアクセスを行うことができ、様々なアプリケーションプログラムやデータなどを入手できる。この場合、ネットワーク２に接続される通信インタフェース１８を介して転送したアプリケーションプログラムをメインメモリ１４に格納して実行したり、あるいはシステムバス１５から直接プログラマブル論理回路インタフェース２３を介してプログラマブル論理回路２１へ転送することもできる。
【００２０】
拡張ハードウェア部１９は、プログラマブル論理回路２１、ローカルメモリ２２、プログラマブル論理回路インタフェース２３を有している。またこの例では、外部入出力インタフェース２４もこの拡張ハードウェア部１９に設けられている。プログラマブル論理回路２１は、回路情報を変更することによって機能を随時変更し再構成することが可能であり、プログラマブル論理回路インタフェース２３を介してシステムバス１５に接続されている。また、この例では外部入出力インタフェース２４を介して外部機器３とも接続されており、プログラマブル論理回路２１における処理により、外部機器３を制御可能に構成した例を示している。
【００２１】
ローカルメモリ２２は、プログラマブル論理回路２１を再構成するために使用される回路情報を複数個に記憶することができる。また、プログラマブル論理回路２１で処理を行う処理対象のデータや、処理後の中間処理データなども保持することができる。
【００２２】
プログラマブル論理回路インタフェース２３は、システムバス１５によってＣＰＵ１１やメインメモリ１４、ローカルメモリ２２、プログラマブル論理回路２１との間でデータ転送や制御を行う。またプログラマブル論理回路インタフェース２３は、指定された使用順序およびローカルメモリ２２に記憶された回路情報に予め設定された優先度とに基づいてローカルメモリ２２に記憶された回路情報を選択して使用し、プログラマブル論理回路２１を再構成する。
【００２３】
なお、再構成に使用する回路情報等は、例えばメインメモリ１４やハードディスクドライブ１７に格納しておいてもよい。この場合、プログラマブル論理回路インタフェース２３を、メインメモリ１４やハードディスクドライブ１７に対して、ＣＰＵ１１を動作させずにデータ転送を行う機能を使用し、回路情報がローカルメモリ２２に格納されるように構成することができる。
【００２４】
また、拡張ハードウェア部１９は、集積化により一体化することで、入出力部のライン負荷を低減させたり、専用バス化の構成により、高速化及び低消費電力化を図ることができる。
【００２５】
図２は、プログラマブル論理回路２１の一例を示す平面構造図、図３は、同じく内部構造の一例を示すブロック図である。プログラマブル論理回路２１は、回路情報を格納するためのコンフィギュレーションメモリ４１と、論理セル３１や配線領域３２からなる回路素子４２と、入出力端子３３とで構成されている。
【００２６】
本実施の形態に係るコンフィギュレーションメモリ４１は、ＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）、ＳＲＡＭ（Static Random Access Memory）等の書き換え可能なメモリ素子で構成されている。
【００２７】
一方、回路情報はアドレスとデータの対で構成される。コンフィギュレーションメモリ４１にアドレスを与えて、そのアドレスに対応するメモリセルにアドレスと対になったデータを格納すると、このデータに従って、論理セル３１内の回路構成や、論理セル３１と入出力端子３３を相互に接続する配線領域３２の接続状態が再構成される。コンフィギュレーションメモリ４１の一部分を書き換えることにより、プログラマブル論理回路２１が動作中であっても、回路を部分的に再構成することができる。
【００２８】
このようにしてプログラマブル論理回路２１に再構成された回路素子４２に対し、入出力端子３３を介して処理すべきデータが入力されると共に、その処理結果が入出力端子３３を介して出力される。
【００２９】
なお、ハードディスクドライブ１７に記憶されているアプリケーションプログラムは、メインメモリ１６にロードされた後、ＣＰＵ１２によって実行される。上述の回路情報は、実行中のアプリケーションプログラムにおけるコマンドに応じて呼び出され、必要に応じてプログラマブル論理回路２１のコンフィギュレーションメモリ４１にロードされて再構成され、ハードウェア処理が行われる。
【００３０】
アプリケーションプログラムによるコマンドはあらかじめ使用する回路情報と順序を指定する。従って、コマンドによって指定された回路情報及び順序でプログラマブル論理回路インタフェース２３は、プログラマブル論理回路２１を再構成し、処理を実行させることができる。
【００３１】
まず、プログラマブル論理回路インタフェース２３は、発行されたコマンドによってプログラマブル論理回路２１の再構成に使用する回路情報とその順序をリストにする。この順序リストはプログラマブル論理回路インタフェース２３の不図示のレジスタ等に格納される。なお、このリストは予め生成されて記憶されていてもよい。例えば、アプリケーションプログラムにおいて、処理のフローが決定されていて、そのために用いる機能回路が複数の種類の組み合わせであらかじめ選択指定可能な場合や、同じ順番を単位として繰り返される処理の場合などには、あらかじめ使用する回路情報と順番を決定できる。そこで、アプリケーションの処理が開始される前に、予め、使用する回路情報と順番等の情報をリストとしてローカルメモリ２２やプログラマブル論理回路インタフェース２３のレジスタなどに登録しておくこともできる。
【００３２】
図４は順序リストの一例を示す図である。同図に示す例では、回路情報Ａ，Ｂ，Ｃ，Ｄ，Ｅの順に回路情報が使用される。
【００３３】
なお、回路情報には、再構成するときの優先度と、該回路情報の次に使用される回路情報のローカルメモリ２２における記憶位置を示す情報である位置情報とが設定される。優先度は予め設定されている情報であり、位置情報は、該回路情報がローカルメモリ２２に記憶されるときにプログラマブル論理回路インタフェース２３により設定される情報である。なお、優先度および位置情報は回路情報に付与されたヘッダ部の所定の領域に該情報をセットすることにより設定される。
【００３４】
図５は回路情報と該回路情報に付与されたヘッダ部にセットされた位置情報と優先度とを模式的に表した図である。図５では、回路情報Ａに位置情報として１がセットされ、優先度として９がセットされている状態が例示されている。
【００３５】
なお、回路情報の優先度は、本実施の形態では０〜９の値をとり、値が大きくなるに従って、優先度は低くなる。
【００３６】
また、本実施の形態では、ローカルメモリ２２における回路情報を記憶する記憶領域の各々をバンクと呼称し、ローカルメモリ２２上の各バンクの位置をバンクＮｏ．で表す。プログラマブル論理回路インタフェース２３は、回路情報をバンクに格納するときに、順序リストに基づき該回路情報の次に使用する回路情報を導出し、該導出した次に使用する回路情報を記憶するバンクの位置を示すバンクＮｏ．を位置情報として該格納する回路情報に設定する。また、本実施の形態では、ローカルメモリ２２は３個のバンクからなり、各バンクの位置を示すバンクＮｏ．が、１，２，３である場合を例に挙げて説明する（図６参照）。また、５個以上の回路情報を用いて再構成しながら処理を実行する場合には、該複数個のバンクをリングバッファ状に用いて使用する。
【００３７】
以下、本実施の形態におけるプログラマブル論理回路２１の再構成処理について図６〜図９を参照しながら詳細に説明する。
【００３８】
アプリケーションプログラムによりコマンドが発行されると、使用する回路情報が呼び出されてプログラマブル論理回路インタフェース２３に転送される。そして、プログラマブル論理回路インタフェース２３は、図４に示した順序リストに基づき、最初に使用する回路情報Ａをプログラマブル論理回路２１のコンフィギュレーションメモリ４１にロードすると共に、回路情報Ｂ，Ｃ，ＤをＮｏ．１，２，３のバンクに順に格納する。このとき、各回路情報Ａ，Ｂ，Ｃ，Ｄのヘッダ部には、順序リストに基づき、次に使用する回路情報を記憶する記憶位置を示す位置情報を設定する。具体的には、図６に示すように、回路情報Ａには、次に使用する回路情報Ｂが記憶されるバンクの位置を示す「１」が位置情報として設定され、回路情報Ｂには、次に使用する回路情報Ｃが記憶されるバンクの位置を示す「２」が位置情報として設定され、回路情報Ｃには、次に使用する回路情報Ｄが記憶されるバンクの位置を示す「３」が位置情報として設定され、回路情報Ｄには、次に使用する回路情報Ｅが記憶されるバンクの位置を示す「１」が位置情報として設定される。なお、各回路情報には、既に予め優先度が設定されている。
【００３９】
図６に示す例では、優先度が全て同一であるため、位置情報に従って、順次回路情報が読み出されてプログラマブル論理回路２１にロードされ実行されていく。ここでは、ソフトウェア的な制御は介在せず、プログラマブル論理回路２１にセットされた回路情報による機能の実行が終了すると、プログラマブル論理回路インタフェース２３が自動的に該実行終了した回路情報に設定された位置情報が示すバンクに格納された回路情報を読み出して、プログラマブル論理回路２１のコンフィギュレーションメモリ４１にロードし、再構成する。そして、プログラマブル論理回路インタフェース２３は、回路情報が読み出されたバンクに、順序リストに従って次の回路情報をハードディスクドライブ１７等から転送して格納する。
【００４０】
ここで、図６に示すように回路情報Ａにより再構成されたプログラマブル論理回路２１の実行中に、何らかの割り込み指令が入力され、上記順序リストには登録されていない回路情報Ｗを割り込み実行させる場合について説明する。
【００４１】
プログラマブル論理回路インタフェース２３は、転送された回路情報Ｗを、現在使用中の回路情報Ａの次に使用される回路情報Ｂが記憶されているバンク以外のバンクに格納する。ここでは、図７に示すように、回路情報Ｄが記憶されているＮｏ．３のバンクに回路情報Ｗを上書きする。このとき、回路情報Ｗには、回路情報Ａに設定されている位置情報が設定される。
【００４２】
なお、割り込みさせる回路情報Ｗには予め優先度０が設定されている。プログラマブル論理回路インタフェース２３は、各バンクに格納されている回路情報の優先度が異なる場合には、各回路情報に設定された位置情報よりも優先度を優先させ、優先度の高い回路情報を優先的に読み出してプログラマブル論理回路２１にセットする。
【００４３】
従って、回路情報Ａによる機能の実行が終了したときには、プログラマブル論理回路インタフェース２３は、優先度の最も高い回路情報Ｗを読み出し、図８に示すように回路情報Ｗをプログラマブル論理回路２１のコンフィギュレーションメモリ４１にロードする。また、プログラマブル論理回路インタフェース２３は、回路情報Ｗを読み出した後のＮｏ．３のバンクには、順序リストに従って回路情報Ｄをハードディスクドライブ１７等から転送して格納する。
【００４４】
回路情報Ｗによるプログラマブル論理回路２１の実行終了後は、図８に示すように各バンクに格納されている優先度が同一であるため、プログラマブル論理回路インタフェース２３は、回路情報Ｗに設定されている位置情報が示すバンクＮｏ．１のバンクに格納されている回路情報Ｂを読み出し、図９に示すように、プログラマブル論理回路２１のコンフィギュレーションメモリ４１にロードして再構成する。
【００４５】
さらにプログラマブル論理回路インタフェース２３は、回路情報Ｂが読み出された後のＮｏ．１のバンクには、順序リストに従って回路情報Ｅをハードディスクドライブ１７等から転送して格納する。
【００４６】
このように、回路情報に位置情報だけでなく優先度も予め設定しておくことによって、割り込みが発生した場合でも迅速に割り込み処理を実行できる。
【００４７】
［第２の実施の形態］
上記第１の実施の形態では、ソフトウェア的な処理を介在させずに再構成を行なう例について説明したが、ソフトウェア的な処理を介在させて再構成を行なわせることもできる。本実施の形態では、ソフトウェア的な処理を介在させて再構成を行なわせる例について説明する。
【００４８】
本実施の形態の、情報処理システムの構成およびプログラマブル論理回路の構成については、第１の実施の形態と同様であるため説明を省略する。
【００４９】
なお、図１０に示すように、本実施の形態の回路情報には第１の実施の形態と同様に予め優先度は設定されているが、位置情報は設定されない。
【００５０】
本実施の形態では回路情報に位置情報を設定する代わりに、プログラマブル論理回路インタフェース２３に、現在実行中の回路情報の次に実行させるべき回路情報の格納位置を示す位置情報を格納するレジスタ２９（図１２参照。）を設ける。そして、ＣＰＵ１１がこのレジスタ２９に格納された位置情報を、プログラマブル論理回路２１のコンフィギュレーションメモリ４１に新たな回路情報をロードする度に書き換える。なお、回路情報のバンクへの格納、およびプログラマブル論理回路２１のコンフィギュレーションメモリ４１に回路情報をロードして行なう再構成の処理については、ソフトウェア的な処理を介在させず上記第１の実施の形態と同様にプログラマブル論理回路インタフェース２３によってハードウェア処理される。
【００５１】
図１１は、ＣＰＵ１１がレジスタ２９の値を更新するときの処理フローを示すフローチャートである。なおこの処理フローを実行するためのプログラムは、ハードディスクドライブ１７等に記憶しておくことができる。
【００５２】
まず、ステップ１００では、プログラマブル論理回路２１の再構成が実行されたか否かを判断する。再構成が実行されたと判断した場合には、ステップ１０２で、順序リストに従って、レジスタ２９の内容を次に使用する回路情報を記憶したバンクの位置情報に書き換える。
【００５３】
ステップ１０４では、次の回路情報があるか否かを判断する。すなわち、現在使用中の回路情報が順序リストの最後にリストされている回路情報でない場合には、肯定判断し、最後にリストされている回路情報である場合には、次に使用すべき回路情報は無いため、否定判断する。ここで肯定判断した場合には、ステップ１００に戻り、否定判断した場合には、レジスタ更新処理を終了する。
【００５４】
以下、このようにバックグラウンドでソフトウェア的にレジスタ更新処理が行なわれている状態でプログラマブル論理回路２１を再構成する再構成処理について、図１２〜図１５を参照しながら詳細に説明する。
【００５５】
アプリケーションプログラムによりコマンドが発行されると、使用する回路情報が呼び出されてプログラマブル論理回路インタフェース２３に転送される。そして、プログラマブル論理回路インタフェース２３は、図４に示した順序リストに基づき、最初に使用する回路情報Ａをプログラマブル論理回路２１のコンフィギュレーションメモリ４１にロードすると共に、回路情報Ｂ，Ｃ，ＤをＮｏ．１，２，３のバンクに順に格納する。このとき、プログラマブル論理回路インタフェース２３に設けられたレジスタ２９には、回路情報Ａの次に使用される回路情報Ｂを記憶するバンクの位置情報（バンクＮｏ．）「１」を格納する。
【００５６】
図１２に示す例では、優先度が全て同一であるため、レジスタ２９に格納された位置情報に従って、順次回路情報が読み出されてプログラマブル論理回路２１にロードされ実行されていく。ここでは、上述したようにソフトウェア的な制御が介在し、再構成が実行されるたびにレジスタ２９が更新される。このレジスタ２９に従って、プログラマブル論理回路インタフェース２３が自動的にレジスタ２９に格納されたバンクＮｏ．が示すバンクに格納された回路情報を読み出して、プログラマブル論理回路２１のコンフィギュレーションメモリ４１にロードし、再構成する。そして、回路情報が読み出されたバンクには、順序リストに従って次の回路情報をハードディスクドライブ１７等から転送して格納する。
【００５７】
ここで、図１２に示すように回路情報Ａにより再構成されたプログラマブル論理回路２１の実行中に、何らかの割り込み指令が入力され、上記順序リストには登録されていない回路情報Ｗを割り込み実行させる場合について説明する。
【００５８】
プログラマブル論理回路インタフェース２３は、転送された回路情報Ｗを、現在使用中の回路情報Ａの次に使用される回路情報Ｂが記憶されているバンク以外のバンクに格納する。ここでは、図１３に示すように、回路情報Ｄが記憶されているＮｏ．３のバンクに回路情報Ｗを上書きする。
【００５９】
割り込みさせる回路情報Ｗには予め優先度０が設定されている。本実施の形態においても、プログラマブル論理回路インタフェース２３は、各バンクに格納されている回路情報の優先度が異なる場合には、レジスタ２９に格納された位置情報よりも該優先度を優先させ、優先度の高い回路情報を優先的に読み出してプログラマブル論理回路２１にセットする。
【００６０】
従って、回路情報Ａによる機能の実行が終了したときには、プログラマブル論理回路インタフェース２３は、優先度の最も高い回路情報Ｗを読み出し、図１４に示すように、回路情報Ｗをプログラマブル論理回路２１のコンフィギュレーションメモリ４１にロードする。さらにプログラマブル論理回路インタフェース２３は、回路情報Ｗを読み出した後のＮｏ．３のバンクには、順序リストに従って回路情報Ｄをハードディスクドライブ１７等から転送して格納する。
【００６１】
回路情報Ｗによるプログラマブル論理回路２１の実行終了後は、図１４に示すように各バンクに格納されている優先度が同一であるため、プログラマブル論理回路インタフェース２３は、レジスタ２９に格納されている位置情報が示すＮｏ．１のバンクに格納されている回路情報Ｂを読み出し、図１５に示すように、プログラマブル論理回路２１のコンフィギュレーションメモリ４１にロードして再構成する。このとき、レジスタ２９の値が次の回路情報が格納されているバンクの位置を示すＮｏ．２に書き換えられる。
【００６２】
さらにプログラマブル論理回路インタフェース２３は、回路情報Ｂが読み出された後のＮｏ．１のバンクには、順序リストに従って回路情報Ｅがハードディスクドライブ１７等から転送され格納される。
【００６３】
このように、本実施の形態においても、回路情報に位置情報だけでなく優先度も予め設定しておくことによって、割り込みが発生した場合でも迅速に割り込み処理を実行できる。
【図面の簡単な説明】
【００６４】
【図１】第１および第２の実施の形態の情報処理システムの構成を示すブロック図である。
【図２】プログラマブル論理回路の一例を示す平面構造図である。
【図３】プログラマブル論理回路の内部構造の一例を示すブロック図である。
【図４】順序リストの一例を示す図である。
【図５】第１の実施の形態における、回路情報と該回路情報に付与されたヘッダ部にセットされた位置情報と優先度とを模式的に表した図である。
【図６】第１の実施の形態における、プログラマブル論理回路の再構成について説明する説明図である。
【図７】第１の実施の形態における、プログラマブル論理回路の再構成について説明する説明図である。
【図８】第１の実施の形態における、プログラマブル論理回路の再構成について説明する説明図である。
【図９】第１の実施の形態における、プログラマブル論理回路の再構成について説明する説明図である。
【図１０】第２の実施の形態における、回路情報と該回路情報に付与されたヘッダ部にセットされた優先度を模式的に表した図である。
【図１１】第２の実施の形態において、レジスタの値を更新するときの処理フローを示すフローチャートである。
【図１２】第２の実施の形態における、プログラマブル論理回路の再構成について説明する説明図である。
【図１３】第２の実施の形態における、プログラマブル論理回路の再構成について説明する説明図である。
【図１４】第２の実施の形態における、プログラマブル論理回路の再構成について説明する説明図である。
【図１５】第２の実施の形態における、プログラマブル論理回路の再構成について説明する説明図である。
【符号の説明】
【００６５】
１  情報処理システム
１１  ＣＰＵ
１９  拡張ハードウェア部
２１  プログラマブル論理回路
２２  ローカルメモリ
２３  プログラマブル論理回路インタフェース
２９  レジスタ
３１  論理セル
３２  配線領域
３３  入出力端子
４１  コンフィギュレーションメモリ
４２  回路素子
【図１】
2008060714.tif 000003
【図２】
2008060714.tif 000004
【図３】
2008060714.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
2008060714.tif 000009
【図８】
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【図９】
2008060714.tif 000011
【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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