(57)【要約】【課題】誤り訂正の効率を向上することが可能な不揮発性半導体記憶装置を提供する。【解決手段】不揮発性半導体記憶装置１００は、ＥＣＣフレームに含まれるデータを、第１のワード線により選択される複数の第１のメモリセルで構成される第１のメモリセル群に格納される第１のデータ群と、第２のワード線により選択される複数の第２のメモリセルで構成される第２のメモリセル群に格納される第２のデータ群とに割り付ける。【選択図】図３
2008108297.tif 000002
【特許請求の範囲】
【請求項１】
選択行方向のワード線と選択列方向のビット線とに接続され、異なるｘ（ｘは２以上の整数）ビットの情報が２ｘ個のしきい値電圧に対応して格納され、読み出し電圧を前記ワード線に印可することにより各ｘビットの情報を読み出し可能な複数のメモリセルを有し、このメモリセルがマトリックス状に配置されたメモリセルアレイと、
前記ワード線に接続され、前記ワード線に電圧を供給し前記メモリセルを動作させるためのロウデコーダと、
前記ビット線に接続され、前記メモリセルに格納されたデータを読み出し、この読み出されたデータ及び前記メモリセルに書き込んだデータを保持するセンスアンプ装置と、
前記メモリセルに格納する、外部より入力された情報データと、前記情報データに基づいて生成される冗長データを組にしたＥＣＣフレームを生成する符号語生成回路と、
前記ＥＣＣフレームの前記情報データと前記冗長データに基づいて、前記情報データを訂正する誤り訂正回路と、を備え、
前記ＥＣＣフレームに含まれるデータを、第１のワード線により選択される複数の第１のメモリセルで構成される第１のメモリセル群に格納される第１のデータ群と、第２のワード線により選択される複数の第２のメモリセルで構成される第２のメモリセル群に格納される第２のデータ群と、に割り付ける
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記第２のメモリセルは、前記第１のメモリセルよりしきい値電圧の個数が少なく設定されている
ことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記ＥＣＣフレームの前記情報データを前記第１のデータ群に割り付けるとともに、前記ＥＣＣフレームの前記冗長データを前記第２のデータ群に割り付ける
ことを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
【請求項４】
前記ＥＣＣフレームの前記情報データの一部を前記第１のデータ群に割り付けるとともに、前記ＥＣＣフレームの前記情報データの残りの部分および前記ＥＣＣフレームの前記冗長データを前記第２のデータ群に割り付ける
ことを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
【請求項５】
前記ＥＣＣフレームの前記情報データを前記第１のデータ群に割り付けるとともに、前記ＥＣＣフレームの前記冗長データおよび前記メモリセルを管理するための、前記メモリセルの書き込み回数の情報、前記メモリセルの位置する場所、または、前記メモリセルの経時劣化の情報のうち少なくとも１つが含まれている管理データを前記第２のデータ群に割り付ける
ことを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データの割付をする不揮発性半導体記憶装置に関するものである。
【背景技術】
【０００２】
近年、不揮発性半導体記憶装置の微細化により、プロセス起因による場所依存のメモリセルのバラツキが大きくなる傾向にある。
【０００３】
また、１つのメモリセルに複数ビットの情報を記憶する多値化により、正確に電子を制御する必要がさらに高まっている。
【０００４】
このようなことから、従来のように単純に同じレベルで書き込みを行うと、速く書き込まれるメモリセルもあれば、遅く書き込まれるメモリセルもある。
【０００５】
このため不良ビットと呼ばれる、過剰に書き込まれたメモリセルや、書き込み不十分なメモリセルが生じ得る。このようなビットは、0と１の情報が誤って逆に解釈されることとなる。
【０００６】
これを救済するためには、誤り訂正を行う必要がある。場所により誤り率が異なる場合、誤り訂正は最も不良する場所について訂正能力を決める必要があり、誤り訂正の効率がよくないという問題があった。
【０００７】
ここで、従来の不揮発性半導体記憶装置は、記録時に、１ページのデータ領域を第１と第２の領域に分割し、第１と第２の領域により夫々第１と第２のエラー訂正符号を生成付加し、１ページの全領域により第３のエラー訂正符号を生成付加する。そして、読出し時に、第１と第２の領域から夫々読出されたデータ及び第１と第２の領域に対して夫々生成付加された第１と第２のエラー訂正符号の再生データから第１と第２の領域のシンドロームを求め、更に、１ページの全領域から読出された再生データ及び第３のエラー訂正符号の再生データから、エラーの数を判断し、第１及び第２のシンドロームと、エラーの数により、第１の領域及び第２の領域でのエラー状態を判断して、エラー訂正処理を行い各領域に１ビットずつのエラーが発生時、２ビットエラーデータの訂正が可能になる（例えば、特許文献１参照。）。
【０００８】
すなわち、上記従来技術により、ＥＣＣコードを増加することなく、訂正できるエラーの数を増加できる。
【０００９】
しかし、上記従来技術は、場所に依存して誤り率が異なることを考慮しておらず、場所依存による誤り率を平均化しすることにより、誤り訂正の効率を向上するものではない。
【特許文献１】特開平２００１−２０２７９３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明は、誤り訂正の効率を向上することが可能な不揮発性半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明の一態様に係る実施例に従った不揮発性半導体記憶装置は、
選択行方向のワード線と選択列方向のビット線とに接続され、異なるｘ（ｘは２以上の整数）ビットの情報が２ｘ個のしきい値電圧に対応して格納され、読み出し電圧を前記ワード線に印可することにより各ｘビットの情報を読み出し可能な複数のメモリセルを有し、このメモリセルがマトリックス状に配置されたメモリセルアレイと、
前記ワード線に接続され、前記ワード線に電圧を供給し前記メモリセルを動作させるためのロウデコーダと、
前記ビット線に接続され、前記メモリセルに格納されたデータを読み出し、この読み出されたデータ及び前記メモリセルに書き込んだデータを保持するセンスアンプ装置と、
前記メモリセルに格納する、外部より入力された情報データと、前記情報データに基づいて生成される冗長データを組にしたＥＣＣフレームを生成する符号語生成回路と、前記ＥＣＣフレームの前記情報データと前記冗長データに基づいて、前記情報データを訂正する誤り訂正回路と、を備え、
前記ＥＣＣフレームに含まれるデータを、第１のワード線により選択される複数の第１のメモリセルで構成される第１のメモリセル群に格納される第１のデータ群と、第２のワード線により選択される複数の第２のメモリセルで構成される第２のメモリセル群に格納される第２のデータ群と、に割り付ける
ことを特徴とする。
【発明の効果】
【００１２】
本発明に係る不揮発性半導体記憶装置によれば、誤り訂正の効率を向上することができる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明に係る実施例について図面に基づいて説明する。なお、以下の実施例においては、ＮＡＮＤ型フラッシュメモリに適用した場合について説明する。
【実施例１】
【００１４】
図１は、本発明の一態様である実施例１に係る不揮発性半導体記憶装置１００の要部構成を示すブロック図である。また、図２は、図１のメモリセルアレイ１の要部構成を含む回路図である。
【００１５】
図１に示すように、不揮発性半導体記憶装置１００は、メモリセルアレイ１と、ロウデコーダ２と、センスアンプ装置３と、カラムデコーダ４と、データ入出力バッファ５と、第１の入出力制御回路６と、制御信号発生回路７と、アドレスデコーダ８と、制御電圧生成回路９と、を少なくとも含むメモリ回路１００ａを備える。
【００１６】
さらに、不揮発性半導体記憶装置１００は、データレジスタ９と、符号語生成回路１０と、誤り訂正回路１１と、第２の入出力制御回路１２と、を少なくとも含むコントローラ回路１００ｂを備える。
【００１７】
ロウデコーダ２は、ワード線に接続されている。このロウデコーダ２は、ワード線駆動回路（図示せず）を含み、メモリセルアレイ１のワード線選択及び駆動を行う。
【００１８】
センスアンプ装置３は、メモリセルアレイ１のビット線に接続され、メモリセルに格納されたデータを読み出し、この読み出されたデータ及びメモリセルに書き込んだデータを保持する。
【００１９】
カラムデコーダ４はメモリセルアレイ１のビット線選択を行う。
【００２０】
データ読み出し時、センスアンプ装置３に読み出されたデータは、データ入出力バッファ５を介し、第１の入出力制御回路６に出力される。
【００２１】
第１の入出力制御回路６は、データ入出力バッファ５を介してコマンドを制御信号発生回路７に供給する。制御信号発生回路７は、このコマンドをデコードする。
【００２２】
また、制御信号発生回路７には、チップイネーブル信号ＣＥ、書き込みイネーブル信号ＷＥ、読み出しイネーブル信号ＲＥ、アドレスラッチイネーブル信号ＡＬＥ、コマンドラッチイネーブル信号ＣＬＥ等の外部制御信号が供給される。
【００２３】
制御信号発生回路７は、動作モードに応じて供給される外部制御信号及びコマンドに基づいて、データ書き込み及び消去のシーケンス制御、及びデータ読み出しの制御を行う。
【００２４】
制御信号発生回路７が読み出し、書き込み、消去などの各種動作を制御する信号を出力することにより、制御電圧生成回路９は各種動作のための電圧を生成する。
【００２５】
メモリセルのアドレスは、第１の入出力制御回路６からデータ入出力バッファ５を介して供給される。このアドレスは、アドレスデコーダ８介してワード線制御回路２及びカラムデコーダ４に転送される。
【００２６】
データ入力時、外部から第２の入出力制御回路１２を介して入力された情報データは、符号語生成回路１０に読み込まれる。次に、符号語生成回路１０は、情報データに基づいて冗長データを生成する。そして、符号語生成回路１０は、情報データと冗長データとの組からなるＥＣＣフレームと呼ばれるデータ訂正単位を構成する。そして、符号語生成回路１０が出力したＥＣＣフレームは、データレジスタ９を経由して、メモリ回路１００ａの第１の入出力制御回路６に入力され、メモリセルに格納される。
【００２７】
コントローラ回路１００ｂの第２の入出力制御回路１２には、上記情報データ以外にアドレスデータとコマンドデータが入力される。アドレスデータとコマンドデータは、既述の外部制御信号と共にメモリ回路１００ａにおいて使用される。これらのデータは、符号語を生成する必要が無いのでバス１３を経由して直接メモリ回路１００ａの第１の入出力制御回路６に入力される。
【００２８】
一方、メモリ回路１００ａのメモリセルからのデータ出力は、誤り訂正の単位であるＥＣＣフレームがデータレジスタ９に揃った時点で、誤り訂正回路１１に入力される。次に、誤り訂正回路１１は、ＥＣＣフレームの情報データと冗長データに基づいて、情報データの訂正を行う。次に、コントローラ回路１００ｂは、誤り訂正回路１１で情報データを訂正できた場合のみ、情報データを、入出力制御回路１２を介して外部に出力する。
【００２９】
また、図２に示すように、メモリセルアレイ１は、選択行方向のワード線ＷＬ０〜ＷＬ３１と選択列方向のビット線ＢＬ０〜ＢＬ２ｎ＋１(nは０以上の整数)とにそれぞれ接続され、マトリックス状に配置された複数のメモリセル（ＮＡＮＤセル）１ａを有する。
【００３０】
このメモリセル１ａは、異なるｘ（ｘは２以上の整数）ビットの情報が２ｘ個のしきい値電圧に対応して格納されている。読み出し電圧をワード線ＷＬ０〜ＷＬ３１に印可することにより、メモリセル１ａから各ｘビットの情報を読み出し可能である。
【００３１】
また、メモリセルアレイ１は、ソース線ＳＲＣとメモリセル１ａとを接続する選択ゲートトランジスタ１ｂを有する。この選択ゲートトランジスタ１ｂは、ゲートにソース側選択ゲート線ＳＧＳが接続され、このソース側選択ゲート線ＳＧＳにロウデコーダ２から電圧が印可されることにより制御される。
【００３２】
また、メモリセルアレイ１は、ビット線ＢＬ０〜ＢＬ２ｎ＋１とメモリセル１ａとを接続する選択ゲートトランジスタ１ｃを有する。この選択ゲートトランジスタ１ｃは、ゲートにドレイン側選択ゲート線ＳＧＤが接続され、このドレイン側選択ゲート線ＳＧＤにロウデコーダ２から電圧が印可されることにより制御される。
【００３３】
なお、メモリセル１ａは、上記ソース側選択ゲート線ＳＧＳと上記ドレイン側選択ゲート線ＳＧＤとの間で直列に接続されている。
【００３４】
ロウデコーダ２に接続されたワード線ＷＬ０〜ＷＬ３１から各メモリセルアレイ１のメモリセル１ａ、選択ゲートトランジスタ１ｂ、１ｃのゲートに電圧を印加することにより、書き込み動作や読み出し動作の制御を行っている。このように、ロウデコーダ２は、ワード線ＷＬ０〜ＷＬ３１、に電圧を供給しメモリセルを動作させる。
【００３５】
センスアンプ装置３は、ｎ個のセンスアンプ回路３ａを有している。各センスアンプ回路３ａは、各カラム選択ゲート１ｄを介してデータ入出力バッファ５に接続されている。これらのカラム選択ゲート１ｄはカラム選択信号ＣＳＬ０〜ＣＳＬｎにより制御される。各センスアンプ回路３ａには１対のビット線（例えば、ビット線ＢＬ０、ＢＬ１）が接続される。
【００３６】
センスアンプ回路３ａは、メモリセルアレイ１の列方向の制御を行う。具体的には、センスアンプ回路３ａは、ビット線ＢＬ０〜ＢＬ２ｎ＋１への充電を行うことにより、書き込み制御や読み出し動作を行う。
【００３７】
ブロック１ｅは、上記ソース側選択ゲート線ＳＧＳと上記ドレイン側選択ゲート線ＳＧＤとの間に配置された既述の複数のメモリセル１ａで構成される。このブロック単位でデータが消去される。
【００３８】
セクタ１ｆは、同１のワード線（例えば、ワード線ＷＬ３１）に接続され、同時に書き込みや読み出しされるメモリセル１ａで構成される。このセクタ１ｆには、ｘページ分（例えば、３ビットの場合は３ページ分）のデータが格納される。
【００３９】
次に、以上のような構成、基本動作をする不揮発性半導体記憶装置１００のメモリセルの各しきい値電圧に対するビット割付について説明する。
【００４０】
既述のように、不揮発性半導体記憶装置１００は、しきい値電圧の差により複数のビット情報がメモリセル１ａに格納できる。ここで、読み出し動作では、１つのセクタ１ｆに対し、単１ワード線に同様の手順で読み出し電圧が印加される。そして、ｎ個の全てのセンスアンプ回路３ａにより同様の手順でビット線から信号が入力される。そして、この信号がセンスアンプ回路３ａにより処理され、１ページ分に相当するデータの集合がカラム方向に一括して読み込まれる。
【００４１】
次に、既述のＥＣＣフレームに含まれるデータを、ワード線により選択される複数のメモリセルで構成されるメモリセル群に格納されるデータ群に割り付ける例について説明する。
【００４２】
図３は、複数のＥＣＣフレームが、ワード線により選択される複数のメモリセルで構成されるメモリセル群に格納されるデータ群（ページに相当）に割り付けられる例を示す図である。
【００４３】
図３に示すように、第１のワード線のページ１４は、第１のＥＣＣフレームに含まれるデータを格納する第１のＥＣＣフレーム用領域１４ａ、第２のＥＣＣフレームに含まれるデータを格納する第２のＥＣＣフレーム用領域１４ｂ、第３のＥＣＣフレームに含まれるデータを格納する第３のＥＣＣフレーム用領域１４ｃ等に割り付けられている。
【００４４】
また、第２のワード線のページ１５は、第１のＥＣＣフレームに含まれるデータを格納する第１のＥＣＣフレーム用領域１５ａ、第２のＥＣＣフレームに含まれるデータを格納する第２のＥＣＣフレーム用領域１５ｂ、第３のＥＣＣフレームに含まれるデータを格納する第３のＥＣＣフレーム用領域１５ｃ等に割り付けられている。
【００４５】
第１のワード線のページ１６は、第１のＥＣＣフレームに含まれるデータを格納する第１のＥＣＣフレーム用領域１６ａ、第２のＥＣＣフレームに含まれるデータを格納する第２のＥＣＣフレーム用領域１６ｂ、第３のＥＣＣフレームに含まれるデータを格納する第３のＥＣＣフレーム用領域１６ｃ等に割り付けられている。
【００４６】
すなわち、第１のＥＣＣフレームに含まれるデータが、第１のワード線により選択される複数の第１のメモリセルで構成される第１のメモリセル群に格納される第１のデータ群（第１のワード線のページ１４に相当）と、第２のワード線により選択される複数のメモリセルで構成される第２のメモリセル群に格納される第２のデータ群（第２のワード線のページ１５に相当）と、第３のワード線により選択される複数のメモリセルで構成される第３のメモリセル群に格納される第２のデータ群（第３のワード線のページ１６に相当）と、に割り付けられている。第２、第３のＥＣＣフレームに含まれるデータについても同様に割り付けられている。
【００４７】
ここで、第１のワード線、第２のワード線、第３のワード線は、それぞれ、メモリセルアレイ１の異なる領域（同一ブロック内の場合、およびブロックが異なる場合を含む）に配置されている。したがって、例えば、ワード線毎に多値化レベル（しきい値電圧の個数）が同じ場合、メモリセル格納されたデータの誤り率が第１ないし第３のワード線で異なり得る。
【００４８】
そこで、上記のように、各ＥＣＣフレームを複数のページに分割して割り付けることにより、読み出された各ＥＣＣフレームに含まれるデータの誤り率が均一化されることになる。
【００４９】
したがって、誤り率の高い部分と低い部分を一つのＥＣＣフレームに混在させることで、各ＥＣＣフレーム間で誤り率の場所依存によるバラツキが均一化され、誤り訂正の効率を向上することができる。なお、ワード線毎に多値化レベル（しきい値電圧の個数）が異なる場合であっても、各ＥＣＣフレーム間で誤り率の場所依存性は均一化される。
【００５０】
以上のように、本実施例に係る不揮発性半導体記憶装置によれば、誤り訂正の効率を向上することができる。
【実施例２】
【００５１】
実施例１では、各ＥＣＣフレーム間で誤り率の場所依存性を均一化する構成について述べた。
【００５２】
本実施例では、特に、ワード線間で多値化レベル（しきい値電圧の個数）が異なる場合に、ＥＣＣフレームのデータの情報の割り付けを工夫することにより、誤り率の場所依存性を均一化する構成について述べる。なお、本実施例においても、実施例１の図１ないし図２の構成と同様の構成が適用される。
【００５３】
図４は、多値化レベルの高い第１のワード線のデータの集合と多値化レベルの低い第２のワード線のデータの集合とを概念的に示す図である。
【００５４】
図４において、第１のワード線ＷＬＡ１ないしＷＬＡＮにより選択される複数の第１のメモリセルで構成される第１のメモリセル群に第１のデータ群（ｘビット情報）が格納できるものとする。
【００５５】
また、第２のワード線ＷＬＢ１ないしＷＬＢＭ（ここでは、例えばＭ＜Ｎ）により選択される複数の第２のメモリセルは、該第１のメモリセルよりしきい値電圧の個数が少なく（多値化レベルが低く）設定されている。これは、例えば、第１のメモリセルと多値化レベルが同じように設定されると第２のメモリセルに格納されるデータの誤り率が高くなる場合に、この第２のメモリセルの多値化レベルを低く（しきい値電圧の個数を少なく）することにより、第２のメモリセルに格納されるデータの誤り率を低く抑えているものである。
【００５６】
したがって、第２のワード線ＷＬＢ１ないしＷＬＢＮにより選択される複数の第２のメモリセルで構成される第２のメモリセル群に第２のデータ群（ｙ（＜ｘ）ビット情報）が格納できるようになっている。
【００５７】
また、管理データは、ブロック毎に設定される任意のパラメタである。この管理データは、メモリセルを管理するための、メモリセルの書き込み回数の情報、メモリセルの位置する場所、または、メモリセルの経時劣化の情報のうち少なくとも１つが含まれている。
【００５８】
次に、図４のように多値化レベルの異なるデータ群（ページ、もしくはページの一部）に対してＥＣＣフレーム割り付ける例について説明する。
【００５９】
図５は、多値化レベルの異なるデータ群に対してＥＣＣフレーム割り付ける例を示す図である。なお、図５において、第１、２のデータ群は、１つまたは複数の第１、２のワード線により選択される複数の第１、２のメモリセルで構成される第１、２のメモリセル群に格納されるデータをそれぞれ意味する。
【００６０】
図５に示すように、ＥＣＣフレームの情報データを第１のデータ群に割り付けるとともに、ＥＣＣフレームの冗長データを第２のデータ群に割り付ける。
【００６１】
これにより、多値化レベルが低く設定された誤り率の低いメモリセルに、誤り訂正するための冗長データを格納することができる。
【００６２】
したがって、誤り率の場所依存性を均一化し誤り訂正の効率を向上しつつ、誤り訂正の精度を向上することができる。
【００６３】
また、図６は、多値化レベルの異なるデータ群に対してＥＣＣフレーム割り付ける他の例を示す図である。なお、図６においても、第１、２のデータ群は、１つまたは複数の第１、２のワード線により選択される複数の第１、２のメモリセルで構成される第１、２のメモリセル群に格納されるデータをそれぞれ意味する。
【００６４】
図６に示すように、ＥＣＣフレームの情報データの一部を第１のデータ群に割り付けるとともに、ＥＣＣフレームの情報データの残りの部分およびＥＣＣフレームの冗長データを第２のデータ群に割り付ける。
【００６５】
これにより、図５の場合と同様に、多値化レベルが低く設定された誤り率の低いメモリセルに、誤り訂正するための冗長データを格納することができる。
【００６６】
したがって、誤り率の場所依存性を均一化し誤り訂正の効率を向上しつつ、誤り訂正の精度を向上することができる。
【００６７】
図７は、多値化レベルの異なるデータ群に対してＥＣＣフレーム割り付けるさらに他の例を示す図である。なお、図７においても、第１、２のデータ群は、１つまたは複数の第１、２のワード線により選択される複数の第１、２のメモリセルで構成される第１、２のメモリセル群に格納されるデータをそれぞれ意味する。
【００６８】
図７に示すように、ＥＣＣフレームの情報データを第１のデータ群に割り付けるとともに、ＥＣＣフレームの冗長データおよび管理データを第２のデータ群に割り付ける。
【００６９】
管理データは、通常、信頼性の高い書き込みが要求される。したがって、図７に示すように、管理データは、誤り率が低くなる多値化レベルの低いメモリセルに格納される。
【００７０】
これにより、図５の場合と同様に、多値化レベルが低く設定された誤り率の低いメモリセルに、誤り訂正するための冗長データを格納することができる。さらに、メモリセルに格納された管理データの信頼性の向上を図ることができる。
【００７１】
したがって、誤り率の場所依存性を均一化し誤り訂正の効率を向上しつつ、誤り訂正の精度を向上することができる。
【００７２】
以上のように、本実施例に係る不揮発性半導体記憶装置によれば、誤り訂正の効率を向上することができる。
【図面の簡単な説明】
【００７３】
【図１】本発明の一態様である実施例１に係る不揮発性半導体記憶装置１００の要部構成を示すブロック図である。
【図２】図１のメモリセルアレイ１の要部構成を含む回路図である。
【図３】複数のＥＣＣフレームが、ワード線により選択される複数のメモリセルで構成されるメモリセル群に格納されるデータ群（ページに相当）に割り付けられる例を示す図である。
【図４】多値化レベルの高い第１のワード線のデータの集合と多値化レベルの低い第２のワード線のデータの集合とを概念的に示す図である。
【図５】多値化レベルの異なるデータ群に対してＥＣＣフレーム割り付ける例を示す図である。
【図６】多値化レベルの異なるデータ群に対してＥＣＣフレーム割り付ける他の例を示す図である。
【図７】多値化レベルの異なるデータ群に対してＥＣＣフレーム割り付けるさらに他の例を示す図である。
【符号の説明】
【００７４】
１  メモリセルアレイ
１ａ  メモリセル
１ｂ、１ｃ  選択ゲートトランジスタ
１ｄ  カラム選択ゲート
１ｅ  ブロック
１ｆ  セクタ
２  ロウデコーダ
３  センスアンプ装置
３ａ  センスアンプ回路
４  カラムデコーダ
５  データ入出力バッファ
６  第１の入出力制御回路
７  制御信号発生回路
８  アドレスデコーダ
９  データレジスタ
１０  符号語生成回路
１１  誤り訂正回路
１２  第２の入出力制御回路
１３  バス
１４  第１のワード線のページ
１４ａ  第１のＥＣＣフレーム用領域
１４ｂ  第２のＥＣＣフレーム用領域
１４ｃ  第３のＥＣＣフレーム用領域
１５  第２のワード線のページ
１５ａ  第１のＥＣＣフレーム用領域
１５ｂ  第２のＥＣＣフレーム用領域
１５ｃ  第３のＥＣＣフレーム用領域
１６  第３のワード線のページ
１６ａ  第１のＥＣＣフレーム用領域
１６ｂ  第２のＥＣＣフレーム用領域
１６ｃ  第３のＥＣＣフレーム用領域
１００  不揮発性半導体記憶装置
１００ａ  メモリ回路
１００ｂ  コントローラ回路
【図１】
2008108297.tif 000003
【図２】
2008108297.tif 000004
【図３】
2008108297.tif 000005
【図４】
2008108297.tif 000006
【図５】
2008108297.tif 000007
【図６】
2008108297.tif 000008
【図７】
2008108297.tif 000009