(57)【要約】【課題】比較器のオフセット異常によるＡ／Ｄ変換器の歩留まり低減を回避する構成のパイプライン型Ａ／Ｄ変換器の提供。【解決手段】カスケード接続され、前段より入力されたアナログ信号を所定ビットのデジタル信号に変換して出力する、第１乃至第Ｎ（ただし、Ｎは２以上の整数）のステージ（１０１〜１０Ｎ）を備え、第１乃至第Ｎ−１のステージ（１０１〜１０Ｎ−１）の各々が、アナログ信号を予め定められた互いに異なる基準電位と並列に比較する比較器を含むアナログデジタル変換回路を備え、第１乃至第Ｎ−１のステージは、該ステージの比較器が予備の比較器を備えた冗長構成とされ、前記冗長構成の比較器のうちの１つを選択的に活性化する比較器選択信号を出力する比較器選択回路（４０）を備え、冗長構成の比較器について、オフセットが許容値を超えている比較器であると判定された場合、前記比較器選択信号に基づき、オフセットが許容値を超えている比較器は予備の比較器で置き換えられる。【選択図】図１
2008205824.tif 000002
【特許請求の範囲】
【請求項１】
カスケード接続され、それぞれが、前段より入力されたアナログ信号を所定ビットのデジタル信号に変換して出力する複数段のステージを備えたパイプライン型アナログデジタル変換器であって、
前記複数段のステージの少なくとも１つのステージが、アナログ信号を並列に比較する複数の比較器の少なくとも１つについて予備の比較器を備えた冗長構成とされる、ことを特徴とするパイプライン型アナログデジタル変換器。
【請求項２】
カスケード接続され、それぞれが、前段より入力されたアナログ信号を所定ビットのデジタル信号に変換して出力する、第１乃至第Ｎ（ただし、Ｎは２以上の整数）のステージを備え、
前記第１乃至第Ｎ−１のステージの各々が、アナログ信号を予め定められた互いに異なる第１乃至第Ｍ（ただし、Ｍは２以上の所定の整数）の基準電位と並列に比較する第１乃至第Ｍの比較器を含むアナログデジタル変換回路を備え、
前記第１乃至第Ｎ−１のステージの少なくとも１つのステージは、該ステージの前記第１乃至第Ｍの比較器の少なくとも１つが予備の比較器を備えた冗長構成とされ、
前記冗長構成の比較器のうちの１つを選択的に活性化する比較器選択信号を出力する比較器選択回路を備えている、ことを特徴とするパイプライン型アナログデジタル変換器。
【請求項３】
前記冗長構成の比較器について、オフセットが許容値を超えている比較器であると判定された場合、前記比較器選択信号に基づき、オフセットが許容値を超えている比較器は前記予備の比較器で置き換えられる、ことを特徴とする請求項２記載のパイプライン型アナログデジタル変換器。
【請求項４】
前記第１乃至第Ｎ−１のステージの各ステージが、該ステージの前記第１乃至第Ｍの比較器の各比較器について、１つ又は複数の予備の比較器を備えた冗長構成とされており、
前記比較器選択回路は、前記第１乃至第Ｎ−１のステージの各ステージに対して、該ステージの冗長構成の前記第１乃至第Ｍの比較器のそれぞれについて１つの比較器を選択的に活性化する比較器選択信号を出力する、ことを特徴とする請求項２記載のパイプライン型アナログデジタル変換器。
【請求項５】
前記第１乃至第Ｎ−１のステージのいずれかのステージにおいて、該ステージの比較器のオフセットが許容値を超えていると判定された場合、前記比較器選択信号に基づき、オフセットが許容値を超えている前記比較器が予備の比較器で置き換えられる、ことを特徴とする請求項４記載のパイプライン型アナログデジタル変換器。
【請求項６】
前記第１乃至第Ｎのステージでそれぞれアナログデジタル変換されたビットデータを受け、デジタルエラー補正処理を行なってデジタル信号を出力するデジタルエラーコレクション回路を備え、
前記比較器選択回路は、前記第１乃至第Ｎのステージから前記デジタルエラーコレクション回路に出力されるビットデータの組み合わせが、前記第１乃至第Ｎ−１のステージのいずれかのステージ内の比較器のオフセットが許容値を超える所定のパタンに一致することを検出した場合、前記ステージの該当する比較器を予備の比較器に切り替えるために前記比較器選択信号を前記ステージに供給する、ことを特徴とする請求項４記載のパイプライン型アナログデジタル変換器。
【請求項７】
前記第１乃至第Ｎ−１のステージの各ステージは、前段からのアナログ信号を入力するサンプルホールド回路と、
前記アナログ信号を受けデジタル信号に変換するアナログデジタル変換回路と、
前記アナログデジタル変換回路から出力されるデジタル信号を受けアナログ信号に変換するデジタルアナログ変換回路と、
前記サンプルホールド回路の出力アナログ信号と前記デジタルアナログ変換回路の出力アナログ信号との差電圧を出力する減算回路と、
前記減算回路の出力信号を所定の増幅率で増幅する増幅回路と、
を備え、
前記アナログデジタル変換回路は、複数の比較器で入力アナログ信号を並列に比較するフラッシュ型のアナログデジタル変換回路とされ、前記複数の比較器の各々が冗長構成とされている、ことを特徴とする請求項１記載のパイプライン型アナログデジタル変換器。
【請求項８】
前記第Ｎのステージは、前記第Ｎ−１のステージから出力されるアナログ信号を入力してデジタル信号を出力するアナログデジタル変換回路を備え、
前記アナログデジタル変換回路は、それぞれに与えられた第１乃至第Ｌ（ただし、Ｌは２以上の整数）の基準電位にて、アナログ信号電圧を並列に比較する第１乃至第Ｌの比較器と、
前記アナログ信号電圧の範囲の上限の電位に近い電位と前記アナログ信号電圧を比較し、前記アナログ信号電圧が上限より大であるか否かを出力する比較器と、
前記アナログ信号電圧の範囲の下限の電位に近い電位と前記アナログ信号電圧を比較し、前記アナログ信号電圧が下限より小であるか否かを出力する比較器と、
前記第１乃至第Ｌの比較器の出力を符号化して所定ビットのデジタル信号を出力する符号器と、を備えている、ことを特徴とする請求項７記載のパイプライン型アナログデジタル変換器。
【請求項９】
カスケード接続され、それぞれに入力されたアナログ信号を所定ビットのデジタル信号に変換して出力する、第１乃至第Ｎ（ただし、Ｎは２以上の整数）のステージを備え、
前記第１乃至第Ｎ−１のステージの各々は、
前段からのアナログ信号をサンプルホールドする回路と、
サンプルホールドされた前記アナログ信号を受け、前記アナログ信号を予め定められた第１乃至第Ｍ（ただし、Ｍは２以上の所定の整数）の基準電位と並列に比較する第１乃至第Ｍの比較器を含むアナログデジタル変換回路と、
前記アナログデジタル変換回路から出力されるデジタル信号を受けアナログ信号に変換するデジタルアナログ変換回路と、
サンプルホールドされた前記アナログ信号と、前記デジタルアナログ変換回路からのアナログ信号の差電圧を出力する減算回路と、
前記減算回路の出力を所定の増幅率で増幅する増幅回路と、
を備え、
前記第１乃至第Ｎ−１のステージの少なくとも１つが、前記第１乃至第Ｍの比較器のそれぞれについて、少なくとも１つの予備の比較器を備えた冗長構成とされ、
前記第１乃至第Ｎ−１のステージの少なくとも１つに対して、前記冗長構成の比較器のうちの１つを選択的に活性化する比較器選択信号を出力する、比較器選択回路をさらに備えている、ことを特徴とするパイプライン型アナログデジタル変換器。
【請求項１０】
前記第１乃至第Ｎ−１のステージの各ステージが、該ステージの前記第１乃至第Ｍの比較器の各比較器について、１つ又は複数の予備の比較器を備えた冗長構成とされており、
前記比較器選択回路は、前記第１乃至第Ｎ−１のステージの各ステージに対して、該ステージの冗長構成の前記第１乃至第Ｍの比較器のそれぞれについて１つの比較器を選択的に活性化する比較器選択信号を出力する、ことを特徴とする請求項９記載のパイプライン型アナログデジタル変換器。
【請求項１１】
前記第Ｎのステージは、前記第Ｎ−１のステージから出力されるアナログ信号を入力してデジタル信号を出力するアナログデジタル変換回路を備え、
前記アナログデジタル変換回路は、それぞれに与えられた第１乃至第Ｌ（ただし、Ｌは２以上の整数）の基準電位にて、アナログ信号電圧を並列に比較する第１乃至第Ｌの比較器と、
前記アナログ信号電圧の範囲の上限の電位に近い電位と前記アナログ信号電圧を比較し、前記アナログ信号電圧が上限より大であるか否かを出力する比較器と、
前記アナログ信号電圧の範囲の下限の電位に近い電位と前記アナログ信号電圧を比較し、前記アナログ信号電圧が下限より小であるか否かを出力する比較器と、
前記第１乃至第Ｌの比較器の出力を符号化して所定ビットのデジタル信号を出力する符号器と、を備えている、ことを特徴とする請求項９記載のパイプライン型アナログデジタル変換器。
【請求項１２】
請求項１乃至１１のいずれか一に記載のパイプライン型アナログデジタル変換器を備えた半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログ・デジタル変換器に関し、特に、パイプライン型アナログ・デジタル変換器に関する。
【背景技術】
【０００２】
図１２は、従来のパイプライン型のアナログ・デジタル変換器（「Ａ／Ｄ変換器」、あるいは「ＡＤＣ」と略記される）の典型的な構成の一例を模式的に示す図である。従来のパイプライン型Ａ／Ｄ変換器について図１２を参照して説明する。なお、パイプライン型Ａ／Ｄ変換器の一般的な構成については、例えば特許文献１や非特許文献１、２等の記載が参照される。
【０００３】
図１２を参照すると、このパイプライン型Ａ／Ｄ変換器は、Ｎ段カスケード接続された第１ステージ（１００１）〜第Ｎステージ（２００）と、第１ステージ（１００１）〜第Ｎステージ（２００）からそれぞれ出力されるビットデータを受け、デジタルエラー補正処理を行って最終的なＮ＋１ビットのデジタル信号を出力するデジタルエラーコレクション回路３０とを備えている。
【０００４】
第１ステージ（１００１）は、アナログ信号を入力し、該アナログ入力信号を１．５ビット（＝２ビット−１）のデータに変換し、変換した１．５ビットデータをデジタルエラーコレクション回路３０へ出力し、入力したアナログ信号と変換されたビットデータに対応する電圧との残差（ｒｅｓｉｄｕｅ）を２倍した出力電圧を次段のステージ２（不図示）へ出力する。
【０００５】
第２ステージは、第１ステージ（１００１）から出力されるアナログ信号を入力し、該アナログ入力信号を１．５ビット（＝２ビット−１）のデータに変換し、変換した１．５ビットデータをデジタルエラーコレクション回路３０へ出力し、入力したアナログ信号と変換されたビットデータに対応する電圧との残差（ｒｅｓｉｄｕｅ）を２倍した出力電圧を次段の第２ステージ（不図示）へ出力する。以下、同様にして、各ステージにおいてＡ／Ｄ変換が行われ、最終段の第Ｎステージ（２００）では、第（Ｎ−１）ステージ（１００Ｎ−１）からアナログ信号を受けると、該アナログ信号電圧を２ビットデータに変換し、該２ビットデータをデジタルエラーコレクション回路３０へ出力する。
【０００６】
デジタルエラーコレクション回路３０は、第１ステージ（１００１）〜第Ｎステージ（２００）から出力されたビットデータを受け、各ビットデータを加算し、デジタルエラー補正処理を行い、Ｎ＋１ビットのデジタル信号を出力する。
【０００７】
図１４は、図１２に示したパイプライン型Ａ／Ｄ変換器のステージの構成を説明する図である。第１ステージ（１００１）〜第（Ｎ−１）ステージ（１００Ｎ−１）の機能ブロックは同一構成をとる。
【０００８】
図１４を参照すると、第１ステージ（１００１）〜第（Ｎ−１）ステージ（１００Ｎ−１）の各ステージは、サンプルホールド回路（Ｓ／Ｈ）１０１と、減算回路１０２と、増幅回路１０３と、Ａ／Ｄ変換回路（「ＡＤＣ」と略記される）１０４と、Ｄ／Ａ変換回路（「ＤＡＣ」と略記される）１０５とを含む。第Ｎステージ（２００）では、アナログ信号を後段に出力する必要がないため、図１８に示すようなフラッシュ型のＡ／Ｄ変換回路だけを少なくとも含んでいればよい。
【０００９】
図１４において、サンプルホールド回路１０１は、前段からのアナログ信号Ｖｉｎをサンプリングし、その電圧を保持する。Ａ／Ｄ変換回路１０４は、アナログ信号Ｖｉｎを１．５ビットのデータに変換し、変換したビットデータをデジタルエラーコレクション回路３０へ出力する。
【００１０】
Ｄ／Ａ変換回路１０５は、Ａ／Ｄ変換回路１０４によってデジタル変換されたデータをアナログ信号に変換する。
【００１１】
減算回路１０２は、サンプルホールド回路１０１で保持されている入力アナログ信号から、Ｄ／Ａ変換回路１０５から出力されたアナログ信号を減算し、減算結果（残差信号）を出力する。
【００１２】
増幅回路１０３は、減算回路１０２から出力される残差信号を増幅率２で電圧増幅し、増幅した電圧を次段のステージに出力する。かかる構成により、各ステージにおいて、入力アナログ信号の電圧範囲を同じ電圧幅（例えば＋Ｖｒｅｆと−Ｖｒｅｆの電圧範囲）にすることができる。
【００１３】
図１６は、第１ステージ（１００１）〜第（Ｎ−１）ステージ（１００Ｎ−１）の各ステージのＡ／Ｄ変換回路１０４（図１４参照）の構成の一例を示す図である。図１６を参照すると、Ａ／Ｄ変換回路１０４は、アナログ信号を、それぞれの基準電位と並列に比較する２つの比較器を備えたフラッシュ型のＡ／Ｄ変換回路として構成されている。すなわち、Ａ／Ｄ変換回路１０４は、アナログ信号を第１の基準電位と電圧比較し比較結果としてＢ１を出力する比較器１１０.１と、アナログ信号を第２の基準電位と電圧比較し比較結果としてＢ０を出力する比較器１１０.２と、比較器１１０.１、１１０.２からの比較結果Ｂ０、Ｂ１を入力して１．５ビットデータ（Ｄ０、Ｄ１）に符号化する符号器１１２とを備えている。ここで、各ステージにおける、入力アナログ信号の電圧範囲、すなわち比較器への入力アナログ信号の電圧範囲が＋Ｖｒｅｆから−Ｖｒｅｆの範囲にあるとき、第１の基準電位としては、例えば＋Ｖｒｅｆ／４、第２の基準電位としては、例えば−Ｖｒｅｆ／４などを選択する。各ステージにおいて、残差信号（図１４のサンプルホールド回路１０１の出力とＤＡＣ１０５の出力電圧の差）を増幅率２で電圧増幅したアナログ信号を次段のステージに入力する構成とされているため、比較器１１０.１の基準電位、比較器１１０.２の基準電位は、各ステージ間で同一値とされる。
【００１４】
前述したように、図１８は、第Ｎステージ（２００）の構成の一例を示す図である。図１８を参照すると、第Ｎステージ（２００）は、入力したアナログ信号を並列に比較する３つの比較器を備えたフラッシュ型のＡ／Ｄ変換回路として構成されている。すなわち、第Ｎステージは、アナログ信号を第１の基準電位と電圧比較し比較結果としてＢ２を出力する比較器１１１.１と、アナログ信号を第２の基準電位と電圧比較し比較結果としてＢ１を出力する比較器１１１．２と、アナログ信号を第３の基準電位と電圧比較し比較結果としてＢ０を出力する比較器１１１.３と、第１乃至第３の比較器１１１.１〜１１１.３からの比較結果Ｂ０、Ｂ１、Ｂ２を入力して、２ビットデータ（Ｄ０、Ｄ１）に符号化し、デジタル信号を出力する符号器１１３とを備えている。ここで、各ステージにおける、入力アナログ信号の電圧範囲、すなわち比較器への入力アナログ信号の電圧範囲が＋Ｖｒｅｆから−Ｖｒｅｆの範囲にあるとき、第１の基準電位としては、例えば＋Ｖｒｅｆ／２、第２の基準電位としては、例えば０、第３の基準電位としては、例えば−Ｖｒｅｆ／２などが選択される。
【００１５】
図２０（Ａ）は、各ステージにおける残差プロットであり、横軸は、第ｉステージ（ただし、１≦ｉ≦Ｎ−１）に入力されるアナログ信号Ｖｉｎ（図１４参照）であり、縦軸はステージから出力されるアナログ信号Ｖｏｕｔ（図１４参照）である。Ｖｉｎ、Ｖｏｕｔはともに＋Ｖｒｅｆ、−Ｖｒｅｆの範囲にある。図２０（Ａ）は、第ｉステージの比較器にオフセットがない場合、図２０（Ｂ）は、＋Ｖｒｅｆ／４と電圧比較する比較器にΔＶｃｏｍｐ１のオフセットがあり、−Ｖｒｅｆ／４と電圧比較する比較器にΔＶｃｏｍｐ２のオフセットがある場合の、残差プロットである（非特許文献１等参照）。
【００１６】
パイプライン型Ａ／Ｄ変換器においては、各ステージのデジタル出力コードに冗長ビットを持たせることで、比較器のオフセット許容値が緩和される。例えば各ステージの分解能が１．５ビットのパイプライン型Ａ／Ｄ変換器において、比較器がアナログ信号を±Ｖｒｅｆ／４と判定する場合、それぞれの比較器のオフセット値は、±Ｖｒｅｆ／４までは、Ａ／Ｄ変換器の単調性が保証されるため、許容されている（非特許文献１等参照）。
【００１７】
図１３に、参考として、パイプライン型Ａ／Ｄ変換器の一般的な構成を示しておく。図１３を参照すると、第１ステージ（１００ａ１）〜第（Ｎ−１）ステージ（１００ａＮ−１）は、（Ｂ１＋１）ｂｉｔ−１〜（ＢＮ−1＋１）ｂｉｔ−１、第Ｎステージ（２００ａ）はＢＮｂｉｔのデジタルデータ信号を出力する。Ｂ１〜ＢＮ−１はそれぞれ１以上の所定の整数である。なお、図１２の構成は、図１３におけるＢ１〜ＢＮ−１を１とし、ＢＮを２とした場合に相当する。図１５は、第１ステージ（１００ａ１）〜第（Ｎ−１）ステージ（１００ａＮ−１）の構成を示す図である。第１ステージ（１００ａ１）〜第（Ｎ−１）ステージ（１００ａＮ−１）は、ＡＤＣ回路１０４ａが（Ｂ＋１）ｂｉｔ−１のデジタル信号を出力し、増幅回路１０３ａの電圧増幅率は２Ｂとされる。図１７は、図１５のＡＤＣ回路１０４ａの構成を示す図である。図１７を参照すると、ＡＤＣ回路１０４ａは、（２Ｂ＋１−２）個の比較器１１０ａ．１〜１１０ａ．３を並列に備えた構成とされ、比較器１１０ａ．１〜１１０ａ．３の出力を入力する符号器１１２ａは（Ｂ＋１）ｂｉｔ−１のデジタル出力を出力する。図１９は、図１３の第Ｎステージ（２００ａ）の構成を示す図である。図１９を参照すると、第Ｎステージ（２００ａ）は、（２Ｂ−１）個の比較器１１１ａ．１〜１１１ａ．３を並列に備えた構成とされ、比較器１１１ａ．１〜１１１ａ．３の出力を入力する符号器１１３ａはＢｂｉｔ（図１３の場合、Ｂ＝ＢＮ）出力を出力する。
【００１８】
【特許文献１】特開２００５−７２８４４号公報
【非特許文献１】P.R.Gray “A 10b 20 Msample/s, 35mW Pipeline A/D Converter”、IEEE JOURNAL OF SOLID-STATE CIRCUITS, Vol.30, No.3, 1995/Mar
【非特許文献２】Byung-Moo “A 69-mW 10-bit 80-MSample/s Pipelined CMOS ADC”、IEEE JOURNAL OF SOLID-STATE CIRCUITS, Vol.38, No.12, 2003/Dec
【発明の開示】
【発明が解決しようとする課題】
【００１９】
上記した従来のパイプライン型Ａ／Ｄ変換器は、下記記載の問題点を有している。
【００２０】
（Ａ）一つの比較器が広範囲のデジタル出力コードに影響を与えるため、比較器のオフセット値が許容値を超えた場合に、急激にＡ／Ｄ変換器として所要の特性を満たさなくなる。
【００２１】
（Ｂ）比較器がエラーを起こした場合に、補正することができない。
【００２２】
（Ｃ）電源電圧の低下等による、Ａ／Ｄ変換器へ入力されるアナログ信号の電圧範囲の低減や、パイプラインステージのマルチビット化などにより、比較器の許容オフセット値（オフセット・マージン）が低減した場合に、所要の歩留まりを確保することが要求される比較器回路の実現が困難になる。比較器の許容オフセット値の低減により、比較器の歩留まりが低減し（比較器におけるオフセットエラーの発生頻度が上昇）、Ａ／Ｄ変換器の歩留まりが低減する。
【００２３】
（Ｄ）回路面積の縮小や比較器の高速化のため、ＭＯＳトランジスタのゲート長を短くすると、オフセット値の増加を起こしやすくなり、所要の歩留まりを確保することが要求される比較器回路の実現が困難になる。
【００２４】
パイプライン型Ａ／Ｄ変換器の原理上、比較器のオフセット値は、許容値を超えることはできない。比較器は、正帰還回路となるラッチ回路を用いて構成されるため、製造プロセスや形状などの製造ばらつきに対する感度が高い。製造ばらつきは、微細化の進展に伴い増加する傾向があるのに加えて、回路面積を縮小すると、一般に言われる、Pelgrom 則により、製造ばらつきの影響は大きくなるものと思量される。
【００２５】
そのため、低面積・低消費電力の比較器が必要な用途において、容量を用いたオフセットキャンセル手法やプリアンプを使用したオフセット低減手法を利用できない場合には、３σ程度以上の歩留まりの比較器を設計することが必要となる。このため、回路設計を困難とし、パイプライン型Ａ／Ｄ変換器の動作特性の精度、安定性、信頼性の実現を困難なものとしている。
【課題を解決するための手段】
【００２６】
本願で開示される発明は、上記課題を解決するため、概略以下の構成とされる。
【００２７】
本発明は、カスケード接続され、それぞれが、前段より入力されたアナログ信号を所定ビットのデジタル信号に変換して出力する複数段のステージを備えたパイプライン型アナログデジタル変換器であって、少なくとも１つの前記ステージが、アナログ信号を並列に比較する複数の比較器の少なくとも１つについて予備の比較器を備えた冗長構成とされる。
【００２８】
より詳しくは、本発明の１つのアスペクト（側面）に係るパイプライン型Ａ／Ｄ変換器は、カスケード接続され、それぞれが、前段より入力されたアナログ信号を所定ビットのデジタル信号に変換して出力する、第１乃至第Ｎ（ただし、Ｎは２以上の整数）のステージを備え、前記第１乃至第Ｎ−１のステージの各々が、アナログ信号を予め定められた互いに異なる第１乃至第Ｍ（ただし、Ｍは２以上の整数であり、その最小数は、該ステージの所定ビット数から決められる）の基準電位と並列に比較する第１乃至第Ｍの比較器を含むアナログデジタル変換回路を備え、前記第１乃至第Ｎ−１のステージの少なくとも１つのステージは、該ステージの前記第１乃至第Ｍの比較器の少なくとも１つが予備の比較器を備えた冗長構成とされ、冗長構成の比較器のうちの１つを選択的に活性化する比較器選択信号を出力する比較器選択回路を備えている。
【００２９】
本発明において、冗長構成の比較器についてオフセットが許容値を超えている比較器であると判定された場合、比較器選択信号に基づき、オフセットが許容値を超えている比較器は予備の比較器で置き換えられる。
【００３０】
本発明においては、前記第１乃至第Ｎ−１のステージの各ステージが、該ステージの前記第１乃至第Ｍの比較器の各比較器について、１つ又は複数の予備の比較器を備えた冗長構成とされており、前記比較器選択回路は、前記第１乃至第Ｎ−１のステージの各ステージに対して、該ステージの冗長構成の前記第１乃至第Ｍの比較器のそれぞれについて１つの比較器を選択的に活性化する比較器選択信号を出力する構成としてもよい。
【００３１】
本発明においては、前記第Ｎステージより２番目以前のステージにおいて、該ステージの比較器のオフセットが許容値を超えていると判定された場合、前記比較器選択信号に基づき、オフセットが許容値を超えている前記比較器が、予備の比較器で置き換えられる。
【００３２】
本発明においては、前記第１乃至第Ｎのステージでそれぞれアナログデジタル変換されたビットデータを受け、デジタルエラー補正処理を行ってデジタル信号を出力するデジタルエラーコレクション回路を備え、前記比較器選択回路は、前記デジタルエラーコレクション回路に前記第１乃至第Ｎのステージから供給されるビットデータの組み合わせが、前記第１乃至第Ｎ−１のステージのいずれかのステージの比較器のオフセットが許容値を超える所定のパタンに一致することを検出した場合、前記ステージの該当する比較器を別の比較器に切り替えるために前記比較器選択信号を出力する。
【００３３】
本発明においては、前記第１乃至第Ｎ−１のステージの各ステージは、前段からのアナログ信号を入力するサンプルホールド回路と、前記アナログ信号を受けデジタル信号に変換するアナログデジタル変換回路と、前記アナログデジタル変換回路から出力されるデジタル信号を受けアナログ信号に変換するデジタルアナログ変換回路と、前記サンプルホールド回路の出力アナログ信号と前記デジタルアナログ変換回路の出力アナログ信号との差電圧を出力する減算回路と、前記減算回路の出力信号を所定の増幅率で増幅する増幅回路と、を備え、前記アナログデジタル変換回路は、複数の比較器で入力アナログ信号を並列に比較するフラッシュ型のアナログデジタル変換回路とされ、前記複数の比較器の各々が冗長構成とされている。
【００３４】
本発明において、前記第Ｎのステージは、前記第Ｎ−１のステージから出力されるアナログ信号を入力してデジタル信号を出力するアナログデジタル変換回路を備え、該アナログデジタル変換回路は、それぞれに与えられた第１乃至第Ｌ（ただし、Ｌは２以上の整数）の基準電位にて、アナログ信号電圧を並列に比較する第１乃至第Ｌの比較器と、
前記アナログ信号電圧の範囲の上限の電位に近い電位と前記アナログ信号電圧を比較し、前記アナログ信号電圧が上限より大であるか否かを出力する比較器と、
前記アナログ信号電圧の範囲の下限の電位に近い電位と前記アナログ信号電圧を比較し、前記アナログ信号電圧が下限より小であるか否かを出力する比較器と、
前記第１乃至第Ｌの比較器の出力を符号化して所定ビットのデジタル信号を出力する符号器と、を備えている。
【００３５】
本発明の他のアスペクト（側面）に係るパイプライン型Ａ／Ｄ変換器は、カスケード接続され、それぞれに入力されたアナログ信号を所定ビットのデジタル信号に変換して出力する、第１乃至第Ｎ（ただし、Ｎは２以上の整数）のステージを備え、
前記第１乃至第Ｎ−１のステージの各々は、
前段からのアナログ信号をサンプルホールドする回路と、
サンプルホールドされた前記アナログ信号を受け、前記アナログ信号を予め定められた第１乃至第Ｍ（ただし、Ｍは２以上の所定の整数、その最小数は該ステージの所定ビット数から決められる）の基準電位と並列に比較する第１乃至第Ｍの比較器を含むアナログデジタル変換回路と、
前記アナログデジタル変換回路から出力されるデジタル信号を受けアナログ信号に変換するデジタルアナログ変換回路と、
サンプルホールドされた前記アナログ信号と、前記デジタルアナログ変換回路からのアナログ信号の差電圧を出力する減算回路と、
前記減算回路の出力を所定の増幅率で増幅する増幅回路と、
を備え、前記第１乃至第Ｎ−１のステージの少なくとも１つが、前記第１乃至第Ｍの比較器のそれぞれについて、少なくとも１つの予備の比較器を備えた冗長構成とされ、前記冗長構成の比較器のうちの１つを選択的に活性化する比較器選択信号を出力する比較器選択回路を備えている。
【００３６】
本発明において、前記第１乃至第Ｎ−１のステージの各ステージが、該ステージの前記第１乃至第Ｍの比較器の各比較器について、１つ又は複数の予備の比較器を備えた冗長構成とされており、前記比較器選択回路は、前記第１乃至第Ｎ−１のステージの各ステージに対して、該ステージの冗長構成の前記第１乃至第Ｍの比較器のそれぞれについて１つの比較器を選択的に活性化する比較器選択信号を出力する。
【発明の効果】
【００３７】
本発明によれば、Ａ／Ｄ変換器の歩留まりに対する比較器の歩留まりの影響を緩和することができる。その理由は、本発明においては、Ｎ段のステージを備えたパイプライン型Ａ／Ｄ変換器の第１ステージから第（Ｎ−１）ステージまでの少なくとも１つのステージに関して該ステージのフラッシュＡＤＣを構成する比較器を冗長構成とし、オフセット異常の比較器を他の比較器に置き換える構成としたためである。また、本発明によれば、Ａ／Ｄ変換器の歩留まりを向上するとともに、動作特性の精度の向上、安定性、信頼性の向上を可能としている。
【発明を実施するための最良の形態】
【００３８】
本発明の実施の形態について説明する。本発明に係るパイプライン型Ａ／Ｄ変換器は、カスケード接続され、それぞれが、前段より入力されたアナログ信号を所定ビットのデジタル信号に変換して出力する、第１乃至第Ｎ（ただし、Ｎは２以上の整数）のステージ（１０１〜１０Ｎ-1、２０）を備え、第１乃至第Ｎ−１のステージの各々が、アナログ信号を予め定められた互いに異なる第１乃至第Ｍ（ただし、Ｍは２以上の整数であり、その最小数は該ステージの所定ビット数から決められる）の基準電位と並列に比較する第１乃至第Ｍの比較器を含むアナログデジタル変換回路を備え、第１乃至第Ｎ−１のステージの少なくとも１つのステージは、該ステージの前記第１乃至第Ｍの比較器の少なくとも１つが
予備の比較器を備えた冗長構成とされ、冗長構成の比較器のうちの１つを選択的に活性化する比較器選択信号を出力する比較器選択回路（４０）を備えている。冗長構成の比較器についてオフセットが許容値を超えている比較器であると判定された場合、比較器選択信号に基づき、オフセットが許容値を超えている比較器は予備の比較器で置き換えられる。
【００３９】
プロセスの微細化や回路性能向上のため必要な素子面積の削減は、比較器のオフセットを増加させる要因となる。一方、回路の低電圧化などにより、Ａ／Ｄ変換器の入力電圧範囲が狭くなる。Ａ／Ｄ変換器の分解能を高くする場合、比較器のオフセット許容値は低下する。これらのオフセット余裕が小さくなる条件において、必要な歩留まりとなる比較器を低面積・低消費電力で実現することは困難であるが、本発明においては、比較器を冗長構成とすることで、比較器に要求されるマージンを緩和している。このため、歩留まりの観点からは選択することが困難とされる、回路性能の向上に有利な素子サイズを選択することができる。
【００４０】
本発明においては、パイプライン型Ａ／Ｄ変換器の各ステージのフラッシュ型Ａ／Ｄ変換器の比較器を冗長構成とし、最後段（第Ｎステージ）より２番目以前のステージの比較器が、許容値を超えるオフセット値（オフセットエラー）となる場合、当該オフセットエラーの比較器を予備の比較器で置換する。すなわち、許容値を超えるオフセット値を持つ比較器が存在した場合、対応する予備の比較器を動作させる制御信号を出力し、許容値を超えるオフセット値を持つ比較器の動作を停止する制御信号を出力する。ある比較器が許容値を超えるオフセット値を持つか否かは、各ステージから出力されるビットデータを利用してデジタル信号処理で検出する。
【００４１】
以下の実施例では、パイプライン型Ａ／Ｄ変換器のＮ段のステージのうち第１ステージ〜第（Ｎ−１）ステージの分解能が１．５ビット、第Ｎステージの分解能が２ビットの例に即して詳細に説明され、そのあと、他の実施例として、第１ステージ〜第（Ｎ−１）ステージの分解能が２．５ビット、第Ｎステージの分解能が３ビットのパイプライン型Ａ／Ｄ変換器におけるオフセットエラーの検出処理の一例が説明される。
【実施例】
【００４２】
図１は、本発明の一実施例の構成を示す図である。図２は、図１の第１ステージ（１０１）〜第（Ｎ−１）ステージ（１０Ｎ−１）の構成を機能的に説明する図である。図５は、図１の第Ｎステージ（２０）の構成を機能的に説明する図である。図１を参照すると、本実施例のパイプライン型Ａ／Ｄ変換器は、第１ステージ（１０１）〜第Ｎステージ（２０）と、第１ステージ（１０１）〜第Ｎステージ（２０）から出力されるビットデータを受け、デジタルエラー補正処理を行って最終的なＮ＋１ビットのデジタル信号を出力するデジタルエラーコレクション回路３０と、各ステージに対して比較器を選択するための比較器選択信号を出力する比較器選択回路４０と、を備えている。
【００４３】
図２を参照すると、第１ステージ（１０１）〜第（Ｎ−１）ステージ（１０Ｎ−１）の各ステージは、サンプルホールド回路（１０１）と、減算回路（１０２）と、ＡＤＣ（アナログデジタル変換）回路（１２）、ＤＡＣ（デジタルアナログ変換）回路（１０５）と、増幅器（１０３）と、を備える。
【００４４】
本実施例においては、第１ステージ（１０１）〜第（Ｎ−１）ステージ（１０Ｎ−１）にそれぞれ含まれるＡＤＣ（アナログデジタル変換）回路（１２）（図２参照）が冗長構成の比較器を含み、比較器選択回路４０により使用する比較器を選択する。
【００４５】
本実施例のパイプライン型Ａ／Ｄ変換器においては、第１ステージ（１０１）〜第（Ｎ−１）ステージ（１０Ｎ−１）は１．５ビット（３値）のデータをデジタルエラーコレクション回路３０へ出力する。第Ｎステージ（２０）は、その前段から受けるアナログ信号を２ビットのデータに変換してデジタルエラーコレクション回路３０へ出力する。
【００４６】
デジタルエラーコレクション回路３０は、各ステージから出力されたビットデータを受け、各ビットデータを加算し、デジタルエラー処理を行い、Ｎ＋１ビットのデジタル信号を出力する。
【００４７】
比較器選択回路４０は、第１ステージ（１０１）〜第Ｎステージ（２０）からデジタルエラーコレクション回路３０に出力されるビットデータと、後述する制御信号（ＰＯＶＲ、ＭＯＶＲ）とを入力し、第１ステージ（１０１）〜第（Ｎ−１）ステージ（１０Ｎ−１）に対して、比較器選択信号を出力する。第１ステージ（１０１）〜第（Ｎ−１）ステージ（１０Ｎ−１）では、比較器選択回路４０からの比較器選択信号を受け、冗長構成の比較器のうち該比較器選択信号で選択された比較器を活性化し、非選択の比較器を非活性化（動作を停止）させる。
【００４８】
本実施例のパイプライン型Ａ／Ｄ変換器におけるアナログデジタル変換のパイプライン動作について説明する。第１ステージ（１０１）は、入力されたアナログ入力信号を受け、ＡＤＣ回路（１２）（図２参照）が１．５ビットのデータに変換し、変換したビットデータをエラーコレクション回路３０及びＤＡＣ（デジタルアナログ変換）回路（１０５）（図２参照）に出力し、該ビットデータに基づき、ＤＡＣ回路（１０５）が生成する該ビットデータに対応するアナログ電圧と、第１ステージ（１０１）に入力されたアナログ入力信号を受けサンプルホールド回路（１０１）（図２参照）が生成する電圧との残差を２倍した電圧を出力アナログ信号Ｖｏｕｔ１として、不図示のステージ２に出力する。
【００４９】
ステージ２は、前段の第１ステージ（１０１）からアナログ信号Ｖｏｕｔ１を受け、ステージ２内のＡＤＣ回路（１２）（図２参照）により、アナログ電圧を２つのレベル（＋Ｖｒｅｆ／４、−Ｖｒｅｆ／４）と比較器で並列に比較して１．５ビットのデータに変換し、変換したビットデータをデジタルエラーコレクション回路３０とＤＡＣ回路（１０５）（図２参照）に出力する。前記ビットデータに基づき、ＤＡＣ回路（１０５）（図２参照）が生成するビットデータに対応するアナログ電圧と、前記アナログ信号Ｖｏｕｔ１を受け、サンプルホールド回路（１０１）（図２参照）が生成する電圧との残差を２倍した電圧を出力アナログ信号Ｖｏｕｔ２として次段のステージへ出力する。
【００５０】
以下、同様にして、各ステージにおいてＡ／Ｄ変換が行われ、最終段の第Ｎステージで（２０）は、第（Ｎ−１）ステージ（１０Ｎ−１）からアナログ信号ＶｏｕｔＮ−１を受け、アナログ電圧を３つのレベルと比較器で並列に比較して２ビットのデータに変換し、変換したビットデータをエラーコレクション回路３０へ出力し、さらに、制御信号ＰＯＶＲ、ＭＯＶＲを出力する（信号ＰＯＶＲ、ＭＯＶＲは後述する）。
【００５１】
そして、各ステージから出力されたビットデータに基づいて、デジタルエラーコレクション回路３０が各ビットデータを加算するとともにデジタルエラー補正処理を行い、最終的にＮ＋１ビットのデジタル信号が出力される。
【００５２】
本実施例においては、各ステージからデジタルエラーコレクション回路３０に供給される１．５ビットデータ及び２ビットデータは、比較器選択回路４０にも供給され、第Ｎステージ（２０）からの信号ＰＯＶＲ、ＭＯＶＲは、比較器選択回路４０に供給され、比較器の選択に用いられる。
【００５３】
本実施例において、比較器選択回路４０は、各ステージからデジタルエラーコレクション回路３０に供給されるビットデータに基づき、各ステージに比較器選択信号を出力する機能を実現するものであれば、任意の構成とされる。比較器選択回路４０は、各ステージ内の比較器のオフセットエラー（オフセットが許容値を超える）を検出するテスト時のみに、各ステージからデジタルエラーコレクション回路３０に供給されるビットデータに基づくオフセットエラーの比較器の検出を行うようにしてもよい。この場合、通常動作時には、比較器選択回路４０は、各ステージ内の比較器のオフセットエラーの検出は行わず、前回のテストで決定された比較器選択信号の値を次のテストまで保持する。すなわち、オフセットエラーのテストモードを制御するテスト制御信号（不図示）が比較器選択回路４０に供給され、テスト時に決定された比較器選択信号の値を該テスト制御信号（不図示）が次に活性化されるまで保持する構成としてもよい。
【００５４】
なお、図１では、単に信号配線を見やすくするため、比較器選択回路４０を、第１ステージ（１０１）〜第Ｎステージ（２０）とデジタルエラーコレクション回路３０との間に配設する構成を例示したが、比較器選択回路４０は、第１ステージ（１０１）〜第Ｎステージ（２０）からデジタルエラーコレクション回路３０に供給されるビットデータ、制御信号を受け取る構成であれば、どこに配置してもよく、例えばデジタルエラーコレクション回路３０の後段に配置してもよいことは勿論である。また、デジタルエラーコレクション回路３０で一旦受け取った各ステージのビットデータを、デジタルエラーコレクション回路３０から比較器選択回路４０に受け渡す構成としてもよいことは勿論である。比較器選択回路４０を不図示のＢＩＳＴ（Built  In  Self  Test）回路内に設ける構成としてもよい。あるいは、テスト時に、第１ステージ（１０１）〜第Ｎステージ（２０）からデジタルエラーコレクション回路３０に供給されるビットデータ、制御信号を、パイプライン型Ａ／Ｄ変換器外部の不図示のコントローラ又はテスタ等に供給し、不図示のコントローラ又はテスタ等でオフセットエラーに該当するステージの比較器を検出し、検出結果を受け、比較器選択回路４０が、該ステージへの比較器選択信号を変更し予備の比較器に切り替える構成としてもよい。あるいは、比較器選択回路４０とデジタルエラーコレクション回路３０を一体化した１つの回路ブロックとして構成としてもよいことは勿論である。
【００５５】
図３は、図２にその構成を示した第１ステージ（１０１）〜第（Ｎ−１）ステージ（１０Ｎ−１）のＡＤＣ回路（１２）の構成を機能的に説明するブロック図である。第１ステージ（１０１）〜第（Ｎ−１）ステージ（１０Ｎ−１）の回路は、全て同じ構成である。第Ｎステージ（２０）は、図１に示される１．５ビットの出力データが２ビットの出力データとなる。図３を参照すると、ＡＤＣ回路（１２）は第１の基準電位とアナログ信号を比較し比較結果Ｂ１を出力する冗長構成の比較器回路１３．１と、第２の基準電位とアナログ信号を比較し比較結果Ｂ０を出力する冗長構成の比較器回路１３．２と、比較器回路１３．１の出力Ｂ１と比較器回路１３．２の出力Ｂ０を受け符号化した１．５ビットデータ（Ｄ１、Ｄ０）を出力する符号器１５と、を備えている。なお、本実施例のパイプライン型Ａ／Ｄ変換器がアナログデジタル変換をする電圧範囲が＋Ｖｒｅｆから−Ｖｒｅｆの間にあり、第１の基準電位として＋Ｖｒｅｆ／４を、第２の基準電位として−Ｖｒｅｆ／４を選択し、比較器回路１３．１は高基準電位の比較器回路、比較器回路１３．２は低基準電位の比較器回路とする。また、ＡＤＣ回路（１２）が入力アナログ信号を変換したビットデータをＤＡＣ回路（１０５）に出力し、そのビットデータに基づいてＤＡＣ回路（１０５）はビットデータに対応し生成するアナログ電圧と、サンプルホールド回路（１０１）が生成するアナログ電圧を差し引き、差し引いた値に所定の増幅率（例えば２）で電圧増幅しアナログ信号を出力する。
【００５６】
図４は、図３の低基準電位の比較器回路１３．２と高基準電位の比較器回路１３．１の構成を示す図である。図４を参照すると、各比較器回路は、冗長構成として、アナログ信号を並列に比較する２つの比較器１３１.１、１３１.２と、論理バッファ１３４を備えている。冗長構成とする比較器の数を２以上としてもよいことは勿論である。比較器選択信号により、比較器１３１.１、１３１.２のいずれか１つが活性化され、残りは非活性とされる。特に制限されないが、比較器選択信号は、２ビット並列の信号とされ、各ビットは、２つの比較器１３１.１、１３１.２のイネーブル（活性化）とディスエーブル（非活性化）を制御する。比較器選択信号は、シリアルで転送して、比較器回路側で並列の２ビットに変換して、２つの比較器１３１.１、１３１.２に供給するようにしてもよい。比較器選択回路４０（図１）からの比較器選択信号は、低基準電位の比較器回路１３.２（図３参照）と、高基準電位の比較器回路１３.１（図３参照）とに個別に供給される。また、比較器選択信号は、各第１ステージ〜Ｎ−１に個別に供給される。
【００５７】
図３の高基準電位の比較器回路１３.１では、比較判定用の基準電位は、＋Ｖｒｅｆ／４、低基準電位の比較器回路１３.２では、比較判定用の基準電位は−Ｖｒｅｆ／４とされる（＋Ｖｒｅｆ〜−Ｖｒｅｆは、Ａ／Ｄ変換器の入力信号電圧の範囲とする）。したがって、図４の基準電位は、高基準電位の比較器回路、低基準電位の比較器回路であるかに応じて、＋Ｖｒｅｆ／４又は−Ｖｒｅｆ／４となる。なお、第１ステージ乃至第（Ｎ−１）ステージにおいても、高基準電位の比較器回路１３．１の基準電位は、共通に＋Ｖｒｅｆ／４とされ、低基準電位の比較器回路１３．２の基準電位は、共通に−Ｖｒｅｆ／４とされる。
【００５８】
図５を参照すると、図１の第Ｎステージ（２０）は、第（Ｎ−１）ステージ（１０Ｎ−１）の出力Ｖｉｎを、３つの比較器１７.１〜１７.３で並列に受け、符号器１８は、３つの比較器１７.１〜１７.３の出力を受け符号化し、２ビット（Ｄ０、Ｄ１）を生成する。第（Ｎ−１）ステージ（１０Ｎ−１）からのアナログ信号を並列に入力する比較器１７.１〜１７.３の基準電位として、それぞれ、＋Ｖｒｅｆ／２、０、−Ｖｒｅｆ／２を選択できる。比較器１７a.１は、第（Ｎ−１）ステージからのアナログ信号電圧を＋Ｖｒｅｆに近い電圧と比較し、比較器１７a.１が論理１と判定すると、ＰＯＶＲが論理１のレベルとなり、バッファ１９.１から活性状態（ｈｉｇｈレベル）の２値論理信号ＰＯＶＲを出力する。更に比較器１７a.２は、第（Ｎ−１）ステージからのアナログ信号電圧を−Ｖｒｅｆと電圧比較し、比較器１７a.２が論理０と判定するとＭＯＶＲが論理０のレベルとなり、バッファ１９.２から活性状態（ｈｉｇｈレベル）の２値論理信号ＭＯＶＲを出力する。このように、２ビット分解能を持つ第（Ｎ−１）ステージの比較器は、−（１／２）Ｖｒｅｆ、０、＋（１／２）Ｖｒｅｆ、及び、−Ｖｒｅｆ付近、＋Ｖｒｅｆ付近で信号の大きさを判定する。第Ｎステージ（２０）において、＋Ｖｒｅｆ付近及び−Ｖｒｅｆ付近の信号の大きさをそれぞれ判定する比較器１７a.１と１７a.２として、好ましくは、他の比較器１７.１〜１７.３より、もオフセットが小さい比較器を用いるものとする。比較器１７a.１、１７a.２は、通常動作時には非活性になり、本実施例のパイプライン型Ａ／Ｄ変換器における他の比較器と異なる構成を選択できることなどにより、オフセットは小さく難易度は比較的高くない。
【００５９】
図３の符号器１５の構成の一例を図９（Ａ）、図９（Ｂ）に示す。図９（Ａ）は、図３の符号器１５の真理値表、図９（Ｂ）はその論理構成図である。図３の比較器回路１３.１、１３.２の２ビット出力（Ｂ１、Ｂ０）が（０、０）の場合、アナログ信号電圧は、＋Ｖｒｅｆ／４、−Ｖｒｅｆ／４のいずれよりも低い。符号器１５の出力（Ｄ１、Ｄ０）は（０、０）となる。（Ｂ１、Ｂ０）＝（０、１）の場合、アナログ信号電圧は、＋Ｖｒｅｆ／４より低く、−Ｖｒｅｆ／４よりも高い。符号器１５の出力（Ｄ１、Ｄ０）は（０、１）となる。（Ｂ１、Ｂ０）＝（１、１）の場合、アナログ信号電圧は、＋Ｖｒｅｆ／４より高く、−Ｖｒｅｆ／４よりも高い。符号器１５の出力（Ｄ１、Ｄ０）は（１、０）となる。符号器１５は、Ｂ０とＢ１の相補信号Ｂ１Ｂを入力し、Ｄ０を出力するＡＮＤ回路ＡＮＤ１と、Ｂ１Ｂを入力しＤ１を出力するインバータＩＮＶ１とから構成される。
【００６０】
図３の符号器１５の構成の別の例の真理値表と論理構成図を、図１０（Ａ）、図１０（Ｂ）に示す。図１０（Ａ）、図１０（Ｂ）の符号器では、比較器の出力（Ｂ１、Ｂ０）の組み合わせに、（１、０）が追加されており、（Ｂ１、Ｂ０）＝（１、０）に対して、（Ｂ１、Ｂ０）＝（０、１）と同一の出力コード（Ｄ１、Ｄ０）を出力する。符号器１５は、Ｂ０の相補信号Ｂ０ＢとＢ１の相補信号Ｂ１Ｂを入力するＮＯＲ回路ＮＯＲ１と排他的論理和回路ＥＸＯＲ１とから構成される。
【００６１】
以下では、本実施例において、許容値を超えるオフセット値を持つ比較器を検出する手法の一例を説明する。
【００６２】
（１）最後段より２番目以前のステージ（第１ステージ〜第（Ｎ−１）ステージ）のうちのあるステージの符号器の出力（Ｄ１、Ｄ０）が（０、０）であり（比較器の出力（Ｂ１、Ｂ０）が（０、０）、アナログ信号電圧は−Ｖｒｅｆ／４よりも小）、当該ステージより後方の全てのステージの符号器の出力Ｄ１が１であり（アナログ信号電圧は、＋Ｖｒｅｆ／４よりも大）、第ＮステージからのＰＯＶＲ信号が活性状態（比較器で比較されるアナログ信号が＋Ｖｒｅｆ程度以上）とされている場合、該ステージの低基準電位の比較器回路の比較器の選択を変更する。すなわち、この場合、該ステージの低基準電位の比較器回路の現在選択されている比較器はオフセットが許容値を超えている。
【００６３】
（２）最後段より２番目以前のステージ（第１ステージ〜第（Ｎ−１）ステージ）のうちのあるステージの符号器の出力（Ｄ１、Ｄ０）が（０、１）であり（アナログ信号電圧は−Ｖｒｅｆ／４と＋Ｖｒｅｆ／４の間）、当該ステージよりも後方の全てのステージの符号器の出力Ｄ１が１であり（アナログ信号電圧は、＋Ｖｒｅｆ／４よりも大）、第ＮステージからのＰＯＶＲ信号が活性状態とされている場合、該ステージの高基準電位の比較器回路の比較器の選択を変更する。すなわち、この場合、該ステージの高基準電位の比較器回路の現在選択されている比較器はオフセットが許容値を超えている。
【００６４】
（３）最後段より２番目以前のステージ（第１ステージ〜第（Ｎ−１）ステージ）のうちのあるステージの符号器の出力（Ｄ１、Ｄ０）が（０、１）であり（アナログ信号電圧は−Ｖｒｅｆ／４と＋Ｖｒｅｆ／４の間）、当該ステージより後方の全てのステージの符号器の出力（Ｄ１、Ｄ０）が（０、０）であり（アナログ信号電圧は−Ｖｒｅｆ／４より小）、第ＮステージからのＭＯＶＲ信号が活性状態（比較器で比較されるアナログ信号が−Ｖｒｅｆ程度以下）とされているとき、該ステージの低基準電位の比較器回路における比較器の選択を変更する。
【００６５】
（４）最後段より２番目以前のステージ（第１ステージ〜第（Ｎ−１）ステージ）のうちのあるステージのデジタル出力（Ｄ１、Ｄ０）が（１、０）であり（アナログ信号電圧は、＋Ｖｒｅｆ／４よりも大）、当該ステージより後方の全てのステージの出力（Ｄ１、Ｄ０）が（０、０）であり（アナログ信号電圧は−Ｖｒｅｆ／４よりも小）、第ＮステージからのＭＯＶＲ信号が活性状態とされているとき、該ステージの高基準電位の比較器回路における比較器の選択を変更する。
【００６６】
図６、図７、図８は、本発明を説明するための図である。図６は、比較器の閾値と比較器のオフセット許容値の組み合わせ一覧で示したものであり、図６の項目Ａ〜Ｊは、図７の（Ａ）〜（Ｄ）、図８の（Ｅ）〜（Ｊ）にそれぞれ対応している。図７、図８の（Ａ）〜（Ｊ）において、横軸は、第ｉステージ（ただし、１≦ｉ≦Ｎ−１）への入力、すなわち第ｉステージのサンプルホールド及びアナログデジタル回路への入力である。一方、縦軸は、第ｉステージの出力すなわち第ｉステージの増幅器の出力であり、図２０の残差プロットに対応する。なお、図７、図８は、単に図面作成の都合で分図したものである。
【００６７】
図７の（Ａ）は、高基準電位の比較器回路（図３の１３.１）の閾値（Ｖｃｏｍｐ１）と低基準電位の比較器回路（図３の１３.２）の閾値（Ｖｃｏｍｐ２）がともに許容範囲内の場合であり、比較器の選択は変更される必要がない。比較器の歩留まりは２σ以上であるとすると、図７の（Ａ）の組み合わせになる確率は、９１．１％程度以上を占める。なお９１．１％は２σの２乗である。
【００６８】
図８の（Ｊ）は、高基準電位の比較器回路（図３の１３.１）の閾値（Ｖｃｏｍｐ１）と低基準電位の比較器回路（図３の１３.２）の閾値（Ｖｃｏｍｐ２）がともに許容範囲を超える場合である。このように比較器が２つとも誤動作する場合、各ステージ内のアナログデジタル変換回路の出力論理を工夫することで、結果として、判定される信号のレベルがどの範囲にあるか分かる。このため、各ステージ内のアナログデジタル回路の出力論理を工夫すること等で比較器の選択を変更しなくてよくなる。比較器の歩留まりは２σ以上であるとすると、図８の（Ｊ）の組み合わせになる確率は最大０．０５２％程度以下と稀である。
【００６９】
図７の（Ｂ）、（Ｃ）、（Ｄ）、図８の（Ｅ）の組み合わせが存在すると、比較器の選択は１回以上変更される。
【００７０】
図７の（Ｂ）は、高基準電位の比較器回路（図３の１３.１）の閾値（Ｖｃｏｍｐ１）が許容範囲内であり、低基準電位の比較器回路（図３の１３.２）の閾値（Ｖｃｏｍｐ２）が負の許容値を超える場合である。
【００７１】
図７の（Ｃ）は、高基準電位の比較器回路（図３の１３.１）の閾値（Ｖｃｏｍｐ１）が許容範囲内であり、低基準電位の比較器回路（図３の１３.２）の閾値（Ｖｃｏｍｐ２）が正の許容値を超える場合である。
【００７２】
図７の（Ｄ）は、高基準電位比較器（図３の１３.１）の閾値（Ｖｃｏｍｐ１）が負の許容値を超え、低基準電位の比較器回路（図３の１３.２）の閾値（Ｖｃｏｍｐ２）が許容範囲内である場合である。
【００７３】
図８の（Ｅ）は、高基準電位の比較器回路（図３の１３.１）の閾値（Ｖｃｏｍｐ１）が正の許容値を超え、低基準電位の比較器回路（図３の１３.２）の閾値（Ｖｃｏｍｐ２）が許容範囲内である場合である。
【００７４】
図８の（Ｆ）、（Ｇ）の組み合わせが存在すると、比較器の選択は２回以上変更される。
【００７５】
図８の（Ｆ）は、高基準電位の比較器回路（図３の１３.１）の閾値（Ｖｃｏｍｐ１）が負の許容値を超え、低基準電位の比較器回路（図３の１３.２）の閾値（Ｖｃｏｍｐ２）が負の許容値を超える場合である。
【００７６】
図８の（Ｇ）は、高基準電位の比較器回路（図３の１３.１）の閾値（Ｖｃｏｍｐ１）が正の許容値を超え、低基準電位の比較器回路（図３の１３.２）の閾値（Ｖｃｏｍｐ２）が正の許容値を超える場合である。
【００７７】
図８の（Ｈ）、（Ｉ）の組み合わせの場合は、オフセット値を超えた比較器の検出方法は、それぞれ図８の（Ｃ）、（Ｄ）と同じであるため、比較器の選択は、１回以上変更される。
【００７８】
図８の（Ｈ）は、高基準電位の比較器回路（図３の１３.１）の閾値（Ｖｃｏｍｐ１）が許容範囲内にあり、低基準電位の比較器回路（図３の１３.２）の閾値（Ｖｃｏｍｐ２）が正の許容値を超える場合であり、比較器の判定点が逆転する場合（Ｖｃｏｍｐ２＜Ｖｃｏｍｐ１）である。
【００７９】
図８の（Ｉ）は、高基準電位の比較器回路（図３の１３.１）の閾値（Ｖｃｏｍｐ１）が負の許容値を超え、低基準電位の比較器回路（図３の１３.２）の閾値（Ｖｃｏｍｐ１）が許容範囲内にあり、比較器の判定点が逆転する場合（Ｖｃｏｍｐ１＜Ｖｃｏｍｐ２）である。
【００８０】
図８の（Ｈ）、（Ｉ）、（Ｊ）の組み合わせにおいて、比較器の判定点が逆転した場合でも、符号器（図３の１５）の出力信号は、比較器の判定点が逆転しない場合と同じ結果を出す必要があるため、回路構成を変更する。
【００８１】
なお、高基準電位の比較器回路（図３の１３.１）、低基準電位の比較器回路（図３の１３.２）において、全ての予備の比較器のオフセット値が、許容値以上となるときは、Ａ／Ｄ変換器の性能は保証されない。
【００８２】
本実施例においては、比較器を選択するトレーニング期間（テスト期間）を設け、該トレーニング期間は、外部から入力する信号で制御する。
【００８３】
図１１（Ａ）は、１．５ビット分解能ステージの１０ビット・パイプライン型Ａ／Ｄ変換器における比較器の歩留まりが影響するパイプライン型Ａ／Ｄ変換器の歩留まりを表形式で一覧にして示したものである。図１１（Ｂ）は、比較器の歩留まりと、パイプライン型Ａ／Ｄ変換器の歩留まりを、冗長なし（黒丸）、冗長１個（黒四角）、冗長２個（黒三角）で示したグラフである。比較器の歩留まりが９８．８％のとき、冗長構成としないＡ／Ｄ変換器の歩留まりは８１．９％以下となり、２個組みの冗長構成の比較器、つまり各１個予備の比較器を持つ冗長構成とするＡ／Ｄ変換器の歩留まりは９９．７％以下となる。
【００８４】
本実施例によれば、比較器を冗長構成としたことにより、比較器回路の回路設計を容易化する。パイプライン型Ａ／Ｄ変換器の歩留まりを、９９．０％以上とするためには、冗長構成としない比較器の歩留まりは９９．９５％以上（＝３．５σ以上）であることが必要である。
【００８５】
これに対して、本発明にしたがって、各比較器につき冗長となる比較器を１個追加したパイプライン型Ａ／Ｄ変換器の歩留まりを９９．０％以上とするには、各比較器の歩留まりは、９７．９％以上（＝２．３σ以上）に緩和できる。
【００８６】
本実施例によれば、比較器のオフセット値のばらつきが緩和されることで、比較器の回路の高速化や低面積化に有利な素子サイズを選択可能になる。また、パイプライン型Ａ／Ｄ変換器を搭載した半導体集積回路装置の製品歩留まりの向上に貢献する。
【００８７】
比較器の許容オフセット値をＡ［ｍＶ］、比較器のオフセット値のばらつき幅（σ値）をＢ［ｍＶ］とすると、許容オフセット値以下になる比較器の歩留まりは、次式（１）で表される。
（Ａ／Ｂ）σ                  ・・・(1)
【００８８】
ｘ＝（Ａ／Ｂ）σとすると、比較器の歩留まりのみがパイプライン型Ａ／Ｄ変換器の歩留まりに影響するとして、パイプライン型Ａ／Ｄ変換器の歩留まりは、次式（２）で与えられる。
ｘＮ                            ・・・(2)
（ただし、Ｎはパイプライン型Ａ／Ｄ変換器の歩留まりに影響を与える比較器の総数）
【００８９】
ある判定点に対する比較器をＣ個ずつの冗長構成としたとき、各比較器の歩留まり（％）は次式（３）で表される。
｛１−（１−ｘ）Ｃ｝ × １００            ・・・(3)
（ただし、ｘ＝（Ａ／Ｂ）σ）
【００９０】
よって、パイプライン型Ａ／Ｄ変換器の歩留まり（％）は、
｛１−（１−ｘ）Ｃ｝Ｎ × １００        ・・・(4)
（ただし、ｘ＝（Ａ／Ｂ）σ）
となる。
【００９１】
次に、別の実施例として、以下では、第１ステージ〜第（Ｎ−１）ステージについて１．５ビットデータ（１．５ビット分解能）とは異なるコードを出力するステージを含むパイプライン型Ａ／Ｄ変換器において、オフセットが許容値を超える比較器を検出する手法を説明する。図１に示したＮ段のパイプライン型Ａ／Ｄ変換器において、第Ｎステージより２番目以前の任意のステージが比較器６個により、デジタル値に変換される場合に、エラーを起こした比較器を検出する方法を以下に説明する。なお、一般に、このステージは、「２．５ビット分解能」（又は「２．８ビット分解能」）のステージと呼ばれる。
【００９２】
２．５ビット分解能のパイプライン型Ａ／Ｄ変換器では、図１３における第１ステージ〜第（Ｎ−１）ステージのＢ１〜ＢＮ−１は２、第ＮステージのＢＮは３とされる。本実施例は、図１３の構成に、図１の比較器選択回路４０を備えたものである。第１ステージ（１００ａ１）〜第（Ｎ−１）ステージ（１００ａＮ−１）の構成は同一とされ、例えば図１５に示す構成とされる。図１５のＡＤＣ回路１０４ａは、アナログ信号を基準電位と並列に比較する６個の比較器を備え、６個の比較器の各々は冗長構成とされ、冗長構成の比較器は、比較器選択回路からの比較器選択信号を入力し１つの比較器が選択される。すなわち、例えば図１７の比較器１１０ａ．１〜比較器１１０ａ．３の各々を、図４に示した冗長構成としたものである（ただし、図１７において、Ｂ＝２）。また、第Ｎステージ（２００ａ）は、図１９に示した構成とされ（ただし、図１９において、Ｂ＝３）、ＡＤＣ回路は、アナログ信号を基準電位と並列に比較する７個の比較器を備え、３ビットデータのデータを出力する。
【００９３】
図１７を参照すると、本実施例において、第１ステージ〜第（Ｎ−１）ステージのＡＤＣ回路１０４ａは、第１〜第６（＝２（２＋１）−２）レベルの基準電位に対応して６個の比較器が設けられ、各比較器は、冗長構成とされている。２．５ビット分解能のステージの６個の比較器を、低い電圧を判定する側から順番に、
そのステージで最も低電位な第１の比較器と、
そのステージで２番目に低電位な第２の比較器と、
そのステージで３番目に低電位な第３の比較器と、
そのステージで３番目に高電位な第４の比較器と、
そのステージで２番目に高電位な第５の比較器と、
そのステージで最も高電位な第６比較器と、を備えている。
【００９４】
（１）２．５ビット分解能の第１ステージ〜第（Ｎ−１）ステージのうちあるステージのデジタル出力（Ｄ２、Ｄ１、Ｄ０）が（０、０、０）であり、当該ステージより後方の全てのステージのデジタル出力が、各ステージが出力する最も大きなデジタル値であり、第ＮステージからのＰＯＶＲ信号が活性状態とされているとき、当該ステージの最も低電位な第１の比較器の選択を変更する。当該ステージの最も低電位な第１の比較器を、予め用意されている冗長比較器で置き換える。
【００９５】
（２）２．５ビット分解能の第１ステージ〜第（Ｎ−１）ステージのうちあるステージのデジタル出力（Ｄ２、Ｄ１、Ｄ０）が（０、０、１）、当該ステージより後方の全てのステージのデジタル出力が、各ステージが出力する最も大きなデジタル値であり、第ＮステージからのＰＯＶＲ信号が活性状態とされているとき、当該ステージで２番目に低電位な第２の比較器の選択を変更する。
【００９６】
（３）２．５ビット分解能の第１ステージ〜第（Ｎ−１）ステージのうちあるステージのデジタル出力（Ｄ２、Ｄ１、Ｄ０）が（０、１、０）であり、当該ステージより後方の全てのステージのデジタル出力が、各ステージが出力する最も大きなデジタル値であり、第ＮステージからのＰＯＶＲ信号が活性状態とされているとき、当該ステージで３番目に低電位な第３の比較器の選択を変更する。
【００９７】
（４）２．５ビット分解能の第１ステージ〜第（Ｎ−１）ステージのうちあるステージのデジタル出力（Ｄ２、Ｄ１、Ｄ０）が（０、１、１）であり、当該ステージより後方の全てのステージのデジタル出力が、各ステージが出力する最も大きなデジタル値であり、第ＮステージからのＰＯＶＲ信号が活性状態とされているとき、当該ステージで３番目に高電位な第４の比較器の選択を変更する。
【００９８】
（５）２．５ビット分解能の第１ステージ〜第（Ｎ−１）ステージのうちあるステージのデジタル出力（Ｄ２、Ｄ１、Ｄ０）が（１、０、０）であり、当該ステージより後方の全てのステージのデジタル出力が、各ステージが出力する最も大きなデジタル値であり、第ＮステージからのＰＯＶＲ信号が活性状態とされているとき、当該ステージで２番目に高電位な第５の比較器の選択を変更する。
【００９９】
（６）２．５ビット分解能の第１ステージ〜第（Ｎ−１）ステージのうちあるステージのデジタル出力（Ｄ２、Ｄ１、Ｄ０）が（１、０、１）であり、当該ステージより後方の全てのステージのデジタル出力が、各ステージが出力する最も大きなデジタル値であり、第ＮステージからのＰＯＶＲ信号が活性状態とされているとき、当該ステージで最も高電位な第６の比較器の選択を変更する。
【０１００】
（７）２．５ビット分解能の第１ステージ〜第（Ｎ−１）ステージのうちあるステージのデジタル出力（Ｄ２、Ｄ１、Ｄ０）が（０、０、１）であり、当該ステージより後方の全てのステージのデジタル出力が、各ステージが出力する最も小さなデジタル値であり、第ＮステージからのＭＯＶＲ信号が活性状態とされているとき、当該ステージの最も低電位な第１の比較器の選択を変更する。
【０１０１】
（８）２．５ビット分解能の第１ステージ〜第（Ｎ−１）ステージのうちあるステージのデジタル出力（Ｄ２、Ｄ１、Ｄ０）が（０、１、０）であり、当該ステージより後方の全てのステージのデジタル出力が、各ステージが出力する最も小さなデジタル値であり、第ＮステージからのＭＯＶＲ信号が活性状態とされているとき、当該ステージの２番目に低電位な第２の比較器の選択を変更する。
【０１０２】
（９）２．５ビット分解能の第１ステージ〜第（Ｎ−１）ステージのうちあるステージのデジタル出力（Ｄ２、Ｄ１、Ｄ０）が（０、１、１）であり、当該ステージより後方の全てのステージのデジタル出力が、各ステージが出力する最も小さなデジタル値であり、第ＮステージからのＭＯＶＲ信号が活性状態とされているとき、当該ステージの３番目に低電位な第３の比較器の選択を変更する。
【０１０３】
（１０）２．５ビット分解能の第１ステージ〜第（Ｎ−１）ステージのうちあるステージのデジタル出力（Ｄ２、Ｄ１、Ｄ０）が（１、０、０）であり、当該ステージより後方の全てのステージのデジタル出力が、各ステージが出力する最も小さなデジタル値であり、第ＮステージからのＭＯＶＲ信号が活性状態とされているとき、当該ステージの３番目に高電位な第４の比較器の選択を変更する。
【０１０４】
（１１）２．５ビット分解能の第１ステージ〜第（Ｎ−１）ステージのうちあるステージのデジタル出力（Ｄ２、Ｄ１、Ｄ０）が（１、０、１）であり、当該ステージより後方の全てのステージのデジタル出力が、各ステージが出力する最も小さなデジタル値であり、第ＮステージからのＭＯＶＲ信号が活性状態とされているとき、当該ステージの２番目に高電位な第５の比較器の選択を変更する。
【０１０５】
（１２）２．５ビット分解能の第１ステージ〜第（Ｎ−１）ステージのうちあるステージのデジタル出力（Ｄ２、Ｄ１、Ｄ０）が（１、１、０）であり、当該ステージより後方の全てのステージのデジタル出力が、各ステージが出力する最も小さなデジタル値であり、第ＮステージからのＭＯＶＲ信号が活性状態とされているとき、当該ステージの最も高電位な第６の比較器の選択を変更する。
【０１０６】
また、上記と同様の検出方法にしたがって、第１ステージ乃至第Ｎステージのビットコードと、制御信号ＰＯＶＲ、ＭＯＶＲに基づき、３．５ビット分解能のステージの冗長構成の比較器のオフセットエラーの検出を行うことができる。３．５ビット分解能のパイプライン型Ａ／Ｄ変換器では、図１３における第１ステージ〜第（Ｎ−１）ステージのＢ１〜ＢＮ−１は３、第ＮステージのＢＮは４とされ、図１３の第１ステージ（１００ａ１）〜第（Ｎ−１）ステージ（１００ａＮ−１）の構成は同一とされ、例えばＡＤＣ回路は、アナログ信号を基準電位と並列に比較する１４個の比較器を備え（図１７においてＢ＝４）、１４個の比較器の各々は冗長構成とされ、各々の比較器は、比較器選択回路（図１の４０）からの比較器選択信号を入力し、１つの比較器が選択される。第Ｎステージ（２００ａ）のＡＤＣ回路は、アナログ信号を基準電位と並列に比較する１５個の比較器を備え（図１９においてＢ＝４）、４ビットデータのデータを出力する。
【０１０７】
以上、本発明を上記実施例に即して説明したが、本発明は上記実施例の構成にのみ制限されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【図面の簡単な説明】
【０１０８】
【図１】本発明の一実施例の全体構成を示す図である。
【図２】本発明の一実施例の第１ステージ〜第（Ｎ−１）ステージの構成の一例を示す図である。
【図３】本発明の一実施例のＡＤＣ回路の構成の一例を示す図である。
【図４】本発明の一実施例の比較器の構成の一例を示す図である。
【図５】本発明の一実施例の第Ｎステージの構成を示す図である。
【図６】本発明の一実施例の比較器判定点の組み合わせを示す図である。
【図７】本発明の一実施例の比較器判定点の組み合わせを説明する図である。
【図８】本発明の一実施例の比較器判定点の組み合わせを説明する図である。
【図９】本発明の一実施例の符号器と復号器の構成例を示す図である。
【図１０】本発明の一実施例の符号器と復号器の別の構成例を示す図である。
【図１１】本発明の一実施例において比較器歩留まりが影響するＡ／Ｄ変換器の歩留まりの関係を示す図である。
【図１２】従来のパイプライン型Ａ／Ｄ変換器の全体構成の一例を示す図である。
【図１３】パイプライン型Ａ／Ｄ変換器の全体構成の参考例を示す図である。
【図１４】図１２の第１ステージ〜第Ｎステージの構成の一例を示す図である。
【図１５】図１３の第１ステージ〜第Ｎステージの構成の一例を示す図である。
【図１６】図１２の第１ステージ〜第（Ｎ−１）ステージのＡＤＣ回路の構成の一例を示す図である。
【図１７】図１３の第（Ｎ−１）ステージのＡＤＣ回路の構成の一例を示す図である。
【図１８】図１２の第Ｎステージの構成の一例を示す図である。
【図１９】図１３の第（Ｎ−１）ステージの構成の一例を示す図である。
【図２０】従来のパイプライン型Ａ／Ｄ変換器の残差プロットである。
【符号の説明】
【０１０９】
１０１〜１０Ｎ−１、１００１〜１００Ｎ−１、１００ａ１〜１００ａＮ−１  第１ステージ〜第（Ｎ−１）ステージ
２０、２００、２００ａ  第Ｎステージ
１２  ＡＤＣ
１３．１、１３．２  比較器
１５  符号器
１６  復号器
１７.１〜１７.３、１７ａ．１〜１７ａ．２  比較器
１８  符号器
１９．１〜１９.２  バッファ
３０  デジタルエラーコレクション回路
４０  比較器選択回路
１０１、１０１ａ  サンプルホールド回路
１０２、１０２ａ  減算回路（減算器）
１０３、１０３ａ  増幅回路（増幅器）
１０４、１０４ａ  ＡＤＣ
１０５、１０５ａ  ＤＡＣ
１１０．１〜１１０.２、１１０a．１〜１１０a.３  比較器
１１１．１〜１１１.３、１１１a．１〜１１１a.３  比較器
１１２、１１２a、１１３、１１３a  符号器
１３１．１、１３１．２  比較器
１３４  論理バッファ
【図１】
2008205824.tif 000003
【図２】
2008205824.tif 000004
【図３】
2008205824.tif 000005
【図４】
2008205824.tif 000006
【図５】
2008205824.tif 000007
【図６】
2008205824.tif 000008
【図７】
2008205824.tif 000009
【図８】
2008205824.tif 000010
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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