(57)【要約】【課題】互いに異なる電源電圧を供給される複数の内部回路を備えた半導体装置において、電源パッドから印加されるサージ電圧が保護回路に到達する前に内部回路に到達してしまうのを防ぐ。【解決手段】半導体チップ１０上に形成され、複数の互いに異なる電源電圧の供給を受ける複数の内部回路（１１〜１４）と、内部回路（１１〜１４）のための電源配線（３１〜３４）に接続されたＥＳＤ保護のための保護回路（１５）とを有し、保護回路（１５）が形成された領域が、内部回路（１１〜１４）が形成された領域よりも半導体チップ１０の中央側に位置する。【選択図】図１
2008060196.tif 000002
【特許請求の範囲】
【請求項１】
半導体チップ上に形成され、複数の互いに異なる電源電圧の供給を受ける複数の内部回路と、
前記半導体チップ上に形成され、前記内部回路のための電源配線に接続されたＥＳＤ保護のための保護回路とを有し、
前記保護回路が形成された領域が、前記内部回路が形成された領域よりも前記半導体チップの中央側に位置し、
前記電源配線が、電源パッドから前記保護回路を経由して前記内部回路に至るように引き回されている
ことを特徴とする半導体装置。
【請求項２】
半導体チップ上に形成され、複数の互いに異なる電源電圧の供給を受ける複数の内部回路と、
前記半導体チップ上に形成され、前記内部回路のための電源配線に接続されたＥＳＤ保護のための保護回路とを有し、
前記保護回路が形成された領域が、前記半導体チップの中央に位置し、
前記複数の内部回路が、前記保護回路が形成された領域の一方の側に位置する領域と、他方の側に位置する領域とに配置されており、
前記電源配線が、電源パッドから前記保護回路を経由して前記内部回路に至るように引き回されている
ことを特徴とする半導体装置。
【請求項３】
半導体チップ上に形成され、複数の互いに異なる電源電圧の供給を受ける複数の内部回路と、
前記半導体チップ上に形成され、前記内部回路のための電源配線に接続されたＥＳＤ保護のための保護回路とを有し、
前記保護回路が形成された領域が、前記内部回路が形成された領域相互間に位置し、
前記電源配線が、電源パッドから前記保護回路を経由して前記内部回路に至るように引き回されている
ことを特徴とする半導体装置。
【請求項４】
前記複数の内部回路が形成された領域が、前記半導体チップの一つの方向における互いに異なる位置にあり、前記保護回路が形成された領域が、前記一つの方向における前記内部回路のための領域相互間に位置することを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記複数の内部回路が形成された領域が、前記半導体チップの第１の方向における互いに異なる位置に配置されるとともに、前記半導体チップの前記第１の方向と直交する第２の方向における互いに異なる位置に配置され、
前記保護回路が形成された領域が、前記第１の方向における前記複数の内部回路のための領域相互間に位置するとともに、前記第２の方向における前記複数の内部回路のための領域相互間に位置することを特徴とする請求項３に記載の半導体装置。
【請求項６】
前記保護回路を構成する保護素子であって、前記電源パッドに印加される過電圧に対する保護を行うものの両端が前記電源配線に接続された点が前記電源パッドと前記内部回路の間に位置することを特徴とする請求項１乃至５のいずれかに記載の半導体装置。
【請求項７】
電源パッドが前記保護回路のための領域の近傍に設けられていることを特徴とする請求項１乃至６のいずれかに記載の半導体装置。
【請求項８】
半導体チップ上に形成され、複数の互いに異なる電源電圧の供給を受ける複数の内部回路と、
前記半導体チップ上に形成され、前記内部回路のための電源配線に接続されたＥＳＤ保護のための保護回路とを有する半導体装置のレイアウト設計方法において、
前記保護回路のための領域を前記半導体チップの中央に割り当てるステップと、
その後、前記内部回路のための領域を、前記保護回路のための領域以外の位置に割り当てるステップと
を有する半導体装置のレイアウト設計方法。
【請求項９】
前記内部回路のための領域の割り当てに際し、前記保護回路のための領域の位置を調整することをさらに含むことを特徴とする請求項８に記載の半導体装置のレイアウト設計方法。
【請求項１０】
前記電源配線が、前記電源パッドから前記保護回路を経由して前記内部回路に至るように引き回されるようにその領域を割り当てるステップをさらに有する請求項８又は９に記載の半導体装置のレイアウト設計方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその設計方法に関し、特に互いに異なる電源電圧を供給される複数の内部回路を、静電気放電（ＥＳＤ）による破壊から保護するための保護回路を備えた半導体装置及びそのレイアウト設計方法に関する。
【背景技術】
【０００２】
同一の半導体チップ上形成され、互いに異なる電源電圧を供給される内部回路としては、例えばレギュレータ回路、デジタル論理回路、アナログ回路などがある。
このような内部回路においては、半導体チップの外部からチップ上の電源パッドを介して内部回路の電源配線に電源電圧が供給され、電源パッドは、チップの周辺部に設けられるのが一般的である。
【０００３】
保護回路は、ＥＳＤの発生に際し、電源パッドから印加されるサージ電圧が内部回路に到達する前に保護回路に到達するようにするため、保護回路を電源パッドと内部回路の間に位置させるのが望ましい。また、互いに異なる電源電圧を供給される複数の内部回路が設けられる場合、各内部回路の電源配線と接地線との間の過電圧に対する保護を行うもののほか、異なる内部回路の電源配線相互間の過電圧に対する保護を行うもの、異なる内部回路の接地線相互間の過電圧に対する保護を行うものを設けるのが望ましい。
【０００４】
しかし、このように複数の種々の保護回路を設ける場合、すべての保護回路を電源パッドと内部回路の間に位置させることができず、電源パッドから印加されるサージ電圧が保護回路に到達する前に内部回路に到達してしまい、内部回路に十分な保護を与えることができない場合がある。
【０００５】
互いに異なる電源電圧を供給される回路の保護を行う場合に、保護素子を各電源系に最も近い領域に配置することとされ、具体的には保護素子の一部を中央に配置することが特許文献１に開示されている。
【０００６】
【特許文献１】特開２０００−２０８７１８公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかし、引用文献１に示される装置では、中央に位置する保護素子が、電源パッドと内部回路の間に位置するとはかぎらず、内部回路をＥＳＤによるサージ電圧から確実に保護することができないという問題があった。
【課題を解決するための手段】
【０００８】
本発明は、
半導体チップ上に形成され、複数の互いに異なる電源電圧の供給を受ける複数の内部回路と、
前記半導体チップ上に形成され、前記内部回路のための電源配線に接続されたＥＳＤ保護のための保護回路とを有し、
前記保護回路が形成された領域が、前記内部回路が形成された領域よりも前記半導体チップの中央側に位置し、
前記電源配線が、電源パッドから前記保護回路を経由して前記内部回路に至るように引き回されている
ことを特徴とする半導体装置を提供する。
【発明の効果】
【０００９】
本発明によれば、すべての内部回路に対し、保護回路が電源パッドと内部回路の間に位置するので、内部回路をＥＳＤによるサージ電圧から確実に保護することができ、また電源電圧を伝える電線を短くすることができる。
【発明を実施するための最良の形態】
【００１０】
実施の形態１．
図１は、実施の形態１の半導体装置の主面上の配置を示し、図２は、図１の半導体装置の保護回路の接続を示す回路図である。
図１に示すように、実施の形態１の半導体装置は、半導体チップ１０に形成された、複数の、例えば第１乃至第４の内部回路１１〜１４と、同じ半導体チップ１０に形成された保護回路１５とを有する。
【００１１】
内部回路１１〜１４は互いに異なる電源電圧の供給を受けるものである。図示の例では、図２に示すように、第１の内部回路１１と第２の内部回路１２とは、電源パッド２１及び２２に供給される第１の電源電圧ＶＤ１、ＧＮ１、即ち第１の高電位側電源電圧ＶＤ１及び第２の低電位側（接地側）電源電圧ＧＮ１を、それぞれ電源配線３１及び３２を介して受け、第３の内部回路１３と第４の内部回路１４とは、電源パッド２３及び２４に供給される第２の電源電圧ＶＤ２、ＧＮ２、即ち、第２の高電位側電源電圧ＶＤ２及び第２の低電位側（接地側）電源電圧ＧＮ２を、それぞれ電源配線３３及び３４を介して受ける。
第１の電源電圧ＶＤ１と第２の電源電圧ＶＤ２とは互いに異なり、例えば第１の電源電圧ＶＤ１が第２の電源電圧ＶＤ２よりも高い。
【００１２】
保護回路１５は、内部回路１１〜１４の電源配線３１〜３４に接続され、内部回路１１〜１４をＥＳＤから保護するためのものである。
【００１３】
図１に示すように、本実施の形態では、保護回路１５が中央に位置し、その周囲に内部回路１１〜１４が設けられている。即ち、保護回路１５が形成された領域１５Ａ（保護回路１５と同じ枠線で示される）が、内部回路１１〜１４が形成された領域１１Ａ〜１４Ａ（それぞれ内部回路１１〜１４と同じ枠線で示される）よりも半導体チップ１０の中央側に位置している。言い換えると、複数の内部回路１１〜１４が、保護回路１５が形成された領域１５Ａの第１の方向（例えば、図面上で縦方向）における一方の側に位置する領域１１Ａ、１３Ａと、他方の側に位置する領域１２Ａ、１４Ａとに配置されるとともに、保護回路１５が形成された領域１５Ａの、上記第１の方向に直交する第２の方向（例えば、図面上で横方向）における一方の側に位置する領域１１Ａ、１２Ａと、他方の側に位置する領域１３Ａ、１４Ａとに配置されている。別の見方をすれば、保護回路１５が形成された領域１５Ａが、内部回路１１〜１４が形成された領域１１Ａ〜１４Ａ相互間に位置している。より詳しく述べれば、複数の内部回路１１〜１４が形成された領域１１Ａ〜１４Ａが、半導体チップ１０の第１の方向（例えば、図面上で縦方向）における互いに異なる位置に配置されるとともに、半導体チップ１０の上記第１の方向と直交する第２の方向（例えば、図面上で横方向）における互いに異なる位置に配置され、保護回路１５が形成された領域１５Ａが上記第１の方向における複数の内部回路１１〜１４のための領域１１Ａ〜１４Ａ相互間、即ち領域１１Ａ、１３Ａと領域１２Ａ、１４Ａの間に位置するとともに、第２の方向における複数の内部回路１１〜１４のための領域１１Ａ〜１４Ａ相互間、即ち領域１１Ａ、１２Ａと領域１３Ａ、１４Ａの間に位置する。
【００１４】
図１に示す実施の形態では、電源パッド２１〜２４は、半導体チップ１０の周辺部に設けられ、電源パッド２１〜２４と保護回路１５とは半導体チップ１０上に形成された電源配線３１〜３４で接続されている。
【００１５】
保護回路１５は、例えば図２に示すように電源配線相互間に接続された保護素子として、ｎチャンネルＭＯＳＦＥＴ（以下単に「トランジスタ」と言う）４１〜４７で構成されている。
【００１６】
これらのうち、トランジスタ４１は、電源パッド２１、２４間に印加されるサージ電圧に対する保護のためのものであり、ドレインが、当該電源パッド２１、２４のうちの高電位側のもの（２１）に接続された電源配線３１に接続され、ソース、ゲート及び基板が当該２つの電源パッド２１、２４のうちの低電位側のもの（２４）に接続された電源配線３４に接続されている。このように、トランジスタ４１で構成される保護素子は一端（ドレイン）が電源配線３１に他端（ソース）が電源配線３４に接続されている。
【００１７】
同様に、トランジスタ４２は、電源パッド２１、２２間に印加されるサージ電圧に対する保護のためのものであり、ドレインが、当該電源パッド２１、２２のうちの高電位側のもの（２１）に接続された電源配線３１に接続され、ソース、ゲート及び基板が当該２つの電源パッド２１、２２のうちの低電位側のもの（２２）に接続された電源配線３２に接続されている。
【００１８】
同様に、トランジスタ４３は、電源パッド２３、２２間に印加されるサージ電圧に対する保護のためのものであり、ドレインが、当該電源パッド２３、２２のうちの高電位側のもの（２３）に接続された電源配線３３に接続され、ソース、ゲート及び基板が当該２つの電源パッド２３、２２のうちの低電位側のもの（２２）に接続された電源配線３２に接続されている。
【００１９】
同様に、トランジスタ４４は、電源パッド２３、２４間に印加されるサージ電圧に対する保護のためのものであり、ドレインが、当該電源パッド２３、２４のうちの高電位側のもの（２３）に接続された電源配線３３に接続され、ソース、ゲート及び基板が当該２つの電源パッド２３、２４のうちの低電位側のもの（２４）に接続された電源配線３４に接続されている。
【００２０】
同様に、トランジスタ４５は、電源パッド２１、２３間に印加されるサージ電圧に対する保護のためのものであり、ドレインが、当該２つの電源パッド２１、２３のうちのより高い電位のもの（即ち、通常の使用時に印加される電源電圧がより高いもの）、例えば電源パッド２１に接続された電源配線３１に接続され、ソースが当該２つの電源パッド２１、２３のうちのより低い電位のもの（即ち、通常の使用時に印加される電源電圧がより低いもの）、例えば電源パッド２３に接続された電源配線３３に接続され、ゲート及び基板は、接地側の電源パッドのうちの一つ、例えば図示のように、電源パッド２２に接続された電源配線３２に接続されている。
【００２１】
トランジスタ４６及び４７は、電源パッド２２、２４間に印加されるサージ電圧に対する保護のためのものであり、トランジスタ４６は、ドレインが、当該２つの電源パッド２２、２４のうちの一方、例えば電源パッド２２に接続された電源配線３２に接続され、ソース、ゲート及び基板が当該２つの電源パッド２２、２４のうちの他方、例えば電源パッド２４に接続された電源配線３４に接続され、一方トランジスタ４７は、ドレインが、当該２つの電源パッド２２、２４のうちの上記の他方の電源パッド２４に接続された電源配線３４に接続され、ソース、ゲート及び基板が、当該２つの電源パッドのうちの上記の一方の電源パッド２３に接続された電源配線３３に接続されている。
【００２２】
保護回路１５は、電源パッド２１〜２４と、内部回路１１〜１４の間に位置しており、電源パッド２１〜２４に印加される電圧は配線３１〜３４の第１の部分３１ａ〜３４ａを介して保護回路１５に供給され、然る後配線３１〜３４の第２の部分３１ｂ〜３４ｂ、３１ｃ〜３４ｃを介して、内部回路１１〜１４に供給される。
言い換えると、配線３１〜３４は、電源パッド２１〜２４に供給される電圧が、保護回路１５を経由して内部回路１１〜１４に至るように引き回されている。引き回しの一例が図３に概念的に示されている。
【００２３】
図３に示す例では、保護素子４１〜４７の両端が電源配線３１〜３４に接続された点が、電源パッド２１〜２４と内部回路１１〜１４の間に位置している。
より具体的には、内部回路１１、１２に電源電圧を供給するための電源配線３１、３２が接続された電源パッド２１、２２間に印加されたサージ電圧に対する保護のための保護素子４２の両端が電源配線３１、３２に接続された点が、電源パッド２１、２２と、内部回路１１、１２との間に位置しているのみならず、電源配線３１が接続された電源パッド２１と、他の電源配線３３、３４が接続された電源パッド２３、２４の間に印加されたサージ電圧に対する保護のための保護素子４５、４１の両端が電源配線３１、３３、３４に接続された点が、電源パッド２１、２３、２４と内部回路１１〜１４の間に位置しており、さらに電源配線３２が接続された電源パッド２２と、他の電源配線３３、３４が接続された電源パッド２３、２４の間に印加されたサージ電圧に対する保護のための保護素子４３、４６、４７の両端が電源配線３２、３３、３４に接続された点が、電源パッド２２、２３、２４と内部回路１１〜１４の間に位置している。
【００２４】
同様に、内部回路１３、１４に電源電圧を供給するための電源配線３３、３４が接続された電源パッド２３、２４間に印加されたサージ電圧に対する保護のための保護素子４４の両端が電源配線３３、３４に接続された点が、電源パッド２３、２４と、内部回路１３、１４との間に位置しているのみならず、電源配線３３が接続された電源パッド２３と、他の電源配線３１、３２が接続された電源パッド２１、２２の間に印加されたサージ電圧に対する保護のための保護素子４５、４３の両端が電源配線３３、３１、３２に接続された点が、電源パッド２３、２１、２２と内部回路１１〜１４の間に位置しており、さらに電源配線３４が接続された電源パッド２４と、他の電源配線３１、３２が接続された電源パッド２１、２２の間に印加されたサージ電圧に対する保護のための保護素子４１、４６、４７の両端が電源配線３４、３１、３２に接続された点が、電源パッド２４、２１、２２と内部回路１１〜１４の間に位置している。
【００２５】
電源配線３１〜３４が上記のように形成されているので、電源パッド３１〜３４から印加されたサージ電圧は、内部回路１１〜１４に到達する前に保護トランジスタ４１〜４７に到達し、保護トランジスタ４１〜４７に吸収されるので、内部回路１１〜１４を確実に保護することができる。
また、保護回路１５が半導体チップ１０の中央に位置しているので、その周囲にある内部回路１１〜１４までの距離に大差がなく、全体として電源配線３１〜３４を短くすることができる。
【００２６】
上記の半導体装置のレイアウトは以下のようにして設計することが可能である。
最初に保護回路１５のための領域１５Ａを半導体チップ１０の中央に割り当てる。
次に、電源パッド２１〜２４のための領域を半導体チップ１０の周辺部に割り当てる。
【００２７】
次に、保護回路１１〜１４と電源パッド２１〜２４とを結ぶ配線３１〜３４のための領域を割り当てる。
次に、内部回路１１〜１４のための領域１１Ａ〜１４Ａを、保護回路１５のための領域１５Ａ、電源パッド２１〜２４のための領域及び電源配線３１〜３４のための領域以外の位置に割り当てる。
【００２８】
なお、内部回路１１〜１４のための領域１１Ａ〜１４Ａの大きさに応じて、保護回路１５のための領域１５Ａの位置を調整するようにしても良い。例えば内部回路１１〜１４の一つが大きい領域を必要とし、他のものが比較的小さい領域で足りるものである場合、比較的小さい領域で足りる内部回路のほうに保護回路をずらす。
【００２９】
なおまた、電源パッド２１〜２４及び電源配線３１〜３４は、絶縁膜上の形成されるものであれば、内部回路１１〜１４や保護回路１５のうちの絶縁膜下に形成される部分と重なっていても良い。
【００３０】
実施の形態２．
実施の形態１では、内部回路１１〜１４が４個の領域１１Ａ〜１４Ａに分かれて形成されているが、本発明はこれに限定されない。図４に示す例では、内部回路１１、１２は、２つの領域１１Ａ、１２Ａに分かれて形成されており、保護回路１５は、２個の領域１１Ａ、１２Ａの間に位置する領域１５Ａに形成されている。
【００３１】
言い換えると、２つの内部回路１１、１２が形成された領域１１Ａ、１２Ａが、半導体チップ１０の一つの方向（図４では横方向）における互いに異なる位置にあり、保護回路１５が形成された領域１５Ａが、上記一つの方向（横方向）における２つの内部回路１１、１２のための領域１１Ａ、１２Ａ相互間に、かつ上記一つの方向（横方向）における略中央に位置している。
【００３２】
実施の形態３．
実施の形態２では、保護回路が、半導体チップの一つの方向（図４では横方向）における互いに異なる位置にあり、保護回路が形成された領域が、上記一つの方向（横方向）における半導体チップ１０の中央に位置しているが、本発明はこれに限定されない。図５に示す例では、保護回路１５が形成された領域１５Ａの一方の側（図では左側）に位置する内部回路１１、１２のための領域１１Ａ、１２Ａ（の合計）が比較的大きく、他方の側（図では右側）に位置する内部回路１３のための領域１３Ａが比較的狭い。
【００３３】
しかし、図示のように、保護回路１５を内部回路領域相互間、即ち領域１１Ａ、１２Ａと領域１３Ａの間に位置させることにより、例えば保護回路１５をチップの一端に設けた場合に比べ、保護回路１５から内部回路１１、１２、１３までの距離を全体的に比較的短くすることができる。
【００３４】
実施の形態４．
実施の形態１では、電源パッド２１〜２４が半導体チップ１０の周辺部に設けられているが、本発明はこれに限定されない。図６に示す例では、電源パッド２１〜２４が保護回路１５に近接して設けられている。このようにすることにより、電源パッド２１〜２４から保護回路１５までの距離を短くすることができ、保護を一層確実に行うことができるようになる。
【図面の簡単な説明】
【００３５】
【図１】本発明の実施の形態１の半導体装置の主面上の内部回路及び保護回路の配置を示す図である。
【図２】図１の半導体装置の保護回路の接続を示す回路図である。
【図３】実施の形態１の半導体装置における電源配線の引き回しの一例を示す図である。
【図４】本発明の実施の形態２の半導体装置の主面上の内部回路及び保護回路の配置を示す図である。
【図５】本発明の実施の形態３の半導体装置の主面上の内部回路及び保護回路の配置を示す図である。
【図６】本発明の実施の形態４の半導体装置の主面上の内部回路及び保護回路の配置を示す図である。
【符号の説明】
【００３６】
１０  半導体チップ、  １１〜１４  内部回路、  １５  保護回路、  ２１〜２４  電源パッド、  ３１〜３４  電源配線。
【図１】
2008060196.tif 000003
【図２】
2008060196.tif 000004
【図３】
2008060196.tif 000005
【図４】
2008060196.tif 000006
【図５】
2008060196.tif 000007
【図６】
2008060196.tif 000008