(57)【要約】【課題】上部電極と下部電極との間にリーク電流が生じにくいＭＩＭ容量素子を備える半導体装置及びその製造方法の提供。【解決手段】上部電極部１１０が、容量絶縁膜１２０に対向する表面に上部電極１１１、サイドウォール１１３、及び上部電極ダミー部１１２を備えており、ＭＩＭ容量素子は、上部電極１１１、容量絶縁膜１２０、及び下部電極１３０によって形成されている。上部電極１１１の周囲にサイドウォール１１３を有しており、サイドウォール１１３の周囲に上部電極ダミー部１１２を有しており、上部電極１１１と上部電極ダミー部１１２とは電気的に絶縁されており、少なくとも上部電極ダミー部１１２と容量絶縁膜１２０とが接触している。【選択図】図１
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【特許請求の範囲】
【請求項１】
上部電極部と下部電極部との間に容量絶縁膜を備えた容量素子を含む半導体装置であって、
上記上部電極部が、上記容量絶縁膜に対向する表面に上部第１電極、上部第１絶縁膜、及び上部第２電極を備えており、
上記容量素子は、
上記上部第１電極、上記容量絶縁膜、及び上記下部電極部によって形成されており、
上記上部第１電極の周囲に上記上部第１絶縁膜を有しており、
上記上部第１絶縁膜の周囲に上記上部第２電極を有しており、
上記上部第１電極と上記上部第２電極とは電気的に絶縁されており、
少なくとも上記上部第２電極と上記容量絶縁膜とが接触していることを特徴とする半導体装置。
【請求項２】
上記上部電極部が、さらに上記上部第２電極の周囲に上部第２絶縁膜を有していることを特徴とする請求項１に記載の半導体装置。
【請求項３】
上記容量素子は、上記上部第２絶縁膜と上記容量絶縁膜とが接触していることを特徴とする請求項２に記載の半導体装置。
【請求項４】
上記上部第１電極と上記上部第２電極とは５０〜１０００ｎｍ離れた位置に配置されていることを特徴とする請求項１に記載の半導体装置。
【請求項５】
上記上部第１絶縁膜は、ＳｉＯ２、ＳｉＯＮ、ＳｉＮ、ＳｉＣ、ＳｉＯＣ、ＳｉＯＦの何れかで形成されている絶縁膜、またはこれらの組み合わせによる積層膜であることを特徴とする請求項１に記載の半導体装置。
【請求項６】
上記上部第２絶縁膜は、ＳｉＯ２、ＳｉＯＮ、ＳｉＮ、ＳｉＣ、ＳｉＯＣ、ＳｉＯＦの何れかで形成されている絶縁膜、またはこれらの組み合わせによる積層膜であることを特徴とする請求項２に記載の半導体装置。
【請求項７】
上記上部第２電極が、上記半導体装置の外部に電気的に接続されていることを特徴とする請求項１に記載の半導体装置。
【請求項８】
上記上部第２電極が、電気的に接地されていることを特徴とする請求項７に記載の半導体装置。
【請求項９】
上部電極部と下部電極部との間に容量絶縁膜を備えた容量素子を含む半導体装置の製造方法であって、上部電極部形成工程、容量絶縁膜形成工程、及び下部電極部形成工程を含んでおり、
上記上部電極部形成工程が、
基板上に、下部電極用金属部材、容量絶縁膜形成絶縁部材、上部電極用金属部材を、この順に隣接して積層する第１積層工程と、
上記上部電極用金属部材を選択的に除去して上部第１電極と、上記上部第１電極の周囲に上部第２電極とを形成する上部電極形成工程と、
上記上部第１電極、上記上部第２電極、及び上記上部電極形成工程で露出した上記容量絶縁膜形成絶縁部材の表面に密着するように上部絶縁部材を堆積する第２積層工程と、
上記上部絶縁部材を全面エッチングし、上記上部第１電極及び上記上部第２電極の間に上部第１絶縁膜を形成するとともに上記上部第２電極の周囲に上部第２絶縁膜を形成する上部絶縁膜形成工程とを含んでおり、
容量絶縁膜形成工程が、上記上部第１電極、上記上部第１絶縁膜、上記上部第２電極、及び上記上部第２絶縁膜を含む上部電極部をマスクとして上記容量絶縁膜形成絶縁部材をエッチングし、上記容量絶縁膜を形成する工程であり、
下部電極部形成工程が、上記下部電極用金属部材を選択的に除去して上記下部電極部を形成する工程であることを特徴とする半導体装置の製造方法。
【請求項１０】
上記上部絶縁膜がエッチング条件による除去選択性の高い高除去選択性部材と、被積層部材の形状の凸凹を埋めて堆積する段差被覆部材とを含み、
上記第２積層工程が、上記高除去選択性部材の堆積工程と、上記段差被覆部材の堆積工程とを含み、
上記上部絶縁膜形成工程が、上記段差被覆部材を全面エッチングし、さらに上記段差被覆部材をマスクとして全面エッチングし、上記上部第１電極及び上記上部第２電極の間に上部第１絶縁膜を形成するとともに上記上部第２電極の周囲に上部第２絶縁膜を形成する工程であることを特徴とする請求項９に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、下部電極用金属膜−容量絶縁膜−上部電極用金属膜（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）構造のＭＩＭ容量素子を備える半導体装置及びその製造方法に関するものであり、特に、ＭＩＭ容量素子の上部電極の周囲にサイドウォールとダミー電極とを備えることによって上部電極と下部電極との間にリーク電流が生じにくいＭＩＭ容量素子を備える半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
アナログ集積回路などの半導体装置では、高精度な容量素子を形成するために、基板から離れた多層配線上に容量素子を形成して、基板との容量や基板からのノイズを低減する手法がとられている。
【０００３】
そして、そのような容量素子として、一般的に多層配線工程とのプロセスの整合性を図った金属膜−絶縁膜−金属膜で構成されたＭＩＭ容量素子を形成することが多い。この場合、ＭＩＭ容量素子の金属膜としては、例えばアルミニウム、チタン、タンタル、タングステンなどの金属配線層を構成する材料が用いられている。また、容量絶縁膜としては、例えばＳｉＯ２、ＳｉＯＮ、ＳｉＮなどの多層配線の層間絶縁膜材料が用いられている。
【０００４】
一方、半導体装置は、プロセス微細化の進展により高集積化が進められている。このため、半導体装置に搭載されるＭＩＭ容量素子は単位面積当たりの容量を増加させることが必要になっている。
【０００５】
一般にＭＩＭ容量素子の静電容量Ｃは  Ｃ＝ε・Ｓ／ｄ  で表される。ここでεは容量絶縁膜の誘電率、ＳはＭＩＭ容量素子の面積、ｄは容量絶縁膜の厚さである。この式から静電容量Ｃを大きくするためには、（１）誘電率が大きい容量絶縁膜にする、（２）ＭＩＭ容量素子面積を大きくする、（３）容量絶縁膜を薄くする、という３つの方法があることがわかる。
【０００６】
上記（１）の場合、誘電率が大きい容量絶縁膜にすると、多層配線工程とＭＩＭ容量素子形成のプロセスとの整合を図ることが困難になる。多層配線工程では、プロセスの微細化に伴って配線間の容量を低減する必要があるため、より誘電率の低い材料を使う傾向があるからである。また、ＭＩＭ容量素子を形成する部分に専用の高誘電率の膜を使うことは、製造設備に専用の設備が必要になったり専用の材料が必要になったりするなど、製造コストを押し上げる要因になる。
【０００７】
また、上記（２）の場合、ＭＩＭ容量素子面積を大きくすると、チップ面積が増大することに繋がる。チップ面積が増大すると、チップ当たりの製造コスト増加が避けられなくなる。また、チップ面積を大きくすることなくＭＩＭ容量素子の面積を大きくするためには、例えば凹凸を形成した表面にＭＩＭ容量素子を形成する方法がある。しかしこの場合も工程数が増加するため、製造コストが増加する。
【０００８】
以上のことから、コストの増加を抑えて単位面積当たりの容量を増加させる方法としては上記（３）方法を用いることが効果的であることがわかる。即ち、容量絶縁膜を薄くすることが有効な方法である。
【０００９】
ここで、一般的なＭＩＭ容量素子の形成方法を図を用いて説明する。
【００１０】
はじめに、図１７のように、半導体基板５０１に、第１絶縁膜５０２、下部電極用金属膜５０３、第２絶縁膜５０４、上部電極用金属膜５０５を順に堆積する。
【００１１】
次に、図１８のように、上部電極用金属膜５０５を選択的に除去し、上部電極５１０を形成する。
【００１２】
次に、図１９のように、第２絶縁膜５０４を選択的に除去し、容量絶縁膜５２０を形成する。このとき、容量絶縁膜５２０の外周部はエッチングダメージにより絶縁耐性が劣化する場合がある。そのため、容量絶縁膜５２０を上部電極５１０より大きく形成し、容量絶縁膜５２０の外周部と上部電極５１０との距離を大きくするように形成する。このように形成すると、静電容量を大きくするために容量絶縁膜５２０を薄くした場合でも容量絶縁膜５２０の外周部を流れるリーク電流を抑えることができる。
【００１３】
次に、図２０のように、下部電極用金属膜５０３を選択的に除去し、容量素子の下部電極５３０を形成する。
【００１４】
次に、図２１のように、第３絶縁膜５０７を堆積し、必要であれば平坦化処理をしたあと、下部電極５３０、上部電極５１０のそれぞれに接続する導電性プラグ５４１、５４２及び上層配線５５１、５５２を形成してＭＩＭ容量素子を形成する。
【００１５】
しかし、この方法では、上部電極、容量絶縁膜、下部電極それぞれに対してフォトマスク工程、及びエッチング工程を繰り返す必要がある。そのため、マスク枚数と工程数との増加のために製造コストが増加するという問題があった。
【００１６】
この問題を解決する方法として特許文献１に示すようなサイドウォールを使う方法がある。
【００１７】
特許文献１の方法では、はじめに図１２のように、半導体基板６０１に、第１絶縁膜６０２、下部電極金属膜６０３、第２絶縁膜６０４、上部電極用金属膜６０５を順に堆積する。
【００１８】
次に、図２３のように、上部電極用金属膜６０５を選択的に除去し、上部電極６１１を形成する。
【００１９】
次に、図２４のように、第３絶縁膜６０６を堆積する。
【００２０】
次に、図２５のように、第３絶縁膜６０６をＲＩＥ法により除去し、上部電極６１１にサイドウォール６１３を形成する。
【００２１】
次に、図２６のように、上部電極６１１及びサイドウォール６１３をマスクとして第２絶縁膜６０４をＲＩＥ法により除去し、容量絶縁膜６２０を形成する。このように形成することで、容量絶縁膜６２０のエッチングダメージによって絶縁耐性が劣化した外周部を、サイドウォール６１３の幅だけ上部電極６１１から遠ざけることができる。そのため、容量絶縁膜６２０の外周部を流れるリーク電流を抑えることができる。
【００２２】
次に、図２７のように、下部電極金属膜６０３を選択的に除去し、下部電極６３０を形成する。
【００２３】
次に、図２８のように、第４絶縁膜６０７を堆積し、必要であれば平坦化処理をしたあと、下部電極６３０及び上部電極６１１のそれぞれに接続する導電性プラグ６４１、６４２及び上層配線６５１，６５２を形成してＭＩＭ容量素子を形成する。
【００２４】
このように、特許文献１の方法では、容量絶縁膜用のマスクを使用せずに工程数を削減し、ＭＩＭ容量素子を形成することができる。
【特許文献１】特開２００４−７１８４０号公報（平成１６年（２００４年）３月４日公開）
【発明の開示】
【発明が解決しようとする課題】
【００２５】
しかしながら、上記従来の構成では、大きな静電容量Ｃを持つＭＩＭ容量素子を形成しようとすると、上部電極と下部電極との間にリーク電流が生じやすいという問題点を有している。
【００２６】
特許文献１の方法では、容量絶縁膜６２０を形成する場合に、上部電極６１１及びサイドウォール６１３をマスクとして用いていた。そして、上部電極６１１と下部電極６３０との絶縁は、容量絶縁膜６２０及びサイドウォール６１３によって形成された絶縁膜によって行なっていた。
【００２７】
上述のようにサイドウォール６１３は堆積した第３絶縁膜６０６をＲＩＥ法によって除去したときに上部電極６１１の側面に形成される絶縁層であるため、本来幅が狭い。そのため、図２６に示す工程などでオーバーエッチングが生じると、図２９に示すように上部電極６１１と容量絶縁膜６２０の外周部とが接近し、容量絶縁膜６２０の外周部をリーク電流が流れる可能性がある。
【００２８】
特に単位面積当たりの静電容量Ｃを増やすために容量絶縁膜を薄くした場合、このリーク電流が発生する可能性がより顕著になる。
【００２９】
本発明は、上記従来の問題点に鑑みなされたものであって、その目的は、大きな静電容量Ｃを持つＭＩＭ容量素子を形成する場合に、上部電極と下部電極との間にリーク電流が生じにくいＭＩＭ容量素子を備える半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【００３０】
本発明の半導体装置は、上記課題を解決するために、上部電極部と下部電極部との間に容量絶縁膜を備えた容量素子を含む半導体装置であって、上記上部電極部が、上記容量絶縁膜に対向する表面に上部第１電極、上部第１絶縁膜、及び上部第２電極を備えており、上記容量素子は、上記上部第１電極、上記容量絶縁膜、及び上記下部電極部によって形成されており、上記上部第１電極の周囲に上記上部第１絶縁膜を有しており、上記上部第１絶縁膜の周囲に上記上部第２電極を有しており、上記上部第１電極と上記上部第２電極とは電気的に絶縁されており、少なくとも上記上部第２電極と上記容量絶縁膜とが接触していることを特徴としている。
【００３１】
上記の構成によれば、上部第１電極、容量絶縁膜、及び下部電極部によって容量素子が形成されており、上部第１電極の周囲に上部第１絶縁膜を有し、さらに上部第２電極を有している。上部第２電極に接触する位置まで容量絶縁膜が配置されているので、上部第１電極と容量絶縁膜の外周部とは少なくとも上部第１絶縁膜が形成されている距離だけ離れた位置に配置されている。そして上部第１電極と上部第２電極とは電気的に絶縁されているので、上部第１電極から下部電極部に電流が流れる（リーク電流が生じる）場合、電流は少なくとも上部第１絶縁膜と容量絶縁膜の外周部とを伝達して流れることになる。つまり容量絶縁膜の外周部を伝達して流れるリーク電流を抑えることができる。
【００３２】
この効果は容量絶縁膜を薄く形成し、外周部を流れるリーク電流の影響が顕著になる場合であっても効果的に作用するので、大きな静電容量Ｃを持ち、かつリーク電流が生じにくいＭＩＭ容量素子を形成することが可能になる。
【００３３】
また、上部第１電極を上部第２電極が囲む配置となるため、マスクパターンの粗密による加工の変動を小さくすることができ、高精度のＭＩＭ容量素子を形成することができる。
【００３４】
また、上記上部電極部が、さらに上記上部第２電極の周囲に上部第２絶縁膜を有している構成であってもよい。
【００３５】
また、上記容量素子は、上記上部第２絶縁膜と上記容量絶縁膜とが接触している構成であってもよい。
【００３６】
これにより、上部第１電極と容量絶縁膜の外周部とは少なくとも上部第２電極の外側に形成されている上部第２絶縁膜の位置まで離れた位置に配置されている。上部第１電極と上部第２電極とは電気的に絶縁されているので、上部第１電極から下部電極部に電流が流れる（リーク電流が生じる）場合、電流は少なくとも上部第１絶縁膜、上部第２電極、上部第２絶縁膜、及び容量絶縁膜の外周部とを伝達して流れることになる。つまり容量絶縁膜の外周部を伝達して流れるリーク電流をさらに抑えることができる。
【００３７】
この効果は容量絶縁膜を薄く形成し、外周部を流れるリーク電流の影響が顕著になる場合であっても効果的に作用するので、大きな静電容量Ｃを持ち、かつリーク電流が生じにくいＭＩＭ容量素子を形成することが可能になる。
【００３８】
また、上記上部第１電極と上記上部第２電極とは５０〜１０００ｎｍ離れた位置に配置されている構成であってもよい。
【００３９】
これにより、上部第１電極を形成する場合にそのパターンの粗密によって生じる寸法誤差を少なくすることができる。つまり、容量素子の静電容量の精度を向上することができる。また、上部第１電極及び上部第２電極の側壁の形状を容量絶縁膜に対して垂直に近い形状に形成することができる。そのため、上部第１絶縁膜及び上部第２絶縁膜を安定に、かつ厚く形成することが可能となる。
【００４０】
また、上部第１電極と上部第２電極とを近づけ過ぎる場合、上部第１絶縁膜の形成が困難になるとともに上部第１電極と上部第２電極との間に生じる寄生容量が大きくなるので、これらの電極は近づけすぎる位置に形成しないことが好ましい。
【００４１】
また、上記上部第１絶縁膜及び上記上部第２絶縁膜は、ＳｉＯ２、ＳｉＯＮ、ＳｉＮ、ＳｉＣ、ＳｉＯＣ、ＳｉＯＦの何れかで形成されている絶縁膜、またはこれらの組み合わせによる積層膜である構成であってもよい。
【００４２】
上記に示した部材は、一般に多層配線を半導体装置に形成する工程で用いる部材である。そのため、本発明の半導体装置を形成するために専用の装置などの設備を必要としない。また設備を変更することなく容量絶縁膜に対するエッチングの選択比が大きい部材で上部第１絶縁膜及び上部第２絶縁膜を形成することができる。
【００４３】
また、これらの部材を単独で用いるだけでなく、例えばエッチング条件による除去選択性の高い部材と、被積層部材の形状に依存せずに平坦に積層することができる部材とを組み合わせて用いることも可能である。組み合わせて用いることにより、本発明の半導体装置をさらに安定に構成することが可能になる。
【００４４】
また、上記上部第２電極が、上記半導体装置の外部に電気的に接続されている構成であってもよい。
【００４５】
これにより、容量素子に寄生している浮遊容量、例えば上部第１電極と上部第２電極との間に生じる寄生容量、及び上部第２電極と下部電極部との間に生じる寄生容量を低減することができる。
【００４６】
また、上記上部第２電極が、電気的に接地されている構成であってもよい。
【００４７】
これにより、容量素子に寄生している浮遊容量、例えば上部第１電極と上部第２電極との間に生じる寄生容量、及び上部第２電極と下部電極部との間に生じる寄生容量を低減することができる。
【００４８】
本発明の半導体装置の製造方法は、上記課題を解決するために、上部電極部と下部電極部との間に容量絶縁膜を備えた容量素子を含む半導体装置の製造方法であって、上部電極部形成工程、容量絶縁膜形成工程、及び下部電極部形成工程を含んでおり、上記上部電極部形成工程が、基板上に、下部電極用金属部材、容量絶縁膜形成絶縁部材、上部電極用金属部材を、この順に隣接して積層する第１積層工程と、上記上部電極用金属部材を選択的に除去して上部第１電極と、上記上部第１電極の周囲に上部第２電極とを形成する上部電極形成工程と、上記上部第１電極、上記上部第２電極、及び上記上部電極形成工程で露出した上記容量絶縁膜形成絶縁部材の表面に密着するように上部絶縁部材を堆積する第２積層工程と、上記上部絶縁部材を全面エッチングし、上記上部第１電極及び上記上部第２電極の間に上部第１絶縁膜を形成するとともに上記上部第２電極の周囲に上部第２絶縁膜を形成する上部絶縁膜形成工程とを含んでおり、容量絶縁膜形成工程が、上記上部第１電極、上記上部第１絶縁膜、上記上部第２電極、及び上記上部第２絶縁膜を含む上部電極部をマスクとして上記容量絶縁膜形成絶縁部材をエッチングし、上記容量絶縁膜を形成する工程であり、下部電極部形成工程が、上記下部電極用金属部材を選択的に除去して上記下部電極部を形成する工程であることを特徴としている。
【００４９】
上記の構成によれば、密着するように形成された上部第１電極、上部第１絶縁膜、上部第２電極、及び上部第２絶縁膜をマスクとして容量絶縁膜を形成するため、容量絶縁膜の外周部を上部第１電極の端部から離れた位置に形成することができる。
【００５０】
容量絶縁膜はエッチングによって形成されるので、容量絶縁膜の外周部がエッチングのダメージによってリーク電流を伝達する場合が生じるが、上述の製造方法によれば容量絶縁膜の外周部が上部第１電極から離れた位置に形成されるので、容量絶縁膜の外周部を伝達して流れるリーク電流を抑えることができる。
【００５１】
この効果は容量絶縁膜を薄く形成し、外周部を流れるリーク電流の影響が顕著になる場合であっても効果的に作用するので、大きな静電容量Ｃを持ち、かつリーク電流が生じにくいＭＩＭ容量素子を形成することが可能になる。
【００５２】
また、既存の設備を用いて製造することができ、かつ従来法に比べて工程数が増加しないので、上下電極間のリーク電流を抑えることのできる容量素子を有する半導体装置を容易かつ製造コストを抑えて製造することができる。
【００５３】
また、上記上部絶縁膜がエッチング条件による除去選択性の高い高除去選択性部材と、被積層部材の形状の凸凹を埋めて堆積する段差被覆部材とを含み、上記第２積層工程が、上記高除去選択性部材の堆積工程と、上記段差被覆部材の堆積工程とを含み、上記上部絶縁膜形成工程が、上記段差被覆部材を全面エッチングし、さらに上記段差被覆部材をマスクとして全面エッチングし、上記上部第１電極及び上記上部第２電極の間に上部第１絶縁膜を形成するとともに上記上部第２電極の周囲に上部第２絶縁膜を形成する工程である構成であってもよい。
【００５４】
これにより、エッチング条件による除去選択性の高い部材と、被積層部材の形状に依存せずに段差を均一に被覆するように堆積することができる部材とを組み合わせて用いることが可能となる。
【００５５】
そのため、本発明の半導体装置をさらに効果的に形成することが可能になる。
【発明の効果】
【００５６】
本発明の半導体装置は、以上のように、上記上部電極部が、上記容量絶縁膜に対向する表面に上部第１電極、上部第１絶縁膜、及び上部第２電極を備えており、上記容量素子は、上記上部第１電極、上記容量絶縁膜、及び上記下部電極部によって形成されており、上記上部第１電極の周囲に上記上部第１絶縁膜を有しており、上記上部第１絶縁膜の周囲に上記上部第２電極を有しており、上記上部第１電極と上記上部第２電極とは電気的に絶縁されており、少なくとも上記上部第２電極と上記容量絶縁膜とが接触している構成である。
【００５７】
そのため、上部第１電極、容量絶縁膜、及び下部電極部によって容量素子が形成されており、上部第１電極の周囲に上部第１絶縁膜を有し、さらに上部第２電極を有している。上部第２電極に接触する位置まで容量絶縁膜が配置されているので、上部第１電極と容量絶縁膜の外周部とは少なくとも上部第１絶縁膜が形成されている距離だけ離れた位置に配置されている。そして上部第１電極と上部第２電極とは電気的に絶縁されているので、上部第１電極から下部電極部に電流が流れる（リーク電流が生じる）場合、電流は少なくとも上部第１絶縁膜と容量絶縁膜の外周部とを伝達して流れることになる。つまり容量絶縁膜の外周部を伝達して流れるリーク電流を抑えることができる。
【００５８】
この効果は容量絶縁膜を薄く形成し、外周部を流れるリーク電流の影響が顕著になる場合であっても効果的に作用するので、大きな静電容量Ｃを持ち、かつリーク電流が生じにくいＭＩＭ容量素子を形成することが可能になる。
【００５９】
また、上部第１電極を上部第２電極が囲む配置となるため、マスクパターンの粗密による加工の変動を小さくすることができ、高精度のＭＩＭ容量素子を形成することができる。
【００６０】
また、本発明の半導体装置の製造方法は、以上のように、上部電極部形成工程、容量絶縁膜形成工程、及び下部電極部形成工程を含んでおり、上記上部電極部形成工程が、基板上に、下部電極用金属部材、容量絶縁膜形成絶縁部材、上部電極用金属部材を、この順に隣接して積層する第１積層工程と、上記上部電極用金属部材を選択的に除去して上部第１電極と、上記上部第１電極の周囲に上部第２電極とを形成する上部電極形成工程と、上記上部第１電極、上記上部第２電極、及び上記上部電極形成工程で露出した上記容量絶縁膜形成絶縁部材の表面に密着するように上部絶縁部材を堆積する第２積層工程と、上記上部絶縁部材を全面エッチングし、上記上部第１電極及び上記上部第２電極の間に上部第１絶縁膜を形成するとともに上記上部第２電極の周囲に上部第２絶縁膜を形成する上部絶縁膜形成工程とを含んでおり、容量絶縁膜形成工程が、上記上部第１電極、上記上部第１絶縁膜、上記上部第２電極、及び上記上部第２絶縁膜を含む上部電極部をマスクとして上記容量絶縁膜形成絶縁部材をエッチングし、上記容量絶縁膜を形成する工程であり、下部電極部形成工程が、上記下部電極用金属部材を選択的に除去して上記下部電極部を形成する工程である構成である。
【００６１】
そのため、密着するように形成された上部第１電極、上部第１絶縁膜、上部第２電極、及び上部第２絶縁膜をマスクとして容量絶縁膜を形成するので、容量絶縁膜の外周部を上部第１電極の端部から離れた位置に形成することができる。
【００６２】
容量絶縁膜はエッチングによって形成されるので、容量絶縁膜の外周部がエッチングのダメージによってリーク電流を伝達する場合が生じるが、上述の製造方法によれば容量絶縁膜の外周部が上部第１電極から離れた位置に形成されるので、容量絶縁膜の外周部を伝達して流れるリーク電流を抑えることができる。
【００６３】
この効果は容量絶縁膜を薄く形成し、外周部を流れるリーク電流の影響が顕著になる場合であっても効果的に作用するので、大きな静電容量Ｃを持ち、かつリーク電流が生じにくいＭＩＭ容量素子を形成することが可能になる。
【００６４】
また、既存の設備を用いて製造することができ、かつ従来法に比べて工程数が増加しないので、上下電極間のリーク電流を抑えることのできる容量素子を有する半導体装置を容易かつ製造コストを抑えて製造することができる。
【００６５】
それゆえ、大きな静電容量Ｃを持つＭＩＭ容量素子を形成する場合に、上部電極と下部電極との間にリーク電流が生じにくいＭＩＭ容量素子を備える半導体装置及びその製造方法を提供することができるという効果を奏する。
【発明を実施するための最良の形態】
【００６６】
本発明の一実施形態について図１〜図１６に基づいて説明すれば、以下の通りである。
【００６７】
図１は、本実施の形態の下部電極用金属膜−容量絶縁膜−上部電極用金属膜（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）構造のＭＩＭ容量素子を備える半導体装置を示す断面図である。
【００６８】
本実施の形態の半導体装置１００は、半導体基板１０１上に第１絶縁膜１０２、下部電極１３０（下部電極部）、容量絶縁膜１２０、及び上部電極部１１０がこの順に形成されている。上部電極部１１０は上部電極１１１（上部第１電極）、上部電極ダミー部１１２（上部第２電極）、及びサイドウォール１１３（上部第１絶縁膜）を備えており、下部電極１３０、容量絶縁膜１２０、及び上部電極１１１がＭＩＭ容量素子を形成している。尚、図１のようにサイドウォール１１４（上部第２絶縁膜）をさらに備えていてもよい。上部電極部１１０の構成の詳細は後述する。
【００６９】
また、これらの部材については周知のＭＩＭ容量素子を備える半導体装置を形成する部材を用いることができる。例えば、第１絶縁膜１０２は９００ｎｍの厚さに堆積したＳｉＯ２膜を用いることができる。また下部電極１３０は２００ｎｍの厚さに堆積したＴｉＮ膜を用いることができる。また容量絶縁膜１２０は４０ｎｍの厚さに堆積したＳｉＮ膜を用いることができ、上部電極１１１は２００ｎｍの厚さに堆積したＴｉＮ膜を用いることができる。
【００７０】
そして下部電極１３０は上層配線１５１に電気的に接続している導電性プラグ１４１に接続されており、上部電極１１１は上層配線１５２に電気的に接続している導電性プラグ１４２に接続されている。これらの部材についても周知のＭＩＭ容量素子を備える半導体装置を形成する部材を用いることができる。例えば導電性プラグ１４１，１４２はＴｉＮ膜及びタングステン膜によって形成してもよい。また上層配線１５１，１５２は、例えば周知のようにＴｉ、ＴｉＮ、ＡｌＣｕ、ＴｉＮをこの順にそれぞれ１５ｎｍ、１０ｎｍ、５００ｎｍ、２５ｎｍの厚さに堆積して形成しても良い。
【００７１】
上部電極部１１０は、容量絶縁膜１２０上に形成されている。上部電極部１１０の上部電極１１１の周囲には、絶縁性のサイドウォール１１３が形成されており、その周囲には上部電極ダミー部１１２が形成されている。さらに上部電極ダミー部１１２の周囲には、絶縁性のサイドウォール１１４が形成されている。上部電極ダミー部１１２は、上部電極１１１と同じ部材で形成されており、例えば２００ｎｍの厚さに堆積したＴｉＮ膜を用いることができる。また、絶縁性のサイドウォール１１３、１１４は、周知のＭＩＭ容量素子を備える半導体装置を形成する部材で形成することができる。例えば、ＳｉＯ２、ＳｉＯＮ、ＳｉＮ、ＳｉＣ、ＳｉＯＣ、ＳｉＯＦのいずれか、あるいはこれらを用いた積層膜として形成されていてもよい。具体的には、上部電極１１１と同じ厚さ、例えば２００ｎｍの厚さのＳｉＯ２膜であっても良い。
【００７２】
上記に示したサイドウォール１１３、１１４に用いることのできる部材は、多層配線を半導体装置に形成する工程で通常用いる部材である。そのため、形成するために専用の装置などの設備を必要としない。
【００７３】
また設備を変更することなく容量絶縁膜に対するエッチングの選択比が大きい部材でサイドウォール１１３、１１４を形成することができる。
【００７４】
また、これらの部材は、後述する製造工程において容量絶縁膜１２０を形成するためのエッチングのマスクとなる。そのため、サイドウォール１１３、１１４に用いることのできる部材は、容量絶縁膜１２０とのエッチングに対する選択性（選択比）が高く、段差カバレッジに優れる部材であることが好ましい。そのため、上記のような部材を単独で用いるだけでなく、例えばエッチングの選択比が高い部材と、段差カバレッジに優れた部材とを組み合わせて用いることも可能である。詳しい形成方法については後述する。
【００７５】
また、上部電極１１１、サイドウォール１１３、上部電極ダミー部１１２、及びサイドウォール１１４の詳しい形状については後述する。
【００７６】
そして、下部電極１３０、容量絶縁膜１２０、上部電極１１１、サイドウォール１１３、１１４、導電性プラグ１４１，１４２は第４絶縁膜１０７によって覆われている。上層配線１５１、１５２の絶縁を確保するために、必要に応じてさらに第５絶縁膜１０８が形成されていても良い。
【００７７】
図２（ａ）〜（ｄ）は、本実施の形態の上部電極１１１、サイドウォール１１３、上部電極ダミー部１１２、及びサイドウォール１１４の形状の一例を示す平面図である。
【００７８】
図示する形状は一例に過ぎないが、例えば図２（ａ）に示す上部電極部１１０の上部電極ダミー部１１２のように、途切れずに上部電極１１１を完全に囲む形状でも良い。図２（ａ）では四角形に形成された上部電極１１１の周囲に中央がくりぬかれた四角形が形成されている。上部電極１１１と上部電極ダミー部１１２との距離は特に指定しないが、例えば上部電極１１１から５０〜１０００ｎｍ離れた位置に上部電極ダミー部１１２が配置されるように形成することができる。例えば上部電極ダミー部１１２は、上部電極１１１から３００ｎｍ離れた位置に上部電極１１１を囲むように形成してもよい。
【００７９】
このように上部電極１１１の周囲を上部電極ダミー部１１２が囲む配置にすると、マスクパターンの粗密による加工の変動を小さくすることができるので高精度のＭＩＭ容量素子を形成することができる。
【００８０】
また上部電極１１１と上部電極ダミー部１１２との距離が１０００ｎｍ以下となるように形成すると、上部電極１１１を形成する場合にマスクパターンのパターンの粗密によって生じる形成時の寸法誤差をさらに少なくすることができる。つまり、容量素子の静電容量の精度をさらに向上することができる。また、上部電極１１１及び上部電極ダミー部１１２の側壁の形状を容量絶縁膜１２０に対して垂直に近い形状に形成することができる。そのため、後述するサイドウォール１１３，１１４を安定に、かつ厚く形成することが可能となる。
【００８１】
そして上部電極１１１の周囲であり、上部電極１１１と上部電極ダミー部１１２との間にサイドウォール１１３が形成されている。また、上部電極ダミー部１１２の周囲には、絶縁性のサイドウォール１１４が形成されている。
【００８２】
上部電極１１１の形状は周知のように必要に応じて形成すれば良いので、上記のような四角形の形状に限定されず、必要な形状に形成すれば良い。本実施の形態では、説明を複雑にしないために上部電極１１１の形状が四角形である場合について記載している。
【００８３】
また、上部電極１１１の周囲に形成される上部電極ダミー部１１２及びサイドウォール１１３，１１４の形状は上記に限定されない。例えば図２（ｂ）に示す上部電極部１１０ｂの上部電極ダミー部１１２ｂのように上部電極ダミー部の一部が開放されており、サイドウォール１１３と１１４とが繋がった形状のサイドウォール１１３ｂが形成されていても良い。また、図２（ｃ）に示す上部電極部１１０ｃの上部電極ダミー部１１２ｃ及び図２（ｄ）に示す上部電極部１１０ｄの上部電極ダミー部１１２ｄのように、複数の上部電極ダミー部１１２ｃ、１１２ｄで上部電極１１１を囲むように形成しても良い。この場合も、上部電極１１１の周囲及び上部電極ダミー部１１２ｃ，１１２ｄの周囲には一体的な形状に繋がったサイドウォール１１３ｃ、１１３ｄが形成される。尚、上部電極ダミー部１１２，１１２ｂ、１１２ｃ、１１２ｄの幅は、例えば１０００ｎｍ程度の大きさに形成しても良い。
【００８４】
尚、上部電極１１１と上部電極ダミー部１１２との距離を５０ｎｍよりも小さく形成する場合、サイドウォール１１３の形成が困難であるとともに、上部電極１１１と上部電極ダミー部１１２との間に生じる寄生容量が大きくなることが考えられるため、上部電極１１１と上部電極ダミー部１１２とは極端に近づけすぎない方が好ましい。
【００８５】
図３は、本実施の形態の半導体装置１００の断面の拡大図であり、上部電極１１１、サイドウォール１１３，１１４、上部電極ダミー部１１２、容量絶縁膜１２０、及び下部電極１３０の間に生じる静電容量を示す模式図である。
【００８６】
図３では、導体である上部電極１１１及び下部電極１３０に挟まれている容量絶縁膜１２０にＭＩＭ容量素子として好ましい静電容量Ｃ１が生じている。また、上部電極１１１及び上部電極ダミー部１１２に挟まれているサイドウォール１１３に寄生容量Ｃ２が生じており、上部電極ダミー部１１２及び下部電極１３０に挟まれている容量絶縁膜１２０に寄生容量Ｃ３が生じている。
【００８７】
このうち、寄生容量Ｃ２は上述のように上部電極１１１と上部電極ダミー部１１２との距離に反比例して生じるため、寄生容量Ｃ２を小さくするためには上部電極１１１と上部電極ダミー部１１２とは極端に近づけすぎないことが好ましい。
【００８８】
次に、本実施の形態の半導体装置１００の製造方法について図４，５，７〜１１に示す断面図及び図６に示す平面図を用いて説明する。
【００８９】
はじめに、図４に示すように、半導体基板１０１上に第１絶縁膜１０２、下部電極用金属膜１０３（下部電極用金属部材）、第２絶縁膜１０４（容量絶縁膜形成絶縁部材）、上部電極用金属膜１０５（上部電極用金属部材）をこの順に堆積する。これらの部材については周知のＭＩＭ容量素子を備える半導体装置を形成する部材を用いることができる。例えば、第１絶縁膜１０２はＳｉＯ２膜を９００ｎｍ堆積することで形成し、下部電極用金属膜１０３は、ＴｉＮ膜を２００ｎｍ堆積し、第２絶縁膜１０４は、ＳｉＮ膜を４０ｎｍ堆積し、上部電極用金属膜１０５は、ＴｉＮ膜を２００ｎｍ堆積することで形成することができる。
【００９０】
次に、図５のように、上部電極用金属膜１０５を公知のマスク技術及びエッチング技術により選択的に除去し、上部電極１１１及び上部電極ダミー部１１２を形成する。このようなエッチング技術については特に限定されないが、たとえばフォトリソグラフィ技術やイオンミリング技術などの異方性エッチング技術を用いて形成しても良い。
【００９１】
上部電極１１１と上部電極ダミー部１１２との距離は特に指定しないが、例えば上部電極１１１から５０〜１０００ｎｍ離れた位置に上部電極ダミー部１１２が配置されるように形成することができる。例えば上部電極ダミー部１１２は、上部電極１１１から３００ｎｍ離れた位置に上部電極１１１を囲むように形成してもよい。
【００９２】
上述のように、上部電極１１１と上部電極ダミー部１１２との距離が１０００ｎｍ以下となるように形成すると、上部電極１１１を形成する場合にそのパターンの粗密によって生じる寸法誤差を少なくすることができる。また、上部電極１１１及び上部電極ダミー部１１２の側壁の形状を容量絶縁膜１２０に対して垂直に近い形状に形成することができる。
【００９３】
また、上部電極１１１と上部電極ダミー部１１２との形状は例えば上述のように図２（ａ）〜（ｄ）のような形状に形成してもよい。
【００９４】
図６（ａ）〜（ｄ）は、本実施の形態の第２絶縁膜１０４の表面に形成された上部電極１１１と上部電極ダミー部１１２との形状を示す平面図である。
【００９５】
即ち、図６（ａ）の上部電極ダミー部１１２のように途切れずに上部電極１１１を完全に囲んでいてもよく、図６（ｂ）の上部電極ダミー部１１２ｂのように一部が開放されていてもよい。また、図６（ｃ）の上部電極ダミー部１１２ｃ及び図６（ｄ）の上部電極ダミー部１１２ｄのように複数の上部電極ダミー部１１２ｃ、１１２ｄで上部電極１１１を囲んでもよい。上部電極ダミー部１１２，１１２ｂ、１１２ｃ、１１２ｄの幅は、例えば１０００ｎｍ程度の大きさに形成しても良い。
【００９６】
次に、図７のように、第３絶縁膜１０６（上部絶縁部材）を堆積する。第３絶縁膜１０６の部材も特に限定されないが、周知のＭＩＭ容量素子を備える半導体装置を形成する部材を用いることができる。例えば、ＳｉＯ２、ＳｉＯＮ、ＳｉＮ、ＳｉＣ、ＳｉＯＣ、ＳｉＯＦのいずれか、あるいはこれらを用いた積層膜として形成しても良い。また、形成方法についても周知の方法を用いることができる。具体的には、ＨＤＰ−ＣＶＤ法（high-density plasma chemical vapor deposition：高密度プラズマ化学気相成長法）などにより、ＳｉＯ２膜を２００ｎｍ堆積してもよい。この堆積によって、上部電極１１１と上部電極ダミー部１１２との間は、この第３絶縁膜１０６により埋め込まれる。
【００９７】
このとき、上部電極１１１及び上部電極ダミー部１１２は第２絶縁膜１０４より表面に盛り上がった形状に形成されているため、第３絶縁膜１０６は上部電極１１１及び上部電極ダミー部１１２の間と、上部電極ダミー部１１２の周囲とに厚く堆積する。
【００９８】
上記に示した第３絶縁膜１０６に用いることのできる部材は、多層配線を半導体装置に形成する工程で通常用いる部材である。そのため、形成するために専用の装置などの設備を必要としない。
【００９９】
次に、図８のように、第３絶縁膜１０６をＲＩＥ法（reactive ion etching：反応性イオンエッチング法）などの公知のエッチング法により全面に対してエッチングを行う。このエッチングにより、上部電極１１１、上部電極ダミー部１１２、及び第２絶縁膜１０４の表面を露出させ、上部電極部１１０を形成する。このとき、第３絶縁膜１０６が上部電極１１１及び上部電極ダミー部１１２の間と、上部電極ダミー部１１２の周囲とに厚く堆積しているので、上部電極１１１及び上部電極ダミー部１１２の間には絶縁性のサイドウォール１１３が形成され、上部電極ダミー部１１２の周囲には絶縁性のサイドウォール１１４が形成される。
【０１００】
即ち、上部電極１１１及び上部電極ダミー部１１２の間と、上部電極ダミー部１１２の周囲とはサイドウォール１１３、１１４に被覆され、第２絶縁膜１０４は露出しない。
【０１０１】
次に、図９のように、上部電極１１１、上部電極ダミー部１１２、及びサイドウォール１１３，１１４をマスクとして、第２絶縁膜１０４をＲＩＥ法などの公知のエッチング法によって除去する。このように形成することにより、上部電極１１１、上部電極ダミー部１１２、及びサイドウォール１１３，１１４と下部電極用金属膜１０３との間に形成されていた第２絶縁膜１０４を容量絶縁膜１２０として形成する。
【０１０２】
次に、図１０のように、下部電極用金属膜１０３を公知のフォト及びエッチング技術により選択的に除去し、下部電極１３０を形成する。
【０１０３】
そして、図１１のように、第４絶縁膜１０７を堆積し、必要であれば平坦化処理をしたあと、下部電極１３０、上部電極１１１に接続する導電性プラグ１４１、１４２、及び上層配線１５１、１５２を形成してＭＩＭ容量素子を形成する。このような第４絶縁膜１０７の形成や、導電性プラグ１４１、１４２、上層配線１５１、１５２の形成は周知のＭＩＭ容量素子を備える半導体装置の形成方法を用いることができる。
【０１０４】
例えば、プラズマＣＶＤ法（plasma chemical vapor deposition）によってＳｉＯ２膜を８００ｎｍ堆積して第４絶縁膜１０７を形成した後、ＣＭＰ法（chemical mechanical polishing：化学機械研磨法）によってＳｉＯ２膜を平坦化する。そして公知のマスク、エッチング技術によってＳｉＯ２膜に接続孔を形成し、ＣＶＤ法によってＴｉＮ膜及びタングステン膜を堆積して接続孔を埋め込む。ＣＭＰ法によって接続孔内以外の場所に形成された不要なＴｉＮ膜及びタングステン膜を除去した後、スパッタリング法により上層配線部材を構成するＴｉ、ＴｉＮ、ＡｌＣｕ、ＴｉＮをこの順にそれぞれ１５ｎｍ、１０ｎｍ、５００ｎｍ、２５ｎｍの厚さに堆積し、公知のマスク、エッチング技術によって上層配線部材を選択的に除去して、上層配線１５１、１５２を形成する。
【０１０５】
尚、上層配線１５１、１５２の絶縁を確保するために、必要に応じて第５絶縁膜１０８を周知の方法で形成しても良い。
【０１０６】
以上のように容量絶縁膜パターニング用のマスクと工程数を削減するとともに、上下電極間のリーク電流を抑えることのできるＭＩＭ容量素子を有する半導体装置１００を形成することができる。
【０１０７】
そして上記のように形成される本実施の形態の半導体装置１００では、容量絶縁膜１２０の外周部の縁は上部電極ダミー部１１２のさらに外側に形成されているサイドウォール１１４の下部に位置する。そのため、エッチングによりダメージを受けた容量絶縁膜１２０の外周部をサイドウォール１１３、上部電極ダミー部１１２、及びサイドウォール１１４が形成する距離だけ上部電極１１１から遠ざけることができる。
【０１０８】
容量絶縁膜１２０の外周部の縁では、上記のように形成される場合のエッチング工程によってダメージを受け、絶縁耐性が劣化する可能性があったが、本実施の形態の半導体装置１００ではサイドウォール１１３及び上部電極ダミー部１１２が形成されているので、容量絶縁膜１２０の外周部をそれだけ上部電極１１１から遠ざけることができる。そのため、製造工程において絶縁耐性が劣化することがない。
【０１０９】
そのため、ＭＩＭ容量素子の静電容量を大きくするために容量絶縁膜１２０を薄く形成した場合であっても、容量絶縁膜１２０の外周部を流れるリーク電流を抑えることができる。
【０１１０】
尚、上部電極１１１及び上部電極ダミー部１１２の側壁の形状を容量絶縁膜１２０に対して垂直に近い形状に形成する場合、上部電極１１１及び上部電極ダミー部１１２の間には第３絶縁膜１０６をさらに厚く堆積することができる。
【０１１１】
図１２（ａ）、（ｂ）は、上部電極１１１及び上部電極ダミー部１１２の側壁の形状を容量絶縁膜１２０に対して垂直に近い形状に形成した場合の本実施の形態の半導体装置１００の断面図であり、図１３（ａ）、（ｂ）は、上部電極１１１及び上部電極ダミー部１１２の側壁の形状をテーパー形状、即ち垂直に形成しなかった場合の本実施の形態の半導体装置１００’の断面図である。
【０１１２】
図１２（ａ）に示すように、上部電極１１１及び上部電極ダミー部１１２の側壁の形状を容量絶縁膜１２０に対して垂直に近い形状に形成した場合、第３絶縁膜１０６は上述のように上部電極１１１及び上部電極ダミー部１１２に沿って堆積し、その結果上部電極１１１及び上部電極ダミー部１１２の間には図１２（ａ）に示すように第３絶縁膜１０６が多く堆積する。
【０１１３】
一方、図１３（ａ）に示すように上部電極１１１及び上部電極ダミー部１１２の側壁の形状をテーパー形状に形成した場合には、第３絶縁膜１０６は上部電極１１１及び上部電極ダミー部１１２の側壁の形状に沿って堆積するため、上部電極１１１及び上部電極ダミー部１１２の間には図１２（ａ）に示すよりも第３絶縁膜１０６が少なく堆積することになる。
【０１１４】
この状態で第３絶縁膜１０６をＲＩＥ法などの公知の方法でエッチングし、上部電極１１１、上部電極ダミー部１１２、及び第２絶縁膜１０４の表面を露出させた場合、エッチングによって取り除かれる第３絶縁膜１０６の厚さが図１２の場合と図１３の場合とで等しいと考えるならば、第３絶縁膜１０６が上部電極１１１及び上部電極ダミー部１１２の間に多く堆積している図１２（ｂ）の場合の方が図１３（ｂ）の場合よりもサイドウォール１１３が厚く形成されると考えることができる。
【０１１５】
また、第３絶縁膜１０６は、上記のように容量絶縁膜１２０を形成するためのエッチングのマスクとなる部材である。そのため、容量絶縁膜１２０のエッチングにおいてエッチング条件による除去選択性の高い（エッチングの選択比が高く）、堆積時に被積層部材となる上部電極１１１及び上部電極ダミー部１１２などの形状の凸凹を埋めて堆積する段差カバレッジに優れた部材であることが好ましい。
【０１１６】
また、上記のような部材を単独で用いるだけでなく、例えばエッチングの選択比が高い部材と、段差カバレッジに優れた部材とを組み合わせて用いることも可能である。
【０１１７】
図１４（ａ）〜（ｄ）は、容量絶縁膜１２０のエッチングにおいてエッチングされにくい（エッチングの選択比が高い）部材と、段差カバレッジに優れた部材とを組み合わせて用いる場合の製造方法を示す断面図であり、上記の図７〜図９の工程に対応する断面図である。
【０１１８】
図１４（ａ）は、上記の図７に対応する工程を示している。図１４（ａ）では、第３絶縁膜１０６の代わりにまずエッチングされにくい第３絶縁膜１０６ａ（高除去選択性部材）を堆積した後、段差カバレッジに優れる第３絶縁膜１０６ｂ（段差被覆部材）を堆積している。
【０１１９】
次に、図１４（ｂ）のように、第３絶縁膜１０６ｂをＲＩＥ法などの公知のエッチング法により全面に対してエッチングを行い、第３絶縁膜１０６ａの表面を露出させる。このとき、第３絶縁膜１０６ｂが上部電極１１１及び上部電極ダミー部１１２の間と、上部電極ダミー部１１２の周囲とに厚く堆積しているので、上部電極１１１及び上部電極ダミー部１１２の間には絶縁性のサイドウォール１１３ｂが形成され、上部電極ダミー部１１２の周囲には絶縁性のサイドウォール１１４ｂが形成される。
【０１２０】
そして図１４（ｃ）のように、第３絶縁膜１０６ｂをマスクにして第３絶縁膜１０６ａをＲＩＥ法などの公知のエッチング法により全面に対してエッチングを行い、上部電極１１１、上部電極ダミー部１１２、及び第２絶縁膜１０４の表面を露出させる。この工程によって上部電極１１１及び上部電極ダミー部１１２の間には絶縁性のサイドウォール１１３ｃが形成され、上部電極ダミー部１１２の周囲には絶縁性のサイドウォール１１４ｃが形成される。
【０１２１】
さらに、図１４（ｄ）のように、上部電極１１１、上部電極ダミー部１１２、及びサイドウォール１１３ｃ，１１４ｃをマスクとして、第２絶縁膜１０４をＲＩＥ法などの公知のエッチング法によって除去する。このように形成することにより、上部電極１１１、上部電極ダミー部１１２、及びサイドウォール１１３ｃ，１１４ｃと下部電極用金属膜１０３との間に形成されていた第２絶縁膜１０４を容量絶縁膜１２０として形成する。このエッチングによってサイドウォール１１３ｃ及び１１４ｃはエッチングされ、サイドウォール１１３ｄ及び１１４ｄのように形成される。もしサイドウォール１１３ｃ，１１４ｃがこのエッチングの工程によってエッチングされ易く、図１４（ｄ）に示す工程で残っていない場合であっても、エッチングされにくい第３絶縁膜１０６ａが上部電極１１１及び上部電極ダミー部１１２の間と、上部電極ダミー部１１２の周囲とに残るのでサイドウォール１１３ｄ及び１１４ｄが安定して形成され、容量絶縁膜１２０を保護することができる。
【０１２２】
尚、上記の実施の形態では下部電極１３０は、下部電極用金属膜１０３から形成される場合について記載したが、図示しない他の半導体素子との電気的な接続のためにすでに形成されている配線部材から形成される場合として、上述の上層配線１５１などと同様の方法で形成した下層配線２３１を用いる構成としても良い。
【０１２３】
図１５は、下部電極１３０の代わりに下層配線２３１を形成した半導体装置２００を示す断面図である。図１５に示す半導体装置２００では、下層配線２３１以外の部材については本実施の形態の半導体装置１００と同様の構造をしており、同様に形成することができるため、同じ符号を付し、説明を省略する。
【０１２４】
下層配線２３１は、上述の上層配線１５１、１５２などと同様に周知のＭＩＭ容量素子を備える半導体装置の形成方法を用いることができる。
【０１２５】
例えば、スパッタリング法により下層配線部材を構成するＴｉ、ＴｉＮ、ＡｌＣｕ、ＴｉＮをこの順にそれぞれ１５ｎｍ、１０ｎｍ、５００ｎｍ、２５ｎｍの厚さに堆積し、その後は上記実施の形態と同様に半導体装置２００を形成することができる。
【０１２６】
このように形成された半導体装置２００では、配線部材である下層配線２３１を下部電極部材として用いることができる。そのため、配線と同時に下部電極を加工することで下部電極１３０を形成するために必要となる下部電極１３０形成用のマスクと工程数とを削減することができる。
【０１２７】
また、図１６に示す半導体装置３００のように、上部電極ダミー部１１２に電気的に接続する導電性プラグ３４３及び上層配線３５３を形成してもよい。これにより、上部電極ダミー部１１２の電位を例えば接地し、電位を固定することができる。このため、半導体装置３００が備えるＭＩＭ容量素子の浮遊容量を低減することができる。
【０１２８】
なお本発明は、以上説示した各構成に限定されるものではなく、特許請求の範囲に示した範囲で種々の変更が可能である。
【産業上の利用可能性】
【０１２９】
以上のように、本発明では、ＭＩＭ容量素子の上部電極の周囲にサイドウォールとダミー電極とを備えているので、製造工程などによってダメージを受けた容量絶縁膜の外周部をＭＩＭ容量素子の上部電極から遠ざけることができる。そのため、ＭＩＭ容量素子の静電容量を大きくするために容量絶縁膜を薄く形成した場合であっても、容量絶縁膜の外周部を流れるリーク電流を抑えることができる。このようなＭＩＭ容量素子の高容量化、高精度化は、アナログ集積回路などの高精度の半導体装置に関わる分野に広く応用することが可能である。
【図面の簡単な説明】
【０１３０】
【図１】本発明における半導体装置の実施の一形態を示す断面図である。
【図２】（ａ）〜（ｄ）は、図１に示す半導体装置の上部電極、サイドウォール、及び上部電極ダミー部の形状の一例を示す平面図である。
【図３】図１に示す半導体装置の上部電極、サイドウォール、及び上部電極ダミー部の間に生じる静電容量を模式的に示す断面図である。
【図４】図１に示す半導体装置の製造工程を示す断面図である。
【図５】図１に示す半導体装置の製造工程を示す断面図であり、図４の上部電極用金属膜が上部電極及び上部電極ダミー部に形成されている様子を示す断面図である。
【図６】（ａ）〜（ｄ）は、図５に示す半導体装置の製造工程を示す平面図であり、図２（ａ）〜（ｄ）に対応する上部電極及び上部電極ダミー部の形状を示す断面図である。
【図７】図１に示す半導体装置の製造工程を示す断面図であり、図５の第２絶縁膜、上部電極、及び上部電極ダミー部の表面に第３絶縁膜が形成されている様子を示す断面図である。
【図８】図１に示す半導体装置の製造工程を示す断面図であり、図７の第３絶縁膜をエッチングして上部電極、上部電極ダミー部、及び第２絶縁膜の表面を露出させるとともにサイドウォールを形成する様子を示す断面図である。
【図９】図１に示す半導体装置の製造工程を示す断面図であり、図８の上部電極、上部電極ダミー部、及び第２絶縁膜をマスクとして、第２絶縁膜を容量絶縁膜として形成する様子を示す断面図である。
【図１０】図１に示す半導体装置の製造工程を示す断面図であり、図９の下部電極用金属膜エッチング技術により選択的に除去して下部電極を形成する様子を示す断面図である。
【図１１】図１に示す半導体装置の製造工程を示す断面図であり、図１０の表面に第４絶縁膜、導電性プラグ、上層配線、及び第５絶縁膜を形成する様子を示す断面図である。
【図１２】（ａ）、（ｂ）は図１に示す半導体装置の実施の一形態を示す断面図であり、上部電極及び上部電極ダミー部の側壁が容量絶縁膜に対して垂直に近い形状に形成する場合について示す断面図である。
【図１３】（ａ）、（ｂ）は図１に示す半導体装置の実施の一形態を示す断面図であり、上部電極及び上部電極ダミー部の側壁がテーパー形状に形成する場合について示す断面図である。
【図１４】（ａ）〜（ｄ）は、図１に示す半導体装置の実施の一形態を示す断面図であり、図７〜図９の工程に対応する別の実施の一形態を示す断面図である。
【図１５】図１に示す半導体装置の別の実施の一形態を示す断面図であり、図１の下部電極が下層配線に置き換えられている様子を示す断面図である。
【図１６】図１に示す半導体装置の別の実施の一形態を示す断面図であり、図１５の上部電極ダミー部が導電性プラグ及び上層配線に電気的に接続している様子を示す断面図である。
【図１７】従来の半導体装置の製造工程を示す断面図である。
【図１８】従来の半導体装置の製造工程を示す断面図である。
【図１９】従来の半導体装置の製造工程を示す断面図である。
【図２０】従来の半導体装置の製造工程を示す断面図である。
【図２１】従来の半導体装置の製造工程を示す断面図である。
【図２２】従来の半導体装置の製造工程を示す断面図である。
【図２３】従来の半導体装置の製造工程を示す断面図である。
【図２４】従来の半導体装置の製造工程を示す断面図である。
【図２５】従来の半導体装置の製造工程を示す断面図である。
【図２６】従来の半導体装置の製造工程を示す断面図である。
【図２７】従来の半導体装置の製造工程を示す断面図である。
【図２８】従来の半導体装置の製造工程を示す断面図である。
【図２９】従来の半導体装置を示す断面図である。
【符号の説明】
【０１３１】
１００，１００’，２００，３００      半導体装置
１０１                                半導体基板
１０２                                第１絶縁膜
１０３                                下部電極用金属膜（下部電極用金属部材）
１０４                                第２絶縁膜（容量絶縁膜形成絶縁部材）
１０５                                上部電極用金属膜（上部電極用金属部材）
１０６                                第３絶縁膜（上部絶縁部材）
１０６ａ                              第３絶縁膜
（上部絶縁部材、高除去選択性部材）
１０６ｂ                              第３絶縁膜（上部絶縁部材、段差被覆部材）
１０７                                第４絶縁膜
１０８                                第５絶縁膜
１１０                                上部電極部
１１１                                上部電極（上部第１電極）
１１２，１１２ｂ，１１２ｃ，１１２ｄ  上部電極ダミー部（上部第２電極）
１１３，１１３ｂ，１１３ｃ，１１３ｄ  サイドウォール（上部第１絶縁膜）
１１４，１１４ｂ，１１４ｃ，１１４ｄ  サイドウォール（上部第２絶縁膜）
１２０                                容量絶縁膜
１３０                                下部電極（下部電極部）
１４１，１４２，３４３                導電性プラグ
１５１，１５２，３５３                上層配線
２３１                                下層配線
Ｃ１                                  静電容量
Ｃ２，Ｃ３                            寄生容量
【図１】
2008252044.tif 000003
【図２】
2008252044.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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