(57)【要約】【課題】半導体試験装置に適用した場合に、その使用個数を減少でき、これにより全体の回路規模を小さくでき、しかも消費電力の低減化を図ること。【解決手段】タイミングパルス発生器１０１は、タイミングパルスＴＰ１を時系列に発生する。タイミングパルス発生器１０２は、タイミングパルスＴＰ２を時系列に発生する。振り分け回路１０３は、タイミングパルス発生器１０１で発生されたタイミングパルスＴＰ１をフリップフロップ１０５〜１０８に振り分ける。振り分け回路１０４は、タイミングパルス発生器１０２で発生されたタイミングパルスＴＰ２をフリップフロップ１０５〜１０８に振り分ける。フリップフロップ１０５〜１０８は、その振り分けられたタイミングパルスＴＰ１とその振り分けられたタイミングパルスＴＰ２とに基づいて所望のウインドウストローブ信号ＳＴＲＢ１〜ＳＴＲＢ４を生成して出力する。【選択図】  図１
2008128843.tif 000002
【特許請求の範囲】
【請求項１】
テストレート設定値の一期間内に複数のタイミングパルスを生成するタイミングパルス発生器であって、
所定の遅延データおよび与えられる周期端数データに基づき、第１のタイミングパルスを生成するための第１データを生成する主タイミングパルス用データ生成部と、
前記所定の遅延データ、前記周期端数データ、および所定の差分遅延データに基づき、その差分遅延データ分だけ前記第１のタイミングパルスよりも遅延した第２のタイミングパルスを生成するための第２データを生成する副タイミングパルス用データ生成部と、
前記主タイミングパルス用データ生成部が生成する前記第１データ、および前記副タイミングパルス用データ生成部が生成する前記第２データに基づき、前記第１のタイミングパルスと前記第２のタイミングパルスを生成するタイミングパルス生成部と、
を備えていることを特徴とするタイミングパルス発生器。
【請求項２】
前記主タイミングパルス用データ生成部は、
所定の遅延データと与えられる周期端数データとを加算し、この加算結果に応じてクロック単位データおよびクロック未満データをそれぞれ生成して出力する第１加算器と、
前記第１加算器から出力されるクロック単位データを計数し、その計数値が所定値になったときにその旨の信号を出力する第１カウンタと、
前記第１加算器から出力されるクロック未満データを記憶する第１ラッチ回路とを含み、
前記副タイミングパルス用データ生成部は、
前記周期端数データと所定の差分遅延データとの加算を行う第２加算器と、
前記所定の遅延データと前記第２加算器の加算結果との加算を行い、この加算結果に応じてクロック単位データおよびクロック未満データをそれぞれ生成して出力する第３加算器と、
前記第３加算器から出力されるクロック単位データを計数し、その計数値が所定値になったときにその旨の信号を出力する第２カウンタと、
前記第３加算器から出力されるクロック未満データを記憶する第２ラッチ回路とを含み、
前記タイミングパルス生成部は、
前記第１カウンタからの出力信号および前記第１ラッチ回路に記憶されるクロック未満データに基づいて第１のタイミングパルスを生成し、前記第２カウンタからの出力信号および前記第２ラッチ回路に記憶されるクロック未満データに基づいて第２のタイミングパルスを生成するアナログ遅延回路を含むことを特徴とする請求項１に記載のタイミングパルス発生器。
【請求項３】
テストレート設定値の一期間内に複数のタイミングパルスを生成するタイミングパルス発生器であって、
前記テストレート設定値に基づいて予め設定されている複数の差分データのうちの１つを選択する第１選択回路と、
所定の遅延データと前記第１選択回路で選択された差分データとを選択的に出力する第２選択回路と、
与えられる周期端数データと生成されるクロック未満データとを選択的に出力する第３選択回路と、
前記第２選択回路で選択されたデータと前記第３選択回路で選択されたデータとを加算し、この加算結果に応じてクロック単位データおよび前記クロック未満データをそれぞれ生成して出力する加算器と、
前記加算器から出力されるクロック単位データを計数し、その計数値が所定値になったときにその旨の信号を出力するカウンタと、
前記加算器から出力されるクロック未満データを記憶するとともに、そのクロック未満データを前記第３選択回路に送出するラッチ回路と、
前記カウンタからの出力信号および前記ラッチ回路に記憶されるクロック未満データに基づき、タイミングパルスを生成して出力するアナログ遅延回路と、
前記カウンタの出力信号に基づき、前記第１選択回路、前記第２選択回路、および前記第３選択回路の選択制御を行う制御回路と、
を備えていることを特徴とするタイミングパルス発生器。
【請求項４】
所定周期内に複数のウインドウストローブ信号を生成するウインドウストローブ信号発生器であって、
第１タイミングパルスを発生する第１タイミングパルス発生器と、
前記第１タイミングパルスに関連して第２タイミングパルスを発生する第２タイミングパルス発生器と、
前記第１タイミングパルス発生器で発生された第１タイミングパルスを振り分ける第１振り分け回路と、
前記第２タイミングパルス発生器で発生された第２タイミングパルスを振り分ける第２振り分け回路と、
前記第１振り分け回路で振り分けられた第１タイミングパルスと前記第２振り分け回路で振り分けられた第２タイミングパルスとに基づいて複数のウインドウストローブ信号を生成するウインドウストローブ生成回路と、
を備えていることを特徴とするウインドウストローブ信号発生器。
【請求項５】
前記第１振り分け回路は、前記第１タイミングパルスを複数のフリップフロップに順次分配する第１のモードと、前記第１タイミングパルスを前記複数のフリップフロップに一度に供給する第２のモードとを有し、前記両モードを切り換えでき、
前記第２振り分け回路は、前記第２タイミングパルスを前記複数のフリップフロップに順次分配する第１のモードと、前記第２タイミングパルスを前記複数のフリップフロップに一度に供給する第２のモードとを有し、前記両モードを切り換えできるようになっていることを特徴とする請求項４に記載のウインドウストローブ信号発生器。
【請求項６】
前記第１および第２タイミングパルス発生器は、それぞれ、テストレート設定値の一期間内に複数のタイミングパルスを生成するものであって、
所定の遅延データおよび与えられる周期端数データに基づき、第１のタイミングパルスを生成するための第１データを生成する主タイミングパルス用データ生成部と、
前記所定の遅延データ、前記周期端数データ、および所定の差分遅延データに基づき、その差分遅延データ分だけ前記第１のタイミングパルスよりも遅延した第２のタイミングパルスを生成するための第２データを生成する副タイミングパルス用データ生成部と、
前記主タイミングパルス用データ生成部が生成する前記第１データ、および前記副タイミングパルス用データ生成部が生成する前記第２データに基づき、前記第１のタイミングパルスと前記第２のタイミングパルスをそれぞれ生成するタイミングパルス生成部と、
を備えていることを特徴とする請求項４または請求項５に記載のウインドウストローブ信号発生器。
【請求項７】
前記主タイミングパルス用データ生成部は、
所定の遅延データと与えられる周期端数データとを加算し、この加算結果に応じてクロック単位データおよびクロック未満データをそれぞれ生成して出力する第１加算器と、
前記第１加算器から出力されるクロック単位データを計数し、その計数値が所定値になったときにその旨の信号を出力する第１カウンタと、
前記第１加算器から出力されるクロック未満データを記憶する第１ラッチ回路とを含み、
前記副タイミングパルス用データ生成部は、
前記周期端数データと所定の差分遅延データとの加算を行う第２加算器と、
前記所定の遅延データと前記第２加算器の加算結果との加算を行い、この加算結果に応じてクロック単位データおよびクロック未満データをそれぞれ生成して出力する第３加算器と、
前記第３加算器から出力されるクロック単位データを計数し、その計数値が所定値になったときにその旨の信号を出力する第２カウンタと、
前記第３加算器から出力されるクロック未満データを記憶する第２ラッチ回路とを含み、
前記タイミングパルス生成部は、
前記第１カウンタからの出力信号および前記第１ラッチ回路に記憶されるクロック未満データに基づいて第１のタイミングパルスを生成し、前記第２カウンタからの出力信号および前記第２ラッチ回路に記憶されるクロック未満データに基づいて第２のタイミングパルスを生成するアナログ遅延回路を含むことを特徴とする請求項６に記載のウインドウストローブ信号発生器。
【請求項８】
前記第１および第２タイミングパルス発生器は、それぞれ、テストレート設定値の一期間内に複数のタイミングパルスを生成するものであって、
前記テストレート設定値に基づいて予め設定されている複数の差分データのうちの１つを選択する第１選択回路と、
所定の遅延データと前記第１選択回路で選択された差分データとを選択的に出力する第２選択回路と、
与えられる周期端数データと生成されるクロック未満データとを選択的に出力する第３選択回路と、
前記第２選択回路で選択されたデータと前記第３選択回路で選択されたデータとを加算し、この加算結果に応じてクロック単位データおよび前記クロック未満データをそれぞれ生成して出力する加算器と、
前記加算器から出力されるクロック単位データを計数し、その計数値が所定値になったときにその旨の信号を出力するカウンタと、
前記加算器から出力されるクロック未満データを記憶するとともに、そのクロック未満データを前記第３選択回路に送出するラッチ回路と、
前記カウンタからの出力信号および前記ラッチ回路に記憶されるクロック未満データに基づき、タイミングパルスを生成して出力するアナログ遅延回路と、
前記カウンタの出力信号に基づき、前記第１選択回路、前記第２選択回路、および前記第３選択回路の選択制御を行う制御回路と、
を備えていることを特徴とする請求項４または請求項５に記載のウインドウストローブ信号発生器。
【請求項９】
電子デバイスを試験する半導体試験装置であって、
前記電子デバイスに所望の試験信号を供給するドライバと、
前記試験信号に応じて前記電子デバイスから出力される出力信号に基づいて、前記デバイスの良否を判定する複数のタイミングコンパレータと、
前記複数のタイミングコンパレータが前記判定に使用するために、所定周期内に複数のウインドウストローブ信号を生成するウインドウストローブ信号発生器と、を備え、
前記ウインドウストローブ信号発生器は、
第１タイミングパルスを発生する第１タイミングパルス発生器と、
前記第１タイミングパルスに関連して第２タイミングパルスを発生する第２タイミングパルス発生器と、
前記第１タイミングパルス発生器で発生された第１タイミングパルスを振り分ける第１振り分け回路と、
前記第２タイミングパルス発生器で発生された第２タイミングパスルを振り分ける第２振り分け回路と、
前記第１振り分け回路で振り分けられた第１タイミングパルスと前記第２振り分け回路で振り分けられた第２タイミングパルスとに基づいて複数のウインドウストローブ信号を生成するウインドウストローブ生成回路と、
を備えていることを特徴とする半導体試験装置。
【請求項１０】
前記第１および第２タイミングパルス発生器は、それぞれ、テストレート設定値の一期間内に複数のタイミングパルスを生成するものであって、
所定の遅延データおよび与えられる周期端数データに基づき、第１のタイミングパルスを生成するための第１データを生成する主タイミングパルス用データ生成部と、
前記所定の遅延データ、前記周期端数データ、および所定の差分遅延データに基づき、その差分遅延データ分だけ前記第１のタイミングパルスよりも遅延した第２のタイミングパルスを生成するための第２データを生成する副タイミングパルス用データ生成部と、
前記主タイミングパルス用データ生成部が生成する前記第１データ、および前記副タイミングパルス用データ生成部が生成する前記第２データに基づき、前記第１のタイミングパルスと前記第２のタイミングパルスを生成するタイミングパルス生成部と、
を備えていることを特徴とする請求項９に記載の半導体試験装置。
【請求項１１】
前記主タイミングパルス用データ生成部は、
所定の遅延データと与えられる周期端数データとを加算し、この加算結果に応じてクロック単位データおよびクロック未満データをそれぞれ生成して出力する第１加算器と、
前記第１加算器から出力されるクロック単位データを計数し、その計数値が所定値になったときにその旨の信号を出力する第１カウンタと、
前記第１加算器から出力されるクロック未満データを記憶する第１ラッチ回路とを含み、
前記副タイミングパルス用データ生成部は、
前記周期端数データと所定の差分遅延データとの加算を行う第２加算器と、
前記所定の遅延データと前記第２加算器の加算結果との加算を行い、この加算結果に応じてクロック単位データおよびクロック未満データをそれぞれ生成して出力する第３加算器と、
前記第３加算器から出力されるクロック単位データを計数し、その計数値が所定値になったときにその旨の信号を出力する第２カウンタと、
前記第３加算器から出力されるクロック未満データを記憶する第２ラッチ回路とを含み、
前記タイミングパルス生成部は、
前記第１カウンタからの出力信号および前記第１ラッチ回路に記憶されるクロック未満データに基づいて第１のタイミングパルスを生成し、前記第２カウンタからの出力信号および前記第２ラッチ回路に記憶されるクロック未満データに基づいて第２のタイミングパルスを生成するアナログ遅延回路を含むことを特徴とする請求項１０に記載の半導体試験装置。
【請求項１２】
前記第１および第２タイミングパルス発生器は、それぞれ、テストレート設定値の一期間内に複数のタイミングパルスを生成するものであって、
前記テストレート設定値に基づいて予め設定されている複数の差分データのうちの１つを選択する第１選択回路と、
所定の遅延データと前記第１選択回路で選択された差分データとを選択的に出力する第２選択回路と、
与えられる周期端数データと生成されるクロック未満データとを選択的に出力する第３選択回路と、
前記第２選択回路で選択されたデータと前記第３選択回路で選択されたデータとを加算し、この加算結果に応じてクロック単位データおよび前記クロック未満データをそれぞれ生成して出力する加算器と、
前記加算器から出力されるクロック単位データを計数し、その計数値が所定値になったときにその旨の信号を出力するカウンタと、
前記加算器から出力されるクロック未満データを記憶するとともに、そのクロック未満データを前記第３選択回路に送出するラッチ回路と、
前記カウンタからの出力信号および前記ラッチ回路に記憶されるクロック未満データに基づき、タイミングパルスを生成して出力するアナログ遅延回路と、
前記カウンタの出力信号に基づき、前記第１選択回路、前記第２選択回路、および前記第３選択回路の選択制御を行う制御回路と、
を備えていることを特徴とする請求項９に記載の半導体試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＩＣやメモリなどの電子デバイス（被測定装置）が所望の性能を有するか否かをテストする半導体試験装置、およびその半導体試験装置に適用されるタイミングパルス発生器とウインドウストローブ信号発生器に関するものである。
【背景技術】
【０００２】
従来、この種の半導体試験装置では、所定パターンのテスト信号を、テスト対象の電子デバイスに入力し、その電子デバイスからの出力信号のタイミングが、デバイスの規格を満足する所定のタイミングであるか、またタイミング規格外の不良品であるかをチェックする。更に、同一デバイスであっても、メモリデバイスのように、スピード性能により複数ランクに分類する場合がある。この場合、各性能ランクのタイミング規格に対応して複数回の試験実施をして良否判定をすることは試験時間の増大を招くため、複数チャンネルのウインドウストローブを備えて、試験時間の短縮を図るようにしている（例えば、特許文献１参照）。
【０００３】
このような電子デバイス試験では、電子デバイスから出力されるデータの時間位相は、デバイスのタイミング規格内であるかを測定する必要がある。その際に、データの時間位相は、一般的にはストローブ信号を時間軸方向にスイープしてその変化点を見つける必要がある。
しかし、これでは、試験時間が大幅にかかるために、例えば、フラッシュメモリの場合には、複数チャンネルのストローブ信号を用意することで、ストローブ信号を時間方向にスイープすることなく一挙にタイミング規格内であるかを測定するシステムがある。
【０００４】
図１３は、１チャンネル当たり、複数４チャンネルのウインドウストローブ機能を備える半導体試験装置の例である。半導体試験装置は、この回路構成を数千チャンネル備えるものがある。
図１３に示す半導体試験装置は、パルス・パターン発生器１と、ドライバ２と、レベルコンパレータ３Ａ、３Ｂと、ウインドウストローブ信号発生器４Ａ〜４Ｄと、アンド回路５Ａ〜５Ｄと、アンド回路６Ａ〜６Ｄと、タイミングコンパレータ７Ａ〜７Ｄと、タイミングコンパレータ８Ａ〜８Ｄとを備え、電子デバイス９の所望の試験を行うものである。
【０００５】
パルス・パターン発生器１は、ドライバ２で生成出力される試験信号を作成するために必要な立上りエッジと立下りエッジが規定された２つの信号ＤＲ，ＤＲＥを生成する。
すなわち、パルス・パターン発生器１は、タイミングパルス発生器１１が発生するタイミング信号でフリップフロップ１３をセットし、タイミングパルス発生器１２が発生するタイミング信号でそれをリセットし、これにより立上りエッジと立下りエッジが規定された所望タイミングの信号ＤＲを生成してドライバ２へ供給する。また、パルス・パターン発生器１は、タイミングパルス発生器１４が発生するタイミング信号でフリップフロップ１６をセットし、タイミングパルス発生器１５が発生するタイミング信号でそれをリセットし、これにより立上りエッジと立下りエッジが規定された所望タイミングの信号ＤＲＥを生成してドライバ２の出力イネーブル端子へ供給する。
【０００６】
ドライバイネーブル信号ＤＲＥは、ドライバ２の出力をハイインピーダンス状態に制御する制御信号であり、半導体試験装置から電子デバイス９に信号を印加する場合に「１」または「Ｈレベル」になり、フリップフロップ１３で生成される信号ＤＲを出力する。逆に、電子デバイス９から信号が出力される場合には、ドライバイネーブル信号ＤＲＥは「０」または「Ｌレベル」にしてフリップフロップ１３で生成される信号ＤＲの通過を禁止する。
【０００７】
ドライバ２は、パルス・パターン発生器１からの論理信号ＤＲを受けて、所望のＨレベル電圧ＶｉＨとレベル電圧ＶｉＬに変換して電子デバイス９に供給する。
レベルコンパレータ３Ａは、ハイレベル側を検出するものであり、電子デバイス９から出力されるアナログの出力信号を受けて、所定のハイレベル側のしきい値電圧ＶＯＨで論理信号に変換して出力する。同様に、レベルコンパレータ３Ｂは、ローレベル側を検出するものであり、電子デバイス９から出力されるアナログの出力信号を受けて、所定のローレベル側のしきい値電圧ＶＯＬで論理信号に変換して出力する。従ってＨレベルまたはＬレベルの論理信号に変換する。
【０００８】
ウインドウストローブ信号発生器４Ａ〜４Ｄは、４系統を備える構成例であり、立上りエッジと立下りエッジが規定された所望タイミングのウインドウストローブ信号ＳＴＲＢ１〜ＳＴＲＢ４を、それぞれ生成して出力する。
すなわち、ウインドウストローブ信号発生器４Ａ〜４Ｄは、タイミングパルス発生器４１が発生するタイミング信号でフリップフロップ４３をセットし、タイミングパルス発生器４２が発生するタイミング信号でそれをリセットし、これにより立上りエッジと立下りエッジが規定された所望タイミングのウインドウ期間とするウインドウストローブ信号ＳＴＲＢ１〜ＳＴＲＢ４を生成出力する。
【０００９】
アンド回路５Ａ〜５Ｄは、イネーブル信号ＥＮがイネーブル（Ｈレベル）で、ウインドウストローブ信号ＳＴＲＢ１〜ＳＴＲＢ４がＨレベルであるウインドウ期間内において、レベルコンパレータ３Ａの出力信号が一瞬でもＨレベルを検出すればタイミングコンパレータ７Ａ〜７Ｄをセットする。なお、タイミングコンパレータ７Ａ〜７Ｄは、任意のタイミングで初期状態にリセットできる。タイミングコンパレータ７Ａ〜７Ｄがラッチした出力信号は、後段回路（図示なし）に供給されて、良否判定に使用される。
【００１０】
アンド回路６Ａ〜６Ｄも同様である。即ち、イネーブル信号ＥＮがイネーブル（Ｈレベル）で、ウインドウストローブ信号ＳＴＲＢ１〜ＳＴＲＢ４がＨレベルのウインドウ期間において、レベルコンパレータ３Ｂの出力信号が一瞬でもＬレベル以下を検出すればタイミングコンパレータ８Ａ〜８Ｄをセットする。なお、タイミングコンパレータ８Ａ〜８Ｄは、任意のタイミングで初期状態にリセットできる。両方のタイミングコンパレータ７Ａ〜７Ｄ、８Ａ〜８Ｄが出力するラッチ信号は、後段回路（図示なし）に供給されて、良否判定に使用される。
【００１１】
次に、図１３に示す従来の半導体試験装置で電子デバイス９の試験を行う場合の動作の概要について、図１４を参照して説明する。
この例では、電子デバイス９をフラッシュメモリとした場合について説明する。そして、そのフラッシュメモリは、図１４（１）に示すようにアドレスが指定され、同図（２）のように出力イネーブルがＬレベルとなった後に、同図（３）に示すように、ハイインピーダンスＨｉｚ状態から、所定アクセス時間ＴＡ以前は不定なＬレベルが出力され、所定アクセス時間ＴＡ以後に、正しいＨレベルが出力される場合とする。図１４に示すように、アドレスの指定から所定アクセス時間ＴＡの経過時の時刻ｔ１におけるタイミングを複数４点のウインドウストローブＳＴＢ１〜ＳＴＢ４で、一度に４種類のタイミング判定をする場合について説明する。
【００１２】
この場合には、ウインドウストローブ信号発生器４Ａ〜４Ｄは、図１４（４）〜（７）に示すような期間のウインドウストローブ信号ＳＴＲＢ１〜ＳＴＲＢ４を発生する。同時に、少なくとも、このウインドウストローブ期間はイネーブル信号ＥＮをＨレベルの状態にする。
ここで、図１４（３）に示すような出力データがコンパレータ３Ａに入力されることを想定しているので、時刻ｔ１では、コンパレータ３Ａの出力はＨレベルになる。また、時刻ｔ１では、ウインドウストローブ信号ＳＴＲＢ１〜ＳＴＲＢ３がウインドウ期間内で不定なＬレベルを検出し、ウインドウストローブ信号ＳＴＲＢ４がウインドウ期間内で安定したHレベルを検出している状態にある。
【００１３】
この結果、レベルコンパレータ３Ｂに接続されているアンド回路６Ａ〜６Ｃの出力が一瞬でもＨレベルとなるので、タイミングコンパレータ８Ａ〜８Ｃはセットされて、不良と判定できる。一方、タイミングコンパレータ８Ｄは、アンド回路６Ｄの出力が一瞬でもＨレベルとはならないので、良品と判定できる。
【特許文献１】特開平１１−１４７１１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
ところで、従来の半導体試験装置では、図１３に示すように、４系統のウインドウストローブ信号発生器４Ａ〜４Ｄを備える必要があり、この試験チャンネルを数千チャンネル備える必要があるので、回路規模が膨大となる。また、ウインドウストローブ信号発生器４Ａ〜４Ｄは、回路規模が大きなデジタル演算回路と可変遅延回路とを備えため、消費電力も多い。さらに、ウインドウストローブ信号発生器は回路規模が大きいため、１個のＬＳＩに内蔵できる試験チャンネル数が少なくなる難点があり、また、装置のコスト高となる難点がある。
そこで、本発明の目的は、上記の点に鑑み、ウインドウストローブ信号発生器の回路規模を小さくでき、より安価に複数チャンネルのウインドウストローブを構成できる半導体試験装置を提供することにある。
【課題を解決するための手段】
【００１５】
上記の課題を解決し本発明の目的を達成するために、本発明は以下のような構成からなる。
第１の発明は、テストレート設定値の一期間内に複数のタイミングパルスを生成するタイミングパルス発生器であって、所定の遅延データおよび与えられる周期端数データに基づき、第１のタイミングパルスを生成するための第１データを生成する主タイミングパルス用データ生成部と、前記所定の遅延データ、前記周期端数データ、および所定の差分遅延データに基づき、その差分遅延データ分だけ前記第１のタイミングパルスよりも遅延した第２のタイミングパルスを生成するための第２データを生成する副タイミングパルス用データ生成部と、前記主タイミングパルス用データ生成部が生成する前記第１データ、および前記副タイミングパルス用データ生成部が生成する前記第２データに基づき、前記第１のタイミングパルスと前記第２のタイミングパルスを生成するタイミングパルス生成部と、を備えている。図７は第１の発明を示している。
これによれば、アナログ遅延回路を単一化（共通化）することが可能となる。
【００１６】
第２の発明は、第１の発明において、前記主タイミングパルス用データ生成部は、所定の遅延データと与えられる周期端数データとを加算し、この加算結果に応じてクロック単位データおよびクロック未満データをそれぞれ生成して出力する第１加算器と、前記第１加算器から出力されるクロック単位データを計数し、その計数値が所定値になったときにその旨の信号を出力する第１カウンタと、前記第１加算器から出力されるクロック未満データを記憶する第１ラッチ回路とを含み、前記副タイミングパルス用データ生成部は、前記周期端数データと所定の差分遅延データとの加算を行う第２加算器と、前記所定の遅延データと前記第２加算器の加算結果との加算を行い、この加算結果に応じてクロック単位データおよびクロック未満データをそれぞれ生成して出力する第３加算器と、前記第３加算器から出力されるクロック単位データを計数し、その計数値が所定値になったときにその旨の信号を出力する第２カウンタと、前記第３加算器から出力されるクロック未満データを記憶する第２ラッチ回路とを含み、前記タイミングパルス生成部は、前記第１カウンタからの出力信号および前記第１ラッチ回路に記憶されるクロック未満データに基づいて第１のタイミングパルスを生成し、前記第２カウンタからの出力信号および前記第２ラッチ回路に記憶されるクロック未満データに基づいて第２のタイミングパルスを生成するアナログ遅延回路を含んでいる。
これによれば、アナログ遅延回路を単一化（共通化）することができ、集積回路化した場合に、全体として小型化を図ることができる。
【００１７】
第３の発明は、テストレート設定値の一期間内に複数のタイミングパルスを生成するタイミングパルス発生器であって、前記テストレート設定値に基づいて予め設定されている複数の差分データのうちの１つを選択する第１選択回路と、所定の遅延データと前記第１選択回路で選択された差分データとを選択的に出力する第２選択回路と、与えられる周期端数データと生成されるクロック未満データとを選択的に出力する第３選択回路と、前記第２選択回路で選択されたデータと前記第３選択回路で選択されたデータとを加算し、この加算結果に応じてクロック単位データおよび前記クロック未満データをそれぞれ生成して出力する加算器と、前記加算器から出力されるクロック単位データを計数し、その計数値が所定値になったときにその旨の信号を出力するカウンタと、前記加算器から出力されるクロック未満データを記憶するとともに、そのクロック未満データを前記第３選択回路に送出するラッチ回路と、前記カウンタからの出力信号および前記ラッチ回路に記憶されるクロック未満データに基づき、タイミングパルスを生成して出力するアナログ遅延回路と、前記カウンタの出力信号に基づき、前記第１選択回路、前記第２選択回路、および前記第３選択回路の選択制御を行う制御回路と、を備えている。図１０は第３の発明を示している。
これによれば、アナログ遅延回路を単一化することができ、集積回路化した場合に、全体として小型化を図ることができる。
【００１８】
第４の発明は、所定周期内に複数のウインドウストローブ信号を生成するウインドウストローブ信号発生器であって、第１タイミングパルスを発生する第１タイミングパルス発生器と、前記第１タイミングパルスに関連して第２タイミングパルスを発生する第２タイミングパルス発生器と、前記第１タイミングパルス発生器で発生された第１タイミングパルスを振り分ける第１振り分け回路と、前記第２タイミングパルス発生器で発生された第２タイミングパルスを振り分ける第２振り分け回路と、前記第１振り分け回路で振り分けられた第１タイミングパルスと前記第２振り分け回路で振り分けられた第２タイミングパルスとに基づいて複数のウインドウストローブ信号を生成するウインドウストローブ生成回路と、を備えている。図１は第４の発明を示している。
これによれば、半導体試験装置に適用した場合に、その使用個数を減少でき、これにより全体の回路規模を小さくでき、しかも消費電力の低減化を図ることができる。
【００１９】
第５の発明は、第４の発明において、前記第１振り分け回路は、前記第１タイミングパルスを複数のフリップフロップに順次分配する第１のモードと、前記第１タイミングパルスを前記複数のフリップフロップに一度に供給する第２のモードとを有し、前記両モードを切り換えでき、前記第２振り分け回路は、前記第２タイミングパルスを前記複数のフリップフロップに順次分配する第１のモードと、前記第２タイミングパルスを前記複数のフリップフロップに一度に供給する第２のモードとを有し、前記両モードを切り換えできるようになっている。図２は第５の発明を示している。
これによれば、上記の効果に加え、所望のウインドウストローブ信号を生成することができる。
【００２０】
第６の発明は、第４または第５の発明において、前記第１および第２タイミングパルス発生器は、それぞれ、テストレート設定値の一期間内に複数のタイミングパルスを生成するものであって、所定の遅延データおよび与えられる周期端数データに基づき、第１のタイミングパルスを生成するための第１データを生成する主タイミングパルス用データ生成部と、前記所定の遅延データ、前記周期端数データ、および所定の差分遅延データに基づき、その差分遅延データ分だけ前記第１のタイミングパルスよりも遅延した第２のタイミングパルスを生成するための第２データを生成する副タイミングパルス用データ生成部と、前記主タイミングパルス用データ生成部が生成する前記第１データ、および前記副タイミングパルス用データ生成部が生成する前記第２データに基づき、前記第１のタイミングパルスと前記第２のタイミングパルスをそれぞれ生成するタイミングパルス生成部と、を備えている。
これによれば、上記の効果に加え、構成要素の１つであるタイミングパルス発生器として、新規なものを採用できる。
【００２１】
第７の発明は、第６の発明において、前記主タイミングパルス用データ生成部は、所定の遅延データと与えられる周期端数データとを加算し、この加算結果に応じてクロック単位データおよびクロック未満データをそれぞれ生成して出力する第１加算器と、前記第１加算器から出力されるクロック単位データを計数し、その計数値が所定値になったときにその旨の信号を出力する第１カウンタと、前記第１加算器から出力されるクロック未満データを記憶する第１ラッチ回路とを含み、前記副タイミングパルス用データ生成部は、前記周期端数データと所定の差分遅延データとの加算を行う第２加算器と、前記所定の遅延データと前記第２加算器の加算結果との加算を行い、この加算結果に応じてクロック単位データおよびクロック未満データをそれぞれ生成して出力する第３加算器と、前記第３加算器から出力されるクロック単位データを計数し、その計数値が所定値になったときにその旨の信号を出力する第２カウンタと、前記第３加算器から出力されるクロック未満データを記憶する第２ラッチ回路とを含み、前記タイミングパルス生成部は、前記第１カウンタからの出力信号および前記第１ラッチ回路に記憶されるクロック未満データに基づいて第１のタイミングパルスを生成し、前記第２カウンタからの出力信号および前記第２ラッチ回路に記憶されるクロック未満データに基づいて第２のタイミングパルスを生成するアナログ遅延回路を含んでいる。
これによれば、上記の効果に加え、構成要素の１つであるタイミングパルス発生器として、新規なものを採用できる。
【００２２】
第８の発明は、第４または第５の発明において、前記第１および第２タイミングパルス発生器は、それぞれ、テストレート設定値の一期間内に複数のタイミングパルスを生成するものであって、前記テストレート設定値に基づいて予め設定されている複数の差分データのうちの１つを選択する第１選択回路と、所定の遅延データと前記第１選択回路で選択された差分データとを選択的に出力する第２選択回路と、与えられる周期端数データと生成されるクロック未満データとを選択的に出力する第３選択回路と、前記第２選択回路で選択されたデータと前記第３選択回路で選択されたデータとを加算し、この加算結果に応じてクロック単位データおよび前記クロック未満データをそれぞれ生成して出力する加算器と、前記加算器から出力されるクロック単位データを計数し、その計数値が所定値になったときにその旨の信号を出力するカウンタと、前記加算器から出力されるクロック未満データを記憶するとともに、そのクロック未満データを前記第３選択回路に送出するラッチ回路と、前記カウンタからの出力信号および前記ラッチ回路に記憶されるクロック未満データに基づき、タイミングパルスを生成して出力するアナログ遅延回路と、前記カウンタの出力信号に基づき、前記第１選択回路、前記第２選択回路、および前記第３選択回路の選択制御を行う制御回路と、を備えている。
これによれば、上記の効果に加え、構成要素の１つであるタイミングパルス発生器として、新規なものを採用できる。
【００２３】
第９の発明は、電子デバイスを試験する半導体試験装置であって、前記電子デバイスに所望の試験信号を供給するドライバと、前記試験信号に応じて前記電子デバイスから出力される出力信号に基づいて、前記デバイスの良否を判定する複数のタイミングコンパレータと、前記複数のタイミングコンパレータが前記判定に使用するために、所定周期内に複数のウインドウストローブ信号を生成するウインドウストローブ信号発生器と、を備え、前記ウインドウストローブ信号発生器は、第１タイミングパルスを発生する第１タイミングパルス発生器と、前記第１タイミングパルスに関連して第２タイミングパルスを発生する第２タイミングパルス発生器と、前記第１タイミングパルス発生器で発生された第１タイミングパルスを振り分ける第１振り分け回路と、前記第２タイミングパルス発生器で発生された第２タイミングパスルを振り分ける第２振り分け回路と、前記第１振り分け回路で振り分けられた第１タイミングパルスと前記第２振り分け回路で振り分けられた第２タイミングパルスとに基づいて複数のウインドウストローブ信号を生成するウインドウストローブ生成回路と、を備えている。図７は第９の発明を示している。
これによれば、ウインドウストローブ信号発生器の使用個数を減少でき、これにより、全体として回路規模を小さくでき、しかも消費電力の低減化を図ることができる。
【００２４】
第１０の発明は、第９の発明において、前記第１および第２タイミングパルス発生器は、それぞれ、テストレート設定値の一期間内に複数のタイミングパルスを生成するものであって、所定の遅延データおよび与えられる周期端数データに基づき、第１のタイミングパルスを生成するための第１データを生成する主タイミングパルス用データ生成部と、前記所定の遅延データ、前記周期端数データ、および所定の差分遅延データに基づき、その差分遅延データ分だけ前記第１のタイミングパルスよりも遅延した第２のタイミングパルスを生成するための第２データを生成する副タイミングパルス用データ生成部と、前記主タイミングパルス用データ生成部が生成する前記第１データ、および前記副タイミングパルス用データ生成部が生成する前記第２データに基づき、前記第１のタイミングパルスと前記第２のタイミングパルスを生成するタイミングパルス生成部と、を備えている。
これによれば、上記の効果に加え、構成要素の１つであるタイミングパルス発生器として、新規なものを採用できる。
【００２５】
第１１の発明は、第１０の発明において、・前記主タイミングパルス用データ生成部は、所定の遅延データと与えられる周期端数データとを加算し、この加算結果に応じてクロック単位データおよびクロック未満データをそれぞれ生成して出力する第１加算器と、前記第１加算器から出力されるクロック単位データを計数し、その計数値が所定値になったときにその旨の信号を出力する第１カウンタと、前記第１加算器から出力されるクロック未満データを記憶する第１ラッチ回路とを含み、前記副タイミングパルス用データ生成部は、前記周期端数データと所定の差分遅延データとの加算を行う第２加算器と、前記所定の遅延データと前記第２加算器の加算結果との加算を行い、この加算結果に応じてクロック単位データおよびクロック未満データをそれぞれ生成して出力する第３加算器と、前記第３加算器から出力されるクロック単位データを計数し、その計数値が所定値になったときにその旨の信号を出力する第２カウンタと、前記第３加算器から出力されるクロック未満データを記憶する第２ラッチ回路とを含み、前記タイミングパルス生成部は、前記第１カウンタからの出力信号および前記第１ラッチ回路に記憶されるクロック未満データに基づいて第１のタイミングパルスを生成し、前記第２カウンタからの出力信号および前記第２ラッチ回路に記憶されるクロック未満データに基づいて第２のタイミングパルスを生成するアナログ遅延回路を含んでいる。
これによれば、上記の効果に加え、構成要素の１つであるタイミングパルス発生器として、新規なものを採用できる。
【００２６】
第１２の発明は、第９の発明において、前記第１および第２タイミングパルス発生器は、それぞれ、テストレート設定値の一期間内に複数のタイミングパルスを生成するものであって、前記テストレート設定値に基づいて予め設定されている複数の差分データのうちの１つを選択する第１選択回路と、所定の遅延データと前記第１選択回路で選択された差分データとを選択的に出力する第２選択回路と、与えられる周期端数データと生成されるクロック未満データとを選択的に出力する第３選択回路と、前記第２選択回路で選択されたデータと前記第３選択回路で選択されたデータとを加算し、この加算結果に応じてクロック単位データおよび前記クロック未満データをそれぞれ生成して出力する加算器と、前記加算器から出力されるクロック単位データを計数し、その計数値が所定値になったときにその旨の信号を出力するカウンタと、前記加算器から出力されるクロック未満データを記憶するとともに、そのクロック未満データを前記第３選択回路に送出するラッチ回路と、前記カウンタからの出力信号および前記ラッチ回路に記憶されるクロック未満データに基づき、タイミングパルスを生成して出力するアナログ遅延回路と、前記カウンタの出力信号に基づき、前記第１選択回路、前記第２選択回路、および前記第３選択回路の選択制御を行う制御回路と、を備えている。図１０は第１２の発明を示している。
これによれば、上記の効果に加え、構成要素の１つであるタイミングパルス発生器として、新規なものを採用できる。
【発明の効果】
【００２７】
本発明のウインドウストローブ信号発生器によれば、回路規模が大きなウインドウストローブ信号発生器の使用個数が減少できる。また、回路規模を大幅に低減できる結果、１個のＬＳＩに内蔵できる試験チャンネル数を増大できる。しかも消費電力の低減化を図ることもできる。
【発明を実施するための最良の形態】
【００２８】
以下、本発明の実施の形態を、図面を参照して説明する。
〔半導体試験装置の実施形態〕
図１は、本発明の半導体試験装置の実施形態を示す１チャンネルのブロック回路である。
この実施形態に係る半導体試験装置は、図１に示すように、パルス・パターン発生器１と、ドライバ２と、レベルコンパレータ３Ａ、３Ｂと、ウインドウストローブ信号発生器１０と、アンド回路５Ａ〜５Ｄと、アンド回路６Ａ〜６Ｄと、タイミングコンパレータ７Ａ〜７Ｄと、タイミングコンパレータ８Ａ〜８Ｄとを備え、電子デバイス９に対して一度に４種類のタイミング判定を可能とする場合の構成例である。
【００２９】
図１の構成は、図１３に示す構成要素のうち、４個のウインドウストローブ信号発生器４Ａ〜４Ｄを、１個のウインドウストローブ信号発生器１０に置き換えた構成例である。なお、以下の説明では、同一の構成要素には同一符号を付して、重複する説明を省略する。
ウインドウストローブ信号発生器１０は、図１に示すように、タイミングパルス発生器１０１、１０２と、１入力４出力の振り分け回路（デマルチプレクサ）１０３、１０４と、フリップフロップ１０５〜１０８とを備え、所望タイミングのウインドウストローブ信号ＳＴＲＢ１〜ＳＴＲＢ４を生成してパラレルに出力する。
【００３０】
タイミングパルス発生器１０１は、所定タイミングのタイミングパルスＴＰ１を時系列に４回発生する。タイミングパルス発生器１０２も同様であり、所定タイミングのタイミングパルスＴＰ２を時系列に４回発生する。
振り分け回路１０３は、タイミングパルス発生器１０１で生成された４回発生するタイミングパルスＴＰ１を出力端子Ｏ１〜Ｏ４に振り分け、この振り分けた個別のタイミングパルスＴＰ１を４つのフリップフロップ１０５〜１０８に出力する。
【００３１】
振り分け回路１０４も同様であり、タイミングパルス発生器１０２で生成された４回発生するタイミングパルスＴＰ２を出力端子Ｏ１〜Ｏ４に振り分け、この振り分けた個別のタイミングパルスＴＰ２を４つのフリップフロップ１０５〜１０８に出力する。
ここで、振り分け回路１０３は、振り分け動作選択信号ＳＥＬ１および動作モードイネーブル信号ＥＮ１により、動作が変わる。即ち、第１に、タイミングパスル発生器１０１がタイミングパルスＴＰ１を４回発生する場合には、４出力端子へ振り分けする分配動作モードとして動作し、第２に、タイミングパスル発生器１０１がタイミングパルスＴＰ１を１回発生する場合には、振り分けを行わない単一動作モードで動作する。なお、その他、任意の条件で振り分けできるように構成してもよい。
【００３２】
同様に、振り分け回路１０４は、分配動作モードの場合には、タイミングパルスＴＰ２を、出力端子Ｏ１〜Ｏ４に順次振り分ける動作を行う。単一動作モードの場合には、そのタイミングパルスＴＰ２を振り分けずに出力端子Ｏ１〜Ｏ４に同時に出力する動作を行う。
フリップフロップ１０５〜１０８は、図１３に示すフリップフロップ４３と同様であり、振り分け回路１０３で振り分けられたタイミングパルスＴＰ１でフリップフロップをセットして前縁を規定し、振り分け回路１０４で振り分けられたタイミングパルスＴＰ２でフリップフロップをリセットして後縁を規定し、これにより立上りエッジと立下りエッジが規定された所望タイミングのウインドウ期間とするウインドウストローブ信号ＳＴＲＢ１〜ＳＴＲＢ４を各々生成して出力する。
【００３３】
アンド回路５Ａ〜５Ｄは、図１３と同様であり、イネーブル信号ＥＮ１１〜ＥＮ１４およびウインドウストローブ信号発生器１０からのウインドウストローブ信号ＳＴＲＢ１〜ＳＴＲＢ４によって、レベルコンパレータ３Ａの出力信号が一瞬でもＨレベル以上を検出すればタイミングコンパレータ７Ａ〜７Ｄをセットする。
例えば、アンド回路５Ａは、イネーブル信号ＥＮ１１がＨレベルであって、ウインドウストローブ信号ＳＴＲＢ１がＨレベルのウインドウ期間内において、レベルコンパレータ３Ａの出力信号が一瞬でもＨレベル以上を検出すればタイミングコンパレータ７Ａをセットする。
【００３４】
アンド回路６Ａ〜６Ｄも図１３と同様であり、イネーブル信号ＥＮ２１〜ＥＮ２４およびウインドウストローブ信号発生器１０からのウインドウストローブ信号ＳＴＲＢ１〜ＳＴＲＢ４によって、レベルコンパレータ３Ｂの出力信号が一瞬でもＨレベル以上を検出すればタイミングコンパレータ８Ａ〜８Ｄをセットする。
例えば、アンド回路６Ａは、イネーブル信号ＥＮ２１がＨレベルであって、ウインドウストローブ信号ＳＴＲＢ１がＨレベルのウインドウ期間内において、レベルコンパレータ３Ｂの出力信号が一瞬でもＨレベル以上を検出すればタイミングコンパレータ８Ａをセットする。
タイミングコンパレータ７Ａ〜７Ｄ、８Ａ〜８Ｄは、図１３と同様であるので説明を省略する。
以上のように、図１に示すウインドウストローブ信号発生器１０によれば、回路規模の大きなタイミングパルス発生器を、８チャンネルから２チャンネルに低減できる結果、全体の回路規模を大幅に小さくでき、しかも消費電力の低減化を図ることができる。
【００３５】
〔振り分け回路の構成〕
次に、図１に示す振り分け回路１０３、１０４の具体的な構成例について、図２を参照して説明する。この両振り分け回路は同一であるので、振り分け回路１０３について説明する。
振り分け回路１０３は、図２に示すように、４進カウンタ１０３１と、セレクタ１０３２と、レジスタ１０３３と、４つのアンド回路１０３４〜１０３７とする構成例である。
【００３６】
４進カウンタ１０３１は、４ビット出力端子の何れか１ビットが順次Ｈレベルとなり、他の３ビットがＬレベルを出力するものであり、タイミングパルス発生器１０１からのタイミングパルスＴＰ１を受けた都度、次のビットにＨレベルがシフトする動作を行う。その出力信号をセレクタ回路１０３２に供給する。また、４進カウンタ１０３１は、１ビットのＨレベルの位置を初期状態にするためのスタートクリア端子Ｒを備えている。
【００３７】
セレクタ１０３２は、レジスタ１０３３に予め設定されている振り分け動作選択信号ＳＥＬ１により、分配動作モードか単一動作モードかに切り替えできる。すなわち、振り分け動作選択信号ＳＥＬ１が「１」の分配動作モードの場合には、４進カウンタ１０３１からの４ビットの出力信号を、対応するアンド回路１０３４〜１０３７へ供給する。一方、振り分け動作選択信号ＳＥＬ１が「０」の単一動作モードの場合には、全てのアンド回路１０３４〜１０３７へＨレベルの信号を供給する。なお、振り分け動作選択信号ＳＥＬ１を、パターン発生器（図示なし）から供給して、動的に動作モードを切り替え可能にしてもよい。
【００３８】
〔ウインドウストローブ信号発生器の動作〕
次に、図１に示すウインドウストローブ信号発生器の動作例について、図３の波形図を参照して説明する。
この動作例では、図１に示す、一方の振り分け回路１０３は、振り分け動作選択信号ＳＥＬ１によって、分配動作モードに設定されているものとし、他方の振り分け回路１０４は単一動作モードに設定されているものとする。
【００３９】
このような条件の下で、所定周期の間において、一方のタイミングパルス発生器１０１からは、４つのタイミングパルスＴＰ１が順に出力され（図３（１）参照）、分配動作モードに基づいて、ウインドウストローブ信号ＳＴＲＢ１〜ＳＴＲＢ４の前縁を規定する。他方のタイミングパルス発生器１０２からは、１つのタイミングパルスＴＰ２が出力され（図３（６）参照）、単一動作モードに基づいて、ウインドウストローブ信号ＳＴＲＢ１〜ＳＴＲＢ４の同一タイミングの後縁を規定する。
【００４０】
さらに詳述すると、図３（１）に示す１つの目のタイミングパルスＴＰ１は、振り分け回路１０３の出力端子Ｏ１に出力され（図３（２）参照）、タイミングパルスＴＰ１の後縁エッジでフリップフロップ１０５がセットされて、ウインドウストローブ信号ＳＴＲＢ１の出力が立ち上がる（図３（１１）参照）。
同様に、２つ目〜４つ目の各タイミングパルスＴＰ１は、振り分け回路１０３の出力端子Ｏ２、Ｏ３、Ｏ４に順次出力され（図３（３）〜（５）参照）、タイミングパルスＴＰ１の後縁エッジでフリップフロップ１０６〜１０８が順次セットされて、ウインドウストローブ信号ＳＴＲＢ２〜ＳＴＲＢ４の各出力が順次に立ち上がる（図３（１２）〜（１４）参照）。
【００４１】
次に、タイミングパルス発生器１０２からタイミングパルスＴＰ２（図３（６）参照）は、振り分け回路１０４の出力端子Ｏ１〜Ｏ４に同時に出力され（図３（７）〜（１０）参照）、タイミングパルスＴＰ１の後縁エッジで、全てのフリップフロップ１０５〜１０８が同時にリセットされて、ウインドウストローブ信号ＳＴＲＢ１〜ＳＴＲＢ４の出力は同時に立ち下がる（図３（１１）〜（１４）参照）。この結果、図３（１１）〜（１４）に示すようなウインドウストローブ信号ＳＴＲＢ１〜ＳＴＲＢ４が生成される。
従って、図１に示す構成例によれば、２系統のタイミングパルス発生器１０１、１０２に基づいて、４つの異なるタイミングのウインドウストローブ信号ＳＴＲＢ１〜ＳＴＲＢ４を発生することができる。この結果、８系統から２系統のタイミングパルス発生器に削減できる結果、回路規模の大幅な低減ができる。
【００４２】
〔タイミングパルス発生器の第１実施形態の構成〕
次に、図１に示すタイミングパルス発生器１０１、１０２の内部構成例について、図４を参照して説明する。この両タイミングパルス発生器は同一であるので、タイミングパルス発生器１０１について説明する。
タイミングパルス発生器１０１は、図４に示すように、メモリ１０１１と、ラッチ回路１０１２、ラッチ回路１０１３と、加算器１０１４と、ダウンカウンタ１０１５と、ラッチ回路１０１６と、アンド回路１０１７と、ラッチ回路１０１８と、可変アナログ遅延回路１０１９と、を備えている。
ここで、メモリ１０１１、ラッチ回路１０１２、ダウンカウンタ１０１５、ラッチ回路１０１６、およびラッチ回路１０１８は、基準クロックＣＬＫによって同期動作をするようになっている。
【００４３】
メモリ１０１１は、試験周期（テストレート）の始点から所望遅延したタイミングでパルスを発生する為に、複数種類の遅延量（遅延設定値）を格納するメモリであり、パターン発生器（図示なし）から受ける複数本のタイミング切換信号ＴＳをアドレス信号として受ける。ここで、テストレートは、被試験デバイスに対応してユーザーが任意の周期（例えば５０．００ｎｓ〜１０００．００ｎｓ）に設定できる。基準クロックＣＬＫは、固定した基準周期のクロック（例えば５ｎｓ）である。メモリ１０１１から読み出された遅延データ（遅延設定値）は、加算器１０１４に出力される。
【００４４】
ラッチ回路１０１２は、リタイミング用のフリップフロップであり、当該サイクルにおけるテストレートと基準クロックＣＬＫとの差分データの中で、基準クロックＣＬＫ未満（５ｎｓ未満）の端数データである周期端数データＦＤをリタイミングした後、加算器１０１４の入力端子Ａへ供給する。
ラッチ回路１０１３は、リタイミング用のフリップフロップであり、テストレート単位に発生する周期信号ＰＥＲＩＯＤをリタイミングした後、ダウンカウンタ１０１５のロード端子ＬＤ、およびラッチ回路１０１６のイネーブル端子Ｅに出力する。ここで、周期信号ＰＥＲＩＯＤは、基準クロックＣＬＫに同期したタイミングで、テストレート（試験周期）単位に発生する信号である。例えば、テストレートが３３ｎｓの場合は、６又は７基準クロック毎に発生する。
【００４５】
加算器１０１４は、メモリ１０１１からの遅延データとラッチ回路１０１２からの周期端数データＦＤとを加算し、この加算結果値の中で、基準クロックＣＬＫ単位となるデータ（以下、クロック単位データという）はダウンカウンタ１０１５へ供給し、残りの基準クロックＣＬＫ未満の遅延データ（以下、クロック未満データという）はラッチ回路１０１６へ供給する。
ここで、クロック単位データは、基準クロックの周期Ｔの整数倍の値であり、クロック単位の遅延（クロック単位遅延）に使用される。
【００４６】
ダウンカウンタ１０１５は、基準クロックＣＬＫ単位の遅延を担当するものであり、ロード端子ＬＤに供給されるテストレート単位に発生する周期信号ＰＥＲＩＯＤが発生したときに、加算器１０１４からのクロック単位データを受けてプリセットする。その後、基準クロックＣＬＫ毎にダウンカウントしていき、カウント値が「０」のときにイネーブル信号ＥＮを出力する。なお、加算器１０１４からのクロック単位データが「０」の場合には、「０」値をプリセットする。また、カウント値は「−１」まで進んで停止してよい。これにより、基準クロックＣＬＫ単位の遅延が実現できる。
【００４７】
ラッチ回路１０１６は、クロック未満データをリタイミングするものであり、加算器１０１４からのクロック未満データを基準クロックＣＬＫによってラッチし、このラッチしたクロック未満データをアンド回路１０１７に出力するようになっている。また、ラッチ回路１０１６は、イネーブル端子ＥＮに供給される周期信号ＰＥＲＩＯＤによって、加算器１０１４から出力されるクロック未満データをラッチ保持できる。
【００４８】
ラッチ回路１０１８は、リタイミング用のフリップフロップであり、ダウンカウンタ１０１５からイネーブル信号ＥＮが出力されたときに、ラッチ回路１０１６から出力されるクロック未満データと、ダウンカウンタ１０１５からのイネーブル信号ＥＮとをラッチして可変アナログ遅延回路１０１９に出力する。なお、イネーブル信号ＥＮが発生しない無用なサイクルではアンド回路１０１７を設けて、「０」をラッチして出力されるように構成してよい。
可変アナログ遅延回路１０１９は、ラッチ回路１０１８から出力されるイネーブル信号ＥＮを受けて、基準クロックによりパルス化した後、ラッチ回路１０１８から出力されるクロック未満データ（高分解能データ）に基づいて、所望に遅延したタイミングパルスＴＰ１を生成して出力する。
【００４９】
〔タイミングパルス発生器の第１実施形態の動作例〕
次に、このような構成からなるタイミングパルス発生器１０１の動作例について、図５図６および図４を参照して説明する。
ここで、タイミングパルス発生器１０１が生成するタイミングパルスＴＰ１の周期の設定値、およびその周期設定値（以下、テストレート設定値という）に対応してメモリ１０１１に格納される遅延設定値（遅延データ）が、図５に示すような場合について説明する。
【００５０】
図５のテストレート設定値において、タイミングセット１が３３ｎｓ、タイミングセット２〜５が２９ｎｓとした場合であり、図５の遅延設定値１〜５は全て４ｎｓとした場合である。基準クロックＣＬＫの周期Ｔは、５ｎｓの場合である。
ここで、周期端数データＦＤが「０」とした場合には、タイミングセット１の３３ｎｓ〔（６×Ｔ）＋３ｎｓ〕の遅延量の中で、３０ｎｓは基準クロックＣＬＫの整数倍であるから、ダウンカウンタ１０１５が遅延担当でき、残りの３ｎｓは可変アナログ遅延回路１０１９で遅延担当できる。
しかし、実際の動作は、次のテストレートのサイクル毎に、入力される周期端数データＦＤが異なる値となるため、加算器１０１４で加算した結果の遅延データに基づいて遅延をする必要がある。
【００５１】
タイミングパルス発生器１０１は、図６（１）に示すような基準クロックＣＬＫによって同期動作するものとする。
先ず初期値として、周期端数データＦＤが「０」とし、タイミング切換信号ＴＳは図６（３）に示すように切り替わる場合とする。この場合、図６に示すテストレートＴＲ１では３３ｎｓの遅延で、次サイクルへの周期端数データＦＤが３ｎｓとなる。テストレートＴＲ２では３３＋２９＝６２ｎｓの遅延で、次サイクルへの周期端数データＦＤが２ｎｓとなる。テストレートＴＲ３では３３＋２９＋２９＝９１ｎｓの遅延で、次サイクルへの周期端数データＦＤが１ｎｓとなる。テストレートＴＲ４では３３＋２９＋２９＋２９＝１２０ｎｓの遅延で、次サイクルへの周期端数データＦＤが０ｎｓとなる。タイミングパルス発生器１０１から出力するタイミングパルスＴＰ１は、遅延設定値１〜５は全て４ｎｓであるから、前記遅延量に４ｎｓを加算した遅延３３＋４ｎｓ、６２＋４ｎｓ、９１＋４ｎｓ、１２０＋４ｎｓで出力する必要がある。
【００５２】
図６に示すテストレートＴＲ１では、周期端数データＦＤの「０」（図６（４）参照）を受け、図５のタイミングセット１の遅延設定値１の「４ｎｓ」 （図５参照）との加算した値「４ｎｓ」に基づいて遅延動作が行われる。
先ず、最初のテストレートＴＲ１においては、図６（１）に示す番号「１」が付された基準クロックＣＬＫにより、周期信号ＰＥＲＩＯＤがラッチ回路１０１３にラッチされ、タイミング切換信号ＴＳがメモリ１０１１に取り込まれ、かつ、周期端数データＦＤ（「０ｎｓ」）がラッチ回路１０１２にラッチされる（図６（２）〜（４）参照）。
【００５３】
この結果、ラッチ回路１０１２にラッチされた周期端数データＦＤ（「０ｎｓ」）が加算器１０１４に入力される。また、タイミング切換信号ＴＳによって、メモリ１０１１からは、遅延データである「４ｎｓ」が読み出されて加算器１０１４に入力される（図６（５）参照）。
これにより、加算器１０１４は、「４ｎｓ＋０ｎｓ＝４ｎｓ」の加算を行う（図６（６）参照）。その加算結果に基づいて、一方のクロック単位データ（「０」）（図６（７）参照）によりダウンカウンタ１０１５が遅延無しで、そのままイネーブル信号ＥＮ（図６（９）参照）が出力され、遅延無しのイネーブル信号ＥＮに基づいて、可変アナログ遅延回路１０１９が４ｎｓの遅延（図６（８）参照）を付与する。この結果、テストレートＴＲ１を始点として、４ｎｓ遅延したタイミングパルスＴＰ１を発生する。
【００５４】
次のテストレートＴＲ２においては、上記と同様にして、図６（１）に示す番号「７」が付された基準クロックＣＬＫにより、周期端数データＦＤ（「３ｎｓ」）と、メモリ１０１１からの遅延データ（「４ｎｓ」）を受けて、加算器１０１４が加算する。その加算結果は「４ｎｓ＋３ｎｓ＝７ｎｓ」となる（図６（６）参照）。これにより、５ｎｓと２ｎｓに分かれて遅延を行う。一方のクロック単位データ（「１」）（図６（７）参照）によりダウンカウンタ１０１５が５ｎｓの遅延をし、遅延したイネーブル信号ＥＮ（図６（９）参照）に基づいて、可変アナログ遅延回路１０１９が２ｎｓの遅延（図６（８）参照）を付与する。この結果、テストレートＴＲ２を始点として、５ｎｓ＋２ｎｓ＝７ｎｓの遅延が付与されたタイミングパルスＴＰ１を発生する。
【００５５】
このような一連の動作を繰り返す。これにより、加算器１０１４から出力される、一方のクロック単位データは「０」、「１」、「１」、「１」、「０」・・・となり、これらは「０ｎｓ」、「５ｎｓ」、「５ｎｓ」、「５ｎｓ」、「０ｎｓ」・・・に相当する（図６（７）参照）。また、加算器１０１４から出力される、他方のクロック未満データは「４ｎｓ」、「２ｎｓ」、「１ｎｓ」、「０ｎｓ」、「４ｎｓ」・・・となる（図６（８）参照）。
これらの一連の動作により、各テストレートＴＲ１〜ＴＲ５を始点として、メモリ１０１１から読み出される４ｎｓの遅延量を付与したタイミングパルスＴＰ１が発生できる。
【００５６】
〔タイミングパルス発生器の第２実施形態の構成〕
次に、１テストレート期間内に４つのタイミングパルスを発生可能なタイミングパルス発生器の構成例について、図７を参照して説明する。
図４に示すタイミングパルス発生器１０１は、１テストレート期間内に１つのタイミングパルスを発生する構成であるため、４系統のタイミングパルスを発生しようとすると、４系統備える必要がある。ここで、可変アナログ遅延回路１０１９は他の周辺回路に比較して、リニアライズメモリや温度安定化回路を備えるため回路規模及び消費電力も増える結果、集積回路の占有面積が大きくなるので、実装できるチャンネル数が少なくなる難点がある。
【００５７】
そこで、図７に示すタイミングパルス発生器は、１系統の可変アナログ遅延回路により、４つのタイミングパルスを発生可能にした構成例である。図７の構成は、主タイミングパルス用データ生成部１４０と、副タイミングパルス用データ生成部１６０Ａ〜１６０Ｃと、タイミングパルス生成部１５０とを備え、可変アナログ遅延回路の共通化（単一化）を図るようにした。なお、所望により、副タイミングパルス用データ生成部を１つ備える構成としても良い。
【００５８】
〔主タイミングパルス用データ生成部の構成〕
次に、主タイミングパルス用データ生成部１４０の構成について説明する。
主タイミングパルス用データ生成部１４０は、図７に示すように、メモリ１４０１と、ラッチ回路１４０２、ラッチ回路１４０３と、加算器１４０４と、ダウンカウンタ１４０５と、ラッチ回路１４０６と、アンド回路１４０７と、ラッチ回路１４０８と、を備えている。
なお、主タイミングパルス用データ生成部１４０は、図４に示すタイミングパルス発生器１０１から、可変アナログ遅延回路１０１９を削除した構成と基本的に同一であるので、説明を省略する。
【００５９】
〔副タイミングパルス用データ生成部の構成〕
次に、図７に示す副タイミングパルス用データ生成部１６０Ａ〜１６０Ｃの詳細な構成について説明する。
３系統を備える副タイミングパルス用データ生成部１６０Ａ〜１６０Ｃは、同一の内部構成であるので、ここでは、副タイミングパルス用データ生成部１６０Ａの構成について説明する。
副タイミングパルス用データ生成部１６０Ａは、図７に示すように、ラッチ回路１６０１と、加算器１６０２と、加算器１６０３と、ダウンカウンタ１６０４と、ラッチ回路１６０５と、アンド回路１６０６と、ラッチ回路１６０７と、を備えている。
ここで、加算器１６０３と、ダウンカウンタ１６０４と、ラッチ回路１６０５と、アンド回路１６０６と、ラッチ回路１６０７とは、主タイミングパルス用データ生成部１４０と同様であるので、要部を除いて説明を省略する。
【００６０】
ラッチ回路１６０１は、後述する所定の差分遅延データΔＤ１を受けて、リタイミングしてラッチして加算器１６０２の一方の入力端子へ供給する。
加算器１６０２は、主タイミングパルス用データ生成部１４０が発生するタイミングパルスＴＰ１に対して差分遅延データΔＤ１を加算付与して出力するものであり、主タイミングパルス用データ生成部１４０に備えるラッチ回路１４０２の出力である周期端数データＦＤと、ラッチ回路１６０１からの差分遅延データΔＤ１とを加算し、この加算結果を加算器１６０３の一方の入力端子へ供給する。
【００６１】
加算器１６０３は、図４に示す加算器１０１４と同様であり、主タイミングパルス用データ生成部１４０に備えるメモリ１４０１からの遅延データと加算器１６０２の出力データとを加算し、この加算結果に基づくクロック単位データをダウンカウンタ１６０４へ供給し、残りのクロック未満データをラッチ回路１６０５へ供給する。
これによれば、主タイミングパルス用データ生成部１４０が発生するイネーブル信号ＥＮとクロック未満データに対して、差分遅延データΔＤ１が加算付与されたタイミングで、イネーブル信号ＥＮとクロック未満データを発生できる。但し、同一の基準クロックＣＬＫ内では、両者の遅延データが発生しない条件とする。なお、隣接する基準クロックＣＬＫ間では発生可能であるからして、基準クロックＣＬＫの５ｎｓ未満で発生することは可能である。
以後の回路は、図４と同様であるので、説明を省略する。
【００６２】
〔タイミングパルス生成部の構成〕
次に、図７に示すタイミングパルス生成部１５０の詳細な構成について説明する。
タイミングパルス生成部１５０は、図７に示すように、４入力のオア回路１５０１、１５０２と、ラッチ回路１５０３と、可変アナログ遅延回路１５０４と、を備えている。
オア回路１５０１は、主タイミングパルス用データ生成部１４０のラッチ回路１４０８から出力されるイネーブル信号ＥＮと、３つの副タイミングパルス用データ生成部１６０Ａ〜１６０Ｃから出力されるイネーブル信号ＥＮを論理和してラッチ回路１５０３へ供給する。ここで、同一の基準クロックＣＬＫ内において、何れのイネーブル信号ＥＮも、同時に発生しない条件とする。
【００６３】
オア回路１５０２は、主タイミングパルス用データ生成部１４０のラッチ回路１４０８から出力されるクロック未満データ（端数データ）と、３つの副タイミングパルス用データ生成部１６０Ａ〜１６０Ｃのラッチ回路１６０７から出力されるクロック未満データを論理和してラッチ回路１５０３へ供給する。
ここで、同一の基準クロックＣＬＫ内において、何れのイネーブル信号ＥＮも、同時に発生しない条件とする。なお、イネーブル信号ＥＮが発生しない基準クロックのサイクルでは遅延データが「０」値であるため、論理和しても支障とはならない。
【００６４】
ラッチ回路１５０３は、論理和されたイネーブル信号ＥＮと、論理和されたクロック未満データをリタイミングして、可変アナログ遅延回路１５０４へ供給する。
可変アナログ遅延回路１５０４は、ラッチ回路１５０３から出力されるイネーブル信号ＥＮを受けて、基準クロックによりパルス化した後、ラッチ回路１５０３から出力されるクロック未満データ（高分解能データ）に基づいて、所望に遅延したタイミングパルスＴＰ１を順次生成して、所定の一周期内に４つのタイミングパルスを出力する。
従って、図７に示す構成例によれば、１系統の可変アナログ遅延回路により、４つのタイミングの異なるタイミングパルスＴＰ１を発生することができる結果、回路規模の大幅な低減ができる。
【００６５】
〔タイミングパルス発生器の第２実施形態の動作〕
次に、図７に示すタイミングパルス発生器の動作例について、図８および図９を参照して説明する。
この動作例では、タイミングパルス発生器が生成するタイミングパルスの周期の設定値、およびそのテストレート設定値に対応してメモリ１４０１に格納される遅延設定値（遅延データ）が図８（Ａ）に示すような場合について説明する。また、副タイミングパルス用データ生成部１６０Ａ〜１６０Ｃの各ラッチ回路１６０１にラッチされる差分遅延値（差分遅延データΔＤ１〜ΔＤ３）が、図８（Ｂ）のような場合について説明する。
【００６６】
ここで、差分遅延データΔＤ１、ΔＤ２、ΔＤ３は、生成すべきタイミングパルスのテストレート設定値に基づいて定められ、差分遅延データΔＤ１、ΔＤ２、ΔＤ３と、基準クロックＣＬＫの周期Ｔとは、以下の関係を満たすことが望ましい。
ΔＤ１＞Ｔ  ・・・（１）
ΔＤ２−ΔＤ１＞Ｔ  ・・・（２）
ΔＤ３−ΔＤ２＞Ｔ  ・・・（３）
また、差分遅延データΔＤ１、ΔＤ２、ΔＤ３は、次のサイクル（周期）の先頭の遅延時間より基準クロックＣＬＫの周期Ｔの間隔以上空いていることが望ましい。
なお、この例では、Ｔ＝５ｎｓとし、ΔＤ１＝６ｎｓ、ΔＤ２＝１２ｎｓ、ΔＤ３＝１８ｎｓとしている。
【００６７】
図７に示すタイミングパルス発生器は、図９（１）に示すような基準クロックＣＬＫによって同期動作するものとする。そして、副タイミングパルス用データ生成部１６０Ａ〜１６０Ｃのラッチ回路１６０１には、図９（１１）（１７）（２３）に示すような差分遅延データΔＤ１、ΔＤ２、ΔＤ３がそれぞれラッチされているものとする。
最初に、図９（１）に示す番号「１」が付された基準クロックＣＬＫにより、周期信号ＰＥＲＩＯＤがラッチ回路１４０３にラッチされ、タイミング切換信号ＴＳがメモリ１４０１に取り込まれ、周期端数データＦＤがラッチ回路１４０２にラッチされる（図９（２）〜（４参照）。
【００６８】
この結果、ラッチ回路１４０２にラッチされた周期端数データＦＤ（この例では「０ｎｓ」）は、加算器１４０４に入力されるとともに、副タイミングパルス用データ生成部１６０Ａ〜１６０Ｃの加算器１６０２にそれぞれ入力される。
また、タイミング切換信号ＴＳによって、メモリ１４０１からは、遅延設定値である「４ｎｓ」が読み出され、これが加算器１４０４に入力されるとともに（図９（５）参照）、副タイミングパルス用データ生成部１６０Ａ〜１６０Ｃの加算器１６０３にそれぞれ入力される。
この結果、副タイミングパルス用データ生成部１６０Ａ〜１６０Ｃの各加算器１６０２は、その入力された周期端数データＦＤと各ラッチ回路１６０１にラッチされている差分遅延データΔＤ１、ΔＤ２、ΔＤ３との加算を行い、その各加算結果を各加算器１６０３に出力する。
【００６９】
また、加算器１４０４は、遅延設定値と周期端数データＦＤとを加算するので、その加算結果は「４ｎｓ＋０ｎｓ＝４ｎｓ」となり（図９（６）参照）、この加算結果に応じて、クロック単位データをダウンカウンタ１４０５に出力し、クロック未満データをラッチ回路１４０６に出力する。
ここで、クロック単位データは、その加算結果が基準クロックＣＬＫの周期Ｔ（５ｎｓ）を上回る場合に、その周期Ｔの整数倍の値である。この例では、加算結果は「４ｎｓ」であるので、クロック単位データは「０」となり、これは「０ｎｓ」に相当する（図９（７）参照）。
【００７０】
また、クロック未満データは、加算結果が「４ｎｓ」であるので、「４ｎｓ」となる（図９（８）参照）。
さらに、副タイミングパルス用データ生成部１６０Ａの加算器１６０３は、遅延設定値と加算器１６０２の出力とを加算するので、その加算結果は「４ｎｓ＋０ｎｓ＋６ｎｓ＝１０ｎｓ」となる（図９（１２）参照）。加算結果は「１０ｎｓ」であるので、クロック単位データは「２」となり、これは「１０ｎｓ」に相当する（図９（１３）参照）。また、クロック未満データは「０ｎｓ」となる（図９（１４）参照）。
【００７１】
同様に、副タイミングパルス用データ生成部１６０Ｂ、１６０Ｃの加算結果は、各々「１６ｎｓ」、「２２ｎｓ」となる（図９（１８）（２４）参照）。このため、各加算回器１６０３から出力されるクロック単位データは各々「３」、「４」となり（図９（１９）（２５）参照）、そのクロック未満データは各々「１ｎｓ」、「２ｎｓ」となる（図９（２０）（２６）参照）。
【００７２】
その後、図９（１）に示す番号「２」が付された基準クロックＣＬＫにより、加算器１４０４からのクロック単位データ「０」が、ダウンカウンタ１４０５にプリセットされる（図９（７）参照）。このとき、プリセットされるクロック単位データは「０」であるので、ダウンカウンタ１４０５はイネーブル信号を出力する。
また、このときには、副タイミングパルス用データ生成部１６０Ａ〜１６０Ｃの各加算器１６０３からのクロック単位データ「２」（１０ｎｓに相当）、「３」（１５ｎｓに相当）、「４」（２０ｎｓに相当）が、各ダウンカウンタ１６０４にプリセットされる（図９（１３）（１９）（２５）参照）。これにより、基準クロックＣＬＫの２パルス後、３パルス後、４パルス後にイネーブル信号が発生する（図９（１５）（２１）（２７）参照）。
【００７３】
さらに、上記のように図９（１）に示す番号「２」が付された基準クロックＣＬＫにより、加算器１４０４からのクロック未満データ「４ｎｓ」が、ラッチ回路１４０６にラッチされる（図９（８）参照）。このときには、副タイミングパルス用データ生成部１６０Ａ〜１６０Ｃの各加算器１６０３からのクロック未満データ「０ｎｓ」「１ｎｓ」、「２ｎｓ」が、各ラッチ回路１６０５にラッチされる（図９（１４）（２０）（２６）参照）。
【００７４】
その後、図９（１）に示す番号「３」が付された基準クロックＣＬＫにより、ラッチ回路１４０８には、ダウンカウンタ１４０５からのイネーブル信号がラッチされ（図９（９）参照）、これと同時に、ラッチ回路１４０６からのクロック未満データ「４ｎｓ」がラッチされる（図９（１０）参照）。ラッチ回路１４０８にラッチされたイネーブル信号とクロック未満データ「４ｎｓ」とは、オア回路１５０１、１５０２をそれぞれ通過してラッチ回路１５０３にラッチされる（図９（２９）（３０）参照）。
【００７５】
従って、主タイミングパルス用データ生成部１４０に基づいて、可変アナログ遅延回路１５０４は、ラッチ回路１５０３がラッチするイネーブル信号ＥＮおよびクロック未満データ「４ｎｓ」に基づき、１つ目のタイミングパルスＴＰ１を生成して出力する。
その後、図９（１）に示す番号「５」が付された基準クロックＣＬＫにより、副タイミングパルス用データ生成部１６０Ａのダウンカウンタ１６０４は、１０ｎｓに相当するクロック単位遅延した後にイネーブル信号を出力する。ラッチ回路１６０７は、そのイネーブル信号をラッチし（図９（１５）参照）、ラッチ回路１６０５からのクロック未満データ「０ｎｓ」をラッチする（図９（１６）参照）。ラッチ回路１６０７にラッチされた、イネーブル信号とクロック未満データ「０ｎｓ」とは、オア回路１５０１、１５０２によりラッチ回路１５０３にラッチされる（図９（２９）（３０）参照）。
【００７６】
従って、副タイミングパルス用データ生成部１６０Ａに基づいて、可変アナログ遅延回路１５０４は、ラッチ回路１５０３がラッチするイネーブル信号ＥＮおよびクロック未満データ「０ｎｓ」に基づき、２つ目のタイミングパルスＴＰ１を生成して出力する。
その後、同様にして、副タイミングパルス用データ生成部１６０Ｂに基づいて、１５ｎｓに相当するクロック単位遅延し、更に「１ｎｓ」の遅延付与した、３つ目のタイミングパルスＴＰ１を生成して出力する。また、副タイミングパルス用データ生成部１６０Ｃに基づいて、２０ｎｓに相当するクロック単位遅延し、更に「２ｎｓ」の遅延付与した、４つ目のタイミングパルスＴＰ１を生成して出力する。
【００７７】
〔タイミングパルス発生器の第３実施形態の構成〕
次に、本発明のタイミングパルス発生器の第３実施形態の構成について、図１０を参照して説明する。本実施形態は、図７に示すタイミングパルス発生器に対して、３つの副タイミングパルス用データ生成部１６０Ａ〜１６０Ｃを１つに集約化した構成例である。
タイミングパルス発生器１７０は、図１０に示すように、メモリ１７０１と、ラッチ回路１７０２と、ラッチ回路１７０３と、ラッチ回路１７０４〜１７０６と、セレクタ回路１７０７と、セレクタ回路１７０８、１７０９と、加算器１７１０と、ダウンカウンタ１７１１と、ラッチ回路１７１２と、アンド回路１７１３と、ラッチ回路１７１４と、可変アナログ遅延回路１７１５と、オア回路１７１６と、４進カウンタ１７１７と、機能回路１７１８と、アンド回路１７１９と、を備えている。
【００７８】
ここで、メモリ１７０１と、ラッチ回路１７０２と、ラッチ回路１７０３と、加算器１７１０と、ダウンカウンタ１７１１と、ラッチ回路１７１２と、アンド回路１７１３と、ラッチ回路１７１４と、可変アナログ遅延回路１７１５とは図４と同様であるので、要部を除いて説明を省略する。
ラッチ回路１７０４〜１７０６は、後述のように、所定の差分遅延データΔＤ１〜ΔＤ３、および基準クロックＣＬＫの周期Ｔなどの関係によって予め求められている差分データΔ１〜Δ３をラッチしておくものである。
セレクタ回路１７０７は、差分データの「０」および差分データΔ１〜Δ３の４つの入力データの何れか１つを選択して出力するものであり、選択信号は４進カウンタ１７１７の出力を受ける。
【００７９】
セレクタ回路１７０８は、メモリ１７０１からの遅延データか、セレクタ回路１７０７から出力される差分データの何れかを選択して加算器１７１０の一方の入力端子へ供給するものであり、その選択信号はアンド回路１７１９から供給されるようになっている。
セレクタ回路１７０９は、ラッチ回路１７０２にラッチされる周期端数データＦＤか、ラッチ回路１７１２が出力するクロック未満データの何れかを選択して加算器１７１０の他方の入力端子へ供給するものであり、その選択信号はアンド回路１７１９から供給されるようになっている。
【００８０】
ラッチ回路１７１２は、加算器１７１０からのクロック未満データを受けて、基準クロックＣＬＫでリタイミングしたクロック未満データをアンド回路１７１３とセレクタ回路１７０９へ供給する。また、ラッチ回路１７１２は、オア回路１７１６の出力信号をイネーブル端子ＥＮに供給する。
オア回路１７１６は、ラッチ回路１７０３が出力する周期信号ＰＥＲＩＯＤとアンド回路１７１９の出力信号とを論理和した出力信号を、ダウンカウンタ１７１１のロード端子ＬＤ、およびラッチ回路１７１２のイネーブル端子Ｅに供給する。
【００８１】
４進カウンタ１７１７は、ダウンカウンタ１７１１から出力されるイネーブル信号が有効なときに基準クロックＣＬＫによって計数し、その計数値がセレクタ回路１７０７および機能回路１７１８にそれぞれ供給されるようになっている。また、４進カウンタ１７１７は、ラッチ回路１７０３が出力する周期信号ＰＥＲＩＯＤが有効なときに、初期状態「０」にリセットされるようになっている。
【００８２】
機能回路１７１８は、４進カウンタ１７１７の計数値が「０」、「１」、「２」のときにＨレベルの信号を出力し、これをアンド回路１７１９に供給するようになっている。従って、アンド回路１７１９は、４進カウンタ１７１７の計数値が「０」、「１」、「２」のときには、ダウンカウンタ１７１１からのイネーブル信号を出力し、これがセレクタ１７０８、１７０９に出力される。
【００８３】
〔タイミングパルス発生器の第３実施形態の動作〕
次に、このような構成からなる図１０に示すタイミングパルス発生器の動作例について、図１１および図１２を参照して説明する。
本第３実施形態では、図７に示す副タイミングパスル用データ生成部１６０Ａ〜１６０Ｃを削除し、主タイミングパスル用データ生成部１４０で共用可能な構成例である。また、基準クロックＣＬＫで動作する各回路要素は、セットアップ時間／ホールド時間が適切となるような位相条件のクロック、例えば立ち上がりエッジ、立下りエッジ、又は所望位相のクロックを適用する。
【００８４】
この動作例では、タイミングパルス発生器が生成するタイミングパルスの周期の設定値は、図１１（Ａ）に示すものとする。また、そのテストレート設定値に対応する遅延設定値（遅延データ）は、メモリ１７０１に予め格納されているものとする。
ここで、図７に示すタイミングパルス発生器の第２実施形態の場合には、差動遅延値（差動遅延データΔＤ１〜ΔＤ３を使用するようにした。しかし、図１０に示すタイミングパルス発生器の第３実施形態の場合には、図１１（Ｂ）に示すように、その差分遅延データΔＤ１〜ΔＤ３に基づき、差分データΔ１〜Δ３を使用する。
すなわち、図１０に示す第３実施形態の場合には、加算器１７１０から出力されるクロック単位データやクロック未満データ（端数データ）を記憶しておき、これらを使用することができる構成にしたので、差分遅延データΔＤ１〜ΔＤ３に相当するデータとして、差分データΔ１〜Δ３を使用する。
【００８５】
差分データΔ１〜Δ３は、例えば、以下ようにして求める。
差分データΔ１は、差分遅延データΔＤ１の６ｎｓから、基準クロックＣＬＫの周期Ｔ＝５ｎｓの分（１クロック分）を引き算することにより、以下のようになる。
Δ１＝６ｎｓ−５ｎｓ＝１ｎｓ・・・（４）
また、差分データΔ２は、差分遅延データΔＤ２の１２ｎｓから、差分データΔ１に相当する６ｎｓ分と１クロック分との合計（１１ｎｓ）を引き算することにより、以下のようになる。
Δ２＝１２ｎｓ−１１ｎｓ＝１ｎｓ・・・（５）
さらに、差分データΔ３は、差分遅延データΔＤ３の１８ｎｓから、差分データΔ１に相当する６ｎｓ分、差分データΔ１２相当する６ｎｓ分、および１クロック分の合計（１７ｎｓ）を引き算することにより、以下のようになる。
Δ３＝１８ｎｓ−１７ｎｓ＝１ｎｓ・・・（６）
【００８６】
図１０に示すタイミングパルス発生器は、図１２（１）に示すようなクロックＣＬＫによって同期動作するものとする。そして、ラッチ回路１７０４〜１７０６には、差分データΔ１〜Δ３として、Δ１＝１ｎｓ、Δ２＝１ｎｓ、Δ３＝１ｎｓがラッチされているものとする。
最初に、図１２（１）に示す番号「１」が付された基準クロックＣＬＫにより、周期信号ＰＥＲＩＯＤがラッチ回路１７０３にラッチされ、タイミング切換信号ＴＳがメモリ１７０１に取り込まれ、周期端数データＦＤがラッチ回路１７０２にラッチされる（図１２（２）〜（４）参照）。
【００８７】
そして、図１２（１）に示す番号「１」が付された基準クロックＣＬＫにより、メモリ１７０１からは、遅延設定値である「４ｎｓ」が出力され（図１２（５）参照）、これがセレクタ回路１７０８を介して加算器１７１０に出力する。また、ラッチ回路１７０２からは、周期端数データである「０ｎｓ」がセレクタ回路１７０９を介して加算器１７１０に出力する（図１２（６）参照）。
【００８８】
これにより、加算器１７１０は、遅延設定値（遅延データ）と周期端数データとの加算を行う。その加算結果は「４ｎｓ＋０ｎｓ＝４ｎｓ」となり（図１２（７）参照）、この加算結果に基づき、クロック単位データ「０」をダウンカウンタ１７１１に供給し、クロック未満データ「４ｎｓ」をラッチ回路１７１２に供給する。ここで、加算結果は「４ｎｓ」であるので、クロック単位データは「０」となり、これは「０ｎｓ」に相当する（図１２（８）参照）。
【００８９】
また、クロック未満データは、加算結果が「４ｎｓ」であるので、「４ｎｓ」となる（図１２（９）参照）。これにより、次の基準クロックで、ラッチ回路１７１４がラッチするイネーブル信号およびクロック未満データ（端数データ）「４ｎｓ」に基づき、１つ目のタイミングパルスＴＰ１を生成して出力する。
その後、図１２（１）に示す番号「２」が付された基準クロックＣＬＫにより、加算器１７１０からのクロック単位データ「０」がダウンカウンタ１７１１にプリセットされるとともに（図１２（８）参照）、加算器１７１０からのクロック未満データ「４ｎｓ」がラッチ回路１７１２にラッチされる。
【００９０】
また、このときには、４進カウンタ１７１７の計数値（出力）は「０」であり（図１２（１１）参照）、計数値「０」に基づきセレクタ回路１７０７は、入力端子「０」を選択し、「０データ（０ｎｓ）」を出力する。
そして、番号「２」が付された基準クロックＣＬＫにより、ダウンカウンタ１７１１のプリセット値が「０」のため、ダウンカウンタ１７１１は、１つ目のカウンタイネーブル信号を出力する（図１２（１０）参照）。このとき、アンド回路１７１９は機能回路１７１８によってイネーブル状態にあるので、そのカウンタイネーブル信号がアンド回路１７１９から出力される（図１２（１２）参照）。そのカウンタイネーブル信号は、セレクタ回路１７０８、１７０９のセレクタ信号になると同時に、ダウンカウンタ１７１１のロード端子およびラッチ回路１７１２のイネーブル端子に供給される。
【００９１】
このため、セレクタ回路１７０８、１７０９はその選択動作が切り換わる。すなわち、セレクタ回路１７０８は、セレクタ回路１７０７が選択するラッチ回路１７０４にラッチされる差分データΔ１＝１ｎｓを出力する。また、セレクタ回路１７０９は、ラッチ回路１７１２がラッチするクロック未満データ「４ｎｓ」を出力する。
このため、加算器１７１０は、その差分データである「１ｎｓ」とクロック未満データ「４ｎｓ」との累積加算を行うので、その加算結果は「１ｎｓ＋４ｎｓ＝５ｎｓ」となる（図１２（７）参照）。この結果、加算器１７１０から出力されるクロック単位データは「１」となり、加算器１７１０から出力されるクロック未満データは「０ｎｓ」なる。
【００９２】
その後、図１２（１）に示す番号「３」が付された基準クロックＣＬＫにより、ダウンカウンタ１７１１から出力されるイネーブル信号がラッチ回路１７１４にラッチされ（図１２（１３）参照）、これと同時に、ラッチ回路１７１２にラッチされるクロック未満データがラッチ回路１７１４にラッチされる（図１２（１４）参照）。この結果、可変アナログ遅延回路１７１５は、ラッチ回路１７１４がラッチするイネーブル信号およびクロック未満データ「０ｎｓ」に基づき、２つ目のタイミングパルスＴＰ１を生成して出力する。
【００９３】
また、番号「３」が付された基準クロックＣＬＫにより、加算器１７１０からのクロック単位データ「１」がダウンカウンタ１７１１にプリセットされるとともに（図１２（８）参照）、加算器１７１０からのクロック未満データ「０ｎｓ」がラッチ回路１７１２にラッチされる（図１２（９）参照）。
さらに、このときには、４進カウンタの計数値（出力）は「１」となり（図１２（１１）参照）、これによってセレクタ回路１７０７は、その入力端子「１」を選択し、ラッチ回路１７０４の差分データΔ１＝１ｎｓを出力する。
【００９４】
そして、番号「３」が付された基準クロックＣＬＫにより、ダウンカウンタ１７１１は、１つ目のカウンタイネーブル信号の出力を停止する（図１２（１０）参照）。このとき、アンド回路１７１９は機能回路１７１８によって開いた状態にあるので、そのカウンタイネーブル信号のアンド回路１７１９からの出力も停止される（図１２（１２）参照）。
その後、番号「４」が付された基準クロックＣＬＫが立ち上がるが、このときには各部の動作に変化はない。
【００９５】
そして、図１２（１）に示す番号「４」が付された基準クロックＣＬＫにより、ダウンカウンタ１７１１は、２つ目のカウンタイネーブル信号を出力する（図１２（１０）参照）。このとき、アンド回路１７１９は機能回路１７１８によって開いた状態にあるので、そのカウンタイネーブル信号がアンド回路１７１９から出力される（図１２（１２）参照）。
【００９６】
そのアンド回路１７１９から出力されるカウンタイネーブル信号は、セレクタ回路１７０８、１７０９のセレクタ信号になると同時に、ダウンカウンタ１７１１のロード端子およびラッチ回路１７１２のイネーブル端子に供給される。
このため、セレクタ回路１７０８は、セレクタ回路１７０７が選択するラッチ回路１７０５にラッチされる差分データΔ１＝１ｎｓを出力する。また、セレクタ回路１７０９は、ラッチ回路１７１２がラッチするクロック未満データ「０ｎｓ」を出力する。
【００９７】
このため、加算器１７１０は、その差分データである「１ｎｓ」とクロック未満データ「０ｎｓ」との加算を行うので、その加算結果は「１ｎｓ＋０ｎｓ＝１ｎｓ」となる（図１２（７）参照）。この結果、加算器１７１０から出力されるクロック単位データは「０」となり、加算器１７１０から出力されるクロック未満データは「１ｎｓ」なる。
【００９８】
その後、図１２（１）に示す番号「５」が付された基準クロックＣＬＫにより、ダウンカウンタ１７１１から出力されるイネーブル信号がラッチ回路１７１４にラッチされ（図１２（１５）参照）、これと同時に、ラッチ回路１７１２にラッチされるクロック未満データがラッチ回路１７１４にラッチされる（図１２（１６）参照）。この結果、可変アナログ遅延回路１７１５は、ラッチ回路１７１４がラッチするイネーブル信号およびクロック未満データ「１ｎｓ」に基づき、３つ目のタイミングパルスＴＰ１を生成して出力する。
【００９９】
また、番号「５」が付された基準クロックＣＬＫにより、加算器１７１０からのクロック単位データ「０」がダウンカウンタ１７１１にプリセットされるとともに（図１２（８）参照）、加算器１７１０からのクロック未満データ「１ｎｓ」がラッチ回路１７１２にラッチされる。
また、このときには、４進カウンタ１７１７の計数値（出力）は「２」となり（図１２（１１）参照）、これによってセレクタ回路１７０７は、その入力端子「２」を選択し、ラッチ回路１７０５の差分データΔ１＝１ｎｓを出力する。
【０１００】
そして、番号「５」が付された基準クロックＣＬＫにより、ダウンカウンタ１７１１は、３つ目のカウンタイネーブル信号を出力する（図１２（１０）参照）。このため、セレクタ回路１７０８、１７０９はその選択動作が切り換わる。すなわち、セレクタ回路１７０８は、セレクタ回路１７０７が選択するラッチ回路１７０６にラッチされる差分データΔ１＝１ｎｓを出力する。また、セレクタ回路１７０９は、ラッチ回路１７１２がラッチするクロック未満データ「１ｎｓ」を出力する。
【０１０１】
このため、加算器１７１０は、その差分データである「１ｎｓ」とクロック未満データ「１ｎｓ」との加算を行うので、その加算結果は「１ｎｓ＋１ｎｓ＝２ｎｓ」となる（図１２（７）参照）。この結果、加算器１７１０から出力されるクロック単位データは「０」となり、加算器１７１０から出力されるクロック未満データは「２ｎｓ」なる。
【０１０２】
その後、図１２（１）に示す番号「６」が付された基準クロックＣＬＫにより、ダウンカウンタ１７１１から出力されるイネーブル信号がラッチ回路１７１４にラッチされ（図１２（１７）参照）、これと同時に、ラッチ回路１７１２にラッチされるクロック未満データがラッチ回路１７１４にラッチされる（図１２（１８）参照）。この結果、可変アナログ遅延回路１７１５は、ラッチ回路１７１４がラッチするイネーブル信号およびクロック未満データ「２ｎｓ」に基づき、４つ目のタイミングパルスＴＰ１を生成して出力する。
【０１０３】
また、番号「６」が付された基準クロックＣＬＫにより、加算器１７１０からのクロック単位データ「０」がダウンカウンタ１７１１にプリセットされるとともに（図１２（８）参照）、加算器１７１０からのクロック未満データ「２ｎｓ」がラッチ回路１７１２にラッチされる。
また、このときには、４進カウンタ１７１７の計数値（出力）は「３」となり（図１２（１１）参照）、これによってセレクタ回路１７０７は、その入力端子「３」を選択し、ラッチ回路１７０５の差分データΔ１＝１ｎｓを出力する。
【０１０４】
そして、番号「６」が付された基準クロックＣＬＫにより、ダウンカウンタ１７１１は、４つ目のカウンタイネーブル信号を出力する（図１２（１０）参照）。このため、セレクタ回路１７０８、１７０９はその選択動作が切り換わる。すなわち、セレクタ回路１７０８は、セレクタ回路１７０７が選択するラッチ回路１７０６にラッチされる差分データΔ１＝１ｎｓを出力する。また、セレクタ回路１７０９は、ラッチ回路１７１２がラッチするクロック未満データ「１ｎｓ」を出力する。
【０１０５】
このため、加算器１７１０は、その差分データである「１ｎｓ」とクロック未満データ「１ｎｓ」との加算を行うので、その加算結果は「１ｎｓ＋１ｎｓ＝２ｎｓ」となる（図１２（７）参照）。この結果、加算器１７１０から出力されるクロック単位データは「０」となり、加算器１７１０から出力されるクロック未満データは「２ｎｓ」なる。
【０１０６】
その後、図１２（１）に示す番号「７」が付された基準クロックＣＬＫにより、ダウンカウンタ１７１１から出力されるイネーブル信号がラッチ回路１７１４にラッチされ（図１２（１９）参照）、これと同時に、ラッチ回路１７１２にラッチされるクロック未満データがラッチ回路１７１４にラッチされる（図１２（２０）参照）。この結果、可変アナログ遅延回路１７１５は、ラッチ回路１７１４がラッチするイネーブル信号およびクロック未満データ「２ｎｓ」に基づき、次のテストレートにおける１つ目のタイミングパルスＴＰ１を生成して出力する。
【０１０７】
以後、基準クロックＣＬＫの立ち上がりと立ち下がりとで、上記と同様の動作を繰り返すことになる。従って、図１０に示す第３実施形態によれば、図７に示す副タイミングパスル用データ生成部１６０Ａ〜１６０Ｃを削除可能となる結果、更なる回路規模の低減ができる。
【図面の簡単な説明】
【０１０８】
【図１】本発明の半導体試験装置の実施形態の概要構成を示すブロック図である。
【図２】振り分け回路の具体的な構成例を示す図である。
【図３】ウインドウストローブ信号発生器の動作例を説明する波形図である。
【図４】本発明のタイミングパルス発生器の第１実施形態の構成を示す図である。
【図５】そのタイミングパルス発生器に設定する遅延データなどの一例を示す図である。
【図６】そのタイミングパルス発生器の動作例を説明する図である。
【図７】本発明のタイミングパルス発生器の第２実施形態の構成を示す図である。
【図８】そのタイミングパルス発生器に設定する遅延データなどの一例を示す図である。
【図９】そのタイミングパルス発生器の動作例を説明する図である。
【図１０】本発明のタイミングパルス発生器の第３実施形態の構成を示す図である。
【図１１】そのタイミングパルス発生器に設定する遅延データなどの一例を示す図である。
【図１２】そのタイミングパルス発生器の動作例を説明する図である。
【図１３】従来の半導体試験装置の構成例を示すブロック図である。
【図１４】その動作を説明する図である。
【符号の説明】
【０１０９】
１  パルス・パターン発生器
２  ドライバ
３Ａ、３Ｂ  レベルコンパレータ
５Ａ〜５Ｄ、６Ａ〜６Ｄ  アンド回路
７Ａ〜７Ｄ、８Ａ〜８Ｄ  タイミングコンパレータ
９  電子デバイス
１０  ウインドウストローブ信号発生器
１０１、１０２  タイミングパルス発生器
１０３、１０４  振り分け回路
１０５〜１０８  フリップフロップ
１４０  主タイミングパルス用データ生成部
１５０  タイミングパルス生成部
１６０Ａ〜１６０Ｃ  副タイミングパルス用データ生成部
１７０  タイミングパルス発生器
１４０１  メモリ
１４０２、１４０３  ラッチ回路
１４０４  加算器
１４０５  ダウンカウンタ
１４０６、１４０８  ラッチ回路
１４０７  アンド回路
１５０１、１５０２  オア回路
１５０３  ラッチ回路
１５０４  可変アナログ遅延回路
１６０１  ラッチ回路
１６０２、１６０３  加算器
１６０４  ダウンカウンタ
１６０５、１６０７  ラッチ回路
１６０６  アンド回路
１７０１  メモリ
１７０２〜１７０６  ラッチ回路
１７０７、１７０８、１７０９  セレクタ回路
１７１０  加算器
１７１１  ダウンカウンタ
１７１２、１７１４  ラッチ回路
１７１３  アンド回路
１７１５  可変アナログ遅延回路
１７１６  オア回路
１７１７  ４進カウンタ
１７１８  機能回路
１７１９  アンド回路
【図１】
2008128843.tif 000003
【図２】
2008128843.tif 000004
【図３】
2008128843.tif 000005
【図４】
2008128843.tif 000006
【図５】
2008128843.tif 000007
【図６】
2008128843.tif 000008
【図７】
2008128843.tif 000009
【図８】
2008128843.tif 000010
【図９】
2008128843.tif 000011
【図１０】
2008128843.tif 000012
【図１１】
2008128843.tif 000013
【図１２】
2008128843.tif 000014
【図１３】
2008128843.tif 000015
【図１４】
2008128843.tif 000016