(57)【要約】【課題】半導体素子構造及び高電圧トランジスタを製造する方法を提供する。【解決手段】一実施形態では、半導体ダイ上に製造されたトランジスタは、細長いトランジスタセグメントの区画に配置される。区画は、実質的に半導体ダイを横切って横列及び縦列に配置される。横列及び縦列における隣接区画は、隣接区画の第１のものにおけるトランジスタセグメントの長さが第１の方向に延び、隣接区画の第２のものにおけるトランジスタセグメントの長さが第２の方向に延び、第１の方向が実質的に第２の方向と直交するように配向される。この要約は、研究者又は他の読者に技術的開示内容の主題をすばやく確かめさせることになる要約に必要な規則に従って提供されたものであることを強調する。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体ダイと、
実質的に前記半導体ダイを横切って配置され、各々が実質的に正方形である複数の区画に編成された複数のトランジスタセグメントと、
を含み、
各トランジスタセグメントは、長さと幅を有する競走場形状を有し、かつ
垂直方向に前記半導体ダイを通って延びる拡張ドレーン領域を含む支柱、
前記支柱の両側に配置され、それぞれ、第１のものが該支柱によって横方向に取り囲まれ、第２のものが該支柱を横方向に取り囲む第１及び第２の誘電体領域、及び
前記第１及び第２の誘電体領域にそれぞれ配置された第１及び第２の電界プレート、
を含み、
第１の区画が、長さが第１の横方向に配向された並列関係に配置されたトランジスタセグメントを含み、第２の区画が、長さが該第１の方向と実質的に直交する第２の横方向に配向された並列関係に配置されたトランジスタセグメントを含み、該第１の区画は、該第２の区画に隣接して配置されている、
ことを特徴とするトランジスタ。
【請求項２】
前記支柱は、前記半導体ダイの上面の近くに配置されたソース領域、及び前記拡張ドレーン領域から該ソース領域を垂直方向に分離する本体領域を更に含むことを特徴とする請求項１に記載のトランジスタ。
【請求項３】
前記本体領域に隣接して前記第１及び第２の誘電体領域内に配置され、該本体領域及び前記第１及び第２の電界プレートから絶縁されたゲートを更に含むことを特徴とする請求項１に記載のトランジスタ。
【請求項４】
前記長さは、前記幅よりも少なくとも２０倍大きいことを特徴とする請求項１に記載のトランジスタ。
【請求項５】
第４の区画が、長さが前記第１の横方向に配向された並列関係に配置されたトランジスタセグメントを含み、第３の区画が、長さが前記第２の横方向に配置された並列関係に配置されたトランジスタセグメントを含み、該第１の区画は、該第２の横方向に該第２の区画に隣接し、かつ該第１の横方向に該第３の区画に隣接して配置され、該第４の区画は、該第１の横方向に該第２の区画に隣接し、かつ該第２の横方向に該第３の区画に隣接して配置されていることを特徴とする請求項１に記載のトランジスタ。
【請求項６】
前記第１及び第２の電界プレートは、前記拡張ドレーン領域から完全に隔離され、該第１の電界プレートは、前記支柱によって横方向に取り囲まれ、該第２の電界プレートは、該支柱を横方向に取り囲んでいることを特徴とする請求項１に記載のトランジスタ。
【請求項７】
前記第１及び第２の区画における前記トランジスタセグメントの前記幅に対する前記長さの比は、約３０から８０の範囲であることを特徴とする請求項１に記載のトランジスタ。
【請求項８】
前記複数の区画は、Ｎが１よりも大きいか又は等しい整数である場合に２Ｎ区画を含むことを特徴とする請求項１に記載のトランジスタ。
【請求項９】
半導体ダイと、
複数の区画に編成された複数のトランジスタセグメントと、
を含み、
各トランジスタセグメントは、長さと幅を有し、該長さは、該幅よりも少なくとも２０倍大きく、かつ各トランジスタセグメントは、
垂直方向に前記ダイを通って延びる拡張ドレーン領域を含む、半導体材料の支柱、
前記支柱の両側に配置され、それぞれ、第１のものが該支柱によって横方向に取り囲まれ、第２のものが該支柱を横方向に取り囲む第１及び第２の誘電体領域、及び
前記第１及び第２の誘電体領域にそれぞれ配置された第１及び第２の電界プレート、
を含み、
前記区画は、実質的に前記半導体ダイを横切って横列と縦列に配置され、横列又は縦列における隣接区画が、該隣接区画の第１のものにおける前記トランジスタセグメントの前記長さが第１の方向に延び、かつ該隣接区画の第２のものにおける該トランジスタセグメントの該長さが第２の方向に延びるように配向され、該第１の方向は、該第２の方向と実質的に直交している、
ことを特徴とするトランジスタ。
【請求項１０】
前記支柱は、前記半導体ダイの上面の近くに配置されたソース領域、及び前記拡張ドレーン領域から該ソース領域を垂直方向に分離する本体領域を更に含むことを特徴とする請求項９に記載のトランジスタ。
【請求項１１】
前記支柱は、前記第１及び第２の横方向に延びて競走場形状の環又は長円形を形成することを特徴とする請求項９に記載のトランジスタ。
【請求項１２】
前記第１及び第２の電界プレートは、前記拡張ドレーン領域から完全に隔離され、該第１の電界プレートは、前記支柱によって横方向に取り囲まれ、該第２の電界プレートは、該支柱を横方向に取り囲んでいることを特徴とする請求項９に記載のトランジスタ。
【請求項１３】
前記本体領域に隣接した前記支柱の上部の近くに前記第１及び第２の誘電体領域にそれぞれ配置された第１及び第２のゲート部材を含むトレンチゲート構造を更に含むことを特徴とする請求項１０に記載のトランジスタ。
【請求項１４】
前記第１及び第２の区画における前記トランジスタセグメントの前記幅に対する前記長さの比は、約３０から８０の範囲であることを特徴とする請求項９に記載のトランジスタ。
【請求項１５】
前記複数の区画は、Ｎが１よりも大きいか又は等しい整数である場合に２Ｎ区画を含むことを特徴とする請求項９に記載のトランジスタ。
【請求項１６】
基板と、
前記基板上に横列と縦列に配置され、各ダイが、複数のトランジスタセグメントを有するトランジスタを含む複数のダイと、
を含み、
各トランジスタセグメントが、実質的に前記ダイを横切って延びる長さと、幅とを有し、各ダイの該トランジスタセグメントは、実質的に該ダイを横切って該幅に沿って並列関係に配置され、かつ各トランジスタセグメントは、
前記ダイの上面の近くに配置されたソース領域、及び垂直方向に前記基板を通って延びる拡張ドレーン領域を含み、前記第１及び第２の横方向に延びて競走場形状の環又は長円形を形成する半導体材料の支柱、
前記支柱の両側に配置され、それぞれ、第１のものが該支柱によって横方向に取り囲まれ、第２のものが該支柱を横方向に取り囲む第１及び第２の誘電体領域、及び
前記第１及び第２の誘電体領域にそれぞれ配置された第１及び第２の電界プレート、
を含み、
前記隣接ダイの第１のものにおける前記トランジスタセグメントの前記長さが第１の方向に延び、該隣接ダイの第２のものにおける該トランジスタセグメントの該長さが第２の方向に延び、かつ該第１の方向が、該第２の方向と実質的に直交するように配向された横列と縦列の隣接ダイ、
を更に含むことを特徴とする半導体ウェーハ。
【請求項１７】
各トランジスタセグメントが、前記ソース領域及び拡張ドレーン領域を垂直方向に分離する本体領域を更に含むことを特徴とする請求項１６に記載の半導体ウェーハ。
【請求項１８】
前記第１及び第２の電界プレートは、前記拡張ドレーン領域から完全に隔離され、該第１の電界プレートは、前記支柱によって横方向に取り囲まれ、該第２の電界プレートは、該支柱を横方向に取り囲んでいることを特徴とする請求項１６に記載の半導体ウェーハ。
【請求項１９】
前記本体領域に隣接した前記支柱の上部の近くの前記第１及び第２の誘電体領域にそれぞれ配置された第１及び第２のゲート部材を含むトレンチゲート構造を更に含むことを特徴とする請求項１７に記載の半導体ウェーハ。
【請求項２０】
前記トランジスタセグメントの前記幅に対する前記長さの比は、約５０から１５０の範囲であることを特徴とする請求項１７に記載の半導体ウェーハ。
【請求項２１】
前記複数のダイの各々は、実質的に正方形であることを特徴とする請求項１７に記載の半導体ウェーハ。
【請求項２２】
前記複数のダイの各々は、実質的に同一であることを特徴とする請求項１７に記載の半導体ウェーハ。
【請求項２３】
半導体ダイと、
複数の区画に編成され、各々が長さと幅を有し、該長さが該幅よりも少なくとも２０倍大きい複数の競走場形状トランジスタセグメントと、
を含み、
各区画内の前記トランジスタセグメントは、前記幅に沿って並列関係に配置され、かつ各トランジスタセグメントは、
前記ダイの上面の近くに配置されたソース領域と、拡張ドレーン領域と、該ソース領域及び拡張ドレーン領域を垂直方向に分離する本体領域とを有して垂直方向に延びる半導体材料の支柱、
前記支柱の両側に配置され、それぞれ、第１のものが該支柱によって横方向に取り囲まれ、第２のものが該支柱を横方向に取り囲む第１及び第２の誘電体領域、及び
前記第１及び第２の誘電体領域にそれぞれ配置された第１及び第２の電界プレート、
を含み、
前記区画は、実質的に前記半導体ダイを横切って横列と縦列に配置され、横列又は縦列における隣接区画が、該隣接区画の第１のものにおける前記トランジスタセグメントの前記長さが第１の方向に延び、かつ該隣接区画の第２のものにおける該トランジスタセグメントの該長さが第２の方向に延びるように配向され、該第１の方向は、該第２の方向と実質的に直交している、
ことを特徴とするトランジスタ。
【請求項２４】
各区画は、実質的に正方形であることを特徴とする請求項２３に記載のトランジスタ。
【請求項２５】
前記第１及び第２の電界プレートは、前記拡張ドレーン領域から完全に隔離され、該第１の電界プレートは、前記支柱によって横方向に取り囲まれ、該第２の電界プレートは、該支柱を横方向に取り囲んでいることを特徴とする請求項２３に記載のトランジスタ。
【請求項２６】
前記本体領域に隣接した前記支柱の上部の近くの前記第１及び第２の誘電体領域にそれぞれ配置された第１及び第２のゲート部材を含むトレンチゲート構造を更に含むことを特徴とする請求項２３に記載のトランジスタ。
【請求項２７】
前記第１及び第２の区画における前記トランジスタセグメントの前記幅に対する前記長さの比は、約３０から８０の範囲であることを特徴とする請求項２３に記載のトランジスタ。
【請求項２８】
前記支柱は、前記第１及び第２の横方向に延びて競走場形状の環又は長円形を形成することを特徴とする請求項２３に記載のトランジスタ。
【請求項２９】
前記複数の区画は、Ｎが１よりも大きいか又は等しい整数である場合に２Ｎ区画を含むことを特徴とする請求項２３に記載のトランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の開示は、半導体素子構造及び高電圧トランジスタを製造する方法に関する。
【背景技術】
【０００２】
高電圧電界効果トランジスタ（ＨＶＦＥＴ）は、半導体技術分野で公知である。多くのＨＶＦＥＴは、デバイスが「オフ」状態時に印加高電圧（例えば、数百ボルト）を支持又は遮断する拡張ドレーン領域を含むデバイス構造を使用する。従来の垂直ＨＶＦＥＴ構造においては、半導体材料のメサ又は支柱は、オン状態で電流の流れのための拡張ドレーン又はドリフト領域を形成する。トレンチゲート構造は、本体領域が拡張ドレーン領域の上方に配置されたメサの側壁領域の近くで基板上部の近くに形成される。ゲートに適切な電圧電位が印加されると、電流が垂直方向に半導体材料を通って、すなわち、ソース領域が配置された基板上面からドレーン領域が位置する基板下部まで下って流れるように、導電チャンネルが本体領域の垂直側壁部分に沿って形成される。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
従来のレイアウトにおいては、垂直ＨＶＦＥＴは、半導体ダイにわたって延びる長い連続シリコン支柱構造から成り、支柱構造は、支柱長に垂直の方向に反復している。しかし、このレイアウトに関して生じる１つの問題は、高温処理段階中にシリコンウェーハの大きな反りを生成する傾向がある点である。多くの工程において、反りは、その後の処理段階中にウェーハを工具で取扱うことを妨げるほど永久的かつ大きなものである。
【０００４】
本発明の開示は、以下の詳細説明及び添付図面からより完全に理解されるであろうが、添付図面は、図示の特定的な実施形態に本発明を限定するのではなく、説明及び理解のみを目的としたものであることを理解すべきである。
【課題を解決するための手段】
【０００５】
以下の説明においては、本発明の完全な理解が得られるように材料の種類、寸法、構造的特徴、処理段階などのような特定の詳細を列挙する。しかし、当業者は、これらの特定の詳細は、本発明を実施するのに必要でない場合があることを認めるであろう。また、図中の要素が具象的なものであり、明瞭さのために縮尺通りに描かれたものではないことを理解すべきである。
【０００６】
図１は、Ｎ＋ドープシリコン基板１１上に形成されたＮ型シリコンの拡張ドレーン領域１２を含む構造を有する垂直ＨＶＦＥＴ１０の例示的な断面側面図を示している。基板１１は、完成デバイス内の基板の底部に位置するドレーン電極を通って流れる電流に対する抵抗を最小にするために濃密にドープされる。一実施形態では、拡張ドレーン領域１２は、基板１１からシリコンウェーハの上面まで延びるエピタキシャル層の一部である。Ｐ型本体領域１３及びＰ型領域１６によって横方向に分離されたＮ＋ドープソース領域１４ａ及び１４ｂは、エピタキシャル層の上面の近くに形成される。図から分るように、Ｐ型本体領域１３は、拡張ドレーン領域１２の上方に配置され、拡張ドレーン領域１２をＮ＋ソース領域１４ａ及び１４ｂ及びＰ型領域１６から垂直方向に分離する。
【０００７】
一実施形態では、拡張ドレーン領域１２を含むエピタキシャル層の部分のドープ濃度は、実質的に均一な電界分布を示す拡張ドレーン領域を生成するために線形に漸変される。線形漸変は、エピタキシャル層１２上面の下の何らかの点で止めることができる。
【０００８】
拡張ドレーン領域１２、本体領域１３、ソース領域１４ａ及び１４ｂ、及びＰ型領域１６は、図１の例示的な垂直トランジスタ内のシリコン材料のメサ又は支柱１７（両用語は、本出願においては同意語として使用される）を共同で含む。支柱１７の両側に形成された垂直トレンチは、誘電体領域１５を形成する誘電体（例えば、酸化物）の層で満たされる。支柱１７の高さ及び幅、並びに隣接垂直トレンチ間の間隔は、デバイスの降伏電圧要件によって判断することができる。様々な実施形態では、メサ１７は、約３０μｍから１２０μｍ厚の範囲の垂直方向の高さ（厚み）を有する。例えば、サイズが約１ｍｍｘ１ｍｍのダイ上に形成されたＨＶＦＥＴは、約６０μｍの垂直厚みを有する支柱１７を有することができる。更に別の例として、それぞれの側に約２ｍｍから４ｍｍのダイ上に形成されたトランジスタ構造は、約３０μｍ厚の支柱構造を有することができる。ある一定の実施形態では、メサ１７の横方向の幅は、非常に高い降伏電圧（例えば、６００Ｖから８００Ｖ）を達成するために、確実に製造することができる範囲でできるだけ狭くされる（例えば、約０．４μｍから０．８μｍ幅）。
【０００９】
別の実施形態では、支柱１７の横方向の幅にわたって（図１に示すように）Ｎ＋ソース領域１４ａ及び１４ｂの間にＰ型領域１６を配置するではなく、Ｎ＋ソース領域とＰ型領域は、支柱１７の横方向長さにわたって支柱１７上部に交互に形成することができる。換言すると、図１に示すもののような所定の断面図は、断面をどこで切り取るかにより、Ｎ＋ソース領域１４か又は支柱１７の横方向の全幅にわたって延びるＰ型領域１６を有するであろう。このような実施形態では、各Ｎ＋ソース領域１４には、両側で（支柱の横方向の長さに沿って）Ｐ型領域１６が隣接する。同様に、各Ｐ型領域１６には、両側で（支柱の横方向長さに沿って）Ｎ＋ソース領域１４が隣接する。
【００１０】
誘電体領域１５ａ及び１５ｂは、二酸化ケイ素、窒化珪素、又は他の適切な誘電体を含むことができる。誘電体領域１５は、熱成長及び化学気相堆積を含む様々な公知の方法を用いて形成することができる。誘電体領域１５の各々の中に堆積され、かつ基板１１及び支柱１７から完全に絶縁されているのは、電界プレート１９である。電界プレート１９の形成に使用される導電材料は、濃密にドープされたポリシリコン、金属（又は金属合金）、珪化物、又は他の適切な材料を含むことができる。完成デバイス構造において、電界プレート１９ａ及び１９ｂは、ＨＶＦＥＴがオフ状態である時に（すなわち、ドレーンが高電圧電位まで上げられている時）、拡張ドレーン領域から電荷を枯渇させるのに使用することができる容量プレートとして通常は機能する。一実施形態では、各電界プレート１９を支柱１７の側壁から分離する酸化物領域１５の横方向の厚みは、約４μｍである。
【００１１】
垂直ＨＶＦＥＴトランジスタ８０のトレンチゲート構造は、電界プレート１９ａ及び１９ｂと本体領域１３との間に支柱１７の両側で酸化物領域１５ａ及び１５ｂに各々がそれぞれ配置されたゲート部材１８ａ及び１８ｂを含む。高品質の薄い（例えば、〜５００Å）ゲート酸化物層は、本体領域１３に隣接する支柱１７の側壁からゲート部材１８を分離する。ゲート部材１８は、ポリシリコン又は何らかの他の適切な材料を含むことができる。一実施形態では、各ゲート部材１８は、約１．５μｍの横方向の幅と約３．５μｍの深さを有する。
【００１２】
当業者は、支柱１７の上部の近くにあるＮ＋ソース領域１４及びＰ型本体領域１３は、各々、通常の堆積、拡散、及び／又は注入処理技術を用いて形成することができることを認めるであろう。Ｎ＋ソース領域３８形成後に、ＨＶＦＥＴ１０は、従来の製造方法を用いてデバイスのそれぞれの領域／材料と電気的に接続されるソース電極、ドレーン電極、ゲート電極、及び電界プレート電極（明瞭さを得る理由から図示せず）を形成することによって完成させることができる。
【発明を実施するための最良の形態】
【００１３】
図２Ａは、図１に示す垂直ＨＶＦＥＴ構造の例示的なレイアウトを示している。図２Ａの平面図は、半導体ダイ２１上に上部トランジスタ区画３０ａと外部トランジスタ区画３０ｂとを含む単一の個別のＨＶＦＥＴを示している。２つの区画は、ダミーシリコン支柱３２によって分離されている。各区画３０は、複数の「競走場」状のトランジスタ構造又はセグメントを含み、各トランジスタセグメントは、両側で誘電体領域１５ａ及び１５ｂによって取り囲まれたシリコン支柱１７を含む細長い環又は長円形を含む。支柱１７自体は、ｘ方向及びｙ方向に横方向に延び、連続的な細長い競走場形状の環又は長円形を形成する。それぞれのゲート部材１８ａ及び１８ｂ及び電界プレート１９ａ及び１９ｂは、誘電体領域１５ａ及び１５ｂ内に配置される。電界プレート１９ａは、丸みを帯びた指先区域で両端が終端する単一の細長い部材を含む。一方、電界プレート１９ｂは、支柱１７を取り囲む細長い環又は長円形を含む。隣接競走場構造の電界プレート１９ｂは、それらが側面にある共通の部材を共有するように融合されて示されている。参考として、図１の断面図は、図２Ａの例示的なレイアウトの切断線Ａ−Ａ’から切り取ることができる。
【００１４】
図２Ａの例においては、競走場トランジスタセグメントの各々は、ｙ方向の約１３μｍの幅（すなわち、ピッチ）と、ｘ方向の約４００μｍから１０００μｍの範囲の長さとを有し、支柱高さは、約６０μｍであることを理解すべきである。換言すると、区画３０ａ及び３０ｂを含む個々の競走場トランジスタセグメントの幅に対する長さの比率は、約３０から８０までの範囲である。一実施形態では、各競走場形状のセグメントの長さは、そのピッチ又は幅の少なくとも２０倍大きい。
【００１５】
当業者は、完成デバイス構造においては、個々のトランジスタセグメントのシリコン支柱１７の各々を相互接続するためにパターン化された金属層が使用されることを認めるであろう。すなわち、実際的な実施形態では、ソース領域、ゲート部材、及び電界プレートの全ては、それぞれ、ダイ上の対応する電極に互いに配線される。図示の実施形態では、各区画内のトランジスタセグメントは、実質的にダイ２１の幅にわたってｙ方向に並列の関係で配置される。同様に、ｘ方向においては、区画３０ａ及び３０ｂのトランジスタセグメントの付加的な長さが、実質的にダイ２１の長さにわたって延びている。図２Ａの例示的なレイアウトにおいては、シリコン支柱を分離する誘電体領域１５の幅並びに電界プレートの幅は、半導体ダイ２１にわたって実質的に均一である。均一な幅及び分離距離でトランジスタセグメントを配置すると、誘電体領域１５と電界プレート１９とを含む層を共形的に堆積させるのに使用される処理段階に続く空隙又は穴の形成が防止される。
【００１６】
図２Ｂは、図２Ａに示す例示的なレイアウトの一部の拡大図である。明瞭さを期すことを目的として、トランジスタセグメントの各々の支柱１７及び誘電体領域１５ｂのみを表している。ダミーシリコン支柱３２は、それぞれのトランジスタセグメント区画３０ａ及び３０ｂの誘電体領域１５ｂの丸みを帯びた端部区域を分離するように示されている。換言すると、支柱１７を形成するために半導体基板内でエッチングされる深い垂直トレンチは、ダミーシリコン支柱３２も形成する。一実施形態では、ダミーシリコン支柱３２は、確実に製造することができる範囲でできるだけ小さいｘ方向の幅（すなわち、トランジスタセグメント区画を分離する）を有するように作られる。
【００１７】
単一のダイＨＶＦＥＴをダミーシリコン支柱３２によって分離された区画にセグメント化する目的は、細長い競走場形状のトランジスタセグメント内に縦方向（ｘ方向）応力除去を導入するためである。トランジスタデバイス構造を２つ又はそれよりも多くの区画にセグメント化するか又は分割すると、ダイの長さにわたって機械的応力が除去される。この応力は、支柱の側面に配置した酸化物領域によって誘発され、通常、各競走場セグメントの丸みを帯びた端部に集中する。従って、トランジスタデバイス構造を２つ又はそれよりも多くの区画にセグメント化することによって機械的応力を除去すると、シリコン支柱の望ましくない反り及び応力によって引き起こされるシリコンの損傷（例えば、転位）が防止される。
【００１８】
高度にセグメント化されたレイアウトによって得られる応力除去と導電区域の損失との間には、交換条件が存在することが認められる。セグメント化を進めると、応力除去が結果的に増大するが、導電区域が犠牲になる。一般的に、支柱の垂直方向の高さが増大するほど、かつ半導体ダイが増大するほど、必要になるトランジスタ区画又はセグメントの個数が増大する。一実施形態では、６０μｍ高の支柱を有する２ｍｍｘ２ｍｍのダイの場合、適切な応力除去は、各々が約１３μｍのピッチ（ｙ方向）と約４５０μｍの長さ（ｘ方向）とを有するダミーシリコン支柱によって分離された４つの競走場トランジスタ区画を含むレイアウトを利用して約１オームのオン抵抗でＨＶＦＥＴ内で行われる。
【００１９】
別の実施形態では、各対が異なる区画に位置する競走場トランジスタセグメントの対を分離するシリコンのダミー支柱の代わりに、異なる材料を含むダミー支柱を利用することができる。ダミー支柱に使用される材料は、シリコンに近いものか又はシリコン支柱の側面に配置された誘電体領域によって誘発される縦方向応力を除去するほど十分に誘電体領域のものと異なる熱膨張係数を有するべきである。
【００２０】
図３Ａは、図１に示す垂直ＨＶＦＥＴ構造の別の例示的なレイアウトを示している。図３Ｂは、支柱１７、酸化物領域１５ｂ、任意的なダミーシリコン支柱３３のみを示す、図３Ａに示す例示的なレイアウトの一部の拡大図である。図２Ａ及び図２Ｂの実施形態と同様に、図３Ａ及び図３Ｂは、半導体ダイ２１上に上部トランジスタ区画３０ａと下部トランジスタ区画３０ｂとを含む単一の個別のＨＶＦＥＴを示している。しかし、図３Ａ及び図３Ｂの例においては、トランジスタ区画３０ａ及び３０ｂの酸化物領域１５ｂと電界プレート１９ｂとで満たされた深い垂直トレンチが互いに重なり合うか又は融合され、小さなダイヤモンド形状のダミーシリコン支柱３３をセグメント化されたトランジスタ区画の間に残すことができる。この実施形態では、単一のダミー支柱は、２つの区画の上にトランジスタセグメントの隣接する対の４つの丸味を帯びた端部の間で中央に位置する。図示の例においては、ダイ２１を含むトランジスタの区画３０内のＮ個（ここで、Ｎは、１つよりも多い整数である）の競走場セグメント又は構造毎に合計Ｎ−１個のダミー支柱３３がある。
【００２１】
図４Ａは、図１に示す垂直ＨＶＦＥＴ構造の更に別の例示的なレイアウトを示している。図４Ｂは、図４Ａに示す例示的なレイアウトの一部の拡大図である。明瞭さを期すという理由から、図４Ｂの拡大図では、支柱１７及び酸化物領域１５ｂのみが示されている。この例においては、半導体ダイ２１のＨＶＦＥＴを含むトランジスタセグメントは、交互に各競走場セグメントの長さの半分だけずれており、従って、上部トランジスタ区画４０ａと下部トランジスタ区画４０ｂに関連する競走場トランジスタセグメントが交互に得られる。換言すると、横列の区画４０ａのトランジスタセグメントの各々は、ｘ方向に端部を接した関係で配置された区画４０ｂの１対のトランジスタセグメントによって分離される。
【００２２】
セグメントの交互のずれは、セグメント長のあらゆる分数とすることができることが認められる。換言すると、セグメントのずれは、５０％つまり半分の長さに限定されない。様々な実施形態は、トランジスタセグメントの長さの０％よりも大きく１００％よりも小さくなる範囲のあらゆる割合又は比で交互にずれたセグメントを含むことができる。
【００２３】
図４Ａ及び図４Ｂの例においては、それぞれの区画４０ａ及び４０ｂ内のトランジスタセグメントの交替セグメントの誘電体領域１５ｂは互いに融合される。図示のこの特定的な実施形態では、異なる隣接区画に関連したトランジスタセグメントの丸味を帯びた端部は、重なり合うか又は隣接区画の電界プレート１９ｂが端部で融合されるように（ｘ方向に）融合される。また、異なる区画の交替トランジスタセグメントの電界プレート１９ｂの拡張直線側面部分は、各セグメントの実質的な長さに沿って融合される。領域１５ｂ及び１９ｂは、それぞれの区画の間のダミー支柱（又は隔離ダミーシリコン支柱）の有無を問わず、融合することができることが認められる。
【００２４】
図５は、半導体ダイ２１ａから２１ｄ上のそれぞれＨＶＦＥＴ１０ａから１０ｄのダイの間のチェッカーボード配置を備えたウェーハ５０の例示的なレイアウトを示している。ＨＶＦＥＴ１０の各々は、幅に沿って実質的に正方形のブロックに並列に配置された図１に示すもののような複数の競走場形状のトランジスタセグメントを含む。この例においては、ＨＶＦＥＴ１０ａから１０ｄは、各々、実質的にそれぞれのダイ２１ａから２１ｄの長さにわたって延びる長さを有するトランジスタセグメントを含む。一実施形態では、各セグメントの幅は、約１３μｍであり、長さは、約５００μｍから２０００μｍの範囲である。他の実施形態は、２０００μｍを超える長さを有することができる。また、セグメントのブロック又は千鳥配置は、実質的に各ダイの幅にわたって延びている。（尚、各ダイ２１の境界付きの正方形は、隣接半導体ダイ間の刻まれた区域の縁部を表す。）図５は、ＨＶＦＥＴ１０の２つの横列と２つの縦列を示すが、図示のダイ間チェッカーボード配置は、ウェーハ基板全体にわたって繰返すことができることが認められる。
【００２５】
図５の例においては、横列又は縦列の隣接ダイは、１つのダイにおけるトランジスタセグメントの長さが一方向に延び、隣接ダイのトランジスタセグメントの長さが第２の直交する方向に延びるように配向される。例えば、ＨＶＦＥＴ１０ａは、隣接ＨＶＦＥＴ１０ｂ及び１０ｃに対して、トランジスタセグメントの長さがｘ方向に配向された状態で示されている。ウェーハ５０にわたって各個々のダイ２１におけるトランジスタセグメントの配向を直角に交替させることにより（すなわち、チェッカーボード配置）、長い誘電体領域によって発生した機械的応力は、２つの直交する方向に分配され、従って、ウェーハ５０の反りが低減する。
【００２６】
図６は、セグメント化されたＨＶＦＥＴのダイ間チェッカーボード配置を備えたウェーハの別の例示的なレイアウトを示している。図６の例では、ダイ間でトランジスタ構造の配向を交替させるという図５と同じ方法が利用されている。しかし、図６の実施形態では、ＨＶＦＥＴ構造は、複数の（例えば、２つ）区画にセグメント化されている。例えば、実質的に半導体ダイ２１の長さ及び幅にわたって延びる各ＨＶＦＥＴは、ダミー支柱３２によって分離された２つの区画３０ａ及び３０ｂにセグメント化されている。
【００２７】
図６に示す半導体ダイ２１の各々は、実質的に正方形のダイに関する図２Ａに示すものと同じレイアウトを有する。図５に示す例と同様に、隣接ダイは、ウェーハ５０にわたって直交するように交替しているトランジスタセグメントを有する。すなわち、ダイ２１ａ及び２１ｄの区画３０ａ及び３０ｂ内のトランジスタセグメントは、ｘ方向に配向された長さを有し、一方、ダイ２１ｂ及び２１ｃの区画の３０ａ及び３０ｂ内のトランジスタセグメントは、ｙ方向に配向された長さを有する。
【００２８】
各ダイ２１のＨＶＦＥＴには、各々が１つ又はそれよりも多くのダミー支柱によって分離された例えば２ヵ所を超える複数のトランジスタ区画を形成することができることが認められる。更に、図２Ａから図４Ｂの例で示す複数のトランジスタ区画を有する単一のダイレイアウトのいずれも、セグメントの配向がウェーハ５０にわたってダイ間で交替する状態で図６に示すダイ２１の各々において利用することができる。
【００２９】
図７は、競走場形状のＨＶＦＥＴセグメントのチェッカーボードブロックが実質的に正方形のブロック又は区画３６の並列配置に積み重ねられたダイ２５の例示的な矩形レイアウトを示している。横列又は縦列の隣接区画は、一方の区画内のトランジスタセグメントの長さが一方向に延び、他方の隣接区画内のトランジスタセグメントの長さが第２の直交する方向に延びるように配向されている。例えば、ダイ２５の横列及び縦列の各々は、細長いトランジスタセグメントがｘ方向に整列した状態に配向されたトランジスタ区画３６ａと、細長いトランジスタ区画がｙ方向に整列した状態に配向されたトランジスタ区画３６ｂとを含む。区画３６ａ及び３６ｂ間の空間は、ダミーシリコン支柱を含み、すなわち、ダミー支柱を形成するシリコンは、活性トランジスタ領域ではない。
【００３０】
図示の実施形態では、ダイ２５は、トランジスタ区画３６の３つの横列と４つの縦列を含む。図７の例で示すチェッカーボードレイアウト手法を用いて、事実上あらゆる（実際的な限界値内で）直線形状のダイ上に単一の個別のＨＶＦＥＴを生成することができる。
【００３１】
以上の実施形態を特定のデバイスタイプに関連して説明したが、当業者は、多くの修正及び変更が十分に本発明の範囲内であることを認めるであろう。例えば、ＨＶＦＥＴを説明したが、図示の方法、レイアウト、及び構造は、ショトキー、ダイオード、ＩＧＢＴ、二極性構造を含む他の構造及びデバイスタイプに等しく適用可能である。従って、本明細書及び図面は、限定的ではなく例示的な意味で考えるものとする。
【図面の簡単な説明】
【００３２】
【図１】垂直ＨＶＦＥＴ構造の例示的な断面側面図である。
【図２Ａ】図１に示す垂直ＨＶＦＥＴ構造の例示的なレイアウトを示す図である。
【図２Ｂ】図２Ａに示す例示的なレイアウトの一部の拡大図である。
【図３Ａ】図１に示す垂直ＨＶＦＥＴ構造の別の例示的なレイアウトを示す図である。
【図３Ｂ】図３Ａに示す例示的なレイアウトの一部の拡大図である。
【図４Ａ】図１に示す垂直ＨＶＦＥＴ構造の更に別の例示的なレイアウトを示す図である。
【図４Ｂ】図４Ａに示す例示的なレイアウトの一部の拡大図である。
【図５】ＨＶＦＥＴのダイ間のチェッカーボード配置を備えたウェーハの例示的なレイアウトを示す図である。
【図６】セグメント化ＨＶＦＥＴのダイ間チェッカーボード配置を備えたウェーハの例示的なレイアウトを示す図である。
【図７】ＨＶＦＥＴセグメントのチェッカーボード配置ブロックを有する矩形ダイの例示的なレイアウトを示す図である。
【符号の説明】
【００３３】
１０  垂直ＨＶＦＥＴ
１１  Ｎ＋ドープシリコン基板
１２  拡張ドレーン領域
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３Ａ】
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【図３Ｂ】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６】
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【図７】
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