(57)【要約】【課題】半導体装置として縦型のダイオードにおいて、逆回復時に逆方向電流の急激な回復を抑制し、ソフトリカバリを実現する。【解決手段】Ｎ−型基板１０の表層部に形成されたＰ型層２０を貫通してＮ−型基板１０に達するトレンチ３０を複数設けると共に、各トレンチ３０のうち少なくとも隣同士の間に配置されたＰ型層２０上に絶縁膜４０を設け、Ｐ型層２０のうち当該絶縁膜４０、各トレンチ３０の壁面、Ｎ−型基板１０によって囲まれた領域をフローティングＰ型領域２１として構成する。これにより、フローティングＰ型領域２１をホールの供給源として機能させる。【選択図】図１
2008205252.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の基板（１０）と、
前記第１導電型の基板（１０）の表層部に形成された第２導電型の層（２０、２２、２３）と、
前記第２導電型の層（２０、２２、２３）の上に形成され電気的に接続された第１のアノード電極（５０）とを備えた半導体装置において、
前記第１導電型の基板（１０）に、当該第１導電型の基板（１０）に接触し、前記第１のアノード電極（５０）に接触しない第２導電型領域として構成される少数キャリア供給領域（２１）が設けられていることを特徴とする半導体装置。
【請求項２】
前記第１導電型の基板（１０）には、前記第２導電型の層（２０）を貫通して前記第１導電型の基板（１０）に達するトレンチ（３０）が複数設けられ、前記各トレンチ（３０）のうち少なくとも隣同士の間に配置された前記第２導電型の層（２０）上に第１の絶縁膜（４０）が設けられており、前記第２導電型の層（２０）のうち、当該第１の絶縁膜（４０）、前記各トレンチ（３０）の壁面、前記第１導電型の基板（１０）によって囲まれた領域が前記少数キャリア供給領域（２１）として構成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１の絶縁膜（４０）上に第２のアノード電極（５１）が設けられ、当該第２のアノード電極（５１）上に前記第１のアノード電極（５０）と絶縁する第２の絶縁膜（４２）が形成されていることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第１導電型の基板（１０）には、前記第２導電型の層（２０）を貫通して前記第１導電型の基板（１０）に達するトレンチ（３０）が複数設けられ、前記各トレンチ（３０）のうち少なくとも隣同士の間に配置された前記第２導電型の層（２０）上に第２のアノード電極（５１）が設けられており、前記第２のアノード電極（５１）上に当該第２のアノード電極（５１）と前記第１のアノード電極（５０）とを絶縁する第２の絶縁膜（４２）が形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記少数キャリア供給領域（２１）は、前記第１導電型の基板（１０）のうち、前記第２導電型の層（２０）よりも深く、当該第２導電型の層（２０）に接触しない場所に位置していることを特徴とする請求項１に記載の半導体装置。
【請求項６】
前記第１導電型の基板（１０）には、前記第２導電型の層（２０）を貫通して前記第１導電型の基板（１０）に達するトレンチ（３０）が設けられており、
前記少数キャリア供給領域（２１）は、前記トレンチ（３０）の底を囲むように配置されていることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記第１導電型の基板（１０）には、前記第２導電型の層（２０）を貫通して前記第１導電型の基板（１０）に達するトレンチ（３０）が設けられており、
前記少数キャリア供給領域（２１）は、前記トレンチ（３０）の中間部を囲むように配置されていることを特徴とする請求項５に記載の半導体装置。
【請求項８】
前記第１導電型の基板（１０）の裏面側に当該第１導電型の基板（１０）よりもイオン濃度が高い第１導電型の層（６０）が形成されており、
前記少数キャリア供給領域（２１）は、前記第１導電型の基板（１０）と前記第１導電型の層（６０）との境界の一部に設けられていることを特徴とする請求項１に記載の半導体装置。
【請求項９】
前記少数キャリア供給領域（２１）は、前記第１導電型の層（６０）から露出するように設けられており、前記第１導電型の層（６０）から露出する前記少数キャリア供給領域（２１）上に第１の絶縁膜（４１）が設けられ、当該第１の絶縁膜（４１）および前記第１導電型の層（６０）を覆うようにカソード電極（７０）が設けられていることを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記第１導電型の基板（１０）の表層部に当該第１導電型の基板（１０）の表層部の一部を除くように前記第２導電型の層（２０）が形成されており、
前記第１導電型の基板（１０）の表層部のうち前記第２導電型の層（２０）が形成されていない場所に前記第２導電型の層（２０）よりもイオン濃度が高い第２導電型の領域（２３）が前記第２導電型の層（２０）に接しないように設けられ、
さらに、前記第１導電型の基板（１０）の表層部のうち前記第２導電型の層（２０）が形成されていない場所に露出する前記第１導電型の基板（１０）および前記第２導電型の領域（２３）を覆うように第１の絶縁膜（４０）が設けられていることを特徴とする請求項１に記載の半導体装置。
【請求項１１】
前記第１の絶縁膜（４０）上に第２のアノード電極（５１）が設けられ、当該第２のアノード電極（５１）上に前記第１のアノード電極（５０）と絶縁する第２の絶縁膜（４２）が形成されていることを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
前記第１導電型の基板（１０）の表層部に当該第１導電型の基板（１０）の表層部の一部を除くように前記第２導電型の層（２０）が形成されており、
前記第１導電型の基板（１０）の表層部のうち前記第２導電型の層（２０）が形成されていない場所に前記第２導電型の層（２０）よりもイオン濃度が高い第２導電型の領域（２３）が前記第２導電型の層（２０）に接しないように設けられ、
さらに、前記第１導電型の基板（１０）の表層部のうち前記第２導電型の層（２０）が形成されていない場所に露出する前記第１導電型の基板（１０）および前記第２導電型の領域（２３）を覆うように第２のアノード電極（５１）が設けられており、前記第２のアノード電極（５１）上に当該第２のアノード電極（５１）と前記第１のアノード電極（５０）とを絶縁する第２の絶縁膜（４２）が形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項１３】
第１導電型の基板（１０）と、
前記第１導電型の基板（１０）の表層部に形成され、前記第１導電型の基板（１０）に近づくほどイオン濃度が低くなる第２導電型の層（２０）と、
前記第２導電型の層（２０）内に複数形成されたトレンチ（３０）と、
前記各トレンチ（３０）間に配置された前記第２導電型の層（２０）上に設けられた第１の絶縁膜（４０）と、
前記第２導電型の層（２０）および前記第１の絶縁膜（４０）の上に形成された第１のアノード電極（５０）とを備えた半導体装置であって、
前記第２導電型の層（２０）のうち、前記第１の絶縁膜（４０）、前記各トレンチ（３０）の壁面に挟まれた領域が第２導電型領域として構成される少数キャリア供給領域（２１）になっており、当該少数キャリア供給領域（２１）が前記トレンチ（３０）の底と前記第１導電型の基板（１０）との間の前記第２導電型の層（２０）を介して前記第１のアノード電極（５０）と電気的に接続された前記第２導電型の層（２０）に接続されていることを特徴とする半導体装置。
【請求項１４】
前記各トレンチ（３０）の間に配置される前記第２導電型の層（２０）のうち、前記少数キャリア供給領域（２１）と繋がっていない領域は、前記少数キャリア供給領域（２１）に繋がっている領域よりも浅く設けられていることを特徴とする請求項１３に記載の半導体装置。
【請求項１５】
前記各トレンチ（３０）の間の一部には、前記第１導電型の基板（１０）が配置され、当該第１導電型の基板（１０）が前記第１のアノード電極（５０）に接続されていることを特徴とする請求項１３に記載の半導体装置。
【請求項１６】
前記少数キャリア供給領域（２１）は、前記第１導電型の基板（１０）の面に対して円形にレイアウトされていることを特徴とする請求項１ないし１５のいずれか１つに記載の半導体装置。
【請求項１７】
前記少数キャリア供給領域（２１）は、前記第１導電型の基板（１０）の面に対してストライプ状にレイアウトされていることを特徴とする請求項１ないし１５のいずれか１つに記載の半導体装置。
【請求項１８】
前記少数キャリア供給領域（２１）は、前記第１導電型の基板（１０）の面に対してリング状にレイアウトされていることを特徴とする請求項１ないし１５のいずれか１つに記載の半導体装置。
【請求項１９】
前記少数キャリア供給領域（２１）は、前記第１導電型の基板（１０）の面に対して千鳥状にレイアウトされていることを特徴とする請求項１ないし１５のいずれか１つに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フリーホイールダイオード（以下、ＦＷＤと記す）として構成される半導体装置に関する。
【背景技術】
【０００２】
従来より、半導体基板の表面側に形成されたアノード電極と裏面側に形成されたカソード電極との間に電流を流してなる縦型のダイオードが、例えば特許文献１で提案されている。具体的に、特許文献１では、半導体基板としてのＮ−型基板の表層部にＰ＋型層が離間して設けられていると共に、各Ｐ＋型層よりも浅いＰ−型層が各ｐ＋型層の間に設けられ、各Ｐ＋型層および各Ｐ−型層上にアノード電極が形成されており、Ｎ−型基板の裏面側にＮ＋型層が設けられていると共に、Ｎ＋型層上にカソード電極が形成されたダイオードが示されている。
【０００３】
このようなダイオードに順方向電圧を印加した通常作動時であって順方向電圧が低い状態では、Ｐ−型層およびＰ＋型層から電流が流れる。他方、順方向電圧が高い状態では、Ｐ＋型層からＮ−型基板へのホールの注入が多くなり、Ｎ−型基板内の伝導度変調を大きくしてサージ電流が流れてもダイオードの順電圧降下が小さく抑えられ、サージ電流耐量が向上する。また、逆回復（リカバリ）時では、Ｐ＋型層のライフタイムがＰ−型層より短くなるので、Ｐ＋型層を流れるキャリアが早く消滅する特性が得られる。
【特許文献１】特開平１１−２０４８０４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記従来の技術では、ダイオードの通常作動時にＰ＋型層からＮ−型基板にホールが注入されるが、Ｎ−型基板に蓄積されたホールが逆回復時にＰ＋型層を介してアノード電極にいち早く流れ、消滅してしまう。これにより、逆回復時における逆方向電流は短時間で基準の電流値に戻ろうとするため、サージが発生してしまい、サージによって電界集中が起こる場所でリカバリ破壊が起こってしまう。したがって、逆方向電流を緩やかに基準の電流値に回復させるソフトリカバリが望まれている。
【０００５】
本発明は、上記点に鑑み、半導体装置として縦型のダイオードにおいて、逆回復時に逆方向電流の急激な回復を抑制し、ソフトリカバリを実現することを目的とする。
【課題を解決するための手段】
【０００６】
上記目的を達成するため、本発明の第１の特徴では、第１導電型の基板（１０）の表層部に第２導電型の層（２０、２２、２３）が形成され、第２導電型の層（２０、２２、２３）の上に第１のアノード電極（５０）が形成された半導体装置において、第１導電型の基板（１０）に、当該第１導電型の基板（１０）に接触し、第１のアノード電極（５０）に接触しない第２導電型領域として構成される少数キャリア供給領域（２１）が設けられていることを特徴とする。
【０００７】
これにより、少数キャリア供給領域（２１）を第１導電型の基板（１０）に少数キャリアであるホールを供給する供給源とすることができる。すなわち、逆回復時に、半導体装置において、少数キャリア供給領域（２１）から第１導電型の基板（１０）に少数キャリアを供給することができ、第１導電型の基板（１０）内のキャリアの欠乏を遅らせることができる。したがって、逆方向電流が緩和する時間を遅らせることができ、ソフトリカバリを実現することができる。
【０００８】
このような場合、第１導電型の基板（１０）に、第２導電型の層（２０）を貫通して第１導電型の基板（１０）に達するトレンチ（３０）を複数設けると共に、各トレンチ（３０）のうち少なくとも隣同士の間に配置された第２導電型の層（２０）上に第１の絶縁膜（４０）を設け、第２導電型の層（２０）のうち当該第１の絶縁膜（４０）、各トレンチ（３０）の壁面、第１導電型の基板（１０）によって囲まれた領域を少数キャリア供給領域（２１）として構成することができる。
【０００９】
そして、第１の絶縁膜（４０）上に第２のアノード電極（５１）を設け、当該第２のアノード電極（５１）上に第１のアノード電極（５０）と絶縁する第２の絶縁膜（４２）を形成することもできる。
【００１０】
また、第１導電型の基板（１０）に、第２導電型の層（２０）を貫通して第１導電型の基板（１０）に達するトレンチ（３０）を複数設けると共に、各トレンチ（３０）のうち少なくとも隣同士の間に配置された第２導電型の層（２０）上に第２のアノード電極（５１）を設け、第２のアノード電極（５１）上に当該第２のアノード電極（５１）と第１のアノード電極（５０）とを絶縁する第２の絶縁膜（４２）を形成した構成とすることができる。
【００１１】
さらに、少数キャリア供給領域（２１）を、第１導電型の基板（１０）のうち、第２導電型の層（２０）よりも深く、当該第２導電型の層（２０）に接触しない場所に位置させることができる。
【００１２】
この場合、第１導電型の基板（１０）に、第２導電型の層（２０）を貫通して第１導電型の基板（１０）に達するトレンチ（３０）が設け、少数キャリア供給領域（２１）をトレンチ（３０）の底を囲むように配置することができる。
【００１３】
また、第１導電型の基板（１０）に、第２導電型の層（２０）を貫通して第１導電型の基板（１０）に達するトレンチ（３０）を設け、少数キャリア供給領域（２１）をトレンチ（３０）の中間部を囲むように配置することもできる。
【００１４】
さらに、第１導電型の基板（１０）の裏面側に当該第１導電型の基板（１０）よりもイオン濃度が高い第１導電型の層（６０）を形成し、
少数キャリア供給領域（２１）を、第１導電型の基板（１０）と第１導電型の層（６０）との境界の一部に設けることができる。
【００１５】
この場合、少数キャリア供給領域（２１）を、第１導電型の層（６０）から露出するように設け、第１導電型の層（６０）から露出する少数キャリア供給領域（２１）上に第１の絶縁膜（４１）を設け、当該第１の絶縁膜（４１）および第１導電型の層（６０）を覆うようにカソード電極（７０）を設けることもできる。
【００１６】
また、第１導電型の基板（１０）の表層部に当該第１導電型の基板（１０）の表層部の一部を除くように第２導電型の層（２０）を形成し、第１導電型の基板（１０）の表層部のうち第２導電型の層（２０）が形成されていない場所に第２導電型の層（２０）よりもイオン濃度が高い第２導電型の領域（２３）を第２導電型の層（２０）に接しないように設け、さらに、第１導電型の基板（１０）の表層部のうち第２導電型の層（２０）が形成されていない場所に露出する第１導電型の基板（１０）および第２導電型の領域（２３）を覆うように第１の絶縁膜（４０）を設ける構成とすることができる。
【００１７】
このような場合、第１の絶縁膜（４０）上に第２のアノード電極（５１）を設け、当該第２のアノード電極（５１）上に第１のアノード電極（５０）と絶縁する第２の絶縁膜（４２）を形成することもできる。
【００１８】
そして、第１導電型の基板（１０）の表層部に当該第１導電型の基板（１０）の表層部の一部を除くように第２導電型の層（２０）を形成し、第１導電型の基板（１０）の表層部のうち第２導電型の層（２０）が形成されていない場所に第２導電型の層（２０）よりもイオン濃度が高い第２導電型の領域（２３）を前記第２導電型の層（２０）に接しないように設け、さらに、第１導電型の基板（１０）の表層部のうち第２導電型の層（２０）が形成されていない場所に露出する第１導電型の基板（１０）および第２導電型の領域（２３）を覆うように第２のアノード電極（５１）を設け、第２のアノード電極（５１）上に当該第２のアノード電極（５１）と第１のアノード電極（５０）とを絶縁する第２の絶縁膜（４２）を形成した構成とすることができる。
【００１９】
本発明の第２の特徴では、第１導電型の基板（１０）の表層部に第１導電型の基板（１０）に近づくほどイオン濃度が低くなる第２導電型の層（２０）が形成され、第２導電型の層（２０）内にトレンチ（３０）が複数形成されており、各トレンチ（３０）間に配置された第２導電型の層（２０）上に第１の絶縁膜（４０）が設けられ、第２導電型の層（２０）および第１の絶縁膜（４０）の上に第１のアノード電極（５０）が形成された半導体装置において、第２導電型の層（２０）のうち、第１の絶縁膜（４０）、各トレンチ（３０）の壁面に挟まれた領域が第２導電型領域として構成される少数キャリア供給領域（２１）になっており、当該少数キャリア供給領域（２１）がトレンチ（３０）の底と第１導電型の基板（１０）との間の第２導電型の層（２０）を介して第１のアノード電極（５０）と電気的に接続された第２導電型の層（２０）に接続されていることを特徴とする。
【００２０】
これにより、逆回復時では、少数キャリア供給領域（２１）から供給される少数キャリアは、トレンチ（３０）の底と第１導電型の基板（１０）との間の第２導電型の層（２０）を通って第１のアノード電極（５０）に移動するため、少数キャリアが第２導電型の層（２０）の抵抗による移動の妨げを受ける。したがって、通常よりも遅く緩和する電流成分を作り出すことができる。これにより、ソフトリカバリを実現することができる。
【００２１】
このような場合、各トレンチ（３０）の間に配置される第２導電型の層（２０）のうち、少数キャリア供給領域（２１）と繋がっていない領域を、少数キャリア供給領域（２１）に繋がっている領域よりも浅く設けることもできる。
【００２２】
また、各トレンチ（３０）の間の一部に、第１導電型の基板（１０）を配置し、当該第１導電型の基板（１０）が第１のアノード電極（５０）に接続した構成とすることもできる。
【００２３】
上記少数キャリア供給領域（２１）として、第１導電型の基板（１０）の面に対して円形、ストライプ状、リング状、または千鳥状にレイアウトすることができる。
【００２４】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【発明を実施するための最良の形態】
【００２５】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。
【００２６】
（第１実施形態）
以下、本発明の第１実施形態について図を参照して説明する。本実施形態に示される半導体装置は、例えば、フリーホイールダイオード（フライホイールダイオード）、ダイオードを内蔵した電力用素子、ダイオード内蔵型ＭＯＳＦＥＴ、ダイオード内蔵型ＩＧＢＴ等に適用することができるものである。なお、本実施形態と本発明との対応関係については、Ｎ型が第１導電型に相当し、Ｐ型が第２導電型に相当する。
【００２７】
図１は、本発明の第１実施形態に係る半導体装置の断面図である。この図に示されるように、Ｎ−型基板１０の表層部にＰ型層２０が形成されており、当該Ｐ型層２０を貫通してＮ−型基板１０に達するトレンチ３０が複数形成されている。本実施形態では、各トレンチ３０内に図示しない絶縁層が形成されている。
【００２８】
また、Ｎ−型基板１０の表面のうちトレンチ３０とトレンチ３０との間のＰ型層２０上に絶縁膜４０が設けられている。これにより、Ｐ型層２０のうち絶縁膜４０、トレンチ３０の壁面、そしてＮ−型基板１０によって囲まれたＰ型領域が形成される。以下では、このＰ型領域をフローティングＰ型領域２１という。そして、Ｐ型層２０、トレンチ３０、そして絶縁膜４０の上にアノード電極５０が形成されている。なお、フローティングＰ型領域２１は本発明の少数キャリア供給領域に相当し、絶縁膜４０は本発明の第１の絶縁膜に相当し、アノード電極５０は本発明の第１のアノード電極に相当する。
【００２９】
さらに、Ｎ−型基板１０の裏面側にＮ＋型層６０が設けられていると共に、Ｎ＋型層６０上にカソード電極７０が設けられており、アノード電極５０からカソード電極７０に電流が流れる縦型のダイオードが構成されている。以上が、本実施形態に係る半導体装置の全体構成である。なお、当該半導体装置は周知の半導体プロセスによって製造される。
【００３０】
上記構成において、フローティングＰ型領域２１上の絶縁膜４０は、少なくともフローティングＰ型領域２１とアノード電極５０とが電気的に絶縁されるように各トレンチ３０の間に設けられている。また、Ｎ＋型層６０はＮ−型基板１０への電子の供給源として機能し、Ｐ型層２０およびフローティングＰ型領域２１はＮ−型基板１０へのホールの供給源として機能する。
【００３１】
次に、図１に示される半導体装置の作動について説明する。まず、半導体装置においてＰ型層２０上に絶縁膜４０が形成されていないトレンチ３０間の領域を第１領域１１とし、Ｐ型層２０上に絶縁膜４０が形成されたトレンチ３０間の領域を第２領域１２と定義する。
【００３２】
そして、アノード電極５０とカソード電極７０との間に順方向バイアスを与えると、第１領域１１では、Ｎ＋型層６０からＮ−型基板１０に電子が供給されると共に、Ｐ型層２０からＮ−型基板１０にホールが供給され、Ｎ−型基板１０の電子が過剰となって電子がカソードからアノードに流れる。すなわち、アノード電極５０からカソード電極７０に順方向電流が流れる。
【００３３】
他方、第２領域１２では、上述のようにフローティングＰ型領域２１はアノード電極５０と絶縁された状態になっている。このため、フローティングＰ型領域２１からＮ−型基板１０にホールが供給されるが、フローティングＰ型領域２１の電位は不安定になっている。したがって、フローティングＰ型領域２１からＮ−型基板１０に供給されるホールは、第１領域１１においてＰ型層２０からＮ−型基板１０に供給されるホールよりも少ないが、動作前よりは多くなっている。
【００３４】
このように、アノード電極５０とカソード電極７０との間に順方向電流が流れている状態で急に電極間に逆方向の電圧を印加すると一瞬逆方向に電流が流れる。すなわち、Ｐ型層２０からＮ−型基板１０に供給されていたホールが移動する方向が順方向時とは逆方向、すなわちアノード電極５０側になると共に、Ｎ−型基板１０に残されたホールの再結合や拡散によって逆方向電流が流れる逆回復（リカバリ）が生じる。
【００３５】
このような場合、第１領域１１では、当該第１領域１１のホールがいち早くアノード電極５０に引き寄せられることでキャリアが欠乏するに伴って、逆方向電流が基準の電流値に回復する。なお、基準の電流値とは例えば半導体装置に電流がまったく流れない値に相当する。
【００３６】
しかしながら、第２領域１２では、フローティングＰ型領域２１が絶縁膜４０によってアノード電極５０と絶縁された状態になっているため、フローティングＰ型領域２１がホールの供給源となって機能し、第２領域１２におけるＮ−型基板１０にホールが供給される。これにより、第２領域１２ではキャリアの欠乏が第１領域１１よりも遅くなる。つまり、第２領域１２における逆方向電流は、第１領域１１よりも遅く緩和する。
【００３７】
すなわち、半導体装置全体としての逆方向電流は、第１領域１１における第１電流成分と第１領域１１よりも遅く緩和する第２電流成分との和によって得られることとなる。この第２電流成分によって逆方向電流が基準の電流値に回復する時間が遅くなるため、サージの発生を抑制することができ、サージによって電界集中が起こる場所での半導体装置の破壊を防止することができる。この第２電流成分の緩和時間は、フローティングＰ型領域２１の体積やイオン濃度等のパラメータの調整によって制御可能である。
【００３８】
以上説明したように、本実施形態では、Ｎ−型基板１０へのホールの供給源となるＰ型層２０の一部をトレンチ３０および絶縁膜４０によってアノード電極５０から絶縁されたフローティングＰ型領域２１として構成し、当該フローティングＰ型領域２１からトレンチ３０間のＮ−型基板１０にホールを供給することを特徴としている。
【００３９】
これにより、逆回復時に、フローティングＰ型領域２１から第２領域１２におけるＮ−型基板１０にホールを供給することができ、第１領域１１よりもキャリアの欠乏を遅らせることができる。したがって、第２領域１２において逆方向電流が緩和する時間を第１領域１１における緩和時間よりも遅くすることができ、ソフトリカバリを実現することができる。これに伴い、半導体装置内のサージの抑制、ひいては半導体装置の破壊を回避することができる。
【００４０】
（第２実施形態）
本実施形態では、第１実施形態と異なる部分についてのみ説明する。本実施形態では、Ｎ−型基板１０内にホールの供給源となる独立したＰ型領域を設けることが特徴となっている。
【００４１】
図２は、本発明の第２実施形態に係る半導体装置の断面図である。この図に示されるように、Ｎ−型基板１０の表層部にＰ型層２０が形成され、Ｐ型層２０上にアノード電極５０が設けられている。また、Ｎ−型基板１０の裏面側にＮ＋型層６０が形成され、Ｎ＋型層６０上にカソード電極７０が設けられている。
【００４２】
さらに、本実施形態では、Ｎ−型基板１０内にフローティングＰ型領域２１が複数埋め込まれている。当該フローティングＰ型領域２１は、アノード電極５０に直接接続されておらず、電気的に絶縁された状態になっている。
【００４３】
このような半導体装置においてフローティングＰ型領域２１は、高速イオン注入装置によってイオンをＮ−型基板１０に打ち込むことにより製造することが可能である。もしくは、Ｎ−型基板１０上にフローティングＰ型領域２１を拡散成長させ、この上部にＮ−型の領域をエピタキシャル成長させるという方法も可能である。
【００４４】
なお、図２のうち、各フローティングＰ型領域２１の間に位置するＮ−型基板１０の領域が第１実施形態の第１領域１１に対応し、アノード電極５０の面方向におけるフローティングＰ型領域２１の長さに対応した領域が第１実施形態の第２領域１２に相当する。
【００４５】
このようにＮ−型基板１０内に埋め込まれたフローティングＰ型領域２１は、半導体装置の逆回復時にＮ−型基板にホールを供給する機能を果たし、Ｎ−型基板１０におけるキャリアの欠乏を補うように機能する。
【００４６】
これにより、Ｎ−型基板１０に流れる逆方向電流が通常通り基準の電流値に回復する電流成分に、フローティングＰ型領域２１からホールが供給されることによって通常より遅く緩和する電流成分を加えることができる。したがって、逆回復時のソフトリカバリを実現することができる。以上のように、Ｎ−型基板１０内にフローティングＰ型領域２１を埋め込んだ構造とすることもできる。
【００４７】
（第３実施形態）
本実施形態では、上記各実施形態と異なる部分についてのみ説明する。本実施形態では、第１実施形態においてＰ型層２０上に設けられた絶縁膜４０をなくした構造であることが特徴となっている。
【００４８】
図３は、本発明の第３実施形態に係る半導体装置の断面図である。この図に示されるように、Ｎ−型基板１０の表層部にＰ型層２０が形成されていると共に、Ｐ型層２０を貫通してＮ−型基板１０に達するトレンチ３０が形成されている。そして、Ｐ型層２０上にアノード電極５０が設けられている。また、Ｎ−型基板１０の裏面側にＮ＋型層６０が形成され、Ｎ＋型層６０上にカソード電極７０が設けられている。
【００４９】
本実施形態では、Ｎ−型基板１０のうち、トレンチ３０の底部を包み込むようにフローティングＰ型領域２１が設けられている。各トレンチ３０の底部に接する各フローティングＰ型領域２１は、互いに接しないように設けられている。このようなフローティングＰ型領域２１は、Ｎ−型基板１０にＰ型層２０、トレンチ３０を形成した後、イオン注入装置にてトレンチ３０の底部にイオンを打ち込むことで形成可能である。
【００５０】
以上のように、ホールを供給するフローティングＰ型領域２１をトレンチ３０の底部に設けることもできる。
【００５１】
（第４実施形態）
本実施形態では、上記各実施形態と異なる部分についてのみ説明する。本実施形態では、トレンチの中間部にフローティングＰ型領域を設けることが特徴となっている。
【００５２】
図４は、本発明の第４実施形態に係る半導体装置の断面図である。この図に示されるように、トレンチ３０の中間部にフローティングＰ型領域２１が設けられている。このようなフローティングＰ型領域２１は、Ｎ−型基板１０内にフローティングＰ型領域２１を埋め込み形成しておき、当該フローティングＰ型領域２１を貫通するようにトレンチ３０を形成することで設けられる。
【００５３】
以上のように、フローティングＰ型領域２１をトレンチ３０の中間部に設けることもできる。
【００５４】
（第５実施形態）
本実施形態では、上記各実施形態と異なる部分についてのみ説明する。本実施形態では、フローティングＰ型領域がＮ−型基板１０の裏面側に設けられていることが特徴となっている。
【００５５】
図５は、本発明の第５実施形態に係る半導体装置の断面図である。この図に示されるように、Ｎ−型基板１０の裏面側においてＮ−型基板１０とＮ＋型層６０との境界部分にフローティングＰ型領域２１が設けられている。このようなフローティングＰ型領域２１は、Ｎ−型基板１０の裏面にフローティングＰ型領域２１となるＰ型領域を形成した後、Ｎ−型基板１０およびＰ型領域上にＮ＋型層６０を形成することで形成可能である。
【００５６】
上記フローティングＰ型領域２１はＮ−型基板１０に接するように設けられており、Ｎ−型基板１０にホールを供給する供給源として機能する。以上のように、フローティングＰ型領域２１をＮ−型基板１０とＮ＋型層６０との境界に設けることもできる。
【００５７】
（第６実施形態）
本実施形態では、上記各実施形態と異なる部分についてのみ説明する。本実施形態では、第５実施形態と同様にＮ−型基板１０の裏面側にフローティングＰ型領域を形成するが、当該フローティングＰ型領域がＮ＋型層６０の表面に露出するように設けられていることが特徴となっている。
【００５８】
図６は、本発明の第６実施形態に係る半導体装置の断面図である。この図に示されるように、Ｎ−型基板１０の裏面に形成されたＮ＋型層６０にＮ−型基板１０に達するようにフローティングＰ型領域２１が設けられている。したがって、フローティングＰ型領域２１は、Ｎ−型基板１０に接していると共に、Ｎ＋型層６０の表面に露出している。
【００５９】
そして、Ｎ＋型層６０に露出するフローティングＰ型領域２１を覆うように絶縁膜４１が設けられており、Ｎ＋型層６０および絶縁膜４１を覆うようにカソード電極７０が形成されている。このように、フローティングＰ型領域２１は絶縁膜４１によってカソード電極７０から絶縁された状態になっており、さらにＮ−型基板１０に接することでＮ−型基板１０にホールを供給できるようになっている。なお、絶縁膜４１は、本発明の第１の絶縁膜に相当する。
【００６０】
以上のように、Ｎ−型基板１０の裏面側においてＮ＋型層６０の表面に露出するようにフローティングＰ型領域２１を設けることもできる。
【００６１】
（第７実施形態）
本実施形態では、上記各実施形態と異なる部分についてのみ説明する。本実施形態では、第１実施形態で示された半導体装置に対し、フローティングＰ型領域を設ける場所にのみトレンチ３０を形成することが特徴となっている。
【００６２】
図７は、本発明の第７実施形態に係る半導体装置の断面図である。この図に示されるように、トレンチ３０間のＰ型層２０を覆うように絶縁膜４０が設けられており、トレンチ３０の壁面、Ｎ−型基板１０、そして絶縁膜４０で囲まれたＰ型層２０がフローティングＰ型領域２１になっている。
【００６３】
このように、フローティングＰ型領域２１を形成するためだけに各トレンチ３０を設けることもできる。
【００６４】
（第８実施形態）
本実施形態では、上記各実施形態と異なる部分についてのみ説明する。本実施形態では、第７実施形態に対してトレンチ３０の間隔を広げたことが特徴となっている。
【００６５】
図８は、本発明の第８実施形態に係る半導体装置の断面図である。この図に示されるように、トレンチ３０間のＰ型層２０上に絶縁膜４０が設けられることで、当該Ｐ型層２０がフローティングＰ型領域２１となっている。本実施形態において、Ｎ−型基板１０に形成されたトレンチ３０の間隔は、図７に示されるトレンチ３０の間隔よりも広くなっている。このように、トレンチ３０の間隔を図７に示される場合よりも広げることで、フローティングＰ型領域２１からＮ−型基板１０へのホールの供給量を調整することができる。
【００６６】
なお、図７に示されるフローティングＰ型領域２１と図８に示されるフローティングＰ型領域２１とを組み合わせても良い。
【００６７】
（第９実施形態）
本実施形態では、上記各実施形態と異なる部分についてのみ説明する。上記各実施形態では、トレンチ３０はＮ−型基板１０に達するように形成されていたが、本実施形態では、トレンチ３０よりも深くＰ型層２０が設けられていることが特徴となっている。
【００６８】
図９は、本発明の第９実施形態に係る半導体装置の断面図である。この図に示されるように、Ｎ−型基板１０の表層部に形成されたＰ型層２０内にトレンチ３０が設けられている。すなわち、Ｐ型層２０はトレンチ３０の底よりも深くＮ−型基板１０の表層部に形成されている。
【００６９】
また、図１に示される半導体装置と同様に、トレンチ３０間のＰ型層２０を覆うように絶縁膜４０が設けられている。したがって、Ｐ型層２０のうち、絶縁膜４０が設けられたトレンチ３０の壁面に挟まれたＰ型層２０がフローティングＰ型領域２１に相当する。
【００７０】
このようにトレンチ３０よりも深く設けられるＰ型層２０は、深さによってイオン濃度の差が大きくなる。つまり、Ｐ型層２０において、浅い場所ではイオン濃度が高く、例えば１×１０１９〜１×１０２０ｃｍ−３、深く場所ではイオン濃度が低く、例えば１×１０１７ｃｍ−３以下になっている。この場合、トレンチ３０の底とＮ−型基板１０とのＰ型層２０が抵抗として機能する。
【００７１】
すなわち、逆回復時では、フローティングＰ型領域２１から供給されるホールは、トレンチ３０の底とＮ−型基板１０との間の高抵抗のＰ型層２０を通って、Ｐ型層２０を介してアノード電極５０に移動するため、ホールがＰ型層２０の抵抗による移動の妨げを受ける。したがって、通常のダイオード部分よりも遅く緩和する電流成分を作り出すことができる。これにより、ソフトリカバリを実現することができる。
【００７２】
以上のように、Ｐ型層２０をトレンチ３０の底よりも深く設けることで、フローティングＰ型領域２１からＰ型層２０へのホールの移動を遅らせることで、通常の電流成分よりも遅く緩和する電流成分を作り出すこともできる。
【００７３】
（第１０実施形態）
本実施形態では、上記各実施形態と異なる部分についてのみ説明する。本実施形態では、フローティングＰ型領域２１周辺のＰ型層２０のみをトレンチ３０よりも深く設けることが特徴となっている。
【００７４】
図１０は、本発明の第１０実施形態に係る半導体装置の断面図である。この図に示されるように、Ｐ型層２０は、フローティングＰ型領域２１を形成するトレンチ３０よりも深く形成されていると共に、フローティングＰ型領域２１を形成するトレンチ３０の隣のトレンチ３０よりも浅く形成されている。
【００７５】
また、Ｐ型層２０のうち、トレンチ３０によって分離されたフローティングＰ型領域２１に接しない領域は、フローティングＰ型領域２１を形成するＰ型層２０よりも浅く形成されている。このような浅いＰ型層２０は、半導体装置においてリーク電流を少なくする機能を果たす。
【００７６】
以上のように、Ｐ型層２０のうちフローティングＰ型領域２１に接する領域のみをトレンチ３０よりも深く形成することができる。
【００７７】
（第１１実施形態）
本実施形態では、上記各実施形態と異なる部分についてのみ説明する。図１１は、本発明の第１１実施形態に係る半導体装置の断面図である。この図に示されるように、本実施形態に係る半導体装置は、図１０に示されたＰ型層２０のうちフローティングＰ型領域２１に接しない浅いＰ型層２０が除かれた構成となっている。すなわち、リーク電流を問題としない場合、図１１に示されるように浅いＰ型層２０を除いた構成としても構わない。
【００７８】
（第１２実施形態）
本実施形態では、上記各実施形態と異なる部分についてのみ説明する。本実施形態では、Ｐ型層２０をトレンチ３０で挟んだものをＮ−型基板１０の表層部に設けることが特徴となっている。
【００７９】
図１２は、本発明の第１２実施形態に係る半導体装置の断面図である。この図に示されるように、Ｎ−型基板１０の表層部にトレンチ３０が形成されている。そして、当該トレンチ３０間にＰ型層２０とＮ−型基板１０とが交互に配置されるように、Ｐ型層２０がトレンチ３０間に設けられている。
【００８０】
また、トレンチ３０に挟まれたＰ型層２０のうち所定の場所のＰ型層２０上に絶縁膜４０が設けられており、トレンチ３０間に挟まれたＰ型層２０がアノード電極５０と絶縁された状態になっている。このようにアノード電極５０と絶縁されたＰ型層２０がフローティングＰ型領域２１に相当する。この場合、フローティングＰ型領域２１からＮ−型基板１０にホールが供給されることとなる。
【００８１】
以上のように、Ｐ型層２０をトレンチ３０で挟み、そのうちのいくつかにアノード電極５０と絶縁されたフローティングＰ型領域２１を設けるようにすることもできる。
【００８２】
（第１３実施形態）
本実施形態では、上記各実施形態と異なる部分についてのみ説明する。図１３は、本発明の第１３実施形態に係る半導体装置の断面図である。この図に示されるように、本実施形態に係る半導体装置は、図１１に示される半導体装置の場合よりも、Ｐ型層２０がトレンチ３０の底よりも深くなる領域が広くなっていることが特徴となっている。このように、トレンチ３０の底よりも深くするＰ型層２０の領域を調整することが可能である。
【００８３】
（第１４実施形態）
本実施形態では、上記各実施形態と異なる部分についてのみ説明する。本実施形態では、Ｎ−型基板１０の表層部にＰ−型層が設けられ、このＰ−型層のうちフローティングＰ型領域２１となる領域がＰ＋型領域になっていることが特徴となっている。
【００８４】
図１４は、本発明の第１４実施形態に係る半導体装置の断面図である。この図に示されるように、Ｎ−型基板１０上にＰ−型層２２が設けられており、当該Ｐ−型層２２を貫通し、Ｎ−型基板１０に達するトレンチ３０が形成されている。
【００８５】
また、トレンチ３０の間のうち所定の場所にＰ型層２０よりも深いＰ＋型領域２３が設けられており、Ｐ＋型領域２３がアノード電極５０と絶縁されるようにＰ＋型領域２３上に絶縁膜４０が設けられている。したがって、Ｐ＋型領域２３がフローティングＰ型領域２１となる。
【００８６】
このように、フローティングＰ型領域２１となる領域のイオン濃度を高め、ホールの供給量を調整することにより、逆回復時において逆方向電流が基準の電流値へ戻る時間を調整することができ、ひいてはソフトリカバリを実現することができる。
【００８７】
（第１５実施形態）
本実施形態では、上記各実施形態と異なる部分についてのみ説明する。本実施形態では、図１４に示される半導体装置においてＰ型層２０上に絶縁膜４０が設けられることにより、Ｐ−型層がフローティングＰ型領域２１として構成されることが特徴となっている。
【００８８】
図１５は、本発明の第１５実施形態に係る半導体装置の断面図である。この図に示されるように、Ｎ−型基板１０上にＰ−型層２２が設けられ、当該Ｐ−型層２２を貫通してＮ−型基板１０に達するトレンチ３０が設けられている。
【００８９】
そして、本実施形態では、Ｐ−型層２２のうち所定の場所がＰ＋型領域２３として形成されており、Ｐ−型層２２のうちトレンチ３０に挟まれたＰ−型層２２上に当該Ｐ−型層２２をアノード電極５０と絶縁するための絶縁膜４０が設けられている。これにより、絶縁膜４０に接するＰ−型層２２がＮ−型基板１０にホールを供給するフローティングＰ型領域２１として機能することとなる。
【００９０】
以上のように、Ｐ−型層２２の一部をフローティングＰ型領域２１として機能するようにしても構わない。
【００９１】
（第１６実施形態）
本実施形態では、上記各実施形態と異なる部分についてのみ説明する。図１６は、本発明の第１６実施形態に係る半導体装置の断面図である。この図に示されるように、本実施形態では、図１４に示される半導体装置に対して、Ｐ＋型領域２３の一部にのみ絶縁膜４０を設けることが特徴となっている。これにより、Ｎ−型基板１０へのホールも供給量を調整することができ、逆方向電流が基準の電流値へ戻る時間を調整することができる。
【００９２】
（第１７実施形態）
本実施形態では、上記各実施形態と異なる部分についてのみ説明する。図１７は、本発明の第１７実施形態に係る半導体装置の断面図である。この図に示されるように、本実施形態では、図１４に示される半導体装置に対して、フローティングＰ型領域２１となるＰ＋型領域２３の隣に位置するＰ−型層２２がアノード電極５０と絶縁されるように絶縁膜４０が設けられていることが特徴となっている。
【００９３】
これにより、絶縁膜４０で覆われたＰ＋型領域２３がフローティングＰ型領域２１として機能することに加え、絶縁膜４０で覆われたＰ−型層２２もフローティングＰ型領域２１として機能する。
【００９４】
以上のように、Ｐ＋型領域２３の隣に位置するＰ−型層２２までもフローティングＰ型領域２１として機能するようにしても構わない。
【００９５】
（第１８実施形態）
本実施形態では、上記各実施形態と異なる部分についてのみ説明する。図１８は、本発明の第１８実施形態に係る半導体装置の断面図である。この図に示されるように、本実施形態では、図１４に示される半導体装置に対して、Ｐ＋型領域２３をダイオードとして機能させ、Ｐ−型層２２上に当該Ｐ−型層２２がアノード電極５０と絶縁される絶縁膜４０が設けられていることが特徴となっている。
【００９６】
以上のように、Ｐ−型層２２のすべてをフローティングＰ型領域２１として機能させることもできる。
【００９７】
（第１９実施形態）
本実施形態では、上記各実施形態と異なる部分についてのみ説明する。図１９は、本発明の第１９実施形態に係る半導体装置の断面図である。この図に示されるように、Ｎ−型基板１０の表層部にＰ−型層２２が形成され、Ｐ−型層２２を貫通してＮ−型基板１０に達するトレンチ３０が形成されている。また、トレンチ３０に挟まれたＰ−型層２２の一部にＰ−型層２２よりも深いＰ＋型領域２３が形成されており、当該Ｐ＋型領域２３が形成されたトレンチ３０間のＰ−型層２２およびＰ＋型領域２３上に絶縁膜４０が設けられている。
【００９８】
すなわち、絶縁膜４０によってアノード電極５０と絶縁されたＰ−型層２２およびＰ＋型領域２３がフローティングＰ型領域２１として機能することとなる。このようなＰ−型層２２よりも深いＰ＋型領域２３は、半導体装置を製造する工程において形成可能である。
【００９９】
以上のように、フローティングＰ型領域２１となるＰ−型層２２およびＰ＋型領域２３の深さを一定にする必要はなく、Ｐ−型層２２に加えて当該Ｐ−型層２２よりも深いＰ＋型領域２３を設け、これらをフローティングＰ型領域２１とすることもできる。
【０１００】
（第２０実施形態）
本実施形態では、上記各実施形態と異なる部分についてのみ説明する。図２０は、本発明の第２０実施形態に係る半導体装置の断面図である。この図に示されるように、Ｎ−型基板１０の表層部にＰ−型層２２が形成され、Ｐ−型層２２を貫通してＮ−型基板１０に達するトレンチ３０が形成されており、トレンチ３０に挟まれたＰ−型層２２のうち一部のＰ−型層２２の表層部にＰ＋型層２４が形成されている。
【０１０１】
このようなＰ＋型層２４は以下のように形成される。まず、Ｎ−型基板１０の表層部にＰ−型層２２を形成した後、Ｐ−型層２２に部分的にＰ＋型の領域を形成する。そして、Ｐ＋型の領域を挟むようにトレンチ３０を形成する。このようにして図２０に示されるようにＰ−型層２２の表層部にＰ＋型層２４を設けることができる。
【０１０２】
したがって、本実施形態では、Ｐ＋型層２４およびＰ−型層２２をフローティングＰ型領域２１として機能させることができる。このようにしても、Ｎ−型基板１０へのホールの供給量を調整することができる。
【０１０３】
（第２１実施形態）
本実施形態では、上記各実施形態と異なる部分についてのみ説明する。図２１は、本発明の第２１実施形態に係る半導体装置の断面図である。この図に示されるように、本実施形態では、フローティングＰ型領域２１をアノード電極５０と絶縁する絶縁膜４０がアノード電極５０から露出していることが特徴となっている。
【０１０４】
このような絶縁膜４０は以下のように形成される。まず、Ｎ−型基板１０にＰ型層２０、トレンチ３０を形成し、トレンチ３０に挟まれたＰ型層２０のうちフローティングＰ型領域２１として機能させるものをレジストでマスクする。そしてアノード電極５０をスパッタリングの方法等で形成した後、レジストを除去し、レジストを除去した場所に絶縁膜４０を形成する。こうして図２１に示される絶縁膜４０を形成することができる。
【０１０５】
以上のように、絶縁膜４０をアノード電極５０から露出させた形態としても、フローティングＰ型領域２１をアノード電極５０から絶縁することができる。
【０１０６】
（第２２実施形態）
本実施形態では、上記各実施形態と異なる部分についてのみ説明する。上記各実施形態では、トレンチ３０を用いてフローティングＰ型領域２１を構成していたが、本実施形態ではトレンチ３０を用いずにフローティングＰ型領域２１を設けることが特徴となっている。
【０１０７】
図２２は、本発明の第２２実施形態に係る半導体装置の断面図である。本実施形態に係る半導体装置では、Ｎ−型基板１０の表層部に、当該Ｎ−型基板１０の表層部の一部を除くようにＰ−型層２２が形成されている。すなわち、Ｎ−型基板１０の表層部の一部にＰ−型層２２が形成されていない場所が存在する。
【０１０８】
また、Ｐ−型層２２を貫通してＮ−型基板１０に達するようにＰ＋型領域２３が形成されている。当該Ｐ＋型領域２３は、Ｎ−型基板１０の表層部においてＰ−型層２２が形成されていない場所に、当該Ｐ−型層２２に接しないようにも設けられている。
【０１０９】
さらに、Ｎ−型基板１０の表層部のうちＰ−型層２２が形成されていない場所に露出するＮ−型基板１０およびＰ＋型領域２３を覆うように絶縁膜４０が設けられている。そして、当該絶縁膜４０を覆うようにＮ−型基板１０の表面側にアノード電極５０が形成されている。なお、図２２においてＮ−型基板１０の裏面側の構造を省略してある。
【０１１０】
このような構造を有する半導体装置では、Ｎ−型基板１０の表層部に設けられたＰ＋型領域２３は、当該Ｎ−型基板１０によってＰ−型層２２と絶縁されており、さらに絶縁膜４０によってアノード電極５０とも絶縁されている。したがって、絶縁膜４０で覆われたＰ＋型領域２３がＮ−型基板１０にホールを供給するフローティングＰ型領域２１として機能する領域となっている。
【０１１１】
以上のように、トレンチ３０を用いなくても、Ｎ−型基板１０にフローティングＰ型領域２１を設けることができる。
【０１１２】
（第２３実施形態）
本実施形態では、上記各実施形態と異なる部分についてのみ説明する。図２３は、本発明の第２３実施形態に係る半導体装置の断面図である。この図に示されるように、フローティングＰ型領域２１となるＰ型層２０上に絶縁膜４０が形成され、当該絶縁膜４０上にアノード電極５０とは異なる第２のアノード電極５１が形成されている。そして、第２のアノード電極５１を覆うように第２の絶縁膜４２が設けられ、当該第２の絶縁膜４２を除くＰ型層２０上にアノード電極５０が形成されている。
【０１１３】
このような半導体装置では、フローティングＰ型領域２１、絶縁膜４０、そして第２のアノード電極５１によってＭＯＳ構造が構成されている。これにより、第２のアノード電極５１の電位をコントロールすることでフローティングＰ型領域２１のホールの供給を調整することができる。したがって、逆回復時における逆方向電流が基準の電流値に戻る時間を調整することができ、ひいてはソフトリカバリを実現することができる。
【０１１４】
（第２４実施形態）
本実施形態では、上記各実施形態と異なる部分についてのみ説明する。図２４は、本発明の第２４実施形態に係る半導体装置の断面図である。この図に示されるように、本実施形態に係る半導体装置は、図１２に示される半導体装置においてトレンチ３０の内壁面にゲート酸化膜３１が形成され、このゲート酸化膜３１上にゲート電極３２が形成されたトレンチゲート構造になっていることが特徴となっている。以上のように、トレンチ３０内の構造がトレンチゲート構造になっていても良い。
【０１１５】
（第２５実施形態）
本実施形態では、上記各実施形態と異なる部分についてのみ説明する。図２５は、本発明の第２５実施形態に係る半導体装置の断面図である。この図に示されるように、本実施形態に係る半導体装置は、図２２に示される半導体装置に図２３に示される半導体装置の第２のアノード電極５１および第２の絶縁膜４２が組み合わされた構成となっている。
【０１１６】
これにより、第２のアノード電極５１の電位をコントロールすることでフローティングＰ型領域２１としてのＰ＋型領域２３のホールの供給を調整することができる。
【０１１７】
（第２６実施形態）
本実施形態では、上記各実施形態と異なる部分についてのみ説明する。図２６は、本発明の第２６実施形態に係る半導体装置の断面図である。この図に示されるように、本実施形態に係る半導体装置は、図２３に示される半導体装置において、フローティングＰ型領域２１としてのＰ型層２０上の絶縁膜４０が除かれ、第２のアノード電極５１がフローティングＰ型領域２１に電気的に接続された形態となっている。
【０１１８】
当該第２のアノード電極５１は、図示しない電気回路に接続され、電位がコントロールされるようになっている。このように、第２のアノード電極５１を直接フローティングＰ型領域２１に接続することもできる。
【０１１９】
（第２７実施形態）
本実施形態では、上記各実施形態と異なる部分についてのみ説明する。図２７は、本発明の第２７実施形態に係る半導体装置の断面図である。この図に示されるように、本実施形態に係る半導体装置は、図２５に示される半導体装置において、フローティングＰ型領域２１としてのＰ＋型領域２３を覆う絶縁膜４０が除かれ、第２のアノード電極５１がフローティングＰ型領域２１に電気的に接続された形態となっている。このように、第２のアノード電極５１をＰ＋型領域２３に接続することもできる。
【０１２０】
（第２８実施形態）
本実施形態では、上記各実施形態と異なる部分についてのみ説明する。本実施形態では、他のトランジスタとダイオードとを組み合わせた例について説明する。図２８は、本発明の第２８実施形態に係る半導体装置の断面図であり、（ａ）はダイオードとＩＧＢＴとを組み合わせたものの断面図、（ｂ）はダイオードとＭＯＳＦＥＴとを組み合わせたものの断面図である。
【０１２１】
これら図２８（ａ）、（ｂ）それぞれに示されるように、ＩＧＢＴやＭＯＳＦＥＴとダイオードとを組み合わせたものとしても、上記各実施形態と同様に、ダイオードにおいてフローティングＰ型領域２１となるＰ型層２０上に絶縁膜４０を設けるようにすることができる。
【０１２２】
（第２９実施形態）
本実施形態では、上記各実施形態と異なる部分についてのみ説明する。図２９は、半導体装置の平面図の一例を示したものである。なお、図２９においてアノード電極５０を省略してある。また、絶縁膜４０を斜線で表してある。
【０１２３】
図２９（ａ）はトレンチ３０が一方向に設けられた場合の平面図であり、トレンチ３０間に絶縁膜４０が形成されている。図２９（ｂ）はトレンチ３０が円形に設けられた場合の平面図であり、径が異なるトレンチ３０間に絶縁膜４０が形成されている。
【０１２４】
図２９（ｃ）はトレンチ３０が格子状に設けられた場合の平面図であり、トレンチ３０で囲まれた領域に絶縁膜４０が千鳥状に設けられた場合が示されている。図２９（ｄ）はトレンチ３０がハニカム状に設けられた場合の平面図であり、トレンチ３０で囲まれた六角形状の領域に絶縁膜４０が形成されている。
【０１２５】
以上のように、半導体装置の平面構造として、トレンチ３０を図２９に示されるように形成することもできる。
【０１２６】
（第３０実施形態）
本実施形態では、上記各実施形態と異なる部分についてのみ説明する。図３０は、本発明の第３０実施形態に係る半導体装置の平面図を示したものである。この図に示されるように、半導体装置は、ダイオードとして機能するＦＷＤ領域とトランジスタとして機能するＩＧＢＴ領域が設けられており、各領域にそれぞれ形成されるトレンチ３０が伸びる方向が直交している。
【０１２７】
以上のように、各領域でトレンチ３０を異なる方向に伸びるように設けることで、Ｎ−型基板１０の反りを防止することができる。
【図面の簡単な説明】
【０１２８】
【図１】本発明の第１実施形態に係る半導体装置の断面図である。
【図２】本発明の第２実施形態に係る半導体装置の断面図である。
【図３】本発明の第３実施形態に係る半導体装置の断面図である。
【図４】本発明の第４実施形態に係る半導体装置の断面図である。
【図５】本発明の第５実施形態に係る半導体装置の断面図である。
【図６】本発明の第６実施形態に係る半導体装置の断面図である。
【図７】本発明の第７実施形態に係る半導体装置の断面図である。
【図８】本発明の第８実施形態に係る半導体装置の断面図である。
【図９】本発明の第９実施形態に係る半導体装置の断面図である。
【図１０】本発明の第１０実施形態に係る半導体装置の断面図である。
【図１１】本発明の第１１実施形態に係る半導体装置の断面図である。
【図１２】本発明の第１２実施形態に係る半導体装置の断面図である。
【図１３】本発明の第１３実施形態に係る半導体装置の断面図である。
【図１４】本発明の第１４実施形態に係る半導体装置の断面図である。
【図１５】本発明の第１５実施形態に係る半導体装置の断面図である。
【図１６】本発明の第１６実施形態に係る半導体装置の断面図である。
【図１７】本発明の第１７実施形態に係る半導体装置の断面図である。
【図１８】本発明の第１８実施形態に係る半導体装置の断面図である。
【図１９】本発明の第１９実施形態に係る半導体装置の断面図である。
【図２０】本発明の第２０実施形態に係る半導体装置の断面図である。
【図２１】本発明の第２１実施形態に係る半導体装置の断面図である。
【図２２】本発明の第２２実施形態に係る半導体装置の断面図である。
【図２３】本発明の第２３実施形態に係る半導体装置の断面図である。
【図２４】本発明の第２４実施形態に係る半導体装置の断面図である。
【図２５】本発明の第２５実施形態に係る半導体装置の断面図である。
【図２６】本発明の第２６実施形態に係る半導体装置の断面図である。
【図２７】本発明の第２７実施形態に係る半導体装置の断面図である。
【図２８】本発明の第２８実施形態に係る半導体装置の断面図であり、（ａ）はダイオードとＩＧＢＴとを組み合わせたものの断面図、（ｂ）はダイオードとＭＯＳＦＥＴとを組み合わせたものの断面図である。
【図２９】本発明の第２９実施形態において、半導体装置の平面の一例を示した図である。
【図３０】本発明の第３０実施形態に係る半導体装置の平面図を示したものである。
【符号の説明】
【０１２９】
１０…Ｎ−型基板、２０…Ｐ型層、２１…フローティングＰ型領域、２２…Ｐ−型層、２３…Ｐ＋型領域、３０…トレンチ、４０、４１、４２…絶縁膜、５０…アノード電極、５１…第２のアノード電極、６０…Ｎ＋型層、７０…カソード電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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