(57)【要約】【課題】メモリ・セルは、半導体フィーチャおよび相変化材料を含む。【解決手段】半導体フィーチャは、半導体フィーチャを第１の電極および第２の電極に分割する溝を画成する。相変化材料は、少なくとも部分的にこの溝を満たし、第１および第２の電極を電気的に結合するように働く。相変化材料の少なくとも一部は、第１および第２の電極のうちの少なくとも１つに対して加えられるスイッチング信号に呼応して、低電気抵抗状態と高電気抵抗状態を切り換えるように作動する。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体フィーチャを第１の電極および第２の電極に分割する溝を画成する前記半導体フィーチャと、
前記溝を少なくとも部分的に満たし、かつ前記第１および第２の電極を電気的に結合する相変化材料とを含み、
前記相変化材料の少なくとも一部が、前記第１および第２の電極のうちの少なくとも１つに対して加えられるスイッチング信号に呼応して、低電気抵抗状態と高電気抵抗状態を切り換えるように作動する、メモリ・セル。
【請求項２】
前記溝が、少なくとも部分的にシリコンを異方性エッチングすることにより形成される、請求項１に記載のメモリ・セル。
【請求項３】
前記第１および第２の電極のそれぞれに電気的に結合された第１の金属線および第２の金属線をさらに含む、請求項１に記載のメモリ・セル。
【請求項４】
前記第１の金属線および第２の金属線が、前記半導体フィーチャの最も近くを相互に略垂直に走っている、請求項３に記載のメモリ・セル。
【請求項５】
ソースおよびドレインのうちの少なくとも１つが、前記第１および前記第２の電極のうちの少なくとも１つに電気的に結合されている前記ソースおよび前記ドレインを有する電界効果トランジスタをさらに含む、請求項１に記載のメモリ・セル。
【請求項６】
低電気抵抗状態と高電気抵抗状態を切り換えるように作動する前記相変化材料の前記一部が、前記溝の中に略位置する、請求項１に記載のメモリ・セル。
【請求項７】
前記相変化材料が、ゲルマニウム、アンチモン、硫黄、インジウム、セレニウム、またはテルル、もしくはそれらの組み合わせを含む、請求項１に記載のメモリ・セル。
【請求項８】
前記相変化材料が、ゲルマニウム、アンチモン、およびテルルを含む三元合金を含む、請求項１に記載のメモリ・セル。
【請求項９】
前記相変化材料が、遷移金属酸化物を含む、請求項１に記載のメモリ・セル。
【請求項１０】
前記相変化材料が、異なる組成を有する２つ以上のサブレイヤを含む、請求項１に記載のメモリ・セル。
【請求項１１】
前記メモリ・セルが、同時に２ビット以上の情報を保存するように作動する、請求項１に記載のメモリ・セル。
【請求項１２】
前記半導体フィーチャが、少なくとも部分的に絶縁体上に配設される、請求項１に記載のメモリ・セル。
【請求項１３】
前記半導体フィーチャがシリコンを含み、前記溝が、略＜１１１＞の結晶面方位を有する少なくとも１つのシリコン側壁を含む、請求項１に記載のメモリ・セル。
【請求項１４】
半導体フィーチャを第１の電極および第２の電極に分割する溝を画成する前記半導体フィーチャを形成するステップと、
前記溝を少なくとも部分的に満たし、かつ前記第１および第２の電極を電気的に結合する相変化材料を形成するステップとを含み、
前記相変化材料の少なくとも一部が、前記第１および第２の電極のうちの少なくとも１つに対して加えられるスイッチング信号に呼応して、低電気抵抗状態と高電気抵抗状態を切り換えるように作動する、メモリ・セルを形成する方法。
【請求項１５】
前記メモリ・セルが、シリコン・オン・インシュレータ基板上に形成される、請求項１４に記載の方法。
【請求項１６】
前記半導体フィーチャを形成する前記ステップが、シリコンを異方性エッチングすることを含む、請求項１４に記載の方法。
【請求項１７】
シリコンを異方性エッチングすることが、水酸化カリウム、またはエチレン・ジアミン・ピロカテコール、もしくはそれらの組み合わせを含む溶液にシリコンをさらすことを含む、請求項１６に記載の方法。
【請求項１８】
１つ以上のメモリ・セルを含む集積回路であって、前記１つ以上のメモリ・セルのうちの少なくとも１つが、
半導体フィーチャを第１の電極および第２の電極に分割する溝を画成する前記半導体フィーチャと、
前記溝を少なくとも部分的に満たし、かつ前記第１および第２の電極を電気的に結合する相変化材料とを含み、
前記相変化材料の少なくとも一部が、前記第１および第２の電極のうちの少なくとも１つに対して加えられるスイッチング信号に呼応して、低電気抵抗状態と高電気抵抗状態を切り換えるように作動する、集積回路。
【請求項１９】
前記集積回路がランダム・アクセス・メモリを含む、請求項１８に記載の集積回路。
【請求項２０】
前記集積回路が不揮発性メモリを含む、請求項１８に記載の集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、集積回路内のメモリ・セルに関し、特に、相変化材料を含むメモリ・セルに関する。
【背景技術】
【０００２】
不揮発性メモリ・セルの中に相変化材料（ＰＣＭ）を使用する可能性は、近年、これらの材料、およびこれらの材料の集積回路の中への統合化に関して多くのことが知られるようになるにつれて、勢いを増している。メモリ・セルに組み込まれると、メモリ・セルに対して電流のパルス（「スイッチング電流パルス」）を印加することにより、高電気抵抗状態と低電気抵抗状態の間でこれらの材料を切り換えることができる。その後、このようにメモリ・セルに書き込まれた後に、所与のメモリ・セルの電気抵抗状態は、その電気抵抗状態を決定するために、材料に対して低い検出電圧を印加することにより決定されうる（すなわち、読み出されうる）。特に、いくつかの設計では、ＰＣＭベースのメモリ・セルは、同時に２ビット以上の情報を保存することさえできる場合がある。
【非特許文献１】Ａ．ピロバノ（Ｐｉｒｏｖａｎｏ）ら、「相変化メモリの電子的スイッチング（Ｅｌｅｃｔｒｏｎｉｃ  ｓｗｉｔｃｈｉｎｇ  ｉｎ  Ｐｈａｓｅ−Ｃｈａｎｇｅ  Ｍｅｍｏｒｉｅｓ）」電子デバイスに関するＩＥＥＥ報告書（ＩＥＥＥ  Ｔｒａｎｓａｃｔｉｏｎｓ  ｏｎ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ）第５１巻、第３号（２００４年３月）
【非特許文献２】Ｓ．ウルフ（Ｗｏｌｆ）およびＲ．Ｎ．タウバー（Ｔａｕｂｅｒ）、「ＶＬＳＩ時代のシリコン処理（Ｓｉｌｉｃｏｎ  ｐｒｏｃｅｓｓｉｎｇ  ｆｏｒ  ｔｈｅ  ＶＬＳＩ  Ｅｒａ）」第１巻、ラティス・プレス（Ｌａｔｔｉｃｅ  Ｐｒｅｓｓ）（１９８６年）
【非特許文献３】Ｓ．Ｍ．セー（Ｓｚｅ）、「ＶＬＳＩ技術（ＶＬＳＩ  Ｔｅｃｈｎｏｌｏｇｙ）」第２版、マグロウヒル（ＭｃＧｒａｗ−Ｈｉｌｌ）（１９８８年）
【発明の開示】
【発明が解決しようとする課題】
【０００３】
現時点では、ドーピングされたＳｂＴｅおよびＧｅ２Ｓｂ２Ｔｅ５（ＧＳＴ）のような、２元系および３元系のカルコゲナイド合金が、実用的なＰＣＭベースのメモリ・セル用として最も有望と見られている。例えば、非特許文献１において、カルコゲナイドのこのような使用について説明されており、この文献は、言及することにより本明細書の一部となっている。しかしながら、ＰＣＭベースのメモリ・セルのスイッチングでは、スイッチング電流パルスが、ＰＣＭ内に十分な熱を作り出し、ＰＣＭの少なくともある部分が電気抵抗状態の再現可能な変化を引き起こすことを必要とする。例えば、所要温度は、摂氏６５０度もの高さでありうる。メモリ・セルが適切に設計されていないとき、これらの所要温度を作るために必要なスイッチング電流パルスの大きさは、現代の集積回路で許容できるスイッチング電流パルスの大きさを容易に超えうる。
【０００４】
したがって、薄膜メモリ・セルは、ＰＣＭベースのメモリ・セルに対する魅力的な解決策である。このようなメモリ・セルでは、スイッチング電流は、ＰＣＭの薄膜に沿って流れるように強制される。その結果、スイッチング電流の大きさは、スイッチング電流が通らなければならない幅および長さ、ならびにＰＣＭ層の厚さを加減することにより調整されうる。しかし、このような設計の明らかな利点にもかかわらず、これらの寸法のパラメータの精密制御は、生産プロセスの見地から、依然としてやりがいのある課題として残っている。その結果、スイッチング電流パルスの大きさの正確な調整を可能とするとともに、容易に製作される薄膜ＰＣＭベースのメモリ・セルに対する必要性が依然として残っている。
【課題を解決するための手段】
【０００５】
本発明の実施形態は、スイッチング電流パルスの正確な調整を可能とするＰＣＭベースのメモリ・セルを提供することにより、上述した必要性に対処する。これらの設計は、局部的に極めて限定されたスイッチング電流密度および加熱効率を提供するため、スイッチング電流パルスの大きさが、現代の集積回路に適合する値まで低減されうることが有利である。
【０００６】
本発明の態様に基づいて、メモリ・セルは、半導体フィーチャおよびＰＣＭを含む。半導体フィーチャは、半導体フィーチャを第１の電極および第２の電極に分割する溝を画成する。ＰＣＭは、少なくとも部分的にこの溝を満たし、第１および第２の電極を電気的に結合するように働く。ＰＣＭの少なくとも一部は、第１および第２の電極のうちの少なくとも１つに対して加えられるスイッチング信号に呼応して、低電気抵抗状態と高電気抵抗状態を切り換えるように作動する。
【０００７】
本発明の実施形態に基づいて、メモリ・セルは、絶縁層上に形成されたシリコン層を含む。シリコン層は、異方性エッチ・プロセスにより形成され、かつシリコン層を左右のシリコン電極に分離する溝を含む。ＰＣＭ層は、部分的に溝を満たす。メモリ・セルに書き込むために、スイッチング電流パルスは、左右のシリコン電極の間に印加される。このスイッチング電流パルスは、溝の底部近傍のＰＣＭ層の一部を、１つの電気抵抗状態から他の電気抵抗状態に変化させる。
【０００８】
上述した実施形態により、スイッチング電流パルスの大きさを、容易に現代の集積回路に適合する値に調整できることが有利である。さらに、実施形態は、主に従来の半導体処理ステップである新規な手順を用いて製作されうる。
【０００９】
これらのおよび他の本発明の特徴、ならびに利点は、以下の詳細な説明を添付図面と照らしあわせて読むことにより明らかになるであろう。
【発明を実施するための最良の形態】
【００１０】
本発明は、集積回路用の模範的メモリ・セル、およびこのようなメモリ・セルを形成する方法に関連して本明細書に示されるであろう。しかしながら、本発明は、本明細書で図示され、説明される特定の材料、特徴、および処理ステップに限定されないということを理解すべきである。実施形態に対する変更は、当業者に明らかになるであろう。
【００１１】
特に処理ステップに関して、本明細書で与えられる説明が、うまく機能的集積回路デバイスを形成するために必要とされうる処理ステップのすべてを含むものではないことを強調する。むしろ、従来、集積回路デバイスを形成する際に使用されている、例えば、ウェット・クリーニングおよびアニーリング・ステップのような特定の処理ステップについては、本明細書では説明の無駄を省くために意図的に説明していない。しかしながら、当業者は、これら一般化された説明から省略されたそれらの処理ステップを容易に認識するであろう。さらに、このような集積回路デバイスを製作するために使用される処理ステップの詳細については、例えば、非特許文献２および非特許文献３などの多くの出版物に記載がある。
【００１２】
本明細書に使用される用語「相変化材料」（ＰＣＭ）は、集積回路用の２つ以上のプログラム可能な電気抵抗状態を示す任意の材料を含むものとする。この定義は、通例この用語の中に含まれるよりも多くの材料を含みうることが認識される。本明細書に使用されるＰＣＭは、例えば、様々なカルコゲナイドおよび遷移金属酸化物を含むとともに、ドーピングされた、またはドーピングされていないＧｅＳｂ、ＳｂＴｅ、Ｇｅ２Ｓｂ２Ｔｅ５（ＧＳＴ）、ＳｒＴｉＯ３、ＢａＴｉＯ３、（Ｓｒ、Ｂａ）ＴｉＯ３、ＳｒＺｒＯ３、Ｉｎ２Ｓｅ３、Ｃａ２Ｎｂ２Ｏ７、（Ｐｒ、Ｃａ）ＭｎＯ３、Ｔａ２Ｏ５、ＮｉＯｘ、およびＴｉＯｘ、ならびに他の好適な材料を含むが、これらに限らない。
【００１３】
２つのメモリ・セルの実施形態が、本明細書で添付図面を参照しながら説明さるであろう。第１のメモリ・セルの実施形態の設計および動作特性が説明され、その後、集積回路内にそのメモリ・セルを形成するための説明に役立つ方法が記述されるであろう。次に、第２のメモリ・セルの実施形態の態様が、同じ順序で説明されるであろう。
【００１４】
図１および図２は、本発明の実施形態のメモリ・セル１００の断面図を示す。図３は、同じメモリ・セルの平面図を示す。図１の断面図は、図３に示した線Ａ−Ａ’で画定される平面で切断されている。図２の断面図は、図３に示した線Ｂ−Ｂ’で画定される平面で切断されている。
【００１５】
メモリ・セル１００は、絶縁層１１０、シリコン層１２０、および誘電体層１３０を含む。シリコン層は、シリコン層を、左のシリコン電極１２４および右のシリコン電極１２６に分離する溝１２２を画成する。溝は、部分的にＰＣＭ層１４０により充填されている。さらに、メモリ・セルは、誘電性ハード・マスク層１５０、およびレベル間誘電体（ＩＬＤ）層１６０を含む。下部金属線１７０は、左のシリコン電極と物理的に接触している。垂直接点１８０は、右のシリコン電極を上部金属線１９０に接続する。
【００１６】
図１−３で提供される異なる視点から眺めると、誘電体層１３０、ＰＣＭ層１４０、および誘電性ハード・マスク層１５０が、メモリ・セル１００の中央を貫通するストライプを形成することを示す。このストライプの外側では、これらの要素は存在しておらず、ＩＬＤ層１６０は、直接シリコン・フィーチャ１２０および絶縁層１１０に接触する。
【００１７】
説明に役立つメモリ・セル１００では、絶縁層１１０および誘電体層１３０は、二酸化シリコンを含むことが好ましく、他方、シリコン・フィーチャ１２０は、高濃度ｎ型ドーピングされた結晶質シリコンを含むことが好ましい（シリコン・フィーチャに比較的低い抵抗率を与える）。次に、ＰＣＭ層１４０は、ＧＳＴを含むことが好ましく、誘電性ハード・マスク層１５０は、二酸化シリコンまたは窒化シリコンを含むことが好ましい。ＩＬＤ層１６０は、二酸化シリコンを含むことが好ましい。下部金属線１７０および上部金属線１９０は、相互に略垂直に走っている。これらの線および垂直接点１８０は、銅を含むことが好ましく、あるいは、アルミニウムまたはタングステンのような他の好適な材料を含みうる。
【００１８】
メモリ・セル１００内にデータを保存することは、ＰＣＭ層１４０の全容積のうちのある部分（「切り換え可能ボリューム」）を、低電気抵抗多結晶状態、または高電気抵抗アモルファス状態にすることを含む。これらの状態の間の遷移は、下部金属線１７０と上部金属線１９０の間のスイッチング電流のパルスの印加を通して（次に、これらの下部金属線１７０と上部金属線１９０が、それぞれ左右のシリコン電極１２４、１２６に電気的に結合される）、ＰＣＭ層を加熱することにより達成される。溝１２２内にＰＣＭ層の一部を設置することは、スイッチング電流に、強制的に溝の底部近傍のＰＣＭ層内の狭いボリュームを通過させるように働くことが有利である。例えば、スイッチング電流パルスが下部金属線と上部金属線の間に印加されるとき、スイッチング電流パルスは、最初に左のシリコン電極を通過し、ＰＣＭ層の中に入る。この時点で、電流は、右のシリコン電極に達するために、溝の底部近傍のＰＣＭの薄いボリュームを通過しなければならない。次に、右のシリコン電極を出た後に、電流は垂直接点１８０を介して、上部金属線の中に移動する。
【００１９】
溝１２２の底部近傍のＰＣＭ層１４０のボリュームにスイッチング電流を閉じ込めることにより、このボリューム内に局部的に極めて限定された電流密度が生じ、それが高いオーム加熱をもたらす。したがって、このボリュームは、メモリ・セル１００内のＰＣＭ層の切り換え可能ボリュームを形成する。この切り換え可能ボリュームの外側では、電流密度は、電気抵抗状態間の遷移を引き起こすには不十分である。その結果、所要スイッチング電流パルスの大きさは、ＰＣＭ層全体内の状態遷移を引き起こすために必要とされるであろうスイッチング電流パルスの大きさより大幅に小さい。さらに、このメモリ・セル設計は、スイッチング電流が通らなければならないＰＣＭ層の厚さと幅およびＰＣＭ層の長さ、もしくは、ＰＣＭ層の厚さと幅またはＰＣＭ層の長さを加減することにより、スイッチング電流パルスの大きさを容易に調整できる。この種の調整を通じて、スイッチング電流パルスの大きさは、容易に現代の集積回路に適合する値に調整されうる。
【００２０】
スイッチング電流パルスの持続時間は、約１ナノ秒と約５００ナノ秒の間であり、かつ速い立ち下がりエッジ（すなわち、約１０ナノ秒未満）を有することが好ましいが、本発明は、スイッチング電流パルスの特定の持続時間、および立ち上がりまたは立ち下がり時間、もしくは、特定の持続時間、または立ち上がりまたは立ち下がり時間に限定されない。速い立ち下がりエッジは、材料の中の結合が再配列し続けるための余分な時間を与えずに、ＰＣＭ層１４０の切り換え可能ボリュームを現在の電気抵抗状態に凍結するように働く。
【００２１】
次に、メモリ・セル１００の状態を読み出すことは、この場合も先と同様に、下部金属線１７０および上部金属線１９０を介してメモリ・セルに対して検出電圧を印加することにより達成されうる。典型的な２状態のＰＣＭの、高電気抵抗状態と低電気抵抗状態の間の電気抵抗の比率は、約１００：１と１０００：１の間である。検出電圧は非常に小さく、ＰＣＭ層１４０内に無視しうるほど極わずかなオーム加熱を生じることが好ましい。その結果、このように、ＰＣＭ層の電気抵抗状態は、書き込まれた電気抵抗状態を擾乱することなく決定されうる。それによりデータ読み出し時にデータ保全が保たれる。
【００２２】
メモリ・セル１００は、主に従来の半導体処理ステップである新規な手順を用いて形成されうることが有利である。図４〜図１４は、メモリ・セルを形成するための説明に役立つプロセス手順を示す。最初に、高濃度ｎ型ドーピングされたシリコン・オン・インシュレータ（ＳＯＩ）基板を用意する。ＳＯＩ基板を図４に示している。ＳＯＩ基板は、絶縁層１１０上に配設されたシリコン層１２０を含む積層構造である。シリコン層は、略＜１００＞の結晶面方位を有する上端面を有することが好ましい。次に、この上端面は、誘電体層１３０を製作するために、従来の半導体酸化技術を用いて熱酸化され、図５に示したフィルム・スタックを生じる。
【００２３】
その後、フィルム・スタックは、従来のフォトリソグラフィに露光され、溝１２２が形成されるべき領域上に開口部を有するフォトレジスト・マスク２１０を形成する。結果として得られるフィルム・スタックを図６に示す。その後、フォトレジスト・マスクが所定の位置にある状態で、フィルム・スタックが、リアクティブ・イオン・エッチング（ＲＩＥ）プロセスにさらされ、誘電体層１３０のマスキングされていない部分を除去し、その後に異方性エッチ・プロセスが行われる。このような異方性エッチ・プロセスは、特定のエッチング液が、結晶質シリコンの異なる結晶面を大幅に異なるエッチ速度でエッチングする傾向があるという事実に基づく。例えば、水酸化カリウム（ＫＯＨ）は、それがシリコンの＜１１１＞結晶面をエッチングするよりも約４００倍速く、シリコンの＜１００＞結晶面をエッチングする。その結果、本異方性エッチ・プロセスは、フィルム・スタックを、ＫＯＨ、エチレン・グリコール、および水の溶液のような、ＫＯＨを含む溶液にさらすことにより達成されうる。ＫＯＨに代わるものとして、エチレン・ジアミン・ピロカテコール（ＥＤＰ）が、シリコンを選択的にエッチングするために使用されうる。さらに、当業者に知られており、かつ本発明の範囲に含まれる、結晶質シリコンに対する他のいくつかの選択的エッチング液がある。
【００２４】
異方性エッチ・プロセスは、フォトレジスト・マスク２１０が除去された後に、図７に示したように、シリコン層１２０内に溝１２２を形成する。異方性エッチ・プロセスは、誘電体を容易にエッチングせず、その結果、異方性エッチ・プロセスがシリコン層を貫いてエッチングして絶縁層１１０に達するとき、おおむね止まる。結果として得られる溝は、略＜１１１＞の結晶面方位を有する特有の斜面を有する。これらの斜面は、シリコン層の残っている＜１００＞表面に対して約５５度の角度をなす傾向がある。
【００２５】
異方性エッチ・プロセスの後に、ＰＣＭ材料（例えば、ＧＳＴ）の薄膜層は、例えば、スパッタ蒸着により、フィルム・スタック上にコンフォーマルに蒸着され、ＰＣＭ層１４０を形成する。次に、誘電体（例えば、二酸化シリコンまたは窒化シリコン）の層は、例えば、ＣＶＤによりＰＣＭ層上に蒸着され、その後、化学機械平担化（ＣＭＰ）を使用して、上端面を平坦化し、それにより、誘電性ハード・マスク層１５０を形成する。結果として得られるフィルム・スタックが、図８に示されている。
【００２６】
その後、他のフォトリソグラフィ・ステップをフィルム・スタック上で実行し、第２のフォトレジスト・マスク２２０を形成する。図９は、所定の位置に第２のフォトレジスト・マスクを有するフィルム・スタックの平面図を示し、他方、図１０および図１１は、それぞれ線Ｇ−Ｇ’および線Ｈ−Ｈ’により画定された面に沿った断面図を示す。その後、第２のフォトレジスト・マスクが存在していない場所では、誘電性ハード・マスク１５０、ＰＣＭ層１４０、および誘電体層１３０が、従来のＲＩＥにより除去され、図１２（平面図）、図１３（線Ｊ−Ｊ’で画定された面に沿った断面図）、および図１４（線Ｋ−Ｋ’で画定された面に沿った断面図）に示したフィルム・スタックを生じる。図示したように、この処理により、誘電体層、ＰＣＭ層、および誘電性ハード・マスク層が、フィルム・スタックの中央を貫通するストライプを形成する。
【００２７】
ＩＬＤ層１６０、下部金属線１７０、垂直接点１８０、および上部金属線１９０の形成は、図１〜図３に示したメモリ・セル１００をもたらす。銅の下部金属線の形成は、例えば、フィルム・スタック上にＩＬＤ層の一部を蒸着するステップと、フォトリソグラフィおよびＲＩＥを用いて、この部分的なＩＬＤ層に、下部金属線の形状を画成するトレンチのパターン形成をするステップと、電気メッキを用いてトレンチの中に銅を蒸着するステップと、その後、ＣＭＰを用いて部分的ＩＬＤ層の上端から銅を除去するステップを含むダマシンプロセスを用いて達成されうる。次に、垂直接点および上部金属線が、ちょうど今、説明したものと同様の第２のダマシンプロセスにより形成されうる。例えば、第２のダマシンプロセスは、ＩＬＤ層の残りを蒸着するステップと、層に、垂直接点および上部金属線の形状のトレンチのパターン形成をするステップと、トレンチの中に銅を蒸着するステップと、その後、ＣＭＰを用いてＩＬＤ層の上端から銅を除去するステップを含みうる。あるいは、垂直接点および上部金属線が、個別のダマシンプロセス、または当業者によく知られているであろう他の様々な好適なメタライゼーション・シーケンス（例えば、金属蒸着、フォトリソグラフィ、およびＲＩＥ）を用いて形成されうる。
【００２８】
図１５は、本発明の第２の実施形態のメモリ・セル３００の断面図を示す。メモリ・セルは、絶縁層３１０、シリコン層３２０、ゲート誘電体層３３０、およびゲート３４０を含む。シリコン層は、シリコン層を、左のシリコン電極３２４および右のシリコン電極３２６に分離する溝３２２を画成する。さらに、メモリ・セルは、ＰＣＭ層３５０、誘電性キャッピング層３６０、およびレベル間誘電体（ＩＬＤ）層３７０を含む。左右の垂直接点３８０および３９０は、それぞれシリコン・フィーチャに接続する。左の垂直接点３８０は、上部金属線４００に接続されており、他方、右の垂直接点は、下部金属線４１０に接続されており、この下部金属線４１０は、この特定の実施形態では、上部金属線に垂直に走っている。
【００２９】
説明に役立つメモリ・セル３００では、絶縁層３１０およびゲート誘電体層３３０は、二酸化シリコンを含むことが好ましく、他方、ＰＣＭ層３５０は、ＧＳＴを含むことが好ましい。ゲートの下方に配設され、かつ低濃度ｎ型ドーピングされているチャネル領域３２８内を除いて、シリコン層３２０は、高濃度ｎ型ドーピングされている。誘電性キャッピング層３６０は、二酸化シリコンまたは窒化シリコンを含むことが好ましい。ＩＬＤ層３７０は、二酸化シリコンを含むことが好ましい。左右の垂直接点３８０、３９０は、タングステンを含むことが好ましく、他方、上下の金属線４００、４１０は、銅またはアルミニウムを含むことが好ましい。
【００３０】
ドーピングされたシリコン層３２０、ゲート誘電体３３０、およびゲート３４０は、一体となって、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）４２０を形成する。ＭＯＳＦＥＴは、現代の集積回路に幅広く使用されており、その結果、それらの設計および動作は、当業者によく知られているであろう。チャネル領域３２８の右側のシリコン・フィーチャの部分は、ＭＯＳＦＥＴのソース領域として働き（図１５で「Ｓ」と標示されている）、一方、チャネル領域の左側のシリコン・フィーチャの部分は、ＭＯＳＦＥＴのドレイン領域として働く（図１５で「Ｄ」と標示されている）。本発明の態様に基づいて、ＭＯＳＦＥＴのドレイン領域は、右のシリコン電極３２６に電気的に結合されている。
【００３１】
上述のように、メモリ・セル３００内にデータを保存することは、スイッチング電流のパルスでＰＣＭ層を加熱することにより、ＰＣＭ層３５０の全容積のうちのある部分を、低電気抵抗多結晶状態、または高電気抵抗アモルファス状態にすることを含む。メモリ・セル３００では、これは、ＭＯＳＦＥＴ４２０のチャネル領域３２８を介して電流パルスを伝達できるために十分な電圧にゲート３４０が設定されるときに、下部金属線４１０と上部金属線４００の間にスイッチング電流パルスを送出することにより達成されうる。このような条件の下では、電流パルスは、下部金属線からＭＯＳＦＥＴを介して、ＭＯＳＦＥＴのドレイン領域および右のシリコン電極３２６の中に伝達されるであろう。この時点で、電流は、左のシリコン電極３２４、および最終的に上部金属線に達するために、溝３２２の底部近傍のＰＣＭ層３５０の薄いボリュームを通過しなければならない。
【００３２】
メモリ・セル１００内のように、溝３２２の底部近傍のＰＣＭ層３５０のボリュームにスイッチング電流を閉じ込めることにより、ＰＣＭ層のその部分が、メモリ・セル３００内の切り換え可能ボリュームとして振る舞う。したがって、またメモリ・セル３００は、スイッチング電流パルスの大きさを、上述した方法で（すなわち、ＰＣＭ層の厚さ、幅、および電流の流れの長さ、もしくは、ＰＣＭ層の厚さ、幅、または電流の流れの長さを調整することにより）、容易に調整できることが有利である。
【００３３】
メモリ・セル３００の形成は、従来の半導体処理ステップの新規な手順を用いて達成されうる。図１６〜図２１は、様々な形成段階の間のメモリ・セルの断面図を示す。例えば、図１６は、最初の処理ステップの後に現れるフィルム・スタックを示す。上述のように、処理は、絶縁層３１０およびシリコン層３２０を含むＳＯＩ基板から始まることが好ましい。シリコン層は、低濃度ｎ型ドーピングされていることが好ましい。次に、シリコン層は、ゲート誘電体層３３０を形成するために熱酸化ステップにさらされる。次に、ゲート３４０は、ゲート材料（例えば、ＣＶＤまたはスパッタ蒸着で蒸着されたポリシリコンまたはタングステン）の層を蒸着することにより形成され、その後、この層をフォトリソグラフィおよびＲＩＥを用いてパターン形成する。その後、ゲートが所定の位置にある状態で、シリコン層が、追加的なｎドーパント（例えば、リン）をイオン注入され、シリコン層のゲートで覆われていないそれらの領域内を、高濃度ｎ型ドーピングする。その後に、誘電体（例えば、二酸化シリコンまたは窒化シリコン）の層が、例えば、ＣＶＤによりフィルム・スタック上に蒸着され、誘電性キャッピング層３６０を形成する。
【００３４】
これらのステップに続いて、従来のフォトリソグラフィを利用して、図１７に示したように、溝３２２が形成されるべきフィルム・スタックの領域上に開口部を有するフォトレジスト・マスク４３０を形成する。その後、フォトレジスト・マスクが所定の位置にある状態で、誘電性キャッピング層が、ＲＩＥによりエッチングされ、下方に配置されたシリコン・フィーチャの部分が、異方性エッチ・プロセス（例えば、水酸化カリウムを含む溶液）にさらされる。それにより図１８に示したように溝が形成される。
【００３５】
次に、図１９に示したように、ＰＣＭ材料（例えば、ＧＳＴ）の層が、例えば、スパッタ蒸着によりフィルム・スタック上に蒸着され、ＰＣＭ層３５０を形成する。その後、図２０に示したように、第２のフォトリソグラフィ・ステップを利用して、溝３２２の中に配設されるＰＣＭ層の部分を覆う第２のフォトレジスト・マスク４４０を形成する。その後、第２のフォトレジスト・マスクで覆われていないＰＣＭ材料が、ＲＩＥにより除去される。第２のフォトレジスト・マスクを除去した後に、図２１に示したようなフィルム・スタックが現れる。
【００３６】
その後、ＩＬＤ層３７０、左右の垂直接点３８０、３９０、および上部および下部金属線４００、４１０が、メモリ・セル１００について上述したものと同様の従来のダマシン処理ステップを用いて形成されうる。これらの要素が完成すると、結果として得られるフィルム・スタックは、図１５に示したメモリ・セル３００と同じ外観を有するであろう。
【００３７】
本発明の上述した実施形態は、それぞれ、単一ビットのデータをいつでも保存できるメモリ・セルについて説明するが、これらの実施形態のどちらも、各メモリ・セルが同時に２ビット以上のデータを保存できるように変更することが可能であることに注目すべきである。例えば、このような変更は、異なる組成を有し、その結果、電気抵抗状態間の遷移に対して異なるしきい値温度を有する２つ以上のサブレイヤを含むＰＣＭ層を利用することにより達成される。このような多成分系のＰＣＭ層を有するメモリ・セルに書き込みを行うとき、スイッチング電流パルスの大きさは、ＰＣＭ層の中の１つ以上のサブレイヤのうちの１つ、すべて、または一部だけの電気抵抗状態を変更させるように調整され、それにより、単一のメモリ・セル内に同時に複数ビットの情報を保存する能力を提供することができる。このようなマルチ・ビット・メモリ・セルは、本発明の範囲内に含まれるであろう。
【００３８】
また、上述したメモリ・セルは、集積回路チップの設計の一部であることに注目すべきである。チップ設計は、グラフィカル・コンピュータ・プログラミング言語で作成され、コンピュータ記憶媒体（ディスク、テープ、物理ハード・ドライブ、またはストレージ・アクセス・ネットワークのような仮想ハード・ドライブなど）に保存される。設計者が、チップ、またはチップを製作するために使用されるフォトリソグラフィック・マスクを製作しないとき、設計者は、結果として得られた設計を、このようなエンティティに、物理的手段で（例えば、設計を保存している記憶媒体のコピーを提供することにより）、または電子的に（例えば、インターネットを介して）、直接的に、または間接的に送信する。その後、保存された設計は、フォトリソグラフィック・マスク製作用の適切なフォーマット（例えば、ＧＤＳＩＩ）に変換され、このフォトリソグラフィック・マスクは、通常、ウェハ上に形成される当該チップ設計の複数のコピーを含む。フォトリソグラフィック・マスクは、エッチングまたは別の方法で処理されるウェハ（および／またはウェハ上の層）の範囲を画定するために利用される。
【００３９】
結果として得られる集積回路チップは、製作業者により、ロウ・ウェハ形態で（すなわち、複数のパッケージ化されていないチップを有する単一ウエハとして）、ベア・ダイとして、またはパッケージ化された形態で配付されうる。後者の場合では、チップは、単一チップ・パッケージ（例えば、マザーボードまたは他の高水準キャリヤに付けられているリード線を有するプラスチック・キャリヤなど）内に、またはマルチチップ・パッケージ（例えば、表面相互接続または埋め込み相互接続のいずれか一方または両方を有するセラミック・キャリヤなど）内に実装される。いずれの場合でも、その後、チップは、中間製品（例えば、マザーボード）、または最終製品の一部として、他のチップ、ディスクリート回路素子、および他の信号処理デバイス、もしくは、他のチップ、ディスクリート回路素子、または他の信号処理デバイスと一体化される。最終製品は、おもちゃおよび他のローエンド用途から、表示装置と、キーボードまたは他の入力装置と、中央処理装置とを有する最新式コンピュータ製品まで多岐にわたる、集積回路チップを含む任意の製品でありうる。
【００４０】
本発明の実施形態は、添付図面を参照しながら本明細書で説明されたが、本発明は、それらの厳密な実施形態に限定されず、かつ他の様々な変更および修正が、当業者により、添付クレームの範囲を逸脱することなく、これらの実施形態に対して行われうることを理解すべきである。
【図面の簡単な説明】
【００４１】
【図１】本発明の実施形態のメモリ・セルの断面図を示す。
【図２】図１のメモリ・セルの他の断面図を示す。
【図３】図１のメモリ・セルの平面図を示す。
【図４】様々な形成段階の一つの図１のメモリ・セルの断面図を示す。
【図５】様々な形成段階の一つの図１のメモリ・セルの断面図を示す。
【図６】様々な形成段階の一つの図１のメモリ・セルの断面図を示す。
【図７】様々な形成段階の一つの図１のメモリ・セルの断面図を示す。
【図８】様々な形成段階の一つの図１のメモリ・セルの断面図を示す。
【図９】様々な形成段階の一つの図１のメモリ・セルの平面図を示す。
【図１０】様々な形成段階の一つの図１のメモリ・セルの断面図を示す。
【図１１】様々な形成段階の一つの図１のメモリ・セルの断面図を示す。
【図１２】様々な形成段階の一つの図１のメモリ・セルの平面図を示す。
【図１３】様々な形成段階の一つの図１のメモリ・セルの断面図を示す。
【図１４】様々な形成段階の一つの図１のメモリ・セルの断面図を示す。
【図１５】本発明の第２の実施形態のメモリ・セルの断面図を示す。
【図１６】様々な形成段階の一つの図１５のメモリ・セルの断面図を示す。
【図１７】様々な形成段階の一つの図１５のメモリ・セルの断面図を示す。
【図１８】様々な形成段階の一つの図１５のメモリ・セルの断面図を示す。
【図１９】様々な形成段階の一つの図１５のメモリ・セルの断面図を示す。
【図２０】様々な形成段階の一つの図１５のメモリ・セルの断面図を示す。
【図２１】様々な形成段階の一つの図１５のメモリ・セルの断面図を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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