(57)【要約】      （修正有）【課題】プラズマを用いて、エッチマスクにより定めた構造をエッチングすることにより、半導体ウェーハ上の誘電層にボーイングのない特徴部をエッチング形成する方法を提供する。【解決手段】マスクを誘電層上に形成する。保護シリコン含有被覆を、マスクの露出面に形成する。マスク及び保護シリコン含有被覆を介して、特徴部をエッチングする。さらに別の方法においては、その特徴部は、保護シリコン含有被覆を形成する前に、部分的にエッチングする。【選択図】図１
2008060566.tif 000002
【特許請求の範囲】
【請求項１】
誘電層に特徴部をエッチングする方法であって、
前記誘電層上にマスクを形成するステップと、
前記マスクの露出面に保護シリコン含有被覆を形成するステップと、
前記マスク及び保護シリコン含有被覆を介して前記特徴部をエッチングするステップと、を備える方法。
【請求項２】
前記特徴部は、底部を有し、
前記保護シリコン含有被覆を形成するステップは、前記特徴部の前記底部に前記シリコン含有被覆を堆積させない、請求項１記載の方法。
【請求項３】
前記保護シリコン含有被覆を形成するステップは、
ＳｉＦ4、ＳｉＨ4、Ｓｉ（ＣＨ3）4、ＳｉＨ（ＣＨ3）3、ＳｉＨ2（ＣＨ3）2、ＳｉＨ3（ＣＨ3）、Ｓｉ（Ｃ2Ｈ5）4、又は他の有機シリコン化合物のうちの少なくとも一つを含む保護被覆ガスを提供するステップと、
前記保護被覆ガスをプラズマに変換するステップと、
前記プラズマから前記保護シリコン被覆を堆積させるステップと、
前記保護被覆ガスを停止するステップと、を含む、請求項１記載の方法。
【請求項４】
前記保護被覆ガスは、ＳｉＦ4を含む、請求項３記載の方法。
【請求項５】
前記保護被覆ガスは、更にＨ2を含む、請求項４記載の方法。
【請求項６】
前記マスク及び保護シリコン含有被覆を介して前記特徴部をエッチングするステップは、
ＣＨ3Ｆ及びＣＨ2Ｆ2を含まないエッチングガスを提供するステップと、
前記特徴部をエッチングする前記エッチングガスからプラズマを形成するステップと、を含む、請求項５記載の方法。
【請求項７】
更に、前記保護シリコン被覆を形成する前に、前記誘電層において、前記特徴部をボーイング深度まで部分的にエッチングするステップを備える、請求項６記載の方法。
【請求項８】
前記保護シリコン被覆を形成するステップと、前記特徴部をエッチングするステップとは、少なくとも三回循環的に実行される、請求項６記載の方法。
【請求項９】
前記保護被覆を堆積させるステップは、５〜５００Ｗのバイアス電力を提供するステップを含む、請求項３記載の方法。
【請求項１０】
前記バイアス電力を提供するステップは、低周波ＲＦ信号を提供するステップを含む、請求項９記載の方法。
【請求項１１】
前記特徴部は、垂直なプロファイルを有する、請求項１０記載の方法。
【請求項１２】
更に、前記保護シリコン被覆を形成する前に、前記誘電層において、前記特徴部をボーイング深度まで部分的にエッチングするステップを備える、請求項１記載の方法。
【請求項１３】
前記マスクは、有機材料マスクである、請求項１記載の方法。
【請求項１４】
前記マスク及び保護シリコン含有被覆を介して前記特徴部をエッチングするステップは、
ＣＨ3Ｆ及びＣＨ2Ｆ2を含まないエッチングガスを提供するステップと、
前記特徴部をエッチングする前記エッチングガスからプラズマを形成するステップと、を含む、請求項１記載の方法。
【請求項１５】
誘電層に特徴部をエッチングする方法であって、
誘電層上にマスクを形成するステップと、
前記誘電層に特徴部を部分的にエッチングするステップと、
前記部分的にエッチングされた特徴部の側壁に保護シリコン含有被覆を形成するステップと、
前記特徴部を完全にエッチングするステップと、を備える方法。
【請求項１６】
前記特徴部を部分的にエッチングするステップでは、前記特徴部をボーイング深度までエッチングする、請求項１５記載の方法。
【請求項１７】
前記特徴部は、底部を有し、
前記保護シリコン含有被覆を形成するステップは、前記特徴部の前記底部に前記シリコン含有被覆を堆積させない、請求項１６記載の方法。
【請求項１８】
前記保護シリコン含有被覆を形成する前記ステップは、
ＳｉＦ4、ＳｉＨ4、Ｓｉ（ＣＨ3）4、ＳｉＨ（ＣＨ3）3、ＳｉＨ2（ＣＨ3）2、ＳｉＨ3（ＣＨ3）、Ｓｉ（Ｃ2Ｈ5）4、又は他の有機シリコン化合物のうちの少なくとも一つを含む保護被覆ガスを提供するステップと、
前記保護被覆ガスをプラズマに変換するステップと、
前記プラズマから前記保護シリコン被覆を堆積させるステップと、
前記保護被覆ガスを停止するステップと、を含む、請求項１７記載の方法。
【請求項１９】
前記保護被覆を堆積させる前記ステップは、５〜５００Ｗのバイアス電力を提供するステップを含む、請求項１８記載の方法。
【請求項２０】
前記バイアス電力を提供するステップは、低周波ＲＦ信号を提供するステップを含む、請求項１９記載の方法。
【請求項２１】
前記特徴部は、垂直なプロファイルを有する、請求項２０記載の方法。
【請求項２２】
前記マスクは、有機材料マスクである、請求項１５記載の方法。
【請求項２３】
前記特徴部を完全にエッチングするステップは、
ＣＨ3Ｆ及びＣＨ2Ｆ2を含まないエッチングガスを提供するステップと、
前記特徴部をエッチングする前記エッチングガスからプラズマを形成するステップと、を含む、請求項１５記載の方法。
【請求項２４】
マスクの下に配置された誘電層に特徴部を形成する装置であって、
プラズマ処理チャンバ筐体を形成するチャンバ壁と、
前記プラズマ処理チャンバ筐体内で基板を支持する基盤支持部と、
前記プラズマ処理チャンバ筐体内の圧力を調整する圧力調整器と、
プラズマを維持するために前記プラズマ処理チャンバ筐体に電力を提供する少なくとも一個の電極と、
前記プラズマ処理チャンバ筐体内にガスを提供するガス入口と、
前記プラズマ処理チャンバ筐体からガスを排出するガス出口と、
を有するプラズマ処理チャンバと、
シリコン含有堆積ガスソースと、
エッチングガスソースと、
を有し、前記ガス入口と流体的に連絡するガスソースと、
少なくとも一個のプロセッサと、
コンピュータ読み取り可能な媒体と、
を有し、前記ガスソース及び前記少なくとも一個の電極に制御可能に接続されたコントローラと、
を備え、
前記コンピュータ読み取り可能な媒体が、
前記シリコン含有ガスソースからシリコン含有堆積ガスを提供するためのコンピュータ読み取り可能なコード、
前記シリコン含有堆積ガスからプラズマを形成するためのコンピュータ読み取り可能なコード、
前記マスクの露出面において、前記プラズマからシリコン含有層を堆積させるためのコンピュータ読み取り可能なコード、及び
前記シリコン含有ガスソースから前記シリコン含有堆積ガスを提供するステップを終了するためのコンピュータ読み取り可能なコード、
を含み、前記マスクの露出面にシリコン含有被覆を形成するためのコンピュータ読み取り可能なコードと、
前記エッチガスソースからエッチガスを提供するためのコンピュータ読み取り可能なコード、
前記エッチガスから、前記誘電層に特徴部をエッチングするプラズマを形成するためのコンピュータ読み取り可能なコード、及び
前記エッチガスソースから前記エッチガスを提供するステップを終了するためのコンピュータ読み取り可能なコード、
を含み、前記マスク及び保護シリコン含有層を介して特徴部をエッチングするためのコンピュータ読み取り可能なコードと、
を含む、装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プラズマを用いて、エッチマスクにより定めた構造をエッチングすることにより、半導体ウェーハ上の構造を得る方法に関する。
【背景技術】
【０００２】
半導体プラズマエッチング用途において、プラズマエッチャは、通常、Ｓｉウェーハ上において、フォトレジストマスクパターンを転写し、所望の薄膜及び／又は積層膜（導体又は誘電絶縁体）の回路及び回線パターンとするために使用される。これは、マスクパターンの開口領域において、フォトレジスト材料の下の膜（及び積層膜）をエッチングにより除去することで達成される。このエッチング反応は、リアクタチャンバとも呼ばれる真空筐体に収容された反応混合物において、放電を起こすことで生成される化学的活性種及び荷電粒子（イオン）により開始される。加えて、イオンは、ガス混合物とウェーハ材料との間に形成された電場を介してウェーハ材料に対して加速され、異方性エッチングと呼ばれる形で、イオン軌道の方向に沿ったエッチング材料の指向性除去を発生させる。エッチング手順の仕上げに、マスキング材料を剥離させて除去し、その場所に、当初意図したマスクパターンの横方向パターンの複製を残す。エッチング処理中、マスク材料は、通常、パターン転写と引き換えに浸食及び／又は損傷を受ける。結果として、損傷及び浸食の一部も下層に転写され、ストリエーション、ＣＤ拡大等の望ましくないパターン障害を残す恐れがある。
【０００３】
したがって、エッチング方法の目的には、フォトレジストマスク浸食を低減し、フォトレジストマスクパターンからのパターン転写の忠実度を高めることが含まれる。
【０００４】
窒化シリコン障壁層９１０上の誘電層９０８の上にフォトレジストマスク９０４がある状態を示す図９に示したように、誘電体エッチングにおいて、アスペクト比（ＡＲ）は、特徴部の深度（ｄ）と幅（ｗ１）との間の比として定義される。誘電層９０８がエッチングされ、弓状の側壁を有する特徴９１６が形成されている。高アスペクト比（ＨＡＲ）誘電体エッチングでは、ＡＲは１０より大きく、次のような多数の競合要件に遭遇する。
・誘電層とマスク層との間での高いエッチング選択性
・垂直方向で直線となる特徴部のプロファイル
・限界寸法（ＣＤ）の制御
【０００５】
エッチ処理全体でマスクパターンを持続させ、エッチプロファイルにおける望ましくない不規則な逸脱（ストリエーション）を防止するには、より高いエッチング選択性が必要である。垂直方向の直線プロファイルからの逸脱は幾つかのメカニズムにより生じ、ボーイングは、特徴部の上方中央部の拡大を意味し（図９のｗ２＞ｗ１）、ネッキングは、特徴部最上部近くでの狭小化を意味し（図１０のｗ４＜ｗ１）、テーパリングは、特徴部底部に向けての狭小化を意味し（ｗ２＞ｗ３）、ツイスティングは、特徴部底部における位置及び配向性のランダムなずれ、或いは底部形状の歪みを意味し、下の能動素子との整合不良につながる。ボーイング深度ｄBは、図示したように、ボーイングが発生した場所の深度として示される。ＣＤ制御は、特徴部のサイズが縮小を続けるにしたがって重要性を増している。多くの場合、マスクに定められた値からのＣＤの低減又は縮小は、ＨＡＲエッチング中に達成する必要がある。
【０００６】
図１０は、従来の手法を用いて特徴部１０１６を形成した別のエッチングの概略図である。この例では、ボーイングが生じて特徴幅ｗ２を形成する前に、ネッキングが発生して、特徴幅ｗ４を形成している。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
従来技術において、こうした問題を解決する努力が成されてきた。最も難しい問題の一つは、ボーイング予防、或いは、垂直なプロファイルでのボーイングの除去である。一般的な従来方法は、重合フルオロカーボン化学反応を使用して、プラズマエッチング中に特徴部側壁を不動態化することである。しかしながら、このアプローチは、複雑な競合化学反応、更にはボーイング予防とエッチング停止との間のトレードオフにより限定される。アスペクト比が更に増加するにしたがって、この従来の方法は、ボーイング予防にとって不適切となってきた。エッチング中の側壁の不動態化（堆積）のバリエーションが探求されてきており、例えば、エッチングステップ中に不動態化添加剤を提供することで、プラズマエッチング中の重合化の傾向が増加し、側壁不動態化及びボーイング予防の強化につながる。しかしながら、エッチング化学反応は更に複雑になり、結果として、エッチング停止等、トレードオフの限界の影響を受けやすくなる。
【課題を解決するための手段】
【０００８】
上述したことを達成するために、本発明の目的に従い、誘電層に特徴部をエッチングする方法を提供する。マスクを誘電層上に形成する。保護シリコン含有被覆を、マスクの露出面に形成する。マスク及び保護シリコン含有被覆を介して、特徴部をエッチングする
【０００９】
本発明の別の実施例では、誘電層に特徴部をエッチングする方法を提供する。マスクを誘電層上に形成する。誘電層に特徴部を部分的にエッチングする。部分的にエッチングされた特徴部の側壁に、保護シリコン含有被覆を形成する。特徴部を完全にエッチングする。
【００１０】
本発明の別の実施例では、マスクの下に配置された誘電層に特徴部を形成する装置を提供する。プラズマ処理チャンバ筐体を形成するチャンバ壁と、プラズマ処理チャンバ筐体内で基板を支持する基盤支持部と、プラズマ処理チャンバ筐体内の圧力を調整する圧力調整器と、プラズマを維持するためにプラズマ処理チャンバ筐体に電力を提供する少なくとも一個の電極と、プラズマ処理チャンバ筐体内にガスを提供するガス入口と、プラズマ処理チャンバ筐体からガスを排出するガス出口と、を備えるプラズマ処理チャンバを提供する。ガスソースは、ガス入口と流体的に連絡し、ガスソースは、シリコン含有堆積ガスソースとエッチングガスソースとを備える。コントローラは、ガスソースと、少なくとも一個の電極とに制御可能に接続され、少なくとも一個のプロセッサと、コンピュータ読み取り可能な媒体とを備える。コンピュータ読み取り可能な媒体は、シリコン含有ガスソースからシリコン含有堆積ガスを提供するためのコンピュータ読み取り可能なコードと、シリコン含有堆積ガスからプラズマを形成するためのコンピュータ読み取り可能なコードと、マスクの露出面において、プラズマからシリコン含有層を堆積させるためのコンピュータ読み取り可能なコードと、シリコン含有ガスソースからシリコン含有堆積ガスを提供するステップを終了するためのコンピュータ読み取り可能なコードとを含む、マスクの露出面にシリコン含有被覆を形成するためのコンピュータ読み取り可能なコードを備える。コンピュータ読み取り可能な媒体は、更に、エッチガスソースからエッチガスを提供するためのコンピュータ読み取り可能なコードと、エッチガスから、誘電層に特徴部をエッチングするプラズマを形成するためのコンピュータ読み取り可能なコードと、エッチガスソースからエッチガスを提供するステップを終了するためのコンピュータ読み取り可能なコードとを含む、マスク及び保護シリコン含有層を介して特徴部をエッチングするためのコンピュータ読み取り可能なコードを備える。
【００１１】
本発明の上記その他の特徴は、本発明の詳細な説明において、添付図面と併せて以下に更に詳細に説明する。
【００１２】
本発明は、同様の参照符号が同様の要素を示す添付図面の各図において一例として図示されているが、これらに限定されるものではない。
【発明を実施するための最良の形態】
【００１３】
以下、添付図面に例示した幾つかの好適な実施形態を参照して、本発明を詳細に説明する。以下の説明では、本発明を完全に理解するために、多数の具体的な詳細について述べる。しかしながら、こうした具体的な詳細の一部又は全部が無くとも、本発明を実現し得ることは、当業者には明らかであろう。また、周知の処理工程及び／又は構造については、本発明を不必要に曖昧にしないために詳細な説明は省略する。
【００１４】
本発明は、シリコン含有層を堆積させ、マスク対誘電体のエッチング選択性の向上を可能にし、及び／又は、ボーイングを低減して、より垂直なプロファイルを提供する、非エッチングステップを備えたエッチングを提供する。更に好ましくは、本発明は、垂直方向において直線な特徴プロファイル（側壁）と、限界寸法（ＣＤ）の制御とに加え、誘電層において、特徴幅に対する特徴深度の比が１０：１より大きい高アスペクト比（ＨＡＲ）特徴部のエッチングを可能にする、高いエッチング選択性を提供する。好ましくは、垂直な側壁とは、底部から最上部までが特徴部底部に対して８８°乃至９０°の角度を成す側壁である。
【００１５】
高い選択性により、マスクは維持され、より薄いマスクパターンが可能となり分解能が高まると共に、エッチプロファイルにおいて、望ましくない不規則な逸脱（ストリエーション）が防止される。
【００１６】
本発明のエッチング処理は、様々な実施形態により実現し得る。理解を容易にするため、図１は、本発明の一部の実施形態において使用し得る高レベルフローチャートである。マスクは、エッチング対象の層上に提供される（ステップ１０４）。図２Ａは、基板上の窒化シリコン障壁層２１０の上にある、エッチング対象の誘電層２０８上に形成されたマスク２０４を示す。基板は、処理チャンバ内に配置される（ステップ１０６）。
【００１７】
図３は、本発明の好適な実施形態において使用し得る処理チャンバ３００の概略図である。この実施形態において、プラズマ処理チャンバ３００は、閉じ込めリング３０２と、上部電極３０４と、底部電極３０８と、ガスソース３１０と、排気ポンプ３２０とを備える。ガスソース３１０は、堆積ガスソース３１２と、エッチャントガスソース３１４と、追加ガスソース３１６とを備える。プラズマ処理チャンバ３００内において、基板ウェーハ３８０は、底部電極３０８上に位置決めされる。底部電極３０８には、基板ウェーハ３８０を保持するために、適切な基板チャッキングメカニズム（例えば、静電、機械クランプ、その他）が組み込まれる。リアクタ上部３２８には、底部電極３０８と正反対に配置された上部電極３０４が組み込まれる。上部電極３０４と、底部電極３０８と、閉じ込めリング３０２とは、閉じ込めプラズマ容積３４０を定める。ガスは、ガスソース３１０により、ガス入口３４３を介して、閉じ込めプラズマ容積へ供給され、排気ポンプ３２０により、閉じ込めリング３０２及び排出口を介して、閉じ込めプラズマ容積から排出される。排気ポンプ３２０は、プラズマ処理チャンバのガス出口を形成する。第一のＲＦソース３４４は、上部電極３０４に電気的に接続される。第二のＲＦソース３４８は、下部電極３０８に電気的に接続される。チャンバ壁３５２は、閉じ込めリング３０２と、上部電極３０４と、下部電極３０８が内部に配置されるプラズマ筐体を定める。第一のＲＦソース３４４及び第二のＲＦソース３４８は、両方とも、６０ＭＨｚ電源、２７ＭＨｚ電源、及び２ＭＨｚ電源を備えてよい。ＲＦ電力を電極に接続する異なる組み合わせも可能である。カリフォルニア州フレモントのＬＡＭ  Ｒｅｓｅａｒｃｈ  ＣｏｒｐｏｒａｔｉｏｎTM製の３００ｍｍ  Ｆｌｅｘ４５フロントエンド誘電体エッチャは、本発明の好適な実施形態において使用し得る。コントローラ３３５は、第一のＲＦソース３４４と、第二のＲＦソース３４８と、排気ポンプ３２０と、堆積ガスソース３１２に接続された第一の制御バルブ３３７と、エッチャントガスソース３１４に接続された第二の制御バルブ３３９と、追加ガスソース３１６に接続された第三の制御バルブ３４１とに、制御可能に接続される。ガス入口３４３は、ガスソース３１２、３１４、３１６からのガスをプラズマ処理筐体内へ提供する。ガス入口３４３にシャワヘッドを接続してもよい。ガス入口３４３は、各ガスソースに対する単一の入口にしてよく、或いはガスソース毎に異なる入口にしてよく、或いは各ガスソースに対して複数の入口にしてよく、或いは他の可能な組み合わせにしてもよい。
【００１８】
図４Ａ及び４Ｂは、コントローラ３３５として使用するのに適したコンピュータシステム４００を例示している。図４Ａは、コントローラ３３５として使用し得るコンピュータシステムの可能な物理的形態の一つを示している。当然ながら、コンピュータシステムは、集積回路、プリント回路基板、及び小型ハンドヘルドデバイスから巨大なスーパコンピュータまでの多数の物理的形態を有し得る。コンピュータシステム４００は、モニタ４０２と、ディスプレイ４０４と、ハウジング４０６と、ディスクドライブ４０８と、キーボード４１０と、マウス４１２とを含む。ディスク４１４は、コンピュータシステム４００との間でのデータの転送に使用されるコンピュータ読み取り可能な媒体である。
【００１９】
図４Ｂは、コンピュータシステム４００のブロック図の例である。システムバス４２０には、広範なサブシステムが取り付けられる。プロセッサ（群）４２２（中央演算処理装置又はＣＰＵとも呼ばれる）は、メモリ４２４を含む記憶装置に結合される。メモリ４２４は、ランダムアクセスメモリ（ＲＡＭ）と読み取り専用メモリ（ＲＯＭ）とを含む。この技術において周知であるように、ＲＯＭは、データ及び命令を単方向でＣＰＵへ転送する役割を果たし、ＲＡＭは、通常、データ及び命令を双方向で転送するのに使用される。こうした種類のメモリは、両方とも、以下説明する任意の適切な種類のコンピュータ読み取り可能な媒体を含んでよい。固定ディスク４２６も、ＣＰＵ４２２に双方向で結合され、追加的なデータ記憶容量を提供し、同じく以下説明する任意のコンピュータ読み取り可能な媒体を含んでよい。固定ディスク４２６は、プログラム、データ等を格納するのに使用してよく、通常は、一次記憶装置より低速な二次記憶媒体（ハードディスク等）である。固定ディスク４２６内に保持された情報は、適切である場合には、標準的な方法で、仮想メモリとしてメモリ４２４に組み込んでもよいことは理解されよう。リムーバブルディスク４１４は、以下説明する任意のコンピュータ読み取り可能な媒体の形態をとり得る。
【００２０】
ＣＰＵ４２２は、ディスプレイ４０４、キーボード４１０、マウス４１２、及びスピーカ４３０等の様々な入出力デバイスにも結合される。一般に、入出力デバイスは、ビデオディスプレイ、トラックボール、マウス、キーボード、マイクロフォン、タッチセンシティブディスプレイ、トランスデューサカードリーダ、磁気又は紙テープリーダ、タブレット、スタイラス、音声又は手書き認識装置、生体認証リーダ、又は他のコンピュータの何れかにしてよい。ＣＰＵ４２２は、随意的に、ネットワークインタフェース４４０を使用して、別のコンピュータ又は電気通信ネットワークに結合され得る。こうしたネットワークインタフェースにより、ＣＰＵは、上記の方法ステップを実行する過程で、ネットワークから情報を受領すること、或いはネットワークへ情報を出力することが考えられる。更に、本発明の方法の実施形態は、ＣＰＵ４２２単独で実行し得るものであり、或いは、処理の一部を共有するリモートＣＰＵと連動して、インターネット等のネットワーク上で実行し得る。
【００２１】
加えて、本発明の実施形態は、更に、コンピュータにより実現される様々な動作を実行するためにコンピュータコードを有するコンピュータ読み取り可能な媒体を備えたコンピュータストレージ製品に関する。媒体及びコンピュータコードは、本発明のために特別に設計及び構築されたものにしてよく、或いは、コンピュータソフトウェア技術に関する当業者に周知であり利用可能な種類のものにしてよい。コンピュータ読み取り可能な媒体の例には、一部として、ハードディスク、フレキシブルディスク、及び磁気テープといった磁気媒体と、ＣＤ−ＲＯＭ及びホログラフィックデバイスといった光学媒体と、フロプティカルディスク等の光磁気媒体と、特定用途向け集積回路（ＡＳＩＣ）、プログラム可能論理デバイス（ＰＬＤ）、及びＲＯＭ及びＲＡＭデバイスといった、プログラムコードを格納及び実行するために特別に構成されたハードウェアデバイスとが含まれる。コンピュータコードの例には、コンパイラにより生成されるようなマシンコードと、インタプリタを使用してコンピュータで実行される高レベルコードを含むファイルとが含まれる。コンピュータ読み取り可能な媒体は、搬送波に埋め込まれたコンピュータデータ信号により送信され、プロセッサにより実行可能な命令のシーケンスを表すコンピュータコードにしてもよい。
【００２２】
保護シリコン含有層２１２は、図２Ｂに示したように、マスク２０４上に形成される（ステップ１０８）。保護シリコン含有層は、ＳｉＦ4を含むシリコン前駆ガスを使用して形成するのが好適である。理論に縛られることなく、ＳｉＦ4は、シリコン含有保護層として堆積させるシリコンと、シリコン層のプロファイルの何らかの成形をもたらすフッ素との両方を提供し、エッチング対象の特徴部の底部におけるエッチング停止を防止する。エッチングされる誘電体特徴部の底部よりも、マスキング材料及び特徴部側壁において優先的に多くの堆積量が形成されるように、堆積が非対称となるのが好適である。図２Ｂで確認できるように、マスク２０４の上部には、特徴部底部の誘電体表面よりも厚い保護シリコン層２１２が形成されている。好ましくは、図２Ｂに示したように、フッ素は、特徴部底部のシリコンを除去する。好適な実施形態において、堆積は、マスクの側壁に保護薄層を更に堆積させる化学蒸着（ＣＶＤ）処理を使用して、エッチチャンバ内で原位置（in-situ）において実行される。好ましくは、堆積では、何らかのイオンエネルギを使用して、こうした堆積の選択性を可能にする。堆積の完了時には、堆積ガスの流れを停止させてよい。
【００２３】
別の実施形態では、シリコン保護層の厚さ及び空間分布を変えるために、処理条件を変化させてよい。例えば、エッチングの深度が大きくなるにつれ、その後のエッチングによる更なる歪み又はボーイングからエッチング構造を保護するために、エッチング構造の側壁では、より厚い被覆を形成することが望ましい場合がある。このために処理条件の変化を提供し得る。保護シリコン層の堆積とエッチングとは別個のステップであるため、保護シリコン含有層は、エッチング処理に干渉されることなく、この結果のために最適化してよい。
【００２４】
シリコン含有保護層のＣＶＤ堆積に使用し得る堆積化学物質の例は、限定するわけではないが、ＳｉＨ4、Ｓｉ（ＣＨ3）4、ＳｉＨ（ＣＨ3）3、ＳｉＨ2（ＣＨ3）2、ＳｉＨ3（ＣＨ3）、Ｓｉ（Ｃ2Ｈ5）4、ＳｉＦ4、及び他のＳｉ（ＯＣ2Ｈ5）4等の有機シリコン化合物である。こうした化学物質は、４：１以下のハロゲン対シリコン比を有することが好適である。ＳｉＦ4は、不燃性であり、容易に入手可能であるか、半導体製造工場に存在するため、最も好適な前駆物質である。ＳｉＦ4から堆積用にシリコンを遊離させるために、水素（Ｈ2）等のフッ素スカベンジャを堆積プラズマに追加する。ＳｉＦ4の堆積のため、適切な量の水素Ｈ2が必要となる。ＳｉＦ4流量に対するＨ2の比は、０．５〜５の範囲であり、好適な範囲は１．５〜２．５である。ＣＨ4及び／又はＣＦ4等の炭素含有前駆物質を更に追加し、膜組成を変更することが可能である。マスク及びボーイング予防のため、堆積は、マスク及び特徴部の側壁上で共形となる必要がある。同時に、エッチング停止を防止するために、堆積は、特徴部底部において抑制又は阻害する必要がある。加えて、堆積は、ウェーハ表面全体で均一にする必要がある。
【００２５】
堆積させた保護層は、マスク上でアモルファスシリコン含有層（又は多形シリコン）となる。シリコン保護層は、何らかのＦ、Ｃ、及びＨ成分の存在により修飾される。Ｆの存在は、異なる材料表面での選択的活性をもたらし、一部の表面において堆積が優先的に発生し、他の表面では発生しないようになる。例えば、堆積は、エッチング誘電体特徴部の底部よりも、マスク表面と、エッチング特徴部の側壁とにおいて優先される。マスク表面での優先的堆積は、マスク保護をもたらし、エッチング選択性を高める。エッチング特徴部の側壁での優先堆積は、横方向のエッチングを抑制するため、エッチング特徴部のボーイングを最小化する。
【００２６】
シリコン含有保護層の堆積は、様々な材料の様々なエッチング用途のために、堆積ガスの異なる組み合わせを含み得る、エッチング処理における独立したステップであり、可能な多段階ガス切り替え手順を使用して、マスキング特徴部を含むエッチング特徴部の周囲に、シリコン含有保護被覆が堆積により提供される。このステップを達成するために、コントローラ３３５は、第一の制御バルブ３３７により、堆積ガスソース３１２からのＳｉＦ4含有堆積ガスが処理チャンバ３００へ入るのを可能にすると同時に、第二の制御バルブ３３９により、エッチャントガスソース３１４からのエッチングガスが処理チャンバに入るのを防止する。コントローラ３３５は、更に、第一及び第二のＲＦソース３４４、３４８により供給される電力と、排気ポンプ３２０とを制御する。コントローラは、ウェーハ領域の圧力と、裏面Ｈｅ冷却圧力と、基板上のバイアスと、様々な温度とを制御するのにも使用し得る。
【００２７】
次に、マスク２０４を介して誘電層２０８がエッチングされ、図２Ｃに示したように、特徴部２１６が形成される。エッチングの用途は、一部として、誘電セルエッチング、誘電コンタクトエッチング（高アスペクト比コンタクト（ＨＡＲＣ）又はダマシン）、導体トレンチエッチング（浅型又は深型）、自己整合コンタクトエッチング、ゲートマスク開口エッチング、コンタクトエッチング、誘電体経由エッチング、二重ダマシンビアエッチング、二重ダマシントレンチエッチング、導体ゲートエッチング、導体深トレンチエッチング、導体浅トレンチ分離エッチング、及びハードマスク開口を含む。好ましくは、エッチングでは高イオンエネルギを使用して、指向性エッチングを提供する。エッチングは、図示したように、保護シリコン含有層２１２の一部を除去してもよい。一部の表面では、保護層の全てを除去してもよい。本例では、マスク２０４において側壁を形成する保護層が除去されている。保護シリコン含有層の他の部分では、部分的にのみ除去してよい。本例では、マスク２０４の上面において、保護シリコン含有層２１２の一部のみが除去されている。別の実施形態では、保護層の別の部分を部分的にエッチングで除去するか、或いは完全にエッチングで除去してよい。このステップを達成するために、コントローラ３３５は、第一の制御バルブ３３７により、堆積ガスソース３１２からの処理チャンバ３００への堆積ガスの流動を停止させると同時に、第二のバルブ３３９により、エッチャントガスソース３１４から処理チャンバへのエッチャントガスの流入を可能にする。コントローラ３３５は、第一及び第二のＲＦソース３４４、３４８により供給する電力を変更し、排気ポンプ３２０の設定を変更して、エッチングを調整し得る。コントローラは、更に、エッチング処理を調整するために、ウェーハ領域の圧力と、裏面圧力と、様々な温度とを変更するのに使用し得る。
【００２８】
特徴部が少なくとも部分的にエッチングされた後、更にエッチングするかを判断する（ステップ１１６）。これは、設定されたレシピにより、或いは測定を行うことにより、実行し得る。更なるエッチングが望ましい場合、処理サイクルは、ステップ１０８に戻り、図２Ｄに示したように、追加シリコン保護層２１８をマスクに堆積させる。本例では、古い保護層の残留部分が、新たな保護シリコン層２１８の一部となる。このステップでも、コントローラ３３５は、第一の制御バルブ３３７を開いて堆積ガスを提供し、第二の制御バルブ３３９を閉じて、エッチングガスの流入を停止する。コントローラ３３５は、堆積を調整するために他のパラメータも変更し得る。
【００２９】
特徴部は、その後、マスクを介して更にエッチングされ（ステップ１１２）、図２Ｅに示したように、更に深い特徴部２１６を提供する。このステップでも、コントローラ３３５は、第一の制御バルブ３３７を閉じて堆積ガスを停止し、第二の制御バルブ３３９を開いて、エッチングガスの流入を可能にする。コントローラ３３５は、エッチングを調整するために他のパラメータも変更し得る。
【００３０】
好ましくは、この堆積及びエッチングステップを交互に提供するサイクル又はループは、一回より多く繰り返される。好ましくは、このサイクルは、三回より多く繰り返される。好ましくは、このサイクルは、少なくとも五回繰り返される。このサイクルは、数十回繰り返してもよい。このサイクルは、１００回繰り返すことが望ましい場合がある
【００３１】
別の実施形態では、マスクにシリコン保護層を堆積させるステップ１０８の前に、エッチングステップを追加してもよい。
【００３２】
好ましくは、エッチングと保護層の堆積とは、同じチャンバで実行されるが、異なるチャンバで実行されてもよい。堆積とエッチングとを同じチャンバで行うことで、堆積とエッチングとを迅速に循環し得る。
【００３３】
好ましくは、マスクは有機材料であり、有機材料は、フォトレジスト、ポリマ、又はアモルファスカーボンとして定義される。無機材料もマスクとして使用できる。誘電体エッチング用の無機材料マスクの例は、ポリシリコンマスク及び酸化金属マスクを含む。有機材料マスク用の材料の例は、限定するわけではないが、深紫外線フォトレジスト、１９３ｎｍフォトレジスト、１５７ｎｍフォトレジスト、ＥＵＶフォトレジスト、電子ビームフォトレジスト、及びＸ線フォトレジスト等の新世代フォトレジストと、アモルファスカーボン等の他の非リソグラフィマスクとを含む。旧世代フォトレジストポリマ材料は、必要な高エッチング耐性、即ち、エッチングガス混合物に対する化学的不活性を提供するために、Ｃ−Ｃ二重結合、更にはＣ−Ｃ三重結合等の不飽和Ｃ−Ｃ結合を含むように設計される。こうした結合は強く、切断に高い活性エネルギを必要とするため、比較的低いイオンエネルギにおいて、旧世代フォトレジストは、エッチングガス混合物に対して著しく低いエッチング速度を示す可能性がある。リソグラフィ露光波長において、こうした不飽和結合は吸収を行うため、１９３ｎｍ及び１５７ｎｍを含む新世代フォトレジストは、こうした不飽和結合を含まず、フォトレジストエッチング耐性の大きな低減をもたらす。エッチング段階中にシリコン含有保護被覆をフォトレジスト上に提供することで、高いイオン衝撃エネルギにおいても、フォトレジストのエッチング耐性は大きく改善される。本発明がマスクのエッチング耐性を改善し得る高イオン衝撃エネルギは、５０〜２，０００ｅＶとなり得る。更に好ましくは、イオン衝撃エネルギは、２００〜１，５００ｅＶとなり得る。最も好ましくは、イオン衝撃エネルギは、５００〜１，０００ｅＶとなり得る。
【００３４】
この実施形態では、原位置（in-situ）プラズマ化学処理を使用して、エッチング進行中に、マスクとエッチング特徴部の垂直側壁との強化及び／又は修復を行う。この実施形態では、ウェーハを所望の時間に渡ってエッチングプラズマに露出する前及び／又は後に、プラズマ化学堆積プロセスを短時間に渡って開始する。堆積処理は、その後のエッチングによる浸食からマスクを保護するために、マスクパターン上にシリコンの薄膜が形成されるように選択される。これにより、マスクパターンの表面組成は、マスクがシリコンハードマスクの特定の有益なエッチング特性を有する疑似ハードマスクに似た作用を示すように変化する。
単一のエッチング堆積エッチングサイクル
【００３５】
図５は、本発明の別の実施形態の高レベルフローチャートである。この実施形態において、フォトレジストマスクは、エッチング対象の層上に提供される（ステップ５０４）。図６Ａは、基板上の窒化シリコン障壁層６１０の上にある、エッチング対象の誘電層６０８上に提供されたフォトレジストマスク６０４を示す。基板は、処理チャンバ内に配置される（ステップ５０６）。処理チャンバは、図３に示した処理チャンバ３００にしてよく、或いは別の処理チャンバにしてもよい。特徴部は、図９に示したボーイング深度（ｄB）までエッチングされる（ステップ５０８）。ボーイング深度（ｄB）は、所望の特徴部／積層膜のエッチング処理（群）全体の完了後に、ボーイングが発生する深度である。ボーイング深度（ｄB）は、例えば、断面走査型電子顕微鏡（ＳＥＭ）により決定できる。一例において、ボーイング深度は、０．２〜０．５μｍで発見された。しかしながら、ボーイング深度は、積層膜の種類、エッチング深度、及びエッチング時間に依存するため、ボーイング深度は、様々な条件に応じて変化する。
【００３６】
保護シリコン含有層６１８は、図６Ｃに示したように堆積させる（ステップ５１２）。好適な実施形態において、保護シリコン層６１８は、ＳｉＦ4を含む堆積ガスを提供することで形成される。プラズマは、堆積ガスから形成される。プラズマは、保護シリコン含有層６１８を堆積させる。以前の実施形態で説明したように、プラズマパラメータは、シリコンがマスクの上面に選択的に堆積し、マスク上面に最も厚い層が形成されるように調整し得る。プラズマは、より薄い層が特徴部の側壁に形成されるように、より低い選択性で特徴部の側壁に堆積させる。プラズマは、特徴部の底部に最も低い選択性で堆積させる。上記のように、ＳｉＦ4と適切なプラズマパラメータとの使用により、図示したように、特徴部６１６の底部にシリコンが堆積しない状態にできると考えられる。特徴部のエッチングは、その後、図６Ｄに示したように完了させる（ステップ５１６）。マスクは、剥離させる（ステップ５２０）。
単一の堆積エッチングサイクル
【００３７】
図７は、本発明の別の実施形態の高レベルフローチャートである。この実施形態において、マスクは、エッチング対象の層上に提供される（ステップ７０４）。図８Ａは、基板上の窒化シリコン障壁層８１０の上にある、エッチング対象の誘電層８０８上に提供されたマスク８０４を示す。基板は、処理チャンバ内に配置される（ステップ７０６）。処理チャンバは、図３に示した処理チャンバ３００にしてよく、或いは別の処理チャンバにしてもよい。保護シリコン含有層８１８は、図８Ｂに示したように堆積させる（７０８）。以前の実施形態で説明したように、プラズマパラメータは、シリコンがマスクの上面に選択的に堆積し、フォトレジスト上面に最も厚い層が形成されるように調整し得る。プラズマは、より薄い層がマスクの側壁に形成されるように、より低い選択性でマスクの側壁に堆積させる。プラズマは、誘電層上面に最も低い選択性で堆積させる。上記のように、ＳｉＦ4と適切なプラズマパラメータとの使用により、図示したように、誘電層８０８の上面にシリコンが堆積しない状態にできると考えられる。この実施形態では、特徴部が誘電層にエッチングされておらず、特徴部底部は、マスク特徴部の底部であり、誘電層の上面である。
【００３８】
この実施形態では、単一の主エッチングを用いて、図８Ｃに示したように、障壁層８１０に特徴部８１６を完全にエッチングし得る（ステップ７１２）。マスクは、その後、図８Ｄに示したように剥離させる（ステップ７１６）。
【００３９】
この実施形態において、保護シリコン含有層は、側壁のプロファイル保護ではなく、マスクを保護するために使用される。
利点
【００４０】
従来のＰＥＣＶＤにおいて、基板は、接地台座に置き、数百℃まで加熱する。ＲＦ電力を上部電極に提供することで、或いは誘導結合プラズマ（ＩＣＰ）を使用することで、堆積プラズマを維持する。ＲＦ電力を供給した下部電極にウェーハを置き、上部電極を通常は接地し、或いは別の周波数で駆動させる一般的な反応性イオンエッチング（ＲＩＥ）型プラズマエッチャには、こうした従来のＰＥＣＶＤ方法は応用できない。更に、ウェーハ電極の加熱は、能動素子の熱収支及び損傷の問題から、一般に、１００℃を十分に下回って限定される。ＳｉＦ4に基づくＰＥＣＶＤは、ＲＩＥ方式のプラズマでは、同時に発生するエッチング及びスパッタリングにより膜が継続的に除去されるため、十分な堆積が提供されないことを示唆している。最適な条件下では、意外にも、ＲＩＥ方式のプラズマにより、十分な速度で堅牢な膜を堆積可能であることが発見された。更に、最適な量のＲＦバイアス電力（例えば、２ＭＨｚ又は他の低周波電力であり、ここでの低周波電力とは５ＭＨｚ未満と定義される）により、耐性均一性及び膜堅牢性を改善できる。最適な２ＭＨｚ電力は、好ましくは０〜１０００Ｗであり、更に好ましくは５〜５００Ｗである。低バイアスエネルギを提供する他の方法も使用し得る。エッチング対象層は、誘電層（酸化シリコン等）、導電層（金属及びシリコン又は他の種類の半導体等）、又はハードマスク層（窒化シリコン及び酸窒化シリコン）にしてよい。導体層をエッチングするために、エッチングステップにおいて、塩素、フッ素、又は臭素等のハロゲンを使用してよい。
【００４１】
一部の実施形態での別の利点は、エッチングのテーパリング及びエッチングの停止が防止されることである。
【００４２】
更に、ＳｉＦ4を含む保護層ガスへのＨ2の追加により、堆積処理の制御が可能になることが意外にも発見された。
【００４３】
本発明の好適な実施形態では、堆積ガスの成分の一部がエッチングガスの成分と混合されないことが望ましく、これは分離した堆積及びエッチ処理を有する効率が何らかの混合により減少するためである。そのため、コントローラは、あるガスが別のガスを追加する前に使い果たされるように、ガス流の時間を定めるべきである。上記実施形態において、ＳｉＦ4は、エッチング中に提供されない。
【００４４】
別の不活性ガスを、アルゴンの代わりに、エッチング及び堆積の両方で搬送ガスとして使用してもよい。別の不活性ガスの例は、ヘリウム、ネオン、及び／又はキセノンである。
【００４５】
好適な実施形態において、誘電体エッチング中に、強い重合化学反応は必要ない。重合化の少ないエッチング化学反応は、テーパリング及びエッチング停止を回避するのに役立つ。
【００４６】
好適な実施形態において、一般的なＨＡＲフルオロカーボンエッチング化学反応は、ＣＨ3Ｆ又はＣＨ2Ｆ2といった別個の強い重合成分を追加することなく使用し得る。
試験結果
【００４７】
次の試験を実施した。
試験１．ブランケットシリコンウェーハ堆積及びエッチングの特徴付け
【００４８】
この試験では、ＳｉＦ4を使用してベアシリコンウェーハ上にシリコン含有膜を堆積させる方法を実証する。本例では以下の処理条件を使用した：ウェーハ領域圧力（ＷＡＰ）１００ｍＴｏｒｒ、６０ＭＨｚ５００Ｗ、ＳｉＦ4  １００ｓｃｃｍ、Ｈ2  １９０ｓｃｃｍ、Ａｒ  ２２５ｓｃｃｍ、供給ガス分布７０％中心加重、下部電極温度６０℃、上部電極温度１００℃、内域及び外域共に裏面ヘリウム圧力３０Ｔｏｒｒ、及び処理時間１８０秒。堆積膜は、ＫＬＡ  Ｆ５Ｘエリプソメータにより特徴付けした。この試験が提供するシリコン層堆積では、平均厚１４３．３ｎｍ、平均堆積速度４７．８ｎｍ／分、及び１９．７ｎｍ（１３．７％）の範囲でウェーハ全体（１６．１ｎｍ）において１１．３％の３シグマ均一性となる。堆積膜には、その後、一般的なＨＡＲ酸化物エッチング処理を６０秒間施した。エッチングしたウェーハは、新たな膜モデルにより、ＫＬＡ  Ｆ５Ｘエリプソメータで再び特徴付けした。結果として、シリコン層は、平均エッチング速度５７．１ｎｍ／分と、２７．１ｎｍ／分（４７．６％）の範囲でウェーハ全体（２０．８ｎｍ／分）において３６．５％の３シグマ均一性とを有する。
試験２．ＲＦバイアス２ＭＨｚでの堆積処理の比較
【００４９】
この試験では、２ＭＨｚで２００ＷのＲＦバイアス電力を同時に印加したことを除き、処理条件を全て試験１と同じにした。この試験が提供するシリコン層堆積では、平均厚１３３．３ｎｍ、平均堆積速度４４．４３ｎｍ／分、及び１０．４ｎｍ（７．８％）の範囲でウェーハ全体（８．７ｎｍ）において６．６％の３シグマ均一性となった。堆積膜には、その後、一般的なＨＡＲ酸化物エッチング処理を６０秒間施した。エッチングしたウェーハは、新たな膜モデルにより、ＫＬＡ  Ｆ５Ｘエリプソメータで再び特徴付けした。結果として、シリコン層は、平均エッチング速度４６．４ｎｍ／分と、５．６ｎｍ／分（１２．０％）の範囲でウェーハ全体（３．５ｎｍ／分）において７．５％の３シグマ均一性とを有する。２ＭＨｚのＲＦ電力の追加により、堆積均一性（３シグマにおける４６％の低減）と、ＨＡＲ酸化物エッチングに対する耐性（エッチング速度における２３％の低減）との両方が大幅に改善された。
試験３．部分的にエッチングされたパターン形成済みウェーハでの堆積
【００５０】
この試験では、一般的なＨＡＲ酸化物エッチングプラズマにより既に３００秒間エッチングしたウェーハに対して、試験２と同じ堆積処理を１２０秒間加えた。実施例３の断面走査型電子顕微鏡（ＳＥＭ）分析の結果を、下の表１に記載する。比較のため、３００秒間のエッチングのみの試料（比較例３）についても、分析して表１にまとめている。データは、ピンチオフ又は底部閉塞の全く無い上部ＣＤの劇的な（４４％）低減を示している。実際に、ＳｉＦ4堆積処理の過程で穴深度が１５２ｎｍ延長されることが意外にも発見された。これは、高アスペクト比の穴においてエッチング停止を引き起こすことなくマスクＣＤを縮小する上で、ＳｉＦ4に基づく堆積処理が有効な方法であることを実証している。
【表１】
2008060566.tif 000003
試験４．パターン形成済みウェーハの堆積後エッチング
【００５１】
この試験では、試験３のウェーハを、同じ一般的なＨＡＲ酸化物エッチングプラズマにより１００秒間更にエッチングし、エッチング処理全体を完了させた。その後、試料を酸素アッシングプラズマにより処理して、マスク層を除去し、ＳＥＭ用に断面化した。結果（実施例４）を下の表２に記載する。比較のため、実施例４ａは、ＳｉＦ4堆積ステップ無しで、二段階エッチング（３００秒＋１００秒）のＨＡＲエッチングを施した試料の結果を示している。表に示したように、第二の試料（エッチング−堆積−エッチング）において、ボーイングは、完全に近い形で除去されている。酸素アッシングプラズマにより、有機マスクは両試料で除去される。対照的に、無機シリコン含有不動態化層は、酸素アッシングプラズマ後も残存し、第二の試料のＳＥＭにおいて明確に視認される。これは、我々のＳｉＦ4堆積処理により、マスクから、エッチングされた穴の深さ全体に渡って、共形のシリコン含有膜薄層が堆積することを示す直接的な証拠である。シリコンに基づく側壁不動態化膜は、望ましくない横方向エッチングに対する耐性を高めるため、プロファイルのボーイングを最小化する。本例は、部分的エッチング後にＳｉＦ4堆積を付与するのが効果的なボーイング予防方法であることを示している。
【表２】
2008060566.tif 000004
試験５．継続的エッチング−堆積−エッチング処理
【００５２】
この試験では、単一のレシピ、即ち、一般的ＨＡＲエッチング２００秒、ＳｉＦ4堆積６０秒、及び一般的ＨＡＲエッチング２００秒の連続により、ウェーハを継続的に処理した。処理済みウェーハは、Ｏ2アッシングプラズマにより処理し、ＳＥＭ用に断面化した。結果を下の表３に示す（実施例５）。４００秒の継続的エッチングによる比較例（例５ａ）において、上部ＣＤは、深刻なストリエーションのため１４８ｎｍまで拡張した。深刻なストリエーションは、マスク層の損傷及び歪みの結果である。対照的に、実施例５のトップダウンＳＥＭは、エッチング完了後、ＨＡＲである穴のストリエーションの無い円形開口部を示している。表３は、更に、エッチング中にＳｉＦ4堆積ステップを加えた時に、エッチング後のマスクの残存が多いことを示している。上部のストリエーションに加え、比較例５ａは、上部とボーイング深度との間に１２９ｎｍのネッキング（狭小化）ＣＤ（図１０のｗ４）を示す（図１０参照）。対照的に、エッチング中にＳｉＦ4堆積を付与した試料では、ネッキングが見られない。本例は、ＨＡＲエッチング処理間にＳｉＦ4堆積を付与することで、ボーイングの低減だけでなく、マスク層の保護も可能となり、したがって、ストリエーション、上部ＣＤ拡張、及びネッキングが低減できることを示している。
【表３】
2008060566.tif 000005
試験６．上部ＣＤ縮小のための事前堆積
【００５３】
この試験では、単一のレシピにおいて、最初にウェーハを３０秒間のＳｉＦ4堆積により処理し、その後、４００秒間の一般的ＨＡＲ酸化物エッチングにより処理する。結果を下の表４に示す。比較のため、ＳｉＦ4の事前堆積の無い、直接的エッチングによるデータ（比較例５ａ）を同じく表４に記載する。表に示したように、エッチング前にＳｉＦ4堆積を３０秒間加えることで、３６ｎｍのＣＤ低減が達成された。更に、エッチング前ＳｉＦ4堆積処理を行った試料では、マスクの残存量が増加した。これは、ＳｉＦ4の事前堆積により、エッチング中にマスク層が保護されることを示している。
【表４】
2008060566.tif 000006
【００５４】
図１１は、本発明の実施形態の一つを用いてエッチングした特徴部１１１６の概略図である。図示したように、特徴部１１１６は、ボーイングを有しておらず、垂直なプロファイルを有している。
【００５５】
以上、本発明を幾つかの好適な実施形態により説明してきたが、本発明の範囲に含まれる変更例、置換物、及び代用等価物が存在する。更に、本発明の方法及び装置を実現する数多くの別の方法が存在することにも留意されたい。したがって、添付特許請求の範囲は、本発明の本来の趣旨及び範囲に入る全ての変更例、置換物、及び代用等価物を含むと解釈されるべきである。
【図面の簡単な説明】
【００５６】
【図１】本発明エッチング処理のフローチャートである。
【図２Ａ】本発明の処理を用いた特徴部の形成の概略図である。
【図２Ｂ】本発明の処理を用いた特徴部の形成の概略図である。
【図２Ｃ】本発明の処理を用いた特徴部の形成の概略図である。
【図２Ｄ】本発明の処理を用いた特徴部の形成の概略図である。
【図２Ｅ】本発明の処理を用いた特徴部の形成の概略図である。
【図２Ｆ】本発明の処理を用いた特徴部の形成の概略図である。
【図３】本発明を実施する際に使用し得るシステムの概略図である。
【図４Ａ】本発明を実施する際に使用し得るコンピュータシステムの概略図である。
【図４Ｂ】本発明を実施する際に使用し得るコンピュータシステムの概略図である。
【図５】本発明の別の実施形態のフローチャートである。
【図６Ａ】本発明の処理を用いた特徴部の形成の概略図である。
【図６Ｂ】本発明の処理を用いた特徴部の形成の概略図である。
【図６Ｃ】本発明の処理を用いた特徴部の形成の概略図である。
【図６Ｄ】本発明の処理を用いた特徴部の形成の概略図である。
【図７】本発明の別の実施形態の更に具体的なフローチャートである。
【図８Ａ】本発明の処理を用いた特徴部の形成の概略図である。
【図８Ｂ】本発明の処理を用いた特徴部の形成の概略図である。
【図８Ｃ】本発明の処理を用いた特徴部の形成の概略図である。
【図８Ｄ】本発明の処理を用いた特徴部の形成の概略図である。
【図９】ボーイングを引き起こす処理を用いる従来技術においてエッチングされた特徴部の概略断面図である。
【図１０】ボーイングを引き起こす処理を用いる従来技術においてエッチングされた別の特徴部の概略断面図である。
【図１１】本発明の実施形態を用いてエッチングされた特徴部の概略断面図である。
【図１】
2008060566.tif 000007
【図２Ａ】
2008060566.tif 000008
【図２Ｂ】
2008060566.tif 000009
【図２Ｃ】
2008060566.tif 000010
【図２Ｄ】
2008060566.tif 000011
【図２Ｅ】
2008060566.tif 000012
【図２Ｆ】
2008060566.tif 000013
【図３】
2008060566.tif 000014
【図４Ａ】
2008060566.tif 000015
【図４Ｂ】
2008060566.tif 000016
【図５】
2008060566.tif 000017
【図６Ａ】
2008060566.tif 000018
【図６Ｂ】
2008060566.tif 000019
【図６Ｃ】
2008060566.tif 000020
【図６Ｄ】
2008060566.tif 000021
【図７】
2008060566.tif 000022
【図８Ａ】
2008060566.tif 000023
【図８Ｂ】
2008060566.tif 000024
【図８Ｃ】
2008060566.tif 000025
【図８Ｄ】
2008060566.tif 000026
【図９】
2008060566.tif 000027
【図１０】
2008060566.tif 000028
【図１１】
2008060566.tif 000029
【外国語明細書】
1. TITLE OF THE INVENTION
METHOD FOR PLASMA ETCHING PERFORMANCE ENHANCEMENT
2. DETAILED DESCRIPTION OF THE INVENTION
BACKGROUND OF THE INVENTION
1.   Field of the Invention
[0001]     The invention relates to a method of obtaining a structure on a semiconductor wafer by etching through structures defined by an etch mask using a plasma.
2.   Description of the related art
[0002]     In semiconductor plasma etching applications, a plasma etcher is usually used to transfer a photoresist mask pattern into a circuit and line pattern of a desired thin film and/or filmstack (conductors or dielectric insulators) on a Si wafer.  This is achieved by etching away the films (and filmstacks) underneath the photoresist materials in the opened areas of the mask pattern.  This etching reaction is initiated by the chemically active species and electrically charged particles (ions) generated by exciting an electric discharge in a reactant mixture contained in a vacuum enclosure also referred to as a reactor chamber.  Additionally, the ions are also accelerated towards the wafer materials through an electric field created between the gas mixture and the wafer materials, generating a directional removal of the etching materials along the direction of the ion trajectory in a manner referred to as anisotropic etching.  At the finish of the etching sequence, the masking materials are removed by stripping it away, leaving in its place a replica of the lateral pattern of the original intended mask patterns.  During the etching process, the mask materials are usually eroded and/or damaged in exchange for the pattern transfer.  Consequently, some of the damage and erosion also may be transferred to the underlying layers leaving such undesirable pattern distortions such as striation, CD enlargement, etc.
[0003]     The objective of the etching methodology, therefore, includes reducing the photoresist mask erosion to enhance the fidelity of the pattern transfer from the photoresist mask patterns.
[0004]     In a dielectric etch, the aspect ratio (AR) is defined as the ratio between the feature depth (d) and width (w1) as shown in FIG. 9, which shows a photoresist mask 904 over a dielectric layer 908 over a silicon nitride barrier layer 910.  The dielectric layer 908 has been etched forming features 916, which have bowed sidewalls.  In high aspect ratio (HAR) dielectric etch, where AR is greater than 10, one must meet many competing requirements:
・High etch selectivity between the dielectric layer and the mask layer
・Vertically straight feature profile
・Control of the critical dimensions(CD)
[0005]     Higher etch selectivity is needed to preserve the mask pattern throughout the etch process, and prevent undesirable irregular deviations (striations) in the etch profile.  A vertically straight feature profile is necessary to maintain device yield.  There are several mechanisms to cause deviations from the vertically straight profile:  bowing refers to widening in the upper-middle portion of the feature (w2 > w1 in FIG. 9); necking refers to narrowing near the top of the feature (w4 < w1 in FIG. 10); tapering refers to narrowing towards the bottom of the feature (w2 > w3); and twisting refers to random deviation of the position and orientation at the bottom of the feature or the distortion of the bottom shape, leading to misalignment to the underlying active devices.  The bowing depth dB is shown as the depth where bowing occurs, as shown.  CD control has become increasingly critical as feature sizes continue to shrink.  Often times, reduction or shrink of the CD from the values defined in the mask must be achieved during HAR etch.
[0006]     FIG. 10 is a schematic view of another etch performed using conventional techniques to form features 1016.  In this example, a necking occurs to form a feature width w4, before a bowing occurs forming a feature width w2.
[0007]     Efforts have been made in the prior art to solve these problems.  One of the most challenging problem is bow protection, or to eliminate vertical profile bowing.  A common conventional method is to use polymerizing fluorocarbon chemistry to passivate the feature sidewalls during plasma etch.  However, this approach is limited by the complex competing chemistries, and trade-offs between bow protection and etch stop.  As aspect ratio further increases, this conventional method has become inadequate for bow protection.  Variations in sidewall passivation (deposition) while etching have been explored, for example:  Providing passivation additives during an etch step increases the propensity for polymerization during plasma etch, leading to enhanced sidewall passivation and bow protection.  However, the etch chemistry becomes even more complicated, and consequently more susceptible to trade-off limitations such as etch stop.
SUMMARY OF THE INVENTION
[0008]     To achieve the foregoing and in accordance with the purpose of the present invention, a method for etching features in a dielectric layer is provided.  A mask is formed over the dielectric layer.  A protective silicon-containing coating is formed on exposed surfaces of the mask.  The features are etched through the mask and protective silicon-containing coating.
[0009]     In another manifestation of the invention a method of etching features in a dielectric layer is provided. A mask is formed over a dielectric layer.  Features are partially etched into the dielectric layer.  A protective silicon-containing coating is formed on sidewalls of the partially etched features.  The features are completely etched.
[0010]     In another manifestation of the invention an apparatus for forming features in a dielectric layer disposed below a mask is provided.  A plasma processing chamber, comprising a chamber wall forming a plasma processing chamber enclosure, a substrate support for supporting a substrate within the plasma processing chamber enclosure, a pressure regulator for regulating the pressure in the plasma processing chamber enclosure, at least one electrode for providing power to the plasma processing chamber enclosure for sustaining a plasma, a gas inlet for providing gas into the plasma processing chamber enclosure, and a gas outlet for exhausting gas from the plasma processing chamber enclosure is provided.  A gas source is in fluid connection with the gas inlet, where the gas source comprises a silicon-containing deposition gas source and an etching gas source.  A controller is controllably connected to the gas source and the at least one electrode and comprises at least one processor and computer readable media.  The computer readable media comprises computer readable code for forming a silicon containing coating on exposed surfaces of the mask, comprising computer readable code for providing a silicon-containing deposition gas from the silicon-containing gas source, computer readable code for forming the silicon-containing deposition gas into a plasma, computer readable code for depositing a silicon-containing layer from the plasma on exposed surface of the mask, and computer readable code for terminating the providing the silicon-containing deposition gas from the silicon-containing gas source.  The computer readable media further comprises computer readable code for etching features through the mask and protective silicon containing layer, comprising computer readable code for providing an etch gas from the etch gas source, computer readable code for forming the etch gas into a plasma, which etches features into the dielectric layer, and computer readable code for terminating the providing the etch gas from the etch gas source.
[0011]     These and other features of the present invention will be described in more details below in the detailed description of the invention and in conjunction with the following figures.
[0012]     The present invention is illustrated by way of example, and not by way of limitation, in the figures of the accompanying drawings and in which like reference numerals refer to similar elements.
DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS
[0013]     The present invention will now be described in detail with reference to a few preferred embodiments thereof as illustrated in the accompanying drawings.  In the following description, numerous specific details are set forth in order to provide a thorough understanding of the present invention.  It will be apparent, however, to one skilled in the art, that the present invention may be practiced without some or all of these specific details.  In other instances, well known process steps and/or structures have not been described in detail in order to not unnecessarily obscure the present invention.
[0014]     The invention provides an etch with a non-etching step where a silicon-containing layer is deposited to allow improved mask to dielectric etch selectivity and/or reduce bowing to provide more vertical profiles.  More preferably, the invention provides high etch selectivities to allow the etching of high aspect ratio (HAR) features in a dielectric layer with a ratio of a feature depth to feature width greater than 10:1, in addition to vertically straight feature profile (sidewalls) and control of critical dimension (CD).  Preferably, the vertical sidewalls are sidewalls that from bottom to top make an angle between 88° to 90° with the bottom of the features.
[0015]     Higher selectivity preserves the mask to allow for thinner mask patterns for improved resolution and prevents undesirable irregular deviations (striations) in the etch profile.
[0016]     The inventive etch process may be implemented through various embodiments.  To facilitate understanding, FIG. 1 is a high level flow chart that may be used in some embodiments of the invention.  A mask is provided on a layer to be etched (step 104).  FIG. 2A shows a mask 204, which has been formed on a dielectric layer 208 to be etched which is over a silicon nitride barrier layer 210, which is on a substrate.  The substrate is placed in a process chamber (step 106).
[0017]     FIG. 3 is a schematic view of a process chamber 300 that may be used in the preferred embodiment of the invention.  In this embodiment, the plasma processing chamber 300 comprises confinement rings 302, an upper electrode 304, a lower electrode 308, a gas source 310, and an exhaust pump 320.  The gas source 310 comprises a deposition gas source 312, an etchant gas source 314, and an additional gas source 316.  Within plasma processing chamber 300, the substrate wafer 380 is positioned upon the lower electrode 308.  The lower electrode 308 incorporates a suitable substrate chucking mechanism (e.g., electrostatic, mechanical clamping, or the like) for holding the substrate wafer 380.  The reactor top 328 incorporates the upper electrode 304 disposed immediately opposite the lower electrode 308.  The upper electrode 304, lower electrode 308, and confinement rings 302 define the confined plasma volume 340.  Gas is supplied to the confined plasma volume by gas source 310 through a gas inlet 343 and is exhausted from the confined plasma volume through the confinement rings 302 and an exhaust port by the exhaust pump 320.  The exhaust pump 320 forms a gas outlet for the plasma processing chamber.  A first RF source 344 is electrically connected to the upper electrode 304.  A second RF source 348 is electrically connected to the lower electrode 308.  Chamber walls 352 define a plasma enclosure in which the confinement rings 302, the upper electrode 304, and the lower electrode 308 are disposed.  Both the first RF source 344 and the second RF source 348 may comprise a 60 MHz power source, a 27 MHz power source, and a 2 MHz power source. Different combinations of connecting RF power to the electrode are possible.  A 300 mm Flex45 front end dielectric etcher made by LAM Research CorporationTM of Fremont, California may be used in a preferred embodiment of the invention.  A controller 335 is controllably connected to the first RF source 344, the second RF source 348, the exhaust pump 320, a first control valve 337 connected to the deposition gas source 312, a second control valve 339 connected to the etchant gas source 314, and a third control valve 341 connected to the additional gas source 316.  The gas inlet 343 provides gas from the gas sources 312, 314, 316 into the plasma processing enclosure.  A showerhead may be connected to the gas inlet 343. The gas inlet 343 may be a single inlet for each gas source or a different inlet for each gas source or a plurality of inlets for each gas source or other possible combinations.
[0018]     FIG.'S 4A and 4B illustrate a computer system 400, which is suitable for using as the controller 335.  FIG. 4A shows one possible physical form of a computer system that may be used for the controller 335.  Of course, the computer system may have many physical forms ranging from an integrated circuit, a printed circuit board, and a small handheld device up to a huge super computer.  Computer system 400 includes a monitor 402, a display 404, a housing 406, a disk drive 408, a keyboard 410, and a mouse 412.  Disk 414 is a computer-readable medium used to transfer data to and from computer system 400.
[0019]     FIG. 4B is an example of a block diagram for computer system 400.  Attached to system bus 420 is a wide variety of subsystems.  Processor(s) 422 (also referred to as central processing units, or CPUs) are coupled to storage devices, including memory 424.  Memory 424 includes random access memory (RAM) and read-only memory (ROM).  As is well known in the art, ROM acts to transfer data and instructions uni-directionally to the CPU and RAM is used typically to transfer data and instructions in a bi-directional manner.  Both of these types of memories may include any suitable type of the computer-readable media described below.  A fixed disk 426 is also coupled bi-directionally to CPU 422; it provides additional data storage capacity and may also include any of the computer-readable media described below.  Fixed disk 426 may be used to store programs, data, and the like and is typically a secondary storage medium (such as a hard disk) that is slower than primary storage.  It will be appreciated that the information retained within fixed disk 426 may, in appropriate cases, be incorporated in standard fashion as virtual memory in memory 424.  Removable disk 414 may take the form of any of the computer-readable media described below.
[0020]     CPU 422 may be also coupled to a variety of input/output devices, such as display 404, keyboard 410, mouse 412, and speakers 430.  In general, an input/output device may be any of: video displays, track balls, mice, keyboards, microphones, touch-sensitive displays, transducer card readers, magnetic or paper tape readers, tablets, styluses, voice or handwriting recognizers, biometrics readers, or other computers. CPU 422 optionally may be coupled to another computer or telecommunications network using network interface 440.  With such a network interface, it is contemplated that the CPU might receive information from the network, or might output information to the network in the course of performing the above-described method steps.  Furthermore, method embodiments of the present invention may execute solely upon CPU 422 or may execute over a network such as the Internet in conjunction with a remote CPU that shares a portion of the processing.
[0021]     In addition, embodiments of the present invention further relate to computer storage products with a computer-readable medium that have computer code thereon for performing various computer-implemented operations. The media and computer code may be those specially designed and constructed for the purposes of the present invention, or they may be of the kind well known and available to those having skill in the computer software arts. Examples of computer-readable media include, but are not limited to: magnetic media such as hard disks, floppy disks, and magnetic tape; optical media such as CD-ROMs and holographic devices; magneto-optical media such as floptical disks; and hardware devices that are specially configured to store and execute program code, such as application-specific integrated circuits (ASICs), programmable logic devices (PLDs) and ROM and RAM devices. Examples of computer code include machine code, such as produced by a compiler, and files containing higher level code that are executed by a computer using an interpreter.  Computer readable media may also be computer code transmitted by a computer data signal embodied in a carrier wave and representing a sequence of instructions that are executable by a processor.
[0022]     A protective silicon-containing layer 212 is formed on the mask 204, as shown in FIG. 2B (step 108).  It is preferred that the protective silicon-containing layer is formed using a silicon precursor gas comprising SiF4.  Without being bound by theory, it is believed that SiF4 provides both silicon, which is deposited for the silicon-containing protective layer, and fluorine, which provides some profile shaping of the silicon layer, and prevents etch stop at the bottom of the features to be etched.  It is preferred that the deposition be asymmetric so that the amount of deposition is formed preferentially more on the masking material and feature sidewalls than on the bottom of the etched dielectric features.  As can be seen in FIG. 2B, a thicker protective silicon layer 212 is formed on the top of the mask 204 than on the dielectric surface on the bottom of the feature.  Preferably, as shown in FIG. 2B, the fluorine removes the silicon on the bottom of the feature.  In the preferred embodiment, the deposition is done in-situ in an etch chamber using a chemical vapor deposition (CVD) process, which also deposits a thin protective layer on the sidewall of the mask.  Preferably, the deposition uses some ion energy to allow for selectivity of such deposition.  When the deposition is completed, the flow of the deposition gas may be stopped.
[0023]     In other embodiments, the processing conditions may be changed to vary the thickness and spatial distribution of the silicon protective layer.  For example, it may be desirable to form a thicker coating on the sidewall of the etching structures as the etching proceeds deeper in order to protect the etching structure from further distortion or bowing by the subsequent etching.  A variation of processing conditions may provide for this.  Since depositing the protective silicon layer and etching are separate steps, the process conditions for depositing the protective silicon-containing layer may be optimized for this result without interfering with the etching process.
[0024]     Examples of deposition chemistries that may be used for CVD deposition of the silicon-containing protective layer may be, but are not limited to SiH4, Si(CH3)4, SiH(CH3)3, SiH2(CH3)2, SiH3(CH3), Si(C2H5)4, SiF4, and other organosilicon compounds such as Si(OC2H5)4.  It is preferred that these chemicals have a halogen to silicon ratio of no greater than 4:1.  SiF4 is the most preferred precursor because it is nonflammable and readily available/present in semiconductor production fabs.  To release silicon from SiF4 for deposition, a fluorine scavenger such as hydrogen (H2) is added in the deposition plasmas.  For SiF4 deposition, adequate amount of hydrogen H2 is needed.  The ratio of H2 to SiF4 flow rates is in the range of 0.5 -5, and the preferred range is 1.5 to 2.5.)  Carbon-containing precursors such as CH4 and/or CF4 can also be added to change the film composition.  For mask and bow protection, the deposition must be conformal over the mask and feature sidewalls.  At the same time, to prevent etch stop, the deposition must be inhibited or impeded at the bottom of the features.  In addition, the deposition must be uniform over the entire wafer surface.
[0025]     The deposited protective layer is an amorphous silicon containing layer (or polymorphous silicon) over the mask.  The silicon protective layer is modified with the presence of some F, C, and H components.  The presence of F causes selective activity on different material surfaces such that deposition occurs preferentially on some but not the other surfaces.  For example, deposition is more preferential on the mask surfaces and on the sidewalls of the etched features than on the bottom of the etched dielectric features.  Preferential deposition on the mask surfaces results in mask protection and improves etch selectivity.  Preferential deposition on the sidewalls of the etched features inhibits lateral etching, hence minimizes bowing of the etched features.
[0026]     The deposition of the silicon-containing protective layer is an independent step in the etch process which may include different combinations of deposition gases for different etching applications of different materials, where the deposition provides a silicon-containing protective coating around the etching features, including the masking features, using possible multistep gas switching sequences.  To accomplish this step, the controller 335 may cause the first control valve 337 to allow a SiF4 containing deposition gas from the deposition gas source 312 into the process chamber 300, while causing the second control valve 339 from preventing etching gas from the etchant gas source 314 from entering the process chamber.  The controller 335 may also control the power supplied by the first and second RF sources 344, 348 and the exhaust pump 320.  The controller may also be used to control the wafer area pressure, backside He cooling pressure, the bias on the substrate, and various temperatures.
[0027]     Next, the dielectric layer 208 is etched through the mask 204, to form the feature 216, as shown in FIG. 2C.  Etching applications may include, but are not limited to, a dielectric cell etch, a dielectric contact etch (high aspect ratio contact (HARC) or damascene), conductor trench etch (shallow or deep), self-aligned contact etch, gate mask open etch, contact etch, via dielectric etch, dual-damascene via etch, dual damascene trench etch, conductor gate etch, conductor deep trench etch, conductor shallow trench isolation etch, and hardmask opening.  Preferably, the etch uses a high ion energy to provide a directional etch.  The etch may remove some of the protective silicon-containing layer 212, as shown.  All of the protective layer on some of the surfaces may be removed.  In this example, the protective layer forming the side wall on the mask 204 has been removed.  Other parts of the protective silicon-containing layer may only be partially removed.  In this example, only part of the protective silicon-containing layer 212 on the top surface of the mask 204 has been removed.  In other embodiments, other parts of the protective layer may be partially etched way or completely etched away.  To accomplish this step, the controller 335 may cause the first control valve 337 to stop the flow of the deposition gas from the deposition gas source 312 into the process chamber 300, while causing the second valve 339 to allow the etching gas from the etchant gas source 314 to flow into the process chamber.  The controller 335 may change the power supplied by the first and second RF sources 344, 348 and change the setting of the exhaust pump 320 to accommodate the etching.  The controller may also be used to change the wafer area pressure, backside pressure, and various temperatures to accommodate the etching process.
[0028]     After the feature is at least partially etched, a determination is made on whether to etch more (step 116).  This may be done by a set recipe or by taking a measurement.  If more etching is desired, then the process cycles back to step 108, where an additional silicon  protective layer 218 is deposited on the mask, as shown in FIG. 2D.  In this example, the remaining part of the old protective layer becomes part of the new protective silicon layer 218.  In this step, again the controller 335 opens the first control valve 337 to provide deposition gas and closes the second control valve 339 to stop the flow of the etching gas.  The controller 335 may also change other parameters to accommodate the deposition.
[0029]     The feature is then further etched through the mask (step 112), providing a deeper feature 216, as shown in FIG. 2E.  In this step, again the controller 335 closes the first control valve 337 to stop the deposition gas and opens the second control valve 339 to allow the flow of the etching gas.  The controller 335 may also change other parameters to accommodate the etching.
[0030]     Preferably, this cycle or loop of providing alternating deposition and etching steps is repeated more than once.  Preferably, this cycle is repeated more than three times.  Preferably, this cycle is repeated at least five times.  This cycle may be repeated dozens of times.  It may be desirable to repeat this cycle 100 times.
[0031]     In other embodiments, an etch step may be added before step 108 for depositing a silicon protective layer on the mask.
[0032]     Preferably, the etching and the deposition of the protective layer are done in the same chamber, but may be done in different chambers.  Since the deposition and etch are done in the same chamber, cycling between the deposition and etch may be done quickly.
[0033]     Preferably, the mask is an organic material, wherein organic material is defined as a photoresist, polymer, or amorphous carbon.  Inorganic materials can also be used as mask.  Examples of inorganic material mask for dielectric etching include poly-silicon mask and metal oxide mask.  Examples of materials for the organic material mask may include, but are not limited to the newer generation of photoresist, such as, deep UV photoresist, 193 nm photoresist, 157 nm photoresist, EUV photoresist, e-beam photoresist, and x-ray photoresist, and other non-lithographic masks such as amorphous carbon.  The older generation of photoresist polymer materials are designed to contain unsaturated C-C bonds, such as the C-C double bond and even C-C triple bonds to provide the required high etching resistance, namely, chemical inertness to the etching gas mixture.  These bonds are strong and require a high activation energy to break and therefore, at relatively low ion energies, the older generation photoresist can show remarkably low etching rate to the etching gas mixture.  The newer generation of photoresist, including 193 nm and 157 nm, does not contain these unsaturated bonds because these unsaturated bonds absorb at the lithography exposure wavelength, leading to much reduced photoresist etching resistance.  By providing a silicon-containing protective coating on the photoresist during the etching phase, the etching resistance of the photoresist is much improved, even at high ion bombardment energy.  The high ion bombardment energies at which the invention may improve etching resistance of the mask may be 50-2,000 eV.  More preferably, the ion bombardment energy may be 200-1,500 eV.  Most preferably, the ion bombardment energy is 500-1,000 eV.
[0034]     In this embodiment, an in-situ plasma chemical process is used to enhance and/or repair the mask, as well as the vertical sidewalls of etching features, during the etching progression.  In this embodiment, a plasma chemical deposition process is initiated for a short duration before and/or after the wafer is exposed to an etching plasma for a desired duration.  The deposition process is chosen in such a way that a thin film of silicon is formed on the mask pattern to protect the mask from later etch erosion.  This changes the surface composition of the mask pattern such that the mask behaves like a pseudo hardmask, having certain beneficial etching characteristics of a silicon hardmask.
Single Etch Deposition Etch Cycle
[0035]     FIG. 5 is a high level flow chart of another embodiment of the invention.  In this embodiment, a photoresist mask is provided on a layer to be etched (step 504).  FIG. 6A shows a photoresist mask 604, which has been provided on a dielectric layer 608 to be etched, which is over a silicon nitride barrier layer 610, which is on a substrate.  The substrate is placed in a process chamber (step 506).  The process chamber may be the process chamber 300 shown in FIG. 3 or another process chamber.  Features are etched to a bowing depth (dB) (step 508), as shown in FIG. 9.  Bowing depth (dB) is the depth where bowing occurs after the entire etch process(es) are completed for the desired feature/film stack.  Bowing depth (dB) can be determined, for example, by cross section scanning electron microscopy (SEM).  In one example, bowing depths were found to be between 0.2 to 0.5 μm.  However, bowing depths are dependent on the type of film stack, the etch depth, and etch time, and therefore bowing depths vary depending on different conditions.
[0036]     A protective silicon-containing layer 618 is deposited (step 512), as shown in FIG. 6C.  In the preferred embodiment, the protective silicon layer 618 is formed by providing a deposition gas comprising SiF4.  A plasma is formed from the depositing gas.  The plasma deposits a protective silicon-containing layer 618.  As discussed in the previous embodiment, plasma parameters may be adjusted so that the silicon is selectively deposited on the top surface of the mask forming the thickest layer on the top surface of the mask.  The plasma may then be less selectively deposited on the sidewalls of the feature, to form a thinner layer over the sidewalls of the feature.  The plasma is least selectively deposited on the bottom of the feature.  As discussed above, it is believed that the use of SiF4 and the proper plasma parameters allows for no silicon deposition on the bottom of the feature 616, as shown.  The etch of the feature is then completed (step 516), as shown in FIG. 5D.  The mask is stripped (step 520). 
Single Deposition Etch Cycle
[0037]     FIG. 7 is a high level flow chart of another embodiment of the invention.  In this embodiment, a mask is provided on a layer to be etched (step 704).  FIG. 8A shows a mask 804, which has been provided on a dielectric layer 808 to be etched, which is over a silicon nitride barrier layer 810, which is on a substrate.  The substrate is placed in a process chamber (step 706).  The process chamber may be the process chamber 300 shown in FIG. 3 or another process chamber.  A protective silicon-containing layer 818 is deposited (708), as shown in FIG. 8B.  As discussed in the previous embodiments, plasma parameters may be adjusted so that the silicon is selectively deposited on the top surface of the mask forming the thickest layer on the top surface of the photoresist.  The plasma may then be less selectively deposited on the sidewalls of the mask, to form a thinner layer over the sidewalls of the mask.  The plasma is least selectively deposited on the top surface of the dielectric layer.  As discussed above, it is believed that the use of SiF4 and the proper plasma parameters allows for no silicon deposition on the top surface of the dielectric layer 808, as shown.  In this embodiment, where features have not yet been etched into the dielectric layer, the bottom of the feature is the bottom of the mask feature, which is the top surface of the dielectric layer.
[0038]     In this embodiment, a single main etch may be used to completely etch a feature 816 (step 712) to the barrier layer 810, as shown in FIG. 8C.  The mask is then stripped (step 716), as shown in FIG. 8D.
[0039]     In this embodiment, the protective silicon-containing layer is used to protect the mask, not for sidewall profile protection.
Advantages
[0040]     In conventional PECVD, the substrate is placed on a grounded pedestal and heated to several hundred degrees ℃.  The deposition plasma is sustained by RF powering the top electrode, or by using inductively coupled plasmas (ICP).  Such conventional PECVD method is not applicable to common reactive ion etch (RIE) type plasma etchers, where the wafer is placed on the RF powered lower electrode, and the top electrode is typically grounded or driven by a separate frequency.  Furthermore, wafer electrode heating is commonly limited to well below 100°C due to active device thermal budget and damage concerns.  SiF4 based PECVD suggests that RIE mode plasma would not provide adequate deposition since the film is continuously removed by simultaneous etching and sputtering.  It has been unexpectedly discovered that a robust film can be deposited at adequate rates with an RIE mode plasma under optimal conditions.  Furthermore, adding an optimal amount of RF bias power (for example 2 MHz or another low frequency power, where low frequency power is defined as less than 5 MHz) can improve the deposition uniformity and film robustness.  The optimal 2 MHz power is preferably 0-1000 W, or more preferably 5-500 W.  Other methods of providing a low bias energy may be used.  The layer to be etched may be a dielectric layer (such as silicon oxide), a conductive layer (such as metal and silicon or other type of semiconductors), or a hardmask layer (such as silicon nitride and silicon oxynitride).  For etching a conductor layer, halogens, such as chlorine, fluorine, or bromine, may be used in the etching step.
[0041]     Another advantage of some embodiments is that etch tapering and etch stopping are prevented.
[0042]     It has also been unexpectedly found that the addition of H2 to a protective layer gas comprising SiF4 allows for control of the deposition process.
[0043]     In the preferred embodiment of the invention, it is desirable that some of the components of the deposition gas are not mixed with components of the etch gas, since some mixing decreases the efficiency of having a separate deposition and etch process.  As a result, the controller should time the gas flows so that one gas is depleted before another gas is added.  In the above embodiments, SiF4 is not provided during the etch.
[0044]     Other inert gases instead of argon may be used as carrier gases during both the etching and deposition.  An example of another inert gas would be helium, neon, and/or xenon.
[0045]     In a preferred embodiment heavily polymerizing chemistry is not required during the dielectric etch.  Less polymerizing etch chemistry helps to avoid tapering and etch stop.
[0046]     In a preferred embodiment, typical HAR fluorocarbon etching chemistry may be used without adding a separate heavily polymerizing component such as CH3F or CH2F2.
TEST RESULTS
[0047]     The following tests were performed:
Test 1.  Blanket silicon wafer deposition and etch characterization
[0048]     This test demonstrates the method of using SiF4 to deposit silicon-containing films on a bare silicon wafer.  The following process conditions were used in this example:  wafer area pressure (WAP) 100 mTorr, 500 W of 60 MHz RF, 100 sccm SiF4, 190 sccm H2, 225 sccm Ar, feed gas distribution 70％ center weight, lower electrode temperature 60 ℃, upper electrode temperature 100 ℃, backside helium pressure 30 Torr for both the inner and outer zones, and process time 180 seconds.  The deposited film was characterized by a KLA F5X ellipsometer.  This test provides a silicon layer deposition with a mean thickness of 143.3 nm, a mean deposition rate of 47.8 nm/min, and 3-sigma uniformity of 11.3％ over the entire wafer (16.1 nm) with a range of 19.7 nm (13.7％).  The deposited film was then subjected to 60 seconds of a typical HAR oxide etch process.  The etched wafer was then re-characterized by the KLA F5X ellipsometer with a new film model.  As a result, the silicon layer has a mean etch rate of 57.1 nm/min, and 3-sigma uniformity of 36.5％ over the entire wafer (20.8 nm/min) with a range of 27.1 nm/min (47.6％).
Test 2.  Comparison of the deposition process with 2 MHz RF bias
[0049]     In this test, all the process conditions were the same as those in Test 1 except that 200 W of 2 MHz RF bias power was applied at the same time.  This test provided a silicon layer deposition with a mean thickness of 133.3 nm, a mean deposition rate of 44.43 nm/min, and 3-sigma uniformity of 6.6％ over the entire wafer (8.7 nm) with a range of 10.4 nm (7.8％).  The deposited film was then subject to 60 seconds of a typical HAR oxide etch process.  The etched wafer was then re-characterized by the KLA F5X ellipsometer with a new film model.  As a result, the silicon layer has a mean etch rate of 46.4 nm/min, and 3-sigma uniformity of 7.5％ over the entire wafer (3.5 nm/min) with a range of 5.6 nm/min (12.0％).  The addition of 2 MHz RF power significantly improved both the deposition uniformity (46％ reduction in 3-sigma) and resistance to HAR oxide etch (23％ reduction in etch rate).
Test 3.  Deposition on a partially etched patterned wafer
[0050]     In this test, the same deposition process as in Test 2 was applied for 120 seconds to a wafer that was already etched by 300 seconds of a typical HAR oxide etch plasma.  Cross section scanning electron microscopy (SEM) analysis results of Example 3 are given in Table 1 below.  For comparison, sample with 300 seconds of etch only (Comparative Example 3a) are also analyzed and summarized in Table 1. The data indicate a dramatic (44％) reduction of the top CD without any pinch-off or bottom plugging.  In fact, it was found unexpectedly the hole depth was extended by 152 nm in the course of the SiF4 deposition process.  This demonstrates that SiF4-based deposition process is an effective method to shrink the mask CDs without causing etch stop in high aspect ratio holes.
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Test 4.  Post-deposition etch of patterned wafers
[0051]     In this test, the wafers from Test 3 were further etched by 100 seconds of the same typical HAR oxide etch plasma to complete the full etch processes.  The samples were then processed with an oxygen ashing plasma to remove the mask layer, and cross sectioned for SEM.  The results (Example 4) are given in Table 2 below.  For comparison, example 4a shows the results for a sample underwent 2-step etch (300 seconds + 100 seconds) HAR etch without SiF4 deposition step.  As shown in the table, bowing is nearly completely eliminated in the second sample (etch-deposition-etch).  The oxygen ashing plasma removes the organic mask from both samples.  In contrast, the inorganic silicon-containing passivation layer survives the oxygen ashing plasma, and is clearly visible in the SEM of the second sample.  This is a direct evidence that our SiF4 deposition process deposit a thin layer of silicon-containing film conformally from the mask all the way deep down into the etched holes.  The silicon-based sidewall passivation film is more resistant to the undesirable lateral etch, therefore minimizing bowing of the profile.  This example shows applying a SiF4 deposition after partial etch is an effective bow protection method.
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Test 5.  Continuous etch-deposition-etch process
[0052]     In this test, the wafer was continuously processed with the following sequence in a single recipe:  200 seconds of the typical HAR etch, 60 seconds of SiF4 deposition, and 200 seconds of the typical HAR etch.  The processed wafer was then subjected to O2 ashing plasma, and cross sectioned for SEM.  The results are shown in Table 3 below (Example 5).  In the comparative example of 400 seconds continuous etch (Example 5a), the top CD was blown out to 148 nm due to severe striation.  Severe striation is a consequence of damage and distortion of the mask layer.  In contrast, top down SEM of Example 5 shows striation free circular opening of the HAR holes after etch completion.  Table 3 also shows more mask remained after etch when SiF4 deposition step is applied during etch.  In addition to top striation, comparative example 5a shows a necking (narrowing) CD (w4 in Figure 10) of 129 nm between the top and the bow depth (see Figure 10).  In contrast, no necking is observed in the sample in which the SiF4 deposition was applied during etch.  This example shows that applying SiF4 deposition in between the HAR etch process can not only reduce bow, but also protect the mask layer hence reduce striation, top CD blown out, and necking.
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Test 6.  Pre-deposition for top CD shrink
[0053]     In this test, the wafer was first processed with 30 seconds of SiF4 deposition, followed by 400 seconds of the typical HAR oxide etch in a single recipe.  The results are shown in Table 4 below.  For comparison, data from direct etch without SiF4 pre-deposition (Comparative Example 5a) are also listed in Table 4.  As shown in the table, applying 30 seconds of SiF4 deposition prior to etch achieved 36 nm top CD reduction.  Furthermore, there is more mask remained in the pre-etch SiF4 deposition treated sample.  This shows that SiF4 pre-deposition protects the mask layer during etch.
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[0054]     FIG. 11 is a schematic view of features 1116 etched using one of the embodiments of the invention.  As shown, the features 1116 do not have bowing, but have vertical profiles.
[0055]     While this invention has been described in terms of several preferred embodiments, there are alterations, permutations, and substitute equivalents, which fall within the scope of this invention.  It should also be noted that there are many alternative ways of implementing the methods and apparatuses of the present invention.  It is therefore intended that the following appended claims be interpreted as including all such alterations, permutations, and substitute equivalents as fall within the true spirit and scope of the present invention.
3. BRIEF DESCRIPTION OF THE DRAWINGS
[0056]
FIG. 1 is a flow chart of an inventive etch process.
FIG.'S 2A-F are schematic views of the formation of a feature using the inventive process.
FIG. 3 is a schematic view of a system that may be used in practicing the invention.
FIG.'S 4A-B are schematic views of a computer system that may be used in practicing the invention.
FIG. 5 is a flow chart of another embodiment of the invention.
FIG.'S 6A-D are schematic views of the formation of a feature using the inventive process.
FIG. 7 is a more specific flow chart of another embodiment of the invention.
FIG.'S 8A-D are schematic views of the formation of a feature using the inventive process.
FIG. 9 is a schematic cross-sectional view of a feature etched in the prior art using a process that causes bowing.
FIG. 10 is a schematic cross-sectional view of another feature etched in the prior art using a process that causes bowing.
FIG. 11 is a schematic cross-sectional view of a feature etched using an embodiment of the invention.
1.  A method for etching features in a dielectric layer comprising:
forming a mask over the dielectric layer;
forming a protective silicon-containing coating on exposed surfaces of the mask; and
etching the features through the mask and protective silicon-containing coating.
2.  The method, as recited in claim 1, wherein the features have bottoms, wherein the forming a protective silicon-containing coating does not deposit the silicon-containing coating on the bottoms of the features.
3.  The method, as recited in claim 1, wherein the forming the protective silicon-containing coating comprises:
providing a protective coating gas comprising at least one of SiF4, SiH4, Si(CH3)4, SiH(CH3)3, SiH2(CH3)2, SiH3(CH3), Si(C2H5)4, or other organosilicon compounds;
transforming the protective coating gas into a plasma; 
depositing the protective silicon coating from the plasma; and
stopping the protective coating gas.
4.  The method, as recited in claim 3, wherein the protective coating gas comprises SiF4.
5.  The method, as recited in claim 4, wherein the protective coating gas further comprises H2.
6.  The method, as recited in claim 5, wherein the etching the features through the mask and protective silicon-containing coating, comprises:
providing a etching gas that is CH3F and CH2F2 free, and
forming a plasma from the etch gas, which etches the features.
7.  The method, as recited in claim 6, further comprising partially etching the features into the dielectric layer to a bowing depth before forming the protective silicon coating.
8.  The method, as recited in claim 6, wherein the forming the protective silicon coating and etching the feature are performed cyclically for at least three cycles.
9.  The method, as recited in claim 3, wherein the depositing the protective coating comprises providing a bias power between 5 and 500 W.
10.  The method, as recited in claim 9, wherein the providing a bias power comprises providing a low frequency RF signal.
11.  The method, as recited in claim 10, wherein the features have vertical profiles.
12.  The method, as recited in claim 1, further comprising partially etching the features into the dielectric layer to a bowing depth before forming the protective silicon coating.
13.  The method, as recited in claim 1, wherein the mask is an organic material mask.
14.  The method, as recited in claim 1, wherein the etching the features through the mask and protective silicon-containing coating, comprises:
providing a etching gas that is CH3F and CH2F2 free; and
forming a plasma from the etch gas, which etches the features.
15.  A method of etching features in a dielectric layer, comprising:
forming a mask over a dielectric layer;
partially etching features into the dielectric layer;
forming a protective silicon-containing coating on sidewalls of the partially etched features; and
completely etching the features.
16.  The method, as recited in claim 15, wherein the partially etching features etches the features to a bowing depth.
17.  The method, as recited in claim 16, wherein the features have bottoms, wherein the forming a protective silicon-containing coating does not deposit the silicon-containing coating on the bottoms of the features.
18.  The method, as recited in claim 17, wherein the forming the protective silicon-containing coating comprises:
providing a protective coating gas comprising at least one of SiF4, SiH4, Si(CH3)4, SiH(CH3)3, SiH2(CH3)2, SiH3(CH3), Si(C2H5)4, or other organosilicon compounds;
transforming the protective coating gas into a plasma;
depositing the protective silicon coating from the plasma; and
stopping the protective coating gas.
19.  The method, as recited in claim 18, wherein the depositing the protective coating comprises providing a bias power between 5 and 500 W.
20.  The method, as recited in claim 19, wherein the providing a bias power comprises providing a low frequency RF signal.
21.  The method, as recited in claim 20, wherein the features have vertical profiles.
22.  The method, as recited in claim 15, wherein the mask is an organic material mask.
23.  The method, as recited in claim 15, wherein the completely etching the features, comprises:
providing a etch gas, which is CH3F and CH2F2 free; and
forming a plasma from the etch gas, which etches the features.
24.  An apparatus for forming features in a dielectric layer disposed below a mask, comprising:
a plasma processing chamber, comprising:
a chamber wall forming a plasma processing chamber enclosure;
a substrate support for supporting a substrate within the plasma processing chamber enclosure;
a pressure regulator for regulating the pressure in the plasma processing chamber enclosure;
at least one electrode for providing power to the plasma processing chamber enclosure for sustaining a plasma; 
a gas inlet for providing gas into the plasma processing chamber enclosure; and
a gas outlet for exhausting gas from the plasma processing chamber enclosure;
a gas source in fluid connection with the gas inlet, comprising:
a silicon-containing deposition gas source; and
an etching gas source; and
a controller controllably connected to the gas source and the at least one electrode, comprising:
at least one processor; and
computer readable media, comprising:
computer readable code for forming a silicon containing coating on exposed surfaces of the mask, comprising:
computer readable code for providing a silicon-containing deposition gas from the silicon-containing gas source;
computer readable code for forming the silicon-containing deposition gas into a plasma:
computer readable code for depositing a silicon-containing layer from the plasma on exposed surface of the mask; and
computer readable code for terminating the providing the silicon-containing deposition gas from the silicon-containing gas source; and
computer readable code for etching features through the mask and protective silicon containing layer, comprising:
computer readable code for providing an etch gas from the etch gas source;
computer readable code for forming the etch gas into a plasma, which etches features into the dielectric layer; and
computer readable code for terminating the providing the etch gas from the etch gas source.
1. ABSTRACT
A method for etching features in a dielectric layer is provided.  A mask is formed over the dielectric layer.  A protective silicon-containing coating is formed on exposed surfaces of the mask.  The features are etched through the mask and protective silicon-containing coating.  The features may be partially etched before the protective silicon-containing coating is formed.
2. REPRESENTATIVE DRAWING
Fig. 1
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