(57)【要約】【課題】高速シリアル伝送におけるパラレルシリアル変換によって生成された差動信号を出力する差動信号送信装置において、固定されたエラー以外のエラーを発生させる。【解決手段】シリアルパラレル変換を行い、差動データを出力するＳＥＲＤＥＳ部２と、制御部４に対して、出力バッファ５と擬似障害バッファ６のアウトプットイネーブル及び駆動能力の制御を指示する指示部３と、指示部３からの指示に基づいて、出力バッファ５と擬似障害バッファ６の制御を行う制御部４と、ＳＥＲＤＥＳ部２から出力された差動データを入力し、アウトプットイネーブルおよび駆動能力を制御し、ＳＥＲＤＥＳ部２から入力された差動データを制御部４の制御に従って出力する出力バッファ５と擬似障害バッファ６とを備え、出力バッファ５と擬似障害バッファ６の各々の出力の正論理（＋）と負論理（−）が逆に接続される。【選択図】図１
2008252167.tif 000002
【特許請求の範囲】
【請求項１】
高速シリアル伝送におけるパラレルシリアル変換によって生成された差動信号を出力する差動信号送信装置において、
生成した前記差動信号を分岐し、分岐した前記差動信号の位相を変化させて重畳し、または一方の差動信号のみを反転させて出力することにより、擬似的なエラー信号を出力する回路を備えることを特徴とする差動信号送信装置。
【請求項２】
生成された前記差動信号を格納し、正論理の出力手段及び負論理の出力手段によって出力する出力バッファと、
前記出力バッファの正論理の前記出力手段に対して負論理の出力手段が接続され、前記出力バッファの負論理の前記出力手段に対して正論理の出力手段が接続され、生成された前記差動信号を格納する擬似障害生成バッファと、
前記出力バッファ及び前記擬似障害生成バッファの各前記出力手段を制御する制御手段とを備え、
前記出力バッファ及び前記擬似障害生成バッファは、各前記出力手段のイネーブル及び駆動能力を切り替える切り替え手段を有し、
前記制御手段が前記切り替え手段を制御することによって、前記差動信号の位相を変化させて重畳し、または一方の差動信号のみを反転させて出力することを特徴とする請求項１に記載の差動信号送信装置。
【請求項３】
前記制御手段によって、前記出力バッファ及び前記擬似障害生成バッファの各前記出力手段をイネーブルかつ駆動能力が同一になるように制御することを特徴とする請求項２に記載の差動信号送信装置。
【請求項４】
前記制御手段によって、前記出力バッファの前記出力手段をディスイネーブル、前記擬似障害生成バッファの前記出力手段をイネーブル、かつ前記出力バッファ及び前記擬似障害生成バッファの各前記出力手段の駆動能力が同一になるように制御することを特徴とする請求項２に記載の差動信号送信装置。
【請求項５】
パラレルシリアル変換によって生成された前記差動信号を受信する差動信号受信装置が送信した、前記擬似的なエラー信号を受信して生成したエラー検出信号を受信し、当該エラー検出信号に基づいて前記差動信号のマージンを判断する判定手段を備えることを特徴とする請求項１から請求項４のいずれか１項に記載の差動信号送信装置。
【請求項６】
請求項１から請求項５のいずれか１項に記載の前記差動信号送信装置と、
前記差動信号送信装置から送信された前記差動信号を受信する差動信号受信装置とを備え、
前記差動信号受信装置が、前記擬似的なエラー信号を受信してエラーを検出した場合にエラー検出信号を生成し、生成した前記前記エラー検出信号を前記差動信号送信装置に対して送信することを特徴とする差動信号送受信システム。
【請求項７】
高速シリアル伝送におけるパラレルシリアル変換によって生成された差動信号を出力する差動信号制御方法であって、
生成した前記差動信号を分岐し、分岐した前記差動信号の位相を変化させて重畳し、または一方の差動信号のみを反転させて出力することにより、擬似的なエラー信号を出力するステップを有することを特徴とする差動信号制御方法。
【請求項８】
生成された前記差動信号を格納し、正論理の出力手段及び負論理の出力手段によって出力する出力バッファと、前記出力バッファの正論理の前記出力手段に対して負論理の出力手段が接続され、前記出力バッファの負論理の前記出力手段に対して正論理の出力手段が接続され、生成された前記差動信号を格納する擬似障害生成バッファの各前記出力手段を制御する制御ステップと、
前記制御ステップにおける制御に基づいて、各前記出力手段のイネーブル及び駆動能力を切り替える切り替えステップと、
前記差動信号の位相を変化させて重畳し、または一方の差動信号のみを反転させて出力するステップとを有することを特徴とする請求項７に記載の差動信号制御方法。
【請求項９】
前記制御ステップにおいて、前記出力バッファ及び前記擬似障害生成バッファの各前記出力手段をイネーブルかつ駆動能力が同一になるように制御することを特徴とする請求項８に記載の差動信号制御方法。
【請求項１０】
前記制御ステップにおいて、前記出力バッファの前記出力手段をディスイネーブル、前記擬似障害生成バッファの前記出力手段をイネーブル、かつ前記出力バッファ及び前記擬似障害生成バッファの各前記出力手段の駆動能力が同一になるように制御することを特徴とする請求項８に記載の差動信号制御方法。
【請求項１１】
パラレルシリアル変換によって生成された前記差動信号を受信する差動信号受信装置が送信した、前記擬似的なエラー信号を受信して生成したエラー検出信号を受信し、当該エラー検出信号に基づいて前記差動信号のマージンを判断する判定ステップを有することを特徴とする請求項７から請求項１０のいずれか１項に記載の差動信号制御方法。
【請求項１２】
高速シリアル伝送におけるパラレルシリアル変換によって生成された差動信号を出力する差動信号送信装置上で実行される差動信号制御プログラムであって、
前記差動信号送信装置に、
生成した前記差動信号を分岐し、分岐した前記差動信号の位相を変化させて重畳し、または一方の差動信号のみを反転させて出力することにより、擬似的なエラー信号を出力する処理を実行させることを特徴とする差動信号制御プログラム。
【請求項１３】
前記差動信号送信装置に、
生成された前記差動信号を格納し、正論理の出力手段及び負論理の出力手段によって出力する出力バッファと、前記出力バッファの正論理の前記出力手段に対して負論理の出力手段が接続され、前記出力バッファの負論理の前記出力手段に対して正論理の出力手段が接続され、生成された前記差動信号を格納する擬似障害生成バッファの各前記出力手段を制御する制御処理と、
前記制御ステップにおける制御に基づいて、各前記出力手段のイネーブル及び駆動能力を切り替える切り替え処理と、
前記差動信号の位相を変化させて重畳し、または一方の差動信号のみを反転させて出力する処理とを実行させることを特徴とする請求項１２に記載の差動信号制御プログラム。
【請求項１４】
前記制御処理において、前記出力バッファ及び前記擬似障害生成バッファの各前記出力手段をイネーブルかつ駆動能力が同一になるように制御することを特徴とする請求項１３に記載の差動信号制御プログラム。
【請求項１５】
前記制御ステップにおいて、前記出力バッファの前記出力手段をディスイネーブル、前記擬似障害生成バッファの前記出力手段をイネーブル、かつ前記出力バッファ及び前記擬似障害生成バッファの各前記出力手段の駆動能力が同一になるように制御することを特徴とする請求項１３に記載の差動信号制御プログラム。
【請求項１６】
前記差動信号送信装置に、
パラレルシリアル変換によって生成された前記差動信号を受信する差動信号受信装置が送信した、前記擬似的なエラー信号を受信して生成したエラー検出信号を受信し、当該エラー検出信号に基づいて前記差動信号のマージンを判断する判定処理を実行させることを特徴とする請求項１２から１５のいずれか１項に記載の差動信号制御プログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高速シリアル伝送におけるパラレルシリアル変換によって生成された差動信号を出力する差動信号送信装置、差動信号送受信システム、差動信号制御方法及び差動信号制御プログラムに関するものである。
【背景技術】
【０００２】
従来、図６にも示すように、高速シリアル伝送におけるパラレルシリアル変換によって生成された差動信号を出力する差動信号送信装置１１において、擬似的にエラーを発生させるときは、スイッチやトランジスタ１６等を用いてグランドにショートする方法を取っていた。
【０００３】
従来の信号伝送装置の一例が特許文献１（特開２００１−１６２７８号公報）に記載されている。特許文献１に記載の従来の信号伝送装置は、２つの差動出力バッファを並列に接続させ、これら２つの差動出力バッファによって、トランスが挿入された差動信号線対を駆動するものであり、これにより、差動信号線対間の電圧が２つの差動出力バッファからの出力の組み合わせによって決定され、「＋Ｖ」、「−Ｖ」、「ゼロ」の３値を出力するものである。
【特許文献１】特開２００１−１６２７８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、図６に示すような従来の差動信号送信装置１１は、擬似的にエラーを発生させるときに、スイッチやトランジスタ１６等を用いてグランドにショートする方法を取っていたため、また、他の従来技術の一例である特許文献１に記載の従来の信号伝送装置は、「＋Ｖ」、「−Ｖ」、「ゼロ」の３値を出力するものであるため、固定のエラーしか発生させることができないという問題があった。
【０００５】
（目的）
本発明の目的は、高速シリアル伝送におけるパラレルシリアル変換によって生成された差動信号を出力する差動信号送信装置において、固定されたエラー以外のエラーを発生させることが可能な差動信号送信装置、差動信号送受信システム、差動信号制御方法及び差動信号制御プログラムを提供することにある。
【課題を解決するための手段】
【０００６】
上記目的を達成するため本発明は、高速シリアル伝送におけるパラレルシリアル変換によって生成された差動信号を出力する差動信号送信装置において、生成した前記差動信号を分岐し、分岐した前記差動信号の位相を変化させて重畳し、または一方の差動信号のみを反転させて出力することにより、擬似的なエラー信号を出力する回路を備えることを特徴とする。
【０００７】
より詳細には、パラレルシリアル変換をおこなうＳＥＲＤＥＳ部と、擬似障害を指示する指示部と、擬似障害バッファを制御する制御部と、出力バッファと擬似障害バッファとを備え、また、出力バッファと擬似障害バッファは、各々のアウトプットのイネーブル／ディスイネーブル及び駆動能力を切り替える機能を有する。
【０００８】
（作用）
上記構成により、様々な位相によって擬似的なエラー信号を出力することができる。
【発明の効果】
【０００９】
本発明によれば、高速シリアル伝送におけるパラレルシリアル変換によって生成された差動信号を出力する差動信号送信装置において、差動信号の特定ビットについて、データの損失、振幅の増加及び減少、位相の反転を行うことができる。
【００１０】
その理由は、生成した差動信号を分岐し、分岐した差動信号の位相を変化させて重畳し、または一方の差動信号のみを反転させて出力することにより、擬似的なエラー信号を出力する回路を備えるため、様々な位相によって擬似的なエラー信号を出力することができるからである。
【発明を実施するための最良の形態】
【００１１】
（第１の実施の形態）
以下、本発明の第１の実施の形態について図を用いて詳細に説明する。
【００１２】
（第１の実施の形態の構成）
図１は、本実施の形態の高速シリアル伝送における擬似障害信号送信回路の構成を示すブロック図である。
【００１３】
図１を参照すると、本実施の形態による擬似障害信号送信回路１は、ＳＥＲＤＥＳ（シリアライザ／デシリアライザ）部２と、指示部３と、制御部４と、出力バッファ５と、擬似障害バッファ６とを備え、生成した差動信号を送信する機能を有する。
【００１４】
ＳＥＲＤＥＳ部２は、シリアルパラレル変換を行う機能と、差動データを出力する機能を有する。
【００１５】
指示部３は、ＳＥＲＤＥＳ部２の擬似障害を指示する機能を有する。すなわち、指示部３は、制御部４に対して、出力バッファ５と擬似障害バッファ６のアウトプットイネーブル及び駆動能力の制御を指示する機能を有する。
【００１６】
制御部４は、指示部３からの指示に基づいて、出力バッファ５と擬似障害バッファ６の制御を行う機能を有する。
【００１７】
出力バッファ５と擬似障害バッファ６は、ＳＥＲＤＥＳ部２から出力された差動データを入力する機能と、アウトプットイネーブルおよび駆動能力を制御する機能と、ＳＥＲＤＥＳ部２から入力された差動データを制御部４の制御に従って出力する機能とを有する。
【００１８】
また、出力バッファ５と擬似障害バッファ６の各々の出力は、正論理（＋）と負論理（−）が逆に接続される。すなわち、出力バッファ５と擬似障害バッファ６の各出力において、出力バッファ５の正論理（＋）と擬似障害バッファ６の負論理（−）が接続され、出力バッファ５の負論理（−）と擬似障害バッファ６の正論理（＋）が接続される。
【００１９】
ここで、擬似障害信号送信回路１のハードウェア構成の説明をする。
【００２０】
図２は、本実施の形態による擬似障害信号送信回路１のハードウェア構成を示すブロック図である。
【００２１】
図２を参照すると、本発明による擬似障害信号送信回路１は、一般的なコンピュータ装置と同様のハードウェア構成によって実現することができ、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）１００１、ＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）等のメインメモリであり、データの作業領域やデータの一時退避領域に用いられる主記憶部１００２、ネットワーク２０００を介してデータの送受信を行う通信制御部１００３、周辺機器と接続してデータの送受信を行うインタフェース部１００４、ＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）、磁気ディスク、半導体メモリ等の不揮発性メモリから構成されるハードディスク装置である補助記憶部１００５、本情報処理装置の上記各構成要素を相互に接続するシステムバス１００６等を備えている。
【００２２】
本発明による擬似障害信号送信回路１は、その動作を、擬似障害信号送信回路１内部にそのような機能を実現するプログラムを組み込んだ、ＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ）等のハードウェア部品からなる回路部品を実装してハードウェア的に実現することは勿論として、上述した各構成要素の各機能を提供するプログラムを、コンピュータ処理装置上のＣＰＵ１００１で実行することにより、ソフトウェア的に実現することができる。
【００２３】
すなわち、ＣＰＵ１００１は、補助記憶部１００５に格納されているプログラムを、主記憶部１００２にロードして実行し、擬似障害信号送信回路１の動作を制御することにより、上述した各機能をソフトウェア的に実現する。
【００２４】
なお、後述する擬似障害信号受信回路２１が上述のような構成を有し、上述した各機能をハードウェア的又はソフトウェア的に実現してもよい。
【００２５】
（第１の実施の形態の動作）
図３は、本実施の形態の動作を示すフローチャートである。
【００２６】
図３を参照すると、本実施の形態による擬似障害信号送信回路１は、まず、ＳＥＲＤＥＳ部２から出力される差動データが、出力バッファ５及び擬似障害バッファ６に入力される（ステップＳ１０１）。
【００２７】
次いで、指示部３が、制御部４に対して出力バッファ５と擬似障害バッファ６のアウトプットイネーブル及び駆動能力を指示し（ステップＳ１０２）、制御部４が、指示部３からの指示に基づいて、出力バッファ５と擬似障害バッファ６の制御を行う（ステップＳ１０３）。
【００２８】
次いで、出力バッファ５と擬似障害バッファ６はＳＥＲＤＥＳ部２から入力された差動データを、制御部４の制御に従って出力する（ステップＳ１０４）。
【００２９】
上述した動作により、出力バッファ５と擬似障害バッファ６とから出力された各出力信号が重畳され、または一方の差動信号のみが反転されて出力されるため、正位相から逆位相まで任意の波形の生成が可能となる。
【００３０】
（具体例１）
上記本実施の形態の具体例として、擬似障害信号送信回路１から出力する差動データを消失させる際の動作を説明する。
【００３１】
制御部４が、出力バッファ５及び擬似障害バッファ６の各アウトプットをイネーブル、駆動能力が同一になるように制御する。出力バッファ５の出力の正論理（＋）と擬似障害バッファ６の出力の負論理（−）が接続され、出力バッファ５と擬似障害バッファ６の出力される電位は逆位相のため、電位は０Ｖとなる。また、出力バッファ５の出力の負論理（−）側についても同等のことがいえ、出力バッファ５と擬似障害バッファ６の出力される電位は逆位相のため、電位は０Ｖとなる。従って本具体例の結果、ＳＥＲＤＥＳ部２から出力された差動データは消失するため擬似障害信号送信回路１から出力されない。
【００３２】
（具体例２）
次に、上記本実施の形態の具体例として、擬似障害信号送信回路１から出力する差動データの位相を反転させる際の動作を説明する。
【００３３】
制御部４が、出力バッファ５のアウトプットをディスイネーブル、擬似障害バッファ６のアウトプットをイネーブル、駆動能力が同一になるように制御する。このため、差動データは、出力バッファ５からは出力されず擬似障害バッファ６からのみ出力される。従って本具体例の結果、ＳＥＲＤＥＳ部２から出力された差動データの位相が反転して擬似障害信号送信回路１から出力される。
【００３４】
（第１の実施の形態の効果）
本実施の形態によれば、差動信号の特定ビットについて、データの損失、振幅の増加及び減少、位相の反転を行うことができる。
【００３５】
その理由は、指示部３が、制御部４に対して、出力バッファ５と擬似障害バッファ６のアウトプットイネーブル及び駆動能力の制御を指示する分岐した差動信号の位相を変化させて重畳し、または一方の差動信号のみを反転させて出力することにより、擬似障害信号送信回路１から擬似的なエラー信号を出力するからである。
【００３６】
（第２の実施の形態）
以下、本発明の第２の実施の形態について図を用いて説明する。
【００３７】
（第２の実施の形態の構成）
【００３８】
図４は、本実施の形態の構成を示すブロック図である。
【００３９】
図４を参照すると、本実施の形態による擬似障害信号送信回路１は、判定部７をさらに備える点で第１の実施の形態と相違する。
【００４０】
また、入力バッファ２２と、ＳＥＲＤＥＳ部２３と、エラー検出部２４とを有し、擬似障害信号送信回路１から出力される信号を受信する擬似障害信号受信回路２１を新たに備える点で第１の実施の形態と相違する。
【００４１】
判定部７は、指示部３及びエラー検出部２４と接続し、エラー検出部２４から出力されたエラー検出信号を入力し、擬似障害信号送信回路１から出力された差動信号とのマージンを判定する機能と、判定した差動信号とのマージンに基づいて、擬似障害信号送信回路１から出力する差動信号を適切に制御するように指示部３に対して指示する機能とを有する。
【００４２】
すなわち、本実施の形態は、擬似障害回路１から出力される信号の振幅を減少等させつつ、判定部７が、例えば、制御前の差動信号に基づいて、擬似障害信号受信回路２１から受信したエラー検出信号を判定することにより、差動信号のマージンを判断することができる。
【００４３】
エラー検出部２４は、ＳＥＲＤＥＳ部２３から出力される信号について符号変換エラー等のエラーの有無を検出する機能と、エラーを検出した場合にエラー検出信号を判定部７に対して出力する機能とを有する。なお、エラー検出部２４は、一般的な構成であるため詳細な説明を省略する。
【００４４】
（第２の実施の形態の動作）
図５は、本実施の形態の動作を示すフローチャートである。
【００４５】
図５を参照すると、まず、擬似障害信号送信回路１が、生成した擬似障害信号を出力し（ステップＳ２０１）、擬似障害回路１から出力された擬似障害信号が擬似障害信号受信回路２１に入力される（ステップＳ２０２）。
【００４６】
次いで、エラー検出部２４が、ＳＥＲＤＥＳ部２から出力された信号についてエラーの有無を検出し（ステップＳ２０３）、エラーを検出した場合にエラー検出信号を出力する（ステップＳ２０４）。
【００４７】
次いで、判定部７が、擬似障害信号受信回路２１からのエラー検出信号を判定することによって差動信号のマージンを判断することにより（ステップＳ２０５）、擬似障害信号受信回路２１が適切にエラー処理をしたか否かを確認することができる。
【００４８】
（第２の実施の形態の効果）
本実施の形態によれば、擬似障害信号送信回路１から出力された信号に対して擬似障害信号受信回路２１が適切にエラー処理をしたか否かを確認することができる。
【００４９】
その理由は、エラー検出部２４が、ＳＥＲＤＥＳ部２３から出力された信号についてエラーを検出した場合にエラー検出信号を出力し、判定部７が、擬似障害信号受信回路２１からのエラー検出信号を判定することによって差動信号のマージンを判断するからである。
【００５０】
以上好ましい実施の形態をあげて本発明を説明したが、本発明は必ずしも、上記実施の形態に限定されるものでなく、その技術的思想の範囲内において様々に変形して実施することができる。
【産業上の利用可能性】
【００５１】
差動信号で動作する回路全般に本発明を適用することができる。
【図面の簡単な説明】
【００５２】
【図１】本発明による第１の実施の形態の高速シリアル伝送における擬似障害信号送信回路の構成を示すブロック図である。
【図２】第１の実施の形態による擬似障害信号送信回路１のハードウェア構成を示すブロック図である。
【図３】第１の実施の形態の動作を示すフローチャートである。
【図４】本発明による第２の実施の形態の構成を示すブロック図である。
【図５】第２の実施の形態の動作を示すフローチャートである。
【図６】従来の高速シリアル伝送における擬似障害信号送信回路の構成を示すブロック図である。
【符号の説明】
【００５３】
１：擬似障害信号送信回路
２：ＳＥＲＤＥＳ（シリアライザ／デシリアライザ）部
３：指示部
４：制御部
５：出力バッファ
６：擬似障害バッファ
７：判定部
２１：擬似障害信号受信回路
２２：入力バッファ
２３：ＳＥＲＤＥＳ部
２４：エラー検出部
１００１：ＣＰＵ
１００２：主記憶部
１００３：通信制御部
１００４：インタフェース部
１００５：補助記憶部
１００６：システムバス
２０００：ネットワーク
【図１】
2008252167.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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