(57)【要約】【課題】深い中央Ｐ＋領域による改善されたブレイクダウンに関する特性と、低いオン抵抗とを兼ね備えたトレンチ型ＭＯＳＦＥＴを提供する。【解決手段】バーチカルトレンチ型ＭＯＳＦＥＴにおいて、ドーパント濃度を高められた層が、ＭＯＳＦＥＴにおけるボディ領域とドレイン領域とを隔てる軽いドープをなされた領域若しくは「ドリフト」領域において形成される。このドーパント濃度を高められた層はデルタ層と称し、ＭＯＳＦＥＴのチャネルから発せられた電流経路を拡げ、ターンオン状態のＭＯＳＦＥＴの抵抗率を低下させる作用をなす。【選択図】図9
2008205497.tif 000002
【特許請求の範囲】
【請求項１】
トレンチが形成された半導体基板と、
前記トレンチ内に配置され、絶縁層によって前記基板から隔てられたゲートと、
前記基板の上側表面上に前記トレンチに隣接して配置された第１導電型のソース領域と、
前記トレンチ及び前記ソース領域に隣接するように配置された第２導電型のボディ領域と、
前記トレンチと前記ボディ領域に隣接して配置され、前記トレンチの底部より下の位置まで延在する前記第１導電型のドレイン領域とを有するバーチカルトレンチ型ＭＯＳＦＥＴであって、
前記ドレイン領域が、
前記基板の面のうち前記トレンチの形成された面の裏側の面全体にわたる基板の部分であって、前記トレンチの前記底部から離隔した、濃いドープをなされた領域と、
前記濃いドープをなされた領域の上層をなす、前記濃いドープをなされた領域のドーパント濃度よりも低いドーパント濃度を有するドリフト領域と、
前記ドリフト領域のドーパント濃度よりも高いドーパント濃度を有する、前記ボディ領域の下層をなす層であるデルタ層とを有することを特徴とし、
前記デルタ層が、前記ドリフト領域の上側か、または前記ドリフト領域の内部に位置することを特徴とし、
前記デルタ層の上側境界部分が、前記トレンチの前記底部よりも上の位置にあることを特徴とし、
前記デルタ層が、前記トレンチの側壁から横方向に隔てられ、かつ一連の平行なトレンチの間の中心部分に設けられることを特徴とするバーチカルトレンチ型ＭＯＳＦＥＴ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トレンチの中に形成されたゲートを有する電流スイッチングＭＯＳＦＥＴに関し、特に、ターンオン時の抵抗率が低いトレンチ型ＭＯＳＦＥＴに関する。さらに、１９９４年１２月３０日出願の米国特許出願第０８／３６７，１２７号にも本発明に関連する技術が開示されており、同出願の明細書を参照されたい。
【背景技術】
【０００２】
パワーＭＯＳＦＥＴは自動車の電子技術、ディスクドライブ、及びパワーサプライ等の様々な応用分野において広く使用されている。一般に、これらのデバイスはスイッチとして機能し、電源を負荷に接続するために用いられる。スイッチがオン状態にあるときには、デバイスの抵抗はできる限り低く抑えることが重要である。抵抗が高いと、電力が無駄に消費され、かつ過剰な熱が生成されることになる。
【０００３】
現在使用されているパワーＭＯＳＦＥＴの普通のタイプのものは図１に断面が示されているような、プレナー型のＤＭＯＳデバイスである。電流はＮ＋ソース領域１２からＰ−ボディ領域１４の内部に形成されたチャネル領域を通ってＮ−エピタキシャル層１６に流れる。チャネル領域における電流はゲート１８によって制御される。電流はチャネル領域を流れた後、Ｎ−エピタキシャル層１６を通してＮ＋基板２０に流れるが、このＮ＋基板２０はデバイスのドレインを形成する。寄生の接合型電界効果トランジスタ（ＪＦＥＴ）は、Ｎ−エピタキシャル層１６の介入領域の一方の側にＰ−ボディ領域１４が存在することによって形成される。Ｐ−ボディ領域１４とＮ−エピタキシャル層１６との接合部近傍の空乏層２２は電流経路を押しつぶして電流を妨げ、これによってこの領域おける抵抗値を上昇させる。電流がＮ−エピタキシャル層１６を通して下方向に進行するにつれ、電流経路は横に拡がって抵抗は低減する。
【０００４】
バーチカル電流デバイスの別の形態においては、ゲートは「トレンチ」の中に形成される。このようなデバイスはＭＯＳＦＥＴの１つのセル１００の断面図である図２、及びそのセルの底面図である図３において示されている。ゲート１０２及び１０４はトレンチの中に形成され、ゲート酸化層１０６及び１０８によってそれぞれ外囲されている。トレンチゲートは（図３にその一部が示されているように）、格子パターンの中に形成されていることが多く、この各格子は１つの相互接続ゲートとなる。トレンチゲートは、一連の平行なストライプ形状として形成されることもある。
【０００５】
ＭＯＳＦＥＴ１００は、Ｎ−エピタキシャル層１１０に形成された二重拡散デバイスである。Ｎ＋ソース領域にはエピタキシャル層１１０の表面に形成され、これはＰ＋コンタクト領域１１４も同様である。Ｐ−ボディ１１６はＮ＋ソース領域１１２及びＰ＋コンタクト領域１１４の下に配置される。金属ソースコンタクト１１８はＮ＋ソース領域１１２と接触し、かつＮ＋ソース領域１１２をＰ＋コンタクト領域１１４及びＰ−ボディ１１６にショートする。
【０００６】
Ｎ−エピタキシャル層１１０はＮ＋基板１２０上に形成され、ドレインコンタクト（図示せず）はＮ＋基板１２０の底部に配置される。ゲート１０２及び１０４に対するコンタクト部分も同様に図示されていないが、これは一般的にはトレンチの外部の導電性ゲート材料を延ばし、各セルから離れた位置に金属のコンタクト部分を形成することによって形成される。ゲートは燐若しくはホウ素でドープされたポリシリコン製であるのが一般的である。
【０００７】
Ｎ−エピタキシャル層１１０のＮ＋基板１２０とＰ−ボディ１１６との間の領域１１１は、一般にＮ＋基板１２０よりも薄くＮ型不純物のドープを成される。これによってＭＯＳＦＥＴ１００の高電圧に対する耐性が増加する。領域１１１は「薄いドープをなされた領域」若しくは「ドリフト領域」とよばれることもある。（ドリフトとは電界におけるキャリアの移動を指す。）ドリフト領域１１１及びＮ＋基板１２０はＭＯＳＦＥＴ１００のドレインを構成する。
【０００８】
ＭＯＳＦＥＴはＮ−チャネルＭＯＳＦＥＴである。正の電圧がゲート１０２に印加されると、ゲート酸化層１０６に隣接するＰ−ボディ１１６の内部のチャネル領域が反転し、ソース領域１１２とＮ＋基板１２０との間に電位差がある場合には、電子がソース領域がチャネル領域を通ってドリフト領域１１１に流れる。ドリフト領域１１１においては、一定の角度で対角方向に広がって流れる電子があり、この電子はＮ＋基板１２０に衝当した後、更に垂直方向にドレインに向かって流れる。他の電流はドリフト領域１１１を通してまっすぐに流れ、電流の一部はゲート１０２の下側を流れて、ドリフト領域１１１を通して下向きに流れる。
【０００９】
ゲート１０２は導電性材料でドープされる。ＭＯＳＦＥＴ１００はＮ−チャネルＭＯＳＦＥＴなので、ゲート１０２には燐でドープされたポリシリコンが用いられ得る。ゲート１０２は、ゲート酸化層１０６によってＭＯＳＦＥＴ１００の他の部分から絶縁される。ゲート酸化層１０６の厚みはＭＯＳＦＥＴ１００の閾値電圧を設定するべく選択され、また、これはＭＯＳＦＥＴ１００のブレイクダウン電圧にも影響を与える。ＭＯＳＦＥＴ１００のようなパワーＭＯＳＦＥＴのブレイクダウン電圧は２００Ｖよりも低く、６０Ｖ前後であることが一般的である。
【００１０】
トレンチ形状のＭＯＳＦＥＴを魅力的なものにしている特徴のひとつは、上記のように電流がＭＯＳＦＥＴのチャネルを通して垂直に流れる点である。これによって、電流がチャネルを水平に流れるＭＯＳＦＥＴよりも、高いパッキング密度が得られる。セル密度がより高いものになることは、基板の単位面積当たりのデバイス数が増えることを一般には意味し、またＭＯＳＦＥＴは平行に接続されるので、デバイスのオン抵抗が低下することにもなる。
【００１１】
図２に示すＭＯＳＦＥＴ１００においては、Ｐ＋コンタクト領域１１４が非常に浅い形状となっており、Ｐ−ボディ１１６の下側接合部まで延びていない。これによって、Ｐ−型ドーパントがチャネル領域まで届かないようになり、デバイスの閾値電圧を高め、デバイスのターンオン特性を、動作毎にＰ＋コンタクト領域１１４のアライメントに応じて変化させることができることになる。しかし、Ｐ＋領域１１４を浅くすると、デバイスはターンオフ時に比較的に低い電圧（例えば１０Ｖ）にしか耐えられなくなる。これは、Ｐ−ボディ１１６とドリフト領域１１１の接合部の周りに広がる空乏層がトレンチのコーナー部分を（例えば図２に示すコーナー１２２）十分にプロテクトしないからである。この結果、トレンチの近傍においてなだれ降服が発生しゲート酸化層１０６を損ない得るキャリアの発生率が高くなり、最悪の場合には、ゲート酸化層１０６が破壊されることにもなる。従って、図３に示すＭＯＳＦＥＴが低電圧デバイスとしては最良のものであるといえる。
【００１２】
図４に示すのは、更に変形を加えたＭＯＳＦＥＴ１００であり、ここではＰ＋ボディコンタクト領域１１４がＰ−ボディ１１６の下側接合部のすぐ上まで延びている。この領域におけるＰイオン濃度を高めることによって、空乏領域の大きさが増加し、これによって、トレンチのコーナー部分１２２の回りに追加的なシールドが与えられることになる。しかし、デバイスがブレイクダウン状態にされる場合においては、ゲート酸化層１０６の近傍においてキャリアが発生し易くなり、ゲート酸化層が損なわれることになりうる。
【００１３】
図５〜図７に示すような構成においては、ブレイクダウンに関する特性が著しく改善される。このような構成は、Ｂｕｌｕｃｅａ等に付与された米国特許第５，０７２，２６６号明細書（特許文献１）に記載されている。ＭＯＳＦＥＴ３００においては、Ｐ＋領域１１４がトレンチの底部より更に低いところまで伸び、セルの中央部に深く、濃いドープをなされたＰ領域を形成する。これによってコーナー部分１２２において追加的なシールドがなされる一方、キャリアの発生は、Ｐ＋領域１１４の下側端部３０２に比較的集中するようになるという利点が生ずる。これは、端部３０２の下側で電界が強められ、これによってゲート酸化層１０６に隣接した場所でなく、前記の場所若しくは接合部の湾曲に沿った部分においてキャリアが発生するためである。ゲート酸化１０６に掛かる負担が低減し、高電圧下で使用した場合のＭＯＳＦＥＴ３００の信頼性が改善される。これは、たとえデバイスの接合部における実際のブレイクダウン電圧が低減してしまう場合であってもいえることである。
【００１４】
図６に示すのは、図５に示すセルの左半分の断面図であって、隣接するセルの一部も示されている。図７に示すのは同等のＰ−チャネルデバイスである。図６は、ゲート１０２と１０４との接続をなすためにゲート金属領域１２１がどのように用いられているかを示したものである。
【００１５】
ＭＯＳＦＥＴ３００における深い中央Ｐ＋領域１１４は、有害な影響を著しく低減させる一方で、好ましくない影響も与える。第１に、セル密度を上げるとＰイオンがチャネル領域に導入されてしまうため、セル密度の上昇に制限がある点である。上記のように、これによってＭＯＳＦＥＴの閾値電圧が高くなる傾向がある。第２に、Ｐ＋領域１１４が存在することによって、電子の流れがチャネルから流れてドリフト領域１１１にはいるときに電子の流れに対するピンチ抵抗が生じる傾向がある点である。（例えば図２に示すような）深いＰ＋中央領域を含まない実施例においては、電流経路はドリフト領域１１１に達したとき拡がる。このように電流が広がって流れることによって、ドリフト領域１１１における単位面積当たりの平均電流が低下し、ＭＯＳＦＥＴのオン抵抗も減ることになる。従って、深い中央Ｐ＋領域が存在すると電流経路の拡がりが制限され、セル密度が高くなると共にオン抵抗が高くなる。
【特許文献１】米国特許第５，０７２，２６６号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１６】
従って、本発明の目的は、深い中央Ｐ＋領域による改善されたブレイクダウンに関する特性と、低いオン抵抗とを兼ね備えたトレンチ型ＭＯＳＦＥＴを提供することである。
【課題を解決するための手段】
【００１７】
本発明のトレンチ型ＭＯＳＦＥＴは、トレンチの中に形成されたゲートと、第１導電型のソース領域と、前記ソース領域の下に配置された第２導電型のボディ領域と、前記ボディ領域の下に配置された導電型のドレイン領域と、前記ドレイン領域の外部の「薄いドープをなされた」領域若しくは「ドリフト」領域とを有し、前記ドリフト領域のドーパント濃度は前記ドレイン領域のドーパント濃度より一般的に低い。ドレイン領域は基板を有し、または「準バーチカル型」の実施例においては、ドレイン領域は、例えば「シンカー」領域を介して半導体材料の上側表面と接続される第１導電型の埋込層を有する。ドレイン領域はエピタキシャル層若しくは基板の中に形成される。
【００１８】
ＭＯＳＦＥＴがターンオン状態の時、電流はトレンチに隣接するボディ領域内部のチャネルを通して垂直方向に流れる。ＭＯＳＦＥＴがターンオン状態の場合チャネル領域の下側（ドレイン側）端部における導電経路の拡がりを促進するべく、「デルタ層」がドリフト領域の内部に設けられる。デルタ層はその第１導電型のドーパント濃度が、ドリフト領域の第１導電型のドーパント濃度よりも一般に大きい層である。多くの実施例においては、デルタ層はボディ領域と接触するように設けられるが、実施例の中にはデルタ層とボディ領域が間隔をおいて設けられているものもある。
【００１９】
デルタ層の上側の境界部分は、中にゲートが設けられるトレンチの底部よりも上の位置にある。実施例によっては、デルタ層の上側境界部分が、ボディ領域の下側接合部の位置と一致しているものもある。デルタ層の下側境界部分はトレンチの底部よりも上の位置もしくは下の位置にある。
【００２０】
ＭＯＳＦＥＴはトレンチとトレンチの間に挟まれたセルにおいて形成され、従って左右対称の構造を有するのが一般的である。実施例によっては、デルタ層末端部とトレンチとのが接触していない形のものもある。また実施例によっては、第２導電型の領域がデルタ層の中央の穴部分を通して下側に延在しているものもある。デルタ層はＭＯＳＦＥＴにおいて第２導電型の深い中央領域と共に形成されるか、もしくは第２導電型の深い中央領域なしに形成される。
【００２１】
デルタ層は、ドリフト領域と比較して一般に比較的抵抗率が低い領域を構成し、従ってチャネルの下側（ドレイン側）末端部から発せられた電流の経路が外側に拡がるように作用する。これによってＭＯＳＦＥＴのブレイクダウン特性に著しい悪影響を与えることはない。
【００２２】
ここで用いられた、「下側」、「上側」、若しくは「底部」等の物理的な方向若しくは関係を特定する言葉は、トレンチがデバイスの上側表面に設けられた形となる図５〜図７、及び図９のように示されたＭＯＳＦＥＴを説明するために用いられている。これらの表現は、図面上での表示に関するものであって、実際のＭＯＳＦＥＴの方向には関係がないということを理解されたい。
【発明を実施するための最良の形態】
【００２３】
本発明に基づくＭＯＳＦＥＴ４００が図９に示されている。ＭＯＳＦＥＴ４００は、一般に図５に示すＭＯＳＦＥＴ３００に相当するものであるが、これに加えてデルタ層４０２がＮ−エピタキシャル層１１０に設けられている。Ｎ＋ソース領域１１２は一般に１×１０１４〜７×１０１５ｃｍ−２の濃いドープをなされる。Ｐ＋コンタクト領域１１４は１×１０１４〜５×１０１５ｃｍ−２のドープをなされる。ゲート酸化層の厚みと、Ｐボディ１１６のドーピングとによって閾値電圧が決まる。Ｐボディ１１６は、一般に５×１０１２〜５×１０１４ｃｍ−２のドープをなされる。ゲート１０２及びゲート酸化層１０６が形成されるトレンチは、図示したように矩形の断面を有するが、必ずしも矩形である必要はない。ゲート酸化層１０６の厚みは、８０Å〜１２００Åの範囲にあるのが一般的である。Ｎデルタ層４０２は、ドリフト領域１１１のそれに隣接する部分のＮ型ドーパント濃度よりも、高い濃度のＮ型ドーパントでドープされる。ドリフト領域１１１のドーパント濃度は５×１０１４〜１×１０１７ｃｍ−３の範囲にあるのが一般的であり、Ｎ＋基板１２０のドーパント濃度は５×１０１７〜１×１０１２ｃｍ−３であるのが一般的である。
【００２４】
図１０に示すのは、ＭＯＳＦＥＴ４００のドーパント濃度の分布を示したグラフである。グラフの横軸はＭＯＳＦＥＴの表面から下方向の距離をμｍ単位で表し、グラフの横軸はイオン数／ｃｍ３単位のドーパント濃度を表している。図に示すように、Ｎデルタ層４０２におけるドーパント濃度は最大約４×１０１６ｃｍ−３に達しており、ドリフト領域１１１の隣接する部分のＮ型ドーパント濃度（この例では約４×１０１５ｃｍ−３で一定である）よりも一般に高い数値となっている。
【００２５】
Ｎデルタ層４０２はドリフト領域１１１よりも一般に低い抵抗率を有し、電流分布を、ＭＯＳＦＥＴのチャネル領域の下側（ドレイン）末端部から離れるにつれて効果的に拡げている。この効果は図１１及び図１２から明らかであるが、これらの図は、２次元デバイスシミュレータＭｅｄｉｃｉ（登録商標）を用いたコンピュータシミュレーションの結果を示したものである。どちらのシミュレーションも、ＭＯＳＦＥＴは７μｍのセル幅と約１．５μｍの深さのトレンチを有するデバイスに対するものである。図１１に示すデバイスは、図３のＭＯＳＦＥＴ３００と同じ形状のものであり、図１２に示すデバイスは、図９のＭＯＳＦＥＴ４００と同じ形状のものであって、後者はデルタ層を有している。
【００２６】
図１１及び図１２に示す線のパターンは、電流の分布を表しており、各線の間に全ドレイン電流の５％が分布していることを表している。ＭＯＳＦＥＴ４００における電流分布は、チャネルのドレイン末端から発した後、ＭＯＳＦＥＴ３００における電流分布と較べて非常に大きく扇形に拡がっていることは、図１２から明らかである。例えば、トレンチの右側エッジに沿って見てみると、ＭＯＳＦＥＴ４００においてはトレンチの右側に電流の約３８％が流れる一方、ＭＯＳＦＥＴ３００においては電流の約２３％がトレンチの右側に流れていることが明らかである。このことは、図９に示すＭＯＳＦＥＴ４００のオン抵抗が実質的に改善されていることを示している。ＭＯＳＦＥＴ４００のオン抵抗は、ＭＯＳＦＥＴ３００のオン抵抗よりも概ね２５％低い。
【００２７】
図１３及び図１４に示すのは、ＭＯＳＦＥＴ４００に対する等ポテンシャル線及び電界分布のシミュレーション結果である。図１５に示すのは、同じデバイスについてのイオン化率を示したものである。図１３〜図１５のそれぞれにおいては、ドレイン−ソース電圧ＶＤＳは６０Ｖである。図１４においては、Ａ及びＢで示される点における電界はそれぞれ２６．７Ｖ／μｍ、３５．３Ｖ／μｍである。図１５には、Ｐ＋領域１１４とドリフト領域１１０との接合部におけるイオン化率の積分値が０．８４であることが示されている。これは、ゲート酸化の近傍で生じるイオンがほとんど無いことと、デバイスの特性であるブレインダウン電圧がデルタ層の存在によって著しい影響を受けることはないということを示している。
【００２８】
別の実施例のＭＯＳＦＥＴでは、トレンチとデルタ層とが間隔をおいて設けられる。このような形状のＭＯＳＦＥＴ８００が図１６において示されている。このＭＯＳＦＥＴ８００においては、Ｎデルタ層８０２が、内部にゲート１０２及び１０４を形成されたトレンチから間隔をおいて設けられている。ＭＯＳＦＥＴ８００のようなＭＯＳＦＥＴの動作のシミュレーションが、Ｎデルタ層の末端部とトレンチとの間隔が２μｍとして行われた。図１７、図１８、及び図１９に示すのは、ＶＤＳ＝６０Ｖの場合の、このデバイスの等ポテンシャル線、電界分布、及びイオン化率である。ＭＯＳＦＥＴがターンオフ状態のとき、トレンチ（図１８においてＣで示されている）のコーナー部分における電界は３３Ｖ／μｍである。従って、Ｎデルタ層とトレンチのエッジとの間に間隔をおくことによってブレークダウン電圧は上昇するが、デバイスのオン抵抗は改善度は、デルタ層がトレンチのエッジにまで伸びているデバイスと比較していくらか小さくなる。それでもやはり、オン抵抗は、デルタ層を持たない似たようなデバイスと比較して約１０％小さくなるのである。
【００２９】
更に別の実施例が図２０に示されており、図２０のＭＯＳＦＥＴ１０００はＮデルタ層１００２を有する。デルタ層１００２は環状の形状を有し、デルタ層１００２とＰ＋領域１１４との間に間隔がおかれる。この構造では図９のＭＯＳＦＥＴ４００と比較してオン抵抗は高くなるが、デルタ層における総電荷量が小さくなるので、ブレイクダウン電圧は増加する。
【００３０】
ここで用いられている「デルタ層」という言葉は、トレンチ型バーチカルＭＯＳＦＥＴにおけるボディ領域の下層をなす層を意味しており、そのドーパント濃度はデルタ層のすぐ下の領域のドーパント濃度よりも高い。デルタ層の境界部分は、ドーパント濃度の低下が止まった位置（例えば、ドーパント濃度が一定になるか若しくは上昇し始める位置）、若しくはデルタ層がボディ領域と接触する位置にある。デルタ層の下側境界面の位置は、トレンチの底部の上側若しくは下側にあり、セルの中央部における逆の導電型の領域の底部よりも高いか若しくは低い高さである。デルタ層の上側境界面は、ボディ領域の下側接合部と一致するか、若しくはボディ領域の下側接合部よりも下の位置となる。デルタ層はエピタキシャル層若しくは基板の中に設けられ得る（例えば、実施例によっては、エピタキシャル層の代わりに薄いドープをなされたドリフト領域が基板内に形成されうる）。
【００３１】
更に、デルタ層は多くの他のバーチカルトレンチ型ＭＯＳＦＥＴと同様にＭＯＳＦＥＴ１００及び２００（図２及び図３に示されたもの）にも設けられ得る。トレンチは断面が矩形である必要はなく、Ｕ型若しくはＶ型、または他の形状の（例えば丸い角を持つ矩形の形状）のものでもよい。本発明の原理はＮ−チャネルデバイスとして例示されているが、同等のＰデルタ層をＰ−チャネルデバイスにおいて用いることができる。
【００３２】
本発明に基づくＭＯＳＦＥＴの製造プロセスには多くのパターンがあるが、図２１〜図２７に示すのは、図９に示すＭＯＳＦＥＴ４００の製造プロセスの例示である。
【００３３】
図２１に示すように、この過程は、周知のプロセスを用いてＮ−エピタキシャル層１１０をその上に成長させた従来通りのＮ＋基板１２０から開始される。
【００３４】
図２２に示すように、Ｎデルタ層４０２は、６０〜２５０ＫｅＶのエネルギーで１×１０１３〜２×１０１４ｃｍ−３のＮ型ドーパントを、Ｎ−エピタキシャル層１１０の上側表面を通して注入される（例えば１２０ＫｅＶのエネルギーで８×１０１３ｃｍ−３の砒素イオンを注入される）。Ｎデルタ層４０２は、図に示すようにエピタキシャル層１１０の表面に至るまで延在しているが、デルタ層４０２のＮ−型ドーパント濃度は、たとえ注入の直後であったとしても均一ではない。Ｎ−型ドーパント濃度のピークは、エピタキシャル層１１０の表面より少なくとも０．１μｍ下の位置にあるのが一般的であり、これによってボディ領域の逆ドーピングを回避している（以下の記述を参照）。Ｎデルタ層４０２の下のＮ−エピタキシャル層１１０の部分はドリフト領域１１１の一部分を形成している。別の実施例では、Ｎデルタ層４０２が、Ｎ−エピタキシャル層１１０が成長しているときに追加的なＮ−型ドーパントを加えることによって形成されうる。
【００３５】
次に、厚い酸化層１１３Ａ及び薄い酸化層１１３Ｂが、構造体の上側表面上に成長させられる。また深いＰ＋領域１１４は、薄い酸化層１１３Ｂを通してイオン注入される。この結果できあがった構造は図２３に示されている。次に、酸化層１１３Ａ及び１１３Ｂは除去される。
【００３６】
次に、厚い酸化層１１５が、深いＰ＋領域１１４の上方に成長させられ、薄い酸化層１１９が、トレンチが形成されるべき位置を除いた構造の残りの部分の上に成長させられる。次に、トレンチがエッチングされ、ゲート酸化層１０６、１０８及びゲート１０２、１０４が周知の技術に基づいて形成される。この結果できあがった構造は図２４に示されている。
【００３７】
次に、図２５及び図２６に示すように、Ｐボディ１１６が薄い酸化層１１９を通してイオン注入され（例えば１００ＫｅＶのエネルギーで３×１０１３ｃｍ−３のホウ素イオンの注入がなされる）、同様にＮ＋ソース領域１１２にもイオン注入がなされる。最後に、酸化層１１５及び１１９が除去される。フィールド酸化層１１７が成長させられ、フィールド酸化層１１７においてコンタクトホールがエッチングされ、金属層１１８の蒸着がなされて、コンタクトホールを通してソース−ボディコンタクト領域が形成される。酸化領域はホウ素燐ケイ酸ガラス（ＢＰＳＧ）の層を含んでいても良く、このＢＰＳＧ層は瞬間的に８５０℃〜９５０℃程度に加熱されてチップ上をフローされ、チップの表面トポロジーを平坦にする。この結果できあがった構造は図２７に示されている。
【００３８】
本発明に基づくＭＯＳＦＥＴの構造には様々な実施態様がある。例えば、デルタ層の下側境界部分が、トレンチの底部より低い位置にあるもの（図２８及び図２９）、若しくはトレンチの底部よりも上の位置にあるもの（図３０及び図３１）などがある。セルの中央部における深い中央拡散領域の最も深い位置が、トレンチの底部よりも下の位置にあるもの（図２８及び図２９）、またはトレンチの底部より上の位置で、かつボディ領域の接合部より下の位置にあるもの（図３０）、または、その最も深い位置がボディ領域の下側接合部より上にある比較的浅いボディコンタクト領域からなるもの（図３２）などもあり得る。デルタ領域の上側境界部分がボディ領域の下側接合部と一致しているもの（図２９）、またはそれがボディ領域の下側接合部よりも下の位置にあるもの（図２８、図２９、及び図３０）などもあり得る。
【００３９】
本発明の原理は、「準バーチカル（quasi vertical）」ＭＯＳＦＥＴにも適用可能であり、この準バーチカルＭＯＳＦＥＴにおいては、デバイスの上側表面上においてドレイン接合部分が存在する。図３３及び図３４に２つの実施例が示されている。どちらの実施例もＭＯＳＦＥＴがＰ基板１３００上に形成される。また、Ｎ＋埋込層１３０２がＰ基板１３００の上側表面上に形成される。Ｎ＋シンカー１３０４はドレイン金属コンタクト部分１３０６から下向きに伸び、Ｎ＋埋込層１３０２に至っている。図３３に示すＭＯＳＦＥＴ１３０８は、深い中央Ｐ＋領域を有し、図２９に示すＭＯＳＦＥＴの構造に概ね似ている。図３４に示すＭＯＳＦＥＴ１３１０は中央デルタ層１３１６を有し、このデルタ層１３１６は、図１６に示すデルタ層８０２と同様に、ゲート酸化層に至るまで横向きに延在していない。
【００４０】
上述した実施例は一般にＮ−チャネルデバイスに関して記述されているが、本発明の原理はＰ−チャネルデバイスにも適用可能である。
【００４１】
以上より、本発明によれば、深い中央Ｐ＋領域による改善されたブレイクダウンに関する特性と、低いオン抵抗とを兼ね備えたトレンチ型ＭＯＳＦＥＴが提供される。
【図面の簡単な説明】
【００４２】
【図１】従来のプレナー型の二重拡散ＭＯＳＦＥＴの断面図である。
【図２】比較的浅いＰ＋コンタクト領域を有する典型的なバーチカルトレンチ型Ｎ−チャネルＭＯＳＦＥＴのセルの断面図である。
【図３】比較的浅いＰ＋コンタクト領域を有する典型的なバーチカルトレンチ型Ｎ−チャネルＭＯＳＦＥＴのセルの平面図である。
【図４】図３と同様のＮ−チャネルＭＯＳＦＥＴの断面図であって、Ｐ＋コンタクト領域がＰボディ領域の下側エッジ部分よりも下まで延びているものが示されている。
【図５】図３と同様のＮ−チャネルＭＯＳＦＥＴの断面図であって、中央Ｐ＋コンタクト領域がトレンチの底部の下側の位置まで延びているものが示されている。
【図６】図５に示すＮ−チャネルＭＯＳＦＥＴの断面斜視図である。
【図７】図６と同形のＰ−チャネルＭＯＳＦＥＴの断面斜視図である。
【図８】デバイスの上側表面上に形成されたゲート金属コンタクト部分を示したものである。
【図９】本発明に基づく、Ｎデルタ層と共に深い中央のＰ＋領域を有するＭＯＳＦＥＴの断面図である。
【図１０】ＭＯＳＦＥＴの異なった高さのドーパント濃度を示すグラフである。
【図１１】本発明に基づいて製造されたものではない、従来のＭＯＳＦＥＴにおける電流分布を示した図である。
【図１２】本発明に基づいて製造されたＭＯＳＦＥＴにおける電流分布を示した図である。
【図１３】本発明に基づいて製造されたＭＯＳＦＥＴにおける等ポテンシャル線を示した図である。
【図１４】本発明に基づいて製造されたＭＯＳＦＥＴにおける電界分布を示した図である。
【図１５】本発明に基づいて製造されたＭＯＳＦＥＴにおけるイオン化率を示した図である。
【図１６】デルタ層のエッジ部分とトレンチの側壁とが接触していない形のＭＯＳＦＥＴの断面図である。
【図１７】図１６に示すＭＯＳＦＥＴにおける等ポテンシャル線を示した図である。
【図１８】図１６に示すＭＯＳＦＥＴにおける電界分布を示した図である。
【図１９】図１６に示すＭＯＳＦＥＴにおけるイオン化率を示した図である。
【図２０】デルタ層のエッジ部分とセルの深い中央拡散領域とが接触していない形の、本発明に基づくＭＯＳＦＥＴを示した図である。
【図２１】図２１〜図２７に示す本発明に基づくＭＯＳＦＥＴの製造プロセスの、１つの段階をを示した図である。
【図２２】図２１〜図２７に示す本発明に基づくＭＯＳＦＥＴの製造プロセスの、１つの段階をを示した図である。
【図２３】図２１〜図２７に示す本発明に基づくＭＯＳＦＥＴの製造プロセスの、１つの段階をを示した図である。
【図２４】図２１〜図２７に示す本発明に基づくＭＯＳＦＥＴの製造プロセスの、１つの段階をを示した図である。
【図２５】図２１〜図２７に示す本発明に基づくＭＯＳＦＥＴの製造プロセスの、１つの段階をを示した図である。
【図２６】図２１〜図２７に示す本発明に基づくＭＯＳＦＥＴの製造プロセスの、１つの段階をを示した図である。
【図２７】図２１〜図２７に示す本発明に基づくＭＯＳＦＥＴの製造プロセスの、１つの段階をを示した図である。
【図２８】深い中央拡散領域と、トレンチの底部より低く、かつ深い中央拡散領域の上側部分よりも高い位置まで延びたデルタ層とを有する、本発明のＭＯＳＦＥＴの一実施例を示したものである。
【図２９】深い中央拡散領域と、トレンチの底部より低く、かつ深い中央拡散領域の上側部分よりも低い位置まで延びたデルタ層とを有する、本発明のＭＯＳＦＥＴの一実施例を示したものである。
【図３０】比較的浅い中央拡散領域の頂部の下層をなし、かつトレンチの底部までは延在していないデルタ層を有する、本発明のＭＯＳＦＥＴの一実施例を示した図である。
【図３１】深い中央拡散領域と、トレンチの底部より低い位置まで延在していないデルタ層とを有する、本発明のＭＯＳＦＥＴの一実施例の図である。
【図３２】深い中央拡散領域がなく、トレンチの底部より低い位置まで延びていないか、若しくはボディ領域の下側エッジ部分より低い位置まで延びていないデルタ層を有する本発明のＭＯＳＦＥＴの一実施例を示した図である。
【図３３】本発明を「準バーチカル」ＭＯＳＦＥＴに適用した場合を示した図であり、デバイスの上側表面においてドレインコンタクト部分が設けられているバーチカルトレンチ型ＭＯＳＦＥＴを例示したものである。
【図３４】本発明を「準バーチカル」ＭＯＳＦＥＴに適用した場合を示した図であり、デバイスの上側表面においてドレインコンタクト部分が設けられているバーチカルトレンチ型ＭＯＳＦＥＴを例示したものである。
【符号の説明】
【００４３】
１２  ソース領域
１４  Ｐ−ボディ領域
１６  Ｎ−エピタキシャル層
１８  ゲート
２０  Ｎ＋基板
２２  空乏層
１００  ＭＯＳＦＥＴ
１０２  ゲート
１０４  ゲート
１０６  ゲート酸化層
１０８  ゲート酸化層
１１０  Ｎ−エピタキシャル層
１１１  ドリフト領域
１１２  Ｎ＋ソース領域
１１３Ａ  厚い酸化層
１１３Ｂ  薄い酸化層
１１４  Ｐ＋コンタクト領域
１１５  厚い酸化層
１１６  Ｐ−ボディ領域
１１７  酸化層
１１８  ソースコンタクト金属層
１１９  薄い酸化層
１２０  Ｎ＋基板
１２１  ゲート金属領域
１２２  （トレンチの）コーナー部分
２００  ＭＯＳＦＥＴ
３００  ＭＯＳＦＥＴ
３０２  （Ｐ＋領域の）下端部
４００  ＭＯＳＦＥＴ
４０２  Ｎデルタ層
８００  ＭＯＳＦＥＴ
８０２  Ｎデルタ層
１０００  ＭＯＳＦＥＴ
１００２  Ｎデルタ層
１３００  Ｐ基板
１３０２  Ｎ＋埋込層
１３０４  Ｎ＋シンカー
１３０６  金属コンタクト部分
１３０８  ＭＯＳＦＥＴ
１３１０  ＭＯＳＦＥＴ
１３１６  デルタ層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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