(57)【要約】【課題】厚いゲート絶縁膜を形成することに起因する不具合を生じさせることなく、高耐圧デバイスにも適用可能なＭＯＳトランジスタを備えた半導体装置を提供する。【解決手段】ドレイン領域はＮ−ドレイン領域３ｄとＮ＋ドレイン領域１１ｄからなる二重拡散構造を備えている。ゲート電極は、ゲート絶縁膜７上に形成された第１ゲート電極９と、第１ゲート電極上９にゲート電極間絶縁膜１１を介して形成された第２ゲート電極１３とからなる。第２ゲート電極１３にゲート配線１３ｇが接続され、第１ゲート電極９にはゲート配線１３ｇは接続されていない。ゲート絶縁膜７とＮ＋ソース領域１１ｓの間の半導体基板１表面にフィールド絶縁膜１５配置されている。第１ゲート電極９のドレイン領域側の端部はフィールド絶縁膜１５上に配置されている。第２ゲート電極１３に印加されるゲート電圧はゲート絶縁膜７とゲート電極間絶縁膜１１で分割される。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１導電型の半導体基板の表面側に互いに間隔をもって配置された第２導電型のドレイン領域及びソース領域と、前記ソース領域とドレイン領域の間の前記半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極とをもち、前記ソース領域とドレイン領域の間の前記半導体基板がチャネル領域となっているＭＯＳトランジスタを備えた半導体装置において、
前記ドレイン領域は、前記ゲート絶縁膜及び前記チャネル領域とは間隔をもって配置された第１ドレイン領域と、前記第１ドレイン領域と前記チャネル領域の間に前記第１ドレイン領域及び前記チャネル領域に隣接して配置された第２ドレイン領域とからなり、
前記ゲート電極は、前記ゲート絶縁膜上に形成された第１ゲート電極と、前記第１ゲート電極上にゲート電極間絶縁膜を介して形成された第２ゲート電極とからなり、
前記第２ゲート電極にはゲート電圧を与えるためのゲート配線が接続されており、前記第１ゲート電極には前記ゲート配線は接続されておらず、
前記半導体基板表面に前記ゲート絶縁膜よりも厚い厚みをもつフィールド絶縁膜を備え、
前記フィールド絶縁膜は少なくとも前記ゲート絶縁膜と前記第１ドレイン領域の間の前記半導体基板表面に配置されており、
前記第１ゲート電極の前記ドレイン領域側の端部は前記フィールド絶縁膜上に配置されていることを特徴とする半導体装置。
【請求項２】
上方から見て、前記第２ゲート電極の端部は前記第１ゲート電極上のみに配置されている請求項１に記載の半導体装置。
【請求項３】
前記第１ゲート電極の端部及び側面を覆い、かつ前記第２ゲート電極とは間隔をもって配置された、前記第２ゲート電極と同一材料で同時に形成されたパターンが形成されている請求項２に記載の半導体装置。
【請求項４】
上方から見て、前記第２ゲート電極の端部の一部分又は全部が前記第１ゲート電極の端部よりも外側に配置されており、前記第１ゲート電極の端部よりも外側に配置されている前記第２ゲート電極部分は前記フィールド絶縁膜上に配置されており、かつ前記第１ゲート電極とは前記ゲート電極間絶縁膜を介している請求項１に記載の半導体装置。
【請求項５】
上方から見て、前記第２ゲート電極の端部の全部が前記第１ゲート電極の端部よりも外側に配置されており、前記第２ゲート電極は前記第１ゲート電極の端部及び側面を覆っている請求項４に記載の半導体装置。
【請求項６】
上方から見て、前記第１ゲート電極上で前記第１ゲート電極の端部とは間隔をもつ位置に前記第２ゲート電極が形成されていない領域が存在している請求項５に記載の半導体装置。
【請求項７】
前記第１ゲート電極と前記第２ゲート電極の間の容量値が互いに異なる複数の前記ＭＯＳトランジスタを備えている請求項１から６のいずれか一項に記載の半導体装置。
【請求項８】
前記複数のＭＯＳトランジスタにおいて、前記第２ゲート電極のレイアウト面積のみが互いに異なっている請求項７に記載の半導体装置。
【請求項９】
前記半導体基板上に、前記第１ゲート電極と同一材料で同時に形成された第１容量素子電極と、前記第１容量素子電極上に絶縁膜を介して前記第２ゲート電極と同一材料で同時に形成された第２容量素子電極をもつ容量素子をさらに備えている請求項１から８のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、第１導電型の半導体基板の表面側に互いに間隔をもって配置された第２導電型のドレイン領域及びソース領域と、ソース領域とドレイン領域の間の半導体基板上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極とをもち、ソース領域とドレイン領域の間の半導体基板がチャネル領域となっているＭＯＳトランジスタを備えた半導体装置に関し、特に、ＬＯＣＯＳオフセットトランジスタに関するものである。
【背景技術】
【０００２】
近年の携帯電話器や携帯ゲーム機器の市場拡大に対応して液晶駆動用回路の需要が拡大している。液晶駆動にはバックライト電源などで高い電圧が必要とされるため、そのＬＳＩ化には高耐圧トランジスタが必要となる。ＣＭＯＳ（相補型Metal Oxide Semiconductor）型における高耐圧トランジスタの代表的なものとして、ＭＯＳトランジスタからなるＬＯＣＯＳ（LOCal Oxidation of Silicon：ロコス）オフセットトランジスタ（例えば特許文献１を参照。）とＭａｓｋｅｄ−ＬＤＤ（Lightly Doped Drain）トランジスタ（例えば特許文献２を参照。）がある。
【０００３】
まず、ＬＯＣＯＳオフセットトランジスタについて説明する。
図３２は従来のＬＯＣＯＳオフセットトランジスタを示す断面図である。
Ｐ型の半導体基板１の表面側に互いに間隔をもってＮ−ドレイン領域３ｄとＮ−ソース領域３ｓが形成されている。Ｎ−ドレイン領域３ｄとＮ−ソース領域３ｓの間の半導体基板１がチャネル領域５となる。Ｎ−ドレイン領域３ｄとＮ−ソース領域３ｓの間の半導体基板１上にゲート絶縁膜５１が形成されている。ゲート絶縁膜５１上にゲート電極５３が形成されている。図示は省略するが、Ｎ−ドレイン領域３ｄ、Ｎ−ソース領域３ｓ及びチャネル領域５が形成されている領域の半導体基板１にはＰ型ウエル領域が形成されている。
【０００４】
Ｎ−ドレイン領域３ｄの表面側に、Ｎ−ドレイン領域３ｄの端部とは間隔をもってＮ＋ドレイン領域１１ｄが形成されている。Ｎ−ソース領域３ｓの表面側に、Ｎ−ソース領域３ｓの端部とは間隔をもってＮ＋ソース領域１１ｓが形成されている。
半導体基板１の表面に、ＬＯＣＯＳオフセットトランジスタの形成領域を画定するためのＬＯＣＯＳ酸化膜１５が形成されている。ＬＯＣＯＳ酸化膜１５はゲート絶縁膜５１よりも厚い膜厚をもつ。Ｎ−ドレイン領域３ｄのチャネル領域５側の端部とＮ＋ドレイン領域１１ｄの間のＮ−ドレイン領域３ｄ表面、及びＮ−ソース領域３ｓのチャネル領域５側の端部とＮ＋ソース領域１１ｓの間のＮ−ソース領域３ｓ表面にもＬＯＣＯＳ酸化膜１５が形成されている。ゲート電極５３の端部はＬＯＣＯＳ酸化膜１５上に配置されている。
【０００５】
ゲート電極５３、Ｎ＋ドレイン領域１１ｄ、Ｎ＋ソース領域１１ｓ及びＬＯＣＯＳ酸化膜１５上を覆って半導体基板１上に酸化シリコン膜系絶縁膜１７が形成されている。酸化シリコン膜系絶縁膜１７上に金属材料からなるゲート配線１９ｇ、ドレイン配線１９ｄ及びソース配線１９ｓが形成されている。酸化シリコン膜系絶縁膜１７に形成された接続孔２１を介して、ゲート配線１９ｇはゲート電極５３に接続され、ドレイン配線１９ｄはＮ＋ドレイン領域１１ｄに接続され、ソース配線１９ｓはＮ＋ソース領域１１ｓに接続されている。
【０００６】
図３２〜図３７を参照して従来のＬＯＣＯＳオフセットトランジスタの製造工程を説明する。
Ｐ型半導体基板１に図示しないＰ型ウエル領域を形成した後、写真製版技術を用いてレジストパターン（図示は省略）を形成し、それをマスクとしてリンを注入エネルギーは１００ＫｅＶ（キロエレクトロンボルト）、ドーズ量は２.０×１０13ｃｍ-2の条件でイオン注入する。レジストパターンを除去した後、温度１０００℃、３０分間の窒素雰囲気にさらすことで注入されたリンが拡散及び活性化し、低濃度なＮ−ドレイン領域３ｄ及びＮ−ソース領域３ｓが形成される（図３３参照。）。
【０００７】
既存の素子分離形成技術を用いてＬＯＣＯＳ酸化膜１５を膜厚５００ｎｍ（ナノメートル）で形成する（図３４参照。）。
ゲート絶縁膜５１を膜厚８０ｎｍで形成した後、連続して多結晶シリコン膜を３００ｎｍの厚みに堆積させる。写真製版技術を用いてレジストパターンを形成する。それをマスクにして多結晶シリコン膜及びゲート絶縁膜５１を順次エッチング除去して多結晶シリコン膜からなるゲート電極５３を形成し、ゲート電極５３下にゲート絶縁膜５１を形成する。その後、レジストパターンの除去を行なう（図３５参照。）。ゲート電極５３の端部はＬＯＣＯＳ酸化膜１５上に配置されている。
【０００８】
ＬＯＣＯＳオフセットトランジスタの形成領域に開口をもつレジストパターンを形成した後、ヒ素を注入エネルギー３０ＫｅＶ、ドーズ量５.０×１０15ｃｍ-2の条件でイオン注入する。レジストパターンを除去した後、温度９００℃、３０分間の窒素雰囲気にさらすことで注入されたヒ素が拡散及び活性化し、高濃度なＮ＋ドレイン領域１１ｄ及びＮ＋ソース領域１１ｓが形成される（図３６参照。）。Ｎ＋ドレイン領域１１ｄとその周りを覆う低濃度なＮ−ドレイン領域３ｄがドレイン領域を構成し、Ｎ＋ソース領域１１ｓとその周りを覆う低濃度なＮ−ソース領域３ｓがソース領域を構成する。このように、ＬＯＣＯＳオフセットトランジスタではドレイン領域及びソース領域が二重拡散構造を備えている。
【０００９】
半導体基板１上全面に酸化シリコン膜系絶縁膜１７を１０００ｎｍの膜厚に堆積する。レジストパターンを形成した後、そのレジストパターンをマスクとして所定の位置の酸化シリコン膜系絶縁膜１７をエッチング除去し、Ｎ＋ドレイン領域１１ｄ、Ｎ＋ソース領域１１ｓ、ゲート電極５３に対応する位置に接続孔２１を形成する（図３７参照。）。
【００１０】
酸化シリコン膜系絶縁膜１７上にアルミニウム系金属膜を形成し、その金属膜をパターニングして、ゲート配線１９ｇ、ドレイン配線１９ｄ及びソース配線１９ｓを形成する（図３２参照。）。
【００１１】
ＬＯＣＯＳオフセットトランジスタは、（１）ドレイン領域及びソース領域が二重拡散構造を備えていること、（２）ゲート電極５３の端部がゲート絶縁膜５１よりも厚いＬＯＣＯＳ酸化膜１５上に配置されていること、の２つの特徴を備えていることで高耐圧化が可能となる。
【００１２】
ドレイン領域及びソース領域の耐圧に関して、その耐圧はアバランシェブレイクダウンで決定される。図３２に示したように、ＬＯＣＯＳオフセットトランジスタにおいては、Ｎ＋ドレイン領域１１ｄはＮ−ドレイン領域３ｄで囲まれ、Ｎ＋ソース領域１１ｓはＮ−ソース領域３ｓで囲まれているので、濃いＮ＋ドレイン領域１１ｄ及びＮ＋ソース領域１１ｓがＰ型ウエルと直接接することがない。その結果、ドレイン領域及びソース領域のアバランシェブレイクダウン耐圧は３０Ｖ程度まで向上する。なお、上記（１），（２）のＬＯＣＯＳオフセットトランジスタの特徴を備えていない通常のＭＯＳトランジスタのドレイン領域及びソース領域のアバランシェブレイクダウン耐圧は１０Ｖ程度である。
【００１３】
また、ＭＯＳトランジスタでは、ゲート電極の電位がＧＮＤ（グラウンド）電位に固定された場合、ゲート電極直下のＰＮ接合部は耐圧が下がることが知られている。この現象をゲート変調接合耐圧と呼び、通常のＭＯＳトランジスタでは１０Ｖ前後の低い値でブレイクダウンしてしまう。一方、ＬＯＣＯＳオフセットトランジスタでは、図３２に示したように、ゲート電極５３の端部がＬＯＣＯＳ酸化膜１５に乗り上げているので、ゲート電極５３と高濃度Ｎ＋領域１１ｄ，１１ｓ間の基板垂直方向の距離を大きくすることができ、その結果、ゲート変調接合耐圧が３０Ｖ程度まで向上する。
【００１４】
以上のように、（１）ドレイン領域及びソース領域が高濃度Ｎ＋領域１１ｄ，１１ｓと低濃度Ｎ−領域３ｄ，３ｓの２つの領域で形成されていること、（２）ゲート電極５３の端部がＬＯＣＯＳ酸化膜１５に乗り上げていること、の２つの構造的工夫を採用することで高耐圧化を実現できるのである。
【００１５】
次にＭａｓｋｅｄ−ＬＤＤトランジスタについて説明する。
図３８はＭａｓｋｅｄ−ＬＤＤトランジスタを示す断面図である。
Ｐ型の半導体基板１の表面側に互いに間隔をもってＮ−ドレイン領域３ｄとＮ−ソース領域３ｓが形成されている。Ｎ−ドレイン領域３ｄとＮ−ソース領域３ｓの間の半導体基板１上にゲート絶縁膜５１が形成されている。ゲート絶縁膜５１上にゲート電極５３が形成されている。Ｎ−ドレイン領域３ｄとＮ−ソース領域３ｓの間の半導体基板１がチャネル領域５となる。図示は省略するが、Ｎ−ドレイン領域３ｄ、Ｎ−ソース領域３ｓ及びチャネル領域５が形成されている領域の半導体基板１にはＰ型ウエル領域が形成されている。
【００１６】
Ｎ−ドレイン領域３ｄの表面側に、Ｎ−ドレイン領域３ｄの端部とは間隔をもってＮ＋ドレイン領域１１ｄが形成されている。Ｎ−ソース領域３ｓの表面側に、Ｎ−ソース領域３ｓの端部とは間隔をもってＮ＋ソース領域１１ｓが形成されている。すなわち、上方から見て、Ｎ＋ドレイン領域１１及びＮ＋ソース領域１１ｓはゲート電極５３とは間隔をもって配置されている。
半導体基板１の表面に、Ｍａｓｋｅｄ−ＬＤＤトランジスタの形成領域を画定するためのＬＯＣＯＳ酸化膜１５が形成されている。ＬＯＣＯＳ酸化膜１５はゲート絶縁膜５１よりも厚い膜厚をもつ。Ｍａｓｋｅｄ−ＬＤＤトランジスタの形成領域内にはＬＯＣＯＳ酸化膜１５は形成されていない。
【００１７】
ゲート電極５３、Ｎ＋ドレイン領域１１ｄ、Ｎ＋ソース領域１１ｓ及びＬＯＣＯＳ酸化膜１５上を覆って半導体基板１上に酸化シリコン膜系絶縁膜１７が形成されている。酸化シリコン膜系絶縁膜１７上に金属材料からなるゲート配線１９ｇ、ドレイン配線１９ｄ及びソース配線１９ｓが形成されている。酸化シリコン膜系絶縁膜１７に形成された接続孔２１を介して、ゲート配線１９ｇはゲート電極５３に接続され、ドレイン配線１９ｄはＮ＋ドレイン領域１１ｄに接続され、ソース配線１９ｓはＮ＋ソース領域１１ｓに接続されている。
【００１８】
図３８〜図４３を参照してＭａｓｋｅｄ−ＬＤＤトランジスタの製造工程を説明する。
Ｐ型半導体基板１に図示しないＰ型ウエル領域を形成した後、既存の素子分離形成技術を用いてＬＯＣＯＳ酸化膜１５を膜厚５００ｎｍで形成する（図３９参照。）。
【００１９】
ゲート絶縁膜５１を膜厚８０ｎｍで形成した後、連続して多結晶シリコン膜を３００ｎｍの厚みに堆積させる。写真製版技術を用いてレジストパターンを形成する。それをマスクにして多結晶シリコン膜及びゲート絶縁膜５１を順次エッチング除去して多結晶シリコン膜からなるゲート電極５３を形成し、ゲート電極５３下にゲート絶縁膜５１を形成する。その後、レジストパターンの除去を行なう（図４０参照。）。
【００２０】
Ｍａｓｋｅｄ−ＬＤＤトランジスタの形成領域に開口をもつレジストパターンを形成した後、リンを注入エネルギー３０ＫｅＶ、ドーズ量２.０×１０13ｃｍ-2の条件でイオン注入する。レジストパターンを除去した後、温度９００℃、３０分間の窒素雰囲気にさらすことで注入されたリンが拡散及び活性化し、低濃度なＮ−ドレイン領域３ｄ及びＮ−ソース領域３ｓが形成される（図４１参照。）。
【００２１】
ゲート電極５３と、上方から見てゲート電極５３に隣接しているＮ−ドレイン領域３ｄ及びＮ−ソース領域３ｓの一部分を覆うレジストパターンを形成する。そのレジストパターンをマスクとしてヒ素を注入エネルギー３０ＫｅＶ、ドーズ量５.０×１０15ｃｍ-2の条件でイオン注入する。レジストパターンを除去した後、温度９００℃、３０分間の窒素雰囲気にさらすことで注入されたヒ素が拡散及び活性化し、高濃度なＮ＋ドレイン領域１１ｄ及びＮ＋ソース領域１１ｓが形成される（図４２参照。）。Ｎ＋ドレイン領域１１ｄとその周りを覆う低濃度なＮ−ドレイン領域３ｄがドレイン領域を構成し、Ｎ＋ソース領域１１ｓとその周りを覆う低濃度なＮ−ソース領域３ｓがソース領域を構成する。このように、Ｍａｓｋｅｄ−ＬＤＤトランジスタではドレイン領域及びソース領域が二重拡散構造を備えている。
【００２２】
このように、ゲート電極５３とＮ−ドレイン領域３ｄ及びＮ−ソース領域３ｓの間にＬＯＣＯＳ酸化膜１５が介在していないのがＭａｓｋｅｄ−ＬＤＤトランジスタの特徴である。この製造工程からわかるように、Ｎ−ドレイン領域３ｄ及びＮ−ソース領域３ｓの領域はレジストパターンによって確定されている。このような構造のＭＯＳトランジスタは、レジストパターンによって高濃度なヒ素注入が部分的に遮蔽（Ｍａｓｋ）されることによって形成されることからＭａｓｋｅｄ−ＬＤＤトランジスタと呼ばれている。
【００２３】
製造工程の説明を続けると、半導体基板１上全面に酸化シリコン膜系絶縁膜１７を１０００ｎｍの膜厚に堆積する。レジストパターンを形成した後、そのレジストパターンをマスクとして所定の位置の酸化シリコン膜系絶縁膜１７をエッチング除去し、Ｎ＋ドレイン領域１１ｄ、Ｎ＋ソース領域１１ｓ、ゲート電極５３に対応する位置に接続孔２１を形成する（図４３参照。）。
【００２４】
酸化シリコン膜系絶縁膜１７上にアルミニウム系金属膜を形成し、その金属膜をパターニングして、ゲート配線１９ｇ、ドレイン配線１９ｄ及びソース配線１９ｓを形成する（図３８参照。）。
【００２５】
Ｍａｓｋｅｄ−ＬＤＤトランジスタとＬＯＣＯＳオフセットトランジスタの相違点は、Ｍａｓｋｅｄ−ＬＤＤトランジスタはゲート電極のドレイン領域側の端部及びソース領域側の端部がＬＯＣＯＳ酸化膜に乗り上げていないことである。そして、この相違点を反映して、Ｍａｓｋｅｄ−ＬＤＤトランジスタはＬＯＣＯＳオフセットトランジスタに比べて対応可能電圧（いわゆる耐圧）が低くなる。その反面、電流駆動能力はＭａｓｋｅｄ−ＬＤＤトランジスタの方が大きい。つまり、中程度の高耐圧機能をもたせつつ大電流を流したいような用途にはＭａｓｋｅｄ−ＬＤＤトランジスタが適しており、電流駆動能力を犠牲にしても高い電圧を扱いたい用途にはＬＯＣＯＳオフセットトランジスタが適している、と言える。
【００２６】
以上の説明では、ドレイン領域及びソース領域の両方が高耐圧機能をもった場合を説明したが、デバイス仕様によってはドレイン領域のみが高耐圧機能をもっている場合もあり得る。
【００２７】
次に、Ｍａｓｋｅｄ−ＬＤＤトランジスタとＬＯＣＯＳオフセットトランジスタの共通点に着目する。
Ｍａｓｋｅｄ−ＬＤＤトランジスタとＬＯＣＯＳオフセットトランジスタで共通した点はゲート絶縁膜５１の膜厚が８０ｎｍと厚いことが上げられる。この膜厚は耐圧３０Ｖを想定した場合であり、要求される耐圧値が３０Ｖよりも高い場合はこの膜厚は更に厚くなる。つまり、ゲート電極にも高い電圧が印加されるので、ゲート絶縁膜の絶縁耐性がそれに耐えうるようにその膜厚を厚くする必要があるわけである。
【００２８】
そしてこの点がこれら両デバイスの重要課題となっている。すなわちゲート絶縁膜５１の膜厚が８０ｎｍと厚いので成膜に必要な処理時間が長時間化してしまうのである。この結果、成膜時の熱処理の影響で、既に形成済のＰ型ウエルやしきい値電圧（Ｖｔｈ）調整のためのチャネルドープ不純物が再分布してしまう。特にゲート絶縁膜が約５０ｎｍより厚くなると酸化時間が極端に長くなるので、完成したデバイスの特性ズレを招いてしまう。このことは高耐圧トランジスタ自身の問題だけではなく、他の素子、例えば容量素子や抵抗素子、或いは、別用途のトランジスタを同一半導体基板に形成する場合は、これらの素子も同様の影響を受けてしまうことになるので、この処理時間が長時間化する問題は複合混載化の最も大きな阻害要因になっている。
【００２９】
厚いゲート絶縁膜にはもう一つ大きな問題がある。その問題点を図４４から図４７を参照して説明する。
従来の高耐圧トランジスタの製造工程では、まず、ＬＯＣＯＳ酸化膜１５が形成されている半導体基板１上に厚いゲート絶縁膜５１を形成し、さらにゲート電極５３を形成するための多結晶シリコン膜をウエハ全面に形成する（図４４参照。）。次に、レジストパターン（図示は省略）を用いて多結晶シリコン膜をエッチング除去してゲート電極５３を形成する（図４５参照。）。次に、ウェットエッチング技術を用いてゲート電極５３下以外の厚いゲート絶縁膜５１を除去した後、イオン注入法によりＮ＋ドレイン領域１１ｄとＮ＋ソース領域１１ｓを形成する（図４６参照。）。
【００３０】
上記製造工程において、ゲート電極５３下以外の厚いゲート絶縁膜５１を除去する理由は、図４５に示したようにＮ＋ドレイン領域１１ｄとＮ＋ソース領域１１ｓの形成予定領域に厚いゲート絶縁膜５１が残存している状態では、Ｎ＋ドレイン領域１１ｄとＮ＋ソース領域１１ｓを形成するためのイオン注入時に厚いゲート絶縁膜５１が遮蔽物になってしまい、Ｎ＋ドレイン領域１１ｄとＮ＋ソース領域１１ｓを正常には形成できないからである。このため、図４６に示したように、Ｎ＋ドレイン領域１１ｄとＮ＋ソース領域１１ｓの形成予定領域に残存する厚いゲート絶縁膜５１をイオン注入前に除去する必要がある。
【００３１】
厚いゲート絶縁膜５１の除去はウェットエッチングにて実施するのであるが、厚いゲート絶縁膜５１の膜厚が８０ｎｍと厚いので、厚いゲート絶縁膜５１の除去に長時間の処理が必要となり、製造工程が長時間化するという不具合が生じる。
さらに、この除去処理を行なうことで、既に形成済のＬＯＣＯＳ酸化膜１５も膜減りするため、ＬＯＣＯＳ酸化膜１５の端部（図４６の破線円内）がくぼみ部５５のように形状異常に陥ってしまう（図４７参照。）。このことは設計寸法からのズレだけでなく電気特性異常も引き起こす虞れがある。
【００３２】
以上のように、厚いゲート絶縁膜を形成することはデバイス形成の上で課題が多数あるわけで、このことが高耐圧トランジスタの形成、更には他の素子との複合混載化を困難なものにしている。
【００３３】
【特許文献１】特第３２７５５６９号公報
【特許文献２】特開平０９−２６６２５５号公報
【特許文献３】特開２００５−３０３０３７号公報
【発明の開示】
【発明が解決しようとする課題】
【００３４】
そこで本発明は、厚いゲート絶縁膜を形成することに起因する不具合を生じさせることなく、高耐圧デバイスにも適用可能なＭＯＳトランジスタを備えた半導体装置を提供することを目的とするものである。
【課題を解決するための手段】
【００３５】
本発明にかかる半導体装置は、第１導電型の半導体基板の表面側に互いに間隔をもって配置された第２導電型のドレイン領域及びソース領域と、上記ソース領域とドレイン領域の間の上記半導体基板上に形成されたゲート絶縁膜と、上記ゲート絶縁膜上に形成されたゲート電極とをもち、上記ソース領域とドレイン領域の間の上記半導体基板がチャネル領域となっているＭＯＳトランジスタを備えた半導体装置であって、上記ドレイン領域は、上記ゲート絶縁膜及び上記チャネル領域とは間隔をもって配置された第１ドレイン領域と、上記第１ドレイン領域と上記チャネル領域の間に上記第１ドレイン領域及び上記チャネル領域に隣接して配置された第２ドレイン領域とからなり、上記ゲート電極は、上記ゲート絶縁膜上に形成された第１ゲート電極と、上記第１ゲート電極上にゲート電極間絶縁膜を介して形成された第２ゲート電極とからなり、上記第２ゲート電極にはゲート電圧を与えるためのゲート配線が接続されており、上記第１ゲート電極には上記ゲート配線は接続されておらず、上記半導体基板表面に上記ゲート絶縁膜よりも厚い厚みをもつフィールド絶縁膜を備え、上記フィールド絶縁膜は少なくとも上記ゲート絶縁膜と上記第１ドレイン領域の間の上記半導体基板表面に配置されており、上記第１ゲート電極の上記ドレイン領域側の端部は上記フィールド絶縁膜上に配置されているものである。
【００３６】
本発明の半導体装置を構成するＭＯＳトランジスタは、ゲート電極として、半導体基板上にゲート絶縁膜を介して形成された第１ゲート電極と、第１ゲート電極上にゲート電極間絶縁膜を介して形成された第２ゲート電極を備えている。そして、ゲート電極にゲート電圧を与えるためのゲート配線は、第２ゲート電極に接続され、第１ゲート電極には接続されていない。この構造において、ゲート電圧に対してゲート電極間絶縁膜にかかる電圧Ｖ２とゲート絶縁膜にかかる電圧Ｖ１は、第２ゲート電極と第１ゲート電極の間の容量値Ｃ２と、第１ゲート電極と半導体基板の間の容量値Ｃ１によって決定される。すなわち、ゲート電極に印加されるゲート電圧が高電圧であっても、上記容量値Ｃ１とＣ２を調整することによってゲート絶縁膜にかかる電圧Ｖ１を小さくすることができ、厚いゲート絶縁膜を用いることなく、ゲート電極に高いゲート電圧が高印加される高耐圧デバイスに適用することができる。ただし、本発明が適用される半導体装置は、一般に高耐圧と言われる、例えば１５Ｖ以上の高耐圧をもつＭＯＳトランジスタを備えた半導体装置に限定されるものではなく、低耐圧で高速動作が可能なＭＯＳトランジスタを備えた半導体装置にも適用することができる。
【００３７】
本発明の半導体装置において、上記第２ゲート電極の端部は、上方から見て、上記第１ゲート電極上のみに配置されている例を挙げることができる。
さらに、上記第１ゲート電極の端部及び側面を覆い、かつ上記第２ゲート電極とは間隔をもって配置された、上記第２ゲート電極と同一材料で同時に形成されたパターンが形成されているようにしてもよい。
【００３８】
また、上方から見て、上記第２ゲート電極の端部の一部分又は全部が上記第１ゲート電極の端部よりも外側に配置されており、上記第１ゲート電極の端部よりも外側に配置されている上記第２ゲート電極部分は上記フィールド絶縁膜上に配置されており、かつ上記第１ゲート電極とは前記ゲート電極間絶縁膜を介している例を挙げることができる。
さらに、上方から見て、上記第２ゲート電極の端部の全部が上記第１ゲート電極の端部よりも外側に配置されており、上記第２ゲート電極は上記第１ゲート電極の端部及び側面を覆っているようにしてもよい。
さらに、上方から見て、上記第１ゲート電極上で上記第１ゲート電極の端部とは間隔をもつ位置に上記第２ゲート電極が形成されていない領域が存在しているようにしてもよい。
【００３９】
また、上記第１ゲート電極と上記第２ゲート電極の間の容量値が互いに異なる複数の上記ＭＯＳトランジスタを備えている例を挙げることができる。
この場合、上記複数のＭＯＳトランジスタにおいて、上記第２ゲート電極のレイアウト面積のみが互いに異なっている例を挙げることができる。
【００４０】
また、アナログ回路では積層多結晶シリコンによる容量素子（２層ポリキャパシタンス）が多用されている。
そこで、上記半導体基板上に、上記第１ゲート電極と同一材料で同時に形成された第１容量素子電極と、上記第１容量素子電極上に絶縁膜を介して上記第２ゲート電極と同一材料で同時に形成された第２容量素子電極をもつ容量素子をさらに備えている例を挙げることができる。
【発明の効果】
【００４１】
本発明の半導体装置では、ＭＯＳトランジスタについて、ドレイン領域は、ゲート絶縁膜及びチャネル領域とは間隔をもって配置された第１ドレイン領域と、第１ドレイン領域とチャネル領域の間に第１ドレイン領域及びチャネル領域に隣接して配置された第２ドレイン領域とからなり、ゲート電極は、ゲート絶縁膜上に形成された第１ゲート電極と、第１ゲート電極上にゲート電極間絶縁膜を介して形成された第２ゲート電極とからなり、第２ゲート電極にはゲート電圧を与えるためのゲート配線が接続されており、第１ゲート電極にはゲート配線は接続されておらず、半導体基板表面にゲート絶縁膜よりも厚い厚みをもつフィールド絶縁膜を備え、フィールド絶縁膜は少なくともゲート絶縁膜と第１ドレイン領域の間の半導体基板表面に配置されており、第１ゲート電極のドレイン領域側の端部はフィールド絶縁膜上に配置されているようにしたので、ゲート絶縁膜に印加される電圧をゲート配線に印加されるゲート電圧よりも小さくすることができるので、厚いゲート絶縁膜を用いることなく、ゲート電極に高いゲート電圧が高印加される高耐圧デバイスに適用することができる。
【００４２】
また、第２ゲート電極の端部は、上方から見て、第１ゲート電極上のみに配置されており、第１ゲート電極の端部及び側面を覆い、かつ第２ゲート電極とは間隔をもって配置された、第２ゲート電極と同一材料で同時に形成されたパターンが形成されているようにすれば、第２ゲート電極を形成するための材料の加工残渣が第１ゲート電極の側面に形成されるのを防止して、その加工残渣に起因する不具合、例えば配線部の電気的ショートなどを防止することができる。
【００４３】
また、上方から見て、第２ゲート電極の端部の一部分又は全部が第１ゲート電極の端部よりも外側に配置されており、第１ゲート電極の端部よりも外側に配置されている第２ゲート電極部分はフィールド絶縁膜上に配置されており、かつ第１ゲート電極とは前記ゲート電極間絶縁膜を介しているようにすれば、第１ゲート電極の側面を用いて第１ゲート電極、第２ゲート電極間の容量値を調整することができる。
【００４４】
さらに、上方から見て、第２ゲート電極の端部の全部が第１ゲート電極の端部よりも外側に配置されており、第２ゲート電極は第１ゲート電極の端部及び側面を覆っているようにすれば、第２ゲート電極を形成するための材料の加工残渣が第１ゲート電極の側面に形成されるのを防止して、その加工残渣に起因する不具合、例えば配線部の電気的ショートなどを防止することができる。
【００４５】
さらに、第２ゲート電極の端部の全部が第１ゲート電極の端部よりも外側に配置されている構成において、上方から見て、第１ゲート電極上で第１ゲート電極の端部とは間隔をもつ位置に第２ゲート電極が形成されていない領域が存在しているようにすれば、第２ゲート電極を形成するための材料の加工残渣が第１ゲート電極の側面に形成されるのを防止しつつ、第１ゲート電極上全面に第２ゲート電極が形成されている場合に比べて第１ゲート電極、第２ゲート電極間の容量値を大きくすることができる。
【００４６】
また、第１ゲート電極と第２ゲート電極の間の容量値が互いに異なる複数のＭＯＳトランジスタを備えているようにすれば、互いに異なる動作電圧をもつ複数のＭＯＳトランジスタを同一半導体基板上に混載することができる。
この場合、上記複数のＭＯＳトランジスタにおいて、第２ゲート電極のレイアウト面積のみが互いに異なっているようにすれば、製造工程を増加させることなく、互いに異なる動作電圧をもつ複数のＭＯＳトランジスタを形成することができる。
【００４７】
また、半導体基板上に、第１ゲート電極と同一材料で同時に形成された第１容量素子電極と、第１容量素子電極上に絶縁膜を介して第２ゲート電極と同一材料で同時に形成された第２容量素子電極をもつ容量素子をさらに備えているようにすれば、アナログ回路への適用が容易になる。
【発明を実施するための最良の形態】
【００４８】
図１は一実施例を概略的に示す図であり、（Ａ）は断面図、（Ｂ）は平面図である。（Ａ）は（Ｂ）のＡ−Ａ位置での断面である。（Ｂ）では上方から見て隠れている部分も実線で記している。（Ａ）では模式的にゲート配線及びゲートコンタクトも図示している。
【００４９】
Ｐ型の半導体基板（Ｐｓｕｂ）１の表面側に互いに間隔をもってＮ−ドレイン領域３ｄとＮ−ソース領域３ｓが形成されている。Ｎ−ドレイン領域３ｄとＮ−ソース領域３ｓの間の半導体基板１がチャネル領域５となる。Ｎ−ドレイン領域３ｄとＮ−ソース領域３ｓの間の半導体基板１上にゲート絶縁膜７が形成されている。ゲート絶縁膜７は、例えば、酸化シリコン膜からなり、その膜厚は２０ｎｍである。図示は省略するが、Ｎ−ドレイン領域３ｄ、Ｎ−ソース領域３ｓ及びチャネル領域５が形成されている領域の半導体基板１にはＰ型ウエル領域が形成されている。
【００５０】
ゲート絶縁膜７上に第１ゲート電極９が形成されている。第１ゲート電極９は、例えば、多結晶シリコン膜からなり、その膜厚は３００ｎｍである。
第１ゲート電極９上にゲート電極間絶縁膜１１を介して第２ゲート電極１３が形成されているゲート電極間絶縁膜１１は、例えば、酸化シリコン膜からなり、その膜厚は２０ｎｍである。第２ゲート電極１３は、例えば、多結晶シリコン膜からなり、その膜厚は３００ｎｍである。
【００５１】
Ｎ−ドレイン領域３ｄの表面側に、Ｎ−ドレイン領域３ｄの端部とは間隔をもってＮ＋ドレイン領域１１ｄが形成されている。Ｎ−ソース領域３ｓの表面側に、Ｎ−ソース領域３ｓの端部とは間隔をもってＮ＋ソース領域１１ｓが形成されている。Ｎ＋ドレイン領域１１ｄ及びＮ＋ソース領域１１ｓはＮ−ドレイン領域３ｄ及びＮ−ソース領域３ｓよりも濃いＮ型不純物濃度をもっている。このように、ドレイン領域及びソース領域は二重拡散構造を備えている。
【００５２】
半導体基板１の表面に、ＬＯＣＯＳオフセットトランジスタの形成領域を画定するためのＬＯＣＯＳ酸化膜（フィールド絶縁膜）１５が形成されている。ＬＯＣＯＳ酸化膜１５はゲート絶縁膜７よりも厚い膜厚をもち、その膜厚は例えば５００ｎｍである。ＬＯＣＯＳ酸化膜１５は、Ｎ−ドレイン領域３ｄのチャネル領域５側の端部とＮ＋ドレイン領域１１ｄの間のＮ−ドレイン領域３ｄ表面、及びＮ−ソース領域３ｓのチャネル領域５側の端部とＮ＋ソース領域１１ｓの間のＮ−ソース領域３ｓ表面にも形成されている。第１ゲート電極９の端部はＬＯＣＯＳ酸化膜１５上に配置されている。また、第１ゲート電極９のＮ＋ドレイン領域１１ｄ側の端部及びＮ＋ソース領域１１ｓ側の端部は、上方から見て、それぞれＮ＋ドレイン領域１１ｄ、Ｎ＋ソース領域１１ｓとは間隔をもって配置されている。
【００５３】
第１ゲート電極９、第２ゲート電極１３、Ｎ＋ドレイン領域１１ｄ、Ｎ＋ソース領域１１ｓ及びＬＯＣＯＳ酸化膜１５上を覆って半導体基板１上に酸化シリコン膜系絶縁膜１７が形成されている。酸化シリコン膜系絶縁膜１７上に金属材料、例えばアルミニウムからなるゲート配線１９ｇ、ドレイン配線１９ｄ及びソース配線１９ｓが形成されている。酸化シリコン膜系絶縁膜１７に形成された接続孔２１を介して、ゲート配線１９ｇは第２ゲート電極１３に接続され、ドレイン配線１９ｄはＮ＋ドレイン領域１１ｄに接続され、ソース配線１９ｓはＮ＋ソース領域１１ｓに接続されている。ゲート配線１９ｇは第１ゲート電極９には接続されていない。
【００５４】
図２〜図７は、図１に示したＬＯＣＯＳオフセットトランジスタを形成するための製造工程の一例を順に示す図であり、各図において（Ａ）は断面図、（Ｂ）は平面図を示し、（Ａ）は（Ｂ）のＡ−Ａ位置での断面である。（Ｂ）では上方から見て隠れている部分も実線で記している。図１〜図７を参照して製造工程の一例を説明する。
【００５５】
Ｐ型半導体基板１に図示しないＰ型ウエル領域を形成した後、写真製版技術を用いてレジストパターン（図示は省略）を形成し、それをマスクとしてリンを注入エネルギーは１００ＫｅＶ、ドーズ量は２.０×１０13ｃｍ-2の条件でイオン注入する。レジストパターンを除去した後、温度１０００℃、３０分間の窒素雰囲気にさらすことで注入されたリンが拡散及び活性化し、低濃度なＮ−ドレイン領域３ｄ及びＮ−ソース領域３ｓが形成される（図２参照。）。
【００５６】
既存の素子分離形成技術を用いてＬＯＣＯＳ酸化膜１５を膜厚５００ｎｍで形成する（図３参照。）。
ゲート絶縁膜７を膜厚２０ｎｍで形成した後、連続して多結晶シリコン膜を３００ｎｍの厚みに堆積させる。写真製版技術を用いてレジストパターンを形成する。それをマスクにして、異方性ドライエッチング技術により、多結晶シリコン膜及びゲート絶縁膜７を順次エッチング除去して多結晶シリコン膜からなる第１ゲート電極９を形成し、第１ゲート電極９下のみにゲート絶縁膜７を形成する。その後、レジストパターンの除去を行なう（図４参照。）。第１ゲート電極９の端部はＬＯＣＯＳ酸化膜１５上に配置されている。ここで、ゲート絶縁膜７のエッチング除去はウェットエッチング技術により行なってもよい。
【００５７】
第１ゲート電極９の表面にゲート電極間絶縁膜１１を膜厚２０ｎｍで形成した後、連続して多結晶シリコン膜を３００ｎｍの厚みに堆積させる。写真製版技術を用いてレジストパターンを形成する。それをマスクにして、異方性ドライエッチング技術により、多結晶シリコン膜及びゲート電極間絶縁膜１１を順次エッチング除去して多結晶シリコン膜からなる第２ゲート電極１３を形成し、第２ゲート電極１３下のみにゲート電極間絶縁膜１１を形成する。その後、レジストパターンの除去を行なう（図５参照。）。上方から見て、第２ゲート電極１３の端部は第１ゲート電極９上に配置されている。ここで、ゲート電極間絶縁膜１１のエッチング除去はウェットエッチング技術により行なってもよい。
【００５８】
ＬＯＣＯＳオフセットトランジスタの形成領域に開口をもつレジストパターンを形成した後、ヒ素を注入エネルギー３０ＫｅＶ、ドーズ量５.０×１０15ｃｍ-2の条件でイオン注入する。レジストパターンを除去した後、温度９００℃、３０分間の窒素雰囲気にさらすことで注入されたヒ素が拡散及び活性化し、高濃度なＮ＋ドレイン領域１１ｄ及びＮ＋ソース領域１１ｓが形成される（図６参照。）。Ｎ＋ドレイン領域１１ｄとその周りを覆う低濃度なＮ−ドレイン領域３ｄがドレイン領域を構成し、Ｎ＋ソース領域１１ｓとその周りを覆う低濃度なＮ−ソース領域３ｓがソース領域を構成する。
【００５９】
半導体基板１上全面に酸化シリコン膜系絶縁膜１７、例えばＮＳＧ（Non-doped Silicate Glass）膜とＢＰＳＧ（Boro-phospho Silicate Glass ）膜の積層膜を１０００ｎｍの膜厚に堆積する。レジストパターンを形成した後、そのレジストパターンをマスクとして所定の位置の酸化シリコン膜系絶縁膜１７をエッチング除去し、Ｎ＋ドレイン領域１１ｄ、Ｎ＋ソース領域１１ｓ、第２ゲート電極１３に対応する位置に接続孔２１を形成する（図７参照。）。
【００６０】
酸化シリコン膜系絶縁膜１７上に例えばアルミニウム系金属膜を形成し、その金属膜をパターニングして、ゲート配線１９ｇ、ドレイン配線１９ｄ及びソース配線１９ｓを形成する（図１参照。）。
【００６１】
この実施例では、（１）ドレイン領域及びソース領域が二重拡散構造を備えていること、（２）第１ゲート電極９の端部がゲート絶縁膜７よりも厚いＬＯＣＯＳ酸化膜１５上に配置されていること、の２つの特徴を備えているのでドレイン領域及びソース領域は高電圧に耐えることができる。
【００６２】
さらに、第１ゲート電極９上にゲート電極間絶縁膜１１を介して第２ゲート電極１３を備え、積層構造のゲート電極となっていることから、第２ゲート電極１３に印加されるゲート電圧がゲート電極間絶縁膜１１とゲート絶縁膜７に分圧される。これにより、ゲート電極も高電圧に耐えることができる。これを図１と図８を参照して説明する。
【００６３】
図８は第２ゲート電極１３に印加されるゲート電圧がゲート電極間絶縁膜１１とゲート絶縁膜７に分圧されることを説明するための図である。（Ａ）はゲート電極の回路図と、ゲート絶縁膜７、ゲート電極間絶縁膜１１に与えられる電圧Ｖ１，Ｖ２を表す式である。（Ｂ）は第１ゲート電極９と半導体基板１との間の容量値をＣ１、第２ゲート電極１３と第１ゲート電極９の間の容量値をＣ２としたときの容量値Ｃ１，Ｃ２の容量値比に対する電圧Ｖ１，Ｖ２を示す表である。
【００６４】
第１ゲート電極９と半導体基板１との間の容量値をＣ１、第２ゲート電極１３と第１ゲート電極９の間の容量値をＣ２とすると、ゲート絶縁膜７にかかる電圧Ｖ１とゲート電極間絶縁膜１１にかかる電圧Ｖ２は図８中の式のようになる。
仮にＣ１＝Ｃ２とすると、第２ゲート電極１３にかかる電圧Ｖ１は、第２ゲート電極１３に印加されるゲート電圧（Ｖｄｄ）に対して半分に低減される。このことはゲート絶縁膜厚としては従来の半分ですむことを示している。すなわち厚いゲート絶縁膜を長時間の熱処理で形成することなく、ゲート電極に高耐圧機能をもたせることが可能となる。
【００６５】
この実施例ではゲート電極間絶縁膜１１を酸化シリコン膜から構成される単層膜としたが、ゲート電極間絶縁膜は例えば酸化シリコン膜／窒化シリコン膜／酸化シリコン膜から構成される積層膜、いわゆるＯＮＯ膜であってもよい。一般的にＯＮＯ膜のほうが酸化シリコン単層膜よりも絶縁耐性が高いので第２ゲート電極１３に印加される電圧値の大部分を担わせることにつながる。つまり、ゲート絶縁膜７にかかる電圧を低く押さえることができるわけである。しかもこの時、ゲート絶縁膜７は酸化シリコン膜のまま形成できるので、ホットキャリアの捕獲による電気特性のシフトの問題は原理的に発生しない。
【００６６】
ゲート絶縁膜７にかかる電圧Ｖ１は図８中に示した計算式から算出することができる。ここでゲート電極間絶縁膜１１をＯＮＯ膜にすることで絶縁耐性の向上、つまりは分圧電圧Ｖ２の増大化が可能になる。これを積極利用することを説明する。すなわち、Ｃ２をＣ１に対して小さく設定する。例えばＣ２＝Ｃ１／３にすると図８の計算結果表からＶｄｄ＝２８Ｖの時、Ｖ２＝２１Ｖ、Ｖ１＝７Ｖとなり、駆動電圧Ｖｄｄ＝２８Ｖの高電圧環境下でありながらゲート絶縁膜７には７Ｖしか印加されない。
【００６７】
また、図９に示すように、半導体基板１、第１ゲート電極９間のゲート絶縁膜７の面積を第１ゲート電極９、第２ゲート電極１３間のゲート電極間絶縁膜９の面積よりも小さくすることにより、Ｃ２を下げることができる。このように、半導体基板１、第１ゲート電極９間のゲート絶縁膜７の面積と、第１ゲート電極９、第２ゲート電極１３間のゲート電極間絶縁膜９の面積の比率を調整することにより、第２ゲート電極１３に印加されるゲート電圧に対してゲート絶縁膜７にかかる電圧を制御することができる。
【００６８】
また、ゲート絶縁膜７とゲート電極間絶縁膜１１の膜厚を調整することによっても、容量値Ｃ１，Ｃ２を制御することができ、ゲート絶縁膜７にかかる電圧を所望の値に設定することもできる。
このように、第２ゲート電極１３に印加されるゲート電圧に対してゲート絶縁膜７にかかる電圧は、ゲート絶縁膜７とゲート電極間絶縁膜１１の膜の種類、ゲート絶縁膜７とゲート電極間絶縁膜１１の面積、ゲート絶縁膜７とゲート電極間絶縁膜１１の膜厚によって制御することができる。
【００６９】
図１に示した実施例の製造工程では、第１ゲート電極９を形成した後に、半導体基板１上全面にゲート電極間絶縁膜１１を介して多結晶シリコン膜を形成し、その多結晶シリコン膜を異方性ドライエッチング技術によりパターニングして第２ゲート電極１３を形成するので、図１０に示すように、第１ゲート電極９の側面に多結晶シリコン加工残渣２３（（Ｂ）ではシボで示す）が形成されることがある。多結晶シリコン加工残渣２３は第１ゲート電極９及びＮ−領域３ｄ，３ｓとはゲート電極間絶縁膜１１と同一材料で同時に形成された絶縁膜パターンを介して形成される。
【００７０】
この実施例では、多結晶シリコン加工残渣２３はＬＯＣＯＳ酸化膜１５上に形成され、かつ第１ゲート電極９及び第２ゲート電極１３とは絶縁されているので、多結晶シリコン加工残渣２３がトランジスタ動作に悪影響を与えることはない。なお、図４８に示すように、本願発明の積層ゲート電極構造を通常のＭＯＳトランジスタに適用した場合、Ｎ＋領域１１ｄ，１１ｓを形成するためのイオン注入時に多結晶シリコン加工残渣２３が遮蔽物になり、図中符号Ｘの部分にイオンが注入されないので、上方から見てＮ＋領域１１ｄ，１１ｓが第１ゲート電極９とは間隔をもって形成されてしまう。したがって、通常のＭＯＳトランジスタ構造では、本願発明の積層ゲート電極構造を採用することができない。
【００７１】
図１０に示した実施例において、多結晶シリコン加工残渣２３はトランジスタ動作に悪影響を与えるものではないが、製造工程中に多結晶シリコン加工残渣２３が剥がれて半導体基板上で移動すると、多結晶シリコン加工残渣２３はいわゆる異物となり、例えば配線部の電気的ショート、ひいては歩留まりの低下を招くことが考えられる。
次に、多結晶シリコン加工残渣２３が発生しない実施例を説明する。
【００７２】
図１１はさらに他の実施例を概略的に示す図であり、（Ａ）は断面図、（Ｂ）は平面図である。（Ａ）は（Ｂ）のＡ−Ａ位置での断面である。（Ｂ）では上方から見て隠れている部分も実線で記している。（Ａ）では模式的にゲート配線及びゲートコンタクトも図示している。図１と同じ機能を果たす部分には同じ符号を付す。
【００７３】
この実施例では、上方から見て、第２ゲート電極１３の端部の全部が第１ゲート電極９の端部よりも外側に配置されて、第２ゲート電極１３は第１ゲート電極９の側面を覆っている。第１ゲート電極９の端部よりも外側に配置されている第２ゲート電極１３の部分はＬＯＣＯＳ酸化膜１５上に配置されている。第１ゲート電極９と第２ゲート電極１３の間にはゲート電極間絶縁膜１１が形成されている。
【００７４】
第２ゲート電極１３は第１ゲート電極９の側面を覆っているので、第２ゲート電極１３を形成するための多結晶シリコン膜を異方性ドライエッチング技術によりパターニングする際に第２ゲート電極１３の側面に多結晶シリコン加工残渣２３（図１０参照。）が形成されることはない。これにより、多結晶シリコン加工残渣２３に起因する不具合を防止することができる。
【００７５】
さらに、第１ゲート電極９の端部よりも外側に配置されている第２ゲート電極１３の部分はＬＯＣＯＳ酸化膜１５上に配置されているので、第２ゲート電極１３に印加されるゲート電圧がゲート絶縁膜７に直接影響を与えることはない。すなわち、高耐圧機能を保持することができる。
【００７６】
さらに、第１ゲート電極９の側面も使って第１ゲート電極９、第２ゲート電極１３間の容量値を調整することができるので、設計の自由度が増す。
【００７７】
図１１に示した実施例では、第１ゲート電極９上全面に第２ゲート電極１３が配置されているが、本発明はこれに限定されるものではない。
図１２はさらに他の実施例を概略的に示す図であり、（Ａ）は断面図、（Ｂ）は平面図である。（Ａ）は（Ｂ）のＡ−Ａ位置での断面である。（Ｂ）では上方から見て隠れている部分も実線で記している。（Ａ）では模式的にゲート配線及びゲートコンタクトも図示している。図１、図１１と同じ機能を果たす部分には同じ符号を付す。（Ｂ）では第２電極をシボで示した。
【００７８】
この実施例では、図１１に示した実施例と比較して、第１ゲート電極９上で第１ゲート電極９の端部とは間隔をもつ位置に第２ゲート電極１３が形成されていない領域が存在している。これにより、図１１に示した実施例に比べて第１ゲート電極９、第２ゲート電極１３間の容量値を大きくすることができる。
また、第１ゲート電極９上で第２ゲート電極１３が形成されていない領域の面積を調整することにより、第１ゲート電極９、第２ゲート電極１３間の容量値を任意の値に設定することもできる。
【００７９】
図１２に示した実施例では、第１ゲート電極９上で第２ゲート電極１３が形成されていない領域は１箇所の矩形であるが、本発明はこれに限定されるものではなく、当該領域は１ゲート電極９上で複数個所に設けられていてもよいし、当該領域の平面形状は例えば円形など、矩形以外の形状であってもよい。
【００８０】
また、図１１及び図１２に示した各実施例では、上方から見て第２ゲート電極１３の端部の全部が第１ゲート電極９の端部よりも外側に配置されているが、図１３に示すように、上方から見て第２ゲート電極１３の端部の一部分が第１ゲート電極９の端部よりも外側に配置されているようにしてもよい。図１３（Ｂ）では第２ゲート電極１３及び多結晶シリコン加工残渣２３をシボで示した。
【００８１】
図１３に示した実施例では、多結晶シリコン加工残渣２３の発生はある程度許容しながら、同時に第１ゲート電極９、第２ゲート電極１３間の容量値を図１１に示した実施例に比べて小さくすることができる。このような構造は、多結晶シリコン加工残渣２３に起因する不具合の懸念が小さい用途であって、かつ、ゲート絶縁膜７に印加される電圧を低くしたい場合に有効である。
【００８２】
図１４はさらに他の実施例を概略的に示す図であり、（Ａ）は断面図、（Ｂ）は平面図である。（Ａ）は（Ｂ）のＡ−Ａ位置での断面である。（Ｂ）では上方から見て隠れている部分も実線で記している。（Ａ）では模式的にゲート配線及びゲートコンタクトも図示している。図１と同じ機能を果たす部分には同じ符号を付す。
【００８３】
この実施例では、図１に示した実施例と同様に、第２ゲート電極１３は第１ゲート電極９上のみに形成されている。そして、上方から見て第２ゲート電極１３の端部は第１ゲート電極９の端部とは間隔をもって配置されている。
【００８４】
この実施例が図１に示した実施例と異なる点は、絶縁膜パターン２５を介して第１ゲート電極９の端部及び側面を覆い、かつ第２ゲート電極１３とは間隔をもって配置された、第２ゲート電極１３と同一材料で同時に形成された多結晶シリコンパターン２７が形成されている点である。多結晶シリコンパターン２７は、第２ゲート電極１３とは間隔をもって配置されているので、第２ゲート電極１３とは絶縁されている。絶縁膜パターン２５はゲート電極間絶縁膜１１と同一材料で同時に形成されたものである。
この実施例によれば、多結晶シリコン加工残渣２３（図１０参照。）を発生させることなく、第１ゲート電極９、第２ゲート電極１３間の容量値を小さくすることができる。
【００８５】
上記実施例では、第１ゲート電極９のドレイン領域側の端部及びソース領域側の端部の両方がＬＯＣＯＳ酸化膜１５上に配置されているが、図１５に示すように、第１ゲート電極９のドレイン領域側の端部のみがＬＯＣＯＳ酸化膜１５上に配置されているようにしてもよい。
また、上記実施例では、ドレイン領域及びソース領域の両方が二重拡散構造を備えているが、図１６に示すように、ドレイン領域のみが二重拡散構造を備えているようにしてもよい。
【００８６】
図９〜図１６に示した各実施例は、図１〜図７を参照して説明した製造工程例で用いるレイアウト形状（フォトマスクのＣＡＤデータ）を変更することにより形成することができる。
【００８７】
ところで、従来構造のＬＯＣＯＳオフセットトランジスタを用いて、複数のゲート電圧値向けのＬＯＣＯＳオフセットトランジスタを１つの半導体基板に混載する場合、複数の問題点が生じる。
図４９に示すように、例えば３種類のゲート電圧値に対応した３種類のＬＯＣＯＳオフセットトランジスタを混載している場合、それらのＬＯＣＯＳオフセットトランジスタでゲート絶縁膜５１−１，５１−２，５１−３の膜厚をそれぞれ異ならせる必要があった。すなわち、ゲート電圧Ｖｄｄ＝３０Ｖの電圧で動作可能なトランジスタ（１）ではゲート絶縁膜５１−１の膜厚を８０ｎｍに、ゲート電圧Ｖｄｄ＝２２.５Ｖの電圧で動作可能なトランジスタ（２）ではゲート絶縁膜５１−２の膜厚を５０ｎｍに、ゲート電圧Ｖｄｄ＝１５Ｖの電圧で動作可能なトランジスタ（３）ではゲート絶縁膜５１−３の膜厚を３０ｎｍにするなど、各電圧帯に応じたゲート絶縁膜をそれぞれ形成する必要があった。３種類の異なる膜厚のゲート絶縁膜を一つの半導体基板に形成するためにはプロセスフローの長時間化の問題、マスクセットの作成枚数の増加の問題、前述のフィールド絶縁膜の膜減りの問題（図４７参照。）など、解決すべき課題が極めて多い。これについての詳細は特許文献３を参照されたい。
【００８８】
これに対して、本願発明を構成するＬＯＣＯＳオフセットトランジスタでは、半導体基板、第１ゲート電極間の容量値と第１ゲート電極、第２ゲート電極間の容量値を調整することによってゲート絶縁膜にかかる電圧を制御することができるので、複数種類のゲート電圧値に対応した複数種類のＬＯＣＯＳオフセットトランジスタを同一半導体基板上に混載する場合であっても、それらのトランジスタでゲート絶縁膜厚を互いに異ならせることなく、すなわち同一膜厚のゲート絶縁膜のままを用いて、動作電圧帯が互いに異なる複数種類のトランジスタを同一半導体基板上に混載することができる。図１７を参照して、動作電圧帯が互いに異なる３種類のＬＯＣＯＳオフセットトランジスタを同一半導体基板上に混載した実施例を説明する。
【００８９】
図１７はさらに他の実施例を概略的に示す図であり、（Ａ）は断面図、（Ｂ）は平面図、（Ｃ）はゲート電圧に対する各トランジスタの設定例を示す表である。（Ａ）は（Ｂ）のＡ−Ａ位置での断面である。（Ｂ）では上方から見て隠れている部分も実線で記している。（Ａ）では模式的にゲート配線及びゲートコンタクトも図示している。図１と同じ部分には同じ符号を付す。
この実施例では、ゲート電圧Ｖｄｄ＝３０Ｖの電圧で動作可能なトランジスタ（１）と、ゲート電圧Ｖｄｄ＝２２.５Ｖの電圧で動作可能なトランジスタ（２）と、ゲート電圧Ｖｄｄ＝１５Ｖの電圧で動作可能なトランジスタ（３）を同一半導体基板１上に備えている。
【００９０】
トランジスタ（１），（２），（３）において、第２ゲート電極１３−１，１３−２，１３−３のレイアウト面積が互いに異なっている。それ以外に部分、例えば、半導体基板１に形成されたＰ型ウエル領域、ゲート絶縁膜７、第１ゲート電極９、ゲート電極間絶縁膜１１に関しては、その形状、不純物濃度、膜厚などは３つのトランジスタ（１），（２），（３）で同じになっている。なお、ゲート電極間絶縁膜１１の平面形状は、第２ゲート電極１３−１，１３−２，１３−３の平面形状が互いに異なっているにともなって、トランジスタ（１），（２），（３）で互いに異なっている。
【００９１】
つまり、トランジスタ（１），（２），（３）において、第１ゲート電極９と半導体基板１（Ｐ型ウエル領域）との間の容量値＝Ｃ１は同じであり、第１ゲート電極９と第２ゲート電極１３の間の容量値＝Ｃ２が互いに異なっている。具体的にはゲート電圧Ｖｄｄ＝３０Ｖの電圧で動作可能なトランジスタ（１）はＣ２＝Ｃ１／３に、ゲート電圧Ｖｄｄ＝２２.５Ｖの電圧で動作可能なトランジスタ（２）はＣ２＝Ｃ１／２に、ゲート電圧Ｖｄｄ＝１５Ｖの電圧で動作可能なトランジスタ（３）はＣ２＝Ｃ１になるように調整してある。これにより、前述の図８の計算式に従うと、ゲート絶縁膜７にかかる電圧は３つのトランジスタ（１），（２），（３）で全て７.５Ｖとなる。すなわち、膜厚、材料及び形成時期が同一のゲート絶縁膜７を用いて印加電圧が３０Ｖと２２.５Ｖと１５Ｖの３種類の動作電圧帯に対応可能なワンチップＬＳＩを得ることができる。
【００９２】
さらに、３つのトランジスタ（１），（２），（３）は第２ゲート電極１３のレイアウト面積（ＣＡＤデータ）を互いに異ならせるだけで形成することができるので、製造方法としては前述の図１〜図７を参照して説明した製造工程により形成できる。すなわち、図４９を参照して説明したプロセスフローの長時間化の問題やマスクセットの作成枚数増加の問題、フィールド絶縁膜の膜減りの問題などを全て回避することができる。
【００９３】
図１７に示した実施例では、３つのトランジスタ（１），（２），（３）について、第２ゲート電極１３−１，１３−２，１３−３のレイアウト面積のみを互いに異ならせることにより、動作電圧帯が互いに異なるトランジスタ（１），（２），（３）を形成しているが、ＬＯＣＯＳオフセットトランジスタの動作電圧帯を互いに異ならせる方法は、これに限定されるものではなく、ゲート絶縁膜７、第１ゲート電極９、ゲート電極間絶縁膜１１及び第１ゲート電極１３について、レイアウト面積、膜厚及び材料のうちの少なくとも１つを互いに異ならせることにより、ＬＯＣＯＳオフセットトランジスタの動作電圧帯を互いに異ならせるようにしてもよい。ただし、図４９を参照して説明した上記問題点を考慮すると、複数のＬＯＣＯＳオフセットトランジスタで第２ゲート電極のレイアウト面積のみを互いに異ならせることにより動作電圧帯を互いに異ならせるようにすることが有利である。
【００９４】
また、図１７に示した実施例では、３つのトランジスタ（１），（２），（３）は全て１５Ｖ以上の高電圧に対応したものであるが、本発明を構成するＬＯＣＯＳオフセットトランジスタは例えば２.５Ｖ程度の低電圧で動作可能なトランジスタにも適用することができるので、トランジスタ（１），（２），（３）のうちの１つ、２つ又は全部を、互いに動作電圧帯が異なる低電圧で動作可能なトランジスタにしてもよい。
【００９５】
また、図１７に示した実施例では、同一半導体基板上に混載されたトランジス（１），（２），（３）は全部ＬＯＣＯＳオフセットトランジスタであるが、本発明を構成するＬＯＣＯＳオフセットトランジスタと通常のＭＯＳトランジスタを同一半導体基板上に混載することもできる。その実施例を図１８を参照して説明する。
【００９６】
図１８はさらに他の実施例を概略的に示す断面図である。図１と同じ機能を果たす部分には同じ符号を付す。ＬＯＣＯＳオフセットトランジスタの構造は図１に示した実施例と同じなので説明を省略する。
【００９７】
半導体基板１のＬＯＣＯＳオフセットトランジスタ形成領域とは異なる領域に通常のＭＯＳトランジスタが形成されている。
通常のＭＯＳトランジスタは、半導体基板１の表面側に形成されたＰ型ウエル（図示は省略）に互いに間隔をもって形成されたＮ＋ドレイン領域２９ｄ、Ｎ＋ソース領域２９ｓを備えている。Ｎ＋ドレイン領域２９ｄとＮ＋ソース領域２９ｓの間の半導体基板１がチャネル領域３１となる。チャネル領域３１上にゲート絶縁膜３３が形成されている。ゲート絶縁膜３３はＬＯＣＯＳオフセットトランジスタのゲート絶縁膜３３と同時に形成されたものであり、例えば膜厚が２０ｎｍの酸化シリコン膜からなる。
【００９８】
ゲート絶縁膜３３上にゲート電極３５が形成されている。ゲート電極３５はＬＯＣＯＳオフセットトランジスタの第１ゲート電極９と同一材料から同時に形成されたものである。
Ｎ＋ドレイン領域２９ｄ上、Ｎ＋ソース領域２９ｓ上及び第ゲート電極３５上を覆って半導体基板１上に酸化シリコン膜系絶縁膜１７が形成されている。酸化シリコン膜系絶縁膜１７上に金属材料、例えばアルミニウムからなるゲート配線３７ｇ、ドレイン配線３７ｄ及びソース配線３７ｓが形成されている。酸化シリコン膜系絶縁膜１７に形成された接続孔２１を介して、ゲート配線３７ｇはゲート電極３５に接続され、ドレイン配線３７ｄはＮ＋ドレイン領域２９ｄに接続され、ソース配線３７ｓはＮ＋ソース領域２９ｓに接続されている。
【００９９】
図１９〜図２４は、図１８に示したＬＯＣＯＳオフセットトランジスタ及び通常のＭＯＳトランジスタを形成するための製造工程の一例を順に示す概略的な断面図である。図８１〜図１９を参照して製造工程の一例を説明する。
【０１００】
Ｐ型半導体基板１に図示しないＰ型ウエル領域を形成した後、写真製版技術を用いてレジストパターン（図示は省略）を形成し、それをマスクとしてリンを注入エネルギーは１００ＫｅＶ、ドーズ量は２.０×１０13ｃｍ-2の条件でイオン注入する。レジストパターンを除去した後、温度１０００℃、３０分間の窒素雰囲気にさらすことで注入されたリンが拡散及び活性化し、低濃度なＮ−ドレイン領域３ｄ及びＮ−ソース領域３ｓが形成される（図１９参照。）。
【０１０１】
既存の素子分離形成技術を用いてＬＯＣＯＳ酸化膜１５を膜厚５００ｎｍで形成する（図２０参照。）。
ゲート絶縁膜７，３３となる酸化シリコン膜を膜厚２０ｎｍで形成した後、連続して多結晶シリコン膜を３００ｎｍの厚みに堆積させる。写真製版技術を用いてレジストパターンを形成する。それをマスクにして、異方性ドライエッチング技術により、多結晶シリコン膜及び酸化シリコン膜を順次エッチング除去して多結晶シリコン膜からなる第１ゲート電極９及びゲート電極３５を形成し、第１ゲート電極９下にゲート絶縁膜７を形成し、ゲート電極３５下にゲート絶縁膜３３を形成する。その後、レジストパターンの除去を行なう（図２１参照。）。ここで、ゲート絶縁膜７，３３を形成するための酸化シリコン膜のエッチング除去はウェットエッチング技術により行なってもよい。
【０１０２】
ゲート電極間絶縁膜１１を膜厚２０ｎｍで形成した後、連続して多結晶シリコン膜を３００ｎｍの厚みに堆積させる。写真製版技術を用いてレジストパターンを形成する。それをマスクにして、異方性ドライエッチング技術により、多結晶シリコン膜及びゲート電極間絶縁膜１１を順次エッチング除去して多結晶シリコン膜からなる第２ゲート電極１３を形成し、第２ゲート電極１３下にゲート電極間絶縁膜１１を形成する。このとき、第１ゲート電極９及びゲート電極３５の側面に多結晶シリコン加工残渣２３が形成される。その後、レジストパターンの除去を行なう（図２２参照。）。ここで、ゲート電極間絶縁膜１１のエッチング除去はウェットエッチング技術により行なってもよい。
【０１０３】
通常のＭＯＳトランジスタの形成領域に開口部をもつレジストパターン３９を形成する。レジストパターン３９をマスクにして、例えば等方性エッチング技術により、ゲート電極３５側面の多結晶シリコン加工残渣２３を除去する（図２３参照。）。
【０１０４】
ＬＯＣＯＳオフセットトランジスタ及び通常のＭＯＳトランジスタの形成領域に開口をもつレジストパターンを形成した後、ヒ素を注入エネルギー３０ＫｅＶ、ドーズ量５.０×１０15ｃｍ-2の条件でイオン注入する。レジストパターンを除去した後、温度９００℃、３０分間の窒素雰囲気にさらすことで注入されたヒ素が拡散及び活性化し、高濃度なＮ＋ドレイン領域１１ｄ、Ｎ＋ソース領域１１ｓ、Ｎ＋ドレイン領域２９ｄ及びＮ＋ソース領域２９ｓが形成される（図２４参照。）。
【０１０５】
半導体基板１上全面に酸化シリコン膜系絶縁膜１７を１０００ｎｍの膜厚に堆積する。レジストパターンを形成した後、そのレジストパターンをマスクとして所定の位置の酸化シリコン膜系絶縁膜１７をエッチング除去し、Ｎ＋ドレイン領域１１ｄ、Ｎ＋ソース領域１１ｓ、第２ゲート電極１３、Ｎ＋ドレイン領域２９ｄ、Ｎ＋ソース領域２９ｓ、ゲート電極３５に対応する位置に接続孔２１を形成する。酸化シリコン膜系絶縁膜１７上に例えばアルミニウム系金属膜を形成し、その金属膜をパターニングして、ゲート配線１９ｇ、ドレイン配線１９ｄ、ソース配線１９ｓ、ゲート配線３７ｇ、ドレイン配線３７ｄ及びソース配線３７ｓを形成する（図１８参照。）。
【０１０６】
この実施例では、ＬＯＣＯＳオフセットランジスタについて図８に示したようにゲート電圧の分割を行なうことによりゲート絶縁膜７にかかる電圧を小さくすることができるので、ゲート絶縁膜７と通常のトランジスタのゲート絶縁膜３３を同一材料で同じ膜厚で同時に形成することができる。すなわち、通常のトランジスタのゲート絶縁膜３３と同じ特性のゲート絶縁膜７を用いて高電圧対応可能なＬＯＣＯＳオフセットトランジスタを形成することができる。
【０１０７】
さらに、この実施例では、ＬＯＣＯＳオフセットトランジスタのゲート絶縁膜７と通常のトランジスタのゲート絶縁膜３３は同時に形成されたものであるので、ＬＯＣＯＳオフセットトランジスタと通常のトランジスタを同一半導体基板上に混載する場合にプロセスフローの簡略化を実現できるので、プロセスフローの長時間化の上記問題点が生じない。さらにＬＯＣＯＳオフセットトランジスタの第１ゲート電極９と通常のトランジスタのゲート電極３５は同時に形成されたものであるのでプロセスフローの簡略化を実現できる。
【０１０８】
図２５はさらに他の実施例を概略的に示す断面図である。この実施例は、ＬＯＣＯＳオフセットトランジスタの形成領域とは異なる半導体基板１の位置に、第１ゲート電極と同一材料で同時に形成された第１容量素子電極と、第１容量素子電極上に絶縁膜を介して第２ゲート電極と同一材料で同時に形成された第２容量素子電極をもつ容量素子をさらに備えているものである。図１と同じ機能を果たす部分には同じ符号を付す。ＬＯＣＯＳオフセットトランジスタの構造は図１に示した実施例と同じなので説明を省略する。
【０１０９】
ＬＯＣＯＳオフセットトランジスタの形成領域とは異なる半導体基板１の位置に、ＬＯＣＯＳ酸化膜１５を介して容量素子が形成されている。この容量素子は、ＬＯＣＯＳ酸化膜１５上に形成された第１容量素子電極４１ｕと、第１容量素子電極４１上に容量素子電極間絶縁膜４３を介して形成された第２容量素子電極４１ｔを備えている。第１容量素子電極４１ｕは第１ゲート電極９と同一材料で同時に形成されたものである。容量素子電極間絶縁膜４３はゲート電極間絶縁膜１１と同一材料で同時に形成されたものである。第２容量素子電極４１ｔは第２ゲート電極１３と同一材料で同時に形成されたものである。
【０１１０】
酸化シリコン膜系絶縁膜１７はた第１容量素子電極４１ｕ及び第２容量素子電極４１ｔも覆っている。酸化シリコン膜系絶縁膜１７上にゲート配線１９ｇ、ドレイン配線１９ｄ及びソース配線１９ｓと同一材料で同時に形成された第１容量素子電極配線４５ｕと第２容量素子電極配線４５ｔが形成されている。酸化シリコン膜系絶縁膜１７に形成された接続孔２１を介して、第１容量素子電極配線４５ｕは第１容量素子電極４１ｕに接続され、第２容量素子電極配線４５ｔは第２容量素子電極４１ｔに接続されている。
【０１１１】
図２６〜図３１は、図２５に示したＬＯＣＯＳオフセットトランジスタ及び容量素子を形成するための製造工程の一例を順に示す断面図である。図２５〜図３１を参照して製造工程の一例を説明する。
【０１１２】
Ｐ型半導体基板１に図示しないＰ型ウエル領域を形成した後、写真製版技術を用いてレジストパターン（図示は省略）を形成し、それをマスクとしてリンを注入エネルギーは１００ＫｅＶ、ドーズ量は２.０×１０13ｃｍ-2の条件でイオン注入する。レジストパターンを除去した後、温度１０００℃、３０分間の窒素雰囲気にさらすことで注入されたリンが拡散及び活性化し、低濃度なＮ−ドレイン領域３ｄ及びＮ−ソース領域３ｓが形成される（図２６参照。）。
【０１１３】
既存の素子分離形成技術を用いてＬＯＣＯＳ酸化膜１５を膜厚５００ｎｍで形成する（図２７参照。）。
ゲート絶縁膜７を膜厚２０ｎｍで形成した後、連続して多結晶シリコン膜を３００ｎｍの厚みに堆積させる。写真製版技術を用いてレジストパターンを形成する。それをマスクにして、異方性ドライエッチング技術により、多結晶シリコン膜及びゲート絶縁膜７を順次エッチング除去して多結晶シリコン膜からなる第１ゲート電極９と第１容量素子電極４１ｕを形成し、第１ゲート電極９下にゲート絶縁膜７を形成する。ここで第１容量素子電極４１ｕ下にゲート絶縁膜７が残存するが図示は省略している。その後、レジストパターンの除去を行なう（図２８参照。）。
【０１１４】
ゲート電極間絶縁膜１１及び容量素子電極間絶縁膜４３形成するための酸化シリコン膜を膜厚２０ｎｍで形成した後、連続して多結晶シリコン膜を３００ｎｍの厚みに堆積させる。写真製版技術を用いてレジストパターンを形成する。それをマスクにして、異方性ドライエッチング技術により、多結晶シリコン膜及び酸化シリコン膜を順次エッチング除去して、第１ゲート電極９上に第２ゲート電極１３及びゲート電極間絶縁膜１１を形成し、第１容量素子電極４１ｕ上に第２容量素子電極４１ｔ及び容量素子電極間絶縁膜４３を形成する。ここで、第１ゲート電極９側面及び第１容量素子電極４１ｕ側面に多結晶シリコン加工残渣２３（図１０参照。）が形成されることがあるが、図示は省略する。なお、第１容量素子電極４１ｕ側面に多結晶シリコン加工残渣２３が形成されても、多結晶シリコン加工残渣２３はＬＯＣＯＳ酸化膜１５上に形成されるので、容量素子の電気的特性に悪影響を与えることはない。その後、レジストパターンの除去を行なう（図２９参照。）。
【０１１５】
ＬＯＣＯＳオフセットトランジスタの形成領域に開口をもつレジストパターンを形成した後、ヒ素を注入エネルギー３０ＫｅＶ、ドーズ量５.０×１０15ｃｍ-2の条件でイオン注入する。レジストパターンを除去した後、温度９００℃、３０分間の窒素雰囲気にさらすことで注入されたヒ素が拡散及び活性化し、高濃度なＮ＋ドレイン領域１１ｄ及びＮ＋ソース領域１１ｓが形成される（図３０参照。）。
【０１１６】
半導体基板１上全面に酸化シリコン膜系絶縁膜１７、例えばＮＳＧ膜とＢＰＳＧ膜の積層膜を１０００ｎｍの膜厚に堆積する。レジストパターンを形成した後、そのレジストパターンをマスクとして所定の位置の酸化シリコン膜系絶縁膜１７をエッチング除去し、Ｎ＋ドレイン領域１１ｄ、Ｎ＋ソース領域１１ｓ、第２ゲート電極１３、第１容量素子電極４１ｕ、第２容量素子電極４１ｔに対応する位置に接続孔２１を形成する（図３１参照。）。
【０１１７】
酸化シリコン膜系絶縁膜１７上に例えばアルミニウム系金属膜を形成し、その金属膜をパターニングして、ゲート配線１９ｇ、ドレイン配線１９ｄ、ソース配線１９ｓ、第１容量素子電極配線４５ｕ、第２容量素子電極配線４５ｔを形成する（図２５参照。）。
【０１１８】
この実施例では、容量素子は、第１ゲート電極９と同一材料で同時に形成された第１容量素子電極４１ｕと、ゲート電極間絶縁膜１１と同一材料で同時に形成された容量素子電極間絶縁膜４３と、第２ゲート電極１３と同一材料で同時に形成された第２容量素子電極４１ｔによって形成されているので、ＬＯＣＯＳオフセットトランジスタの製造工程を増加させることなく、同一半導体基板１上に容量素子を混載することができる。
【０１１９】
この実施例では、容量素子において、上方から見て第２容量素子電極４１ｔの端部は第１容量素子電極４１ｕの端部の内側に配置されているが、第１容量素子電極４１ｕと第２容量素子電極４１のレイアウト位置はこれに限定されるものではない。
例えば、図１２や図１４に示したＬＯＣＯＳオフセットトランジスタの第１ゲート電極９及び第２ゲート電極１３のレイアウト位置と同様に、容量素子において、上方から見て第２容量素子電極４１ｔの端部は第１容量素子電極４１ｕの端部の外側に配置されており、かつ第１容量素子電極４１ｕのコンタクトを形成する位置には第２容量素子電極４１ｔが形成されていないようにすれば、第１容量素子電極４１ｕの側面に多結晶シリコン加工残渣２３（図１０参照。）が形成されるのを防止することができる。
【０１２０】
また、図１３に示したＬＯＣＯＳオフセットトランジスタの第１ゲート電極９及び第２ゲート電極１３のレイアウト位置と同様に、容量素子において、上方から見て第２容量素子電極４１ｔの端部の一部分が第１容量素子電極４１ｕの端部の外側に配置されているようにしてもよい。
【０１２１】
以上、本発明の実施例を説明したが、本発明はこれらに限定されるものではなく、形状、配置、個数、材料などは一例であり、特許請求の範囲に記載された本発明の範囲内で種々の変更が可能である。
【図面の簡単な説明】
【０１２２】
【図１】一実施例を概略的に示す図であり、（Ａ）は断面図、（Ｂ）は平面図である。
【図２】図１に示したＬＯＣＯＳオフセットトランジスタを形成するための製造工程の一例を説明するための最初の工程を示す図であり、（Ａ）は断面図、（Ｂ）は平面図である。
【図３】同製造工程例の続きの工程を示す図であり、（Ａ）は断面図、（Ｂ）は平面図である。
【図４】同製造工程例のさらに続きの工程を示す図であり、（Ａ）は断面図、（Ｂ）は平面図である。
【図５】同製造工程例のさらに続きの工程を示す図であり、（Ａ）は断面図、（Ｂ）は平面図である。
【図６】同製造工程例のさらに続きの工程を示す図であり、（Ａ）は断面図、（Ｂ）は平面図である。
【図７】同製造工程例のさらに続きの工程を示す図であり、（Ａ）は断面図、（Ｂ）は平面図である。
【図８】第２ゲート電極に印加されるゲート電圧がゲート電極間絶縁膜とゲート絶縁膜に分圧されることを説明するための図であり、（Ａ）はゲート電極の回路図と、ゲート絶縁膜、ゲート電極間絶縁膜に与えられる電圧Ｖ１，Ｖ２を表す式であり、（Ｂ）は第１ゲート電極９半導体基板１の間の容量値をＣ１、第２ゲート電極１３１ゲート電極の間の容量値をＣ２としたときの容量値Ｃ１，Ｃ２の容量値比に対する電圧Ｖ１，Ｖ２を示す表である。
【図９】他の実施例を概略的に示す図であり、（Ａ）は断面図、（Ｂ）は平面図である。
【図１０】さらに他の実施例を概略的に示す図であり、（Ａ）は断面図、（Ｂ）は平面図である。
【図１１】さらに他の実施例を概略的に示す図であり、（Ａ）は断面図、（Ｂ）は平面図である。
【図１２】さらに他の実施例を概略的に示す図であり、（Ａ）は断面図、（Ｂ）は平面図である。
【図１３】さらに他の実施例を概略的に示す図であり、（Ａ）は断面図、（Ｂ）は平面図である。
【図１４】さらに他の実施例を概略的に示す図であり、（Ａ）は断面図、（Ｂ）は平面図である。
【図１５】さらに他の実施例を概略的に示す図であり、（Ａ）は断面図、（Ｂ）は平面図である。
【図１６】さらに他の実施例を概略的に示す図であり、（Ａ）は断面図、（Ｂ）は平面図である。
【図１７】さらに他の実施例を概略的に示す図であり、（Ａ）は断面図、（Ｂ）は平面図、（Ｃ）はゲート電圧に対する各トランジスタの設定例を示す表である。
【図１８】さらに他の実施例を概略的に示す断面図である。
【図１９】図１８に示したＬＯＣＯＳオフセットトランジスタ及び通常のＭＯＳトランジスタを形成するための製造工程の一例を説明するための最初の工程を示す断面図である。
【図２０】同製造工程例の続きの工程を示す断面図である。
【図２１】同製造工程例のさらに続きの工程を示す断面図である。
【図２２】同製造工程例のさらに続きの工程を示す断面図である。
【図２３】同製造工程例のさらに続きの工程を示す断面図である。
【図２４】同製造工程例のさらに続きの工程を示す断面図である。
【図２５】さらに他の実施例を概略的に示す断面図である。
【図２６】図２５に示したＬＯＣＯＳオフセットトランジスタ及び容量素子を形成するための製造工程の一例を説明するための最初の工程を示す断面図である。
【図２７】同製造工程例の続きの工程を示す断面図である。
【図２８】同製造工程例のさらに続きの工程を示す断面図である。
【図２９】同製造工程例のさらに続きの工程を示す断面図である。
【図３０】同製造工程例のさらに続きの工程を示す断面図である。
【図３１】同製造工程例のさらに続きの工程を示す断面図である。
【図３２】従来のＬＯＣＯＳオフセットトランジスタを概略的に示す断面図である。
【図３３】図３２に示した従来のＬＯＣＯＳオフセットトランジスタの製造工程の一例を説明するための最初の工程を示す断面図である。
【図３４】同製造工程例の続きの工程を示す断面図である。
【図３５】同製造工程例のさらに続きの工程を示す断面図である。
【図３６】同製造工程例のさらに続きの工程を示す断面図である。
【図３７】同製造工程例のさらに続きの工程を示す断面図である。
【図３８】Ｍａｓｋｅｄ−ＬＤＤトランジスタを概略的に示す断面図である。
【図３９】図３８に示したＭａｓｋｅｄ−ＬＤＤトランジスタの製造工程の一例を説明するための最初の工程を示す断面図である。
【図４０】同製造工程例の続きの工程を示す断面図である。
【図４１】同製造工程例のさらに続きの工程を示す断面図である。
【図４２】同製造工程例のさらに続きの工程を示す断面図である。
【図４３】同製造工程例のさらに続きの工程を示す断面図である。
【図４４】厚いゲート絶縁膜を備えたＬＯＣＯＳオフセットトランジスタを形成する際の不具合を説明するための工程断面図である。
【図４５】図４４の続きの工程を示す断面図である。
【図４６】図４５の続きの工程を示す断面図である。
【図４７】図４６の破線円で囲まれた部分を拡大して示す断面図である。
【図４８】本願発明の積層ゲート電極構造を通常のＭＯＳトランジスタに適用した場合の不具合を説明するための断面図である。
【図４９】従来構造のＬＯＣＯＳオフセットトランジスタを用いて、３種類のゲート電圧値に対応した３種類のＬＯＣＯＳオフセットトランジスタを同一半導体基板に混載した様子を概略的に示す断面図である。
【符号の説明】
【０１２３】
１  半導体基板
３ｄ  Ｎ−ドレイン領域
３ｓ  Ｎ−ソース領域
５  チャネル領域
７  ゲート絶縁膜
９  第１ゲート電極
１１  ゲート電極間絶縁膜
１３，１３−１，１３−２，１３−３  第２ゲート電極
１５  ＬＯＣＯＳ酸化膜（フィールド絶縁膜）
１９ｇ  ゲート配線
２７  多結晶シリコンパターン（第２ゲート電極と同一材料で同時形成されたパターン）
４１ｕ  第１容量素子電極
４１ｔ  第２容量素子電極
４３  容量素子電極間絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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