(57)【要約】【課題】簡易な回路構成により、停止状態からの復帰時間を短縮できるカレントミラー回路を提供する。【解決手段】Ｐチャネル型のＭＯＳＦＥＴからなる入力トランジスタ１１とそこに基準電流Ｉｉｎを供給する基準電流源１０の間に、スイッチＳＷ１（第１のスイッチ手段）が配置されている。また、Ｐチャネル型のＭＯＳＦＥＴからなる出力トランジスタ１２と定電流出力端子１３の間に、スイッチＳＷ２（第２のスイッチ手段）が配置されている。ここで、２つのスイッチＳＷ１とＳＷ２は、入力トランジスタ１１と出力トランジスタ１２のドレイン端子に対して直列に挿入されるとともに、入力トランジスタ１１と出力トランジスタ１２のゲート端子を共通に接続しているバイアスラインＢが、スイッチＳＷ１を介さず直接基準電流源１０と接続されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
入力トランジスタの制御端子を１ないし複数の出力トランジスタの制御端子と接続して構成されたカレントミラー回路において、
前記入力トランジスタに基準電流を供給する定電流回路と、
前記出力トランジスタに流れる電流を外部に出力する出力端子と、
前記入力トランジスタと前記定電流回路の間に配置された第１のスイッチ手段と、
前記出力トランジスタと前記出力端子の間に配置された第２のスイッチ手段と、
を備え、
前記入力トランジスタの制御端子と前記定電流回路が前記第１のスイッチ手段を介さずに接続されていて、前記出力端子への電流を停止する停止状態では前記第１、および第２のスイッチ手段をオフにしておき、前記出力端子へ電流を流すとき、前記第１、および第２のスイッチ手段をオン状態に切換えることを特徴とするカレントミラー回路。
【請求項２】
前記入力トランジスタおよび前記出力トランジスタが、いずれも金属酸化膜形の電界効果トランジスタ（以下、ＭＯＳＦＥＴという。）によって構成されていることを特徴とする請求項１記載のカレントミラー回路。
【請求項３】
前記第１のスイッチ手段および前記第２のスイッチ手段が、いずれもＭＯＳＦＥＴによって構成されていることを特徴とする請求項１記載のカレントミラー回路。
【請求項４】
前記ＭＯＳＦＥＴがオンとなっているときは、その飽和領域で動作していることを特徴とする請求項３記載のカレントミラー回路。
【請求項５】
前記入力トランジスタおよび前記出力トランジスタ、前記第１のスイッチ手段および前記第２のスイッチ手段が、いずれも同じ導電型のＭＯＳＦＥＴによって構成されていることを特徴とする請求項１記載のカレントミラー回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力トランジスタの制御端子を１ないし複数の出力トランジスタの制御端子と接続して構成されたカレントミラー回路に関し、とくに出力電流停止機能を有するカレントミラー回路に関する。
【背景技術】
【０００２】
従来から各種のアナログ回路のバイアス電流源として、カレントミラー回路は広く用いられてきた。カレントミラー回路から電源供給を行う場合、システムの低消費電力化を図るために、未使用の回路ブロックのバイアス電流を停止しておくことがしばしば行われている（たとえば、特許文献１参照）。
【０００３】
図４は、従来の出力電流停止機能を有するカレントミラー回路を示す図である。
このカレントミラー回路は、基準電流源１０、入力トランジスタ１１、出力トランジスタ１２、および２つのスイッチＳＷ１０，ＳＷ１１から構成されている。入力トランジスタ１１および出力トランジスタ１２は、それぞれのソース端子および基板が一方の電源ＶＤＤに接続され、ゲート端子がバイアスラインＢによって互いに接続されている。そして、バイアスラインＢは、第１のスイッチＳＷ１０を介して一方の電源ＶＤＤ（その電位もＶＤＤとする）と接続可能に構成されている。
【０００４】
入力トランジスタ１１は、そのドレイン端子とゲート端子の間が第２のスイッチＳＷ１１によって短絡され、ゲート・ソース間電圧（Ｖｇｓ）を入力トランジスタ１１が飽和モードに保たれるレベルに設定できる。また、入力トランジスタ１１のドレイン端子は、図示しない抵抗などで実現される基準電流源１０を介して接地されている。さらに、出力トランジスタ１２のドレイン端子は定電流出力端子１３と接続され、そこに定電流の出力電流Ｉｏｕｔを流すカレントミラー回路が形成されている。
【０００５】
なお、このカレントミラー回路の各素子は、いずれもＰチャネル型のＭＯＳＦＥＴ（金属酸化膜形の電界効果トランジスタ）により構成されているが、Ｎチャネル型のＭＯＳＦＥＴであってもよい。
【０００６】
第１のスイッチＳＷ１０をオン（導通）するとき、入力トランジスタ１１および出力トランジスタ１２に共通となっているゲート端子がソース端子と短絡され、カレントミラー回路に流れる電流が遮断される。このとき、第２のスイッチＳＷ１１をオフ（遮断）しておくことで、電源ＶＤＤから第１のスイッチＳＷ１０を介して基準電流源１０で無駄な電流が消費されることを防止している。
【０００７】
図５は、出力電流停止機能を有する、別のカレントミラー回路を示す図である。
ここでは、第２のスイッチＳＷ１１に代えて、入力トランジスタ１１のドレイン端子と基準電流源１０との間に第３のスイッチＳＷ１２を介在させることで、不動作時の無駄な消費電力をなくすようにしている。
【０００８】
いずれのカレントミラー回路でも、第1のスイッチＳＷ１０をオフし、第２のスイッチＳＷ１１（あるいは第３のスイッチＳＷ１２）をオンにして、停止状態から動作状態に復帰させることができる。このとき、ゲート端子が共通となっている入力トランジスタ１１および出力トランジスタ１２のゲート電位を、それまでのＶＤＤから所定の動作点に移行させるために、トランジスタ１１，１２のゲート・ソース間の寄生容量を基準電流源１０の基準電流Ｉｉｎで充電する必要がある。そのため、基準電流Ｉｉｎが小さく、あるいは出力トランジスタ１２のサイズが大きかったり、その個数が多かったりするような場合は、出力電流Ｉｏｕｔが所定の値に達するまでに長時間を要するという問題があった。
【０００９】
そこで、電流の出力と非出力の切換え時に、ブースト回路などによって過渡的にミラー比を変化させることによって、電流の立ち上がり時間を短縮したカレントミラー回路が考えられている（たとえば、特許文献２参照）。
【特許文献１】特開平７―２７５３５８号公報（段落番号［００３４］~［００３８］、図２）
【特許文献２】特開２００５−２２９５０５号公報（段落番号［００２３］~［００４６］、図１）
【発明の開示】
【発明が解決しようとする課題】
【００１０】
ところで、上述したようなブースト回路では、起動回路を用いて入力電流が流れていない状態から流れている状態へと切換え制御する際に、そのタイミングを制御信号に基づいて検出して、トランジスタスイッチなどを設けた電流経路を所定期間だけ遮断するように構成されている。
【００１１】
しかし、こうした切換え動作を実現するためには、ブースト回路に加え、さらにエッジ検出を行う回路をも設ける必要があって、その回路構成が複雑になるという問題があった。
【００１２】
本発明はこのような点に鑑みてなされたものであり、簡易な回路構成により、停止状態からの復帰時間を短縮できるカレントミラー回路を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明では、上記問題を解決するために、入力トランジスタの制御端子を１ないし複数の出力トランジスタの制御端子と接続して構成されたカレントミラー回路において、前記入力トランジスタに基準電流を供給する定電流回路と、前記出力トランジスタに流れる電流を外部に出力する出力端子と、前記入力トランジスタと前記定電流回路の間に配置された第１のスイッチ手段と、前記出力トランジスタと前記出力端子の間に配置された第２のスイッチ手段と、を備え、前記入力トランジスタの制御端子と前記定電流回路が前記第１のスイッチ手段を介さずに接続されていて、前記出力端子への電流を停止する停止状態では前記第１、および第２のスイッチ手段をオフにしておき、前記出力端子へ電流を流すとき、前記第１、および第２のスイッチ手段をオン状態に切換えることを特徴とするカレントミラー回路が提供される。
【発明の効果】
【００１４】
本発明によれば、停止状態からの復帰時間の短いカレントミラー回路を、簡易な回路構成で実現できる。
【発明を実施するための最良の形態】
【００１５】
以下、図面を参照してこの発明の実施の形態について説明する。
（実施の形態１）
図１は、実施の形態１に係るカレントミラー回路を示す回路図である。
【００１６】
図１のカレントミラー回路は、Ｐチャネル型のＭＯＳＦＥＴからなる入力トランジスタ１１とそこに基準電流を供給する基準電流源１０の間に、スイッチＳＷ１（第１のスイッチ手段）が配置されている。また、Ｐチャネル型のＭＯＳＦＥＴからなる出力トランジスタ１２と定電流出力端子１３の間に、スイッチＳＷ２（第２のスイッチ手段）が配置されている。
【００１７】
ここで、２つのスイッチＳＷ１とＳＷ２は、入力トランジスタ１１と出力トランジスタ１２のドレイン端子に対して直列に挿入されている。そして、入力トランジスタ１１と出力トランジスタ１２のゲート端子を共通に接続しているバイアスラインＢが、スイッチＳＷ１を介さず直接基準電流源１０と接続されている。また、入力トランジスタ１１と出力トランジスタ１２では、それぞれのチャネル幅Ｗとチャネル長Ｌの比（Ｗ／Ｌ）は等しいものとし、基準電流源１０は基準電流Ｉｉｎをたとえば１μＡの大きさで供給する。
【００１８】
定電流出力端子１３に流れる出力電流Ｉｏｕｔを停止する停止状態では、スイッチＳＷ１とＳＷ２のいずれもオフ状態としている。これにより、基準電流源１０への基準電流Ｉｉｎおよび出力電流Ｉｏｕｔが流れなくなって、無駄な電力消費が省かれる。そのとき、基準電流源１０の基準電流Ｉｉｎが入力トランジスタ１１および出力トランジスタ１２のゲート・ソース間の寄生容量を充電することのみに使われて、バイアスラインＢによって共通に接続されたゲート端子の電位は接地電位まで引き下げられる。
【００１９】
いま、２つのスイッチＳＷ１とＳＷ２をオンにして、カレントミラー回路を起動状態に切換える際、入力トランジスタ１１と出力トランジスタ１２では、いずれもゲート・ソース間に高い電圧値が発生している。そこで、起動直後から出力電流Ｉｏｕｔが出力トランジスタ１２から過剰に流れ始めるとともに、入力トランジスタ１１と出力トランジスタ１２のゲート・ソース間の寄生容量に過剰充電された電荷がダイオード接続された入力トランジスタ１１を介して放電される。そのため、定電流出力端子１３からの出力電流Ｉｏｕｔは、基準電流Ｉｉｎが小さいものである場合でも、従来回路（図４、図５）のものより短い時間で定常状態に収束する。
【００２０】
図２は、出力電流Ｉｏｕｔの起動波形を示す図である。ここでは、本発明の起動波形を従来回路（図４、図５）と比較して示している。
従来回路における起動波形（破線）では、出力電流Ｉｏｕｔが０Ａである期間が２００ｎｓ程度と長く、その後も緩やかに上昇し、４００ｎｓ程度で漸く１．０μＡで安定している。これに対して、本発明の起動波形（実線）では、出力電流Ｉｏｕｔが１００ｎｓで既に大きな電流値を示し、その後に速やかに減少する波形特性となる。その結果、本発明の起動波形に示すように、従来回路の半分程度の２５０ｎｓという短い時間で、目標電流値の近傍に達していることが分かる。
【００２１】
上述した実施の形態１では、入力トランジスタ１１を出力トランジスタ１２と同じサイズであって、基準電流Ｉｉｎと出力電流Ｉｏｕｔとが等しい大きさで流れるものとして説明した。しかし、入力トランジスタ１１、出力トランジスタ１２は互いに異なるサイズであってもよい。その場合、入力トランジスタ１１に流れる基準電流Ｉｉｎの大きさと、出力トランジスタ１２に流れる出力電流Ｉｏｕｔの大きさとは比例関係となる。
【００２２】
（実施の形態２）
図３は、実施の形態２に係る多出力のカレントミラー回路を示す回路図である。
多出力のカレントミラー回路は、３つの定電流出力端子１３，１５，１７を備えたもので、入力トランジスタ１１に対して直列にＰチャネル型のＭＯＳＦＥＴ２１がスイッチＳＷ１として接続され、出力トランジスタ１２と定電流出力端子１３の間には、Ｐチャネル型のＭＯＳＦＥＴ２２がスイッチＳＷ２として配置されている。また、第２の出力トランジスタ１４と定電流出力端子１５の間には、Ｐチャネル型のＭＯＳＦＥＴ２３が第３のスイッチＳＷ３として配置され、さらに、第３の出力トランジスタ１６と定電流出力端子１７の間には、Ｐチャネル型のＭＯＳＦＥＴ２４が第４のスイッチＳＷ４として配置されている。
【００２３】
ここでは、入力トランジスタ１１と３つの出力トランジスタ１２，１４，１６はカレントミラー部１８を構成しており、Ｐチャネル型のＭＯＳＦＥＴ２１〜２４は、ゲート端子が制御端子２０に接続され、そこから供給されるイネーブル信号（ｅｎａｂｌｅ）によりカレントミラー部１８の動作状態と停止状態とを切換えるスイッチ回路部２５として機能する。
【００２４】
いま、入力トランジスタ１１と３つの出力トランジスタ１２，１４，１６を、たとえばＰチャネル型のＭＯＳＦＥＴで構成し、そのチャネル幅Ｗとチャネル長Ｌの比（Ｗ／Ｌ）を８μｍ／６μｍとする。これに対して、スイッチ回路部２５を構成する同じＰチャネル型のＭＯＳＦＥＴ２１〜２４は、Ｗ／Ｌ＝２μｍ／０．６μｍに形成される。また、たとえばＮチャネルＭＯＳＦＥＴで構成された基準電流源１０からは、実施の形態１のものと同様に、基準電流Ｉｉｎを１μＡの大きさで供給する。
【００２５】
そうすれば、ＭＯＳＦＥＴ２１〜２４のゲート端子に供給されるイネーブル信号の電位を電源（ＶＤＤ）レベルから接地（ＧＮＤ）レベルに変化させて、スイッチ回路部２５をオフからオンに切換えれば、それぞれの出力電流Ｉｏｕｔ１〜Ｉｏｕｔ３が図２に示すように変化する（図２は、上記Ｗ／Ｌを適用した図３の回路およびそれと同等条件の従来回路に関し、それぞれ複数の出力電流の中から一つの出力電流に着目してその波形を比較したものである）。したがって、簡易な回路構成により、停止状態からの復帰時間を短縮した多出力のカレントミラー回路を実現できる。
【００２６】
また、スイッチ回路部２５の各ＭＯＳＦＥＴ２１〜２４をオンさせる際に、接地（ＧＮＤ）レベルの電位ではなく、適当な電位レベルに固定されたイネーブル信号で制御してもよい。その場合、ＭＯＳＦＥＴ２１〜２４が飽和領域で動作するようにゲート電位を与えれば、停止状態からの復帰時間を短縮できるだけでなく、カスコード接続構造となるため出カインピーダンスの高いカレントミラー回路として機能させることができる。
【００２７】
なお、図３の回路はＰチャネル型のＭＯＳＦＥＴだけで構成した場合を説明したが、ＮチャネルＭＯＳＦＥＴで構成されたカレントミラー回路についても、出力電流停止機能を有する同様のものを構成することが可能である。
【図面の簡単な説明】
【００２８】
【図１】実施の形態１に係るカレントミラー回路を示す回路図である。
【図２】出力電流Ｉｏｕｔの起動波形を示す図である。
【図３】実施の形態２に係る多出力のカレントミラー回路を示す回路図である。
【図４】従来の出力電流停止機能を有するカレントミラー回路を示す図である。
【図５】出力電流停止機能を有する、別のカレントミラー回路を示す図である。
【符号の説明】
【００２９】
１０  基準電流源
１１  入力トランジスタ
１２  出力トランジスタ
１３  定電流出力端子
Ｂ  バイアスライン
ＳＷ１  スイッチ（第１のスイッチ手段）
ＳＷ２  スイッチ（第２のスイッチ手段）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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