(57)【要約】      （修正有）【課題】チャージフィードスルーの影響を完全に除去でき、出力電圧レベルの変化が時間に対して比例した特性を得ることができるアナログＤＬＬ回路を提供する。【解決手段】ＤＬＬ回路を構成する遅延回路は、ゲートがそれぞれ共通に接続された第１のＰＭＯＳトランジスタと第１のＮＭＯＳトランジスタとから構成されるインバータと、前記第１のＰＭＯＳトランジスタのドレイン側に第２のＰＭＯＳトランジスタを備えたＰチャネル側電流源と、前記第２のＰＭＯＳトランジスタのドレイン側と前記第１のＮＭＯＳトランジスタのドレイン側との間に第２のＮＭＯＳトランジスタを備えたＮチャネル側電流源とを有する遅延段を複数段有する。【選択図】図７
2008244546.tif 000002
【特許請求の範囲】
【請求項１】
入力信号を所定のタイミングで遅延させて遅延信号を出力する遅延回路と、前記入力信号と前記遅延信号との位相を比較し、当該比較結果に基づいた位相差信号を出力する位相周波数比較器と、前記位相差信号に応じた電圧レベルの信号を出力するチャージポンプと、前記チャージポンプの出力の高周波成分を除去するローパスフィルタと、前記ローパスフィルタの出力に比例したバイアス電圧を出力し、このバイアス電圧を前記遅延回路に出力するバイアス回路とを具備したアナログＤＬＬ回路において、前記遅延回路は、ゲートがそれぞれ共通に接続された第１のＰＭＯＳトランジスタと第１のＮＭＯＳトランジスタとから構成されるインバータと、前記第１のＰＭＯＳトランジスタのドレイン側に第２のＰＭＯＳトランジスタを備えたＰチャネル側電流源と、前記第２のＰＭＯＳトランジスタのドレイン側と前記第１のＮＭＯＳトランジスタのドレイン側との間に第２のＮＭＯＳトランジスタを備えたＮチャネル側電流源とを有する遅延段を複数段有することを特徴とするアナログＤＬＬ回路。
【請求項２】
入力信号を所定のタイミングで遅延させて遅延信号を生成する遅延回路と、前記入力信号と前記遅延信号との位相を比較し、当該比較結果に基づいた位相差信号を出力する位相周波数比較器と、前記位相差信号に応じた電圧レベルの信号を出力するチャージポンプと、前記チャージポンプの出力の高周波成分を除去するローパスフィルタと、前記ローパスフィルタの出力に比例したバイアス電圧を出力し、このバイアス電圧を前記遅延回路に出力するバイアス回路とを具備したアナログＤＬＬ回路において、前記遅延回路は、ゲートがそれぞれ共通に接続された第１のＰＭＯＳトランジスタとＮＭＯＳトランジスタとから構成されるインバータと、前記第１のＰＭＯＳトランジスタのドレイン側と前記ＮＭＯＳトランジスタのドレイン側との間に第２のＰＭＯＳトランジスタを備えたＰチャネル側電流源とを有する遅延段を複数段有することを特徴とするアナログＤＬＬ回路。
【請求項３】
入力信号を所定のタイミングで遅延させて遅延信号を生成する遅延回路と、前記入力信号と前記遅延信号との位相を比較し、当該比較結果に基づいた位相差信号を出力する位相周波数比較器と、前記位相差信号に応じた電圧レベルの信号を出力するチャージポンプと、前記チャージポンプの出力の高周波成分を除去するローパスフィルタと、前記ローパスフィルタの出力に比例したバイアス電圧を出力し、このバイアス電圧を前記遅延回路に出力するバイアス回路とを具備したアナログＤＬＬ回路において、前記遅延回路は、ゲートがそれぞれ共通に接続されたＰＭＯＳトランジスタと第１のＮＭＯＳトランジスタとから構成されるインバータと、前記ＰＭＯＳトランジスタのドレイン側と前記第１のＮＭＯＳトランジスタのドレイン側との間に第２のＮＭＯＳトランジスタを備えたＮチャネル側電流源とを有する遅延段を複数段有することを特徴とするアナログＤＬＬ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、クロック再生回路、波形合成等に適用されるＤＬＬ（Delay Locked Loop ）回路に関し、とくにＤＬＬ回路を構成する遅延回路に関する。
【背景技術】
【０００２】
従来のアナログＤＬＬ回路は、入力信号と遅延信号との位相を比較し、当該比較結果に応じた位相差信号を出力する位相周波数比較器と、この位相差信号を入力して位相差信号に応じた制御電圧を出力するチャージポンプと、このチャージポンプの出力のリップルを除去するローパスフィルタと、ローパスフィルタの出力に比例したバイアス電圧を出力し、このバイアス電圧を遅延回路に出力するバイアス回路とを備え、遅延回路は、制御電圧に応じて制御された遅延時間で入力信号を遅延させて遅延信号を出力する。
【０００３】
図１６は、従来の遅延回路を示す回路図である。遅延回路は、直列に接続されたｎ段のインバータＩＮＶ１、ＩＮＶ２、・・・、ＩＮＶｎを備えている。各インバータは、ゲート及びドレインがそれぞれ共通に接続されているＰＭＯＳトランジスタＴｒ１とＮＭＯＳトランジスタＴｒ２からなり、ＰＭＯＳトランジスタＴｒ１のソースと電源電圧Ｖｄｄとの間にＰチャネル側電流源Ｉｐを構成するＰＭＯＳトランジスタＴｒ３が接続され、ＮＭＯＳトランジスタＴｒ２のソースと基準電位Ｖｓｓとの間にＮチャネル側電流源Ｉｎを構成するＮＭＯＳトランジスタＴｒ４が接続されている。Ｐチャネル側電流源Ｉｐを構成するトランジスタＴｒ３のゲートに制御電圧Ｖｂｐが印加され、Ｎチャネル側電流源Ｉｎを構成するトランジスタＴｒ４のゲートに制御電圧Ｖｂｎが印加されるように構成されている。このような構成の遅延回路は、特許文献１に記載されている（例えば、第１の回路例参照）。
【０００４】
特許文献１には、回路構成を簡略化でき、電源ノイズの影響を低減でき、ジッタの低減を実現できるインバータ型の遅延回路、電圧制御発振回路、電圧制御遅延回路が開示されている。バイアス電圧または制御電圧に応じて駆動電流が制御され、当該駆動電流によって遅延時間が決められる遅延段を複数段接続し、電源電圧の変動を所定の割合で上記バイアス電圧または制御電圧に加算し、加算結果を上記各遅延段に供給することで、各遅延段の遅延時間の電源電圧依存性を抑制し、また、異なる電源電圧依存性、例えば、遅延時間が互いに相反する電源電圧依存性を持つ複数の遅延段を所定の割合で接続し、遅延回路全体の遅延時間の電源電圧依存性を抑制できる遅延回路、電圧制御遅延回路及び電圧制御発振回路を実現することが記載されている。
【特許文献１】特開２００２−５０９４５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
従来の遅延回路は、出力電圧レベルの変化開始直後に、寄生容量によってチャージフィードスルー（インバータがオンしたときに寄生容量に電荷が急に流れ込む現象）があるため、出力電圧レベルの変化が急峻になる（図１６（ｂ）参照）。そのため遅延ラインに用いているトランジスタのサイズによっては、このチャージフィードスルーの影響のために遅延の可変量が制限されたり、遅延が制御できなくなったりすることがある。
本発明は、以上のような問題を解決するためになされたものであり、チャージフィードスルーの影響を完全に除去することができ、出力電圧レベルの変化が時間に対して比例した特性を得ることができるアナログＤＬＬ回路を提供する。
【課題を解決するための手段】
【０００６】
本発明のアナログＤＬＬ回路の一態様は、入力信号を所定のタイミングで遅延させて遅延信号を出力する遅延回路と、前記入力信号と前記遅延信号との位相を比較し、当該比較結果に基づいた位相差信号を出力する位相周波数比較器と、前記位相差信号に応じた電圧レベルの信号を出力するチャージポンプと、前記チャージポンプの出力の高周波成分を除去するローパスフィルタと、前記ローパスフィルタの出力に比例したバイアス電圧を出力し、このバイアス電圧を前記遅延回路に出力するバイアス回路とを具備したアナログＤＬＬ回路において、前記遅延回路は、ゲートがそれぞれ共通に接続された第１のＰＭＯＳトランジスタと第１のＮＭＯＳトランジスタとから構成されるインバータと、前記第１のＰＭＯＳトランジスタのドレイン側に第２のＰＭＯＳトランジスタを備えたＰチャネル側電流源と、前記第２のＰＭＯＳトランジスタのドレイン側と前記第１のＮＭＯＳトランジスタのドレイン側との間に第２のＮＭＯＳトランジスタを備えたＮチャネル側電流源とを有する遅延段を複数段有することを特徴としている。
【０００７】
また、本発明のアナログＤＬＬ回路の一態様は、入力信号を所定のタイミングで遅延させて遅延信号を生成する遅延回路と、前記入力信号と前記遅延信号との位相を比較し、当該比較結果に基づいた位相差信号を出力する位相周波数比較器と、前記位相差信号に応じた電圧レベルの信号を出力するチャージポンプと、前記チャージポンプの出力の高周波成分を除去するローパスフィルタと、前記ローパスフィルタの出力に比例したバイアス電圧を出力し、このバイアス電圧を前記遅延回路に出力するバイアス回路とを具備したアナログＤＬＬ回路において、前記遅延回路は、ゲートがそれぞれ共通に接続された第１のＰＭＯＳトランジスタとＮＭＯＳトランジスタとから構成されるインバータと、前記第１のＰＭＯＳトランジスタのドレイン側と前記ＮＭＯＳトランジスタのドレイン側との間に第２のＰＭＯＳトランジスタを備えたＰチャネル側電流源とを有する遅延段を複数段有することを特徴としている。
【０００８】
また、本発明のアナログＤＬＬ回路は、入力信号を所定のタイミングで遅延させて遅延信号を生成する遅延回路と、前記入力信号と前記遅延信号との位相を比較し、当該比較結果に基づいた位相差信号を出力する位相周波数比較器と、前記位相差信号に応じた電圧レベルの信号を出力するチャージポンプと、前記チャージポンプの出力の高周波成分を除去するローパスフィルタと、前記ローパスフィルタの出力に比例したバイアス電圧を出力し、このバイアス電圧を前記遅延回路に出力するバイアス回路とを具備したアナログＤＬＬ回路において、前記遅延回路は、ゲートがそれぞれ共通に接続されたＰＭＯＳトランジスタと第１のＮＭＯＳトランジスタとから構成されるインバータと、前記ＰＭＯＳトランジスタのドレイン側と前記第１のＮＭＯＳトランジスタのドレイン側との間に第２のＮＭＯＳトランジスタを備えたＮチャネル側電流源とを有する遅延段を複数段有することを特徴としている。
【発明の効果】
【０００９】
本発明は、以上の構成により、寄生容量も負荷容量の一部と見なすことができ、チャージフィードスルーの影響を完全に除去することができるため、出力電圧レベルの変化が時間に対して比例した特性を得ることができる。そのため、常に安定した遅延制御を行うことができる。
【発明を実施するための最良の形態】
【００１０】
以下、実施例を参照して発明の実施の形態を説明する。
【実施例１】
【００１１】
まず、図１乃至図８を参照して実施例１を説明する。
図１は、この実施例で説明するアナログＤＬＬ回路のブロック図、図２は、図１のアナログＤＬＬ回路を構成する位相周波数比較器の回路図、図３は、図２の位相周波数比較器のタイミングチャート、図４は、図１のアナログＤＬＬ回路を構成するチャージポンプの回路図、図５は、図４のチャージポンプのタイミングチャート、図６（ａ）は、図１のアナログＤＬＬ回路を構成するバイアス回路の回路図、図６（ｂ）は、本実施例のバイアス回路の入力電圧に対するバイアス電圧およびバイアス電流の変化を表す特性図、図７は、図１のアナログＤＬＬ回路を構成する遅延回路の回路図、図８は、図７の遅延回路のタイミングチャートである。
【００１２】
この実施例のアナログＤＬＬ回路は、図１に示すように、遅延回路１と、リファレンスクロックと遅延クロックとの位相を比較し、当該比較結果に応じた位相差信号を出力する位相周波数比較器（ＰＦＤ）２と、この位相差信号を入力して位相差信号に応じた制御電圧を出力するチャージポンプ（ＣＰ）３と、このチャージポンプの出力のリップル除去を行うローパスフィルタ（ＬＰＦ）４と、ローパスフィルタ４の出力に比例したバイアス電圧を出力し、このバイアス電圧を遅延回路１に出力するバイアス回路（ＢＩＡＳ）５とを備えている。遅延回路１は、制御電圧に応じて制御された遅延時間で入力信号を遅延させて遅延信号を出力する。
【００１３】
図２は、この実施例で用いられる位相周波数比較器２の一例である。この位相周波数比較器２は、ＮＡＮＤ回路とＮＯＴ回路から構成され、リファレンスクロックと遅延クロックとを入力してそれらの位相差を比較し、位相差に応じたアップ信号及びダウン信号を出力する。図３のタイミングチャートによると、位相周波数比較器２に入力される遅延クロックの位相がリファレンスクロックの位相よりも早い場合にはダウン信号が出力され、リファレンスクロックの位相が遅延クロックの位相よりも早い場合にはアップ信号が出力される。
【００１４】
図４は、この実施例で用いられるチャージポンプ３の一例である。チャージポンプ３は、電流源Ｉｄ１、電流源Ｉｄ２、ＰＭＯＳトランジスタ、ＮＭＯＳトランジスタ、およびチャージポンプ出力を充放電するキャパシタＣから構成されている。位相周波数比較器２の出力（アップ信号及びダウン信号）が、上記ＰＭＯＳトランジスタもしくはＮＭＯＳトランジスタに入力されると、これらのトランジスタのオンオフが制御されて、電流源Ｉｄ１からキャパシタＣへの充電、もしくはキャパシタＣから電流源Ｉｄ２への放電がなされる。アップ信号は、ＮＯＴ回路を介してＰＭＯＳトランジスタのゲートに接続され、ダウン信号は、アンプを介してＮＭＯＳトランジスタのゲートに接続されている。また、キャパシタＣへの充放電に伴って、遅延回路１の入力信号を遅延させるための制御電圧が生成される。
【００１５】
図５は、図４に示すチャージポンプのタイミングチャートである。図５では、アップ信号の立上がりエッジでチャージポンプ出力が上昇し（チャージポンプ容量に充電され）、ダウン信号の立上がりエッジでチャージポンプ出力が下降する（チャージポンプ容量から放電される）。この充電もしくは放電によりバイアス回路５の電位が上下する。
チャージポンプ（ＣＰ）３からの出力は、ローパスフィルタ（ＬＰＦ）に入力されてリップル除去が行なわれる。リップル除去されたローパスフィルタ出力は、バイアス回路５に入力され、ローパスフィルタ出力に基づいたバイアス電圧Ｖｂｐ、Ｖｂｎが出力される。
【００１６】
図６の（ａ）は、この実施例で用いられるバイアス回路５を示す回路図、図６の（ｂ）は、バイアス回路５の入力電圧に対するバイアス電圧およびバイアス電流の変化を表す特性図の一例である。バイアス回路５は、ソースがいずれも電源に接続されたＰＭＯＳトランジスタＱ１、Ｑ３と、ドレインがいずれもＰＭＯＳトランジスタＱ１、Ｑ３のドレインにそれぞれ接続されたＮＭＯＳトランジスタＱ２、Ｑ４と、ＮＭＯＳトランジスタＱ２のソースと接地間に接続された抵抗とから構成されている。
ＮＭＯＳトランジスタＱ２のゲートにローパスフィルタからの出力が入力されると、ＮＭＯＳトランジスタＱ２のゲート−ソース間電圧に応じてドレイン電流Ｉｄが流れる。このドレイン電流ＩｄによってＮＭＯＳトランジスタＱ２のドレインにダイオード接続されたＰＭＯＳトランジスタＱ１のゲート電圧、すなわちバイアス電圧Ｖｂｐが降下する。また、ＰＭＯＳトランジスタＱ１、Ｑ３のゲート−ソース間電圧が等しいため、カレントミラーを構成するＰＭＯＳトランジスタＱ１、Ｑ３によってＰＭＯＳトランジスタＱ３のドレイン−ソース間にＰＭＯＳトランジスタＱ１と等しい電流Ｉｄが流れる。
このＰＭＯＳトランジスタＱ３のドレイン電流ＩｄによってＮＭＯＳトランジスタＱ４のゲート電圧Ｖｂｎが上昇する。
バイアス回路５からのバイアス電圧Ｖｂｐ、Ｖｂｎは、遅延回路１に入力される入力信号を遅延させる遅延時間を制御するための制御電圧として用いられる。
【００１７】
図７及び図８は、図１のアナログＤＬＬ回路を構成する遅延回路１を示し、図８は、遅延回路１のタイミングチャートを示す。遅延回路１は、ゲートがそれぞれ共通に接続された第１のＰＭＯＳトランジスタＰ１と第１のＮＭＯＳトランジスタＮ２とから構成されるインバータと、Ｐチャネル側電流源を構成する第２のＰＭＯＳトランジスタＰ２と、Ｎ側電流源を構成する第２のＮＭＯＳトランジスタＮ１とを備えた遅延段を複数段有している。第１のＰＭＯＳトランジスタＰ１のソースは、電源Ｖｄｄに接続され、ドレインは第２のＰＭＯＳトランジスタＰ２のソースに接続されている。第１のＮＭＯＳトランジスタＮ２のソースは、接地され、ドレインは第２のＮＭＯＳトランジスタＮ１のソースに接続されている。Ｐチャネル側電流源を構成する第２のＰＭＯＳトランジスタＰ２のドレインは、Ｎチャネル側電流源を構成する第２のＮＭＯＳトランジスタＮ１のドレインに接続されている。
【００１８】
これに対して、従来の遅延回路は、図１６に示すように、インバータを構成するＰＭＯＳトランジスタＴｒ１のソースと電源電圧Ｖｄｄとの間にＰチャネル側電流源Ｉｐを構成するＰＭＯＳトランジスタＴｒ３が接続され、インバータを構成するＮＭＯＳトランジスタＴｒ２のソースと基準電位Ｖｓｓとの間にＮチャネル側電流源Ｉｎを構成するＮＭＯＳトランジスタＴｒ４が接続されている。つまり、この実施例ではインバータを構成するＰＭＯＳトランジスタとＮＭＯＳトランジスタとの間にＰチャネル側電流源およびＮチャネル側電流源を構成するＰＭＯＳトランジスタおよびＮＭＯＳトランジスタを接続することに特徴がある。従来の遅延回路は、出力電圧レベルの寄生容量によってチャージフィードスルーがあるため、出力電圧レベルの変化開始初期が急峻になる。そのため遅延ラインに用いているトランジスタのサイズによっては、このチャージスルーの影響のために遅延の可変量が制限されたり、遅延が制御できなくなったりすることがある。
【００１９】
これに対し、この実施例では、先に示した構成により、寄生容量Ｃ１、Ｃ２も負荷容量Ｃｇの一部とみなすことができるので、チャージフィードスルーの影響を完全に除去することができるため、図８に示すように、出力電圧レベル（Ｖｏ）の変化が時間に対して比例した特性を得ることができる。そのため、常に安定した遅延制御を行うことができる。
【実施例２】
【００２０】
次に、図９を参照して実施例２を説明する。
図９は、アナログＤＬＬ回路を構成する遅延回路の回路図である。遅延回路は、ゲートがそれぞれ共通に接続された第１のＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ２とから構成されるインバータと、Ｐチャネル側電流源を構成する第２のＰＭＯＳトランジスタＰ２とを備えた遅延段を複数段有している。第１のＰＭＯＳトランジスタＰ１のソースは、電源Ｖｄｄに接続され、ドレインは第２のＰＭＯＳトランジスタＰ２のソースに接続されている。ＮＭＯＳトランジスタＮ２のソースは、接地され、ドレインは第２のＰＭＯＳトランジスタＰ２のドレインに接続されている。つまり、この実施例では、実施例１におけるＮチャネル側電流源を省いている。
【００２１】
この実施例では、先に示した構成により、寄生容量も負荷容量の一部とみなすことができるので、チャージフィードスルーの影響を完全に除去することができるため、電圧レベルの変化が時間に対して比例した特性を得ることができる。そのため、常に安定した遅延制御を行うことができる。さらに、この実施例では、Ｎチャネル側電流源を省略しているので、動作が速くなり、ＤＬＬ回路の小型化が可能になる。
【実施例３】
【００２２】
次に、図１０を参照して実施例３を説明する。
図１０は、アナログＤＬＬ回路を構成する遅延回路の回路図である。遅延回路は、ゲートがそれぞれ共通に接続されたＰＭＯＳトランジスタＰ１と第１のＮＭＯＳトランジスタＮ２とから構成されるインバータと、Ｎチャネル側電流源を構成する第２のＮＭＯＳトランジスタＮ１とを備えた遅延段を複数段有している。ＰＭＯＳトランジスタＰ１のソースは、電源Ｖｄｄに接続され、ドレインは第２のＮＭＯＳトランジスタＮ１のドレインに接続されている。第１のＮＭＯＳトランジスタＮ２のソースは、接地され、ドレインは第２のＮＭＯＳトランジスタＮ１のソースに接続されている。つまり、この実施例では、実施例１におけるＰチャネル側電流源を省いている。
【００２３】
この実施例では、先に示した構成により、寄生容量も負荷容量の一部とみなすことができるので、チャージフィードスルーの影響を完全に除去することができるため、電圧レベルの変化が時間に対して比例した特性を得ることができる。そのため、常に安定した遅延制御を行うことができる。さらに、この実施例では、Ｐチャネル側電流源を省略しているので、ＤＬＬ回路の小型化が可能になる。
【実施例４】
【００２４】
次に、図１１乃至図１５を参照して、実施例１〜３の構成のアナログＤＬＬ回路を用いて安定した波形合成を行う実施例を説明する。図１１は、従来方法による波形合成を行なうアナログＤＬＬ回路のブロック図、図１２は、図１１のアナログＤＬＬ回路による入力波形および出力波形を示す波形図、図１３は、本実施例による波形合成を行うアナログＤＬＬ回路のブロック図、図１４は、図１３のアナログＤＬＬ回路の波形合成を行う際に適用される論理回路の回路図、図１５は、図１３のアナログＤＬＬ回路による入力波形および出力波形を示す波形図である。
【００２５】
この実施例のアナログＤＬＬ回路は、図１３に示すように、遅延回路２１と、リファレンスクロックと遅延クロックとの位相を比較し、当該比較結果に応じた位相差信号を出力する位相周波数比較器（ＰＦＤ２２）と、この位相差信号を入力して位相差信号に応じた制御電圧を出力するチャージポンプ（ＣＰ）２３と、このチャージポンプの出力のリップル除去を行うローパスフィルタ（ＬＰＦ）２４と、ローパスフィルタ２４の出力に比例したバイアス電圧を出力し、このバイアス電圧を遅延回路２１に出力するバイアス回路（ＢＩＡＳ）２５とを備えている。遅延回路２１は、制御電圧に応じて制御された遅延時間で入力信号を遅延させて遅延信号を出力するものである。遅延回路２１は、直列に接続された複数段の遅延回路（ＤＬＹ１、ＤＬＹ２、・・・、ＤＬＹｎ）を備えている。
【００２６】
図１１より、従来は、この遅延回路２１の任意の遅延回路間から論理回路（ＡＮＤ回路）の一方の入力端Ｂに遅延信号を入力させ、リファレンスクロックＣＬＫＩＮを他方の入力端Ａに入力させてクロックＹを出力させる。
しかし、入力クロックのパルス幅が狭い場合（図１２（ｂ）参照）やパルス幅が広い場合（図１２（ｃ）参照）には、これらの影響が出力クロックＹのパルス幅にも影響を与えて、図１２（ａ）に示すような安定した出力波形が得られない。
即ち、ＡＮＤなどの論理回路を利用し、  位相差もしくはｄｕｔｙの異なる複数のクロックを合成する場合、出力波形が入力クロックのｄｕｔｙ  ｆａｃｔｏｒの影響を受けるためＤＬＬ回路の動作範囲が制限される。
【００２７】
一方、本発明の波形合成方法は、フリップフロップ等を用いて入力信号のエッジトリガで所望の波形を生成するものである。図１３のＤＬＬ回路において、ある位相のクロックＡ（ＣＬＫＩＮ）のエッジで出力信号レベルがＨとなり、異なる位相のクロックＢのエッジで出力信号レベルがＬとなるようにする。これ以外のタイミングでは出力信号レベルを保持するようにする。入力クロックのエッジを用いて出力波形を合成するため、入力クロックのｄｕｔｙ  ｆａｃｔｏｒに影響されない。その結果、入力クロックの波形が変動しても、安定した出力クロックを生成することができる。すなわち、図１５に示すように、入力波形がｄｕｔｙ５０％の場合、パルス幅が狭い場合、あるいはパルス幅が広い場合でも常に所望の出力波形が得られる。図１４は、図１３のアナログＤＬＬ回路において、波形合成に用いられるフリップフロップ回路の詳細図を示している。
【図面の簡単な説明】
【００２８】
【図１】実施例１で説明するアナログＤＬＬ回路のブロック図。
【図２】図１のアナログＤＬＬ回路を構成する位相周波数比較器の回路図。
【図３】図２の位相周波数比較器のタイミングチャート。
【図４】図１のアナログＤＬＬ回路を構成するチャージポンプの回路図。
【図５】図４のチャージポンプのタイミングチャート。
【図６】（ａ）図１のアナログＤＬＬ回路を構成するバイアス回路の回路図、（ｂ）バイアス回路の入力電圧に対するバイアス電圧およびバイアス電流の変化を表す特性図。
【図７】図１のアナログＤＬＬ回路を構成する遅延回路の回路図。
【図８】図７の遅延回路のタイミングチャート。
【図９】実施例２で説明するアナログＤＬＬ回路を構成する位相周波数比較器の回路図。
【図１０】実施例３で説明するアナログＤＬＬ回路を構成する位相周波数比較器の回路図。
【図１１】アナログＤＬＬ回路を用いた従来の波形合成を行なう回路のブロック図。
【図１２】図１１のアナログＤＬＬ回路による入力波形および出力波形を示す波形図。
【図１３】アナログＤＬＬ回路を用いた本発明の波形合成を行う回路のブロック図。
【図１４】図１３のアナログＤＬＬ回路の波形合成を行う際に適用される論理回路の回路図。
【図１５】図１３のアナログＤＬＬ回路による入力波形および出力波形を示す波形図。
【図１６】従来の遅延回路を示す回路図。
【符号の説明】
【００２９】
１・・・遅延回路
２・・・位相周波数比較器（ＰＦＤ）
３・・・チャージポンプ（ＣＰ）
４・・・ローパスフィルタ（ＬＰＦ）
５・・・バイアス回路（ＢＩＡＳ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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