(57)【要約】【課題】チャネル領域を一定の厚さに形成することができる、接合型電界効果トランジスタおよびその製造方法を提供する。【解決手段】接合型電界効果トランジスタ１では、半導体基板２上に、ｐ型下エピタキシャル層３、ｎ型エピタキシャル層４およびｐ型上エピタキシャル層５が、半導体基板２側からこの順に積層されている。ｐ型上エピタキシャル層５には、ソース領域７およびドレイン領域９がｐ型上エピタキシャル層５を層厚方向に貫通して形成されている。ソース領域７およびドレイン領域９は、ｎ型エピタキシャル層４に接続されている。そして、ゲート電極１１が、ｐ型下エピタキシャル層３およびｐ＋型領域６を介して、ｐ型上エピタキシャル層５と電気的に接続されることにより、ソース領域７とドレイン領域９との間のｐ型上エピタキシャル層５は、ゲート領域となっている。【選択図】図２
2008060149.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と、
前記半導体基板上に形成された第２導電型の第２導電型エピタキシャル層と、
前記第２導電型エピタキシャル層上に形成された第１導電型の第１導電型エピタキシャル層と、
前記第１導電型エピタキシャル層を層厚方向に貫通し、前記第２導電型エピタキシャル層に接続された第２導電型のソース領域と、
前記ソース領域と間隔を隔てて設けられ、前記第１導電型エピタキシャル層を層厚方向に貫通し、前記第２導電型エピタキシャル層に接続された第２導電型のドレイン領域と、
前記ソース領域に接続されたソース電極と、
前記ドレイン領域に接続されたドレイン電極と、
前記ソース領域と前記ドレイン領域との間の前記第１導電型エピタキシャル層と電気的に接続されたゲート電極とを備えている、接合型電界効果トランジスタ。
【請求項２】
前記第１導電型エピタキシャル層および前記第２導電型エピタキシャル層を貫通し、前記半導体基板に電気的に接続された第１導電型の第１導電型領域をさらに備えている、請求項１に記載の接合型電界効果トランジスタ。
【請求項３】
前記第２導電型エピタキシャル層を貫通し、前記半導体基板と前記第１導電型エピタキシャル層とを電気的に接続する第１導電型の第１導電型領域をさらに備えている、請求項１に記載の接合型電界効果トランジスタ。
【請求項４】
第１導電型の半導体基板上に、第２導電型の第２導電型エピタキシャル層を形成する第２導電型エピタキシャル層形成工程と、
前記第２導電型エピタキシャル層上に、第１導電型の第１導電型エピタキシャル層を形成する第１導電型エピタキシャル層形成工程と、
前記第１導電型エピタキシャル層の表面から第２導電型の不純物を導入して、前記第２導電型エピタキシャル層に接続されたソース領域を形成するソース領域形成工程と、
前記第１導電型エピタキシャル層の表面から第２導電型の不純物を導入して、前記ソース領域と間隔を隔てた位置に、前記第２導電型エピタキシャル層に接続されたドレイン領域を形成するドレイン領域形成工程と、
前記ソース領域に接続されるソース電極を形成するソース電極形成工程と、
前記ドレイン領域に接続されるドレイン電極を形成するドレイン電極形成工程と、
前記ソース領域と前記ドレイン領域との間の前記第１導電型エピタキシャル層と電気的に接続されるゲート電極を形成するゲート電極形成工程とを含む、接合型電界効果トランジスタの製造方法。
【請求項５】
第１導電型の半導体基板上に、第２導電型の第２導電型エピタキシャル層を形成する第２導電型エピタキシャル層形成工程と、
前記第２導電型エピタキシャル層の互いに間隔を隔てた複数の位置に、第２導電型の不純物を選択的に注入する第１不純物注入工程と、
前記第２導電型エピタキシャル層上に、第１導電型の第１導電型エピタキシャル層を形成する第１導電型エピタキシャル層形成工程と、
前記第１導電型エピタキシャル層の前記第２導電型エピタキシャル層における各不純物注入位置と対向する位置に、第２導電型の不純物を選択的に注入する第２不純物注入工程と、
前記第２導電型エピタキシャル層および前記第１導電型エピタキシャル層に注入された不純物を熱処理により拡散させて、ソース領域およびドレイン領域を形成するソース・ドレイン領域形成工程と、
前記ソース領域に接続されるソース電極を形成するソース電極形成工程と、
前記ドレイン領域に接続されるドレイン電極を形成するドレイン電極形成工程と、
前記ソース領域と前記ドレイン領域との間の前記第１導電型エピタキシャル層と電気的に接続されるゲート電極を形成するゲート電極形成工程とを含む、接合型電界効果トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、接合型電界効果トランジスタおよびその製造方法に関する。
【背景技術】
【０００２】
電界効果トランジスタ（ＦＥＴ）の代表的なものとして、接合型電界効果トランジスタ（ＪＦＥＴ：Junction Field Effect Transistor）がよく知られている。
図６は、従来の接合型電界効果トランジスタの構成を模式的に示す断面図である。
この接合型電界効果トランジスタ１０１は、ｐ型基板１０２と、ｐ型基板１０２上に積層されたｐ型エピタキシャル層１０３と、ｐ型エピタキシャル層１０３上に積層されたｎ型エピタキシャル層１０４とを備えている。
【０００３】
ｎ型エピタキシャル層１０４には、平面視における周縁部の全周にわたって、ｐ＋型リング状領域１０５が形成されている。このｐ＋型リング状領域１０５は、ｎ型エピタキシャル層１０４の表面からｐ型基板１０２に向けて延び、その下端がｐ型エピタキシャル層１０３に達している。
また、ｎ型エピタキシャル層１０４の表層部には、ｎ＋型のソース領域１０６およびドレイン領域１０７が交互に並ぶストライプ状に形成されている。ソース領域１０６およびドレイン領域１０７は、ｎ型エピタキシャル層１０４の表面からｎ型不純物を導入し、その後の熱処理によりｎ型不純物を拡散させることにより形成される。
【０００４】
さらに、各ソース領域１０６と各ドレイン領域１０７との間には、ｐ＋型のゲート領域１０８が形成されている。各ゲート領域１０８は、ソース領域１０６およびドレイン領域１０７と平行に延び、その両端部がｐ＋型リング状領域１０５に接続されている。ゲート領域１０８は、ｎ型エピタキシャル層１０４の表面からｐ型不純物を導入し、その後の熱処理でｐ型不純物を拡散させることにより形成される。
【０００５】
そして、各ソース領域１０６および各ドレイン領域１０７には、それぞれソース電極およびドレイン電極が接続されている。また、ｐ型基板１０２の裏面（ｐ型エピタキシャル層１０３が形成されている側と反対側の面）には、ゲート電極が接続されている。ｐ＋型リング状領域１０５がｐ型エピタキシャル層１０３に達し、そのｐ＋型リング状領域１０５に各ゲート領域１０８が接続されていることにより、ゲート電極は、各ゲート領域１０８と電気的に接続されている。
【特許文献１】特開昭６１−２０１４７５号公報
【特許文献２】特開昭５８−１３０５７６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
この接合型電界効果トランジスタ１０１では、ドレイン領域１０７とソース領域１０６との間を流れるドレイン電流は、ゲート領域１０８とｐ型エピタキシャル層１０３との間のｎ型エピタキシャル層１０４の厚さ（チャネル領域の厚さ）に依存する。したがって、ｐ型基板１０２の母材である半導体ウエハに作り込まれる各素子のドレイン電流を均一にするためには、各素子におけるチャネル領域の厚さを均一にしなければならない。
【０００７】
ところが、ゲート領域１０８を形成する際のｐ型不純物の拡散を精密に制御することは困難であるため、そのｐ型不純物の拡散のばらつきが生じ、半導体ウエハの面内でチャネル領域の厚さにばらつきが生じてしまう。
そこで、本発明の目的は、チャネル領域を一定の厚さに形成することができる、接合型電界効果トランジスタおよびその製造方法を提供することである。
【課題を解決するための手段】
【０００８】
前記の目的を達成するための請求項１記載の発明は、第１導電型の半導体基板と、前記半導体基板上に形成された第２導電型の第２導電型エピタキシャル層と、前記第２導電型エピタキシャル層上に形成された第１導電型の第１導電型エピタキシャル層と、前記第１導電型エピタキシャル層を層厚方向に貫通し、前記第２導電型エピタキシャル層に接続された第２導電型のソース領域と、前記ソース領域と間隔を隔てて設けられ、前記第１導電型エピタキシャル層を層厚方向に貫通し、前記第２導電型エピタキシャル層に接続された第２導電型のドレイン領域と、前記ソース領域に接続されたソース電極と、前記ドレイン領域に接続されたドレイン電極と、前記ソース領域と前記ドレイン領域との間の前記第１導電型エピタキシャル層と電気的に接続されたゲート電極とを備えている、接合型電界効果トランジスタである。
【０００９】
すなわち、半導体基板上に、第２導電型エピタキシャル層および第１導電型エピタキシャル層が半導体基板側からこの順に積層されている。そして、第１導電型エピタキシャル層には、ソース領域およびドレイン領域が第１導電型エピタキシャル層を層厚方向に貫通して形成されている。ソース領域およびドレイン領域は、第２導電型エピタキシャル層に接続されている。また、ソース領域とドレイン領域との間の第１導電型エピタキシャル層は、ゲート電極が電気的に接続されるゲート領域となっている。
【００１０】
この構成では、第２導電型エピタキシャル層がチャネル領域となり、第２導電型エピタキシャル層をドレイン領域からソース領域に向けてドレイン電流が流れる。したがって、チャネル領域の厚さ（チャネル厚さ）は、第２導電型エピタキシャル層の層厚であり、ゲート領域の深さとは無関係である。そのため、チャネル領域を一定の厚さに形成することができる。その結果、半導体基板の母材である半導体ウエハの面内において、チャネル領域の厚さのばらつきを抑制することができる。
【００１１】
前記接合型電界効果トランジスタは、請求項４に記載された製造方法により製造することができる。すなわち、第１導電型の半導体基板上に、第２導電型の第２導電型エピタキシャル層を形成する第２導電型エピタキシャル層形成工程と、前記第２導電型エピタキシャル層上に、第１導電型の第１導電型エピタキシャル層を形成する第１導電型エピタキシャル層形成工程と、前記第１導電型エピタキシャル層の表面から第２導電型の不純物を導入して、前記第２導電型エピタキシャル層に接続されたソース領域を形成するソース領域形成工程と、前記第１導電型エピタキシャル層の表面から第２導電型の不純物を導入して、前記ソース領域と間隔を隔てた位置に、前記第２導電型エピタキシャル層に接続されたドレイン領域を形成するドレイン領域形成工程と、前記ソース領域に接続されるソース電極を形成するソース電極形成工程と、前記ドレイン領域に接続されるドレイン電極を形成するドレイン電極形成工程と、前記ソース領域と前記ドレイン領域との間の前記第１導電型エピタキシャル層と電気的に接続されるゲート電極を形成するゲート電極形成工程とを含む、接合型電界効果トランジスタの製造方法により製造することができる。
【００１２】
また、前記接合型電界効果トランジスタは、請求項５に記載された製造方法によっても製造することができる。すなわち、第１導電型の半導体基板上に、第２導電型の第２導電型エピタキシャル層を形成する第２導電型エピタキシャル層形成工程と、前記第２導電型エピタキシャル層の互いに間隔を隔てた複数の位置に、第２導電型の不純物を選択的に注入する第１不純物注入工程と、前記第２導電型エピタキシャル層上に、第１導電型の第１導電型エピタキシャル層を形成する第１導電型エピタキシャル層形成工程と、前記第１導電型エピタキシャル層の前記第２導電型エピタキシャル層における各不純物注入位置と対向する位置に、第２導電型の不純物を選択的に注入する第２不純物注入工程と、前記第２導電型エピタキシャル層および前記第１導電型エピタキシャル層に注入された不純物を熱処理により拡散させて、ソース領域およびドレイン領域を形成するソース・ドレイン領域形成工程と、前記ソース領域に接続されるソース電極を形成するソース電極形成工程と、前記ドレイン領域に接続されるドレイン電極を形成するドレイン電極形成工程と、前記ソース領域と前記ドレイン領域との間の前記第１導電型エピタキシャル層と電気的に接続されるゲート電極を形成するゲート電極形成工程とを含む、接合型電界効果トランジスタの製造方法により製造することができる。
【００１３】
この製造方法では、第２導電型エピタキシャル層が形成されると、その第２導電型エピタキシャル層に第２導電型の不純物が注入される。その後、第２導電型エピタキシャル層上に第１導電型エピタキシャル層が形成されると、その第１導電型エピタキシャル層に第２導電型の不純物が注入される。そして、第２導電型の不純物の熱拡散により、ソース領域およびドレイン領域が形成される。そのため、ソース領域およびドレイン領域を確実に第２導電型エピタキシャル層に接続することができる。また、第２導電型エピタキシャル層における不純物注入位置の間隔を、第１導電型エピタキシャル層における不純物注入位置の間隔よりも狭くすることにより、第２導電型エピタキシャル層の近傍におけるソース領域とドレイン領域との間隔を、第１導電型エピタキシャル層の表層部付近におけるソース領域とドレイン領域との間隔よりも狭くすることができる。これにより、チャネル長を短くすることができ、接合型電界効果トランジスタの感度の向上を図ることができる。
【００１４】
請求項２記載の発明は、前記第１導電型エピタキシャル層および前記第２導電型エピタキシャル層を貫通し、前記半導体基板に電気的に接続された第１導電型の第１導電型領域をさらに備えている、請求項１に記載の接合型電界効果トランジスタである。
この構成によれば、第１導電型エピタキシャル層と半導体基板とを電気的に接続する第１導電型領域が形成されている。そのため、半導体基板の裏面（第２導電型エピタキシャル層が形成されている側と反対側の面）にゲート電極を接続して、このゲート電極を、第１導電型領域を介して、第１導電型エピタキシャル層からなるゲート領域と電気的に接続することができる。
【００１５】
請求項３記載の発明は、前記第２導電型エピタキシャル層を貫通し、前記半導体基板と前記第１導電型エピタキシャル層とを電気的に接続する第１導電型の第１導電型領域をさらに備えている、請求項１に記載の接合型電界効果トランジスタである。
この構成によれば、第１導電型エピタキシャル層と半導体基板とを電気的に接続する第１導電型領域が形成されている。そのため、半導体基板の裏面（第２導電型エピタキシャル層が形成されている側と反対側の面）にゲート電極を接続して、このゲート電極を、第１導電型領域を介して、第１導電型エピタキシャル層からなるゲート領域と電気的に接続することができる。
【発明を実施するための最良の形態】
【００１６】
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の一実施形態に係る接合型電界効果トランジスタの構成を模式的に示す平面図である。また、図２は、図１に示す接合型電界効果トランジスタの切断面線Ａ−Ａにおける模式的な断面図である。
この接合型電界効果トランジスタ１は、ｐ型の半導体基板２を備えている。半導体基板２上には、ｐ型下エピタキシャル層３、第２導電型エピタキシャル層としてのｎ型エピタキシャル層４、および第１導電型エピタキシャル層としてのｐ型上エピタキシャル層５が、半導体基板２側からこの順に積層されている。
【００１７】
ｎ型エピタキシャル層４およびｐ型上エピタキシャル層５を積層方向（半導体基板２の表面に垂直な方向）に貫通して、平面視四角環状の第１導電型領域としてのｐ＋型領域６が形成されている。このｐ＋型領域６の最深部は、ｐ型下エピタキシャル層３に達している。
ｐ＋型領域６に囲まれる領域内には、複数のｎ＋型のソース領域７が、互いに一定間隔を隔てたストライプ状に形成されている。各ソース領域７は、ｐ型上エピタキシャル層５を積層方向に貫通し、その最深部がｎ型エピタキシャル層４に達している。各ソース領域７には、ソース電極８が接続されている。
【００１８】
また、ｐ＋型領域６に囲まれる領域内には、複数のｎ＋型のドレイン領域９が、各ソース領域７と間隔を隔てて、ソース領域７と交互に並ぶストライプ状に形成されている。各ドレイン領域９は、ｐ型上エピタキシャル層５を積層方向に貫通し、その最深部がｎ型エピタキシャル層４に達している。各ドレイン領域９には、ドレイン電極１０が接続されている。
【００１９】
そして、半導体基板２の裏面（ｐ型下エピタキシャル層３が形成されている側と反対側の面）には、ゲート電極１１が接続されている。ｐ＋型領域６がｐ型下エピタキシャル層３に達していることにより、ゲート電極１１は、ｐ型下エピタキシャル層３およびｐ＋型領域６を介して、ｐ型上エピタキシャル層５と電気的に接続されている。
図３Ａ〜Ｅは、接合型電界効果トランジスタ１の製造工程を順に示す模式的な断面図である。
【００２０】
接合型電界効果トランジスタ１の製造工程では、まず、図３Ａに示すように、半導体基板２上に、エピタキシャル成長法により、ｐ型下エピタキシャル層３が形成される。
次に、図３Ｂに示すように、ｐ型下エピタキシャル層３上に、エピタキシャル成長法により、ｎ型エピタキシャル層４が形成される。
さらに、図３Ｃに示すように、ｎ型エピタキシャル層４上に、エピタキシャル成長法により、ｐ型上エピタキシャル層５が形成される。
【００２１】
その後、図３Ｄに示すように、ｐ型上エピタキシャル層５の表面からｐ型不純物（たとえば、ボロン）が選択的に（平面視四角環状に）注入された後、熱拡散処理が行われることにより、ｐ＋型領域６が形成される。
つづいて、図３Ｅに示すように、ｐ型上エピタキシャル層５の表面からｎ型不純物（たとえば、ヒ素）が選択的に（ストライプ状に）注入された後、熱拡散処理が行われることにより、ソース領域７およびドレイン領域９が形成される。
【００２２】
この後、ソース領域７に接続されるソース電極８、ドレイン領域９に接続されるドレイン電極１０および半導体基板２の裏面に接続されるゲート電極１１がそれぞれ形成されると、図１に示す構造の接合型電界効果トランジスタ１が得られる。
以上のように、接合型電界効果トランジスタ１では、半導体基板２上に、ｐ型下エピタキシャル層３、ｎ型エピタキシャル層４およびｐ型上エピタキシャル層５が、半導体基板２側からこの順に積層されている。ｐ型上エピタキシャル層５には、ソース領域７およびドレイン領域９がｐ型上エピタキシャル層５を層厚方向に貫通して形成されている。ソース領域７およびドレイン領域９は、ｎ型エピタキシャル層４に接続されている。そして、ゲート電極１１が、ｐ型下エピタキシャル層３およびｐ＋型領域６を介して、ｐ型上エピタキシャル層５と電気的に接続されることにより、ソース領域７とドレイン領域９との間のｐ型上エピタキシャル層５は、ゲート領域となっている。
【００２３】
この構成では、ｎ型エピタキシャル層４がチャネル領域となり、ｎ型エピタキシャル層４をドレイン領域９からソース領域７に向けてドレイン電流が流れる。したがって、チャネル領域の厚さ（チャネル厚さ）は、ｎ型エピタキシャル層４の層厚であり、ゲート領域の深さ（ｐ型上エピタキシャル層５の層厚）とは無関係である。そのため、チャネル領域を一定の厚さに形成することができる。その結果、半導体基板２の母材である半導体ウエハの面内において、チャネル領域の厚さのばらつきを抑制することができる。
【００２４】
図４は、本発明の他の実施形態に係る接合型電界効果トランジスタの構成を模式的に示す断面図である。
この接合型電界効果トランジスタ２１は、ｐ型の半導体基板２２を備えている。半導体基板２２上には、ｐ型下エピタキシャル層２３、第２導電型エピタキシャル層としてのｎ型エピタキシャル層２４、第１導電型エピタキシャル層としてのｐ型第１上エピタキシャル層２５、およびｐ型第２上エピタキシャル層２６が、半導体基板２側からこの順に積層されている。
【００２５】
ｎ型エピタキシャル層２４を積層方向に貫通して、平面視四角環状の第１導電型領域としてのｐ＋型領域２７が形成されている。このｐ＋型領域２７の最上層部は、ｐ型第１上エピタキシャル層２５に達し、ｐ＋型領域２７の最深部は、ｐ型下エピタキシャル層２３に達している。
平面視でｐ＋型領域２７に囲まれる領域内には、複数のｎ＋型のソース領域２８が、互いに一定間隔を隔てたストライプ状に形成されている。各ソース領域２８は、ｐ型第１上エピタキシャル層２５およびｐ型第２上エピタキシャル層２６を積層方向に貫通し、その最深部がｎ型エピタキシャル層２４に達している。また、各ソース領域２８は、ｎ型エピタキシャル層２４の近傍における積層方向と直交する方向の幅が、ｐ型第２上エピタキシャル層２６における幅よりも広く形成されている。各ソース領域２８には、ソース電極２９が接続されている。
【００２６】
また、平面視でｐ＋型領域２７に囲まれる領域内には、複数のｎ＋型のドレイン領域３０が、各ソース領域２８と間隔を隔てて、ソース領域２８と交互に並ぶストライプ状に形成されている。各ドレイン領域３０は、ｐ型第１上エピタキシャル層２５およびｐ型第２上エピタキシャル層２６を積層方向に貫通し、その最深部がｎ型エピタキシャル層２４に達している。また、各ドレイン領域３０は、ｎ型エピタキシャル層２４の近傍における積層方向と直交する方向の幅が、ｐ型第２上エピタキシャル層２６における幅よりも広く形成されている。これにより、ｎ型エピタキシャル層２４の近傍におけるソース領域２８とドレイン領域３０との間隔は、ｐ型第２上エピタキシャル層２６におけるソース領域２８とドレイン領域３０との間隔よりも狭くなっている。各ドレイン領域３０には、ドレイン電極３１が接続されている。
【００２７】
そして、半導体基板２２の裏面（ｐ型下エピタキシャル層２３が形成されている側と反対側の面）には、ゲート電極３２が接続されている。ｐ＋型領域２７がｐ型第１上エピタキシャル層２５およびｐ型下エピタキシャル層２３に跨っていることにより、ゲート電極３２は、ｐ型下エピタキシャル層２３およびｐ＋型領域２７を介して、ｐ型第１上エピタキシャル層２５およびｐ型第２上エピタキシャル層２６と電気的に接続されている。
【００２８】
図５Ａ〜Ｇは、接合型電界効果トランジスタ２１の製造工程を順に示す模式的な断面図である。
接合型電界効果トランジスタ２１の製造工程では、まず、図５Ａに示すように、半導体基板２２上に、エピタキシャル成長法により、ｐ型下エピタキシャル層２３が形成される。
【００２９】
次に、図５Ｂに示すように、ｐ型下エピタキシャル層２３上に、エピタキシャル成長法により、ｎ型エピタキシャル層２４が形成される。
その後、図５Ｃに示すように、ｎ型エピタキシャル層２４の表面から、ｐ＋型領域２７を形成すべき位置に、ｐ型不純物（たとえば、ボロン）が選択的に（平面視四角環状に）注入される。また、ｎ型エピタキシャル層２４の表面から、ソース領域２８およびドレイン領域３０を形成すべき位置に、ｎ型不純物（たとえば、ヒ素）が選択的に（ストライプ状に）注入される。
【００３０】
つづいて、図５Ｄに示すように、ｎ型エピタキシャル層２４上に、エピタキシャル成長法により、ｐ型第１上エピタキシャル層２５が形成される。
その後、図５Ｅに示すように、ｐ型第１上エピタキシャル層２５の表面から、ソース領域２８およびドレイン領域３０を形成すべき位置（ｎ型エピタキシャル層２４におけるｎ型不純物の注入位置と対向する位置）に、ｎ型不純物が選択的に注入される。このとき、ｐ型第１上エピタキシャル層２５におけるｎ型不純物の注入部分の幅は、ｎ型エピタキシャル層２４におけるｎ型不純物の注入部分の幅よりも狭くされる。
【００３１】
次いで、図５Ｆに示すように、ｐ型第１上エピタキシャル層２５上に、エピタキシャル成長法により、ｐ型第２上エピタキシャル層２６が形成される。その後、ｐ型第２上エピタキシャル層２６の表面から、ソース領域２８およびドレイン領域３０を形成すべき位置に、ｎ型不純物が選択的に注入される。このとき、ｐ型第２上エピタキシャル層２６におけるｎ型不純物の注入部分の幅は、ｐ型第１上エピタキシャル層２５におけるｎ型不純物の注入部分の幅と同じであり、ｎ型エピタキシャル層２４におけるｎ型不純物の注入部分の幅よりも狭くされる。
【００３２】
この後、ｎ型エピタキシャル層２４に注入されたｐ型不純物、ならびにｎ型エピタキシャル層２４、ｐ型第１上エピタキシャル層２５およびｐ型第２上エピタキシャル層２６に注入されたｎ型不純物を拡散および活性化させるための熱拡散処理が行われることにより、図５Ｇに示すように、ｐ＋型領域２７、ソース領域２８およびドレイン領域３０が得られる。
【００３３】
そして、ソース領域２８に接続されるソース電極２９、ドレイン領域３０に接続されるドレイン電極３１および半導体基板２２の裏面に接続されるゲート電極３２がそれぞれ形成されると、図１に示す構造の接合型電界効果トランジスタ２１が得られる。
以上のように、接合型電界効果トランジスタ２１では、半導体基板２２上に、ｐ型下エピタキシャル層２３、ｎ型エピタキシャル層２４、ｐ型第１上エピタキシャル層２５およびｐ型第２上エピタキシャル層２６が、半導体基板２２側からこの順に積層されている。ｐ型第１上エピタキシャル層２５およびｐ型第２上エピタキシャル層２６には、ソース領域２８およびドレイン領域３０がｐ型第１上エピタキシャル層２５およびｐ型第２上エピタキシャル層２６を層厚方向に貫通して形成されている。ソース領域２８およびドレイン領域３０は、ｎ型エピタキシャル層２４およびｐ型第１上エピタキシャル層２５に接続されている。そして、ゲート電極３２が、ｐ型下エピタキシャル層２３およびｐ＋型領域２７を介して、ｐ型第１上エピタキシャル層２５およびｐ型第２上エピタキシャル層２６と電気的に接続されることにより、ソース領域２８とドレイン領域３０との間のｐ型第１上エピタキシャル層２５およびｐ型第２上エピタキシャル層２６は、ゲート領域となっている。
【００３４】
この構成では、ｎ型エピタキシャル層２４がチャネル領域となり、ｎ型エピタキシャル層２４をドレイン領域３０からソース領域２８に向けてドレイン電流が流れる。したがって、チャネル領域の厚さ（チャネル厚さ）は、ｎ型エピタキシャル層２４の層厚であり、ゲート領域の深さ（ｐ型第１上エピタキシャル層２５およびｐ型第２上エピタキシャル層２６の層厚）とは無関係である。そのため、チャネル領域を一定の厚さに形成することができる。その結果、半導体基板２の母材である半導体ウエハの面内において、チャネル領域の厚さのばらつきを抑制することができる。
【００３５】
さらに、ｎ型エピタキシャル層２４における不純物注入部分の幅を広くし、その間隔を、ｐ型第１上エピタキシャル層２５およびｐ型第２上エピタキシャル層２６における不純物注入位置の間隔よりも狭くすることにより、ｎ型エピタキシャル層２４の近傍におけるソース領域２８とドレイン領域３０との間隔は、ｐ型第２上エピタキシャル層２６におけるソース領域２８とドレイン領域３０との間隔よりも狭くされている。これにより、チャネル長を短くすることができ、接合型電界効果トランジスタの感度の向上を図ることができる。
【００３６】
以上、本発明の２つの実施形態を説明したが、本発明は、さらに他の実施形態で実施することもできる。たとえば、図４に示す接合型電界効果トランジスタ２１の構成において、ｐ型第２上エピタキシャル層２６が省略されてもよいし、ｐ型第２上エピタキシャル層２６上に、ｐ型エピタキシャル層がさらに積層されてもよい。
また、前述の各実施形態の場合と各半導体部分の導電型を反転した構成が採用されてもよい。すなわち、前述の各実施形態におけるｐ型の部分がｎ型であり、ｎ型の部分がｐ型である構成が採用されてもよい。
【００３７】
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【図面の簡単な説明】
【００３８】
【図１】本発明の一実施形態に係る接合型電界効果トランジスタの構成を模式的に示す平面図である。
【図２】図１に示す接合型電界効果トランジスタの切断面線Ａ−Ａにおける模式的な断面図である。
【図３Ａ】図１に示す接合型電界効果トランジスタの製造工程を説明するための模式的な断面図である。
【図３Ｂ】図３Ａの次の工程を示す断面図である。
【図３Ｃ】図３Ｂの次の工程を示す断面図である。
【図３Ｄ】図３Ｃの次の工程を示す断面図である。
【図３Ｅ】図３Ｄの次の工程を示す断面図である。
【図４】本発明の他の実施形態に係る接合型電界効果トランジスタの構成を模式的に示す断面図である。
【図５Ａ】図４に示す接合型電界効果トランジスタの製造工程を説明するための模式的な断面図である。
【図５Ｂ】図５Ａの次の工程を示す断面図である。
【図５Ｃ】図５Ｂの次の工程を示す断面図である。
【図５Ｄ】図５Ｃの次の工程を示す断面図である。
【図５Ｅ】図５Ｄの次の工程を示す断面図である。
【図５Ｆ】図５Ｅの次の工程を示す断面図である。
【図５Ｇ】図５Ｆの次の工程を示す断面図である。
【図６】従来の接合型電界効果トランジスタの構成を模式的に示す断面図である。
【符号の説明】
【００３９】
１    接合型電界効果トランジスタ
２    半導体基板
３    ｐ型下エピタキシャル層
４    ｎ型エピタキシャル層
５    ｐ型上エピタキシャル層
６    ｐ＋型領域
７    ソース領域
８    ソース電極
９    ドレイン領域
１０  ドレイン電極
１１  ゲート電極
２１  接合型電界効果トランジスタ
２２  半導体基板
２３  ｐ型下エピタキシャル層
２４  ｎ型エピタキシャル層
２５  ｐ型第１上エピタキシャル層
２６  ｐ型第２上エピタキシャル層
２７  ｐ＋型領域
２８  ソース領域
２９  ソース電極
３０  ドレイン領域
３１  ドレイン電極
３２    ゲート電極
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図３Ｅ】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図５Ｄ】
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【図５Ｅ】
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【図５Ｆ】
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【図５Ｇ】
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【図６】
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