(57)【要約】【課題】電力消費量の増大及び端子数の増加を抑制する。【解決手段】モータ駆動集積回路は、データ入力端子と、データ入力端子から入力されるデータを受信するデータ受信回路と、データ受信回路を介して受信される第１データに基づいて、モータ駆動集積回路の制御を行う制御回路と、データ受信回路を介して受信される第２データに基づいて、モータコイルをＰＷＭ制御するパルスを生成するパルス生成回路と、を含んで構成され、パルス生成回路は、パルス幅の異なる複数の矩形信号を生成する矩形信号生成回路と、矩形信号生成回路から出力される複数の矩形信号を合成して、第２データに応じたデューティーのパルスを生成する合成回路と、を備える。【選択図】図１
2008193233.tif 000002
【特許請求の範囲】
【請求項１】
モータの駆動を制御するモータ駆動集積回路であって、
データ入力端子と、
前記データ入力端子から入力されるデータを受信するデータ受信回路と、
前記データ受信回路を介して受信される第１データに基づいて、前記モータ駆動集積回路の制御を行う制御回路と、
前記データ受信回路を介して受信される第２データに基づいて、モータコイルをＰＷＭ（Pulse Width Modulation）制御するパルスを生成するパルス生成回路と、
を含んで構成され、
前記パルス生成回路は、
パルス幅の異なる複数の矩形信号を生成する矩形信号生成回路と、
前記矩形信号生成回路から出力される前記複数の矩形信号を合成して、前記第２データに応じたデューティーの前記パルスを生成する合成回路と、
を備えることを特徴とするモータ駆動集積回路。
【請求項２】
請求項１に記載のモータ駆動集積回路であって、
前記制御回路は、
前記矩形信号生成回路から出力される前記複数の矩形信号を合成して、他のモータコイルをＰＷＭ制御するための、前記第１データに応じたデューティーのパルスを生成すること、
を特徴とするモータ駆動集積回路。
【請求項３】
請求項１又は２に記載のモータ駆動集積回路であって、
前記矩形信号生成回路は、
所定周波数の発振信号を分周して前記複数の矩形信号を生成する分周回路であり、
前記合成回路は、
前記分周回路から出力される前記複数の矩形信号と、前記第２データとを論理合成して前記パルスを生成する論理回路であること、
を特徴とするモータ駆動集積回路。
【請求項４】
請求項３に記載のモータ駆動集積回路であって、
前記矩形信号生成回路は、
前記分周回路と、
前記分周回路から出力されるパルス幅が最大の前記矩形信号における一方の論理値である時間を、前記分周回路から出力されるパルス幅が最小の前記矩形信号における一方の論理値である時間以上長くした矩形信号を生成する調整回路と、
を含んで構成され、
前記論理回路は、
前記分周回路から出力される前記複数の矩形信号と、前記調整回路から出力される前記矩形信号と、前記第２データとを論理合成して前記パルスを生成すること、
を特徴とするモータ駆動集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、モータ駆動集積回路に関する。
【背景技術】
【０００２】
昨今の電子機器では、一つの機器内で複数のモータが用いられることが多い。例えば、デジタルカメラの場合、ズーム機構、フォーカス機構、絞り機構、シャッタ機構等を駆動するために複数のモータが用いられている。そのため、１つのモータ駆動集積回路を用いて複数のモータを駆動することが一般的に行われている（例えば、特許文献１参照）。
【０００３】
このようなモータ駆動集積回路により制御されるモータの駆動電圧は、全てのモータで同じわけではなくモータごとに異なる場合が多い。このように駆動電圧の異なる複数のモータを駆動するモータ駆動集積回路においては、モータごとに異なる複数の駆動電圧がモータ駆動集積回路に印加されるのではなく、最も高い駆動電圧のみが印加されることが多い。そして、外部から印加される高い駆動電圧を必要としないモータについては、モータ駆動集積回路内において、定電圧制御やＰＷＭ（Pulse Width Modulation）制御等により駆動電圧を降圧させて用いることが一般的に行われている（例えば、特許文献２参照）。
【０００４】
図１１は、定電圧制御によりモータの駆動電圧を降圧させるモータ駆動集積回路の一般的な構成例を示す図である。モータ駆動集積回路１００は、ＰチャネルＭＯＳＦＥＴ１１０，１１１、ＮチャネルＭＯＳＦＥＴ１１２，１１３、基準電圧回路１１４、抵抗１１５，１１６、コンパレータ１１７、スイッチ回路１１８を含んで構成されており、モータ１２０を含む複数のモータの駆動を制御する。モータ１２０は、例えばデジタルカメラのズーム機構を制御するＤＣモータであり、モータ駆動集積回路１００の端子ＯＵＴ１，ＯＵＴ２間に接続されている。そして、モータ駆動集積回路１００には、電源１２５から出力される電源電圧ＶMが端子ＶＭを介して印加されている。この電源電圧ＶMは、例えば、モータ駆動集積回路１００が駆動する複数のモータにおける最も高い駆動電圧となっており、モータ１２０の駆動電圧よりも高い電圧であることとする。
【０００５】
ＰチャネルＭＯＳＦＥＴ１１０，１１１及びＮチャネルＭＯＳＦＥＴ１１２，１１３はＨブリッジ回路を構成している。そして、ＰチャネルＭＯＳＦＥＴ１１０及びＮチャネルＭＯＳＦＥＴ１１３がオン、ＰチャネルＭＯＳＦＥＴ１１１及びＮチャネルＭＯＳＦＥＴ１１２がオフとなることにより、端子ＯＵＴ１から端子ＯＵＴ２の方向へモータ１２０の通電が行われる。また、ＰチャネルＭＯＳＦＥＴ１１１及びＮチャネルＭＯＳＦＥＴ１１２がオン、ＰチャネルＭＯＳＦＥＴ１１０及びＮチャネルＭＯＳＦＥＴ１１３がオフとなることにより、端子ＯＵＴ２から端子ＯＵＴ１の方向へモータ１２０の通電が行われる。
【０００６】
例えば、端子ＯＵＴ１から端子ＯＵＴ２の方向へモータ１２０を通電させる場合、ＰチャネルＭＯＳＦＥＴ１１０及びＮチャネルＭＯＳＦＥＴ１１３がオンとなる。ここで、ＰチャネルＭＯＳＦＥＴ１１０がオンとなることにより、端子ＯＵＴ１の電圧ＶOUT1は端子ＶＭに印加される電圧ＶMとほぼ等しくなるためＶOUT1＝ＶMであることとする。一方、端子ＯＵＴ２の電圧ＶOUT2は、モータ１２０の駆動電圧（ＶOUT1−ＶOUT2）が電圧ＶMより低い所定のＶM'となるようにコンパレータ１１７により制御される。つまり、端子ＯＵＴ１から端子ＯＵＴ２の方向へモータ１２０を通電させる場合、スイッチ回路１１８がＢ側に切り替えられ、抵抗１１５，１１６の接続点の電圧が基準電圧回路１１４から出力される電圧と等しくなるようにＮチャネルＭＯＳＦＥＴ１１３のゲート電圧が制御されることにより、電圧ＶOUT2＝ＶOUT1−ＶM'となる。
【特許文献１】特開２００４−１０４９４０号公報
【特許文献２】特開２００５−２８７１８６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
このように定電圧制御することにより、モータ１２０の駆動電圧を電圧ＶMより低いＶM'とすることができるが、電圧ＶOUT2が電圧ＶMを降圧させた電圧となることにより、モータ駆動集積回路内で電力が無駄に消費されてしまうこととなる。すなわち、定電圧駆動時にモータ１２０を流れる電流をＩとすると、ＶM'×Ｉのモータ駆動電力とは別に、降圧させる電圧（ＶM−ＶM'＝ＶOUT2）×Ｉの電力も消費されることとなり、電力消費量の増大を招くこととなる。
【０００８】
また、定電圧制御ではなくＰＷＭ制御を用いることによってモータ駆動集積回路の消費電力を抑制することも可能であるが、所望のデューティーとなるように調整されたＰＷＭ制御用のパルスをモータ駆動集積回路の外部から入力する必要がある。そのため、モータ駆動集積回路の端子数が増加し、コストの増大を招く要因となる。
【０００９】
本発明は上記課題を鑑みてなされたものであり、電力消費量の増大及び端子数の増加を抑制可能なモータ駆動集積回路を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記目的を達成するため、本発明のモータ駆動集積回路は、モータの駆動を制御するモータ駆動集積回路であって、データ入力端子と、前記データ入力端子から入力されるデータを受信するデータ受信回路と、前記データ受信回路を介して受信される第１データに基づいて、前記モータ駆動集積回路の制御を行う制御回路と、前記データ受信回路を介して受信される第２データに基づいて、モータコイルをＰＷＭ（Pulse Width Modulation）制御するパルスを生成するパルス生成回路と、を含んで構成され、前記パルス生成回路は、パルス幅の異なる複数の矩形信号を生成する矩形信号生成回路と、前記矩形信号生成回路から出力される前記複数の矩形信号を合成して、前記第２データに応じたデューティーの前記パルスを生成する合成回路と、を備えることとする。
【００１１】
また、前記制御回路は、前記矩形信号生成回路から出力される前記複数の矩形信号を合成して、他のモータコイルをＰＷＭ制御するための、前記第１データに応じたデューティーのパルスを生成することとすることもできる。
【００１２】
また、前記矩形信号生成回路は、所定周波数の発振信号を分周して前記複数の矩形信号を生成する分周回路であり、前記合成回路は、前記分周回路から出力される前記複数の矩形信号と、前記第２データとを論理合成して前記パルスを生成する論理回路であることとすることもできる。
【００１３】
さらに、前記矩形信号生成回路は、前記分周回路と、前記分周回路から出力されるパルス幅が最大の前記矩形信号における一方の論理値である時間を、前記分周回路から出力されるパルス幅が最小の前記矩形信号における一方の論理値である時間以上長くした矩形信号を生成する調整回路と、を含んで構成され、前記論理回路は、前記分周回路から出力される前記複数の矩形信号と、前記調整回路から出力される前記矩形信号と、前記第２データとを論理合成して前記パルスを生成することとしてもよい。
【発明の効果】
【００１４】
電力消費量の増大及び端子数の増加を抑制可能なモータ駆動集積回路を提供することができる。
【発明を実施するための最良の形態】
【００１５】
図１は、本発明の一実施形態であるモータ駆動集積回路の構成を示す図である。モータ駆動集積回路１０は、ＰチャネルＭＯＳＦＥＴ（Ｐ１〜Ｐ９）、ＮチャネルＭＯＳＦＥＴ（Ｎ１〜Ｎ９）、シリアル−パラレル変換回路２０、発振回路２１、パルス生成回路２２，２３、正逆制御回路２４、励磁制御回路２５、通電制御回路２６、基準電圧回路２７、基準電圧選択回路２８、コンパレータ２９、及びロジック回路３０〜３２を含んで構成されている。また、モータ駆動集積回路１０は、外部との接続端子として、端子ＶＭ，ＯＵＴ１〜ＯＵＴ９，ＧＮＤ，ＳＣＬＫ，ＤＡＴＡ，ＳＴＢ，ＲＦを備えている。
【００１６】
ＰチャネルＭＯＳＦＥＴ（Ｐ１〜Ｐ９）及びＮチャネルＭＯＳＦＥＴ（Ｎ１〜Ｎ９）は、複数のモータコイル４１〜４５の通電を制御するためのトランジスタである。
【００１７】
ＰチャネルＭＯＳＦＥＴ（Ｐ１，Ｐ２）及びＮチャネルＭＯＳＦＥＴ（Ｎ１，Ｎ２）はＨブリッジ回路を構成しており、ＰチャネルＭＯＳＦＥＴ（Ｐ１）及びＮチャネルＭＯＳＦＥＴ（Ｎ１）の接続点が端子ＯＵＴ１と接続され、ＰチャネルＭＯＳＦＥＴ（Ｐ２）及びＮチャネルＭＯＳＦＥＴ（Ｎ２）の接続点が端子ＯＵＴ２と接続されている。そして、端子ＯＵＴ１，ＯＵＴ２の間（１チャンネル：１ｃｈ）に、モータコイル４１が接続されている。モータコイル４１は、例えばデジタルカメラのズーム機構（ＺＭ）を制御するＤＣモータのコイルである。
【００１８】
ＰチャネルＭＯＳＦＥＴ（Ｐ３，Ｐ４）及びＮチャネルＭＯＳＦＥＴ（Ｎ３，Ｎ４）はＨブリッジ回路を構成しており、ＰチャネルＭＯＳＦＥＴ（Ｐ３）及びＮチャネルＭＯＳＦＥＴ（Ｎ３）の接続点が端子ＯＵＴ３と接続され、ＰチャネルＭＯＳＦＥＴ（Ｐ４）及びＮチャネルＭＯＳＦＥＴ（Ｎ４）の接続点が端子ＯＵＴ４と接続されている。そして、端子ＯＵＴ３，ＯＵＴ４の間（２チャンネル：２ｃｈ）に、モータコイル４２が接続されている。また、ＰチャネルＭＯＳＦＥＴ（Ｐ５，Ｐ６）及びＮチャネルＭＯＳＦＥＴ（Ｎ５，Ｎ６）はＨブリッジ回路を構成しており、ＰチャネルＭＯＳＦＥＴ（Ｐ５）及びＮチャネルＭＯＳＦＥＴ（Ｎ５）の接続点が端子ＯＵＴ５と接続され、ＰチャネルＭＯＳＦＥＴ（Ｐ６）及びＮチャネルＭＯＳＦＥＴ（Ｎ６）の接続点が端子ＯＵＴ６と接続されている。そして、端子ＯＵＴ５，ＯＵＴ６の間（３チャンネル：３ｃｈ）に、モータコイル４３が接続されている。モータコイル４２，４３は、例えばデジタルカメラのオートフォーカス機構（ＡＦ）を制御するステッピングモータのコイルである。
【００１９】
ＰチャネルＭＯＳＦＥＴ（Ｐ７，Ｐ８）及びＮチャネルＭＯＳＦＥＴ（Ｎ７，Ｎ８）はＨブリッジ回路を構成しており、ＰチャネルＭＯＳＦＥＴ（Ｐ７）及びＮチャネルＭＯＳＦＥＴ（Ｎ７）の接続点が端子ＯＵＴ７と接続され、ＰチャネルＭＯＳＦＥＴ（Ｐ８）及びＮチャネルＭＯＳＦＥＴ（Ｎ８）の接続点が端子ＯＵＴ８と接続されている。そして、端子ＯＵＴ７，ＯＵＴ８の間（４チャンネル：４ｃｈ）に、モータコイル４４が接続されている。モータコイル４４は、例えばデジタルカメラの絞り機構を制御するボイスコイルモータのコイルである。
【００２０】
ＰチャネルＭＯＳＦＥＴ（Ｐ８，Ｐ９）及びＮチャネルＭＯＳＦＥＴ（Ｎ８，Ｎ９）はＨブリッジ回路を構成しており、ＰチャネルＭＯＳＦＥＴ（Ｐ８）及びＮチャネルＭＯＳＦＥＴ（Ｎ８）の接続点が端子ＯＵＴ８と接続され、ＰチャネルＭＯＳＦＥＴ（Ｐ９）及びＮチャネルＭＯＳＦＥＴ（Ｎ９）の接続点が端子ＯＵＴ９と接続されている。そして、端子ＯＵＴ８，ＯＵＴ９の間（５チャンネル：５ｃｈ）に、モータコイル４５が接続されている。モータコイル４５は、例えばデジタルカメラのシャッタ機構を制御するボイスコイルモータのコイルである。なお、ＰチャネルＭＯＳＦＥＴ（Ｐ８）及びＮチャネルＭＯＳＦＥＴ（Ｎ８）は、モータコイル４４の通電を制御するＨブリッジ回路との共用となっている。
【００２１】
ＰチャネルＭＯＳＦＥＴ（Ｐ１〜Ｐ９）のソースには、電源４６から出力される電源電圧ＶMが端子ＶＭを介して印加されている。電源電圧ＶMは、例えば電池電圧をＤＣ／ＤＣコンバータで昇圧することにより生成された電圧である。ＮチャネルＭＯＳＦＥＴ（Ｎ１〜Ｎ６）のソースは、端子ＧＮＤを介して接地されている。また、ＮチャネルＭＯＳＦＥＴ（Ｎ７〜Ｎ９）のソースは、端子ＲＦを介して抵抗４７と接続されている。
【００２２】
シリアル−パラレル変換回路２０（データ受信回路）は、シリアル通信用の端子ＳＣＬＫ，ＤＡＴＡ，ＳＴＢ（データ入力端子）を介してＣＰＵ４８と接続されており、ＣＰＵ４８から送信されてくる各種シリアルデータを受信し、受信したシリアルデータをパラレルデータに変換してモータ駆動集積回路１０内の様々な回路に転送する。
【００２３】
発振回路２１は、所定周波数で発振する発振信号を出力する。発振回路２１から出力される発振信号は、モータコイルをＰＷＭ（Pulse Width Modulation）制御するパルスを生成するために用いられる。
【００２４】
パルス生成回路２２は、発振回路２１から出力される発振信号をもとにして、モータコイル４１をＰＷＭ制御するためのパルスを生成する。なお、パルス生成回路２２が生成するパルスのデューティー（例えばＨレベルである割合）は、シリアル−パラレル変換回路２０からパルス生成回路２２に出力されるデータに基づいて設定される。
【００２５】
正逆制御回路２４は、シリアル−パラレル変換回路２０から正逆制御回路２４に出力されるデータに基づいて、モータコイル４１により構成されるＤＣモータの回転方向を制御するための制御信号を出力する。本実施形態においては、端子ＯＵＴ１から端子ＯＵＴ２に向かってモータコイル４１が通電されるとＤＣモータが正転し、端子ＯＵＴ２から端子ＯＵＴ１に向かってモータコイル４１が通電されるとＤＣモータが逆転することとする。
【００２６】
ロジック回路３０は、パルス生成回路２２から出力されるパルスと、正逆制御回路２４から出力される制御信号とに基づいて、モータコイル４１をＰＷＭ制御するための信号をＰチャネルＭＯＳＦＥＴ（Ｐ１，Ｐ２）及びＮチャネルＭＯＳＦＥＴ（Ｎ１，Ｎ２）のゲートに出力する。
【００２７】
例えば、正逆制御回路２４から出力される制御信号が正転を指示する信号である場合、ロジック回路３０は、ＰチャネルＭＯＳＦＥＴ（Ｐ１）及びＮチャネルＭＯＳＦＥＴ（Ｎ２）をオン、ＰチャネルＭＯＳＦＥＴ（Ｐ２）及びＮチャネルＭＯＳＦＥＴ（Ｎ１）をオフとする信号を出力することにより、端子ＯＵＴ１から端子ＯＵＴ２に向かってモータコイル４１を通電させる。さらに、ロジック回路３０は、パルス生成回路２２から出力されるパルスに基づいて、正転の場合であれば例えばＰチャネルＭＯＳＦＥＴ（Ｐ１）を間欠駆動（ＰＷＭ制御）する。そして、ＰチャネルＭＯＳＦＥＴ（Ｐ１）がオンとなっている期間にのみ、モータコイル４１の両端間の電圧がＶMとなる。つまり、パルス生成回路２２から出力されるパルスに基づいてＰチャネルＭＯＳＦＥＴ（Ｐ１）がオンとなる割合が制御されることにより、モータコイル４１の駆動電圧が変化する。なお、ＰＷＭ制御するトランジスタは、ソース側のＰチャネルＭＯＳＦＥＴ（Ｐ１，Ｐ２）に限らず、シンク側のＮチャネルＭＯＳＦＥＴ（Ｎ１，Ｎ２）であってもよい。
【００２８】
ＰチャネルＭＯＳＦＥＴ（Ｐ１）を間欠駆動する場合、ＰチャネルＭＯＳＦＥＴ（Ｐ１）をオフとしてもモータコイル４１は電流を流し続けようとする。そのため、モータコイル４１から出力される電流はＮチャネルＭＯＳＦＥＴ（Ｎ２）と、ＮチャネルＭＯＳＦＥＴ（Ｎ１）の寄生ダイオードとを通って流れることとなる。ただし、ＮチャネルＭＯＳＦＥＴ（Ｎ１）の寄生ダイオードを電流が流れるとエネルギーの損失が大きいため、ロジック回路３０は、ＰチャネルＭＯＳＦＥＴ（Ｐ１）をオフとする際にＮチャネルＭＯＳＦＥＴ（Ｎ１）をオンとすることとしてもよい。この場合、モータコイル４１から出力される電流はＮチャネルＭＯＳＦＥＴ（Ｎ２）と、ＮチャネルＭＯＳＦＥＴ（Ｎ１）とを通って流れることとなり、エネルギーの損失を抑えることができる。
【００２９】
パルス生成回路２３は、発振回路２１から出力される発振信号をもとにして、モータコイル４２，４３をＰＷＭ制御するためのパルスを生成する。なお、パルス生成回路２３が生成するパルスのデューティーは、シリアル−パラレル変換回路２０からパルス生成回路２３に出力されるデータに基づいて設定される。
【００３０】
励磁制御回路２５は、シリアル−パラレル変換回路２０から励磁制御回路２５に出力されるデータに基づいて、モータコイル４２，４３により構成されるステッピングモータの回転方向及び励磁モードを制御するための制御信号を出力する。なお、本実施形態では、２相励磁または１−２相励磁によりモータコイル４２，４３を励磁可能であることとする。
【００３１】
ロジック回路３１は、パルス生成回路２３から出力されるパルスと、励磁制御回路２５から出力される制御信号とに基づいて、モータコイル４２，４３を設定された励磁モードでＰＷＭ制御するための信号をＰチャネルＭＯＳＦＥＴ（Ｐ３〜Ｐ６）及びＮチャネルＭＯＳＦＥＴ（Ｎ３〜Ｎ６）のゲートに出力する。なお、モータコイル４２，４３のＰＷＭ制御は、モータコイル４１のＰＷＭ制御と同様に行うことができる。
【００３２】
通電制御回路２６は、シリアル−パラレル変換回路２０から通電制御回路２６に出力されるデータに基づいて、モータコイル４４，４５の通電方向を制御するための制御信号を出力する。
【００３３】
基準電圧回路２７は、所定の基準電圧を出力する回路である。基準電圧選択回路２８は、基準電圧回路２７から出力される基準電圧をもとに、数段階の複数の基準電圧を生成可能である。そして、基準電圧選択回路２８は、シリアル−パラレル変換回路２０から基準電圧選択回路２８に出力されるデータに基づいて、複数の基準電圧の何れかを選択してコンパレータ２９の＋入力端子に出力する。
【００３４】
コンパレータ２９は、モータコイル４４，４５に流れる電流量が基準電圧選択回路２８から出力される基準電圧に応じた定電流となるように制御するための回路である。ＮチャネルＭＯＳＦＥＴ（Ｎ７〜Ｎ９）のソースは端子ＲＦを介して抵抗４７と接続されるとともにコンパレータ２９の−入力端子と接続されている。したがって、モータコイル４４，４５を流れる電流に応じた電圧がコンパレータ２９の−入力端子に印加されることとなる。つまり、モータコイル４４，４５を流れる電流が基準電圧選択回路２８から出力される基準電圧に応じた定電流より少ない場合はコンパレータ２９からＨレベルの信号が出力され、多い場合はコンパレータ２９からＬレベルの信号が出力される。
【００３５】
ロジック回路３２は、通電制御回路２６から出力される制御信号に基づいて、モータコイル４４，４５の何れか一方の通電を制御するための信号をＰチャネルＭＯＳＦＥＴ（Ｐ７〜Ｐ９）及びＮチャネルＭＯＳＦＥＴ（Ｎ７〜Ｎ９）のゲートに出力する。また、ロジック回路３２は、コンパレータ２９から出力される信号に基づいてＰチャネルＭＯＳＦＥＴ（Ｐ７〜Ｐ９）及びＮチャネルＭＯＳＦＥＴ（Ｎ７〜Ｎ９）のゲートに出力する信号を制御することにより、モータコイル４４，４５に流れる電流量を基準電圧選択回路２８から出力される基準電圧に応じた値とする。
【００３６】
図２は、ＣＰＵ４８からモータ駆動集積回路１０へのシリアルデータ入力のタイミングを示す図である。ＣＰＵ４８は、端子ＳＣＬＫから入力されるクロック信号の立ち上がりのタイミングで、端子ＤＡＴＡから例えば６ビットのデータ（Ｄ０〜Ｄ５）を順次入力し、その後、端子ＳＴＢからパルス信号を入力する。シリアル−パラレル変換回路２０は、端子ＤＡＴＡから入力される例えば６ビットのデータ（Ｄ０〜Ｄ５）を、端子ＳＴＢから入力される信号の立ち上がりのタイミングでラッチする。なお、本実施形態では、入力されるシリアルデータを６ビット（Ｄ０〜Ｄ５）とし、上位３ビット（Ｄ０〜Ｄ２）がアドレスを示し、下位３ビット（Ｄ３〜Ｄ５）が各種制御内容を示すものとする。
【００３７】
図３は、モータコイル４１により構成されるＤＣモータを制御するために入力されるシリアルデータの一例を示す図である。シリアルデータの上位３ビット（Ｄ０〜Ｄ２）が“０００”の場合、下位３ビット（Ｄ３〜Ｄ５）のデータがパルス生成回路２２に出力される。パルス生成回路２２は、シリアル−パラレル変換回路２０から出力される３ビットのデータ（Ｄ３〜Ｄ５）に基づいて、生成するパルスのデューティーを制御する。例えば、データ（Ｄ３〜Ｄ５）が“０００”の場合はデューティーが５０％となり、データ（Ｄ３〜Ｄ５）が“００１”，“０１０”，“０１１”，…と上昇するに従って、デューティーが５６．２５％，６２．５％，６８．７５％，…と６．２５％刻みで上昇していく。そして、データ（Ｄ３〜Ｄ５）が“１１１”の場合に、デューティーは９３．７５％となる。
【００３８】
また、シリアルデータの上位３ビット（Ｄ０〜Ｄ２）が“００１”の場合、データＤ３が正逆制御回路２４に出力される。正逆制御回路２４は、シリアル−パラレル変換回路２０から出力されるデータＤ３に基づいて、モータコイル４１により構成されるＤＣモータの回転方向を制御する。例えば、正逆制御回路２４は、データＤ３が“０”の場合、ＤＣモータの回転方向を正転とする制御信号をロジック回路３０に出力し、データＤ３が“１”の場合、ＤＣモータの回転方向を逆転とする制御信号をロジック回路３０に出力する。なお、図３における“＊”はドント・ケアであることを示しており、以降の図においても同様である。
【００３９】
図４は、モータコイル４２，４３により構成されるステッピングモータを制御するために入力されるシリアルデータの一例を示す図である。シリアルデータの上位３ビット（Ｄ０〜Ｄ２）が“０１０”の場合、下位３ビット（Ｄ３〜Ｄ５）のデータがパルス生成回路２３に出力される。パルス生成回路２３は、シリアル−パラレル変換回路２０から出力される３ビットのデータ（Ｄ３〜Ｄ５）に基づいて、パルス生成回路２２と同様に、生成するパルスのデューティーを制御する。
【００４０】
また、シリアルデータの上位３ビット（Ｄ０〜Ｄ２）が“０１１”の場合、データ（Ｄ３，Ｄ４）が励磁制御回路２５に出力される。励磁制御回路２５は、シリアル−パラレル変換回路２０から出力されるデータ（Ｄ３，Ｄ４）に基づいて、モータコイル４２，４３により構成されるステッピングモータの回転方向及び励磁モードを制御する。例えば、励磁制御回路２５は、データＤ３が“０”の場合、ステッピングモータの回転方向を正転とする制御信号をロジック回路３１に出力し、データＤ３が“１”の場合、ステッピングモータの回転方向を逆転とする制御信号をロジック回路３１に出力する。また、例えば、励磁制御回路２５は、データＤ４が“０”の場合、ステッピングモータの励磁モードを２相励磁とする制御信号をロジック回路３１に出力し、データＤ４が“１”の場合、ステッピングモータの励磁モードを１−２相励磁とする制御信号をロジック回路３１に出力する。
【００４１】
図５は、モータコイル４４，４５により構成されるボイスコイルモータを制御するために入力されるシリアルデータの一例を示す図である。シリアルデータの上位３ビット（Ｄ０〜Ｄ２）が“１００”の場合、下位３ビット（Ｄ３〜Ｄ５）のデータが通電制御回路２６に出力される。通電制御回路２６は、シリアル−パラレル変換回路２０から出力される３ビットのデータ（Ｄ３〜Ｄ５）に基づいて、モータコイル４４，４５の通電方向を制御する。例えば、通電制御回路２６は、データＤ３が“０”の場合はモータコイル４４（４ｃｈ）の通電を制御するための制御信号を出力し、データＤ３が“１”の場合はモータコイル４５（５ｃｈ）の通電を制御するための制御信号を出力する。そして、通電制御回路２６は、データ（Ｄ４，Ｄ５）が“００”の場合、ボイスコイルモータをオフとする制御信号をロジック回路３２に出力する。また、通電制御回路２６は、データ（Ｄ４，Ｄ５）が“０１”の場合、通電方向を端子ＯＵＴ７から端子ＯＵＴ８または端子ＯＵＴ８から端子ＯＵＴ９とする制御信号をロジック回路３２に出力する。また、通電制御回路２６は、データ（Ｄ４，Ｄ５）が“１０”の場合、通電方向を端子ＯＵＴ８から端子ＯＵＴ７または端子ＯＵＴ９から端子ＯＵＴ８とする制御信号をロジック回路３２に出力する。また、通電制御回路２６は、データ（Ｄ４，Ｄ５）が“１１”の場合、ボイスコイルモータにブレーキをかける制御信号をロジック回路３２に出力する。
【００４２】
例えば、モータコイル４４の通電を制御する場合であれば、ＰチャネルＭＯＳＦＥＴ（Ｐ７，Ｐ８）及びＮチャネルＭＯＳＦＥＴ（Ｎ７，Ｎ８）の全てがオフとされることにより、モータコイル４４により構成されるボイスコイルモータがオフとなる。また、ＰチャネルＭＯＳＦＥＴ（Ｐ７）及びＮチャネルＭＯＳＦＥＴ（Ｎ８）がオン、ＰチャネルＭＯＳＦＥＴ（Ｐ８）及びＮチャネルＭＯＳＦＥＴ（Ｎ７）がオフとなることにより、通電方向が端子ＯＵＴ７から端子ＯＵＴ８となる。また、ＰチャネルＭＯＳＦＥＴ（Ｐ８）及びＮチャネルＭＯＳＦＥＴ（Ｎ７）がオン、ＰチャネルＭＯＳＦＥＴ（Ｐ７）及びＮチャネルＭＯＳＦＥＴ（Ｎ８）がオフとなることにより、通電方向が端子ＯＵＴ８から端子ＯＵＴ７となる。また、ＰチャネルＭＯＳＦＥＴ（Ｐ７，Ｐ８）がオン、ＮチャネルＭＯＳＦＥＴ（Ｎ７，Ｎ８）がオフとなることにより、モータコイル４４により構成されるボイスコイルモータにブレーキがかかる。
【００４３】
また、シリアルデータの上位３ビット（Ｄ０〜Ｄ２）が“１０１”の場合、下位３ビット（Ｄ３〜Ｄ５）のデータが基準電圧選択回路２８に出力される。基準電圧選択回路２８は、シリアル−パラレル変換回路２０から出力される３ビットのデータ（Ｄ３〜Ｄ５）に応じた基準電圧を選択してコンパレータ２９の＋入力端子に印加する。例えば、データ（Ｄ３〜Ｄ５）が“０００”の場合は基準電圧が０．１５Ｖとなり、データ（Ｄ３〜Ｄ５）が“００１”，“０１０”，“０１１”，…と上昇するに従って、基準電圧が０．１４５Ｖ，０．１４Ｖ，０．１３５Ｖ，…と０．００５Ｖずつ下降していく。そして、データ（Ｄ３〜Ｄ５）が“１１１”の場合に、基準電圧は０．１１５Ｖとなる。このように複数の基準電圧をデータ（Ｄ３〜Ｄ５）に応じて選択して出力する基準電圧選択回路２８は、例えば、複数の分圧抵抗とスイッチ回路とを用いて構成することができる。
【００４４】
図６は、パルス生成回路２２の構成例を示す図である。パルス生成回路２２は、ラッチ回路６０、Ｄ型フリップフロップ（Ｄ−ＦＦ）６１〜６４、ＥＸＯＲ回路６５，６６、及びＮＡＮＤ回路６７〜７０を備えている。
【００４５】
ラッチ回路６０は、シリアル−パラレル変換回路２０から出力されるデータ（Ｄ３〜Ｄ５）を保持して出力する回路である。なお、ラッチ回路６０は、例えば３つのＤ−ＦＦを用いて構成することができる。
【００４６】
Ｄ−ＦＦ６１〜６４は、発振回路２１から出力される所定周波数の発振信号ＣＬＫを分周してパルス幅の異なる複数の矩形信号を生成する回路（矩形信号生成回路）である。なお、発振信号ＣＬＫは、Ｈレベルの期間とＬレベルの期間とが同じ長さであることとする。Ｄ−ＦＦ６１は、クロック端子Ｃに、発振回路２１から出力される発振信号ＣＬＫが入力され、反転出力端子／Ｑから出力される信号がデータ入力端子Ｄに入力されており、出力端子Ｑから出力される信号が、発振信号ＣＬＫを１／２分周した矩形信号となっている。Ｄ−ＦＦ６２は、クロック端子Ｃに、Ｄ−ＦＦ６１の反転出力端子／Ｑから出力される信号が入力され、反転出力端子／Ｑから出力される信号がデータ入力端子Ｄに入力されており、出力端子Ｑから出力される信号が、発振信号ＣＬＫを１／４分周した矩形信号となっている。Ｄ−ＦＦ６３は、クロック端子Ｃに、Ｄ−ＦＦ６２の反転出力端子／Ｑから出力される信号が入力され、反転出力端子／Ｑから出力される信号がデータ入力端子Ｄに入力されており、出力端子Ｑから出力される信号が、発振信号ＣＬＫを１／８分周した矩形信号となっている。Ｄ−ＦＦ６４は、クロック端子Ｃに、Ｄ−ＦＦ６３の反転出力端子／Ｑから出力される信号が入力され、反転出力端子／Ｑから出力される信号がデータ入力端子Ｄに入力されており、出力端子Ｑから出力される信号が、発振信号ＣＬＫを１／１６分周した矩形信号となっている。
【００４７】
ＥＸＯＲ回路６５，６６及びＮＡＮＤ回路６７〜７０は、Ｄ−ＦＦ６１〜６４から出力される周波数の異なる矩形信号を、ラッチ回路６０から出力されるデータ（Ｄ３〜Ｄ５）に基づいて合成し、パルスＰＷＭとして出力する論理回路（合成回路）である。ＥＸＯＲ回路６５には、Ｄ−ＦＦ６２の出力端子Ｑから出力される信号と、ラッチ回路６０から出力されるデータＤ４とが入力されている。ＥＸＯＲ回路６６には、Ｄ−ＦＦ６３の出力端子Ｑから出力される信号と、ラッチ回路６０から出力されるデータＤ３とが入力されている。ＮＡＮＤ回路６７には、Ｄ−ＦＦ６１の出力端子Ｑから出力される信号と、ラッチ回路６０から出力されるデータＤ５と、ＥＸＯＲ回路６５，６６から出力される信号とが入力されている。ＮＡＮＤ回路６８には、Ｄ−ＦＦ６２の出力端子Ｑから出力される信号と、ラッチ回路６０から出力されるデータＤ４と、ＥＸＯＲ回路６６から出力される信号とが入力されている。ＮＡＮＤ回路６９には、Ｄ−ＦＦ６３の出力端子Ｑから出力される信号と、ラッチ回路６０から出力されるデータＤ３とが入力されている。ＮＡＮＤ回路７０には、ＮＡＮＤ回路６７〜６９から出力される信号と、Ｄ−ＦＦ６４の出力端子Ｑから出力される信号とが入力されており、ＮＡＮＤ回路７０から出力される信号がパルスＰＷＭとなっている。
【００４８】
図７は、図６に例示したパルス生成回路２２により生成されるパルスの例を示す図である。図７において、ＰＷＭと示される信号が、ＮＡＮＤ回路７０から出力されるパルスＰＷＭである。また、５０％Ｄｕｔｙと示される信号が、Ｄ−ＦＦ６４の出力端子Ｑから出力される信号であり、２５％Ｄｕｔｙと示される信号が、Ｄ−ＦＦ６３の出力端子Ｑから出力される信号であり、１２．５％Ｄｕｔｙと示される信号が、Ｄ−ＦＦ６２の出力端子Ｑから出力される信号であり、６．２５％Ｄｕｔｙと示される信号が、Ｄ−ＦＦ６１の出力端子Ｑから出力される信号である。
【００４９】
ここで、例えば、（Ｄ３，Ｄ４，Ｄ５）＝（０，０，０）であるとすると、ＮＡＮＤ回路６７〜６９の出力が全てＨレベルとなり、パルスＰＷＭは、Ｄ−ＦＦ６４から出力される信号（５０％Ｄｕｔｙ）を反転したものとなり、パルスＰＷＭのデューティーは５０％となる。つまり、パルスＰＷＭは、Ｄ−ＦＦ６４から出力される信号（５０％Ｄｕｔｙ）がＬレベルの期間においてＨレベルとなる。また、例えば、（Ｄ３，Ｄ４，Ｄ５）＝（０，０，１）であるとすると、パルスＰＷＭは、Ｄ−ＦＦ６４から出力される信号（５０％Ｄｕｔｙ）がＬレベルの期間に、Ｄ−ＦＦ６１から出力される信号（６．２５％Ｄｕｔｙ）の１周期においてＨレベルである期間を足し合わせた期間においてＨレベルとなり、パルスＰＷＭのデューティーは５０％＋６．２５％＝５６．２５％となる。同様に、データＤ４が“１”の場合は、Ｄ−ＦＦ６２から出力される信号（１２．５％Ｄｕｔｙ）の１周期においてＨレベルである期間が、パルスＰＷＭのＨレベルとなる期間に足し合わされ、パルスＰＷＭのデューティーが１２．５％増えることとなる。また、データＤ３が“１”の場合は、Ｄ−ＦＦ６３から出力される信号（２５％Ｄｕｔｙ）の１周期においてＨレベルである期間が、パルスＰＷＭのＨレベルとなる期間に足し合わされ、パルスＰＷＭのデューティーが２５％増えることとなる。そして、（Ｄ３，Ｄ４，Ｄ５）＝（１，１，１）の場合、図７に示すように、Ｄ−ＦＦ６４から出力される信号（５０％Ｄｕｔｙ）がＬレベルの期間に、Ｄ−ＦＦ６１〜６３から出力される各信号の１周期においてＨレベルである期間を足し合わせた期間において、パルスＰＷＭがＨレベルとなり、デューティーは５０％＋２５％＋１２．５％＋６．２５％＝９３．７５％となる。
【００５０】
このように、パルス生成回路２２は、Ｄ−ＦＦ６１〜６４から出力されるパルス幅の異なる矩形信号を合成することにより、パルスＰＷＭのデューティーを５０％〜９３．７５％の範囲において６．２５％刻みで調整することができる。なお、本実施形態ではデューティーの刻み幅を６．２５％としたが、発振信号ＣＬＫを分周するＤ−ＦＦの段数を変更すことにより、パルスＰＷＭのデューティーの刻み幅を変更することも可能である。
【００５１】
また、パルス生成回路２３についても、パルス生成回路２２と同様の構成とすることができる。なお、パルス幅の異なる複数の矩形信号を生成する分周回路として、Ｄ−ＦＦ６１〜６４をパルス生成回路２２，２３で共用することとしてもよい。このようにＤ−ＦＦ６１〜６４をパルス生成回路２２，２３で共用することにより、モータ駆動集積回路１０の回路規模の増大を抑制することができる。  
なお、図６に例示したパルス生成回路２２では、パルスＰＷＭのデューティーの範囲が５０％〜９３．７５％となっているが、パルスＰＷＭのデューティーを１００％まで設定可能な構成としてもよい。
【００５２】
図８は、デューティーを１００％まで設定可能とする場合において、デューティーを制御するために入力されるシリアルデータの一例を示す図である。シリアルデータの上位３ビット（Ｄ０〜Ｄ２）が“００１”の場合、下位３ビット（Ｄ３〜Ｄ５）のデータがパルス生成回路２２に出力される。そして、モータコイル４１を制御するパルスのデューティーが、下位３ビットのデータ（Ｄ３〜Ｄ５）に応じて５６．２５％〜１００％の範囲において６．２５％刻みで設定される。また、シリアルデータの上位３ビット（Ｄ０〜Ｄ２）が“０１１”の場合、下位３ビット（Ｄ３〜Ｄ５）のデータがパルス生成回路２３に出力される。そして、モータコイル４２，４３を制御するパルスのデューティーが、下位３ビットのデータ（Ｄ３〜Ｄ５）に応じて５６．２５％〜１００％の範囲において６．２５％刻みで設定される。
【００５３】
図９は、デューティーを１００％まで設定可能とするパルス生成回路２２の構成例を示す図である。パルス生成回路２２は、図６に示した構成に加えてＤ−ＦＦ７５及びＡＮＤ回路７６（調整回路）を備えている。Ｄ−ＦＦ７５は、クロック端子ＣにＤ−ＦＦ６１の出力端子Ｑから出力される信号が入力され、データ入力端子ＤにＤ−ＦＦ６４の出力端子Ｑから出力される信号が入力されている。ＡＮＤ回路７６には、Ｄ−ＦＦ６４の出力端子Ｑから出力される信号と、Ｄ−ＦＦ７５の出力端子Ｑから出力される信号ＳＩＧ１とが入力されている。そして、ＮＡＮＤ回路７０には、図６に示した構成におけるＤ−ＦＦ６４の出力端子Ｑから出力される信号の代わりに、ＡＮＤ回路７６から出力される信号ＳＩＧ２が入力されている。その他については図６に示した構成と同様である。
【００５４】
図１０は、図９に例示したパルス生成回路２２により生成されるパルスの例を示す図である。Ｄ−ＦＦ７５の出力端子Ｑから出力される信号ＳＩＧ１は、Ｄ−ＦＦ６４の出力端子Ｑから出力される信号（５０％Ｄｕｔｙ）の位相をＤ−ＦＦ６１の出力端子Ｑから出力される信号（６．２５％Ｄｕｔｙ）の半周期だけ遅延させた信号となっている。そして、ＡＮＤ回路７６から出力される信号ＳＩＧ２は、Ｄ−ＦＦ６４から出力される信号（５０％Ｄｕｔｙ）と、Ｄ−ＦＦ７５から出力される信号ＳＩＧ１との論理積となっている。つまり、ＡＮＤ回路７６から出力される信号ＳＩＧ２は、Ｄ−ＦＦ６１〜６４から出力される信号のうちパルス幅が最大の信号（５０％Ｄｕｔｙ）におけるＬレベルである時間を、パルス幅が最小の信号（６．２５％Ｄｕｔｙ）におけるＬレベルである時間だけ長くした矩形信号となっている。
【００５５】
ここで、例えば、（Ｄ３，Ｄ４，Ｄ５）＝（０，０，０）であるとすると、パルスＰＷＭは、ＡＮＤ回路７６から出力される信号ＳＩＧ２を反転したものとなり、パルスＰＷＭのデューティーは５６．２５％となる。そして、図６に示した構成の場合と同様に、信号ＳＩＧ２に対してＤ−ＦＦ６１〜６３から出力される信号が合成されることにより、パルスＰＷＭのデューティーが６．２５％刻みで設定される。例えば、（Ｄ３，Ｄ４，Ｄ５）＝（１，１，１）であるとすると、図１０に示すように、信号ＳＩＧ２がＬである期間に、Ｄ−ＦＦ６１〜６３から出力される信号（６．２５％Ｄｕｔｙ，１２．５％Ｄｕｔｙ，２５％Ｄｕｔｙ）の１周期におけるＨレベルである期間を足し合わせた信号がパルスＰＷＭとなり、パルスＰＷＭのデューティーは１００％となる。なお、パルス生成回路２３についても同様に構成することにより、デューティーを１００％まで設定可能とすることができる。
【００５６】
以上、本実施形態について説明した。前述したように、モータ駆動集積回路１０では、励磁制御回路２５や通電制御回路２６、基準電圧選択回路２８等の制御回路を制御するためのシリアルデータが１つのデータ入力端子ＤＡＴＡから入力されている。そして、これらの制御回路は、データ入力端子ＤＡＴＡを介してシリアル−パラレル変換回路２０が受信するデータ（第１データ）に基づいて各種制御を行っている。また、ＰＷＭ制御用のパルスを生成するパルス生成回路２２においても、他の制御回路と同様に、データ入力端子ＤＡＴＡを介してシリアル−パラレル変換回路２０が受信するデータ（第２データ）に基づいて、生成するパルスのデューティーが調整されている。つまり、例えばＣＰＵ４８等で所望のデューティーのパルスを生成してモータ駆動集積回路１０に入力する必要がない。したがって、ＰＷＭ制御用のパルスを入力するための端子を専用に設ける必要がなく、モータ駆動集積回路１０における端子数の増加が抑制される。また、モータ駆動集積回路１０では、モータコイル４１の駆動電圧を制御する方法として定電圧制御ではなくＰＷＭ制御を採用しているため、電力消費量の増大が抑制されている。
【００５７】
また、モータ駆動集積回路１０は、パルス生成回路２２の他に、モータコイル４２，４３をＰＷＭ制御するパルスを生成するパルス生成回路２３を備えている。そして、パルス生成回路２３においても、パルス生成回路２２と同様に、データ入力端子ＤＡＴＡを介してシリアル−パラレル変換回路２０が受信するデータ（第１データ）に基づいて、生成するパルスのデューティーが調整されている。これにより、モータ駆動集積回路１０内で、デューティーの異なる複数のパルスを生成することが可能となる。つまり、ＰＷＭ制御の対象とするモータの数が増加したとしても、ＰＷＭ制御用のパルスを入力するための端子を設ける必要がないため、端子数の増加が抑制される。なお、本実施形態では、ＰＷＭ制御用のパルスを生成する回路を２つとしたが、３つ以上とする場合においても同様に端子を増やすことなく制御することができる。
【００５８】
また、パルス生成回路２２では、パルス幅の異なる複数の矩形信号が、Ｄ−ＦＦ６１〜６４により構成される分周回路を用いて生成され、それら複数の矩形信号がＣＰＵ４８から入力されるデータに基づいて論理回路で合成されることにより、所望のデューティーのパルスが生成されている。このように分周回路で分周された矩形信号を論理回路で合成することにより、例えば、コンパレータで三角波の電圧と所定電圧とを比較してパルスを生成する場合と比較して、パルス幅の小さい矩形信号等についても精度良く生成することが可能となる。
【００５９】
さらに、図９に例示したパルス生成回路２２では、Ｄ−ＦＦ６１〜６４から出力されるパルス幅が最大の矩形信号（５０％Ｄｕｔｙ）におけるＬレベルである時間を、パルス幅が最小の矩形信号（６．２５％Ｄｕｔｙ）におけるＬレベルである時間だけ長くした矩形信号ＳＩＧ２を生成する調整回路として、Ｄ−ＦＦ７５及びＡＮＤ回路７６が追加されている。そして、図１０に例示したように、このような矩形信号ＳＩＧ２を用いることにより、パルス幅が最小の矩形信号（６．２５％Ｄｕｔｙ）がＬレベルである期間においてもパルスＰＷＭをＨレベルとすることが可能となり、デューティーが１００％のパルスを生成することが可能となる。なお、矩形信号ＳＩＧ２がＬレベルである時間を更に長くしたとしても、同様に１００％のデューティーを生成することができる。
【００６０】
なお、上記実施例は本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更、改良され得ると共に、本発明にはその等価物も含まれる。
【図面の簡単な説明】
【００６１】
【図１】本発明の一実施形態であるモータ駆動集積回路の構成を示す図である。
【図２】ＣＰＵからモータ駆動集積回路へのシリアルデータ入力のタイミングを示す図である。
【図３】ＤＣモータを制御するために入力されるシリアルデータの一例を示す図である。
【図４】ステッピングモータを制御するために入力されるシリアルデータの一例を示す図である。
【図５】ボイスコイルモータを制御するために入力されるシリアルデータの一例を示す図である。
【図６】パルス生成回路の構成例を示す図である。
【図７】図６に例示したパルス生成回路により生成されるパルスの例を示す図である。
【図８】デューティーを１００％まで設定可能とする場合において、デューティーを制御するために入力されるシリアルデータの一例を示す図である。
【図９】デューティーを１００％まで設定可能とするパルス生成回路の構成例を示す図である。
【図１０】図９に例示したパルス生成回路により生成されるパルスの例を示す図である。
【図１１】定電圧制御によりモータの駆動電圧を降圧させるモータ駆動集積回路の一般的な構成例を示す図である。
【符号の説明】
【００６２】
１０  モータ駆動集積回路
２０  シリアル−パラレル変換回路
２１  発振回路
２２，２３  パルス生成回路
２４  正逆制御回路
２５  励磁制御回路
２６  通電制御回路
２７  基準電圧回路
２８  基準電圧選択回路
２９  コンパレータ
３０〜３２  ロジック回路
４１〜４５  モータコイル
４６  電源
４７  抵抗
４８  ＣＰＵ
６０  ラッチ回路
６１〜６４，７５  Ｄ型フリップフロップ
６５，６６  ＥＸＯＲ回路
６７〜７０  ＮＡＮＤ回路
７６  ＡＮＤ回路
Ｐ１〜Ｐ９  ＰチャネルＭＯＳＦＥＴ
Ｎ１〜Ｎ９  ＮチャネルＭＯＳＦＥＴ
【図１】
2008193233.tif 000003
【図２】
2008193233.tif 000004
【図３】
2008193233.tif 000005
【図４】
2008193233.tif 000006
【図５】
2008193233.tif 000007
【図６】
2008193233.tif 000008
【図７】
2008193233.tif 000009
【図８】
2008193233.tif 000010
【図９】
2008193233.tif 000011
【図１０】
2008193233.tif 000012
【図１１】
2008193233.tif 000013