(57)【要約】【課題】ウェハ・フェイルビット・マップを生成する際に、ウェハプロセス段階におけるデバイスの良否データの圧縮時間を短縮することができる半導体試験装置を提供する。【解決手段】半導体試験装置は、ブロック機能を備えた被試験メモリの各ブロックの良否情報を予め記憶するＢＢＭと、被試験メモリの各メモリセルの良否情報を予め記憶するＡＦＭと、ＡＦＭ内の良否情報のデータを圧縮するデータ圧縮部と、圧縮データを記憶するＣＦＢＭと、予め準備された良品ブロックのアドレス数を格納する良品ブロックレジスタＧＢＲと、アドレス生成部ＡＧとを備え、圧縮対象ブロックが良品でない場合に、アドレス生成部は、圧縮対象ブロック内におけるページのカラムアドレスおよびロウアドレスをＡＦＭへ送り、圧縮対象ブロックが良品である場合に、良品ブロックレジスタは、良品ブロックのアドレス数をＣＦＢＭへ送る。【選択図】図３
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【特許請求の範囲】
【請求項１】
複数のメモリセルに格納された複数のビットをページとし、複数の前記ページからなるブロックごとにデータを消去することができるブロック機能を備えた被試験メモリを試験する半導体試験装置において、
試験パターンを発生するパターン発生部と、
前記試験パターンを整形し、試験信号を出力する波形整形部と、
前記試験信号を受けた前記被試験メモリから出力された結果信号を期待値と比較する比較部と、
前記被試験メモリの各ブロックの良否情報を予め記憶し、試験対象のブロックが良品でない場合に前記試験信号の出力動作を禁止する命令を前記波形整形部へ出力し、並びに、前記結果信号と前記期待値との比較動作を禁止する命令を前記比較部へ出力するバッドブロックメモリと、
前記被試験メモリの各メモリセルの良否情報を予め記憶するアドレスフェイルメモリと、
前記アドレスフェイルメモリ内の良否情報のデータを圧縮するデータ圧縮部と、
前記データ圧縮部で圧縮されたデータを記憶する圧縮フェイルバッファメモリと、
予め準備された良品ブロックのアドレス数を格納する良品ブロックレジスタと、
圧縮対象のブロックアドレスを生成し、該ブロックアドレスを前記バッドブロックメモリへ送るアドレス生成部であって、前記圧縮対象のブロックアドレスで示される圧縮対象ブロックが良品でない場合に、該ブロックアドレス内のページのカラムアドレスおよびロウアドレスを生成するアドレス生成部とを備え、
前記圧縮対象のブロックアドレスで示される圧縮対象ブロックが良品でない場合に、前記アドレス生成部は、前記圧縮対象ブロック内におけるページのカラムアドレスおよびロウアドレスを前記アドレスフェイルメモリへ送り、
前記圧縮対象ブロックが良品である場合に、前記良品ブロックレジスタは、前記良品ブロックのアドレス数を前記圧縮フェイルバッファメモリへ送ることを特徴とする半導体試験装置。
【請求項２】
前記圧縮フェイルバッファメモリは、前記試験対象のブロックアドレスで示される試験対象ブロックが良品でない場合に、前記アドレス生成部からのカラムアドレスおよびロウアドレスに基づいて前記メモリセルの良否情報を前記データ圧縮部へ出力し、
前記データ圧縮部は前記メモリセルの良否情報をデータ圧縮し、
前記圧縮フェイルバッファメモリは、圧縮された前記メモリセルの良否情報を格納することを特徴とする請求項１に記載の半導体試験装置。
【請求項３】
前記圧縮対象のブロックが良品である場合に、前記アドレス生成部は、圧縮対象ブロック内におけるページのカラムアドレスおよびロウアドレスを生成しないことを特徴とする請求項１に記載の半導体試験装置。
【請求項４】
複数のメモリセルに格納された複数のビットをページとし、複数の前記ページからなるブロックごとにデータを書き換えることができるブロック機能を備えた被試験メモリを、半導体試験装置を用いて試験する方法であって、
前記半導体試験装置は、前記被試験メモリの各ブロックの良否情報を予め記憶するバッドブロックメモリと、前記被試験メモリの各メモリセルの良否情報を予め記憶するアドレスフェイルメモリと、前記メモリセルの良否情報のデータを圧縮するデータ圧縮部と、前記データ圧縮部で圧縮されたデータを記憶する圧縮フェイルバッファメモリと、予め準備された良品ブロックのアドレス数を格納する良品ブロックレジスタと、
圧縮対象のブロックアドレス、該ブロックアドレス内のページのカラムアドレスおよびロウアドレスを生成するアドレス生成部とを備え、
当該方法は、
前記圧縮対象のブロックアドレスで示される圧縮対象ブロックが良品でない場合に、前記アドレス生成部は、前記圧縮対象ブロック内におけるページのカラムアドレスおよびロウアドレスを前記アドレスフェイルメモリへ送り、
前記圧縮対象ブロックが良品である場合に、前記良品ブロックレジスタは、前記良品ブロックのアドレス数を前記圧縮フェイルバッファメモリへ送るステップを具備する方法。
【請求項５】
前記試験対象ブロックが良品でない場合に、
前記アドレス生成部からのカラムアドレスおよびロウアドレスに基づいて前記圧縮フェイルバッファメモリから前記メモリセルの良否情報を前記データ圧縮部へ出力するステップと、
前記データ圧縮部において前記メモリセルの良否情報をデータ圧縮するステップと、
圧縮された前記メモリセルの良否情報を前記圧縮フェイルバッファメモリに格納するステップとをさらに具備したことを特徴とする請求項４に記載の方法。
【請求項６】
前記圧縮対象のブロックが良品である場合に、
前記圧縮対象ブロック内におけるページのカラムアドレスおよびロウアドレスを生成しないことを特徴とする請求項４に記載の方法。
【請求項７】
メモリセルがブロック単位に良否管理されるフラッシュメモリを少なくとも備える被試験デバイスを試験する半導体試験装置において、
前記被試験デバイスの各メモリセルを試験実施して得られる良否情報を格納するアドレスフェイルメモリと、
前記被試験デバイスの各メモリセルを試験実施して得られる、各ブロック単位内において不良のメモリセルが存在しないことを示す情報を格納するグッドブロックレジスタと、
前記アドレスフェイルメモリ内に格納された良否情報を受けて、リペア処理に適用するデータ圧縮をするデータ圧縮部とを備え、
前記データ圧縮部は、前記グッドブロックレジスタの情報が不良のメモリセルの不存在を示している場合に、前記アドレスフェイルメモリ内に格納された良否情報の読出しをスキップすることを特徴とする半導体試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体試験装置に係り、例えば、ＮＡＮＤ型フラッシュメモリ等のように良品／不良品をブロックごとに管理するデータストレージタイプのメモリを試験する半導体試験装置に関する。
【背景技術】
【０００２】
半導体メモリ試験装置は、タイミング発生器、パターン発生器、波形整形器および論理比較器を備えている。タイミング発生器は、パターン発生器から出力されるタイミングセット信号（以下、ＴＳ信号という）によって指定されたタイミングデータにより基準クロックを発生する。パターン発生器は、タイミング発生器からの基準クロックに従って被試験メモリ（ＭＵＴ（Memory Under Tester））に与える試験パターンデータを出力する。試験パターンデータは波形整形器に与えられ、波形整形器は、試験に必要なタイミングの波形に整形し、整形後の試験信号を被試メモリへ印加する。被試験メモリから出力された結果信号は、論理比較器に与えられる。論理比較器は、パターン発生器からの期待値データと被試験メモリからの結果信号とを比較し、それらの一致／不一致に基づいて被試験メモリの良否判定を行う。
【特許文献１】特開２０００−１００１９６号公報（米国特許第６４７７６７２号明細書）
【発明の開示】
【発明が解決しようとする課題】
【０００３】
近年、半導体メモリの高集積化に伴い、半導体メモリに様々な不良が発生しており、これらを早期に解決するためにウェハレベルでの不良分布（ウェハ・フェイルビット・マップ）等からの解析が行われている。ウェハ・フェイルビット・マップは、ＡＦＭ（Address Fail Memory）に格納されたウェハプロセス段階でのデバイスの良否データから生成される。このデータは容量が膨大（例えば、１Ｇｂｉｔ以上）であるので、通常、半導体試験装置は、ウェハプロセス段階でのデバイスの不良データをＡＦＭから取得した後、このデータを圧縮し、圧縮データをＣＦＢＭ（Compress Fail Buffer memory）に格納する。この圧縮データは、ウェハ・フェイルビット・マップを生成し、半導体メモリを試験する際に用いられる。
【０００４】
しかし、半導体メモリの大容量化により、データの圧縮時間が長期化している。従って、ＡＦＭからデータを読出してからＣＦＢＭへ圧縮データを格納するまでの期間の長期化が問題となっている。
【０００５】
そこで、本発明の目的は、ウェハ・フェイルビット・マップを生成する際に、ウェハプロセス段階におけるデバイスの良否データの圧縮時間を短縮することができる半導体試験装置を提供することである。
【課題を解決するための手段】
【０００６】
本発明に係る実施形態に従った半導体試験装置は、複数のメモリセルに格納された複数のビットをページとし、複数の前記ページからなるブロックごとにデータを消去することができるブロック機能を備えた被試験メモリを試験する半導体試験装置において、
試験パターンを発生するパターン発生部と、前記試験パターンを整形し、試験信号を出力する波形整形部と、前記試験信号を受けた前記被試験メモリから出力された結果信号を期待値と比較する比較部と、前記被試験メモリの各ブロックの良否情報を予め記憶し、試験対象のブロックが良品でない場合に前記試験信号の出力動作を禁止する命令を前記波形整形部へ出力し、並びに、前記結果信号と前記期待値との比較動作を禁止する命令を前記比較部へ出力するバッドブロックメモリと、前記被試験メモリの各メモリセルの良否情報を予め記憶するアドレスフェイルメモリと、前記アドレスフェイルメモリ内の良否情報のデータを圧縮するデータ圧縮部と、前記データ圧縮部で圧縮されたデータを記憶する圧縮フェイルバッファメモリと、予め準備された良品ブロックのアドレス数を格納する良品ブロックレジスタと、圧縮対象のブロックアドレスを生成し、該ブロックアドレスを前記バッドブロックメモリへ送るアドレス生成部であって、前記圧縮対象のブロックアドレスで示される圧縮対象ブロックが良品でない場合に、該ブロックアドレス内のページのカラムアドレスおよびロウアドレスを生成するアドレス生成部とを備え、
前記圧縮対象のブロックアドレスで示される圧縮対象ブロックが良品でない場合に、前記アドレス生成部は、前記圧縮対象ブロック内におけるページのカラムアドレスおよびロウアドレスを前記アドレスフェイルメモリへ送り、前記圧縮対象ブロックが良品である場合に、前記良品ブロックレジスタは、前記良品ブロックのアドレス数を前記圧縮フェイルバッファメモリへ送ることを特徴とする。
【０００７】
前記圧縮フェイルバッファメモリは、前記試験対象のブロックアドレスで示される試験対象ブロックが良品でない場合に、前記アドレス生成部からのカラムアドレスおよびロウアドレスに基づいて前記メモリセルの良否情報を前記データ圧縮部へ出力し、前記データ圧縮部は前記メモリセルの良否情報をデータ圧縮し、前記圧縮フェイルバッファメモリは、圧縮された前記メモリセルの良否情報を格納してもよい。
【０００８】
前記圧縮対象のブロックが良品である場合に、前記アドレス生成部は、圧縮対象ブロック内におけるページのカラムアドレスおよびロウアドレスを生成しなくてもよい。
【０００９】
本発明に係る実施形態に従った半導体試験装置を用いて試験する方法は、複数のメモリセルに格納された複数のビットをページとし、複数の前記ページからなるブロックごとにデータを書き換えることができるブロック機能を備えた被試験メモリを、半導体試験装置を用いて試験する方法であって、
前記半導体試験装置は、前記被試験メモリの各ブロックの良否情報を予め記憶するバッドブロックメモリと、前記被試験メモリの各メモリセルの良否情報を予め記憶するアドレスフェイルメモリと、前記メモリセルの良否情報のデータを圧縮するデータ圧縮部と、前記データ圧縮部で圧縮されたデータを記憶する圧縮フェイルバッファメモリと、予め準備された良品ブロックのアドレス数を格納する良品ブロックレジスタと、圧縮対象のブロックアドレス、該ブロックアドレス内のページのカラムアドレスおよびロウアドレスを生成するアドレス生成部とを備え、
当該方法は、前記圧縮対象のブロックアドレスで示される圧縮対象ブロックが良品でない場合に、前記アドレス生成部は、前記圧縮対象ブロック内におけるページのカラムアドレスおよびロウアドレスを前記アドレスフェイルメモリへ送り、前記圧縮対象ブロックが良品である場合に、前記良品ブロックレジスタは、前記良品ブロックのアドレス数を前記圧縮フェイルバッファメモリへ送るステップを具備する。
【００１０】
当該方法は、前記試験対象ブロックが良品でない場合に、前記アドレス生成部からのカラムアドレスおよびロウアドレスに基づいて前記圧縮フェイルバッファメモリから前記メモリセルの良否情報を前記データ圧縮部へ出力するステップと、前記データ圧縮部において前記メモリセルの良否情報をデータ圧縮するステップと、圧縮された前記メモリセルの良否情報を前記圧縮フェイルバッファメモリに格納するステップとをさらに具備してもよい。
【００１１】
当該方法は、前記圧縮対象のブロックが良品である場合に、前記圧縮対象ブロック内におけるページのカラムアドレスおよびロウアドレスを生成しなくてもよい。
【００１２】
本発明に係る実施形態に従った半導体試験装置は、メモリセルがブロック単位に良否管理されるフラッシュメモリを少なくとも備える被試験デバイスを試験する半導体試験装置であって、
前記被試験デバイスの各メモリセルを試験実施して得られる良否情報を格納するアドレスフェイルメモリと、前記被試験デバイスの各メモリセルを試験実施して得られる、各ブロック単位内において不良のメモリセルが存在しないことを示す情報を格納するグッドブロックレジスタと、前記アドレスフェイルメモリ内に格納された良否情報を受けて、リペア処理に適用するデータ圧縮をするデータ圧縮部とを備え、前記データ圧縮部は、前記グッドブロックレジスタの情報が不良のメモリセルの不存在を示している場合には、前記アドレスフェイルメモリ内に格納された良否情報の読出しをスキップすることを特徴とする。
【発明の効果】
【００１３】
本発明による半導体試験装置は、ウェハ・フェイルビット・マップを生成する際に、ウェハプロセス段階におけるデバイスの良否データの圧縮時間を短縮することができる。
【発明を実施するための最良の形態】
【００１４】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００１５】
図１は、本発明に係る実施形態に従った半導体試験装置１００（以下、装置１００）のブロック図である。
【００１６】
装置１００は、タイミング発生器ＴＧ、パターン発生器ＡＬＰＧ、波形整形器ＦＣ、論理比較器ＬＣおよびフェイルバッファメモリＦＭを備えている。パターン発生器ＡＬＰＧはタイミングセット信号(ＴＳ信号)をタイミング発生器ＴＧへ出力する。タイミング発生器ＴＧはＴＳ信号を受けて、デバイス試験プログラムで記述されたタイミングセットに基づいて規定される、様々な多数チャネルのタイミングエッジを発生する。これにより、タイミング発生器ＴＧは、基準クロックを発生する。パターン発生器ＡＬＰＧは、被試験メモリＭＵＴ内のメモリセルのアドレス情報を生成し、基準クロックに従ってそのメモリセルに与える試験パターンデータを出力する。
【００１７】
波形整形器ＦＣは、試験パターンデータを試験に必要なタイミングの波形に整形し、整形後の試験パターンをアドレス情報に従って被試験メモリＭＵＴに印加する。
【００１８】
被試験メモリＭＵＴは、試験信号を受けて所定のデータをメモリセルに書込み、さらに、そのデータを読み出す。被試験メモリＭＵＴは、複数のメモリセルに格納された複数のビットをページとし、ページごとにデータを書き込み、複数のページからなるブロックごとにデータを消去することができるように構成されている。例えば、被試験メモリＭＵＴは、ブロック機能を備えたＮＡＮＤ型フラッシュメモリなどのデータストレージタイプのメモリである。データストレージタイプのメモリは、ブロック単位に良否管理される。被試験メモリＭＵＴから読み出された信号は論理比較器ＬＣに与えられる。論理比較器ＬＣは、パターン発生器ＡＬＰＧからの期待値データと被試験メモリＭＵＴから出力された結果信号とを比較し、その一致、不一致により被試験メモリＭＵＴの良否判定を行う。論理比較器ＬＣにおける比較結果は、フェイルメモリＦＭ内のアドレスフェイルメモリＡＦＭにアドレスごとに格納される。アドレスフェイルメモリＡＦＭは、被試験メモリＭＵＴの全ビットの良否判定結果を格納することができるように構成されている。アドレスフェイルメモリＡＦＭは、被試験デバイスの各メモリセルを試験実施して得られる良否情報を格納する。アドレスフェイルメモリＡＦＭは、被試験メモリＭＵＴ内の不良セル数の配置条件によってリペア可能か否か、個々のブロックが救済可能か否か、また不良ブロックの個数によって当該被試験メモリが良品となるか、その他の処理に利用される。通常、数％の不良ブロックが存在していても良品デバイスとなる。
【００１９】
尚、アドレスフェイルメモリＡＦＭは、上記被試験メモリＭＵＴの試験前においては、ウェハプロセス段階における試験の結果データを格納している。
【００２０】
以下、ウェハ・フェイルビット・マップ生成に用いられる圧縮データ生成について説明する。
【００２１】
図２は、フェイルメモリＦＭの内部構成を示すブロック図である。アドレス生成部ＡＧは、タイミング発生器ＴＧからの基準クロックを受けて、ブロックアドレス、ページアドレス、カラムアドレス、ロウアドレス等を生成する。グッドブロックレジスタＧＢＲは、予め準備されたグッドブロックのアドレス数を格納している。グッドブロックレジスタＧＢＲは、被試験メモリＭＵＴの各メモリセルを試験実施して得られる、各ブロック単位内において不良のメモリセルが存在しないことを示す情報を格納してもよい。或るブロックがグッドブロックである場合には、不良メモリセルが無い。このため、グッドブロックの圧縮データは、そのグッドブロックのアドレス数が判明すれば、容易に生成することができる。従って、バッドブロックメモリＢＢＭのデータがグッドブロックを示す場合には、アドレス生成部ＡＧは、カラムアドレス、ロウアドレスを生成せず、グッドブロックレジスタがアドレス数を圧縮フェイルバッファメモリＣＦＢＭへ送る。圧縮フェイルバッファメモリＣＦＢＭは、アドレス数からグッドブロックの圧縮データを生成し、格納すればよい。これにより、グッドブロックの圧縮動作を省略することができる。
【００２２】
尚、グッドブロックレジスタＧＢＲは、データ圧縮部ＤＣの内部に設けてもよく、データ圧縮部ＤＣとは別個に設けてもよい。勿論、グッドブロックレジスタＧＢＲは、バッドブロックメモリＢＢＭの一部、アドレスメモリメモリＡＦＭ、あるいは、圧縮フェイルバッファメモリＣＦＢＭの一部として設けてもよく、あるいは、フェイルメモリＦＭの外部に設けてもよい。
【００２３】
或るブロックがグッドブロックでない場合には、アドレス生成部ＡＧは、圧縮対象ブロック内のページのカラムアドレスおよびロウアドレスを順次生成する。このカラムアドレスおよびロウアドレスは、アドレスフェイルメモリＡＦＭへ送られる。
【００２４】
バッドブロックメモリＢＢＭは、半導体試験装置１００側に備える管理用メモリであり、被試験メモリＭＵＴのブロックごとにその良否を示すデータを予め格納する。この良否データは、ウェハプロセス段階における試験の結果データである。例えば、ブロックの良否を示すデータは、１ビットのデータで表すことができる。従って、バッドブロックメモリＢＢＭは、被試験メモリのブロック数と同等以上の記憶容量を有し、ブロックアドレスごとに１ビット以上の容量を有するメモリで構成すればよい。バッドブロックメモリＢＢＭに格納したデータを用いることによって、試験対象ブロックが良品ブロック（グッドブロック）であるか否かが容易にかつ直ちに判明する。なお、被試験メモリ内に内蔵するバッドブロックメモリに対しては、リペア処理等により救済処理が行われた結果に基づいて、最終的な良否のブロック情報が書込みされる。
【００２５】
バッドブロックメモリＢＢＭは、圧縮対象ブロックの良否データをアドレス生成部ＡＧに出力するように構成されている。アドレス生成部ＡＧは、良否データの値（“１”または“０”のバイナリ値）によって圧縮対象ブロックがグッドブロックか否かを判断する。例えば、圧縮対象ブロックがグッドブロック（“０”）である場合には、アドレス生成部ＡＧは、グッドブロックレジスタＧＢＲへの信号を活性化させる。このとき、アドレス生成部ＡＧは、ページアドレス、カラムアドレスおよびロウアドレスを生成しない。つまり、アドレス生成処理を省略することができる。グッドブロックレジスタＧＢＲへの信号が活性化されることによって、グッドブロックレジスタＧＢＲは、予め準備されたグッドブロックのアドレス数を圧縮フェイルバッファメモリＣＦＢＭへ出力する。
【００２６】
一方、圧縮対象ブロックがグッドブロックでない場合（“１”）には、アドレス生成部ＡＧは、ページアドレス、カラムアドレスおよびロウアドレスを生成する。このとき、アドレス生成部ＡＧは、グッドブロックレジスタＧＢＲへの信号を不活性のままとする。従って、グッドブロックレジスタＧＢＲは、アドレス数を出力しない。
【００２７】
アドレスフェイルメモリＡＦＭは、被試験メモリＭＵＴの各メモリセルの良否情報を予め記憶している。この良否情報も、ウェハプロセス段階における試験の結果データである。アドレスフェイルメモリＡＦＭは、圧縮対象ブロックがグッドブロックでない場合に、アドレス生成部ＡＧからのページアドレス、カラムアドレスおよびロウアドレスで指定されたメモリセルのデータをデータ圧縮部ＤＣへ送る。
【００２８】
データ圧縮部ＤＣは、圧縮対象ブロックがグッドブロックでない場合に、アドレスフェイルメモリＡＦＭから各メモリセルの良否情報のデータを受け取り、これを圧縮する。圧縮の形式は、既知の規格を用いてよい。データ圧縮後、データ圧縮部ＤＣは、圧縮後のデータを圧縮フェイルバッファメモリＣＦＢＭへ送る。一方、圧縮対象ブロックがグッドブロックである場合、アドレス発生部ＡＧからページアドレス等が生成されないので、アドレスフェイルメモリＡＦＭ内のデータはデータ圧縮部ＤＣへ送られない。即ち、実質的に圧縮動作は行われない。圧縮されたデータは、リペア処理に適用される。
【００２９】
圧縮フェイルバッファメモリＣＦＢＭは、グッドブロックレジスタＧＢＲからのアドレス数およびデータ圧縮部ＤＣからの圧縮データを格納する。この圧縮データは、ウェハ・フェイルビット・マップを生成し、半導体メモリを試験する際に用いられる。
【００３０】
図３は、本実施形態による圧縮データの生成方法を示した概念図である。図４は、本実施形態による圧縮データの生成方法を示すフロー図である。図３および図４を参照して、本実施形態による圧縮データの生成方法を説明する。
【００３１】
初期状態として、ウェハプロセス段階での各メモリセルの良否データがアドレスフェイルメモリＡＦＭに格納されており、尚且つ、各ブロックの良否データがバッドブロックメモリＢＢＭに格納されている。
【００３２】
まず、アドレス発生部ＡＧがブロックアドレスを発生する（Ｓ１０）。このブロックアドレスは、バッドブロックメモリＢＢＭへ送られる。バッドブロックメモリＢＢＭは、ブロックアドレスで示されたブロックの良否データを出力する（Ｓ２０）。
【００３３】
この圧縮対象ブロックがグッドブロックである場合に、グッドブロックレジスタＧＢＲは、予め準備されたグッドブロックのアドレス数を圧縮フェイルバッファメモリＣＦＢＭへ送る（Ｓ３０）。このとき、アドレス生成部ＡＧは、ページアドレス、カラムアドレスおよびロウアドレスを生成することなく、ブロックアドレスをインクリメントする。これにより、グッドブロックの圧縮動作はスキップされ、続くブロックアドレスで示されるブロックが圧縮対象となる。このとき、データ圧縮部ＤＣは、グッドブロックの圧縮動作を行わない。あるいは、グッドブロックレジスタＧＢＲの情報が不良のメモリセルの不存在を示している場合に、データ圧縮部ＤＣは、圧縮動作をスキップするだけでなく、アドレスフェイルメモリＡＦＭ内に格納された良否情報の読出しをスキップしてもよい。これにより、試験期間をさらに短縮することができる。
【００３４】
一方、圧縮対象ブロックがグッドブロックでない場合に、アドレス生成部ＡＧは、そのブロック内のページアドレス、カラムアドレスおよびロウアドレスを基準クロックに従ってアドレス順に生成する（Ｓ４０）。ページアドレス、カラムアドレスおよびロウアドレスは、アドレスフェイルメモリＡＦＭへ送られる。データ圧縮部ＤＣは、そのページアドレス、カラムアドレスおよびロウアドレスで示されたメモリセルのデータをアドレスフェイルメモリＡＦＭから読出す（Ｓ５０）。データ圧縮部ＤＣは、アドレス順にメモリセルのデータをカウントしてこれらのデータの圧縮データを生成する。圧縮データは、圧縮フェイルバッファメモリＣＦＢＭへ送られる（Ｓ６０）。
【００３５】
圧縮対象ブロックがグッドブロックである場合に、圧縮フェイルバッファメモリＣＦＢＭは、データ圧縮部ＤＣからグッドブロックの圧縮データを受け取り、これを格納する（Ｓ６９）。圧縮対象ブロックがグッドブロックでない場合に、圧縮フェイルバッファメモリＣＦＢＭは、データ圧縮部ＤＣから圧縮データを受け取り、これを格納する（Ｓ７０）。
【００３６】
ステップＳ１０〜Ｓ７０の動作は、各ブロックに対して実行される。ブロックアドレスが最終ブロックアドレスまで達した場合に、圧縮動作は終了する。
【００３７】
その後、圧縮データフェイルバッファメモリＣＦＢＭ内の圧縮データは、被試験メモリＭＵＴの試験に利用されるウェハ・フェイルビット・マップの生成に用いられる。また、バッドブロックメモリＢＢＭ内の良否データは、このデータ圧縮後の被試験メモリＭＵＴの試験時に用いられる。バッドブロックメモリＢＢＭは、試験対象ブロックがグッドブロックでない場合、試験データの書込み動作を禁止する書込み禁止命令を波形整形器ＦＣへ出力し、結果信号と基準値との比較を禁止する比較禁止命令を論理比較器ＬＣへ出力するように構成されている。これにより、装置１００は、グッドブロックの試験を実行することなく、次のアドレスのブロックへ試験を移行させることができる。その結果、試験時間を短縮することができる。
【００３８】
本実施形態によれば、圧縮対象ブロックがグッドブロックである場合に、そのブロックのデータを圧縮することなく、予めグッドブロックレジスタＧＢＲに格納されたアドレス数のデータを圧縮フェイルバッファメモリＣＦＢＭへ送る。このとき、圧縮対象ブロックはスキップされるので、グッドブロックの圧縮時間が省略される。その結果、ウェハ・フェイルビット・マップを生成する際に、アドレスフェイルメモリＡＦＭに格納されたウェハプロセス段階におけるデバイスの良否データの圧縮時間を短縮することができる。なお、被試験メモリ以外に、フラッシュメモリを内蔵する他の被試験デバイスに適用しても良い。
【図面の簡単な説明】
【００３９】
【図１】本発明に係る実施形態に従った半導体試験装置１００のブロック図。
【図２】フェイルメモリＦＭの内部構成を示すブロック図。
【図３】本実施形態による圧縮データの生成方法を示した概念図。
【図４】本実施形態による圧縮データの生成方法を示すフロー図。
【符号の説明】
【００４０】
ＭＵＴ…被試験メモリ
ＴＧ…タイミング発生器
ＡＬＰＧ…パターン発生器
ＦＣ…波形整形部
ＬＣ…論理比較器
ＦＭ…フェイルメモリ
ＡＦＭ…アドレスフェイルメモリ
ＡＧ…アドレス生成部
ＢＢＭ…バッドブロックメモリ
ＧＢＲ…グッドブロックレジスタ
ＤＣ…データ圧縮部
ＣＦＢＭ…圧縮フェイルバッファメモリ
【図１】
2008108365.tif 000003
【図２】
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【図３】
2008108365.tif 000005
【図４】
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