(57)【要約】【課題】ＥＳＤ保護回路のチップ占有面積を低減すること。【解決手段】半導体集積回路は、ＥＳＤ保護回路ＥＳＤ＿ＨＶ、電源電圧供給端子ＨＩ＿Ｐａｄ、接地電圧供給端子ＬＯＷ＿Ｐａｄ、イネーブル外部端子ＥＮ＿Ｐａｄを含む。ＥＳＤ保護回路は、イネーブル外部端子の電圧に応答するインバータＩＮＶと、ＩＮＶの出力信号に応答して端子ＨＩ＿Ｐａｄ、ＬＯＷ＿Ｐａｄの間で導通するクランプ素子Ｑｎ１＿ＨＶとを含む。半導体集積回路が応用システム機器の回路基板に実装される前の非活性状態では、イネーブル外部端子ＥＮ＿Ｐａｄは実質的にフローティング状態（中間的な電圧）とされる。非活性状態で端子ＨＩ＿Ｐａｄ、ＬＯＷ＿Ｐａｄの間にＥＳＤ電圧が生じると、クランプ素子Ｑｎ１＿ＨＶが導通してＥＳＤ電圧を吸収する。従来の時定数回路が不必要になり、ＥＳＤ保護回路のチップ占有面積を低減できる。【選択図】図３
2008244071.tif 000002
【特許請求の範囲】
【請求項１】
ＥＳＤ保護回路と、電源電圧供給端子と、接地電圧供給端子と、イネーブル外部端子とを含む半導体集積回路であって、
前記ＥＳＤ保護回路は、前記イネーブル外部端子の電圧に応答するインバータと、前記インバータの出力信号に応答して前記電源電圧供給端子と前記接地電圧供給端子との間で導通するクランプ素子とを含み、
前記半導体集積回路が応用システム機器の回路基板に実装される前の非活性状態では、前記イネーブル外部端子は実質的にはフローティング状態とされることにより、前記イネーブル外部端子の電圧はハイレベルとローレベルとの間の中間的な電圧とされ、
前記非活性状態で前記電源電圧供給端子と前記接地電圧供給端子との間にＥＳＤ電圧が生じると、前記インバータの前記出力信号に応答して前記クランプ素子が導通して前記ＥＳＤ電圧を吸収する半導体集積回路。
【請求項２】
前記半導体集積回路が応用システム機器の回路基板に実装された後の活性状態では、前記電源電圧供給端子と前記接地電圧供給端子との間に動作電源電圧が供給される前に、前記イネーブル外部端子の電圧はハイレベルに制御され、前記イネーブル外部端子の前記電圧の前記ハイレベルに応答した前記インバータの前記出力信号により、前記クランプ素子は非導通に制御される請求項１に記載の半導体集積回路。
【請求項３】
高電源電圧供給端子と、高圧対応接地電圧供給端子と、高電源電圧イネーブル外部端子と、低電源電圧供給端子と、低圧対応接地電圧供給端子と、低電源電圧イネーブル外部端子と、高電圧ＥＳＤ保護回路と、低電圧ＥＳＤ保護回路と、高電圧内部回路と、低電圧内部回路とを含む半導体集積回路であって、
前記高電圧内部回路は、前記高電源電圧供給端子と前記高圧対応接地電圧供給端子との間に供給される高電源電圧で動作して、前記低電圧内部回路は、前記低電源電圧供給端子と前記低圧対応接地電圧供給端子との間に供給される低電源電圧で動作するものであり、
前記高電圧ＥＳＤ保護回路は、前記高電圧イネーブル外部端子の電圧に応答する高電圧インバータと、前記高電圧インバータの出力信号に応答して前記高電源電圧供給端子と前記高圧対応接地電圧供給端子との間で導通する高電圧クランプ素子とを含み、
前記低電圧ＥＳＤ保護回路は、前記低電圧イネーブル外部端子の電圧に応答する低電圧インバータと、前記低電圧インバータの出力信号に応答して前記低電源電圧供給端子と前記低圧対応接地電圧供給端子との間で導通する低電圧クランプ素子とを含み、
前記半導体集積回路が応用システム機器の回路基板に実装される前の非活性状態では、前記高電圧イネーブル外部端子と前記低電圧イネーブル外部端子とは実質的にはフローティング状態とされ、それにより、前記高電圧イネーブル外部端子の電圧と前記低電圧イネーブル外部端子の電圧とは、ハイレベルとローレベルとの間の中間的な電圧とされ、
前記非活性状態で前記高電源電圧供給端子と前記高圧対応接地電圧供給端子との間にＥＳＤ電圧が生じると、前記高電圧インバータの前記出力信号に応答して前記高電圧クランプ素子が導通して前記ＥＳＤ電圧を吸収して、前記非活性状態で前記低電源電圧供給端子と前記低圧対応接地電圧供給端子との間にＥＳＤ電圧が生じると、前記低電圧インバータの前記出力信号に応答して前記低電圧クランプ素子が導通して前記ＥＳＤ電圧を吸収する半導体集積回路。
【請求項４】
前記半導体集積回路が応用システム機器の回路基板に実装された後の活性状態では、前記高電源電圧供給端子と前記高圧対応接地電圧供給との間に高電源電圧が供給される前に、前記高電圧イネーブル外部端子の電圧はハイレベルに制御され、前記高電圧イネーブル外部端子の前記電圧の前記ハイレベルに応答した前記高電圧インバータの前記出力信号により、前記高電圧クランプ素子は非導通に制御され、
前記活性状態では、前記低電源電圧供給端子と前記低圧対応接地電圧供給との間に低電源電圧が供給される前に、前記低電圧イネーブル外部端子の電圧はハイレベルに制御され、前記低電圧イネーブル外部端子の前記電圧の前記ハイレベルに応答した前記低電圧インバータの前記出力信号により、前記低電圧クランプ素子は非導通に制御される請求項３に記載の半導体集積回路。
【請求項５】
高電源電圧供給端子と、高圧対応接地電圧供給端子と、高電源電圧イネーブル外部端子と、低電源電圧供給端子と、低圧対応接地電圧供給端子と、高電圧ＥＳＤ保護回路と、低電圧ＥＳＤ保護回路と、高電圧内部回路と、低電圧内部回路とを含む半導体集積回路であって、
前記高電圧内部回路は、前記高電源電圧供給端子と前記高圧対応接地電圧供給端子との間に供給される高電源電圧で動作して、前記低電圧内部回路は、前記低電源電圧供給端子と前記低圧対応接地電圧供給端子との間に供給される低電源電圧で動作するものであり、
前記高電圧ＥＳＤ保護回路は、前記高電圧イネーブル外部端子の電圧に応答する高電圧インバータ、前記高電圧インバータの出力信号に応答して前記高電源電圧供給端子と前記高圧対応接地電圧供給端子との間で導通する高電圧クランプ素子とを含み、
前記低電圧ＥＳＤ保護回路は、前記高電圧イネーブル外部端子の電圧に応答する低電圧インバータと、前記低電圧インバータの出力信号に応答して前記低電源電圧供給端子と前記低圧対応接地電圧供給端子との間で導通する低電圧クランプ素子とを含み、
前記半導体集積回路が応用システム機器の回路基板に実装される前の非活性状態では、前記高電圧イネーブル外部端子は実質的にはフローティング状態とされ、それにより、前記高電圧イネーブル外部端子の電圧は、ハイレベルとローレベルとの間の中間的な電圧とされ、
前記非活性状態で前記高電源電圧供給端子と前記高圧対応接地電圧供給端子との間にＥＳＤ電圧が生じると、前記高電圧インバータの前記出力信号に応答して前記高電圧クランプ素子が導通して前記ＥＳＤ電圧を吸収して、前記非活性状態で前記低電源電圧供給端子と前記低圧対応接地電圧供給端子との間にＥＳＤ電圧が生じると、前記低電圧インバータの前記出力信号に応答して前記低電圧クランプ素子が導通して前記ＥＳＤ電圧を吸収する半導体集積回路。
【請求項６】
前記半導体集積回路が応用システム機器の回路基板に実装された後の活性状態では、前記高電源電圧供給端子と前記高圧対応接地電圧供給との間に高電源電圧が供給される前に、前記高電圧イネーブル外部端子の電圧はハイレベルに制御され、前記高電圧イネーブル外部端子の前記電圧の前記ハイレベルに応答した前記高電圧インバータの前記出力信号により、前記高電圧クランプ素子は非導通に制御され、
前記活性状態では、前記低電源電圧供給端子と前記低圧対応接地電圧供給との間に低電源電圧が供給される前に、前記高電圧イネーブル外部端子の電圧はハイレベルに制御され、前記高電圧イネーブル外部端子の前記電圧の前記ハイレベルに応答した前記低電圧インバータの前記出力信号により、前記低電圧クランプ素子は非導通に制御される請求項５に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＥＳＤ保護回路を内蔵した半導体集積回路に関し、特にＥＳＤ保護回路のチップ占有面積を低減するのに有益な技術に関するものである。
【背景技術】
【０００２】
ＥＳＤ（静電放電）保護回路は、ＬＳＩ等の半導体集積回路の静電放電による破壊を防止するために、半導体集積回路に設けられている。
【０００３】
一方、下記非特許文献１には、予期されない内部回路のＥＳＤダメージを生じることなくサブミクロンＣＭＯＳ  ＩＣを完全に保護するために、ＶＤＤ−ＶＳＳ・ＥＳＤクランプ回路を使用することが記載されている。内部回路がＥＳＤダメージを受ける前に電源電圧ＶＤＤとグランドＶＳＳとの間のＥＳＤ電圧を有効にクランプするために、電源電圧ＶＤＤとグランドＶＳＳとの間に接続されたクランプ用ＮＭＯＳをオンにするためにＥＳＤ遷移検出回路が使用される。ＥＳＤ遷移検出回路は、ＲＣ時定数回路とＣＭＯＳインバータとで構成されている。ＲＣ時定数回路は、電源電圧ＶＤＤに一端が接続された抵抗と、一端と他端とが抵抗の他端とグランドＶＳＳとに接続された容量とを含む。ＣＭＯＳインバータの入力にはＲＣ時定数回路の出力信号が印加され、ＣＭＯＳインバータの出力はクランプ用ＮＭＯＳのゲート入力端子に接続される。ＥＳＤクランプ回路は、電源電圧ＶＤＤとグランドＶＳＳとの間にＥＳＤ電圧が生じた時にオンするように設計される。しかし、このＥＳＤクランプ回路は、ＩＣが通常の電源投入状態では、オフに保持されなければならない。この要求に合致する所望の動作の達成のためには、ＶＤＤ−ＶＳＳ・ＥＳＤクランプ回路のＲＣＲＣ時定数は約０．１〜１μＳｅｃに設計されることも、下記非特許文献１に記載されている。
【０００４】
また、下記特許文献１には、ＣＭＯＳ  ＩＣのＣＭＯＳ入力回路のＭＯＳ入力トランジスタのゲート・ソース間に非活性入力保護ＭＯＳトランジスタを接続して、ＣＭＯＳ  ＩＣが基板に装着される前にＭＯＳ入力トランジスタを静電気サージの破壊から防止することが記載されている。非活性入力保護ＭＯＳトランジスタはデップレシッョン型であり、ＣＭＯＳ  ＩＣが基板に装着される前の非活性状態には導通状態であるので、ＭＯＳ入力トランジスタのゲート・ソース間に高電圧が印加されなくなる。更に、下記特許文献１には、ＣＭＯＳ  ＩＣの出力ＭＯＳトランジスタのゲート・ドレイン間に非活性出力保護ＭＯＳトランジスタを接続して、非活性状態で出力ＭＯＳトランジスタを破壊から防止している。非活性出力保護ＭＯＳトランジスタはデップレシッョン型であり、ＣＭＯＳ  ＩＣが基板に装着される前の非活性状態には導通状態であるので、出力ＭＯＳトランジスタのゲート・ドレイン間に高電圧が印加されなくなる。また、下記特許文献１では、ＣＭＯＳ  ＩＣの出力保護ＭＯＳトランジスタのゲート・ドレイン間に非活性出力第２保護ＭＯＳトランジスタを接続して、非活性状態で出力保護ＭＯＳトランジスタを破壊から防止している。尚、出力保護ＭＯＳトランジスタのゲート・ソースは、短絡されている。非活性出力第２保護ＭＯＳトランジスタはデップレシッョン型であり、ＣＭＯＳ  ＩＣが基板に装着される前の非活性状態には導通状態であるので、出力保護ＭＯＳトランジスタのゲート・ドレイン間に高電圧が印加されなくなる。
【０００５】
【非特許文献１】Ｍｉｎｇ−Ｄｏｕ  Ｋｅｒ，  “Ｗｈｏｌｅ−Ｃｈｉｐ  ＥＳＤ  Ｐｒｏｔｅｃｔｉｏｎ  Ｄｅｓｉｇｎ  ｗｉｔｈ  Ｅｆｆｃｉｅｎｔ  ＶＤＤ−ｔｏ−ＶＳＳ  ＥＳＤ  Ｃｌａｍｐ  Ｃｉｒｃｕｉｔｓ  ｆｏｒ  Ｓｕｂｍｉｃｒｏｎ  ＣＭＯＳ  ＶＬＳＩ”，  ＩＥＥＥ  ＴＲＡＮＳＡＣＴＩＯＮ  ＯＮ  ＥＬＥＣＴＲＯＮ  ＤＥＶＩＣＥＳ，  ＶＯＬ．４６，  ＮＯ．１，  ＪＡＮＵＡＲＹ  １９９９，  ｐｐ．１７３−１８３．
【特許文献１】特開２００６−１８６３９９号  公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
前記特許文献１に記載されたようにデップレシッョン型の保護ＭＯＳトランジスタを使用することにより、ＣＭＯＳ  ＩＣが応用システム機器の回路基板に実装される前の非活性状態でのＩＣの内部回路のＥＳＤダメージを低減することができる。しかし、通常のＣＭＯＳ  ＩＣの製造プロセスでは、ＰチャンネルＭＯＳトランジスタもＮチャンネルＭＯＳトランジスタもエンハンスメント型であり、デップレシッョン型のＭＯＳトランジスタを形成するチャンネル不純物イオン打ち込みは必要とされない。従って、前記特許文献１に記載された静電保護回路は、通常のＣＭＯＳ  ＩＣの製造プロセスへのチャンネル不純物イオン打ち込みのプロセス追加を必要とするので、プロセスコストが増大すると言う問題が本発明者等の検討により明らかとされた。
【０００７】
図１は、本発明に先立って本発明者等によって検討された半導体集積回路に内蔵されたＥＳＤ保護回路を示す図である。半導体集積回路のチップＣｈｉｐは、電源電圧供給パッドＨＩ＿ＰＡＤ、接地電圧供給パッドＬＯＷ＿ＰＡＤ、ＥＳＤ保護回路が形成されている。ＥＳＤ保護回路は、ＥＳＤ遷移検出回路ＥＳＤ＿Ｄｅｔ＿Ｃｋｔ、インバータＩＮＶ１、ＩＮＶ２、抵抗Ｒ１、Ｒ２、クランプ用ＮＭＯＳＱｎ１＿ＨＶを含んでいる。ＥＳＤ遷移検出回路ＥＳＤ＿Ｄｅｔ＿Ｃｋｔは、電源電圧供給パッドＨＩ＿ＰＡＤに一端が接続された抵抗Ｒと、一端と他端とが抵抗Ｒの他端と接地電圧供給パッドＬＯＷ＿ＰＡＤとに接続された容量Ｃとを含んでいる。ＥＳＤ遷移検出回路ＥＳＤ＿Ｄｅｔ＿Ｃｋｔは電源電圧供給パッドＨＩ＿ＰＡＤと接地電圧供給パッドＬＯＷ＿ＰＡＤとの間に印加されるＥＳＤ電圧に応答して、インバータＩＮＶ１、ＩＮＶ２の入力を駆動する。
【０００８】
図２は、図１に示したＥＳＤ保護回路による半導体集積回路の内部回路の保護動作を説明するための波形図である。図２の１番目は、電源電圧供給パッドＨＩ＿ＰＡＤと接地電圧供給パッドＬＯＷ＿ＰＡＤとの間に印加されるＥＳＤ電圧ＶＥＳＤの波形図である。図２の２番目は、ＥＳＤ電圧ＶＥＳＤに応答したＥＳＤ遷移検出回路ＥＳＤ＿Ｄｅｔ＿Ｃｋｔの抵抗Ｒと容量Ｃとによる積分電圧ＶＩＮの波形図である。インバータＩＮＶ１、ＩＮＶ２は、積分電圧ＶＩＮのローレベルからハイレベルへの変化の間に高レベルの出力電圧ＶＧを生成する。インバータＩＮＶ１からの高レベルの出力電圧ＶＧに応答してクランプ用ＮＭＯＳＱｎ１＿ＨＶがオンすることにより、ドレイン・ソース間に電流ＩＤＳＱｎ１が流れ、ＥＳＤ電圧ＶＥＳＤをＮＭＯＳＱｎ１＿ＨＶが吸収する。また、クランプ用ＮＭＯＳＱｎ１＿ＨＶのＮ型ドレイン、Ｐ型ウェル、Ｎ型ソースにより構成される寄生ＮＰＮ型バイポーラトランジスタも、インバータＩＮＶ２からの高レベルの出力電圧に応答してオンして、ＥＳＤ電圧ＶＥＳＤを吸収する。内部回路がＥＳＤダメージを受ける前にクランプ用ＮＭＯＳＱｎ１＿ＨＶと寄生ＮＰＮ型バイポーラトランジスタとによるＥＳＤ電圧ＶＥＳＤを吸収することにより、半導体集積回路の内部回路を保護することができる。
【０００９】
しかしながら、本発明に先立った本発明者等による検討により、図１に示す半導体集積回路に設けられたＥＳＤ保護回路には下記の問題があることが明らかとされた。
【００１０】
まず、上記非特許文献１に記載されているように、ＥＳＤ遷移検出回路ＥＳＤ＿Ｄｅｔ＿Ｃｋｔの抵抗Ｒと容量Ｃとによる時定数は約０．１〜１μＳｅｃ程度と大きいので、ＥＳＤ保護回路のチップ占有面積が大きなものとなってしまう。また、半導体集積回路のバラツキによりこの時定数が小さくなると、クランプ用ＮＭＯＳＱｎ１＿ＨＶがオンする時間が短くなってしまい、ＥＳＤ電圧ＶＥＳＤの吸収能力が不足して、半導体集積回路の内部回路を十分に保護することができない。逆に、半導体集積回路のバラツキによりこの時定数が大きくなると、通常の電源投入状態でもクランプ用ＮＭＯＳＱｎ１＿ＨＶがオンしてしまい、不要な電力消費が発生するという問題がある。
【００１１】
本発明は、以上のような本発明に先立った本発明者等の検討の結果、なされたものである。従って、本発明の目的とするところは、内部回路と伴に半導体集積回路に内蔵されるＥＳＤ保護回路のチップ占有面積を低減することにある。また、本発明のその他の目的とするところは、半導体集積回路のバラツキの影響を受けにくいＥＳＤ保護回路を提供することにある。
【００１２】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１３】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次の通りである。
【００１４】
すなわち、本発明の代表的な半導体集積回路に内蔵されたＥＳＤ保護回路は、イネーブル外部端子の電圧に応答するインバータと、前記インバータの出力信号に応答して電源電圧供給端子と接地電圧供給端子との間で導通するクランプ素子とを含む。
【００１５】
前記半導体集積回路が応用システム機器の回路基板に実装される前では、前記イネーブル外部端子は実質的にはフローティング状態とされ、前記イネーブル外部端子の電圧はハイレベルとローレベルとの間の中間的な電圧とされる。前記電源電圧供給端子と前記接地電圧供給端子との間にＥＳＤ電圧が生じると、前記インバータの前記出力信号に応答して前記クランプ素子が導通して前記ＥＳＤ電圧を吸収する。
【発明の効果】
【００１６】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下の通りである。
【００１７】
すなわち、本発明によれば、ＥＳＤ遷移検出回路の抵抗と容量とによる時定数回路が不必要になっている。従って、半導体集積回路に内蔵されるＥＳＤ保護回路のチップ占有面積を低減することができる。
【発明を実施するための最良の形態】
【００１８】
《代表的な実施の形態》
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
【００１９】
〔１〕本発明の代表的な実施の形態に係る本発明の代表的な半導体集積回路は、ＥＳＤ保護回路（ＥＳＤ＿ＨＶ）を含む。前記半導体集積回路は、電源電圧供給端子（ＨＩ＿Ｐａｄ）、接地電圧供給端子（ＬＯＷ＿Ｐａｄ）、イネーブル外部端子（ＥＮ＿Ｐａｄ）を含む。前記ＥＳＤ保護回路は、前記イネーブル外部端子の電圧に応答するインバータ（ＩＮＶ）と、前記インバータの出力信号に応答して前記電源電圧供給端子と前記接地電圧供給端子との間で導通するクランプ素子（Ｑｎ１＿ＨＶ）とを含む。
【００２０】
前記半導体集積回路が応用システム機器の回路基板に実装される前の非活性状態では、前記イネーブル外部端子は実質的にはフローティング状態とされることにより、前記イネーブル外部端子の電圧はハイレベルとローレベルとの間の中間的な電圧とされる。前記非活性状態で前記電源電圧供給端子と前記接地電圧供給端子との間にＥＳＤ電圧が生じると、前記インバータの前記出力信号に応答して前記クランプ素子が導通して前記ＥＳＤ電圧を吸収する（図３（ａ）、図４（ａ）参照）。
【００２１】
前記実施の形態によれば、従来のＥＳＤ遷移検出回路の抵抗と容量とによる時定数回路が不必要になっている。従って、半導体集積回路に内蔵されるＥＳＤ保護回路のチップ占有面積を低減することができる。
【００２２】
好適な実施の形態による半導体集積回路は、前記半導体集積回路が応用システム機器の回路基板に実装された後の活性状態では、前記電源電圧供給端子と前記接地電圧供給端子との間に動作電源電圧が供給される前に、前記イネーブル外部端子の電圧はハイレベルに制御される。前記イネーブル外部端子の前記電圧の前記ハイレベルに応答した前記インバータの前記出力信号により、前記クランプ素子は非導通に制御される。
【００２３】
〔２〕別の観点による実施の形態に係る半導体集積回路は、高電源電圧供給端子（ＶＣＣ＿Ｐａｄ）、高圧対応接地電圧供給端子（ＶＳＳＱ＿Ｐａｄ）、高電源電圧イネーブル外部端子（ＶＣＣ＿ＥＮ＿Ｐａｄ）を含む。前記半導体集積回路は、低電源電圧供給端子（Ｖｄｄ＿Ｐａｄ）、低圧対応接地電圧供給端子（ＶＳＳ＿Ｐａｄ）、低電源電圧イネーブル外部端子（Ｖｄｄ＿ＥＮ＿Ｐａｄ）を含む。前記半導体集積回路は、高電圧ＥＳＤ保護回路（ＥＳＤ＿ＨＶ）、低電圧ＥＳＤ保護回路（ＥＳＤ＿ＬＶ）、高電圧内部回路（Ｉｎｔ＿Ｃｋｔ＿ＨＶ）、低電圧内部回路（Ｉｎｔ＿Ｃｋｔ＿ＬＶ）を含む。
【００２４】
前記高電圧内部回路は、前記高電源電圧供給端子と前記高圧対応接地電圧供給端子との間に供給される高電源電圧で動作する。前記低電圧内部回路は、前記低電源電圧供給端子と前記低圧対応接地電圧供給端子との間に供給される低電源電圧で動作する。
【００２５】
前記高電圧ＥＳＤ保護回路は、前記高電圧イネーブル外部端子の電圧に応答する高電圧インバータ（ＩＮＶ１）と、前記高電圧インバータの出力信号に応答して前記高電源電圧供給端子と前記高圧対応接地電圧供給端子との間で導通する高電圧クランプ素子（Ｑｎ１＿ＨＶ）とを含む。
【００２６】
前記低電圧ＥＳＤ保護回路は、前記低電圧イネーブル外部端子の電圧に応答する低電圧インバータ（ＩＮＶ４）と、前記低電圧インバータの出力信号に応答して前記低電源電圧供給端子と前記低圧対応接地電圧供給端子との間で導通する低電圧クランプ素子（Ｑｎ３＿ＬＶ）とを含む。
【００２７】
前記半導体集積回路が応用システム機器の回路基板に実装される前の非活性状態では、前記高電圧イネーブル外部端子と前記低電圧イネーブル外部端子とは実質的にはフローティング状態とされる。それにより、前記高電圧イネーブル外部端子の電圧と前記低電圧イネーブル外部端子の電圧とは、ハイレベルとローレベルとの間の中間的な電圧とされる。前記非活性状態で前記高電源電圧供給端子と前記高圧対応接地電圧供給端子との間にＥＳＤ電圧が生じると、前記高電圧インバータの前記出力信号に応答して前記高電圧クランプ素子が導通して前記ＥＳＤ電圧を吸収する。前記非活性状態で前記低電源電圧供給端子と前記低圧対応接地電圧供給端子との間にＥＳＤ電圧が生じると、前記低電圧インバータの前記出力信号に応答して前記低電圧クランプ素子が導通して前記ＥＳＤ電圧を吸収する（図６参照）。
【００２８】
好適な実施の形態による半導体集積回路は、前記半導体集積回路が応用システム機器の回路基板に実装された後の活性状態では、前記高電源電圧供給端子と前記高圧対応接地電圧供給との間に高電源電圧が供給される前に、前記高電圧イネーブル外部端子の電圧はハイレベルに制御される。前記高電圧イネーブル外部端子の前記電圧の前記ハイレベルに応答した前記高電圧インバータの前記出力信号により、前記高電圧クランプ素子は非導通に制御される。前記活性状態では、前記低電源電圧供給端子と前記低圧対応接地電圧供給との間に低電源電圧が供給される前に、前記低電圧イネーブル外部端子の電圧はハイレベルに制御される。前記低電圧イネーブル外部端子の前記電圧の前記ハイレベルに応答した前記低電圧インバータの前記出力信号により、前記低電圧クランプ素子は非導通に制御される。
【００２９】
〔３〕更に別の観点による実施の形態に係る半導体集積回路は、高電源電圧供給端子（ＶＣＣ＿Ｐａｄ）、高圧対応接地電圧供給端子（ＶＳＳＱ＿Ｐａｄ）、高電源電圧イネーブル外部端子（ＶＣＣ＿ＥＮ＿Ｐａｄ）を含む。前記半導体集積回路は、低電源電圧供給端子（Ｖｄｄ＿Ｐａｄ）、低圧対応接地電圧供給端子（ＶＳＳ＿Ｐａｄ）を含む。前記半導体集積回路は、高電圧ＥＳＤ保護回路（ＥＳＤ＿ＨＶ）、低電圧ＥＳＤ保護回路（ＥＳＤ＿ＬＶ）、高電圧内部回路（Ｉｎｔ＿Ｃｋｔ＿ＨＶ）、低電圧内部回路（Ｉｎｔ＿Ｃｋｔ＿ＬＶ）を含む。
【００３０】
前記高電圧内部回路は、前記高電源電圧供給端子と前記高圧対応接地電圧供給端子との間に供給される高電源電圧で動作する。前記低電圧内部回路は、前記低電源電圧供給端子と前記低圧対応接地電圧供給端子との間に供給される低電源電圧で動作する。
【００３１】
前記高電圧ＥＳＤ保護回路は、前記高電圧イネーブル外部端子の電圧に応答する高電圧インバータ（ＩＮＶ１）と、前記高電圧インバータの出力信号に応答して前記高電源電圧供給端子と前記高圧対応接地電圧供給端子との間で導通する高電圧クランプ素子（Ｑｎ１＿ＨＶ）とを含む。
【００３２】
前記低電圧ＥＳＤ保護回路は、前記高電圧イネーブル外部端子の電圧に応答する低電圧インバータ（ＩＮＶ４）と、前記低電圧インバータの出力信号に応答して前記低電源電圧供給端子と前記低圧対応接地電圧供給端子との間で導通する低電圧クランプ素子（Ｑｎ３＿ＬＶ）とを含む。
【００３３】
前記半導体集積回路が応用システム機器の回路基板に実装される前の非活性状態では、前記高電圧イネーブル外部端子は実質的にはフローティング状態とされる。それにより、前記高電圧イネーブル外部端子の電圧は、ハイレベルとローレベルとの間の中間的な電圧とされる。前記非活性状態で前記高電源電圧供給端子と前記高圧対応接地電圧供給端子との間にＥＳＤ電圧が生じると、前記高電圧インバータの前記出力信号に応答して前記高電圧クランプ素子が導通して前記ＥＳＤ電圧を吸収する。前記非活性状態で前記低電源電圧供給端子と前記低圧対応接地電圧供給端子との間にＥＳＤ電圧が生じると、前記低電圧インバータの前記出力信号に応答して前記低電圧クランプ素子が導通して前記ＥＳＤ電圧を吸収する（図７参照）。
【００３４】
好適な実施の形態による半導体集積回路は、前記半導体集積回路が応用システム機器の回路基板に実装された後の活性状態では、前記高電源電圧供給端子と前記高圧対応接地電圧供給との間に高電源電圧が供給される前に、前記高電圧イネーブル外部端子の電圧はハイレベルに制御される。前記高電圧イネーブル外部端子の前記電圧の前記ハイレベルに応答した前記高電圧インバータの前記出力信号により、前記高電圧クランプ素子は非導通に制御される。前記活性状態では、前記低電源電圧供給端子と前記低圧対応接地電圧供給との間に低電源電圧が供給される前に、前記高電圧イネーブル外部端子の電圧はハイレベルに制御される。前記高電圧イネーブル外部端子の前記電圧の前記ハイレベルに応答した前記低電圧インバータの前記出力信号により、前記低電圧クランプ素子は非導通に制御される。
【００３５】
《実施の形態の説明》
次に、実施の形態について更に詳述する。以下、本発明を実施するための最良の形態を図面に基づいて詳細に説明する。なお、発明を実施するための最良の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【００３６】
≪高電圧ＥＳＤ保護回路を内蔵する半導体集積回路≫
図３は、本発明の１つの実施の形態による半導体集積回路を示す図である。半導体集積回路のチップＣｈｉｐには、電源電圧供給パッドＨＩ＿ＰＡＤ、接地電圧供給パッドＬＯＷ＿ＰＡＤ、ＥＳＤ保護回路が形成されている。また、半導体集積回路のチップＣｈｉｐには、図示しない内部回路も形成されている。ＥＳＤ保護回路は、インバータＩＮＶ１を構成するＥＳＤ遷移用ＰＭＯＳＱｐ１＿ＨＶと抵抗Ｒ１と、クランプ用ＮＭＯＳＱｎ１＿ＨＶとを含んでいる。インバータＩＮＶ１のＥＳＤ遷移用ＰＭＯＳＱｐ１＿ＨＶのソースとドレインとは電源電圧供給パッドＨＩ＿ＰＡＤと抵抗Ｒ１とにそれぞれ接続されている。抵抗Ｒ１の一端はクランプ用ＮＭＯＳＱｎ１＿ＨＶのゲートに接続され、抵抗Ｒ１の他端は接地電圧供給パッドＬＯＷ＿ＰＡＤに接続されている。特に、インバータＩＮＶ１のＥＳＤ遷移用ＰＭＯＳＱｐ１＿ＨＶのゲートは、半導体集積回路のチップＣｈｉｐのイネーブル端子パッドＥＮ＿ＰＡＤに接続されている。クランプ用ＮＭＯＳＱｎ１＿ＨＶとＥＳＤ遷移用ＰＭＯＳＱｐ１＿ＨＶとのゲート絶縁膜は、図示しない内部回路の薄いゲート絶縁膜ＭＯＳトランジスタのゲート絶縁膜よりも厚く設定されている。その結果、図３に示すＥＳＤ保護回路は、高電圧に対応する高電圧ＥＳＤ保護回路ＥＳＤ＿ＨＶとされている。
【００３７】
図３（ａ）は、半導体集積回路のチップＣｈｉｐがパッケージ封止の状態またはベアチップの状態で応用システム機器の回路基板に実装される前の非活性状態を示す図である。同図に示すように、非活性状態では、ＥＳＤ遷移用ＰＭＯＳＱｐ１＿ＨＶのゲートが接続されたイネーブル端子パッドＥＮ＿ＰＡＤは実質的にはフローティング状態とされている。
【００３８】
図４は、図３に示した本発明の１つの実施の形態によるＥＳＤ保護回路の動作を説明するための波形図である。特に、図４（ａ）は、図３（ａ）に示した本発明の１つの実施の形態によるＥＳＤ保護回路による半導体集積回路の内部回路の保護動作を説明するための波形図である。半導体集積回路のチップＣｈｉｐが応用システム機器の回路基板に実装される前の非活性状態でのイネーブル端子パッドＥＮ＿ＰＡＤのフローティング状態の電圧は、図４（ａ）の１番目に示すようにハイレベルとローレベルとの間の中間的な電圧となる。図４（ａ）の２番目に示すように、電源電圧供給パッドＨＩ＿ＰＡＤと接地電圧供給パッドＬＯＷ＿ＰＡＤとの間にＥＳＤ電圧ＶＥＳＤが生じるとする。すると、図４（ａ）の３番目に示すようにインバータＩＮＶ１からの高レベルの出力電圧ＶＧに応答してクランプ用ＮＭＯＳＱｎ１＿ＨＶがオンする。図４（ａ）の４番目に示すようにドレイン・ソース間に電流ＩＤＳＱｎ１が流れ、ＥＳＤ電圧ＶＥＳＤをＮＭＯＳＱｎ１＿ＨＶが吸収する。
【００３９】
図４（ｂ）は、半導体集積回路のチップＣｈｉｐがパッケージ封止の状態またはベアチップの状態で応用システム機器の回路基板に実装された後の活性状態での通常の電源投入状態を示す図である。図４（ｂ）の１番目に示すように、活性状態での通常の電源投入状態では、応用システム機器ではイネーブル端子パッドＥＮ＿ＰＡＤの電圧ＶＩＮが最初に投入される。図４（ｂ）の２番目に示すように、その後に電源電圧供給パッドＨＩ＿ＰＡＤの電源電圧Ｖｃｃ（ＶＥＳＤ）が投入される。これを実現する例として、イネーブル端子パッドＥＮ＿ＰＡＤに比較的高い電源電圧ＶＣＣ（ＶＥＳＤ）が供給され、イネーブル端子パッドＥＮ＿ＰＡＤと電源電圧供給パッドＨＩ＿ＰＡＤとの間に抵抗Ｒｅｘｔが接続され、電源電圧供給パッドＨＩ＿ＰＡＤと接地電圧供給パッドＬＯＷ＿ＰＡＤとの間に容量Ｃｅｘｔが接続される。抵抗Ｒｅｘｔと容量Ｃｅｘｔとは、応用システム機器の回路基板に実装される外部ディスクリート部品である。通常の電源投入状態では、イネーブル端子パッドＥＮ＿ＰＡＤの電圧ＶＩＮが最初に投入されるので、図４（ｂ）の３番目に示すようにＥＳＤ遷移用ＰＭＯＳＱｐ１＿ＨＶはオフ状態を維持する。従って、通常の電源投入状態でも図４（ｂ）の４番目に示すように、クランプ用ＮＭＯＳＱｎ１＿ＨＶがオンして不要な電力消費が発生することが回避される。
【００４０】
≪低電圧ＥＳＤ保護回路を内蔵する半導体集積回路≫
図５は、本発明の他の１つの実施の形態による半導体集積回路を示す図である。図５が図３と相違するのは、イネーブル端子パッドＥＮ＿ＰＡＤに比較的低い電源電圧Ｖｄｄが供給され、クランプ用ＮＭＯＳＱｎ１＿ＬＶのゲート絶縁膜は、図示しない内部回路の薄いゲート絶縁膜ＭＯＳトランジスタのゲート絶縁膜と同じ薄いゲート絶縁膜に設定されている。その結果、図５に示すＥＳＤ保護回路は、低電圧に対応する低電圧ＥＳＤ保護回路ＥＳＤ＿ＬＶとされている。
【００４１】
図５（ａ）に示した半導体集積回路のチップＣｈｉｐが応用システム機器の回路基板に実装される前の非活性状態でのイネーブル端子パッドＥＮ＿ＰＡＤのフローティング状態の電圧は、ハイレベルとローレベルとの間の中間的な電圧となる。電源電圧供給パッドＨＩ＿ＰＡＤと接地電圧供給パッドＬＯＷ＿ＰＡＤとの間にＥＳＤ電圧ＶＥＳＤが生じるとする。すると、インバータＩＮＶ１からの高レベルの出力電圧ＶＧに応答してクランプ用低電圧ＮＭＯＳＱｎ１＿ＬＶがオンする。ドレイン・ソース間に電流ＩＤＳＱｎ１が流れ、ＥＳＤ電圧ＶＥＳＤを低電圧ＮＭＯＳＱｎ１＿ＬＶが吸収する。
【００４２】
図５（ｂ）に示した半導体集積回路のチップＣｈｉｐが応用システム機器の回路基板に実装された後の活性状態での通常の電源投入状態では、応用システム機器ではイネーブル端子パッドＥＮ＿ＰＡＤの電圧ＶＩＮが最初に投入され、その後に電源電圧供給パッドＨＩ＿ＰＡＤの比較的低い電源電圧Ｖｄｄが投入される。これを実現する例として、イネーブル端子パッドＥＮ＿ＰＡＤに比較的低い電源電圧Ｖｄｄが供給され、イネーブル端子パッドＥＮ＿ＰＡＤと電源電圧供給パッドＨＩ＿ＰＡＤとの間に抵抗Ｒｅｘｔが接続され、電源電圧供給パッドＨＩ＿ＰＡＤと接地電圧供給パッドＬＯＷ＿ＰＡＤとの間に容量Ｃｅｘｔが接続される。抵抗Ｒｅｘｔと容量Ｃｅｘｔとは、応用システム機器の回路基板に実装される外部ディスクリート部品である。通常の電源投入状態では、イネーブル端子パッドＥＮ＿ＰＡＤの電圧ＶＩＮが最初に投入されるので、ＥＳＤ遷移用高電圧ＰＭＯＳＱｐ１＿ＨＶはオフ状態を維持する。従って、通常の電源投入状態でもクランプ用低電圧ＮＭＯＳＱｎ１＿ＬＶがオンして不要な電力消費が発生することが回避される。
【００４３】
≪複数の種類の内部回路と複数の種類のＥＳＤ保護回路とを内蔵する半導体集積回路≫
図６は、本発明の更に他の１つの実施の形態による半導体集積回路を示す図である。半導体集積回路のチップＣｈｉｐには、高電源電圧供給パッドＶＣＣ＿Ｐａｄ、接地電圧供給パッドＶＳＳＱ＿Ｐａｄ、高電源電圧イネーブル端子パッドＶＣＣ＿ＥＮ＿Ｐａｄが形成され、低電源電圧供給パッドＶｄｄ＿Ｐａｄ、接地電圧供給パッドＶＳＳ＿Ｐａｄ、低電源電圧イネーブル端子パッドＶｄｄ＿ＥＮ＿Ｐａｄが形成されている。高電源電圧供給パッドＶＣＣ＿Ｐａｄ、接地電圧供給パッドＶＳＳＱ＿Ｐａｄ、高電源電圧イネーブル端子パッドＶＣＣ＿ＥＮ＿Ｐａｄには、抵抗Ｒｅｘｔ＿ＨＶと容量Ｃｅｘｔ＿ＨＶとが接続されている。従って、通常の電源投入時では、高電源電圧供給パッドＶＣＣ＿Ｐａｄの電圧上昇よりも高電源電圧イネーブル端子パッドＶＳＳＱ＿ＥＮ＿Ｐａｄの電圧上昇の方が速くなる。低電源電圧供給パッドＶｄｄ＿Ｐａｄ、接地電圧供給パッドＶＳＳ＿Ｐａｄ、低電源電圧イネーブル端子パッドＶｄｄ＿ＥＮ＿Ｐａｄには、抵抗Ｒ１ｅｘｔ＿ＬＶと容量Ｃｅｘｔ＿ＬＶとが接続されている。従って、通常の電源投入時では、低電源電圧供給パッドＶｄｄ＿Ｐａｄの電圧上昇よりも低電源電圧イネーブル端子パッドＶｄｄ＿ＥＮ＿Ｐａｄの電圧上昇の方が速くなる。
【００４４】
また、半導体集積回路のチップＣｈｉｐには、高電圧ＥＳＤ保護回路ＥＳＤ＿ＨＶ、高電源電圧イネーブルＥＳＤ保護回路ＥＳＤ＿ＲＣ＿ＨＶ、低電圧ＥＳＤ保護回路ＥＳＤ＿ＬＶ、高電圧内部回路Ｉｎｔ＿Ｃｋｔ＿ＨＶ、低電圧内部回路Ｉｎｔ＿Ｃｋｔ＿ＬＶが形成されている。すなわち、高電圧内部回路Ｉｎｔ＿Ｃｋｔ＿ＨＶは、高電源電圧供給パッドＶＣＣ＿Ｐａｄと接地電圧供給ＶＳＳＱとの間に供給される比較的高い電源電圧ＶＣＣで動作する。そのため、図６の左下に示すように、高電圧内部回路Ｉｎｔ＿Ｃｋｔ＿ＨＶは、厚いゲート絶縁膜ＭＯＳトランジスタである高電圧ＰＭＯＳＱｐ４＿ＨＶと高電圧ＮＭＯＳＱｎ４＿ＨＶとの高電圧ＣＭＯＳで構成されている。また、低電圧内部回路Ｉｎｔ＿Ｃｋｔ＿ＬＶは、低電源電圧供給パッドＶｄｄ＿Ｐａｄと接地電圧供給ＶＳＳとの間に供給される比較的低い電源電圧Ｖｄｄで動作する。そのため、図６の右下に示すように、低電圧内部回路Ｉｎｔ＿Ｃｋｔ＿ＬＶは、薄いゲート絶縁膜ＭＯＳトランジスタである低電圧ＰＭＯＳＱｐ４＿ＬＶと低電圧ＮＭＯＳＱｎ４＿ＬＶとの低電圧ＣＭＯＳで構成されている。
【００４５】
高電圧内部回路Ｉｎｔ＿Ｃｋｔ＿ＨＶは、高電圧ＥＳＤ保護回路ＥＳＤ＿ＨＶと高電源電圧イネーブルＥＳＤ保護回路ＥＳＤ＿ＲＣ＿ＨＶとによってＥＳＤ電圧から保護されている。図６の中央の左の高電圧ＥＳＤ保護回路ＥＳＤ＿ＨＶは、図３に示した高電圧ＥＳＤ保護回路と略同様に構成されている。図６の中央の高電源電圧イネーブルＥＳＤ保護回路ＥＳＤ＿ＲＣ＿ＨＶは、図１に示した高電圧ＥＳＤ保護回路と略同様にＥＳＤ遷移検出の抵抗Ｒと容量Ｃとの時定数回路を含んでいる。低電圧内部回路Ｉｎｔ＿Ｃｋｔ＿ＬＶは、高電源電圧イネーブルＥＳＤ保護回路ＥＳＤ＿ＲＣ＿ＨＶと低電圧ＥＳＤ保護回路ＥＳＤ＿ＬＶとによってＥＳＤ電圧から保護されている。図６の中央の右の低電圧ＥＳＤ保護回路ＥＳＤ＿ＬＶは、図５に示した低電圧ＥＳＤ保護回路と略同様に構成されている。低電源電圧イネーブル端子パッドＶｄｄ＿ＥＮ＿Ｐａｄに接続された高電源電圧イネーブルＥＳＤ保護回路ＥＳＤ＿ＲＣ＿ＨＶは、図６の中央に示すようにＥＳＤ遷移検出の抵抗Ｒと容量Ｃとの時定数回路を含んでいる。
【００４６】
図７は、本発明の更に他の１つの実施の形態による半導体集積回路を示す図である。半導体集積回路のチップＣｈｉｐには、高電源電圧供給パッドＶＣＣ＿Ｐａｄ、接地電圧供給パッドＶＳＳＱ＿Ｐａｄ、高電源電圧イネーブル端子パッドＶＣＣ＿ＥＮ＿Ｐａｄが形成され、低電源電圧供給パッドＶｄｄ＿Ｐａｄ、接地電圧供給パッドＶＳＳ＿Ｐａｄが形成されている。高電源電圧供給パッドＶＣＣ＿Ｐａｄ、接地電圧供給パッドＶＳＳＱ＿Ｐａｄ、高電源電圧イネーブル端子パッドＶＣＣ＿ＥＮ＿Ｐａｄには、抵抗Ｒｅｘｔ＿ＨＶと容量Ｃｅｘｔ＿ＨＶとが接続されている。従って、通常の電源投入時では、高電源電圧供給パッドＶＣＣ＿Ｐａｄの電圧上昇よりも高電源電圧イネーブル端子パッドＶＣＣ＿ＥＮ＿Ｐａｄの電圧上昇の方が速くなる。低電源電圧供給パッドＶｄｄ＿Ｐａｄ、接地電圧供給パッドＶＳＳ＿Ｐａｄ、高電源電圧イネーブル端子パッドＶＣＣ＿ＥＮ＿Ｐａｄには、抵抗Ｒ１ｅｘｔ＿ＬＶ、容量Ｃｅｘｔ＿ＬＶ、電圧制御回路ＬＧ１が接続されている。電圧制御回路ＬＧ１は、高電源電圧イネーブル端子パッドＶＣＣ＿ＥＮ＿Ｐａｄに供給される高電圧を低電圧に変換して、低電源電圧供給パッドＶｄｄ＿Ｐａｄに供給する。従って、通常の電源投入時では、低電源電圧供給パッドＶｄｄ＿Ｐａｄの電圧上昇よりも高電源電圧イネーブル端子パッドＶＣＣ＿ＥＮ＿Ｐａｄの電圧上昇の方が速くなる。尚、電圧制御回路ＬＧ１は、半導体集積回路のチップＣｈｉｐの内部に内蔵することも可能である。
【００４７】
また、半導体集積回路のチップＣｈｉｐには、高電圧ＥＳＤ保護回路ＥＳＤ＿ＨＶ、高電源電圧イネーブルＥＳＤ保護回路ＥＳＤ＿ＲＣ＿ＨＶ、低電圧ＥＳＤ保護回路ＥＳＤ＿ＬＶ、高電圧内部回路Ｉｎｔ＿Ｃｋｔ＿ＨＶ、低電圧内部回路Ｉｎｔ＿Ｃｋｔ＿ＬＶが形成されている。すなわち、高電圧内部回路Ｉｎｔ＿Ｃｋｔ＿ＨＶは、高電源電圧供給パッドＶＣＣ＿Ｐａｄと接地電圧供給ＶＳＳＱとの間に供給される比較的高い電源電圧ＶＣＣで動作する。そのため、図７の左下に示すように、高電圧内部回路Ｉｎｔ＿Ｃｋｔ＿ＨＶは、厚いゲート絶縁膜ＭＯＳトランジスタである高電圧ＰＭＯＳＱｐ４＿ＨＶと高電圧ＮＭＯＳＱｎ４＿ＨＶとの高電圧ＣＭＯＳで構成されている。また、低電圧内部回路Ｉｎｔ＿Ｃｋｔ＿ＬＶは、低電源電圧供給パッドＶｄｄ＿Ｐａｄと接地電圧供給ＶＳＳとの間に供給される比較的低い電源電圧Ｖｄｄで動作する。そのため、図７の右下に示すように、低電圧内部回路Ｉｎｔ＿Ｃｋｔ＿ＬＶは、薄いゲート絶縁膜ＭＯＳトランジスタである低電圧ＰＭＯＳＱｐ４＿ＬＶと低電圧ＮＭＯＳＱｎ４＿ＬＶとの低電圧ＣＭＯＳで構成されている。
【００４８】
高電圧内部回路Ｉｎｔ＿Ｃｋｔ＿ＨＶは、高電圧ＥＳＤ保護回路ＥＳＤ＿ＨＶによってＥＳＤ電圧から保護されている。図７の中央の左の高電圧ＥＳＤ保護回路ＥＳＤ＿ＨＶは、図３に示した高電圧ＥＳＤ保護回路と略同様に構成されている。低電圧内部回路Ｉｎｔ＿Ｃｋｔ＿ＬＶは、低電圧ＥＳＤ保護回路ＥＳＤ＿ＬＶによってＥＳＤ電圧から保護されている。図７の中央の右の低電圧ＥＳＤ保護回路ＥＳＤ＿ＬＶは、図５に示した低電圧ＥＳＤ保護回路と略同様に構成されている。
【００４９】
ＥＳＤ保護回路に接続するイネーブル外部端子（ＶＣＣ＿ＥＮ＿ＰＡＤ）は、高電源電圧イネーブルＥＳＤ保護回路ＥＳＤ＿ＲＣ＿ＨＶによってＥＳＤ電圧から保護されている。図７の中央の高電源電圧イネーブルＥＳＤ保護回路ＥＳＤ＿ＲＣ＿ＨＶは、図１に示した高電圧ＥＳＤ保護回路と略同様にＥＳＤ遷移検出の抵抗Ｒと容量Ｃとの時定数回路を含んでいる。
【００５０】
図８は、本発明の更にまた他の１つの実施の形態による半導体集積回路を示す図である。図６や図７の実施の形態と比較すると図８の半導体集積回路のチップＣｈｉｐの右下の部分には、中間電源電圧ＶＣＣ２によって動作する中間電圧内部回路Ｉｎｔ＿Ｃｋｔ２＿ＨＶが形成されている。尚、中間電源電圧ＶＣＣ２は、左側の高電圧内部回路Ｉｎｔ＿Ｃｋｔ１＿ＨＶの高電源電圧ＶＣＣ１よりも低く、右下の低電圧内部回路Ｉｎｔ＿Ｃｋｔ＿ＬＶの低電源電圧Ｖｄｄよりも高く設定されている。低電源電圧イネーブル信号Ｖｄｄ＿ＥＮと中間電源電圧イネーブル信号ＶＣＣ２＿ＥＮとは、共通のイネーブル信号端子パッドＶＣＣ２＿ＥＮ＿Ｐａｄから供給されている。共通のイネーブル信号端子パッドＶＣＣ２＿ＥＮ＿Ｐａｄ、中間電源電圧供給パッドＶＣＣ２＿Ｐａｄ、低電源電圧供給パッドＶｄｄ＿Ｐａｄ、接地電圧供給パッドＶＳＳ＿Ｐａｄには、多くの抵抗と多くの容量とが接続されている。従って、通常の電源投入時では、中間電源電圧供給パッドＶＣＣ２＿Ｐａｄと低電源電圧供給パッドＶｄｄ＿Ｐａｄとの電圧上昇よりも、共通のイネーブル信号端子パッドＶＣＣ２＿ＥＮ＿Ｐａｄの電圧上昇の方が速くなる。
【００５１】
高電源側の接地電圧供給パッドＶＳＳＱ１＿Ｐａｄと中間電源側の接地電圧供給パッドＶＳＳＱ２＿Ｐａｄとの間には、ＥＳＤ保護回路ＥＳＤ＿ＶＳＳＱ１２が接続されている。図８の下の左に示すように、ＥＳＤ保護回路ＥＳＤ＿ＶＳＳＱ１２は逆並列接続のダイオードＤ５、Ｄ６により構成されている。端子Ｔ１と端子Ｔ２との間のＥＳＤ電圧の電圧差がダイオードＤ５、Ｄ６の順方向電圧以上に上昇すると、逆並列接続のダイオードＤ５、Ｄ６の一方がオンする。それにより、ＥＳＤ電圧は一方のダイオードのオンにより、吸収されることができる。
【００５２】
高電圧内部回路Ｉｎｔ＿Ｃｋｔ１＿ＨＶは、高電圧ＥＳＤ保護回路ＥＳＤ１＿ＨＶと高電源電圧イネーブルＥＳＤ保護回路ＥＳＤ＿ＲＣ＿ＨＶとによってＥＳＤ電圧から保護されている。中間電圧内部回路Ｉｎｔ＿Ｃｋｔ２＿ＨＶは、中間電圧ＥＳＤ保護回路ＥＳＤ２＿ＨＶと高電源電圧イネーブルＥＳＤ保護回路ＥＳＤ＿ＲＣ＿ＨＶとによってＥＳＤ電圧から保護されている。高電圧ＥＳＤ保護回路ＥＳＤ１＿ＨＶと中間電圧ＥＳＤ保護回路ＥＳＤ２＿ＨＶとは、図８の下の右に示すように、図３に示した高電圧ＥＳＤ保護回路と略同様に構成されている。
【００５３】
図９は、本発明の更にまた他の１つの実施の形態による半導体集積回路を示す図である。図８の実施の形態と同様に図９の半導体集積回路のチップＣｈｉｐの右下の部分には、中間電源電圧ＶＣＣ２によって動作する中間電圧内部回路Ｉｎｔ＿Ｃｋｔ２＿ＨＶが形成されている。尚、中間電源電圧ＶＣＣ２は、左側の高電圧内部回路Ｉｎｔ＿Ｃｋｔ＿ＨＶの高電源電圧ＶＣＣ１よりも低く、右上の低電圧内部回路Ｉｎｔ＿Ｃｋｔ＿ＬＶの低電源電圧Ｖｄｄよりも高く設定されている。共通のイネーブル信号端子パッドＶＣＣ＿ＥＮ＿Ｐａｄ、高電源電圧供給パッドＶＣＣ1＿Ｐａｄ、中間電源電圧供給パッドＶＣＣ２＿Ｐａｄ、低電源電圧供給パッドＶｄｄ＿Ｐａｄ、接地電圧供給パッドＶＳＳＱ1＿Ｐａｄ、ＶＳＳＱ2＿Ｐａｄ、ＶＳＳ＿Ｐａｄには、多くの抵抗と多くの容量とが接続されている。またイネーブル信号端子パッドＶＣＣ＿ＥＮ＿Ｐａｄと低電源電圧供給パッドＶｄｄ＿Ｐａｄの間には電圧制御回路ＬＧ１が接続されている。従って、通常の電源投入時では、高電源電圧供給パッドＶＣＣ１＿Ｐａｄ、ＶＣＣ２＿Ｐａｄと低電源電圧供給パッドＶｄｄ＿Ｐａｄとの電圧上昇よりも、共通のイネーブル信号端子パッドＶＣＣ＿ＥＮ＿Ｐａｄの電圧上昇の方が速くなる。
【００５４】
高電源側の接地電圧供給パッドＶＳＳＱ１＿Ｐａｄと中間電源側の接地電圧供給パッドＶＳＳＱ２＿Ｐａｄとの間には、ＥＳＤ保護回路ＥＳＤ＿ＶＳＳＱ１２が接続されている。図９の下の左に示すように、ＥＳＤ保護回路ＥＳＤ＿ＶＳＳＱ１２は逆並列接続のダイオードＤ５、Ｄ６により構成されている。端子Ｔ１と端子Ｔ２との間のＥＳＤ電圧の電圧差がダイオードＤ５、Ｄ６の順方向電圧以上に上昇すると、逆並列接続のダイオードＤ５、Ｄ６の一方がオンする。それにより、ＥＳＤ電圧は一方のダイオードのオンにより、吸収されることができる。
【００５５】
高電圧内部回路Ｉｎｔ＿Ｃｋｔ１＿ＨＶは、高電圧ＥＳＤ保護回路ＥＳＤ１＿ＨＶとによってＥＳＤ電圧から保護されている。高電圧内部回路Ｉｎｔ＿Ｃｋｔ２＿ＨＶは、高電圧ＥＳＤ保護回路ＥＳＤ２＿ＨＶとによってＥＳＤ電圧から保護されている。高電圧ＥＳＤ保護回路ＥＳＤ１＿ＨＶと高電圧ＥＳＤ保護回路ＥＳＤ２＿ＨＶとは、図９の下の右に示すように、図３に示した高電圧ＥＳＤ保護回路と略同様に構成されている。ＥＳＤ保護回路に接続するイネーブル外部端子（ＶＣＣ＿ＥＮ＿ＰＡＤ）は、高電源電圧イネーブルＥＳＤ保護回路ＥＳＤ＿ＲＣ＿ＨＶによってＥＳＤ電圧から保護されている。図９の中央の高電源電圧イネーブルＥＳＤ保護回路ＥＳＤ＿ＲＣ＿ＨＶは、図１に示した高電圧ＥＳＤ保護回路と略同様にＥＳＤ遷移検出の抵抗Ｒと容量Ｃとの時定数回路を含んでいる。
【００５６】
≪具体的な実施の形態による半導体集積回路≫
図１０は、本発明の具体的な実施の形態による半導体集積回路を示す図である。図１０に示した半導体集積回路のチップＣｈｉｐの下側の辺の左手の高電源電圧イネーブル端子パッドＶＣＣ＿ＥＮ＿ＰａｄにはイネーブルセルＶＣＣ＿ＥＮが接続されている。半導体集積回路のチップＣｈｉｐがパッケージ封止の状態またはベアチップの状態で応用システム機器の回路基板に実装される前の非活性状態では、高電源電圧イネーブル端子パッドＶＣＣ＿ＥＮ＿Ｐａｄは実質的にはフローティング状態とされている。チップＣｈｉｐが応用システム機器の回路基板に実装される前の非活性状態での高電源電圧イネーブル端子パッドＶＣＣ＿ＥＮ＿Ｐａｄのフローティング状態の電圧は、ハイレベルとローレベルとの間の中間的な電圧となる。非活性状態での中間的な電圧を持つイネーブル信号ＶＣＣ＿ＥＮは、イネーブルセルＶＣＣ＿ＥＮとチップＣｈｉｐの中央の四角形の配線とを介して、複数のＥＳＤ保護回路のイネーブル端子ＥＮに供給される。従って、複数のＥＳＤ保護回路の内部のクランプ用ＮＭＯＳがオンできる状態となっている。半導体集積回路のチップＣｈｉｐの応用システム機器の回路基板に実装前等にＥＳＤ電圧が供給されると、複数のＥＳＤ保護回路内部のクランプ用ＮＭＯＳがオンして、ＥＳＤ電圧を吸収することができる。
【００５７】
半導体集積回路のチップＣｈｉｐの複数のＥＳＤ保護回路の一部は、左側の辺の下部の低電圧ＥＳＤ保護回路ＥＳＤ＿ＬＶと上部の高電圧ＥＳＤ保護回路ＥＳＤ１＿ＨＶ、上側の辺の左部の低電圧ＥＳＤ保護回路ＥＳＤ＿ＬＶと右部の高電圧ＥＳＤ保護回路ＥＳＤ４＿ＨＶである。複数のＥＳＤ保護回路の他の一部は、右側の辺の上部の低電圧ＥＳＤ保護回路ＥＳＤ＿ＬＶと下部の高電圧ＥＳＤ保護回路ＥＳＤ３＿ＨＶ、下側の辺の右部の低電圧ＥＳＤ保護回路ＥＳＤ＿ＬＶと左部の高電圧ＥＳＤ保護回路ＥＳＤ２＿ＨＶである。尚、これらの高電圧ＥＳＤ保護回路ＥＳＤ１＿ＨＶ、ＥＳＤ２＿ＨＶ、ＥＳＤ３＿ＨＶ、ＥＳＤ４＿ＨＶは、図３に示した高電圧ＥＳＤ保護回路ＥＳＤ＿ＨＶと略同様に構成されることができる。また、これらの低電圧ＥＳＤ保護回路ＥＳＤ＿ＬＶは、図５に示した低電圧ＥＳＤ保護回路ＥＳＤ＿ＬＶと略同様に構成されることができる。
【００５８】
チップＣｈｉｐの左側の辺の下部の電源電圧供給パッドＶｄｄ＿Ｐａｄと接地電圧供給パッドＶｓｓ＿Ｐａｄとの間には１番目に低い電源電圧Ｖｄｄが供給される。チップＣｈｉｐの左側の辺の下部の電源電圧供給パッドＶｄｄ＿Ｐａｄと接地電圧供給パッドＶｓｓ＿Ｐａｄには、低電圧ＥＳＤ保護回路ＥＳＤ＿ＬＶが接続されている。低電圧ＥＳＤ保護回路ＥＳＤ＿ＬＶは、電源電圧供給パッドＶｄｄ＿Ｐａｄと接地電圧供給パッドＶｓｓ＿Ｐａｄとの間のＥＳＤ電圧を吸収する。チップＣｈｉｐの左側の辺の下部と下側の辺の左部とには、１番目に低い電源電圧Ｖｄｄで動作する複数の入出力セルＩ／ＯＬＶが配置されている。１番目に低い電源電圧Ｖｄｄで動作する複数の入出力セルＩ／ＯＬＶに対応して、チップＣｈｉｐの中央の四角形の内部回路Ｉｎｔ＿Ｃｋｔは低電圧内部回路Ｉｎｔ＿Ｃｋｔ＿ＬＶを含んでいる。
【００５９】
チップＣｈｉｐの左側の辺の上部の電源電圧供給パッドＶＣＣ１＿Ｐａｄと接地電圧供給パッドＶＳＳＱ１＿Ｐａｄとの間には１番目に高い電源電圧ＶＣＣ１が供給される。また、チップＣｈｉｐの左側の辺の電源電圧供給パッドＶＣＣ１＿Ｐａｄと接地電圧供給パッドＶＳＳＱ１＿Ｐａｄには高電圧ＥＳＤ保護回路ＥＳＤ１＿ＨＶが接続されている。高電圧ＥＳＤ保護回路ＥＳＤ１＿ＨＶは、電源電圧供給パッドＶＣＣ１＿Ｐａｄと接地電圧供給パッドＶＳＳＱ１＿Ｐａｄとの間のＥＳＤ電圧を吸収する。従って、チップＣｈｉｐの左側の辺の略中央には、１番目に高い電源電圧ＶＣＣ１で動作する複数の入出力セルＩ／Ｏ１が配置されている。１番目に高い電源電圧ＶＣＣ１で動作する複数の入出力セルＩ／Ｏ１に対応して、チップＣｈｉｐの中央の四角形の内部回路Ｉｎｔ＿Ｃｋｔは高電圧内部回路Ｉｎｔ＿Ｃｋｔ１＿ＨＶを含んでいる。
【００６０】
チップＣｈｉｐの上側の辺の左部の電源電圧供給パッドＶｄｄ＿Ｐａｄと接地電圧供給パッドＶｓｓ＿Ｐａｄとの間には１番目に低い電源電圧Ｖｄｄが供給される。チップＣｈｉｐの上側の辺の左部の電源電圧供給パッドＶｄｄ＿Ｐａｄと接地電圧供給パッドＶｓｓ＿Ｐａｄには、低電圧ＥＳＤ保護回路ＥＳＤ＿ＬＶが接続されている。低電圧ＥＳＤ保護回路ＥＳＤ＿ＬＶは、電源電圧供給パッドＶｄｄ＿Ｐａｄと接地電圧供給パッドＶｓｓ＿Ｐａｄとの間のＥＳＤ電圧を吸収する。チップＣｈｉｐの左側の辺の上部と上側の辺の左部とには、１番目に低い電源電圧Ｖｄｄで動作する複数の入出力セルＩ／ＯＬＶが配置されている。１番目に低い電源電圧Ｖｄｄで動作する複数の入出力セルＩ／ＯＬＶに対応して、チップＣｈｉｐの中央の四角形の内部回路Ｉｎｔ＿Ｃｋｔは低電圧内部回路Ｉｎｔ＿Ｃｋｔ＿ＬＶを含んでいる。
【００６１】
チップＣｈｉｐの上側の辺の右部の電源電圧供給パッドＶＣＣ４＿Ｐａｄと接地電圧供給パッドＶＳＳＱ４＿Ｐａｄとの間には４番目に高い電源電圧ＶＣＣ４が供給される。また、チップＣｈｉｐの上側の辺の右部の電源電圧供給パッドＶＣＣ４＿Ｐａｄと接地電圧供給パッドＶＳＳＱ４＿Ｐａｄには高電圧ＥＳＤ保護回路ＥＳＤ４＿ＨＶが接続されている。高電圧ＥＳＤ保護回路ＥＳＤ４＿ＨＶは、電源電圧供給パッドＶＣＣ４＿Ｐａｄと接地電圧供給パッドＶＳＳＱ４＿Ｐａｄとの間のＥＳＤ電圧を吸収する。従って、チップＣｈｉｐの上側の辺の略中央には、４番目に高い電源電圧ＶＣＣ４で動作する複数の入出力セルＩ／Ｏ４が配置されている。４番目に高い電源電圧ＶＣＣ４で動作する複数の入出力セルＩ／Ｏ４に対応して、チップＣｈｉｐの中央の四角形の内部回路Ｉｎｔ＿Ｃｋｔは高電圧内部回路Ｉｎｔ＿Ｃｋｔ４＿ＨＶを含んでいる。
【００６２】
チップＣｈｉｐの右側の辺の上部の電源電圧供給パッドＶｄｄ＿Ｐａｄと接地電圧供給パッドＶｓｓ＿Ｐａｄとの間には１番目に低い電源電圧Ｖｄｄが供給される。チップＣｈｉｐの右側の辺の上部の電源電圧供給パッドＶｄｄ＿Ｐａｄと接地電圧供給パッドＶｓｓ＿Ｐａｄには、低電圧ＥＳＤ保護回路ＥＳＤ＿ＬＶが接続されている。低電圧ＥＳＤ保護回路ＥＳＤ＿ＬＶは、電源電圧供給パッドＶｄｄ＿Ｐａｄと接地電圧供給パッドＶｓｓ＿Ｐａｄとの間のＥＳＤ電圧を吸収する。チップＣｈｉｐの上側の辺の右部と右側の辺の上部とには、１番目に低い電源電圧Ｖｄｄで動作する複数の入出力セルＩ／ＯＬＶが配置されている。１番目に低い電源電圧Ｖｄｄで動作する複数の入出力セルＩ／ＯＬＶに対応して、チップＣｈｉｐの中央の四角形の内部回路Ｉｎｔ＿Ｃｋｔは低電圧内部回路Ｉｎｔ＿Ｃｋｔ＿ＬＶを含んでいる。
【００６３】
チップＣｈｉｐの右側の辺の下部の電源電圧供給パッドＶＣＣ３＿Ｐａｄと接地電圧供給パッドＶＳＳＱ３＿Ｐａｄとの間には３番目に高い電源電圧ＶＣＣ３が供給される。また、チップＣｈｉｐの右側の辺の下部の電源電圧供給パッドＶＣＣ３＿Ｐａｄと接地電圧供給パッドＶＳＳＱ３＿Ｐａｄには高電圧ＥＳＤ保護回路ＥＳＤ３＿ＨＶが接続されている。高電圧ＥＳＤ保護回路ＥＳＤ３＿ＨＶは、電源電圧供給パッドＶＣＣ３＿Ｐａｄと接地電圧供給パッドＶＳＳＱ３＿Ｐａｄとの間のＥＳＤ電圧を吸収する。従って、チップＣｈｉｐの右側の辺の略中央には、３番目に高い電源電圧ＶＣＣ３で動作する複数の入出力セルＩ／Ｏ３が配置されている。３番目に高い電源電圧ＶＣＣ３で動作する複数の入出力セルＩ／Ｏ３に対応して、チップＣｈｉｐの中央の四角形の内部回路Ｉｎｔ＿Ｃｋｔは高電圧内部回路Ｉｎｔ＿Ｃｋｔ３＿ＨＶを含んでいる。
【００６４】
チップＣｈｉｐの下側の辺の右部の電源電圧供給パッドＶｄｄ＿Ｐａｄと接地電圧供給パッドＶｓｓ＿Ｐａｄとの間には１番目に低い電源電圧Ｖｄｄが供給される。チップＣｈｉｐの下側の辺の右部の電源電圧供給パッドＶｄｄ＿Ｐａｄと接地電圧供給パッドＶｓｓ＿Ｐａｄには、低電圧ＥＳＤ保護回路ＥＳＤ＿ＬＶが接続されている。低電圧ＥＳＤ保護回路ＥＳＤ＿ＬＶは、電源電圧供給パッドＶｄｄ＿Ｐａｄと接地電圧供給パッドＶｓｓ＿Ｐａｄとの間のＥＳＤ電圧を吸収する。チップＣｈｉｐの右側の辺の下部と下側の辺の右部とには、１番目に低い電源電圧Ｖｄｄで動作する複数の入出力セルＩ／ＯＬＶが配置されている。１番目に低い電源電圧Ｖｄｄで動作する複数の入出力セルＩ／ＯＬＶに対応して、チップＣｈｉｐの中央の四角形の内部回路Ｉｎｔ＿Ｃｋｔは低電圧内部回路Ｉｎｔ＿Ｃｋｔ＿ＬＶを含んでいる。
【００６５】
チップＣｈｉｐの下側の辺の左部の電源電圧供給パッドＶＣＣ２＿Ｐａｄと接地電圧供給パッドＶＳＳＱ２＿Ｐａｄとの間には２番目に高い電源電圧ＶＣＣ２が供給される。また、チップＣｈｉｐの下側の辺の左部の電源電圧供給パッドＶＣＣ２＿Ｐａｄと接地電圧供給パッドＶＳＳＱ２＿Ｐａｄには高電圧ＥＳＤ保護回路ＥＳＤ２＿ＨＶが接続されている。高電圧ＥＳＤ保護回路ＥＳＤ２＿ＨＶは、電源電圧供給パッドＶＣＣ２＿Ｐａｄと接地電圧供給パッドＶＳＳＱ２＿Ｐａｄとの間のＥＳＤ電圧を吸収する。従って、チップＣｈｉｐの下側の辺の略中央には、２番目に高い電源電圧ＶＣＣ２で動作する複数の入出力セルＩ／Ｏ２が配置されている。２番目に高い電源電圧ＶＣＣ２で動作する複数の入出力セルＩ／Ｏ２に対応して、チップＣｈｉｐの中央の四角形の内部回路Ｉｎｔ＿Ｃｋｔは高電圧内部回路Ｉｎｔ＿Ｃｋｔ２＿ＨＶを含んでいる。
【００６６】
図１０は、半導体集積回路のチップＣｈｉｐがパッケージ封止の状態またはベアチップの状態で応用システム機器の回路基板に実装された後の活性状態の電源投入シーケンスのための外部回路も示している。電源投入シーケンスのための外部回路は、チップＣｈｉｐの外部の複数の抵抗と複数の容量とにより構成されている。通常の電源投入状態では、応用システム機器では半導体集積回路のチップＣｈｉｐの下側の辺の左手の高電源電圧イネーブル端子パッドＶＣＣ＿ＥＮ＿Ｐａｄのイネーブル信号ＶＣＣ＿ＥＮが最初に投入されてハイレベルとなる。ハイレベルのイネーブル信号ＶＣＣ＿ＥＮは、イネーブルセルＶＣＣ＿ＥＮとチップＣｈｉｐの中央の四角形の配線とを介して、複数のＥＳＤ保護回路のイネーブル端子ＥＮに供給される。従って、複数のＥＳＤ保護回路の内部のクランプ用ＮＭＯＳがオフ状態となっている。その後、高電源電圧ＶＣＣ１、ＶＣＣ２、ＶＣＣ３、ＶＣＣ４、低電源電圧Ｖｄｄが投入されるが、複数のＥＳＤ保護回路の内部のクランプ用ＮＭＯＳはオフ状態を維持する。従って、通常の電源投入状態でも複数のＥＳＤ保護回路の内部のクランプ用ＮＭＯＳがオンして不要な電力消費が発生することが回避される。
【００６７】
図１１は、図１０に示した半導体集積回路のチップＣｈｉｐの４辺に配置された入出力セルＩ／ＯＬＶ、Ｉ／Ｏ１、Ｉ／Ｏ２、Ｉ／Ｏ３、Ｉ／Ｏ４の構成を示す図である。図１１（ａ）は、入出力セルが入力セルとして構成された場合を示す。入力セルＩｎｐｕｔ＿Ｃｅｌｌは、入力信号パッドＩｎ＿Ｐａｄの信号を内部回路Ｉｎｔ＿Ｃｋｔに伝達すると伴に、入力信号パッドＩｎ＿ＰａｄのＥＳＤ電圧をダイオードＤ１、Ｄ２で吸収する機能も有している。図１１（ｂ）は、入出力セルが出力セルとして構成された場合を示す出力セルＯｕｔｐｕｔ＿Ｃｅｌｌは、内部回路Ｉｎｔ＿Ｃｋｔからの信号を出力信号パッドＯｕｔｐｕｔ＿Ｐａｄに伝達する機能を有している。
【００６８】
図１２は、本発明の他の具体的な実施の形態による半導体集積回路を示す図である。図１２に示した半導体集積回路のチップＣｈｉｐの全体の構成は、図１０に示した半導体集積回路のチップＣｈｉｐの全体の構成と類似している。図１０に示した半導体集積回路のチップＣｈｉｐと比較すると、図１２に示した半導体集積回路のチップＣｈｉｐではチップ中央の四角形の内部回路は低電圧内部回路Ｉｎｔ＿Ｃｋｔ＿ＬＶのみにより構成されている。また、それによって、高い電源電圧ＶＣＣ１、ＶＣＣ４、ＶＣＣ３、Ｖｃｃ２でそれぞれ動作する入出力セルＩ／Ｏ１、Ｉ／Ｏ４、Ｉ／Ｏ３、Ｉ／Ｏ２は、チップＣｈｉｐの外部からの高レベルの入力信号を低電源電圧Ｖｄｄの低レベルにレベル変換して、チップ中央の四角形の低電圧内部回路Ｉｎｔ＿Ｃｋｔ＿ＬＶに供給する。また、入出力セルＩ／Ｏ１、Ｉ／Ｏ４、Ｉ／Ｏ３、Ｉ／Ｏ２は、チップ中央の四角形の低電圧内部回路Ｉｎｔ＿Ｃｋｔ＿ＬＶの低電源電圧Ｖｄｄの低レベル信号を高い電源電圧ＶＣＣ１、ＶＣＣ４、ＶＣＣ３、Ｖｃｃ２の高レベルにレベル変換してチップ外部を駆動する。
【００６９】
図１３は、図１２に示した半導体集積回路のチップＣｈｉｐに配置された入出力セルＩ／Ｏ１、Ｉ／Ｏ２、Ｉ／Ｏ３、Ｉ／Ｏ４の構成を示す図である。図１３（ａ）は、入出力セルが入力セルとして構成された場合を示す。図１３（ａ）の入力セルＩｎｐｕｔ＿Ｃｅｌｌは、図１１（ａ）の入力セルＩｎｐｕｔ＿Ｃｅｌｌと比較して、チップＣｈｉｐの外部からの高レベルの入力信号を低電源電圧Ｖｄｄの低レベルにレベル変換するレベル変換器ＬＶ＿ＣＮＶを含むものである。図１３（ｂ）の出力セルＯｕｔｐｕｔ＿Ｃｅｌｌは、図１１（ｂ）の出力セルＯｕｔｐｕｔ＿Ｃｅｌｌと比較して、出力信号パッドＯｕｔｐｕｔ＿ＰａｄのＥＳＤ電圧を吸収するダイオードＤ３、Ｄ４と、低電圧内部回路の低電源電圧Ｖｄｄの低レベル信号を高い電源電圧ＶＣＣ１、ＶＣＣ２、ＶＣＣ３、Ｖｃｃ４の高レベルにレベル変換するレベル変換器ＬＶ＿ＣＮＶとを含むものである。
【００７０】
以上本発明者によってなされた発明を実施の形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００７１】
例えば、図１４は、図６乃至図１２の半導体集積回路のチップＣｈｉｐの内部の高電圧ＥＳＤ保護回路ＥＳＤ＿ＨＶの他の構成を示す図である。図１４に示した高電圧ＥＳＤ保護回路ＥＳＤ＿ＨＶは、上記と同様なイネーブル端子パッドＥＮ＿ＰＡＤを持つ。更に、クランプ用高電圧ＮＭＯＳＱｎ１＿ＨＶのＮ型ドレイン、Ｐ型ウェル、Ｎ型ソースにより構成される寄生ＮＰＮ型バイポーラトランジスタも、インバータＩＮＶからの高レベルの出力電圧に応答してオンして、ＥＳＤ電圧を吸収するものである。
【００７２】
また、図１５は、図６乃至図１２の半導体集積回路のチップＣｈｉｐの内部の低電圧ＥＳＤ保護回路ＥＳＤ＿ＬＶの他の構成を示す図である。図１５に示した低電圧ＥＳＤ保護回路ＥＳＤ＿ＬＶは、上記と同様なイネーブル端子パッドＥＮ＿ＰＡＤを持つ。更に、クランプ用低電圧ＮＭＯＳＱｎ１＿ＬＶのＮ型ドレイン、Ｐ型ウェル、Ｎ型ソースにより構成される寄生ＮＰＮ型バイポーラトランジスタも、インバータＩＮＶからの高レベルの出力電圧に応答してオンして、ＥＳＤ電圧を吸収するものである。
【００７３】
更に、図１６は、図６乃至図１２の半導体集積回路のチップＣｈｉｐの内部の高電圧ＥＳＤ保護回路ＥＳＤ＿ＨＶの他の構成を示す図である。図１６に示した高電圧ＥＳＤ保護回路ＥＳＤ＿ＨＶは、上記と同様なイネーブル端子パッドＥＮ＿ＰＡＤを持つ。更に、イネーブル端子パッドＥＮ＿ＰＡＤのイネーブル信号に応答するインバータＩＮＶ１は、従属接続されたＣＭＯＳ多段インバータにより構成されている。インバータＩＮＶ１の従属接続されたＣＭＯＳ多段インバータの比較的大きな遅延時間の間に、ＥＳＤ電圧を吸収することができる。
【図面の簡単な説明】
【００７４】
【図１】図１は、本発明に先立って本発明者等によって検討された半導体集積回路に内蔵されたＥＳＤ保護回路を示す図である。
【図２】図２は、図１に示したＥＳＤ保護回路による半導体集積回路の内部回路の保護動作を説明するための波形図である。
【図３】図３は、本発明の１つの実施の形態による半導体集積回路を示す図である。
【図４】図４は、図３に示した本発明の１つの実施の形態によるＥＳＤ保護回路の動作を説明するための波形図である。
【図５】図５は、本発明の他の１つの実施の形態による半導体集積回路を示す図である。
【図６】図６は、本発明の更に他の１つの実施の形態による半導体集積回路を示す図である。
【図７】図７は、本発明の更に他の１つの実施の形態による半導体集積回路を示す図である。
【図８】図８は、本発明の更にまた他の１つの実施の形態による半導体集積回路を示す図である。
【図９】図９は、本発明の更にまた他の１つの実施の形態による半導体集積回路を示す図である。
【図１０】図１０は、本発明の具体的な実施の形態による半導体集積回路を示す図である。
【図１１】図１１は、図１０に示した半導体集積回路のチップの４辺に配置された入出力セルの構成を示す図である。
【図１２】図１２は、本発明の他の具体的な実施の形態による半導体集積回路を示す図である。
【図１３】図１３は、図１２に示した半導体集積回路のチップに配置された入出力セルの構成を示す図である。
【図１４】図１４は、図６乃至図１２の半導体集積回路のチップの内部の高電圧ＥＳＤ保護回路の他の構成を示す図である。
【図１５】図１５は、図６乃至図１２の半導体集積回路のチップの内部の低電圧ＥＳＤ保護回路の他の構成を示す図である。
【図１６】図１６は、図６乃至図１２の半導体集積回路のチップの内部の高電圧ＥＳＤ保護回路の他の構成を示す図である。
【符号の説明】
【００７５】
Ｃｈｉｐ  チップ
ＥＮ＿ＰＡＤ  イネーブル端子パッド
ＨＩ＿ＰＡＤ  電源電圧供給パッド
ＬＯＷ＿ＰＡＤ  接地電圧供給パッド
ＩＮＶ１  インバータ
Ｑｐ１＿ＨＶ  ＥＳＤ遷移用ＰＭＯＳ
Ｒ１  抵抗
Ｑｎ１＿ＨＶ  クランプ用高電圧ＮＭＯＳ
ＥＳＤ＿ＨＶ  高電圧ＥＳＤ保護回路
Ｑｎ１＿ＬＶ  クランプ用低電圧ＮＭＯＳ
ＥＳＤ＿ＬＶ  低電圧ＥＳＤ保護回路
【図１】
2008244071.tif 000003
【図２】
2008244071.tif 000004
【図３】
2008244071.tif 000005
【図４】
2008244071.tif 000006
【図５】
2008244071.tif 000007
【図６】
2008244071.tif 000008
【図７】
2008244071.tif 000009
【図８】
2008244071.tif 000010
【図９】
2008244071.tif 000011
【図１０】
2008244071.tif 000012
【図１１】
2008244071.tif 000013
【図１２】
2008244071.tif 000014
【図１３】
2008244071.tif 000015
【図１４】
2008244071.tif 000016
【図１５】
2008244071.tif 000017
【図１６】
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