(57)【要約】【課題】本発明は、スイッチイングノイズを低減し半導体集積回路の破壊を防止するサーマルヘッド駆動回路を提供することを目的とする。【解決手段】ｐチャネルＭＯＳトランジスタＱＰ１とｎチャネルＭＯＳトランジスタＱＮ１から構成され矩形波の駆動信号をゲートに供給されて反転するインバータ型ドライブ回路と、インバータ型ドライブ回路の出力する反転された駆動信号をゲートに供給されドレインに接続されたサーマルヘッド１３を駆動するパワーＭＯＳトランジスタＱＮ２を有するサーマルヘッド駆動回路において、ｐチャネルＭＯＳトランジスタＱＰ１のドレインとｎチャネルＭＯＳトランジスタＱＮ１のドレイン間に接続された第１の抵抗Ｒ１と、第１の抵抗とｎチャネルＭＯＳトランジスタＱＮ１のドレインの接続点とパワーＭＯＳトランジスタＱＮ２のゲート間に接続された第２の抵抗Ｒ２とを有する。【選択図】図１
2008193144.tif 000002
【特許請求の範囲】
【請求項１】
ｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタから構成され矩形波の駆動信号をゲートに供給されて反転するインバータ型ドライブ回路と、前記インバータ型ドライブ回路の出力する反転された駆動信号をゲートに供給されドレインに接続されたサーマルヘッドを駆動するパワーＭＯＳトランジスタを有するサーマルヘッド駆動回路において、
前記ｐチャネルＭＯＳトランジスタのドレインと前記ｎチャネルＭＯＳトランジスタのドレイン間に接続された第１の抵抗と、
前記第１の抵抗と前記ｎチャネルＭＯＳトランジスタのドレインの接続点と前記パワーＭＯＳトランジスタのゲート間に接続された第２の抵抗と
を有することを特徴とするサーマルヘッド駆動回路。
【請求項２】
請求項１記載のサーマルヘッド駆動回路において、
前記第１の抵抗と第２の抵抗の接続点と前記ｎチャネルＭＯＳトランジスタのドレイン間に接続された第３の抵抗
を有することを特徴とするサーマルヘッド駆動回路。
【請求項３】
請求項１記載のサーマルヘッド駆動回路において、
前記パワーＭＯＳトランジスタは、ｎチャネルＭＯＳトランジスタであることを特徴とするサーマルヘッド駆動回路。
【請求項４】
ｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタから構成され矩形波の駆動信号をゲートに供給されて反転するインバータ型ドライブ回路と、前記インバータ型ドライブ回路の出力する反転された駆動信号をゲートに供給されドレインに接続されたサーマルヘッドを駆動するパワーＭＯＳトランジスタを有するサーマルヘッド駆動回路において、
前記ｐチャネルＭＯＳトランジスタのドレインと前記ｎチャネルＭＯＳトランジスタのドレイン間に接続された第１の抵抗と、
前記第１の抵抗と前記ｐチャネルＭＯＳトランジスタのドレインの接続点と前記パワーＭＯＳトランジスタのゲート間に接続された第２の抵抗と
を有することを特徴とするサーマルヘッド駆動回路。
【請求項５】
請求項４記載のサーマルヘッド駆動回路において、
前記パワーＭＯＳトランジスタは、ｐチャネルＭＯＳトランジスタであることを特徴とするサーマルヘッド駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、サーマルヘッド駆動回路に関し、インバータ型ドライブ回路とパワーＭＯＳトランジスタを有するサーマルヘッド駆動回路に関する。
【背景技術】
【０００２】
従来から、電流を流すと発熱するサーマルヘッドをライン状に並べ、サーマルヘッド毎に設けられた駆動回路から個々のサーマルヘッドに電流を流すことで、感熱紙のインクを熱溶解して印刷することが行われている。
【０００３】
図７は、従来のサーマルヘッド駆動回路の一例の回路構成図を示す。この回路は半導体集積回路化されており１つのサーマルヘッドを駆動する部分を示している。
【０００４】
同図中、端子１には１ビットの駆動信号（矩形波）が供給されｐチャネルＭＳＯ−ＦＥＴ（電界効果トランジスタ）ＱＰ１及びｎチャネルＭＳＯ−ＦＥＴＱＮ１のゲートに供給される。ＦＥＴＱＰ１のソースは電源Ｖｄｄに接続され、ＦＥＴＱＰ１とＦＥＴＱＮ１のドレインは共通接続され、ＦＥＴＱＮ１のソースは接地されており、ＦＥＴＱＰ１とＦＥＴＱＮ１はインバータ型ドライブ回路を構成している。
【０００５】
ＦＥＴＱＰ１とＦＥＴＱＮ１のドレインには、パワーＭＳＯトランジスタであるｎチャネルＦＥＴＱＮ２のゲートが接続されている。ＦＥＴＱＮ２はソースを接地され、ドレインを半導体集積回路の外部端子２に接続されている。なお、キャパシタＣｉｎはＦＥＴＱＮ２のゲート・ソース間の寄生容量である。外部端子２にはサーマルヘッド３の一端が接続され、サーマルヘッド３の他端には電源Ｖｄｄが接続されている。
【０００６】
なお、特許文献１には、矩形波の立ち上がりと立ち下がりそれぞれを遅らせる回路が記載されている。
【特許文献１】実開平４−１０２３１１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
従来は、端子１に矩形波の駆動信号が供給された場合、ＦＥＴＱＮ２の出力電圧は図４に実線で示すように、立ち上がり時及び立ち下がり時にスイッチイングノイズを含む波形となる。この場合、スイッチイングノイズの最大値が半導体集積回路の耐圧を超えると、半導体集積回路が破壊してしまうという問題があった。
【０００８】
本発明は、上記の点に鑑みなされたもので、スイッチイングノイズを低減し半導体集積回路の破壊を防止するサーマルヘッド駆動回路を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の一実施態様によるサーマルヘッド駆動回路は、ｐチャネルＭＯＳトランジスタ（ＱＰ１）とｎチャネルＭＯＳトランジスタ（ＱＮ１）から構成され矩形波の駆動信号をゲートに供給されて反転するインバータ型ドライブ回路と、前記インバータ型ドライブ回路の出力する反転された駆動信号をゲートに供給されドレインに接続されたサーマルヘッド（１３）を駆動するパワーＭＯＳトランジスタ（ＱＮ２）を有するサーマルヘッド駆動回路において、
前記ｐチャネルＭＯＳトランジスタ（ＱＰ１）のドレインと前記ｎチャネルＭＯＳトランジスタ（ＱＮ１）のドレイン間に接続された第１の抵抗（Ｒ１）と、
前記第１の抵抗（Ｒ１）と前記ｎチャネルＭＯＳトランジスタ（ＱＮ１）のドレインの接続点と前記パワーＭＯＳトランジスタ（ＱＮ２）のゲート間に接続された第２の抵抗（Ｒ２）とを有することにより、駆動信号の立ち上がりと立ち下がりを同様に鈍らせてスイッチイングノイズを低減し半導体集積回路の破壊を防止することができる。
【００１０】
前記サーマルヘッド駆動回路において、
前記第１の抵抗（Ｒ１）と第２の抵抗（Ｒ２）の接続点と前記ｎチャネルＭＯＳトランジスタの（ＱＮ１）ドレイン間に接続された第３の抵抗（Ｒ３）を有する構成とすることができる。
【００１１】
前記サーマルヘッド駆動回路において、
前記パワーＭＯＳトランジスタ（ＱＮ２）は、ｎチャネルＭＯＳトランジスタである構成とすることができる。
【００１２】
本発明の他の一実施態様によるサーマルヘッド駆動回路は、ｐチャネルＭＯＳトランジスタ（ＱＰ１）とｎチャネルＭＯＳトランジスタ（ＱＮ１）から構成され矩形波の駆動信号をゲートに供給されて反転するインバータ型ドライブ回路と、前記インバータ型ドライブ回路の出力する反転された駆動信号をゲートに供給されドレインに接続されたサーマルヘッド（１３）を駆動するパワーＭＯＳトランジスタを有するサーマルヘッド駆動回路において、
前記ｐチャネルＭＯＳトランジスタ（ＱＰ１）のドレインと前記ｎチャネルＭＯＳトランジスタ（ＱＮ１）のドレイン間に接続された第１の抵抗（Ｒ４）と、
前記第１の抵抗（Ｒ４）と前記ｐチャネルＭＯＳトランジスタ（ＱＰ１）のドレインの接続点と前記パワーＭＯＳトランジスタ（ＱＰ２）のゲート間に接続された第２の抵抗（Ｒ５）とを有することにより、駆動信号の立ち上がりと立ち下がりを同様に鈍らせてスイッチイングノイズを低減し半導体集積回路の破壊を防止することができる。
【００１３】
前記サーマルヘッド駆動回路において、
前記パワーＭＯＳトランジスタ（ＱＰ２）は、ｐチャネルＭＯＳトランジスタである構成とすることができる。
【００１４】
なお、上記括弧内の参照符号は、理解を容易にするために付したものであり、一例にすぎず、図示の態様に限定されるものではない。
【発明の効果】
【００１５】
本発明によれば、駆動信号の立ち上がりと立ち下がりを同様に鈍らせてスイッチイングノイズを低減し半導体集積回路の破壊を防止することができる。
【発明を実施するための最良の形態】
【００１６】
＜サーマルヘッド駆動回路の一実施形態＞
図１は、本発明のサーマルヘッド駆動回路の一実施形態の回路構成図を示す。この回路は半導体集積回路化されており、１つのサーマルヘッドを駆動する部分を示している。なお、サーマルヘッドは例えば数１０〜数１００個をライン状に並べられており、各サーマルヘッドに対して図１の駆動回路が設けられ、半導体集積回路には図１の駆動回路がサーマルヘッドの個数分だけ形成されている。
【００１７】
同図中、端子１１には１ビットの駆動信号（矩形波）が供給されｐチャネルＭＯＳ−ＦＥＴＱＰ１及びｎチャネルＭＯＳ−ＦＥＴＱＮ１のゲートに供給される。ＦＥＴＱＰ１のソースは電源Ｖｄｄに接続され、ＦＥＴＱＰ１のドレインは抵抗Ｒ１を介してＦＥＴＱＮ１のドレインに接続され、ＦＥＴＱＮ１のソースは接地されており、ＦＥＴＱＰ１とＦＥＴＱＮ１はインバータ型ドライブ回路を構成している。
【００１８】
抵抗Ｒ１とＦＥＴＱＮ１のドレインの接続点は抵抗Ｒ２を介してパワーＭＳＯトランジスタであるｎチャネルＦＥＴＱＮ２のゲートに接続されている。ＦＥＴＱＮ２はソースを接地され、ドレインを半導体集積回路の外部端子１２に接続されている。
【００１９】
なお、キャパシタＣｉｎはＦＥＴＱＮ２のゲート・ソース間の寄生容量である。外部端子１２にはサーマルヘッド１３の一端が接続され、サーマルヘッド１３の他端には電源Ｖｄｄが接続されている。
【００２０】
上記のＦＥＴＱＮ２のキャパシタＣｉｎと抵抗Ｒ１，Ｒ２でキャパシタＣｉｎの充電時定数が決定され、キャパシタＣｉｎと抵抗Ｒ２でキャパシタＣｉｎの放電時定数が決定される。
【００２１】
図２（Ａ）に示すように、端子１１に供給される駆動信号が立ち下がると、ＦＥＴＱＰ１はオンしてＦＥＴＱＮ１はオフし、ＦＥＴＱＮ２のゲート電圧は図２（Ｂ）に破線で示すように傾きｔｒで立ち上がりＦＥＴＱＮ２はオンする。これにより、サーマルヘッド１３に電流が流れ、サーマルヘッド１３が発熱する。
【００２２】
また、駆動信号が立ち上がると、ＦＥＴＱＰ１はオフしてＦＥＴＱＮ１はオンし、ＦＥＴＱＮ２のゲート電圧は図２（Ｂ）に破線で示すように傾きｔｆで立ち下がりＦＥＴＱＮ２はオフし、サーマルヘッド１３を流れる電流は遮断される。
【００２３】
ここで、パワーＭＳＯトランジスタであるＦＥＴＱＮ２がオン／オフする閾値電圧ＶｔｈがＶｄｄ／２であれば、図３に示す充電波形Ｗ１がＶｄｄ／２となる時刻ｔ３における傾きΔＶ１とし、放電波形Ｗ２がＶｄｄ／２となる時刻ｔ３における傾きΔＶ２とし、時間Ｔとすると、ΔＶ１／Ｔ＝ΔＶ２／Ｔとなり、立ち上がりと立ち下がりの時定数は同一となる。
【００２４】
しかし、ｎチャネルＦＥＴＱＮ２の閾値電圧Ｖｔｈは通常１Ｖ程度であるため、充電波形Ｗ１が閾値電圧Ｖｔｈ（＝１Ｖ）となる時刻ｔ１における傾きΔＶ３とし、放電波形Ｗ２が閾値電圧Ｖｔｈとなる時刻ｔ４における傾きΔＶ４とすると、ΔＶ３／Ｔ≠ΔＶ４／Ｔとなる。つまり、立ち上がりと立ち下がりの時定数を異ならせなければ、駆動信号の立ち上がり開始からパワーＭＳＯトランジスタがオンするまでの時間（図２（Ｂ）の傾きｔｒに対応）と、駆動信号の立ち下がり開始からパワーＭＳＯトランジスタがオフするまでの時間（図２（Ｂ）の傾きｔｆに対応）を一致させることができない。
【００２５】
これを一致させるために、放電波形Ｗ３が閾値電圧Ｖｔｈとなる時刻ｔ２における傾きΔＶ５として、ΔＶ５／Ｔ＝ΔＶ４／Ｔとなるように抵抗Ｒ１，Ｒ２を設定して放電波形Ｗ３を決定する。これにより、上記のＦＥＴＱＮ２のキャパシタＣｉｎと抵抗Ｒ１，Ｒ２でキャパシタＣｉｎの充電時定数が決定され、キャパシタＣｉｎと抵抗Ｒ２でキャパシタＣｉｎの放電時定数が決定される構成としている。
【００２６】
このように、抵抗Ｒ１，Ｒ２を追加しただけの簡単な構成で、駆動信号の立ち上がりと立ち下がりを同様に鈍らせることにより、ＦＥＴＱＮ２の出力電圧波形は図４に破線で示すように、立ち上がり時及び立ち下がり時のスイッチイングノイズが低減され、これによって半導体集積回路の破壊を防止することができる。
【００２７】
＜サーマルヘッド駆動回路の一実施形態の変形例＞
図５は、本発明のサーマルヘッド駆動回路の一実施形態の変形例の回路構成図を示す。この回路は半導体集積回路化されており１つのサーマルヘッドを駆動する部分を示している。
【００２８】
同図中、端子１１には１ビットの駆動信号（矩形波）が供給されｐチャネルＭＯＳ−ＦＥＴＱＰ１及びｎチャネルＭＯＳ−ＦＥＴＱＮ１のゲートに供給される。ＦＥＴＱＰ１のソースは電源Ｖｄｄに接続され、ＦＥＴＱＰ１のドレインは直列接続された抵抗Ｒ１，Ｒ３を介してＦＥＴＱＮ１のドレインに接続され、ＦＥＴＱＮ１のソースは接地されており、ＦＥＴＱＰ１とＦＥＴＱＮ１はインバータ型ドライブ回路を構成している。
【００２９】
抵抗Ｒ１と抵抗Ｒ３の接続点は抵抗Ｒ２を介してパワーＭＳＯトランジスタであるｎチャネルＦＥＴＱＮ２のゲートに接続されている。ＦＥＴＱＮ２はソースを接地され、ドレインを半導体集積回路の外部端子１２に接続されている。換言すると、抵抗Ｒ１と抵抗Ｒ２の接続点は抵抗Ｒ３を介してＦＥＴＱＮ１のドレインに接続されている。
【００３０】
なお、キャパシタＣｉｎはＦＥＴＱＮ２のゲート・ソース間の寄生容量である。外部端子１２にはサーマルヘッド１３の一端が接続され、サーマルヘッド１３の他端には電源Ｖｄｄが接続されている。
【００３１】
上記のＦＥＴＱＮ２のキャパシタＣｉｎと抵抗Ｒ１，Ｒ２でキャパシタＣｉｎの充電時定数が決定され、キャパシタＣｉｎと抵抗Ｒ２，Ｒ３でキャパシタＣｉｎの放電時定数が決定される。
【００３２】
この変形例では、立ち上がり時及び立ち下がり時のスイッチイングノイズが低減され、半導体集積回路の破壊を防止することができる。また、抵抗Ｒ１〜Ｒ３の抵抗値を設定するときの自由度が向上する。
【００３３】
＜サーマルヘッド駆動回路の他の実施形態＞
図６は、本発明のサーマルヘッド駆動回路の他の実施形態の回路構成図を示す。この回路は半導体集積回路化されており１つのサーマルヘッドを駆動する部分を示している。この実施形態はパワーＭＳＯトランジスタとしてｐチャネルＭＯＳ−ＦＥＴを用いたものである。
【００３４】
同図中、端子１１には１ビットの駆動信号（矩形波）が供給されｐチャネルＭＯＳ−ＦＥＴＱＰ１及びｎチャネルＭＯＳ−ＦＥＴＱＮ１のゲートに供給される。ＦＥＴＱＰ１のソースは電源Ｖｄｄに接続され、ＦＥＴＱＰ１のドレインは直列接続された抵抗Ｒ４を介してＦＥＴＱＮ１のドレインに接続され、ＦＥＴＱＮ１のソースは接地されており、ＦＥＴＱＰ１とＦＥＴＱＮ１はインバータ型ドライブ回路を構成している。
【００３５】
抵抗Ｒ４とＦＥＴＱＰ１のドレインの接続点は抵抗Ｒ５を介してパワーＭＳＯトランジスタであるｐチャネルＦＥＴＱＰ２のゲートに接続されている。ＦＥＴＱＰ２はソースを電源Ｖｄｄに接続され、ドレインを半導体集積回路の外部端子１２に接続されている。
【００３６】
なお、キャパシタＣｉｐはＦＥＴＱＰ２のゲート・ソース間の寄生容量である。外部端子１２にはサーマルヘッド１３の一端が接続され、サーマルヘッド１３の他端は接地されている。
【００３７】
上記のＦＥＴＱＮ２のキャパシタＣｉｐと抵抗Ｒ５でキャパシタＣｉｐの充電時定数が決定され、キャパシタＣｉｐと抵抗Ｒ４，Ｒ５でキャパシタＣｉｐの放電時定数が決定される。
【００３８】
この実施形態でも、立ち上がり時及び立ち下がり時のスイッチイングノイズが低減され、半導体集積回路の破壊を防止することができる。
【００３９】
なお、図６においても図５と同様に抵抗Ｒ６を追加し、ＦＥＴＱＰ１のドレインを直列接続された抵抗Ｒ６，Ｒ４を介してＦＥＴＱＮ１のドレインに接続し、抵抗Ｒ６，Ｒ４の接続点を抵抗Ｒ５を介してＦＥＴＱＰ２のゲートに接続する構成としても良い。
【図面の簡単な説明】
【００４０】
【図１】本発明のサーマルヘッド駆動回路の一実施形態の回路構成図である。
【図２】駆動信号とパワーＭＳＯトランジスタのゲート電圧の波形図である。
【図３】本発明を説明するための図である。
【図４】パワーＭＳＯトランジスタの出力電圧波形を示す図である。
【図５】本発明のサーマルヘッド駆動回路の一実施形態の変形例の回路構成図である。
【図６】本発明のサーマルヘッド駆動回路の他の実施形態の回路構成図である。
【図７】従来のサーマルヘッド駆動回路の一例の回路構成図である。
【符号の説明】
【００４１】
１１  端子
１２  外部端子
１３  サーマルヘッド
Ｃｉｎ，Ｃｉｐ  キャパシタ
ＱＰ１，ＱＰ２  ｐチャネルＭＯＳ−ＦＥＴ
ＱＮ１，ＱＮ２  ｎチャネルＭＯＳ−ＦＥＴ
Ｒ１〜Ｒ５  抵抗
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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