(57)【要約】【課題】発振周波数の可変範囲を大きくすることができる電圧制御発振器を提供する。【解決手段】本発明による電圧制御発振器は、ＬＣ共振回路１と、ＬＣ共振回路１と電源ＶＤＤ及び電源ＶＳＳとの間に設けられ、複数の負性抵抗を備える負性抵抗部２、３と、複数の容量群４１〜４４と、複数の負性抵抗回路と、複数の容量群４１〜４４とから選択的に任意の数の負性抵抗回路と容量群とをＬＣ共振回路１に接続する選択回路１０７とを具備する。選択回路１０７によって選択接続された負性抵抗回路は、共振回路１に電流を供給する。ＬＣ共振回路１は、選択回路１０７によって選択接続された容量群によって決定される周波数ｆｖｃｏで発振する。【選択図】図２
2008252774.tif 000002
【特許請求の範囲】
【請求項１】
出力端子対間に接続されるインダクタ素子と、前記インダクタ素子に並列接続された可変容量とを有するＬＣ共振回路と、
前記ＬＣ共振回路と電源との間に設けられる複数の負性抵抗回路と、
複数の容量群と、
前記複数の負性抵抗回路から任意の数の負性抵抗回路を選択し、前記出力端子対を介して前記ＬＣ共振回路に並列接続する第１のスイッチ回路と、
前記複数の容量群から任意の数の容量群を選択し、前記出力端子対を介して前記ＬＣ共振回路に接続する第２のスイッチ回路と、
を具備し、
前記選択接続された負性抵抗回路は、前記ＬＣ共振回路に電流を供給し、
前記ＬＣ共振回路は、前記選択接続された容量群によって決定される周波数で発振し、前記出力端子対から前記周波数に応じた差動信号を出力する
電圧制御発振器。
【請求項２】
請求項１に記載の電圧制御発振器において、
第１のスイッチ回路は、前記第２のスイッチ回路によって前記ＬＣ共振回路に選択接続された容量群の容量値に対応する数の負性抵抗回路を、前記ＬＣ共振回路に並列接続する
電圧制御発振器。
【請求項３】
請求項１又は２に記載の電圧制御発振器において、
前記電源は第１の電源を備え、
前記複数の負性抵抗回路は第１の負性抵抗回路を備え、
前記第１の負性抵抗回路は、
ドレインが前記出力端子対の一方を介して前記ＬＣ共振回路に接続され、ソースが前記第１の電源に接続される第１の導電型の第１のトランジスタと、
ドレインが前記出力端子対の他方を介して前記ＬＣ共振回路に接続され、ソースが前記第１の電源に接続される第１の導電型の第２のトランジスタと、
を備え、
前記第１のスイッチ回路は、前記第１及び第２のトランジスタのゲートと前記出力端子対との接続を制御する
電圧制御発振器。
【請求項４】
請求項３に記載の電圧制御発振器において、
前記電源は第２の電源を更に備え、
前記複数の負性抵抗回路は、第２の負性抵抗回路を更に備え、
前記第２の負性抵抗回路は、
ドレインが前記出力端子対の一方を介して前記ＬＣ共振回路に接続され、ソースが前記第２の電源に接続される第２の導電型の第３のトランジスタと、
ドレインが前記出力端子対の他方を介して前記ＬＣ共振回路に接続され、ソースが前記第２の電源に接続される第２の導電型の第４のトランジスタと、
を備え、
前記第１のスイッチ回路は、前記第３及び第４のトランジスタのゲートと前記出力端子対との接続を制御する
電圧制御発振器。
【請求項５】
請求項３に記載の電圧制御発振器において、
前記第１のスイッチ回路は、前記第１のトランジスタのゲートと前記出力端子対の他方との間に接続される第１のトランスミッションゲートと、前記第２のトランジスタのゲートと前記出力端子対の一方との間に接続される第２のトランスミッションゲートとを含み、
前記第１及び２のトランスミッションゲートは、前記第１及び第２のトランジスタのゲートと前記出力端子対との接続を制御する
電圧制御発振器。
【請求項６】
請求項４に記載の電圧制御発振器において、
前記第１のスイッチ回路は、前記第３のトランジスタのゲートと前記出力端子対の他方との間に接続される第３のトランスミッションゲートと、前記第４のトランジスタのゲートと前記出力端子対の一方との間に接続される第４のトランスミッションゲートとを更に含み、
前記第３及び４のトランスミッションゲートは、前記第３及び第４のトランジスタのゲートと前記出力端子対との接続を制御する
電圧制御発振器。
【請求項７】
請求項１から６いずれか１項に記載の電圧制御発振器において、
前記第２のスイッチ回路は、複数のスイッチ素子を備え、
前記複数の容量群の各々は、一端が前記出力端子対の一方を介して前記ＬＣ共振回路に接続され、他端が前記複数のスイッチ素子を介して基準電極にそれぞれ接続される複数の容量素子を備え、
前記複数のスイッチ素子のそれぞれは、前記複数の容量素子と前記基準電極との接続を制御する
電圧制御発振器。
【請求項８】
請求項７に記載の電圧制御発振器において、
モード信号に応じて複数のスイッチ制御信号を生成する選択回路を更に具備し、
前記第１のスイッチ回路は、前記モード信号に応じて、前記ＬＣ共振回路に接続する容量群の容量値に対応する数の負性抵抗回路を、前記ＬＣ共振回路に並列接続し、
前記複数のスイッチ素子のそれぞれは、前記複数のスイッチ制御信号に基づいて前記複数の容量素子と前記基準電極との接続を制御する
電圧制御発振器。
【請求項９】
請求項７又は８に記載の電圧制御発振器において、
前記電源は２つの電源を備え、前記基準電極は、前記第２つの電源の一方である
電圧制御発振器。
【請求項１０】
請求項８に記載の電圧制御発振器において、
前記選択回路は、
前記モード信号とスイッチ制御信号とが入力される論理回路を備え、
前記論理回路は、前記モード信号と前記スイッチ制御信号との論理演算により、前記複数のスイッチ制御信号を生成する
電圧制御発振器。
【請求項１１】
出力端子対間に接続されるインダクタ素子と、前記インダクタ素子に並列接続された可変容量とを有するＬＣ共振回路を具備する電圧制御発振器において、
（Ａ）第１のスイッチ回路が、複数の負性抵抗回路から任意の数の負性抵抗回路を選択し、前記出力端子対を介してＬＣ共振回路に並列接続するステップと、
（Ｂ）第２のスイッチ回路が、複数の容量群から任意の数の容量群を選択し、前記出力端子対を介して前記ＬＣ共振回路に接続するステップと、
（Ｃ）前記選択接続された負性抵抗回路が、前記ＬＣ共振回路に電流を供給するステップと、
（Ｄ）前記ＬＣ共振回路が、前記選択接続された容量群によって決定される周波数で発振し、前記出力端子対から前記周波数に応じた差動信号を出力するステップと、
を具備する
電圧制御発振方法。
【請求項１２】
請求項１１に記載の電圧制御発振方法において、
前記ステップ（Ａ）は、前記第１のスイッチ回路が、前記ＬＣ共振回路に接続された前記容量群の容量値に対応する数の負性抵抗回路を前記ＬＣ共振回路に並列接続するステップを備える
電圧制御発振方法。
【請求項１３】
請求項１１又は１２に記載の電圧制御発振方法において、
前記複数の負性抵抗回路は第１の負性抵抗回路を備え、
前記第１の負性抵抗回路は、
ドレインが前記出力端子対の一方を介して前記ＬＣ共振回路に接続され、ソースが第１の電源に接続される第１の導電型の第１のトランジスタと、
ドレインが前記出力端子対の他方を介して前記ＬＣ共振回路に接続され、ソースが前記第１の電源に接続される第１の導電型の第２のトランジスタとを備え、
前記ステップ（Ａ）は、前記第１のスイッチ回路が、前記第１及び第２のトランジスタのゲートと前記出力端子対との接続を制御するステップを備える
電圧制御発振方法。
【請求項１４】
請求項１３に記載の電圧制御発振方法において、
ドレインが前記出力端子対の一方を介して前記ＬＣ共振回路に接続され、ソースが第２の電源に接続される第２の導電型の第３のトランジスタと、
ドレインが前記出力端子対の他方を介して前記ＬＣ共振回路に接続され、ソースが前記第２の電源に接続される第２の導電型の第４のトランジスタとを備え、
前記ステップ（Ａ）は、前記第１のスイッチ回路が、前記第３及び第４のトランジスタのゲートと前記出力端子対との接続を制御するステップを更に備える
電圧制御発振方法。
【請求項１５】
前記第２のスイッチ回路は、複数のスイッチ素子を備え、
前記複数の容量群の各々は、一端が前記出力端子対の一方を介して前記ＬＣ共振回路に接続され、他端が前記複数のスイッチ素子を介して基準電極にそれぞれ接続される複数の容量素子を備え、
前記ステップ（Ｂ）は、前記複数のスイッチ素子のそれぞれが、前記複数の容量素子と前記基準電極との接続を制御するステップを備える
電圧制御発振方法。
【請求項１６】
請求項１４に記載の電圧制御発振方法において、
（Ｅ）選択回路が、モード信号に応じて複数のスイッチ制御信号を生成するステップを更に具備し、
前記ステップ（Ａ）は、前記第１のスイッチ回路が、前記モード信号に応じて前記ＬＣ共振回路に接続する容量群の容量値に対応する数の負性抵抗回路を前記ＬＣ共振回路に並列接続するステップを備え、
前記ステップ（Ｂ）は、前記複数のスイッチ素子のそれぞれが、前記複数のスイッチ制御信号に基づいて前記複数の容量素子と前記基準電極との接続を制御するステップを備える
電圧制御発振方法。
【請求項１７】
請求項１４又は１５に記載の電圧制御発振方法において、
前記電源は２つの電源を備え、前記基準電極は、前記第２つの電源の一方である
電圧制御発振方法。
【請求項１８】
請求項１５に記載の電圧制御発振方法において、
前記ステップ（Ｅ）は、
論理回路に前記モード信号とスイッチ制御信号とを入力するステップと、
前記論理回路が、前記モード信号と前記スイッチ制御信号との論理演算により、前記複数のスイッチ制御信号を生成するするステップと、
を備える電圧制御発振方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電圧制御発振器に関し、特にＬＣ共振回路を利用した電圧制御発振器に関する。
【背景技術】
【０００２】
ＰＬＬ回路は、カウンタが組み込まれることで入力信号の整数倍の周波数で信号を出力することが可能である。このため、マイクロプロセッサの内部クロック周波数を、外部クロックの整数倍にして高速化する技術にも応用されている。ＰＬＬ回路は、例えばＳｅｒＤｅｓ（ＳＥＲｉａｌｉｚｅｒ／ＤＥＳｅｒｉａｌｉｚｅｒ）に等の多くの高速デバイスに採用されている。又、このようなＰＬＬ回路の周波数を制御する電圧制御発振器として、ＬＣ共振回路を用いた電圧制御発振器が普及している。
【０００３】
ＬＣ共振回路を利用した従来技術による電圧制御発振器が、特開２００４−１４０４７１号公報に記載されている（特許文献１参照）。特許文献１に記載の電圧制御発振器は、入力される電圧に応じて出力信号の周波数を変化することができる。このため、複数の周波数に応じた発振動作が可能となる。
【０００４】
図７は、従来技術による電圧制御発振器の構成を示す回路図である。従来技術による電圧制御発振器２００は、ＬＣ共振回路１０と、ともに負性コンダクタンスを有するＰチャネルクロスカップルトランジスタ２０及びＮチャネルクロスカップルトランジスタ３０と、容量スイッチ群４１０及び４２０とを具備する。
【０００５】
ＬＣ共振回路１０は、出力端子６０、７０を介して並列接続されるインダクタＬ１０と可変容量Ｃ１０、Ｃ２０とを備える。共振回路１０は、負性抵抗となるＰチャネルクロスカップルトランジスタ２０を介して第１の電源ＶＤＤ（以下、電源ＶＤＤと称す）に接続され、負性抵抗となるＮチャネルクロスカップルトランジスタ３０を介して第２の電源ＶＳＳ（以下、電源ＶＳＳと称す）と接続される。可変容量Ｃ１０と可変容量Ｃ２０とは制御電圧入力端子５０を介して接続される。可変容量Ｃ１０及びＣ２０の容量値は制御電圧入力端子５０に入力される制御電圧に応じて変動する。
【０００６】
Ｐチャネルクロスカップルトランジスタ２０は、Ｐチャネル型ＭＯＳトランジスタＰ１０及びＰ２０（以下トランジスタＰ１０、Ｐ２０と称す）を備え、負性抵抗を構成する。詳細には、トランジスタＰ１０、Ｐ２０のそれぞれのソース／ドレインの一方は、第１の電源ＶＤＤに接続される。トランジスタＰ１０のソース／ドレインの他方は出力端子６０に接続され、ゲートは出力端子７０に接続される。又、トランジスタＰ２０のソース／ドレインの他方は出力端子７０に接続され、ゲートは出力端子６０に接続される。すなわち、トランジスタＰ１０とＰ２０はクロスカップル接続される。
【０００７】
同様に、Ｎチャネルクロスカップルトランジスタ３０は、Ｎチャネル型ＭＯＳトランジスタＮ１０及びＮ２０（以下トランジスタＮ１０、Ｎ２０と称す）を備え、負性抵抗を構成する。詳細には、トランジスタＮ１０、Ｎ２０のそれぞれのソース／ドレインの一方は、第２の電源ＶＳＳに接続される。トランジスタＮ１０のソース／ドレインの他方は出力端子６０に接続され、ゲートは出力端子７０に接続される。又、トランジスタＮ２０のソース／ドレインの他方は出力端子７０に接続され、ゲートは出力端子６０に接続される。ここで、トランジスタＰ１０とトランジスタＮ１０のゲートは出力端子７０を介して相互に接続される。同様にトランジスタＰ２０とトランジスタＮ２０のゲートは出力端子６０を介して相互に接続される。
【０００８】
容量スイッチ群４１０は、出力端子７０と電源ＶＳＳとの間に設けられた複数の容量Ｃ１１０〜Ｃ１１３と複数のスイッチＳ１１０〜Ｓ１１３とを備える。複数の容量Ｃ１１０〜Ｃ１１３は、それぞれ複数のスイッチＳ１１０〜Ｓ１１３を介して電源ＶＳＳに接続される。複数のスイッチＳ１１０〜Ｓ１１３は、それぞれスイッチ制御信号ＳＷ０００〜ＳＷ３００によってオン・オフが制御され、容量Ｃ１１０〜Ｃ１１３と電源ＶＳＳとを選択的に接続する。同様に、容量スイッチ群４２０は、出力端子６０と電源ＶＳＳとの間に設けられた複数の容量Ｃ１２０〜Ｃ１２３と複数のスイッチＳ１２０〜Ｓ１２３とを備える。複数の容量Ｃ１２０〜Ｃ１２３は、それぞれ複数のスイッチＳ１２０〜Ｓ１２３を介して電源ＶＳＳに接続される。複数のスイッチＳ１２０〜Ｓ１２３は、それぞれスイッチ制御信号ＳＷ０００〜ＳＷ３００によってオン・オフが制御され、容量Ｃ１２０〜Ｃ１２３と電源ＶＳＳとを選択的に接続する。
【０００９】
以上のような構成により、従来技術による電圧制御発振器２００は、ＬＣ共振回路１０における共振周波数で発振し、その共振周波数を有するクロック信号が出力端子６０及び７０から差動信号として出力される。この際、可変容量Ｃ１０、Ｃ２０の容量値に応じて共振周波数が変化する。すなわち、差動信号の発振周波数は、制御電圧入力端子５０に入力される電圧によって変化する。
【００１０】
更に、容量スイッチ群４１０、４２０内の容量は、スイッチ制御信号ＳＷ０００〜ＳＷ３００に応じてＬＣ共振回路１０に選択的に接続される。ＬＣ共振回路１０の共振周波数は、接続される容量の大きさに応じて変化する。このため、図８に示すようにスイッチ制御信号ＳＷ０００〜ＳＷ３００によって、電圧制御発振器２００の発振周波数の可変範囲を±５〜１０％の範囲で非連続的に制御することができる。例えば、スイッチＳ１１０〜Ｓ１１３及びスイッチＳ１２０〜Ｓ１２３が全てオンとなり、全ての容量Ｃ１１０〜Ｃ１１３及び容量Ｃ１２０〜Ｃ１２３が、ＬＣ共振回路１０に接続されると、ＬＣ共振回路１０を含む共振回路全体の容量値が大きくなるため差動信号の発振周波数は相対的に低くなる。これとは逆に、スイッチＳ１１０〜Ｓ１１３及びスイッチＳ１２０〜Ｓ１２３が全てオフとなり、全ての容量Ｃ１１０〜Ｃ１１３及び容量Ｃ１２０〜Ｃ１２３が、ＬＣ共振回路１０に接続されない場合、ＬＣ共振回路１０全体の容量値が小さくなるため、差動信号の発振周波数は相対的に高くなる。
【００１１】
ＬＣ共振回路を利用した電圧制御発振器は、リングオシレータ型電圧制御発振器に比べて、以下のような利点を有する。第１の利点は、より高い発振周波数を得ることができる。第２の利点は、雑音が少ないことである。第３の利点は、制御電圧に対する発振周波数の変化（周波数可変幅）が小さく、制御電圧に重畳される雑音に対する発振周波数の変動が小さいため雑音が小さい。しかし、第３の利点の裏返しとして、制御電圧に対する発振周波数の変化は小さいため、所望の発振周波数を実現する設計が困難であった。このような欠点を補うため、従来技術による電圧制御発振器２００は、容量スイッチ群４１０及び４２０を備えることで、ＬＣ共振回路を利用しながら、発振周波数を５〜１０％の可変範囲で制御することが可能となった。
【特許文献１】特開２００４−１４０４７１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
従来技術による電圧制御発振器の発振周波数の可変範囲は最大で±１０％程度である。容量スイッチ群４１０、４２０の最大容量値を大きくすれば、周波数可変範囲を拡大することはできる。しかし、容量値を大きくすると、ＬＣ共振回路は、発振条件、すなわちｇｍ／ｇｌ≧１を満足しなくなり、発振動作を停止する可能性がある。ただし、ｇｍはクロスカップルトランジスタの相互コンダクタンス、ｇｌはＬＣ共振回路（ＬＣ共振回路１０と容量スイッチ群４１０、４２０とを含む共振回路）のコンダクタンスである。
【００１３】
一方、例えば、１つの製品で複数のアプリケーションに対応させることを要求される場合がある。この場合ＰＬＬ回路としては、そのアプリケーションに応じた複数の周波数を出力する必要がある。この場合、電圧制御発振器も複数の周波数を発振することが要求される。すなわち、広範囲の周波数範囲の中から所望の周波数の信号を選択して利用できる電圧制御発振器の登場が期待されている。
【課題を解決するための手段】
【００１４】
上記の課題を解決するために、本発明は、以下に述べられる手段を採用する。その手段を構成する技術的事項の記述には、［特許請求の範囲］の記載と［発明を実施するための最良の形態］の記載との対応関係を明らかにするために、［発明を実施するための最良の形態］で使用される番号・符号が付加されている。ただし、付加された番号・符号は、［特許請求の範囲］に記載されている発明の技術的範囲を限定的に解釈するために用いてはならない。
【００１５】
本発明による電圧制御発振器は、出力端子対（６、７）間に接続されるインダクタ素子（Ｌ１）と、インダクタ素子（Ｌ１）に並列接続された可変容量（Ｃ１、Ｃ２）とを有するＬＣ共振回路（１）と、ＬＣ共振回路（１）と電源（ＶＤＤ又はＶＳＳ）との間に設けられる複数の負性抵抗回路と、複数の容量群と、複数の負性抵抗回路から任意の数の負性抵抗回路を選択し、出力端子対（６、７）を介してＬＣ共振回路（１）に並列接続する第１のスイッチ回路と、複数の容量群から任意の数の容量群を選択し、出力端子対（６、７）を介してＬＣ共振回路に接続する第２のスイッチ回路とを具備する。第１のスイッチ回路によって選択接続された負性抵抗回路は、ＬＣ共振回路（１）に電流を供給する。ＬＣ共振回路（１）は、第２のスイッチ回路によって選択接続された容量群によって決定される周波数で発振し、出力端子対（６、７）からこの周波数に応じた差動信号を出力する。
【００１６】
ここで、第１のスイッチ回路は、第２のスイッチ回路によってＬＣ共振回路（１）に選択接続された容量群の容量値に対応する数の負性抵抗回路を、ＬＣ共振回路（１）に並列接続することが好ましい。
【００１７】
複数の負性抵抗回路は、ドレインが出力端子対の一方（７）を介してＬＣ共振回路（１）に接続され、ソースが第１の電源（例えばＶＤＤ）に接続される第１の導電型の第１のトランジスタ（例えばＰ２）と、ドレインが出力端子対の他方（６）を介してＬＣ共振回路（１）に接続され、ソースが第１の電源（例えばＶＤＤ）に接続される第１の導電型の第２のトランジスタ（例えばＰ５）とを有する負性抵抗回路を備えることが好ましい。この際、第１のスイッチ回路（例えばＰ３、Ｔ１、Ｐ６、及びＴ２）は、第１及び第２のトランジスタ（例えばＰ２及びＰ５）のゲートと出力端子対（６、７）との接続を制御する。更に、複数の負性抵抗回路は、ドレインが出力端子対の一方（７）を介してＬＣ共振回路（１）に接続され、ソースが第２の電源（例えばＶＳＳ）に接続される第２の導電型の第３のトランジスタ（例えばＮ２）と、ドレインが出力端子対の他方（６）を介してＬＣ共振回路（１）に接続され、ソースが第２の電源（例えばＶＳＳ）に接続される第２の導電型の第４のトランジスタ（例えばＮ５）とを有する負性抵抗回路を備えることが好ましい。この際、第１のスイッチ回路（例えば、Ｎ３、Ｔ３、Ｎ６、及びＴ４）は、第３及び第４のトランジスタ（例えばＮ２及びＮ５）のゲートと出力端子対（６、７）との接続を制御することが好ましい。
【００１８】
第２のスイッチ回路は、複数のスイッチ素子（例えばＳ１０）を備える。又、複数の容量群の各々は、一端が出力端子対の一方（７）を介してＬＣ共振回路（１）に接続され、他端が複数のスイッチ素子を介して基準電極（ＶＳＳ）にそれぞれ接続される複数の容量素子（例えばＣ１０）を備える。この場合、複数のスイッチ素子のそれぞれ（例えばＳ１０）は、複数の容量素子（例えばＣ１０）と基準電極（ＶＳＳ）との接続を制御する。
【００１９】
更に、モード信号（ＭＯＤＥ）に応じて複数のスイッチ制御信号を生成する選択回路（１０７）を更に具備することが好ましい。この際、第１のスイッチ回路は、モード信号（ＭＯＤＥ）に応じて、ＬＣ共振回路（１）に接続する容量群の容量値に対応する数の負性抵抗回路を、ＬＣ共振回路（１）に並列接続する。又、複数のスイッチ素子のそれぞれ（例えばＳ１０）は、複数のスイッチ制御信号（例えばＳＷ００）に基づいて複数の容量素子（例えばＣ１０）と基準電極（ＶＳＳ）との接続を制御する。
【００２０】
本発明による電圧制御発振器（１００）は、ＰＬＬ回路（１０００）に設けられることが好ましい。
【００２１】
更に、本発明による電圧制御発振方法は、出力端子対（６、７）間に接続されるインダクタ素子（Ｌ１）と、インダクタ素子（Ｌ１）に並列接続された可変容量（Ｃ１、Ｃ２）とを有するＬＣ共振回路（１）を具備する電圧制御発振器において、（Ａ）第１のスイッチ回路が、複数の負性抵抗回路から任意の数の負性抵抗回路を選択し、出力端子対（６、７）を介してＬＣ共振回路に並列接続するステップと、（Ｂ）第２のスイッチ回路が、複数の容量群から任意の数の容量群を選択し、出力端子対（６、７）を介してＬＣ共振回路（１）に接続するステップと、（Ｃ）第１のスイッチ回路によって選択接続された負性抵抗回路が、ＬＣ共振回路（１）に電流を供給するステップと、（Ｄ）ＬＣ共振回路（１）が、第２のスイッチ回路によって選択接続された容量群に基づき決定される周波数で発振し、出力端子対（６、７）からこの周波数に応じた差動信号を出力するステップとを具備する。
【発明の効果】
【００２２】
本発明によれば、電圧制御発振器の発振周波数の可変範囲を大きくすることができる。
【００２３】
又、電圧制御発振器の面積コストを低減できる。
【００２４】
更に、電圧制御発振器の製造コストを削減できる。
【発明を実施するための最良の形態】
【００２５】
以下、添付図面を参照しながら本発明の実施の形態が説明される。図面において同一、又は類似の参照符号は、同一、類似、又は等価な構成要素を示している。
【００２６】
１．ＰＬＬ回路１０００の構成
図１は、本発明によるＰＬＬ回路１０００の構成を示すブロック図である。図１を参照して、本発明によるＰＬＬ回路１０００は、電圧制御発振回路１０６及び選択回路１０７を備える電圧制御発振器１００、基準周波数発振器１０１、基準分周器１０２、比較分周器１０３、位相比較器１０４、ループフィルタ１０５、及び出力バッファ１０８を具備する。
【００２７】
基準周波数発振器１０１は、例えば水晶発振器等の安定度の高い発振器であり、基準分周器１０２に対し基準周波数ｆｂａｓを有するクロック信号を出力する。基準分周器１０２は、基準周波数ｆｂａｓを比較周波数ｆｒｅｆに分周する。比較分周器１０３は、電圧制御発振回路１０６からの出力信号の発振周波数ｆｖｃｏを比較周波数ｆｄｉｖに分周する。位相比較器１０４は、比較周波数ｆｒｅｆと比較周波数ｆｄｉｖとを比較し、比較結果として両者の位相差を図示しないチャージポンプを介してループフィルタ１０５に出力する。ループフィルタ１０５は、この位相差信号の高周波成分を遮断し、電圧制御発振回路１０６の発振周波数ｆｖｃｏを制御する電圧制御信号を出力する。
【００２８】
電圧制御発振回路１０６は、ループフィルタ１０５から出力された電圧制御信号に応じた発振周波数ｆｖｃｏの出力信号を、出力バッファ１０８を介して出力する。この際、選択回路１０７は、後述する外部からのモード信号Ｍｏｄｅ、及びスイッチ制御信号ＳＷ００〜３０に応じて電圧制御発振回路１０６を制御し、発振周波数ｆｖｃｏを決定する。
【００２９】
２．電圧制御発振回路１０６の構成
図２は、本実施の形態における電圧制御発振回路１０６の構成を示す回路図である。図２を参照して、電圧制御発振回路１０６は、ＬＣ共振回路１、Ｐチャネルクロスカップルトランジスタ２、Ｎチャネル型クロスカップルトランジスタ３、容量スイッチ群４１〜４４を具備する。
【００３０】
ＬＣ共振回路１は、出力端子６、７を介して並列接続されるインダクタＬ１と可変容量Ｃ１、Ｃ２とを備える。ＬＣ共振回路１は、負性抵抗となるＰチャネルクロスカップルトランジスタ２を介して第１の電源ＶＤＤ（以下、電源ＶＤＤと称す）に接続され、負性抵抗となるＮチャネルクロスカップルトランジスタ３を介して第２の電源ＶＳＳ（以下、電源ＶＳＳと称す）と接続される。可変容量Ｃ１と可変容量Ｃ２とは制御電圧入力端子５を介して接続される。可変容量Ｃ１及びＣ２の容量値は制御電圧入力端子５に入力される制御電圧に応じて変動する。
【００３１】
Ｐチャネルクロスカップルトランジスタ２は、複数の負荷抵抗回路と第１のスイッチ回路を備える。本実施の形態におけるＰチャネルクロスカップルトランジスタ２は、それぞれが負性抵抗回路として機能する２つのＰチャネルクロスカップルトランジスタと、２つのＰチャネルクロスカップルトランジスタの間に設けられた第１のスイッチ回路とを備える。詳細には、２つのＰチャネルクロスカップルトランジスタは、それぞれＰチャネル型ＭＯＳトランジスタＰ１及びＰ２、Ｐ４及びＰ５を備える。又、第１のスイッチ回路は、トランスミッションゲートＴ１及びＴ２と、Ｐチャネル型ＭＯＳトランジスタＰ３及びＰ６とを備える。第１のスイッチ回路は、ノード８、９のそれぞれから入力されるモード信号ＭＴ、ＭＢに応じて、負性抵抗回路を選択してＬＣ共振回路に接続する。以下、Ｐチャネル型ＭＯＳトランジスタＰ１〜Ｐ６をトランジスタＰ１〜Ｐ６と称す。
【００３２】
トランジスタＰ１〜Ｐ６のそれぞれのソースは、電源ＶＤＤに接続される。トランジスタＰ１及びＰ２のドレインは出力端子７に接続される。又、トランジスタＰ１のゲートは出力端子６に接続され、トランジスタＰ２のゲートはトランスミッションゲートＴ１を介して出力端子６に接続される。トランジスタＰ３のドレインは、トランジスタＰ２のゲートに接続され、ゲートは、モード信号ＭＴが入力されるノード８に接続される。トランジスタＰ３は、ノード８を介して入力されるモード信号ＭＴに応じてトランジスタＰ２のゲートと電源ＶＤＤとの接続を制御するスイッチ素子として機能する。
【００３３】
トランジスタＰ４及びＰ５のドレインは出力端子６に接続される。又、トランジスタＰ４のゲートは出力端子７に接続され、トランジスタＰ５のゲートはトランスミッションゲートＴ２を介して出力端子７に接続される。トランジスタＰ６のドレインは、トランジスタＰ５のゲートに接続され、ゲートはノード８に接続される。トランジスタＰ６は、ノード８を介して入力されるモード信号ＭＴに応じてトランジスタＰ５のゲートと電源ＶＤＤとの接続を制御するスイッチ素子として機能する。
【００３４】
トランスミッションゲートＴ１及びＴ２は、ゲートがノード８に接続されるＮチャネル型ＭＯＳトランジスタと、ゲートがノード９に接続されるＰチャネル型トランジスタとから構成される。ここでノード９にはモード信号ＭＢが入力される。トランスミッションゲートＴ１は、入力されるモード信号ＭＴ及びＭＢに応じて、トランジスタＰ２のゲートと出力端子７との接続を制御する。トランスミッションゲートＴ２は、入力されるモード信号ＭＴ及びＭＢに応じて、トランジスタＰ５のゲートと出力端子６との接続を制御する。
【００３５】
Ｎチャネルクロスカップルトランジスタ３は、複数の負荷抵抗回路と第１のスイッチ回路を備える。本実施の形態におけるＮチャネルクロスカップルトランジスタ３は、負性抵抗回路として機能する２つのＮチャネルクロスカップルトランジスタと、２つのＮチャネルクロスカップルトランジスタの間に設けられた第１のスイッチ回路とを備える。詳細には、２つのＮチャネルクロスカップルトランジスタは、それぞれＮチャネル型ＭＯＳトランジスタＮ１及びＮ２、Ｎ４及びＮ５を備える。又、第１のスイッチ回路は、トランスミッションゲートＴ３及びＴ４と、Ｎチャネル型ＭＯＳトランジスタＮ３及びＮ６とを備える。第１のスイッチ回路は、ノード８、９のそれぞれから入力されるモード信号ＭＴ、ＭＢに応じて、負性抵抗回路を選択し、ＬＣ共振回路に接続する。以下、Ｎチャネル型ＭＯＳトランジスタＮ１〜Ｎ６をトランジスタＮ１〜Ｎ６と称す。
【００３６】
トランジスタＮ１〜Ｎ６のそれぞれのソースは、電源ＶＳＳに接続される。トランジスタＮ１及びＮ２のドレインは出力端子７に接続される。又、トランジスタＮ１のゲートは出力端子６に接続され、トランジスタＮ２のゲートはトランスミッションゲートＴ３を介して出力端子６に接続される。トランジスタＮ３のドレインは、トランジスタＮ２のゲートに接続され、ゲートはモード信号ＭＢが入力されるノード９に接続される。トランジスタＮ３は、ノード９を介して入力されるモード信号ＭＢに応じてトランジスタＮ２のゲートと電源ＶＳＳとの接続を制御するスイッチ素子として機能する。
【００３７】
トランジスタＮ４及びＮ５のドレインは出力端子６に接続される。又、トランジスタＮ４のゲートは出力端子７に接続され、トランジスタＮ５のゲートはトランスミッションゲートＴ４を介して出力端子７に接続される。トランジスタＮ６のドレインは、トランジスタＮ５のゲートに接続され、ゲートは、ノード９に接続される。トランジスタＮ６は、ノード９を介して入力されるモード信号ＭＢに応じてトランジスタＮ５のゲートと電源ＶＳＳとの接続を制御するスイッチ素子として機能する。
【００３８】
トランスミッションゲートＴ３及びＴ４は、ゲートがノード９に接続されるＰチャネル型ＭＯＳトランジスタと、ゲートがノード８に接続されるＮチャネル型トランジスタとから構成される。トランスミッションゲートＴ３は、入力されるモード信号ＭＴ及びＭＢに応じて、トランジスタＮ２のゲートと出力端子７との接続を制御する。トランスミッションゲートＴ４は、入力されるモード信号ＭＴ及びＭＢに応じて、トランジスタＮ５のゲートと出力端子６との接続を制御する。
【００３９】
本発明による電圧制御発振回路１０６には、従来技術に係る容量スイッチ群と同様な構成の容量スイッチ群が複数設けられる。本実施の形態における電圧制御発振回路１０６は、４つの容量スイッチ群４１〜４４を具備する。容量スイッチ群４１〜４４は、それぞれ容量素子と、容量素子とＬＣ共振回路１との接続を制御する第２のスイッチ回路とを備える。容量スイッチ群４１〜４４は、スイッチ制御信号ＳＷ００〜ＳＷ３０によってＬＣ共振回路１への接続が制御される１対の容量スイッチ群４１及び４２と、スイッチ制御信号ＳＷ０１〜ＳＷ３１によってＬＣ共振回路１への接続が制御される１対の容量スイッチ群４３及び４４とを備える。
【００４０】
容量スイッチ群４１は、出力端子７と電源ＶＳＳとの間に設けられた複数の容量Ｃ１０〜Ｃ１３と、第２のスイッチ回路としての複数のスイッチＳ１０〜Ｓ１３とを備える。複数の容量Ｃ１０〜Ｃ１３は、それぞれ複数のスイッチＳ１０〜Ｓ１３を介して電源ＶＳＳに接続される。複数のスイッチＳ１０〜Ｓ１３は、それぞれスイッチ制御信号ＳＷ００〜ＳＷ３０によってオン・オフが制御され、容量Ｃ１０〜Ｃ１３と電源ＶＳＳとを選択的に接続する。同様に、容量スイッチ群４２は、出力端子６と電源ＶＳＳとの間に設けられた複数の容量Ｃ２０〜Ｃ２３と、第２のスイッチ回路としての複数のスイッチＳ２０〜Ｓ２３とを備える。複数の容量Ｃ２０〜Ｃ２３は、それぞれ複数のスイッチＳ２０〜Ｓ２３を介して電源ＶＳＳに接続される。複数のスイッチＳ２０〜Ｓ２３は、それぞれスイッチ制御信号ＳＷ００〜ＳＷ３０によってオン・オフが制御され、容量Ｃ２０〜Ｃ２３と電源ＶＳＳとを選択的に接続する。すなわち、容量Ｃ１０〜Ｃ１３及び容量Ｃ２０〜Ｃ２３のいずれかは、スイッチ制御信号ＳＷ００〜ＳＷ３０のそれぞれに応じて選択的にＬＣ共振回路１に接続される。この際、全ての容量Ｃ１０〜Ｃ１３、Ｃ２０〜Ｃ２３をＬＣ共振回路１に選択接続しなくても良い。
【００４１】
容量スイッチ群４３は、出力端子７と電源ＶＳＳとの間に設けられた複数の容量Ｃ３０〜Ｃ３３と、第２のスイッチ回路としての複数のスイッチＳ３０〜Ｓ３３とを備える。複数の容量Ｃ３０〜Ｃ３３は、それぞれ複数のスイッチＳ３０〜Ｓ３３を介して電源ＶＳＳに接続される。複数のスイッチＳ３０〜Ｓ３３は、それぞれスイッチ制御信号ＳＷ０１〜ＳＷ３１によってオン・オフが制御され、容量Ｃ３０〜Ｃ３３と電源ＶＳＳとを選択的に接続する。同様に、容量スイッチ群４４は、出力端子６と電源ＶＳＳとの間に設けられた複数の容量Ｃ４０〜Ｃ４３と、第２のスイッチ回路としての複数のスイッチＳ４０〜Ｓ４３とを備える。複数の容量Ｃ４０〜Ｃ４３は、それぞれ複数のスイッチＳ４０〜Ｓ４３を介して電源ＶＳＳに接続される。複数のスイッチＳ４０〜Ｓ４３は、それぞれスイッチ制御信号ＳＷ００〜ＳＷ３０によってオン・オフが制御され、容量Ｃ４０〜Ｃ４３と電源ＶＳＳとを選択的に接続する。すなわち、容量Ｃ３０〜Ｃ３３及び容量Ｃ４０〜Ｃ４３のいずれかは、スイッチ制御信号ＳＷ０１〜ＳＷ３１のそれぞれに応じて選択的にＬＣ共振回路１に接続される。この際、全ての容量Ｃ３０〜Ｃ３３、Ｃ４０〜Ｃ４３をＬＣ共振回路１に選択接続しなくても良い。
【００４２】
又、スイッチＳ１０〜Ｓ１３、Ｓ２０〜Ｓ２３、Ｓ３０〜Ｓ３３、Ｓ４０〜Ｓ４３は同一の導電型のトランジスタが、好ましい。同一の導電型とすることで、スイッチＳ１０〜Ｓ１３、Ｓ２０〜Ｓ２３、Ｓ３０〜Ｓ３３、Ｓ４０〜Ｓ４３の構成、及びスイッチ制御信号ＳＷ００〜ＳＷ３０、ＳＷ０１〜３１の出力制御を単純化できる。尚、本実施の形態におけるスイッチＳ１０〜Ｓ１３、Ｓ２０〜Ｓ２３、Ｓ３０〜Ｓ３３、Ｓ４０〜Ｓ４３はＮチャネル型ＭＯＳトランジスタで構成される。
【００４３】
３．選択回路１０７の構成
図３は、本発明による選択回路１０７の構成を示すブロック図である。図３を参照して、本発明による選択回路１０７は、モード信号ＭＯＤＥを反転してモード信号ＭＢを生成するインバータＩ１と、インバータＩ１からの出力（モード信号ＭＢ）を反転してモード信号ＭＴを生成するインバータＩ２と、モード信号ＭＯＤＥとスイッチ制御信号ＳＷ００〜ＳＷ３０のそれぞれとの否定論理積を出力するＮＡＮＤゲートＮＡ０１〜ＮＡ３１と、ＮＡＮＤゲートＮＡ０１〜ＮＡ３１からの出力を反転してスイッチ制御信号ＳＷ０１〜ＳＷ３１を出力するインバータＩ０１〜Ｉ３１とを備える。このような構成により、
選択回路１０７は、モード信号ＭＴをノード８に、モード信号ＭＢをノード９に出力する。又、選択回路１０７は、スイッチ選択信号ＳＷ００〜ＳＷ３０及びＳＷ０１〜ＳＷ３１をそれぞれ対応する容量スイッチ群４１〜４４の各スイッチに出力する。
【００４４】
スイッチ制御信号ＳＷ００〜ＳＷ３０は、スイッチＳ１０〜Ｓ１３、Ｓ２０〜Ｓ２３のオン・オフを制御する信号である。本実施の形態におけるスイッチＳ１０〜Ｓ１３、Ｓ２０〜Ｓ２３は、Ｎチャネル型ＭＯＳトランジスタであるため、容量スイッチ群４１及び４２内の容量をＬＣ共振回路１に接続する場合はハイレベル、接続を切り離す場合はローレベルのスイッチ制御信号ＳＷ００〜ＳＷ３０が選択回路１０７に入力される。
【００４５】
スイッチ制御信号ＳＷ０１〜ＳＷ３１は、スイッチＳ３０〜Ｓ３３、Ｓ４０〜Ｓ４３のオン・オフを制御する信号である。スイッチ制御信号ＳＷ０１〜ＳＷ３１の信号レベル（ハイ又はロー）は、スイッチ制御信号ＳＷ００〜ＳＷ３０とモード信号ＭＯＤＥとに応じて決定される。本実施の形態では、モード信号ＭＯＤＥがハイの場合、スイッチ制御信号ＳＷ０１〜ＳＷ３１は、スイッチ制御信号ＳＷ００〜ＳＷ３０と同じ信号レベルで出力され、モード信号ＭＯＤＥがローの場合、スイッチ制御信号ＳＷ００〜ＳＷ３０の信号レベルによらずローレベルのスイッチ制御信号ＳＷ０１〜ＳＷ３１が出力される。すなわち、ハイレベルのモード信号ＭＯＤＥが選択回路１０７に入力される場合、選択回路１０７は、全ての容量スイッチ群４１〜４４から接続する容量を選択する。又、ローレベルのモード信号ＭＯＤＥが選択回路１０７に入力される場合、選択回路１０７は、容量スイッチ群４１及び４２のみから共振回路１に接続する容量を選択する。
【００４６】
選択回路１０７に入力されるスイッチ制御信号ＳＷ００〜ＳＷ３０、ＳＷ０１〜３１はそれぞれ個別の信号レベル（ハイ又はロー）である。このため選択回路１０７は、スイッチＳ１０〜Ｓ１３、Ｓ２０〜Ｓ２３、Ｓ３０〜Ｓ３３、Ｓ４０〜Ｓ４３をそれぞれ独立的に制御することができる。ただし、同じスイッチ制御信号が入力されるスイッチは、同一の制御となることは言うまでもない。
【００４７】
ここでモード信号ＭＯＤＥは、電圧制御発振器１００の発振周波数ｆｖｃｏの高低を決定する制御信号である。例えば、モード信号ＭＯＤＥがローレベルである場合、発振周波数ｆｖｃｏは高い周波数領域で可変となる（ＭＯＤＥ“Ｌ”：高周波数モード）。又、モード信号ＭＯＤＥがハイレベルである場合、発振周波数ｆｖｃｏは低い周波数領域で可変となる（ＭＯＤＥ“Ｈ”：低周波数モード）となる。詳細には、モード信号ＭＯＤＥは、ＬＣ共振回路１に接続可能となる容量スイッチ群を指定するとともに、ＬＣ共振回路１に接続して負性抵抗回路として機能するクロスカップルトランジスタを指定する。
【００４８】
以上のような構成により、電圧制御発振回路１０６は、ＬＣ共振回路１に接続する容量及び負性抵抗の大きさを変更し、出力端子６及び７から出力される差動信号の発振周波数ｆｖｃｏの周波数可変範囲を拡張することができる。
【００４９】
４．電圧制御発振器の動作
以下、図面を参照して、本実施の形態における電圧制御発振器１００の発振動作及び発振周波数変更動作の詳細を説明する。
【００５０】
（高周波数モード）
高周波数モードの場合、すなわち、ローレベルのモード信号ＭＯＤＥが選択回路１０７に入力される場合、ローレベルのモード信号ＭＴとハイレベルのモード信号ＭＢが電圧制御発振回路１０６に入力される。この際、モード信号ＭＴ及びＭＢに応答して、トランスミッションゲートＴ１〜Ｔ４は高インピーダンスとなり、トランジスタＰ１、Ｐ４、Ｎ１、Ｎ４とトランジスタＰ２、Ｐ５、Ｎ２、Ｎ５のゲート間の接続は切断される。又、モード信号ＭＴに応答してトランジスタＰ３、Ｐ６がオンとなり、トランジスタＰ２及びＰ５のゲートが電源ＶＤＤに接続される。すなわち、トランジスタＰ２及びＰ５のゲートとソースとが接続され、トランジスタＰ２及びＰ５の動作は停止する。同様にモード信号ＭＢに応答してトランジスタＮ３、Ｎ６がオンとなり、トランジスタＮ２及びＮ５の動作は停止する。これにより、ＬＣ共振回路１に接続される負性抵抗回路は、トランジスタＰ１及びＰ４とから構成されるＰチャネルクロスカップルトランジスタと、トランジスタＮ１及びＮ４とから構成されるＮチャネルクロスカップルトランジスタとなる。
【００５１】
上述のように、ローレベルのモード信号ＭＯＤＥによって、スイッチ制御信号ＳＷ０１〜３１は全てローレベル信号となり、スイッチＳ３０〜Ｓ３３、Ｓ４０〜４３の全てはオフとなる。すなわち、容量スイッチ群４３及び４４はＬＣ共振回路１に接続されない。従って、高周波数モードにおける電圧制御発振器１００の発振周波数ｆｖｃｏは、選択回路１０７によって容量スイッチ群４１及び４２から選択接続された容量の総容量値によって決定する。
【００５２】
図４は、本発明による電圧制御発振器１００の発振周波数ｆｖｃｏと、制御電圧入力端子５に入力される制御電圧との関係を示すシミュレーション結果である。図４を参照して、高周波数モードにおける電圧制御発振器１００の発振周波数ｆｖｃｏは、ＭＯＤＥ“Ｌ”で示される周波数領域で変更できる。ここでは、ＬＣ共振回路１に接続する容量の数を変更して発振周波数ｆｖｃｏが非連続的に変更される。例えば、ＬＣ共振回路１に接続する容量を、容量Ｃ１０及びＣ２０（Ａ）、容量Ｃ１０、Ｃ１１、Ｃ２０、Ｃ２１（Ｂ）、容量Ｃ１０〜Ｃ１２、Ｃ２０〜Ｃ２２（Ｃ）、容量Ｃ１０〜Ｃ１３、Ｃ２０〜Ｃ２３（Ｄ）とすることで、図４に示すように発振周波数ｆｖｃｏを非連続的に変更できる。この際、容量Ｃ１０〜Ｃ１３、Ｃ２０〜Ｃ２３のそれぞれの容量値は同じ値でも異なった値でもよく、適切な値が設定され得る。ただし、発振周波数の制御が容易となるため、容量スイッチ群４１、４２において同じスイッチ制御信号によって接続が制御される容量の容量値は同一であることが好ましい。
【００５３】
更に、制御電圧入力端子５に制御電圧を印加することで、可変容量Ｃ１及びＣ２の容量値が変化し、図４に示す特性（例えば、（Ａ））のように制御電圧に従い連続的に発振周波数ｆｖｃｏが変更されるため、より詳細な発振周波数の制御が可能となる。
【００５４】
図４に示すように、高周波数モードにおいて、本発明による電圧制御発振器１００は、高い周波数領域（例えば６．４ＧＨｚ帯）において広範囲（例えば中心周波数６．４ＧＨｚから±５〜１０％）に発振周波数ｆｖｃｏを変更することができる。
【００５５】
（低周波数モード）
低周波数モードの場合、すなわち、ハイレベルのモード信号ＭＯＤＥが選択回路１０７に入力される場合、ハイレベルのモード信号ＭＴとローレベルのモード信号ＭＢが電圧制御発振回路１０６に入力される。この際、モード信号ＭＴ及びＭＢに応答して、トランスミッションゲートＴ１〜Ｔ４のインピーダンスは零（低インピーダンス）となり、トランジスタＰ１、Ｐ４、Ｎ１、Ｎ４のそれぞれとトランジスタＰ２、Ｐ５、Ｎ２、Ｎ５とのゲート間が接続される（ショートとなる）。すなわち、トランジスタＰ２、Ｎ２のそれぞれのゲートは、トランジスタＰ１、Ｎ２のゲートとともに出力端子６に接続される。トランジスタＰ５、Ｎ５のそれぞれのゲートは、トランジスタＰ４、Ｎ４のゲートとともに出力端子７に接続される。又、モード信号ＭＴに応答してトランジスタＰ３、Ｐ６がオフとなる。同様に、モード信号ＭＢに応答してトランジスタＮ３、Ｎ６がオフとなる。これにより、ＬＣ共振回路１に接続される負性抵抗回路は、トランジスタＰ１、Ｐ２及びＰ４、Ｐ５とから構成される２つのＰチャネルクロスカップルトランジスタと、トランジスタＮ１、Ｎ２及びＮ４、Ｎ５とから構成される２つのＮチャネルクロスカップルトランジスタとなる。
【００５６】
上述のように、ハイレベルのモード信号ＭＯＤＥによって、スイッチ制御信号ＳＷ０１〜３１のそれぞれは、スイッチ信号ＳＷ００〜ＳＷ３０と同じ信号レベルとなる。例えば、スイッチ制御信号ＳＷ００がハイレベルである場合、スイッチ制御信号ＳＷ０１もハイレベル信号となる。従って、低周波数モードにおける電圧制御発振器１００の発振周波数ｆｖｃｏは、選択回路１０７によって容量スイッチ群４１〜４４から選択接続された容量の総容量値によって決定する。この場合、ＬＣ共振回路１に接続可能な容量数（容量値）が、高周波数モードのときより多いため、電圧制御発振器１００は、より周波数の低い発振周波数ｆｖｃｏで発振することができる。
【００５７】
図４を参照して、低周波数モードにおける電圧制御発振器１００の発振周波数ｆｖｃｏは、ＭＯＤＥ“Ｈ”で示される周波数領域で変更できる。ここでは、ＬＣ共振回路１に接続する容量の数を変更して発振周波数ｆｖｃｏが非連続的に変更される。例えば、ＬＣ共振回路１に接続する容量を、容量Ｃ１０及びＣ２０、Ｃ３０及びＣ４０（Ｅ）、容量Ｃ１０、Ｃ１１、Ｃ２０、Ｃ２１及びＣ３０、Ｃ３１、Ｃ４０、Ｃ４１（Ｆ）、容量Ｃ１０〜Ｃ１２、Ｃ２０〜Ｃ２２及びＣ３０〜Ｃ３２、Ｃ４０〜Ｃ４２（Ｇ）、容量Ｃ１０〜Ｃ１３、Ｃ２０〜Ｃ２３、Ｃ３０〜Ｃ３３、Ｃ４０〜Ｃ４３（Ｈ）とすることで、図４に示すように発振周波数ｆｖｃｏを非連続的に変更できる。この際、容量Ｃ１０〜Ｃ１３、Ｃ２０〜Ｃ２３、Ｃ３０〜Ｃ３３、Ｃ４０〜Ｃ４３のそれぞれの容量値は同じ値でも異なった値でも、適切な値が設定され得る。ただし、本実施の形態では、容量スイッチ群４３及び４４内の各容量は、スイッチ制御信号が対応する容量スイッチ群４１及び４２内の各容量の容量値より大きい容量が設けられる。このため、高周波数モードにおける可変周波数範囲と、低周波数モードにおける可変周波数範囲との間（図４におけるＤとＥとの間）にギャップを設けることができる。尚、容量スイッチ群４１〜４２内の容量を適切な値に設定することで、高周波数モードにおける可変周波数範囲と、低周波数モードにおける可変周波数範囲とのギャップをなくす、あるいは重複させることができる。
【００５８】
更に、高周波数モードと同様に、低周波数モードにおいても制御電圧入力端子５に制御電圧を印加することで、可変容量Ｃ１及びＣ２の容量値が変化し、図４に示す特性のように連続的に発振周波数ｆｖｃｏが変更されるため、より詳細な発振周波数ｆｖｃｏの制御が可能となる。
【００５９】
図４に示すように、低周波数モードにおいて、本発明による電圧制御発振器１００は、低い周波数領域（例えば４．８ＧＨｚ帯）において広範囲（例えば中心周波数４．８ＧＨｚから±５〜１０％）に発振周波数ｆｖｃｏを変更することができる。
【００６０】
以上のように、本発明による電圧制御発振器１００は、複数の容量スイッチ群４１〜４４が設けられ、選択回路１０７によってＬＣ共振回路１に接続する容量を選択することで、発振周波数ｆｖｃｏの可変範囲を±２５〜３０％まで拡張することができる。又、数多くの容量を接続する低周波数モードでは、発振の駆動力を高めるため、負性コンダクタンスを有するトランジスタを多く使用した負性抵抗回路がＬＣ共振回路１に接続される。
【００６１】
近年、１つの製品で複数のアプリケーションに対応したＰＬＬ回路が要求されている。しかし、従来技術による電圧制御発振器では発振周波数の可変範囲が小さく、このような要求に応えることができない。このため、通常、アプリケーションに応じた複数の周波数のそれぞれを出力する複数の電圧制御発振器を１つの製品に搭載し、これらを選択的に利用している。従って、従来の電圧制御発振器をこのような製品に用いるとチップサイズが大きくなるという問題が生じていた。
【００６２】
本発明による電圧制御発振器１００は、発振周波数ｆｖｃｏの可変範囲を拡張するとともに、簡単な論理回路から構成される選択回路１０７によって発振周波数ｆｖｃｏを制御するため、構成が簡単でチップサイズを抑制することができる。このため、面積コストや製造コストを削減することができる。
【００６３】
上述の実施の形態では、４つ（２対）の容量スイッチ群を備えた電圧制御発振器１００で説明したが、この数より多くの容量スイッチ群が設けられても良い（ただし、対で設けられることが好ましい）。以下に、図５Ａ、図５Ｂ及び図６を参照して、６つ（３対）の容量スイッチ群４１〜４６が設けられた電圧制御発振器１００について説明する。図５Ａ及び図５Ｂは、図２に示される電圧制御発振回路１０６に２つ（１対）の容量スイッチ群４５及び４６が更に設けられた電圧制御発振回路１０６の構成を示す回路図である。この場合、ＬＣ共振回路１に接続可能な容量数（容量値）は上述の構成より多く（大きく）なるため、Ｐチャネルクロストランジスタ２及びＮチャネルクロストランジスタには、更に多くの負性抵抗回路が設けられることが好ましい。ここでは、負性抵抗回路として機能するＰチャネルクロスカップルトランジスタ（Ｐチャネル型ＭＯＳトランジスタＰ７及びＰ９）と、Ｎチャネルクロスカップルトランジスタ（Ｎチャネル型ＭＯＳトランジスタＮ７及びＮ９）とが設けられる。又、これらの負性抵抗回路とＬＣ共振回路１との接続を制御する第１のスイッチ回路が、Ｐチャネルクロストランジスタ２とＮチャネルクロストランジスタ３のそれぞれに設けられる。詳細には、Ｐチャネル型ＭＯＳトランジスタＰ７及びＰ９とＬＣ共振回路との接続を制御する第１のスイッチ回路として、Ｐチャネル型ＭＯＳトランジスタＰ８、Ｐ１０及びトランスミッションゲートＴ５、Ｔ６がＰチャネルクロストランジスタ２に設けられる。同様に、Ｎチャネル型ＭＯＳトランジスタＮ７及びＮ９とＬＣ共振回路１との接続を制御する第１のスイッチ回路としてＮチャネル型ＭＯＳトランジスタＮ８、Ｎ１０及びトランスミッションゲートＴ７、Ｔ８が設けられる。以下、Ｐチャネル型トランジスタＰ７〜Ｐ１０をトランジスタＰ７〜Ｐ１０と称し、Ｎチャネル型トランジスタＮ７〜Ｎ１０をトランジスタＮ７〜Ｎ１０と称す。
【００６４】
図５Ａ及び図５Ｂを参照して、６つ（３対）の容量スイッチ群４１〜４６を備える電圧制御発振回路１０６は、２ビットのモード信号（モード信号Ｍ０Ｔ及びＭ０Ｂ、モード信号Ｍ１Ｔ及びＭ１Ｂ）が入力される。ここで、モード信号Ｍ０Ｔ及びＭ０Ｂは、それぞれノード８及び９を介して入力され、モード信号Ｍ１Ｔ及びＭ１Ｂは、それぞれノード１０及び１１を介して入力されるものとする。
【００６５】
トランジスタＰ７、Ｐ８、Ｐ９、Ｐ１０及びトランスミッションゲートＴ５、Ｔ６は、それぞれ、上述のトランジスタＰ２、Ｐ３、Ｐ５、Ｐ６及びトランスミッションゲートＴ１、Ｔ２の構成と同様であるので、その接続関係の説明は省略する。ただし、トランジスタＰ８及びＰ６のゲートは、ノード１０に接続され、入力されるモード信号Ｍ１Ｔに応じて、トランジスタＰ７及びＰ９のゲートと電源ＶＤＤとの接続を制御する。又、トランスミッションゲートＴ５及びＴ６は、ノード１０及び１１に接続され、入力されるモード信号Ｍ１Ｔ及びＭ１Ｂに応じて、それぞれトランジスタＰ７及びＰ９のゲートと出力端子６及び７との接続を制御する。
【００６６】
トランジスタＮ７、Ｎ８、Ｎ９、Ｎ１０及びトランスミッションゲートＴ７、Ｔ８は、それぞれ、上述のトランジスタＮ２、Ｎ３、Ｎ５、Ｎ６及びトランスミッションゲートＴ３、Ｔ４の構成と同様であるので、その接続関係の説明は省略する。ただし、トランジスタＮ８及びＮ６のゲートは、ノード１１に接続され、入力されるモード信号Ｍ１Ｔに応じて、トランジスタＮ７及びＮ９のゲートと電源ＶＳＳとの接続を制御する。又、トランスミッションゲートＴ５及びＴ６は、ノード１０及び１１に接続され、入力されるモード信号Ｍ１Ｔ及びＭ１Ｂに応じて、それぞれトランジスタＮ７及びＮ９のゲートと出力端子６及び７との接続を制御する。
【００６７】
容量スイッチ群４５、４６のそれぞれは、容量スイッチ群４１、４２と同様な構成であり、スイッチ制御信号ＳＷ０２〜ＳＷ３２によってＬＣ共振回路１への接続が制御される容量Ｃ５０〜Ｃ５２、Ｃ６０〜Ｃ６２を備える。容量Ｃ５０〜Ｃ５２、Ｃ６０〜Ｃ６２の一端は、それぞれ出力端子７、６に接続され、他端はそれぞれ、第２のスイッチ回路としての複数のスイッチＳ５０〜Ｓ５３、Ｓ６０〜６３を介して電源ＶＳＳに接続される。
【００６８】
電圧制御発振回路１０６内の容量スイッチ群が増加した場合、選択回路１０７は、図６のように、複数のモード信号（ここではモード信号ＭＯＤＥ０及びＭＯＤＥ１）に応じてスイッチ制御信号ＳＷ００〜ＳＷ３０、ＳＷ０１〜ＳＷ３１、ＳＷ０２〜ＳＷ３２、およびモード信号Ｍ０Ｔ、Ｍ０Ｂ、Ｍ１Ｔ、Ｍ１Ｂを生成し、電圧制御発振回路１０６に出力する。この場合の選択回路１０６には、図３に示される選択回路１０７の構成に、入力されるモード信号ＭＯＤＥ１を反転するインバータＩ３、インバータＩ３からの出力（モード信号Ｍ１Ｂ）を判定してモード信号Ｍ１Ｔを出力するインバータＩ２、モード信号ＭＯＤＥ１とスイッチ制御信号ＳＷ００〜ＳＷ３０とが入力され、これらの否定論理積を演算するＮＡＭＤゲートＮＡ０２〜ＮＡ３２、ＮＡＭＤゲートＮＡ０２〜ＮＡ３２からの出力を反転してスイッチ制御信号ＳＷ０２〜ＳＷ３２を出力するインバータＩ０２〜Ｉ３２が、更に設けられる。又、図３におけるモード信号ＭＯＤＥが、モード信号ＭＯＤＥ０としてインバータＩ３に入力され、インバータＩ３からモード信号Ｍ１Ｔが出力され、インバータＩ４からモード信号Ｍ０Ｂが出力される。このような構成により、選択回路１０７は、入力されるスイッチ制御信号ＳＷ００〜３０とモード信号ＭＯＤＥ０からスイッチ制御信号ＳＷ０１〜ＳＷ３１を生成し、スイッチ制御信号ＳＷ００〜３０とモード信号ＭＯＤＥ１からスイッチ制御信号ＳＷ０２〜ＳＷ３２を生成する。
【００６９】
以上のような構成により、容量スイッチ群４５及び４６が追加された電圧制御発振器１００は、モード信号ＭＯＤＥ０及びＭＯＤＥ１の信号レベルの組み合わせにより、ＬＣ共振回路１に接続可能な容量スイッチ群を４通り設定することができる。すなわち、上述の周波数範囲より更に広範囲で発振周波数ｆｖｃｏを変更することができる。
【００７０】
以上、本発明の実施の形態を詳述してきたが、具体的な構成は上記実施の形態に限られるものではなく、本発明の要旨を逸脱しない範囲の変更があっても本発明に含まれる。本実施の形態におけるスイッチＳ１０〜Ｓ１３、Ｓ２０〜Ｓ２３、Ｓ３０〜Ｓ３３、Ｓ４０〜Ｓ４３は、Ｎチャネル型ＭＯＳトランジスタが用いられたが、Ｐチャネル型ＭＯＳトランジスタでも構わない。ただし、この場合スイッチＳ１０〜Ｓ１３、Ｓ２０〜Ｓ２３、Ｓ３０〜Ｓ３３、Ｓ４０〜Ｓ４３はそれぞれ、容量Ｃ１０〜Ｃ１３、Ｃ２０〜Ｃ２３、Ｃ３０〜Ｃ３３、Ｃ４０〜Ｃ４３と電源ＶＤＤとの間に設けられる。又、負性抵抗となるトランジスタの駆動能力はそれぞれ同じでも異なっていても適切な値で設定されていればどちらでも構わない。更に、本実施の形態では、容量スイッチ群内の容量数を４つで説明したが、この限りではないのは言うまでもない。又、選択回路１０７は、電圧制御発振回路１０６の外部に設けられても構わない。
【図面の簡単な説明】
【００７１】
【図１】図１は、本発明によるＰＬＬ回路の実施の形態における構成を示すブロック図である。
【図２】図２は、本発明による電圧制御発振回路の実施の形態における構成を示す回路図である。
【図３】図３は、本発明による選択回路の実施の形態における構成を示すブロック図である。
【図４】図４は、本発明による電圧制御発振器の高周波数モード及び低周波数モードにおける発振周波数の可変範囲特性を示す図である。
【図５Ａ】図５Ａは、容量スイッチ群を増加させた場合の本発明による電圧制御発振器の構成を示す回路図である。
【図５Ｂ】図５Ｂは、容量スイッチ群を増加させた場合の本発明による電圧制御発振器の構成を示す回路図である。
【図６】図６は、容量スイッチ群を増加させた場合の本発明による選択回路の構成を示すブロック図である。
【図７】図７は、従来技術による電圧制御発振器の実施の形態における構成を示す回路図である。
【図８】図８は、本発明による電圧制御発振器の発振周波数の可変範囲特性を示す図である。
【符号の説明】
【００７２】
１：共振回路
２：Ｐチャネルクロスカップルトランジスタ
３：Ｎチャネルクロスカップルトランジスタ
４１〜４６：容量スイッチ群
５：制御電圧入力端子
６、７：出力端子
８、９、１０、１１：ノード
１００：電圧制御発振器
１０１：基準周波数発振器
１０２：基準分周器
１０３：比較分周器
１０４：位相比較器
１０５：ループフィルタ
１０６：電圧制御発振回路
１０７：選択回路
１０８：出力バッファ
Ｐ１〜Ｐ１０：Ｐチャネル型ＭＯＳトランジスタ
Ｎ１〜Ｎ１０：Ｎチャネル型ＭＯＳトランジスタ
Ｔ１〜Ｔ８：トランスミッションゲート
Ｌ１：インダクタ
Ｃ１、Ｃ２：可変容量
Ｃ１０〜Ｃ１３、Ｃ２０〜Ｃ２３、Ｃ３０〜Ｃ３３、Ｃ４０〜Ｃ４３、Ｃ５０〜Ｃ５３、Ｃ６０〜Ｃ６３：容量
Ｓ１０〜Ｓ１３、Ｓ２０〜Ｓ２３、Ｓ３０〜Ｓ３３、Ｓ４０〜Ｓ４３、Ｓ５０〜Ｓ５３、Ｓ６０〜Ｓ６３：スイッチ
Ｉ１、Ｉ２、Ｉ３、Ｉ４、Ｉ０１〜Ｉ３１、Ｉ０２〜Ｉ３２：インバータ
ＮＡ０１〜ＮＡ３１、ＮＡ０２〜ＮＡ３２：ＮＡＮＤゲート
ＭＯＤＥ、ＭＢ、ＭＴ、ＭＯＤＥ０、Ｍ０Ｂ、Ｍ０Ｔ、ＭＯＤＥ１、Ｍ１Ｂ、Ｍ１Ｔ：モード信号
ＳＷ００〜ＳＷ３０、ＳＷ０１〜ＳＷ３１、ＳＷ０２〜ＳＷ３２：スイッチ制御信号
ｆｂａｓ：基準周波数
ｆｒｅｆ：比較周波数
ｆｄｉｖ：比較周波数
ｆｖｃｏ：発振周波数
【図１】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図６】
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【図７】
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【図８】
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