(57)【要約】【課題】鉛フリーはんだおよび低誘電率絶縁膜を用いた半導体装置のフリップチップ接続後の破壊を抑制し、製造上の歩留まりを向上させるとともに信頼性を高めた半導体装置の製造方法及び半導体装置を提供する。【解決手段】バンプ電極２およびプリコート３５が錫と銅との合金からなり、バンプ電極２を加熱溶融して半導体チップ１の電極パッド１３とインターポーザ基板３の電極パッド３３とをバンプ電極２を介して接続する工程において、バンプ電極２の融点以上にまで加熱した後の降温時に１９０〜２１０℃を３〜１５分間保持する温度プロファイルでバンプ電極２を加熱する。また、電極パッド３３の径をＬａ、電極パッド１３の径をＬｂとしたとき、１．４＜Ｌｂ／Ｌａ＜１．６の条件を満たす。【選択図】図２
2008252053.tif 000002
【特許請求の範囲】
【請求項１】
第１の電極パッドとこの第１の電極パッド上に形成されたバンプ電極とを有する半導体チップと、第２の電極パッドとこの第２の電極パッド上に形成されたプリコートとを有する基板とを、前記第１の電極パッドと前記第２の電極パッドとが対応するように位置合せする工程と、
前記バンプ電極を加熱溶融して、前記半導体チップの前記第１の電極パッドと前記基板の前記第２の電極パッドとを前記バンプ電極を介して接続する接続工程とを含み、
前記バンプ電極および前記プリコートが錫と銅との合金からなり、前記接続工程は、前記バンプ電極の融点以上にまで加熱した後の降温時に１９０〜２１０℃を３〜１５分間保持する温度プロファイルで前記バンプ電極を加熱する工程であり、前記第２の電極パッドの径をＬａ、前記第１の電極パッドの径をＬｂとしたとき、１．４＜Ｌｂ／Ｌａ＜１．６の条件を満たすようにしたことを特徴とする半導体装置の製造方法。
【請求項２】
第１の電極パッドを有する半導体チップと、
第２の電極パッドを有する基板と、
前記第１の電極パッドと前記第２の電極パッドを介して前記半導体チップと前記基板とを接続する前記第１の電極パッド上に形成された鉛フリーはんだからなるバンプ電極と、から形成され、
前記半導体チップは、前記半導体チップの外周部領域に形成された第１のバンプ電極と、前記第１のバンプ電極のクリープひずみ速度よりもそのクリープひずみ速度が小さな前記半導体チップの中心部領域に形成された第２のバンプ電極と、
を備えることを特徴とする半導体装置。
【請求項３】
負荷応力１ＭＰａを前記半導体装置にかけたとき、前記第１のバンプ電極のクリープひずみ速度をＶｅ、前記第２のバンプ電極のクリープひずみ速度をＶｃとすると、１．５＜Ｖｅ／Ｖｃ＜７．２の条件を満たすことを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第１のバンプ電極は錫と銅との合金からなり、前記第２のバンプ電極は錫と銀との合金からなることを特徴とする請求項２または請求項３に記載の半導体装置。
【請求項５】
前記第１のバンプ電極は、銅の含有率が０．５重量％ないし１．５重量％である銅と錫との合金であることを特徴とする請求項４に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、バンプ電極を有する半導体チップをフリップチップ接続する半導体装置の製造方法及び半導体装置に関する。
【背景技術】
【０００２】
半導体装置の実装にはフリップチップ方式が採用されている。このフリップチップ方式は、半導体チップの外部端子（ボンディングパッド）と配線基板の外部端子との間をバンプ電極により電気的に接続しかつ機械的に接合する方式である（例えば、特許文献１参照）。
【０００３】
フリップチップ方式は、この半導体チップと配線基板との実装に限らず、半導体チップ同士の実装や配線基板同士の実装にも採用されている。フリップチップ方式においては、ボンディングワイヤ方式のワイヤの引き回しがなくなるので、実装面積を縮小することができ、半導体装置の小型化を実現することができる。また、数千からなる電極を一括で実装することができることから、例えば、半導体チップの外部端子（ボンディングパッド）と配線基板の外部端子とを一括して接続することができる利点を有する。
【０００４】
フリップチップ方式を適用した半導体装置の一例として、ＦＣ−ＢＧＡ（Flip Chip-Ball Grid Array）がある。このＦＣ−ＢＧＡは、例えばガラスエポキシ樹脂からなるインターポーザ基板に、バンプ電極を有する半導体チップをフリップチップ接続した形態となっている。
【０００５】
半導体チップのバンプ電極は、ボールバンピング法やめっき法で形成する。このように形成した半導体チップのバンプ電極にフラックスを転写し、インターポーザ基板側にもフラックスを塗布する。その後、フリップチップボンダによって、チップとインターポーザ基板を正確に位置あわせして、マウントする。その後、リフロー炉で加熱溶融し、凝固させてフリップチップ接続を形成する。
【特許文献１】特開２００５−２３５９０５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上記のような方法でフリップチップ接続を実施すると、加熱時に膨張した半導体チップとインターポーザ基板が冷却時に収縮する際、半導体チップよりもインターポーザ基板の熱膨張率が大きく、しかも両者はバンプ電極によって接続されていることから、リフロー後に両者に反りが発生してしまい、接続部に相当な応力が加わることが知られている。そして、この応力によって接続部が破壊したり、バンプ直下の絶縁膜が破壊してしまうという問題が生じている。
【０００７】
現在、半導体装置の高集積化と高速化がさらに進んでおり、半導体チップに使用される絶縁膜にいわゆるＬｏｗ−ｋ膜といわれる低誘電率の膜が用いられるようになっている。このＬｏｗ−ｋ膜は、一般的に従来の絶縁膜より機械的強度が低く、上記のような応力による破壊がさらに起こりやすく、問題が顕在化してきている。
【０００８】
また、従来は、バンプ電極には鉛含有はんだが使用されていたが、鉛の有毒性から、鉛フリー化が求められており、Ｓｎ−ＡｇやＳｎ−Ｃｕといった鉛フリーはんだを用いたバンプ電極の適用が検討されている。鉛フリーはんだは、鉛含有はんだに比べて硬いため、上記応力が緩和しにくく、接続部や絶縁膜がさらに壊れやすくなっている。
【０００９】
上述したように、今後は鉛フリーはんだを適用したＬｏｗ−ｋ膜チップの採用が進むと考えられているが、Ｌｏｗ−ｋ膜の機械的強度が低いことや、一般的に鉛フリーはんだが鉛含有はんだに比べて硬いことから、フリップチップ接続後にＬｏｗ−ｋ膜の剥離が発生しやすいという問題が発生しており、この問題の解決が望まれている。
【００１０】
本発明は上記に鑑みてなされたもので、鉛フリーはんだおよび低誘電率絶縁膜を用いた半導体装置のフリップチップ接続後の破壊を抑制することができる半導体装置の製造方法及び半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記目的を達成するため、本発明の半導体装置の製造方法は、第１の電極パッドとこの第１の電極パッド上に形成されたバンプ電極とを有する半導体チップと、第２の電極パッドとこの第２の電極パッド上に形成されたプリコートとを有する基板とを、前記第１の電極パッドと前記第２の電極パッドとが対応するように位置合せする工程と、前記バンプ電極を加熱溶融して、前記半導体チップの前記第１の電極パッドと前記基板の前記第２の電極パッドとを前記バンプ電極を介して接続する接続工程とを含み、前記バンプ電極および前記プリコートが錫と銅との合金からなり、前記接続工程は、前記バンプ電極の融点以上にまで加熱した後の降温時に１９０〜２１０℃を３〜１５分間保持する温度プロファイルで前記バンプ電極を加熱する工程であり、前記第２の電極パッドの径をＬａ、前記第１の電極パッドの径をＬｂとしたとき、１．４＜Ｌｂ／Ｌａ＜１．６の条件を満たすようにしたことを特徴とする。
【００１２】
上記目的を達成するため、本発明の半導体装置は、第１の電極パッドを有する半導体チップと、第２の電極パッドを有する基板と、第１の電極パッドと第２の電極パッドを介して半導体チップと基板とを接続する第１の電極パッド上に形成された鉛フリーはんだからなるバンプ電極と、から形成され、この半導体チップは、半導体チップの外周部領域に形成された第１のバンプ電極と、第１のバンプ電極のクリープひずみ速度よりもそのクリープひずみ速度が小さな半導体チップの中心部領域に形成された第２のバンプ電極とを備える。
【発明の効果】
【００１３】
本発明によれば、鉛フリーはんだおよび低誘電率絶縁膜を用いた半導体装置のフリップチップ接続後の破壊を抑制し、製造上の歩留まりを向上させるとともに信頼性を高めた半導体装置の製造方法及び半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明を実施するための最良の形態について、図面を参照して説明する。
【００１５】
（第１の実施の形態）
図１は、本発明の第１の実施の形態によるＦＣ−ＢＧＡの概略構成を示す断面図である。図１に示すＦＣ−ＢＧＡは、Ｓｎ−Ｃｕはんだからなるバンプ電極２が形成された半導体チップ１が、例えばガラスエポキシ樹脂からなるインターポーザ基板３にフリップチップ接続された構造となっている。半導体チップ１のサイズは、本実施の形態の場合、１８ｍｍ×１８ｍｍ×０．８ｍｍｔである。
【００１６】
半導体チップ１は、図２の要部拡大図に示すように、例えばガラスエポキシ樹脂や単結晶シリコンからなる基板１１を主体に形成されている。図２では図示していないが、基板１１の主面にはトランジスタ、抵抗、容量等の素子が配設されるとともに、素子間を結線する配線が配設され、集積回路が構築されている。
【００１７】
なお、図２においては、複数層の配線とこの上下配線間に配設される層間絶縁膜等を総称して下地層１２とし、簡略化して図示している。本実施の形態では、下地層１２に含まれる層間絶縁膜にはＬｏｗ−ｋ膜が使用されている。
【００１８】
基板１１上には、下地層１２を介在して電極パッド１３が配設されている。電極パッド１３は、図示していないが、配線を通じて集積回路に電気的に接続されている。電極パッド１３は、複数層の配線のうち最終層の配線と同一層に同一材料により形成されており、例えばシリコンやタングステンが微量に添加されたアルミニウム合金膜を主体として形成されている。また、例えば、電極パッド１３は、アルミニウム合金膜の単層膜か、バリアメタル膜、アルミニウム合金膜、反射防止膜のそれぞれを順次積層した複合膜により形成されている。
【００１９】
また、下地層１２上には、ＳｉＯ２やＳｉ３Ｎ４等からなるパッシベーション膜（最終保護膜）１４が配設されている。
【００２０】
半導体チップ１の電極パッド１３上には、Ｓｎ−Ｃｕはんだからなるバンプ電極２が形成されている。このバンプ電極２は、めっき法、印刷法、蒸着法、ボールバンピング法、ディップ法等により形成される。
【００２１】
半導体チップ１が実装されるインターポーザ基板３は、図２に示すように、例えばガラスエポキシ樹脂からなる基板３１上に、複数層の配線等をまとめて示した下地層３２が形成されている。
【００２２】
下地層３２上には、半導体チップ１をフリップさせた際にバンプ電極２に対応する位置に、例えば銅（Ｃｕ）からなる電極パッド３３が形成されている。電極パッド３３を除く下地層３２表面は、ソルダレジスト３４で覆われている。また、電極パッド３３の表面には、バンプ電極２と同様にＳｎ−Ｃｕはんだからなるプリコート３５が形成されている。
【００２３】
図１に示すＦＣ−ＢＧＡの製造方法について、図３を参照して説明する。まず、バンプ電極２の表面にフラックスを転写し、インターポーザ基板３のプリコート３５にもフラックスを塗布した後、インターポーザ基板３上に半導体チップ１を位置あわせしながらマウントする（図３（ａ））。次いで、リフロー炉によって加熱、冷却し、バンプを溶融固化して、接続を形成する（図３（ｂ））。その後、チップと基板の間にアンダーフィル材４を注入し（図３（ｃ））、キュアして封止する（図３（ｄ））。
【００２４】
上記リフロー炉によって加熱する工程（図３（ｂ））においては、バンプ電極２に使用されているＳｎ−Ｃｕはんだの融点以上の約２４０℃にまで加熱した後、降温時に１９０〜２１０℃を３〜１５分間保持することが好ましい。この温度範囲外では、接続部の応力緩和の効果が得られない。また、保持時間が３分未満では、応力緩和の効果があまり見られない。一方、保持時間が１５分を超えると、インターポーザ基板３などへの熱的なダメージが大きくなるので好ましくない。また生産性も低下してしまう。
【００２５】
また、インターポーザ基板３の電極パッド３３の径（ソルダレジスト開口径）をＬａ、半導体チップ１の電極パッド１３の径をＬｂとしたとき、１．４＜Ｌｂ／Ｌａ＜１．６の条件を満たすことが好ましい。つまり、インターポーザ基板３側の接続部が半導体チップ１側の接続部より少し小さくなる。このように設定することによって、インターポーザ基板３側の接続部に応力が集中して、応力を効果的に緩和することができると考えられる。Ｌｂ／Ｌａが１．４以下では、このような効果があまり見られない。また、Ｌｂ／Ｌａが１．６以上では、インターポーザ基板３側の電極パッド３３の径Ｌａが小さくなりすぎて、接続不良が発生しやすくなってしまう。
【００２６】
なお、本発明では、バンプ高さとプリコート厚さは特に指定していないが、バンプ電極２の高さをＨａ、プリコート３５の高さをＨｂとしたとき、接続部の信頼性確保の点から、２．５＜Ｈｂ／Ｈａ＜３．５の条件を満たすことが望ましい。
【００２７】
上記のような第１の実施の形態の半導体装置の製造方法によれば、鉛フリーはんだおよびＬｏｗ−ｋ膜を用いた半導体装置のフリップチップ接続後の半導体チップ１の反り量を低減し、接続部にかかる応力を抑制することができ、半導体装置の破壊を防止することができる。また、これによって半導体装置の製造歩留まりや信頼性を高めることができる。
【００２８】
以下、本発明の第１の実施の形態について、実施例、比較例を参照して説明する。
【００２９】
（実施例）
本実施例では、半導体チップ１のバンプ電極２と、インターポーザ基板３のプリコート３５の両方にＳｎ−０．７５Ｃｕはんだを使用した。また、Ｌｂ／Ｌａ＝１．４７とした。
【００３０】
この半導体チップ１のバンプ電極２表面にフラックスを転写し、インターポーザ基板３のプリコート３５にもフラックスを塗布した後、半導体チップ１とインターポーザ基板３とを位置あわせしてマウントした。その後、図４に示すような、約２４０℃にまで加熱した後、降温時に約２００℃を２４０秒間保持する温度プロファイルにて、バンプ電極２を溶融、固化しフリップチップ接続を行った。
【００３１】
フリップチップ接続後、半導体チップ１の反り量は５０μｍ以下であった。これは、バンプ電極２およびプリコート３５に従来の鉛含有はんだを用いた場合と同程度の反り量である。これにより、接続部にかかる応力を小さくすることができ、Ｌｏｗ−ｋ膜の剥離を防止することができた。これは、Ｓｎ−Ｃｕはんだの硬さが柔らかく、応力を緩和しやすいためと考えられる。
【００３２】
（比較例１）
Ｓｎ−Ｃｕ系のはんだ以外のバンプ電極２の材料としては、代表的なものにＳｎ−Ａｇ系はんだがある。また、Ｓｎ−Ｃｕ系のはんだ以外のプリコート３５の材料としては、Ｓｎ−Ａｇ−Ｃｕはんだ、Ｓｎ−Ａｇ−Ｂｉ−Ｉｎはんだなどがある。このうち、比較例１では、バンプ電極２にＳｎ−Ａｇはんだを使用し、プリコート３５にＳｎ−Ａｇ−Ｃｕはんだを使用した。その他の条件は上記実施例と同様として、フリップチップ接続を行った。
【００３３】
比較例１と上記実施例との半導体チップ１の反り量の比較結果を図５に示す。比較例１では、フリップチップ接続後の半導体チップ１の反り量は約７０μｍであり、この比較例１で製造したＦＣ−ＢＧＡでは、フリップチップ接続後にＬｏｗ−ｋ膜の剥離が多発した。
【００３４】
（比較例２〜４）
上記実施例に対して加熱条件のみを変更してフリップチップ接続を行った。比較例２，３で用いた加熱条件を図６に示す。比較例２では、約２４０℃にまで加熱した後、降温時に約１００℃を２４０秒間保持する温度プロファイルを用いた。比較例３では、降温時に約１５０℃を２４０秒間保持する温度プロファイルを用いた。また、比較例４では、図示は省略するが、降温時の保持過程を有さない（ｋｅｅｐｌｅｓｓ）温度プロファイルを用いた。
【００３５】
比較例２〜４と上記実施例との半導体チップ１の反り量の比較結果を図７に示す。比較例２〜４では上記実施例に比べて反り量が大きく、Ｌｏｗ−ｋ膜の剥離を防止するには十分ではない。
【００３６】
（比較例５）
上記実施例に対してＬｂ／Ｌａの値のみを変更し、Ｌｂ／Ｌａ＝１としてフリップチップ接続を行った。比較例５と上記実施例との半導体チップ１の反り量の比較結果を図８に示す。比較例５では、フリップチップ接続後の半導体チップ１の反り量は５６．１μｍであり、Ｌｏｗ−ｋ膜の剥離を防止するには十分ではない。
【００３７】
次に、Ｌｂ／Ｌａの値と接続不良率との関係について説明する。図９は、Ｌｂ／Ｌａが１．６以上の領域を中心に、Ｌｂ／Ｌａを変化させて、他は上記実施例と同様の条件でフリップチップ接続を行った場合の接続不良率を評価した結果を示す図である。
【００３８】
図９に示すように、Ｌｂ／Ｌａが大きくなると、接続不良率が大きくなる傾向がある。これは、Ｌｂ／Ｌａの増加とともに、半導体チップ１の電極パッド１３の径Ｌｂに対してインターポーザ基板３の電極パッド３３の径が小さくなるため、半導体チップ１のバンプ電極２のはんだ量に比べて、インターポーザ基板３のプリコート３５のはんだ量が少なくなり過ぎるためである。そのために、半導体チップ１のバンプ電極２にインターポーザ基板３のプリコート３５のはんだが吸い取られてしまい、正常な接続部が形成されないためであると考えられる。
【００３９】
ＦＣ−ＢＧＡの量産においては、少なくとも接続不良率を１０００ｐｐｍ以下にすることが求められている。実験結果を外挿すると、Ｌｂ／Ｌａ＜１．６とすることによって、接続不良率を１０００ｐｐｍ以下にできることが分かった。
【００４０】
図１０は、Ｌｂ／Ｌａが１．４以下の領域を中心に、Ｌｂ／Ｌａを変化させて、他は上記実施例と同様の条件でフリップチップ接続を行った場合の接続不良率を評価した結果を示す図である。図１０に示すように、Ｌｂ／Ｌａが小さくなると、接続不良率が大きくなる傾向がある。これは、Ｌｂ／Ｌａの減少とともに、半導体チップ１の電極パッド１３の径Ｌｂに対してインターポーザ基板３の電極パッド３３の径が大きくなるため、インターポーザ基板３側のはんだ接続部が強固になり応力緩和効果が減少するためである。
【００４１】
このため、半導体チップ１側の接続部では逆に応力が集中増大し、Ｌｏｗ−ｋ膜などが破壊しやすくなっていると考えられる。実験結果を外挿すると、Ｌｂ／Ｌａ＞１．４とすることによって、不良率を１０００ｐｐｍ以下にできることが分かった。
【００４２】
（第２の実施の形態）
次に本発明における第２の実施の形態について説明する。なお、第２の実施の形態において、上述の第１の実施の形態において説明した構成要素と同一の構成要素には同一の符号を付し、同一の構成要素の説明は重複するので省略する。
【００４３】
図１１は、第２の実施の形態における半導体装置４０（ＦＣ−ＢＧＡ）の概略構成を示す断面図である。半導体装置４０は、半導体チップ１と、例えばガラスエポキシ樹脂からなるインターポーザ基板３とがバンプ電極によってフリップチップ接続された構造となっている。半導体チップ１及びインターポーザ基板３の構成は、上述した第１の実施の形態における構成と同様である。
【００４４】
第２の実施の形態における半導体チップ１にもバンプ電極４２が形成されているが、その組成はバンプ電極４２が形成される半導体チップ１における領域によって異なる。すなわち、半導体チップ１の領域を例えば、外周部領域と中心部領域とに分け、外周部領域に形成されたバンプ電極を第１のバンプ電極４２ａとし、中心部領域に形成されたバンプ電極を第２のバンプ電極４２ｂとする。
【００４５】
図１１においては半導体装置４０の断面が示されているため、バンプ電極４２のうち両端、すなわち半導体チップ１の外周部領域に形成されたバンプ電極が第１のバンプ電極４２ａとなる。また、中心部領域に形成されたバンプ電極が第２のバンプ電極４２ｂとなる。この外周部領域或いは中心部領域における領域については、この第２の実施の形態においては上述のように規定しているが、半導体チップ１、インターポーザ基板３の反り量に応じて任意にその領域を規定することができる。
【００４６】
第１のバンプ電極４２ａには錫と銅の合金であるＳｎ−Ｃｕはんだが用いられ、第２のバンプ電極４２ｂには錫と銀の合金であるＳｎ−Ａｇはんだが用いられる。一般的にＳｎ−ＡｇはんだよりもＳｎ−Ｃｕはんだの方が硬さが柔らかいため、バンプ電極４２のクリープひずみ速度も第１のバンプ電極４２ａの方が第２のバンプ電極４２ｂよりも大きい。
【００４７】
図１２は、リフロー後の冷却過程における保持温度と半導体チップの反り量の相対比との関係を示すグラフである。ここで、バンプ電極４２とインターポーザ基板３に形成されるプリコート３５との組合せは、バンプ電極４２、プリコート３５の順に、「Ｓｎ−Ｃｕ／Ｓｎ−Ｃｕ」と「Ｓｎ−Ａｇ／Ｓｎ−Ａｇ−Ｃｕ」である。また、温度保持は４分間行っている。
【００４８】
横軸は保持温度を０℃から２００℃まで示し、縦軸は半導体チップの反り量を示している。ここで半導体チップの反り量の相対比とは、リフロー後の冷却過程において温度保持を行わない従来の温度条件でリフローしたときの半導体チップの反り量と比較した値である。そのため、従来の反り量を１．０としてその値よりも小さい値を示せば反り量が少ないことを表わしている。
【００４９】
図１２に示すように、一定時間（ここでは４分間）２００℃を保持すると半導体チップの反り量が最も低くなることがわかる。また、バンプ電極４２とプリコート３５の組成がＳｎ−ＡｇよりもＳｎ−Ｃｕである場合の方が反り量が低下している。このことから、Ｓｎ−Ｃｕの方がＳｎ−Ａｇよりも硬さが柔らかく、クリープひずみ速度も大きいことがわかる。
【００５０】
図１３は、リフロー後の冷却過程における保持時間と半導体チップの反り量の相対比との関係を示すグラフである。バンプ電極４２とプリコート３５との組合せは図１２で示すグラフの場合と同じである。また、温度は２００℃で保持している。
【００５１】
このグラフからは、やはりＳｎ−Ｃｕの方がＳｎ−Ａｇよりも硬さが柔らかく、クリープひずみ速度も大きいことがわかる。また、保持時間に関しては４分以上温度を保持することで反り量を低減することができることがわかるため、実際には３分以上温度を保持することが望ましい。なお、上述のように保持時間が１５分を超えると、インターポーザ基板３等への熱的影響が大きくなり、かつ生産性も低下することから保持時間は１５分程度とすることが望ましい。
【００５２】
なお、第１のバンプ電極４２ａにおけるＳｎ−Ｃｕはんだは、銅（Ｃｕ）を０．７５重量％の共晶組成付近である０．５重量％ないし１．５重量％含むＳｎ−Ｃｕはんだが好適に用いられる。
【００５３】
このようにクリープひずみ速度がより大きなＳｎ−Ｃｕはんだを半導体チップ１の外周部領域に第１のバンプ電極４２ａとして用いることによって、リフロー後の冷却時において最も応力がかかる半導体チップ１の外周部領域の応力を緩和させることができる。従って、第２の実施の形態における半導体装置によれば、鉛フリーはんだおよびＬｏｗ−ｋ膜を用いた半導体装置のフリップチップ接続後の半導体チップの反り量を低減させて半導体装置の破壊を防止することができる。また、これによって半導体装置の製造歩留まりや信頼性を高めることができる。
【００５４】
（実施例）
本実施例では、半導体チップ１の外周部領域の第１のバンプ電極４２ａにＳｎ−Ｃｕはんだを使用し、中心部領域の第２のバンプ電極４２ｂにＳｎ−Ａｇはんだを使用した。
【００５５】
図１４は、リフロー後の冷却過程において、一定温度を保持する時間とリフロー後のフリップチップ接合部のクリープひずみ速度との関係を示している。横軸には「保持時間［ｍｉｎ］」、縦軸左側には「クリープひずみ速度［１／ｓ］」、右側には「Ｖｅ／Ｖｃ」が設けられている。
【００５６】
ここで半導体装置４０にかけた負荷応力は１ＭＰａである。このクリープひずみ速度は、マイクロインデンテーション法を用いて測定した。測定では三角錐ダイヤモンド圧子（稜間角１１５°）を用い、圧子の負荷速度を６．６ｍＮ／分、負荷加重を２４．５ｍＮで４０秒保持した。図１４に示すグラフの基となる表が以下の表１である。
【表１】
2008252053.tif 000003
【００５７】
表１において、左欄より「保持時間［ｍｉｎ］」、「クリープひずみ速度［１／ｓ］（負荷応力１ＭＰａ）」、「Ｖｅ／Ｖｃ」の各項目が設けられており、「保持時間［ｍｉｎ］」が０、３、４、７、１０、１５分におけるそれぞれの値が示されている。ここで、Ｖｅは外周部領域の第１のバンプ電極４２ａのクリープひずみ速度を示し、Ｖｃは中心部領域の第２のバンプ電極４２ｂのクリープひずみ速度を示している。
【００５８】
リフロー後の冷却中に温度保持を行わない場合は、いずれのバンプ電極４２におけるクリープひずみ速度もほぼ同じになり（Ｖｅ＝Ｖｃ）、その比（Ｖｅ／Ｖｃ）は１である。一方、リフロー後の冷却中に２００℃を４分間保持することで、第１のバンプ電極４２ａのクリープひずみ速度の方が第２のバンプ電極４２ｂのクリープひずみ速度の方が大きく（Ｖｅ＞Ｖｃ）なる。これは、上述した図１２及び図１３に示すように、Ｓｎ−Ｃｕはんだの方がＳｎ−Ａｇはんだよりも硬さが柔らかくクリープひずみ速度が大きいからである。また、この表１及び図１４から、温度保持を３分ないし１５分行うことでＶｅ／Ｖｃの値が１．５ないし７．２となることがわかった。
【００５９】
このようにリフロー後の冷却時において最も応力がかかる半導体チップ１の外周部領域におけるバンプ電極にクリープひずみ速度の大きな鉛フリーはんだを使用することで、外周部領域の応力を緩和させることができる。また、クリープひずみ速度の増加は、バンプ電極とプリコートとの接合部の対疲労性を劣化させることになるが、半導体チップ１の中心部領域における第２のバンプ電極４２ｂのクリープひずみ速度の増加を抑制することで、対疲労性をも兼ね備えた接合を行うことができる。
【００６０】
なお、本発明は上記実施の形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。例えば、バンプ電極の組成について、半導体チップの外周部領域から中心部領域に向けて段階的にクリープひずみ速度が小さくなるなるようにその組成を変えた鉛フリーはんだを使用するといったことも可能である。また、上記実施の形態に開示されている複数の構成要素の適宜な組み合せにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。
【図面の簡単な説明】
【００６１】
【図１】本発明の第１の実施の形態におけるＦＣ−ＢＧＡの概略構成を示す断面図である。
【図２】図１に示すＦＣ−ＢＧＡの要部拡大断面図である。
【図３】図１に示すＦＣ−ＢＧＡの製造方法を説明するための図である。
【図４】実施例で用いた温度プロファイルを示す図である。
【図５】比較例１と実施例との半導体チップの反り量の比較結果を示す図である。
【図６】実施例、比較例２，３で用いた温度プロファイルを示す図である。
【図７】比較例２〜４と実施例との半導体チップの反り量の比較結果を示す図である。
【図８】比較例５と実施例との半導体チップの反り量の比較結果を示す図である。
【図９】Ｌｂ／Ｌａが１．６以上のときの接続不良率を示す図である。
【図１０】Ｌｂ／Ｌａが１．４以下のときの接続不良率を示す図である。
【図１１】本発明の第２の実施の形態における半導体装置（ＦＣ−ＢＧＡ）の概略構成を示す断面図である。
【図１２】リフロー後の冷却過程における保持温度と半導体チップの反り量の相対比との関係を示すグラフである。
【図１３】リフロー後の冷却過程における保持時間と半導体チップの反り量の相対比との関係を示すグラフである。
【図１４】図１４は、リフロー後の冷却過程において、一定温度を保持する時間とリフロー後のフリップチップ接合部のクリープひずみ速度との関係を示すグラフである。
【符号の説明】
【００６２】
１…半導体チップ、２…バンプ電極、３…インターポーザ基板、４…アンダーフィル材、１１…基板、１２…下地層、１３…電極パッド、１４…パッシベーション膜、３１…基板、３２…下地層、３３…電極パッド、３４…ソルダレジスト、３５…プリコート、４０…半導体装置、４２…バンプ電極、４２ａ…第１のバンプ電極、４２ｂ…第２のバンプ電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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