(57)【要約】【課題】シリサイド層の凝集を抑えることができ、コンタクト抵抗が低抵抗化され、断線の発生が抑制された半導体装置とその製造方法を提供する。【解決手段】半導体装置は、半導体基板１０１上に形成されたゲート電極１０４および不純物拡散領域１０５と、ゲート電極１４および不純物拡散領域１０５の上に形成されたシリサイド層１０６と、シリサイド層１０６上に形成された第１のエッチングストップ膜１１０とを備えている。第１のエッチングストップ膜１１０は、シリサイド層１０６上に設けられた下層コンタクトプラグ１０９の側面を囲んで形成される。【選択図】図１
2008108897.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成されたゲート電極および不純物拡散領域と、
前記ゲート電極および前記不純物拡散領域上に形成されたシリサイド層と、  
前記シリサイド層上に形成されたエッチングストップ膜と、
前記半導体基板、前記シリサイド層、およびエッチングストップ膜の上に形成された第１の絶縁膜と、
前記第１の絶縁膜および前記エッチングストップ膜を貫通し、前記シリサイド層に接続されるコンタクトプラグとを備えていることを特徴とする半導体装置
【請求項２】
前記エッチングストップ膜は、前記シリサイド層上における前記コンタクトプラグの周囲にのみ形成されることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記エッチングストップ膜は、窒化シリコン膜からなることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記エッチングストップ膜は、酸素を含んでいることを特徴とする請求項１〜３のうちいずれか１つに記載の半導体装置。
【請求項５】
前記エッチングストップ膜は、前記シリサイド層に引っ張り応力を与えることを特徴とする請求項１〜４のうちいずれか１つに記載の半導体装置。
【請求項６】
前記エッチングストップ膜上に形成された第２の絶縁膜をさらに備え、
前記コンタクトプラグは、前記第１の絶縁膜、前記第２の絶縁膜、および前記エッチングストップ膜を貫通し、前記シリサイド層に接続していることを特徴とする請求項１〜５のうちいずれか１つに記載の半導体装置
【請求項７】
前記エッチングストップ膜の側面と前記第２の絶縁膜の側面とは、互いに同一平面内にあることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記第２の絶縁膜は、前記シリサイド層に圧縮応力を与えることを特徴とする請求項６または７に記載の半導体装置。
【請求項９】
前記第２の絶縁膜は、ＢＰＳＧ膜からなることを特徴とする請求項６〜８のうちいずれか１つに記載の半導体装置。
【請求項１０】
前記コンタクトプラグは、前記ゲート電極上に形成された前記シリサイド層に接続される第１のコンタクトプラグと、前記不純物拡散領域上に形成された前記シリサイド層に接続される第２のコンタクトプラグを含んでいることを特徴とする請求項１〜９のうちいずれか１つに記載の半導体装置。
【請求項１１】
前記第２のコンタクトプラグに接続する下部電極、誘電体膜、および上部電極からなる誘電体キャパシタをさらに備えていることを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
前記シリサイド層は、コバルト、ニッケル、チタンのいずれか１つを少なくとも含んでいることを特徴とする請求項１〜１１のうちいずれか１つに記載の半導体装置。
【請求項１３】
前記エッチングストップ膜の上面の面積は、前記コンタクトプラグの底面積の４００倍以下であることを特徴とする請求項１〜１２のうちいずれか１つに記載の半導体装置。
【請求項１４】
半導体基板上にゲート電極および不純物拡散領域を形成する工程（ａ）と、
前記ゲート電極および前記不純物拡散領域の上にシリサイド層を形成する工程（ｂ）と、
前記シリサイド層の所定の領域上にエッチングストップ膜を形成する工程（ｃ）と、
前記工程（ｃ）の後、前記半導体基板の全面に亘って第１の絶縁膜を形成する工程（ｄ）と、
前記エッチングストップ膜および前記第１の絶縁膜を貫通し、前記シリサイド層に達するコンタクトホールを形成する工程（ｅ）と、
前記コンタクトホールに導体膜を埋め込み、コンタクトプラグを形成する工程（ｆ）とを備えていることを特徴とする半導体装置の製造方法。
【請求項１５】
前記工程（ｃ）において、前記エッチングストップ膜は前記シリサイド層上の一部に形成されることを特徴とする請求項１４に記載の半導体装置の製造方法。
【請求項１６】
前記工程（ｃ）の後、且つ、前記工程（ｄ）の前に、前記エッチングストップ膜上に第２の絶縁膜を形成する工程（ｇ）をさらに備え、
前記工程（ｅ）では、前記エッチングストップ膜、前記第１の絶縁膜、及び前記第２の絶縁膜を貫通し、前記シリサイド層に達するコンタクトホールを形成することを特徴とする請求項１４または１５に記載の半導体装置の製造方法。
【請求項１７】
前記工程（ｃ）及び（ｇ）では、前記第２の絶縁膜と前記エッチングストップ膜とをそれぞれ同一のマスクを用いて、同時にエッチングすることにより形成することを特徴とする請求項１６に記載の半導体装置の製造方法。
【請求項１８】
前記工程（ｆ）の後、前記第１の絶縁膜上に、第３の絶縁膜を形成する工程と、
前記第３の絶縁膜に、前記コンタクトプラグの上面に達する開口を形成する工程と、
前記開口内に、下部電極、誘電体膜、上部電極を順次形成し、誘電体キャパシタを形成する工程とをさらに備えていることを特徴とする請求項１４〜１７のうちいずれか１つに記載の半導体装置の製造方法。
【請求項１９】
前記誘電体キャパシタを形成する工程の後、前記半導体基板に対して熱処理を行うことにより、前記誘電体膜を結晶化させる工程をさらに備えていることを特徴とする請求項１８に記載の半導体装置の製造方法。
【請求項２０】
前記工程（ｇ）では、コンタクト形成領域を除く領域における前記第２の絶縁膜を除去する工程を含み、
前記工程（ｄ）は、前記第２の絶縁膜の上面の高さと同じ高さの前記第１の絶縁膜を形成することを特徴とする請求項１６に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板上にシリサイド層を有する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置の更なる高集積化や高機能化の要求に伴い、素子構造の微細化及び配線構造の多層化が進んでいる。この素子構造の微細化を達成するためには、拡散層やゲート電極を低抵抗化することが必須である。そこで、シリコンからなる半導体基板に形成された拡散層およびポリシリコンからなるゲート電極の表面層をそれぞれシリサイド化するセルフアラインシリサイド技術が開発された。
【０００３】
また、シリサイド層を有する半導体装置には、上層メタル配線とシリサイド層とを接続するためのコンタクトプラグが備えられているが、該コンタクトプラグとシリサイド層との間には、一般的に減圧熱ＣＶＤ（Chemical Vapor Deposition）法により成膜された窒化シリコン膜がさらに備えられている。この窒化シリコン膜は、コンタクトプラグを形成するためのコンタクトホールを層間絶縁膜に開口する際に、シリサイド層がオーバーエッチングされてしまうのを防ぐために、エッチングストッパとして設けられている。
【０００４】
しかし、この窒化シリコン膜を形成する際に行う熱処理により、シリサイドが凝集し、シート抵抗が増大したり、断線が生じたりするなどの課題があった（例えば、特許文献１又は２を参照）。
【特許文献１】特開２００２−２１７１９３号公報
【特許文献２】特開平１０−４１２４９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
一方、シリサイド層に接続されるコンタクトプラグを形成した後に、熱処理工程を有するデバイス（例えば、ＤＲＡＭ（Dynamic Random Access Memory）、ＦｅＲＡＭ（Ferroelectric Random Access Memory））では、新たな不具合が発生することがわかった。ここで、従来のシリコン層を有する半導体装置について図面を参照しながら説明する。図１１〜図１３は、それぞれ従来の半導体装置の製造方法を示す断面図である。
【０００６】
従来の半導体装置は、図１１に示すように、半導体基板７０１と、素子分離領域（ＳＴＩ：Shallow Trench Isolation）７０２と、ゲート絶縁膜７０３、ゲート電極７０４、及びソース／ドレイン領域となる拡散層７０５からなるトランジスタと、ゲート電極７０４及び拡散層７０５の上に形成されたシリサイド層７０６と、半導体基板７０１上の全面に形成された窒化シリコン膜７０７を備えている。
【０００７】
さらに、図１２に示すように、従来の半導体装置は、半導体基板７０１の全面を覆う第１の層間絶縁膜７０８と、第１の層間絶縁膜７０８および窒化シリコン膜７０７を貫通し、シリサイド層７０６に到達する第１のコンタクトプラグ７０９と、第１の層間絶縁膜７０８および第１のコンタクトプラグ１０９の上に形成された第２の層間絶縁膜７１０と、所定のメモリセル領域に形成された第１のコンタクトプラグ７０９に接続され、下部電極７１２、誘電体膜７１３、および上部電極７１４からなる誘電体キャパシタ７１５とを備えている。
【０００８】
このような従来の半導体装置の製造方法では、図１２に示すように、誘電体キャパシタが形成された後、半導体基板７０１に対して例えば６５０℃〜８００℃の高温で熱処理を行うことにより、誘電体膜７１３を結晶化させ、膜質を向上させる工程を有していた。
【０００９】
しかしながら、図１３に示すように、上記の熱処理工程において、第１のコンタクトプラグ７０９の下部付近におけるシリサイドが凝集し、シリサイド層７０６と第１のコンタクトプラグ７０９の界面にスリット（図示せず）が生じたり、シリサイド層７０６内にボイド７１６が発生していた。そのため、コンタクト抵抗の増加や断線などの問題があった。
【００１０】
本発明は、上記の問題を鑑みてなされたものであり、シリサイド層の凝集を抑えることにより、コンタクト抵抗の低下及び断線の抑制を実現する半導体装置とその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本願発明者が、上記課題を解決するために、上述の従来の半導体装置の不具合が発生する原因を究明し、次の２つのメカニズムを検討した。
【００１２】
１つ目としては、図１３に示すように、シリサイド層７０６の周囲に形成された膜（例えば、窒化シリコン膜７０７、第１の層間絶縁膜７０８、第１のコンタクトプラグ７０９など）が熱処理時に熱膨張することにより、第１のコンタクトプラグ７０９の下部に形成されたシリサイド層７０６へ応力が集中することが挙げられる。その結果、シリサイド層７０６が凝集し、断線が引き起こされてしまう。
【００１３】
一方、２つ目のメカニズムとしては、図１３に示すように、熱処理時に窒化シリコン膜７０７や他の膜（例えば、第１の層間絶縁膜７０８など）から加わる応力が変動することにより、シリサイド層７０６が第１のコンタクトプラグ７０９の下部から離れる方向に引っ張られてしまうことが考えられる。その結果、シリサイド層７０６にボイド７１６などが発生し、断線が引き起こされてしまう。
【００１４】
これらのメカニズムを基に検討を重ねた結果、本願発明者は、以下の半導体装置およびその製造方法を用いることで、上記の問題が解消できることを見出した。
【００１５】
本発明の第１の半導体装置は、半導体基板と、半導体基板上に形成されたゲート電極および不純物拡散領域と、ゲート電極および不純物拡散領域上に形成されたシリサイド層と、シリサイド層上に形成されたエッチングストップ膜と、半導体基板、シリサイド層、およびエッチングストップ膜の上に形成された第１の絶縁膜と、第１の絶縁膜およびエッチングストップ膜を貫通し、シリサイド層に接続されるコンタクトプラグとを備えている。
【００１６】
この構成によれば、エッチングストップ膜がシリサイド層の上面上のみに設けられているため、半導体装置が高温に晒されても、エッチングストップ膜が熱膨張することにより、シリサイド層への応力が増加することや、エッチングストップ膜からの応力が変動することにより、シリサイド層がコンタクトプラグの下部から離れる方向へ引っ張られてしまうことを抑制できる。その結果、本発明の第１の半導体装置では、シリサイド層が凝集したり、シリサイド層にボイドが発生するなどの不具合が起こりにくく、低抵抗化され、断線の発生が抑制された半導体装置を実現すること可能となる。
【００１７】
なお、エッチングストップ膜は、窒化シリコン膜からなることが好ましい。
【００１８】
また、本発明の第１の半導体装置は、エッチングストップ膜上に形成された第２の絶縁膜をさらに備え、コンタクトプラグは、第１の絶縁膜、第２の絶縁膜、およびエッチングストップ膜を貫通し、シリサイド層に接続していることが好ましい。
【００１９】
この構成によれば、コンタクトプラグの側面を囲む第２の絶縁膜が設けられているため、上述の効果に加えて、第１の絶縁膜の熱膨張および応力の変動がシリサイド層へ及ぼす影響をより効果的に抑制することができる。
【００２０】
本発明の第１の半導体装置の製造方法は、半導体基板上にゲート電極および不純物拡散領域を形成する工程（ａ）と、ゲート電極および不純物拡散領域の上にシリサイド層を形成する工程（ｂ）と、シリサイド層の所定の領域上にエッチングストップ膜を形成する工程（ｃ）と、工程（ｃ）の後、半導体基板の全面に亘って第１の絶縁膜を形成する工程（ｄ）と、エッチングストップ膜および第１の絶縁膜を貫通し、シリサイド層に達するコンタクトホールを形成する工程（ｅ）と、コンタクトホールに導体膜を埋め込み、コンタクトプラグを形成する工程（ｆ）とを備えている。
【００２１】
この方法によれば、工程（ｃ）において、シリサイド層上の一部のみにエッチングストップ膜が形成されるため、後の工程で熱処理を行う時も、エッチングストップ膜の熱膨張によりシリサイド層への応力が集中したり、エッチングストップ膜から加わる応力の変動により、シリサイド層がコンタクトプラグの下部から離れる方向へ引っ張られてしまうことを抑制できる。その結果、本発明の第１の半導体装置の製造方法では、シリサイド層が凝集するなどの不具合が起こりにくく、低抵抗化され、断線の発生が抑制された半導体装置を製造することが可能となる。
【００２２】
また、本発明の第１の半導体装置の製造方法は、工程（ｃ）の後、且つ、工程（ｄ）の前に、エッチングストップ膜上に第２の絶縁膜を形成する工程（ｇ）をさらに備え、工程（ｅ）は、エッチングストップ膜、第１の絶縁膜、及び第２の絶縁膜を貫通し、シリサイド層に達するコンタクトホールを形成することが好ましい。
【００２３】
この方法によれば、工程（ｇ）においてエッチングストップ膜上に第２の絶縁膜が形成されるため、例えば後の工程で熱処理を行う際には、エッチングストップ膜だけでなく、第１の絶縁膜における熱膨張や応力の変動がシリサイド層へ及ぼす影響を抑えることができる。このため、上述の第１の半導体装置の製造方法よりも、シリサイド層が凝集するなどの不具合がさらに起こりにくく、低抵抗化され、断線の発生がより抑制された半導体装置を実現することができる。
【００２４】
なお、本実施形態の第１の半導体装置の製造方法は、工程（ｆ）の後、第１の絶縁膜上に、第３の絶縁膜を形成する工程と、第３の絶縁膜に、コンタクトプラグの上面に達する開口を形成する工程と、開口内に、下部電極、誘電体膜、上部電極を順次形成し、誘電体キャパシタを形成する工程とをさらに備えていてもよい。なお、誘電体キャパシタを形成する工程の後、半導体基板に対して熱処理を行うことにより、誘電体膜を結晶化させる工程をさらに備えていてもよい。
【００２５】
この方法を用いると、上述の効果と同様に、低抵抗化された誘電体メモリを作製することができる。
【発明の効果】
【００２６】
本発明の半導体装置およびその製造方法によれば、シリサイド層の凝集を抑制することが可能なため、コンタクト抵抗が低抵抗化され、断線の発生を抑えた信頼性の高い半導体装置を実現することができる。
【発明を実施するための最良の形態】
【００２７】
（第１の実施形態）
本発明の第１の実施形態に係る半導体装置およびその製造方法について図面を参照しながら説明する。なお、本実施形態ではＤＲＡＭやＦｅＲＡＭのような誘電体メモリを例に挙げて説明するが、本発明はこれに限定されるものではない。
【００２８】
図１は、本発明の第１の実施形態に係る半導体装置の構成を示す断面図である。同図に示すように、本実施形態の半導体装置は、例えばシリコンからなる半導体基板１０１と、半導体基板１０１の上部に形成された素子分離領域１０２と、半導体基板１０１上における素子分離領域１０２に囲まれた部分に形成され、ソース領域またはドレイン領域となる不純物拡散領域１０５と、半導体基板１０１上のソース領域とドレイン領域との間に位置する領域上に形成されたゲート絶縁膜１０３と、ゲート絶縁膜１０３上に形成され、ポリシリコンなどからなるゲート電極１０４と、ゲート電極１０４および不純物拡散領域１０５の上に形成されたシリサイド層１０６とを備えている。ここで、シリサイド層１０６は、例えば２０〜１００ｎｍの範囲の膜厚で形成されている。なお、シリサイド層１０６は、コバルト、ニッケル、チタンのいずれか１つを少なくとも含んでいることが好ましい。また、ゲート絶縁膜１０３は例えば１．５〜５ｎｍの範囲の膜厚で、ゲート電極１０４は例えば５０〜１５０ｎｍの範囲の膜厚でそれぞれ形成される。
【００２９】
さらに、本実施形態の半導体装置は、シリサイド層１０６の一部上に形成された第１のエッチングストップ膜１１０と、半導体基板１０１、シリサイド層１０６、および第１のエッチングストップ膜１１０の上に形成された第１の層間絶縁膜１０８と、第１の層間絶縁膜１０８および第１のエッチングストップ膜１１０を貫通し、シリサイド層１０６に接続される下層コンタクトプラグ１０９とを備えている。ここで、下層コンタクトプラグ１０９は、例えば、チタンと窒化チタンを密着層としたタングステンからなり、シリサイド層１０６を介してゲート電極１０４に接続される第１の下層コンタクトプラグ１０９ａと、シリサイド層１０６を介してソース領域またはドレイン領域となる不純物拡散領域１０５に接続される第２の下層コンタクトプラグ１０９ｂとを有している。また、第１の層間絶縁膜１０８は、例えば４００〜７００ｎｍの範囲の膜厚で形成され、ＢＰＳＧ（Boro-Phospho-Silicate Glass）膜、ＨＤＰ-ＮＳＧ（High Density Plasma-Noate Glass）膜、およびオゾンＴＥＯＳ（Tetraethyl Ortho Silicate）膜などから構成されている。
【００３０】
また、本実施形態の半導体装置は、下層コンタクトプラグ１０９および第１の層間絶縁膜１０８の上に形成された第２の層間絶縁膜１１１と、ソース領域またはドレイン領域に接続された第２の下層コンタクトプラグ１０９ｂ上に形成された誘電体キャパシタ１１５と、誘電体キャパシタ１１５および第２の層間絶縁膜１１１の上に形成された第３の層間絶縁膜１１６と、第３の層間絶縁膜１１６および第２の層間絶縁膜１１１を貫通し、第１の下層コンタクトプラグ１０９ａおよび誘電体キャパシタ１１５に接続されない第２の下層コンタクトプラグ１０９ｂの上に形成された上層コンタクトプラグ１１７とを備えている。ここで、誘電体キャパシタ１１５は、下部電極１１２、誘電体膜１１３、上部電極１１４が下から順に積層された構造を有している。また、第２の層間絶縁膜１１１は例えば５００〜１０００ｎｍの範囲の膜厚で、第３の層間絶縁膜１１６は例えば２００〜４００ｎｍの範囲の膜厚でそれぞれ形成され、両者の材料としては、ＢＰＳＧ膜、ＨＤＰ-ＮＳＧ膜、およびオゾンＴＥＯＳ膜などが挙げられる。なお、図示しないが、ゲート電極１０４の側面には、３０〜１００ｎｍの範囲の膜厚で窒化シリコン膜などの絶縁膜からなるサイドウォールが形成されていてもよい。
【００３１】
また、本実施形態の半導体装置において、第１のエッチングストップ膜１１０は第１の層間絶縁膜１０８との間でエッチング選択性を有する絶縁膜であればよく、例えば、窒化シリコン膜からなることが好ましい。この場合、窒化シリコン膜は、例えば２０〜１００ｎｍの範囲の膜厚で、減圧ＣＶＤ法やプラズマＣＶＤ法などにより成膜される。
【００３２】
次に、本実施形態の半導体装置の製造方法について図２〜図５を用いて説明する。図２（ａ）〜（ｆ）、図３（ａ）〜（ｄ）、図４（ａ）〜（ｄ）、および図５（ａ）〜（ｂ）は、それぞれ本実施形態の半導体装置の製造方法を示す断面図である。
【００３３】
最初に、図２（ａ）に示すように、ＬＯＣＯＳ（Local Oxidation of Silicon）法またはトレンチ法により、半導体基板１０１の上部に素子分離領域１０２を形成する。次いで、素子分離領域で囲まれた活性領域に、イオン注入法によりＭＯＳトランジスタのパンチスルー抑制を目的とした埋め込み層（図示せず）を形成したり、しきい値電圧（Ｖｔｈ）を調整するための不純物を導入する。その後、半導体基板１０１のうち素子分離領域１０２が形成されていない領域の上に、ゲート絶縁膜１０３およびゲート電極１０４を順次形成する。具体的に説明すると、半導体基板１０１上に、例えばパイロジェニック酸化により、２〜１０ｎｍの範囲の膜厚で酸化シリコン膜を形成する。次いで、酸化シリコン膜上に、１５０〜２５０ｎｍの範囲の膜厚でポリシリコン膜を形成する。その後、リソグラフィーにより形成したレジストパターン（図示せず）をマスクに用いて、酸化シリコン膜およびポリシリコン膜を選択的にエッチングすることにより、酸化シリコン膜からなるゲート絶縁膜１０３およびポリシリコンからなるゲート電極１０４が形成される。
【００３４】
次に、ゲート電極１０４をマスクに用いて、半導体基板１０１の上部における所定の部分にイオン注入により不純物を導入して、該部分をＭＯＳトランジスタのＬＤＤ（Lightly Doped Drain）不純物拡散領域（図示せず）とする。ここで、イオン注入の条件として、例えば、Ｎチャネル領域では注入エネルギーを２０ｋｅＶ、注入ドーズ量を６×１０１２個／ｃｍ２として、砒素イオン（Ａｓ＋）をイオン注入する。また、Ｐチャネル領域においては、注入エネルギーを２０ｋｅＶ、注入ドーズ量を２×１０１３個／ｃｍ２として、二フッ化ホウ素イオン（ＢＦ２＋）を注入する。
【００３５】
その後、ゲート電極１０４の側面及びゲート絶縁膜１０３の側面上に、絶縁性のサイドウォール（図示せず）を形成する。この際、ゲート電極１０４を覆うように半導体基板１０１上に絶縁膜を例えば１５０ｎｍの膜厚で成膜し、次いで該絶縁膜を異方性エッチングすることによってエッチバックを行い、該絶縁膜からなるサイドウォールを形成する。なお、この絶縁膜としては、常圧ＣＶＤ法およびＴＥＯＳやオゾンを用いた減圧ＣＶＤ法により成膜した酸化シリコン膜や、減圧ＣＶＤ法により成膜した窒化シリコン膜などが用いられる。
【００３６】
次に、ゲート絶縁膜１０３及びサイドウォール（図示せず）をマスクとして半導体基板１０１の上部にイオン注入により不純物を導入して、該部分をＭＯＳトランジスタのソース領域またはドレイン領域となる不純物拡散領域１０５とする。ここで、イオン注入の条件として、例えば、Ｎチャネル領域では注入エネルギーを４０ｋｅＶ、注入ドーズ量を３×１０１５個／ｃｍ２として、砒素イオン（Ａｓ＋）をイオン注入する。また、Ｐチャネル領域においては、注入エネルギーを４０ｋｅＶ、注入ドーズ量を３×１０１３個／ｃｍ２として、二フッ化ホウ素イオン（ＢＦ２＋）を注入する。その後、半導体基板１０１内に導入した不純物を活性化するために熱処理を行う。ここでは、例えば１０００〜１１００℃の範囲で１０秒間程度のＲＴＡ行ったり、８５０〜９５０℃の範囲で１０分間程度のファーネスアニール（ＦＡ）を行う。
【００３７】
次に、図２（ｂ）に示すように、サリサイドプロセスにより、不純物拡散領域１０５およびゲート電極１０４上に、高融点金属を含むシリサイド層１０６を形成する。この際、ＣＶＤ法や蒸着法によって、半導体基板１０１上の全面に高融点金属膜を３０ｎｍ程度の膜厚で成膜する。高融点金属として、例えばチタン、コバルト、ニッケル、プラチナなどが用いられる。次いで、ＲＴＡによる熱処理を行うことによって、金属膜とゲート電極１０４の界面および金属膜と半導体基板１０１の界面でそれぞれシリサイド反応が起こり、ゲート電極１０４及び半導体基板１０１の上面上に高融点金属のシリサイド層１０６が形成される。なお、素子分離領域１０２上では、シリサイド反応が進行せずに、堆積された金属膜が残存した状態となる。また、上述のシリサイド反応は、アルゴン雰囲気中の熱処理でも生じる。その後、未反応のまま半導体基板１０１の上方に残った金属膜を選択的にウェットエッチングにより除去する。この際、例えば、ＡＰＭ（Ammonia Peroxide Mixture)をエッチング溶液として用い、室温にて１０分間のエッチング処理を行う。なお、エッチング液はＨＰＭ（Hydro Peroxide Mixture）またはＳＰＭ（Sulfuric Peroxide Mixture）等でも良い。次に、窒素雰囲気下またはアルゴン雰囲気下において、８００℃で３０秒程度の熱処理を行う。これによって、シリサイド層をより低抵抗なシリサイド層に相転移させる。以上のような２ステップアニール法によって、ゲート電極１０４および不純物拡散領域１０５の上に高融点金属のシリサイド層１０６を形成する。
【００３８】
続いて、図２（ｃ）に示すように、減圧ＣＶＤ法によって、半導体基板１０１上の全面に、例えば窒化シリコン膜からなる第１のエッチングストップ膜１１０を２０〜６０ｎｍの範囲の膜厚で成膜する。
【００３９】
次に、図２（ｄ）に示すように、第１のエッチングストップ膜１１０をシリサイド層１０６上の所定の領域が残るように、リソグラフィーとエッチングによりパターニングする。ここで、第１のエッチングストップ膜１１０は、エッチングストッパとして設けられており、後述する第１のコンタクトホール１１８を形成する工程において、シリサイド層１０６がオーバーエッチングされるのを防ぐ。
【００４０】
次に、図２（ｅ）に示すように、半導体基板１０１、シリサイド層１０６、および第１のエッチングストップ膜１１０の上に、例えば４００〜８００ｎｍの範囲の膜厚で、酸化シリコンからなる第１の層間絶縁膜１０８を堆積させ、ＣＭＰ法により平坦化する。ここで、酸化シリコンとして、ホウ素（Ｂ）及びリン（Ｐ）を添加したＢＰＳＧ（Boro-Phospho-Silicate Glass）、高密度プラズマにより形成され、ホウ素やリンが添加されないＨＤＰ−ＮＳＧ（High Density Plasma-Non Silicate Glass）、および酸化雰囲気下にオゾン（Ｏ３）をさらに用いて形成されたオゾンＴＥＯＳ（オゾンＮＳＧ）を使用するとよい。
【００４１】
次いで、図２（ｆ）に示すように、リソグラフィーとドライエッチングを行うことにより、第１の層間絶縁膜１０８および第１のエッチングストップ膜１１０を貫通し、シリサイド層１０６に到達する第１のコンタクトホール１１８を形成する。この時、最初は、第１のエッチングストップ膜１１０と第１の層間絶縁膜１０８の選択比が小さいエッチング条件を用いることで、第１のエッチングストップ膜１１０の上面が露出するまで第１の層間絶縁膜１０８をエッチング除去する。続いて、第１のエッチングストップ膜１１０と第１の層間絶縁膜１０８の選択比が大きいエッチング条件を用いることで、第１のエッチングストップ膜１１０を除去し、シリサイド層１０６に達する第１のコンタクトホール１１８を形成する。   
【００４２】
続いて、図３（ａ）に示すように、スパッタ法、ＣＶＤ法、およびメッキ法により、半導体基板１０１上の全面に導電膜を成膜し、第１のコンタクトホール１１８に該導電膜を埋め込む。その後、ＣＭＰ法およびエッチバック法により、第１のコンタクトホール１１８内以外に形成された導電膜を除去し、下層コンタクトプラグ１０９を形成する。下層コンタクトプラグ１０９の材料としては、例えばタングステン（Ｗ）が用いられる。また、不純物をドーピングさせた他結晶シリコンを用いてもよい。ここで、下層コンタクトプラグ１０９のうち、ゲート電極１０４上に形成されたシリサイド層１０６に接続されるものを第１の下層コンタクトプラグ１０９ａとし、不純物拡散領域１０５上に形成されたシリサイド層１０６に接続されるものを第２の下層コンタクトプラグ１０９ｂとする。
【００４３】
次に、図３（ｂ）に示すように、第１の層間絶縁膜１０８および下層コンタクトプラグ１０９の上に、第２の層間絶縁膜１１１を成膜する。このとき、第２の層間絶縁膜１１１の膜厚は、後述する工程で形成される誘電体キャパシタ１１５の容量を考慮すると、４０００〜１０００ｎｍ程度であることが望ましい。
【００４４】
続いて、図３（ｃ）に示すように、第２の層間絶縁膜１１１に、リソグラフィーとエッチングにより、第２の下層コンタクトプラグ１０９ｂの上面に達する開口部１２０を形成する。ここでのエッチングは、ドライエッチングでもウェットエッチングでもよい。
【００４５】
次に、図３（ｄ）に示すように、スパッタ法、ＣＶＤ法、およびＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法により、２００〜５００℃の成膜温度で、開口部１２０の側面及び底面に沿って、２０〜１００ｎｍの範囲の膜厚で下部電極１１２を形成する。この際、下部電極形成膜（図示せず）を半導体基板１０１上の全面に成膜した後、開口部１２０以外に形成された下部電極形成膜をＣＭＰ法やエッチバック法により除去して、下部電極１１２を形成する。下部電極１１２は、例えば、白金およびイリジウム等の貴金属からなる膜や、該貴金属を含む膜から構成されている。
【００４６】
次いで、図４（ａ）に示すように、スパッタ法またはＭＯＣＶＤ法により、半導体基板１０１上の全面に、３０〜１００ｎｍの範囲の膜厚で誘電体膜１１３を形成する。誘電体膜１１３の材料としては、強誘電体であるチタン酸バリウムストロンチウム（ＢａｘＳｒ１−ｘＴｉＯ３)（但し、ｘは０≦ｘ≦１である。以下、ＢＳＴと呼ぶ。）系誘電体、ジルコニウムチタン酸鉛（Ｐｂ（ＺｒｘＴ１−ｘ)Ｏ３）（但し、ｘは０≦ｘ≦１である。以下、ＰＺＴと呼ぶ。）またはジルコニウムチタン酸鉛ランタン（ＰｂｙＬａ１−ｙ（ＺｒｘＴｉ１−ｘ)Ｏ３）（但し、ｘ，ｙは０≦ｘ，ｙ≦１である。）等の鉛を含むペロブスカイト系誘電体、およびタンタル酸ストロンチウムビスマス（Ｓｒ１−ｙＢｉ２＋ｘＴａ２Ｏ９）（但し、ｘ，ｙは０≦ｘ，ｙ≦１である。以下、ＳＢＴと呼ぶ。）またはチタン酸ビスマスランタン（Ｂｉ４−ｘＬａｘＴｉ３ Ｏ１２）（但し、ｘは０≦ｘ≦１である。）等のビスマスを含むペロブスカイト系誘電体などを用いることができる。これらの材料を誘電体膜１１３に用いると、不揮発性メモリ装置を作製することができる。
【００４７】
また、誘電体膜１１３の材料として一般式がＡＢＯ３ （但し、ＡとＢとは異なる元素である。）で表されるペロブスカイト構造を有する化合物を用いても、強誘電体膜を形成することができる。ここで、元素Ａは、例えば、鉛（Ｐｂ）、バリウム（Ｂａ）、ストロンチウム（Ｓｒ）、カルシウム（Ｃａ）、ランタン（Ｌａ）、リチウム（Ｌｉ）、ナトリウム（Ｎａ）、カリウム（Ｋ）、マグネシウム（Ｍｇ）及びビスマス（Ｂｉ）からなる群より選択される少なくとも１つであることが好ましい。また、元素Ｂは、例えば、チタン（Ｔｉ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、タングステン（Ｗ）、鉄（Ｆｅ）、ニッケル（Ｎｉ）、スカンジウム（Ｓｃ）、コバルト（Ｃｏ）、ハフニウム（Ｈｆ）、マグネシウム（Ｍｇ）及びモリブデン（Ｍｏ）からなる群より選択される少なくとも１つであることが好ましい。
【００４８】
なお、本実施形態の半導体装置の製造方法では、誘電体膜１１３は単層で構成されている例を挙げたが、これに限定されることなく、組成が異なる複数の強誘電体膜から構成されていてもよく、さらには、異なる組成を傾斜させた構成を用いてもよい。
【００４９】
また、誘電体膜１１３は、強誘電体膜に限られることなく、五酸化タンタル（Ｔａ２Ｏ５）、酸化アルミニウム（Ａｌ２Ｏ３）、およびチタン酸バリウムストロンチウム（ＢａＳｒ）ＴiＯ３等を用いてもよい。
【００５０】
続いて、図４（ｂ）に示すように、誘電体膜１１３上に２０〜４０ｎｍの範囲の膜厚で上部電極１１４を形成する。この時、図３（ｄ）に示す下部電極１１２を形成する方法と同様な方法により上部電極１１４を形成する。なお、上部電極１１４の材料としては、プラチナ、イリジウム、ルテニウム、金、銀、パラジウム、ロジウムおよびオスミウム等の酸化物、窒化物、並びに酸窒化物が用いられる。
【００５１】
次に、図４（ｃ）に示すように、リソグラフィー及び塩素系ガスとフッ素系ガスの混合ガスを用いたドライエッチングにより、誘電体膜１１３と上部電極１１４をパターニングすることで、下部電極１１２、誘電体膜１１３、および上部電極１１４からなる誘電体キャパシタ１１５を形成する。
【００５２】
次に、図４（ｄ）に示すように、第２の層間絶縁膜１１１および上部電極１１４の上に、２００〜５００ｎｍの範囲の膜厚で第３の層間絶縁膜１１６を堆積させ、ＣＭＰ法により平坦化する。その後、半導体基板１０１に高温の熱処理を行うことにより、誘電体膜１１３を結晶化させ、該誘電体膜１１３の膜質を向上させる。なお、この熱処理の方法としては、炉を用いるアニール法でもよく、急速加熱処理（ＲＴＡ）法を用いてもよい。温度は、７００〜８００℃の範囲であることが望ましい。
【００５３】
次いで、図５（ａ）に示すように、第２の層間絶縁膜１１１および第３の層間絶縁膜１１６を貫通し、誘電体キャパシタ１１５と接続されていない下層コンタクトプラグ１０９の上面に到達する第２のコンタクトホール１１９をリソグラフィーとドライエッチングにより形成する。その後、半導体基板１０１上の全面に導体膜（図示せず）を堆積し、該導体膜を第２のコンタクトホール１１９に埋め込む。次に、ＣＭＰ法およびエッチバック法により、第２のコンタクトホール１１９内以外に形成された導電膜を除去し、上層コンタクトプラグ１１７を形成する。上層コンタクトプラグ１１７の材料としては、例えばタングステン（Ｗ）が用いられる。また、不純物をドーピングさせた他結晶シリコンを用いてもよい。
【００５４】
以降、通常の半導体製造方法と同様にして、上層コンタクトプラグ１１７と接続させるアルミニウムや銅などの多層配線が形成されるが、ここでは省略する。以上の工程により、本実施形態の半導体装置を製造することができる。
【００５５】
本実施形態の半導体装置の製造方法の特徴は、図２（ｄ）に示す工程において、第１のエッチングストップ膜１１０をパターニングして形成することにある。これによれば、第１のエッチングストップ膜１１０がシリサイド層１０６の一部上にのみ設けられているため、後の工程で誘電体膜１１３を熱処理する際に、第１のエッチングストップ膜１１０が熱膨張することによりシリサイド層１０６へ加わる応力が集中したり、第１のエッチングストップ膜１１０がシリサイド層１０６へ引っ張り応力を与えることによりシリサイド層１０６が下層コンタクトプラグ１０９の底部から離れる方向へ引っ張られてしまうことを抑制することができる。このため、本実施形態の半導体装置の製造方法では、シリサイド層１０６が凝集したり、シリサイド層１０６にボイドが発生するなどの不具合が起こりにくく、低抵抗化され、断線の発生が抑制された半導体装置を実現することができる。
【００５６】
なお、第１のエッチングストップ膜１１０は、窒化シリコン膜からなることが好ましい。窒化シリコン膜を用いると、図２（ｆ）に示す工程において、シリサイド層１０６へダメージを与えることなく、比較的容易に第１のコンタクトホールを形成することができる。
【００５７】
また、第１のエッチングストップ膜１１０は、酸素を含んでいることが好ましい。この場合、第１のエッチングストップ膜１１０の組成が酸化シリコン膜の組成に近くなるほど、熱処理時の熱膨張の程度や応力の変動が小さくなり、シリサイド層１０６の凝集を抑制できる効果が大きくなる。
【００５８】
さらに、第１のエッチングストップ膜１１０の上面の面積は、下層コンタクトプラグ１０９の底面積の４００倍以下であることが好ましい。ここで、図６は、第１のエッチングストップ膜１１０の上面の面積と下層コンタクトプラグ１０９の底面積との比に対するコンタクト歩留りの関係を示した図である。同図に示すように、第１のエッチングストップ膜１１０の上面の面積が大きいほど、コンタクト歩留りが低下している。これは、第１のエッチングストップ膜１１０の面積が大きくなるほど、熱処理時の熱膨張や応力の変動がより大きくなり、シリサイド層１０６へ与える応力も大きくなるからである。一方、エッチングストップ膜の上面の面積と下層コンタクトプラグ１０９の底面積との比が４００倍以下である場合、コンタクト歩留りが１００％であることがわかる。
【００５９】
（第２の実施形態）
本発明の第２の実施形態に係る半導体装置およびその製造方法について図面を参照しながら説明する。なお、本実施形態の半導体装置では、第１のエッチングストップ膜１１０上に下層コンタクトプラグ１０９を囲む絶縁膜が設けられている点が第１の実施形態の半導体装置の構成と異なっている。なお、第１の実施形態の半導体装置と同様な構成部分については簡略化して説明する。
【００６０】
図７は、本発明の第２の実施形態に係る半導体装置の構成を示す断面図である。同図に示すように、本実施形態の半導体装置は、半導体基板１０１と、半導体基板１０１の上部に形成された素子分離領域１０２と、半導体基板１０１上における素子分離領域１０２に囲まれた部分に形成された不純物拡散領域１０５と、半導体基板１０１上に順次形成されたゲート絶縁膜１０３およびゲート電極１０４と、ゲート電極１０４および不純物拡散領域１０５の上に形成されたシリサイド層１０６とを備えている。なお、不純物拡散領域１０５は、ＭＯＳトランジスタのソース領域およびドレイン領域として機能する。
【００６１】
さらに、本実施形態の半導体装置は、シリサイド層１０６の一部上に形成された第１のエッチングストップ膜１１０と、第１のエッチングストップ膜１１０上に形成された第１の絶縁膜２０１と、半導体基板１０１、シリサイド層１０６、および第１の絶縁膜２０１の上に形成された第１の層間絶縁膜１０８と、第１の層間絶縁膜１０８、第１の絶縁膜２０１、および第１のエッチングストップ膜１１０を貫通し、シリサイド層１０６に接続される下層コンタクトプラグ１０９とを備えている。ここで、下層コンタクトプラグ１０９は、第１の実施形態と同様に、第１の下層コンタクトプラグ１０９ａと、第２の下層コンタクトプラグ１０９ｂとを有している。
【００６２】
また、本実施形態の半導体装置は、下層コンタクトプラグ１０９および第１の層間絶縁膜１０８の上に形成された第２の層間絶縁膜１１１と、第２の下層コンタクトプラグ１０９ｂ上に形成された誘電体キャパシタ１１５と、誘電体キャパシタ１１５および第２の層間絶縁膜１１１の上に形成された第３の層間絶縁膜１１６と、第３の層間絶縁膜１１６および第２の層間絶縁膜１１１を貫通し、第１の下層コンタクトプラグ１０９ａおよび誘電体キャパシタ１１５に接続されない第２の下層コンタクトプラグ１０９ｂの上に形成された上層コンタクトプラグ１１７とを備えている。ここで、誘電体キャパシタ１１５は、下部電極１１２、誘電体膜１１３、上部電極１１４が下から順に積層されてなる多層構造を有している。なお、上述した各層の材料や膜厚、および形成方法などは、第１の実施形態の半導体装置と同様であるため、ここでは省略する。
【００６３】
また、本実施形態の半導体装置において、第１のエッチングストップ膜１１０は第１の層間絶縁膜１０８との間でエッチング選択性を有する絶縁膜であればよく、例えば、窒化シリコン膜からなることが好ましい。この場合、窒化シリコン膜は、例えば２０〜１００ｎｍの範囲の膜厚で、減圧ＣＶＤ法やプラズマＣＶＤ法などにより成膜される。なお、第１の絶縁膜２０１は、例えばＢＰＳＧ膜からなることが好ましい。
【００６４】
次に、本実施形態の半導体装置の製造方法について、図８を用いて説明する。図８（ａ）〜（ｅ）は、本実施形態の半導体装置の製造方法を示す断面図である。なお、図８に示す工程以外は、上述の第１の実施形態に係る半導体装置の製造方法と同様であるため、図２〜図５を参照しながら、簡単に説明する。
【００６５】
最初に、素子分離領域１０２が形成された半導体基板１０１上に、酸化シリコンなどからなるゲート絶縁膜１０３およびポリシリコンなどからなるゲート電極１０４を順次形成する。その後、ゲート電極１０４をマスクに用いて、半導体基板１０１の上部に不純物を導入して、該部分をＭＯＳトランジスタのＬＤＤ領域、ソース領域およびドレイン領域となる不純物拡散領域１０５とする（図２（ａ）参照）。
【００６６】
次に、サリサイドプロセスにより、不純物拡散領域１０５およびゲート電極１０４上に、高融点金属を含むシリサイド層１０６を形成する（図２（ｂ）参照）。その後、減圧ＣＶＤ法により、半導体基板１０１上の全面に、例えば窒化シリコン膜からなる第１のエッチングストップ膜１１０を成膜する（図２（ｃ）参照）。ここで、第１のエッチングストップ膜１１０は、エッチングストッパとして設けられており、後述する第１のコンタクトホール１１８を形成する工程において、シリサイド層１０６がオーバーエッチングされるのを防ぐ。
【００６７】
続いて、図８（ａ）に示すように、ＣＶＤ法およびプラズマＣＶＤ法により、第１のエッチングストップ膜１１０上に第１の絶縁膜２０１を形成する。第１の絶縁膜２０１の材料としては、ＢＰＳＧ膜を用いることが好ましい。
【００６８】
次に、図８（ｂ）に示すように、第１の絶縁膜２０１および第１のエッチングストップ膜１１０をシリサイド層１０６上における所定の領域（コンタクト形成領域）が残るように、リソグラフィーとドライエッチングによりパターニングする。
【００６９】
次に、図８（ｃ）に示すように、半導体基板１０１、シリサイド層１０６、および第１の絶縁膜２０１上に、第１の層間絶縁膜１０８を堆積させ、ＣＭＰ法により平坦化する。
【００７０】
次に、図８（ｄ）に示すように、リソグラフィーとドライエッチングを行うことにより、第１の層間絶縁膜１０８、第１の絶縁膜２０１、および第１のエッチングストップ膜１１０を貫通し、シリサイド層１０６に到達する第１のコンタクトホール１１８を形成する。
【００７１】
続いて、図８（ｅ）に示すように、スパッタ法、ＣＶＤ法、およびメッキ法により、半導体基板１０１上の全面に導体膜を成膜し、第１のコンタクトホール１１８に該導体膜を埋め込むことにより、下層コンタクトプラグ１０９を形成する。
【００７２】
以降、第１の実施形態と同様な工程を経て、第２の層間絶縁膜１１１、誘電体キャパシタ１１５、上層コンタクトプラグ１１７、および第３の層間絶縁膜１１６を形成する（図３〜図５参照）。以上の工程により、図７に示す本実施形態の半導体装置を製造することができる。
【００７３】
本実施形態の半導体装置の製造方法の特徴は、図８（ａ）に示す工程において、第１のエッチングストップ膜１１０上に第１の絶縁膜２０１を形成することにある。この方法によれば、後の工程で誘電体膜１１３を熱処理する際に、第１のエッチングストップ膜１１０だけでなく、第１の層間絶縁膜１０８における熱膨張や応力の変動がシリサイド層１０６へ及ぼす影響を抑えることができる。このため、本実施形態の製造方法では、第１の実施形態の製造方法に比べて、シリサイド層１０６が凝集したり、シリサイド層１０６にボイドが発生するなどの不具合がさらに起こりにくく、低抵抗化され、断線の発生が抑制された半導体装置を実現することができる。
【００７４】
また、本実施形態の製造方法では、第１のエッチングストップ膜１１０と第１の絶縁膜２０１とを同じマスクを用いてエッチングを行っており、第１のエッチングストップ膜１１０の側面と第１の絶縁膜２０１の側面とが互いに同一平面内にある。この場合、第１のエッチングストップ膜１１０と第１の絶縁膜２０１が同じ工程で形成されるため、工程をより簡略化することができる。なお、これに限定されるものではなく、第１のエッチングストップ膜１１０と第１の絶縁膜２０１とを別々にパターニングしてもよい。この場合、第１のエッチングストップ膜１１０の上面の面積をより小さくし、第１の絶縁膜２０１の上面の表面積をより大きくすることが望ましい。これにより、シリサイド層１０６の凝集をより効果的に抑制することが可能となる。なお、本実施形態の半導体装置の製造方法では、図８（ｂ）に示す工程の前に、第１の絶縁膜２０１を平坦化してもよい。
【００７５】
また、第１のエッチングストップ膜１１０はシリサイド層１０６に引っ張り応力を与えることが好ましく、第１の絶縁膜２０１はシリサイド層１０６に圧縮応力を与えることがより好ましい。この場合、第１のエッチングストップ膜１１０がシリサイド層１０６へ加える引っ張り応力を、第１の絶縁膜２０１がシリサイド層１０６へ加える圧縮応力により緩和することができ、シリサイド層１０６が下層コンタクトプラグ１０９の底部から離れる方向へ引っ張られてしまうことを抑制することができる。その結果、シリサイド層１０６の凝集をより抑えることができる。
【００７６】
（第３の実施形態）
本発明の第３の実施形態に係る半導体装置およびその製造方法について図面を参照しながら説明する。なお、本実施形態の半導体装置は、エッチングストップ膜とその上に形成された絶縁膜の構成が第２の実施形態の半導体装置と異なっている。なお、本実施形態においても、第１の実施形態および第２の実施形態の半導体装置と同様な構成部分については、簡略化して説明する。
【００７７】
図９は、本発明の第３の実施形態に係る半導体装置の構成を示す断面図である。同図に示すように、本実施形態の半導体装置は、半導体基板１０１と、半導体基板１０１の上部に形成された素子分離領域１０２と、半導体基板１０１上における素子分離領域１０２に囲まれた部分に形成された不純物拡散領域１０５と、半導体基板１０１上に順次形成されたゲート絶縁膜１０３およびゲート電極１０４と、ゲート電極１０４および不純物拡散領域１０５の上に形成されたシリサイド層１０６とを備えている。なお、不純物拡散領域１０５は、ＭＯＳトランジスタのソース領域およびドレイン領域として機能する。
【００７８】
さらに、本実施形態の半導体装置は、半導体基板１０１の上面、シリサイド層１０６の上面、およびゲート電極１０４の側面、およびゲート絶縁膜１０３の側面上にわたって形成された第２のエッチングストップ膜３１０と、第２のエッチングストップ膜３１０上に形成された第１の層間絶縁膜１０８と、第１の層間絶縁膜１０８および第２のエッチングストップ膜３１０を貫通し、シリサイド層１０６に接続される下層コンタクトプラグ１０９と、第１のエッチングストップ膜１１０上に形成され、下層コンタクトプラグ１０９の側面を囲む第２の絶縁膜３０１とを備えている。ここで、下層コンタクトプラグ１０９は、第１の実施形態と同様に、第１の下層コンタクトプラグ１０９ａと、第２の下層コンタクトプラグ１０９ｂとを有している。
【００７９】
また、本実施形態の半導体装置は、下層コンタクトプラグ１０９、第２の絶縁膜３０１、および第１の層間絶縁膜１０８の上に形成された第２の層間絶縁膜１１１と、第２の下層コンタクトプラグ１０９ｂ上に形成された誘電体キャパシタ１１５と、誘電体キャパシタ１１５および第２の層間絶縁膜１１１の上に形成された第３の層間絶縁膜１１６と、第３の層間絶縁膜１１６および第２の層間絶縁膜１１１を貫通し、第１の下層コンタクトプラグ１０９ａおよび誘電体キャパシタ１１５に接続されない第２の下層コンタクトプラグ１０９ｂの上に形成された上層コンタクトプラグ１１７とを備えている。ここで、誘電体キャパシタ１１５は、下部電極１１２、誘電体膜１１３、上部電極１１４が下から順に積層されてなる多層構造を有している。なお、上述した各層の材料や膜厚、および形成方法などは、第１の実施形態と同様であるため、ここでは省略する。
【００８０】
また、本実施形態の半導体装置において、第２のエッチングストップ膜３１０は第１の層間絶縁膜１０８との間でエッチング選択性を有する絶縁膜であればよく、例えば、窒化シリコン膜からなることが好ましい。この場合、窒化シリコン膜は、例えば２０〜１００ｎｍの範囲の膜厚で、減圧ＣＶＤ法やプラズマＣＶＤ法などにより成膜される。なお、第２の絶縁膜３０１は、例えばＢＰＳＧ膜からなることが好ましい。
【００８１】
次に、本実施形態の半導体装置の製造方法について、図１０を用いて説明する。図１０（ａ）〜（ｅ）は、本実施形態の半導体装置の製造方法を示す断面図である。なお、図１０に示す工程以外は、上述の第１の実施形態に係る半導体装置の製造方法と同様であるため、図２〜図５を参照しながら、簡単に説明する。
【００８２】
最初に、素子分離領域１０２が形成された半導体基板１０１上に、酸化シリコンなどからなるゲート絶縁膜１０３およびポリシリコンなどからなるゲート電極１０４を順次形成する。その後、ゲート電極１０４をマスクに用いて、半導体基板１０１の上部に不純物を導入して、該部分をＭＯＳトランジスタのＬＤＤ領域、ソース領域およびドレイン領域となる不純物拡散領域１０５とする（図２（ａ）参照）。
【００８３】
次に、サリサイドプロセスにより、不純物拡散領域１０５およびゲート電極１０４上に、高融点金属を含むシリサイド層１０６を形成する（図２（ｂ）参照）。その後、減圧ＣＶＤ法により、半導体基板１０１上の全面に、例えば窒化シリコン膜からなる第２のエッチングストップ膜３１０を成膜する（図２（ｃ）参照）。ここで、第２のエッチングストップ膜３１０は、エッチングストッパとして設けられており、後述する第１のコンタクトホール１１８を形成する工程において、シリサイド層１０６がオーバーエッチングされるのを防ぐ。
【００８４】
続いて、図１０（ａ）に示すように、ＣＶＤ法およびプラズマＣＶＤ法により、第２のエッチングストップ膜３１０上に第２の絶縁膜３０１を形成する。第２の絶縁膜３０１の材料としては、ＢＰＳＧ膜を用いることが好ましい。
【００８５】
次に、図１０（ｂ）に示すように、第２の絶縁膜３０１をシリサイド層１０６上における所定の領域（コンタクト形成領域）が残るように、リソグラフィーとドライエッチングによりパターニングする。
【００８６】
次いで、図１０（ｃ）に示すように、第２のエッチングストップ膜３１０および第２の絶縁膜３０１の上に、第１の層間絶縁膜１０８を堆積させ、ＣＭＰ法により平坦化する。
【００８７】
次に、図１０（ｄ）に示すように、リソグラフィーとドライエッチングを行うことにより、第２の絶縁膜３０１および第２のエッチングストップ膜３１０を貫通し、シリサイド層１０６に到達する第１のコンタクトホール１１８を形成する。
【００８８】
続いて、図１０（ｅ）に示すように、スパッタ法、ＣＶＤ法、およびメッキ法により、半導体基板１０１上の全面に導体膜を成膜し、第１のコンタクトホール１１８に該導体膜を埋め込むことにより、下層コンタクトプラグ１０９を形成する。
【００８９】
以降、第１の実施形態と同様な工程を経て、第２の層間絶縁膜１１１、誘電体キャパシタ１１５、上層コンタクトプラグ１１７、および第３の層間絶縁膜１１６を形成する（図３〜図５参照）。以上の工程により、図９に示す本実施形態の半導体装置を製造することができる。
【００９０】
本実施形態の半導体装置の製造方法の特徴は、図１０（ｂ）に示す工程において、第２のエッチングストップ膜３１０を残して第２の絶縁膜３０１のみをパターニングし、後の工程で作製される下層コンタクトプラグ１０９の側面全体を囲むように、該第２の絶縁膜３０１を形成することにある。これによれば、第２のエッチングストップ膜３１０をパターニングしなくてもよいため、工程を簡略化できる。さらに、第２の絶縁膜３０１が下層コンタクトプラグ１０９の側面全体にわたって形成されるため、第１の層間絶縁膜１０８の熱膨張や応力の変動がシリサイド層１０６へ及ぼす影響をより抑えることができる。このため、本実施形態の製造方法では、第１の実施形態および第２の実施形態の製造方法と同様に、低抵抗化され、断線の発生が抑制された半導体装置を作製することが可能となる。
【００９１】
また、本実施形態の製造方法では、図１０（ｃ）に示す工程において、第１の層間絶縁膜１０８の上面と第２の絶縁膜３０１の上面とが互いに同じ高さになるように、ＣＭＰ法により平坦化している。この場合、第１の層間絶縁膜１０８と第２の絶縁膜３０１とを同時に形成することができる。なお、この方法に限定されるものではなく、第１の層間絶縁膜１０８の上面と第２の絶縁膜３０１の上面との高さが互いに異なっていてもよい。この時、上面が第１の層間絶縁膜１０８の上面よりも高くなるように第２の絶縁膜３０１を形成すると、シリサイド層１０６の凝集を抑える効果がより大きくなるため好ましい。なお、本実施形態の半導体装置の製造方法では、図１０（ｂ）に示す工程の前に、第２の絶縁膜３０１を平坦化してもよい。
【産業上の利用可能性】
【００９２】
本発明の半導体装置及びその製造方法は、シリサイド層を備え、低抵抗化された半導体装置の実現に有用である。
【図面の簡単な説明】
【００９３】
【図１】本発明の第１の実施形態に係る半導体装置の構成を示す断面図である。
【図２】（ａ）〜（ｆ）は、本発明の第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【図３】（ａ）〜（ｄ）は、第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【図４】（ａ）〜（ｄ）は、第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【図５】（ａ）、（ｂ）は、第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【図６】エッチングストップ膜の上面の面積とコンタクトの底面積との比に対するコンタクト歩留まりの関係を示す図である。
【図７】本発明の第２の実施形態に係る半導体装置の構成を示す断面図である。
【図８】（ａ）〜（ｅ）は、本発明の第２の実施形態に係る半導体装置の製造方法を示す断面図である。
【図９】本発明の第３の実施形態に係る半導体装置の構成を示す断面図である。
【図１０】（ａ）〜（ｅ）は、本発明の第３の実施形態に係る半導体装置の製造方法を示す断面図である。
【図１１】従来の半導体装置の製造方法を示す断面図である。
【図１２】従来の半導体装置の製造方法を示す断面図である。
【図１３】従来の半導体装置の製造方法における熱処理時のシリサイド層を示す断面図である。
【符号の説明】
【００９４】
１０１      半導体基板 
１０２      素子分離領域 
１０３      ゲート絶縁膜 
１０４      ゲート電極 
１０５      不純物拡散領域 
１０６      シリサイド層 
１０８      第１の層間絶縁膜 
１０９      下層コンタクトプラグ 
１０９ａ    第１の下層コンタクトプラグ 
１０９ｂ    第２の下層コンタクトプラグ 
１１０      エッチングストップ膜 
１１１      第２の層間絶縁膜 
１１２      下部電極 
１１３      誘電体膜 
１１４      上部電極 
１１５      誘電体キャパシタ 
１１６      第３の層間絶縁膜 
１１７      上層コンタクトプラグ 
１１８      第１のコンタクトホール 
１１９      第２のコンタクトホール 
１２０      開口部 
２０１      第１の絶縁膜 
３０１      第２の絶縁膜 
３１０      エッチングストップ膜 
７０１      半導体基板 
７０２      シャロウトレンチ分離領域 
７０３      ゲート絶縁膜 
７０４      ゲート電極 
７０５      拡散層 
７０６      シリサイド層 
７０７      窒化シリコン膜 
７０８      第１の層間絶縁膜 
７０９      第１のコンタクトプラグ 
７１０      第２の層間絶縁膜 
７１１      開口部 
７１２      下部電極 
７１３      誘電体膜 
７１４      上部電極 
７１５      誘電体キャパシタ 
７１６      ボイド 
【図１】
2008108897.tif 000003
【図２】
2008108897.tif 000004
【図３】
2008108897.tif 000005
【図４】
2008108897.tif 000006
【図５】
2008108897.tif 000007
【図６】
2008108897.tif 000008
【図７】
2008108897.tif 000009
【図８】
2008108897.tif 000010
【図９】
2008108897.tif 000011
【図１０】
2008108897.tif 000012
【図１１】
2008108897.tif 000013
【図１２】
2008108897.tif 000014
【図１３】
2008108897.tif 000015