(57)【要約】【課題】  フォトリソグラフィ工程を用いることなく広い領域に単結晶半導体領域を有する半導体素子の形成方法を提供する。【解決手段】  第１基板１５０上に互いに離隔するように配置されるボンディング表面を形成する。第１基板１５０のボンディング表面に第２基板１００を接合する。その後、第１基板１００の上部面に互いに離隔するように配置されたボンディング表面のそれぞれに第２基板１００から各半導体領域が残るように第２基板１００を分離する。前記ボンディング表面は、第１基板１５０上に少なくとも一つの絶縁領域の表面を含む。そして、少なくとも一つのアクティブ領域は、前記少なくとも一つの半導体領域内に形成される。素子分離領域は、少なくとも一つの前記半導体領域と隣接するように形成される。これにより、別途、フォトリソグラフィ工程を行わずに済み、工程が簡略化される。【選択図】    図７
2008205456.tif 000002
【特許請求の範囲】
【請求項１】
第１基板上に互いに離隔するように配置されるボンディング表面を形成する段階と、
前記第１基板の前記ボンディング表面に第２基板を接合する段階と、
前記第１基板の上部面に互いに離隔するように配置されたボンディング表面のそれぞれに前記第２基板から各半導体領域が残るように前記第２基板を分離する段階と、を含むことを特徴とする半導体素子の形成方法。
【請求項２】
前記ボンディング表面は、前記第１基板上に少なくとも一つの絶縁領域の表面を含み、少なくとも一つの前記半導体領域または少なくとも一つのアクティブ領域に形成されることを特徴とする請求項１に記載の半導体素子の形成方法。
【請求項３】
前記少なくとも一つの半導体領域に隣接して素子分離領域を形成する段階を更に含むことを特徴とする請求項２に記載の半導体素子の形成方法。
【請求項４】
前記離隔するように配置されるボンディング表面を形成する段階は、
前記第１基板上に絶縁膜を形成する段階と、
前記絶縁膜上に互いに離隔したボンディング抑制パターンを形成する段階と、
前記ボンディング抑制パターン間の各空間に絶縁パターンを形成する段階と、を含むことを特徴とする請求項１に記載の半導体素子の形成方法。
【請求項５】
前記離隔するように配置されるボンディング表面を形成する段階は、
前記第１基板上に絶縁膜を形成する段階と、
前記絶縁膜にトレンチを生成して前記トレンチ間の突出領域の表面にボンディング表面が形成されるように前記絶縁膜をエッチングする段階と、
前記トレンチ内部にボンディング抑制パターンを形成する段階と、を含むことを特徴とする請求項１に記載の半導体素子の形成方法。
【請求項６】
前記第２基板は単結晶シリコン基板を含み、前記絶縁膜はシリコン酸化膜を含み、前記ボンディング抑制パターンはシリコン窒化膜パターンを含むことを特徴とする請求項５に記載の半導体素子の形成方法。
【請求項７】
前記離隔するように配置されるボンディング表面を形成する段階は、
前記第１基板上に絶縁膜を形成する段階と、
前記絶縁膜にトレンチを生成して前記トレンチ間の突出領域の表面にボンディング表面が形成されるように前記絶縁膜をエッチングする段階と、を含み、
前記第１基板の前記ボンディング表面に第２基板を接合する段階において、
前記トレンチにヴォイドが生成されるように前記第１基板と第２基板とを接合することを特徴とする請求項１に記載の半導体素子の形成方法。
【請求項８】
前記離隔するように配置されるボンディング表面を形成する前に、
前記第１基板にアクティブ領域を形成する段階と、
前記アクティブ領域上に絶縁膜を形成する段階を行い、
前記離隔するように配置されるボンディング表面の形成は、前記絶縁膜上に離隔するように配置される表面を形成する段階を含むことを特徴とする請求項１に記載の半導体素子の形成方法。
【請求項９】
前記第１基板のボンディング表面に第２基板を接合する前に、前記第２基板内のイオン注入領域内にイオンを注入する段階を行い、
前記第１基板の上部面に互いに離隔するように配置されたボンディング表面のそれぞれに前記第２基板から各半導体領域が残るように前記第２基板を分離する段階においては、前記イオン注入領域で前記第２基板を分離するために前記接合した第１基板及び第２基板を熱処理する段階を含むことを特徴とする請求項１に記載の半導体素子の形成方法。
【請求項１０】
前記第１基板のボンディング表面に第２基板を接合する段階は、前記第１基板のボンディング表面と前記第２基板とが互いに接触するように維持し、かつ前記第１及び第２基板を第１温度で熱処理する段階を含むことを特徴とする請求項１に記載の半導体素子の形成方法。
【請求項１１】
前記第１基板のボンディング表面に第２基板を接合する前に、前記第２基板内のイオン注入領域にイオンを注入する段階を行い、
前記第１基板の上部面に互いに離隔するように配置されたボンディング表面のそれぞれに前記第２基板から各半導体領域が残るように前記第２基板を分離させる段階においては、前記イオン注入領域で前記第２基板を分離するために前記接合された第１基板及び第２基板を前記第１温度より高い第２温度で熱処理する段階を含むことを特徴とする請求項１０に記載の半導体素子の形成方法。
【請求項１２】
前記第１基板のボンディング表面に第２基板を接合する前に、前記第１基板をプラズマ処理することを特徴とする請求項１に記載の半導体素子の形成方法。
【請求項１３】
前記第２基板は単結晶シリコンであり、前記ボンディング表面は少なくとも一つのシリコン酸化物領域の表面を含むことを特徴とする請求項１に記載の半導体素子の形成方法。
【請求項１４】
前記第１基板のボンディング表面に第２基板を接合する段階は、前記第１基板のボンディング表面と前記第２基板とを接触した状態を維持し、かつ２５０〜４５０℃の温度範囲に前記第１及び第２基板を維持する段階を含むことを特徴とする請求項１３に記載の半導体素子の形成方法。
【請求項１５】
前記第１基板のボンディング表面に前記第２基板を接触した状態を維持しかつ２５０〜４５０℃範囲の温度に前記第１及び第２基板を維持する段階は、前記第１基板のボンディング表面と前記第２基板とを接触した状態を維持し、かつ３００℃で３０分間、前記第１基板及び第２基板を維持する段階を含むことを特徴とする請求項１４に記載の半導体素子の形成方法。
【請求項１６】
前記第１基板のボンディング表面に、前記第２基板を接合する前に、前記第２基板のイオン注入領域内に水素イオンを注入し、
前記第１基板の上部面に互いに離隔するように配置されたボンディング表面のそれぞれに前記第２基板から各半導体領域が残るように前記第２基板を分離する段階は、前記イオン注入領域で前記第２基板を分離するために４００〜６００℃の温度範囲で前記接合された第１基板及び第２基板を維持することを特徴とする請求項１３に記載の半導体素子の形成方法。
【請求項１７】
前記第１基板のボンディング表面に前記第２基板を接合する前に、前記ボンディング表面をプラズマ処理する段階を含むことを特徴とする請求項１に記載の半導体素子の形成方法。
【請求項１８】
第１基板に形成された素子分離パターン間のアクティブ領域上にＭＯＳトランジスタを形成する段階と、
前記基板上に絶縁膜パターンを形成する段階と、
前記絶縁膜パターンに第２単結晶基板を接合する段階と、
前記絶縁膜パターン上にアクティブ領域が形成されるように前記第２単結晶基板を分離する段階と、を含むことを特徴とするスタック型半導体素子の形成方法。
【請求項１９】
第１基板上において間にギャップを有する絶縁膜パターンを形成する段階と、
前記絶縁膜パターンと第２単結晶基板とを接合する段階と、
前記絶縁膜パターン上に前記第２単結晶基板が残っている部位によってアクティブ領域が形成されるように前記第２単結晶基板の接合部位を分離する段階と、
上部素子分離膜を形成するために前記ギャップ内部に絶縁物質を満たす段階と、を含むことを特徴とする半導体素子における上部素子分離膜の形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体素子の形成方法に関し、特に、スタック型半導体素子の製造方法に関する。
【背景技術】
【０００２】
最近、半導体素子を高度に集積化するために単結晶シリコン基板上にＭＯＳトランジスタのような半導体単位素子の積層されたスタック型半導体素子が開発されつつある。スタック型半導体素子は、多様な半導体素子を各層別に形成することができるため、各素子間の配線の長さが減少する。よって、配線間の抵抗が減少して高速に動作することができる。
【０００３】
しかし、スタック型半導体素子の場合には、半導体単位素子を多層に積層しなければならないので、多層に積層されるそれぞれの層間絶縁膜パターン上に半導体素子形成用単結晶シリコン領域を形成しなければならない。
【０００４】
したがって、層間絶縁膜パターン上に単結晶シリコン領域を形成するために多様な方法が研究されつつある。一例として、単結晶シリコン基板をシードにする選択的エピタキシャル成長（ｓｅｌｅｃｔｉｖｅ  ｅｐｉｔａｘｉａｌ  ｇｒｏｗｔｈ：ＳＥＧ）を行って形成する方法が挙げられる。しかし、選択的エピタキシャル成長工程を行うには、所要時間が長くかかり、工程コストが非常に増加する。また、前記工程によっては広い領域に対して単結晶シリコン領域を形成しにくい。
【０００５】
他の例としては、半導体単位素子の形成されている単結晶シリコン基板上に絶縁機能を果たすシリコン酸化膜を形成し、その上に更に他の一枚の単結晶シリコン基板を接合（ボンディング）した後、前記接合した単結晶シリコン基板を薄く加工する方法によって単結晶シリコン領域を形成している。前記のように２つの互いに異なる単結晶シリコンを接合する場合、低コストで広い領域に対して単結晶シリコン領域を形成することができる。しかし、前記接合によって単結晶シリコン領域を形成した後には、上部のアクティブ領域を定義するためのパターニング工程を行わなければならない。即ち、前記単結晶シリコン領域に別途のフォトリソグラフィ工程行い、単結晶シリコンパターンを形成する工程を行わなければならず、後続工程が複雑である。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、フォトリソグラフィ工程を用いることなく広い領域に単結晶半導体領域を形成する方法を提供することにある。
【課題を解決するための手段】
【０００７】
本発明の一態様による半導体素子の形成方法として、第１基板上に互いに離隔するように配置されるボンディング表面を形成する。前記第１基板の前記ボンディング表面に第２基板を接合する。その後、前記第１基板の上部面に互いに離隔するように配置されたボンディング表面のそれぞれに前記第２基板から各半導体領域が残るように前記第２基板を分離する。
【０００８】
本発明の一態様によると、前記離隔するように配置されるボンディング表面の形成工程は、前記第１基板上に絶縁膜を形成する段階、前記絶縁膜上に互いに離隔したボンディング抑制パターンを形成する段階、及び前記ボンディング抑制パターン間の各空間に絶縁パターンを形成する段階、を含む。
本発明の他の態様によると、前記離隔するように配置されるボンディング表面を形成する工程は、前記第１基板上に絶縁膜を形成する段階と、前記絶縁膜にトレンチを生成して前記トレンチ間の突出領域の表面にボンディング表面が形成されるように前記絶縁膜をエッチングする段階と、前記トレンチ内部にボンディング抑制パターンを形成する段階と、を含む。前記第２基板は単結晶シリコン基板を含み、前記絶縁膜はシリコン酸化膜を含み、前記ボンディング抑制パターンはシリコン窒化膜パターンを含む。
【０００９】
本発明の更に他の態様によると、前記離隔するように配置されるボンディング表面を形成する工程は、前記第１基板上に絶縁膜を形成する段階と、前記絶縁膜にトレンチを生成して前記トレンチ間の突出領域の表面にボンディング表面が形成されるように前記絶縁膜をエッチングする段階と、を含む。前記第１基板の前記ボンディング表面に第２基板を接合する段階は、前記トレンチにヴォイドが生成されるように前記第１基板と第２基板とを接合する工程を含む。
【００１０】
本発明の一態様によると、前記離隔するように配置されるボンディング表面を形成する前に前記第１基板にアクティブ領域を形成する段階及び前記アクティブ領域上に絶縁膜を形成する段階を行うことができる。そして、前記離隔するように配置されるボンディング表面の形成は、前記絶縁膜上に離隔するように配置される表面を形成する段階を含む。
【００１１】
本発明の他の態様によると、前記第１基板のボンディング表面に第２基板を接合する前に、前記第２基板内のイオン注入領域内にイオンを注入する段階を行うことができる。前記第１基板の上部面に互いに離隔するように配置されたボンディング表面のそれぞれに、前記第２基板から各半導体領域が残るように前記第２基板を分離する段階においては、前記イオン注入領域で前記第２基板を分離するために、前記接合した第１及び第２基板を熱処理する。前記第１基板のボンディング表面に第２基板を接合する工程は、前記第１基板のボンディング表面と前記第２基板とが互いに接触するように維持し、かつ前記第１及び第２基板を第１温度で熱処理する段階を含む。
【００１２】
本発明の他の態様で、前記第１基板のボンディング表面に第２基板を接合する前に、前記第２基板内のイオン注入領域にイオンを注入する段階を行うことができる。前記第１基板の上部面に互いに離隔するように配置されたボンディング表面のそれぞれに、前記第２基板から各半導体領域が残るように前記第２基板を分離させる段階においては、前記イオン注入領域で前記第２基板を分離するために前記接合された第１及び第２基板を前記第１温度より高い第２温度で熱処理する段階を含む。前記第１基板のボンディング表面に第２基板を接合する前に、前記第１基板をプラズマ処理することができる。
【００１３】
本発明の一態様によると、前記第２基板は単結晶シリコンであり、前記ボンディング表面は少なくとも一つのシリコン酸化物領域の表面を含む。前記第１基板のボンディング表面に第２基板を接合する段階は、前記第１基板のボンディング表面と前記第２基板を接触した状態を維持し、かつ２５０〜４５０℃範囲の温度に前記第１及び第２基板を維持する段階を含む。前記第１基板のボンディング表面に前記第２基板を接触した状態を維持し、かつ２５０〜４５０℃範囲の温度に前記第１及び第２基板を維持する工程は、前記第１基板のボンディング表面と前記第２基板とを接触した状態を維持し、かつ約３００℃で約３０分間前記第１及び第２基板を維持する段階を含む。前記第１基板のボンディング表面に前記第２基板を接合する前に、前記第２基板のイオン注入領域内に水素イオンを注入することができる。前記第１基板の上部面に互いに離隔するように配置されたボンディング表面のそれぞれに、前記第２基板から各半導体領域が残るように前記第２基板を分離する段階は、前記イオン注入領域で前記第２基板を分離するために４００〜６００℃範囲の温度で前記接合された第１及び第２基板を維持する段階を含むことができる。
【００１４】
本発明の他の態様によるスタック型半導体素子の製造方法として、第１基板に形成された素子分離パターン間のアクティブ領域上にＭＯＳトランジスタを形成する。前記基板上に絶縁膜パターンを形成する。前記絶縁膜パターンに第２単結晶基板を接合する。その後、前記絶縁膜パターン上にアクティブ領域が形成されるように、前記第２基板を分離する。本発明の更に他の態様による半導体素子における上部素子分離膜の形成方法として、第１基板上において間にギャップを有する絶縁膜パターンを形成する。前記絶縁膜パターンと第２単結晶基板とを接合する。前記絶縁膜パターン上に前記第２基板が残っている部位に、アクティブ領域が形成されるように前記第２基板の接合部位を分離する。上部素子分離膜を形成するために前記ギャップ内部に絶縁物質を満たす。
【００１５】
前記の工程を行うと、別途、フォトリソグラフィ工程を行うことなく、単結晶半導体領域を形成することができる。よって、工程が非常に単純になり、前記単結晶半導体領域を形成するのに所要されるコストを節減することができる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施例を図面に基づいて説明する。
【００１７】
（第１実施例）
図１から図７は、本発明の第１実施例によって、スタック型半導体素子に含まれる上部の単結晶半導体領域の形成方法を示す断面図である。
図２を参照すると、第１基板としての第１単結晶シリコン基板１５０を準備する。第１基板１５０は、後続工程によってドナー基板の一部の提供を受けるアクセプト基板になる。第１基板１５０上にＭＯＳトランジスタのような半導体素子を形成する。具体的には、シャロウトレンチ素子分離工程によって素子分離膜パターン１５２を形成することによってアクティブ領域とフィールド領域とを限定する。そして、第１基板１５０にゲート酸化膜及び導電膜を蒸着し、パターニングしてゲート１５４を形成する。その後、ゲート１５４の形成されている基板に不純物イオンを注入することによって前記ゲート両側の基板表面の下にソース／ドレイン１５６を形成する。
【００１８】
その後、ゲート１５４及びソース／ドレイン１５６を含むＭＯＳトランジスタのような半導体素子を十分に覆うように第１シリコン酸化膜１５８を形成する。第１シリコン酸化膜１５８は、層間絶縁膜として用いられる。例えば、第１シリコン酸化膜１５８は、ＴＥＯＳ、ＵＳＧ、ＳＯＧ、またはＨＤＰ酸化物を蒸着することによって形成することができる。その後、第１シリコン酸化膜１５８を平坦化する。前記平坦化工程は、化学機械的研磨工程によって行うことができる。一方、第１シリコン酸化膜１５８としてＳＯＧ膜のような流動性酸化物質を用いる場合、アニーリング工程によって上部面を平坦化することもできる。
【００１９】
第１シリコン酸化膜１５８を貫通してソース／ドレイン１５６と接続するコンタクトを形成可能である。また、第１シリコン酸化膜１５８上には前記コンタクトと電気的に接続する導電性ラインを形成可能である。また、前記のように導電性ラインを形成する場合、前記導電性ラインを覆う上部の層間絶縁膜を更に形成することができる。ここで、前記上部の層間絶縁膜は平坦な上部面を有する。
【００２０】
図１に示したように、第２基板としての第２単結晶シリコン基板１００を準備する。本発明の第１実施例では、第２基板１００の一部は、後続工程によって単結晶半導体領域に提供されるので、第２基板１００は、ドナー基板になる。
【００２１】
図１を参照すると、第２基板１００の上部表面の全体に水素イオンを注入して第２基板１００の上部表面から離隔された位置に水素イオン注入領域１０２を形成する。水素イオン注入領域１０２は、前記アクセプト基板を接合した後、第２基板１００を切断させる切断層に提供される。例えば、後続工程で水素イオン注入領域１０２に沿って第２基板１００が切断されることによって単結晶シリコン領域が形成される。本発明の第１実施例において、第２基板１００の上部表面から水素イオン注入領域１０２までの深さは、形成しようとする単結晶シリコン領域の厚さと同一であるか、あるいはより深いことが望ましい。
【００２２】
第２基板１００の表面から水素イオン注入領域１０２の深さが３０００Åより薄いと、水素イオン注入領域１０２において第２基板１００を切断しにくい。また、第２基板１００の表面から水素イオン注入領域１０２の深さが１００００Åより深いと、スタック型半導体素子の全体厚さが厚すぎるので望ましくない。よって、第２基板１００の表面から水素イオン注入領域１０２の厚さは、３０００〜１００００Åであることが望ましい。
【００２３】
図３を参照すると、第１シリコン酸化膜１５８上にボンディング抑制パターン１６０を形成する。ボンディング抑制パターン１６０は、第２基板１００を接合するときに弱い結合力を有するようにする。これにより、ボンディング抑制パターン１６０の形成された領域には局部的に第２基板１００が接合されない。
【００２４】
第２基板１００との接合特性が良好になるためには、第２基板１００と接する面に形成されている第１基板１５０の薄膜の表面を親水化すべきである。第１基板１５０の薄膜の表面を親水化した場合、ボンディング抑制パターン１６０は、プラズマ表面処理によって、表面がほぼ親水化しない物質で形成してもよい。具体的には、ボンディング抑制パターン１６０は、シリコン窒化膜パターンに形成することができる。
【００２５】
ボンディング抑制パターン１６０は、単結晶半導体領域の形成されない領域に限って形成される。即ち、後続の工程で前記ボンディング抑制パターン１６０の上部面には単結晶半導体領域が形成されないので、ボンディング抑制パターン１６０は、素子分離領域に該当する部位にのみ形成される。
【００２６】
図４を参照すると、ボンディング抑制パターン１６０間を埋め立てるように第２シリコン酸化膜（図示せず）を形成する。その後、ボンディング抑制パターン１６０の上部面が露出するように前記第２シリコン酸化膜を化学機械的研磨工程によって除去することで第２シリコン酸化膜パターン１６２を形成する。前記研磨工程を行うと、前記第２シリコン酸化膜パターン１６２の上部面は、ボンディング抑制パターン１６０の上部面と同一の平面上に位置する。第２シリコン酸化膜パターン１６２は、第２基板１００と接合するために離隔するように配置されたボンディング表面に提供される。この場合、第２シリコン酸化膜パターン１６２は単結晶半導体領域、即ち、アクティブ領域に形成される部位に位置するように形成される。
【００２７】
図３及び図４で説明したように、第１実施例では、ボンディング抑制パターン１６０を先に形成した後で、ボンディング抑制パターン１６０の間に第２シリコン酸化膜パターン１６２を形成することでシリコン酸化膜パターンを形成したが、他の方法を用いることもできる。例えば、ボンディング抑制パターン１６０を形成する部位の第１シリコン酸化膜１５８をエッチングしてトレンチを形成し、前記トレンチの内部にシリコン窒化物を蒸着する。その後、第１シリコン酸化膜１５８が露出するように前記シリコン窒化物を化学機械的研磨工程により除去することによってボンディング抑制パターン１６０を形成することができる。この場合、別途に第２シリコン酸化膜パターンを形成するための工程を行うことなく図４に示したものと同一の構造を形成することができる。
【００２８】
図５を参照すると、第２シリコン酸化膜パターン１６２及びボンディング抑制パターン１６０の形成されている第１基板１５０の表面をプラズマ処理する。前記プラズマ処理は前記第２基板１００との付着力を増加させるために行う。具体的には、第１基板１５０の表面に対して窒素プラズマ処理を行うことができる。また、前記プラズマ処理は、容量結合型プラズマ（ｃａｐａｃｉｔｏｒ  ｃｏｕｐｌｅｄ  ｐｌａｓｍａ）または誘導結合型プラズマ（ｉｎｄｕｃｔｉｖｅ  ｃｏｕｐｌｅｄ  ｐｌａｓｍａ）を用いて行うことができる。
【００２９】
一般的に、プラズマ処理による表面改質は、イオン衝撃による表面損傷及びダングリングボンド（ｄａｎｇｌｉｎｇ  ｂｏｎｄ）の発生またはケミカルによる化学反応層の形成によって行われる。また、前記のように窒素プラズマによって表面処理を行うと、第２シリコン酸化膜パターン１６２の表面にはダングリングボンド及び化学反応層が複数生成され、第２シリコン酸化膜パターン１６２の表面が活性化する。しかし本発明においては、ボンディング抑制パターン１６０に用いられるシリコン窒化膜パターンは、表面処理を行ってもダングリングボンド及び化学反応層がほぼ生成されないので、表面が活性化しない。
【００３０】
その後、第１基板１５０を洗浄する。洗浄工程を通じて、第１基板１５０に形成された第２シリコン酸化膜パターン１６２及びボンディング抑制パターン１６０上に形成されているパーティクルを除去する。前記洗浄は、３０〜８０℃範囲の温度で用いられる水酸化アンモニウム（ＮＨ4ＯＨ）、過酸化水素（Ｈ2Ｏ2）、及び脱イオン水を含むＳＣ１（標準洗浄１）溶液を用いる湿式方法によって行うことができる。前記工程を通じて第１基板１５０を洗浄する場合、第１基板１５０に形成されている第２シリコン酸化膜パターン１６２の表面の親水性が高くなる。一方、第２基板１００に対しても表面のパーティクルを除去するための洗浄工程を行うことができる。
【００３１】
図６を参照すると、プラズマ処理された第１基板１５０と第２基板１００の上部表面１０１とを接合する。表面１０１は、第２シリコン酸化膜パターン１６２と相対的に更に強く接合される。その後、２枚の基板１００、１５０の接合力を増加させるために、第１基板１５０及び第２基板１００を熱処理する。前記接合温度が４００℃以上になると、接合が行われる前に水素イオン注入領域１０２に沿って第２基板１００が分離するおそれがあって望ましくない。なお、前記接合温度が２５０℃以下になると、２枚の基板の接合が正常的に行われない。そのため、接合効率が高く、かつ２枚の基板の接合面に構造的欠陥の生成を防止するために、２５０〜４５０℃の温度で接合を行うことが望ましい。更に望ましくは、約３０分間約３００℃の温度で前記第１及び第２基板を接合する。
【００３２】
前記熱処理工程を行うと、第１基板１５０の第２シリコン酸化膜パターン１６２の表面及び第２基板１００の表面に形成されている−ＳｉＯＨ結合の多くがなくなり、かつ強い共有結合Ｓｉ−Ｏ−Ｓｉが生成される。そのため、第２基板１００の上部表面１０１と第１基板１５０の第２シリコン酸化膜パターン１６２は非常に堅固に接合される。一方、第１基板１５０のボンディング抑制パターン１６０の表面は親水性を示していないので、前記熱処理を行っても第２基板１００の上部面と第１基板１５０のボンディング抑制パターン１６０は接合されない。 
【００３３】
図７を参照すると、第２基板１００に形成されている水素イオン注入領域１０２に沿って第２基板１００を分離する。前記分離工程を行うと、第２シリコン酸化膜パターン１６２にのみ選択的に第２基板１００の一部分が残るようになり、単結晶半導体領域１０４が形成される。例えば、第１実施例では、接合された状態の第１基板１５０及び第２基板１００を４００〜６００℃の温度で約３０分〜２時間熱処理しながら機械的に力を加える。前記熱処理を行うと、第２基板１００内の水素イオン注入領域に含まれた水素ガスにバブルが生成され、バブルが互いに結合することによってバブルの圧力が増加する。これによって、イオン注入領域１０２が剥離するおそれがある。更に、イオン注入領域１０２に機械的な力を加えることによって、イオン注入領域１０２に沿って第２基板１００を分離する。
【００３４】
前記のように、第２基板１００を分離すると、第１基板１５０の第２シリコン酸化膜パターン１６２の上部面には第２基板１００が接合しているので、第２基板１００の一部分が残るようになる。即ち、第２シリコン酸化膜パターン１６２の上部面には、第２基板１００の上部面から水素イオン注入領域１０２までの厚さ分だけ、単結晶半導体領域１０４が形成される。
【００３５】
しかし、ボンディング抑制パターン１６０上には、第２基板１００が接合されておらず、単に置いている。そのため、前記分離工程を行った後には、ボンディング抑制パターン１６０上に第２基板１００が残らない。また、前記接合の行われた部位と接合されていない部位とにおける応力差によって第２シリコン酸化膜パターン１６２及びボンディング抑制パターン１６０の側壁界面部位の上部で第２基板１００が切断される。また、第２基板１００の結晶方向に沿って切断してもよい。前記切断面は単結晶半導体領域１０４の側面になる。例えば、第２基板１００の結晶方向が＜１００＞である基板の場合、単結晶半導体領域１０４の側面は、第２シリコン酸化膜パターン１６２及びボンディング抑制パターン１６０の上部面に対して約４５°の傾斜を有することができる。
【００３６】
（第２実施例）
図８ないし図９は、本発明の第２実施例によって、スタック型半導体素子の上部素子分離構造の形成方法を示す断面図である。第２実施例による素子分離構造は、前記図１から図７で説明した方法で単結晶半導体領域を形成した後にいくつかの工程を追加することによって形成することができる。そこで、まず図１から図７で説明したような工程と同一の工程を行い図７に示した構造を形成する。
【００３７】
図８を参照すると、ボンディング抑制パターン１６０を除去して単結晶半導体領域１０４の間に開口１６４を形成する。ボンディング抑制パターン１６０を除去する際、単結晶半導体領域１０４の表面損傷を抑制するために、ボンディング抑制パターン１６０は、湿式エッチング工程によって除去することが望ましい。
【００３８】
図９を参照すると、開口１６４の内部を満たし、かつ単結晶半導体領域１０４上に素子分離用絶縁膜（図示せず）を形成する。前記絶縁膜は、シリコン酸化物を蒸着して形成することができる。単結晶半導体領域１０４の表面が露出するように前記絶縁膜を化学機械的研磨工程によって研磨して上部素子分離膜パターン１６６を形成する。前記化学機械的研磨工程を行うとき、単結晶半導体領域１０４の上部面の一部を除去することができる。そのため、単結晶半導体領域１０４の厚さが多少薄くなるように調節することができる。前述したような工程を行うと、スタック型半導体素子において上部に形成されるアクティブ領域及び素子分離領域を定義するために別途のフォトリソグラフィ工程が要求されない。よって、工程が非常に単純になり、所要コストを節減することができる。
【００３９】
（第３実施例）
図１０から図１４は、本発明の第３実施例によって、スタック型半導体素子に含まれる単結晶半導体領域の形成方法を示す断面図である。以下説明する単結晶半導体領域の形成方法は、前記ボンディング抑制パターンが形成されないことを除いては図１から図８を参照して説明した方法と同一である。
【００４０】
まず、図１を参照して説明した工程と同様の工程を行って水素イオン注入領域を含む第２基板１００を形成する。第２基板１００の一部は後続工程によって単結晶半導体領域に提供されるので、第２基板１００はドナー基板になる。第２基板１００の上部表面の全体に水素イオンを注入して第２基板１００の上部表面と離隔した位置に水素イオン注入領域１０２を形成する。水素イオン注入領域１０２は、後続工程にて第２基板１００が切断される切断層に提供される。
【００４１】
図１０を参照すると、単結晶シリコンを含む第１基板１５０を準備する。第１基板１５０は、第２基板１００の一部の提供を受けるアクセプト基板になる。第１基板１５０にＭＯＳトランジスタのような半導体素子を形成する。その後、前記半導体素子を十分に覆うようにシリコン酸化膜１７０を形成する。シリコン酸化膜１７０は、ＴＥＯＳ、ＵＳＧ、ＳＯＧまたはＨＤＰ酸化物を蒸着することによって形成することができる。その後、シリコン酸化膜１７０を化学機械的研磨工程のような工程を行って平坦化する。
【００４２】
図１１を参照すると、第１基板１５０のシリコン酸化膜１７０上にフォトレジストパターン１７１を形成する。フォトレジストパターン１７１をエッチングマスクに用いて、シリコン酸化膜１７０の一部分をエッチングすることによって部分的に突出した形態のシリコン酸化膜パターン１７０ａを形成する。ここで、フォトレジストパターン１７１は、単結晶半導体領域の形成されない部位のシリコン酸化膜パターン１７０ａを露出するように形成される。よって、前記エッチング工程によって形成されたシリコンパターン１７０ａの溝部位は、前記単結晶半導体領域の形成されない部位になる。また、シリコン酸化膜パターン１７０ａで上部に突出した部位には後続工程によって単結晶半導体領域が形成される。その後、図示していないが、アッシング及びストリップ工程を行ってフォトレジストパターン１７１を除去する。
【００４３】
図１２を参照すると、シリコン酸化膜１７０ａが形成されている第１基板１５０の表面をプラズマ処理する。前記プラズマ処理は第２基板１００との付着力を増加させるために行う。具体的には、第１基板１５０の表面に対して窒素プラズマ処理を行うことができる。
【００４４】
その後、第１基板１５０を洗浄する。前記洗浄工程は、第１基板１５０に形成されたシリコン酸化膜パターン１７０ａに形成されているパーティクルを除去する。湿式洗浄工程によって第１基板１５０を洗浄する場合、第１基板１５０に形成されているシリコン酸化膜パターン１７０ａ表面の親水性が高くなる。また、第２基板１００に対してもパーティクルを除去するための表面洗浄工程を行うことができる。
【００４５】
図１３を参照すると、前記プラズマ処理の後、第１基板１５０と第２基板１００の表面とを接合する。具体的には、第２基板１００の上部表面１０１と、第１基板１５０においてシリコン酸化膜パターン１７０ａの突出した表面を接触させる。その後、第１基板１５０及び第２基板１００に熱処理することで２枚の基板の接合を強化する。このとき、接合効率を高くし、かつ基板の接合面に構造的欠陥の生成を防止するために、２５０〜４５０℃の温度で接合が行われることが望ましい。更に望ましくは、約３０分間約３００℃の温度で第１基板１５０及び第２基板１００を接合する。前記接合工程を行うことによって、第１基板１５０においてシリコン酸化膜の突出した表面及び第２基板１００の表面に形成されている−ＳｉＯＨ結合の多くがなくなり、かつ強い共有結合であるＳｉ−Ｏ−Ｓｉが生成される。そのため、第２基板１００の上部表面１０１と第１基板１５０のシリコン酸化膜パターン１７０ａの突出した表面、即ち、ボンディング表面部位は非常に堅固に接合される。一方、第１基板１５０のシリコン酸化膜パターン１７０ａの間のトレンチ部位には、第２基板１００の上部面と直接接触しないので、接合が行われない。
【００４６】
図１４を参照すると、第２基板１００に形成されている水素イオン注入領域１０２に沿って第２基板１００を分離する。前記のように、第２基板１００を分離すると、第１基板１５０のシリコン酸化膜パターン１７０ａの突出した部位には第２基板１００が接合されているので、第２基板１００の一部分が残るようになる。即ち、シリコン酸化膜パターン１７０ａの突出した部位には、第２基板１００の上部面から水素イオン注入領域１０２まで厚さだけの多結晶半導体領域１０４が形成される。しかし、シリコン酸化膜パターン１７０ａのトレンチ部位には第２基板１００が接合されておらず、単に置いている。そのため、前記分離工程を行った後にはシリコン酸化膜パターン１７０ａのトレンチ部位には第２基板１００が残っていない。また、前記接合の行われた部位と接合されていない部位とにおける応力の差によってシリコン酸化膜パターン１７０ａの突出部位とトレンチ部位との境界で前記シリコン酸化膜パターン１７０ａの表面と垂直する方向に第２基板１００が切断される。切断面は単結晶半導体領域１０４の側面になる。
【００４７】
（第４実施例）
図１５は、本発明の第４実施例によって、スタック型半導体素子の上部の素子分離構造の形成方法を示す断面図である。第４実施例による素子分離構造は、第３実施例によって単結晶半導体領域を形成した後にいくつかの工程を追加することによって形成することができる。そこで、まず図１０から図１４で説明した工程と同一の工程を行って図１４に示した構造を形成する。
【００４８】
図１５を参照すると、単結晶半導体領域１０４の間に生成された開口の内部を満たし、かつ単結晶半導体領域１０４上に素子分離用絶縁膜を形成する。前記素子分離用絶縁膜は、シリコン酸化物を蒸着して形成することができる。
【００４９】
単結晶半導体領域１０４の表面が露出するように、前記素子分離用絶縁膜を化学機械的研磨工程によって研磨して、上部素子分離膜パターン１７２を形成する。前記化学機械的研磨工程を行うとき、単結晶半導体領域１０４の上部面の一部を除去することができる。これにより、単結晶半導体領域１０４の厚さが薄くなるように調節することができる。前述したように工程を行うと、スタック型半導体素子で上部に形成されるアクティブ領域及び素子分離領域を定義するために別途のフォトリソグラフィ工程が不必要である。よって、工程が非常に単になり、所要コストを節減することができる。
【００５０】
図１６は、本発明の第１実施例の方法を用い、単結晶半導体領域を形成した後の第１基板の平面ＳＥＭ写真である。図１７は、本発明の第１実施例の方法によって形成された第１基板の上部面に対してＸ軸方向に段差を測定したものである。
【００５１】
図１６及び図１７を参照すると、相対的に明るく見える部位が第１基板の高い段差部位２００であり、相対的に暗く見える部位が第１基板１５０の低い段差部位２０２である。前記第１基板の高い段差部位２００は、第２基板１００で素子分離領域に該当する。また、第１基板１５０の低い段差部位２０２は、第２基板１００で単結晶半導体領域が形成される部位に該当する。ここで、高い段差部位２００と低い段差部位２０２は約５５００Åの厚さの差を示す。よって、第２基板１００には約５５００Åの高さを有する単結晶半導体領域が形成されたことがわかる。
【００５２】
このように、本発明の実施例によると、フォトリソグラフィ工程を別途行うことなく、単結晶半導体領域を形成することができる。これによって前記単結晶半導体領域を形成する工程が単純になり、前記単結晶半導体領域を形成するのに要するコストを節減することができる。
【００５３】
以上、本発明の実施例によって詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離脱することなく、本発明を修正または変更できる。
【図面の簡単な説明】
【００５４】
【図１】本発明の第１実施例によってスタック型半導体素子に含まれる上部の単結晶半導体領域の形成方法を示す断面図である。
【図２】本発明の第１実施例によってスタック型半導体素子に含まれる上部の単結晶半導体領域の形成方法を示す断面図である。
【図３】本発明の第１実施例によってスタック型半導体素子に含まれる上部の単結晶半導体領域の形成方法を示す断面図である。
【図４】本発明の第１実施例によってスタック型半導体素子に含まれる上部の単結晶半導体領域の形成方法を示す断面図である。
【図５】本発明の第１実施例によってスタック型半導体素子に含まれる上部の単結晶半導体領域の形成方法を示す断面図である。
【図６】本発明の第１実施例によってスタック型半導体素子に含まれる上部の単結晶半導体領域の形成方法を示す断面図である。
【図７】本発明の第１実施例によってスタック型半導体素子に含まれる上部の単結晶半導体領域の形成方法を示す断面図である。
【図８】本発明の第２実施例によってスタック型半導体素子の上部素子分離構造の形成方法を示す断面図である。
【図９】本発明の第２実施例によってスタック型半導体素子の上部素子分離構造の形成方法を示す断面図である。
【図１０】本発明の第３実施例によってスタック型半導体素子に含まれる単結晶半導体領域の形成方法を示す断面図である。
【図１１】本発明の第３実施例によってスタック型半導体素子に含まれる単結晶半導体領域の形成方法を示す断面図である。
【図１２】本発明の第３実施例によってスタック型半導体素子に含まれる単結晶半導体領域の形成方法を示す断面図である。
【図１３】本発明の第３実施例によってスタック型半導体素子に含まれる単結晶半導体領域の形成方法を示す断面図である。
【図１４】本発明の第３実施例によってスタック型半導体素子に含まれる単結晶半導体領域の形成方法を示す断面図である。
【図１５】本発明の第４実施例によってスタック型半導体素子の上部の素子分離構造の形成方法を示す断面図である。
【図１６】本発明の第１実施例の方法を用い、単結晶半導体領域を形成した後の第１基板の平面ＳＥＭ写真である。
【図１７】本発明の第１実施例の方法によって形成された第１基板の上部面に対してＸ軸方向に段差を測定したものである。
【符号の説明】
【００５５】
１００：第２単結晶シリコン基板（第２基板）、１０２：水素イオン注入領域、１５０：第１単結晶シリコン基板（第１基板）、１５２：素子分離膜パターン、１５４：ゲート、１５６：ソース／ドレイン、１５８：第１シリコン酸化膜、１６０：ボンディング抑制パターン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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