(57)【要約】【課題】ダブルパターニングされたパターンの電気的特性をコントロール可能な半導体素子及びそのパターンコントロール方法を提供する。【解決手段】半導体素子１００の第一パターン１３１と第二パターン１３２とは、それぞれ異なるＣＤを有する。コントロール回路１５０は、第一パターン１３１及び第二パターン１３２を含む二つ以上のパターンを、最適の動作状態で動作するようにコントロールする。かかるパターンは、各パターンのＣＤに基づいてコントロール回路１５０の提供する信号により、個別にコントロールされる。コントロール回路１５０の信号は、各パターンに提供される際に大きさまたは印加時間を調節してコントロールされる。半導体素子１００の第１パターン１３１は第１パターン１３１のＣＤに基づいて最適の状態で駆動させられ、第２パターン１３２は第２パターン１３２のＣＤに基づいて最適の状態で駆動させられる。【選択図】図２Ａ
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【特許請求の範囲】
【請求項１】
第１露光で第１パターンを形成し、第２露光で第２パターンを形成するステップと、
前記第１パターンと前記第２パターンの各ＣＤを測定するステップと、
前記第１パターンのＣＤに基づいて前記第１パターンの動作をコントロールするステップと、
前記第２パターンのＣＤに基づいて前記第２パターンの動作をコントロールするステップと、を含み、
前記第１パターンのＣＤは、前記第２パターンのＣＤと異なることを特徴とする半導体素子のパターンコントロール方法。
【請求項２】
前記第１パターンに第１信号を提供するステップと、
前記第２パターンに第２信号を提供するステップと、
前記第１パターンのＣＤに基づいて第１信号をコントロールするステップと、
前記第２パターンのＣＤに基づいて第２信号をコントロールするステップと、
をさらに含むことを特徴とする請求項１に記載の半導体素子のパターンコントロール方法。
【請求項３】
第１信号及び第２信号をコントロールするステップは、それぞれ第１信号及び第２信号の大きさまたは印加時間をコントロールするステップを含むことを特徴とする請求項２に記載の半導体素子のパターンコントロール方法。
【請求項４】
前記第１パターン及び前記第２パターンの上部に複数の上部パターンを配列するステップをさらに含み、前記上部パターンは、各層ごとにｎ個ずつ配列されることを特徴とする請求項１に記載の半導体素子のパターンコントロール方法。
【請求項５】
前記上部パターンは、前記上部パターンの各ＣＤに基づいてコントロールされることを特徴とする請求項４に記載の半導体素子のパターンコントロール方法。
【請求項６】
複数個の上部パターンそれぞれに各信号を提供するステップと、
提供された各信号に基づいて前記上部パターンをコントロールするステップと、
をさらに含むことを特徴とする請求項５に記載の半導体素子のパターンコントロール方法。
【請求項７】
各信号の大きさまたは印加時間をコントロールして、前記上部パターンをコントロールすることを特徴とする請求項６に記載の半導体素子のパターンコントロール方法。
【請求項８】
前記第１パターン、前記第２パターン及び前記上部パターンに信号を提供するステップと、
前記第１パターン、前記第２パターン及び前記上部パターンの各ＣＤに基づいて、信号を個別にコントロールするステップと、
をさらに含むことを特徴とする請求項４に記載の半導体素子のパターンコントロール方法。
【請求項９】
前記第１パターン、前記第２パターン及び前記上部パターンに信号を提供するステップと、
前記第１パターン、前記第２パターン及び前記上部パターンの各ＣＤに基づいて、信号を同時にコントロールするステップと、
をさらに含むことを特徴とする請求項４に記載の半導体素子のパターンコントロール方法。
【請求項１０】
ダブルパターニング工程により形成される二つ以上のパターンの電気的特性をコントロールするステップを含み、
電気的特性をコントロールするステップは、前記二つ以上のパターンの異なるＣＤそれぞれに基づいてコントロールするステップであることを特徴とする半導体素子のパターンコントロール方法。
【請求項１１】
二つ以上のパターンにコントロール信号を提供するステップと、
前記パターンの異なるＣＤそれぞれに基づいて、前記コントロール信号を個別にコントロールするステップと、
をさらに含むことを特徴とする請求項１０に記載の半導体素子のパターンコントロール方法。
【請求項１２】
前記コントロール信号を個別にコントロールするステップは、前記コントロール信号の大きさまたは印加時間をコントロールするステップを含むことを特徴とする請求項１１に記載の半導体素子のパターンコントロール方法。
【請求項１３】
前記二つ以上のパターンは、異なる層に配列されることを特徴とする請求項１１に記載の半導体素子のパターンコントロール方法。
【請求項１４】
前記二つ以上のパターンのＣＤに基づいて、それぞれの層のパターンに提供された前記コントロール信号を個別にコントロールするステップをさらに含むことを特徴とする請求項１３に記載の半導体素子のパターンコントロール方法。
【請求項１５】
それぞれの層の二つ以上のパターンに提供された前記コントロール信号の大きさまたは印加時間をコントロールするステップをさらに含むことを特徴とする請求項１４に記載の半導体素子のパターンコントロール方法。
【請求項１６】
前記パターンのＣＤに基づいて、異なる層上に配列された二つ以上のパターンに印加される前記コントロール信号を同時にコントロールするステップをさらに含むことを特徴とする請求項１３に記載の半導体素子のパターンコントロール方法。
【請求項１７】
メモリコア部に配列され、異なるＣＤを有する二つ以上のパターンと、
前記二つ以上のパターンの各ＣＤに基づいて、前記二つ以上のパターンの電気的特性調節用信号を前記二つ以上のパターンに提供するコントロール回路と、
を備えることを特徴とする半導体素子。
【請求項１８】
前記コントロール回路は、前記二つ以上のパターンの各ＣＤに基づいて電気的特性調節用信号の大きさまたは印加時間をコントロールして、前記パターンの電気的特性を調節するように構成されることを特徴とする請求項１７に記載の半導体素子。
【請求項１９】
前記二つ以上のパターンは、異なる層上にオーバーラップされるように配列されることを特徴とする請求項１７に記載の半導体素子。
【請求項２０】
前記コントロール回路は、前記パターンのＣＤに基づいて、前記各層の二つ以上のパターンに提供される信号を個別にコントロールするように構成されることを特徴とする請求項１９に記載の半導体素子。
【請求項２１】
前記コントロール回路は、コントロール部を備え、前記各層ごとに二つ以上のコントロール部が配列されたコントロール回路であり、前記コントロール部は、前記各層の二つ以上のパターンの電気的特性を個別にコントロールするように構成されることを特徴とする請求項２０に記載の半導体素子。
【請求項２２】
前記コントロール回路は、二つ以上のコントロール部を備え、各コントロール部が前記各層の二つ以上のパターンのうち該当する一つのパターンの電気的特性を同時にコントロールすることを特徴とする請求項２０に記載の半導体素子。
【請求項２３】
前記コントロール回路は、前記二つ以上のパターンのＣＤに基づいて、前記各層に配列された前記二つ以上のパターンに印加される電気的特性調節用信号を同時にコントロールするように構成されることを特徴とする請求項１９に記載の半導体素子。
【請求項２４】
前記コントロール回路は、前記メモリコア部または周辺回路部に配列されることを特徴とする請求項１７に記載の半導体素子。
【請求項２５】
前記パターンは、ダブルパターニング工程により形成されることを特徴とする請求項１７に記載の半導体素子。
【請求項２６】
前記コントロール回路は、周辺回路部に配列され、
前記周辺回路部は、ダブルパターニング工程により形成されて、前記二つ以上のパターンと同一に配列される測定パターンをさらに備え、
前記コントロール回路は、前記測定パターンを利用して前記二つ以上のパターンのＣＤを検出するように構成され、検出されたＣＤに基づいて前記メモリコア部の前記二つ以上のパターンの電気的特性をコントロールするように構成されることを特徴とする請求項２５に記載の半導体素子。
【請求項２７】
前記信号は、駆動電圧を含み、前記コントロール回路から前記二つ以上のパターンに提供される駆動電圧は、前記パターンのうち少なくとも二つのパターン間で異なることを特徴とする請求項１７に記載の半導体素子。
【請求項２８】
前記二つ以上のパターンは、ビットラインパターン、アクティブパターン及びゲートパターンで構成されるグループから選択される一又は二以上のパターンの組合せであることを特徴とする請求項１７に記載の半導体素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ダブルパターニング工程により形成されたパターンを備えた半導体素子に関し、特に、パターンのＣＤ（Ｃｒｉｔｉｃａｌ  Ｄｉｍｅｎｓｉｏｎ）偏差による素子特性をコントロールする回路を備えた半導体素子及びそのパターンコントロール方法に関する。
【背景技術】
【０００２】
半導体素子の集積度が急増すると、露光装備の解像度がデザインルールの縮小に追いついかなくなる。単一露光技術を利用した単一露光のかかる解像力限界を克服するために、ダブルパターニング技術が代案として浮び上がっている。ダブルパターニング技術としては、ダブル露光技術のようにリソグラフィ工程を続けて行ってパターンを形成する方法、回路をデコンポジションして二回以上の露光工程やエッチング工程を経てそれぞれのパターンを形成する方法、及び、一つのパターンを形成し、スペーササイドウォールを利用して二番目のパターンを形成する方法などがある。
【０００３】
かかるダブルパターニング工程においては、パターンの形成に二回以上の工程を要し、例えば二回以上の露光工程をかけてパターンが形成されるので、工程中の様々な要因により、第１パターンと第２パターンとの間にＣＤ差が発生する。各パターン別のＣＤ散布が合算されると、全体のＣＤ散布が単一露光時に比べてはるかに大きくなるため、素子の電気的特性が低下する。素子のデザインルールが小さくなるにつれてＣＤ散布が不良になり、ＣＤ散布の不良が素子特性に及ぼす影響はさらに大きくなる。そこで、ダブルパターニング工程は、スキャナーの限界解像力よりさらに小さいパターンを形成するために使われる工程であって、パターンのＣＤが小さくなるほど、パターンの電気的特性はＣＤに大きく影響される。したがって、ダブルパターニング工程を適用した素子に良好な電気的特性を持たせるためには、第１パターンと第２パターンのＣＤ管理及び散布管理が重要である。この第１及び第２パターンのＣＤ管理及び散布管理のためには、別途のコストと多くの努力が要求されている。
【０００４】
従来は、各半導体チップ別にＣＤを管理していたが、各半導体チップ内でも各パターン別にＣＤ偏差が存在するため、各素子が最適の電気的特性を持つようにコントロールすることができず、素子特性の低下という問題が依然として存在する。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明が解決しようとする課題は、ダブルパターニング工程によりパターニングされたパターンを各パターンのＣＤによってコントロールして、素子の電気的特性の低下を防止する半導体素子とそのパターンコントロール方法を提供するところにある。
【課題を解決するための手段】
【０００６】
本発明によれば、半導体素子のパターンコントロール方法は、第１パターンのＣＤに基づいて第１パターンの動作をコントロールするステップと、第２パターンのＣＤに基づいて第２パターンの動作をコントロールするステップとを含む。
この方法はまた、第１パターンに第１信号を提供するステップ及び第２パターンに第２信号を提供するステップを含み、さらに、第１パターンのＣＤに基づいて第１信号をコントロールするステップ及び第２パターンのＣＤに基づいて第２信号をコントロールするステップを含みうる。
さらに、この第１信号及び第２信号をコントロールするステップは、第１信号及び第２信号の大きさまたは印加時間をコントロールするステップを含みうる。
【０００７】
本発明の他の実施態様によれば、上述した方法は、第１パターン及び第２パターンの上部に複数個の上部パターンを配列するステップをさらに含みうる。この複数の上部パターンは、各層にｎ個ずつ配列される。
また、上部パターンは、そのＣＤに基づいてコントロールされる。
上述した方法はさらに、複数個の信号を複数個の上部パターンそれぞれに提供するステップと、複数個の上部パターンの各ＣＤに基づいて各信号をコントロールするステップを含みうる。
【０００８】
本発明の他の実施態様において、半導体素子のパターンコントロール方法は、ダブルパターニング工程により形成された二つ以上のパターンの電気的特性をコントロールするステップを含み、この電気的特性をコントロールするステップは、二つ以上のパターンの異なるＣＤそれぞれに基づいてコントロールするステップを含む。
この方法はさらに、二つ以上のパターンにコントロール信号を提供するステップと、異なるＣＤそれぞれに基づいてコントロール信号を個別にコントロールするステップを含みうる。
【０００９】
本発明のさらに他の実施態様によれば、半導体素子は、メモリコア部に配列され、異なるＣＤを有する二つ以上のパターンと、これらのパターンの各ＣＤに基づいて、それぞれのパターンに対して電気的特性調節用の信号を提供するコントロール回路を備える。このコントロール回路は、二つ以上のパターンのＣＤに基づいて各信号の大きさまたは印加時間をコントロールして、二つ以上のパターンの電気的特性をコントロールするように構成される。
【００１０】
本発明の他の実施態様において、コントロール回路は、各層ごとに、上述した二つ以上のパターンの各ＣＤに基づいて、二つ以上のパターンに提供される信号を個別にコントロールするように構成される。また、このコントロール回路においては、各層ごとに二つ以上のコントロール部が配列される。このコントロール部は、各層の二つ以上のパターンの電気的特性をそれぞれ個別にコントロールするように構成される。
【００１１】
また、このコントロール回路は、周辺回路部に配列される。周辺回路部は、ダブルパターニング工程により形成され、二つ以上のパターンと同一に配列される測定パターンをさらに備える。コントロール回路は、測定パターンを利用して二つ以上のパターンのＣＤを検出するように構成され、検出されたＣＤに基づいてメモリコア部の二つ以上のパターンの電気的特性をコントロールするように構成される。
【００１２】
（発明の効果）
本発明によれば、メモリコア部に配列されるダブルパターニングされたパターンのＣＤを測定するための回路を設け、各パターンを測定されたＣＤに基づいてコントロールすることによって、各パターンが最適の電気的特性を持つように作用する。したがって、各パターンのＣＤ偏差による素子特性の低下を防止できる。また、別途に各パターンのＣＤを管理する必要がないので、ＣＤ管理によるコスト及び時間を低減させることができる。
【発明を実施するための最良の形態】
【００１３】
以下、添付した図面に基づいて、本発明の望ましい実施形態を説明する。なお、以下に示す本発明の実施形態は、色々な他の形態に変形されうるものであり、本発明の範囲を限定するものではない。また、図面での要素の形状などは、当業者に本発明をより明確に説明するために誇張されたものである。図面中に同じ符号で表示された要素は、同じ要素を意味する。
【００１４】
図１は、本発明のダブルパターニング工程を利用してパターンを形成する方法を説明するための断面図である。図１に示すように、まず、半導体基板１０上に下部膜を形成し、下部膜上にマスクパターン１１、１５を形成する。マスクパターン１１、１５は、ダブルパターニング工程により形成されたものである。第１マスクパターン１１は、最初にパターニングされたパターンであり、第２マスクパターン１５は、二番目にパターニングされたパターンである。例えば、下部膜上に一般的なフォトリソグラフィ工程を利用して第１マスクパターン１１を形成し、第１マスクパターン１１により自己整列される第２マスクパターン１５を第１マスクパターン１１の間に形成する。
【００１５】
次いで、第１及び第２マスクパターン１１、１５を利用して下部膜をパターニングして、図１の第１パターン１２及び第２パターン１６を形成する。第１マスクパターン１１は、幅Ｗ１１として特徴付けられる第１ＣＤを有し、第２マスクパターン１５は、幅Ｗ１５として特徴付けられる第２ＣＤを有する。第１パターン１２は、第１マスクパターン１１をエッチングマスクとしてパターニングされ、幅Ｗ１３として特徴付けられる第３ＣＤを有し、第２パターン１６は、第２マスクパターン１５をエッチングマスクとしてパターニングされ、幅Ｗ１６として特徴付けられる第４ＣＤを有する。
【００１６】
理想的には、第１マスクパターン１１の第１ＣＤ  Ｗ１１と第２マスクパターン１５の第２ＣＤ  Ｗ１５とのサイズが同じであり、第１パターン１２の第３ＣＤ  Ｗ１２と第２パターン１６の第４ＣＤ  Ｗ１６とのサイズが同じであることが望ましい。しかし、実際にはダブルパターニング工程を通じて第１マスクパターン１１と第２マスクパターン１５とが形成されるので、第１マスクパターン１１の第１ＣＤ  Ｗ１１が第２マスクパターン１５の第２ＣＤ  Ｗ１５と異なる値を有し、また、第１及び第２マスクパターン１１、１５により形成された第１パターン１２と第２パターン１６のＣＤ  Ｗ１２、Ｗ１６も異なる。
【００１７】
以上、サイドウォールを利用して自己整合的に第１及び第２パターン１２、１６を形成するダブルパターニング工程を例示したが、二回のフォト工程を行うダブルパターニング工程により第１及び第２パターン１２、１６を形成できる。ダブルパターニング工程を反復的に実行して、異なるＣＤを有する第１〜第ｎ（ｎは、２以上の整数）パターンを形成することもできる。
【００１８】
例として、図２Ａ及び図２Ｂは、本発明の一実施形態による異なる線幅を有するパターンと、パターンの電気的特性をコントロールするためのコントロール回路と、を備える半導体素子を示す図面である。半導体素子１００は、メモリコア部１１０と周辺回路部１２０とを備える。メモリコア部１１０は、複数の図示しないメモリセルが配列されているセルアレイ部を備える。メモリコア部１１０は、ダブルパターニング工程を通じて形成された第１パターン１３１とクロスハッチングで示す第２パターン１３２とを備える。第１パターン１３１の第１ＣＤと第２パターン１３２の第２ＣＤとは異なる値を有する。第１パターン１３１と第２パターン１３２とは、交互に反復配列される。第１パターン１３１は、最初にパターニングされた第１マスクパターンにより形成されたパターンを意味し、図１の第１パターン１２に相応する。第２パターン１３２は、二番目にパターニングされた第２マスクパターンにより形成されたパターンを意味し、図１の第２パターン１６に相応する。
【００１９】
周辺回路部１２０は、異なるＣＤを有する第１及び第２パターン１３１、１３２が最適の電気的特性を有するように、第１及び第２パターン１３１、１３２を最適の状態で動作させるためのコントロール回路１５０を備える。周辺回路部１２０は、セルアレイ内に配列されたセルをコントロールするための図示しないコントロールブロックをさらに備え、コントロール回路１５０は、コントロールブロック内に含まれるか、またはコントロールブロックとは別途に分離して構成される。また、コントロール回路１５０は、第１及び第２パターン１３１、１３２と共にメモリコア部１１０内に構成されることもある。
【００２０】
コントロール回路１５０は、第１及び第２パターン１３１、１３２のＣＤに基づいて、第１パターン１３１及び第２パターン１３２を動作させる。例えば、第１及び第２パターン１３１、１３２がそれぞれダブルパターニング工程により形成されたメモリセルのゲートパターン（または、ワードラインパターン）であれば、コントロール回路１５０は、そのゲートパターンを駆動させるための電圧を第１及び第２パターン１３１、１３２のＣＤによってそれぞれコントロールする。
【００２１】
例えば、第１パターン１３１が所望のＣＤより小さい第１ＣＤを有するならば、所望のＣＤと第１ＣＤとのＣＤ差に基づいて、コントロール回路１５０が第１パターン１３１に提供される駆動電圧をコントロールして第１パターン１３１を最適状態に動作させる。一方、第２パターン１３２が所望のＣＤより大きい第２ＣＤを有するならば、所望のＣＤと第２ＣＤとのＣＤ差に基づいて、コントロール回路１５０が第２パターン１３２に提供される駆動電圧をコントロールして第２パターン１３２を最適の状態に動作させる。したがって、第１及び第２パターン１３１、１３２は、第１及び第２パターン１３１、１３２のＣＤの変化にもかかわらず最適の電気的特性を有する。このとき、コントロール回路１５０は、駆動電圧の大きさを調整するか、または駆動電圧が印加される時間を調節して、第１及び第２パターン１３１、１３２に提供される駆動電圧をコントロールする。
【００２２】
第１及び第２パターン１３１、１３２は、ゲートパターン以外に、ビットラインパターンまたはアクティブパターンを含む。したがって、メモリセルアレイのプリチャージ／ディスチャージ動作、リード／プログラム動作またはリフレッシュ動作が最適の状態で行われるように、各パターン１３１、１３２をそれぞれのＣＤによってコントロールして、半導体素子の特性低下を防止する。
【００２３】
コントロール回路１５０は、第１及び第２パターン１３１、１３２に対して共通に構成される。このコントロール回路１５０は、第１及び第２パターン１３１、１３２のＣＤによって第１及び第２パターン１３１、１３２をそれぞれコントロールして最適の状態で駆動させる。また、コントロール回路１５０は、図２Ｂに示すように、第１及び第２パターン１３１、１３２に対して別途に構成される。この場合、第１コントロール回路１５１は、第１パターン１３１のＣＤによって第１パターン１３１をコントロールして第１パターン１３１を最適の状態で駆動させ、第２コントロール回路１５２は、第２パターン１３２のＣＤによって第２パターン１３２をコントロールして第２パターン１３２を最適の状態で駆動させる。
【００２４】
別の一実施形態において、コントロール回路１５０は、第１及び第２パターン１３１、１３２のＣＤを直接測定し、測定されたＣＤに基づいて第１及び第２パターン１３１、１３２をコントロールする。この実施形態によると、周辺回路部１２０のコントロールブロックを通じて第１及び第２パターン１３１、１３２のＣＤを測定し、コントロールブロックを通じて提供されたＣＤに基づいて、コントロール回路１５０が第１及び第２パターン１３１、１３２の動作をコントロールする。
【００２５】
図３Ａ及び図３Ｂは、上述した本発明の別の一実施形態による、異なる線幅を有するパターンと、パターンの電気的特性をコントロールするためのコントロール回路とを備える半導体素子１００を示す図面である。図３Ａ及び図３Ｂに示すように、半導体素子１００は、メモリセルアレイが配列されるメモリコア部１１０と周辺回路部１２０とを備える。メモリコア部１１０は、第１ＣＤを有する第１パターン１３１と第２ＣＤを有する第２パターン１３２とを備える。周辺回路部１２０は、メモリコア部１１０の第１及び第２パターン１３１、１３２が最適の状態で動作するようにコントロールするためのコントロール回路１５０を備える。周辺回路部１２０は、メモリコア部１１０の第１及び第２パターン１３１、１３２のＣＤを測定するための第１測定パターン１３１ａ及び第２測定パターン１３２ａをさらに備える。第１及び第２測定パターン１３１ａ、１３２ａは、第１及び第２パターン１３１、１３２と一致するように配列される。メモリコア部１１０に、第１及び第２パターン１３１、１３２をダブルパターニング工程により形成するとき、周辺回路部１２０に第１及び第２測定パターン１３１ａ、１３２ａが同時に形成される。第１測定パターン１３１ａは、最初にパターニングされた第１マスクパターン（図１の１１）をエッチングマスクとして形成したパターンであり、第２測定パターン１３２ａは、二番目にパターニングされた第２マスクパターン（図１の１５）をエッチングマスクとして形成したパターンである。
【００２６】
コントロール回路１５０は、周辺回路部１２０の第１及び第２測定パターン１３１ａ、１３２ａを利用して、メモリコア部１１０の第１及び第２パターン１３１、１３２のＣＤを測定し、測定された各パターンのＣＤによって第１及び第２パターン１３１、１３２の動作をコントロールするように構成される。コントロール回路１５０は、第１及び第２パターン１３１、１３２及び第１及び第２測定パターン１３１ａ、１３２ａに対して共通に構成される。このコントロール回路１５０は、第１及び第２測定パターン１３１ａ、１３２ａのＣＤに基づいて、メモリコア部１１０の第１及び第２パターン１３１、１３２が最適の状態で駆動されるように第１及び第２パターン１３１、１３２をコントロールする。また、コントロール回路１５０は、第１パターン１３１及び第１測定パターン１３１ａ、第２パターン１３２及び第２測定パターン１３２ａに対してそれぞれ別途に構成される。この場合、第１コントロール回路１５１は、第１測定パターン１３１ａのＣＤによって第１パターン１３１をコントロールして第１パターン１３１を最適の状態で駆動させ、第２コントロール回路１５２は、第２測定パターン１３２ａのＣＤによって第２パターン１３２をコントロールして第２パターン１３２を最適の状態で駆動させる。
【００２７】
図４Ａ及び図４Ｂは、本発明のさらに他の一実施形態による、異なる線幅を有するパターンと、それらが最適化された動作を行うようにコントロールするためのコントロール回路とを備える半導体素子２００を示す図面である。図４Ａ及び図４Ｂに示すように、半導体素子２００は、メモリコア部２１０と周辺回路部２２０とを備える。メモリコア部２１０は、第１ＣＤを有する第１パターン２３１、第２ＣＤを有する第２パターン２３２、…、及び第ｎＣＤを有する第ｎパターン２３ｎを備える。第１〜第ｎパターン２３１〜２３ｎの第１〜第ｎＣＤは、それぞれ異なる値を有する。第１〜第ｎパターン２３１〜２３ｎは、ダブルパターニング工程により形成されて反復配列される。第１パターン２３１は、ダブルパターニング工程のうち、最初にパターニングされた第１マスクパターンにより形成されたパターンを意味し、第２パターン２３２は、二番目にパターニングされた第２マスクパターンにより形成されたパターンを意味し、第ｎパターン２３ｎは、ｎ番目にパターニングされた第ｎマスクパターンにより形成されたパターンを意味する。
【００２８】
周辺回路部２２０は、異なるＣＤを有する第１〜第ｎパターン２３１〜２３ｎを最適の状態で動作させて、各パターン２３１〜２３ｎが最適の電気的特性を有するようにコントロールするためのコントロール回路２５０を備える。周辺回路部２２０は、セルアレイ内に配列されたセルをコントロールするための図示しないコントロールブロックをさらに備え、コントロール回路２５０は、コントロールブロック内に含まれるか、またはコントロールブロックとは別途に分離して構成される。また、コントロール回路２５０は、第１〜第ｎパターン２３１〜２３ｎと共にメモリコア部２１０内に構成されることもある。
【００２９】
図４Ｂに示したように、周辺回路部２２０は、メモリコア部２１０の第１〜第ｎパターン２３１〜２３ｎのＣＤを測定するための第１測定パターン２３１ａ〜第ｎ測定パターン２３ｎａをさらに備える。メモリコア部２１０に第１〜第ｎパターン２３１〜２３ｎをダブルパターニング工程により形成するとき、周辺回路部２２０に第１〜第ｎ測定パターン２３１ａ〜２３ｎａが同時に形成される。第１測定パターン２３１ａは、最初にパターニングされた第１マスクパターンをエッチングマスクとして形成したパターンであり、第２測定パターン２３２ａは、二番目にパターニングされた第２マスクパターンをエッチングマスクとして形成したパターンであり、第ｎ測定パターン２３ｎａは、ｎ番目にパターニングされた第ｎマスクパターンをエッチングマスクとして形成したパターンである。
【００３０】
コントロール回路２５０は、第１〜第ｎパターン２３１〜２３ｎそれぞれのＣＤに基づいて第１〜第ｎパターン２３１〜２３ｎをそれぞれ動作させる。コントロール回路２５０は、第１〜第ｎパターン２３１〜２３ｎに対して共通に構成されて、コントロール回路２５０が第１〜第ｎパターン２３１〜２３ｎのそれぞれのＣＤによって第１〜第ｎパターン２３１〜２３ｎをコントロールして最適の状態で駆動させる。また、コントロール回路２５０は、第１〜第ｎパターン２３１〜２３ｎに対して別途に構成される。第１コントロール回路２５１は、第１パターン２３１のＣＤによって第１パターン２３１が最適の状態で駆動されるようにコントロールし、第２コントロール回路２５２は、第２パターン２３２のＣＤによって第２パターン２３２が最適の状態で駆動されるようにコントロールし、第ｎコントロール回路２５ｎは、第ｎパターン２３ｎのＣＤによって第ｎパターン２３ｎが最適の状態で駆動されるようにコントロールする。
【００３１】
一方、コントロール回路２５０は、第１〜第ｎパターン２３１〜２３ｎのＣＤを直接測定し、測定されたＣＤに基づいて第１〜第ｎパターン２３１〜２３ｎをコントロールする。この実施形態を変更した実施形態において、コントロール回路２５０は、周辺回路部２２０のコントロールブロックを通じて第１〜第ｎパターン２３１〜２３ｎのＣＤを測定し、コントロールブロックを通じて測定されたＣＤに基づいて、コントロール回路２５０が第１〜第ｎパターン２３１〜２３ｎをコントロールする。コントロール回路２５０は、一例として、各パターン２３１〜２３ｎを通じて流れる電流値を通じて各パターン２３１〜２３ｎのＣＤを測定する。
【００３２】
また、コントロール回路２５０は、周辺回路部２２０の第１〜第ｎ測定パターン２３１ａ〜２３ｎａを利用して、メモリコア部２１０の第１〜第ｎパターン２３１〜２３ｎのＣＤをそれぞれ測定し、測定された各ＣＤによって第１〜第ｎパターン２３１ａ〜２３ｎａをそれぞれコントロールする。
【００３３】
図５Ａ及び図５Ｂは、本発明の上述した各実施形態とはさらに別の一実施形態による、異なる線幅を有するパターンと、それらが最適化された動作を行うようにコントロールするためのコントロール回路とを備える半導体素子３００を示す図面である。図５Ａ及び図５Ｂに示すように、半導体素子３００は、メモリコア部３１０と周辺回路部３２０とを備える。メモリコア部３１０は、異なる層に配列された第１及び第２下部パターン３３１、３３２、第１及び第２上部パターン３４１、３４２を備える。
【００３４】
本実施形態において、第１及び第２下部パターン３３１、３３２、第１及び第２上部パターン３４１、３４２は、それぞれ異なるＣＤを有する。第１及び第２下部パターン３３１、３３２と第１及び第２上部パターン３４１、３４２とは、交互に反復して配列される。さらに、第１及び第２下部パターン３３１、３３２と第１及び第２上部パターン３４１、３４２とは、オーバーラップされて互いに交差するように配列される。第１下部パターン３３１は、図示しない下部膜のダブルパターニング工程のうち、最初にパターニングされた第１マスクパターンにより形成されたパターンを意味し、第２下部パターン３３２は、下部膜のダブルパターニング工程のうち、二番目にパターニングされた第２マスクパターンにより形成されたパターンを意味する。第１上部パターン３４１は、図示しない上部膜のダブルパターニング工程のうち、最初にパターニングされた第１マスクパターンにより形成されたパターンを意味し、第２上部パターン３４２は、上部膜のダブルパターニング工程のうち、二番目にパターニングされた第２マスクパターンにより形成されたパターンを意味する。
【００３５】
周辺回路部３２０は、異なるＣＤを有する第１及び第２下部パターン３３１、３３２、第１及び第２上部パターン３４１、３４２を最適の状態で動作させるためのコントロール回路３５０を備える。周辺回路部３２０は、セルアレイ内に配列されたセルをコントロールするための図示しないコントロールブロックをさらに備え、コントロール回路３５０は、コントロールブロック内に含まれるか、またはコントロールブロックとは別途に分離して構成される。また、コントロール回路３５０は、第１及び第２下部パターン３３１、３３２、第１及び第２上部パターン３４１、３４２と共にメモリコア部３１０内に構成されることもある。
【００３６】
周辺回路部３２０は、メモリコア部３１０の第１及び第２下部パターン３３１、３３２のＣＤを測定するための第１下部測定パターン３３１ａ及び第２下部測定パターン３３２ａ、ならびに、メモリコア部３１０の第１及び第２上部パターン３４１、３４２のＣＤを測定するための第１上部測定パターン３４１ａ及び第２上部測定パターン３４２ａをさらに備える。第１及び第２下部測定パターン３３１ａ、３３２ａは、第１及び第２下部パターン３３１、３３２と一致するように配列され、第１及び第２上部測定パターン３４１ａ、３４２ａは、第１及び第２上部パターン３４１、３４２と一致するように配列される。
【００３７】
メモリコア部３１０に第１及び第２下部パターン３３１、３３２をダブルパターニング工程により形成するとき、周辺回路部３２０に第１及び第２下部測定パターン３３１ａ、３３２ａを同時に形成し、第１及び第２上部パターン３４１、３４２をダブルパターニング工程により形成するとき、第１及び第２上部測定パターン３４１ａ、３４２ａを同時に形成する。第１上部及び下部測定パターン３４１ａ、３３１ａは、最初にパターニングされた第１マスクパターン（図１の１１）をエッチングマスクとして形成されたパターンであり、第２上部及び下部測定パターン３４２ａ、３３２ａは、二番目にパターニングされた第２マスクパターン（図１の１５）をエッチングマスクとして形成されたパターンである。
【００３８】
コントロール回路３５０は、第１及び第２下部パターン３３１、３３２、第１及び第２上部パターン３４１、３４２のＣＤを考慮して、各層別に第１及び第２下部パターン３３１、３３２、第１及び第２上部パターン３４１、３４２を個別にそれぞれ動作させる。例えば、第１及び第２下部パターン３３１、３３２、第１及び第２上部パターン３４１、３４２がそれぞれダブルパターニング工程により形成されたメモリセルのゲートパターン（または、ワードラインパターン）及びビットラインパターンであれば、コントロール回路３５０は、ゲートパターンを駆動させるための電圧を第１及び第２下部パターン３３１、３３２のＣＤによってそれぞれコントロールし、ビットラインパターンを駆動させるための電圧を第１及び第２上部パターン３４１、３４２のＣＤによってそれぞれコントロールする。
【００３９】
コントロール回路３５０は、第１及び第２下部パターン３３１、３３２、第１及び第２上部パターン３４１、３４２に対して共通に構成される。このコントロール回路３５０は、各層別に第１及び第２下部パターン３３１、３３２、第１及び第２上部パターン３４１、３４２のＣＤによって、第１及び第２下部パターン３３１、３３２、第１及び第２上部パターン３４１、３４２をそれぞれ個別にコントロールする。また、コントロール回路３５０は、第１及び第２下部パターン３３１、３３２、第１及び第２上部パターン３４１、３４２に対してそれぞれ別途に構成される。第１及び第２コントロール回路３５１、３５２は、第１及び第２下部パターン３３１、３３２をそれぞれコントロールして、第１及び第２下部パターン３３１、３３２を最適の状態で駆動させ、第３及び第４コントロール回路３５３、３５４は、第１及び第２上部パターン３４１、３４２をそれぞれコントロールして、第１及び第２上部パターン３４１、３４２を最適の状態で駆動させる。
【００４０】
一方、コントロール回路３５０は、各層のパターンをそれぞれのＣＤに連動させてコントロールする。コントロール回路３５０は、第１下部パターン３３１と第１上部パターン３４１とを第１下部及び上部パターン３３１、３４１のＣＤに基づいて同時にコントロールし、第１下部パターン３３１と第２上部パターン３４２とを第１下部パターン３３１及び第２上部パターン３４２のＣＤに基づいて同時にコントロールする。また、コントロール回路３５０は、第２下部パターン３３２と第１上部パターン３４１とを第２下部パターン３３２及び第１上部パターン３４１のＣＤに基づいて同時にコントロールし、第２下部パターン３３２と第２上部パターン３４２とを第２下部及び上部パターン３３２、３４２のＣＤに基づいて同時にコントロールする。
【００４１】
例えば、第１及び第２下部パターン３３１、３３２がアクティブパターンであり、第１及び第２上部パターン３４１、３４２がゲートパターンである場合、コントロール回路３５０は、第１下部パターン３３１と第１上部パターン３４１とを第１上部及び下部パターン３４１、３３１のＣＤに基づいて同時にコントロールし、第２下部パターン３３２と第２上部パターン３４２とを第２下部及び上部パターン３３２、３４２のＣＤに基づいて同時にコントロールする。
【００４２】
さらに、コントロール回路３５０は、第１〜第４コントロール回路３５１〜３５４を備える。第１コントロール回路３５１は第１下部パターン３３１と第１上部パターン３４１を、第２コントロール回路３５２は第１下部パターン３３１と第２上部パターン３４２を、第３コントロール回路３５３は第２下部パターン３３２と第１上部パターン３４１を、第４コントロール回路３５４は第２下部パターン３３２と第２上部パターン３４２を、以上各パターンのＣＤに基づいて同時にコントロールする。コントロール回路３５０は、各層ごとに一つずつ配列されて各層に配列されたパターンを個別的にコントロールすることもできる。
【００４３】
コントロール回路３５０は、第１及び第２下部パターン３３１、３３２、第１及び第２上部パターン３４１、３４２をコントロールするだけでなく、第１及び第２下部パターン３３１、３３２、第１及び第２上部パターン３４１、３４２のＣＤを直接測定し、測定されたＣＤに基づいて第１及び第２下部パターン３３１、３３２、第１及び第２上部パターン３４１、３４２をコントロールする。
【００４４】
本実施形態を変更した実施形態においては、周辺回路部３２０のコントロールブロックを通じて第１及び第２下部パターン３３１、３３２、第１及び第２上部パターン３４１、３４２のＣＤを測定し、コントロールブロックを通じて提供されたＣＤに基づいて、コントロール回路３５０が第１及び第２下部パターン３３１、３３２、第１及び第２上部パターン３４１、３４２をコントロールする。
【００４５】
コントロール回路３５０は、周辺回路部３２０の第１及び第２下部測定パターン３３１ａ、３３２ａを利用して、メモリコア部３１０の第１及び第２下部パターン３３１、３３２のＣＤを測定し、測定された各パターンのＣＤによって第１及び第２下部パターン３３１、３３２をコントロールする。また、コントロール回路３５０は、第１及び第２上部測定パターン３４１ａ、３４２ａを利用して第１及び第２上部パターン３４１、３４２のＣＤを測定し、測定された各パターンのＣＤによって第１及び第２上部パターン３４１、３４２をコントロールする。
【００４６】
図６は、本発明の上述した各実施形態とはさらに別の実施形態による、異なる線幅を有するパターンと、それらが最適化された動作を行うようにコントロールするためのコントロール回路とを備える半導体素子４００を示す図面である。図６に示すように、半導体素子４００は、メモリコア部４１０と周辺回路部４２０とを備える。メモリコア部４１０は、異なるＣＤを有する第１〜第ｎ下部パターン４３１〜４３ｎ、及び、異なるＣＤを有する第１〜第ｎ上部パターン４４１〜４４ｎを備える。メモリコア部４１０には、上部及び下部パターン４４１〜４４ｎ、４３１〜４３ｎが交互に反復して積層される。
【００４７】
周辺回路部４２０は、第１〜第ｎ上部及び下部パターン４４１〜４４ｎ、４３１〜４３ｎを最適の状態で動作させるためのコントロール回路４５０を備える。周辺回路部４２０は、上述した図５Ａ及びＢで示される実施形態のように、第１〜第ｎ上部及び下部測定パターンをさらに備える。コントロール回路４５０は、コントロールブロック内に含まれるか、またはコントロールブロックとは別途に分離して構成される。また、コントロール回路４５０は、メモリコア部４１０内に構成されることもある。
【００４８】
コントロール回路４５０は、多層に積層された第１〜第ｎ上部及び下部パターン４３１〜４３ｎ、４４１〜４４ｎのＣＤを測定して、各層別に各パターンを個別にコントロールするか、または各層のパターンを関連させてコントロールすることもできる。
以上、本発明の望ましい実施形態を参照して説明したが、当業者は、特許請求の範囲に記載された本発明の思想及び領域から逸脱しない範囲内で本発明を多様に修正及び変更させることができ、かかる変更による実施形態は本発明に含まれる。
（産業上の利用可能性）
【００４９】
本発明は、半導体素子関連の技術分野に適用可能である。
【図面の簡単な説明】
【００５０】
【図１】本発明のダブルパターニング技術によりパターンを形成する方法を説明するための断面図である。
【図２Ａ】本発明の一実施形態により形成されたパターン、及びコントロール回路を備えた半導体素子を示す図である。
【図２Ｂ】本発明の一実施形態により形成されたパターン、及びコントロール回路を備えた半導体素子を示す図である。
【図３Ａ】本発明の他の一実施形態により形成されたパターン、及びコントロール回路を備えた半導体素子を示す図である。
【図３Ｂ】本発明の図３Ａの実施形態により形成されたパターン、及びコントロール回路を備えた半導体素子を示す図である。
【図４Ａ】本発明のさらに別の一実施形態により形成されたパターン、及びコントロール回路を備えた半導体素子を示す図である。
【図４Ｂ】本発明の図４Ａの実施形態により形成されたパターン、及びコントロール回路を備えた半導体素子を示す図である。
【図５Ａ】本発明のさらに別の一実施形態により形成されたパターン、及びコントロール回路を備えた半導体素子を示す図である。
【図５Ｂ】本発明の図５Ａの実施形態により形成されたパターン、及びコントロール回路を備えた半導体素子を示す図である。
【図６】本発明のさらに別の一実施形態により形成されたパターン、及びコントロール回路を備える半導体素子を示す図である。
【符号の説明】
【００５１】
１００：半導体素子、１１０：メモリコア部、１２０：周辺回路部、１３１：第１パターン、１３２：第２パターン、１５０：コントロール回路、１５１：第１コントロール回路、１５２：第２コントロール回路
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３Ａ】
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【図３Ｂ】
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【図４Ａ】
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【図４Ｂ】
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【図５Ａ】
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【図５Ｂ】
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【図６】
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