(57)【要約】【課題】ソース電極やドレイン電極のアニール処理を行っても、ゲート領域の半導体層界面が劣化しないＧａＮ系半導体素子の製造方法を提供する。【解決手段】  サファイア基板１上にアンドープＧａＮ層２、ｎ型ＡｌＧａＮドレイン層３、ｎ型ＧａＮ層４、ｐ型ＧａＮチャネル層５、ｎ型ＧａＮソース層６が形成されている。ｎ型ＡｌＧａＮドレイン層３〜ｎ型ＧａＮソース層６に至る積層構造を、断面がほぼ矩形となるようにｎ型ＧａＮ層ソース層６からｎ型ＡｌＧａＮドレイン層３が露出する深さまでエッチングして、ドレイン電極８とソース電極７とを作製し、電極アニール処理を行う。その後、ゲートを形成するためのエッチングを行い、ゲート絶縁膜９、ゲート電極１０を形成する。【選択図】        図３
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【特許請求の範囲】
【請求項１】
ｐ型不純物を含む半導体層と該ｐ型不純物を含む半導体層を挟んで配置された２つのｎ型半導体層とを含む積層構造を備え、ｐ型不純物を含む半導体層と２つのｎ型半導体層に跨る壁面を有し、該壁面の形成によって露出した前記ｐ型不純物を含む半導体層表面にゲート絶縁膜を介してゲート電極が形成されており、ソース電極がゲート電極と同一面側に形成されたＧａＮ系半導体素子の製造方法であって、
前記ソース電極の電極アニールが行われた後に、前記壁面が形成されることを特徴とするＧａＮ系半導体素子の製造方法。
【請求項２】
前記ｐ型不純物を含む半導体層表面に伝導特性の異なる領域を形成し、該領域に接してゲート絶縁膜を形成することを特徴とする請求項１記載のＧａＮ系半導体素子の製造方法。
【請求項３】
前記ソース電極が形成された面と同一面にメサエッチングを行って、露出した前記ｐ型不純物を含む半導体層の下側に位置するｎ型半導体層にドレイン電極を形成し、前記ソース電極およびドレイン電極の電極アニールを行った後に、前記壁面の形成が行われることを特徴とする請求項１又は請求項２のいずれか１項に記載のＧａＮ系半導体素子の製造方法。
【請求項４】
前記ソース電極が形成される面とは反対側にドレイン電極が形成されることを特徴とする請求項１又は請求項２のいずれか１項に記載のＧａＮ系半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、大電流が得られるパワートランジスタ等の半導体増幅素子等に用いられるＧａＮ系半導体素子の製造方法に関する。
【背景技術】
【０００２】
ＧａＮやＡｌＧａＮ等のＧａＮ系III−Ｖ族化合物半導体をチャネル層に用いたＭＯＳ型ＦＥＴやＨＥＭＴ（High Electron Mobility Transistor）等は、ＳｉやＧａＡｓ等を用いたＭＯＳ型ＦＥＴ、ＨＥＭＴに比べ、動作時のオン抵抗が１桁以上も小さく、高耐圧で高温動作や大電流動作が可能となるデバイスとして注目されている。
【０００３】
上記ＧａＮ系半導体素子は、例えば、特許文献１や非特許文献１に示すように、ソース電極、ゲート電極、ドレイン電極が同一面側に設けられたＭＩＳ（Metal Insulator Semiconductor）構造のＧａＮ系半導体素子や、ソース電極とドレイン電極のうち、ソース電極がゲート電極と同一面側に設けられたＭＩＳ構造のＧａＮ系半導体素子が知られている。
【０００４】
例えば、特許文献１によれば、ＧａＮの縦型ＭＩＳ構造を作製する場合、基板上にｎ型ＧａＮドレイン層、ｐ型ＧａＮチャネル層、ｎ型ＧａＮソース層を積層した後、エッチング除去によって積層構造の側面に傾斜または垂直面を形成し、その後にソース電極およびドレイン電極を形成し、次にゲート電極を形成するようにしている。
【特許文献１】特開２００３−１６３３５４号公報
【非特許文献１】大久保聡著、「もう光るだけじゃない、機器の進化の裏にＧａＮ」、２００６年６月５日、日経エレクトロニクス、ｐ．５１−６０
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上記従来技術の方法では、ゲート絶縁膜やゲート電極を形成するためのＧａＮ系半導体層壁面を形成した後、ソース電極またはドレイン電極を形成している。
【０００６】
上記従来方法を用い、さらにｎ型ＧａＮ層にオーミック接触させる電極としてより好ましい金属であるＴｉ−Ａｌ合金を形成すると、オーミック接触を得るために約５００℃の熱アロイ（アニール処理）が必要になるため、既に作製されたＧａＮ系半導体層壁面が電極アニール処理によって窒素抜けなどの熱によるダメージを受け、チャネル特性が悪化する。
【０００７】
ＦＥＴやＨＥＭＴなどの電子デバイスでは、チャネル動作特性が重要な要素となっており、オン抵抗やオン−オフの応答特性などに影響を与えるため、上記のように反転チャネル（反転層）を形成する面が存在する半導体層壁面が熱ダメージを受けて特性が劣化することが問題となっていた。
【０００８】
本発明は、上述した課題を解決するために創案されたものであり、ソース電極やドレイン電極のアニール処理を行っても、ゲート領域の半導体層界面が劣化しないＧａＮ系半導体素子の製造方法を提供することを目的としている。
【課題を解決するための手段】
【０００９】
上記目的を達成するために、請求項１記載の発明は、ｐ型不純物を含む半導体層と該ｐ型不純物を含む半導体層を挟んで配置された２つのｎ型半導体層とを含む積層構造を備え、ｐ型不純物を含む半導体層と２つのｎ型半導体層に跨る壁面を有し、該壁面の形成によって露出した前記ｐ型不純物を含む半導体層表面にゲート絶縁膜を介してゲート電極が形成されており、ソース電極がゲート電極と同一面側に形成されたＧａＮ系半導体素子の製造方法であって、前記ソース電極の電極アニールが行われた後に、前記壁面が形成されることを特徴とするＧａＮ系半導体素子の製造方法である。
【００１０】
また、請求項２記載の発明は、前記ｐ型不純物を含む半導体層表面に伝導特性の異なる領域を形成し、該領域に接してゲート絶縁膜を形成することを特徴とする請求項１記載のＧａＮ系半導体素子の製造方法である。
【００１１】
また、請求項３記載の発明は、前記ソース電極が形成された面と同一面にメサエッチングを行って、露出した前記ｐ型不純物を含む半導体層の下側に位置するｎ型半導体層にドレイン電極を形成し、前記ソース電極およびドレイン電極の電極アニールを行った後に、前記壁面の形成が行われることを特徴とする請求項１又は請求項２のいずれか１項に記載のＧａＮ系半導体素子の製造方法である。
【００１２】
また、請求項４記載の発明は、前記ソース電極が形成される面とは反対側にドレイン電極が形成されることを特徴とする請求項１又は請求項２のいずれか１項に記載のＧａＮ系半導体素子の製造方法である。
【発明の効果】
【００１３】
本発明によれば、反転分布動作が行われるチャネル領域を含むｐ型不純物を含む半導体層壁面の形成をゲート電極と同一面側に作製されるソース電極のアニール処理後に行うようにしているので、ｐ型不純物を含む半導体層表面の劣化を防ぎ、チャネル動作特性の悪化を防止することができる。
【発明を実施するための最良の形態】
【００１４】
以下、図面を参照して本発明の一実施形態を説明する。図１は本発明のＧａＮ系半導体素子の断面構造を示す。
【００１５】
本発明のＧａＮ系半導体素子は、六方晶化合物半導体であるIII−Ｖ族ＧａＮ系半導体が用いられており、上記III−Ｖ族ＧａＮ系半導体は、４元混晶系のＡｌｘＧａｙＩｎｚＮ（ｘ＋ｙ＋ｚ＝１、０≦ｘ≦１、０≦ｙ≦１、０≦ｚ≦１）で表される。また、図１はｎｐｎ構造の例を示す。
【００１６】
サファイア基板１上にアンドープＧａＮ層２、ｎ型ＡｌＧａＮドレイン層３、ｎ型ＧａＮ層４、ｐ型ＧａＮチャネル層５（ｐ型不純物を含む半導体層に相当）、ｎ型ＧａＮソース層６が形成されている。ｎ型ＡｌＧａＮドレイン層３〜ｎ型ＧａＮソース層６に至る積層構造の両側面は、断面がほぼ矩形となるようにｎ型ＧａＮ層ソース層６からｎ型ＡｌＧａＮドレイン層３が露出する深さまでエッチングされている。そして、ｎ型ＡｌＧａＮドレイン層３は、横方向に引き出された引き出し部３ａを有している。この引き出し部３ａの表面にドレイン電極８が接触して形成されている。
【００１７】
一方、ｎ型ＧａＮソース層６〜ｎ型ＧａＮ層４の積層構造の中央部には、ｎ型ＧａＮ層４の途中に至るまでＵ字形状の溝Ｂが形成されており、溝Ｂによって該積層構造が２つのメサ領域に分離され、各メサ領域のｎ型ＧａＮソース層６上にはソース電極７が形成されている。また、溝Ｂの壁面の全域を覆い、かつｎ型ＧａＮソース層６の上面にかけて、ゲート絶縁膜９が形成され、ゲート絶縁膜９の領域内においてゲート電極１０がゲート絶縁膜９上に積層されている（ＭＩＳ構造）。溝ＢがＶ字形状でも構わないが、Ｖ字の鋭角となった先端の電界集中による絶縁破壊を避けるためにはＵ字形状であることがより好ましい。以上のように、本実施例では、ソース電極７、ドレイン電極８、ゲート電極１０の各電極すべてが、ＧａＮ系半導体素子の同一面側（表面側）に設けられている。
【００１８】
ｐ型ＧａＮチャネル層５における溝Ｂの壁面付近の領域は、ゲート電極１０に対向した領域５ａを形成している。この領域５ａを含むメサ領域側面がゲートに相当する領域となり、領域５ａに、ゲート電極１０に適切なバイアス電圧が与えられると、ｎ型ＧａＮ層ソース層６とｎ型ＧａＮ層４間を電気的に導通させる反転チャネル（反転分布）が形成される。
【００１９】
アンドープＧａＮ層２とｎ型ＡｌＧａＮドレイン層３との界面付近においてアンドープＧａＮ層２内には、ピエゾ効果によって、二次元電子ガスが生じている。アンドープＧａＮ層２は、サファイア基板１上に、いわゆる選択横方向エピタキシャル成長（ＥＬＯ）によって形成されており、基板表面に沿う水平方向に転位密度の高い領域と転位密度の少ない領域（無転位領域）とを有している。そして、引き出し部３ａ以外の領域は、転位密度の少ない領域（無転位領域）の積層構造となるように、その形成位置が選択されている。
【００２０】
アンドープＧａＮ層２は、その主面（サファイア基板１に平行な表面）が、例えば、Ｃ面（０００１）となるようにサファイア基板１上に成長させられる。この場合、アンドープＧａＮ層２上にエピタキシャル成長によって積層されるｎ型ＡｌＧａＮドレイン層３、ｎ型ＧａＮ層４、ｐ型ＧａＮチャネル層５、ｎ型ＧａＮソース層６は、やはりＣ面（０００１）を主面として積層されることになる。また、溝Ｂの壁面は、例えば、ノンポーラ面（Ｍ面（１０−１０）もしくはＡ面（１１−２０））、またはセミポーラ面（（１０−１−１）、（１０−１−３）、（１１−２２）など）となる。
【００２１】
アンドープＧａＮ層２上は、その主面がノンポーラ面（Ｍ面（１０−１０）もしくはＡ面（１１−２０））、またはセミポーラ面（（１０−１−１）、（１０−１−３）、（１１−２２）など）となるようにサファイア基板１上に成長させられてもよい。この場合には、それに応じて、ｎ型ＡｌＧａＮドレイン層３〜ｎ型ＧａＮソース層６は、対応する結晶面を主面として積層されることになる。
【００２２】
ゲート絶縁膜９は、たとえば窒化物または酸化物で構成することができる。より具体的には、ゲート絶縁膜を窒化シリコン（ＳｉｘＮｙ）または酸化シリコンで構成すれば、ｐ型ＧａＮ層６との界面の電荷を低減することができ、チャネル領域５ａにおけるキャリア移動度を向上することができる。すなわち、チャネル抵抗を低減することができる。ゲート電極１０は、Ｎｉ−Ａｕ合金、Ｎｉ−Ｔｉ−Ａｕ合金、Ｐｄ−Ａｕ合金、Ｐｄ−Ｔｉ−Ａｕ合金、Ｐｄ−Ｐｔ−Ａｕ合金、Ｐｔ、Ａｌ、ポリシリコンなどの導電性材料で構成される。
【００２３】
ドレイン電極８は、少なくともＡｌを含む金属で構成することが好ましく、たとえばＴｉ−Ａｌ合金で構成することができる。ソース電極７も同様に、Ａｌを含む金属で構成することが好ましく、たとえばＴｉ−Ａｌ合金で構成することができる。Ａｌを含む金属でドレイン電極８およびソース電極７を構成しておくことにより、配線層（図示せず）との良好なコンタクトをとることができる。その他、ドレイン電極８およびソース電極７は、ＭｏもしくはＭｏ化合物（たとえば、モリブデンシリサイド）、ＴｉもしくはＴｉ化合物（たとえば、チタンシリサイド）、またはＷもしくはＷ化合物（たとえば、タングステンシリサイド）で構成してもよい。
【００２４】
また、各半導体層において、ｎ型のドーパントにはＳｉが、ｐ型のドーパントにはＭｇが用いられる。ｎ型ＡｌＧａＮドレイン層３はドレイン電極８とのオーミック接触を取るため、ｎ型ＧａＮソース層６はソース電極７とのオーミック接触を取るため、各々、例えば、不純物濃度が２×１０１８ｃｍ−３となるように不純物Ｓｉがドーピングされており、ｐ型ＧａＮチャネル層５は、ゲート電極に電圧がかからない状態で素子がオンとならないように、キャリア濃度を高めておく必要があり、例えば、不純物濃度が３×１０１９ｃｍ−３となるように不純物Ｍｇがドーピングされている。
【００２５】
次に、上記ＭＩＳ型のＧａＮ系半導体素子の動作について簡単に説明する。ソース電極７とドレイン電極８との間には、ドレイン電極８側が正となる逆バイアス電圧が与えられる。これにより、ｎ型ＧａＮ層４、ｐ型ＧａＮチャネル層５で構成されるｐｎ接合には逆方向電圧が加えられる。このとき、ソース−ドレイン間は遮断状態となるが、この状態で、ソース電極７とゲート電極１０との間に、ゲート電極１０側が正となる所定の電圧を加えると、ｐ型ＧａＮチャネル層５に対するバイアスがゲート電極１０に与えられる。
【００２６】
これにより、ｐ型ＧａＮチャネル層５の領域５ａには、電子が誘起されて、反転チャネルが形成される。この反転チャネルを介して、ｎ型ＧａＮ層４とｎ型ＧａＮソース層６間が導通し、電子がソース電極７からｎ型ＧａＮソース層６における溝Ｂ側の側面及び領域５ａを通過し、ｎ型ＧａＮ層４を経由してｎ型ＡｌＧａＮドレイン層３に移動する（電流は逆の経路になる）ので、ソース−ドレイン間が導通する。このように、ゲート電極１０に所定のバイアスを加えたときにソース−ドレイン間が導通し、ゲート電極１０にバイアスを与えないときにはソース−ドレイン間が遮断状態となるノーマリオフ動作が可能となる。
【００２７】
領域５ａに反転チャネルが形成されているとき、上述したように、ソース電極７から供給される電子は、ｎ型ＧａＮソース層６から、領域５ａを通って、ｎ型ＧａＮ層４に流れ込み、アンドープＧａＮ層２とｎ型ＡｌＧａＮドレイン層３との界面付近において発生している二次元電子ガスを経由して、ドレイン電極８へと向かう。二次元電子ガスは、アンドープＧａＮ層２とｎ型ＡｌＧａＮドレイン層３との界面に広く分布しているため、領域５ａからｎ型ＧａＮ層４に流れ込んだ電子は、横方向への電子の移動による抵抗を小さくすることができる。
【００２８】
次に、図１のＧａＮ系半導体素子の製造方法を図２〜図６を用いて以下に説明する。製造方法としては、主としてＭＯＣＶＤ法（有機金属気相成長法）を用いる。まず、ＭＯＣＶＤ装置内に、サファイア基板１を搬送し、１０００℃以上に基板温度を上げて、サファイア基板１上に、アンドープＧａＮ層２、ｎ型ＡｌＧａＮドレイン層３、ｎ型ＧａＮ層４、ｐ型ＧａＮチャネル層５、ｎ型ＧａＮソース層６を順にエピタキシャル成長させて図２のような積層構造を形成する。
【００２９】
例えば、ＧａＮ層を作製する場合は、キャリアガスの水素又は窒素とともに、Ｇａ原子の原料ガスであるトリメチルガリウム（ＴＭＧａ）、および、窒素原子の原料ガスであるアンモニア（ＮＨ３）を用いた。ｎ型ＧａＮとする場合には、ｎ型のドーパントガスとしてのシラン（ＳｉＨ４）等、ｐ型ＧａＮとする場合には、ｐ型のドーパントガスとしてのＣＰ２Ｍｇ（シクロペンタジエチルマグネシウム）等を上記反応ガスに加える。ＡｌＧａＮ層を作製する場合は、ＴＭＧａ、ＮＨ３にトリメチルアルミニウム（ＴＭＡ）を加える。
【００３０】
このようにして各半導体層の成分に対応する反応ガス、ｎ型、ｐ型にする場合のドーパントガスを供給して、最適な成長温度に変化させて順次結晶成長させることにより、所定の組成で、所定の導電型の半導体層を、必要な厚さに形成した。不純物のドーピング濃度は、それぞれの原料ガスの流量によって制御した。
【００３１】
次に、上記積層構造を有するウエハにおけるｎ型ＧａＮソース層６からｎ型ＡｌＧａＮドレイン層３の途中に至るまで第１のメサエッチングを行って、溝Ａを作製し、ストライプ状のリッジ部を複数作製するとともに、ｎ型ＡｌＧａＮドレイン層３の延長部からなる引き出し部３ａを同時に形成する。上記第１のメサエッチングは、プラズマを用いたドライエッチングにより行われる。溝Ａが形成された後に、ドレイン電極８およびソース電極７がそれぞれ形成されることにより、図３の状態となる。ドレイン電極８は、溝Ａの底面、すなわち、引き出し部３ａの表面に接触するように形成される。
【００３２】
ドレイン電極８およびソース電極７は、スパッタ又は蒸着によって作製された後、例えば、窒素雰囲気中において約５００℃の温度でアニール処理されて、ドレイン電極８とｎ型ＡｌＧａＮドレイン層３との接触抵抗、ソース電極７とｎ型ＧａＮソース層６との接触抵抗を各々低減させる。アニール処理を行うときには、ヒーター等の熱源にソース電極７やドレイン電極８が形成されている面（図３の上側）を向けて熱処理することになるが、この時点では、領域５ａを含む壁面が形成されておらず、領域５ａに相当する領域が表面に露出していないので、アニール処理による熱源からの熱ダメージを防止することができる。
【００３３】
次に、図４に示すように、ストライプ状に形成した各積層構造の中央部付近に、Ｕ字形状の溝Ｂを第２のメサエッチングにより形成して、２つのメサ領域を作製する。溝Ｂの形成位置は、側壁からｐ型ＧａＮチャネル層５の無転位領域が露出して溝Ｂの壁面を形成するように定められる。上記第２のメサエッチングは、ｎ型ＧａＮソース層６からｎ型ＧａＮ層４の途中まで、プラズマを用いたドライエッチング（異方性エッチング）によって行われる。また、ドライエッチングによってダメージを受けた露出面を改善するためのウェットエッチングを行うようにしている。ドライエッチングによってダメージを受けた壁面に対して、ウェットエッチング処理を施すと、ダメージを受けた表層を除去した新たな壁面が現れる。
【００３４】
上記ウェットエッチングには、ＫＯＨ（水酸化カリウム）やＮＨ４ＯＨ（アンモニア水）などの塩基性溶液を用いることが好ましい。溝Ｂの壁面のダメージを低減しておくことにより、チャネル領域５ａの結晶状態を良好に保つことができ、また、ゲート絶縁膜９との界面を良好な界面とすることができるので、界面準位を低減することができる。また、ウェットエッチングの代わりに低ダメージのドライエッチングを用いても良い。
【００３５】
次に、図５に示すように、溝Ｂの壁面にゲート絶縁膜９を形成する。ゲート絶縁膜９は、溝Ｂの壁面を覆うとともに、メサ領域を構成するｎ型ＧａＮソース層６の上面の一部を覆うように形成される。ゲート絶縁膜９の形成には、ＰＥＣＶＤ（プラズマエンハンスド化学的気相堆積）法等を用いるが、より好ましいのは、ＥＣＲ（Electron Cyclotron Resonance：電子サイクロトロン共鳴）スパッタ法を適用することである。
【００３６】
ＥＣＲスパッタ法を用いると、ＥＣＲスパッタ法におけるＡｒプラズマ照射等により、Ｕ字形状の溝Ｂの壁面付近の領域、特にｐ型ＧａＮチャネル層５の溝Ｂの壁面下の領域にｐ型ＧａＮチャネル層５とは伝導特性の異なる半導体層が形成される。この伝導特性の異なる半導体層は、ｐ−型、ｉ型、ｎ型のいずれかで構成される。この場合、伝導特性の異なる半導体層の領域内に、領域５ａが形成されることになる。
【００３７】
上記のように、ｐ型ＧａＮチャネル層５が伝導特性の異なる半導体層を有し、この層に反転チャネルを形成させることで、反転分布が発生しやすくなり、トランジスタのオン電圧を低くすることができる。
【００３８】
絶縁膜９の形成後は、図６に示すように、ゲート電極１０をゲート絶縁膜９の領域内に収まるように、蒸着によりゲート絶縁膜９上に形成する。このようにして、図１のＭＩＳ型のＧａＮ系半導体素子が完成する。
【００３９】
以上の実施例では、ソース電極７及びドレイン電極８とゲート電極１０のすべての電極が同一面側に形成される場合を示したが、ドレイン電極８がゲート電極１０とは反対の面側に形成される場合には、ゲート電極１０と同一面側に形成されるソース電極７の電極のアニール処理が終了した後に、エッチングにより領域５ａを含む壁面を形成して、この領域５ａを含む壁面上にゲート絶縁膜、ゲート電極を順次形成し、その後に裏側にドレイン電極を形成することにより、上記実施例と同様の効果を得ることができる。裏面は電極面積を大きくとることができるため、電極アニールを行わなくても接触抵抗を低く押さえることが可能である。
【００４０】
なお、サファイア基板１上にストライプ状に形成された複数のメサ領域は、それぞれ単位セルを形成している。ゲート電極１０は、隣接するメサ領域で共通の電極となり、また、ドレイン電極８も、隣接するメサ領域で共有することができる。  また、ドレイン電極８、ゲート電極１０およびソース電極７は、それぞれ、図示しない位置で共通接続されている。
【図面の簡単な説明】
【００４１】
【図１】本発明のＧａＮ系半導体素子の断面構造を示す図である。
【図２】本発明のＧａＮ系半導体素子の製造方法の一工程を示す図である。
【図３】本発明のＧａＮ系半導体素子の製造方法の一工程を示す図である。
【図４】本発明のＧａＮ系半導体素子の製造方法の一工程を示す図である。
【図５】本発明のＧａＮ系半導体素子の製造方法の一工程を示す図である。
【図６】本発明のＧａＮ系半導体素子の製造方法の一工程を示す図である。
【符号の説明】
【００４２】
１    サファイア基板
２    アンドープＧａＮ層
３    ｎ型ＡｌＧａＮドレイン層
４    ｎ型ＧａＮ層
５    ｐ型ＧａＮチャネル層
５ａ  領域
６    ｎ型ＧａＮソース層
７    ソース電極
８    ドレイン電極
９    ゲート絶縁膜
１０  ゲート電極
【図１】
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【図２】
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【図３】
2008205199.tif 000005
【図４】
2008205199.tif 000006
【図５】
2008205199.tif 000007
【図６】
2008205199.tif 000008