(57)【要約】【課題】大電流用途のＪ−ＦＥＴでは、チップの対角線に沿って、２つの動作領域を揃えて配置しており、チップサイズの小型化または動作領域の拡大には限界があった。【解決手段】ゲート領域の延在方向をチップの１つの辺に沿った方向とし、２つの動作領域をチップの第１の対角線に沿って並べて配置し、２つのパッド電極をチップの第２の対角線に沿って配置する。これにより、チップ上の面積を有効活用できるので、同じ動作領域面積であればチップサイズの小型化が実現し、同じチップサイズであれば動作領域面積の拡大が実現する。【選択図】    図１
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【特許請求の範囲】
【請求項１】
一導電型半導体基板に設けられた逆導電型不純物領域と、該逆導電型不純物領域表面に設けられたストライプ状の一導電型不純物領域をそれぞれ有する第１動作領域および第２動作領域と、
前記半導体基板に設けられ、前記第１動作領域および前記第２動作領域に接続する第１パッド電極および第２パッド電極を有し、
前記第１動作領域および第２動作領域のそれぞれの前記一導電型不純物領域はいずれも、前記半導体基板の第１の辺に沿って延在し、
前記第１動作領域および第２動作領域は、前記半導体基板の第１の対角線に沿って配置され、
前記第１パッド電極および前記第２パッド電極は、前記半導体基板の第２の対角線に沿って配置されることを特徴とする半導体装置。
【請求項２】
一導電型半導体基板に設けられ、逆導電型のチャネル領域と、該チャネル領域表面に設けられたストライプ状の一導電型のゲート領域、および前記チャネル領域表面に設けられた逆導電型のソース領域およびドレイン領域をそれぞれ有する第１動作領域および第２動作領域と、
前記半導体基板に設けられ、前記第１動作領域および前記第２動作領域に接続する第１パッド電極および第２パッド電極を有し、
前記第１動作領域および第２動作領域のそれぞれの前記ゲート領域はいずれも、前記半導体基板の第１の辺に沿って延在し、
前記第１動作領域および第２動作領域は、前記半導体基板の第１の対角線に沿って配置され、
前記第１パッド電極および前記第２パッド電極は、前記半導体基板の第２の対角線に沿って配置されることを特徴とする半導体装置。
【請求項３】
前記ソース領域および前記ドレイン領域は、前記第１の辺に沿った方向に延在することを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第１パッド電極は、前記第１動作領域および前記第２動作領域の前記ソース領域と接続し、前記第２パッド電極は、前記第１動作領域および前記第２動作領域の前記ドレイン領域と接続することを特徴とする請求項２に記載の半導体装置。
【請求項５】
前記第１動作領域および前記第２動作領域上で、前記ソース領域および前記ドレイン領域にそれぞれ接続するソース電極およびドレイン電極を有し、該ソース電極およびドレイン電極は、前記第１の辺に沿った方向に延在することを特徴とする請求項２に記載の半導体装置。
【請求項６】
前記半導体基板の前記第１の辺と異なる方向に延在する第２の辺に沿って延在する他のゲート領域を有することを特徴とする請求項２に記載の半導体装置。
【請求項７】
前記ソース領域および前記ドレイン領域は、前記ゲート領域および前記他のゲート領域で区画された領域に島状に配置されることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記第１動作領域および前記第２動作領域上で、前記ソース領域および前記ドレイン領域にそれぞれ接続するソース電極およびドレイン電極を有し、該ソース電極およびドレイン電極は、前記第２の対角線に沿った方向に延在することを特徴とする請求項６に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高周波デバイスに採用される半導体装置に関し、特にチップサイズを小型化し、高周波特性を向上した半導体装置に関する。
【背景技術】
【０００２】
図６および図７は、高周波デバイスに採用される接合型ＦＥＴ（以下Ｊ−ＦＥＴ）の一例を示す図である。
【０００３】
図６はＪ−ＦＥＴ２００を示す平面図である。図６（Ａ）を参照して、Ｊ−ＦＥＴ２００は、半導体チップを構成する半導体基板２０上に、第１動作領域３５ａおよび第２動作領域３５ｂと、これらにそれぞれ接続する第１パッド電極２９ｐおよび第２パッド電極３０ｐが配置される。
【０００４】
第１動作領域３５ａおよび第２動作領域３５ｂは同様の構成であるので、以下第１動作領域３５ａについて説明する。
【０００５】
図７は、従来のＪ−ＦＥＴの一例を示す図であり、図７は図６のｃ−ｃ線断面図である。
【０００６】
半導体基板２０は、例えばｐ型のシリコン半導体基板２１上に例えばエピタキシャル成長などによりｐ型半導体層２２を積層してなる。半導体基板２０の表面には、ｎ型半導体層２４’を高濃度のｐ型不純物領域である分離領域２３で分離したｎ型ウェル領域２４を設ける。ｎ型ウェル領域はチャネル領域となり、ｎ型ウェル領域に例えばストライプ状にｎ＋型ソース領域およびドレイン領域を設け、ソース領域およびドレイン領域間にストライプ状のゲート領域２７を形成している。
【０００７】
ソース電極２９ａおよびドレイン電極３０ａは、第１動作領域においてソース領域およびドレイン領域と重畳するように配置され、半導体基板を覆う絶縁膜４０に設けられたコンタクト孔を通してソース領域２５およびドレイン領域２６にそれぞれ接続されている。これにより、第１動作領域３５ａが構成される（例えば特許文献１参照。）。
【０００８】
再び図６を参照し、チップ上のレイアウトについて説明する。
【０００９】
第１動作領域３５ａのソース電極２９および第２動作領域３５ｂのソース電極２９は、第１パッド電極（ソースパッド電極）２９ｐに接続し、第１動作領域３５ａのドレイン電極３０および第２動作領域３５ｂのドレイン電極３０は、第２パッド電極（ドレインパッド電極）３０ｐに接続する。
【００１０】
従来のレイアウトでは、図６（Ａ）の如く、第１動作領域３５ａと第２動作領域３５ｂが、チャネル領域２４の端部を揃えるように半導体基板（チップ）２０の第１の対角線ｄ１に沿って配置される。一方第１動作領域３５ａおよび第２動作領域３５ｂのゲート領域２７、ソース領域２５およびドレイン領域２６は、第２の対角線ｄ２に沿って延在し、ソースパッド電極２９ｐおよびドレインパッド電極３０ｐも半導体基板（チップ）の第２の対角線ｄ２に沿って配置されている。すなわち、チップの対角線（例えば第１の対角線ｄ１）方向に２つの動作領域３５ａ、３５ｂのチャネル領域２４の端部を揃えて配置している。
【００１１】
一方、図６（Ｂ）は、チップ辺ｅに沿って第１動作領域３５ａ、第２動作領域３５ｂを揃えて配置するレイアウトである。
【００１２】
第１動作領域３５ａ、第２動作領域３５ｂおよびチップの面積が同じ場合には、図６（Ａ）の如くチップの対角線に沿って２つの動作領域３５ａ、３５ｂを配置することで図６（Ｂ）のレイアウトよりチップ上の面積を有効活用できる。
【特許文献１】特開平０８−２２７９００号公報  （第２頁  第６図）
【発明の開示】
【発明が解決しようとする課題】
【００１３】
高周波用途で尚かつ電流容量が大きいＪ−ＦＥＴは歪み特性が良好であるが、動作領域を大きく確保する必要があり、チップサイズの小型化が課題となっている。
【００１４】
図６の如く、チップ上の構成要素として動作領域とソースパッド電極およびドレインパッド電極がその殆どの領域を占有している。従って、チップサイズを維持したまま動作領域を大きくするには、各パッド電極を小さくする必要がある。しかしこれらは例えばボンディングワイヤが固着されるため、組み立て工程において必要とされる安全なパッドサイズが決まっており、必要以上に小さくすることはできない。
【００１５】
例えば、図６に示す従来のレイアウトでは、チップ２０の第１の対角線ｄ１方向にチャネル領域２４の端部を揃えるように、第１動作領域３５ａおよび第２動作領域３５ｂを揃えて配置している。これにより、チップ辺ｅに沿ってチャネル領域２４の端部が揃うように２つの動作領域３５ａ、３５ｂを並べて配置するより、チップ上の面積を有効活用できる。しかし、対角線方向の長さは２つの動作領域の、対角線ｄ１方向の幅以上は必要であり、動作領域の拡大又はチップサイズの縮小には限界がある。
【００１６】
また、安全なパッドサイズを確保しつつ動作領域を大きく確保する構成として、動作領域上に絶縁膜（例えば窒化膜）介して各パッド電極を設ける構造が知られている。しかし、ボンディングワイヤの圧着時のストレスによって絶縁膜にクラックが生じ、ショートなど動作不良を引き起こす問題がある。
【００１７】
また、２つの動作領域のストライプ状のゲート領域（ソース領域およびドレイン領域も同様）がそれぞれ異なる方向に延在するように、チップ上で２つの動作領域をＬ字状に配置する構成も知られている。しかし、歪み特性を良好にするには、２つの動作領域においてゲート領域を同一方向に延在することが望ましい。
【００１８】
すなわち、Ｊ−ＦＥＴの電流容量を増加させて歪み特性を更に向上させることが望まれるが、一方で、チップサイズを小型化することで、ウエハの収率を向上させてコストを低減する必要もある。またチップサイズの小型化は使用される通信機器等の小型化に伴う市場要求でもある。しかし従来のレイアウトでは所望の電流容量を維持したままチップサイズを小型化するには限界があった。
【課題を解決するための手段】
【００１９】
本発明はかかる課題に鑑みてなされ、第１に、一導電型半導体基板に設けられた逆導電型不純物領域と、該逆導電型不純物領域表面に設けられたストライプ状の一導電型不純物領域をそれぞれ有する第１動作領域および第２動作領域と、前記半導体基板に設けられ、前記第１動作領域および前記第２動作領域に接続する第１パッド電極および第２パッド電極を有し、前記第１動作領域および第２動作領域のそれぞれの前記一導電型不純物領域はいずれも、前記半導体基板の第１の辺に沿って延在し、前記第１動作領域および第２動作領域は、前記半導体基板の第１の対角線に沿って配置され、前記第１パッド電極および前記第２パッド電極は、前記半導体基板の第２の対角線に沿って配置されることにより解決するものである。
【００２０】
第２に、一導電型半導体基板に設けられ、逆導電型のチャネル領域と、該チャネル領域表面に設けられたストライプ状の一導電型のゲート領域、および前記チャネル領域表面に設けられた逆導電型のソース領域およびドレイン領域をそれぞれ有する第１動作領域および第２動作領域と、前記半導体基板に設けられ、前記第１動作領域および前記第２動作領域に接続する第１パッド電極および第２パッド電極を有し、前記第１動作領域および第２動作領域のそれぞれの前記ゲート領域はいずれも、前記半導体基板の第１の辺に沿って延在し、前記第１動作領域および第２動作領域は、前記半導体基板の第１の対角線に沿って配置され、前記第１パッド電極および前記第２パッド電極は、前記半導体基板の第２の対角線に沿って配置されることにより解決するものである。
【発明の効果】
【００２１】
以上に詳述した如く、本発明に依れば以下の数々の効果が得られる。
【００２２】
第１に、従来と同等の動作領域を確保し、且つ組み立て工程での安全なパッドサイズを確保した上で、チップサイズを小型化することができる。具体的には、０．５ｍｍ角のチップサイズを０．４５ｍｍ角に低減できる。これにより例えば５インチのウエハにおけるチップの収率を１．２５倍に向上させることができる。
【００２３】
第２に、従来と同等のチップサイズを維持すると、組み立て工程での安全なパッドサイズを確保した上で、動作領域の面積を向上させることができる。従って、同一ゲート幅であれば、ゲート領域のストライプ数を増加させることができるので、電流容量を増加させることができる。具体的には、例えば０．４５ｍｍ角で６０ｍＡの電流容量を確保できる。チップサイズが０．５ｍｍ角で電流容量が３０ｍＡ程度であった従来と比較すると、チップサイズの小型化と、電流容量の増加を実現できる。
【００２４】
第３に、２つの動作領域のゲート領域の方向を、同一方向に維持できるので、歪み特性を劣化させることなく実現できる。
【００２５】
第４に、チップ上のスペースを活用して動作領域およびパッド電極を配置できる。従来では、例えば動作領域上に絶縁膜を介してパッド電極を配置する構成を採用していたが、ワイヤボンド時の不良が発生する問題があった。しかし、本発明によれば、電流容量の大きい半導体装置であっても、ワイヤボンド時の不良による信頼性の劣化を防止できる。
【発明を実施するための最良の形態】
【００２６】
以下に本発明の実施の形態について図１から図５を参照して説明する。尚、本実施形態の半導体装置は、１つ以上の逆方向にバイアスされたｐｎ接合の空乏層を用いて、チャネルの断面積を変化させる接合型電界効果トランジスタ（Ｊｕｎｃｔｉｏｎ  ＦＥＴ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）：以下Ｊ−ＦＥＴ）に用いて好適であり、以下Ｊ−ＦＥＴを例に説明する。
【００２７】
まず、図１および図２を参照し、本発明の第１の実施形態について説明する。
【００２８】
図１は、第１の実施形態のＪ−ＦＥＴを示す平面図である。本実施形態のＪ−ＦＥＴは、一導電型半導体基板と、第１動作領域と、第２動作領域と、第１パッド電極と、第２パッド電極と、から構成される。
【００２９】
Ｊ−ＦＥＴ１００は、１つのチップを構成する半導体基板１０に、２つの動作領域１５（第１動作領域１５ａおよび第２動作領域１５ｂ）を設ける。第１動作領域１５ａおよび第２動作領域１５ｂには、これらとそれぞれ接続するソース電極１１ａ、１１ｂおよびドレイン電極１２ａ、１２ｂが設けられる。ソース電極１１ａ、１１ｂは、第１動作領域１５ａおよび第２動作領域１５ｂ外の半導体基板１０に設けられた第１パッド電極（ソースパッド電極）１１ｐに接続する。また、ドレイン電極１２ａ、１２ｂは、第１動作領域１５ａおよび第２動作領域１５ｂ外の半導体基板１０に設けられた第２パッド電極（ドレインパッド電極１２ｐ）に接続する。
【００３０】
図２を参照し、Ｊ−ＦＥＴ１００の動作領域について説明する。尚、本実施形態の第１動作領域１５ａおよび第２動作領域１５ｂは同様の構成であるので、第１動作領域１５ａについて説明する。
【００３１】
図２（Ａ）が第１動作領域１５ａを示す平面図であり、図２（Ｂ）が図２（Ａ）のａ−ａ線の一部断面図である。尚、図２（Ａ）においては基板表面の絶縁膜および金属電極（ソース電極およびドレイン電極）を省略する。また、図２（Ｂ）では、１組のソース領域、ドレイン領域、ゲート領域で表わされる１つのセルを示している。
【００３２】
図２（Ａ）を参照し、ｐ型半導体基板１０の表面に、第１動作領域１５ａを設ける。ここで本実施形態の第１動作領域１５ａは、チャネル領域３ａ、ソース領域５ａ、ドレイン領域６ａ、ゲート領域７ａおよび、ソース電極１１ａ、ドレイン電極１２ａ（図１参照）が設けられる領域の総称であり、その範囲はチャネル領域３ａと同等である。
【００３３】
同様に第２動作領域１５ｂは、チャネル領域３ｂ、ソース領域５ｂ、ドレイン領域６ｂ、ゲート領域７ｂおよび、ソース電極１１ｂ、ドレイン電極１２ｂ（図１参照）が設けられる領域の総称であり、その範囲はチャネル領域３ｂと同等である。
【００３４】
ｐ型半導体基板１０の表面にｎ型のチャネル領域３ａを設ける。チャネル領域３ａ表面には、ストライプ状に、ｐ型のゲート領域（破線）７ａ、ｎ型のソース領域５ａおよびドレイン領域６ａが設けられる。ゲート領域７ａ上にはこれと重畳して導電層８ａが設けられ、導電層８ａとゲート領域７ａはコンタクトする。
【００３５】
図２（Ｂ）を参照し、ｐ型半導体基板１０は、ｐ型のシリコン半導体基板（以下ｐ＋型半導体基板）１上に、例えばエピタキシャル成長などによりｐ型半導体層２を積層したものである。ｐ型半導体層２の不純物濃度は例えば１．４６Ｅ１６ｃｍ−３程度である。チャネル領域３ａは、ｐ型半導体層２表面にｎ型不純物を選択的にイオン注入および拡散し、島状に形成された不純物領域である。チャネル領域３ａの不純物濃度は例えば４．５Ｅ１６ｃｍ−３程度である。ｎ型のチャネル領域３ａの側面および底面は、ｐ型半導体層２とｐｎ接合を形成する。
【００３６】
ソース領域５ａおよびドレイン領域６ａは、チャネル領域３ａ表面にｎ型不純物を注入・拡散して形成した領域である。基板１０表面には絶縁膜９が設けられ、ソース領域５ａおよびドレイン領域６ａと重畳してストライプ状のソース電極１１ａおよびドレイン電極１２ａが設けられる（図１参照）。ソース電極１１ａおよびドレイン電極１２ａは、絶縁膜９に設けられたコンタクトホールを介してソース領域５ａおよびドレイン領域６ａとそれぞれコンタクトする。
【００３７】
ゲート領域７ａは、チャネル領域３ａのソース領域５ａとドレイン領域６ａ間に設けられたｐ型不純物の拡散領域である。ゲート領域７ａの不純物濃度は、１Ｅ１８ｃｍ−３程度が好適である。また、ゲート領域７ａの深さは、ソース領域５ａおよびドレイン領域６ａと同程度とする。
【００３８】
図２（Ｂ）に示す１組のソース領域５ａ（ソース電極１１ａ）、ドレイン領域６ａ（ドレイン電極１２ａ）、ゲート領域７ａにより１つのセルが構成され、図２（Ａ）の如く１つのチャネル領域３ａに複数のセルが配置され、第１動作領域１５ａが構成される。
【００３９】
ゲート領域７ａは、その上方に設けられた導電層８ａとコンタクトする。導電層８ａは、ｐ型不純物を含んだポリシリコン層であり、これによりゲート抵抗を低減することができる。ゲート抵抗は入力抵抗となり、ノイズや歪特性に大きく影響を与えるが、本実施形態によれば導電層８ａによりゲート抵抗を低減できるため、ノイズおよび歪み特性を改善できる。
【００４０】
導電層８ａは、チャネル領域３ａ外のｐ型半導体層２表面まで延在する（図２（Ａ）参照）。また、ｐ＋型半導体基板１裏面にはゲート電極１３が設けられる。ゲート領域７ａは、導電層８ａ、ｐ型半導体層２およびｐ＋型半導体基板１を介して、ゲート電極１３と電気的に接続する。
【００４１】
本実施形態では、チャネル領域３ａはイオン注入及び拡散によりｐ型半導体層２表面に島状に形成される。すなわち、ｐ型半導体層２表面からの深さが浅いチャネル領域３ａを形成できる。接合型ＦＥＴ１００の高周波特性は、ゲート−ソース間接合容量ＣＧＳとゲート−ドレイン間接合容量ＣＧＤの和であるゲートの接合容量の影響を受ける。
【００４２】
チャネル領域３ａには同導電型のソース領域５ａおよびドレイン領域６ａが設けられており、チャネル領域３ａはこれらと接続する。また、ｐ型半導体層２およびｐ＋型半導体基板１は導電層８ａによりゲート領域７ａと電気的に接続する。すなわち、イオン注入により形成した浅いチャネル領域３ａによって、ゲート領域７ａ（半導体層２）とチャネル領域３ａによるｐｎ接合容量を低減できる。ｐｎ接合容量の低減は、ゲート−ソース間接合容量ＣＧＳおよびゲート−ドレイン間接合容量ＣＧＤを低減することとなる。そしてこれらの合成容量（ゲート容量ＣＧ）の低減により、遮断周波数ｆＴを改善することができる。
【００４３】
また、チャネル領域３ａの端部（側面および底面）は、ｐ型半導体層２とｐｎ接合を形成する。つまり、チャネル領域３ａ側面におけるｐｎ接合の不純物濃度差が比較的小さいためｐｎ接合容量を低減できるので、チャネル領域３ａ側面でのリーク電流ＩＧＳＳを低減できる。
【００４４】
更に、ゲート領域７ａを浅く形成することにより、ソース領域５ａからゲート領域７ａ下方を通りドレイン領域６ａに達するＪ−ＦＥＴ１００の信号経路を、ゲート領域７ａが深い場合より短くすることができる。従って、信号経路の低減により内部抵抗Ｒを低減できる。
【００４５】
尚、上記の第１動作領域１５ａの構成は一例であり、例えば図７の従来構造の如くｐ型半導体層２２上にｎ型半導体層２４’を設けて高濃度不純物領域である分離領域２３でチャネル領域２４を分離した構成であってもよい。
【００４６】
本実施形態では第１動作領域１５ａと第２動作領域１５ｂは、各領域のサイズや不純物濃度等の条件が同等に形成されたほぼ同一の構成を有しており、すなわち特性が同等の第１動作領域１５ａおよび第２動作領域１５ｂが、１つの半導体基板（チップ）１０上に配置される。
【００４７】
再び図１を参照し、半導体基板１０上のレイアウトについて説明する。
【００４８】
第１動作領域１５ａおよび第２動作領域１５ｂのそれぞれにおいて、チャネル領域３ａ、３ｂ上に、ソース領域およびドレイン領域（ここでは不図示）とそれぞれ重畳して接続するソース電極１１ａ、１１ｂおよびドレイン電極１２ａ、１２ｂを設ける。ソース電極１１ａ、１１ｂおよびドレイン電極１２ａ、１２ｂはストライプ状であるが、各動作領域１５外でそれぞれが配線Ｗによって束ねられて櫛歯形状となる。ソース電極１１ａおよびドレイン電極１２ａは、それぞれの櫛歯をかみ合わせた形状に配置され、ソース電極１１ｂおよびドレイン電極１２ｂは、それぞれの櫛歯をかみ合わせた形状に配置される。
【００４９】
第１動作領域１５ａのソース電極１１ａと第２動作領域１５ｂのソース電極１１ｂは配線Ｗにより第１パッド電極（ソースパッド電極）１１ｐに接続する。第１動作領域１５ａのドレイン電極１２ａと第２動作領域１５ｂのドレイン電極１２ｂは、配線Ｗにより第２パッド電極（ドレインパッド電極）１２ｐに接続する。これにより、ソースパッド電極１１ｐは、第１動作領域１５ａおよび第２動作領域１５ｂのソース領域に共通で接続し、ドレインパッド電極１２ｐは、第１動作領域１５ａおよび第２動作領域１５ｂのドレイン領域に共通で接続する。
【００５０】
第１動作領域１５ａのゲート領域７ａは、導電層８ａおよびｐ型半導体基板１０を介して、ｐ型半導体基板１０の裏面に設けられたゲート電極（不図示）に接続し、第２動作領域１５ｂのゲート領域７ｂも、導電層８ｂおよびｐ型半導体基板１０を介して、ｐ型半導体基板１０の裏面に設けられたゲート電極（不図示）に接続する。
【００５１】
本実施形態では、第１動作領域１５ａのゲート領域７ａは半導体基板１０の第１の辺ｅ１に沿って延在する。また第２動作領域１５ｂのゲート領域７ｂも半導体基板１０の第１の辺ｅ１に沿って延在する。
【００５２】
２つの動作領域１５において、ソース領域およびドレイン領域（ここでは不図示）も、ゲート領域７ａ、７ｂと平行に配置され、すなわち第１の辺ｅ１に沿った方向に延在する。また、これらと重畳してコンタクトするソース電極１１ａ、１１ｂおよびドレイン電極１２ａ、１２ｂも、第１の辺ｅ１に沿った方向に延在する。
【００５３】
また、第１動作領域１５ａおよび第２動作領域１５ｂは、一点鎖線の如く、半導体基板１０の第１の対角線ｄ１に沿って並ぶように配置される。但し、第１動作領域１５ａおよび第２動作領域１５ｂはチャネル領域３ａ、３ｂの端部が揃うように、第１の対角線ｄ１に沿って配置される（図６（Ａ）参照）のではなく、ゲート領域７ａ、７ｂは半導体基板１０の第１の辺ｅ１に沿って延在するので、第１動作領域１５ａおよび第２動作領域１５ｂが、階段状に第１の対角線ｄ１に沿って配置される。
【００５４】
更に、ソースパッド電極１１ｐおよびドレインパッド電極１２ｐは、半導体基板１０の第２の対角線ｄ２に沿って配置される。
【００５５】
このように、本実施形態では第１動作領域１５ａのゲート領域７ａおよび第２動作領域１５ｂのゲート領域７ｂのいずれも半導体基板１０の第１の辺ｅ１に沿って延在し、当該第１の辺ｅ１に沿ってソースパッド電極１１ｐと第１動作領域１５ａが配置される。そして、第１の辺ｅ１と異なる方向に延在する半導体基板１０の第２の辺ｅ２に沿って、第２動作領域１５ｂとソースパッド電極１１ｐが配置される。
【００５６】
尚、図示は省略するが、第１動作領域１５ａおよび第２動作領域１５ｂ、ソースパッド電極１１ｐおよびドレインパッド電極１２ｐの並び順をそれぞれ入れ替えてもよい。更に、第１の対角線ｄ１に沿って各パッド電極１１ｐ、１２ｐを配置し、第２の対角線ｄ２に沿って２つの動作領域１５を配置してもよい。
【００５７】
また、本実施形態は、２つの動作領域１５および２つのパッド電極１１ｐ、１２ｐが、第１の対角線ｄ１および第２の対角線ｄ２の直上に配置されるレイアウトに限らない。
【００５８】
図３は、図１の他の配置例を示す図であり、第１動作領域１５ａ、第２動作領域１５ｂ、第１パッド電極１１ｐ、第２パッド電極１２ｐの概略のみ示す。
【００５９】
このように、第１動作領域１５ａ、第２動作領域１５ｂ、第１パッド電極１１ｐ、第２パッド電極１２ｐは、第１の対角線ｄ１および第２の対角線ｄ２に沿って配置されていれば、第１の対角線ｄ１および第２の対角線ｄ２の直上から平行移動した位置に配置されるレイアウトであってもよい。
【００６０】
このように本実施形態によれば、第１動作領域１５ａおよび第２動作領域１５ｂのコーナー部分を半導体基板（チップ）１０のコーナー部分に合わせるように、チップの対角線に沿って配置することで、半導体基板１０上のスペースを有効活用できる。
【００６１】
図６（Ａ）に示す従来のレイアウトでは、図６（Ｂ）と比較して、チップ上の面積を有効活用しているが、チップの対角線（例えば第１の対角線ｄ１）の長さとして、第１動作領域１５ａ、第２動作領域１５ｂの２つ分の長さを確保する必要がある。つまり、図６（Ａ）に示した第１動作領域３５ａ、第２動作領域３５ｂより拡大する場合、対角線の長さも長くなり、結局チップサイズが大きくなってしまう。
【００６２】
そこで本実施形態の如く、ゲート領域７ａ、７ｂの方向を第１の辺ｅ１に沿った方向とし、第１動作領域１５ａ、第２動作領域１５ｂを第１の対角線ｄ１に沿って階段状になるように、第２の辺ｅ２方向に一部を重ねて配置する。これにより、例えば第１の対角線ｄ１の長さは、第１動作領域１５ａ、第２動作領域１５ｂを、図６（Ａ）の如く並べた場合の長さより短くすることができる。これにより、組み立て工程での安全な各電極パッド１１ｐ、１２ｐのサイズを確保しても、チップサイズの増大を回避することができる。
【００６３】
従って、第１動作領域１５ａおよび第２動作領域１５ｂの面積を従来と同等に確保し、且つ組み立て工程での安全なパッドサイズを確保した上で、チップサイズを小型化することができる。具体的には、図６（Ａ）に示す従来構造では、必要な動作領域（電流容量）を確保するとチップサイズは、０．５ｍｍ角までが限度であった。一方、本実施形態によれば同じ動作領域面積（電流容量）でチップサイズを０．４５ｍｍ角に低減できる。これにより例えば５インチのウエハにおけるチップの収率を１．２５倍に向上させることができる。
【００６４】
また、従来と同等のチップサイズを維持すると、組み立て工程での安全なパッドサイズを確保した上で、第１動作領域１５ａ、第２動作領域１５ｂの面積を向上させることができる。従って、同一ゲート幅であれば、ゲート領域７ａ、７ｂのストライプ数を増加させることができるので、電流容量を増加させることができる。具体的には、例えば従来と同一の材料およびプロセス条件の場合、本実施形態では０．４５ｍｍ角で６０ｍＡの電流容量を確保できる。チップサイズが０．５ｍｍ角で電流容量が３０ｍＡ程度であった従来（図６（Ａ））と比較すると、チップサイズの小型化と、電流容量の増加を実現できる。
【００６５】
このように、半導体基板１０上のスペースを活用して第１動作領域１５ａ、第２動作領域１５ｂおよび第１パッド電極１１ｐ、第２パッド電極１２ｐを配置できる。既述の如く、十分な動作領域を確保するため、あるいはチップサイズを低減するために、動作領域上に絶縁膜を介してパッド電極を配置する構成が知られている。しかし、本実施形態ではこのような構成と比較して、ワイヤボンド時のストレスによる絶縁膜のクラックなどの不良を回避し、信頼性の劣化を防止できる。
【００６６】
更に、歪み特性改善のためには、第１動作領域１５ａのゲート領域７ａの延在方向と、第２動作領域１５ｂのゲート領域７ｂの延在方向を、同一方向にすることが望ましい。本実施形態では、第１動作領域１５ａのゲート領域７ａと第２動作領域１５ｂのゲート領域７ｂの延在方向を同一方向（半導体基板１０の第１の辺ｅ１の延在方向）にできるので、歪み特性に有利である。
【００６７】
次に、図４および図５を参照して、本発明の第２の実施形態について説明する。
【００６８】
第２の実施形態は、第１動作領域１５ａ、第２動作領域１５ｂおよび第１パッド電極１１ｐ、第２パッド電極１２ｐのレイアウトは第１の実施形態と同様であり、第１および第２動作領域１５ａ、１５ｂの構成が異なる。従って、第１の実施形態と重複する箇所はその詳細な説明を省略する。また、第２動作領域１５ｂは第１動作領域１５ａと同一構成であるので、第１動作領域１５ａについて説明する。
【００６９】
図４は、第１動作領域１５ａを示す平面図である。図４（Ａ）は基板表面の絶縁膜および金属電極（ソース電極およびドレイン電極）を省略した図であり、図４（Ｂ）はソース電極およびドレイン電極を配置した図である。
【００７０】
第２の実施形態では、半導体基板１０の第１の辺ｅ１に沿って延在するゲート領域７１ａに加え、第１の辺ｅ１と異なる方向に延在する第２の辺ｅ２に沿って延在する他のゲート領域７２ａを有するものである。
【００７１】
すなわち、ゲート領域７１ａと他のゲート領域７２ａは互いに直交するように格子状に配置される。尚、図４（Ｂ）のｂ−ｂ線断面図は図２（Ｂ）と同様であり、導電層８１ａ、８２ａを設ける場合にはそのパターンはゲート領域７１ａ、７２ａと重畳する。
【００７２】
ソース領域５ａおよびドレイン領域６ａは、ゲート領域７１ａおよび他のゲート領域７２ａで区画された領域に、島状にそれぞれ交互に配置される。
【００７３】
ソース電極１１ａおよびドレイン電極１２ａは、第１動作領域１５ａにおいてそれぞれストライプ状に配置される。ソース電極１１ａは、例えば第２の対角線ｄ２（図５参照）に沿った方向に延在し、基板表面を覆う絶縁膜９に設けられたコンタクトホールを介して、第２の対角線ｄ２方向に離間して配置される複数のソース領域５ａと接続する。また、ドレイン電極１２は、例えば第２の対角線ｄ２に沿った方向に延在し、基板表面を覆う絶縁膜９に設けられたコンタクトホールを介して、第２の対角線ｄ２方向に離間して配置される複数のドレイン領域６ａと接続する。
【００７４】
第２の実施形態において、第１動作領域１５ａは、チャネル領域３ａ、ソース領域５ａ、ドレイン領域６ａ、ゲート領域７１ａ、７２ａおよび、ソース電極１１ａ、ドレイン電極１２ａが設けられる領域の総称であり、その範囲はチャネル領域３ａと同等である。
【００７５】
同様に第２動作領域１５ｂは、チャネル領域３ｂ、ソース領域５ｂ、ドレイン領域６ｂ、ゲート領域７１ｂ、７２ｂおよび、ソース電極１１ｂ、ドレイン電極１２ｂが設けられる領域の総称であり、その範囲はチャネル領域３ｂと同等である。
【００７６】
図５は、第２の実施形態における半導体基板１０上のレイアウトを示す平面図である。
【００７７】
第１動作領域１５ａにおいて、ソース電極１１ａおよびドレイン電極１２ａは例えば第２の対角線ｄ２方向に延在するストライプ状であるが、第１動作領域１５ａ外でそれぞれが配線Ｗによって束ねられて櫛歯形状となり、ソース電極１１ａおよびドレイン電極１２ａは、それぞれの櫛歯をかみ合わせた形状に配置される。
【００７８】
第２動作領域１５ｂにおいても、ソース電極１１ｂおよびドレイン電極１２ｂは例えば第２の対角線ｄ２方向に延在するストライプ状であるが、第２動作領域１５ｂ外でそれぞれが配線Ｗによって束ねられて櫛歯形状となり、ソース電極１１ｂおよびドレイン電極１２ｂは、それぞれの櫛歯をかみ合わせた形状に配置される。
【００７９】
ソース電極１１ａ、１１ｂは配線Ｗにより第１パッド電極（ソースパッド電極）１１ｐに接続し、ドレイン電極１２ａ、１２ｂは、配線Ｗにより第２パッド電極（ドレインパッド電極）１２ｐに接続する。これにより、ソースパッド電極１１ｐは、第１動作領域１５ａおよび第２動作領域１５ｂのソース領域５ａ、５ｂに共通で接続し、ドレインパッド電極１２ｐは、第１動作領域１５ａおよび第２動作領域１５ｂのドレイン領域６ａ、６ｂに共通で接続する。
【００８０】
ゲート領域７１ａ、７２ａは、導電層８１ａ、８２ａおよびｐ型半導体基板１０を介して、ｐ型半導体基板１０の裏面に設けられたゲート電極（不図示）に接続する。同様に、ゲート領域７１ｂ、７２ｂは、導電層８１ｂ、８２ｂおよびｐ型半導体基板１０を介して、ｐ型半導体基板１０の裏面に設けられたゲート電極（不図示）に接続する。
【００８１】
第２の実施形態においても、第１動作領域１５ａのゲート電極７１ａおよび第２動作領域１５ｂのゲート領域７１ｂは半導体基板１０の第１の辺ｅ１に沿って延在する。第２の実施形態では、更に、第１の辺ｅ１と異なる方向に沿って延在する第２の辺ｅ２に沿って、第１動作領域１５ａの他のゲート領域７２ａ、および第２動作領域１５ｂの他のゲート電極７２ｂが設けられる。
【００８２】
第１動作領域１５ａおよび第２動作領域１５ｂは、一点鎖線の如く、半導体基板１０の第１の対角線ｄ１に沿って階段状に並ぶように配置される。すなわち、ゲート領域７１ａおよびゲート領域７１ｂがそれぞれ半導体基板１０の第１の辺ｅ１に沿って延在する第１動作領域１５ａおよび第２動作領域１５ｂが、第１の対角線ｄ１に沿って配置される。あるいは、他のゲート領域７２ａ、７２ｂが半導体基板１０の第２の辺ｅ２に沿って延在する第１動作領域１５ａおよび第２動作領域１５ｂが、第１の対角線ｄ１に沿って配置される。
【００８３】
更に、ソースパッド電極１１ｐおよびドレインパッド電極１２ｐは、半導体基板１０の第２の対角線ｄ２に沿って配置される。
【００８４】
このように、本実施形態では２つの動作領域１５のいずれのゲート領域７１ａ、７１ｂも半導体基板１０の第１の辺ｅ１に沿って延在（あるいは他のゲート領域７２ａ、７２ｂが第２の辺ｅ２に沿って延在）し、当該第１の辺ｅ１に沿ってソースパッド電極１１ｐと第１動作領域１５ａが配置される。そして、第１の辺ｅ１と異なる方向に延在する半導体基板１０の第２の辺ｅ２に沿って、第２動作領域１５ｂとソースパッド電極１１ｐが配置される。
【００８５】
これにより半導体基板１０上のスペースを有効活用できるので、チップサイズが従来と同等の場合には第１動作領域１５ａおよび第２動作領域１５ｂの面積を増加させることができ、電流容量を増加させることによって歪み特性を良好にすることができる。
【００８６】
あるいは、２つの動作領域１５の面積を従来と同等に維持することにより、チップサイズを小さくすることができ、ウエハ収率の向上によるコスト低減に寄与できる。
【００８７】
尚、図示は省略するが、第１動作領域１５ａおよび第２動作領域１５ｂ、ソースパッド電極１１ｐおよびドレインパッド電極１２ｐの並び順をそれぞれ入れ替えてもよい。更に、第１の対角線ｄ１に沿って各パッド電極１１ｐ、１２ｐを配置し、第２の対角線ｄ２に沿って２つの動作領域１５を配置してもよい。
【００８８】
以上、Ｊ−ＦＥＴを例に説明したが、本実施形態はこれに限らず、例えばバイポーラトランジスタにも適用できる。すなわち、図示は省略するが、コレクタ領域となる一導電型半導体基板に逆導電型のベース領域を設け、ベース領域表面にストライプ状に一導電型のエミッタ領域を設けたバイポーラトランジスタである。
【００８９】
この場合、エミッタ領域間のストライプ状のベース領域を上記のドレイン領域およびソース領域のパターンとし、エミッタ領域をゲート領域のパターンとする。またベース領域に接続するベース電極をドレイン電極（またはソース電極）のパターンに設け、エミッタ領域に接続するエミッタ電極をソース電極（またはドレイン電極）のパターンに設けて、ベース電極とエミッタ電極の櫛歯をそれぞれかみ合わせた形状として、第１動作領域および第２動作領域とする。
【００９０】
このバイポーラトランジスタにおいて、第１動作領域および第２動作領域のそれぞれのエミッタ領域（およびベース領域）はいずれも、半導体基板の第１の辺に沿って延在し、第１動作領域および第２動作領域は、半導体基板の第１の対角線に沿って配置され、ベース電極に接続するベースパッド電極およびエミッタ電極に接続するエミッタパッド電極は、半導体基板の第２の対角線に沿って配置される。
【００９１】
これにより、チップサイズの小型化または動作領域の面積の向上を図ることができる。
【図面の簡単な説明】
【００９２】
【図１】本発明を説明するための平面図である。
【図２】本発明を説明するための（Ａ）平面図、（Ｂ）断面図である。
【図３】本発明を説明するための平面図である。
【図４】本発明を説明するための平面図である。
【図５】本発明を説明するための平面図である。
【図６】従来の技術を説明するための平面図である。
【図７】従来の技術を説明するための断面図である。
【符号の説明】
【００９３】
１    ｐ＋型半導体基板
２    ｐ型半導体層
３ａ、３ｂ    チャネル領域
５ａ、５ｂ    ソース領域
６ａ、６ｂ    ドレイン領域
７ａ、７ｂ、７１ａ、７１ｂ、７２ａ、７２ｂ    ゲート領域
８ａ、８ｂ、８１ａ、８１ｂ、８２ａ、８２ｂ    導電層
９    絶縁膜
１０    半導体基板
１１ａ、１１ｂ    ソース電極
１２ａ、１２ｂ    ドレイン電極
１１ｐ    ソースパッド電極
１２ｐ    ドレインパッド電極
１３  ゲート電極
２１    ｐ＋型半導体基板
２２    ｐ型エピタキシャル層
２３    分離領域
２４    チャネル（ウェル）領域
２５    ソース領域
２６    ドレイン領域
２７    ゲート領域
２９    ソース電極
３０  ドレイン電極
３１  ゲート電極
４０  絶縁膜
１００、２００  接合型ＦＥＴ（Ｊ−ＦＥＴ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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