(57)【要約】【課題】  より多くのマルチ数でマルチ駆動を実現できる駆動方法、駆動回路、電気光学装置及び電子機器を提供する。【解決手段】  ソース線とスイッチ素子を介して接続される画素電極を有する電気光学装置を駆動するための駆動方法は、前記ソース線に階調電圧を供給して、該ソース線の寄生容量又は該ソース線に接続されたキャパシタに前記階調電圧に対応した電荷を蓄積し、前記電荷の蓄積期間後の前記画素電極の書き込み期間に、前記寄生容量又は前記キャパシタに蓄積された電荷に対応した電圧を、前記スイッチ素子を介して前記画素電極に印加する。【選択図】      図９
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【特許請求の範囲】
【請求項１】
ソース線とスイッチ素子を介して接続される画素電極を有する電気光学装置を駆動するための駆動方法であって、
前記ソース線に階調電圧を供給して、該ソース線の寄生容量又は該ソース線に接続されたキャパシタに前記階調電圧に対応した電荷を蓄積し、
前記電荷の蓄積期間後の前記画素電極の書き込み期間に、前記寄生容量又は前記キャパシタに蓄積された電荷に対応した電圧を、前記スイッチ素子を介して前記画素電極に印加することを特徴とする駆動方法。
【請求項２】
複数のソース線と、複数のスイッチ素子と、各画素電極が各ソース線と各スイッチ素子を介して接続される複数の画素電極とを有する電気光学装置を駆動するための駆動方法であって、
前記複数のソース線の各ソース線に対応した階調電圧を各ソース線に時分割で供給して、各ソース線の寄生容量又は各ソース線に接続されたキャパシタに各階調電圧に対応した電荷を蓄積し、
１水平走査期間内に設けられた前記電荷の蓄積期間後の前記画素電極の書き込み期間に、該１水平走査期間内に選択される画素電極と接続される各スイッチ素子を介して、各寄生容量又は各キャパシタに蓄積された電荷に対応した電圧を各画素電極に印加することを特徴とする駆動方法。
【請求項３】
請求項１又は２において、
前記画素電極の書き込み期間は、
前記電荷の蓄積期間後、少なくとも前記スイッチ素子のオン抵抗値と前記画素電極の容量値とに基づく時定数に対応した期間が経過したときに終了することを特徴とする駆動方法。
【請求項４】
請求項１乃至３のいずれかにおいて、
各ソース線に供給する階調電圧は、
供給すべき階調電圧の電位より所定の電位だけ高電位側にシフトされた電圧であることを特徴とする駆動方法。
【請求項５】
請求項４において、
各ソース線に供給する階調電圧は、
当該ソース線の寄生容量又は当該ソース線に接続されたキャパシタの容量値と当該画素電極の容量値との比に基づいてシフトされた電圧であることを特徴とする駆動方法。
【請求項６】
ソース線とスイッチ素子を介して接続される画素電極を有する電気光学装置を駆動するための駆動回路であって、
階調電圧を発生する階調電圧発生回路と、
前記階調電圧に基づいて前記ソース線を駆動するソース線駆動回路とを含み、
前記ソース線駆動回路が、前記ソース線に階調電圧を供給して、該ソース線の寄生容量又は該ソース線に接続されたキャパシタに前記階調電圧に対応した電荷を蓄積し、
前記ソース線駆動回路による電荷の蓄積期間後の前記画素電極の書き込み期間に、前記寄生容量又は前記キャパシタに蓄積された電荷に対応した電圧が、前記スイッチ素子を介して前記画素電極に印加されることを特徴とする駆動回路。
【請求項７】
複数のソース線と、複数のスイッチ素子と、各画素電極が各ソース線と各スイッチ素子を介して接続される複数の画素電極とを有する電気光学装置を駆動するための駆動回路であって、
各ソース線に対応した階調電圧を発生する階調電圧発生回路と、
前記階調電圧に基づいて前記複数のソース線を駆動するソース線駆動回路と、
前記複数のソース線の各ソース線に対応した階調電圧が時分割多重化された電圧から各ソース線に対応した階調電圧を分離するための分離回路とを含み、
前記分離回路が、各ソース線に対応した階調電圧を分離して、各ソース線の寄生容量又は各ソース線に接続されたキャパシタに当該階調電圧に対応した電荷を蓄積し、
１水平走査期間内に設けられた前記電荷の蓄積期間後の前記画素電極の書き込み期間に、該１水平走査期間内に選択される画素電極と接続される各スイッチ素子を介して、各寄生容量又は各キャパシタに蓄積された電荷に対応した電圧が各画素電極に印加されることを特徴とする駆動回路。
【請求項８】
請求項６又は７において、
前記画素電極の書き込み期間は、
前記電荷の蓄積期間後、少なくとも前記スイッチ素子のオン抵抗値と前記画素電極の容量値とに基づく時定数に対応した期間が経過したときに終了することを特徴とする駆動回路。
【請求項９】
請求項６乃至８のいずれかにおいて、
各ソース線に供給する階調電圧は、
供給すべき階調電圧の電位より所定の電位だけ高電位側にシフトされた電圧であることを特徴とする駆動回路。
【請求項１０】
請求項９において、
各ソース線に供給する階調電圧は、
当該ソース線の寄生容量又は当該ソース線に接続されたキャパシタの容量値と当該画素電極の容量値との比に基づいてシフトされた電圧であることを特徴とする駆動回路。
【請求項１１】
請求項６乃至１０のいずれかにおいて、
前記ソース線駆動回路が、
第１〜第Ｐ（Ｐは２以上の整数）の色成分の各色成分に設けられた第１〜第Ｐの演算増幅器を含み、
第ｒ（１≦ｒ≦Ｐ、ｒは整数）の演算増幅器が、
１水平走査期間内に、前記複数のソース線のうち第ｒの色成分用に設けられた各ソース線に時分割で階調電圧を供給することを特徴とする駆動回路。
【請求項１２】
請求項６乃至１１のいずれかにおいて、
前記画素電極を選択するためのゲート線駆動回路を含み、
前記ゲート線駆動回路が、
少なくとも前記電荷の蓄積期間後に、前記スイッチ素子と接続される前記画素電極を選択する選択信号を出力することを特徴とする駆動回路。
【請求項１３】
複数のソース線と、
複数のゲート線と、
各スイッチ素子が、各ソース線及び各ゲート線に接続される複数のスイッチ素子と、
各画素電極が、各スイッチ素子に接続される複数の画素電極と、
前記複数のソース線を駆動する請求項１乃至１２のいずれか記載の駆動回路とを含むことを特徴とする電気光学装置。
【請求項１４】
請求項１乃至１２のいずれか記載の駆動回路を含むことを特徴とする電子機器。
【請求項１５】
請求項１３記載の電気光学装置を含むことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、駆動方法、駆動回路、電気光学装置及び電子機器に関する。
【背景技術】
【０００２】
従来より、電子機器に用いられる液晶パネル（広義には表示パネル、更に広義には電気光学装置）として、単純マトリクス方式の液晶パネルと、薄膜トランジスタ（Thin Film Transistor：以下ＴＦＴと略す。）等のスイッチング素子を用いたアクティブマトリクス方式の液晶パネルとが知られている。
【０００３】
単純マトリクス方式は、アクティブマトリクス方式に比べて低消費電力化が容易である反面、多色化や動画表示が困難である。一方、アクティブマトリクス方式は、多色化や動画表示に適している反面、低消費電力化が難しい。
【０００４】
近年、携帯電話機等の携帯型電子機器では、高品質な画像の提供のために、多色化、動画表示への要望を強まっている。このため、これまで用いられてきた単純マトリクス方式の液晶パネルに代えて、アクティブマトリクス方式の液晶パネルが用いられるようになってきている。
【０００５】
このような液晶パネルとして、アモルファスシリコン液晶パネルやポリシリコン液晶パネルが採用されている。アモルファスシリコン液晶パネルは、例えばガラス基板上にアモルファスシリコン薄膜を成長させる等により製造コストが抑えられる反面、キャリアの移動度が小さいため、液晶パネル上にトランジスタ等を形成して利用することが難しい。一方、ポリシリコン液晶パネルは、新規な製造装置が必要となり製造コストが高くなる反面、キャリアの移動度が大きく、液晶パネル上にトランジスタを作り込める点で実装面積の削減に寄与できる。
【０００６】
ところで、近年の高画質化に対する要求により液晶パネルの画素数が増加する傾向にある。そのため、ソース線に階調電圧を供給するための端子数が増加し、液晶パネルと該ソース線を駆動するソースドライバ（広義には駆動回路）との配線が困難になる傾向がある。そこで、ポリシリコン液晶パネルのソース線を駆動するソースドライバは、ソース出力毎に複数のソース線に対する階調電圧を時分割で出力するマルチ駆動を行うようにして、ソースドライバ及び液晶パネルの端子数を削減させることが行われている。
【特許文献１】特開平６−１３８８５１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、ポリシリコン液晶パネルは、上述のように製造コストが高く、コスト高を招くという問題がある。この点、アモルファスシリコン液晶パネルでは製造コストを低く抑えることができるので、低コスト化に有利である。
【０００８】
一方、液晶パネルを駆動する駆動回路では、高精細化及び多階調化が要求される一方、より一層の低コスト化が求められている。そこで、駆動回路の駆動方式としてマルチ駆動を採用すると、ソース出力（駆動部や階調電圧を選択する回路等）が共用されるため回路規模を大幅に削減でき、顕著な低コスト化を実現できる。
【０００９】
多階調化の要求に対しては、階調電圧の種類を増やす必要があり、階調電圧を供給する階調信号線の配置領域が増える。この多階調化の要求に対しては、擬似階調を採用することも考えられるが、画質を考慮すると擬似階調を採用しないことが望ましい。従って、多階調化の要求に対して、駆動方式としてマルチ駆動を採用することで、リアルな多階調化を実現すると共に駆動回路の回路規模を大幅に削減できる。
【００１０】
また、高精細化の要求に対しては、ソース線の本数が増加し、駆動回路のソース出力の増加に伴い駆動回路の回路規模が増大する。従って、高精細化の要求に対しては、駆動方式としてマルチ駆動を採用することで、高精細化を実現すると共に駆動回路の回路規模を大幅に削減できる。
【００１１】
ところが、ポリシリコン液晶パネルと比較すると製造コストが格段に安価なアモルファスシリコン液晶パネルでは、キャリアの移動度が非常に小さく、パネル基板上に形成されたトランジスタの駆動能力が非常に小さい。そのため、特許文献１に開示された技術であっても、画素に階調電圧を書き込む時間が長くなったり、或いは書き込み時間を確保するためにトランジスタのサイズを非常に大きくしたりしなければならない。
【００１２】
図１４に、一般的なアモルファスシリコン液晶パネルに形成される画素の等価回路の一例を示す。
【００１３】
アモルファスシリコン液晶パネルには、複数のソース線と複数のゲート線とが配置され、例えば各ソース線と各ゲート線との交差位置に画素が形成される。各画素には、スイッチ素子としての薄膜トランジスタ（Thin Film Transistor：以下、ＴＦＴ）が設けられ、ＴＦＴのゲートにゲート線ＧＬ、該ＴＦＴのソースにソース線ＳＬが接続される。該ＴＦＴのドレインに画素電極（或いは画素電極及び保持容量）が接続される。選択されたゲート線ＧＬによりＴＦＴが導通状態となったとき、ソース線ＳＬに与えられた階調電圧が画素電極に印加される。画素電極と対向して対向電極が設けられおり、画素電極と対向電極との間に挟持される液晶（広義には電気光学物質）の印加電圧に応じて画素の透過率が変化する。
【００１４】
そこで、ＴＦＴのオン抵抗値Ｒと画素電極の容量値ＣとからなるＣＲ積分回路を考えると、ソース線に階調電圧が供給されてから画素電極に書き込まれるまでの画素書き込み時間を計算できる。
【００１５】
図１５に、一般的なＣＲ積分回路の容量の印加電圧の変化を示す。
【００１６】
図１５に示すように、最大振幅の９９％の電圧が容量に印加されるまでの時間ｔ９９％は、以下の式で求められる。
【００１７】
ｔ９９％＝−Ｃ×Ｒ×ｌｎ（１−０．９９）＝４．６ＣＲ      ・・・（１）
アモルファスシリコン液晶パネルに形成されたソース線の１本当たりの容量は例えば２０ｐＦであり、ＴＦＴのオン抵抗値Ｒは例えば１０ＭΩであり、画素電極の容量値Ｃは例えば０．２〜０．３ｐＦである。従って、（１）式は、次式のような値になる。
【００１８】
ｔ９９％＝４．６×０．２ｐＦ×１０ＭΩ＝９．２μｓ        ・・・（２）
即ち、アモルファスシリコン液晶パネルでは、画素の書き込み時間に約１０マイクロ秒かかることになる。アモルファスシリコン液晶パネルの画面サイズがＱＶＧＡ（Quarter Video Graphics Array）サイズであるものとすると、１Ｈ（１水平走査期間）が５０マイクロ秒であるため、極性反転駆動に伴う対向電極電圧の変化時間やゲート線の選択電圧の変化時間等のマージンを考慮すると、３マルチ駆動が限界と考えられる。
【００１９】
以上のように、従来ではアモルファスシリコン液晶パネルをマルチ駆動する場合では、３マルチ駆動が限界と考えられていた。しかしながら、多階調化及び高精細化を実現し、より一層の低コスト化を図る観点から、アモルファスシリコン液晶パネルでも、６以上のマルチ数でマルチ駆動できることが望ましい。なぜなら、マルチ数を増加させるほど、駆動回路の回路規模の削減効果が大きくなるからである。なお、マルチ数が増加してポリシリコン液晶パネルでの画素の書き込み時間を確保できなくなった場合でも、更にマルチ数を増加させることが可能な駆動方式が望まれる。
【００２０】
本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、例えばアモルファスシリコン液晶パネルに好適な駆動方式であって、これまで以上のマルチ数でマルチ駆動を実現できる駆動方法、駆動回路、電気光学装置及び電子機器を提供することにある。
【課題を解決するための手段】
【００２１】
上記課題を解決するために本発明は、
ソース線とスイッチ素子を介して接続される画素電極を有する電気光学装置を駆動するための駆動方法であって、
前記ソース線に階調電圧を供給して、該ソース線の寄生容量又は該ソース線に接続されたキャパシタに前記階調電圧に対応した電荷を蓄積し、
前記電荷の蓄積期間後の前記画素電極の書き込み期間に、前記寄生容量又は前記キャパシタに蓄積された電荷に対応した電圧を、前記スイッチ素子を介して前記画素電極に印加する駆動方法に関係する。
【００２２】
また本発明は、
複数のソース線と、複数のスイッチ素子と、各画素電極が各ソース線と各スイッチ素子を介して接続される複数の画素電極とを有する電気光学装置を駆動するための駆動方法であって、
前記複数のソース線の各ソース線に対応した階調電圧を各ソース線に時分割で供給して、各ソース線の寄生容量又は各ソース線に接続されたキャパシタに各階調電圧に対応した電荷を蓄積し、
１水平走査期間内に設けられた前記電荷の蓄積期間後の前記画素電極の書き込み期間に、該１水平走査期間内に選択される画素電極と接続される各スイッチ素子を介して、各寄生容量又は各キャパシタに蓄積された電荷に対応した電圧を各画素電極に印加する駆動方法に関係する。
【００２３】
上記のいずれかの発明においては、１水平走査期間内では、まず電荷の蓄積期間内にソース線の寄生容量又は該ソース線に接続されたキャパシタに階調電圧に対応した電荷を蓄積させる。一般的な出力回路であれば、ソース線の寄生容量又は該キャパシタの容量に対して電荷を充放電するだけであれば高速に実現できる。その後、同じ１水平走査期間内に設けられた電荷の蓄積期間後の画素電極の書き込み期間に、当該１水平走査期間内に選択される画素電極に、スイッチ素子を介してソース線の電圧を一斉に印加される。従って、アモルファスシリコン液晶パネルのようにスイッチ素子としてのＴＦＴの駆動能力が低い場合であっても、画素電極の書き込み期間だけ十分に確保してやれば、画素電極に所望の電圧を印加することが可能となる。即ち、上記のいずれかの発明によれば、電荷の蓄積期間では、マルチ数が３を超えるマルチ駆動でソース線を駆動し、その後、画素電極への書き込みを行うことができるため、例えばアモルファスシリコン液晶パネルに対して、６以上のマルチ数でマルチ駆動を行うことができ、多階調化や高精細化を実現し、且つ回路規模を大幅に削減して駆動回路の低コスト化を図ることができるようになる。
【００２４】
また本発明に係る駆動方法では、
前記画素電極の書き込み期間は、
前記電荷の蓄積期間後、少なくとも前記スイッチ素子のオン抵抗値と前記画素電極の容量値とに基づく時定数に対応した期間が経過したときに終了することができる。
【００２５】
本発明によれば、確実に画素電極の書き込み期間を確保できる。
【００２６】
また本発明に係る駆動方法では、
各ソース線に供給する階調電圧は、
供給すべき階調電圧の電位より所定の電位だけ高電位側にシフトされた電圧であってもよい。
【００２７】
また本発明に係る駆動方法では、
各ソース線に供給する階調電圧は、
当該ソース線の寄生容量又は当該ソース線に接続されたキャパシタの容量値と当該画素電極の容量値との比に基づいてシフトされた電圧であってもよい。
【００２８】
上記のいずれかの発明によれば、ソース線と画素電極との間でスイッチ素子を介した電荷の移動に伴うソース線の電圧降下分を補うことができるので、画質を劣化させずに所望の階調電圧を画素電極に印加できるようになる。
【００２９】
また本発明は、
ソース線とスイッチ素子を介して接続される画素電極を有する電気光学装置を駆動するための駆動回路であって、
階調電圧を発生する階調電圧発生回路と、
前記階調電圧に基づいて前記ソース線を駆動するソース線駆動回路とを含み、
前記ソース線駆動回路が、前記ソース線に階調電圧を供給して、該ソース線の寄生容量又は該ソース線に接続されたキャパシタに前記階調電圧に対応した電荷を蓄積し、
前記ソース線駆動回路による電荷の蓄積期間後の前記画素電極の書き込み期間に、前記寄生容量又は前記キャパシタに蓄積された電荷に対応した電圧が、前記スイッチ素子を介して前記画素電極に印加される駆動回路に関係する。
【００３０】
また本発明は、
複数のソース線と、複数のスイッチ素子と、各画素電極が各ソース線と各スイッチ素子を介して接続される複数の画素電極とを有する電気光学装置を駆動するための駆動回路であって、
各ソース線に対応した階調電圧を発生する階調電圧発生回路と、
前記階調電圧に基づいて前記複数のソース線を駆動するソース線駆動回路と、
前記複数のソース線の各ソース線に対応した階調電圧が時分割多重化された電圧から各ソース線に対応した階調電圧を分離するための分離回路とを含み、
前記分離回路が、各ソース線に対応した階調電圧を分離して、各ソース線の寄生容量又は各ソース線に接続されたキャパシタに当該階調電圧に対応した電荷を蓄積し、
１水平走査期間内に設けられた前記電荷の蓄積期間後の前記画素電極の書き込み期間に、該１水平走査期間内に選択される画素電極と接続される各スイッチ素子を介して、各寄生容量又は各キャパシタに蓄積された電荷に対応した電圧が各画素電極に印加される駆動回路に関係する。
【００３１】
上記のいずれかの発明においては、１水平走査期間内では、まず電荷の蓄積期間内にソース線の寄生容量又は該ソース線に接続されたキャパシタに階調電圧に対応した電荷を蓄積させる。一般的な出力回路であれば、ソース線の寄生容量又は該キャパシタの容量に対して電荷を充放電するだけであれば高速に実現できる。その後、同じ１水平走査期間内に設けられた電荷の蓄積期間後の画素電極の書き込み期間に、当該１水平走査期間内に選択される画素電極に、スイッチ素子を介してソース線の電圧を一斉に印加される。従って、アモルファスシリコン液晶パネルのようにスイッチ素子としてのＴＦＴの駆動能力が低い場合であっても、画素電極の書き込み期間だけ十分に確保してやれば、画素電極に所望の電圧を印加することが可能となる。即ち、上記のいずれかの発明によれば、電荷の蓄積期間では、マルチ数が３を超えるマルチ駆動でソース線を駆動し、その後、画素電極への書き込みを行うことができるため、例えばアモルファスシリコン液晶パネルに対して、６以上のマルチ数でマルチ駆動を行うことができ、多階調化や高精細化を実現し、且つ回路規模を大幅に削減して駆動回路の低コスト化を図ることができるようになる。
【００３２】
また本発明に係る駆動回路では、
前記画素電極の書き込み期間は、
前記電荷の蓄積期間後、少なくとも前記スイッチ素子のオン抵抗値と前記画素電極の容量値とに基づく時定数に対応した期間が経過したときに終了することができる。
【００３３】
本発明によれば、確実に画素電極の書き込み期間を確保できる。
【００３４】
また本発明に係る駆動回路では、
各ソース線に供給する階調電圧は、
供給すべき階調電圧の電位より所定の電位だけ高電位側にシフトされた電圧であってもよい。
【００３５】
また本発明に係る駆動回路では、
各ソース線に供給する階調電圧は、
当該ソース線の寄生容量又は当該ソース線に接続されたキャパシタの容量値と当該画素電極の容量値との比に基づいてシフトされた電圧であってもよい。
【００３６】
上記のいずれかの発明によれば、ソース線と画素電極との間でスイッチ素子を介した電荷の移動に伴うソース線の電圧降下分を補うことができるので、画質を劣化させずに所望の階調電圧を画素電極に印加できるようになる。
【００３７】
また本発明に係る駆動回路では、
前記ソース線駆動回路が、
第１〜第Ｐ（Ｐは２以上の整数）の色成分の各色成分に設けられた第１〜第Ｐの演算増幅器を含み、
第ｒ（１≦ｒ≦Ｐ、ｒは整数）の演算増幅器が、
１水平走査期間内に、前記複数のソース線のうち第ｒの色成分用に設けられた各ソース線に時分割で階調電圧を供給することができる。
【００３８】
本発明においては、色成分毎に演算増幅器が設けられ、各演算増幅器が同じ色成分のソース線を駆動する。これにより、演算増幅器のばらつきに起因して、同じ階調電圧を出力する場合でも区切り線が発生する現象を回避して、画質を向上させることができるようになる。
【００３９】
また本発明に係る駆動回路では、
前記画素電極を選択するためのゲート線駆動回路を含み、
前記ゲート線駆動回路が、
少なくとも前記電荷の蓄積期間後に、前記スイッチ素子と接続される前記画素電極を選択する選択信号を出力することができる。
【００４０】
本発明によれば、ゲート線駆動回路を含む駆動回路の回路規模を大幅に削減できるようになる。
【００４１】
また本発明は、
複数のソース線と、
複数のゲート線と、
各スイッチ素子が、各ソース線及び各ゲート線に接続される複数のスイッチ素子と、
各画素電極が、各スイッチ素子に接続される複数の画素電極と、
前記複数のソース線を駆動する上記のいずれか記載の駆動回路とを含む電気光学装置に関係する。
【００４２】
本発明によれば、例えばアモルファスシリコン液晶パネルのようにマルチ駆動に適さないと考えられていた電気光学装置の低コスト化を実現できるようになる。
【００４３】
また本発明は、
上記のいずれか記載の駆動回路を含む電子機器に関係する。
【００４４】
また本発明は、
上記記載の電気光学装置を含む電子機器に関係する。
【００４５】
本発明によれば、低コストで、画像表示の多階調化及び高精細化を実現した電子機器を提供できる。
【発明を実施するための最良の形態】
【００４６】
以下、本発明の実施の形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成のすべてが本発明の必須構成要件であるとは限らない。
【００４７】
１．  液晶装置
図１に、本実施形態におけるアクティブマトリックス型の液晶装置の構成の概要を示す。ここでは、アクティブマトリックス型の液晶装置について説明するが、他の液晶装置についても、本実施形態における駆動回路を適用できる。
【００４８】
液晶装置１０は、液晶表示（Liquid Crystal Display：ＬＣＤ）パネル（広義には表示パネル、更に広義には電気光学装置）２０を含む。ＬＣＤパネル２０は、アモルファスシリコン液晶パネルであり、例えばガラス基板上に形成される。このガラス基板上には、Ｙ方向に複数配列されそれぞれＸ方向に伸びるゲート線（走査線）ＧＬ１〜ＧＬＭ（Ｍは２以上の整数）と、Ｘ方向に複数配列されそれぞれＹ方向に伸びるソース線（データ線）ＳＬ１〜ＳＬＮ（Ｎは２以上の整数）とが配置されている。また、ゲート線ＧＬｍ（１≦ｍ≦Ｍ、ｍは整数、以下同様。）とソース線ＳＬｎ（１≦ｎ≦Ｎ、ｎは整数、以下同様。）との交差位置に対応して、画素領域（画素）が設けられ、該画素領域に薄膜トランジスタ（Thin Film Transistor：以下、ＴＦＴと略す。）２２ｍｎが配置されている。
【００４９】
ＴＦＴ２２ｍｎのゲートは、ゲート線ＧＬｎに接続されている。ＴＦＴ２２ｍｎのソースは、ソース線ＳＬｎに接続されている。ＴＦＴ２２ｍｎのドレインは、画素電極２６ｍｎに接続されている。画素電極２６ｍｎと、これに対向する対向電極２８ｍｎとの間に液晶（広義には電気光学素子）が封入され、液晶容量（広義には液晶素子）２４ｍｎが形成される。画素電極２６ｍｎと対向電極２８ｍｎとの間の印加電圧に応じて画素の透過率が変化するようになっている。対向電極２８ｍｎには、対向電極電圧Ｖｃｏｍが供給される。
【００５０】
このようなＬＣＤパネル２０は、例えば画素電極及びＴＦＴが形成された第１の基板と、対向電極が形成された第２の基板とを貼り合わせ、両基板の間に電気光学材料としての液晶を封入させることで形成される。
【００５１】
従って、ＬＣＤパネル２０は、スイッチ素子としてのＴＦＴを介してソース線と接続される画素電極を有するということができる。またＬＣＤパネル２０は、複数のソース線と、複数のスイッチ素子と、各画素電極が各ソース線と各スイッチ素子を介して接続される複数の画素電極とを有するということができる。
【００５２】
液晶装置１０は、ＬＣＤパネル２０を駆動する表示ドライバ（広義には駆動回路）９０を含む。表示ドライバ９０は、ソースドライバ３０を含む。ソースドライバ３０は、各ソース線に対応した階調データに基づいて、ＬＣＤパネル２０のソース線ＳＬ１〜ＳＬＮの各ソース線を駆動する。表示ドライバ９０は、ゲートドライバ（広義には走査ドライバ）３２を含むことができる。ゲートドライバ３２は、１垂直走査期間内に、ＬＣＤパネル２０のゲート線ＧＬ１〜ＧＬＭを走査する。表示ドライバ９０は、ソースドライバ３０及びゲートドライバ３２の少なくとも一方が省略された構成であってもよい。
【００５３】
液晶装置１０は、電源回路１００を含むことができる。電源回路１００は、ソース線の駆動に必要な電圧を生成し、これらをソースドライバ３０に対して供給する。電源回路１００は、例えばソースドライバ３０のソース線の駆動に必要な電源電圧ＶＤＤＨ、ＶＳＳＨや、ソースドライバ３０のロジック部の電圧を生成する。
【００５４】
また電源回路１００は、ゲート線の走査に必要な電圧を生成し、これをゲートドライバ３２に対して供給する。
【００５５】
更に電源回路１００は、対向電極電圧Ｖｃｏｍを生成する。電源回路１００は、ソースドライバ３０によって生成された極性反転信号ＰＯＬのタイミングに合わせて、高電位側電圧ＶＣＯＭＨと低電位側電圧ＶＣＯＭＬとを周期的に繰り返す対向電極電圧Ｖｃｏｍを、ＬＣＤパネル２０の対向電極に出力する。
【００５６】
液晶装置１０は、表示コントローラ３８を含むことができる。表示コントローラ３８は、図示しない中央処理装置（Central Processing Unit：以下、ＣＰＵと略す。）等のホストにより設定された内容に従って、ソースドライバ３０、ゲートドライバ３２、電源回路１００を制御する。例えば、表示コントローラ３８は、ソースドライバ３０及びゲートドライバ３２に対し、動作モードの設定、内部で生成した垂直同期信号や水平同期信号の供給を行う。より具体的には、表示コントローラ３８は、ゲートドライバ３２に対し、各ゲート線を選択する選択電圧の立ち上がりタイミング及び立ち下がりタイミングを設定できる。また表示コントローラ３８は、ソースドライバ３０に対して、ソース線をマルチ駆動する期間を設定できる。
【００５７】
なお図１では、液晶装置１０に電源回路１００又は表示コントローラ３８を含めて構成するようにしているが、これらのうち少なくとも１つを液晶装置１０の外部に設けて構成するようにしてもよい。或いは、液晶装置１０に、ホストを含めるように構成することも可能である。
【００５８】
また、ソースドライバ３０は、ゲートドライバ３２及び電源回路１００のうち少なくとも１つを内蔵してもよい。
【００５９】
更にまた、ソースドライバ３０、ゲートドライバ３２、表示コントローラ３８及び電源回路１００の一部又は全部をＬＣＤパネル２０上に形成してもよい。例えば図２では、ＬＣＤパネル２０上に、表示ドライバ９０（ソースドライバ３０及びゲートドライバ３２）が形成されている。このようにＬＣＤパネル２０は、複数のソース線と、複数のゲート線と、各スイッチ素子が複数のゲート線の各ゲート線及び複数のソース線の各ソース線とに接続された複数のスイッチ素子と、複数のソース線を駆動するソースドライバとを含むように構成することができる。ＬＣＤパネル２０の画素形成領域８０に、複数の画素が形成されている。
【００６０】
２．  ゲートドライバ
図３に、図１のゲートドライバ３２の構成例を示す。
【００６１】
ゲートドライバ３２は、シフトレジスタ４０、レベルシフタ４２、出力バッファ４４を含む。
【００６２】
シフトレジスタ４０は、各フリップフロップが各ゲート線に対応して設けられ、順次接続された複数のフリップフロップを含む。このシフトレジスタ４０は、クロック信号ＣＰＶに同期してスタートパルス信号ＳＴＶをフリップフロップに保持すると、順次クロック信号ＣＰＶに同期して隣接するフリップフロップにスタートパルス信号ＳＴＶをシフトする。ここで入力されるクロック信号ＣＰＶは水平同期信号であり、スタートパルス信号ＳＴＶは垂直同期信号である。
【００６３】
レベルシフタ４２は、シフトレジスタ４０からの電圧のレベルを、ＬＣＤパネル２０の液晶素子とＴＦＴのトランジスタ能力とに応じた電圧のレベルにシフトする。この電圧レベルとしては、例えば２０Ｖ〜５０Ｖの高い電圧レベルが必要になる。
【００６４】
出力バッファ４４は、レベルシフタ４２によってシフトされた走査電圧をバッファリングしてゲート線に出力し、ゲート線を駆動する。パルス状の走査電圧の高電位側は選択電圧であり、走査電圧の低電位側は非選択電圧である。
【００６５】
なお、ゲートドライバ３２は、図３のようにシフトレジスタを用いてゲート線を走査することなく、アドレスデコーダによるデコード結果に対応したゲート線を選択することで複数のゲート線を走査するようにしてもよい。
【００６６】
３．  ソースドライバ
図４に、図１又は図２のソースドライバ３０の構成例のブロック図を示す。
【００６７】
ソースドライバ３０は、Ｉ／Ｏバッファ５０、表示メモリ５２、ラインラッチ５４、多重化回路５６、階調電圧発生回路５８、ＤＡＣ（Digital/Analog Converter）６０、ソース線駆動回路６２、分離回路６４を含む。
【００６８】
ソースドライバ３０には、例えば表示コントローラ３８から階調データＤが入力される。この階調データＤは、ドットクロック信号ＤＣＬＫに同期して入力され、Ｉ／Ｏバッファ５０においてバッファリングされる。ドットクロック信号ＤＣＬＫは、表示コントローラ３８から供給される。
【００６９】
Ｉ／Ｏバッファ５０は、表示コントローラ３８又は図示しないホストによってアクセスされる。Ｉ／Ｏバッファ５０にバッファリングされた階調データは、表示メモリ５２に書き込まれる。また、表示メモリ５２から読み出された階調データは、Ｉ／Ｏバッファ５０でバッファリングされた後に、表示コントローラ３８等に対して出力されるようになっている。
【００７０】
表示メモリ（階調データメモリ）５２は、各メモリセルが各ソース線に接続される各出力線に対応して設けられた複数のメモリセルを含む。各メモリセルは、ロウアドレス及びカラムアドレスによって特定される。また１走査ライン分の各メモリセルは、ラインアドレスによって特定される。
【００７１】
アドレス制御回路６６は、表示メモリ５２内のメモリセルを特定するためのロウアドレス、カラムアドレス及びラインアドレスを生成する。アドレス制御回路６６は、階調データを表示メモリ５２に書き込む際には、ロウアドレス及びカラムアドレスを生成する。即ち、Ｉ／Ｏバッファ５０にバッファリングされた階調データが、ロウアドレス及びカラムアドレスによって特定される表示メモリ５２のメモリセルに書き込まれる。
【００７２】
ロウアドレスデコーダ６８は、ロウアドレスをデコードし、該ロウアドレスに対応した表示メモリ５２のメモリセルを選択する。カラムアドレスデコーダ７０は、カラムアドレスをデコードし、該カラムアドレスに対応した表示メモリ５２のメモリセルを選択する。
【００７３】
階調データを表示メモリ５２から読み出してラインラッチ５４に出力する際には、アドレス制御回路６６は、ラインアドレスを生成する。即ち、ラインアドレスデコーダ７２は、ラインアドレスをデコードし、該ラインアドレスに対応した表示メモリ５２のメモリセルを選択する。そして、ラインアドレスによって特定されるメモリセルから読み出された１水平走査分の階調データがラインラッチ５４に出力される。
【００７４】
アドレス制御回路６６は、階調データを表示メモリ５２から読み出してＩ／Ｏバッファ５０に出力する際には、ロウアドレス及びカラムアドレスを生成する。即ち、ロウアドレス及びカラムアドレスによって特定される表示メモリ５２のメモリセルに保持された階調データがＩ／Ｏバッファ５０に読み出される。Ｉ／Ｏバッファ５０に読み出された階調データは、表示コントローラ３８又は図示しないホストにより取り出される。
【００７５】
従って、図４において、ロウアドレスデコーダ６８、カラムアドレスデコーダ７０及びアドレス制御回路６６が表示メモリ５２への階調データの書き込み制御を行う書き込み制御回路として機能する。一方、図４において、ラインアドレスデコーダ７２、カラムアドレスデコーダ７０及びアドレス制御回路６６が表示メモリ５２からの階調データの読み出し制御を行う読み出し制御回路として機能する。
【００７６】
ラインラッチ５４は、表示メモリ５２から読み出された１水平走査分の階調データを、１水平走査期間を規定するラッチパルスＬＰの変化タイミングでラッチする。ラインラッチ５４は、各レジスタが１ドット分の階調データを保持する複数のレジスタを含む。ラインラッチ５４の複数のレジスタの各レジスタには、表示メモリ５２から読み出された１ドット分の階調データが取り込まれる。
【００７７】
多重化回路５６は、マルチプレクサＭＰＸ１〜ＭＰＸｊ（ｊは正の整数）を含み、各マルチプレクサが、ラインラッチ５４でラッチされた１水平走査分の階調データを、ｋ（ｋは正の整数、但し、ｋ×ｊ＝Ｎ）本のソース出力毎に時分割で多重化した多重化データを生成する。
【００７８】
図５に、図４の多重化回路５６の動作説明図を示す。
【００７９】
図５では、ｋが２４０であるものとする。この場合、各マルチプレクサは、各ソース出力に対応した階調データを２４０本のソース出力毎に時分割多重した多重化データを生成する。ラインラッチ５４で取り込まれた第１〜第２４０のソース出力用の階調データＧＤ１〜ＧＤ２４０は、例えば多重化回路５６のマルチプレクサＭＰＸ１で多重化される。マルチプレクサＭＰＸ１〜ＭＰＸｊの各マルチプレクサには、時分割タイミングを規定するマルチプレクス制御信号ＳＥＬ１〜ＳＥＬ２４０が入力される。このようなマルチプレクス制御信号ＳＥＬ１〜ＳＥＬ２４０は、ソースドライバ３０の図示しない制御回路において生成される。この制御回路は、１水平走査期間内に、例えばマルチプレクス制御信号ＳＥＬ１〜ＳＥＬ２４０のいずれか１つのマルチプレクス制御信号が順番にＨレベルとなるようにマルチプレ楠制御信号ＳＥＬ１〜ＳＥＬ２４０を生成する。各マルチプレクス制御信号がＨレベルの期間に当該マルチプレクス制御信号に対応したソース出力用の階調データが多重化データとして出力される。
【００８０】
このような多重化回路５６は、各画素が複数ドットを有する複数の画素単位で階調データを時分割多重してもよいし、各画素を構成する同じ色成分の複数のドット単位で階調データ単位を時分割多重してもよい。例えば画素がＲＧＢの３ドットで構成される場合、２画素分の各ＲＧＢの階調データを時分割多重した多重化データを生成することができる。また例えば画素がＲＧＢの３ドットで構成される場合、画素Ｐ１〜Ｐ６のＲ成分の階調データの多重化データ、Ｇ成分の階調データの多重化データ、Ｂ成分の階調データの多重化データをそれぞれ生成するようにしてもよい。
【００８１】
図４において、階調電圧発生回路５８は、各階調電圧（基準電圧）が各階調データに対応する複数の階調電圧を生成する。より具体的には、階調電圧発生回路５８は、高電位側電源電圧ＶＤＤＨと低電位側電源電圧ＶＳＳＨとに基づいて、各階調電圧が各階調データに対応する複数の階調電圧を生成する。
【００８２】
ＤＡＣ６０は、多重化回路５６の各マルチプレクサからの多重化データに多重化された階調データに対応した階調電圧を、ソース出力毎に生成する。より具体的には、ＤＡＣ５８は、階調電圧発生回路５８によって生成された複数の階調電圧の中から、多重化回路５６の各デマルチプレクサからの多重化データに多重化された階調データ毎に各階調データに対応した階調電圧を選択し、選択した階調電圧を出力することで多重化階調電圧を出力する。このようなＤＡＣ５８は、ソース出力毎に設けられた電圧選択回路ＤＥＣ１〜ＤＥＣｊを含む。各電圧選択回路は、階調電圧発生回路５８からの複数の階調電圧の中から、多重化データの各階調データに対応した１つの階調電圧を出力する。
【００８３】
ソース線駆動回路６２は、出力回路ＯＰ１〜ＯＰｊを含む。出力回路ＯＰ１〜ＯＰｊの各出力回路は、ボルテージフォロワ接続された演算増幅器を含み、ＤＡＣ６０の各電圧選択回路からの多重化階調電圧を用いてインピーダンス変換を行い、その出力を駆動する。
【００８４】
分離回路６４は、デマルチプレクサＤＭＰＸ１〜ＤＭＰＸｊを含み、各デマルチプレクサが、当該デマルチプレクサに対応する多重化回路５６のマルチプレクサと反対の動作を行う。即ち、各デマルチプレクサが、ソース線駆動回路６２の各出力回路からの多重化階調電圧を、ｋ本のソース出力に分離して出力する。デマルチプレクサの分離動作タイミングは、多重化回路５６の各マルチプレクサの時分割タイミングと同期している。
【００８５】
図６に、図４のソース線駆動回路６２及び分離回路６４の構成例の回路図を示す。
【００８６】
図６では、Ｎが７２０、ｊが３（即ち、ｋが２４０）であるものとする。また、多重化回路５６の各マルチプレクサが１画素を構成する色成分毎に多重化し、各出力回路が１画素を構成する色成分毎に設けられる。また、分離回路６４の各マルチプレクサが１画素を構成する色成分毎に階調電圧を分離するものとする。即ち、ソース線駆動回路６２が、第１〜第Ｐ（Ｐは２以上の整数）の色成分の各色成分に設けられた第１〜第Ｐの演算増幅器を含むというこができる。第ｒ（１≦ｒ≦Ｐ、ｒは整数）の演算増幅器は、１水平走査期間内に、複数のソース線のうち第ｒの色成分用に設けられた各ソース線に時分割で階調電圧を供給する。この場合、ＬＣＤパネル２０のソース線ＳＬ１〜ＳＬＮを、色成分毎に設けられた演算増幅器が同じ色成分のソース線を駆動することが望ましい。これにより、演算増幅器のばらつきに起因して、同じ階調電圧を出力する場合でも区切り線が発生する現象を回避して、画質を向上させることができるようになる。例えば、Ｎが７２０であっても、色成分数である３個の演算増幅器により、２４０マルチ駆動を行うことが望ましい。
【００８７】
出力回路ＯＰ１には、ＲＧＢ成分のうちＲ用多重化階調電圧が、ＤＡＣ６０の電圧選択回路ＤＥＣ１から入力される。そして、出力回路ＯＰ１は、Ｒ用多重化階調電圧を用いてインピーダンス変換を行い、その出力を駆動する。デマルチプレクサＤＭＰＸ１には、多重化回路５６の時分割タイミングに同期したデマルチプレクス制御信号が入力され、デマルチプレクス制御信号により規定された期間だけ出力回路ＯＰ１の出力電圧を順番にソース線ＳＬ１、ＳＬ４、ＳＬ７、ＳＬ１０、・・・、ＳＬ７１５、ＳＬ７１８に出力する。
【００８８】
出力回路ＯＰ２には、ＲＧＢ成分のうちＧ用多重化階調電圧が、ＤＡＣ６０の電圧選択回路ＤＥＣ２から入力される。そして、出力回路ＯＰ２は、Ｇ用多重化階調電圧を用いてインピーダンス変換を行い、その出力を駆動する。デマルチプレクサＤＭＰＸ２には、多重化回路５６の時分割タイミングに同期したデマルチプレクス制御信号が入力され、デマルチプレクス制御信号により規定された期間だけ出力回路ＯＰ２の出力電圧を順番にソース線ＳＬ２、ＳＬ５、ＳＬ８、ＳＬ１１、・・・、ＳＬ７１６、ＳＬ７１９に出力する。
【００８９】
出力回路ＯＰ３には、ＲＧＢ成分のうちＢ用多重化階調電圧が、ＤＡＣ６０の電圧選択回路ＤＥＣ３から入力される。そして、出力回路ＯＰ３は、Ｂ用多重化階調電圧を用いてインピーダンス変換を行い、その出力を駆動する。デマルチプレクサＤＭＰＸ３には、多重化回路５６の時分割タイミングに同期したデマルチプレクス制御信号が入力され、デマルチプレクス制御信号により規定された期間だけ出力回路ＯＰ３の出力電圧を順番にソース線ＳＬ３、ＳＬ６、ＳＬ９、ＳＬ１２、・・・、ＳＬ７１７、ＳＬ７２０に出力する。
【００９０】
図７に、図４のソース線駆動回路６２及び分離回路６４の他の構成例の回路図を示す。
【００９１】
図７では、デマルチプレクスＤＭＰＸ１〜ＤＭＰＸ３を構成するスイッチ素子としてのトランジスタを、ソース線ＳＬ１〜ＳＬ７２０のソース出力端子付近に端子の並びにあわせて配置している。このように配置することで、出力回路ＯＰ１〜ＯＰ３の出力信号が供給される出力信号線のレイアウト配置を効率化でき、ソースドライバ３０のレイアウト面積の削減を図ることが可能となる。
【００９２】
図８に、図４の分離回路６４の動作説明図を示す。
【００９３】
図８では、ｋが２４０（ｊは３）であるものとし、図６のデマルチプレクサＤＭＰＸ１の動作について説明するが、他のデマルチプレクサも同様である。
【００９４】
デマルチプレクサＤＭＰＸ１は、Ｒ用の多重化階調電圧として時分割多重化された階調電圧ＧＤＶ１、ＧＤＶ２、ＧＤＶ３、・・・、ＧＤＶ２４０を分離して、各階調電圧を各ソース線に出力する。ここで、階調電圧ＧＤＶ１は、階調電圧発生回路５８において生成された複数の階調電圧のうち階調データＧＤ１に対応した階調電圧である。また階調電圧ＧＤＶ２は、階調電圧発生回路５８において生成された複数の階調電圧のうち階調データＧＤ２に対応した階調電圧である。同様に、階調電圧ＧＤＶ２４０は、階調電圧発生回路５８において生成された複数の階調電圧のうち階調データＧＤ２４０に対応した階調電圧である。
【００９５】
デマルチプレクサＤＭＰＸ１〜ＤＭＰＸ３には、デマルチプレクス制御信号ＤＳＥＬ１〜ＳＥＬ２４０が入力される。デマルチプレクス制御信号ＤＳＥＬ１〜ＤＳＥＬ２４０は、それぞれマルチプレクス制御信号ＳＥＬ１〜ＳＥＬ２４０と同期した信号である。このようなデマルチプレクス制御信号ＤＳＥＬ１〜ＤＳＥＬ２４０は、ソースドライバ３０の図示しない制御回路において生成される。この制御回路は、１水平走査期間内に、例えばデマルチプレクス制御信号ＤＳＥＬ１〜ＤＳＥＬ２４０のいずれか１つのデマルチプレクス制御信号が順番にＨレベルとなるようにデマルチプレクス制御信号ＤＳＥＬ１〜ＤＳＥＬ２４０を生成する。Ｒ用多重化階調データに多重化された階調電圧のうちデマルチプレクス制御信号がＨレベルの期間の階調電圧が、当該デマルチプレクス制御信号に対応したソース線に出力される。
【００９６】
従って、デマルチプレクサＤＭＰＸ１は、図８に示すようにＲ用多重化階調電圧から分離した階調電圧ＧＤＶ１、ＧＤＶ２、ＧＤＶ３、・・・、ＧＤＶ２４０を、それぞれソース線ＳＬ１、ＳＬ４、ＳＬ７、・・・、ＳＬ７１８に出力することができる。デマルチプレクサＤＭＰＸ２、ＤＭＰＸ３も、デマルチプレクサＤＭＰＸ１と同様にＧ用多重化階調電圧、Ｂ用多重化階調電圧から分離した各階調電圧を、図６又は図７に示す各ソース線に出力できる。
【００９７】
図９に、図１又は図２のソースドライバ３０及びゲートドライバ３２の動作例のタイミング図を示す。図９では、ゲート線ＧＬｍにより選択される画素に接続されるソース線ＳＬ１〜ＳＬ７２０に供給される階調電圧を模式的に示している。
【００９８】
本実施形態では、１水平走査期間の前半に設けられた電荷蓄積期間（電荷充放電期間）において、まずソースドライバ３０が、上述のようにソース線ＳＬ１〜ＳＬ７２０に階調電圧を供給して、該ソース線の寄生容量又は該ソース線に接続されたキャパシタに、階調電圧に対応した電荷を蓄積させる。この電荷蓄積期間は、マルチ駆動期間であり、出力回路ＯＰ１〜ＯＰ３の各出力回路が、同じタイミングで、２４０本のソース線の電荷の充放電を行う。例えば出力回路ＯＰ１がＲ用のソース線ＳＬ１の電荷を充放電しているタイミングで、出力回路ＯＰ２がＧ用のソース線ＳＬ２の電荷を充放電すると共に、出力回路ＯＰ３がＢ用のソース線ＳＬ３の電荷を充放電する。また、例えば出力回路ＯＰ１がＲ用のソース線ＳＬ７１５の電荷を充放電しているタイミングで、出力回路ＯＰ２がＧ用のソース線ＳＬ７１６の電荷を充放電すると共に、出力回路ＯＰ３がＢ用のソース線ＳＬ７１７の電荷を充放電する。各ソース線の寄生容量は例えば２０ｐＦ程度であり、この程度の負荷であれば、出力回路ＯＰ１〜ＯＰ３は、高速に各ソース線の電荷の充放電させることができる。
【００９９】
ソースドライバ３０がソース線の電荷の充放電を行う電荷蓄積期間が終了すると、画素電極書き込み期間が設けられる。電荷蓄積期間が終了すると、ソースドライバ３０によるソース線の電荷の充放電も停止される。
【０１００】
画素電極書き込み期間は、ゲート線ＧＬｍに接続される画素の選択期間である。そのため、ゲート線ＧＬｍに接続されるＴＦＴが導通状態に設定され、電荷蓄積期間において各ソース線の寄生容量又は各ソース線に接続されるキャパシタに蓄積された電荷に対応した電圧が、各ＴＦＴを介して各画素電極に印加される。
【０１０１】
即ち、電荷蓄積期間であるマルチ駆動期間の終了後、画素電極書き込み期間の終了までの間に、ゲート線ＧＬｍに接続されるＴＦＴを介して１走査ライン分の画素電極に階調電圧が印加される。画素電極書き込み期間は、ソース線の電圧が画素電極に伝達できる時間だけ確保される。従って、画素電極書き込み期間は、電荷蓄積期間後、少なくともＴＦＴのオン抵抗値と画素電極の容量値とに基づく時定数に対応した期間が経過したときに終了する。こうすることで、例えば画素電極の書き込み期間を（２）式に示すように約１０マイクロ秒とすることで、アモルファスシリコン液晶パネルであっても、マルチ数が３を超える２４０マルチ駆動を実現できるようになる。
【０１０２】
また、電荷蓄積期間が終了するとき、ソースドライバ３０によるソース線の電荷の充放電を停止させなくてもよい。この場合、画素電極書き込み期間が上述のように確保されていれば、後述のようにソースドライバ３０が供給する階調電圧を所望の電圧より高くすることで、所望の電圧を画素電極に印加することができる。
【０１０３】
なお、画素選択期間は、１水平走査期間（１Ｈ）内にゲート線ＧＬｍに選択電圧を与えることで設けられる。そして、図９では、この画素選択期間に電荷蓄積期間と画素電極書き込み期間とが設けられているが、本実施形態は、これに限定されるものではない。
【０１０４】
図１０に、図１又は図２のソースドライバ３０及びゲートドライバ３２の他の動作例のタイミング図を示す。図１０において図９と同一部分には同一符号を付し、適宜説明を省略する。
【０１０５】
図１０では、画素電極書き込み期間が画素選択期間と同じ期間に設定されている。このように本実施形態では、少なくとも画素電極書き込み期間が画素選択期間であればよい。
【０１０６】
このような画素選択期間は、例えば表示コントローラ３８が、ゲートドライバ３２に対して、１水平走査期間内にゲート線に選択電圧が印加されるタイミングと非選択電圧が印加されるタイミングを指定できるようにすることで、画素選択期間の開始タイミングと終了タイミングとを設定できる。この場合、ゲートドライバ３２は、少なくとも電荷蓄積期間後に、ＴＦＴと接続される画素電極を選択する選択信号を出力するということができる。
【０１０７】
ところで、図９又は図１０では、電荷蓄積期間では、ソース線の寄生容量又はソース線に接続されたキャパシタの電荷を蓄積させるものとして説明したが、実装面積やコストの点では、ソース線にキャパシタを接続することなくソース線の寄生容量に電荷を蓄積させることが望ましい。
【０１０８】
図１１に、ソース線の寄生容量に電荷を蓄積した場合のソース線の電圧変化の測定結果を示す。図１１では、横軸に時間、縦軸に電圧を示す。
【０１０９】
図１１では、ソースドライバ３０が、マルチ数が３のマルチ駆動を、Ｎが９６０のＬＣＤパネル２０を駆動するものとし、Ｒ用のソース線ＳＬ１、Ｇ用のソース線ＳＬ３８０、Ｂ用のソース線ＳＬ９６０の電圧変化を示している。また図１１では、対向電極電圧Ｖｃｏｍの電圧変化も合わせて示している。
【０１１０】
図１１に示すように、１水平走査期間の開始後、電荷蓄積期間にソース線ＳＬ１、ＳＬ３８０、ＳＬ９６０の駆動が開始されるが、その後、各ソース線の寄生容量に電荷が蓄積された結果、ソース線ＳＬ１、ＳＬ３８０、ＳＬ９６０の電圧がほぼ一定に保たれることがわかる。
【０１１１】
なお、本実施形態では、ＬＣＤパネル２０の特性に応じて定まる画素の透過率を得るため、本来、ソース線に供給すべき階調電圧の電位より所定の電位だけ高電位側にシフトされた電圧を、階調電圧として各ソース線に供給することが望ましい。例えば、ＬＣＤパネル２０を駆動する場合に、従来のソースドライバが、階調データＤｘに対応した画素の透過率αを得るために、階調電圧ＧＤＶｘをソース線に与えるものとする。この場合、本実施形態におけるソースドライバ３０が、同じ透過率αを得るために、階調データＤｘに対応した階調電圧として、階調電圧ＧＤＶｘより所定の電位だけ高電位側にシフトした階調電圧ＧＤＶｘ´であることが望ましい。
【０１１２】
これは、画素電極書き込み期間では、ソース線と画素電極との間でＴＦＴを介して電荷の移動が行われるに過ぎないからである。即ち、画素電極書き込み期間では、電荷保存の法則に従って、ソース線の寄生容量又はソース線に接続されたキャパシタの容量値と画素電極の容量値との比で、画素電極に蓄積される電荷量が定まる。例えばソース線の寄生容量値を２０ｐＦ、画素電極の容量値を０．２ｐＦとすると容量比は１００：１となり、ソース線の電荷量の１００分の１だけソース線から画素電極に電荷が移動する。そのため、ソース線の電位は、移動した電荷量に対応した電圧だけ電圧降下が生じる。従って、この電圧降下分を補うように、階調電圧ＧＤＶｘより所定の電位だけ高電位側にシフトさせることで、所望の透過率αを得ることができるようになる。この電圧降下分は、ソース線の寄生容量又は該ソース線に接続されたキャパシタの容量値と画素電極の容量値との比に基づいて求められる。
【０１１３】
ソース線の寄生容量の容量値に比べて画素電極の容量値が十分に小さいほど、画素電極側に移動する電荷量を減らせるので、ソース線の電圧降下が少なくなる。そのため、ソース線の寄生容量の容量値に比べて画素電極の容量値が十分に小さいことが望ましい。ソース線の寄生容量の容量値に比べて画素電極の容量値が十分に小さくない場合には、ソース線に接続されるキャパシタを設けることが望ましい。
【０１１４】
図１２（Ａ）、図１２（Ｂ）に、本実施形態におけるＬＣＤパネルの構成例を示す。図１２（Ａ）、図１２（Ｂ）において、図１又は図２と同一部分には同一符号を付し、適宜説明を省略する。
【０１１５】
図１２（Ａ）では、ＬＣＤパネル２０が、各キャパシタ接続端子が、ＬＣＤパネル２０の外部に設けられたキャパシタの一端が接続されるＮ個のキャパシタ接続端子ＴＭ１〜ＴＭＮを有する。例えば、ソース線ＳＬｎと電気的に接続されるキャパシタ接続端子ＴＭｎには、キャパシタＣｓｎの一端が電気的に接続される。キャパシタＣｓｎの他端には、例えばシステム接地電源電圧ＶＳＳが供給される。
【０１１６】
図１２（Ｂ）では、ＬＣＤパネル２０が、各キャパシタの一端が、各ソース線と電気的に接続されるＮ個のキャパシタＣｓ１〜ＣｓＮを有する。例えば、ソース線ＳＬｎには、キャパシタＣｓｎの一端が電気的に接続される。キャパシタＣｓｎの他端には、例えばシステム接地電源電圧ＶＳＳが供給される。
【０１１７】
４．  電子機器
図１３に、本実施形態における電子機器の構成例のブロック図を示す。ここでは、電子機器として、携帯電話機の構成例のブロック図を示す。図１３において、図１又は図２と同一部分には同一符号を付し、適宜説明を省略する。
【０１１８】
携帯電話機９００は、カメラモジュール９１０を含む。カメラモジュール９１０は、ＣＣＤカメラを含み、ＣＣＤカメラで撮像した画像のデータを、ＹＵＶフォーマットで表示コントローラ３８に供給する。
【０１１９】
携帯電話機９００は、ＬＣＤパネル２０を含む。ＬＣＤパネル２０は、ソースドライバ３０及びゲートドライバ３２によって駆動される。ＬＣＤパネル２０は、複数のゲート線、複数のソース線、複数の画素を含む。
【０１２０】
表示コントローラ３８は、ソースドライバ３０及びゲートドライバ３２に接続され、ソースドライバ３０に対してＲＧＢフォーマットの階調データを供給する。
【０１２１】
電源回路１００は、ソースドライバ３０及びゲートドライバ３２に接続され、各ドライバに対して、駆動用の電源電圧を供給する。またＬＣＤパネル２０の対向電極に、対向電極電圧Ｖｃｏｍを供給する。
【０１２２】
ホスト９４０は、表示コントローラ３８に接続される。ホスト９４０は、表示コントローラ３８を制御する。またホスト９４０は、アンテナ９６０を介して受信された階調データを、変復調部９５０で復調した後、表示コントローラ３８に供給できる。表示コントローラ３８は、この階調データに基づき、ソースドライバ３０及びゲートドライバ３２によりＬＣＤパネル２０に表示させる。
【０１２３】
ホスト９４０は、カメラモジュール９１０で生成された階調データを変復調部９５０で変調した後、アンテナ９６０を介して他の通信装置への送信を指示できる。
【０１２４】
ホスト９４０は、操作入力部９７０からの操作情報に基づいて階調データの送受信処理、カメラモジュール９１０の撮像、ＬＣＤパネル２０の表示処理を行う。
【０１２５】
なお、本発明は上述した実施の形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。例えば、本発明は上述の液晶表示パネルの駆動に適用されるものに限らず、エレクトロクミネッセンス、プラズマディスプレイ装置の駆動に適用可能である。
【０１２６】
また本実施形態では、画素電極の容量値に着目して説明したが、画素電極と並列に保持容量が設けられてもよい。この場合、上記の実施形態では、画素電極の書き込み時間に影響を与える「画素電極の容量値」を、「画素電極の容量と保持容量の容量との合成容量の容量値」に置き換えて読むことができる。
【０１２７】
また、本発明のうち従属請求項に係る発明においては、従属先の請求項の構成要件の一部を省略する構成とすることもできる。また、本発明の１の独立請求項に係る発明の要部を、他の独立請求項に従属させることもできる。
【図面の簡単な説明】
【０１２８】
【図１】本実施形態における液晶装置の構成の概要を示す図。
【図２】本実施形態における液晶装置の他の構成の概要を示す図。
【図３】図１又は図２のゲートドライバの構成例を示すブロック図。
【図４】図１又は図２のソースドライバの構成例のブロック図。
【図５】図４の多重化回路の動作説明図。
【図６】図４のソース線駆動回路及び分離回路の構成例の回路図。
【図７】図４のソース線駆動回路及び分離回路の他の構成例の回路図。
【図８】図４の分離回路の動作説明図。
【図９】図１又は図２のソースドライバ及びゲートドライバの動作例のタイミング図。
【図１０】図１又は図２のソースドライバ及びゲートドライバの他の動作例のタイミング図。
【図１１】ソース線の寄生容量に電荷を蓄積した場合のソース線の電圧変化の測定結果を示す図。
【図１２】図１２（Ａ）、図１２（Ｂ）は本実施形態におけるＬＣＤパネルの構成例を示す図。
【図１３】本実施形態における電子機器の構成例のブロック図。
【図１４】一般的なアモルファスシリコン液晶パネルに形成される画素の等価回路の一例を示す図。
【図１５】一般的なＣＲ積分回路の容量の印加電圧の変化を示す図。
【符号の説明】
【０１２９】
１０  液晶装置、  ２０  ＬＣＤパネル、  ２２ｍｎ  ＴＦＴ、  ２６ｍｎ  画素電極、
２４ｍｎ  液晶容量、  ２８ｍｎ  対向電極、  ３０  ソースドライバ、
３２  ゲートドライバ、  ３８  表示コントローラ、  ４０  シフトレジスタ、
４２  レベルシフタ、  ４４  出力バッファ、  ５０  Ｉ／Ｏバッファ、
５２  表示メモリ、  ５４  ラインラッチ、  ５６  多重化回路、
５８  階調電圧発生回路、  ６０  ＤＡＣ、  ６２  ソース線駆動回路、
６４  分離回路、  ６６  アドレス制御回路、  ６８  ロウアドレスデコーダ、
７０  カラムアドレスデコーダ、  ７２  ラインアドレスデコーダ、
９０  表示ドライバ、  １００  電源回路、  ＤＥＣ１〜ＤＥＣｊ  電圧選択回路、
ＤＭＰＸ１〜ＤＭＰＸｊ  デマルチプレクサ、  ＧＬ１〜ＧＬＭ、ＧＬｍ  ゲート線、
ＭＰＸ１〜ＭＰＸｊ  マルチプレクサ、  ＯＰ１〜ＯＰｊ  出力回路、
ＳＬ１〜ＳＬＮ、ＳＬｎ  ソース線、  Ｖｃｏｍ  対向電極電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１１】
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