(57)【要約】【課題】ノイズによる誤動作を従来よりも低減すること。【解決手段】メモリマクロ１は、複数のメモリセル３を含むメモリセルアレイ２と、メモリセル３に接続された相補デジット線対ＤＴｊ、ＤＢｊと、相補デジット線対ＤＴｊ、ＤＢｊに接続されたカラム系周辺回路６とを備えている。通過配線２０−１〜２０−Ｍは、メモリマクロ１上の相補デジット線対ＤＴｊ、ＤＢｊに対して垂直に交差する方向に設けられる。メモリマクロ１の相補デジット線対ＤＴｊ、ＤＢｊに水平な部分の長さをＹとし、部分Ｙのうちの、メモリセルアレイ２、カラム系周辺回路６の幅に対応する長さをそれぞれＹａ、Ｙｂとしたとき、Ｍが（Ｙａ＋Ｙｂ）／Ｙｂ以上である場合、カラム系周辺回路６上に設けられる通過配線を禁止するために、通過配線２０−１〜２０−Ｍの全てがメモリセルアレイ２上に均等に配置される。【選択図】図９Ｂ
2008205092.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルを含むメモリセルアレイと、
前記メモリセルに接続された相補デジット線対と、
前記相補デジット線対に接続されたカラム系周辺回路と
を備えたメモリマクロと、
前記メモリマクロ上の前記相補デジット線対に対して垂直に交差する方向に設けられるＭ本（Ｍは１以上の整数）の通過配線と
を具備し、
前記メモリマクロの前記相補デジット線対に水平な部分の長さをＹとし、前記Ｙのうちの、前記メモリセルアレイ、前記カラム系周辺回路の幅に対応する長さをそれぞれＹａ、Ｙｂとしたとき、
前記Ｍが（Ｙａ＋Ｙｂ）／Ｙｂ以上である場合、
前記カラム系周辺回路上に設けられる通過配線を禁止するために、前記Ｍ本の通過配線の全てが前記メモリセルアレイ上に均等に配置される
半導体集積回路装置。
【請求項２】
複数のメモリセルを含むメモリセルアレイと、
前記メモリセルに接続された相補デジット線対と、
前記相補デジット線対に接続されたカラム系周辺回路と
を備えたメモリマクロと、
前記メモリマクロ上の前記相補デジット線対に対して垂直に交差する方向に設けられるＭ本（Ｍは１以上の整数）の通過配線と
を具備し、
前記Ｍ本の通過配線のうちの、その延長上に前記カラム系周辺回路が存在する候補通過配線は、前記メモリセルアレイ上に配置されるように、曲げられている
半導体集積回路装置。
【請求項３】
前記Ｍ本の通過配線のうちの、その延長上に前記カラム系周辺回路が存在する候補通過配線は、前記メモリセルアレイ上に配置されるように、曲げられている
請求項１に記載の半導体集積回路装置。
【請求項４】
前記候補通過配線は、
その一端から延長上に前記カラム系周辺回路が存在し、前記相補デジット線対に対して垂直に設けられた元経路通過配線と、
前記メモリセルアレイ上に配置され、前記相補デジット線対に対して垂直に設けられた修正経路通過配線と、
前記元経路通過配線と前記修正経路通過配線とを中継する中継経路通過配線と
を含む請求項２又は３に記載の半導体集積回路装置。
【請求項５】
前記メモリマクロは、前記メモリセルに前記相補デジット線対に対して垂直に接続されたワード線と、前記ワード線に接続されたアドレス制御回路とを更に備え、
前記アドレス制御回路上に配置され、前記相補デジット線対に対して水平に設けられるアドレス制御回路通過配線
を更に具備する請求項１〜４のいずれかに記載の半導体集積回路装置。
【請求項６】
Ｌ個（Ｌは２以上の整数）の前記メモリマクロが１番目からＬ番目までこの順に前記相補デジット線対に対して垂直方向にチップ上に配置され、
前記チップの前記相補デジット線対に垂直な部分の長さは、前記Ｌ個のメモリマクロの各々の前記相補デジット線対に垂直な部分の長さと、前記Ｌを表す個数とにより決定され、
前記チップの前記相補デジット線対に水平な部分の長さは、前記Ｌ個のメモリマクロの各々の前記相補デジット線対に水平な部分の長さである前記Ｙにより決定され、
前記Ｍ本の通過配線は、前記Ｌ個のメモリマクロの各々の前記メモリセルアレイ上に均等に配置される
請求項１〜５のいずれかに記載の半導体集積回路装置。
【請求項７】
請求項６に記載の半導体集積回路装置が適用されたＬＣＤ（Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ  Ｄｉｓｐｌａｙ）。
【請求項８】
複数の前記メモリマクロが不規則な向きにチップ上に配置され、
前記複数の通過配線は、前記複数のメモリマクロの各々の前記カラム系周辺回路上に配置されずに、積極的に前記複数のメモリマクロの各々の前記メモリセルアレイ上に配置される
請求項１〜５のいずれかに記載の半導体集積回路装置。
【請求項９】
複数のメモリセルを含むメモリセルアレイと、前記メモリセルに接続された相補デジット線対と、前記相補デジット線対に接続されたカラム系周辺回路とを備えたメモリマクロをチップ上に配置する回路配置ステップと、
前記メモリセルアレイ上に前記相補デジット線対に対して水平に設けられる通過配線と、前記カラム系周辺回路上に設けられる通過配線とを禁止し、それ以外の通過配線を許可する配線ステップと
を具備する半導体集積回路装置のレイアウト方法。
【請求項１０】
前記配線ステップは、
Ｍ本（Ｍは１以上の整数）の通過配線を前記メモリマクロ上に均等に、且つ、前記相補デジット線対に対して垂直に配置する通過配線配置ステップ
を具備し、
前記通過配線配置ステップは、
前記メモリマクロの前記相補デジット線対に水平な部分の長さをＹとし、前記Ｙのうちの、前記メモリセルアレイ、前記カラム系周辺回路の幅に対応する長さをそれぞれＹａ、Ｙｂとしたとき、
前記Ｍが（Ｙａ＋Ｙｂ）／Ｙｂ以上である場合、
前記カラム系周辺回路上に設けられる通過配線を禁止するために、前記Ｍ本の通過配線の全てを前記メモリセルアレイ上に均等に配置するレイアウト変更ステップ
を含む請求項９に記載の半導体集積回路装置のレイアウト方法。
【請求項１１】
前記配線ステップは、
Ｍ本（Ｍは１以上の整数）の通過配線を前記メモリマクロ上に均等に、且つ、前記相補デジット線対に対して垂直に配置する通過配線配置ステップ
を具備し、
前記通過配線配置ステップは、
前記Ｍ本の通過配線のうちの、その延長上に前記カラム系周辺回路が存在する候補通過配線が、前記メモリセルアレイ上に配置されるように、前記候補通過配線を曲げる通過配線修正ステップ
を含む請求項９に記載の半導体集積回路装置のレイアウト方法。
【請求項１２】
前記通過配線配置ステップは、
前記Ｍ本の通過配線のうちの、その延長上に前記カラム系周辺回路が存在する候補通過配線が、前記メモリセルアレイ上に配置されるように、前記候補通過配線を曲げる通過配線修正ステップ
を更に含む請求項１０に記載の半導体集積回路装置のレイアウト方法。
【請求項１３】
前記通過配線修正ステップは、
前記候補通過配線が、
その一端から延長上に前記カラム系周辺回路が存在し、前記相補デジット線対に対して垂直に設けられた元経路通過配線と、
前記メモリセルアレイ上に配置され、前記相補デジット線対に対して垂直に設けられた修正経路通過配線と、
前記元経路通過配線と前記修正経路通過配線とを中継する中継経路通過配線と
を構成するように、前記候補通過配線を曲げるステップ
を含む請求項１１又は１２に記載の半導体集積回路装置のレイアウト方法。
【請求項１４】
前記メモリマクロは、前記メモリセルに前記相補デジット線対に対して垂直に接続されたワード線と、前記ワード線に接続されたアドレス制御回路とを更に備え、
前記配線ステップは、
アドレス制御回路通過配線を前記アドレス制御回路上に前記相補デジット線対に対して水平に配置する回路上通過配線配置ステップ
を更に具備する請求項９〜１３のいずれかに記載の半導体集積回路装置のレイアウト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリマクロ上に通過配線が配置される半導体集積回路装置及びそのレイアウト方法に関する。
【背景技術】
【０００２】
メモリマクロを具備する半導体集積回路装置が開発されている。メモリマクロは、チップ上に配置される。このメモリマクロとしては、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）マクロ、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）マクロが例示される。メモリマクロの上層には、設計の都合上、マクロ外配線として、メモリマクロに供給されない信号を流すための通過配線が配置される。ここで、通過配線は、メモリマクロに供給される信号を流してもよい。ところが、その通過配線の配置箇所によっては、ノイズの影響によりメモリマクロが誤動作する恐れがある。これについて説明する。
【０００３】
まず、上記のメモリマクロとして、ＳＲＡＭマクロについて説明する。
【０００４】
図１は、ＳＲＡＭマクロ１の構成を示している。ＳＲＡＭマクロ１は、メモリセルアレイ２と、アドレス制御回路４と、カラム系周辺回路６と、ｍ本のワード線ＷＬ１〜ＷＬｍと、ｎ本の相補デジット線対とを具備している。ここで、ｍ、ｎは２以上の整数である。ｎ本の相補デジット線対は、それぞれ、デジット線としてｎ本のデジット線ＤＴ１〜ＤＴｎと、デジット線バーとしてｎ本のデジット線ＤＢ１〜ＤＢｎとを含んでいる。
【０００５】
メモリセルアレイ２は、メモリセル３がマトリクス状に設けられ、そのメモリセル３は、ｍ行・ｎ列に配列されている。メモリセルアレイ２の複数の行は、それぞれ複数のワード線ＷＬ１〜ＷＬｍに接続されている。メモリセルアレイ２の複数の列は、それぞれ、ｎ本の相補デジット線対（デジット線ＤＴ１〜ＤＴｎ、デジット線ＤＢ１〜ＤＢｎ）に接続されている。
【０００６】
図２は、一例として、メモリセル３の構成を示している。メモリセル３は、インバータＩ１１、Ｉ２１と、Ｎチャネル型ＭＯＳ（ＮＭＯＳ）トランジスタＮ１１、Ｎ２１とを具備している。インバータＩ１１とインバータＩ２１は、フリップフロップを構成するようにクロスに接続されている。そのインバータＩ１１、Ｉ２１は、Ｐチャネル型ＭＯＳ（ＰＭＯＳ）トランジスタとＮＭＯＳトランジスタにより構成される。トランジスタＮ１１は、そのゲートがワード線ＷＬｉ（ｉ＝１、２、…、ｍ）に接続され、そのドレインがデジット線ＤＴｊ（ｊ＝１、２、…、ｎ）に接続され、そのソースがインバータＩ１１の入力とインバータＩ２１の出力とに接続されている。トランジスタＮ２１は、そのゲートがワード線ＷＬｉに接続され、そのドレインがデジット線ＤＢｊに接続され、そのソースがインバータＩ１１の出力とインバータＩ２１の入力とに接続されている。
【０００７】
アドレス制御回路４は、クロック信号（この場合、内部クロック信号）に同期して動作する。アドレス制御回路４は、デコード回路５を具備し、ｍ本のワード線ＷＬ１〜ＷＬｍに接続されている。
【０００８】
カラム系周辺回路６は、クロック信号（この場合、内部クロック信号）に同期して動作する。カラム系周辺回路６は、入出力回路７と、センスアンプ回路８とを具備している。入出力回路７は、センスアンプ回路８に接続されている。センスアンプ回路８は、ｎ個のセンスアンプ部８−１〜８−ｎを備えている。センスアンプ部８−１〜８−ｎは、それぞれ、ｎ本の相補デジット線対（デジット線ＤＴ１〜ＤＴｎ、デジット線ＤＢ１〜ＤＢｎ）と、図示しないｎ本のカラムセレクト線とに接続されている。
【０００９】
図３は、一例として、センスアンプ回路８の構成を示している。センスアンプ回路８のセンスアンプ部８−ｊ（ｊ＝１、２、…、ｎ）は、トランジスタＴｒ１、Ｔｒ２、Ｔｒ３と、ゲート電極１１と、デジット線電位供給線１２とを具備している。トランジスタＴｒ１は、デジット線ＤＴｊとデジット線電位供給線１２との間に接続されている。トランジスタＴｒ２は、デジット線ＤＢｊとデジット線電位供給線１２との間に接続されている。トランジスタＴｒ３は、デジット線ＤＴｊとデジット線ＤＢｊとの間に接続されている。トランジスタＴｒ１、Ｔｒ２、Ｔｒ３のゲートは、ゲート電極１１に接続されている。デジット線電位供給線１２には、デジット線電位Ｖｄ（例えば電源電位ＶＤＤ）が供給されている。
【００１０】
メモリアクセス動作時（ライト動作時、リード動作時、リフレッシュ動作時）において、ゲート電極１１にプリチャージ信号Ｓｐが供給される。即ち、プリチャージ信号Ｓｐの信号レベルがアクティブ状態である。このとき、トランジスタＴｒ１〜Ｔｒ３はオンし、デジット線ＤＴ１〜ＤＴｎ、ＤＢ１〜ＤＢｎにデジット線電位Ｖｄが供給され、トランジスタＴｒ３はデジット線ＤＴ１〜ＤＴｎの電位とデジット線ＤＢ１〜ＤＢｎの電位とをイコライズする。
【００１１】
メモリアクセス動作時において、アドレス制御回路４にアドレス（行アドレス）が与えられる。アドレス制御回路４は、その行アドレスをデコード回路５によりデコードし、ワード線ＷＬ１〜ＷＬｍのうちの、行アドレスに応じた選択ワード線ＷＬｉ（ｉ＝１、２、…、ｍ）を駆動する。このとき、選択ワード線ＷＬｉに接続されたメモリセル４のトランジスタＮ１１、Ｎ２１は、オンする。
【００１２】
メモリアクセス動作時において、ｎ本のカラムセレクト線のうちの、アドレス（列アドレス）に応じた第ｊ（ｊ＝１、２、…、ｎ）カラムセレクト線が駆動される。これにより、ｎ個のセンスアンプ部８−１〜８−ｎのうちの選択センスアンプ部８−ｊと、ｎ本の相補デジット線対（デジット線ＤＴ１〜ＤＴｎ、デジット線ＤＢ１〜ＤＢｎ）のうちの選択ビット線対ＤＴｊ、ＤＢｊとが選択される。このとき、選択ワード線ＷＬｉと選択ビット線対ＤＴｊ、ＤＢｊとに接続されたメモリセル４（選択メモリセル４と称する）に対してメモリアクセスが行われる。
【００１３】
メモリアクセスとしてライト動作時である場合、入出力回路７は、図示しない外部回路からのデータを書込データとして、選択センスアンプ部８−ｊを介して選択ビット線対ＤＴｊ、ＤＢｊに出力する。この場合、選択メモリセル４には書込データが書き込まれる。一方、メモリアクセスとしてリード動作時である場合、選択メモリセル４からデータが読み出される。入出力回路７は、そのデータを読出データとしてセンスアンプ部８−ｊを介して入力し、外部回路（図示しない）に出力する。
【００１４】
図４は、半導体集積回路装置の構成を示している。その半導体集積回路装置は、上記のＳＲＡＭマクロ１と、Ｍ本の通過配線と、Ｎ本の通過配線とを具備している。ここで、Ｍ、Ｎは１以上の整数であり、Ｍ本の通過配線を通過配線１２０−１〜１２０−Ｍと称し、Ｎ本の通過配線を通過配線１３０−１〜１３０−Ｎと称する。図４に示されるように、ＳＲＡＭマクロ１の上層には、設計の都合上、通過配線１２０−１〜１２０−Ｍ、１３０−１〜１３０−Ｎが配置される。通過配線１２０−１〜１２０−Ｍは、ＳＲＡＭマクロ１上に均等に配置され、相補デジット線対ＤＴｊ、ＤＢｊに対して垂直に設けられている。例えば、通過配線１２０−１〜１２０−（Ｍ−１）はアドレス制御回路４、メモリセルアレイ２上に配置され、通過配線１２０−Ｍはアドレス制御回路４、カラム系周辺回路６上に配置されている。通過配線１３０−１〜１３０−Ｎは、ＳＲＡＭマクロ１上に均等に配置され、相補デジット線対ＤＴｊ、ＤＢｊに対して水平に設けられている。例えば、通過配線１３０−１はアドレス制御回路４上に配置され、通過配線１３０−２〜１３０−Ｎはメモリセルアレイ２上に配置されている。
【００１５】
ここで、メモリマクロ上の通過配線に対する制約として、メモリセルアレイ２上に相補デジット線対ＤＴｊ、ＤＢｊに対して水平に設けられる通過配線（通過配線１３０−２〜１３０−Ｎ）は禁止され、ＳＲＡＭマクロ１上に相補デジット線対ＤＴｊ、ＤＢｊに対して垂直に設けられる通過配線は許可されている。その理由について説明する。
【００１６】
メモリセルアレイ２において、デジット線ＤＴｊ（ｊ＝１、２、…、ｎ）、メモリセル３のインバータＩ１１、トランジスタＮ１１と、デジット線ＤＢｊ、インバータＩ２１、トランジスタＮ２１は、対称的にレイアウトされている。そこで、通過配線１３０−Ｎとデジット線ＤＢｊとの直線距離が、通過配線１３０−Ｎとデジット線ＤＴｊとの直線距離よりも短いものとし、通過配線１３０−Ｎにノイズが生じたものとする。このとき、デジット線ＤＢｊと通過配線１３０−Ｎとの間に寄生容量が発生し、デジット線ＤＴｊ、ＤＢｊにノイズが生じる。この場合、デジット線ＤＢｊは、デジット線ＤＴｊに比べて、通過配線１３０−Ｎとの直線距離が短いので、ノイズの影響を強く受けてしまう。その結果、相補デジット線対ＤＴｊ、ＤＢｊの対称性が崩れてしまうことがある。即ち、カラム系周辺回路６のセンスアンプ部８−ｊは、相補デジット線対ＤＴｊ、ＤＢｊの微小の電位差を検出するため、デジット線ＤＢｊに生じたノイズの影響により誤動作し、ＳＲＡＭマクロ１全体が誤動作する恐れがある。このため、メモリセルアレイ２上に相補デジット線対ＤＴｊ、ＤＢｊに対して水平に設けられる通過配線は禁止されている。
【００１７】
一方、通過配線１２０−１にノイズが生じたものとする。このとき、デジット線ＤＴｊ、ＤＢｊと通過配線１３０−Ｎとの間に寄生容量が発生し、デジット線ＤＴｊ、ＤＢｊにノイズが生じる。この場合、デジット線ＤＴｊ、ＤＢｊは、通過配線１２０−１との直線距離が同じなので、ノイズの影響を同等に受ける。その結果、相補デジット線対ＤＴｊ、ＤＢｊの対称性が崩れない。即ち、カラム系周辺回路６のセンスアンプ部８−ｊが相補デジット線対ＤＴｊ、ＤＢｊの微小の電位差を検出するときに、相補デジット線対ＤＴｊ、ＤＢｊに生じたノイズが相殺される。このため、ＳＲＡＭマクロ１上に相補デジット線対ＤＴｊ、ＤＢｊに対して垂直に設けられる通過配線は許可されている。
【００１８】
ここで、半導体集積回路装置に関連する技術を紹介する。特開２００１−１５６１７７号公報には、“集積回路の配置配線用ライブラリ及び配線方法”が記載されている。この技術では、メモリセルアレイ２を配線制限領域として、メモリセルアレイ２上に相補デジット線対ＤＴｊ、ＤＢｊに対して水平に設けられる通過配線は禁止し、メモリセルアレイ２上に相補デジット線対ＤＴｊ、ＤＢｊに対して垂直に設けられる通過配線については、その本数を制限している。制限された本数を超える通過配線については、ＳＲＡＭマクロ１外やカラム系周辺回路６上に迂回させている。
【００１９】
【特許文献１】特開２００１−１５６１７７号公報
【発明の開示】
【発明が解決しようとする課題】
【００２０】
上述のように、ＳＲＡＭマクロ１上に相補デジット線対ＤＴｊ、ＤＢｊに対して垂直に設けられる通過配線については、相補デジット線対ＤＴｊ、ＤＢｊの対称性が崩れないため、許可されている。しかし、カラム系周辺回路６上に相補デジット線対ＤＴｊ、ＤＢｊに対して垂直に設けられる通過配線（この場合、通過配線１２０−Ｍ）については、相補デジット線対ＤＴｊ、ＤＢｊの対称性が崩れてしまうことがある。その理由について説明する。
【００２１】
図５は、一例として、カラム系周辺回路６のセンスアンプ回路８のレイアウトを示している。図５に示されるように、カラム系周辺回路６において、デジット線ＤＴｊ（ｊ＝１、２、…、ｎ）、トランジスタＴｒ１と、デジット線ＤＢｊ、トランジスタＴｒ２は、設計の都合上、対称的にレイアウトされない場合がある。この場合、トランジスタＴｒ１、Ｔｒ２は、相補デジット線対ＤＴｊ、ＤＢｊに対して水平方向にこの順に配置され、トランジスタＴｒ１上に通過配線１２０−Ｍが配置されている。そこで、通過配線１２０−Ｍにノイズが生じたものとする。このとき、デジット線ＤＴｊと通過配線１２０−Ｍとの間に寄生容量が発生し、デジット線ＤＴｊにノイズが生じる。その結果、相補デジット線対ＤＴｊ、ＤＢｊの対称性が崩れてしまう。即ち、カラム系周辺回路６のセンスアンプ部８−ｊは、相補デジット線対ＤＴｊ、ＤＢｊの微小の電位差を検出するため、デジット線ＤＴｊに生じたノイズの影響により誤動作し、ＳＲＡＭマクロ１全体が誤動作する恐れがある。
【課題を解決するための手段】
【００２２】
以下に、発明を実施するための最良の形態・実施例で使用される符号を括弧付きで用いて、課題を解決するための手段を記載する。この符号は、特許請求の範囲の記載と発明を実施するための最良の形態・実施例の記載との対応を明らかにするために付加されたものであり、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。
【００２３】
本発明の半導体集積回路装置は、
複数のメモリセル（３）を含むメモリセルアレイ（２）と、
前記メモリセル（３）に接続された相補デジット線対（ＤＴｊ、ＤＢｊ）と、
前記相補デジット線対（ＤＴｊ、ＤＢｊ）に接続されたカラム系周辺回路（６）と
を備えたメモリマクロ（１）と、
前記メモリマクロ（１）上の前記相補デジット線対（ＤＴｊ、ＤＢｊ）に対して垂直に交差する方向に設けられるＭ本（Ｍは１以上の整数）の通過配線（２０−１〜２０−Ｍ）と
を具備し、
前記メモリマクロ（１）の前記相補デジット線対（ＤＴｊ、ＤＢｊ）に水平な部分の長さをＹとし、前記Ｙのうちの、前記メモリセルアレイ（２）、前記カラム系周辺回路（６）の幅に対応する長さをそれぞれＹａ、Ｙｂとしたとき、
前記Ｍが（Ｙａ＋Ｙｂ）／Ｙｂ以上である場合、
前記カラム系周辺回路（６）上に設けられる通過配線を禁止するために、前記Ｍ本の通過配線（２０−１〜２０−Ｍ）の全てが前記メモリセルアレイ（２）上に均等に配置される。
【発明の効果】
【００２４】
本発明の半導体集積回路装置では、メモリセルアレイ（２）上に相補デジット線対（ＤＴｊ、ＤＢｊ）に対して水平に設けられる通過配線と、カラム系周辺回路（６）上に設けられる通過配線とを禁止し、それ以外の通過配線を許可するため、ノイズによる誤動作を従来よりも低減することができる。特に、自動配線の場合は、カラム系周辺回路（６）上に設けられる通過配線を全て禁止にすることで品質が向上する。
【発明を実施するための最良の形態】
【００２５】
以下に添付図面を参照して、本発明の半導体集積回路装置について詳細に説明する。
【００２６】
（第１実施形態）
図６は、本発明の第１実施形態による半導体集積回路装置の構成を示している。その半導体集積回路装置は、前述のメモリマクロを具備している。本発明では、前述（背景技術、発明が解決しようとする課題）と重複する説明を省略し、以下、メモリマクロをＳＲＡＭマクロ１とする。ＳＲＡＭマクロ１は、前述のように、メモリセル３がマトリクス状に設けられたメモリセルアレイ２と、メモリセル３の行に設けられたワード線ＷＬｉ（ｉ＝１、２、…、ｍ）と、ワード線ＷＬｉに接続されたアドレス制御回路４と、メモリセル３の列に設けられた相補デジット線対ＤＴｊ、ＤＢｊ（ｊ＝１、２、…、ｎ）と、相補デジット線対ＤＴｊ、ＤＢｊに接続されたカラム系周辺回路６とを具備している。
【００２７】
本発明の半導体集積回路装置は、更に、Ｍ本の通過配線と、複数のアドレス制御回路通過配線とを具備している。ここで、Ｍは１以上の整数であり、Ｍ本の通過配線を通過配線２０−１〜２０−Ｍと称する。また、複数のアドレス制御回路通過配線を通過配線３０と称する。図６に示されるように、ＳＲＡＭマクロ１の上層には、設計の都合上、通過配線２０−１〜２０−Ｍ、３０が配置される。通過配線２０−１〜２０−Ｍは、ＳＲＡＭマクロ１のアドレス制御回路４、メモリセルアレイ２上に均等に配置され、相補デジット線対ＤＴｊ、ＤＢｊに対して垂直に設けられている。通過配線３０は、ＳＲＡＭマクロ１のアドレス制御回路４上に均等に配置され、相補デジット線対ＤＴｊ、ＤＢｊに対して水平に設けられている。
【００２８】
本発明では、メモリセルアレイ２上に相補デジット線対ＤＴｊ、ＤＢｊに対して水平に設けられる通過配線と、カラム系周辺回路６上に設けられる通過配線とを禁止し、それ以外の通過配線を許可している。以下、これについて説明する。
【００２９】
図７は、本発明の半導体集積回路装置のレイアウト方法を示すフローチャートである。
【００３０】
まず、本発明の半導体集積回路装置のレイアウトとして、前述のメモリマクロ１をチップ上に配置する回路配置処理が実行される（ステップＳ１）。
【００３１】
次に、配線処理が実行される。この配線処理は、回路上通過配線配置処理（ステップＳ２）と通過配線配置処理（ステップＳ３）とを含んでいる。ステップＳ２とステップＳ３は順不同である。
【００３２】
回路上通過配線配置処理（ステップＳ２）では、アドレス制御回路通過配線として通過配線３０をアドレス制御回路４上に相補デジット線対ＤＴｊ、ＤＢｊに対して水平に配置する。通過配線配置処理（ステップＳ３）では、通過配線２０−１〜２０−Ｍをメモリマクロ１上に均等に、且つ、相補デジット線対ＤＴｊ、ＤＢｊに対して垂直に配置する。
【００３３】
図８は、上述の通過配線配置処理（ステップＳ３）を示すフローチャートである。
【００３４】
上述の通過配線配置処理（ステップＳ３）が実行されたとき、カラム系周辺回路６上に通過配線が設けられている可能性がある。本発明では、その確率を考慮する。
【００３５】
図９Ａに示されるように、メモリマクロ１の相補デジット線対ＤＴｊ、ＤＢｊに水平な部分の長さをＹとする。また、長さＹのうちの、メモリセルアレイ２、カラム系周辺回路６の幅に対応する長さをそれぞれＹａ、Ｙｂとする。この場合、通過配線２０−１〜２０−Ｍのうちの、少なくとも１本の通過配線がカラム系周辺回路６上に設けられる確率は、Ｙｂ／（Ｙａ＋Ｙｂ）である。そこで、Ｍが（Ｙａ＋Ｙｂ）／Ｙｂより小さい場合（ステップＳ１１−ＮＯ）、通過配線配置処理（ステップＳ３）を終了する。一方、Ｍが（Ｙａ＋Ｙｂ）／Ｙｂ以上である場合（ステップＳ１１−ＹＥＳ）、少なくとも１本の通過配線がカラム系周辺回路６上に設けられることになる。
【００３６】
例えば、Ｙａ、Ｙｂの比がそれぞれ４、１であるものとし、Ｍが５であるものとする（ステップＳ１１−ＹＥＳ）。この場合、レイアウト変更処理（ステップＳ１２）が実行される。図９Ｂに示されるように、レイアウト変更処理（ステップＳ１２）では、カラム系周辺回路６上に設けられる通過配線（この場合、通過配線２０−５）を禁止するために、通過配線２０−１〜２０−５の全てをメモリセルアレイ２上に均等に配置する。
【００３７】
上述のレイアウト変更処理（ステップＳ１２）が実行されたとき、通過配線２０−１〜２０−５の経路を修正する必要がない場合（ステップＳ１３−ＮＯ）、通過配線配置処理（ステップＳ３）を終了する。一方、設計の都合上、通過配線２０−１〜２０−５の経路を修正しなければならない場合がある（ステップＳ１３−ＹＥＳ）。この場合、通過配線修正処理（ステップＳ１４）が実行される。
【００３８】
図１０に示されるように、通過配線修正処理（ステップＳ１４）では、通過配線２０−１〜２０−５の全てが均等にメモリセルアレイ２上に配置されるように、通過配線２０−１〜２０−５を、端子４０を介して曲げる。特に、その延長上にカラム系周辺回路６が存在する候補通過配線２０−５については、曲げる必要がある。通過配線２０−１〜２０−５が端子４０を介して曲げられた場合、その通過配線（候補通過配線）２０−１〜２０−５は、それぞれ、元経路通過配線２０−１−１〜２０−５−１と、中継経路通過配線２０−１−２〜２０−５−２と、修正経路通過配線２０−１−３〜２０−５−３と、中継経路通過配線２０−１−４〜２０−５−４と、元経路通過配線２０−１−５〜２０−５−５とを構成している。
【００３９】
元経路通過配線２０−１−１〜２０−４−１、２０−１−５〜２０−５−５は、通過配線２０−１〜２０−４が曲げられない部分であり、その一端から延長上にメモリセルアレイ２が存在し、相補デジット線対ＤＴｊ、ＤＢｊに対して垂直に設けられている。修正経路通過配線２０−１−３〜２０−４−３は、通過配線２０−１〜２０−４が曲げられた部分であり、アドレス制御回路４、メモリセルアレイ２上に配置され、相補デジット線対ＤＴｊ、ＤＢｊに対して垂直に設けられている。中継経路通過配線２０−１−２〜２０−４−２は、通過配線２０−１〜２０−４が曲げられた部分であり、それぞれ、元経路通過配線２０−１−１〜２０−４−１と修正経路通過配線２０−１−３〜２０−４−３とを中継する。中継経路通過配線２０−１−４〜２０−４−４は、通過配線２０−１〜２０−４が曲げられた部分であり、それぞれ、修正経路通過配線２０−１−３〜２０−４−３と元経路通過配線２０−１−５〜２０−４−５とを中継する。
【００４０】
元経路通過配線２０−５−１、２０−５−５は、通過配線２０−５が曲げられない部分であり、その一端から延長上にカラム系周辺回路６が存在し、相補デジット線対ＤＴｊ、ＤＢｊに対して垂直に設けられている。修正経路通過配線２０−５−３は、通過配線２０−５が曲げられた部分であり、アドレス制御回路４、メモリセルアレイ２上に配置され、相補デジット線対ＤＴｊ、ＤＢｊに対して垂直に設けられている。中継経路通過配線２０−５−２は、通過配線２０−５が曲げられた部分であり、元経路通過配線２０−５−１と修正経路通過配線２０−５−３とを中継する。中継経路通過配線２０−５−４は、通過配線２０−５が曲げられた部分であり、修正経路通過配線２０−５−３と元経路通過配線２０−５−５とを中継する。
【００４１】
本発明の半導体集積回路装置が動作しているときに、通過配線２０−５にノイズが生じたものとする。このとき、デジット線ＤＴｊ、ＤＢｊと通過配線２０−５との間に寄生容量が発生し、デジット線ＤＴｊ、ＤＢｊにノイズが生じる。この場合、通過配線２０−５の修正経路通過配線２０−５はメモリセルアレイ２上に配置され、デジット線ＤＴｊ、ＤＢｊは、通過配線２０−５との直線距離が同じなので、ノイズの影響を同等に受ける。その結果、相補デジット線対ＤＴｊ、ＤＢｊの対称性が崩れない。即ち、カラム系周辺回路６のセンスアンプ部８−ｊが相補デジット線対ＤＴｊ、ＤＢｊの微小の電位差を検出するときに、相補デジット線対ＤＴｊ、ＤＢｊに生じたノイズが相殺される。
【００４２】
このように、本発明の半導体集積回路装置では、上述の配線処理（ステップＳ２、Ｓ３）により、メモリセルアレイ２上に相補デジット線対ＤＴｊ、ＤＢｊに対して水平に設けられる通過配線と、カラム系周辺回路６上に設けられる通過配線とを禁止し、それ以外の通過配線を許可するため、ノイズによる誤動作を従来よりも低減することができる。特に、自動配線の場合は、カラム系周辺回路６上に設けられる通過配線を全て禁止にすることで品質が向上する。
【００４３】
（第２実施形態）
図１１は、本発明の第２実施形態による半導体集積回路装置の構成を示している。その半導体集積回路装置は、ＬＣＤ（Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ  Ｄｉｓｐｌａｙ）に適用される。第２実施形態では、前述（背景技術、発明が解決しようとする課題、第１実施形態）と重複する説明を省略する。本発明の半導体集積回路装置は、前述のＳＲＡＭマクロ１としてＬ個のＳＲＡＭマクロ１−１〜１−Ｌと、前述の通過配線２０−１〜２０−Ｍと、前述の通過配線３０とを具備している。ここで、Ｌは２以上の整数である。
【００４４】
ＳＲＡＭマクロ１−１〜１−Ｌは、１番目からＬ番目までこの順に相補デジット線対ＤＴｊ、ＤＢｊに対して垂直方向に、前述のチップとしてＬＣＤチップ６０上に配置されている。
【００４５】
ＬＣＤチップ６０の相補デジット線対ＤＴｊ、ＤＢｊに垂直な部分の長さＸｃは、ＳＲＡＭマクロ１−１〜１−Ｌの各々の相補デジット線対ＤＴｊ、ＤＢｊに垂直な部分の長さＸと、上記Ｌを表す個数とにより決定される。具体的には、更に、ＳＲＡＭマクロ１−１〜１−Ｌの各々を駆動するための制御回路や電源回路も考慮される。制御回路や電源回路の相補デジット線対ＤＴｊ、ＤＢｊに垂直な部分の長さをＸ’（図示しない）とした場合、長さＸｃは、おおよそ、（Ｘ×Ｌ）＋Ｘ’により決定される。
【００４６】
ＬＣＤチップ６０の相補デジット線対ＤＴｊ、ＤＢｊに水平な部分の長さＹｃは、ＳＲＡＭマクロ１−１〜１−Ｌの各々の相補デジット線対ＤＴｊ、ＤＢｊに水平な部分の長さＹにより決定される。具体的には、長さＹは、制御回路や電源回路の相補デジット線対ＤＴｊ、ＤＢｊに水平な部分の長さよりも長い。ＬＣＤチップ６０のサイズを必要以上に大きくしないためには、長さＹｃは、おおよそ、長さＹにより決定されることが好ましい。
【００４７】
また、Ｍ本の通過配線２０−１〜２０−Ｍのうちの少なくとも１本の通過配線がＳＲＡＭマクロ１外に配置された場合、ＬＣＤチップ６０のサイズを大きくしなければならない。これを回避するためにも、Ｍ本の通過配線２０−１〜２０−Ｍが全てＳＲＡＭマクロ１−１〜１−Ｌの各々のメモリセルアレイ２上に均等に配置されることが好ましい。
【００４８】
このように、本発明は、ＬＣＤチップ６０のような、横長（相補デジット線対ＤＴｊ、ＤＢｊに対して垂直方向に延びる形状）で、且つ、縦（相補デジット線対ＤＴｊ、ＤＢｊに対して水平方向）の長さに限りがあるもので、Ｍ本の通過配線２０−１〜２０−Ｍのうちの少なくとも１本の通過配線をＳＲＡＭマクロ１外に配置することが不適切なＩＣに適用されることが好ましい。
【００４９】
（第３実施形態）
図１２は、本発明の第３実施形態による半導体集積回路装置の構成を示している。第３実施形態では、前述（背景技術、発明が解決しようとする課題、第１、第２実施形態）と重複する説明を省略する。本発明の半導体集積回路装置は、前述のＳＲＡＭマクロ１として複数のＳＲＡＭマクロ１−１〜１−１１と、前述の通過配線２０−１〜２０−Ｍとして通過配線２０−１〜２０−９（Ｍ＝９）とを具備している。
【００５０】
ＳＲＡＭマクロ１−１〜１−１１は、前述のチップとして、システムＬＳＩ用のチップ７０上に配置されている。ここで、設計の都合上、ＳＲＡＭマクロ１−１〜１−１１の各々がチップ７０上に配置される向きは様々である。例えば、ＳＲＡＭマクロ１−１、１−３は、ＳＲＡＭマクロ１−２、１−５、１−６、１−８〜１−１１に対して、９０度回転して配置されている。ＳＲＡＭマクロ１−４は、ＳＲＡＭマクロ１−２、１−５、１−６、１−８〜１−１１に対して、ＳＲＡＭマクロ１−１、１−３とは反対方向に９０度回転して配置されている。ＳＲＡＭマクロ１−７は、ＳＲＡＭマクロ１−２、１−５、１−６、１−８〜１−１１に対して、１８０度回転して配置されている。
【００５１】
通過配線２０−１〜２０−９は、ＳＲＡＭマクロ１−１〜１−１１のメモリセルアレイ２上に配置される。例えば、通過配線２０−１、２０−２は、ＳＲＡＭマクロ１−２、１−５のメモリセルアレイ２上に配置される。通過配線２０−３は、ＳＲＡＭマクロ１−２、１−７のメモリセルアレイ２上に配置され、通過配線２０−３のＳＲＡＭマクロ１−２、１−７間の部分は曲げられている。通過配線２０−４、２０−５は、ＳＲＡＭマクロ１−６、１−７のメモリセルアレイ２上に配置される。通過配線２０−６は、ＳＲＡＭマクロ１−６、１−７、１−１０のメモリセルアレイ２上に配置され、通過配線２０−６のＳＲＡＭマクロ１−７、１−１０間の部分は曲げられている。通過配線２０−７は、ＳＲＡＭマクロ１−８、１−１０のメモリセルアレイ２上に配置される。通過配線２０−８は、ＳＲＡＭマクロ１−８、１−１０のメモリセルアレイ２上に配置され、通過配線２０−８のＳＲＡＭマクロ１−８、１−１０間の部分は曲げられている。通過配線２０−９は、ＳＲＡＭマクロ１−８、１−９、１−１１のメモリセルアレイ２上に配置され、通過配線２０−９のＳＲＡＭマクロ１−８、１−９間の部分とＳＲＡＭマクロ１−９、１−１１間の部分は曲げられている。
【００５２】
このように、本発明では、ＳＲＡＭマクロ１−１〜１−１１が不規則な向きにチップ７０上に配置されている場合でも、通過配線２０−１〜２０−９は、ＳＲＡＭマクロ１−１〜１−１１の各々のカラム系周辺回路６上に配置されずに、積極的にＳＲＡＭマクロ１−１〜１−１１の各々のメモリセルアレイ２上に配置されることが好ましい。
【図面の簡単な説明】
【００５３】
【図１】図１は、ＳＲＡＭマクロ１の構成を示している。
【図２】図２は、一例として、ＳＲＡＭマクロ１のメモリセルアレイ２のメモリセル３の構成を示している。
【図３】図３は、一例として、ＳＲＡＭマクロ１のカラム系周辺回路６のセンスアンプ回路８の構成を示している。
【図４】図４は、半導体集積回路装置の構成を示している。
【図５】図５は、一例として、ＳＲＡＭマクロ１のカラム系周辺回路６のセンスアンプ回路８のレイアウトを示している。
【図６】図６は、本発明の第１実施形態による半導体集積回路装置の構成を示している。
【図７】図７は、本発明の半導体集積回路装置のレイアウト方法を示すフローチャートである。
【図８】図８は、図７の通過配線配置処理（ステップＳ３）を示すフローチャートである。
【図９Ａ】図９Ａは、図８のレイアウト変更処理（ステップＳ１２）を説明するための図である。
【図９Ｂ】図９Ｂは、図８のレイアウト変更処理（ステップＳ１２）を説明するための図である。
【図１０】図１０は、図８の通過配線修正処理（ステップＳ１４）を説明するための図である。
【図１１】図１１は、本発明の第２実施形態による半導体集積回路装置の構成を示している。
【図１２】図１２は、本発明の第３実施形態による半導体集積回路装置の構成を示している。
【符号の説明】
【００５４】
１    ＳＲＡＭマクロ（メモリマクロ）、
１−１〜１−Ｌ    ＳＲＡＭマクロ（メモリマクロ）、
２    メモリセルアレイ、
３    メモリセル、
４    アドレス制御回路、
５    デコード回路、
６    カラム系周辺回路、
７    入出力回路、
８    センスアンプ回路、
８−１〜８−ｎ    センスアンプ部、
１１    ゲート電極、
１２    デジット線電位供給線、
２０−１〜２０−Ｍ    通過配線、
２０−１−１〜２０−５−１    元経路通過配線、
２０−１−２〜２０−５−２    中継経路通過配線、
２０−１−３〜２０−５−３    修正経路通過配線、
２０−１−４〜２０−５−４    中継経路通過配線、
２０−１−５〜２０−５−５    元経路通過配線、
３０    通過配線（アドレス制御回路通過配線）、
４０    端子、
６０    ＬＣＤチップ、
７０    チップ、
１２０−１〜１２０−Ｍ    通過配線、
１３０−１〜１３０−Ｎ    通過配線、
ＤＴ１〜ＤＴｎ    デジット線、
ＤＢ１〜ＤＢｎ    デジット線（デジット線バー）、
ＷＬ１〜ＷＬｍ    ワード線、
Ｉ１１、Ｉ２１    インバータ、
Ｎ１１、Ｎ２１    トランジスタ、
Ｔｒ１〜Ｔｒ３    トランジスタ、
Ｓｐ    プリチャージ信号、
Ｖｄ    デジット線電位、
【図１】
2008205092.tif 000003
【図２】
2008205092.tif 000004
【図３】
2008205092.tif 000005
【図４】
2008205092.tif 000006
【図５】
2008205092.tif 000007
【図６】
2008205092.tif 000008
【図７】
2008205092.tif 000009
【図８】
2008205092.tif 000010
【図９Ａ】
2008205092.tif 000011
【図９Ｂ】
2008205092.tif 000012
【図１０】
2008205092.tif 000013
【図１１】
2008205092.tif 000014
【図１２】
2008205092.tif 000015