(57)【要約】【課題】電源電圧感度が小さく、周波数可変範囲が広く、ジッタ・位相ノイズ性能に優れ、等間隔の複数位相を持った差動信号を生成可能な発振回路を提供する。【解決手段】発振回路１００は、３個のインバータが環状に縦続接続され、縦続接続されて形成される３個のノードを含む偶数個の３段インバータリング１１０，１２０と、複数の３段インバータリング１１０，１２０の対応するノード間を接続してインバータリング同士を結合して一定の位相関係を与える複数のインバータ対１３０，１４０，１５０により形成されるインバータ群と、インバータリングおよびインバータ群のインバータが接続された電流源とを有する。【選択図】図５
2008205580.tif 000002
【特許請求の範囲】
【請求項１】
奇数個のインバータが環状に縦続接続され、当該縦続接続されて形成される奇数個のノードを含む複数のインバータリングと、
前記複数のインバータリングの対応するノード間に接続され、インバータリング同士を結合して一定の位相関係を与えるインバータ群と、
前記インバータリングおよびインバータ群のインバータが接続された電流源と
を有する発振回路。
【請求項２】
前記インバータ群は、
前記複数のインバータリングの対応するノード間を、接続方向を逆にして接続された一対のインバータによるインバータ対を複数含む
請求項１記載の発振回路。
【請求項３】
前記電流源は、
前記各インバータの電源入力端子が共通に接続される共通ノードを含み、
前記共通ノードを介して各インバータに供給される電源電流の総和を一定に保する機能を有する
請求項１記載の発振回路。
【請求項４】
前記電流源は、入力される制御信号に応じて前記電源電流の総和を変化させる
請求項３記載の発振回路。
【請求項５】
前記各インバータは、直列に接続された第１導電型の第１トランジスタおよび第２導電型の第２トランジスタを有し、
前記第１トランジスタおよび第２トランジスタの直列回路の一端が前記共通ノードに接続される
請求項３に記載の発振回路。
【請求項６】
３個のインバータが環状に縦続接続され、当該縦続接続されて形成される３個のノードを含む偶数個の３段インバータリングと、
前記複数の３段インバータリングの対応するノード間に接続され、インバータリング同士を結合して一定の位相関係を与えるインバータ群と、
前記インバータリングおよびインバータ群のインバータが接続された電流源と
を有する発振回路。
【請求項７】
前記インバータ群は、
前記複数のインバータリングの対応するノード間を、接続方向を逆にして接続された一対のインバータによるインバータ対を複数含む
請求項６記載の発振回路。
【請求項８】
前記電流源は、
前記各インバータの電源入力端子が共通に接続される共通ノードを含み、
前記共通ノードを介して各インバータに供給される電源電流の総和を一定に保する機能を有する
請求項６記載の発振回路。
【請求項９】
前記電流源は、入力される制御信号に応じて前記電源電流の総和を変化させる
請求項８記載の発振回路。
【請求項１０】
前記各インバータは、直列に接続された第１導電型の第１トランジスタおよび第２導電型の第２トランジスタを有し、
前記第1トランジスタおよび第２トランジスタの直列回路の一端が前記共通ノードに接続される
請求項８に記載の発振回路。
【請求項１１】
２個の３段インバータリングと３個のインバータ対により発振コアが形成され、
前記発振コアは、
等間隔に分布した６相の信号を出力可能である
請求項７記載の発振回路。
【請求項１２】
２個の３段インバータリングと３個のインバータ対により発振コアが形成され、
前記発振コアは、
等間隔に分布した３つの差動信号を出力可能である
請求項７記載の発振回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、環状に縦続接続された反転回路を用いて発振信号を生成する発振回路に係り、特に発振周波数の制御が可能な発振回路に関するものである。
【背景技術】
【０００２】
スペクトラム精度の高い発振信号を生成したり、データ信号に周波数と位相をロックさせたクロック信号を発生したりするために、ＰＬＬ（phase-locked loop）回路は広く用いられている。携帯電話をはじめとする無線通信や、様々なケーブルを通したシリアル通信、ディスク媒体のデジタル記録データの再生系（リードチャネル）などがその例である。
【０００３】
ＰＬＬ回路に対する要求性能は、まずその出力信号の精度にある。熱雑音や素子固有の種々の雑音により出力信号の精度が低下するため、これを抑制することが望まれる。この精度を評価する指標として、一般にはジッタ性能や位相ノイズが広く用いられている。
【０００４】
ＰＬＬ回路の内部には、電圧制御型発振回路（voltage controlled oscillator：以下、ＶＣＯと記す）が設けられている。多くの場合、このＶＣＯがジッタや位相ノイズの主要因である。ＰＬＬの帯域調整によってジッタ性能を向上させる方法は補正によってノイズを減らす手法であるのに対し、ＶＣＯのジッタ性能を向上させることはノイズそのものを小さくすることに相当する。
【０００５】
集積可能なＶＣＯの構成としては、インダクタとキャパシタの共振回路を用いるＬＣＶＣＯとリングＶＣＯの２種類が存在する。
一般に、ＬＣＶＣＯの方がリングＶＣＯに比べてジッタ性能が優れている。
他方、リングＶＣＯは、広い周波数可変領域を持ち、互いに位相の異なる複数の出力信号を出すことが可能であり、更にインダクタを必要としない等の利点を持つ。そのため、ジッタ性能の要求がそれほど厳しくないアプリケーションにおいては、リングＶＣＯが広く使用されている。特にインダクタを必要としないことにより、余計な電磁場を発生して他の回路に影響を及ぼす不利益を著しく低減できるだけでなく、回路の面積を大幅に削減できることからコスト面において大きなメリットをもたらす。
以上の理由により、リングＶＣＯのジッタ・位相ノイズ性能を改善することが強く望まれる。
【０００６】
図１は、一般的なリングＶＣＯの構成例を示す図である。
一般にリングＶＣＯは、複数の互いに等価なＶＣＯセルＣＬを環状（リング状）に縦続接続した構成となっている。
このリングＶＣＯの発振周波数ｆｏは、ＶＣＯセルＣＬの遅延時間Ｔｄとその段数Ｎによって次式のように表せる。
【０００７】
［数１］
ｆｏ＝１／（２・Ｎ・Ｔｄ）  ・・・  （１）
【０００８】
また、各隣り合うＶＣＯセルＣＬの出力信号は（２π／Ｎ）［ｒａｄ］だけの位相差を持つ。
【０００９】
リングＶＣＯは、差動型とシングルエンド型の２つに大きく分けられる。
図２は、一般的なシングルエンド型ＶＣＯのセルの構成例を示す図である。
図２に示すＶＣＯセルＣＬ１は、ｎ型ＭＯＳトランジスタＮＴ１とｐ型ＭＯＳトランジスタＰＴ１を直列に接続したＣＭＯＳ構造を有しており、その電源側とグランド側に可変負荷ＬＤ１，ＬＤ２がそれぞれ接続されている。また、図２において、ＮＤ１，ＮＤ２は中間ノードを示している。
【００１０】
図２に示すＣＭＯＳ構造は、何れか片方のトランジスタのみで構成される１段アンプに置き換えてもよい。また、２つ可変負荷を片方のみにしてもよい。シングルエンド型ＶＣＯにおいてセルの段数Ｎを偶数にすると、隣り合うセルの出力信号が交互にハイレベルとローレベルになった状態で直流的に安定する（ラッチする）。そのため、シングルエンド型ＶＣＯを発振回路として動作させるためには、セルの段数Ｎを奇数にしなければならない。
【００１１】
図３は、一般的な差動型ＶＣＯのセルの構成例を示す。
図３に示すＶＣＯセルＣＬ２は、互いのソースが共通に接続されたｎ型ＭＯＳトランジスタＮＴ２およびＮＴ３と、その共通ソースからグランドＧＮＤに流れる電流を一定に保つ電流源Ｉ１と、ＭＯＳトランジスタＮＴ２およびＮＴ３の各ドレインと電源電圧ＶＤＤとの間に接続される負荷ＬＤ３およびＬＤ４を有する。ＭＯＳトランジスタＮＴ２およびＮＴ３のゲートに差動信号が入力され、そのドレインから位相反転された差動信号が出力される。また、図３において、ＮＤ３はテイルノード（tail node）を示している。
【００１２】
ところで、近年の研究により、（同一消費電流の元では）一般的にシングルエンド型ＶＣＯの方が差動型ＶＣＯに比べてジッタ・位相ノイズ性能に優れていることが知られている（非特許文献１、２を参照）。
【００１３】
しかしながら、シングルエンド型ＶＣＯには幾つかの欠点がある。
第一の欠点は、電源電圧に対する感度が高いことである。電源電圧が変動したり、あるいは電源電圧にノイズ（雑音）が含まれていたりすると、シングルエンド型ＶＣＯの特性は大きく変動し、ジッタ・位相ノイズ性能も大きく悪化することである。
第二の欠点は、そのままでは差動信号を出力できないことである。シングルエンド信号は、同一チップ上の他の回路からのノイズの影響を受けやすく、また、同時にそれらの回路にノイズを与えやすい。したがって、差動信号を要求するシステムは多い。
【００１４】
他方、差動型ＶＣＯは、上記の欠点を持たない代わりに、ジッタ・位相ノイズ性能がシングルエンド型ＶＣＯより劣る。これには複数の理由が考えられる。
第一に、たとえば差動型ＶＣＯでは発振振幅が小さい。これは電流源の存在によって振幅の最低電圧が制限されるためである。
第二に、シングルエンド型ＶＣＯでは電源ラインとグランドラインに対して対称な構造を取り得るのに対して、差動型ＶＣＯでは一般にこの対称性が失われている。このことにより、発振波形の立ち上がりと立下りの対称性が低下し、ジッタ・位相ノイズ性能が低下する。このような対称性の低下は、フリッカ雑音にも悪い効果を及ぼすことが知られている。
第三に、一般的な差動対の構造では、テイルノードＮＤ３の電圧が発振周波数の２倍の周波数で振動する。この振動は発振波形を歪ませ、その対称性と振幅をさらに損なわせるため、ジッタ・位相ノイズ性能を低下させる要因になる。
【００１５】
以上のように、シングルエンド型と差動型のリングＶＣＯは、互いに異なる長所と短所を持つ。これらの長所を併せ持てるような構成を実現すべく、従来より種々の研究がなされている（非特許文献３、４を参照）。
【非特許文献１】“Ｊｉｔｔｅｒ  ａｎｄ  Ｐｈａｓｅ  Ｎｏｉｓｅ  ｉｎ  Ｒｉｎｇ  Ｏｓｃｉｌｌａｔｏｒｓ”、  ＩＥＥＥ  Ｊｏｕｒｎａｌ  ｏｆ  Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ、  米国、  １９９９年６月、  ｖｏｌ．３４、  ｐ．７９０−８０４
【非特許文献２】“Ｏｓｃｉｌｌａｔｏｒ  Ｐｈａｓｅ  Ｎｏｉｓｅ  ：  Ａ  Ｔｕｔｏｒｉａｌ”、  ＩＥＥＥ  Ｊｏｕｒｎａｌ  ｏｆ  Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ、  米国、  ２０００年３月、  ｖｏｌ．３５、  ｐ．３２６−３３６
【非特許文献３】“Ａ  Ｔｈｒｅｅ−Ｓｔａｇｅ  Ｃｏｕｐｌｅｄ  Ｒｉｎｇ  Ｏｓｃｉｌｌａｔｏｒ  ｗｉｔｈ  Ｑｕａｄｒａｔｕｒｅ  Ｏｕｔｐｕｔｓ”、  ＩＥＥＥ  ＩＳＣＡＳ．２００１、  米国、  ２００１年３月、  ｖｏｌ．１、  ｐ．６−９
【非特許文献４】“Ａ  Ｃｏｕｐｌｅｄ  Ｔｗｏ−Ｓｔａｇｅ  Ｒｉｎｇ  Ｏｓｃｉｌｌａｔｏｒ”、  ＩＥＥＥ  ＭＷＳＣＡＳ．２００１、  米国、  ２００１年８月、  ｖｏｌ．２、  ｐ．８７８−８８１
【発明の開示】
【発明が解決しようとする課題】
【００１６】
非特許文献３および４では、図４に示すような、結合した２つのシングルエンド型リングから構成されるリングＶＣＯが提案されている。２つのシングルエンド型リング間に結合を持たせることにより、リング間にも位相差が生じ、その結果全体としては直交信号が生成されるというものである。図４においては、その基本ＶＣＯセルの構成を示す。
この技術は、シングルエンド型ＶＣＯであるために電源電圧変動に対する感度は依然として高い。また、電源ラインとグランドラインに対する構造の対称性がなく、ジッタ・位相ノイズ特性も優れないという問題が残る。
【００１７】
本発明は、電源電圧感度が小さく、周波数可変範囲が広く、ジッタ・位相ノイズ性能に優れ、等間隔の複数位相を持った差動信号を生成可能な発振回路を提供することにある。
【課題を解決するための手段】
【００１８】
本発明の第１の観点に係る発振回路は、奇数個のインバータが環状に縦続接続され、当該縦続接続されて形成される奇数個のノードを含む複数のインバータリング（主ループ）と、前記複数のインバータリングの対応するノード間に接続され、インバータリング同士を結合して一定の位相関係を与えるインバータ群（副ループ）と、前記インバータリングおよびインバータ群のインバータが接続された電流源とを有する。
【００１９】
本発明の第２の観点は、３個のインバータが環状に縦続接続され、当該縦続接続されて形成される３個のノードを含む偶数個の３段インバータリングと、前記複数の３段インバータリングの対応するノード間に接続され、インバータリング同士を結合して一定の位相関係を与えるインバータ群と、前記インバータリングおよびインバータ群のインバータが接続された電流源とを有する。
【００２０】
好適には、前記インバータ群は、前記複数のインバータリングの対応するノード間を、接続方向を逆にして接続された一対のインバータによるインバータ対を複数含む。
【００２１】
好適には、前記電流源は、前記各インバータの電源入力端子が共通に接続される共通ノードを含み、前記共通ノードを介して各インバータに供給される電源電流の総和を一定に保する機能を有する。
【００２２】
好適には、前記電流源は、入力される制御信号に応じて前記電源電流の総和を変化させる。
【００２３】
好適には、前記各インバータは、直列に接続された第１導電型の第１トランジスタおよび第２導電型の第２トランジスタを有し、前記第1トランジスタおよび第２トランジスタの直列回路の一端が前記共通ノードに接続される。
【００２４】
好適には、２個の３段インバータリングと３個のインバータ対により発振コアが形成され、前記発振コアは、等間隔に分布した６相の信号を出力可能である（互いに６０度位相がずれた６つの信号を出力可能である）。
【００２５】
好適には、２個の３段インバータリングと３個のインバータ対により発振コアが形成され、前記発振コアは、等間隔に分布した３つの差動信号を出力可能である（互いに６０度位相がずれた３つの差動信号を出力可能である）。
【００２６】
本発明によれば、奇数段、たとえば３段のインバータリングは非常に高速な発振器となる。
したがって、発振回路は高速で発振することができる。
また、インバータ対は、カップリングインバータ（ラッチ）として機能し、これにより偶数個、たとえば２つの３段インバータリングは独立に発振するのではなく、互いに同期する。
このことにより、等間隔に分布した６相が得られる。これはまた、差動信号を３種類得られるということである。
【発明の効果】
【００２７】
本発明によれば、電源電圧感度が小さく、周波数可変範囲が広く、ジッタ・位相ノイズ性能に優れ、等間隔の複数位相を持った差動信号を生成する高速なリング発振回路やそれを用いたＰＬＬを実現することが可能である。
【発明を実施するための最良の形態】
【００２８】
以下、本発明の実施形態を図面に関連付けて説明する。
【００２９】
図５は、本発明の実施形態に係る発振回路の発振コアの構成の一例を示す図である。
図６は、発振回路を構成するインバータ（反転回路）の構成の一例を示す図である。
図７および図８は、各インバータの電源電流を制御するための電流源回路の一例を示す図である。
【００３０】
本発振回路１００は、基本的に、シングルエンド型と差動型の双方の長所を併せ持つリングＶＣＯ回路として形成される。
【００３１】
この発振回路（発振コア）１００は、偶数個（図５の例では２個）の第１および第２の３段インバータリング（たとえば主ループを形成する）１１０，１２０、複数の３段インバータリング１１０，１２０の対応するノード間に接続され、インバータリング同士を結合して一定の位相関係を与える第１、第２、および第３のインバータ対１３０，１４０，１５０、および制御用電流源１６０を主構成要素として有している。なお、インバータ対１３０，１４０，１５０によりインバータ（対）群（たとえば副ループを形成する）が形成される。
これらの構成要素に関して以下で述べる。
【００３２】
第１の３段インバータリング１１０は、３つのインバータ（反転回路）１１１，１１２，１１３をリング状（環状）に縦続接続して形成されている。
インバータ１１１の出力端子とインバータ１１２の入力端子が接続され、その接続点によりノードＮＤ１１１が形成されている。このノードＮＤ１１１を含むインバータ１１１の出力端子とインバータ１１２の入力端子との接続経路をラインＬ１１１とする。
インバータ１１２の出力端子とインバータ１１３の入力端子が接続され、その接続点によりノードＮＤ１１２が形成されている。このノードＮＤ１１２を含むインバータ１１２の出力端子とインバータ１１３の入力端子との接続経路をラインＬ１１２とする。
インバータ１１３の出力端子とインバータ１１１の入力端子が接続され、その接続点によりノードＮＤ１１３が形成されている。このノードＮＤ１１３を含むインバータ１１３の出力端子とインバータ１１１の入力端子との接続経路をラインＬ１１３とする。
【００３３】
第２の３段インバータリング１２０は、３つのインバータ（反転回路）１２１，１２２，１２３をリング状（環状）に縦続接続して形成されている。
インバータ１２１の出力端子とインバータ１２２の入力端子が接続され、その接続点によりノードＮＤ１２１が形成されている。このノードＮＤ１２１を含むインバータ１２１の出力端子とインバータ１２２の入力端子との接続経路をラインＬ１２１とする。
インバータ１２２の出力端子とインバータ１２３の入力端子が接続され、その接続点によりノードＮＤ１２２が形成されている。このノードＮＤ１２２を含むインバータ１２２の出力端子とインバータ１２３の入力端子との接続経路をラインＬ１２２とする。
インバータ１２３の出力端子とインバータ１２１の入力端子が接続され、その接続点によりノードＮＤ１２３が形成されている。このノードＮＤ１２３を含むインバータ１２３の出力端子とインバータ１２１の入力端子との接続経路をラインＬ１２３とする。
【００３４】
第１のインバータ対１３０は、インバータ１３１および１３２を有する。
インバータ１３１の入力端子が第１の３段インバータリング１１０のノードＮＤ１１１に接続され、出力端子が第２の３段インバータリング１２０のノードＮＤ１２２に接続されている。このインバータ１３１を含むノードＮＤ１１１とＮＤ１２２との接続経路をラインＬ１３１とする。
インバータ１３２の入力端子が第２の３段インバータリング１２０のノードＮＤ１２２に接続され、出力端子が第１の３段インバータリング１１０のノードＮＤ１１１に接続されている。このインバータ１３２を含むノードＮＤ１２２とＮＤ１１１との接続経路をラインＬ１３２とする。
【００３５】
第２のインバータ対１４０は、インバータ１４１および１４２を有する。
インバータ１４１の入力端子が第１の３段インバータリング１１０のノードＮＤ１１３に接続され、出力端子が第２の３段インバータリング１２０のノードＮＤ１２１に接続されている。このインバータ１４１を含むノードＮＤ１１３とＮＤ１２１との接続経路をラインＬ１４１とする。
インバータ１４２の入力端子が第２の３段インバータリング１２０のノードＮＤ１２１に接続され、出力端子が第１の３段インバータリング１１０のノードＮＤ１１３に接続されている。このインバータ１４２を含むノードＮＤ１２１とＮＤ１１３との接続経路をラインＬ１４２とする。
【００３６】
第３のインバータ対１５０は、インバータ１５１および１５２を有する。
インバータ１５１の入力端子が第１の３段インバータリング１１０のノードＮＤ１１２に接続され、出力端子が第２の３段インバータリング１２０のノードＮＤ１２３に接続されている。このインバータ１５１を含むノードＮＤ１１２とＮＤ１２３との接続経路をラインＬ１５１とする。
インバータ１５２の入力端子が第２の３段インバータリング１２０のノードＮＤ１２３に接続され、出力端子が第１の３段インバータリング１１０のノードＮＤ１１３に接続されている。このインバータ１５２を含むノードＮＤ１２３とＮＤ１１２との接続経路をラインＬ１５２とする。
【００３７】
このように、第１、第２、および第３のインバータ対１３０，１４０、および１５０は、複数の３段インバータリング１１０と１２０とを結び合わせ一定の位相関係を与えるカップリングインバータ（ラッチ）として機能する。
【００３８】
この発振回路１００の基本単位となるインバータ１１１〜１１３、１２１〜１２３、１３１，１３２、１４１，１４２、１５１，１５２は、たとえば図６に示すようなＣＭＯＳインバータ２００により構成される。
【００３９】
ＣＭＯＳインバータ２００は、ノードＮＤ２０１とＮＤ２０２との間に直列接続されたｐ型（たとえば第１導電型）のＭＯＳトランジスタ２０１とｎ型（第２導電型）のＭＯＳトランジスタ２０２を有する。
ＭＯＳトランジスタ２０１のソースはノードＮＤ２０１に接続され、そのドレインは出力端子ＯＵＴに接続され、そのゲートは入力端子ＩＮに接続される。ＭＯＳトランジスタ２０２のソースはノードＮＤ２０２に接続され、そのドレインは出力端子ＯＵＴに接続され、そのゲートは入力端子に接続される。
入力端子ＩＮの電圧がハイレベルになると、ＭＯＳトランジスタ２０２がオン、ＭＯＳトランジスタ２０１がオフするため、出力端子ＯＵＴはローレベルになる。逆に入力端子ＩＮの電圧がローレベルになると、ＭＯＳトランジスタ２０１がオン、ＭＯＳトランジスタ２０２がオフするため、出力端子ＯＵＴはハイレベルになる。
【００４０】
各インバータ１１１〜１１３、１２１〜１２３、１３１，１３２、１４１，１４２、１５１，１５２のＭＯＳトランジスタ２０２のソース（すなわち負側の電源入力端子）が、共通のノードＮＤ１６１に接続される。あるいはＭＯＳトランジスタ２０１のソース（正側の電源入力端子）が、共通のノードＮＤ１６２に接続される。
【００４１】
そして、本発振回路１００は、図７（Ａ）に示すように、ノードＮＤ２０２と基準電位（たとえば接地電位）ＶＳＳとの間に接続される電流源１６１、あるいはノードＮＤ２０１と電源電圧ＶＤＤの供給ラインとの間に接続される電流源１６２を有する。
電流源回路１６１，１６２は、共通ノードＮＤ１６１，ＮＤ１６２を介して各インバータに供給される電源電流の総和を一定に保つ。また、電流源１６１，１６２は、入力される制御信号ＶＣＮＴに応じて、この電源電流の総和を変化させることが可能である。
電流源回路１６１，１６２は、たとえば図７（Ａ），（Ｂ）に示すように、制御信号ＶＣＮＴに応じて、ノードＮＤ１６１から基準電位ＶＳＳ、あるいは電源電位ＶＤＤからノードＮＤ１６２へ流れる電流を変化させる。
【００４２】
図７（Ａ）の電流源１６１のみを使う際には電流源の吸込みノードＮＤ１６１は発振コアのインバータ１１１〜１１３、１２１〜１２３、１３１，１３２、１４１，１４２、１５１，１５２の全てのＮ側ソースノードＮＤ２０２と短絡する。発振コアのインバータのＰ側ソースノードＮＤ２０１は電源電位ＶＤＤに短絡する。
逆に、図７（Ｂ）の電流源１６２のみを使う際には電流源の注入ノードＮＤ１６２は発振コアのインバータ１１１〜１１３、１２１〜１２３、１３１，１３２、１４１，１４２、１５１，１５２の全てのＰ側ソースノードＮＤ２０１と短絡する。発振コアのインバータのＮ側ソースノードＮＤ２０２はグラウンドに短絡する。
本実施形態に係る発振回路１００では、制御信号ＶＣＮＴに応じて電流源１６１，１６２の電流を変化させることにより、発振回路の周波数を制御する。
【００４３】
図８（Ａ），（Ｂ）に示すように、電流源１６１は、ＮＭＯＳトランジスタＮＴ１６１により構成可能である。
この場合、ＮＭＯＳトランジスタＮＴ１６１のドレインがノードＮＤ１６１に接続され、ソースが基準電位ＶＳＳに接続され、ゲートが制御信号ＶＣＮＴの供給ラインに接続される。
【００４４】
また、図８（Ｃ），（Ｄ）に示すように、電流源１６２は、ＰＭＯＳトランジスタＰＴ１６２により構成可能である。
この場合、ＰＭＯＳトランジスタＰＴ１６１のドレインがノードＮＤ１６２に接続され、ソースが電源電位ＶＤＤに接続され、ゲートが制御信号ＶＣＮＴの供給ラインに接続される。
【００４５】
以下、制御電流源を省略し、図５に示すように、第１および第２の３段インバータリング１１０，１２０とインバータ対１３０，１４０，１５０により形成される発振コアに関して述べる。
また、図の簡便のため、図９に示すように、インバータを矢印付の線で表す。
図９は、たとえば図５の発振コアを第１の実施形態として表したものである。
また、図１０（Ａ），（Ｂ），（Ｃ）は、図９を分解して示す図であって、図１０（Ａ），（Ｂ）が３段インバータリングを、図１０（Ｃ）がカップリングラッチ（インバータ対）を示している。
【００４６】
この例では、３段インバータリング１１０，１２０を正三角形の各辺Ｌ１１１，Ｌ１１２，Ｌ１１３、Ｌ１２１，Ｌ１２２，Ｌ１２３、その３段インバータリング１１０，１２０のノードＮＤ１１１，ＮＤ１１２，ＮＤ１１３、ＮＤ１２１，ＮＤ１２２，ＮＤ１２３を正三角形の各頂点とみなして、それらを図９に示すように、等回転角で円周上に配置したときに、対角に来るノード同士をそれぞれインバータ対１３０，１４０，１５０で接続するというものである。
このようにして互いに接続関係の無かった３段インバータリング１１０，１２０はインバータ（対）群で互いに関連付けられる。
この図はまた各ノードの位相関係を示している。すなわち、この図はこの発振回路が互いに360/6=60度だけ位相がずれた6つの信号を出力することを表す。これは互いに60度位相のずれた３つの差動信号を出力するということもできる。
【００４７】
ここで、本発明の実施形態に係る特性に関して述べる。図５、図９、図１０で示されるように、本実施形態は複数の３段インバータリングとそれらを結び合わせるカップリングインバータ（ラッチ）により形成される。
【００４８】
よく知られているように、３段インバータリングは非常に高速な発振器となる。
したがって、本実施形態に係る発振回路１００は高速で発振することができる。
また、カップリングインバータ（ラッチ）により２つの３段インバータリングは独立に発振するのではなく、互いに同期する。
このことにより、等間隔に分布した６相が得られる。これはまた、差動信号を３種類得られるということである。
さらに、発振コアが全て電源とグランドに対して対称な構造を持つインバータで構成されるために、発振波形の対称性が良く、位相ノイズ・ジッタ特性も良好となる。また、電流源制御であるために、電源耐性にも優れ、周波数可変範囲も広い。
【００４９】
以上説明したように、本実施形態によれば、偶数個（図５の例では２個）の第１および第２の３段インバータリング１１０，１２０、複数の３段インバータリング１１０，１２０の対応するノード間に接続され、インバータリング同士を結合して一定の位相関係を与える第１、第２、および第３のインバータ対１３０，１４０，１５０、および制御用電流源１６０を主構成要素として有していることから、電源電圧感度が小さく、周波数可変範囲が広く、ジッタ・位相ノイズ性能に優れ、等間隔の複数位相を持った差動信号を生成する高速なリング発振回路やそれを用いたＰＬＬを実現することが可能である。
【００５０】
なお、図９および図１０の構成を第１の実施形態として説明したが、第２の実施形態として、たとえば図１１（Ａ）、（Ｂ）に示すように、図９の第１実施形態に加え、上記円周上を回転するようにインバータを配置する。
図１１（Ａ），（Ｂ）は、２個の３段インバータリングの場合の構成を２種示している。これらの２種の構成は、その円周上のインバータの回転方向が３段リングインバータと同じ回転方向か逆の回転方向かで異なる。
【００５１】
図１１（Ａ）に例では、第１の３段インバータリング１１０のノードＮＤ１１１と第２の３段インバータリング１２０のノードＮＤ１２１とがこの方向にインバータ１７１を介して接続され、第２の３段インバータリング１２０のノードＮＤ１２１と第１の３段インバータリング１１０のノードＮＤ１１２とがこの方向にインバータ１７２を介して接続され、第１の３段インバータリング１１０のノードＮＤ１１２と第２の３段インバータリング１２０のノードＮＤ１２２とがこの方向にインバータ１７３を介して接続され、第２の３段インバータリング１２０のノードＮＤ１２２と第１の３段インバータリング１１０のノードＮＤ１１３とがこの方向にインバータ１７４を介して接続され、第１の３段インバータリング１１０のノードＮＤ１１３と第２の３段インバータリング１２０のノードＮＤ１２３とがこの方向にインバータ１７５を介して接続され、第２の３段インバータリング１２０のノードＮＤ１２３と第１の３段インバータリング１１０のノードＮＤ１１１とがこの方向にインバータ１７６を介して接続されている。
【００５２】
図１１（Ｂ）に例では、第１の３段インバータリング１１０のノードＮＤ１１１と第２の３段インバータリング１２０のノードＮＤ１２３とがこの方向にインバータ１８１を介して接続され、第２の３段インバータリング１２０のノードＮＤ１２３と第１の３段インバータリング１１０のノードＮＤ１１３とがこの方向にインバータ１８２を介して接続され、第１の３段インバータリング１１０のノードＮＤ１１３と第２の３段インバータリング１２０のノードＮＤ１２２とがこの方向にインバータ１８３を介して接続され、第２の３段インバータリング１２０のノードＮＤ１２２と第１の３段インバータリング１１０のノードＮＤ１１２とがこの方向にインバータ１８４を介して接続され、第１の３段インバータリング１１０のノードＮＤ１１２と第２の３段インバータリング１２０のノードＮＤ１２１とがこの方向にインバータ１８５を介して接続され、第２の３段インバータリング１２０のノードＮＤ１２１と第１の３段インバータリング１１０のノードＮＤ１１１とがこの方向にインバータ１８６を介して接続されている。
【００５３】
この第２の実施形態の構成においても、上述した第１の実施形態の効果と同様の効果を得ることができる。
【図面の簡単な説明】
【００５４】
【図１】一般的なリングＶＣＯの構成例を示す図である。
【図２】一般的なシングルエンド型ＶＣＯのセルの構成例を示す図である。
【図３】一般的な差動型ＶＣＯのセルの構成例を示す。
【図４】ＶＣＯの構成例を示す図である。
【図５】本発明の実施形態に係る発振回路のおける発振コアの構成の一例を示す図である。
【図６】図５に示す発振回路を構成するインバータ（反転回路）の構成の一例を示す図である。
【図７】各インバータの電源電流を制御するための電流源の例を示す図である。
【図８】電流源の具体的な構成例を示す図である。  図１に示す発振回路の異なるラッチ状態について説明するための図である。
【図９】第１の実施形態として図５の発振コアをインバータを矢印付の線で表した図である。
【図１０】図９を分解して示す図である。
【図１１】第２の実施形態として発振コアをインバータを矢印付の線で表した図である。
【符号の説明】
【００５５】
１００・・・発振回路（発振コア）、１１０・・・第１の３段インバータリング、１２０・・・第２のインバータリング、１３０・・・第１のインバータ対、１４０・・・第２のインバータ対、１５０・・・第３のインバータ対、１６０，１６１，１６２・・・電流源、１１１〜１１３、１２１〜１２３、１３１，１３２、１４１，１４２、１５１，１５２、１７１〜１７６，１８１〜１８６・・・インバータ、ＮＤ１１１，ＮＤ１１２，ＮＤ１１３、ＮＤ１２１，ＮＤ１２２，ＮＤ１２３・・・ノード、ＮＤ１６１，ＮＤ１６２、ＮＤ２０１,ＮＤ２０２・・・ノード、２０１・・・ｐ型ＭＯＳトランジスタ、２０２・・・ｎ型ＭＯＳトランジスタ。
【図１】
2008205580.tif 000003
【図２】
2008205580.tif 000004
【図３】
2008205580.tif 000005
【図４】
2008205580.tif 000006
【図５】
2008205580.tif 000007
【図６】
2008205580.tif 000008
【図７】
2008205580.tif 000009
【図８】
2008205580.tif 000010
【図９】
2008205580.tif 000011
【図１０】
2008205580.tif 000012
【図１１】
2008205580.tif 000013