(57)【要約】【課題】コア基板に設けられた回路基板とその上に搭載する回路との間の接続不良を低減し、多層素子搭載用基板としての信頼性を向上させる。【解決手段】素子搭載用基板は、基板１と、この基板１上に設けられた保護層２と、この保護層２上に設けられた絶縁層３と、この絶縁層３に形成された導電層５（導電部５ａ〜５ｃ）とからなる回路基板６、および、この回路基板６の上に搭載され、基材７と、この基材７の下面に設けられた導電層８（導電部８ａ，８ｂ）と、基材７の上面に設けられた導電層９（導電部９ａ）とからなる回路基板１０とを備える。ここで、回路基板１０を回路基板６に圧着することにより、導電部８ａは導電部５ａとともに絶縁層３内に積層して埋設され、導電部８ａと導電部５ａとは絶縁層３内で接続部１１を形成し、回路基板１０と回路基板６とを電気的に接続している。【選択図】図１
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【特許請求の範囲】
【請求項１】
絶縁層に埋設された第１の導電部を有する第１の回路基板と、
前記絶縁層の上に設けられ、第２の導電部を有する第２の回路基板と、
を備え、
前記第２の導電部が前記絶縁層内に埋設された状態で、前記第１の導電部と電気的に接続されていることを特徴とする素子搭載用基板。
【請求項２】
前記第１の導電部と前記第２の導電部とは同一の金属からなる、請求項１に記載の素子搭載用基板。
【請求項３】
前記第１の回路基板が搭載された金属基板をさらに備えることを特徴とする請求項１または２に記載の素子搭載用基板。
【請求項４】
第１の回路基板の絶縁層の上に第１の導電部を形成する第１の工程と、
第２の導電部を有する第２の回路基板を用意し、この第２の導電部を前記第１の導電部と接触させた状態で前記第２の回路基板に圧力を加える、前記第２の導電部を前記第１の導電部とともに前記絶縁層内に押し込むことにより、前記第２の回路基板を前記第１の回路基板上に固定する第２の工程と、
を備える特徴とした素子搭載用基板の製造方法。
【請求項５】
前記第２の工程は、前記第１の回路基板と前記第２の回路基板とを前記絶縁層が半硬化の状態で圧着するステップと、前記絶縁層を加熱して硬化するステップと、を含む、請求項４に記載の素子搭載用基板の製造方法。
【請求項６】
前記圧着するステップでは、前記第２の導電部が前記第１の導電部を覆うように配置された状態で圧着している、請求項４または５に記載の素子搭載用基板の製造方法。
【請求項７】
前記第１の工程では、前記第１の導電部の断面形状を前記第１の回路基板の外側に向かって上部が細くなる台形状に加工し、
前記圧着するステップでは、前記第１の導電部と前記第２の導電部の接続面における前記第２の導電部の大きさが、同接続面における前記第１の導電部の大きさよりも小さい状態で圧着している、請求項４または５に記載の素子搭載用基板の製造方法。
【請求項８】
請求項１乃至３のいずれか１項に記載の素子搭載用基板と、
前記素子搭載用基板の上に搭載された半導体素子と、
を備えることを特徴とする半導体モジュール。
【請求項９】
前記絶縁層の上に設けられ、前記第２の導電部に印加される電圧より高い電圧が印加される第３の導電部をさらに備え、
前記半導体素子が前記第３の導電部が設けられた領域に実装されていることを特徴とする請求項８に記載の半導体モジュール。
【請求項１０】
コア基板と、
前記コア基板の一方の主面に設けられた第１の配線構造と、
前記コア基板の他方の主面に設けられた第２の配線構造と、
を備え、
前記第１の配線構造または前記第２の配線構造のうち、少なくとも一方が、
絶縁層に埋設された第１の導電部を有する第１の回路基板と、
前記絶縁層の上に設けられ、第２の導電部を有する第２の回路基板と、
を含み、
前記第２の導電部が前記絶縁層内に埋設された状態で、前記第１の導電部と電気的に接続されていることを特徴とする素子搭載用基板。
【請求項１１】
前記第１の導電部と前記第２の導電部とは同一の金属からなる、請求項１０に記載の素子搭載用基板。
【請求項１２】
前記コア基板が、金属で形成されていることを特徴とする請求項１０または１１に記載の素子搭載用基板。
【請求項１３】
前記コア基板が、絶縁層で形成されていることを特徴とする請求項１０または１１に記載の素子搭載用基板。
【請求項１４】
請求項１０乃至１３のいずれか１項に記載の素子搭載用基板と、
前記素子搭載用基板の第１の配線構造および第２の配線構造上に搭載された半導体素子と、
を備えることを特徴とする半導体モジュール。
【請求項１５】
第１の回路基板の絶縁層の上に設けられ、第２の導電部に印加される電圧より高い電圧が印加される第３の導電部をさらに備え、
前記半導体素子が前記第３の導電部が設けられた領域に実装されていることを特徴とする請求項１４に記載の半導体モジュール。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、素子搭載用基板、その製造方法および半導体モジュールに関する。
【背景技術】
【０００２】
携帯電話、ＰＤＡ、ＤＶＣ、及びＤＳＣといったポータブルエレクトロニクス機器の高機能化が加速するなか、こうした製品が市場で受け入れられるためには小型・軽量化が必須となっており、その実現のために高集積のシステムＬＳＩが求められている。一方、これらのエレクトロニクス機器に対しては、より使い易く便利なものが求められており、機器に使用されるＬＳＩに対し、高機能化および高性能化が要求されている。このため、ＬＳＩチップの高集積化にともないそのＩ／Ｏ数が増大する一方でパッケージ自体の小型化要求も強く、これらを両立させるために、半導体部品の高密度な基板実装に適合した半導体パッケージの開発が強く求められている。近年では、こうした高密度化の要請に対応するために、ＬＳＩチップを搭載する回路基板側でもその多層化や微細化が行われている。たとえば、微細配線を形成したフィルム配線板（樹脂フィルム）を、接着層（接着剤層）を介してコア基板（フレキシブル回路基板）に貼り付けて多層配線基板を製造する方法が提案されている（特許文献１参照）。この方法によれば、微細配線を形成するのに適した別工程でフィルム配線板を形成することが可能で、また、良品のみを選別して貼り付けることにより高収率を達成することが可能になる。
【０００３】
図７は上記特許文献１に開示された従来の素子搭載用基板の構造を概略的に示した断面図である。従来の素子搭載用基板（多層配線基板）は、回路パターン１０３が形成されたフレキシブル回路基板１０１と、片面または両面に回路パターン１０４が形成され、一方の面に電気的接続可能な突起部分１０６を形成した樹脂フィルム１０２と、フレキシブル回路基板１０１および樹脂フィルム１０２の間で、非導電性接着ペーストが硬化して形成される接着剤層１１０とで構成される。突起部分１０６は、接着剤層１１０で固着され、フレキシブル回路基板１０１上の回路パターン１０３と樹脂フィルム１０２上の回路パターン１０４とを電気的に接続している。
【特許文献１】特開２００４−２０７２６５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上述した従来の素子搭載用基板では、接着剤層１１０とフレキシブル回路基板１０１とが異なる材料から成り、各材料の熱膨張係数が異なるため温度変化に応じて両者の界面には熱応力が発生しやすい。したがって、素子搭載用基板に熱が加わった場合には、接着剤層１１０とフレキシブル回路基板１０１との接合箇所で剥離が発生する恐れがあり、これによりフレキシブル回路基板１０１上の回路パターン１０３および樹脂フィルム１０２上の回路パターン１０４との接続信頼性が低下する懸念があった。
【０００５】
また、樹脂フィルム１０２とフレキシブル回路基板１０１とを接着剤層１１０を介して貼り合わせる際、接着剤層１１０の流動性の低さが原因となって樹脂フィルム１０２上の突起部分１０６とフレキシブル回路基板１０１上の回路パターン１０３との界面に接着剤層１１０の残膜が介在することがあり、これによってもフレキシブル回路基板１０１上の回路パターン１０３および樹脂フィルム１０２上の回路パターン１０４との接続信頼性の低下が懸念される。
【０００６】
本発明はこうした状況に鑑みてなされたものであり、その目的は、回路基板とその上に搭載する回路基板との間の接続信頼性に優れた多層素子搭載用基板およびその製造技術を提供することにある。
【課題を解決するための手段】
【０００７】
本発明のある態様は素子搭載用基板である。当該素子搭載用基板は、絶縁層に埋設された第１の導電部を有する第１の回路基板と、絶縁層の上に設けられ、第２の導電部を有する第２の回路基板と、を備え、第２の導電部が絶縁層内に埋設された状態で、第１の導電部と電気的に接続されていることを特徴とする。
【０００８】
この態様によれば、第２の導電部が第１の導電部とともに絶縁層内に埋設され、両者がこの絶縁層によって固定されているので、素子搭載用基板に加わる熱応力に対する接続信頼性（第１の導電部と第２の導電部との間の接続信頼性）が向上する。
【０００９】
上記構成において、第１の導電部と第２の導電部とは同一の金属からなることが好ましい。この構成によれば、第１の導電部と第２の導電部の熱膨張係数が同じになるので、素子搭載用基板の熱応力に対する接続信頼性をさらに向上させることができる。
【００１０】
上記構成において、第１の回路基板が搭載された金属基板をさらに備えてもよい。
【００１１】
本発明の他の態様は素子搭載用基板の製造方法である。当該素子搭載用基板の製造方法は、第１の回路基板の絶縁層の上に第１の導電部を形成する第１の工程と、第２の導電部を有する第２の回路基板を用意し、この第２の導電部を第１の導電部と接触させた状態で第２の回路基板に圧力を掛けて、第２の導電部を第１の導電部とともに絶縁層内に押し込むことにより、第２の回路基板を第１の回路基板上に固定する第２の工程と、を備えることを特徴とする。
【００１２】
この態様によれば、第２の導電部が第１の導電部とともに絶縁層内に埋設され、両者がこの絶縁層によって固定された回路基板を、第２の導電部を第１の導電部と接触させた状態で第２の回路基板に圧力を掛けて第１の回路基板の絶縁層内に押し込むことで形成するため、上記素子搭載用基板（第２の回路基板を第１の回路基板上に固定した回路基板）を製造する工程が簡便となる。このため、熱応力に対する接続信頼性（第１の導電部と第２の導電部との間の接続信頼性）の向上した素子搭載用基板を低コストで製造できる。また、第２の回路基板を第１の回路基板に固定する際、第２の導電部を第１の導電部とともに絶縁層内に埋設することによって、第２の導電部と第１の導電部との接続界面に絶縁層の残膜が発生するのを抑制しつつ、第２の導電部と第１の導電部とを接続することができる。この結果、熱応力に対する接続信頼性（第１の導電部と第２の導電部との間の接続信頼性）がさらに向上した素子搭載用基板を製造できる。
【００１３】
上記構成において、第２の工程は、第１の回路基板と第２の回路基板とを絶縁層が半硬化の状態で圧着するステップと、絶縁層を加熱して硬化するステップと、を含むことが好ましい。このようにすることで、第２の導電部と第１の導電部とを自己整合的に、且つ、容易に絶縁層内に埋設することが可能になる。このため、素子搭載用基板をさらに低コストで製造することができる。
【００１４】
上記構成において、圧着するステップでは、第２の導電部が第１の導電部を覆うように配置された状態で圧着していることが好ましい。このようにすることで、第２の導電部からの圧力が第１の導電部全体に均等に作用し、第２の導電部は第１の導電部全体を均等に絶縁層内に埋設することができるので、第２の導電部と第１の導電部との間の接続部を再現よく安定して製造することができるようになる。このため、素子搭載用基板の製造歩留まりを高くでき、素子搭載用基板を低コストで製造することができる。
【００１５】
上記構成において、第１の工程では、第１の導電部の断面形状を第１の回路基板の外側に向かって上部が細くなる台形状に加工し、圧着するステップでは、第１の導電部と第２の導電部の接続面における第２の導電部の大きさが、同接続面における第１の導電部の大
きさよりも小さい状態で圧着していることが好ましい。このようにすることで、圧着するステップにおいて、台形状に加工された第１の導電部の側面からその上面に向かって絶縁層が流動しやすくなり、第１の導電部と第２の導電部との接続部近傍における空隙（ボイド）の発生が抑制された素子搭載用基板を製造できるようになる。このため、素子搭載用基板の接続信頼性が向上し、素子搭載用基板の製造歩留まりを高くできるので、素子搭載用基板の製造コストを低減することができる。
【００１６】
本発明のさらに他の態様は、半導体モジュールである。当該半導体モジュールは、上述したいずれかの構成の素子搭載用基板と、素子搭載用基板の上に搭載された半導体素子と、を備えることを特徴とする。
【００１７】
上記構成において、絶縁層の上に設けられ、第２の導電部に印加される電圧より高い電圧が印加される第３の導電部をさらに備え、半導体素子が第３の導電部が設けられた領域に実装されていてもよい。
【００１８】
本発明のさらに他の態様は、素子搭載用基板である。当該素子搭載用基板は、コア基板と、コア基板の一方の主面に設けられた第１の配線構造と、コア基板の他方の主面に設けられた第２の配線構造と、を備え、第１の配線構造または第２の配線構造のうち、少なくとも一方が、絶縁層に埋設された第１の導電部を有する第１の回路基板と、絶縁層の上に設けられ、第２の導電部を有する第２の回路基板と、を含み、第２の導電部が絶縁層内に埋設された状態で、第１の導電部と電気的に接続されていることを特徴とする。
【００１９】
上記構成において、第１の導電部と第２の導電部とは同一の金属からなってもよい。また、コア基板が、金属で形成されていてもよい。また、コア基板が、絶縁層で形成されていてもよい。
【発明の効果】
【００２０】
本発明によれば、コア基板に設けられた回路基板とその上に搭載する回路との間の接続不良を低減し、多層素子搭載用基板としての信頼性を向上させることができる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明を具現化した実施形態について図面に基づいて説明する。なお、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００２２】
（第１実施形態）
図１は本発明の第１実施形態に係る素子搭載用基板の構成を示す概略断面図である。
【００２３】
第１実施形態の素子搭載用基板は、基板１と、この基板１上に設けられた保護層２と、この保護層２上に設けられた絶縁層３と、この絶縁層３に形成された導電層５（導電部５ａ〜５ｃ）とからなる回路基板６、および、この回路基板６の絶縁層３上に搭載され、基材７と、この基材７の下面に設けられた導電層８（導電部８ａ，８ｂ）と、基材７の上面に設けられた導電層９（導電部９ａ）とからなる回路基板１０とを備える。ここで、回路基板１０を回路基板６に圧着することにより、回路基板１０の導電層８（導電部８ａ，８ｂ）は回路基板６の絶縁層３内に埋設され、固着されている。特に、導電部８ａは導電部５ａと接触した状態で絶縁層３内に積層して埋設され、導電部８ａと導電部５ａとは絶縁層３内で接続部１１を形成し、回路基板１０と回路基板６とを電気的に接続している。
【００２４】
具体的には、基板１は、たとえば、銅（Ｃｕ）からなる金属板が採用され、回路基板６のコア基板として機能する。この基板１により回路基板６の放熱性（耐熱信頼性）を高めている。なお、基板１は、エポキシ系の絶縁材料からなる樹脂基板あるいは導電層と樹脂層とが交互に形成された回路基板であってもよい。
【００２５】
保護層２は、たとえば、エポキシ樹脂を主成分とする絶縁性樹脂からなり、基板１の上に約１０μｍの厚みで設けられている。この保護層２は、導電層５（特に導電部５ａ）に高電圧が印加された際の導電層５と基板１との間の絶縁耐圧を確保するための保護膜として機能する。なお、基板１として樹脂基板あるいは回路基板を採用した場合には、保護層２として基板１を水分などから保護する機能を有する耐湿性保護膜が採用される。
【００２６】
絶縁層３は、たとえば、エポキシ樹脂を主成分とする熱硬化性樹脂からなり、保護層２の上に約１５０μｍの厚みで設けられている。なお、素子搭載用基板の放熱性向上の観点から、絶縁層３は高熱伝導性を有することが望ましい。このため、絶縁層３は、銀、ビスマス、銅、アルミニウム、マグネシウム、錫、亜鉛およびこれらの合金などやシリカ、アルミナ、窒化ケイ素、窒化アルミニウムなどを高熱伝導性フィラーとして含有することが好ましい。
【００２７】
導電層５（導電部５ａ〜５ｃ）は、たとえば、銅やアルミニウムなどの金属が採用され
、その厚さは、たとえば、約３０μｍである。導電部５ａ〜５ｃの断面形状はいずれも矩形に加工されている。導電部５ａ，５ｂは回路基板１０の下方領域に設けられた配線パターンや電極（外部電極）などであり、この内の導電部５ａは回路基板１０の導電部８ａとともに絶縁層３内に積層して埋設された状態で、接続部１１を形成している。導電部５ｂは回路基板１０の導電層８と直接接続することなく、絶縁層３内の表面に埋設されている。また、導電部５ｃは回路基板１０が設けられた領域以外の配線パターンや電極（外部電極）などであり、回路基板６の絶縁層３内に埋設されることなく、絶縁層３の表面上に形成されている。
【００２８】
回路基板６は、上述した基板１と、この基板１上に設けられた保護層２と、この保護層２上に設けられた絶縁層３と、この絶縁層３に形成された導電層５（導電部５ａ〜５ｃ）とから構成されている。
【００２９】
基材７は、エポキシ系の絶縁材料からなる樹脂基板が採用され、回路基板１０のコア基板として機能する。なお、基材７は、その内部に複数の導電層やそれらを接続するための接続孔などを有していてもよい。
【００３０】
導電層８（導電部８ａ，８ｂ）は、たとえば、銅やアルミニウムなどの金属が採用され、その厚さは、たとえば、約３０μｍである。導電部８ａ，８ｂの断面形状はいずれも矩形に加工されている。導電層８（導電部８ａ，８ｂ）は配線パターンや電極（外部電極）などであり、基材７の下面側に設けられている。このとき、導電部８ａの外縁が回路基板６の導電部５ａの外縁を外側に越えた位置になるように、すなわち、導電部８ａの大きさ（面積）が導電部５ａの大きさ（面積）よりも大きくなるように形成している。なお、導電部８ａの大きさ（面積）は導電部５ａの大きさ（面積）と同じであってもよい。回路基板１０を回路基板６に圧着することにより、この内の導電部８ａは回路基板６の導電部５ａとともに絶縁層３内に積層して埋設され、それぞれ接続部１１を形成している。また、導電部８ｂは絶縁層３内の表面に埋設されている。
【００３１】
導電層９（導電部９ａ）は、たとえば、導電層８と同様の材料、厚さ、及び形状が採用される。導電層９は配線パターンや電極（外部電極）などであり、導電層８とは反対側の基材７の上面側に設けられている。
【００３２】
回路基板１０は、上述した基材７と、この基材７の下面に設けられた導電層８（導電部８ａ，８ｂ）と、基材７の上面に設けられた導電層９（導電部９ａ）とから構成され、先の回路基板６の絶縁層３上に搭載されている。両基板の接続は、回路基板１０の導電部８ａが回路基板６の導電部５ａとともに絶縁層３内に積層して埋設され、それぞれ接続部１１を形成してなされている。
【００３３】
（製造方法）
図２は、図１に示した本発明の第１実施形態に係る素子搭載用基板の製造プロセスを説明するための概略断面図である。
【００３４】
まず、図２（Ａ）に示すように、基板１として、たとえば、銅（Ｃｕ）からなる金属板を用意する。そして、ロールコート法によってこの基板１の上にエポキシ樹脂を主成分とする絶縁性樹脂からなる保護層２を成膜する。ここで、保護層２の厚さは、たとえば、約１０μｍとする。この保護層２は、導電層５（特に導電部５ａ）に高電圧が印加された際の導電層５と基板１との間の絶縁耐圧を確保するための保護膜として機能する。なお、基板１として樹脂基板あるいは回路基板を採用した場合には、保護層２として基板１を水分などから保護する機能を有する耐湿性保護膜が採用される。
【００３５】
図２（Ｂ）に示すように、保護層２上に絶縁層３と銅箔（図示せず）からなる積層膜を
真空下または減圧下で熱圧着することによって、約１５０μｍの厚みを有し、エポキシ樹脂を主成分とする熱硬化性樹脂からなる絶縁層３および約３μｍの厚みを有する銅箔（図示せず）を形成する。その後、無電解めっき法および電解めっき法を用いて銅箔の表面上に銅をめっきする。これにより、絶縁層３上に約３０μｍの厚みを有する銅からなる導電層４が形成される。なお、この工程では、熱硬化性樹脂である絶縁層３は完全に熱硬化されず、半硬化の状態（流動しやすい状態）を維持するようにしている。
【００３６】
図２（Ｃ）に示すように、フォトリソグラフィ技術およびエッチング技術を用いて、導電層４をパターニングし、導電部５ａ〜５ｃを有する導電層５を形成する。この際、エッチング条件を調整することにより、導電部５ａ〜５ｃの断面形状を矩形に加工する。これにより、絶縁層３上に配線パターンや電極の一部を構成する矩形の導電部５ａ〜５ｃが形成される。この結果、基板１の絶縁層３の上面に導電層５（導電部５ａ〜５ｃ）を有する回路基板６が形成される。
【００３７】
図２（Ｄ）に示すように、基材７の下面と上面にそれぞれ導電層８（矩形の導電部８ａ，８ｂ）および導電層９（矩形の導電部９ａ）が形成された回路基板１０を用意する。この回路基板１０を先の回路基板６の上面側の所定の位置に配置（特に、導電部８ａが導電部５ａの全体を覆うように配置）し、それらを上下から平板（図示せず）に挟み込むようにして回路基板１０に対して均一に圧力（約１０ＭＰａ）を加え、回路基板１０の導電層８（導電部８ａ，８ｂ）を絶縁層３内に押し込む（圧着するステップ）。絶縁層３は半硬化の状態（流動しやすい状態）であるため、導電層８（導電部８ａ，８ｂ）は絶縁層３内に容易に埋設される。なお、導電部８ａが導電部５ａの全体を覆うように配置したことで、導電部８ａからの圧力が導電部５ａ全体に均等に作用し、導電部８ａは導電部５ａ全体を均等に絶縁層３内に埋設させることができる。これにより、導電部８ａは導電部５ａと接触した状態で絶縁層３内に積層して埋設され、図１に示したように、導電部８ａと導電部５ａとはそれぞれ対応する位置で接続部１１を形成し、回路基板１０と回路基板６とが電気的に接続される。また、絶縁層３の上に形成された導電部５ｂは回路基板１０の基材７により絶縁層３内に押し込まれて配置される。引き続き、絶縁層３に熱処理（１５０℃、３０分）を加えることにより、絶縁層３を完全硬化する（硬化するステップ）。
【００３８】
これらの工程により、第１実施形態の素子搭載用基板が製造される。
【００３９】
以上説明した第１実施形態の素子搭載用基板およびその製造方法によれば、以下のような効果を得ることができるようになる。
（１）導電部８ａが導電部５ａとともに絶縁層３内に埋設され、両者がこの絶縁層３によって固定されているので、素子搭載用基板に加わる熱応力に対する接続信頼性（導電部５ａと導電部８ａとの間の接続信頼性）が向上する。
（２）導電層５（特に導電部５ａ）と導電層８（特に導電部８ａ）とを同一の金属（銅）で構成したことで、導電層５および導電層８の熱膨張係数が同じなるので、両者間に生じる熱応力が緩和され、素子搭載用基板の接続信頼性をさらに向上させることができる。
（３）導電部８ａが導電部５ａとともに絶縁層３内に埋設され、両者がこの絶縁層３によって固定された素子搭載用基板を、導電部８ａを導電部５ａと接触させた状態で回路基板１０に圧力を掛けて回路基板６の絶縁層３内に押し込むことで形成するため、こうした素子搭載用基板を製造する工程が簡便となる。このため、熱応力に対する接続信頼性（導電部５ａと導電部８ａとの間の接続信頼性）の向上した素子搭載用基板を低コストで製造できる。
（４）回路基板１０を回路基板６に圧着（固定）する際、導電部８ａを導電部５ａと接触させた状態で絶縁層３内に積層して埋設することによって、導電部８ａと導電部５ａとの接続界面に絶縁層３の残膜が発生するのを抑制しつつ、導電部８ａと導電部５ａとを接続することができる。この結果、熱応力に対する接続信頼性（導電部５ａと導電部８ａとの間の接続信頼性）がさらに向上した素子搭載用基板を製造できる。
（５）回路基板６（導電部５ａ）と回路基板１０（導電部８ａ）との接続を、絶縁層３が半硬化の状態で圧着するステップと、絶縁層３を加熱して硬化するステップとにより行ったことで、導電部８ａと導電部５ａの両方が、自己整合的に、且つ、容易に絶縁層３内に埋設される。このため、素子搭載用基板をさらに低コストで製造することができる。
（６）圧着するステップでは、導電部８ａが導電部５ａを覆うように配置された状態で圧着（固定）したことで、導電部８ａからの圧力が導電部５ａ全体に均等に作用し、導電部８ａは導電部５ａ全体を均等に絶縁層３内に埋設することができるので、導電部８ａと導電部５ａとの間の接続部１１を再現よく安定して製造することができるようになる。このため、素子搭載用基板の製造歩留まりを高くでき、素子搭載用基板を低コストで製造することができる。
（７）回路基板１０は別の作製工程で加工されるため、回路基板１０を貼り合わせる前にその良・不良の検査ができるので、貼り合わせ工程に不良品の回路基板１０が流出せず、素子搭載用基板の製造歩留まりを高くでき、素子搭載用基板を低コストで製造することができる。
（８）絶縁層３のみによって接続部１１（導電部８ａおよび導電部５ａ）を固着したので、従来のような接着層（接着材）を採用した際にその界面で生じる熱応力（各材料の熱膨張係数の差に起因する熱応力）の発生が抑制されるため、素子搭載用基板の接続信頼性が向上する。
（９）回路基板６の上に回路基板１０を搭載する際、従来のような接着層（接着材）を採用することなく、両基板を貼り合わせることができたので、従来に比べ素子搭載用基板の製造コストを安くすることができる。
【００４０】
（第２実施形態）
第１実施形態の導電部５ａのように断面形状が矩形で、その上部に設ける導電部８ａの大きさが小さい場合には、絶縁層３内に積層して埋設する際、接続部１１の側面近傍に空隙（ボイド）が生じやすい。空隙を生じさせないためには、圧着時に低プレス圧で長時間のプレスが必要となり、製造スループットの低下（製造コストの増加）が懸念される。
【００４１】
図３は本発明の第２実施形態に係る素子搭載用基板の概略断面図である。第２実施形態と異なる箇所は、（Ａ）回路基板６に設けた導電部５ａ１〜５ｃ１の断面形状が台形に加工され、基板の外側に向かってその上部が細くなるように配置されていること、（Ｂ）回路基板１０の導電部８ａ１，８ｂ１および導電部９ａ１が台形状に加工され、それぞれ基板の外側に向かってその上部が細くなるように配置されていること、及び（Ｃ）接続部１１における導電部８ａ１の大きさ（特に接続面での大きさ）が導電部５ａ１の大きさ（特に接続面での大きさ）よりも小さく設けられていることである。それ以外については、第１実施形態と同様である。
【００４２】
このような台形状での接続構造は、台形状に加工した導電部５ａ１〜５ｃ１を有する回路基板６と、台形状に加工した導電部８ａ，８ｂ（導電部９ａ）を有する回路基板１０とを用意し、図２（Ｄ）に示した工程のように両者を圧着することにより形成される。なお、台形状の導電部５ａ１〜５ｃ１は、先の第１実施形態での図２（Ｃ）に示した工程のように、導電層５を加工する際のエッチング条件を調整することで容易に形成される。
【００４３】
この第２実施形態の素子搭載用基板およびその製造方法によれば、第１実施形態の上記（６）以外の効果に加え、以下のような効果を得ることができるようになる。
（１０）導電部５ａ１の断面形状を回路基板６の外側に向かって上部が細くなる台形状に加工し、圧着するステップにおいて、導電部５ａ１と導電部８ａ１の接続面における導電部８ａ１の大きさが、同接続面における導電部５ａ１の大きさよりも小さい状態で圧着させたことで、台形状に加工した導電部５ａ１の側面からその上面に向かって絶縁層３が流動しやすくなり、導電部５ａ１と導電部８ａ１との接続部１１近傍における空隙（ボイド）の発生が抑制された素子搭載用基板を製造できるようになる。このため、素子搭載用基板の接続信頼性が向上し、素子搭載用基板の製造歩留まりを高くできるので、素子搭載用基板の製造コストを低減することができる。
【００４４】
（第３実施形態）
図４は、第３実施形態に係る半導体モジュールの構成を示す概略断面図である。当該半導体モジュールは、第２実施形態の素子搭載用基板２０と、素子搭載用基板２０の上に実装された半導体素子３０とを含む。本実施形態の半導体モジュールは、たとえば、ハイブリッド自動車のモータ駆動用のインバータモジュール、または自動車のパワーウィンドウモータ用のインバータモジュールに適用されうる。
【００４５】
回路基板１０の導電部８ａ１、８ｂ１、９ａ１には、ロジックレベル（たとえば、５Ｖ）の低電圧の信号が伝送される。一方、回路基板６の導電部５ｃ１には、ロジックレベルより高い電圧、すなわち、高電圧の信号が伝送される。半導体素子３０は、導電部５ｃ１が設けられた領域に実装されている。半導体素子３０は、インバータモジュール用のパワー素子であり、金線３２を用いて導電部５ｃ１とワイヤボンディングされている。このように、本実施形態の半導体モジュールは、回路基板１０により部分的な多層化が図られ、回路基板１０が構築されない絶縁層３の上に半導体素子３０が実装された構造を有する。
【００４６】
以上説明した第３実施形態の半導体モジュールによれば、以下のような効果を得ることができるようになる。
（１１）導電部５ｃ１が絶縁層３の上に設けられているため、絶縁層３の膜厚が最大限利用でき、高電圧が印加される導電部５ｃ１の耐圧に十分な絶縁層３の膜厚を確保することができる。
（１２）素子搭載用基板２０における多層化されていない部分に発熱素子である半導体素子３０が搭載されているので、基板１と半導体素子３０との距離を短くすることができる。これにより、半導体素子３０の放熱性を向上させることができる。
（１３）低電圧が印加される回路基板１０の導電部８ａ１、８ｂ１、９ａ１は、高耐圧が要求されないため、絶縁層の厚さを薄くすることができる。このため、高集積化が要求される回路基板１０の低背化を図ることができる。
【００４７】
（第４実施形態）
図５は、第４実施形態に係る半導体モジュールの構成を示す概略断面図である。本実施形態の半導体モジュールは、コア基板４０の一方の面に設けられた第１の配線構造と、コア基板４０の他方の面に設けられた第２の配線構造とを有する素子搭載用基板を含む。具体的には、１００〜２００μｍの銅からなるコア基板４０の一方の面に回路基板６が設けられている。すなわち、コア基板４０の一方の面に、絶縁層３が設けられ、絶縁層３の上に導電部５ｃ１が設けられている。導電部５ｃ１には、第３実施形態と同様に高電圧が印加される。また、絶縁層３の上には、部分的に回路基板１０が積層されている。回路基板１０の導電部８ａ１、８ｂ１、９ａ１には、ロジックレベル（たとえば、５Ｖ）の低電圧の信号が伝送される。半導体素子３０は、導電部５ｃ１が設けられた領域に実装されている。本実施形態では、半導体素子３０は、はんだバンプ３４を用いて導電部５ｃ１にフリップチップ接続されている。なお、半導体素子３０は、実施形態３と同様にワイヤボンディング接続されていてもよい。
【００４８】
また、コア基板４０の他方の面に回路基板６’が設けられている。すなわち、コア基板４０の他方の面に、絶縁層３’が設けられ、絶縁層３’の下に導電部５ｃ１’が設けられている。導電部５ｃ１’には、第３実施形態と同様に高電圧が印加される。また、絶縁層３’の下には、基材７’導電層８’，９’を含む回路基板１０’が部分的に積層されている。回路基板１０’の導電部８ａ１’、８ｂ１’、９ａ１’には、ロジックレベル（たとえば、５Ｖ）の低電圧の信号が伝送される。半導体素子３０’は、導電部５ｃ１’が設けられた領域に実装されている。半導体素子３０’は、インバータモジュール用のパワー素子であり、はんだバンプ３４’を用いて導電部５ｃ１’にフリップチップ接続されている。
【００４９】
コア基板４０には、所定の位置に貫通孔４２が形成されている。導電部５ｃ１と導電部５ｃ１’とは貫通孔４２を通るビア４４により電気的に接続されている。ビア４４とコア基板４０と間の隙間には絶縁層３，３’が充填されている。
【００５０】
以上説明した第４実施形態の半導体モジュールによれば、以下のような効果を得ることができるようになる。
（１４）コア基板４０を有する素子搭載用基板における多層化されていない部分に発熱素子である半導体素子３０、３０’が搭載されているので、コア基板４０と半導体素子３０、３０’との距離を短くすることができる。これにより、半導体素子３０、３０’の放熱性を向上させることができる。
【００５１】
（第５実施形態）
図６は、第５実施形態に係る半導体モジュールの構成を示す概略断面図である。第５本実施形態の半導体モジュールに用いられる素子搭載用基板は、コア基板４０を構成する材料を除き、第４実施形態の半導体モジュールと同様な構成を有する。本実施形態では、コア基板４０として、絶縁層が用いられる。絶縁層としては、たとえば、ポリイミド樹脂、エポキシ樹脂、フェノール樹脂、ＢＴ樹脂などの熱硬化性樹脂で形成される。絶縁層は、編み込まれたガラス繊維に上述した樹脂が含侵されたタイプの膜であってもよい。また、絶縁層に、２μｍ〜１０μｍ程度の直径を有するフィラーが添加されていてもよい。フィラーとしては、アルミナ（Ａｌ２Ｏ３）、シリカ（ＳｉＯ２）、窒化アルミニウム（ＡｌＮ）、窒化シリコン（ＳｉＮ）および窒化ホウ素（ＢＮ）などが好適である。また、フィラーの重量充填率としては、３０％〜８０％程度が好ましい。
【００５２】
また、本実施形態では、半導体素子３０の動作を制御するための低発熱性の半導体素子３１が基材７の上に実装されている。半導体素子３１と導電部９ａ１とははんだバンプ３５を介して電気的に接続されている。
【００５３】
以上説明した第５実施形態の半導体モジュールによれば、以下のような効果を得ることができるようになる。
（１５）コア基板４０と絶縁層３、３’との熱膨張率が近くなるため、コア基板４０と絶縁層３、３’の密着性が向上する。
（１６）低発熱性の半導体素子３１を基材７の上に設けることにより、放熱性を損なうことなく半導体モジュールのさらなる集積化を図ることができる。
【００５４】
なお、上記実施形態では、回路基板６の上に回路基板１０を圧着して搭載し、それぞれの導電部５ａ（導電部５ａ１）および導電部８ａ（導電部８ａ１）を接続した素子搭載用基板の例を示したが、本発明はこれに限らず、回路基板１０に替えて、たとえば、ＷＬＣＳＰ（Wafer Level Chip Size Package）などの半導体基板の表面に電極（外部電極）が設けられた回路素子を圧着して搭載し、この電極と上記導電部５ａ（導電部５ａ１）とを接続するようにしてもよい。この場合にも上記効果を享受することができる。
【００５５】
上記実施形態では、回路基板６の上に１つの回路基板１０を圧着して搭載した例を示したが、本発明はこれに限らず、たとえば、複数の回路基板を個別、あるいは、同時に圧着して搭載するようにしてもよい。この場合にも上記効果を享受することができる。
【００５６】
上記実施形態では、回路基板１０の導電層８部分が絶縁層３内に埋設された例を示したが、本発明はこれに限らず、たとえば、基材７の一部もしくは全部が絶縁層３内に埋設されるようにしてもよい。この場合、基材７の側面（周囲）を絶縁層３が覆うようになるので、素子搭載用基板に熱が加わった場合でも、絶縁層３が回路基板１０（基材７）を四方から押さえ込むため、回路基板６と回路基板１０との界面で剥がれは生じにくくなり、これらの接合信頼性がさらに向上する。
【００５７】
上記実施形態では、回路基板６の上に回路基板１０を圧着して搭載する際、回路基板６側（回路基板６の絶縁層３）にそれぞれの導電部が埋設される素子搭載用基板の例を示したが、本発明はこれに限らず、たとえば、回路基板１０の構造を調整することによって、回路基板１０側にそれぞれの導電部が埋設されるようにしてもよい。
【００５８】
上記第２実施形態では、回路基板１０の導電部８ａ１が台形状に加工された例を示したが、本発明はこれに限らず、たとえば、回路基板１０の導電部８ａ１は第１実施形態のように矩形であってもよい。この場合にも接続部１１における導電部８ａ１の大きさ（特に接続面での大きさ）が導電部５ａ１の大きさ（特に接続面での大きさ）よりも小さく設けられていれば、上記（１０）の効果を享受することができる。
【００５９】
上記第４実施形態および第５実施形態では、コア基板４０の一方の面に回路基板６および回路基板１０が設けられ、コア基板４０の他方の面に回路基板６’および回路基板１０’が設けられているが、コア基板の一方の面に回路基板６および回路基板１０が設けられていればよく、コア基板４０他方の面に周知の配線構造が設けられていてもよい。
【００６０】
上記実施形態において、回路基板１０または回路基板１０’を複数積み上げてもよい。これによれば、複数の回路基板１０または回路基板１０’によって導電層の多層化を図ることができる。
【図面の簡単な説明】
【００６１】
【図１】本発明の第１実施形態に係る素子搭載用基板の概略断面図である。
【図２】図２（Ａ）〜（Ｄ）は、図１に示した第１実施形態による素子搭載用基板の製造プロセスを説明するための概略断面図である。
【図３】本発明の第２実施形態に係る素子搭載用基板の概略断面図である。
【図４】本発明の第３実施形態に係る半導体モジュールの構成を示す概略断面図である。
【図５】本発明の第４実施形態に係る半導体モジュールの構成を示す概略断面図である。
【図６】本発明の第５実施形態に係る半導体モジュールの構成を示す概略断面図である。
【図７】従来の素子搭載用基板の概略断面図である。
【符号の説明】
【００６２】
１  基板、２  保護層、３  絶縁層、５  導電層、５ａ〜５ｃ  導電部、６  回路基板、７  基材、８  導電層、８ａ，８ｂ  導電部、９  導電層、９ａ  導電部、１０  回路基板、１１  接続部、２０  素子搭載用基板、３０  半導体素子、３２  金線、４０  コア
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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