(57)【要約】      （修正有）【課題】寄生キャパシタンスの発生を減少させることができる半導体装置及びその製造方法を提供する。【解決手段】半導体装置は、下部構造物、パシベーション膜、少なくとも２つの隣接する再配線１３５、及び絶縁膜を有する。下部構造物は、半導体構造物上に形成され、チップパッド１０５を有する。パシベーション膜は、チップパッド１０５上に配置され、チップパッド１０５の少なくとも一部を露出させるように内部に定義される第１開口を具備する。少なくとも２つの隣接する再配線１３５は、パシベーション膜上に互いに離隔配置され、対応する第１開口を通じてチップパッド１０５とそれぞれ連結される。絶縁膜は、パシベーション膜上に配置され、少なくとも２つの隣接する再配線１３５間で延長されるボイド１４５を具備する。【選択図】図２
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【特許請求の範囲】
【請求項１】
半導体構造物上に形成され、チップパッドを有する下部構造物と、
前記チップパッド上に配置され、前記チップパッドの少なくとも一部を露出させるように内部に定義される第１開口を具備するパシベーション膜と、
前記パシベーション膜上に互いに離隔配置され、対応する前記第１開口を通じて前記チップパッドとそれぞれ連結される少なくとも２つの隣接する再配線と、
前記パシベーション膜上に配置され、前記少なくとも２つの隣接する再配線間で延長されるボイドを具備する絶縁膜と、を有することを特徴とする半導体装置。
【請求項２】
前記ボイドは、前記パシベーション膜上に重なって配置されることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記少なくとも２つの隣接する再配線の上部は、下部より大きい幅を有することを特徴とする請求項１記載の半導体装置。
【請求項４】
前記少なくとも２つの隣接する再配線の側壁と前記パシベーション膜の上部表面とによって鋭角が定義されることを特徴とする請求項１記載の半導体装置。
【請求項５】
前記鋭角は、３０°〜７５°の範囲内にあることを特徴とする請求項４記載の半導体装置。
【請求項６】
前記少なくとも２つの隣接する再配線は、前記再配線の側壁に定義されたリセスを含み、前記ボイドは前記リセスの少なくとも一部に配置されることを特徴とする請求項１記載の半導体装置。
【請求項７】
前記ボイドは前記少なくとも２つの隣接する再配線の側壁と接触し、前記側壁の少なくとも一部は前記ボイドの内部に露出されることを特徴とする請求項１記載の半導体装置。
【請求項８】
前記ボイドの最上部は、前記少なくとも２つの隣接する再配線の最上部表面より高いことを特徴とする請求項１記載の半導体装置。
【請求項９】
前記ボイドは、三角形、楕円形、又はアーチ形のいずれかの断面形状を有することを特徴とする請求項１記載の半導体装置。
【請求項１０】
前記ボイドは、前記少なくとも２つの隣接する再配線の長手方向に沿って延長されることを特徴とする請求項１記載の半導体装置。
【請求項１１】
前記絶縁膜は、前記少なくとも２つの隣接する再配線間に１つ以上のボイドを含むことを特徴とする請求項１記載の半導体装置。
【請求項１２】
前記ボイドは、前記少なくとも２つの隣接する再配線の向かい合う側壁と接触することを特徴とする請求項１記載の半導体装置。
【請求項１３】
前記絶縁膜上に配置され前記ボイド上部に直接的に重なって配置される更に他の再配線を含むことを特徴とする請求項１記載の半導体装置。
【請求項１４】
半導体基板上に互いに離隔された少なくとも２つの隣接する導電ラインと、
前記少なくとも２つの隣接する導電ライン間に配置され、前記導電ライン間にボイドを含む絶縁膜と、を具備し、
リセスが前記少なくとも２つの隣接する導電ラインの側壁に定義され、前記ボイドは、前記リセスの少なくとも一部分内に配置されることを特徴とする半導体装置。
【請求項１５】
前記半導体基板上にパシベーション膜を更に具備し、
前記ボイドは、前記パシベーション膜上に前記少なくとも２つの導電ライン間に配置されることを特徴とする請求項１４記載の半導体装置。
【請求項１６】
前記少なくとも２つの隣接する導電ラインの上部は、下部より幅が大きいことを特徴とする請求項１４記載の半導体装置。
【請求項１７】
半導体基板上に形成されたチップパッドを有する下部構造物を形成する段階と、
前記チップパッド上に、対応する前記チップパッドの少なくとも一部を露出させるように内部に定義された開口を具備するパシベーション膜を形成する段階と、
前記パシベーション膜上に、対応する前記開口を通じて前記対応するチップパッドとそれぞれ連結される少なくとも２つの隣接する第１再配線を形成する段階と、
前記パシベーション膜の上部に、前記少なくとも２つの隣接する第１再配線と重なって配置され前記少なくとも２つの隣接する第１再配線間で延長されるボイドを具備する絶縁膜を形成する段階と、を有することを特徴とする半導体装置の製造方法。
【請求項１８】
リセスが前記少なくとも２つの隣接する第１再配線の側壁に形成されることを特徴とする請求項１７記載の半導体装置の製造方法。
【請求項１９】
前記絶縁膜を形成する段階は、
前記パシベーション膜の上部及び前記少なくとも２つの隣接する第１再配線の側壁に隣接するように絶縁物質を塗布する段階と、
前記リセスが前記絶縁物質によって完全に満たされる前に前記ボイドが前記少なくとも２つの隣接する第１再配線の側壁及び前記絶縁膜の外部表面によって定義されるように前記絶縁物質を加熱する段階と、を含むことを特徴とする請求項１８記載の半導体装置の製造方法。
【請求項２０】
前記絶縁物質を塗布する段階は、スピンコーティングするか、有機物質を含むテープを覆うか、又は圧着器を使用するかのいずれかによって行われることを特徴とする請求項１９記載の半導体装置の製造方法。
【請求項２１】
前記絶縁物質は、２５０ＣＰ〜２０００ＣＰの粘性度を有することを特徴とする請求項１９記載の半導体装置の製造方法。
【請求項２２】
前記絶縁物質を加熱する段階の熱処理は、前記絶縁物質を塗布した後に数十分間、２５０℃〜３５０℃の温度で行われることを特徴とする請求項１９記載の半導体装置の製造方法。
【請求項２３】
前記絶縁膜は、前記少なくとも２つの隣接する第１再配線間に少なくとも２つのボイドを含むように形成され、
前記少なくとも２つのボイドが前記少なくとも２つの隣接する第１再配線間で延長される拡張されたボイドで合体されるように１０分〜１２０分間１００℃〜６００℃の温度で結果構造物を熱処理する段階を更に有することを特徴とする請求項１７記載の半導体装置の製造方法。
【請求項２４】
前記拡張されたボイド上部に直接的に重なって配置される第２再配線を形成する段階を更に有することを特徴とする請求項２３記載の半導体装置の製造方法。
【請求項２５】
鋭角が前記少なくとも２つの隣接する第１再配線の側壁と前記パシベーション膜の上部表面間に定義されることを特徴とする請求項１７記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に係り、より詳細には、隣接した再配線間の寄生キャパシタンスを減少させるための再配線を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
最新の半導体装置を製造する際に、他の形態のパッケージに組み立てられる半導体チップのボンディングパッドは、他の形態のパッケージに収容されるように再配列される必要がある。しかし、半導体チップの機能に変化を与えることなく、半導体チップの電気的構成要素の全体配列を修正してボンディングパッドを再配列することは経済的に非効率的である。
【０００３】
従って、電気的構成要素の配列を修正することなく、ボンディングパッドを他の形態のパッケージに収容されるように再配列する効率的な手段として再配線が提案されている。典型的な再配線は、完成された半導体チップのパシベーション膜上に配置される導電性相互接続体としての特徴を有することができる。例えば、完成された半導体チップの周辺領域に形成されるチップパッドは、以下で説明する再配線を通じて再配列されたボンドパッドに電気的に連結（再配列）されるようにすることができる。
【０００４】
図１は、再配線を含む従来のウェーハレベルパッケージを示す断面図である。
【０００５】
図１を参照すると、半導体チップは、半導体基板１０、チップパッド１２、チップパッド１２上に配置されるパシベーション膜１４、及びパシベーション膜１４上に配置される第１絶縁膜１６を含む。開口は、チップパッド１２の一部を露出させるパシベーション膜１４と第１絶縁膜１６を通じて定義される。
【０００６】
再配線１８又は再配線パターンは第１絶縁膜１６上に形成され、パシベーション膜１４と第１絶縁膜１６に形成された開口によって露出されたチップパッド１２の一部と接触する。
【０００７】
第２絶縁膜２０は再配線１８上に形成され、開口は、第２絶縁膜２０内に形成され、再配線１８の一部を露出させて再配列されたボンドパッド２２を定義する。その後、ソルダーボール２４が、再配列されたボンドパッド２２の一部と接触するように形成される。開口は、半導体基板１０上の一部領域で第２絶縁膜２０に形成できる。
【０００８】
従って、再配線技術を適用することにより、チップの周辺領域に配置されるチップパッド１２は、再配線を通じてチップの一部領域上に配置される再配列されたボンドパッド２２と電気的に再配置され得る。従って、周辺のボンディングパッドは、フリップチップボンディングのような組立技術に適当な面積配列ボンディングパッドに変化させるか、これと逆にも変化させることができる。
【０００９】
しかし、半導体チップ内の集積度が増加することにより、隣接する再配線間の距離が減少する。その結果、隣接する再配線間に発生する寄生キャパシタンスが増加し、相当な信号遅延及び大きい電力消費を招来する。又、フラッシュメモリのような多様な半導体装置における寄生キャパシタンスは信号干渉を発生させ、完成した電子製品の信頼性を低下させるという問題点がある。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
そこで、本発明は上記従来の問題点に鑑みてなされたものであって、本発明の目的は、寄生キャパシタンスの発生を減少させることができる半導体装置を提供することにある。
【００１１】
本発明の他の目的は、この半導体装置を製造する方法を提供することにある。
【課題を解決するための手段】
【００１２】
上記目的を達成するためになされた本発明の一特徴による半導体装置は、下部構造物、パシベーション膜、少なくとも２つの隣接する再配線、及び絶縁膜を有する。前記下部構造物は、半導体構造物上に形成され、チップパッドを有する。前記パシベーション膜は、前記チップパッド上に配置され、前記チップパッドの少なくとも一部を露出させるように内部に定義される第１開口を具備する。前記少なくとも２つの隣接する再配線は、前記パシベーション膜上に互いに離隔配置され、対応する前記第１開口を通じて前記チップパッドとそれぞれ連結される。前記絶縁膜は、前記パシベーション膜上に配置され、前記少なくとも２つの隣接する再配線間で延長されるボイドを具備する。
【００１３】
一実施例において、前記ボイドは、前記パシベーション膜上に重なって配置され得る。
【００１４】
前記少なくとも２つの隣接する再配線の上部は、下部より大きい幅を有することができる。
【００１５】
前記少なくとも２つの隣接する再配線の側壁と前記パシベーション膜の上部表面とによって鋭角が定義され得る。この場合、前記鋭角は、３０°〜７５°の範囲内にあり得る。
【００１６】
他の実施例において、前記少なくとも２つの隣接する再配線は、前記再配線の側壁に定義されたリセスを含み、前記ボイドは前記リセスの少なくとも一部に配置され得る。
【００１７】
又、前記ボイドは前記少なくとも２つの隣接する再配線の側壁と接触し、前記側壁の少なくとも一部は前記ボイドの内部に露出され得る。
【００１８】
更に他の実施例において、前記ボイドの最上部は、前記少なくとも２つの隣接する再配線の最上部表面より高くできる。
【００１９】
前記ボイドは、三角形、楕円形、又はアーチ形のいずれかの断面形状を有することができる。
【００２０】
又、前記ボイドは、前記少なくとも２つの隣接する再配線の長手方向に沿って延長され得る。
【００２１】
前記絶縁膜は、前記少なくとも２つの隣接する再配線間に１つ以上のボイドを含むことができる。
【００２２】
他の実施例において、前記ボイドは、前記少なくとも２つの隣接する再配線の向かい合う側壁と接触することができる。
【００２３】
更に他の実施例において、前記半導体装置は、前記絶縁膜上に配置され前記ボイド上部に直接的に重なって配置される更に他の再配線を含むことができる。
【００２４】
上記目的を達成するためになされた本発明の他の特徴による半導体装置は、少なくとも２つの隣接する導電ライン及び絶縁膜を具備する。前記導電ラインは、半導体基板上に互いに離隔される。前記絶縁膜は、前記少なくとも２つの隣接する導電ライン間に配置され、前記導電ライン間にボイドを含む。リセスが前記少なくとも２つの隣接する導電ラインの側壁に定義され、前記ボイドは、前記リセスの少なくとも一部分内に配置される。
【００２５】
一実施例において、前記半導体装置は、前記半導体基板上にパシベーション膜を更に具備し、前記ボイドは、前記パシベーション膜上に前記少なくとも２つの導電ライン間に配置され得る。
【００２６】
又、前記少なくとも２つの隣接する導電ラインの上部は、下部より幅が大きくできる。
【００２７】
上記本発明の他の目的を達成するためになされた本発明による半導体装置の製造方法は、半導体基板上に形成されたチップパッドを有する下部構造物を形成する段階と、前記チップパッド上に、対応する前記チップパッドの少なくとも一部を露出させるように内部に定義された開口を具備するパシベーション膜を形成する段階と、前記パシベーション膜上に、対応する前記開口を通じて前記対応するチップパッドとそれぞれ連結される少なくとも２つの隣接する第１再配線を形成する段階と、前記パシベーション膜の上部に、前記少なくとも２つの隣接する第１再配線と重なって配置され前記少なくとも２つの隣接する第１再配線間で延長されるボイドを具備する絶縁膜を形成する段階とを有することを特徴とする。
【００２８】
一実施例において、リセスが前記少なくとも２つの隣接する第１再配線の側壁に形成され得る。
【００２９】
前記絶縁膜を形成する段階は、前記パシベーション膜の上部及び前記少なくとも２つの隣接する第１再配線の側壁に隣接するように絶縁物質を塗布する段階、及び前記リセスが前記絶縁物質によって完全に満たされる前に前記ボイドが前記少なくとも２つの隣接する第１再配線の側壁及び前記絶縁膜の外部表面によって定義されるように前記絶縁物質を加熱する段階を含むことができる。
【００３０】
この場合、前記絶縁物質を塗布する段階は、スピンコーティングするか、有機物質を含むテープを覆うか、又は圧着器を使用するかのいずれかによって行うことができる。又、前記絶縁物質は、２５０ＣＰ〜２０００ＣＰの粘性度を有することができる。前記絶縁物質を加熱する段階の熱処理は、前記絶縁物質を塗布した後に数十分間、２５０℃〜３５０℃の温度で行うことができる。
【００３１】
前記絶縁膜は、前記少なくとも２つの隣接する第１再配線間に少なくとも２つのボイドを含むように形成でき、前記半導体装置の製造方法は、前記少なくとも２つのボイドが前記少なくとも２つの隣接する第１再配線間で延長される拡張されたボイドで合体されるように１０分〜１２０分間１００℃〜６００℃の温度で結果構造物を熱処理する段階を更に有することができる。
【００３２】
この場合、前記拡張されたボイド上部に直接的に重なって配置される第２再配線を形成する段階を更に有することができる。
【発明の効果】
【００３３】
本発明の半導体装置によれば、水平的に配列された導電体間で誘電率が相対的に低い空気で満たされたボイドが形成される。従って、導電体間で水平的に発生する寄生キャパシタンスを減少させることができる。
【００３４】
又、垂直的に配列された導電体間で誘電率が相対的に低い空気で満たされたボイドが形成される。従って、導電体間で垂直的に発生する寄生キャパシタンスを減少させることができる。
【発明を実施するための最良の形態】
【００３５】
以下、本発明の半導体装置及びその製造方法を実施するための最良の形態の具体例を、図面を参照しながら詳細に説明する。
【００３６】
図２は、本発明の一実施例による半導体装置を示す平面図であり、図３は、図２のＩＩＡ−ＩＩＡ’に沿って切断した断面図で、図４及び図５は、図２のＩＩＢ−ＩＩＢ’に沿って切断した断面図である。
【００３７】
図２及び図３乃至図５を参照すると、例えば、半導体装置は、多数個のチップパッド１０５を有する下部構造物１０１、多数個のチップパッド１０５を有する下部構造物１０１上に配置されるパシベーション膜１１０、パシベーション膜１１０上に１つ以上の再配線１３５（ここでは、「第１再配線」と称する）、パシベーション膜１１０上に１つ以上のボイド（Ｖｏｉｄ）１４５及び多数個の再配列されたボンドパッド１０６を含む。図面には２つの第１再配線１３５を図示したが、第１再配線１３５の数は多様に変更できる。本発明の実施例において、１つ以上のボイド１４５は、パシベーション膜１１０上及び／又は再配線１３５間に配置できる。
【００３８】
以下では、半導体装置について図２及び図３乃至図５を参照してより詳細に説明する。具体的に、例えば、下部構造物１０１は、トランジスタ、抵抗、ダイオード、キャパシタ、信号線、接触構造物等のような１つ以上のデバイスを含む。パシベーション膜１１０は下部構造物１０１上に配置でき、内部に開口を有して多数個のチップパッド１０５を定義する。チップパッド１０５は、アルミニウム、銅、タングステン、チタニウム等のような導電性物質を含むことができる。
【００３９】
本発明において、パシベーション膜１１０は、再配線を通じて再配列されたボンドパッドと連結（再配列）される完成されたチップのボンドパッド又はチップパッドを定義する開口を有する従来のパシベーション膜であり得る。従って、再配列されたボンドパッドがなくても、完成されたチップは、ＤＲＡＭやフラッシュメモリのような半導体装置として機能を充分に担うことができ、組み立てられて半導体パッケージを形成することができる。
【００４０】
本発明の一側面において、第１再配線１３５は、パワー通路、グラウンド通路、入力／出力（Ｉ／Ｏ）通路、又はこれと類似するか、これらの組み合わせで提供できる。又、第１再配線１３５の形態は、線形のバー形態であり得る。しかし、第１再配線１３５の形態は屈曲された形態のような多様な形態を有することができ、第１再配線の形態は本発明を限定しない。
【００４１】
本発明の他の側面において、第１再配線１３５は、パシベーション膜１１０に定義される第１開口を通じてチップパッド１０５に連結できる。本発明の更に他の側面において、図５に示していないが、第１層間導電パターン１１５ａは、パシベーション膜１１０と第１再配線１３５との間に提供され得る。以下で説明するように、第１層間導電パターン１１５ａはシード層を含むことができる。
【００４２】
本実施例において、図３及び図４に示したように、それぞれの第１再配線１３５は、例えば、連続的に積層された第１下部導電膜１２５及び第１上部導電膜１３０を含むことができる。他の実施例において、図５に示したように、第１再配線１３５は、導電性物質からなる単一膜で提供され得る。又、第１層間導電パターン１１５ａは銅及びチタニウムを含む導電性物質からなる複合膜で提供され得る。
【００４３】
図３を参照すると、本実施例において、下記で説明されるか、知られた技術としてモールドパターンを使用して第１再配線１３５の上部を、第１再配線１３５の下部より大きい幅を有するように形成することができる。更に他の実施例において、第１再配線１３５の側壁の少なくとも一部は、図３に示したようにパシベーション膜１１０の上部表面に対して鋭角（即ち、９０°より小さい角）を定義することができる。しかし、鋭角は、第１再配線の側壁１３５及びパシベーション膜１１０の上部表面によって必ずしも形成される必要はない。他の実施例において、第１再配線の側壁１３５及びパシベーション膜１１０の上部表面によって鈍角や直角を形成することができる。
【００４４】
更に他の実施例において、リセス（Ｒｅｃｅｓｓ）やアンダーカットを第１再配線１３５の側壁に定義することができる。例えば、リセスは、第１再配線１３５の側壁に定義できる。第１再配線１３５の側壁が図３に示したようにパシベーション膜１１０の上部表面と鋭角（即ち、９０°より小さい角）を形成する場合、リセスを形成することができる。反面、図示していないが、リセスやアンダーカットは、以下で説明するように、第１再配線１３５の一部を選択的に除去して形成できる。
【００４５】
本実施例において、第１絶縁膜１４０ａは、パシベーション膜１１０上及び第１再配線１３５の側壁に隣接して配置できる。図３に示したように、第１再配線１３５が形成されない部分での第１絶縁膜１４０ａの最上部表面は、第１再配線１３５の最上部表面より低く形成できる。他の実施例において、第１再配線１３５が形成されない部分での第１絶縁膜１４０ａの最上部表面は、第１再配線１３５の最上部表面より高いか、同じ平面上に形成され得る。
【００４６】
図４を参照すると、多数の開口１０７（ここでは、「第２開口」と称する）は、第１絶縁膜１４０ａに形成され、第１再配線１３５の少なくとも一部を露出させる。ここでは、第２開口１０７によって露出した第１再配線１３５の一部を、再配列されたボンドパッド１０６と称する。
【００４７】
本実施例において、１つ以上のボイド１４５は、第１絶縁膜１４０ａに形成できる。１つ以上のボイド１４５は、第１再配線１３５の側壁に隣接するように配置できる。１つ以上のボイド１４５は、パシベーション膜１１０上に配置できる。本実施例において、図２及び図３に示したように、１つ以上のボイド１４５は、第１再配線１３５のうち隣接する第１再配線１３５間に配置できる。図２及び図３に示した実施例において、１つ以上のボイド１４５は、第１再配線１３５のうち隣接する第１再配線１３５の側壁から第１絶縁膜１４０ａによって離隔配置できる。しかし、他の実施例において、ボイド１４５は、第１再配線１３５の側壁と接触して第１再配線１３５のうち隣接する第１再配線１３５の側壁の少なくとも一部がボイド１４５の内部に露出され得る。即ち、ボイド１４５は、図６に示すように、第１絶縁膜１４０ａの外側表面と第１再配線１３５の側壁によって定義できる。図２に示した実施例において、少なくとも一部のボイド１４５は、多数個の第１再配線１３５のうち１つの長さに沿って延長できる。
【００４８】
上述したように、リセスは、第１再配線１３５の側壁に定義できる。例えば、リセスは、第１再配線１３５の下部の側壁で定義できる。本実施例において、ボイド１４５の少なくとも一部は、リセス内に形成できる。
【００４９】
図２、図３、及び図４について説明した半導体装置によると、ボイド１４５は、パシベーション膜１１０上に形成された多数個の第１再配線１３５のうち隣接する第１再配線１３５間に配置される。本実施例において、ボイド１４５は空気で満たすことができる。第１絶縁膜１４０ａの誘電常数（εＩＬＤ）が一般的に２より大きい反面、空気の誘電常数（εａｉｒ）は約１である。システムのキャパシタンス（Ｃ）は、一般的に次の数式によって示すことができる。
【００５０】
【数１】
2008193082.tif 000003
ここで、εは、２つの誘電構造物間の物質の誘電常数であり、Ａは、誘電構造体の面積で、ｄは、２つの誘電構造物間の距離である。従って、ボイド１４５は、パシベーション膜１１０上に形成された多数個の第１再配線１３５のうち隣接した第１再配線１３５間に発生する寄生キャパシタンスを減少させることができる。
【００５１】
図７は、本発明の他の実施例による半導体装置を示す平面図であり、図８及び図９は、図７のＩＶＡ−ＩＶＡ’とＩＶＢ−ＩＶＢ’に沿ってそれぞれ切断した断面図である。
【００５２】
図７、図８、及び図９を参照すると、例えば、半導体装置は、図２及び図３乃至図５を参照して説明したものと類似な構造を有することができる。しかし、図７、図８、及び図９に示した実施例において、拡張されたボイド１４５ａがパシベーション膜１１０上に形成された第１再配線１３５のうち隣接した第１再配線１３５間に配置できる。この場合において、拡張されたボイド１４５ａは、第１再配線１３５のうち隣接した第１再配線１３５間に延長形成され、パシベーション膜１１０の上部に重なって配置される。
【００５３】
本実施例において、拡張されたボイド１４５ａは、隣接する第１再配線１３５のうち、１つ又は両方の側壁から離隔される。拡張されたボイド１４５ａは、平面から見た時、楕円形を有することができる。しかし、拡張されたボイド１４５ａは、上述した形状に限定されず、実質的に長方形又はアーチ形の断面形状のような多様な形状を有することができる。
【００５４】
しかし、他の実施例において、拡張されたボイド１４５ａは、隣接する第１再配線１３５のうち１つ又は両方の側壁と接触して隣接する第１再配線１３５のうち１つ又は両方の側壁の少なくとも一部が拡張されたボイド１４５ａの内部に露出され得る。ただ１つの拡張されたボイド１４５ａが第１再配線１３５のうち隣接した第１再配線１３５間に配置されることを図示したが、多数個の拡張されたボイド１４５ａが第１再配線１３５のうち隣接した第１再配線１３５間に配置され得る。
【００５５】
上述したように、図７、図８、及び図９について説明した半導体装置は、パシベーション膜１１０上に形成された多数個の第１再配線１３５のうち隣接した第１再配線１３５間にある少なくとも１つの拡張されたボイド１４５ａを含むことができる。拡張されたボイド１４５ａは空気で満たされているので、拡張されたボイド１４５ａは、例えば、パシベーション膜１１０上に形成された多数個の第１再配線１３５のうち隣接した第１再配線１３５間に発生する寄生キャパシタンスを減少させることができる。
【００５６】
図１０は、本発明の更に他の実施例による半導体装置を示す平面図であり、図１１は、図１０のＶＩＡ−ＶＩＡ’に沿って切断した断面図で、図１２及び図１３は、図１０のＶＩＢ−ＶＩＢ’に沿って切断した断面図である。
【００５７】
図１０及び図１１乃至図１３を参照すると、例えば、半導体装置は、図７乃至図９を参照して説明したものと類似な構造を有することができる。しかし、図１０、図１１乃至図１３に示した実施例において、半導体装置は、更に他の再配線１７５（ここでは、「第２再配線」と称する）及び更に他の絶縁膜１４０ｂ（ここでは、「第２絶縁膜」と称する）を含むことができる。ただ１つの第２再配線１７５を図示したが、１つ以上の第２再配線１７５が提供できる。
【００５８】
本実施例において、パシベーション膜１１０は、上述したように上部に形成されたチップパッド１０５を有する下部構造物１０１上に配置できる。１つ以上の第１再配線１３５及び第１絶縁膜１４０ａは、上述したものと同じであるか、類似した方法を使用して形成できる。開口（ここでは、「第１開口」）は、パシベーション膜１１０及び第１絶縁膜１４０ａ内に定義できる。本実施例において、パシベーション膜１１０及び第１絶縁膜１４０ａを通じて定義される第１開口１０４は、チップパッド１０５の少なくとも一部分を露出させる。
【００５９】
本実施例において、第２再配線１７５は、第１再配線１３５のうち隣接する第１再配線１３５間の拡張されたボイド１４５ａ上に配置される。ただ１つの第２再配線１７５を示したが、多数個の第２再配線１７５を提供することができ、多数個の第２再配線１７５は拡張されたボイド１４５ａのうち互いに異なる拡張されたボイド１４５ａ上に配置されるか、多数個の第２再配線１７５は互いに同一な拡張されたボイド１４５ａ又はそれらの組み合わせ上に配置され得る。
【００６０】
他の実施例において、鍍金工程が第２再配線１７５を形成するために使用されると、第２層間導電パターン１５５ａは、第１絶縁膜１４０ａ及び第２再配線１７５間にシード層として提供できる。第２層間導電パターン１５５ａは、アルミニウム、銅、タングステン、チタニウム等のような導電性物質を含むことができる。図１３に示していないが、第２層間導電パターン１５５ａは、単一膜又は場合によって複合膜パターンであり得る。例えば、第２層間導電パターン１５５ａは、銅膜パターン、及び銅膜パターン上に形成されたチタニウム膜パターンを含むことができる。
【００６１】
本実施例において、図１１及び図１２に示したように、例えば、それぞれの第２再配線１７５は、連続的に積層された第２下部導電膜１６５及び第２上部導電膜１７０を含むことができる。しかし、他の実施例において、図１３に示したように、第２再配線１７５は導電性物質からなる単一膜で提供され得る。しかし、第２再配線１７５は、導電性物質からなる多数の膜で提供できる。本発明の一側面において、第２再配線１７５は、パワー通路、グラウンド通路、入力／出力（Ｉ／Ｏ）通路、又はこれと類似するか、これらの組み合わせで提供できる。本発明の他の側面において、第２再配線１７５は、パシベーション膜１１０及び第１絶縁膜１４０ａを通じて延長される第１開口１０４を通じてチップパッド１０５に連結できる。
【００６２】
本実施例において、第２絶縁膜１４０ｂは、第１絶縁膜１４０ａ上に配置される。又、第２絶縁膜１４０ｂは、第２再配線１７５上に配置できる。図１２に示したように、更に他の開口１０９（ここでは、「第３開口」と称する）は、第２絶縁膜１４０ｂに形成され第２再配線１７５の少なくとも一部を露出させる。第３開口１０９によって露出された第２再配線１７５の一部を、再分配されたボンドパッド１０６と称する。
【００６３】
図７、図８、及び図９について説明した半導体装置と類似して、図１０及び図１１乃至図１３について説明した半導体装置は、パシベーション膜１１０上に形成された第１再配線１３５のうち隣接する第１再配線１３５間に拡張されたボイド１４５ａを含むことができる。拡張されたボイド１４５ａは空気で満たされているので、拡張されたボイド１４５ａは、例えば、パシベーション膜１１０上に形成された多数個の第１再配線１３５のうち隣接した第１再配線１３５間に水平方向に沿って発生する寄生キャパシタンスを減少させることができる。又、第２再配線１７５は拡張されたボイド１４５ａ上に配置されるので、第１及び第２再配線１３５、１７５のうち隣接する第１及び第２再配線１３５、１７５間に発生する寄生キャパシタンスを減少させることができる。又、下部構造物１０１及び第２再配線１３５間に垂直方向に沿って発生する寄生キャパシタンスも減少させることができる。
【００６４】
以下では、本発明の実施例による図２乃至図１３に示した半導体装置を製造する方法について図１５乃至図３４を参照して詳細に説明する。
【００６５】
図１５、図１７、図１９、図２１、図２３、及び図２５は、図２に示した半導体装置を製造する方法を示すためのＩＩＡ−ＩＩＡ’に沿って切断した断面図であり、図１６、図１８、図２０、図２２、図２４、及び図２６は、図２に示した半導体装置を製造する方法を示すためのＩＩＢ−ＩＩＢ’に沿って切断した断面図である。
【００６６】
図１５及び図１６を参照すると、パシベーション膜１１０は、上部に形成されたチップパッド１０５を有する下部構造物１０１上に形成される。本実施例において、下部構造物１０１上に、例えば、ＳｉＮｘ、ＳｉＯｘ、又はこれと類似するか、これらの組み合わせからなるパシベーション物質を蒸着して、フォトリソグラフィ工程のような従来の技術を使用してパシベーション物質をパターニングして、チップパッド１０５の少なくとも一部を露出させる開口（即ち、第１開口１０４’）を形成することにより、パシベーション膜１１０を形成する。図面上には１つの第１開口１０４’だけを図示したが、第１開口１０４’及びチップパッド１０５の個数を増加することができる。
【００６７】
図１７及び図１８を参照すると、第１層間導電膜１１５がパシベーション膜１１０上に形成され、図１７及び図１８に示すように、第１開口１０４’内のチップパッド１０５上に形成される。第１層間導電膜１１５は、障壁物質膜及び障壁物質膜の上部に重なって配置されるシード層を含むことができる。例えば、障壁物質膜は、チタニウム、銅、又はこれと類似するか、これらの合金のような物質を含むことができる。例えば、シード層は、単一膜又は場合によって複合膜であり得る。例えば、シード層は、銅膜及び銅膜上に形成されるチタニウム膜を含むことができる。
【００６８】
本実施例において、第１層間導電膜１１５の障壁物質膜とシード層は、スパッタリング工程によって形成できる。他の実施例において、第１層間導電膜１１５の障壁物質膜とシード層は連続的に積層され得る。
【００６９】
続いて、多数個の再配線１３５（即ち、第１再配線）は、パシベーション膜１１０上に形成され、チップパッド１０５と連結される。多数個の第１再配線１３５を形成する工程は、図１９乃至図２４を参照して説明する。
【００７０】
図１９及び図２０に示すように、モールドパターン１２０は、第１層間導電膜１１５上に形成される。本実施例において、第１層間導電膜１１５上にフォトレジストのような感光性物質を塗布した後、第１層間導電膜１１５を露出させる多数個のチャンネル又はグルーブ（ｇｒｏｏｖｅ）を定義するための露光及び現像工程によってモールドパターン１２０を形成する。図１９に示すように、モールドパターン１２０に定義されるチャンネル１１９の側壁は、第１層間導電膜１１５の上部面と鈍角を形成することができる。このような工程は、当業者に知られたように、フォトリソグラフィ工程を調節することにより行われ得る。鈍角を有するモールドパターンを形成する工程の例は、韓国公開特許第２００５−１１０７３５号及び第２０００−６６３３８号に開示されている。従って、チャンネル１１９の幅は、チャンネル１１９の下部より上部でより大きくなる。
【００７１】
図２１及び図２２に示すように、第１再配線１３５は、モールドパターン１２０で定義されたチャンネル１１９内に形成される。
【００７２】
本実施例において、第１再配線１３５は、１つ以上の鍍金工程によって形成できる。例えば、第１下部導電膜１２５は、チャンネル１１９によって露出された第１層間導電膜１１５の一部分をシード物質として使用してモールドパターン１２０に定義された各チャンネル１１９内に鍍金できる。続いて、第１上部導電膜１３０は、第１下部導電膜１２５をシード層として使用してそれぞれの第１下部導電膜１２５上に鍍金できる。例えば、第１下部導電膜１２５は銅又はこれと類似するか、これを含む合金のような物質を含むことができる。例えば、第１上部導電膜１３０は、ニッケル又はこれと類似するか、これを含む合金のような物質を含むことができる。
【００７３】
チャンネル１１９の幅はチャンネルの上部でより大きいため、チャンネル１１９内に形成（モールド）された第１再配線は、第１再配線の上部でより大きい幅を有する。従って、パシベーション膜１１０の上部表面と第１再配線１３５の側壁は、それらの間で鋭角を形成する。
【００７４】
これと異なり、下部より上部でより大きい幅を有する第１再配線１３５は、薄膜蒸着工程及び第１再配線１３５の底部を選択的にエッチングして第１再配線１３５の下部の側壁にリセスを形成することができる適当なエッチング液を使用するエッチング工程によって形成され得る。本実施例において、第１再配線１３５は複合膜を含むことができ、複合膜の下部は特定なエッチング液に露出された場合に、より高いエッチング率を有することができる。
【００７５】
図２３及び図２４に示すように、モールドパターン１２０は除去される。本実施例において、モールドパターン１２０は、アッシング、ストリップ、又はこれと類似するか、これらの組み合わせのような工程を使用して除去できる。モールドパターン１２０を除去することにより、第１層間導電膜１１５の一部は、第１再配線１３５によって露出される。
【００７６】
図２３に示すように、第１再配線１３５の側壁は第１層間導電膜１１５の上部表面と鋭角を形成する。
【００７７】
図２５及び図２６に示すように、第１再配線１３５によって露出された第１層間導電膜１１５の一部は除去され、第１層間導電パターン１１５ａを形成する。従って、それぞれの第１再配線１３５は、第１層間導電パターン１１５ａの上部に連続的に積層された第１下部導電膜１２５及び第１上部導電膜１３０を含むことができる。
【００７８】
本実施例において、第１層間導電膜１１５の露出した部分は、適当なエッチング工程により第１再配線１３５に対して選択的に除去できる。具体的に、第１層間導電膜１１５の露出した部分を除去するためのエッチング工程で使用されるエッチング液は、第１層間導電膜１１５より第１下部導電膜１２５に対して、より低いエッチング率を有することができる。又、エッチング液は、第１下部導電膜１２５より第１上部導電パターン１１５に対して、より低いエッチング率を有することができる。これにより、第１層間導電膜１１５の露出した部分を除去するエッチング工程の間、第１再配線１３５の側壁は、底部でより多く部分的に除去できる。この場合において、パシベーション膜１１０の上部表面と第１再配線１３５の側壁との間に定義された鋭角は、第１層間導電膜１１５の上部表面と第１再配線１３５の側壁との間に定義された鋭角より非常に小さくできる。
【００７９】
その結果、それぞれの第１再配線１３５の角は、例えば、対応する第１再配線１３５の中央線に向かって内部に水平的に陥没する。これによって、第１層間導電パターン１１５ａ、第１下部導電膜１２５、及び第１上部導電膜１３０の水平的に陥没した角は、第１再配線１３５の側壁にリセスを定義することになる。
【００８０】
本実施例において、パシベーション膜１１０の上部表面と第１再配線１３５の側壁によって定義された鋭角は、ボイドがリセスの付近又は内部に容易に形成できるように約３０°〜７５°の範囲とすることができる。
【００８１】
リセスは、三角形の断面形状を有することが図示されている。しかし、リセスは、長方形又はこれと類似した断面形状を有することができる。
【００８２】
他の実施例において、上記実施例における第１下部導電膜１２５に対応する第１下部導電パターンを形成するための第１下部導電膜（図示せず）及び第１上部導電膜１３０に対応する第１上部導電パターンを形成するための第２上部導電膜（図示せず）は、蒸着工程によってパシベーション膜１１０上に連続的に形成される。第１下部導電パターンは、第１上部導電パターンに対してエッチング選択比の高い物質で形成され得る。この場合において、リセス又はアンダーカットは、第１上部導電膜に対して第１下部導電膜を選択的にエッチングすることにより第１再配線１３５の側壁に定義できる。即ち、第１下部導電膜は、第１下部導電パターン及び第１上部導電パターンを形成するためのエッチング工程中に第１上部導電膜より速くエッチングできる物質で形成できる。又、第１下部導電パターン及び第１上部導電パターンが形成された後に追加的なエッチング工程が行われ得る。
【００８３】
その結果、それぞれの第１下部導電パターンの角は、対応する第１再配線１３５の中央線に向かって内部に水平的に陥没する。これにより、第１下部導電パターンの水平的に陥没した角は、第１再配線１３５の側壁にリセスを定義することができる。又、更に他の実施例によると、第１下部導電パターンの水平的に陥没した角と第１上部導電パターンが共同に第１再配線１３５の側壁にリセスを定義することができ、第１再配線１３５の少なくとも一部はパシベーション膜１１０の上部表面に対して鈍角を有する。従って、第１上部導電パターンの幅は、第１下部導電パターンの幅より大きくできる。
【００８４】
続いて、第１絶縁膜１４０ａは、第１再配線１３５を含む下部構造物１０１上に形成される。その際、第１絶縁膜１４０ａは、ボイド１４５が第１絶縁膜１４０ａの内部に又は第１再配線１３５に隣接するように収容されるに充分な条件下で形成され、図３に示した構造を形成する。
【００８５】
例えば、第１絶縁膜１４０ａは、第１再配線１３５を含む第１下部構造物１０１上に絶縁物質をスピンコーティングして形成できる。これと異なり、有機物質を含むテープを下部構造物１０１上に配置させて第１絶縁膜１４０ａを形成することができる。又、適当な粘性度を有する有機物質を、圧着器（ｓｑｕｅｅｚｅｒ）又はディスペンサーを使用して第１下部構造物１０１上にコーティングすることができる。絶縁物質は、約２５０ＣＰと２０００ＣＰとの間に臨界粘性度を有することができる。本実施例において、絶縁物質は約３００ＣＰと２０００ＣＰとの間の臨界粘性度を有することができる。パシベーション膜１１０上の（即ち、第１再配線１３５上ではない）第１絶縁膜１４０ａは、約７μｍ〜１０μｍの厚みを有することができる。絶縁物質は、例えば、ＳｉＮｘ、ＳｉＯｘ、レジン、ポリイミド、又はこれと類似するか、これらの組み合わせのような物質を含むことができる。レジン又はポリイミドのような有機物質は、粘性度を適当に調節して第１再配線１３５の側壁に隣接するように、例えば、第１再配線１３５の側壁に定義されたリセスにボイド１４５を形成するように使用され得る。
【００８６】
本実施例において、第１絶縁膜１４０ａは、スピンコーティングされた後にベーキングされ得る。例えば、第１絶縁膜１４０ａは、スピンコーティング工程後に約１０分間約２５０℃〜３５０℃、より好ましくは、約２８０℃〜３２０℃の温度で熱処理（ハードベーク）できる。第１再配線１３５の側壁に定義されたリセスが実質的に第１絶縁膜１４０ａによって完全に満たされる前に第１絶縁膜１４０ａがベークされるので、ボイド１４５は第１再配線１３５の側壁に隣接するように形成できる。ボイド１４５はリセス内に配置でき、ボイド１４５の外周部は図６に示すように第１再配線１３５の側壁と第１絶縁膜１４０ａの外表面によって定義される。しかし、ボイド１４５は、図３に示したようにリセスの外部に配置できる。場合によって、約１１０℃〜１２０℃の温度でのソフトベーク工程が上述したハードベーク工程前に行われ得る。従って、ベーキングと熱処理のタイミングを調節することにより、ボイド１４５のサイズ及び位置を図６に示すように調節できる。又、ボイド１４５のサイズは、リセスのサイズを調節することにより調節できる。例えば、リセス又はアンダーカットのサイズを増加させることにより、ボイド１４５のサイズを増加させることができ、これと逆にも可能である。本実施例において、ボイド１４５の最上部は、第１再配線１３５の最上部より高く配置できる。図６において、点線は第１絶縁膜１４０ａがスピンコーティングされた後に熱処理（ベーキング）によって固形化される前の第１絶縁膜１４０ａの形態の変化を示す。
【００８７】
第１絶縁膜１４０ａはパターニングされ第１再配線１３５の一部を露出する開口（即ち、第２開口１０７）を形成して、図４に示すように再配列されたボンドパッド１０６を形成することができる。ただ１つの第２開口１０７が図示されているが、１つ以上の第２開口１０７が形成され、多数個の第１再配線１３５を露出させて多数個の再配列されたボンドパッド１０６を形成することができる。
【００８８】
図２７は、図７に示した半導体装置を製造する方法を示すためのＩＶＡ−ＩＶＡ’に沿って切断した断面図であり、図２８は、図７に示した半導体装置を製造する方法を示すためのＩＶＢ−ＩＶＢ’に沿って切断した断面図である。
【００８９】
本実施例において、図７、図８、及び図９について説明した半導体装置は、図３、図４、及び図１５乃至図２６について説明した半導体装置を製造する方法と類似した工程を使用して形成され、図２７に示した予備構造物を形成することができる。
【００９０】
図２７及び図２８に示すように、第１開口１０４は、第１絶縁膜１４０ａ及びパシベーション膜１１０をパターニングして形成され、チップパッド１０５の少なくとも一部を露出させる。ただ１つの第１開口１０４及び１つのチップパッド１０５だけを図示したが、第１開口及びチップパッド１０５の個数は増加できる。
【００９１】
本実施例において、第１開口１０４は、第１絶縁膜１４０ａ及びパシベーション膜１１０を連続的にパターニングすることにより形成できる（例えば、同じ工程で）。しかし、他の実施例において、チップパッド１０５の少なくとも一部を露出させる予備開口は、第１絶縁膜１４０ａが形成される前にパシベーション膜１１０内に形成され得る。この場合において、第１絶縁膜１４０ａは、パシベーション膜１１０及び予備開口内に形成でき、その後、第１開口は第１絶縁膜１４０ａ内に定義されてチップパッド１０５の少なくとも一部を露出できる。
【００９２】
図２７を更に参照すると、図３及び図６について説明した工程において、まず、ボイド１４５を有する第１絶縁膜１４０ａがパシベーション膜１１０の上部に重なって配置される第１再配線１３５に隣接した予備ボイド１４５を有するように形成できる。その後、第１絶縁膜１４０ａに追加熱処理を行って予備ボイド１４５から拡張されたボイド１４５ａを形成する。第１絶縁膜１４０ａに追加熱処理を行うと、第１絶縁膜１４０ａ内に（又は、第１絶縁膜１４０ａによって定義された）ボイド１４５は隣接する第１再配線１３５間の中心領域に移動し始める。このような移動は、内部に向かう矢印で概念的に図示している。本実施例によると、熱処理は、第１絶縁膜１４０ａを約１０分〜１２０分間、約１００℃〜６００℃の温度で加熱することにより行われ得る。より好ましくは、熱処理は約１０分〜１２０分間、約１００℃〜３００℃の温度で加熱することにより行われ得る。
【００９３】
図２７に示したように、ボイド１４５を有する第１絶縁膜１４０ａを上述した熱処理を行うと、隣接する第１再配線１３５間にあるボイド１４５は、図８及び図９に示すように拡張されたボイド１４５ａに合体される。ボイド１４５は、互いに接触して拡張されたボイド１４５ａを形成する時まで延長されるか、水平的に拡張され得る。このような理由で、好ましくは、ボイド１４５は、まず、互いに充分に近く形成され、熱処理の間に拡張されたボイド１４５ａに合体できる。本発明の一側面において、拡張されたボイド１４５ａは、図８及び図９に示すように、パシベーション膜１１０の上部表面から離隔できる。これと異なり、図示していないが、拡張されたボイド１４５ａはパシベーション膜１１０の上部表面と接触することができる。例えば、図１４に示すように、拡張されたボイド１４５ａはアーチ形の断面形状を有し、ボイド１４５ａの底面はパシベーション膜１１０の上部面と接触することができる。
【００９４】
第１絶縁膜１４０ａを約１００℃以下の温度で熱処理すると、ボイド１４５は、拡張されたボイド１４５ａを形成するために充分に拡張されるか延長されない虞がある。反面、第１絶縁膜１４０ａを約６００℃以上の温度で熱処理すると、所望しない熱的ストレスが第１再配線又は下部構造物に含まれるトランジスタ、抵抗、ダイオード、キャパシタ、信号線、接触構造物等のようなデバイスに加えられ、電子製品の特性を劣化させることになる。
【００９５】
又、第１絶縁膜１４０ａを約１０分未満で熱処理すると、ボイド１４５は、拡張されたボイド１４５ａを形成するために充分に拡張されるか延長されない虞がある。反面、第１絶縁膜１４０ａを、約１２０分を超過して熱処理すると、所望しない熱的ストレスが第１再配線又は下部構造物に含まれるトランジスタ、抵抗、ダイオード、キャパシタ、信号線、接触構造物等のようなデバイスに加えられ、電子製品の特性を劣化させることになる。
【００９６】
図２９、図３１、及び図３３は、図１０に示した半導体装置を製造する方法を示すためのＶＩＡ−ＶＩＡ’に沿って切断した断面図であり、図３０、図３２、及び図３４は、図１０に示した半導体装置を製造する方法を示すためのＶＩＢ−ＶＩＢ’に沿って切断した断面図である。
【００９７】
本実施例において、図１０、図１１、及び図１２について説明した半導体装置は、図８、図９、図２７、及び図２８について説明した半導体装置を製造する方法と類似した工程を使用して形成できる。しかし、本発明によると、更に他の再配線１７５（即ち、第２再配線）は、拡張されたボイド１４５ａ上に配置されるように第１絶縁膜１４０ａ上に追加的に形成できる。ただ１つの第２再配線１７５だけが図示されているが、１つ以上の第２再配線１７５が形成できる。
【００９８】
図２９及び図３０に示すように、第２層間導電膜１５５が拡張されたボイド１４５ａ上に配置されるように第１絶縁膜１４０ａ上に形成できる。第２層間導電膜１５５は、障壁物質膜及び障壁物質膜上のシード層を含むことができる。障壁物質膜は、例えば、チタニウム、クロム、又はこれと類似するか、これらの合金のような物質を含むことができる。シード層は、例えば、銅又はこれと類似するか、これらの合金のような物質を含むことができる。本実施例において、第２層間導電膜１５５の障壁物質膜及びシード層はスパッタリング工程を使用して形成できる。他の実施例において、第２層間導電膜１５５の障壁物質膜及びシード層は連続的に積層され得る。
【００９９】
その後、第２モールドパターン１６０が第２層間導電膜１５５上に形成される。本実施例において、第２モールドパターン１６０は、第２層間導電膜１５５上にフォトレジストのような感光性物質を蒸着して第２層間導電膜１５５の一部を露出させるチャンネル又はグルーブを形成するための露光及び現像工程によって形成できる。チャンネル１２１は、拡張されたボイド１４５ａ上に位置する第２層間導電膜１５５の一部を露出させる。
【０１００】
図３１及び図３２を参照すると、第２再配線１７５は、第２モールドパターン１６０のチャンネル１２１内に形成できる。本実施例において、第２再配線１７５は１つ以上の鍍金工程を使用して形成できる。例えば、第２下部導電膜１６５は、グルーブによって露出された第２層間導電膜の一部をシード物質として使用して鍍金できる。その後、第２上部導電膜１７０は、第２下部導電膜１６５をシード物質として使用して鍍金できる。第２下部導電膜１６５は、例えば、銅又はこれと類似するか、これらの合金のような物質を含むことができる。第２上部導電膜１７０は、例えば、ニッケル又はこれと類似するか、これらの合金のような物質を含むことができる。
【０１０１】
図３３及び図３４に示すように、第２モールドパターン１６０は除去される。本実施例において、第２モールドパターン１６０は、アッシング、ストリッピング、又はこれと類似するか、これらの組み合わせのような工程によって除去できる。第２モールドパターン１６０を除去すると、第２層間導電膜１５５の一部は第２再配線１７５によって露出される。その後、第２再配線１７５によって露出された第２層間導電膜１５５の一部が除去される。本実施例において、第２層間導電膜１５５の露出した部分は、第２層間導電膜１５５をエッチングすることにより除去され、第２層間導電パターン１５５ａを形成する。
【０１０２】
その後、第２絶縁膜１４０ｂは、第２再配線１７５を含む下部構造物１０１上に形成され、図１１に示した構造物を形成する。本実施例において、第２絶縁膜１４０ｂは、例えば、第１下部構造物１０１上に絶縁物質をスピンコーティングする技術のような従来の薄膜蒸着技術によって形成できる。本実施例において、絶縁物質は、例えば、ＳｉＮｘ、ＳｉＯｘ、レジン、ポリイミド、又はこれと類似するか、これらの組み合わせのような物質を含むことができる。
【０１０３】
第２絶縁膜１４０ｂはパターニングされ、第２再配線１７５の一部を露出させる開口（即ち、第３開口）を形成して、図１２に示すように、再配列されたボンドパッド１０６を形成する。本実施例において、第２絶縁膜１４０ｂは露光及び現像工程によって形成できる。
【０１０４】
図３５乃至図３７は、本発明の実施例による図２、図７、及び図１０に示した半導体装置の適用例を示す。
【０１０５】
図３５乃至図３７を参照すると、上述したような半導体装置はウェーハレベルパッケージ構造を使用して装置内に実装できる。例えば、上述したような半導体装置は、スタックパッケージシステム（図３５参照）、マルチ−チップパッケージシステム（図３６参照）、又はモジュール（図３７参照）内に実装できる。このような実施例において、チップの一部又は全部は上述したボイド構造を含む。
【０１０６】
以上、本発明の実施例を再配線と関連して説明してきた。しかし、当業者は本発明の実施例が半導体装置の再配線以外にも他の導電構造物間の寄生キャパシタンスを減少させるのにも適用できるのを理解することができる。
【０１０７】
また、本発明を実施例によって詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離れることなく、本発明を修正または変更できる。
【図面の簡単な説明】
【０１０８】
【図１】再配線を含む従来のウェーハレベルパッケージを示す断面図である。
【図２】本発明の一実施例による半導体装置を示す平面図である。
【図３】図２のＩＩＡ−ＩＩＡ’に沿って切断した断面図である。
【図４】図２のＩＩＢ−ＩＩＢ’に沿って切断した断面図である。
【図５】図２のＩＩＢ−ＩＩＢ’に沿って切断した他の実施例による断面図である。
【図６】本発明の一実施例によるボイドの形成を示す図である。
【図７】本発明の他の実施例による半導体装置を示す平面図である。
【図８】図７のＩＶＡ−ＩＶＡ’に沿って切断した断面図である。
【図９】図７のＩＶＢ−ＩＶＢ’に沿って切断した断面図である。
【図１０】本発明の更に他の実施例による半導体装置を示す平面図である。
【図１１】図１０のＶＩＡ−ＶＩＡ’に沿って切断した断面図である。
【図１２】図１０のＶＩＢ−ＶＩＢ’に沿って切断した断面図である。
【図１３】図１０のＶＩＢ−ＶＩＢ’に沿って切断した他の実施例による断面図である。
【図１４】図１０のＶＩＢ−ＶＩＢ’に沿って切断した他の実施例による断面図である。
【図１５】図２に示した半導体装置を製造する方法を示すためのＩＩＡ−ＩＩＡ’に沿って切断した断面図である。
【図１６】図２に示した半導体装置を製造する方法を示すためのＩＩＢ−ＩＩＢ’に沿って切断した断面図である。
【図１７】図２に示した半導体装置を製造する方法を示すためのＩＩＡ−ＩＩＡ’に沿って切断した断面図である。
【図１８】図２に示した半導体装置を製造する方法を示すためのＩＩＢ−ＩＩＢ’に沿って切断した断面図である。
【図１９】図２に示した半導体装置を製造する方法を示すためのＩＩＡ−ＩＩＡ’に沿って切断した断面図である。
【図２０】図２に示した半導体装置を製造する方法を示すためのＩＩＢ−ＩＩＢ’に沿って切断した断面図である。
【図２１】図２に示した半導体装置を製造する方法を示すためのＩＩＡ−ＩＩＡ’に沿って切断した断面図である。
【図２２】図２に示した半導体装置を製造する方法を示すためのＩＩＢ−ＩＩＢ’に沿って切断した断面図である。
【図２３】図２に示した半導体装置を製造する方法を示すためのＩＩＡ−ＩＩＡ’に沿って切断した断面図である。
【図２４】図２に示した半導体装置を製造する方法を示すためのＩＩＢ−ＩＩＢ’に沿って切断した断面図である。
【図２５】図２に示した半導体装置を製造する方法を示すためのＩＩＡ−ＩＩＡ’に沿って切断した断面図である。
【図２６】図２に示した半導体装置を製造する方法を示すためのＩＩＢ−ＩＩＢ’に沿って切断した断面図である。
【図２７】図７に示した半導体装置を製造する方法を示すためのＩＶＡ−ＩＶＡ’に沿って切断した断面図である。
【図２８】図７に示した半導体装置を製造する方法を示すためのＩＶＢ−ＩＶＢ’に沿って切断した断面図である。
【図２９】図１０に示した半導体装置を製造する方法を示すためのＶＩＡ−ＶＩＡ’に沿って切断した断面図である。
【図３０】図１０に示した半導体装置を製造する方法を示すためのＶＩＢ−ＶＩＢ’に沿って切断した断面図である。
【図３１】図１０に示した半導体装置を製造する方法を示すためのＶＩＡ−ＶＩＡ’に沿って切断した断面図である。
【図３２】図１０に示した半導体装置を製造する方法を示すためのＶＩＢ−ＶＩＢ’に沿って切断した断面図である。
【図３３】図１０に示した半導体装置を製造する方法を示すためのＶＩＡ−ＶＩＡ’に沿って切断した断面図である。
【図３４】図１０に示した半導体装置を製造する方法を示すためのＶＩＢ−ＶＩＢ’に沿って切断した断面図である。
【図３５】図２、図７、及び図１０に示した半導体装置の適用例を示す図である。
【図３６】図２、図７、及び図１０に示した半導体装置の適用例を示す図である。
【図３７】図２、図７、及び図１０に示した半導体装置の適用例を示す図である。
【符号の説明】
【０１０９】
１０    半導体基板
１２、１０５    チップパッド
１４、１１０    パシベーション膜
１６、１４０ａ    第１絶縁膜
１８    再配線又は再配線パターン
２０、１４０ｂ    第２絶縁膜
２２、１０６    ボンドパッド
２４    ソルダーボール
１０１    下部構造物
１０４    第１開口
１０７    第２開口
１０９    第３開口
１１９、１２１    チャンネル又はグルーブ（ｇｒｏｏｖｅ）
１１５    第１層間導電膜
１１５ａ    第１層間導電パターン
１２０    モールドパターン
１２５    第１下部導電膜
１３０    第１上部導電膜
１３５    第１再配線
１４５    ボイド
１４５ａ    拡張されたボイド
１５５ａ    第２層間導電パターン
１６０    第２モールドパターン
１６５    第２下部導電膜
１７０    第２上部導電膜
１７５    第２再配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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