(57)【要約】      （修正有）【課題】ビット線抵抗を低減すると共に、不純物の拡散による短チャネル効果が低減された半導体装置を提供する。【解決手段】半導体装置は、半導体基板１０に形成された溝部に埋め込まれた不純物を含む導電体からなる埋め込み導電膜１２Ａと、溝部の両側方の領域に形成された第１の拡散層１２Ｂと、溝部の側壁及び底面に形成された第２の拡散層１２Ｃとからなるビット線１２を備えている。溝部は、第１の拡散層１２Ｂよりも深さが深く、行方向に隣接する２つのトランジスタにおける第２の拡散層１２Ｃ同士の間隔は、第１の拡散層１２Ｂ同士の間隔よりも広い。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板に行列状に形成され、それぞれが前記半導体基板の上にゲート絶縁膜を介在させて形成されたゲート電極を有する複数のトランジスタと、
前記半導体基板における行方向に隣接する２つの前記ゲート電極同士の間の領域に形成され、列方向に延びる複数のビット線と、
それぞれが行方向に延び、対応する行に形成された前記トランジスタの前記ゲート電極同士を電気的に接続する複数のワード線とを備え、
前記各ビット線は、
前記半導体基板に形成された溝部に埋め込まれた不純物を含む導電体からなる埋め込み導電膜と、
前記半導体基板における前記溝部の両側方の領域に形成された第１の拡散層と、
前記半導体基板における前記溝部の側壁及び底面に形成された第２の拡散層とからなり、
前記溝部は、前記第１の拡散層よりも深さが深く、
行方向に隣接する２つの前記トランジスタにおける前記第２の拡散層同士の間隔は、前記第１の拡散層同士の間隔よりも広いことを特徴とする半導体装置。
【請求項２】
前記各ビット線の上を覆うビット線絶縁膜をさらに備え、
一の行に形成された前記各トランジスタの前記ゲート電極は、前記ビット線絶縁膜を覆うように一体に形成され、
前記各ワード線は、前記一体に形成されたゲート電極であることを特徴とする請求項２に記載の半導体装置。
【請求項３】
前記各トランジスタは、前記ゲート電極の側面を覆い、前記ゲート電極と前記埋め込み導電膜とを絶縁する側壁絶縁膜を有し、
前記各溝部は、互いに対向して形成された２つの前記側壁絶縁膜に対して自己整合的に形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記埋め込み導電膜を覆い且つ前記ゲート電極同士の間の領域を平坦化するビット線絶縁膜をさらに備え、
前記各ワード線は、対応する行に形成された前記各トランジスタの前記ゲート電極及びビット線絶縁膜の上を覆うように形成されていることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記側壁絶縁膜は、下端部が前記半導体基板と接していることを特徴とする請求項３又は４に記載の半導体装置。
【請求項６】
前記側壁絶縁膜は、下端部が前記ゲート絶縁膜の上面と接していることを特徴とする請求項３又は４に記載の半導体装置。
【請求項７】
前記ゲート電極と前記側壁絶縁膜との間には、側壁導電膜が形成されていることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記ゲート絶縁膜は下側から順次形成された、第１のシリコン酸化膜、シリコン窒化膜及び第２のシリコン酸化膜からなることを特徴とする請求項１から７のいずれか１項に記載の半導体装置。
【請求項９】
半導体基板に形成され、列方向に延びる複数のビット線と、前記半導体基板の上に形成され、行方向に延びる複数のワード線とを備えた半導体装置の製造方法であって、
前記半導体基板の上に列方向に延びる複数のストライプ状の開口部を有するマスク膜を形成する工程（ａ）と、
前記マスク膜を注入マスクとして前記半導体基板に不純物を注入することにより複数の第１の拡散層を形成する工程（ｂ）と、
前記各開口部の側壁を覆う側壁絶縁膜を形成する工程（ｃ）と、
前記側壁絶縁膜が形成された前記マスク膜をエッチングマスクとして前記半導体基板をエッチングすることにより前記第１の拡散層よりも深さが深い複数の溝部を形成する工程（ｄ）と、
前記各溝部に不純物を含む導電性材料を埋め込むことにより埋め込み導電膜を形成する工程（ｅ）と、
熱処理を行うことにより、前記半導体基板における前記各溝部の側壁及び底面に、前記埋め込み導電膜に含まれる不純物を拡散させて第２の拡散層をそれぞれ形成して、前記第１の拡散層、埋め込み導電膜及び第２の拡散層からなる前記複数のビット線を形成する工程（ｆ）とを備えていることを特徴とする半導体装置の製造方法。
【請求項１０】
前記工程（ａ）では、前記半導体基板の上に基板保護膜を形成した後、形成した基板保護膜の上に前記マスク膜を形成し、
前記工程（ｂ）では、前記不純物は前記基板保護膜を介して注入することを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記工程（ｅ）よりも後に、
前記マスク膜及び側壁絶縁膜を除去する工程（ｇ）と、
前記複数のビット線の上をそれぞれ覆うビット線絶縁膜及び前記半導体基板における前記ビット線同士の間の領域を覆うゲート絶縁膜を形成する工程（ｉ）と、
前記ゲート絶縁膜及びビット線絶縁膜の上に、前記複数のワード線を形成する工程（ｊ）とをさらに備えていることを特徴とする請求項９又は１０に記載の半導体装置の製造方法。
【請求項１２】
前記マスク膜は、下側から順次形成された、ゲート絶縁膜と、ゲート電極形成膜と、電極保護膜とからなり、
前記工程（ｅ）よりも後に、
前記埋め込み導電膜の上を覆い前記開口部を埋めるビット線絶縁膜を形成する工程（ｇ）と、
前記ゲート電極形成膜の上面が露出するまで、前記ビット線絶縁膜の上部、側壁絶縁膜の上部及び電極保護膜を平坦化しつつ除去する工程（ｈ）と、
平坦化された前記ゲート電極形成膜、ビット線絶縁膜及び側壁絶縁膜の上を覆うワード線形成導電膜を形成した後、形成したワード線形成導電膜をパターニングすることにより行方向に延びる複数のワード線を形成する工程（ｉ）とをさらに備えていることを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１３】
前記工程（ａ）では、前記電極保護絶縁膜及びゲート電極形成膜を選択的に除去することにより前記開口部を形成し、
前記工程（ｂ）では、前記不純物は前記ゲート絶縁膜を介して注入し、
前記（ｃ）では、前記側壁絶縁膜の下端部が前記ゲート絶縁膜の上面と接するように形成することを特徴とする請求項１２に記載の半導体装置の製造方法。
【請求項１４】
前記工程（ａ）と前記工程（ｂ）との間に、前記ゲート電極形成膜における前記開口部の側壁部分を覆う側壁電極を形成する工程（ｊ）をさらに備え、
前記工程（ｃ）では、前記側壁絶縁膜は前記側壁電極を覆うように形成することを特徴とする請求項１３に記載の半導体装置の製造方法。
【請求項１５】
前記ゲート絶縁膜は、下側から順次形成された、下部シリコン酸化膜、シリコン窒化膜及び上部シリコン酸化膜からなることを特徴とする請求項１１から１４のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、拡散層からなるビット線を備えた半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体装置の小型化及び高集積化を進めるために、拡散層からなるビット線の線幅を微細化することが必要とされている。しかし、ビット線を微細化すると、ビット線の抵抗が上昇し、ビット線の負荷が大きくなる。
【０００３】
このような、ビット線の抵抗の上昇を抑え、回路動作速度を向上する方法として、ビット線に裏打ち配線及びコンタクトを設ける方法がある。例えば、特許文献１には図１１に示すようなビット線の構造が開示されている。
【０００４】
図１１に示すように、従来のビット線１１８は、半導体基板１００の上部に形成された浅い第１の拡散層１１０と、第１の拡散層よりも線幅が狭く且つ深い位置に形成された深い第２の拡散層１１６とにより形成されている。このようにビット線を深さ方向に拡張することにより、第１の拡散層１１０の線幅を狭くしても、ビット線１１８全体としての抵抗値を低減することができる。また、第２の拡散層１１６の線幅を第１の拡散層１１０の線幅よりも狭くしている。これにより、拡散層を形成するための熱処理工程において、第２のビット線が水平方向に拡散し、ビット線同士の間に形成された素子に短チャネル効果が生じることを抑制しようとしている。
【特許文献１】米国特許第６７２０６２９号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、前記従来のビット線の構造においては、第２の拡散層の熱拡散を積極的にコントロールするものではなく、短チャネル効果の抑制が十分ではないという問題がある。
【０００６】
本発明は、前記従来の問題を解決し、ビット線抵抗を低減すると共に、不純物の拡散による短チャネル効果が低減された半導体装置を実現できるようにすることを目的とする。
【課題を解決するための手段】
【０００７】
前記の目的を達成するため、本発明は半導体装置を、第１の拡散層と、第１の拡散層よりも深い埋め込み導電膜及び埋め込み導電膜の周囲に形成された第２の拡散層とからなるビット線を備えた構成とする。
【０００８】
具体的に、本発明に係る半導体装置は、半導体基板に行列状に形成され、それぞれが半導体基板の上にゲート絶縁膜を介在させて形成されたゲート電極を有する複数のトランジスタと、半導体基板における行方向に隣接する２つのゲート電極同士の間の領域に形成され、列方向に延びる複数のビット線と、それぞれが行方向に延び、対応する行に形成されたトランジスタのゲート電極同士を電気的に接続する複数のワード線とを備え、各ビット線は、半導体基板に形成された溝部に埋め込まれた不純物を含む導電体からなる埋め込み導電膜と、半導体基板における溝部の両側方の領域に形成された第１の拡散層と、半導体基板における溝部の側壁及び底面に形成された第２の拡散層とからなり、溝部は、第１の拡散層よりも深さが深く、行方向に隣接する２つのトランジスタにおける第２の拡散層同士の間隔は、第１の拡散層同士の間隔よりも広いことを特徴とする。
【０００９】
本発明の半導体装置は各ビット線が、半導体基板に形成された溝部に埋め込まれた不純物を含む導電体からなる埋め込み導電膜と、半導体基板における溝部の両側方の領域に形成された第１の拡散層と、半導体基板における溝部の側壁及び底面に、不純物の熱拡散により形成された第２の拡散層とを有している。このため、イオン注入により形成された深い拡散層を有する従来の半導体装置と比べて、第２の拡散層の拡散による短チャネル効果が発生するおそれを大幅に低減できる。また、イオン注入と異なり深さ方向にビット線を拡張することが容易であり、ビット線の抵抗をさらに低減することが可能である。
【００１０】
本発明の半導体装置は、各ビット線の上を覆うビット線絶縁膜をさらに備え、一の行に形成された各トランジスタのゲート電極は、ビット線絶縁膜を覆うように一体に形成され、各ワード線は、一体に形成されたゲート電極であることが好ましい。
【００１１】
本発明の半導体装置において、各トランジスタは、ゲート電極の側面を覆い、ゲート電極と埋め込み導電膜とを絶縁する側壁絶縁膜を有し、各溝部は、互いに対向して形成された２つの側壁絶縁膜に対して自己整合的に形成されていることが好ましい。
【００１２】
この場合において、埋め込み導電膜を覆い且つゲート電極同士の間の領域を平坦化するビット線絶縁膜をさらに備え、各ワード線は、対応する行に形成された各トランジスタのゲート電極及びビット線絶縁膜の上を覆うように形成されていることが好ましい。
【００１３】
この場合において、側壁絶縁膜は、下端部が半導体基板と接していても、下端部がゲート絶縁膜の上面と接していてもよい。側壁絶縁膜の下端部がゲート絶縁膜の上面と接している場合には、ゲート電極の端部の位置をゲート絶縁膜の端部よりも内側にすることができるので、電荷がゲート電極間の方向に抜けていく現象に対して強い構造を実現できる。
【００１４】
この場合において、ゲート電極と側壁絶縁膜との間には、側壁導電膜が形成されていることが好ましい。このような構成とすることにより、ゲート絶縁膜のゲート電極よりも外側に形成された部分の電荷の移動を制御することができるため、電荷の書き込み及び消去の際の電界の安定性を向上させることができる。
【００１５】
本発明の半導体装置において、ゲート絶縁膜は下側から順次形成された、第１のシリコン酸化膜、シリコン窒化膜及び第２のシリコン酸化膜からなることが好ましい。このような構成とすることにより、半導体記憶装置が実現できる。
【００１６】
本発明に係る半導体装置の製造方法は、半導体基板に形成され、列方向に延びる複数のビット線と、半導体基板の上に形成され、行方向に延びる複数のワード線とを備えた半導体装置の製造方法を対象とし、半導体基板の上に列方向に延びる複数のストライプ状の開口部を有するマスク膜を形成する工程（ａ）と、マスク膜を注入マスクとして半導体基板に不純物を注入することにより複数の第１の拡散層を形成する工程（ｂ）と、各開口部の側壁を覆う側壁絶縁膜を形成する工程（ｃ）と、側壁絶縁膜が形成されたマスク膜をエッチングマスクとして半導体基板をエッチングすることにより第１の拡散層よりも深さが深い複数の溝部を形成する工程（ｄ）と、各溝部に不純物を含む導電性材料を埋め込むことにより埋め込み導電膜を形成する工程（ｅ）と、熱処理を行うことにより、半導体基板における各溝部の側壁及び底面に、埋め込み導電膜に含まれる不純物を拡散させて第２の拡散層をそれぞれ形成して、第１の拡散層、埋め込み導電膜及び第２の拡散層からなる複数のビット線を形成する工程（ｆ）とを備えていることを特徴とする。
【００１７】
本発明の半導体装置の製造方法は、マスク膜を注入マスクとして半導体基板に不純物を注入することにより複数の第１の拡散層を形成する工程（ｂ）と、側壁絶縁膜が形成されたマスク膜をエッチングマスクとして半導体基板をエッチングすることにより第１の拡散層よりも深さが深い複数の溝部を形成する工程（ｄ）とを備えている。このため、第１の拡散層よりも幅が狭い溝部を容易に形成することができる。また、熱処理を行うことにより、半導体基板における各溝部の側壁及び底面に、埋め込み導電膜に含まれる不純物を拡散させて第２の拡散層をそれぞれ形成するため、第２の拡散層の拡散を小さく抑えることができる。従って、第２の拡散層が大きく広がることによる短チャネル効果の発生を抑えることができる。
【００１８】
本発明の半導体装置の製造方法において、工程（ａ）では、半導体基板の上に基板保護膜を形成した後、形成した基板保護膜の上にマスク膜を形成し、工程（ｂ）では、不純物は基板保護膜を介して注入することが好ましい。
【００１９】
本発明の半導体装置の製造方法において、工程（ｅ）よりも後に、マスク膜及び側壁絶縁膜を除去する工程（ｇ）と、複数のビット線の上をそれぞれ覆うビット線絶縁膜及び半導体基板におけるビット線同士の間の領域を覆うゲート絶縁膜を形成する工程（ｉ）と、ゲート絶縁膜及びビット線絶縁膜の上に、複数のワード線を形成する工程（ｊ）とをさらに備えていることが好ましい。
【００２０】
本発明の半導体装置の製造方法において、マスク膜は、下側から順次形成された、ゲート絶縁膜と、ゲート電極形成膜と、電極保護膜とからなり、工程（ｅ）よりも後に、埋め込み導電膜の上を覆い開口部を埋めるビット線絶縁膜を形成する工程（ｇ）と、ゲート電極形成膜の上面が露出するまで、ビット線絶縁膜の上部、側壁絶縁膜の上部及び電極保護膜を平坦化しつつ除去する工程（ｈ）と、平坦化されたゲート電極形成膜、ビット線絶縁膜及び側壁絶縁膜の上を覆うワード線形成導電膜を形成した後、形成したワード線形成導電膜をパターニングすることにより行方向に延びる複数のワード線を形成する工程（ｉ）とをさらに備えていることが好ましい。このような構成とすることにより、ワード線を平坦に形成することができるので、微細化が容易となる。
【００２１】
本発明の半導体装置の製造方法において、工程（ａ）では、電極保護絶縁膜及びゲート電極形成膜を選択的に除去することにより開口部を形成し、工程（ｂ）では、不純物はゲート絶縁膜を介して注入し、（ｃ）では、側壁絶縁膜の下端部がゲート絶縁膜の上面と接するように形成することが好ましい。
【００２２】
本発明の半導体装置の製造方法において、工程（ａ）と工程（ｂ）との間に、ゲート電極形成膜における開口部の側壁部分を覆う側壁電極を形成する工程（ｊ）をさらに備え、工程（ｃ）では、側壁絶縁膜は側壁電極を覆うように形成することが好ましい。
【００２３】
本発明の半導体装置の製造方法において、ゲート絶縁膜は、下側から順次形成された、下部シリコン酸化膜、シリコン窒化膜及び上部シリコン酸化膜からなることが好ましい。
【発明の効果】
【００２４】
本発明に係る半導体装置及びその製造方法によれば、ビット線抵抗を低減すると共に、不純物の拡散による短チャネル効果が低減された半導体装置を実現できる。
【発明を実施するための最良の形態】
【００２５】
（第１の実施形態）
本発明の第１の実施形態について図面を参照して説明する。図１は第１の実施形態に係る半導体装置の断面構成を示している。図１に示すように本実施形態の半導体装置は、半導体基板１０に行列状に形成された複数のトランジスタ１１と、列方向に延びる拡散層からなる複数のビット線１２と、行方向に延びる導電性材料からなる複数のワード線１３とを備えた、アレイ構造の半導体装置である。
【００２６】
各ビット線１２は、半導体基板１０に形成された溝部に埋め込まれた導電性材料からなる埋め込み導電膜１２Ａと、半導体基板１０の上部における埋め込み導電膜１２Ａの両側方の領域に形成された第１の拡散層１２Ｂと、半導体基板１０における溝部の側壁及び底面である領域に形成された第２の拡散層１２Ｃとから構成されている。
【００２７】
ビット線１２の上にはビット線絶縁膜１４が形成され、半導体基板１０の上におけるビット線絶縁膜１４に覆われた領域を除く領域にはゲート絶縁膜１５が形成されている。
【００２８】
各ワード線１３は、ビット線絶縁膜１４及びゲート絶縁膜１５の上に形成されている。ワード線１３におけるゲート絶縁膜１５の上に形成された部分はトランジスタ１１のゲート電極として機能する。また、ワード線１３とビット線１２とはビット線絶縁膜１４により絶縁されている。
【００２９】
以下に、第１の実施形態に係る半導体装置の製造方法について図面を参照して説明する。図２及び図３は本実施形態の半導体装置の製造方法を工程順に示している。
【００３０】
まず、図２（ａ）に示すように、Ｎ型の半導体基板１０の上に例えばシリコン酸化（ＳｉＯ2）膜からなる基板保護膜２１を形成し、その上に例えばシリコン窒化（ＳｉＮ）膜からなり、開口部２２ａを有するマスク膜２２を形成する。マスク膜２２は、厚さが１５０ｎｍ程度のＳｉＮ膜を形成した後、フォトリソグラフィとエッチングとにより形成する。開口部２２ａは、列方向にストライプ状に形成する。
【００３１】
次に、図２（ｂ）に示すようにマスク膜２２を注入マスクとして、半導体基板１０にリン又は砒素等のＰ型の不純物イオンを注入して、深さが約５０ｎｍの第１の拡散層１２Ｂを選択的に形成する。
【００３２】
次に、図２（ｃ）に示すように、マスク膜２２における開口部２２ａの側壁の部分を覆う側壁絶縁膜２３を形成する。側壁絶縁膜２３は、厚さが３０ｎｍ程度のＳｉＯ2膜とすればよい。また、図２（ｃ）に示すようにマスク膜２２の上面等を覆っていても問題ない。
【００３３】
次に、図２（ｄ）に示すように、側壁絶縁膜２３が形成されたマスク膜２２をエッチングマスクとして半導体基板１０をエッチングすることにより、ストライプ状の溝部１０ａを形成する。溝部１０ａは、底面が第１の拡散層１２Ｂの底面よりも下側となるように、つまり第１の拡散層１２Ｂよりも深くなるように形成する。本実施形態においては、溝部１０ａの深さは２５０ｎｍとした。
【００３４】
次に、図３（ａ）に示すように、不純物を含む導電膜を溝部１０ａに埋め込むことにより埋め込み導電膜１２Ａを形成する。埋め込み導電膜１２Ａは、リン又は砒素等の不純物を含むポリシリコン膜により形成すればよい。また、溝部１０ａの表面に生じる自然酸化膜を導電膜を埋め込む前に除去しておくことが好ましい。
【００３５】
次に、図３（ｂ）に示すように、埋め込み導電膜１２Ａが形成された半導体基板１０を熱処理することにより、埋め込み導電膜１２Ａに含まれる不純物を半導体基板１０における溝部の側壁及び底面の部分に拡散させ、第２の拡散層１２Ｃを形成する。
【００３６】
次に、図３（ｃ）に示すようにマスク膜２２、側壁絶縁膜２３及び基板保護膜２１を除去する。
【００３７】
次に、図３（ｄ）に示すようにゲート絶縁膜１５、ビット線絶縁膜１４及びワード線１３を形成する。ここで、ビット線絶縁膜１４は例えば基板に形成された第１の拡散層１２Ｂおよび不純物を含むポリシリコン膜からなる埋め込み導電膜１２Ａの表面を増速熱酸化したＬＯＣＯＳ膜として形成すればよい。この際にゲート絶縁膜１５として、例えば下部ＳｉＯ2膜とＳｉＮ膜と上部ＳｉＯ2膜とが順次積層されたＯＮＯ膜を形成すれば、ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Silicon）型の半導体記憶装置となる。なお、ビット線絶縁膜１４は下部ＳｉＯ2膜と同時形成しても構わない。
【００３８】
本実施形態の半導体装置の製造方法は、溝部に不純物を含む導電性材料を埋め込むことにより形成した埋め込み導電膜１２Ａと、埋め込み導電膜１２Ａから半導体基板１０に不純物を拡散させることにより形成した第２の不純物拡散層とによりビット線の抵抗を低減している。このため、基板に不純物イオンを注入することにより深い不純物拡散層を形成してビット線の抵抗を低減する従来の方法と比べて以下のような利点を有している。
【００３９】
まず、従来の方法において、イオン注入により形成された深い拡散層は、熱処理工程において拡散してしまう。このため、ビット線同士の間に形成するトランジスタに短チャネル効果が生じてしまうおそれがある。一方、本実施形態は、埋め込み導電膜に含まれる不純物を固相拡散させているため、その拡散量はごく僅かである。具体的には、従来の方法においては、不純物の拡散長は約４０ｎｍとなるが、本実施形態の拡散長は約１０ｎｍにすぎない。その結果、従来の方法と比べて短チャネル効果を抑制する効果に優れている。
【００４０】
また、ビット線を深さ方向に容易に拡張することができる。イオン注入を用いた従来の方法においては、深い拡散層の深さを深くすることが困難である。また、深くすることにより横方向の拡散も大きくなる。しかし、本実施形態においては、ビット線の深さは溝部の深さによって決まるため、ビット線を深さ方向に拡張することが容易である。また、深さ方向に拡張したとしても、横方向の拡散が増大することはない。このため、ビット線の抵抗をより低減することが可能である。
【００４１】
例えば、従来の方法により、深さが約１００ｎｍ、幅が約１５０ｎｍで、不純物濃度が３×１０20／ｃｍ3の深い拡散層を形成した場合のビット線のシート抵抗は約３０Ω／□であった。一方、本実施形態において、深さが約２５０ｎｍ、幅が約９０ｎｍで、不純物濃度が３×１０20／ｃｍ3の不純物濃度埋め込み導電膜を形成した場合のシート抵抗は約２０Ω／□であった。また、溝部の深さをさらに深くしたり、埋め込み導電膜の不純物濃度をさらに高くすることにより、シート抵抗をより低減することが可能である。
【００４２】
本実施形態においては、溝部は対向する２つの側壁絶縁膜に対して自己整合的に形成されている。つまり、マスク膜の開口部の側壁に側壁絶縁膜を形成した後、側壁絶縁膜が形成されたマスク膜をエッチングマスクとして溝部を形成している。従って、第１の拡散層の端部から溝部までの距離は、側壁絶縁膜の膜厚によって制御される。第１の拡散層の端部から溝部までの距離は３０ｎｍ程度とすることが好ましいため、側壁絶縁膜の膜厚を３０ｎｍ程度とすることが好ましい。
【００４３】
（第２の実施形態）
以下に、本発明の第２の実施形態について図面を参照して説明する。図４は第２の実施形態に係る半導体装置の断面構成を示している。図４において図１と同一の構成要素には同一の符号を附すことにより説明を省略する。
【００４４】
本実施形態の半導体装置は、トランジスタ１１がゲート絶縁膜１５とゲート電極３１とにより形成され、行方向に隣接するゲート電極３１同士の間には、側壁絶縁膜３２及びビット線絶縁膜３３が埋め込まれて、平坦化されている。ワード線１３は、平坦化されたゲート電極３１及びビット線絶縁膜３３の上に形成されている。側壁絶縁膜３２は、ゲート電極３１の側壁を覆うように形成され、ゲート電極３１と埋め込み導電膜１２Ａとを絶縁している。ビット線絶縁膜３２は、埋め込み導電膜１２Ａの上を覆い、ワード線１３と埋め込み導電膜１２Ａとを絶縁している。
【００４５】
以下に、第２の実施形態に係る半導体装置の製造方法について図面を参照して説明する。図５及び図６は本実施形態の半導体装置の製造方法を工程順に示している。
【００４６】
まず、図５（ａ）に示すように、半導体基板１０の上に、ゲート絶縁膜１５を形成する。ゲート絶縁膜１５は、例えば厚さが５ｎｍの下部ＳｉＯ2膜、厚さが５ｎｍのＳｉＮ膜及び厚さが１０ｎｍの上部ＳｉＯ2膜が下側から順次形成されたＯＮＯ膜とする。
【００４７】
続いて、ゲート絶縁膜１５の上に、厚さが６０ｎｍの不純物がドープされたポリシリコンからなるゲート電極形成膜３１Ａを形成する。ゲート電極形成膜３１Ａの上には電極保護膜３４として、厚さが１０ｎｍのＳｉＯ2からなる第１の絶縁膜３４Ａ及び厚さが１００ｎｍのＳｉＮからなる第２の絶縁膜３４Ｂを下側から順次形成する。
【００４８】
次に、図５（ｂ）に示すように、フォトリソグラフィとエッチングとを行うことにより、第２の絶縁膜３４Ｂ、第１の絶縁膜３４Ａ、ゲート電極形成膜３１Ａ及びゲート絶縁膜１５を選択的に除去する。これにより、ストライプ状の開口部３６ａを有するマスク膜３６を形成する。
【００４９】
次に、図５（ｃ）に示すように、マスク膜３６をイオン注入マスクとして用いて、半導体基板１０にリン又は砒素等の不純物イオンを注入して、深さが約５０ｎｍの第１の拡散層１２Ｂを形成する。
【００５０】
次に、図５（ｄ）に示すように、マスク膜３６における開口部３６ａの側壁の部分を覆う側壁絶縁膜３２を形成する。側壁絶縁膜３２は、厚さが３０ｎｍ程度のＳｉＯ2膜とすればよい。また、マスク膜３６の側壁だけでなく上面を覆っていてもよい。
【００５１】
次に、図６（ａ）に示すように、側壁絶縁膜３２を形成したマスク膜３６をエッチングマスクとして、半導体基板１０をエッチングすることによりストライプ状の溝部１０ａを形成する。溝部１０ａは、深さが第１の拡散層１２Ｂよりも深くなるように形成する。本実施形態においては、溝部１０ａの深さは２５０ｎｍとした。
【００５２】
次に、図６（ｂ）に示すように、溝部１０ａを埋めるようにリン又は砒素等の不純物がドープされたポリシリコン膜を成長した後、これをエッチバックすることにより埋め込み導電膜１２Ａを形成する。続いて、熱処理を行うことにより、埋め込み導電膜１２Ａに含まれる不純物を、半導体基板１０における溝部１０ａの側壁及び底面の部分に拡散させ、第２の拡散層１２Ｃを形成する。
【００５３】
次に、図６（ｃ）に示すように、開口部３６ａを埋めるようにＮＳＧ（ノンドープシリケートガラス）膜等を成長する。続いて、化学機械的研磨（ＣＭＰ）法等により平坦化を行い、さらに、ウエットエッチング等により高さを調整することによりビット線絶縁膜３３を形成する。また、側壁絶縁膜３２の上部並びに第２の絶縁膜３４Ｂ及び第１の絶縁膜３４Ａを除去してゲート電極３１を露出する。
【００５４】
次に、図６（ｄ）に示すように、半導体基板１０上の全面に厚さが１５０ｎｍの不純物がドープされたポリシリコン等からなるワード線形成導電膜を形成した後、レジストを用いてパターニングすることにより、行方向に延びる複数のワード線１３を形成する。これにより、行列状に配置されゲート絶縁膜１５とゲート電極３１とを有する複数のトランジスタ１１と、列方向に延びる複数のビット線１２と、行方向に延びる複数のワード線１３とを備えた半導体装置が得られる。
【００５５】
本実施形態においては第１の実施形態で述べた効果に加えて、ビット線１２上のビット線絶縁膜３３を埋め込み絶縁膜で形成するため、膜形成時に基板に対して高温熱処理をする必要がない。そのため、第１の実施形態で述べた効果に加えて、第１の拡散層に加わる高温熱処理が少なくなり、第１の拡散層の熱処理による拡散を抑制することができ、微細化において効果が大きい。
【００５６】
（第３の実施形態）
以下に、本発明の第３の実施形態について図面を参照して説明する。図７は第３の実施形態に係る半導体装置の断面構成を示している。図７において図４と同一の構成要素には同一の符号を附すことにより説明を省略する。
【００５７】
図７に示すように本実施形態の半導体装置は、側壁絶縁膜３２の下端部が、ゲート絶縁膜１５の上面と接している。つまり、ゲート電極３１のエッジ部がゲート絶縁膜１５のエッジ部よりも、溝部から離れている。ゲート絶縁膜１５がＯＮＯ膜であり、半導体装置が不揮発性半導体記憶装置の場合に、電荷の書き込み及び消去は、ゲート絶縁膜１５におけるゲート電極３１のエッジ部に近い部分において行われる。従って、本実施形態の半導体装置は、電荷の書き込み消去が行われる場所がゲート絶縁膜１５のエッジ部よりも内側となるため、電荷がゲート電極間の方向に抜けていく現象に対して強い構造となる。
【００５８】
本実施形態の半導体装置は、図５（ｂ）において示した工程において、マスク膜３６を形成する際に、ゲート絶縁膜１５を残すようにすれば、第２の実施形態の半導体装置とほぼ同様の工程により製造することができる。この場合に、第１の拡散層１２Ｂを形成するためのイオン注入は、ゲート絶縁膜１５を介して行うことになるが、特に問題はない。
【００５９】
（第４の実施形態）
以下に、本発明の第４の実施形態について図面を参照して説明する。図８は第４の実施形態に係る半導体装置の断面構成を示している。図８において図４と同一の構成要素には同一の符号を附すことにより説明を省略する。
【００６０】
図８に示すように本実施形態の半導体装置は、側壁絶縁膜３２の下端部が、ゲート絶縁膜１５の上面と接している。また、ゲート電極３１と側壁絶縁膜３２との間に側壁導電膜４１が形成されている。つまり、ゲート絶縁膜１５におけるゲート電極３１のエッジ部よりも溝部側に形成された部分の上に側壁導電膜４１が形成されている。従って、ゲート絶縁膜１５におけるゲート電極３１のエッジ部よりも溝部側に形成された部分をゲート電極３１と一体となった側壁導電膜４１により制御することができる。その結果、電荷の書き込み及び消去の際の電界の安定性が向上する。
【００６１】
以下に、第４の実施形態に係る半導体装置の製造方法について図面を参照して説明する。図９及び図１０は本実施形態の半導体装置の製造方法を工程順に示している。
【００６２】
まず、図９（ａ）に示すように、半導体基板１０の上に、ゲート絶縁膜１５を形成する。ゲート絶縁膜１５は、例えば厚さが５ｎｍの下部ＳｉＯ2膜、厚さが５ｎｍのＳｉＮ膜及び厚さが１０ｎｍの上部ＳｉＯ2膜が下側から順次形成されたＯＮＯ膜とする。
【００６３】
続いて、ゲート絶縁膜１５の上に、厚さが６０ｎｍの不純物がドープされたポリシリコンからなるゲート電極形成膜３１Ａを形成する。ゲート電極形成膜３１Ａの上には電極保護膜として、厚さが１０ｎｍのＳｉＯ2からなる第１の絶縁膜３４Ａ及び厚さが１００ｎｍのＳｉＮからなる第２の絶縁膜３４Ｂを下側から順次形成する。
【００６４】
次に、図９（ｂ）に示すように、フォトリソグラフィとエッチングとを行うことにより、第２の絶縁膜３４Ｂ、第１の絶縁膜３４Ａ及びゲート電極形成膜３１Ａを選択的に除去する。これにより、ストライプ状の開口部３６ａを有するマスク膜３６を形成する。この場合、ゲート絶縁膜１５は残すようにする。
【００６５】
次に、図９（ｃ）に示すように、例えば不純物をドープしたポリシリコン膜等からなる導電膜を基板上に成膜した後、この膜をエッチバックすることにより、ゲート電極形成膜３１Ａの側面を覆うように、膜厚２０ｎｍの側壁導電膜４１を形成する。続いて、側壁導電膜４１が形成されたマスク膜３６をイオン注入マスクとして用いて、半導体基板１０にリン又は砒素等の不純物イオンを注入して、深さが約５０ｎｍの第１の拡散層１２Ｂを形成する。イオン注入は、ゲート絶縁膜１５を介して行うことになるが、特に問題はない。
【００６６】
次に、図９（ｄ）に示すように、マスク膜３６における開口部３６ａの側壁となる部分を覆う側壁絶縁膜３２を形成する。側壁絶縁膜３２は、厚さが３０ｎｍ程度のＳｉＯ2膜とすればよい。また、マスク膜３６の上面等を覆っていても問題ない。
【００６７】
次に、図１０（ａ）に示すように、側壁絶縁膜３２を形成したマスク膜３６をエッチングマスクとして、半導体基板１０をエッチングすることによりストライプ状の溝部１０ａを形成する。溝部１０ａは、深さが第１の拡散層１２Ｂよりも深くなるように形成する。本実施形態においては、溝部１０ａの深さは２５０ｎｍとした。
【００６８】
次に、図１０（ｂ）に示すように、溝部１０ａを埋めるようにリン又は砒素等の不純物がドープされたポリシリコン膜を成長した後、これをエッチバックすることにより埋め込み導電膜１２Ａを形成する。続いて、熱処理を行うことにより、埋め込み導電膜１２Ａに含まれる不純物を、半導体基板１０における溝部の側壁及び底面の部分に拡散させ、第２の拡散層１２Ｃを形成する。
【００６９】
次に、図１０（ｃ）に示すように、開口部３６ａを埋めるようにＮＳＧ（ノンドープシリケートガラス）膜等を成長する。続いて、化学機械的研磨（ＣＭＰ法）等により平坦化を行い、さらに、ウエットエッチング等により高さを調整することによりビット線絶縁膜３３を形成する。また、側壁絶縁膜３２の上部並びに第２の絶縁膜３４Ｂ及び第１の絶縁膜３４Ａを除去してゲート電極３１を露出する。
【００７０】
次に、図１０（ｄ）に示すように、半導体基板１０上の全面に厚さが１５０ｎｍの不純物がドープされたポリシリコン等からなる導電膜を形成した後、レジストを用いてパターニングすることにより、行方向に延びるワード線１３を形成する。これにより、行列状に配置されゲート絶縁膜１５とゲート電極３１とを有する複数のトランジスタ１１と、列方向に延びる複数のビット線１２と、行方向に延びる複数のワード線１３とを備えた半導体装置が得られる。
【００７１】
なお、各実施形態において第２の拡散層１２Ｃを形成するための熱処理を、ワード線１３等を形成する前に行っているが、埋め込み導電膜１２Ａを形成した後であれば、いつ行ってもよい。また、独立した工程とせず、他の熱処理工程と同時に行ってもよい。
【００７２】
さらに、各実施形態において、第１の拡散層を形成するイオン注入は、側壁絶縁膜を形成する前に行う例を示したが、側壁絶縁膜を形成した後で第１の拡散層を形成するイオン注入を行ってもよい。このようにしても、その後の熱処理により第１の拡散層が拡散するため、第１の拡散層の端部から溝部までの距離を確保することが可能である。
【産業上の利用可能性】
【００７３】
本発明に係る半導体装置及びその製造方法は、ビット線抵抗を低減すると共に、不純物の拡散による短チャネル効果が低減された半導体装置を実現でき、拡散層からなるビット線を備えた半導体装置及びその製造方法等として有用である。
【図面の簡単な説明】
【００７４】
【図１】本発明の第１の実施形態に係る半導体装置を示す断面図である。
【図２】本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図３】本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図４】本発明の第２の実施形態に係る半導体装置を示す断面図である。
【図５】本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図６】本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図７】本発明の第３の実施形態に係る半導体装置を示す断面図である。
【図８】本発明の第４の実施形態に係る半導体装置を示す断面図である。
【図９】本発明の第４の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図１０】本発明の第４の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図１１】従来例に係る半導体装置を示す断面図である。
【符号の説明】
【００７５】
１０      半導体基板
１０ａ    溝部
１１      トランジスタ
１２      ビット線
１２Ａ    導電膜
１２Ｂ    第１の拡散層
１２Ｃ    第２の拡散層
１３      ワード線
１４      ビット線絶縁膜
１５      ゲート絶縁膜
２１      基板保護膜
２２      マスク膜
２２ａ    開口部
２３      側壁絶縁膜
３１      ゲート電極
３１Ａ    ゲート電極形成膜
３２      側壁絶縁膜
３３      ビット線絶縁膜
３４Ａ    第１の絶縁膜
３４Ｂ    第２の絶縁膜
３６      マスク膜
３６ａ    開口部
３７      側壁絶縁膜
４１      側壁導電膜
【図１】
2008205002.tif 000003
【図２】
2008205002.tif 000004
【図３】
2008205002.tif 000005
【図４】
2008205002.tif 000006
【図５】
2008205002.tif 000007
【図６】
2008205002.tif 000008
【図７】
2008205002.tif 000009
【図８】
2008205002.tif 000010
【図９】
2008205002.tif 000011
【図１０】
2008205002.tif 000012
【図１１】
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