(57)【要約】【課題】パルス変調周波数の調整に必要な消費電力を低減する。【解決手段】パルス発生回路１００は、発振する周期信号の周期時間を制御する制御電圧を印加する制御電圧線を有するリング発振回路２００と、リング発振回路から出力される周期信号に基づきパルス信号を生成する高周波作成論理回路３００と、リング発振回路から出力される周期信号から分周信号を出力する分周回路１０１と、分周信号と基準クロック信号の位相を比較し位相比較信号を出力する位相比較回路１０３と、位相比較信号に基づき制御電圧を第１の切換素子ＳＷ１を介して制御電圧線に出力する制御電圧発生回路１０４と、制御電圧線に接続された記憶素子ＣＡＰと、を有し、制御電圧発生回路が制御電圧を出力する期間である制御期間は、第１の切換素子を導通状態にし、記憶素子に制御電圧を保持し、制御期間以外は、第１の切換素子を非導通状態する。【選択図】図４
2008113287.tif 000002
【特許請求の範囲】
【請求項１】
制御情報線を有し、発振する周期信号の周期時間を前記制御情報線に入力する制御情報に基づき制御可能なリング発振回路と、
前記リング発振回路から出力される前記周期信号に基づき前記パルス信号を生成する高周波作成論理回路と、
前記制御情報を調整する期間である制御期間に前記周期信号から分周信号を出力する分周回路と、
前記制御期間に前記分周信号と基準クロック信号の位相を比較し位相比較信号を出力する位相比較回路と、
第１の端子と第２の端子を有し、前記制御期間に前記第１の端子と前記第２の端子が接続され、前記制御期間以外に前記第１の端子と前記第２の端子が切り離される第１の切換素子と、
前記制御期間に前記位相比較信号に基づき前記制御情報を前記第１の切換素子を介して前記制御情報線に出力する制御情報発生回路と、
前記制御情報線に接続された記憶素子と、
を有し、
前記制御期間は、前記制御情報を前記制御情報線に入力し、前記記憶素子に前記制御情報を保持し、
前記制御期間以外は、前記記憶素子に保持された前記制御情報を前記制御情報線に入力する、
ことを特徴とするパルス発生回路。
【請求項２】
請求項１に記載のパルス発生回路において、
前記パルス発生回路は、前記基準クロック信号に基づきクロック信号を出力するクロック発生回路を有し、
前記リング発振回路は、
前記制御情報により遅延時間を制御可能な２入力論理回路と、
前記制御情報により遅延時間を制御可能な直列に接続されたｎ段（ｎは２以上の自然数）のＮＯＴ回路と、
前記制御情報により遅延時間を制御可能な直列に接続されたｍ段（ｍは２以上の自然数）のＮＯＴ回路と、
第１の端子と第２の端子と第３の端子を有し、前記制御期間に前記第１の端子と前記第２の端子が接続され、前記制御期間以外に前記第１の端子と前記第３の端子が接続される第２の切換素子と、
を有し、
前記２入力論理回路の出力線は、前記ｎ段のＮＯＴ回路の１段目の前記ＮＯＴ回路の入力線と接続され、
前記ｎ段のＮＯＴ回路のｎ段目の前記ＮＯＴ回路の出力線は、前記ｍ段のＮＯＴ回路の１段目の前記ＮＯＴ回路の入力線と接続され、
前記第２の切換素子の前記第１の端子は、前記２入力論理回路の一方の入力線及び前記分周回路と接続され、
前記第２の切換素子の前記第２の端子は、前記ｎ段のＮＯＴ回路のｎ段目の前記ＮＯＴ回路の出力線と接続され、
前記第２の切換素子の前記第３の端子は、電源電圧を入力する電源電圧線と接続され、
前記クロック発生回路は、前記２入力論理回路の他方の入力線と接続され、
前記制御期間は、前記分周回路に前記ｎ段のＮＯＴ回路のｎ段目の前記ＮＯＴ回路の出力線の信号を前記周期信号として出力し、
前記制御期間以外は、前記分周回路に前記電源電圧を出力する、
ことを特徴とするパルス発生回路。
【請求項３】
請求項１に記載のパルス発生回路において、
クロック発生回路は、前記基準クロック信号の変化点より所定時間早く前記クロック信号を出力する、
ことを特徴とするパルス発生回路。
【請求項４】
請求項１に記載のパルス発生回路において、
前記パルス発生回路は、前記基準クロック信号に基づきイネーブル信号を出力するイネーブル発生回路を有し、
前記リング発振回路は、
前記制御情報により遅延時間を制御可能な２入力論理回路と、
前記制御情報により遅延時間を制御可能な直列に接続されたｎ段（ｎは２以上の自然数）のＮＯＴ回路と、
前記制御情報により遅延時間を制御可能な直列に接続されたｐ段（ｐはｎ以上の自然数）のＮＯＴ回路と、を有し、
前記２入力論理回路の出力線は、前記ｎ段のＮＯＴ回路の１段目の前記ＮＯＴ回路の入力線と接続され、
前記ｎ段のＮＯＴ回路のｎ段目の前記ＮＯＴ回路の出力線は、前記２入力論理回路の一方の入力線及び前記分周回路と接続され、前記周期信号を出力し、
前記イネーブル発生回路は、前記２入力論理回路の他方の入力線と接続され、
前記ｐ段のＮＯＴ回路の１段目の前記ＮＯＴ回路の入力線には、前記パルス発生回路を制御する制御部からクロック信号が入力される、
ことを特徴とするパルス発生回路。
【請求項５】
請求項１に記載のパルス発生回路において、
前記パルス発生回路は、前記基準クロック信号に基づきバースト信号を出力するバースト発生回路を有し、
前記リング発振回路は、
前記制御情報により遅延時間を制御可能な２入力論理回路と、
前記制御情報により遅延時間を制御可能な直列に接続されたｎ段（ｎは２以上の自然数）のＮＯＴ回路と、
前記制御情報により遅延時間を制御可能な直列に接続されたｍ段（ｍは２以上の自然数）の前記ＮＯＴ回路と、を有し、
前記２入力論理回路の出力線は、前記ｎ段のＮＯＴ回路の１段目の前記ＮＯＴ回路の入力線と接続され、
前記ｎ段のＮＯＴ回路のｎ段目の前記ＮＯＴ回路の出力線は、前記ｍ段のＮＯＴ回路の１段目の前記ＮＯＴ回路の入力線及び前記２入力論理回路の一方の入力線と接続され、前記周期信号を出力し、
前記バースト発生回路は、前記２入力論理回路の他方の入力線と接続されている、
ことを特徴とするパルス発生回路。
【請求項６】
請求項１に記載のパルス発生回路において、
前記パルス発生回路は、前記基準クロック信号に基づきイネーブル信号を出力するイネーブル発生回路を有し、
前記リング発振回路は、
前記制御情報により遅延時間を制御可能な第１の２入力論理回路と、
前記制御情報により遅延時間を制御可能な直列に接続された第１のｎ段（ｎは２以上の自然数）のＮＯＴ回路と、
を含む第１のリング回路と、
前記制御情報により遅延時間を制御可能な第２の２入力論理回路と、
前記制御情報により遅延時間を制御可能な直列に接続された第２のｎ段（ｎは２以上の自然数）のＮＯＴ回路と、
を含む第２のリング回路と、
前記制御情報により遅延時間を制御可能な直列に接続されたｍ段（ｍは２以上の自然数）のＮＯＴ回路と、
を有し、
前記第１のリング回路は、
前記第１の２入力論理回路の出力線は、前記第１のｎ段のＮＯＴ回路の１段目の前記ＮＯＴ回路の入力線と接続され、
前記第１のｎ段のＮＯＴ回路のｎ段目の前記ＮＯＴ回路の出力線は、前記第１の２入力論理回路の一方の入力線及び前記分周回路と接続され、前記周期信号を出力し、
前記イネーブル発生回路は、前記第１の２入力論理回路の他方の入力線と接続され、
前記第２のリング回路は、
前記第２の２入力論理回路の出力線は、前記第２のｎ段のＮＯＴ回路の１段目の前記ＮＯＴ回路の入力線と接続され、
前記第２のｎ段のＮＯＴ回路のｎ段目の前記ＮＯＴ回路の出力線は、前記第２の２入力論理回路の一方の入力線及び前記ｍ段のＮＯＴ回路の１段目の前記ＮＯＴ回路の入力線と接続され、
前記イネーブル発生回路は、前記第１の２入力論理回路の他方の入力線と接続され、
前記第２の２入力論理回路の他方の入力線には、前記パルス発生回路を制御する制御部からバースト信号が入力される、
ことを特徴とするパルス発生回路。
【請求項７】
請求項１から６のいずれか一項に記載のパルス発生回路を有することを特徴とする通信装置。
【請求項８】
請求項７に記載の通信装置から構成されることを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パルスを発生するパルス発生回路、パルス発生回路を有する電子機器に関する。
【背景技術】
【０００２】
ＵＷＢ（Ultra-Wide Band）のパルス通信において、他の無線システムとの干渉を避けるためや、多重通信を実現するためにＵＷＢパルスの帯域制限を行うと、ＵＷＢパルスの波形は図１に示すようにある周波数で変調された形となる。帯域制限されたＵＷＢパルスを受信する場合に、図２（Ａ）に示すように受信ＵＷＢパルス波形の一部分のみと相関計算を行う場合は、テンプレートパルスの時間位置だけ合わせれば、テンプレートパルスの波形形状はあまり厳密でなくとも相関出力を得ることができる。しかし、相関計算結果のレベルが小さいためＳＮＲ（Signal vs Noise Ratio）が低いという問題が生じる。一方、図２（Ｂ）に示すように受信ＵＷＢパルスの全体に渡って相関計算を行うとより高いＳＮＲが得られるが、テンプレートパルスの時間位置合わせだけでなく、形状を受信波形に合わせる必要がある。
【０００３】
この問題を解決するために、例えば特許文献１には、遅延素子を使って生成したテンプレートパルスを用いて受信ＵＷＢパルスと乗算することで、ビットデータを再生する方法が記載されている。また、特許文献２には、テンプレートパルスを用いて受信パルス列の位置同期捕捉および追従を行う方法が記載されている。しかしこれらの先行例では、受信ＵＷＢパルスとテンプレートパルスの波形形状そのものに関する配慮は特になされていないため、受信ＵＷＢパルスの全体に渡って相関計算を行うことが困難であるといった課題があった。
【０００４】
【特許文献１】特開２００５−２１７８９９号公報
【特許文献２】特開２００４−２４１９２７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１または２では、受信ＵＷＢパルスとテンプレートパルスの波形形状そのものに関する配慮は特になされていないため、受信ＵＷＢパルスの全体に渡って相関計算を行うことが困難であるといった課題があった。また、常時リング発振器を動作させているため、消費電力が大きいという課題がある。
【０００６】
本発明は、このような事情に鑑みてなされたものであり、パルス変調周波数の調整に必要な消費電力を低減できるパルス発生回路及びパルス発生回路を有する通信装置、電子機器を提供することを目的とするものである。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、本発明のパルス発生回路では、制御情報線を有し、発振する周期信号の周期時間を前記制御情報線に入力する制御情報に基づき制御可能なリング発振回路と、前記リング発振回路から出力される前記周期信号に基づき前記パルス信号を生成する高周波作成論理回路と、前記制御情報を調整する期間である制御期間に前記周期信号から分周信号を出力する分周回路と、前記制御期間に前記分周信号と基準クロック信号の位相を比較し位相比較信号を出力する位相比較回路と、第１の端子と第２の端子を有し、前記制御期間に前記第１の端子と前記第２の端子が接続され、前記制御期間以外に前記第１の端子と前記第２の端子が切り離される第１の切換素子と、前記制御期間に前記位相比較信号に基づき前記制御情報を前記第１の切換素子を介して前記制御情報線に出力する制御情報発生回路と、前記制御情報線に接続された記憶素子と、を有し、前記制御期間は、前記制御情報を前記制御情報線に入力し、前記記憶素子に前記制御情報を保持し、前記制御期間以外は、前記記憶素子に保持された前記制御情報を前記制御情報線に入力することを要旨とする。
【０００８】
この構成によれば、リング発振回路が発振する周期信号の周期時間を調整するために制御情報を調整する制御期間は、リング発振回路が発振する周期信号の分周信号と基準クロック信号の位相を比較した結果に基づき制御情報を出力させ、制御情報を記憶素子に保持することができる。また、制御期間以外は、分周回路、位相比較回路及び制御情報発生回路から切り離され、記憶素子に保持された制御情報でリング発振回路を動作させることができる。その結果、消費電力を低減することができる。
【０００９】
また、本発明のパルス発生回路では、前記パルス発生回路は、前記基準クロック信号に基づきクロック信号を出力するクロック発生回路を有し、前記リング発振回路は、前記制御情報により遅延時間を制御可能な２入力論理回路と、前記制御情報により遅延時間を制御可能な直列に接続されたｎ段（ｎは２以上の自然数）のＮＯＴ回路と、前記制御情報により遅延時間を制御可能な直列に接続されたｍ段（ｍは２以上の自然数）のＮＯＴ回路と、第１の端子と第２の端子と第３の端子を有し、前記制御期間に前記第１の端子と前記第２の端子が接続され、前記制御期間以外に前記第１の端子と前記第３の端子が接続される第２の切換素子と、を有し、前記２入力論理回路の出力線は、前記ｎ段のＮＯＴ回路の１段目の前記ＮＯＴ回路の入力線と接続され、前記ｎ段のＮＯＴ回路のｎ段目の前記ＮＯＴ回路の出力線は、前記ｍ段のＮＯＴ回路の１段目の前記ＮＯＴ回路の入力線と接続され、前記第２の切換素子の前記第１の端子は、前記２入力論理回路の一方の入力線及び前記分周回路と接続され、前記第２の切換素子の前記第２の端子は、前記ｎ段のＮＯＴ回路のｎ段目の前記ＮＯＴ回路の出力線と接続され、前記第２の切換素子の前記第３の端子は、電源電圧を入力する電源電圧線と接続され、前記クロック発生回路は、前記２入力論理回路の他方の入力線と接続され、前記制御期間は、前記分周回路に前記ｎ段のＮＯＴ回路のｎ段目の前記ＮＯＴ回路の出力線の信号を前記周期信号として出力し、前記制御期間以外は、前記分周回路に前記電源電圧を出力する。
【００１０】
この構成によれば、制御情報を調整するための制御期間以外は、分周回路に一定の電源電圧が供給される。そのため、分周回路の出力も一定となり、位相比較回路及び制御情報発生回路を停止状態にすることができ、消費電力を低減することができる。
【００１１】
また、本発明のパルス発生回路では、前記基準クロック信号の変化点より所定時間早く前記クロック信号を出力する。
【００１２】
また、本発明のパルス発生回路では、前記パルス発生回路は、前記基準クロック信号に基づきイネーブル信号を出力するイネーブル発生回路を有し、前記リング発振回路は、前記制御情報により遅延時間を制御可能な２入力論理回路と、前記制御情報により遅延時間を制御可能な直列に接続されたｎ段（ｎは２以上の自然数）のＮＯＴ回路と、前記制御情報により遅延時間を制御可能な直列に接続されたｐ段（ｐはｎ以上の自然数）のＮＯＴ回路と、を有し、前記２入力論理回路の出力線は、前記ｎ段のＮＯＴ回路の１段目の前記ＮＯＴ回路の入力線と接続され、前記ｎ段のＮＯＴ回路のｎ段目の前記ＮＯＴ回路の出力線は、前記２入力論理回路の一方の入力線及び前記分周回路と接続され、前記周期信号を出力し、前記イネーブル発生回路は、前記２入力論理回路の他方の入力線と接続され、前記ｐ段のＮＯＴ回路の１段目の前記ＮＯＴ回路の入力線には、前記パルス発生回路を制御する制御部からクロック信号が入力される。
【００１３】
この構成によれば、制御情報を調整するための制御期間以外は、分周回路に一定の電圧が供給される。そのため、分周回路の出力も一定となり、位相比較回路及び制御情報発生回路を停止状態にすることができ、消費電力を低減することができる。
【００１４】
また、本発明のパルス発生回路では、前記パルス発生回路は、前記基準クロック信号に基づきバースト信号を出力するバースト発生回路を有し、前記リング発振回路は、前記制御情報により遅延時間を制御可能な２入力論理回路と、前記制御情報により遅延時間を制御可能な直列に接続されたｎ段（ｎは２以上の自然数）のＮＯＴ回路と、前記制御情報により遅延時間を制御可能な直列に接続されたｍ段（ｍは２以上の自然数）の前記ＮＯＴ回路と、を有し、前記２入力論理回路の出力線は、前記ｎ段のＮＯＴ回路の１段目の前記ＮＯＴ回路の入力線と接続され、前記ｎ段のＮＯＴ回路のｎ段目の前記ＮＯＴ回路の出力線は、前記ｍ段のＮＯＴ回路の１段目の前記ＮＯＴ回路の入力線及び前記２入力論理回路の一方の入力線と接続され、前記周期信号を出力し、前記バースト発生回路は、前記２入力論理回路の他方の入力線と接続されている。
【００１５】
この構成によれば、制御情報を調整するための制御期間以外は、分周回路に一定の電圧が供給される。そのため、分周回路の出力も一定となり、位相比較回路及び制御情報発生回路を停止状態にすることができ、消費電力を低減することができる。
【００１６】
また、本発明のパルス発生回路では、前記パルス発生回路は、前記基準クロック信号に基づきイネーブル信号を出力するイネーブル発生回路を有し、前記リング発振回路は、前記制御情報により遅延時間を制御可能な第１の２入力論理回路と、前記制御情報により遅延時間を制御可能な直列に接続された第１のｎ段（ｎは２以上の自然数）のＮＯＴ回路と、を含む第１のリング回路と、前記制御情報により遅延時間を制御可能な第２の２入力論理回路と、前記制御情報により遅延時間を制御可能な直列に接続された第２のｎ段（ｎは２以上の自然数）のＮＯＴ回路と、を含む第２のリング回路と、前記制御情報により遅延時間を制御可能な直列に接続されたｍ段（ｍは２以上の自然数）のＮＯＴ回路と、を有し、前記第１のリング回路は、前記第１の２入力論理回路の出力線は、前記第１のｎ段のＮＯＴ回路の１段目の前記ＮＯＴ回路の入力線と接続され、前記第１のｎ段のＮＯＴ回路のｎ段目の前記ＮＯＴ回路の出力線は、前記第１の２入力論理回路の一方の入力線及び前記分周回路と接続され、前記周期信号を出力し、前記イネーブル発生回路は、前記第１の２入力論理回路の他方の入力線と接続され、前記第２のリング回路は、前記第２の２入力論理回路の出力線は、前記第２のｎ段のＮＯＴ回路の１段目の前記ＮＯＴ回路の入力線と接続され、前記第２のｎ段のＮＯＴ回路のｎ段目の前記ＮＯＴ回路の出力線は、前記第２の２入力論理回路の一方の入力線及び前記ｍ段のＮＯＴ回路の１段目の前記ＮＯＴ回路の入力線と接続され、前記イネーブル発生回路は、前記第１の２入力論理回路の他方の入力線と接続され、前記第２の２入力論理回路の他方の入力線には、前記パルス発生回路を制御する制御部からバースト信号が入力される。
【００１７】
この構成によれば、制御情報を調整するための制御期間以外は、分周回路に一定の電圧が供給される。そのため、分周回路の出力も一定となり、位相比較回路及び制御情報発生回路を停止状態にすることができ、消費電力を低減することができる。
【００１８】
また、本発明の通信装置では、上記いずれかのパルス発生回路を有する。
【００１９】
また、本発明の電子機器では、上記通信装置から構成される。
【００２０】
この構成によれば、リング発振回路が発振する周期信号の周期時間を調整するために制御情報を調整する制御期間は、リング発振回路が発振する周期信号の分周信号と基準クロック信号の位相を比較した結果に基づき制御情報を出力させ、制御情報を記憶素子に保持することができる。また、制御期間以外は、分周回路、位相比較回路及び制御情報発生回路から切り離され、記憶素子に保持された制御情報でリング発振回路を動作させることができる。その結果、消費電力を低減することができる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明を具体化した実施形態について図面に従って説明する。
【００２２】
（第１実施形態）
＜パルス発生回路の構成＞
まず、第１実施形態に係るパルス発生回路の構成について、図４を参照して説明する。図４は、本発明の第１実施形態に係るパルス発生回路の構成を示すブロック図である。
【００２３】
図４に示すように、パルス発生回路１００は、リング発振回路２００と、高周波作成論理回路３００と、基準クロック信号Ｂｃｌｋを発生する基準パルス発生回路１０２と、周期信号Ｄ０から分周信号Ｖｐを出力する分周回路１０１と、分周信号Ｖｐと基準クロック信号Ｂｃｌｋから位相比較信号Ｖｃを出力する位相比較回路１０３と、位相比較信号Ｖｃから制御情報である制御電圧Ｖｃｎｔを発生する制御情報発生回路である制御電圧発生回路１０４と、第１の切換素子であるスイッチング素子ＳＷ１と、一端が制御情報線である制御電圧線Ｃｎｔに接続され他端が接地電位に接続された記憶素子であるコンデンサＣＡＰと、クロック信号ＣＬＫを出力するクロック発生回路１０５と、から構成されている。なお、分周回路１０１と位相比較回路１０３と制御電圧発生回路１０４とから構成される回路を、パルス周波数調整回路４００とする。
【００２４】
スイッチング素子ＳＷ１は、制御電圧発生回路１０４に第１の端子が接続され、制御電圧線Ｃｎｔに第２の端子が接続されている。スイッチング素子ＳＷ１は、制御電圧発生回路１０４から制御電圧Ｖｃｎｔが出力される制御期間に第１の端子と第２の端子が接続され、制御電圧線Ｃｎｔに制御電圧Ｖｃｎｔが印加され、コンデンサＣＡＰに制御電圧Ｖｃｎｔが充電される。また、制御期間以外の通常動作期間に第１の端子と第２の端子が切り離され、制御電圧線ＣｎｔにはコンデンサＣＡＰに充電された制御電圧Ｖｃｎｔが印加される。
【００２５】
ＵＷＢパルス通信の場合、図３（Ａ）〜（Ｃ）に示すように、パルスの時間幅が小さいため、通常の搬送波変調方式に比べて周波数偏差を数％程度までは許容できるという特性がある。従って、コンデンサＣＡＰの放電をかなりの程度まで許容することができるため、周波数調整の再充電の頻度を下げることができる。これにより、常時周波数調整する場合に比べて低消費電力化が実現可能となる。
【００２６】
リング発振回路２００は、制御電圧Ｖｃｎｔにより遅延時間を制御可能な２入力論理回路である２入力ＮＡＮＤ２０１と、制御電圧Ｖｃｎｔにより遅延時間を制御可能なＮＯＴ回路であるインバータ２０２〜２０９と、第２の切換素子であるスイッチング素子ＳＷ２と、から構成されている。２入力ＮＡＮＤ２０１の出力線Ｄ１には、４段（ｎ＝４）のインバータ２０２〜２０５が直列に接続されている。インバータ２０２〜２０５の出力線を各々Ｄ２〜Ｄ５とする。
【００２７】
スイッチング素子ＳＷ２は、第２の端子であるＡ端子と第３の端子であるＢ端子と第１の端子であるＯ端子を有し、Ａ端子は４段目のインバータ２０５の出力線Ｄ５と接続され、Ｂ端子は電源電圧線ＶＤＤと接続され、Ｏ端子は２入力ＮＡＮＤ２０１の一方の入力線が接続され周期信号Ｄ０を出力し、さらに分周回路１０１に接続されている。２入力ＮＡＮＤ２０１の他方の入力線には、クロック信号ＣＬＫが入力されている。スイッチング素子ＳＷ２は、制御期間にＡ端子とＯ端子が接続され、制御期間以外の通常動作期間にＢ端子とＯ端子が接続される。
【００２８】
４段目のインバータ２０５の出力線Ｄ５には、４段（ｍ＝４）のインバータ２０６〜２０９が直列に接続されている。インバータ２０６〜２０９の出力線を各々Ｄ６〜Ｄ９とする。
【００２９】
次に、高周波作成論理回路３００は、高電位側の電位Ｖ１と、低電位側の電位Ｖ２の間に、Ｐｃｈトランジスタ３０１、３０２と、Ｎｃｈトランジスタ３０３、３０４が直列に接続され、Ｐｃｈトランジスタ３０１のゲートには出力線Ｄ３が接続され、Ｐｃｈトランジスタ３０２のゲートとＮｃｈトランジスタ３０３のゲートには出力線Ｄ２が接続され、Ｎｃｈトランジスタ３０４のゲートには出力線Ｄ１が接続され、Ｐｃｈトランジスタ３０２のドレインとＮｃｈトランジスタ３０３のドレインの接続点からは、スイッチング素子ＳＷ３を介してパルス信号Ｐｕｌｓｅが出力される。
【００３０】
また、高周波作成論理回路３００は、高電位側の電位Ｖ１と、低電位側の電位Ｖ２の間に、Ｐｃｈトランジスタ３１１、３１２と、Ｎｃｈトランジスタ３１３、３１４が直列に接続され、Ｐｃｈトランジスタ３１１のゲートには出力線Ｄ５が接続され、Ｐｃｈトランジスタ３１２のゲートとＮｃｈトランジスタ３１３のゲートには出力線Ｄ４が接続され、Ｎｃｈトランジスタ３１４のゲートには出力線Ｄ３が接続され、Ｐｃｈトランジスタ３１２のドレインとＮｃｈトランジスタ３１３のドレインの接続点からは、スイッチング素子ＳＷ３を介してパルス信号Ｐｕｌｓｅが出力される。
【００３１】
また、高周波作成論理回路３００は、高電位側の電位Ｖ１と、低電位側の電位Ｖ２の間に、Ｐｃｈトランジスタ３２１、３２２と、Ｎｃｈトランジスタ３２３、３２４が直列に接続され、Ｐｃｈトランジスタ３２１のゲートには出力線Ｄ７が接続され、Ｐｃｈトランジスタ３２２のゲートとＮｃｈトランジスタ３２３のゲートには出力線Ｄ６が接続され、Ｎｃｈトランジスタ３２４のゲートには出力線Ｄ５が接続され、Ｐｃｈトランジスタ３２２のドレインとＮｃｈトランジスタ３２３のドレインの接続点からは、スイッチング素子ＳＷ３を介してパルス信号Ｐｕｌｓｅが出力される。
【００３２】
また、高周波作成論理回路３００は、高電位側の電位Ｖ１と、低電位側の電位Ｖ２の間に、Ｐｃｈトランジスタ３３１、３３２と、Ｎｃｈトランジスタ３３３、３３４が直列に接続され、Ｐｃｈトランジスタ３３１のゲートには出力線Ｄ９が接続され、Ｐｃｈトランジスタ３３２のゲートとＮｃｈトランジスタ３３３のゲートには出力線Ｄ８が接続され、Ｎｃｈトランジスタ３３４のゲートには出力線Ｄ７が接続され、Ｐｃｈトランジスタ３３２のドレインとＮｃｈトランジスタ３３３のドレインの接続点からは、スイッチング素子ＳＷ３を介してパルス信号Ｐｕｌｓｅが出力される。
【００３３】
さらに、高周波作成論理回路３００は、高電位側の電位Ｖ１と、低電位側の電位Ｖ２の間に、Ｐｃｈトランジスタ３４１と、Ｎｃｈトランジスタ３４２が直列に接続され、Ｐｃｈトランジスタ３４１のゲートとＮｃｈトランジスタ３４２のゲート、及び、Ｐｃｈトランジスタ３４１のドレインとＮｃｈトランジスタ３４２のドレインの接続点には、スイッチング素子ＳＷ３を介してパルス信号Ｐｕｌｓｅが接続されている。
【００３４】
スイッチング素子ＳＷ３は、制御期間に接続され、制御期間以外の通常動作期間に切り離される。
【００３５】
＜パルス発生回路の動作＞
次に、図５及び図６を参照してパルス発生回路１００の動作を説明する。図５は、パルス発生回路の動作を説明するタイミング図である。
【００３６】
初回起動時や、コンデンサＣＡＰに充電された制御電圧Ｖｃｎｔの電位が許容範囲を下回るタイミングに、リング発振回路２００から出力される周期信号の周期時間を調整する制御期間に入る。制御期間は、スイッチング素子ＳＷ１を接続し（ＯＮ）、スイッチング素子ＳＷ２のＡ端子とＯ端子を接続し、スイッチング素子ＳＷ３を切り離す（ＯＦＦ）。
【００３７】
図５の制御期間において、クロック信号ＣＬＫがＬレベルからＨレベルに切り替わると、２入力ＮＡＮＤ２０１の遅延時間後に出力線Ｄ１の電位がＨレベルからＬレベルに切り替わる。次に、インバータ２０２の遅延時間後に出力線Ｄ２の電位がＬレベルからＨレベルに切り替わり、以下同様に出力線Ｄ３〜Ｄ５の電位が切り替わる。スイッチング素子ＳＷ２をＡ端子とＯ端子が接続された状態なので、出力線Ｄ５の電位は周期信号Ｄ０となる。
【００３８】
図５に示すように、スイッチング素子ＳＷ２をＡ端子とＯ端子を接続した状態にした後に、クロック信号ＣＬＫをＬレベルからＨレベルに切り換えることにより、リング発振回路２００から出力される周期信号Ｄ０の初期位相を基準クロック信号Ｂｃｌｋと合わせることができる。これにより、周波数調整の度に異なる位相タイミングから始まることを防ぐことができる。
【００３９】
図６は、周波数調整のタイミング図である。この例では、クロック信号ＣＬＫの変化から周期信号Ｄ０が変化するまでの遅延時間と、分周回路１０１により周期信号Ｄ０を分周して位相比較回路１０３へ出力するまでの遅延時間Ｄをあらかじめ設計値として把握し、基準クロック信号Ｂｃｌｋの変化点より遅延時間Ｄだけ速くクロック信号ＣＬＫを変化させている。
【００４０】
なお、周波数調整のタイミングは通信を中断して行う以外に、パルスとパルスの合間に行う構成でもよい。すなわち、ＵＷＢパルス通信はパルスを送信していない間は無信号状態が続くため、その間に周波数調整することに不都合はない。
【００４１】
制御期間以外の通常動作期間は、スイッチング素子ＳＷ１を切り離し（ＯＦＦ）、スイッチング素子ＳＷ２のＢ端子とＯ端子を接続し、スイッチング素子ＳＷ３を接続する（ＯＮ）。
【００４２】
以上に述べた前記実施形態によれば、以下の効果が得られる。
【００４３】
本実施形態では、リング発振回路２００が発振する周期信号Ｄ０を調整する制御期間は、リング発振回路２００が発振する周期信号Ｄ０の分周信号Ｖｐと基準クロック信号Ｂｃｌｋの位相を比較した結果に基づき周期時間を制御する制御電圧Ｖｃｎｔを発生させ、発生した制御電圧ＶｃｎｔをコンデンサＣＡＰに保持し、制御期間以外は、制御電圧Ｖｃｎｔの発生に関わる分周回路１０１、位相比較回路１０３及び制御電圧発生回路１０４の動作を停止し、コンデンサＣＡＰに保持された制御電圧Ｖｃｎｔでリング発振回路２００を動作させることができるので、消費電力を低減することができる。
【００４４】
（第２実施形態）
次に、本発明に係るパルス発生回路の第２実施形態について説明する。第１実施形態においては、パルス発生回路１００は、リング発振回路２００において周期信号Ｄ０を発生する２入力ＮＡＮＤ２０１からインバータ２０５までを、高周波作成論理回路３００を動作させるための出力線Ｄ１〜Ｄ９と兼ねていたが、本第２実施形態では、別々に設ける。
【００４５】
図７は、本発明の第２実施形態に係るパルス発生回路の構成を示す回路図である。図７に示すように、パルス発生回路１２０は、リング発振回路２２０と、高周波作成論理回路３００と、基準クロック信号Ｂｃｌｋを発生する基準パルス発生回路１０２と、周期信号Ｄ０から分周信号Ｖｐを出力する分周回路１０１と、分周信号Ｖｐと基準クロック信号Ｂｃｌｋから位相比較信号Ｖｃを出力する位相比較回路１０３と、位相比較信号Ｖｃから制御電圧Ｖｃｎｔを発生する制御電圧発生回路１０４と、第１の切換素子であるスイッチング素子ＳＷ１と、一端が制御電圧線Ｃｎｔに接続され他端が接地電位に接続された記憶素子であるコンデンサＣＡＰと、イネーブル信号Ｅｎａｂｌｅを出力するイネーブル発生回路１０６と、から構成されている。なお、分周回路１０１と位相比較回路１０３と制御電圧発生回路１０４とから構成される回路を、パルス周波数調整回路４００とする。
【００４６】
スイッチング素子ＳＷ１は、制御電圧発生回路１０４に第１の端子が接続され、制御電圧線Ｃｎｔに第２の端子が接続されている。スイッチング素子ＳＷ１は、制御電圧発生回路１０４から制御電圧Ｖｃｎｔが出力される制御期間に第１の端子と第２の端子が接続され、制御電圧線Ｃｎｔに制御電圧Ｖｃｎｔが印加され、コンデンサＣＡＰに制御電圧Ｖｃｎｔが充電される。また、制御期間以外の通常動作期間に第１の端子と第２の端子が切り離され、制御電圧線ＣｎｔにはコンデンサＣＡＰに充電された制御電圧Ｖｃｎｔが印加される。
【００４７】
リング発振回路２００は、制御電圧Ｖｃｎｔにより遅延時間を制御可能な２入力論理回路である２入力ＮＡＮＤ２３０と、制御電圧Ｖｃｎｔにより遅延時間を制御可能なＮＯＴ回路であるインバータ２２１〜２２９、２３１〜２３４と、から構成されている。
【００４８】
２入力ＮＡＮＤ２３０の出力線には、４段（ｎ＝４）のインバータ２３１〜２３４が直列に接続されている。インバータ２３４の出力線は、周期信号Ｄ０を出力し、２入力ＮＡＮＤ２３０の一方の入力線と分周回路１０１に接続され、２入力ＮＡＮＤ２３０の他方の入力線には、イネーブル信号Ｅｎａｂｌｅが入力されている。
【００４９】
インバータ２２１〜２２９は、直列に接続され、インバータ２２１の入力線には、外部からクロック信号ＣＬＫが入力されている。インバータ２２１〜２２９の各々の出力線をＤ１〜Ｄ９とする。
【００５０】
図８は、本発明の第２実施形態に係るパルス発生回路の動作を説明するタイミング図である。図８に示すように、周波数調整を行う制御期間には、イネーブル信号ＥｎａｂｌｅをＨレベルに設定し、制御期間以外の通常動作期間は、イネーブル信号ＥｎａｂｌｅをＬレベルに設定する。またＥｎａｂｌｅ信号は、基準クロック信号Ｂｃｌｋのタイミングに合わせて切り換えることで、リング発振回路２２０の初期位相を揃えることができる。
【００５１】
このリング発振回路２２０を構成する回路のトランジスタは、パルス発生回路１２０と同じ特性であるものとする。すなわちリング発振回路２２０を調整した制御電圧をパルス発生回路１２０に与えることで、同じ周波数特性が得られる。
【００５２】
以上に述べた前記実施形態によれば、以下の効果が得られる。
【００５３】
本第２実施形態のパルス発生回路１２０は、第１実施形態のパルス発生回路１００に比べ回路規模は増加するが、周波数調整を通信とは関係なく任意のタイミングで行うことができるというメリットがある。
【００５４】
（第３実施形態）
次に、本発明に係るパルス発生回路の第３実施形態について説明する。本第３実施形態では、パルスを一定期間連続的に生成するバースト発生回路を使い、パルスの変調周波数を間欠的に調整する回路を示す。図９は、本発明の第３実施形態に係るパルス発生回路の構成を示す回路図である。図９に示すように、パルス発生回路１４０は、リング発振回路２４０と、高周波作成論理回路３００と、基準クロック信号Ｂｃｌｋを発生する基準パルス発生回路１０２と、周期信号Ｄ０から分周信号Ｖｐを出力する分周回路１０１と、分周信号Ｖｐと基準クロック信号Ｂｃｌｋから位相比較信号Ｖｃを出力する位相比較回路１０３と、位相比較信号Ｖｃから制御電圧Ｖｃｎｔを発生する制御電圧発生回路１０４と、第１の切換素子であるスイッチング素子ＳＷ１と、一端が制御電圧線Ｃｎｔに接続され他端が接地電位に接続された記憶素子であるコンデンサＣＡＰと、バースト信号Ｂｕｒｓｔを出力するバースト発生回路１０７と、から構成されている。
【００５５】
図１０は、本発明の第３実施形態に係るパルス発生回路の動作を説明するタイミング図である。周波数調整を行う制御期間には、スイッチング素子ＳＷ１を接続し（ＯＮ）、スイッチング素子ＳＷ３を切り離してから（ＯＦＦ）、バースト信号ＢｕｒｓｔをＨレベルにする。バースト信号Ｂｕｒｓｔは、基準クロック信号Ｂｃｌｋのタイミングに合わせて切り換えることで、リング発振回路２４０の初期位相を揃えることができる。通信を行う場合にはスイッチング素子ＳＷ３を接続する（ＯＮ）。また、通信のためのバースト信号Ｂｕｒｓｔを使って周波数調整を行ってもよい。すなわち、スイッチング素子ＳＷ１はスイッチング素子ＳＷ３とは連動せず、通信の最中にスイッチング素子ＳＷ１を接続（ＯＮ）してもよい。
【００５６】
（第４実施形態）
次に、本発明に係るパルス発生回路の第４実施形態について説明する。本第４実施形態では、パルス発生回路でリング回路を別々に設けた例を示す。図１１は、本発明の第４実施形態に係るパルス発生回路の構成を示す回路図である。図１１に示すように、パルス発生回路１６０は、リング発振回路２６０と、高周波作成論理回路３００と、基準クロック信号Ｂｃｌｋを発生する基準パルス発生回路１０２と、周期信号Ｄ０から分周信号Ｖｐを出力する分周回路１０１と、分周信号Ｖｐと基準クロック信号Ｂｃｌｋから位相比較信号Ｖｃを出力する位相比較回路１０３と、位相比較信号Ｖｃから制御電圧Ｖｃｎｔを発生する制御電圧発生回路１０４と、第１の切換素子であるスイッチング素子ＳＷ１と、一端が制御電圧線Ｃｎｔに接続され他端が接地電位に接続された記憶素子であるコンデンサＣＡＰと、イネーブル信号Ｅｎａｂｌｅを出力するイネーブル発生回路１０６と、から構成されている。
【００５７】
図１２は、本発明の第４実施形態に係るパルス発生回路の動作を説明するタイミング図である。周波数調整を行う制御期間には、スイッチング素子ＳＷ１を接続し（ＯＮ）、イネーブル信号ＥｎａｂｌｅをＨレベルにし、外部から入力されるバースト信号ＢｕｒｓｔをＬレベルにする。通信を行う通常動作期間には、イネーブル信号ＥｎａｂｌｅをＨレベルにし、バースト信号ＢｕｒｓｔをＨレベルにする。イネーブル信号Ｅｎａｂｌｅは、基準クロック信号Ｂｃｌｋのタイミングに合わせて切り換えることで、リング発振回路２６０の初期位相を揃えることができる。
【００５８】
以上、本発明の実施形態を説明したが、本発明はこうした実施の形態に何ら限定されるものではなく、本発明の趣旨を逸脱しない範囲内において様々な形態で実施し得ることができる。以下、変形例を挙げて説明する。
【００５９】
（変形例１）本発明に係るパルス発生回路の変形例１について説明する。図１３は、図７のパルス発生回路１２０を用いて、送受信システムを構成した一例である。まず、電源投入直後に送信側５１０では、制御ブロック４１０からの指示により、Ｅｎａｂｌｅ発生回路１０６が基準クロック信号Ｂｃｌｋの位相に対して一定の遅延時間後にイネーブル信号ＥｎａｂｌｅをＨレベルに設定し、スイッチング素子ＳＷ１をＯＮに、スイッチング素子ＳＷ３（図７参照）をＯＦＦに切り換える。これにより、リング発振回路２２０からの周期信号Ｄ０の変調周波数は、パルス周波数調整回路４００により基準クロック信号Ｂｃｌｋの逓倍周波数に調整される。
【００６０】
次に、電源投入直後に受信側５２０においても同様の手順で、リング発振回路２２０からの周期信号Ｄ０の変調周波数は、パルス周波数調整回路４００により基準クロック信号Ｂｃｌｋの逓倍周波数に調整される。次に、送信側５１０および受信側５２０の制御ブロックからの指示により、Ｅｎａｂｌｅ発生回路１０６からのイネーブル信号ＥｎａｂｌｅをＬレベルにし、スイッチング素子ＳＷ１をＯＦＦに、スイッチング素子ＳＷ３をＯＮに切り換える。
【００６１】
送信側５１０の制御ブロック４１０は、まず送信データ信号Ｄａｔａ（１または０）を出力し、引き続いてクロック信号ＣＬＫを変化させることでパルス信号Ｐｕｌｓｅを発生し、送信データ信号Ｄａｔａとパルス信号Ｐｕｌｓｅをミキサ４２０で乗算してＯＯＫ（On-Off Keying）信号を生成してアンテナ４３０から送信する。
【００６２】
受信側５２０の制御ブロック４１０は、クロック信号ＣＬＫを出力することでパルス信号Ｐｕｌｓｅを発生させ、パルス信号Ｐｕｌｓｅと受信したＯＯＫ信号をミキサ４２０で乗算及び積分し、その結果をコンパレータでレベル判定する。これにより、ある一定レベル以上の変調パルス信号受信の有無によりビットデータを復調する。制御ブロック４１０からの積分期間制御信号Ｉｎｔｅｇにより、積分器がパルス信号を受信していないときの積分を停止させ、これにより信号対雑音比（ＳＮＲ）を向上させる。
【００６３】
受信側５２０で正しい復調データが再生できない場合には、制御ブロック４１０はクロック信号ＣＬＫの出力タイミングを変化させることで受信側５２０の変調パルスの発生タイミングを変化させ、正しい復調データが再生できるタイミングを探索および追従する。送信側５１０および受信側５２０の制御ブロック４１０は、パルスの変調周波数が一定に保たれるようにするため、定期あるいは不定期に任意の期間の間、Ｅｎａｂｌｅ発生回路１０６を通じてイネーブル信号ＥｎａｂｌｅをＨレベルにすると共にスイッチング素子ＳＷ１をＯＮに切り換える（スイッチング素子ＳＷ３はＯＮのまま保持）。
【００６４】
以上に述べた前記変形例１によれば、送信側５１０のパルス発生回路１２０と受信側５２０のパルス発生回路１２０の変調周波数を合わせることで、妨害に強く信頼性の高い通信を実現できる。
【図面の簡単な説明】
【００６５】
【図１】ＵＷＢパルス波形を示すグラフ。
【図２】ＵＷＢパルスの受信波形とテンプレート波形と乗算積分出力を示すグラフ。
【図３】ＵＷＢパルスの受信波形とテンプレート波形の関係を示すグラフ。
【図４】本発明の第１実施形態に係るパルス発生回路の構成を示すブロック図。
【図５】パルス発生回路の動作を説明するタイミング図。
【図６】周波数調整のタイミング図。
【図７】本発明の第２実施形態に係るパルス発生回路の構成を示す回路図。
【図８】本発明の第２実施形態に係るパルス発生回路の動作を説明するタイミング図。
【図９】本発明の第３実施形態に係るパルス発生回路の構成を示す回路図。
【図１０】本発明の第３実施形態に係るパルス発生回路の動作を説明するタイミング図。
【図１１】本発明の第４実施形態に係るパルス発生回路の構成を示す回路図。
【図１２】本発明の第４実施形態に係るパルス発生回路の動作を説明するタイミング図。
【図１３】第２実施形態のパルス発生回路用いて送受信システムを構成した一例を示す回路図。
【符号の説明】
【００６６】
１００…パルス発生回路、１０１…分周回路、１０２…基準パルス発生回路、１０３…位相比較回路、１０４…制御電圧発生回路、１０５…クロック発生回路、１０６…イネーブル発生回路、１０７…バースト発生回路、１２０…パルス発生回路、１４０…パルス発生回路、１６０…パルス発生回路、２００…リング発振回路、２２０…リング発振回路、２４０…リング発振回路、２６０…リング発振回路、３００…高周波作成論理回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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