(57)【要約】【課題】大抵の臨界回路を信頼性をもって動作させるのに必要な最低電力レベルを検出する集積回路のパワーオンリセット回路（ＰＯＲ）を提供する。【解決手段】この回路は、カスタム化されたＰＯＲに実施され、温度変化やプロセス変動によって主回路要素と同様に影響される模倣相手部品を使うカスタムＩＣ中で、臨界回路トランジスタをまねる。模倣相手部品は、電流の引きが少ないが、それでも主動作回路要素の特性をまねるために、より小さいサイズを有することができる。主回路の各臨界サブ回路は、模倣ＰＯＲを持ち、複数のＰＯＲは、論理によって結合された出力を持つので、適切な故障失敗モードがＰＯＲ中でモデル化される。ＰＯＲは、予期されない結果又は検知されない破局的でない故障の危険性を低減する一方で、主回路の動作を、最低可能電圧レベルで継続させる。ＰＯＲは、又、主回路の動作に対する安全マージンで実施し、プロセス感度を追跡する。【選択図】図２
2008252888.tif 000002
【特許請求の範囲】
【請求項１】
供給電圧によって電力が供給される集積回路に含まれたパワーオンリセット回路であって、
前記集積回路が、第１の臨界サブ回路トランジスタ要素に亘る第１の動作電圧降下を少なくとも有する全てのサブ回路の動作電圧降下を有する第１の臨界サブ回路を有し、
前記第１の臨界サブ回路トランジスタ要素が、第１の電圧降下を規定する所望動作電流を有し、
前記パワーオンリセット回路が、
前記第１の臨界サブ回路トランジスタ要素の電流密度を近似する電流密度を持つように設計された第１の模倣トランジスタ要素と、
マージン電圧降下部分を有し、
前記第１の模倣トランジスタ要素が、第１の臨界サブ回路トランジスタ要素に亘る電圧降下を近似する模倣電圧降下を与え、
前記マージン電圧降下部分がマージン電圧降下を与え、
前記パワーオンリセット回路のすべての模倣とマージンの合計電圧降下が、集積回路の動作時における動作電圧降下と全てのサブ回路のマージン電圧降下の合計を近似することを特徴とするパワーオンリセット回路。
【請求項２】
前記臨界サブ回路動作電圧降下の合計が、複数の臨界サブ回路トランジスタ要素に亘る複数の動作電圧降下を含み、
前記パワーオンリセット回路が、更に、各模倣トランジスタ要素が、対応する臨界サブ回路トランジスタ要素の電流密度を近似する電流密度を持つように設計された、複数の模倣トランジスタ要素を含む請求項１のパワーオンリセット回路。
【請求項３】
複数の模倣電圧降下を与える複数の模倣トランジスタ要素を更に含む請求項１のパワーオンリセット回路。
【請求項４】
前記マージン電圧降下部分が抵抗を含む請求項１のパワーオンリセット回路。
【請求項５】
前記第１の模倣トランジスタ要素が、第１のサブ回路トランジスタ要素よりも少ない電流を引くサイズとされている請求項１のパワーオンリセット回路。
【請求項６】
前記第１の模倣トランジスタ要素が、パワーオンリセット回路における電流ドレインを制限するように、第１の臨界サブ回路トランジスタ要素よりもＷ／Ｌ比を低くするサイズとされた請求項５のパワーオンリセット回路。
【請求項７】
前記マージン電圧降下が、約０．０５と０．５Ｖの間である請求項１のパワーオンリセット回路。
【請求項８】
前記マージン電圧降下が、約０．１Ｖである請求項７のパワーオンリセット回路。
【請求項９】
リセット信号を与えるリセット信号部分を更に含む請求項１のパワーオンリセット回路。
【請求項１０】
前記電源電圧が第１のレベルであるときに、第１の模倣トランジスタ要素が第１の模倣状態にあるよう設計され、リセット信号が第１のリセット状態にあり、第１の臨界サブ回路が動作禁止とされ、電源電圧が第２のレベルに達したとき、第１の模倣トランジスタ要素が第２の模倣状態にあるように設計され、リセット信号が、第１の臨界サブ回路を動作可能とする第２のリセット状態であるようにされる請求項９のパワーオンリセット回路。
【請求項１１】
前記電源電圧が増加すると、第１の模倣トランジスタ要素を、第１の模倣状態から第２の模倣状態へ切り換えさせる閾値レベルを先ず通過して、それから、より高い電圧レベルで、電源電圧が、臨界サブ回路用の所望動作電流に対応する臨界サブ回路用の所望動作電圧に達するようにされている請求項１０のパワーオンリセット回路。
【請求項１２】
前記電源電圧が、マージン電圧レベルも含む、より高い電圧レベルに達するまで、リセット信号が、第１の臨界サブ回路を動作可能にする第２のリセット状態へ切り換えられないように設計されている請求項１１のパワーオンリセット回路。
【請求項１３】
前記リセット信号部分が、ミラートランジスタを含む請求項９のパワーオンリセット回路。
【請求項１４】
前記リセット信号部分が、更に、負荷抵抗を含む請求項１３のパワーオンリセット回路。
【請求項１５】
前記リセット信号部分が、更に、リセット信号を与える出力要素を含む請求項９のパワーオンリセット回路。
【請求項１６】
前記出力要素が、インバータあるいはシュミット・トリガの一つを含む請求項１５のパワーオンリセット回路。
【請求項１７】
前記出力要素が、第１の模倣トランジスタよりも広く、従って、より低い電圧で動作可能な１以上のトランジスタを含む請求項１５のパワーオンリセット回路。
【請求項１８】
前記第１の臨界サブ回路が、ＮＭＯＳとＰＭＯＳトランジスタ要素を共に含む、複数の臨界サブ回路トランジスタ要素を含み、前記パワーオンリセット回路が、更に、ＮＭＯＳとＰＭＯＳトランジスタを共に含む複数の模倣トランジスタ要素を含む請求項１のパワーオンリセット回路。
【請求項１９】
前記ＮＭＯＳとＰＭＯＳ模倣トランジスタ要素が、分離したＮＭＯＳとＰＭＯＳ模倣回路内にあり、ＮＭＯＳとＰＭＯＳ模倣回路の出力が、ＡＮＤゲート要素で結合されている請求項１８のパワーオンリセット回路。
【請求項２０】
前記ＮＭＯＳとＰＭＯＳ模倣トランジスタ要素が、インバータ型の構成を形成している請求項１８のパワーオンリセット回路。
【請求項２１】
前記供給電圧が立ち上がるか降下するかによって前記リセット信号を切り換えるための異なる閾値を生成するためのヒステリシス要素を更に含む請求項１のパワーオンリセット回路。
【請求項２２】
前記集積回路の複数の臨界サブ回路を模倣するための複数のパワーオンリセットサブ回路を更に含む請求項１のパワーオンリセット回路。
【請求項２３】
前記複数のパワーオンリセットサブ回路の出力が、リセット信号を形成するためのＡＮＤゲートによって結合されている請求項２２のパワーオンリセット回路。
【請求項２４】
時間遅延サブ回路を更に含む請求項１のパワーオンリセット回路。
【請求項２５】
第１の臨界サブ回路トランジスタ要素に亘る第１の動作電圧降下を少なくとも含む全てのサブ回路の動作電圧降下を有する第１の臨界サブ回路を有し、前記第１の臨界サブ回路トランジスタ要素が、第１の電圧降下を規定する所望動作電流を有する集積回路であり、供給電圧によって電力供給される集積回路のパワーオンリセット信号を生成する方法であって、
前記第１の臨界サブ回路トランジスタ要素の電圧特性を模倣し、
該第１の臨界サブ回路トランジスタ要素に亘る電圧降下を近似する電圧降下を模倣するように、供給電圧を、模倣された電圧特性に適用し、
電源電圧が、模倣された電圧降下が所望動作電圧であるレベルのときに、パワーオンリセット信号が第１の臨界サブ回路を動作可能に切り替えることを特徴とするパワーオンリセット信号の生成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は小電力電子計測機器に関するものであり、特に、集積回路（ＩＣ）における臨界回路相手部品に基づいてカスタム化されるパワーオンリセット回路に関する。本発明は携帯計測機器などに使用されるような、低電圧、小電力カスタムＩＣにおいて特に利用がなされる。しかし、本発明は、そのような用途に限定されるものではない。
【背景技術】
【０００２】
小電力利用が重要な設計考慮とされている種種の携帯型電子計測機器が、現在利用可能である。そのような装置の一例は、同じ出願人に譲渡された特許文献１と２に記載されているような、精密な幾何学的測定を行うために使うことができる手持ちの電子ノギスのような変位計測機器である。特許文献１は、リニア又はロータリエンコーダ、電子ノギス等のような高精度分野用の誘導型絶対位置トランスデューサを開示している。そのような装置は、同じ出願人に譲渡された特許文献３と４中に示されているような、低電力回路を利用することができる。そのような機器が使用する電力が少なければ少ないほど、それらは、より少ないバッテリ（あるいは他の電源）を必要とし、バッテリ（あるいは他の電源）が取替えあるいは充電を必要とする迄に、それらがより長く動作することは明らかである。しかしながら、そのような装置の電力要求を低減することは、複雑な仕事である。そのような装置は、高精度測定が要求され、そのために開発された信号処理技術は、所望の精度と低電圧小電力レベルで動作することの両方が要求され、そして、供給電圧と動作温度のかなりの変動に比較的鈍感な必要がある。
【０００３】
そのような装置が小電力レベルで動作するとき、最小閾値より上であること保証するために電力を監視するのに利用される一つの回路は、特許文献５と６中に開示されているようなパワーオンリセット（ＰＯＲ）回路である。特許文献５中に記述されているように、大抵の集積回路装置は、供給電圧が検出されたときにリセット信号を出力し、その後、供給電圧が装置の通常動作に十分な許容レベルに達したときにリセット信号の出力を取消すパワーオンリセット回路を含む。このパワーオンリセット回路は、また、供給電圧が許容レベルより低くなったときにリセット信号を出力するのにも使われることができる。出力されたとき、リセット信号は、装置の内部論理を既知状態にリセットするのに典型的に使われる。出力が取り消されたとき、リセット信号は、リセット動作を終了して、装置が通常動作を開始するのを許すように典型的に使われる。
【０００４】
多くのパワーオンリセット回路は、電圧に基づく回路と時間遅延に基づく回路とを含む。電圧に基づく回路は、ゆっくりとした立上りの電源投入がなされたとき、信頼あるリセット信号を発生させることによって、供給電圧があまりにも低いときに、回路をリセットするためのものである。供給電圧が最小閾値よりも低いときに、リセットにより、電圧が低下したら、回路が定義されていない状態に入るのも防ぐことができる。一方、時間遅延に基づく回路は、早い立上りの電源投入の場合に、リセットパルスを供給する。電圧に基づく回路と時間遅延に基づく回路からの２つの出力は、全体のリセット信号を供給するように組合される。
【０００５】
【特許文献１】米国特許第５，９０１，４５８号明細書
【特許文献２】米国特許第５，８８６，５１９号明細書
【特許文献３】米国特許第６，８５９，７６２号明細書
【特許文献４】米国特許第６，７４７，５００号明細書
【特許文献５】米国特許第７，１６１，３８６号明細書
【特許文献６】米国特許第７，０１５，７４４号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００６】
特定の用途に対して、電圧に基づく回路と時間遅延に基づく回路の違った例が利用される。例えば、離散システムの場合、固定された閾値電圧の例は、離散システムの各集積回路が、典型的に、固有の最小動作電圧を有し、リセット信号は、その固有の最小動作電圧に従ってセットされるという点で、電圧に基づく回路に好ましいかもしれない。しかしながら、この解の欠点は、実際の最小動作電圧（即ち、供給電圧ＶＤＤが信頼性のある回路動作のための閾値よりも大きいとき）が、プロセスと温度で変化するので、その固有の最小動作電圧が、いくつかの場合において、不正確であるという点である。そのような場合、リセット信号を発生させるための固定された閾値電圧が、間違ったレベルでセットされると、電力非効率あるいは回路故障を生じる。
【０００７】
本発明は、低電圧小電力装置に含まれるような、集積回路の臨界回路を信頼性をもって動作させるのに必要な最小電力レベルを決定するカスタム化可能なパワーオンリセット回路を目的としている。
【課題を解決するための手段】
【０００８】
この要約は、詳細な発明中で以下に更に記述される、簡略化された形の概念の選択を紹介するものである。この要約は、請求された主題の鍵となる特徴を特定するためのものではなく、また、請求された主題の権利範囲を決定するための助けとして使用されることを意図してもいない。
【０００９】
集積回路用のパワーオンリセット回路（ＰＯＲ）が与えられる。本発明の１つの態様に従えば、パワーオンリセット回路は、最も臨界的なサブ回路を、信頼性を持って動作するのに必要な最小の電力レベルを検出する。パワーオンリセット回路は、カスタム化された集積回路中で実施され、主回路要素と同様に温度変化とプロセス変動の影響を受ける模倣相当部品を使用している、主回路中の臨界回路トランジスタをまねる。模倣相当部品は、より少ない電流を引張るために、より小さなサイズであるが、しかし未だ、主動作回路要素の特性をまねる。主回路の各臨界サブ回路は、対応する模倣パワーオンリセット回路を有し、多数の模倣パワーオンリセット回路は、論理によって組合された出力を持つので、わずかな故障モードが、パワーオンリセット回路中にモデル化され得る。パワーオンリセット回路は、予期できない結果あるいは検出できない破局的でない故障の危険を低減する一方で、主回路の動作が、可能な限り低い電圧レベルで継続することを許している。また、パワーオンリセット回路は、主回路の動作のための安全なマージンを実施し、処理感度を追跡する。
【００１０】
本発明の他の特徴に従えば、パワーオンリセット回路は、主回路から対応する臨界サブ回路トランジスタ要素の電流密度を近似する電流密度を持つように設計された１以上の模倣トランジスタ要素を含む。また、パワーオンリセット回路は、（例えば１以上のトランジスタによって形成された）マージン電圧降下部分を含む。模倣トランジスタは、対応する臨界サブ回路トランジスタ要素のそれぞれに亘り電圧降下を近似する模倣電圧降下を与える。そのマージンの降下部分は、主作動回路の動作に対して安全なマージンを与えるマージン電圧降下を与える。全ての模倣＋マージン電圧降下は、集積回路の動作中、全てのサブ回路動作電圧降下＋マージン電圧降下を近似する。
【発明の効果】
【００１１】
本発明によれば、低電圧小電力装置に含まれるような、集積回路の臨界回路を信頼性をもって動作させるのに必要な最小電力レベルを決定するカスタム化可能なパワーオンリセット回路を提供できる。
【発明を実施するための最良の形態】
【００１２】
図１は、臨界動作を行い、本発明に従うパワーオンリセット回路によってモデル化される一般的な先行技術回路１００のブロック図である。臨界回路１００は、ＩＣチップ上の、より大きな回路の一部であることができる。以下で詳細に説明するように、臨界回路１００は、ＩＣＣ電流を組合せて引張る１以上の臨界サブ回路トランジスタ要素（図示されていない）を含んでいると仮定する。電圧降下ＶＣＣが、臨界回路１００に亘り生じる。図３に関して以下でより詳細に説明するように、臨界回路１００は、信頼性のある回路動作のための最小所望動作電圧を有する。プロセスと温度の変化が生ずると、回路１００の最小所望動作電圧が変化する。以下でより詳細に説明するように、本発明に従って、パワーオンリセット回路は、これらの変化を模倣し、従って、その回路が大抵のエネルギ効率レベルで信頼性のある動作を継続することを許容するようにされる。
【００１３】
より一般的には、カスタムＩＣがパワーオンリセット回路を設計するのに使用されるとき、プロセスと温度で変化する臨界回路に対して実際の所望動作電圧を決定することでリセット条件を検出することは有利である。言い換えれば、ＩＣチップの製造者によって特定された最低動作電圧は、プロセスと温度で変化する回路要素の動作特性の変化に依存して不正確であるかも知れない。プロセスと温度で変化する実際の最低所望動作電圧を追跡することで、臨界回路がそれらの真の最低許容電力レベルで動作するのを許している状態で、より高いエネルギ効率が達成される。加えて、そのシステムは、製造者によって設計された仕様が、ある動作条件（例えば、極端な温度あるいはプロセス変動）に対して十分な安全マージンを有さない状態で、よりロバストに作られている。そのような場合には、回路故障が実際の最低所望動作電圧を模倣することにより避けられる。
【００１４】
図２−１０に関して、以下により詳細に説明するように、複雑さが増加しつつあるパワーオンリセット回路の様々な実施形態が与えられる。様々な実施形態に対する設計原理の全体的な要約として、本発明に従って形成されたパワーオンリセット回路は、次の方法で臨界回路１００の最低所望動作電圧を模倣する。臨界回路１００は、１以上の臨界サブ回路トランジスタ要素を含むと仮定されている。各臨界サブ回路トランジスタ要素に対して、パワーオンリセット回路は、対応する臨界サブ回路トランジスタ要素の電流密度を近似する電流密度を持つように設計された模倣トランジスタを含むことができる。言い換えれば、模倣トランジスタ要素は、対応する臨界サブ回路トランジスタ要素を模倣するように設計され、同様の電源電圧ＶＤＤに対して、トランジスタが同様の時間で起動状態となり、その模倣トランジスタ要素が、それゆえ、対応する臨界サブ回路トランジスタ要素の実際の所望最低動作電圧を模倣するのに利用される。更に、臨界回路１００とパワーオンリセット回路は、共に同じカスタムＩＣ中で実施されるので、温度変化やプロセス変動は、両方の回路中の構成要素に同様の影響を与え、それゆえ、トランジスタの電圧／電流特性に同様の変化を引き起こす。このように模倣トランジスタ要素は、対応する臨界サブ回路トランジスタ要素の動作を模倣する。１つの実施形態で、模倣トランジスタ要素は、パワーオンリセット回路中の電流ドレインを制限するように、対応する臨界サブ回路トランジスタ要素よりも低いＷ／Ｌ比の大きさとすることができる。増加する複雑さを持つパワーオンリセットの様々な実施例は、図２−１０を参照して、以下により詳しく説明する。
【００１５】
図２は、単一のＮＭＯＳトランジスタを備えた臨界回路をモデルとする模倣ＮＭＯＳトランジスタＭＭ２１を備えたパワーオンリセット回路２００の模式図である。以下により詳しく説明するように、パワーオンリセット回路２００は、電源供給電圧ＶＤＤが、模倣トランジスタＭＭ２１がある電流で動作するのに十分高いことを保証するように設計されている。例えば、これは、臨界回路１００のデジタルゲート中の全てのＮＭＯＳトランジスタが最小駆動強度であることを可能とするのを保証するように使用される。パワーオンリセット回路２００中の電流ドレインを最小限とするために、１つの実施形態において、模倣トランジスタＭＭ２１は、電流密度が未だ同等の範囲で、臨界回路１００の対応するトランジスタよりもより低いＷ／Ｌ比の大きさとすることができる。
【００１６】
図２に示すように、パワーオンリセット回路２００は、マージン抵抗ＲＭ２１と、負荷抵抗ＲＬ２２と、模倣トランジスタＭＭ２１と、ミラートランジスタＭＴ２２と、出力要素Ｕ２１とを含む。模倣トランジスタＭＭ２１とミラートランジスタＭＴ２２は、共にＮＭＯＳ型トランジスタである。出力要素Ｕ２１は、以下により詳細に説明するように、様々な実施形態において、インバータあるいはシュミットトリガのような要素であることができる。
【００１７】
図２に示されているように、回路２００の左側で、マージン抵抗ＲＭ２１が電源ＶＤＤとグランドとの間に模倣トランジスタＭＭ２１と直列に結合されている。マージン抵抗ＲＭ２１と模倣トランジスタＭＭ２１の間の回路ノードは、模倣電圧ＶＭＰＯＲを持ち、模倣トランジスタＭＭ２１のゲートに結合されている。マージン電圧降下ＶＲＭ２１が、マージン抵抗ＲＭ２１に亘り生じる。一方、模倣電圧降下ＶＤ２１が、模倣トランジスタＭＭ２１に亘り生じる。
【００１８】
回路２００の右側において、負荷抵抗ＲＬ２２とミラートランジスタＭＴ２２は、電源ＶＤＤとグランドの間に直列に結合されている。ミラートランジスタＭＴ２２のゲートは、模倣トランジスタＭＭ２１のゲートと結合されている。負荷抵抗ＲＬ２２とミラートランジスタＭＴ２２の間の回路ノードは、出力信号ＰＯＲＯＵＴの形成で、パワーオンリセット回路２００用の出力に用いられる。出力要素Ｕ２１は、信号ＰＯＲＯＵＴを受け取り、上述のように、臨界回路１００をリセットするのに利用されるリセット信号ＣＬＲＮを出力する。この説明で、全てのリセット信号出力（ＣＬＲＮ）は、通常使用されるように、アクティブローとされている。
【００１９】
１つの実施形態において、パワーオンリセット回路２００の構成要素の値は、ある所望の設計パラメータに従って選択される。より詳しくは、所望の構成要素の値を決定するためにある方程式が利用される。例えば、信頼性のある回路動作に対して、所望の動作電流ＩＤ１がマージン抵抗ＲＭ２１と模倣トランジスタＭＭ２１を通って流れるとされる。マージン抵抗ＲＭ２１は、電源電圧ＶＤＤが増えると電流を制限して、電力を節約すると共に、以下により詳しく説明するように、ある動作マージンを与える大きさにされることができる。マージン抵抗ＲＭ２１の大きさを決めるための式は：
ＶＤＤ０＝ＶＧＳ１＋ＩＤ１・ＲＭ２１              ・・・（式１）
【００２０】
ここで、電圧ＶＤＤ０は、基準状態のトリップ点での供給電圧、電圧ＶＧＳ１は、対応する電流ＩＤ１で模倣トランジスタＭＭ２１の期待される動作ゲート−ソース電圧である。ある特定の例として、電源電圧ＶＤＤで１００ｍＶのマージンで、最低動作条件として１μＡの電流を持つことが望まれたら、その電流での模倣トランジスタＭＭ２１のゲート電圧ＶＧＳ１は約１Ｖであることが求められる。マージン抵抗ＲＭ２１の値は１００Ｋで、ＶＤＤ０＝１．１Ｖである。
【００２１】
電流ＩＤ１は、ミラートランジスタＭＴ２２で鏡映され、負荷抵抗ＲＬ２２を駆動する。出力要素Ｕ２１は、インバータ、若しくは一つの実施態様で好ましくはＶＤＤ／２の近傍でトリップするシュミット・トリガであることができる。出力要素Ｕ２１を設計したとき、ＶＤＤ０よりも低い電圧で動作できることが重要である。それは、いくつかの実施例において、模倣トランジスタＭＭ２１よりも広くトランジスタを使用し、非常に低い電圧での弱い反転（weak inversion）で効率的に動作できるようにすることを意味している。負荷抵抗ＲＬ２２は、次の関係：
ＶＩＮ＝ＶＤＤ０−ＲＬ２２・ＩＤ１＝ＶＤＤ０／２    ・・・（式２）
若しくは
ＲＬ２２＝ＶＤＤ０／２・ＩＤ１                     ・・・（式３）
あるいは、上記例で、ＲＬ２２＝５５０Ｋを与える大きさとされる。この回路は、基準状態で、１．１Ｖ（ＶＤＤ０）よりも低い電圧でリセットし、プロセスと温度で変化する模倣トランジスタＭＭ２１のゲート電圧ＶＧＳＩとして調整する。
【００２２】
図３は、供給電圧がゆっくり立上がる、図２のパワーオンリセット回路２００のある動作の一面を示したタイミングチャート３００である。わかり易くするため、チャート３００中で示される様々なタイミングと電圧の間の関係は、必ずしもスケール通りではない。図３に示されるように、電源電圧ＶＤＤ、パワーオンリセット回路電流ＩＰＯＲ、出力電圧ＶＰＯＲＯＵＴ、リセット信号ＣＬＲＮ、モデル化された臨界回路電流ＩＣＣを含む、様々な信号に対するタイミングが描かれている。時刻Ｔ０で、全ての信号は初期状態にある。時刻Ｔ０で開始して、電源が入り、あるいは接続され、供給電源電圧ＶＤＤは線形に徐々に増え始める。電源電圧ＶＤＤの増加は、パワーオンリセット回路２００から出力電圧ＶＰＯＲＯＵＴにおいて対応する増加を引き起こす。ある期間の後、モデル化された臨界回路電流ＩＣＣも、ほぼ線形に増加し始める。
【００２３】
時刻Ｔ１で、電源電圧ＶＤＤは、パワーオンリセット回路２００の模倣トランジスタＭＭ２１をオンとするための閾値電圧ＶＴＨＭＰＯＲに達する。これにより、パワーオンリセット回路２００を流れる電流ＩＰＯＲが、いくらか線形に増加し始める。加えて、電流がミラートランジスタＭＴ２２を通って流れ始めるので、出力電圧ＶＰＯＲＯＵＴは減少し始める。
【００２４】
時刻Ｔ２で、電源電圧ＶＤＤは、臨界回路１００に対する所望動作電圧である、電圧レベルＶＯＰＣＣに達する。加えて、臨界回路１００の対応するモデル化電流ＩＣＣは、信頼性のある回路動作のための所望動作電流レベルＩＯＰＣＣに達する。臨界回路１００のための所望動作レベルが、このように時刻Ｔ２で到達され、以下により詳しく説明するように、付加的な安全マージンが実施されて、時刻Ｔ３まで臨界回路１００の作動を許さない。
【００２５】
時刻Ｔ３で、電源電圧ＶＤＤは、以下により詳しく説明するように、リセット信号ＣＬＲＮを切換えるための電圧レベルＶＳＷＩＴＣＨＰＯＲに達する。臨界回路１００の所望動作電圧のための電圧レベルＶＯＰＣＣと、パワーオンリセット回路２００が実際にリセット信号ＣＬＲＮを切換える電圧レベルＶＳＷＩＴＣＨＰＯＲとの間の違いが、マージン電圧ＶＭＡＲＧＩＮである。マージン電圧ＶＭＡＲＧＩＮは、集積回路の電位不整合のような問題を解決するのに利用される。時刻Ｔ３で示されるように、一度、電源電圧ＶＤＤが電圧レベルＶＳＷＩＴＣＨＰＯＲに達すると、パワーオンリセット回路２００の電流ＩＰＯＲは、出力要素Ｕ２１を切換えるために十分な電流である、閾値電流レベルＩＳＷＩＴＣＨＰＯＲに達し、出力電圧ＶＰＯＲＯＵＴは、出力要素Ｕ２１が切換わる閾値電圧レベルＶＩＮＶＥＲＴＥＲに達する。出力要素Ｕ２１の切換により、リセット信号ＣＬＲＮが高くなり、臨界回路１００が通常動作モードに入るのを可能とする。電源電圧ＶＤＤが決して電圧レベルＶＳＷＩＴＣＨＰＯＲに達しないほど、電源電圧の定常状態レベルが低ければ、そのときには、リセット信号ＣＬＲＮは低いままで、臨界回路の故障状態及び／又は禁止動作を示す。
【００２６】
図４は、ＮＭＯＳとＰＭＯＳトランジスタを共に有する臨界回路用のパワーオンリセット回路４００の模式図である。上述した図２の回路２００は、ある実施例においては典型的なＣＭＯＳ回路に十分でない可能性のあるＮＭＯＳトランジスタのみを用いている。これに対して、図４は、一つはＮＭＯＳトランジスタを有し、一つはＰＭＯＳトランジスタを有する２つの回路４００Ａと４００Ｂを備えたパワーオンリセット回路４００を示している。回路４００Ａ、４００Ｂの２つの出力ＯＵＴ１、ＯＵＴ２は、ＡＮＤゲートでゲートされて、リセット信号ＣＬＲＮを与える。ＰＭＯＳ回路４００ＡとＮＭＯＳ回路４００Ｂは、臨界回路のＣＭＯＳデジタルゲートにおいて最小動作電流密度を保証するように設計されており、最低動作速度が保証される。
【００２７】
ＮＭＯＳ回路４００Ａは、図２の回路２００と同様であり、同様の番号が付され、結合されて、上述と同様に動作する構成要素を含む。回路４００Ａの出力のため、負荷抵抗ＲＬ２２とミラートランジスタＭＴ２２の間の回路ノードは、出力信号ＰＯＲＯＵＴ１を与える。出力要素Ｕ２１は、信号ＰＯＲＯＵＴ１を受け取り、信号ＯＵＴ１を出力する。
【００２８】
ＰＭＯＳ回路４００Ｂは、ＰＭＯＳ回路系で知られているように、ほぼ反転される点を除いて、ＮＭＯＳ回路４００Ａと同様に形成される。より詳しくは、ＰＭＯＳ回路４００Ｂは、マージン抵抗ＲＭ４３、負荷抵抗ＲＬ４４、模倣トランジスタＭＭ４３、ミラートランジスタＭＴ４４及び出力要素Ｕ４２を含む。回路４００Ｂの左側で、模倣トランジスタＭＭ４３とマージン抵抗ＲＭ４３が、電源ＶＤＤとグランドの間に直列に結合されている。模倣トランジスタＭＭ４３とマージン抵抗ＲＭ４３の間の回路ノードは、模倣トランジスタＭＭ４３のゲートに結合され、電圧レベルＶＭＰＯＲ２を有する。模倣電圧降下ＶＤ４３が、模倣トランジスタＭＭ４３に亘り生じる一方、マージン電圧降下ＶＲＭ４３がマージン抵抗ＲＭ４３に亘り生ずる。
【００２９】
回路４００Ｂの右側で、ミラートランジスタＭＴ４４と負荷抵抗ＲＬ４４は、電源電圧ＶＤＤとグランドの間に直列に結合されている。ミラートランジスタＭＴ４４のゲートは、模倣トランジスタＭＭ４３のゲートに結合されている。ミラートランジスタＭＴ４４と負荷抵抗ＲＬ４４の間の回路ノードは、出力信号ＰＯＲＯＵＴ１を与える。出力要素Ｕ４２は信号ＰＯＲＯＵＴ２を受け取り、信号ＯＵＴ２を出力する。上記の如く、ＮＭＯＳ回路４００Ａからの出力信号ＯＵＴ１とＰＭＯＳ回路４００Ｂからの出力信号ＯＵＴ２は、ＡＮＤゲートＵ４３によって結合され、リセット信号ＣＬＲＮを生成する。
【００３０】
図５は、ＣＭＯＳインバータを有する臨界回路用のパワーオンリセット回路５００の模式図である。１つの実施形態において、回路５００で、ＰＭＯＳとＮＭＯＳトランジスタがインバータ形態で結合しているという点で、回路５００は、図４の回路４００よりも、より保存的なアプローチを利用していると考えることができる。これは、供給電圧ＶＤＤが、少なくとも回路５００のＰＭＯＳとＮＭＯＳトランジスタの両方の動作ゲート−ソース間電圧の和よりも大きいことを保証する。これは、デジタル回路の動作を保証するのに必要とされるよりも、より保存的であり、より複雑なデジタル・アナログ回路のある実施のために適切な条件であるという利点を有する。
【００３１】
図５に示す如く、パワーオンリセット回路５００は、マージン抵抗ＲＭ５１、負荷抵抗ＲＬ５２、模倣トランジスタＭＭ５１、ミラートランジスタＭＴ５２、模倣トランジスタＭＭ５３、出力要素Ｕ５１をふくむ。模倣トランジスタＭＭ５１とミラートランジスタＭＴ５２はＮＭＯＳ型トランジスタである一方、模倣トランジスタＭＭ５３はＰＭＯＳ型トランジスタである。回路５００の左側で、マージン抵抗ＲＭ５１、模倣トランジスタＭＭ５３及び模倣トランジスタＭＭ５１が、電源ＶＤＤとグランドの間に直列に結合されている。マージン抵抗ＲＭ５１と模倣トランジスタＭＭ５３との間の回路ノードは、電圧ＶＭＰＯＲを有する。模倣トランジスタＭＭ５３と模倣トランジスタＭＭ５１の間の回路ノードは、模倣トランジスタＭＭ５１と模倣トランジスタＭＭ５３のゲートに結合されている。マージン電圧降下ＶＲＭ５１は、マージン抵抗ＲＭ５１に亘って生じる一方、模倣電圧降下ＶＤ５３は模倣トランジスタＭＭ５３に亘り生じ、模倣電圧降下ＶＤ５１は模倣トランジスタＭＭ５１に亘り生じる。
【００３２】
回路５００の右側で、負荷抵抗ＲＬ５２とミラートランジスタＭＴ５２が、電源ＶＤＤとグランドの間に直列に結合されている。ミラートランジスタＭＴ５２のゲートは、模倣トランジスタＭＭ５１のゲートに結合されている。負荷抵抗ＲＬ５２とミラートランジスタＭＴ５２の間の回路ノードは、出力信号ＰＯＲＯＵＴを与える。出力要素Ｕ５１は、信号ＰＯＲＯＵＴを受け取り、リセット信号ＣＬＲＮを出力する。
【００３３】
図６は、ヒステリシス要素が追加された、図５のパワーオンリセット回路５００を含むパワーオンリセット回路６００の模式図である。ヒステリシス要素は、２つの閾値を生成するのに利用される。より詳しくは、電源電圧ＶＤＤがゆっくり立上がるとき、回路６００は、それが降下するときよりも高い電圧でトリップする。これは、「起動（turn-on）」条件が追加のマージンを持つことを意味し、ここで、（回路が既にオンのときの電源電圧ＶＤＤの降下に対する）「電圧降下（brownout）」条件は、最低安全動作電圧にセットされる。
【００３４】
図６に示される如く、パワーオンリセット回路６００は、あるヒステリシス要素が追加された、回路５００の全ての構成要素を含む。より詳しくは、回路５００のマージン抵抗ＲＭ５１が、回路６００中では、ヒステリシス抵抗ＲＨ６１とマージン抵抗ＲＭ６３に分けられている。加えて、回路６００は、更に、ヒステリシストランジスタＭＨ６４とヒステリシスインバータＵ６２を含む。
【００３５】
ヒステリシス抵抗ＲＨ６１とマージン抵抗ＲＭ６３は、電源ＶＤＤと模倣トランジスタＭＭ５３との間に直列に結合される。ヒステリシストランジスタＭＨ６４は、ヒステリシス抵抗ＲＨ６１と並列に結合される。ヒステリシスレジスタＭＨ６４のゲートは、ヒステリシスインバータＵ６２の出力に結合され、このヒステリシスインバータＵ６２は、リセット信号ＣＬＲＮを入力として受け取る。ヒステリシス電圧降下ＶＲＨ６１は、ヒステリシス抵抗ＲＨ６１に亘り生じる一方、マージン電圧降下ＶＲＭ６３は、マージン抵抗ＲＭ６３に亘り生じる。
【００３６】
図７は、図８を用いて以下により詳細に説明するように、本発明に従ってパワーオンリセット回路でモデル化された先行技術の一段ＯＰアンプ回路７００の模式図である。図７に示す如く、ＯＰアンプ回路７００は、トランジスタＭ７１、Ｍ７２、Ｍ７３、Ｍ７４及びＭ７５を含む。トランジスタＭ７１、Ｍ７２及びＭ７３は、ＰＭＯＳ型トランジスタである一方、トランジスタＭ７４とＭ７５は、ＮＭＯＳ型トランジスタである。トランジスタＭ７１のソースと本体は電源ＶＤＤに結合される一方、そのドレインはトランジスタＭ７２とＭ７３のソースと、トランジスタＭ７２とＭ７３の本体の間の回路ノードに結合される。トランジスタＭ７２のドレインは、トランジスタＭ７４のドレインに結合される一方、トランジスタＭ７３のドレインは、トランジスタＭ７５のドレインに結合される。トランジスタＭ７４とＭ７５のゲートは、トランジスタＭ７２とトランジスタＭ７４の間の回路ノードに結合される。トランジスタＭ７４とＭ７５のソースは、グランドに結合される。トランジスタＭ７１のゲートは、信号ＢＩＡＳを受け取る一方、トランジスタＭ７２のゲートは、信号ＩＮ＋を受け取り、トランジスタＭ７３のゲートは、信号ＩＮ−を受け取る。トランジスタＭ７３とトランジスタＭ７４の間の回路ノードは、出力信号ＯＵＴを与える。
【００３７】
図８は、図７の臨界一段ＯＰアンプ回路用のパワーオンリセット回路８００の模式図である。パワーオンリセット回路８００において、トランジスタＭＭ８１、ＭＭ８２及びＭＭ８４の組は、ＯＰアンプ回路７００の基本的構成を再現したものである。ＯＰアンプ回路７００を動作させるために、供給電圧ＶＤＤは、所望の電流でトランジスタＭＭ８２とＭＭ８４のドレイン−ソース間電圧と、トランジスタＭＭ８１のゲート電圧を供給するのに十分高い必要がある。一つの実施例で、そのような回路は制限された範囲を持つが、しかし最低所望範囲に対しての供給は、抵抗ＲＭ８１に亘る電圧降下によって与えられる電圧マージンに含まれる。
【００３８】
図８に示されるように、パワーオンリセット回路８００は、マージン抵抗ＲＭ８１、負荷抵抗ＲＬ８２、模倣トランジスタＭＭ８１、ＭＭ８２、ＭＭ８４、ミラートランジスタＭＴ８５及び出力要素Ｕ８１を含む。模倣トランジスタＭＭ８１とＭＭ８２は、ＰＭＯＳ型トランジスタである一方、模倣トランジスタＭＭ８４とミラートランジスタＭＴ８５は、ＮＭＯＳ型トランジスタである。回路８００の左側で、マージン抵抗ＲＭ８１と模倣トランジスタＭＭ８１、ＭＭ８２及びＭＭ８４は、全て、供給電源ＶＤＤとグランドの間に直列に結合されている。マージン抵抗ＲＭ８１と模倣トランジスタＭＭ８１の間の回路ノードは、電圧ＶＭＰＯＲを持つ。模倣トランジスタＭＭ８１とＭＭ８２のゲートは、グランドに結合されている。模倣トランジスタＭＭ８１の本体は、そのソースに結合されている。模倣トランジスタＭＭ８１のドレインは、模倣トランジスタＭＭ８２のソースと本体に結合されている。模倣トランジスタＭＭ８２のドレインは、模倣トランジスタＭＭ８４のドレインに結合されている。模倣トランジスタＭＭ８４のゲートは、模倣トランジスタＭＭ８２とＭＭ８４の間の回路ノードに結合されている。マージン電圧降下ＶＭ８１がマージン抵抗ＲＭ８１に亘り生じる一方、模倣電圧降下ＶＤ８１が模倣トランジスタＭＭ８１に亘り生じ、模倣電圧降下ＶＤ８２が模倣トランジスタＭＭ８２に亘り生じ、模倣電圧降下ＶＤ８４が模倣トランジスタＭＭ８４に亘り生じる。
【００３９】
回路８００の右側で、負荷抵抗ＲＬ８２とミラートランジスタＭＴ８５が、電源ＶＤＤとグランドの間に直列に結合されている。ミラートランジスタＭＴ８５のゲートは、模倣トランジスタＭＭ８４のゲートに結合されている。負荷抵抗ＲＬ８２とミラートランジスタＭＴ８５の間の回路ノードは、出力信号ＰＯＲＯＵＴを与える。出力要素Ｕ８１は、信号ＰＯＲＯＵＴを受け取り、リセット信号ＣＬＲＮを与える。
【００４０】
図９は、４つの臨界サブ回路に対するパワーオンリセット回路９００の模式図である。より詳しくは、複雑な集積回路では、いくつかのパワーオンリセット回路が、いくつかの臨界回路の動作を保証するために使用される。図９は、完全なパワーオンリセットシステムを示し、ここで、４つの臨界回路が、電圧に基づくパワーオンリセット回路中で特定されて含められており、更に、時間遅延パワーオンリセットが、急速な立上りの電源オンに対して保護するように追加されている。
【００４１】
図９に示す如く、パワーオンリセット回路９００は、パワーオンリセットサブ回路Ｕ９１、Ｕ９２、Ｕ９３、Ｕ９４、Ｕ９５と、ＡＮＤゲートＵ９６を含む。パワーオンリセット回路Ｕ９５は、時間遅延に基づく回路であり、急速な立上りの電源オンの場合にリセットパルスを与える。パワーオンリセット回路Ｕ９１−Ｕ９５の出力ＯＵＴ１−ＯＵＴ５は、リセット信号ＣＬＲＮを出力するＡＮＤゲートＵ９６によって結合されている。
【００４２】
図１０は、一般的な臨界回路をモデルとするための一般的なパワーオンリセット回路１０００の模式図である。回路１０００は、パワーオンリセット回路の概念を一般的な形式で描いたものであり、ここで、模倣回路Ｕ１１１は、負荷抵抗ＲＬ１１２を駆動するための電流出力ＩＭＩＲＲＯＲを有する、最低安全動作供給電圧を規定する臨界回路の構造を示している。
【００４３】
図１０に示す如く、パワーオンリセット回路１０００は、マージン抵抗ＲＭ１１１、負荷抵抗ＲＬ１１２、模倣回路Ｕ１１１及び出力要素Ｕ１１２を含む。マージン抵抗ＲＭ１１１と模倣回路Ｕ１１１は、電源ＶＤＤとグランドの間に直列に結合されている。マージン抵抗ＲＭ１１１と模倣回路Ｕ１１１の間の回路ノードは、電圧ＶＭＰＯＲを持つ。電圧降下ＶＲＭ１１１がマージン抵抗ＲＭ１１１に亘り生じる一方、電圧降下ＶＤ１１１が模倣回路Ｕ１１１に亘り生じる。負荷抵抗ＲＬ１１２は、電源ＶＤＤとグランドの間の模倣回路Ｕ１１１のミラー部分（図示せず）に直列に結合されている。負荷抵抗ＲＬ１１２と模倣回路Ｕ１１１のミラー部分の間の回路ノードは、出力信号ＰＯＲＯＵＴを与える。出力要素Ｕ１１２は、信号ＰＯＲＯＵＴを受け取り、リセット信号ＣＬＲＮを出力する。
【００４４】
本発明の好適な実施形態が描かれ記載されていたが、描かれ記載された様相の配列及び一連の動作の多くの変形例が、この開示に基づいて当業者に明らかである。従って、様々な変形が、本発明の精神と範囲から離れること無くなされることが明らかである。
【図面の簡単な説明】
【００４５】
【図１】本発明に従って臨界動作を行う、パワーオンリセット回路によってモデル化された一般的な先行技術回路のブロック図
【図２】単一のＮＭＯＳトランジスタで臨界回路をモデルとするパワーオンリセット回路の概略図
【図３】図２のパワーオンリセット回路の動作のある側面を示したタイミングチャート
【図４】ＮＭＯＳとＰＭＯＳの両方のトランジスタで臨界回路をモデルとするパワーオンリセット回路の概略図
【図５】ＣＭＯＳインバータで臨界回路をモデルとするパワーオンリセット回路の概略図
【図６】ヒステリシス要素を追加した図５のパワーオンリセット回路の概略図
【図７】本発明に従うパワーオンリセット回路によってモデル化された従来技術の一段ＯＰアンプ回路の概略図
【図８】図７の一段ＯＰアンプ回路をモデルとするパワーオンリセット回路の概略図
【図９】４つの臨界サブ回路をモデルとするパワーオンリセット回路の概略図
【図１０】一般の臨界回路をモデルとする一般的なパワーオンリセット回路の概略図
【符号の説明】
【００４６】
１００…臨界回路
ＶＤＤ…電源電圧
２００、４００、５００、６００、８００、９００、１０００…パワーオンリセット回路
ＭＭ２１、ＭＭ４３、ＭＭ５１、ＭＭ５３、ＭＭ８１、ＭＭ８２、ＭＭ８４…模倣トランジスタ
ＭＴ２２、ＭＴ４４、ＭＴ５２、ＭＴ８５…ミラートランジスタ
ＲＭ２１、ＲＭ４３、ＲＭ５１、ＲＭ６３、ＲＭ８１、ＲＭ１１１…マージン抵抗
ＲＬ２２、ＲＬ４４、ＲＬ５２、ＲＬ８２、ＲＬ１１２…負荷抵抗
Ｕ２１、Ｕ４２、Ｕ５１、Ｕ８１、Ｕ１１２…出力要素
ＶＲＭ２１、ＶＲＭ４３、ＶＲＭ５１、ＶＲＭ６３、ＶＲＭ８１…マージン電圧降下
ＶＤ２１、ＶＤ４３、ＶＤ５１、ＶＤ５３、ＶＤ８１、ＶＤ８２、ＶＤ８４…模倣電圧降下
ＰＯＲＯＵＴ、ＰＯＲＯＵＴ２、ＯＵＴ１、ＯＵＴ２…出力信号
ＣＬＲＮ…リセット信号
ＶＴＨＭＰＯＲ…閾値電圧
ＶＭＡＲＧＩＮ…マージン電圧
Ｕ４３、Ｕ９６…ＡＮＤゲート
ＲＨ６１…ヒステリシス抵抗
ＭＨ６４…ヒステリシストランジスタ
Ｕ６２…ヒステリシスインバータ
ＶＲＨ６１…ヒステリシス電圧降下
Ｕ９１−Ｕ９５…サブ回路
Ｕ１１１…模倣回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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