(57)【要約】【課題】  ゲート電極側壁酸化時においてタングステンシリサイド膜の側壁に形成されるシリコン酸化膜が多結晶シリコン膜の側壁に形成されるシリコン酸化膜よりも膨らんだ形状となることを、工程数を増やすことなく防止する。【解決手段】  圧力４乃至１０mmTorr、ＲＦソースパワー２００乃至４００W、バイアスパワー１００乃至２００W、ＣＦ４／Ｃｌ２／Ｎ２の混合ガス条件下で、ＣＦ４ガスの流量を１乃至５０sccm、Ｃｌ２ガスの流量を１００乃至１５０sccm、Ｎ２ガスの流量を７sccm以下としてタングステンシリサイド膜６のエッチングを行い、予めタングステンシリサイド膜６を括れ形状に加工することで、ゲート電極側壁酸化時にタングステンシリサイド膜６の方が第１の多結晶シリコン膜３及び第２の多結晶シリコン膜５より多く酸化しても、所望のゲート電極形状を得ることができる。【選択図】  図１
2008108787.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に第１の絶縁膜と、第１の多結晶シリコン膜と、第２の絶縁膜と、第２の多結晶シリコン膜と、タングステンシリサイド膜と、シリコン酸化膜とを順次形成する工程と、
前記シリコン酸化膜上にレジストパターンを形成する工程と、
前記レジストパターンをマスクとして前記シリコン酸化膜をパターニングする第１のエッチング工程と、
前記シリコン酸化膜をマスクとして前記タングステンシリサイド膜を、前記タングステンシリサイド膜の上端部の幅及び下端部の幅より中間部の幅が狭い形状にパターニングする第２のエッチング工程と、
前記シリコン酸化膜をマスクとして前記第２の多結晶シリコン膜、前記第２の絶縁膜、及び前記第１の多結晶シリコン膜をパターニングする第３のエッチング工程とを具備することを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項２】
前記タングステンシリサイド膜と前記シリコン酸化膜との間に、更にシリコン窒化膜を形成し、当該シリコン窒化膜は前記シリコン酸化膜をマスクとしてエッチングされることを特徴とする請求項１に記載の不揮発性半導体記憶装置の製造方法。
【請求項３】
半導体基板上に第１の絶縁膜と、第１の多結晶シリコン膜と、第２の絶縁膜と、第２の多結晶シリコン膜と、タングステンシリサイド膜と、第１のシリコン酸化膜とを順次形成する工程と、
前記第１のシリコン酸化膜上にレジストパターンを形成する工程と、
前記レジストパターンをマスクとして前記第１のシリコン酸化膜をパターニングする第１のエッチング工程と、
前記第１のシリコン酸化膜をマスクとして前記タングステンシリサイド膜を、前記タングステンシリサイド膜の上端部の幅及び下端部の幅より中間部の幅が狭い形状にパターニングする第２のエッチング工程と、
前記第１のシリコン酸化膜をマスクとして前記第２の多結晶シリコン膜、前記第２の絶縁膜、及び前記第１の多結晶シリコン膜をパターニングする第３のエッチング工程と、
前記第１のエッチング工程乃至前記第３のエッチング工程によりパターニングされた前記第１のシリコン酸化膜、前記タングステンシリサイド膜、前記第２の多結晶シリコン膜、前記第２の絶縁膜、及び前記第１の多結晶シリコン膜の露出部と前記第１の絶縁膜表面に、酸化処理を施した後に酸化シリコンを堆積することにより、第２のシリコン酸化膜を形成する酸化膜形成工程とを具備し、
前記酸化膜形成工程では、前記第２のエッチング工程により形成された前記タングステンシリサイド膜の幅と前記タングステンシリサイド膜の側壁に形成された前記第２のシリコン酸化膜の膜厚とを合わせた幅を、前記第３のエッチング工程により形成された前記第１の多結晶シリコン膜の幅と前記第１の多結晶シリコン膜の側壁に形成された前記第２のシリコン酸化膜の膜厚とを合わせた幅以下に形成することを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項４】
前記タングステンシリサイド膜と前記第１のシリコン酸化膜との間に、更にシリコン窒化膜を形成し、当該シリコン窒化膜は前記第１のシリコン酸化膜をマスクとしてエッチングされることを特徴とする請求項３に記載の不揮発性半導体記憶装置の製造方法。
【請求項５】
前記第２のエッチング工程は活性化された反応ガスを用いて行うドライエッチング工程であって、当該反応ガスはＣｌ２ガスを含むことを特徴とする請求項１乃至請求項４のいずれか１項に記載の不揮発性半導体記憶装置の製造方法。
【請求項６】
前記反応ガスは更にＣＦ４ガスを含むことを特徴とする請求項５に記載の不揮発性半導体記憶装置の製造方法。
【請求項７】
前記反応ガスは更にＮ２ガスを含むことを特徴とする請求項５または請求項６に記載の不揮発性半導体記憶装置の製造方法。
【請求項８】
前記第２のエッチング工程は活性化された反応ガスを用いて行うドライエッチング工程であって、当該反応ガスはＣＦ４ガス、Ｃｌ２ガス、及び１６sccm以下の流量のＮ２ガスを含むことを特徴とする請求項１または請求項３に記載の不揮発性半導体記憶装置の製造方法。
【請求項９】
前記第２のエッチング工程は活性化された反応ガスを用いて行うドライエッチング工程であって、当該反応ガスはＣＦ４ガス、Ｃｌ２ガス、及び７sccm以下の流量のＮ２ガスを含み、且つ、前記酸化処理はＯ２ガス雰囲気中の急速加熱酸化処理であることを特徴とする請求項３に記載の不揮発性半導体記憶装置の製造方法。
【請求項１０】
前記第２のエッチング工程は活性化された反応ガスを用いて行うドライエッチング工程であって、当該反応ガスはＣｌ２ガス及び５sccm以下の流量のＮ２ガスを含み、且つ、前記酸化処理はＯ２ガス雰囲気中の急速加熱酸化処理であることを特徴とする請求項３に記載の不揮発性半導体記憶装置の製造方法。
【請求項１１】
前記第２のエッチング工程は活性化された反応ガスを用いて行うドライエッチング工程であって、当該反応ガスはＮＦ３ガス及びＯ２ガスを含むことを特徴とする請求項１乃至請求項４のいずれか１項に記載の不揮発性半導体記憶装置の製造方法。
【請求項１２】
前記第２のエッチング工程は活性化された反応ガスを用いて行うドライエッチング工程であって、当該反応ガスはＮＦ３ガス及び当該ＮＦ３ガス流量に対する流量の比が８０％以上であるＯ２ガスを含み、且つ、前記酸化処理はＯ２ガス雰囲気中の急速加熱酸化処理であることを特徴とする請求項３に記載の不揮発性半導体記憶装置の製造方法。
【請求項１３】
半導体基板と、
前記半導体基板上に形成された第１の絶縁膜と、
前記第１の絶縁膜上に形成された第１の多結晶シリコン膜と、
前記第１の多結晶シリコン膜上に形成された第２の絶縁膜と、
前記第２の絶縁膜上に形成された第２の多結晶シリコン膜と、
前記第２の多結晶シリコン膜上に形成されたタングステンシリサイド膜と、
前記タングステンシリサイド膜上に形成された第１のシリコン酸化膜と、
前記第１の絶縁膜、前記第１の多結晶シリコン膜、前記第２の絶縁膜、前記第２の多結晶シリコン膜、前記タングステンシリサイド膜、及び前記第１のシリコン酸化膜表面を覆う第２のシリコン酸化膜とを具備し、
前記タングステンシリサイド膜の幅は、前記第１の多結晶シリコン膜及び前記第２の多結晶シリコン膜の幅より狭く、且つ、前記タングステンシリサイド膜の幅と前記タングステンシリサイド膜の側壁に形成された前記第２のシリコン酸化膜の膜厚とを合わせた幅は、前記第１の多結晶シリコン膜の幅と前記第１の多結晶シリコン膜の側壁に形成された前記第２のシリコン酸化膜の膜厚とを合わせた幅以下であることを特徴とする不揮発性半導体記憶装置。
【請求項１４】
前記タングステンシリサイド膜と前記第１のシリコン酸化膜との間にシリコン窒化膜を更に具備することを特徴とする請求項１３に記載の不揮発性半導体記憶装置。 
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は不揮発性半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
従来、チャネル領域からトンネル絶縁膜を介して電化蓄積層に注入される電荷をデジタルビットの情報格納に利用する不揮発性半導体記憶装置が開発されている。このような不揮発性半導体記憶装置は一般的に、多結晶シリコン膜とタングステンシリサイド膜との積層構造を有しており、例えば以下のような工程で作成される。
【０００３】
先ず、Ｐ型シリコン半導体基板上にトンネル絶縁膜としてシリコン酸化膜を形成し、当該トンネル絶縁膜上に浮遊ゲート電極としてリンをドープした多結晶シリコン膜を形成する。
【０００４】
次に、当該浮遊ゲート電極上に絶縁膜を形成し、当該絶縁膜上に制御ゲート電極として多結晶シリコン膜を形成する。更に、当該制御ゲート電極上に制御ゲート低抵抗化金属膜としてタングステンシリサイド膜を形成する。その後、当該制御ゲート低抵抗化金属膜上にゲート電極加工の際のエッチングマスクとしてシリコン窒化膜等を形成する。
【０００５】
以上のようにして形成された積層構造に対して、リソグラフィ工程後に異方性エッチングを施し、ゲート電極パターンを形成する。次いで、異方性エッチングによるダメージの回復、及び浮遊ゲート電極と成る多結晶シリコン膜からのゲート側壁を介したリーク電流の防止のため、浮遊ゲート電極の側壁酸化を行う。
【０００６】
ここで、制御ゲート低抵抗化金属膜がタングステンシリサイドで構成される場合、制御ゲート低抵抗化金属膜の方が多結晶シリコンで構成される浮遊ゲート電極及び制御ゲート電極よりも多く酸化され、制御ゲート低抵抗化金属膜の側壁に形成される金属元素を含んだシリコン酸化膜が、浮遊ゲート電極としての多結晶シリコン膜、及び制御ゲート電極としての多結晶シリコン膜の側面にそれぞれ形成されたシリコン酸化膜よりも膨らんだ形状となる。
【０００７】
このため、ゲート電極側壁酸化後にソース・ドレイン領域を形成するためにリンまたは砒素等のＮ型不純物をイオン注入する工程において、制御ゲート低抵抗化金属膜の側壁に形成される酸化膜が庇となり、その下の半導体基板にＮ型不純物が十分に供給されないという問題が生じる。
【０００８】
更にこの後、ゲート電極間に例えばＴＥＯＳ膜等の層間絶縁膜を埋め込む場合、制御ゲート低抵抗化金属膜の側壁に形成される酸化膜が膨らんで形成されているため埋め込み性が悪く、空隙が生じてしまうという問題が生じる。
【０００９】
また、ゲート電極間の距離が制御ゲート低抵抗化金属膜の側壁部分で短くなることにより、ゲート‐コンタクト間が電気的にショートする可能性がある。
【００１０】
上記の問題点に対し、制御ゲート低抵抗化金属膜の側壁をシリコン窒化膜等の絶縁膜で覆い、タングステン若しくはタングステンシリサイドの異常酸化を防止する方法が開示されている（例えば、特許文献１参照。）。
【００１１】
しかしながら、特許文献１に開示された方法においては、制御ゲート低抵抗化金属膜の側壁を予めシリコン窒化膜等の絶縁膜で覆う必要があるため、従来に比べ工程数が増加するという問題点があった。
【特許文献１】特開２００５−４４８４４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
本発明では、ゲート電極側壁酸化時においてタングステンシリサイド膜の側壁に形成されるシリコン酸化膜が多結晶シリコン膜の側壁に形成されるシリコン酸化膜よりも膨らんだ形状となることを、工程数を増やすことなく防止する不揮発性半導体記憶装置の製造方法、及び当該方法により得られる所望のゲート電極形状を有する不揮発性半導体記憶装置を提供する。
【課題を解決するための手段】
【００１３】
本発明の一態様に係る不揮発性半導体記憶装置の製造方法は、半導体基板上に第１の絶縁膜と、第１の多結晶シリコン膜と、第２の絶縁膜と、第２の多結晶シリコン膜と、タングステンシリサイド膜と、シリコン酸化膜とを順次形成する工程と、前記シリコン酸化膜上にレジストパターンを形成する工程と、前記レジストパターンをマスクとして前記シリコン酸化膜をパターニングする第１のエッチング工程と、前記シリコン酸化膜をマスクとして前記タングステンシリサイド膜を、前記タングステンシリサイド膜の上端部の幅及び下端部の幅より中間部の幅が狭い形状にパターニングする第２のエッチング工程と、前記シリコン酸化膜をマスクとして前記第２の多結晶シリコン膜、前記第２の絶縁膜、及び前記第１の多結晶シリコン膜をパターニングする第３のエッチング工程とを具備することを特徴とする。
【００１４】
また、本発明の別態様に係る不揮発性半導体記憶装置の製造方法は、半導体基板上に第１の絶縁膜と、第１の多結晶シリコン膜と、第２の絶縁膜と、第２の多結晶シリコン膜と、タングステンシリサイド膜と、第１のシリコン酸化膜とを順次形成する工程と、前記第１のシリコン酸化膜上にレジストパターンを形成する工程と、前記レジストパターンをマスクとして前記第１のシリコン酸化膜をパターニングする第１のエッチング工程と、前記第１のシリコン酸化膜をマスクとして前記タングステンシリサイド膜を、前記タングステンシリサイド膜の上端部の幅及び下端部の幅より中間部の幅が狭い形状にパターニングする第２のエッチング工程と、前記第１のシリコン酸化膜をマスクとして前記第２の多結晶シリコン膜、前記第２の絶縁膜、及び前記第１の多結晶シリコン膜をパターニングする第３のエッチング工程と、前記第１のエッチング工程乃至前記第３のエッチング工程によりパターニングされた前記第１のシリコン酸化膜、前記タングステンシリサイド膜、前記第２の多結晶シリコン膜、前記第２の絶縁膜、及び前記第１の多結晶シリコン膜の露出部と前記第１の絶縁膜表面に、酸化処理を施した後に酸化シリコンを堆積することにより、第２のシリコン酸化膜を形成する酸化膜形成工程とを具備し、前記酸化膜形成工程では、前記第２のエッチング工程により形成された前記タングステンシリサイド膜の幅と前記タングステンシリサイド膜の側壁に形成された前記第２のシリコン酸化膜の膜厚とを合わせた幅を、前記第３のエッチング工程により形成された前記第１の多結晶シリコン膜の幅と前記第１の多結晶シリコン膜の側壁に形成された前記第２のシリコン酸化膜の膜厚とを合わせた幅以下に形成することを特徴とする。
【００１５】
また、本発明の更に別態様に係る不揮発性半導体記憶装置は、半導体基板と、前記半導体基板上に形成された第１の絶縁膜と、前記第１の絶縁膜上に形成された第１の多結晶シリコン膜と、前記第１の多結晶シリコン膜上に形成された第２の絶縁膜と、前記第２の絶縁膜上に形成された第２の多結晶シリコン膜と、前記第２の多結晶シリコン膜上に形成されたタングステンシリサイド膜と、前記タングステンシリサイド膜上に形成された第１のシリコン酸化膜と、前記第１の絶縁膜、前記第１の多結晶シリコン膜、前記第２の絶縁膜、前記第２の多結晶シリコン膜、前記タングステンシリサイド膜、及び前記第１のシリコン酸化膜表面を覆う第２のシリコン酸化膜とを具備し、前記タングステンシリサイド膜の幅は、前記第１の多結晶シリコン膜及び前記第２の多結晶シリコン膜の幅より狭く、且つ、前記タングステンシリサイド膜の幅と前記タングステンシリサイド膜の側壁に形成された前記第２のシリコン酸化膜の膜厚とを合わせた幅は、前記第１の多結晶シリコン膜の幅と前記第１の多結晶シリコン膜の側壁に形成された前記第２のシリコン酸化膜の膜厚とを合わせた幅以下であることを特徴とする。
【発明の効果】
【００１６】
本発明では、ゲート電極側壁酸化時においてタングステンシリサイド膜の側壁に形成されるシリコン酸化膜が多結晶シリコン膜の側壁に形成されるシリコン酸化膜よりも膨らんだ形状となることを、工程数を増やすことなく防止する不揮発性半導体記憶装置の製造方法、及び当該方法により得られる所望のゲート電極形状を有する不揮発性半導体記憶装置を提供できる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施の形態について図面を参照して説明する。
【実施例１】
【００１８】
本発明の第１の実施形態に係る不揮発性半導体記憶装置のチャネル長方向の素子断面構造を図１を参照して説明する。
【００１９】
図１において、例えばＰ型シリコン半導体基板１上に、第１の絶縁膜２として例えばシリコン酸化膜からなるゲート絶縁膜が形成され、第１の絶縁膜２上に第１の多結晶シリコン膜３からなる浮遊ゲート電極が形成されている。
【００２０】
第１の多結晶シリコン膜３上には第２の絶縁膜４として例えばＯＮＯ膜（シリコン酸化膜、シリコン窒化膜、シリコン酸化膜）が積層され、第２の絶縁膜４上に第２の多結晶シリコン膜５とタングステンシリサイド膜６からなる制御ゲート電極が形成されている。タングステンシリサイド膜６により制御ゲートの抵抗を下げてゲート遅延を短縮し、書き込み時間を削減することができる。
【００２１】
タングステンシリサイド膜６上には第１のシリコン酸化膜７からなるエッチングマスクが残存しており、第１の絶縁膜２表面と、第１の多結晶シリコン膜３、第２の絶縁膜４、第２の多結晶シリコン膜５、及びタングステンシリサイド膜６の側壁と、第１のシリコン酸化膜７の表面は第２のシリコン酸化膜８で覆われている。以下、第２の多結晶シリコン膜５とタングステンシリサイド膜６からなる制御ゲート電極及び第１の多結晶シリコン膜３からなる浮遊ゲート電極を有する積層構造をゲート電極と称する。
【００２２】
また、Ｐ型シリコン半導体基板１において隣接するゲート電極間の表層部にはＮ型不純物がイオン注入されており、ソース及びドレイン領域となるＮ型不純物拡散層９が形成されている。また、二つのＮ型不純物拡散層９の間にはチャネル領域が存在する。
【００２３】
上記Ｎ型不純物拡散層９は隣接するゲート電極間で共有され、例えばＮＡＮＤ接続やＮＯＲ接続が実現される。
【００２４】
また、第２のシリコン酸化膜８表面にはシリコン窒化膜１０が均一な厚さで形成されており、更にゲート電極間を埋め込むように例えばＴＥＯＳ（Tetraethoxysilane）膜等からなる図示せぬ層間絶縁膜が堆積している。
【００２５】
本実施形態において、タングステンシリサイド膜６の幅は第１の多結晶シリコン膜３及び第２の多結晶シリコン膜５の幅よりも狭く形成され、更に、タングステンシリサイド膜６の幅とタングステンシリサイド膜６の側壁に形成された第２のシリコン酸化膜８の膜厚とを合わせた幅Ａは、第１の多結晶シリコン膜３の幅と第１の多結晶シリコン膜３の側壁に形成された第２のシリコン酸化膜８の膜厚とを合わせた幅Ｂ以下に形成されている。
【００２６】
次に、本実施形態に係る不揮発性半導体記憶装置の製造方法について、図２乃至図５を参照して説明する。
【００２７】
先ず、Ｐ型シリコン半導体基板１上に第１の絶縁膜２として例えばシリコン酸化膜からなるゲート絶縁膜を形成し、更に第１の絶縁膜２上に第１の多結晶シリコン膜３を形成する。
【００２８】
次に、第１の多結晶シリコン膜３上に第２の絶縁膜４として例えばＯＮＯ膜を積層し、第２の絶縁膜４上に第２の多結晶シリコン膜５を形成する。更に第２の多結晶シリコン膜５上に、タングステンシリサイド膜６を形成し、タングステンシリサイド膜６上に第１のシリコン酸化膜７を形成する。
【００２９】
第１のシリコン酸化膜７はゲート加工時のエッチングマスクとして使用され、シリコン酸化膜以外にシリコン酸窒化膜若しくはシリコン酸化膜とシリコン窒化膜の積層構造等であってもよいが、後述する理由により最上層は窒素を含有しない膜であることが望ましい。従ってシリコン酸化膜とシリコン窒化膜の積層構造とする場合はシリコン酸化膜を上層とするのが望ましい。
【００３０】
次に、リソグラフィ工程によってパターニングされたレジスト膜をマスクとして第１のシリコン酸化膜７をＣＦ系ガス条件下でパターニング（第１のエッチング工程）する。その後、Ｏ２プラズマ雰囲気中にＰ型シリコン半導体基板１を晒しレジスト膜を除去することにより図２に示す構造を得する。
【００３１】
次に、第１のシリコン酸化膜７をマスクとしてタングステンシリサイド膜６を圧力４乃至１０mmTorr、ＲＦソースパワー２００乃至４００W、バイアスパワー１００乃至２００W、ＣＦ４／Ｃｌ２／Ｎ２の混合ガス条件下でパターニング（第２のエッチング工程）する。当該ガス条件において、Ｎ２ガスはタングステンシリサイド膜６のＰ型シリコン半導体基板１に水平な方向に対してのエッチングレートを制御するために用いられ、ＣＦ４の流量を１乃至５０sccm、Ｃｌ２の流量を１００乃至１５０sccm、Ｎ２の流量を１６sccm以下としてエッチングを行うことにより、タングステンシリサイド膜６を括れ形状、即ちタングステンシリサイド膜６の上端部の幅及び下端部の幅より中間部の幅が狭い形状に加工することができる。これにより図３に示す構造を得る。
【００３２】
尚、エッチングレートはＮ２流量に敏感であるため、上述したようにエッチングマスクとなる第１のシリコン酸化膜７は最上層に窒素を含有しないことが望ましい。
【００３３】
次に、第１のシリコン酸化膜７をマスクとして第２の多結晶シリコン膜５をハロゲンガスを主体としたガス条件下でパターニングし、更に第２の絶縁膜４をＣＦ系ガス条件下でパターニングした後、第１の多結晶シリコン膜３をハロゲンガスを主体としたガス条件下でパターニング（第３のエッチング工程）する。以上により、図４に示すゲート形状にパターニングされたゲート積層構造１１を得る。
【００３４】
ここで、パターニングされたタングステンシリサイド膜６において第１のシリコン酸化膜７との界面近傍（上端部）の幅Ｃ、第２の多結晶シリコン膜５との界面近傍（下端部）の幅Ｅ、及び当該界面のそれぞれからほぼ等距離に位置する中間部での幅ＤのＮ２ガス流量に対する関係を図６に示す。図６は横軸がＮ２ガス流量（sccm）、縦軸が幅Ｃと幅Ｄの差または幅Ｅと幅Ｄの差（nm）であり、Ｎ２ガス流量が０、８、及び１５sccmの場合の測定値をプロットしている。図６から、Ｎ２ガス流量を変化させることによりタングステンシリサイド膜６のＰ型シリコン半導体基板１に水平な方向に対してのエッチングレートを制御できることが分かる。
【００３５】
また、幅Ｃと幅Ｄの差の測定値から求めた線形近似曲線と横軸との切片が約２０．８sccm、幅Ｅと幅Ｄの差の測定値から求めた線形近似曲線と横軸との切片が約１６．５sccmであることから、Ｎ２ガス流量が１６sccm以下であればタングステンシリサイド膜６を括れ形状に加工できると予測される。
【００３６】
次に、ゲート積層構造１１の側壁を例えばＯ２雰囲気中、１０００℃の条件で急速加熱酸化法（ＲＴＯ：Rapid Thermal Oxidation）により酸化処理する。本実施形態においては予めタングステンシリサイド膜６を括れ形状に加工しているため、ＲＴＯ法による熱酸化時にタングステンシリサイド膜６の方が第１の多結晶シリコン膜３及び第２の多結晶シリコン膜５より多く酸化しても、タングステンシリサイド膜６の側壁に形成される金属元素を含むシリコン酸化膜が第１の多結晶シリコン膜３及び第２の多結晶シリコン膜５の側壁に形成されるシリコン酸化膜よりも膨らんだ形状となることがない。
【００３７】
その後、側壁酸化処理を施したゲート積層構造１１上に更にＣＶＤ法等によりシリコン酸化膜を均一な厚さで堆積させることで、ゲート積層構造１１表面に酸化処理により形成されたシリコン酸化膜及びＣＶＤ法により形成されたシリコン酸化膜からなる第２のシリコン酸化膜８が形成される。以上により、図５に示すゲート形状を得る。
【００３８】
ここで、図５において、タングステンシリサイド膜６の幅とタングステンシリサイド膜６の側壁に形成された第２のシリコン酸化膜８の膜厚とを合わせた幅Ａと、第１の多結晶シリコン膜３の幅と第１の多結晶シリコン膜３の側壁に形成された第２のシリコン酸化膜８の膜厚とを合わせた幅ＢのＮ２ガス流量に対する関係を図７に示す。図７は横軸がＮ２ガス流量（sccm）、縦軸が幅Ａと幅Ｂの差（nm）であり、Ｎ２ガス流量が０、８、及び１５sccmの場合の測定値をプロットしている。図７から、Ｎ２ガス流量に対する幅Ａと幅Ｂとの差の変化は直線的であると考えられ、Ｎ２ガス流量８sccmで幅Ａと幅Ｂはほぼ等しいとみなせることから、Ｎ２ガス流量をタングステンシリサイド膜６を括れ形状に加工するための条件である１６sccm以下の範囲内で更に７sccm以下とした条件でエッチングを行うことで、タングステンシリサイド膜６の側壁に形成された第２のシリコン酸化膜８が第１の多結晶シリコン膜３及び第２の多結晶シリコン膜５の側壁に形成された第２のシリコン酸化膜８よりも膨らんだ形状となることを防止できることが分かる。
【００３９】
次に、Ｐ型シリコン半導体基板１にリンや砒素、アンチモン等をイオン注入法等により注入し、Ｎ型不純物拡散層９を形成する。
【００４０】
更に、第２のシリコン酸化膜８の表面にシリコン窒化膜１０を形成した後、ＴＥＯＳ膜等からなる図示せぬ層間絶縁膜を全面に堆積して図１に示す形状を得る。
【００４１】
以上説明したように、本実施形態においては、ゲート電極側壁酸化時においてタングステンシリサイド膜６の側壁に形成された第２のシリコン酸化膜８が第１の多結晶シリコン膜３及び第２の多結晶シリコン膜５の側壁に形成された第２のシリコン酸化膜８よりも膨らんだ形状となることを、従来と異なり工程数を増やすことなく防止し、図１に示すような所望のゲート電極形状を得ることができる。
【００４２】
尚、所望のゲート電極形状とはタングステンシリサイド膜６の幅とタングステンシリサイド膜６の側壁に形成された第２のシリコン酸化膜８の膜厚とを合わせた幅Ａと、第１の多結晶シリコン膜３の幅と第１の多結晶シリコン膜３の側壁に形成された第２のシリコン酸化膜８の膜厚とを合わせた幅Ｂが等しい場合も含む。
【００４３】
また、本実施形態においては予めタングステンシリサイド膜６を括れ形状に加工しているため、図１に示すように最終的に得られるゲート電極形状においてもタングステンシリサイド膜６の幅が第１の多結晶シリコン膜３及び第２の多結晶シリコン膜５の幅よりも狭いという特徴を有する。
【００４４】
また、本実施形態においては、タングステンシリサイド膜６の側壁に形成された第２のシリコン酸化膜８が多結晶シリコン膜５の側壁に形成された第２のシリコン酸化膜８よりも膨らんだ形状となることがないため、イオン注入法等によりＮ型不純物拡散層９を形成する際に庇とならず、均一な不純物拡散層を形成することができる。
【００４５】
また、本実施形態においては、タングステンシリサイド膜６の側壁に形成された第２のシリコン酸化膜８が多結晶シリコン膜５の側壁に形成された第２のシリコン酸化膜８よりも膨らんだ形状となることがないため、ＴＥＯＳ膜等からなる図示せぬ層間絶縁膜を全面に堆積する際にゲート電極間に空隙が生じる可能性を低減できる。
【００４６】
また、上記ＲＴＯ酸化条件以外の酸化条件を用いた場合も、Ｎ２ガス流量を１６sccm以下の範囲内で適宜設定することによりタングステンシリサイド膜６のＰ型シリコン半導体基板１に水平な方向に対してのエッチングレートを調節して括れ量を変化させ、ゲート電極側壁酸化後にタングステンシリサイド膜６の側壁の第２のシリコン酸化膜８が第１の多結晶シリコン膜３及び第２の多結晶シリコン膜５の側壁に形成された第２のシリコン酸化膜８よりも膨らんだ形状となることを防止できる。
【００４７】
また、Ｎ２ガス流量は少ない程タングステンシリサイド膜６をより括れた形状に加工することが可能であるため、その後の酸化条件によっては添加しなくともよい。
【００４８】
また、酸化条件をＨ２／Ｏ２雰囲気中のＲＴＯ法とすることで、タングステンシリサイド膜６の酸化量を抑えることができる。この場合もタングステンシリサイド膜の酸化量に応じてＮ２ガス流量を１６sccm以下の範囲内で適宜調整すればよい。
【００４９】
また、制御ゲートの抵抗を下げるためにタングステンシリサイド膜ではなくタングステン膜を用いた場合は、ゲート電極側壁酸化時に異常酸化が起こることが知られている。この場合も、本実施形態と同様に予めタングステン膜を括れ形状に加工しておくことでタングステン膜の側壁に形成される金属酸化膜が多結晶シリコン膜の側壁に形成されるシリコン酸化膜よりも膨らんだ形状となることを防止できる。
【００５０】
また、本実施形態においては、第１の絶縁膜２としてシリコン酸化膜を用いたが、これに限らずオキシナイトライド膜、或いはシリコン窒化膜等を用いてもよい。
【００５１】
また、本実施形態においては、第２の絶縁膜４としてＯＮＯ膜を用いたが、これに限らずＡｌ２Ｏ３膜、或いは単層のシリコン酸化膜等を用いてもよい。
【００５２】
また、本実施形態においては層間絶縁膜としてＴＥＯＳ膜を用いたが，これに限らずＢＳＧ（Boron Silicate Glass）、ＰＳＧ（Phosphor Silicate Glass）、ＢＰＳＧ（Boro phospho silicate Grass）膜などを用いてもよい。
【実施例２】
【００５３】
本実施形態は実施例１におけるタングステンシリサイド膜６のエッチング条件を変更した例である。本実施形態では、Ｃｌ２／Ｎ２の混合ガスを使用し、圧力４乃至１０mmTorr、ＲＦソースパワー２００乃至４００W、バイアスパワー１００乃至２００W、Ｃｌ２の流量を１００乃至１５０sccm、Ｎ２ガスの流量を５sccm以下とした条件下でタングステンシリサイド膜６をエッチングすることにより、タングステンシリサイド膜６を括れ形状に加工する。
【００５４】
本実施形態において、実施例１と同様にＯ２雰囲気中、１０００℃のＲＴＯ酸化条件を用いた場合の、タングステンシリサイド膜６とタングステンシリサイド膜６の側壁に形成された第２のシリコン酸化膜８の膜厚とを合わせた幅Ａと、第１の多結晶シリコン膜３と第１の多結晶シリコン膜３の側壁に形成された第２のシリコン酸化膜８の膜厚とを合わせた幅ＢのＮ２ガス流量に対する関係を図８に示す。図８は、横軸がＮ２流量（sccm）、縦軸が幅Ａと幅Ｂの差（nm）であり、Ｎ２ガス流量が０、８、及び１５sccmの場合の測定値をプロットしている。図８から、Ｎ２流量に対する幅Ａと幅Ｂとの差の変化は直線的であると考えられ、Ｎ２ガス流量８sccmで幅Ａと幅Ｂの幅はほぼ等しいとみなせることから、Ｎ２流量を上記のように５sccm以下とした条件でエッチングを行い、予めタングステンシリサイド膜６を括れ形状に加工しておくことで、タングステンシリサイド膜６の側壁に形成された第２のシリコン酸化膜８が第１の多結晶シリコン膜３及び第２の多結晶シリコン膜５の側壁に形成された第２のシリコン酸化膜８よりも膨らんだ形状となることを防止できることが分かる。
【００５５】
また、Ｎ２ガス流量は少ない程タングステンシリサイド膜６をより括れた形状に加工することが可能であるため、その後の酸化条件によっては添加しなくともよい。
【００５６】
その他の工程及び得られるゲート電極形状は実施例１と同様であるため説明は省略する。
【実施例３】
【００５７】
本実施形態は実施例１におけるタングステンシリサイド膜のエッチング条件を変更した例である。本実施形態では、ＮＦ３／Ｏ２の混合ガスを使用し、圧力４乃至１０mmTorr、ＲＦソースパワー２００乃至４００W、バイアスパワー１００乃至２００W、ＮＦ３ガスに対するＯ２ガスの流量比を８０％以上とした条件下でタングステンシリサイド膜６をエッチングする。本実施形態ではＯ２ガスの添加により下層の第２の多結晶シリコン膜に対する選択比が大きくとれることを利用し、タングステンシリサイド膜６を括れ形状に加工する。
【００５８】
実施例１と同様にＯ２雰囲気中、１０００℃のＲＴＯ酸化条件を用いた場合、上記のようにＮＦ３ガスに対するＯ２ガスの流量比を８０％以上としてエッチングを行い、予めタングステンシリサイド膜６を括れ形状に加工しておくことで、タングステンシリサイド膜６の側壁に形成された第２のシリコン酸化膜８が第１の多結晶シリコン膜３及び第２の多結晶シリコン膜５の側壁に形成された第２のシリコン酸化膜８よりも膨らんだ形状となることを防止できる。
【００５９】
その他の工程及び得られるゲート電極形状は実施例１と同様であるため説明は省略する。
【実施例４】
【００６０】
本発明の第４の実施形態に係る不揮発性半導体記憶装置の回路構成を図９に示す。本実施形態は実施例１乃至実施例３で説明した方法を用いて得られるゲート電極構造をＮＯＲ型フラッシュメモリのセルアレイに適用した場合に相当する。また、図１０は図９のＮＯＲ型セルアレイの一部を取り出してレイアウトの一例を示している。
【００６１】
図１及び図２に示すＮＯＲ型セルアレイは、Ｐ型シリコン半導体基板１上にメモリセルＭＣがマトリクス状に配列されて構成されている。各メモリセルＭＣはＰ型シリコン半導体基板１の表層部に形成されたＮ型不純物拡散層９及びチャネル領域、またＰ型シリコン半導体基板１上にゲート絶縁膜を介して形成された２層ゲート構造を有する。このメモリセルＭＣに対し実施例１乃至実施例３におけるゲート電極構造を適用する。
【００６２】
上記ＮＯＲ型セルアレイでは隣り合う２個で１組をなすメモリセルＭＣがそれぞれのドレイン領域Ｄを共有し、また、隣り合う２組のメモリセルがそれぞれのソース領域Ｓを共有し、メモリセルＭＣの各列間がトレンチ型の素子分離領域（ＳＴＩ領域）で分離されている。
【００６３】
また、セルアレイ上で同一行のメモリセルＭＣの制御ゲート電極に共通に連なるように複数のワード線ＷＬが行方向に形成され、同一行のメモリセルＭＣの各ソース領域Ｓに共通に接続された金属配線からなる複数のローカルソース線ＬＳが行方向に形成されている。
【００６４】
また、セルアレイ上で同一列のメモリセルＭＣのドレイン領域Ｄに共通にコンタクトするように金属配線からなる複数のビット線ＢＬが列方向に形成され、複数のローカルソース線ＬＳに共通にコンタクトする金属配線からなる複数のメインソース線ＭＳがビット線ＢＬ配列内に一定間隔をおいて配置されている。
【００６５】
上記のように隣り合う２個のセルトランジスタで共有するドレイン領域Ｄは、ドレインコンタクトＤＣを介して低抵抗のビット線ＢＬに繋がっている。また、隣り合う２個のセルトランジスタで共有するソース領域Ｓはワード線ＷＬ間でワード線ＷＬと平行して存在するローカルソース線ＬＳに繋がっており、このローカルソース線ＬＳはソースコンタクトＳＣを介して低抵抗のメインソース線に繋がり、セルアレイ外部から電位が与えられる。
【００６６】
上記構成のＮＯＲ型フラッシュメモリは、セルにデータを書き込むために浮遊ゲート電極に電子注入を行う際、ソース領域ＳとＰ型シリコン半導体基板１には接地電位を与える。また、制御ゲート電極とドレイン領域Ｄには注入される電子の発生効率が最大となるような電位をそれぞれワード線ＷＬとビット線ＢＬを介して与える。
【００６７】
図１１に本実施形態に係る不揮発性半導体記憶装置のＮＯＲ回路構成に対応する素子断面図を示す。図１１は図１０のＡＡ’断面を示したものである。
【００６８】
図１１には、実施例１乃至実施例３で説明した方法を用いて得られるゲート電極構造に加え、ソースコンタクトＳＣ、ドレインコンタクトＤＣが存在する。本実施形態においては、タングステンシリサイド膜６の側壁に形成された第２のシリコン酸化膜８が第１の多結晶シリコン膜３及び第２の多結晶シリコン膜５の側壁に形成された第２のシリコン酸化膜８よりも膨らんだ形状となることがないため、コンタクト形成時にゲート電極とショートする可能性を低減できる。
【図面の簡単な説明】
【００６９】
【図１】第１の実施形態に係る不揮発性半導体記憶装置の断面構成を示す断面図。
【図２】第１の実施形態に係る不揮発性半導体記憶装置の製造方法を工程順に示す断面図。
【図３】第１の実施形態に係る不揮発性半導体記憶装置の製造方法を工程順に示す断面図。
【図４】第１の実施形態に係る不揮発性半導体記憶装置の製造方法を工程順に示す断面図。
【図５】第１の実施形態に係る不揮発性半導体記憶装置の製造方法を工程順に示す断面図。
【図６】第１の実施形態に係る不揮発性半導体記憶装置のゲート電極形状とＮ２ガス流量との関係を示すグラフ。
【図７】第１の実施形態に係る不揮発性半導体記憶装置のゲート電極形状とＮ２ガス流量との関係を示すグラフ。
【図８】第２の実施形態に係る不揮発性半導体記憶装置のゲート電極形状とＮ２ガス流量との関係を示すグラフ。
【図９】第４の実施形態に係るＮＯＲ型フラッシュメモリのセルアレイの一部を示す等価回路図。
【図１０】第４の実施形態に係るＮＯＲ型フラッシュメモリのセルアレイの一部を示すレイアウト図。
【図１１】第４の実施形態に係るＮＯＲ型フラッシュメモリのセルアレイの一部を示す断面図。
【符号の説明】
【００７０】
１  Ｐ型シリコン半導体基板
２  第１の絶縁膜
３  第１の多結晶シリコン膜
４  第２の絶縁膜
５  第２の多結晶シリコン膜
６  タングステンシリサイド膜
７  第１のシリコン酸化膜
８  第２のシリコン酸化膜
９  Ｎ型不純物拡散層
１０  シリコン窒化膜
１１  ゲート積層構造
ＭＣ  メモリセル
ＷＬ  ワード線
ＬＳ  ローカルソース線
ＭＳ  メインソース線
Ｓ  ソース領域
Ｄ  ドレイン領域
ＳＣ  ソースコンタクト
ＤＣ  ドレインコンタクト
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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