(57)【要約】【課題】リーク電流に起因する消費電流の削減を実現した半導体集積回路を提供する。【解決手段】ＯＲ回路４は、入力される４つのデータ確定判定信号ＤＴｎ−２、ＤＴｎ−１、ＤＴｎ＋１、ＤＴｎ＋２の論理和をとって、その出力をリークカット信号ＣＳとして機能回路２の入力端子ＣＵＴに出力するよう構成されている。ＮＡＮＤ回路５は、データ確定判定信号ＤＴｎ−１と、反転されたデータ確定判定信号ＤＴｎ＋１の論理積をとって、その出力を反転素子を介して機能回路２の入力端子ＰＣに出力するよう構成されている。入力端子ＣＵＴに入力されるリークカット信号ＣＳはリークカット回路のＯＮ／ＯＦＦを制御し、入力端子ＰＣに入力されるプリチャージ信号ＰＳはプリチャージ回路のＯＮ／ＯＦＦを制御するよう構成されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
入力されたデータの演算処理を行い、その演算結果である出力データを後段に転送していく複数段の回路ブロックを備えて構成され、
前記回路ブロックは、前記演算処理を実行する演算回路と、該演算回路を電流経路から切り離すことによって前記回路ブロックをリークカット状態に設定するリークカット回路と、前記出力データが確定したか否かを判定するデータ確定判定回路とを備え、
前記リークカット回路は、１段以上前の回路ブロックの前記出力データが確定すると前記リークカット状態から前記演算回路を前記電流経路に接続する起動状態に設定されると共に、１段以上後の回路ブロックの前記出力データが確定すると前記起動状態から前記リークカット状態に設定される
ことを特徴とする半導体集積回路。
【請求項２】
前記回路ブロックは、前記出力データを初期状態であるプリチャージ状態に設定するプリチャージ回路を更に備え、
前記プリチャージ回路は、１段以上前の回路ブロックの前記出力データが確定したとき、及び１段以上後の回路ブロックの前記出力データが確定したときに自己の含まれる前記回路ブロックを前記プリチャージ状態に設定する
ことを特徴とする請求項１記載に半導体集積回路。
【請求項３】
ｎ番目の前記回路ブロックは、
（ｎ−２）番目の前記回路ブロックの前記出力データの確定によって、前記リークカット状態から前記起動状態に移行して前記プリチャージ状態に設定され、
（ｎ−１）番目の前記回路ブロックの前記出力データの確定によって、前記プリチャージ状態から前記演算処理を実行するイネーブル状態に設定され、
（ｎ＋１）番目の前記回路ブロックの前記出力データの確定によって、前記イネーブル状態から前記プリチャージ状態に設定され、
（ｎ＋２）番目の前記回路ブロックの前記出力データの確定によって、前記プリチャージ状態を終了すると共に、前記起動状態から前記リークカット状態に設定される
ことを特徴とする請求項１又は２記載の半導体集積回路。
【請求項４】
前記リークカット回路は、前記演算回路と接地電源の間に設けられたトランジスタと、該トランジスタに直列接続されたプルダウントランジスタを備えて構成されることを特徴とする請求項１〜３のうちいずれか１項記載の半導体集積回路。
【請求項５】
前記リークカット回路は、前記演算回路と接地電源との間に設けられたトランジスタと、該トランジスタのバックゲート電圧を制御するバックゲート制御手段を備えて構成されることを特徴とする請求項１〜３のうちいずれか１項記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に関するものであり、特に、半導体集積回路の省消費電力化を図る技術に関する。
【背景技術】
【０００２】
近年、半導体集積回路は、携帯機器や家電機器をはじめとして様々な製品機器に応用されており、その省消費電力化を図る研究開発が盛んに行われている。ここで、半導体集積回路の消費電力は、半導体集積回路のうち、動作を行わない回路に流れるリーク電流による消費電力が、動作中の回路の消費電力を上回るほど大きい割合を占めており、このリーク電流を削減することが半導体集積回路の省消費電力化にとって重要である。
【０００３】
このリーク電流を削減する手段としては、半導体集積回路を構成する回路を仮想電源電圧と仮想接地電源との間に接続し、半導体集積回路全体を動作させないスリープモードでは、この仮想接地電源と実際の接地電源との間に設けられたスイッチをオフすることによって電気回路を接地電源から切り離し、リーク電流を削減する方法が知られている。しかしながら、このようにスリープモード時にのみ電気回路を電流経路から切り離す方法では、スリープモードでない、すなわち、通常動作時では動作していない電気回路を流れるリーク電流はカットされず、リーク電流が依然として大きくなってしまうという問題点を有する。
【特許文献１】特開平６−３１４４９２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、通常動作時のリーク電流を削減することにより省消費電力化を実現する半導体集積回路を提供するものである。
【課題を解決するための手段】
【０００５】
本発明の一態様に係る半導体集積回路は、入力されたデータの演算処理を行い、その演算結果である出力データを後段に転送していく複数段の回路ブロックを備えて構成され、前記回路ブロックは、前記演算処理を実行する演算回路と、該演算回路を電流経路から切り離すことによって前記回路ブロックをリークカット状態に設定するリークカット回路と、前記出力データが確定したか否かを判定するデータ確定判定回路とを備え、前記リークカット回路は、１段以上前の回路ブロックの前記出力データが確定すると前記リークカット状態から前記演算回路を前記電流経路に接続する起動状態に設定されると共に、１段以上後の回路ブロックの前記出力データが確定すると前記起動状態から前記リークカット状態に設定されることを特徴とする。
【発明の効果】
【０００６】
本発明によれば、通常動作時のリーク電流を削減することにより省電力化を実現することができる。
【発明を実施するための最良の形態】
【０００７】
以下、添付した図面を参照して本発明の実施の形態について説明する。
【０００８】
図１は、本発明に係る半導体集積回路の構成を示すブロック図である。
【０００９】
この半導体集積回路は、データ線ＤＬに直列接続された小規模又は中規模の複数段の回路ブロック１に分割されている。この回路ブロック１は、データ線ＤＬからｍビットのデュアルレイルデータを入力し、回路ブロック１毎に予め設定された演算処理を実行してその演算結果を後段の回路ブロック１に転送するよう構成されている。すなわち、回路ブロック１は、上段側から順に動作し、演算結果を下段側の回路ブロック１にパスしていくように構成されている。なお、回路ブロック１は、データ線ＤＬから、ｍビットのデュアルレイルデータを入力して演算処理を行う２線式論理回路である。
【００１０】
それぞれの回路ブロック１は、機能回路２、データ確定判定回路３、ＯＲ回路４、及びＮＡＮＤ回路５をそれぞれ備えて構成されている。以下、ｎ番目の回路ブロック１を用いて、回路ブロック１の各構成要素について説明する。
【００１１】
機能回路２は、ｍビットのデュアルレイルデータを入力し、予め設定された演算処理を実行して、その演算結果を（ｎ＋１）番目の回路ブロック１に転送するよう構成されている。また、機能回路２は、後述するように、自己の含まれる回路ブロック１に流れるリーク電流をカットするリークカット回路と、自己の含まれる回路ブロック１を初期状態に設定するプリチャージ回路を備えている。このリークカット回路は、機能回路２が有する入力端子ＣＵＴに入力されるリークカット信号ＣＳによって動作制御されている一方、プリチャージ回路は、機能回路が有する入力端子ＰＣに入力されるプリチャージ信号ＰＳによって動作制御される。
【００１２】
データ確定判定回路３は、データ線ＤＬに接続され、ｎ番目の回路ブロック１の演算処理が完了してその演算結果である出力データが確定したか否かをデータ確定判定信号ＤＴｎとして出力するよう構成されている。
【００１３】
ＯＲ回路４は、４つの入力端子を備えており、各入力端子には、ｎ番目の回路ブロック１より２つ前に動作する（ｎ−２）番目の回路ブロック１のデータ確定判定信号ＤＴｎ−２、１つ前に動作する（ｎ−１）番目の回路ブロック１のデータ確定判定信号ＤＴｎ−１、自己の回路ブロック１のデータ確定判定信号ＤＴｎ、及び１つ後に動作する（ｎ＋１）番目の回路ブロック１のデータ確定判定信号ＤＴｎ＋１がそれぞれ入力されている。このＯＲ回路４は、入力される４つのデータ確定判定信号ＤＴｎ−２、ＤＴｎ−１、ＤＴｎ＋１、ＤＴｎ＋２の論理和をとって、その出力をリークカット信号ＣＳとして機能回路２の入力端子ＣＵＴに出力するよう構成されている。
【００１４】
ＮＡＮＤ回路５は、一方の入力端子にｎ番目の回路ブロック１より１つ前に動作する（ｎ−１）番目の回路ブロック１のデータ確定判定信号ＤＴｎ−１が入力され、他方の入力端子に１つ後に動作する（ｎ＋１）番目の回路ブロック１のデータ確定判定信号ＤＴｎ＋１が入力される。ＮＡＮＤ回路５は、このデータ確定判定信号ＤＴｎ−１と、反転されたデータ確定判定信号ＤＴｎ＋１の論理積をとって、その出力であるプリチャージ信号ＰＳを機能回路２の入力端子ＰＣに出力するよう構成されている。
【００１５】
以上に示したｎ番目の回路ブロック１と同様に、各回路ブロック１は、機能回路２、データ確定判定回路３、ＯＲ回路４、及びＮＡＮＤ回路５をそれぞれ備えている。ここで、例えば、（ｎ−１）番目の回路ブロック１であれば、ＯＲ回路４、及びＮＡＮＤ回路５には、ｎ番目の回路ブロック１が有するＯＲ回路４、及びＮＡＮＤ回路５より１ブロックだけディクリメントされたデータ確定判定信号ＤＴが入力され、この（ｎ−１）番目の回路ブロック１のデータ確定判定回路３からはデータ確定判定信号ＤＴｎ−１が出力されるよう構成されている。同様に、（ｎ＋１）番目の回路ブロック１であれば、ｎ番目の回路ブロック１より１だけインクリメントされたデータ確定判定信号ＤＴがＯＲ回路４、及びＮＡＮＤ回路５に入力され、ｎ番目の回路ブロック１のデータ確定判定信号ＤＴｎより１ブロックだけインクリメントされたデータ確定判定信号ＤＴｎ＋１がデータ確定判定回路３より出力されるよう構成される。
【００１６】
図２は、機能回路２の具体的な構成例（２Ａ）を示す回路図である。
【００１７】
機能回路２Ａは、複数の並列されたデータ処理回路２ａを備えている。各データ処理回路２ａには、ｍビット（ｂｉｔ０〜ｂｉｔｍ）のデュアルレイルデータ（Ｄ１、Ｄ２）のうちの１ビットがそれぞれ入力されるよう構成されている。ここでは、ビット０（ｂｉｔ０）を構成するデュアルレイルデータ（ｂｉｔ０ａ、ｂｉｔ０ｂ）のうち、データｂｉｔ０ａが入力されるデータ処理回路２ａを例として説明する。
【００１８】
データ処理回路２ａは、データ線ＤＬからデータｂｉｔ０ａを入力して予め設定された演算処理を行う演算回路６と、この演算回路６を電流経路から切り離すことによって回路ブロック１に流れるリーク電流をカットするリークカット回路７Ａと、出力データ線ＯＵＴに出力される信号を初期状態にリセットするプリチャージ回路８を備えて構成されている。
【００１９】
また、データ処理回路２ａは、ソースに電源電圧ＶＣＣが供給され、ドレインにノードｎ１が接続され、ゲートにプリチャージ信号ＰＳが入力されるｐ型ＭＯＳトランジスタＭＰ１を備えている。また、データ処理回路２ａは、ソースにｎ型ＭＯＳトランジスタＭＮ３のドレインが接続され、ドレインに演算回路６接続され、ゲートにプリチャージ信号ＰＳが入力されるｎ型ＭＯＳトランジスタＭＮ２を備えている。また、データ処理回路２ａは、ソースに接地電圧ＶＳＳが供給され、ドレインにｎ型ＭＯＳトランジスタＭＮ２のソースが接続され、ゲートにリークカット信号ＣＳが入力されるｎ型ＭＯＳトランジスタＭＮ３を備えている。また、データ処理回路２ａは、入力端子がノードｎ１に接続され、出力端子がノードｎ２に接続されたインバータＩＮＶ２と、入力端子がｎ２に接続され、出力端子がノードｎ１に接続されたインバータＩＮＶ１とを備えている。なお、演算回路６は、ノードｎ１とｎ型ＭＯＳトランジスタＭＮ２との間に設けられ、データｂｉｔ０ａが入力される。
【００２０】
ここで、プルダウントランジスタであるｎ型ＭＯＳトランジスタＭＮ２、ＭＮ３を合わせてリークカット回路７Ａと定義し、プルアップトランジスタであるｐ型ＭＯＳトランジスタＭＰ１をプリチャージ回路８と定義する。
【００２１】
このように構成されたデータ処理回路２ａでは、リークカット信号ＣＳが“Ｌ”の状態では、ｎ型ＭＯＳトランジスタＭＮ３がＯＦＦとなるため、リークカット回路７Ａがリーク電流を削減するよう機能する。一方、リークカット信号ＣＳが“Ｈ”の状態では、ｎ型ＭＯＳトランジスタＭＮ３がＯＮとなり、リークカット回路７Ａが無効（リーク電流を流す状態）となる。この状態で、プリチャージ信号ＰＳが“Ｈ”であり、且つ演算処理が終了して出力データが確定していれば、出力線ＯＵＴから演算結果が出力される。また、リークカット信号ＣＳが“Ｈ”の状態でありプリチャージ信号ＰＳが“Ｌ”の状態では、ｐ型ＭＯＳトランジスタＭＰ１がＯＮとなって、プリチャージ回路８が有効となり、データｂｉｔ０ａが“Ｌ”となって初期状態に設定される。
【００２２】
なお、その他のビットデータ（ｂｉｔ０ｂ〜ｂｉｔｍｂ）が入力されるデータ処理回路２ａは、入力されるデータ以外はデータｂｉｔ０ａが入力されるデータ処理回路２ａと同一構成を備えており、これによって、機能回路２Ａは、ｍビット（ｂｉｔ０〜ｂｉｔｍ）のデュアルレイルデータ（Ｄ１、Ｄ２）を並列に演算処理し、その演算結果を保持することができる。なお、このデュアルレイルデータ（Ｄ１、Ｄ２）は、プリチャージ状態においては（“Ｌ”、“Ｌ”）の状態に設定され、演算が確定すると、（“Ｌ”、“Ｈ”）又は（“Ｈ”、“Ｌ”）の状態になるよう構成されている。
【００２３】
図３は、更に他の機能回路２の構成例（２Ｂ）を示す回路図である。
【００２４】
機能回路２Ｂは、複数の並列されたデータ処理回路２ｂを備えている。各データ処理回路２ｂは、機能回路２Ａと同様に、ｍビット（ｂｉｔ０〜ｂｉｔｍ）のデュアルレイルデータ（Ｄ１、Ｄ２）のうちの１ビットがそれぞれ入力されるよう構成されている。
【００２５】
なお、データ処理回路２ｂの特徴は、前述したデータ処理回路２ａのｎ型ＭＯＳトランジスタＭＮ２、ＭＮ３を有するリークカット回路７Ａに代えて、ｎ型ＭＯＳトランジスタＭＮ２と、バックゲート電圧制御回路９を有するリークカット回路７Ｂを備えた点にある。なお、その他の回路構成はデータ処理回路２ａと略同一であるため、同一符号を付すことによりその説明を省略する。
【００２６】
このバックゲート電圧制御回路９は、リークカット信号ＣＳを入力し、リークカット信号ＣＳが“Ｈ”の状態であればプルダウントランジスタＭＮ２のバックゲート（基板）を接地電圧ＶＳＳに設定し、リークカット信号ＣＳが“Ｌ”の状態であればプルダウントランジスタＭＮ２のバックゲート（基板）を接地電圧ＶＳＳより０．５Ｖだけ低い電圧に設定するよう構成されている。
【００２７】
このように構成されたデータ処理回路２ｂでは、データ処理回路２ａと同様に、リークカット信号ＣＳが“Ｌ”のときは、プルダウントランジスタＭＮ２のバックゲートを低くし、バックゲートバイアス効果によってプルダウントランジスタＭＮ２のしきい値を低下させることによりプルダウントランジスタＭＮ２をＯＮとする。すなわち、プルダウントランジスタＭＮ２とバックゲート電圧制御回路９は、リークカット回路７Ｂとして機能するよう構成されている。
【００２８】
図４は、データ確定判定回路３の構成例を示す回路図である。
【００２９】
このデータ確定判定回路３は、機能回路２からデータ線ＤＬに出力された演算結果であるｍビットのデュアルレイルデータで（ｂｉｔ０〜ｂｉｔｍ）がそれぞれ入力されるＯＲ回路１０と、このＯＲ回路１０の出力信号Ａ〜Ｃが入力され、この出力信号Ａ〜Ｃの論理積をとってデータ確定判定信号ＤＴｎとして出力するＭＵＬＬＥＲ−Ｃ素子１１とを備えて構成されている。なお、プリチャージ状態（ＰＣ）では、すべてのｍビットのデータ（ｂｉｔ０〜ｂｉｔｍ）のデュアルレイルデータ（Ｄ１、Ｄ２）は、（“Ｌ”、“Ｌ”）となり初期状態に設定されている。また、演算回路６によって演算処理が終了し、出力データが確定すると、このデュアルレイルデータ（Ｄ１、Ｄ２）は、（“Ｌ”、“Ｈ”）又は（“Ｈ”、“Ｌ”）と状態が遷移する。これにより、データ確定判定回路３は、各ビットデータ（ｂｉｔ０〜ｂｉｔｍ）のデュアルレイルデータ（Ｄ１、Ｄ２）が（“Ｌ”、“Ｈ”）又は（“Ｈ”、“Ｌ”）となって、出力信号Ａ〜Ｃがすべて“Ｈ”となったときのみデータ確定判定信号ＤＴｎを“Ｈ”の状態として出力する。これにより、データ確定判定回路３は、すべての出力ビットデータ（ｂｉｔ０〜ｂｉｔｍ）が確定したことを判定することができる。
【００３０】
図５は、データ確定判定回路３の有するＭＵＬＬＥＲ−Ｃ素子１１の具体的な構成例（１１Ａ）を示す回路図である。
【００３１】
このＭＵＬＬＥＲ−Ｃ素子１１Ａは、ドレイン側にノードｎ３が接続され、ソース側に電源電圧ＶＣＣが供給され、直列接続された３つのｐ型ＭＯＳトランジスタＭＰ４〜６と、ソース側に接地電圧ＶＳＳが供給され、ドレイン側にノードｎ３が接続され、直列接続された３つのｎ型ＭＯＳトランジスタＭＮ７〜９とを備えて構成されている。図４に示される各ＯＲ回路６の出力信号を出力信号Ａ〜Ｃとすると、ｐ型ＭＯＳトランジスタＭＰ４〜６のゲートには、出力信号Ａ〜Ｃがそれぞれ入力され、ｎ型ＭＯＳトランジスタＭＮ７〜９のゲートには、出力信号Ａ〜Ｃがそれぞれ入力される。更に、このＭＵＬＬＥＲ−Ｃ素子１１Ａは、入力端子がノードｎ３に接続され、出力端子がノードｎ４に接続されたインバータＩＮＶ３と、入力端子がノードｎ４に接続され、出力端子がノードｎ３に接続されたインバータＩＮＶ４とを備えて構成されている。
【００３２】
このように構成されたＭＵＬＬＥＲ−Ｃ素子１１Ａは、出力信号Ａ〜Ｃがすべて“Ｈ”の状態であるときにデータ確定判定信号ＤＴｎを“Ｈ”とする。また、すべての出力信号Ａ〜Ｃが“Ｌ”の状態であるときにデータ確定判定信号ＤＴｎを“Ｌ”とする。また、インバータＩＮＶ３及びインバータＩＮＶ４はラッチ回路を構成しており、前のデータ確定判定信号ＤＴｎの状態を保持することができる。
【００３３】
なお、図５には、３つの出力信号Ａ〜Ｃが入力されるＭＵＬＬＥＲ−Ｃ素子１１Ａが示されているが、ノードｎ３に対して上下対称に同数ずつ設けられたｎ型ＭＯＳトランジスタの数をデータの出力信号の数（ビット数）に同数に設計変更することで、任意のビット数の論理積を出力するＭＵＬＬＥＲ−Ｃ素子１１Ａを構成することができる。
【００３４】
図６は、データ確定判定回路３の有するＭＵＬＬＥＲ−Ｃ素子１１の他の具体的な構成例（１１Ｂ）を示す回路図である。
【００３５】
このＭＵＬＬＥＲ−Ｃ素子１１Ｂの特徴は、ＭＵＬＬＥＲ−Ｃ素子１１Ａが有するインバータＩＮＶ３、ＩＮＶ４によって構成されたラッチ回路の代わりに、ｐ型ＭＯＳトランジスタＭＰ１６とｎ型ＭＯＳトランジスタＭＮ１からなるＣＭＯＳインバータを備えた点にある。なお、ｎ型ＭＯＳトランジスタＭＮ７〜９及びｐ型ＭＯＳトランジスタＭＰ４〜６の構成は、図５に示すＭＵＬＬＥＲ−Ｃ素子１１Ａと略同一であるため、同一符号を付すことによりその説明を省略する。
【００３６】
このＭＵＬＬＥＲ−Ｃ素子１１Ｂは、更に、ドレインがノードｎ６に接続され、ソースに電源電圧ＶＣＣが供給され、ゲートに出力信号Ａ、Ｂ、Ｃがそれぞれ入力されるｐ型ＭＯＳトランジスタＭＰ１０、ＭＰ１１、ＭＰ１２を備えている。また、ＭＵＬＬＥＲ−Ｃ素子１１Ｂは、ソースに接地電圧ＶＳＳが供給され、ドレインにノードｎ７が接続され、ゲートに信号Ａ、Ｂ、Ｃがそれぞれ入力されるｎ型ＭＯＳトランジスタＭＮ１３、ＭＮ１４、ＭＮ１５を備えている。また、ＭＵＬＬＥＲ−Ｃ素子１１Ｂは、ドレインにノードｎ３が接続され、ソースにノードｎ６が接続され、ゲートにノードｎ５が接続されたｐ型ＭＯＳトランジスタＭＰ１６を備えている。また、ＭＵＬＬＥＲ−Ｃ素子１１Ｂは、ソースにノードｎ７が接続され、ドレインにノードｎ３が接続され、ゲートにノードｎ５が接続されたｎ型ＭＯＳトランジスタＭＮ１７と、入力端子にノードｎ３が接続され、出力端子にノードｎ５が接続されたインバータＩＮＶ５とを備えて構成されている。このような構成により、信号Ａ、Ｂ、Ｃがすべて“Ｈ”の場合は、ｐ型ＭＯＳトランジスタ１０〜１２、及びｎ型ＭＯＳトランジスタ１３〜１５が導通することによりラッチ動作が可能となる。
【００３７】
図７は、本発明に係る半導体集積回路の動作を示すタイミング図である。
【００３８】
横方向には、（ｎ−３）〜（ｎ＋３）番目の回路ブロック１の動作状態が示されており、縦方向は、その時間経過を示している。
【００３９】
また、図中に示す、「ＣＵＴ」はリークカット回路７が動作してリーク電流がカットされるリークカット状態、「ＯＮ」はリークカット回路７の動作が停止する起動状態を示している。更に、起動状態（ＯＮ）においては、「ＰＣ」と「ＥＮＢ」の状態があり、「ＰＣ」はプリチャージ回路８が動作して初期設定が行われるプリチャージ状態、「ＥＮＢ」は演算処理が行われるイネーブル状態を示している。
【００４０】
はじめに、各回路ブロック１の動作の遷移について説明する。演算回路６によって演算処理を行う前の各回路ブロック１は、リークカット回路７Ａ（７Ｂ）によって演算回路６が電流経路から切り離され、リークカット状態（ＣＵＴ）に設定されている。次に、回路ブロック１が演算処理を行うために起動され、リークカット回路７Ａ（７Ｂ）が非活性化されて回路ブロック１が起動状態（ＯＮ）になる。次に、起動状態（ＯＮ）になると、プリチャージ回路９が活性化し、出力されるビットデータ（ｂｉｔ０〜ｂｉｔｍ）を初期状態にするプリチャージ状態（ＰＣ）となる。次に、起動状態（ＯＮ）において、演算処理が終了し、演算結果である出力データが確定すると、プリチャージ動作が停止して、演算処理されたｍビットのデータ（ｂｉｔ０~ｂｉｔｍ）が出力線ＯＵＴより出力されるイネーブル状態（ＥＮＢ）になる。次に、このデータ出力が終了すると、再びプリチャージ回路９によって出力線ＯＵＴが初期状態に設定されるプリチャージ状態（ＰＣ）となる。更に、このプリチャージ動作が完了すると、回路ブロック１は、リークカット回路７Ａ（７Ｂ）によって演算回路６を電流経路から切り離されることにより、回路ブロック１は起動状態（ＯＮ）からリークカット状態（ＣＵＴ）となる。
【００４１】
以上のような動作の遷移は、前に動作する回路ブロック１のデータの確定及び、後に動作する回路ブロック１のデータの確定によって起動される。ここでは、ｎ番目の回路ブロック１に着目し、その動作について説明する。
【００４２】
図７に示すように、時刻ｔ０において（ｎ−２）番目の回路ブロック１のデータが確定すると、時刻ｔ１においてｎ番目の回路ブロック１がリークカット状態（ＣＵＴ）から起動状態（ＯＮ）となって、プリチャージが開始され、ｎ番目の回路ブロック１はプリチャージ状態となる（ＰＣ）。次に、時刻ｔ２において（ｎ−１）番目の回路ブロック１の出力データが確定すると、時刻ｔ３においてｎ番目の回路ブロック１がプリチャージ状態（ＰＣ）からイネーブル状態（ＥＮＢ）となる。次に、時刻ｔ４において、ｎ番目の回路ブロック１自身のデータが確定すると、時刻ｔ５ではｎ番目の回路ブロック１の状態が保持（ＥＮＢ）される。そして、（ｎ−２）番目の回路ブロック１がプリチャージ状態（ＰＣ）からリークカット状態（ＣＵＴ）とされ、（ｎ−１）番目の回路ブロック１がイネーブル状態（ＥＮＢ）からプリチャージ状態（ＰＣ）とされ、（ｎ＋１）番目の回路ブロック１がプリチャージ状態（ＰＣ）からイネーブル状態（ＥＮＢ）とされ、（ｎ＋２）番目の回路ブロック１がリークカット状態（ＣＵＴ）から起動状態（ＯＮ）とされる。
【００４３】
次に、時刻ｔ６において、（ｎ＋１）番目の回路ブロック１のデータが確定されると、時刻ｔ７において、ｎ番目の回路ブロック１がイネーブル状態（ＥＮＢ）からプリチャージ状態（ＰＣ）に変化する。更に、時刻ｔ８において（ｎ＋２）番目の回路ブロック１のデータが確定すると、時刻ｔ９においてｎ番目の回路ブロック１がプリチャージ状態（ＰＣ）からリークカット状態（ＣＵＴ）に変化し、ｎ番目の回路ブロック１の動作が終了する。
【００４４】
以上のように、前に動作する（ｎ−２）番目、（ｎ−１）番目の回路ブロック１及び、後に動作する（ｎ＋１）番目、（ｎ＋２）番目の回路ブロック１の出力データの確定によって、ｎ番目の回路ブロック１の各動作が起動されるように構成することで、ｎ番目の回路ブロック１、及びその前後の回路ブロック１（（ｎ−２）、（ｎ−１）、（ｎ＋１））のみを動作状態（ＯＮ）とし、その他の回路ブロックの状態をリークカット状態（ＣＵＴ）に設定することができる。このように、最小限の動作領域のみを活性化させることによって、動作状態における半導体集積回路のリーク電流を大幅に削減することができ、半導体集積回路の消電力化を図ることができる。
【００４５】
なお、上記の実施形態では、（ｎ−２）番目の回路ブロック１のデータ確定によりｎ番目の回路ブロック１のリークカット状態が解除され、（ｎ−１）番目の回路ブロック１のデータ確定によりｎ番目のブロック１のプリチャージが開始され、（ｎ＋１）番目の回路ブロック１のデータ確定によりｎ番目の回路ブロック１のプリチャージが停止され、（ｎ＋２）番目の回路ブロック１のデータ確定によりｎ番目のブロック１がリークカット状態に設定されるが、ｎ番目の回路ブロック１のリークカット動作やプリチャージ動作は、前後の回路ブロック１のデータ確定によって起動されればよく、どの回路ブロック１によって動作が起動／停止されてもよい。
【図面の簡単な説明】
【００４６】
【図１】本願発明に係る半導体集積回路の構成を示すブロック図である。
【図２】機能回路２の具体的な構成例（２Ａ）を示す回路図である。
【図３】機能回路２の他の具体的な構成例（２Ｂ）を示す回路図である。
【図４】データ確定判定回路３の構成例を示す回路図である。
【図５】データ確定判定回路３の有するＭＵＬＬＥＲ−Ｃ素子１１の具体的な構成例（１１Ａ）を示す回路図である。
【図６】データ確定判定回路３の有するＭＵＬＬＥＲ−Ｃ素子１１の他の具体的な構成例（１１Ｂ）を示す回路図である。
【図７】本発明に係る半導体集積回路の動作を示すタイミング図である。
【符号の説明】
【００４７】
１…論理回路
２…機能回路
３…データ確定判定回路
４…ＯＲ回路
５…ＮＡＮＤ回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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