(57)【要約】【課題】表示装置において、従来よりもコストを低減する。【解決手段】ｎ（ｎ≧２）個の走査線駆動回路は、表示パネルを構成する基板の第１の辺の周辺部に実装されるとともに、表示パネルを構成する基板の第１の辺の周辺部に設けられる電源配線層から駆動電圧が印加され、各走査線駆動回路から前記電源配線層の一端までの距離が短い順に、１番目ないしｎ番目の走査線駆動回路とするとき、ｋ（２≦ｋ≦ｎ）番目の走査線駆動回路が走査線に対して順次選択走査電圧を印加する場合に、前記電源回路から前記ｋ番目の走査線駆動回路に出力する駆動電圧は、前記電源回路から前記（ｋ−１）番目の走査線駆動回路に出力する駆動電圧よりも、駆動電圧の絶対値が大きく、ｋ番目の走査線駆動回路は、前記（ｋ−１）番目の走査線駆動回路において最後の走査線に対する選択走査電圧の印加が終了した時点から所定の遅延時間をおいて、前記走査線に順次選択走査電圧を印加する。【選択図】図１
2008058634.tif 000002
【特許請求の範囲】
【請求項１】
複数の走査線と、前記複数の走査線に順次選択走査電圧を印加するｎ（ｎ≧２）個の走査線駆動回路とを有する表示パネルと、
前記各走査線駆動回路を制御駆動する表示制御回路と、
前記各走査線駆動回路に駆動電圧を出力する電源回路とを備える表示装置であって、
前記表示パネルを構成する基板の第１の辺の周辺部に設けられる電源配線層を有し、
前記電源回路は、前記電源配線層の一端に接続され、
前記各走査線駆動回路は、前記表示パネルを構成する基板の第１の辺の周辺部に実装されるとともに、前記電源配線層から駆動電圧が印加され、
前記ｎ個の走査線駆動回路を、前記各走査線駆動回路から前記電源配線層の一端までの距離が短い順に、１番目ないしｎ番目の走査線駆動回路とするとき、ｋ（２≦ｋ≦ｎ）番目の走査線駆動回路が前記走査線に対して順次選択走査電圧を印加する場合に、前記電源回路から前記ｋ番目の走査線駆動回路に出力する駆動電圧は、前記電源回路から前記（ｋ−１）番目の走査線駆動回路に出力する駆動電圧よりも、駆動電圧の絶対値が大きく、
ｋ番目の走査線駆動回路は、前記（ｋ−１）番目の走査線駆動回路において最後の走査線に対する選択走査電圧の印加が終了した時点から所定の遅延時間をおいて、前記走査線に順次選択走査電圧を印加することを特徴とする表示装置。
【請求項２】
前記表示制御回路は、前記各走査線駆動回路に対してシフトクロックを出力する信号生成回路と、
前記シフトクロック数をカウントし、前記走査線に順次選択走査電圧を印加している走査線駆動回路が、何番目の走査線駆動回路かを判別する判別回路とを有し、
前記表示制御回路は、前記判別回路での判別結果に基づき、前記走査線に順次選択走査電圧を印加する走査線駆動回路が、（ｋ−１）番目の走査線駆動回路からｋ番目の走査線駆動回路に移行する時点を検出し、前記電源回路から前記各走査線駆動回路に出力する駆動電圧の電圧値を変化させることを特徴とする請求項１に記載の表示装置。
【請求項３】
前記表示制御回路の前記信号生成回路は、前記各走査線駆動回路に対してフレーム開始信号を出力し、
前記表示制御回路から出力される前記シフトクロックと前記フレーム開始信号は、第１番目の走査駆動回路に入力され、
第ｊ（１≦ｊ≦ｎ−１）番目の走査駆動回路に入力される前記シフトクロックは、第ｊ番目の走査駆動回路内を伝搬して第ｊ番目の走査駆動回路から出力され、
第ｊ番目の走査駆動回路から出力される前記シフトクロックは、前記表示パネルを構成する基板の第１の辺の周辺部で第ｊ番目の走査駆動回路と第（ｊ＋１）番目の走査駆動回路との間に設けられる第１配線層を介して、第（ｊ＋１）番目の走査駆動回路に入力され、
前記各走査駆動回路は、フレーム開始信号により動作を開始し、前記シフトクロックによりシフト動作が制御されるシフトレジスタを有し、
前記ｊ番目の走査駆動回路の前記シフトレジスタの最終段のシフトパルスは、前記表示パネルを構成する基板の第１の辺の周辺部で第ｊ番目の走査駆動回路と第（ｊ＋１）番目の走査駆動回路との間に設けられる第２配線層を介して、第（ｊ＋１）番目の走査駆動回路にフレーム開始信号として入力され、
前記第１配線層は、前記所定の遅延時間以上、前記シフトクロックを遅延させる第１遅延線を有し、
前記第２配線層は、前記所定の遅延時間以上、前記シフトパルスを遅延させる第２遅延線を有することを特徴とする請求項２に記載の表示装置。
【請求項４】
前記表示制御回路は、前記各走査線駆動回路に対してフレーム開始信号を出力し、
前記表示制御回路から出力される前記シフトクロックと前記フレーム開始信号は、第１番目の走査駆動回路に入力され、
第ｊ（１≦ｊ≦ｎ−１）番目の走査駆動回路に入力される前記シフトクロックは、第ｊ番目の走査駆動回路内を伝搬して第ｊ番目の走査駆動回路から出力され、
第ｊ番目の走査駆動回路から出力される前記シフトクロックは、前記表示パネルを構成する基板の第１の辺の周辺部で第ｊ番目の走査駆動回路と第（ｊ＋１）番目の走査駆動回路との間に設けられる第１配線層を介して、第（ｊ＋１）番目の走査駆動回路に入力され、
前記各走査駆動回路は、フレーム開始信号により動作を開始し、走査前記シフトクロックによりシフト動作が制御されるシフトレジスタを有し、
前記ｊ番目の走査駆動回路の前記シフトレジスタの最終段のシフトパルスは、前記表示パネルを構成する基板の第１の辺の周辺部で第ｊ番目の走査駆動回路と第（ｊ＋１）番目の走査駆動回路との間に設けられる第２配線層を介して、第（ｊ＋１）番目の走査駆動回路にフレーム開始信号として入力され、
前記各走査駆動回路は、前記所定の遅延時間以上、前記第１配線層に出力するシフトクロックおよび前記第２配線層に出力するシフトパルスを遅延させる遅延回路を有することを特徴とする請求項２に記載の表示装置。
【請求項５】
前記表示制御回路は、前記各走査線駆動回路に対してフレーム開始信号を出力し、
前記表示制御回路から出力される前記フレーム開始信号は、第１番目の走査駆動回路に入力され、
前記各走査駆動回路は、フレーム開始信号により動作を開始し、前記シフトクロックによりシフト動作が制御されるシフトレジスタを有し、
第ｊ（１≦ｊ≦ｎ−１）番目の走査駆動回路の前記シフトレジスタの最終段のシフトパルスは、前記表示パネルを構成する基板の第１の辺の周辺部で第ｊ番目の走査駆動回路と第（ｊ＋１）番目の走査駆動回路との間に設けられる第２配線層を介して、第（ｊ＋１）番目の走査駆動回路にフレーム開始信号として入力され、
前記表示制御回路から出力される前記シフトクロックは、信号配線を介して前記各走査駆動回路に入力され、
前記表示制御回路は、前記走査線に順次選択走査電圧を印加する走査線駆動回路が、（ｋ−１）番目の走査線駆動回路からｋ番目の走査線駆動回路に移行する時点を検出したときに、前記所定の遅延時間以上、前記シフトクロックを遅延させることを特徴とする請求項２に記載の表示装置。
【請求項６】
前記表示パネルは、液晶表示パネルであることを特徴とする請求項１ないし請求項５のいずれか１項に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置に係り、特に、駆動回路間でデジタル信号を転送する方式の表示装置に適用して有効な技術に関する。
【背景技術】
【０００２】
アクティブ素子として薄膜トランジスタを使用するＴＦＴ（Thin Film Transistor）方式の液晶表示モジュールは、ノート型パーソナルコンピュータ等の表示装置として広く使用されている。これらの液晶表示装置は、液晶表示パネルと、液晶表示パネルを駆動する駆動回路を備えている。
そして、このような液晶表示モジュールにおいて、例えば、下記特許文献１に記載されているように、カスケード接続された駆動回路の先頭の駆動回路にのみ、デジタル信号（例えば、表示データ、あるいはクロック）を入力し、他の駆動回路には、駆動回路内を通して、デジタル信号を順次転送する方式（以下、デジタル信号順次転送方式と称する。）のものが知られている。
下記特許文献１に記載されている液晶表示装置では、駆動回路を構成する半導体集積回路装置（ＩＣ）は、液晶表示パネルを構成する基板（例えば、ガラス基板）に直接実装されている。また、各ゲートドライバの電源電圧は、液晶表示パネルの基板上の電源配線を介して電源回路から供給される。
【０００３】
なお、本願発明に関連する先行技術文献としては以下のものがある。
【特許文献１】特開平６−１３７２４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
前述の特許文献１に記載されている液晶表示装置において、液晶表示パネルの基板上の電源配線に片側からのみ給電する場合には、液晶表示パネルのサイズが大きくなればなる程、液晶表示パネルの基板上の電源配線の抵抗が増加し、例えば、各ゲートドライバに供給されるゲートオン電圧（Ｖｇｈ）などの電源電圧は、電源配線の配線抵抗による電圧降下によって不揃いになる。
そして、供給される電源電圧が、各ゲートドライバで不揃いになると、薄膜トランジスタ（ＴＦＴ）のオン抵抗が変化し、各画素電極（ＩＴＯ１）に書き込まれる映像電圧が不揃いとなり、表示ムラが発生する。
このため、パネルサイズが、１２．１インチ以上の液晶表示パネルでは、回路基板を使用して、液晶表示パネルの基板上の電源配線に両側から給電し、各ゲートドライバに供給される電源電圧を安定させるようにしている。
一方、液晶表示モジュールにおいては、低コスト化の要求は大きいものがあるが、回路基板は高価であるため、前述したようなデジタル信号順次転送方式を採用する液晶表示モジュールでは、より一層の低コスト化を図ることが困難であるという問題点があった。
本発明は、前記従来技術の問題点を解決するためになされたものであり、本発明の目的は、表示装置において、従来よりもコストを低減することが可能となる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかにする。
【課題を解決するための手段】
【０００５】
本願において開示される発明のうち、代表的なもの概要を簡単に説明すれば、下記の通りである。
（１）複数の走査線と、前記複数の走査線に順次選択走査電圧を印加するｎ（ｎ≧２）個の走査線駆動回路とを有する表示パネル（例えば、液晶表示パネル）と、前記各走査線駆動回路を制御駆動する表示制御回路と、前記各走査線駆動回路に駆動電圧を出力する電源回路とを備える表示装置であって、前記表示パネルを構成する基板の第１の辺の周辺部に設けられる電源配線層を有し、前記電源回路は、前記電源配線層の一端に接続され、前記各走査線駆動回路は、前記表示パネルを構成する基板の第１の辺の周辺部に実装されるとともに、前記電源配線層から駆動電圧が印加され、前記ｎ個の走査線駆動回路を、前記各走査線駆動回路から前記電源配線層の一端までの距離が短い順に、１番目ないしｎ番目の走査線駆動回路とするとき、ｋ（２≦ｋ≦ｎ）番目の走査線駆動回路が前記走査線に対して順次選択走査電圧を印加する場合に、前記電源回路から前記ｋ番目の走査線駆動回路に出力する駆動電圧は、前記電源回路から前記（ｋ−１）番目の走査線駆動回路に出力する駆動電圧よりも、駆動電圧の絶対値が大きく、ｋ番目の走査線駆動回路は、前記（ｋ−１）番目の走査線駆動回路において最後の走査線に対する選択走査電圧の印加が終了した時点から所定の遅延時間をおいて、前記走査線に順次選択走査電圧を印加する。
【０００６】
（２）（１）において、前記表示制御回路は、前記各走査線駆動回路に対してシフトクロックを出力する信号生成回路と、前記シフトクロック数をカウントし、前記走査線に順次選択走査電圧を印加している走査線駆動回路が、何番目の走査線駆動回路かを判別する判別回路とを有し、前記表示制御回路は、前記判別回路での判別結果に基づき、前記走査線に順次選択走査電圧を印加する走査線駆動回路が、（ｋ−１）番目の走査線駆動回路からｋ番目の走査線駆動回路に移行する時点を検出し、前記電源回路から前記各走査線駆動回路に出力する駆動電圧の電圧値を変化させる。
（３）（２）において、前記表示制御回路の前記信号生成回路は、前記各走査線駆動回路に対してフレーム開始信号を出力し、前記表示制御回路から出力される前記シフトクロックと前記フレーム開始信号は、第１番目の走査駆動回路に入力され、第ｊ（１≦ｊ≦ｎ−１）番目の走査駆動回路に入力される前記シフトクロックは、第ｊ番目の走査駆動回路内を伝搬して第ｊ番目の走査駆動回路から出力され、第ｊ番目の走査駆動回路から出力される前記シフトクロックは、前記表示パネルを構成する基板の第１の辺の周辺部で第ｊ番目の走査駆動回路と第（ｊ＋１）番目の走査駆動回路との間に設けられる第１配線層を介して、第（ｊ＋１）番目の走査駆動回路に入力され、前記各走査駆動回路は、フレーム開始信号により動作を開始し、前記シフトクロックによりシフト動作が制御されるシフトレジスタを有し、前記ｊ番目の走査駆動回路の前記シフトレジスタの最終段のシフトパルスは、前記表示パネルを構成する基板の第１の辺の周辺部で第ｊ番目の走査駆動回路と第（ｊ＋１）番目の走査駆動回路との間に設けられる第２配線層を介して、第（ｊ＋１）番目の走査駆動回路にフレーム開始信号として入力され、前記第１配線層は、前記所定の遅延時間以上、前記シフトクロックを遅延させる第１遅延線を有し、前記第２配線層は、前記所定の遅延時間以上、前記シフトパルスを遅延させる第２遅延線を有する。
あるいは、前記各走査駆動回路は、前記所定の遅延時間以上、前記第１配線層に出力するシフトクロックおよび前記第２配線層に出力するシフトパルスを遅延させる遅延回路を有する。
【０００７】
（４）（２）において、前記表示制御回路は、前記各走査線駆動回路に対してフレーム開始信号を出力し、前記表示制御回路から出力される前記フレーム開始信号は、第１番目の走査駆動回路に入力され、前記各走査駆動回路は、フレーム開始信号により動作を開始し、前記シフトクロックによりシフト動作が制御されるシフトレジスタを有し、第ｊ（１≦ｊ≦ｎ−１）番目の走査駆動回路の前記シフトレジスタの最終段のシフトパルスは、前記表示パネルを構成する基板の第１の辺の周辺部で第ｊ番目の走査駆動回路と第（ｊ＋１）番目の走査駆動回路との間に設けられる第２配線層を介して、第（ｊ＋１）番目の走査駆動回路にフレーム開始信号として入力され、前記表示制御回路から出力される前記シフトクロックは、信号配線を介して前記各走査駆動回路に入力され、前記表示制御回路は、前記走査線に順次選択走査電圧を印加する走査線駆動回路が、（ｋ−１）番目の走査線駆動回路からｋ番目の走査線駆動回路に移行する時点を検出したときに、前記所定の遅延時間以上、前記シフトクロックを遅延させる。
【発明の効果】
【０００８】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。
本発明の表示装置によれば、従来よりもコストを低減することが可能となる。
【発明を実施するための最良の形態】
【０００９】
以下、図面を参照して本発明の実施例を詳細に説明する。
なお、実施例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
[本発明の前提となるデジタル信号順次転送方式の液晶表示モジュール]
始めに、本発明の前提となるデジタル信号順次転送方式の液晶表示モジュールについて説明する。
図７は、デジタル信号順次転送方式を採用する従来の液晶表示モジュールの基本構成を示すブロック図である。
液晶表示パネル１００は、画素電極（ＰＩＸ）、薄膜トランジスタ（ＴＦＴ）等が形成されるＴＦＴ基板と、対向電極、カラーフィルタ等が形成されるフィルタ基板とを、所定の間隙を隔てて重ね合わせ、該両基板間の周縁部近傍に枠状に設けたシール材により、両基板を貼り合わせると共に、シール材の一部に設けた液晶封入口から両基板間のシール材の内側に液晶を封入、封止し、さらに、両基板の外側に偏光板を貼り付けて構成される。
【００１０】
各サブピクセルは、画素電極（ＰＩＸ）と薄膜トランジスタ（ＴＦＴ）を有し、複数の走査線（または、ゲート線）（Ｇ）と映像線（または、ドレイン線、ソース線）（Ｄ）との交差する部分に対応して設けられる。
また、画素電極（ＰＩＸ）と対向電極（ＣＴ）との間には、液晶層が挟持されるので、画素電極（ＰＩＸ）と対向電極（ＣＴ）との間には、液晶容量（ＣＬＣ）が形成される。なお、図７に示す例では、画素電極（ＰＩＸ）の電位を保持するために、画素電極（ＰＩＸ）と対向電極（ＣＴ）との間に、各サブピクセル毎に保持容量（ＣＳＴ）を形成している。
さらに、図７では、画素電極（ＰＩＸ）は、一個のみを図示しているが、この画素電極（ＰＩＸ）、薄膜トランジスタ（ＴＦＴ）および保持容量（ＣＳＴ）は、マトリクス状に複数設けられる。
各サブピクセルの薄膜トランジスタ（ＴＦＴ）は、ソースが画素電極（ＰＩＸ）に、ドレインが映像線（Ｄ）に、ゲートが走査線（Ｇ）に接続され、画素電極（ＰＩＸ）に表示電圧（階調電圧）を供給するためのスイッチとして機能する。
図７に示す従来の液晶表示モジュールでは、ドレインドライバ１３０と、ゲートドライバ１４０とは、液晶表示パネル１００のＴＦＴ基板を構成する基板（例えば、ガラス基板）（ＳＵＢ１）の２辺の周辺部に、それぞれ実装される。
また、電源回路１２０と、表示制御回路（または、タイミングコントローラ）１１０とは、液晶表示パネル１００の周辺部に配置される回路基板１５０に、それぞれ実装される。
【００１１】
表示制御回路１１０は、１個の半導体集積回路（ＬＳＩ）から構成され、コンピュータ本体側から送信されてくるクロック信号、ディスプレイタイミング信号、水平同期信号、垂直同期信号の各表示制御信号および表示用デ−タ（Ｒ・Ｇ・Ｂ）を基に、ドレインドライバ１３０、およびゲートドライバ１４０を制御・駆動する。
表示制御回路１１０から送出されたデジタル信号（表示データ、クロック号等）１３２と、電源回路１２０から供給される階調基準電圧１３３は、フレキシブルプリント配線基板（以下、単に、ＦＰＣ基板という）（ＦＰＣＤ）を介して、先頭のドレインドライバ１３０に入力され、各ドレインドライバ１３０内の内部信号線、および各ドレインドライバ１３０間の伝送線路（ガラス基板上の配線層）を伝搬して、各ドレインドライバ１３０に入力される。また、各ドレインドライバ１３０の電源電圧は、ＦＰＣ基板（ＦＰＣＳ）上の電源ライン１３１を介して、電源回路１２０からそれぞれ供給される。
同様に、表示制御回路１１０から送出されたデジタル信号（フレーム開始信号、シフトクロック等）１４１は、ＦＰＣ基板（ＦＰＣＤ）を介して、先頭のゲートドライバ１４０に入力され、各ゲートドライバ１４０内の内部信号線、および各ゲートドライバ１４０間の伝送線路（ガラス基板上の配線層）を伝搬して、各ゲートドライバ１４０に入力される。
また、各ゲートドライバ１４０の、ゲートオン電圧（Ｖｇｈ）などの電源電圧は、液晶表示パネル１００の基板上の電源配線１４２を介して、電源回路１２０からそれぞれ供給される。
【００１２】
[実施例]
本発明の実施例の液晶表示モジュールの基本構成は、図７に示す従来の液晶表示モジュールと同じである。
図１は、本実施例の液晶表示モジュールの基本構成を示す図である。
図１に示すように、本実施例では、表示制御回路１１０の内部に、信号生成回路１０と、カウンタ回路１１と、デコーダ回路１２とを有する。
信号生成回路１０は、フレーム開始信号（ＦＬＭ）とシフトクロック（ＣＬ３）を生成し、各ゲートドライバ１４０に出力する。
また、カウンタ回路１１は、シフトクロック数をカウントし、デコーダ回路１２は、カウンタ回路１１でのカウント数をデコードする。
図１に示す各ゲートドライバ（本発明の走査線駆動回路）１４０は、走査線（Ｇ）に対して、順次選択走査電圧（即ち、ゲートオン電圧（Ｖｇｈ））を印加し、１表示ライン毎に薄膜トランジスタ（ＴＦＴ）をオンとする、スキャン動作を行う。
このスキャン動作は、シフトクロック（ＣＬ３）に基づいて実行されるので、各ゲートドライバ１４０がスキャン動作を行う走査線（Ｇ）の本数、即ち、順次選択走査電圧を印加する走査線（Ｇ）の本数が同じであれば、シフトクロック（ＣＬ３）をカウントすることにより、図１のＧＤＶ１ないしＧＤＶ３の中のどのゲートドライバ１４０がスキャン動作を実行しているか判別することが可能である。
【００１３】
図７に示す例では、各ゲートドライバ１４０に供給される電源電圧を安定させるために、ＦＰＣ基板（ＦＰＣＧ）を設け、液晶表示パネル１００の基板上の電源配線１４２の両端を電源回路１２０に接続し、液晶表示パネル１００の基板上の電源配線１４２の両側から給電している。これに対して、本実施例では、液晶表示パネル１００の基板上の電源配線１４２に片側からのみ給電している。
しかしながら、液晶表示パネル１００の基板上の電源配線１４２に片側からのみ給電する場合には、電源配線１４２の配線抵抗による電圧降下によって、各ゲートドライバ１４０に供給されるゲートオン電圧（Ｖｇｈ）などの電源電圧が不揃いになる。
そこで、本実施例では、デコーダ回路１２において、カウンタ回路１１でのカウント数をデコードすることにより、スキャン動作を実行するゲートドライバ１４０が、図１のＧＤＶ１のゲートドライバ１４０から図１のＧＤＶ２のゲートドライバ１４０に、あるいは、図１のＧＤＶ２のゲートドライバ１４０から図１のＧＤＶ３のゲートドライバ１４０に移行する時点を検出し、それに合わせて、電源回路１２０から、図１のＧＤＶ１ないしＧＤＶ３のゲートドライバ１４０に出力する駆動電圧（ゲートオン電圧、電源電圧など）の電圧値を変化させる。
【００１４】
例えば、図２に示すように、図１のＧＤＶ１のゲートドライバ１４０がスキャン動作を実行している場合、電源回路１２０から、Ｖｇｈ１のゲートオン電圧をＧＤＶ１のゲートドライバ１４０に出力し、次に、図１のＧＤＶ２のゲートドライバ１４０がスキャン動作を実行する場合、電源回路１２０から、Ｖｇｈ２（｜Ｖｇｈ２｜＞｜Ｖｇｈ１｜）のゲートオン電圧をＧＤＶ２のゲートドライバ１４０に出力し、さらに、図１のＧＤＶ３のゲートドライバ１４０がスキャン動作を実行する場合、電源回路１２０から、Ｖｇｈ３（｜Ｖｇｈ３｜＞｜Ｖｇｈ２｜＞｜Ｖｇｈ１｜）のゲートオン電圧をＧＤＶ３のゲートドライバ１４０に出力する。
即ち、本実施例では、液晶表示パネル１００の基板上の電源配線１４２に片側からのみ給電した場合に、電源配線１４２の配線抵抗による電圧降下したゲートオン電圧（Ｖｇｈ）が、各ゲートドライバ１４０でほぼ同じ電圧値になるように、各ゲートドライバ１４０に出力する駆動電圧の電圧値を選択する。
これにより、本実施例では、各ゲートドライバ１４０に供給される駆動電圧が不揃いになることにより発生する表示ムラを防止することが可能となる。
そのため、本実施例では、両側からの給電が不要となり、図７に示すように、ＦＰＣ基板（ＦＰＣＧ）が不要となり、しかも、図７に示す場合よりも、回路基板１５０の大きさを小さくできるので、コストを低減することが可能となる。
【００１５】
しかしながら、例えば、図３に示すように、電源回路１２０からゲートドライバ１４０に出力するゲートオン電圧を、Ｖｇｈ１からＶｂｈ２に変化させた場合、電源配線１４２の分布インピーダンスにより、Ｖｂｈ１からＶｂｈ２のゲートオン電圧に変化させた時点（Ｔ１）から、Ｔｃの遅延時間の後に、Ｖｂｈ２のゲートオン電圧に到達する。
そのため、スキャン動作を実行しているゲートドライバ１４０が、例えば、図１のＧＤＶ１のゲートドライバ１４０から、図１のＧＤＶ２のゲートドライバ１４０に移行した場合、スキャン動作が、図１のＧＤＶ１のゲートドライバ１４０から図２のＧＤＶ２のゲートドライバ１４０に連続して行われる場合には、図２のＧＤＶ２のゲートドライバ１４０の１番目のスキャン動作時のゲートオン電圧は、Ｖｇｈ２のゲートオン電圧への移行途中の電圧となる。
これにより、図２のＧＤＶ２のゲートドライバ１４０の１番目のスキャン動作により書き込まれた映像電圧が、図２のＧＤＶ２のゲートドライバ１４０の２番目移行のスキャン動作により書き込まれた映像電圧とは異なる電圧となるので、図２のＧＤＶ２のゲートドライバ１４０の１番目のスキャン動作により映像電圧が書き込まれた１表示ラインに表示ムラが生じることになる。
【００１６】
そこで、本実施例では、例えば、図４に示すように、スキャン動作を実行しているゲートドライバ１４０が、図１のＧＤＶ１のゲートドライバ１４０から、図１のＧＤＶ２のゲートドライバ１４０に移行する場合、ＧＤＶ２のゲートドライバ１４０は、ＧＤＶ１のゲートドライバ１４０の最後のスキャン動作から、所定の遅延時間（Ｔｂ）経過後、スキャン動作を実行する。ここで、Ｔｂの遅延時間は、Ｔｃの遅延時間よりも長い時間（Ｔｃ＜Ｔｂ）とされる。
なお、図４において、Ｔａは、１表示ライン毎の薄膜トランジスタ（ＴＦＴ）がオンされる時間であり、ＧＤＲ１−２５５は、ＧＤＶ１のゲートドライバ１４０における、最後から１つ前のスキャン動作を、ＧＤＲ１−２５６は、ＧＤＶ１のゲートドライバ１４０における、最後のスキャン動作を、ＧＤＲ２−１は、ＧＤＶ２のゲートドライバ１４０における、１番目のスキャン動作を、ＧＤＲ２−２は、ＧＤＶ２のゲートドライバ１４０における、２番目のスキャン動作を表す。
これにより、スキャン動作を実行しているゲートドライバ１４０が、例えば、図１のＧＤＶ１のゲートドライバ１４０から、図１のＧＤＶ２のゲートドライバ１４０に移行した場合、図２のＧＤＶ２のゲートドライバ１４０の１番目のスキャン動作は、ゲートオン電圧が、Ｖｇｈ２のゲートオン電圧への移行した後に実行されることになるので、前述した１表示ラインの表示ムラを防止することが可能となる。
【００１７】
前述した所定の遅延時間（Ｔｂ）経過後、スキャン動作を実行させるためには、例えば、図５−１，図５−２に示す方法により実行される。
図５−１は、本実施例のゲートドライバ１４０の概略構成を示すブロック図である。
一般に、ゲートドライバ１４０は、図５−１に示すように、内部にシフトレジスタ４０を有する。このシフトレジスタ４０は、フレーム開始信号（ＦＬＭ）が入力されるとイネーブルとなり、シフトクロック（ＣＬ３）に基づき、順次シフトパルスを転送して、シフト動作を実行する。また、最終段のシフトパルスを、フレーム開始信号（ＦＬＭ）として、次段のゲートドライバ１４０に入力する。
１番目のゲートドライバ１４０（図１では、ＧＤＶ１のゲートドライバ）には、シフトクロック（ＣＬ３）と、フレーム開始信号（ＦＬＭ）が入力されるが、シフトクロック（ＣＬ３）と、前述したフレーム開始信号（ＦＬＭ）（即ち、１番目のゲートドライバ１４０のシフトレジスタ４０の最終段のシフトパルス）は、２番目のゲートドライバ１４０（図１では、ＧＤＶ２のゲートドライバ）に入力される。
【００１８】
この場合、シフトクロック（ＣＬ３）は、１番目のゲートドライバ１４０の内部配線と、１番目のゲートドライバ１４０と２番目のゲートドライバ１４０との間の液晶表示パネル１００を構成するガラス基板（ＳＵＢ１）上の第１配線層を介して、２番目のゲートドライバ１４０に入力される。
また、１番目のゲートドライバ１４０のシフトレジスタ４０の最終段のシフトパルスは、１番目のゲートドライバ１４０と２番目のゲートドライバ１４０との間の液晶表示パネル１００を構成するガラス基板（ＳＵＢ１）上の第２配線層を介して、２番目のゲートドライバ１４０に入力される。
本実施例では、ゲートドライバ１４０が遅延回路４１を有し、遅延回路４１により、入力されたシフトクロック（ＣＬ３−ｉｎ）を、例えば、所定の遅延時間（Ｔｂ）遅延して、次段のシフトクロック（ＣＬ３−ｉｎ）として出力する。
同様に、遅延回路４１により、シフトレジスタ４０の最終段のシフトパルスを、例えば、所定の遅延時間（Ｔｂ）遅延して、次段のフレーム開始信号（ＦＬＭ−ｉｎ）として出力する。これにより、前述した１表示ラインの表示ムラを防止することが可能となる。
【００１９】
なお、図５−１に示す方法では、シフトパルス（ＣＬ３）とフレーム開始信号（ＦＬＭ）を共通の遅延回路４１で遅延しているが、例えば、シフトクロックの遅延処理は、表示制御回路１１０で行ってもよい。
図５−２に示す方法は、１番目のゲートドライバ１４０と２番目のゲートドライバ１４０との間で、シフトクロック（ＣＬ３）、および、１番目のゲートドライバ１４０のシフトレジスタ４０の最終段のシフトパルスを、例えば、所定の遅延時間（Ｔｂ）遅延する遅延線４３を介して伝送するようにしたものである。
この遅延線４３は、例えば、１番目のゲートドライバ１４０と２番目のゲートドライバ１４０との間の、ガラス基板（ＳＵＢ１）上の第１および第２配線層の長さを適宜調整することで構成することが可能である。
図５−２に示す方法でも、前述した１表示ラインの表示ムラを防止することが可能となる。
【００２０】
前述した所定の遅延時間（Ｔｂ）経過後、スキャン動作を実行させるためには、例えば、下記の方法により実行してもよい。
図６−１は、本実施例の変形例の基本構成を示す図である。
図６−１に示すように、本実施例の変形例では、表示制御回路１１０の信号生成回路１０は、フレーム開始信号（ＦＬＭ）と、シフトクロック（ＣＬ３）の他に、出力制御信号（バーＯＥ）も生成し、各ゲートドライバ１４０に出力する。ここで、フレーム開始信号（ＦＬＭ）は、１番目のゲートドライバ１４０（図６−１では、ＧＤＶ１のゲートドライバ）に入力されるが、シフトクロック（ＣＬ３）は信号配線１４３を介して、出力制御信号（バーＯＥ）は信号配線１４４を介して、それぞれのゲートドライバ１４０に入力される。
図６−２は、図６−１に示す基本回路のタイミングチャートである。図６−２において、ＦＬＭ２は、２番目のゲートドライバ１４０（図６−１では、ＧＤＶ２のゲートドライバ）に入力されるフレーム開始信号を示しており、このＦＬＭ２は、１番目のゲートドライバ１４０から出力される。
また、ＧＤＲ１−２５５は、ＧＤＶ１のゲートドライバ１４０における、最後から１つ前のスキャン動作を、ＧＤＲ１−２５６は、ＧＤＶ１のゲートドライバ１４０における、最後のスキャン動作を、ＧＤＲ２−１は、ＧＤＶ２のゲートドライバ１４０における、１番目のスキャン動作を、ＧＤＲ２−２は、ＧＤＶ２のゲートドライバ１４０における、２番目のスキャン動作を表す。
【００２１】
図６−２に示すように、スキャン動作を実行しているゲートドライバ１４０が、例えば、図１のＧＤＶ１のゲートドライバ１４０から、図１のＧＤＶ２のゲートドライバ１４０に移行する場合、表示制御回路１１０は、ＧＤＶ１のゲートドライバ１４０の最後のスキャン動作用のシフトクロック（ＣＬ３）を出力した後、Ｔｂの遅延時間よりも大きいＴｄ（Ｔｄ＞Ｔｃ）の遅延時間遅延した後、ＧＤＶ２のゲートドライバ１４０の１番目のスキャン動作用のシフトクロック（ＣＬ３）を出力する。
また、ＧＤＶ１のゲートドライバ１４０の最後のスキャン動作が終了した時点から、ＧＤＶ２のゲートドライバ１４０の１番目のスキャン動作用のシフトクロック（ＣＬ３）を出力する時点まで、出力制御信号（バーＯＥ）が有効となり、各ゲートドライバ１４０の動作を一時的に停止させる。
これにより、図６−１のＧＤＶ２のゲートドライバ１４０の１番目のスキャン動作は、ゲートオン電圧が、Ｖｇｈ２のゲートオン電圧への移行した後に実行されることになるので、前述した１表示ラインの表示ムラを防止することが可能となる。
なお、前述の説明では、本発明を液晶表示装置に適用した実施例について説明したが、本発明はこれに限定されるものではなく、本発明は、有機ＥＬ表示装置などにも適用可能である。
以上、本発明者によってなされた発明を、前記実施の形態に基づき具体的に説明したが、本発明は、前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【図面の簡単な説明】
【００２２】
【図１】本発明の実施例の、デジタル信号順次転送方式を採用する液晶表示モジュールの基本構成を示す図である。
【図２】本発明の実施例の液晶表示モジュールにおいて、電源回路から各ゲートドライバに出力される駆動電圧を説明するための概念図である。
【図３】本発明の実施例の液晶表示モジュールにおいて、電源回路から各ゲートドライバに出力される駆動電圧が変化したときに、各ゲートドライバに出力される駆動電圧の移行状態を説明するための概念図である。
【図４】本発明の実施例の液晶表示モジュールにおいて、隣接するゲートドライバ間のスキャン動作を説明するための概念図である。
【図５−１】図４に示すスキャン動作を実現するための一手法を説明するための概念図である。
【図５−２】図４に示すスキャン動作を実現するための他の手法を説明するための概念図である。
【図６−１】本発明の実施例の、デジタル信号順次転送方式を採用する液晶表示モジュールの変形例の基本構成を示す図である。
【図６−２】図６−１に示す手法における、タイミングチャートを示す図である。
【図７】デジタル信号順次転送方式を採用する従来の液晶表示モジュールの基本構成を示すブロック図である。
【符号の説明】
【００２３】
４０  シフトレジスタ
４１  遅延回路
４３  遅延線
１００  液晶表示パネル
１１０  表示制御回路（タイミングコントローラ）
１２０  電源回路
１３０  ドレインドライバ
１３１  電源ライン
１３２  デジタル信号（表示データ、クロック号等）
１３３  階調基準電圧
１４０  ゲートドライバ
１４１  デジタル信号（フレーム開始信号（ＦＬＭ）、シフトクロック（ＣＬ３）等）
１４２  電源配線
１４３，１４４  信号配線
１５０  回路基板
ＦＰＣＤ，ＦＰＣＳ，ＦＰＣＤ  フレキシブルプリント配線基板
ＳＵＢ１  基板
ＰＩＸ  画素電極
ＴＦＴ  薄膜トランジスタ
Ｇ  走査線（またはゲート線）
Ｄ  映像線（またはドレイン線、ソース線）
ＣＬＣ  液晶容量
ＣＳＴ  保持容量
ＣＴ  対向電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５−１】
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【図５−２】
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【図６−１】
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【図６−２】
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【図７】
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