(57)【要約】【課題】ＭＩＭ型容量素子の容量値を改善する。【解決手段】半導体装置１００は、半導体基板１０２上に、シリサイドを形成する金属および窒素を含む導電性の下部電極１０６を形成する工程と、下部電極１０６表面に還元ガスを照射する工程と、還元ガスを照射した後に、下部電極１０６表面にシリコンを含むガスを照射して、下部電極１０６表面にシリサイドを含む合金突起物１１４を島状に形成する工程と、下部電極１０６および合金突起物１１４上に、容量膜１１８を形成する工程と、容量膜１１８上に、上部電極１２０を形成する工程と、により製造される。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板上に、シリサイドを形成する金属および窒素を含む導電性の下部電極を形成する工程と、
前記下部電極表面に還元ガスを照射する工程と、
前記還元ガスを照射した後に、前記下部電極表面にシリコンを含むガスを照射して、前記下部電極表面にシリサイドを含む突起物を島状に形成する工程と、
前記下部電極および前記突起物上に、容量膜を形成する工程と、
前記容量膜上に、上部電極を形成する工程と、
を含む半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、
前記突起物を島状に形成する工程において、前記突起物は、前記シリサイドを形成する金属が前記下部電極表面に露出した領域に形成される半導体装置の製造方法。
【請求項３】
請求項２に記載の半導体装置の製造方法において、
前記シリサイドを形成する金属が前記下部電極表面に露出した領域は、前記下部電極表面のグレインバウンダリを含む半導体装置の製造方法。
【請求項４】
請求項１から３いずれかに記載の半導体装置の製造方法において、
前記突起物を島状に形成する工程は、前記下部電極表面にシリコンを含むガスを照射して、前記下部電極表面にシリコン含有結晶粒を島状に形成する工程と、熱処理により、前記シリコン含有結晶粒を前記下部電極中の前記シリサイドを形成する金属と反応させて前記突起物とする工程と、を含む半導体装置の製造方法。
【請求項５】
請求項１から４いずれかに記載の半導体装置の製造方法において、
前記突起物を島状に形成する工程の後に、前記突起物上に窒素または酸素を含むガスを照射して、前記突起物に含まれるＳｉと前記窒素または酸素を反応させて前記突起物表面にシリコンを含む窒化膜またはシリコンを含む酸化膜を形成する工程をさらに含む半導体装置の製造方法。
【請求項６】
請求項１から４いずれかに記載の半導体装置の製造方法において、
前記容量膜を形成する工程において、前記容量膜は窒素または酸素を含むガスにより成膜され、前記容量膜の形成とともに、前記突起物に含まれるＳｉと前記窒素または酸素を反応させて前記突起物表面にシリコンを含む窒化膜またはシリコンを含む酸化膜を形成する半導体装置の製造方法。
【請求項７】
請求項１から６いずれかに記載の半導体装置の製造方法において、
前記シリサイドを形成する金属はＴｉであって、前記下部電極はＴｉＮを主成分として構成され、前記突起物は、ＴｉおよびＳｉを含む合金により構成された半導体装置の製造方法。
【請求項８】
半導体基板上に形成された絶縁膜と、
前記絶縁膜上に形成され、シリサイドを形成する金属および窒素を含む導電性の下部電極と、
前記下部電極上に形成された容量膜と、
前記容量膜上に形成された上部電極と、
を含み、
前記下部電極表面には、シリサイドを含む突起物が形成され、前記容量膜は、部分的に前記突起物を介して前記下部電極上に形成された半導体装置。
【請求項９】
請求項８に記載の半導体装置において、
前記突起物表面にシリコンを含む窒化膜またはシリコンを含む酸化膜が形成された半導体装置。
【請求項１０】
請求項８または９に記載の半導体装置において、
前記シリサイドを形成する金属はＴｉであって、前記下部電極はＴｉＮを主成分として構成され、前記突起物は、ＴｉおよびＳｉを含む合金により構成された半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
従来、下部電極、容量膜および上部電極により構成される容量素子には、下部電極の材料として半導体を用いるＭＩＳ型（Metal-Insulator-Semiconductor）およびＳＩＳ型（Silicon-Insulator-Silicon）、ならびに下部電極の材料として金属を用いるＭＩＭ型（Metal-Insulator- Metal）がある。近年、低抵抗化および容量密度向上のために、ＭＩＭ型容量素子の開発が進められている。
【０００３】
特許文献１（特開２００５−１５０２２８号公報）には、下部電極の材料として半導体を用いた場合に、下部電極の表面を粗密化またはＨＳＧ（Hemispherical Grain）化することにより、表面積を増大させる技術が記載されている。
【０００４】
特許文献２（特開２００１−１９６５６２号公報）には、アモルファスシリコン膜により構成された下部電極上に、酸化層を形成した後に、当該酸化層の表面にＨＳＧを形成する技術が記載されている。この酸化層は、下部電極中に存在する結晶核の成長を抑制し、ＨＳＧ形成の際に下部電極膜を消費しないためのバリア膜として機能させている。
【０００５】
また、特許文献３（特開２００２−１３４７１９号公報）には、絶縁膜上にアモルファスシリコン膜を形成し、その後ＨＳＧ化処理によりアモルファスシリコン膜を変化させてグレインサイズを大きくすることにより、島状に分離された半球形状シリコン結晶粒を形成し、それをマスクとして絶縁膜をエッチングして絶縁膜に溝部を形成する技術が記載されている。このような凹凸面上に、下部電極を形成することにより、下部電極の表面積の増大を図っている。
【特許文献１】特開２００５−１５０２２８号公報
【特許文献２】特開２００１−１９６５６２号公報
【特許文献３】特開２００２−１３４７１９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、特許文献１に記載されたような従来のＨＳＧ技術では、下部電極をシリコン膜で構成し、シリコン膜を変化させることにより半球形状シリコン結晶粒を形成しており、下部電極の材料として金属を用いるＭＩＭ型容量素子に適用することができない。また、特許文献３に記載の方法では、アモルファスシリコン膜の成長、ＨＳＧ化、およびエッチング等の追加工程を行う必要があり、手順が煩雑となる。また、特許文献２に記載の技術では、下部電極上に酸化膜が形成され、さらにその上にＨＳＧが形成されるので、低抵抗化が図れず、ＭＩＭ型容量素子を用いるメリットが低減する。
【課題を解決するための手段】
【０００７】
本発明によれば、
半導体基板上に、シリサイドを形成する金属および窒素を含む導電性の下部電極を形成する工程と、
前記下部電極表面に還元ガスを照射する工程と、
前記還元ガスを照射した後に、前記下部電極表面にシリコンを含むガスを照射して、前記下部電極表面にシリサイドを含む突起物を島状に形成する工程と、
前記下部電極および前記突起物上に、容量膜を形成する工程と、
前記容量膜上に、上部電極を形成する工程と、
を含む半導体装置の製造方法が提供される。
【０００８】
本発明によれば、
半導体基板上に形成された絶縁膜と、
前記絶縁膜上に形成され、シリサイドを形成する金属および窒素を含む導電性の下部電極と、
前記下部電極上に形成された容量膜と、
前記容量膜上に形成された上部電極と、
を含み、
前記下部電極表面には、シリサイドを含む突起物が形成され、前記容量膜は、部分的に前記突起物を介して前記下部電極上に形成された半導体装置が提供される。
【０００９】
本発明者は、シリサイドを形成する金属および窒素を含む導電性の下部電極により構成したＭＩＭ型容量素子において、下部電極表面に部分的に未窒化のシリサイドを形成する金属が露出した領域があり、当該領域に選択的にシリコン含有結晶粒を形成することができるとともに、シリコン含有結晶粒をシリサイドを形成する金属と合金化することにより、合金突起物が形成できることを見出した。シリサイドを形成する金属としては、Ｔｉ、Ｗ、Ｔａ、Ｚｒ、またはＧａ等を用いることができ、下部電極は、たとえば、ＴｉＮ、ＷＮ、ＴａＮ、ＺｒＮ、またはＧａＮ等を主成分として構成することができる。ここで、「主成分」とは、窒化物の他に、部分的に未窒化のシリサイドを形成する金属を含む意である。Ｔｉ、Ｗ、Ｔａ、Ｚｒ、またはＧａ等は、酸化されやすく、そのままの状態では酸化物となっているが、還元ガスを照射して還元した後に、ＳｉＨ４等のシリコンを含むガスを照射することにより、その領域にシリコン含有結晶粒を形成することができる。
【００１０】
このような構成とすると、下部電極の表面に合金により構成された突起物が島状に形成され、下部電極表面が凹凸となる。そのため、下部電極と容量膜との接面が凹凸形状となる。これにより、電極−容量膜間の表面積を広くすることができ、容量素子の容量値を高めることができる。さらに、凹凸は、容量膜の上面に反映されてよく、容量膜と上部電極との接面も凹凸形状とすることができる。これにより、電極−容量膜間の表面積を広くすることができ、容量素子の容量値を高めることができる。また、突起物が合金化されているため、突起物の形成により下部電極の抵抗値が上がることもなく、ＭＩＭ型容量素子を用いるメリットを保つことができる。
【発明の効果】
【００１１】
本発明によれば、ＭＩＭ型容量素子において、電極−容量膜間の表面積を広くして、容量値を改善することができる。
【発明を実施するための最良の形態】
【００１２】
以下、図面を参照しつつ、本発明による半導体装置およびその製造方法の好適な実施の形態について詳細に説明する。なお、図面の説明においては、同一要素には同一符号を付し、重複する説明を省略する。
【００１３】
図１は、本実施の形態における半導体装置１００の構成を示す断面図である。
半導体装置１００は、シリコン基板等の半導体基板１０２と、半導体基板１０２上に形成された絶縁膜１０４と、絶縁膜１０４上に形成された容量素子１０５とを含む。絶縁膜１０４は、半導体基板１０２上に、他の絶縁膜（たとえばコンタクトプラグや下層配線等が埋め込まれた絶縁膜）を介して設けられた構成とすることができる。また、半導体基板１０２上には、トランジスタ等の素子（不図示）が形成されている。本実施の形態において、容量素子１０５は、ＭＩＭ型容量素子である。
【００１４】
容量素子１０５は、絶縁膜１０４上に設けられた下部電極１０６、下部電極１０６上に設けられた容量膜１１８、および容量膜１１８上に設けられた上部電極１２０によって構成される。
【００１５】
本実施の形態において、下部電極１０６は、シリサイドを形成する金属および窒素を含む導電性の材料により構成することができる。下部電極１０６は、たとえば、ＴｉＮ、ＷＮ、ＴａＮ、ＺｒＮ、またはＧａＮ等を主成分として構成することができる。本実施の形態では、下部電極１０６が窒化チタン（ＴｉＮ）を主成分として構成される例を示す。ここで、「窒化チタンを主成分として」とは、窒化チタンの他に、部分的に未窒化のＴｉを含む意である。下部電極１０６には、窒化チタンのグレインバウンダリ１０８と、部分的に未窒化のＴｉである未窒化領域１１０とが含まれる。グレインバウンダリ１０８にも未窒化のＴｉが偏析している。平面視において、下部電極１０６の表面積に占める未窒化のＴｉが形成された領域の割合は、たとえば約５％以上３０％以下とすることができる。ＷＮ、ＴａＮ、ＺｒＮ、またはＧａＮ等を主成分として下部電極１０６を構成した場合も、ＴｉＮを主成分として下部電極１０６を構成した場合と同様となる。
【００１６】
本実施の形態において、下部電極１０６表面には、ＴｉおよびＳｉを含む合金により構成された合金突起物１１４（シリサイドを含む突起物）が形成されている。本実施の形態において、合金突起物１１４が形成されているために、下部電極１０６表面は凹凸を有する構成となっている。ここで、合金突起物１１４は、グレインバウンダリ１０８および未窒化領域１１０が表面に露出した領域上に形成されている。すなわち、平面視において、下部電極１０６の表面積に占める合金突起物１１４が形成された領域の割合は、未窒化のＴｉが形成された領域の割合を反映し、たとえば約５％以上３０％以下とすることができる。合金突起物１１４が形成された割合を約５％以上とすることにより、電極−容量膜間の表面積を広くして容量値を高める効果を得ることができる。また、合金突起物１１４が形成された割合を約３０％以下とすることにより、後述するように、下部電極１０６と接続するビアを形成した際に、抵抗値の上昇を防ぐことができる。
【００１７】
容量膜１１８の材料としては、たとえば、シリコン窒化膜、ＺｒＯ、ＴａＯまたはＺｒＴａＯ等を用いることができる。容量膜１１８は、ＣＶＤ（Chemical Vapor Deposition）法または反応性スパッタ等により成膜することができる。上部電極１２０は、たとえば、Ｔｉ、Ｃｕ、Ｗ、Ｔａ、Ａｌ、Ａｇ、またはこれらの合金により構成することができる。また、上部電極１２０は、下部電極１０６と同じ材料により構成してもよく、相異なるものを用いてもよい。
【００１８】
下部電極１０６、容量膜１１８および上部電極１２０の厚さは、たとえば、それぞれ１５０ｎｍ〜３００ｎｍ、１０ｎｍ〜２０ｎｍおよび１００ｎｍ〜２００ｎｍである。容量膜１１８は、部分的に合金突起物１１４を介して下部電極１０６上に形成される。そのため、下部電極１０６と容量膜１１８との接面は、凹凸形状を有している。この凹凸形状は、容量膜１１８の上面にも反映され、容量膜１１８と上部電極１２０との接面も、凹凸形状を有する。さらに、上部電極１２０にも、合金突起物１１４の形状が反映されてよい。
【００１９】
また、本実施の形態において、合金突起物１１４が容量膜１１８と接する接面には、緻密膜１１６が形成されている。緻密膜１１６は、下部電極１０６上に容量膜１１８を形成する際に、容量膜１１８の成膜材料と合金突起物１１４に含まれるＳｉとが反応することにより形成される絶縁膜である。本実施の形態において、容量膜１１８は、シリコン窒化膜とすることができる。この場合、緻密膜１１６もシリコン窒化膜となる。緻密膜１１６は、高温下およびプラズマ雰囲気中でＮＨ３ガスを合金突起物１１４表面に照射し、合金突起物１１４とＮＨ３ガスとを反応させることにより形成されるので、後にＣＶＤ法で形成される容量膜１１８よりも緻密に構成される。このような緻密膜１１６を容量膜１１８と接するように設けることにより、緻密な高い容量を持った膜ができるので、容量膜１１８の容量値を高めることができる。また、合金突起物１１４から容量膜１１８への金属の拡散も防ぐことができる。
【００２０】
次に、図２から図４を参照しつつ、本実施の形態における半導体装置１００の製造手順を説明する。
まず、トランジスタや抵抗素子等を含む半導体基板１０２上に、ＣＶＤ法により、絶縁膜１０４を形成する。絶縁膜１０４は、たとえばシリコン酸化膜とすることができる。つづいて、絶縁膜１０４上に、窒化チタンを主成分として構成される下部電極１０６をスパッタにより成膜する（図２（ａ））。下部電極１０６のスパッタ時の温度とトータルのガス圧を制御することにより、下部電極１０６表面のグレインバウンダリの割合を制御することができる。これにより、平面視において、下部電極１０６の表面積に占める未窒化のＴｉが形成された領域の割合が、たとえば約５％以上３０％以下とすることができる。
【００２１】
次いで、下部電極１０６表面に還元ガスを照射する（図２（ｂ））。ここで、還元ガスとしては、ＮＨ３ガスまたはＨ２ガス等を用いることができる。下部電極１０６表面に還元ガスを照射することにより、下部電極１０６表面に形成された酸化物を除去することができる。とくに、未窒化のＴｉは酸化されやすく、酸化物が形成されやすいが、この処理により、下部電極１０６表面に未窒化のＴｉを露出させることができる。これにより、次の工程において、未窒化のＴｉが形成された領域に選択的にシリコン含有結晶粒１１２を形成することができる。
【００２２】
下部電極１０６表面に還元ガスを照射した後に、下部電極１０６表面にシリコンを含むガスとしてＳｉＨ４を照射する。これにより、下部電極１０６表面にシリコン含有結晶粒１１２が形成される（図３（ａ））。ここで、シリコン含有結晶粒１１２は、下部電極１０６表面にグレインバウンダリ１０８および未窒化領域１１０が露出した領域に選択的に形成される。すなわち、下部電極１０６表面において、シリコン含有結晶粒１１２が島状に形成される。
【００２３】
つづいて、アニールを行う。これにより、シリコン含有結晶粒１１２中のシリコンと下部電極１０６中のチタンとが反応し、シリコン含有結晶粒１１２が合金化され、合金突起物１１４が島状に形成される（図３（ｂ））。
【００２４】
次いで、下部電極１０６および合金突起物１１４上に、容量膜１１８をＣＶＤ法により形成する。本実施の形態において、成膜ガスとしてはＳｉＣｌ４ガス等のシリコン含有ガスとＮＨ３ガスとを用いる。また、本実施の形態において、まず、高温下でＮＨ３ガスを下部電極１０６表面に照射する（図４（ａ））。これにより、合金突起物１１４表面が窒化され、合金突起物１１４表面にシリコン窒化膜である緻密膜１１６が形成される（図４（ｂ））。また、このとき、合金突起物１１４が緻密膜１１６と接する界面には、Ｔｉ−Ｓｉ−Ｎ合金が形成される。
【００２５】
この後、ＮＨ３ガスに加えてシリコン含有ガスを照射することにより、容量膜１１８が形成される（図４（ｃ））。なお、容量膜１１８としてたとえばＺｒＯ、ＴａＯまたはＺｒＴａＯ等、酸素を含む膜を用いる場合は、ＮＨ３ガスに加えてまず酸素ガスを照射させることにより、シリコン酸化膜である緻密膜１１６を形成することができる。
【００２６】
その後、容量膜１１８に窒化チタンを主成分として構成される上部電極１２０をスパッタにより成膜する。これにより、容量素子１０５が形成され、図１に示したような半導体装置１００が形成される。
【００２７】
次に、本実施の形態の効果を説明する。
本実施の形態において、下部電極１０６の表面に合金突起物１１４が島状に形成され、下部電極１０６表面が凹凸となっている。また、この凹凸が容量膜１１８および上部電極１２０にも反映される。そのため、電極−容量膜間の表面積を広くすることができ、容量素子１０５の容量値を高めることができる。また、下部電極１０６表面に、ＴｉおよびＳｉを含む合金により構成された合金突起物１１４が形成されているため、下部電極１０６を窒化チタンを主成分として構成した場合でも、下部電極１０６と容量膜１１８との間に緻密膜１１６を形成することができる。これにより、さらに容量素子１０５の容量値を高めることができる。
【００２８】
また、合金突起物１１４は、下部電極１０６表面に島状に分散して配置されている。そのため、容量膜１１８にビアホールを形成した場合にビアホール底には、ＴｉＮが主成分である領域と合金突起物１１４が主成分である領域とが露出する可能性が高い。ビアホール底に合金突起物１１４だけが露出していると、シリコンが酸化されやすいために当該ビアホールに導電材料を埋め込み、下部電極１０６と接続するビアを形成した際に、ビアが酸化部分を介して下部電極１０６と接続され、抵抗値が上がってしまう可能性がある。本実施の形態における半導体装置１００によれば、下部電極１０６表面にＴｉＮが主成分である領域と合金突起物１１４が主成分である領域とが混在しているため、ビアホール底にＴｉＮが主成分である領域も露出させることができ、ビアとＴｉＮとが接続されるようにできるので、このような抵抗値の上昇も防ぐことができる。
【実施例】
【００２９】
図５は、図１〜図４を参照して説明した半導体装置の製造手順で製造した下部電極１０６表面の状態を示す図である。図中、白い部分が合金突起物１１４が形成された領域である。図示したように、網目状に形成されたグレインバウンダリ１０８上に合金突起物１１４が形成されている。ここで、下部電極１０６の表面積に占める合金突起物１１４の割合は、２３％だった。
【００３０】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【００３１】
たとえば、緻密膜１１６は、容量膜１１８を形成する工程の前処理として、たとえば合金突起物１１４を島状に形成する工程の後に、合金突起物１１４上に窒素または酸素を含むガスを照射することにより形成することもできる。
【図面の簡単な説明】
【００３２】
【図１】本発明の実施の形態における半導体装置の構成を示す断面図である。
【図２】本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図３】本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図４】本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図５】図１〜図４を参照して説明した半導体装置の製造手順で製造した下部電極表面の状態を示す図である。
【符号の説明】
【００３３】
１００ 半導体装置
１０２ 半導体基板
１０４ 絶縁膜
１０５ 容量素子
１０６ 下部電極
１０８ グレインバウンダリ
１１０ 未窒化領域
１１２ シリコン含有結晶粒
１１４ 合金突起物
１１６ 緻密膜
１１８ 容量膜
１２０ 上部電極
【図１】
2008244306.tif 000003
【図２】
2008244306.tif 000004
【図３】
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【図４】
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【図５】
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