(57)【要約】【課題】不純物注入領域を高濃度に活性化させるとともに、ゲートリーク電流を低減させ得る半導体装置の製造方法を提供する。【解決手段】浅いソース・ドレインエクステンションを活性化させる際に、ｎＭＯＳにおいてスパイクＲＴＡ（第１のアニール）とこれより昇降温速度の大きい超高速昇降温アニール（第２のアニール）を併用し、ｐＭＯＳにおいては超高速昇降温アニール（第２のアニール）のみを適用する。【選択図】  図２
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【特許請求の範囲】
【請求項１】
半導体基板にｎ型ウェルとｐ型ウェルを形成し、夫々の上部領域を素子分離膜で囲む工程と、
前記素子分離膜で囲まれた前記ｎ型ウェルとｐ型ウェル上に、ゲート絶縁膜を介して、ゲート電極を夫々形成する工程と、
前記ゲート電極の側面に第１の側壁絶縁膜を形成する工程と、
前記ゲート電極及び前記第１の側壁絶縁膜をマスクにして、前記ｎ型ウェルとｐ型ウェルの上面に、夫々第１のソース／ドレイン領域、第２のソース／ドレイン領域を形成する工程と、
前記第１の側壁絶縁膜を除去した後、前記ｎ型ウェルを第１のレジスト膜でマスクして、前記ｐ型ウェルにのみ、ｎ型不純物をイオン注入して、前記第１のソース／ドレイン領域よりも浅い第３のソース／ドレイン領域を形成する工程と、
前記第１のレジスト膜を除去した後、第１の昇降温速度を有する第１のアニールを実施する工程と、
前記第１のアニールを実施した後、前記ｐ型ウェルを第２のレジスト膜でマスクし、前記ｎ型ウェルにｐ型不純物をイオン注入して、前記第２のソース／ドレイン領域よりも浅い第４のソース／ドレイン領域を形成する工程と、
前記第２のレジストマスクを除去した後、前記第１の昇降温速度より大きい第２の昇降温速度を有する第２のアニールを実施する工程と、
を具備する半導体装置の製造方法。
【請求項２】
前記第１のアニールは、第１の昇降温速度として１００℃／秒以上、最高到達温度９００℃以上、１０５０℃以下で行われることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第２のアニールは、第２の昇降温速度として１０5 ℃／秒以上、最高到達温度１１００℃以上、１４００℃以下で行われることを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記第２のアニールはレーザー若しくはフラッシュランプを用いて行われ、発光パルスの半値幅が、０．１ｍｓ以上１００ｍｓ以下であることを特徴とする請求項１〜３のいずれかに記載の半導体装置の製造方法。
【請求項５】
前記発光パルスは１回のみ発せられることを特徴とする請求項４の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ｐＭＯＳとｎＭＯＳを有する半導体装置において、不純物注入領域を高濃度に活性化させるとともに、ゲートリーク電流を低減させたゲート電極を形成する半導体装置の製造方法に関する。
【背景技術】
【０００２】
素子の微細化においては、素子寸法が縮小化されるに伴い、ＭＯＳＦＥＴにおける寄生抵抗及びショートチャネル効果が大きくなるため、ソース・ドレイン領域を低抵抗かつ浅く形成することが重要になる。不純物拡散領域の抵抗を下げるためには、不純物を十分に活性化させる必要があるが、一方で活性化のためのアニールによって不純物は拡散してしまうため、高温かつ超高速なアニールが要求される。
【０００３】
活性化に必要な熱エネルギーを瞬時に供給する手法として、キセノン（Ｘｅ）等の希ガスが封入されたフラッシュランプ、あるいはレーザーを用いたアニール技術が検討されている（例えば、特許文献１参照）。これらの光源は、ミリ秒のパルス幅で発光させることができるため、注入された不純物原子をほとんど拡散させずに活性化させることができる。照射光エネルギーを増加させることによって、拡散層抵抗を大きく低減できるとともに、イオン注入欠陥を回復させることができるため、ＭＯＳＦＥＴの駆動力向上が期待できる。
【０００４】
しかしながら一方で、瞬時にして高い熱エネルギーを供給できるという特徴が災いし、ゲート絶縁膜上のポリシリコンでは熱が逃げにくく高温になり易い。このため、十分に単結晶シリコン基板に熱エネルギーが供給できないうちに、ポリシリコンゲートに含まれる不純物が拡散し、ゲート絶縁膜中に浸透して耐圧劣化を起こすという問題に遭遇する。
【０００５】
この問題を解決する一つの手法として、ポリシリコンにイオン注入する不純物量を低減する方法があるが、ポリシリコンゲートの底部で空乏化による容量形成が起こり、実効的なゲート絶縁膜が厚くなるリスクを負う。すなわち、ソース・ドレイン領域の高濃度活性化とゲートリーク電流の抑制はトレードオフの関係にあり、現状の超高速光アニール技術では半導体素子の製造過程におけるプロセスウィンドウが確保できないことが問題となっている。
【特許文献１】特開２００４−６３５７４
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上記のように、現状の超高速光アニール技術には半導体素子の製造過程におけるプロセスウィンドウが確保できないという問題がある。本発明は、上記事情に鑑みて為されたもので、ゲートリーク電流を増大させることなく、ゲート電極と半導体基板に注入された不純物を高濃度に活性化させることができ、半導体素子の製造過程におけるプロセスウィンドウを広げることができる、高性能な半導体装置の製造方法を提供する。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、本発明の半導体装置の製造方法は、半導体基板にｎ型ウェルとｐウェルを形成し、夫々の上部領域を素子分離膜で囲む工程と、前記素子分離膜で囲まれた前記ｎ型ウェルとｐ型ウェル上に、ゲート絶縁膜を介して、ゲート電極を夫々形成する工程と、前記ゲート電極の側面に第１の側壁絶縁膜を形成する工程と、前記ゲート電極及び前記第１の側壁絶縁膜をマスクにして、前記ｎ型ウェルとｐ型ウェルの上面に、夫々第１のソース／ドレイン領域、第２のソース／ドレイン領域を形成する工程と、前記第１の側壁絶縁膜を除去した後、前記ｎ型ウェルを第１のレジスト膜でマスクして、前記ｐ型ウェルにのみ、ｎ型不純物をイオン注入して、前記第１のソース／ドレイン領域よりも浅い第３のソース／ドレイン領域を形成する工程と、前記第１のレジスト膜を除去した後、第１の昇降温速度を有する第１のアニールを実施する工程と、前記第１のアニールを実施した後、前記ｐ型ウェルを第２のレジスト膜でマスクし、前記ｎ型ウェルにｐ型不純物をイオン注入して、前記第２のソース／ドレイン領域よりも浅い第４のソース／ドレイン領域を形成する工程と、前記第２のレジストマスクを除去した後、前記第１の昇降温速度より大きい第２の昇降温速度を有する第２のアニールを実施する工程とを具備する。
【発明の効果】
【０００８】
本発明によれば、ゲートリーク電流を増大させることなく、ゲート電極と半導体基板に注入された不純物を高濃度に活性化させることができる。このため、半導体素子の製造過程におけるプロセスウィンドウが広がり、高性能な微細ＭＯＳＦＥＴの製造が可能になる。
【発明を実施するための最良の形態】
【０００９】
本発明の実施形態を、以下図面を参照しつつ説明する。図１は本発明の実施形態に係るＣＭＯＳトランジスタの製造工程を段階的に示す断面図である。
【００１０】
まず、図１（ａ）に示すように、ｐ型シリコン基板１のｎＭＯＳ領域内にｐウェル層２を形成し、ｐＭＯＳ領域内にｎウェル層３を形成する。ｐウェル層２の周囲とｐウェル層３の周囲に素子分離領域４を形成し、チャネル部分に相当する部分に所望の不純物をイオン注入して、電気的に活性化させる。次に、シリコン基板１の表面にゲート絶縁膜５になるシリコン酸化膜ＳｉＯ2あるいはシリコン酸窒化膜ＳｉＯＮ（表層のＮ濃度＜１５％）を形成する。
【００１１】
次に、図１（ｂ）に示すように、ゲート絶縁膜５上にＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）法により、５０ｎｍから１５０ｎｍの厚みのポリシリコンあるいはポリシリコンゲルマニウム（ＳｉＧｅ）（Ｇｅ濃度が１０から３０％）を堆積し、多結晶層６を形成する。
【００１２】
次いで、図示は省略するがレジストをマスクとしてｎＭＯＳ領域にｎ型不純物となるＶ族原子、例えば燐（Ｐ）あるいは砒素（Ａｓ）を１０20／ｃｍ3 以上の濃度となるようイオン注入する。さらに、不図示のレジストをマスクとしてｐＭＯＳ領域にp型不純物となるＩＩＩ族原子、例えばボロン（Ｂ）を１０20／ｃｍ3 以上の濃度となるようイオン注入する。その後、図１（ｃ）に示すように、多結晶層６をＲＩＥ（Reactive Ion Etching）法によって選択的に加工し、ゲート電極７を形成する。
【００１３】
次に、酸化シリコン（ＳｉＯ2）膜８と窒化シリコン（Ｓｉ3Ｎ4）膜９を６００℃以下のＬＰＣＶＤ法により、２〜１０ｎｍ程度の範囲内で、例えば４ｎｍの膜厚で堆積する。ＲＩＥ技術を用いた側壁残しの方法により、酸化シリコン膜と窒化シリコン膜をエッチングし、ゲート電極７とゲート絶縁膜５の側面に選択的に残置させる。これにより、図1（ｄ）に示すような第１の側壁絶縁膜（スペーサ）８，９が形成される。
【００１４】
次に、図示は省略するが、ｎ型ウェル層２の表面をフォトレジスト膜でマスクして、かつゲート電極7と側壁スペーサ８、９をマスクとして、p型ウェル層３の表面にｎ型不純物となるＶ族原子、例えば砒素（Ａｓ）をイオン化しイオン注入する。イオン注入の条件は、加速エネルギー１５ｅＶ、ドーズ３×１０15／ｃｍ2である。
【００１５】
フォトレジスト膜を除去した後、同様にして、p型ウェル層３の表面をフォトレジスト膜（不図示）でマスクして、かつゲート電極７と側壁スペーサ８、９をマスクとして、ｎ型ウェル層２の表面にp型不純物となるＩＩＩ族原子、例えば硼素（Ｂ）をイオン化しイオン注入する。イオン注入の条件は、加速エネルギー２ｋｅＶ、ドーズ３×１０15／ｃｍ2である。
【００１６】
これにより、図1（ｅ）に示すようなゲート電極７の端部から離間し素子分離領域４に接した第１のソース・ドレイン不純物領域１０と１１が、ｎ型ウェル２、ｐ型ウェル３内に形成される。また、これらのイオン注入により、ゲート電極７中にも対応する不純物イオンが注入される。最終的にゲート電極には主要導電型の不純物（ｎＭＯＳではＰあるいはＡｓ、ｐＭＯＳではＢ）が５×１０15〜１×１０16／ｃｍ2程度含まれることになる。
【００１７】
次に、ハロゲンランプを熱源として、シリコン基板１の活性化アニール処理（スパイクＲＴＡ）を行う。スパイクＲＴＡ処理の条件は、１０００〜１０５０℃とする。この活性化アニール処理により、ゲート電極７に注入された不純物をゲート絶縁膜５との界面まで拡散させることができ、イオン注入でシリコン基板１に発生した結晶欠陥を消滅させることができる。
【００１８】
次に、図２（ｆ）に示すように、熱燐酸とフッ酸を用いて窒化シリコン膜９と酸化シリコン膜８からなる側壁スペーサを除去する。次に、図２（ｇ）に示すように、ｐＭＯＳ領域をフォトレジスト膜２１でマスクし、かつｎＭＯＳ領域のゲート電極７をマスクとして、ｐ型ウェル層２の表面にｎ型不純物となるＶ族原子、例えばＡｓをイオン化しイオン注入する。イオン注入の条件は、例えば加速エネルギー１．５ｋｅＶ、ドーズ１×１０15／ｃｍ2とする。
【００１９】
フォトレジスト膜２１を除去した後、図２（ｈ）に示すように、昇降温速度１００℃／秒以上、最高到達温度９００℃以上、１０５０℃以下９００℃以上１０５０℃以下、例えば１０００℃でスパイク高速熱アニール（第１のアニール）を実施する。次いで、図２（ｉ）に示すように、ｐ型ウェル層２の表面をフォトレジスト膜２２でマスクし、かつゲート電極7をマスクとして、ｎ型ウェル層３の表面にｎ型不純物となるＩＩＩ族原子、例えばＢをイオン化しイオン注入する。イオン注入の条件は、例えば加速エネルギー０．３ｋｅＶ、ドーズ１×１０15／ｃｍ2とする。これにより、図３（ｊ）に示すようなゲート電極7と素子分離領域４に隣接した浅い（例えば、深さ２０ｎｍ以下）ソース・ドレインエクステンション不純物領域１２と１３が、シリコン基板１内に形成される。
【００２０】
次に、図３（ｋ）に示すように、６００℃以下の成膜温度で酸化シリコン膜１４及び窒化シリコン膜１５をＬＰＣＶＤ法により順次堆積する。その後、図３（ｌ）に示すように、昇降温速度が１０5 ℃／s以上、最高到達温度１１００℃以上、１４００℃以下であるフラッシュランプを熱源として、活性化のための第２のアニール（超高速昇降温アニール）を行う。このアニール処理では、シリコン基板１が裏面側から加熱された（補助加熱）状態のまま、フラッシュランプ光源から放射された光によりシリコン基板１が表面側から加熱される。
【００２１】
この場合のシリコン基板１の補助加熱温度は、概ね４００℃から９００℃までの範囲であることが好ましい。補助加熱温度が低すぎると表面から加熱するための高い光強度が必要となり、シリコン基板１の内部に発生する熱応力が増大して、スリップや転位等の結晶欠陥を誘発してしまうため好ましくない。逆に補助加熱温度が高すぎると、不純物が拡散してしまうため、やはり好ましくない。補助加熱手段としては、ホットプレート、ハロゲンランプ、アークランプ等を使用することができる。
【００２２】
フラッシュランプ光の照射は、例えばキセノンフラッシュランプを用いて、典型的には１回の発光（１パルス）によって行われる。パルスの持続時間については、半値幅（ピーク値の少なくとも2分の1の強度を保持している時間）が０．１ｍｓから１００ｍｓ程度までであることが望ましい。パルス幅がこれより短ければ、より瞬間的に加熱することになり、シリコン基板１の表面に発生する熱応力が増大してしまい好ましくない。また長すぎれば不純物が拡散してしまい、やはり好ましくない。
【００２３】
シリコン基板１の表面の上方から照射されたキセノンフラッシュランプ光は、窒化シリコン膜１５、酸化シリコン膜１４からなる絶縁膜を透過し、ゲート電極７とシリコン基板１内のエクステンション領域１２，１３とソース・ドレイン領域１０，１１で吸収される。キセノンフラッシュランプ光を吸収したゲート電極７とエクステンション領域１２，１３、ソース・ドレイン領域１０、１１は昇温する。ゲート電極７とエクステンション領域１２、１３、ソース・ドレイン領域１０、１１の温度は、瞬間的に１２００℃を超えると考えられ、この温度により、ゲート電極７とエクステンション領域１２、１３、ソース・ドレイン領域１０、１１に注入された不純物は電気的に活性化される。この活性化によりゲート電極７とエクステンション領域１２、１３、ソース・ドレイン領域１０、１１が低抵抗化される。酸化シリコン膜１４、窒化シリコン膜１５を介して、フラッシュランプによるアニールを行うことで、雰囲気層とシリコン基板1との間の屈折率の差を小さくすることができるため、それぞれの絶縁膜厚を調整することによって、シリコン基板界面での反射率を低減することが可能になる。また、酸化シリコン膜も窒化シリコン膜も光学的に透明な膜であるために、加熱効率を損失させず、反射率が小さくなった分、少ない照射エネルギーで加熱温度を上げることが可能になる。
【００２４】
次に、窒化シリコン膜１５と酸化シリコン膜１４をエッチングし、ゲート電極７の側面に選択的に残置させる。このことにより、図３（ｍ）示すような酸化シリコン膜１６と窒化シリコン膜１７からなる積層構造の側壁スペーサが形成される。最終的に側壁スペーサとなる絶縁膜の膜厚は、酸化シリコン膜１６及び窒化シリコン膜１７とを合わせて２０〜６０ｎｍになるように設定される。この側壁スペーサは、後工程のメタルシリサイド反応防止の役目を果たし、実施の形態に係る半導体装置の基本構造が完成する。
【００２５】
図３（ｍ）以降の製造工程については特に図示しないが、サリサイド形成の工程では、１０ｎｍ以下のＮｉ膜、Ｃｏ膜、Ｐｔ膜、Ｐｄ膜のいずれかの膜、またはそれぞれの合金を主とする金属膜を堆積して、ＳｉまたはＳｉＧｅの露出部分に選択的にサリサイド（ＮｉＳｉ、ＮｉＳｉ2 、ＣｏＳｉ、ＣｏＳｉ2 、ＰｔＳｉまたはＰｄ2 Ｓｉ）を形成する。
【００２６】
その後、図示は省略するが、層間絶縁膜となる酸化シリコン膜を堆積し、コンタクトホールを開口する。コンタクトホールを介してゲート電極７及びソース・ドレイン領域１０，１１に配線を接続する。以上のようにして、２０ｎｍ以下の浅いエクステンション不純物領域を有するＭＯＳ構造を含む半導体装置を完成させる。
【００２７】
次に、本実施形態の具体例として実施例と比較例とを比較する。
【００２８】
［実施例］
上述のように、図２（ｇ）の浅いソース・ドレインエクステンション不純物領域を形成する工程で、ｐＭＯＳ形成領域でＡｓをイオン注入した後、ｎＭＯＳ形成領域でＢをイオン注入する前に、温度１０００℃でスパイクＲＴＡ処理（第１のアニール）を行う（図２（ｈ））。
【００２９】
［比較例１］
図２（ｇ）の浅いソース・ドレインエクステンション不純物領域を形成する工程のあとで、図２（ｈ）に示すようなスパイクＲＴＡ処理を行わない。
【００３０】
［比較例２］
図２（ｇ）の浅いソース・ドレインエクステンション不純物領域を形成する工程で、ｐＭＯＳ形成領域でＢをイオン注入し、図２（ｈ）のスパイクＲＴＡは飛ばして、図２（ｉ）のｎＭＯＳ形成領域でＡＳをイオン注入した後で、温度１０００℃でスパイクＲＴＡ処理を行う。
【００３１】
上記実施例、比較例1、2の方法で形成したＭＯＳＦＥＴの電気特性（Ｖth roll-off特性、Ｉon−Ｉoff特性）を図４（ｎＭＯＳ）と図５（ｐＭＯＳ）に示す。ここで、Ｖth roll-off特性とは、ゲート長（Ｌgate）と閾値電圧Ｖthの関係を示す特性で、ゲート長小の領域で閾値電圧が上昇し、正常な値にフラット化する変曲点（roll-off）を示す図である。変曲点が短いゲート長で現れるほど良い特性ということができる。また、Ｉon−Ｉoff特性は、ゲートオン時のドレイン電流（Ｉon）と、ゲートオフ時のドレイン電流（リーク電流、Ｉoff）との関係を示す特性図で、Ｉoffが小さくＩonが大きいほど、即ちリーク電流が小さくカーブが寝ているほど、駆動力が大きい優れたトランジスタということができる。
【００３２】
roll-off特性は、図４（ａ）からｎＭＯＳについては実施例と比較例の間に大差が無いが、図５（ａ）からｐＭＯＳの場合、実施例の方が比較例２より優れており、総合的に実施例の方が良いことがわかる。また、Ｉon−Ｉoff特性は、図４（ｂ）、図５（ｂ）から、ｎＭＯＳ．ｐＭＯＳとも実施例の方が大きなオン電流を得ることができ、駆動力の高い高性能なトランジスタを形成できることがわかる。
【００３３】
次に、実施例において、駆動力が向上する理由を以下に考察する。  
図６（ａ）、（ｂ）は、ｎＭＯＳとｐＭＯＳについて、ソース・ドレインエクステンション領域のシート抵抗のフラッシュランプ照射エネルギー（FLA Power）依存性を示す。図６（ａ）から、ｎＭＯＳの場合、シート抵抗の照射エネルギー依存性は小さいことが分かる。ｎＭＯＳでは、この寄生抵抗があまり減少しない結果を反映してか、図７（ｂ）に示すように、駆動力を示すIonが、照射エネルギー（Power A, B(>A), C(>B)）に対して、ほとんど変化していない。照射エネルギーをさらに上げることで、ソース・ドレインエクステンションの寄生抵抗を、駆動力に影響を及ぼす程度まで下げることは可能だが、この場合はゲートポリシリコン中の不純物（ＡｓあるいはＰ）がゲート絶縁膜に拡散し、リークパスを形成することでゲートリーク電流を増大させてしまう。
【００３４】
一方、実施例では、スパイクＲＴＡ（第１のアニール）をフラッシュランプアニール（第２のアニール）直前の工程で行うことによって、ゲートポリシリコン中の不純物がそのボトムまでより一様に拡散する。さらに追加アニールとして、スパイクＲＴＡより昇降温速度の大きいフラッシュランプアニール（第２のアニール）を行うことで、ゲート電極が一様に高濃度に活性化され、ゲート空乏化が抑制されたと考えられる。
【００３５】
ゲートポリシリコンは粒界を有するため、単結晶基板に比べ拡散係数が大きく、低温でも時間をかけることによって、粒界を経た拡散が可能になる。すなわち、ソース・ドレインエクステンション領域の不純物の基板への拡散を抑制しつつ、ゲート空乏化を抑制することが可能となる。
【００３６】
実施例では、見かけ上のゲート絶縁膜が薄くなり、反転層（チャネル）側のゲート容量が増加することで、駆動力が向上したと考えられる。フラッシュランプアニールによっても、照射エネルギーを高くすることによって、ゲートポリシリコン中の不純物は拡散するが、時間が短いために一様に拡散することはできない。むしろ、ゲート絶縁膜直上のゲートポリシリコンの不純物が拡散してしまう。これにより、ゲート絶縁膜の流動化や局所的な薄膜化あるいはピンホール形成が起こりやすくなり、ゲートリーク電流の増大を招く結果になる。超高速昇降温アニールでは、短時間でも高温条件下では、ゲート絶縁膜への拡散を制御することは困難であると考えられる。
【００３７】
一方、ｐＭＯＳでは、図６（ｂ）に示すように、シート抵抗の照射エネルギー依存性は大きいことが分かる。ｐＭＯＳでは、この寄生抵抗が減少する結果を反映してか、図８（ｂ）示すように、ＦＬＡパワーがＡ→Ｃ→Ｅと大きくなるにつれて、カーブが寝てくる。即ち、駆動力Ionの照射エネルギー依存性は大きい。しかしながら、ｐＭＯＳに対して、スパイクＲＴＡを併用させると、Ｂの拡散係数はＡｓのそれと比べて大きいために、ソース・ドレインエクステンション領域のＢが拡散することで、Ｖth roll-off特性が大きく劣化してしまう（図５（ａ）比較例２がこれに相当する）。すなわち、ｐＭＯＳでは、ｎＭＯＳのようにソース・ドレインエクステンション領域を形成した後で、スパイクＲＴＡ工程を入れることは困難になる。
【００３８】
以上述べたように、本実施形態では、ｎＭＯＳに対してのみ超高速昇降温アニール（第２のアニール）にスパイクＲＴＡ（第１のアニール）を併用させる。これにより、ゲートポリシリコン中に不純物が高濃度に存在しても、照射エネルギーを抑えることで、この不純物のゲート絶縁膜への拡散や浸透が抑制され、リークパス形成は起こりにくくなる。その一方、ゲートポリシリコン中の不純物濃度は同じでも、結晶欠陥を回復し活性化濃度を高くすることが可能になるため、ゲートリーク電流が増大しない範囲で、駆動力を向上させることができるようになる。
【００３９】
すなわち、本実施形態によれば、プロセスウィンドウの広い不純物領域の活性化プロセスを安定して実現することが可能となり、微細な高性能トランジスタを容易に製造することができるようになる。
【００４０】
なお、以上述べてきた実施形態では、照射する光の光源としてキセノンフラッシュランプを使ったアニール装置について説明したが、本発明はこれに限定されるものではなく、例えば、他の希ガス、水銀、及び水素を用いたフラッシュランプ、あるいはアーク放電ランプ、エキシマレーザー、Ａｒレーザー、Ｎ2レーザー、ＹＡＧレーザー、チタンサファイアレーザー、ＣＯレーザー、ＣＯ2レーザーのような光源についても適用することが可能である。
【００４１】
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
【図面の簡単な説明】
【００４２】
【図１】本発明の実施例に係るＭＯＳＦＥＴの製造プロセスを示す図。
【図２】図１に続くＭＯＳＦＥＴの製造プロセスを示す図。
【図３】図２に続くＭＯＳＦＥＴの製造プロセスを示す図。
【図４】ｎＭＯＳについて本実施例と比較例１，２を比較した特性図で、（ａ）はＶth Roll-off特性図、（ｂ）はＩon-Ｉoff特性図。
【図５】ｐＭＯＳについて本実施例と比較例１，２を比較した特性図で、（ａ）はＶth Roll-off特性図、（ｂ）はＩon-Ｉoff特性図。
【図６】ソース・ドレインエクステンション領域のシート抵抗のフラッシュランプ照射エネルギー依存性を示した特性図で、（ａ）はｎＭＯＳ，（ｂ）はｐＭＯＳの特性図。
【図７】ｎＭＯＳについてフラッシュランプ照射エネルギーを変化させた場合の特性図で、（ａ）はＶth Roll-off特性図、（ｂ）はＩon-Ｉoff特性図。
【図８】ｐＭＯＳについてフラッシュランプ照射エネルギーを変化させた場合の特性図で、（ａ）はＶth Roll-off特性図、（ｂ）はＩon-Ｉoff特性図。
【符号の説明】
【００４３】
１…Ｐ型シリコン基板
２…ｐウェル
３…ｎウェル
４…素子分離領域
５…ゲート酸化膜
６…ポリシリコン層
７…ポリゲート電極
８、１４、１５…酸化シリコン膜
９、１６、１７…窒化シリコン膜
１２、１３…エクステンション
２１，２２…レジスト
【図１】
2008108891.tif 000003
【図２】
2008108891.tif 000004
【図３】
2008108891.tif 000005
【図４】
2008108891.tif 000006
【図５】
2008108891.tif 000007
【図６】
2008108891.tif 000008
【図７】
2008108891.tif 000009
【図８】
2008108891.tif 000010