(57)【要約】【課題】ＳＯＩ構造の大面積化のさらなる大面積化を可能とする半導体装置の製造方法を提供する。【解決手段】Ｓｉ基板１上にＳｉＧｅ層及びＳｉ層（ＳＯＩ層）５を順次積層し、ＳｉＧｅ層及びＳｉ層５を貫く溝ｈをＳｉ基板１上に形成する。次に、Ｓｉ層５を支持する支持体２１を溝ｈ内からＳｉ層５上にかけて形成する。さらに、溝ｈとは異なる位置で、ＳｉＧｅ層の側面を露出させる溝ＨをＳｉ基板１上に形成する。そして、溝Ｈを介してＳｉＧｅ層を選択的にエッチングすることによって、Ｓｉ基板１とＳｉ層５との間に空洞部２５を形成し、空洞部２５内にＳｉＯ2膜（ＢＯＸ層）３０を形成する。支持体２１を形成する工程では、当該支持体２１をＳｉ層５の溝Ｈに面する側面５ａを覆う形状に形成する。【選択図】図７
2008244106.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に第１半導体層及び第２半導体層を順次、積層する工程と、
前記第１半導体層及び前記第２半導体層を貫く第１溝を前記半導体基板上に形成する工程と、
前記第２半導体層を支持する支持体を前記第１溝内から前記第２半導体層上にかけて形成する工程と、
前記第１溝とは異なる位置で、前記第１半導体層の側面を露出させる第２溝を前記半導体基板上に形成する工程と、
前記第２溝を介して前記第１半導体層を選択的にエッチングすることによって、前記半導体基板と前記第２半導体層との間に空洞部を形成する工程と、
前記空洞部内に埋め込み酸化膜を形成する工程と、を含み、
前記支持体を形成する工程では、当該支持体を前記第２半導体層の前記第２溝に面する側面を覆う形状に形成する、ことを特徴とする半導体装置の製造方法。
【請求項２】
前記支持体を形成する前に、前記第２半導体層の前記第２溝側の周縁部をエッチングして段差部を形成する工程、をさらに含み、
前記支持体を形成する工程では、当該支持体を前記段差部を埋め込む形状に形成することを特徴とする半導体装置の製造方法。
【請求項３】
半導体基板上に第１半導体層及び第２半導体層を順次、積層する工程と、
前記第１半導体層と前記第２半導体層との第１境界部分に所定の元素をイオン注入し、熱処理して第１保護層を形成する工程と、
前記第１半導体層及び前記第２半導体層を貫く第１溝を前記半導体基板上に形成する工程と、
前記第２半導体層を支持する支持体を前記第１溝内から前記第２半導体層上にかけて形成する工程と、
前記第１溝とは異なる位置で、前記第１半導体層の側面を露出させる第２溝を前記半導体基板上に形成する工程と、
前記第２溝を介して前記第１半導体層を選択的にエッチングすることによって、前記半導体基板と前記第２半導体層との間に空洞部を形成する工程と、
前記空洞部内に埋め込み酸化膜を形成する工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項４】
前記半導体基板と前記第１半導体層との第２境界部分に前記元素をイオン注入し、熱処理して第２保護層を形成する工程、をさらに含むことを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
半導体基板上に第１半導体層及び第２半導体層を順次、積層する工程と、
前記第１半導体層と前記第２半導体層との第１境界部分に所定の元素をイオン注入し、熱処理して第１保護層を形成する工程と、
前記第１半導体層及び前記第２半導体層を貫く第１溝を前記半導体基板上に形成する工程と、
前記第２半導体層を支持する支持体を前記第１溝内から前記第２半導体層上にかけて形成する工程と、
前記第１溝とは異なる位置で、前記第１半導体層の側面を露出させる第２溝を前記半導体基板上に形成する工程と、
前記第２溝を介して前記第１半導体層を選択的にエッチングすることによって、前記半導体基板と前記第２半導体層との間に空洞部を形成する工程と、
前記空洞部内に埋め込み酸化膜を形成する工程と、を含み、
前記支持体を形成する工程では、当該支持体を前記第２半導体層の前記第２溝に面する側面を覆う形状に形成する、ことを特徴とする半導体装置の製造方法。
【請求項６】
前記支持体はシリコン窒化膜からなることを特徴とする請求項１から請求項５の何れか一項に記載の半導体装置の製造方法。
【請求項７】
前記元素は窒素であることを特徴とする請求項３から請求項６の何れか一項に記載の半導体の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、半導体基板にＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）構造を形成する技術に関する。
【背景技術】
【０００２】
ＳＯＩ基板上に形成された電界効果型トランジスタは、素子分離の容易性、ラッチアップフリー、ソース／ドレイン接合容量が小さいなどの点から、その有用性が注目されている。特に、完全空乏型ＳＯＩトランジスタは、低消費電力かつ高速動作が可能で、低電圧駆動が容易なため、ＳＯＩトランジスタを完全空乏モードで動作させるための研究が盛んに行われている。ＳＯＩ基板としては、例えば、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  Ｉｍｐｌａｎｔｅｄ  Ｏｘｙｇｅｎ）基板や貼り合わせ基板などが用いられているが、いずれもその製造法が特殊であり、通常のＣＭＯＳプロセスでは作ることができない。
このため、普通のバルクシリコンウェハから、通常のＣＭＯＳプロセスでＳＯＩ構造を作る方法であるＳＢＳＩ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  Ｂｏｎｄｉｎｇ  Ｓｉｌｉｃｏｎ  Ｉｓｌａｎｄ）法が知られている（例えば、特許文献１及び非特許文献１参照。）。
【０００３】
ＳＢＳＩ法では、Ｓｉ基板上にＳｉ（上層）／ＳｉＧｅ（下層）を成膜し、ＳｉとＳｉＧｅとのエッチングレートの違いを利用してＳｉＧｅ層のみを選択的に除去することにより、Ｓｉ基板とＳｉ層との間に空洞部を形成する。次に、空洞部の内部に面するＳｉ基板の上面及びＳｉ層の下面を熱酸化することにより、Ｓｉ基板とＳｉ層との間にＳｉＯ2膜（以下、ＢＯＸ層ともいう。）を形成する。そして、Ｓｉ基板上にＣＶＤ法でＳｉＯ2等を成膜し、これをＣＭＰで平坦化し、さらに、希フッ酸（ＨＦ）溶液等でエッチングすることで、ＢＯＸ層上のＳｉ層（以下、ＳＯＩ層ともいう。）表面を露出させる。
【特許文献１】特開２００５−３５４０２４号公報
【非特許文献１】Ｔ．Ｓａｋａｉ  ｅｔ  ａｌ．“Ｓｅｐａｒａｔｉｏｎ  ｂｙ  ＢｏｎｄｉｎｇＳｉ  Ｉｓｌａｎｄｓ（ＳＢＳＩ）  ｆｏｒ  ＬＳＩ  Ａｐｐｌｉｃａｔｉｏｎ”，Ｓｅｃｏｎｄ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  ＳｉＧｅ  Ｔｅｃｈｎｏｌｏｇｙ  ａｎｄ  Ｄｅｖｉｃｅ  Ｍｅｅｔｉｎｇ，Ｍｅｅｔｉｎｇ  Ａｂｓｔｒａｃｔ，ｐｐ．２３０−２３１，Ｍａｙ（２００４）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ＳＢＳＩ法では、その重要なプロセスの一つとしてＳｉＧｅの選択エッチング工程がある。現状では、Ｓｉに対するエッチングの選択比が極めて高いフッ硝酸溶液を用いて、ＳｉＧｅのみを選択的にエッチングしている。
しかしながら、フッ硝酸溶液を用いたエッチング工程では、そのエッチング選択比を高く維持できる処理時間に限界がある。即ち、ＳＢＳＩ法において、フッ硝酸溶液を用いたエッチングの処理時間とＳｉのエッチング量との関係が調査され、その結果、図１１に示すように、エッチングの処理時間がある特定の時間ｔ［分］を越えたあたりからＳｉのエッチング量が急激に増えるという現象が確認された（この現象を、「Ｓｉの増速エッチ」と呼ぶ。）。このようなＳｉの増速エッチがなぜ起こるのか、その原因はまだ明らかになっていない。
【０００５】
このような理由から、ＳＢＳＩ法によって形成されるＳＯＩ構造の大きさ（即ち、アクティブ領域の面積）は、ＳｉＧｅ選択エッチング時にＳｉの増速エッチが起こらず、かつＳｉＧｅを完全に除去できる大きさに設定せざるを得なかった。ＳＯＩ構造の大きさをこれ以上の大きさに設定した場合、ＳｉＧｅだけでなくＳｉもエッチング除去されてしまうので、形成可能なＳＯＩ構造の大きさにはある一定の限界があった。そして、この限界を超えてＳＯＩ構造をより大きく形成することは、非常に困難であった。
本発明は、このような事情に鑑みてなされたものであって、ＳＯＩ構造のさらなる大面積化を可能とする半導体装置の製造方法を提供することを目的の一つとする。
【課題を解決するための手段】
【０００６】
図１０は、本発明者による実験結果の一部であり、フッ硝酸溶液を用いて空洞部を形成する際の、ＳｉＮのエッチング耐性を示す図である。図１０の横軸はエッチング時間を示し、その縦軸はエッチング量を示す。また、この図１０では、ＳｉＮに対する比較として、Ｓｉ及びＳｉＯ2のエッチング耐性についても示す。
図１０に示すように、Ｓｉと比べて、ＳｉＮは非常に高いフッ硝酸耐性を有することが分かった。Ｓｉの増速エッチが起きた後の時間Ｔ［分］におけるエッチング量について、ＳｉＮのエッチング量を１としたとき、Ｓｉのエッチング量は１００以上あった。つまり、選択比１００以上ある。従って、フッ硝酸処理の際に、ＳｉをＳｉＮで保護するように構成すれば、ＳＯＩ構造の大面積化を期待することができる。本発明は、このような知見に基づいてなされたものである。
【０００７】
〔発明１〕  上記問題点を解決するために、発明１の半導体装置の製造方法は、半導体基板上に第１半導体層及び第２半導体層を順次、積層する工程と、前記第１半導体層及び前記第２半導体層を貫く第１溝を前記半導体基板上に形成する工程と、前記第２半導体層を支持する支持体を前記第１溝内から前記第２半導体層上にかけて形成する工程と、前記第１溝とは異なる位置で、前記第１半導体層の側面を露出させる第２溝を前記半導体基板上に形成する工程と、前記第２溝を介して前記第１半導体層を選択的にエッチングすることによって、前記半導体基板と前記第２半導体層との間に空洞部を形成する工程と、前記空洞部内に埋め込み酸化膜を形成する工程と、を含み、前記支持体を形成する工程では、当該支持体を前記第２半導体層の前記第２溝に面する側面を覆う形状に形成する、ことを特徴とするものである。
【０００８】
このような方法によれば、第２溝を介して第１半導体層をエッチングする際に、第２半導体層の第２溝に面する側面を支持体で保護することができ、当該側面にエッチング液等を触れさせないようにすることができる。従って、第２半導体層における意図しないエッチングの進行（即ち、増速エッチ）を防ぐことができ、ＳＯＩ構造のさらなる大面積化が可能となる。
【０００９】
〔請求項２〕  発明２の半導体装置の製造方法は、発明１の半導体装置の製造方法において、前記支持体を形成する前に、前記第２半導体層の前記第２溝側の周縁部をエッチングして段差部を形成する工程、をさらに含み、前記支持体を形成する工程では、当該支持体を前記段差部を埋め込む形状に形成することを特徴とするものである。
このような方法によれば、第２半導体層の第２溝に面する側面は段差部の側壁となり、第１半導体層の第２溝側の周縁部（即ち、段差の底面）に支持体を載せることができるので、当該側面（即ち、側壁）を支持体で覆うことが容易である。
【００１０】
〔請求項３〕  発明３の半導体装置の製造方法は、半導体基板上に第１半導体層及び第２半導体層を順次、積層する工程と、前記第１半導体層と前記第２半導体層との第１境界部分に所定の元素をイオン注入し、熱処理して第１保護層を形成する工程と、前記第１半導体層及び前記第２半導体層を貫く第１溝を前記半導体基板上に形成する工程と、前記第２半導体層を支持する支持体を前記第１溝内から前記第２半導体層上にかけて形成する工程と、前記第１溝とは異なる位置で、前記第１半導体層の側面を露出させる第２溝を前記半導体基板上に形成する工程と、前記第２溝を介して前記第１半導体層を選択的にエッチングすることによって、前記半導体基板と前記第２半導体層との間に空洞部を形成する工程と、前記空洞部内に埋め込み酸化膜を形成する工程と、を含むことを特徴とするものである。
【００１１】
このような方法によれば、第１半導体層をエッチングして空洞部を形成する際に、空洞部の真上に位置する第２半導体層の裏面（即ち、下面）を第１保護層で保護することができ、当該裏面にエッチング液等を触れさせないようにすることができる。従って、第２半導体層における増速エッチを防ぐことができ、ＳＯＩ構造のさらなる大面積化が可能となる。
【００１２】
〔請求項４〕  発明４の半導体装置の製造方法は、発明３の半導体装置の製造方法において、前記半導体基板と前記第１半導体層との第２境界部分に前記元素をイオン注入し、熱処理して第２保護層を形成する工程、をさらに含むことを特徴とするものである。
このような方法によれば、第１半導体層をエッチングして空洞部を形成する際に、空洞部の真下に位置する半導体基板の表面（即ち、上面）を第２保護層で保護することができ、当該表面にエッチング液等を触れさせないようにすることができる。
【００１３】
〔請求項５〕  発明５の半導体装置の製造方法は、半導体基板上に第１半導体層及び第２半導体層を順次、積層する工程と、前記第１半導体層と前記第２半導体層との第１境界部分に所定の元素をイオン注入し、熱処理して第１保護層を形成する工程と、前記第１半導体層及び前記第２半導体層を貫く第１溝を前記半導体基板上に形成する工程と、前記第２半導体層を支持する支持体を前記第１溝内から前記第２半導体層上にかけて形成する工程と、前記第１溝とは異なる位置で、前記第１半導体層の側面を露出させる第２溝を前記半導体基板上に形成する工程と、前記第２溝を介して前記第１半導体層を選択的にエッチングすることによって、前記半導体基板と前記第２半導体層との間に空洞部を形成する工程と、前記空洞部内に埋め込み酸化膜を形成する工程と、を含み、前記支持体を形成する工程では、当該支持体を前記第２半導体層の前記第２溝に面する側面を覆う形状に形成する、ことを特徴とするものである。
【００１４】
このような方法によれば、第２溝を介して第１半導体層をエッチングして空洞部を形成する際に、第２半導体層の第２溝に面する側面を支持体で保護すると共に、空洞部の真上に位置する第２半導体層の裏面を第１保護層で保護することができる。従って、第２半導体層の上記側面や裏面にエッチング液等を触れさせないようにすることができ、第２半導体層における増速エッチを防ぐことができる。これにより、ＳＯＩ構造のさらなる大面積化が可能となる。
【００１５】
〔請求項６〕  発明６の半導体装置の製造方法は、発明１から発明５の何れか一の半導体装置の製造方法において、前記支持体はシリコン窒化膜からなることを特徴とするものである。ここで、本発明の「第１半導体層」は例えばＳｉＧｅであり、「第２半導体層」は例えばＳｉである。ＳｉＧｅのエッチングには例えばフッ硝酸溶液を使用する。上述したように、本発明者による実験結果によれば、フッ硝酸溶液を用いたエッチング工程において、ＳｉＮ膜のエッチングレートはＳｉＧｅやＳｉと比べて（経過時間の長さに関わりなく）極めて低い。
このような方法によれば、空洞部を形成する際に支持体はほとんどエッチングされないので、エッチング時間が比較的長いような場合でも、第２半導体層の支持体で覆われている部分（例えば、第２半導体層の第２溝に面する側面等）にエッチング液等を触れさせないようにすることができる。
【００１６】
〔請求項７〕  発明７の半導体装置の製造方法は、発明３から発明６の何れか一の半導体装置の製造方法において、前記元素は窒素であることを特徴とするものである。このような方法によれば、第１、第２保護層としてＳｉＮ膜を形成することができる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施の形態を添付図面を参照して説明する。
図１〜図８は、本発明の実施の形態に係る半導体装置の製造方法を示す図であり、図１（ａ）〜図８（ａ）は平面図、図１（ｂ）〜図８（ｂ）は図１（ａ）〜図８（ａ）をＸ１−Ｘ´１〜Ｘ８−Ｘ´８線でそれぞれ切断したときの断面図、図１（ｃ）〜図８（ｃ）は図１（ａ）〜図８（ａ）をＹ１−Ｙ´１〜Ｙ８−Ｙ´８線でそれぞれ切断したときの断面図である。
【００１８】
図１（ａ）〜（ｃ）において、まず始めに、Ｓｉ基板１上にＳｉＯ2膜２を形成する。このＳｉＯ2膜２は、例えば熱酸化又はＣＶＤ法によって形成する。次に、例えばフォトリソグラフィー及びドライエッチング技術によってＳｉＯ2膜２をパターニングし、後の工程でＢＯＸ層を形成する領域のＳｉ基板１表面をＳｉＯ2膜２下から露出させる。そして、ＳｉＯ2膜２下から露出したＳｉ基板１の表面に単結晶構造のシリコンゲルマニウム（ＳｉＧｅ）層３を選択エピタキシャル成長させ、このＳｉＧｅ層３の表面に単結晶構造のＳｉ層５を選択エピタキシャル成長させる。
【００１９】
なお、ここでは、ＳｉＧｅ層３を形成する前に、Ｓｉ基板１表面に図示しない単結晶構造のシリコンバッファ（Ｓｉ−ｂｕｆｆｅｒ）層を薄く選択エピタキシャル成長させ、その上にＳｉＧｅ層３及びＳｉ層５を順次エピタキシャル成長させても良い。エピタキシャル成長法で形成される半導体膜の膜質は、その被成膜面（即ち、下地）の結晶状態に強く影響されるので、Ｓｉ基板１上にＳｉＧｅ層３を直接形成するのではなく、Ｓｉ基板１表面よりも結晶欠陥の少ないＳｉ−ｂｕｆｆｅｒ層上にＳｉＧｅ層３を形成することで、ＳｉＧｅ層３の膜質向上（例えば、結晶欠陥の低減など）を図ることができる。
【００２０】
次に、図２（ａ）〜（ｃ）に示すように、Ｓｉ層５とＳｉＧｅ層３との界面（以下、「Ｓｉ／ＳｉＧｅ界面」ともいう。）、及び、ＳｉＧｅ層３とＳｉ基板１との界面（以下、「ＳｉＧｅ／基板界面」ともいう。）にそれぞれ窒素（Ｎ）をイオン注入する。ここでは、例えば、窒素の注入エネルギーを調整して、ＳｉＧｅ／基板界面に窒素の注入ピーク（即ち、Ｒｐ：ｐｒｏｊｅｃｔ  ｒａｎｇｅ）が重なるように１回目のイオン注入を行い、続いて、Ｓｉ／ＳｉＧｅ界面に注入ピークが重なるように２回目のイオン注入を行う。例えば、１回目のイオン注入と２回目のイオン注入は、イオン注入装置からウエーハをアンロードすることなく、連続して行う。
【００２１】
次に、Ｓｉ基板１に熱処理を施してＳｉの窒化を促し、ＳｉＧｅ／基板界面にＳｉＮ膜７を形成すると共に、Ｓｉ／ＳｉＧｅ界面にＳｉＮ膜９を形成する。なお、これらＳｉＮ膜７、９を形成するための熱処理（以下、「１ｓｔアニール」ともいう。）は、後で説明する２ｎｄアニールと兼用で行ってもよい。即ち、図２（ａ）〜（ｃ）では窒素のイオン注入のみを行い、１ｓｔアニールは行わない。そして、図５（ａ）〜（ｃ）で（Ｓｉ基板に対する窒素のイオン注入を終了した後で）１ｓｔアニールと２ｎｄアニールとを兼用で行い、これにより、ＳｉＮ膜７、９を形成するようにしても良い。
【００２２】
次に、例えば、ＢＨＦ等の希フッ酸溶液を用いてＳｉＯ2膜２をエッチングし、除去する。これにより、図３（ａ）〜（ｃ）に示すように、Ｓｉ層５の左右両側（即ち、Ｘ軸方向の両側）に、支持体保持用の溝ｈが現れる。また、図３（ａ）〜（ｃ）に示すように、Ｓｉ層５の上下両側（即ち、Ｙ軸方向の両側）においても、ＳｉＮ膜７が露出する。このＳｉ層５の上下両側は、ＳｉＧｅ除去用の溝となる領域である。
次に、Ｓｉ層５に対してアクティブのパターニングを行う。ここでは、例えばフォトリソグラフィー及びドライエッチング技術によって、Ｓｉ層５の上下両側の周縁部をエッチングし、除去する。これにより、Ｓｉ基板１上にＳｉ層５からなるアクティブ領域を画定すると共に、このアクティブ領域の平面視による上下両側に段差部１０を形成する。
【００２３】
次に、溝ｈや段差部１０が埋め込まれ、且つＳｉ層５が覆われるように、Ｓｉ基板１上の全面にＳｉＮ膜を形成する。このＳｉＮ膜は、例えばＣＶＤ法で形成する。ＳｉＮ膜の膜厚は例えば２００〜６００ｎｍ程度である。次に、例えばフォトリソグラフィー及びドライエッチング技術によって、ＳｉＮ膜をパターニングし、Ｓｉ層５上、段差部１０及び溝ｈ内にＳｉＮ膜を残すと共に、それ以外の領域からＳｉＮ膜を除去する。これにより、図４（ａ）〜（ｃ）に示すように、ＳｉＮ膜からなる支持体２１を形成すると共に、その平面視による上下両側にＳｉＧｅ除去用の溝Ｈを形成する。また、このパターニング工程では、支持体２１下から露出するＳｉＮ膜７もエッチング雰囲気に晒されて、除去される。
【００２４】
次に、図５（ａ）〜（ｃ）に示すように、Ｓｉ基板１の全面に窒素（Ｎ）をイオン注入する。ここでは、例えば、窒素の注入エネルギーを弱めに調整して、支持体２１下から露出しているＳｉ基板１表面にＲｐが重なるようにイオン注入を行う。そして、Ｓｉ基板１に熱処理（即ち、２ｎｄアニール）を施してＳｉの窒化を促し、支持体２１下から露出しているＳｉ基板１表面にＳｉＮ膜１１を形成する。なお、このイオン注入工程では、支持体２１によってＳｉ層５は厚く覆われているので、Ｓｉ層５表面に窒素は到達しない。
次に、溝Ｈを介して例えばフッ硝酸溶液をＳｉＧｅ層３の側面に接触させて、ＳｉＧｅ層３を選択的にエッチングして除去する。これにより、図６（ａ）及び（ｂ）に示すように、Ｓｉ層５とＳｉ基板１との間に空洞部２５を形成する。空洞部２５の形成途中から、Ｓｉ層５はその上面と側面とが支持体２１によって支えられることとなる。
【００２５】
ここで、本実施の形態では、Ｓｉ層５の溝Ｈに面した側面（即ち、段差部の側壁）５ａはＳｉＮ膜からなる支持体２１で隙間無く覆われており、且つ、Ｓｉ層５の裏面はＳｉＮ膜９によって隙間無く覆われている。つまり、Ｓｉ層５は、ＳｉＮ膜からなる支持体２１とＳｉＮ膜９とによって完全に覆われている。また、上述したように、本発明者の実験結果から、ＳｉＮのフッ硝酸に対するエッチング耐性はＳｉやＳｉＯ2と比べて極めて高いことが確認されている。従って、空洞部２５を形成する工程の最初から最後まで、Ｓｉ層５をＳｉＮで覆って保護することができ、Ｓｉ層５にフッ硝酸溶液を触れさせないようすることができる。また、同様に、Ｓｉ基板１の表面もＳｉＮ膜７、９によって覆われているので、当該表面をフッ硝酸溶液に触れさせないようにすることができる。
【００２６】
次に、例えば熱リン酸溶液を用いたウェットエッチングによって、ＳｉＮ膜７、９、１１をエッチングして、除去する。このとき、支持体２１も同じエッチングレートで削られてしまうが、ＳｉＮ膜７、９、１１と比べて支持体２１は厚く形成されているので、ＳｉＮ膜７、９、１１の膜厚に合わせてそのエッチング時間を調整する（即ち、熱リン酸溶液によるエッチング時間を、ＳｉＮ膜７、９、１１の完全除去に必要な最小限の時間とする）ことで、支持体２１をほぼそのままの形で残すことができる。このようにして、図７（ａ）〜（ｃ）に示すように、空洞部２５内にＳｉ層５裏面とＳｉ基板１表面を露出させる。
【００２７】
次に、Ｓｉ基板１を酸素（Ｏ2）等の酸化雰囲気中に配置し、空洞部２５内に露出しているＳｉ基板１表面及びＳｉ層５裏面をそれぞれ熱酸化する。これにより、図８（ａ）〜（ｃ）に示すように、空洞部内にＳｉＯ2膜（即ち、ＢＯＸ層）３０を形成する。
ＢＯＸ層３０を形成した後は、例えば、Ｓｉ基板１の上方全面にＳｉＯ2膜（図示せず）を厚く形成して溝Ｈ等を埋め込む。このＳｉＯ2膜の形成は例えばＣＶＤ法で行う。次に、このＳｉＯ2膜を例えばＣＭＰにより平坦化する。この平坦化の工程では、ＳｉＮ膜からなる支持体２１をＣＭＰ処理のストッパーとして機能させることもできる。次に、Ｓｉ層５上を覆っている支持体２１を例えば熱リン酸溶液等でウェットエッチングする。
【００２８】
これにより、Ｓｉ層（即ち、ＳＯＩ層）５上から支持体２１が完全に取り除かれて、素子領域のＳｉ基板１上に、ＢＯＸ層３０及びＳＯＩ層５からなるＳＯＩ構造が完成する。素子領域以外のＳｉ基板１上にはＳｉＯ2膜や支持体２１等が埋め込まれており、この部分が素子分離層として機能する。その後、周知のＣＭＯＳプロセスを用いて、ＳＯＩ層５や、ＳＯＩ構造が形成された領域以外の領域（即ち、バルク領域）のＳｉ基板１にＭＯＳトランジスタ等（図示せず）を形成する。
【００２９】
このように、本発明の実施の形態に係る半導体装置の製造方法によれば、ＳｉＧｅ層３をウェットエッチングして空洞部２５を形成する際に、Ｓｉ層５の溝Ｈに面する側面５ａを支持体２１で保護すると共に、空洞部２５の真上に位置するＳｉ層５の裏面をＳｉＮ膜９で保護することができる。従って、Ｓｉ層５の上記側面５ａや裏面にフッ硝酸溶液を触れさせないようにすることができ、Ｓｉ層５における増速エッチを防ぐことができる。これにより、ＳＯＩ構造のさらなる大面積化が可能となる。
【００３０】
また、この実施形態では、空洞部２５内に面するＳｉ基板１の表面と、支持体２１下から露出しているＳｉ基板１の表面とにそれぞれＳｉＮ膜７、１１を形成しているので、ＳＯＩ領域及びバルク領域の両方でＳｉ基板１表面の増速エッチングを防ぐことができる。特に、バルク領域のＳｉ基板１表面が増速エッチングされずに済むので、当該表面における段差等の形成を防止することができ、バルク領域に形成されるＭＯＳトランジスタ（即ち、バルクトランジスタ）の歩留まり向上や、信頼性向上に寄与することができる。
【００３１】
この実施の形態では、Ｓｉ基板１が本発明の「半導体基板」に対応し、ＳｉＧｅ層３が本発明の「第１半導体層」に対応し、Ｓｉ層（ＳＯＩ層）５が本発明の「第２半導体層」に対応している。また、Ｓｉ／ＳｉＧｅ界面が本発明の「第１境界部分」に対応し、ＳｉＧｅ／基板界面が本発明の「第２境界部分」に対応している。さらに、ＳｉＮ膜９が本発明の「第１保護層」に対応し、ＳｉＮ膜７が本発明の「第２保護層」に対応している。また、溝ｈが本発明の「第１溝」に対応し、溝Ｈが本発明の「第２溝」に対応している。さらに、ＳｉＯ2膜（ＢＯＸ層）３０が本発明の「埋め込み酸化膜」に対応している。
【００３２】
なお、この実施の形態では、下記Ａ）〜Ｄ）の全てを行う場合について説明した。
Ａ）Ｓｉ層５の側面５ａを支持体２１で覆う
Ｂ）Ｓｉ層５の裏面をＳｉＮ膜９で覆う
Ｃ）Ｓｉ基板１の表面をＳｉＮ膜７で覆う
Ｄ）（バルク領域の）Ｓｉ基板１の表面をＳｉＮ膜１１で覆う
【００３３】
しかしながら、本発明では必ずしも、上記Ａ〜Ｄの全てを行う必要はない。もちろん、上記Ａ〜Ｄの全てを行うことが最良の形態ではあるが、例えば、Ａ及びＢのみを行った場合でも、Ｓｉ層５における増速エッチングを防ぐことが可能である。また、Ａのみを行った場合は、Ｓｉ層５の溝Ｈに面した側面５ａにおける増速エッチングを防ぐことができ、Ｂのみを行った場合は、Ｓｉ層５の裏面における増速エッチングを防ぐことができるので、それぞれの場合ごとに増速エッチの防止効果がある。
【００３４】
また、上記の実施形態では、Ｓｉ／ＳｉＧｅ界面の全面に窒素をイオン注入してＳｉＮ膜９を形成する場合について説明したが、このイオン注入は必ずしも全面でなくても良い。本発明者による観察によれば、Ｓｉ層５の裏面では、特に溝Ｈに近い部分ほどＳｉがエッチングされる傾向があるので、この部分のみをＳｉＮ膜９で覆うようにしても良い。即ち、図９（ａ）〜（ｃ）に示すように、溝Ｈとなる領域に近い側の、Ｓｉ層５の周縁部のみをフォトレジストＲの下から露出させ、それ以外の部分をフォトレジストＲで覆う。そして、この状態で窒素をイオン注入し、上記周縁部のＳｉ／ＳｉＧｅ界面にのみにＳｉＮ膜９を形成する。このような方法によれば、Ｓｉ層５裏面のうちの、特にエッチングされ易い部分をＳｉＮ膜９で覆って保護することができ、（図１０に示したように、ＳｉＮは非常に高いフッ硝酸耐性を有するので）この部分における増速エッチを防ぐことができる。
【００３５】
さらに、上記の実施形態では、ＳｉＧｅ層３及びＳｉ層５を成膜してから、Ｓｉ／ＳｉＧｅ界面及びＳｉＧｅ／基板界面にそれぞれ窒素を連続でイオン注入する場合について説明したが、これらのイオン注入は必ずしも連続で行う必要はない。例えば、ＳｉＧｅ層３を形成してからＳｉＧｅ／基板界面に窒素をイオン注入し、次に、Ｓｉ層５を成膜してからＳｉ／ＳｉＧｅ界面に窒素をイオン注入しても良い。このような方法であっても、上記の両界面にそれぞれＳｉＮ膜７、９を形成することができる。
【図面の簡単な説明】
【００３６】
【図１】実施の形態に係る半導体装置の製造方法を示す図（その１）。
【図２】実施の形態に係る半導体装置の製造方法を示す図（その２）。
【図３】実施の形態に係る半導体装置の製造方法を示す図（その３）。
【図４】実施の形態に係る半導体装置の製造方法を示す図（その４）。
【図５】実施の形態に係る半導体装置の製造方法を示す図（その５）。
【図６】実施の形態に係る半導体装置の製造方法を示す図（その６）。
【図７】実施の形態に係る半導体装置の製造方法を示す図（その７）。
【図８】実施の形態に係る半導体装置の製造方法を示す図（その８）。
【図９】半導体装置の製造方法の他の例を示す図。
【図１０】ＳｉＮのエッチング耐性を示す図。
【図１１】Ｓｉの増速エッチを示す図。
【符号の説明】
【００３７】
１  Ｓｉ基板、３  ＳｉＧｅ層、５  Ｓｉ層（ＳＯＩ層）、５ａ  （Ｓｉ層５の溝Ｈに面する）側面、７、９、１１  ＳｉＮ膜、１０  段差部、２１  支持体、２５  空洞部、３０  ＳｉＯ2膜（ＢＯＸ層）、ｈ  （支持体保持用の）溝、Ｈ  （ＳｉＧｅ除去用の）溝、Ｒ  フォトレジスト
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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