(57)【要約】【課題】フラッシュ型のＡ／Ｄ変換器において回路規模および消費電力の低減を図る。【解決手段】閾値電圧を異ならせた複数のトランジスタＮ０〜Ｎｎを並列に並べて、複数のトランジスタＮ０〜Ｎｎの各ゲートにアナログ入力信号を供給し、各トランジスタＮ０〜Ｎｎの出力信号をエンコードすることによってデジタル出力信号を得ることにより、少なくとも２つのトランジスタから成るコンパレータを並列に接続する従来例に比べて、トランジスタの使用数が半分で済むようにし、しかも基準電圧発生回路を設ける必要もなくす。【選択図】        図１
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【特許請求の範囲】
【請求項１】
閾値電圧を異ならせた複数のトランジスタを電源とグランドとの間に並列に接続し、上記複数のトランジスタの各ゲートにアナログ入力信号を供給するように成された並列回路部と、
上記複数のトランジスタの出力信号をエンコードしてデジタル出力信号を得るエンコード回路部とを備えたことを特徴とするアナログ−デジタル変換器。
【請求項２】
上記複数のトランジスタはＮチャネルＭＯＳトランジスタであることを特徴とする請求項１に記載のアナログ−デジタル変換器。
【請求項３】
上記ＮチャネルＭＯＳトランジスタに関する回路パラメータを異ならせることによって、上記複数のトランジスタの閾値電圧を異ならせたことを特徴とする請求項２に記載のアナログ−デジタル変換器。
【請求項４】
上記複数のトランジスタはＰチャネルＭＯＳトランジスタであることを特徴とする請求項１に記載のアナログ−デジタル変換器。
【請求項５】
上記ＰチャネルＭＯＳトランジスタのバックゲートに供給する電圧値を異ならせることによって、上記複数のトランジスタの閾値電圧を異ならせたことを特徴とする請求項４に記載のアナログ−デジタル変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はアナログ−デジタル変換器に関し、特に、フラッシュ型のＡ／Ｄ変換器に用いて好適なものである。
【背景技術】
【０００２】
近年、アナログ−デジタル混載のシステムＬＳＩにおけるアナログ回路の低電圧化の進展に伴って、オペアンプを使用しないＡ／Ｄ変換器の開発が盛んに行われている。その代表例にフラッシュ型（並列型）のＡ／Ｄ変換器がある。フラッシュ型は、図３に示すように、多数のコンパレータ５１を並列に並べて、アナログ入力信号の電圧値Ｖｉｎを複数の基準電圧値ＶＲ０〜ＶＲｎと一斉に比較し、アナログ入力電圧Ｖｉｎがどの基準電圧ＶＲ０〜ＶＲｎと一致するかを一瞬のうちに判定していくものである（例えば、特許文献１，２参照）。
【特許文献１】特開平５−１９９１１６号公報
【特許文献２】特開平９−８３３１６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
フラッシュ型のＡ／Ｄ変換器は、アナログ入力信号のレベルを一発の動作で判定するため、高速化には向いている。しかしながら、図３に示すように、多数のコンパレータ５１を設けるとともに、複数の抵抗Ｒを直列に接続した基準電圧発生回路５２も設ける必要がある。例えば１０ビットでは１０２３個のコンパレータ５１と１０２３個の抵抗Ｒとが必要で、２つの入力を比較するコンパレータ５１は少なくとも４個のトランジスタを組み合わせた構成であるため、最低でも４０９２個ものトランジスタが必要となる。そのため、回路規模および消費電力が増大するという問題があった。
【０００４】
本発明は、このような問題を解決するために成されたものであり、フラッシュ型のＡ／Ｄ変換器において回路規模および消費電力の低減を図ることを目的とする。
【課題を解決するための手段】
【０００５】
上記した課題を解決するために、本発明では、閾値電圧を異ならせた複数のトランジスタを並列に並べて、複数のトランジスタの各ゲートにアナログ入力信号を供給し、各トランジスタの出力信号をエンコードすることによってデジタル出力信号を得るようにしている。
【発明の効果】
【０００６】
このように構成した本発明によれば、ゲートに供給されるアナログ入力電圧が閾値電圧より小さいトランジスタはオフ、閾値電圧より大きいトランジスタはオンとなる。これにより、どのトランジスタがオフまたはオンとなるかによってアナログ入力信号の電圧レベルが判定され、その電圧レベルに応じたデジタル出力信号が得られるようになる。少なくとも２つのトランジスタから成るコンパレータを並列に接続する従来例に比べて、電圧レベル判定用のトランジスタの使用数は半分で済む。このため、回路規模および消費電力の低減を図ることができる。
【発明を実施するための最良の形態】
【０００７】
以下、本発明の一実施形態を図面に基づいて説明する。図１は、本実施形態によるフラッシュ型Ａ／Ｄ変換器の構成例を示す図である。図１に示すように、本実施形態によるフラッシュ型Ａ／Ｄ変換器は、並列回路部１およびエンコーダ２（本発明のエンコード回路部に相当）を備えている。
【０００８】
並列回路部１は、閾値電圧を異ならせた複数のトランジスタＮ０，Ｎ１，Ｎ２，・・・，Ｎｎを電源ＶＤＤとグランドＧＮＤとの間に並列に接続して構成されている。また、各トランジスタＮ０〜Ｎｎと電源ＶＤＤとの間には、抵抗Ｒ０〜Ｒｎが接続されている。ここで、複数のトランジスタＮ０〜ＮｎはＮチャネルＭＯＳトランジスタで構成されている。また、各トランジスタＮ０〜Ｎｎの閾値電圧は、当該トランジスタに関する回路パラメータ、例えばゲート長Ｌやゲート幅Ｗを異ならせることによって調整している。
【０００９】
各トランジスタＮ０〜Ｎｎの閾値電圧をそれぞれＶＴ０，ＶＴ１，ＶＴ２，・・・，ＶＴｎとした場合、例えばＶＴ０＜ＶＴ１＜ＶＴ２＜・・・＜ＶＴｎとなるように各トランジスタＮ０〜Ｎｎの閾値電圧を調整する。そして、このように閾値電圧を異ならせたトランジスタＮ０〜Ｎｎの各ゲートにアナログ入力信号を供給する。このようにすると、ゲートに供給されるアナログ入力電圧Ｖｉｎが閾値電圧より小さいトランジスタはオフ、閾値電圧より大きいトランジスタはオンとなる。
【００１０】
エンコーダ２は、各トランジスタＮ０〜Ｎｎの出力信号をエンコードしてデジタル出力信号を得る。すなわち、各トランジスタＮ０〜Ｎｎより出力される信号の電圧値Ｖ０〜Ｖｎは、トランジスタＮ０〜Ｎｎがオンかオフかによってハイレベルまたはロウレベルの何れかとなっている。エンコーダ２は、各トランジスタＮ０〜Ｎｎの出力信号のどの電圧値がハイレベルでどの電圧値がロウレベルとなっているかに応じて、所定ビットのデジタル信号を発生する。
【００１１】
以上詳しく説明したように、本実施形態では、閾値電圧を異ならせた複数のトランジスタＮ０〜Ｎｎを並列に並べて、複数のトランジスタＮ０〜Ｎｎの各ゲートにアナログ入力信号を供給し、各トランジスタＮ０〜Ｎｎの出力信号をエンコードすることによってデジタル出力信号を得るようにしている。このような構成によれば、少なくとも２つのトランジスタから成るコンパレータを並列に接続する従来のフラッシュ型Ａ／Ｄ変換器に比べて、トランジスタの使用数は半分で済み、基準電圧発生回路も設ける必要がない。このため、回路規模および消費電力の低減を図ることができる。
【００１２】
なお、上記実施形態では、負荷として抵抗Ｒ０〜Ｒｎを用いる例について説明したが、定電流回路を用いても良い。
【００１３】
また、上記実施形態では、複数のトランジスタとしてＮチャネルＭＯＳトランジスタを用いる例について説明したが、ＰチャネルＭＯＳトランジスタとしても良い。この場合におけるＰＭＯＳトランジスタの閾値電圧も、当該トランジスタに関する回路パラメータ、例えばゲート長Ｌやゲート幅Ｗを異ならせることによって調整することが可能である。または、ＰチャネルＭＯＳトランジスタのバックゲートに供給する電圧値を異ならせることによって、各トランジスタの閾値電圧を異ならせるようにすることも可能である。
【００１４】
図２は、ＰチャネルＭＯＳトランジスタを用いたフラッシュ型Ａ／Ｄ変換器の構成例を示す図である。図２に示すフラッシュ型Ａ／Ｄ変換器は、並列回路部１１、エンコーダ１２（本発明のエンコード回路部に相当）および基準電圧発生回路１３を備えている。
【００１５】
並列回路部１１は、閾値電圧を異ならせた複数のＰＭＯＳトランジスタＰ０，Ｐ１，Ｐ２，・・・，Ｐｎを電源ＶＤＤとグランドＧＮＤとの間に並列に接続して構成されている。各トランジスタＰ０〜ＰｎとグランドＧＮＤとの間には抵抗Ｒ０〜Ｒｎが接続されている。各トランジスタＰ０〜Ｐｎの閾値電圧をそれぞれＶＴ０，ＶＴ１，ＶＴ２，・・・，ＶＴｎとした場合、例えばＶＴ０＜ＶＴ１＜ＶＴ２＜・・・＜ＶＴｎとなるように各トランジスタＰ０〜Ｐｎの閾値電圧を調整する。
【００１６】
ここで、各トランジスタＰ０〜Ｐｎの閾値電圧は、当該トランジスタＰ０〜Ｐｎのバックゲートに供給する電圧値を異ならせることによって調整している。バックゲートに供給する電圧値は、基準電圧発生回路１３によって発生する。基準電圧発生回路１３は、複数の抵抗Ｒを直列接続して構成されており、各抵抗の入出力タップから値の異なる電圧が取り出され、それぞれが各トランジスタＰ０〜Ｐｎのバックゲートに供給されるようになっている。
【００１７】
このように閾値電圧を異ならせたトランジスタＰ０〜Ｐｎの各ゲートにアナログ入力信号を供給する。このようにすると、ゲートに供給されるアナログ入力電圧Ｖｉｎが閾値電圧より小さいトランジスタはオフ、閾値電圧より大きいトランジスタはオンとなる。エンコーダ１２は、各トランジスタＰ０〜Ｐｎの出力信号をエンコードしてデジタル出力信号を得る。
【００１８】
図２のように構成した場合、少なくとも２つのトランジスタから成るコンパレータを並列に接続する従来のフラッシュ型Ａ／Ｄ変換器に比べて、トランジスタの使用数は半分で済む。このため、回路規模および消費電力の低減を図ることができる。
【００１９】
その他、上記実施形態は、何れも本発明を実施するにあたっての具体化の一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその精神、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
【産業上の利用可能性】
【００２０】
本発明は、複数のトランジスタによってアナログ入力信号の電圧値を複数の異なる電圧値と一斉に比較するフラッシュ型のＡ／Ｄ変換器に用いて好適なものである。
【図面の簡単な説明】
【００２１】
【図１】本実施形態によるフラッシュ型Ａ／Ｄ変換器の構成例を示す図である。
【図２】本実施形態によるフラッシュ型Ａ／Ｄ変換器の他の構成例を示す図である。
【図３】従来のフラッシュ型Ａ／Ｄ変換器の構成を示す図である。
【符号の説明】
【００２２】
１，１１  並列回路部
２，１２  エンコーダ
１３  基準電圧発生回路
【図１】
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【図２】
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【図３】
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