(57)【要約】【課題】回路の簡易化及びデータ入出力のタイミングの自由度を高くすることができる半導体集積回路装置を提供する。【解決手段】ＩＯコンフィグレーション・ブロック１０４は、入力グループＰＯＲＴ−Ａを外部ピンの先頭にピン番号の正順に割り当て、出力グループＰＯＲＴ−Ｂを外部ピンの後尾にピン番号の逆順に割り当て、余った外部ピンにその他の機能グループＯＰＴＩＯＮの信号を割り当て、その他の機能グループＯＰＴＩＯＮの信号より入力グループＰＯＲＴ−Ａの信号を優先して割り当てる。【選択図】図１
2008193301.tif 000002
【特許請求の範囲】
【請求項１】
複数の外部ピンを備え、複数の動作モードで動作する半導体集積回路装置において、
複数の信号を機能毎に複数のグループに分け、各グループ内の複数の信号を前記複数の外部ピンに使用優先順位を予め定めて割り当てる入出力割当手段を備え、
前記入出力割当手段は、前記グループのうち第一のグループを前記外部ピンの先頭に割り当て、第二のグループを前記外部ピンの後尾に割り当てることを特徴とする半導体集積回路装置。
【請求項２】
請求項１に記載の半導体集積回路装置において、
前記グループ内の信号の数は、前記動作モードに応じて変化することを特徴とする半導体集積回路装置。
【請求項３】
請求項１に記載の半導体集積回路装置において、
前記入出力割当手段は、前記第一のグループの信号を前記外部ピンに付されたピン番号の正順に割り当て、前記第二のグループの信号を前記外部ピンに付されたピン番号の逆順に割り当てることを特徴とする半導体集積回路装置。
【請求項４】
請求項１に記載の半導体集積回路装置において、
前記入出力割当手段は、前記第一のグループと前記第二のグループの信号を割り当てたあとで割り当てのない出力ピンがあるとき、前記グループのうち第三のグループの信号を前記割り当てのない出力ピンに割り当てることを特徴とする半導体集積回路装置。
【請求項５】
請求項４に記載の半導体集積回路装置において、
前記入出力割当手段は、前記第三のグループの信号より前記第一のグループの信号を優先して、又は、前記第三のグループの信号より前記第二のグループの信号を優先して前記出力ピンに割り当てることを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体集積回路装置に関し、特にディジタル複写機の画像処理用の半導体集積回路装置に関する。
【背景技術】
【０００２】
従来、例えばディジタル複写機の画像処理に用いられる半導体集積回路装置では、画像処理ブロックが、複数の画像フォーマットに対応可能となっている。このような複数の画像フォーマットに対応して、半導体集積回路装置への画像データの入力あるいは半導体集積回路装置からの画像データの出力に対しては、例えば図４に示すように複数の動作モード（以下、単にモードとする）を選択できる。ここで、図４（ａ）は画像データの入力時（図中、Ｉｎｐｕｔと記す）に選択できるモードを示すモード表であり、図４（ｂ）は画像データの出力時（図中、Ｏｕｔｐｕｔと記す）に選択できるモードを示すモード表である。
【０００３】
まず、図４（ａ）に示すように、画像データの入力時は、４ビットまたは８ビットの画素データを１〜４ラインまで同時に入力できる。すなわち、同時に入力できる画素データのトータルのビット幅は４ビットから１６ビットとなる。これらに対応し、入力時に選択できるモードは４Ａから１６Ｂまでの５種類となる。
【０００４】
一方、図４（ｂ）に示すように、画像データの出力時は、２ビットまたは４ビットの画素データを１〜４ラインまで同時に出力できる。すなわち、同時に出力できる画素データのトータルのビット幅は、４ビットまたは８ビットとなる。これらに対応し、出力時に選択できるモードは４Ａから８Ｂまでの４種類となる。
【０００５】
このように、画像データの入力時に５つのモード、出力時に４つのモードを選択できる場合、入力時と出力時のトータルのビット幅に着目すると、入力と出力のモードの全組合せは６通りになる。図５は、入力時の５つのモードと出力時の４つのモードの６通りの組合せを、半導体集積回路装置の外部ピンを仮想的に１次元的に見たてて対応させたときの表である。この表では、半導体集積回路装置の外部ピンをピン番号１からピン番号２８まで仮想的に一次元に割り当てている。図５に示すように、画像処理を行うときの画像データの入力ＰＯＲＴ−Ａを、ＰＯＲＴ−Ａ１からトータルのビット幅分、ピン番号の若い順すなわち１番から順に対応させて割り当てる。そして、画像データの出力ＰＯＲＴ−ＢをＰＯＲＴ−Ｂ１から順に、入力データに割り当てたピン番号に連続して、順に対応させて割り当てる。ここで、一例として図５のＭｏｄｅ０で説明する。Ｍｏｄｅ０は、入力時のモードとして４Ａを選択し（図４（ａ）参照）、出力時のモードとして８Ａまたは８Ｂを選択した（図４（ｂ）参照）場合である。Ｍｏｄｅ０では、ピン番号１にＰＯＲＴ−Ａ１を割り当てて、トータルのビット幅４ビットを順に対応させる。すなわち、ピン番号４にはＰＯＲＴ−Ａ４が割り当てられる。連続してピン番号５に出力データのＰＯＲＴ−Ｂ１を割り当てて、トータルのビット幅８ビットを順に対応させる。すなわち、ピン番号１４にはＰＯＲＴ−Ｂ８が割り当てられる。
【０００６】
また、画像データの入出力を割り当てたあと、余った外部ピンには、他の機能ＯＰＴＩＯＮを順に割り当てている。Ｍｏｄｅ０の場合は、ピン番号１５からピン番号２８に、ＯＰＴＩＯＮ１からＯＰＴＩＯＮ１２を割り当てている。
【０００７】
また、例えば、特許文献１に係る発明では、高速回路と、低速回路の使い分けのために、外部ピンを切替えて使う構成が開示されている。
【特許文献１】特開２００２−３５２５８５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、従来例では、入力データ用、出力データ用の順に、半導体集積回路装置の外部ピンを割り当てているために、外部ピンへの割り当ての選択肢が多くなる。例えば、出力する画素データのＰＯＲＴ−Ｂ１に着目すると（図５中、網かけ表示部分）、次のようになる。すなわち、Ｍｏｄｅ０とＭｏｄｅ３ではピン番号５、Ｍｏｄｅ１とＭｏｄｅ４ではピン番号１１、Ｍｏｄｅ２とＭｏｄｅ５ではピン番号２１となり、出力する１つの画素データに対して、３通りのピン番号の選択肢がある。一方、ピン番号１１に着目すると、１つのピン番号に対して、次のような４とおりのデータの選択肢がある。すなわち、Ｍｏｄｅ０では出力する画素データＰＯＲＴ−Ｂ５、Ｍｏｄｅ１とＭｏｄｅ４では出力する画素データＰＯＲＴ−Ｂ１、Ｍｏｄｅ２とＭｏｄｅ５では入力する画素データＰＯＲＴ−Ａ９、Ｍｏｄｅ３では他の機能ＯＰＴＩＯＮ１となる。
【０００９】
一般的には、モードが増えれば、さらに組合せが増える。選択の対象となる信号が半導体集積回路装置と同一クロック系であれば、同期回路の論理としてセレクタを設け、１つの信号を選択することができる。しかしながら、選択の対象となる信号が半導体集積回路装置のクロックと非同期の関係にある場合、外部ピンまでの遅延にセレクタの遅延も加算されるため、大規模なシステムほど、データ入出力のタイミング設定が困難になるという問題点がある。
【００１０】
本発明は、以上の点に着目して成されたもので、回路の簡易化及びデータ入出力のタイミングの設定の自由度を高くすることができる半導体集積回路装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明の半導体集積回路装置は、前記課題を解決するため、以下の構成を備える。
【００１２】
（１）複数の外部ピンを備え、複数の動作モードで動作する半導体集積回路装置において、複数の信号を機能毎に複数のグループに分け、各グループ内の複数の信号を前記複数の外部ピンに使用優先順位を予め定めて割り当てる入出力割当手段を備え、前記入出力割当手段は、前記グループのうち第一のグループを前記外部ピンの先頭に割り当て、第二のグループを前記外部ピンの後尾に割り当てることを特徴とする半導体集積回路装置。
【００１３】
（２）前記（１）に記載の半導体集積回路装置において、前記グループ内の信号の数は、前記動作モードに応じて変化することを特徴とする半導体集積回路装置。
【００１４】
（３）前記（１）に記載の半導体集積回路装置において、前記入出力割当手段は、前記第一のグループの信号を前記外部ピンに付されたピン番号の正順に割り当て、前記第二のグループの信号を前記外部ピンに付されたピン番号の逆順に割り当てることを特徴とする半導体集積回路装置。
【００１５】
（４）前記（１）に記載の半導体集積回路装置において、前記入出力割当手段は、前記第一のグループと前記第二のグループの信号を割り当てたあとで割り当てのない出力ピンがあるとき、前記グループのうち第三のグループの信号を前記割り当てのない出力ピンに割り当てることを特徴とする半導体集積回路装置。
【００１６】
（５）前記（４）に記載の半導体集積回路装置において、前記入出力割当手段は、前記第三のグループの信号より前記第一のグループの信号を優先して、又は、前記第三のグループの信号より前記第二のグループの信号を優先して前記出力ピンに割り当てることを特徴とする半導体集積回路装置。
【発明の効果】
【００１７】
本発明によれば、複数の信号を機能毎に複数のグループに分け、各グループの外部ピンの使用優先順位を互いに逆順になるようにしたため、他のグループのモード選択に影響されずに半導体集積回路装置の外部ピンにデータを配置できる。そして、外部ピンへ入力する信号の選択、または、外部ピンから出力される信号の選択のビット数を減らすことができ、回路の簡易化及びデータの入出力のタイミングの設定の自由度を高くすることができる。
【発明を実施するための最良の形態】
【００１８】
以下本発明を実施するための最良の形態を詳しく説明する。
【００１９】
（実施の形態）
本発明の実施の形態を、まず図２の半導体集積回路装置のパッケージ図、図３の半導体集積回路装置内部のブロック図を用いて説明する。
【００２０】
図２において、半導体集積回路装置の外部ピンに付されたピン番号のうち、ピン番号６、１８、３０、４２は、電源（図中、ＶＣＣと記す、以下のかっこ書きも同様）ピンとして割り当てられる。また、ピン番号７、１９、３１、４３は、グランド（ＧＮＤ）・ピンとして割り当てられる。また、クロック（Ｃｌｏｃｋ１、Ｃｌｏｃｋ２）信号はピン番号４８、ピン番号４１に割り当てられる。さらに、ピン番号４７はリセット（Ｒｅｓｅｔ）信号、ピン番号４６はチップセレクト（ＣＳ）信号、ピン番号４５はライト（Ｗｒ）信号、ピン番号４４はリード（Ｒｄ）信号に割り当てられる。
【００２１】
図３において、半導体集積回路装置１００内部の各ブロック間を結ぶ内部バスのうち、アドレス・バスをＡｄｒ１：０、データ・バスをＤａｔａ７：０と表わす。なお、アドレス・バス  Ａｄｒ１：０には、外部ピンのピン番号３９（Ａｄｒ０）、４０（Ａｄｒ１）からの信号が伝送される。また、データ・バス  Ｄａｔａ７：０には、外部ピンのピン番号２９（Ｄａｔａ０）、３２〜３８（Ｄａｔａ１〜Ｄａｔａ７）の信号が伝送される。ＣＰＵインターフェース１０１は、ＣＳ信号（ピン番号４６）、Ｗｒ信号（ピン番号４５）、Ｒｄ信号（ピン番号４４）、アドレス・バス  Ａｄｒ０〜１、データ・バス  Ｄａｔａ０〜７の信号に基づき、レジスタブロック１０２への書き込みと読み出しを行う。
【００２２】
レジスタブロック１０２は、各ブロックの後述する動作モード（以下、単にモードとする）を制御するフラグを保持する。クロック制御ブロック１０３は、モードに応じて、Ｃｌｏｃｋ１信号（ピン番号４８）、Ｃｌｏｃｋ２信号（ピン番号４１）の入力から選択して、各ブロックへの分配クロックを生成する。
【００２３】
インプットアウトプット（以下、単にＩＯとする）コンフィグレーション・ブロック（入出力割当手段に相当）１０４は、次のように動作する。すなわち、オプションブロック１０５と、画像処理ブロック１０６の入出力を、レジスタブロック１０２の出力するフラグ信号に従い、モードに応じた画素データの信号または他の機能の信号を選択して、外部ピンから入力または外部ピンへ出力する。ここで、ＰＯＲＴ−Ａ１〜Ａ１６は入力される画素データの信号を伝送するデータ・バス、ＰＯＲＴ−Ｂ１〜Ｂ８は出力される画素データの信号を伝送するデータ・バス、ＯＰＴＩＯＮ１〜１６は他の機能の信号を伝送するデータ・バスである。なお、オプションブロック１０５は、ＩＯポートとして使用する。ＩＯコンフィグレーション・ブロック１０４は、ＰＯＲＴ−Ａ１〜Ａ１６を入力グループ（第一のグループに相当）、ＰＯＲＴ−Ｂ１〜Ｂ８を出力グループ（第二のグループに相当）、ＯＰＴＩＯＮ１〜１６を他の機能グループ（第三のグループに相当）に分ける。即ち、複数の信号が機能毎に複数のグループに分けられる。
【００２４】
また、画像処理ブロック１０６は、複数の画像フォーマットに対応可能となっている。このような複数の画像フォーマットに対応して、半導体集積回路装置１００への画像データの入力あるいは半導体集積回路装置１００からの画像データの出力に対しては、例えば図４に示すように複数のモードを選択できる。ここで、図４（ａ）は画像データの入力時（図中、Ｉｎｐｕｔと記す）に選択できるモードを示すモード表であり、図４（ｂ）は画像データの出力時（図中、Ｏｕｔｐｕｔと記す）に選択できるモードを示すモード表である。
【００２５】
まず、図４（ａ）に示すように、画像データの入力時は、４ビットまたは８ビットの画素データを１〜４ラインまで同時に入力できる。すなわち、同時に入力できる画素データのトータルのビット幅は４ビットから１６ビットとなる。これらに対応し、入力時に選択できるモードは４Ａから１６Ｂまでの５種類となる。
【００２６】
一方、図４（ｂ）に示すように、画像データの出力時は、２ビットまたは４ビットの画素データを１〜４ラインまで同時に出力できる。すなわち、同時に出力できる画素データのトータルのビット幅は、４ビットまたは８ビットとなる。これらに対応し、出力時に選択できるモードは４Ａから８Ｂまでの４種類となる。なお、画像処理ブロック１０６は、入力と出力のライン数の差を画像処理ブロック１０６の中でバッファリングすることにより違いを吸収して変換する機能と、ビット数の違いを誤差拡散による階調変換技術により変換する機能を内蔵している。
【００２７】
このように、画像データの入力時に５つのモード、出力時に４つのモードを選択できる場合、入力時と出力時のトータルのビット幅に着目すると、入力と出力のモードの全組合せは６通りになる。また、入力グループ、出力グループとも、モードにより信号の数が変化する。
【００２８】
図１は、入力時の５つのモードと出力時の４つのモードの６通りの組合せを、半導体集積回路装置１００の外部ピンを仮想的に１次元に見たてて対応させたときの表である。この表では、半導体集積回路装置１００の外部ピンをピン番号１からピン番号２８まで仮想的に一次元に割り当てている。なお、図２で説明したように、ピン番号６、１８及び、ピン番号７、１９はそれぞれ電源（ＶＣＣ）ピン、グランド（ＧＮＤ）・ピンであるので、図１には図示されていない。
【００２９】
図１に示すように、画像処理を行うときの画像データの入力グループＰＯＲＴ−Ａを出力ピンの先頭に割り当て、ＰＯＲＴ−Ａ１からトータルのビット幅分、ピン番号の若い順すなわち１番から順に対応させて割り当てる。一方、本実施形態では、画像データの出力グループＰＯＲＴ−ＢをＰＯＲＴ−Ｂ１から順に、外部ピンの後尾に割り当て、ピン番号２８から逆順に対応させて割り当てる。ここで、一例として図１のＭｏｄｅ０で説明する。Ｍｏｄｅ０は、入力時のモードは４Ａを選択し（図４（ａ）参照）、出力時のモードは８Ａまたは８Ｂを選択した（図４（ｂ）参照）場合である。Ｍｏｄｅ０では、ピン番号１にＰＯＲＴ−Ａ１を割り当てて、トータルのビット幅４ビットを順に対応させる。すなわち、ピン番号４にはＰＯＲＴ−Ａ４が割り当てられる。一方、画像データの出力グループＰＯＲＴ−Ｂは、ピン番号２８にＰＯＲＴ−Ｂ１を割り当てて、ピン番号は逆順に、画像データの出力は正順に、それぞれ対応させ割り当てる。すなわち、ピン番号２７にＰＯＲＴ−Ｂ２を、ピン番号２６にＰＯＲＴ−Ｂ３を割り当てていき、ピン番号２１にＰＯＲＴ−Ｂ８を割り当てる。
【００３０】
また、画像データの入出力を割り当てたあと、割り当てのない余った外部ピンには、オプションブロック１０５の他の機能グループＯＰＴＩＯＮを順に割り当てている。Ｍｏｄｅ０の場合は、ピン番号５からピン番号２０に、ＯＰＴＩＯＮ１からＯＰＴＩＯＮ１２を割り当てている。
【００３１】
なお、出力グループＰＯＲＴ−Ｂのトータルのビット幅がＭｏｄｅ０の場合と同じＭｏｄｅ１、Ｍｏｄｅ２においても、他の機能ＯＰＴＩＯＮに割り当てられるピン番号はＭｏｄｅ０と同じ配置に固定される。この場合、入力グループＰＯＲＴ−Ａが優先して出力ピンに割り当てられる。すなわち、図１に示すように、例えばＭｏｄｅ１では、ピン番号５からピン番号１０までは入力グループの信号ＰＯＲＴ−Ａ５〜ＰＯＲＴ−Ａ８が他の機能グループの信号ＯＰＴＩＯＮ１〜ＯＰＴＩＯＮ４よりも優先して割り当てられている。
【００３２】
このように、本実施形態によれば、入力グループと出力グループ間の外部ピンの使用優先順位を互いに逆順にしたことで、外部ピンからの入力段、及び、出力段のセレクタ段数を最小限にしている。
【００３３】
例えば、図１においてＰＯＲＴ−Ｂ１に着目すれば、入力グループのモードに関わらず、一定の外部ピンのピン番号２８から出力している。
【００３４】
一方、外部ピンのピン番号２１に着目すると、Ｍｏｄｅ０、Ｍｏｄｅ１、Ｍｏｄｅ２ではＰＯＲＴ−Ｂ８、Ｍｏｄｅ３、Ｍｏｄｅ４、Ｍｏｄｅ５ではＯＰＴＩＯＮ１３となっている。このように本実施形態では、ピン番号２１に対しては、ＰＯＲＴ−Ｂ８かＯＰＴＩＯＮ１３かの２入力のセレクタで済み、容易にデータ入出力のタイミングを設定することが可能である。
【図面の簡単な説明】
【００３５】
【図１】本発明の実施例に係る半導体集積回路装置の外部ピンの割当表
【図２】本発明の実施例に係る半導体集積回路装置のパッケージ図
【図３】本発明の実施例に係る半導体集積回路装置内部のブロック図
【図４】（ａ）は画像データの入力時に選択できるモードを示すモード表、（ｂ）は画像データの出力時に選択できるモードを示すモード表
【図５】従来例に係る半導体集積回路装置の外部ピンの割当表
【符号の説明】
【００３６】
１００  半導体集積回路装置
１０１  ＣＰＵインターフェース
１０２  レジスタブロック
１０３  クロック制御ブロック
１０４  ＩＯコンフィグレーション・ブロック
１０５  オプションブロック
１０６  画像処理ブロック
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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