(57)【要約】【課題】既存のＣＭＯＳの製造プロセスの利用が容易となる構造を有し、強誘電体特性に優れたキャパシタを備えた誘電体メモリを提供する。【解決手段】半導体記憶装置は、下部電極１５、強誘電体膜からなる容量絶縁膜１６、及び上部電極１７によって構成される容量素子を備える。下部電極１５の下側に、熱伝導率が相対的に高い導電膜よりなる高熱伝導率膜１４を備えている。【選択図】図１
2008060503.tif 000002
【特許請求の範囲】
【請求項１】
容量下部電極、強誘電体膜からなる容量絶縁膜、及び容量上部電極によって構成される容量素子を備えた半導体記憶装置において、
前記容量下部電極の下側に、熱伝導率が相対的に高い導電膜よりなる高熱伝導率膜を備えていることを特徴とする半導体記憶装置。
【請求項２】
前記高熱伝導率膜は、Ｃｕ、Ａｕ、Ａｇ、又はＣからなることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記容量下部電極は、Ｐｔ、Ｉｒ、又はＩｒＯ２からなることを特徴とする請求項１に記載の半導体記憶装置。
【請求項４】
前記高熱伝導率膜は、前記強誘電体膜の下側を覆うように形成されていることを特徴とする請求項１に記載の半導体記憶装置。
【請求項５】
前記容量下部電極の熱伝導率（λ１）及び膜厚（ｄ１）と、前記高熱伝導率膜の熱伝導率（λ２）及び膜厚（ｄ２）とは、下記［数１］
【数１】
2008060503.tif 000011
（但し、下側に前記高熱伝導率膜を備えない比較対象となる比較容量下部電極の熱伝導率をλ、膜厚をｄとし、且つ、前記容量下部電極、前記高熱伝導率膜及び前記比較容量下部電極の各上面及び底面形状は互いに同じである。）
の関係を満たすことを特徴とする請求項１に記載の半導体記憶装置。
【請求項６】
前記基板と前記高熱伝導率膜とは、コンタクトプラグを介して電気的に接続されていることを特徴とする請求項１に記載の半導体記憶装置。
【請求項７】
基板上に、熱伝導率が相対的に高い導電膜からなる高熱伝導率膜を形成する工程と、
前記高熱伝導率膜の上に、容量下部電極、強誘電体膜からなる容量絶縁膜、及び容量上部電極を順に形成する工程と、
前記強誘電体膜を結晶化させる熱処理を行う工程とを備えることを特徴とする半導体記憶装置の製造方法。
【請求項８】
前記高熱伝導率膜は、Ｃｕ、Ａｕ、Ａｇ、又はＣからなることを特徴とする請求項７に記載の半導体記憶装置の製造方法。
【請求項９】
前記容量下部電極は、Ｐｔ、Ｉｒ、又はＩｒＯ２からなることを特徴とする請求項７に記載の半導体記憶装置の製造方法。
【請求項１０】
前記容量絶縁膜は、下側が前記高熱伝導率膜によって覆われるように形成されることを特徴とする請求項７に記載の半導体記憶装置の製造方法。
【請求項１１】
前記熱処理を行う工程は、ホットウォール型の熱処理装置を用いて行うことを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項１２】
前記熱処理を行う工程は、前記基板上に前記容量上部電極を覆うように絶縁膜を形成した後に行うことを特徴とする請求項７に記載の半導体記憶装置の製造方法。
【請求項１３】
前記熱処理を行う工程は、６５０℃以上であって且つ８５０℃以下の温度範囲で行うことを特徴とする請求項７に記載の半導体記憶装置の製造方法。
【請求項１４】
前記容量下部電極の熱伝導率（λ１）及び膜厚（ｄ１）と、前記高熱伝導率膜の熱伝導率（λ２）及び膜厚（ｄ２）とは、下記［数２］
【数２】
2008060503.tif 000012
（但し、下側に前記高熱伝導率膜を備えない比較対象となる比較容量下部電極の熱伝導率をλ、膜厚をｄとし、且つ、前記容量下部電極、前記高熱伝導率膜及び前記比較容量下部電極の各上面及び底面形状は互いに同じである。）
の関係を満たすことを特徴とする請求項７に記載の半導体記憶装置の製造方法。
【請求項１５】
前記高熱伝導率膜を形成する工程よりも前に、前記基板上の絶縁膜に、前記基板と電気的に接続するコンタクトプラグを形成する工程とをさらに備え、
前記高熱伝導率膜を形成する工程は、前記コンタクトプラグと電気的に接続するように前記高熱伝導率膜を形成する工程を含むことを特徴とする請求項７に記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体膜からなる容量絶縁膜を用いた容量素子を備えた半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
強誘電体膜からなる容量絶縁膜を用いた誘電体メモリは、強誘電体薄膜の高速な分極反転と残留分極とを利用する高速書き換えが可能な不揮発性メモリ装置である。
【０００３】
近年、誘電体メモリの微細化が進展し、それに伴ってセル面積が縮小している。しかし、平面的なキャパシタ構造では、必要なメモリ容量を確保するために、大きな面積が必要となる。このため、近年のキャパシタ構造として、トレンチ型などの立体型のキャパシタ構造が採用されてきている。
【０００４】
立体型キャパシタにおいて、高い強誘電体特性を得るために、種々の方法が提案されており、その中でも、強誘電体膜の結晶化を促進することによって強誘電体特性を向上させることが一つの重要な方法となっている。結晶化のための熱処理の温度上昇及び長時間化によって強誘電体膜の結晶化を促進する一方で、トランジスタの性能を確保する上でＣＭＯＳプロセスとの互換性を保持することが求められる。
【０００５】
なお、これに対して従来では、紫外線を局所的に照射することによって、強誘電体膜の結晶化温度を上昇させる方法も提案されている（例えば特許文献１参照）。
【特許文献１】特開平５−３４３６４２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上述したように、高い強誘電体特性を得るためには、強誘電体膜の結晶化を促進することによって強誘電体特性を向上させることが重要となるが、結晶化のための熱処理温度を上昇させると、熱バジェットがＣＭＯＳプロセスと大きく異なってくるため、例えば、コンタクト界面におけるタングステンプラグとコバルトシリサイド層との間で酸素凝集が発生してコンタクト抵抗異常になる等の問題が発生するので、トランジスタの性能を確保する上で、強誘電体膜の結晶化温度を考慮した専用の製造方法に変更する必要が生じる。例えば、ゲート長、ゲート酸化膜の膜厚、ソース又はドレインとなる不純物拡散層への注入量、及び活性化のための熱処理温度などの点で製造条件の変更が必要となってくる。
【０００７】
この点、誘電体メモリ専用の製造装置又は製造ラインを用いた製造プロセスで誘電体メモリを製造することもできるが、製造コストを下げるためには、例えば、既存工場のＣＭＯＳプロセスの製造装置又は製造ラインを用いた製造プロセスを利用することが望ましい。
【０００８】
しかしながら、上述したように、熱バジェットの関係で、既存工場のＣＭＯＳプロセスの製造装置又は製造ラインを用いた製造プロセスを誘電体メモリの製造に利用することは困難である。すなわち、熱処理温度の高温化及び長時間化によって強誘電体膜の結晶化を促進して強誘電体特性を向上させることはできる一方で、トランジスタの性能を劣化させてしまう。このように、トランジスタの性能を確保する上で、既存のＣＭＯＳプロセスの制約下、結晶化のための熱処理の高温化及び長時間化を単に行うだけでは問題がある。
【０００９】
前記に鑑み、本発明の目的は、既存のＣＭＯＳの製造プロセスの利用が容易となる構造を有し、強誘電体特性に優れたキャパシタを備えた半導体記憶装置及びその製造方法を提供することである。
【課題を解決するための手段】
【００１０】
前記の目的を達成するために、本発明の一側面に係る半導体記憶装置は、容量下部電極、強誘電体膜からなる容量絶縁膜、及び容量上部電極によって構成される容量素子を備えた半導体記憶装置において、容量下部電極の下側に、熱伝導率が相対的に高い導電膜よりなる高熱伝導率膜を備えている。
【００１１】
本発明の一側面に係る半導体記憶装置によると、容量下部電極の下側に、熱伝導率が相対的に高い導電膜よりなる高熱伝導率膜を備えているため、容量素子を構成する強誘電体膜の結晶化のための熱処理の際に、高熱伝導率膜に熱が効率良く伝導することにより、その上に形成された強誘電体膜に熱が効率良く伝導される。つまり、同じ熱処理であっても、高熱伝導率膜を備えない場合に比べて、強誘電体膜に短時間で多くの熱を伝導させることができる。したがって、強誘電体膜の結晶化の熱処理温度を上昇させた場合には短時間の熱処理で大きな分極量を持つ強誘電体膜が実現されると共に、トランジスタの性能劣化を抑制することができる。また、これまでと同じ熱処理温度又は低い熱処理温度で結晶化を行った場合であっても、高熱伝導率膜を備えていない場合に比べてより大きな分極量を持つ強誘電体膜が実現されると共に、トランジスタの性能劣化を抑制することができる。その結果、既存のＣＭＯＳの製造プロセスの利用が容易となる。
【００１２】
本発明の一側面に係る半導体記憶装置において、高熱伝導率膜は、Ｃｕ、Ａｕ、Ａｇ、又はＣからなることが好ましい。
【００１３】
このようにすると、熱伝導率が相対的に高い高熱伝導率膜が実現される。
【００１４】
本発明の一側面に係る半導体記憶装置において、容量下部電極は、Ｐｔ、Ｉｒ、又はＩｒＯ２からなることが好ましい。
【００１５】
本発明の一側面に係る半導体記憶装置において、高熱伝導率膜は、強誘電体膜の下側を覆うように形成されていることが好ましい。
【００１６】
このようにすると、強誘電体膜の熱処理の際に、強誘電体膜の全体的により効率的に熱が伝導するため、より大きな分極量を持つ強誘電体膜が実現される。
【００１７】
本発明の一側面に係る半導体記憶装置において、容量下部電極の熱伝導率（λ１）及び膜厚（ｄ１）と、高熱伝導率膜の熱伝導率（λ２）及び膜厚（ｄ２）とは、下記［数３］
【００１８】
【数３】
2008060503.tif 000003
【００１９】
（但し、下側に前記高熱伝導率膜を備えない比較対象となる比較容量下部電極の熱伝導率をλ、膜厚をｄとし、且つ、前記容量下部電極、前記高熱伝導率膜及び前記比較容量下部電極の各上面及び底面形状は互いに同じである。）
の関係を満たしていれば、平面型の強誘電体容量素子の場合に、高熱伝導率膜及び容量下部電極によって伝達される熱量は、高熱伝導率膜を備えていない場合の容量下部電極によって伝達される熱量よりも多くなる。このため、上記関係式を満たすように、高熱伝導率膜を備えた容量素子を形成することにより、高熱伝導率膜を備えないこれまでの容量素子に比べて、分極量がより大きな強誘電体膜を容量絶縁膜とする容量素子が実現される。
【００２０】
本発明の一側面に係る半導体記憶装置において、基板と高熱伝導率膜とは、コンタクトプラグを介して電気的に接続されていることが好ましい。
【００２１】
このようにすると、熱処理の際、基板からの熱伝導が支配的であるため、コンタクトプラグを介して高熱伝導率膜への熱伝導がより効率的に行われる。
【００２２】
本発明の一側面に係る半導体記憶装置の製造方法は、基板上に、熱伝導率が相対的に高い導電膜よりなる高熱伝導率膜を形成する工程と、高熱伝導率膜の上に、容量下部電極、強誘電体膜からなる容量絶縁膜、及び容量上部電極を順に形成する工程と、強誘電体膜を結晶化させる熱処理を行う工程とを備える。
【００２３】
本発明の一側面に係る半導体記憶装置の製造方法によると、容量下部電極の下側に、熱伝導率が相対的に高い導電膜からなる高熱伝導率膜の上に、容量下部電極、強誘電体膜からなる容量絶縁膜、及び容量上部電極を順に形成するため、強誘電体膜の結晶化のための熱処理の際に、高熱伝導率膜に熱が効率良く伝導することにより、その上に形成された強誘電体膜に熱が効率良く伝導される。つまり、同じ熱処理であっても、高熱伝導率膜を備えない場合に比べて、強誘電体膜に短時間で多くの熱を伝導させることができる。したがって、強誘電体膜の結晶化の熱処理温度を上昇させた場合には短時間の熱処理で大きな分極量を持つ強誘電体膜を実現できると共に、トランジスタの性能劣化を抑制することができる。また、これまでと同じ熱処理温度又は低い熱処理温度で結晶化を行った場合であっても、高熱伝導率膜を備えていない場合に比べてより大きな分極量を持つ強誘電体膜を実現できると共に、トランジスタの性能劣化を抑制することができる。その結果、既存のＣＭＯＳの製造プロセスの利用が容易となる。
【００２４】
本発明の一側面に係る半導体記憶装置の製造方法において、高熱伝導率膜は、Ｃｕ、Ａｕ、Ａｇ、又はＣからなることが好ましい。
【００２５】
このようにすると、熱伝導率が相対的に高い高熱伝導率膜を実現できる。
【００２６】
本発明の一側面に係る半導体記憶装置の製造方法において、容量下部電極は、Ｐｔ、Ｉｒ、又はＩｒＯ２からなることが好ましい。
【００２７】
本発明の一側面に係る半導体記憶装置の製造方法において、容量絶縁膜は、下側が高熱伝導率膜によって覆われるように形成されることが好ましい。
【００２８】
このようにすると、強誘電体膜の熱処理の際に、強誘電体膜の全体的により効率的に熱が伝導するため、より大きな分極量を持つ強誘電体膜を実現できる。
【００２９】
本発明の一側面に係る半導体記憶装置の製造方法において、熱処理を行う工程は、ホットウォール型の熱処理装置を用いて行うことが好ましい。
【００３０】
このように、ホットウォール型のアニール装置は枚様式であるため、一般の熱処理炉と比較して所望の温度に達する時間が一定となる。また、ホットウォール型のアニール装置は半導体基板を直接保持しているため、基板から強誘電体膜に熱伝導する。
【００３１】
本発明の一側面に係る半導体記憶装置の製造方法において、熱処理を行う工程は、基板上に容量上部電極を覆うように絶縁膜を形成した後に行うことが好ましい。
【００３２】
本発明の一側面に係る半導体記憶装置の製造方法において、熱処理を行う工程は、６５０℃以上であって且つ８５０℃以下の温度範囲で行う場合であっても、トランジスタの性能劣化を抑制し、既存のＣＭＯＳの製造の利用が可能になる。
【００３３】
本発明の一側面に係る半導体記憶装置の製造方法において、量下部電極の熱伝導率（λ１）及び膜厚（ｄ１）と、高熱伝導率膜の熱伝導率（λ２）及び膜厚（ｄ２）とは、下記［数４］
【００３４】
【数４】
2008060503.tif 000004
【００３５】
（但し、下側に前記高熱伝導率膜を備えない比較対象となる比較容量下部電極の熱伝導率をλ、膜厚をｄとし、且つ、前記容量下部電極、前記高熱伝導率膜及び前記比較容量下部電極の各上面及び底面形状は互いに同じである。）
の関係を満たしていれば、平面型の強誘電体容量素子を形成する場合に、高熱伝導率膜及び容量下部電極によって伝達される熱量は、高熱伝導率膜を備えていない場合の容量下部電極によって伝達される熱量よりも多くなる。このため、上記関係式を満たすように、高熱伝導率膜を備えた容量素子を形成することにより、高熱伝導率膜を備えないこれまでの容量素子に比べて、分極量がより大きな強誘電体膜を容量絶縁膜とする容量素子を実現できる。
【００３６】
本発明の一側面に係る半導体記憶装置の製造方法において、高熱伝導率膜を形成する工程よりも前に、基板上の絶縁膜に、基板と電気的に接続するコンタクトプラグを形成する工程とをさらに備え、高熱伝導率膜を形成する工程は、コンタクトプラグと電気的に接続するように高熱伝導率膜を形成する工程を含むことが好ましい。
【００３７】
このようにすると、熱処理の際、基板からの熱伝導が支配的であるため、コンタクトプラグを介して高熱伝導率膜への熱伝導がより効率的に行われる。
【発明の効果】
【００３８】
以上のように、本発明によると、既存のＣＭＯＳの製造プロセスの利用が容易となり、且つ、強誘電体特性に優れたキャパシタを備えた誘電体メモリ及びその製造方法を実現することができる。
【発明を実施するための最良の形態】
【００３９】
以下、本発明の一実施形態に係る半導体記憶装置の構造について、図１を参照しながら説明する。
【００４０】
図１は、本発明の一実施形態に係る半導体記憶装置の構造を示す要部断面図である。
【００４１】
図１に示すように、例えばシリコン（Ｓｉ）からなる半導体基板１の主面には、例えばＳＴＩ（Shallow Trench Isolation）等からなる素子分離領域２によって区画された複数の素子形成領域が形成されている。各素子形成領域には、半導体基板１の上に、例えば酸化シリコンからなるゲート絶縁膜３ａを介在させて、例えばポリシリコンからなるゲート電極３ｂが形成されている。ゲート電極３ｂの側面には、例えばシリコン窒化膜からなるサイドウォール３ｃが形成されている。半導体基板１におけるゲート電極３ｂの側方の領域には、浅いソースドレイン領域４ａが形成されており、半導体基板１におけるサイドウォール３ｃの外側方の領域には、深いソースドレイン領域５ａが形成されている。ソースドレイン領域は、浅いソースドレイン領域４ａと深いソースドレイン領域５ａとによって構成されている。
【００４２】
また、半導体基板１上の全面には、ゲート電極３ｂ及びサイドウォール３ｃを覆うように、例えばＢＰＳＧ（Ｂｏｒｏｎ−Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜からなる第１の層間絶縁膜６が形成されている。第１の層間絶縁膜６には、ソースドレイン領域と電気的に接続する例えばタングステン（Ｗ）又はポリシリコンからなる第１のコンタクトプラグ７ａが形成されている。第１の層間絶縁膜６の上には、第１のコンタクトプラグ７ａに接続する例えばタングステンからなるビット線８が形成されており、ビット線８間には、例えばＢＰＳＧ膜等からなる第２の層間絶縁膜９が形成されている。ビット線８及び第２の層間絶縁膜９の上には、例えばＢＰＳＧ膜等からなる第３の層間絶縁膜１０が形成されており、該第３の層間絶縁膜１０の上には、例えばＳｉＮ、ＳｉＯＮ、Ａｌ２Ｏ３、ＴｉＡｌＯ、ＴａＡｌＯ、ＴｉＳｉＯ、及びＴａＳｉＯ等の群から選択されるいずれか１つの材料又は複数の材料からなる絶縁性の第１の水素バリア膜１１が形成されている。
【００４３】
また、第１の水素バリア膜１１、第３の層間絶縁膜１０、第２の層間絶縁膜、及び第１の層間絶縁膜６には、ソースドレイン領域に到達する第２のコンタクトプラグ７ｂが形成されている。第１の水素バリア膜１１の上には、下面が第２のコンタクトプラグ７ｂの上端と接続する例えば窒化チタンアルミニウムからなる酸素バリア膜１２が形成されている。第１の水素バリア膜１１の上には、酸素バリア膜１２を覆うように、例えば酸化シリコンからなる第４の層間絶縁膜１３が形成されており、該第４の層間絶縁膜１３には、酸素バリア膜１２の上部を露出する凹部１３ａが形成されている。
【００４４】
また、第４の層間絶縁膜１３の凹部１３ａにおける壁部及び底部、並びに第４の層間絶縁膜１３上の凹部１３ａの周縁部には、熱伝導率が相対的に高い導電膜よりなる高熱伝導率膜１４が形成されている。ここで、高熱伝導率膜１４は、例えばＣｕ、Ａｕ、Ａｇ、又はＣからなる。高熱伝導率膜１４の上には、例えばＰｔ及びＡｕの積層膜又はＡｕの単層膜からなる下部電極１５が形成されている。なお、高熱伝導率膜１４は導電膜よりなるので、下部電極１５と共に下部電極として機能する。
【００４５】
また、下部電極１５の上には、例えばＰｂＴｉＯ３、Ｐｂ（Ｚｒ２Ｔｉ１−ｘ）Ｏ３若しくはＰｂｙＬａ１−ｙ（ＺｒｘＴｉ１−ｘ）Ｏ３等の鉛系ペロブスカイト型複合酸化物、ＢａｘＳｒ１−ｘＴｉＯ３等のバリウム系ペロブスカイト型複合酸化物、又は、ＳｒＢｉ２Ｔａ２Ｏ９ 若しくはＢｉ４Ｔｉ３Ｏ１２等のビスマス系層状複合化合物からなる容量絶縁膜１６が形成されている。ここで、容量絶縁膜１６は、その下部が高熱伝導率膜１４によって覆われるように形成されていることが好ましい。容量絶縁膜１６の上には、例えばＰｔ等からなる上部電極１７が形成されている。また、第４の層間絶縁膜１３の上には、凹部１３ａの内部を含み、高熱伝導率膜１４、下部電極１５、容量絶縁膜１６及び上部電極１７を覆うように、例えば酸化シリコンからなる第５の層間絶縁膜１８が形成されている。第５の層間絶縁膜１８の上には、例えばＳｉＮ、ＳｉＯＮ、Ａｌ２Ｏ３、ＴｉＡｌＯ、ＴａＡｌＯ、ＴｉＳｉＯ、及びＴａＳｉＯ等の群から選択されるいずれか１つの材料又は複数の材料からなる絶縁性の第２の水素バリア膜１９が形成されている。
【００４６】
以下に、本発明の一実施形態に係る半導体記憶装置の製造方法について、図２（ａ）及び（ｂ）、並びに図３（ａ）及び（ｂ）を参照しながら説明する。
【００４７】
図２（ａ）及び（ｂ）、並びに図３（ａ）及び（ｂ）は、本発明の一実施形態に係る半導体記憶装置の製造方法を工程順に示す要部断面図である。
【００４８】
まず、図３（ａ）に示すように、半導体基板１の主面に、例えばＳＴＩ（Shallow Trench Isolation）法等により素子分離領域２を選択的に形成することにより、半導体基板１の主面を複数の素子形成領域に区画する。続いて、半導体基板１の全面に、例えば酸化シリコンからなるゲート絶縁膜形成膜及びポリシリコン膜からなるゲート電極形成膜を順に堆積した後に、フォトリソグラフィ及びドライエッチング法を用いて選択的にエッチングすることにより、ゲート絶縁膜３ａ及びゲート電極３ｂを形成する。続いて、ゲート電極３ｂをマスクとしてイオン注入を行うことにより、半導体基板１におけるゲート電極３ｂの側方下の領域に浅いソースドレイン領域４ａを形成する。続いて、半導体基板１の全面に、シリコン窒化膜を化学的気相堆積法（ＣＶＤ：Chemical Vapor Deposition）法等により堆積した後、堆積したシリコン窒化膜に対して異方性エッチングを行い、ゲート電極３ｂ及びゲート絶縁膜３ａの側面にサイドウォール３ｃを形成する。続いて、半導体基板１におけるサイドウォール３ｃの外側方の領域に深いソースドレイン領域５ａを形成する。ソースドレイン領域は、浅いソースドレイン領域４ａ及び深いソースドレイン領域５ａとによって構成されている。
【００４９】
続いて、半導体基板１の全面に、ゲート電極３ｂ及びサイドウォール３ｃを覆うように、例えばＢＰＳＧ膜等からなる第１の層間絶縁膜６をＣＶＤ法により堆積した後に、該第１の層間絶縁膜６の表面を化学的機械研磨（ＣＭＰ：Chemical Mechanical Polishing）法により平坦化する。続いて、リソグラフィ法及びドライエッチング法により、第１の層間絶縁膜６にソースドレイン領域を露出するコンタクトホールを形成した後に、ＣＶＤ法及びエッチバック法、又はＣＶＤ法及びＣＭＰ法の組み合わせを用いて、下端がソースドレイン領域に接続する例えばタングステン（Ｗ）又はポリシリコンからなる第１のコンタクトプラグ７ａを形成する。
【００５０】
続いて、第１の層間絶縁膜６の上に例えばタングステンからなるビット線８を形成した後に、ＣＶＤ法により、ビット線８間に、例えばＢＰＳＧ膜等からなる第２の層間絶縁膜９を形成する。続いて、ビット線８及び第２の層間絶縁膜９の上に、ＣＶＤ法により、例えばＢＰＳＧ膜等からなる第３の層間絶縁膜１０を形成する。続いて、ＣＶＤ法により、第３の層間絶縁膜１０の上に、例えばＳｉＮ、ＳｉＯＮ、Ａｌ２Ｏ３、ＴｉＡｌＯ、ＴａＡｌＯ、ＴｉＳｉＯ、及びＴａＳｉＯ等の群から選択されるいずれか１つの材料又は複数の材料からなる絶縁性の第１の水素バリア膜１１を形成する。
【００５１】
続いて、リソグラフィ法及びドライエッチング法により、第１の水素バリア膜１１、第３の層間絶縁膜１０、第２の層間絶縁膜９、及び第１の層間絶縁膜６に、ソースドレイン領域を開口するコンタクトホールを形成した後に、ＣＶＤ法及びエッチバック法、又はＣＶＤ法及びＣＭＰ法の組み合わせを用いて、下端がソースドレイン領域に接続する例えばタングステン（Ｗ）又はポリシリコンからなる第２のコンタクトプラグ７ｂを形成する。
【００５２】
次に、図２（ｂ）に示すように、スパッタ法又はＣＶＤ法により、第１の水素バリア膜１１の上に、下面が第２のコンタクトプラグ７ｂの上端と接続する例えば窒化チタンアルミニウムからなる酸素バリア膜１２を形成する。続いて、ＣＶＤ法により、第１の水素バリア膜１１の上に、酸素バリア膜１２を覆うように、例えば酸化シリコンからなる第４の層間絶縁膜１３を形成した後に、ＣＭＰ法によってその表面を平坦化する。
【００５３】
次に、図３（ａ）に示すように、リソグラフィ法及びドライエッチング法により、第４の層間絶縁膜１３に、酸素バリア膜１２の上部を露出する凹部１３ａを形成する。続いて、スパッタ法により、凹部１３ａを含む第４の層間絶縁膜１３の全面に熱伝導率が相対的に高い導電膜を堆積した後に、パターニングにより、第４の層間絶縁膜１３の凹部１３ａにおける壁部及び底部、並びに第４の層間絶縁膜１３上の凹部１３ａの周縁部に、熱伝導率が相対的に高い導電膜よりなる高熱伝導率膜１４を形成する。ここで、高熱伝導率膜１４は、例えばＣｕ、Ａｕ、Ａｇ、又はＣからなる。続いて、スパッタ法により、高熱伝導率膜１４の上に、例えば膜厚５０〜１００ｎｍのＰｔ及び膜厚５０ｎｍから３００ｎｍのの積層膜、又は膜厚５０ｎｍから３００ｎｍのＡｕの単層膜からなる下部電極形成膜を堆積した後にパターニングして下部電極１５を形成する。なお、高熱伝導率膜１４は導電膜よりなるので、下部電極１５と共に下部電極として機能する。
【００５４】
続いて、有機金属分解（ＭＯＤ）法、有機金属化学的気相堆積（ＭＯＣＶＤ）法又はスパッタ法により、下部電極１５、高熱伝導率膜１４及び第４の層間絶縁膜１３の上に、例えば例えばＰｂＴｉＯ３、Ｐｂ（Ｚｒ２Ｔｉ１−ｘ）Ｏ３若しくはＰｂｙＬａ１−ｙ（ＺｒｘＴｉ１−ｘ  ）Ｏ３等の鉛系ペロブスカイト型複合酸化物、ＢａｘＳｒ１−ｘＴｉＯ３ 等のバリウム系ペロブスカイト型複合酸化物、又は、ＳｒＢｉ２Ｔａ２Ｏ９若しくはＢｉ４Ｔｉ３Ｏ１２等のビスマス系層状複合化合物からなり、膜厚１００〜２００ｎｍの容量絶縁膜形成膜を形成する。続いて、スパッタ法により、容量絶縁膜形成膜の上に、例えばＰｔからなる膜厚５０〜２００ｎｍの上部電極形成膜を成膜する。
【００５５】
続いて、成膜された容量絶縁膜形成膜に対して、ホットウォール型のアニール装置を用いて、温度が６５０℃〜８５０℃の酸素雰囲気で時間３０秒〜１８０秒の範囲にて熱処理を行う。このように、ホットウォール型のアニール装置を用いることにより、以下の効果が得られる。すなわち、ホットウォール型のアニール装置は枚様式であるため、一般の熱処理炉と比較して所望の温度に達する時間が一定である利点がある。例えば一般の熱処理炉では１５０枚を１バッチとして処理するためバッチの１枚目と１５０枚目では熱履歴が厳密に同一でない。このため、掛かる熱量を一定にできるホットウオール型のアニール装置が望ましい。また、ホットウォール型のアニール装置はシリコン基板を直接保持しているため、基板から強誘電体膜に熱伝導する。
【００５６】
続いて、リソグラフィ法及びドライエッチング法により、上部電極形成膜及び容量絶縁膜形成膜をパターニングして、上部電極形成膜から上部電極１７を形成すると共に、容量絶縁膜形成膜から容量絶縁膜１６を形成する。その後、ＣＶＤ法により、凹部１３ａの内部を含む第４の層間絶縁膜１３の上に、高熱伝導率膜１４、下部電極１５、容量絶縁膜１６及び上部電極１７を覆うように、例えば酸化シリコンからなる第５の層間絶縁膜１８を形成した後に、ＣＭＰ法によりその表面を平坦化する。続いて、ＣＶＤ法により、第５の層間絶縁膜１８の上に、例えばＳｉＮ、ＳｉＯＮ、Ａｌ２Ｏ３、ＴｉＡｌＯ、ＴａＡｌＯ、ＴｉＳｉＯ、及びＴａＳｉＯ等の群から選択されるいずれか１つの材料又は複数の材料からなる絶縁性の第２の水素バリア膜１９を形成する。
【００５７】
なお、結晶化のための熱処理は、上部部電極形成膜の成膜後に行ったが、容量絶縁膜形成膜の成膜直後でもよいし、パターニングして上部電極１７を形成した後でもよいし、さらには、上部電極１７を覆う上層の絶縁膜（図示せず）を形成した後に行ってもよい。パターニングして上部電極１７を形成した後に熱処理を行う場合には、高熱伝導率膜１４の効果を効率良く利用するために、容量絶縁膜１６は、その下部が高熱伝導率膜１４によって覆われるように形成されていることが好ましい。
【００５８】
ここで、シリコンからなる半導体基板１からの熱伝導が支配的である仮定した場合、下部電極１５の熱伝導率（λ１）及び膜厚（ｄ１）と、高熱伝導率膜１４の熱伝導率（λ２）及び膜厚（ｄ２）との関係は、下側に高熱伝導率膜を備えない比較対象となる下部電極（比較容量下部電極）の熱伝導率（λ）及び膜厚（ｄ）を用いて表すことができることについて説明する。
【００５９】
まず、図４（ａ）及び（ｂ）に示すように、強誘電体膜よりなる容量絶縁膜４１の下側に下部電極４０（膜厚ｌ、熱伝導率λ）のみが存在する場合について、容量絶縁膜４１に対する熱処理を実施したときに下部電極４０を通過して容量絶縁膜４１に伝導する熱量を計算する。但し、下部電極４０及び容量絶縁膜４１の各上面及び底面形状（面積Ｓ）は互いに同じとする。
【００６０】
この場合、下部電極４０の下面の温度Ｔ１、下部電極４０と容量絶縁膜４１との界面の温度Ｔ２とした場合に、Ｔ１＞Ｔ２のとき、面積Ｓを通過して時間ｔの間に運ばれる熱量Ｑ１は、下記［数５］として表すことができる。
【００６１】
【数５】
2008060503.tif 000005
【００６２】
単位時間及び単位時間当たりに換算すると、この［数５］は下記［数６］として表すことができる。
【００６３】
【数６】
2008060503.tif 000006
【００６４】
一方、図４（ｃ）及び（ｄ）に示すように、強誘電体膜よりなる容量絶縁膜４１（図４（ａ）と同じ）の下側に下部電極４０ｂ（膜厚ｄ２、熱伝導率λ２）及び高熱伝導率膜４０ａ（膜厚ｄ１、熱伝導率λ１）が存在する場合について、容量絶縁膜４１に対する熱処理を実施したときに下部電極４０を通過して容量絶縁膜４１に伝導する熱量を計算する。但し、高熱伝導率膜４０ａ、下部電極４０ｂ及び容量絶縁膜４１の各上面及び底面形状（面積Ｓ）は互いに同じとする。
【００６５】
この場合、高熱伝導率膜４０ａの下面の温度Ｔ１、高熱伝導率膜４０ａと下部電極４０ｂとの界面の温度Ｔ、下部電極４０ｂと容量絶縁膜４１との界面の温度Ｔ２とした場合に、Ｔ１＞Ｔ２のとき、面積Ｓを通過して時間ｔの間に運ばれる熱量Ｑ２は、下記［数７］として表すことができる。
【００６６】
【数７】
2008060503.tif 000007
【００６７】
単位面積及び単位時間当たりに換算すると、この［数７］は下記［数８］として表すことができる。
【００６８】
【数８】
2008060503.tif 000008
【００６９】
ここで、上述した容量絶縁膜４１の下側を単層とした場合における容量絶縁膜４１に運ばれる熱量Ｑ１と、容量絶縁膜４１の下側に下部電極４０ｂを介して高熱伝導率膜４０ａを設けて積層とした場合における容量絶縁膜４１に運ばれる熱量Ｑ２とを比較し、Ｑ１＜Ｑ２が成立する条件は、単位面積及び単位時間当たりで計算すると、
ｑ１＜ｑ２
の関係に、下記［数９］に示すように、上記［数６］及び［数８］を代入し、整理すると、以下の［数１０］の関係式が得られる。
【００７０】
【数９】
2008060503.tif 000009
【００７１】
【数１０】
2008060503.tif 000010
【００７２】
このように、容量絶縁膜４１の下側に下部電極４０ｂを介して高熱伝導率膜４０ａを設けた積層構造とする場合、容量絶縁膜４１の下側に下部電極４０（膜厚ｌ、熱伝導率λ）の単層構造とした場合に対して、上記［数１０］の関係式を満たす膜厚（ｄ１、ｄ２）及び熱伝導率膜（λ１、λ２）を有する材料を下部電極４０ｂ及び高熱伝導率膜４０ａとして選択すればよい。
【００７３】
例えば、図４（ａ）の構造において、下部電極４０として膜厚１００ｎｍのＰｔ膜を用いた場合における容量絶縁膜４１に伝導する熱量は、図４（ｃ）の構造において、下部電極４０ｂとして膜厚５０ｎｍのＰｔ膜を用い且つ高熱伝導率膜４０ａとして膜厚８９ｎｍのＡｕ膜を用いた場合における容量絶縁膜４１に伝導する熱量とほぼ等しい。このため、高熱伝導率膜４０ａを用いる場合に、例えば膜厚５０ｎｍのＰｔ膜からなる下部電極４０ｂと膜厚５０ｎｍのＡｕ膜からなる高熱伝導率膜４０ａとの積層にして合計１００ｎｍにすれば、膜厚１００ｎｍのＰｔ膜からなる下部電極４０の単層構造の場合と比較して断面形状はほぼ同一であるにもかかわらず熱伝導率の効率は１．８倍になる。
【００７４】
したがって、本発明の一実施形態に係る半導体記憶装置のように、下部電極として機能する膜として、下部電極１５と高熱伝導率膜１４との積層構造とすることにより（例えば図１参照）、同じ膜厚の単層の下部電極の構造に対して、熱伝導率を向上させることができる。また、一般に、立体型のキャパシタ構造を採用する場合には、下部電極を薄膜化すると、例えば立体型のキャパシタ構造の凹部の底部の角部で被覆率が低下して断線する等の不具合が発生する一方で、下部電極を厚膜化にすると、例えば立体型のキャパシタ構造の凹部内の空間が狭まって、強誘電体膜からなる容量絶縁膜及び上部電極の被覆率が低下して断線する等の不具合が発生する。このため、本発明の一実施形態に係る半導体記憶装置が採用する構造では、下部電極として機能する膜厚は変更することなく、強誘電体膜に伝わる熱量を増大させることができるので、立体型のキャパシタ構造にとり効果的である。なお、立体型のキャパシタ構造を備えた半導体記憶装置である場合について説明したが、平面型のキャパシタ構造を備えた半導体記憶装置であってもよい。
【００７５】
以上説明したように、本発明の一側面に係る半導体記憶装置及びその製造方法によると、下部電極１５の下側に、熱伝導率が相対的に高い導電膜よりなる高熱伝導率膜１４を備えているため、容量素子を構成する強誘電体膜の結晶化のための熱処理の際に、高熱伝導率膜１４に熱が効率良く伝導することにより、その上に形成された強誘電体膜に熱が効率良く伝導される。つまり、同じ熱処理であっても、高熱伝導率膜１５を備えない場合に比べて、強誘電体膜に短時間で多くの熱を伝導させることができる。したがって、強誘電体膜の結晶化の熱処理温度を上昇させた場合には短時間の熱処理で大きな分極量を持つ強誘電体膜が実現されると共に、トランジスタの性能劣化を抑制することができる。また、これまでと同じ熱処理温度又は低い熱処理温度で結晶化を行った場合であっても、高熱伝導率膜を備えていない場合に比べてより大きな分極量を持つ強誘電体膜が実現されると共に、トランジスタの性能劣化を抑制することができる。その結果、既存のＣＭＯＳの製造プロセスの利用が容易となる。
【００７６】
なお、上述した本発明の一実施形態に係る半導体装置及びその製造方法において、図示していないが、上部電極１７とビット線８等に用いる引き出し配線との接続構造については、上部電極１７へのコンタクト形成に関して、第２の水素バリア膜１９にコンタクトホールを開口して上方から配線に接続する構造でも構わないが、例えば特開2002-198494に示すように、下部電極１５、コンタクトプラグ、及び半導体基板１におけるソースドレイン領域を介して、下方から配線に接続する構造にすることが望ましい。また、強誘電体キャパシタの上部を覆うように水素バリア膜を配置する場合には、強誘電体キャパシタの上に水素バリア膜を直接形成するのではなく、例えば特開2003−68987に示すように、強誘電体キャパシタと水素バリア膜との間に層間絶縁膜を介在させて、水素バリア膜の結晶性及び緻密性を阻害させない構造とすることが望ましい。
【産業上の利用可能性】
【００７７】
本発明は、既存のＣＭＯＳの製造プロセスの利用が容易となり、且つ、強誘電体特性に優れたキャパシタを備えた誘電体メモリ及びその製造方法にとって有用である。
【図面の簡単な説明】
【００７８】
【図１】本発明の一実施形態に係る半導体記憶装置の構造を示す要部断面図である。
【図２】（ａ）及び（ｂ）は、本発明の一実施形態に係る半導体記憶装置の製造方法を工程順に示す要部断面図である。
【図３】（ａ）及び（ｂ）は、本発明の一実施形態に係る半導体記憶装置の製造方法を工程順に示す要部断面図である。
【図４】（ａ）〜（ｄ）は、本発明の一実施形態に係る半導体記憶装置における高熱伝導率膜を備える場合と備えない場合とにおいて、下部電極として機能する膜の膜厚及び熱伝導率の関係を説明するための図である。
【符号の説明】
【００７９】
１  半導体基板
２  素子分離領域
３ａ  ゲート絶縁膜
３ｂ  ゲート電極
３ｃ  サイドウォール
４ａ  浅いソースドレイン領域
５ａ  深いソースドレイン領域
６  第１の層間絶縁膜
７  第１のコンタクトプラグ
８  ビット線
９  第２の層間絶縁膜
１０  第３の層間絶縁膜
１１  第１の水素バリア膜
１２  酸素バリア膜
１３  第４の層間絶縁膜
１４  高熱伝導率膜
１５  下部電極
１６  容量絶縁膜
１７  上部電極
１８  第５の層間絶縁膜
１９  第２の水素バリア膜
【図１】
2008060503.tif 000013
【図２】
2008060503.tif 000014
【図３】
2008060503.tif 000015
【図４】
2008060503.tif 000016