(57)【要約】【課題】ＭＯＳ型キャパシタの面積を増やさずにＭＯＳ型キャパシタの容量を増やすことができる半導体装置を提供する。【解決手段】本発明に係るＭＯＳ型キャパシタを具備する半導体装置は、半導体基板１に形成された絶縁膜３と、絶縁膜３上に形成された上部電極４０と、上部電極４０に形成された複数の開口部４２と、複数の開口部４２それぞれの下方に位置する半導体基板１に形成された不純物領域７とを具備する。複数の開口部４２及び複数の不純物領域７は千鳥状に配置されているのが好ましい。ＭＯＳキャパシタが形成されている素子領域を分離する素子分離膜２を更に具備し、絶縁膜３及び上部電極４０は、素子領域内に位置する半導体基板１の全面に形成されている。【選択図】図３
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【特許請求の範囲】
【請求項１】
ＭＯＳ型キャパシタを具備する半導体装置であって、
前記ＭＯＳ型キャパシタは、
半導体基板に形成され、下部電極として機能する第１の不純物領域と、
前記第1の不純物領域上に形成された絶縁膜と、
前記絶縁膜上に形成された上部電極と、
前記上部電極に形成された複数の開口部と、
前記複数の開口部それぞれの下方に位置する前記第１の不純物領域に形成され、前記第１の不純物領域より不純物濃度が高い第２の不純物領域と、
を具備する半導体装置。
【請求項２】
前記複数の開口部及び前記複数の第２の不純物領域は千鳥状に配置されている請求項１に記載の半導体装置。
【請求項３】
前記ＭＯＳキャパシタが形成されている素子領域を分離する素子分離膜を更に具備し、
前記絶縁膜及び前記上部電極は、一枚の電極として前記素子領域内に位置する前記半導体基板の全面に形成されている請求項１又は２に記載の半導体装置。
【請求項４】
前記上部電極上及び前記複数の開口部内に位置する層間絶縁膜と、
前記層間絶縁膜に形成され、前記不純物領域それぞれ上に位置する複数の接続孔と、
前記複数の接続孔それぞれ内に埋め込まれた導電体と、
前記層間絶縁膜上に形成され、前記複数の導電体を介して前記複数の不純物領域に接続する導電パターンと、
を具備し、
前記導電パターンは、前記素子領域全ての上方に形成されている請求項３に記載の半導体装置。
【請求項５】
半導体基板に素子分離膜を形成し、素子領域を分離する工程と、
前記素子領域に位置する前記半導体基板の全面に絶縁膜を形成する工程と、
前記絶縁膜上及び前記素子分離膜上に導電膜を形成する工程と、
前記導電膜を選択的に除去することにより、前記絶縁膜の全面上に上部電極を形成し、かつ前記上部電極に複数の開口部を形成する工程と、
前記開口部内に位置する前記半導体基板に不純物領域を形成する工程と、
を具備する半導体装置の製造方法。
【請求項６】
前記不純物領域を形成する工程の後に、
前記素子分離膜上、前記上部電極上及び前記複数の不純物領域上に層間絶縁膜を形成する工程と、
前記層間絶縁膜に、前記複数の不純物領域それぞれ上に位置する接続孔を形成する工程と、
前記複数の接続孔それぞれ内に導電体を埋め込む工程と、
前記層間絶縁膜上及び前記導電体上に、前記上部電極の上方に位置する導電パターンを形成する工程と、
を具備する請求項５に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＯＳ型キャパシタを具備する半導体装置及びその製造方法に関する。特に本発明は、ＭＯＳ型キャパシタの面積を増やさずにＭＯＳ型キャパシタの容量を増やすことができる半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
図４（Ａ）は、従来のＭＯＳ型キャパシタ１２０の構成を説明するための断面図である。本図に示すＭＯＳ型キャパシタ１２０は、シリコン基板１０１に形成された第1導電型のウェル１０１ａ、絶縁膜１０３、ポリシリコン電極である上部電極１０４、及び第1導電型の不純物領域１０７を有している。絶縁膜１０３はウェル１０１ａ上に位置しており、上部電極１０４は絶縁膜１０３上に位置している。不純物領域１０７は、上部電極１０４の周囲を取り囲むように形成されており、下部電極として機能するウェル１０１ａに電位を与える為に設けられている。
【０００３】
上記した構成を有するＭＯＳ型キャパシタ１２０において、容量を大きくすることを目的として大面積化した場合、上部電極１０４及び下部電極であるウェル１０１ａを十分に低抵抗化しないと周波数特性（応答性）が低下する。上部電極１０４の低抵抗化は、十分な量の不純物を導入したり、タングステンシリサイドを形成したりするなどにより比較的簡単に達成できるが、ウェル１０１ａの低抵抗化は困難である。ウェル１０１ａがある程度の大きさの抵抗値を有する場合、ウェル１０１ａのうち上部電極１０４の中心部の下方に位置する部分は、不純物領域１０７からの距離が長くなる為、不純物領域１０７の電位変化に追従することができなくなる。
【０００４】
このため、図４（Ｂ）に示すように従来は、ＭＯＳ型キャパシタの容量を大きくしたい場合、上部電極１０４がある大きさ以下のＭＯＳ型キャパシタ１２０を複数形成し、これらＭＯＳ型キャパシタ１２０を並列に接続していた（例えば特許文献１）。
【０００５】
【特許文献１】特開２００２−２１７３０４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上記したように、ＭＯＳ型キャパシタの容量を大きくすることを目的として、上部電極がある大きさ以下のＭＯＳ型キャパシタを複数形成した場合、ＭＯＳ型キャパシタの面積のうち、ウェルに電位を与える為の不純物領域が占める割合が大きくなる。これは、不純物領域の外周のうち上部電極側の部分しかウェルに電位を与える作用を行っていない為である。このため、ＭＯＳ型キャパシタの面積が大きくなっていた。
【０００７】
本発明は上記のような事情を考慮してなされたものであり、その目的は、ＭＯＳ型キャパシタの面積を増やさずにＭＯＳ型キャパシタの容量を増やすことができる半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
上記課題を解決するため、本発明に係る半導体装置は、ＭＯＳ型キャパシタを具備する半導体装置であって、
前記ＭＯＳ型キャパシタは、
半導体基板に形成され、下部電極として機能する第１の不純物領域と、
前記第1の不純物領域上に形成された絶縁膜と、
前記絶縁膜上に形成された上部電極と、
前記上部電極に形成された複数の開口部と、
前記複数の開口部それぞれの下方に位置する前記第１の不純物領域に形成され、前記第１の不純物領域より不純物濃度が高い第２の不純物領域と、
を具備する。
【０００９】
この半導体装置によれば、前記開口部の下方に位置する前記第１の不純物領域には、下部電極である前記第１の不純物領域に電位を与える為の前記第２の不純物領域が形成されている。前記第２の不純物領域は、全周が前記第１の不純物領域に囲まれているため、全周が前記第２の不純物領域に電位を与える作用を行う。このため、従来と比較して前記第２の不純物領域の面積を小さくすることができ、その結果、ＭＯＳ型キャパシタの面積を増やさずにＭＯＳ型キャパシタの容量を増やすことができる。前記複数の開口部及び前記複数の第２の不純物領域が千鳥状に配置されている場合、特にこの効果が大きくなる。
【００１０】
前記ＭＯＳキャパシタが形成されている素子領域を分離する素子分離膜を更に具備し、前記絶縁膜及び前記上部電極は、前記素子領域内に位置する前記半導体基板の全面に形成されているのが好ましい。
【００１１】
前記上部電極上に位置する層間絶縁膜と、前記層間絶縁膜に形成され、前記不純物領域それぞれ上に位置する複数の接続孔と、前記複数の接続孔それぞれ内に埋め込まれた導電体と、前記層間絶縁膜上に形成され、前記複数の導電体を介して前記複数の不純物領域に接続する導電パターンとを具備し、前記導電パターンは、前記素子領域全ての上方に形成されていてもよい。
【００１２】
本発明に係る半導体装置の製造方法は、半導体基板に素子分離膜を形成し、素子領域を分離する工程と、
前記素子領域に位置する前記半導体基板の全面に絶縁膜を形成する工程と、
前記絶縁膜上及び前記素子分離膜上に導電膜を形成する工程と、
前記導電膜を選択的に除去することにより、前記絶縁膜の全面上に上部電極を形成し、かつ前記上部電極に複数の開口部を形成する工程と、
前記開口部内に位置する前記半導体基板に不純物領域を形成する工程とを具備する。
【００１３】
前記不純物領域を形成する工程の後に、前記素子分離膜上、前記上部電極上及び前記複数の不純物領域上に層間絶縁膜を形成する工程と、前記層間絶縁膜に、前記複数の不純物領域それぞれ上に位置する接続孔を形成する工程と、前記複数の接続孔それぞれ内に導電体を埋め込む工程と、前記層間絶縁膜上及び前記導電体上に、前記上部電極の上方に位置する導電パターンを形成する工程とを具備してもよい。
【発明を実施するための最良の形態】
【００１４】
以下、図面を参照して本発明の実施形態について説明する。図１（Ａ），（Ｂ）、図２（Ａ），（Ｂ）、及び図３（Ａ）の各図は、本発明の実施形態に係る半導体装置の製造方法を説明するための断面図である。図１（Ｃ）、図２（Ｃ）、及び図３（Ｂ）は、それぞれ図１（Ｂ）、図２（Ｂ）、及び図３（Ａ）のＡ−Ａ´断面図である。本図に示す半導体装置は、ＭＯＳ型キャパシタを有している。
【００１５】
まず図１（Ａ）に示すように、シリコン基板１に第１導電型の不純物を導入し、ＭＯＳ型キャパシタが形成される素子領域にウェル１ａを形成する。ウェル１ａは、ＭＯＳ型キャパシタの下部電極として機能する。次いで、シリコン基板１に素子分離膜２を形成し、素子領域を他の領域から分離する。次いで、シリコン基板１を熱酸化する。これにより、素子領域に位置するシリコン基板１の全面に絶縁膜３が形成される。次いで、絶縁膜３上及び素子分離膜２上に、ポリシリコン膜４をＣＶＤ法により形成する。
【００１６】
次いで図１（Ｂ）に示すように、ポリシリコン膜４上にフォトレジスト膜を塗布し、このフォトレジスト膜を露光及び現像する。これによりポリシリコン膜４上にはレジストパターン５０が形成される。次いで、レジストパターン５０をマスクとして、ポリシリコン膜４をエッチングする。これにより、ＭＯＳ型キャパシタの上部電極４０が形成される。
【００１７】
図１（Ｂ），（Ｃ）に示すように、上部電極４０は、絶縁膜３の全面上及びその周囲の素子分離膜２上に位置しており、絶縁膜３上に位置する部分に、複数の開口部４２を有している。複数の開口部４２は、絶縁膜３の全面上に、千鳥状に配置されている。開口部４２は、互いの距離が略同じように配置されるのが好ましい。
【００１８】
その後、図２（Ａ）に示すようにレジストパターン５０を除去する。次いで、上部電極４０及び素子分離膜２をマスクとして、シリコン基板１に第１導電型の不純物を導入する。これにより開口部４２の下方に位置するシリコン基板１には、それぞれウェル１ａより不純物濃度が高い不純物領域７が形成される。不純物領域７はウェル１ａに所定の電位を与える機能を有しており、素子領域に位置するウェル１ａの全面に、千鳥状に配置されている。開口部４２が互いの距離が略同じように配置されている場合、不純物領域７も互いの距離が略同じになるように配置される。
【００１９】
次いで、図２（Ｂ），（Ｃ）に示すように、上部電極４０上及び開口部４２内を含む全面上に、層間絶縁膜８をＣＶＤ法により形成する。次いで、層間絶縁膜８上にレジストパターン（図示せず）を形成し、このレジストパターンをマスクとして層間絶縁膜８をエッチングする。これにより層間絶縁膜８及び絶縁膜３には、上部電極４０上に位置する複数の接続孔８ａ、及び不純物領域７それぞれ上に位置する接続孔８ｂが形成される。複数の接続孔８ａは、上部電極４０のうち素子分離膜２上に位置する部分の上に位置しており、絶縁膜３を取り囲むように配置されている。その後、レジストパターンを除去する。
【００２０】
次いで、図３（Ａ），（Ｂ）に示すように、層間絶縁膜８上及び接続孔８ａ，８ｂ内にタングステン膜をＣＶＤ法により形成する。次いで、層間絶縁膜８上に位置するタングステン膜をＣＭＰ法により除去する。これにより、接続孔８ａ内にはタングステンプラグ９ａが埋め込まれ、接続孔８ｂ内にはタングステンプラグ９ｂが埋め込まれる。
【００２１】
次いで、タングステンプラグ９ａ，９ｂ上及び層間絶縁膜８上にＡｌ合金膜を形成する。次いで、このＡｌ合金膜上にレジストパターン（図示せず）を形成し、このレジストパターンをマスクとしてＡｌ合金膜をエッチングする。これにより、層間絶縁膜８上には、複数のタングステンプラグ９ａを相互に接続する導電パターン１０ａ、及び複数のタングステンプラグ９ｂを相互に接続する導電パターン１０ｂが形成される。導電パターン１０ｂは、平面形状が略正方形又は長方形である。導電パターン１０ａは、平面形状が略ロ字状であり、導電パターン１０ｂの周囲を囲むように配置されている。
【００２２】
以上、本発明の実施形態によれば、上部電極４０には複数の開口部４２が形成されており、開口部４２の下方に位置するシリコン基板１には、下部電極であるウェル１ａに電位を与える為の不純物領域７が形成されている。不純物領域７は、全周が上部電極４０に囲まれているため、全周がウェルに電位を与える作用を行う。このため、従来と比較して不純物領域７の面積を小さくすることができ、その結果、ＭＯＳ型キャパシタの面積を増やさずにＭＯＳ型キャパシタの容量を増やすことができる。この効果は、複数の不純物領域７の相互間隔が略同じである場合、特に大きくなる。
【００２３】
なお、上部電極４０は、絶縁膜３の全面及び複数の不純物領域７それぞれの上方に配置されていてもよい。上部電極４０、層間絶縁膜８、及び導電パターン１０ｂの積層構造もキャパシタとして機能するが、上部電極４０、及び導電パターン１０ｂそれぞれが、素子領域の全面の上方に位置すると、このキャパシタの容量も従来と比較して大きくなる。
【００２４】
尚、本発明は上述した実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。例えば層間絶縁膜８を形成する前に、開口部４２内に位置する絶縁膜３は除去されていても良い。
【図面の簡単な説明】
【００２５】
【図１】（Ａ），（Ｂ）は本発明の実施形態に係る半導体装置の製造方法を説明するための断面図、（Ｃ）は（Ｂ）のＡ−Ａ´断面図。
【図２】（Ａ），（Ｂ）は図１の次の工程を説明するための断面図、（Ｃ）は（Ｂ）のＡ−Ａ´断面図。
【図３】（Ａ）は図２の次の工程を説明するための断面図、（Ｂ）は（Ａ）のＡ−Ａ´断面図。
【図４】従来のＭＯＳ型キャパシタ１２０の構成を説明するための図であり、（Ａ）は断面図、（Ｂ）は平面図。
【符号の説明】
【００２６】
１，１０１…シリコン基板、１ａ，１０１ａ…ウェル、２…素子分離膜、３，１０３…絶縁膜、４，１０４…ポリシリコン膜、７，１０７…不純物領域、８…層間絶縁膜、８ａ，８ｂ…接続孔、９ａ，９ｂ…タングステンプラグ、１０ａ，１０ｂ…導電パターン、４０…上部電極、４２…開口部、５０…レジストパターン、１２０…ＭＯＳ型キャパシタ
【図１】
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【図２】
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【図３】
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【図４】
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