(57)【要約】【課題】パッド部や下層配線等のクラック、半導体素子の破壊を防止できる構造の半導体装置を提供する。【解決手段】電極層５８を第３絶縁膜６０にて覆うようにすることで、第３絶縁膜６０にて電極層５８が固定されるようにする。これにより、ボンディング時の衝撃により電極層５８が変形してしまうことを従来以上に抑制することが可能となる。特に、電極層５８をヤング率が１×１０4ｋｇ／ｍｍ2以上の材料とし、かつ、電極層５８の膜厚を０．３μｍ以上、好ましくは１μｍ以上とすると良い。また、パッド部６２をヤング率が８．０×１０3ｋｇ／ｍｍ2以上の材料とし、かつ、パッド部６２の膜厚を０．５μｍ以上、好ましくは１μｍ以上とすると良い。【選択図】図１
2008108825.tif 000002
【特許請求の範囲】
【請求項１】
半導体素子（１０、２０、３０）が形成された半導体基板（２）と、
前記半導体基板上に形成された層間絶縁膜（５１、５４、５７）と、
前記層間絶縁膜を介して、前記半導体素子と電気的に接続された配線層（５２、５５）と、
前記配線層と電気的に接続され、ボンディングが行われるパッド部（６２）と、を有してなる半導体装置であって、
前記配線層の上において、該配線層と電気的に接続されるように構成され、前記パッド部よりもヤング率が大きな材料で構成された電極層（５８）と、
前記電極層を囲み、該電極層の側壁面を覆うように構成された絶縁膜（６０）と、を有し、
前記電極層と、該電極層よりもヤング率が小さな材料となる前記パッド部との２層を含む多層構造により、パッド構造が構成されていることを特徴とする半導体装置。
【請求項２】
前記パッド部は、前記ボンディングにより塑性変形する材料にて構成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記パッド部は、ヤング率が８．０×１０3ｋｇ／ｍｍ2以下の材料で構成されていることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記パッド部は、０．５μｍ以上の膜厚で構成されていることを特徴とする請求項１ないし３のいずれか１つに記載の半導体装置。
【請求項５】
前記電極層は、前記ボンディングにより塑性変形しない材料にて構成されていることを特徴とする請求項１ないし４のいずれか１つに記載の半導体装置。
【請求項６】
前記電極層は、ヤング率が１．０×１０4ｋｇ／ｍｍ2以上の材料で構成されていることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記電極層は、０．３μｍ以上の膜厚で構成されていることを特徴とする請求項１ないし６のいずれか１つに記載の半導体装置。
【請求項８】
前記パッド構造は、前記半導体素子が形成されたセル部の直上に形成されていることを特徴とする請求項１ないし７のいずれか１つに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子が形成されたセル部の上部においてワイヤボンディングを行うようにした半導体装置に関するものである。
【背景技術】
【０００２】
従来、半導体素子が形成されたセル部の上部においてワイヤボンディングが行えるようにする技術として、例えば、特許文献１や特許文献２に示されるものがある。特許文献１では、ワイヤボンディングを行うパッド部分において絶縁膜や金属膜の膜厚を１〜２μｍにすること、特許文献２では、ワイヤボンディングを行うパッド部分において配線を多層化することにより、共に、クラックの発生や半導体素子の破壊を抑制することでワイヤボンディングが行えるようにしている。
【０００３】
また、特許文献３では、ワイヤボンディングを行う部分の周辺にビアホールを形成し、ワイヤボンディングを行う部分の直下にはビアホールを形成しないようにする技術も提案されている。
【特許文献１】特表２００３−５１８７３９号公報
【特許文献２】特開平８−２３６７０６号公報
【特許文献３】特許第３４３２２８４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記特許文献１や特許文献２に示される構造の場合、下地となるパターンに左右されやすく、必ずしもクラックの発生や半導体素子の破壊が防止できるという訳ではないことが確認された。
【０００５】
また、特許文献３の構造の場合、ワイヤボンディングを行う部分の周囲にのみビアホールを形成しているため、パワー素子のドレイン配線やソース配線をそこまで引き回さねばならない等、パターンの制約が大きく、設計の自由度が低くなり、チップサイズの縮小を図ることができない。
【０００６】
なお、これらの問題を解決するには、パッド部の下層に電極となる厚いＣｕ層を形成した後、上層にＡｌを配置することでＣｕ層を被覆するという構造が考えられる。しかしながら、このような構造の場合、下層のＣｕ層が上側に突出する凸形状（ＣＳＰ構造）となることから、厚くされたＣｕ層の周囲（両端）を固定することができない。このため、ボンディング時に、厚いＣｕ層が振動して衝撃を与えてしまい、下地にビアホールが形成されることを避けなければならなかったり、衝撃吸収梁を形成する必要が出るなど、パターンの制約ができ、上記問題を好適に解消することができなかった。
【０００７】
本発明は上記点に鑑みて、パッド部や下層配線等のクラック、半導体素子の破壊を防止できる構造の半導体装置を提供することを第１の目的とする。さらに、パターンの制約が少なく、設計自由度を高くでき構造の半導体装置を提供することを第２の目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するため、本発明では、配線層の上において、該配線層と電気的に接続されるように構成され、パッド部よりもヤング率が大きな材料で構成された電極層（５８）と、電極層を囲み、該電極層の側壁面を覆うように構成された絶縁膜（６０）と、を有し、電極層と、該電極層よりもヤング率が小さな材料となるパッド部との２層を含む多層構造により、パッド構造が構成されていることを特徴としている。
【０００９】
このように、電極層を絶縁膜にて覆うようにすることで、絶縁膜にて電極層が固定されるようにできる。このため、ボンディング時の衝撃により電極層が変形してしまうことを従来以上に抑制することが可能となる。したがって、パッド部や下層配線等のクラック、半導体素子の破壊を防止できる構造の半導体装置とすることができる。
【００１０】
具体的には、パッド部をボンディングにより塑性変形する材料にて構成すると好ましい。例えば、パッド部をヤング率が８．０×１０3ｋｇ／ｍｍ2以下の材料で構成すれば、ボンディングにより塑性変形するようにできる。この場合、パッド部を０．５μｍ以上、好ましくは１μｍ以上の膜厚で構成すれば、塑性変形によるボンディング時の衝撃吸収効果を得ることができる。
【００１１】
また、電極層をボンディングにより塑性変形しない材料にて構成すると好ましい。例えば、電極層をヤング率が１×１０4ｋｇ／ｍｍ2以上の材料で構成すれば、ボンディングにより塑性変形しないようにできる。この場合、電極層を０．３μｍ以上、好ましくは１μｍ以上の膜厚で構成すれば、電極層によるボンディング時の変形防止効果を十分に得ることができ、下地となる層間絶縁膜や素子などのクラック発生を防止することが可能となる。
【００１２】
以上のような構造は、特に、パッド構造が半導体素子が形成されたセル部の直上に形成される場合に有効である。
【００１３】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。
【００１５】
（第１実施形態）
図１は、本発明の第１実施形態が適用された半導体装置１の断面構造を示したものである。この半導体装置１は、ＬＤＭＯＳ１０、ＣＭＯＳ２０、バイポーラトランジスタ（以下、Ｂｉｐという）３０がセル部に一体的に形成された集積回路を備えたものである。この半導体装置１は、ＳＯＩ基板２を用いて形成されている。
【００１６】
ＳＯＩ基板２は、支持基板となるシリコン基板３の表面にシリコン酸化膜などの絶縁膜４を介して活性層となるシリコン層５を配置したものである。このシリコン層５は、Ｎ+型層６およびこのＮ+型層６の表層部に形成されたＮ-型層７を有した構成とされ、ＬＤＭＯＳ１０、ＣＭＯＳ２０、Ｂｉｐ３０が配置される各領域ごとにトレンチ８およびトレンチ８内に配置された絶縁層９にて素子分離されている。このため、ＬＤＭＯＳ１０、ＣＭＯＳ２０、Ｂｉｐ３０が互いに電気的に分離されている。
【００１７】
ＬＤＭＯＳ１０は、シリコン層５におけるＮ-型層７の表層にそれぞれ位置するＮ型ドレイン領域１１、Ｐ型チャネル領域１２、Ｎ+型ソース領域１３とから構成されている。Ｎ型ドレイン領域１１の表層にはＮ+型コンタクト層１４が形成されており、Ｐ型チャネル領域１２の表層にはＰ型コンタクト層１５が形成されている。また、Ｎ型ドレイン領域１１とＰ型チャネル領域１２は、いわゆるＬＯＣＯＳ酸化膜１６により、絶縁分離されている。また、Ｐ型チャネル領域１２上には、ゲート絶縁膜１７を介して、ゲート電極１８が配置されている。
【００１８】
ＣＭＯＳ２０は、シリコン層５におけるＮ-型層７中のＮ型ウェル層２１と、Ｎ型ウェル層２１の表層のＰ型層２２と、Ｐ型層２２の表層のＮ+型ソース領域２３およびＮ+型ドレイン領域２４とを有して構成されている。また、Ｐ型層２２のうち、Ｎ+型ソース領域２３とＮ+型ドレイン領域２４の間の領域上には、ゲート絶縁膜２５を介して、ゲート電極２６が配置されている。ここではＮチャネルＭＯＳＦＥＴのみ図示するが、ＰチャネルＭＯＳＦＥＴも配置されている。
【００１９】
Ｂｉｐ３０は、シリコン層５に形成され、Ｎ-型層７を上下に貫通してＮ+型層６と接続されているＮ+型コレクタ領域３１と、シリコン層５におけるＮ-型層７の表層のＰ型ベース領域３２と、Ｐ型ベース領域３２の表層のＮ+型エミッタ層３３およびＰ+型コンタクト層３４とから構成されている。
【００２０】
そして、このように構成された各素子が形成されたＳＯＩ基板２の表面に、配線構造部５０が構成されている。
【００２１】
配線構造部５０は、シリコン層５上にそれぞれ順に形成されているＢＰＳＧ膜５１と、１ｓｔ配線層５２と、ＢＰＳＧ膜５１のコンタクトホール内に埋設された第１コンタクト部５３と、第１絶縁膜５４と、２ｎｄ配線層５５と、第１絶縁膜５４のビアホールに埋設された第２コンタクト部５６と、第２絶縁膜５７と、電極層５８と、第２絶縁膜５７のビアホールに埋設された第３コンタクト部５９と、第３絶縁膜６０と、パッシベーション膜としてのＰ−ＳｉＮ膜６１と、Ｐ−ＳｉＮ膜６１に形成された開口部を通じて各電極層５８と電気的に接続されたパッド部６２を有している。
【００２２】
１ｓｔ配線層５２、２ｎｄ配線層５５は、ＬＤＭＯＳ１０、ＣＭＯＳ２０、Ｂｉｐ３０等の素子用の電源線やグラウンド線あるいは素子を電気的に接続する配線であり、本発明の配線層に該当する。
【００２３】
第１コンタクト部５３は、Ｔｉ／ＴｉＮもしくはＴａ／ＴａＮの積層膜からなるバリアメタル５３ａと、バリアメタル５３ａ上に配置されたＷプラグ５３ｂにて構成されている。この第１コンタクト部５３は、ＢＰＳＧ膜５１に形成されたコンタクトホールを通じてＬＤＭＯＳ１０、ＣＭＯＳ２０、Ｂｉｐ３０の各部と電気的に接続されている。
【００２４】
１ｓｔ配線層５２および２ｎｄ配線層５５は、共に、Ｔｉ／ＴｉＮもしくはＴａ／ＴａＮの積層膜からなるバリアメタル５２ａ、５５ａと、バリアメタル５２ａ、５５ａ上に配置されたＣｕ層５２ｂ、５５ｂにて構成されている。１ｓｔ配線層５２は、第１絶縁膜５４における第１ＴＥＯＳ膜５４ａに形成された配線パターン用の溝内に埋め込まれている。そして、この１ｓｔ配線層５２上を全面覆うように、第１絶縁膜５４におけるシリコン窒化膜５４ｂおよび第２ＴＥＯＳ膜５４ｃが成膜されている。これらシリコン窒化膜５４ｂおよび第２ＴＥＯＳ膜５４ｃの所望位置に開口部が形成されており、各開口部を通じて第２コンタクト部５６が１ｓｔ配線層５２の所望位置と電気的に接続されている。
【００２５】
第２コンタクト部５６は、Ｔｉ／ＴｉＮもしくはＴａ／ＴａＮの積層膜からなるバリアメタル５６ａと、バリアメタル５６ａ上に配置されたＣｕ層５６ｂにて構成されている。
【００２６】
２ｎｄ配線層５５は、第２絶縁膜５７における第１ＴＥＯＳ膜５７ａに形成された配線パターン用の溝内に埋め込まれている。そして、この２ｎｄ配線層５５上を全面覆うように、第２絶縁膜５７におけるシリコン窒化膜５７ｂおよび第２ＴＥＯＳ膜５７ｃが成膜されている。これらシリコン窒化膜５７ｂおよび第２ＴＥＯＳ膜５７ｃの所望位置に開口部が形成されており、各開口部を通じて第３コンタクト部５９が２ｎｄ配線層５５の所望位置と電気的に接続されている。
【００２７】
第３コンタクト部５９は、Ｔｉ／ＴｉＮもしくはＴａ／ＴａＮの積層膜からなるバリアメタル５９ａと、バリアメタル５９ａ上に配置されたＣｕ層５９ｂにて構成されている。
【００２８】
電極層５８は、Ｔｉ／ＴｉＮもしくはＴａ／ＴａＮの積層膜からなるバリアメタル５８ａと、バリアメタル５８ａ上に配置されたＣｕ層５８ｂにて構成されている。この電極層５８は、第３絶縁膜６０によって埋め込まれた状態、つまり側壁すべてが第３絶縁膜６０によって囲まれてた構造とされ、１ｓｔ配線層５２や２ｎｄ配線層５５と比べて厚く構成されている。特に、電極層５８のうち、素子の大電流が流される部位と電気的に接続されるものに関しては、上面から見たときの面積（体積）が他の電極層５８と比べて大きくされている。ここでは、電極層５８のうち、ＬＤＭＯＳ１０におけるＮ型ドレイン領域１１やＮ+型ソース領域１３に電気的に接続される部分は、他の部分と比べて大きな面積とされている。
【００２９】
また、この電極層５８は、パッド部６２の下層に位置する下層電極層としての役割も果たすため、ヤング率の大きい材質で構成してあり、ここではＣｕ層５８ｂを基材として用いているが、ヤング率が１．０×１０4ｋｇ／ｍ2以上の材料であれば良く、例えば、Ｃｕ合金、Ｔｉ、Ｗ、Ｎｉ、Ｃｒ、Ｐｄ、Ｐｔ、Ｍｎ、Ｚｎ、ドープトＳｉ、ドープトＰｏｌｙ−Ｓｉなどを用いることができる。このようなヤング率の大きい材質のものを第３絶縁膜６０で埋め込んだのは、ボンディング時の衝撃を受けたときの変形防止のためである。すなわち、ボンディング時の衝撃は、縦方向の衝撃と横方向の衝撃があるため、硬い材質を埋め込み固定することで下地となる電極層５８の変形を効果的に抑制することが可能となる。そして、このように電極層５８によるボンディング時の変形防止効果が得られるように、電極層５８の膜厚を０．３μｍ以上としており、好ましくは１μｍ以上としている。
【００３０】
第３絶縁膜６０は、ＴＥＯＳ膜で構成されており、第２絶縁膜５７および第３コンタクト部５９の上に配置されている。第３絶縁膜６０は、電極層５８と同じ膜厚で構成されており、この第３絶縁膜６０に形成された溝内に電極層５８が埋め込まれた構造とされている。
【００３１】
Ｐ−ＳｉＮ膜６１は、第３絶縁膜６０および電極層５８を覆うように構成されたものであり、パッド部６２が配置される部位に開口部が形成された構造とされている。
【００３２】
パッド部６２は、Ｐ−ＳｉＮ膜６１に形成された開口部を通じて、電極層５８と電気的に接続されるものである。このパッド部６２にボンディングが為されることで、半導体装置１内に形成されたＬＤＭＯＳ１０、ＣＭＯＳ２０、Ｂｉｐ３０等の素子の各部と外部との電気的接続が図れるようになっている。
【００３３】
パッド部６２は、ヤング率が小さく、ボンディング時の衝撃にて塑性変形する材料、つまり電極層５８と比べてヤング率が小さな材料で構成されている。ここでは、パッド部６２は、Ａｌにより構成しているが、ヤング率が８．０×１０3ｋｇ／ｍ2以下の材料であれば良く、例えば、Ａｕ、Ａｇ、Ｐｂ、Ｓｎなどを用いることができる。このようにパッド部６２を塑性変形させることで、ボンディング時の衝撃を吸収できるようにしている。そして、このようにパッド部６２によるボンディング時の衝撃吸収効果が得られるように、パッド部６２の膜厚を０．５μｍ以上としており、好ましくは１μｍ以上としている。
【００３４】
本実施形態では、電極層５８およびパッド部６２にてパッド構造を構成している。これら電極層５８やパッド部６２がヤング率の大きな材料のみからなるようにした場合、ボンディング時の衝撃がそのまま下地に伝達されるため、層間絶縁膜クラックや素子破壊が起こる。これは、層間絶縁膜や配線層を構成する材料による衝撃吸収効果がほとんどないために生じる。逆に、電極層５８やパッド部６２がヤング率の小さな材料のみからなるようにした場合、ボンディング時の衝撃によって電極の塑性変形と同時に下地も塑性変形してしまい、層間絶縁膜クラックや素子破壊が起こる。このため、上層となるパッド部６２をヤング率が小さな材料とし、下層となる電極層５８をヤング率の大きな材料としている。
【００３５】
また、電極層５８は、ＬＤＭＯＳ１０、ＣＭＯＳ２０、Ｂｉｐ３０等の素子が形成されたセル部の直上（セル部の上部）に形成され、セル部の外部に各コンタクト部５３、５６、５７や配線層５２、５５が引き回されることなく、各素子と電極層５８、引いてはパッド部６２が電気的に接続される構造とされている。
【００３６】
以上説明したように、本実施形態では、第３絶縁膜６０に埋め込むように電極層５８を配置している。さらに、電極層５８をヤング率の大きな材料、パッド部６２をヤング率の小さな材料で構成し、かつ、電極層５８やパッド部６２の膜厚を上記した値となるようにしている。これらの理由について説明する。
【００３７】
まず、第３絶縁膜６０に電極層５８を埋め込むことにより、電極層５８の膜厚を大きなものにすることが可能になると共に、第３絶縁膜６０にて電極層５８を固定することが可能となる。このため、ボンディング時における電極層５８の変形をより抑制することが可能となる。
【００３８】
また、電極層５８の膜厚を０．３μｍ以上とし、好ましくは１μｍ以上としている。これは、以下に示す実験結果に基づくものである。図２は、第３コンタクト部５９の膜厚を１μｍ、パッド部６２の膜厚を１μｍで固定しつつ、電極層５８および第３絶縁膜６０の膜厚を様々に変化させたときのクラック発生率を調べた結果を示したグラフである。この図に示されるように、電極層５８および第３絶縁膜６０が薄いと変形抑制効果が十分に得られないが、膜厚が厚くなるに連れてその効果が徐々に得られるようになり、０．３μｍになるとクラック発生率が５％以下になる程度まで効果が得られ、０．７μｍ以上、より確実には１μｍになるとクラック発生率が０％になるまで効果が得られることが確認された。このため、電極層５８および第３絶縁膜６０の膜厚を０．３μｍ以上、好ましくは１μｍ以上としている。
【００３９】
なお、この電極層５８の膜厚の上限に関しては、電極層５８の成膜時間などの要因から決まると考えられるが、上記効果が得られるという意味では特に限界はない。実験によれば、電極層５８が５μｍの膜厚までは問題ないことを確認している。
【００４０】
また、パッド部６２の膜厚を０．５μｍ以上とし、好ましくは１μｍ以上としている。これは、以下に示す実験結果に基づくものである。図３は、電極層５８の膜厚を２μｍ、第３コンタクト部５９の膜厚を１μｍで固定しつつ、パッド部６２の膜厚を様々に変化させたときのクラック発生率を調べた結果を示したグラフである。この図に示されるように、パッド部６２が薄いと衝撃吸収効果が十分に得られないが、膜厚が厚くなるに連れてその効果が徐々に得られるようになり、０．５μｍになるとクラック発生率が５％以下になる程度まで効果が得られ、１μｍになるとクラック発生率が０％になるまで効果が得られることが確認された。このため、パッド部６２の膜厚を０．５μｍ以上、好ましくは１μｍ以上としている。
【００４１】
なお、このパッド部６２の膜厚の上限に関しては、パッド部６２の成膜時間やパッド部６２のパターニングが的確に行えるか否かなどの要因から決まると考えられるが、上記効果が得られるという意味では特に限界はない。実験によれば、パッド部６２が３μｍの膜厚までは問題ないことを確認している。
【００４２】
また、電極層５８をヤング率が１×１０4ｋｇ／ｍｍ2以上の材料としている。これは、以下に示す実験結果に基づくものである。図４は、第３コンタクト部５９の膜厚を１μｍ、パッド部６２の膜厚を１μｍで固定し、電極層５８の膜厚を２μｍとしながらその材料を様々に変化させたときのクラック発生率を調べた結果を示したグラフである。この図に示されるように、電極層５８の材質がＳｎやＡｌのようにヤング率が小さい材料の場合には、クラック発生率が高くなっているが、Ｔｉ、Ｃｕ、Ｗのようにヤング率が大きい材料の場合には、クラック発生率が０％に大幅に減少している。このとき、クラック発生率が０％になっている材料のうち、最もヤング率が小さなＴｉのヤング率が１×１０4ｋｇ／ｍｍ2であることから、このヤング率以上の材料であれば、クラック発生率を大幅に減少できると言える。このため、電極層５８をヤング率が１×１０4ｋｇ／ｍｍ2以上の材料としている。
【００４３】
さらに、パッド部６２をヤング率が８．０×１０3ｋｇ／ｍｍ2以下の材料としている。これは、以下に示す実験結果に基づくものである。図５は、電極層５８の膜厚を２μｍ、第３コンタクト部５９の膜厚を１μｍで固定し、パッド部６２の膜厚を１μｍとしながらその材料を様々に変化させたときのクラック発生率を調べた結果を示したグラフである。この図に示されるように、パッド部６２の材質がＳｎやＡｌのようにヤング率が小さい材料の場合には、クラック発生率が大幅に低く０％になっているが、Ｔｉ、Ｃｕ、Ｗのようにヤング率が大きい材料の場合には、クラック発生率が大きくなっている。このとき、クラック発生率が０％になっている材料のうち、最もヤング率が大きなＡｌのヤング率が８．０×１０3ｋｇ／ｍｍ2であることから、このヤング率以下の材料であれば、クラック発生率を大幅に減少できると言える。このため、パッド部６２をヤング率が８．０×１０3ｋｇ／ｍｍ2以下の材料としている。
【００４４】
なお、上記図４、図５に示すグラフでは、電極層５８やパッド部６２に採用できる材料のすべての実験結果を示していないが、基本的にはクラック発生率はヤング率と関係するため、各材料のヤング率次第で電極層５８やパッド部６２に採用できるか否かが決まる。参考として、図６に各材料とヤング率との関係について示しておく。
【００４５】
以上説明したように、本実施形態の半導体装置１によれば、電極層５８を第３絶縁膜６０にて覆うようにすることで、第３絶縁膜６０にて電極層５８が固定されるようにしている。このため、ボンディング時の衝撃により電極層５８が変形してしまうことを従来以上に抑制することが可能となる。
【００４６】
特に、電極層５８をヤング率が１×１０4ｋｇ／ｍｍ2以上の材料とし、かつ、電極層５８の膜厚を０．３μｍ以上、好ましくは１μｍ以上としている。このため、電極層５８によるボンディング時の変形防止効果を十分に得ることができ、下地となる層間絶縁膜や素子などのクラック発生を防止することが可能となる。
【００４７】
また、パッド部６２をヤング率が８．０×１０3ｋｇ／ｍｍ2以上の材料とし、かつ、パッド部６２の膜厚を０．５μｍ以上、好ましくは１μｍ以上としている。このため、パッド部６２によるボンディング時の衝撃吸収効果を十分に得ることができ、下地となる層間絶縁膜や素子などのクラック発生を防止することが可能となる。
【００４８】
さらに、上述したように、電極層５８をＬＤＭＯＳ１０、ＣＭＯＳ２０、Ｂｉｐ３０等の素子が形成されたセル部の直上に形成されるようにしている。このため、セル部の外部に各コンタクト部５３、５６、５７や配線層５２、５５が引き回されることなく、各素子と電極層５８、引いてはパッド部６２が電気的に接続される構造とすることが可能となる。したがって、パターンの制約が少なく、設計自由度を高くでき構造の半導体装置１とすることが可能となる。
【００４９】
続いて、本実施形態の半導体装置１の製造方法について説明する。ただし、ＳＯＩ基板２に対してＬＤＭＯＳ１０、ＣＭＯＳ２０、Ｂｉｐ３０などの形成工程や、配線構造部５０のうちのＢＰＳＧ膜５１、第１コンタクト部５３、１ｓｔ配線層５２、第１絶縁膜５４、第２コンタクト部５６等の形成工程に関しては、従来と同様であるため、それ以降の工程に関してのみ説明する。
【００５０】
まず、第２コンタクト部５６まで形成したのち、第２絶縁膜５７における第１ＴＥＯＳ膜５７ａを成膜する。このとき、第１ＴＥＯＳ膜５７ａの膜厚を後で形成する２ｎｄ配線層５５の膜厚程度としている。そして、第１ＴＥＯＳ膜５７ａのうち２ｎｄ配線層５５の形成予定位置にフォト・エッチング工程により溝を形成する。そして、バリアメタル５５ａおよびＣｕ層５５ｂを成膜したのち、第１ＴＥＯＳ膜５７ａをストッパとしたＣＭＰ研磨等を行うことにより、第１ＴＥＯＳ膜５７ａの溝内に２ｎｄ配線層５５を配置する。その後、第１ＴＥＯＳ膜５７ａおよび２ｎｄ配線層５５の表面を覆うように、シリコン窒化膜５７ｂを成膜する。
【００５１】
続いて、第２ＴＥＯＳ膜５７ｃを成膜する。このとき、第２ＴＥＯＳ膜５７ｃの膜厚を後で形成する第３コンタクト部５９の膜厚程度、例えば、１μｍ程度の膜厚としている。そして、第２ＴＥＯＳ膜５７ｃおよびシリコン窒化膜５７ｂのうち第３コンタクト部５９の形成予定位置にフォト・エッチング工程により溝を形成する。そして、バリアメタル５９ａおよびＣｕ層５９ｂを成膜したのち、第２ＴＥＯＳ膜５７ｃをストッパとしたＣＭＰ研磨等を行うことにより、第２ＴＥＯＳ膜５７ｃおよびシリコン窒化膜５７ｂの溝内に第３コンタクト部５９を配置する。
【００５２】
その後、第３絶縁膜６０を成膜する。このとき、第３ＴＥＯＳ膜５９の膜厚を後で形成する電極層５８の膜厚程度、つまり０．５μｍ以上、好ましくは１μｍ以上の膜厚としている。そして、第３ＴＥＯＳ膜５９のうち電極層５８の形成予定位置にフォト・エッチング工程により溝を形成する。そして、バリアメタル５８ａおよびヤング率が大きなＣｕ層５８ｂを成膜したのち、第３絶縁膜６０をストッパとしたＣＭＰ研磨等を行うことにより、第３絶縁膜６０の溝内に電極層５８を配置する。これにより、第３絶縁膜６０にて囲まれた電極層５８が厚い膜厚で構成される。
【００５３】
この後、Ｐ−ＳｉＮ膜６１を形成したのち、Ｐ−ＳｉＮ膜６１のうちパッド部６２の形成予定位置に開口部を設け、その後、パッド部６２を構成するためのヤング率が小さな金属材料を成膜したのち、それをパターニングすることで、パッド部６２を形成する。これにより、本実施形態の半導体装置１が完成する。
【００５４】
（他の実施形態）
上記した実施形態では、素子としてのＬＤＭＯＳ１０、ＣＭＯＳ２０、Ｂｉｐ３０を有する半導体装置１を例として説明したが、これに限らず、他の大きな駆動電流（例えば１０アンペア以上）が要求される半導体デバイスや、他のパワーデバイスを備える半導体装置１においても、本発明を適用することができる。
【００５５】
上記した実施形態では、素子として、ＬＤＭＯＳ１０、ＣＭＯＳ２０、Ｂｉｐ３０等の半導体基板中に形成された素子を用いる場合を例として説明したが、素子は半導体基板中に形成されたものに限らず、素子として、受動素子等のように、半導体基板表面上に形成された素子を用いた半導体装置１に対しても本発明を適用することができる。
【００５６】
また、上記実施形態では、電極層５８の下層に位置する第３コンタクト部５９もヤング率の大きなＣｕなどで構成する場合について説明したが、ここはパッド部６２を構成する材料のようにヤング率の小さなで構成しても良い。さらに、上記実施形態では、電極層５８を基本的にヤング率が高いＣｕなどで構成する場合について説明したが、バリアメタル５８ａのように電極層５８の側壁に位置する部分に関してはヤング率の小さな材料で構成されていても良い。
【図面の簡単な説明】
【００５７】
【図１】本発明の第１実施形態における半導体装置１の断面構成を示す図である。
【図２】電極層５８および第３絶縁膜６０の膜厚を様々に変化させたときのクラック発生率を調べた結果を示したグラフである。
【図３】パッド部６２の膜厚を様々に変化させたときのクラック発生率を調べた結果を示したグラフである。
【図４】電極層５８の膜厚を２μｍとしながらその材料を様々に変化させたときのクラック発生率を調べた結果を示したグラフである。
【図５】パッド部６２の膜厚を１μｍとしながらその材料を様々に変化させたときのクラック発生率を調べた結果を示したグラフである。
【図６】各材料とヤング率との関係について示した図表である。
【符号の説明】
【００５８】
１…半導体装置１、２…ＳＯＩ基板、５０…配線構造部、５１…ＢＰＳＧ膜、５２…１ｓｔ配線層、５３…第１コンタクト部、５４…第１絶縁膜、５５…２ｎｄ配線層、５６…第２コンタクト部、５７…第２絶縁膜、５８…電極層、５９…第３コンタクト部、６０…第３絶縁膜、６１…Ｐ−ＳｉＮ膜、６２…パッド部。
【図１】
2008108825.tif 000003
【図２】
2008108825.tif 000004
【図３】
2008108825.tif 000005
【図４】
2008108825.tif 000006
【図５】
2008108825.tif 000007
【図６】
2008108825.tif 000008