(57)【要約】【課題】選択トランジスタとメモリトランジスタとの短絡を防止できる不揮発性半導体記憶装置およびその製造方法を提供する。【解決手段】不揮発性半導体記憶装置は、メモリトランジスタＭＴと選択トランジスタＳＴとを含むメモリセルを備えている。メモリトランジスタＭＴは、互いに積層されて形成されたフローティングゲートＦＧおよびコントロールゲートＣＧを有している。選択トランジスタＳＴは、互いに積層されて形成された下側ゲート層Ｇ２および上側ゲート層Ｇ１を有している。下側ゲート層Ｇ２は１つの選択トランジスタＳＴ毎に分離されている。上側ゲート層Ｇ１は複数の選択トランジスタＳＴで共有され、かつ複数の選択トランジスタＳＴの各々の下側ゲート層Ｇ２に電気的に接続されている。【選択図】図１
2008108977.tif 000002
【特許請求の範囲】
【請求項１】
主表面を有する半導体基板と、
前記主表面上に互いに積層して形成されたフローティングゲートおよびコントロールゲートを有するメモリトランジスタと、
前記主表面に互いに積層して形成された下側ゲート層および上側ゲート層を有し、かつ前記メモリトランジスタとともにメモリセルに含まれる選択トランジスタとを備え、
前記下側ゲート層は１つの前記選択トランジスタ毎に分離されており、
前記上側ゲート層は複数の前記選択トランジスタで共有され、かつ複数の前記選択トランジスタの各々の前記下側ゲート層に電気的に接続されている、不揮発性半導体記憶装置。
【請求項２】
前記接続が、前記下側ゲート層と前記上側ゲート層とが直接接触することにより行なわれていることを特徴とする、請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記上側ゲート層の延在方向に沿って、前記下側ゲート層および前記フローティングゲート層の長さが同じであることを特徴とする、請求項１または２に記載の不揮発性半導体記憶装置。
【請求項４】
前記上側ゲート層の延在方向と交差する方向に沿って、前記フローティングゲート層の長さが前記下側ゲート層の長さよりも短いことを特徴とする、請求項１〜３のいずれかに記載の不揮発性半導体記憶装置。
【請求項５】
前記半導体基板上に、前記上側ゲート層の延在方向と交差する方向に沿って直線状に形成された素子間分離層をさらに備えたことを特徴とする、請求項１〜４のいずれかに記載の不揮発性半導体記憶装置。
【請求項６】
複数のメモリセルを有する不揮発性半導体記憶装置の製造方法であって、
半導体基板上に第１絶縁層を形成する工程と、
前記第１絶縁層上に第１導電層を形成する工程と、
前記複数のメモリセルの形成領域にまたがって帯状に延びるように前記第１導電層を複数の帯形状にパターニングする第１パターニング工程と、
前記第１導電層上に第２絶縁層を形成する工程と、
前記第２絶縁層に前記帯形状の延在方向と交差する方向に延び、かつ前記第１導電層の表面を露出する複数の開口パターンを形成する工程と、
前記開口部を介して前記第１導電層と電気的に接続するように、かつ前記第２絶縁層を覆うように第２導電層を形成する工程と、
前記第２導電層と前記第１導電層とをパターニングすることで前記第２絶縁層により電気的に絶縁された前記第１導電層の一部および前記第２導電層の一部を含む積層パターンと、前記開口パターンに沿って形成され前記開口パターンの部分で電気的に接続された前記第１導電層の一部および前記第２導電層の一部を含む積層パターンとを形成する第２パターニング工程とを備えた、不揮発性半導体記憶装置の製造方法。
【請求項７】
前記第１パターニング工程が、直線状の開口パターンを有するマスク形成工程を有することを特徴とする、請求項６に記載の不揮発性半導体記憶装置の製造方法。
【請求項８】
前記第１パターニング工程が、レジストパターン形成工程と、前記レジストパターンの開口部を埋めるように液状材料を塗布する工程と、前記レジストパターンとの界面部分で前記液状材料の一部を硬化させた後に未硬化の液状材料を除去する工程とを有することを特徴とする、請求項６または７に記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置およびその製造方法に関し、特に、フローティングゲートおよびコントロールゲートを有する不揮発性半導体記憶装置およびその製造方法に関するものである。
【背景技術】
【０００２】
不揮発性半導体記憶装置のメモリセルには、互いに直列に接続されたフローティングゲートトランジスタ（メモリトランジスタ）および分離トランジスタ（選択トランジスタ）を有するものがある。フローティングゲートトランジスタ（メモリトランジスタ）には、フローティングゲートと制御ゲート（コントロールゲート）とを有するものがある。また分離トランジスタ（選択トランジスタ）には分離ゲート（セレクトゲート）を有するものがある。
【０００３】
複数の分離トランジスタ（選択トランジスタ）は分離ゲート（セレクトゲート）を共有している。よって、１つの分離ゲート（セレクトゲート）の電位が制御されることにより、複数の分離トランジスタ（選択トランジスタ）がオンオフされる。
【０００４】
分離トランジスタがオフにされると、この分離トランジスタ（選択トランジスタ）を有するメモリセルがソース線から切り離される。よって、このメモリセルが有するフローティングゲートトランジスタ（メモリトランジスタ）が過消去状態にあるか否かは、データの読み出しに影響を及ぼさなくなる。このように、分離トランジスタの機能によって過消去による読み出しエラーは防止される。
【０００５】
上記の不揮発性半導体記憶装置の製造方法としては、以下の工程を備えたものがある。まず、半導体基板上にトンネル誘電層が形成される。続いて、この絶縁層の上に第１導電層が形成される。次に、リソグラフィ法により、この第１導電層上にフォトレジストからなるマスクが形成される。続いて、このマスクを用いてエッチングが行なわれることで、第１導電層からなる分離ゲート（セレクトゲート）とフローティングゲートとが同時にパターニングされる。次に、層間誘電層（絶縁層）と第２導電層とが半導体基板上の全面に形成される。続いて、第２導電層がフローティングゲートトランジスタ（メモリトランジスタ）の部分にのみ残存するように第２導電層のパターニングが行なわれ、制御ゲート（コントロールゲート）が形成される。
【０００６】
このような不揮発性半導体記憶装置の技術には、たとえば、特開平７−２９７３０４号公報がある。
【特許文献１】特開平７−２９７３０４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上記の従来例では、分離ゲート（セレクトゲート）は第１導電層からなる１層の膜から構成されている。この分離ゲート（セレクトゲート）が複数の分離トランジスタ（選択トランジスタ）により共有されるためには、分離ゲート（セレクトゲート）は複数の分離トランジスタの配列に沿うように直線状にパターニングされなければならない。
【０００８】
このため、分離ゲート（セレクトゲート）およびフローティングゲートが上記の工程で形成される際に、エッチングに用いられるマスクの開口パターンは、分離ゲート（セレクトゲート）が直線的に延びる領域を避けたパターンとされなければならない。このため、開口パターンは単純な直線状とされることができず、多数の端部を有するパターンとなる。
【０００９】
微細パターン形成技術においては、一般に直線状のパターンの中間部分の形成よりも、端部の形成を精度よく行なうことの方が困難である。このため、上記のマスクの開口パターンが形成される際、開口パターンの端部の大きさが所望のものよりも大きくなってしまうことがある。このようなマスクを用いて上記第１導電層のエッチングが行なわれると、開口パターンの端部において第１導電層が局所的に大きくエッチングされることになる。
【００１０】
この局所的に大きくエッチングされて形成された凹部の上に上記層間誘電層（絶縁層）と上記第２導電層との形成が行なわれると、膜表面に大きな段差が生じる。
【００１１】
この段差部分には、不揮発性半導体記憶装置の製造工程において異物が残りやすい。この異物がエッチング工程においてマスクとして作用してしまうと、隣り合うフローティングゲートトランジスタ（メモリトランジスタ）と分離トランジスタ（選択トランジスタ）との間の位置において、第２導電層のエッチングが不完全となることがある。この結果、フローティングゲートトランジスタ（メモリトランジスタ）と分離トランジスタ（選択トランジスタ）との短絡が発生することがあるという問題があった。
【００１２】
本発明は、上記の問題に鑑みてなされたものであり、その目的は、製造工程における異物に起因するメモリトランジスタと選択トランジスタとの短絡を防止できる不揮発性半導体記憶装置およびその製造方法を提供することである。
【課題を解決するための手段】
【００１３】
本発明の一実施の形態の不揮発性半導体記憶装置は、主表面を有する半導体基板と、メモリトランジスタと、選択トランジスタとを備えている。メモリトランジスタは、主表面上に互いに積層されて形成されたフローティングゲートおよびコントロールゲートを有している。選択トランジスタは、主表面に互いに積層されて形成された下側ゲート層および上側ゲート層を有し、かつメモリトランジスタとともにメモリセルに含まれている。下側ゲート層は１つの選択トランジスタ毎に分離されている。上側ゲート層は複数の選択トランジスタで共有され、かつ複数の選択トランジスタの各々の下側ゲート層に電気的に接続されている。
【００１４】
本発明の一実施の形態の不揮発性半導体記憶装置の製造方法は、複数のメモリセルを有する不揮発性半導体記憶装置の製造方法であって、以下の工程を備えている。
【００１５】
まず半導体基板上に第１絶縁層が形成される。この第１絶縁層上に第１導電層が形成される。複数のメモリセルの形成領域にまたがって帯状に延びるように第１導電層が複数の帯形状にパターニングされる。第１導電層上に第２絶縁層が形成される。第２絶縁層に帯形状の延在方向と交差する方向に延び、かつ第１導電層の表面を露出する複数の開口パターンが形成される。開口部を介して第１導電層と電気的に接続されるように、かつ第２絶縁層を覆うように第２導電層が形成される。第２導電層と第１導電層とがパターニングされることで第２絶縁層により電気的に絶縁された第１導電層の一部および前記第２導電層の一部を含む積層パターンと、開口パターンに沿って形成され前記開口パターンの部分で電気的に接続された第１導電層の一部および第２導電層の一部を含む積層パターンとが形成される。
【発明の効果】
【００１６】
この実施の形態の不揮発性半導体記憶装置およびその製造方法によれば、選択トランジスタは下側ゲート層と上側ゲート層とを有している。そして、下側ゲート層は１つの選択トランジスタ毎に分離されており、かつ複数の選択トランジスタに共有された上側ゲート層に電気的に接続されている。このため、下側ゲート層は複数の選択トランジスタに沿うように直線的にパターニングされる必要がない。よって、フローティングゲートと下側ゲート層とをパターニングするためのマスクの開口パターンを、選択トランジスタ上にも延ばすことが可能となる。このため、開口パターンを一直線状とし、開口パターンがメモリセルアレイ領域の途中部分で端部を有することを避けることができる。よって、開口パターンの端部があった位置において発生しやすい異物の残存を防ぐことができる。これにより、異物が不揮発性半導体記憶装置の製造時のエッチング工程に影響を与えてメモリトランジスタと選択トランジスタとが短絡することを防止することができる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施の形態について図に基づいて説明する。
（実施の形態１）
図１は本発明の実施の形態１における不揮発性半導体記憶装置のメモリセルアレイ内の平面レイアウトを示す概略平面図である。図２〜図５は、それぞれ、図１のＩＩ−ＩＩ線、ＩＩＩ−ＩＩＩ線、ＩＶ−ＩＶ線、Ｖ−Ｖ線に沿う概略断面図である。
【００１８】
図１を参照して、たとえばｐ型シリコン基板である半導体基板ＳＢの表面に複数のメモリセルＭＣが行列状に配置形成されている。各メモリセルＭＣは、列方向（図１の縦方向）に隣接して設けられた選択トランジスタＳＴとメモリトランジスタＭＴとを有している。
【００１９】
半導体基板ＳＢの表面には、上側ゲート層Ｇ１の延在方向と交差する方向に沿って直線状に、素子間分離層ＬＣＳが形成されている。この素子間分離層ＬＣＳにより、隣り合う選択トランジスタＳＴおよび隣り合うメモリトランジスタＭＴとが分離されている。
【００２０】
図１〜図４を参照して、各選択トランジスタＳＴは、１つの選択トランジスタＳＴ毎に分離されて形成された下側ゲート層Ｇ２と、行方向（図１の横方向）に配列された複数の選択トランジスタＳＴに沿って延在している上側ゲート層Ｇ１との積層構造を有している。
【００２１】
下側ゲート層Ｇ２と上側ゲート層Ｇ１との間には絶縁層Ｉ１（図４）が形成されているが、この絶縁層Ｉ１は開口部ＯＰ（図１）を有している。この開口部ＯＰにおいて、図４に示すように下側ゲート層Ｇ２と上側ゲート層Ｇ１とは直接接触している。このため、上側ゲート層Ｇ１は、複数の選択トランジスタＳＴで共有され、かつ複数の選択トランジスタＳＴの各々の下側ゲート層Ｇ２に電気的に接続されている。また、下側ゲート層Ｇ２と半導体基板ＳＢとは絶縁層Ｉ２（図２および図４）により絶縁されている。なお、上側ゲート層Ｇ１上には、マスクＨＳが形成されている。
【００２２】
各メモリトランジスタＭＴは、１つのメモリトランジスタＭＴ毎に分離されて形成されているフローティングゲートＦＧと、行方向（図１の横方向）に配列された複数のメモリトランジスタＭＴで共有されているコントロールゲートＣＧとの積層構造を有している。フローティングゲートＦＧとコントロールゲートＣＧとは絶縁層ＩＣ（図３および図４）により絶縁されている。また、フローティングゲートＦＧと半導体基板ＳＢとは絶縁層ＩＦ（図３および図４）により絶縁されている。なお、コントロールゲートＣＧ上には、マスクＨＭが形成されている。
【００２３】
主に図４を参照して、半導体基板ＳＢ上には、ｎ型の不純物領域ＤＢ、ＤＭおよびＤＳが形成されている。
【００２４】
選択トランジスタＳＴの下側ゲート層Ｇ２は不純物領域ＤＭとＤＳとの間に位置し、半導体基板ＳＢと絶縁層Ｉ２を介して対向している。また、上側ゲート層Ｇ１と下側ゲート層Ｇ２とは短絡しているため、上側ゲート層Ｇ１は単なる配線部として機能する。これにより、選択トランジスタＳＴは、シングルゲート型のＭＯＳ(Metal Oxide Semiconductor)トランジスタとして機能することができる。
【００２５】
メモリトランジスタＭＴのフローティングゲートＦＧは不純物領域ＤＭとＤＢとの間に位置し、半導体基板ＳＢと絶縁層ＩＦを介して対向している。また、コントロールゲートＣＧとフローティングゲートＦＧとは絶縁層ＩＣにより絶縁されている。これにより、メモリトランジスタＭＴは、積層ゲート型のＭＯＳトランジスタの構成を有し、フローティングゲートＦＧの蓄積電荷の制御により情報の記憶を行なうことができる。
【００２６】
１つのメモリセルＭＣ内において、選択トランジスタＳＴとメモリトランジスタＭＴとは不純物領域ＤＭを共有している。これにより、メモリセルＭＣは、メモリトランジスタＭＴと選択トランジスタＳＴとが電気的に直列に接続された構造を有している。
【００２７】
不純物領域ＤＢの上面には、ビット線コンタクトＢＣが形成されている。また、不純物領域ＤＳの上面には、ソース線コンタクトＳＣが形成されている。これにより、１つのメモリセルＭＣを構成する直列接続されたメモリトランジスタＭＴおよび選択トランジスタＳＴは、メモリトランジスタＭＴ側がビット線コンタクトＢＣに接続され、選択トランジスタＳＴ側がソース線コンタクトＳＣに接続されている。
【００２８】
なお、ビット線コンタクトＢＣは、アルミニウム配線などからなるビット線ＢＬと接続されている。また、ソース線コンタクトＳＣは、アルミニウム配線などからなるソース線ＳＬと接続されている。
【００２９】
図６は、本発明の実施の形態１における不揮発性半導体記憶装置の模式的回路構成を示す回路図である。
【００３０】
図６を参照して、メモリセルアレイにおいて、列方向（図中の縦方向）に延在する複数のビット線ＢＬとして、ＢＬ０、ＢＬ１、ＢＬ２が形成されている。また、行方向（図中の横方向）に延在する選択線ＳＬＬ０、ＳＬＬ１と、ワード線ＷＤＬ０、ＷＤＬ１とが形成されている。また、メモリセルアレイにおいて、共通のソース線ＳＬが形成されている。
【００３１】
複数のビット線ＢＬのうちたとえばビット線ＢＬ０において、複数のメモリセルＭＣのメモリトランジスタ側がビット線コンタクトＢＣを介してビット線ＢＬ０に接続されている。列方向（図中の縦方向）に隣り合う２つのメモリセルＭＣは、選択トランジスタＳＴ側に形成されたソース線コンタクトＳＣを共有している。このソース線コンタクトＳＣはソース線ＳＬに接続されている。
【００３２】
主に図６を参照して、複数のワード線のうち、たとえばワード線ＷＤＬ０は、１つのコントロールゲートＣＧ（図１）であり、行方向（図１および図６の横方向）に配列された複数のメモリトランジスタＭＴにより共有されている。
【００３３】
複数の選択線のうち、たとえば選択線ＳＬＬ０は、１つの上側ゲート層Ｇ１（図１）であり、行方向（図１および図６の横方向）に配列された複数の選択トランジスタＳＴにより共有されている。この上側ゲート層Ｇ１は、個々の選択トランジスタＳＴにおいて下側ゲート層Ｇ２（図４）と電気的に接続されている。このため、上側ゲート層Ｇ１の電圧レベルを設定することにより、この上側ゲート層Ｇ１と電気的に接続された複数の下側ゲート層Ｇ２の電圧レベルが設定される。この下側ゲート層Ｇ２が選択トランジスタＳＴのセレクトゲートとして機能するので、選択線ＳＬＬ０の電圧レベルにより、複数の選択トランジスタＳＴのオンオフを、行（図６の横方向に延びる配列）ごとに制御することができる。
【００３４】
選択トランジスタＳＴがオフとされたメモリセルＭＣは、メモリトランジスタＭＴの状態に関わらず、ビット線ＢＬとソース線ＳＬとの間が切断された状態となる。よって、メモリトランジスタＭＴが仮に過消去状態であっても、対となっている選択トランジスタＳＴがオフとされることにより、データ読み出しに悪影響を及ぼさない。
【００３５】
なお、図２に示すように、下側ゲート層Ｇ２およびフローティングゲートＦＧの、上側ゲート層Ｇ１の延在方向に沿った方向（図１〜図３の横方向）の長さ寸法Ｗは等しく形成されている。
【００３６】
また、図５に示すように、下側ゲート層Ｇ２およびフローティングゲートＦＧの、上側ゲート層Ｇ１に交差する方向に沿った方向（図１および図４の縦方向）の長さ寸法Ｌ１は等しく形成されている。
【００３７】
次に、本実施の形態における不揮発性半導体記憶装置の製造方法について説明する。
図７〜図２３は、本発明の実施の形態１における不揮発性半導体記憶装置の製造方法を工程順に示す概略断面図である。なお図７〜図１６は、図１のＩＩ−ＩＩ線およびＩＩＩ−ＩＩＩ線に沿う位置に対応する断面図である。また図１７〜２３は、（ａ）が図１のＩＩ−ＩＩ線に沿う位置に対応する断面図であり、（ｂ）が図１のＩＩＩ−ＩＩＩ線に沿う位置に対応する断面図であり、（ｃ）が図１のＩＶ−ＩＶ線に沿う位置に対応する断面図である。
【００３８】
図７を参照して、たとえばｐ型シリコン基板である半導体基板ＳＢ上に一定間隔を空けて同一方向に延在する素子間分離層ＬＣＳが、たとえばＬＯＣＯＳ(Local Oxidation of Silicon)法により形成される。
【００３９】
図８を参照して、半導体基板ＳＢの上面に、たとえば熱酸化法により、絶縁層ＩＳが形成される。
【００４０】
図９を参照して、半導体基板ＳＢ上に、たとえば不純物添加されたアモルファスシリコンからなる導電層ＡＳが形成される。
【００４１】
図１０を参照して、素子間分離層ＬＣＳに挟まれた領域に沿って、直線状の開口パターンを有するフォトレジストＰ１が、写真製版技術により形成される。このフォトレジストＰ１は酸成分を含有している。
【００４２】
図１１を参照して、フォトレジストＰ１を覆うように、半導体基板ＳＢ上に水溶性上層剤ＯＳが塗布される。この水溶性上層剤ＯＳは、高温下で酸と反応して硬化する性質を有している。
【００４３】
図１２を参照して、半導体基板ＳＢが加熱処理される。これにより、フォトレジストＰ１（図中の破線部）と水溶性上層剤ＯＳとの界面で、水溶性上層剤ＯＳの一部がフォトレジストＰ１（図中の破線部）に含有される酸と反応して硬化する。この硬化した物質はフォトレジストＰ１（図中の破線部）と一体となって、フォトレジストＰ１Ｒを形成する。
【００４４】
図１３を参照して、未硬化の水溶性上層剤ＯＳが除去される。これにより、図１０のフォトレジストＰ１に比して上記硬化物質の付着分だけ開口部が小さくなったフォトレジストＰ１Ｒが得られる。このフォトレジストＰ１Ｒは、素子間分離層ＬＣＳの延在方向と交差する方向（図１３の横方向）には幅寸法Ｗを有しており、素子間分離層ＬＣＳの延在方向に直線状に延在している。したがって、フォトレジストＰ１Ｒの開口部は、素子間分離層ＬＣＳの延在方向に沿って直線状に延在している。
【００４５】
図１４を参照して、レジストＰ１Ｒをマスクとして、エッチングにより導電層ＡＳのパターニングが行なわれる。続いてレジストＰ１Ｒが除去される。
【００４６】
主に図１５を参照して、上記のパターニングにより、素子間分離層ＬＣＳの間の部分を跨ぎ、かつ素子間分離層ＬＣＳの延在方向に沿うパターンを有する導電層ＡＳが形成される。この導電層ＡＳのパターンは、列方向（図１の縦方向）に沿って複数のフローティングゲートＦＧおよび下側ゲート層Ｇ２を包含するパターンである。すなわち、列方向（図１の縦方向）に沿って複数のメモリセルの形成領域にまたがって帯形状に延びるパターンである。
【００４７】
図１６を参照して、半導体基板ＳＢ上の全面に、たとえばＯＮＯ(Oxide Nitride Oxide)膜からなる絶縁層ＩＯが形成される。
【００４８】
主に図１７を参照して、半導体基板ＳＢ上に選択的にフォトレジストＰ２が写真製版技術により形成される。フォトレジストＰ２の複数の開口部は、図１における開口部ＯＰの位置に相当する。続いて、このフォトレジストＰ２をマスクとして、エッチングにより絶縁層ＩＯがパターニングされる。続いて、フォトレジストＰ２が除去される。
【００４９】
主に図１８を参照して、上述した絶縁層ＩＯのパターングにより、絶縁層ＩＯの複数の開口部ＯＰ（図１）の位置において導電層ＡＳの表面が露出される。この開口部ＯＰは、図１５において形成された帯形状の延在方向と交差する方向に延びるように形成される。
【００５０】
図１９を参照して、半導体基板ＳＢ上の全面に、たとえば厚み１００〜１３０ｎｍの不純物添加されたポリシリコンからなる導電層ＰＳが形成される。続いて、たとえば厚み７０〜１００ｎｍのタングステンシリサイドからなる導電層ＷＳが、たとえばＣＶＤ法により形成される。続いて、たとえば厚み１８０〜２２０ｎｍのシリコン酸化膜であるハードマスク層ＨＤが形成される。この形成方法としては、たとえばＴＥＯＳ(Tetra Ethyl Ortho Silicate)を出発原料としたＣＶＤ法を用いることができる。
【００５１】
主に図２０を参照して、上述したハードマスク層ＨＤの上に、フォトレジストＰ３が選択的に形成される。フォトレジストＰ３の形成領域は、図１においてコントロールゲートＣＧおよび上側ゲート層Ｇ１が形成されている領域である。続いて、このフォトレジストＰ３を用いてハードマスク層ＨＤのパターングが行なわれる。その後、フォトレジストＰ３が除去される。
【００５２】
主に図２１を参照して、上述したパターニングによりハードマスク層ＨＤにパターンが付与されることにより、マスクＨＳとマスクＨＭとが形成される。マスクＨＳは、図１において上側ゲート層Ｇ１が形成されている領域に形成される。マスクＨＭは、図１においてコントロールゲートＣＧが形成されている領域に形成される。続いて、マスクＨＳ、ＨＭをマスクとして、マスクされていない領域が半導体基板ＳＢ表面に至るまでエッチングされる。
【００５３】
図２２を参照して、上記のマスクＨＳ、ＨＭを用いたエッチングにより、２種類のスタックゲート構造が形成される。
【００５４】
一方のスタックゲート構造（図２２（ｃ）の両端のスタック構造）は、半導体基板ＳＢ上に、絶縁層ＩＦと、フローティングゲートＦＧと、絶縁層ＩＣと、導電層ＣＧｐと、導電層ＣＧｗと、マスクＨＭとが、この順に積層されて形成される。導電層ＣＧｐおよび導電層ＣＧｗとは、合わせてコントロールゲートＣＧを構成する。フローティングゲートＦＧとコントロールゲートＣＧとは、絶縁層ＩＣにより絶縁される。
【００５５】
他方のスタックゲート構造（図２２（ｃ）の中ほどに位置する２つのスタック構造）は、半導体基板ＳＢ上に、絶縁層Ｉ１と、下側ゲート層Ｇ２と、絶縁層Ｉ１と、導電層Ｇ１ｐと、導電層Ｇ１ｗと、マスクＨＳとが、この順に積層されて形成される。絶縁層Ｉ１は、図１の開口部ＯＰに相当する領域に開口部を有する。このため、上側ゲート層Ｇ１と下側ゲート層Ｇ２とはこの開口部において電気的に接続される。
【００５６】
図２３を参照して、半導体基板ＳＢにイオン注入がなされる。この際、マスクＨＭ、ＨＳがマスクとなる。これにより、半導体基板ＳＢ上面にｎ型の不純物領域ＤＢ、ＤＭ、ＤＳが形成される。
【００５７】
図４を参照して、層間絶縁層（図示せず）が形成され、この層間絶縁層にビット線コンタクトＢＣおよびソース線コンタクトＳＣが形成される。ビット線コンタクトＢＣはビット線ＢＬに接続され、ソース線コンタクトＳＣはソース線ＳＬに接続される。以上により、本実施の形態における不揮発性半導体記憶装置が製造される。
【００５８】
図２４は、比較例における不揮発性半導体記憶装置のメモリセルアレイ内の平面レイアウトを示す概略平面図である。図２５〜図２８は、それぞれ、図２４のＸＸＶ−ＸＸＶ線、ＸＸＶＩ−ＸＸＶＩ線、ＸＸＶＩＩ−ＸＸＶＩＩ線、ＸＸＶＩＩＩ−ＸＸＶＩＩＩ線に沿う概略断面図である。
【００５９】
図２４、図２５および図２７を参照して、選択トランジスタＳＴＣは、そのゲート電極として、行方向（図２４および図２５の横方向）に複数の選択トランジスタＳＴＣにわたって延在しているゲート層Ｇ２Ｃを有している。ゲート層Ｇ２Ｃと半導体基板ＳＢとは絶縁層Ｉ２Ｃにより絶縁されている。
【００６０】
なおこれ以外の本比較例の構成は、上述した実施の形態１の構成とほぼ同じであるため、同一の要素については同一の符号を付し、その説明を省略する。
【００６１】
本比較例においては、素子間分離層ＬＣＳ上におけるゲート層Ｇ２ＣとコントロールゲートＣＧとの間の領域であるゲート間領域Ｒ（図２４）に、製造不良が原因で導電性物質が残留し、ゲート層Ｇ２ＣとコントロールゲートＣＧとが短絡する製品不良が発生しやすい。
【００６２】
この製造不良が発生することとなる製造工程について、以下に説明する。なお、図９に示す製造工程までは、本比較例の製造方法と本実施の形態の製造方法とが同じであるため、それ以降の工程について説明する。
【００６３】
図２９は、本比較例における不揮発性半導体記憶装置の製造方法の第１工程を示す概略平面図である。図３０は、図２９のＸＸＸ−ＸＸＸ線に沿う概略断面図である。
【００６４】
主に図２９および図３０を参照して、半導体基板ＳＢ上に形成された導電層ＡＳ（図９）の上面に、フォトレジストＰ１Ｃが、写真製版技術を用いて選択的に形成される。
【００６５】
この際、上述した本実施の形態とは異なり、本比較例においては素子間分離層ＬＣＳ上をまたぐ部分（図２９のＣの部分）にもフォトレジストＰ１Ｃが形成される。このため、フォトレジストＰ１Ｃの開口部（導電層ＡＳが露出している面）は直線状とはならず、複数の端部Ｅを有している。
【００６６】
なお、図２９に示すように、この端部Ｅの位置はゲート間領域Ｒ（図２４）の位置と一致する。
【００６７】
続いて、上述した本実施の形態の図１１〜図１３の工程と同様に、水溶性上層剤ＯＳの塗布、硬化、および未硬化の水溶性上層剤ＯＳの除去が行なわれる。これにより、フォトレジストＰ１Ｃの開口部が縮小される。
【００６８】
図３１は、本比較例の第２工程を示す概略平面図である。図３２（ａ）および（ｂ）は、それぞれ図３１のＸＸＸＩＩａ−ＸＸＸＩＩａ線およびＸＸＸＩＩｂ−ＸＸＸＩＩｂ線に沿う概略断面図である。
【００６９】
主に図３１および図３２を参照して、上述した開口部の縮小工程により、フォトレジストＰ１Ｃ（図中の破線部）よりも開口部が縮小されたフォトレジストＰ１ＲＣが形成される。この開口部は、図３１に示すように、中間部よりも端部ＥＲにおいて開口部が円状に大きく広がっている。これは、水溶性上層剤ＯＳがフォトレジストＰ１Ｃ（図２９）の開口部の端部Ｅ（図２９）には塗布されにくく、端部Ｅ（図２９）においては開口部の縮小作用が小さくなるためである。
【００７０】
続いて、このフォトレジストＰ１ＲＣをマスクとしてエッチングが行なわれ、導電層ＡＳのパターニングが行なわれる。その後、フォトレジストＰ１ＲＣが除去される。
【００７１】
なお、図３１に示すように、この端部ＥＲの位置はゲート間領域Ｒ（図２４）の位置と一致する。
【００７２】
図３３〜図３６は、本比較例における第３〜第６工程を示す概略断面図である。なお図３３〜図３６のそれぞれにおいて、（ａ）は図３１のＸＸＸＩＩａ−ＸＸＸＩＩａ線に対応する概略断面図であり、（ｂ）はＸＸＸＩＩｂ−ＸＸＸＩＩｂ線に対応する概略断面図である。
【００７３】
主に図３３を参照して、上述したパターニングにより、導電層ＡＳのパターンが形成される。導電層ＡＳの素子間分離層ＬＣＳを横切る方向（図中横方向）の寸法は、図３３（ａ）と比べて図３３（ｂ）において小さくなっている。これは、図３３（ｂ）の断面位置がフォトレジストＰ１ＲＣの開口部の端部ＥＲ（図３１）に位置していたためである。
【００７４】
図３４を参照して、導電層ＡＳを覆うように絶縁層ＩＯが形成される。隣り合う導電層ＡＳのパターンの間には、絶縁層ＩＯの窪みが形成される。この窪みの幅寸法は、図３４（ａ）においてＷａであり、図３４（ｂ）においてＷｂである。両寸法の間には、Ｗａ＜Ｗｂの関係がある。
【００７５】
主に図３５を参照して、絶縁層ＩＯ上に、導電層ＰＳ、ＷＳおよびハードマスク層ＨＤが形成される。これらの膜形成は、上述した絶縁層ＩＯの窪みの上に対しても行なわれる。このため、フォトレジストＰ１ＲＣの開口部の中間部に位置していた部分には、ハードマスク層ＨＤや導電層ＷＳにそれぞれ窪みＳａ１、Ｓａ２（図３５（ａ））が形成される。また、フォトレジストＰ１ＲＣの開口部の端部ＥＲ（図３１）に位置していた部分には、ハードマスク層ＨＤや導電層ＷＳにそれぞれ窪みＳｂ１、Ｓｂ２（図３５（ｂ））が形成される。
【００７６】
窪みＳｂ２は窪みＳａ２よりも大きな窪みとなる。また、窪みＳｂ１は窪みＳａ１よりも大きな窪みとなる。このような大きな窪みには、フォトレジストや酸化膜などからなる異物ＤＳＴが残存しやすくなる。以下においては、異物ＤＳＴ（図３５（ｂ））が残存した場合について説明する。
【００７７】
上述した本実施の形態（図２０）と類似の方法で、ハードマスク層ＨＤに対してパターンニングが行なわれ、所望のマスクが形成される。次に、このマスクを用いて、メモリトランジスタＭＴ部分の積層パターンを形成するためのエッチングが行なわれる。
【００７８】
図３６を参照して、上記のメモリトランジスタＭＴ部分の積層パターン形成工程が正常に行なわれたならば、図３６（ａ）および（ｂ）の両方とも、素子間分離層ＬＣＳの上面が露出するようにエッチングが行なわれる。しかしながら、異物ＤＳＴ（図３５（ｂ））がエッチングのマスクとして作用してしまうために、素子間分離層ＬＣＳ上の一部において、エッチングされ切れなかった層が残存してしまう。すなわち、絶縁層ＩＯの残留物である絶縁層ＩＯＲと、導電層ＰＳの残留物である導電層ＰＳＲとが残存してしまう。
【００７９】
この導電層ＰＳＲは、図２４におけるゲート間領域Ｒに位置する。この場合、図２４のＸＸＸＶＩＩ−ＸＸＸＶＩＩ線に沿う断面は、図３７のようになり、導電層ＰＳＲがゲート層Ｇ２ＣとコントロールゲートＣＧとの間を短絡させる。
【００８０】
なお図３８は、この導電層ＰＳＲの位置を示すための模式的な斜視図である。
本実施の形態によれば、図１に示すように選択トランジスタＳＴは上側ゲート層Ｇ１および下側ゲート層Ｇ２の２層のゲート層を有している。そして、上側ゲート層Ｇ１は複数の選択トランジスタで共有されている。また、開口部ＯＰの部分で、図４に示すように上側ゲート層Ｇ１と下側ゲート層Ｇ２とは電気的に接続されている。このため、下側ゲート層Ｇ２が１つの選択トランジスタＳＴ毎に分離されていても、１つの上側ゲート層Ｇ１の電位を制御することにより複数の下側ゲート層Ｇ２の電位を制御することができる。
【００８１】
また上記のように下側ゲート層Ｇ２が１つの選択トランジスタ毎に分離されているため、図１３に示すように、導電層ＡＳのパターニングのためのフォトレジストＰ１Ｒの開口部は、素子間分離層ＬＣＳの延在方向（紙面に垂直な方向）に沿って直線状に延びるように形成できる。よって、比較例である図３１に示すフォトレジストＰ１ＲＣの開口部の端部ＥＲのような、開口部が広がった形状が生じない。
【００８２】
この結果、たとえば図１９（ｂ）に示すハードマスク層ＨＤおよび導電層ＷＳの上面の窪みは、全体にわたって均一に形成される。すなわち、比較例である図３５のように、局所的に大きな窪みＳｂ１、Ｓｂ２が形成されることがない。
【００８３】
よって、窪み部分に異物ＤＳＴが残存することを抑制できる。このため、異物ＤＳＴが導電層ＰＳのエッチングの際にマスクとして作用してしまい、比較例におけるゲート間領域Ｒ（図２４）に相当する位置に導電層ＰＳの一部である導電層ＰＳＲ（図３７）が残存することを抑制できる。この結果、素子間分離層ＬＣＳ上における下側ゲート層Ｇ２とコントロールゲートＣＧとの間の領域が短絡する製品不良の発生を抑制することができる。
【００８４】
また、フォトレジストＰ１Ｒ（図１３）は、フォトレジストＰ１（図１０）に水溶性上層剤ＯＳ（図１１）が塗布され、この水溶性上層剤ＯＳの一部が硬化されて（図１２）形成される。この結果、エッチングのためのマスクの開口部の寸法が微細化される。このフォトレジストＰ１は、フォトレジストＰ１Ｃ（図２９）と異なり、素子間分離層ＬＣＳ上をまたぐ部分Ｃ（図２９）を有していない。このため、水溶性上層剤ＯＳを全体にわたって均等に塗布することができる。よって、図３１に示すように、マスクの開口部の端部ＥＲの形状が、その中途部に比して大きくなってしまうことを防ぐことができる。
【００８５】
また、選択トランジスタＳＴの下側ゲート層Ｇ２と、メモリトランジスタＭＴの下側のゲート層であるフローティングゲートＦＧとは、半導体基板ＳＢ上に全面に形成された導電層ＡＳ（図９）に対するパターニングにより、同時に形成される。これにより、下側ゲート層Ｇ２とフローティングゲートＦＧとを別個に形成する場合に比して、製造工程を簡略化することができる。
【００８６】
また、選択トランジスタＳＴの上側ゲート層Ｇ１と、メモリトランジスタＭＴの上側のゲート層であるコントロールゲートＣＧとは、半導体基板ＳＢ上に全面に形成された導電層ＰＳ、ＷＳ（図１９）に対するパターニングにより、同時に形成される。これにより、上側ゲート層Ｇ１とコントロールゲートＣＧとを別個に形成する場合に比して、製造工程を簡略化することができる。
【００８７】
また、図４に示すように、下側ゲート層Ｇ２と上側ゲート層Ｇ１とは直接接触することにより電気的に接続されている。このため、下側ゲート層Ｇ２と上側ゲート層Ｇ１とを電気的に接続するために別途の膜形成を行なう必要がない。
【００８８】
また、図２および図３に示すように、上側ゲート層Ｇ１の延在方向（図中の横方向）に沿って下側ゲート層Ｇ２とフローティングゲートＦＧとの長さ寸法Ｗが同一である。このため、図１３に示すように、パターン幅がＷの直線的なフォトレジストＰ１Ｒにより下側ゲート層Ｇ２およびフローティングゲートＦＧのパターニングを行なうことができる。
【００８９】
また、図１に示すように、素子間分離層ＬＣＳは、半導体基板ＳＢ上に、上側ゲート層Ｇ１の延在方向と交差する方向に沿って直線状に形成されている。このため、素子間分離層ＬＣＳ上で導電層ＡＳを分離するためのパターニングにおいて、マスクとなるフォトレジストＰ１Ｒ（図１３）も直線状に形成することができる。
【００９０】
（実施の形態２）
図３９は、本発明の実施の形態２における不揮発性半導体記憶装置の構成を概略的に示す断面図である。なお、その断面位置は、実施の形態１における図４に対応する位置である。
【００９１】
図３９を参照して、本実施の形態の構成は、実施の形態１の構成と比較して、フローティングゲートＦＧの寸法が異なっている。すなわち、上側ゲート層Ｇ１の延在方向に交差する方向（図３９の横方向）のフローティングゲートＦＧの長さ寸法がＬ２であり、下側ゲート層Ｇ２の長さ寸法Ｌ１よりも小さい寸法である。
【００９２】
選択トランジスタＳＴは２層のゲートがその間の絶縁層に設けられた開口部で接するという複雑な構造を有している。一方、メモリトランジスタＭＴは単純なスタック構造を有している。このため、メモリトランジスタＭＴは選択トランジスタＳＴよりも微細化が容易であり、その寸法を選択トランジスタＳＴよりも小さくすることができる。
【００９３】
なおこれ以外の本実施の形態の構成は、上述した実施の形態１の構成とほぼ同じであるため、同一の要素については同一の符号を付し、その説明を省略する。
【００９４】
本実施の形態によれば、図３９に示すように、フローティングゲートＦＧの長さが下側ゲート層Ｇ２の長さよりも小さくされる。これにより、メモリトランジスタＭＴが小型化される。よって、装置の単位面積当たりの記憶容量を大きくすることができる。
【００９５】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【００９６】
本発明は、フローティングゲートおよびコントロールゲートを有する不揮発性半導体記憶装置およびその製造方法に特に有利に適用され得る。
【図面の簡単な説明】
【００９７】
【図１】本発明の実施の形態１における不揮発性半導体記憶装置のメモリセルアレイ内の平面レイアウトを示す概略平面図である。
【図２】本発明の実施の形態１における不揮発性半導体記憶装置の構成を概略的に示す図１のＩＩ−ＩＩ線に対応する概略断面図である。
【図３】本発明の実施の形態１における不揮発性半導体記憶装置の構成を概略的に示す図１のＩＩＩ−ＩＩＩ線に対応する概略断面図である。
【図４】本発明の実施の形態１における不揮発性半導体記憶装置の構成を概略的に示す図１のＩＶ−ＩＶ線に対応する概略断面図である。
【図５】本発明の実施の形態１における不揮発性半導体記憶装置の構成を概略的に示す図１のＶ−Ｖ線に対応する概略断面図である。
【図６】本発明の実施の形態１における不揮発性半導体記憶装置の模式的回路構成を示す回路図である。
【図７】本発明の実施の形態１における不揮発性半導体記憶装置の製造方法の第１工程を示す概略断面図である。
【図８】本発明の実施の形態１における不揮発性半導体記憶装置の製造方法の第２工程を示す概略断面図である。
【図９】本発明の実施の形態１における不揮発性半導体記憶装置の製造方法の第３工程を示す概略断面図である。
【図１０】本発明の実施の形態１における不揮発性半導体記憶装置の製造方法の第４工程を示す概略断面図である。
【図１１】本発明の実施の形態１における不揮発性半導体記憶装置の製造方法の第５工程を示す概略断面図である。
【図１２】本発明の実施の形態１における不揮発性半導体記憶装置の製造方法の第６工程を示す概略断面図である。
【図１３】本発明の実施の形態１における不揮発性半導体記憶装置の製造方法の第７工程を示す概略断面図である。
【図１４】本発明の実施の形態１における不揮発性半導体記憶装置の製造方法の第８工程を示す概略断面図である。
【図１５】本発明の実施の形態１における不揮発性半導体記憶装置の製造方法の第９工程を示す概略断面図である。
【図１６】本発明の実施の形態１における不揮発性半導体記憶装置の製造方法の第１０工程を示す概略断面図である。
【図１７】本発明の実施の形態１における不揮発性半導体記憶装置の製造方法の第１１工程を示す概略断面図である。
【図１８】本発明の実施の形態１における不揮発性半導体記憶装置の製造方法の第１２工程を示す概略断面図である。
【図１９】本発明の実施の形態１における不揮発性半導体記憶装置の製造方法の第１３工程を示す概略断面図である。
【図２０】本発明の実施の形態１における不揮発性半導体記憶装置の製造方法の第１４工程を示す概略断面図である。
【図２１】本発明の実施の形態１における不揮発性半導体記憶装置の製造方法の第１５工程を示す概略断面図である。
【図２２】本発明の実施の形態１における不揮発性半導体記憶装置の製造方法の第１６工程を示す概略断面図である。
【図２３】本発明の実施の形態１における不揮発性半導体記憶装置の製造方法の第１７工程を示す概略断面図である。
【図２４】比較例における不揮発性半導体記憶装置のメモリセルアレイ内の平面レイアウトを示す概略平面図である。
【図２５】比較例における不揮発性半導体記憶装置の構成を概略的に示す図２４のＸＸＶ−ＸＸＶ線に対応する概略断面図である。
【図２６】比較例における不揮発性半導体記憶装置の構成を概略的に示す図２４のＸＸＶＩ−ＸＸＶＩ線に対応する概略断面図である。
【図２７】比較例における不揮発性半導体記憶装置の構成を概略的に示す図２４のＸＸＶＩＩ−ＸＸＶＩＩ線に対応する概略断面図である。
【図２８】比較例における不揮発性半導体記憶装置の構成を概略的に示す図２４のＸＸＶＩＩＩ−ＸＸＶＩＩＩ線に対応する概略断面図である。
【図２９】比較例における不揮発性半導体記憶装置の製造方法の第１工程を示す概略平面図である。
【図３０】比較例における不揮発性半導体記憶装置の製造方法の第１工程を概略的に示す図２９のＸＸＸ−ＸＸＸ線に対応する概略断面図である。
【図３１】比較例における不揮発性半導体記憶装置の製造方法の第２工程を示す概略平面図である。
【図３２】比較例における不揮発性半導体記憶装置の製造方法の第２工程を概略的に示す図３１のＸＸＸＩＩａ−ＸＸＸＩＩａ線（ａ）と、ＸＸＸＩＩｂ−ＸＸＸＩＩｂ線（ｂ）とのそれぞれに対応する概略断面図である。
【図３３】比較例における不揮発性半導体記憶装置の製造方法の第３工程を概略的に示す図３１のＸＸＸＩＩａ−ＸＸＸＩＩａ線（ａ）と、ＸＸＸＩＩｂ−ＸＸＸＩＩｂ線（ｂ）とのそれぞれに対応する概略断面図である。
【図３４】比較例における不揮発性半導体記憶装置の製造方法の第４工程を概略的に示す図３１のＸＸＸＩＩａ−ＸＸＸＩＩａ線（ａ）と、ＸＸＸＩＩｂ−ＸＸＸＩＩｂ線（ｂ）とのそれぞれに対応する概略断面図である。
【図３５】比較例における不揮発性半導体記憶装置の製造方法の第５工程を概略的に示す図３１のＸＸＸＩＩａ−ＸＸＸＩＩａ線（ａ）と、ＸＸＸＩＩｂ−ＸＸＸＩＩｂ線（ｂ）とのそれぞれに対応する概略断面図である。
【図３６】比較例における不揮発性半導体記憶装置の製造方法の第６工程を概略的に示す図３１のＸＸＸＩＩａ−ＸＸＸＩＩａ線（ａ）と、ＸＸＸＩＩｂ−ＸＸＸＩＩｂ線（ｂ）とのそれぞれに対応する概略断面図である。
【図３７】比較例における不揮発性半導体記憶装置の製造方法の第６工程を概略的に示す図２４のＸＸＸＶＩＩ−ＸＸＸＶＩＩ線に対応する概略断面図である。
【図３８】比較例における不揮発性半導体記憶装置の構成を概略的に示す図２４の破線Ａに囲まれた領域の概略斜視図である。
【図３９】本発明の実施の形態２における不揮発性半導体記憶装置の構成を示す概略断面図である。
【符号の説明】
【００９８】
ＣＧ  コントロールゲート、ＦＧ  フローティングゲート、Ｇ１  上側ゲート層、Ｇ２  下側ゲート層、ＬＣＳ  素子間分離層、ＭＣ  メモリセル、ＭＴ  メモリトランジスタ、ＳＢ  半導体基板、ＳＴ  選択トランジスタ。
【図１】
2008108977.tif 000003
【図２】
2008108977.tif 000004
【図３】
2008108977.tif 000005
【図４】
2008108977.tif 000006
【図５】
2008108977.tif 000007
【図６】
2008108977.tif 000008
【図７】
2008108977.tif 000009
【図８】
2008108977.tif 000010
【図９】
2008108977.tif 000011
【図１０】
2008108977.tif 000012
【図１１】
2008108977.tif 000013
【図１２】
2008108977.tif 000014
【図１３】
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【図１４】
2008108977.tif 000016
【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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