(57)【要約】【課題】表示形式が異なる複数の表示装置を同時に駆動することができるとともに、ラインメモリのメモリ容量を低減して回路規模を小さくする。【解決手段】ラインメモリ４１は、１水平走査ラインの画素数７２０個に対して、１／３の画素数２４０個分のメモリ容量しか有していない。したがって、ラインメモリ４１は７２０画素分の画像データを一度に記憶することができない。そこで、１水平期間に、画像データをラインメモリ４１に３回に分けて書き込むようにした。これにより、１回の書き込みにより２４０画素分の画像データがラインメモリ４１に書き込まれる。そして、ラインメモリ４１からの画像データの読み出しは、例えば、１２０画素分の画像データの書き込みが終了した時点から開始し、その後、時系列的に読み出しを継続する。【選択図】図２
2008058382.tif 000002
【特許請求の範囲】
【請求項１】
表示形式が異なる複数の表示装置を同時に駆動する表示装置の駆動回路において、
外部から入力される画像データの中、１走査ライン分より少ない画像データのメモリ容量を有し、１水平期間内に、１走査ライン分の画像データが複数回に分けて書き込まれ、書き込まれた画像データが複数の表示装置に対応して時系列的に読み出されるように制御されたラインメモリと、
前記ラインメモリから読み出された画像データを複数の表示装置の表示形式に対応したデータ形式に変換する画像データ変換回路と、を備えることを特徴とする表示装置の駆動回路。
【請求項２】
前記ラインメモリに書き込まれた画像データを読み出すための読み出しクロックとして、複数の表示装置の画素数に対応したクロックが用いられることを特徴とする請求項１に記載の表示装置の駆動回路。
【請求項３】
前記画像データ変換回路は、画素に対応した隣接する２つの画像データに基づいて線形補間を行うことを特徴とする請求項１に記載の表示装置の駆動回路。
【請求項４】
前記画像データ変換回路は、隣接する２画像データ間の表示位置を２ｎ等分割して、表示装置により決定される所定の飛越し数をｍ回繰り返し加算し、前記加算の結果の下位ｎビットを線形補間係数Ｋとし、上位ビットを前記ラインメモリの読み出し用のアドレスｊとする演算処理を行い、線形補間された画像データＤｍが以下の数式で表されることを特徴とする請求項３に記載の表示装置の駆動回路。
Ｄｍ＝Ｄｊ（２ｎ−Ｋ）／２ｎ＋Ｄｊ＋１（Ｋ／２ｎ）
Ｄｊは、読み出しアドレスｊに対応した画像データ、Ｄｊ＋１は、読み出しアドレスｊ＋１に対応した画像データである。
【請求項５】
入力画像データとは異なる解像度の出力画像データに変換する画像データ変換方法において、
前記入力画像データの隣接する２画像データ間の表示位置を２ｎ等分割し、表示データの画像間隔により決定される所定の飛越し数をｍ回繰り返し加算し、前記加算した結果の下位ｎビットを線形補間係数Ｋとし、上位ビットを前記画像データのアドレスｊとして、
前記時線形補間された出力画像データＤｍが以下の数式で表されるデータ変換とすることを特徴とする画像データ変換方法。
Ｄｍ＝Ｄｊ（２ｎ−Ｋ）／２ｎ＋Ｄｊ＋１（Ｋ／２ｎ）
Ｄｊは、入力画像データアドレスｊに対応した画像データ、Ｄｊ＋１は、入力画像データアドレスｊ＋１に対応した画像データである。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示形式が異なる複数の表示装置を同時に駆動することができる表示装置の駆動回路に関する。
【背景技術】
【０００２】
従来より、表示形式（例えばブランキング期間、駆動周波数、画素数）が異なる複数の表示装置に共通画像ソースからの画像を表示させる表示システムが開発され、ＡＶ機器用の表示システムとして応用されている。この種の表示システムにおいて、表示装置毎に専用の駆動ＬＳＩが設けられ、その駆動ＬＳＩの中に、ＤＳＰ（Digital Signal Processor）等の共通画像ソースからの１走査ライン分（１水平走査ライン）の画像データを記憶するラインメモリがバッファメモリとして設けられていた。
【０００３】
そして、そのようなラインメモリから読み出される画像データを表示形式が異なる複数の表示装置に対応したデータ形式に変換するために、画像データ変換回路が設けられていた。このような表示システムについては、特許文献１に記載されている。
【特許文献１】特開平５−１７０１２１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、１走査ライン分の画像データを記憶するラインメモリを設けると、駆動ＬＳＩの回路規模が増大し、コストアップに繋がるという問題があった。
【０００５】
また、従来の画像データ変換回路は、ある特定の画素数を有する表示装置に対応したデータ変換を行う専用回路であって、表示装置が変更されると、大幅な回路変更が必要になるという問題もあった。
【課題を解決するための手段】
【０００６】
本発明は上述した課題に鑑みてなされたものであり、表示形式が異なる複数の表示装置を同時に駆動する表示装置の駆動回路において、外部から入力される画像データの中、１走査ライン分より少ない画像データのメモリ容量を有し、１水平期間内に、１走査ライン分の画像データが複数回に分けて書き込まれ、書き込まれた画像データが複数の表示装置に対応して時系列的に読み出されるように制御されたラインメモリと、前記ラインメモリから読み出された画像データを複数の表示装置の表示形式に対応したデータ形式に変換する画像データ変換回路と、を備えることを特徴とするものである。
【０００７】
かかる構成によれば、１走査ライン分より少ない画像データのメモリ容量のラインメモリを用いて画像データ変換を行うので、駆動回路の回路規模を小さくすることができる。
【０００８】
また、前記画像データ変換回路は、隣接する２画像データ間の表示位置を２ｎ等分割して、表示装置により決定される所定の飛越し数をｍ回繰り返し加算し、前記加算の結果の下位ｎビットを線形補間係数Ｋとし、上位ビットを前記ラインメモリの読み出し用のアドレスｊとする演算処理を行い、線形補間された画像データＤｍが以下の数式で表されることを特徴とするものである。
Ｄｍ＝Ｄｊ（２ｎ−Ｋ）／２ｎ＋Ｄｊ＋１（Ｋ／２ｎ）
Ｄｊは、読み出しアドレスｊに対応した画像データ、Ｄｊ＋１は、読み出しアドレスｊ＋１に対応した画像データである。
【０００９】
この画像データ変換回路は画素に対応した隣接する２画像データＤｊ，Ｄｊ＋１に基づいて線形補間するものであるが、外部から所定の飛越し数をｍを与えるだけで、画像データの線形補間係数Ｋ、ラインメモリの読み出し用のアドレスｊを演算処理により得ることができる。これにより、表示装置が変更された場合にもシステムや回路の変更を伴わずに、自動で表示装置の画素数に適合した画像データ変換を行うことができる。
【発明の効果】
【００１０】
本発明の表示装置の駆動回路によれば、表示形式が異なる複数の表示装置を同時に駆動することができるとともに、ラインメモリのメモリ容量を低減して回路規模を小さくすることができる。また、表示装置が変更された場合にもシステムや回路の変更を伴わずに自動でその表示装置の表示形式に対応した画像データ変換を行うことができる。
【発明を実施するための最良の形態】
【００１１】
本発明の実施の形態について図面を参照しながら説明する。図１は、表示システムの回路ブロック図である。この表示システムは、画素数の異なる第１の表示装置１０、第２の表示装置２０、ＲＧＢの３原色に対応した画像データを出力するＤＳＰ３０、ＤＳＰ３０からの画像データに対して信号処理を施し、第１の表示装置１０、第２の表示装置２０を同時に駆動する駆動回路４０を備える。第１の表示装置１０、第２の表示装置２０は、例えば液晶表示装置や有機ＥＬ表示装置である。
【００１２】
駆動回路４０は、クロックＣ−ＣＬＫに同期して書き込まれるラインメモリ４１、ラインメモリ４１からクロックＡ−ＣＬＫに同期して読み出された画像データに第１の表示装置１０の画素数に対応したデータ変換を行う第１のデータ変換回路４２Ａ、ラインメモリ４１からクロックＢ−ＣＬＫに同期して読み出された画像データに第２の表示装置２０の画素数に対応したデータ変換を行う第２のデータ変換回路４２Ｂを備える。
【００１３】
第１のデータ変換回路４２Ａで変換された画像データは、クロックＡ−ＣＬＫに同期して、第１の信号処理回路４３Ａで、輝度調整、ガンマ補正、Ｄ／Ａ変換等の信号処理が施された後、第１の表示装置１０に供給される。また、第２のデータ変換回路４２Ｂで変換された画像データはクロックＢ−ＣＬＫに同期して第２の信号処理回路４３Ｂで、輝度調整、ガンマ補正、Ｄ／Ａ変換等の信号処理が施された後、第２の表示装置２０に供給される。 クロックＡ−ＣＬＫ、Ｂ−ＣＬＫはＰＬＬ回路で発生してもよいし、外部から与えてもよい。
【００１４】
ラインメモリ４１のメモリ容量はＤＳＰ３０からの画像データの１走査ライン分より少ない。そして、１水平期間内に、１走査ライン分の画像データが複数回に分けて書き込まれ、書き込まれた画像データが複数の表示装置に対応して時系列的に読み出されるように制御される。これにより、駆動回路４０の回路規模を小さくできる。
【００１５】
ラインメモリ４１について、図２のタイミング図を参照して具体的に説明すると、第１の表示装置１０の１水平走査ラインの画素数は５２１個であり、第２の表示装置２０の１水平走査ラインの画素数は９６０個とする。また、ＤＳＰ３０からの画像データについては、図３に示すように、１水平走査ラインの画素数がＩＴＵＲ６０１規格の７２０個とする。１垂直走査ラインの画素数は任意であるが、例えば２４０画素である。
【００１６】
この場合、第１の表示装置１０に対応するクロックＡ−ＣＬＫの周波数は１１ＭＨｚ近傍、その１水平期間は４７．３μｓｅｃに設定される。第２の表示装置２０に対応するクロックＢ−ＣＬＫの周波数は２０ＭＨｚ近傍、１水平期間は４８μｓｅｃに設定される。ＤＳＰ３０からの画像データはクロックＣ−ＣＬＫに同期してラインメモリ４１に転送されるが、その周波数は１３．５ＭＨｚ、１水平期間は５３．３μｓｅｃとなる。つまり、クロックＡ−ＣＬＫ，Ｂ−ＣＬＫは、それぞれ第１の表示装置１０、第２の表示装置２０の画素数に応じて、１水平期間が大体同じになるように決定される。
【００１７】
ラインメモリ４１は、１水平走査ラインの画素数７２０個に対して、１／３の画素数２４０個分のメモリ容量しか有していない。したがって、ラインメモリ４１は７２０画素分の画像データを一度に記憶することができない。そこで、１水平期間に、画像データをラインメモリ４１に３回に分けて書き込むようにした。これにより、１回の書き込みにより２４０画素分の画像データがラインメモリ４１に書き込まれる。
【００１８】
そして、ラインメモリ４１からの画像データの読み出しは、例えば、１２０画素分の画像データの書き込みが終了した時点から開始し、その後、時系列的に読み出しを継続する。これにより、読み出し動作が書き込み動作を追い越すという不具合を防止することができる。つまり、このラインメモリ４１においては、書き込み動作が先行するが、その書き込み動作の途中から、その時点で既に書き込みが完了したアドレスの画像データの読み出し動作が開始される。
【００１９】
また、ラインメモリ４１からの画像データの読み出しは、第１の表示装置１０、第２の表示装置２０について独立に行われ、第１の表示装置１０についてはクロックＡ−ＣＬＫに同期して行われ、第２の表示装置２０についてはクロックＢ−ＣＬＫに同期して行われる。
【００２０】
次に、第１のデータ変換回路４２Ａ、第２のデータ変換回路４２Ｂの構成及び動作について説明する。これらの回路はＤＳＰ３０からの画像データについて、画素に対応した隣接する２つ画像データに基づいて線形補間を行う回路である。線形補間は画像ソース側の画素数と表示装置側の画素数が異なる場合に行われるデータ処理で、隣接する２画像データ間の表示位置を等分割して、補間係数を用いてデータ変換するというものである。
【００２１】
第１のデータ変換回路４２Ａは、ラインメモリ４１からクロックＡ−ＣＬＫに同期して読み出された画像データをクロックＡ−ＣＬＫに基づいて一時記憶する２つのフリップフロップＦＦＡ１，ＦＦＡ２を備え、フリップフロップＦＦＡ１にアドレスｊの画像データＤｊが保持され、次段のフリップフロップＦＦＡ２に次のアドレスｊ＋１の画像データＤｊ＋１が保持される。そして、画像データＤｊに補間係数ＫＡ１が掛けられ、画像データＤｊ＋１に補間係数ＫＡ２が掛けられ、それらは加算される。線形補間された画像データＤｍは次式で表される。
Ｄｍ＝Ｄｊ×ＫＡ１＋Ｄｊ＋１×ＫＡ２
ここで、Ｄｊは、ラインメモリ４１の読み出しアドレスｊに対応した画像データ、Ｄｊ＋１は、ラインメモリ４１の読み出しアドレスｊ＋１に対応した画像データである。第２のデータ変換回路４２Ｂについても同様である。
【００２２】
上記データ変換回路の構成は１例であり、同様の機能を備える構成であれば他の構成でも構わない。
【００２３】
ここで、第１の表示装置１０、第２の表示装置２０の画素数に対応して、補間係数ＫＡ１、ＫＡ２、画像データＤｊとの関係をメモリに記憶しておき、それを参照して上記演算を行うことができる。しかし、それでは表示装置が変更された場合にメモリの内容も変更する必要が生じてしまう。
【００２４】
そこで、本実施の形態においては、線形補間を行うにあたり、画素に対応した隣接する２画像データ間の表示位置を２ｎ等分割して（ｎは２以上の自然数）、表示装置に応じて外部から設定される飛び越し数ｍを繰り返し加算する。その加算結果の下位ｎビットが線形補間係数Ｋとなり、上位ビットをラインメモリ４１の読み出し用のアドレスｊとなる。これにより、自動制御により線形補間を行うことができるので、表示装置が変更された場合でも回路やシステムの変更が不要となる。
【００２５】
線形補間の具体例について図３、図４、図５及び図６を参照して説明する。１水平走査ラインの画素数がＩＴＵＲ６０１規格の７２０個とする(図３参照)。いま、説明を簡単にするために等分割数を２３＝８とする。すると、１水平走査ライン分として、７２０×８＝５７６０個の画素が発生することになる。飛越し数は分割によって発生した画素を何個飛び越すかを表す指標であり、例えば、飛越し数「１」の場合、画素数は５７６０個となり、飛越し数「２」の場合、画素数は半分の２８８０個となる。飛越し数「８」の場合、画素数は元の７２０個となる。図４中、Ｄ０、Ｄ１、Ｄ２、Ｄ３、・・は、分割前の各画素に対応した画像データである。サフィックスの０，１，２，３，・・はラインメモリ４１のアドレスに対応している。(図４参照)
【００２６】
飛越し数は第１の表示装置１０、第２の表示装置２０の画素数に応じて外部から入力される。飛越し数「５」の場合の線形補間について図５を参照して説明する。
ＳＴＥＰ１：飛越し数の加算値＝０である。加算値（２進数）の下位３ビットは（０００）、上位ビットは（００００）であり、アドレス＝０、線形補間係数Ｋ＝０である。線形補間された画像データは、Ｄ０×８／８＋Ｄ１×０／８＝Ｄ０となる。
ＳＴＥＰ２：飛越し数の加算値＝５である。加算値（２進数）の下位３ビットは（１０１）、上位ビットは（００００）であり、アドレス＝０、線形補間係数Ｋ＝５である。線形補間された画像データは、Ｄ０×３／８＋Ｄ１×５／８となる。
ＳＴＥＰ３：飛越し数の加算値＝５＋５＝１０である。加算値（２進数）の下位３ビットは（０１０）、上位ビットは（０００１）であり、アドレス＝１となり、ラインメモリ４１の読み出しアドレスは＋１インクリメントされる。線形補間係数Ｋは（０１０）＝２である。したがって、線形補間された画像データは、Ｄ１×６／８＋Ｄ２×２／８となる。
ＳＴＥＰ４：飛越し数の加算値＝５＋５＋５＝１５である。加算値（２進数）の下位３ビットは（１１１）、上位ビットは（０００１）であり、アドレス＝１であり変化が無い。線形補間係数Ｋは（１１１）＝７である。したがって、線形補間された画像データは、Ｄ１×１／８＋Ｄ２×７／８となる。
ＳＴＥＰ５：飛越し数の加算値＝５＋５＋５＋５＝２０である。加算値（２進数）の下位３ビットは（１００）、上位ビットは（００１０）であり、アドレス＝２となり、ラインメモリ４１の読み出しアドレスは＋１インクリメントされる。線形補間係数Ｋは（１００）＝４である。したがって、線形補間された画像データは、Ｄ２×４／８＋Ｄ３×４／８となる。以下のＳＴＥＰも同様の要領で演算が行われる。
【００２７】
飛越し数「１１」の場合の線形補間について図６を参照して説明する。
ＳＴＥＰ１：飛越し数の加算値＝０である。加算値（２進数）の下位３ビットは（０００）、上位ビットは（００００）であり、アドレス＝０、線形補間係数Ｋ＝０である。線形補間された画像データは、Ｄ０×８／８＋Ｄ１×０／８＝Ｄ０となる。
ＳＴＥＰ２：飛越し数の加算値＝１１である。加算値（２進数）の下位３ビットは（０１１）、上位ビットは（０００１）であり、アドレス＝１となり、ラインメモリ４１の読み出しアドレスは＋１インクリメントされる。線形補間係数Kは（０１１）＝３である。線形補間された画像データは、Ｄ１×５／８＋Ｄ２×３／８となる。
ＳＴＥＰ３：飛越し数の加算値＝１１＋１１＝２２である。加算値（２進数）の下位３ビットは（１１０）、上位ビットは（００１０）であり、アドレス＝２となり、ラインメモリ４１の読み出しアドレスは＋１インクリメントされる。線形補間係数Ｋは（１１０）＝６である。したがって、線形補間された画像データは、Ｄ２×２／８＋Ｄ２×６／８となる。
ＳＴＥＰ４：飛越し数の加算値＝１１＋１１＋１１＝３３である。加算値（２進数）の下位３ビットは（００１）、上位ビットは（０１００）であり、アドレス＝４であり、ラインメモリ４１の読み出しアドレスは＋２インクリメントされる。線間係数Ｋは（００１）＝１である。したがって、線形補間された画像データは、Ｄ４×７／８＋Ｄ５×１／８となる。
ＳＴＥＰ５：飛越し数の加算値＝１１＋１１＋１１＋１１＝４４である。加算値（２進数）の下位３ビットは（１００）、上位ビットは（００１０）であり、アドレス＝５となり、ラインメモリ４１の読み出しアドレスは＋１インクリメントされる。線形補間係数Ｋは（１００）＝４である。したがって、線形補間された画像データは、Ｄ５×４／８＋Ｄ６×４／８となる。以下のＳＴＥＰも同様の要領で演算が行われる。
【００２８】
以上の具体例を一般化すると、画像データＤｍが以下の数式で表される。
Ｄｍ＝Ｄｊ（２ｎ−Ｋ）／２ｎ＋Ｄｊ＋１（Ｋ／２ｎ）
【図面の簡単な説明】
【００２９】
【図１】本発明の実施の形態による表示システムのブロック図である。
【図２】本発明の実施の形態によるラインメモリの書き込み及び読み出しのタイミング図である。
【図３】ＤＳＰ３０からの画像データの構成を説明する図である。
【図４】本発明の実施の形態による線形補間の演算方法を説明する図である。
【図５】本発明の実施の形態による線形補間の演算方法を説明する図である。
【図６】本発明の実施の形態による線形補間の演算方法を説明する図である。
【符号の説明】
【００３０】
１０  第１の表示装置
２０  第２の表示装置
３０  ＤＳＰ
４０  駆動回路
４１  ラインメモリ
４２Ａ  第１のデータ変換回路
４２Ｂ  第２のデータ変換回路
４３Ａ  第１の信号処理回路
４３Ｂ  第２の信号処理回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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