(57)【要約】【課題】所望の高出力を得ることができるとともに良好な高周波特性も得ることを可能する。【解決手段】半導体基板１およびこの半導体基板上に形成された複数のセル２０を有し、各セルは、交互に配置された複数のソース領域４およびドレイン領域６と、隣接するソース領域とドレイン領域との間の半導体基板上に形成されたゲート電極２と、ソース領域およびドレイン領域上にそれぞれゲート電極と並列するように形成されたソース電極８およびドレイン電極１０とを備え、隣接する２つのセルの、ソース電極、ゲート電極、およびドレイン電極が並列された方向のなす角度は０度より大きく９０度以下である。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板およびこの半導体基板上に形成された複数のセルを有し、各セルは、交互に配置された複数のソース領域およびドレイン領域と、隣接する前記ソース領域と前記ドレイン領域との間の前記半導体基板上に形成されたゲート電極と、前記ソース領域および前記ドレイン領域上にそれぞれ前記ゲート電極と並列するように形成されたソース電極およびドレイン電極とを備え、隣接する２つのセルの、前記ソース電極、前記ゲート電極、および前記ドレイン電極が並列された方向のなす角度は０度より大きく９０度以下であることを特徴とする半導体装置。
【請求項２】
前記角度は４５度以上９０度以下であることを特徴とする請求項１記載の半導体装置。
【請求項３】
各セルに対して、各セルのソース電極のそれぞれとの接続距離が実質的に同じとなるように形成されたソース電極用パッドと、各セルのドレイン電極のそれぞれとの距離が実質的に同じとなるように形成されたドレイン電極用パッドと、を備え、隣接する２つのセルの前記ソース電極用パッドは前記２つのセルの共通のソース電極用パッドであり、前記ドレイン電極用パッドは全てのセルに共通のドレイン電極用パッドであることを特徴とする請求項１または２記載の半導体装置。
【請求項４】
前記ソース電極用パッドと前記ドレイン電極用パッドは、前記ソース電極およびドレイン電極が並列された領域を挟んで互いに異なる側に配置されていることを特徴とする請求項１乃至３のいずれかに記載の半導体装置。
【請求項５】
各セルに対して、各セルのドレイン電極のそれぞれとの距離が実質的に同じとなるように形成されたドレイン電極用パッド、を備え、隣接する２つのセルの前記ドレイン電極用パッドは前記２つのセルの共通のパッドであることを特徴とする請求項１または２記載の半導体装置。
【請求項６】
各セルに対して、前記ソース電極、前記ゲート電極、および前記ドレイン電極が並列された方向に、対向するように設けられ、前記ソース電極と接続する２つのソース電極用パッドを備え、隣接する２つのセルの前記ソース電極用パッドは共通のソース電極用パッドであることを特徴とする請求項５記載の半導体装置。
【請求項７】
前記共通のソース電極用パッドに設けられたビアホールを備えていることを特徴とする請求項６記載の半導体装置。
【請求項８】
各セルに対して、各セルのゲート電極のそれぞれとの距離が実質的に同じとなるゲート電極用パッドを備えていることを特徴とする請求項１乃至７のいずれかに記載の半導体装置。
【請求項９】
前記半導体基板は、ＧａＮからなることを特徴とする請求項１乃至８のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に係り、特に、高周波高出力用の半導体増幅素子に関する。
【背景技術】
【０００２】
近年、通信情報の目覚しい大容量化に伴い、通信基地局、衛星通信用途の電力増幅素子は、飛躍的な高出力化が求められている。これを受けて半導体電力増幅素子の高出力化へ向けた開発が進められている。
【０００３】
一般に、高周波用の電力増幅素子には、ＧａＡｓ基板上に形成されたチャネル幅の大きな電界効果トランジスタ（以下、ＦＥＴとも云う）が用いられる。そして、チャネル幅の大きなＦＥＴは、例えば、特許文献１に示すように、櫛歯上にゲート電極が配置されたマルチフィンガー型であることが多い。櫛歯上にゲート電極を配置することにより、ＦＥＴのレイアウトの面積を小さくすることができるという利点がある。しかし、ゲート電極が櫛状に繰り返し配列されることから、熱発生箇所が近接し、熱設計が難しいという問題がある。
【０００４】
また、高出力化のためには、ＦＥＴの集積度を上げることが重要である。ところが集積度の上昇は、高い密度での発熱を意味する。このため、熱設計という面では、ＧａＡｓ材料の熱伝導率が低いことから、一般にＧａＡｓ基板を極めて薄層化する手法をとる。しかし、熱伝導率が低いＧａＡｓ材料では放熱が限界に達しつつあり、熱設計が非常に困難である。
【特許文献１】特開平５−２３５０４８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
これらの放熱の問題を解決するために、材料を変更し高出力化を図る研究が盛んである。特にＧａＡｓ材料以上に高い飽和電子速度と、ＧａＡｓ材料の１０倍以上の絶縁破壊強度を有するＧａＮは、次世代の半導体増幅素子の材料として注目され、近年では、Ｃ帯で１５０Ｗを超える非常に優れた高出力特性を持った素子の報告がある。
【０００６】
しかしながら、単にＧａＮ材料を用いれば飛躍的な高出力化が可能という訳ではない。
【０００７】
ＧａＮ材料は結晶性の違いから加工が困難であり、ＧａＡｓ基板上に形成された電力増幅素子並みに薄層化することが不可能である。また、材料の特性上、ＧａＮ基板上に形成された電力増幅素子はＧａＡｓ基板上に形成された電力増幅素子の１０倍もの出力密度を達成可能であるが、効率が同程度と仮定した場合、捨てられる熱も１０倍になる。また、ＧａＮの熱伝導率はＧａＡｓのそれに比べて３倍程度の値、すなわちＳｉ並みの熱伝導率に過ぎない。したがって、ＧａＮ材料の持っている特性を引き出すためには、ＧａＡｓ素子以上の高度な熱設計が必要になる。
【０００８】
良好な熱設計が行われないと、所望の高出力が得られないばかりでなく、良好な高周波特性も得ることができない。
【０００９】
本発明は、上記事情を考慮してなされたものであって、所望の高出力を得ることができるとともに良好な高周波特性も得ることができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明の一態様による半導体装置は、半導体基板およびこの半導体基板上に形成された複数のセルを有し、各セルは、交互に配置された複数のソース領域およびドレイン領域と、隣接する前記ソース領域と前記ドレイン領域との間の前記半導体基板上に形成されたゲート電極と、前記ソース領域および前記ドレイン領域上にそれぞれ前記ゲート電極と並列するように形成されたソース電極およびドレイン電極とを備え、隣接する２つのセルの、前記ソース電極、前記ゲート電極、および前記ドレイン電極が並列された方向のなす角度は０度より大きく９０度以下であることを特徴とする。
【発明の効果】
【００１１】
本発明によれば、所望の高出力を得ることができるとともに良好な高周波特性も得ることができる。
【発明を実施するための最良の形態】
【００１２】
本発明の実施形態を以下、図面を参照して説明する。
【００１３】
まず、本発明に至った経緯について説明する。
【００１４】
参考例として、図９に示す、ゲート電極が櫛歯状に配列されたマルチフィンガー型のＦＥＴのゲートピッチＰｇとゲート電極の温度との関係をシミュレーションにより求めた。図９に示す参考例のＦＥＴは、半導体基板１、例えばＧａＮ基板上にソース領域４と、ドレイン領域６とが交互に離間して並列して設けられている。隣接するソース領域４とドレイン領域６との間の半導体基板１上にゲート電極２が設けられている。すなわち、ソース領域４またはドレイン領域６は、隣接するゲート電極によって共有されており、ソース領域４、ゲート電極２、ドレイン領域６、ゲート電極２、ソース領域４、・・・の順に配列されている。そして、各ソース領域４上にはソース電極８が設けられ、各ドレイン領域６上にはドレイン電極１０が設けられている。ゲート電極２はそれぞれの一端が共通に接続され、半導体基板１上に設けられた引き出しパッド１２ａ、１２ｂに接続される。また、ソース電極８は一端が共通に接続されて引き出しパッド１４に接続され、ドレイン電極１０は一端が共通に接続されて引き出しパッド１６に接続される。
【００１５】
このように構成された、ＦＥＴにおいて、図１０（ｂ）に示すゲート電極２のピッチ（以下、ゲートピッチとも云う）Ｐｇを変えたＦＥＴに対して、各ＦＥＴの発熱量の合計が５０Ｗとし、周囲温度が１００℃と仮定した場合の、ゲート温度Ｔｊを、シミュレーションした場合の結果を図１０（ａ）に示す。なお、ゲート温度Ｔｊは、ＦＥＴの中央のゲート電極２下のチャネル部分の温度とし、電力付加効率の値は３５％とした。この図１０（ａ）からわかるように、参考例のマルチフィンガー型ＦＥＴは、ゲートピッチＰｇが増大することによってゲート温度が下がっている。これは、ゲートピッチＰｇの増大によって発熱密度が下がっているためである。このように、ゲートピッチＰｇの増大は、放熱には有利であるが、チップサイズの増大につながる。一方、高周波用の電力増幅素子は用いる周波数帯によってチップを搭載するパッケージのサイズが決まっている。すなわち、パッケージのサイズからチップの長辺方向、図９においては、ゲート電極２が並列される方向（ゲートピッチの長さ方向）のサイズに制限がある。このため、ゲートピッチＰｇの増大は、ゲート電極の本数の減少につながり、出力の低下を招くことになる。
【００１６】
そこで、本発明者は、出力の低下を招くことなく、放熱にも有効である、図１に示す一実施形態による半導体電力増幅素子を発明した。本実施形態の半導体電力増幅素子は、それぞれがマルチフィンガー型のＦＥＴからなる複数（図１では、２個）のセル２０を、隣り合うセル同士がある角度を成すように半導体基板にジグザグ形状に配置、形成した構成となっている。各セル２０は、半導体基板１上にソース領域４と、ドレイン領域６とが交互に離間して並列して設けられ、隣接するソース領域４とドレイン領域６との間の半導体基板１上にゲート電極２が設けられている。そして、隣接するセル２０は、ゲート電極２の並列する方向（矢印３０の方向）が０度より大きく９０度以下の角度をなしている。一般に、隣接するセル２０のゲート電極２の並列する方向のなす角度としては、鋭角と鈍角が存在するが、本明細書においては、鋭角をとるものとする。したがって、各セル２０は、半導体チップ１の長辺方向（矢印３５に示す方向）と、ゲート電極２の並列する方向とのなす角θは、０度より大きく９０度以下の角度で傾いている。
【００１７】
図１において、各セル２０は、ゲート電極２が共通の引き出し配線３に接続され、この引き出し配線３が引き出しパッド１２に接続されている。また、２つのセル２０のソース電極８は、引き出し配線９を介して共通の引き出しパッド１４に接続され、２つのセル２０のドレイン電極１０は引き出し配線１１を介して共通の引き出しパッド１６に接続されている。なお、本実施形態においては、ソース電極８用の引き出し配線９は同一のセル２０において、実質的に同じ長さとなり、ドレイン電極１０用の引き出し配線は同一セルにおいて、実質的に同じ長さとなっている。
【００１８】
セル２０が３個以上、半導体基板１に配置形成された本実施形態の半導体電力増幅素子を図２に示す。半導体基板（チップ）１の両端のセル２０を除き隣接する２組のセル２０のゲート電極２は共通の引き出しパッド１２に接続され、両端のセル２０のそれぞれは、ゲート電極２が共通の引き出し配線に接続され、この引き出し配線が一つの引き出しパッド１２に接続されている。また、隣接するセル２０のソース電極８は共通に接続されて引き出しパッド１４に接続され、全てのセル２０のドレイン電極１０は共通に接続されて一つの引き出しパッド１６に接続されている。
【００１９】
次に、本実施形態の電力増幅素子の放熱性について説明する。
【００２０】
図３（ｂ）に示すセル２０のゲート電極の並列方向（矢印３０に示す方向）とチップ１の長辺方向（矢印３５に示す方向）とのなす角（傾き角）θと、セル２０のゲート温度Ｔｊとの関係を図３（ａ）に示す。図３（ａ）に示すグラフは、傾き角θが異なる複数の半導体電力増幅素子に対してシミュレーションを行った結果を示した図である。ゲート温度はセル２０の中央のゲート電極２下のチャネル部分の温度を示している。この図３（ａ）から分かるように、セル２０を傾けることにより、ゲート温度Ｔｊは低下しており、特に傾き角θが４５度以上傾けることが好ましい。すなわち、セル２０をチップ１の長辺方向に対して傾けることにより、放熱性が改善されることが分かる。
【００２１】
次に、本実施形態の半導体電力増幅素子が、ゲートピッチを大きくしかつチップのサイズを維持することができることを図４（ａ）、（ｂ）、（ｃ）を参照して説明する。図４（ａ）は、図９に示す参考例による、２４本のゲートを有する増幅素子のソース電極、ゲート電極、ドレイン電極の配列を示す図である。２４本のゲートを本実施形態のように、それぞれが６本のゲートを有するＦＥＴのセルに分割し、かつ各セルをチップ１の長辺方向に対して６０度傾けた場合の増幅素子のソース電極、ゲート電極、ドレイン電極の配列を図４（ｂ）に示す。また、２４本のゲートを本実施形態のように、それぞれが６本のゲートを有するＦＥＴのセルに分割し、かつ各セルをチップ１の長辺方向に対して７０度傾けた場合の増幅素子のソース電極、ゲート電極、ドレイン電極の配列を図４（ｃ）に示す。図４（ｂ）、４（ｃ）から分かるように、適切な傾き角θを選択することにより、ゲートピッチを広げることができるとともに、チップサイズを参考例の場合と同じに維持することができる。
【００２２】
また、図５（ａ）に示す、後述する本実施形態の第１変形例においては、セルがジグザグに配置されて、セルのゲートの並列方向がチップの長辺方向に対して傾いていて、ゲート電極２の引き出し配線が実質的に同じ長さとなっているので、隣接するセルから引き出しパッド１２への引き出し配線に位相差が発生することを可及的に防止することができる。これにより、高周波特性の劣化を防止することができる。これに対して、従来のマルチフィンガー型のＦＥＴは、図５（ｂ）に示すように、各セルの引き出し配線の長さに差があるため、位相差が発生し易く、高周波特性の劣化を防止することができない。
【００２３】
また、高周波用電力増幅素子の特性では、利得が重要な項目であり、利得を大きくするためには、ソース電極に変動が非常に小さな接地電位を与えることが必要となる。このためには、ソース電極が接続されるパッドはワイヤボンディングではなく、半導体基板の裏面からビアホールを形成することで、可能な限り最短距離でソース電極を接地することが重要である。図６（ａ）に示すようにセルが傾き角「０」で配列されている従来の電力増幅素子では、ソース電極パッドへビアホールを形成する場合、セルからソース電極パッドへ至る配線の距離が寄生成分として現れ、効果的でない。
【００２４】
これに対して、本実施形態においては、ソース電極８用のパッド１４は、図２に示すように、セルに隣接して形成されることから、パッド１４にビアホールを形成した場合、不要な配線長に起因する寄生成分を排除する事が可能であり、ビアホールが効果的に機能する。さらに、図６（ｂ）に示す後述する本実施形態の第１変形例のように、ソース電極パッドをチップ１の短辺方向(図面上では上下方向)に配列が可能であり、従来例と比較してソース電極パッド数を増加することが可能である。これにより、本実施形態の第１変形例では、ソース電極用パッド１４に形成されるビアホールひとつ当たりに接続されるセル内のソース電極数を従来構造と比較して抑えることが可能となる。したがって、各ソース電極への接地を強化することが可能となり、利得向上の観点において非常に優れたものとなる。
【００２５】
以上説明したように、本実施形態によれば、放熱が十分に行うことが可能となり、所望の高出力を得ることができるとともに良好な高周波特性も得ることができる。
【００２６】
本実施形態の第１変形例による半導体電力増幅器の平面図を図７に示す。本実施形態の電力増幅器は、ソース電極８用のパッド１４は、ゲート電極２用のパッド１２と同じ側に設けられていた。しかし、この変形例による電力増幅器においては、ソース電極８用のパッド１４は、ゲート電極２用のパッド１２と同じ側に設けられるとともに、ドレイン電極用のパッド１６と同じ側にも設けられ、これらがゲート電極２の引き出し配線３上に図示しない絶縁膜を挟んで設けられた配線１４ａによって接続された構成となっている。
【００２７】
また、ゲート電極用のパッド１２は、各セル２０に対して、各セル２０のゲート電極２のそれぞれとの距離が実質的に同じとなるように配置されている。すなわち、パッド１２と、ゲート電極２とを接続する引き出し配線３の長さが各セルにおいて、実質的に同じになっている。
【００２８】
また、ドレイン電極用パッド１６は、各セルに対して、各セルのドレイン電極のそれぞれとの距離が実質的に同じとなるように形成されている。すなわち、パッド１６と、ドレイン電極１０とを接続する引き出し配線１１の長さが各セルにおいて、実質的に同じになっている。
【００２９】
そして、隣接する２つのセル２０のソース電極用パッド１４は２つのセルの共通のパッドである。また、図６（ｂ）に示すように、これらの共通のパッド１４には接地電源に接続するビア４０が設けられていてもよい。
【００３０】
また、本実施形態の第２変形例による半導体電力増幅器の平面図を図８に示す。この変形例による電力増幅器においては、ソース電極８用の引き出しパッド１４は、ゲート電極２用の引き出しパッド１２と同じ側に設けられるとともに、ドレイン電極１６と同じ側にも設けられ、これらがゲート電極、ソース電極、ドレイン電極のそれぞれの中央部上に図示しない絶縁膜を挟んで設けられた配線１４ａによって接続された構成となっている。
【００３１】
また、本変形例においては、ゲート電極用のパッド１２は、各セル２０に対して、各セル２０のゲート電極２のそれぞれとの距離が実質的に同じとなるように配置されている。すなわち、パッド１２と、ゲート電極２とを接続する引き出し配線３の長さが各セルにおいて、実質的に同じになっている。
【００３２】
また、本変形例においては、ドレイン電極用パッド１６は、各セルに対して、各セルのドレイン電極のそれぞれとの距離が実質的に同じとなるように形成されている。すなわち、パッド１６と、ドレイン電極１０とを接続する引き出し配線１１の長さが各セルにおいて、実質的に同じになっている。
【００３３】
そして、隣接する２つのセル２０のソース電極用パッド１４は２つのセルの共通のパッドである。また、図６（ｂ）に示すように、これらの共通のパッド１４には接地電源に接続するビア４０が設けられていてもよい。
【００３４】
上記第１および第２変形例も本実施形態と同様の効果を奏することができる。
【００３５】
なお、本実施形態およびその変形例においては、ＧａＮ系材料を用いて形成されたが、ＧａＡｓ系材料を用いてもよい。
【００３６】
なお、本実施形態およびその変形例においては、半導体チップの長辺、短辺を基準にして説明したが、チップ内の長辺、短辺を有する矩形の領域に対しても適用可能であり、その他、様々な形状の素子領域にも適用可能である。これにより、高集積度かつ高出力、高周波特性を得ることができる。
【図面の簡単な説明】
【００３７】
【図１】本発明の一実施形態による半導体電力増幅素子を示す平面図。
【図２】本発明の一実施形態による半導体電力増幅素子を示す平面図
【図３】一実施形態の半導体電力増幅素子の放熱効果を説明する図。
【図４】一実施形態の半導体電力増幅素子のゲートピッチの増大可能性を説明する図。
【図５】一実施形態の半導体電力増幅素子の高周波特性の劣化の防止を説明する図。
【図６】一実施形態の半導体電力増幅素子の機械的強度が優れていることを説明する図。
【図７】第１変形例による半導体電力増幅素子を示す平面図。
【図８】第２変形例による半導体電力増幅素子を示す平面図。
【図９】参考例による半導体電力増幅素子を示す平面図。
【図１０】参考例の半導体電力増幅素子のゲートピッチに対するゲート電極の温度依存性を示す図。
【符号の説明】
【００３８】
１  半導体基板
２  ゲート電極
４  ソース領域
６  ドレイン領域
８  ソース電極
１０  ドレイン電極
１２  引き出しパッド
１４  引き出しパッド
１６  引き出しパッド
２０  セル
３０  セルのゲート電極の並列方向
３５  チップの長辺方向
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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