(57)【要約】【課題】Ｇ−ＰＯＮの下り信号のＦＥＣフレームサイズは２５５と１２０の２通りであり、ＦＥＣフレームサイズが異なっても、同じエラー訂正符号で処理可能な光集線装置および光加入者装置を提供する。【解決手段】光電変換部とＰＯＮ送受信部と物理層とからなり、ＰＯＮ送受信部は、短縮補償パラメータテーブルと該短縮補償パラメータテーブルを参照して補償後データを演算する短縮補償計算部とを含む誤り符号訂正符号エンコーダを含む光集線装置または光電変換部とＰＯＮ送受信部と物理層とからなり、ＰＯＮ送受信部は、短縮補償パラメータテーブルと該短縮補償パラメータテーブルを参照して補償後データを演算する短縮補償計算部とを含む誤り符号訂正符号エンコーダを含む光加入者装置により、解決できる。【選択図】図９
2008060820.tif 000002
【特許請求の範囲】
【請求項１】
光電変換部とＰＯＮ送受信部と物理層とからなる光集線装置において、
前記ＰＯＮ送受信部は、短縮補償パラメータテーブルと該短縮補償パラメータテーブルを参照して補償後データを演算する短縮補償計算部とを含む誤り符号訂正符号エンコーダを含むことを特徴とする光集線装置。
【請求項２】
光電変換部とＰＯＮ送受信部と物理層とからなる光集線装置において、
前記ＰＯＮ送受信部は、複数の組み合わせの乗算回路群から適切な組み合わせの乗算回路群を選択して短縮補償演算する短縮補償演算部を含む誤り符号訂正符号エンコーダを含むことを特徴とする光集線装置。
【請求項３】
請求項１または請求項２に記載の光集線装置であって、
前記誤り訂正符号エンコーダは、さらにチェックビット計算部と、チェックビット挿入部とを含むことを特徴とする光集線装置。
【請求項４】
光電変換部とＰＯＮ送受信部と物理層とからなる光加入者装置において、
前記ＰＯＮ送受信部は、短縮補償パラメータテーブルと該短縮補償パラメータテーブルを参照して補償後データを演算する短縮補償計算部とを含む誤り符号訂正符号エンコーダを含むことを特徴とする光加入者装置。
【請求項５】
光電変換部とＰＯＮ送受信部と物理層とからなる光加入者装置において、
前記ＰＯＮ送受信部は、複数の組み合わせの乗算回路群から適切な組み合わせの乗算回路群を選択して短縮補償演算する短縮補償演算部を含む誤り符号訂正符号エンコーダを含むことを特徴とする光加入者装置。
【請求項６】
請求項４または請求項５に記載の光加入者装置であって、
前記誤り訂正符号エンコーダは、さらにチェックビット計算部と、チェックビット挿入部とを含むことを特徴とする光加入者装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、加入者宅と通信事業者の局の間を通信する光アクセスシステムの光集線装置および光加入者装置に関する。
【背景技術】
【０００２】
音声や画像など、データを転送する公衆通信網の中で、ユーザを局に収容するアクセス網には、電話加入者網やＡＤＳＬ等が利用されてきた。更に近年になって、光アクセスシステムの導入が始まっている。
【０００３】
この光アクセスシステムとしては、局側と加入者の間を１対ｎで接続する形態として、ＰＯＮ（Passive Optical Network）が知られている。ＰＯＮでは、上り用と下り用に光波長を１つずつ割り当て、局舎に設けたＯＬＴ（Optical Line Terminal）と複数個の加入者宅のＯＮＴ（Optical Network Terminal）の間で、帯域を共用してデータ通信を行う。ＯＬＴからＯＮＴに向かう下り側信号は途中スプリッタにおいて光信号が分配され、ＯＮＴ側で自分宛の信号のみを取り出すことで通信を行う。上り信号に関しては、ＯＬＴがＯＮＴに対して送信時間タイミングを通知し、そのタイミングに合わせてＯＮＴがＯＬＴに対して信号を送信することにより、ひとつの波長を複数のＯＮＴで共用してＯＬＴとの通信を行う。
【０００４】
この様な光アクセスシステムとしては、Ｂ-ＰＯＮ（Broadband PON）、Ａ-ＰＯＮ（ATM PON）、ＧＥ-ＰＯＮ（Giga-bit Ether PON）、Ｇ-ＰＯＮ（Generic PON）が知られている。特に、Ｇ-ＰＯＮは、最高速度が上り１.２５Ｇｂｉｔ/ｓ、下り２.５Ｇｂｉｔ/ｓと最も高速で、ＡＴＭ、イーサネット（登録商標）、ＷＤＭプロトコルをサービスするネイティブＧＥＭ（Generic Encapsulation Method/G-PON Encapsulation Method）を採用することで、複数のプロトコルをサービスする点で、注目を浴びている。
【０００５】
上述したようにＯＬＴとＯＮＴとの間にはスプリッタが存在するので、下り信号も上り信号も減衰をうける。このため、ＰＯＮについても、エラー訂正符号（ＦＥＣ：Forward Error Correction code）の符号化・復号化技術の適用が検討されている。エラー訂正符号としては、数学的に整然とした体系を有するブロック符号の中で、情報の透過性から組織符号と呼ばれる符号が、専ら用いられる。組織符号は、連続した信号系列を一定のブロック毎に区切り、各ブロック毎に符号化を行うもので、信号内の予め定められた空領域に検査ビットを付加するのみで、元の信号情報は操作されないという特徴を有する。ブロック符号としては古くからハミング符号、ＢＣＨ符号（Bose-Chaudhuri-Hocquenghem code）、リードソロモン符号等が用いられている。以降、エラー訂正符号の符号化・復号化を単に符号化、復号化と呼ぶ。
【０００６】
特許文献１には、１心の光ファイバ中を伝送する光信号の時分割多重度が２倍程度になった際にも、波長多重した際に元の伝送距離を維持し、光信号の中継間隔を４倍に増加させることが可能で、ＩＴＵ−Ｔ勧告Ｇ．９７５規定の８個エラー訂正リードソロモン符号を導入した既存の伝送網との相互接続性がよく、より高い利得を有するエラー訂正符号の構成方法と伝送装置が記載されている。
【０００７】
【特許文献１】特開２００１−３５８５９７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
Ｇ−ＰＯＮの下り信号のＦＥＣフレームサイズは２５５と１２０の２通りであり、本発明はＦＥＣフレームサイズが異なっても、同じエラー訂正符号で処理可能な光集線装置および光加入者装置を提供することにある。
【課題を解決するための手段】
【０００９】
上述した課題は、光電変換部とＰＯＮ送受信部と物理層とからなり、ＰＯＮ送受信部は、短縮補償パラメータテーブルと該短縮補償パラメータテーブルを参照して補償後データを演算する短縮補償計算部とを含む誤り符号訂正符号エンコーダを含む光集線装置、または光電変換部とＰＯＮ送受信部と物理層とからなり、ＰＯＮ送受信部は、複数の組み合わせの乗算回路群から適切な組み合わせの乗算回路群を選択して短縮補償演算する短縮補償演算部を含む誤り符号訂正符号エンコーダを含む光集線装置により、達成できる。
【００１０】
また、光電変換部とＰＯＮ送受信部と物理層とからなり、ＰＯＮ送受信部は、短縮補償パラメータテーブルと該短縮補償パラメータテーブルを参照して補償後データを演算する短縮補償計算部とを含む誤り符号訂正符号エンコーダを含む光加入者装置、または光電変換部とＰＯＮ送受信部と物理層とからなり、ＰＯＮ送受信部は、複数の組み合わせの乗算回路群から適切な組み合わせの乗算回路群を選択して短縮補償演算する短縮補償演算部を含む誤り符号訂正符号エンコーダを含む光加入者装置により、達成できる。
【発明の効果】
【００１１】
本発明によれば、ＦＥＣフレームサイズが異なっても、同じエラー訂正符号で処理可能な光集線装置および光加入者装置を提供することができる。
【発明を実施するための最良の形態】
【００１２】
以下本発明の実施の形態について、実施例を用い図面を参照しながら説明する。なお、実質同一部位には同じ参照番号を振り、説明は繰り返さない。
【００１３】
図１は光アクセスネットワークのブロック図である。光アクセスネットワーク１０は、光集線装置（ＯＬＴ：Optical Line Terminal）１、光加入者装置（ＯＮＴ：Optical Network Terminal）２、スプリッタ３、ＯＬＴ１とスプリッタ３との間の幹線ファイバ８およびスプリッタ３とＯＮＴ２との間の加入者ファイバ９で構成されている。ＯＮＴ２はＩＰシステム４およびＴＤＭシステム５に接続されている。また、ＯＬＴ１はＩＰネットワーク６およびＴＤＭネットワーク７に接続されている。
【００１４】
ＴＤＭシステム５からのＴＤＭ信号は光アクセスネットワーク１０を介してＴＤＭネットワーク７に収容される。またＩＰシステム４からの信号は光アクセスネットワーク１０を介してＩＰネットワーク７へと収容される。これらの信号を上り信号と呼ぶ。
【００１５】
また、逆にＴＤＭネットワー７からのＴＤＭ信号は、光アクセスネットワーク１０を介してＴＤＭシステム５に収容される。またＩＰネットワーク６からの信号は光アクセスネットワーク１０を介してＩＰシステム４へと収容される。これらの信号を下り信号と呼ぶ。
なお、以下説明する図７までのブロック図において、信号の流れる方向（上り、下り）は、図１に合わせている。
【００１６】
図２はＯＬＴのブロック図である。幹線ファイバ８からの上り光信号は、光電変換モジュール７１で電気に変換された後、ＯＬＴ ＰＯＮ送受信ブロック７２でＧＥＭ終端される。変換された電気信号は、ＧＥＭ終端によって、イーサネット信号およびＴＤＭ信号に変換される。イーサネット信号とＴＤＭ信号は、それぞれイーサネットＰＨＹ７３およびＴＤＭ ＰＨＹ ７４を介して、ＩＰネットワーク６およびＴＤＭ信ネットワーク７へと送出きれる。
【００１７】
ＩＰネットワーク６およびＴＤＨネットワーク７から到来する下り信号は、それぞれイーサネットＰＨＹ７３またはＴＤＭ ＰＨＹ７４で受信された後、ＯＬＴ ＰＯＮ送受信ブロック７２に送信される。ＯＬＴ ＰＯＮ送受信ブロック７２は、ＧＥＭフレーム組み立てを行った後、光電変換モジュ-ル７１を介して幹線光ファイバ８へ送出される。ＭＰＵ７５、ＲＡＭ７６および制御系インターフェース７７は、ＯＬＴ１を制御するためのマイコン、ＲＡＭおよび外部よりＯＬＴ１に設定を行うためのインターフェースである。
【００１８】
図３はＯＮＴのブロック図である。加入者ファイバ９からの下り光信号は、光電変換モジュール８１で電気に変換された後にＯＮＴ ＰＯＮ送受信ブロック８２にてＧＥＭ終端される。ＯＮＴ ＰＯＮ送受信ブロック８２は、変換された電気信号を、イーサネットフレームおよびＴＤＭ信号に変換する。イーサネットフレームおよびＴＤＭ信号は、それぞれイーサネットＰＨＹ ８３およびＴＤＭ ＰＨＹ８４を介して、ＩＰシステム４およびＴＤＭシステム５へと送出される。
【００１９】
ＩＰシステム４およびＴＤＭシステム５からの上り信号は、それぞれイーサネットＰＨＹ８３またはＴＤＭ ＰＨＹ ８４で受信された後、ＯＮＴ ＰＯＮ送受信ブロック８２に送信される。ＯＮＴ ＰＯＮ送受信ブロック８２は、ＧＥＭフレーム組み立てを行った後、光電変換モジュール８１を介して、加入者ファイバ７へ送出される。ＭＰＵ８５、ＲＡＭ８６および制御系インターフェース８７は、ＯＮＴ２を制御するためのマイコン、ＲＡＭおよび外部よりＯＮＴ２に設定を行うためのインターフェースである。
【００２０】
図４はＯＬＴのＰＯＮ送受信ブロックのブロック図である。光電変換モジュール７１からの上りＰＯＮフレーム信号は、ＰＯＮ受倍部９０で同期処理とＧＥＭ切り出し処理を行った後に、切り出されたペイロードは、受信ＧＥＭ組立部９１に送信される。受信ＧＥＭ組立部９１は、複数の短期フレームに分割されて送信されたＧＥＭの組み立てを行う。その後、受信ＧＥＭバッファ９２に格納されて、ＯＬＴ受信テーブル９３のテーブル情報に応じて、ＯＬＴ上りイーサネットＧＥＭ終端部９４とＯＬＴ上りＴＤＭ ＧＥＭ終端部９６に振り分けられる。
【００２１】
ＯＬＴ上りイーサネットＧＥＭ終端部９４は、ＧＥＭフレームからイーサネットフレームを取り出し、取り出したイーサネットフレームをＯＬＴ上りイーサネットインターフェース９５を介してイーサネットＰＨＹ７３へと送出する。ＯＬＴ上りＴＤＭ ＧＥＭ終端部９６は、ＧＥＭフレームからＴＤＭ信号が抜き出し、抜き出したＴＤＭ信号を所望のタイミングでＯＬＴ上りＴＤＭインターフェース９７を介してＴＤＭ ＰＨＹ７４へと送出する。
【００２２】
下り信号に関しては、ＯＬＴ下りＴＤＭインターフェース１０４は、ＴＤＭ ＰＨＹ７４からＴＤＭ信号を受信する。ＯＬＴ下りＴＤＭ ＧＥＭ終端部１０３は、ＴＤＭ信号をバッファリングしてＧＥＭを生成する。ＯＬＴ下りイーサネットインターフェース１０６は、イーサネットＰＨＹ７３からのイーサフレームを受信する。ＯＬＴ下りイーサネットＧＥＭ終端部１０５は、ＧＥＭの生成を行う。ＯＬＴ送信スケジューラ１０２は、ＯＬＴ下りＴＤＭ ＧＥＭ終端部１０３を制御して、周期的にＴＤＭのＧＥＭを送信ＧＥＭバッファ１０１に送出する。ＯＬＴ送信スケジューラ１０２は、また、ＯＬＴ下りイーサネットＧＥＭ終端部１０５を制御して、空いたタイミングでイーサ信号のＧＥＭを送信ＧＥＭバッファ１０１に送出する。ＯＬＴ送信スケジューラ１０２は、送信ＧＥＭバッファ１０１を制御して、周期的にＴＤＭ信号のＧＥＭとイーサ信号のＧＥＭを送信ＧＥＭ組立部１００に転送する。送信ＧＥＭ組立部１００は、ＰＯＮフレームのペイロード分のＧＥＭを組み立て、ＰＯＮ送信部９９に転送する。ＰＯＮ送信部９９は、ヘッダを生成した後、ＰＯＮフレームの送信を行う。
【００２３】
ＯＬＴ１とＯＮＴ２との距離測定であるレンジングを行う場合には、レンジング制御部９８がレンジング信号を、ＯＬＴ送信スケジューラ１０２により許可されたタイミングで、ＰＯＮ送信部９９より送出する。ＯＮＴ２からの応答がＰＯＮ受信部９０を介してレンジング制御部９８に戻って<ることで、レンジングが完了する。
なお、ＭＰＵインターフェース１０７は、ＭＰＵ７５の各制御ブロックに対する制御を仲介する。
【００２４】
図５はＯＮＴのＰＯＮ送受信ブロックのブロック図である。光電変換モジュール８１からの下り信号は、ＰＯＮ受信部１２７が受信する。ＰＯＮ受信部１２７は、同期処理、ＧＥＭ切り出し処理を行う。受信ＧＥＭ組立部１２６は、複数の短期フレームに分割されて送信されたＧＥＭの組み立てを行う。組み立てられたＧＥＭは、受信ＧＥＭバッファ１２５に格納されて、ＯＮＴ受信テーブル１２４のテーブル情報に応じて、ＯＮＴ下りイーサネットＧＥＭ終端部１２１とＯＮＴ下りＴＤＭ ＧＥＭ終端部１２３に振り分けられる。ＯＮＴ下りイーサネットＧＥＭ終端部１２１は、ＧＥＭからイーサネットフレームを抜き出す。イーサネットフレームは、ＯＮＴ下りイーサネットインターフェース１２０を介して、イーサネットＰＨＹ１２０へ送出される。ＯＮＴ下りＴＤＭ ＧＥＭ終端部１２３は、ＧＥＭからＴＤＭ信号が抜き出し、予め定められたタイミングでＯＮＴ下りＴＤＭインターフェース１２２を介して、ＴＤＭ ＰＨＹ８４へと送出される。
【００２５】
上り信号に関しては、ＯＮＴ上りＴＤＭインターフェース１３４がＴＤＭ信号を受信する。ＯＮＴ上りＴＤＭ ＧＥＭ終端部１３３は、ＴＤＭ信号をバッファリングしてＧＥＭを組み立てる。ＯＮＴ上りイーサネットインターフェース１３６は、イーサフレームを受信する。ＯＮＴ上りイーサネットＧＥＭ終端部１３５は、ＧＥＭの生成を行う。ＯＮＴ送信スケジューラ１３１は、ＯＮＴ上りＴＤＭ ＧＥＭ終端部１３３を制御して、周期的にＴＤＭのＧＥＭを、送信ＧＥＭバッファ１３２に転送する。また、ＯＮＴ送信スケジューラ１３１は、ＯＮＴ上りイーサネットＧＥＭ終端部１３５を制御して、空いたタイミングで、イーサネットのＧＥＭを、送信ＧＥＭバッファ１３２に転送する。ＯＮＴ送信スケジューラ１３１は、送信ＧＥＭバッファ１３２を制御して、周期的にＴＤＭのＧＥＭとイーサネットのＧＥＭを送信ＧＥＭ組立部１３０に転送する。送信ＧＥＭ組立部１３０は、ＰＯＮフレームのペイロード分のＧＥＭを組み立て、ＰＯＮ送信部１２９に転送する。ＰＯＮ送信部１２９は、ヘッダを生成した後、ＰＯＮフレームの送信を行う。
【００２６】
レンジングを要求きれた場合には、ＰＯＮ受信部１２７で受信したレンジング要求信号をレンジング制御部１２８で処理し、折り返しＰＯＮ送信部１２９を介してレンジング受信信号を送り返す。
なお、ＭＰＵインターフェース１３７は、ＭＰＵ８５の各制御ブロックに対する制御を仲介する。
【００２７】
図６はＯＬＴのＰＯＮ受信部とＰＯＮ送信部のブロック図である。また、図７はＯＮＴのＰＯＮ受信部とＰＯＮ送信部のブロック図である。図６（ａ）において、ＯＬＴ ＰＯＮ受信部９０は、上り信号のスクランブルを解除するデスクランブラ９０１と、デスクランブル信号のフレーム同期を取るフレーム同期部９０２と、情報ワードとＦＥＣ（Forward Error Correction）パリティを分離し、情報ワードの誤り修正を行うＦＥＣデコーダ９０３と、ＰＯＮフレーム終端部９０４と、暗号を復号する暗号デコーダ９０５とから構成される。図６（ｂ）において、ＯＬＴ ＰＯＮ送信部９９は、下り信号を暗号化する暗号エンコーダ９９１と、暗号化データをＰＯＮフレーム化するＰＯＮフレーム生成部９９２と、ＰＯＮフレームにＦＥＣパリティを加えるＦＥＣエンコーダ９９３と、フレーム同期信号を挿入するフレーム同期信号挿入部９９４と、スクランブラ９９５とから構成される。
【００２８】
図７（ａ）のＯＮＴ ＰＯＮ受信部１２７は、図６（ａ）のＯＬＴ ＰＯＮ受信部９０と信号の流れを除いて同一構成である。また、図７（ｂ）のＯＮＴ ＰＯＮ送信部１２９は、図６（ｂ）のＯＬＴ ＰＯＮ送信部９９と信号の流れを除いて同一構成である。したがって、説明を省く。
なお、上り側で暗号を採用しない場合は、ＯＬＴ ＰＯＮ受信部９０の暗号デコーダ９０５と、ＯＮＴ ＰＯＮ送信部１２９の暗号エンコーダ９９１は不要である。
【００２９】
図８ＡはＦＥＣコードワードの構成（シリアル８ビット）を説明する図である。図８ＢはＦＥＣコードワードの構成（パラレル８ビット）を説明する図である。図８ＣはＦＥＣコードワードの構成（パラレル１６ビット、その１）を説明する図である。図８ＤはＦＥＣコードワードの構成（パラレル１６ビット、その２）を説明する図である。図８ＥはＦＥＣコードワードの構成（パラレル８ビット、可変ワード長）を説明する図である。図８ＦはＦＥＣコードワードの構成（パラレル１６ビット、可変ワード長）を説明する図である。
【００３０】
図８Ａにおいて、ＦＥＣコードワードは、２５５バイトの固定長で、先頭バイト＃１から＃２３９までの２３９バイトが情報ワード、＃２４０から＃２５５までの１６バイトがＦＥＣパリティである。また、１バイトはシリアルな８ビットである。
【００３１】
図８Ｂにおいて、ＦＥＣコードワードは、２５５バイトの固定長で、先頭バイト＃１から＃２３９までの２３９バイトが情報ワード、＃２４０から＃２５５までの１６バイトがＦＥＣパリティである。また、１バイトはパラレルな８ビットである。図８ＢのＦＥＣコードワードは、図８ＡのＦＥＣコードワードに比べ速度を１／８とすることができる。
【００３２】
図８Ｃと図８Ｄにおいて、ＦＥＣコードワードは、２５５バイトの固定長で、先頭バイト＃１から＃２３９までの２３９バイトが情報ワード、＃２４０から＃２５５までの１６バイトがＦＥＣパリティである。また、各２バイトはパラレルな１６ビットである。ただし、ＦＥＣコードワード長は２５５バイト固定なので、奇数番目のＦＥＣコードワードＡ、Ｃ用と、偶数番目のＦＥＣコードワードＢ用の、処理回路が必要となる。なお、１６ビットパラレルのＦＥＣコードワードの先頭または末尾に現れる余分な１バイトを、以下では鍵型と称して説明する。図８ＢのＦＥＣコードワードは、図８ＢのＦＥＣコードワードに比べ速度を１／２とすることができる。
【００３３】
図８Ｅにおいて、ＦＥＣコードワードは、１７バイト以上２５５バイト以下の可変長で、末尾の１６バイトがＦＥＣパリティで、先頭の少なくとも１バイト、多くとも２３９バイトの情報ワードである。また、１バイトはパラレルな８ビットである。
【００３４】
図８Ｆにおいて、ＦＥＣコードワードは、１７バイト以上２５５バイト以下の可変長で、末尾の１６バイトがＦＥＣパリティで、先頭の少なくとも１バイト、多くとも２３９バイトの情報ワードである。また、各２バイトはパラレルな１６ビットである。
【００３５】
図９ないし図１４を参照して、８ビットパラレル可変長に対応した、ＦＥＣエンコーダを説明する。図９はＦＥＣエンコーダのブロック図である。図１０はＦＥＣエンコーダの短縮補償計算部のブロック図である。図１１はＦＥＣエンコーダの短縮補償パラメータテーブルを説明する図である。図１２はＦＥＣエンコーダのチェックビット計算部のブロック図である。図１３はＦＥＣエンコーダのチェックビット挿入部のブロック図である。図１４はＦＥＣエンコーダの処理のタイムチャートである。
【００３６】
図９において、ＦＥＣエンコーダ９９３Ａは、データ格納メモリ２１、短縮補償計算部２２、短縮補償パラメータテーブル２３、チェックビット計算部２４、チェックビット挿入部２５から構成される。チェックビット挿入部２５には、エンコード実行指示信号が入力される。８ビット並列の入力データは、データ格納メモリ２１と短縮補償計算部２２に入力される。ＦＥＣフレームトップ識別信号とＦＥＣフレームサイズは、データ格納メモリ２１、短縮補償計算部２２、チェックビット計算部２４、チェックビット挿入部２５に入力される。一方、ＦＥＣエンコーダ９９３Ａのチェックビット挿入部２５から、８ビット並列の出力データが、出力される。ここで、ＦＥＣフレームトップ識別信号は、８ビット並列のデータストリームの上でのＦＥＣフレームの開始タイミングを示す信号である。また、短縮とはＦＥＣフレームサイズ２５５に対して、フレームサイズが短いことを意味する。
【００３７】
データ格納メモリ２１は、チェックビット演算が完了するまで、入力データを保持する。短縮補償計算部２２は、ＦＥＣフレームサイズに対応する参照番地を計算する。短縮補償計算部２２は、参照番地をキーに短縮補償パラメータテーブル２３を参照し、短縮補償パラメータを取得する。短縮補償計算部２２は、１２８ビット並列の補償後データをチェックビット計算部２４に送信する。チェックビット計算部２４は、１２８ビット並列の補償後データに基づいて、８ビット並列のチェックビットをチェックビット挿入部２５に送信する。チェックビット挿入部２５は、データ格納メモリ２１が保持している入力データにチェックビットを挿入し、８ビット並列の出力データを出力する。
【００３８】
図１０において、短縮補償計算部２２は、遅延メモリ２２１と、参照番地計算部２２２と、１６台の乗算回路２２３とから構成される。遅延メモリ２２１は、短縮補償パラメータｘｈ(j)i(i=0-15)を受信して、乗算回路２２３のパラメータがセットされるまでのΔＣＨＫの間、８ビット並列データを保持する。ここで、jは短縮度である。参照番地計算部２２２は、ＦＥＣフレームサイズに対応する短縮補償パラメータテーブルの番地を計算して、当該番地に記録された短縮補償パラメータを要求する。乗算回路２２３は、ＦＥＣフレームトップ識別信号で、一旦リセットしたあと、受信した短縮補償パラメータに基づいて、パラメータ設定する。乗算回路２２３は、パラメータ設定した後、遅延メモリ２２１から８ビット並列データを受信し、乗算演算して、それぞれ８ビット、合計１２８ビット並列の補償後データを出力する。
【００３９】
図１１Ａにおいて、短縮補償パラメータテーブル２３Ａは、番地毎に１６バイトのパラメータを記載したテーブルである。ここで、番地は短縮して省かれたバイト数である。短縮補償計算部２２から番地を指定して、読み出し要求を受信したとき、短縮補償パラメータテーブル２３Ａは、当該番地の内容である短縮補償パラメータを、短縮補償計算部２２に返信する。図８で説明したように情報ワードの最大値は２３９バイトなので、番地０から番地２３８には値が入るが、２３９〜２５５番地はd.c.(don't care)となっている。また、短縮補償パラメータテーブル２３の各番地の値は、乗算回路ｘｈ(j)15、…、ｘｈ(j)1、ｘｈ(j)0用のパラメータを予め演算して、設定しておく。
【００４０】
なお、Ｇ−ＰＯＮ下りのＦＥＣフレームサイズは、２５５、１２０なので、短縮補償パラメータテーブル２３Ａは、２３９組ではなく、０番地と１３５番地の２組であっても良い。
【００４１】
図１１Ｂにおいて、短縮補償パラメータテーブル２３Ｂは、番地毎に１６バイトのパラメータを記載したテーブルである。ここで、番地は短縮後のフレームサイズである。図１１Ｂは、図１１Ａと番地の定義が異なるだけなので、説明は省略する。
【００４２】
図１１を用いて説明した短縮補償パラメータｈ(j)k（−１≦ｊ≦２３８）は、式１および式２から求める。
【００４３】
【数１】
2008060820.tif 000003
【００４４】
ここで、
【００４５】
【数２】
2008060820.tif 000004
【００４６】
特に、
【００４７】
【数３】
2008060820.tif 000005
【００４８】
である。式１、式２において、「・」「＋」はそれぞれガロア体（２）上の乗算、加算である。
また、式２のＧ（Ｚ）は生成多項式で、ＩＴＵ−Ｔの勧告で定められている。しかし、それに限る必要はない。
ｊ＝０の場合は単なる１６桁上げ入力、ｊ＝−１の場合は単なる１５桁上げ入力を意味する。
【００４９】
図１２において、チェックビット計算部２４は、１６台のフリップフロップ２４１と、１６台の固定乗算回路２４２と、１６台の加算回路２４３と、メモリ２４４とから構成される。加算回路は、排他的論理和（ＥＯＲ）である。なお、図中の線はいずれも８ビットパラレルの信号線である。
【００５０】
ＦＥＣフレームトップ識別信号により、ＦＥＣフレームの区切り毎にフリップフロップ２４１とメモリ２４４をクリアし、「０」に初期化する。１サイクルめは、補償後データＩＮＣＨＫ＿ｉ（ｉ＝０〜１５）が加算回路２４２−ｉに入力され、フリップフロップ２４１−(ｉ−１)と固定乗算回路４２２−ｉの出力との排他的論理和が取られる。ここで、加算回路２４３−０は２入力である。固定乗算回路２４２の入力は、フリップフロップ２４１−１５の出力である。２サイクルめで加算回路２４２−ｉの出力がフリップフロップ２４１−ｉに取り込まれ、同時に補償後データＩＮＣＨＫ＿ｉが加算回路２４２−ｉに入力される。これを、ＦＥＣフレームサイズのサイクルだけ繰り返す。次に、各フリップフロップ２４１の出力をメモリ２４４に取り込む。メモリ２４４からの出力は、Ｃｈｋ１５、Ｃｈｋ１４、…、Ｃｈｋ１、Ｃｈｋ０の順である。チェックビットの出力タイミングは、ＦＥＣフレームサイズと、ＦＥＣフレームトップ信号から計算する。また、チェックビット挿入部２５から開始信号をもらっても良い。
【００５１】
図１３において、チェックビット挿入部２５は、セレクタ制御部２５１と、セレクタ２５２とから構成される。セレクタ制御部２５１には、エンコード実行指示信号とＦＥＣフレームトップ識別信号とＦＥＣフレームサイズとが、入力されセレクタ２５２を制御する。セレクタ２５２は、データ格納メモリ２１からのデータ入力である８ビット並列信号と、チェックビット計算部２４からのチェックビットである８ビット並列信号とを入力とし、セレクタ制御部２５１の制御により、入力の一方を出力する。
【００５２】
チェックビット挿入部２５は、エンコード実行指示信号が、ＦＥＣ実行を指定していたとき、ＦＥＣフレームのチェックビット位置のタイミングでは、チェックビットを選択する。一方、チェックビット挿入部２５は、ＦＥＣフレームのチェックビット位置以外のタイミングでは、データ入力側を選択する。
また、チェックビット挿入部２５は、エンコード実行指示信号が、ＦＥＣ非実行を指定していたとき、常にデータ入力側を選択する。
【００５３】
図１４において、(ａ)はＦＥＣエンコーダへの入力データ、（ｂ）はＦＥＣフレームトップ識別信号、（ｃ）はフレームサイズデータ、（ｄ）は短縮補償パラメータ、（ｅ）は乗算回路再構成、（ｆ）は補償後データ、（ｇ）はチェックビット計算結果、（ｈ）はデータ格納メモリからの読み出し、（ｉ）はチェックビット挿入結果である。
【００５４】
ＦＥＣエンコーダへの入力データの開始と同時に、ＦＥＣフレームトップ識別信号が立上り、短縮補償パラメータの出力が立ち上がって乗算回路の再構成が終了した後、補償後データが出力される。ＦＥＣフレームトップ識別信号の立上りから補償後データの立上りの期間がΔＣＨＫである。
【００５５】
データ格納メモリからデータを読み出す一方で、チェックビット計算が終了した後、チェックビット部にチェックビットを挿入することによって、ＦＥＣエンコーダ出力データが完成する。
【００５６】
次に、図１５ないし図２２を参照して、１６ビットパラレル可変長に対応した、ＦＥＣエンコーダを説明する。ここで、図１５はＦＥＣエンコーダのブロック図である。図１６はＦＥＣエンコーダの短縮補償計算部のブロック図である。図１７ＡはＦＥＣエンコーダの短縮補償パラメータテーブルを説明する図である。図１７ＢはＦＥＣエンコーダの短縮補償パラメータテーブルを説明する図である。図１８はＦＥＣエンコーダのチェックビット計算部のブロック図である。図１９はＦＥＣエンコーダのチェックビット計算部のｆＢｋ生成を説明する図である。図２０はＦＥＣエンコーダのチェックビット挿入部のブロック図である。図２１はＦＥＣエンコーダの鍵型補償計算部部のブロック図である。図２２はＦＥＣエンコーダの処理のタイムチャートである。
【００５７】
図１５において、ＦＥＣエンコーダ９９３Ｂは、データ格納メモリ３１、短縮補償計算部３２、短縮補償パラメータテーブル３３、チェックビット計算部３４、チェックビット挿入部３５、鍵型補償計算部３６から構成される。チェックビット挿入部３５には、エンコード実行指示信号が入力される。１６ビット並列の入力データは、データ格納メモリ３１と短縮補償計算部３２に入力される。ＦＥＣフレームトップ識別信号とＦＥＣフレームサイズとＦＥＣフレームスタート位置情報は、データ格納メモリ３１、短縮補償計算部３２、チェックビット計算部３４、チェックビット挿入部３５、鍵型補償計算部３６に入力される。一方、ＦＥＣエンコーダ９９３Ｂのチェックビット挿入部３５から、１６ビット並列の出力データが、出力される。ここで、ＦＥＣフレームトップ識別信号は、１６ビット並列のデータストリームの上でのＦＥＣフレームの開始タイミングを示す信号である。ＦＥＣフレームサイズは、短縮後のＦＥＣフレームサイズである。ＦＥＣフレームスタート位置情報は、ＦＥＣフレームトップ識別信号で示されるＦＥＣフレームの開始タイミングにおいて、１６ビット並列の上位側８ビット、下位側８ビットのどちらからＦＥＣフレームがスタートするかを示す。ＦＥＣフレームスタート位置情報は、ＦＥＣフレーム終了位置を示す情報でもよい。また、短縮とはＦＥＣフレームサイズ２５５に対して、フレームサイズが短いことを意味する。
【００５８】
データ格納メモリ３１は、チェックビット演算が完了するまで、入力データを保持する。鍵型補償計算部３６はＦＥＣフレーム位置情報に基づいて、短縮補償サイズを短縮補償計算部３２に送信する。短縮補償計算部３２は、短縮補償サイズとＦＥＣフレームサイズに対応する参照番地を計算する。短縮補償計算部３２は、参照番地をキーに短縮補償パラメータテーブル３３を参照し、短縮補償パラメータを取得する。短縮補償計算部３２は、１２８ビット並列の補償後データをチェックビット計算部３４に送信する。チェックビット計算部３４は、１２８ビット並列の補償後データに基づいて、１６ビット並列のチェックビットをチェックビット挿入部３５に送信する。チェックビット挿入部３５は、データ格納メモリ３１が保持している入力データにチェックビットを挿入し、１６ビット並列の出力データを出力する。
【００５９】
短縮補償計算部３２は、計算しようとするＦＥＣフレームに対する回路定数を決定するために、鍵形補償計算部３６からＦＥＣフレームに対応した短縮サイズを受け取り、この短縮サイズに対応したテーブルの番地を計算し、短縮補償パラメータテーブル３３からこの番地の内容を読み出す。この内容を元に、短縮補償計算部３２内の回路定数を操作し、ＦＥＣフレームの入力データに対して短縮されたことによってもたらされる結果と等価な計算を前もって行い、チェクビット計算部３５に受け渡す。チェクビット計算部３５は、短縮を考慮した計算は不要で、計算開始・終了の意味でのみフレームサイズを扱う。
【００６０】
図１６において、短縮補償計算部３２は、遅延メモリ２２１Ａと、参照番号計算部２２２Ａと、３２台の乗算回路２２３とから構成される。遅延メモリ２２１Ａは、短縮補償パラメータｘｈ(j)iｘｈ(j+1)i、(i=0-15)を受信して、乗算回路２２３のパラメータがセットされるまでのΔＣＨＫの間、１６ビット並列データを保持する。ここで、jは短縮度である。参照番地計算部２２２Ａは、短縮補償サイズとＦＥＣフレームサイズに対応する短縮補償パラメータテーブルの番地を計算して、当該番地に記録された短縮補償パラメータを要求する。乗算回路２２３は、ＦＥＣフレームトップ識別信号で、一旦リセットしたあと、受信した短縮補償パラメータに基づいて、パラメータ設定する。乗算回路２２３は、パラメータ設定した後、遅延メモリ２２１Ａから上位または下位８ビットの並列データを受信し、乗算演算して、演算結果上位８ビットと下位８ビットのビット毎の排他的論理和を演算し、８ビット×１６、合計１２８ビット並列の補償後データを出力する。
【００６１】
図１７Ａにおいて、短縮補償パラメータテーブル３３Ａは、番地毎に１６バイトのパラメータを記載したテーブルである。ここで、番地は、０番地を除いて、短縮して省かれたバイト数＋１である。短縮補償計算部３２から番地を指定して、読み出し要求を受信したとき、短縮補償パラメータテーブル３３Ａは、当該番地の内容である短縮補償パラメータを、短縮補償計算部３２に返信する。番地０から番地２３９には値が入るが、２４０〜２５５番地はd.c.となっている。また、短縮補償パラメータテーブル３３の各番地の値は、乗算回路ｘｈ(j)15、…、ｘｈ(j)1、ｘｈ(j)0用のパラメータを予め演算して、設定しておく。
【００６２】
なお、Ｇ−ＰＯＮ下りのＦＥＣフレームサイズは、２５５、１２０なので、短縮補償パラメータテーブル３３Ａは、０番地、１番地、２番地と、１３５番地、１３６番地、１３７番地の６組であっても良い。また、ＦＥＣの符号短縮の方法が、先頭からオール０を詰めていく先頭詰の場合、０番地、１番地、２番地の３組でよい。
【００６３】
図１７Ｂにおいて、短縮補償パラメータテーブル３３Ｂは、番地毎に１６バイトのパラメータを記載したテーブルである。ここで、番地は、２５５番地を除いて短縮後のフレームサイズ−１である。図１７Ｂは、図１７Ａと番地の定義が異なるだけなので、説明は省略する。
【００６４】
図１８において、チェックビット計算部３４は、１６台のフリップフロップ２４１と、３２台の固定乗算回路２４２と、１６台の加算回路２４３と、メモリ３４２と、１５台のｆＢ生成部３４１とから構成される。チェックビット計算部３４は、ＦＥＣフレームトップ識別信号と、ＦＥＣフレームサイズ信号と、ＦＥＣフレームスタート位置情報と、補償後データとが入力され、１６ビット並列のチェックビットが出力する。加算回路２４３は、排他的論理和（ＥＯＲ）を演算する。なお、図中の線はいずれも８ビットパラレルの信号線である。
【００６５】
基本的な動作は、図１２と同様であるので、省略するが、図１８の中で破線で囲まれた部分がチェックビット計算単位ユニット３４３−ｋである。チェックビット計算単位ユニット３４３−ｋは、８ピットパラレルの補償後データＩＮＣＨＫ＿ｋと固定乗算回路２４２−ｋの出力とｆＢｋ−１生成部３４１−(ｋ−１)の出力とを入力とする加算回路２４３−ｋと、加算回路２４３−ｋの出力を一時蓄えるフリップフロップ２４１−ｋと、固定乗算回路２４２−ｋと、ｆＢｋ−１生成部３４１−(ｋ−１)と、フリップフロップ２４１−１５の出力を入力とする固定乗算回路２４２−(ｋ−１)とから構成される。ｆＢｋ−１生成部３４１−(ｋ−１)の第２の入力は、前段のフリップフロップ２４１−(ｋ−２)から供給される。また、フリップフロップ２４１−ｋの出力は、後段のｆＢｋ−１生成部３４１−(ｋ＋１)に供給される。
【００６６】
各演算は、ＦＥＣフレームサイズのサイクルだけ繰り返す。次に、各フリップフロップ２４１の出力をメモリ３４２に取り込む。メモリ３４２からの出力は、上位８ビットパラレル、下位８ビットパラレルの、１６ビットパラレル信号であり、Ｃｈｋ１５、Ｃｈｋ１４、…、Ｃｈｋ１、Ｃｈｋ０の順である。チェックビットの出力タイミングは、ＦＥＣフレームサイズと、ＦＥＣフレームトップ信号から計算する。また、チェックビット挿入部２５から開始信号をもらっても良い。
図１９において、ｆＢｋ生成部３４１−ｋは、ビット毎の排他的論理和である。
【００６７】
図２０において、チェックビット挿入部３５は、セレクタ制御部２５１Ａと、２台のセレクタ２５２とから構成される。セレクタ制御部２５１Ａには、エンコード実行指示信号とＦＥＣフレームトップ識別信号とＦＥＣフレームサイズとＦＥＣフレームスタート位置情報とが入力され、セレクタ２５２を制御する。上位側セレクタ２５２−１は、データ格納メモリ３１からのデータ入力である上位８ビット並列信号と、チェックビット計算部３４からのチェックビットである上位８ビット並列信号とを入力とし、セレクタ制御部２５１の制御により、入力の一方を出力する。同様に、下位側セレクタ２５２−２は、データ格納メモリ３１からのデータ入力である下位８ビット並列信号と、チェックビット計算部３４からのチェックビットである下位８ビット並列信号とを入力とし、セレクタ制御部２５１Ａの制御により、入力の一方を出力する。
【００６８】
チェックビット挿入部３５は、エンコード実行指示信号が、ＦＥＣ実行を指定していたとき、ＦＥＣフレームのチェックビット位置のタイミングでは、チェックビットを選択する。一方、チェックビット挿入部３５は、ＦＥＣフレームのチェックビット位置以外のタイミングでは、データ入力側を選択する。
また、チェックビット挿入部３５は、エンコード実行指示信号が、ＦＥＣ非実行を指定していたとき、常にデータ入力側を選択する。
【００６９】
図２１において、鍵型補償計算部３６は、情報エリア最終位置計算部３６１と短縮サイズ計算部３６２とからなる。情報エリア最終位置計算部３６１はＦＥＣフレームサイズとＦＥＣフレームスタート位置情報から情報エリア最終位置情報を生成し、短縮サイズ計算部３６２に引き渡す。短縮サイズ計算部３６２は、この情報エリア最終位置情報とＦＥＣフレームサイズとから短縮補償サイズを計算する。
【００７０】
短縮サイズ計算部は、ＦＥＣフレーム内の情報エリアの最後が下位側８bitにくるＦＥＣフレームに対しては、ＦＥＣフレームサイズから計算される値“Ｊ”を短縮補償サイズとする。短縮サイズ計算部は、一方、ＦＥＣフレーム内の情報エリアの最後が上位側８bitにくるＦＥＣフレームに対しては、ＦＥＣフレームサイズＢから計算される値“Ｊ”から“１”だけ引いた値を短縮補償サイズＤとする。ここで、Ｊは短縮により省かれたバイト数である。
【００７１】
情報エリア最終位置計算部３６１は、情報エリアの最後が上位側８bit、下位側８bitのいずれにくるかを計算し、情報エリア最終位置情報として出力する。
【００７２】
図２２において、(ａ)はＦＥＣエンコーダへの入力データ、（ｂ）はＦＥＣフレームトップ識別信号、（ｃ）はフレームサイズデータ、（ｄ）はＦＥＣフレームスタート位置情報、（ｅ）は短縮補償サイズ計算、（ｆ）は短縮補償サイズ出力、（ｇ）は短縮補償パラメータ、（ｈ）は乗算回路再構成、（ｉ）は補償後データ、（ｊ）はチェックビット計算結果、（ｋ）はデータ格納メモリからの読み出し、（ｌ）はチェックビット挿入結果である。
【００７３】
ＦＥＣエンコーダへの入力データの開始と同時に、ＦＥＣフレームトップ識別信号が立上り、短縮補償パラメータの出力が立ち上がって乗算回路の再構成が終了した後、補償後データが出力される。ＦＥＣフレームトップ識別信号の立上りから補償後データの立上りの期間がΔＣＨＫである。
【００７４】
データ格納メモリからデータを読み出す一方で、チェックビット計算が終了した後、チェックビット部にチェックビットを挿入することによって、ＦＥＣエンコーダ出力データが完成する。
【００７５】
図２３において、パラメータ可変乗算回路２２３（ｘｈ(j)k）は、そのマトリックスパラメータＡｋを外部から与えられるｈ(j)kにより定められ、８ビット並列の入力ｕを、８ビット並列の出力ｗに変換する。マトリックスパラメータＡｋの各要素は０か１であり、インプットされるｈ(j)kにより一意に決まる。ｈ(j)kは、ガロア体（２５６）の元であり、２進数８ビットで表記したものが、マトリックスパラメータＡｋの８行目（ａ81 ａ82 ａ83 ａ84 ａ85 ａ86 ａ87 ａ88）である。
【００７６】
マトリックスパラメータＡｋの１〜７行目は、１≦ｍ≦７のｍに対して、ｍ＝７から順にｐ＝ｍ＋１として、式４を計算することで得る。なお、式４の「＋」は、排他的論理和である。
【００７７】
【数４】
2008060820.tif 000006
【００７８】
ｗは、マトリックスパラメータＡｋの要素と、ｕとから式５により求める。なお、・は論理積、＋は排他的論理和である。
【００７９】
【数５】
2008060820.tif 000007
【００８０】
図２４において、固定乗算回路２４２（ｘｇk）は、そのマトリックスパラメータＢｋを用いて、８ビット並列の入力ｕを、８ビット並列の出力ｗに変換する。マトリックスパラメータＢｋの各要素は０か１である。ｇkは、ガロア体（２５６）の元であり、２進数８ビットで表記したものが、マトリックスパラメータＢｋの８行目（ｂ81 ｂ82 ｂ83 ｂ84 ｂ85 ｂ86 ｂ87 ｂ88）である。ｇkは、ＦＥＣの生成多項式の係数である。
【００８１】
マトリックスパラメータＢｋの１〜７行目は、１≦ｍ≦７のｍに対して、ｍ＝７から順にｐ＝ｍ＋１として、式５を計算することで得る。なお、式５の「＋」は、排他的論理和である。
【００８２】
【数６】
2008060820.tif 000008
【００８３】
ｗは、マトリックスパラメータＢｋの要素と、ｕとから式５により求める。なお、・は論理積、＋は排他的論理和である。
【００８４】
【数７】
2008060820.tif 000009
【００８５】
上述した実施例では、短縮パラメータをテーブルとして持っているこの程度の少ない組数であれば、専用の乗算回路を複数個固定化して持ち、切り替えて使用することができる。ＦＥＣの符号短縮の方法が先頭詰で、１６ビット処理の場合は、xh(-1)k、xh(0)k、xh(1)kの専用の回路を持っておき、ＦＥＣフレームサイズと、ＦＥＣフレームスタート位置情報とから、ＦＥＣフレーム毎にxh(j)k、xh(j+1)kとしてどの回路を用いるかを選択して使用することができる。どの回路を用いるかは、図１６の参照番地計算部でどの番地を読み出すか、に相当している。
【００８６】
同様に、ＦＥＣのフレームサイズが２５５または１２０で、１６ビット処理の場合は、xh(-1)k、xh(0)k、xh(1)k、xh(134)k、xh(135)k、xh(136)kの専用の回路を持ち、ＦＥＣフレーム毎にどの回路を用いるかを選択して使用することができる。
【図面の簡単な説明】
【００８７】
【図１】光アクセスネットワークのブロック図である。
【図２】ＯＬＴのブロック図である。
【図３】ＯＮＴのブロック図である。
【図４】ＯＬＴのＰＯＮ送受信ブロックのブロック図である。
【図５】ＯＮＴのＰＯＮ送受信ブロックのブロック図である。
【図６】ＯＬＴのＰＯＮ受信部とＰＯＮ送信部のブロック図である。
【図７】ＯＮＴのＰＯＮ受信部とＰＯＮ送信部のブロック図である。
【図８Ａ】ＦＥＣコードワードの構成（シリアル８ビット）を説明する図である。
【図８Ｂ】ＦＥＣコードワードの構成（パラレル８ビット）を説明する図である。
【図８Ｃ】ＦＥＣコードワードの構成（パラレル１６ビット、その１）を説明する図である。
【図８Ｄ】ＦＥＣコードワードの構成（パラレル１６ビット、その２）を説明する図である。
【図８Ｅ】ＦＥＣコードワードの構成（パラレル８ビット、可変ワード長）を説明する図である。
【図８Ｆ】ＦＥＣコードワードの構成（パラレル１６ビット、可変ワード長）を説明する図である。
【図９】ＦＥＣエンコーダのブロック図である。
【図１０】ＦＥＣエンコーダの短縮補償計算部のブロック図である。
【図１１Ａ】ＦＥＣエンコーダの短縮補償パラメータテーブルを説明する図である。
【図１１Ｂ】ＦＥＣエンコーダの短縮補償パラメータテーブルを説明する図である。
【図１２】ＦＥＣエンコーダのチェックビット計算部のブロック図である。
【図１３】ＦＥＣエンコーダのチェックビット挿入部のブロック図である。
【図１４】ＦＥＣエンコーダの処理のタイムチャートである。
【図１５】ＦＥＣエンコーダのブロック図である。
【図１６】ＦＥＣエンコーダの短縮補償計算部のブロック図である。
【図１７Ａ】ＦＥＣエンコーダの短縮補償パラメータテーブルを説明する図である。
【図１７Ｂ】ＦＥＣエンコーダの短縮補償パラメータテーブルを説明する図である。
【図１８】ＦＥＣエンコーダのチェックビット計算部のブロック図である。
【図１９】ＦＥＣエンコーダのチェックビット計算部のｆＢｋ生成を説明する図である。
【図２０】ＦＥＣエンコーダのチェックビット挿入部のブロック図である。
【図２１】ＦＥＣエンコーダの鍵型補償計算部部のブロック図である。
【図２２】ＦＥＣエンコーダの処理のタイムチャートである。
【図２３】ＦＥＣエンコーダのパラメータ可変乗算回路を説明する図である。
【図２４】ＦＥＣエンコーダの固定可変乗算回路を説明する図である。
【符号の説明】
【００８８】
１…光集線装置（ＯＬＴ）、２…光加入者装置（ＯＮＴ）、３…スプリッタ、４…ＩＰシステム、５…ＴＤＭシステム、６…ＩＰネットワーク、７…ＴＤＭネットワーク、８…幹線ファイバ、９…加入者ファイバ、１０…光アクセスネットワーク、２１…データ格納メモリ、２２…短縮補償計算部、２３…短縮補償パラメータテーブル、２４…チェックビット計算部、２５…チェックビット挿入部、３１…データ格納メモリ、３２…短縮補償計算部、３３…短縮補償パラメータテーブル、３４…チェックビット計算部、３５…チェックビット挿入部、３６…鍵方補償計算部、７１…光電変換モジュール、７２…ＯＬＴ ＰＯＮ送受信ブロック、７３…イーサネット ＰＨＹ、７４…ＴＤＭ ＰＨＹ、７５…ＭＰＵ、７６…ＲＡＭ、７７…制御系インターフェース、８１…光電変換モジュール、８２…ＯＮＴ ＰＯＮ送受信ブロック、８３…イーサネット ＰＨＹ、８４…ＴＤＭ ＰＨＹ、８５…ＭＰＵ、８６…ＲＡＭ、８７…制御系インターフェース、９１…ＰＯＮ受信部、９２…受信ＧＥＭ組立部、９３…ＯＬＴ受信テーブル、９４…ＯＬＴ上りイーサネットＧＥＭ終端部、９５…ＯＬＴ上りイーサネットインターフェース、９６…ＯＬＴ上りＴＤＭ ＧＥＭ終端部、９７…ＯＬＴ上りＴＤＭインターフェース、９８…レンジング制御部、９９…ＰＯＮ送信部、１００…送信ＧＥＭ組立部、１０１…送信ＧＥＭバッファ、１０２…ＯＬＴ送信スケジューラ、１０３…ＯＬＴ下りＴＤＭ ＧＥＭ終端部、１０４…ＯＬＴ下りＴＤＭインターフェースＧＥＭ終端部、１０５…ＯＬＴ下りイーサネットＧＥＭ終端部、１０６…ＯＬＴ下りイーサネットインターフェース、１０７…ＭＰＵ ＩＦ、１２０…ＯＮＴ下りイーサネットインターフェース、１２１…ＯＮＴ下りイーサネットＧＥＭ終端部、１２２…ＯＮＴ下りＴＤＭインターフェース、１２３…ＯＮＴ下りＴＤＭ ＧＥＭ終端部、１２４…ＯＮＴ受信テーブル、１２５…受信ＧＥＭバッファ、１２６…受信ＧＥＭ組立部、１２７…ＰＯＮ受信部、１２８…レンジング制御部、１２９…ＰＯＮ送信部、１３０…送信ＧＥＭ組立部、１３１…ＯＮＴ送信スケジューラ、１３２…送信ＧＥＭバッファ、１３３…ＯＮＴ上りＴＤＭ ＧＥＭ終端部、１３４…ＯＮＴ上りＴＤＭインターフェース、１３５…ＯＮＴ上りイーサネットＧＥＭ終端部、１３６…ＯＮＴ上りイーサネットインターフェース、１３７…ＭＰＵ ＩＦ、２２３…パラメータ可変乗算回路、２４２…固定乗算回路、９０１…デスクランブラ、９０２…フレーム同期部、９０３…ＦＥＣデコーダ、９０４…ＰＯＮフレーム終端部、９０５…暗号デコーダ、９９１…暗号エンコーダ、９９２…ＰＯＮフレーム生成部、９９３…ＦＥＣエンコーダ、９９４…フレーム同期信号挿入部、９９５…スクランブラ。
【図１】
2008060820.tif 000010
【図２】
2008060820.tif 000011
【図３】
2008060820.tif 000012
【図４】
2008060820.tif 000013
【図５】
2008060820.tif 000014
【図６】
2008060820.tif 000015
【図７】
2008060820.tif 000016
【図８Ａ】
2008060820.tif 000017
【図８Ｂ】
2008060820.tif 000018
【図８Ｃ】
2008060820.tif 000019
【図８Ｄ】
2008060820.tif 000020
【図８Ｅ】
2008060820.tif 000021
【図８Ｆ】
2008060820.tif 000022
【図９】
2008060820.tif 000023
【図１０】
2008060820.tif 000024
【図１１Ａ】
2008060820.tif 000025
【図１１Ｂ】
2008060820.tif 000026
【図１２】
2008060820.tif 000027
【図１３】
2008060820.tif 000028
【図１４】
2008060820.tif 000029
【図１５】
2008060820.tif 000030
【図１６】
2008060820.tif 000031
【図１７Ａ】
2008060820.tif 000032
【図１７Ｂ】
2008060820.tif 000033
【図１８】
2008060820.tif 000034
【図１９】
2008060820.tif 000035
【図２０】
2008060820.tif 000036
【図２１】
2008060820.tif 000037
【図２２】
2008060820.tif 000038
【図２３】
2008060820.tif 000039
【図２４】
2008060820.tif 000040