(57)【要約】【課題】ホットキャリアによる書き込み・消去を行うに当たり、消去後の閾値電圧のばらつきを小さくでき、且つ、誤動作を低減できる不揮発性半導体記憶装置を提供する。【解決手段】スプリットゲート構造の不揮発性半導体記憶装置１００であって、ソース１３０を、ドレイン１２０との間にチャネル領域１２５を構成する基部１３０ａと、基部１３０ａから延設された延設部１３０ｂとにより構成し、浮遊ゲート電極１６０を、第１ゲート絶縁膜１５０ａを介して、ドレイン１２０側に偏ってチャネル領域１２５上に配置されるドレイン対向部１６０ａと、第１ゲート絶縁膜１５０ａを介してソース１３０の延設部１３０ｂ及び／又はその近傍上に配置されるソース対向部１６０ｂと、ドレイン対向部１６０ａとソース対向部１６０ｂを連結する連結部１６０ｃとにより構成した。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と、
前記半導体基板の主表面の表層部に互いに離間して形成され、前記第１導電型とは逆の第２導電型不純物が拡散された領域であるドレイン及びソースと、
前記半導体基板の前記ドレインと前記ソースとの間のチャネル領域と対向するように、絶縁膜を間に挟んで前記チャネル領域上に配置された部位を有する、制御ゲート電極及び前記制御ゲート電極と電気的に絶縁された浮遊ゲート電極と、を備え、
前記制御ゲート電極のうち、前記チャネル領域と対向する部位の少なくとも一部が、選択トランジスタの選択ゲートとして構成された不揮発性半導体記憶装置であって、
前記浮遊ゲート電極の一部が、前記半導体基板における前記ドレイン上又は前記表層部に形成され、前記ドレインと電気的に接続されたドレイン接続領域上と、前記ソース上又は前記表層部に形成され、前記ソースと電気的に接続されたソース接続領域上とに配置されていることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記制御ゲート電極は、その一部が前記浮遊ゲート電極上に配置されていることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記半導体基板の平面方向において、
前記浮遊ゲート電極は環状に形成され、
前記制御ゲート電極は、その一部が前記浮遊ゲート電極の内周孔部に配置され、前記チャネル領域と対向していることを特徴とする請求項２に記載の不揮発性半導体記憶装置。
【請求項４】
前記浮遊ゲート電極は、その一部が前記制御ゲート電極上に配置されていることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項５】
前記半導体基板の平面方向において、
前記制御ゲート電極の中心線に対し、前記ドレインと前記ソースが対称配置され、
前記中心線に対して、前記浮遊ゲート電極は左右対称配置され、その一部が、前記半導体基板における前記ドレイン上と前記ソース上とに配置されていることを特徴とする請求項３又は請求項４に記載の不揮発性半導体記憶装置。
【請求項６】
第１導電型の半導体基板と、
前記半導体基板の主表面の表層部に互いに離間して形成され、前記第１導電型とは逆の第２導電型不純物が拡散された領域であるドレイン及びソースと、
前記半導体基板の前記ドレインと前記ソースとの間のチャネル領域と対向するように、絶縁膜を間に挟んで前記チャネル領域上に配置された部位を有する、制御ゲート電極及び前記制御ゲート電極と電気的に絶縁された浮遊ゲート電極と、を備え、
前記制御ゲート電極のうち、前記絶縁膜を間に挟んで前記チャネル領域と対向する部位の少なくとも一部が、選択トランジスタの選択ゲートとして構成された不揮発性半導体記憶装置であって、
前記浮遊ゲート電極の一部が、前記半導体基板における前記ドレイン上又は前記ソース上と、前記表層部に前記ドレイン及び前記ソースと離間して形成され、前記第２導電型不純物が拡散された拡散領域上とに配置されていることを特徴とする不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に関するものである。
【背景技術】
【０００２】
近年、不揮発性半導体記憶装置において、低電圧でのデータ消去が可能な点から、アバランシェブレークダウンに伴うホットホールを浮遊ゲート電極に注入させることにより、データの消去を行うホットホール方式が注目されている。
【０００３】
例えば特許文献１においては、スタックトゲート構造の不揮発性半導体記憶装置において、データ消去時に、ドレインを開放状態（浮遊電位）とし、基板を接地し、制御ゲートに正の電圧（例えば２Ｖ）を印加しておき、ソースにソース−基板間のアバランシェブレークダウン電圧以上の電圧（例えば９Ｖ）を印加して、ソース−基板間にアバランシェブレークダウンを生ぜしめ、これに伴うホットキャリアを浮遊ゲートに注入させることによりデータを消去する方法が示されている。そして、これによれば、トランジスタの初期の閾値電圧に依存せず（すなわち書き込み状態か未書き込み状態かによらず）、消去後の閾値電圧が所望の一定値に自己収束し、過剰消去を防止することができるとされている。
【０００４】
また、過剰消去の問題を解決するものとして、例えば特許文献２には、制御ゲート電極の一部が、絶縁膜を間に挟んでチャネル領域と対向し、選択トランジスタの選択ゲートとして構成されたスプリットゲート構造の不揮発性半導体記憶装置が示されている。
【特許文献１】特許第２８４８２２３号
【特許文献２】特開２００１−７２２７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、特許文献１に示されるデータ消去方法について本発明者が確認したところ、製造プロセスや温度のばらつきによって、同一条件で消去を行っても、消去後の閾値電圧が複数のビット間（セルごと）でばらつくことが明らかとなった。一因としては、アバランシェブレークダウンが生じるソースと当該ソースをくるむＰ型領域の不純物濃度分布がビットごとでばらつくことにより、アバランシェ耐圧がばらつき、注入されるホットホール量もばらつくことが考えられる。
【０００６】
また、特許文献２に代表される従来のスプリットゲート構造の不揮発性半導体記憶装置においては、電荷を蓄積する浮遊ゲート電極が、半導体基板におけるドレイン及びソースのうち、いずれか一方の上にのみ配置されている。この構成において、低電圧駆動とするために、ホットエレクトロンによる書き込みだけでなく、ホットホールによる消去も行うとすると、浮遊ゲート電極が配置されたドレイン及びソースの一方のみで、書き込み・消去を行わなければならない。したがって、書き込み・消去が行われるドレイン（又はソース）及びその近傍と浮遊ゲート電極との間に配置された絶縁膜がダメージを受け、書き込み・読み出し時に誤動作を生じやすい（ディスターブに対して弱い）という問題がある。
【０００７】
本発明は上記問題点に鑑み、ホットキャリアによる書き込み・消去を行うに当たり、消去後の閾値電圧のばらつきを小さくでき、且つ、誤動作を低減できる不揮発性半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成する為に請求項１に記載の不揮発性半導体記憶装置は、第１導電型の半導体基板と、半導体基板の主表面の表層部に互いに離間して形成され、第１導電型とは逆の第２導電型不純物が拡散された領域であるドレイン及びソースと、半導体基板のドレインとソースとの間のチャネル領域と対向するように、絶縁膜を間に挟んでチャネル領域上に配置された部位を有する、制御ゲート電極及び制御ゲート電極と電気的に絶縁された浮遊ゲート電極と、を備え、制御ゲート電極のうち、チャネル領域と対向する部位の少なくとも一部が、選択トランジスタの選択ゲートとして構成されたものであって、浮遊ゲート電極の一部が、半導体基板におけるドレイン上又は表層部に形成され、ドレインと電気的に接続されたドレイン接続領域上と、ソース上又は表層部に形成され、ソースと電気的に接続されたソース接続領域上とに配置されていることを特徴とする。
【０００９】
このように本発明の不揮発性半導体記憶装置は、制御ゲート電極の一部が選択トランジスタの選択ゲートとして構成されたスプリットゲート構造を有しているので、選択トランジスタの効果によって、消去後の閾値電圧のばらつきを小さくできる。すなわち、過剰消去を低減乃至防止することができる。
【００１０】
また、浮遊ゲート電極が、半導体基板におけるドレイン上又はドレイン接続領域上と、ソース上又はソース接続領域上とに配置されている。したがって、ホットエレクトロンによる書き込みをドレイン近傍（ソース近傍）で行い、ホットホールによる消去をソース近傍又はソース接続領域近傍（ドレイン近傍又はドレイン接続領域近傍）で行うことができる。すなわち、書き込み・消去を別々の箇所で行うことができるので、絶縁膜のダメージを減らすことができる。そしてこれにより、書き込み・読み出し時に生じる誤動作（ライトディスターブ及びリードディスターブ）を低減乃至防止することができる。
【００１１】
なお、浮遊ゲート電極がドレイン上（ドレイン接続領域上）及びソース上（ソース接続領域上）に配置された状態とは、第２導電型不純物が拡散された各領域の直上のみならず、各領域の近傍上に配置された状態も含む（絶縁膜を介してホットキャリア（ホットエレクトロン、ホットホール）の移動が可能な構成を含む）ものである。
【００１２】
請求項２に記載のように、制御ゲート電極の一部が浮遊ゲート電極上に配置された構成を採用することができる。例えば請求項３に記載のように、半導体基板の平面方向において、浮遊ゲート電極が環状に形成され、制御ゲート電極の一部が浮遊ゲート電極の内周孔部に配置され、チャネル領域と対向する構成としても良い。この場合、制御ゲート電極の選択ゲートに相当する部分（チャネル領域と対向する部分）がドレイン上及びソース上に配置されていないので、制御ゲート電極に高電圧を印加しても、チャネル領域との間の絶縁膜に高電界が印加されないので、制御ゲート電極下の絶縁膜を薄く設計することができる。
【００１３】
また、請求項４に記載のように、浮遊ゲート電極の一部が制御ゲート電極上に配置された構成（所謂反転構造）を採用することもできる。この場合、浮遊ゲート電極の構造を簡素化することができるので、半導体基板の平面方向において、セルあたりの面積を小さくすることができる。
【００１４】
なお、請求項３又は請求項４に記載の構成においては、請求項５に記載のように、半導体基板の平面方向において、制御ゲート電極の中心線（チャネル領域の中心を通り、該領域の長手方向に垂直な線）に対し、ドレインとソースが対称配置され、中心線に対して、浮遊ゲート電極が左右対称配置され、浮遊ゲート電極の一部が、半導体基板におけるドレイン上とソース上とに配置された構成とすることが好ましい。
【００１５】
この場合、浮遊ゲート電極がドレイン上とソース上とに配置されるので、装置の構成を簡素化することができる。すなわち、セルあたりの面積を小さくすることができる。なお、請求項４に記載の反転構造に採用した場合には、浮遊ゲート電極の構造をより簡素化することができる。また、読み出し時に、ドレインとソースの電位差を逆にしても、流れる電流を、流れ方向が逆ではあるが等しくすることができる。
【００１６】
また、請求項６に記載の不揮発性半導体記憶装置は、第１導電型の半導体基板と、半導体基板の主表面の表層部に互いに離間して形成され、第１導電型とは逆の第２導電型不純物が拡散された領域であるドレイン及びソースと、半導体基板のドレインとソースとの間のチャネル領域と対向するように、絶縁膜を間に挟んでチャネル領域上に配置された部位を有する、制御ゲート電極及び制御ゲート電極と電気的に絶縁された浮遊ゲート電極と、を備え、制御ゲート電極のうち、チャネル領域と対向する部位の少なくとも一部が、選択トランジスタの選択ゲートとして構成されたものであって、浮遊ゲート電極の一部が、半導体基板におけるドレイン上又はソース上と、表層部にドレイン及びソースと離間して形成され、第２導電型不純物が拡散された拡散領域上とに配置されていることを特徴とする。
【００１７】
このように本発明の不揮発性半導体記憶装置も、制御ゲート電極の一部が選択トランジスタの選択ゲートとして構成されたスプリットゲート構造を有しているので、選択トランジスタの効果により、消去後の閾値電圧のばらつきを小さくできる。すなわち、過剰消去を低減乃至防止することができる。
【００１８】
また、浮遊ゲート電極が、半導体基板におけるドレイン上又はソース上と、ドレイン及びソースとは異なる拡散領域上とに配置されている。したがって、ホットエレクトロンによる書き込みをドレイン近傍（ソース近傍）で行い、ホットホールによる消去を拡散領域近傍で行うことができる。すなわち、書き込み・消去を別々の箇所で行うことができるので、絶縁膜のダメージを減らすことができる。そして、これにより、書き込み・読み出し時に生じる誤動作（ライトディスターブ及びリードディスターブ）を低減乃至防止することができる。
【００１９】
また、拡散領域は、ドレイン及びソースとは電気的に独立して構成されている（別端子である）。したがって、耐圧等を考慮し、ドレイン及びソースとは異なる濃度分布とすることもできるし、ドレイン及びソースとは異なる電圧を印加することもできる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の実施形態を図に基づいて説明する。なお、以下の各実施形態においては、半導体基板の主表面の表層部に互いに離間して形成される２つの不純物拡散領域（半導体基板とは逆の導電型）のうち、チャネルホットエレクトロン方式による書き込み時に、高い電圧を印加する側をドレインとし、他方をソースとする。
（第１実施形態）
図１は、本実施形態に係る不揮発性半導体記憶装置の主要部の概略構成を示す図であり、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ線に沿う断面図、（ｂ）は（ａ）のＢ−Ｂ線に沿う断面図である。
【００２１】
図１（ａ）〜（ｃ）に示すように、不揮発性半導体記憶装置１００は、Ｐ導電型（Ｐ）の半導体基板１１０の主表面に、例えば濃度が１×１０２０ｃｍ−３程度のＮ導電型（Ｎ＋）の不純物拡散領域であるドレイン１２０とソース１３０が、互いに離間して形成されている。従って、半導体基板１１０の表層部におけるドレイン１２０とソース１３０に挟まれた領域１２５は、不揮発性半導体記憶装置１００のチャネル領域１２５として機能する。
【００２２】
また、本実施形態においては、ドレイン１２０とソース１３０が対称構造を有しておらず、ソース１３０が、ドレイン１２０との間にチャネル領域１２５を構成する基部１３０ａと、基部１３０ａから延設され、一部乃至その近傍上に、後述する浮遊ゲート電極１６０の一部が絶縁膜を介して対向配置される延設部１３０ｂとにより構成される。延設部１３０ｂは、例えばチャネル領域１２５の長手方向に沿う基部１３０ａに対して、垂直方向に曲がった構成とすることができる。すなわち、半導体基板１１０の平面方向において、ソース１３０は、Ｔ字状、Ｌ字状、十字状とすることで、基部１３０ａと延設部１３０ｂとを含む構成とすることができる。本実施形態においては、図１（ａ）に示すように、Ｌ字に近いＴ字状に形成されている。なお、半導体基板１１０の主表面に、半導体基板１１０よりも高濃度のＰ導電型（Ｐ）のウェル領域（図示略）が形成され、当該ウェル領域内において、ドレイン１２０とソース１３０が形成された構成としても良い。
【００２３】
ドレイン１２０とソース１３０の周り（少なくともドレイン１２０とソース１３０の相対する側部）には、半導体基板１１０のチャネル領域１２５より高濃度（例えば濃度が１×１０１８ｃｍ−３程度）のＰ導電型（Ｐ＋）の拡散領域１４０がそれぞれ形成されている。このように、拡散領域１４０を有すると、後述するドレイン１２０と半導体基板１１０との間でアバランシェブレークダウンが生じやすくなり、消去時において低電圧で高エネルギー状態にあるホール（ホットホール）を浮遊ゲート電極１６０に注入させることができる。すなわち、低電圧駆動の不揮発性半導体記憶装置１００とすることができる。
【００２４】
半導体基板１１０の主表面上には、例えば多結晶シリコン膜に不純物を導入してなる浮遊ゲート電極１６０と制御ゲート電極１８０の２つのゲート電極１６０，１８０が配置されている。
【００２５】
浮遊ゲート電極１６０は、ドレイン１２０側に偏ってチャネル領域１２５と対向するドレイン対向部１６０ａと、ソース１３０の延設部１３０ｂ及び／又はその近傍部位と対向するソース対向部１６０ｂと、ドレイン対向部１６０ａ及びソース対向部１６０ｂを連結する連結部１６０ｃとにより構成される。ドレイン対向部１６０ａは、チャネル領域１２５の電位に影響を与えるように、厚さ１０ｎｍ程度の第１ゲート絶縁膜１５０ａを介して、ドレイン１２０側に偏ってチャネル領域１２５上に配置（対向配置）されている。したがって、浮遊ゲート電極１６０の電荷蓄積状態に応じて、チャネル領域１２５の電位を変化させ、例えばチャネルを形成することができる。また、ドレイン対向部１６０ａは、ドレイン１２０及び／又はその近傍部位上に配置（対向配置）されているので、後述する書き込み時に、ドレイン１２０近傍で高エネルギー状態となった電子（ホットエレクトロン）を浮遊ゲート電極１６０に注入させることができる。ソース対向部１６０ｂは、制御ゲート電極１８０を越えて、ソース１３０側まで延びた部位であり、第１ゲート絶縁膜１５０ａを介して、ソース１３０の延設部１３０ｂ及び／又はその近傍部位上に配置（対向配置）されている。したがって、後述する消去時に、ソース１３０の延設部１３０ｂ近傍で発生する高エネルギー状態にあるホール（ホットホール）を、浮遊ゲート電極１６０に注入させることができる。連結部１６０ｃは、これらドレイン対向部１６０ａとソース対向部１６０ｂを連結している。なお、本実施形態に係る浮遊ゲート電極１６０は、図１（ａ）に示すように、半導体基板１１０の平面方向において、制御ゲート電極１８０（後述する選択ゲート部１８０ａ）をまたぐようにＬ字状に形成され、Ｌ字状の一端にソース対向部１６０ｂが構成され、他端付近にドレイン対向部１６０ａが構成されている。
【００２６】
制御ゲート電極１８０は、その一部が中間膜１７０を介して、浮遊ゲート電極１６０上に積層配置されている。中間膜１７０は、浮遊ゲート電極１６０と制御ゲート電極１８０を電気的に絶縁するものであり、例えば酸化膜―窒化膜―酸化膜の三層構造からなる絶縁膜（所謂ＯＮＯ膜）を採用することができる。この浮遊ゲート電極１６０上（及びその近傍）に配置された部分が、メモリセルトランジスタのゲート電極に相当する。また、制御ゲート電極１８０は、チャネル領域１２５と対向する選択ゲート部１８０ａを有している。この選択ゲート部１８０ａは、第１ゲート絶縁膜１５０ａよりも厚い第２ゲート絶縁膜１５０ｂを介して、浮遊ゲート電極１６０のドレイン対向部１６０ａの配置されないチャネル領域１２５上に配置（対向配置）されている。すなわち、選択ゲート部１８０ａは、チャネル領域１２５において、ソース１３０側に偏って配置されている。したがって、チャネル領域１２５のソース１３０近傍では、制御ゲート電極１８０がチャネル領域１２５に対して、電流制御機能を独立して発揮することができる。
【００２７】
なお、図１（ａ）に示す符号１９０ａ，１９０ｂは、それぞれドレイン１２０，ソース１３０のコンタクトである。また、図１（ｃ）に示す符号２００は、セル領域を区画するＬＯＣＯＳ酸化膜（フィールド絶縁膜）である。
【００２８】
このように本実施形態に係る不揮発性半導体記憶装置１００は、１つの制御ゲート電極１８０が選択トランジスタのゲート電極としての機能も果たすスプリットゲート構造を有している。したがって、浮遊ゲート電極１６０と制御ゲート電極１８０のチャネル領域１２５に対する配置関係を適宜設定することにより、後述する閾値ばらつきの低減効果を安定的に発揮することができる。
【００２９】
なお、このような構成の不揮発性半導体記憶装置１００は、周知のスプリットゲート構造の製造方法を用いることで形成することができる。一例としては、Ｐ導電型（Ｐ）の半導体基板１１０の表面を熱酸化して第１ゲート絶縁膜１５０ａとなる酸化シリコン膜を形成し、酸化シリコン膜上にＣＶＤ法によって浮遊ゲート電極１６０となる多結晶シリコン層（第１ポリ）を形成する。そして、多結晶シリコン層上に中間膜１７０となるＯＮＯ膜を形成した後、選択的にエッチングをして、第１ゲート絶縁膜１５０ａ、浮遊ゲート電極１６０、及び中間膜１７０を形成する。次に、半導体基板１１０の表面を熱酸化して第２ゲート絶縁膜１５０ｂとなる酸化シリコン膜を形成し、酸化シリコン膜上にＣＶＤ法によって制御ゲート電極１６０となる多結晶シリコン層（第２ポリ）を形成する。そして、選択的にエッチングをして、第２ゲート絶縁膜１５０ｂ及び制御ゲート電極１８０を形成する。この後、ボロン等のＰ導電型不純物、リン等のＮ導電型不純物を、浮遊ゲート電極１６０及び制御ゲート電極１８０をマスクとして、半導体基板１１０に自己整合的に注入することで、ドレイン１２０、ソース１３０、及び拡散領域１４０が形成される。例えばこのようにして、不揮発性半導体記憶装置１００を形成することができる。
【００３０】
次に、本実施形態に係る不揮発性半導体記憶装置１００の書き込み・消去動作について、図２を用いて説明する。図２は、不揮発性半導体記憶装置１００の書き込み・消去動作を説明するための図であり、（ａ）は書き込み、（ｂ）は消去を示している。
【００３１】
データの書き込みは、周知の方法であるチャネルホットエレクトロン（ＣＨＥ）方式で行う。具体的には、ドレイン１２０及びソース１３０の一方（本実施形態においてはソース１３０）を基板電位と同電位とし、ドレイン１２０及びソース１３０の他方（本実施形態においてはドレイン１２０）に基板電位に対して正の電圧（好ましくは９Ｖ以下）を印加した状態で、制御ゲート電極１８０に正の電圧（好ましくは１２Ｖ以下）を印加する。なお、本実施形態においては、図２（ａ）に示すように、ソース１３０と半導体基板１１０を接地し、ドレイン１２０に５Ｖ、制御ゲート電極１８０に８Ｖを印加するようにした。
【００３２】
上記条件とすると、図２（ａ）に示すように、ソース１３０の基部１３０ａから供給された電子が、基部１３０ａと対向するドレイン１２０に向けてチャネル領域１２５を高速で移動し（すなわちチャネル電流が流れ）、ドレイン１２０近傍で高エネルギー状態となった電子（ホットエレクトロン）が、第１ゲート絶縁膜１５０ａを飛び越えて浮遊ゲート電極１６０のドレイン対向部１６０ａに注入される。すなわち、データの書き込みがなされる。
【００３３】
なお、チャネル領域１２５において、浮遊ゲート電極１６０（ドレイン対向部１６０ａ）はドレイン１２０側に偏った配置（ドレイン１２０近傍に偏って電化蓄積可能な構成）とされている。したがって、浮遊ゲート電極１６０に注入される電子をドレイン１２０近傍で十分に加速されたホットエレクトロンのみとすることができる。そして、これにより、誤書き込みを低減乃至防止することができる。
【００３４】
データの消去は、周知の方法であるホットホール（ＨＨ）方式で行う。具体的には、制御ゲート電極１８０を基板電位と同電位又は基板電位に対して負の電圧を印加し、ドレイン１２０及びソース１３０のうち、書き込み時に高電圧が印加された側（本実施形態においてはドレイン１２０）を浮遊電位とし、書き込み時に高電圧が印加されない側（本実施形態においてはソース１３０）に、基板電位に対して、半導体基板１１０との間でアバランシェブレークダウンを生じる正の電圧（例えば５〜１２Ｖ程度）を印加する。なお、本実施形態においては、図２（ｂ）に示すように、半導体基板１１０を接地し、ドレイン１２０を浮遊電位、ソース１３０に８Ｖ、制御ゲート電極１８０に−２Ｖを印加するようにした。
【００３５】
上記条件とすると、図２（ｂ）に示すように、ソース１３０の延設部１３０ｂと半導体基板１１０との間でアバランシェブレークダウンが生じてアバランシェ電流が流れ、これに伴ってソース１３０の延設部１３０ｂ近傍で発生する高エネルギー状態にあるホール（ホットホール）が、浮遊ゲート電極１６０のソース対向部１６０ｂに注入される。これにより、データの書き込みにおいて、浮遊ゲート電極１６０に注入された電子が中和され、データが消去される。
【００３６】
なお、上述したように、制御ゲート電極１８０の選択ゲート部１８０ａが、浮遊ゲート電極１６０（ドレイン対向部１６０ａ）と独立して、チャネル領域１２５に対して、電流制御機能を発揮することができる。例えば浮遊ゲート電極１６０に注入されるホットホールの量が各セルでばらついたとしても、不揮発性半導体記憶装置１００の閾値電圧は、選択ゲート部１８０ａによる選択トランジスタの閾値電圧より下がることはない。すなわち、選択ゲート部１８０ａによる選択トランジスタによって不揮発性半導体記憶装置１００のオン・オフを制御することができ、閾値電圧のばらつきを低減することができる。
【００３７】
このように本実施形態に係る不揮発性半導体記憶装置１００は、スプリットゲート構造を有しているので、制御ゲート電極１８０の選択ゲート部１８０ａによる選択トランジスタの効果によって、消去後の閾値電圧のばらつきを小さくできる。すなわち、過剰消去を低減乃至防止することができる。
【００３８】
また、ソース１３０として、ドレイン１２０と対向する（すなわちチャネル領域１２５を構成する）基部１３０ａから延設された延設部１３０ｂを有しており、浮遊ゲート電極１６０として、ドレイン１２０側に偏ってチャネル領域１２５と対向するドレイン対向部１６０ａと、ソース１３０の延設部１３０ｂ及び／又はその近傍部位と対向するソース対向部１６０ｂを有している。したがって、ホットエレクトロンによる書き込みをドレイン１２０近傍で行い、ホットホールによる消去をソース１３０の延設部１３０ｂ近傍で行うことができる。すなわち、書き込みと消去をドレイン１２０とソース１３０に分けて（別々の箇所で）行うことができる。そして、これにより、第１ゲート絶縁膜１５０ａ及び第２ゲート絶縁膜１５０ｂのダメージを減らして、書き込み・読み出し時に生じる誤動作（ライトディスターブ及びリードディスターブ）を低減乃至防止することができる。
【００３９】
なお、本実施形態においては、ドレイン１２０とソース１３０の周りに拡散領域１４０が形成される例を示した。しかしながら、拡散領域１４０のない構成としても良い。また、半導体基板１１０との間でアバランシェブレークダウンが生じやすくするために、ドレイン１２０及びソース１３０のうち、アバランシェブレークダウンが生じる側（本実施形態においてはソース１３０）の周りのみに、拡散領域１４０が形成された構成としても良い。
【００４０】
（第２実施形態）
次に、本発明の第２実施形態を、図３（ａ）〜（ｃ）に基づいて説明する。図３は、本実施形態に係る不揮発性半導体記憶装置１００の主要部の概略構成を示す図であり、（ａ）は平面図、（ｂ）は（ａ）のＣ−Ｃ線に沿う断面図、（ｃ）は（ａ）のＤ−Ｄ線に沿う断面図である。
【００４１】
第２実施形態に係る不揮発性半導体記憶装置１００は、第１実施形態に示した不揮発性半導体記憶装置１００と共通するところが多いので、以下、共通部分については詳しい説明を省略し、異なる部分を重点的に説明する。
【００４２】
第１実施形態においては、半導体基板１１０の平面方向において、浮遊ゲート電極１６０がＬ字状に形成され、Ｌ字状の一端にソース対向部１６０ｂが構成され、他端付近にドレイン対向部１６０ａが構成される例を示した。これに対し、本実施形態においては、図３（ａ）〜（ｃ）に示すように、半導体基板１１０の平面方向において、浮遊ゲート電極１６０が環状に形成され、制御ゲート電極１８０の一部が浮遊ゲート電極１６０の内周孔部１６１に配置され、チャネル領域１２５に対して対向配置されている点を特徴とする。
【００４３】
具体的には、半導体基板１１０の平面方向において、ドレイン１２０及びソース１３０がチャネル領域１２５の中心線（チャネル領域１２５の長手方向に垂直な線）に対して線対称構造とされている。浮遊ゲート電極１６０は、内周及び外周が同一矩形の環状に形成され、中心線に対して左右対称に配置されている。そして、環状部位の一部に、ドレイン１２０に偏ってチャネル領域１２５と対向するドレイン対向部１６０ａが構成され、内周穴部１６１（中心線）を挟んで、ソース１３０に偏ってチャネル領域１２５と対向するソース対向部１６０ｄが構成されている。このソース対向部１６０ｄは、第１実施形態に記載のソース対向部１６０ｂと同じ役割を果たすものである。また、制御ゲート電極１８０も、中心線に対して左右対称に配置されている。そして、中間膜１７０を介して、浮遊ゲート電極１６０上に積層配置された部位が、メモリセルトランジスタのゲート電極に相当する。また、浮遊ゲート電極１６０の内周孔部１６１内に配置され、第２ゲート絶縁膜１５０ｂを介してチャネル領域１２５と対向する部位が、選択トランジスタの選択ゲート部１８０ａとなっている。
【００４４】
なお、このような不揮発性半導体記憶装置１００も、例えば第１実施形態に示したような周知のスプリットゲート構造の製造方法を用いることで形成することができる。また、データ書き込み・消去についても、第１実施形態に示した例と同様に処置することで、データの書き込み・消去を行うことができる。また、本実施形態においては、不揮発性半導体記憶装置１００が中心線に対して左右対称であるので、データ読み出しにおいて、ドレイン１２０及びソース１３０のいずれに高い電圧を印加しても、電流値を等しくすることができる。
【００４５】
このように本実施形態に係る不揮発性半導体記憶装置１００も、スプリットゲート構造を有しているので、制御ゲート電極１８０の選択ゲート部１８０ａによる選択トランジスタの効果によって、消去後の閾値電圧のばらつきを小さくできる。すなわち、過剰消去を低減乃至防止することができる。
【００４６】
また、浮遊ゲート電極１６０を環状とすることで、浮遊ゲート電極１６０を、ドレイン１２０及び／又はその近傍上とソース１３０及び／又はその近傍上に配置するとともに、浮遊ゲート電極１６０の内周孔部１６１に制御ゲート電極１８０の一部を配置させて、選択ゲート部１８０ａとしている。したがって、ホットエレクトロンによる書き込みをドレイン１２０近傍で行い、ホットホールによる消去をソース１３０近傍で行うことができる。すなわち、書き込みと消去をドレイン１２０とソース１３０に分けて（別々の箇所で）行うことができる。そして、これにより、第１ゲート絶縁膜１５０ａ及び第２ゲート絶縁膜１５０ｂのダメージを減らして、書き込み・読み出し時に生じる誤動作（ライトディスターブ及びリードディスターブ）を低減乃至防止することができる。また、ドレイン１２０及びソース１３０のうち、ホットホールによる消去を行う側（本実施形態においてはソース１３０）の構成を、第１実施形態に示す構成に比べて簡素化することができる。すなわち、セルあたりの面積を小さくすることができる。
【００４７】
また、制御ゲート電極１８０の選択ゲート部１８０ａが、チャネル領域１２５において、ドレイン１２０及び／又はその近傍上、若しくは、ソース１３０及び／又はその近傍に配置されていないので、制御ゲート電極１８０に高電圧を印加しても、チャネル領域１２５との間の第２ゲート絶縁膜１５０ｂに高電界が印加されない。したがって、第１実施形態に示す構成に比べて、第２ゲート絶縁膜１５０ｂを薄く設計することができる。
【００４８】
なお、本実施形態においては、不揮発性半導体記憶装置１００が中心線に対して左右対称に構成される例を示した。しかしながら、少なくとも、浮遊ゲート電極１６０が環状に形成され、制御ゲート電極１８０の一部（選択ゲート部１８０ａ）が浮遊ゲート電極１６０の内周孔部１６１に配置され、チャネル領域１２５に対して対向配置された構成であれば良い。好ましくは、浮遊ゲート電極１６０が対称配置されたドレイン１２０及びソース１３０上に配置される構成とすると良い。より好ましくは、不揮発性半導体記憶装置１００が中心線に対して左右対称とすると良い。
【００４９】
（第３実施形態）
次に、本発明の第２実施形態を、図４（ａ），（ｂ）に基づいて説明する。図４は、本実施形態に係る不揮発性半導体記憶装置１００の主要部の概略構成を示す図であり、（ａ）は平面図、（ｂ）は（ａ）のＥ−Ｅ線に沿う断面図である。
【００５０】
第３実施形態に係る不揮発性半導体記憶装置１００は、第１及び第２実施形態に示した不揮発性半導体記憶装置１００と共通するところが多いので、以下、共通部分については詳しい説明を省略し、異なる部分を重点的に説明する。
【００５１】
第１及び第２実施形態においては、メモリセルトランジスタの領域において、中間膜１７０を介して、浮遊ゲート電極１６０上に制御ゲート電極１８０が積層配置された構成を示した。これに対し、本実施形態においては、図４（ａ），（ｂ）に示すように、メモリセルトランジスタの領域において、浮遊ゲート電極１６０が、中間膜１７０を介して制御ゲート電極１８０上に積層配置されている点（所謂第１ポリと第２ポリの反転構造）を特徴とする。
【００５２】
具体的には、半導体基板１１０の平面方向において、ドレイン１２０及びソース１３０がチャネル領域１２５の中心線（チャネル領域１２５の長手方向に垂直な線）に対して線対称構造とされている。制御ゲート電極１８０は、平面矩形状であり、中心線に対して左右対称となるように、第２ゲート絶縁膜１５０ｂを介して半導体基板１１０上に配置（対向配置）されている。また、浮遊ゲート電極１６０も、平面矩形状であり、中心線に対して左右対称に配置されており、中間膜１７０を介して制御ゲート電極１８０上に積層配置された部位と、第１ゲート絶縁膜１５０ａを介して半導体基板１１０上に配置（対向配置）された部位を有している。そして、半導体基板１１０上に配置（対向配置）された部位として、ドレイン１２０に偏ってチャネル領域１２５と対向するドレイン対向部１６０ａと、制御ゲート電極１８０（中心線）を挟んで、ソース１３０に偏ってチャネル領域１２５と対向するソース対向部１６０ｅを有している。すなわち、浮遊ゲート電極１６０は、少なくともチャネル領域１２５において、制御ゲート電極１８０を跨いで配置されている。なお、ソース対向部１６０ｅは、第１実施形態に記載のソース対向部１６０ｂ（第２実施形態に記載のソース対向部１６０ｄ）と同じ役割を果たすものである。
【００５３】
なお、このような不揮発性半導体記憶装置１００も、周知のスプリットゲート構造の製造方法（例えば第１実施形態に示した例において、浮遊ゲート電極１６０と制御ゲート電極１８０を入れ替え、第１ゲート絶縁膜１５０ａと第２ゲート絶縁膜１５０ｂとなる酸化シリコン膜を入れ替え）を用いることで形成することができる。また、データ書き込み・消去についても、第１実施形態に示した例と同様に処置することで、データの書き込み・消去を行うことができる。また、本実施形態においては、不揮発性半導体記憶装置１００が中心線に対して左右対称であるので、データ読み出しにおいて、ドレイン１２０及びソース１３０のいずれに高い電圧を印加しても、電流値を等しくすることができる。
【００５４】
このように本実施形態に係る不揮発性半導体記憶装置１００も、スプリットゲート構造を有しているので、制御ゲート電極１８０による選択トランジスタの効果によって、消去後の閾値電圧のばらつきを小さくできる。すなわち、過剰消去を低減乃至防止することができる。
【００５５】
また、制御ゲート電極１８０を浮遊ゲート電極１６０の下層とすることで、選択ゲートとしての機能を持たせるともに、浮遊ゲート電極１６０を、制御ゲート電極１８０をわたる構造とすることで、ドレイン１２０及び／又はその近傍上とソース１３０及び／又はその近傍上に配置している。したがって、ホットエレクトロンによる書き込みをドレイン１２０近傍で行い、ホットホールによる消去をソース１３０近傍で行うことができる。すなわち、書き込みと消去をドレイン１２０とソース１３０に分けて（別々の箇所で）行うことができる。そして、これにより、第１ゲート絶縁膜１５０ａ及び第２ゲート絶縁膜１５０ｂのダメージを減らして、書き込み・読み出し時に生じる誤動作（ライトディスターブ及びリードディスターブ）を低減乃至防止することができる。
【００５６】
また、ドレイン１２０及びソース１３０のうち、ホットホールによる消去を行う側（本実施形態においてはソース１３０）の構成を、第１実施形態に示す構成に比べて簡素化することができる。さらには、浮遊ゲート電極１６０の構造を、第２実施形態に示す構成に比べて簡素化することができる。すなわち、セルあたりの面積をより小さくすることができる。
【００５７】
また、制御ゲート電極１８０が、チャネル領域１２５において、ドレイン１２０及び／又はその近傍上、若しくは、ソース１３０及び／又はその近傍に配置されていないので、制御ゲート電極１８０に高電圧を印加しても、チャネル領域１２５との間の第２ゲート絶縁膜１５０ｂに高電界が印加されない。したがって、第１実施形態に示す構成に比べて、第２ゲート絶縁膜１５０ｂを薄く設計することができる。
【００５８】
なお、本実施形態においては、不揮発性半導体記憶装置１００が中心線に対して左右対称に構成される例を示した。しかしながら、少なくとも浮遊ゲート電極１６０が、メモリセルトランジスタの領域において、中間膜１７０を介して、制御ゲート電極１８０上に積層配置された構成であれば良い。好ましくは、浮遊ゲート電極１６０が対称配置されたドレイン１２０及びソース１３０上に配置される構成とすると良い。より好ましくは、不揮発性半導体記憶装置１００が中心線に対して左右対称とすると良い。
【００５９】
（第４実施形態）
次に、本発明の第４実施形態を、図５（ａ）〜（ｄ）に基づいて説明する。図５は、本実施形態に係る不揮発性半導体記憶装置１００の主要部の概略構成を示す図であり、（ａ）は平面図、（ｂ）は（ａ）のＦ−Ｆ線に沿う断面図、（ｃ）は（ａ）のＧ−Ｇ線に沿う断面図、（ｄ）は（ａ）のＨ−Ｈ線に沿う断面図である。
【００６０】
第４実施形態に係る不揮発性半導体記憶装置１００は、第１実施形態に示した不揮発性半導体記憶装置１００と共通するところが多いので、以下、共通部分については詳しい説明を省略し、異なる部分を重点的に説明する。
【００６１】
第１実施形態においては、ソース１３０が、ドレイン１２０と対向し、チャネル領域１２５を構成する基部１３０ａと基部１３０ａから延設された延設部１３０ｂとにより構成され、延設部１３０ｂ及び／又はその近傍上に、Ｌ字状に形成された浮遊ゲート電極１６０のソース対向部１６０ｂが対向配置される例を示した。これに対し、本実施形態においては、図５（ａ）〜（ｄ）に示すように、浮遊ゲート電極１６０のソース対向部１６０ｂが、半導体基板１１０の表層部に形成され、ソース１３０と電気的に接続されたソース接続領域２１０及び／又はその近傍上に配置されている点を特徴とする。それ以外の構成は、第１実施形態と基本的に同じである。
【００６２】
具体的には、半導体基板１１０の主表面の表層部に、ドレイン１２０及びソース１３０と同様、Ｎ導電型（Ｎ＋）の不純物拡散領域であるソース接続領域２１０が形成されている。そして、このソース接続領域２１０が、ソース１３０の少なくとも一部とソース接続領域２１０の少なくとも一部を含むように形成された、Ｎ導電型（Ｎ＋）の不純物拡散領域である埋込拡散領域２２０によって、ソース１３０と電気的に接続されている。なお、このような不揮発性半導体記憶装置１００も、周知のスプリットゲート構造の製造方法を用いることで形成することができる。また、データ書き込み・消去についても、第１実施形態に示した例と同様に処置することで、データの書き込み・消去を行うことができる。
【００６３】
このように本実施形態に係る不揮発性半導体記憶装置１００も、スプリットゲート構造を有しているので、制御ゲート電極１８０の選択ゲート部１８０ａによる選択トランジスタの効果によって、消去後の閾値電圧のばらつきを小さくできる。すなわち、過剰消去を低減乃至防止することができる。
【００６４】
また、ソース１３０と電気的に接続されたソース接続領域２１０を有しており、浮遊ゲート電極１６０のソース対向部１６０ｂが、ソース接続領域２１０及び／又はその近傍上に対向配置されている。したがって、ホットエレクトロンによる書き込みをドレイン１２０近傍で行い、ホットホールによる消去をソース接続領域２１０近傍で行うことができる。すなわち、別々の箇所で行うことができる。そして、これにより、第１ゲート絶縁膜１５０ａ及び第２ゲート絶縁膜１５０ｂのダメージを減らして、書き込み・読み出し時に生じる誤動作（ライトディスターブ及びリードディスターブ）を低減乃至防止することができる。
【００６５】
なお、本実施形態においては、図５（ｂ）〜（ｃ）に示すように、ドレイン１２０の周りにのみ拡散領域１４０が形成される例を示した。しかしながら、ソース１３０とソース接続領域２１０が埋込拡散領域２２０を介して電気的に接続される範囲であれば、ソース１３０やソース接続領域２１０の周りに拡散領域１４０を形成することもできる。例えば、
拡散領域１４０を形成することで、半導体基板１１０との間にアバランシェブレークダウンが生じやすくなるので、ソース接続領域２１０のうち、浮遊ゲート電極１６０のソース対向部１６０ｂが配置される領域及び／又は近傍の少なくとも側部に、拡散領域１４０が形成され、一部形成されない箇所で埋込拡散領域２２０と電気的に接続される構成とすると良い。
【００６６】
（第５実施形態）
次に、本発明の第５実施形態を、図６（ａ）〜（ｃ）及び図７（ａ），（ｂ）に基づいて説明する。図６は、本実施形態に係る不揮発性半導体記憶装置１００の主要部の概略構成を示す図であり、（ａ）は平面図、（ｂ）は（ａ）のＩ−Ｉ線に沿う断面図、（ｃ）は（ａ）のＪ−Ｊ線に沿う断面図である。図７は、不揮発性半導体記憶装置１００の書き込み・消去動作を説明するための図であり、（ａ）は書き込み、（ｂ）は消去を示している。
【００６７】
第５実施形態に係る不揮発性半導体記憶装置１００は、第１実施形態に示した不揮発性半導体記憶装置１００と共通するところが多いので、以下、共通部分については詳しい説明を省略し、異なる部分を重点的に説明する。
【００６８】
ホットエレクトロンによる書き込みをドレイン１２０近傍で行い、ホットホールによる消去をソース１３０近傍で行うために、例えば第１実施形態においては、ソース１３０が、ドレイン１２０との間でチャネル領域１２５を構成する基部１３０ａと基部１３０ａから延設された延設部１３０ｂとにより構成され、延設部１３０ｂ及び／又はその近傍上に、Ｌ字状に形成された浮遊ゲート電極１６０のソース対向部１６０ｂが対向配置される例を示した。これに対し、本実施形態においては、図６（ａ）〜（ｃ）に示すように、浮遊ゲート電極１６０のソース対向部１６０ｂに相当する部位（消去用対向部１６０ｆ）が対向配置される領域として、ドレイン１２０及びソース１３０と同じＮ導電型（Ｎ＋）の不純物拡散領域である消去用拡散領域２３０を有する点を特徴とする。それ以外の構成は、第１実施形態と基本的に同じである。
【００６９】
具体的には、ドレイン１２０及びソース１３０とは別に、半導体基板１１０の主表面の表層部に、ドレイン１２０及びソース１３０と同様、Ｎ導電型（Ｎ＋）の不純物拡散領域である消去用拡散領域２３０が形成されている。そして、この消去用拡散領域２３０にはコンタクト１９０ｃが形成され、ドレイン１２０及びソース１３０とは独立した電位とすることができる。また、第１実施形態同様、Ｌ字状の浮遊ゲート電極１６０が形成されており、その一端が、第１ゲート絶縁膜１５０ａを介して、消去用拡散領域２３０及び／又はその近傍上に配置されている。すなわち、本実施形態においては、浮遊ゲート電極１６０のソース対向部１６０ｂを消去用対向部１６０ｆに置き換えた構成となっている。このような不揮発性半導体記憶装置１００も、周知のスプリットゲート構造の製造方法を用いることで形成することができる。
【００７０】
次に、本実施形態に係る不揮発性半導体記憶装置１００の書き込み・消去動作について、図７（ａ），（ｂ）を用いて説明する。ＣＨＥ方式によるデータの書き込みは、ドレイン１２０及びソース１３０の一方（本実施形態においてはソース１３０）を基板電位と同電位とし、ドレイン１２０及びソース１３０の他方（本実施形態においてはドレイン１２０）に基板電位に対して正の電圧（好ましくは９Ｖ以下）を印加し、制御ゲート電極１８０に正の電圧（好ましくは１２Ｖ以下）を印加する。また、消去用拡散領域２３０を浮遊電位とする。なお、本実施形態においては、図７（ａ）に示すように、ソース１３０と半導体基板１１０を接地し、消去用拡散領域２３０を浮遊電位、ドレイン１２０に５Ｖ、制御ゲート電極１８０に８Ｖを印加するようにした。
【００７１】
上記条件とすると、図７（ａ）に示すように、ソース１３０の基部１３０ａから供給された電子が、基部１３０ａと対向するドレイン１２０に向けてチャネル領域１２５を高速で移動し（すなわちチャネル電流が流れ）、ドレイン１２０近傍で高エネルギー状態となった電子（ホットエレクトロン）が、第１ゲート絶縁膜１５０ａを飛び越えて浮遊ゲート電極１６０のドレイン対向部１６０ａに注入される。すなわち、データの書き込みがなされる。
【００７２】
なお、チャネル領域１２５において、浮遊ゲート電極１６０（ドレイン対向部１６０ａ）はドレイン１２０側に偏った配置（ドレイン１２０近傍に偏って電化蓄積可能な構成）とされている。したがって、浮遊ゲート電極１６０に注入される電子をドレイン１２０近傍で十分に加速されたホットエレクトロンのみとすることができる。そして、これにより、誤書き込みを低減乃至防止することができる。
【００７３】
ＨＨ方式によるデータの消去は、制御ゲート電極１８０を基板電位と同電位又は基板電位に対して負の電圧を印加し、ドレイン１２０及びソース１３０を浮遊電位とし、消去用拡散領域２３０に、基板電位に対して、半導体基板１１０との間でアバランシェブレークダウンを生じる正の電圧（例えば５〜１２Ｖ程度）を印加する。なお、本実施形態においては、図７（ｂ）に示すように、半導体基板１１０を接地し、ドレイン１２０及びソース１３０を浮遊電位、消去用拡散領域２３０に８Ｖ、制御ゲート電極１８０に−２Ｖを印加するようにした。
【００７４】
上記条件とすると、図７（ｂ）に示すように、消去用拡散領域２３０と半導体基板１１０との間でアバランシェブレークダウンが生じてアバランシェ電流が流れ、これに伴って消去用拡散領域２３０近傍で発生する高エネルギー状態にあるホール（ホットホール）が、浮遊ゲート電極１６０の消去用対向部１６０ｆに注入される。これにより、データの書き込みにおいて、浮遊ゲート電極１６０に注入された電子が中和され、データが消去される。
【００７５】
なお、上述したように、制御ゲート電極１８０の選択ゲート部１８０ａが、浮遊ゲート電極１６０（ドレイン対向部１６０ａ）と独立して、チャネル領域１２５に対して、電流制御機能を発揮することができる。例えば浮遊ゲート電極１６０に注入されるホットホールの量が各セルでばらついたとしても、不揮発性半導体記憶装置１００の閾値電圧は、選択ゲート部１８０ａによる選択トランジスタの閾値電圧より下がることはない。すなわち、選択ゲート部１８０ａによる選択トランジスタによって不揮発性半導体記憶装置１００のオン・オフを制御することができ、閾値電圧のばらつきを低減することができる。
【００７６】
このように本実施形態に係る不揮発性半導体記憶装置１００も、スプリットゲート構造を有しているので、制御ゲート電極１８０の選択ゲート部１８０ａによる選択トランジスタの効果によって、消去後の閾値電圧のばらつきを小さくできる。すなわち、過剰消去を低減乃至防止することができる。
【００７７】
また、ドレイン１２０及びソース１３０と電気的に独立した消去用拡散領域２３０を有しており、浮遊ゲート電極１６０の消去用対向部１６０ｆが、消去用拡散領域２３０及び／又はその近傍上に対向配置されている。したがって、ホットエレクトロンによる書き込みをドレイン１２０近傍で行い、ホットホールによる消去を消去用拡散領域２３０近傍で行うことができる。すなわち、別々の箇所で行うことができる。そして、これにより、第１ゲート絶縁膜１５０ａ及び第２ゲート絶縁膜１５０ｂのダメージを減らして、書き込み・読み出し時に生じる誤動作（ライトディスターブ及びリードディスターブ）を低減乃至防止することができる。
【００７８】
また、本実施形態においては、図６（ｃ）に示すように、消去用拡散領域２３０の周りにも拡散領域１４０が形成されている。したがって、消去用拡散領域２３０と半導体基板１１０との間でアバランシェブレークダウンを生じやすくすることができる。
【００７９】
なお、消去用拡散領域２３０は、ドレイン１２０及びソース１３０と電気的に独立されている。したがって、耐圧等を考慮し、ドレイン１２０及びソース１３０とは異なる濃度分布としても良い。また、データ消去時において、ドレイン１２０及びソース１３０とは異なる電圧を印加しても良い。
【００８０】
また、本実施形態においては、第１実施形態同様、浮遊ゲート電極１６０が、制御ゲート電極１８０を跨いで配置され、制御ゲート電極１８０（チャネル領域１２５）を挟んでドレイン１２０とは反対側に形成された消去用拡散領域２３０及び／又はその近傍上に配置される例を示した。しかしながら、消去用拡散領域２３０はドレイン１２０及びソース１３０とは電気的に独立している。したがって、例えば図８に示すように、制御ゲート電極１８０（チャネル領域１２５）に対して、ドレイン１２０と同一側に消去用拡散領域２３０が形成され、当該消去用拡散領域２３０及び／又はその近傍上に、消去用対向部１６０ｆが配置されるように、浮遊ゲート電極１６０が制御ゲート電極１８０を跨がない構成としても良い。なお、図８は、変形例を示す平面図である。
【００８１】
以上、本発明の好ましい実施形態について説明したが、本発明は上述した実施形態になんら制限されることなく、本発明の主旨を逸脱しない範囲において、種々変形して実施することが可能である。本発明は、スプリットゲート構造の不揮発性半導体記憶装置に対して適用することができる。例えば、メモリセルトランジスタの領域が、中間膜１７０を介して浮遊ゲート電極１６０と制御ゲート電極１８０が積層配置されない構成、例えば隣接配置されることによって構成されたものにも適用することができる。
【００８２】
本実施形態においては、半導体基板１１０の主表面の表層部に互いに離間して形成される２つの不純物拡散領域のうち、ＣＨＥ方式による書き込み時に、高い電圧を印加する側をドレイン１２０とし、他方をソース１３０として例示した。しかしながら、その逆の構成（ソース１３０側にて書き込み）としても良い。
【００８３】
本実施形態においては、不揮発性半導体記憶装置１００として、Ｎチャネル型の例を示した。しかしながらＰチャネル型を採用することもできる。
【図面の簡単な説明】
【００８４】
【図１】第１実施形態に係る不揮発性半導体記憶装置の主要部の概略構成を示す図であり、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ線に沿う断面図、（ｂ）は（ａ）のＢ−Ｂ線に沿う断面図である。
【図２】不揮発性半導体記憶装置の書き込み・消去動作を説明するための図であり、（ａ）は書き込み、（ｂ）は消去を示している。
【図３】第２実施形態に係る不揮発性半導体記憶装置の主要部の概略構成を示す図であり、（ａ）は平面図、（ｂ）は（ａ）のＣ−Ｃ線に沿う断面図、（ｃ）は（ａ）のＤ−Ｄ線に沿う断面図である。
【図４】第３実施形態に係る不揮発性半導体記憶装置の主要部の概略構成を示す図であり、（ａ）は平面図、（ｂ）は（ａ）のＥ−Ｅ線に沿う断面図である。
【図５】第４実施形態に係る不揮発性半導体記憶装置の主要部の概略構成を示す図であり、（ａ）は平面図、（ｂ）は（ａ）のＦ−Ｆ線に沿う断面図、（ｃ）は（ａ）のＧ−Ｇ線に沿う断面図、（ｄ）は（ａ）のＨ−Ｈ線に沿う断面図である。
【図６】第５実施形態に係る不揮発性半導体記憶装置の主要部の概略構成を示す図であり、（ａ）は平面図、（ｂ）は（ａ）のＩ−Ｉ線に沿う断面図、（ｃ）は（ａ）のＪ−Ｊ線に沿う断面図である。
【図７】不揮発性半導体記憶装置の書き込み・消去動作を説明するための図であり、（ａ）は書き込み、（ｂ）は消去を示している。
【図８】変形例を示す平面図である。
【符号の説明】
【００８５】
１００・・・不揮発性半導体記憶装置
１１０・・・半導体基板
１２０・・・ドレイン
１３０・・・ソース
１３０ａ・・・基部
１３０ｂ・・・延設部
１６０・・・浮遊ゲート電極
１６０ａ・・・ドレイン対向部
１６０ｂ・・・ソース対向部
１８０・・・制御ゲート電極
【図１】
2008060467.tif 000003
【図２】
2008060467.tif 000004
【図３】
2008060467.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
2008060467.tif 000009
【図８】
2008060467.tif 000010