(57)【要約】【課題】占有面積を小さくすることができる。【解決手段】アナログ信号処理回路１は、アナログ信号が所定の条件を満たした場合にＡＤ変換回路を起動してＡＤ変換処理を行う。このアナログ信号処理回路１は、アナログ入力信号Ｖｉｎと比較するためのしきい値を、容量ＤＡ変換回路ＣＤＡＣ１を用いて発生する。容量ＤＡ変換回路ＣＤＡＣ１により、電源電圧Ｖｄｄを分圧したしきい値の差電圧を発生して、このしきい値とアナログ入力信号Ｖｉｎの大小関係を、コンパレータＣＭＰ２により判定し、この判定結果に基づいてＡＤ変換回路ＡＤＣ１を起動する。【選択図】図１
2008252808.tif 000002
【特許請求の範囲】
【請求項１】
アナログ信号が所定の条件を満たした場合にＡＤ変換回路を起動してＡＤ変換処理を行うアナログ信号処理回路において、
比較対象となるアナログ信号と比較するしきい値電圧を発生させ、複数の容量素子で構成される容量ＤＡ変換回路と、
アナログ信号と前記しきい値電圧とを比較する比較器と、
前記アナログ信号が前記しきい値電圧より大きくなったときに動作信号を出力する信号出力回路と、
前記動作信号に応じて、前記アナログ信号をデジタル信号に変換するＡＤ変換回路と、
を有することを特徴とするアナログ信号処理回路。
【請求項２】
前記ＡＤ変換回路は、前記動作信号出力後に、前記アナログ信号と前記しきい値とを比較するＡＤ変換用比較器を有し、
前記ＡＤ変換回路は、前記動作信号および前記ＡＤ変換用比較器の比較動作結果に応じて、前記アナログ信号をデジタル信号に変換することを特徴とする請求項１記載のアナログ信号処理回路。
【請求項３】
前記ＡＤ変換回路は、複数の抵抗素子で構成される抵抗ＤＡ変換回路を有し、
前記ＡＤ変換回路は、前記ＡＤ変換回路の分解能を指定する指定信号に応じて、前記容量ＤＡ変換回路および前記抵抗ＤＡ変換回路の使用の有無を切り替えて前記アナログ信号をデジタル信号に変換することを特徴とする請求項１記載のアナログ信号処理回路。
【請求項４】
アナログ信号が所定の条件を満たした場合にＡＤ変換回路を起動してＡＤ変換処理を行う機能を備える集積回路において、
比較対象となるアナログ信号と比較するしきい値電圧を発生させ、複数の容量素子で構成される容量ＤＡ変換回路と、アナログ信号と前記しきい値電圧とを比較する比較器と、前記アナログ信号が前記しきい値電圧より大きくなったときに動作信号を出力する信号出力回路と、前記動作信号に応じて、前記アナログ信号をデジタル信号に変換するＡＤ変換回路と、を備えるアナログ信号処理回路と、
前記しきい値電圧に対応する比較用電圧を与える中央演算処理部と、
を有することを特徴とする集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はアナログ信号処理回路および集積回路に関し、特に、アナログ信号が所定の条件を満たした場合にＡＤ変換回路を起動してＡＤ変換処理を行うアナログ信号処理回路および集積回路に関する。
【背景技術】
【０００２】
近年、比較的簡単な回路構成で実現され、比較的安価に製造できるＣＭＯＳプロセスとの整合性が高く、かつ中庸の変換時間と中庸の変換精度を実現できる、製品用途の広いＡＤ変換器として、逐次比較型ＡＤ変換回路が知られている（例えば、特許文献１〜３参照）。ＣＭＯＳプロセスとの整合性が高く、また占有面積も比較的小さいことから、マイクロコントローラ（ＭＣＵ）に内蔵されることも多く、各種の回路がマイクロコントローラに内蔵され、実用に供されている。
【０００３】
これら逐次比較型ＡＤ変換回路を使用して、アナログ信号をデジタル信号に変換する場合、変換に要する消費電力をできるだけ小さくしたいと言う要求が存在する。このため、逐次比較型ＡＤ変換回路自体の工夫により消費電力を低減するだけでなく、システム全体や各回路の組み合わせを工夫することで、ＡＤ変換に要する実効的な消費電力を低減する工夫も提案されている（例えば非特許文献１、２参照）。
【０００４】
図３１は、従来のアナログ信号処理回路を示す図である。
アナログ信号処理回路９０は、スイッチＳＷ９１と抵抗ＲＤ９０〜ＲＤ９７とを有する抵抗ＤＡ変換回路ＲＤＡＣ９１（図ではＲＤＡＣ９１）と、コンパレータＣＭＰ９１と、セレクタＳＥＬ９１と、ＡＤ変換回路ＡＤＣ９１と、割り込み制御回路ＣＩＲ９１とを有している。
【０００５】
また、電源電圧Ｖｄｄは＋の電源電圧（例えば３Ｖ）を、ＧＮＤはＧＮＤ電位（０Ｖ）を、出力ＣＯＵＴ９１はコンパレータ出力を示している。
抵抗ＤＡ変換回路ＲＤＡＣ９１は、コンパレータＣＭＰ９１の比較に必要な出力ＲＤＡＯ（しきい値）９１を出力する。この出力ＲＤＡＯ９１は、抵抗ＤＡ変換回路ＲＤＡＣ９１のスイッチＳＷ９１の切り替えにより電源電圧Ｖｄｄを分割することで、任意の値に設定することができる。
【０００６】
セレクタＳＥＬ９１は、外部から入力する比較用の入力信号ＲＥＦＩＮと出力ＲＤＡＯ９１のいずれか一方を選択して基準電圧ＣＲＥＦとして出力する。以下、出力ＲＤＡＯ９１を選択したものとして説明する。
【０００７】
コンパレータＣＭＰ９１は、セレクタＳＥＬ９１によって選択された基準電圧ＣＲＥＦとアナログ入力信号Ｖｉｎとを比較し、その比較結果として出力ＣＯＵＴ９１を出力する。このコンパレータＣＭＰ９１は、その消費電流が、ＡＤ変換回路ＡＤＣ９１の消費電流（例えば数ｍＡ程度）より小さく設定されている（例えば数ｕＡ程度）。
【０００８】
割り込み制御回路ＣＩＲ９１は、出力ＣＯＵＴ９１を取り込み、アナログ入力信号Ｖｉｎが規定の値を超えたときに割り込み信号ＩＲＱ９１を発生する。
ＡＤ変換回路ＡＤＣ９１は、この割り込み信号ＩＲＱ９１により起動してＡＤ変換を実行し、出力ＡＤＣＯを出力する。これにより、アナログ入力信号Ｖｉｎの値が、予め設定された範囲内に存在するときだけ、ＡＤ変換回路ＡＤＣ９１が動作するため、ＡＤ変換回路ＡＤＣ９１の起動回数を削減することができ、実効的な消費電力を削減することができる。このように、アナログ信号処理回路９０では、コンパレータＣＭＰ９１を簡易ＡＤ変換回路として使用する。
【０００９】
次に、このアナログ信号処理回路９０の動作波形について説明する。
図３２は、従来のアナログ信号処理回路の動作の一例を示す図である。
図３２の上側のグラフに示すように、アナログ入力信号Ｖｉｎが時間とともに変化する場合、アナログ信号処理回路９０では、コンパレータＣＭＰ９１を定期的に動作させて、アナログ入力信号Ｖｉｎの電位の値を大まかに監視する。そして、アナログ入力信号Ｖｉｎの値が、このしきい値を超えたことを検出すると、より精度の高いＡＤ変換結果を得るためにＡＤ変換回路ＡＤＣ９１を動作させる。このような動作を考えたとき、その電流の時間との関係は図３２の下側に示すようなグラフとなる。定期的に小さい電流のコンパレータＣＭＰ９１が動作し、ある時刻以降、ＡＤ変換回路電流が流れることになる。コンパレータＣＭＰ９１には高い精度を求めないので、その消費電力を小さく設計することが可能となる。このため、ＡＤ変換回路ＡＤＣ９１を常に動作させてアナログ入力信号Ｖｉｎの値を監視する場合に比べて、実効的な消費電流を削減することができる。
【００１０】
図３３は、従来のアナログ信号処理回路の動作の他の例を示す図である。
図３２の例では、アナログ入力信号Ｖｉｎと所望のしきい値との比較を示したが、図３３に示すようにアナログ入力信号Ｖｉｎと他のもう１つの信号との関係により割り込みを発生することも可能である。図３３では入力信号ＲＥＦＩＮ＜アナログ入力信号Ｖｉｎとなったときに割り込み信号を発生して、ＡＤ変換回路ＡＤＣ９１を起動する。このような動作は、セレクタＳＥＬ９１で入力信号ＲＥＦＩＮをコンパレータＣＭＰ９１の入力とすることで実現することができる。
【００１１】
以上説明したように、アナログ信号処理回路９０により、ＡＤ変換回路の動作する回数を削減することで実効的にＡＤ変換に要する消費電力が削減される。
以下、ＡＤ変換回路ＡＤＣ９１の回路構成と、その動作について簡単に説明する。
【００１２】
図３４は、図３１に示すＡＤ変換回路の一例を示す図である。
ＡＤ変換回路ＡＤＣ９１は、電荷再分配型ＡＤ変換器であり、抵抗ＲＤＡ９０〜ＲＤＡ９７とＰＭＯＳトランジスタＰＭ９４とスイッチＳＷ９３とを有する抵抗ＤＡ変換回路ＲＤＡＣ９２と、容量Ｃ９１〜Ｃ９５とスイッチＳＷ９２とを有する容量ＤＡ変換回路ＣＤＡＣ９１と、ＮＭＯＳトランジスタＮＭ９１〜ＮＭ９９とＰＭＯＳトランジスタＰＭ９１〜ＰＭ９３とを有するコンパレータＣＭＰ９２と、逐次比較制御回路ＣＳＡＲ９１とを有している。
【００１３】
図３４では、図を簡単にするために、ＡＤ変換回路ＡＤＣ９１を７ビット分解能とし、４ビットの容量ＤＡ変換回路ＣＤＡＣ９１と３ビットの抵抗ＤＡ変換回路ＲＤＡＣ９２とでＡＤ変換回路ＡＤＣ９１を実現する場合の回路を示している。
【００１４】
また、図３４中、信号ＣＲＤＰ９１は抵抗ＤＡ変換回路ＲＤＡＣ９２のパワーダウンのための制御信号を、制御信号ＣＣＤＡ９１は容量ＤＡ変換回路ＣＤＡＣ９１の制御信号を、制御信号ＣＲＤＡ９１は抵抗ＤＡ変換回路ＲＤＡＣ９２の制御信号を、クロック信号ＣＫＩＮは逐次比較制御回路ＣＳＡＲ９１の入力クロックを、制御信号ＣＮＴＬは逐次比較制御回路ＣＳＡＲ９１の制御信号を、Ｄ［６：０］はＡＤ変換結果を、ＮＯＤＥ９１〜ＮＯＤＥ９４は、それぞれコンパレータＣＭＰ９２内部のノードを示す。
【００１５】
容量ＤＡ変換回路ＣＤＡＣ９１は、容量Ｃ９１〜Ｃ９５を有し、容量Ｃ９１〜Ｃ９５にそれぞれ併記されたｎＣｘ（ｎは整数）の値は、それぞれの容量の大きさの相対関係を示し、（１）Ｃｘ、２Ｃｘ、４Ｃｘ、８Ｃｘ、に示されるように２進に重み付けがされている。
【００１６】
図３４に示されるスイッチＳＷ９２の状態は、サンプリング時の状態を示しており、サンプリング時には、容量Ｃ９１〜Ｃ９５にアナログ入力信号Ｖｉｎの電位が充電される。
次に、ＡＤ変換回路ＡＤＣ９１の動作を簡単に説明する。
【００１７】
ＡＤ変換回路ＡＤＣ９１は、まず、サンプリング期間にアナログ入力信号Ｖｉｎをサンプリングし、その後、分解能相当程度の比較判定を繰り返して、サンプリングしたアナログ入力信号Ｖｉｎをデジタル値に変換する。
【００１８】
サンプリング期間の各部の動作、働きについて説明する。図３４に示す回路では、サンプリング期間にはサンプリングのためのサンプリング信号ＳＰＬを「Ｈ」（Ｈｉｇｈレベル）、コンパレータ制御用の制御信号ＥＮＸを「Ｌ」（Ｌｏｗレベル）とする。制御信号ＥＮＸが「Ｌ」となることで、ＮＭＯＳトランジスタＮＭ９７、ＮＭ９８、ＮＭ９９がそれぞれＯＦＦ（非導通状態）となり、コンパレータＣＭＰ９２が動作可能な状態となる。
【００１９】
サンプリング信号ＳＰＬが「Ｈ」となることにより、ＮＭＯＳトランジスタＮＭ９４、ＮＭ９５、ＮＭ９６がＯＮ（導通状態）となり、ＮＯＤＥ９１の電位と容量ＤＡ変換回路ＣＤＡＣ９１の出力ＤＡＯＵＴ９１の電位とが等しくなり、ＮＯＤＥ９２の電位とＮＯＤＥ９３の電位とが等しくなり、ＮＯＤＥ９４の電位とコンパレータＣＭＰ９２の出力ＣＯＵＴ９２の電位とが等しくなる。
【００２０】
ＰＭＯＳトランジスタＰＭ９１、ＮＭＯＳトランジスタＮＭ９１の入力電位と出力電位が等しくなるので、ＮＯＤＥ９１の電位と出力ＤＡＯＵＴ９１の電位はＰＭＯＳトランジスタＰＭ９１、ＮＭＯＳトランジスタＮＭ９１の論理しきい値となる。ＮＯＤＥ９２、ＮＯＤＥ９３、ＮＯＤＥ９４、出力ＣＯＵＴ９２の電位も同様である。
【００２１】
１段目のインバータ（ＰＭＯＳトランジスタＰＭ９１、ＮＭＯＳトランジスタＮＭ９１）の論理しきい値と２段目のインバータの論理しきい値が異なる値の場合には、その差に相当する電位が容量Ｃ９６に蓄えられて、オフセット電圧を補償するよう働く。容量Ｃ９７も容量Ｃ９６と同様に働く。
【００２２】
出力ＤＡＯＵＴ９１の電位が１段目のインバータ（ＰＭＯＳトランジスタＰＭ９１、ＮＭＯＳトランジスタＮＭ９１）の論理しきい値となっている状態で、スイッチＳＷ９２を操作し、容量Ｃ９１、Ｃ９２、Ｃ９３、Ｃ９４、Ｃ９５の各ボトムプレート（スイッチＳＷ９２側のノード）を、アナログ入力信号Ｖｉｎに接続する。このようにして、出力ＤＡＯＵＴ９１の電位を論理しきい値電圧ＶＴＬにするとともに、容量Ｃ９１〜Ｃ９５の一端にアナログ入力信号Ｖｉｎを供給することによりアナログ入力信号Ｖｉｎのサンプリングが行われ、容量Ｃ９１〜Ｃ９５は、アナログ入力信号Ｖｉｎに応じて充電される。
【００２３】
ここで、サンプリング動作において、容量Ｃ９１〜Ｃ９５（のトッププレート（ＤＡＯＵＴ９１側のノード））に蓄積される電荷Ｑは、次式（１）で表される。
Ｑ＝−１６Ｃｘ（Ｖｉｎ−ＶＴＬ）・・・（１）
サンプリング動作が終了した後、ＡＤ変換回路ＡＤＣ９１は、比較動作を行い、デジタルデータのＭＳＢから下位に向かって１ビット毎に値を順次決定していく。
【００２４】
この比較判定期間の各部の動作、働きについて説明する。
逐次比較制御回路ＣＳＡＲ９１は、出力ＤＡＯＵＴ９１の電位が、上述したサンプリング動作により容量Ｃ９１〜Ｃ９５に蓄積された電荷を容量Ｃ９１〜Ｃ９５に再分配することにより決定されるように、サンプリング信号ＳＰＬを「Ｌ」として、ＮＭＯＳトランジスタＮＭ９４、ＮＭ９５、ＮＭ９６をＯＦＦとする。なお、以下の説明では、容量Ｃ９１〜Ｃ９５に蓄えた電荷を容量Ｃ９１〜Ｃ９５に再分配することを「電荷の再分配」と言う。
【００２５】
さらに、逐次比較制御回路ＣＳＡＲ９１は、制御信号ＣＣＤＡ９１によりスイッチＳＷ９２を制御して、容量Ｃ９１の一端をＧＮＤに接続する。また、逐次比較制御回路ＣＳＡＲ９１は、容量Ｃ９２〜Ｃ９５の一端が比較用電圧ＶｒｅｆまたはＧＮＤに対してそれぞれ選択的に接続されるように制御信号ＣＣＤＡ９１よりスイッチＳＷ９２を適宜制御する。
【００２６】
制御信号ＣＲＤＡ９１は抵抗ＤＡ変換回路ＲＤＡＣ９２のスイッチＳＷ９３を制御して出力ＲＤＡＯ９２の電位を決定する。ＡＤ変換回路ＡＤＣ９１を使用している期間は、制御信号ＣＲＤＰ９１は「Ｌ」とする。これにより抵抗ＲＤＡ９７〜ＲＤＡ９０に電流が流れ、抵抗ＲＤＡ９７〜ＲＤＡ９０により、比較用電圧Ｖｒｅｆを分圧した電位を出力ＲＤＡＯ９２として出力することが可能となる。
【００２７】
上位４ビットの値を決定する動作を説明する。
ＡＤ変換回路ＡＤＣ９１は、まず、容量ＤＡ変換回路ＣＤＡＣ９１により上位４ビットを決定し、その後、抵抗ＤＡ変換回路ＲＤＡＣ９２により下位３ビットの値を決定し、合計７ビットのデジタルデータを得るＡＤ変換回路として動作する。上位４ビットを決定する間は、出力ＲＤＡＯ９２の値はＧＮＤ電位となっている。
【００２８】
上位４ビットの値を決定する比較動作で、容量Ｃ９１〜Ｃ９５において一端が比較用電圧Ｖｒｅｆに接続される（容量Ｃ９１〜Ｃ９５の一端に比較用電圧Ｖｒｅｆが供給される）容量の合成容量値をｍＣｘ（比較用電圧ＶｒｅｆあるいはＧＮＤに対して選択的に接続され得る容量は、容量Ｃ９２〜Ｃ９５であるので、ｍは０〜１５の整数）と仮定する。このとき、容量Ｃ９１〜Ｃ９５にて一端がＧＮＤに対して接続される容量の合成容量値は、（１６−ｍ）Ｃｘになる。なお、コンパレータ（ＰＭＯＳトランジスタＰＭ９１、ＮＭＯＳトランジスタＮＭ９１）の入力容量や配線の寄生容量は、説明を簡単にするために無視している。
【００２９】
上記式（１）で示される電荷Ｑが保存されるとして、電荷の再分配による出力ＤＡＯＵＴ９１が電位Ｖｘになったとする。このとき、容量Ｃ９１〜Ｃ９５の各トッププレートに蓄積される電荷Ｑは、次式（２）で表される。
【００３０】
Ｑ＝−ｍＣｘ（Ｖｒｅｆ−Ｖｘ）＋（１６−ｍ）Ｃｘ（Ｖｘ）・・・（２）
この式（２）の電荷と（１）の電荷は等しいので、この条件から電荷の再分配後の出力ＤＡＯＵＴ９１の電位Ｖｘが、式（３）に示すように求まる。
【００３１】
Ｖｘ＝［（ｍ／１６）Ｖｒｅｆ−Ｖｉｎ］＋ＶＴＬ・・・（３）
上記式（３）から明らかなように、出力ＤＡＯＵＴ９１の電位Ｖｘが論理しきい値電圧ＶＴＬより高いか否かをコンパレータ（ＰＭＯＳトランジスタＰＭ９１、ＮＭＯＳトランジスタＮＭ９１、ＰＭＯＳトランジスタＰＭ９２、ＮＭＯＳトランジスタＮＭ９２、ＰＭＯＳトランジスタＰＭ９３、ＮＭＯＳトランジスタＮＭ９３）にて判定することで、アナログ入力信号Ｖｉｎが、比較用電圧Ｖｒｅｆを１６分割した中の任意の電圧（ｍ／１６）Ｖｒｅｆより高いか低いかを判定することができる。アナログ入力信号Ｖｉｎと電圧（１／２）Ｖｒｅｆを最初に比較し、アナログ入力信号Ｖｉｎが電圧（１／２）Ｖｒｅｆより大きかった場合には、アナログ入力信号Ｖｉｎと電圧（３／４）Ｖｒｅｆとを比較し、アナログ入力信号Ｖｉｎが電圧（１／２）Ｖｒｅｆより小さかった場合には、アナログ入力信号Ｖｉｎと電圧（１／４）Ｖｒｅｆとを比較する。このような方法により、４ビットデータの上位側から値を決定していくことができる。
【００３２】
容量ＤＡ変換回路ＣＤＡＣ９１により上位４ビットのデータを決定した後、抵抗ＤＡ変換回路ＲＤＡＣ９２により下位３ビットのデータを決定する。以下、抵抗ＤＡ変換回路ＲＤＡＣ９２で下位３ビットのデータを決定する動作について説明する。
【００３３】
容量Ｃ９１〜Ｃ９５の合計容量１６Ｃｘに対して、１／１６の大きさＣｘの容量を持つ容量Ｃ９１のボトムプレート（出力ＲＤＡＯ９２）の電位を、抵抗ＤＡ変換回路ＲＤＡＣ９２を用いて、比較用電圧Ｖｒｅｆ／８刻みで変化させる。これにより、出力ＤＡＯＵＴ９１の電位を比較用電圧Ｖｒｅｆ／１２８刻みで変化させることができる。
【００３４】
例えば、容量Ｃ９２〜Ｃ９５の一端にそれぞれ比較用電圧Ｖｒｅｆが供給される容量の合成容量値をｍＣｘ（ｍは０〜１５の整数）と仮定する。このとき、容量Ｃ９２〜Ｃ９５にて一端がそれぞれＧＮＤに対して接続される容量の合成容量値は、（１５−ｍ）Ｃｘになる。さらに、容量Ｃ９１のボトムプレートの電位を、ｎＶｒｅｆ／８（ｎは０〜７の整数）とする。なお、コンパレータ（ＰＭＯＳトランジスタＰＭ９１、ＮＭＯＳトランジスタＮＭ９１）の入力容量や配線の寄生容量は、説明を簡単にするために無視している。
【００３５】
このとき、電荷の再分配により定まる出力ＤＡＯＵＴ９１の電位を求める。上記式（１）で示される電荷Ｑが保存されるとして、電荷の再分配による出力ＤＡＯＵＴ９１の電位がＶｘになったとする。このとき、容量Ｃ９１〜Ｃ９５のトッププレートに蓄積される電荷Ｑは、次式（４）で表される。
【００３６】
Ｑ＝−ｍＣｘ（Ｖｒｅｆ−Ｖｘ）＋（１５−ｍ）Ｃｘ（Ｖｘ）−Ｃｘ（ｎＶｒｅｆ／８−Ｖｘ）・・・（４）
この式（４）の電荷と（１）の電荷は等しいので、この条件から電荷の再分配後の出力ＤＡＯＵＴ９１の電位Ｖｘが、式（５）、式（６）に示すように求まる。
【００３７】
Ｖｘ＝［（ｍ／１６）Ｖｒｅｆ＋（ｎ／１２８）Ｖｒｅｆ−Ｖｉｎ］＋ＶＴＬ・・・（５）
Ｖｘ＝［（８ｍ／１２８）Ｖｒｅｆ＋（ｎ／１２８）Ｖｒｅｆ−Ｖｉｎ］＋ＶＴＬ・・・（６）
上記式（５）、式（６）から明らかなように、出力ＤＡＯＵＴ９１の電位Ｖｘが論理しきい値電圧ＶＴＬより高いか否かをコンパレータにて判定することで、アナログ入力信号Ｖｉｎが、比較用電圧Ｖｒｅｆを１２８分割した中の任意の電圧（（８ｍ＋ｎ）／１２８）Ｖｒｅｆより高いか低いかを判定することができる。容量ＤＡ変換回路ＣＤＡＣ９１による上位４ビットの決定の動作と同様に、２分検索によりアナログ入力信号Ｖｉｎの値の範囲を１／２に狭めていくことで、下位３ビットデータの上位側から値を決定していくことができる。
【００３８】
このように、従来の回路により、比較的小さい占有面積で逐次比較型ＡＤ変換回路が実現されていた。
【特許文献１】特開平４−２２００１６号公報
【特許文献２】特開２００５−８６５５０号公報
【特許文献３】特開２００４−３２０８９号公報
【非特許文献１】ルネサステクノロジ  2006年7月版  マイクロコンピュータ  総合プレゼンテーション(分割版)、スーパーローパワーマイコンの章、H8/38602Rグループ製品コンセプト（p14,15）、インターネット〈URL:http://japan.renesas.com/media/products/mpumcu/child＿folder/09＿slpj.pdf〉
【非特許文献２】H8/38602Rグループハードウエアマニュアル、１８章コンパレータ、〈URL:http://japan.renesas.com/fmwk.jsp?cnt=h838602r＿group＿root.jsp&fp=/products/mpumcu/slp＿microcomputer/h8300h＿slp＿series/h838602r＿group/〉
【発明の開示】
【発明が解決しようとする課題】
【００３９】
ＡＤ変換回路ＡＤＣ９１のような逐次比較型ＡＤ変換回路により、比較的小さな占有面積で、ＡＤ変換機能が実現され、またアナログ信号処理回路９０により、ＡＤ変換の動作回数を（ある条件のもとでは）削減することで、実効的な消費電力を削減する方法が提供されていた。
【００４０】
しかしながら、従来の技術には以下のような問題があった。
アナログ信号処理回路９０は、コンパレータＣＭＰ９１の比較対象として抵抗ＤＡ変換回路ＲＤＡＣ９１を設けて、その抵抗ＤＡ変換回路ＲＤＡＣ９１の出力ＲＤＡＯ９１とアナログ入力信号Ｖｉｎとを比較していた。コンパレータＣＭＰ９１でアナログ入力信号Ｖｉｎを監視する目的は、ＡＤ変換回路を使用する回数を削減し、実効的にＡＤ変換に要する消費電力を削減することなので、抵抗ＤＡ変換回路ＲＤＡＣ９１の消費電力はＡＤ変換回路ＡＤＣ９１の消費電力に比較して十分小さくなければならない。このため、抵抗ＤＡ変換回路ＲＤＡＣ９１の消費電力を小さくすることが重要であり、抵抗ＲＤ９７〜ＲＤ９０の抵抗値を大きくする必要がある。従って、抵抗ＤＡ変換回路ＲＤＡＣ９１の回路占有面積は非常に大きくなる。また、抵抗ＤＡ変換回路ＲＤＡＣ９１を使用しない場合に比べて、抵抗ＤＡ変換回路ＲＤＡＣ９１の分、消費電力が増加することも避けられない。
【００４１】
つまり、ＡＤ変換回路の実効的な消費電力削減のために、アナログ入力信号Ｖｉｎを監視し、特定の電位を超えたことを検出してＡＤ変換回路ＡＤＣ９１を動作させ、ＡＤ変換回路ＡＤＣ９１の動作回数を削減しようとすると、従来は、アナログ入力信号Ｖｉｎの値を比較する基準となるしきい値を発生する抵抗ＤＡ変換回路ＲＤＡＣ９１の消費電力を十分小さくする必要があり、このため、抵抗ＤＡ変換回路ＲＤＡＣ９１の占有面積が大きくなり、コストも大きくなる問題および抵抗ＤＡ変換回路ＲＤＡＣ９１を使用しない場合に比べて、抵抗ＤＡ変換回路ＲＤＡＣ９１の分、消費電力が増加するという問題があった。
【００４２】
本発明はこのような点に鑑みてなされたものであり、占有面積を小さくすることができるアナログ信号処理回路および集積回路を提供することを目的とする。
【課題を解決するための手段】
【００４３】
本発明では上記問題を解決するために、アナログ信号が所定の条件を満たした場合にＡＤ変換回路を起動してＡＤ変換処理を行うアナログ信号処理回路において、比較対象となるアナログ信号と比較するしきい値電圧を発生させ、複数の容量素子で構成される容量ＤＡ変換回路と、アナログ信号と前記しきい値電圧とを比較する比較器と、前記アナログ信号が前記しきい値電圧より大きくなったときに動作信号を出力する信号出力回路と、前記動作信号に応じて、前記アナログ信号をデジタル信号に変換するＡＤ変換回路と、を有することを特徴とするアナログ信号処理回路が提供される。
【００４４】
このようなアナログ信号処理回路によれば、容量ＤＡ変換回路により、しきい値電圧が発生される。比較器により、アナログ信号としきい値電圧とが比較される。信号出力回路により、アナログ信号がしきい値電圧より大きくなったときに動作信号が出力される。ＡＤ変換回路により、動作信号に応じて、アナログ信号がデジタル信号に変換される。
【発明の効果】
【００４５】
本発明によれば、アナログ信号と比較するためのしきい値電圧を、容量ＤＡ変換回路を用いて発生させ、このしきい値とアナログ信号の大小関係を比較器により比較し、この判定結果に基づいてＡＤ変換回路を起動することで、ＡＤ変換回路の起動回数を削減することができる。これにより、実効的なＡＤ変換回路の消費電力を削減することができる。また、占有面積を小さくすることができる。
【発明を実施するための最良の形態】
【００４６】
以下、本発明の実施の形態を、図面を参照して詳細に説明する。
まず、本発明の概要について説明し、その後、実施の形態を説明する。
図１は、本発明の概要を示す図である。
【００４７】
アナログ信号処理回路１は、マイクロコントロールユニット（ＭＣＵ）の一機能を構成するものであり、コンパレータＣＭＰ１、コンパレータ部２、セレクタＳＥＬ１、割り込み制御回路ＣＩＲ１およびＡＤ変換回路ＡＤＣ１を有している。
【００４８】
また、電源電圧Ｖｄｄは、比較基準となる電圧（例えば３Ｖ）を、ＧＮＤはＧＮＤ電位（０Ｖ）を、比較基準電圧外部入力信号ＲＥＦＩＮ（以下、単に「入力信号ＲＥＦＩＮ」と言う）は、外部から入力する比較の基準電圧を、出力ＣＯＵＴ１は、コンパレータＣＭＰ１の出力を、出力ＡＤＣＯは、ＡＤ変換回路ＡＤＣ１の変換結果出力を、出力ＣＯＵＴ２は、コンパレータＣＭＰ２の出力を、出力ＣＯＵＴ３は、セレクタＳＥＬ１の出力を、割り込み信号ＩＲＱＣＭＰは、割り込み信号を、制御信号ＣＣＤＡ１は、スイッチＳＷ１の制御信号をそれぞれ示している。
【００４９】
コンパレータＣＭＰ１は、外部から入力する比較用の入力信号ＲＥＦＩＮとアナログ入力信号Ｖｉｎを比較して結果を出力ＣＯＵＴ１として出力する。
コンパレータ部２は、出力ＣＯＵＴ２を出力する。
【００５０】
セレクタＳＥＬ１は、出力ＣＯＵＴ１と出力ＣＯＵＴ２との出力のいずれか一方を選択し、選択した出力を出力ＣＯＵＴ３として出力する。
割り込み制御回路ＣＩＲ１は、アナログ入力信号Ｖｉｎの値が規定の値を超えたときに割り込み信号ＩＲＱＣＭＰを発生する。
【００５１】
ＡＤ変換回路ＡＤＣ１は、割り込み信号ＩＲＱＣＭＰにより動作を開始し、アナログ入力信号Ｖｉｎをデジタル信号に変換し、出力ＡＤＣＯとして出力する。
このようなアナログ信号処理回路１によれば、セレクタＳＥＬ１により、コンパレータＣＭＰ１の出力ＣＯＵＴ１と、コンパレータ部２の出力ＣＯＵＴ２との出力のいずれか一方が選択され、出力ＣＯＵＴ３として出力される。そして、アナログ入力信号Ｖｉｎの値が規定の値を超えたとき、割り込み制御回路ＣＩＲ１により、割り込み信号ＩＲＱＣＭＰが発生する。この信号により、ＡＤ変換回路ＡＤＣ１の動作が開始され、アナログ入力信号Ｖｉｎがデジタル信号に変換された出力ＡＤＣＯが出力される。
【００５２】
以下、セレクタＳＥＬ１が、出力ＣＯＵＴ２を選択するものとして説明する。
コンパレータ部２は、容量ＤＡ変換回路ＣＤＡＣ１、スイッチＳＷ２およびコンパレータＣＭＰ２を有している。
【００５３】
このコンパレータ部２は、アナログ入力信号Ｖｉｎと比較するためのしきい値を発生し、このしきい値電圧とアナログ入力信号Ｖｉｎとの大小関係を、コンパレータＣＭＰ２によって判定することで、出力ＣＯＵＴ２の値が変化し、割り込み制御回路ＣＩＲ１に割り込みを発生させることで、予め定められたしきい値電圧とアナログ入力信号Ｖｉｎとの大小関係に基づいて、ＡＤ変換回路ＡＤＣ１の起動回数を削減させるために設けられている。
【００５４】
容量ＤＡ変換回路ＣＤＡＣ１は、図１では４ビットのＤＡＣであり、容量Ｃ１〜Ｃ５とスイッチＳＷ１とを有している。
容量Ｃ１〜Ｃ５は、それぞれ一端側（図１中上端側）が、コンパレータＣＭＰ２の入力側に接続されており、他端側（図１中下端側）が、それぞれスイッチＳＷ１に接続されている。容量Ｃ１〜Ｃ５にそれぞれ併記されたｎＣｘ（ｎは整数）の値は、それぞれの容量の大きさの相対関係を示し、（１）Ｃｘ、２Ｃｘ、４Ｃｘ、８Ｃｘに示されるように２進に重み付けがされている。
【００５５】
スイッチＳＷ１は、外部からの制御信号ＣＣＤＡ１により開閉する。このスイッチＳＷ１は、容量Ｃ１〜Ｃ５の下端側に設けられている。スイッチＳＷ１は、容量Ｃ１の下端部を、アナログ入力信号ＶｉｎまたはＧＮＤに接続する。また、容量Ｃ２〜Ｃ５の各下端部を、それぞれアナログ入力信号Ｖｉｎ、電源電圧ＶｄｄまたはＧＮＤに接続する。
【００５６】
コンパレータＣＭＰ２は、インバータ回路で構成されており、簡易ＡＤ変換回路として機能するものである。このコンパレータＣＭＰ２の消費電力は、ＡＤ変換回路ＡＤＣ１より小さく設定されている。例えば、ＡＤ変換回路ＡＤＣ１の消費電流は数ｍＡ程度であり、コンパレータＣＭＰ２の消費電流は数ｕＡ程度である。
【００５７】
スイッチＳＷ２は、コンパレータＣＭＰ２を機能させるか否かを切り替えるスイッチである。このスイッチＳＷ２は、外部からの制御信号により開閉する。
割り込み制御回路ＣＩＲ１は、アナログ入力信号Ｖｉｎが規定の電圧値を超えたときに割り込み信号ＩＲＱＣＭＰを発生し、この割り込み信号によりＡＤ変換回路ＡＤＣ１を起動してＡＤ変換を実行する。
【００５８】
次に、容量ＤＡ変換回路ＣＤＡＣ１とコンパレータＣＭＰ２とを使用したアナログ入力信号Ｖｉｎと所望のしきい値の比較の動作について説明する。
図１に示すスイッチＳＷ１とスイッチＳＷ２の状態（接続位置）は、それぞれアナログ入力信号Ｖｉｎの電位をサンプリングする状態を示している。
【００５９】
容量ＤＡ変換回路ＣＤＡＣ１とコンパレータＣＭＰ２は、まず、アナログ入力信号Ｖｉｎをサンプリング期間にサンプリングし、その後、所望のしきい値電圧との比較判定を行い、大小関係を判定する。
【００６０】
次に、サンプリング期間の各部の動作、働きについて説明する。
コンパレータ部２では、サンプリング期間にはスイッチＳＷ２を閉じる。スイッチＳＷ２を閉じることで、出力ＤＡＯＵＴ１の電位と出力ＣＯＵＴ２の電位とが等しくなる。これにより、コンパレータＣＭＰ２の入力電位と出力電位が等しくなるので、出力ＤＡＯＵＴ１の電位および出力ＣＯＵＴ２の電位は、それぞれコンパレータＣＭＰ２の論理しきい値（以下、この電位を「論理しきい値電圧ＶＴＬ」と言う）となる。
【００６１】
出力ＤＡＯＵＴ１の電位がコンパレータＣＭＰ２の論理しきい値となっている状態で、スイッチＳＷ１を操作し、容量Ｃ１〜Ｃ５のボトムプレート（スイッチＳＷ１側のノード）を、アナログ入力信号Ｖｉｎに接続する。このようにして、出力ＤＡＯＵＴ１の電位を論理しきい値電圧ＶＴＬにするとともに、容量Ｃ１〜Ｃ５の下端側にそれぞれアナログ入力信号Ｖｉｎを供給することにより、アナログ入力信号Ｖｉｎのサンプリングが行われ、容量Ｃ１〜Ｃ５は、アナログ入力信号Ｖｉｎの値に応じて充電される。
【００６２】
ここで、サンプリング動作において、容量Ｃ１〜Ｃ５（のトッププレート（出力ＤＡＯＵＴ１側のノード））に蓄積される電荷Ｑは、次式（７）で表される。
Ｑ＝−１６Ｃｘ（アナログ入力信号Ｖｉｎ−ＶＴＬ）・・・（７）
サンプリング動作が終了した後、コンパレータ部２は、比較動作を行い、アナログ入力信号Ｖｉｎの値と所望のしきい値との大小関係を比較する。
【００６３】
出力ＤＡＯＵＴ１の電位が、上述したサンプリング動作により容量Ｃ１〜Ｃ５に蓄積された電荷を容量Ｃ１〜Ｃ５に再分配することにより決定されるように、スイッチＳＷ２を開放（ＯＦＦ）する。具体的には、制御信号ＣＣＤＡ１により、容量Ｃ１の一端をＧＮＤに対して接続されるようにスイッチＳＷ１を制御する。また、容量Ｃ２〜Ｃ５の一端が電源電圧Ｖｄｄの端子あるいはＧＮＤに対してそれぞれ選択的に接続されるようにスイッチＳＷ１を制御する。
【００６４】
容量Ｃ１〜Ｃ５の一端に、電源電圧Ｖｄｄが供給される容量の合成容量値をｍＣｘと仮定する。ここで、電源電圧Ｖｄｄの端子あるいはＧＮＤに対して選択的に接続され得る容量は、容量Ｃ２〜Ｃ５であるので、ｍは０〜１５の整数となる。このとき、容量Ｃ１〜Ｃ５にて一端がＧＮＤに対して接続される容量の合成容量値は、（１６−ｍ）Ｃｘになる。なお、コンパレータＣＭＰ２の入力容量や配線の寄生容量は、説明を簡単にするために無視している。
【００６５】
上記式（７）で示される電荷Ｑが保存されるとして、電荷の再分配による出力ＤＡＯＵＴ１の電位がＶｘ（以下、「電位Ｖｘ」と言う）になったとする。このとき、容量Ｃ１〜Ｃ５のトッププレートに蓄積される電荷Ｑは、次式（８）で表される。
【００６６】
Ｑ＝−ｍＣｘ（Ｖｄｄ−Ｖｘ）＋（１６−ｍ）Ｃｘ（Ｖｘ）・・・（８）
この式（８）の電荷と（７）の電荷は等しいので、この条件から電荷の再分配後の出力ＤＡＯＵＴ１の電位Ｖｘが、式（９）に示すように求まる。
【００６７】
Ｖｘ＝［（ｍ／１６）Ｖｄｄ−Ｖｉｎ］＋ＶＴＬ・・・（９）
上記式（９）から明らかなように、出力ＤＡＯＵＴ１の電位Ｖｘが論理しきい値電圧ＶＴＬより高いか否かをコンパレータＣＭＰ２にて判定することで、アナログ入力信号Ｖｉｎが、電源電圧Ｖｄｄを１６分割した中の任意の電位（ｍ／１６）Ｖｄｄより高いか低いかを判定することができる。ｍの値を適切に選ぶことで、所望のしきい値とアナログ入力信号Ｖｉｎとの大小関係を調べることができる。
【００６８】
以上説明したように、容量ＤＡ変換回路ＣＤＡＣ１とコンパレータＣＭＰ２とで、アナログ入力信号Ｖｉｎと所望のしきい値の大小関係を比較し、セレクタＳＥＬ１で出力ＣＯＵＴ３としてＣＯＵＴ２を選択することで、上で説明したような電源電圧を分圧したしきい値とアナログ入力信号Ｖｉｎの比較を実現することができる。一方、セレクタＳＥＬ１で、出力ＣＯＵＴ１を選択するとコンパレータＣＭＰ１の比較結果により割り込み信号を発生することもできる。従って、外部から入力する入力信号ＲＥＦＩＮとアナログ入力信号Ｖｉｎとを比較した結果に基づいてＡＤ変換回路ＡＤＣ１を動作させることもできる。
【００６９】
このようなアナログ信号処理回路１によれば、アナログ入力信号Ｖｉｎと比較するためのしきい値を、容量ＤＡ変換回路ＣＤＡＣ１を用いて発生させ、例えば、電源電圧Ｖｄｄを分圧したしきい値電圧を発生して、このしきい値とアナログ入力信号Ｖｉｎの値との大小関係を、コンパレータＣＭＰ２により判定し、この判定結果に基づいてＡＤ変換回路ＡＤＣ１を起動することで、特定の条件では、ＡＤ変換回路の起動回数を削減することができる。
【００７０】
これにより、従来、抵抗ＤＡ変換回路ＲＤＡＣ９１の出力ＲＤＡＯ９１で実現していた機能を、容量ＤＡ変換回路ＣＤＡＣ１に置き換えることにより、従来回路と同等の機能を実現しながら、実効的なＡＤ変換回路の消費電力を削減することができる。
【００７１】
また、容量ＤＡ変換回路ＣＤＡＣ１により、電源電圧Ｖｄｄを分圧したしきい値の差電圧を発生することで、例えば図３１に示すような抵抗ＤＡ変換回路ＲＤＡＣ９１に流れる定常電流を削減することができる。さらに、従来の集積回路において大面積を占める抵抗ＤＡ変換回路ＲＤＡＣ９１を使用しないので、抵抗ＤＡ変換回路ＲＤＡＣの占有面積が増加しない。
【００７２】
以下、実施の形態のアナログ信号処理回路について説明する。
図２は、第１の実施の形態のアナログ信号処理回路を示す図である。
なお、以下の説明では、図１と重複する部分には同じ符号を付し、その説明を省略する。
【００７３】
アナログ信号処理回路１０は、抵抗ＤＡ変換回路ＲＤＡＣ１と、容量ＤＡ変換回路ＣＤＡＣ２と、コンパレータ部３と、コンパレータＣＭＰ３と、割り込み制御回路ＣＩＲ１と、逐次比較制御回路ＣＳＡＲ１とを有している。
【００７４】
最初に、アナログ信号処理回路１０の動作の概要を説明する。
図３は、アナログ信号処理回路の動作を示すフローチャートである。
プログラムの処理が開始されると、アナログ信号処理回路１０は、アナログ入力信号Ｖｉｎの値の監視を始めることで、容量ＤＡ変換回路ＣＤＡＣ２とコンパレータ部３とを動作させ、あるしきい値とアナログ入力信号Ｖｉｎの値とを比較するコンパレータ動作を行う（ステップＳ１）。
【００７５】
より詳細には、このコンパレータの動作は、プログラム上では、例えば、コンパレータ部３の比較開始の指示と、しきい値だけを与えて、ハードウエアの助けも借りて、一定間隔でアナログ入力信号Ｖｉｎの値としきい値とを比較することも可能である。
【００７６】
アナログ入力信号Ｖｉｎがしきい値を超えない場合（ステップＳ２のＮｏ）、ステップＳ１に移行し、ステップＳ１以下の動作を繰り返し行う。
一方、アナログ入力信号Ｖｉｎがしきい値を超えると（ステップＳ２のＹｅｓ）、割り込み制御回路ＣＩＲ１が割り込み信号ＩＲＱＣＭＰを発生する（ステップＳ３）。これにより、プログラムの処理は、割り込みプログラムの実行に移る（ステップＳ４）。
【００７７】
図４は、割り込みプログラムの処理を示すフローチャートである。
割り込みプログラム中で、アナログ信号処理回路１０は、７ビットのＡＤ変換回路として起動し（ステップＳ１１）、逐次比較制御回路ＣＳＡＲ１が、抵抗ＤＡ変換回路ＲＤＡＣ１、容量ＤＡ変換回路ＣＤＡＣ２およびコンパレータＣＭＰ３を制御してアナログ入力信号ＶｉｎをＡＤ変換するＡＤ変換動作を行う（ステップＳ１２）。その後、元のプログラムに復帰する。
【００７８】
以下、アナログ信号処理回路１０がＡＤ変換回路として動作するとき、アナログ信号処理回路１０を「ＡＤ変換回路１０ａ」と言い、アナログ信号処理回路１０がコンパレータとして動作するとき、アナログ信号処理回路１０を「コンパレータ回路１０ｂ」と言う。
【００７９】
このように、アナログ信号処理回路１０は、１つの回路でコンパレータ動作とＡＤ変換動作とを行う。
ここで、アナログ信号処理回路１０をＡＤ変換回路１０ａとして動作させる場合には、例えば、図２の場合には７ビットの分解能、より実際的な例では１０ビット程度の分解能が必要となるので、４ビットの容量ＤＡ変換回路ＣＤＡＣ２と３ビットの抵抗ＤＡ変換回路ＲＤＡＣ１とを使用してＡＤ変換を行う。
【００８０】
一方、アナログ信号処理回路１０をコンパレータ回路１０ｂとして動作させる場合は、アナログ入力信号Ｖｉｎをおおまかに監視すればよく、このような大きな分解能は必要ないので、抵抗ＤＡ変換回路ＲＤＡＣ１を使用せず、４ビットの容量ＤＡ変換回路ＣＤＡＣ２だけを使用する。これにより、ＡＤ変換回路の起動回数を削減することができ、実効的なＡＤ変換回路の消費電力を削減することができる。
【００８１】
次に、各回路の機能について説明する。
逐次比較制御回路ＣＳＡＲ１には、逐次比較制御回路ＣＳＡＲ１の動作クロックであるクロック信号ＣＫＩＮおよび逐次比較制御回路ＣＳＡＲ１の制御信号ＣＮＴＬが入力される。また、逐次比較制御回路ＣＳＡＲ１は、抵抗ＤＡ変換回路ＲＤＡＣ１の制御信号ＣＲＤＡ１、容量ＤＡ変換回路ＣＤＡＣ２の制御信号ＣＣＤＡ、コンパレータＣＭＰ３を駆動する制御信号ＥＮ、制御信号ＥＮＸ（制御信号ＥＮの逆相の信号）、サンプリングのための制御信号であるサンプリング信号ＳＰＬ、７ビットのＡＤ変換結果Ｄ［６：０］を出力する。
【００８２】
抵抗ＤＡ変換回路ＲＤＡＣ１は、図３４に示すＰＭＯＳトランジスタＰＭ９４の代わりに、スイッチＳＷ４が設けられている以外は、抵抗ＤＡ変換回路ＲＤＡＣ９２と同様の機能を備えている。スイッチＳＷ４は、逐次比較制御回路ＣＳＡＲ１あるいは他の制御回路部分から与えられる信号ＣＲＤＰ２により制御されている。
【００８３】
容量ＤＡ変換回路ＣＤＡＣ２の回路構成および機能は、図３４に示す容量ＤＡ変換回路ＣＤＡＣ９１と同様であるため、詳しい説明を省略する。
コンパレータＣＭＰ３は、アナログ入力信号Ｖｉｎの値と比較用電圧（Ｖｒｅｆ／２や３Ｖｒｅｆ／４等）の大小関係を判定し、結果を出力ＣＯＵＴとして出力する。
【００８４】
このコンパレータＣＭＰ３は、図３４に示すコンパレータＣＭＰ９２と同様の機能を備えている。このコンパレータＣＭＰ３は、制御信号ＥＮにより動作するＰＭＯＳトランジスタＰＭ４が、ＰＭＯＳトランジスタＰＭ１と電源電圧Ｖｄｄとの間に設けられている。また、コンパレータＣＭＰ９２のＮＭＯＳトランジスタＮＭ９７の代わりに、制御信号ＥＮＸにより動作するＮＭＯＳトランジスタＮＭ１０が設けられている。
【００８５】
コンパレータ部３は、コンパレータＣＭＰ２とスイッチＳＷ２とを有している。
アナログ信号処理回路１０を、コンパレータ回路１０ｂとして動作させるとき、スイッチＳＷ２はＯＮする。一方、ＡＤ変換回路１０ａとして動作させるとき、スイッチＳＷ２を開放する。このときコンパレータＣＭＰ２は使用しないので、電流が流れないように制御する。
【００８６】
割り込み制御回路ＣＩＲ１は、出力ＣＯＵＴ２を取り込み、アナログ入力信号Ｖｉｎが規定の値を超えたときに割り込み信号ＩＲＱＣＭＰを発生する。この割り込み制御回路ＣＩＲ１は、このアナログ信号処理回路１０をＡＤ変換回路１０ａとして動作させるか、コンパレータ回路１０ｂとして動作させるかを制御する制御信号により制御されている。制御信号は、ＭＣＵから出力される。
【００８７】
次に、ＭＣＵが出力する制御信号について説明する。
制御信号は、ＭＣＵがデータを書き込むために設けられたＡＤＣコンパレータ切り替え制御レジスタＡＤＣＭＰＣＲ（以下、単に「切り替え制御レジスタＡＤＣＭＰＣＲと言う」）に格納されている。
【００８８】
図５は、切り替え制御レジスタを示す図である。
切り替え制御レジスタＡＤＣＭＰＣＲは、例えばアドレスが「０００ＦＦＦ」であり、図５中、左からコンパレータ動作指定ビットＣＭＰＥ、コンパレータ起動ビットＣＭＰＳ、ＨＬ結果選択ビットＨＬＳ、フラグビットＣＭＰＦおよび割り込み許可ビットＣＭＰＩＥが入力される。それ以外のビットは空きビットになっている。
【００８９】
コンパレータ動作指定ビットＣＭＰＥは、アナログ信号処理回路１０の動作を切り替えるためのビットであり、コンパレータ動作指定ビットＣＭＰＥが「０」のときは、アナログ信号処理回路１０は、ＡＤ変換回路１０ａとして動作し、コンパレータ動作指定ビットＣＭＰＥが「１」のときは、コンパレータ回路１０ｂとして動作する。
【００９０】
コンパレータ起動ビットＣＭＰＳは、コンパレータ部３を起動するためのビットであり、コンパレータＣＭＰＳを「１」とすることで、コンパレータ部３、容量ＤＡ変換回路ＣＤＡＣ２がコンパレータ回路１０ｂとしての動作を開始する。
【００９１】
ＨＬ結果選択ビットＨＬＳ、フラグビットＣＭＰＦおよび割り込み許可ビットＣＭＰＩＥは、アナログ信号処理回路１０がコンパレータ回路１０ｂとして動作している場合の割り込みを発生する条件を設定するビットである。
【００９２】
ＨＬ結果選択ビットＨＬＳは、比較基準電圧ＶＣＲＥＦ（後述）の値とアナログ入力信号Ｖｉｎの値とを比較して割り込み信号ＩＲＱＣＭＰを発生する条件を規定するビットである。ＨＬ結果選択ビットＨＬＳが「０」の場合、アナログ入力信号Ｖｉｎの値が比較基準電圧ＶＣＲＥＦの値より小さい場合に割り込み信号を発生し、ＨＬ結果選択ビットＨＬＳが「１」の場合、アナログ入力信号Ｖｉｎの値が、比較基準電圧ＶＣＲＥＦの値より大きい場合に割り込み信号を発生するものとする。
【００９３】
フラグビットＣＭＰＦは、コンパレータ部３での比較結果が、ＨＬ結果選択ビットＨＬＳで設定した条件に一致した場合に「１」にセットされる。
割り込み許可ビットＣＭＰＩＥは、フラグビットＣＭＰＦが「１」にセットされたときに、割り込みを発生することを許可するビットを示している。
【００９４】
図６は、コンパレータ比較基準電圧レジスタを示す図である。
コンパレータ比較基準電圧レジスタＣＲＥＦＲは、アナログ信号処理回路１０の外部に設けられており、そのアドレスは「０００ＦＦＥ」である。このコンパレータ比較基準電圧レジスタＣＲＥＦＲには、比較基準電圧ＶＣＲＥＦを設定することができる。比較基準電圧ＶＣＲＥＦにより、アナログ入力信号Ｖｉｎと比較する比較用電圧が定まる。
【００９５】
容量ＤＡ変換回路ＣＤＡＣ２は、４ビットのＤＡＣなので、比較基準電圧ＶＣＲＥＦとして４ビットのデータを設定する。
図７は、コンパレータ動作指定ビットの値によるアナログ信号処理回路の動作を示す図（表）である。
【００９６】
図７は、コンパレータ動作指定ビットによるアナログ信号処理回路１０のＡＤ分解能、抵抗ＤＡＣ（抵抗ＤＡ変換回路ＲＤＡＣ１）の使用の有無、容量ＤＡＣ（容量ＤＡ変換回路ＣＤＡＣ２）の使用の有無、コンパレータＣＭＰ２の使用の有無、コンパレータＣＭＰ３の使用の有無および比較基準電圧ＶＣＲＥＦとアナログ入力信号Ｖｉｎとを比較するか否かの関係をまとめている。
【００９７】
コンパレータ動作指定ビットＣＭＰＥが「０」のときは、アナログ信号処理回路１０は、ＡＤ変換回路１０ａとして動作する。この際、抵抗ＤＡ変換回路ＲＤＡＣ１、容量ＤＡ変換回路ＣＤＡＣ２およびコンパレータＣＭＰ３を使用し、コンパレータＣＭＰ２は使用しない。また、コンパレータとして使用する場合のしきい比較基準電圧ＶＣＲＥＦとの比較は行わない。
【００９８】
一方、コンパレータ動作指定ビットＣＭＰＥが「１」のときは、アナログ信号処理回路１０は、コンパレータ回路１０ｂとして動作する。この際、容量ＤＡ変換回路ＣＤＡＣ２およびコンパレータＣＭＰ２を使用し、抵抗ＤＡ変換回路ＲＤＡＣ１およびコンパレータＣＭＰ３は使用しない。また、比較基準電圧ＶＣＲＥＦとの比較を行う。
【００９９】
次に、コンパレータ部３の回路構成について説明する。
図８は、コンパレータ回路の構成を示す回路図である。
ＮＭＯＳトランジスタＮＭ１３の電流制御信号ＣＣＲＮＴはコンパレータＣＭＰ２の制御信号ＥＮとして機能する。電流制御信号ＣＣＲＮＴを「Ｈ」とすると、ＮＭＯＳトランジスタＮＭ１３がＯＮとなり、抵抗Ｒ１３の抵抗値と電源電圧、ＰＭＯＳトランジスタＰＭ７のしきい値電圧で定まる電流が抵抗Ｒ１３およびＰＭＯＳトランジスタＰＭ７に流れる。
【０１００】
電位ＰＢＩＡＳ１は、ＰＭＯＳトランジスタＰＭ７に流れる電流によって定まり、電源電圧ＶｄｄからＰＭＯＳトランジスタＰＭ７のしきい値電圧Ｖｔｈ程度低い電位となる。
ＰＭＯＳトランジスタＰＭ７、ＰＭＯＳトランジスタＰＭ８およびＰＭＯＳトランジスタＰＭ６はカレントミラー回路として動作し、ＰＭＯＳトランジスタＰＭ７に流れる電流とＰＭＯＳトランジスタＰＭ８、ＰＭＯＳトランジスタＰＭ６にそれぞれ流れる電流は等しくなる。ＰＭＯＳトランジスタＰＭ８に電流が流れるので、電位ＮＢＩＡＳ１は、ＧＮＤからＮＭＯＳトランジスタＮＭ１４のしきい値電圧程度高い電位となる。
【０１０１】
ＮＭＯＳトランジスタＮＭ１４とＮＭＯＳトランジスタＮＭ１２もカレントミラー回路として働き、ＮＭＯＳトランジスタＮＭ１４の電流とＮＭＯＳトランジスタＮＭ１２の電流とは等しくなる。つまり抵抗Ｒ１３の抵抗値により、ＰＭＯＳトランジスタＰＭ６、ＰＭＯＳトランジスタＰＭ５、ＮＭＯＳトランジスタＮＭ１１、ＮＭＯＳトランジスタＮＭ１２に流れる電流を制限し、所望の値に設計することができる。
【０１０２】
ＮＭＯＳトランジスタＮＭ３０は、スイッチＳＷ２を構成している。サンプリング信号ＳＰＬＣを「Ｈ」とすることで、スイッチＳＷ２を閉じることができ、サンプリング信号ＳＰＬＣを「Ｌ」とすることで、スイッチＳＷ２を開放することができる。
【０１０３】
アナログ信号処理回路１０をＡＤ変換回路１０ａとして動作させる場合には、サンプリング信号ＳＰＬＣを「Ｌ」、電流制御信号ＣＣＲＮＴを「Ｌ」とする。これによりスイッチＳＷ２を開放し、コンパレータＣＭＰ２を停止することができる。
【０１０４】
このように、ＰＭＯＳトランジスタＰＭ６とＮＭＯＳトランジスタＮＭ１２とを追加することで、アナログ信号処理回路１０をＡＤ変換回路１０ａとして動作させる場合、コンパレータＣＭＰ２に電流が流れないように制御し、かつ、出力ＤＡＯＵＴ１の電位を自由に設定することができる。
【０１０５】
次に、アナログ信号処理回路１０がＡＤ変換回路１０ａとして動作する場合の動作について詳しく説明する。
図９は、アナログ信号処理回路がＡＤ変換回路として動作する場合の動作に関係する主要部分を抜き出して示す図である。
【０１０６】
この場合、図７に示したコンパレータ動作指定ビットＣＭＰＥが「０」の構成となる。
図１０は、アナログ信号処理回路がＡＤ変換回路として動作する場合の動作波形例を示す図である。
【０１０７】
アナログ信号処理回路１０が、ＡＤ変換回路１０ａとして動作する場合、サンプリング信号ＳＰＬＣおよび電流制御信号ＣＣＲＮＴは、それぞれ「Ｌ」となる。
ＡＤ変換回路１０ａの動作は、図３４の従来回路と同様である。すなわち、容量Ｃ１〜Ｃ５にアナログ入力信号Ｖｉｎの電位をサンプリングし、サンプリング終了後、容量ＤＡ変換回路ＣＤＡＣ２により上位４ビットの変換データを決定し、抵抗ＤＡ変換回路ＲＤＡＣ１により下位３ビットの変換データを決定する。基本的な逐次比較型ＡＤ変換回路としての動作の説明は、従来回路の説明と重複するので、省略する。
【０１０８】
逐次比較制御回路ＣＳＡＲ１から出力されるサンプリング信号ＳＰＬが「Ｈ」の期間、ＡＤ変換回路１０ａはサンプリング期間となる。逐次比較制御回路ＣＳＡＲ１がクロック信号ＣＫＩＮをカウントして、サンプリング信号ＳＰＬを所定の期間「Ｈ」とする。その後、サンプリング信号ＳＰＬが「Ｌ」になることで、コンパレータＣＭＰ３が、アナログ入力信号Ｖｉｎと比較用電圧Ｖｒｅｆを分割した電圧との比較を行う比較判定期間となる。
【０１０９】
７ビットのデジタルデータを決定するためには、最低７回の比較判定が必要になる。図１０では結果の転送も考慮してクロック信号ＣＫＩＮのサイクルで、７．５サイクルの期間が比較判定期間となる場合を示している。またサンプリング期間、比較判定期間にわたってコンパレータＣＭＰ３を動作させることが必要なので、制御信号ＥＮＸはこれらの期間「Ｌ」となるものとして示している。７ビットの変換データを得るために、図３４の従来回路と同様に、抵抗ＤＡ変換回路ＲＤＡＣ１を使用するので、信号ＣＲＤＰ２によりスイッチＳＷ４を閉じる。これにより、抵抗ＤＡ変換回路ＲＤＡＣ１がアクティブになる。
【０１１０】
制御信号ＥＮを「Ｈ」、制御信号ＥＮＸを「Ｌ」とすることで、ＰＭＯＳトランジスタＰＭ４、ＮＭＯＳトランジスタＮＭ１０がＯＮとなるので、コンパレータＣＭＰ３は図３４に示すコンパレータＣＭＰ９２と同様に動作する。一方、制御信号ＥＮＸを「Ｈ」、制御信号ＥＮを「Ｌ」とすると、コンパレータＣＭＰ３の電流を停止しコンパレータＣＭＰ３の動作を停止できる。しかし、コンパレータＣＭＰ９２が、ＮＭＯＳトランジスタＮＭ９７で出力ＤＡＯＵＴ９１の電位を固定するのと異なり、出力ＤＡＯＵＴ１の電位は容量ＤＡ変換回路ＣＤＡＣ２により自由に設定することができる。このような変更が必要となることについては後でさらに説明する。
【０１１１】
次に、アナログ信号処理回路１０がＡＤ変換回路１０ａとして動作する場合のデジタルデータの決定方法について説明する。
アナログ信号処理回路１０では、逐次比較制御回路ＣＳＡＲ１が、容量ＤＡ変換回路ＣＤＡＣ２、抵抗ＤＡ変換回路ＲＤＡＣ１の入力デジタルデータ（７ビットのＤＡＣ入力）を変化させることにより、コンパレータＣＭＰ３が、アナログ入力信号Ｖｉｎの値と比較用電圧（Ｖｒｅｆ／２や３Ｖｒｅｆ／４等）の大小関係を判定する。
【０１１２】
この際、逐次比較制御回路ＣＳＡＲ１は、デジタルデータの決定に要するサイクルを最小にするために、値の範囲を１／２ずつ狭めていくように、スイッチＳＷ１、ＳＷ３を制御する。具体的には、アナログ入力信号Ｖｉｎと比較用電圧Ｖｒｅｆ／２とを比較して、まずアナログ入力信号Ｖｉｎが比較用電圧Ｖｒｅｆ／２より大きいか小さいかを判断する。アナログ入力信号Ｖｉｎが比較用電圧Ｖｒｅｆ／２より大きい場合には最上位ビットを「１」とし、アナログ入力信号Ｖｉｎが比較用電圧Ｖｒｅｆ／２より小さい場合には最上位ビットを「０」と決定する。仮に、アナログ入力信号Ｖｉｎが比較用電圧Ｖｒｅｆ／２より大きかったとする。最上位ビットは「１」に決定される。このときアナログ入力信号Ｖｉｎの値は、比較用電圧Ｖｒｅｆ／２より大きいことが決定される。
【０１１３】
次に、アナログ入力信号Ｖｉｎと比較用電圧３Ｖｒｅｆ／４とを比較する。アナログ入力信号Ｖｉｎが比較用電圧３Ｖｒｅｆ／４より大きい場合には上位から２ビット目を「１」とし、アナログ入力信号Ｖｉｎが比較用電圧３Ｖｒｅｆ／４より小さい場合には上位から２ビット目を「０」と決定する。アナログ入力信号Ｖｉｎが比較用電圧３Ｖｒｅｆ／４より小さいものとすると、デジタルデータは上位２ビットは「１０」に決定される。このときアナログ入力信号Ｖｉｎの値は、比較用電圧Ｖｒｅｆ／２より大きく、かつ比較用電圧３Ｖｒｅｆ／４より小さいことが決定される。
【０１１４】
さらに、アナログ入力信号Ｖｉｎと比較用電圧５Ｖｒｅｆ／８を比較する。アナログ入力信号Ｖｉｎが比較用電圧５Ｖｒｅｆ／８より大きい場合には上位から３ビット目を「１」とし、アナログ入力信号Ｖｉｎが比較用電圧５Ｖｒｅｆ／８より小さい場合には上位から３ビット目を「０」と決定する。アナログ入力信号Ｖｉｎが比較用電圧５Ｖｒｅｆ／８より大きいものとすると、デジタルデータは上位３ビットが「１０１」に定まる。このときアナログ入力信号Ｖｉｎの値は、比較用電圧５Ｖｒｅｆ／８より大きく、かつ比較用電圧３Ｖｒｅｆ／４より小さいことが決定される。このように逐次比較制御回路ＣＳＡＲ１は、アナログ入力信号Ｖｉｎの値の範囲を狭めていくようにスイッチＳＷ１、ＳＷ３を制御し、最終的に７ビットのデータが得られた時点で、検索を終えて、その値をＡＤ変換結果Ｄ［６：０］とする。
【０１１５】
次に、アナログ信号処理回路１０がコンパレータ回路１０ｂとして動作する場合の動作について説明する。
図１１は、アナログ信号処理回路がコンパレータ回路として動作する場合に動作に関係する主要部分を抜き出して示す図である。図１１において、図２に対応する部分は同じノード番号、素子名を与えて示しているので、重複する説明は省略する。
【０１１６】
アナログ信号処理回路１０がコンパレータ回路１０ｂとして動作する場合、容量ＤＡ変換回路ＣＤＡＣ２とコンパレータ部３とを使用する。
前述したように、アナログ信号処理回路１０がコンパレータ回路１０ｂとして動作する場合には、抵抗ＤＡ変換回路ＲＤＡＣ１を使用せず、容量ＤＡ変換回路ＣＤＡＣ２だけを使用する。具体的には、抵抗ＤＡ変換回路ＲＤＡＣ１のスイッチＳＷ４をＯＦＦすることで、抵抗ＤＡ変換回路ＲＤＡＣ１に流れる定常電流を「０」とできる。このとき、スイッチＳＷ３を制御することにより、抵抗ＤＡ変換回路ＲＤＡＣ１の出力ＲＤＡＯをＧＮＤ電位に固定する。こうすることで、図１の回路の容量ＤＡ変換回路ＣＤＡＣ１と同様の動作を、容量ＤＡ変換回路ＣＤＡＣ２で実現することができる。
【０１１７】
以下、コンパレータ回路１０ｂの動作について、図１の説明で触れなかった部分を中心に説明する。
図１２は、アナログ信号処理回路がコンパレータとして動作する場合の動作概略をまとめた図（表）である。
【０１１８】
コンパレータ動作指定ビットＣＭＰＥを「１」とすることで、アナログ信号処理回路１０は、コンパレータ回路１０ｂとして動作する。
次に、図１２に示す各項目を上から順番に説明する。
【０１１９】
アナログ入力信号Ｖｉｎがしきい比較基準電圧ＶＣＲＥＦより小さく、ＨＬ結果選択ビットＨＬＳが「０」、割り込み許可ビットＣＭＰＩＥが「０」のとき、ＨＬ結果選択ビットＨＬＳが「０」なので、フラグビットＣＭＰＦが「１」となる。しかし、割り込み許可ビットＣＭＰＩＥが「０」なので、割り込み信号ＩＲＱＣＭＰは発生しない。
【０１２０】
同様に上から２番目の条件では、割り込み許可ビットＣＭＰＩＥが「１」なので、割り込み信号ＩＲＱＣＭＰが発生する。
３番目の条件では、ＨＬ結果選択ビットＨＬＳが「１」なので、アナログ入力信号Ｖｉｎが比較基準電圧ＶＣＲＥＦより大きいときにフラグビットＣＭＰＦが「１」となる。このため３番目の条件では、フラグビットＣＭＰＦが「０」となり、また、割り込み信号ＩＲＱＣＭＰは発生しない。
【０１２１】
４番目の条件では、割り込み許可ビットＣＭＰＩＥが「１」になるが、ＨＬ結果選択ビットＨＬＳが「１」なので、フラグビットＣＭＰＦが「０」で割り込み信号ＩＲＱＣＭＰは発生しない。
【０１２２】
５番目から８番目の条件ではアナログ入力信号Ｖｉｎは比較基準電圧ＶＣＲＥＦより大きい。
５番目の条件、６番目の条件ではＨＬ結果選択ビットＨＬＳが「０」なので、割り込み許可ビットＣＭＰＩＥに関係なくフラグビットＣＭＰＦは「０」となり、割り込み信号ＩＲＱＣＭＰは発生しない。
【０１２３】
７番目、８番目の条件では、アナログ入力信号Ｖｉｎと比較基準電圧ＶＣＲＥＦの関係がＨＬ結果選択ビットＨＬＳの設定を満たすので、フラグビットＣＭＰＦが「１」となる。７番目の条件では割り込み許可ビットＣＭＰＩＥが「０」なので割り込み信号ＩＲＱＣＭＰは発生しない。８番目の条件では割り込み許可ビットＣＭＰＩＥが「１」、フラグビットＣＭＰＦが「１」となるので割り込み信号ＩＲＱＣＭＰが発生する。
【０１２４】
このように、レジスタの各ビットの設定で、コンパレータとしての動作を規定でき、これにより割り込みを発生して、割り込みプログラム中で、アナログ信号処理回路１０がＡＤ変換回路１０ａとして動作することができる。
【０１２５】
次に、アナログ信号処理回路１０をコンパレータ回路１０ｂとして動作する場合の動作波形を説明する。
図１３は、アナログ信号処理回路がコンパレータとして動作しているときの動作波形の一例を示す図である。
【０１２６】
コンパレータ回路１０ｂは、逐次比較制御回路ＣＳＡＲ１のサンプリング信号ＳＰＬを「Ｌ」、制御信号ＥＮＸを「Ｈ」とする（制御信号ＥＮは「Ｌ」とする）。これにより、コンパレータＣＭＰ３のＮＭＯＳトランジスタＮＭ４がＯＦＦとなるので、コンパレータＣＭＰ３のノードＮＯＤＥ１が出力ＤＡＯＵＴ１から電気的に切り離される。また、制御信号ＥＮを「Ｌ」、制御信号ＥＮＸを「Ｈ」とすることで、コンパレータＣＭＰ３に電流は流れなくなる。
【０１２７】
クロック信号ＣＫＩＮをカウントして、サンプリング期間を決定し、サンプリング期間の間、サンプリング信号ＳＰＬＣを「Ｈ」とする。サンプリング期間の後、サンプリング信号ＳＰＬＣを「Ｌ」として比較判定を行い、結果を転送する。所望のしきい値との比較だけを行えばよいので、図１３では、結果の転送を含めて、クロック信号ＣＫＩＮの１．５サイクルの期間、比較判定期間となるものとした。前述したように、コンパレータＣＭＰ２の電流は小さく設計しなければならない。このためコンパレータ部２を図８に示すような回路構成としたが、電流を小さくしたために、その回路の動作速度が小さい。このため、サンプリング期間、比較判定期間ともに、ＡＤ変換回路として使用する場合に比べて大きくしなければならない場合がある。このようなことを想定して図１３に示すクロック信号ＣＫＩＮのサイクル時間は、図１０に示したクロック信号ＣＫＩＮのサイクル時間より大きいものとして図示している。必要な時間は異なるが、例えばクロック信号ＣＫＩＮのサイクル時間を適切に制御することで、図１３のような動作を実現することができる。
【０１２８】
サンプリング期間、サンプリング信号ＳＰＬＣを「Ｈ」とすることで、コンパレータＣＭＰ２のＮＭＯＳトランジスタＮＭ１３がＯＮし、出力ＤＡＯＵＴ１の電位は、ＰＭＯＳトランジスタＰＭ５、ＮＭＯＳトランジスタＮＭ１１の論理しきい値になる。この状態で、容量Ｃ１〜Ｃ５を充電し、その後、サンプリング信号ＳＰＬＣを「Ｌ」とし、スイッチＳＷ２を制御することで、比較用電圧Ｖｒｅｆを４ビット分割したしきい値とアナログ入力信号Ｖｉｎの値とを比較することができる。この動作は図１の回路の動作と同様である。サンプリングおよび、比較判定の期間は、コンパレータＣＭＰ２を動作させることが必要なので、コンパレータＣＭＰ２の制御信号ＥＮ（電流制御信号ＣＣＲＮＴ）は「Ｈ」となっている。
【０１２９】
以下、各回路の内部構成について詳しく説明する。
まず、逐次比較制御回路ＣＳＡＲ１の回路構成について説明する。
図１４は、逐次比較制御回路の回路構成を示す図である。
【０１３０】
逐次比較制御回路ＣＳＡＲ１は、制御回路２１と、信号生成回路２２と、４ＡＮＤ回路２３と、クロック生成回路２４とを有している。
制御回路２１は、コンパレータＣＭＰ３から出力される出力ＣＯＵＴと、ＭＣＵあるいは他の制御回路から入力され、サンプリング期間を制御する制御信号ＳＴＡＲＴ、スイッチクロックＳＷＣＫ、クロック信号ＣＬＫ６〜ＣＬＫ０とに基づいて、ＡＤ変換結果Ｄ［６：０］を上位ビット側から決定記憶していく。また、制御回路２１は、容量ＤＡ変換回路ＣＤＡＣ２および抵抗ＤＡ変換回路ＲＤＡＣ１の入力デジタル信号として働く、信号ＳＡＲ６〜ＳＡＲ０を生成する。
【０１３１】
信号生成回路２２は、入力される制御信号ＳＴＡＲＴ、クロック信号ＣＫＩＮから、他の回路ブロックに出力するクロック信号ＩＣＫＩＮ、クロックＩＣＫＸ、スイッチクロックＳＷＣＫ、サンプリング信号ＳＰＬ、信号ＤＦ０１Ｘ〜ＤＦ０４Ｘおよび信号ＣＯＭＰを生成する。
【０１３２】
４ＡＮＤ回路２３は、入力される信号ＤＦ０１Ｘ〜ＤＦ０４Ｘから信号４ＡＮＤＯ１、４ＡＮＤＯ２を生成する。
クロック生成回路２４は、入力されるクロックＩＣＫＸ、クロック信号ＩＣＫＩＮ、信号４ＡＮＤＯ１、４ＡＮＤＯ２からクロック信号ＣＬＫ６〜ＣＬＫ０を生成する。
【０１３３】
次に、制御回路２１の動作について簡単に説明する。
制御回路２１は、入力されるコンパレータ出力ＣＯＵＴに基づいて、アナログ入力信号Ｖｉｎと比較用電圧Ｖｒｅｆ／２との比較を始める。すなわち、アナログ入力信号Ｖｉｎが比較用電圧Ｖｒｅｆ／２より大きいか小さいかを判断するために、信号ＳＡＲ６〜ＳＡＲ３を制御信号ＣＣＤＡとして出力し、信号ＳＡＲ２〜ＳＡＲ０を制御信号ＣＲＤＡ１として出力する。この際、信号ＳＡＲ６〜ＳＡＲ０の初期値は、「１００００００」（比較用電圧Ｖｒｅｆ／２に相当）となる。
【０１３４】
容量ＤＡ変換回路ＣＤＡＣ２および抵抗ＤＡ変換回路ＲＤＡＣ１は、この初期値「１００００００」からアナログ入力信号Ｖｉｎの値の範囲の検索を開始する。
ここで、前述したように、出力ＤＡＯＵＴ１の電位は式（６）で表される。
【０１３５】
Ｖｘ＝［（８ｍ／１２８）Ｖｒｅｆ＋（ｎ／１２８）Ｖｒｅｆ−Ｖｉｎ］＋ＶＴＬ・・・（６）
アナログ入力信号Ｖｉｎと比較用電圧Ｖｒｅｆ／２とを比較しているとき、アナログ入力信号Ｖｉｎが比較用電圧Ｖｒｅｆ／２より小さい場合には、出力ＤＡＯＵＴ１の電位は、論理しきい値電圧ＶＴＬより大きな電位となる。コンパレータＣＭＰ３の３段の反転増幅回路の出力が出力ＣＯＵＴとなるので、出力ＣＯＵＴは「Ｌ」となる。逆に、アナログ入力信号Ｖｉｎが比較用電圧Ｖｒｅｆ／２より大きい場合には出力ＣＯＵＴは「Ｈ」となる。つまり、信号ＳＡＲ６〜ＳＡＲ０の値「１００００００」とアナログ入力信号Ｖｉｎの値とを比較して、最上位ビットを決定する場合、出力ＣＯＵＴの値が、最上位ビットの値となる。上位から２ビット目以降の決定でも同様に、注目しているビットの値は出力ＣＯＵＴとなる。
【０１３６】
制御回路２１は、このように、各ビットの検索を行った結果、最終的に絞られた値をＡＤ変換結果Ｄ［６：０］として出力する。
次に、制御回路２１の回路構成について説明する。
【０１３７】
図１５は、制御回路の回路構成を示す図である。
制御回路２１は、バッファＢＵＦｎ（ｎは整数）と、クリア機能つきＤフリップフロップ（以下、「Ｄ−ＦＦ」と言う）回路ＤＦＣｎ（ｎは整数）と、インバータＩＮＶｎ（ｎは整数）と、２入力ＮＡＮＤ回路（以下、単に「２ＮＡＮＤ回路」と言う）ＮＡ２ｎ（ｎは整数）と、プリセット機能つきＤ−ＦＦ回路ＤＦＰｎ（ｎは整数）と、Ｄフリップフロップ回路ＤＦｎ（ｎは整数）と、を有している。
【０１３８】
Ｄ−ＦＦ回路ＤＦＣｎは、それぞれ端子Ｄ（データ入力端子）と、クロック入力端子ＣＫと、端子Ｑ（出力端子）とを有している。また、Ｄ−ＦＦ回路ＤＦＣｎのクリア端子ＣＬはＬレベルで端子Ｑが非同期にクリアされ（値が「０」になり）、Ｄ−ＦＦ回路ＤＦＰｎのプリセット端子ＰＲはＬレベルで非同期にプリセットされる（値が「１」になる）。
【０１３９】
制御回路２１は、比較開始の時点でＤ−ＦＦ回路ＤＦＰ２は、制御信号ＳＴＡＲＴが「Ｌ」の期間にプリセットされて、信号ＳＡＲ６の値は「１」となっている。また、信号ＳＡＲ５〜ＳＡＲ０の値は、それぞれＤ−ＦＦ回路ＤＦＣ１１〜ＤＦＣ１６の各クリア端子ＣＬへの「Ｌ」入力によりクリアされて「０」となっている。
【０１４０】
次に、制御回路２１の動作について、図１６および図１７を参照して説明する。
図１６および図１７は、制御回路の動作波形を示す図である。
以下、クロック信号ＣＫＩＮと制御信号ＥＮＸ、制御信号ＳＴＡＲＴが図１６のように与えられるものとして説明を進める。
【０１４１】
図１６に示すように、クロック信号ＣＬＫ６は、最上位ビットの決定の時刻（図１６の６ビット目比較の期間の終わりの時刻）に「Ｌ」から「Ｈ」に変化するので、Ｄ−ＦＦ回路ＤＦＰ２のクロック（ＣＫ端子）が「Ｌ」から「Ｈ」に変化し、Ｄ−ＦＦ回路ＤＦＰ２は、このときの値を記憶する。クロック信号ＣＬＫ６は、これ以降「Ｌ」から「Ｈ」に変化しないので、決定された最上ビットの値は、Ｄ−ＦＦ回路ＤＦＰ２に記憶され、信号ＳＡＲ６は、この値を継続して出力する。
【０１４２】
最上位ビットの決定の時刻、６ビット目比較の期間の終わりは、上位２ビット目の比較の開始でもあるので、信号ＳＡＲ５には「１」を設定しなければならない（このとき信号ＳＡＲ４から信号ＳＡＲ０は「０」を保ったままとする）。この目的のために、Ｄ−ＦＦ回路ＤＦＣ１１のクロック入力端子ＣＫにクロック信号ＣＬＫ５が供給され、またデータ（Ｄ端子）を「１」にするために、図１７に示すスイッチクロックＳＷＣＫが供給される。クロック信号ＣＬＫ５は、５ビット目比較の開始時点で「Ｌ」から「Ｈ」に変化する。このときスイッチクロックＳＷＣＫは「Ｌ」となっているので、２ＮＡＮＤ回路ＮＡ２３の出力、つまりＤ−ＦＦ回路ＤＦＣ１１のＤ端子は「Ｈ」となる。従って、信号ＳＡＲ５は５ビット目比較の開始時点で「Ｈ」となる。
【０１４３】
クロック信号ＣＬＫ６からクロック信号ＣＬＫ０の中で、５ビット目比較の開始時点で「Ｌ」から「Ｈ」に変化する信号は、クロック信号ＣＬＫ６とクロック信号ＣＬＫ５だけとなっている。クロック信号ＣＬＫ６は、出力ＣＯＵＴにより決定された６ビットデータをＤ−ＦＦ回路ＤＦＰ２に記憶するためのクロックとして働き、クロック信号ＣＬＫ５は、５ビット目データを比較開始するために信号ＳＡＲ５を「１」（「Ｈ」）に設定するためのクロックとして働く。クロック信号ＣＬＫ４からクロック信号ＣＬＫ０は、５ビット目比較の開始時点で変化しないので、信号ＳＡＲ４〜ＳＡＲ０は、それぞれ「０」（「Ｌ」）を保ったままとなる。
【０１４４】
４ビット目の比較の開始時点では、クロック信号ＣＬＫ５とクロック信号ＣＬＫ４が「Ｌ」から「Ｈ」に変化する。このときスイッチクロックＳＷＣＫは「Ｈ」となっているので、２ＮＡＮＤ回路ＮＡ２３の一方の入力は「Ｈ」となっている。つまりＤ−ＦＦ回路ＤＦＣ１１のＤ入力は出力ＣＯＵＴと同極性の値の信号となっており、クロック信号ＣＬＫ５が「Ｌ」からＨに変化することで、Ｄ−ＦＦ回路ＤＦＣ１１には５ビット目比較期間で決定された出力ＣＯＵＴの値が記憶される。また信号ＳＡＲ５には、このとき決定された５ビット目のデータが出力される。
【０１４５】
４ビット目の比較の開始時点でクロック信号ＣＬＫ４が「Ｌ」から「Ｈ」に変化すると、信号ＳＡＲ４は「１」になり、比較判定しようとしている４ビット目データを、まず「１」にする。スイッチクロックＳＷＣＫが「Ｈ」なのでインバータＩＮＶ２４により２ＮＡＮＤ回路ＮＡ２４に「Ｌ」の入力信号が与えられ、Ｄ−ＦＦ回路ＤＦＣ１２のＤ入力が「Ｈ」となることでこれが実現される。
【０１４６】
このようにｎビット目（ｎは５から０）の比較開始の時点で、（ｎ＋１）ビット目の決定データである出力ＣＯＵＴを、信号ＳＡＲ（ｎ＋１）を出力するＤ−ＦＦ回路に取り込み、ｎビット目のこれから比較するビットデータを「１」に設定するように、制御回路２１とその制御信号が構成されている。
【０１４７】
０ビット目データ（最下位データ）の比較が終わった時点では、クロック信号ＣＬＫ０だけが「Ｌ」から「Ｈ」に変化する。Ｄ−ＦＦ回路ＤＦ１、ＤＦ２、ＤＦ３、ＤＦ４、ＤＦ５、ＤＦ６、ＤＦ７にそれぞれクロック信号ＣＬＫ０が供給されているので、これらのＤ−ＦＦ回路に決定された全てのデータが記憶されるように回路が構成されている。Ｄ−ＦＦ回路ＤＦ１、ＤＦ２、ＤＦ３、ＤＦ４、ＤＦ５、ＤＦ６、ＤＦ７の入力はそれぞれ、信号ＳＡＲ６、ＳＡＲ５、ＳＡＲ４、ＳＡＲ３、ＳＡＲ２、ＳＡＲ１、出力ＣＯＵＴなので、最下位ビットだけがコンパレータＣＭＰ４の比較結果となり、他の上位ビットは既に決定された信号ＳＡＲ６〜ＳＡＲ１のデータを取り込む構成となっている。
【０１４８】
以上説明した仕組みで、制御回路２１は、出力ＣＯＵＴと図１６、図１７の制御信号に基づいて、ＡＤ変換結果を上位ビット側から決定記憶していくことができる。
次に、比較動作について詳しく説明する。
【０１４９】
前述したように、比較判定期間の最初の時点では、信号ＳＡＲ６〜ＳＡＲ０の値はそれぞれ「１００００００」（比較用電圧Ｖｒｅｆ／２に相当）となっている。
「１００００００」とアナログ入力信号Ｖｉｎとを比較して、アナログ入力信号Ｖｉｎの値が「１００００００」より大きければ、最上位ビットを「１」に決定する。アナログ入力信号Ｖｉｎの値が「１００００００」より小さければ、最上位ビットを「０」に決定する。ここでは最上位ビットが「１」に決定されたものとする。
【０１５０】
次に、アナログ入力信号Ｖｉｎと「１１０００００」とを比較し、「１１０００００」より大きければ、上位から２ビット目を「１」に決定する。アナログ入力信号Ｖｉｎの値が「１１０００００」より小さければ、上位から２ビット目を「０」に決定する。ここでは、アナログ入力信号Ｖｉｎは「１１０００００」より小さく、上位から２ビット目が「０」に決定されたものとする。つまり上位２ビットは「１０」に決定される。
【０１５１】
さらに、アナログ入力信号Ｖｉｎと「１０１００００」とを比較し、「１０１００００」より大きければ、上位から３ビット目を１に決定する。アナログ入力信号Ｖｉｎの値が「１０１００００」より小さければ、上位から３ビット目を０に決定する。ここでは、アナログ入力信号Ｖｉｎは「１０１００００」より大きく、上位から３ビット目が「１」に決定されたものとする。つまり上位３ビットは「１０１」に決定される。
【０１５２】
アナログ入力信号Ｖｉｎと「１０１１０００」を比較し、「１０１１０００」より大きければ、上位から４ビット目を「１」に決定する。アナログ入力信号Ｖｉｎの値が１０１１０００より小さければ、上位から４ビット目を「０」に決定する。ここでは、アナログ入力信号Ｖｉｎは「１０１１０００」より小さく、上位から４ビット目が「０」に決定されたものとする。つまり上位４ビットは「１０１０」に決定される。
【０１５３】
このような方法で制御回路２１は、７ビットの変換データを決定していく。
次に制御回路２１以外の各回路の回路構成について説明する。
図１８は、信号生成回路を示す図である。
【０１５４】
図１８中、クロック信号ＩＣＫＩＮは、クロック信号ＣＫＩＮと同相の信号を示す。
信号生成回路２２は、Ｄ−ＦＦ回路ＤＦＣ２〜ＤＦＣ５で構成されるカウンタ回路を有している。
【０１５５】
制御信号ＳＴＡＲＴが「Ｈ」となることで、信号生成回路２２は、クロック信号ＣＫＩＮの立ち下がりのタイミングで、制御信号ＳＴＡＲＴが「Ｈ」となったときのデータがＤＦＣ１ｏに取り込まれる。これによりＤ−ＦＦ回路ＤＦＣ２〜ＤＦＣ６の各クリア端子ＣＬにそれぞれ接続された信号ＩＲＳＴが「Ｈ」となり、カウンタ回路が動作可能な状態となる。
【０１５６】
信号ＩＲＳＴがクロック信号ＣＫＩＮの立ち下がりで「Ｈ」になるので、次のクロック信号ＣＫＩＮの立ち上がりで出力ＤＦＰ１ｏが「Ｌ」となる。信号ＩＲＳＴが「Ｌ」の期間に出力ＤＦＰ１ｏは「Ｈ」となっている。２入力ＡＮＤ回路（以下、単に「ＡＮＤ回路」と言う）Ａ２１で制御信号ＥＮＸの逆相の信号と出力ＤＦＰ１ｏとのＡＮＤ信号を作ることで、制御信号ＥＮＸが「Ｌ」になってから制御信号ＳＴＡＲＴが「Ｈ」になって次のクロック信号ＣＫＩＮの立ち上がりまで「Ｈ」を保つ信号を発生することができる。これをサンプリング信号ＳＰＬとして利用する。
【０１５７】
また、出力ＤＦＰ１ｏの逆相の信号ＣＯＭＰが発生する。すなわち、サンプリング信号ＳＰＬが「Ｌ」となった後「Ｈ」となり、比較判定期間終了まで「Ｈ」を継続し、その後「Ｌ」に戻る。信号ＣＯＭＰは、容量ＤＡ変換回路ＣＤＡＣ２の比較判定開始の制御信号として働く。
【０１５８】
制御信号ＳＴＡＲＴは、比較判定期間の終了まで「Ｈ」を保つ。比較判定期間の終わりで制御信号ＳＴＡＲＴは「Ｌ」に戻るので、Ｄ−ＦＦ回路ＤＦＣ１のＣＬ端子（クリア端子、「Ｌ」でクリアされるものとする）は、「Ｌ」となる。
【０１５９】
Ｄ−ＦＦ回路ＤＦＣ１のＣＬ端子が「Ｌ」となると、出力ＤＦＣ１ｏが「Ｌ」となる。出力ＤＦＣ１ｏが「Ｌ」となると、信号ＩＲＳＴも「Ｌ」となる。信号ＩＲＳＴが「Ｌ」になるとＤ−ＦＦ回路ＤＦＰ１のＰＲ端子が「Ｌ」になるので、出力ＤＦＰ１ｏが「Ｈ」となる。出力ＤＦＰ１ｏが「Ｈ」となるのでＣＯＭＰが「Ｌ」となる。
【０１６０】
信号ＤＦ０１Ｘ、ＤＦ０２Ｘ、ＤＦ０３Ｘ、ＤＦ０４Ｘはカウンタ回路の出力信号を構成している。サンプリング期間ではＩＲＳＴが「Ｌ」となっているので、Ｄ−ＦＦ回路ＤＦＣ２、ＤＦＣ３、ＤＦＣ４、ＤＦＣ５の各出力はクリアされ「Ｌ」となっている。Ｄ−ＦＦ回路ＤＦＣ２、ＤＦＣ３、ＤＦＣ４、ＤＦＣ５のデータ入力（Ｄ端子）は、それぞれ出力（Ｑ端子）反転信号なので、「Ｈ」となっている。
【０１６１】
信号ＤＦ０１Ｘ、ＤＦ０２Ｘ、ＤＦ０３Ｘ、ＤＦ０４Ｘは、それぞれＤ−ＦＦ回路ＤＦＣ２、ＤＦＣ３、ＤＦＣ４、ＤＦＣ５のＱ端子の出力の反転信号である。
Ｄ−ＦＦ回路ＤＦＣ２のクロック入力端子ＣＫには、クロック信号ＩＣＫＩＮ（クロック信号ＣＫＩＮと同相の信号）が入力されているので、信号ＩＲＳＴが「Ｈ」になった次のクロック信号ＣＫＩＮの立ち上がりで、「Ｈ」となる。つまり、信号ＤＦ０１Ｘは「Ｌ」となる。
【０１６２】
信号ＤＦ０１Ｘは、クロック信号ＣＫＩＮの立ち上がり毎に値が反転し、クロック信号ＣＫＩＮを２分周した信号となる。
Ｄ−ＦＦ回路ＤＦＣ３のクロック入力端子ＣＫには、信号ＤＦ０１Ｘが入力されるので、信号ＩＲＳＴが「Ｈ」になった後、信号ＤＦ０１Ｘの立ち上がり毎に値が反転するトグル動作を繰り返す。
【０１６３】
信号ＤＦ０２Ｘは、信号ＤＦ０１Ｘの信号を２分周した信号となる。以下同様に、信号ＤＦ０３Ｘは信号ＤＦ０２Ｘを２分周した信号、信号ＤＦ０４Ｘは信号ＤＦ０３Ｘを２分周した信号となり、７ビットの比較判定期間の間に、図１６に示すような信号ＤＦ０１Ｘ、ＤＦ０２Ｘ、ＤＦ０３Ｘ、ＤＦ０４Ｘが得られる。
【０１６４】
比較判定期間が終了すると信号ＩＲＳＴが「Ｌ」に戻るので、信号ＤＦ０１Ｘ、ＤＦ０２Ｘ、ＤＦ０３Ｘ、ＤＦ０４Ｘは、それぞれ「Ｈ」に戻る。
また、Ｄ−ＦＦ回路ＤＦＣ６が、スイッチクロックＳＷＣＫを発生する回路として働く。制御信号ＳＴＡＲＴが「Ｌ」から「Ｈ」に変化した次のクロック信号ＣＫＩＮの立ち下がりで、信号ＩＲＳＴが「Ｈ」に変化する。Ｄ−ＦＦ回路ＤＦＣ６の端子Ｄには信号ＤＦ０１Ｘが入力され、クロック入力端子ＣＫにはクロックＩＣＫＸ（クロック信号ＣＫＩＮと逆相の信号）が入力されるので、Ｄ−ＦＦ回路ＤＦＣ６は、クロック信号ＣＫＩＮの立ち下がりで信号ＤＦ０１Ｘを取り込む。信号ＩＲＳＴが「Ｌ」の各クリア端子ＣＬによりＤ−ＦＦ回路ＤＦＣ６のデータは「０」にクリアされている。信号ＩＲＳＴが「Ｈ」になった後の最初のクロック信号ＣＫＩＮの立ち下がりでは、信号ＤＦ０１Ｘが「Ｌ」なので、Ｄ−ＦＦ回路ＤＦＣ６のデータは「Ｌ」から変化しない。その次のクロック信号ＣＫＩＮの立ち下がりでＤ−ＦＦ回路ＤＦＣ６の出力、すなわちスイッチクロックＳＷＣＫは「Ｌ」から「Ｈ」に変化し、クロック信号ＣＫＩＮの立ち下がり毎に値の反転を繰り返す。これによりスイッチクロックＳＷＣＫが出力される。
【０１６５】
次に、４ＡＮＤ回路２３の回路構成について説明する。
図１９は、４ＡＮＤ回路の回路構成を示す図である。
４ＡＮＤ回路２３は、入力側にインバータＩＮＶ１２、バッファＢＵＦ６〜ＢＵＦ８に接続され、出力側にインバータＩＮＶ１３が接続された４入力ＮＡＮＤ回路（以下、単に「４ＮＡＮＤ回路」と言う）ＮＡ４１と、入力側にインバータＩＮＶ１４、バッファＢＵＦ９〜ＢＵＦ１１に接続され、出力側にインバータＩＮＶ１５が接続された４ＮＡＮＤ回路ＮＡ４２とを有している。
【０１６６】
インバータＩＮＶ１２には、信号ＤＦ０１Ｘが入力される。バッファＢＵＦ６〜ＢＵＦ８には、それぞれ信号ＤＦ０２Ｘ〜ＤＦ０４Ｘが入力される。
また、インバータＩＮＶ１４には、信号ＤＦ０２Ｘが入力される。バッファＢＵＦ９、ＢＵＦ１０、ＢＵＦ１１には、それぞれ信号ＤＦ０１Ｘ、ＤＦ０３Ｘ、ＤＦ０４Ｘが入力される。
【０１６７】
次に、４ＡＮＤ回路２３の動作を説明する。
４ＮＡＮＤ回路ＮＡ４１に信号ＤＦ０１Ｘ、ＤＦ０２Ｘ、ＤＦ０３Ｘ、ＤＦ０４Ｘが入力されると、信号ＤＦ０１Ｘ、ＤＦ０２Ｘ、ＤＦ０３Ｘ、ＤＦ０４Ｘがそれぞれ「Ｌ」、「Ｈ」、「Ｈ」、「Ｈ」の期間だけ信号４ＡＮＤＯ１が「Ｈ」となる。同様に、４ＮＡＮＤ回路ＮＡ４２に信号ＤＦ０１Ｘ、ＤＦ０２Ｘ、ＤＦ０３Ｘ、ＤＦ０４Ｘが入力されると、信号ＤＦ０１Ｘ、ＤＦ０２Ｘ、ＤＦ０３Ｘ、ＤＦ０４Ｘがそれぞれ「Ｈ」、「Ｌ」、「Ｈ」、「Ｈ」の期間だけ信号４ＡＮＤＯ２が「Ｈ」となる。
【０１６８】
次に、クロック生成回路２４について説明する。
図２０は、クロック生成回路の回路構成を示す図である。
信号４ＡＮＤＯ１をＤ−ＦＦ回路ＤＦＣ７に入力し、ＡＮＤ回路Ａ２２までの回路で加工することで、クロック信号ＣＬＫ６を発生する。Ｄ−ＦＦ回路ＤＦＣ７の出力ＤＦＣ７ｏは、Ｄ−ＦＦ回路ＤＦＣ７にクロックＩＣＫＸが入力されるので、信号４ＡＮＤＯ１が「Ｈ」になった次のクロック信号ＣＫＩＮの立ち下がりで、「Ｈ」となる。また、信号４ＡＮＤＯ１が「Ｌ」に戻った次のクロック信号ＣＫＩＮの立ち下がりで、「Ｌ」となる。この出力ＤＦＣ７ｏとクロック信号ＩＣＫＩＮとのＡＮＤ信号をＡＮＤ回路Ａ２２で作ることで得られたクロック信号ＣＬＫ６を出力する。
【０１６９】
ＮＡＮＤ回路ＮＡ２２の２つの入力は、それぞれ信号４ＡＮＤＯ１の反転信号、信号４ＡＮＤＯ２の反転信号となっている。つまりＮＡＮＤ回路ＮＡ２２は、信号４ＡＮＤＯ１と信号４ＡＮＤＯ２のＯＲ回路として働く。このＮＡＮＤ回路ＮＡ２２信号をＤ−ＦＦ回路ＤＦＣ８のデータ入力（Ｄ端子）とし、Ｄ−ＦＦ回路ＤＦＣ８のクロックをクロックＩＣＫＸとしているので、出力ＤＦＣ７ｏと同様に、クロック信号ＣＫＩＮの立ち下がりのタイミングまで遅れた出力ＤＦＣ８ｏが得られる。出力ＤＦＣ８ｏとクロック信号ＩＣＫＩＮとのＡＮＤ信号をＡＮＤ回路Ａ２３で作ることで得られたクロック信号ＣＬＫ５信号を出力する。
【０１７０】
出力ＤＦＣ８ｏをさらにＤ−ＦＦ回路ＤＦＣ９、ＤＦＣ１０でクロック信号ＣＫＩＮの立ち上がり、クロック信号ＣＫＩＮの立ち下がり分遅らせることで、出力ＤＦＣ８ｏをクロック信号ＣＫＩＮのサイクル時間遅らせた出力ＤＦＣ１０ｏを得ることができる。出力ＤＦＣ１０ｏとクロック信号ＩＣＫＩＮとのＡＮＤ信号をＡＮＤ回路Ａ２４で作ることで得られたクロック信号ＣＬＫ４を出力する。以下同様の方法で、クロック信号ＣＬＫ３からクロック信号ＣＬＫ０までを発生することができる。図２０では図を簡単にするためこの部分の回路は省略して図示した。
【０１７１】
次に、図１６に示した動作波形において、サンプリング信号ＳＰＬＣ、電流制御信号ＣＣＲＮＴ信号等まだ説明していない部分について説明する。ＡＤ変換回路１０ａとして使用する場合には、コンパレータ部３のスイッチＳＷ２を開放し、コンパレータＣＭＰ２を停止するので、図８のサンプリング信号ＳＰＬＣは「Ｌ」、電流制御信号ＣＣＲＮＴも「Ｌ」とする。また、図１６に示した比較判定期間で最初の４ビットは容量ＤＡ変換回路ＣＤＡＣ２の入力を変化させて、アナログ入力信号ＶｉｎとＤＡＣ出力の大小関係を判定し、下位の３ビットは、容量ＤＡ変換回路ＣＤＡＣ２のデータが決定された値に固定し、抵抗ＤＡ変換回路ＲＤＡＣ１の入力を変化させてアナログ入力信号Ｖｉｎの値と容量ＤＡ変換回路ＣＤＡＣ２および抵抗ＤＡ変換回路ＲＤＡＣ１の合計値との大小関係を判定する。
【０１７２】
次に、容量ＤＡ変換回路ＣＤＡＣ２について詳しく説明する。
図２１は、容量ＤＡ変換回路の、より詳細な構成を示す回路図である。
ＡＤ変換回路１０ａとしての動作と、コンパレータ回路１０ｂとしての動作を両立させるために容量ＤＡ変換回路ＣＤＡＣ２にはセレクタＳＥＬ３〜ＳＥＬ８が設けられている。
【０１７３】
図２１中、ＮＯＲ回路ＮＯ２ｎ（ｎは整数）は、２入力ＮＯＲ回路を、比較基準電圧ＶＣＲＥＦ［３］〜比較基準電圧ＶＣＲＥＦ［０］は、コンパレータ比較基準電圧レジスタＣＲＥＦＲに設定した比較基準電圧の値の各ビットを、出力ＣＤＡＣＩＮ３〜ＣＤＡＣＩＮ０は、それぞれＳＥＬ８からＳＥＬ５の出力を、ボトムプレートＣ１ＢＯＴ〜Ｃ５ＢＯＴは、それぞれ容量Ｃ１〜Ｃ５のボトムプレートを示している。
【０１７４】
図１６に示す動作波形のように、アナログ信号処理回路１０をＡＤ変換回路１０ａとして動作させる場合、サンプリング信号ＳＰＬをサンプリング期間の間「Ｈ」とする。これにより容量Ｃ１〜Ｃ５のボトムプレートＣ１ＢＯＴ〜Ｃ５ＢＯＴをアナログ入力信号Ｖｉｎの電位に充電する。具体的には、スイッチＳＷ７をサンプリング信号ＳＰＬでＯＮすることにより容量Ｃ１〜Ｃ５のボトムプレートＣ１ＢＯＴ〜Ｃ５ＢＯＴにアナログ入力信号Ｖｉｎの電位を供給する。ＡＤ変換回路１０ａとして使用する場合には、セレクタＳＥＬ３によりサンプリング信号ＳＰＬを選択してスイッチＳＷ７を制御する。
【０１７５】
サンプリング終了後、サンプリング信号ＳＰＬを「Ｌ」にするとスイッチＳＷ７がＯＦＦする。この後容量ＤＡ変換回路ＣＤＡＣ２、抵抗ＤＡ変換回路ＲＤＡＣ１のデジタル入力にしたがって、容量Ｃ１〜Ｃ５のボトムプレートＣ１ＢＯＴ〜Ｃ５ＢＯＴの電位を制御する。サンプリング期間には信号ＣＯＭＰが「Ｌ」となっている。
【０１７６】
ＡＤ変換回路１０ａとして動作する場合には、セレクタＳＥＬ４により信号ＣＯＭＰを選択する。ＮＭＯＳトランジスタＮＭ１５のゲートは、信号ＣＯＭＰが「Ｌ」なのでＯＦＦしている。またＰＭＯＳトランジスタＰＭ９のゲートも「Ｈ」となってＯＦＦしている。ＡＮＤ回路ＮＡ２８〜ＮＡ２１１の各ゲートに信号ＣＯＭＰの「Ｌ」の信号が供給されるので、ＡＮＤ回路ＮＡ２８〜ＮＡ２１１の出力は「Ｈ」となり、これらの出力に接続されるＰＭＯＳトランジスタはＯＦＦしている。ＮＯＲ回路ＮＯ２１〜ＮＯ２４の各ゲートにはインバータＩＮＶ２６により「Ｈ」が供給されるので、その出力に接続されるＮＭＯＳトランジスタのゲートは「Ｌ」となっている。このためＮＭＯＳトランジスタＮＭ１７〜ＮＭＯＳトランジスタＮＭ２０もＯＦＦしている。ＡＤ変換回路１０ａとして使用する場合に制御信号ＣＣＯＭＰは「Ｌ」になっているものとする。
【０１７７】
比較判定期間になると、信号ＣＯＭＰが「Ｈ」になるので、上の説明と逆に、ＰＭＯＳトランジスタＰＭ９、ＮＭＯＳトランジスタＮＭ１５がＯＮし、出力ＲＤＡＯの電位がボトムプレートＣ１ＢＯＴに供給される。比較判定の開始時点では、抵抗ＤＡ変換回路ＲＤＡＣ１の入力は下位側なのですべて「０」となっており、ＧＮＤ電位となっている。
【０１７８】
信号ＣＯＭＰが「Ｈ」になると、ＡＮＤ回路ＮＡ２８〜ＮＡ２１１の各ゲートには信号ＣＯＭＰから「Ｈ」が供給され、またＮＯＲ回路ＮＯ２１〜ＮＯ２４の各ゲートには信号ＣＯＭＰから「Ｌ」が供給される。ＰＭＯＳトランジスタＰＭ１０のゲート電位は出力ＣＤＡＣＩＮ０によって決定され、ＮＭＯＳトランジスタＮＭ１７のゲート電位も出力ＣＤＡＣＩＮ０によって決定されるようになる。上位側から説明すると、セレクタＳＥＬ８で信号ＳＡＲ６を選択し、信号ＳＡＲ６が「Ｈ」だとすると、ＡＮＤ回路ＮＡ２１１の出力は「Ｌ」となり、ＮＯＲ回路ＮＯ２４の出力は「Ｌ」となる。つまり、信号ＳＡＲ６を「Ｈ」とすると、ＰＭＯＳトランジスタＰＭ１３がＯＮし、ボトムプレートＣ５ＢＯＴが比較用電圧Ｖｒｅｆの電位となる。信号ＳＡＲ６が「Ｌ」となると、ＮＭＯＳトランジスタＮＭ２０がＯＮし、ＰＭＯＳトランジスタＰＭ１３はＯＦＦする。つまり、ボトムプレートＣ５ＢＯＴの電位は０Ｖとなる。このように、信号ＳＰＬを「Ｌ」とし、信号ＣＯＭＰを「Ｈ」とすることで、信号ＳＡＲ６〜ＳＡＲ３に従って、ボトムプレートＣ５ＢＯＴ〜Ｃ２ＢＯＴを比較用電圧Ｖｒｅｆあるいは０Ｖとでき、既に説明したような容量ＤＡ変換回路ＣＤＡＣ２の機能を実現することができる。
【０１７９】
コンパレータ回路１０ｂとしての動作時には、サンプリング信号ＳＰＬＣをセレクタＳＥＬ３により選択する。また信号ＣＯＭＰに相当するコンパレータ動作時の制御信号ＣＣＯＭＰをセレクタＳＥＬ４により選択する。また、信号ＳＡＲ６〜ＳＡＲ３の代わりに、比較基準電圧ＶＣＲＥＦで指定した比較基準電圧ＶＣＲＥＦ［３］〜比較基準電圧ＶＣＲＥＦ［０］をセレクタＳＥＬ５〜ＳＥＬ８で選択する。
【０１８０】
制御信号ＣＣＯＭＰの発生方法、サンプリング信号ＳＰＬＣの発生方法については説明しないが、前述した方法により、容易に発生させることができる。
セレクタＳＥＬ３〜ＳＥＬ８に示したようなセレクタ回路で適切に制御信号を選択することで、容量ＤＡ変換回路ＣＤＡＣ２を逐次比較型ＡＤ変換回路の容量ＤＡ変換回路として使用したり、所望のしきい値とアナログ入力信号Ｖｉｎの関係を判定するコンパレータ回路として動作させたりすることが可能となる。
【０１８１】
なお、本実施の形態では、ボトムプレートＣ１ＢＯＴをコンパレータ動作時には０Ｖに固定するために、ＮＭＯＳトランジスタＮＭ１６の制御信号を制御信号ＣＣＯＭＰとして容量Ｃ１を０Ｖとする例を示したが、これに限らず、ＰＭＯＳトランジスタＰＭ９とＮＭＯＳトランジスタＮＭ１５をＯＮして出力ＲＤＡＯを０Ｖに固定してもよい。
【０１８２】
なお、本実施の形態では、コンパレータ動作の起動をソフトウエアで起動する場合について説明したが、例えば、ソフトウエアで起動ビットを設定し、また別個に設けた、起動間隔を設定するレジスタで、一定周期で自動的にアナログ入力信号Ｖｉｎを監視する等の機能を付加するようにしてもよい。これにより、起動ビットが「１」に設定されている期間ずっと自動的に、アナログ入力信号Ｖｉｎを所望のしきい値と比較し、アナログ入力信号Ｖｉｎの電位がしきい値を超えた場合に、割り込み信号ＩＲＱＣＭＰを発生する等の動作が可能となる。
【０１８３】
以上述べたように、本実施の形態のアナログ信号処理回路１０によれば、容量ＤＡ変換回路ＣＤＡＣ２により、電源電圧Ｖｄｄを分圧したしきい値の差電圧を発生することで、抵抗ＤＡ変換回路ＲＤＡＣ１に流れる定常電流を削減することができる。また、従来に比べ、抵抗ＤＡ変換回路ＲＤＡＣ１の占有面積を小さなものとすることができる。また、容量ＤＡ変換回路ＣＤＡＣ２を使用することにより、定常電流は発生しない。従来に比べ、容量ＤＡ変換回路ＣＤＡＣ２を構成する容量が必要になるが、高い精度が必要なければ、それぞれの容量を加工できる限界程度まで小さくしてよいので、その占有面積も従来に比べて小さくすることができる。
【０１８４】
また、しきい値を発生する容量ＤＡ変換回路として、逐次比較型ＡＤＣの容量ＤＡ変換回路ＣＤＡＣ２を使用し、ＡＤ変換回路１０ａとして使用する場合のコンパレータＣＭＰ４とは別に、アナログ入力信号Ｖｉｎとしきい値の関係を判定するための低消費電力のコンパレータＣＭＰ３を設けたことで、容量ＤＡ変換回路ＣＤＡＣ２を、比較基準電圧を発生するコンパレータとして動作させることができるようになる。
【０１８５】
また、ＡＤ変換回路１０ａとして動作するか、コンパレータ回路１０ｂとして動作するかをプログラマが指示するためのビット（コンパレータ動作指定ビットＣＭＰＥ）を含む切り替え制御レジスタＡＤＣＭＰＣＲに値を設定することで、プログラマが、逐次比較型ＡＤ変換回路をＡＤ変換回路として使用するのか、所望のしきい値との比較のためのコンパレータとして使用するのか明示的に指示できるようになる。
【０１８６】
また、コンパレータ回路１０ｂとして動作する場合に、コンパレータ比較基準電圧レジスタＣＲＥＦＲを設けることにより、所望のしきい値をプログラマがプログラムで、指示できるようになる。
【０１８７】
また、コンパレータ回路１０ｂとして使用する場合に、コンパレータの結果により、割り込み信号ＩＲＱＣＭＰを発生し、これにより逐次比較制御回路ＣＳＡＲ１が、ＡＤ変換回路として容量ＤＡ変換回路ＣＤＡＣ２および抵抗ＤＡ変換回路ＲＤＡＣ１、およびコンパレータＣＭＰ３を動作させることにより、割り込み発生をもとに、ＡＤ変換を開始することができるようになる。
【０１８８】
次に、第２の実施の形態のアナログ信号処理回路について説明する。
以下、第２の実施の形態のアナログ信号処理回路について、前述した第１の実施の形態との相違点を中心に説明し、同様の事項については、その説明を省略する。
【０１８９】
図２２は、第２の実施の形態のアナログ信号処理回路を示す回路図である。
第２の実施の形態のアナログ信号処理回路２０は、アナログ信号処理回路１０のＡＤ変換回路１０ａに対応するＡＤ変換回路２０ａとしての動作およびコンパレータ回路１０ｂに対応するコンパレータ回路２０ｂとしての動作に加えて、抵抗ＤＡ変換回路ＲＤＡＣ１を使用せず、容量ＤＡ変換回路ＣＤＡＣ２だけを使用した４ビット逐次比較型ＡＤ変換回路（以下、「ＡＤ変換回路２０ｃ」と言う」として動作する点が、アナログ信号処理回路１０と異なっている。
【０１９０】
さらに、第２の実施の形態では、このＡＤ変換回路２０ｃを用いて、アナログ入力信号Ｖｉｎを、与えられる２つのしきい値電圧と比較し、その比較結果により割り込み信号ＩＲＱＣＭＰを発生させるウインドウコンパレータとして動作させる場合についても説明する。
【０１９１】
アナログ信号処理回路２０は、割り込み制御回路ＣＩＲ１の代わりに割り込み制御回路ＣＩＲ２を有し、逐次比較制御回路ＣＳＡＲ１の代わりに逐次比較制御回路ＣＳＡＲ３を有している。
【０１９２】
割り込み制御回路ＣＩＲ２は、出力ＣＯＵＴ３に加えて、逐次比較制御回路ＣＳＡＲ３のＡＤ変換結果Ｄ［６：０］の上位4ビットＤ［６：３］に応じて割り込み信号ＩＲＱＣＭＰを発生する。
【０１９３】
逐次比較制御回路ＣＳＡＲ３には、出力ＣＯＵＴに加え、出力ＣＯＵＴ３が入力されている。
割り込み制御回路ＣＩＲ２に入力される制御信号は、ＡＤＣコンパレータ切り替え制御レジスタとＡＤＣ制御レジスタとに基づいて決定される。
【０１９４】
図２３は、ＡＤＣ制御レジスタを示す図である。
ＡＤＣ制御レジスタＡＤＣＣＲは、例えばアドレスが「０００ＦＦＤ」であり、ＡＤ変換回路２０ａとしての動作と、ＡＤ変換回路２０ｃとしての動作の切り替えのために設けられている。
【０１９５】
図２３中左からＷコンパレータ動作指定ビットＷＣＭＰＥ、Ｗコンパレータ起動ビットＷＣＭＰＳ、ウインドウ選択ビットＷＩＮＳ、ＷフラグビットＷＣＭＰＦ、Ｗ割り込み許可ビットＷＣＭＰＩＥおよびＡＤＣ分解能指定ビットＡＤＲＥＳ０が入力される。それ以外のビットは空きビットとなっている。
【０１９６】
Ｗコンパレータ動作指定ビットＷＣＭＰＥは、ウインドウコンパレータとして動作させるか否かを指定するビットである。
Ｗコンパレータ起動ビットＷＣＭＰＳは、ウインドウコンパレータ動作の起動を指定するビットである。
【０１９７】
ウインドウ選択ビットＷＩＮＳは、ＡＤ変換回路２０ｃをウインドウコンパレータとして動作させる場合のウインドウとなるしきい値を選択するビットである。
ＷフラグビットＷＣＭＰＦは、ウインドウコンパレータの結果が指定条件に一致したことを示すビットである。
【０１９８】
Ｗ割り込み許可ビットＷＣＭＰＩＥは、ウインドウコンパレータの判定結果により割り込みを発生する場合の許可ビットである。
ＡＤＣ分解能指定ビットＡＤＲＥＳ０は、ＡＤＣの分解能を指定するビットである。これらの詳しい内容は後述する。
【０１９９】
アナログ信号処理回路２０の動作の概要をまず説明する。
アナログ信号処理回路２０は、ＡＤ変換回路２０ｃとして動作する際には、４ビットの変換結果を、設定された２つのしきい値と比較し、その比較結果により割り込み信号ＩＲＱＣＭＰを発生する。割り込み信号ＩＲＱＣＭＰにより割り込みプログラムに制御が移ると、そのプログラム中で、ＡＤ変換回路２０ａとして動作し、アナログ入力信号ＶｉｎをＡＤ変換する。
【０２００】
次に、第２の実施の形態のアナログ信号処理回路２０の動作パターンについて説明する。
図２４は、第２の実施の形態のアナログ信号処理回路の動作パターンを示す図（表）である。
【０２０１】
図２４は、コンパレータ動作指定ビットＣＭＰＥの値、ＡＤＣ分解能指定ビットＡＤＲＥＳ０の値によるアナログ信号処理回路２０のＡＤ分解能、抵抗ＤＡＣ（抵抗ＤＡ変換回路ＲＤＡＣ１）の使用の有無、容量ＤＡＣ（容量ＤＡ変換回路ＣＤＡＣ２）の使用の有無、コンパレータＣＭＰ２の使用の有無、コンパレータＣＭＰ３の使用の有無、比較基準電圧ＶＣＲＥＦとアナログ入力信号Ｖｉｎの比較の有無の関係をまとめている。
【０２０２】
コンパレータ動作指定ビットＣＭＰＥが「０」の場合、アナログ信号処理回路２０はＡＤ変換回路２０ａとして動作する。ＡＤＣ分解能指定ビットＡＤＲＥＳ０は、ＡＤ分解能を指定するビットとして働き、ＡＤＣ分解能指定ビットＡＤＲＥＳ０が「１」の場合、ＡＤ分解能は７ビットとなる。抵抗ＤＡ変換回路ＲＤＡＣ１、容量ＤＡ変換回路ＣＤＡＣ２ともに使用し、コンパレータＣＭＰ２は使用しない。コンパレータＣＭＰ３は使用する。比較基準電圧ＶＣＲＥＦとの比較はしない。
【０２０３】
コンパレータ動作指定ビットＣＭＰＥが「０」、ＡＤＣ分解能指定ビットＡＤＲＥＳ０が「０」の場合、アナログ信号処理回路２０は、ＡＤ変換回路２０ｃとして動作する。ＡＤ分解能は４ビットとなる。抵抗ＤＡ変換回路ＲＤＡＣ１は、低電力化のために使用しない。容量ＤＡ変換回路ＣＤＡＣ２は、使用する。コンパレータＣＭＰ２は低電力化のために４ビットＡＤ変換回路のコンパレータとして使用する。コンパレータＣＭＰ３は使用しない。比較基準電圧ＶＣＲＥＦとの比較はしない。
【０２０４】
コンパレータ動作指定ビットＣＭＰＥが「１」の場合、アナログ信号処理回路２０はコンパレータ回路２０ｂとして動作する。抵抗ＤＡ変換回路ＲＤＡＣ１は使用しない。容量ＤＡ変換回路ＣＤＡＣ２は使用し、コンパレータＣＭＰ２は使用する。コンパレータＣＭＰ３は使用しない。比較基準電圧ＶＣＲＥＦとの比較を実行する。
【０２０５】
図２５は、第２の実施の形態のアナログ信号処理回路をＡＤ変換回路として動作させるときの、動作波形例を示す図である。
クロック信号ＣＫＩＮの４サイクル分がサンプリング期間となっている。サンプリング期間の後４ビットの上位変換データを容量ＤＡ変換回路ＣＤＡＣ２で決定し、さらに下位３ビットの変換データを抵抗ＤＡ変換回路ＲＤＡＣ１で決定する。サンプリング信号ＳＰＬＣは「Ｌ」、コンパレータＣＭＰ２の電流制御信号ＣＣＲＮＴは「Ｌ」とする。制御信号ＥＮＸは、アナログ信号処理回路１０と同様に、サンプリング期間および比較期間「Ｌ」としてコンパレータＣＭＰ３を動作させる。
【０２０６】
次に、アナログ信号処理回路２０が、コンパレータ回路２０ｂとして動作する場合について説明する。
図２６は、第２の実施の形態のアナログ信号処理回路を、コンパレータ回路として動作させる場合の動作波形例を示す図である。
【０２０７】
クロック信号ＣＫＩＮの３サイクル分、サンプリング信号ＳＰＬＣを「Ｈ」としてアナログ入力信号Ｖｉｎをサンプリングし、その後コンパレータＣＭＰ２で比較判定を行う。また、電流制御信号ＣＣＲＮＴをサンプリング期間と比較判定期間の間「Ｈ」とし、コンパレータＣＭＰ２に電流を供給する。コンパレータＣＭＰ３は使用しないので、サンプリング信号ＳＰＬは「Ｌ」、制御信号ＥＮＸは「Ｈ」とする。
【０２０８】
図２７は、第２の実施の形態のアナログ信号処理回路を、ウインドウコンパレータとして動作させる場合の動作波形例を示す図である。
クロック信号ＣＫＩＮの４サイクル分、サンプリング信号ＳＰＬＣを「Ｈ」としてアナログ入力信号Ｖｉｎをサンプリングし、その後コンパレータＣＭＰ２で比較判定を行う。
【０２０９】
また、電流制御信号ＣＣＲＮＴをサンプリング期間と比較判定期間の間「Ｈ」とし、コンパレータＣＭＰ２に電流を供給する。コンパレータＣＭＰ３は使用しないので、サンプリング信号ＳＰＬは「Ｌ」、制御信号ＥＮＸは「Ｈ」とする。比較判定期間は４ビットを決定する期間として示した。
【０２１０】
図２８は、第２の実施の形態のアナログ信号処理回路を、ウインドウコンパレータとして動作させる場合に関係する主要部分を抜き出して示す図である。
ウインドウコンパレータ比較基準電圧レジスタＷＣＲＥＦＲは、ウインドウコンパレータとして使用するときに２つのしきい値を設定するためのレジスタであり、しきい値電圧ＶＷＣＲＥＦ１としきい値電圧ＶＷＣＲＥＦ２は、それぞれウインドウコンパレータ比較基準電圧レジスタＷＣＲＥＦＲに設定した２つのしきい値の値を示している（ＶＷＣＲＥＦ１＜ＶＷＣＲＥＦ２の関係があるものとする）。
【０２１１】
なお、ウインドウコンパレータ比較基準電圧レジスタＷＣＲＥＦＲのアドレスは「０００ＦＦＣ」として示した。
割り込み制御回路ＣＩＲ２は、しきい値電圧ＶＷＣＲＥＦ１およびしきい値電圧ＶＷＣＲＥＦ２とアナログ入力信号Ｖｉｎとをそれぞれ比較して割り込み信号ＩＲＱＣＭＰを発生する。
【０２１２】
図２９は、第２の実施の形態のアナログ信号処理回路をウインドウコンパレータとして動作させる場合の動作概略を示す図（表）である。
Ｗコンパレータ動作指定ビットＷＣＭＰＥを「１」とし、ＡＤＣ分解能指定ビットＡＤＲＥＳ０を「０」とすることで、アナログ信号処理回路２０が、ウインドウコンパレータとして動作する。
【０２１３】
Ｗコンパレータ起動ビットＷＣＭＰＳを「１」とすることで、コンパレータＣＭＰ２、容量ＤＡ変換回路ＣＤＡＣ２が、ウインドウコンパレータとしての動作を開始する。
ウインドウ選択ビットＷＩＮＳは、しきい値電圧ＶＷＣＲＥＦ１およびしきい値電圧ＶＷＣＲＥＦ２とアナログ入力信号Ｖｉｎとをそれぞれ比較して割り込み信号ＩＲＱＣＭＰを発生する条件を規定する。ウインドウ選択ビットＷＩＮＳが「０」の場合、アナログ入力信号Ｖｉｎがしきい値電圧ＶＷＣＲＥＦ１より小さい、またはしきい値電圧ＶＷＣＲＥＦ２より高い場合に割り込み信号を発生し、ウインドウ選択ビットＷＩＮＳが「１」の場合、アナログ入力信号Ｖｉｎが、しきい値電圧ＶＷＣＲＥＦ１より大きく、しきい値電圧ＶＷＣＲＥＦ２より小さい場合に割り込み信号ＩＲＱＣＭＰを発生する。
【０２１４】
ＷフラグビットＷＣＭＰＦは、コンパレータＣＭＰ２での比較結果がウインドウ選択ビットＷＩＮＳで設定した条件に一致した場合に「１」にセットされる。
Ｗ割り込み許可ビットＷＣＭＰＩＥは、ＷフラグビットＷＣＭＰＦが「１」にセットされたときに、割り込みを発生することを許可する。
【０２１５】
図２９に示す表の項目を上から順番に説明する。１番上と２番目の条件では、アナログ入力信号Ｖｉｎが、しきい値電圧ＶＷＣＲＥＦ１より小さく、ウインドウ選択ビットＷＩＮＳが「０」になっている。ウインドウ選択ビットＷＩＮＳが「０」なので、ＷフラグビットＷＣＭＰＦが「１」となる。Ｗ割り込み許可ビットＷＣＭＰＩＥが「０」の場合、割り込み信号ＩＲＱＣＭＰは発生されず、Ｗ割り込み許可ビットＷＣＭＰＩＥが「１」の場合、割り込み信号ＩＲＱＣＭＰが発生される。
【０２１６】
３番目と４番目の条件では、アナログ入力信号Ｖｉｎが、第１のしきい値ＶＷＣＲＥＦ１より小さく、ウインドウ選択ビットＷＩＮＳが「１」、となっている。ウインドウ選択ビットＷＩＮＳが「１」なので、ＷフラグビットＷＣＭＰＦが「０」となる。ＷフラグビットＷＣＭＰＦが「０」なので、割り込み信号ＩＲＱＣＭＰは発生されない。
【０２１７】
５番目と６番目の条件では、アナログ入力信号Ｖｉｎが第１のしきい値ＶＷＣＲＥＦ１より大きく、かつ、第２のしきい値ＶＷＣＲＥＦ２より小さい。ウインドウ選択ビットＷＩＮＳは「０」、となっている。ウインドウ選択ビットＷＩＮＳが「０」なので、ＷフラグビットＷＣＭＰＦが「０」となる。ＷフラグビットＷＣＭＰＦが「０」なので、割り込み信号ＩＲＱＣＭＰは発生されない。
【０２１８】
７番目と８番目の条件では、アナログ入力信号Ｖｉｎが第１のしきい値ＶＷＣＲＥＦ１より大きく、かつ、第２のしきい値ＶＷＣＲＥＦ２より小さい。ウインドウ選択ビットＷＩＮＳは「１」、となっている。ウインドウ選択ビットＷＩＮＳが「１」なので、ＷフラグビットＷＣＭＰＦが「１」となる。ＷフラグビットＷＣＭＰＦが「１」なので、Ｗ割り込み許可ビットＷＣＭＰＩＥが「０」の場合、割り込み信号ＩＲＱＣＭＰは発生されず、Ｗ割り込み許可ビットＷＣＭＰＩＥが「１」の場合、割り込み信号ＩＲＱＣＭＰが発生される。
【０２１９】
９番目と１０番目の条件では、アナログ入力信号Ｖｉｎが第２のしきい値ＶＷＣＲＥＦ２より大きく、ウインドウ選択ビットＷＩＮＳが「０」、となっている。ウインドウ選択ビットＷＩＮＳが０なので、ＷフラグビットＷＣＭＰＦが「１」となる。Ｗ割り込み許可ビットＷＣＭＰＩＥが「０」の場合、割り込み信号ＩＲＱＣＭＰは発生されず、Ｗ割り込み許可ビットＷＣＭＰＩＥが「１」の場合、割り込み信号ＩＲＱＣＭＰが発生される。
【０２２０】
１１番目と１２番目の条件では、アナログ入力信号Ｖｉｎが第２のしきい値ＶＷＣＲＥＦ２より大きく、ウインドウ選択ビットＷＩＮＳが「１」、となっている。ウインドウ選択ビットＷＩＮＳが「１」なので、ＷフラグビットＷＣＭＰＦが「０」となる。ＷフラグビットＷＣＭＰＦが０なので、割り込み信号ＩＲＱＣＭＰは発生されない。
【０２２１】
以上説明したように、レジスタの各ビットの設定で、ウインドウコンパレータとしての動作を規定でき、これにより割り込みを発生して、割り込みプログラム中で、ＡＤ変換回路を起動する動作が可能となる。
【０２２２】
この第２の実施の形態のアナログ信号処理回路２０によれば、第１の実施の形態のアナログ信号処理回路１０と同様の効果が得られる。
そして、第２の実施の形態のアナログ信号処理回路２０によれば、ＡＤＣ分解能指定ビットＡＤＲＥＳ０（ＡＤ変換回路の分解能を指定するビット）を設け、２つのしきい値電圧ＶＷＣＲＥＦ１、ＶＷＣＲＥＦ２を格納するウインドウコンパレータ比較基準電圧レジスタＷＣＲＥＦＲを設け、逐次比較制御回路ＣＳＡＲ３により、例えば、容量ＤＡ変換回路ＣＤＡＣ２および抵抗ＤＡ変換回路ＲＤＡＣ１を使用した７ビットＡＤ変換回路２０ａとしての制御に加え、容量ＤＡ変換回路ＣＤＡＣ２だけを使用したＡＤ変換回路２０ｃとしても制御できるようにすることで、コンパレータＣＭＰ３と容量ＤＡ変換回路ＣＤＡＣ２とを組み合わせた低分解能（４ビット）のＡＤ変換回路２０ｃとして動作させることが可能となる。
【０２２３】
次に、アナログ信号処理回路２０の動作概略をより実際的な分解能に変更した場合について説明する。
図３０は、他のアナログ信号処理回路の制御例を示す図である。
【０２２４】
図２５に示した制御例では、説明を簡単にするために、容量ＤＡ変換回路ＣＤＡＣ２を４ビット、抵抗ＤＡ変換回路ＲＤＡＣ１を３ビットとして説明したが、一般的なＭＣＵに搭載される逐次比較型ＡＤＣの分解能は１０ビット程度が一般的である。このような場合には、以下の動作を行わせることが可能である。
【０２２５】
ＭＣＵではメモリのアドレスはバイト単位で割り当てられることが多いので、ＡＤ変換回路の分解能は１０ビットと８ビットを切り替えられるような仕様とすると都合がよい場合が多い。１０ビットの分解能を実現するために、容量ＤＡ変換回路の分解能を５ビット、抵抗ＤＡ変換回路の分解能を５ビットとして、ＡＤ変換回路の分解能としては、１０ビット、８ビット、５ビットを選択できるように、本発明の考え方をもとに、容易に変更できる。
【０２２６】
図３０では、ＡＤ分解能の指定のために、ＡＤＣ分解能指定ビットＡＤＲＥＳ１を追加する例を示している。
図３０は、ＡＤＣ分解能指定ビットＡＤＲＥＳ１、ＡＤＲＥＳ０の値、コンパレータ動作指定ビットＣＭＰＥの値、ＡＤ分解能、抵抗ＤＡＣ（抵抗ＤＡ変換回路）の使用の有無、容量ＤＡＣ（容量ＤＡ変換回路）の使用の有無、第１のＣＭＰ（コンパレータＣＭＰ２に対応）の使用の有無、第２のＣＭＰ（コンパレータＣＭＰ３に対応）の使用の有無、比較基準電圧ＶＣＲＥＦとアナログ入力信号Ｖｉｎを比較するか否かの関係をまとめている。
【０２２７】
コンパレータ動作指定ビットＣＭＰＥが「０」の場合、ＡＤ変換回路として動作する。ＡＤＣ分解能指定ビットＡＤＲＥＳ１、ＡＤＲＥＳ０は、ＡＤ分解能を指定するビットとして働き、ＡＤＣ分解能指定ビットＡＤＲＥＳ１が「１」、ＡＤＣ分解能指定ビットＡＤＲＥＳ０が「１」の場合、ＡＤ分解能は１０ビットとなる。このとき、抵抗ＤＡ変換回路、容量ＤＡ変換回路ともに使用し、第１のＣＭＰはコンパレータとして動作させるときのための回路なので使用しない。第２のＣＭＰは使用する。比較基準電圧ＶＣＲＥＦとの比較はしない。
【０２２８】
コンパレータ動作指定ビットＣＭＰＥが「０」、ＡＤＣ分解能指定ビットＡＤＲＥＳ１が「１」、ＡＤＣ分解能指定ビットＡＤＲＥＳ０が「０」の場合、ＡＤ変換回路として動作する。ＡＤ分解能は８ビットとなる。抵抗ＤＡ変換回路、容量ＤＡ変換回路ともに使用し、第１のＣＭＰは使用しない。第２のＣＭＰは使用する。比較基準電圧ＶＣＲＥＦとの比較はしない。
【０２２９】
コンパレータ動作指定ビットＣＭＰＥが「０」、ＡＤＣ分解能指定ビットＡＤＲＥＳ１が「０」の場合、ＡＤ変換回路として動作する。ＡＤ分解能は５ビットとなる。抵抗ＤＡ変換回路は、低電力化のために使用しない。容量ＤＡ変換回路は使用する。第１のＣＭＰは低電力化のために５ビットＡＤ変換回路のコンパレータとして使用する。第２のＣＭＰは１０ビットあるいは８ビットＡＤ変換動作のためのコンパレータなので低電力化のために使用しない。比較基準電圧ＶＣＲＥＦとの比較はしない。
【０２３０】
コンパレータ動作指定ビットＣＭＰＥが「１」の場合、コンパレータ回路として動作する。抵抗ＤＡ変換回路は、低電力化のために使用しない。容量ＤＡ変換回路は使用し、第１のＣＭＰは使用する。第２のＣＭＰは使用しない。比較基準電圧ＶＣＲＥＦとの比較を実行する。
【０２３１】
図３０に示したようにアナログ信号処理回路を制御することで、アナログ信号処理回路に対して分解能をよりきめ細かく指定できるようになる。また、図３０では、容量ＤＡ変換回路だけを使用するウインドウコンパレータのための逐次比較型ＡＤ動作の分解能を５ビット、容量ＤＡ変換回路の分解能を５ビットとして示したが、本発明はこれに限らず、ウインドウコンパレータ動作時の分解能は容量ＤＡ変換回路が５ビットの構成であっても、４ビットとして動作させることが可能で、そのように制御回路を構成することが望ましい場合には、容量ＤＡ変換回路の分解能以下の任意の分解能に設定できる。
【０２３２】
以上、本発明の集積回路を、図示の実施の形態に基づいて説明したが、本発明はこれに限定されるものではなく、各部の構成は、同様の機能を有する任意の構成のものに置換することができる。また、本発明に、他の任意の構成物や工程が付加されていてもよい。
【０２３３】
また、本発明は、前述した各実施の形態のうちの、任意の２以上の構成（特徴）を組み合わせたものであってもよい。
以下、前述した実施の形態の特徴を簡単に再度述べておく。
【０２３４】
図１に示すアナログ信号処理回路１は、アナログ入力信号Ｖｉｎと比較するためのしきい値を、容量ＤＡ変換回路ＣＤＡＣ１を用いて発生する。容量ＤＡ変換回路ＣＤＡＣ１により、電源電圧Ｖｄｄを分圧したしきい値の差電圧を発生して、このしきい値とアナログ入力信号Ｖｉｎの大小関係を、コンパレータＣＭＰ２により判定し、この判定結果に基づいてＡＤ変換回路ＡＤＣ１を起動する。
【０２３５】
図２に示すアナログ信号処理回路１０は、しきい値を発生する容量ＤＡ変換回路として、容量ＤＡ変換回路ＣＤＡＣ２を使用し、ＡＤ変換回路１０ａとして使用する場合のコンパレータ（コンパレータＣＭＰ３）とは別に、アナログ入力信号Ｖｉｎとしきい値の関係を判定するための低消費電力のコンパレータ（コンパレータＣＭＰ２）を設けた。ＡＤ変換回路１０ａとして使用するか、コンパレータ回路１０ｂとして使用するかをプログラマが指示するためのコンパレータ動作指定ビットＣＭＰＥを含むＡＤ変換回路１０ａ、コンパレータ回路１０ｂの動作切り替え制御のためのレジスタＡＤコンパレータＣＭＰＣＲを設ける。コンパレータ回路１０ｂとして使用する場合に所望のしきい値をプログラマが指示するための比較基準電圧ＶＣＲＥＦを示す値を格納するコンパレータ比較基準電圧レジスタＣＲＥＦＲを設ける。コンパレータ回路１０ｂとして使用する場合に、コンパレータ部３の結果により、割り込み信号ＩＲＱＣＭＰを発生し、これによりＡＤ変換回路１０ａとして容量ＤＡ変換回路ＣＤＡＣ２、抵抗ＤＡ変換回路ＲＤＡＣ１およびコンパレータＣＭＰ３を動作させる。
【０２３６】
アナログ信号処理回路２０は、アナログ信号処理回路１０に加えて、ＡＤ変換回路の分解能を指定するＡＤＣ分解能指定ビットＡＤＲＥＳ０を設け、２つのしきい値電圧ＶＷＣＲＥＦ１、ＶＷＣＲＥＦ２を格納するウインドウコンパレータ比較基準電圧レジスタＷＣＲＥＦＲを設ける。逐次比較制御回路ＣＳＡＲ３により、例えば、容量ＤＡ変換回路、抵抗ＤＡ変換回路の両方を使用した（例えば）７ビットＡＤ変換回路２０ａとしての制御に加え、容量ＤＡ変換回路ＣＤＡＣ２だけを使用したＡＤ変換回路２０ｃとしても制御できるようにする。容量ＤＡ変換回路ＣＤＡＣ２だけを使用したＡＤ変換回路２０ｃとして容量ＤＡ変換回路ＣＤＡＣ２、コンパレータＣＭＰ３、逐次比較制御回路ＣＳＡＲ３を動作させ、ＡＤ変換結果を２つのしきい値電圧ＶＷＣＲＥＦ１、ＶＷＣＲＥＦ２と比較することで、ウインドウコンパレータとして動作させる。ウインドウコンパレータの結果により、割り込み信号ＩＲＱＣＭＰを発生し、必要であれば、アナログ信号処理回路２０を、７ビットＡＤ変換回路２０ａとして動作させる。
【図面の簡単な説明】
【０２３７】
【図１】本発明の概要を示す図である。
【図２】第１の実施の形態のアナログ信号処理回路を示す図である。
【図３】アナログ信号処理回路の動作を示すフローチャートである。
【図４】割り込みプログラムの処理を示すフローチャートである。
【図５】切り替え制御レジスタを示す図である。
【図６】コンパレータ比較基準電圧レジスタを示す図である。
【図７】コンパレータ動作指定ビットの値によるアナログ信号処理回路の動作を示す図（表）である。
【図８】コンパレータ回路の構成を示す回路図である。
【図９】アナログ信号処理回路をＡＤ変換回路として動作する場合の動作に関係する主要部分を抜き出して示す図である。
【図１０】アナログ信号処理回路がＡＤ変換回路として動作する場合の動作波形例を示す図である。
【図１１】アナログ信号処理回路がコンパレータ回路として動作する場合に動作に関係する主要部分を抜き出して示す図である。
【図１２】アナログ信号処理回路がコンパレータとして動作する場合の動作概略をまとめた図（表）である。
【図１３】アナログ信号処理回路がコンパレータとして動作しているときの動作波形の一例を示す図である。
【図１４】逐次比較制御回路の回路構成を示す図である。
【図１５】制御回路の回路構成を示す図である。
【図１６】制御回路の動作波形を示す図である。
【図１７】制御回路の動作波形を示す図である。
【図１８】信号生成回路を示す図である。
【図１９】４ＡＮＤ回路の回路構成を示す図である。
【図２０】クロック生成回路の回路構成を示す図である。
【図２１】容量ＤＡ変換回路の、より詳細な構成を示す回路図である。
【図２２】第２の実施の形態のアナログ信号処理回路を示す回路図である。
【図２３】ＡＤＣ制御レジスタを示す図である。
【図２４】第２の実施の形態のアナログ信号処理回路の動作パターンを示す図（表）である。
【図２５】第２の実施の形態のアナログ信号処理回路をＡＤ変換回路として動作させるときの、動作波形例を示す図である。
【図２６】第２の実施の形態のアナログ信号処理回路を、コンパレータ回路として動作させる場合の動作波形例を示す図である。
【図２７】第２の実施の形態のアナログ信号処理回路を、ウインドウコンパレータとして動作させる場合の動作波形例を示す図である。
【図２８】第２の実施の形態のアナログ信号処理回路を、ウインドウコンパレータとして動作させる場合に関係する主要部分を抜き出して示す図である。
【図２９】第２の実施の形態のアナログ信号処理回路をウインドウコンパレータとして動作させる場合の動作概略を示す図（表）である。
【図３０】他のアナログ信号処理回路の制御例を示す図である。
【図３１】従来のアナログ信号処理回路を示す図である。
【図３２】従来のアナログ信号処理回路の動作の一例を示す図である。
【図３３】従来のアナログ信号処理回路の動作の他の例を示す図である。
【図３４】図３１に示すＡＤ変換回路の一例を示す図である。
【符号の説明】
【０２３８】
１、１０、２０  アナログ信号処理回路
２、３  コンパレータ部
１０ａ、２０ａ、２０ｃ  ＡＤ変換回路
１０ｂ、２０ｂ  コンパレータ回路
２１  制御回路
２２  信号生成回路
２２ａ  カウンタ回路
２３  ４ＡＮＤ回路
２４  クロック生成回路
ＡＤＣ１  ＡＤ変換回路
ＣＩＲ１、ＣＩＲ２  制御回路
ＣＤＡＣ１、ＣＤＡＣ２  容量ＤＡ変換回路
ＣＭＰ２、ＣＭＰ３  コンパレータ
ＣＳＡＲ１、ＣＳＡＲ３  逐次比較制御回路
ＲＤＡＣ１  抵抗ＤＡ変換回路
【図１】
2008252808.tif 000003
【図２】
2008252808.tif 000004
【図３】
2008252808.tif 000005
【図４】
2008252808.tif 000006
【図５】
2008252808.tif 000007
【図６】
2008252808.tif 000008
【図７】
2008252808.tif 000009
【図８】
2008252808.tif 000010
【図９】
2008252808.tif 000011
【図１０】
2008252808.tif 000012
【図１１】
2008252808.tif 000013
【図１２】
2008252808.tif 000014
【図１３】
2008252808.tif 000015
【図１４】
2008252808.tif 000016
【図１５】
2008252808.tif 000017
【図１６】
2008252808.tif 000018
【図１７】
2008252808.tif 000019
【図１８】
2008252808.tif 000020
【図１９】
2008252808.tif 000021
【図２０】
2008252808.tif 000022
【図２１】
2008252808.tif 000023
【図２２】
2008252808.tif 000024
【図２３】
2008252808.tif 000025
【図２４】
2008252808.tif 000026
【図２５】
2008252808.tif 000027
【図２６】
2008252808.tif 000028
【図２７】
2008252808.tif 000029
【図２８】
2008252808.tif 000030
【図２９】
2008252808.tif 000031
【図３０】
2008252808.tif 000032
【図３１】
2008252808.tif 000033
【図３２】
2008252808.tif 000034
【図３３】
2008252808.tif 000035
【図３４】
2008252808.tif 000036