(57)【要約】      （修正有）【課題】温度サイクルの良好なボードレベル信頼性も提供する良好なＣＴＥ性能と収縮寸法を備える半導体装置パッケージを提供する。【解決手段】予め形成されたダイス受容空洞１０５、及び上面内に形成された端子接触金属パッド１１２を備える基板１０２を備え、少なくとも第１ダイス１０４はダイス受容空洞内に設置され、第１誘導層１１０は、第１ダイスと基板上と、第１ダイスと基板との間の間隙へ形成され、それらの間で熱機械応力を吸収する。第１再配分層（ＲＤＬ）１１４は第１誘電層上に形成され、第１ダイスへ結合される。第２誘電層１１６は第１ＲＤＬ上に形成され、第２ダイス１２０は第２誘電層上に設置され、そしてその上で貫通孔１２６を有するコアーペースト１２４により囲まれる。第２再配分層（ＲＤＬ）１２８はコアーペースト上に形成され、貫通孔を充填する。第３誘電層１３０は第２ＲＤＬ上に形成されている。【選択図】図１
2008252087.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも予め形成されたダイス受容空洞と、前記基板の上面内に形成された端子接触パッドと、を備える基板；
前記ダイス受容空洞内に設置された少なくとも第１ダイス；
前記第１ダイス上および前記基板上に形成され、そしてそれらの間の熱機械応力を吸収するため、前記第１ダイスと前記基板との間の間隙を再充填する第１誘電層；
前記第１誘電層上に形成され、そして前記第１ダイスに結合された第１再配分層（RDL）；
前記第１RDL上に形成された少なくとも第２誘電層；
前記第２誘電層上に設置され、そしてその上に貫通孔を有するコアーペーストにより囲まれた第２ダイス；
前記貫通孔を充填するため前記コアーペースト上に形成された第２再配分層（RDL）；および
前記第２RDL上に形成された第３誘電層；
を備える半導体装置パッケージ構造であって、
前記第１ダイスと前記第２ダイスは、夫々前記貫通孔により互いに電気接続するため、前記第１RDLおよび前記第２RDLに結合された複数のパッドを有することを特徴とする構造。
【請求項２】
前記第１RDLと前記第２RDLを介して前記第１ダイスと前記第２ダイスに結合された接触金属を更に備える、請求項１に記載の構造。
【請求項３】
前記基板の下面上に形成されたカバー層を更に備える、請求項１に記載の構造。
【請求項４】
前記接触金属上に形成された複数のはんだ隆起を更に備える、請求項１に記載の構造。
【請求項５】
前記第１ダイスと前記基板との間に形成された第１ダイス取り付け材料を更に備える、請求項１に記載の構造。
【請求項６】
前記第２ダイスと前記第２誘電層との間に形成された第２ダイス取り付け材料を更に備える、請求項１に記載の構造。
【請求項７】
前記第１RDLと前記第２RDL内にスパッタリングされたシード金属層を更に備える、請求項１に記載の構造。
【請求項８】
少なくとも予め形成されたダイス受容空洞と、そして前記基板上面内に形成された端子接触パッドと、を備える基板の提供；
前記ダイス再配分ツールは前記基板を接着するため、前記ダイス再配分ツールの周辺領域に接着材料を含み、所望ピッチを備えるダイス再配分ツール上に少なくとも第１ダイスを再配分するため、ピックアンドプレース微調整システムの使用；
前記第１ダイス裏側上への取り付け材料の取り付け；
前記ダイス裏側上への前記基板の結合、および硬化、次に前記基板からの前記ダイス再配分ツールの分離；
前記第１ダイスと前記基板上への第１誘電層のコーティング、それに続く真空処理の実施；
前記第１誘電層上への第１再配分層（RDL）の形成、および前記第１ダイスへの結合；
前記第１RDLをカバーするための第２誘電層の形成；
貫通孔を有するコアーペーストによりカバーされた前記第２誘電層上への第２ダイスの取り付け；
前記第２ダイスを結合し、そして前記第１RDLへ電気接続するため、前記貫通孔を充填するための第２再配分層（RDL）の形成；及び
前記第２RDL上への第３誘電層の形成；
からなる、半導体装置パッケージの形成方法であって、
前記第１ダイスと前記第２ダイスは、夫々前記貫通孔により互いに電気接続された前記第１RDLと前記第２RDLに結合された複数のパッドを有することを特徴とする方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置パッケージ、特に良いＣＴＥマッチングを備える半導体装置マルチチップパッケージ構造及びその方法に関し、マルチチップパッケージ構造は、処理を単純化し、処理中のダイス移動と曲がりの問題を回避することができる。
【背景技術】
【０００２】
【特許文献１】米国特許出願番号２００５／２４０９３
【０００３】
近年、最先端技術電子機器製造工業はより機能満載の人間化された電子機器製品を販売している。半導体技術の急速な発展は半導体パッケージの寸法削減、マルチピンの採用、細いピッチの採用、電子部品の小型化等の急速な発展に至っている。ウエハレベルパッケージの目的と利点は製造経費の削減、及び良いＳＮＲ（即ちＳ／N比）を得るより短い伝導線経路の使用による浮遊キャパシタンス及び浮遊インダクタンスにより引き起こされる効果の抑制を含む。
【０００４】
半導体装置分野において、装置密度は増加し、そして装置寸法は絶えず減少する。このような高密度装置におけるパッケージ化又は相互接続技術への要求は上記の状況に合うように増加する。従来、フリップチップ取り付け法において、はんだ隆起の列はダイス表面上に形成される。はんだ隆起の形成は、はんだ隆起の所望パターンを生成するため、はんだマスクによるはんだ複合材料を使用して行われる。チップパッケージの機能は、出力配分、信号配分、熱放散、保護そして支持等を含む。半導体がより複雑になると、例えばリードフレームパッケージ、柔軟性パッケージ、剛性パッケージ技術のような従来のパッケージ技術はチップ上の高密度素子を備えるより小さいチップの製造への要求に合致しない。
【０００５】
製造法において、ウエハレベルチップスケールパッケージ（ＷＬＣＳＰ）は進歩したパッケージ化技術で、これによりダイスを製造し、ウエハ上で試験し、次に表面搭載線に組み立てるため、ダイシングにより単品化される。従来のパッケージ技術はウエハ上のダイスを夫々のダイスに分割し、次にダイスを夫々パッケージ化し、従って、これらの技術は製造プロセスにとって時間のかかることである。チップパッケージ技術は集積回路の発展より大いに影響されるため、従って電子機器寸法に対する要求は厳しくなるので、パッケージ技術も同様である。上記理由により、パッケージ技術の傾向は、今日ではボールグリッドアレー（ＢＧＡ）、フリップチップ（ＦＣ‐ＢＧＡ）、チップスケールパッケージ（ＣＳＰ）、ウエハレベルパッケージ（ＷＬＰ）に向かっている、“ウエハレベルパッケージ”は、完全パッケージ化及びウエハ上の全相互接続は、他の処理ステップも含め、チップ（ダイス）への単品化（ダイシング）の前に実施される。一般に、全組み立て処理又はパッケージ化処理の後、個々の半導体パッケージは複数の半導体ダイスを有するウエハから分離される。ウエハレベルパッケージは非常に良い電気特性と組み合わせた非常に小さい寸法を有する。
【０００６】
ＷＬＰ技術は進歩したパッケージ化技術で、これによりダイスが製造され、そしてウエハ上で試験され、次に表面搭載線への組み立てのためダイシングにより単品化される。ウエハレベルパッケージ技術は単一チップ又はダイスを利用せず、ウエハ全体を１つの目標物として利用するため、従って、罫書き処理を実施する前に、パッケージ化及び試験が終了する；更に、ＷＬＰはこのような進歩した技術のため、ワイヤボンディング、ダイス搭載及びアンダフィル処理を省略できる。ＷＬＰ技術を利用することにより、費用と製造時間を減らすことができ、そしてＷＬＰの最終構造をダイスに等しくでき；従って、この技術は電子装置の小型化への要求に合致できる。
【０００７】
上記ＷＬＰ技術の利点にも拘らず、ＷＬＰ技術の受け入れに影響するいくらかの問題が尚存在する。例えば、ＷＬＰ構造材料間の熱膨張（ＣＴＥ）差（ミスマッチ）の係数は構造の機械的不安定性に対する別の重要な要因となる。米国特許出願番号２００５／０１２４０９３により開示されたパッケージ方式はＣＴＥミスマッチ問題の影響を受ける。それは、従来技術がモールド化合物によりカプセル化されたシリコンダイスを使用するためである。知られるように、シリコン材料のＣＴＥは２.３であるが、モールド化合物のＣＥＴは約２０〜１８０である。この装置は化合物の硬化温度により、処理中にチップ位置を移動させ、そして誘電層材料はより高くなり、相互接続パッドが移動し、これが歩留と性能問題を起こす。温度サイクル中に元の位置に戻すことは困難である（もし硬化温度がＴｇ近辺又はそれ以上ならば、それはエポキシ樹脂特性により起こる）。それは従来構造パッケージが大型寸法で処理できず、より高い製造費用を必要とすることを意味する。
【０００８】
更に、ある技術は基板上面上に直接形成されたダイスの使用を含む。知られるように、半導体ダイスのパッドは、エリアアレー型の複数金属パッドへの再配分層（ＲＤＬ）を含む再配分処理により再配分される。ビルドアップ層はパッケージ寸法を増加させる。従って、パッケージ厚さが増加する。これはチップ寸法を減らす要求と矛盾する。
【０００９】
更に、従来技術は“パネル”型パッケージを形成するための複雑な処理を受ける。それはモールド材料のカプセル化及び注入用モールドツールを必要とする。その化合物の熱硬化後の曲がりにより、ダイスと化合物の表面を同一レベルに調整されないようで、不均一表面を研磨するためのＣＭＰ処理が必要となる。従って、費用が増加する。
【００１０】
上記の観点から、この発明は、上記問題を克服するための、そして温度サイクルの良好なボードレベル信頼性試験も提供する良好なＣＴＥ性能と収縮寸法を備える半導体装置パッケージ構造を提供する。
【発明の開示】
【００１１】
この発明はいくつかの好適実施形態を記述する。しかし、この発明はこれらの詳細記述を除き他の実施形態で広く実施することができることが認識される。この発明の範囲はこれらの実施形態に限定されず、続く特許請求の範囲に一致するべきである。
【００１２】
この発明の１つの目的はその処理を単純化でき、装置表面の粗度とダイス取り付け材料の厚さ調整が容易な、半導体装置マルチチップパッケージ構造とその方法を提供することである。
【００１３】
この発明の別の目的は、処理中のダイス移動問題を回避できる半導体装置マルチチップパッケージ構造とその方法を提供することである。
【００１４】
この発明のまた別の目的は、処理中のモールド注入ツールを必要としない半導体装置マルチチップパッケージ構造とその方法を提供することである。
【００１５】
この発明のまた別の目的は、処理中の曲がりを回避できる半導体装置マルチチップパッケージ構造とその方法を提供することである。
【００１６】
この発明の別の目的は装置表面上の化学機械研磨（ＣＭＰ）処理を回避できる半導体装置マルチチップパッケージ構造とその方法を提供することである。
【００１７】
この発明は、少なくとも予め形成されたダイス受容空洞及び基板上面内に形成された端子接触パッドを備える基板；接着によりダイス受容空洞内に設置された少なくとも第１ダイス；第１ダイスと基板上に形成され、その間の熱機械応力を吸収するため、第１ダイスと基板の受容空洞側壁との間の間隙を再充填する第１誘電層；第１誘電層上に形成され、第１ダイスへ結合される第１再配分層（ＲＤＬ）；第１ＲＤＬ上に形成された第２誘電層；第２誘電層上に設置され、その上に貫通孔を有するコアーペーストにより囲まれた第２ダイス；貫通孔を充填するためコアーペースト上に形成され、第２ダイスへ結合された第２再配分層（ＲＤＬ）；及び第２ＲＤＬ上に形成された第３誘電層；を備える半導体装置マルチチップパッケージ構造を提供し、ここで第１ダイス及び第２ダイスは、夫々貫通孔により互いに電気接続するための第１ＲＤＬ及び第２ＲＤＬへ結合された複数のパッドを有する。
【００１８】
この発明は、基板上面内に形成された予め形成されたダイス受容空洞及び端子接触パッドを備える基板の提供；所望ピッチでダイス再配分ツール上に既知の良好ダイスを再配分するためのピックアンドプレース微調整システムの使用；ここでダイス再配分ツールは調整パターン、その上のパターン接着剤及びパターン接着剤上に固定された第１ダイスの活性面を含む；ダイス裏側上への第１ダイス取り付け材料の取り付け；ダイス裏側への基板の結合と硬化；次に基板接着のための支持ツール周辺領域での接着材料の印刷；次に基板からのツールの分離；第１ダイスと基板上への第１誘電層のコーティング、これに続く第１ダイスとダイス受容空洞側壁との間の間隙の充填のための真空処理の実施；第１ダイスのＩ／Ｏパッド上と基板上面の接触パッド上の両方への開口の形成；第１誘電層上の第１再配分層（ＲＤＬ）の形成及び第１ダイスへの結合；第１ＲＤＬをカバーするための第２誘電層の形成；貫通孔を有するコアーペーストによりカバーされた第２誘電層上への第２ダイスの取り付け；第２ダイスの結合のため及び第１ＲＤＬへ電気接続するため、貫通孔を充填するための第２再配分層（ＲＤＬ）の形成；及び第２ＲＤＬ上の第３誘電層の形成；からなり、ここで、第１ダイスと第２ダイスは夫々第１ＲＤＬへ結合された複数のパッドを有し、第２ＲＤＬは貫通孔により互いに電気接続される、半導体装置マルチチップパッケージを形成するための方法を提供する。
【００１９】
上記態様及びこの発明の追加の利点の多くは、それが付属図面と共に以下の詳細説明の参照により、よりよく理解されるようになるので、より迅速に認識されるだろう。
【発明を実施するための最良の形態】
【００２０】
以下の記述において、本発明の実施形態の完全理解を与えるため、多くの特定詳細が準備される。さて以下の記述に関して、記述はこの発明の好適実施形態を示す目的のためのみにあり、本発明を限定するためではない。しかも関係する分野の当業者は、本発明は１つ以上の特定詳細なしに、他の方法、部品、材料等で実施されることを認識するだろう。
【００２１】
この発明はその上に形成された所定の端子接続金属パッドと基板に形成された予め形成された空洞とを有する基板を利用した半導体装置パッケージ構造を開示する。ダイスは接着によりダイス受容空洞内に設置される。感光材料はダイスと予め形成された基板にコーティングされる。好ましくは、感光材料の材料は弾性材料で形成される。
【００２２】
図１を参照して、それはこの発明による半導体装置パッケージの断面図である。半導体装置パッケージ１００は、基板１０２、第１ダイス１０４と第２ダイス１２０、ダイス受容空洞１０５、第１ダイス取り付け材料１０６と第２ダイス取り付け材料１１８、第１、第２及び第３誘電層１１０、１１６、及び１３０、コアーペースト１２４、貫通孔１２６、第１再配分層（ＲＤＬ）１１４、第２再配分層（ＲＤＬ）１２８、カバー層１３４、端子パッド１３２、及び複数のはんだ隆起１３８、を備える。
【００２３】
図１で基板１０２は、第１ダイス１０４を受けるため、基板１０２上面内に予め形成されたダイス受容空洞１０５を有する。カバー層１３４は、レーザマーク又は保護のため、基板１０２の下面下に形成される。カバー層１３４の材料はエポキシを含む。
【００２４】
第１ダイス１０４は基板１０２上のダイス受容空洞１０５内に設置され、第１ダイス取り付け材料１０６により固定される（好ましくは、弾性ベース材料）。知られるように、複数の結合パッド１０８は第１ダイス１０４の上面内に形成される。第１誘電層１１０は第１ダイス１０４上に形成され、第１ダイス１０４とダイス受容空洞１０５の側壁との間の空間を充填する。複数の開口が、リソグラフ処理、又は露出及び成長手順により第１誘電層１１０内に形成される。複数の開口は、夫々結合パッド又はＩ／Ｏパッド１０８及び端子接触金属パッド１１２に合わせられる。
【００２５】
伝導線１１４とも呼ばれる第１ＲＤＬ（再配分層）１１４は第１誘電層１１０上に形成された金属層の選択部分（シード層）を除去することにより、第１誘電層１１０上に形成され、ここで第１ＲＤＬ１１４はＩ／Ｏパッド１０８と端子接触金属パッド１１２を介して第１ダイス１０４との電気接続を保つ。第１ＲＤＬ１１４の材料の一部は第１誘電層１１０の開口を再充填する。次に第２誘電層１１６は第１誘電層１１０と第１ＲＤＬ１１４上に形成される、即ち第２誘電層１１６は第１ＲＤＬ１１４間の空間へ充填される。
【００２６】
第２ダイス１２０は、第１ダイス１０４へほぼ合わせることにより第２誘電層１１６上に第２ダイス取り付け層１１８を取り付けた後、第２誘電層１１６上に設置され、それはダイス取り付け層１１８と第２誘電層１１６の両方に対し同種の材料である。知られるように、複数の結合パッド１２２が第２ダイス１２０の上面内に形成される。コアーペースト１２４が第２ダイス１２０上に形成され、第２ダイス取り付け材料１１８を除き第２ダイス１２０の下側空間を充填する。複数の開口がリソグラフ処理又は露出及び成長処理又はレーザドリル処理により形成され、そして結合パッド又はＩ／Ｏパッド１２２に合わせられる。コアーペースト１２４は更に第１ＲＤＬ１１４と連通できる、その上に形成された貫通孔１２６を有することに注意されたい。第２ＲＤＬ１２８はコアーペースト１２４上に形成され、第１ＲＤＬ１１４へ結合するため貫通孔１２６を充填する。換言すると、第１ＲＤＬ１１４と第２ＲＤＬ１２８は、第２ＲＤＬ１２８により充填された貫通孔１２６により互いに電気接続できる。第１ＲＤＬ１１４と第２ＲＤＬ１２８は夫々第１ダイス１０４と第２ダイス１２０へ結合され、それにより、第１ダイス１０４と第２ダイス１２０は貫通孔１２６により第１ＲＤＬ１１４と第２ＲＤＬ１２８へ結合できる。
【００２７】
第３誘電層１３０は第２ＲＤＬ１２８上に形成され、次にコアーペースト１２４及び複数開口が第２ＲＤＬ１２８上に形成される。端子パッド１３２は第３誘電層１３０上に設置され、第２ＲＤＬ１２８へ接続され、第１ＲＤＬ１１４及び、基板１０２の端子接触金属パッド１１２へ接続される。罫書き線１３６は各装置の分離のためパッケージ１００の各装置間を画定する。
【００２８】
一実施形態で、第１誘電層１１０、第２誘電層１１６及び第３誘電層１３０は弾性誘電層、感光層、シリコン誘電ベース層、シロキサンポリマ（ＳＩＮＲ）層、ポリイミド（ＰＩ）層又はシリコン樹脂層を含む。材料は好ましくはシロキサンポリマ（ＳＩＮＲ）、ダウコーニングＷＬ５０００シリーズ、及びその混合物からなるシリコン誘電ベース材料により作成された弾性誘電材料である。別の実施形態で、第１、第２及び第３誘電層１１０、１１６及び１３０はポリイミド（ＰＩ）又はシリコン樹脂からなる材料により作られる。好ましくは、それは単純処理のための感光層である。
【００２９】
一実施形態で、第１ＲＤＬ１１４と第２ＲＤＬ１２８の材料はＴｉ／Ｃｕ／Ａｕ合金又はＴｉ／Ｃｕ／Ｎｉ／Ａｕ合金からなる合金から作られる。更に、シード金属層（表示なし）は第１ＲＤＬ１１４（の一部）と第２ＲＤＬ１２８（ＲＤＬの一部）内でスパッタリングされる。
【００３０】
第１誘電層１１０は第１ダイス１０４と基板１０２上に形成され、第１ダイス１０４を囲む空間を充填する；第１誘電層１１０は弾性特性のため、それは、緩衝領域が温度サイクル中の第１ダイス１０４と基板１０２との間の熱機械応力を吸収出来るように作用する。上記の積層構造はランドグリッドアレー（ＬＧＡ）型パッケージを構築する。別の実施形態は図２に見ることができ、伝導球又は、はんだ隆起１３８は端子パッド１３２上に形成される。この型はボールグリットアレー（ＢＧＡ）型パッケージと呼ばれる。他の部分は図１と同様で、従って、詳細記述を省略する。端子パッド１３２はＢＧＡ方式でのＵＢＭ（球下金属）として作用する。複数の端子接触伝導パッド１３２は第２ＲＤＬ１２８上に形成される。
【００３１】
好ましくは、基板１０２材料はＦＲ４、ＦＲ５，ＢＴ、のような有機基板、画定空洞を備えるプリント回路基板（ＰＣＢ）又は予備エッチング回路を備える合金４２である。好ましくは、高ガラス遷移温度（Ｔｇ）を備える有機基板はエポシキ型ＦＲ５又はＢＴ（ビスマレイミドトリアジン）型基板である。基板１０２材料は金属、合金、ガラス、シリコン、セラミックでもよい。合金４２は４２％Ｎｉ、５８％Ｆｅで構成される。コバールも使用でき、それは２９％Ｎｉ、１７％Ｃｏ、５４％Ｆｅで構成される。ガラス、セラミック、シリコンは基板として使用できる。この発明の材料はこの発明を限定するよりむしろ図示のみに使用されることに注意されたい。
【００３２】
それは、ツールとしてガラス材料を採用することにより、エポキシ型有機基板（ＦＲ５／ＢＴ）の熱膨張係数（ＣＴＥ）（Ｘ／Ｙ方向）は約１６で、チップ再配分ツールＣＴＥは約５〜８であることによる。一旦ダイス再配分ツール材料としてＦＲ５／ＢＴを使用すると、ＣＴＥが基板上とダイス再配分ツール上の両方で同一であるため、ダイス移動は心配ない。ＦＲ５／ＢＴは、温度サイクル（ガラス遷移温度Ｔｇに近い）後、元の位置に戻ることができず、それがいくつかの高温処理を必要とするＷＬＰ処理中のパネル形成におけるダイス移動を起こす。例えば、誘電層形成、熱硬化ダイス取り付け材料等、以下の処理ステップ及びツールは、有機基板が元の位置を保持し、ガラスをツールとして使用することにより、処理中に何らかの曲がりが発生しないことを保証するためである。
【００３３】
図３を参照されたい、それはこの発明の一実施形態による隣接構造を備える半導体装置パッケージの断面図を示す。この発明は更に、互いに隣接配置された複数ダイスを有する隣接構造３００を提供する。
【００３４】
図４を参照して、これはこの発明の別の実施形態による隣接積層構造を備える半導体装置パッケージの断面図を示す。この発明は隣接して配置され、互いに積層する複数ダイスを有する隣接積層構造４００も提供する。
【００３５】
図５ａに示すように、基板１０２はウエハ型のような丸型であり、直径は２００、３００ｍｍ、又はそれより大きい。それはパネル型のような長方形型も採用できる。図５ａは、処理後で単品化前のパネルウエハ形用の基板１０２を示す。図から見ることができるように、基板１０２はダイス受容空洞１０５が予め形成されている。図５ａで、図１のパッケージ装置はマトリックス型に配置される。図５ｂを参照すると、それは予め形成されたダイス受容空洞１０５を有する基板１０２を備える半導体装置パッケージを示し、そしてカバー層１３４は基板１０２下面に形成される。
【００３６】
図６ａを参照されたい、ここには基板１０２の周辺（縁）領域６００にはダイス受容空洞１０５は形成されていない。図６ｂに示すように、ガラス支持ツールのようなダイス再配分ツール６０２には、ガラスツール６０２の周辺領域６００にＷＬＰ処理中に有機基板１０２を（接着）処理するための接着材料６０４（好ましくはＵＶ硬化型）が形成されている。図６ｃは真空結合及びＵＶ硬化後のガラス支持ツール６０２と基板１０２の組み合わせである。
【００３７】
図７を参照して、それは基板１０２の縁部領域がダイス受容空洞１０５を含まず、ＷＬＰ処理中に周辺領域６００はガラス支持ツール６０２の固定用に使用される（ここでダイス再配分ツールにＣＴＥマッチングする支持ツール材料はガラス、シリコン、セラミック、ＰＣＢ及び合金４２でよく、それは高温硬化によるダイス移動問題を克服するため、基板とダイス再配分の両方に同種材料を使用することが好ましい）。基板１０２をガラス支持ツール６０２と接着し、そしてそれは処理中固定され、基板１０２を保持する。ＷＬＰ処理が終了後、破線で指示された領域６００をガラス支持ツール６０２から切り離し、それは破線により画定された内側領域にパッケージ単品化のため切断処理が実施されることを意味する。
【００３８】
この発明の一実施形態で、弾性誘電層は、１００（ｐｐｍ／℃）より大きい伸び率約４０％（好ましくは３０％〜５０％）のＣＴＥを備える一種の材料であり、材料硬度はプラスチックとゴムとの間である。弾性誘電層の厚さは温度サイクル試験中のＲＤＬ／誘電層インタフェースで蓄積された応力に依存する。
【００３９】
図８はＰＣＢ又は母板８４０上に取り付けられたパッケージ８００の組み合わせの断面図を示す。図８で、それはＣＴＥ問題と関連する主要部分を示す。シリコンダイス８０４（ＣＴＥは２．３）はパッケージの中へパッケージ化される。ＦＲ５又はＢＴ有機エポキシ型材料（ＣＥＴは約１６）は基板８０２として採用され、そのＣＴＥはＰＣＢまたは母板８４０と同じである。ダイス８０４と基板８０２との間の間隙８２４はＣＴＥミスマッチ（ダイスとＦＲ５／ＢＴとの間の）による熱機械応力の吸収のため、弾性材料で充填される。更に、誘電層８１０はダイスパッド８３８とＰＣＢ８４０との間の応力を吸収するための、弾性材料を含む。ＲＤＬ金属８１４はＣｕ／Ａｕ材料で、そしてＣＴＥはＰＣＢ８４０と有機基板８０２と同じ約１６であり、接触隆起のＵＢＭ８３２は基板８０２の端子接触金属パッド上に設置される。ＰＣＢ８４２の金属ランドはＣｕであり、そしてＣｕのＣＴＥはＰＣＢ８４０の一つにマッチする約１６である。上記から、この発明はファンアウトＷＬＰに対する優れたＣＴＥ解を提供する。
【００４０】
明らかに、ビルドアップ層（ＰＣＢと基板）下のＣＴＥマッチング問題は、この方式により解決され、そしてそれはより良い信頼性を提供し、（ボード上Ｘ／Y方向の熱応力はない）、そして弾性ＤＬはＺ方向応力を吸収するため採用される。単品化には１つの材料（エポキシ型）のみが含まれる。チップ縁部と空洞側壁との間の間隙８２４は機械／熱応力を吸収するため、弾性誘電材料を充填するために使用される。
【００４１】
一実施形態で、第１ＲＤＬ１１４と第２ＲＤＬ１２８の厚さは２μｍ〜１５μｍである。Ｔｉ/Ｃｕ合金はスパッタリング技術によりシード金属層として形成され、Ｃｕ/Ａｕ又はＣｕ/Ｎｉ/Ａｕ合金は電気鍍金により形成される；第１ＲＤＬ１１４と第２ＲＤＬ１２８を形成するための電気鍍金処理の利用は、第１ＲＤＬ１１４と第２ＲＤＬ１２８を温度サイクル中のＣＴＥミスマッチに耐えるのに十分な厚さにできる。金属パッド１３８はＡｌ又はＣｕ又はそれらの組み合わせでもよい。もし、ここでは示していない応力分析により半導体装置構造は弾性誘電層としてＳＩＮＲを、そしてＲＤＬとしてＣｕを利用するならば、ＲＤＬ／誘電層インタフェースに蓄積された応力は減少する。
【００４２】
図１〜５ａに示すように、第１ＲＤＬ１１４と第２ＲＤＬ１２８は夫々第１ダイス１０４と第２ダイス１２０をファンアウトし、端子パッド１３２方向へ連通するため貫通孔１２６により互いに結合される。それは従来技術と異なり、第１ダイス１０４は基板１０２の予め形成された空洞１０５内で受けられ、それによりパッケージ厚さを減少させる。従来技術はダイスパッケージ厚さを減少させるためのルールに反する。この発明のパッケージは従来技術より薄くなる。更に、基板１０２はパッケージ前に予め準備される。ダイス受容空洞１０５は予め決められる。これにより、処理能力は従来より改善される。この発明は減少した厚さと良いＣＴＥ性能とを備えるファンアウトＷＬＰを開示する。
【００４３】
この発明の態様によると、この発明は更に、半導体装置マルチチップパッケージの形成方法を提供する。ステップを以下に示す。
【００４４】
予め形成されたダイス受容空洞１０５を備える基板１０２及び基板１０２上面内に形成された端子接触パッド１１２を準備する。次に所望ピッチ（位置決めパターンを備えるダイス再配分ツール及び第１ダイス１０４の活性面を固定するためのパターン化された接着剤）を備えるダイス再配分ツール（表示なし）上の少なくとも第１ダイス１０４を再配分するためピックアンドプレース微調整システムを使用する。支持ツール６０２は基板１０２を接着するため支持ツール６０２周辺領域６００の接着材料６０４を含む。次に、第１ダイス１０４裏側へ取り付け材料１０６を印刷する。支持ツール６０２を備える基板１０２は第１ダイス１０４裏面上に結合され、そして真空硬化され、次に、第１ダイス１０４と支持ツール６０２とを備える基板１０２からダイス配分ツールを分離する。第１誘電層１１０は第１ダイス１０４と基板１０２上へコーティングされ、続いて真空処理が実施される。第１再配分層（ＲＤＬ）１１４は第１誘電層１１０上に形成され、第１ダイス１０４へ結合する。第２誘電層１１６は第１ＲＤＬ１１４と第１誘電層１１０をカバーするため形成される。
【００４５】
続いて、少なくとも第２ダイス１２０は貫通孔１２６を有するコアーペースト１２４によりカバーされた第２誘電層１１６上に設置される。第２再配分層（ＲＤＬ）１２８は第２ダイス１２０を結合し、第１ＲＤＬ１１４へ電気接続するため貫通孔１２６を充填するため形成される。第３誘電層１３０は第２ＲＤＬ１２８上に形成される。第１ダイス１０４と第２ダイス１２０は、夫々複数のパッド１０８と１２２を有し、第１ＲＤＬ１１４へ結合され、第２ＲＤＬ１２８は貫通孔１２６により互いに電気接続できる。次に、複数のはんだ球１３８が第２ＲＤＬ１２８へ溶接される。
【００４６】
第１ＲＤＬ１１４を形成する前に、シード金属層（表示なし）が第１誘電層１１０の表面上、接触金属パッド１１２上及び結合パッド１０８上へスパッタリングされる。同様に、シード金属層は第２ＲＤＬ１２８の形成前にコアーペースト１２４表面上、結合パッド１２２の表面上及び貫通孔の内側面上へもスパッタリングされる。シード金属層の材料はＴｉ／Ｃｕを含む。次に、第１ＲＤＬ１１４及び第２ＲＤＬ１２８を形成するためシード金属層上にフォトレジスト層（表示なし）をコーティングし、フォトレジスト層をフォトマスキングする。Ｃｕ／Ａｕ又はＣｕ／Ｎｉ／Ａｕ膜はパッケージ表面上に電気鍍金される。次に、フォトレジスト層は剥ぎ取られ、シード金属層はパッケージ表面上にＲＤＬを形成するため、湿式エッチング法により除去される。
【００４７】
構造の材料及び配置はこの発明を記述するが限定しないために図示されることは注意するべきである。構造の材料と配置は異なる伝導要件により修正できる。
【００４８】
この発明の処理は、その上に形成された位置決めパターンを備えるダイス再配分ツールの提供を含む。次にパターン化接着剤がツール（ダイスの表面固定用に使用される）上に印刷され、所望ピッチを備えるツール上に既知の良好ダイスを再配分するためのフリップチップ機能を備えるピックアンドプレース微調整システムの使用がこれに続く。パターン接着剤はツール上へチップを固定する。次に第１ダイス取り付け材料は第１ダイス（好ましくは、弾性ベース材料）裏側へ印刷される。次に、パネル結合器を使用してダイス裏側上へ基板を接着させる；ダイス受容空洞を除き、基板上面はパターン接着剤上へも固定され、次に真空硬化を行い、ツールとパネルウエハを分離する。
【００４９】
又微調整ダイス結合機が採用され、そして第１ダイス取り付け材料が基板１０２のダイス受容空洞１０５上に、又は裏側へ取り付けテープを備える第１ダイス１０４上に設けられる。第１ダイス１０４は基板１０２のダイス受容空洞１０５上にプレースされる。第１ダイス取り付け材料１０６は、第１ダイス１０４の基板１０２上への取り付けを確実にするため熱硬化する。
【００５０】
一旦ダイスが基板上へ再配分されると、湿式そして／または乾式清掃によりダイス表面を清掃するため、清掃処理が実施される。次のステップはパネル上に第１誘電材料をコーティングすることであり、これに続いて、パネル内に泡がないことを保証するため、真空処理を実施する。続いて、ビア（接触金属パッド）を開けるためリソグラフ処理が実施され、そしてアルミ結合パッドそして／または罫書き（オプション）又はレーザドリル法も実施することができる。次にビア孔表面とアルミ結合パッドの清掃のため、プラズマ清掃ステップが実施される。次のステップはシード金属層としてＴｉ／Ｃｕをスパタリングすることであり、次に再配分された金属層（ＲＤＬ）パターンを形成するためフォトレジスタ（ＰＲ）で誘導層及びシード金属層をコーティングする。次に、ＲＤＬ金属としてＣｕ／Ａｕ又はＣｕ／Ｎｉ／Ａｕを形成するため、電気鍍金処理が実施され、続いて、ＲＤＬ金属線を形成するためＰＲの剥ぎ取り及び金属湿式エッチングが行われる。続いて、次のステップは誘電層上部をコーティング又は印刷し、ＵＢＭを形成し、そして／または罫書き線（オプション）を切断するため、接触隆起ビアを開くことである。
【００５１】
球の設置又は、はんだペースト印刷の後、基板側上（ＢＧＡ型の）を再流するための熱再流処理が実施される。試験が実施される。垂直プローブカードを使用して、パネルウエハレベルの最終試験が実施される。試験の後、パッケージを個々の装置に単品化するため、基板が切断される。次に、パッケージはトレー又はテープ及びリール上に夫々ピックアンドプレースされる。
【００５２】
この発明の態様によると、この発明の利点は以下のようである。パネルウエハ型の形式の処理は単純であり、ウエハレベル処理のため、パネル表面粗度を調整することは容易である。パネル（ダイスを取り付けた）の厚さは調整が容易であり、処理中のダイス移動問題は起こらないだろう。注入モールドツールは省略され、曲がりとＣＭＰ研磨処理はどちらも行わない。更に、基板は予め形成されたダイス受容空洞と端子接触金属パッド（有機基板用の）が予め準備される；空洞寸法はダイス寸法＋約５０μｍ〜１００μｍ／側に等しい。シリコンダイスと基板（ＦＲ５／ＢＴ）との間のＣＴＥ差による熱応力を吸収するため、弾性誘電材料を充填することにより、それを応力緩衝解放領域として使用することができる。ダイス上面に単純なビルトアップ層を付けるため、パッケージ化処理能力は増加するだろう（製造サイクルタイムは短縮される）。ダイス活性面と同じ表面上に端子パッドが形成される。
【００５３】
更に、ダイス設置処理はこの処理と同じである。この発明にとってコアーペースト（樹脂、エポキシ化合物、シリコンゴム等）充填は必要ない。パネル形成処理中のＣＴＥミスマッチ問題は克服され、そしてダイスと基板ＦＲ４との間の深さは僅か２０〜５０μｍであり（ダイス取り付け厚さとして作用する）、ダイスが基板のダイス受容空洞上に取り付けられた後、ダイスと基板の表面レベルは同じにできる。シリコン誘電材料（好ましくは、シリコンベースＳＩＮＲ）だけが活性表面と基板（好ましくは、ＦＲ５又はＢＴ）表面上にコーティングされる。接触開口を開くため、誘電層（ＳＩＮＲ）は感光層であるため、フォトマスク処理のみを使用することにより、接触パッドができる。ＳＩＮＲコーティング中の真空処理を使用して、ダイスと基板空洞側壁との間の間隙充填中の泡問題を排除する。基板がダイス（チップ）と結合される前に、ダイス取り付け材料がダイス裏面上に印刷される。特に、ボードレベル温度サイクル試験のため、パッケージとボードレベルの両方に対する信頼性は、従来より良くなるが、これは従来、基板のＣＴＥとＰＣＢ母板は同一であり、従って、はんだ隆起／球の上へ熱機械応力が加えられなかったため、ボード試験の温度サイクル中の前の失敗モード（はんだ球クラック）は明らかでなかった。費用は安く、そして処理は簡単である。マルチチップパッケージの形成は安易である。
【００５４】
従って、この発明により開示された半導体装置マルチチップパッケージ構造及びその方法は、従来技術より予期しない効果を提供し、そして従来技術の問題を解決することができる。その方法はウエハ又はパネル（ＬＣＤ表示器、プリント回路基板／基板）工業に適用され、他の関係する用途にも適用されそして変更することもできることに注意されたい。
【００５５】
当業者が理解するように、この発明の上記好適実施形態はこの発明を限定するよりも、むしろこの発明の表示のためである。好適実施形態に関して本発明を記述して来たが、変更は当業者が思い付くだろう。このため、本発明はこの実施形態により限定されるべきでない。むしろ、本発明は付属の請求項の精神と範囲内に含まれる様々な変更及び類似装置をカバーすると意図され、その範囲はこのような変更と類似構造の全てを包含するように最も広い解釈に従うべきである。
【図面の簡単な説明】
【００５６】
【図１】この発明による積層チップを備える半導体装置パッケージの断面図を示す
【図２】この発明による積層チップと複数はんだ球を備える半導体装置パッケージの断面図を示す。
【図３】この発明の一実施形態による隣接構造を備える半導体装置パッケージの断面図を示す。
【図４】この発明の別の実施形態による隣接積層構造を備える半導体装置パッケージの断面図を示す。
【図５ａ】この発明の一実施形態による半導体装置マルチチップパッケージの断面図を示す。
【図５ｂ】この発明による予め形成されたダイス受容空洞を有する基板を備える半導体装置マルチチップパッケージの断面図を示す。
【図６ａ】この発明による基板とツールの組み合わせの断面図を示す。
【図６ｂ】この発明による基板とツールの組み合わせの断面図を示す。
【図６ｃ】この発明による基板とツールの組み合わせの断面図を示す。
【図７】この発明による基板とツールの組み合わせの上面図を示す。
【図８】この発明によるＰＣＢ又は母板上に取り付けられたマルチチップパッケージの組み合わせの断面図を示す。
【符号の説明】
【００５７】
100：半導体装置パッケージ
102、802：基板
104：第１ダイス
105：ダイス受容空洞
106：第１ダイス取付け材料
108：結合パッド
110：第１誘電層
112：端子接触金属パッド
114：第１再配分層（RDL）
116：第２誘電層
118：第２ダイス取付け材料
120：第２ダイス
122：結合パッド
124：コアーペースト
126：貫通孔
128：第２再配分層
130：第３誘電層
132：端子パッド
134：カバー層
136：罫書き線
138：はんだ隆起
300：隣接構造
400：隣接積層構造
600：周辺領域
602：ガラスツール
604：接着材料
800：パッケージ
804：シリコンダイス
810：誘電層
814：RDL金属
824：間隙
832：UBM
838：ダイスパッド
840、842：PCB
【図１】
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【図２】
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【図３】
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【図４】
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【図５ａ】
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【図５ｂ】
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【図６ａ】
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【図６ｂ】
2008252087.tif 000010
【図６ｃ】
2008252087.tif 000011
【図７】
2008252087.tif 000012
【図８】
2008252087.tif 000013
【外国語明細書】
2008252087000001.pdf