(57)【要約】【課題】半導体ウェハに配置された全ての評価パターンを簡便に比較でき、経時劣化が発生しやすい評価パターンを容易に抽出できるようにする。【解決手段】半導体ウェハの各ショット領域に形成されたチップ領域内に形成された評価セルには、評価素子５０１が配置され、評価素子５０１には、調整抵抗であるゲート５０５が接続されている。このため、評価セルの有する抵抗値が評価素子５０１とゲート５０５との抵抗値を合わせて、全ての評価セルで同一になる。これにより、異なる抵抗値を有する評価素子に対してＷＬＢＩ試験時に印加するストレスを同一にでき、評価パターンに起因する経時劣化程度を求めることができる。【選択図】図６
2008244436.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成され、それぞれが少なくとも１つの第１の評価素子、第１の選択素子及び第１の調整抵抗が接続してなる複数の第１の評価セルが行列状に配列された第１の評価ブロックと、それぞれが少なくとも１つの第２の評価素子、第２の選択素子及び第２の調整抵抗が接続してなる複数の第２の評価セルが行列状に配列された第２の評価ブロックとを備え、
前記第１の評価ブロック内に接続された複数の前記第１の評価素子同士の抵抗値は実質的に等しく、
前記第２の評価ブロック内に接続された複数の前記第２の評価素子同士の抵抗値は実質的に等しく、
前記第１の評価セルと第２の評価セルとは実質的に等しい抵抗値を有することを特徴とする半導体装置の評価装置。
【請求項２】
前記第１の評価ブロック及び第２の評価ブロックは、互いに交差する複数のロウ線及びコラム線を有し、
前記第１の評価セルにおいて、前記第１の評価素子は、その一端が前記第１の調整抵抗を介在させて前記ロウ線又は前記コラム線に接続されると共に、前記第１の評価素子の他端が前記第１の選択素子を介在させて前記コラム線又は前記ロウ線に接続され、
前記第２の評価セルにおいて、前記第２の評価素子は、その一端が前記第２の調整抵抗を介在させて前記ロウ線又は前記コラム線に接続されると共に、前記第２の評価素子の他端が前記第２の選択素子を介在させて前記コラム線又は前記ロウ線に接続されていることを特徴とする請求項１に記載の半導体装置の評価装置。
【請求項３】
前記第１の評価ブロック及び第２の評価ブロックは、互いに交差する複数のロウ線及びコラム線を有し、
前記第１の評価セルにおいて、一の前記第１の評価素子の一端は、前記第１の調整抵抗を介在させて前記ロウ線に接続されると共に、前記一の第１の評価素子の他端は、前記第１の選択素子及び他の前記第１の評価素子を介在させて前記コラム線に接続され、
前記第２の評価セルにおいて、一の前記第２の評価素子の一端は、前記第２の調整抵抗を介在させて前記ロウ線に接続されると共に、前記一の第２の評価素子の他端は、前記第２の選択素子及び他の前記第２の評価素子を介在させて前記コラム線に接続されていることを特徴とする請求項１に記載の半導体装置の評価装置。
【請求項４】
前記第１の評価素子は、ビアを介在させて電気的に接続された第１の配線層及び第２の配線層から構成され、
前記第２の評価素子は、コンタクトを介在させて電気的に接続されたゲート及び第３の配線層から構成され、
前記第１の評価素子と前記第２の評価素子とは異なる抵抗値を有していることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置の評価装置。
【請求項５】
前記第１の選択素子及び第２の選択素子は、スイッチングトランジスタからなることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置の評価装置。
【請求項６】
前記第１の調整抵抗及び第２の調整抵抗は、ゲート、拡散層又はトランジスタからなることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置の評価装置。
【請求項７】
それぞれが少なくとも１つの第３の評価素子、第３の選択素子及び第３の調整抵抗が接続してなる複数の第３の評価セルが行列状に配列された第３の評価ブロックと、
それぞれが少なくとも１つの第４の評価素子、第４の選択素子及び第４の調整抵抗が接続してなる複数の第４の評価セルが行列状に配列された第４の評価ブロックとをさらに備え、
前記第３の評価ブロック内に接続された複数の前記第３の評価素子同士の抵抗値は実質的に等しく、
前記第４の評価ブロック内に接続された複数の前記第４の評価素子同士の抵抗値は実質的に等しく、
前記第１の評価素子と前記第３の評価素子とは同一構造の評価素子であり、
前記第２の評価素子と前記第４の評価素子とは同一構造の評価素子であり、
前記第１の調整抵抗と前記第３の調整抵抗とは異なる抵抗値を有し、
前記第２の調整抵抗と前記第４の調整抵抗とは異なる抵抗値を有していることを特徴とする請求項１に記載の半導体装置の評価装置。
【請求項８】
前記第３の評価ブロック及び第４の評価ブロックは、互いに交差する複数のロウ線及びコラム線を有し、
前記第３の評価セルにおいて、前記第３の評価素子は、その一端が前記第３の調整抵抗を介在させて前記ロウ線又は前記コラム線に接続されると共に、前記第３の評価素子の他端が前記第３の選択素子を介在させて前記コラム線又は前記ロウ線に接続され、
前記第４の評価セルにおいて、前記第４の評価素子は、その一端が前記第４の調整抵抗を介在させて前記ロウ線又は前記コラム線に接続されると共に、前記第４の評価素子の他端が前記第４の選択素子を介在させて前記コラム線又は前記ロウ線に接続されていることを特徴とする請求項７に記載の半導体装置の評価装置。
【請求項９】
前記第３の評価ブロック及び第４の評価ブロックは、互いに交差する複数のロウ線及びコラム線を有し、
前記第３の評価セルにおいて、一の前記第３の評価素子の一端は、前記第３の調整抵抗を介在させて前記ロウ線に接続されると共に、前記一の第３の評価素子の他端は、前記第３の選択素子及び他の前記第３の評価素子を介在させて前記コラム線に接続され、
前記第４の評価セルにおいて、一の前記第４の評価素子の一端は、前記第４の調整抵抗を介在させて前記ロウ線に接続されると共に、前記一の第４の評価素子の他端は、前記第４の選択素子及び他の前記第４の評価素子を介在させて前記コラム線に接続されていることを特徴とする請求項７に記載の半導体装置の評価装置。
【請求項１０】
前記第３の選択素子及び第４の選択素子は、スイッチングトランジスタからなることを特徴とする請求項７〜９のいずれか１項に記載の半導体装置の評価装置。
【請求項１１】
前記第３の調整抵抗及び第４の調整抵抗は、ゲート、拡散層又はトランジスタからなることを特徴とする請求項７〜９のいずれか１項に記載の半導体装置の評価装置。
【請求項１２】
請求項１に記載の半導体装置の評価装置を用いた半導体装置の評価方法であって、
前記半導体装置のＷＬＢＩ（Wafer Level Burn In）評価を行うことによって、評価素子に起因する不良を判定する判定工程を備えていることを特徴とする半導体装置の評価方法。
【請求項１３】
請求項７に記載の半導体装置の評価装置を用いた半導体装置の評価方法であって、
前記半導体装置のＷＬＢＩ（Wafer Level Burn In）評価を行うことによって、評価素子に起因する不良を判定する第１の判定工程と、評価素子に印加される電流ストレス量に起因する不良を判定する第２の判定工程とを備えていることを特徴とする半導体装置の評価方法。
【請求項１４】
請求項１に記載の半導体装置の評価装置を用いた半導体装置の評価方法であって、
前記第１の選択素子を用いて任意の前記第１の評価セルを選択し、任意の前記第１の評価セルに予め設定した量の電流を流して、電流の流れる時間を測定する第１の工程と、
前記第１の工程において測定した時間が、設定した時間を超えるか否かによって良否判定を行う第２の工程と、
前記第２の工程において良否判定を行った結果から、第１の評価ブロックの不良率を求める第３の工程と、
前記第２の選択素子を用いて任意の前記第２の評価セルを選択し、任意の前記第２の評価セルに予め設定した量の電流を流して、電流の流れる時間を測定する第４の工程と、
前記第４の工程において測定した時間が、設定した時間を超えるか否かによって良否判定を行う第５の工程と、
前記第５の工程において良否判定を行った結果から、第２の評価ブロックの不良率を求める第６の工程とを備えていることを特徴とする半導体装置の評価方法。
【請求項１５】
前記第３の工程で求めた前記第１の評価ブロックの不良率と、前記第６の工程で求めた前記第２の評価ブロックの不良率とから、前記第１の評価素子と前記第２の評価素子との評価パターンに起因する経時劣化度の差を求める第７の工程をさらに備えていることを特徴とする請求項１４に記載の半導体装置の評価方法。
【請求項１６】
請求項７に記載の半導体装置の評価装置を用いた半導体装置の評価方法であって、
前記第１の選択素子を用いて任意の前記第１の評価セルを選択し、任意の前記第１の評価セルに予め設定した量の電流を流して、電流の流れる時間を測定する第１の工程と、
前記第１の工程において測定した時間が、設定した時間を超えるか否かによって良否判定を行う第２の工程と、
前記第２の工程において良否判定を行った結果から、第１の評価ブロックの不良率を求める第３の工程と、
前記第２の選択素子を用いて任意の前記第２の評価セルを選択し、任意の前記第２の評価セルに予め設定した量の電流を流して、電流の流れる時間を測定する第４の工程と、
前記第４の工程において測定した時間が、設定した時間を超えるか否かによって良否判定を行う第５の工程と、
前記第５の工程において良否判定を行った結果から、第２の評価ブロックの不良率を求める第６の工程と、
前記第３の選択素子を用いて任意の前記第３の評価セルを選択し、任意の前記第３の評価セルに予め設定した量の電流を流して、電流の流れる時間を測定する第７の工程と、
前記第７の工程において測定した時間が、設定した時間を超えるか否かによって良否判定を行う第８の工程と、
前記第８の工程において良否判定を行った結果から、第３の評価ブロックの不良率を求める第９の工程と、
前記第４の選択素子を用いて任意の前記第４の評価セルを選択し、任意の前記第４の評価セルに予め設定した量の電流を流して、電流の流れる時間を測定する第１０の工程と、
前記第１０の工程において測定した時間が、設定した時間を超えるか否かによって良否判定を行う第１１の工程と、
前記第１１の工程において良否判定を行った結果から、第４の評価ブロックの不良率を求める第１２の工程とを備えていることを特徴とする半導体装置の評価方法。
【請求項１７】
前記第３の工程で求めた前記第１の評価ブロックの不良率と、前記第６の工程で求めた前記第２の評価ブロックの不良率とから、前記第１の評価素子と前記第２の評価素子との評価パターンに起因する経時劣化度の差を求める第１３の工程と、
前記第１３の工程で、前記第１の評価素子の経時劣化度が前記第２の評価素子の経時劣化度よりも大きい場合には、前記第３の工程で求めた前記第１の評価ブロックの不良率と、前記第９の工程で求めた前記第３の評価ブロックの不良率とから、前記第１の評価素子と前記第３の評価素子とのストレスに起因する経時劣化度の差を求める第１４の工程と、
前記第１３の工程で、前記第２の評価素子の経時劣化度が前記第１の評価素子の経時劣化度よりも大きい場合には、前記第６の工程で求めた前記第２の評価ブロックの不良率と、前記第１２の工程で求めた前記第４の評価ブロックの不良率とから、前記第２の評価素子と前記第４の評価素子とのストレスに起因する経時劣化度の差を求める第１５の工程とをさらに備えていることを特徴とする請求項１６に記載の半導体装置の評価方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体プロセスを評価する評価装置とそれを用いた半導体装置の評価方法に関する。
【背景技術】
【０００２】
従来より半導体集積回路装置の製造プロセスにおいて、どのようなパターンで不良が発生しやすいかを調べ、そのパターンで不良が発生しないようにプロセスを最適化するか、又は設計でパターンに制約を与えるなどして不良に対する対策を行っている（例えば、特許文献１及び２を参照。）。
【０００３】
また、半導体装置の評価には、不良を取り除くための種々の評価が実施されている。半導体装置の不良は、不良の発生する時期で分類すると初期不良及び経時劣化に伴う不良等に分類されている。半導体装置の評価において、例えば、温度及び電圧を印加した状態で行う加速試験であるバーンイン試験（Burn-In Test）等が行われ、経時劣化不良品をスクリーニングしている。
【０００４】
以下、半導体装置の評価に関する従来の評価方法について、図５及び図７を参照しながら説明する。
【０００５】
図５及び図７は、それぞれ評価素子の一例である。図５に示すように第１の配線の評価素子５００は、第１の配線層５０２、第２の配線層５０３及びＶｉａ５０４より形成され、図７に示すように第１のゲート及びコンタクトの評価素子６００は配線層６０２、ゲート６０３及びコンタクト６０４より形成されている。これらの第１の配線の評価素子５００又は第１のゲート及びコンタクトの６００を、半導体ウェハに形成された各チップ領域にアレイ状に配列された評価セルに配置し、ＷＬＢＩ（Wafer Level Burn In）試験を行い、電気的な特性の値から不良が発生しやすい評価パターンか否かを評価している。
【特許文献１】特開２００５−０１１９７０号公報
【特許文献２】特開２００５−２０３５７８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
前述した従来の半導体装置の評価方法は、第１の配線の評価素子５００と第１のゲート及びコンタクトの評価素子６００とは抵抗値が異なるため、第１の配線の評価素子５００又は第１のゲート及びコンタクトの評価素子６００を半導体ウェハに形成された各評価セルに配置し、温度及び電圧の電気ストレスを印加してＷＬＢＩ試験を行うと、各評価素子に流れる電流の量が異なり、各評価素子へのＷＬＢＩ電気ストレスが異なる。例えば、第１の配線の評価素子５００の抵抗値が第１のゲート及びコンタクトの評価素子６００の抵抗値よりも低い場合に、第１の配線の評価素子５００と第１のゲート及びコンタクトの評価素子６００とが形成された半導体ウェハにＷＬＢＩ試験を行うと、第１の配線の評価素子５００により大きな電流が流れることになる。このとき、第１の配線の評価素子５００にＷＬＢＩ電気ストレスによる劣化が見られ、第１のゲート及びコンタクトの評価素子６００には劣化が見られなかったとしても第１の配線の評価素子５００が第１のゲート及びコンタクトの評価素子６００に比較して劣化しやすい評価パターンであるからなのか電流量が高かったためであるのか判断することは不可能である。このため、電気的な特性の値から経時劣化に対し不良が発生しやすい評価パターンか否かを単純に比較することはできない。
【０００７】
また、経時劣化に対し不良が発生しやすい評価パターンが抽出されても、従来の半導体装置の評価方法では、その評価パターンにどの程度の電流値が流れた場合に経時劣化が発生するのかを見積もることができない。
【０００８】
本発明は、上記従来の課題に鑑み、各評価パターンを簡便に比較でき、経時劣化が発生しやすい評価パターンを容易に抽出できるようにすることを第１の目的とし、経時劣化が発生しやすい評価パターンにおいて経時劣化が発生する電流量を見積もることを第２の目的とする。
【課題を解決するための手段】
【０００９】
前記の目的を達成するため、本発明は、半導体装置を、半導体ウェハに形成された各評価セルに調整抵抗を接続した評価素子を配置することによって、各評価セル内の評価素子の抵抗値と評価素子に接続された調整抵抗の抵抗値との和が同一になり、ＷＬＢＩ試験時に全評価パターンに実質的に同一の電気ストレスを印加できる構成とする。また、同一評価素子に異なる抵抗値を有する調整抵抗を接続した評価素子を実装することにより、評価セル間での評価素子の抵抗値と評価素子に接続された調整抵抗の抵抗値との和が異なるようにし、ＷＬＢＩ試験時に同一評価パターンに異なる電気ストレスを印加できる構成とする。
【００１０】
具体的に、本発明の半導体装置の評価装置は、半導体基板上に形成され、それぞれが少なくとも１つの第１の評価素子、第１の選択素子及び第１の調整抵抗が接続してなる複数の第１の評価セルが行列状に配列された第１の評価ブロックと、それぞれが少なくとも１つ以上の第２の評価素子、第２の選択素子及び第２の調整抵抗が接続してなる複数の第２の評価セルが行列状に配列された第２の評価ブロックとを備え、第１の評価ブロック内に接続された複数の第１の評価素子同士の抵抗値は実質的に等しく、第２の評価ブロック内に接続された複数の第２の評価素子同士の抵抗値は実質的に等しく、第１の評価セルと第２の評価セルとは実質的に等しい抵抗値を有することを特徴とする。
【００１１】
本発明の半導体装置の評価装置によると、各評価セル内に調整抵抗が接続されるため、半導体ウェハに形成された各評価セルの抵抗値を全ての評価セルで同一に設定できる。このため、ＷＬＢＩ試験等において半導体ウェハに同一量の電流を流すことができ、異なる抵抗値を有する評価素子が配置された評価セルにおいても同じ電気ストレスが印加されるため、評価素子の劣化具合を容易に比較することができる。
【００１２】
また、第１の評価ブロック、第２の評価ブロックは、互いに交差する複数のロウ線及びコラム線を有し、第１の評価セルにおいて、第１の評価素子は、その一端が第１の調整抵抗を介在させてロウ線又はコラム線に接続されると共に、第１の評価素子の他端が第１の選択素子を介在させてコラム線又はロウ線に接続され、第２の評価セルにおいて、第２の評価素子は、その一端が第２の調整抵抗を介在させてロウ線又はコラム線に接続されると共に、第２の評価素子の他端が第２の選択素子を介在させてコラム線又はロウ線に接続されていることが好ましい。
【００１３】
また、第１の評価ブロック、第２の評価ブロックは、互いに交差する複数のロウ線及びコラム線を有し、第１の評価セルにおいて、一の第１の評価素子の一端は、第１の調整抵抗を介在させてロウ線に接続されると共に、一の第１の評価素子の他端は、第１の選択素子及び他の第１の評価素子を介在させてコラム線に接続され、第２の評価セルにおいて、一の第２の評価素子の一端は、第２の調整抵抗を介在させてロウ線に接続されると共に、一の第２の評価素子の他端は、第２の選択素子及び他の第２の評価素子を介在させてコラム線に接続されていることが好ましい。
【００１４】
また、第１の評価素子は、ビアを介在させて電気的に接続された第１の配線層及び第２の配線層から構成され、第２の評価素子は、コンタクトを介在させて電気的に接続されたゲート及び第３の配線層から構成され、第１の評価素子と第２の評価素子とは異なる抵抗値を有していることが好ましい。
【００１５】
また、第１の選択素子、第２の選択素子は、スイッチングトランジスタからなることが好ましい。
【００１６】
また、第１の調整抵抗、第２の調整抵抗は、ゲート、拡散層又はトランジスタからなることが好ましい。
【００１７】
また、本発明の半導体装置の評価装置において、それぞれが少なくとも１つの第３の評価素子、第３の選択素子及び第３の調整抵抗が接続してなる複数の第３の評価セルが行列状に配列された第３の評価ブロックと、それぞれが少なくとも１つの第４の評価素子、第４の選択素子及び第４の調整抵抗が接続してなる複数の第４の評価セルが行列状に配列された第４の評価ブロックとをさらに備え、第３の評価ブロック内に接続された複数の第３の評価素子同士の抵抗値は実質的に等しく、第４の評価ブロック内に接続された複数の第４の評価素子同士の抵抗値は実質的に等しく、第１の評価素子と第３の評価素子とは同一構造の評価素子であり、第２の評価素子と第４の評価素子とは同一構造の評価素子であり、第１の調整抵抗と第３の調整抵抗とは異なる抵抗値を有し、第２の調整抵抗と第４の調整抵抗とは異なる抵抗値を有していることが好ましい。
【００１８】
このようにすれば、ＷＬＢＩ試験において、劣化した評価素子に着目し、同一評価素子に異なる抵抗値を有する調整抵抗を接続した評価セルを用いて、評価セルに異なる電流を流すことができるため、異なる電気ストレス（印加電流量）による評価素子の劣化具合を容易に比較することができる。
【００１９】
また、第３の評価ブロック及び第４の評価ブロックは、互いに交差する複数のロウ線及びコラム線を有し、第３の評価セルにおいて、第３の評価素子は、その一端が第３の調整抵抗を介在させてロウ線又はコラム線に接続されると共に、第３の評価素子の他端が第３の選択素子を介在させてコラム線又はロウ線に接続され、第４の評価セルにおいて、第４の評価素子は、その一端が第４の調整抵抗を介在させてロウ線又はコラム線に接続されると共に、第４の評価素子の他端が第４の選択素子を介在させてコラム線又はロウ線に接続されていることが好ましい。
【００２０】
また、第３の評価ブロック及び第４の評価ブロックは、互いに交差する複数のロウ線及びコラム線を有し、第３の評価セルにおいて、一の第３の評価素子の一端は、第３の調整抵抗を介在させてロウ線に接続されると共に、一の第３の評価素子の他端は、第３の選択素子及び他の第３の評価素子を介在させてコラム線に接続され、第４の評価セルにおいて、一の第４の評価素子の一端は、第４の調整抵抗を介在させてロウ線に接続されると共に、一の第４の評価素子の他端は、第４の選択素子及び他の第４の評価素子を介在させてコラム線に接続されていることが好ましい。
【００２１】
また、第３の選択素子及び第４の選択素子は、スイッチングトランジスタからなることが好ましい。
【００２２】
また、第３の調整抵抗及び第４の調整抵抗は、ゲート、拡散層又はトランジスタからなることが好ましい。
【００２３】
本発明の第１の半導体装置の評価方法は、本発明の半導体装置の評価装置を用いた半導体装置の評価方法であって、半導体装置のＷＬＢＩ（Wafer Level Burn In）評価を行うことによって、評価素子に起因する不良を判定する判定工程を備えていることを特徴とする。
【００２４】
本発明の第１の半導体装置の評価方法によると、各評価セル内に調整抵抗が接続され、半導体ウェハに形成された各評価セルの抵抗値を全ての評価セルで同一に設定した半導体装置であるため、半導体ウェハに同一量の電流を流すことができ、異なる抵抗値を有する評価素子の劣化具合を容易に比較することができる。
【００２５】
また、本発明の第２の半導体装置の評価方法は、本発明の半導体装置の評価装置を用いた半導体装置の評価方法であって、半導体装置のＷＬＢＩ（Wafer Level Burn In）評価を行うことによって、評価素子に起因する不良を判定する第１の判定工程と、評価素子に印加される電流電気ストレス量に起因する不良を判定する第２の判定工程とを備えている。
【００２６】
本発明の第２の半導体装置の評価方法によると、第１の半導体装置の評価方法による効果に加え、同一評価素子に異なる抵抗値を有する調整抵抗が接続され、半導体ウェハに形成された各評価セルの抵抗値をそれぞれの評価セルで異なるよう設定した半導体装置であるため、同一素子に異なる電流を流すことができるので、異なる電気ストレスによる評価素子の劣化具合を容易に比較することができる。
【００２７】
本発明の第３の半導体装置の評価方法は、本発明の半導体装置の評価装置を用いた半導体装置の評価方法であって、第１の選択素子を用いて任意の第１の評価セルを選択し、任意の第１の評価セルに予め設定した量の電流を流して、電流の流れる時間を測定する第１の工程と、第１の工程において測定した時間が、設定した時間を超えるか否かによって良否判定を行う第２の工程と、第２の工程において良否判定を行った結果から、第１の評価ブロックの不良率を求める第３の工程と、第２の選択素子を用いて任意の第２の評価セルを選択し、任意の第２の評価セルに予め設定した量の電流を流して、電流の流れる時間を測定する第４の工程と、第４の工程において測定した時間が、設定した時間を超えるか否かによって良否判定を行う第５の工程と、第５の工程において良否判定を行った結果から、第２の評価ブロックの不良率を求める第６の工程とを備えていることを特徴とする。
【００２８】
本発明の第３の半導体装置の評価方法によると、半導体ウェハに形成された各評価セルの良否判定を明確に行うことができ、半導体ウェハに形成された各評価ブロック毎の不良率を求めることができる。
【００２９】
また、第３の工程で求めた第１の評価ブロックの不良率と、第６の工程で求めた第２の評価ブロックの不良率とから、第１の評価素子と第２の評価素子との評価パターンに起因する経時劣化度の差を求める第７の工程をさらに備えていることが好ましい。
【００３０】
本発明の第４の半導体装置の評価方法は、本発明の半導体装置の評価装置を用いた半導体装置の評価方法であって、第１の選択素子を用いて任意の第１の評価セルを選択し、任意の第１の評価セルに予め設定した量の電流を流して、電流の流れる時間を測定する第１の工程と、第１の工程において測定した時間が、設定した時間を超えるか否かによって良否判定を行う第２の工程と、第２の工程において良否判定を行った結果から、第１の評価ブロックの不良率を求める第３の工程と、第２の選択素子を用いて任意の第２の評価セルを選択し、任意の第２の評価セルに予め設定した量の電流を流して、電流の流れる時間を測定する第４の工程と、第４の工程において測定した時間が、設定した時間を超えるか否かによって良否判定を行う第５の工程と、第５の工程において良否判定を行った結果から、第２の評価ブロックの不良率を求める第６の工程と、第３の選択素子を用いて任意の第３の評価セルを選択し、任意の第３の評価セルに予め設定した量の電流を流して、電流の流れる時間を測定する第７の工程と、第７の工程において測定した時間が、設定した時間を超えるか否かによって良否判定を行う第８の工程と、第８の工程において良否判定を行った結果から、第３の評価ブロックの不良率を求める第９の工程と、第４の選択素子を用いて任意の第４の評価セルを選択し、任意の第４の評価セルに予め設定した量の電流を流して、電流の流れる時間を測定する第１０の工程と、第１０の工程において測定した時間が、設定した時間を超えるか否かによって良否判定を行う第１１の工程と、第１１の工程において良否判定を行った結果から、第４の評価ブロックの不良率を求める第１２の工程とを備えていることを特徴とする。
【００３１】
本発明の第４の半導体装置の評価方法によると、半導体ウェハに形成された各評価セルの良否判定を明確に行うことができ、半導体ウェハに形成された各評価ブロック毎の不良率を求めることができる。
【００３２】
また、第３の工程で求めた第１の評価ブロックの不良率と、第６の工程で求めた第２の評価ブロックの不良率とから、第１の評価素子と第２の評価素子との評価パターンに起因する経時劣化度の差を求める第１３の工程と、第１３の工程で、第１の評価素子の経時劣化度が第２の評価素子の経時劣化度よりも大きい場合には、第３の工程で求めた第１の評価ブロックの不良率と、第９の工程で求めた第３の評価ブロックの不良率とから、第１の評価素子と第３の評価素子との電気ストレスに起因する経時劣化度の差を求める第１４の工程と、第１３の工程で、第２の評価素子の経時劣化度が第１の評価素子の経時劣化度よりも大きい場合には、第６の工程で求めた第２の評価ブロックの不良率と、第１２の工程で求めた第４の評価ブロックの不良率とから、第２の評価素子と第４の評価素子との電気ストレスに起因する経時劣化度の差を求める第１５の工程とをさらに備えていることが好ましい。
【００３３】
このようにすれば、経時劣化が発生しやすい評価パターンに対して印加される電気ストレスに対する経時劣化の比較が容易に行えるので、経時劣化が発生しやすい電気ストレスを抽出することができる。
【発明の効果】
【００３４】
本発明に係る半導体装置の評価装置及びその評価方法によると、半導体ウェハに形成された各評価セル内の抵抗値を全ての評価セルで同一にできるため、ＷＬＢＩ試験において各評価セル内に配置された全ての評価素子に同一量の電流を流すことができる。従って、評価パターンの比較が容易に行えるので、経時劣化が発生しやすい評価パターンを容易に抽出することができる。
【００３５】
また、経時劣化が発生しやすい評価パターンに異なる調整抵抗を接続した評価パターンに対して行うＷＬＢＩ試験において各評価セル内に配置された同一パターンの評価素子に異なる電流を流すことができる。経時劣化が発生しやすい評価パターンに対して印加される電気ストレスに対する経時劣化の比較が容易に行えるので、経時劣化が発生しやすい電気ストレスを抽出することができる。
【発明を実施するための最良の形態】
【００３６】
本発明の一実施形態について図面を参照しながら説明する。
(第１の実施形態)
図１〜図８を参照しながら、本発明の第１の実施形態の半導体装置の評価装置について説明する。
【００３７】
図１は本発明の評価装置が形成された半導体ウェハ１０１の一例を示し、図２は図１の一部を拡大して示し、図３は図２の一部を拡大して示している。
【００３８】
図１に示すように、ノッチ１０２が形成された半導体ウェハ１０１には、６８個のショットパターン１０３がアレイ状に配列されて形成されている。ショットパターン１０３はフォトリソグラフィ技術による露光、ドライエッチ及びイオン注入等の複数の工程処理を経て完成された半導体装置の特性評価に値するショット領域である。本発明においては、図１の半導体装置は一露光領域であるショットパターン１０３を評価単位とする。
【００３９】
図２は、半導体ウェハ１０１に６８個配列された各ショットパターン１０３がそれぞれ９個のチップ領域２０１〜２０９により構成されていることを示している。
【００４０】
図３は、１つのチップ領域２０１を拡大して示し、チップ領域２０１は評価ブロック３０１、３０２及び３０３により構成されていることを示している。このように、本実施形態では１つのチップ領域を３評価ブロックに分割しているが、これに限定されるものではなく、１つのチップ領域を分割せず１評価ブロックとしても、また、１つのチップ領域を１００評価ブロックに分割することも可能である。
【００４１】
また、図４は１つの評価ブロック３０１に搭載される回路構成の一例を示している。
【００４２】
図４に示すように、本実施形態の回路は評価セル４０１が数百から数万個アレイ状に配列した構成である。各評価セル４０１は、コラム線４０２及びロウ線４０３にそれぞれ接続された２つの評価素子４０４と２つの評価素子４０４の端子に接続した選択素子であるスイッチングトランジスタ４０５とから構成される。また、各コラム線４０２はコラムドライバ４０６と、各ロウ線４０３はロウドライバ４０７とそれぞれ接続されている。このような構成により、各評価セル４０１に対してコラム線４０２とロウ線４０３を選択することにより所望の評価セル４０１を活性化することができ、選択的に評価を行うことができる。
【００４３】
ここで、所望の評価セル４０１の評価方法について説明する。
【００４４】
所望の評価セル４０１に対応するロウドライバ４０７のｎチャネルトランジスタをオフ状態とし、ｐチャネルトランジスタをオン状態にすることによって流れる電流を評価セル４０１のスイッチングトランジスタ４０５に印加することによってロウ線４０３に接続した評価素子４０４並びにスイッチングトランジスタ４０５及びコラム線４０２に接続した評価素子４０４を経由してコラムドライバ４０６に流すことができる。つまり、電流は電流経路４０８に沿って流れることになる。
【００４５】
電流が評価素子４０４を流れる時間を測定することにより評価素子４０４の抵抗値やアレイ間のばらつきを評価することができる。流れる電流の速度が速ければ評価素子の抵抗値は低く、遅ければ高いことになる。このとき、評価素子４０４に流れる時間に規定値を設定しておき、全てのアドレスに対応する評価素子４０４を流れる時間を測定し、規定値の時間以上であるか否かにより、評価素子４０４の合否を判定することができるため、不良の個数から、評価ブロックの不良率を算出することができる。
【００４６】
図５〜図８はそれぞれ評価素子４０４の一例であり、図５は第１の配線の評価素子５００を示し、図６は調整抵抗を接続した第２の配線の評価素子５０１を示し、図７は第１のゲート及びコンタクトの評価素子６００を示し、図８は調整抵抗を接続した第２のゲート及びコンタクトの評価素子６０１を示している。
【００４７】
図５に示すように、第１の配線の評価素子５００は、第１配線５０２ａ及び第２配線５０２ｂからなる第１の配線層５０２、第２の配線層５０３及び第１の配線層５０２と第２の配線層５０３とを接続するＶｉａ５０４によって構成される。
【００４８】
図６に示すように、調整抵抗を接続した第２の配線の評価素子５０１は、第１の配線の評価素子５００に調整抵抗であるゲート５０５がコンタクト５０６によって第１配線５０２ａに接続して構成される。
【００４９】
図７に示すように、第１のゲート及びコンタクトの評価素子６００は、第１配線６０２ａ及び第２配線６０２ｂからなる配線層６０２、ゲート６０３及び配線層６０２とゲート６０３とを接続するコンタクト６０４によって構成される。
【００５０】
図８に示すように、調整抵抗を接続した第２のゲート及びコンタクトの評価素子６０１は、第２のゲート及びコンタクトの評価素子６０１に調整抵抗であるゲート６０５がコンタクト６０６によって第１配線６０２ａに接続して構成される。
【００５１】
ゲート５０５及びゲート６０５はプロセス上ばらつきが少なくなるように寸法を幅広に形成し、ばらつきの少ない注入条件であるｎｃｈゲート又はｐｃｈゲートを選択して配置されている。このようにすることにより、調整抵抗自体の不良及び特性が評価素子の評価において影響を及ぼさないようにしている。また、一例として調整抵抗にゲートを使用したものを示したが、プロセスに左右されない、安定した抵抗値を有するものが好ましく、ゲートに代えて拡散層又はトランジスタ等を使用しても良い。また、抵抗の値からは、評価素子４０４の抵抗値が１００Ωから１ｋΩであり、調整抵抗の抵抗値が１００Ωから１ｋΩであるものを採用し、各評価セル４０１の総抵抗値が２００Ωから１ｋΩ程度にすることが好ましい。
【００５２】
例えば、第１の配線の評価素子５００と第１のゲート及びコンタクトの評価素子６００とは、異なる抵抗値を有しているが、調整抵抗を接続した第２の配線の評価素子５０１及び第２のゲート及びコンタクトの評価素子６０１のように、抵抗値を調整するための調整抵抗をそれぞれ接続することにより、評価素子と調整抵抗とが有する抵抗を合わせた総抵抗値を等しく設定することができる。評価素子４０４の一例として第１及び第２の配線の評価素子５００及び５０１を評価セル４０１に配置して抵抗値を調整した評価セル４０１について説明する。
【００５３】
第１の配線の評価素子５００は、第１配線５０２ａのＶｉａ５０４とは反対側の端部をコラム線４０２と接続され、第２配線５０２ｂのＶｉａ５０４とは反対側の端部をスイッチングトランジスタ４０５と接続される。調整抵抗を接続した第２の配線の評価素子５０１については、ゲート５０５のコンタクト５０６とは反対側の端部をロウ線４０３と接続され、第２配線５０２ｂのＶｉａ５０４とは反対側の端部をスイッチングトランジスタ４０５と接続される。このように２つの第１及び第２の配線の評価素子５００及び５０１を評価セル４０１に配置することにより、図４に示す電流経路４０８に沿って電流を流すことができ、各評価セル４０１においては、抵抗値を調整して半導体ウェハ１０１に形成された各評価セル４０１に同一の電流を流すことができるため、配線の評価を容易に行うことが可能となる。
【００５４】
同様に、評価素子４０４の一例として第１及び第２のゲート及びコンタクトの評価素子６００及び６０１の評価セル４０１への配置について説明する。
【００５５】
第１のゲート及びコンタクトの評価素子６００は、第１配線６０２ａのコンタクト６０４とは反対側の端部をコラム線４０２と接続され、第２配線６０２ｂのコンタクト６０４とは反対側の端部をスイッチングトランジスタ４０５と接続される。調整抵抗を接続した第２のゲート及びコンタクトの評価素子６０１については、ゲート６０５のコンタクト６０６とは反対側の端部をロウ線４０３と接続され、第２配線６０２ｂのコンタクト６０４とは反対側の端部をスイッチングトランジスタ４０５と接続される。このように２つの第１及び第２のゲート及びコンタクトの評価素子６００及び６０１を評価セル４０１に配置することにより、図４に示す電流経路４０８に沿って電流を流すことができ、各評価セル４０１においては、抵抗値を調整して半導体ウェハ１０１に形成された各評価セル４０１に同一の電流を流すことができるため、２つの第１及び第２のゲート及びコンタクトの評価素子６００及び６０１の評価を容易に行うことができる。
【００５６】
このようにすると、配線の評価素子が配置された評価セルとゲート及びコンタクトの評価素子が配置された評価セルとに同一の電流を流すことができるようになる。１つの評価ブロックにアレイ状に形成される各評価セル４０１には、１つの評価ブロック内では同一の評価素子４０４を配置していれば良く、チップ領域とは関係なく評価素子４０４を配置することができる。例えば、評価ブロック３０１に配線の評価素子を配置し、評価ブロック３０２にゲート評価素子を配置し、評価ブロック３０３にコンタクトの評価素子を配置してもよい。
【００５７】
次に、第１の実施形態の半導体装置の評価方法について説明する。
【００５８】
半導体ウェハ１０１に形成された各評価セル４０１に配置する評価素子に調整抵抗を接続させて、ＷＬＢＩ試験を行う。調整抵抗が接続された評価素子が各評価セル４０１に配置されているため、半導体ウェハ１０１内に配置された評価素子に流れる電流が同一となるため、各評価素子に印加する電気ストレスを同一にすることができる。
【００５９】
ＷＬＢＩ試験時には、電流経路４０８で流れる電流と、電流経路４０８とは逆方向に流れる電流とを交互に流すことにより評価素子に電気ストレスを印加する。ここで、電流経路４０８とは逆方向の電流の流れを説明する。所望の評価セル４０１に対応するコラムドライバ４０６のｎチャネルトランジスタをオフ状態とし、ｐチャネルトランジスタをオン状態にすることによって流れる電流を、評価セル４０１のスイッチングトランジスタ４０５に印加することによってロウ線４０３に接続した評価素子４０４並びにスイッチングトランジスタ４０５及びコラム線４０２に接続した評価素子４０４を経由してロウドライバ４０７への流れである。
【００６０】
例えば、半導体ウェハ１０１の評価ブロック３０１に形成される各評価セル４０１に第１及び第２の配線の評価素子５００と５０１とを配置し、評価ブロック３０２に形成される各評価セル４０１に第１及び第２のゲート及びコンタクトの評価素子６００と６０１とを配置する。評価ブロック３０１及び３０２に形成された全ての評価セル４０１には、調整抵抗が接続された第２の配線の評価素子５０１又は第２のゲート及びコンタクトの評価素子６０１が配置されているため、ＷＬＢＩ試験時に各評価セル内に流れる電流が同一になり、各評価セルにかかる電気ストレスを揃えることができる。この半導体ウェハにおいて第２の配線の評価素子５０１で劣化が見られ、第２のゲート及びコンタクトの評価素子６０１で劣化が見られなかった場合、第２の配線の評価素子５０１が配置された評価パターンの方が第２のゲート及びコンタクトの評価素子６０１が配置された評価パターンよりも劣化しやすいと評価することができる。
【００６１】
また、調整抵抗により各評価セルの総抵抗値を等しく設定した半導体装置において、各評価セルに所定の値の電流を流し、電流が流れる時間を測定することにより、評価素子の合否が確実に判定できるため、評価ブロックの不良率を算出することができる。このようにして算出した各評価ブロックの不良率からＷＬＢＩ試験によって評価パターンに起因する経時劣化程度を評価することができる。
【００６２】
このように、調整抵抗が接続された評価素子を配置した半導体ウェハにおいてＷＬＢＩ試験を行うと、評価素子への電気ストレスを揃えることができるため、評価パターンの比較が容易に行え、経時劣化が発生しやすい評価パターンを容易に抽出することができる。
(第２の実施形態)
図１〜１２、特に、図６及び８〜１２を参照しながら、本発明の第２の実施形態の半導体装置の評価装置について説明する。
【００６３】
図９〜図１２は、それぞれ所定の抵抗値を有する調整抵抗を接続した評価素子４０４の一例であり、具体的に、図９は相対的に長い調整抵抗を接続した第３の配線の評価素子５０７を、図１０は相対的に短い調整抵抗を接続した第４の配線の評価素子５０８を、図１１は相対的に長い調整抵抗を接続した第３のゲート及びコンタクトの評価素子６０７を、図１２は相対的に短い調整抵抗を接続した第４のゲート及びコンタクトの評価素子６０８を示している。
【００６４】
図９に示すように、調整抵抗を接続した第３の配線の評価素子５０７は、第１の配線の評価素子５００に調整抵抗が接続された構成であり、図６に示す第２の配線の評価素子５０１に接続された調整抵抗であるゲート５０５よりも抵抗値が大きい調整抵抗であるゲート５０９がコンタクト５０６によって第１配線５０２ａに接続されている。
【００６５】
図１０に示すように、調整抵抗を接続した第４の配線の評価素子５０８は、第１の配線の評価素子５００に調整抵抗が接続された構成であり、図６に示す第２の配線の評価素子５０１に接続された調整抵抗であるゲート５０５よりも抵抗値が小さい調整抵抗であるゲート５１０がコンタクト５０６によって第１配線５０２ａに接続されている。
【００６６】
図１１に示すように、調整抵抗を接続した第３のゲート及びコンタクトの評価素子６０７は、第１のゲート及びコンタクトの評価素子６００に調整抵抗が接続された構成であり、図８に示す第２のゲート及びコンタクトの評価素子６０１に接続された調整抵抗であるゲート６０５よりも抵抗値が大きい調整抵抗であるゲート６０９がコンタクト６０６によって第１配線６０２ａに接続されている。
【００６７】
図１２に示すように、調整抵抗を接続した第４のゲート及びコンタクトの評価素子６０８は、第１のゲート及びコンタクトの評価素子６００に調整抵抗が接続された構成であり、図８に示す第２のゲート及びコンタクトの評価素子６０１に接続された調整抵抗であるゲート６０５よりも抵抗値が小さい調整抵抗であるゲート６１０がコンタクト６０６によって第１配線６０２ａに接続されている。
【００６８】
ここで、ゲート５０９、ゲート５１０、ゲート６０９及びゲート６１０はゲート５０５及びゲート６０５と同様にプロセス上ばらつきが少なくなるように寸法を幅広に形成し、ばらつきの少ない注入条件であるｎｃｈゲート又はｐｃｈゲートを選択して配置されている。
【００６９】
例えば、第２、第３及び第４の配線の評価素子５０１、５０２及び５０３は、それぞれ抵抗値の異なる調整抵抗であるゲート５０５、５０９及び５１０の接続により第１の配線の評価素子５００とはそれぞれ異なる抵抗値を有しており、第２、第３及び第４のゲート及びコンタクトの評価素子６０１、６０２及び６０３は抵抗値の異なる調整抵抗であるゲート６０５、６０９及び６１０の接続により第１のゲート及びコンタクトの評価素子６００とはそれぞれ異なる抵抗値を有している。
【００７０】
また、第３の配線の評価素子５０７、第４の配線の評価素子５０８、第３のゲート及びコンタクトの評価素子６０７及び第４のゲート及びコンタクトの評価素子６０８は、図４における評価セル４０１内に実装することができ、図４に示す電流経路４０８に沿って電流を流すことができる。第３の配線の評価素子５０７、第４の配線の評価素子５０８、第３のゲート及びコンタクトの評価素子６０７及び第４のゲート及びコンタクトの評価素子６０８が実装された評価ブロックは、第１及び第２の配線の評価素子５００及び５０１並びに第１及び第２のゲート及びコンタクトの評価素子６００及び６０１が実装された評価ブロックとは異なる評価ブロックを形成する。例えば、図２のチップ領域２０２から２０９における図３の評価ブロック３０１から３０３のいずれかの評価ブロックに実装される。
【００７１】
このように、各評価ブロックに、異なる抵抗値を有する調整抵抗が接続された評価素子４０４をそれぞれの評価セル４０１に実装することにより、各評価ブロックの評価セルは、１つ以上の調整抵抗により抵抗値が調整された評価素子が実装されるため、各評価ブロックにおける評価セル４０１に同一の電流を流すことができる。このため、評価素子の評価を容易に行うことが可能となる。すなわち、一評価ブロックの評価セル４０１に第２〜第４の配線の評価素子５０１〜５０３のいずれかを実装することにより、一評価ブロックにおける各評価セル４０１の抵抗値を揃えることができるため、配線の評価を容易に行うことが可能である。このとき、複数の調整抵抗を用いて各評価セル４０１の抵抗値を調整してもよい。同様に、一評価ブロックの評価セル４０１に第２〜第４のゲート及びコンタクトの評価素子６０１〜６０３のいずれかを実装することにより、一評価ブロックにおける各評価セル４０１の抵抗値を揃えることができるため、ゲート及びコンタクトの評価を容易に行うことが可能である。
【００７２】
１つの評価ブロックにアレイ状に形成される各評価セル４０１には、１つの評価ブロック内では所定の抵抗値を有するように調整抵抗が接続された同一の評価素子４０４を配置していれば良く、チップ領域とは関係なく評価素子４０４を配置することができる。例えば、図３において、評価ブロック３０１に配線の評価素子を配置し、評価ブロック３０２にゲート評価素子を配置し、評価ブロック３０３にコンタクトの評価素子を配置してもよい。
【００７３】
このようにすると、異なる抵抗値を有する調整抵抗が接続された配線の評価素子が配置された評価ブロック同士間、及び、異なる抵抗値を有する調整抵抗が接続されたゲート及びコンタクトの評価素子が配置された評価ブロック同士間に、異なる電流量を流すことができるようになる。
【００７４】
次に、第２の実施形態の半導体装置の評価方法について説明する。
【００７５】
半導体ウェハ１０１に形成された各評価ブロックに対して、各評価セル４０１に配置された各評価素子４０４に調整抵抗が接続された評価素子を実装してＷＬＢＩ試験を行う。評価ブロック間では、異なる抵抗値を有する調整抵抗が接続された評価素子が各評価セル４０１に配置されているため、半導体ウェハ１０１内に配置された評価素子に流れる電流が各評価ブロック間で異なるので、各評価素子に印加する電気ストレスを変えることができる。
【００７６】
例えば、半導体ウェハ１０１の評価ブロック３０１に形成される各評価セル４０１に第２の配線の評価素子５０１を実装し、評価ブロック３０２に形成される各評価セル４０１に第３の配線の評価素子５０７を実装し、評価ブロック３０３に形成される各評価セル４０１に第４の配線の評価素子５０８を実装する。
【００７７】
評価ブロック３０１、３０２及び３０３に形成された全ての評価セル４０１には、抵抗値の異なる調整抵抗であるゲート５０５又は５０９又は５１０がそれぞれ接続された第２〜第４の配線の評価素子５０１又は５０２又は５０３が評価ブロック毎に実装されているため、ＷＬＢＩ試験時に各評価ブロック間で評価セル内に流れる電流が異なるので、各評価セルにかかる電気ストレスを変えることができる。
【００７８】
例えば、この半導体ウェハにおいて相対的に短い調整抵抗であるゲート５１０が接続された第４配線の評価素子５０８に劣化が見られ、相対的に長い調整抵抗であるゲート５０９が接続された第３の配線の評価素子５０７に劣化が見られなかった場合、第４の配線の評価素子５０８に流れた電流量で劣化し、第３の配線の評価素子５０７に流れた電流量では劣化しないと評価することができる。
【００７９】
このように、調整抵抗が有する抵抗値を調整することによって、評価素子に流れる電流量を変化させることができるため、評価素子の劣化が発生する電流量を容易に見積もることができる。
【００８０】
また、調整抵抗を接続して各評価セルの総抵抗値が評価ブロックごとに異なるように設定した半導体装置において、各評価セルに所定の値の電流を流し、電流が流れる時間を測定することにより、評価素子の合否を確実に判定できるため、評価ブロックの不良率を算出することができる。このようにして算出した各評価ブロックの不良率からＷＬＢＩ試験によって印加される電気ストレスに起因する経時劣化程度を評価することができる。
【００８１】
このように、評価ブロック毎に異なる抵抗値を有する調整抵抗が接続された評価素子を配置した半導体ウェハにおいてＷＬＢＩ試験を行うと、評価ブロック毎に評価素子への電気ストレスを変えることができるため、評価パターンに印加する電気ストレスの比較が容易に行えるので、経時劣化が発生しやすい電気ストレスを容易に抽出することができる。
【００８２】
従って、第１の実施形態において劣化しやすい評価パターンを抽出した後、第２の実施形態で劣化しやすい評価パターンがどの程度の電気ストレスの印加により劣化しやすいかを容易に抽出することができる。
【００８３】
なお、第１及び第２の実施形態においては、一露光領域であるショットパターン１０３を評価単位としたが、チップ領域を評価単位としてもよい。
【００８４】
また、第１及び第２の実施形態においては、１評価セル内でスイッチングトランジスタとロウ線及びコラム線との間のそれぞれに評価素子を設置することを想定しているが、これに限定されるものではない。１評価セル内に調整抵抗が接続された評価素子を１つのみ設置しても良く、また、調整抵抗が接続された評価素子を配置するのではなく、スイッチングトランジスタとロウ線又はコラム線の間のどちらか一方に評価素子、他方に調整抵抗を配置しても良い。すなわち、１評価ブロック内の各評価セルにおいて、調整抵抗を接続することによって、抵抗値が揃えられていればよい。
【００８５】
また、第１及び第２の実施形態においては、スイッチングトランジスタを所望の評価セルを選択するための選択素子として使用したが、これに限定されるものではなく、他の選択可能な素子を用いても構わない。
【産業上の利用可能性】
【００８６】
本発明に係る半導体装置の評価装置及びその評価方法は、半導体ウェハに形成された評価セル内の抵抗値を全ての評価セルで同一にできるため、評価パターンの比較及び印加される電気ストレスに対する経時劣化の比較が容易となり、半導体プロセスを評価する評価装置とそれを用いた半導体装置の評価方法等に有用である。
【図面の簡単な説明】
【００８７】
【図１】本発明の第１及び第２の実施形態に係るウェハのショットパターンを示す図である。
【図２】本発明の第１及び第２の実施形態に係るショットパターンを構成するチップ領域を示す図である。
【図３】本発明の第１及び第２の実施形態に係るチップ領域を構成する評価ブロックを示す図である。
【図４】本発明の第１及び第２の実施形態に係る評価ブロック内の回路構成を示す図である。
【図５】本発明の第１及び第２の実施形態に係る配線の評価素子の例を示す図である。
【図６】本発明の第１及び第２の実施形態に係る調整抵抗を接続した配線の評価素子の例を示す図である。
【図７】本発明の第１及び第２の実施形態に係るゲート及びコンタクトの評価素子の例を示す図である。
【図８】本発明の第１及び第２の実施形態に係る調整抵抗を接続したゲート及びコンタクトの評価素子の例を示す図である。
【図９】本発明の第２の実施形態に係る調整抵抗を接続した配線の評価素子の例を示す図である。
【図１０】本発明の第２の実施形態に係る調整抵抗を接続した配線の評価素子の例を示す図である。
【図１１】本発明の第２の実施形態に係るゲート及びコンタクトの評価素子の例を示す図である。
【図１２】本発明の第２の実施形態に係るゲート及びコンタクトの評価素子の例を示す図である。
【符号の説明】
【００８８】
１０１  半導体ウェハ
１０２  ノッチ
１０３  ショットパターン
２０１〜２０９  チップ領域
３０１〜３０３  評価ブロック
４０１  評価セル
４０２  コラム線
４０３  ロウ線
４０４  評価素子
４０５  スイッチングトランジスタ
４０６  コラムドライバ
４０７  ロウドライバ
４０８  電流経路
５００  評価素子
５０１  評価素子
５０２  第１の配線層
５０２ａ  第１配線
５０２ｂ  第２配線
５０３  第２の配線層
５０４  Ｖｉａ
５０５  ゲート
５０６  コンタクト
５０７  評価素子
５０８  評価素子
５０９  ゲート
５１０  ゲート
６００  評価素子
６０１  評価素子
６０２  配線層
６０２ａ  第１配線
６０２ｂ  第２配線
６０３  ゲート
６０４  コンタクト
６０５  ゲート
６０６  コンタクト
６０７  評価素子
６０８  評価素子
６０９  ゲート
６１０  ゲート
【図１】
2008244436.tif 000003
【図２】
2008244436.tif 000004
【図３】
2008244436.tif 000005
【図４】
2008244436.tif 000006
【図５】
2008244436.tif 000007
【図６】
2008244436.tif 000008
【図７】
2008244436.tif 000009
【図８】
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【図９】
2008244436.tif 000011
【図１０】
2008244436.tif 000012
【図１１】
2008244436.tif 000013
【図１２】
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