(57)【要約】【課題】半導体素子及びその形成方法を提供する。【解決手段】低電圧が印加される低電圧領域ＬＶＮ、ＬＶＰ及び高電圧が印加される高電圧領域ＨＶＮ、ＨＶＰを含む第１導電型の半導体基板１００と、低電圧領域及び高電圧領域にそれぞれ備えられた第１導電型の第１ウェル１０２及び第１導電型の第２ウェル１０３と、低電圧領域の第１ウェル内の下部に備えられた、第１導電型と反対の導電型である第２導電型のバウンシング防止層１４０と、を含む【選択図】図２
2008193091.tif 000002
【特許請求の範囲】
【請求項１】
低電圧が印加される低電圧領域及び高電圧が印加される高電圧領域を含む第１導電型の半導体基板と、
前記低電圧領域及び前記高電圧領域にそれぞれ備えられた第１導電型の第１ウェル及び第１導電型の第２ウェルと、
前記低電圧領域の第１ウェル内の下部に備えられた、前記第１導電型と反対の導電型である第２導電型のバウンシング防止層と、
を含むことを特徴とする半導体素子。
【請求項２】
前記第１導電型はＰ型であり、前記第２導電型はＮ型であることを特徴とする請求項１に記載の半導体素子。
【請求項３】
前記低電圧領域は、低電圧が印加される低電圧ＮＭＯＳを形成する低電圧ＮＭＯＳ領域及び低電圧が印加される低電圧ＰＭＯＳを形成する低電圧ＰＭＯＳ領域を含み、
前記高電圧領域は、高電圧が印加される高電圧ＮＭＯＳを形成する高電圧ＮＭＯＳ領域及び高電圧が印加される高電圧ＰＭＯＳを形成する高電圧ＰＭＯＳ領域を含み、
前記第１ウェルは前記低電圧ＮＭＯＳ領域に備えられ、前記第２ウェルは前記高電圧ＮＭＯＳ領域に備えられたことを特徴とする請求項２に記載の半導体素子。
【請求項４】
前記低電圧ＰＭＯＳ領域に提供される前記第２導電型の第３ウェルと、
前記高電圧ＰＭＯＳ領域に提供される前記第２導電型の第４ウェルと、
をさらに含むことを特徴とする請求項３に記載の半導体素子。
【請求項５】
前記バウンシング防止層は、前記第３ウェル内の下部にさらに備えられたことを特徴とする請求項４に記載の半導体素子。
【請求項６】
前記高電圧ＮＭＯＳ領域、前記高電圧ＰＭＯＳ領域、前記低電圧ＮＭＯＳ領域及び前記低電圧ＰＭＯＳ領域をそれぞれ分離する素子分離膜をさらに含むことを特徴とする請求項３〜５のいずれかに記載の半導体素子。
【請求項７】
前記バウンシング防止層は、前記素子分離膜の下部表面より下に備えられたことを特徴とする請求項６に記載の半導体素子。
【請求項８】
低電圧が印加される低電圧ＮＭＯＳを形成する低電圧ＮＭＯＳ領域、低電圧が印加される低電圧ＰＭＯＳを形成する低電圧ＰＭＯＳ領域、高電圧が印加される高電圧ＮＭＯＳを形成する高電圧ＮＭＯＳ領域及び高電圧が印加される高電圧ＮＭＯＳを形成する高電圧ＰＭＯＳ領域を含むＰ型半導体基板を用意するステップと、
前記低電圧ＰＭＯＳ領域及び前記高電圧ＰＭＯＳ領域にＮウェルを形成するステップと、
前記低電圧ＮＭＯＳ領域及び前記高電圧ＮＭＯＳ領域にＰウェルを形成するステップと、
前記低電圧ＮＭＯＳ領域の前記Ｐウェル内の下部に、Ｎ型のバウンシング防止層を形成するステップと、
を含むことを特徴とする半導体素子の形成方法。
【請求項９】
前記Ｐウェルを形成するステップ及び前記Ｎウェルを形成するステップは、
前記半導体基板全面にＮ型不純物を注入して、予備的な予備Ｎウェルを形成するステップと、
前記低電圧ＮＭＯＳ領域及び前記高電圧ＮＭＯＳ領域に、Ｐ型不純物を注入するステップと、
を含むことを特徴とする請求項８に記載の半導体素子の形成方法。
【請求項１０】
前記低電圧ＮＭＯＳ領域、前記低電圧ＰＭＯＳ領域、前記高電圧ＮＭＯＳ領域及び前記高電圧ＰＭＯＳ領域をそれぞれ分離する素子分離膜を形成するステップをさらに含むことを特徴とする請求項８または９に記載の半導体素子の形成方法。
【請求項１１】
前記バウンシング防止層を形成するステップは、
前記半導体基板上に高電圧特性に適合した高電圧ゲート絶縁膜を形成するステップと、
前記高電圧ＮＭＯＳ領域と前記高電圧ＰＭＯＳ領域を覆うフォトレジストパターンを形成するステップと、
前記フォトレジストパターンをマスクとしてＮ型不純物イオン注入工程を行うステップと、
を含むことを特徴とする請求項８〜１０のいずれかに記載の半導体素子の形成方法。
【請求項１２】
前記バウンシング防止層は、前記素子分離膜の下部表面の下に形成されることを特徴とする請求項１０または１１に記載の半導体素子の形成方法。
【請求項１３】
前記バウンシング防止層は、前記低電圧ＰＭＯＳ領域のＮウェル内の下部にさらに形成されることを特徴とする請求項９〜１２のいずれか記載の半導体素子の形成方法。
【請求項１４】
前記バウンシング防止層を形成した後、
前記フォトレジストパターンをマスクとしてエッチング工程を行い、前記低電圧ＮＭＯＳ領域及び前記低電圧ＰＭＯＳ領域を覆う高電圧ゲート絶縁膜を除去するステップと、
前記低電圧ＮＭＯＳ領域及び前記低電圧ＰＭＯＳ領域を覆う低電圧特性に適合した低電圧ゲート絶縁膜を形成するステップと、
前記低電圧ＮＭＯＳ領域、前記低電圧ＰＭＯＳ領域、前記高電圧ＮＭＯＳ領域及び前記高電圧ＰＭＯＳ領域に、各々ゲートパターンを形成するステップと、
をさらに含むことを特徴とする請求項１１に記載の半導体素子の形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子及びその形成方法に関し、より詳細には、高電圧領域及び低電圧領域を有する半導体素子及びその形成方法に関する。
【背景技術】
【０００２】
半導体素子は、高電圧が印加される高電圧領域と低電圧が印加される低電圧領域を含むことができる。高電圧領域のＮＭＯＳ領域と低電圧領域のＮＭＯＳ領域は、Ｐウェルを含むことができる。高電圧ＮＭＯＳ領域のＰウェルと低電圧ＮＭＯＳ領域のＰウェルは、半導体基板により電気的に連結され得る。半導体基板がＰ型半導体基板である場合、高電圧ＮＭＯＳ領域に印加された高電圧が低電圧ＮＭＯＳ領域に影響を及ぼすバウンシング効果（ｂｏｕｎｃｉｎｇ  ｅｆｆｅｃｔ）が発生し得る。
【０００３】
一方、高電圧が印加される高電圧ＮＭＯＳを形成する高電圧ＮＭＯＳ領域、高電圧が印加される高電圧ＰＭＯＳを形成する高電圧ＰＭＯＳ領域、低電圧が印加される低電圧ＮＭＯＳを形成する低電圧ＮＭＯＳ領域及び低電圧が印加される低電圧ＰＭＯＳを形成する低電圧ＰＭＯＳ領域にそれぞれウェルを形成するために、４ステップのフォトリソグラフィ工程が従来行われていた。しかし、このような４ステップのフォトリソグラフィ工程は、工程費用を増加させる。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、このような問題点に鑑みてなされたもので、その目的は、高電圧領域と低電圧領域が電気的に絶縁された半導体素子及びその形成方法を提供することにある。
【課題を解決するための手段】
【０００５】
上記目的を解決するために、本発明に係る半導体素子は、低電圧が印加される低電圧領域及び高電圧が印加される高電圧領域を含む第１導電型の半導体基板と、低電圧領域及び高電圧領域にそれぞれ備えられた第１導電型の第１ウェル及び第１導電型の第２ウェルと、低電圧領域の第１ウェル内の下部に備えられた、第１導電型と反対の導電型である第２導電型のバウンシング防止層と、を含むことを特徴とする。
【０００６】
第１導電型はＰ型であり、第２導電型はＮ型であり得る。
【０００７】
低電圧領域は、低電圧が印加される低電圧ＮＭＯＳを形成する低電圧ＮＭＯＳ領域及び低電圧が印加される低電圧ＰＭＯＳを形成する低電圧ＰＭＯＳ領域を含み、高電圧領域は、高電圧が印加される高電圧ＮＭＯＳを形成する高電圧ＮＭＯＳ領域及び高電圧が印加される高電圧ＰＭＯＳを形成する高電圧ＰＭＯＳ領域を含み、第１ウェルは低電圧ＮＭＯＳ領域に備えられ、第２ウェルは高電圧ＮＭＯＳ領域に備えられ得る。
【０００８】
低電圧ＰＭＯＳ領域に提供される第２導電型の第３ウェルと、高電圧ＰＭＯＳ領域に提供される第２導電型の第４ウェルと、をさらに含み得る。
【０００９】
バウンシング防止層は、第３ウェル内の下部にさらに備えられうる。
【００１０】
高電圧ＮＭＯＳ領域、高電圧ＰＭＯＳ領域、低電圧ＮＭＯＳ領域及び低電圧ＰＭＯＳ領域をそれぞれ分離する素子分離膜をさらに含みうる。
【００１１】
バウンシング防止層は、素子分離膜の下部表面より下に備えられうる。
【００１２】
また、本発明に係る半導体素子の形成方法は、低電圧が印加される低電圧ＮＭＯＳを形成する低電圧ＮＭＯＳ領域、低電圧が印加される低電圧ＰＭＯＳを形成する低電圧ＰＭＯＳ領域、高電圧が印加される高電圧ＮＭＯＳを形成する高電圧ＮＭＯＳ領域及び高電圧が印加される高電圧ＮＭＯＳを形成する高電圧ＰＭＯＳ領域を含むＰ型半導体基板を用意するステップと、低電圧ＰＭＯＳ領域及び高電圧ＰＭＯＳ領域にＮウェルを形成するステップと、低電圧ＮＭＯＳ領域及び高電圧ＮＭＯＳ領域にＰウェルを形成するステップと、低電圧ＮＭＯＳ領域のＰウェル内の下部に、Ｎ型のバウンシング防止層を形成するステップと、を含むことを特徴とする。
【００１３】
Ｐウェルを形成するステップ及びＮウェルを形成するステップは、半導体基板全面にＮ型不純物を注入して、予備的な予備Ｎウェルを形成するステップと、低電圧ＮＭＯＳ領域及び高電圧ＮＭＯＳ領域に、Ｐ型不純物を注入するステップと、を含み得る。
【００１４】
低電圧ＮＭＯＳ領域、低電圧ＰＭＯＳ領域、高電圧ＮＭＯＳ領域及び高電圧ＰＭＯＳ領域をそれぞれ分離する素子分離膜を形成するステップをさらに含み得る。
【００１５】
バウンシング防止層を形成するステップは、半導体基板上に高電圧特性に適合した高電圧ゲート絶縁膜を形成するステップと、高電圧ＮＭＯＳ領域と前記高電圧ＰＭＯＳ領域を覆うフォトレジストパターンを形成するステップと、フォトレジストパターンをマスクとしてＮ型不純物イオン注入工程を行うステップと、を含み得る。
【００１６】
バウンシング防止層は、素子分離膜の下部表面の下に形成され得る。
【００１７】
バウンシング防止層は、低電圧ＰＭＯＳ領域のＮウェル内の下部にさらに形成され得る。
【００１８】
バウンシング防止層を形成した後、フォトレジストパターンをマスクとしてエッチング工程を行い、低電圧ＮＭＯＳ領域及び低電圧ＰＭＯＳ領域を覆う高電圧ゲート絶縁膜を除去するステップと、低電圧ＮＭＯＳ領域及び低電圧ＰＭＯＳ領域を覆う低電圧特性に適合した低電圧ゲート絶縁膜を形成するステップと、低電圧ＮＭＯＳ領域、低電圧ＰＭＯＳ領域、高電圧ＮＭＯＳ領域及び高電圧ＰＭＯＳ領域に、各々ゲートパターンを形成するステップと、をさらに含み得る。
【発明の効果】
【００１９】
本発明によれば、ＰウェルとＮウェルを形成するためのフォトリソグラフィ工程数を減少させる。さらに低電圧ＮＭＯＳ領域と高電圧ＮＭＯＳ領域を電気的に絶縁するバウンシング防止層を形成するため、高電圧領域と低電圧領域を電気的に絶縁する半導体素子を形成することができる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の実施の形態に係る半導体素子及びその形成方法を、添付した図面を参照して詳細に説明する。本発明は、ここで説明する実施の形態に限定されず、他の形態においても具体化され得る。ここで紹介される実施の形態は、本発明の内容を十分開示し、当業者に本発明の思想が十分理解されるようにするために提供されるものである。
【００２１】
図面において、層及び領域の厚さは、明確性のために誇張されたものである。また、層が他の層または基板「上」にあると説明した場合、それは他の層または基板上に直接形成されるか、またはその間に第３の層が介在されることもできる。明細書全体において、同一な参照符号は同一な構成要素を示す。
【００２２】
図１は、本発明の実施の形態に係る半導体素子を説明するための平面図である。
【００２３】
図１を参照すると、低電圧が印加される低電圧領域ＬＶと高電圧が印加される高電圧領域ＨＶがそれぞれ表示されており、ＮＭＯＳ領域ＮＭＯＳとＰＭＯＳ領域ＰＭＯＳがそれぞれ表示されている。ＮＭＯＳ領域ＮＭＯＳにＰウェル（Ｐ−ウェル）が備えられ、ＰＭＯＳ領域ＰＭＯＳにＮウェル（Ｎ−ウェル）が備えられる。図２を参照して後述するように、バウンシング防止層（ｂｏｕｎｃｉｎｇ  ｐｒｏｔｅｃｔｉｏｎ  ｌａｙｅｒ）１４０は、低電圧領域ＬＶに形成され得る。これにより、バウンシング防止層１４０は、高電圧領域ＨＶに印加される高電圧が低電圧領域ＬＶに影響を及ぼすことを防止できる。
【００２４】
図２は、本発明の実施形態に係る半導体素子を説明するための断面図である。図２は、図１のＩ‐Ｉ’線に沿う断面図と図１のＩ’‐Ｉ’’線に沿う断面図を併合したものである。
【００２５】
図２を参照すると、低電圧ＮＭＯＳ領域ＬＶＮ、低電圧ＰＭＯＳ領域ＬＶＰ、高電圧ＮＭＯＳ領域ＨＶＮ及び高電圧ＰＭＯＳ領域ＨＶＰを含む半導体基板１００が提供される。低電圧ＮＭＯＳ領域ＬＶＮと高電圧ＮＭＯＳ領域ＨＶＮは、それぞれ第１導電型の第１ウェル１０２及び第１導電型の第２ウェル１０３を備える。低電圧ＰＭＯＳ領域ＬＶＰと高電圧ＰＭＯＳ領域ＨＶＰには、それぞれ第１導電型と反対の導電型である第２導電型の第３ウェル１０４及び第２導電型の第４ウェル１０６を備える。半導体基板１００は、第１導電型であり得る。第１導電型はＰ型（ｐ−ｔｙｐｅ）であり、第２導電型はＮ型（ｎ−ｔｙｐｅ）であり得る。
【００２６】
第１ウェル１０２内の下部（ｌｏｗｅｒ  ｐｏｒｔｉｏｎ）に、バウンシング防止層１４０を備える。バウンシング防止層１４０は、第２導電型である。バウンシング防止層１４０は、第３ウェル１０４内の下部（ｌｏｗｅｒ  ｐｏｒｔｉｏｎ）にさらに備えられ得る。バウンシング防止層１４０は、高電圧ＮＭＯＳ領域ＨＶＮに印加された高電圧が低電圧ＮＭＯＳ領域ＬＶＮに影響を及ぼすことを防止できる。すなわち、バウンシング防止層１４０により、高電圧ＮＭＯＳ領域ＨＶＮと低電圧ＮＭＯＳ領域ＬＶＮが電気的に絶縁されることができる。
【００２７】
低電圧ＮＭＯＳ領域ＬＶＮ、低電圧ＰＭＯＳ領域ＬＶＰ、高電圧ＮＭＯＳ領域ＨＶＮ及び高電圧ＰＭＯＳ領域ＨＶＰをそれぞれ分離する素子分離膜１１０を備える。バウンシング防止層１４０は、素子分離膜１１０の下部表面より下に備えることができる。低電圧ＮＭＯＳ領域ＬＶＮ及び低電圧ＰＭＯＳ領域ＬＶＰに低電圧ゲートパターンＬＶＧを備える。低電圧ゲートパターンＬＶＧは、低電圧ゲート絶縁パターン１５０ａとゲート電極１６０を含むことができる。高電圧ＮＭＯＳ領域ＨＶＮ及び高電圧ＰＭＯＳ領域ＨＶＰに、高電圧ゲートパターンＨＶＧを備える。高電圧ゲートパターンＨＶＧは、高電圧ゲート絶縁パターン１２０ａとゲート電極１６０を含むことができる。高電圧ゲート絶縁パターン１２０ａは、低電圧ゲート絶縁パターン１５０ａより厚いことがある。
【００２８】
図３Ａ〜図３Ｅは、本発明の実施形態に係る半導体素子の形成方法を説明するための断面図である。
【００２９】
図３Ａを参照すると、低電圧ＮＭＯＳ領域ＬＶＮ、低電圧ＰＭＯＳ領域ＬＶＰ、高電圧ＮＭＯＳ領域ＨＶＮ及び高電圧ＰＭＯＳ領域ＨＶＰを含むＰ型半導体基板１００が用意される。半導体基板１００の全面にＮ型不純物を注入して、予備的な予備Ｎウェル１０５が形成される。
【００３０】
図３Ｂを参照すると、低電圧ＮＭＯＳ領域ＬＶＮ及び高電圧ＮＭＯＳ領域ＨＶＮに、それぞれＰ型不純物を注入して、第１Ｐウェル１０２及び第２Ｐウェル１０３が形成される。第１Ｐウェル１０２及び第２Ｐウェル１０３が形成されることで、低電圧ＰＭＯＳ領域ＬＶＰ及び前記高電圧ＰＭＯＳ領域ＨＶＰに、それぞれ第１Ｎウェル１０４及び第２Ｎウェル１０６が形成される。第１Ｐウェル１０２及び第２Ｐウェル１０３は、予備Ｎウェルの不純物濃度より高い濃度のＰ型不純物を注入して形成されることができる。第１Ｐウェル１０２、第２Ｐウェル１０３、第１Ｎウェル１０４及び第２Ｎウェル１０６は、２ステップのフォトリソグラフィ工程により形成されることができる。
【００３１】
低電圧ＮＭＯＳ領域ＬＶＮ、低電圧ＰＭＯＳ領域ＬＶＰ、高電圧ＮＭＯＳ領域ＨＶＮ及び高電圧ＰＭＯＳ領域ＨＶＰをそれぞれ分離する素子分離膜１１０が形成される。素子分離膜１１０を形成するステップは、半導体基板１００をエッチングしてトレンチを形成するステップと、トレンチを満たす絶縁膜を形成するステップとを含むことができる。
【００３２】
図３Ｃを参照すると、半導体基板１００上に高電圧特性に適合した高電圧ゲート絶縁膜１２０が形成される。高電圧ゲート絶縁膜１２０は、熱酸化工程により形成されることができる。高電圧ゲート絶縁膜１２０は、高電圧（例えば、１７〜２０Ｖ）特性に適合する厚さに形成されることができる。高電圧ＮＭＯＳ領域ＨＶＮ及び高電圧ＰＭＯＳ領域ＨＶＰを覆うフォトレジストパターン１３０が形成される。
【００３３】
図３Ｄを参照すると、フォトレジストパターン１３０をマスクとしてイオン注入工程を行って、低電圧ＮＭＯＳ領域ＬＶＮと低電圧ＰＭＯＳ領域ＬＶＰにバウンシング防止層１４０が形成される。バウンシング防止層１４０は、第１Ｐウェル１０２内の下部（ｌｏｗｅｒ  ｐｏｒｔｉｏｎ）に形成されることができる。バウンシング防止層１４０は、第１Ｎウェル１０４内の下部（ｌｏｗｅｒ  ｐｏｒｔｉｏｎ）にさらに形成されることができる。バウンシング防止層１４０は、素子分離膜１１０の下部表面の下に形成されることができる。バウンシング防止層１４０はＮ型であり得る。イオン注入工程で、高電圧ゲート絶縁膜１２０は半導体基板１００の損傷を防止するスクリーン酸化膜（ｓｃｒｅｅｎ  ｏｘｉｄｅ）として利用できる。
【００３４】
バウンシング防止層１４０は、高電圧ＮＭＯＳ領域ＨＶＮに印加された高電圧が低電圧ＮＭＯＳ領域ＬＶＮに影響を及ぼすことを防止できる。すなわち、バウンシング防止層１４０により、高電圧ＮＭＯＳ領域ＨＶＮと低電圧ＮＭＯＳ領域ＬＶＮが電気的に絶縁されることができる。
【００３５】
図３Ｅを参照すると、低電圧ＮＭＯＳ領域ＬＶＮ及び低電圧ＰＭＯＳ領域ＬＶＰを覆う高電圧ゲート絶縁膜１２０が除去される。高電圧ゲート絶縁膜１２０を除去するステップは、ウェットエッチング工程を含むことができる。フォトレジストパターン１３０は、ウェットエッチング工程のエッチングマスクとして使用されると同時に、バウンシング防止層１４０を形成するためのイオン注入工程のマスクとして使用されることができる。したがって、バウンシング防止層１４０を形成するための追加的なフォトリソグラフィ工程を必要としない。
【００３６】
低電圧ＮＭＯＳ領域ＬＶＮ及び低電圧ＰＭＯＳ領域ＬＶＰ上に、低電圧特性に適合した低電圧ゲート絶縁膜１５０が形成される。低電圧ゲート絶縁膜１５０は、熱酸化工程により形成されることができる。低電圧ゲート絶縁膜１５０は、低電圧（例えば、１．８〜３．３Ｖ）特性に適合する厚さに形成されることができる。低電圧ゲート絶縁膜１５０は、高電圧ゲート絶縁膜１２０より薄い厚さに形成されることができる。本発明の実施形態によれば、ＰウェルとＮウェルを形成するためのフォトリソグラフィ工程が減少し、かつ低電圧ＮＭＯＳ領域と高電圧ＮＭＯＳ領域を電気的に絶縁するバウンシング防止層が形成されることができる。
【００３７】
上述した実施形態は、本発明を単に例示する目的のために開示されたものであり、本発明の属する技術の分野における通常の知識を有する者であれば、本発明の技術的思想を逸脱しない範囲内で、様々な置換、変形、及び変更が可能であり、このような置換、変形、変更したものであっても、本発明の技術的範囲に属するものである。
【図面の簡単な説明】
【００３８】
【図１】本発明の実施形態に係る半導体素子を説明するための平面図である。
【図２】本発明の実施形態に係る半導体素子を説明するための断面図である。
【図３Ａ】本発明の実施形態に係る半導体素子の形勢方法を説明するための断面図である。
【図３Ｂ】本発明の実施形態に係る半導体素子の形勢方法を説明するための断面図である。
【図３Ｃ】本発明の実施形態に係る半導体素子の形勢方法を説明するための断面図である。
【図３Ｄ】本発明の実施形態に係る半導体素子の形勢方法を説明するための断面図である。
【図３Ｅ】本発明の実施形態に係る半導体素子の形勢方法を説明するための断面図である。
【符号の説明】
【００３９】
１００    第１Ｐウェル、
１０３    第２Ｐウェル、
１２０    高電圧ゲート絶縁膜、
１４０    バウンシング防止層、
１５０    低電圧ゲート絶縁膜。
【図１】
2008193091.tif 000003
【図２】
2008193091.tif 000004
【図３Ａ】
2008193091.tif 000005
【図３Ｂ】
2008193091.tif 000006
【図３Ｃ】
2008193091.tif 000007
【図３Ｄ】
2008193091.tif 000008
【図３Ｅ】
2008193091.tif 000009