(57)【要約】      （修正有）【課題】ＳＯＩウエハ上に、従来のＣＭＯＳプロセスと親和性のよいプロセスで、面積を増大させることなく、高抵抗素子タイプのＳＲＡＭの構造及びその製造方法を提供する。【解決手段】半導体装置は、シリコン支持基板１３０と、支持基板１３０上に形成される絶縁層１３２と、絶縁層１３２上に形成されるＳＯＩ層１３４とからなるＳＯＩ基板を用いて製造されるＳＲＡＭに適用される。そして、ホトリソとエッチングで所望の領域に支持基板１３０に達するホール１４２を形成し、ポリシリコン１１４を堆積して、シリコン支持基板１３０に達するポリシリコンプラグによって形成される抵抗素子１５０を備えている。【選択図】図８
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【特許請求の範囲】
【請求項１】
シリコン支持基板と、当該支持基板上に形成される絶縁層と、当該絶縁層上に形成されるＳＯＩ層とからなるＳＯＩ基板を用いて製造される半導体装置において、
前記シリコン支持基板に達するポリシリコンプラグによって形成される抵抗素子を備えたことを特徴とする半導体装置。
【請求項２】
前記半導体装置は、ＳＲＡＭであることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記抵抗素子を用いて構成されるＳＲＡＭのパターンについて、当該パターンが隣接する同様のパターンの特定の箇所と接続されることにより、２以上繰り返されていることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記シリコン支持基板上にはインプラ領域が形成され、前記ポリシリコンプラグは当該インプラ領域に接続されていることを特徴とする請求項１，２又は３に記載の半導体装置。
【請求項５】
前記インプラ領域は、活性領域の下に配置されないことを特徴とする請求項４に記載の半導体装置。
【請求項６】
シリコン支持基板と、当該支持基板上に形成される絶縁層と、当該絶縁層上に形成されるＳＯＩ層とからなるＳＯＩ基板を用いた半導体装置の製造方法において、
前記シリコン支持基板の上にインプラ領域を形成する工程と；
前記ＳＯＩ基板に対して、前記シリコン支持基板に達する開口を形成する工程と；
前記開口内部にポリシリコンを堆積することにより、ポリシリコンプラグを形成する工程とを備え、
前記ポリシリコンプラグを高抵抗素子として使用することを特徴とする半導体装置の製造方法。
【請求項７】
前記ポリシリコンプラグに対してインプラ処理を行わないことを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記開口内部に前記ポリシリコンを堆積した後、ポリシリコンプラグ用のパターンを形成する工程と；
当該パターン上に再度ポリシリコンを堆積する工程とを更に含むことを特徴とする請求項６又は７に記載の半導体装置の製造方法。
【請求項９】
前記半導体装置は、ＳＲＡＭであることを特徴とする請求項６，７又は８に記載の半導体装置の製造方法。
【請求項１０】
前記抵抗素子を用いて構成されるＳＲＡＭのパターンについて、当該パターンが隣接する同様のパターンの特定の箇所と接続されることにより、２以上繰り返されていることを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記インプラ領域は、活性領域の下に配置されないことを特徴とする請求項６，７，８，９又は１０に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳＯＩ(Silicon on Insulator)ウエハを用いた半導体装置及びその製造方法に関する。特に、高抵抗素子を用いたＳＲＡＭ（Static
Random Access Memory）の構造及び製造方法に関する。
【背景技術】
【０００２】
現在、ＳＲＡＭには６つのトランジスタ（６Ｔｒ）で構成されるＣＭＯＳタイプ（図１）と、４つのトランジスタ（４Ｔｒ）と高抵抗素子とで構成されるタイプ（図２）とがある。図１に示すＣＭＯＳタイプは、占有面積は大きくなるが、特殊プロセスが不要で、安定性とリーク電流の面で優れている。一方、図２に示す高抵抗素子タイプは、安定性とリーク電流の面でＣＭＯＳタイプに劣るが、占有面積を大幅に縮小できるという利点がある。
【０００３】
高抵抗素子タイプのＳＲＡＭ（図２）のリーク電流を改善（低減）するには、より高抵抗の素子が必要となる。図３は、従来のＳＲＡＭのレイアウトを示す。図４は、図３のレイアウト（１０Ｘ）の繰り返しパターンを示す。図において、符号１２はワードライン、１４はアクティブ領域（拡散層）、１６はポリシリコンライン、１８は第１メタル層、２０はコンタクト領域を示す。
【０００４】
図３及び図４に示すように、従来の構造では、高抵抗素子を製造するにあたり、占有面積が増大してしまう。また、高抵抗素子をＳＲＡＭ上に作るといった特殊プロセスを用いたりする必要があった。
【０００５】
特許文献１（特開２００６−４９７８４号公報）には、ＳＯＩ基板上のＳＲＡＭにおいて、ポリシリコンのプラグを抵抗として用いた例が記載されている。しかしながら、特許文献１の技術には種々の問題点がある。構造面では、ポリシリコンのプラグをＳＯＩ層上に直接接続しているため、ＳＯＩ層の膜厚ばらつきにより抵抗値がばらついてしまう。また、プロセス面では、ソース・ドレインへのコンタクトプラグを形成するタイミングでポリシリコンのプラグを形成しており、ゲート電極のポリシリコン形成のための装置は使用できず、専用の装置が必要となってしまう。これは、コンタクトホール中にシリサイドが露出しており、この段階でもしゲート電極のポリシリコンを形成するための装置を用いるとその装置は汚染されてしまうためである。
【特許文献１】特開２００６−４９７８４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は上記のような状況に鑑みてなされたものであり、ＳＯＩウエハ上に、従来のＣＭＯＳプロセスと親和性のよいプロセスで、面積を増大させることなく、高抵抗素子タイプのＳＲＡＭを作成可能な構造を提供することを目的とする。
【０００７】
また、ＳＯＩウエハ上に、従来のＣＭＯＳプロセスと親和性のよいプロセスで、面積を増大させることなく、高抵抗素子タイプのＳＲＡＭを作成可能な製造方法を提供することを他の目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、本発明の第１の態様に係る半導体装置は、シリコン支持基板と、当該支持基板上に形成される絶縁層と、当該絶縁層上に形成されるＳＯＩ層とからなるＳＯＩ基板を用いて製造される半導体装置に適用される。そして、前記シリコン支持基板に達するポリシリコンプラグによって形成される抵抗素子を備えたことを特徴とする。
【０００９】
また、本発明の第２の態様に係る半導体装置の製造方法は、シリコン支持基板と、当該支持基板上に形成される絶縁層と、当該絶縁層上に形成されるＳＯＩ層とからなるＳＯＩ基板を用いた半導体装置の製造方法に適用される。そして、前記シリコン支持基板の上にインプラ領域を形成する工程と；前記ＳＯＩ基板に対して、前記シリコン支持基板に達する開口を形成する工程と；前記開口内部にポリシリコンを堆積することにより、ポリシリコンプラグを形成する工程とを備える。更に、前記ポリシリコンプラグを高抵抗素子として使用することを特徴とする。
【発明の効果】
【００１０】
上記のような構成の本発明によれば、上述した特許文献１に記載の構造と異なり、ポリシリコンプラグがＳＯＩ層の膜厚ばらつきの影響を受けず、抵抗値が安定するという利点がある。ここで、本発明の場合シリコン支持基板のインプラ領域の拡散深さのばらつきが影響するが、インプラによるばらつきは膜厚ばらつきに比べてかなり小さいこと、及びインプラ領域は低抵抗にして用いることから、抵抗値変動に対する問題は無視できる程度に小さいと言える。
【００１１】
また、本発明においては、ポリシリコンのプラグを、ゲート電極形成と同時又は２回に分けて形成し、ソース・ドレインへのコンタクトプラグ形成のタイミングでは形成していない。このため、特許文献１の場合と異なり専用の装置を用いる必要がなく、製造設備・製造コストの面で有利となる。
【発明を実施するための最良の形態】
【００１２】
図５は、本発明の実施例に係るＳＲＡＭのパターンを示す説明図（平面図）である。図において、符号１１２はワードライン、１１４はポリシリコン、１１６は第１メタル層、１１８はアクティブ領域（拡散層）、１２０はインプラ領域、１２２はポリプラグを示す。図６は、図５に示すパターン（１００Ｘ）を組み合わせた構造例を示す。図５において、Ｖｄｄと一つ目のポリシリコンプラグ１２２との間と、Ｖｄｄと二つ目のポリシリコンプラグ１２２との間とは、２倍程度距離の違いがあるが、インプラ領域１２０は十分低抵抗であるため、距離による差は問題とはならない。
【００１３】
本発明では、ＶｄｄをＳｉ（シリコン）支持基板（１３０）まで延ばし、Ｓｉ支持基板（１３０）のインプラ領域１２０でポリシリコンプラグと接続を取っている。ここで、インプラ領域１２０は、アクティブ領域１１８の下には引き回さないようにする。仮に、インプラ領域１２０をアクティブ領域１１８の下に引き回すと、トランジスタ動作に悪影響を及ぼすおそれがある。
【００１４】
図７（Ａ）〜（Ｃ）、図８（Ａ）〜（Ｃ）は、本発明の第１実施例に係るＳＲＡＭの製造工程を示す断面図である。まず、図７（Ａ）に示すように、Ｓｉ支持基板１３０、ＢＯＸ層１３２、ＳＯＩ層１３４からなるＳＯＩウエハを準備する。
【００１５】
次に、図７（Ｂ）に示すように、ＳＯＩ層１３４上に窒化膜を例えば100nm堆積し、ホトリソ（フォトリソグラフィー）とエッチングで窒化膜１３６をパターニングする。その後、ホトリソ技術を用いて、所望の領域にインプラ（イオン・インプランテーション）を行い支持基板１３０とは逆極性の領域（例えば、Ｐ−基板に対してはＮ−領域）１２０を形成する。この時のレジスト膜厚はインプラに対して十分な阻止能力を持つように、例えば、数umの膜厚とする。また、インプラはＳＯＩ層１３４とＢＯＸ層１３２を貫通するよう、例えば、リンを数１００〜数１０００ｋｅＶの注入エネルギーで、１０１２ｃｍ−２〜１０１４ｃｍ−２程度の量のインプラを行う。
【００１６】
次に、図７（Ｃ）に示すように、ＬＯＣＯＳもしくはＳＴＩ技術を用いて素子分離領域１３８を形成する。
【００１７】
続いて、Ｗｅｌｌとゲート絶縁膜を形成後、図８（Ａ）に示すように、ホトリソとエッチングで所望の領域に支持基板１３０に達するホール１４２を、例えば、０．数μｍ径で形成する。図中、符号１４０はレジストを示す。
【００１８】
次に、レジスト１４０を除去した後、ポリシリコン１１４を堆積し、図８（Ｂ）に示すように、ポリシリコンプラグ１２２を形成する。この時、ポリシリコン１１４の堆積量は、ホール１４２が埋め込まれるよう、ホール径の倍以上の堆積量とする。
【００１９】
以降は、通常のＣＭＯＳプロセスと同様に、ポリシリコン１１４をパターニングし、ソース・ドレイン用の高濃度インプラ１４４を行い、層間絶縁膜を堆積後、コンタクトホールを形成し、続いて図８（Ｃ）に示すように、コンタクト１４６を形成する。この時、素子分離領域においてＳｉ支持基板１３０までコンタクトホールを空け、配線することで高抵抗素子１５０と接続可能となる。
【００２０】
以上のように、本実施例においては、高抵抗素子１５０をＳｉ支持基板１３０へのポリシリコンプラグで形成する。ポリシリコンへ不純物が注入されないため、高抵抗素子１５０の高抵抗化を図ることができる。また、Ｓｉ支持基板１３０へのインプラ領域１２０の濃度や、ポリシリコンプラグの径によっても、さらに高抵抗化を図ることが可能である。本実施例においては、ポリシリコンのラインを引き回す必要が無い為、面積の縮小を図ることもできる。さらに、本実施例による製造方法では、ポリシリコンの堆積が１回で済むという利点がある。
【００２１】
図９（Ａ）〜（Ｃ）、図１０（Ａ）〜（Ｃ）は、本発明の第２実施例に係るＳＲＡＭの製造工程を示す断面図である。まず、図９（Ａ）に示すように、Ｓｉ支持基板２３０、ＢＯＸ層２３２、ＳＯＩ層２３４からなるＳＯＩウエハを準備する。
【００２２】
次に、図９（Ｂ）に示すように、ＳＯＩ層２３４上に窒化膜を例えば100nm堆積し、ホトリソとエッチングで窒化膜２３６をパターニングする。その後、ホトリソ技術を用いて、所望の領域にインプラを行いＳｉ支持基板２３０とは逆極性の領域（例えば、P-基板に対してはN-領域）２２０を形成する。この時のレジスト膜厚は、インプラに対して十分な阻止能力を持つように、例えば、数umの膜厚とする。また、インプラはＳＯＩ層２３４とＢＯＸ層２３２を貫通するよう、例えば、リンを数１００〜数１０００ｋｅＶの注入エネルギーで、１０１２ｃｍ−２〜１０１４ｃｍ−２程度の量のインプラを行う。
【００２３】
次に、図９（Ｃ）に示すように、ＬＯＣＯＳもしくはＳＴＩ技術を用いて素子分離領域２３８を形成する。
【００２４】
続いて、Wellとゲート絶縁膜を形成後、図１０（Ａ）に示すように、ポリシリコン２１４を、例えば、数１００ｎｍ堆積する。次に、レジスト２４０を用いたホトリソとエッチングにより、図１０（Ｂ）に示すように、Ｓｉ支持基板２３０までホール２４２を形成する。
【００２５】
その後、ポリシリコン２４４を追加し、ホール２４２が埋め込まれる膜厚で堆積することにより、図１０（Ｃ）に示すように、ポリシリコンプラグを形成する。
【００２６】
以降は、通常のＣＭＯＳプロセスと同様に、ポリシリコン２１４，２４４をパターニングし、ソース・ドレイン用の高濃度インプラ２４６を行い、層間絶縁膜を堆積後、コンタクトホールを形成し、続いて図１１に示すように、コンタクト２４８を形成する。この時、素子分離領域においてＳｉ支持基板２３０までコンタクトホールを空け、配線することで高抵抗素子２５０と接続可能となる。
【００２７】
以上のように、本実施例においては、高抵抗素子２５０をＳｉ支持基板２３０へのポリシリコンプラグで形成する。ポリシリコンへ不純物が注入されないため、高抵抗素子２５０の高抵抗化を図ることができる。また、Ｓｉ支持基板２３０へのインプラ領域２２０の濃度や、ポリシリコンプラグの径によっても、さらに高抵抗化を図ることが可能である。本実施例においては、ポリシリコンのラインを引き回す必要が無い為、面積の縮小を図ることもできる。さらに、ゲート絶縁膜上にレジストを塗布せずに済むため、ゲート絶縁膜の信頼性において有利となる。
【００２８】
図１２は、本発明の他の実施例に係るＳＲＡＭの構造を示す断面図である。この例においては、ゲート電極側面にサイドウォール３０２を形成し、ソース・ドレイン用の高濃度インプラ１４４上にシリサイド層３００を形成している。その他は、上述した第１実施例と同様である。
【００２９】
以上、本発明の実施例について説明したが、本発明はこれらの実施例に何ら限定されるものではなく、特許請求の範囲に示された技術的思想の範疇において変更可能なものである。例えば、Ｓｉ支持基板（１３０，２３０）へのインプラ（１２０，２２０）の形成は実施例のタイミングに限定されず、ポリシリコンプラグ形成前であればいつでもよい。
【図面の簡単な説明】
【００３０】
【図１】図１は、６ＴｒタイプのＳＲＡＭの構造を示す回路図である。
【図２】図２は、４ＴｒタイプのＳＲＡＭの構造を示す回路図である。
【図３】図３は、従来のＳＲＡＭのパターンを示す説明図（平面図）である。
【図４】図４は、図３に示すパターンを組み合わせた構造を示す。
【図５】図５は、本発明の実施例に係るＳＲＡＭのパターンを示す説明図（平面図）である。
【図６】図６は、図５に示すパターンを組み合わせた構造例を示す。
【図７】図７（Ａ）〜（Ｃ）は、本発明の第１実施例に係るＳＲＡＭの製造工程を示す断面図である。
【図８】図８（Ａ）〜（Ｃ）は、本発明の第１実施例に係るＳＲＡＭの製造工程を示す断面図である。
【図９】図９（Ａ）〜（Ｃ）は、本発明の第２実施例に係るＳＲＡＭの製造工程を示す断面図である。
【図１０】図１０（Ａ）〜（Ｃ）は、本発明の第２実施例に係るＳＲＡＭの製造工程を示す断面図である。
【図１１】図１１は、本発明の第２実施例に係るＳＲＡＭの製造工程を示す断面図である。
【図１２】図１２は、本発明の他の実施例に係るＳＲＡＭの構造を示す断面図である。
【符号の説明】
【００３１】
１１８      アクティブ領域
１２０      インプラ領域
１２２      ポリプラグ
１３０      Ｓｉ支持基板
１３２      ＢＯＸ層
１３４      ＳＯＩ層
１５０      高抵抗素子
２１４      ポリシリコン
２２０      インプラ領域
２３０      Ｓｉ支持基板
２３２      ＢＯＸ層
２３４      ＳＯＩ層
２４４      ポリシリコン
２５０      高抵抗素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2008244333.tif 000011
【図１０】
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【図１１】
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【図１２】
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