(57)【要約】【課題】可変遅延装置の遅延量を変更した直後であっても、設定した遅延量とは異なるタイミングの信号が出力されることがない可変遅延装置を提供する。【解決手段】Ｎ個（Ｎは自然数）の遅延素子１０１ａ〜１０１ｎとＮ個のセレクタ１０２ａ〜１０２ｎを有する可変遅延ブロック１０８と、Ｎ個の遅延素子１０３ａ〜１０３ｎとＮ個のセレクタ１０４ａ〜１０４ｎを有する可変遅延ブロック１０９と、セレクタ１０７とを備え、選択信号１０５ａ〜１０５ｎ，１０６ａ〜１０６ｎを変更した後で、可変遅延ブロック１０８，１０９の出力信号が設定した遅延量の出力タイミングとなった後に、セレクタ１０７によって出力する信号を切り替えることにより、遅延量を変更した直後において、出力信号として設定した遅延量と異なるタイミングの信号が出力されることを回避する。【選択図】図１
2008067352.tif 000002
【特許請求の範囲】
【請求項１】
入力信号を遅延選択信号に応じた遅延量だけ遅延させて出力する可変遅延装置であって、
前記入力信号を前記遅延選択信号によりそれぞれ設定される第１ないし第Ｉ（Ｉは自然数）の遅延量だけ遅延させて出力する第１ないし第Ｉの可変遅延ブロックと、
前記第１ないし第Ｉの遅延量に対応して生成される出力選択信号に応じて、前記第１ないし第Ｉの可変遅延ブロックの出力信号を切り替えて出力する第１の選択手段とを備える可変遅延装置。
【請求項２】
請求項１記載の可変遅延装置であって、
前記第１ないし第Ｉの可変遅延ブロックは、それぞれ、
遅延素子と、前記遅延素子に入力される信号および前記遅延素子から出力される信号のいずれかを、前記遅延選択信号に従って選択して出力する第２の選択手段とをＮ組（Ｎは自然数）有する可変遅延装置。
【請求項３】
請求項１記載の可変遅延装置であって、
前記第１の選択手段が、
前記出力選択信号を、前記第１ないし第Ｉの可変遅延ブロックの遅延量の設定状態に応じて生成するものである可変遅延装置。
【請求項４】
請求項３記載の可変遅延装置であって、
前記第１の選択手段が、
前記出力選択信号を、前記第１ないし第Ｉの可変遅延ブロックにそれぞれ設定された前記第１ないし第Ｉの遅延量の大小関係に応じて生成するものである可変遅延装置。
【請求項５】
請求項３記載の可変遅延装置であって、
前記第１の選択手段が、
前記第１の遅延量を変更した場合に、前記第１の可変遅延ブロックから設定値と異なる遅延量の信号が出力される場合は、前記第２ないし第Ｉの可変遅延ブロックのいずれかの出力信号を選択するように、前記出力選択信号を生成するものである可変遅延装置。
【請求項６】
請求項５記載の可変遅延装置であって、
前記第１の選択手段が、
前記第２の可変遅延ブロックから前記設定値と異なる遅延量の信号が出力される所定の時間が経過した後に、前記第２ないし第Ｉの可変遅延ブロックのいずれかの出力信号を選択させる前記出力選択信号を生成するものである可変遅延装置。
【請求項７】
請求項６記載の可変遅延装置であって、
前記第１の選択手段が、
前記第２ないし第Ｉの可変遅延ブロックにそれぞれ設定された遅延量に応じて設定される前記所定の時間が経過した後に、前記出力選択信号を生成するものである可変遅延装置。
【請求項８】
請求項３記載の可変遅延装置であって、
前記第１ないし第Ｉの遅延量と前記出力選択信号との対応関係を格納するタイミング・テーブルを備える可変遅延装置。
【請求項９】
請求項３記載の可変遅延装置であって、
前記遅延選択信号の供給を受けて、前記第ｉ（ｉは１からＩまでのいずれかの自然数）の可変遅延ブロックへの第ｉの遅延選択信号の出力、および、前記第１の選択手段への前記出力選択信号の出力を行う選択信号制御部を備える可変遅延装置。
【請求項１０】
請求項９記載の可変遅延装置であって、
前記選択信号制御部は、前記第１の遅延量を変更した場合に、前記第１の可変遅延ブロックから設定値と異なる遅延量の信号を出力しない場合は、前記第１の遅延量を変更するものである可変遅延装置。
【請求項１１】
請求項５または１０記載の可変遅延装置であって、
前記第１の可変遅延ブロックからの出力と前記設定値とが異なることを検出する検出機能を有する可変遅延装置。
【請求項１２】
請求項１１記載の可変遅延装置であって、
前記第１の可変遅延ブロックからの出力と前記設定値との比較により前記検出機能を実現する位相比較器を備える可変遅延装置。
【請求項１３】
請求項９記載の可変遅延装置であって、
前記選択信号制御部は、前記第１の遅延量を変更した場合に、前記第１の可変遅延ブロックから設定値と異なる遅延量の信号を出力する場合は、前記第２ないし第Ｉのいずれかの遅延量を変更するものである可変遅延装置。
【請求項１４】
請求項１３記載の可変遅延装置であって、
前記選択信号制御部は、遅延量を変更した前記第２ないし第Ｉのいずれかの可変遅延ブロックから前記設定値と異なる遅延量の信号が出力される所定時間が経過した後に、前記第１の選択手段を切り替えるものである可変遅延装置。
【請求項１５】
請求項９記載の可変遅延装置であって、
前記第１の遅延量を変更した場合に、前記第１の可変遅延ブロックの設定値と出力値との差が所定の誤差範囲内であれば、当該第１の可変遅延ブロックの出力値が設定値と一致するよう制御する調整機能を有する可変遅延装置。
【請求項１６】
請求項１５記載の可変遅延装置であって、
前記第１の可変遅延ブロックに供給する電源を変化させることにより前記調整機能を実現する電源制御部を備える可変遅延装置。
【請求項１７】
請求項３記載の可変遅延装置であって、
前記第１の選択手段が、
前記出力選択信号を、前記入力信号に同期させて生成するものである可変遅延装置。
【請求項１８】
入力信号を遅延選択信号に応じた遅延量だけ遅延させて出力する可変遅延装置であって、
前記入力信号を前記遅延選択信号に応じて遅延させる第１と第２の可変遅延ブロックと、
前記第１と第２の可変遅延ブロックのそれぞれに対して設定される第１と第２の遅延量に対応して生成されるブロック選択信号に応じて、前記第１と第２の可変遅延ブロックの出力信号を切り替えて出力する第１の選択手段と、
前記第１の選択手段の出力信号を前記遅延選択信号に応じて遅延させる第３の可変遅延ブロックとを備える可変遅延装置。
【請求項１９】
請求項１８記載の可変遅延装置であって、
前記第１と第２の可変遅延ブロックは、
遅延素子と、前記遅延素子に入力される信号および前記遅延素子から出力される信号のいずれかを、前記遅延選択信号に従って選択して出力する第２の選択手段とを（Ｎ―Ｍ）組（Ｎ，Ｍは自然数、Ｎ＞Ｍ）有し、
前記第３の可変遅延ブロックは、
遅延素子と、前記遅延素子に入力される信号および前記遅延素子から出力される信号のいずれかを、前記遅延選択信号に従って選択して出力する第２の選択手段とをＭ組有する可変遅延装置。
【請求項２０】
請求項１９記載の可変遅延装置であって、
前記第３の可変遅延ブロックは、複数の可変遅延ブロックを並列化して構成されるものである可変遅延装置。
【請求項２１】
請求項１８記載の可変遅延装置であって、
前記遅延選択信号の供給を受けて、前記第１の可変遅延ブロックへの第１の遅延選択信号の出力、前記第２の可変遅延ブロックへの第２の遅延選択信号の出力、前記第３の可変遅延ブロックへの第３の遅延選択信号の出力、および、前記第１の選択手段への前記ブロック選択信号の出力を行う選択信号制御部を備える可変遅延装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、遅延時間を可変させることで入力信号のタイミングを調整し出力するための可変遅延装置に関するものである。
【背景技術】
【０００２】
従来の可変遅延装置としては、遅延素子を直列に複数接続し、それらの遅延素子の出力を選択することで可変遅延装置とするものがあった（例えば、特許文献１参照）。また、装置規模を小さくするために遅延量が２のＮ乗×ｔ（ｔは最小遅延時間、Ｎは整数）の遅延素子を組み合わせて構成し、可変遅延装置とするものがあった（例えば、特許文献２参照）。
【０００３】
図１０は、前記特許文献１に記載された従来の可変遅延装置の構成を示すものである。遅延素子１００２ａから１００２ｎが直列に接続され、入力信号１００１および遅延素子１００２ａから１００２ｎの各出力をセレクタ１００４に接続し、選択信号１００３により出力信号１００５を選択することで入力信号１００１の遅延量が可変可能な可変遅延装置を構成する。
【０００４】
図１１は、前記特許文献２に記載された従来の可変遅延装置の構成を示すものである。遅延時間が２の（Ｎ−ｎ）乗×ｔ（ｔは最小遅延時間、ｎは１からＮまでの整数）遅延素子１１０３、１１０５、１１０７とマルチプレクサ１１０４、１１０６、１１０８から構成される遅延段（ステージ）をＮ段直列接続し、Ｎビット遅延選択信号１１０２により各遅延段内部の信号経路が選択されることで、入力信号１１０１の遅延量が可変可能な可変遅延装置を構成する。
【０００５】
【特許文献１】特開平８−５６１４３号公報
【特許文献２】特開平６−１９６９５８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、前記特許文献１のような構成の可変遅延装置においては、可変させる可変時間個数分の遅延素子が必要となり、可変時間範囲が広い、または可変時間分解能が小さい場合には、多くの遅延素子が必要となり装置の規模が大きくなってしまうという課題を有していた。
【０００７】
また、前記特許文献２のような構成の可変遅延装置においては、可変遅延装置の遅延量を変更した直後に、設定した遅延量とは異なるタイミングの信号が出力信号として出力される場合があるという課題を有していた。以下、この課題について詳述する。
【０００８】
図１２（ａ）は前記特許文献２のような構成の可変遅延装置においてＮが３の場合のブロック図であり、図１２（ｂ）は動作タイミング例を示す図である。
【０００９】
図１２（ｂ）に示すように、３ビット遅延選択信号１２０２が設定値４から設定値３に変化する場合においては、遅延量３を設定直後の３ｔ時間の間は入力信号と出力信号の時間差が３ｔ以外（遅延量設定値３に対応しない遅延時間）であり、かつ、直前の設定値４に対応する遅延時間４ｔとも異なり、設定値とは異なるタイミングの信号が出力される。
【００１０】
本発明は、前記従来の課題を解決するもので、可変遅延装置の遅延量を変更した直後であっても、設定した遅延量とは異なるタイミングの信号が出力されることがない可変遅延装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明の可変遅延装置は、入力信号を遅延選択信号に応じた遅延量だけ遅延させて出力する可変遅延装置であって、前記入力信号を前記遅延選択信号によりそれぞれ設定される第１ないし第Ｉ（Ｉは自然数）の遅延量だけ遅延させて出力する第１ないし第Ｉの可変遅延ブロックと、前記第１ないし第Ｉの遅延量に対応して生成される出力選択信号に応じて、前記第１ないし第Ｉの可変遅延ブロックの出力信号を切り替えて出力する第１の選択手段とを備える。
【００１２】
上記構成によれば、第１ないし第Ｉの遅延量に対応して生成される出力選択信号に応じて、第１ないし第Ｉの可変遅延ブロックの出力信号を切り替えて出力するので、可変遅延装置の遅延量を変更した直後であっても、設定した遅延量とは異なるタイミングの信号が出力されることを回避できる。
【発明の効果】
【００１３】
本発明の可変遅延装置によれば、可変遅延装置の遅延量を変更した直後であっても、設定した遅延量とは異なるタイミングの信号が出力されることがない可変遅延装置を提供することができる。
【発明を実施するための最良の形態】
【００１４】
以下に、本発明の実施の形態について、図面を参照しながら説明する。
【００１５】
（実施の形態１）
本発明の実施の形態１では、可変遅延ブロックを並列化して、どちらかの出力を遅延出力として採用する可変遅延装置について説明する。本実施の形態において、採用は基本的に交互に行なわれる。また、いずれの可変遅延ブロックの出力を採用するかの切り替え（複数の可変遅延ブロックの切り替え）は、遅延量設定を変更後、変更後の遅延量が反映される所定時間経過した後に行なわれる。
【００１６】
図１は、本発明の実施の形態１における可変遅延装置のブロック図である。図１に示す可変遅延装置は、入力信号を遅延選択信号に応じた遅延量だけ遅延させて出力するものであって、入力信号１１１をＮビット遅延選択信号１０５により設定される第１の遅延量だけ遅延させて出力する可変遅延ブロック１０８と、入力信号１１１をＮビット遅延選択信号１０６により設定される第２の遅延量だけ遅延させて出力する可変遅延ブロック１０９と、第１と第２の遅延量に対応して生成される出力選択信号１１０に応じて、可変遅延ブロック１０８と可変遅延ブロック１０９の出力信号を切り替えて出力信号１１２として出力するセレクタ１０７とを備える。図１において、入力信号１１１は、可変遅延ブロック１０８の遅延素子１０１ｎと、可変遅延ブロック１０９の１０３ｎと、可変遅延ブロック１０８のセレクタ１０２ｎと、可変遅延ブロック１０９のセレクタ１０４ｎに入力される。
【００１７】
セレクタ１０２ｎは第Ｎ選択信号１０５ｎが“１”の場合には遅延素子１０１ｎから出力された信号を出力とし、“０”の場合は入力信号１１１を出力とする。セレクタ１０２ｂは第２選択信号１０５ｂが“１”の場合には遅延素子１０１ｂから出力された信号を出力とし、“０”の場合は遅延素子１０１ｂに入力されている信号を出力とする。
【００１８】
セレクタ１０２ａは第１選択信号１０５ａが“１”の場合には遅延素子１０１ａから出力された信号を出力とし、“０”の場合は遅延素子１０１ａに入力されている信号を出力とする。セレクタ１０４ｎは第Ｎ選択信号１０６ｎが“１”の場合には遅延素子１０３ｎから出力された信号を出力とし、“０”の場合は入力信号１１１を出力とする。
【００１９】
セレクタ１０４ｂは第２選択信号１０６ｂが“１”の場合には遅延素子１０３ｂから出力された信号を出力とし、“０”の場合は遅延素子１０３ｂに入力されている信号を出力とする。セレクタ１０４ａは第１選択信号１０６ａが“１”の場合には遅延素子１０３ａから出力された信号を出力とし、“０”の場合は遅延素子１０３ａに入力されている信号を出力とする。
【００２０】
セレクタ１０７は出力選択信号１１０が“０”の場合には可変遅延ブロック１０８から出力された信号を出力信号１１２とし、“１”の場合には可変遅延ブロック１０９から出力された信号を出力信号１１２とする。
【００２１】
本実施形態の可変遅延装置において、例えば、入力信号１１１の遅延量を遅延量４から遅延量３に変更する場合は、可変遅延ブロック１０８を遅延量４、および可変遅延ブロック１０９を遅延量３に設定しておき、セレクタ１０７を０から１へ切り替える。
【００２２】
図２は本発明の実施の形態１において、Ｎが３の場合における動作例を示すタイミング図である。可変遅延ブロック１０８に３ビット遅延選択信号１０５として遅延量４（第１選択信号１０５ａが“０”、第２選択信号１０５ｂが“０”、第３選択信号１０５ｎが“１”）が設定されている状態から遅延量を３に変更した場合に、図１２の様に設定した遅延量３とは異なるタイミングの信号が出力信号として出力される場合がある。
【００２３】
このため、可変遅延ブロック１０９に３ビット遅延選択信号１０６として遅延量３（第１選択信号１０６ａが“１”、第２選択信号１０６ｂが“１”、第３選択信号１０６ｎが“０”）を設定し、設定した遅延量と異なるタイミングの信号が出力信号として出力されている時間以上が経過してから出力選択信号１１０を変更しセレクタ１０７にて出力信号１１２として出力する信号を可変遅延ブロック１０８の出力から可変遅延ブロック１０９の出力に変更する。
【００２４】
すなわち、図２に示すように、３ビット遅延選択信号１０６を遅延量５から遅延量３に切り替えると、設定値（この場合は遅延量３）と異なる遅延量が可変遅延ブロック１０９から出力されてしまう。したがって、本実施形態では、設定した遅延量と異なるタイミングの信号が出力される時間以上が経過してから出力選択信号１１０によりセレクタ１０７を切り替え、出力信号１１２を遅延量４から遅延量３に切り替える。
【００２５】
これにより、設定した遅延量と異なるタイミングの信号が出力信号として出力されることがなくなる。ここでは、Ｎが３の場合において説明したが、これは一例でありＮが３であることに限定するものではない。
【００２６】
なお、以上の説明では、複数の可変遅延ブロックの切り替えを、遅延量設定を変更後、所定時間経過した後に行なう場合について記載したが、設定値と出力値とを比較してこれが所定の誤差範囲内になったことを確認して切り替えるように実施しても良い。なお、所定の誤差範囲であることを確認する機能は、例えば位相比較器を用いて実現できる。
【００２７】
また、以上の説明では、設定値と出力値とが異なる場合の対策として、所定時間経過した後に複数の可変遅延ブロックを切り替える、すなわち所定時間の経過を待つ場合について記載したが、設定値と出力値との差が所定の誤差範囲内であれば、可変遅延ブロックの出力値が設定値と一致するように調整してもよい。この調整は、例えば、可変遅延ブロックの遅延素子に印加するバイアス電圧を変更する電源制御部を設けることにより実現できる。
【００２８】
図１３はセレクタの回路構成及び動作タイミングの一例を示す図である。入力信号がクロック(0,1が交互に周期的に変化する)信号の場合に、図１のセレクタ１０７に図１３の回路を適用しセレクト動作をクロックに同期して行なうことで、出力されたクロックにグリッチを発生させることなく遅延量を変更することが可能となる。また、出力されるクロックは、常に周期が長くなるようにセレクト動作される。このため、遅延量設定を変更した際に、出力されたクロックを使用する回路の最大動作周波数を越えてしまうことがなく、出力されたクロックを使用する回路を常に正常に動作させることが可能となる。
【００２９】
（実施の形態２）
本発明の実施の形態２では、実施の形態１の可変遅延装置に、さらに遅延出力選択手段を備え、設定した遅延量と設定完了までの相関テーブルを参照しながら、複数の可変遅延ブロックの切り替えを行なう可変遅延装置について説明する。
【００３０】
図３は本発明の実施の形態２における可変遅延装置のブロック図である。図３において、図１に示す可変遅延装置と異なる点は、入力信号１１１に対する遅延量を選択する信号であるＮビット遅延選択信号３０１の供給を受けて、この遅延量を可変遅延ブロック１０８、１０９のどちらか、または両方に設定する選択信号を出力する制御を行う選択信号制御部３０２を備える点である。また、選択信号制御部３０２は、セレクタ１０７に出力選択信号１１０を供給し、出力信号１１２として可変遅延ブロック１０８および１０９のどちらかの信号を出力するよう制御する。
【００３１】
図４は本発明の実施の形態２において出力信号のジッタが発生することを示したタイミング図である。図４において、Ｎビット遅延選択信号１０５、１０６が共に遅延量１である場合に、可変遅延ブロック１０８と可変遅延ブロック１０９の遅延時間をまったく同一にすることは、実際の装置においては極めて困難であり、ここではΔｔだけ差があるとす
る。
【００３２】
出力選択信号１１０を変更することにより、出力信号１１２として出力する信号を可変遅延ブロック１０８からの出力と可変遅延ブロック１０９からの出力とに切り替えることで、入力信号１１１の変化間隔がｔであっても出力信号１１２の変化間隔はｔ−Δｔ、ｔ
、ｔ＋Δｔの３種類となり、出力信号にジッタが発生する。
【００３３】
図５は本発明の実施の形態２においてＮが３の場合における動作例を示すタイミング図である。３ビット遅延選択信号３０１を遅延量２、遅延量４、遅延量３と順に変更していく場合において、遅延量２を可変遅延ブロック１０８に設定し、その後遅延量４を設定する場合には、図６のようなタイミングとなる。この場合、可変遅延ブロック１０８からの出力信号は、設定した遅延量と異なるタイミングとはならないため、選択信号制御部３０２は、遅延量４の設定も可変遅延ブロック１０８に対して行なうよう制御する。
【００３４】
一方、遅延量５を設定した後に遅延量３を設定する場合においては、可変遅延ブロック１０８の遅延量を変更すると図７のようなタイミングとなり、設定した遅延量とは異なるタイミングの信号が出力されてしまうため、選択信号制御部３０２は、可変遅延ブロック１０９に対して遅延量３の設定を行なう。
【００３５】
可変遅延ブロック１０９に遅延量３の設定を行った後、可変遅延ブロック１０９からは設定値と異なる信号が出力されるが、セレクタ１０７により、可変遅延ブロック１０８から出力されている信号が出力信号１１２として出力されているため、出力信号１１２は可変遅延ブロック１０９からの出力に影響されない。
【００３６】
選択信号制御部３０２は、可変遅延ブロック１０９の出力信号として、３ビット遅延選択信号１０６に設定された遅延量に対応する信号が出力されるようになった後、セレクタ１０７への出力選択信号１１０を変更し、可変遅延ブロック１０９の出力信号を出力信号１１２として出力することで、設定した遅延量と異なる信号が出力されることを回避できる。
【００３７】
また、同じ可変遅延ブロックに対して遅延設定量を変更した場合に設定値と異なる信号を出力する可能性がない場合には、その時使用している可変遅延ブロックに対し遅延量を変更しセレクタ１０７による信号の切り替えを行なわないことで、出力信号１１２のジッタを低減することが可能となる。ここでは、Ｎが３の場合において説明したが、これは一例でありＮが３であることに限定するものではない。
【００３８】
遅延量の設定を変更した場合において、設定した遅延量とは異なるタイミングの信号が出力されてしまうかどうかは、設定変更前の遅延量と設定変更後の遅延量の関係が重要となる。図８は遅延量の設定を８から７に変更した場合において設定した遅延量とは異なるタイミングの信号が出力される様子を表わした図である。
【００３９】
図８の時間ｔ２において遅延量を８から７に変更すると、遅延量４の遅延素子に留まっているデータと遅延量２の遅延素子に留まっているデータと遅延量１の遅延素子に留まっているデータが順次出力されることになりこれらは遅延量７に対応したデータではないために、設定した遅延量とは異なるタイミングの信号が出力されることとなる。
【００４０】
設定変更前の遅延量と設定変更後の遅延量の関係から遅延素子に留まっているデータが出力されてしまうことは事前に把握可能であり、この関係をテーブル化し保存しておくことで設定した遅延量とは異なるタイミングの信号が出力されてしまうかどうか判断することが可能である。
【００４１】
（実施の形態３）
本発明の実施の形態３では、並列化した可変遅延ブロックの一部を共通化して回路規模を削減した可変遅延装置について説明する。
【００４２】
図９は本発明の実施の形態３における可変遅延装置のブロック図である。本実施形態の可変遅延装置は、第１および第２の実施形態の可変遅延装置における可変遅延ブロック１０８、１０９の一部を共通化することにより、回路規模の低減を図るものである。
【００４３】
図９に示す可変遅延装置は、入力信号を遅延選択信号に応じた遅延量だけ遅延させて出力する可変遅延装置であって、入力信号９０７をＮビット遅延選択信号に応じて遅延させる可変遅延ブロック９０４ｂ、９０４ｃと、可変遅延ブロック９０４ｂ、９０４ｃのそれぞれに対して設定される第１と第２の遅延量に対応して生成されるブロック選択信号９０９に応じて、可変遅延ブロック９０４ｂ、９０４ｃの出力信号を切り替えて出力するセレクタ９０５と、セレクタ９０５の出力信号を第１〜第Ｍ選択信号に応じて遅延させる可変遅延ブロック９０４ａとを備える。
【００４４】
図９において、選択信号制御部９０６は、入力信号９０７に対する遅延量を選択する信号であるＮビット遅延選択信号９０８の供給を受けて、可変遅延ブロック９０４ｂ、９０４ｃのどちらか、または両方と、可変遅延ブロック９０４ａとに設定する選択信号を出力する制御を行うものである。また、選択信号制御部９０６は、セレクタ９０５にブロック選択信号９０９を供給し、出力信号として可変遅延ブロック９０４ｂおよび９０４ｃのどちらかの信号を出力するよう制御する。
【００４５】
セレクタ９０５から出力される信号はさらに可変遅延ブロック９０４ａを経て出力信号９１０として出力される。なお、本実施形態の可変遅延装置は、図１に示した第１の実施形態の可変遅延装置における可変遅延ブロック１０８，１０９の下位の遅延素子とセレクタを共通化して可変遅延ブロック９０４ａとし、セレクタ１０７を中段に配置してセレクタ９０５とし、回路規模をより小さくしたものである。
【００４６】
このような構成にすることで、たとえば遅延選択信号を±１ずつのみ変更する使用方法の場合は、セレクタ９０５の後に遅延量１の遅延素子を接続した構成でも設定した遅延量とは異なるタイミングの信号が出力されてしまうことはなく、かつ、回路規模を図３に対しさらに小さくすることが可能となる。
【００４７】
ここで、遅延選択信号を±１ずつのみ変更する使用方法とは、Ｎビット遅延選択信号９０８を、たとえば遅延量３→遅延量４、遅延量４→遅延量３などに変更する場合のことであり、セレクタ９０５の後に遅延量１の遅延素子を接続した構成とは、可変遅延ブロック９０４ａを遅延量１に設定した場合のことである。
【００４８】
この場合、設定した遅延量とは異なるタイミングの信号が出力されないのは、可変遅延ブロック９０４ａに着目すると、遅延量１の遅延素子が１つ（遅延素子９０１ａ）しかなくセレクタ９０２ａで遅延させる／させないを切り替えた場合に、遅延量０か遅延量１の２通りしかなく、それ以外の遅延量が生じることがないためである。
【００４９】
このように本実施形態では、第１の実施形態の可変遅延装置（図１）において２重化（並列化）されている部分の１部を１つにまとめることにより、可変遅延装置全体で見た場合に回路規模が小さくなる。
【００５０】
例として、第１の実施形態の構成（図１）の場合、Ｎ＝３とすると遅延素子が６個、セレクタが７個必要であるが、本実施形態の構成（図９）では、可変遅延ブロック９０４ｂと９０４ｃの内部に遅延素子をそれぞれ２個、可変遅延ブロック９０４ａの内部に遅延素子１個を配置することで、遅延素子が５個、セレクタが６個で構成可能となり、回路規模を削減することができる。
【００５１】
また、本実施形態の構成（図９）では、可変遅延ブロック９０４ｂと９０４ｃの内部に遅延素子をそれぞれ１個、可変遅延ブロック９０４ａの内部に遅延素子２個を配置することにより、遅延素子が４個、セレクタが５個で構成可能となり、さらに回路規模を削減することができる。
【００５２】
なお、以上の説明では、可変遅延ブロック９０４ｂ及び可変遅延ブロック９０４ｃの出力が可変遅延ブロック９０４ａに入力されて遅延が付加される構成について記載したが、更に可変遅延ブロック９０４ａを並列化することで、可変遅延ブロック９０４ｂ、ｃを並列化した場合と同様に遅延量設定反映遅延が生じないように構成しても良い。また、可変遅延装置から複数の異なる遅延信号を出力する場合、一つ目の遅延信号を可変遅延ブロック９０４ｂまたは９０４ｃの出力とし、二つ目の遅延信号を並列化した可変遅延ブロック９０４ａの出力としてもよい。
【００５３】
以上説明したように、本発明の可変遅延装置は、入力信号を遅延選択信号に応じた遅延量だけ遅延させて出力する可変遅延装置であって、前記入力信号を前記遅延選択信号により設定される第１の遅延量だけ遅延させて出力する第１の可変遅延ブロックと、前記入力信号を前記遅延選択信号により設定される第２の遅延量だけ遅延させて出力する第２の可変遅延ブロックと、前記第１と第２の遅延量に対応して生成される出力選択信号に応じて、前記第１と第２の可変遅延ブロックの出力信号を切り替えて出力する第１の選択手段とを備える。
【００５４】
上記構成によれば、第１と第２の遅延量に対応して生成される出力選択信号に応じて、第１と第２の可変遅延ブロックの出力信号を切り替えて出力するので、可変遅延装置の遅延量を変更した直後であっても、設定した遅延量とは異なるタイミングの信号が出力されることを回避できる。
【００５５】
また、本発明の可変遅延装置は、前記第１と第２の可変遅延ブロックが、遅延素子と、前記遅延素子に入力される信号および前記遅延素子から出力される信号のいずれかを、前記遅延選択信号に従って選択して出力する第２の選択手段とをＮ組（Ｎは自然数）有する。
【００５６】
また、本発明の可変遅延装置は、前記出力選択信号が、前記第１と第２の遅延量の大小関係に応じて生成されるものである。
【００５７】
上記構成によれば、出力選択信号が第１と第２の遅延量の大小関係に応じて生成されるので、設定した遅延量とは異なるタイミングの信号が出力されないように第１の選択手段を切り替えることができる。
【００５８】
また、本発明の可変遅延装置は、前記出力選択信号が、前記第１の遅延量を変更した場合に、前記第１の可変遅延ブロックから設定値と異なる遅延量の信号が出力される場合は、前記第２の可変遅延ブロックの出力信号を選択するように前記第１の選択手段を切り替えるものである。
【００５９】
上記構成によれば、第１の遅延量を変更した場合に第１の可変遅延ブロックから設定値と異なる遅延量の信号が出力される場合は、第２の可変遅延ブロックの出力信号を選択することにより、設定した遅延量とは異なるタイミングの信号が出力されることがない可変遅延装置を提供することができる。
【００６０】
また、本発明の可変遅延装置は、前記出力選択信号が、前記第２の可変遅延ブロックから前記設定値と異なる遅延量の信号が出力される時間が経過した後に、前記第１の選択手段を切り替えるものである。
【００６１】
また、本発明の可変遅延装置は、前記第１と第２の遅延量と前記出力選択信号との対応関係を格納するタイミング・テーブルを備える。
【００６２】
また、本発明の可変遅延装置は、前記遅延選択信号の供給を受けて、前記第１の可変遅延ブロックへの第１の遅延選択信号の出力、前記第２の可変遅延ブロックへの第２の遅延選択信号の出力、および、前記第１の選択手段への前記出力選択信号の出力を行う選択信号制御部を備える。
【００６３】
また、本発明の可変遅延装置は、前記選択信号制御部が、前記第１の遅延量を変更した場合に、前記第１の可変遅延ブロックから設定値と異なる遅延量の信号を出力しない場合は、前記第１の遅延量を変更するものである。
【００６４】
上記構成によれば、第１の遅延量を変更しても設定値と異なる遅延量の信号を出力しない場合は第１の遅延量を変更することにより、可変遅延装置から出力される信号のジッタを低減することができる。
【００６５】
また、本発明の可変遅延装置は、前記選択信号制御部が、前記第１の遅延量を変更した場合に、前記第１の可変遅延ブロックから設定値と異なる遅延量の信号を出力する場合は、前記第２の遅延量を変更するものである。
【００６６】
また、本発明の可変遅延装置は、前記選択信号制御部が、前記第２の可変遅延ブロックから前記設定値と異なる遅延量の信号が出力される時間が経過した後に、前記第１の選択手段を切り替えるものである。
【００６７】
また、本発明の可変遅延装置は、入力信号を遅延選択信号に応じた遅延量だけ遅延させて出力する可変遅延装置であって、前記入力信号を前記遅延選択信号に応じて遅延させる第１と第２の可変遅延ブロックと、前記第１と第２の可変遅延ブロックのそれぞれに対して設定される第１と第２の遅延量に対応して生成されるブロック選択信号に応じて、前記第１と第２の可変遅延ブロックの出力信号を切り替えて出力する第１の選択手段と、前記第１の選択手段の出力信号を前記遅延選択信号に応じて遅延させる第３の可変遅延ブロックとを備える。
【００６８】
上記構成によれば、設定値と異なる遅延量の信号が出力されないように第１の選択手段を切り替えることができる。また、第１の可変遅延ブロックが入力信号を第１の遅延量だけ遅延させて出力し、第２の可変遅延ブロックが入力信号を第２の遅延量だけ遅延させて出力し、いずれかの出力を選択手段で選択する構成と比較して、２重化（並列化）されている可変遅延ブロックの一部を１つにまとめているため、可変遅延装置全体としての回路規模を小さくすることができる。
【００６９】
また、本発明の可変遅延装置は、前記第１と第２の可変遅延ブロックが、遅延素子と、前記遅延素子に入力される信号および前記遅延素子から出力される信号のいずれかを、前記遅延選択信号に従って選択して出力する第２の選択手段とを（Ｎ―Ｍ）組（Ｎ，Ｍは自然数、Ｎ＞Ｍ）有し、前記第３の可変遅延ブロックが、遅延素子と、前記遅延素子に入力される信号および前記遅延素子から出力される信号のいずれかを、前記遅延選択信号に従って選択して出力する第２の選択手段とをＭ組有する。
【００７０】
また、本発明の可変遅延装置は、前記遅延選択信号の供給を受けて、前記第１の可変遅延ブロックへの第１の遅延選択信号の出力、前記第２の可変遅延ブロックへの第２の遅延選択信号の出力、前記第３の可変遅延ブロックへの第３の遅延選択信号の出力、および、前記第１の選択手段への前記ブロック選択信号の出力を行う選択信号制御部を備える。
【産業上の利用可能性】
【００７１】
本発明にかかる可変遅延装置は、可変遅延装置の遅延量を変更した直後であっても、設定した遅延量とは異なるタイミングの信号が出力されることがない可変遅延装置を提供することができる効果を有し、遅延時間を可変させることで入力信号のタイミングを調整し出力するための可変遅延装置等として有用である。
【図面の簡単な説明】
【００７２】
【図１】本発明の実施の形態１における可変遅延装置のブロック図
【図２】本発明の実施の形態１においてＮが３の場合における動作例を示すタイミング図
【図３】本発明の実施の形態２における可変遅延装置のブロック図
【図４】本発明の実施の形態２において出力信号のジッタが発生することを示したタイミング図
【図５】本発明の実施の形態２においてＮが３の場合における動作例を示すタイミング図（１）
【図６】本発明の実施の形態２においてＮが３の場合における動作例を示すタイミング図（２）
【図７】本発明の実施の形態２においてＮが３の場合における動作例を示すタイミング図（３）
【図８】本発明の実施の形態２において遅延量の設定を８から７に変更した場合に、設定した遅延量とは異なるタイミングの信号が出力される様子を表わした図
【図９】本発明の実施の形態３における可変遅延装置のブロック図
【図１０】特許文献１に記載された従来の可変遅延装置の構成を示す図
【図１１】特許文献２に記載された従来の可変遅延装置の構成を示す図
【図１２】特許文献２に記載された可変遅延装置においてＮが３の場合のブロック図および動作タイミング例を示す図
【図１３】本発明の実施の形態１におけるセレクタの回路構成及び動作タイミングの一例を示す図
【符号の説明】
【００７３】
１０１ａ〜ｎ，１０３ａ〜ｎ，９０１ａ〜ｆ，１１０３，１１０５，１１０７，１２０３，１２０５，１２０７  遅延素子
１０２ａ〜ｎ，１０４ａ〜ｎ，１０７, ９０２ａ〜ｆ，９０５，１００４  セレクタ
１０５，１０６，３０１，９０８，１１０２  Ｎビット遅延選択信号
１０８，１０９，９０４ａ〜ｃ  可変遅延ブロック
１１０  出力選択信号
１１１，９０７，１００１，１１０１，１２０１  入力信号
１１２，９１０，１００５，１１０９，１２０９  出力信号
３０２  選択信号制御部
９０３ａ〜ｆ，１００３  選択信号
９０６  選択信号制御部
９０９  ブロック選択信号
１００２ａ〜ｎ  ゲート（遅延素子）
１１０４，１１０６，１１０８，１２０４，１２０６，１２０８  マルチプレクサ
１２０２  ３ビット遅延選択信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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