(57)【要約】      （修正有）【課題】ＳＰＱＬ、信頼性性能、歩留まり性能を向上させる集積回路デバイスの試験技法を提供する。【解決手段】集積回路デバイスを試験するための方法は、１つ以上の試験信号の印加中に前記集積回路デバイスに印加磁界を与えるステップであって、印加磁界が集積回路デバイスを含む１つ以上の材料において磁気ひずみ効果を誘発する、ステップと、集積回路デバイス内において印加磁界に起因する不具合の存在を判定するステップと、を含む。【選択図】図３
2008193079.tif 000002
【特許請求の範囲】
【請求項１】
集積回路デバイスを試験するための方法であって、
１つ以上の試験信号の印加中に前記集積回路デバイスに印加磁界を与えるステップであって、前記印加磁界が前記集積回路デバイスを含む１つ以上の材料において磁気ひずみ効果を誘発する、ステップと、
前記集積回路デバイス内において前記印加磁界に起因する不具合の存在を判定するステップと、
を含む、方法。
【請求項２】
前記磁界がウェハ・レベルの試験中に印加される、請求項１に記載の方法。
【請求項３】
前記磁界がパッケージ・レベルの試験中に印加される、請求項１に記載の方法。
【請求項４】
前記磁界が永久磁石を用いて印加される、請求項１に記載の方法。
【請求項５】
前記磁界が電磁石を用いて印加される、請求項１に記載の方法。
【請求項６】
前記磁界が前記集積回路デバイスのバーンイン試験中に印加される、請求項１に記載の方法。
【請求項７】
集積回路デバイスを試験するための方法であって、
１つ以上の試験信号の印加中に前記集積回路デバイスに印加磁界を与えるステップであって、前記印加磁界が前記集積回路デバイスを含む１つ以上の材料において磁気ひずみ効果を誘発し、前記誘発された磁気ひずみ効果により、前記集積回路デバイス内に存在する積層欠陥、転位、および微小クラックの１つ以上を電気的に活性化させる、ステップと、
前記印加磁界の結果として生じた前記集積回路デバイス内の１つ以上の要素の選択した特性の変化を測定するステップと、
前記集積回路デバイス内において前記印加磁界に起因する不具合の存在を判定するステップと、
冗長スキームを実施して前記集積回路デバイス内の判定された不具合の１つ以上を修理するステップと、
を含む、方法。
【請求項８】
前記磁界がウェハ・レベルの試験中に印加される、請求項７に記載の方法。
【請求項９】
前記磁界がパッケージ・レベルの試験中に印加される、請求項７に記載の方法。
【請求項１０】
前記磁界が永久磁石を用いて印加される、請求項７に記載の方法。
【請求項１１】
前記磁界が電磁石を用いて印加される、請求項７に記載の方法。
【請求項１２】
前記磁界が前記集積回路デバイスのバーンイン試験中に印加される、請求項７に記載の方法。
【請求項１３】
前記集積回路デバイス内の１つ以上の要素の選択された特性が、メモリ・ストレージ・セルの可変保持時間（ＶＲＴ）不良を含む、請求項７に記載の方法。
【請求項１４】
前記集積回路デバイス内において前記印加磁界に起因する不具合の存在を判定するステップが、前記印加磁界の結果として生じた前記集積回路デバイス内の前記１つ以上の要素の前記選択した特性の前記測定した変化によるデバイス不良の確率の分析を含む、請求項７に記載の方法。
【請求項１５】
集積回路デバイスを試験するための装置であって、
前記集積回路デバイスに電力および試験信号を与えるように構成されたコントローラと、
前記集積回路デバイスに磁界を印加するように構成された磁界ソースであって、前記印加された磁界が前記集積回路デバイスを含む１つ以上の材料に磁気ひずみ効果を誘発するように構成されている、磁界ソースと、
を含み、前記コントローラが、前記集積回路デバイス内において前記印加磁界に起因する不具合の存在の判定を容易にするように構成されている、装置。
【請求項１６】
内部に前記集積回路デバイスを保持するためのバーンイン・チャンバを更に含み、前記バーンイン・チャンバが、前記集積回路デバイスのバーンイン試験に関連付けた前記磁界ソースの使用に対応する、請求項１５に記載の装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、集積回路デバイスの試験技法に関し、更に具体的には、ＳＰＱＬ（shipped product quality level）、信頼性、および歩留まり性能を向上させた集積回路（ＩＣ）デバイス試験の実施のための方法および装置に関する。
【背景技術】
【０００２】
従来の集積回路製造プロセスは、１つの幾何学的パターンまたは１組の幾何学的パターンを動作可能な集積回路に変える一連のステップである。集積回路は、導電性材料、絶縁性材料、およびデバイス形成材料の層の積層から成る。これらの層の各々に所定の幾何学的形状を配置することによって、所望の機能を実行する集積回路を構成することができる。全体的な製造プロセスは、特定の順序の連続的な層をパターニングすることから成る。
【０００３】
集積回路構造における不具合（欠陥（defect）ともいう）は、多くの要因によって生じる可能性がある。ある不具合は、基礎にある半導体結晶構造の欠陥によって生じ、別のものは、回路のコンポーネントおよび接続の物理的構造の欠陥によって生じる。例えば、「転位（dislocation）」は、半導体結晶（例えばシリコン）の構造における極めて小さい規模の物理的な不具合である。転位は、結晶中のわずか４個か５個のシリコン原子が他の原子とは配向が異なるものである場合がある。転位は、閾値電圧のシフトまたは漏れ電流を生じさせることによって、チップの電気的機能を損なう恐れがある。しかしながら、ほとんどの転位の性質のために、転位は容易に検出されない。更に、転位の不具合の電気的作用は、時間の経過／蓄積電荷と共に増大する可能性があるので、製造後に熱および電圧を与え続けると回路の破損に至る場合がある。
【０００４】
上述した転位タイプの不具合に加えて、回路またはモジュール内の接点には他の不具合も起こり得る。接点は、個々の層に対する電気的接触を可能とする層間の開口の上部または下部に位置する領域である。これらの接点は、製造プロセス中に応力がかかる場合があり、電流の流れに対して望ましくない抵抗を生じ、これが最終的に回路性能を妨げる恐れがある。理想的には、これらの接点は、ほんのわずかな抵抗でまたは全く抵抗なしに電流または信号を伝送する。しかしながら、これらの接点が生じる抵抗が増大すると、最終的に、集積回路内のコンポーネントが正しく応答することを妨げることがある。極端な場合には、接点は開回路を生成するほどの損傷を受け、回路またはデバイスが機能しなくなることもある。接点に対する損傷は、加熱および冷却等の応力によって生じる可能性がある。
【０００５】
回路性能に悪影響を及ぼし得る他のタイプの不具合は、「積層欠陥（stacking fault）」として知られるものである。積層欠陥が生じるのは、ぎっしり詰まったシリコン面の局所的かつ部分的な変位によって正常な結晶格子構造が乱れる場合である。積層欠陥は、集積回路においてはよく見られるものであり、デバイス密度が高くなると増大する傾向がある。更に別のよくある不具合は、「高抵抗ストラップ（high resistance strap）」として知られるものである。一般に、ストラップとは、チップのコンポーネント間の相互接続として用いられるドーピングしたポリシリコンの層である。ストラップは、ポリシリコンにくびれ部分または割れ目を有する場合があり、この結果としてストラップの抵抗が正常よりも高くなる。集積回路における更に別のタイプの不具合（欠陥）は、トポグラフィックな（topographic）デバイス構造体上およびバイア構造において形成される微小クラックを有する冶金の中に存在する。
【０００６】
上述した様々なタイプの製造の不具合はそれぞれ、歩留まりを低下させ、「出荷製品品質レベル」すなわち「ＳＰＱＬ」（これは、顧客によって見出される、全出荷部品に対する不良出荷部品の比率を表す測定基準である）を上昇させ、現場における経時的なデバイス不良を増大させる（すなわち信頼性が低下する）。従って、これらの測定基準の少なくとも一部に対処するための１つの既存の解決策は、集積回路における不具合を見つけるために設計されたモジュール・レベルのバーンイン試験（burn-in testing）の実施である。
【０００７】
一般的に、バーンイン試験は、回路に正常よりも高い電圧および温度を加えて、回路のコンポーネントに応力を与えることを含む。バーンイン試験は、ウェハ上でそのまま（in-situ）直接実行することができ、または、個々の集積回路をパッケージ化して完成モジュール、コンポーネント、または製品に組み込んだとき等、後の時点で実行することができる。例えば、ウェハを処理した後に、ウェハ全体を不具合について試験する。個々の集積回路の周辺または背部に位置する各ダイごとの接触パッドに、プルーブ・デバイスを接続する。これによって、各集積回路を電源および基準接地に接続して、動作電流を供給することができる。
【０００８】
通常、ウェハは、定格の公称値の約１．５倍の電圧レベルで試験される。例えば、ウェハ上の典型的な回路は、約３．３ボルトの供給電圧レベルで動作するように設計されている場合がある。従って、このバーンイン試験の具体例では、約５〜６ボルトの電圧レベルで回路を動作させる。この高い電圧レベルによって、回路全体に電流が流れ、通常よりも強い電界が生成される。この応力は、正常動作中の回路に与えられる応力よりも大きいが、バーンイン試験中は与える電流レベルおよび結果として生じる電界を制御して、集積回路に悪影響を与えることなく、不具合の位置を突き止めて除去することができるように、不具合を誘発させるだけである。
【０００９】
バーンイン試験期間中に、ウェハ上の回路は電気的に「働かされる」すなわち試験される。しかしながら、ある不具合の性質のために、上述の不具合の多くは、標準的なバーンイン試験中に容易に識別することができない場合がある。その理由は、多くの一般的な不具合の影響は、時間の経過／蓄積電荷によってしか増大しないこと、または影響を受けるコンポーネントに熱あるいは電圧またはそれら両方を与え続けることによってしか増大しないことである。このため、従来のモジュール・レベルのバーンインでは、得られる成功は限られており、しかも歩留まりが犠牲になる。
【００１０】
また、米国特許第６，１１４，１８１号において本出願の出願人によって記載された（更に本出願の譲受人に譲渡された）別の解決策は、モジュール・レベルのバーンインを伴うが、従来のモジュール・バーンイン試験の前に、製造プロセス内にカード取り付けプロセス・ステップを更にシミュレートする環境において行われる。換言すると、この技法は本質的に、バーンイン・プロセスに「熱上昇（thermal bump）」ステップを導入し、回路カードにチップを取り付ける場合に経験される熱条件をシミュレートすることによって、顧客の動作をエミュレートする。このように、熱上昇は、ある弱いモジュールの不良を誘導または加速し、これによって、以降の信頼性試験ステップ中に不良モジュールを識別することが可能となり、この結果、ＳＰＱＬは低下し信頼性が向上する。
【特許文献１】米国特許第６，１１４，１８１号
【発明の開示】
【発明が解決しようとする課題】
【００１１】
上述した試験技法にも関わらず、集積回路デバイスの試験技法において、ＳＰＱＬおよび信頼性性能を向上させるが歩留まり性能は維持／向上させるように、更に改良を実施することが望ましい。
【課題を解決するための手段】
【００１２】
従来技術の前述の欠点および欠点は、集積回路デバイスを試験するための方法によって克服または軽減される。例示的な実施形態において、この方法は、１つ以上の試験信号の印加中に集積回路デバイスに印加磁界を与えるステップであって、印加磁界が集積回路デバイスを含む１つ以上の材料において磁気ひずみ効果を誘発する、ステップと、集積回路デバイス内において印加磁界に起因する不具合の存在を判定するステップと、を含む。
【００１３】
別の実施形態においては、集積回路デバイスを試験するための方法は、１つ以上の試験信号の印加中に集積回路デバイスに印加磁界を与えるステップであって、印加磁界が集積回路デバイスを含む１つ以上の材料において磁気ひずみ効果を誘発し、誘発された磁気ひずみ効果により、集積回路デバイス内に存在する積層欠陥、転位、および微小クラックの１つ以上を電気的に活性化させる、ステップと、印加磁界の結果として生じた集積回路デバイス内の１つ以上の要素の選択した特性の変化を測定するステップと、集積回路デバイス内において印加磁界に起因する不具合の存在を判定するステップと、冗長スキームを実施して集積回路デバイス内の判定された不具合の１つ以上を修理するステップと、を含む。
【００１４】
更に別の実施形態においては、集積回路デバイスを試験するための装置は、集積回路デバイスに電力および試験信号を与えるように構成されたコントローラと、集積回路デバイスに磁界を印加するように構成された磁界ソースであって、印加された磁界が集積回路デバイスを含む１つ以上の材料に磁気ひずみ効果を誘発するように構成されている、磁界ソースと、を含み、コントローラが、集積回路デバイス内において印加磁界に起因する不具合の存在の判定を容易にするように構成されている。
【００１５】
例示的な図面を参照するが、いくつかの図面において、同様の要素には同様の番号を付している。
【発明を実施するための最良の形態】
【００１６】
本発明において開示するのは、ＳＰＱＬ、信頼性、および歩留まり性能を向上させた集積回路デバイス試験の実施のための方法および装置である。要約すると、試験対象のデバイスに磁界を印加する（例えばウェハの最終試験中または最終試験の直前に）。かかる磁界印加の効果は、デバイス材料の磁気ひずみによって、ＩＣ内に存在するあらゆるシリコン欠陥を電気的に活性化すると共に、デバイス内に存在するあらゆる微小クラック構造に追加の応力／ひずみを与えることである。また、本発明に開示する磁界印加技法は、米国特許第６，１１４，１８１号に記載されたようなカード取り付けプロセスの機械的／熱的応力／衝撃のシミュレートと関連付けて用いることができる。
【００１７】
ＩＣデバイス内に存在するシリコン／ＳｉＯ2材料または他のダイポール・モジュールの磁気ひずみ（および電気−磁界の相互作用）は、そこに存在する積層欠陥／転位、微小クラック等の電気的作用を誘発することがわかっている。好都合なことに、ウェハ最終試験においてまたはその前に磁界を印加した場合、冗長動作を実施することによって（例えばヒューズをプログラミングして不良の要素をディゼーブルし新しい回路経路を生成して、冗長回路要素を活性化する）、この時点で発見されたあらゆる不良は修復することができる。従って、不具合を誘発して試験プロセスの早い段階で故障させることによって、不良の要素（例えばメモリ・セル）を冗長要素によって置換し、歩留まり、ＳＰＱＬ、および信頼性を全て向上させることができる。
【００１８】
最初に図１を参照すると、既存のバーンイン試験装置１００の概略ブロック図が示されている。バーンイン試験装置１００は、信号入力デバイス１０４およびＤＣ電力供給デバイス１０６を収容したコントローラ１０２を含む。更に、ウェハ・レベルの試験チャンバ１０８は、熱チャック（図示せず）上に搭載されたウェハ１１０を収容するように構成されている。ウェハ１１０の上には、複数の個別の半導体チップ１１２が形成されている。個別のプローブ針を有するように構成されたプローブ・カード１１４は、半導体チップ１１２に対する接続を調べるように構成されている。更に、パッケージ・レベルの恒温（thermostatic）チャンバ１１６は、内部にバーンイン回路基板１１８が設けられている。電力および信号線１２０は、コントローラ１０２を、ウェハ・レベルの試験チャンバ１０８内のプローブ・カード１１４および恒温チャンバ１１６内のバーンイン回路基板１１８の双方に接続する。
【００１９】
ウェハのバーンイン試験は、コントローラ１０２から、プローブ・カード１１４に接続された電力／信号線１２０を介して、ウェハ１１０上の半導体チップ１１２に電源電圧および制御信号を供給することによって、実行される。パッケージ・バーンイン試験は、バーンイン回路ボード１１８上にパッケージ半導体チップ１１２を搭載し、電力／信号線１２０を介して適切な電源電圧および制御信号を供給するようにして行われる。
【００２０】
前述したように、先に挙げた不具合の多くは、標準的なバーンイン試験中に容易に識別することができない場合がある。なぜなら、多くの一般的な不具合の影響は、時間の経過／電荷の蓄積によってしか増大しないか、または影響を受けるコンポーネントに熱あるいは電圧またはそれら両方を与え続けることによってしか増大しないからである。従って、図１に示すようなデバイスを用いた従来のモジュール・レベルのバーンインでは、得られる成功は限られており、しかも歩留まりが犠牲になる。
【００２１】
従って、図２は、本発明の例示的な実施形態に従って、試験対象の集積回路デバイスに対して磁界を与えるように変更されたバーンイン・ボード（ＢＩＢ：burn-in board）の概略図である。ここに図示するように、ＢＩＢ２０２にはパッケージ・モジュール２０４が取り付けられている。更に、ＢＩＢ２０２には、スペーサ２０８を介して一対の永久磁石２０６も取り付けられている。このため、モジュール２０４内の半導体デバイスは、印加した磁界による磁気ひずみ効果を受ける。
【００２２】
実施例
図２に示したもの等の装置を用いて、可変保持時間（ＶＲＴ：variable retention time）不良を示すことがわかった１６メガの埋め込みＤＲＡＭ（８ＳＦ技術）マクロを用いて、データを発生させた。可変保持時間は、転位および積層不良によって引き起こされる現象である。次に、磁界の影響のもとでモジュールを動作させた。この結果、同じ不良アドレスにおいてＶＲＴ不良がすぐに発見されたが、これに対して、最初に「不良」としてこれを識別した最初の試験作業では、検出するために、従来のモジュール・バーンイン技法を用いた特別な動作が数時間かかったことが示された。更に、磁界ソースを非活性化（除去）すると、ＶＲＴ不良は回復したことがわかった。
【００２３】
ここで図３を参照すると、本発明の別の例示的な実施形態に従って、磁界を印加された試験対象のプローブ調査半導体ウェハの概略図が示されている。この例では、半導体ウェハ３０６上に形成されたチップ３０４のウェハ・レベルの試験中に、磁界（力線３０２で示す）を印加する。チップ３０４（ウェハ３０６の陰をつけた領域）は、例示的なプローブ針３０８を付して示している。図３に示す例示的な磁石３１０は、永久磁石デバイスである必要はなく、電磁石である必要もないことは認められよう。更に、本発明において示す特定の極性は例示としてのみ示すものであり、逆の極性の磁界あるいは磁束角度またはその両方を用いてウェハ／チップに磁気ひずみ効果を与えて潜在的な転位等を電気的に活性化させることも可能であることが考えられる。
【００２４】
図４は、本発明の更に別の実施形態に従って、ＳＰＱＬ、信頼性、および歩留まり性能を向上させた集積回路デバイス試験を実施するための方法４００を示すプロセス・フロー図である。ブロック４０２に示すように、上述したように磁気ひずみ効果によって物理的応力を加速化するために、試験対象のデバイスに磁界を印加する。試験は、ウェハ・レベルの試験およびパッケージ・レベルの試験の双方を包含することができる。
【００２５】
次に、ブロック４０４において、試験対象のデバイスの選択した要素（例えば相互接続）の物理的寸法／特性の変化を測定する。かかる特性の一例は、メモリ・デバイス（例えばＤＲＡＭ）の単一のストレージ・セルのＶＲＴとすることができる。次いで、ブロック４０６に示すように、方法４００は、測定された変化が回路不良の高い確率に対応する不具合を表すものであるか否かを判定する。これは、例えば、測定された寸法／特性の性質、ならびに、磁気ひずみが誘導した応力による変化が選択した要素の電気的特性および性能に与える影響の程度に依存する。
【００２６】
最後に、ブロック４０８に示すように、回路不良の高い確率に対応する不具合が発見されると、利用可能な冗長スキームを実施して、回路の動作から不具合のある要素を除去することができる。そうする際に、磁界誘導応力の技法は、これを用いなければ製品を顧客に出荷する前に把握されなかった不具合を識別することができる。これは、経時的にコンポーネントのＳＰＱＬを低下させると共に信頼性を高める。更に、これらの磁気誘導応力に関連する不具合は顧客でなく製造業者によって発見されるので、集積回路デバイス製品（例えば埋め込みＤＲＡＭ等）に関連して冗長スキームを実行することができ、コンポーネントは廃棄する代わりに修理して出荷することができるので、歩留まりが向上する。
【００２７】
本発明について、好適な１つの実施形態または複数の実施形態を参照して記載したが、本発明の範囲から逸脱することなく、様々な変更を実施可能であり、本発明の要素の代わりに均等物を使用可能であることは、当業者には理解されよう。更に、本発明の本質的な範囲から逸脱することなく、多くの変形を実施して、本発明の教示に対して特定の状況または材料を適合させることができる。従って、本発明は、本発明を実行するために考えら得る最良の形態として開示した特定の実施形態に限定されるのではなく、特許請求の範囲内に該当する全ての実施形態を含むことが意図される。
【図面の簡単な説明】
【００２８】
【図１】既存のバーンイン試験装置の概略ブロック図である。
【図２】本発明の例示的な実施形態に従って、試験対象の集積回路デバイスに磁界を与えるように変更したバーンイン・ボード（ＢＩＢ：burn-in board）の概略図である。
【図３】本発明の別の例示的な実施形態に従って、磁界を印加した試験対象のプローブ調査半導体ウェハの概略図である。
【図４】本発明の更に別の実施形態に従って、ＳＰＱＬ、信頼性、および歩留まり性能を向上させた集積回路デバイス試験の実施のための方法を例示するプロセス・フロー図である。
【符号の説明】
【００２９】
２０２  バーンイン・ボード（ＢＩＢ）  
２０４  パッケージ・モジュール
２０６  永久磁石
２０８  スペーサ
３０２  力線
３０４  チップ
３０６  ウェハ
３０８  プローブ針
３１０  磁石
【図１】
2008193079.tif 000003
【図２】
2008193079.tif 000004
【図３】
2008193079.tif 000005
【図４】
2008193079.tif 000006