(57)【要約】【課題】  マスク工程を簡略化しながらも、レイアウト面積を縮小した高耐圧ＭＯＳトランジスタ、高耐圧ＭＯＳトランジスタの製造方法を提供することを目的とする。【解決手段】  基板上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極と、ゲート電極の一方の側に位置する基板の内部に形成されたドレイン領域と、ゲート電極の他方の側に位置する基板の内部に形成されたソース領域と、ドレイン領域上に形成され、且つ不純物拡散領域を介してドレイン領域と電気的に接続された堆積型ドレイン層と、ゲート電極のソース領域側の側壁に形成された第１側壁スペーサを構成する絶縁膜と、ゲート電極の前記ドレイン側の側壁に形成され、堆積型ドレイン層側壁に接する第２側壁スペーサを構成する絶縁膜と、を有する。【選択図】図１
2008244008.tif 000002
【特許請求の範囲】
【請求項１】
基板上にゲート絶縁膜を形成する工程と、
前記基板の第１領域における前記ゲート絶縁膜を除去し、前記第１領域の前記基板を露出させる工程と、
前記ゲート絶縁膜上にゲート電極を形成し、前記領域に堆積型ドレイン層を離間して形成する工程と、
前記ゲート電極と前記堆積型ドレイン層とをマスクとして、前記基板に第１の不純物を注入する工程と、
前記ゲート電極と前記堆積型ドレイン層の間隙に絶縁膜を埋め込む工程と、
前記ゲート電極、前記堆積型ドレイン層、及び前記絶縁膜をマスクとして前記基板に第２不純物を注入してソース領域を形成する工程と、
第１熱処理を行い、前記堆積型ドレイン層に注入された前記第１不純物又は前記第２不純物を前記基板中に拡散させ不純物拡散層を形成する工程と、
を有することを特徴とするＭＯＳトランジスタの製造方法。
【請求項２】
前記絶縁膜を埋め込む工程の後、全面に金属膜を堆積させ、第２熱処理を行なって前記ソース領域、前記ゲート電極、及び前記堆積型ドレイン層上に金属シリサイド層を形成する工程を更に有することを特徴とする請求項１に記載のＭＯＳトランジスタの製造方法。
【請求項３】
前記第２不純物を注入する工程は、前記第１不純物よりも深い位置まで前記第２不純物を注入することを特徴とする請求項１又は請求項２に記載のＭＯＳトランジスタの製造方法。
【請求項４】
前記不純物拡散層は、前記第２不純物の注入深さよりも浅く形成されることを特徴とする請求項１乃至請求項３のいずれか１項に記載のＭＯＳトランジスタの製造方法。
【請求項５】
前記ゲート電極及び前記堆積型ドレイン層はポリシリコンからなることを特徴とする請求項１乃至請求項４のいずれか１項に記載のＭＯＳトランジスタの製造方法。
【請求項６】
前記絶縁膜を埋め込む工程は、全面に前記絶縁膜を堆積させる工程と、
前記全面に堆積された前記絶縁膜を異方性エッチングによりエッチングすることを特徴とする請求項１乃至請求項５のいずれか１項に記載のＭＯＳトランジスタの製造方法。
【請求項７】
基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極の一方の側に位置する前記基板の内部に形成されたドレイン領域と、
前記ゲート電極の他方の側に位置する前記基板の内部に形成されたソース領域と、
前記ドレイン領域上に形成され、且つ不純物拡散領域を介して前記ドレイン領域と電気的に接続された堆積型ドレイン層と、
前記ゲート電極のソース領域側の側壁に形成された第１側壁スペーサを構成する絶縁膜と、
前記ゲート電極の前記ドレイン側の側壁に形成され、前記堆積型ドレイン層側壁に接する第２側壁スペーサを構成する絶縁膜と、を有し、
前記ソース領域は、前記ドレイン領域よりも深いことを特徴とするＭＯＳトランジスタ。
【請求項８】
前記堆積型ドレイン層は、導電性不純物を含有していることを特徴とする請求項７に記載のＭＯＳトランジスタ。
【請求項９】
前記ソース領域、前記ゲート電極、及び前記堆積型ドレイン層の表面上に形成されているシリサイド層をさらに有することを特徴とする請求項７又は請求項８に記載のＭＯＳトランジスタ。
【請求項１０】
前記ゲート電極は、前記堆積型ドレイン層を取り囲むようにして形成されていることを特徴とする請求項７乃至請求項９のいずれかに記載のＭＯＳトランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高耐圧ＭＯＳトランジスタの製造方法、及び高耐圧ＭＯＳトランジスタに関するものである。
【背景技術】
【０００２】
高耐圧ＭＯＳトランジスタでは良好な高周波特性のみならず、ソース・ドレイン耐圧が大きいことが期待されている。
【０００３】
このような高耐圧ＭＯＳトランジスタでは、ある程度以上大きな電圧がドレイン領域にかかると、ドレイン領域とチャネル領域との境界に大きな電界が発生し、この境界部分でジャンクションブレイクダウン（降伏現象）が発生する。このため、如何にしてドレイン領域とチャネル部分との境界の間に発生する電界を緩和するかが高耐圧化の課題である。
【０００４】
そのような電界を緩和するために、高耐圧ＭＯＳトランジスタを形成する際、電界を緩和するための不純物濃度分布を持たせたドレイン領域をレジストによってマスクして形成するプロセスを用いた高耐圧ＭＯＳトランジスタの製造方法が提案されている（例えば、特許文献１参照）。特許文献１によれば、ドレイン領域において不純物濃度が低い領域（ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域）を形成するために、レジストパターンによって不純物濃度が高い領域を形成するためのイオン注入をマスクしている。
【特許文献１】特開平１１−１８６５４３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１によれば、不純物濃度分布を持つ不純物拡散層からなるドレイン領域を形成するマスク工程の際、位置合わせのための余分な領域が必要となる。また、ゲート電極、ドレイン領域の不純物濃度が低い部分、及びドレイン領域の不純物濃度が高い部分の形成位置にばらつきが発生するため、ＭＯＳトランジスタの特性のばらつきが大きくなる懸念があった。その結果、マスクの位置合わせの余裕を確保するためにゲート電極の微細化も困難になる。また、素子の微細化ができず、レイアウト面積は増加してしまう。
【０００６】
本発明は、マスク工程を簡略化しながらも、レイアウト面積を縮小した高耐圧ＭＯＳトランジスタ、高耐圧ＭＯＳトランジスタの製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明に係る高耐圧ＭＯＳトランジスタの製造方法は、基板上にゲート絶縁膜を形成する工程と、前記基板の第１領域における前記ゲート絶縁膜を除去し、前記第１領域の前記基板を露出させる工程と、前記ゲート絶縁膜上にゲート電極を形成し、前記領域に堆積型ドレイン層を離間して形成する工程と、前記ゲート電極と前記堆積型ドレイン層とをマスクとして、前記基板に第１の不純物を注入する工程と、前記ゲート電極と前記堆積型ドレイン層の間隙に絶縁膜を埋め込む工程と、前記ゲート電極、前記堆積型ドレイン層、及び前記絶縁膜をマスクとして前記基板に第２不純物を注入してソース領域を形成する工程と、第１熱処理を行い、前記堆積型ドレイン層に注入された前記第１不純物又は前記第２不純物を前記基板中に拡散させ不純物拡散層を形成する工程と、を有することを特徴とする。
【０００８】
本発明に係る高耐圧ＭＯＳトランジスタは、基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ゲート電極の一方の側に位置する前記基板の内部に形成されたドレイン領域と、前記ゲート電極の他方の側に位置する前記基板の内部に形成されたソース領域と、前記ドレイン領域上に形成され、且つ不純物拡散領域を介して前記ドレイン領域と電気的に接続された堆積型ドレイン層と、前記ゲート電極のソース領域側の側壁に形成された第１側壁スペーサを構成する絶縁膜と、前記ゲート電極の前記ドレイン側の側壁に形成され、前記堆積型ドレイン層側壁に接する第２側壁スペーサを構成する絶縁膜と、を有し、前記ソース領域は、前記ドレイン領域よりも深いことを特徴とする。
【発明の効果】
【０００９】
本発明に係る高耐圧ＭＯＳトランジスタの製造方法、及び高耐圧ＭＯＳトランジスタによれば、トランジスタのドレイン側には通常の高濃度の不純物による接合が存在せず、ＬＤＤ領域がゲート電極と堆積型ドレイン層との間に形成されているため、ドレイン領域とチャネル領域との境界に印加される電界を緩和することができ、且つドレイン領域と基板間の耐圧を高めることができる。
【００１０】
また、ＬＤＤ領域がゲート電極及びプラグに対して自己整合的に形成されるので、ＬＤＤ領域をマスクで形成する場合のような位置あわせが不要であり、ＭＯＳトランジスタの特性のばらつきが改善されると共に、ゲート長の微細化も可能になる。
【００１１】
また、ゲートと堆積型ドレイン層の間のギャップ領域に埋め込まれる絶縁膜はシリサイドブロックとしても働くため、ＣＭＯＳのロジックプロセスとの整合性がよく、追加工程無しで高耐圧トランジスタを作製でき、高耐圧トランジスタを用いたパワーアンプと制御用ロジック回路の集積化を低コストで実現できる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施例にかかる高耐圧ＭＯＳトランジスタの製造方法、及び高耐圧ＭＯＳトランジスタの実施例について説明する。ただし、本発明は各実施例に限定されるものではない。
（実施例１）
本発明の第１の実施例を、ｎ型高耐圧ＭＯＳトランジスタ、ｎ型高耐圧ＭＯＳトランジスタの製造方法を例に、図１Ａ〜図１Ｂを用いて詳細に説明する。第１実施例にかかる高耐圧ＭＯＳトランジスタ、高耐圧ＭＯＳトランジスタの製造方法は、ＬＤＤ領域がゲート電極及び堆積型ドレイン層に対して自己整合的に形成されることを特徴とするものである。
【００１３】
図１Ａ〜図１Ｂは、本発明の第１の実施例に係る半導体装置の各要部図である。
【００１４】
図１Ａは、本発明の第１実施例に係る高耐圧ＭＯＳトランジスタの平面図である。図１Ａは高耐圧ＭＯＳトランジスタ１００を示し、ゲート電極４ａ、堆積型ドレイン層６ａ、第１側壁スペーサを構成する絶縁膜７ａ、第２側壁スペーサを構成する絶縁膜７ｂ、ソース領域８ａ、ソース領域に配線を接続するためのコンタクトプラグ２０ａ、ドレイン領域に配線を接続するためのコンタクトプラグ２０ｂ、ゲート電極４ａに配線を接続するためのコンタクトプラグ２０ｃ、からなる。なお、ゲート電極４ａ、堆積型ドレイン層６ａ、ソース領域８ａの表面上には、シリサイド層９、図示しない層間絶縁膜が形成されている。
【００１５】
ゲート電極４ａ、堆積型ドレイン層６ａ、ソース領域８ａはポリシリコンに高濃度の導電性不純物を注入して形成されている。ゲート電極４ａ、堆積型ドレイン層６ａ、ソース領域８ａにはリン（Ｐ）イオンが注入されており、リン（Ｐ）濃度が例えば、５．０×１０２０ｃｍ−３である。第１側壁スペーサを構成する絶縁膜７ａ、第２側壁スペーサを構成する絶縁膜７ｂは絶縁性を有し、例えば酸化シリコン（ＳｉＯ２）からなる。ソース領域８ａに配線を接続するためのコンタクトプラグ２０ａ、堆積型ドレイン層に配線を接続するためのコンタクトプラグ２０ｂ、ゲート電極４ａに配線を接続するためのコンタクトプラグ２０ｃは、タングステン（Ｗ）からなり、ソース領域８ａ、堆積型ドレイン層６ａ、及びゲート電極４ａと電気的に接続するものである。
【００１６】
図１Ａに示すように、堆積型ドレイン層６ａはゲート電極４ａの一方の側の基板上に形成されている。ソース領域８ａはゲート電極４ａの他方の側の基板内に形成されている。第１側壁スペーサを構成する絶縁膜７ａ、第２側壁スペーサを構成する絶縁膜７ｂは、ゲート電極４ａ、堆積型ドレイン層６ａの周囲に形成されている。なお、高耐圧ＭＯＳトランジスタ１００の周囲には素子分離領域１２が形成されている。
【００１７】
図１Ｂは第１の実施例の第１例に係る高耐圧ＭＯＳトランジスタの要部断面模式図である。なお、図１Ｂは図１Ａの線Ｘ−Ｘ'における断面を示す。図１Ｂは高耐圧ＭＯＳトランジスタ１００を示し、ｐ型シリコン基板１、ｐ型ウエル領域２ａ、ゲート絶縁膜３、ゲート電極４ａ、ｎ型ドレイン領域５ａ、堆積型ドレイン層６ａ、第１側壁スペーサを構成する絶縁膜７ａ、第２側壁スペーサを構成する絶縁膜７ｂ、ｎ型ソース領域８ａ、コバルト（Ｃｏ）シリサイド層９、素子分離領域１２からなる。なお、図１Ｂ中、先の図１Ａで記した構成要素と完全に同一である構成要素には、同一の参照番号を付す。
【００１８】
基板１は、ｐ型不純物濃度が例えば１．０×１０１５ｃｍ−３のｐ型シリコン基板である。素子分離領域１２は、シャロートレンチアイソレーション（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）構造である。ｐ型ウエル領域２は、基板１にボロン（Ｂ）をイオン注入することにより形成されている。ｐ型ウエル領域２は、ボロン（Ｂ）濃度が例えば１．０×１０１６ｃｍ−３で深さが３５０ｎｍである。ゲート絶縁膜３は酸化シリコン（ＳｉＯ２）からなり、基板１上に形成されている。ゲート絶縁膜３の厚さは、例えば６ｎｍである。ゲート電極４ａは、ゲート絶縁膜３の表面上に形成されている。ドレイン領域５ａは、ゲート電極４ａの一方の側の基板１の内部に形成されている。ドレイン領域５ａは、低濃度のｎ型導電性不純物であるリン（Ｐ）がイオン注入されている。なお、低濃度の導電性不純物が拡散されている領域をＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域という。ドレイン領域５ａのリン（Ｐ）濃度は１．０×１０１９ｃｍ−３で深さが５０ｎｍである。堆積型ドレイン層６ａは、ドレイン領域５ａに接続されている。不純物拡散層６ｂは、堆積型ドレイン層６ａに注入されている第１不純物又は第２不純物が基板１の表面から内部に向かって拡散されることにより形成されている。第１側壁スペーサを構成する絶縁膜７ａはゲート電極４ａのソース領域８ａ側の側壁に形成されている。第２側壁スペーサを構成する絶縁膜７ｂは、ゲート電極４ａのドレイン５ａ側の側壁に形成され、堆積型ドレイン層６ａとゲート電極４ａとの間隙に埋め込まれている。ソース領域８ａは、ゲート電極４ａの他方の側の基板１の内部に形成されている。シリサイド層９は、低抵抗相のコバルト（Ｃｏ）シリサイドからなる。シリサイド層９は、ソース領域８ａ、ゲート電極４ａ、及び堆積型ドレイン層６ａの表面上に形成されている。
【００１９】
次に、図２Ａ〜図２Ｄ、図３Ａ〜図３Ｄ、図４Ａ〜図４Ｄを参照に、本発明の第１実施例に係る高耐圧ＭＯＳトランジスタの製造工程を説明する。
【００２０】
図２Ａは、基板を用意する工程を示す要部断面模式図である。図２Ａは、基板１、ｐ型ウエル領域２ａ、素子分離領域１２を示す。基板１は、ｐ型不純物濃度が例えば１．０×１０１５ｃｍ−３のｐ型シリコン基板である。素子分離領域１２は、シャロートレンチアイソレーション構造である。ｐ型ウエル領域２ａは、基板１にボロン（Ｂ）をイオン注入することにより形成されている。ｐ型ウエル領域２ａは、ボロン（Ｂ）濃度が例えば１．０×１０１６ｃｍ−３で深さが３５０ｎｍである。
【００２１】
図２Ｂは、基板の表面上にゲート絶縁膜を形成する工程を示す要部断面模式図である。図２Ｂは、図２Ａに加えて、ゲート絶縁膜３を示す。ゲート絶縁膜３は酸化シリコン（ＳｉＯ２）からなる。
【００２２】
図２Ｂに示すように、基板１の表面上に熱酸化処理を行うことによって、基板１の表面に厚さが、例えば、６ｎｍのゲート絶縁膜３を形成する。
【００２３】
図２Ｃは、堆積型ドレイン層を形成する領域内のゲート絶縁膜３を約３００ｎｍ幅に渡ってエッチング除去する工程を示す要部拡大断面図である。
【００２４】
図２Ｄは、基板及びゲート絶縁膜３の表面上にポリシリコン１６を堆積する工程を示す要部拡大断面図である。図２Ｄは、図２Ｃに加えて、ポリシリコン１６を示す。
【００２５】
図３Ａは、ゲート絶縁膜上にゲート電極と、ドレイン領域に堆積型ドレイン層を同時に離間して形成する工程を示す要部拡大模式図である。図３Ｅは、図２Ｄに加えて、ゲート電極４、堆積型ドレイン層６ａを示す。ゲート電極４ａの幅、及び堆積型ドレイン層６ａの幅は３００ｎｍとする。
【００２６】
図３Ａに示すように、フォトリソグラフィーによりポリシリコン１６をパターニングすることにより、ゲート電極４ａと堆積型ドレイン層６ａを形成する。なお、ゲート電極４ａと堆積型ドレイン層６ａとの間隙は、例えば０．２〜０．３μｍが望ましい。後述するように、第２側壁スペーサを構成する絶縁膜７ｂがゲート電極４ａと堆積型ドレイン層６ａとの間隙に埋め込まれるからである。
【００２７】
図３Ｂは、ゲート電極と堆積型ドレイン層との間隙に、低濃度の導電性不純物である第１不純物を注入する工程を示す要部拡大模式図である。図３Ｆは、図３Ｅに次いで、低濃度不純物領域１７を示す。基板１において、低濃度不純物領域１７は、リン（Ｐ）濃度が１．０×１０１９ｃｍ−３で深さが５０ｎｍである。なお、本実施例における第１不純物は、リン（Ｐ）である。
【００２８】
図３Ｂに示すように、ゲート電極４ａと堆積型ドレイン層６ａをマスクとして、ゲート電極４ａとプラグ６ａとの間隙から、ドレイン領域５ａに低濃度のｎ型導電性不純物であるリン（Ｐ）を低濃度不純物領域１７に注入する。
【００２９】
図３Ｃ、図３Ｄは、間隙を埋め込むように絶縁膜を形成する工程を示す要部拡大模式図である。図３Ｇは、図３Ｆに加えて、絶縁膜１８を示す。絶縁膜１８は、例えば酸化シリコン（ＳｉＯ２）からなる。
【００３０】
図３Ｃに示すように、絶縁膜１８を、ゲート電極４ａの表面上、プラグ６ａの表面上、及び間隙の表面上に、かつその間隙を完全に埋め込むように厚く堆積させる。
【００３１】
図３Ｄは、図３Ｇに加えて第１側壁スペーサを構成する絶縁膜７ａ、第２側壁スペーサを構成する絶縁膜７ｂを示す。絶縁膜７ａ、７ｂは例えば酸化シリコン（ＳｉＯ２）からなる。
【００３２】
図３Ｄに示すように、異方性エッチングを施すことによって、第１側壁スペーサを構成する絶縁膜７ａをゲート電極４ａのソース領域８ａ側の側壁に形成すると同時に、第２側壁スペーサを構成する絶縁膜７ｂをゲート電極４ａのドレイン５ａ側の側壁に形成する。この時、ゲート電極４ａと堆積型ドレイン層６ａとの間隙は第２側壁スペーサを構成する絶縁膜７ｂで埋め込まれる。
【００３３】
図４Ａは、ソース領域、ゲート電極、及び堆積型ドレイン層に第２不純物である高濃度の導電性不純物を注入する工程を示す要部拡大模式図である。図４Ａは、図３Ｄに加えて、ソース領域８ａを示す。図４Ａに示すように、ゲート電極４ａ、プラグ６ａ、第１側壁スペーサを構成する絶縁膜７ａ、第２側壁スペーサを構成する絶縁膜７ｂをマスクとして第２不純物としての高濃度の導電性不純物であるリン（Ｐ）をイオン注入することによって、リン（Ｐ）濃度が例えば、５．０×１０２０ｃｍ−３で深さが１００ｎｍのｎ型ソース領域８ａを形成する。
【００３４】
図４Ｂは、堆積型ドレイン層６ａに注入された第１不純物又は第２不純物を活性化するとともに、堆積型ドレイン層６ａから第１不純物又は第２不純物を基板中に拡散させるための熱処理をする工程を示す要部拡大模式図である。この工程により、堆積型ドレイン層６ａの下に、浅いドレイン領域５ａに接続される不純物拡散層６ｂが形成される。図４Ｂは、図４Ａに加えて、ドレイン領域５ａを示す。図４Ｂに示すように、活性化アニール処理を行うことによって、前述した工程で注入した第１不純物又は第２不純物を活性化する。その際、堆積型ドレイン層６ａに注入されている第１不純物又は第２不純物が基板１の表面から内部に向かって拡散することにより、不純物拡散層６ｂが形成される。
【００３５】
図４Ｃは、ソース領域、ゲート電極、及び堆積型ドレイン層の表面上にシリサイド層を形成する工程を示す要部拡大模式図である。図４Ｃは、図４Ｂに加えて、コバルト（Ｃｏ）シリサイド層９を示す。
【００３６】
図４Ｃに示すように、ソース領域８ａ、ゲート電極４ａ、及び堆積型ドレイン層６ａの表面上を含む基板１の表面上に金属膜、例えばコバルト（Ｃｏ）膜を堆積させたのち、熱処理を行うことによってソース領域８ａ、８ｂ、ゲート電極４ａ、及び堆積型ドレイン層６ａの表面上に金属シリサイドとしてコバルト（Ｃｏ）シリサイド層９を形成する。次いで、未反応のＣｏ（コバルト）膜を除去したのち、第２熱処理を行うことによってコバルト（Ｃｏ）シリサイド層９を低抵抗相のコバルト（Ｃｏ）シリサイドに変換する。
【００３７】
その後は、図１Ａに図示される各コンタクトプラグ２０ａ〜２０ｃ、図示しない層間絶縁膜、配線を形成する工程を経て、本実施例に係る高耐圧ＭＯＳトランジスタ１００を完成させる。
【００３８】
図５は本発明の第１実施例に係る高耐圧ＭＯＳトランジスタのソース・ドレイン領域間における電圧の推移を示している。横軸はドレイン領域５ａの形成深さ[μｍ]を示し、縦軸はゲート電極４ａと堆積型ドレイン層６ａ間に１０Ｖ電圧を印加したときに、ゲート端に印加される電圧[Ｖ]を示す。なお、図中のオフセット（ＯＦＦＳＥＴ）とは、ゲート電極４ａと堆積型ドレイン層６ａとの間隔[μｍ]を示す。点線はゲート電極４ａと堆積型ドレイン層６ａとの間隔が０．１[μｍ]の時の電圧の推移を示す。実線はゲート電極４ａと堆積型ドレイン層６ａとの間隔が０．２[μｍ]の時の電圧の推移を示す。その他の線は堆積型ドレイン層６ａとの間隔が０．３[μｍ]以上の時の電圧の推移を示す。
【００３９】
図５に示すように、ゲート電極４ａと堆積型ドレイン層６ａとの間隔が０．３[μｍ]以上となると、ゲート端に印加される電圧の最大値は約３．７[Ｖ]となる。通常、高耐圧ＭＯＳトランジスタにおいて、ドレイン領域５ａの長さはゲート端の電界を緩和するために大きくする構成が用いられる。しかしながら、図５から、ゲート電極４ａと堆積型ドレイン層６ａとの間隔が０．３[μｍ]以上に設定しても、電界緩和の効果は見られないことがわかる。また、ゲート電極４ａと堆積型ドレイン層６ａとの間隔は、第１側壁スペーサを構成する絶縁膜７ａ、第２側壁スペーサを構成する絶縁膜７ｂで埋め込まれる程度に狭いことが望ましい。
【００４０】
また、高耐圧ＭＯＳトランジスタにおけるゲート電極４ａと堆積型ドレイン層６ａとの間隔の最適値は耐圧だけでなく、耐圧とトレードオフの関係にあるオン抵抗も考慮して決定される。そのため、ゲート電極４ａと堆積型ドレイン層６ａとの間隔が０．２[μｍ]以下の設定とすることも可能である。この場合、第１側壁スペーサを構成する絶縁膜７ａ、第２側壁スペーサを構成する絶縁膜７ｂを０．１[μｍ]堆積すれば、ゲート電極４ａと堆積型ドレイン層６ａとの間隔を埋め込むことが可能になる。
【００４１】
このような高耐圧ＭＯＳトランジスタによれば、ＬＤＤ領域がゲート電極４ａと堆積型ドレイン層６ａとの間に形成されているため、ドレイン領域５ａとチャネル領域との境界に印加される電界を緩和することができる。そのため、ドレイン領域５ａと基板１間の耐圧を高めることができる。
【００４２】
また、堆積型ドレイン層６ａとゲート電極４ａとの間隙に低濃度の導電性不純物を注入する工程と、堆積型ドレイン層６ａより導電性不純物を基板に拡散させるための熱処理をする工程とによって、ソース領域に比べて浅いドレイン（不純物拡散層６ｂ）を自己整合的に形成できる。そのため、ＬＤＤ領域をマスクで形成する場合のような位置あわせが不要であり、ＭＯＳトランジスタの特性のばらつきが改善されると共に、ゲート長の微細化も可能になる。
【００４３】
また、堆積型ドレイン層６ａとゲート電極４ａは同一のマスク工程によって形成されるため、堆積型ドレイン層６ａとゲート電極４ａとの間隔を設定する際、複数のマスク工程の組み合わせに必要な位置合わせ余裕（マージン）が不要となる。そのため、ゲート電極４ａと堆積型ドレイン層６ａとの間隔を、ドレイン領域５ａにおける寄生抵抗と電界緩和とのトレードオフの関係で決定される最適値に確実に設定できるようになる。
【００４４】
また、上記の実施例においては、高耐圧ＭＯＳトランジスタをｎ型ＭＯＳトランジスタとして説明しているが、ｐ型高耐圧ＭＯＳトランジスタとして形成しても良いものであり、その場合には、上述のｎ型高耐圧ＭＯＳトランジスタにおける導電型を逆にすれば良い。
【００４５】
また、本発明の実施例を説明してきたが、本発明は実施例に記載された構成・条件等に限られるものではなく各種の変更が可能であり、例えば、上記の実施例１に記載した、不純物濃度、深さ、厚さ、ゲート長、間隙長は単なる一例であり、必要とする高耐圧特性及び高周波特性に応じて適宜設定されるものである。
【００４６】
また、ゲート電極と堆積型ドレイン層の間に埋め込まれる絶縁膜はシリサイドブロックとしても働くため、ＣＭＯＳのロジックプロセスとの整合性がよく、追加工程無しで高耐圧トランジスタを作製でき、高耐圧トランジスタを用いたパワーアンプと制御用ロジック回路の集積化を低コストで実現できる。
【００４７】
例えば、高耐圧トランジスタを高周波のパワーアンプ用に用いる場合、制御用のＣＭＯＳロジック回路と混載することが多い。今後、RF回路とベースバンドの回路を１チップ化する場合も、当然、ＣＭＯＳとの混載が必要であり、ロジック用ＣＭＯＳプロセスと相性のいい本発明の製造法は望ましいものである。
（実施例２）
本発明の第２実施例に係る高耐圧ＭＯＳトランジスタを、図６Ａ〜図６Ｂを用いて詳細に説明する。第２実施例に係る高耐圧ＭＯＳトランジスタは、ゲート電極がドレイン領域を取り囲むようにして形成されている。そのため、ドレイン領域の形成面積が小さくなり、ドレイン領域に寄生する容量を低減することができることを特徴とするものである。
【００４８】
図６Ａは、本発明の第２実施例に係る高耐圧ＭＯＳトランジスタの平面図である。図６Ａは高耐圧ＭＯＳトランジスタ１１０を示し、ゲート電極４ａ、堆積型ドレイン層６ａ、第１側壁スペーサを構成する絶縁膜７ａ、第２側壁スペーサを構成する絶縁膜７ｂ、ソース領域８ａ、ソース領域に配線を接続するためのコンタクトプラグ２０ａ、堆積型ドレイン層に配線を接続するためのコンタクトプラグ２０ｃ、ゲート電極４ａに配線を接続するためのコンタクトプラグ２０ｃ、からなる。なお、ゲート電極４ａ、堆積型ドレイン層６ａ、ソース領域８ａの表面上にはシリサイド層９、及び図示しない層間絶縁膜が形成されている。図６Ａ中、先の図１Ａで記した構成要素と完全に同一である構成要素には、同一の参照番号を付す。図６Ａで示すように、ゲート電極４ａが堆積型ドレイン層６ａを取り囲むように形成されている。
【００４９】
図６Ｂは第２実施例に係る高耐圧ＭＯＳトランジスタの要部断面模式図である。なお、図６Ｂは図６Ａの線Ｘ−Ｘ'における断面を示す。図６Ｂは高耐圧ＭＯＳトランジスタ１１０を示し、基板１、ｐ型ウエル領域２、ゲート絶縁膜３、ゲート電極４ａ、ドレイン領域５ａ、堆積型ドレイン層６ａ、不純物拡散層６ｂ、第１側壁スペーサを構成する絶縁膜７ａ、第２側壁スペーサを構成する絶縁膜７ｂ、ソース領域８ａ、コバルト（Ｃｏ）シリサイド層９、素子分離領域１２からなる。なお、図６Ｂ中、先の図５Ａで記した構成要素と完全に同一である構成要素には、同一の参照番号を付す。
【００５０】
第２実施例に係る高耐圧ＭＯＳトランジスタの構成的特長は、ゲート電極４ａがドレイン領域５ａ、及び堆積型ドレイン層６ａを取り囲むようにして形成されている。このような構成によれば、ゲート電極４ａとドレイン領域５ａ間に電界が集中する箇所（エッジ部）を可及的に減少させることができる。また、ドレイン領域５ａの形成面積が小さくなるため、ドレイン領域に寄生する容量を低減することができる。そのため、ドレイン領域５ａにおける電界緩和をさらに促進させることができるようになる。
【産業上の利用可能性】
【００５１】
本発明の活用例としては、携帯電話などの移動体通信機器の送信部分で用いられる高周波の電力増幅素子が典型的なものであるが、他の用途において高耐圧と高周波特性が求められる場合にも適用されるものである。
【図面の簡単な説明】
【００５２】
【図１】図１Ａは、本発明の第１実施例に係る高耐圧ＭＯＳトランジスタの平面図である。図１Ｂは、本発明の第１実施例に係る高耐圧ＭＯＳトランジスタの要部断面模式図である。
【図２】図２Ａ〜図２Ｄは、本発明の第１実施例に係る高耐圧ＭＯＳトランジスタの製造工程の各要部断面模式図である。
【図３】図３Ａ〜図３Ｄは、本発明の第１実施例に係る高耐圧ＭＯＳトランジスタの製造工程の各要部断面模式図である。
【図４】図４Ａ〜図４Ｄは、本発明の第１実施例に係る高耐圧ＭＯＳトランジスタの製造工程の各要部断面模式図である。
【図５】図５は、本発明の第１実施例に係る高耐圧ＭＯＳトランジスタのソース・ドレイン領域間における電圧の推移を示した図である。
【図６】図６Ａは、本発明の第２実施例に係る高耐圧ＭＯＳトランジスタの平面図である。図６Ｂは、本発明の第２実施例に係る高耐圧ＭＯＳトランジスタの要部断面模式図である。
【符号の説明】
【００５３】
１  ｐ型シリコン基板
２ａ  ｐ型ウエル領域
３  ゲート絶縁膜
４ａ  ゲート電極
５ａ  ｎ型ドレイン領域
６ａ  堆積型ドレイン層
６ｂ  不純物拡散層
７ａ  第１側壁スペーサを構成する絶縁膜
７ｂ  第２側壁スペーサを構成する絶縁膜
８ａ  ｎ型ソース領域
９  コバルト（Ｃｏ）シリサイド層
１２  素子分離領域（ＳＴＩ）
１６  ポリシリコン（Ｓｉ）
１７  低濃度導電性不純物領域
２０ａ  ソース領域に配線を接続するためのコンタクトプラグ
２０ｂ  堆積型ドレイン層に配線を接続するためのコンタクトプラグ
２０ｃ  ゲート電極に配線を接続するためのコンタクトプラグ
１００  高耐圧ＭＯＳトランジスタ
１１０  高耐圧ＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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