(57)【要約】【課題】エクステンション領域を形成する際のイオン注入を行う前の工程において必然的に生じる基板掘れによる特性劣化を防止する。【解決手段】半導体装置は、半導体基板１の上にゲート絶縁膜４を介在させて形成されたゲート電極５と、ゲート絶縁膜４及びゲート電極５の側面上に形成され、絶縁膜からなるオフセットスペーサ６と、半導体基板１におけるゲート電極５の側方の部位に形成された第１のエクステンション領域８及び第２のエクステンション領域９とを備えている。第１のエクステンション領域８は、第２のエクステンション領域９よりもゲート電極５に近い領域に形成され、且つ第２のエクステンション領域９よりも半導体基板１の浅い部位に形成されている。【選択図】 図１
2008193013.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体領域の上にゲート絶縁膜を介在させて形成されたゲート電極と、
前記ゲート電極の側面上に形成されたオフセットスペーサと、
前記半導体領域における前記ゲート電極の側方下に形成された第２導電型の第１のエクステンション領域及び第２のエクステンション領域とを備え、
前記第１のエクステンション領域は、前記第２のエクステンション領域よりも前記ゲート電極に近い領域に形成され、且つ前記第２のエクステンション領域よりも前記半導体領域の浅い部位に形成されていることを特徴とする半導体装置。
【請求項２】
前記ゲート電極の側面上に前記オフセットスペーサを介して形成されたサイドウォールと、
前記半導体領域における前記サイドウォールの外側方下に形成された第２導電型のソースドレイン拡散領域とをさらに備え、
前記半導体領域における前記ソースドレイン拡散領域の上面は、前記半導体領域における前記ゲート電極の下側部分の上面よりも低く形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記オフセットスペーサは、不純物を含有する絶縁膜からなることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
第１導電型の半導体領域の上にゲート絶縁膜及びゲート電極を順次形成する工程（ａ）と、
前記半導体領域における前記ゲート電極の側方下に、第２導電型の第１のエクステンション領域を形成する工程（ｂ）と、
前記工程（ｂ）の後に、前記ゲート電極の側面上にオフセットスペーサを形成する工程（ｃ）と、
前記ゲート電極及びオフセットスペーサをマスクとして、前記半導体領域に第２導電型の不純物イオンを注入することにより、第２導電型の第２のエクステンション領域を形成する工程（ｄ）とを備え、
前記工程（ｄ）において、前記第２のエクステンション領域は、前記第１のエクステンション領域よりも接合深さが深く形成されていることを特徴とする半導体装置の製造方法。
【請求項５】
前記工程（ｃ）において、前記オフセットスペーサを形成する際のエッチングによって、前記オフセットスペーサの外方に位置する前記半導体領域に基板掘れが生じることを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記工程（ｄ）の後に、前記ゲート電極の側面上に前記オフセットスペーサを介してサイドウォールを形成する工程（ｅ）と、
前記ゲート電極、オフセットスペーサ及びサイドウォールをマスクとして、前記半導体領域に第２導電型の不純物イオンを注入することにより、第２導電型のソースドレイン拡散領域を形成する工程（ｆ）とをさらに備えていることを特徴とする請求項４又は５に記載の半導体装置の製造方法。
【請求項７】
前記工程（ｂ）では、前記ゲート電極をマスクとして、前記半導体領域に第２導電型の不純物イオンを注入することにより、第１のエクステンション領域を形成し、
前記工程（ｃ）では、前記半導体領域の上の全面に絶縁膜を形成した後、前記絶縁膜を異方性エッチングして、前記オフセットスペーサを形成することを特徴とする請求項４〜６のうちいずれか１項に記載の半導体装置の製造方法。
【請求項８】
前記工程（ｂ）では、前記半導体領域の上の全面に第２導電型の不純物を含有する絶縁膜を形成した後、前記絶縁膜からの固層拡散により前記第１のエクステンション領域を形成し、
前記工程（ｃ）では、前記絶縁膜を異方性エッチングして、前記オフセットスペーサを形成することを特徴とする請求項４〜６のうちいずれが１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、エクステンション領域及びオフセットスペーサを有するＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を備えた半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、ＭＩＳＦＥＴの微細化に伴い、チャネル長がソースと基板との間又はドレインと基板との間の空乏層の幅に匹敵するようになり、このため、しきい値電圧が低下し、オフリーク特性の劣化等の問題が起きている。このような現象は短チャネル効果と呼ばれ、ＭＩＳＦＥＴの素子の微細化を困難にしている。ＭＩＳＦＥＴの微細化に伴って生じる短チャネル効果を抑制するために、ソース及びドレインとチャネルとの電気的接合部であるエクステンション領域の形成及びオフセットスペーサと呼ばれるサイドウォール構造の形成等の対策が進められている。特に、エクステンション領域の形成に関しては、最近の微細化の進展に伴って、非常に浅い接合で且つ急峻な不純物プロファイルを有するように形成する技術の開発が求められている。
【０００３】
以下、図７（ａ）及び図７（ｂ）を参照しながら、従来のエクステンション領域及びオフセットスペーサを有するＭＩＳＦＥＴを備えた半導体装置及びその製造方法について説明する。
【０００４】
図７（ａ）は、従来のエクステンション領域及びオフセットスペーサを有するＭＩＳＦＥＴの断面構成を示し、図７（ｂ）は、その製造方法の工程断面図を示している。
【０００５】
図７（ａ）に示すように、シリコン基板１０１にシリコン酸化膜からなる素子分離１０２が形成され、シリコン基板１０１の上にゲート絶縁膜１０３を介してゲート電極１０４が形成されている。ゲート絶縁膜１０３及びゲート電極１０４の側面上にオフセットスペーサ１０５が形成され、オフセットスペーサ１０５の側面上にサイドウォール１０６が形成されている。シリコン基板１０１の上部におけるゲート電極１０４の両側にチャネル領域を挟んでソースドレイン拡散領域１０７が形成され、ソースドレイン拡散領域１０７からチャネル領域に向かってソースドレイン拡張領域（エクステンション領域）１０８、及びポケット領域１０９が形成されている。
【０００６】
図７（ｂ）に示すように、シリコン基板１０１にシリコン酸化膜からなる素子分離１０２を形成し、シリコン基板１０１の上にゲート絶縁膜１０３を介してゲート電極１０４を形成する。次に、化学気相成長（ＣＶＤ：Chemical Vapor Deposition）法等によりシリコン基板１０１の上にシリコン酸化膜を堆積させた後に、反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）等の異方性エッチングによりシリコン酸化膜をエッチバックしてゲート絶縁膜１０３及びゲート電極１０４の側面上にオフセットスペーサ１０５を形成する。。次に、ゲート電極１０４及びオフセットスペーサ１０５をマスクとしてイオン注入を行ってエクステンション領域１０８及びポケット領域１０９をそれぞれ形成する。その後、図示は省略するが、オフセットスペーサ１０５の側面上にサイドウォール１０６を形成し、ゲート電極、オフセットスペーサ１０５及びサイドウォール１０６をマスクとしてイオン注入を行ってソースドレイン拡散領域１０７を形成する。
【０００７】
このように、従来のエクステンション領域及びオフセットスペーサを有するＭＩＳＦＥＴを備えた半導体装置は、エクステンション領域１０８を浅く形成して、ソースドレイン拡散領域１０７からチャネル領域への空乏層の伸びを押えることにより、短チャネル効果を抑制しようとしている。
【特許文献１】特開２００４−１５８８０６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、ＭＩＳＦＥＴの微細化に伴って生じる短チャネル効果を抑制するために、非常に浅い接合で且つ急峻な不純物プロファイルを有するエクステンション領域を形成しなければならない。この課題に対して、エクステンション領域を形成するためのイオン注入の際に、イオン注入するシリコン基板の上に堆積物又は表面酸化膜等を除去しなくてはならない。そのため、イオン注入によるエクステンション領域を形成する前の工程において、基板掘れが生じてしまう。すなわち、オフセットスペーサを形成するために異方性エッチングをする際及びエクステンション領域を形成するための注入マスク用レジストを酸素プラズマ等で灰化処理して除去する際に、シリコン基板上の堆積物及び表面酸化膜を完全に除去する処理に伴う基板掘れをなくすことは困難である。
【０００９】
このような問題に対し、特許文献１には、エクステンション領域に保護膜を形成することにより、上記問題を解決する方法が記載されている。しかし、特許文献１による方法では、エクステンション領域を形成する際に保護膜を介してイオン注入を行うため、より高い注入エネルギーを用いることにより、注入後の接合面が深くなる。その結果、浅く急峻な不純物プロファイルを有するエクステンション領域を形成することができず、微細化に伴う短チャネル効果を抑制するための根本的な解決にはなっていない。
【００１０】
ここで、基板掘れによる問題について説明する。
【００１１】
図８（ａ）は従来の基板掘れが生じたＭＯＳＦＥＴの断面構成を示し、図８（ｂ）は従来のトランジスタにおいて基板の掘れ量と電気特性とを比較したグラフを示している。
【００１２】
図８（ａ）に示すように、イオン注入によるエクステンション領域を形成する前の工程において、必然的に生じる基板掘れの深さをΔｄで示す。
【００１３】
図８（ｂ）に示すように、基板掘れΔｄが０ｎｍ、１ｎｍ及び２ｎｍであるトランジスタに同一のゲート電圧Ｖｇを印加したときの閾値電圧Ｖｔｈとドレイン電流Ｉｄｓの電気特性を比較すると、基板掘れが発生し、深い基板掘れが形成されるとドレイン電流Ｉｄｓが低下し、閾値電圧Ｖｔｈが上昇することがわかる。すなわち、基板掘れΔｄが０ｎｍから２ｎｍになるとドレイン電流Ｉｄｓは１０μＡ以上大幅に低下し、閾値電圧Ｖｔｈは約３０ｍＶ上昇する。
【００１４】
このように、基板掘れによってトランジスタ特性が変化することは、エクステンション領域とゲート電極との距離が基板掘れによって変化するためであり、基板掘れが深い程エクステンション領域とゲート電極との距離が遠くなり、実効的なチャネル長が相対的に長くなるので、トランジスタ特性が大きく変化する。また、基板掘れが生じることにより、エクステンション領域とゲート電極とのオーバーラップ量が減少するため、寄生抵抗が増大しトランジスタの駆動能力が低下する。
【００１５】
本発明は、前記従来の問題に鑑み、ＭＩＳＦＥＴを有する半導体装置においてエクステンション領域を形成する際のイオン注入を行う前の工程において生じる基板掘れによる特性低下を防止できるようにすることを目的とする。
【課題を解決するための手段】
【００１６】
前記の目的を達成するため、本発明は、半導体装置をゲート電極の下側に形成される通常のエクステンション領域よりも浅く且つゲート電極に近い位置に新たなエクステンション領域を設ける構成とする。
【００１７】
具体的に、本発明に係る半導体装置は、第１導電型の半導体領域の上にゲート絶縁膜を介在させて形成されたゲート電極と、ゲート電極の側面上に形成されたオフセットスペーサと、半導体領域におけるゲート電極の側方下に形成された第２導電型の第１のエクステンション領域及び第２のエクステンション領域とを備え、第１のエクステンション領域は、第２のエクステンション領域よりもゲート電極に近い領域に形成され、且つ第２のエクステンション領域よりも半導体領域の浅い部位に形成されていることを特徴とする。
【００１８】
本発明の半導体装置によると、第２のエクステンション領域よりもゲート電極に近い領域に形成され、且つ第２のエクステンション領域よりも半導体領域の浅い部位に第１のエクステンション領域が形成されているよため、第２のエクステンション領域を形成する前の工程において必然的に生じる基板掘れによって第１及び第２のエクステンション領域で構成されるソースドレイン拡張領域がゲート電極から遠ざかることがない。従って、基板掘れにより実効的なチャネル長が相対的に長くなることを防ぐことができる。また、ソースドレイン拡張領域とゲート電極とのオーバーラップ量の減少を抑えることができるため、寄生抵抗が増大することを防ぐことができる。これらのことにより、基板掘れによるトランジスタの駆動能力が低下することを防ぐことができ、信頼性の高い半導体装置を実現することができる。
【００１９】
本発明の半導体装置において、ゲート電極の側面上にオフセットスペーサを介して形成されたサイドウォールと、半導体領域におけるサイドウォールの外側方下に形成された第２導電型のソースドレイン拡散領域とをさらに備え、半導体領域におけるソースドレイン拡散領域の上面は、半導体領域におけるゲート電極の下側部分の上面よりも低く形成されていることが好ましい。
【００２０】
また、本発明の半導体装置において、オフセットスペーサは、不純物を含有する絶縁膜からなることが好ましい。
【００２１】
本発明に係る半導体装置の製造方法は、第１導電型の半導体領域の上にゲート絶縁膜及びゲート電極を順次形成する工程（ａ）と、半導体領域におけるゲート電極の側方下に、第２導電型の第１のエクステンション領域を形成する工程（ｂ）と、工程（ｂ）の後に、ゲート電極の側面上にオフセットスペーサを形成する工程（ｃ）と、ゲート電極及びオフセットスペーサをマスクとして、半導体領域に第２導電型の不純物イオンを注入することにより、第２導電型の第２のエクステンション領域を形成する工程（ｄ）とを備え、工程（ｄ）において、第２のエクステンション領域は、第１のエクステンション領域よりも接合深さが深く形成されていることを特徴とする。
【００２２】
本発明の半導体装置の製造方法によると、半導体領域において第２のエクステンション領域よりもゲート電極に近い領域、且つ第２のエクステンション領域よりも半導体領域の浅い部位に第１のエクステンション領域を形成することができる。
【００２３】
本発明の半導体装置の製造方法において、工程（ｃ）において、オフセットスペーサを形成する際のエッチングによって、オフセットスペーサの外方に位置する半導体領域に基板掘れが生じることが好ましい。
【００２４】
また、本発明の半導体装置の製造方法において、工程（ｄ）の後に、ゲート電極の側面上にオフセットスペーサを介してサイドウォールを形成する工程（ｅ）と、ゲート電極、オフセットスペーサ及びサイドウォールをマスクとして、半導体領域に第２導電型の不純物イオンを注入することにより、第２導電型のソースドレイン拡散領域を形成する工程（ｆ）とをさらに備えていることが好ましい。
【００２５】
また、本発明の半導体装置の製造方法において、工程（ｂ）では、ゲート電極をマスクとして、半導体領域に第２導電型の不純物イオンを注入することにより、第１のエクステンション領域を形成し、工程（ｃ）では、半導体領域の上の全面に絶縁膜を形成した後、絶縁膜を異方性エッチングして、オフセットスペーサを形成することが好ましい。
【００２６】
また、本発明の半導体装置の製造方法において、工程（ｂ）では、半導体領域の上の全面に第２導電型の不純物を含有する絶縁膜を形成した後、絶縁膜からの固層拡散により第１のエクステンション領域を形成し、工程（ｃ）では、絶縁膜を異方性エッチングして、オフセットスペーサを形成することが好ましい。
【００２７】
このような構成にすると、オフセットスペーサを形成する際に第１のエクステンション領域を形成することができ、オフセットスペーサを形成する際のエッチング工程において必然的に生じる基板掘れによってトランジスタの駆動能力が低下することを防ぐことができ、信頼性の高い半導体装置を実現することができる。
【発明の効果】
【００２８】
本発明に係る半導体装置及びその製造方法によると、イオン注入によるエクステンション領域を形成する前の工程において必然的に生じる基板掘れによるトランジスタの駆動能力が低下することを防ぐことができるため、信頼性の高い半導体装置を実現することができる。
【発明を実施するための最良の形態】
【００２９】
以下に、本発明の実施の形態について、図面を参照しながら説明する。以下の図面においては、説明の簡略化のため、実質的に同一の機能を有する構成要素を同一の参照符号で示す。なお、本発明は以下の実施形態に限定されない。
【００３０】
（第１の実施形態）
図１は、本発明の第１の実施形態に係るエクステンション領域及びオフセットスペーサを有するＭＩＳＦＥＴを備えた半導体装置の断面構成を示している。
【００３１】
図１に示すように、ｐ型（第１導電型）の単結晶シリコンからなる半導体基板１に、シリコン酸化膜からなる素子分離領域２が形成され、半導体基板１にはｐ型不純物、例えばボロン（Ｂ）をイオン注入したｐ型ウェル３が形成されている。半導体基板１の上にはシリコン酸化膜からなるゲート絶縁膜４を介して多結晶シリコン膜からなるゲート電極５が形成されている。ゲート絶縁膜４及びゲート電極５の側面上にシリコン酸化膜からなるオフセットスペーサ６が形成され、さらにオフセットスペーサ６の側面上に窒化シリコン膜からなるサイドウォール７が形成されている。半導体基板１の上部におけるゲート電極５の両側にチャネル領域を挟んでｎ型（第２導電型）不純物、例えば砒素（Ａｓ）がイオン注入されてなる第１のエクステンション領域８が形成され、半導体基板１の上部におけるオフセットスペーサ６の下部に第１のエクステンション領域８に接してｎ型不純物、例えばＡｓがイオン注入されてなる第２のエクステンション領域９が形成されている。また、第１のエクステンション領域８及び第２のエクステンション領域９の側面及び底面に接してｐ型不純物、例えばＢがイオン注入されてなるｐ型ポケット領域１０が形成されている。さらに、半導体基板１の上部におけるサイドウォール７の外側方に第２のエクステンション領域９及びｐ型ポケット領域１０に接して、ｎ型不純物、例えばＡｓがイオン注入されてなるソースドレイン拡散領域１１が形成されている。ここで、半導体基板１におけるソースドレイン拡散領域１１の上面は、ゲート電極５の下に位置する半導体基板１におけるチャネル領域の上面よりも低く形成されている。
【００３２】
次に、図２（ａ）〜図２（ｄ）及び図３（ａ）〜図３（ｃ）を参照しながら、第１の実施形態に係る半導体装置の製造方法について説明する。
【００３３】
まず、図２（ａ）に示すように、ｐ型の単結晶シリコンよりなる半導体基板１に、シリコン酸化膜からなる素子分離領域２を形成した後、ｐ型不純物、例えばＢを半導体基板１にイオン注入してｐ型ウェル３を形成する。さらに、熱酸化法により半導体基板１の上に２ｎｍ程度のシリコン酸化膜からなるゲート絶縁膜４を形成し、ゲート絶縁膜４の上に１５０ｎｍ程度の多結晶シリコン膜からなるゲート電極５を形成する。なお、多結晶シリコン膜には、ｎ型不純物、例えばリン（Ｐ）がイオン注入され、９５０℃、６０秒程度の熱処理により活性化されている。
【００３４】
次に、図２（ｂ）に示すように、ゲート電極５をマスクとして、半導体基板１にｎ型の不純物、例えばＡｓをイオン注入し、追加のソースドレイン拡張領域である第１のエクステンション領域８を形成する。なお、Ａｓは、例えば注入エネルギー０．５ｋｅＶ、ドーズ量１ｘ１０１３ｃｍ−２で注入する。
【００３５】
この第１のエクステンション領域８の半導体基板１の表面からの深さは、後に形成する第２のエクステンション領域９よりも浅く形成される。前記の条件でのイオン注入によりドーズピークはゲート電極５の両側の下部に半導体基板１の表面から深さが１．５ｎｍ程度にある。
【００３６】
次に、図示はしないが、半導体基板１上の全面に化学気相成長（ＣＶＤ：Chemical Vapor Deposition）法等により１０ｎｍ程度のシリコン酸化膜を堆積する。
【００３７】
次に、図２（ｃ）に示すように、シリコン酸化膜を反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）等で異方性エッチングして、ゲート電極５の側面上にオフセットスペーサ６を形成する。この時、半導体基板１もエッチングされてしまうため、深さΔｄの基板掘れが生じる。この異方性エッチングによる半導体基板１の基板掘れは、半導体基板１の上の堆積物又は表面酸化膜を限りなくなくそうとするためにエッチングに伴って必然的に生じる。
【００３８】
次に、図２（ｄ）に示すように、ゲート電極５及びオフセットスペーサ６をマスクとして、半導体基板１にｎ型不純物、例えばＡｓをイオン注入し、ソースドレイン拡張領域である第２のエクステンション領域９を形成する。なお、Ａｓは、例えば注入エネルギー３ｋｅＶ、ドーズ量１ｘ１０１４ｃｍ−２で注入する。ここで、第２のエクステンション領域９を形成するためのイオン注入は、第１のエクステンション領域を形成するためのイオン注入に比べて、注入エネルギーが高く、且つ、ドーズ量の多い条件で行うことが好ましい。
【００３９】
この第２のエクステンション領域９の半導体基板１の表面からの深さは、第１のエクステンション領域８よりも深く形成される。前記の条件での注入により第２のエクステンション領域９のドーズピークはゲート電極５の両側の下部に半導体基板１の表面から深さが５ｎｍ程度にある。
【００４０】
次に、図３（ａ）に示すように、ゲート電極５とオフセットスペーサ６をマスクとして、半導体基板１にｐ型不純物、例えばＢを半導体基板１の法線に対して２５°程度の斜め方向になるように、イオン注入し、パンチスルーストッパとなるｐ型ポケット領域１０を形成する。なお、Ｂは、例えば注入エネルギー１０〜２０ｋｅＶ、ドーズ量１ｘ１０１３ｃｍ−２で注入する。
【００４１】
次に、図示は省略するが、半導体基板１上の全面にＣＶＤ法等で７０ｎｍ程度の窒化シリコン膜を堆積させた後に、ＲＩＥ法等で異方性エッチングを行って、図３（ｂ）に示すように、ゲート電極５の側面上にオフセットスペーサ６を介してサイドウォール７を形成する。
【００４２】
次に、図３（ｃ）に示すように、ゲート電極５、オフセットスペーサ６及びサイドウォール７をマスクとして、半導体基板１にｎ型不純物、例えばＡｓをイオン注入する。これにより、ソースドレイン拡散領域１１を形成する。なお、Ａｓは、例えば注入エネルギー４０ｋｅＶ、ドーズ量２ｘ１０１５ｃｍ−２で注入する。
【００４３】
その後、窒素雰囲気中で１０００℃、１０秒程度の熱処理を行って、導入された不純物を活性化させることによって、第１及び第２のエクステンション領域及びオフセットスペーサを有するＭＩＳＦＥＴを備えた半導体装置を完成する。
【００４４】
図４は、第１の実施形態の半導体装置における基板の掘れ量と電位特性とを比較したグラフを示している。従来例で示した図８（ｂ）と同様に、基板掘れΔｄが０ｎｍ、１ｎｍ及び２ｎｍの半導体装置に同一のゲート電圧Ｖｇを印加したときの閾値電圧Ｖｔｈとドレイン電流Ｉｄｓの電気特性を比較している。図８（ｂ）の従来例と同様に、基板掘れが生じるとドレイン電流Ｉｄｓが低下し、閾値電圧Ｖｔｈが上昇しているが従来例では１０μＡを超えていたドレイン電流Ｉｄｓの低下は、第１の実施形態の半導体装置によると５μＡ以下に抑制されていることが分かる。
【００４５】
第１の実施形態の半導体装置及びその製造方法によると、ゲート電極５をマスクにイオン注入を行って第１のエクステンション領域８を形成している。この第１のエクステンション領域８を形成したことにより、オフセットスペーサ６を形成する際に必然的に生じる基板掘れによって第１のエクステンション領域８と第２のエクステンション領域９とからなるソースドレイン拡張領域がゲート電極５から遠ざかることがない。従って、基板掘れにより実効的なチャネル長が相対的に長くなることを防ぐことができる。また、ソースドレイン拡張領域とゲート電極とのオーバーラップ量の減少を抑えることができるため、寄生抵抗が増大することを防ぐことができる。これらのことにより、エクステンション領域を形成する前の工程において必然的に生じる基板掘れによるトランジスタの駆動能力が低下することを防ぐことができ、信頼性の高い半導体装置を実現することができる。
【００４６】
なお、第１の実施形態におけるエクステンション領域の形成は、ゲート電極等をマスクとすることに代えて注入マスク用レジストを形成しても良い。この場合、注入マスク用レジストを酸素プラズマ等で灰化処理して除去する。レジストの灰化処理においても半導体基板の上の堆積物や表面酸化膜を限りなくなくすために基板掘れΔｄが必然的に生じるが、本発明の第１のエクステンション領域を形成することによって、基板掘れに起因する駆動能力の低下を防ぎ、信頼性の高い半導体装置を実現することができる。
【００４７】
（第２の実施形態）
以下、本発明の第２の実施形態について説明する。
【００４８】
第２の実施形態に係るエクステンション領域及びオフセットスペーサを有するＭＩＳＦＥＴを備えた半導体装置の断面構成は、図１と同一である。
【００４９】
図５（ａ）〜図５（ｄ）、図６（ａ）〜図６（ｃ）、を参照しながら、第２の実施形態に係る半導体装置の製造方法について説明する。
【００５０】
まず、第１の実施形態と同様に図５（ａ）に示すように、ｐ型（第１導電型）の単結晶シリコンよりなる半導体基板１に、シリコン酸化膜からなる素子分離領域２を形成した後、ｐ型不純物、例えばボロン（Ｂ）を半導体基板１にイオン注入してｐ型ウェル３を形成する。さらに、半導体基板１の上に熱酸化法により２ｎｍ程度のシリコン酸化膜からなるゲート絶縁膜４を形成し、ゲート絶縁膜４の上に１５０ｎｍ程度の多結晶シリコン膜からなるゲート電極５を形成する。なお、多結晶シリコン膜には、ｎ型不純物、例えばＰがイオン注入され、９５０℃、６０秒程度の熱処理により活性化されている。
【００５１】
次に、図５（ｂ）に示すように、半導体基板１上の全面にＣＶＤ法等でｎ型不純物（第２導電型）、例えばＡｓを含む１０ｎｍ程度のシリコン酸化膜６ａを堆積する。シリコン酸化膜６ａのＡｓ濃度は例えば１ｘ１０２０ｃｍ−２になるようにする。
【００５２】
その後、半導体基板１を熱処理することにより、Ａｓを含むシリコン酸化膜６ａから半導体基板１へＡｓが固層拡散するため半導体基板１においてシリコン酸化膜６ａが接していた領域、すなわち半導体基板１におけるゲート電極５の両側に第１のエクステンション領域８が形成される。
【００５３】
この第１のエクステンション領域８の半導体基板１の表面からの深さは、後に形成する第２のエクステンション領域９よりも浅く形成される。前記の条件でＡｓの濃度が１ｘ１０１８ｃｍ−３となる領域はゲート電極５の両側の下部の半導体基板１の表面からの深さが２ｎｍ程度にある。
【００５４】
次に、図５（ｃ）に示すようにシリコン酸化膜６ａをＲＩＥ法等で異方性エッチングして、ゲート電極５の側面上にオフセットスペーサ６を形成する。この時、半導体基板１の上の堆積物及び表面酸化膜を限りなくなくそうとするため半導体基板１もエッチングされてしまうため、深さΔｄの基板掘れが生じる。
【００５５】
以下の工程は第１の実施形態と同様である。
【００５６】
図５（ｄ）に示すように、ゲート電極５及びオフセットスペーサ６をマスクとして、半導体基板１にｎ型不純物、例えばＡｓをイオン注入し、ソースドレイン拡張領域である第２のエクステンション領域９を形成する。なお、Ａｓは、例えば注入エネルギー３ｋｅＶ、ドーズ量１ｘ１０１４ｃｍ−２で注入する。
【００５７】
この第２のエクステンション領域９の半導体基板１の表面からの深さは、第１のエクステンション領域８よりも深く形成される。前記の条件での注入により第２のエクステンション領域９のドーズピークはゲート電極５の両側の下部に半導体基板１の表面から深さが５ｎｍ程度にある。
【００５８】
次に、図６（ａ）に示すように、ゲート電極５とオフセットスペーサ６をマスクとして、半導体基板１にｐ型不純物、例えばＢを半導体基板１の法線に対して２５°程度の斜め方向になるように、イオン注入し、パンチスルーストッパとなるｐ型ポケット領域１０を形成する。なお、Ｂは、例えば注入エネルギー１０〜２０ｋｅＶ、ドーズ量１ｘ１０１３ｃｍ−２で注入する。
【００５９】
次に、図示は省略するが、半導体基板１上の全面にＣＶＤ法等で７０ｎｍ程度の窒化シリコン膜を堆積させた後に、ＲＩＥ法等で異方性エッチングを行って、図６（ｂ）に示すように、ゲート電極５の側面上にオフセットスペーサ６を介してサイドウォール７を形成する。
【００６０】
次に、図６（ｃ）に示すように、ゲート電極５、オフセットスペーサ６及びサイドウォール７をマスクとして、半導体基板１にｎ型不純物、例えばＡｓをイオン注入する。これにより、ソースドレイン拡散領域１１を形成する。なお、Ａｓは、例えば注入エネルギー４０ｋｅＶ、ドーズ量２ｘ１０１５ｃｍ−２で注入する。
【００６１】
その後、窒素雰囲気中で１０００℃、１０秒程度の熱処理を行って、導入された不純物を活性化させることによって、第１及び第２のエクステンション領域及びオフセットスペーサを有するＭＩＳＦＥＴを備えた半導体装置を完成する。
【００６２】
第２の実施形態の半導体装置及びその形成方法によると、ゲート電極５の形成後にｎ型不純物をドーピングしたシリコン酸化膜６ａを堆積し、半導体基板１へのｎ型不純物の固層拡散により第１のエクステンション領域８を形成している。この第１のエクステンション領域８を形成したことにより、オフセットスペーサ６を形成する際に必然的に生じる基板掘れによって第１のエクステンション領域８と第２のエクステンション領域９とからなるソースドレイン拡張領域がゲート電極５から遠ざかることがない。従って、基板掘れにより実効的なチャネル長が相対的に長くなることを防ぐことができる。また、ソースドレイン拡張領域とゲート電極とのオーバーラップ量の減少を抑えることができるため、寄生抵抗が増大することを防ぐことができる。これらのことにより、エクステンション領域を形成する前の工程において必然的に生じる基板掘れによるトランジスタの駆動能力が低下することを防ぐことができ、信頼性の高い半導体装置を実現することができる。
【００６３】
なお、第２の実施形態においても注入マスク用レジストを形成してエクステンション領域を形成しても良い。この場合、注入マスク用レジストを酸素プラズマ等で灰化処理して除去する。レジストの灰化処理においても半導体基板の上の堆積物や表面酸化膜を限りなくなくすために基板掘れΔｄが必然的に生じるが、本発明の第１のエクステンション領域を形成することによって、基板掘れに起因する駆動能力の低下を防ぎ、信頼性の高い半導体装置を実現することができる。
【産業上の利用可能性】
【００６４】
本発明は、イオン注入によるエクステンション領域を形成する前の工程において必然的に生じる基板掘れによるトランジスタの駆動能力が低下することを防ぐことができ、エクステンション領域及びオフセットスペーサを有するＭＩＳＦＥＴを備えた半導体装置及びその製造方法等に有用である。
【図面の簡単な説明】
【００６５】
【図１】本発明の第１及び第２の実施形態に係る半導体装置の構成を示す断面図である。
【図２】（ａ）〜（ｄ）は、本発明の第１の実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図３】（ａ）〜（ｃ）は、本発明の第１の実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図４】本発明の第１の実施形態に係る半導体装置の基板の掘れ量と電位特性との関係を示すグラフである。
【図５】（ａ）〜（ｄ）は、本発明の第２の実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図６】（ａ）〜（ｃ）は、本発明の第２の実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図７】（ａ）は従来の半導体装置の構成を示す断面図であり、（ｂ）は従来の半導体装置の製造方法を示す工程断面図である。
【図８】（ａ）従来の半導体装置の構成を示す断面図であり、（ｂ）は従来の半導体装置の基板の掘れ量と電位特性との関係を示すグラフである。
【符号の説明】
【００６６】
１    半導体基板
２    素子分離領域
３    ｐ型ウェル
４    ゲート絶縁膜
５    ゲート電極
６    オフセットスペーサ
７    サイドウォール
８    第１のエクステンション領域
９    第２のエクステンション領域
１０  ｐ型ポケット領域
１１  ソースドレイン拡散領域
【図１】
2008193013.tif 000003
【図２】
2008193013.tif 000004
【図３】
2008193013.tif 000005
【図４】
2008193013.tif 000006
【図５】
2008193013.tif 000007
【図６】
2008193013.tif 000008
【図７】
2008193013.tif 000009
【図８】
2008193013.tif 000010