(57)【要約】【課題】蓄積モードＭＯＳ容量型の半導体可変容量素子において、高周波特性を低下することなく、反転バイアス時にゲート絶縁膜直下に形成される反転層に蓄積されたキャリアを効率よく引き抜くことができる半導体可変容量素子及びその製造方法を提供する。【解決手段】半導体基板１０の第１の領域に形成されたＮウェル１６と、半導体基板１０上に形成された絶縁膜１８と、Ｎウェル１６上に絶縁膜１８を介して形成されたゲート電極２０ｎとを有する容量と、半導体基板１０の第１の領域に隣接した第２の領域に形成された第２導電型のＰウェル１４とを有し、ゲート電極２０ｎは、端部が第２の領域に延在し、Ｐウェル１４上に絶縁膜１８を介して形成されている。【選択図】図１
2008244082.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の第１の領域に形成された第１導電型の第１のウェルと、前記半導体基板上に形成された絶縁膜と、前記第１のウェル上に前記絶縁膜を介して形成されたゲート電極とを有する容量と、
前記半導体基板の前記第１の領域に隣接した第２の領域に形成された第２導電型の第２のウェルとを有し、
前記ゲート電極は、端部が前記第２の領域に延在し、前記第２のウェル上に前記絶縁膜を介して形成されている
ことを特徴とする半導体可変容量素子。
【請求項２】
請求項１記載の半導体可変容量素子において、
前記第２のウェルは、前記第１の領域を挟んで隣接する一対の前記第２の領域に形成されており、
前記ゲート電極は、両端部がそれぞれ一対の前記第２の領域に延在し、前記第２のウェル上に前記絶縁膜を介して形成されている
ことを特徴とする半導体可変容量素子
【請求項３】
請求項１又は２記載の半導体可変容量素子において、
前記第１の領域の前記半導体基板内に、前記ゲート電極下に位置する前記第１のウェルを挟むように設けられ、前記第１のウェルに電気的に接続された前記第１導電型の一対の第１の不純物拡散領域と、
前記第２の領域の前記半導体基板内に設けられ、前記第２のウェルに電気的に接続された前記第２導電型の第２の不純物拡散領域とを更に有する
ことを特徴とする半導体可変容量素子。
【請求項４】
半導体基板の第１の領域に形成された第１導電型の第１のウェルと、前記半導体基板上に形成された絶縁膜と、前記第１のウェル上に前記絶縁膜を介して形成されたゲート電極とを有する容量と、
前記第１の領域の前記半導体基板内に、前記ゲート電極を挟むように設けられ、前記第１のウェルに電気的に接続された前記第１導電型の一対の第１の不純物拡散領域と、
前記半導体基板の前記第１の領域に隣接する第２の領域の前記半導体基板内に設けられた第２導電型の第２の不純物拡散領域と
を有することを特徴とする半導体可変容量素子。
【請求項５】
請求項４記載の半導体可変容量素子において、
前記第２の領域には、前記第２導電型の第２のウェルが形成され、
前記第２の不純物拡散領域は、前記第２のウェルに電気的に接続され、
前記ゲート電極は、前記第２のウェル上にも延在する
ことを特徴とする半導体可変容量素子。
【請求項６】
請求項４記載の半導体可変容量素子において、
前記第１のウェルは、前記第２の領域にも形成されている
ことを特徴とする半導体可変容量素子。
【請求項７】
請求項４乃至６のいずれか１項に記載の半導体可変容量素子において、
活性領域を画定する素子分離膜を更に有し、
前記第１の不純物拡散領域と前記第２の不純物拡散領域とは、一の活性領域内に互いに離間して形成されている
ことを特徴とする半導体可変容量素子。
【請求項８】
請求項７記載の半導体可変容量素子において、
前記第１の不純物拡散領域上に形成された第１金属シリサイド膜及び前記第２の不純物拡散領域上に形成された第２金属シリサイド膜を更に有し、
前記第１金属シリサイド膜と前記第２金属シリサイド膜とは、互いに離間して形成されている
ことを特徴とする半導体可変容量素子。
【請求項９】
半導体基板内に活性領域を画定する素子分離膜を形成する工程と、
前記活性領域内に、第１導電型の第１のウェルを形成する工程と、
前記半導体基板の前記活性領域上に、第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に、少なくとも一方の端部が前記活性領域上に位置するようにゲート電極を形成する工程と、
前記ゲート電極の両側の前記活性領域内に、前記第１導電型の一対の第１の不純物拡散領域を形成する工程と、
前記活性領域内に、第２導電型の第２の不純物拡散領域を形成する工程と、
前記第１の不純物拡散領域と前記第２の不純物拡散領域との間の領域の前記半導体基板上に、第２の絶縁膜を形成する工程と、
前記第２の絶縁膜をマスクとして、前記第１の不純物拡散領域上及び前記第２の不純物拡散領域上に、金属シリサイド膜を選択的に形成する工程と
を有することを特徴とする半導体可変容量素子の製造方法。
【請求項１０】
請求項９記載の半導体可変容量素子の製造方法において、
前記素子分離膜を形成する工程の後に、前記活性領域内に、前記第１のウェルに隣接し、前記第２の不純物拡散領域に電気的に接続される前記第２導電型の第２のウェルを形成する工程を更に有し、
前記ゲート電極を形成する工程では、前記ゲート電極の前記一方の端部が、前記第２のウェル上に位置するように、前記ゲート電極を形成する
ことを特徴とする半導体可変容量素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体可変容量素子及びその製造方法に係り、特に、反転バイアス時にゲート絶縁膜直下に形成される反転層に蓄積されたキャリアを引き抜くキャリア除去用端子を有する半導体可変容量素子及びその製造方法に関する。
【背景技術】
【０００２】
半導体可変容量素子は、例えば電圧制御発振器（ＶＣＯ：Voltage Controlled Oscillator）の発振周波数制御用素子として、半導体集積回路に組み込まれている。半導体可変容量素子としては、接合容量、反転モードＭＯＳ容量、蓄積モードＭＯＳ容量などがあるが、近年の通信速度の向上に伴い、高周波特性に優れた蓄積モードＭＯＳ容量を用いた半導体可変容量素子が用いられるようになってきている。
【０００３】
図２３は、従来の蓄積モードＭＯＳ容量型の半導体可変容量素子の構造を示す概略断面図である（例えば特許文献１及び非特許文献１を参照）。
【０００４】
半導体基板１００には、活性領域を画定する素子分離膜１０２が形成されている。活性領域内の半導体基板１００内には、Ｎウェル１０４が形成されている。活性領域上には、ゲート絶縁膜１０６を介してゲート電極１０８が形成されている。ゲート電極１０８の両側の活性領域表面側には、Ｎ型のソース領域１１０及びドレイン領域１１２が形成されている。
【０００５】
図２３に示す半導体可変容量素子は、通常のＮＭＯＳトランジスタと類似の構造を有しているが、Ｐウェル中ではなくＮウェル１０４中に形成されている点が特徴である。また、ソース領域１１０とドレイン領域１１２とは電気的に接続されており、ゲート電極１０８とソース／ドレイン領域１１０，１１２との２端子素子として動作する。
【０００６】
ゲート電極１０８に正電圧を印加すると、半導体基板１００表面に電子蓄積層が形成され、ゲート電極１０８とソース／ドレイン領域１１０，１１２との間の容量が大きくなる。通常のＮＭＯＳトランジスタ構造（反転モードＭＯＳ容量）では、半導体基板表面に電子の反転層が形成されるため、容量値は蓄積モードと同等になるが、チャネル抵抗が高く、高周波特性が蓄積モードに比べて劣る。ゲート電極１０８に負電圧を印加すると、半導体基板１００表面は空乏層が広がり、ゲート電極１０８とソース／ドレイン領域１１０，１１２との間の容量は小さくなる。
【０００７】
図２４は、３．３Ｖ用トランジスタのプロセス条件で作成した蓄積モードＭＯＳ容量型の半導体可変容量素子のＣ−Ｖ特性である。図２４（ａ）は印加電圧の全掃引範囲の特性を示したものであり、図２４（ｂ）は負電圧側の特性を拡大したものである。また、各図において、■印は負側から正側に電圧を掃引した場合であり、▲印は正側から負側に電圧を掃引した場合である。
【０００８】
図２４（ｂ）に示すように、ゲート電圧が−１Ｖ以下の領域において、ゲート電圧の掃引の仕方によって容量値に差が生じる。すなわち、ゲート電圧を負から正に掃引する場合は容量値が大きめに、正から負に掃引する場合は容量値が小さめになる傾向にある。これは、半導体基板表面に正孔の反転層が形成されることに起因するものである。
【０００９】
図２５は、ゲート電極に負の電圧を印加し、半導体基板表面に正孔の反転層が形成されたときのバンド図である。この正孔に対しては接続端子が存在しないため、ゲート電圧を変えても瞬時には正孔濃度は変化しない。自然に起きる電子・正孔生成や再結合により、数秒或いは数分かけてゆっくりと変化する。正孔濃度が低いときはＮウェルの空乏層が広がり容量は低くなり、正孔濃度が高いときはＮウェルの空乏層が縮まって容量は高くなるため、容量値も正孔濃度に対応してゆっくりと変化する。したがって、容量値は、ゲートに印加された電圧の履歴に依存する不確定な成分をもつことになり、その大きさは、図２４（ｂ）から判るように、容量値の５〜１０％程度にもなる。ＶＣＯの発振周波数は、半導体可変容量素子の容量値で決まるため、この不確定容量成分は、回路設計上大きな問題となる。
【００１０】
この課題を解決する手段として、正孔を除去するための端子を設けることが提案されている（例えば、特許文献２を参照）。
【００１１】
図２６は、正孔除去用端子を設けた半導体可変容量素子の構造を示す概略断面図である。
【００１２】
Ｐ型の半導体基板１００には、Ｎウェル１０４が形成されている。Ｎウェル１０４が形成された領域の半導体基板１００上には、ゲート絶縁膜１０６を介してゲート電極１０８が形成されている。ゲート電極１０８の両側の半導体基板１００内には、Ｐ型のソース領域１１０及びドレイン領域１１２が形成されている。Ｎウェル１０４には、Ｎ型のコンタクト領域１１４が形成されている。半導体基板１００には、Ｐ型のコンタクト領域１１６が形成されている。
【００１３】
図２６に示す半導体可変容量素子は、通常のＰＭＯＳトランジスタと同じ構造を有しており、ゲート電極１０８／ゲート絶縁膜１０６／Ｎウェル１０４により構成される容量を可変容量として用い、ソース／ドレイン領域１１０，１１２を正孔除去用端子として用いているものである。
【特許文献１】特開２００４−１４００２８号公報
【特許文献２】特開２００４−３１１７５２号公報
【非特許文献１】T. Soorapanth et al., "Analysis and optimization of accumulation-mode varactor for RF ICs", Symp. On VLSI-Circuits (1998), p.32
【発明の開示】
【発明が解決しようとする課題】
【００１４】
しかしながら、図２６に示す従来の半導体可変容量素子では、ゲート電極１０８に正の電圧を印加して半導体基板１００の表面に電子蓄積層が形成されるようにした場合、Ｎ型のコンタクト領域１１４が電子蓄積層から離れているため寄生抵抗が大きくなり、高周波特性が低下してしまう。
【００１５】
また、この構造では、通常のプロセスではポリシリコンよりなるゲート電極１０８にＰ型のドーパントが注入されるため、Ｐ＋ポリシリコン／ゲート絶縁膜／Ｎウェルという構造となる。このため、電子蓄積層を形成するためには、通常のＮ＋ポリシリコン／ゲート絶縁膜／Ｎウェルという構造に比べて、かなり高い電圧をゲート電極１０８に印加しなければならなかった。
【００１６】
本発明の目的は、蓄積モードＭＯＳ容量型の半導体可変容量素子において、高周波特性を低下することなく、反転バイアス時にゲート絶縁膜直下に形成される反転層に蓄積されたキャリアを効率よく引き抜くことができる半導体可変容量素子、並びにこのような半導体可変容量素子の製造方法を提供することにある。
【課題を解決するための手段】
【００１７】
本発明の一観点によれば、半導体基板の第１の領域に形成された第１導電型の第１のウェルと、前記半導体基板上に形成された絶縁膜と、前記第１のウェル上に前記絶縁膜を介して形成されたゲート電極とを有する容量と、前記半導体基板の前記第１の領域に隣接した第２の領域に形成された第２導電型の第２のウェルとを有し、前記ゲート電極は、端部が前記第２の領域に延在し、前記第２のウェル上に前記絶縁膜を介して形成されている半導体可変容量素子が提供される。
【００１８】
また、本発明の他の観点によれば、半導体基板の第１の領域に形成された第１導電型の第１のウェルと、前記半導体基板上に形成された絶縁膜と、前記第１のウェル上に前記絶縁膜を介して形成されたゲート電極とを有する容量と、前記第１の領域の前記半導体基板内に、前記ゲート電極を挟むように設けられ、前記第１のウェルに電気的に接続された前記第１導電型の一対の第１の不純物拡散領域と、前記半導体基板の前記第１の領域に隣接する第２の領域の前記半導体基板内に設けられた第２導電型の第２の不純物拡散領域とを有する半導体可変容量素子が提供される。
【００１９】
また、本発明の更に他の観点によれば、半導体基板内に活性領域を画定する素子分離膜を形成する工程と、前記活性領域内に、第１導電型の第１のウェルを形成する工程と、前記半導体基板の前記活性領域上に、第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に、少なくとも一方の端部が前記活性領域上に位置するようにゲート電極を形成する工程と、前記ゲート電極の両側の前記活性領域内に、前記第１導電型の一対の第１の不純物拡散領域を形成する工程と、前記活性領域内に、第２導電型の第２の不純物拡散領域を形成する工程と、前記第１の不純物拡散領域と前記第２の不純物拡散領域との間の領域の前記半導体基板上に、第２の絶縁膜を形成する工程と、前記第２の絶縁膜をマスクとして、前記第１の不純物拡散領域上及び前記第２の不純物拡散領域上に、金属シリサイド膜を選択的に形成する工程とを有する半導体可変容量素子の製造方法が提供される。
【発明の効果】
【００２０】
本発明によれば、半導体基板の第１の領域に形成された第１導電型の第１のウェルと、半導体基板上に形成された絶縁膜と、第１のウェル上に絶縁膜を介して形成されたゲート電極とを有する蓄積モードＭＯＳ容量型の半導体可変容量素子において、第１の領域に隣接した第２の領域に第２導電型の第２のウェルを形成し、ゲート電極の端部を第２のウェル上に絶縁膜を介して配置するので、反転バイアス時に絶縁膜直下に形成される反転層に蓄積されるキャリアを、第２のウェルを介して引き抜くことができる。これにより、チャネル抵抗及び動作電圧を低くすることができ、半導体可変容量素子の高周波特性を大幅に向上することができる。
【００２１】
また、半導体基板の第１の領域に形成された第１導電型の第１のウェルと、半導体基板上に形成された絶縁膜と、第１のウェル上に絶縁膜を介して形成されたゲート電極とを有する蓄積モードＭＯＳ容量型の半導体可変容量素子において、第１の領域に隣接する第２の領域に、ゲート電極の端部に近接して設けられた第２導電型の第２の不純物拡散領域を形成するので、反転バイアス時に絶縁膜直下に形成される反転層に蓄積されるキャリアを、第２の不純物拡散領域を介して引き抜くことができる。これにより、チャネル抵抗及び動作電圧を低くすることができ、半導体可変容量素子の高周波特性を大幅に向上することができる。
【発明を実施するための最良の形態】
【００２２】
［第１実施形態］
本発明の第１実施形態による半導体可変容量素子について図１乃至図６を用いて説明する。
【００２３】
図１は本実施形態による半導体可変容量素子の構造を示す平面図、図２は本実施形態による半導体可変容量素子の構造を示す概略断面図、図３乃至図６は本実施形態による半導体可変容量素子の製造方法を示す工程断面図である。
【００２４】
はじめに、本実施形態による半導体可変容量素子の構造について図１及び図２を用いて説明する。なお、図２（ａ），（ｂ），（ｃ）は、それぞれ、図１のＡ−Ａ′線断面図、Ｂ−Ｂ′線断面図、Ｃ−Ｃ′線断面図である。
【００２５】
Ｐ型のシリコン基板１０内には、活性領域１２ａ，１２ｂを画定する素子分離膜１２が形成されている。活性領域１２ｂを含む領域のシリコン基板１０内には、Ｐウェル１４が形成されている。Ｐウェル１４は、活性領域１２ｂに隣接する活性領域１２ａの一部の領域にも延在している。活性領域１２ａの他の領域のシリコン基板１０内には、Ｎウェル１６が形成されている。Ｎウェル１６は、Ｐウェル１４の底部及び周囲を囲うように形成されている。すなわち、Ｐウェル１４は、Ｎウェル１６内に形成された二重ウェルであり、シリコン基板１０から電気的に分離されている。
【００２６】
活性領域１２ａ上には、ゲート絶縁膜１８を介して、Ｎ型ポリシリコンよりなるゲート電極２０ｎが形成されている。ゲート電極２０ｎは、Ｎウェル１６の形成領域からＰウェル１４の形成領域に渡って形成されている。ゲート電極２０ｎの側壁部分には、側壁絶縁膜２４が形成されている。ゲート電極２０ｎの両側のシリコン基板１０内には、Ｎ型のソース／ドレイン領域２８ｎが形成されている。活性領域１２ｂのシリコン基板１０内には、Ｐ型の不純物拡散領域３０ｐが形成されている。
【００２７】
ゲート電極２０ｎ上、ソース／ドレイン領域２８ｎ上及び不純物拡散領域３０ｐ上には、金属シリサイド膜３２が形成されている。
【００２８】
このように、本実施形態による半導体可変容量素子は、基本的には、Ｎ型ゲート電極２０ｎ／ゲート絶縁膜１８／Ｎウェル１６の構造よりなる蓄積モードＭＯＳ容量型の可変容量素子である。容量素子の上部電極がゲート電極２０ｎであり、下部電極がＮウェル１６であり、下部電極からの引き出し電極が不純物拡散領域２８ｎである。
【００２９】
本実施形態による半導体可変容量素子の主たる特徴は、ゲート電極２０ｎの端部下の活性領域１２ａにＰウェル１４が形成されていることにある。このＰウェル１４は、活性領域１２ｂに延在して形成されている。このようにして、Ｐウェル１４をゲート電極２０ｎの端部下の領域に設けることにより、反転バイアス時にゲート絶縁膜１８直下に形成されるＰ型反転層に蓄積された正孔（図２５を参照）を、ゲート電極２０ｎの端部領域からＰウェル１４を介して不純物拡散領域３０ｐへ引き抜くことができる。これにより、反転バイアス時の容量を安定化させることができる。
【００３０】
正孔除去端子（不純物拡散領域３０ｐ及びＰウェル１４）への印加電圧は、例えば接地電位（ＧＮＤ）或いはその回路で使用される最低電圧に固定することが考えられる。接地電位或いは最低電圧に固定しておけば、正孔を除去できる状態を常に維持することができる。
【００３１】
或いは、正孔除去端子（不純物拡散領域３０ｐ及びＰウェル１４）とＮウェル１６との電圧差を一定に固定（例えば、正孔除去端子の電圧＝Ｎウェル１６の電圧−０．７Ｖ）することも有効である。この方法では、正孔除去端子とＮウェル１６との間の容量（Ｐウェル１４とＮウェル１６との間の接合容量）を一定に保つことができ、回路設計が行いやすくなる。
【００３２】
但し、有限な一定電圧差を正孔除去電極とＮウェル１６との間に常に発生させる構成にすると、制御回路を煩雑にする虞がある。そこで、これを回避するために、通常は正孔除去端子の電圧＝Ｎウェル１６の電圧としておき、Ｐ型反転層が形成されるバイアス条件のときにのみ、正孔除去端子の電圧＜Ｎウェル１６の電圧として、正孔除去能力を確保するようにしてもよい。
【００３３】
次に、本実施形態による半導体可変容量素子の製造方法について図３乃至図６を用いて説明する。なお、図３及び図４は図１のＡ−Ａ′線に沿った工程断面図であり、図５及び図６は図１のＢ−Ｂ′線に沿った工程断面図である。
【００３４】
まず、Ｐ型のシリコン基板１０に、例えばＳＴＩ法により、活性領域１２ａ，１２ｂを画定する素子分離膜１２を形成する（図３（ａ），図５（ａ））。
【００３５】
次いで、フォトリソグラフィ及びイオン注入により、活性領域１２ｂ及び活性領域１２ａの一部を含む領域にＰウェル１４を、活性領域１２ａの他の領域を含む領域にＮウェル１６ａを、それぞれ形成する。また、Ｐウェル１４及びＮウェル１６ａの底部に、埋め込みＮウェル１６ｂを形成する。これにより、Ｐウェル１４は、Ｎウェル１６ｂ及び埋め込みＮウェル１６ａにより囲まれた二重ウェルとなる。なお、以下の説明では、Ｎウェル１６ｂ及び埋め込みＮウェル１６ａを一括して、Ｎウェル１６と呼ぶ（図３（ｂ），図５（ｂ））。
【００３６】
次いで、例えば熱酸化法によりシリコン基板１０を熱酸化し、活性領域１２ａ，１２ｂ上に、例えばシリコン酸化膜よりなるゲート絶縁膜１８を形成する。
【００３７】
次いで、例えばＣＶＤ法により、例えば多結晶シリコン膜を堆積する。
【００３８】
次いで、フォトリソグラフィ及びドライエッチングにより多結晶シリコン膜をパターニングし、活性領域１２ａ上に、多結晶シリコン膜よりなるゲート電極２０を形成する（図３（ｃ），図５（ｃ））。
【００３９】
次いで、活性領域１２ａを露出し活性領域１２ｂを覆うフォトレジスト膜（図示せず）を形成後、このフォトレジスト膜及びゲート電極２０をマスクとしてＮ型不純物をイオン注入し、ゲート電極２０の両側のシリコン基板１０内に、ＬＤＤ領域（或いはエクステンション領域）となる不純物拡散領域２２を形成する。
【００４０】
次いで、例えばＣＶＤ法によりシリコン酸化膜を堆積後、このシリコン酸化膜をエッチバックし、ゲート電極２０の側壁部分にシリコン酸化膜よりなる側壁絶縁膜２４を形成する（図４（ａ），図６（ａ））。
【００４１】
なお、ここではＮ型ＭＩＳＦＥＴの製造と同時に半導体可変容量素子を形成する場合を考慮し、ＬＤＤ領域となる不純物拡散領域２２及び側壁絶縁膜２４を形成しているが、不純物拡散領域２２及び側壁絶縁膜は必ずしも形成する必要はない。
【００４２】
次いで、活性領域１２ａを露出し活性領域１２ｂを覆うフォトレジスト膜（図示せず）を形成後、このフォトレジスト膜、ゲート電極２０及び側壁絶縁膜２４をマスクとしてＮ型不純物をイオン注入し、ゲート電極２０の両側のシリコン基板１０内に、不純物拡散領域２６を形成する。また、このイオン注入により、ゲート電極２０のポリシリコン膜にもＮ型不純物が添加され、Ｎ型のゲート電極２０ｎとなる（図４（ｂ））。
【００４３】
なお、以下の説明では、不純物拡散領域２２，２６を一括して、不純物拡散領域２８ｎと呼ぶ。不純物拡散領域２８ｎは、Ｎ型ＭＩＳＦＥＴのソース／ドレイン領域を形成するための不純物領域を適用することができる。
【００４４】
次いで、活性領域１２ｂを露出し活性領域１２ａを覆うフォトレジスト膜（図示せず）を形成後、このフォトレジスト膜をマスクとしてＰ型不純物をイオン注入し、活性領域１２ｂのシリコン基板１０内に、不純物拡散領域３０ｐを形成する（図６（ｂ））。なお、不純物拡散領域３０ｐは、Ｐ型ＭＩＳＦＥＴのソース／ドレイン領域を形成するための不純物領域を適用することができる。
【００４５】
次いで、熱処理を行い、注入した不純物を活性化する。
【００４６】
次いで、必要に応じて、サリサイドプロセスにより、ゲート電極２０ｎ上及び不純物拡散領域２８ｎ，３０ｐ上に、金属シリサイド膜３２を形成する（図４（ｃ），図６（ｃ））。
【００４７】
こうして、図１及び図２に示す本実施形態による半導体可変容量素子を製造する。
【００４８】
このように、本実施形態によれば、Ｎ型ゲート電極／ゲート絶縁膜／Ｎウェルの構造よりなる蓄積モードＭＯＳ容量型の半導体可変容量素子において、ゲート電極の端部下の活性領域にＰウェルを設けるので、反転バイアス時にゲート絶縁膜直下に形成されるＰ型反転層に蓄積される正孔を、このＰウェルを介して引き抜くことができる。これにより、Ｐ型ゲート電極／ゲート絶縁膜／Ｎウェルの構造からなる図２６の半導体可変容量素子と比較してチャネル抵抗及び動作電圧を低くすることができ、半導体可変容量素子の高周波特性を大幅に向上することができる。
【００４９】
［第２実施形態］
本発明の第２実施形態による半導体可変容量素子及びその製造方法について図７及び図８を用いて説明する。なお、図１乃至図６に示す第１実施形態による半導体可変容量素子と同様の構成要素には同一の符号を付し、説明を省略し或いは簡潔にする。
【００５０】
図７は本実施形態による半導体可変容量素子の構造を示す平面図、図８は本実施形態による半導体可変容量素子の構造を示す概略断面図である。なお、図８は、図７のＢ−Ｂ′線断面図である。図７のＡ−Ａ′線断面図は、図２（ａ）に示す第１実施形態による半導体可変容量素子の断面図と同じである。
【００５１】
図７及び図８に示すように、本実施形態による半導体可変容量素子は、Ｎ型ゲート電極２０ｎ／ゲート絶縁膜１８／Ｎウェル１６の構造よりなる蓄積モードＭＯＳ容量型の可変容量素子であり、基本的な構造は図１及び図２に示す第１実施形態による半導体可変容量素子と同様である。本実施形態による半導体可変容量素子の主たる特徴は、正孔除去端子としてのＰウェル１４が、ゲート電極２０ｎの両端部に設けられていることにある。
【００５２】
このようにして半導体可変容量素子を構成することにより、反転バイアス時にゲート絶縁膜１８直下に形成されるＰ型反転層に蓄積された正孔を、ゲート電極２０ｎの両端部からＰウェル１４を介して不純物拡散領域３０ｐへ引き抜くことができる。
【００５３】
したがって、本実施形態による半導体可変容量素子は、ゲート電極２０ｎの一端部のみから正孔を引き抜く構成としている第１実施形態による半導体可変容量素子と比較して、正孔除去端子の寄生抵抗を低減し、正孔除去効率を高めることができる。これにより、高周波応答性を更に高めることができる。
【００５４】
なお、本実施形態による半導体可変容量素子の製造方法は、平面的なレイアウトが異なるほかは、図３乃至図６に示す第１実施形態による半導体可変容量素子の製造方法と同様である。
【００５５】
このように、本実施形態によれば、Ｎ型ゲート電極／ゲート絶縁膜／Ｎウェルの構造よりなる蓄積モードＭＯＳ容量型の半導体可変容量素子において、ゲート電極の両端部下の活性領域にＰウェルをそれぞれ設けるので、反転バイアス時にゲート絶縁膜直下に形成されるＰ型反転層に蓄積される正孔を、このＰウェルを介して引き抜くことができる。これにより、Ｐ型ゲート電極／ゲート絶縁膜／Ｎウェルの構造からなる図２６の半導体可変容量素子と比較してチャネル抵抗及び動作電圧を低くすることができ、半導体可変容量素子の高周波特性を大幅に向上することができる。
【００５６】
［第３実施形態］
本発明の第３実施形態による半導体可変容量素子及びその製造方法について図９及び図１０を用いて説明する。なお、図１乃至図８に示す第１及び第２実施形態による半導体可変容量素子と同様の構成要素には同一の符号を付し、説明を省略し或いは簡潔にする。
【００５７】
図９は本実施形態による半導体可変容量素子の構造を示す平面図、図１０は本実施形態による半導体可変容量素子の構造を示す概略断面図である。なお、図１０（ａ），（ｂ），（ｃ）は、それぞれ、図９のＡ−Ａ′線断面図、Ｂ−Ｂ′線断面図、Ｃ−Ｃ′線断面図である。
【００５８】
図９及び図１０に示すように、本実施形態による半導体可変容量素子は、Ｎ型ゲート電極２０ｎ／ゲート絶縁膜１８／Ｎウェル１６の構造よりなる蓄積モードＭＯＳ容量型の可変容量素子であり、基本的な構造は図１及び図２に示す第１実施形態による半導体可変容量素子と同様である。本実施形態による半導体可変容量素子の主たる特徴は、Ｐウェル１４が、Ｎウェル１６中に形成された二重ウェルではなく、シリコン基板１０内に直に形成されていることにある。
【００５９】
第１実施形態では、正孔除去端子（不純物拡散領域３０ｐ及びＰウェル１４）への印加電圧の自由度を確保するべく、Ｐウェル１４をＮウェル１６中に形成した二重ウェルとした。これにより、Ｐウェル１４に、シリコン基板１０に印加する電圧とは異なる電圧を印加できる構成とした。
【００６０】
しかしながら、一般的に、シリコン基板１０は接地電位（ＧＮＤ）とされるため、Ｐウェル１４をシリコン基板１０内に直に形成することにより、Ｐウェル１４の電位も接地電位となる。したがって、正孔除去端子（不純物拡散領域３０ｐ及びＰウェル１４）には、正孔除去に適した電圧が常に与えられることになる。正孔除去端子への印加電圧を接地電位に固定する場合には、本実施形態による半導体可変容量素子のように、Ｐウェル１４をシリコン基板１０内に直に形成することができる。
【００６１】
Ｐウェル１４をシリコン基板１０内に直に形成する場合、埋め込みＮウェル１６ｂを形成する必要はない。したがって、本実施形態による半導体可変容量素子では、製造プロセスを簡略化することができる。また、素子面積を縮小することも可能である。
【００６２】
なお、本実施形態による半導体可変容量素子の製造方法は、図３（ｂ）及び図５（ｂ）に示す工程において埋め込みＮウェル１６ｂを形成しないほかは、図３乃至図６に示す第１実施形態による半導体可変容量素子の製造方法と同様である。
【００６３】
このように、本実施形態によれば、Ｎ型ゲート電極／ゲート絶縁膜／Ｎウェルの構造よりなる蓄積モードＭＯＳ容量型の半導体可変容量素子において、ゲート電極の端部下の活性領域にＰウェルを設けるので、反転バイアス時にゲート絶縁膜直下に形成されるＰ型反転層に蓄積される正孔を、このＰウェルを介して引き抜くことができる。これにより、Ｐ型ゲート電極／ゲート絶縁膜／Ｎウェルの構造からなる図２６の半導体可変容量素子と比較してチャネル抵抗及び動作電圧を低くすることができ、半導体可変容量素子の高周波特性を大幅に向上することができる。また、Ｐウェルをシングルウェルとすることにより、構造及び製造プロセスを簡略化できるとともに、素子面積を縮小することもできる。
【００６４】
［第４実施形態］
本発明の第４実施形態による半導体可変容量素子及びその製造方法について図１１乃至図１３を用いて説明する。なお、図１乃至図１０に示す第１乃至第３実施形態による半導体可変容量素子と同様の構成要素には同一の符号を付し、説明を省略し或いは簡潔にする。
【００６５】
図１１は本実施形態による半導体可変容量素子の構造を示す平面図、図１２は本実施形態による半導体可変容量素子の構造を示す概略断面図、図１３は本実施形態による半導体可変容量素子の製造方法を示す工程断面図である。
【００６６】
はじめに、本実施形態による半導体可変容量素子の構造について図１１及び図１２を用いて説明する。なお、図１２（ａ），（ｂ）は、それぞれ、図１１のＢ−Ｂ′線断面図、Ｃ−Ｃ′線断面図である。図１１のＡ−Ａ′線断面図は、図２（ａ）に示す第１実施形態による半導体可変容量素子の断面図と同じである。
【００６７】
Ｐ型のシリコン基板１０内には、活性領域１２ｃを画定する素子分離膜１２が形成されている。活性領域１２ｃの一部の領域にはＰウェル１４が形成されており、他の領域にはＮウェル１６が形成されている。Ｎウェル１６は、Ｐウェル１４の底部及び周囲を囲うように形成されている。すなわち、Ｐウェル１４は、Ｎウェル１６内に形成された二重ウェルであり、シリコン基板１０から電気的に分離されている。
【００６８】
活性領域１２ｃ上には、ゲート絶縁膜１８を介して、ポリシリコンよりなるゲート電極２０が形成されている。ゲート電極２０は、Ｎウェル１６の形成領域からＰウェル１４の形成領域に渡って連続して形成されており、Ｐウェル１４側の端部はＰウェル１４上の活性領域１２ｃ内に位置している。ゲート電極２０の側壁部分には、側壁絶縁膜２４が形成されている。Ｐウェル１４とＮウェル１６との界面近傍のＰウェル１４形成領域のゲート電極２０上には、ゲート電極２０と交差する方向に延在する矩形状パターンの絶縁膜３４が形成されている。絶縁膜３４が形成された領域よりもＮウェル１６側のゲート電極２０は導電型がＮ型（ゲート電極２０ｎ）になっており、絶縁膜３４が形成された領域よりもＰウェル１４側のゲート電極２０は導電型がＰ型（ゲート電極２０ｐ）になっている。
【００６９】
絶縁膜３４が形成された領域よりもＮウェル１６側の、ゲート電極２０ｎの両側のシリコン基板１０内には、Ｎ型の不純物拡散領域２８ｎが形成されている。絶縁膜３４が形成された領域よりもＰウェル１４側のシリコン基板１０内には、Ｐ型の不純物拡散領域３０ｐが形成されている。不純物拡散領域２８ｎと不純物拡散領域３０ｐとは、絶縁膜３４の形成領域で分離されている。
【００７０】
ゲート電極２０ｎ，２０ｐ上及び不純物拡散領域２８ｎ，３０ｐ上には、金属シリサイド膜３２が形成されている。
【００７１】
このように、本実施形態による半導体可変容量素子は、基本的には、Ｎ型ゲート電極２０ｎ／ゲート絶縁膜１８／Ｎウェル１６の構造よりなる蓄積モードＭＯＳ容量型の可変容量素子である。容量素子の上部電極がゲート電極２０ｎであり、下部電極がＮウェル１６であり、下部電極からの引き出し電極が不純物拡散領域２８ｎである。
【００７２】
本実施形態による半導体可変容量素子の主たる特徴は、一の活性領域１２ｃ内に、正孔除去端子を含む半導体可変容量素子が形成されていることにある。すなわち、第１乃至第３実施形態の半導体可変容量素子では、Ｎウェル１６が形成された活性領域１２ａと不純物拡散領域３０ｐが形成された活性領域１２ｂとが素子分離膜１２によって分離されていたが、本実施形態の半導体可変容量素子では、不純物拡散領域３０ｐとＮウェル１６とが一の活性領域１２ｃ内に形成されている。
【００７３】
このようにして半導体可変容量素子を構成することにより、ゲート電極２０ｎ直下のＰ型反転層に蓄積された正孔を不純物拡散領域３０ｐへ引き抜く際の電気的経路が、素子分離膜１２下のＰウェル１４の深部を通る長い経路ではなく、Ｐウェル１４の表面側を通る短い経路となる。これにより、正孔除去端子の電気抵抗を下げることができ、正孔除去効率を向上することができる。
【００７４】
次に、本実施形態による半導体可変容量素子の製造方法について図１３を用いて説明する。なお、図１３は、図１１のＣ−Ｃ′線に沿った工程断面図である。
【００７５】
まず、図３（ａ）乃至図４（ｂ）並びに図５（ａ）乃至図６（ｂ）に示す第１実施形態による半導体可変容量素子の製造方法と同様の手順により、Ｐ型のシリコン基板１０に、活性領域１２ｃを画定する素子分離膜１２、ゲート絶縁膜１８、ゲート電極２０ｎ，２０ｐ、側壁絶縁膜２４、不純物拡散領域２８ｎ，３０ｐ等を形成する（図１３（ａ））。
【００７６】
なお、本実施形態では、Ｐウェル１４とＮウェル１６とを一の活性領域１２ｃ内に形成し、不純物拡散領域２８ｎと不純物拡散領域３０ｐとをＰウェル１４とＮウェル１６との界面近傍のＰウェル１４領域内で分離するように形成する（図１１及び図１３（ａ）参照）。
【００７７】
次いで、例えばＣＶＤ法により、例えばシリコン酸化膜を堆積する。
【００７８】
次いで、フォトリソグラフィ及びドライエッチングにより、このシリコン酸化膜をパターニングし、不純物拡散領域２８ｎと不純物拡散領域３０ｐとの境界部分を覆いゲート電極２０と交差する方向に延在する矩形状のパターンを有する絶縁膜３４を形成する（図１３（ｂ））。
【００７９】
なお、不純物拡散領域２８ｎ，３０ｐの形成前に絶縁膜３４を形成しておき、絶縁膜３４に自己整合で不純物拡散領域２８ｎ，３０ｐを形成するようにしてもよい。
【００８０】
次いで、サリサイドプロセスにより、ゲート電極２０ｎ，２０ｐ上及び不純物拡散領域２８ｎ，３０ｐ上に、金属シリサイド膜３２を形成する（図１３（ｃ））。
【００８１】
この際、絶縁膜３４はシリサイドブロックとして機能し、絶縁膜３４により覆われている部分のゲート電極２０上及びシリコン基板１０上には金属シリサイド膜３２は形成されない。これにより、不純物拡散領域２８ｎと不純物拡散領域３０ｐとが金属シリサイド膜３２によって接続されるのを防止することができる。
【００８２】
こうして、図１１及び図１２に示す本実施形態による半導体可変容量素子を製造する。
【００８３】
このように、本実施形態によれば、Ｎ型ゲート電極／ゲート絶縁膜／Ｎウェルの構造よりなる蓄積モードＭＯＳ容量型の半導体可変容量素子において、ゲート電極の端部下の活性領域にＰウェルを設けるので、反転バイアス時にゲート絶縁膜直下に形成されるＰ型反転層に蓄積される正孔を、このＰウェルを介して引き抜くことができる。これにより、Ｐ型ゲート電極／ゲート絶縁膜／Ｎウェルの構造からなる図２６の半導体可変容量素子と比較してチャネル抵抗及び動作電圧を低くすることができ、半導体可変容量素子の高周波特性を大幅に向上することができる。また、正孔除去端子を含む半導体可変容量素子の全体を一の活性領域内に形成するので、正孔除去端子の電気抵抗を下げることができ、正孔除去効率を更に向上することができる。
【００８４】
［第５実施形態］
本発明の第５実施形態による半導体可変容量素子及びその製造方法について図１４及び図１５を用いて説明する。なお、図１乃至図１３に示す第１乃至第４実施形態による半導体可変容量素子と同様の構成要素には同一の符号を付し、説明を省略し或いは簡潔にする。
【００８５】
図１４は本実施形態による半導体可変容量素子の構造を示す平面図、図１５は本実施形態による半導体可変容量素子の構造を示す概略断面図である。
【００８６】
はじめに、本実施形態による半導体可変容量素子の構造について図１４及び図１５を用いて説明する。なお、図１５（ａ），（ｂ）は、それぞれ、図１４のＢ−Ｂ′線断面図、Ｃ−Ｃ′線断面図である。図１４のＡ−Ａ′線断面図は、図１０（ａ）に示す第３実施形態による半導体可変容量素子の断面図と同じである。
【００８７】
Ｐ型のシリコン基板１０内には、活性領域１２ｃを画定する素子分離膜１２が形成されている。活性領域１２ｃのシリコン基板１０内には、Ｎウェル１６が形成されている。
【００８８】
活性領域１２ｃ上には、ゲート絶縁膜１８を介して、Ｎ型のポリシリコンよりなるゲート電極２０ｎが形成されている。ゲート電極２０ｎの一方の端部は、活性領域１２ｃ上に位置している。ゲート電極２０ｎの側壁部分には、側壁絶縁膜２４が形成されている。
【００８９】
ゲート電極２０ｎの両側のシリコン基板１０内には、Ｎ型の不純物拡散領域２８ｎが形成されている。活性領域１２ｃ上に位置しているゲート電極２０ｎの端部周辺のシリコン基板１０内には、ゲート電極２０ｎの当該端部を囲むようにＰ型の不純物拡散領域３０ｐが形成されている。不純物拡散領域２８ｎと不純物拡散領域３０ｐとは互いに離間して活性領域１２ｃ内に形成されている。不純物拡散領域２８ｎと不純物拡散領域３０ｐとの間の領域のシリコン基板１０上には、この領域を覆うように絶縁膜３４が形成されている。
【００９０】
ゲート電極２０ｎ上及び不純物拡散領域２８ｎ，３０ｐ上には、金属シリサイド膜３２が形成されている。
【００９１】
このように、本実施形態による半導体可変容量素子は、一の活性領域１２ｃ内に、正孔除去端子を含む半導体可変容量素子の全体が形成されている点は、第４実施形態による半導体可変容量素子と同様である。本実施形態による半導体可変容量素子の主たる特徴は、素子の全体がＮウェル１６中に形成されており、不純物拡散領域３０ｐがゲート電極２０ｎに近接して設けられていることにある。
【００９２】
このようにして半導体可変容量素子を構成することにより、ゲート電極２０ｎ下のシリコン基板１０の領域に接続して、不純物拡散領域３０ｐを設けることができる。これにより、反転バイアス時にゲート絶縁膜１８直下に形成されるＰ型反転層に蓄積された正孔を、不純物拡散領域３０ｐによって直に引き出すことができる。したがって、正孔除去端子の抵抗を大幅に下げることができ、正孔除去効率を向上することができる。
【００９３】
なお、本実施形態による可変容量素子の製造方法は、Ｐウェル１４、Ｎウェル１６、ソース／ドレイン領域２８ｎの形成及びゲート電極２０ｎへのドーピングの際に用いるフォトレジスト膜、不純物拡散領域３０ｐへのドーピングの際に用いるフォトレジスト膜及び絶縁膜３４の平面的なレイアウトが異なるほかは、第４実施形態による半導体可変容量素子の製造方法と同様である。
【００９４】
このように、本実施形態によれば、Ｎ型ゲート電極／ゲート絶縁膜／Ｎウェルの構造よりなる蓄積モードＭＯＳ容量型の半導体可変容量素子において、ゲート電極の端部を囲むようにＰ型の不純物領域を設けるので、反転バイアス時にゲート絶縁膜直下に形成されるＰ型反転層に蓄積される正孔を、このＰ型の不純物拡散領域を介して引き抜くことができる。これにより、Ｐ型ゲート電極／ゲート絶縁膜／Ｎウェルの構造からなる図２６の半導体可変容量素子と比較してチャネル抵抗及び動作電圧を低くすることができ、半導体可変容量素子の高周波特性を大幅に向上することができる。また、正孔除去端子を含む半導体可変容量素子の全体を一の活性領域内に形成し、正孔除去端子としての不純物拡散領域をゲート電極に近接して設けるので、正孔除去端子の電気抵抗を大幅に低減することができ、正孔除去効率を更に向上することができる。
【００９５】
［第６実施形態］
本発明の第６実施形態による半導体可変容量素子及びその製造方法について図１６及び図１７を用いて説明する。なお、図１乃至図１５に示す第１乃至第５実施形態による半導体可変容量素子と同様の構成要素には同一の符号を付し、説明を省略し或いは簡潔にする。
【００９６】
図１６は本実施形態による半導体可変容量素子の構造を示す平面図、図１７は本実施形態による半導体可変容量素子の構造を示す概略断面図である。なお、図１７は、図１６のＡ−Ａ′線断面図である。
【００９７】
本実施形態による半導体可変容量素子は、ゲート電極が金属材料、いわゆるメタルゲート電極２０ｍにより構成されているほかは、第１実施形態による半導体可変容量素子と同様である。すなわち、本実施形態による半導体可変容量素子は、基本的には、メタルゲート電極２０ｍ／ゲート絶縁膜１８／Ｎウェル１６の構造よりなる蓄積モードＭＯＳ容量型の可変容量素子である。容量素子の上部電極がゲート電極２０ｍであり、下部電極がＮウェル１６であり、下部電極からの引き出し電極が不純物拡散領域２８ｎである。
【００９８】
ゲート電極２０ｍをメタル材料で構成することにより、ゲート電極２０ｍの空乏化を防止できるとともに、ゲート抵抗の低抵抗化をも図ることができる。
【００９９】
なお、本実施形態による半導体可変容量素子の製造方法は、多結晶シリコン膜の代わりに金属膜を用いるほかは、第１実施形態による半導体可変容量素子の製造方法と同様である。
【０１００】
このように、本実施形態によれば、メタルゲート電極／ゲート絶縁膜／Ｎウェルの構造よりなる蓄積モードＭＯＳ容量型の半導体可変容量素子において、ゲート電極の端部下の活性領域にＰウェルを設けるので、反転バイアス時にゲート絶縁膜直下に形成されるＰ型反転層に蓄積される正孔を、このＰウェルを介して引き抜くことができる。これにより、Ｐ型ゲート電極／ゲート絶縁膜／Ｎウェルの構造からなる図２６の半導体可変容量素子と比較してチャネル抵抗及び動作電圧を低くすることができる。また、ゲート電極をメタル材料により構成することにより、ゲート電極の空乏化を防止するとともにゲート抵抗の低抵抗化をも図ることができる。これにより、半導体可変容量素子の高周波特性を大幅に向上することができる。
【０１０１】
［第７実施形態］
本発明の第７実施形態による半導体可変容量素子及びその製造方法について図１８及び図１９を用いて説明する。なお、図１乃至図１７に示す第１乃至第６実施形態による半導体可変容量素子と同様の構成要素には同一の符号を付し、説明を省略し或いは簡潔にする。
【０１０２】
図１８は本実施形態による半導体可変容量素子の構造を示す平面図、図１９は本実施形態による半導体可変容量素子の構造を示す概略断面図である。
【０１０３】
はじめに、本実施形態による半導体可変容量素子の構造について図１８及び図１９を用いて説明する。なお、図１９（ａ），（ｂ），（ｃ）は、それぞれ、図１８のＡ−Ａ′線断面図、Ｂ−Ｂ′線断面図、Ｃ−Ｃ′線断面図である。
【０１０４】
Ｐ型のシリコン基板１０上には、活性領域１２ａ，１２ｂを画定する素子分離膜１２が形成されている。活性領域１２ｂを含む領域のシリコン基板１０内には、Ｎウェル１６が形成されている。Ｎウェル１６は、活性領域１２ｂに隣接する活性領域１２ａの一部の領域にも延在している。活性領域１２ａの他の領域のシリコン基板１０内には、Ｐウェル１４が形成されている。Ｎウェル１６は、Ｐウェル１４の底部及び周囲を囲うように形成されている。すなわち、Ｐウェル１４は、Ｎウェル１６内に形成された二重ウェルであり、シリコン基板１０から電気的に分離されている。
【０１０５】
活性領域１２ａ上には、ゲート絶縁膜１８を介して、Ｐ型ポリシリコンよりなるゲート電極２０ｐが形成されている。ゲート電極２０ｐは、Ｐウェル１４の形成領域からＮウェル１６の形成領域に渡って形成されている。ゲート電極２０ｐの側壁部分には、側壁絶縁膜２４が形成されている。ゲート電極２０ｐの両側のシリコン基板１０内には、Ｐ型の不純物拡散領域２８ｐが形成されている。活性領域１２ｂのシリコン基板１０内には、Ｎ型の不純物拡散領域３０ｎが形成されている。
【０１０６】
ゲート電極２０ｐ上及び不純物拡散領域２８ｐ，３０ｎ上には、金属シリサイド膜３２が形成されている。
【０１０７】
このように、本実施形態による半導体可変容量素子は、導電型が逆導電型であるほかは、第１実施形態による半導体可変容量素子と同様である。すなわち、本実施形態による半導体可変容量素子は、基本的には、Ｐ型ゲート電極２０ｐ／ゲート絶縁膜１８／Ｐウェル１４の構造よりなる蓄積モードＭＯＳ容量型の可変容量素子である。容量素子の上部電極がゲート電極２０ｐであり、下部電極がＰウェル１４であり、下部電極からの引き出し電極が不純物拡散領域２８ｐである。
【０１０８】
ゲート電極２０ｐ下の活性領域１２ａの一部には、Ｎウェル１６が延在して形成されており、反転バイアス時にゲート絶縁膜１８直下に形成されるＮ型反転層に蓄積された電子を、Ｎウェル１６及び不純物拡散領域３０ｎを介して引き抜くことができる。これにより、反転バイアス時の容量を安定化させることができる。
【０１０９】
なお、本実施形態による半導体可変容量素子の製造方法は、導電型が異なるほかは、第１実施形態による半導体可変容量素子の製造方法と同様である。
【０１１０】
このように、本実施形態によれば、Ｐ型ゲート電極／ゲート絶縁膜／Ｐウェルの構造よりなる蓄積モードＭＯＳ容量型の半導体可変容量素子において、ゲート電極の端部下の活性領域にＮウェルを設けるので、反転バイアス時にゲート絶縁膜直下に形成されるＮ型反転層に蓄積される電子を、このＮウェルを介して引き抜くことができる。これにより、Ｐ型ゲート電極／ゲート絶縁膜／Ｎウェルの構造からなる図２６の逆導電型の半導体可変容量素子と比較してチャネル抵抗及び動作電圧を低くすることができ、半導体可変容量素子の高周波特性を大幅に向上することができる。
【０１１１】
［第８実施形態］
本発明の第８実施形態による半導体可変容量素子及びその製造方法について図２０及び図２１を用いて説明する。なお、図１乃至図１９に示す第１乃至第７実施形態による半導体可変容量素子と同様の構成要素には同一の符号を付し、説明を省略し或いは簡潔にする。
【０１１２】
図２０は本実施形態による半導体可変容量素子の構造を示す平面図、図２１は本実施形態による半導体可変容量素子の構造を示す概略断面図である。なお、図２１は、図２０のＡ−Ａ′線断面図である。
【０１１３】
本実施形態による半導体可変容量素子は、ゲート電極の導電型がＮ型であるほかは、第７実施形態による半導体可変容量素子と同様である。すなわち、本実施形態による半導体可変容量素子は、基本的には、Ｎ型ゲート電極２０ｎ／ゲート絶縁膜１８／Ｐウェル１４の構造よりなる蓄積モードＭＯＳ容量型の可変容量素子である。容量素子の上部電極がゲート電極２０ｎであり、下部電極がＰウェル１４であり、下部電極からの引き出し電極が不純物拡散領域２８ｐである。ゲート電極をＮ型で形成した場合、ゲート電極をＰ型で形成した場合と比較して、Ｃ−Ｖ特性曲線がゲート電圧軸に沿ってマイナス方向にシフトするだけである。
【０１１４】
ゲート電極２０ｎ下の活性領域１２ａの一部にＮウェル１６を延在して形成することにより、反転バイアス時にゲート絶縁膜１８直下に形成されるＮ型反転層に蓄積された電子を、Ｎウェル１６及び不純物拡散領域３０ｎを介して引き抜くことができる。これにより、反転バイアス時の容量を安定化させることができる。
【０１１５】
なお、本実施形態による半導体可変容量素子では、ゲート電極２０ｎの導電型とソース／ドレイン領域２８ｐの導電型とが異なっている。このような作り分けを行うには、ゲート電極２０ｎを形成するためのポリシリコン膜に予めＮ型不純物（例えばリン）を導入しておけばよい。ソース／ドレイン領域２８ｐの形成時にゲート電極２０ｎ内にもＰ型不純物が導入されるが、予め高濃度にＮ形不純物を導入しておくことにより、Ｎ型のゲート電極２０ｎとして機能させることができる。
【０１１６】
このように、本実施形態によれば、Ｎ型ゲート電極／ゲート絶縁膜／Ｐウェルの構造よりなる蓄積モードＭＯＳ容量型の半導体可変容量素子において、ゲート電極の端部下の活性領域にＮウェルを設けるので、反転バイアス時にゲート絶縁膜直下に形成されるＮ型反転層に蓄積される電子を、このＮウェルを介して引き抜くことができる。これにより、Ｐ型ゲート電極／ゲート絶縁膜／Ｎウェルの構造からなる図２６の逆導電型の半導体可変容量素子と比較してチャネル抵抗を低くすることができ、半導体可変容量素子の高周波特性を大幅に向上することができる。
【０１１７】
［第９実施形態］
本発明の第９実施形態による半導体装置について図２２を用いて説明する。図２２は本実施形態による半導体装置の構造を示す回路図である。
【０１１８】
図２２は、可変容量素子を用いた電圧制御型発振器（ＶＣＯ：Voltage Controlled Oscillator）の回路図である。電源線Ｖｄｄと基準電位線Ｖｓｓとの間に、インダクタＬ及び可変容量ＣよりなるＬＣ共振回路と、ＭＩＳトランジスタＴｒよりなる差動対回路と、バイアス電流を流す電流源４０とが設けられている。すなわち、図２２に示す回路は、ＬＣ共振回路を負荷とする差動型の発振器である。ＬＣ共振回路の可変容量Ｃとして、本発明の第１乃至第８実施形態による半導体可変容量素子を適用することができる。
【０１１９】
図２２に示す回路図における端子Ｇ、端子ＳＤ及び端子Ｓは、第１実施形態による半導体可変容量素子に置き換えると、それぞれ、ゲート電極２０ｎ、不純物拡散領域２８ｎ及び不純物拡散領域３０ｐに該当する。可変容量素子Ｃのゲート端子ＧはインダクタＬに接続されており、端子ＳＤは発振周波数制御端子４２として用いられる。端子Ｓは基準電位Ｖｓｓ（ＧＮＤ）に接続されており、可変容量が反転状態にバイアスされた時に誘起される正孔を除去できるようになっている。
【０１２０】
本発明の半導体可変容量素子を用いて電圧制御型発振器を構成することにより、可変容量の容量値の安定性及び高周波特性が向上することができ、発振周波数の安定化を図ることができる。
【０１２１】
［変形実施形態］
本発明は上記実施形態に限らず種々の変形が可能である。
【０１２２】
例えば、上記第２実施形態では、第１実施形態の半導体可変容量素子のゲート電極の両端に正孔除去端子を設けたが、他の実施形態の半導体可変容量素子においてゲート電極の両端にキャリア除去端子を設けるようにしてもよい。
【０１２３】
また、上記第３実施形態では、第１実施形態の半導体可変容量素子においてシングルウェルを適用した例を示したが、他の実施形態の半導体可変容量素子においてシングルウェルを適用するようにしてもよい。
【０１２４】
また、上記第６実施形態では、第１実施形態の半導体可変容量素子においてゲート電極をメタル材料で構成した例を示したが、他の実施形態の半導体可変容量素子においてゲート電極をメタル材料で構成するようにしてもよい。
【０１２５】
また、上記第７実施形態では、第１実施形態の半導体可変容量素子とは逆導電型の半導体可変容量素子を示したが、他の実施形態の半導体可変容量素子を逆導電型で構成するようにしてもよい。
【０１２６】
また、上記第８実施形態では、第７実施形態の半導体可変容量素子においてゲート電極のみ逆導電型ポリシリコンにより構成した例を示したが、他の実施形態の半導体可変容量素子においてゲート電極のみ逆導電型ポリシリコンにより構成するようにしてもよい。
【０１２７】
また、半導体可変容量素子の構成材料は、上記実施形態に記載のものに限定されるものではなく、適宜変更が可能である。
【０１２８】
例えば、ゲート絶縁膜１８としては、上記実施形態に記載のシリコン酸化膜のほか、シリコン窒化酸化膜や、シリコン窒化膜や、ＨｆＯ２、ＨｆＳｉＯＮ、ＨｆＡｌＯＮ、ＨｆＬａＯＮ、ＨｆＺｒＯ、Ａｌ２Ｏ３、Ｔａ２Ｏ５、ＺｒＯ２、Ｙ２Ｏ３等の高誘電率材料を適用することもできる。
【０１２９】
また、第６実施形態の場合において、ゲート電極２０ｍを構成するメタル材料としては、ゲート絶縁膜１６がシリコン酸化膜やシリコン窒化膜の場合には、例えば、アルミニウムを適用することができ、ゲート絶縁膜１６が高誘電率材料の場合には、例えば、ＴｉＮ、ＴａＮ、ＴａＳｉＮ、ＨｆＳｉ、Ｒｕ、ＲｕＯ、ＴａＣ、Ｐｔ、ＰｔＳｉ、ＩｒＳｉ、Ｗ等を適用することができる。これらメタル材料の上にポリシリコン膜を積層するようにしてもよい。また、Ｎ型のゲート電極とＰ型のゲート電極とで異なるメタル材料を適用するようにしてもよい。
【０１３０】
以上詳述したように、本発明の特徴をまとめると以下の通りとなる。
【０１３１】
（付記１）  半導体基板の第１の領域に形成された第１導電型の第１のウェルと、前記半導体基板上に形成された絶縁膜と、前記第１のウェル上に前記絶縁膜を介して形成されたゲート電極とを有する容量と、
前記半導体基板の前記第１の領域に隣接した第２の領域に形成された第２導電型の第２のウェルとを有し、
前記ゲート電極は、端部が前記第２の領域に延在し、前記第２のウェル上に前記絶縁膜を介して形成されている
ことを特徴とする半導体可変容量素子。
【０１３２】
（付記２）  付記１記載の半導体可変容量素子において、
前記第２のウェルは、前記第１の領域を挟んで隣接する一対の前記第２の領域に形成されており、
前記ゲート電極は、両端部がそれぞれ一対の前記第２の領域に延在し、前記第２のウェル上に前記絶縁膜を介して形成されている
ことを特徴とする半導体可変容量素子
（付記３）  付記１又は２記載の半導体可変容量素子において、
前記第１の領域の前記半導体基板内に、前記ゲート電極下に位置する前記第１のウェルを挟むように設けられ、前記第１のウェルに電気的に接続された前記第１導電型の一対の第１の不純物拡散領域と、
前記第２の領域の前記半導体基板内に設けられ、前記第２のウェルに電気的に接続された前記第２導電型の第２の不純物拡散領域とを更に有する
ことを特徴とする半導体可変容量素子。
【０１３３】
（付記４）  付記３記載の半導体可変容量素子において、
活性領域を画定する素子分離膜を更に有し、
前記第１の不純物拡散領域と前記第２の不純物拡散領域とは、異なる活性領域内に形成されている
ことを特徴とする半導体可変容量素子。
【０１３４】
（付記５）  半導体基板の第１の領域に形成された第１導電型の第１のウェルと、前記半導体基板上に形成された絶縁膜と、前記第１のウェル上に前記絶縁膜を介して形成されたゲート電極とを有する容量と、
前記第１の領域の前記半導体基板内に、前記ゲート電極を挟むように設けられ、前記第１のウェルに電気的に接続された前記第１導電型の一対の第１の不純物拡散領域と、
前記半導体基板の前記第１の領域に隣接する第２の領域の前記半導体基板内に設けられた第２導電型の第２の不純物拡散領域と
を有することを特徴とする半導体可変容量素子。
【０１３５】
（付記６）  付記５記載の半導体可変容量素子において、
前記第２の領域には、前記第２導電型の第２のウェルが形成され、
前記第２の不純物拡散領域は、前記第２のウェルに電気的に接続され、
前記ゲート電極は、前記第２のウェル上にも延在する
ことを特徴とする半導体可変容量素子。
【０１３６】
（付記７）  付記５記載の半導体可変容量素子において、
前記第１のウェルは、前記第２の領域にも形成されている
ことを特徴とする半導体可変容量素子。
【０１３７】
（付記８）  付記５乃至７のいずれか１項に記載の半導体可変容量素子において、
活性領域を画定する素子分離膜を更に有し、
前記第１の不純物拡散領域と前記第２の不純物拡散領域とは、一の活性領域内に互いに離間して形成されている
ことを特徴とする半導体可変容量素子。
【０１３８】
（付記９）  付記８記載の半導体可変容量素子において、
前記第１の不純物拡散領域上に形成された第１金属シリサイド膜及び前記第２の不純物拡散領域上に形成された第２金属シリサイド膜を更に有し、
前記第１金属シリサイド膜と前記第２金属シリサイド膜とは、互いに離間して形成されている
ことを特徴とする半導体可変容量素子。
【０１３９】
（付記１０）  付記１乃至９のいずれか１項に記載の半導体可変容量素子において、
前記ゲート電極は、前記第１導電型を有する
ことを特徴とする半導体可変容量素子。
【０１４０】
（付記１１）  付記１乃至９のいずれか１項に記載の半導体可変容量素子において、
前記ゲート電極は、前記第２導電型を有する
ことを特徴とする半導体可変容量素子。
【０１４１】
（付記１２）  付記１乃至９のいずれか１項に記載の半導体可変容量素子において、
前記ゲート電極は、金属材料により構成されている
ことを特徴とする半導体可変容量素子。
【０１４２】
（付記１３）  付記１乃至１２のいずれか１項に記載の半導体可変容量素子において、
前記第１のウェル又は前記第２のウェルは、前記半導体基板から電気的に分離されている
ことを特徴とする半導体可変容量素子。
【０１４３】
（付記１４）  半導体基板の第１の領域に第１導電型の第１のウェルを形成する工程と、
前記半導体基板の前記第１の領域に隣接する第２の領域に第２導電型の第２のウェルを形成する工程と、
前記半導体基板の前記第１の領域上及び前記第２の領域上に、第１の絶縁膜を形成する工程と、
前記第１の領域の前記第１の絶縁膜上に、ゲート電極を形成する工程とを有し、
前記ゲート電極を形成する工程では、前記ゲート電極の端部が、前記第２の領域の前記第１の絶縁膜上に延在するように、前記ゲート電極を形成する
ことを特徴とする半導体可変容量素子の製造方法。
【０１４４】
（付記１５）  半導体基板内に活性領域を画定する素子分離膜を形成する工程と、
前記活性領域内に、第１導電型の第１のウェルを形成する工程と、
前記半導体基板の前記活性領域上に、第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に、少なくとも一方の端部が前記活性領域上に位置するようにゲート電極を形成する工程と、
前記ゲート電極の両側の前記活性領域内に、前記第１導電型の一対の第１の不純物拡散領域を形成する工程と、
前記活性領域内に、第２導電型の第２の不純物拡散領域を形成する工程と、
前記第１の不純物拡散領域と前記第２の不純物拡散領域との間の領域の前記半導体基板上に、第２の絶縁膜を形成する工程と、
前記第２の絶縁膜をマスクとして、前記第１の不純物拡散領域上及び前記第２の不純物拡散領域上に、金属シリサイド膜を選択的に形成する工程と
を有することを特徴とする半導体可変容量素子の製造方法。
【０１４５】
（付記１６）  付記１５記載の半導体可変容量素子の製造方法において、
前記素子分離膜を形成する工程の後に、前記活性領域内に、前記第１のウェルに隣接し、前記第２の不純物拡散領域に電気的に接続される前記第２導電型の第２のウェルを形成する工程を更に有し、
前記ゲート電極を形成する工程では、前記ゲート電極の前記一方の端部が、前記第２のウェル上に位置するように、前記ゲート電極を形成する
ことを特徴とする半導体可変容量素子の製造方法。
【０１４６】
（付記１７）  付記１乃至１３のいずれか１項に記載された半導体可変容量素子とインダクタとを含むＬＣ共振回路を負荷とする差動型の発振器を有する
ことを特徴とする半導体集積回路装置。
【図面の簡単な説明】
【０１４７】
【図１】本発明の第１実施形態による半導体可変容量素子の構造を示す平面図である。
【図２】本発明の第１実施形態による半導体可変容量素子の構造を示す概略断面図である。
【図３】本発明の第１実施形態による半導体可変容量素子の製造方法を示す工程断面図（その１）である。
【図４】本発明の第１実施形態による半導体可変容量素子の製造方法を示す工程断面図（その２）である。
【図５】本発明の第１実施形態による半導体可変容量素子の製造方法を示す工程断面図（その３）である。
【図６】本発明の第１実施形態による半導体可変容量素子の製造方法を示す工程断面図（その４）である。
【図７】本発明の第２実施形態による半導体可変容量素子の構造を示す平面図である。
【図８】本発明の第２実施形態による半導体可変容量素子の構造を示す概略断面図である。
【図９】本発明の第３実施形態による半導体可変容量素子の構造を示す平面図である。
【図１０】本発明の第３実施形態による半導体可変容量素子の構造を示す概略断面図である。
【図１１】本発明の第４実施形態による半導体可変容量素子の構造を示す平面図である。
【図１２】本発明の第４実施形態による半導体可変容量素子の構造を示す概略断面図である。
【図１３】本発明の第４実施形態による半導体可変容量素子の製造方法を示す工程断面図である。
【図１４】本発明の第５実施形態による半導体可変容量素子の構造を示す平面図である。
【図１５】本発明の第５実施形態による半導体可変容量素子の構造を示す概略断面図である。
【図１６】本発明の第６実施形態による半導体可変容量素子の構造を示す平面図である。
【図１７】本発明の第６実施形態による半導体可変容量素子の構造を示す概略断面図である。
【図１８】本発明の第７実施形態による半導体可変容量素子の構造を示す平面図である。
【図１９】本発明の第７実施形態による半導体可変容量素子の構造を示す概略断面図である。
【図２０】本発明の第８実施形態による半導体可変容量素子の構造を示す平面図である。
【図２１】本発明の第８実施形態による半導体可変容量素子の構造を示す概略断面図である。
【図２２】本発明の第９実施形態による半導体装置の構造を示す回路図である。
【図２３】従来の第１の半導体可変容量素子の構造を示す概略断面図である。
【図２４】従来の第１の半導体可変容量素子のＣ−Ｖ特性を示すグラフである。
【図２５】半導体基板表面にＰ型の反転層が形成されたときのエネルギーバンド図である。
【図２６】従来の第２の半導体可変容量素子の構造を示す概略断面図である。
【符号の説明】
【０１４８】
１０…シリコン基板
１２…素子分離膜
１２ａ，１２ｂ，１２ｃ…活性領域
１４…Ｐウェル
１６，１６ａ…Ｎウェル
１６ｂ…埋め込みＮウェル
１８…ゲート絶縁膜
２０，２０ｎ，２０ｐ…ゲート電極
２２，２６，２８ｎ，２８ｐ，３０ｎ，３０ｐ…不純物拡散領域
２４…側壁絶縁膜
３２…金属シリサイド膜
３４…絶縁膜
４０…電流源
４２…発振周波数制御端子
１００…半導体基板
１０２…素子分離膜
１０４…Ｎウェル
１０６…ゲート絶縁膜
１０８…ゲート電極
１１０…ソース領域
１１２…ドレイン領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
2008244082.tif 000024
【図２３】
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【図２４】
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【図２５】
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【図２６】
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