(57)【要約】  【課題】膜厚を厚くすることなく、電気リークのない高品質なシリコン酸化膜をポリシリコン膜に形成することができる電気光学装置の製造方法を提供する。  【解決手段】スイッチング素子としてのＴＦＴ３０を構成する半導体層１ａとして島状に形成されたポリシリコン膜に、抵抗加熱式のヒータを熱源とする枚葉式の半導体製造装置を用い、ポリシリコン膜の表面に酸化反応時に発生する膜応力を解放する温度条件で加熱を行ってシリコン酸化膜からなるゲート絶縁膜２を形成する。これにより、膜厚を厚くすることなく、電気リークのない高品質なゲート絶縁膜２（シリコン酸化膜）を半導体層１ａ（ポリシリコン膜）の表面に形成することができる。すなわち、酸化反応時の膜応力の集中を熱エネルギーによって解放することにより、ポリシリコン膜のコーナ部を丸め処理することができ、ポリシリコン膜の表面に突起が発生することを防止できる。  【選択図】図１
2008244051.tif 000002
【特許請求の範囲】
【請求項１】
基板上にスイッチング素子を構成する半導体層として島状に成膜されたポリシリコン膜に、当該ポリシリコン膜の表面に酸化反応時に発生する膜応力を解放する温度条件で加熱を行ってシリコン酸化膜を形成する酸化膜形成工程を具備し、
前記酸化膜形成工程は、抵抗加熱式のヒータを熱源とする枚葉式の半導体製造装置を用いて行われることを特徴とする電気光学装置の製造方法。
【請求項２】
前記酸化膜形成工程時の温度は、１０５０℃〜１１５０℃の範囲内で設定されることを特徴とする請求項１記載の電気光学装置の製造方法。
【請求項３】
前記ポリシリコン膜の成膜前の工程として、少なくとも前記ポリシリコン膜と重畳する領域に高融点金属膜を成膜する工程を具備することを特徴とする請求項１または請求項２に記載の電気光学装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタ等のスイッチング素子を構成する半導体層としてポリシリコン膜が用いられる電気光学装置の製造方法に関する。
【背景技術】
【０００２】
一般に電気光学装置、例えば、電気光学物質に液晶を用いて所定の表示を行う液晶装置は、一対の基板間に液晶が挟持された構成となっている。このうち、ＴＦＴ駆動、ＴＦＤ駆動等によるアクティブマトリクス駆動方式の液晶装置等の電気光学装置においては、縦横に夫々配列された多数の走査線（ゲート線）及びデータ線（ソース線）の各交点に対応して、画素電極及びスイッチング素子を基板（アクティブマトリクス基板）上に設けて構成される。
【０００３】
ＴＦＴ素子等のスイッチング素子は、ゲート線に供給されるオン信号によってオンとなり、ソース線を介して供給される画像信号を画素電極（透明電極（ＩＴＯ））に書込む。これにより、画素電極と対向電極相互間の液晶層に画像信号に基づく電圧を印加して、液晶分子の配列を変化させる。こうして、画素の透過率を変化させ、画素電極及び液晶層を透過する光を画素信号に応じて変化させて画像表示を行う。
【０００４】
この種のスイッチング素子のゲート絶縁膜として用いられるシリコン酸化膜の製造方法として、例えば、特許文献１には、乾燥酸素ガスを含む雰囲気中でシリコン層の表面にシリコン酸化膜を形成する工程と、水蒸気を含む雰囲気中でシリコン酸化膜を熱処理する工程とを具備するシリコン酸化膜の製造方法が開示されている。
【０００５】
また、例えば、非特許文献１によれば、ポリシリコン膜の表面は、酸化前には平坦であっても酸化の進行に伴って突起が成長することが知られている。図８（ａ）に、１１００℃で酸化処理したときのポリシリコン膜とシリコン酸化膜とを模式的に示す。同図に示すように、ポリシリコン膜の表面に発生する膜応力、特にコーナ部に発生する膜応力を解放する温度条件で加熱を行うことにより、コーナ部は外方に突出することなく緩やかに丸く変形する（すなわち、図中Ａ１に示すように、丸め酸化される）。また、図８（ｂ）に、９００℃で酸化処理したときのポリシリコン膜とシリコン酸化膜とを模式的に示す。同図に示すように、ポリシリコン膜のコーナ部は酸化に伴う応力によって外方に突出され（図中、Ａ２参照）、ポリシリコン膜の表面においても酸化速度の相違に起因する突起（図中、Ａ３参照）が各所に発生する。そして、これらの部分において、シリコン酸化膜の膜厚は局所的に薄くなっている。
【特許文献１】特開平１０−２８４４８４号公報
【非特許文献１】原  央編、「ＵＬＳＩプロセス技術」、株式会社  培風館、１９９７年６月１０日、ｐ．１０５−１１１
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところで、液晶装置等の電気光学装置において、ＴＦＴ素子等のスイッチング素子が形成される素子基板には、ガラス又は石英基板が用いられる。従って、スイッチング素子を構成する半導体層には、一般に、シリコン単結晶やエピタキシャルシリコン膜等に代えて、ポリシリコン膜（多結晶シリコン膜）が多用される。
【０００７】
しかしながら、ポリシリコン膜を酸化する場合、グレインバウンダリ（結晶粒界部分）の反応速度がグレイン（単結晶部分）よりも相対的に早いため、膜全体を均一な速度で酸化させることが困難である。加えて、シリコンの酸化によって酸化シリコンが形成されると、当該酸化シリコンの体積はシリコンに比して倍増する。従って、ポリシリコン膜を酸化させた場合、グレイン部分とグレインバウンダリ部分の酸化進行速度の違いによりポリシリコン膜表面に突起が発生してしまい局所的に酸化膜厚の薄い部分が発生してしまう。そして、このようにシリコン酸化膜の膜厚の薄い部分は、電気リークが発生し品質上問題となる。これに対処し、シリコン酸化膜の膜厚を厚く形成すると、スイッチング素子のオン特性の低下等を招く虞がある。
【０００８】
本発明は上記事情に鑑みてなされたもので、膜厚を厚くすることなく、電気リークのない高品質なシリコン酸化膜をポリシリコン膜に形成することができる電気光学装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の電気光学装置の製造方法は、基板上にスイッチング素子を構成する半導体層として島状に成膜されたポリシリコン膜に、当該ポリシリコン膜の表面に酸化反応時に発生する膜応力を解放する温度条件で加熱を行ってシリコン酸化膜を形成する酸化膜形成工程を具備し、前記酸化膜形成工程は、抵抗加熱式のヒータを熱源とする枚葉式の半導体製造装置を用いて行われることを特徴とする。
【００１０】
このような構成によれば、酸化反応時の膜応力の集中を熱エネルギーによって解放することにより、結果として、ポリシリコン膜のコーナ部を丸め処理することができ、しかも、ポリシリコン膜の表面に突起が発生することを防止することができる。従って、局所的に膜厚が薄くなることを防止して、電気リークのない均一な膜厚のシリコン酸化膜を形成することができる。その際、抵抗加熱式のヒータを熱源とする枚葉式の半導体製造装置を用いることにより、酸化に要する処理時間を格段に短縮することができ、ポリシリコン膜の酸化反応を高温で行った場合にも基板に及ぼす熱害を好適に抑制することができる。
【００１１】
前記酸化膜形成工程時の温度は、１０５０℃〜１１５０℃の範囲内で設定されることを特徴とする。
【００１２】
このような構成によれば、酸化反応時の膜応力の集中を熱エネルギーによって解放することにより、結果として、ポリシリコン膜のコーナ部を丸め処理することができ、しかも、ポリシリコン膜の表面に突起が発生することを防止することができる。
【００１３】
前記ポリシリコン膜の成膜前の工程として、少なくとも前記ポリシリコン膜と重畳する領域に高融点金属膜を成膜する工程を具備することを特徴とする。
【００１４】
このような構成によれば、ポリシリコン膜の酸化処理時に、当該ポリシリコン膜に対し、高融点金属膜を介して好適に熱を伝達することができる。
【発明を実施するための最良の形態】
【００１５】
以下、図面を参照して本発明の実施形態を説明する。図面は本発明の一実施形態に係わり、図１は素子基板をその上に形成された各構成要素とともに対向基板側から見た平面図、図２は素子基板と対向基板とを貼り合わせて液晶を封入する組立工程終了後の液晶装置を図１のＨ−Ｈ’線の位置で切断して示す断面図、図３は一つの画素に着目した液晶装置の模式的断面図、図４は素子基板の基板工程を示すフローチャート、図５は枚葉式の半導体製造装置を側方から見た要部断面図、図６は枚葉式の半導体製造装置を上方から見た要部断面図、図７は石英基板の温度と反り量との関係を示す図表、図８はポリシリコン膜上に形成したシリコン酸化膜を模式的に示す断面図である。
【００１６】
先ず、これらの図を参照して電気光学装置の代表である液晶装置１の構造について説明する。図１、図２に示すように、液晶装置１は、透明な素子基板（半導体基板）１０と透明な対向基板２０との間に、電気光学物質としての液晶５０を封入して構成される。素子基板１０は、例えば、石英基板からなり、対向基板２０は、例えば、ガラス基板や石英基板からなる。素子基板１０上には画素を構成する画素電極等が、マトリクス状に配置されている。
【００１７】
素子基板１０上の画素領域には、複数本の走査線３ａと複数本のデータ線６ａとが交差するように配線され、走査線３ａとデータ線６ａとで区画された領域に画素電極９ａがマトリクス状に配置されている（図３参照）。スイッチング素子としてのＴＦＴ(Thin Film Transistor)３０は走査線３ａのＯＮ信号によってオンとなり、これにより、データ線６ａに供給された画素信号が画素電極９ａに供給される。この画素電極９ａと対向基板２０に設けられた対向電極２１（図３参照）との間の電圧が液晶５０に印加される。液晶５０は、印加される電圧レベルにより分子集合の配向や秩序が変化することで、光を変調し、階調表示を可能にする。
【００１８】
次に、ひとつの画素に着目して液晶装置１の構成を詳しく説明する。図３に示すように、素子基板１０の対向基板２０に対向する側の面（以下、「表面」と称する）には、格子状に溝１１が形成されている。この溝１１上に下側遮光膜１２及び層間膜としての第１層間絶縁膜１３を介してＬＤＤ(Lightly Doped Drain)構造をなすＴＦＴ３０が形成されている。又、溝１１によって、ＴＦＴ３０を配設した基板（ＴＦＴ基板）の液晶５０との境界面が平坦化される。
【００１９】
ＴＦＴ３０は、チャネル領域１ａ’、ソース領域１ｄ、ドレイン領域１ｅが形成された半導体層１ａと、この半導体層１ａ上にゲート絶縁膜２を介して設けたゲート電極をなす走査線３ａとを有している。走査線３ａは、ゲート電極となる部分において幅広に形成されており、チャネル領域１ａ’は、半導体層１ａと走査線３ａとが対向する領域に構成される。
【００２０】
又、素子基板１０上には、マトリクス状に複数の透明な画素電極９ａが設けられており、画素電極９ａの縦横の境界に各々沿って後述するデータ線６ａ及び走査線３ａが設けられている。そして、下側遮光膜１２は、これらのデータ線６ａ及び走査線３ａに沿って、各画素に対応して格子状に設けられている。この下側遮光膜１２によって、反射光がＴＦＴ３０のチャネル領域１ａ’、ソース領域１ｄ及びドレイン領域１ｅに入射することが防止される。
【００２１】
下側遮光膜１２は、例えば、Ｔｉ、Ｃｒ、Ｗ、Ｔａ、Ｍｏ、Ｐｂ等の高融点金属のうちの少なくとも一つを含む、金属単体、合金、金属シリサイド、ポリシリサイド、これらを積層した積層膜等からなる。本実施形態において、下側遮光膜１２は、例えば、タングステンシリサイド膜で構成されている。
【００２２】
更に、ＴＦＴ３０上には層間膜としての第２層間絶縁膜１４が積層され、第２層間絶縁膜１４上には走査線３ａ及びデータ線６ａ方向に延びる島状の第１中間導電層１５が形成されている。第１中間導電層１５上には誘電体膜１７を介して容量線１８が対向配置されている。
【００２３】
第１中間導電層１５は、ＴＦＴ３０の高濃度ドレイン領域１ｅ及び画素電極９ａに接続された画素電位側容量電極（下部容量電極）として作用し、容量線１８の一部は固定電位側容量電極（上部容量電極１８ａ）として作用する。
【００２４】
容量線１８は、上部容量電極１８ａと遮光層１８ｂの積層膜構造であり、第１中間導電層１５に対し、誘電体膜１７を介して対向配置されることで蓄積容量を構成すると共に、光の内部反射を防止する遮光機能を有する。更に、半導体層１ａに比較的近接した位置に中間導電層１５が形成されており、光の乱反射を効率よく防止することができる。
【００２５】
容量線１８は、例えば導電性のポリシリコン膜等からなる上部容量電極１８ａと高融点金属を含む金属シリサイド膜等からなる遮光層１８ｂとが積層された積層膜構造である。例えば、容量線１８は、タングステン（Ｗ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、タンタル（Ｔａ）のいずれかのシリサイドからなる遮光層１８ｂとＮ型ポリシリコンによる上部容量電極１８ａとのポリサイドによって構成される。これにより、容量線１８は、内蔵遮光膜を構成すると共に固定電位側容量電極としても機能する。
【００２６】
第１中間導電層１５は、例えば導電性のポリシリコン膜からなり画素電位側容量電極として機能する。第１中間導電層１５は、画素電位側容量電極としての機能の他、内蔵遮光膜としての容量線１８とＴＦＴ３０との間に配置される光吸収層としての機能を有し、更に、画素電極９ａとＴＦＴ３０の高濃度ドレイン領域１ｅとを中継接続する機能を有する。尚、第１中間導電層１５も、容量線１８と同様に、金属或いは合金を含む単一層膜若しくは多層膜から構成してもよい。
【００２７】
下部容量電極としての第１中間導電層１５と上部容量電極１８ａを構成する容量線１８との間に配置される誘電体膜１７は、例えば膜厚５〜２００ｎｍ程度の比較的薄いＨＴＯ（High Temperature Oxide）膜、ＬＴＯ（Low Temperature Oxide）膜等の酸化シリコン膜、或いは窒化シリコン膜等から構成される。蓄積容量を増大させる観点からは、膜の信頼性が十分に得られる限りにおいて、誘電体膜１７は薄い程よい。
【００２８】
又、容量線１８は、画素電極９ａが配置された画像表示領域からその周囲に延設され、定電位源と電気的に接続されて、固定電位とされる。かかる定電位源としては、ＴＦＴ３０を駆動するための走査信号を走査線３ａに供給するための後述の走査線駆動回路６３や画像信号をデータ線６ａに供給するサンプリング回路を制御する後述のデータ線駆動回路６１に供給される正電源や負電源の定電位源でも良く、又、対向基板２０の対向電極２１に供給される定電位でも良い。更に、下側遮光膜１２についても、その電位変動がＴＦＴ３０に対して悪影響を及ぼすことを避けるために、容量線１８と同様に、画像表示領域からその周囲に延設して定電位源に接続すると良い。
【００２９】
又、データ線６ａとソース領域１ｄを電気的に接続するために、第１中間導電層１５と同一層で形成される第２中間導電層１５ｂが形成されている。第２中間導電層１５ｂは第２層間絶縁膜１４及びゲート絶縁膜２を貫通するコンタクトホール２４ａを介してソース領域１ｄに電気的に接続されている。
【００３０】
容量線１８上に層間膜としての第３層間絶縁膜１９が配置され、第３層間絶縁膜１９上にデータ線６ａが積層される。データ線６ａは、第３層間絶縁膜１９及び誘電体膜１７を貫通するコンタクトホール２４ｂを介してソース領域１ｄに電気的に接続される。
【００３１】
データ線６ａ上には層間膜としての第４層間絶縁膜２５を介して画素電極９ａが積層されている。画素電極９ａは、第４層間絶縁膜２５、第３層間絶縁膜１９、誘電体膜１７を貫通するコンタクトホール２６ｂにより第１中間導電層１５に電気的に接続される。そして、第１中間導電層１５は第２層間絶縁膜１４及びゲート絶縁膜２を貫通するコンタクトホール２６ａを介してドレイン領域１ｅに電気的に接続される。画素電極９ａ上にはポリイミド系の高分子樹脂からなる配向膜１６が積層され、所定方向にラビング処理されている。
【００３２】
走査線３ａ（ゲート電極）にＯＮ信号が供給されることで、チャネル領域１ａ′が導通状態となり、ソース領域１ｄとドレイン領域１ｅとが接続されて、データ線６ａに供給された画像信号が画素電極９ａに与えられる。
【００３３】
又、対向基板２０には、素子基板のデータ線６ａ、走査線３ａ及びＴＦＴ３０の形成領域に対向する領域、即ち各画素の非表示領域において第１遮光膜２３が設けられている。この第１遮光膜２３によって、対向基板２０側からの入射光がＴＦＴ３０のチャネル領域１ａ′、ソース領域１ｄ及びドレイン領域１ｅに入射することが防止される。又、第１遮光膜２３上に、対向電極（共通電極）２１が対向基板２０全面にわたって形成されている。更に、対向電極２１上にポリイミド系の高分子樹脂からなる配向膜２２が積層され、所定方向にラビング処理されている。
【００３４】
又、素子基板１０と対向基板２０との間に液晶５０が封入されている。これにより、ＴＦＴ３０は所定のタイミングでデータ線６ａから供給される画像信号を画素電極９ａに書き込む。書き込まれた画素電極９ａと対向電極２１との電位差分に応じて液晶５０の分子集合の配向や秩序が変化して、光を変調し、階調表示を可能にする。
【００３５】
図１、図２に示すように、対向基板２０には表示領域を区画する額縁としての遮光膜４２が設けられている。遮光膜４２は、例えば第１遮光膜２３と同一、或いは異なる遮光性材料によって形成されている。
【００３６】
又、遮光膜４２の外側の領域で、且つ、素子基板１０と対向基板２０との間に、液晶５０を封入するシール材４１が形成されている。シール材４１は対向基板２０の輪郭形状に略一致するように配置され、素子基板１０と対向基板２０とを相互に固着する。シール材４１は、素子基板１０の１辺の一部において欠落しており、この欠落部位と、その上下に張り合わされている両基板１０，２０とで、液晶注入口７８が形成される。この液晶注入口７８は、シール材４１で区画された内部に液晶５０を注入するためのもので、液晶５０の注入が完了した後は、封止材７９で封止される。
【００３７】
又、素子基板１０のシール材４１の外側の領域には、データ線駆動回路６１及び実装端子６２が素子基板１０の一辺に沿って設けられており、この一辺に隣接する２辺に沿って、走査線駆動回路６３が設けられている。素子基板１０の残る一辺には、画面表示領域の両側に設けられた走査線駆動回路６３間を接続するための複数の配線６４が設けられている。又、対向基板２０のコーナー部の少なくとも１箇所においては、素子基板１０と対向基板２０との間を電気的に導通させるための導通材６５が設けられている。
【００３８】
次に、このように構成された液晶装置１の素子基板１０の製造方法について、図４のフローチャートを参照して説明する。なお、本実施形態においては、複数の素子基板１０を、石英ガラスからなる１枚のマザーガラス基板１００（図５、図６参照）上に同時に形成するものとして説明する。
【００３９】
この製造工程では、先ず、ステップＳ１において、マザーガラス基板１００（素子基板１０）に対し、エッチング等によって溝１１（図３参照）が形成される。溝１１は、各ＴＦＴ素子３０の配置領域に形成される。
【００４０】
次に、ステップＳ２において、下側遮光膜１２が形成され、続くステップＳ３において、第１層間絶縁膜１３が形成される。第１層間絶縁膜１３は、例えば、常圧又は減圧ＣＶＤ法等によりＴＥＯＳ（テトラ・エチル・オルソ・シリケート）ガス、ＴＥＢ（テトラ・エチル・ボートレート）ガス、ＴＭＯＰ（テトラ・メチル・オキシ・フォスレート）ガス等を用いて成膜された、ＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧ等のシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等によって形成される。
【００４１】
次に、ステップＳ４において、第１層間絶縁膜１３の上層に、半導体層１ａが形成される。このステップでは、先ず、例えば、約４５０〜５５０℃、好ましくは約５００℃の比較的低温環境中で、流量約４００〜６００ｃｃ／ｍｉｎのモノシランガス、ジシランガス等を用いた減圧ＣＶＤ（例えば、圧力約２０〜４０ＰａのＣＶＤ）によりアモルファスシリコン膜が形成される。そして、窒素雰囲気中で、約６００〜７００℃にて約１〜１０時間、好ましくは約４〜６時間のアニール処理を施すことにより、アモルファスシリコン膜中のグレインを約５０〜２００ｎｍの粒径、好ましくは約１００ｎｍの粒径となるまで固相成長させ、ポリシリコン膜へと改質させる。固相成長させる方法としては、ＲＴＡ(Rapid Thermal Anneal)を使ったアニール処理でもよいし、エキシマレーザー等を用いたレーザーアニールでもよい。この際、画素スイッチング用のＴＦＴ３０を、ｎチャネル型とするかｐチャネル型とするかに応じて、Ｖ族元素やＩＩＩ族元素のドーパントを僅かにイオン注入等によりドープしてもよい。そして、フォトリソグラフィ及び、エッチングにより、ポリシリコン膜からなる島状の所定パターンを有する半導体層１ａが形成される。
【００４２】
次に、ステップＳ５において、半導体層１ａの上層に、ゲート絶縁膜２が形成される。このゲート絶縁膜２は、半導体層１ａ（ポリシリコン膜）表面を酸化反応させて形成されるシリコン酸化膜により構成される。本実施形態において、ゲート絶縁膜２（シリコン酸化膜）の形成は、例えば、抵抗加熱式のヒータを熱源とする枚葉式の半導体製造装置２００（酸化装置）を用いて行われる。
【００４３】
図５、図６に示すように、半導体製造装置２００は、例えば、スリットバルブ１０３を介して図示しないロードロック室に連設する処理室１０２を有する。この処理室１０２は、例えば石英チューブ１０１により構成され、内部に複数の基板支持ピン１０４が立設されている。また、処理室１０２を加熱するため、石英チューブ１０１の外周には、複数の抵抗加熱式のヒータ１０５が固設されている。なお、図中符号１０６は、酸化処理後の処理室１０２内のガス等を排出するための排出口である。
【００４４】
このような枚葉式の半導体製造装置２００では、スリットバルブ１０３を通じて処理室１０２内にマザーガラス基板１００が搬入されて基板支持ピン１０４上にセットされると、例えば酸素１００％の雰囲気中において、ヒータ１０５を通じてマザーガラス基板１００を加熱することにより、半導体層１ａ（ポリシリコン膜）表面に対する酸化処理（シリコン酸化膜の形成）を行う。この場合、酸化処理時に設定される温度は、例えば、１０５０〜１１５０℃の範囲、好ましくは、１１００℃に設定される。また、加熱処理時間は、ゲート絶縁膜２として必要なシリコン酸化膜の膜厚に応じて適宜設定されるようになっており、本実施形態においては、例えば、１０ｍｉｎに設定される。
【００４５】
その一方で、石英基板は、９００℃を超えた辺りから徐々に軟化が始まり、１１００℃以上で急激に軟化が進行する（すなわち、１１００℃近傍で軟化点を迎える）。石英基板を１５ｍｉｎ加熱処理したときの、温度と反り量との関係を図７に示す。同図からも明らかなように、石英基板（マザーガラス基板１００）に許容される反り量を８０（μｍ）程度とすると、半導体層１ａの酸化処理に許容される温度の上限は１１５０℃程度であることが分かる。
【００４６】
以上を勘案し、本実施形態においては、半導体層１ａ上にシリコン酸化膜からなるゲート絶縁膜２を形成する際の温度が、１０５０〜１１５０℃の範囲内、好ましくは、１１００℃に設定される。ここで、図８（ａ）に、１１００℃で酸化処理したときのポリシリコン膜とシリコン酸化膜とを模式的に示す。同図に示すように、ポリシリコン膜の表面に発生する膜応力、特にコーナ部に発生する膜応力を解放する温度条件で加熱を行うことにより、コーナ部は外方に突出することなく緩やかに丸く変形する（すなわち、図中Ａ１に示すように、丸め酸化される）。勿論、膜応力が解放されることにより、ポリシリコン膜の表面においても突起の発生が抑制される。従って、半導体層１ａの上層に、均一な膜厚のシリコン酸化膜からなるゲート絶縁膜２が形成される。
【００４７】
次に、ステップＳ６において、走査線３ａが形成される。このステップでは、先ず、減圧ＣＶＤ法等によりポリシリコン膜を堆積した後、リン（Ｐ）を熱拡散してポリシリコン膜を導電化することにより形成される。又は、Ｐイオンをこのポリシリコン膜の成膜と同時に導入したドープドシリコン膜を用いてもよい。このポリシリコン膜の膜厚は約１００〜５００ｎｍの厚さ、好ましくは約３５０ｎｍ程度である。そして、フォトリソグラフィ及びエッチングが行われることにより、ＴＦＴ３０のゲート電極部を含む所定パターンの走査線３ａが形成される。
【００４８】
次に、ステップＳ７において、例えば、ＴＦＴ３０を、ＬＤＤ構造を持つｎチャネル型のＴＦＴとする場合には、半導体層１ａに、低濃度ソース領域及び低濃度ドレイン領域を形成するために、走査線３ａ（ゲート電極）をマスクとして、Ｐ等のＶ族元素のドーパントを低濃度で（例えば、Ｐイオンを１〜３×１０１３／ｃｍ２のドーズ量にて）ドープする。これにより走査線３ａ下の半導体層１ａはチャネル領域１ａ’となる。
【００４９】
更に、画素スイッチング用ＴＦＴ３０を構成する高濃度ソース領域１ｄ及び高濃度ドレイン領域１ｅを形成するために、走査線３ａよりも幅の広い平面パターンを有するレジスト層を走査線３ａ上に形成する。その後、Ｐ等のＶ族元素のドーパントを高濃度で（例えば、Ｐイオンを１〜３×１０１５／ｃｍ２のドーズ量にて）ドープする（ステップＳ８）。
【００５０】
こうして、低濃度のソース・ドレイン領域と高濃度のソース・ドレイン領域とを有するＬＤＤ構造の素子を構成する。なお、例えば、低濃度のドープを行わずに、オフセット構造のＴＦＴとしてもよく、走査線３ａをマスクとして、Ｐイオン、Ｂイオン等を用いたイオン注入技術によりセルフアライン型のＴＦＴとしてもよい。この不純物のドープにより走査線３ａは更に低抵抗化される。
【００５１】
次に、ステップＳ９において、第２層間絶縁膜１４が形成される。すなわち、走査線３ａ上に、例えば、常圧又は減圧ＣＶＤ法等によりＴＥＯＳガス、ＴＥＢガス、ＴＭＯＰガス等を用いて、ＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧ等のシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等からなる第２層間絶縁膜１４が形成される。この第２層間絶縁膜１４の膜厚は、例えば約５００〜２０００ｎｍ程度とする。
【００５２】
次に、ステップＳ１０において、第２層間絶縁膜１４に対する反応性イオンエッチング、反応性イオンビームエッチング等のドライエッチングにより、コンタクトホール２４ａ，２６ａが同時開孔される。次に、ステップＳ１１では、ＴＦＴ素子３０上に第１中間導電層１５及び第２中間導電層１５ｂが形成される。
【００５３】
次いで、誘電体膜１７が形成され（ステップＳ１２）、ステップＳ１３において容量線１８が形成される。これにより、蓄積容量が構成される。
【００５４】
次に、ステップＳ１４において、第３層間絶縁膜１９が形成される。すなわち、このステップでは、例えば、常圧又は減圧ＣＶＤ法やＴＥＯＳガス等を用いて、ＮＳＧ、ＢＳＧ、ＢＰＳＧ等のシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等からなる第３層間絶縁膜１９が形成される。第３層間絶縁膜１９の膜厚は、例えば、５００〜１５００ｎｍ程度である。
【００５５】
次に、ステップＳ１５において、第３層間絶縁膜１９に対する反応性イオンエッチング、反応性イオンビームエッチング等のドライエッチングにより、コンタクトホール２４ｂが開孔される。
【００５６】
次に、ステップＳ１６において、コンタクトホール２４ｂを埋めるように第３層間絶縁膜１９の上層全面に、スパッタリング等により、遮光性のＡｌ等の低抵抗金属や金属シリサイド等の金属膜が、約１００〜５００ｎｍの厚さ、好ましくは約３００ｎｍに堆積される。そして、フォトリソグラフィ及びエッチングにより、所定パターンを有するデータ線６ａが形成される。
【００５７】
次に、ステップＳ１７において、データ線６ａの上層を覆うように、例えば、常圧又は減圧ＣＶＤ法やＴＥＯＳガス等を用いて、ＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧ等のシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等からなる第４層間絶縁膜２５が形成される。第４層間絶縁膜２５の膜厚は、例えば５００〜１５００ｎｍ程度である。
【００５８】
次に、ステップＳ１８において、第４層間絶縁膜２５及び第３層間絶縁膜１９に対する反応性イオンエッチング、反応性イオンビームエッチング等のドライエッチングにより、コンタクトホール２６ｂが開孔される。次に、ステップＳ１９において、コンタクトホール２６ｂの内周面及び第４層間絶縁膜２５の上層に、スパッタ処理等によりＩＴＯ膜等の透明導線性膜が、約５０〜２００ｎｍの厚さに堆積される。そして、透明導電性膜に対するフォトリソグラフィ及びエッチングにより、画素電極９ａが形成される。
【００５９】
このように、本実施形態においては、スイッチング素子としてのＴＦＴ３０を構成する半導体層１ａとして島状に形成されたポリシリコン膜に、当該ポリシリコン膜の表面に酸化反応時に発生する膜応力を解放する温度条件で加熱を行ってシリコン酸化膜からなるゲート絶縁膜２を形成することにより、膜厚を厚くすることなく、電気リークのない高品質なゲート絶縁膜２（シリコン酸化膜）を半導体層１ａ（ポリシリコン膜）の表面に形成することができる。すなわち、酸化反応時の膜応力の集中を熱エネルギーによって解放することにより、結果として、ポリシリコン膜のコーナ部を丸め処理することができ、しかも、ポリシリコン膜の表面に突起が発生することを防止することができる。従って、局所的に膜厚が薄くなることを防止して、電気リークのない均一な膜厚のゲート絶縁膜２（シリコン酸化膜）を形成することができる。また、均一な膜厚に形成できるため、ゲート絶縁膜２の膜厚を過剰に厚くする必要がなく、ＴＦＴ３０のオン特性を向上することができる。
【００６０】
また、ゲート絶縁膜２の形成工程を、枚葉式の半導体製造装置２００を用いて行うことにより、酸化に要する処理時間をバッチ式のものに比べて格段に短縮することができる。従って、ポリシリコン膜の酸化反応を高温で行った場合にも、マザーガラス基板１００等に及ぼす熱害（基板の反り）等を好適に抑制することができる。なお、枚葉式の半導体製造装置２００を用い、マザーガラス基板１００に対する酸化処理を適宜必要に応じて短時間で行うことができることは、液晶装置１の製造管理上も有利である。
【００６１】
また、半導体層１ａ（ポリシリコン膜）の成膜前の工程として、少なくとも当該半導体層１ａと重畳する領域に高融点金属膜（下側遮光膜１２）を成膜する工程（例えば、ステップＳ２の工程）を具備することにより、酸化処理時に、半導体層１ａに対し、下側遮光膜１２を介して好適に熱を伝達することができる。
【図面の簡単な説明】
【００６２】
【図１】素子基板をその上に形成された各構成要素とともに対向基板側から見た平面図
【図２】素子基板と対向基板とを貼り合わせて液晶を封入する組立工程終了後の液晶装置を図１のＨ−Ｈ’線の位置で切断して示す断面図
【図３】一つの画素に着目した液晶装置の模式的断面図
【図４】素子基板の基板工程を示すフローチャート
【図５】枚葉式の半導体製造装置を側方から見た要部断面図
【図６】枚葉式の半導体製造装置を上方から見た要部断面図
【図７】石英基板の温度と反り量との関係を示す図表
【図８】ポリシリコン膜上に形成したシリコン酸化膜を模式的に示す断面図
【符号の説明】
【００６３】
１…液晶装置（電気光学装置）、１ａ…半導体層（ポリシリコン膜）、１ａ’…チャネル領域、１ｄ…ソース領域、１ｅ…ドレイン領域、２…ゲート絶縁膜（シリコン酸化膜）、１０…素子基板（基板）、１２…下側遮光膜（高融点金属膜）、１００…マザーガラス基板（基板）、１０１…石英チューブ、１０２…処理室、１０３…スリットバルブ、１０４…基板支持ピン、１０５…ヒータ、２００…半導体製造装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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