(57)【要約】【課題】薄膜抵抗体の膜厚をさらに薄くした場合においても、薄膜抵抗体に対する配線の接続を確実に行い、安定した抵抗値の形成が可能な半導体装置の製造方法及び半導体装置を提供する。【解決手段】基板上に導電性部材を配置する工程と、前記導電性部材の上に薄膜抵抗体を設ける工程と、前記薄膜抵抗体の上に絶縁膜を設ける工程と、前記薄膜抵抗体と前記絶縁膜上に設けられる金属配線とを接続するための接続孔を、前記導電性部材の配置された上方領域の前記絶縁膜に設ける工程とを備えることを特徴とする半導体装置の製造方法。【選択図】図１
2008060446.tif 000002
【特許請求の範囲】
【請求項１】
基板上に導電性部材を配置する工程と、
前記導電性部材の上に薄膜抵抗体を設ける工程と、
前記薄膜抵抗体の上に絶縁膜を設ける工程と、
前記薄膜抵抗体と前記絶縁膜上に設けられる金属配線とを接続するための接続孔を、前記導電性部材の配置された上方領域の前記絶縁膜に設ける工程とを備えることを特徴とする半導体装置の製造方法。
【請求項２】
導電性部材の少なくとも薄膜抵抗体と接触する部分の側面に順テーパーを設ける工程、または、前記薄膜抵抗体と接触する部分の側面にサイドウォールを形成する工程
を備えることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
導電性部材の側面に順テーパーを設ける工程が、イオンスパッタ、及び／または、反応性イオンエッチングによりテーパーを形成することを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
導電性部材の側面にサイドウォールを形成する工程が、犠牲膜の堆積とそのエッチバックによりサイドウォールを形成することを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項５】
薄膜抵抗体と、該薄膜抵抗体の上に設けられる絶縁膜層を介して配される金属配線とを接続するための接続孔が形成される領域における前記薄膜抵抗体の下部に、薄膜抵抗体と電気的に導通された導電性部材が配置され、
前記接続孔の底部が前記薄膜抵抗体に到達、または、これを貫通して前記導電性部材に到達して設けられていることを特徴とする半導体装置。
【請求項６】
導電性部材の少なくとも薄膜抵抗体と接触する部分の側面に順テーパーが形成、または、前記薄膜抵抗体と接触する部分の側面にサイドウォールが形成されていることを特徴とする請求項５に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜抵抗体を備える半導体装置の製造方法及び半導体装置に関する。
【背景技術】
【０００２】
抵抗体は重要な素子の一つとして各種の半導体装置において多用されている。従来、半導体装置中に形成された抵抗体と、その下層または上層に配された配線との電気的接続をとる方法として、以下のような方法が知られている。
【０００３】
（１）金属薄膜抵抗体に直接金属配線を接続する方法（例えば、特許文献１参照）。ここでは、第1層間膜上に金属薄膜抵抗体を形成し、その後、全面に配線用金属膜を形成し、ウェットエッチング技術によりパターニングして第１配線用金属パターンを形成している。
【０００４】
（２）金属薄膜抵抗体を形成した後、層間絶縁膜を形成し、その層間絶縁膜に接続孔を形成し、接続孔を介して金属配線を接続する方法（例えば、特許文献２、特許文献３参照）。ここでは、金属薄膜抵抗体上にＣＶＤ酸化膜を形成し、金属配線接続用の接続孔をレジストパターニングとウェットエッチング技術により形成する。その後、配線用金属膜を堆積、パターニングして第１配線用金属パターンを形成する。
【０００５】
（３）金属薄膜抵抗体層上にバリア膜を形成し、そのバリア膜に金属配線を接続する方法（例えば、特許文献４、特許文献５参照）。ここでは、金属薄膜抵抗体上に金属配線とのバリア膜となる高融点金属膜を形成し、その上に配線用金属膜を形成する。その後、配線用金属膜をドライエッチング技術でパターニングし、さらに、ウェットエッチング技術により高融点金属膜を選択的に除去して第１配線用金属パターン、高融点金属膜パターンを形成する。
【０００６】
（４）絶縁膜に形成された接続孔内に電極を形成し、上記絶縁膜上に抵抗体膜を形成した後、上記抵抗体膜を上記電極に接続するようにドライエッチングして抵抗体のパターンを形成する方法（例えば、特許文献１参照）。ここでは、第１層間膜上に第１配線用金属パターンを形成した後、層間絶縁膜および第1接続孔を形成する。その後、第１接続孔に導電性材料を埋め込み、導電性プラグを形成し、次に、層間絶縁膜上全面に金属薄膜抵抗体用の金属薄膜を堆積・パターニングして導電性プラグおよび絶縁膜上に金属薄膜抵抗体を形成する。さらに、層間絶縁膜、第２接続孔、第２配線用金属パターンを形成する。
【０００７】
（５）絶縁膜の下層に抵抗体と接続する配線パターンを備え、前記絶縁膜上から前記接続孔内壁および前記配線パターン上にわたって抵抗体を形成する方法（例えば、特許文献６、特許文献７、特許文献８参照）。ここでは、 第１層間絶縁膜上に金属薄膜抵抗体の両端部の形成予定領域に対応して配線パターンを形成し、この配線パターン上を含む第１層間絶縁膜上に第２層間絶縁膜を形成する。その後、前記第２層間絶縁膜に金属薄膜抵抗体の両端部の形成予定領域および配線パターンに対して接続孔を形成し、この接続孔内を含む第２層間絶縁膜上に金属膜を形成し、金属薄膜抵抗体の形成領域を画定するためのレジストパターンを形成し、前記接続孔に金属薄膜を残存させるように金属薄膜をパターニングして金属薄膜抵抗体を形成する。なお、前記第２層間絶縁膜上に金属膜を形成する前に、Ａｒスパッタエッチすることで、接続孔の上端部をテーパー化し、内壁にはサイドウォールを形成して、金属薄膜抵抗体と配線パターンの接触抵抗を安定化している。
【特許文献１】特開２００２−１２４６３９号公報
【特許文献２】特開２００２−２６１２３７号公報
【特許文献３】特許第２６９９５５９号公報
【特許文献４】特許第２９３２９４０号公報
【特許文献５】特許第３１８５６７７号公報
【特許文献６】特開２００５−２９４７８８号公報
【特許文献７】特開２００５−２６８７４６号公報
【特許文献８】特開２００５−２６８７４９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかし、上記（１）〜（５）に示す方法には以下のような問題がある。つまり、上記（１）〜（３）に示す方法では、ウェットエッチング技術を用いるため、パターニング精度に限界があり、今後の更なる微細化には対応できない。
【０００９】
また、上記（４）に示す方法において、導電性プラグをエッチバック技術により形成する場合、前記プラグ表面には１５０ｎｍ前後のリセスが生じる。また、プラグ形成にメタルＣＭＰ技術を使用した場合でも、後洗浄等で層間絶縁膜が５０ｎｍ程度エッチングされ、さらに、層間絶縁膜表面にはスクラッチ傷が生じる。そのため、５〜２０ｎｍという薄い膜厚の抵抗体のプラグへのステップカバレッジや膜厚を均一に保つことが困難であり、抵抗体の抵抗値が安定しない。
【００１０】
また、上記（５）に示す方法では、上記（４）のケース以上に接続孔でのステップカバレッジの確保が難しくなる。通常、層間絶縁膜は配線間の埋め込み性確保や配線間容量を抑えるため数百ｎｍ程度の厚さとしている。したがって、接続孔の上部を多少スパッタエッチした程度では大部分の壁面が垂直のままであり、カバレッジの確保は困難である。仮に、接続孔全体を４５°の角度にスパッタエッチをしたとすると、長時間にわたるスパッタリングが必要となり、基板への電気的ダメージが発生したり、接続孔の上部径が広がることで上層のメタル配線の幅を広げなければならず、微細化への対応が難しくなる。
【００１１】
なお、上記カバレッジの問題は、抵抗体が今後ますます薄膜化していくと、さらに大きな問題となる。
【００１２】
そこで本発明は、今後の微細化の進展に伴い、薄膜抵抗体の膜厚をさらに薄くした場合においても、薄膜抵抗体に対する配線の接続を確実に行い、安定した抵抗値の形成が可能な半導体装置の製造方法及び半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１３】
上記目的を達成するために、本発明に係る半導体集積回路は以下のような特徴を有する。
［１］基板上に導電性部材を配置する工程と、前記導電性部材の上に薄膜抵抗体を設ける工程と、前記薄膜抵抗体の上に絶縁膜を設ける工程と、前記薄膜抵抗体と前記絶縁膜上に設けられる金属配線とを接続するための接続孔を、前記導電性部材の配置された上方領域の前記絶縁膜に設ける工程とを備えることを特徴とする半導体装置の製造方法。
［２］上記［１］において、導電性部材の少なくとも薄膜抵抗体と接触する部分の側面に順テーパーを設ける工程、または、前記薄膜抵抗体と接触する部分の側面にサイドウォールを形成する工程を備えることを特徴とする半導体装置の製造方法。
［３］上記［２］において、導電性部材の側面に順テーパーを設ける工程が、イオンスパッタ、及び／または、反応性イオンエッチングによりテーパーを形成することを特徴とする半導体装置の製造方法。
［４］上記［２］において、導電性部材の側面にサイドウォールを形成する工程が、犠牲膜の堆積とそのエッチバックによりサイドウォールを形成することを特徴とする半導体装置の製造方法。
［５］薄膜抵抗体と、該薄膜抵抗体の上に設けられる絶縁膜層を介して配される金属配線とを接続するための接続孔が形成される領域における前記薄膜抵抗体の下部に、薄膜抵抗体と電気的に導通された導電性部材が配置され、前記接続孔の底部が前記薄膜抵抗体に到達、または、これを貫通して前記導電性部材に到達して設けられていることを特徴とする半導体装置。
［６］上記［５］において、導電性部材の少なくとも薄膜抵抗体と接触する部分の側面に順テーパーが形成、または、前記薄膜抵抗体と接触する部分の側面にサイドウォールが形成されていることを特徴とする半導体装置。
【発明の効果】
【００１４】
本発明によれば、今後の微細化の進展に伴い、薄膜抵抗体の膜厚をさらに薄くした場合においても、薄膜抵抗体に対する配線の接続を確実に行い、安定した抵抗値の形成が可能な半導体装置の製造方法及び半導体装置が提供される。
【発明を実施するための最良の形態】
【００１５】
以下、本発明を実施するための最良の形態の一例を説明する。
【００１６】
図１は本発明に係る半導体装置の製造方法の一実施形態を示す工程順の断面フロー図である。以下、図１の（ａ）〜（ｉ）に基づいて、本発明に係る半導体装置の製造方法を説明する。
【００１７】
（ａ）まず、Ｓｉ基板１上に各種半導体素子（図示せず）を形成後、層間膜２を堆積する。その後、この層間膜２上に導電性部材３を堆積し、パターニングを行う。ここで、前記層間膜２としては、絶縁膜であれば膜の種類や堆積方法には特に制限されないが、例えば、ＣＶＤ(chemical vapor deposition)法によるＢＰＳＧ(Boronic Phosphoric Silicate Glass)膜等のステップカバレッジや膜の平坦性が良好なものを用いることが好ましい。また、前記導電性部材３としては、例えば、Ａｌ、Ｔｉ、ＴｉＮ、ＴｉＷ、Ｗ、ＷＳｉ、ｐｏｌｙＳｉ等の導電性材料を用いることができる。そして、これらをスパッタリング法やＣＶＤ法等で１０〜１００ｎｍ程度、より好ましくは、３０〜７０ｎｍ程度堆積させ、フォト工程及びドライエッチング工程を経てパターニングすることで、導電性部材３を配置する。なお、前記導電性部材３を堆積させる膜厚は、その上に堆積させる薄膜抵抗体のステップカバレッジを確保するという観点からは薄い方が好ましい。しかし、薄膜抵抗体と、さらにその上層に配置する金属配線との接続を行うための接続孔を設ける際のエッチングで突き抜けることがないように、材質、エッチングの際の選択比等を考慮して導電性部材３の膜厚を決定する。
【００１８】
ここで、前記導電性部材３は、前記層間膜２上の複数箇所にそれぞれが独立に配置される。ここで、前記独立に配置されるとは、それぞれが分離した島状に配置されることを意味する。
【００１９】
本工程（ａ）の具体的な実施形態の一例を以下に記載するが、本発明はこれに限定されるものではない。まず、Ｓｉ基板上に各種半導体素子を形成後、層間膜（第1層間膜）としてＢＰＳＧ膜をＣＶＤ法で堆積、リフロー処理、ＣＭＰ処理を経て、厚さ約９００ｎｍの層間膜（第1層間膜）を形成した。次に、前記層間膜（第1層間膜）上に導電性部材としてＴｉをスパッタリング法で３０ｎｍ堆積し、フォト工程により約０．８μｍ×０．８μｍのレジストマスクを形成した後、ＢＣｌ３−Ｃｌ２ガスを用いたプラズマエッチングでマスクに忠実に加工し、さらにレジストを除去して、約０．８μｍ×０．８μｍ角の導電性部材を層間膜（第1層間膜）上に配置した。
【００２０】
（ｂ）次に、上記工程（ａ）でパターニングした導電性部材３の上端のエッジ部分（肩の部分）に順テーパーを設ける。ここで、前記順テーパーを設けるとは、導電性部材３に対し、下端部から上端部に向かってその断面の幅が小さくなるようにテーパーを設けることを意味する。テーパーの形状は、直線形状、段差形状、曲線形状、その他どのような形状であってもかまわない。なお、前記テーパーを設ける導電性部材３の側面としては、少なくとも後述する薄膜抵抗体と接触する部分の側面とすることが好ましい。
【００２１】
前記導電性部材３の側面に順テーパーを設ける方法としては、例えば、イオンスパッタによる方法、及び／または、反応性イオンエッチングによる方法を用いることができる。前記イオンスパッタによる方法としては、例えば、Ａｒ、Ｈｅ、Ｎｅ、Ｋｒ、Ｘｅイオン等を用いたスパッタリング方法を用いることができる。また、前記反応性イオンエッチング方法としては、ＢＣｌｘ、ＣＦｘ、ＳＦｘイオン等を用いた反応性イオンエッチング方法を用いることができる。
【００２２】
また、上述した導電性部材３の側面に順テーパーを設ける方法とは別に、上記（ａ）でパターニングした導電性部材３の側面に、サイドウォールを形成する方法を用いることもできる。このサイドウォールを形成する方法としては、例えば、導電性部材３の上にＣＶＤ法で酸化膜を堆積後、ほぼ堆積膜厚分をエッチバックするという通常のサイドウォール形成方法を用いることができる。
【００２３】
上述のように、導電性部材３の側面に順テーパーを設ける、または、導電性部材３の側面にサイドウォールを形成することで、次の工程で薄膜抵抗体５を堆積させる際の導電性部材３へのステップカバレッジが良好となり、ステップカバレッジの悪化による接触抵抗値の急上昇や、そのバラツキを抑えることが可能となる。
【００２４】
なお、本工程（ｂ）は必須の工程ではない。導電性部材３の側面に順テーパーを設けたり、或いは、導電性部材３の側面にサイドウォールを形成したりしない場合であっても、次の工程で薄膜抵抗体材料を堆積させる際の導電性部材３へのステップカバレッジが良好に確保できる場合には、本工程（ｂ）を行う必要はない。
【００２５】
本工程（ｂ）の具体的な実施形態の一例を以下に記載するが、本発明はこれに限定されるものではない。まず、ウェハ表面を平行平板型エッチャーにより、Ａｒ＝１０００ｓｃｃｍ、圧力＝１３３．３Ｐａ、ＲＦパワー＝８００Ｗの条件でＡｒスパッタエッチを行い、導電性部材であるＴｉのエッジ断面をほぼ４５°にテーパー化する。その後、酸化膜表面に付着したわずかなＴｉを塩素系プラズマで除去し、さらに純水で洗浄した。
【００２６】
（ｃ）上記工程（ｂ）で、側面に順テーパーを設けた、または、側面にサイドウォールを形成した導電性部材３上、及び、層間膜２上の全面に薄膜抵抗体材料を堆積させ、その上に、薄膜抵抗体の形状に合わせたレジストマスク４を形成する。ここで、前記薄膜抵抗体材料としては、ＣｒＳｉ、ＮｉＣｒ、ＴａＮ、ＣｒＳｉＮ、ＣｒＳｉＯなどの抵抗体材料を用いることができ、これらは、例えばスパッタリング法等で２〜５０ｎｍ程度堆積される。
【００２７】
本工程（ｃ）の具体的な実施形態の一例を以下に記載するが、本発明はこれに限定されるものではない。まず、エッジをテーパー加工した導電性部材であるＴｉ上及び層間膜（第1層間膜）上の全面に、薄膜抵抗体としてＣｒＳｉを１０ｎｍスパッタリング法で堆積した。その後、フォト工程により所望の薄膜抵抗体のパターンにレジストマスクを形成した。
【００２８】
（ｄ）上記工程（ｃ）で、レジストマスク４が形成された薄膜抵抗体材料に対して、ドライエッチング工程によりパターニングすることで薄膜抵抗体５を設ける。なお、前記薄膜抵抗体材料のドライエッチングの際には、薄膜抵抗体材料の下地が酸化膜（層間膜２）であるためそれほど選択比を気にする必要はない。前記パターニングにより、島状に配置された導電性部材３の上に、この導電性部材３の少なくとも２つ以上と電気的に導通された薄膜抵抗体５が設けられる。
【００２９】
本工程（ｄ）の具体的な実施形態の一例を以下に記載するが、本発明はこれに限定されるものではない。ここでは、レジストマスクが形成された薄膜抵抗体材料に対して、Ｃｌ２−Ｏ２系のプラズマエッチングによりパターニングを行い、その後、レジストの除去を行った。
【００３０】
（ｅ）上記工程（ｄ）で、パターニングした薄膜抵抗体５上に、絶縁膜である層間膜６を堆積する。ここで、前記層間膜６としては、絶縁膜であれば膜の種類や堆積方法には特に制限されないが、例えば、プラズマＣＶＤ法による酸化膜（ＴＥＯＳ酸化膜）等を用いることができる。なお、前記層間膜６は、必要に応じてＣＭＰ(chemical mechanical polishing）技術で平坦化することが好ましい。
【００３１】
本工程（ｅ）の具体的な実施形態の一例を以下に記載するが、本発明はこれに限定されるものではない。ここでは、層間膜（第２層間膜）としてプラズマＣＶＤ法によりＴＥＯＳ酸化膜を堆積し、その後、ＣＭＰ技術により、ＴＥＯＳ酸化膜の厚さが約３００ｎｍになるまで研磨し、平坦化を行った。
【００３２】
（ｆ）上記工程（ｅ）で堆積させた層間膜６に、その上層に設けられる金属配線と、前記薄膜抵抗体５とを接続するための接続孔７を設ける。ここで、前記接続孔７は、前記導電性部材３の配置された上方領域、つまり、下地に導電性部材３が配置されている薄膜抵抗体５の上部の層間膜６に設ける。
【００３３】
前記接続孔７は、フォト工程及びドライエッチング工程を経てパターニングすることで形成されるが、前記接続孔７の底部は、前記薄膜抵抗体５に到達、または、これを貫通して前記導電性部材３に到達して設けられている。前記薄膜抵抗体５は、所定の抵抗値を確保する必要から、一般的に膜厚が薄く形成される。このような薄膜抵抗体に対して上層の金属配線と接続をとるための接続孔をドライエッチングにより開孔する場合、オーバーエッチングが少しでも進むと、接続孔の底部が薄膜抵抗体を突き抜けてしまう場合が多い。この場合に、薄膜抵抗体の下地が絶縁膜であると、上層の金属配線との接続が正常に行われず、接触不良を起こす場合が多かった。
【００３４】
しかし、本発明においては、上述のように、下地に導電性部材３が配置されている薄膜抵抗体５の上部の層間膜６に接続孔７が設けられる構成としている。そのため、仮にオーバーエッチングが進み、薄膜抵抗体５を突き抜けて接続孔７が形成されても、接続孔７の底部は薄膜抵抗体５の下地の導電性部材３に到達して止まる。このように、仮にオーバーエッチングが進んだ場合でも、接続孔７の底部が薄膜抵抗体５と電気的に導通された導電性部材３で止まる構成としているため、上層の金属配線との接続を確実に、しかも安定して接続することが可能となる。
【００３５】
ここで、前記薄膜抵抗体５の材質は、必要とする抵抗値等との関係で、ある程度限定される場合があり、接続孔を設ける層間膜６とのエッチングの選択比を大きく取れない場合もありうる。しかし、前記導電性部材３は、前記薄膜抵抗体５と電気的な接続が確保できさえすれば良いため、接続孔を設ける層間膜６とのエッチングの選択比を大きくとれる材料の選択が可能となり、接続孔７の底部を確実に導電性部材３で止めることが容易にできる。そのため、接続孔７のエッチングプロセスの条件を、厳しくすることなく、容易に行うことが可能となる。
【００３６】
本工程（ｆ）の具体的な実施形態の一例を以下に記載するが、本発明はこれに限定されるものではない。ここでは、金属配線と薄膜抵抗体とを接続するための接続孔を開孔するため、層間膜（第２層間膜）にフォト工程により約０．５μｍ×０．５μｍのレジストマスクを形成した後、ＣＦ４−ＣＨＦ３−ＣＯ−Ｎ２−Ａｒ系のプラズマエッチングによりパターニングを行った。この際、厚さ１０ｎｍの薄膜抵抗体であるＣｒＳｉは貫通（エッチオフ）しつつ、その下地の導電性部材であるＴｉを１０〜２０ｎｍ残すようにオーバーエッチング時間を設定した。エッチング後のレジストはアッシングとウェット処理により剥離した。
【００３７】
（ｇ）上記工程（ｆ）により、上層の金属配線と薄膜抵抗体５とを接続するための接続孔７を設けた後、さらに、上層に設ける金属配線とＳｉ基板上に形成された各素子とを接続するための接続孔８を設ける。ここで、前記接続孔８は、フォト工程及びドライエッチング工程を経てパターニングすることで形成される。
【００３８】
なお、上記工程（ｆ）の接続孔７と工程（ｇ）の接続孔８の２種類の接続孔は、同時に開孔してもかまわない。この場合は、前記導電性部材３の厚さがオーバーエッチング中に失われない厚さにしておけばよいが、その厚さが厚いほど側面のテーパー化に要するＡｒスパッタエッチのエッチング時間も長くなるので、トータルで最適化することが望まれる。
【００３９】
本工程（ｇ）の具体的な実施形態の一例を以下に記載するが、本発明はこれに限定されるものではない。ここでは、金属配線とＳｉ基板上に形成された素子とを接続するための接続孔を開孔するため、層間膜（第２層間膜）にフォト工程により約０．５μｍ×０．５μｍのレジストマスクを形成した後、ＣＦ４−ＣＨＦ３−ＣＯ−Ａｒ系のプラズマエッチングによりパターニングを行った。エッチング後のレジストはアッシングとウェット処理により剥離した。
【００４０】
（ｈ）上記工程（ｆ）、（ｇ）による接続孔７、８の開孔後は、通常の半導体製造プロセスと同様に、バリアメタルのＴｉやＴｉＮをスパッタリングにより堆積し、続いてＷをＣＶＤ法で堆積後、層間膜６上のＷをエッチバックあるいはＣＭＰ技術で除去することで、接続孔７、８の中にプラグ９、１０を形成する。その後、Ａｌ合金等の金属配線材料を、例えばスパッタリング等で堆積し、フォト工程及びドライエッチング工程を経てパターニングすることで金属配線１１を形成する。
【００４１】
本工程（ｈ）の具体的な実施形態の一例を以下に記載するが、本発明はこれに限定されるものではない。ここでは、バリアメタルとしてＴｉＮ（上層）／Ｔｉ（下層）をそれぞれスパッタリング法で１００ｎｍ／３０ｎｍ堆積し、続いてＷをＣＶＤ法で３５０ｎｍ堆積した。その後、層間膜（第２層間膜）上のＷおよびバリアメタルのＴｉＮ／Ｔｉを、ＣＭＰ技術により除去した。さらに、Ａｌ−Ｃｕ合金膜５００ｎｍと反射防止膜としてＴｉＮ３０ｎｍを、それぞれスパッタリング法で連続して堆積し、第１の金属配線パターンを形成した。
【００４２】
（ｉ）さらに、第２の金属配線パターンを形成する場合には、上記プロセスと同様に絶縁膜である層間膜の堆積、平坦化、接続孔の形成、プラグの埋め込み、金属配線材料のスパッタリング等を繰り返せばよいので、説明は省略する。
【００４３】
なお、最上層の金属配線パターン形成後（ここでは、上記工程（ｈ）による金属配線１１の形成後）は、パッシベーション膜としてプラズマ窒化膜１３（上層）／プラズマＴＥＯＳ膜１２（下層）の積層膜あるいはそれらの単独膜等がＣＶＤ法で堆積される。その後、外部から電源を接続するパッド部が、フォト工程及びドライエッチング工程を経てパターニングすることで形成される。
【００４４】
本工程（ｉ）の具体的な実施形態の一例を以下に記載するが、本発明はこれに限定されるものではない。ここでは、最上層の金属配線である第１の金属配線パターン形成後のパッシベーション膜として、プラズマ窒化膜１３（上層）／プラズマＴＥＯＳ膜１２（下層）を、それぞれプラズマＣＶＤ法で５００ｎｍ／１００ｎｍ堆積した。その後、外部から電源を接続するためのパッド部のレジストマスクを、フォト工程により形成した後、上層のプラズマ窒化膜はＳＦ６−Ａｒ系プラズマにより、また、ＴＥＯＳ膜および反射防止膜であるＴｉＮは ＣＦ４−ＣＨＦ３−Ａｒ系プラズマにより、エッチングし、パターニングを行った。
【図面の簡単な説明】
【００４５】
【図１】本発明に係る半導体装置の製造方法の一実施形態を示す工程順の断面フロー図である。
【符号の説明】
【００４６】
１  Ｓｉ基板
２、６  層間膜
３  導電性部材
４  レジストマスク
５  薄膜抵抗体
７、８  接続孔
９、１０  プラグ
１１  金属配線
１２  プラズマＴＥＯＳ膜
１３  プラズマ窒化膜
【図１】
2008060446.tif 000003