(57)【要約】【課題】リード時とライト時のデータのアクセスタイムを同等とする構成としたことにより、タイミング設計を容易化する半導体記憶装置の提供。【解決手段】ライトバッファ１２２の出力であるライトデータ線対ＷＤＴ／ＷＤＢをリードデータ線対ＤＬＤＴ／ＤＬＤＢとの接続をオン・オフするスイッチ１２５を備え、ライトデータスルー機能の場合、活性化されるワンショットパルスＷＩＣＬとセンスアンプ活性化信号ＳＥＳＬを受けてスイッチ１２５をオンし、ライトデータスルー機能の場合のデータホールド時間ｔＯＨＷとリード時のデータホールド時間ｔＯＨＲをほぼ均一化させる。【選択図】図１
2008108391.tif 000002
【特許請求の範囲】
【請求項１】
データ書き込み回路に入力されたライトデータの、データ読み出し回路のセンスアンプに接続するデータ線への転送をオン・オフ制御するスイッチと、
ライトデータスルー機能が有効な場合に、ライト動作時に活性化されるライト用の制御信号と、前記センスアンプの活性化を制御するセンスアンプ活性化制御信号とが、ともに活性状態のときに、前記スイッチをオン状態とする制御を行う回路と、
を備え、
ライトサイクルにおいて、入力されたライトデータがスルーで出力データ端子から出力されるまでの時間と、リードサイクルにおいて、メモリセルからのリードデータが前記出力データ端子から出力されるまでの時間とを均一化させてなる、ことを特徴とする半導体記憶装置。
【請求項２】
リードサイクルにおいて、前記センスアンプ活性化制御信号の活性状態への遷移から所定時間後、前記リードデータが前記出力データ端子から出力され、
ライトサイクルにおいて、ライトデータスルー機能が有効な場合に、前記センスアンプ活性化制御信号の活性状態への遷移から、前記リードアクセス時の前記所定時間とほぼ同一時間経過後、前記ライトデータがスルーで前記出力データ端子から出力される、ことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
ライトデータスルー機能が有効な場合に、ライト時に、前記ライト用の制御信号を活性化して出力する信号生成回路を備えている、ことを特徴とする請求項１記載の半導体記憶装置。
【請求項４】
前記信号生成回路は、ライトデータスルー機能が無効の場合には、ライト動作時に、前記ライト用の制御信号を非活性状態に固定する、ことを特徴とする請求項３記載の半導体記憶装置。
【請求項５】
前記信号生成回路は、ライトデータスルー機能の有効／無効を示す入力端子の値、又は、ヒューズの溶断の有無に基づき、前記ライト用の制御信号の活性化の有無を制御する、ことを特徴とする請求項３又は４記載の半導体記憶装置。
【請求項６】
前記スイッチは、ライトデータを入力するライトバッファの出力であるライトデータ線と、前記センスアンプ側のデータ線との間に接続される、ことを特徴とする請求項１記載の半導体記憶装置。
【請求項７】
複数のメモリセルが接続するデジット線対と、前記デジット線対に接続され、対応するカラム選択信号によりオン・オフされるＹスイッチとの組を、複数組備え、
前記複数のＹスイッチが共通に接続されるリードデータ線対と、
前記リードデータ線対と、前記センスアンプに接続するデータ線対の一端との接続をオン・オフするデータ線分離スイッチと、
を備え、
前記センスアンプに接続するデータ線対の他端は出力回路に接続され、
前記出力回路の出力は出力データ端子に接続され、
入力データ端子に入力されたライトデータをラッチタイミング信号に応答してラッチするラッチ回路と、
前記ラッチ回路からのライトデータを入力し、出力対に出力するライトバッファと、
前記ライトバッファの出力対に接続されたライトデータ線対と、
を備え、
前記複数のＹスイッチは前記ライトデータ線対に共通に接続され、
前記カラム選択信号で選択された前記Ｙスイッチは、
リード時には、前記デジット線対と前記リードデータ線対とを接続し、
ライト時には、前記デジット線対と前記ライトデータ線対とを接続し、
前記センスアンプ活性化制御信号と前記ライト用の制御信号との論理演算結果を出力する論理回路を備え、
前記スイッチは、前記論理回路の出力信号に基づき、前記ライトデータ線対と、前記センスアンプに接続する前記データ線対との接続をオン・オフ制御する、ことを特徴とする請求項１記載の半導体記憶装置。
【請求項８】
複数のメモリセルが接続するデジット線対と、前記デジット線対に接続され、対応するカラム選択信号によりオン・オフされるＹスイッチとの組を、複数組備え、
前記複数のＹスイッチが共通に接続されるリードデータ線対と、
前記リードデータ線対と、センスアンプに接続するデータ線対の一端との接続をオン・オフするデータ線分離スイッチと、
を備え、
前記センスアンプに接続するデータ線対の他端は出力回路に接続され、
前記出力回路の出力は出力データ端子に接続され、
入力データ端子に入力されたライトデータをラッチタイミング信号に応答してラッチするラッチ回路と、
前記ラッチ回路からのライトデータを入力し、出力対に出力するライトバッファと、
前記ライトバッファの出力対に接続されたライトデータ線対と、
を備え、
前記複数のＹスイッチは前記ライトデータ線対に共通に接続され、
前記カラム選択信号で選択された前記Ｙスイッチは、
リード時には、前記デジット線対と前記リードデータ線対とを接続し、
ライト時には、前記デジット線対と前記ライトデータ線対とを接続し、
前記ライトデータ線対と、前記センスアンプに接続する前記データ線対との接続をオン・オフ制御するスイッチと、
前記センスアンプ活性化制御信号と前記ライト用の制御信号との論理演算結果を出力する論理回路と、
を備え、
前記スイッチは、前記論理回路の出力信号に基づき、ライトデータスルー時に、前記ライトデータ線対と前記センスアンプに接続する前記データ線対との接続をオン・オフ制御する、ことを特徴とする半導体記憶装置。
【請求項９】
リード動作時に、活性化されるリード用の制御信号と、前記センスアンプ活性化制御信号とを入力し、ともに活性状態のときに、前記データ線分離スイッチをオフとし、前記センスアンプを活性化する制御を行う回路を備えている、ことを特徴とする請求項８記載の半導体記憶装置。
【請求項１０】
ライトデータスルー機能が有効な場合に、ライト時に、前記ライト用の制御信号を活性化して出力する信号生成回路を備えている、ことを特徴とする請求項８記載の半導体記憶装置。
【請求項１１】
前記信号生成回路は、ライトデータスルー機能が無効の場合には、ライト動作時に、前記ライト用の制御信号を非活性状態に固定する、ことを特徴とする請求項８記載の半導体記憶装置。
【請求項１２】
前記信号生成回路は、ライトデータスルー機能の有効／無効を示す入力端子の値、又は、ヒューズの溶断の有無に基づき、前記ライト用の制御信号の活性化の有無を制御する、ことを特徴とする請求項１０又は１１記載の半導体記憶装置。
【請求項１３】
前記信号生成回路は、前記ライト用の制御信号としてワンショットパルスを出力する、ことを特徴とする請求項３又は１０記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、特に、ライト時に、入力されたライトデータを出力するライトデータスルー（Ｗｒｉｔｅ  Ｄａｔａ  Ｔｈｒｏｕｇｈ）機能を具備した半導体記憶装置に関する。
【背景技術】
【０００２】
図６は、半導体記憶装置の典型的な構成の一例を示す図である。なお、図６では、主に、半導体記憶装置におけるデジット線と入出力回路の周辺が図示されている。図６を参照すると、ソースが電源に共通に接続され、ゲートがプリチャージ制御信号ＰＣに共通に接続され、ドレインがデジット線ＤＴとＤＢにそれぞれ接続されたＰＭＯＳトランジスタ３０１、３０２は、デジット線対ＤＴ／ＤＢをプリチャージする回路である。またデジット線ＤＴとＤＢ間に接続され、ゲートがプリチャージ制御信号ＰＣに接続されたＰＭＯＳトランジスタ３０３はデジット線対ＤＴ／ＤＢをイコライズする回路である。デジット線対ＤＴ［ｉ］／ＤＢ［ｉ］（ただし、ｉは０〜ｃの整数）には、それぞれ複数のメモリセル（不図示）が接続され、高電位のワード線（不図示）で選択される。不図示のカラムデコーダから出力されるｃ＋１本のカラム選択信号ＹＳＬ［０：ｃ］のうち対応するカラム選択信号ＹＳＬ［ｉ］（ただし、ｉは０〜ｃの整数）によってオン・オフが制御されるＹセレクタ３０４は、共通のデータ線対ＹＤＴ／ＹＤＢに接続されている。なお、Ｙセレクタ（ＳＥＬ）３０４は、ゲートがカラム選択信号に接続され、例えばカラム選択信号がｈｉｇｈのときオンするＮＭＯＳトランジスタで構成される。
【０００３】
ソースが電源に共通に接続され、ゲートがプリチャージ制御信号ＰＣに共通に接続され、ドレインがデータ線ＹＤＴとＹＤＢにそれぞれ接続されたＰＭＯＳトランジスタ３０５、３０６は、共通データ線対ＹＤＴ／ＹＤＢをプリチャージする回路であり、共通データ線対ＹＤＴ／ＹＤＢ間に接続され、ゲートがプリチャージ制御信号ＰＣに接続されたＰＭＯＳトランジスタ３０７は、共通データ線対ＹＤＴ／ＹＤＢをイコライズする回路である。共通データ線対ＹＤＴ／ＹＤＢと、センスアンプ３１２側のデータ線対ＤＬＤＴ／ＤＬＤＢとは、スイッチ（トランスファーゲート）３０８を介して接続されている。
【０００４】
また、ソースが電源に共通に接続され、ゲートがＮＯＲ回路３２０の出力に共通に接続され、ドレインがデータ線ＤＬＤＴとＤＬＤＢにそれぞれ接続されたＰＭＯＳトランジスタ３０９、３１０は、データ線対ＤＬＤＴ／ＤＬＤＢをプリチャージする回路であり、データ線対ＤＬＤＴ／ＤＬＤＢ間に接続され、ゲートがＮＯＲ回路３２０の出力に接続されたＰＭＯＳトランジスタ３０７は、データ線対ＤＬＤＴ／ＤＬＤＢをイコライズする回路である。
【０００５】
データ線対ＤＬＤＴ／ＤＬＤＢは、ＮＡＮＤ回路３１５、３１６の第１入力端子にそれぞれを入力され、ＮＡＮＤ回路３１５、３１６の出力端子は、それぞれＮＡＮＤ回路３１６、３１５の第２入力端子に接続されている。ＮＡＮＤ回路３１５の出力は、インバータ（出力バッファ）３１７を介して出力データ端子Ｑに出力される。ＮＡＮＤ回路３１５、３１６は、ＤＬＤＴがｈｉｇｈのときｌｏｗ、ＤＬＤＢがｈｉｇｈのときｈｉｇｈを出力するＳＲラッチ（ＳＲフリップフロップ）を構成している。ＳＲラッチ（３１５、３１６）とインバータ（出力バッファ）３１７は出力回路を構成している。
【０００６】
さらに、ライト時にｈｉｇｈレベルとされるライトイネーブル信号ＷＥと、ＲＡＭ内部制御用のワンショットパルス信号（「内部クロック信号」という）ＩＣＬとを入力する２入力ＡＮＤ回路３１８と、２入力ＡＮＤ回路３１８の出力信号とセンスアンプ活性化信号ＳＥＳＩを入力する２入力ＮＯＲ回路３２１と、２入力ＮＯＲ回路３２１の出力を反転するインバータ３２２を備えている。
【０００７】
インバータ３２２の出力は、センスアンプ３１２の活性化を制御する信号ＳＥＳとして、センスアンプ３１２とＧＮＤ間に縦積み接続される、２つのＮＭＯＳトランジスタ３１３、３１４のうち、ＮＭＯＳトランジスタ３１３のゲートに入力される。また、２入力ＮＯＲ回路３２１の出力信号ＳＥＳＢはスイッチ３０８のオン・オフを制御する。
【０００８】
内部クロック信号ＩＣＬのインバータ３１９による反転信号と、ライトイネーブル信号ＷＥを入力する２入力ＮＯＲ回路３２０の出力信号は、データ線対ＤＬＤＴ／ＤＬＤＢをプリチャージ、イコライズするＰＭＯＳトランジスタ３０９、３１０、３１１のゲートに入力されるとともに、センスアンプ３１２とＧＮＤ間に縦積み接続される、２つのＮＭＯＳトランジスタ３１３、３１４のうち、ＮＭＯＳトランジスタ３１３のゲートに入力され、センスアンプ３１２の活性化を制御する。
【０００９】
入力データ端子に入力されたライトデータ（書き込みデータ）はＤ型ラッチ回路３２３に入力され、Ｄ型ラッチ回路３２３は、内部クロック信号ＩＣＬの立ち上がりに同期して、ライトデータをラッチする。Ｄ型ラッチ回路３２３でラッチされたライトデータは、ライトバッファ３２４に入力される。ライトバッファ３２４は、入力したライトデータを相補信号として出力する。ライトバッファ３２４の出力対は、共通のデータ線対ＹＤＴ／ＹＤＢに接続されている。
【００１０】
図６の半導体記憶装置の動作の概略を以下に説明する。
【００１１】
まず、ライトアクセスを説明する。ライトアクセス時、ライトイネーブル信号ＷＥはｈｉｇｈレベルとされ、内部クロック信号ＩＣＬがｈｉｇｈレベルのとき、ＡＮＤ回路３１８の出力はｈｉｇｈレベルとされ、ＮＯＲ回路３２１の出力信号ＳＥＳＢはｌｏｗレベルとなり、スイッチ３０８はオフし、データ線対ＤＬＤＴ／ＤＬＤＢは共通データ線対ＹＤＴ／ＹＤＢから切り離される。特に制限されないが、スイッチ（トランスファーゲート）３０８は、ＤＬＤＴとＹＤＴ、ＤＬＤＢとＹＤＢ間にそれぞれ接続され、ゲートがＳＥＳＢに共通接続された２つのＮＭＯＳトランジスタ（不図示）よりなる。ｈｉｇｈレベルのＷＥを入力するＮＯＲ回路３２０の出力はｌｏｗレベルであり、ＮＯＲ回路３２０の出力にゲートが接続されたＮＭＯＳトランジスタ３１４はオフし、このため、センスアンプ３１２は非活性状態とされる。ＮＯＲ回路３２０の出力にゲートが接続されたＰＭＯＳトランジスタ３０９〜３１１はオンし、データ線対ＤＬＤＴ／ＤＬＤＢをプリチャージ・イコライズする。
【００１２】
ＩＣＬのｌｏｗからｈｉｇｈへの遷移を受けて、Ｄ型ラッチ回路３２３は入力データ端子Ｄに入力されたライトデータをラッチする。Ｄ型ラッチ回路３２３からシングルエンドで出力されるライトデータを受けるライトバッファ３２４は、該ライトデータを差動で共通データ線対ＹＤＴ／ＹＤＢに出力する。共通データ線対ＹＤＴ／ＹＤＢに差動出力されたライトデータは、カラム選択信号でオンに設定されたＹセレクタ３０４を介して、選択されたカラムのデジット線対ＤＴ／ＤＢに伝達され、選択ワード線に接続されたメモリセルにライトデータが書き込まれる。つづいて、ＩＣＬはｈｉｇｈからｌｏｗに立ち下がり、プリチャージ制御信号ＰＣがｌｏｗレベルとなり、デジット線ＹＤＴ／ＹＤＢをプリチャージする。
【００１３】
次に、リードアクセスを説明する。リードアクセス時、ライトイネーブル信号ＷＥはｌｏｗレベルとされ、ＡＮＤ回路３１８の出力はｌｏｗレベルとされる。ＮＯＲ回路３２１の出力信号ＳＥＳＢは、センスアンプ活性化制御信号ＳＥＳＩがｌｏｗレベルのとき、ｈｉｇｈレベルとなり、ＳＥＳＩがｈｉｇｈレベルのときは、ｌｏｗレベルとなる。すなわち、ＳＥＳＩがｌｏｗレベルのとき、ＳＥＳＢはｈｉｇｈレベルとなり、スイッチ３０８がオンし、ＹＤＴとＤＬＤＴ、ＹＤＢとＤＬＤＢをそれぞれ接続する。ＳＥＳＩがｈｉｇｈレベルのとき、ＳＥＳＢはｌｏｗレベルとなり、スイッチ３０８はオフし、ＹＤＴとＤＬＤＴ、ＹＤＢとＤＬＤＢをそれぞれ非接続とする。また、インバータ３２２の出力ＳＥＳはｈｉｇｈレベルとなり、ＮＭＯＳトランジスタ３１３をオンする。ｌｏｗレベルのライトイネーブル信号ＷＥを入力するＮＯＲ回路３２０の出力は、ＩＣＬがｈｉｇｈレベルのとき、ｈｉｇｈレベルであり、ＮＭＯＳトランジスタ３１４をオンする。ＩＣＬがｈｉｇｈからｌｏｗレベルとなると、ＮＯＲ回路３２０の出力はｌｏｗレベルとなり、ＮＭＯＳトランジスタ３１４をオフし、ＰＭＯＳトランジスタ３０９、３１０、３１１をオンし、データ線対ＤＬＤＴ／ＤＬＤＢをプリチャージ・イコライズする。
【００１４】
すなわち、リードサイクルにおいて、ＳＥＳＩがｌｏｗレベルのとき、ＮＯＲ回路３２１の出力ＳＥＳＢがｈｉｇｈレベルとなり、スイッチ３０８がオンし、ＳＥＳＩがｈｉｇｈレベルのときは、ＮＯＲ回路３２１の出力ＳＥＳＢがｌｏｗレベルとなり、スイッチ３０８がオフし、ＮＭＯＳトランジスタ３１３のゲートに印加される信号ＳＥＳはｈｉｇｈレベルとされ、さらに、この状態でＩＣＬがｈｉｇｈレベルのときは、ＮＯＲ回路３２０の出力がｈｉｇｈレベルとなり、ＮＭＯＳトランジスタ３１３、３１４のゲートにはともにｈｉｇｈレベルが印加され、ＮＭＯＳトランジスタ３１３、３１４がともにオンしセンスアンプ３１２が活性化される。
【００１５】
センスアンプ３１２よりデータ線対ＤＬＤＴ／ＤＬＤＢに増幅出力される信号（リードデータ）は、ＳＲラッチ（３１５、３１６）でラッチされ、出力バッファ３１７から出力データ端子に出力される。つづいて、ＩＣＬがｌｏｗレベルに立ち下がると、ＮＯＲ回路３２０の出力はｌｏｗレベルとなり、ＰＭＯＳトランジスタ３０９、３１０、３１１により、データ線対ＤＬＤＴ／ＤＬＤＢのプリチャージ・イコライズが行われる。
【００１６】
なお、データのライト動作時、入力データ端子Ｄから入力されたライトデータをそのまま出力データ端子Ｑから出力するライトデータスルー機能を備えた半導体記憶装置として、特許文献１等の記載も参照される。特許文献１には読み出し時間の短いライトスルー機能（ライトデータスルー機能）を実現する構成が開示されている。
【００１７】
【特許文献１】特開２００４−１９９８１４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１８】
図６に示した回路の半導体装置をもとに、以下では、ライトデータスルー機能を備えた半導体記憶装置を考える。ライトデータスルー機能を備えた半導体記憶装置は、例えば図５に示すような構成とされる。なお、図５は、ライトデータスルー制御に関連して、本発明の比較例を、本発明者が描いたものであり、従来技術ではない。
【００１９】
図５を参照すると、Ｄ型ラッチ回路２１９でラッチ出力されたライトデータを受けるライトバッファ２２０の出力対は、共通データ線ＹＤＴ／ＹＤＢに接続されている。
【００２０】
ライト動作時、内部クロック信号ＩＣＬの立ち上がりでＤ型ラッチ回路２１９の出力がライトバッファ２２０を介してデータ線対ＹＤＴ／ＹＤＢに出力され、カラム選択信号によりオン状態とされたＹスイッチ２０４を介して選択カラムのデジット線対ＤＴ／ＤＢに伝達され、選択ワード線のメモリセルに書きこまれる。センスアンプ活性化制御信号ＳＥＳＩがｌｏｗレベルのとき、ＮＡＮＤ回路２１８の出力はｈｉｇｈレベルとなり、ＹＤＴ／ＹＤＢとＤＬＤＴ／ＤＬＤＢの接続をオン・オフ制御するスイッチ（トランスファーゲート）２０８がオンし、ＹＤＴ／ＹＤＢと、ＤＬＤＴとＤＬＤＢが導通する。特に制限されないが、スイッチ２０８は、ＤＬＤＴとＹＤＴ、ＤＬＤＢとＹＤＢ間にそれぞれ接続され、ゲートがＳＥＳＢに共通接続された２つのＮＭＯＳトランジスタよりなる。
【００２１】
ＳＥＳＩとＩＣＬがともにｈｉｇｈレベルのとき、ＮＡＮＤ回路２１８の出力信号ＳＥＳＢがｌｏｗレベルとなり、スイッチ２０８がオフし、ＹＤＴ／ＹＤＢとＤＬＤＴ／ＤＬＤＢが分離される。一方、インバータ２１７の出力ＳＥＳがｈｉｇｈとなり、ＮＭＯＳトランジスタ２１３がオンし、センスアンプ２１２に電流が供給されて活性化し、センスアンプ２１２はＤＬＤＴ／ＤＬＤＢにセンス増幅結果を出力する。ＤＬＤＴ／ＤＬＤＢの信号を受けるＳＲラッチ回路（入力と出力が襷がけ接続されたＮＡＮＤ回路２１４、２１５）はラッチ出力をインバータ（反転バッファ）２１６に出力し、インバータ２１６は反転結果を出力データ端子Ｑに出力する。すなわち、Ｄ型ラッチ回路２１９からのライトデータは、図５に、折り返し矢線として示すようなパスを通って、出力データ端子Ｑから出力される。
【００２２】
ＩＣＬがｌｏｗレベル、又はＳＥＳＩがｌｏｗレベルのとき、ＮＡＮＤ回路２１８の出力はｈｉｇｈレベルとされ、スイッチ２０８はオンし、ＹＤＴ／ＹＤＢとＤＬＤＴ／ＤＬＤＢが接続される。リード動作時において、ＳＥＳＩとＩＣＬとがともにｈｉｇｈレベルのとき、ＮＡＮＤ回路２１８の出力はｌｏｗレベルとなり、スイッチ２０８はオフし、ＹＤＴ／ＹＤＢとＤＬＤＴ／ＤＬＤＢが分離される。インバータ２１７の出力はｈｉｇｈレベルとされ、ＮＭＯＳトランジスタ２１３がオンし、センスアンプ２１２が活性化し、センスアンプ２１２はＤＬＤＴ／ＤＬＤＢの信号をセンス増幅する。ＤＬＤＴ／ＤＬＤＢの信号を受けるＳＲラッチ回路はラッチ出力をインバータ２１６に出力し、インバータ２１６は反転結果を出力データ端子Ｑに出力する。
【００２３】
図７は、図５に示した半導体記憶装置（ＲＡＭ）のライト・リード動作時のタイミングチャートである。リード動作時（Ｒｅａｄ  Ｃｙｃｌｅ）、メモリセルを介し、且つ、センスアンプ動作の限界以上の差電位を確保するタイミングまで待たせるため、アクセスタイムが遅い。ｔＯＨＲは、リードサイクルの開始（外部クロックＣＬＫの立ち上がり）から、出力データ端子Ｑにリードデータが出力されるまでの時間である。
【００２４】
一方、ライト動作のライトデータスルー動作では、メモリセルを介さず、入力されたライトデータが直接出力データ端子Ｑに、スルーされるため、アクセスタイムが速い。時間ｔＯＨＷ（データホールド時間）は、ライトサイクルの開始（外部クロックＣＬＫの立ち上がり）から、出力データ端子Ｑにライトデータがスルーで出力されるまでの時間に相当する。
【００２５】
すなわち、ライトデータスルー動作時、内部クロック信号ＩＣＬの立ち上がりエッジに応じて、Ｄ型ラッチ回路２１９から出力されるライトデータを受けるライトバッファ２２０、ＹＤＴ／ＹＤＢ、ＤＬＤＴ／ＤＬＤＢを介して、入力ライトデータが出力データ端子Ｑに伝達されるため、データホールド時間ｔＯＨＷは短い。これに対して、リード動作では、ＳＥＳＩの立ち上がりを受けてから、センスアンプ２１２が活性化し、出力データ端子Ｑの変化が起こるため、そのデータホールド時間ｔＯＨＲは、ライト動作に比べておそい。
【００２６】
このように、図５の構成の場合、アクセスタイムが相対的に遅いリード動作の次にアクセスタイムが相対的に速いライト動作が行われる等、リードとライトの間欠動作時あるいはリードとライトの交互動作時に、チップ（ＣＰＵ又はコントローラ）側の入力データの有効（Ｖａｌｉｄ）幅が極端に減少される。すなわち、チップ（ＣＰＵ又はコントローラ）側では、半導体記憶装置（ＲＡＭ）に接続するデータバス等にライトデータを出力して保持する時間は、ライトデータスルー時、極端に短くなる。このため、チップ設計のタイミングマージンが厳しくなる。
【００２７】
また、異なる半導体記憶装置（ＲＡＭ）仕様に対応すべく、個別にＲＡＭのハード設計が必要とされる。顧客仕様に合わせたＲＡＭを個別に設計せねばならない。このため、ＲＡＭの設計負担が大となる。
【課題を解決するための手段】
【００２８】
本願で開示される発明は、前記課題を解決するため概略以下の構成とされる。
【００２９】
本発明に係る半導体記憶装置は、データ書き込み回路に入力されたライトデータの、データ読み出し回路のセンスアンプに接続するデータ線への転送をオン・オフ制御するスイッチと、ライトデータスルー機能が有効な場合に、ライト動作時に活性化されるライト用の制御信号と、前記センスアンプの活性化を制御するセンスアンプ活性化制御信号とが、ともに活性状態のときに、前記スイッチをオン状態とする制御を行う回路と、を備え、ライトサイクルにおいて、入力されたライトデータがスルーで出力データ端子から出力されるまでの時間と、リードサイクルにおいて、メモリセルからのリードデータが前記出力データ端子から出力されるまでの時間とを均一化させている。
【００３０】
本発明においては、リードサイクルにおいて、前記センスアンプ活性化制御信号の活性状態への遷移から所定時間後、前記リードデータが前記出力データ端子から出力され、ライトサイクルにおいて、ライトデータスルー機能が有効な場合に、前記センスアンプ活性化制御信号の活性状態への遷移から、前記リードアクセス時の前記所定時間とほぼ同一時間経過後、前記ライトデータがスルーで前記出力データ端子から出力される。
【００３１】
本発明において、ライトデータスルー機能が有効な場合に、ライト時に、前記ライト用の制御信号を活性化して出力する信号生成回路を備えている。
【００３２】
本発明において、前記信号生成回路は、ライトデータスルー機能が無効の場合には、ライト動作時に、前記ライト用の制御信号を非活性状態に固定する。
【００３３】
本発明において、前記信号生成回路は、ライトデータスルー機能の有効／無効を示す入力端子の値、又は、ヒューズの溶断の有無に基づき、前記ライト用の制御信号の活性化の有無を制御する。
【００３４】
本発明においては、前記スイッチは、ライトデータを入力するライトバッファの出力であるライトデータ線と、前記センスアンプ側のデータ線との間に接続される。
【００３５】
本発明においては、複数のメモリセルが接続するデジット線対と、前記デジット線対に接続され、対応するカラム選択信号によりオン・オフされるＹスイッチとの組を、複数組備え、前記複数のＹスイッチが共通に接続されるリードデータ線対と、前記リードデータ線対と、前記センスアンプに接続するデータ線対の一端との接続をオン・オフするデータ線分離スイッチと、を備え、前記センスアンプに接続するデータ線対の他端は出力回路に接続され、前記出力回路の出力は出力データ端子に接続され、入力データ端子に入力されたライトデータをラッチタイミング信号に応答してラッチするラッチ回路と、前記ラッチ回路からのライトデータを入力し、出力対に出力するライトバッファと、前記ライトバッファの出力対に接続されたライトデータ線対と、を備えている。前記複数のＹスイッチは前記ライトデータ線対に共通に接続される。前記カラム選択信号で選択された前記Ｙスイッチは、リード時には、前記デジット線対と前記リードデータ線対とを接続し、ライト時には、前記デジット線対と前記ライトデータ線対とを接続する。前記センスアンプ活性化制御信号と前記ライト用の制御信号との論理演算結果を出力する論理回路を備え、前記スイッチは、前記論理回路の出力信号に基づき、前記ライトデータ線対と、前記センスアンプに接続する前記データ線対との接続をオン・オフ制御する構成としてもよい。
【発明の効果】
【００３６】
本発明によれば、ライトデータスルー機能を備えた半導体記憶装置において、リード時とライト時のデータのアクセスタイムを同等とする構成としたことにより、半導体記憶装置、及び半導体記憶装置に接続するチップ側のタイミング設計を容易化している。
【００３７】
本発明によれば、１つの半導体記憶装置で、ライトデータスルー仕様の有効と無効を選択することができる。
【発明を実施するための最良の形態】
【００３８】
上記した本発明についてさらに詳細に説述すべく添付図面を参照して以下に説明する。本発明は、ライトバッファ（１２２）の出力対が接続するライトデータ線対（ＷＤＴ／ＷＤＢ）と、センスアンプ（１１４）が接続するデータ線対（ＤＬＤＴ／ＤＬＤＢ）との接続をオン・オフ制御するスイッチ（１２５）を備えている。ライトデータスルー仕様が有効の場合に、ライト時に、活性状態とされるワンショットパルス信号（ＷＩＣＬ）を生成する回路(図２参照)を備え、このＷＩＣＬとセンスアンプ活性化信号（ＳＥＳＩ）を受けて、両者がともに活性状態のとき、スイッチ（１２５）をオンする回路（１２３、１２４）を備え、ライトデータスルー仕様が有効の場合のライト動作時のデータホールド時間ｔＯＨＷと、リード時のデータホールド時間ｔＯＨＲとをほぼ均一化可能な構成としている。
【００３９】
また、異なる２つのＲＡＭの使用（ライトデータスルー機能の有無）の切替えが可能な仕込み（図２に示すＷＴＨ端子のレベルによる切替えや、Ｆｕｓｅ等を用いた切替施策等）を、予めＲＡＭに具備しておくことで、単一の回路で異なる２つのＲＡＭの仕様の実現を可能としている。以下、具体的な実施例に即して説明する。
【実施例】
【００４０】
図１は、本発明の半導体記憶装置（ＲＡＭ）の一実施例の構成を示す図である。本実施例の基本動作としては、データ読み出し回路における出力制御を行うための制御信号（リード用ワンショットパルス信号）ＲＩＣＬと、データ書き込み回路における入力制御を行うための制御信号（ライト用ワンショットパルス信号）ＷＩＣＬとを分離して設け、制御信号ＲＩＣＬに基づき、出力制御を行う制御回路１０と、ライトデータスルー機能が有効の場合（図２の端子ＷＴＨの入力レベル＝ｈｉｇｈ）、制御信号ＷＩＣＬに基づき入力制御を行う制御回路１１とを備えている。制御回路１１は、ライトデータスルー機能が有効の場合、ＷＩＣＬとセンスアンプ活性化信号ＳＥＳＩとに基づき、スイッチ１２５をオン状態とし、ライトバッファ１２２の出力対ＷＤＴ／ＷＤＢからセンスアンプ１１４側のデータ線対ＤＬＤＴ／ＤＬＤＢへのデータ転送を行う。かかる構成により、ライトデータスルー仕様における、チップ設計のタイミング設計を容易化するように、ＲＡＭの出力データホールド時間（リード動作時はｔＯＨＲ、ライト動作時はｔＯＨＷ）の均一化を実現させる。一方、ライトデータスルー機能が無効の場合（ＷＴＨの入力レベル＝ｌｏｗ）、ＷＩＣＬをｌｏｗレベルに固定化することで、スイッチ１２５をオフ状態とし、入力ライトデータは出力データ端子Ｑに伝播させない。
【００４１】
より詳細には、図１を参照すると、ソースが電源に共通に接続され、ゲートがプリチャージ制御信号ＰＣに共通に接続され、ドレインがデジット線対ＤＴ／ＤＢにそれぞれ接続されたＰＭＯＳトランジスタ１０１、１０２は、デジット線対ＤＴ／ＤＢをプリチャージする回路である。またデジット線ＤＴとＤＢの間に接続され、ゲートがプリチャージ制御信号ＰＣに接続されたＰＭＯＳトランジスタ１０３はデジット線対ＤＴ／ＤＢをイコライズする回路である。不図示のカラムデコーダから出力されるｃ＋１本のカラム選択信号ＹＳＬ［０：ｃ］のうち、対応するカラム選択信号で導通・非導通が制御される複数のＹセレクタ（Ｙスイッチ）１０４は、共通のリードデータ線対ＲＤＴ／ＲＤＢ、及び、共通のライトデータ線ＷＤＴ／ＷＤＢに接続されている。
【００４２】
ソースが電源に接続され、ゲートがプリチャージ制御信号ＰＣに共通に接続され、ドレインがリードデータ線対ＲＤＴ／ＲＤＢにそれぞれ接続されたＰＭＯＳトランジスタ１０７、１０８は、リードデータ線対ＲＤＴ／ＲＤＢをプリチャージする回路である。リードデータ線対ＲＤＴ／ＲＤＢ間に接続され、ゲートがプリチャージ制御信号ＰＣに接続されたＰＭＯＳトランジスタ１０９はリードデータ線対ＲＤＴ／ＲＤＢをイコライズする回路である。リードデータ線対ＲＤＴ／ＲＤＢと、センスアンプ１１４に接続するデータ線対ＤＬＤＴ／ＤＬＤＢとは、スイッチ（トランスファーゲート）１１０を介して接続される。
【００４３】
また、ソースが電源に共通に接続され、ゲートがプリチャージ制御信号ＰＣに共通に接続され、ドレインがデータ線ＤＬＤＴとＤＬＤＢにそれぞれ接続されたＰＭＯＳトランジスタ１１１、１１２は、データ線対ＤＬＤＴ／ＤＬＤＢをプリチャージする回路であり、データ線対ＤＬＤＴ／ＤＬＤＢ間に接続され、ゲートがプリチャージ制御信号ＰＣに共通に接続されたＰＭＯＳトランジスタ１１３は、データ線対ＤＬＤＴ／ＤＬＤＢをイコライズする回路である。
【００４４】
センスアンプ１１４に接続されるデータ線対ＤＬＤＴ／ＤＬＤＢは、ＳＲラッチ回路（入力と出力を襷掛け接続したＮＡＮＤ回路１１６、１１７よりなる）に入力され、ＳＲラッチ回路（１１６、１１７）の出力は、反転バッファ１１８よりなる出力回路を介して出力データ端子Ｑに出力される。ＳＲラッチ回路（１１６、１１７）とインバータ（出力バッファ）３１８は出力回路を構成している。
【００４５】
センスアンプ１１４とＧＮＤ間には、ゲートに制御信号ＳＥＳが接続されたＮＭＯＳトランジスタ１１５が接続され、制御信号ＳＥＳがｈｉｇｈのとき、センスアンプ１１４は活性化される。特に制限されないが、スイッチ１１０は、ＤＬＤＴとＲＤＴ、ＤＬＤＢとＲＤＢ間にそれぞれ接続され、ゲートがＳＥＳＲに共通接続されたＮＭＯＳトランジスタ(トランスファゲート)よりなる。
【００４６】
リード系の制御回路１０は、センスアンプ活性化信号ＳＥＳＩと、リード用ワンショットパルス信号ＲＩＣＬとを入力する２入力ＮＡＮＤ回路１１９と、２入力ＮＡＮＤ回路１１９の出力ＳＥＳＲを反転するインバータ１２０を備え、２入力ＮＡＮＤ回路１１９の出力信号ＳＥＳＲは、スイッチ１１０に入力される。インバータ１２０の出力信号ＳＥＳは、ＮＭＯＳトランジスタ１１３のゲートに入力される。リード動作時、ＳＥＳがｈｉｇｈレベルのとき、ＳＥＳＲはｌｏｗレベルとなり、スイッチ１１０はオフし、ＮＭＯＳトランジスタ１１５がオンし、センスアンプ１１４が活性化し、ＲＤＴ／ＲＤＢとＤＬＤＴ／ＤＬＤＢとが切り離された状態で、センスアンプ１１４は、データ線対ＤＬＤＴ／ＤＬＤＢの信号をセンス増幅する。
【００４７】
さらに、本実施例は、入力データ端子Ｄのライトデータを内部クロック信号ＩＣＬに応答してラッチするＤ型ラッチ回路１２１と、Ｄ型ラッチ回路１２１からシングルエンデッド出力されるライトデータを受け、ライトデータ線対ＷＤＴ／ＷＤＢに駆動出力するライトバッファ１２２を備えている。特に制限されないが、Ｄ型ラッチ回路１２１は、ＩＣＬの立ち上がりに応答してライトデータをラッチする。
【００４８】
ライト系の制御回路１１として、センスアンプ活性化制御信号ＳＥＳＩとライト用ワンショットパルス信号ＷＩＣＬとを入力とするＮＡＮＤ回路１２４と、ライトデータ線対ＷＤＴ／ＷＤＢと、データ線対ＤＬＤＴ／ＤＬＤＢとの接続をオン・オフ制御するスイッチ１２５を備えている。スイッチ１２５は、ＮＡＮＤ回路１２４の出力信号ＳＥＷＢと、ＮＡＮＤ回路１２４の出力を受けるインバータ１２３の出力信号ＳＥＳＷによりオン・オフ制御され、ＮＡＮＤ回路１２４の出力ＳＥＷＢがｌｏｗレベルのとき、オンし、ｈｉｇｈレベルのときオフする。このスイッチ１２５は、データ書き込み回路のライトデータ線ＷＤＴ／ＷＤＢ上のデータの、データ読み出し回路側のセンスアンプ１１４に接続するデータ線対ＤＬＤＴ／ＤＬＤＢへの転送をオン・オフ制御する。特に制限されないが、スイッチ１２５は、ＷＤＴとＤＬＤＴ間に接続され、ゲートにＳＥＷＢ、ＳＥＳＷをそれぞれ入力とするＰＭＯＳトランジスタとＮＭＯＳトランジスタよりなるＣＭＯＳトランスファーゲートと、ＷＤＢとＤＬＤＢ間に接続され、ゲートにＳＥＷＢ、ＳＥＳＷをそれぞれ入力とするＰＭＯＳトランジスタとＮＭＯＳトランジスタよりなるＣＭＯＳトランスファーゲートより構成される。
【００４９】
さらに、本実施例においては、各々のＹスイッチ１０４に対して、ライト時に、ｈｉｇｈレベルとされるライトイネーブル信号ＷＥと、カラム選択信号ＹＳＷ［ｉ］（ただし、ｉは０からｃの整数）とを入力するＡＮＤ回路１０６と、ライトイネーブル信号ＷＥの反転（ｌｏｗ時、アクティブ）とカラム選択信号ＹＳＷ［ｉ］を入力するＡＮＤ回路１０５とを備えている。ライト動作時には、選択されたＹスイッチ１０４に対応するＡＮＤ回路１０６の出力ＷＳＷ［ｉ］がｈｉｇｈレベル、ＡＮＤ回路１０５の出力ＲＳＷ［ｉ］がｌｏｗレベルとなり、選択されたデジット線対ＤＴ／ＤＢと、ライトデータ線対ＷＤＴ／ＷＤＢとが接続される。一方、リード動作時は、選択されたＹスイッチ１０４に対応するＡＮＤ回路１０６の出力ＷＳＷ［ｉ］がｌｏｗレベル、ＡＮＤ回路１０５の出力ＲＳＷ［ｉ］がｈｉｇｈレベルとなり、選択されたデジット線対ＤＴ／ＤＢと、リードデータ線対ＲＤＴ、ＲＤＢとが接続される。特に制限されないが、Ｙスイッチ１０４は、デジット線ＤＴと、ＷＤＴとの間に接続されゲートがＷＳＷ［ｉ］（ただし、ｉは０からｃの整数）に接続されたＮＭＯＳトランジスタ(不図示)と、デジット線ＤＴと、ＲＤＴとの間に接続されゲートがＲＳＷ［ｉ］（ただし、ｉは０からｃの整数）に接続されたＮＭＯＳトランジスタ(不図示)と、デジット線ＤＢと、ＷＤＢとの間に接続されゲートがＷＳＷ［ｉ］（ただし、ｉは０からｃの整数）に接続されたＮＭＯＳトランジスタ(不図示)と、デジット線ＤＢと、ＲＤＢとの間に接続されゲートがＲＳＷ［ｉ］（ただし、ｉは０からｃの整数）に接続されたＮＭＯＳトランジスタ(不図示)によって構成してもよい。
【００５０】
図２は、図１の各種制御信号を生成する内部クロック（ＣＬＫ）生成回路の信号端子を示す図である。内部ＣＬＫ生成回路は、外部クロック信号ＣＬＫ、チップセレクト信号ＣＳＢ（アクティブ時、ｌｏｗ）、ライトイネーブル信号ＷＥＢ（アクティブ時、ｌｏｗ）、ライトデータスルー機能の有効／無効を選択する制御信号ＷＴＨの入力端子とを有し、ＲＡＭ内部制御ワンショットパルス信号（内部クロック信号）ＩＣＬ、センスアンプ制御兼出力制御ワンショットパルス信号（センスアンプ活性化制御信号）ＳＥＳＩ、リード用ワンショットパルス信号ＲＩＣＬ、ライト用ワンショットパルス信号ＷＩＣＬを生成する。なお、図１のライトイネーブル信号は、ライトイネーブル信号ＷＥＢを反転した信号である。
【００５１】
本実施例では、入力端子ＷＴＨがｈｉｇｈレベルのとき、ライトデータスルー機能が有効とされる。ＷＴＨがｌｏｗレベルのときは、ライトデータスルー機能は無効とされ、入力データ端子Ｄより入力されたライトデータは出力データ端子Ｑから出力されない。
【００５２】
図３は、図２の内部ＣＬＫ生成回路の動作を説明するタイミングチャートである。ライトサイクルにおいて、ＷＴＨ端子がｈｉｇｈレベルのとき（ライトデータスルー機能有効）、ＩＣＬに基づき内部ＣＬＫ生成回路は、ＳＥＳＩをｈｉｇｈとし、ｌｏｗレベルのＷＥＢに基づき、ライト用ワンショットパルスＷＩＣＬを出力する。ＳＥＳＩ、ＷＩＣＬのｈｉｇｈレベルのとき、図１のＮＡＮＤ回路１２４の出力はｌｏｗレベルとなり、スイッチ１２５がオンし、ライトデータ線対ＷＤＴ／ＷＤＢのライトデータが出力データ端子Ｑから出力される。
【００５３】
ＷＴＨ端子がｌｏｗレベルのとき（ライトデータスルー機能無効）、内部ＣＬＫ生成回路は、ワンショットパルスＷＩＣＬを生成せず、ＷＩＣＬはｌｏｗレベルとされ、ＮＡＮＤ回路１２４の出力はｈｉｇｈレベルとなり、スイッチ１２５がオフし、ライトデータ線対ＷＤＴ／ＷＤＢのライトデータは出力データ端子Ｑから出力されない。
【００５４】
リード動作時には、内部ＣＬＫ生成回路は、ワンショットパルスＲＩＣＬを生成し、ＮＡＮＤ回路１１６がｌｏｗレベル、インバータ１１７の出力はｈｉｇｈとなり、センスアンプ１１４が活性化し、メモリセルからのリードデータをセンス増幅し、出力データ端子Ｑから出力される。
【００５５】
図４は、本実施例のライトデータスルー時におけるライト動作とリード動作のタイミングチャートである。
【００５６】
ライトサイクルでは、ＷＩＣＬがｈｉｇｈレベルとされ、この遷移に応答して、センスアンプ活性化制御信号ＳＥＳＩがｈｉｇｈレベルとなり、ＳＥＳＩの立ち上がりに応答してＳＥＳＷがｈｉｇｈレベルとなり、スイッチ１２５がオンし、ライトデータ線対ＷＤＴ／ＷＤＢの信号が、ＳＲラッチ回路（１１６、１１７）でラッチされ、出力データ端子Ｑより出力される。なお、ライトサイクルでは、ＲＩＣＬはｌｏｗレベルであるため、ＮＡＮＤ回路１１９の出力はｈｉｇｈレベルであり、スイッチ１１０はオンし、インバータ１２０の出力はｌｏｗレベルであり、ＮＭＯＳトランジスタ１１５はオフとされ、センスアンプ１１４は非活性状態とされる。
【００５７】
図４に示すように、ライトアクセス時のｔＯＨＷ（発明）は、ｔＯＨＷ（比較例）（図５のｔＯＨＷに相当する）よりも遅れ、リード時のｔＯＨＲとほぼ同一の値となっている。図４において、ｔＯＨＷ（発明）からｔＯＨＷ（比較例）を差し引いた時間が、チップ側のホールドタイムのタイミングマージンとなる。
【００５８】
リードサイクルでは、ＲＩＣＬがｈｉｇｈレベルとされ、ＳＥＳＩがｈｉｇｈレベルのとき、ＮＡＮＤ回路１１９の出力はｌｏｗレベルとされ、スイッチ１１０はオフし、ＲＤＴ／ＲＤＢと、ＤＬＤＴ／ＤＬＤＢとは切り離される。またインバータ１２０の出力はｈｉｇｈレベルとなり、ＮＭＯＳトランジスタ１１５がオンし、センスアンプ１１４は活性化され、データ線対ＤＬＤＴ／ＤＬＤＢの信号（ＤＬＤＴ／ＤＬＤＢはスイッチ１１０がオンのときにＲＤＴ／ＲＤＢに接続され、信号電荷を蓄積）がセンス増幅され、ＳＲラッチ回路（１１６、１１７）でラッチされ、反転バッファ１１８を介して出力データ端子Ｑより出力される。その後、プリチャージ信号ＰＣがｌｏｗレベルとされ、デジット線対、データ線対がプリチャージ・イコライズされる。
【００５９】
ライト動作時とリード動作時における出力データホールドタイミング（ライト動作時はｔＯＨＷ、リード動作時はｔＯＨＲ）は、いずれも、センスアンプ活性化制御信号ＳＥＳＩの立ち上がりから、ほぼ均一の時間スペックとなる。
【００６０】
また、本実施例によれば、端子ＷＴＨの値によって、Ｗｒｉｔｅ動作時のＷｒｉｔｅ用制御クロック（ＷＩＣＬ）を制御することで、１つのデバイスで、ライトデータスルー機能有り、無しという異なる２つのＲＡＭの仕様の違いを実現できる。
【００６１】
ライト動作時にＲＡＭの入力データがそのまま出力端子に伝達するようなＲＡＭ仕様の場合、ライト動作およびＲｅａｄ動作時のＲＡＭの出力データホールドタイム（ｔＯＨＷ、ｔＯＨＲ）の均一化を図る事で、ＲＡＭの出力幅、即ちチップにとっての入力Ｖａｌｉｄ幅が拡大される事で、チップ設計時のタイミング設計を容易にする事が可能となる。
【００６２】
本実施例によれば、顧客仕様に合わせたＲＡＭのクイックデリバリーを実現可能としている。
【００６３】
本実施例の半導体記憶装置（ＲＡＭ）は、チップ設計者の視点からみると、入力端子ＷＴＨをクランプする事で、ＲＡＭマクロの仕様を任意に選択することが可能とされている。
【００６４】
ライトデータスルー仕様の場合、書き込むデータを次のクロックに同期して取り込みたい場合に使用されるケース等が想定される。
【００６５】
ＲＡＭのライト動作時に、入力データを出力端子に出力させない非ライトデータスルー仕様の場合（Ｎｏｎ−Ｗｒｉｔｅ  Ｄａｔａ  Ｔｈｒｏｕｇｈ）、ＣＰＵへの割り込み動作作業が完了した後、通常動作に復帰させる場合等、ＣＰＵに読み込んだデータをそのまま使用する様なケース等が想定される。ライト動作時の出力データ切替えに伴う、ＲＡＭの出力電流を制御するメリットがある。
【００６６】
ＲＡＭ設計者の視点からみて、上記の様な、二つの異なる仕様要求が半導体記憶装置（ＲＡＭ）に対して存在した場合、従来、個別にハード設計を行い対応していたが、本実施例の回路構成を、予め半導体記憶装置（ＲＡＭ）に搭載しておくことで、ＷＴＨ端子の入力状態の切替えのみで異なる２つの仕様を単一回路で実現することが出来る。このため、従来個別に設計していたＲＡＭ設計者の工数が削減出来る。
【００６７】
上記の通り、様々な顧客を相手にするＡＳＩＣ（Application Specific Integrated Circuit）品では、製品用途に合わせたＲＡＭをラインナップさせておいた方が得策であり、フレキシブル且つクイックなＲＡＭデリバリーが可能となる。これは、ライト・リード動作時のＲＡＭの出力制御論理を共通化させたためである。
【００６８】
また、異なる仕様のＲＡＭ要求に対して、これまで個別に設計対応していたものを、予めＲＡＭに回路具備し、入力端子レベルの切替えのみで、顧客用途に合わせたフレキシブルなＲＡＭのデリバリーが可能となる。なお、入力端子ＷＴＨの切替えのみならず、Ｆｕｓｅ等を用いてＲＡＭ仕様を切替えるようにしてもよいことは勿論である。
【００６９】
なお、半導体記憶装置のメモリセルアレイは、スタティックランダムアクセスメモリであっても、データ保持にリフレッシュを要するダイナミックランダムアクセスメモリであってもよい。以上、本発明を上記実施例に即して説明したが、本発明は上記実施例の構成にのみ制限されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【図面の簡単な説明】
【００７０】
【図１】本発明の一実施例の構成を示す図である。
【図２】本発明の一実施例の内部ＣＬＫ生成回路の入力端子、出力クロック端子を示す図である。
【図３】本発明の一実施例の内部ＣＬＫ生成回路の動作を示すタイミング図である。
【図４】本発明の一実施例のライト、リードアクセス時の動作を示すタイミング図である。
【図５】ライトデータスルー機能を具備した構成を示す図（比較例）である。
【図６】従来の半導体記憶装置の構成の一例を示す図である。
【図７】図５の比較例の動作を説明する図である。
【符号の説明】
【００７１】
１０  制御回路
１１  制御回路
１０１、１０２、１０３、１０７、１０８、１０９、１１１、１１２、１１３  ＰＭＯＳトランジスタ
１０４  Ｙスイッチ（Ｙセレクタ）
１０５、１０６  ＡＮＤ回路
１１０  スイッチ（トランスファゲート）
１１４  センスアンプ
１１５  ＮＭＯＳトランジスタ
１１６、１１７、１１９、１２４  ＮＡＮＤ回路
１１８、１２０、１２３  インバータ
１２１  Ｄ型ラッチ回路
１２２  ライトバッファ
１２５  スイッチ
２０１、２０２、２０３、２０５、２０６、２０７、２０９、２１０、２１１  ＰＭＯＳトランジスタ
２０４  Ｙスイッチ（Ｙセレクタ）
２０８  スイッチ（トランスファゲート）
２１２  センスアンプ
２１３  ＮＭＯＳトランジスタ
２１４、２１５、２１８  ＮＡＮＤ回路  
２１６、２１７  インバータ
２１９  Ｄ型ラッチ回路
２２０  ライトバッファ
３０１、３０２、３０３、３０５、３０６、３０７、３０９、３１０、３１１  ＰＭＯＳトランジスタ
３０４  Ｙスイッチ（Ｙセレクタ）
３０８  スイッチ（トランスファゲート）
３１２  センスアンプ
３１３、３１４  ＮＭＯＳトランジスタ
３１５、３１６  ＮＡＮＤ回路
３１７、３１９、３２２  インバータ
３１８  ＡＮＤ回路
３２０、３２１  ＮＯＲ回路
３２３  Ｄ型ラッチ回路
３２４  ライトバッファ
【図１】
2008108391.tif 000003
【図２】
2008108391.tif 000004
【図３】
2008108391.tif 000005
【図４】
2008108391.tif 000006
【図５】
2008108391.tif 000007
【図６】
2008108391.tif 000008
【図７】
2008108391.tif 000009