(57)【要約】【課題】集積化が容易であり且つ切替直後のチャタリングを防止可能な小さなヒステリシスを有するコンパレータ回路を提供する。【解決手段】基準電圧Ｖｒｅｆ及び比較される電圧Ｖｉｎを入力される一対の差動入力トランジスタＱ１２，Ｑ１４と、トランジスタＱ１２，Ｑ１４の夫々のコレクタと電源線との間に接続され且つベース同士が接続された一対の負荷トランジスタＱ１５，Ｑ１６と、トランジスタＱ１５，Ｑ１６の夫々のエミッタと電源線との間に接続された第１及び第２の抵抗Ｒ１３，Ｒ１４とを有する差動増幅回路５２、差動増幅回路５２の反転に応答してトランジスタＱ１５，Ｑ１６のエミッタへ供給される第１の電流Ｉ１を発生させる第１の電流源回路５４、並びに差動増幅回路５２の反転に応答して所定時間の間第１の電流Ｉ１に重畳される第２の電流Ｉ２を発生させる第２の電流源回路５４を有する。【選択図】図５
2008205828.tif 000002
【特許請求の範囲】
【請求項１】
基準電圧及び該基準電圧と比較される電圧を入力される一対の差動入力トランジスタと、該差動入力トランジスタの夫々のコレクタと電源線との間に接続され且つベース同士が接続された一対の負荷トランジスタと、該負荷トランジスタの夫々のエミッタと前記電源線との間に接続された第１及び第２の抵抗とを有する差動増幅回路と、
該差動増幅回路の反転に応答して、前記負荷トランジスタのエミッタと前記第１及び第２の抵抗の一方との接続点へ供給される第１の電流を発生させるための第１の電流源回路と、
前記差動増幅回路の反転に応答して、所定時間の間、前記第１の電流源により発生した前記第１の電流に重畳される第２の電流を発生させるための第２の電流源回路と、
を有するコンパレータ回路。
【請求項２】
前記第２の電流源は、前記差動増幅回路の反転に応答して作動し始め、前記所定時間経過後に前記第２の電流源回路による前記第２の電流の発生を停止させるタイマ回路を有し、
該タイマ回路は、直列に接続された１又は複数のダイオードと、該複数のダイオードに並列に接続されたコンデンサとを有し、
前記所定時間は、前記コンデンサが、前記ダイオードの夫々の閾値電圧の合計電圧を蓄えるまでの時間により決定される、請求項１記載のコンパレータ回路。
【請求項３】
前記コンデンサは数１０ｐＦの容量を有する、請求項２記載のコンパレータ回路。
【請求項４】
前記ダイオードは、複数個である場合に最大で５個のダイオードを有する、請求項２記載のコンパレータ回路。
【請求項５】
前記コンデンサを流れる電流は、数１００ｎＡから数μＡである、請求項２記載のコンパレータ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ヒステリシス特性を有するコンパレータ回路に関する。
【背景技術】
【０００２】
従来、コンパレータ回路は、加えられた差動入力電圧がコンパレータ回路のオフセットに近い場合に、即ち、入力信号がコンパレータ回路の出力切替閾値近辺にある場合に発振したり、ノイズを発生させたりすることを防止するために、ヒステリシス特性を有する。
【０００３】
コンパレータ回路は、ヒステリシスが小さすぎる場合には、例えば外部からのノイズ等の影響を受けて、上記発振等を防止することができず、一方、大きすぎる場合には、入力信号の値に応じて出力切替前の状態に戻ることが容易でなくなる。従って、ヒステリシスは用途に応じて適切に設定される必要がある。
【０００４】
例えば、特許第３１４８０６１号公報（特許文献１）は、高周波ノイズによるチャタリングの発生を防止するダイナミックヒスを作成するためのコンデンサへ、同じ集積回路（ＩＣ）内で接続されたコンパレータ回路を開示する。図１は、特許文献１で開示されるコンパレータ回路を引用した図である。図１のコンパレータ回路は、コンパレータ回路の出力ラインと、コンパレータ回路に含まれる差動対の一方Ｑ４のベースとの間に、ダイナミックヒスを作成するためのコンデンサＣ１を接続する。コンパレータ回路は、コンパレータ回路の入力端−ＩＮと差動対の一方Ｑ４のベースとの間に接続された抵抗Ｒ２を更に有しており、ダイナミックヒスは、抵抗Ｒ２の抵抗値及びコンデンサＣ１の容量値によって求まる時定数により決定される。
【特許文献１】特許第３１４８０６１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、上記特許文献１に開示される発明は、ダイナミックヒスを作る抵抗及びコンデンサのインピーダンス比によってヒステリシスの大きさが変わり、特に、小さなヒステリシスを得たい場合にはインピーダンス比を大きくする必要があるが、ＩＣ上で実現可能なインピーダンス比には限界があるため、所望のヒステリシスを得られないという問題がある。また、たとえ小さなヒステリシスを実現可能であるとしても、コンパレータ回路の切替直後のチャタリングを考慮して、ヒステリシスをある程度大きくしなければならないという問題がある。
【０００６】
本発明は、上記問題を鑑み、集積化が容易であり且つ切替直後のチャタリングを防止可能な小さなヒステリシスを有するコンパレータ回路を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、本発明のコンパレータ回路は、基準電圧及び該基準電圧と比較される電圧を入力される一対の差動入力トランジスタと、該差動入力トランジスタの夫々のコレクタと電源線との間に接続され且つベース同士が接続された一対の負荷トランジスタと、該負荷トランジスタの夫々のエミッタと前記電源線との間に接続された第１及び第２の抵抗とを有する差動増幅回路と、該差動増幅回路の反転に応答して、前記負荷トランジスタのエミッタと前記第１及び第２の抵抗の一方との接続点へ供給される第１の電流を発生させるための第１の電流源回路と、前記差動増幅回路の反転に応答して、所定時間の間、前記第１の電流源により発生した前記第１の電流に重畳される第２の電流を発生させるための第２の電流源回路と、を有することを特徴とする。
【０００８】
これにより、集積化が容易であり且つ切替直後のチャタリングを防止可能な小さなヒステリシスを有するコンパレータ回路を提供することができる。本発明のコンパレータ回路は、差動増幅回路の出力側（即ち、前記負荷トランジスタのエミッタ側）の電流を変化させることによって精度良く所望のヒステリシスを作ることができる。また、本発明のコンパレータ回路は、所定時間の間はヒステリシスを大きくすることによって切替直後のチャタリングを防止することができる。
【０００９】
上記目的を達成するために、望ましくは、本発明のコンパレータ回路において、前記第２の電流源は、前記差動増幅回路の反転に応答して作動し始め、前記所定時間経過後に前記第２の電流源回路による前記第２の電流の発生を停止させるタイマ回路を有することができる。該タイマ回路は、直列に接続された１又は複数のダイオードと、該複数のダイオードに並列に接続されたコンデンサとを有し、前記所定時間は、前記コンデンサが、前記ダイオードの夫々の閾値電圧の合計電圧を蓄えるまでの時間により決定される。
【００１０】
これにより、ヒステリシスを大きくする必要がある所定時間を測定するためのタイマ回路を容易に構成することができる。また、このような構成によれば、コンデンサの容量、コンデンサの充電電流、及び／又はダイオードの個数を変えることによって、測定する時間を用途に応じて容易に変えることができる。
【００１１】
また、望ましくは、前記コンデンサは数１０ｐＦの容量を有することができる。
【００１２】
また、望ましくは、前記ダイオードは、複数個である場合に最大で５個のダイオードを有することができる。
【００１３】
また、望ましくは、前記コンデンサを流れる電流は数１００ｎＡから数μＡである。
【発明の効果】
【００１４】
本発明により、集積化が容易であり且つ切替直後のチャタリングを防止可能な小さなヒステリシスを有するコンパレータ回路を提供することが可能となる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明を実施するための最良の形態を添付の図面を参照して説明する。
【実施例１】
【００１６】
〔構成〕
図２は、本実施例に従うコンパレータ回路のブロック図である。図２のコンパレータ回路は、差動増幅回路２０と、電流源回路２２とを有する。
【００１７】
差動増幅回路２０は、基準電圧Ｖｒｅｆ及び比較される入力電圧Ｖｉｎを入力され、比較結果として出力電圧Ｖｏｕｔを出力する回路である。出力電圧Ｖｏｕｔは、ハイ（ＨＩＧＨ）及びロー（ＬＯＷ）の２値の間で変化する電圧であって、入力電圧Ｖｉｎが基準電圧Ｖｒｅｆを上回るか又は下回るかによって切り替わる。
【００１８】
電流源回路２２は、差動増幅回路２０の出力電圧Ｖｏｕｔの切替に応答して電流を発生させる回路であって、発生した電流は差動増幅回路２０へ供給される。この電流に基づいて、差動増幅回路２０はヒステリシス特性を有する。
【００１９】
図３は、本実施例に従うコンパレータ回路の回路図である。図３のコンパレータ回路は、主電源回路３０と、差動増幅回路３２と、電流源回路３４と、出力回路３６とを有する。
【００２０】
主電源回路３０は、複数の定電流源として動作する回路であって、同一の特性を有する７個のＰＮＰトランジスタＱ１〜Ｑ７と、電流源ＩＤとを有する。１つのトランジスタＱ１は、そのエミッタを第１の電圧ＶＤへ接続され、そのコレクタを電流源ＩＤへ接続されている。更に、トランジスタＱ１は、他のトランジスタＱ２〜Ｑ７とカレントミラー回路を形成するよう、そのベースを他のトランジスタＱ２〜Ｑ７の夫々のベースへ接続されている。
【００２１】
差動増幅回路３２は、基準電圧Ｖｒｅｆ及び比較される入力電圧Ｖｉｎを入力され、比較結果として出力電圧Ｖｏｕｔを出力する回路であって、一対の差動入力トランジスタを形成するダーリントン接続されたＰＮＰトランジスタＱ１１、Ｑ１２及びＱ１３、Ｑ１４と、カレントミラー回路を形成する一対の負荷トランジスタとしてのＮＰＮトランジスタＱ１５、Ｑ１６とを有する。差動対の一方の差動入力トランジスタの前段のトランジスタＱ１１は、そのベースを、第２の電圧ＶＲＥＦを抵抗Ｒ１１及びＲ１２によって分圧して生ずる基準電圧Ｖｒｅｆへ接続され、そのエミッタを主電源回路３０のＰＮＰトランジスタＱ２のコレクタへ接続され、そのコレクタを接地へ接続されている。また、差動対の他方の差動入力トランジスタの前段のトランジスタＱ１３は、そのベースを基準電圧Ｖｒｅｆと比較される入力電圧Ｖｉｎへ接続され、そのエミッタを主電源回路３０のＰＮＰトランジスタＱ４へ接続され、そのコレクタを接地へ接続されている。夫々の差動入力トランジスタの後段のトランジスタＱ１２及びＱ１４は、そのエミッタを主電源回路３０のＰＮＰトランジスタＱ３のコレクタへ共通接続されている。また、トランジスタＱ１２及びＱ１４の夫々のコレクタは、カレントミラー回路の負荷トランジスタＱ１５及びＱ１６の夫々のコレクタへ接続されている。また、負荷トランジスタＱ１５及びＱ１６の夫々のエミッタは、抵抗Ｒ１３及びＲ１４の夫々を介して接地へ接続されている。差動増幅回路３２は、その出力部に更にＮＰＮトランジスタＱ１７を有する。トランジスタＱ１７は、そのベースを差動入力トランジスタの後段のトランジスタＱ１２のコレクタに接続され、そのコレクタを主電源回路３０のＰＮＰトランジスタＱ５のコレクタへ接続され、そのエミッタを接地へ接続されている。トランジスタＱ１７のコレクタに現れる電位が差動増幅回路３２の出力Ｖｏｕｔとなる。
【００２２】
電流源回路３４は、差動増幅回路３２の出力電圧ＶｏｕｔのＨ／Ｌ切替に応答して電流Ｉ１を発生させる回路であって、電流Ｉ１を発生させる第１のカレントミラー回路を形成する一対のＮＰＮトランジスタＱ２１及びＱ２２と、電流Ｉ１によって駆動される第２のカレントミラー回路を形成する一対のＰＮＰトランジスタＱ２３及びＱ２４とを有する。第１のカレントミラー回路を形成するトランジスタＱ２１及びＱ２２のエミッタは、接地へ共通接続され、また、一方のトランジスタＱ２１のコレクタは、主電源回路３０のＰＮＰトランジスタＱ６のコレクタへ接続され、他方のトランジスタＱ２２のコレクタは、第２のカレントミラー回路を形成する一方のＰＮＰトランジスタＱ２３のコレクタへ接続されている。第２のカレントミラー回路を形成する一対のＰＮＰトランジスタＱ２３及びＱ２４のエミッタは、第１の電源ＶＤへ共通接続され、また、一方のトランジスタＱ２４のコレクタは、差動増幅回路３２のカレントミラー回路を形成する一方の負荷トランジスタＱ１５のエミッタへ接続されている。電流源回路３４は、その入力部に更にＮＰＮトランジスタＱ２５を有する。トランジスタＱ２５は、そのベースを抵抗Ｒ２１を介して差動増幅回路３２の出力Ｖｏｕｔへ接続され、そのコレクタを第１のカレントミラー回路を形成する一方のＮＰＮトランジスタＱ２１のベースへ接続され、そのエミッタを接地へ接続されている。
【００２３】
出力回路３６は、差動増幅回路３２の出力電圧Ｖｏｕｔをコンパレータ回路に接続される後段の装置又は回路に応じて適切に変換して出力する回路であって、その入力部にＮＰＮトランジスタＱ３１を有する。トランジスタＱ３１は、そのベースを抵抗Ｒ３１を介して差動増幅回路３２の出力Ｖｏｕｔへ接続され、そのコレクタを主電源回路３０のＰＮＰトランジスタＱ７のコレクタへ接続され、そのエミッタを接地へ接続されている。出力回路３６は、その出力部に更にＮＰＮトランジスタＱ３２を有する。トランジスタＱ３２は、そのベースを入力部のトランジスタＱ３１のコレクタへ接続され、そのコレクタを抵抗Ｒ３２を介して第１の電源ＶＤへ接続され、そのエミッタを接地へ接続されている。トランジスタＱ３２のコレクタに現れる電位が本実施例のコンパレータ回路の出力ＶＯＵＴとなる。
【００２４】
次に、図３に示されるコンパレータ回路の動作について説明する。
【００２５】
〔動作〕
基準電圧Ｖｒｅｆに比べて接地側に低かった入力電圧Ｖｉｎが上昇して基準電圧Ｖｒｅｆを上回る場合を考える。この場合、差動増幅回路３２において、一方の差動入力トランジスタの後段のトランジスタＱ１２のエミッタ−コレクタ間電流の方が他方の対応するトランジスタＱ１４のエミッタ−コレクタ間に流れる電流よりも多くなる。トランジスタＱ１５及びＱ１６はカレントミラー回路を形成しており、夫々のコレクタ−エミッタ間には同一の電流が流れる。しかし、この場合、トランジスタＱ１２に接続されたトランジスタＱ１５のコレクタ−エミッタ間電流の方が、トランジスタＱ１６のコレクタ−エミッタ間に流れる電流よりも多くなるので、余分な電流は出力部のＮＰＮトランジスタＱ１７のベース−エミッタ間に流れ、トランジスタＱ１７は導通状態となる。トランジスタＱ１７のコレクタには、第１の電圧ＶＤが、主電源回路３０のトランジスタＱ１及びＱ５から成る定電流源を介して供給される。
【００２６】
差動増幅回路３２の出力部のトランジスタＱ１７が導通してオン状態になると、電流源回路３４において、入力部のＮＰＮトランジスタＱ２５は、トランジスタＱ１７のコレクタ電圧ＶｏｕｔがトランジスタＱ２５の飽和電圧程度まで低下するために、遮断してオフ状態となる。トランジスタＱ２５のコレクタには、第１の電圧ＶＤが、主電源回路３０のトランジスタＱ１及びＱ６から成る定電流源を介して供給される。従って、この場合、トランジスタＱ２５のコレクタ電圧は高電位となる。また、第１の電圧ＶＤは、同様にＮＰＮトランジスタＱ２１のコレクタにも供給され、トランジスタＱ２１のコレクタ−エミッタ間には電流Ｉ１が流れる。トランジスタＱ２１は、同一の特性を有するトランジスタＱ２２とともにカレントミラー回路を形成しており、トランジスタＱ２２のコレクタ−エミッタ間にも同一の電流Ｉ１が流れる。トランジスタＱ２２のコレクタは、第２のカレントミラー回路を形成する一方のＰＮＰトランジスタＱ２３のコレクタへ接続されており、トランジスタＱ２３のエミッタ−コレクタ間にも電流Ｉ１が流れる。更に、トランジスタＱ２３とともに第２のカレントミラー回路を形成する他方のトランジスタＱ２４のエミッタ−コレクタ間にも同一の電流Ｉ１が流れる。電流Ｉ１は、差動増幅回路３２の負荷トランジスタＱ１５のエミッタへ供給される。トランジスタＱ１５のエミッタは、抵抗Ｒ１３を介して接地へ接続されているので、ΔＶ＝Ｉ１×Ｒ１３の電圧が生ずる。この電圧がコンパレータ回路のヒステリシス電圧として作用する。
【００２７】
また、差動増幅回路３２の出力部のトランジスタＱ１７が導通してオン状態になると、出力回路３６において、入力部のトランジスタＱ３１は、トランジスタＱ１７のコレクタ電圧ＶｏｕｔがトランジスタＱ３１の飽和電圧程度まで低下するために、遮断してオフ状態となる。トランジスタＱ３１のコレクタには、第１の電圧ＶＤが、主電源回路３０のトランジスタＱ１及びＱ７から成る定電流源を介して供給される。従って、この場合、トランジスタＱ３１のコレクタ電圧は高電位となる。この電圧は、出力部のＮＰＮトランジスタＱ３２のベースへ印加され、トランジスタＱ３２は導通状態となる。トランジスタＱ３２のコレクタには、第１の電圧ＶＤが抵抗Ｒ３２を介して供給される。トランジスタＱ３２が導通してオン状態となると、そのコレクタ電圧は接地レベルまで低下する。従って、コレクタ回路の出力ＶＯＵＴには、接地レベルに等しい電位が現れる。
【００２８】
このように、本実施例のコンパレータ回路は、差動増幅回路の出力側の電流を変化させることによって精度良く所望のヒステリシスを作ることができる。従って、小さなヒステリシスを有し且つ集積化が容易なコンパレータ回路を提供することが可能となる。
【実施例２】
【００２９】
〔構成〕
図４は、本実施例に従うコンパレータ回路のブロック図である。図４のコンパレータ回路は、差動増幅回路４０と、第１の電流源回路４２と、第２の電流源回路４４とを有する。
【００３０】
差動増幅回路４０は、基準電圧Ｖｒｅｆ及び比較される入力電圧Ｖｉｎを入力され、比較結果として出力電圧Ｖｏｕｔを出力する回路である。出力電圧Ｖｏｕｔは、ハイ（ＨＩＧＨ）及びロー（ＬＯＷ）の２値の間で変化する電圧であって、入力電圧Ｖｉｎが基準電圧Ｖｒｅｆを上回るか又は下回るかによって切り替わる。
【００３１】
第１の電流源回路４２は、差動増幅回路４０の出力電圧Ｖｏｕｔの切替に応答して第１の電流を発生させる回路であって、発生した電流は差動増幅回路４０へ供給される。この電流に基づいて、差動増幅回路４０はヒステリシス特性を有する。
【００３２】
第２の電流源回路４４は、差動増幅回路４０の出力電圧Ｖｏｕｔの切替に応答して所定時間だけ第２の電流を発生させる回路であって、発生した電流は、第１の電流源回路４２により発生した第１の電流に重畳されて差動増幅回路４０へ供給される。第２の電流源回路４４は、第１の電流源回路４２により発生した第１の電流に重畳されて差動増幅回路４０へ供給される第２の電流を生成する電流生成回路４６と、差動増幅回路４０の出力電圧Ｖｏｕｔの切替に応答して作動し始め、所定時間経過後に電流生成回路４６による第２の電流の発生を停止させるタイマ回路４８とを有する。
【００３３】
図５は、本実施例に従うコンパレータ回路の回路図である。図５のコンパレータ回路は、主電源回路５０と、差動増幅回路５２と、電流源回路５４と、タイマ回路５５と、出力回路５６とを有する。主電源回路５０、差動増幅回路５２、及び出力回路５６は、本発明の実施例１に従う図３のコンパレータ回路の対応する各部と同じ構成を有するので、本実施例では説明を省略する。
【００３４】
電流源回路５４は、差動増幅回路５２の出力電圧ＶｏｕｔのＨ／Ｌ切替に応答して第１及び第２の電流Ｉ１、Ｉ２を発生させる回路であって、第１及び第２の電流Ｉ１、Ｉ２を同時に発生させる第１のカレントミラー回路を形成するＮＰＮトランジスタＱ２１並びにトランジスタＱ２１と夫々対となるＮＰＮトランジスタＱ２２及びＱ２６と、第１の電流Ｉ１によって駆動される第２のカレントミラー回路を形成する一対のＰＮＰトランジスタＱ２３及びＱ２４と、第２の電流Ｉ２によって駆動される第３のカレントミラー回路を形成する一対のＰＮＰトランジスタＱ２７及びＱ２８とを有する。
【００３５】
第１のカレントミラー回路のトランジスタＱ２１は、そのコレクタを主電源回路３０のＰＮＰトランジスタＱ６のコレクタへ接続され、そのエミッタを抵抗Ｒ２２を介して接地へ接続されている。トランジスタＱ２１と対となってカレントミラー回路を形成して第１の電流Ｉ１を発生させるトランジスタＱ２２は、そのコレクタを第２のカレントミラー回路を形成する一方のＰＮＰトランジスタＱ２３のコレクタへ抵抗Ｒ２４を介して接続され、そのエミッタを抵抗Ｒ２３を介して接地へ接続されている。第１の電流Ｉ１の大きさは、トランジスタＱ２１のエミッタに接続された抵抗Ｒ２２と、トランジスタＱ２２のエミッタに接続された抵抗Ｒ２３とによって決まる。第２のカレントミラー回路を形成する一対のＰＮＰトランジスタＱ２３及びＱ２４のエミッタは、第１の電源ＶＤへ共通接続され、また、一方のトランジスタＱ２４のコレクタは、差動増幅回５２のカレントミラー回路を形成する一方の負荷トランジスタＱ１５のエミッタへ接続されている。
【００３６】
一方、第１のカレントミラー回路のトランジスタＱ２１と対となってカレントミラー回路を形成して第２の電流Ｉ２を発生させるトランジスタＱ２６は、そのコレクタを第３のカレントミラー回路を形成する一方のＰＮＰトランジスタＱ２７のコレクタへ接続され、そのエミッタを抵抗Ｒ２５を介して接地へ接続されている。第２の電流Ｉ２の大きさは、トランジスタＱ２１のエミッタに接続された抵抗Ｒ２２と、トランジスタＱ２６のエミッタに接続された抵抗Ｒ２５とによって決まる。第３のカレントミラー回路を形成する一対のＰＮＰトランジスタＱ２７及びＱ２８のエミッタは、第１の電源ＶＤへ共通接続され、また、一方のトランジスタＱ２８のコレクタは、差動増幅回路５２のカレントミラー回路を形成する一方の負荷トランジスタＱ１５のエミッタへ接続されている。
【００３７】
電流源回路５４は、その入力部に更にＮＰＮトランジスタＱ２５を有する。トランジスタＱ２５は、そのベースを抵抗Ｒ２１を介して差動増幅回路５２の出力Ｖｏｕｔへ接続され、そのコレクタを第１のカレントミラー回路を形成する一方のＮＰＮトランジスタＱ２１のベースへ接続され、そのエミッタを接地へ接続されている。
【００３８】
タイマ回路５５は、タイマ回路５５を作動させるためスイッチとして入力部に置かれたＰＮＰトランジスタＱ４１と、タイマ回路５５の作動開始から所定時間が経過したことを測定するタイマ機能を構成する３個の直列接続されたＮＰＮトランジスタＱ４２〜Ｑ４４及びこの直列接続されたＮＰＮトランジスタＱ４２〜Ｑ４４に並列に接続されたコンデンサＣ４１と、所定時間経過後に電流源回路５４による第２の電流Ｉ２の発生を停止させるためのスイッチとして出力部に置かれたＮＰＮトランジスタＱ４５及びＰＮＰトランジスタＱ４６とを有する。入力部のＰＮＰトランジスタＱ４１は、電流源回路５４のＰＮＰトランジスタＱ２３とともに電流ミラー回路を構成するようトランジスタＱ２３のコレクタにそのベースを接続されている。また、ＰＮＰトランジスタＱ４１のエミッタは第１の電圧ＶＤへ接続され、そのコレクタは、直列接続されたＮＰＮトランジスタの一端のトランジスタＱ４２のコレクタ及びコンデンサＣ４１の一方の端子へ接続されている。直列接続されたトランジスタの他端のトランジスタＱ４４のエミッタ及びコンデンサＣ４１の他方の端子は接地へ共通接続されている。３個の直列接続されたトランジスＱ４２〜Ｑ４４の夫々のベースは、それ自体のコレクタへ接続されている。直列接続されたトランジスタのトランジスタＱ４４のベースは、また、出力部のＮＰＮトランジスタＱ４５とともにカレントミラー回路を形成するようトランジスタＱ４５のベースへ接続されている。トランジスタＱ４５は、そのコレクタをＰＮＰトランジスタＱ４６のベースへ接続され、そのエミッタを接地へ接続されている。トランジスタＱ４６は、そのエミッタを第１の電源ＶＤへ接続され、そのコレクタを電流源回路５４のＮＰＮトランジスタＱ２６のエミッタへ接続されている。
【００３９】
次に、図５に示されるコンパレータ回路の動作について説明する。
【００４０】
〔動作〕
基準電圧Ｖｒｅｆに比べて接地側に低かった入力電圧Ｖｉｎが上昇して基準電圧Ｖｒｅｆを上回る場合を考える。この場合、差動増幅回路５２において、一方の差動入力トランジスタの後段のトランジスタＱ１２のエミッタ−コレクタ間電流の方が他方の対応するトランジスタＱ１４のエミッタ−コレクタ間に流れる電流よりも多くなる。トランジスタＱ１５及びＱ１６はカレントミラー回路を形成しており、夫々のコレクタ−エミッタ間には同一の電流が流れる。しかし、この場合、トランジスタＱ１２に接続されたトランジスタＱ１５のコレクタ−エミッタ間電流の方が、トランジスタＱ１６のコレクタ−エミッタ間に流れる電流よりも多くなるので、余分な電流は出力部のＮＰＮトランジスタＱ１７のベース−エミッタ間に流れ、トランジスタＱ１７は導通状態となる。トランジスタＱ１７のコレクタには、第１の電圧ＶＤが、主電源回路５０のトランジスタＱ１及びＱ５から成る定電流源を介して供給される。
【００４１】
差動増幅回路５２の出力部のトランジスタＱ１７が導通してオン状態になると、電流源回路５４において、入力部のＮＰＮトランジスタＱ２５は、トランジスタＱ１７のコレクタ電圧ＶｏｕｔがトランジスタＱ２５の飽和電圧程度まで低下するために、遮断してオフ状態となる。トランジスタＱ２５のコレクタには、第１の電圧ＶＤが、主電源回路５０のトランジスタＱ１及びＱ６から成る定電流源を介して供給される。従って、この場合、トランジスタＱ２５のコレクタ電圧は高電位となる。また、第１の電圧ＶＤは、同様にＮＰＮトランジスタＱ２１のコレクタにも供給され、トランジスタＱ２１のコレクタ−エミッタ間には電流Ｉ０が流れる。
【００４２】
トランジスタＱ２１は、同一の特性を有するトランジスタＱ２２とともにカレントミラー回路を形成しており、トランジスタＱ２１のコレクタ−エミッタ間電流Ｉ０に基づいてトランジスタＱ２２のコレクタ−エミッタ間には第１の電流Ｉ１が流れる。トランジスタＱ２２のコレクタは、第２のカレントミラー回路を形成する一方のＰＮＰトランジスタＱ２３のコレクタへ接続されており、トランジスタＱ２３のエミッタ−コレクタ間にも第１の電流Ｉ１が流れる。更に、トランジスタＱ２３とともに第２のカレントミラー回路を形成する他方のトランジスタＱ２４のエミッタ−コレクタ間にも同一の電流Ｉ１が流れる。この第１の電流Ｉ１は、差動増幅回路５２の負荷トランジスタＱ１５のエミッタへ供給される。
【００４３】
トランジスタＱ２１は、また、同一の特性を有するトランジスタＱ２６とともにカレントミラー回路を形成しており、トランジスタＱ２１のコレクタ−エミッタ間電流Ｉ０に基づいてトランジスタＱ２６のコレクタ−エミッタ間には第２の電流Ｉ２が流れる。トランジスタＱ２６のコレクタは、第３のカレントミラー回路を形成する一方のＰＮＰトランジスタＱ２７のコレクタへ接続されており、トランジスタＱ２７のエミッタ−コレクタ間にも第２の電流Ｉ２が流れる。更に、トランジスタＱ２７とともに第３のカレントミラー回路を形成する他方のトランジスタＱ２８のエミッタ−コレクタ間にも同一の電流Ｉ２が流れる。この第２の電流Ｉ２は、第１の電流Ｉ１に重畳されて差動増幅回路５２の負荷トランジスタＱ１５のエミッタへ供給される。トランジスタＱ１５のエミッタは、抵抗Ｒ１３を介して接地へ接続されているので、ΔＶ＝（Ｉ１＋Ｉ２）×Ｒ１３の電圧が生ずる。この電圧がコンパレータ回路のヒステリシス電圧として作用する。
【００４４】
また、第１の電流Ｉ１により駆動される第２のカレントミラー回路のＰＮＰトランジスタＱ２３は、タイマ回路５５の入力部のＰＮＰトランジスタＱ４１とともにカレントミラー回路を形成しており、トランジスタＱ２３のエミッタ−コレクタ間に第１の電流Ｉ１が流れると、トランジスタＱ４１のエミッタ−コレクタ間にも同じ電流Ｉ１が流れる。トランジスタＱ４１のエミッタ−コレクタ間電流Ｉ１は、コンデンサＣ４１を充電する。コンデンサＣ４１は、コンデンサＣ４１と並列に接続された３個のＮＰＮトランジスタＱ４２〜Ｑ４４の夫々の閾値電圧の合計電圧（例えば、約１．８ボルト。）まで充電される。コンデンサＣ４１が充電されると、トランジスタＱ４１のエミッタ−コレクタ間電流Ｉ１は、直列接続されたトランジスタＱ４２〜Ｑ４４を流れ、トランジスタＱ４４とともにカレントミラー回路を形成する出力部のトランジスタＱ４５が導通状態となる。これにより、ＰＮＰトランジスタＱ４６のベースに電流が供給され、トランジスタＱ４６は導通状態となる。トランジスタＱ４６が導通してオン状態になると、トランジスタＱ４６のエミッタ−コレクタ間電流Ｉ３が電流源回路５４のＮＰＮトランジスタＱ２６のエミッタへ供給される。目下、トランジスタＱ２６のコレクタ−エミッタ間には、トランジスタＱ２６がトランジスタＱ２１とともにカレントミラー回路を形成していることにより生成される第２の電流Ｉ２が流れている。しかし、トランジスタＱ２６のエミッタは抵抗Ｒ２５を介して接地へ接続されており、トランジスタＱ４６のエミッタ−コレクタ間電流Ｉ３が供給されることにより抵抗Ｒ２５で生ずる電圧が大きくなると、トランジスタＱ２６は非導通状態となる。その結果、差動増幅回路５２の負荷トランジスタＱ１５のエミッタへは、第１の電流Ｉ１のみが供給される。
【００４５】
図５のコンパレータ回路の動作を、図６を参照して更に詳細に説明する。図６は、図５のコンパレータ回路の各部の電圧及び電流の時間変化を表すグラフである。
【００４６】
図６において、（ａ）比較される入力電圧Ｖｉｎを表し、（ｂ）はコンパレータ回路の出力電圧ＶＯＵＴを表し、（ｃ）及び（ｄ）は電流源回路５４により発生する第１及び第２の電流Ｉ１、Ｉ２を夫々表し、（ｅ）は差動増幅回路５２の負荷トランジスタＱ１５のエミッタで生ずるヒステリシス電圧ΔＶを表し、（ｆ）はタイマ回路５５の出力部のトランジスタＱ４６のエミッタ−コレクタ間電流Ｉ３を表す。
【００４７】
時間ｔ１で、基準電圧Ｖｒｅｆに比べて接地側に低かった入力電圧Ｖｉｎが上昇して基準電圧Ｖｒｅｆを上回ると、コンパレータ回路の出力電圧ＶＯＵＴは第１の電圧ＶＤから接地レベル（０Ｖ）へ切り替わる。同時に、コンパレータ回路内の電流源回路５４では第１及び第２の電流Ｉ１、Ｉ２が発生する。これにより、ΔＶ＝ＶＡ＝（Ｉ１＋Ｉ２）×Ｒ１３のヒステリシス電圧が作られる。コンパレータ回路の出力切替閾値はＶＴＨ＝Ｖｒｅｆ−ΔＶ＝Ｖｒｅｆ−（Ｉ１＋Ｉ２）×Ｒ１３となり、入力電圧Ｖｉｎがこの出力切替閾値を下回らない限り、コンパレータ回路の出力電圧ＶＯＵＴは第１の電圧ＶＤへ切り替わらない。
【００４８】
時間ｔ２で、タイマ回路５５のコンデンサＣ４１に所定電圧が充電されると、タイマ回路５５の出力部のトランジスタＱ４６のエミッタ−コレクタ間電流Ｉ３が流れ始め、第２の電流Ｉ２が０Ａへ低下し始める。第２の電流Ｉ２が完全に流れなくなると、差動増幅回路５２の負荷トランジスタＱ１５のエミッタへは第１の電流Ｉ１しか供給されなくなるので、ヒステリシス電圧はΔＶ＝ＶＢ＝Ｉ１×Ｒ１３となって、小さくなる。
【００４９】
時間ｔ３で、入力電圧Ｖｉｎが出力切替閾値ＶＴＨ＝Ｖｒｅｆ−ΔＶ＝Ｖｒｅｆ−Ｉ１×Ｒ１３を下回ると、コンパレータ回路の出力電圧ＶＯＵＴは第１の接地レベル（０Ｖ）から電圧ＶＤへ切り替わる。同時に、電流源回路５４により発生する第１の電流Ｉ１及びタイマ回路５５の出力部のトランジスタＱ４６のエミッタ−コレクタ間電流Ｉ３は流れなくなる。
【００５０】
このように、本実施例のコンパレータ回路は、所定時間の間はヒステリシスを大きくすることによって切替直後のチャタリングを防止しながら、小さなヒステリシスを有し且つ集積化が容易なコンパレータ回路を提供することが可能となる。
【００５１】
〔変形例〕
本実施例のコンパレータ回路は、タイマ回路５５において、コンデンサＣ４１の容量を大きくすることによって、又は直列に接続されるダイオード（本実施例ではＮＰＮトランジスタＱ４２〜Ｑ４４）の個数を増やすことによって、ヒステリシスを大きくする時間を延長するよう変形することができる。また、コンデンサＣ４１は、更に大きな容量を得るために、外付けにされても良い。
【実施例３】
【００５２】
図７は、本発明のコンパレータ回路を用いる充電制御回路のブロック図である。
【００５３】
図７の充電制御回路７０は、二次電池７４の充電を制御するための回路であって、主系統に接続されて直流電圧を出力するＡＣアダプタ７２と、充電される二次電池７４との間に配置される。充電制御回路７０は、基準電圧ＶＲＥＦを生成するための基準電圧生成部７１０と、二次電池７４の温度を検出する温度検出部７２０と、ＡＣアダプタ７２から出力される電流を検出する電流検出部７３０と、温度検出部７２０及び電流検出部７３０による検出結果に応じて、ＡＣアダプタ７２から二次電池７４への充電を制御する定電圧・定電流制御部７４０とを有する。
【００５４】
温度検出部７２０は、温度検出二次電池７４の温度が常に所定温度範囲にあることを監視するために、高温及び低温の２値を閾値として有する。そのため、温度検出部７２０は、高温側の監視用コンパレータ回路と、低温側の監視用コンパレータ回路とを有する。夫々のコンパレータ回路の出力切替閾値は、基準電圧生成部７１０によって生成される基準電圧ＶＲＥＦより作られる。
【００５５】
二次電池７４は、温度によって抵抗値が変化するサーミスタ抵抗Ｒ７１を有する。二次電池７４の温度は、サーミスタ抵抗Ｒ７１の温度特性を利用して、サーミスタ抵抗Ｒ７１と外付け抵抗Ｒ７２との分圧により得られる電圧によって表される。外付け抵抗Ｒ７２は、一方の端子を基準電圧ＶＲＥＦへ接続され、他方の端子をサーミスタ抵抗Ｒ７１と直列に接続されている。サーミスタ抵抗Ｒ７１の他方の端子は、二次電池７４の陰極Ｂ−（＝接地レベル）へ接続されている。サーミスタ抵抗Ｒ７１と外付け抵抗Ｒ７２との接続点は、温度検出部７２０の入力端子へ接続されている。標準的なサーミスタ抵抗の温度特性は、抵抗値が温度上昇に反比例して低下する傾向を有するので、温度検出部７２０へ入力される電圧は、温度が上昇すると小さくなり、温度が低下すると大きくなる。
【００５６】
二次電池７４の温度が所定温度範囲外にある場合には、温度検出部７２０はその旨を定電圧・定電流制御部７４０へ通知する。これに応じて、定電圧・定電流制御部７４０は、ＡＣアダプタ７２から二次電池７４への電力供給、即ち、充電を停止させる。
【００５７】
一般的に、二次電池７４は充電により発熱を伴うため、温度検出部７２０が高温を検出して充電停止となった直後は、二次電池７４の温度が急速に低下する。従って、このような充電直後の急速な温度変化を考慮して、「充電→電池温度上昇→充電停止→電池温度低下→充電」を繰り返して発振状態となることを防止するために、温度検出部７２０の高温側のコンパレータ回路には低温側に十分に大きなヒステリシスを設ける必要がある。
【００５８】
一方、低温を検出して充電停止となった場合には、電池７４の温度は更に温度が低下する方向へ変化するので、低温側のコンパレータ回路は、このような電池７４の温度変化とは反対方向の高温側にヒステリシスを設けられており、高温側のコンパレータ回路のような発振の問題はない。むしろ、高温側のコンパレータ回路と同様に低温側のコンパレータ回路のヒステリシスを大きくすることは、いちど低温を検出すると雰囲気温度が所定温度以上とならない限り容易に充電可能な状態に戻らないという不都合を生ずる。従って、低温側のコンパレータ回路のヒステリシスは、高温側のコンパレータ回路に比べて小さくされるべきである。このようなコンパレータ回路を実現するために、本発明のコンパレータ回路が有利である。本発明のコンパレータ回路は、切替直後のチャタリングを防止しながら、ヒステリシスを精度良く小さくすることが可能である。更に、本発明のコンパレータ回路は集積化が容易であり、小さなヒステリシスを実現しながら単一の充電制御回路（ＩＣ）に組み込むことができる。
【００５９】
以上、発明を実施するための最良の形態について説明を行ったが、本発明は、この最良の形態で述べた実施の形態に限定されるものではない。本発明の主旨を損なわない範囲で変更することが可能である。
【図面の簡単な説明】
【００６０】
【図１】特許第３１４８０６１号公報に開示されるコンパレータ回路の一例を示す。
【図２】実施例１に従うコンパレータ回路のブロック図を示す。
【図３】実施例１に従うコンパレータ回路の回路図を示す。
【図４】実施例２に従うコンパレータ回路のブロック図を示す。
【図５】実施例２に従うコンパレータ回路の回路図を示す。
【図６】図５のコンパレータ回路の各部の電圧及び電流の時間変化を表すグラフを示す。
【図７】本発明のコンパレータ回路を用いる充電制御回路のブロック図を示す。
【符号の説明】
【００６１】
２０，３２，４０，５２        差動増幅回路
２２，３４，４２，４４，５４  電流源回路
３０，５０                    主電源回路
３６，５６                    出力回路
４８，５５                    タイマ回路
Ｃ４１                          コンデンサ
Ｑ４２，Ｑ４３，Ｑ４４            トランジスタ
Ｉ１，Ｉ２                      電流
Ｖｒｅｆ                        基準電圧
Ｖｉｎ                          入力電圧
Ｖｏｕｔ，ＶＯＵＴ                出力電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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