(57)【要約】      （修正有）【課題】ＳｉＣエピタキシャル膜中の結晶欠陥を減少させて結晶品質を改善させたＳｉＣエピタキシャル膜付き単結晶基板の製造方法を提供する。【解決手段】オフカットされたＳｉＣ単結晶基板１上にＳｉＣエピタキシャル膜２を成膜する成膜工程と、ＳｉＣエピタキシャル膜２を加熱することでＳｉＣエピタキシャル膜２の表面にステップバンチング３を発生させて結晶欠陥を減少させる加熱工程とからなる。また、デバイスを作製するために、このＳｉＣエピタキシャル膜２の表面に発生させたステップバンチング３をＣＭＰ（化学的機械研磨）あるいは水素雰囲気中でのガスエッチング等により除去する平坦化工程を追加しても良い。【選択図】図１
2008222509.tif 000002
【特許請求の範囲】
【請求項１】
オフ角を有するＳｉＣ単結晶基板が設置されている反応容器内に珪化水素ガスおよび炭化水素ガスを水素と共に導入しながら第１の温度で且つ第１の圧力で加熱することによりＳｉＣエピタキシャル膜を成膜する第１の工程と、
第２の温度で前記ＳｉＣエピタキシャル膜の表面粗さＲａが１ｎｍ以上になるまで加熱を行う第２の工程と、
を含むＳｉＣエピタキシャル膜付き単結晶基板の製造方法。
【請求項２】
オフ角を有するＳｉＣ単結晶基板が設置されている反応容器内に珪化水素ガスおよび炭化水素ガスを水素と共に導入しながら第１の温度で且つ第１の圧力で加熱することによりＳｉＣエピタキシャル膜を成膜する第１の工程と、
第２の温度で且つ前記第１の圧力以下で前記ＳｉＣエピタキシャル膜の表面粗さＲａが１ｎｍ以上になるまで加熱を行う第２の工程と、
を含むＳｉＣエピタキシャル膜付き単結晶基板の製造方法。
【請求項３】
前記オフ角を有するＳｉＣ単結晶基板は、六方晶系の結晶構造を有し、（０００１）面もしくは（０００−１）面から１〜９度傾いた面を有するＳｉＣ単結晶基板である請求項１および２に記載のＳｉＣエピタキシャル膜付き単結晶基板の製造方法。
【請求項４】
前記第１の温度は１４００〜１７００℃の範囲であり、前記第１の圧力は１０〜１０００ｍｂａｒの範囲とした、請求項１および２に記載のＳｉＣエピタキシャル膜付き単結晶基板の製造方法。
【請求項５】
前記第２の温度は１６００〜２０００℃の範囲とした、請求項１および２に記載のＳｉＣエピタキシャル膜付き単結晶基板の製造方法。
【請求項６】
前記第２の工程の後に、前記ＳｉＣエピタキシャル膜の表面を平均表面粗さＲａが０．５ｎｍ未満となるまで平坦化処理する第３の工程を持つ、請求項１および２に記載のＳｉＣエピタキシャル膜付き単結晶基板の製造方法。
【請求項７】
前記第３の工程は、水素を含む気体によるドライエッチングを用いて前記ＳｉＣエピタキシャル膜の表面を研磨する、請求項６に記載のＳｉＣエピタキシャル膜付き単結晶基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳｉＣエピタキシャル膜付き単結晶基板の製造方法に関するもので、より詳細には、ＣＶＤ（化学的気相成長）法を用いて、ＳｉＣ単結晶基板上へのＳｉＣエピタキシャル膜をエピタキシャル成長させるＳｉＣエピタキシャル膜付き基板の製造技術に関するものである。
【背景技術】
【０００２】
ＳｉＣ単結晶基板上にＳｉＣエピタキシャル膜を成膜する際には、従来はＣＭＰ（化学的機械研磨）と水素エッチングによってＳｉＣ単結晶基板の表面処理を行った後、ＣＶＤによりＳｉＣエピタキシャル膜を成膜していた。このように成膜の前にＳｉＣ単結晶基板の表面処理を行うことにより、ＳｉＣエピタキシャル膜中のＢＰＤ（基底面転位）を減少させて結晶品質の良いＳｉＣエピタキシャル膜を得ていた（例えば、特許文献１参照）。
【特許文献１】特開２００５―３１１３４８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、従来の方法においては、ＳｉＣ単結晶基板とＳｉＣエピタキシャル膜との界面の状態に起因して発生するＢＰＤを減少させることはできるが、ＳｉＣエピタキシャル膜の成膜中に発生する結晶欠陥を減少させることができない。従って、成膜後の結晶品質は満足できるものではなかった。
【０００４】
本発明は、前記従来技術の課題を解決するもので、ＳｉＣエピタキシャル膜の成膜中に発生する結晶欠陥を減少させ、成膜後の結晶品質に優れたＳｉＣエピタキシャル膜付き単結晶基板を提供することを目的とする。
【課題を解決するための手段】
【０００５】
従来の課題を解決するために、本発明のＳｉＣエピタキシャル膜付き単結晶基板の製造方法は、オフ角を有するＳｉＣ単結晶基板が設置されている反応容器内に珪化水素ガスおよび炭化水素ガスを水素と共に導入しながら第１の温度で且つ第１の圧力で加熱することによりＳｉＣエピタキシャル膜を成膜する第１の工程と、第２の温度で前記ＳｉＣエピタキシャル膜の表面粗さＲａが１ｎｍ以上になるまで加熱を行う第２の工程と、を含むことを特徴とする。
【０００６】
さらに、本発明のＳｉＣエピタキシャル膜付き単結晶基板の製造方法は、オフ角を有するＳｉＣ単結晶基板が設置されている反応容器内に珪化水素ガスおよび炭化水素ガスを水素と共に導入しながら第１の温度で且つ第１の圧力で加熱することによりＳｉＣエピタキシャル膜を成膜する第１の工程と、第２の温度で且つ前記第１の圧力以下で前記ＳｉＣエピタキシャル膜の表面粗さＲａが１ｎｍ以上になるまで加熱を行う第２の工程と、を含むことを特徴とする。
【発明の効果】
【０００７】
本発明のＳｉＣエピタキシャル膜付き単結晶基板の製造方法によれば、ＳｉＣエピタキシャル膜の成膜後に加熱処理を行うことによってＳｉＣエピタキシャル膜の成膜中に発生した結晶欠陥を減少させることができる。
【発明を実施するための最良の形態】
【０００８】
以下に、本発明のＳｉＣエピタキシャル膜付き単結晶基板の製造方法の実施の形態を図面とともに詳細に説明する。
（実施の形態１）
本発明における実施の形態１について説明する。図１は、本発明の工程フローの概略図を示したものである。図１に示すように、本発明のＳｉＣエピタキシャル膜付き単結晶基板の製造方法は、オフカットされたＳｉＣ単結晶基板１上にＳｉＣエピタキシャル膜２を成膜する成膜工程（図１ａ）と、ＳｉＣエピタキシャル膜２を加熱することでＳｉＣエピタキシャル膜２の表面にステップバンチング３を発生させて結晶欠陥を減少させる加熱工程（図１ｂ）とからなる。また、デバイスを作製するために、このＳｉＣエピタキシャル膜２の表面に発生させたステップバンチング３をＣＭＰ等により除去する平坦化工程（図１ｃ）を追加しても良い。
【０００９】
各工程のより詳細な説明を、以下に記載する。図１ａは、オフカットされたＳｉＣ単結晶基板１上にＳｉＣエピタキシャル膜２を成膜する成膜工程である。ＳｉＣ単結晶基板１は、（０００１）結晶面あるいは（０００−１）結晶面から約１〜９度の範囲でオフカットされたものを使用する。このＳｉＣ単結晶基板１をＣＶＤ装置の反応容器（リアクタ）内に設置する。ＳｉＣエピタキシャル膜２を成膜する条件としては、反応容器内にシランガスとプロパンガスをキャリアガスである水素と共に導入し、反応容器を１４００〜１７００℃の範囲で、圧力は１０〜１０００ｍｂａｒの範囲で保つことによって、ＳｉＣ単結晶基板１上にＳｉＣエピタキシャル膜２を成膜する。また、シランガスおよびプロパンガスの流量は前記水素の流量の１００〜１００００分の１の流量とするのが好ましい。この条件で成膜されるＳｉＣエピタキシャル膜２の表面粗さＲａは１．０ｎｍ未満であり、ＳｉＣエピタキシャル膜２の成膜中に新たな転位など致命的な欠陥が誘発されることを防止することができる。
【００１０】
図１ｂは、ＳｉＣエピタキシャル膜２を加熱することでＳｉＣエピタキシャル膜２の表面に表面粗さＲａが１ｎｍ以上のステップバンチングを発生させてＳｉＣエピタキシャル膜２中の欠陥を修復して結晶品質を改善させる加熱工程である。この加熱条件としては、１６００〜２０００℃の範囲が好ましい。上限を２０００℃とした理由としてはＳｉＣが昇華し始める温度であるためである。また、ステップバンチング３をより効果的に発生させるためには、成膜時の圧力よりも減圧状態にすることで原子を表面拡散しやすくすることができるため、より効果的にステップバンチング３を発生することが可能である。また、成膜時の圧力よりも減圧状態にすることでより加熱温度を下げることが可能となる。また、加熱時のガス雰囲気は、成膜工程でキャリアガスとして使用する水素をそのまま流し続けて水素雰囲気中で加熱しても良いが、またアルゴンやヘリウムといった不活性ガス雰囲気中で加熱しても良い。不活性雰囲気中であれば、ＳｉＣエピタキシャル膜２がガスエッチングされて膜厚が減少してしまうことを防止することができる。
【００１１】
加熱工程におけて欠陥が減少するメカニズムとしては、ＳｉＣエピタキシャル膜２に多数存在する原子空孔４や格子間原子５を熱エネルギーによって移動させることで原子空孔４と格子間原子５とを再結合させたり転位に吸収させたりすることで消滅させることができる。さらに、オフ角を有するＳｉＣ単結晶基板１を使用した場合においては、最適な加熱処理を行うことによってＳｉＣエピタキシャル膜２の表面に数〜数十ｎｍ程度のステップバンチング３を形成させることが可能であり、ＳｉＣエピタキシャル膜２の表面近傍の点欠陥はおろか、ＳｉＣエピタキシャル膜２の表面近傍で発生した転位６についても修復することが可能である。つまり、ステップバンチング３の発生過程においてＳｉＣエピタキシャル膜２の表面近傍の原子が非常に盛んに表面拡散（マイグレーション）して結晶構造を再配列化していくことからエピ表面近傍の点欠陥や転位６がより効果的に消滅していくものと推測される。以上のことから、この加熱工程においては、ＳｉＣエピタキシャル膜２の表面にステップバンチング３を発生させることによりが、結晶品質を効果的に改善させる上で重要である。
【００１２】
また、成膜工程と加熱工程は、ＣＶＤ装置を用いて連続的に実施することが好ましい。連続的に実施することによる効果として、別途アニール装置で加熱処理を行う必要がないため生産性を向上することができる。さらには、昇温過程や降温過程といった急激な熱ストレスが加わる処理が一度で済むために単結晶基板の反りや割れなどといったリスクも軽減することができる。さらには、装置間での基板移動がないため不純物付着を防止することができる。
【００１３】
図１ｃは、ＳｉＣエピタキシャル膜２の表面に発生させたステップバンチング３をＣＭＰ（化学的機械研磨）により除去する平坦化工程である。ＣＭＰによる研磨量は数十ｎｍ程度で良い。この工程はデバイスを製造する場合において、ＳｉＣエピタキシャル膜２のステップバンチング３がデバイス特性に悪影響を与える場合において適宜実施すればよい。具体的にはＭＯＳＦＥＴを製造する場合においては、ステップバンチング３が存在するとベース下のキャリアの移動を阻害しデバイス特性に悪影響を及ぼすことがある。平坦化処理の方法として、ＣＭＰ以外にも水素雰囲気中のガスエッチングや水素と塩素の混合ガスなどによるガスエッチング処理を用いても良い。
【００１４】
以下、本発明のＳｉＣエピタキシャル膜付き単結晶基板の製造法を用いたＳｉＣエピタキシャル膜の成膜方法を具体的に説明する。本実施の形態では、ＳｉＣエピタキシャル膜２の成膜工程と加熱工程とをＣＶＤ装置を用いて連続的に実施し、次いでＣＭＰによりステップバンチングの平坦化処理を行った。
【００１５】
図２はＣＶＤ装置のエピタキシャル成長レシピを示したグラフである。Ｘ軸を時間とし、Ｙ軸をＣＶＤ装置のリアクタの温度および圧力で表したグラフである。また、ガス導入タイミングについてもグラフ下に示してある。使用した基板として、８度オフ（０００１）４Ｈ−ＳｉＣ単結晶基板を使用した。
【００１６】
成膜工程として、シラン（ＳｉＨ４）およびプロパン（Ｃ３Ｈ８）を水素（Ｈ２）と共にリアクタに導入しながら、リアクタ温度を１６５０℃、リアクタ圧力を０．８ｂａｒとし、ＳｉＣエピタキシャル膜２の成膜を１．５時間行った。また、この時のシラン、プロパン、水素の流量は、それぞれ２５ｃｃ／ｍｉｎ、２０ｃｃ／ｍｉｎ、５０Ｌ／ｍｉｎであり、成長速度は約５μｍ／ｈｒである。図４に、成膜工程直後のエピタキシャル膜表面のＡＦＭ（原子間力顕微鏡）の測定結果を示す。このＡＦＭの測定結果より、５μｍ×５μｍエリアの表面粗さＲａは約０．３ｎｍであった。
【００１７】
次に、このＳｉＣエピタキシャル膜２にステップバンチング３を発生させる加熱工程として、シランとプロパンと水素の導入を停止し、アルゴンガスを５０Ｌ／ｍｉｎの流量でリアクタに導入しながら、リアクタ温度を１７００℃、リアクタ圧力を０．１ｂａｒとして、加熱を１時間行った。図５に、加熱工程後のエピタキシャル膜の表面のＡＦＭの測定結果を示す。５μｍ×５μｍエリアの表面粗さＲａは約４ｎｍであり、大きなステップバンチングが発生させることができている。
【００１８】
続いて、ＣＶＤ装置からこのＳｉＣエピタキシャル膜２付き単結晶基板１を取出し、ＳｉＣエピタキシャル膜２表面のステップバンチング３をＣＭＰにより平坦化させた。この時の研磨量は約５０ｎｍとした。図５に、ＣＭＰ後のエピタキシャル膜の表面のＡＦＭの測定結果を示す。５μｍ×５μｍエリアの表面粗さＲａは約０．１ｎｍであった。また、ＣＭＰの以外の平坦化処理の方法として、図３に示すようにＣＶＤ装置での加熱工程に引き続いて、水素雰囲気中でのガスエッチングによる平坦化工程を連続的に行っても良い。
【００１９】
次に、ＳｉＣエピタキシャル膜２中の結晶欠陥の減少の効果を確認するため、ＭＯＳキャパシタを作製して絶縁破壊試験を行うことした。このＭＯＳキャパシタの製造方法および構造としては、ＳｉＣエピタキシャル膜付き単結晶基板を酸素雰囲気中において約１１００℃で加熱処理を行い、ＳｉＣエピタキシャル膜を酸化させることで表面に約５０ｎｍの熱酸化膜を形成した。さらに、この熱酸化膜上にＡｌ電極を形成し、基板裏面にはＮｉ電極を形成して、ＭＯＳキャパシタを作製した。なお、作製したＭＯＳキャパシタの寸法（Ａｌ電極のサイズ）は１ｍｍ2である。
【００２０】
絶縁破壊試験の方法として、ＭＯＳキャパシタに一定のリーク電流密度Ｊ＝１００μＡを印加し、ＭＯＳキャパシタが絶縁破壊されるまでの時間ｔを測定することにより、絶縁破壊電荷ＱｂｄをＪ×ｔの計算により求めたることとした。なお、試験点数は１２個とした。また、絶縁破壊箇所は熱酸化膜となる。
【００２１】
以上の評価方法によりＭＯＳキャパシタ絶縁破壊試験を実施し得られた絶縁破壊電荷Ｑｂｄの結果のワイブルプロットを図７に示した。Ｘ軸は絶縁破壊電荷Ｑｂｄであり、Ｙ軸のＦは累積故障率である。また、比較として、従来として加熱処理を行わないＳｉＣエピタキシャル膜付きＳｉＣ基板を使用して作製したＭＯＳキャパシタと、本発明のＳｉＣエピタキシャル付きＳｉＣ単結晶基板を使用して作製したＭＯＳキャパシタの比較を行った。この図７より、本発明のＭＯＳキャパシタのＱｂｄが従来のＭＯＳキャパシタと比較して１桁程度大きいことがわかる。ＭＯＳキャパシタの熱酸化膜はエピタキシャル膜から変換されているものであるから、エピタキシャル膜の結晶欠陥は熱酸化膜中に取り込まれることとなる。よって、ＭＯＳキャパシタの絶縁破壊電荷が大きくなるということは、ＳｉＣエピタキシャル膜中の結晶欠陥が少ない低くなるというわけである。このことから、本発明のＳｉＣエピタキシャル膜２中の結晶欠陥が大きく減少していることがわかる。
【産業上の利用可能性】
【００２２】
本発明にかかるＳｉＣエピタキシャル膜付き単結晶基板の製造方法は、ＳｉＣエピタキシャル膜中の結晶欠陥を効果的に減少させ、結晶品質に優れたＳｉＣエピタキシャル膜付き単結晶基板を製造することができる。特に、ＳｉＣエピタキシャル膜の表面近傍の結晶欠陥の減少により効果的であることから、エピタキシャル膜表面近傍の結晶品質が重要なＭＯＳＦＥＴ、ＭＩＳＦＥＴ、ＭＥＳＦＥＴ、ショットキーダイオード等のデバイス用途として有用である。
【図面の簡単な説明】
【００２３】
【図１】本発明における工程フローの概略図
【図２】本発明の実施の形態１における成膜工程と加熱工程とをＣＶＤ装置を用いて連続的に実施した時のエピタキシャル成長レシピを表した図
【図３】本発明の実施の形態１における成膜工程と加熱工程と平坦化工程とをＣＶＤ装置を用いて連続的に実施した時のエピタキシャル成長レシピを表した図
【図４】本発明の実施の形態１における成膜工程直後のエピタキシャル膜表面のＡＦＭの測定結果を示す図
【図５】本発明の実施の形態１における加熱工程直後のエピタキシャル膜表面のＡＦＭの測定結果を示す図
【図６】本発明の実施の形態１におけるＣＭＰ後のエピタキシャル膜表面のＡＦＭの測定結果を示す図
【図７】本発明の実施の形態１におけるＭＯＳキャパシタを用いて実施した経時絶縁破壊試験の結果を示す図
【符号の説明】
【００２４】
１  ＳｉＣ単結晶基板
２  ＳｉＣエピタキシャル膜
３  ステップバンチング
４  原子空孔
５  格子間原子
６  転位
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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