(57)【要約】【課題】低電圧動作のために縦２段重ねとなされた論理回路において、クロック信号の正補のバランスが崩れても論理回路の正常動作が保証できるようにする。【解決手段】第１の差動対（Ｑ１、Ｑ２）と第２の差動対（Ｑ３、Ｑ４）、第１、第２の差動対の共通ソース点にそれぞれ接続される電流源Ｑ５、Ｑ６、クロック正補信号がに入力される電流切替用トランジスタＱ７、Ｑ８を有する単位レジスタ回路において、更にクロック補信号CLKBが微弱となる場合に備えてトランジスタＱ９が配備される。クロック補信号CLKBが微弱となった場合、X点にはクロック正信号CLKの逆相、すなわちクロック補信号と同相の信号成分が発生し、これを入力とするトランジスタＱ９が動作することで、微弱なクロック補信号入力により未動作状態のＱ８の動作を補償して、Ｑ９が差動対Ｑ３−Ｑ４への電流供給切替を保証する。【選択図】図１
2008113274.tif 000002
【特許請求の範囲】
【請求項１】
入力されるデータ信号に対応して動作する第１の差動トランジスタ対、および、第２の差動トランジスタ対と、前記第１の差動トランジスタ対に電流を供給するための第１の電流源と、前記第２の差動トランジスタ対に電流を供給するための第２の電流源と、前記第１の差動トランジスタ対のトランジスタとキャリア源側端子を共通とするように接続され、入力されるクロック正または補信号に対応して動作する第１のトランジスタと、前記第２の差動トランジスタ対のトランジスタとキャリア源側端子を共通とするように接続され、入力されるクロック補または正信号に対応して動作する第２のトランジスタと、を備える論理回路であって、前記第１のトランジスタのキャリア収集側端子の電位を検出して前記第２の電流源に流入する電流を増強するための電流補強素子が更に備えられていることを特徴とする論理回路。
【請求項２】
前記電流補強素子が、その制御端子が前記第１のトランジスタのキャリア収集側端子に接続され、そのキャリア源側端子が前記第２のトランジスタのキャリア源側端子に接続された第３のトランジスタにより構成されていることを特徴とする請求項１に記載の論理回路。
【請求項３】
前記電流補強素子が、その一方の電極が前記第１のトランジスタのキャリア収集側端子に接続され、その他方の電極が前記第２のトランジスタの制御端子に接続されたキャパシタにより構成されていることを特徴とする請求項１に記載の論理回路。
【請求項４】
前記電流補強素子が、その一方の電極が前記第１のトランジスタのキャリア収集側端子に接続され、その他方の電極が前記第２のトランジスタの制御端子に接続されたダイオードにより構成されていることを特徴とする請求項１に記載の論理回路。
【請求項５】
前記第１のトランジスタのキャリア収集側端子と前記第２のトランジスタのキャリア収集側端子とが共通に接続されていることを特徴とする請求項１から４のいずれかに記載の論理回路。
【請求項６】
入力されるデータ信号に対応して動作する第１の差動トランジスタ対、および、第２の差動トランジスタ対と、前記第１の差動トランジスタ対に電流を供給するための第１の電流源と、前記第２の差動トランジスタ対に電流を供給するための第２の電流源と、前記第１の差動トランジスタ対のトランジスタとキャリア源側端子を共通とするように接続され、入力されるクロック正信号に対応して動作する第１のトランジスタと、前記第２の差動トランジスタ対のトランジスタとキャリア源側端子を共通とするように接続され、入力されるクロック補信号に対応して動作する第２のトランジスタと、を備える論理回路であって、前記第１のトランジスタのキャリア収集側端子の電位を検出して前記第２の電流源に流入する電流を増強するための第１の電流補強素子と、前記第２のトランジスタのキャリア収集側端子の電位を検出して前記第１の電流源に流入する電流を増強するための第２の電流補強素子と、が更に備えられていることを特徴とする論理回路。
【請求項７】
前記第１の電流補強素子が、その制御端子が前記第１のトランジスタのキャリア収集側端子に接続され、そのキャリア源側端子が前記第２のトランジスタのキャリア源側端子に接続された第３のトランジスタにより構成され、前記第２の電流補強素子が、その制御端子が前記第２のトランジスタのキャリア収集側端子に接続され、そのキャリア源側端子が前記第１のトランジスタのキャリア源側端子に接続された第４のトランジスタにより構成されていることを特徴とする請求項６に記載の論理回路。
【請求項８】
前記第１の電流補強素子が、その一方の電極が前記第１のトランジスタのキャリア収集側端子に接続され、その他方の電極が前記第２のトランジスタの制御端子に接続された第１のキャパシタにより構成され、前記第２の電流補強素子が、その一方の電極が前記第２のトランジスタのキャリア収集側端子に接続され、その他方の電極が前記第１のトランジスタの制御端子に接続された第２のキャパシタにより構成されていることを特徴とする請求項６に記載の論理回路。
【請求項９】
第１の前記電流補強素子が、その一方の電極が前記第１のトランジスタのキャリア収集側端子に接続され、その他方の電極が第２のトランジスタの制御端子に接続された第１のダイオードにより構成され、第２の前記電流補強素子が、その一方の電極が前記第２のトランジスタのキャリア収集側端子に接続され、その他方の電極が第１のトランジスタの制御端子に接続された第２のダイオードにより構成されていることを特徴とする請求項６に記載の論理回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は論理回路に関し、特に、低電圧、低消費電力、高速動作に適した基本レジスタ回路を含む論理回路に関するものである。
【背景技術】
【０００２】
フリップフロップ（Ｆ/Ｆ）回路およびその構成要素である、差動回路を２段縦続接続してなる基本レジスタ回路は、論理回路の基本要素回路としてデジタル型の半導体集積回路において広く使用されている。一般的なレジスタ回路は、図２７に示すように、トランジスタＱ１〜Ｑ４を有する、データ読込・保持用の差動対段、その下段にクロック信号を入力し上段の差動対への電流切り替えの役目をする、トランジスタＱ７、Ｑ８を有する差動対段、さらにその下段にトランジスタＱ５からなる定電流源、の合計３段の縦積みの構成となる。そのため他の回路要素に比べて高い電源電圧を必要とし、他の機能回路ブロックとワンチップ化あるいはモジュール化する際に、全体の低電圧化・低消費電力化の妨げとなっている。従って、基本レジスタ回路により構成されるレジスタ、Ｆ/Ｆ回路、ラッチ回路、多重化回路もしくはセレクタ回路などを含む論理回路部の電源電圧を抑えることが大きな課題となっている。この課題に対し、トランジスタ対Ｑ１−Ｑ２、Ｑ３−Ｑ４と、電流切り替え用のトランジスタＱ７、Ｑ８とを並列化する回路が提案されている（例えば、特許文献１、２を参照）。差動トランジスタ対と電流切り替え用トランジスタを並列化したレジスタ回路を図２８に示す。この回路は、クロック信号が入力されるトランジスタ（Ｑ７、Ｑ８）をデータ処理用差動対（Ｑ１−Ｑ２、Ｑ３−Ｑ４）のそれぞれにソース点が共通化されるように並列接続した回路構成である。クロック信号が入力されるトランジスタ側の論理振幅を高く設定しておけば、クロックＣＬＫがハイレベルのとき、定電流源（Ｑ５）から供給される電流はクロック入力トランジスタ（Ｑ７）側に流れ、データ差動対（Ｑ１−Ｑ２）は電流が遮断される。クロックがローレベルになると、定電流源の電流はデータ差動対側へ流れる。以上のようにクロックに同期した電流切り替えでデータの読込・保持のレジスタ動作を実現できる。この構成では、差動対の縦積みを排することができ、低電圧化が可能となる。
【特許文献１】特開昭６３−８６６１１号公報
【特許文献２】特開平２−２１７１７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
図２８のレジスタ回路は、低電圧性に優れるもののレジスタ回路として正常動作するためには、クロック信号がハイレベルのときに電流源（Ｑ５）からの電流が必ずクロック入力トランジスタ側（Ｑ７）に流れるように、データ信号に比べてクロック信号に強制力を持たせなくてはならない。そのためクロック入力信号は、データ信号に対して論理振幅や中心レベルを大きくとる必要がある。また一般的なレジスタ回路とは異なり、クロック正補信号入力を差動対で受けていないため、正補でバランスの取れたクロック信号入力が求められる。図２８のレジスタ回路の問題点をわかりやすく説明するために図２９に示すような、２つのデータ信号（ＤＡＴＡ１、ＤＡＴＡ２）を入力し、それらを多重化した信号を出力する多重化回路を考える。ここで図３０に示すような十分な振幅の理想的な差動クロック信号が入力された場合には、図３１に示すようにデータ読込用差動対へ供給される電流（Ｉｄａｔａ）とクロック信号を入力するトランジスタ側へ流れる電流（Ｉｃｌｋ）は交互に切り替えられる。すなわち、データ読込用差動対への電流はクロック信号に同期してＯＮ／ＯＦＦ切替が繰り返され、図３２に示すような正常なデータパタンが出力される。しかしながら入力されるクロック信号が正補でアンバランスであり、正補のどちらか一方でも十分な入力振幅が取れない場合、クロック信号に同期した電流切替ができずに出力パタンに誤りが発生する恐れがある。極端な例として、図３３に示すようにクロック信号が単相入力となる場合には、図３４に示すようにデータ読込用差動対へ供給される電流（Ｉｄａｔａ）とクロック信号が入力されるトランジスタ側へ流れる電流（Ｉｃｌｋ）の切り替えがなされなくなることから、図３５に示すように出力パタンに誤りが発生する。
【０００４】
特に素子の高速性能が限られかつ電源電圧が１Ｖ台に制限されるＳｉ ＣＭＯＳプロセスのもとでは、２０ＧＨｚを超えると十分な振幅を有する差動クロック信号を供給することが難しいため、超２０Ｇｂｐｓ級のレジスタ動作、Ｆ/Ｆ動作を安定して得ることは極めて難しい。
本発明の課題は上述した従来技術の問題点を解決することであって、その目的は、低電圧、低消費電力、高速性能に優れたレジスタ回路、すなわち、低電圧化されクロックが高速化されて正補のクロックがアンバランスとなっても誤動作することのない論理回路を提供できるようにすることである。
【課題を解決するための手段】
【０００５】
上記目的を達成するため、本発明によれば、入力されるデータ信号に対応して動作する第１の差動トランジスタ対、および、第２の差動トランジスタ対と、前記第１の差動トランジスタ対に電流を供給するための第１の電流源と、前記第２の差動トランジスタ対に電流を供給するための第２の電流源と、前記第１の差動トランジスタ対とキャリア源側端子を共通とするように接続され、入力されるクロック正または補信号に対応して動作する第１のトランジスタと、前記第２の差動トランジスタ対とキャリア源側（ソースまたはエミッタ）端子を共通とするように接続され、入力されるクロック補または正信号に対応して動作する第２のトランジスタと、を備える論理回路であって、前記第１のトランジスタのキャリア収集側（ドレインまたはコレクタ）端子の電位を検出して前記第２の電流源に流入する電流を増強するための電流補強素子が更に備えられていることを特徴とする論理回路、が提供される。
【０００６】
ここで、好ましくは、前記電流補強素子が、その制御端子（ゲートまたはベース）が前記第１のトランジスタのキャリア収集側端子に接続され、そのキャリア源側端子が第２のトランジスタのキャリア源側端子に接続された第３のトランジスタにより構成される。あるいは、好ましくは、前記電流補強素子が、その一方の電極が前記第１のトランジスタのキャリア収集側端子に接続され、その他方の電極が前記第２のトランジスタと制御端子に接続されたキャパシタにより構成される。あるいは、好ましくは、前記電流補強素子が、その一方の電極が前記第１のトランジスタのキャリア収集側端子に接続され、その他方の電極が第２のトランジスタと制御端子に接続されたダイオードにより構成される。
【０００７】
また、上記目的を達成するため、本発明によれば、入力されるデータ信号に対応して動作する第１の差動トランジスタ対、および、第２の差動トランジスタ対と、前記第１の差動トランジスタ対に電流を供給するための第１の電流源と、前記第２の差動トランジスタ対に電流を供給するための第２の電流源と、前記第１の差動トランジスタ対とキャリア源側端子を共通とするように接続され、入力されるクロック正信号に対応して動作する第１のトランジスタと、前記第２の差動トランジスタ対とキャリア源側（ソースまたはエミッタ）端子を共通とするように接続され、入力されるクロック補信号に対応して動作する第２のトランジスタと、を備える論理回路であって、前記第１のトランジスタのキャリア収集（ドレインまたはコレクタ）側端子の電位を検出して前記第２の電流源に流入する電流を増強するための第１の電流補強素子と、前記第２のトランジスタのキャリア収集側端子の電位を検出して前記第１の電流源に流入する電流を増強するための第２の電流補強素子と、が更に備えられていることを特徴とする論理回路、が提供される。
【０００８】
ここで、好ましくは、前記第１の電流補強素子が、その制御端子（ゲートまたはベース）が前記第１のトランジスタのキャリア収集側端子に接続され、そのキャリア源側端子が第２のトランジスタのキャリア源側端子に接続された第３のトランジスタにより構成され、前記第２の電流補強素子が、その制御端子が前記第２のトランジスタのキャリア収集側端子に接続され、そのキャリア源側端子が第１のトランジスタのキャリア源側端子に接続された第４のトランジスタにより構成される。あるいは、好ましくは、前記第１の電流補強素子が、その一方の電極が前記第１のトランジスタのキャリア収集側端子に接続され、その他方の電極が前記第２のトランジスタと制御端子に接続された第１のキャパシタにより構成され、前記第２の電流補強素子が、その一方の電極が前記第２のトランジスタのキャリア収集側端子に接続され、その他方の電極が前記第１のトランジスタと制御端子に接続された第２のキャパシタにより構成される。あるいは、好ましくは、第１の前記電流補強素子が、その一方の電極が前記第１のトランジスタのキャリア収集側端子に接続され、その他方の電極が第２のトランジスタと制御端子に接続された第１のダイオードにより構成され、第２の前記電流補強素子が、その一方の電極が前記第２のトランジスタのキャリア収集側端子に接続され、その他方の電極が第１のトランジスタと制御端子に接続された第２のダイオードにより構成される。
【発明の効果】
【０００９】
本発明によれば、低電圧型のレジスタ回路において、入力されるクロック信号が正補でアンバランスとなり正補の一方に十分な入力振幅が与えられない場合であっても、逆相側のクロックの増幅信号を利用して切替電流を増強できるので、アンバランスの度合いに応じてクロック信号に同期して切替電流を補償することができ、出力パタンに誤りを発生させることなく正常なレジスタ動作を実現することができる。したがって、このレジスタ回路を基本要素とすることで、低電圧、低消費電力、高速性能に優れた論理回路が得られる。
【発明を実施するための最良の形態】
【００１０】
次に、本発明の実施の形態について図面を参照して詳細に説明する。
（第１の実施の形態）
図１は、本発明によるレジスタ回路の第１の実施の形態を示す回路図である。また、図２は、本発明の第１の実施の形態のレジスタ回路を用いて構成した多重化回路もしくはセレクタ回路の回路図であり、図３は、同フリップフロップ回路の回路図である。図１〜図３において、対応する個所には同一の参照記号を付した。また、図３においては、前段と後段を識別するための添え字１、２を参照記号に付した。以下、本発明の第１の実施の形態のレジスタ回路について、図２の多重化回路を用いて構成と動作を説明する。図２において、１ａ、１ｂは第１のデータ信号ＤＡＴＡ１、ＤＡＴＡ１Ｂが入力される入力端子、２ａ、２ｂは第２のデータ信号ＤＡＴＡ２Ｂ、ＤＡＴＡ２が入力される入力端子、３ａ、３ｂは正補のクロック信号ＣＬＫ、ＣＬＫＢが入力される入力端子、４ａ、４ｂは出力信号ＯＵＴ、ＯＵＴＢが出力される出力端子である。また５は電位Ｖｄｄを供給する高電位電源バス、６は電位Ｖｓｓを供給する低電位電源バスである。本多重化回路は、第１のデータ信号を読み込む第１の差動対（Ｑ１、Ｑ２）と第２のデータ信号を読み込む第２の差動対（Ｑ３、Ｑ４）、および第１、第２の差動対の共通ソース点と低電位電源バス６との間にそれぞれ接続される電流源トランジスタＱ５、Ｑ６、および第１、第２の差動対とソース点を共通とするように接続され、かつクロック正補信号がゲートに入力される電流切替用トランジスタＱ７、Ｑ８を有する。そして、トランジスタＱ１とＱ３、およびＱ２とＱ４のドレインがそれぞれ接続され、多重化信号の出力端子となる。また各々の共通ドレイン端は、負荷抵抗Ｒ１、Ｒ２を介して高電位電源バス５に接続される。さらに電流切替用トランジスタＱ７、Ｑ８のドレイン端が接続され、この接続点Ｘは負荷抵抗Ｒ３を介して高電位電源バス５に接続される。さらに接続点Ｘを入力端子とするトランジスタＱ９が配備され、Ｑ９のドレイン端は負荷抵抗Ｒ４を介して高電位電源バス５に接続され、またＱ９のソース端は、クロック補信号ＣＬＫＢが入力されるトランジスタＱ８のソース端に接続される。
【００１１】
図２の多重化回路において、正補でアンバランスなクロック信号が入力される場合について本実施の形態回路の動作と効果を説明する。ここで、Ｑ８へ入力されるクロック補信号ＣＬＫＢが極めて微弱であるとする。説明のためここでは図３３に示すような単相入力を想定する。
図２においてＸ点の電位Ｖｘは、
Ｖｘ ＝ 電源電圧 −（Ｑ７、Ｑ８のドレイン電流の加算値）×負荷抵抗Ｒ３の抵抗値
で決まる。正補でバランスの取れたクロック信号が入力される場合には、Ｑ７、Ｑ８は互いに差動のドレイン電流を与えるため加算値はほぼ一定となり、電位Ｖｘの変化は微小である。しかし正補でアンバランスなクロック信号が入力された時には、アンバランスの差分に応じた振幅の信号成分が現れる。図３３に示すクロック信号入力の下では、Ｘ点にはクロック正信号の逆相、すなわちクロック補信号と同相の信号成分が発生し（図４中のＶｘ）、これを入力とするトランジスタＱ９が動作することで、微弱なクロック補信号入力により未動作状態ないし微弱動作状態のトランジスタＱ８の動作を補償して、Ｑ９が差動対Ｑ３−Ｑ４への電流供給切替を保証する。その結果、図５に示すように差動対Ｑ３−Ｑ４への電流（Ｉｄａｔａ）はクロック信号に同期したＯＮ／ＯＦＦ切替がなされ、正常なレジスタ動作が実現される。図６は本多重化回路の出力パタンであり、従来回路で見られたパタンの誤り（図３５）が回避されている。図６において、破線は“１”、“０”を識別するしきい値を示す。本実施の形態回路では、入力クロックのアンバランスが大きいほど、Ｘ点に現れる信号振幅が大きくなり、トランジスタＱ９の電流量が増えることから、アンバランスの程度に応じて自動的に電流切替補償能力が調整される利点がある。
以上説明した回路は、補側のクロック信号が微弱であることが想定される場合のものであったが、逆に正側のクロック信号が微弱であることが想定される場合であれば、トランジスタＱ９のソース端をトランジスタＱ７のソース端に接続するように変更すればよい。このことは、後述の第２〜第４の実施の形態の回路についても同様である。
【００１２】
以上、本実施の形態のレジスタ回路の応用例として多重化回路について説明したが、これに限らず本レジスタ回路の構成を用いて、例えば図３に示すフリップフロップ回路を構成することができる。このように本実施の形態のレジスタ回路は、論理回路の基本要素回路としてあらゆるデジタル型半導体集積回路において遍く使用することができるものである。
【００１３】
（第２の実施の形態）
図７は、本発明によるレジスタ回路の第２の実施の形態を示す回路図である。また、図８は、本発明の第２の実施の形態のレジスタ回路を用いて構成した多重化回路もしくはセレクタ回路の回路図であり、図９は、同フリップフロップ回路の回路図である。図７〜図９において、対応する個所には同一の参照記号を付した。また、図９においては、前段と後段を識別するための添え字１、２を参照記号に付した。以下、本発明の第２のレジスタ回路について、図８の多重化回路を用いて構成と動作を説明する。
【００１４】
図８において、１ａ、１ｂは第１のデータ信号ＤＡＴＡ１、ＤＡＴＡ１Ｂが入力される入力端子、２ａ、２ｂは第２のデータ信号ＤＡＴＡ２Ｂ、ＤＡＴＡ２が入力される入力端子、３ａ、３ｂは正補のクロック信号ＣＬＫ、ＣＬＫＢが入力される入力端子、４ａ、４ｂは出力信号ＯＵＴ、ＯＵＴＢが出力される出力端子である。また５は電位Ｖｄｄを供給する高電位電源バス、６は電位Ｖｓｓを供給する低電位電源バスである。本多重化回路は、第１のデータ信号を読み込む第１の差動対（Ｑ１、Ｑ２）と第２のデータ信号を読み込む第２の差動対（Ｑ３、Ｑ４）、および第１、第２の差動対の共通ソース点と低電位電源バス６との間にそれぞれ接続される電流源トランジスタＱ５、Ｑ６、および第１、第２の差動対とソース点を共通とするように接続され、かつクロック正補信号がゲートに入力される電流切替用トランジスタＱ７、Ｑ８を有する。そして、トランジスタＱ１とＱ３、およびＱ２とＱ４のドレインがそれぞれ接続され、多重化信号の出力端子となる。また各々の共通ドレイン端は、負荷抵抗Ｒ１、Ｒ２を介して高電位電源バス５に接続される。さらに電流切替用トランジスタＱ７、Ｑ８のドレイン端が接続され、この接続点Ｘは負荷抵抗Ｒ３を介して高電位電源バス５に接続される。さらに接続点ＸはキャパシタＣ１を介して、トランジスタＱ８のゲートに接続される。
【００１５】
図８の多重化回路において、正補でアンバランスなクロック信号が入力される場合について本実施の形態回路の動作と効果を説明する。ここで、Ｑ８へ入力されるクロック補信号が極めて微弱であるとする。説明のためここでは図３３に示すような単相入力を想定する。
図８においてＸ点の電位Ｖｘは、
Ｖｘ ＝ 電源電圧 −（Ｑ７、Ｑ８のドレイン電流の加算値）×負荷抵抗Ｒ３の抵抗値
で決まる。正補でバランスの取れたクロック信号が入力される場合には、Ｑ７、Ｑ８は互いに差動のドレイン電流を与えるため加算値はほぼ一定となり、電位Ｖｘの変化は微小である。しかし正補でアンバランスなクロック信号が入力された時には、アンバランスの差分に応じた振幅の信号成分が現れる。図３３に示すクロック信号入力の下では、Ｘ点にはクロック正信号の逆相、すなわちクロック補信号と同相の信号成分が発生する（図１０中のＶｘ）。この高周波信号はキャパシタＣ１を介してトランジスタＱ８に入力され、もともと入力されていた微弱なクロック補信号を補強する。その結果、図１１に示すように差動対Ｑ３−Ｑ４への電流（Ｉｄａｔａ）はクロック信号に同期したＯＮ／ＯＦＦ切替がなされ、正常なレジスタ動作が実現される。図１２は本多重化回路の出力パタンであり、従来回路で見られたパタンの誤り（図３５）が回避されている。図１２において、破線は“１”、“０”を識別するしきい値を示す。本実施の形態回路では、入力クロックのアンバランスが大きいほど、Ｘ点に現れる信号振幅が大きくなり、トランジスタＱ８に入力されるクロック補信号の補償量が増えることから、アンバランスの程度に応じて自動的に電流切替補償能力が調整される利点がある。
【００１６】
以上、本実施の形態のレジスタ回路の応用例として多重化回路について説明したが、これに限らず本レジスタ回路の構成を用いて、例えば図９に示すフリップフロップ回路を構成することができる。このように本実施の形態のレジスタ回路は、論理回路の基本要素回路としてあらゆるデジタル型半導体集積回路において遍く使用することができるものである。
【００１７】
（第３の実施の形態）
図１３は、本発明によるレジスタ回路の第３の実施の形態を示す回路図である。また、図１４は、本発明の第３の実施の形態のレジスタ回路を用いて構成した多重化回路もしくはセレクタ回路の回路図であり、図１５は、同フリップフロップ回路の回路図である。図１３〜図１５において、対応する個所には同一の参照記号を付した。また、図１５においては、前段と後段を識別するための添え字１、２を参照記号に付した。以下、本発明の第３の実施の形態のレジスタ回路について、図１４の多重化回路を用いて構成と動作を説明する。
図１４において、１ａ、１ｂは第１のデータ信号ＤＡＴＡ１、ＤＡＴＡ１Ｂが入力される入力端子、２ａ、２ｂは第２のデータ信号ＤＡＴＡ２Ｂ、ＤＡＴＡ２が入力される入力端子、３ａ、３ｂは正補のクロック信号ＣＬＫ、ＣＬＫＢが入力される入力端子、４ａ、４ｂは出力信号ＯＵＴ、ＯＵＴＢが出力される出力端子である。また５は電位Ｖｄｄを供給する高電位電源バス、６は電位Ｖｓｓを供給する低電位電源バスである。本多重化回路は、第１のデータ信号を読み込む第１の差動対（Ｑ１、Ｑ２）と第２のデータ信号を読み込む第２の差動対（Ｑ３、Ｑ４）、および第１、第２の差動対の共通ソース点と低電位電源バス６との間にそれぞれ接続される電流源トランジスタＱ５、Ｑ６、および第１、第２の差動対とソース点を共通とするように接続され、かつクロック正補信号がゲートに入力される電流切替用トランジスタＱ７、Ｑ８を有する。そして、トランジスタＱ１とＱ３、およびＱ２とＱ４のドレインがそれぞれ接続され、多重化信号の出力端子となる。また各々の共通ドレイン端は、負荷抵抗Ｒ１、Ｒ２を介して高電位電源バス５に接続される。さらに電流切替用トランジスタＱ７、Ｑ８のドレイン端が接続され、この接続点Ｘは負荷抵抗Ｒ３を介して高電位電源バス５に接続される。さらに接続点Ｘはダイオード接続されたトランジスタＤ１を介して、トランジスタＱ８のゲートに接続される。
【００１８】
図１４の多重化回路において、正補でアンバランスなクロック信号が入力される場合について本実施の形態回路の動作と効果を説明する。ここで、Ｑ８へ入力されるクロック補信号が極めて微弱であるとする。説明のためここでは図３３に示すような単相入力を想定する。
図１４においてＸ点の電位Ｖｘは、
Ｖｘ ＝ 電源電圧 −（Ｑ７、Ｑ８のドレイン電流の加算値）×負荷抵抗Ｒ３の抵抗値
で決まる。正補でバランスの取れたクロック信号が入力される場合には、Ｑ７、Ｑ８は互いに差動のドレイン電流を与えるため加算値はほぼ一定となり、電位Ｖｘの変化は微小である。しかし正補でアンバランスなクロック信号が入力された時には、アンバランスの差分に応じた振幅の信号成分が現れる。図３３に示すクロック信号入力の下では、Ｘ点にはクロック正信号の逆相、すなわちクロック補信号と同相の信号成分が発生し（図１６中のＶｘ）、これがダイオードＤ１を介して、トランジスタＱ８に入力されることで、もとの微弱なクロック補信号を補強する。その結果、図１７に示すように差動対Ｑ３−Ｑ４への電流（Ｉｄａｔａ）はクロック信号に同期したＯＮ／ＯＦＦ切替がなされ、正常なレジスタ動作が実現される。図１８は本多重化回路の出力パタンであり、従来回路で見られたパタンの誤り（図３５）が回避されている。図１８において、破線は“１”、“０”を識別するしきい値を示す。本実施の形態回路では、入力クロックのアンバランスが大きいほど、Ｘ点に現れる信号振幅が大きくなり、トランジスタＱ８に入力されるクロック補信号の補償量が増えることから、アンバランスの程度に応じて自動的に電流切替補償能力が調整される利点がある。
【００１９】
以上、本発明のレジスタ回路の応用例として多重化回路について説明したが、これに限らず本レジスタ回路の構成を用いて、例えば図１５に示すフリップフロップ回路を構成することができる。このように本実施の形態のレジスタ回路は、論理回路の基本要素回路としてあらゆるデジタル型半導体集積回路において遍く使用することができるものである。
【００２０】
（第４の実施の形態）
図１９は、本発明によるレジスタ回路の第４の実施の形態を示す回路図である。図１９において、１ａ、１ｂはデータ信号ＤＡＴＡ１、ＤＡＴＡ１Ｂが入力される入力端子、３ａ、３ｂは正補のクロック信号ＣＬＫ、ＣＬＫＢが入力される入力端子、４ａ、４ｂは出力信号ＯＵＴ、ＯＵＴＢが出力される出力端子である。また５は電位Ｖｄｄを供給する高電位電源バス、６は電位Ｖｓｓを供給する低電位電源バスである。本レジスタ回路は、データ信号を読み込む第１の差動対（Ｑ１、Ｑ２）と第１の差動対の出力信号が入力され、第１の差動対と相補の信号を出力する第２の差動対（Ｑ３、Ｑ４）、および第１、第２の差動対の共通ソース点と低電位電源バス６との間にそれぞれ接続される電流源トランジスタＱ５、Ｑ６、および第１、第２の差動対とソース点を共通とするように接続され、かつクロック正補信号がゲートに入力される電流切替用トランジスタＱ７、Ｑ８を有する。そして、トランジスタＱ１とＱ３、およびＱ２とＱ４のドレインがそれぞれ接続され、信号出力端子となる。また各々の共通ドレイン端は、負荷抵抗Ｒ１、Ｒ２を介して高電位電源バス５に接続される。さらに電流切替用トランジスタＱ７、Ｑ８のドレインはそれぞれ負荷抵抗Ｒ３、Ｒ４を介して高電位電源バス５に接続される。さらにクロック正信号が入力されるトランジスタＱ７の出力信号を入力とするトランジスタＱ９が配備され、Ｑ９のドレイン端は負荷抵抗Ｒ５を介して高電位電源バス５に接続され、またＱ９のソース端は、クロック補信号ＣＬＫＢが入力されるトランジスタＱ８のソース端に接続される。
【００２１】
本実施の形態のレジスタ回路は、図１に示される第１の実施の形態の回路に対し、電流切替用トランジスタＱ７、Ｑ８のドレインをそれぞれ別々の負荷抵抗を介して高電位電源バス５に接続したものであって、第１の実施の形態の回路と同様の動作を行なうものである。すなわち、本実施の形態の回路は、第１の実施の形態の回路と同様の効果を奏するものである。そして、第１〜第３の実施の形態の回路と同様に、多重化回路やフリップフロップ回路への適用が可能なものである。
【００２２】
（第５の実施の形態）
前述までの実施の形態は、アンバランスな正補クロック信号が入力される際に、入力振幅が微弱となる側が既知であることが前提となる。この前提を排除し、正補どちらの側が微弱信号となるか不明な場合、あるいは両方がデータ処理用トランジスタ対の電流をＯＦＦできる振幅を有しない場合にも対応可能なレジスタ回路の実施の形態を示す。図２０は、本発明によるレジスタ回路の第５の実施の形態を示す回路図である。また、図２１は、本発明の第５の実施の形態のレジスタ回路を用いて構成した多重化回路もしくはセレクタ回路の回路図であり、図２２は、同フリップフロップ回路の回路図である。図２０〜図２２において、対応する個所には同一の参照記号を付した。また、図２２においては、前段と後段を識別するための添え字１、２を参照記号に付した。以下、本発明の第４のレジスタ回路について、図２１の多重化回路を用いて構成と動作を説明する。
【００２３】
図２１において、１ａ、１ｂは第１のデータ信号ＤＡＴＡ１、ＤＡＴＡ１Ｂが入力される入力端子、２ａ、２ｂは第２のデータ信号ＤＡＴＡ２Ｂ、ＤＡＴＡ２が入力される入力端子、３ａ、３ｂは正補のクロック信号ＣＬＫ、ＣＬＫＢが入力される入力端子、４ａ、４ｂは出力信号ＯＵＴ、ＯＵＴＢが出力される出力端子である。また５は電位Ｖｄｄを供給する高電位電源バス、６は電位Ｖｓｓを供給する低電位電源バスである。本多重化回路は、第１のデータ信号を読み込む第１の差動対（Ｑ１、Ｑ２）と第２のデータ信号を読み込む第２の差動対（Ｑ３、Ｑ４）、および第１、第２の差動対の共通ソース点と低電位電源バス６との間にそれぞれ接続される電流源トランジスタＱ５、Ｑ６、および第１、第２の差動対とソース点を共通とするように接続され、かつクロック正補信号がゲートに入力される電流切替用トランジスタＱ７、Ｑ８を有する。そして、トランジスタＱ１とＱ３、およびＱ２とＱ４のドレインがそれぞれ接続され、多重化信号の出力端子となる。また各々の共通ドレイン端は、負荷抵抗Ｒ１、Ｒ２を介して高電位電源バス５に接続される。さらに電流切替用トランジスタＱ７のドレイン端であるＹ点、Ｑ８のドレイン端であるＺ点はそれぞれ負荷抵抗Ｒ５、Ｒ６を介して高電位電源バス５に接続される。さらにＹ点、Ｚ点をそれぞれ入力端子とするトランジスタＱ９、Ｑ１０が配備され、Ｑ９、Ｑ１０のドレイン端はそれぞれ負荷抵抗Ｒ７、Ｒ８を介して高電位電源バス５に接続される。またＱ９のソース端はトランジスタＱ８のソース端に接続され、Ｑ１０のソース端はトランジスタＱ７のソース端に接続される。
【００２４】
図２１の多重化回路において、正補でアンバランスなクロック信号が入力される場合について本実施の形態回路の動作と効果を説明する。ここで、Ｑ８へ入力されるクロック補信号が極めて微弱であるとする。説明のためここでは図３３に示すような単相入力を想定する。
トランジスタＱ７にクロック正信号が入力されると、Ｑ７のドレイン端子、すなわちトランジスタＱ９の入力端子には、クロック正信号の逆相、すなわちクロック補信号と同相の信号成分が発生し（図２３中のＶｙ）、これを入力とするトランジスタＱ９が動作することで、微弱なクロック補信号入力により未動作状態ないし微弱動作状態のトランジスタＱ８の動作を補償して、Ｑ９が差動対Ｑ３−Ｑ４への電流供給切替を保証する。その結果、図２４に示すように差動対Ｑ３−Ｑ４への電流（Ｉｄａｔａ）はクロック信号に同期したＯＮ／ＯＦＦ切替がなされ、正常なレジスタ動作が実現される。図２５は本多重化回路の出力パタンであり、従来回路で見られたパタンの誤り（図３５）が回避されている。図２５において、破線は“１”、“０”を識別するしきい値を示す。
【００２５】
また、上記ではクロック正補入力信号のうち、クロック補信号が微弱である場合について説明したが、本実施の形態の回路構成はクロック正補の信号入力に対して対称の構成であるため、逆にクロック正信号が微弱である場合も同様の効果を有する。すなわちトランジスタＱ８にクロック補信号が入力されると、Ｑ８のドレイン端子、すなわちトランジスタＱ１０の入力端子には、クロック補信号の逆相、すなわちクロック正信号と同相の信号成分が発生し、これを入力とするトランジスタＱ１０が動作することで、微弱なクロック正信号入力により未動作状態ないし微弱動作状態のトランジスタＱ７の動作を補償して、Ｑ１０が差動対Ｑ１−Ｑ２への電流供給切替を保証する。
以上、本発明のレジスタ回路の応用例として多重化回路について説明したが、これに限らず本レジスタ回路の構成を用いて、例えば図２２に示すフリップフロップ回路を構成することができる。このように本実施の形態のレジスタ回路は、論理回路の基本要素回路としてあらゆるデジタル型半導体集積回路において遍く使用することができるものである。
【００２６】
（第６の実施の形態）
図２６は、本発明によるレジスタ回路の第６の実施の形態を示す回路図である。図２６において、１ａ、１ｂはデータ信号ＤＡＴＡ１、ＤＡＴＡ１Ｂが入力される入力端子、３ａ、３ｂは正補のクロック信号ＣＬＫ、ＣＬＫＢが入力される入力端子、４ａ、４ｂは出力信号ＯＵＴ、ＯＵＴＢが出力される出力端子である。また５は電位Ｖｄｄを供給する高電位電源バス、６は電位Ｖｓｓを供給する低電位電源バスである。本レジスタ回路は、データ信号を読み込む第１の差動対（Ｑ１、Ｑ２）と、第１の差動対の出力信号を入力信号とし第１の差動対の出力と相補の信号を出力する第２の差動対（Ｑ３、Ｑ４）、および第１、第２の差動対の共通ソース点と低電位電源バス６との間にそれぞれ接続される電流源トランジスタＱ５、Ｑ６、および第１、第２の差動対とソース点を共通とするように接続され、かつクロック正補信号がゲートに入力される電流切替用トランジスタＱ７、Ｑ８を有する。そして、トランジスタＱ１とＱ３、およびＱ２とＱ４のドレインがそれぞれ接続され、信号出力端子となる。また各々の共通ドレイン端は、負荷抵抗Ｒ１、Ｒ２を介して高電位電源バス５に接続される。さらに電流切替用トランジスタＱ７のドレイン端、Ｑ８のドレイン端はそれぞれ負荷抵抗Ｒ３、Ｒ４を介して高電位電源バス５に接続される。さらにＱ７のドレイン−Ｑ８のゲート間にはキャパシタＣ１が接続され、Ｑ８のドレイン−Ｑ７のゲート間にはキャパシタＣ２が接続される。
【００２７】
次に、図２７に示されるレジスタ回路の動作について説明する。図２７のレジスタ回路において、Ｑ８へ入力されるクロック補信号が極めて微弱であるとする。説明のためここでは図３３に示すような単相入力を想定する。図３３に示すクロック信号入力の下では、Ｑ７のドレイン端にはクロック正信号の逆相、すなわちクロック補信号と同相の信号成分が発生する。この高周波信号はキャパシタＣ１を介してトランジスタＱ８のゲートに入力され、もともと入力されていた微弱なクロック補信号を補償する。その結果、差動対Ｑ３−Ｑ４への電流はクロック信号に同期したＯＮ／ＯＦＦ切替がなされ、正常なレジスタ動作が実現される。上記ではクロック正補入力信号のうち、クロック補信号が微弱である場合を想定したが、本実施の形態の回路構成はクロック正補の信号入力に対して対称の構成であるため、逆にクロック正信号が微弱である場合も同様の効果を有する。すなわちトランジスタＱ８にクロック補信号が入力されると、Ｑ８のドレイン端子には、クロック補信号の逆相、すなわちクロック正信号と同相の信号成分が発生する。この高周波信号はキャパシタＣ２を介してトランジスタＱ７のゲートに入力され、もともと入力されていた微弱なクロック正信号を補償する。その結果、差動対Ｑ１−Ｑ２への電流はクロック信号に同期したＯＮ／ＯＦＦ切替がなされ、正常なレジスタ動作が実現される。
【００２８】
図２６に示される第６の実施の形態のレジスタ回路に対し、キャパシタＣ１、Ｃ２をそれぞれダイオードに置き換えてもよい。そのダイオードに置き換えたレジスタ回路においても、第６の実施の形態回路と同様の動作が行なわれ、同様の効果を期待することができる。また、本実施の形態の回路、およびそのキャパシタをダイオードと置換した回路は、他の実施の形態の回路と同様に、多重化回路やフリップフロップ回路への適用が可能なものである。
【００２９】
なお、以上説明した実施の形態では、アクティブ素子としてＭＯＳトランジスタを想定して説明したが、本発明はアクティブ素子の種類は特に限定されるものではなく、例えば、接合型ＦＥＴ、ＭＥＳＦＥＴ、ＨＥＭＴなどＦＥＴ系素子、バイポーラトランジスタも同様に使用することができる。また、トランジスタとしてｎ導電型のものを用いていたが、ｐ導電型のものも同様に使用可能である。また、バイポーラトランジスタの場合、ｎｐｎ型、ｐｎｐ型のいずれの素子をも用い得る。
【図面の簡単な説明】
【００３０】
【図１】本発明の第１の実施の形態のレジスタ回路の回路図。
【図２】本発明の第１の実施の形態の多重化回路の回路図。
【図３】本発明の第１の実施の形態のフリップフロップ回路の回路図。
【図４】本発明の第１の実施の形態の多重化回路におけるクロック入力信号とＸ点の電位の時間変化を示すグラフ。
【図５】本発明の第１の実施の形態の多重化回路におけるデータ読込用差動対に流れる電流（Ｉｄａｔａ）とクロック信号が入力されるトランジスタ側へ流れる電流（Ｉｃｌｋ）の時間変化を示すグラフ。
【図６】本発明の第１の実施の形態の多重化回路における出力信号の時間変化を示すグラフ。
【図７】本発明の第２の実施の形態のレジスタ回路の回路図。
【図８】本発明の第２の実施の形態の多重化回路の回路図。
【図９】本発明の第２の実施の形態のフリップフロップ回路の回路図。
【図１０】本発明の第２の実施の形態の多重化回路におけるクロック入力信号とＸ点の電位の時間変化を示すグラフ。
【図１１】本発明の第２の実施の形態の多重化回路におけるデータ読込用差動対に流れる電流（Ｉｄａｔａ）とクロック信号が入力されるトランジスタ側へ流れる電流（Ｉｃｌｋ）の時間変化を示すグラフ。
【図１２】本発明の第２の実施の形態の多重化回路における出力信号の時間変化を示すグラフ。
【図１３】本発明の第３の実施の形態のレジスタ回路の回路図。
【図１４】本発明の第３の実施の形態の多重化回路の回路図。
【図１５】本発明の第３の実施の形態のフリップフロップ回路の回路図。
【図１６】本発明の第３の実施の形態の多重化回路におけるクロック入力信号とＸ点の電位の時間変化を示すグラフ。
【図１７】本発明の第３の実施の形態の多重化回路におけるデータ読込用差動対に流れる電流（Ｉｄａｔａ）とクロック信号が入力されるトランジスタ側へ流れる電流（Ｉｃｌｋ）の時間変化を示すグラフ。
【図１８】本発明の第３の実施の形態の多重化回路における出力信号の時間変化を示すグラフ。
【図１９】本発明の第４の実施の形態のレジスタ回路の回路図。
【図２０】本発明の第５の実施の形態のレジスタ回路の回路図。
【図２１】本発明の第５の実施の形態の多重化回路の回路図。
【図２２】本発明の第５の実施の形態のフリップフロップ回路の回路図。
【図２３】本発明の第５の実施の形態の多重化回路におけるクロック入力信号とＸ点の電位の時間変化を示すグラフ。
【図２４】本発明の第５の実施の形態の多重化回路におけるデータ読込用差動対に流れる電流（Ｉｄａｔａ）とクロック信号が入力されるトランジスタ側へ流れる電流（Ｉｃｌｋ）の時間変化を示すグラフ。
【図２５】本発明の第５の実施の形態の多重化回路における出力信号の時間変化を示すグラフ。
【図２６】本発明の第６の実施の形態のレジスタ回路の回路図。
【図２７】従来のレジスタ回路の回路図。
【図２８】低電圧化に有利な従来のレジスタ回路の回路図。
【図２９】低電圧化に有利な従来の多重化回路の回路図。
【図３０】理想的な差動クロック正補信号の時間変化を示すグラフ。
【図３１】低電圧化に有利な従来の多重化回路におけるデータ読込用差動対に流れる電流（Ｉｄａｔａ）とクロック信号が入力されるトランジスタ側へ流れる電流（Ｉｃｌｋ）の時間変化を示すグラフ。
【図３２】低電圧化に有利な従来の多重化回路における出力信号の時間変化を示すグラフ。
【図３３】クロック信号が正補でアンバランスな場合の極端な例として、単相クロック入力波形を示すグラフ。
【図３４】低電圧化に有利な従来の多重化回路において、アンバランスなクロック正補信号が入力された場合におけるデータ読込用差動対に流れる電流（Ｉｄａｔａ）とクロック信号が入力されるトランジスタ側へ流れる電流（Ｉｃｌｋ）の時間変化を示すグラフ。
【図３５】低電圧化に有利な従来の多重化回路において、アンバランスなクロック正補信号が入力された場合における出力信号の時間変化を示すグラフ。
【符号の説明】
【００３１】
１ａ、１ｂ、２ａ、２ｂ、３ａ、３ｂ  入力端子
４ａ、４ｂ  出力端子
５  電位Ｖｄｄを供給する高電位電源バス
６  電位Ｖｓｓを供給する低電位電源バス
Ｃ１、Ｃ２  キャパシタ
Ｄ１  ダイオード
ＤＡＴＡ１、ＤＡＴＡ１Ｂ  データ信号または第１のデータ信号
ＤＡＴＡ２、ＤＡＴＡ２Ｂ  第２のデータ信号
ＯＵＴ、ＯＵＴＢ  出力信号
Ｑ１〜Ｑ１０  トランジスタ
Ｒ１〜Ｒ８  負荷抵抗
【図１】
2008113274.tif 000003
【図２】
2008113274.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
2008113274.tif 000010
【図９】
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【図１０】
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【図１１】
2008113274.tif 000013
【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
2008113274.tif 000019
【図１８】
2008113274.tif 000020
【図１９】
2008113274.tif 000021
【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
2008113274.tif 000029
【図２８】
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【図２９】
2008113274.tif 000031
【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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