(57)【要約】【課題】チップ面積を増やさずショート電流を検出する。【解決手段】能動素子と、能動素子が接続され一方向に配列された複数の素子信号線と、素子信号線選択情報をデコードし、素子信号線に対応する第１の制御線群から第１の制御線を任意に選択する行選択回路と、第１の制御線から供給された制御信号とモード設定信号が供給され、第１の制御線群に対応する第２の制御線群から任意に第２の制御線を選択すると共にこの第２の制御線の電位レベルを設定するモード設定回路と、モード設定回路から第３の制御信号が供給され、隣接する上記素子信号線間でショート電流を発生させるため複数の素子信号線を互いに異電位に設定するドライバ回路とを有し、隣接する素子信号線のショート電流を検出する。【選択図】図１
2008159155.tif 000002
【特許請求の範囲】
【請求項１】
能動素子と、
上記能動素子が接続され一方向に配列された複数の素子信号線と、
素子信号線選択情報をデコードし、上記素子信号線に対応する第１の制御線群から第１の制御線を任意に選択する行選択回路と、
上記第１の制御線から供給された制御信号とモード設定信号が供給され、上記第１の制御線群に対応する第２の制御線群から任意に第２の制御線を選択すると共に該第２の制御線の電位レベルを設定するモード設定回路と、
上記モード設定回路から第３の制御信号が供給され、隣接する上記素子信号線間でショート電流を発生させるため上記複数の素子信号線を互いに異電位に設定するドライバ回路とを有する
ショート検出回路。
【請求項２】
上記モード設定回路は、一方向を水平方向または垂直方向に偶数番目、奇数番目で異電位に設定させる
請求項１記載のショート検出回路。
【請求項３】
上記モード設定回路は、ブロック選択回路を有し、ブロック設定信号が供給されて上記素子信号線を複数のブロックに分割する
請求項１記載のショート検出回路。
【請求項４】
能動素子と、
上記能動素子が接続され一方向に配列された複数の素子信号線と、
素子信号線選択情報をデコードし、上記素子信号線に対応する第１の制御線群から第１の制御線を任意に選択する行選択回路と、
上記第１の制御線から供給された第１の制御信号とワード線設定信号が供給されて上記第１の制御線群に対応する第２の制御線群から任意に第２の制御線を選択し、該第２の制御線から出力される第２の制御信号とブロック設定信号が供給され、上記第２の制御線群を複数のブロックに分割し、該分割したブロックのうち少なくとも一つを選択し該ブロック内の制御線の電位を制御するモード設定回路と、
上記モード設定回路から第３の制御信号が供給され、隣接する上記素子信号線間でショート電流を発生させるため上記複数の素子信号線の電位を互いに異電位に設定するドライバ回路とを有する
ショート検出回路。
【請求項５】
上記ブロック内の素子信号線は、一方向の水平方向または垂直方向に偶数番目、奇数番目で異電位に設定される
請求項４記載のショート検出回路。
【請求項６】
上記ブロック内で測定した電流の最高と平均値の差を求め、上記各ブロック間の差電流からショート電流を検出する
請求項４記載のショート検出回路。
【請求項７】
入力された光信号を電気信号に変換する画素と、
上記画素が接続され一方向に配列された複数の画素信号線と、
画素信号線選択情報をデコードし、該画素信号線を任意に選択する第１の制御信号を発生する選択回路と、
上記第１の制御信号とモード設定信号が供給され、上記画素信号線を選択すると共に該画素信号線の電位レベルを設定する第２の制御信号を発生するモード設定回路と、
上記第２の制御信号が供給され、隣接する上記画素信号線間でショート電流を発生させるため上記複数の画素信号線を互いに異電位に設定するドライバ回路と
を有する撮像装置。
【請求項８】
上記モード設定回路は、さらに画素ブロック設定信号が供給され、上記複数の画素信号線をブロック毎に分割し、該分割したブロックのうち少なくとも一つを選択し該ブロック内の画素信号線の電位を制御する
請求項７記載の撮像装置。
【請求項９】
上記画素ブロック内の素子信号線は、一方向の水平方向または垂直方向に偶数番目、奇数番目で異電位に設定される
請求項７記載の撮像装置。
【請求項１０】
記憶セルと、
上記記憶セルが接続され一方向に配列されたワード線またはビット線と、
前記ワード線またはビット線のアドレス情報をデコードし、前記ワード線またはビット線を任意に選択する第１の制御信号を発生する選択回路と、
上記第１の制御信号とモード設定信号が供給され、上記ワード線またはビット線を選択し、該ワード線またはビット線の電位レベルを設定する第２の制御信号を発生するモード設定回路と、
上記第２の制御信号が供給され、隣接する上記ワード線またはビット線間でショート電流を発生させるため上記ワード線またはビット線を互いに異電位に設定するドライバ回路と
を有する記憶装置。
【請求項１１】
上記モード設定回路は、さらに記憶セルブロック設定信号が供給され、上記ワード線またはビット線をブロック毎に分割し、該分割したブロックのうち少なくとも一つを選択し該ブロック内のワード線またはビット線の電位を制御する
請求項１０記載の記憶装置。
【請求項１２】
上記ブロック内のワード線またはビット線は、水平方向または垂直方向に偶数番目、奇数番目で異電位に設定される
請求項１０記載の記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
行方向、列方向にセルアレイをもつ半導体の配線ショート検出に関する発明であり、
特に撮像素子や記憶装置などのショート検出回路に関する。
【背景技術】
【０００２】
行方向、列方向にセルアレイをもつ半導体回路の配線のショートは、不具合の主たる原因の一つである。生産選別時において、配線間のショートが存在するチップ（Ｃｈｉｐ）を除外することが重要である。ショート検出に関する技術は、半導体メモリにおいて特許文献１（特開平１１-２９７０９８号公報）に開示されているように、ＸＹのマトリクス状にメモリセルが配置され、各メモリセルを駆動するように水平方向にワード線（ライン）がまた垂直方向にビット線（ライン）が配置されている。
【０００３】
水平方向に配置された各ワード線の端部にスイッチングトランジスタとパッドが直列に接続され、このスイッチングトランジスタをオン・オフ制御することにより通常時と検査時にワード線がパッドと分離接続できるように構成されている。
【０００４】
ショート検査時に、スイッチングトランジスタをオン（ＯＮ）してワード線とパッドが接続された状態にし、水平信号線（ワード線）または垂直信号線を、数種類（例えば偶数行、奇数行）にわけ、それぞれにパッドと電気的に接続し、パッドに異電位をあたえて電流をモニターすることでショートを検出している。
【特許文献１】特開平１１−２９７０９８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１に開示されている技術においては、テスト用にパッド（PAD）をワード線（ｒｏｗ）毎に用意しなければならず、パッドの面積が他の素子、配線などと比較して著しく大きいのでチップサイズが増大する。また、パッドからの配線の接続で電源の与え方が決まるため、電位の与え方のバリエーションが少ない。
また、プロセスの微細化にともない、トランジスタＴｒのオフ時のリーク電流が増え、スタンバイ電流が増加することにより、ワード線がショートした場合の微小な電流の変化の検出感度が下がる。
ワード線間でショートしているか、いないかのクライテリア（判断基準）をスタンバイ電流の絶対値で定めることになるが、生産選別において、プロセスがトランジスタのゲート（L）長が細い側にばらついてスタンバイ電流が増えると、たとえ良品でも不良品と判断するため大幅に歩留まりが下がることになる。
本発明は、上記課題を解決するために、水平方向または垂直方向の制御線を偶数番目、奇数番目で異電位に設定させることができ、かつブロックごとに上記の設定を行なえるようにして、制御線間のショートを検出する。
【課題を解決するための手段】
【０００６】
本発明のショート検出回路は、能動素子と、上記能動素子が接続され一方向に配列された複数の素子信号線と、素子信号線選択情報をデコードし、上記素子信号線に対応する第１の制御線群から第１の制御線を任意に選択する行選択回路と、上記第１の制御線から供給された制御信号とモード設定信号が供給され、上記第１の制御線群に対応する第２の制御線群から任意に第２の制御線を選択すると共に該第２の制御線の電位レベルを設定するモード設定回路と、上記モード設定回路から第３の制御信号が供給され、隣接する上記素子信号線間でショート電流を発生させるため上記複数の素子信号線を互いに異電位に設定するドライバ回路とを有する。
【０００７】
本発明のショート検出回路は、能動素子と、上記能動素子が接続され一方向に配列された複数の素子信号線と、素子信号線選択情報をデコードし、上記素子信号線に対応する第１の制御線群から第１の制御線を任意に選択する行選択回路と、上記第１の制御線から供給された第１の制御信号とワード線設定信号が供給されて上記第１の制御線群に対応する第２の制御線群から任意に第２の制御線を選択し、該第２の制御線から出力される第２の制御信号とブロック設定信号が供給され、上記第２の制御線群を複数のブロックに分割し、該分割したブロックのうち少なくとも一つを選択し該ブロック内の制御線の電位を制御するモード設定回路と、上記モード設定回路から第３の制御信号が供給され、隣接する上記素子信号線間でショート電流を発生させるため上記複数の素子信号線の電位を互いに異電位に設定するドライバ回路とを有する。
【０００８】
本発明の撮像装置は、入力された光信号を電気信号に変換する画素と、上記画素が接続され一方向に配列された複数の画素信号線と、画素信号線選択情報をデコードし、該画素信号線を任意に選択する第１の制御信号を発生する選択回路と、上記第１の制御信号とモード設定信号が供給され、上記画素信号線を選択すると共に該画素信号線の電位レベルを設定する第２の制御信号を発生するモード設定回路と、上記第２の制御信号が供給され、隣接する上記画素信号線間でショート電流を発生させるため上記複数の画素信号線を互いに異電位に設定するドライバ回路とを有する。
【０００９】
本発明の記憶装置は、記憶セルと、上記記憶セルが接続され一方向に配列されたワード線またはビット線と、前記ワード線またはビット線のアドレス情報をデコードし、前記ワード線またはビット線を任意に選択する第１の制御信号を発生する選択回路と、上記第１の制御信号とモード設定信号が供給され、上記ワード線またはビット線を選択し、該ワード線またはビット線の電位レベルを設定する第２の制御信号を発生するモード設定回路と、上記第２の制御信号が供給され、隣接する上記ワード線またはビット線間でショート電流を発生させるため上記ワード線またはビット線を互いに異電位に設定するドライバ回路とを有する。
【００１０】
本発明は、モード設定回路により水平方向または垂直方向の隣接する素子（セル）制御線を任意に選択し、または選択されたブロック内の隣接する素子信号線を任意に選択し、この選択した素子信号線に互いに異なる電位を与えて駆動トランジスタのリーク電流と隣接する素子信号線間のショート電流を検出する。
【発明の効果】
【００１１】
本発明は、水平信号線、および垂直信号線のブロック（Ｂｌｏｃｋ）別選択と異電源設定により、ショート検出動作時のスタンバイ電流を小さく抑えることがき、プロセスの微細化により、スタンバイ電流が増加した場合でも、ショートの検出ができる。
また、チップをブロック分割することにより、同チップのブロックごとのスタンバイ電流を比較することができ、スタンバイ電流のロット（ｌｏｔ）、ウエーハ（Ｗａｆｅｒ）ばらつきが増加しても、ショート検出が行い易くなる。
【発明を実施するための最良の形態】
【００１２】
図１に本発明の実施形態のショート検出回路１００のブロック構成を示す。
ショート検出回路の適用例として、半導体メモリ（記憶装置）やイメージセンサー（固体撮像素子）があり、通常水平の制御（信号）線により行を選択し、列方向の制御（信号）線を用いてデータを読み出し／書込みに関する動作を行う。
【００１３】
ショート検出回路１００は、行選択回路１１、モード設定（Ｍｏｄｅ  ｓｅｌｅｃｔ；モードセレクト）回路１２−Ｎ〜１２−０、セルＣ００〜ＣＮＭやワード線ドライバ（ＣＭＯＳインバータ構成）ＰＮ，ＮＮ〜Ｐ０，Ｎ０，ＭＯＳトランジスタとｒｏｗ（ロー）０〜ｒｏｗＮのワードライン（線）で構成されている。（行方向のラインｒｏｗ０〜ｒｏｗＮをワード線、また列方向の垂直信号線Ｃｏｌｕｍ０〜ＣｏｌｕｍＭをカラムライン（線）または信号線とも称する。また、ワード線のことを記憶装置以外の固体撮像装置などの信号線を含めて記載するときは素子信号線とも称する。）
【００１４】
行選択回路１１は、たとえばデコーダ、またはシフトレジスタなどで構成され、供給されたアドレスデータをデコーダでデコードして出力１１−０〜１１−Ｎから制御信号を出力して任意のワード線ｒｏｗ０〜ｒｏｗＮを選択する。
ここで、行選択回路１１から出力される、水平方向のワード線に対応する出力１１−０〜１１−Ｎを第１の制御線群とも称する。
【００１５】
モード設定（セレクト）回路１２−０〜１２−Ｎは、ワード線選択回路ＷＬとブロック選択回路ＢＬＫで構成され、任意の隣接するワード線または任意のブロックを選択し、またこのブロック内で任意の隣接するワード線を選択する。
ここで、モード設定回路１２−０〜１２−Ｎから出力される制御線を第２の制御線群とも称する。
【００１６】
ワード線ドライバを構成するＰＮ，ＮＮ〜Ｐ０，Ｎ０のトランジスタは、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタで構成され、ｒｏｗ０〜ｒｏｗＮで構成されるワード線（または水平方向／垂直方向の素子信号線）を任意に選択する。
【００１７】
セルＣ００〜ＣＮＭはＮ行Ｍ列のマトリクス状に配列され、各セルは記憶用セルの場合はＭＯＳトランジスタと容量、またはＭＯＳトランジスタで構成される。ｒｏｗ０〜ｒｏｗＮ（ワード線０〜Ｎ）とカラム（ビット）線で選択されたセルＣ００〜ＣＮＭは、ビット線を介して容量に記憶されたデータが読出され、またビット線を介してデータが選択された容量に記憶される。
【００１８】
またＭＯＳ型固体撮像素子の場合、ＰＤ（光検出ダイオード）、増幅トランジスタ、リセット（ゲート）トランジスタ、読出し用トランジスタなどで構成される。リセットトランジスタでＦＤ（フローティングディフジョン）をリセットし、光検出ダイオードで発生した信号電荷を増幅トランジスタで増幅した後、水平方向のｒｏｗ０〜ｒｏｗＮと垂直方向の信号線により選択された映像信号が信号線（垂直方向の制御線または信号線）を介して出力される。
【００１９】
行選択回路１１の各出力１１−０〜１１−Ｎはモード設定回路１２−０〜１２−Ｎの入力にそれぞれ接続される。モード設定回路１２−Ｎの出力端子はワード線ｒｏｗＮを駆動するドライバのＰＮ，ＮＮＭＯＳトランジスタの両ゲートに接続され、ＰＮＭＯＳトランジスタのソースは基準電源たとえば電源電圧Ｖ１を供給する電源に接続され、ＰＮＭＯＳトランジスタとＮＮＭＯＳトランジスタのドレインは共通接続されると共にワード線ｒｏｗＮに接続される。ＮＮＭＯＳトランジスタのソースは基準電源たとえばグランド（ＧＮＤ；Ｖ０）に接続される。
【００２０】
ワード線ｒｏｗＮはセルＣＮ０，ＣＮ１，・・・，ＣＮＭの水平方向の選択端子にそれぞれ接続される。またこのセルＣＮ０は垂直信号線（またはビット線、垂直信号線など）ｃｏｌｕｍ０に接続され、垂直方向の列が選択される。以下同様に、セルＣＮ１は垂直信号線ｃｏｌｕｍ１に、・・・、セルＣＮＭは垂直信号線ｃｏｌｕｍＭにそれぞれ接続され、垂直選択回路から出力された列選択信号により列方向のセルが選択される。
【００２１】
モード設定回路１２−（Ｎ−１）の出力はワード線ｒｏｗＮを駆動するドライバのＰ（Ｎ−１），Ｎ（Ｎ−１）ＭＯＳトランジスタの両ゲートに接続され、Ｐ（Ｎ−１）ＭＯＳトランジスタのソースは基準電源たとえば電源に接続され、Ｐ（Ｎ−１）ＭＯＳトランジスタとＮ（Ｎ−１）ＭＯＳトランジスタのドレインは共通接続されると共にワード線ｒｏｗ（Ｎ−１）に接続される。Ｎ（Ｎ−１）ＭＯＳトランジスタのソースは基準電源たとえばグランド（ＧＮＤ）に接続される。
【００２２】
ワード線ｒｏｗ（Ｎ−１）はセルＣ（Ｎ−１）０，Ｃ（Ｎ−１）１，・・・，Ｃ（Ｎ−１）Ｍの水平方向の選択端子にそれぞれ接続される。またこのセルＣ（Ｎ−１）０は垂直信号線（またはビット線、垂直信号線など）ｃｏｌｕｍ０に接続され、垂直方向の列が選択される。以下同様に、セルＣ（Ｎ−１）１は垂直信号線ｃｏｌｕｍ１，・・・，セルＣ（Ｎ−１）Ｍは垂直信号線ｃｏｌｕｍＭにそれぞれ接続され、列選択回路から出力された列選択信号により列方向のセルが選択される。
以下同様な接続構成がモード設定回路１２−０まで繰り返される。
【００２３】
次に、図２にモード設定回路１２−Ｎ〜１２−０の回路構成例を示す。
行選択回路１１の出力１１−ＮがＮＯＲ回路２０−Ｎの一方の入力に接続され、他方の入力はモード設定信号が供給される制御線に接続される。ＮＯＲ回路２０−Ｎの出力はワード線ｒｏｗＮに接続される。
行選択回路１１の出力１１−（Ｎ−１）がＮＯＴ回路２０−（Ｎ−１）の入力に接続され、他方の入力はモード設定信号が供給される制御線に接続される。ＮＯＴ回路２０−（Ｎ−１）の出力はワード線ｒｏｗ（Ｎ−１）に接続される。以下同様に、上述の接続構成がワード線ｒｏｗ０まで繰り返される。
ここで、図１のモード設定回路１２−Ｎは図２に示すＮＯＲ回路２０−Ｎに、モード設定回路１２−（Ｎ−１）はＮＯＴ回路２０−（Ｎ−１）に、・・・、モード設定回路１２−１はＮＯＲ回路２０−１に、モード設定回路１２−０はＮＯＴ回路２０−０にそれぞれ対応する。
【００２４】
次に、図１に示したショート検出回路１００の動作について述べる。ショート検出回路１００の動作は２種類の通常動作と検出動作がある。
【００２５】
まず通常動作について説明する。
通常動作時、アドレスデータが行選択回路１１に供給されて行選択回路１１のデコーダでデコードされて任意の行を選択する制御信号が出力される。このときモード設定回路１２−Ｎ〜１２−０は常に導通状態に設定されているので、行選択回路１１の出力１１−０〜１１−Ｎから制御信号が、ワード線ｒｏｗＮ〜ｒｏｗ０を駆動するワード線ドライバ（ＣＭＯＳインバータ）を構成するトランジスタＰＮ，ＮＮ〜Ｐ０，Ｎ０に供給される。通常動作時においてモード設定回路１２−Ｎ〜１２−０は、選択された行のみをV１(一般に電源電圧)の電圧に設定し、それ以外の行をV０(一般はGND)に設定する。
また、同様に垂直信号線に関しても、列方向の垂直信号線（信号線）Ｃｏｌｕｍ０〜ＣｏｌｕｍＭの中から任意の線が選択される。そして、行方向のワード線と列方向の垂直信号線が交差した位置にあるセルが選択され、この選択されたセルにデータの書込み、またはセルから列方向の垂直信号線（信号線；ビット線）を介してデータが読み出される。また記憶装置の場合はデータが記憶セルに書きこまれる。
【００２６】
次にショート検出回路１００の検出動作について図１と図２を参照して説明する。
モード設定信号がモード設定回路１２−Ｎ〜１２−０に供給され、このモード設定回路１２−Ｎ〜１２−０を構成するワード線（ＷＬ）セレクト回路２０−０〜２０−Ｎが動作する。
具体的には、行選択回路１１の出力１１−Ｎから供給された行選択信号は図２に示すＮＯＲ回路２０−Ｎの一方の入力に供給され、このＮＯＲ回路２０−Ｎの他方の入力にはモード設定信号が供給される。行選択回路１１の出力１１−Ｎから供給された行選択信号が“Ｈ”（ハイ）レベルでまたモード設定信号が“Ｈ”レベルのとき、ＮＯＲ回路２０−Ｎの出力は“Ｌ”（ロー）レベルとなる。そして、この“Ｌ”レベルの電圧がワード線ｒｏｗＮに供給される。
行選択回路１１の出力１１−（Ｎ−１）から供給された行選択信号は図２に示すＮＯＴ回路２０−（Ｎ−１）に接続され、行選択信号が“Ｈ”（ハイ）レベルのときＮＯＲ回路２０−Ｎの出力は“Ｌ”レベルとなる。
以下同様にＮＯＴ回路２０−０まで繰り返す。
【００２７】
このように、お互い隣接するワード線は一方は“Ｈ”レベル（高電圧）で他方は“Ｌ”レベル（低電圧）となる。
上述した論理組み合わせ以外で、“Ｈ”レベルと“Ｌ”レベルの他の組み合わせにより、隣接するワード線間を互いに異なる電位に設定することができる。
モード設定回路１２−Ｎ〜１２−０までの論理回路を変更して上述した例と反対に、ワード線ｒｏｗＮを“Ｈ”レベル、ワード線ｒｏｗ（Ｎ−１）を“Ｌ”レベル、・・・、ワード線ｒｏｗ１を“Ｌ”レベル、ワード線ｒｏｗ０を“Ｈ”レベルと設定しても良い。この場合、図２において各論理回路の後段にＮＯＴ回路を付加することにより実現できる。
この結果ワード線ｒｏｗＮからワード線ｒｏｗ０に供給された電位状態を図３に示す。実線は“Ｈ”レベル電圧、点線は“Ｌ”レベル電圧を示す。図３に示すように、横方向の隣接するワード線について、異なる電位に設定するようにしたが、同様に列方向の垂直信号線ｃｏｌｕｍ０〜ｃｏｌｕｍＭにおいて、隣接する列線間でも異なる電位に設定することができる。
【００２８】
このように、偶数ワード線（または垂直信号線）と奇数ワード線（または垂直信号線）間あるいはその逆に異なる電圧を供給することにより、配線間のショート電流を検出することができる。
【００２９】
次に、ワード線間（ｒｏｗＮ〜ｒｏｗ０）のショート電流検出について述べる。図４にワード線間に異なる電圧を供給した時のワード線ドライバ回路と、ワード線がショートした時の接続状態を等価抵抗で示した構成図を示す。
図４に示すように、トランジスタのリーク電流と配線間のショート電流を測定するために、たとえばＰ１ＭＯＳトランジスタとＰ０ＭＯＳトランジスタのそれぞれのソースと電源(端子)間に電流計を接続する。
【００３０】
モード設定回路１２−Ｎ〜１２−０は、ショート検出動作時は、以下のような動作を行う。
図３に示すようにセル（イメージャの場合は全画素が対応する）に対し、偶数列のワード線はグランド（ＧＮＤ）V０、奇数列のワード線は電源電圧V１に設定する。
これによりテストパッド（PAD）を準備することなく、選択信号により、ワード線（水平信号線）の異電位設定が可能である。
【００３１】
ワード線ドライバ回路において、モード設定回路２０−１の出力からＰ１ＭＯＳトランジスタとＮ１ＭＯＳトランジスタの共通接続されたゲートに“Ｌ”レベルの電圧が供給されると、Ｐ１ＭＯＳトランジスタは導通し、電源からドレイン、ソースを介してワード線ｒｏｗ１に電流が流れる。一方このとき、Ｎ１ＭＯＳトランジスタは非道通状態であるから、ドレインからソースを介してＧＮＤには電流は流れない。しかしながら、このＮ１ＭＯＳトランジスタが非導通状態でもリーク電流は流れる。また一般に、ＭＯＳトランジスタの微細化に伴いリーク電流は増加する傾向にある。
【００３２】
モード設定回路２０−０の出力からＰ０ＭＯＳトランジスタとＮ０ＭＯＳトランジスタの共通接続されたゲートに“Ｈ”レベルの電圧が供給されると、Ｐ０ＭＯＳトランジスタは非導通状態となる。一方このとき、Ｎ０ＭＯＳトランジスタは導通状態となるから、ワード線ｒｏｗ０、ドレイン、ソースを介してグランド（Ｖ０）に電流が流れる。しかしながら、このＰ１ＭＯＳトランジスタが非導通状態でもリーク電流は発生する。すなわち、電源からＰ１ＭＯＳトランジスタのドレイン、ソース、さらにＮ１ＭＯＳトランジスタを介してグランド（Ｖ０）にリーク電流が流れる。
【００３３】
ワード線ｒｏｗ１とｒｏｗ０がお互い接触しない時は、ショート電流は発生しないがリーク電流は発生する。例えば、ワード線ドライバＰ１ＭＯＳトランジスタとＮ１ＭＯＳトランジスタ間、またＰ０ＭＯＳトランジスタとＮ０ＭＯＳトランジスタ間でそれぞれリーク電流が発生する。そのリーク電流をいまＩｓｔａｎｂｙとすると、
【００３４】
Ｉｓｔａｎｂｙ＝Ｉｌｅａｋ（Ｎ０）＋Ｉｌｅａｋ（Ｐ０）        ・・・（１）
また、電圧の設定によってはワード線ｒｏｗ１を“Ｌ”レベルたとえばグランドに、ワード線ｒｏｗ０を“Ｈ”レベルたとえば電源電圧Ｖ１に設定することにより、
【００３５】
Ｉｓｔａｎｂｙ＝Ｉｌｅａｋ（Ｐ１）＋Ｉｌｅａｋ（Ｎ１）        ・・・（２）
となる。
さらに非動作状態において、ゲートをフローティング状態にしてＰ１ＭＯＳトランジスタとＰ０ＭＯＳトランジスタのソースに電源電圧Ｖ１を印加してＰ１ＭＯＳトランジスタ，Ｎ１ＭＯＳトランジスタとＰ０ＭＯＳトランジスタ，Ｎ０ＭＯＳトランジスタ間のそれぞれのリーク電流をＩｓｔａｎｂｙと表す。
【００３６】
次に、これらのリーク電流の他に、ワード線ｒｏｗ１とｒｏｗ０間が接触状態であるときについてのショート電流について述べる。
“Ｈ”レベル電圧（電源電圧Ｖ１）に設定されたワード線ｒｏｗ１から“Ｌ”レベル電圧（グランド；Ｖ０）に設定されたワード線ｒｏｗ０へ電流が、ショート電流として流れる。いま、ここでワード線ｒｏｗ１とｒｏｗ０間のショート抵抗をＲｓｈｏｒｔとすると、そのショート電流Ｉｓは、
【００３７】
Ｉｓ＝（Ｖ１−Ｖ０）／Ｒｓｈｏｒｔ                      ・・・（３）
と表される。このＲｓｈｏｒｔは隣接するワード線の接触状態により決まる。
したがって、実際測定される電流Ｉは、式（１）（または式（２））と式（３）を加算した値、
【００３８】
Ｉ＝Ｉｓｔａｎｂｙ＋Ｉｓ                                ・・・（４）
となる。
同様な測定をワード線ｒｏｗ２とｒｏｗ３、ワード線ｒｏｗ４とｒｏｗ５、・・・、ワード線ｒｏｗ（Ｎ−１）とｒｏｗＮ間で繰り返し行い電流を測定する。
【００３９】
図５に隣接するワード線間の電流を測定した結果のグラフを示す。横軸は測定電流値を示し、縦軸は測定個数を示す。測定した結果はガウス分布となり、一般にワード線がショートしたところの電流はガウス分布曲線から外れたまたは離れた位置に存在する。
【００４０】
行（水平）方向の隣接する信号線間でショートすると、電源の電源電圧Ｖ１〜とグランドＶ０間の電流は、式（４）に示すように、スタンバイ電流Ｉｓｔａｎｂｙより、ショート電流Iｓｈｏｒｔ(ショート箇所で流れる電流)分だけ電流が増える。スダンバイ電流Ｉｓｔａｎｂｙのクライテリア電流ＩｓｔａｎｂｙＣＲＩを超えた場合をショートが存在すると設定すると、スタンバイ電流Ｉｓｔａｎｂｙの測定によりショート検出ができ、良品との選別ができる。
図５に示すように、このクライテリア電流ＩｓｔａｎｂｙＣＲＩを選別基準としてＩｓｐｅｃを設定し、このＩｓｐｅｃより大きいとワード線間でショートが発生していると判別し、Ｉｓｐｅｃより小さいとワード線間でショートは発生していないと判別することにより、良品不良品の選別を行うことができる。
【００４１】
次にワード線ｒｏｗＮ〜ｒｏｗ０に接続されるセルをブロックに分割して隣接するワード線間のショート電流を検出する構成とその動作について説明する。説明を簡単にするためにセルを４ブロックに分けた例を示すが、分割数はこれに限定されない。また、分割数を増やすとき、モード設定回路のデコード部のデコードラインを増やし、それに伴いブロック選別の論理回路を構成すればよい。
上述したブロックは、半導体記憶装置、たとえばＤＲＡＭ、不揮発性メモリ（ＳＲＡＭを含む）などであってもよく、また他の例としてＣＣＤ（Ｃｈａｒｇｅ  Ｃｏｕｐｌｅｄ  Ｄｅｖｉｃｅ）やＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）などで構成される固体撮像装置であってもよい。
【００４２】
まず、図６にモード設定回路に関する他の実施形態を示す。モード設定回路はワード線選択回路ＷＬとブロック選択回路ＢＬＫなどから構成されている。
ワード線選択回路ＷＬは図２に示した回路と同一構成であり、行選択回路１１の出力１１−０〜１１−１５を１６個で構成された例である。この構成とその動作については既に述べたので、ここでは詳細な構成とその動作については省略する。
【００４３】
ブロック選択回路ＢＬＫはデコード部とブロック選択用の論理回路で構成される。まず、デコード部について述べる。セルを４ブロックに分割する場合、デコードライン（２３１〜２３４）は４本で構成され、ライン２３１はブロックＡの論理回路に、ライン２３２はブロックＢの論理回路に、ライン２３３はブロックＣの論理回路に、ライン２３４はブロックＤの論理回路にそれぞれ接続される。
【００４４】
次にブロック選択回路ＢＬＫの回路構成について述べる。
ブロックＡにおいて、ＮＯＲ回路２４０−０の一方の入力はワード線選択回路ＷＬのＮＯＴ回路２２０−０の出力に接続され、他方の入力はブロック選択用のライン２３１に接続され、出力はワード線ｒｏｗ０に接続される。
ＮＯＲ回路２４０−１の一方の入力はワード線選択回路ＷＬのＮＯＲ回路２２０−１の出力に接続され、他方の入力はブロック選択用のライン２３１に接続され、出力はワード線ｒｏｗ１に接続される。
ＮＯＲ回路２４０−２の一方の入力はワード線選択回路ＷＬのＮＯＴ回路２２０−２出力に接続され、他方の入力はブロック選択用のライン２３１に接続され、出力はワード線ｒｏｗ２に接続される。
ＮＯＲ回路２４０−３の一方の入力はワード線選択回路ＷＬのＮＯＲ回路２２０−３の出力に接続され、他方の入力はブロック選択用のライン２３１に接続され、出力はワード線ｒｏｗ３に接続される。以下同様にブロックＢ、ブロックＣ、ブロックＤまで繰り返される。
【００４５】
次に、ブロック選択回路２００を用いたときの、ショート検出回路１００の動作について図７を参照ながら説明する。
行選択回路１１から出力された制御信号がモード設定回路１２−０〜１２−１５（１２−Ｎ）に出力される。また、モード設定回路１２−０〜１２−１５（１２−Ｎ）のワード線選択回路ＷＬにモード設定信号が供給され、ブロック設定信号がブロック選択回路ＢＬＫにそれぞれ供給される。
【００４６】
行選択回路１１の出力において、１１−０ラインから“Ｌ”レベル、１１−１ラインから“Ｈ”レベル、１１−２ラインから“Ｌ”レベル、１１−３ラインから“Ｈ”レベルのデータが出力された場合について説明する。それ以外の場合も同様にである。
ワード線選択回路に供給されるモード設定信号が“Ｈ”レベルのとき、ブロックＡのＮＯＴ回路２２０−０はこのモード設定信号のレベルと関係なく、行選択回路１１の１１−０ラインから出力された“Ｌ”レベルのデータが反転され“Ｈ”レベルのデータがブロック選択回路ＢＬＫに出力される。
行選択回路１１の１１−１ラインから出力された“Ｈ”レベルの信号は、ＮＯＲ回路２２０−１の一方の入力に供給され、他方の入力にはモード設定信号の“Ｈ”レベルの信号が供給される。その結果、ＮＯＲ回路２２０−１の出力からは“Ｌ”レベルの信号が出力される。
ＮＯＴ回路２２０−２の動作もＮＯＴ回路２２０−０と同様であり、ライン１１−２の“Ｌ”レベルの信号が反転されて出力から“Ｈ”レベルの信号が出力される。
ＮＯＲ回路２２０−３もＮＯＲ回路２２０−０と同様に、入力に、ライン１１−３から“Ｈ”レベルの信号とモード設定信号の“Ｈ”レベルの信号がそれぞれ供給され、出力から“Ｌ”レベルの信号が出力される。
【００４７】
行選択回路１１の出力１１−４〜１１−１５についても、ライン毎に“Ｌ”レベル、“Ｈ”レベルと隣接する行が異なる電位になるように設定する。
なお、電圧の設定には種々の組み合わせがあり、上述したライン毎に異なる電位を設定することに限定されない。
【００４８】
次に、ブロック選択回路でブロックＡ，Ｂ，Ｃ，Ｄを選択する動作について説明する。
デコード部を構成するライン２３１〜２３４のうちたとえばライン２３１に“Ｌ”レベル、その他のライン２３２〜２３４に“Ｈ”レベルのブロック選択信号が供給された場合について述べる。
このとき、ブロック設定信号により、ＮＯＲ回路２４０−４〜２４０−７、２４０−８〜２４０−１１、２４０−１２〜２４０−１５の出力は“Ｌ”レベルとなる。その結果、ブロックＢ，Ｃ，Ｄから出力されるワード線の信号レベルは全て“Ｌ”レベルとなる。すなわち、ブロックＡのみが活性化された状態となり、それ以外のブロックＢ，Ｃ，Ｄは不活性化された状態となっている。
【００４９】
選択されたブロックＡにおいて、ＮＯＲ回路２４０−０の入力に、ＮＯＴ回路２２０−０から出力された“Ｈ”レベルの信号とブロック設定信号から供給された“Ｌ”レベルの信号が供給され、出力から“Ｌ”レベルの信号がワード線ｒｏｗ０に出力される。
ＮＯＲ回路２４０−１の入力に、ＮＯＲ回路２２０−１から出力された“Ｌ”レベルの信号とブロック設定信号の“Ｌ”レベル信号が供給され、出力から“Ｈ”レベルの信号が導出され、ワード線ｒｏｗ１に出力される。
ＮＯＲ回路２４０−２の入力に、ＮＯＴ回路２２０−２から出力された“Ｈ”レベルの信号とブロック設定信号から供給された“Ｌ”レベルの信号が供給され、出力から“Ｌ”レベルの信号がワード線ｒｏｗ２に出力される。
ＮＯＲ回路２４０−３の入力に、ＮＯＲ回路２２０−３から出力された“Ｌ”レベルの信号とブロック設定信号の“Ｌ”レベル信号が供給され、出力から“Ｈ”レベルの信号が導出され、ワード線ｒｏｗ３に出力される。
このようにして、選択されたブロックＡ内で、隣接するワード線間の電位を異電位に設定することができる。なお“Ｈ”レベルと“Ｌ”レベルは上述した設定と逆であっても良い。
【００５０】
図７（Ａ）に、ブロックＡの活性化された状態とブロックＢ，Ｃ，Ｄが非活性化された状態を模式化した図を示す。
図７（Ａ）は、ブロックＡのスタンバイ電流ＩｓｔａｎｂｙＡを測定する例を示す。ワード線ｒｏｗ０〜ｒｏｗ１５までショート検出するための電位設定状態を示していて、破線は“Ｌ”レベルを示し、具体的にはグランド（Ｖ０，接地）レベル、実線は“Ｈ”レベルを示し、具体的には電源電圧（ＶＩ）レベルを示す。
図示してあるように、ブロックＡは行（ワード線）毎に、“Ｌ”レベル、“Ｈ”レベルと繰り替えした電圧設定となっている。しかし、ブロックＢ〜Ｄの行は全て破線で表され、その電圧は“Ｌ”レベルとなっている。
すなわち、ブロックＡでは隣接するワード線間はお互い異電位に設定されているが、その他のブロックＢ，Ｃ，Ｄ内のワード線は全て“Ｌ”レベルの同電位に設定される。その結果、ブロックＡにおいて、隣接するワード線間でショート電流を発生させることができ、一方他のブロックにおいては、ワード線は全て同電位であるので、たとえ隣接するワード線が接触していてもショート電流は流れない。
【００５１】
図７（Ａ）に示す電位設定状態で、ワード線ｒｏｗ０〜ｒｏｗ１５の隣接する制御線（行）間のショート検出が行われる。
ショート検出の方法は、図１で既に説明したように、例えばワード線ｒｏｗ０とｒｏｗ１間、ワード線ｒｏｗ２とｒｏｗ３間のショート電流が、Ｐ０，Ｎ０ＭＯＳトランジスタ〜Ｐ３，Ｎ３ＭＯＳトランジスタのリーク電流と加算された状態で測定される。
このとき、ブロックＢ〜ブロックＤのワード線ｒｏｗ４〜ｒｏｗ１５は全てグランド（Ｖ０）レベルであるので、配線間に電位差は無いためショートによる電流は流れない。ただし、このとき、Ｐ４，Ｎ４〜Ｐ１５，Ｎ１５ＭＯＳトランジスタのリーク電流Ｉｓｔａｎｂｙは流れる。
【００５２】
次に、図７（Ｂ）に示すブロックＢのみが選択されこのブロックＢのワード線間ｒｏｗ４〜ｒｏｗ７のショート電流を検出する場合について述べる。図６のデコード部を構成するライン２３２に“Ｌ”レベル、その他のライン２３１，２３３，２３４に“Ｈ”レベルのブロック設定信号が供給されると、ＮＯＲ回路２４０−０〜２４０−３、２４０−８〜２４０−１１、２４０−１２〜２４０１５の出力は全て“Ｌ”レベルとなる。すなわち、ブロックＡ，Ｃ，Ｄは非活性化状態に設定され、ブロックＡのみが活性化される状態となる。
【００５３】
行選択回路１１の出力１１−４〜１１−７において、例えば出力１１−４から“Ｌ”レベル、出力１１−５から“Ｈ”レベル、出力１１−６からＬ“レベル、出力１１−７からＨ”レベルの信号が出力される。この状態において、モード設定信号が“Ｈ”レベルとなると、ＮＯＴ回路２２０−４の出力はモード設定信号に関係なく“Ｈ”レベル、ＮＯＲ回路２２０−５の出力は“Ｌ”レベル、ＮＯＴ回路２２０−６の出力は“Ｈ”レベル、ＮＯＲ回路２２０−７の出力は“Ｌ”レベルとなる。
【００５４】
このように、図７（Ｂ）のブロックＢを選択するとき、ブロック選択回路のデコード部のライン２３１は“Ｈ”レベル、ライン２３２は“Ｌ”レベル、ライン２３３は“Ｈ”レベル、ライン２３４は“Ｈ”レベルに設定される。
それに伴い、ＮＯＲ回路２４０−４の出力は“Ｌ”レベル、ＮＯＲ回路２４０−５の出力は“Ｈ”レベル、ＮＯＲ回路２４０−６の出力は“Ｌ”レベル、ＮＯＲ回路２４０−７の出力は“Ｈ”レベルとなり、これら各レベルの電圧がワード線ｒｏｗ０〜ｒｏｗ１５にそれぞれ供給される。
このときの電圧設定状態を模式化した図を図７（Ｂ）に示す。このブロックＢにおいて、ワード線ｒｏｗ４〜ｒｏｗ７間でリーク電流とワード線間のショート電流が測定される。ブロックＡ，Ｃ，Ｄにおいては、ワード線ｒｏｗ０〜ｒｏｗ３、ｒｏｗ８〜ｒｏｗ１５は全て同電位であるので、隣接するワード線間のショートによる電流は流れない。
【００５５】
以下同様に、図６に示すブロック選択回路のデコード部に供給するブロック設定信号を制御することにより、図７（Ｃ），（Ｄ）に示すブロックＣまたはブロックＤを選択し、選択したブロックのスタンバイ電流Ｉｓｔａｎｂｙとショート電流Ｉｓｈｏｒｔを測定する。
【００５６】
図８に、ショート検出したときの結果を示す。横軸にスタンバイ電流Ｉｓｔａｎｂｙとショート電流Ｉｓｈｏｒｔを加算した電流を、縦軸にその測定電流値に対するワード線（ｒｏｗ０〜ｒｏｗＮ）の個数を示す。
典型的な例として、図８（Ａ）に示すように、分布曲線はある電流値を中心にガウス分布を示す。このとき、ワード線がショートしていると、スタンバイ電流Ｉｓｔａｎｂｙにショート電流Ｉｓｈｏｒｔが加算されているので、測定された電流値はその分布の電流値の大きい方の離れた位置に存在する。
この分布曲線において、所定の電流値に良品または不良品の判別を行う基準（ＳＰＥＣ）を設け、測定した結果、あるワード線またはブロックの測定電流がこの基準より小さいと良品とし、基準値より大きいと不良品と判別する。
【００５７】
上述した分布曲線は、素子のばらつきなどに依存する。素子が微細化され、例えばドライブトランジスタ（Ｐ０，Ｎ０〜ＰＮ，ＮＮＭＯＳトランジスタ）のチャネル長が短くなると、それに伴いリーク電流（Ｉｓｔａｎｂｙ電流）が増える。このときの分布状態を図８Ｂに示す。リーク電流が増加するので、分布曲線のセンター値は電流の大きい方にシフトする。このとき、分布曲線のセンター値などに応じて基準を適宜設定する必要がある。
もし、上述したＳＰＥＣを固定すると、分布曲線の一部が基準を超える可能性があり、良品を不良品と判別して、歩留まりを悪化させる可能性がある。
【００５８】
図８（Ａ），（Ｂ）において、ショート電流とスタンバイ電流の比（Ｉｓｈｏｒｔ／Ｉｓｔａｎｂｙ）が小さい場合、スタンバイ電流Ｉｓｔａｎｂｙのばらつきの範囲内にショート電流Ｉｓｈｏｒｔが収まってしまい、ショート検出が困難になる。また、スタンバイ電流Ｉｓｔａｎｂｙの値はウエーハばらつき、ロットばらつきが大きいため、ショート検出可能なスタンバイ電流ＩｓｔａｎｂｙのＣＲＩ（判定基準）を適宜設定する必要がある。
【００５９】
これらを改善するために配線領域（画素またはセルが配置されたエリア）を1〜M（Ｍは正の整数）個に分割して、ブロック間のショート電流に関するデータを相対的に比較し、ショートしたブロックまたは配線を特定する。
簡単のため図９に分割数をM＝４としてＡからＤブロックに分けた場合について示す。ブロック選択回路により、ブロックＡ〜ブロックＤの任意のブロックが選択される。選択されたブロックＡは、ブロック内のワード線を“Ｈ”レベルと“Ｌ”レベルの電圧に設定し、隣接するワード線間を異電位に設定して、ワード線ドライバトランジスタのリーク電流と隣接するワード線間のショート電流を測定する。ブロック内の電流測定が終わると、ブロックＢが選択され、同様にリーク電流とショート電流は測定される。これをブロックＣ，Ｄについて測定する。
図９に示すように、例えばブロックＣ内に隣接するワード線間にショート電流Ｉｓｈｏｒｔが検出されると、ブロック内の電流測定の分布曲線から離れた位置に存在する。
また、ブロックＡ〜Ｄの測定電流の最大値、平均値を求め、各ブロック間のＩｓｔａｎｂｙＭＡＸとＩｓｔａｎｂｙＭｅａｎの差で比較判別しショート電流が発生しているブロックとそのワード線を検出する。例えば図９に示すようにブロックＣが他のブロックＡ，Ｂ，Ｄよりその差が大きいとブロックＣにショート電流が発生していることが分かる。
【００６０】
上述したように、モード設定（モードセレクト）回路により、ブロックＡ〜Ｄの各ブロックそれぞれに対し異電位設定が可能である。この時、それぞれのブロックのスタンバイ電流、ＩｓｔａｎｂｙA〜ＩｓｔａｎｂｙDを測定し、ショート検出を行うことができる。
ブロックに分割することの利点は以下の二つである。
まず、第１の利点は、ブロックＡでショートが起こった時、ＩｓｔａｎｂｙＡは、例えば全画素（全ワード線）のスタンバイ電流Ｉｓｔａｎｂｙの約１／４であるため、全画素のスタンバイ電流を測るよりも、ショート電流の検出が容易になる。
第２の利点は、同チップ（ｃｈｉｐ）の各ブロックのスタンバイ電流を比較することにより、ショート検出が行いやすくなる。
【００６１】
例えば、ＩｓｔａｎｂｙＡ〜ＩｓｔａｎｂｙＤの最大値、最小値を除外した２つのデータの平均値をＩｓｔａｎｂｙＭｅａｎとすると、最大値ＩｓｔａｎｂｙＭＡＸとＩｓｔａｎｂｙＭｅａｎの差で選別のクライテリアを設けることが出来る。
ＩｓｔａｎｂｙＭｅａｎは、プロセスがばらついてスタンバイ電流が増えた場合でも同様に値がシフトするため、一定値ＩｓｔａｎｂｙＣＲＩでショートの有無を確認するよりも、はるかに効率的なショート検出が可能である。
【００６２】
いままで行（水平）方向のワード線（水平制御線）についてショート電流を検出する回路とその方法について説明したが、列（垂直）方向の垂直制御線のショート検出に関しても行方向と同様の、異電位設定とブロック分割によるスタンバイ電流モニターにより、ショート検出を行うことができる、
【００６３】
このように、水平制御線、および垂直制御線のブロック（Ｂｌｏｃｋ）別選択と異電源設定により、ショート検出動作時のスタンバイ電流を小さく抑えることでき、プロセスの微細化により、スタンバイ電流の増加した場合でも、ショートの検出ができる。
また、チップをブロック分割により、同チップのブロックごとのスタンバイ電流を比較することができ、スタンバイ電流のロット（ｌｏｔ）、ウエーハ（Ｗａｆｅｒ）ばらつきの増加に対しても、ショート検出が行い易くなる。
【図面の簡単な説明】
【００６４】
【図１】ショート検出回路のブロック構成の概要図である。
【図２】モード設定回路の回路構成図である。
【図３】チップ上の水平方向配線の電位設定状態を示した図である。
【図４】配線間のリーク電流とショート電流を測定するための構成とその動作を説明する構成図である。
【図５】ショート電流を測定した結果を示す分布図である。
【図６】モード設定回路とブロック選択回路の回路構成を示す図である。
【図７】チップを分割したときのブロック内の配線の電位設定図である。
【図８】素子ばらつきによる測定結果の分布曲線を示す図である。
【図９】ブロックのショート電流を検出する動作を説明するための図である。
【符号の説明】
【００６５】
１１…行選択回路、１２−０〜１２−Ｎ…モード設定（Ｍｏｄｅ  ｓｅｌｅｃｔ）回路、１００…ショート検出回路、２００…ブロック選択回路、２０-０，２０−Ｎ−３，２０−Ｎ−１，２２０−０，２２０−２，２２０−４，２２０−６，２２０−８，２２０−２０，２２０−１２，２２０−１４…ＮＯＴ回路、２０−１，２０−ｎ−２，２０−Ｎ，２２０−１，２２０−３，２２０−５，２２０−７，２２０−９，２２０−１１，２２０−１３，２２０−１５，２４０−０〜２４０−１５…ＮＯＲ回路、Ｃ００〜ＣＮＭ…セル、Ｎ０〜ＮＮ…Ｎ型ＭＯＳトランジスタ、Ｐ０〜ＰＮ…Ｐ型ＭＯＳトランジスタ、ｒｏｗ０〜ｒｏｗＮ…行（ワード線（線）；ローライン）、Ｃｏｌｕｍ０〜ＣｏｌｕｍＮ…垂直信号線（カラムライン）。
【図１】
2008159155.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2008159155.tif 000009
【図８】
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【図９】
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