(57)【要約】【課題】複数の種類、サイズのデータを１つのＦＩＦＯメモリに割り当てることのできる通信制御装置を提供する。【解決手段】データを格納でき、サイズの等しい複数の領域に分割された共有記憶手段２と、前記サイズを記憶する分割サイズ記憶手段４と、共有記憶手段２の複数の領域のうちデータが格納されていない空き領域の先頭アドレスを記憶する空きアドレス記憶手段５と、前記共有記憶手段へのデータの書き込み及び書き込み先のアドレスの出力をする書き込み部１ａ、１ｂと、共有記憶手段２からのデータの読み出し及び読み出し先のアドレスの出力をする読み出し部３ａ、３ｂと、を備え、読み出し部３ａ（３ｂ）は書き込み部１ａ（１ｂ）により書き込まれたデータを書き込まれた順に読み出す。【選択図】図１
2008003930.tif 000002
【特許請求の範囲】
【請求項１】
データを格納でき、サイズの等しい複数の領域に分割された共有記憶手段と、
前記サイズ情報を記憶する分割サイズ記憶手段と、
前記共有記憶手段の複数の領域のうちデータが格納されていない空き領域の上位アドレスを記憶する空きアドレス記憶手段と、
前記サイズ情報及び空き領域の上位アドレスから書き込みアドレスを生成し、前記共有記憶手段へのデータの書き込み及び書き込み先の領域の上位アドレスの出力をする第１〜第ｎの書き込み部（ｎは２以上の整数）と、
前記サイズ情報及び前記第ｎの書き込み部から出力される書き込み先の領域の上位アドレスから読み出しアドレスを生成し、前記共有記憶手段からのデータの読み出し及び読み出し先の領域の上位アドレスの出力をする第１〜第ｎの読み出し部と、
を備え、
前記第ｍの読み出し部（ｍは１≦ｍ≦ｎの整数）は前記第ｍの書き込み部により書き込まれたデータを書き込まれた順に読み出すことを特徴とする通信制御装置。
【請求項２】
前記空きアドレス記憶手段は、記憶する空き領域の上位アドレスを前記書き込み部により消去され、前記読み出し部から出力される読み出し先の領域の上位アドレスが記憶されることを特徴とする請求項１に記載の通信制御装置。
【請求項３】
前記第ｍの書き込み部は、前記分割サイズから書き込みアドレスの下位アドレスを決定し、書き込むデータのサイズを基準に前記空きアドレス記憶手段から取り出した上位アドレスと組み合わせて書き込みアドレスを生成する書き込みアドレス制御手段とを有することを特徴とする請求項１又は２に記載の通信制御装置。
【請求項４】
前記第ｍの読み出し部は、前記第ｍの書き込み部から出力される書き込み先の領域の上位アドレスを記憶する読み出しアドレス記憶手段と、前記分割サイズから読み出しアドレスの下位アドレスを決定し、前記読み出しアドレス記憶手段に記憶されている上位アドレスと組み合わせて読み出しアドレスを生成する読み出しアドレス制御手段とを有することを特徴とする請求項１乃至３のいずれかに記載の通信制御装置。
【請求項５】
データを格納でき、サイズの等しい複数の領域に分割された共有記憶手段と、
前記サイズ情報を記憶する分割サイズ記憶手段と、
前記共有記憶手段の複数の領域のうちデータが格納されていない空き領域の上位アドレスを記憶する空きアドレス記憶手段と、
前記サイズ情報及び空き領域の上位アドレスから書き込みアドレスを生成し、前記共有記憶手段へのデータの書き込み及び書き込み先の領域の上位アドレスの出力をする第１〜第ｎの書き込み部（ｎは２以上の整数）と、前記サイズ情報及び前記第ｎの書き込み部から出力される書き込み先の領域の上位アドレスから読み出しアドレスを生成し、前記共有記憶手段からのデータの読み出し及び読み出し先の領域の上位アドレスの出力をする第１〜第ｎの読み出し部とを有する第ｎの制御回路と、
前記第ｎの制御回路とデータの送受信をすることができる中央処理装置と、
を備え、
前記第ｍの読み出し部（ｍは１≦ｍ≦ｎの整数）は前記第ｍの書き込み部により書き込まれたデータを書き込まれた順に読み出すことを特徴とするデータ転送制御装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、通信制御装置及びデータ転送制御装置に関するものである。
【背景技術】
【０００２】
互いに非同期で動作する送信システムと受信システムの間でデータ転送を行う場合、それらの間に送受信用バッファメモリとしてＦＩＦＯ（Ｆｉｒｓｔ−Ｉｎ  Ｆｉｒｓｔ−Ｏｕｔ：先入れ先出し）メモリを設けることが多い。ＦＩＦＯメモリはデータ読み出し時に古いデータから順番に読み出される。
【０００３】
複数の送信システム、受信システムの間でのデータ転送では、ＦＩＦＯメモリを複数設ける場合と、１つだけ設ける場合とがある。ＦＩＦＯメモリを複数設ける場合、その複数のＦＩＦＯメモリが常に１００％稼働するとは限らないため、ＦＩＦＯメモリの使用効率が良くない。ＦＩＦＯメモリを１つ設ける場合、データは入力された順番で出力されるので、特定の受信システムに優先してデータを出力することが出来なくなる。
【０００４】
このような問題を解決するため、複数の入力回線、出力回線を有するＦＩＦＯメモリであって、メモリ内空き領域の先頭位置記憶手段、最後尾位置記憶手段、各出力回線に応じた読み出し位置記憶手段及び書き込み位置記憶手段を有するＦＩＦＯメモリが提案されている（例えば、特許文献１参照）。このＦＩＦＯメモリでは、新たにパケットが書き込まれる場合、空き領域の先頭位置に書き込まれ、パケットが読み出される場合は、読み出されて空きとなった領域の位置を最後尾位置として順序付けている。そして、各出力回線に応じた読み出し位置記憶手段及び書き込み位置記憶手段により、１つのＦＩＦＯメモリ内の領域を複数の出力回線に割り当てることで、複数の入力回線から入力されるパケットを目的の出力回線に入力順に出力することができる。
【０００５】
しかし、このＦＩＦＯメモリは、パケットのサイズを示す情報を記憶せず、またパケット毎の最後尾アドレスが記憶されないため、パケットは固定長である必要がある。また、読み出し位置と書き込み位置の間のデータのアドレスを特定するにはメモリからデータを読み出す必要があり、データ処理の高速化の妨げになるという問題を有している。
【特許文献１】特開平６−１６４６４１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
そこで、本発明は複数の種類、サイズのデータを１つのＦＩＦＯメモリに割り当てることのできる通信制御装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の一態様による通信制御装置は、データを格納でき、サイズの等しい複数の領域に分割された共有記憶手段と、前記サイズ情報を記憶する分割サイズ記憶手段と、前記共有記憶手段の複数の領域のうちデータが格納されていない空き領域の上位アドレスを記憶する空きアドレス記憶手段と、前記サイズ情報及び空き領域の上位アドレスから書き込みアドレスを生成し、前記共有記憶手段へのデータの書き込み及び書き込み先の領域の上位アドレスの出力をする第１〜第ｎの書き込み部（ｎは２以上の整数）と、前記サイズ情報及び前記第ｎの書き込み部から出力される書き込み先の領域の上位アドレスから読み出しアドレスを生成し、前記共有記憶手段からのデータの読み出し及び読み出し先の領域の上位アドレスの出力をする第１〜第ｎの読み出し部と、を備え、前記第ｍの読み出し部（ｍは１≦ｍ≦ｎの整数）は前記第ｍの書き込み部により書き込まれたデータを書き込まれた順に読み出すものである。
【０００８】
本発明の一態様によるデータ転送制御装置は、データを格納でき、サイズの等しい複数の領域に分割された共有記憶手段と、前記サイズ情報を記憶する分割サイズ記憶手段と、前記共有記憶手段の複数の領域のうちデータが格納されていない空き領域の上位アドレスを記憶する空きアドレス記憶手段と、前記サイズ情報及び空き領域の上位アドレスから書き込みアドレスを生成し、前記共有記憶手段へのデータの書き込み及び書き込み先の領域の上位アドレスの出力をする第１〜第ｎの書き込み部（ｎは２以上の整数）と、前記サイズ情報及び前記第ｎの書き込み部から出力される書き込み先の領域の上位アドレスから読み出しアドレスを生成し、前記共有記憶手段からのデータの読み出し及び読み出し先の領域の上位アドレスの出力をする第１〜第ｎの読み出し部とを有する第ｎの制御回路と、前記第ｎの制御回路とデータの送受信をすることができる中央処理装置と、を備え、前記第ｍの読み出し部（ｍは１≦ｍ≦ｎの整数）は前記第ｍの書き込み部により書き込まれたデータを書き込まれた順に読み出すものである。
【発明の効果】
【０００９】
本発明によれば、複数の種類、サイズのデータを１つのＦＩＦＯメモリに割り当てることができる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明にかかる通信制御装置の実施の形態を図面に基づいて説明する。図１に本発明の実施形態に係る通信制御装置の概略構成を示す。通信制御装置はデータ書き込み部１ａ、１ｂ、共有記憶手段２、データ読み出し部３ａ、３ｂ、分割サイズ記憶手段４、空きアドレス記憶手段５を備える。データ書き込み部１ａ、１ｂはそれぞれ書き込みアドレス制御手段６ａ、６ｂを有する。また、データ読み出し部３ａは読み出しアドレス制御手段７ａ、読み出しアドレス記憶手段８ａを有する。同様に、データ読み出し部３ｂは読み出しアドレス制御手段７ｂ、読み出しアドレス記憶手段８ｂを有する。
【００１１】
共有記憶手段２は複数の同じサイズの領域に分割されており、その分割サイズは分割サイズ記憶手段に記憶される。また、共有記憶手段２内の空き領域（データ書き込み可能な領域）の先頭アドレスが空きアドレス記憶手段５に記憶される。
【００１２】
データ書き込み部１ａ、１ｂはバス１０を介して共有記憶手段２にデータを書き込む。共有記憶手段２内の書き込み先のアドレスは書き込みアドレス制御手段６ａ、６ｂにより生成される。書き込みアドレス制御手段６ａ、６ｂは書き込むデータのサイズ、共有記憶手段２の分割サイズ及び空きアドレスから書き込みアドレスを生成する。空きアドレスはＦＩＦＯ式記憶手段である空きアドレス記憶手段５から順に出力される。
【００１３】
データ読み出し部３ａ（３ｂ）はバス１１を介して共有記憶手段２からデータ書き込み部１ａ（１ｂ）により書き込まれたデータを読み出す。読み出しアドレス記憶手段８ａ（８ｂ）は書き込みアドレス制御手段６ａ（６ｂ）から出力される書き込みアドレスが記憶される。読み出しアドレス記憶手段８ａ（８ｂ）はＦＩＦＯ式の記憶手段であり、記憶されたアドレス値は記憶された順番に出力される。データ読み出し部３ａ（３ｂ）によりデータが読み出され空き領域となった共有記憶手段２のアドレス値が空きアドレス記憶手段５に記憶される。
【００１４】
書き込みアドレス制御手段６ａ、６ｂによる書き込みアドレスの生成、読み出しアドレス制御手段８ａ、８ｂによる読み出しアドレスの生成について図２を用いて説明する。共有記憶手段２は１０２４ビット（１行３２ビット×３２行）のメモリとする。このメモリをサイズの等しい８つの領域Ｍ１〜Ｍ８に分割する。領域Ｍ１〜Ｍ８はそれぞれ４行（１２８ビット）の大きさを有する。
【００１５】
各行の先頭アドレスは図２に示すようになる。アドレスは１０ビットで表され、上位３ビットを上位アドレス、下位７ビットを下位アドレスとする。空き領域記憶手段５にはデータ書き込み可能な領域の上位アドレスが記憶される。共有記憶手段２に何もデータが記憶されていない場合は空き領域記憶手段に０００、００１、…、１１１が記憶される。また、分割サイズ記憶手段は領域１つ当たりのサイズ（＝１２８ビット）の情報が記憶される。
【００１６】
データ書き込み部１ａにより１２８ビットのデータが書き込まれる場合、データ書き込みに必要な領域は１つなので書き込みアドレス制御手段１ａにより空き領域記憶手段５から０００（領域Ｍ１）が取り出される。０００は空き領域記憶手段５から消去される。この０００がデータ書き込みの際の上位アドレスとなる。
【００１７】
書き込みアドレス制御手段１ａは分割サイズ記憶手段４から領域１つ当たりのサイズ（＝１２８ビット）の情報を参照し、図３のように下位アドレスを０００００００から１１１１１１１まで順次インクリメントしながら上位アドレス０００と組み合わせて書き込みアドレスを生成する。このようにすることで領域Ｍ１にデータを書き込むことができる。
【００１８】
図４に示すように、データ書き込み部１ａによりデータが書き込まれた領域Ｍ１の上位アドレス０００は読み出しアドレス記憶手段８ａに記憶される。
【００１９】
データ読み出し部３ａが領域Ｍ１に書き込まれたデータを読み出す場合、読み出しアドレス制御手段７ａは読み出しアドレス記憶手段８ａから上位アドレス０００を取り出す。そして、分割サイズ記憶手段４に記憶されている領域１つ当たりのサイズ（＝１２８ビット）の情報を参照し、下位アドレスを０００００００から１１１１１１１まで順次インクリメントしながら上位アドレス０００と組み合わせて読み出しアドレスを生成する。このようにすることで領域Ｍ１のデータを読み出すことができる。
【００２０】
データが読み出された領域Ｍ１は空き領域になるので、領域Ｍ１の上位アドレス０００は空き領域記憶手段５に記憶される。
【００２１】
次にこの通信制御装置の動作について説明する。図５に示すように、共有記憶手段２はサイズ（＝ｋ）の等しい８つの領域Ｍ１〜Ｍ８に分割され、各領域の上位アドレスをａｄ１〜ａｄ８とする。
【００２２】
まずデータの書き込み動作について説明する。図６に示すように、書き込み部１ａが領域Ｍ１にデータＡ１を書き込み、書き込み部１ｂが領域Ｍ２にデータＢ１を書き込んでいる状態で書き込み部１ａがデータＡ２を書き込むとする。書き込み部１ａの書き込みアドレス制御手段６ａはデータＡ２のサイズと分割サイズｋから書き込みに必要な領域数を求める。データＡ２のサイズが２ｋだった場合、２つ分の領域にデータが書き込まれる。書き込みアドレス制御手段６ａは空きアドレス記憶手段５から空き領域の上位アドレスを２つ取り出す。ここで、空きアドレス記憶手段５には上位アドレスａｄ３〜ａｄ８が記憶されており、上位アドレスａｄ３、４が取り出される。
【００２３】
上位アドレスａｄ３、４は共有記憶手段２に対する書き込みアドレスの上位アドレスとなり、下位アドレスは書き込みアドレス制御手段６ａによりサイズｋの分順次インクリメントされる。この上位アドレスと下位アドレスにより書き込みアドレスが生成される。
【００２４】
上位アドレスａｄ３、４は書き込みアドレス制御手段６ａから出力され、読み出しアドレス記憶手段８ａに記憶される。データ書き込み後は図７に示すよう、データＡ２は領域Ｍ３及びＭ４に記憶され、空きアドレス記憶手段５は上位アドレスａｄ３、４が取り出されたため、上位アドレスａｄ５〜ａｄ８が記憶される。また、読み出しアドレス記憶手段８ａには上位アドレスａｄ１、ａｄ３、ａｄ４が記憶される。
【００２５】
続いて書き込み部１ｂがサイズｋのデータＢ２を書き込むとする。書き込み部１ｂの書き込みアドレス制御手段６ｂはデータＢ２のサイズと分割サイズから書き込みに必要な領域数（この場合は１つ）を求める。そして空きアドレス記憶手段５から空き領域の上位アドレスを１つ取り出す。ここでは先頭アドレスａｄ５が取り出される。
【００２６】
上位アドレスａｄ５は共有記憶手段２に対する書き込みアドレスの上位アドレスとなり、下位アドレスは書き込みアドレス制御手段６ｂによりサイズｋの分順次インクリメントされる。この上位アドレスと下位アドレスにより書き込みアドレスが生成される。
【００２７】
上位アドレスａｄ５は書き込みアドレス制御手段６ｂから出力され、読み出しアドレス記憶手段８ｂに記憶される。データ書き込み後は図８に示すようになる。データＢ２は領域Ｍ５に記憶される。また、空きアドレス記憶手段５は上位アドレスａｄ５が取り出されたため、上位アドレスａｄ６〜ａｄ８が記憶される。また、読み出しアドレス記憶手段８ｂには上位アドレスａｄ２、ａｄ５が記憶される。
【００２８】
次に読み出し動作について説明する。図９に示すように共有記憶手段２の領域Ｍ１にデータＡ１、領域Ｍ２にデータＢ１、領域Ｍ３、Ｍ４にデータＡ２、領域Ｍ５にデータＢ２、領域Ｍ６にデータＡ３、領域Ｍ７にデータＢ３が記憶されているとする。このとき読み出しアドレス記憶手段８ａには上位アドレスａｄ１、ａｄ３、ａｄ４、ａｄ６が記憶され、読み出しアドレス記憶手段８ｂには上位アドレスａｄ２、ａｄ５、ａｄ７が記憶されている。また空きアドレス記憶手段５には上位アドレスａｄ８が記憶されている。
【００２９】
データ読み出し部３ａがデータを読み出す場合、読み出しアドレス制御手段７ａが分割サイズ記憶手段４に記憶される分割サイズｋを参照し、下位アドレスをサイズｋの分順次インクリメントし、読み出しアドレス記憶手段８ａから出力される上位アドレスと組み合わせて共有記憶手段２に対する読み出しアドレスを生成、出力する。
【００３０】
読み出しアドレス記憶手段８ａはＦＩＦＯ式の記憶手段のため、まず上位アドレスａｄ１が出力される。上位アドレスがａｄ１である領域Ｍ１に記憶されるデータＡ１が読み出されると領域Ｍ１は空き領域になり、上位アドレスａｄ１は空きアドレス記憶手段５に記憶される。続いて読み出しアドレス記憶手段８ａからは上位アドレスがａｄ３、ａｄ４、ａｄ６の順に出力される。これによりデータＡ２、Ａ３の順に読み出され、領域Ｍ３、Ｍ４、Ｍ６が空き領域になり、上位アドレスａｄ３、ａｄ４、ａｄ６が空きアドレス記憶手段５に記憶される。データ読み出し部３ａのデータ読み出しが終了したときの各記憶手段の状態は図１０に示すようになる。
【００３１】
データ読み出し部３ｂがデータを読み出す場合も上記データ読み出し部３ａと同様の動作となる。
【００３２】
このように本発明の実施形態による通信制御装置を用いることで、複数の種類、サイズのデータを１つのＦＩＦＯ式記憶手段（共有記憶手段２）に割り当てることができる。
【００３３】
上記実施形態による通信制御装置の使用の一例を図１１に示す。ＡＴＡコントローラ２０はＡＴＡインタフェース規格に従ってハードディスクドライブ２３とメモリ２６、ＣＰＵ２２とのデータ転送を行う。ＵＳＢコントローラ２１はデジタル機器２４とメモリ２３、ＣＰＵ２２とのデータの送受信を、ＵＳＢインタフェースを介して行う。ＡＴＡコントローラ２０はデータ書き込み部１ａ及びデータ読み出し部３ａを有する。また、ＵＳＢコントローラ２１はデータ書き込み部１ｂ及びデータ読み出し部３ｂを有する。ＡＴＡコントローラ２０、ＵＳＢコントローラ２１、ＣＰＵ２２、共有記憶手段２、分割サイズ記憶手段４及び空きアドレス記憶手段５はチップ２５に搭載されている。
【００３４】
ＡＴＡコントローラ２０のデータ書き込み部１ａはハードディスクドライブ２３から出力されたデータを共有記憶手段２の空き領域に書き込む。データを書き込んだ領域の上位アドレスはデータ読み出し部３ａに送信され、ＦＩＦＯ式記憶手段である読み出しアドレス記憶手段（図示しない）に記憶される。データ読み出し部３ａはデータ書き込み部１ａにより書き込まれた共有記憶手段２内のデータを読み出す。読み出すデータの上位アドレスは読み出しアドレス記憶手段から取り出すため、共有記憶手段２に書き込まれた順に読み出される。読み出されたデータはＣＰＵ２３、メモリ２６へ送信される。
【００３５】
また、同様にＣＰＵ２３又はメモリ２６から出力されたデータがデータ書き込み部１ａにより共有記憶手段２の空き領域に書き込まれる。そしてデータ読み出し部３ａは、共有記憶手段２に書き込まれた順にデータを読み出す。読み出されたデータはハードディスクドライブ２３へ送信される。
【００３６】
ＵＳＢコントローラ２１のデータ書き込み部１ｂはデジタル機器２４から出力されたデータを共有記憶手段２の空き領域に書き込む。データを書き込んだ領域の上位アドレスはデータ読み出し部３ｂに送信され、ＦＩＦＯ式記憶手段である読み出しアドレス記憶手段（図示しない）に記憶される。データ読み出し部３ｂはデータ書き込み部１ｂにより書き込まれた共有記憶手段２内のデータを読み出す。読み出すデータのアドレスは読み出しアドレス記憶手段から取り出すため、共有記憶手段２に書き込まれた順に読み出される。読み出されたデータはＣＰＵ２３、メモリ２６へ送信される。
【００３７】
また、同様にＣＰＵ２３又はメモリ２６から出力されたデータがデータ書き込み部１ｂにより共有記憶手段２の空き領域に書き込まれる。そしてデータ読み出し部３ｂは、共有記憶手段２に書き込まれた順にデータを読み出す。読み出されたデータはデジタル機器２４へ送信される。
【００３８】
このようにＡＴＡコントローラ２０とＵＳＢコントローラ２１の２つのコントローラが共有記憶手段２を共用してＣＰＵ２２、メモリ２６と外部装置（ハードディスクドライブ２３、デジタル機器２４）とのデータ送受信を行うことができる。本実施形態における通信制御装置は異なるサイズのデータを扱うことが出来るため、送受信されるデータのサイズが不定であるハードディスクドライブ２３、デジタル機器２４とのデータ授受が可能となる。
【００３９】
また、読み出すデータの上位アドレスを共有記憶手段２とは別の記憶手段（読み出しアドレス記憶手段８ａ、８ｂ）に記憶し、各コントローラに設けることで処理の高速化及び設計の容易化を図ることができる。
【００４０】
上記実施形態ではデータ書き込み部、データ読み出し部は２個であったが、図１２に示すようにｎ個（ｎは３以上の整数）にしてもよい。ｎ個の場合も２個の場合と同じように、ｍ番目（１≦ｍ≦ｎ）のデータ書き込み部内の書き込みアドレス制御手段から出力される書き込みアドレスはｍ番目のデータ読み出し部内の読み出しアドレス記憶手段に記憶される。そしてｍ番目のデータ書き込み部により共有記憶手段に書き込まれたデータが、書き込まれた順にｍ番目のデータ読み出し部により読み出される。このようにデータ書き込み部、データ読み出し部をｎ個にしても複数の種類、サイズのデータを１つのＦＩＦＯ式記憶手段に割り当てることができる。
【００４１】
共有記憶手段２の分割サイズは入力されるデータのサイズに応じて適当な値に設定する。例えば入力されるデータのサイズが大きい場合は、分割数を小さくし、分割サイズを大きくする。入力されるデータのサイズが小さい場合は、分割数を大きくし、分割サイズを小さくする。また、図１３に示すように分割サイズ制御手段９を設け、分割サイズを分割サイズ記憶手段４に記憶させ、その分割サイズに応じた共有記憶手段２の各領域の上位アドレスを空きアドレス記憶手段５に記憶させるようにしてもよい。
【００４２】
上述した実施の形態は一例であって制限的なものではないと考えられるべきである。本発明の技術的範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【００４３】
【図１】本発明の実施形態に係る通信制御装置の概略構成図である。
【図２】各記憶手段の状態の一例を示す図である。
【図３】書き込みアドレス生成の一例を示す図である。
【図４】各記憶手段の状態の一例を示す図である。
【図５】各記憶手段の状態の一例を示す図である。
【図６】データ書き込み時の各記憶手段の状態の一例を示す図である。
【図７】データ書き込み時の各記憶手段の状態の一例を示す図である。
【図８】データ書き込み時の各記憶手段の状態の一例を示す図である。
【図９】データ読み出し時の各記憶手段の状態の一例を示す図である。
【図１０】データ読み出し時の各記憶手段の状態の一例を示す図である。
【図１１】同実施形態に係る通信制御装置を使用した半導体集積回路の一例を示す図である。
【図１２】同実施形態の変形例に係る通信制御装置の概略構成図である。
【図１３】同実施形態の変形例に係る通信制御装置の概略構成図である。
【符号の説明】
【００４４】
１ａ、１ｂ  データ書き込み部
２  共有記憶手段
３ａ、３ｂ  データ読み出し部
４  分割サイズ記憶手段
５  空きアドレス記憶手段
６  書き込みアドレス制御手段
７ａ、７ｂ  読み出しアドレス制御手段
８ａ、８ｂ  読み出しアドレス記憶手段
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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