(57)【要約】【課題】本発明は、ボンディングによって圧力を加えても抵抗値が変動しない半導体装置を提供することを目的とする。【解決手段】Ｎ形半導体からなる第１の抵抗素子２０及びＰ形半導体からなる第２の抵抗素子２２は、直列接続されている。集積回路１２に電気的に接続された電極１４上にはバンプ１８が設けられている。第１の抵抗素子２０は、バンプ１８とオーバーラップして第１の抵抗値を有する第１のオーバーラップ部２４を含む。第２の抵抗素子２２は、バンプ１８とオーバーラップして第２の抵抗値を有する第２のオーバーラップ部２６を含む。第１のオーバーラップ部２４は、受ける荷重に比例して第１の抵抗値が低下する性質を有する。第２のオーバーラップ部２６は、受ける荷重に比例して第２の抵抗値が増加する性質を有する。第１の抵抗値の低下率は、第２の抵抗値の増加率のｘ倍である。第１の抵抗値は、第２の抵抗値の１／ｘ倍である。【選択図】図２
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【特許請求の範囲】
【請求項１】
直列接続された、Ｎ形半導体からなる第１の抵抗素子及びＰ形半導体からなる第２の抵抗素子を含む集積回路が形成された半導体基板と、
前記集積回路に電気的に接続された電極と、
前記電極上に設けられたバンプと、
を有し、
前記第１の抵抗素子は、前記バンプとオーバーラップする第１のオーバーラップ部を含み、
前記第２の抵抗素子は、前記バンプとオーバーラップする第２のオーバーラップ部を含む半導体装置。
【請求項２】
請求項１に記載された半導体装置において、
前記第１のオーバーラップ部は、第１の抵抗値を有し、
前記第２のオーバーラップ部は、第２の抵抗値を有し、
前記第１のオーバーラップ部は、前記第１のオーバーラップ部に加えられる荷重が大きくなるほど前記第１の抵抗値が低下する性質を有し、
前記第２のオーバーラップ部は、前記第２のオーバーラップ部に加えられる荷重が大きくなるほど前記第２の抵抗値が増加する性質を有する半導体装置。
【請求項３】
請求項２に記載された半導体装置において、
前記第１のオーバーラップ部は、前記第１のオーバーラップ部に加えられる荷重に比例して前記第１の抵抗値が低下する性質を有し、
前記第２のオーバーラップ部は、前記第２のオーバーラップ部に加えられる荷重に比例して前記第２の抵抗値が低下する性質を有し、
前記第１の抵抗値の低下率は、前記第２の抵抗値の増加率のｘ倍であり、
前記第１の抵抗値は、前記第２の抵抗値の１／ｘ倍である半導体装置。
【請求項４】
請求項１から請求項３のいずれか１項に記載された半導体装置において、
前記第１及び第２の抵抗素子は、それぞれ、前記半導体基板に不純物が拡散されて構成された拡散抵抗である半導体装置。
【請求項５】
請求項１から請求項３のいずれか１項に記載された半導体装置において、
前記第１及び第２の抵抗素子は、それぞれ、ポリシリコンから構成されてなる半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
半導体装置をフェースダウンボンディングすると、バンプ下に抵抗素子がある場合、抵抗素子に圧力が加えられる（特許文献１）。ここで、抵抗素子が半導体から構成されていると、圧力によってキャリアの移動度が変化するという半導体の性質から、ボンディングの圧力によって抵抗素子の抵抗値が変動していた。その結果、設計上の抵抗値が得られないという問題があった。
【特許文献１】特開２００３−１２４３３６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
本発明は、ボンディングなどによって圧力を加えても抵抗値の変動を低下させる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００４】
（１）本発明に係る半導体装置は、
直列接続された、Ｎ形半導体からなる第１の抵抗素子及びＰ形半導体からなる第２の抵抗素子を含む集積回路が形成された半導体基板と、
前記集積回路に電気的に接続された電極と、
前記電極上に設けられたバンプと、
を有し、
前記第１の抵抗素子は、前記バンプとオーバーラップする第１のオーバーラップ部を含み、
前記第２の抵抗素子は、前記バンプとオーバーラップする第２のオーバーラップ部を含む。本発明によれば、第１及び第２の抵抗素子は、バンプとオーバーラップするので、ボンディングなどによって圧力が加えられると第１及び第２のオーバーラップ部の抵抗値は変動するが、第１のオーバーラップ部の抵抗値が低下すると、第２のオーバーラップ部の抵抗値は増加（又は、第１のオーバーラップ部の抵抗値が増加すると、第２のオーバーラップ部の抵抗値が低下）する。そのため、第１及び第２のオーバーラップ部に圧力が加えられても、第１の抵抗素子の抵抗値と第２の抵抗素子の抵抗値を合わせた合成抵抗の値の変動を低下させることができる。
（２）この半導体装置において、
前記第１のオーバーラップ部は、第１の抵抗値を有し、
前記第２のオーバーラップ部は、第２の抵抗値を有し、
前記第１のオーバーラップ部は、前記第１のオーバーラップ部に加えられる荷重が大きくなるほど前記第１の抵抗値が低下する性質を有し、
前記第２のオーバーラップ部は、前記第２のオーバーラップ部に加えられる荷重が大きくなるほど前記第２の抵抗値が増加してもよい。
（３）この半導体装置において、
前記第１のオーバーラップ部は、前記第１のオーバーラップ部に加えられる荷重に比例して前記第１の抵抗値が低下する性質を有し、
前記第２のオーバーラップ部は、前記第２のオーバーラップ部に加えられる荷重に比例して前記第２の抵抗値が低下する性質を有し、
前記第１の抵抗値の低下率は、前記第２の抵抗値の増加率のｘ倍であり、
前記第１の抵抗値は、前記第２の抵抗値の１／ｘ倍であってもよい。これによれば、第１及び第２の抵抗素子は、バンプとオーバーラップするので、ボンディングによって圧力が加えられると抵抗値が変動するが、第１の抵抗値の低下と第２の抵抗値の増加が等しいため、結果的に抵抗値の変動がなくなる。
（４）この半導体装置において、
前記第１及び第２の抵抗素子は、それぞれ、前記半導体基板に不純物が拡散されて構成された拡散抵抗であってもよい。
（５）この半導体装置において、
前記第１及び第２の抵抗素子は、それぞれ、ポリシリコンから構成されていてもよい。
【発明を実施するための最良の形態】
【０００５】
図１は、本発明の実施の形態に係る半導体装置を示す断面図である。図２は、図１に示す半導体装置をその表層（パッシベーション膜及びそれよりも上層）を除去して示す平面図である。図３は、図２に示す半導体装置のIII−III線断面の展開図である。
【０００６】
半導体装置は、半導体基板１０を有する。半導体基板１０は、最終製品としての半導体装置においては半導体チップであり、製造途中の中間製品においては半導体ウエハである。半導体基板１０は、集積回路１２（半導体チップには１つの集積回路１２・半導体ウエハには複数の集積回路１２）が形成されている。集積回路１２には電極１４が電気的に接続されている。詳しくは、半導体基板１０内に形成された内部配線を介して１つの集積回路１２に複数の電極１４が電気的に接続されている。半導体基板１０には、電極１４の少なくとも一部が露出する様にパッシベーション膜１６が形成されている。電極１４上には、バンプ１８が設けられている。
【０００７】
集積回路１２は、Ｎ形半導体からなる第１の抵抗素子２０と、Ｐ形半導体からなる第２の抵抗素子２２を含む。第１及び第２の抵抗素子２０，２２は、それぞれ、ポリシリコンから構成されている。例えば、第１の抵抗素子２０はリン又は砒素などのＮ型不純物が添加されたポリシリコンであり、第２の抵抗素子２２はホウ素などのＰ型不純物が添加されたポリシリコンであってもよい。第１の絶縁膜３０上に第１及び第２の抵抗素子２０，２２が形成され、その上に第２の絶縁膜（層間絶縁膜）３２が形成されている。第２の絶縁膜３２には、第１及び第２の抵抗素子２０，２２上に、複数のコンタクトホール４１〜４４が形成され、各コンタクトホール４１〜４４には導電材料からなる埋め込み層５１〜５４が設けられている。第１の抵抗素子２０は一対の埋め込み層５１，５２の間の部分であり、第２の抵抗素子２２は、一対の埋め込み層５３，５４の間の部分である。埋め込み層５１〜５４に電気的に接続するように、第２の絶縁膜３２上に複数の配線６１〜６３が形成されている。埋め込み層５２，５３及び配線６２を介して、第１及び第２の抵抗素子２０，２２は、直列に接続されている。第１の抵抗素子２０は、配線６２とは反対側において、埋め込み層５１を介して配線６１に接続されている。第２の抵抗素子２２は、配線６２とは反対側において、埋め込み層５４を介して配線６３に接続されている。
【０００８】
図２に示すように、第１の抵抗素子２０は、バンプ１８とオーバーラップして第１の抵抗値を有する第１のオーバーラップ部２４を含む。本実施の形態では、第１の抵抗素子２０の全体が、バンプ１８とオーバーラップする。第２の抵抗素子２２は、バンプ１８とオーバーラップして第２の抵抗値を有する第２のオーバーラップ部２６を含む。本実施の形態では、第２の抵抗素子２２の全体が、バンプ１８とオーバーラップする。
【０００９】
第１のオーバーラップ部２４は、受ける荷重に比例して第１の抵抗値が低下する性質を有する。第２のオーバーラップ部２６は、受ける荷重に比例して第２の抵抗値が増加する性質を有する。第１の抵抗値の低下率は、第２の抵抗値の増加率のｘ倍である。第１の抵抗値は、第２の抵抗値の１／ｘ倍である。
【００１０】
一例として、所定の圧力を加えたとき、第１の抵抗値の低下率が１０％であり、第２の抵抗値の増加率が２．５％である場合、第１の抵抗値の低下率は、第２の抵抗値の増加率の４倍であるから、第１の抵抗値は、第２の抵抗値の１／４倍である。第１の抵抗値を２０Ωとし、第２の抵抗値を８０Ωとし、直列接続された第１及び第２のオーバーラップ部２６の合成抵抗値が１００Ωである例について説明すると、所定の圧力が加えられると、第１及び第２の抵抗値はそれぞれ次のようになる。
【００１１】
第１の抵抗値：２０Ω×（１００％−１０％）＝１８Ω
第２の抵抗値：８０Ω×（１００％＋２．５％）＝８２Ω
したがって、直列接続された第１及び第２のオーバーラップ部２６の合成抵抗値は、
１８Ω＋８２Ω＝１００Ω
であって、圧力が加えられる前と同じである。
【００１２】
本実施の形態によれば、第１及び第２の抵抗素子２０，２２は、バンプ１８とオーバーラップするので、ボンディングによって圧力が加えられると抵抗値が変動するが、第１の抵抗値の低下と第２の抵抗値の増加が等しいため、結果的に抵抗値の変動がなくなる。
【００１３】
（第１の変形例）
図４は、本発明に係る実施の形態の第１の変形例を説明する図である。第１の変形例では、第１及び第２の抵抗素子１２０，１２２は、それぞれ、半導体基板に不純物が拡散されて構成された拡散抵抗である。例えば、第１の抵抗素子１２０は、半導体基板のリン又は砒素などのＮ型不純物が添加された部分であり、第２の抵抗素子１２２は半導体基板のホウ素などのＰ型不純物が添加された部分であってもよい。第１及び第２の抵抗素子１２０，１２２は、ＬＯＣＯＳ（local oxidation of silicon）等を適用して形成した埋め込み酸化膜などの絶縁部１００によって素子分離されている。その他の構成は、上述した実施の形態で説明した内容が該当する。この変形例でも、上記実施の形態と同じ効果を達成することができる。
【００１４】
（第２の変形例）
図５は、本発明に係る実施の形態の第２の変形例を説明する図である。第２の変形例では、第１の抵抗素子２０の一部がバンプ２１８とオーバーラップし、第２の抵抗素子２２の一部がバンプ２１８とオーバーラップする点で上記実施の形態と異なる。この例では、第１の抵抗値とは、第１の抵抗素子２０の一部である第１のオーバーラップ部２２４の抵抗値であり、第２の抵抗値とは、第２の抵抗素子２２の一部である第２のオーバーラップ部２２６の抵抗値である。その他の構成は、上述した実施の形態で説明した内容が該当する。この変形例でも、上記実施の形態と同じ効果を達成することができる。
【００１５】
（第３の変形例）
図６及び図７は、本発明に係る実施の形態の第３の変形例を説明する図である。図６は、半導体装置をその表層（パッシベーション膜及びそれよりも上層）を除去して示す平面図であり、図７は、図６に示す半導体装置のVII−VII線断面の展開図である。
【００１６】
第３の変形例では、第１の絶縁膜３３０上に第１の抵抗素子３２０及び第１の配線３６１が形成され、その上に第２の絶縁膜（層間絶縁膜）３３２が形成されている。第２の絶縁膜３３２には、第１の抵抗素子３２０及び第１の配線３６０上に、複数のコンタクトホール３４１〜３４３が形成され、各コンタクトホール３４１〜３４３には導電材料からなる埋め込み層３５１〜３５３が設けられている。第１の抵抗素子３２０は一対の埋め込み層３５１，５３２の間の部分である。埋め込み層３５１〜３５３に電気的に接続するように、第２の絶縁膜３３２上に第２の抵抗素子３２２及び第２の配線３６２が形成されている。埋め込み層３５２を介して、第１及び第２の抵抗素子３２０，３２２は、直列に接続されている。同様に、埋め込み層３５１を介して、第１の抵抗素子３２０及び第２の配線３６２は直列に接続され、埋め込み層３５３を介して、第１の配線３６１及び第２の抵抗素子３２２は直列に接続されている。第２の抵抗素子３２２は、第１の抵抗素子３２０に接続された埋め込み層３５２と、第１の配線３６１に接続された埋め込み層３５３と、の間の部分である。その他の構成は、上述した実施の形態で説明した内容が該当する。
【００１７】
図６に示すように、第１及び第２の抵抗素子３２０，３２２は、バンプ３１８とオーバーラップするので、ボンディングによって圧力が加えられると抵抗値が変動するが、第１の抵抗値の低下と第２の抵抗値の増加が等しいため、結果的に抵抗値の変動がなくなる。
【００１８】
（第４の変形例）
図８は、本発明に係る実施の形態の第４の変形例を説明する図である。第４の変形例では、拡散抵抗からなる第１の抵抗素子４２０が形成され、その上に第１の絶縁膜（層間絶縁膜）４３０が形成されている。第１の絶縁膜４３０には、第１の抵抗素子４２０上に、複数のコンタクトホール４４１，４４２が形成され、各コンタクトホール４４１，４４２には導電材料からなる埋め込み層４５１，４５２が設けられている。第１の抵抗素子４２０は一対の埋め込み層４５１，４５２の間の部分である。埋め込み層４５１，４５２に電気的に接続するように、第１の絶縁膜４３０上に、ポリシリコンからなる第２の抵抗素子４２２及び第１の配線４６１が形成されている。埋め込み層４５２を介して、第１及び第２の抵抗素子４２０，４２２は、直列に接続されている。同様に、埋め込み層４５１を介して、第１の抵抗素子４２０及び第１の配線４６１は直列に接続されている。第１の抵抗素子４２０は、第１の配線４６１に接続された埋め込み層４５１と、第２の抵抗素子４２２に接続された埋め込み層４５２と、の間の部分である。第１の配線４６１及び第２の抵抗素子４２２上に、第２の絶縁膜（層間絶縁膜）４３２が形成されている。第２の絶縁膜４３２には、第２の抵抗素子４２２上に、コンタクトホール４４３が形成され、コンタクトホール４４３には導電材料からなる埋め込み層４５３が設けられている。埋め込み層４５３に電気的に接続するように、第２の絶縁膜４３２上に第２の配線４６２が形成されている。第２の抵抗素子４２２は、第１の抵抗素子４２０に接続された埋め込み層４５２と、第２の配線４６２に接続された埋め込み層４５３と、の間の部分である。その他の構成は、上述した実施の形態で説明した内容が該当する。この変形例でも、上記実施の形態と同じ効果を達成することができる。
【００１９】
（第５の変形例）
図９は、本発明に係る実施の形態の第５の変形例を説明する図である。第５の変形例では、第１の抵抗素子５２０の一部がバンプ５１８とオーバーラップし、第２の抵抗素子５２２の一部がバンプ５１８とオーバーラップする。その他の構成は、第３の変形例（図６参照）で説明した内容が該当する。
【００２０】
なお、上述した各実施の形態では、一つのバンプと第１の抵抗素子（若しくは第１のオーバーラップ部）及び第２の抵抗素子（若しくは第２のオーバーラップ部）がオーバーラップする形態について説明したが、これに限られるものではない。つまり、第１のバンプと第１の抵抗素子（若しくは第１のオーバーラップ部）がオーバーラップし、第２のバンプと第２の抵抗素子（若しくは第２のオーバーラップ部）がオーバーラップしていてもよい。また、第１又は第２の抵抗素子（若しくは第１及び第２のオーバーラップ部）が複数のバンプとオーバーラップしていてもよい。
【００２１】
本発明は、上述した実施の形態に限定されるものではなく、種々の変形が可能である。例えば、本発明は、実施の形態で説明した構成と実質的に同一の構成（例えば、機能、方法及び結果が同一の構成、あるいは目的及び結果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。
【図面の簡単な説明】
【００２２】
【図１】図１は、本発明の実施の形態に係る半導体装置を示す断面図である。
【図２】図２は、図１に示す半導体装置をその表層（パッシベーション膜及びそれよりも上層）を除去して示す平面図である。
【図３】図３は、図２に示す半導体装置のIII−III線断面の展開図である。
【図４】図４は、本発明に係る実施の形態の第１の変形例を説明する図である。
【図５】図５は、本発明に係る実施の形態の第２の変形例を説明する図である。
【図６】図６は、本発明に係る実施の形態の第３の変形例を説明する図である。
【図７】図７は、本発明に係る実施の形態の第３の変形例を説明する図である。
【図８】図８は、本発明に係る実施の形態の第４の変形例を説明する図である。
【図９】図９は、本発明に係る実施の形態の第５の変形例を説明する図である。
【符号の説明】
【００２３】
１０…半導体基板、  １２…集積回路、  １４…電極、  １６…パッシベーション膜、  １８…バンプ、  ２０…第１の抵抗素子、  ２２…第２の抵抗素子、  ２４…第１のオーバーラップ部、  ２６…第２のオーバーラップ部、  ３０…第１の絶縁膜、  ３２…第２の絶縁膜、  ４１…コンタクトホール、  ４２…コンタクトホール、  ４３…コンタクトホール、  ４４…コンタクトホール、  ５１…埋め込み層、  ５２…埋め込み層、  ５３…埋め込み層、  ６１…配線、  ６２…配線、  ６３…配線、  １００…絶縁部、  １２０…第１の抵抗素子、  １２２…第２の抵抗素子、  ２１８…バンプ、  ２２４…第１のオーバーラップ部、  ２２６…第２のオーバーラップ部、  ３１８…バンプ、  ３２０…第１の抵抗素子、  ３２２…第２の抵抗素子、  ３３０…第１の絶縁膜、  ３３２…第２の絶縁膜、  ３４１…コンタクトホール、  ３４２…コンタクトホール、  ３４３…コンタクトホール、  ３５１…埋め込み層、  ３５２…埋め込み層、  ３５３…埋め込み層、  ３６１…第１の配線、  ３６２…第２の配線、  ４２０…第１の抵抗素子、  ４２２…第２の抵抗素子、  ４３０…第１の絶縁膜、  ４３２…第２の絶縁膜、  ４４１…コンタクトホール、  ４４２…コンタクトホール、  ４４３…コンタクトホール、  ４５１…埋め込み層、  ４５２…埋め込み層、  ４５３…埋め込み層、  ４６１…第１の配線、  ４６２…第２の配線、  ５１８…バンプ、  ５２０…第１の抵抗素子、  ５２２…第２の抵抗素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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