(57)【要約】【課題】抵抗素子による半導体装置の厚みの増加や立体構造による導通不良、および抵抗素子と電極との間の界面によって生じる導通性の低下などに囚われない、接続信頼性の高い抵抗素子を備えた半導体装置を提供する。【解決手段】第一電極１を一面に備える半導体基板２、半導体基板２の一面にあり、第一電極１と整合して第一開口部を設けた第一絶縁層３、第一絶縁層３に積層し、第一開口部と連通する第二開口部を配した第二絶縁層４、前記第一開口部と、前記第二開口部と、第二絶縁層４とを覆うように配したシード層５、および第一電極１と電気的に接続し、前記第二開口部を覆うようにシード層５上に配した第二電極６、を少なくとも備える半導体装置であって、シード層５は多層をなし、少なくとも第二電極６に接したシード層５上部は第二電極６と同じパターンであり、シード層５下部は抵抗素子として機能することを特徴とする半導体装置を提供する。【選択図】図１
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【特許請求の範囲】
【請求項１】
第一電極を一面に備える半導体基板、前記半導体基板の一面に設けられ、かつ前記第一電極と整合する位置に第一開口部を有する第一絶縁層、前記第一絶縁層の上に重ねて設けられ、かつ前記第一開口部と連通する第二開口部を配した第二絶縁層、前記第一開口部と、前記第二開口部と、前記第二絶縁層とを覆うように配されるシード層、および、前記第一電極と電気的に接続され、かつ前記第二開口部を覆うように前記シード層上に配された第二電極、を少なくとも備える半導体装置であって、
前記シード層は多層をなし、少なくとも前記第二電極に接している前記シード層の上部は、前記第二電極と同じパターンであり、前記シード層の下部は抵抗素子として機能することを特徴とする半導体装置。
【請求項２】
前記シード層の下部は、前記第二絶縁層上に露呈する領域を有し、かつ前記第二電極よりも導電性が低いことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記シード層の上部と下部が各々単層から成り、前記上部がＣｕ、前記下部がＣｒであることを特徴とする、請求項１〜２記載の半導体装置。
【請求項４】
第一電極を一面に備える半導体基板、前記半導体基板の一面に設けられ、かつ前記第一電極と整合する位置に第一開口部を有する第一絶縁層、前記第一絶縁層の上に重ねて設けられ、かつ前記第一開口部と連通する第二開口部を配した第二絶縁層、前記第一開口部と、前記第二開口部と、前記第二絶縁層とを覆うように配されるシード層、および、前記第一電極と電気的に接続され、かつ前記第二開口部を覆うように前記シード層上に配された第二電極、から少なくともなり、前記シード層は多層をなし、少なくとも前記第二電極に接しているシード層の上部は、前記第二電極と同じパターンであり、前記シード層の下部は抵抗として機能する半導体装置の製造方法であって、
前記半導体基板の前記第一電極を配した一面を全て覆うように、前記第一絶縁層を形成する第一工程、
前記第一電極と整合する位置で、前記第一絶縁層に前記第一開口部を形成する第二工程、
前記第一絶縁層および前記第一開口部を全て覆うように、前記第二絶縁層を形成する第三工程、
前記第一開口部と連通するように、前記第二絶縁層に第二開口部を形成する第四工程、
前記第一開口部と、前記第二開口部と、前記第二絶縁層とを全て覆うように、前記シード層を形成する第五工程、
前記シード層の上に第一レジストを形成する第六工程、
少なくとも前記第二開口部を含むように、前記第一レジストに第三開口部を形成する第七工程、
前記第三開口部に、前記第一電極と電気的に接続する第二電極を形成する第八工程、
前記第一レジストを除去する第九工程、
前記シード層の上部のみをエッチングし、前記第二絶縁層上に前記シード層の下部が露呈するように形成する第十工程、
前記第二電極と前記第二絶縁層に露呈した前記シード層の下部を第二レジストで覆う第十一工程、
前記シード層の下部が所望のパターンをもつように、前記第二レジストに第四開口部を形成する第十二工程、
前記第四開口部に露呈した前記シード層の下部をエッチングする第十三工程、
前記第二レジストを除去する第十四工程、
とを少なくとも順に備えることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置およびその製造方法に係り、より詳しくは、シード層を多層とし、シード層の下部は抵抗素子としての機能を有する半導体パッケージとその製造方法に関する。
【背景技術】
【０００２】
近年、携帯機器などの急速な普及に伴って実装基板の小型化の要求が高まり、配線の微細・高密度化が進められている。受動素子を直接プリント配線基板の表面、または、内部に形成することが提案され、すでに厚膜抵抗体やキャパシタ等の受動素子を表面形成した例や、内蔵した例が幾つかあり、実用化されているものもある。
また一方でマイクロ波帯やミリ波帯のICの開発が活発化している。このようなアナログ系のICには、電界効果トランジスタ（FET）やバイポーラトランジスタなどの増幅作用を行う半導体素子（能動素子）以外に、抵抗、コンデンサあるいはインダクタ等の受動素子が必要となる（特許文献１）。それら受動素子のうち抵抗素子について言えば、半導体基板を用いたICでは、簡易的には、上記半導体基板の表面近傍にイオン注入等で形成した不純物活性層を抵抗体として用いることが行われる。
しかし、この構造の抵抗素子は、半導体基板との間に接合による寄生容量を生じることから、高周波の信号を扱う回路には適さない。そこで、高周波性能が要求されるICには、絶縁膜上に金属膜を形成しこれを抵抗体とするなどして、寄生容量の小さい抵抗素子を得ている。また一方で抵抗素子と誘導素子、容量素子を半導体プロセスにて集積化し、ESD（静電気放電）保護回路などに応用した例も見られる（特許文献２）。
【０００３】
これらの抵抗素子は、絶縁体膜上にそれぞれの引き出し配線と電極を形成した後、絶縁体のペースト印刷などを用いて素子部分を形成することとなる。ここで、厚膜等を利用した抵抗体やパターン精度、厚み精度に難があるため再現性等のばらつきの問題があり、信頼性に乏しい。また、そのようなペーストを使用した場合には、塗布焼結させるために高温処理が必要とされるため、そのままでの適用は困難である。
従来、この解決方法として、抵抗体の材料にスパッタや蒸着による薄膜を使用した受動素子の例が近年報告されている。これにより、抵抗体薄膜配線をリソグラフィを利用して高精度にパターニングすることにより、極めて高精度に受動素子を形成することができる。
しかしながら、これらのスパッタや蒸着を用いた素子形成では工程数が大幅に増え、コストアップが生じてしまう虞があった。また、引き出し電極と抵抗薄膜層の間にオーバーラップした領域がないと、二種の物質が重なり合わず、接続することができなかった。この場合、電極にオーバーラップさせて作製した抵抗薄膜によって、半導体パッケージに厚みが生じてしまう。また、抵抗薄膜が電極と基板とを繋ぐために、この抵抗薄膜に段差が生じてしまい、アライメントのずれによる導通不良などが発生する虞もあった。更には、抵抗薄膜と電極間に界面が生じ、この界面において歪み等が発生して、導通性が低下する虞もあった。
【特許文献１】特許第２９１９３７５号公報
【特許文献２】特開平９−５０４９０９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、上記事情に鑑みてなされたもので、抵抗素子による半導体装置の厚みの増加や、立体構造による導通不良、および、抵抗素子と電極との間に界面があることによって生じる導通性の低下などに囚われない、接続信頼性の高い抵抗素子を備えた半導体装置を提供することを第一の目的とする。
【０００５】
本発明は、シード層の一部とこれに連なる抵抗素子を一体として同時に形成できる半導体装置の製造方法を提供することを第二の目的とする。
【課題を解決するための手段】
【０００６】
本発明の、請求項１に係る半導体装置は、第一電極を一面に備える半導体基板、前記半導体基板の一面に設けられ、かつ前記第一電極と整合する位置に第一開口部を有する第一絶縁層、前記第一絶縁層の上に重ねて設けられ、かつ前記第一開口部と連通する第二開口部を配した第二絶縁層、前記第一開口部と、前記第二開口部と、前記第二絶縁層とを覆うように配されるシード層、および、前記第一電極と電気的に接続され、かつ前記第二開口部を覆うように前記シード層上に配された第二電極、を少なくとも備える半導体装置であって、前記シード層は多層をなし、少なくとも前記第二電極に接している前記シード層の上部は、前記第二電極と同じパターンであり、前記シード層の下部は抵抗素子として機能することを特徴とする。
【０００７】
本発明の、請求項２に係る半導体装置は、請求項１において、前記シード層の下部は、前記第二絶縁層上に露呈する領域を有し、かつ前記第二電極よりも導電性が低いことを特徴とする。
【０００８】
本発明の請求項３に係る半導体装置は、請求項１乃至２において、前記シード層の上部と下部が各々単層から成り、前記上部がＣｕ、前記下部がＣｒであることを特徴とする。
【０００９】
本発明の請求項４に係る半導体装置の製造方法は、第一電極を一面に備える半導体基板、前記半導体基板の一面に設けられ、かつ前記第一電極と整合する位置に第一開口部を有する第一絶縁層、前記第一絶縁層の上に重ねて設けられ、かつ前記第一開口部と連通する第二開口部を配した第二絶縁層、前記第一開口部と、前記第二開口部と、前記第二絶縁層とを覆うように配されるシード層、および、前記第一電極と電気的に接続され、かつ前記第二開口部を覆うように前記シード層上に配された第二電極、から少なくともなり、前記シード層は多層をなし、少なくとも前記第二電極に接しているシード層の上部は、前記第二電極と同じパターンであり、前記シード層の下部は抵抗として機能する半導体装置の製造方法であって、前記半導体基板の前記第一電極を配した一面を全て覆うように、前記第一絶縁層を形成する第一工程、前記第一電極と整合する位置で、前記第一絶縁層に前記第一開口部を形成する第二工程、前記第一絶縁層および前記第一開口部を全て覆うように、前記第二絶縁層を形成する第三工程、前記第一開口部と連通するように、前記第二絶縁層に第二開口部を形成する第四工程、前記第一開口部と、前記第二開口部と、前記第二絶縁層とを全て覆うように、前記シード層を形成する第五工程、前記シード層の上に第一レジストを形成する第六工程、少なくとも前記第二開口部を含むように、前記第一レジストに第三開口部を形成する第七工程、前記第三開口部に、前記第一電極と電気的に接続する第二電極を形成する第八工程、前記第一レジストを除去する第九工程、前記シード層の上部のみをエッチングし、前記第二絶縁層上に前記シード層の下部が露呈するように形成する第十工程、前記第二電極と前記第二絶縁層に露呈した前記シード層の下部を第二レジストで覆う第十一工程、前記シード層の下部が所望のパターンをもつように、前記第二レジストに第四開口部を形成する第十二工程、前記第四開口部に露呈した前記シード層の下部をエッチングする第十三工程、前記第二レジストを除去する第十四工程、とを少なくとも順に備えることを特徴とする。
【発明の効果】
【００１０】
本発明における半導体装置は、第一電極を一面に備える半導体基板の一面に、前記第一電極の少なくとも一部が露呈するように開口部を設けて第一絶縁層、第二絶縁層が重ねて配されている。更にこの第二絶縁層及び開口部を覆うようにシード層が配され、このシード層上に、第二電極が第一電極と電気的に接続するように配されている。このような構成において、シード層は多層からなり、シード層の上部は第二電極と同じパターンで配しており、シード層の下部は第二絶縁層上で露呈し、抵抗素子として機能する。
ゆえに、本発明によれば、この抵抗素子は第一電極と第二電極の間に配しているので、従来のように第二電極上に重ねて配置されることがない。そのため、半導体装置の厚みを抑えることができる。また、電極と半導体基板とをオーバーラップさせる必要もないので、抵抗素子に段差ができることなく、アライメントのずれ等による導通不良を抑制できる。更に、抵抗素子とシード層とが一体で界面を持たない構成をしているため、長期にわたって対外環境に対して安定で、接続信頼性の高い半導体装置が得られる。
【００１１】
本発明における半導体装置の製造方法は、第一電極が配する半導体基板の一面に、第一電極の少なくとも一部が露呈するように開口部を設けて、第一絶縁層及び第二絶縁層を順に形成する。次に、この開口部と第二絶縁層を覆うようにシード層を多層形成し、第一電極と電気的に接続されるように、シード層上に第二電極を形成する。その後、シード層上部は、第二電極と同じパターンになるようにエッチングし、シード層下部は、抵抗形成予定部位を除いてエッチングする。
ゆえに、本発明によれば、シード層下部が抵抗素子として機能するので、シード層と抵抗素子とを一体として同時に形成できる。そのため、抵抗素子との間に界面が生じないので、界面に生じる歪みやパーティクルの付着等による導通性の低下に囚われない、抵抗素子として高い接続信頼性を備えた半導体装置の製造方法が得られる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明を、図面を参照して説明する。
本発明は、これら実施例によって限定されるものではない。
【００１３】
図１は、本発明に係る半導体装置１０の実施形態である。
この半導体装置１０において、半導体基板２の一面２ａに第一電極１が配され、この第一電極１の少なくとも一部が露呈するように開口部を設けて第一絶縁層３、第二絶縁層４が順に重ねて配されている。この第二絶縁層４と開口部を覆うように、本実施形態ではシード層５が２層形成されている。更に、シード層５上に第一電極１と電気的に接続される第二電極６が配されている。このシード層５のうち、上部５ｂは第二電極６と同じパターンであり、下部５ａは第二絶縁層４上で所望のパターンで露呈し、抵抗素子として機能する。
【００１４】
第一電極１に関しては、半導体基板２に配される機能素子（図中、非表示）と電気的に接続されていれば、特に限定されるものではないが、例えば、Ａｌパッド等のボンディングパッドが挙げられる。
【００１５】
半導体基板２に関しては、例えば、ガリウム砒素、ゲルマニウム、シリコン等から成るものが好ましく、このうち、シリコンがより好ましい。
【００１６】
第一絶縁層３に関しては、例えばＳｉＮまたはＳｉＯ２などを用いて窒化膜あるいは酸化膜等のパッシベーション膜とするのが好ましい。また、第一絶縁層３の厚さとしては、０．１〜０．５μｍとするのが好ましい。
【００１７】
第二絶縁層４に関しては、例えばポリイミド、エポキシ、ポリベンゾオキサゾール、ポリフェニレンスルフィド又はシリコン樹脂などが挙げられる。また、厚さに関しては、１〜３０μｍとするのが好ましい。
【００１８】
シード層５としては、例えばＣｕ（銅）、Ｃｒ（クロム）、Ｃｏ（コバルト）、Ｓｉ（シリコン）、Ａｕ（金）やこれらの合金などを適宜選択して用いることができる。本実施形態では２層であるが、これに限定されるものではなく、多層としてもよい。また、シード層５の上部５ｂは第二電極６と同じパターンにし、下部５ａは第二絶縁層４上で露呈させ、抵抗素子として用いる。
シード層の上部５ｂに関しては、第二電極６と同様な導電性を持つものがよい。この例として、導電性に優れるＣｕ、Ａｌ（アルミニウム）、Ａｕなどが挙げられる。
シード層の下部５ａに関しては、密着性があるものを用いるのが好ましい。この一例として、ＣｒやＴｉ（チタン）、Ｎｉ（ニッケル）、ＴｉＷ（チタンタングステン）などが挙げられる。
【００１９】
第二電極６としては、特に限定されるものではないが、導電性に優れる銅めっきを用いるのが好ましい。また、厚さに関しては０．１〜２０μｍとするのが好ましい。
【００２０】
本発明の半導体パッケージ１０によれば、多層としたシード層５の下部５ａは、第二絶縁層上４で露呈し、抵抗素子として機能する。そのため、寄生容量を抑えるための抵抗素子を半導体基板上に増設する必要が無く、製造工程を簡略化することができる。また、抵抗素子としてのシード層５の下部５ａは、第一電極１と第二電極６の間に配しているので、従来の立体的な構造と比較し、接続不良等が抑制された接続信頼性の高い抵抗素子を得ることが可能である。また、抵抗素子との間に界面がないので、長期的に対外環境に安定な抵抗素子を備えた半導体パッケージ１０が得られる。
【００２１】
また、本発明における多層のシード層５に関しては、第二絶縁層上４で露呈しているシード層５の下部５ａは、抵抗素子として機能させるため、第二電極６よりも導電性が低くなるような物質を用いることが好ましい。
【００２２】
シード層５を２層とした場合においては、第二電極６が銅めっきである場合は、このシード層の上部５ｂは導電性が高く、かつ第二電極６と同じ材質であるＣｕとするのが好ましい。また、シード層の下部５ａについては、第二電極６であるＣｕよりも導電性が低く、かつ密着性の良いＣｒとするのが好ましい。
【００２３】
（製造方法）
次に、本実施形態に係る半導体装置１０の製造方法について、図を用いて説明する。
まず、図２に示すように、第一電極１が配された半導体基板２の一面２ａに、第一絶縁層、第二絶縁層、およびシード層を重ねて形成する。
【００２４】
図２（a）に示すように、第一電極１が配された半導体基板の一面２ａ全部を覆うように第一絶縁層３を形成する。第一絶縁層３の形成には、例えばＬｏｗ  ｐｒｅｓｓｕｒｅ  ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ（ＬＰ−ＣＶＤ）等により形成される。
【００２５】
次に、図２（ｂ）に示すように、第一電極１の少なくとも一部が露呈するように、第一絶縁層に第一開口部２１を設ける。第一開口部２１の形成方法としては、例えばフォトリソグラフィで形成するが好ましい。
【００２６】
次に、図２（ｃ）に示すように、第一開口部２１、第一絶縁層３を全て覆うように、第二絶縁層４を第一絶縁層に重ねて形成する。この第二絶縁層４は、回転塗布法や印刷法、または、ラミネート法により形成することができる。
【００２７】
次に、図２（ｄ）に示すように、第一開口部２１と連通するよう、第二開口部２２を第二絶縁層４に形成する。この方法としては、例えばフォトリソグラフィが挙げられる。
【００２８】
次に、図２（ｅ）に示すように、第一開口部２１、第二開口部２２第二絶縁層４の全部を覆うようにシード層５を多層で形成する。シード層５はスパッタや蒸着により成膜するのが好ましい。
【００２９】
次に、図３に示すように、第一電極と電気的に接続した第二電極６を、シード層上に形成する。そして、シード層５の上部５ｂを、この第二電極６と同じパターンになるようにエッチングする。
まず、図３(ａ)に示すように、シード層５上に第一レジスト３１を回転塗布法、印刷法、または、ラミネート法により形成する。
第一レジスト３１に関しては、感光性のものを使用するのが好ましく、その材料としては、ポリイミド系、エポキシ系、又はシリコン系樹脂等が挙げられる。
【００３０】
次に、図３（ｂ）に示すように、少なくとも第二開口部２２を含むように、第一レジスト３１に第三開口部２３をフォトリソグラフィにより形成する。
【００３１】
次に、図３（ｃ）に示すように、第二電極６が第一電極１と電気的に接続されるように、シード層５上に形成する。第二電極６の形成方法としては、ウェットプロセスにより電解めっき法により作製するのが好ましい。例えば、第二電極が銅めっきである場合、溶液は青化銅、硫酸銅、あるいはピロ燐酸銅などを用いるのが好ましい。
【００３２】
次に、図３（ｄ）に示すように、第一レジスト３１を除去する。この除去の方法としては、例えばフォトリソグラフィが挙げられる。
【００３３】
次に、図3（ｅ）に示すように、シード層５の上部５ｂが第二電極６と同じパターンになるようにエッチングする。このエッチングは、ウェットプロセスで行うのが好ましく、シード層５の上部５ｂのみを溶解するような溶液を用いて行うのが、より好ましい。ウェットプロセスの反応条件は、シード層５を形成している物質により適宜調節して行えばよいが、例えば、シード層の上部がＣｕで、シード層の下部がＣｒである場合、リン酸化水系水溶液などを用いるのが好ましい。
【００３４】
次に、図４で示すように、シード層５の下部５ａをエッチングしていく。
まず、図4（ａ）で示すように、第二電極６と、第二絶縁層４上に露呈したシード層５の下部５ａとを覆うように回転塗布法、印刷法、または、ラミネート法により第二レジスト３２を形成する。
第二レジストの材料は、第一レジストと同様である。
【００３５】
次に、図４（ｂ）で示すように、シード層５の下部５ａが所望のパターンとなるように、第二レジスト３２に第四開口部２４を設ける。
第四開口部２４を作製するには、第一開口部２１〜第三開口部２３の時と同様に、フォトリソグラフィにより作製するのが好ましい。
【００３６】
次に、図４（ｃ）に示すように、第四開口部２４に露呈したシード層５の下部５ａをエッチングする。このエッチングはウェットプロセスにより行うのが好ましい。また、用いる溶液としては、シード層５の下部５ａを形成している物質を考慮して適宜選択すればよい。
【００３７】
最後に、図4（ｄ）に示すように、第二レジスト３２の除去を、例えばフォトリソグラフィにより行う。
【００３８】
本発明の半導体装置の製造方法によれば、シード層５の下部５ａが抵抗素子として機能することで、従来では第二電極を形成し、シード層のエッチングを行った後に形成していた抵抗素子の工程を省くことが可能となる。また、シード層５と抵抗素子とを同時形成することになるので、界面に生じる歪みやパーティクル等の付着等による導通性の低下を防ぐことができ、接続信頼性の高い抵抗素子を備えた半導体装置を得ることができる。また、抵抗素子は第一電極１と第二電極６の間に配されているので、従来のように第二電極６の上に重ねて配されて、半導体パッケージ１０の厚みが増すといったことも抑制できる。
【産業上の利用可能性】
【００３９】
抵抗素子を形成するための工程が簡略化されるのでコストが低く抑えられ、かつ抵抗素子とシード層を一体として同時形成するもので、電極との接続信頼性が高く、かつ形成の際の制御が容易な抵抗素子を備えた半導体装置を提供することが可能となる。
【図面の簡単な説明】
【００４０】
【図１】本発明の実施形態に係る一例を示す、半導体装置の断面図。
【図２】本発明の実施形態に係る半導体パッケージの第一断面工程図。
【図３】本発明の実施形態に係る半導体パッケージの第二断面工程図。
【図４】本発明の実施形態に係る半導体パッケージの第三断面工程図。
【符号の説明】
【００４１】
１  第一電極、２  半導体基板、３  第一絶縁層、４  第二絶縁層、５  シード層、５ａ  シード層下部、５ｂ  シード層上部、６  第二電極、１０  半導体装置、２１  第一開口部、２２  第二開口部、２３  第三開口部、２４  第四開口部、３１  第一レジスト、３２  第二レジスト。
【図１】
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【図２】
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【図３】
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【図４】
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