(57)【要約】【課題】本発明はアンダーフィル材の流れを抑制するダムを有した実装基板及び電子装置に関し、ダム部材の強度維持を図りつつ、電極形成領域及び実装領域の面積増大を図ることを課題とする。【解決手段】基板本体１４ａ上に、電子素子を実装するチップ実装領域２７と、上部電極１８が形成されると共にチップ実装領域２７を囲繞して形成された電極形成領域２８と、チップ実装領域２７と電極形成領域２８との境界部分に形成されると共にアンダーフィルレジン２３の電極形成領域２８への漏洩を防止するダム部材５０とを有した実装基板において、前記ダム部材５０の上部電極１８と対向する位置に凹部５１を形成し、この凹部５１の内部に上部電極１８の一部が位置するよう構成する。【選択図】図３
2008159911.tif 000002
【特許請求の範囲】
【請求項１】
基板本体上に、
電子素子を実装する実装領域と、
電極が形成されており前記実装領域を囲繞して形成された電極形成領域と、
前記実装領域と前記電極形成領域との境界部分に形成され、前記実装領域において前記電子素子と前記基板本体との間に充填される充填材の前記電極形成領域への漏洩を防止するダム部材とを有した実装基板であって、
前記ダム部材の前記電極と対向する位置に凹部を形成し、該凹部の内部に前記電極の一部が位置するよう構成したことを特徴とする実装基板。
【請求項２】
前記ダム部材は、前記凹部形成位置以外の位置における幅寸法である第１の幅寸法が、前記凹部の形成位置における幅寸法である第２の幅寸法より大きいことを特徴とする請求項１記載の実装基板。
【請求項３】
前記基板本体はソルダーレジストが形成されており、前記ダム部材は該ソルダーレジストと同一材料により形成されていることを特徴とする請求項１又は２記載の実装基板。
【請求項４】
前記凹部と前記電極との対向範囲においては、前記凹部と前記電極との離間距離が等しくなるよう構成されていることを特徴とする請求項１乃至３のいずれか１項に記載の実装基板。
【請求項５】
前記ダム部材の前記実装領域側は直線形状であることを特徴とする請求項１乃至４のいずれか１項に記載の実装基板。
【請求項６】
前記充填材はアンダーフィルレジンであることを特徴とする請求項１乃至５のいずれか１項に記載の実装基板。
【請求項７】
電子素子と、請求項１乃至６のいずれか１項に記載の実装基板とを有しており、前記ダム部材内の前記電子素子と前記基板本体との間に充填材を充填してなる構成であることを特徴とする電子装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は実装基板及び電子装置に係り、特にアンダーフィル材の流れを抑制するダムを有した実装基板及び電子装置に関する。
【背景技術】
【０００２】
近年、半導体チップ等の電子素子を実装基板に実装する方法として、フリップチップ実装が多用されるようになってきている。このフリップチップ実装は、電子素子の実装面にバンプを形成しておき、これを実装基板に形成された電極にフェイスダウンでボンディングする方法である。
【０００３】
このフリップチップ実装では、電子素子と実装基板の接合はバンプと電極との接合力によることとなるため、電子素子と実装基板との間に応力が発生すると、この応力は全てバンプと電極との接合位置に印加されることとなる。このため、一般にフリップチップ実装では、電子素子と実装基板との間にアンダーフィルレジン（エポキシ樹脂が多用される）を充填し、上記の応力緩和を図っている。
【０００４】
一方、半導体装置等の電子装置では高密度化が望まれており、これに対応したパッケージとしてシステム・イン・パッケージ（ＳｉＰ）が注目されている。このＳｉＰにも種々の構造が提案されており、その一種として単数の半導体チップを搭載したパッケージ（半導体装置）、及び複数の半導体チップを積層したパッケージを積層することによりＳｉＰ構造を実現したパッケージ・オン・パッケージ（ＰｏＰ）がある。
【０００５】
このＰｏＰ構造のＳｉＰの場合、下層となるパッケージと上層となるパッケージは、一般にはんだボールを用いて接合される。従って、下層となるパッケージでは、半導体チップが実装される実装基板の上面に、はんだボールと接合する電極を形成する必要がある。即ち、下層となるパッケージを構成する実装基板の上面には、半導体チップが搭載されるチップ実装領域と、電極が形成された電極形成領域とが形成される。通常、電極は半導体チップを囲繞するよう形成されるため、電極形成領域はチップ実装領域を囲繞するよう配置される。
【０００６】
ここで、下層となるパッケージが、半導体チップをフリップチップ実装する構成であった場合、前記のように半導体チップと実装基板との間にアンダーフィルレジンを充填し応力緩和を図る必要がある。しかしながら、アンダーフィルレジンは配設時においては流動性を有しているため、チップ実装領域から電極形成領域に漏洩するおそれがある。
【０００７】
このため、従来からチップ実装領域と電極形成領域との間に、アンダーフィルレジンのチップ実装領域から電極形成領域への漏洩を防止するダム部材を配設することが行われている（特許文献１参照）。
【０００８】
図４は、従来のダム部材を有した実装基板の一例を示している。図４（Ａ）は実装基板１００のダム部材１０５の形成位置近傍を拡大して示す図であり、図４（Ｂ）はその断面図である。
【０００９】
ダム部材１０５は、前記のように電極１０１が形成された電極形成領域１０３と半導体チップ（図に現れず）が実装されるチップ実装領域１０２との間に形成されている。電極形成領域１０３には、ソルダーレジスト１０４に形成された開口から電極１０１が露出している。また、チップ実装領域１０２は、半導体チップが実装された後、アンダーフィルレジンが充填される。
【００１０】
従来、ダム部材１０５は枠形状とされていた。また、実装密度が近年ほど要求されない従来では、ダム部材１０５と電極１０１は比較的離間して配置された構成とされていた。
【特許文献１】特開２００５−２７６８７９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、近年では高機能化に伴い半導体チップは大型化する傾向にあり、その端子数も増大する傾向にある。一方、この半導体チップを搭載する実装基板は、これを搭載する電子機器の小型化の要求より小面積化が望まれている。
【００１２】
従って、実装基板上に形成されるチップ実装領域１０２と電極形成領域１０３は、チップ実装領域１０２にあっては半導体チップの大型化に伴い領域を増大する必要があり、また電極形成領域１０３にあっても電極数の増加に伴い領域を増大する必要がある。更に、実装基板１００全体としては、上記のように小面積化を図る必要がある。
【００１３】
従来の実装基板１００では、上記の各要求に対して同時に対応することができないという問題点があった。また、この要求に対応する手段としてダム部材１０５の幅を狭くすることが考えられるが、ダム部材１０５の幅を狭くした場合には、基板本体１００ａとの接合面積が狭くなり、これに伴い機械的強度が低下してしまう。このため、アンダーフィルレジンの充填時に損傷してしまい、アンダーフィルレジンの電極形成領域１０３への漏洩を有効に防止することができないおそれがある。
【００１４】
本発明は上記の点に鑑みてなされたものであり、ダム部材の強度維持を図りつつ、電極形成領域及び実装領域の面積増大を図りうる実装基板及び電子装置を提供することを目的とする。
【課題を解決するための手段】
【００１５】
上記の課題を解決するために本発明では、次に述べる各手段を講じたことを特徴とするものである。
【００１６】
請求項１記載の発明は、
基板本体上に、
電子素子を実装する実装領域と、
電極が形成されており前記実装領域を囲繞して形成された電極形成領域と、
前記実装領域と前記電極形成領域との境界部分に形成され、前記実装領域において前記電子素子と前記基板本体との間に充填される充填材の前記電極形成領域への漏洩を防止するダム部材とを有した実装基板であって、
前記ダム部材の前記電極と対向する位置に凹部を形成し、該凹部の内部に前記電極の一部が位置するよう構成したことを特徴とするものである。
【００１７】
また、請求項２記載の発明は、
請求項１記載の実装基板において、
前記ダム部材は、前記凹部形成位置以外の位置における幅寸法である第１の幅寸法が、前記凹部の形成位置における幅寸法である第２の幅寸法より大きいことを特徴とするものである。
【００１８】
また、請求項３記載の発明は、
請求項１又は２記載の実装基板において、
前記基板本体はソルダーレジストが形成されており、前記ダム部材は該ソルダーレジストと同一材料により形成されていることを特徴とするものである。
【００１９】
また、請求項４記載の発明は、
請求項１乃至３のいずれか１項に記載の実装基板において、
前記凹部と前記電極との対向範囲においては、前記凹部と前記電極との離間距離が等しくなるよう構成されていることを特徴とするものである。
【００２０】
また、請求項５記載の発明は、
請求項１乃至４のいずれか１項に記載の実装基板において、
前記ダム部材の前記実装領域側は直線形状であることを特徴とするものである。
【００２１】
また、請求項６記載の発明は、
請求項１乃至５のいずれか１項に記載の実装基板において、
前記充填材はアンダーフィルレジンであることを特徴とするものである。
【００２２】
また、請求項７記載の発明に係る電子装置は、
電子素子と、請求項１乃至６のいずれか１項に記載の実装基板とを有しており、前記ダム部材内の前記電子素子と前記基板本体との間に充填材を充填してなる構成であることを特徴とするものである。
【発明の効果】
【００２３】
本発明によれば、ダム部材の電極と対向する位置に凹部を形成し、この凹部の内部に電極の一部が位置するよう構成したことにより、ダム部材の一部は電極形成領域に入り込んだ構成となり、この分だけ実装領域の面積を増大させることができる。
【発明を実施するための最良の形態】
【００２４】
次に、本発明を実施するための最良の形態について図面と共に説明する。
【００２５】
図１は本発明の一実施例である電子装置であるシステム・イン・パッケージ１０を示している。同図に示すシステム・イン・パッケージ１０は、大略すると下層パッケージ１１、と上層パッケージ１２とにより構成されている。
【００２６】
下層パッケージ１１は、下層実装基板１４、はんだボール１６、下部電極１７、上部電極１８、及び半導体素子２０等により構成されている。下層実装基板１４は多層配線基板であり、絶縁性樹脂よりなる基板本体１４ａの上下面にめっき法等を用いて配線層（例えばＣｕ配線層）やビアを形成した構成とされている。
【００２７】
基板本体１４ａの最上層には上部電極１８が形成され、最下層には下部電極１７が形成される。また、下部電極１７と上部電極１８は、内部配線１９やビア２９を用いて接続されている。
【００２８】
更に、下層実装基板１４の下面には下部ソルダーレジスト３０が形成されると共に、上面には上部ソルダーレジスト２４が形成されている。上部ソルダーレジスト２４は上部電極１８と対向する位置に開口部が形成されており、下部ソルダーレジスト３０は下部電極１７の形成位置に開口部が形成されている。よって、各電極１７，１８は、この開口部を介して各ソルダーレジスト２４，３０から露出した構成となっている。
【００２９】
更に、下層実装基板１４の下面には、システム・イン・パッケージ１０の外部接続端子として機能するはんだボール１６が形成されている。このはんだボール１６は、下部ソルダーレジスト３０に形成された開口部から露出した下部電極１７に設けられている。
【００３０】
上記した下層実装基板１４の上面に形成されている上部電極１８は、後述するように積層用はんだボール２１を接合するための電極である。この上部電極１８は、半導体チップ２０が配設される領域（以下、チップ実装領域２７という）を囲繞するよう形成されている。以下、下層実装基板１４上で、この上部電極１８が形成されている領域を電極形成領域２８というものとする。
【００３１】
半導体素子２０は例えばロジックＩＣであり、下層実装基板１４にフリップチップ接合により実装している。具体的には、半導体素子２０にはバンプ２２が設けられており、このバンプ２２を下層実装基板１４の上面に形成された上部配線１９にフリップチップ接合することにより、半導体素子２０は下層実装基板１４に実装される。また、半導体素子２０と下層実装基板１４との間には、接合信頼性を高めるためにアンダーフィルレジン２３が配設されている。このアンダーフィルレジン２３は、チップ実装領域２７内に充填される。
【００３２】
また、下層実装基板１４の上面には、このアンダーフィルレジン２３がチップ実装領域２７から電極形成領域２８に漏洩するのを防止するダム部材５０が形成されている。尚、このダム部材５０については、説明の便宜上、後述するものとする。
【００３３】
一方、上層パッケージ１２は、上層実装基板１５、半導体素子４０，４１、下部電極３７、上部電極３８、及び封止樹脂４９等により構成されている。上層実装基板１５は、前記した下層実装基板１４と同様に多層配線基板であり、上面に上部電極３８が形成されると共に下面に下部電極３７が形成され、この各電極３７，３８は内部配線３９等により接続されている。
【００３４】
更に、上層実装基板１５の下面には下部ソルダーレジスト６０が形成されると共に、上面には上部ソルダーレジスト４４が形成されている。上部ソルダーレジスト４４は上部電極３８と対向する位置に開口部が形成されており、下部ソルダーレジスト６０は下部電極３７の形成位置に開口部が形成されている。よって、各電極３７，３８は、この開口部を介して各ソルダーレジスト４４，６０から露出した構成となっている。
【００３５】
半導体素子４０，４１は例えばメモリＩＣであり、上層実装基板１５上にスペーサ４８を介して積層されて実装されている。また、各半導体素子４０，４１と上層実装基板１５に形成された上部電極３８は、ワイヤ４５，４６により電気的に接続された構成とされている。
【００３６】
封止樹脂４９は、例えばエポキシ等の絶縁性樹脂であり、各半導体素子４０，４１及びワイヤ４５，４６を封止するよう形成されている。この封止樹脂４９は、例えばトランスファーモールド法を用いて形成することができる。
【００３７】
上記構成とされた下層パッケージ１１と上層パッケージ１２は、積層用はんだボール２１を用いて接合され、システム・イン・パッケージ１０を構成する。積層用はんだボール２１は、下層実装基板１４の上部電極１８と接合されると共に、上層実装基板１５の下部電極３７と接合される。これにより、下層パッケージ１１と上層パッケージ１２は電気的に接続されると共に、上層パッケージ１２は下層パッケージ１１の上部に積層された状態で支持される。
【００３８】
続いて、主に図３を用いて、本発明の要部となるダム部材５０について説明する。このダム部材５０は、半導体チップ２０がフリップチップ接合されると共に、上面に積層用はんだボール２１を接合するための上部電極１８が形成された下層実装基板１４に設けられている。
【００３９】
図３（Ａ）は下層実装基板１４のダム部材５０の形成位置近傍を拡大して示す図であり、図３（Ｂ）はその断面図である。この図３に示される位置を図２を用いて説明する。
【００４０】
図２は、上層パッケージ１２が積層される前の下層実装基板１４を示す平面図である。同図に示すように、下層実装基板１４の内側に位置する電極形成領域２８の中央に半導体チップ２０が実装されている。
【００４１】
また、下層実装基板１４の半導体チップ２０の外周位置には複数の上部電極１８が形成されて電極形成領域２８を形成している。そして、チップ実装領域２７と電極形成領域２８との境界位置には、ダム部材５０が形成されている。
【００４２】
アンダーフィルレジン２３は、半導体チップ２０と下層実装基板１４との間の応力を緩和するため、半導体チップ２０と下層実装基板１４との間に充填される。しかしながら、アンダーフィルレジン２３は充填時においては流動性を有しているため、アンダーフィルレジン２３の一部は半導体チップ２０の外周にも流出する。
【００４３】
しかしながら、チップ実装領域２７の外周縁にはダム部材５０が配設されており、それ以上の流出が規制されている。よって、アンダーフィルレジン２３が電極形成領域２８に流入し、電極形成領域２８がアンダーフィルレジン２３により被覆されて積層用はんだボール２１との接合不良が発生することを抑制している。図３は、上記構成とされた下層実装基板１４の内、図２における矢印Ａで示す領域を拡大して示したものである。
【００４４】
ダム部材５０は、前記ようにチップ実装領域２７と電極形成領域２８との境界位置に形成され、かつアンダーフィルレジン２３の電極形成領域２８への漏洩を防止することを目的とするものであるため、チップ実装領域２７を囲うように枠状形状とされている。
【００４５】
このダム部材５０は、下層実装基板１４の最上面に形成されている上部ソルダーレジスト２４と一体的に形成されている。具体的には、上部ソルダーレジスト２４の形成時に、ダム部材５０として必要とされる厚さ（基板表面からの高さ）分だけソルダーレジスト材を塗布し、その後ダム部材５０の形成位置以外をエッチング等により除去することによりダム部材５０を形成する。
【００４６】
これにより、ダム部材５０は、上部ソルダーレジスト２４と一体的な構成となり、かつ上部ソルダーレジスト２４上に突出した構成となる。また、ダム部材５０は、上部ソルダーレジスト２４の形成時に一括的に形成されるため、容易に形成することができる。
【００４７】
ここで、図３に示されたダム部材５０の形状に注目すると、本実施例ではダム部材５０に凹部５１が形成された構成とされている。このダム部材５０は、ダム部材５０の電極形成領域２８と対向する側の面に形成されている。更に、凹部５１は湾曲面５３を有しており、その内部に上部電極１８の一部が位置するよう構成されている。
【００４８】
この構成とすることにより、ダム部材５０の一部が電極形成領域２８内に入り込んだ構成となり、電極形成領域２８の面積を変化させることなく、或いは電極形成領域２８の面積を増大させつつ、チップ実装領域２７の面積を増大させることができる。また、ダム部材５０のチップ実装領域２７側は、直線状内周面５４とされている。このように、アンダーフィルレジン２３が充填される側となる内周面５４を直線状とすることにより、アンダーフィルレジン２３の充填効率を高めることができ、また充填むらが発生することを防止できる。
【００４９】
ところで、上部電極１８は格子状に配設されるため、上部電極１８の離間位置においては、換言すると隣接する凹部５１の間において、ダム部材５０幅を大きくすることができる。具体的には、凹部５１の形成位置以外の位置における幅寸法（以下、第１の幅寸法Ｗ１という）は、凹部５１の形成位置におけるダム部材５０の幅寸法（以下、第２の幅寸法Ｗ２という）に比べて大きくすることができる（Ｗ１>Ｗ２）。以下、ダム部材５０の内、凹部５１の形成位置よりも幅寸法の広い部分をアンカー部５２というものとする。
【００５０】
凹部５１は第２の幅寸法Ｗ２がアンカー部５２に比べて狭いため、上部ソルダーレジスト２４との接合力も弱い。しかしながら、アンカー部５２においては、幅寸法Ｗ１を広くとることができる。また、隣接する上部電極１８内に入り込むよう形成することにより、この第１の幅寸法Ｗ１を大きくすることには自由度がある。
【００５１】
このように、第１の幅寸法Ｗ１を大きくすることにより、アンカー部５２の面積を増大することができ、よって上部ソルダーレジスト２４との接合力を高めることができる。従って、チップ実装領域２７の面積の増大及び下層実装基板１４の小面積化のためにダム部材５０に凹部５１を形成しても、凹部５１の両側部分はアンカー部５２となり上部ソルダーレジスト２４との接合力を高めることができるため、ダム部材５０の機械的強度を維持することができる。これにより、ダム部材５０に凹部５１を形成しても、アンダーフィルレジン２３の充填時等においてダム部材５０が損傷するようなことはなく、よって下層実装基板１４の信頼性を高めることができる。
【００５２】
更に、本実施例では、凹部５１を構成する湾曲面５３の曲率は、湾曲面５３と上部電極１８の外周縁までの距離（図中、矢印Ｌで示す）が常に同じ距離となるよう設定されている。この構成とすることにより、仮に上部電極１８の形成位置とダム部材５０の形成位置に誤差が生じたとしても、ダム部材５０が上部電極１８上に形成されることを有効に防止することができる。
【００５３】
尚、上記下実施例では、凹部５１の形状を湾曲面５３を有した形状としたが、凹部５１の形状はこれに限定されるものではなく、上部電極１８の形状状態に応じて適宜変更が可能なものである。
【００５４】
また、本実施例では半導体チップ２０を下層実装基板１４に実装する例において本願発明を適用したが、本願発明の適用はこれに限定されるものではなく、広く応用が可能なものである。
【００５５】
更に、本実施例では充填材としてアンダーフィルレジン２３を例に挙げたが、高密度化が要求される基板において充填が必要となる他の充填材（例えば、はんだの充填等）についても本願発明は適用が可能である。
【図面の簡単な説明】
【００５６】
【図１】図１は、本発明の一実施例である電子装置であるシステム・イン・パッケージを示す断面図である。
【図２】図２は、本発明の一実施例である実装基板の平面図である。
【図３】図３は、本発明の一実施例である実装基板の要部を拡大して示す図である。
【図４】図４は、従来の一例である実装基板を説明するための図である。
【符号の説明】
【００５７】
１０  システム・イン・パッケージ
１１  下層パッケージ
１２  上層パッケージ
１４  下層実装基板
１４ａ，１５ａ  基板本体
１５  上層実装基板
１６  はんだボール
１７，３７  下部電極
１８，３８  上部電極
２０，４０，４１  半導体チップ
２１  積層用はんだボール
２３  アンダーフィルレジン
２４，４４  上部ソルダーレジスト
２７  チップ実装領域
２８  電極形成領域
３０，６０  下部ソルダーレジスト
５０  ダム部材
５１  凹部
５２  アンカー部
５３  湾曲面
５４  直線状内周面
【図１】
2008159911.tif 000003
【図２】
2008159911.tif 000004
【図３】
2008159911.tif 000005
【図４】
2008159911.tif 000006