(57)【要約】【課題】リセットトランジスタを用いずにビット線間にストレスをかけることができ、チップサイズを縮小できる半導体装置を提供する。【解決手段】ビット線ＢＬとワード線ＷＬとの交点にそれぞれ配置されるメモリセルトランジスタと、ビット線ＢＬとダミーワード線ＤＷＬ１との交点に配置される複数の第１のダミーセルトランジスタと、ビット線ＢＬとダミーワード線ＤＷＬ２との交点に配置される複数の第２のダミーセルトランジスタと、を備え、前記第１のダミーセルトランジスタのそれぞれのドレイン領域は、一つおきに対応するビット線ＢＬに接続され、前記第２のダミーセルトランジスタのそれぞれのドレイン領域は、一つおきに対応するビット線ＢＬに接続され、かつ同一のビット線ＢＬには前記第１、第２のダミーセルトランジスタのいずれか一方のドレイン領域のみが接続されている。【選択図】図１
2008085209.tif 000002
【特許請求の範囲】
【請求項１】
カラム方向に沿って複数配列されたビット線と、
ロー方向に沿って、それぞれ対をなすように複数組配列されたワード線と、
対をなす前記ワード線の間に１本ずつ配置されたソース線と、
前記ビット線と前記ワード線との交点にそれぞれ配置され、前記ビット線にドレイン領域、前記ワード線にゲート電極、前記ソース線にソース領域がそれぞれ接続され、データの格納が可能な複数のメモリセルトランジスタを有するデータ部と、
前記データ部における前記ロー方向に沿う少なくとも一方の端面に隣接するように、前記ロー方向に沿って、対をなすように配列された第１、第２のダミーワード線と、
前記第１、第２のダミーワード線の間に１本配置されたダミーソース線と、
前記ビット線と前記第１のダミーワード線との交点にそれぞれ配置され、前記第１のダミーワード線にゲート電極、前記ダミーソース線にソース領域がそれぞれ接続され、前記メモリセルトランジスタと電気的に等価な特性を有する複数の第１のダミーセルトランジスタと、
前記ビット線と前記第２のダミーワード線との交点にそれぞれ配置され、前記第２のダミーワード線にゲート電極、前記ダミーソース線にソース領域がそれぞれ接続され、前記メモリセルトランジスタと電気的に等価な特性を有する複数の第２のダミーセルトランジスタと、
を備え、
前記第１のダミーセルトランジスタのそれぞれのドレイン領域は、一つおきに対応する前記ビット線に接続され、前記第２のダミーセルトランジスタのそれぞれのドレイン領域は、一つおきに対応する前記ビット線に接続され、かつ同一のビット線には前記第１、第２のダミーセルトランジスタのいずれか一方のドレイン領域のみが接続されていることを特徴とする半導体装置。
【請求項２】
カラム方向に沿って複数配列されたビット線と、
ロー方向に沿って、それぞれ対をなすように複数組配列されたワード線と、
対をなす前記ワード線の間に１本ずつ配置されたソース線と、
前記ビット線と前記ワード線との交点にそれぞれ配置され、前記ビット線にドレイン領域、前記ワード線にゲート電極、前記ソース線にソース領域がそれぞれ接続され、データの格納が可能な複数のメモリセルトランジスタを有するデータ部と、
前記データ部における前記ロー方向に沿う少なくとも一方の端面に隣接するように、前記ロー方向に沿って配列された第１のダミーワード線と、
前記第１のダミーワード線と前記データ部との間に配置された第２のダミーワード線と、
前記第１、第２のダミーワード線の間に１本配置されたダミーソース線と、
前記ビット線と前記第１のダミーワード線との交点にそれぞれ配置され、前記第１のダミーワード線にゲート電極、前記ダミーソース線にソース領域がそれぞれ接続され、前記メモリセルトランジスタと電気的に等価な特性を有する複数の第１のダミーセルトランジスタと、
前記ビット線と前記第２のダミーワード線との交点にそれぞれ配置され、前記ビット線にドレイン領域、前記第２のダミーワード線にゲート電極、前記ダミーソース線にソース領域がそれぞれ接続され、前記メモリセルトランジスタと電気的に等価な特性を有する複数の第２のダミーセルトランジスタと、
を備え、
前記第１のダミーセルトランジスタのそれぞれのドレイン領域は、一つおきに対応する前記ビット線に接続されていることを特徴とする半導体装置。
【請求項３】
カラム方向に沿って複数配列されたビット線と、
ロー方向に沿って、それぞれ対をなすように複数組配列されたワード線と、
対をなす前記ワード線の間に１本ずつ配置されたソース線と、
前記ビット線と前記ワード線との交点にそれぞれ配置され、前記ビット線にドレイン領域、前記ワード線にゲート電極、前記ソース線にソース領域がそれぞれ接続され、データの格納が可能な複数のメモリセルトランジスタを有するデータ部と、
前記データ部における前記ロー方向に沿う端面の一方に隣接するように、前記ロー方向に沿って、対をなすように配列された第１、第２のダミーワード線と、
前記データ部における前記ロー方向に沿う端面の他方に隣接するように、前記ロー方向に沿って、対をなすように配列された第３、第４のダミーワード線と、
前記第１、第２のダミーワード線の間に１本配置された第１のダミーソース線と、
前記第３、第４のダミーワード線の間に１本配置された第２のダミーソース線と、
前記ビット線と前記第１のダミーワード線との交点にそれぞれ配置され、前記第１のダミーワード線にゲート電極、前記第１のダミーソース線にソース領域がそれぞれ接続され、前記メモリセルトランジスタと電気的に等価な特性を有する複数の第１のダミーセルトランジスタと、
前記ビット線と前記第２のダミーワード線との交点にそれぞれ配置され、前記第２のダミーワード線にゲート電極、前記第１のダミーソース線にソース領域がそれぞれ接続され、前記メモリセルトランジスタと電気的に等価な特性を有する複数の第２のダミーセルトランジスタと、
前記ビット線と前記第３のダミーワード線との交点にそれぞれ配置され、前記第３のダミーワード線にゲート電極、前記第２のダミーソース線にソース領域がそれぞれ接続され、前記メモリセルトランジスタと電気的に等価な特性を有する複数の第３のダミーセルトランジスタと、
前記ビット線と前記第４のダミーワード線との交点にそれぞれ配置され、前記第４のダミーワード線にゲート電極、前記第２のダミーソース線にソース領域がそれぞれ接続され、前記メモリセルトランジスタと電気的に等価な特性を有する複数の第４のダミーセルトランジスタと、
を備え、
前記第１のダミーセルトランジスタのそれぞれのドレイン領域は、一つおきに対応する前記ビット線に接続され、前記第２のダミーセルトランジスタのそれぞれのドレイン領域は、一つおきに対応する前記ビット線に接続され、前記第３のダミーセルトランジスタのそれぞれのドレイン領域は、一つおきに対応する前記ビット線に接続され、前記第４のダミーセルトランジスタのそれぞれのドレイン領域は、一つおきに対応する前記ビット線に接続され、かつ同一のビット線には前記第１、第２のダミーセルトランジスタのいずれか一方のドレイン領域および前記第３、第４のダミーセルトランジスタのいずれか一方のドレイン領域のみが接続されていることを特徴とする半導体装置。
【請求項４】
カラム方向に沿って複数配列されたビット線と、
ロー方向に沿って、それぞれ対をなすように複数組配列されたワード線と、
対をなす前記ワード線の間に１本ずつ配置されたソース線と、
前記ビット線と前記ワード線との交点にそれぞれ配置され、前記ビット線にドレイン領域、前記ワード線にゲート電極、前記ソース線にソース領域がそれぞれ接続され、データの格納が可能な複数のメモリセルトランジスタを有するデータ部と、
前記データ部における前記ロー方向に沿う端面の一方に隣接するように、前記ロー方向に沿って配列された第１のダミーワード線と、
前記第１のダミーワード線と前記データ部との間に配置された第２のダミーワード線と、
前記データ部における前記ロー方向に沿う端面の他方に隣接するように、前記ロー方向に沿って配列された第３のダミーワード線と、
前記第３のダミーワード線と前記データ部との間に配置された第４のダミーワード線と、
前記第１、第２のダミーワード線の間に１本配置された第１のダミーソース線と、
前記第３、第４のダミーワード線の間に１本配置された第２のダミーソース線と、
前記ビット線と前記第１のダミーワード線との交点にそれぞれ配置され、前記第１のダミーワード線にゲート電極、前記第１のダミーソース線にソース領域がそれぞれ接続され、前記メモリセルトランジスタと電気的に等価な特性を有する複数の第１のダミーセルトランジスタと、
前記ビット線と前記第２のダミーワード線との交点にそれぞれ配置され、前記ビット線にドレイン領域、前記第２のダミーワード線にゲート電極、前記第１のダミーソース線にソース領域がそれぞれ接続され、前記メモリセルトランジスタと電気的に等価な特性を有する複数の第２のダミーセルトランジスタと、
前記ビット線と前記第３のダミーワード線との交点にそれぞれ配置され、前記第３のダミーワード線にゲート電極、前記第２のダミーソース線にソース領域がそれぞれ接続され、前記メモリセルトランジスタと電気的に等価な特性を有する複数の第３のダミーセルトランジスタと、
前記ビット線と前記第４のダミーワード線との交点にそれぞれ配置され、前記ビット線にドレイン領域、前記第４のダミーワード線にゲート電極、前記第２のダミーソース線にソース領域がそれぞれ接続され、前記メモリセルトランジスタと電気的に等価な特性を有する複数の第４のダミーセルトランジスタと、
を備え、
前記第１のダミーセルトランジスタのそれぞれのドレイン領域は、一つおきに対応する前記ビット線に接続され、前記第３のダミーセルトランジスタのそれぞれのドレイン領域は、一つおきに対応する前記ビット線に接続され、かつ同一のビット線には前記第１、第３のダミーセルトランジスタのいずれか一方のドレイン領域のみが接続されていることを特徴とする半導体装置。
【請求項５】
カラム方向に沿って複数配列されたビット線と、
ロー方向に沿って、それぞれ対をなすように複数組配列されたワード線と、
対をなす前記ワード線の間に１本ずつ配置されたソース線と、
前記ビット線と前記ワード線との交点にそれぞれ配置され、前記ビット線にドレイン領域、前記ワード線にゲート電極、前記ソース線にソース領域がそれぞれ接続され、データの格納が可能な複数のメモリセルトランジスタを有するデータ部と、
前記データ部における前記ロー方向に沿う端面の一方に隣接するように、前記ロー方向に沿って配列された第１のダミーワード線と、
前記第１のダミーワード線と前記データ部との間に配置された第２のダミーワード線と、
前記データ部における前記ロー方向に沿う端面の他方に隣接するように、前記ロー方向に沿って配列された第３のダミーワード線と、
前記第３のダミーワード線と前記データ部との間に配置された第４のダミーワード線と、
前記第１、第２のダミーワード線の間に１本配置された第１のダミーソース線と、
前記第３、第４のダミーワード線の間に１本配置された第２のダミーソース線と、
前記ビット線と前記第１のダミーワード線との交点にそれぞれ配置され、前記第１のダミーワード線にゲート電極、前記第１のダミーソース線にソース領域がそれぞれ接続され、前記メモリセルトランジスタと電気的に等価な特性を有する複数の第１のダミーセルトランジスタと、
前記ビット線と前記第２のダミーワード線との交点にそれぞれ配置され、前記ビット線にドレイン領域、前記第２のダミーワード線にゲート電極、前記第１のダミーソース線にソース領域がそれぞれ接続され、前記メモリセルトランジスタと電気的に等価な特性を有する複数の第２のダミーセルトランジスタと、
前記ビット線と前記第３のダミーワード線との交点にそれぞれ配置され、前記第３のダミーワード線にゲート電極、前記第２のダミーソース線にソース領域がそれぞれ接続され、前記メモリセルトランジスタと電気的に等価な特性を有する複数の第３のダミーセルトランジスタと、
前記ビット線と前記第４のダミーワード線との交点にそれぞれ配置され、前記ビット線にドレイン領域、前記第４のダミーワード線にゲート電極、前記第２のダミーソース線にソース領域がそれぞれ接続され、前記メモリセルトランジスタと電気的に等価な特性を有する複数の第４のダミーセルトランジスタと、
前記第１のダミーワード線、前記第３のダミーワード線、前記ワード線、前記第１のダミーソース線および前記第２のダミーソース線に電位を印可する電位印加手段と、
を備え、
前記第１のダミーセルトランジスタのそれぞれのドレイン領域は、一つおきに対応する前記ビット線に接続され、前記第３のダミーセルトランジスタのそれぞれのドレイン領域は、一つおきに対応する前記ビット線に接続され、かつ同一のビット線には前記第１、第３のダミーセルトランジスタのいずれか一方のドレイン領域のみが接続されている半導体装置のテスト方法であって、
前記第１、第３のダミーワード線に第１の電位、前記第１のダミーソース線に第２の電位、前記第２のダミーソース線に第３の電位をそれぞれ同時に印加し、この状態を所定時間保持することを特徴とする半導体装置のテスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びそのテスト方法に関する。
【背景技術】
【０００２】
半導体装置においては、セル、または特定のトランジスタに対し、ストレステストを行っている。ストレステストとは、任意に選択したセルまたはトランジスタに対し、ストレスとなるような高電位を、そのゲートやドレイン等に印加し、その劣化の度合いを見るためのテストである。
【０００３】
以下、ストレステストの一つの例として、ＮＯＲ型ＥＥＰＲＯＭセルのゲートストレステストを説明する。あるセルに対しストレステストを行う場合には、セルのドレインに接続されているビット線を接地し、セルのコントロールゲートであるワード線に高電位を印加する。これにより、セルのソースとドレインとの間に電位差がない状態で、セルのコントロールゲートと基板との間に高い電位差を生じさせることができる。これにより、セルのコントロールゲートの周囲に電気的なストレスが与えられる。
【０００４】
このようなストレス状態では、コントロールゲート近傍の層間絶縁膜、例えばコントロールゲートとフローティングゲートとを絶縁する層間絶縁膜には、大きな電界がかかる。この電界によって、層間絶縁膜の絶縁性が良好でなかった場合には、電荷が層間絶縁膜を飛び越えてしまう現象（パンチスルー）が発生したり、層間絶縁膜が破壊されたりする。このような手法は、電界スクリーニングと呼ばれる。つまり、ストレステストとは、電界スクリーニングを利用し、充分な絶縁性を長い期間に及んで維持できるかを、確認するために行うものである。
【０００５】
また、互いに並行する複数のビット線のうち、ｎ番目のビット線に９Ｖ、ｎ＋１番目のビット線に０Ｖを同時に印加し、この状態を所定時間保持することで電気的なストレスを加速し、ビット線間に付着したゴミ等を検知する半導体装置が知られている（例えば特許文献１参照）。
【０００６】
現在のＮＯＲ型不揮発性メモリセルトランジスタでは、ビット線ショートのスクリーニングは、不揮発性メモリセルトランジスタの周辺部に位置し、不揮発性メモリセルトランジスタとビット線制御回路（カラムデコーダ）との間に接続されるリセットトランジスタを用いて行われている。リセットトランジスタは、ゲート、ソースに電圧を印加することによりメモリセルトランジスタのビット線に接続されているドレインより電位を引き出し、ストレスをかけられる構造となっている。
【０００７】
しかし、上記のような従来の半導体装置では、メモリセルトランジスタとは別に、ビット線にストレスをかけるためだけの回路（リセットトランジスタ）領域が必要となり、チップサイズ縮小の妨げとなるという問題を有していた。
【特許文献１】特開平６−２９３６４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
そこで本発明は、リセットトランジスタを用いずにビット線間にストレスをかけることができ、チップサイズを縮小できる半導体装置を提供するものである。
【課題を解決するための手段】
【０００９】
本発明の一態様による半導体装置は、カラム方向に沿って複数配列されたビット線と、ロー方向に沿って、それぞれ対をなすように複数組配列されたワード線と、対をなす前記ワード線の間に１本ずつ配置されたソース線と、前記ビット線と前記ワード線との交点にそれぞれ配置され、前記ビット線にドレイン領域、前記ワード線にゲート電極、前記ソース線にソース領域がそれぞれ接続され、データの格納が可能な複数のメモリセルトランジスタを有するデータ部と、前記データ部における前記ロー方向に沿う少なくとも一方の端面に隣接するように、前記ロー方向に沿って、対をなすように配列された第１、第２のダミーワード線と、前記第１、第２のダミーワード線の間に１本配置されたダミーソース線と、前記ビット線と前記第１のダミーワード線との交点にそれぞれ配置され、前記第１のダミーワード線にゲート電極、前記ダミーソース線にソース領域がそれぞれ接続され、前記メモリセルトランジスタと電気的に等価な特性を有する複数の第１のダミーセルトランジスタと、前記ビット線と前記第２のダミーワード線との交点にそれぞれ配置され、前記第２のダミーワード線にゲート電極、前記ダミーソース線にソース領域がそれぞれ接続され、前記メモリセルトランジスタと電気的に等価な特性を有する複数の第２のダミーセルトランジスタと、を備え、前記第１のダミーセルトランジスタのそれぞれのドレイン領域は、一つおきに対応する前記ビット線に接続され、前記第２のダミーセルトランジスタのそれぞれのドレイン領域は、一つおきに対応する前記ビット線に接続され、かつ同一のビット線には前記第１、第２のダミーセルトランジスタのいずれか一方のドレイン領域のみが接続されているものである。
【００１０】
また、本発明の一態様による半導体装置は、カラム方向に沿って複数配列されたビット線と、ロー方向に沿って、それぞれ対をなすように複数組配列されたワード線と、対をなす前記ワード線の間に１本ずつ配置されたソース線と、前記ビット線と前記ワード線との交点にそれぞれ配置され、前記ビット線にドレイン領域、前記ワード線にゲート電極、前記ソース線にソース領域がそれぞれ接続され、データの格納が可能な複数のメモリセルトランジスタを有するデータ部と、前記データ部における前記ロー方向に沿う少なくとも一方の端面に隣接するように、前記ロー方向に沿って配列された第１のダミーワード線と、前記第１のダミーワード線と前記データ部との間に配置された第２のダミーワード線と、前記第１、第２のダミーワード線の間に１本配置されたダミーソース線と、前記ビット線と前記第１のダミーワード線との交点にそれぞれ配置され、前記第１のダミーワード線にゲート電極、前記ダミーソース線にソース領域がそれぞれ接続され、前記メモリセルトランジスタと電気的に等価な特性を有する複数の第１のダミーセルトランジスタと、前記ビット線と前記第２のダミーワード線との交点にそれぞれ配置され、前記ビット線にドレイン領域、前記第２のダミーワード線にゲート電極、前記ダミーソース線にソース領域がそれぞれ接続され、前記メモリセルトランジスタと電気的に等価な特性を有する複数の第２のダミーセルトランジスタと、を備え、前記第１のダミーセルトランジスタのそれぞれのドレイン領域は、一つおきに対応する前記ビット線に接続されているものである。
【００１１】
また、本発明の一態様による半導体装置は、カラム方向に沿って複数配列されたビット線と、ロー方向に沿って、それぞれ対をなすように複数組配列されたワード線と、対をなす前記ワード線の間に１本ずつ配置されたソース線と、前記ビット線と前記ワード線との交点にそれぞれ配置され、前記ビット線にドレイン領域、前記ワード線にゲート電極、前記ソース線にソース領域がそれぞれ接続され、データの格納が可能な複数のメモリセルトランジスタを有するデータ部と、前記データ部における前記ロー方向に沿う端面の一方に隣接するように、前記ロー方向に沿って、対をなすように配列された第１、第２のダミーワード線と、前記データ部における前記ロー方向に沿う端面の他方に隣接するように、前記ロー方向に沿って、対をなすように配列された第３、第４のダミーワード線と、前記第１、第２のダミーワード線の間に１本配置された第１のダミーソース線と、前記第３、第４のダミーワード線の間に１本配置された第２のダミーソース線と、前記ビット線と前記第１のダミーワード線との交点にそれぞれ配置され、前記第１のダミーワード線にゲート電極、前記第１のダミーソース線にソース領域がそれぞれ接続され、前記メモリセルトランジスタと電気的に等価な特性を有する複数の第１のダミーセルトランジスタと、前記ビット線と前記第２のダミーワード線との交点にそれぞれ配置され、前記第２のダミーワード線にゲート電極、前記第１のダミーソース線にソース領域がそれぞれ接続され、前記メモリセルトランジスタと電気的に等価な特性を有する複数の第２のダミーセルトランジスタと、前記ビット線と前記第３のダミーワード線との交点にそれぞれ配置され、前記第３のダミーワード線にゲート電極、前記第２のダミーソース線にソース領域がそれぞれ接続され、前記メモリセルトランジスタと電気的に等価な特性を有する複数の第３のダミーセルトランジスタと、前記ビット線と前記第４のダミーワード線との交点にそれぞれ配置され、前記第４のダミーワード線にゲート電極、前記第２のダミーソース線にソース領域がそれぞれ接続され、前記メモリセルトランジスタと電気的に等価な特性を有する複数の第４のダミーセルトランジスタと、を備え、前記第１のダミーセルトランジスタのそれぞれのドレイン領域は、一つおきに対応する前記ビット線に接続され、前記第２のダミーセルトランジスタのそれぞれのドレイン領域は、一つおきに対応する前記ビット線に接続され、前記第３のダミーセルトランジスタのそれぞれのドレイン領域は、一つおきに対応する前記ビット線に接続され、前記第４のダミーセルトランジスタのそれぞれのドレイン領域は、一つおきに対応する前記ビット線に接続され、かつ同一のビット線には前記第１、第２のダミーセルトランジスタのいずれか一方のドレイン領域および前記第３、第４のダミーセルトランジスタのいずれか一方のドレイン領域のみが接続されているものである。
【００１２】
また、本発明の一態様による半導体装置は、カラム方向に沿って複数配列されたビット線と、ロー方向に沿って、それぞれ対をなすように複数組配列されたワード線と、対をなす前記ワード線の間に１本ずつ配置されたソース線と、前記ビット線と前記ワード線との交点にそれぞれ配置され、前記ビット線にドレイン領域、前記ワード線にゲート電極、前記ソース線にソース領域がそれぞれ接続され、データの格納が可能な複数のメモリセルトランジスタを有するデータ部と、前記データ部における前記ロー方向に沿う端面の一方に隣接するように、前記ロー方向に沿って配列された第１のダミーワード線と、前記第１のダミーワード線と前記データ部との間に配置された第２のダミーワード線と、前記データ部における前記ロー方向に沿う端面の他方に隣接するように、前記ロー方向に沿って配列された第３のダミーワード線と、前記第３のダミーワード線と前記データ部との間に配置された第４のダミーワード線と、前記第１、第２のダミーワード線の間に１本配置された第１のダミーソース線と、前記第３、第４のダミーワード線の間に１本配置された第２のダミーソース線と、前記ビット線と前記第１のダミーワード線との交点にそれぞれ配置され、前記第１のダミーワード線にゲート電極、前記第１のダミーソース線にソース領域がそれぞれ接続され、前記メモリセルトランジスタと電気的に等価な特性を有する複数の第１のダミーセルトランジスタと、前記ビット線と前記第２のダミーワード線との交点にそれぞれ配置され、前記ビット線にドレイン領域、前記第２のダミーワード線にゲート電極、前記第１のダミーソース線にソース領域がそれぞれ接続され、前記メモリセルトランジスタと電気的に等価な特性を有する複数の第２のダミーセルトランジスタと、前記ビット線と前記第３のダミーワード線との交点にそれぞれ配置され、前記第３のダミーワード線にゲート電極、前記第２のダミーソース線にソース領域がそれぞれ接続され、前記メモリセルトランジスタと電気的に等価な特性を有する複数の第３のダミーセルトランジスタと、前記ビット線と前記第４のダミーワード線との交点にそれぞれ配置され、前記ビット線にドレイン領域、前記第４のダミーワード線にゲート電極、前記第２のダミーソース線にソース領域がそれぞれ接続され、前記メモリセルトランジスタと電気的に等価な特性を有する複数の第４のダミーセルトランジスタと、を備え、前記第１のダミーセルトランジスタのそれぞれのドレイン領域は、一つおきに対応する前記ビット線に接続され、前記第３のダミーセルトランジスタのそれぞれのドレイン領域は、一つおきに対応する前記ビット線に接続され、かつ同一のビット線には前記第１、第３のダミーセルトランジスタのいずれか一方のドレイン領域のみが接続されているものである。
【００１３】
本発明の一態様による半導体装置のテスト方法は、カラム方向に沿って複数配列されたビット線と、ロー方向に沿って、それぞれ対をなすように複数組配列されたワード線と、対をなす前記ワード線の間に１本ずつ配置されたソース線と、前記ビット線と前記ワード線との交点にそれぞれ配置され、前記ビット線にドレイン領域、前記ワード線にゲート電極、前記ソース線にソース領域がそれぞれ接続され、データの格納が可能な複数のメモリセルトランジスタを有するデータ部と、前記データ部における前記ロー方向に沿う端面の一方に隣接するように、前記ロー方向に沿って配列された第１のダミーワード線と、前記第１のダミーワード線と前記データ部との間に配置された第２のダミーワード線と、前記データ部における前記ロー方向に沿う端面の他方に隣接するように、前記ロー方向に沿って配列された第３のダミーワード線と、前記第３のダミーワード線と前記データ部との間に配置された第４のダミーワード線と、前記第１、第２のダミーワード線の間に１本配置された第１のダミーソース線と、前記第３、第４のダミーワード線の間に１本配置された第２のダミーソース線と、前記ビット線と前記第１のダミーワード線との交点にそれぞれ配置され、前記第１のダミーワード線にゲート電極、前記第１のダミーソース線にソース領域がそれぞれ接続され、前記メモリセルトランジスタと電気的に等価な特性を有する複数の第１のダミーセルトランジスタと、前記ビット線と前記第２のダミーワード線との交点にそれぞれ配置され、前記ビット線にドレイン領域、前記第２のダミーワード線にゲート電極、前記第１のダミーソース線にソース領域がそれぞれ接続され、前記メモリセルトランジスタと電気的に等価な特性を有する複数の第２のダミーセルトランジスタと、前記ビット線と前記第３のダミーワード線との交点にそれぞれ配置され、前記第３のダミーワード線にゲート電極、前記第２のダミーソース線にソース領域がそれぞれ接続され、前記メモリセルトランジスタと電気的に等価な特性を有する複数の第３のダミーセルトランジスタと、前記ビット線と前記第４のダミーワード線との交点にそれぞれ配置され、前記ビット線にドレイン領域、前記第４のダミーワード線にゲート電極、前記第２のダミーソース線にソース領域がそれぞれ接続され、前記メモリセルトランジスタと電気的に等価な特性を有する複数の第４のダミーセルトランジスタと、前記第１のダミーワード線、前記第３のダミーワード線、前記ワード線、前記第１のダミーソース線および前記第２のダミーソース線に電位を印可する電位印加手段と、を備え、前記第１のダミーセルトランジスタのそれぞれのドレイン領域は、一つおきに対応する前記ビット線に接続され、前記第３のダミーセルトランジスタのそれぞれのドレイン領域は、一つおきに対応する前記ビット線に接続され、かつ同一のビット線には前記第１、第３のダミーセルトランジスタのいずれか一方のドレイン領域のみが接続されている半導体装置のテスト方法であって、前記第１、第３のダミーワード線に第１の電位、前記第１のダミーソース線に第２の電位、前記第２のダミーソース線に第３の電位をそれぞれ同時に印加し、この状態を所定時間保持するものである。
【発明の効果】
【００１４】
本発明によれば、リセットトランジスタを用いずにビット線間にストレスをかけることができ、チップサイズを縮小できるという効果がある。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施の形態にかかる半導体装置について図面に基づいて説明する。
【００１６】
（第１の実施形態）図１に本発明の第１の実施形態による半導体装置の端部の概略構成を示す。半導体装置はデータの格納が可能なメモリセルトランジスタと、メモリセルトランジスタと同じ工程で作られるため電気的に等価な特性をしているがメモリとしての使用はされないダミーセルトランジスタとを有するものである。図２に示すように、ダミーセルトランジスタが設けられるダミー部２２はメモリセルトランジスタが設けられるデータ部２１の外周部に位置する。図１は図２に示す概略回路構成図の左上端部に相当し、以下図１を用いて半導体装置の構成を説明する。
【００１７】
データ部２１では、ロー方向に沿って複数のワード線ＷＬ１〜ＷＬ４が対をなすように配列され、対をなすワード線ＷＬ１とＷＬ２との間にソース線ＳＬ１が配置され、対をなすワード線ＷＬ３とＷＬ４との間にソース線ＳＬ２が配置されている。カラム方向に沿って複数のビット線ＢＬ１〜ＢＬ３がそれぞれ直交するように配置されている。ビット線ＢＬとワード線ＷＬとの交点にメモリセルトランジスタ（図示しない）が設けられる。
【００１８】
ダミー部２２では、データ部２１にロー方向に沿うように隣接してダミーワード線ＤＷＬ１〜ＤＷＬ４が対をなすように配列され、対をなすダミーワード線ＤＷＬ１とＤＷＬ２の間にダミーソース線ＤＳＬ１が配置され、対をなすダミーワード線ＤＷＬ３とＤＷＬ４の間にダミーソース線ＤＳＬ２が配置される。また、データ部２１にカラム方向に沿うように隣接して配線ｓｏｕｒｃｅ及びダミービット線ＤＢＬ１〜ＤＢＬ６が配置される。配線ｓｏｕｒｃｅは、ソース線ＳＬおよびダミーソース線ＤＳＬに電位を印加するための配線である。ダミーワード線ＤＷＬと、ビット線ＢＬとの交点、配線ｓｏｕｒｃｅとの交点およびダミービット線ＤＢＬとの交点にダミーセルトランジスタ（図示しない）が設けられる。また、ワード線ＷＬと、配線ｓｏｕｒｃｅとの交点およびダミービット線ＤＢＬとの交点にダミーセルトランジスタ（図示しない）が設けられる。
【００１９】
ワード線ＷＬ、ダミーワード線ＤＷＬはワード線制御回路２に接続されており、各ワード線ＷＬ、ダミーワード線ＤＷＬに制御電圧が印加されるように構成されている。ダミー部２２に配置されるワード線にも制御電圧を印加することができる。また、ビット線ＢＬ、配線ｓｏｕｒｃｅはビット線制御回路１に接続されており、各ビット線ＢＬに制御電圧が印加されるように構成されている。また、ソース線ＳＬ及びダミーソース線ＤＳＬに電位を印加することができる。
【００２０】
メモリセルトランジスタの制御ゲート電極はワード線ＷＬに接続され、ドレイン領域はビット線ＢＬに接続され、そのソース領域はソース線ＳＬに接続される。ダミーワード線ＤＷＬ１に制御ゲート電極が接続されたダミーセルトランジスタは、ソース領域はダミーソース線ＤＳＬ１に接続され、ドレイン領域はロー方向に一つおきに対応するビット線ＢＬ１〜ＢＬｎと接続される。ダミーワード線ＤＷＬ２に制御ゲート電極が接続されたダミーセルトランジスタも同様である。なお、制御ゲート電極がダミーワード線ＤＷＬ１に接続されたダミーセルトランジスタのドレイン領域が接続されたビット線ＢＬには、制御ゲート電極がダミーワード線ＤＷＬ２に接続されたダミーセルトランジスタのドレイン領域が接続されないような構成になっている。
【００２１】
つまり、図２に示すように、ダミーワード線ＤＷＬ２に制御ゲート電極が接続されるダミーセルトランジスタのドレイン領域と接続されるビット線ＢＬはビット線ＢＬ１、ＢＬ３、ＢＬ５、…、ＢＬｎ−３、ＢＬｎ−１となる。また、ダミーワード線ＤＷＬ１に制御ゲート電極が接続されるダミーセルトランジスタのドレイン領域と接続されるビット線ＢＬはビット線ＢＬ２、ＢＬ４、ＢＬ６、…、ＢＬｎ−２、ＢＬｎとなる。
【００２２】
このような接続関係にすることで、ダミーワード線ＤＷＬ２（またはＤＷＬ１）およびダミーソース線ＤＳＬ１に電圧を印加した場合、ダミーワード線ＤＷＬ２（またはＤＷＬ１）に制御ゲート電極が接続されたダミーセルトランジスタがオンし、ドレイン領域を介し電圧が印可されるビット線ＢＬが一つおきに位置することになる。従って、隣り合う２本のビット線ＢＬの間には電位差が生じ、ストレスをかけることができる。
【００２３】
図３にダミーワード線ＤＷＬ１、ＤＷＬ２のビット線ＢＬ２方向に沿う縦断面を示す。ダミートランジスタＴ１、Ｔ２はソース領域Ｓ１を共通にするポリシリコン積層ゲート構造トランジスタである。トランジスタＴ２のドレイン領域Ｄ２は、ドレインコンタクト３及びヴィアＶ１を介して、ビット線ＢＬ２に接続される。ドレインコンタクト４とビット線ＢＬ２の間にはヴィアを設けないので、トランジスタＴ１のドレイン領域Ｄ１は、ビット線ＢＬ２に接続されない。
【００２４】
シリコン基板５表面にはゲート絶縁膜６ａを介して浮遊ゲート電極７が形成され、さらにその上にゲート絶縁膜６ｂを介してダミーワード線ＤＷＬに接続される制御ゲート電極８が形成され、制御ゲート電極８の上には絶縁膜９が設けられる。さらにこれらはバリア膜１０に覆われている。浮遊ゲート電極７はポリシリコンから成り、ゲート絶縁膜６ａ、６ｂはＯＮＯ膜（酸化膜―窒化膜―酸化膜の積層膜）で形成される。また、制御ゲート電極８はポリシリコン８ａとタングステンシリサイド（ＷＳｉ）８ｂの積層構造であるタングステンポリサイドであり、ゲート抵抗の低抵抗化のためにこのような構成になっている。絶縁膜９はテトラエトキシオルソシリケイト（ＴＥＯＳ）で形成され、タングステンシリサイド（ＷＳｉ）８ｂの酸化を防ぐ。保護膜１０は窒化ケイ素（ＳｉＮ）で形成され、浮遊ゲート電極７、制御ゲート電極８がドレインコンタクト３等と短絡することを防ぐ。ゲート絶縁膜６ａ、６ｂは酸化窒化膜を用いて形成してもよい。シリコン基板５表面と浮遊ゲート電極７との間でゲート絶縁膜６ａを介して、トンネル効果により電子の注入、排出が可能な構造となっている。
【００２５】
ダミーセルトランジスタはメモリセルとして動作することが意図されていないが、メモリセルトランジスタと同様にメモリセルとして動作することが可能である。また、ダミーセルトランジスタは、そのドレイン領域がビット線と接続しない場合があるという点を除いては、メモリセルトランジスタと同一の構成になっている。従って、メモリセルトランジスタの書き込み動作、消去動作及び読み出し動作について、図３を用いて以下に説明する。
【００２６】
書き込み動作は、浮遊ゲート電極７に電子を蓄えてメモリセルトランジスタの初期閾値電圧を上昇させる動作である。即ち、選択されたビット線ＢＬに５Ｖ、選択されたワード線に接続される制御ゲート電極８に１０Ｖを印加し、ソース線ＳＬ及び基板（ウェル）５に０Ｖを印加すると、チャネル領域の熱電子の一部がゲート電界によってゲート絶縁膜６ａを介して浮遊ゲート電極７に注入されることにより、書き込みが行われる。
【００２７】
消去動作は、浮遊ゲート電極７の電子を放出させ、メモリセルトランジスタの閾値電圧を初期閾値電圧を低くする動作である。即ち、選択されたビット線ＢＬをフローティングさせ、ソース線ＳＬに１０Ｖを印加し、制御ゲート電極８に接続される選択されたワード線ＷＬに−７．５Ｖを印加し、基板（ウェル）５に１０Ｖを印加すると、浮遊ゲート電極７とソース領域Ｓ１間の電位差によってゲート絶縁膜６ａを介したＦ−Ｎトンネリング方式で浮遊ゲート電極７内の電子がソース領域Ｓ１へ放電されることにより、消去が行われる。
【００２８】
読み出し動作は、選択したワード線ＷＬに接続された制御ゲート電極７に所定の電圧を印加して、トランジスタがオンするか否かで書き込まれているデータの判定を行う。
【００２９】
次に、図１を用いて、ビット線のスクリーニング方法について説明する。この半導体装置では、上述のように、ダミーワード線ＤＷＬとダミーソース線ＤＳＬにそれぞれ電圧を印加することでダミーセルトランジスタをロー方向に一つおきにオンさせ、ビット線ＢＬ間に電位差を生じさせ、電気的なストレスを与える。例えば、ビット線制御回路１を用いて、配線ｓｏｕｒｃｅを介しダミーソース線ＳＬ１に５Ｖの電圧を印加し、ワード線制御回路２を用いてダミーワード線ＷＬ２に１０Ｖの電圧を印加することで、ダミーワード線ＷＬ２に制御ゲート電極が接続されたダミーセルトランジスタがオンする。その結果、ビット線ＢＬ１及びＢＬ３の電圧が５Ｖになりオープン状態のビット線ＢＬ２との間に電位差が生じ電気的なストレスが与えられ、ビット線短絡がある場合に流れるリーク電流を検出することで、ビット線のスクリーニングを行うことができる。
【００３０】
ビット線制御回路１を用いて、配線ｓｏｕｒｃｅを介しダミーソース線ＳＬ１に５Ｖの電圧を印加し、ワード線制御回路２を用いてダミーワード線ＷＬ１に１０Ｖの電圧を印加するようにしても良い。この場合は、ビット線ＢＬ２の電圧が５Ｖになりオープン状態のビット線ＢＬ１及びＢＬ３との間に電位差が生じ電気的なストレスが与えられ、ビット線短絡がある場合に流れるリーク電流を検出することで、ビット線のスクリーニングを行うことができる。ビット線間にストレスをかける際、ダミーセルトランジスタを用いているので、従来のようにリセットトランジスタを設ける必要がない。
【００３１】
このように、第１の実施形態により、リセットトランジスタを用いずにビット線間にストレスをかけることができ、リセットトランジスタの面積分チップサイズを縮小できる。
【００３２】
図４に第１の実施形態の変形例による半導体装置の端部の概略構成を示す。ダミーワード線ＤＷＬ１に制御ゲート電極が接続されたダミーセルトランジスタのドレイン領域が対応するビット線ＢＬ１〜ＢＬｎとすべて接続される点を除いては第１の実施形態による半導体装置と同じである。
【００３３】
ビット線ＢＬのスクリーニング方法について説明する。上記第１の実施形態と同様にダミーワード線ＤＷＬとダミーソース線ＤＳＬにそれぞれ電圧を印加することでダミーセルトランジスタをロー方向に一つおきにオンさせ、ビット線ＢＬ間に電位差を生じさせ、電気的なストレスを与える。例えば、ビット線制御回路１を用いて、配線ｓｏｕｒｃｅを介しダミーソース線ＳＬ１に５Ｖの電圧を印加し、ワード線制御回路２を用いてダミーワード線ＷＬ２に１０Ｖの電圧を印加することで、ダミーワード線ＷＬ２に制御ゲート電極が接続されるダミーセルトランジスタオンがオンする。その結果、ビット線ＢＬ１、ＢＬ３、ＢＬ５、…、ＢＬｎ−１の電圧が５Ｖになりオープン状態のビット線ＢＬ２、ＢＬ４、…、ＢＬｎとの間に電位差が生じ電気的なストレスが与えられ、ビット線短絡がある場合に流れるリーク電流を検出することで、ビット線のスクリーニングを行うことができる。
【００３４】
ただし、変形例による半導体装置では、ダミーワード線ＤＷＬ１に制御ゲート電極が接続されたダミーセルトランジスタのドレイン領域が対応するビット線ＢＬ１〜ＢＬｎとすべて接続されているので、ダミーワード線ＤＷＬ１に電圧を印加してビット線のスクリーニングを行うことはできない。従って、ビット線ＢＬ１、ＢＬ３、ＢＬ５、…、ＢＬｎ−１をオープン状態、ビット線ＢＬ２、ＢＬ４、…、ＢＬｎを５Ｖという電圧関係にしてビット線のスクリーニングを行うことはできない。
【００３５】
本願発明の半導体装置では、１本のビット線ＢＬと隣り合う２本のワード線ＷＬとの交点にそれぞれ設けられるトランジスタは、ドレイン領域またはソース領域を共有するという構成になっている。そのため、上記第１の実施形態による半導体装置では、ワード線ＷＬ１に制御ゲート電極が接続されるメモリセルトランジスタのドレイン領域はロー方向に一つおきに対応するビット線ＢＬ１〜ＢＬｎと接続しているため、メモリセルとしての動作の出来ないトランジスタがあり、その分装置全体の記憶容量が小さくなってしまう。しかし、上記変形例による半導体装置のような構成にすることで、ワード線ＷＬ１に制御ゲート電極が接続されるメモリセルトランジスタをメモリセルとして動作させることができる。
【００３６】
このように第１の実施形態の変形例により、リセットトランジスタを用いずにビット線間にストレスをかけることができ、リセットトランジスタの面積分チップサイズを縮小でき、すべてのメモリセルトランジスタをメモリセルとして動作させることができる。
【００３７】
（第２の実施形態）図５に本発明の第２の実施形態に係る半導体装置の端部の概略構成を示す。半導体装置はデータの格納が可能なメモリセルトランジスタと、メモリセルトランジスタと同じ工程で作られるため電気的に等価な特性をしているがメモリとしての使用はされないダミーセルトランジスタとを有するものである。図６に示すように、ダミーセルトランジスタが設けられるダミー部２２はメモリセルトランジスタが設けられるデータ部２１の外周部に位置する。図５は図６に示す概略回路構成図の上端部に相当し、以下、図５を用いて半導体装置の構成について説明する。
【００３８】
データ部２１では、ロー方向に沿って複数のワード線ＷＬ１〜ＷＬ８が対をなすように配列され、対をなすワード線ＷＬ１とＷＬ２の間にソース線ＳＬ１が配置され、対をなすワード線ＷＬ３とＷＬ４の間にソース線ＳＬ２が配置され、対をなすワード線ＷＬ５とＷＬ６の間にソース線ＳＬ３が配置され、対をなすワード線ＷＬ７とＷＬ８の間にソース線ＳＬ４が配置されている。カラム方向に沿って複数のビット線ＢＬ１〜ＢＬ３がそれぞれ直交するように配置されている。ビット線ＢＬとワード線ＷＬとの交点にメモリセルトランジスタ（図示しない）が設けられる。
【００３９】
ダミー部２２では、データ部２１にロー方向に沿うように隣接してダミーワード線ＤＷＬ１〜ＤＷＬ４が対をなすように配列され、対をなすダミーワード線ＤＷＬ１とＤＷＬ２との間にダミーソース線ＤＳＬ１が配置され、対をなすダミーワード線ＤＷＬ３とＤＷＬ４との間にダミーソース線ＤＳＬ２が配置される。また、ダミーワード線ＤＷＬ１〜ＤＷＬ４が配置される領域と反対側でデータ部２１にロー方向に沿うように隣接してダミーワード線ＤＷＬ５〜ＤＷＬ８が対をなすように配列され、対をなすダミーワード線ＤＷＬ５とダミーワード線ＤＷＬ６の間にダミーソース線ＤＳＬ３が配置され、対をなすダミーワード線ＤＷＬ７とＤＷＬ８との間にダミーソース線ＤＳＬ４が配置される。
【００４０】
また、データ部２１にカラム方向に沿うように隣接して配線ｓｏｕｒｃｅ及びダミービット線ＤＢＬ１〜ＤＢＬ６が配置される。配線ｓｏｕｒｃｅは、ソース線ＳＬおよびダミーソース線ＤＳＬに電位を印加するための配線である。ダミーワード線ＤＷＬと、ビット線ＢＬとの交点、配線ｓｏｕｒｃｅとの交点およびダミービット線ＤＢＬとの交点にダミーセルトランジスタ（図示しない）が設けられる。また、ワード線ＷＬと、配線ｓｏｕｒｃｅとの交点およびダミービット線ＤＢＬとの交点にダミーセルトランジスタ（図示しない）が設けられる。
【００４１】
ワード線ＷＬ、ダミーワード線ＤＷＬ、ダミーソース線ＤＳＬ１、ＤＳＬ３はワード線制御回路２に接続されており、各ワード線ＷＬ、ダミーワード線ＤＷＬ、ダミーソース線ＤＳＬ１、ＤＳＬ３に制御電圧が印加されるように構成されている。
【００４２】
メモリセルトランジスタの制御ゲート電極はワード線ＷＬに接続され、ドレイン領域はビット線ＢＬに接続され、そのソース領域はソース線ＳＬに接続される。ダミーワード線ＤＷＬ１に制御ゲート電極が接続されたダミーセルトランジスタは、ソース領域はダミーソース線ＤＳＬ１に接続され、ドレイン領域はロー方向に一つおきに対応するビット線ＢＬ１〜ＢＬｎと接続される。ダミーワード線ＤＷＬ２に制御ゲート電極が接続されたダミーセルトランジスタも同様である。また、ダミーワード線ＤＷＬ５に制御ゲート電極が接続されたダミーセルトランジスタは、ソース領域はダミーソース線ＤＳＬ３に接続され、ドレイン領域はロー方向に一つおきに対応するビット線ＢＬ１〜ＢＬｎと接続される。ダミーワード線ＤＷＬ６に制御ゲート電極が接続されたダミーセルトランジスタも同様である。
【００４３】
なお、制御ゲート電極がダミーワード線ＤＷＬ１に接続されたダミーセルトランジスタのドレイン領域が接続されたビット線ＢＬには、制御ゲート電極がダミーワード線ＤＷＬ２に接続されたダミーセルトランジスタのドレイン領域が接続されないような構成になっている。また、制御ゲート電極がダミーワード線ＤＷＬ５に接続されたダミーセルトランジスタのドレイン領域が接続されたビット線ＢＬには、制御ゲート電極がダミーワード線ＤＷＬ６に接続されたダミーセルトランジスタのドレイン領域が接続されないような構成になっている。
【００４４】
つまり、図６に示すように、ダミーワード線ＤＷＬ２に制御ゲート電極が接続されるダミーセルトランジスタのドレイン領域と接続されるビット線ＢＬはビット線ＢＬ１、ＢＬ３、ＢＬ５、…、ＢＬｎ−３、ＢＬｎ−１となる。また、ダミーワード線ＤＷＬ１に制御ゲート電極が接続されるダミーセルトランジスタのドレイン領域と接続されるビット線ＢＬはビット線ＢＬ２、ＢＬ４、ＢＬ６、…、ＢＬｎ−２、ＢＬｎとなる。また、ダミーワード線ＤＷＬ５に制御ゲート電極が接続されるダミーセルトランジスタのドレイン領域と接続されるビット線ＢＬはビット線ＢＬ１、ＢＬ３、ＢＬ５、…、ＢＬｎ−３、ＢＬｎ−１となる。また、ダミーワード線ＤＷＬ６に制御ゲート電極が接続されるダミーセルトランジスタのドレイン領域と接続されるビット線ＢＬはビット線ＢＬ２、ＢＬ４、ＢＬ６、…、ＢＬｎ−２、ＢＬｎとなる。
【００４５】
このような接続関係にすることで、ダミーワード線ＤＷＬ２（またはＤＷＬ１）、ＤＷＬ６（またはＤＷＬ５）、ダミーソース線ＤＳＬ１、ＤＳＬ３に電圧を印加した場合、ダミーセルトランジスタがオンすることでドレイン領域を介して電圧の印加されるビット線ＢＬが一本おきに位置することになり、隣り合う２本のビット線ＢＬの間には電位差が生じ、ストレスをかけることができる。また、ビット線短絡がある場合に電流が流れ込む箇所をつくることができる。
【００４６】
図５を用いて、ビット線ＢＬのスクリーニング方法について説明する。この半導体装置では、ダミーワード線ＤＷＬとダミーソース線ＤＳＬにそれぞれ電圧を印加することでビット線間に電位差が生じさせ、電気的なストレスを与える。例えばビット線ＢＬ１とＢＬ２との間およびビット線ＢＬ２とＢＬ３との間にストレスをかける場合、ワード線制御回路２を用いてダミーワード線ＤＷＬ２およびＤＷＬ６に１０Ｖ、ダミーソース線ＤＳＬ１に５Ｖ、ダミーソース線ＤＳＬ３に０Ｖの電圧を印加する。これにより、ダミーワード線ＤＷＬ２とビット線ＢＬ１との交点に配置されるダミーセルトランジスタ及びダミーワード線ＤＷＬ２とビット線ＢＬ１〜ＢＬ３との交点に配置されるダミーセルトランジスタがオンする。また、ダミーワード線ＤＷＬ６とビット線ＢＬ１〜ＢＬ３との交点に配置されるダミーセルトランジスタがオンする。その結果、ダミーワード線ＤＷＬ２との交点に配置されるダミーセルトランジスタのドレイン領域と接続されているビット線ＢＬ１及びＢＬ３の電圧が５Ｖになり、接続されていないビット線ＢＬ２（＝０Ｖ）との間に５Ｖの電位差が生じ電気的なストレスが与えられ、ビット線のスクリーニングを行うことができる。
【００４７】
第１の実施形態に係る半導体装置では、ビット線ＢＬ１とＢＬ２との間およびビット線ＢＬ２とＢＬ３との間にストレスをかける場合、ダミーワード線ＤＷＬ２とダミーソース線ＤＳＬ１に電圧を印加し、ダミーワード線ＤＷＬ１には電圧を印加していない。これは、ダミーワード線ＤＷＬ１にも電圧を印加すると、ダミーワード線ＤＷＬ１とビット線ＢＬ１〜３との交点に配置されるダミーセルトランジスタがオンし、ビット線ＢＬ２にも５Ｖの電圧が印加され、ビット線ＢＬ１とＢＬ２との間にストレスをかけることができなくなるからである。つまり、第１の実施形態に係る半導体装置では、ビット線ＢＬ２はオープン状態となっており、ビット線ＢＬ１とＢＬ２とが短絡している場合に、電流が流れ込む所がない。
【００４８】
本実施形態では、ダミーワード線ＷＬ６に電圧を印加していることで、ダミーワード線ＷＬ６とビット線ＢＬ２の交点に配置されるダミーセルトランジスタがオンし、このダミーセルトランジスタのドレイン領域を介してダミーソース線ＤＳＬ３がグランド電位になる。このため、ビット線ＢＬ１とＢＬ２との間又はビット線ＢＬ２とＢＬ３との間でビット線短絡がある場合、電流が流れ込む所があるため、第１の実施形態に係る半導体装置よりも電流が流れやすく、リーク電流の検出が容易となる。
【００４９】
このように、第２の実施形態により、リセットトランジスタを用いずにビット線間にストレスをかけることができ、リセットトランジスタの面積分チップサイズを縮小でき、かつ、ビット線スクリーニング時に短絡がある場合にリーク電流の検出が容易となる。
【００５０】
図７に第２の実施形態の変形例による半導体装置の端部の概略構成を示す。ダミーワード線ＤＷＬ１及びＤＷＬ５に制御ゲート電極が接続されたダミーセルトランジスタのドレイン領域が対応するビット線ＢＬ１〜ＢＬｎとすべて接続される点を除いては第２の実施形態による半導体装置と同じである。
【００５１】
ビット線ＢＬのスクリーニング方法について説明する。上記第２の実施形態と同様にダミーワード線ＤＷＬとダミーソース線ＤＳＬにそれぞれ電圧を印加することでダミーセルトランジスタをロー方向に一つおきにオンさせ、ビット線ＢＬ間に電位差を生じさせ、電気的なストレスを与える。例えば、ワード線制御回路２を用いてダミーワード線ＤＷＬ２およびＤＷＬ６に１０Ｖ、ダミーソース線ＤＳＬ１に５Ｖ、ダミーソース線ＤＳＬ３に０Ｖの電圧を印加する。これにより、ダミーワード線ＤＷＬ２に制御ゲート電極が接続されるダミーセルトランジスタがオンする。また、ダミーワード線ＤＷＬ６に制御ゲート電極が接続されるダミーセルトランジスタがオンする。その結果、ダミーワード線ＤＷＬ２との交点に配置されたダミーセルトランジスタのドレイン領域が接続されているビット線ＢＬ１、ＢＬ３、ＢＬ５、…、ＢＬｎ−１の電圧が５Ｖになる。また、ダミーワード線ＤＷＬ６との交点に配置されるダミーセルトランジスタのドレイン領域が接続されているビット線ＢＬ２、ＢＬ４、…、ＢＬｎの電圧が０Ｖになる。従って、隣り合うビット線ＢＬ間に電位差が生じ電気的なストレスが与えられ、ビット線短絡がある場合に流れるリーク電流を検出することで、ビット線のスクリーニングを行うことができる。
【００５２】
また、ダミーワード線ＷＬ６とビット線ＢＬ２、ＢＬ４、…、ＢＬｎの交点に配置されるダミーセルトランジスタのドレイン領域を介してダミーソース線ＤＳＬ３がグランド電位になる。このため、ビット線間に短絡がある場合、電流が流れ込む所があるため、第１の実施形態に係る半導体装置よりも電流が流れやすく、リーク電流の検出が容易となる。
【００５３】
ただし、変形例による半導体装置では、ダミーワード線ＤＷＬ１及びＤＷＬ５に制御ゲート電極が接続されたダミーセルトランジスタのドレイン領域が対応するビット線ＢＬ１〜ＢＬｎとすべて接続されているので、ダミーワード線ＤＷＬ１及びＤＷＬ５に電圧を印加してビット線のスクリーニングを行うことはできない。従って、ビット線ＢＬ１、ＢＬ３、ＢＬ５、…、ＢＬｎ−１を０Ｖ、ビット線ＢＬ２、ＢＬ４、…、ＢＬｎを５Ｖという電圧関係にしてビット線のスクリーニングを行うことはできない。
【００５４】
本願発明の半導体装置では、１本のビット線ＢＬと隣り合う２本のワード線ＷＬとの交点にそれぞれ設けられるトランジスタは、ドレイン領域またはソース領域を共有するという構成になっている。そのため、上記第２の実施形態による半導体装置では、ワード線ＷＬ１及びＷＬ８に制御ゲート電極が接続されるメモリセルトランジスタのドレイン領域はロー方向に一つおきに対応するビット線ＢＬ１〜ＢＬｎと接続しているため、メモリセルとしての動作の出来ないトランジスタがあり、その分装置全体の記憶容量が小さくなってしまう。しかし、上記第２の実施形態の変形例による半導体装置のような構成にすることで、ワード線ＷＬ１及びＷＬ８に制御ゲート電極が接続されるメモリセルトランジスタをメモリセルとして動作させることができる。
【００５５】
このように第２の実施形態の変形例により、リセットトランジスタを用いずにビット線間にストレスをかけることができ、リセットトランジスタの面積分チップサイズを縮小でき、ビット線スクリーニング時に短絡がある場合にリーク電流の検出が容易となる。また、すべてのメモリセルトランジスタをメモリセルとして動作させることができる。
【００５６】
ところで、上記のようにビット線間にストレスをかけている時、ダミーセルトランジスタの電極の電位関係は書き込み動作時と同様の状態となり、ダミーセルトランジスタが書き込み状態になる。スクリーニング後、半導体装置の動作時に、メモリセルトランジスタと共にダミーセルトランジスタにも消去動作が行われると、このダミーセルトランジスタが過消去となる虞がある。過消去とは、消去閾値電圧が０Ｖ以下に低くなることである。
【００５７】
ダミーセルトランジスタが過消去となると、メモリ書き込み用にビット線に印加される電圧がそこから抜けてしまい、同一ビット線上のメモリセルトランジスタに書き込みを行うことができなくなる。また、閾値電圧が０Ｖ以下のため、電流が流れてしまい、実際に選択されたメモリセルトランジスタの電流を検出できずに、読み出しの際に誤動作が生じる。
【００５８】
一般に、メモリセルトランジスタが過消去となった場合は、消去状態よりやや高い電圧を印加して通常の消去状態に戻している。これをダミーセルトランジスタにも行うことで過消去の虞はなくなる。
【００５９】
また、ダミーセルトランジスタはスクリーニング終了後、メモリセルとしての使用はしないため、消去自体が起きないようにしてもよい。これは、メモリセルトランジスタの消去動作の際、ダミーセルトランジスタの制御ゲート電極の接続されるダミーワード線ＤＷＬと基板（ウェル）を同電位（＝１０Ｖ）とすることで実現できる。本発明における半導体装置では、ダミーセルトランジスタの制御ゲート電極に接続されるダミーワード線ＤＷＬとワード線制御回路２とが接続される構成となっているので、ビット線ＢＬ間にストレスをかけるとともに、ダミーワード線ＤＷＬと基板（ウェル）とを同電位にすることができる。
【００６０】
ビット線間にストレスをかけている時、ビット線短絡があり電流が多く流れると、ストレスをかけている側のダミーセルトランジスタの閾値が上がってしまい、ストレスをかけにくくなる。しかし、このストレスはビット線のスクリーニングを行うためのものであり、閾値が上がった場合はビット線短絡があるということになり、スクリーニングの目的はこの時点で達成できる。従って、ダミーセルトランジスタの閾値が上がることは問題とはならない。
【００６１】
上述した実施の形態はいずれも一例であって制限的なものではないと考えられるべきである。本発明の技術的範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【００６２】
【図１】本発明の第１の実施形態による半導体装置の端部の概略構成を示す図である。
【図２】同第１の実施形態による半導体装置の端部の概略構成を示す図である。
【図３】同第１の実施形態による半導体装置の一部の垂直断面図である。
【図４】上記第１の実施形態の変形例による半導体装置の端部の概略構成を示す図である。
【図５】本発明の第２の実施形態による半導体装置の端部の概略構成を示す図である。
【図６】同第２の実施形態による半導体装置の端部の概略構成を示す図である。
【図７】上記第２の実施形態の変形例による半導体装置の端部の概略構成を示す図である。
【符号の説明】
【００６３】
１  ビット線制御回路
２  ワード線制御回路
３、４  ドレインコンタクト
５  基板（ウェル）
６  ゲート絶縁膜
７  浮遊ゲート電極
８  制御ゲート電極
２１  データ部
２２  ダミー部
【図１】
2008085209.tif 000003
【図２】
2008085209.tif 000004
【図３】
2008085209.tif 000005
【図４】
2008085209.tif 000006
【図５】
2008085209.tif 000007
【図６】
2008085209.tif 000008
【図７】
2008085209.tif 000009