(57)【要約】【課題】電極の容量の低減を図るとともに、電極の下端部よりも下方にまで空乏層が形成されるのを抑制することが可能な半導体装置を提供する。【解決手段】このパワーＭＯＳＦＥＴ（半導体装置）１００は、ｎ＋型単結晶シリコン基板１の上面上に形成されたｎ−型ドレインドリフト層２と、ｎ−型ドレインドリフト層２上に形成され、ｎ−型ドレインドリフト層２の不純物濃度よりも高い不純物濃度を有するｎ型不純物層３と、ｎ型不純物層３上に形成され、ｎ−型ドレインドリフト層２の不純物濃度と実質的に同じ不純物濃度を有するｎ−型不純物層４と、ｎ−型不純物層４上に形成されたｐ型ベース層５およびｎ＋型ソース拡散層６と、溝部７内に、ゲート絶縁膜８を介して形成されたゲート電極９とを備えている。そして、ｎ型不純物層３の上面は、ゲート電極９の下端部９１よりも上側に配置されている。【選択図】図２
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【特許請求の範囲】
【請求項１】
基板の上面上に形成され、第１不純物濃度を有する第１導電型の第１半導体層と、
前記第１半導体層上に形成され、前記第１不純物濃度よりも高い第２不純物濃度を有する第１導電型の第２半導体層と、
前記第２半導体層上に形成され、前記第２不純物濃度よりも低い第３不純物濃度を有する第１導電型の第３半導体層と、
前記第３半導体層上に形成された第２導電型の第４半導体層と、
前記第４半導体層上に形成された第１導電型の第５半導体層と、
少なくとも前記第５半導体層、前記第４半導体層および前記第３半導体層を貫通して前記第２半導体層まで達するように形成された溝部内に、絶縁膜を介して形成された電極とを備え、
前記第２半導体層の上面は、前記電極の下端部よりも上側に配置されている、半導体装置。
【請求項２】
前記第２半導体層の下面は、前記電極の下端部近傍と対応する深さ位置に配置されている、請求項１に記載の半導体装置。
【請求項３】
前記第２半導体層の下面は、前記溝部の下端部よりも下側に配置されている、請求項１に記載の半導体装置。
【請求項４】
前記第５半導体層は、第４不純物濃度を有し、
前記第２不純物濃度は、前記第４不純物濃度よりも低い、前記請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
前記第１不純物濃度と前記第３不純物濃度とは、実質的に同じである、請求項１〜４のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、溝部内に絶縁膜を介して電極が埋め込まれた半導体装置に関する。
【背景技術】
【０００２】
従来、溝部内に絶縁膜を介して電極が埋め込まれたトレンチゲート型のパワーＭＩＳＦＥＴ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）（半導体装置）が知られている（たとえば、特許文献１参照）。
【０００３】
上記特許文献１に開示された従来のパワーＭＩＳＦＥＴでは、ドレイン層上にチャネル層（ベース層）が形成されているとともに、チャネル層上にソース層が形成されている。このパワーＭＩＳＦＥＴでは、ソース層およびチャネル層を貫通してドレイン層まで達するように形成された溝部内に、ゲート絶縁膜を介してゲート電極が形成されている。また、このパワーＭＩＳＦＥＴでは、溝部を浅く形成することにより、ゲート電極の下端部がドレイン層の上面近傍に配置されている。これにより、ゲート容量の低減を図ることが可能である。
【０００４】
【特許文献１】特開２００５−５７０５０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記特許文献１に開示された従来のパワーＭＩＳＦＥＴでは、ゲート電極の下端部がドレイン層の上面近傍に配置されていることにより、ドレイン層とチャネル層との間のｐｎ接合部に形成される空乏層がゲート電極の下端部よりも下方にまで延びることによりオン抵抗が増加するという問題点がある。
【０００６】
この発明は、上記のような課題を解決するためになされたものであり、この発明の１つの目的は、電極の容量の低減を図るとともに、電極の下端部よりも下方にまで空乏層が形成されるのを抑制することが可能な半導体装置を提供することである。
【課題を解決するための手段および発明の効果】
【０００７】
上記目的を達成するために、この発明の一の局面における半導体装置は、基板の上面上に形成され、第１不純物濃度を有する第１導電型の第１半導体層と、第１半導体層上に形成され、第１不純物濃度よりも高い第２不純物濃度を有する第１導電型の第２半導体層と、第２半導体層上に形成され、第２不純物濃度よりも低い第３不純物濃度を有する第１導電型の第３半導体層と、第３半導体層上に形成された第２導電型の第４半導体層と、第４半導体層上に形成された第１導電型の第５半導体層と、少なくとも第５半導体層、第４半導体層および第３半導体層を貫通して第２半導体層まで達するように形成された溝部内に、絶縁膜を介して形成された電極とを備え、第２半導体層の上面は、電極の下端部よりも上側に配置されている。
【０００８】
この発明の一の局面による半導体装置では、上記のように、第１および第３不純物濃度よりも高い第２不純物濃度を有する第２半導体層を設けるとともに、第２半導体層の上面を電極の下端部よりも上側に配置することによって、溝部を浅く形成することにより電極（ゲート電極）の容量の低減を図る場合にも、第２半導体層により、第１半導体層（ドレイン領域）と第５半導体層（ソース領域）との間に電圧を印加しない状態において、第３半導体層（ドレイン領域）と第４半導体層（ベース領域）との間のｐｎ接合部に形成される空乏層がゲート電極の下端部よりも下方にまで延びるのを抑制することができる。これにより、ゲート電極の下端部よりも下方のドレイン領域に、ゲート電極により電位を制御することが困難な空乏層が形成されるのを抑制することができるので、半導体装置のオン抵抗が大きくなるのを抑制することができる。したがって、線形領域において、半導体装置の応答性が低下するのを抑制することができる。
【０００９】
また、第１導電型の第２半導体層と第２導電型の第４半導体層との間に、第２半導体層の第２不純物濃度よりも低い第３不純物濃度を有する第１導電型の第３半導体層を設けることによって、第２半導体層と第４半導体層とを直接接合させる場合に比べて、第３半導体層と第４半導体層との間のｐｎ接合部に形成される空乏層の幅を大きくすることができるので、ｐｎ接合部のアバランシェ耐量が低下するのを抑制することができる。また、第２不純物濃度よりも低い第１不純物濃度を有する第１半導体層を設けることによって、第２半導体層よりも高い抵抗を有する第１半導体層により、第１半導体層と第５半導体層との間に印加される電圧に起因して発生する電界を緩和することができる。これらによって、半導体装置の耐圧が低下するのを抑制することができる。
【００１０】
上記一の局面による半導体装置において、好ましくは、第２半導体層の下面は、電極の下端部近傍と対応する深さ位置に配置されている。このように構成すれば、第２半導体層の下面を溝部の下端部よりも下側に配置する場合と異なり、第２半導体層の厚みを小さくすることができる。これにより、第１および第３不純物濃度よりも高い第２不純物濃度を有する第２半導体層と絶縁膜を介して対向する電極の表面積を小さくすることができるので、電極の容量が大きくなるのを抑制することができる。加えて、ドレインに高電圧が加わった場合には、十分に空乏層が広がり得る濃度であるので、高い耐圧を有することができる。
【００１１】
上記一の局面による半導体装置において、好ましくは、第２半導体層の下面は、溝部の下端部よりも下側に配置されている。このように構成すれば、第１半導体層と第２半導体層との境界部に絶縁膜および電極が配置されることがないので、第１半導体層と第２半導体層との接触面積を大きくすることができる。これにより、第１半導体層の電流が通過する面積を大きくすることができるので、半導体装置のオン抵抗を小さくすることができる。
【００１２】
上記一の局面による半導体装置において、好ましくは、第５半導体層は、第４不純物濃度を有し、第２不純物濃度は、第４不純物濃度よりも低い。このように構成すれば、第２半導体層の第２不純物濃度に起因して、電極と第２半導体層との間の容量が大きくなるのを抑制することができるので、電極の容量が大きくなるのをより抑制することができる。
【００１３】
上記一の局面による半導体装置において、好ましくは、第１不純物濃度と第３不純物濃度とは、実質的に同じである。このように構成すれば、第１半導体層を形成する際に第３半導体層を同時に形成することができるので、製造工程数が増加するのを抑制することができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施形態を図面に基づいて説明する。
【００１５】
（第１実施形態）
図１は、本発明の第１実施形態によるトレンチゲート型のパワーＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）（半導体装置）１００の構造を説明するための平面図であり、図２は、図１の５００−５００線に沿った断面図である。図３は、図１に示した第１実施形態によるパワーＭＯＳＦＥＴ１００のｎ＋型ソース拡散層６の表面からの深さと、不純物濃度との関係を示したグラフである。
【００１６】
このパワーＭＯＳＦＥＴ１００では、図２に示すように、ｎ＋型単結晶シリコン基板１上に、ｎ−型ドレインドリフト層２が形成されている。このｎ−型ドレインドリフト層２は、リン（Ｐ）がドープされたエピタキシャルシリコン層からなり、約１×１０１５ａｔｏｍｓ／ｃｍ３の不純物濃度（図３参照）を有する。なお、ｎ−型ドレインドリフト層２は、本発明の「第１半導体層」の一例である。
【００１７】
ｎ−型ドレインドリフト層２上には、約０．２μｍの厚みを有するｎ型不純物層３が形成されている。このｎ型不純物層３は、エピタキシャルシリコン層にさらにリン（Ｐ）がドープされることにより、ｎ−型ドレインドリフト層２の不純物濃度よりも高い約１×１０１７ａｔｏｍｓ／ｃｍ３の不純物濃度（図３参照）を有する。なお、ｎ型不純物層３は、本発明の「第２半導体層」の一例である。
【００１８】
ｎ型不純物層３上には、約０．２μｍの厚みを有するｎ−型不純物層４が形成されている。このｎ−型不純物層４は、リン（Ｐ）がドープされたエピタキシャルシリコン層からなり、ｎ−型ドレインドリフト層２と実質的に同じ不純物濃度（図３参照）を有する。なお、ｎ−型不純物層４は、本発明の「第３半導体層」の一例である。
【００１９】
ｎ−型不純物層４上には、約０．３μｍの厚みを有するｐ型ベース層５が形成されている。このｐ型ベース層５は、エピタキシャルシリコン層にホウ素（Ｂ）がドープされることにより、約１×１０１８ａｔｏｍｓ／ｃｍ３の不純物濃度（図３参照）を有する。また、ｎ−型不純物層４とｐ型ベース層５との間のｐｎ接合部には、空乏層が形成されている。なお、ｐ型ベース層５は、本発明の「第４半導体層」の一例である。
【００２０】
ｐ型ベース層５上には、約０．２μｍの厚みを有するｎ＋型ソース拡散層６が形成されている。このｎ＋型ソース拡散層６は、エピタキシャルシリコン層にヒ素（Ａｓ）がドープされることにより、ｎ型不純物層３の不純物濃度よりも高い約１×１０２１ａｔｏｍｓ／ｃｍ３の不純物濃度（図３参照）を有する。なお、ｎ＋型ソース拡散層６は、本発明の「第５半導体層」の一例である。
【００２１】
また、パワーＭＯＳＦＥＴ１００では、ｎ＋型ソース拡散層６、ｐ型ベース層５、ｎ−型不純物層４およびｎ型不純物層３を貫通して、ｎ−型ドレインドリフト層２まで達するように約１μｍの深さを有する溝部７がＸ方向に所定の間隔を隔てて複数形成されている。この溝部７内には、ゲート絶縁膜８を介してゲート電極９が形成するように形成されている。このゲート絶縁膜８は、約１５ｎｍの厚みを有するシリコン酸化膜からなり、ゲート電極９は、リン（Ｐ）がドープされたポリシリコンからなる。また、ゲート電極９の下端部９１は、ｎ型不純物層３の上面よりも下側に配置されている。ゲート電極９の下端部９１近傍と対応する深さ位置には、ｎ型不純物層３の下面が配置されている。
【００２２】
また、ｎ＋型ソース拡散層６およびゲート電極９上には、層間絶縁膜１０が形成されている。この層間絶縁膜１０は、シリコン酸化膜からなるとともに、複数のコンタクトホール１０ａを有する。ｎ＋型ソース拡散層６には、コンタクトホール１０ａに形成された複数の導電性材料からなるプラグ６ａが接続されている。ｎ＋型単結晶シリコン基板１の下面（裏面）には、ドレイン電極１１が形成されている。
【００２３】
また、複数のゲート電極９は、図１に示すように、平面的に見て、Ｙ方向に延びるように形成されているとともに、Ｙ方向の一方端部側で連結部９ａに接続されている。連結部９ａには、ゲート電極９に電圧を供給するための配線（図示せず）を接続するための複数のプラグ９ｂが形成されている。また、ｐ型ベース層５（図２参照）上の所定領域には、ｐ＋型コンタクト層５ａが形成されている。このｐ＋型コンタクト層５ａには、複数のプラグ５ｂが接続されている。また、ベース層５ｃは、平面的に見て、ｎ＋型ソース拡散層６を取り囲むように形成されている。
【００２４】
図４は、本発明の第１実施形態によるパワーＭＯＳＦＥＴ１００の製造プロセスを説明するための断面図である。
【００２５】
まず、ｎ＋型単結晶シリコン基板１上に、リンをドープしたエピタキシャルシリコン層２０を形成する。そして、エピタキシャルシリコン層２０上に、熱酸化法により、シリコン酸化膜２１を形成する。その後、フォトリソグラフィ技術を用いて、図４（ａ）に示すように、シリコン酸化膜２１上の所定領域にレジスト膜２２を形成する。
【００２６】
次に、レジスト膜２２をマスクとして、異方性エッチングによりシリコン酸化膜２１およびエピタキシャルシリコン層２０をパターニングして、図４（ｂ）に示すような約１μｍの深さを有する溝部７を形成する。その後、レジスト膜２２を除去する。
【００２７】
次に、図４（ｃ）に示すように、約１５ｎｍの厚みを有するゲート絶縁膜８を熱酸化法により形成する。そして、溝部７内を埋め込むようにポリシリコン層を堆積する。そして、不純物拡散剤であるＰＯＣｌ３（オキシ塩化リン）をポリシリコン層の上面上に塗布した後、熱処理を行うことによって、リン（Ｐ）をドーピングする。その後、ポリシリコン層をエッチバックすることにより、図４（ｄ）に示すようなゲート電極９が形成される。
【００２８】
次に、エピタキシャルシリコン層２０にイオン注入を行う。具体的には、リンイオン（Ｐ＋）を約７５ｋｅＶの注入エネルギおよび約５×１０１１ｉｏｎｓ／ｃｍ２の注入量の条件下でイオン注入することにより、図４（ｅ）に示すように、ｎ型不純物層３を形成する。また、ホウ素イオン（Ｂ＋）を約４５ｋｅＶの注入エネルギおよび約２×１０１３ｉｏｎｓ／ｃｍ２の注入量の条件下でイオン注入することにより、ｐ型ベース層５を形成する。また、ヒ素イオン（Ａｓ＋）を約６５ｋｅＶの注入エネルギおよび約４×１０１５ｉｏｎｓ／ｃｍ２の注入量の条件下でイオン注入することにより、ｎ＋型ソース拡散層６を形成する。なお、ｎ型不純物層３が形成される領域と、ｐ型ベース層５が形成される領域との間には、エピタキシャルシリコン層２０と同じ不純物濃度を有するｎ−型不純物層４が形成されるとともに、ｎ型不純物層３下には、エピタキシャルシリコン層２０と同じ不純物濃度を有するｎ−型ドレインドリフト層２が形成される。
【００２９】
その後、ＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ：急速熱処理）法を用いて、約１０００℃の温度での熱処理を行うことによって、イオン注入の際の結晶欠陥を回復するとともに、ｎ型不純物層３、ｐ型ベース層５およびｎ＋型ソース拡散層６の形成時に注入されたリンイオン、ホウ素イオンおよび砒素イオンの活性化を行う。
【００３０】
次に、ＰＥ−ＣＶＤ（Ｐｌａｓｍａ  Ｅｎｈａｎｃｅｄ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ：プラズマ化学気相成長）法により、シリコン酸化膜からなる層間絶縁膜１０を形成する。そして、層間絶縁膜１０にコンタクトホール１０ａを形成後、コンタクトホール１０ａにプラグ６ａを形成するように形成する。その後、ｎ＋型単結晶シリコン基板１の下面（裏面）にドレイン電極１１が形成されることにより、図２に示した第１実施形態によるパワーＭＯＳＦＥＴ１００が形成される。
【００３１】
第１実施形態では、上記のように、ｎ−型ドレインドリフト層２の不純物濃度およびｎ−型不純物層４の不純物濃度よりも高い不純物濃度を有するｎ型不純物層３を設けるとともに、ｎ型不純物層３の上面をゲート電極９の下端部９１よりも上側に配置している。このように構成することによって、溝部７を浅く形成することによりゲート電極９の容量の低減を図る場合にも、ｎ型不純物層３により、ドレイン電極１１とｎ＋型ソース拡散層６との間に電圧を印加しない状態において、ｎ−型不純物層４とｐ型ベース層５との間のｐｎ接合部に形成される空乏層がゲート電極９の下端部９１よりも下方にまで延びるのを抑制することができる。これにより、ゲート電極９の下端部９１よりも下方のｎ−型ドレインドリフト層２中に、ゲート電極９により電位を制御することが困難な空乏層が形成されるのを抑制することができるので、パワーＭＯＳＦＥＴ１００のオン抵抗が大きくなるのを抑制することができる。したがって、線形領域において、パワーＭＯＳＦＥＴ１００の応答性が低下するのを抑制することができる。
【００３２】
また、第１実施形態では、ｎ型不純物層３とｐ型ベース層５との間に、ｎ型不純物層３の不純物濃度よりも低い不純物濃度を有するｎ−型不純物層４を設けている。このように構成することによって、ｎ型不純物層とｐ型ベース層とを直接接合させる場合に比べて、ｎ−型不純物層４とｐ型ベース層５との間のｐｎ接合部に形成される空乏層の幅を大きくすることができるので、ｐｎ接合部のアバランシェ耐量が低下するのを抑制することができる。また、ｎ型不純物層３の不純物濃度よりも低い不純物濃度を有するｎ−型ドレインドリフト層２を設けることによって、ｎ型不純物層３よりも高い抵抗を有するｎ−型ドレインドリフト層２により、ドレイン電極１１とｎ＋型ソース拡散層６との間に印加される電圧に起因して発生する電界を緩和することができる。これらによって、パワーＭＯＳＦＥＴ１００の耐圧が低下するのを抑制することができる。
【００３３】
また、第１実施形態では、ｎ型不純物層３の下面は、ゲート電極９の下端部９１近傍と対応する深さ位置に配置されている。このように構成することによって、ｎ型不純物層の下面を溝部の下端部よりも下側に配置する場合と異なり、ゲート電極９の溝底面部の容量を小さくすることができるので、ゲート電極９の容量が大きくなるのを抑制することができる。
【００３４】
また、第１実施形態では、ｎ型不純物層３の不純物濃度をｎ＋型ソース拡散層６の不純物濃度よりも低くしている。このように構成することによって、ｎ型不純物層３の不純物濃度に起因して、ゲート電極９とｎ型不純物層３との間の容量が大きくなるのを抑制することができるので、ゲート電極９の容量が大きくなるのをより抑制することができる。加えて、ドレインに高電圧が加わった場合には、十分に空乏層が広がり得る濃度であるので、高い耐圧を有することができる。
【００３５】
また、第１実施形態では、ｎ−型ドレインドリフト層２とｎ−型不純物層４とは、実質的に同じ不純物濃度を有する。このように構成することによって、エピタキシャルシリコン層からなるｎ−型ドレインドリフト層２を形成する際にｎ−型不純物層４を同時に形成することができるので、製造工程数が増加するのを抑制することができる。
【００３６】
（第２実施形態）
図５は、本発明の第２実施形態によるパワーＭＯＳＦＥＴ２００の構造を説明するための断面図である。パワーＭＯＳＦＥＴ２００では、上記第１実施形態と異なり、溝部７の下端部７ａがｎ型不純物層２０１の下面よりも上側に配置されている。すなわち、第２実施形態では、溝部７は、ｎ＋型ソース拡散層６、ｐ型ベース層５およびｎ−型不純物層４を貫通して、ｎ型不純物層２０１まで達するように形成されている。
【００３７】
ｎ型不純物層２０１は、図５に示すように、約０．５μｍの厚みを有するとともに、ｎ−型ドレインドリフト層２上に形成されている。このｎ型不純物層２０１は、エピタキシャルシリコン層にリン（Ｐ）がドープされることにより、ｎ−型ドレインドリフト層２の不純物濃度よりも高い約１×１０１７ａｔｏｍｓ／ｃｍ３の不純物濃度を有する。なお、ｎ型不純物層２０１は、本発明の「第２半導体層」の一例である。
【００３８】
なお、第２実施形態のその他の構造は、上記第１実施形態と同様である。
【００３９】
第２実施形態では、上記のように、ｎ型不純物層２０１の下面は、溝部７の下端部７ａよりも下側に配置されている。このように構成することによって、ｎ−型ドレインドリフト層２とｎ型不純物層２０１との境界部にゲート絶縁膜８およびゲート電極９が配置されることがないので、ｎ−型ドレインドリフト層２とｎ型不純物層２０１との接触面積を大きくすることができる。これにより、ｎ−型ドレインドリフト層２の電流が通過する面積を大きくすることができるので、パワーＭＯＳＦＥＴ２００のオン抵抗を小さくすることができる。
【００４０】
なお、第２実施形態のその他の効果は、上記第１実施形態と同様である。
【００４１】
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【００４２】
たとえば、上記第１および第２実施形態では、ｎ−型ドレインドリフト層２の不純物濃度とｎ−型不純物層４の不純物濃度とが同じである例を示したが、本発明はこれに限らず、ｎ−型ドレインドリフト層の不純物濃度とｎ−型不純物層の不純物濃度とが異なるようにしてもよい。
【００４３】
また、上記第１および第２実施形態では、ｎ型不純物層３（２０１）がｎ＋型ソース拡散層６の不純物濃度よりも低い不純物濃度を有する例を示したが、本発明はこれに限らず、ｎ型不純物層がｎ型ソース拡散層の不純物濃度よりも高い不純物濃度を有するようにしてもよい。
【００４４】
また、上記第１および第２実施形態では、リン（Ｐ）がドープされたポリシリコン層からなるゲート電極９を形成する例を示したが、本発明はこれに限らず、ゲート電極９の抵抗を低減するために、ゲート電極９上にＷＳｉなどの金属シリサイドを形成してもよい。
【００４５】
また、上記第１実施形態では、溝部７を形成した後、熱酸化法によりゲート絶縁膜８を形成する例を示したが、本発明はこれに限らず、溝部７の各角部を丸く形成するために、溝部７を形成した後でゲート絶縁膜８を形成する前に、丸め酸化と、丸め酸化により形成されたシリコン酸化膜の除去とを行うようにしてもよい。
【図面の簡単な説明】
【００４６】
【図１】本発明の第１実施形態によるパワーＭＯＳＦＥＴの構造を説明するための平面図である。
【図２】図１の５００−５００線に沿った断面図である。
【図３】図１に示した第１実施形態によるパワーＭＯＳＦＥＴのｎ＋型ソース拡散層の表面からの深さと、不純物濃度との関係を示したグラフである。
【図４】本発明の第１実施形態によるパワーＭＯＳＦＥＴの製造プロセスを説明するための断面図である。
【図５】本発明の第２実施形態によるパワーＭＯＳＦＥＴの構造を説明するための断面図である。
【符号の説明】
【００４７】
１  ｎ＋型単結晶シリコン基板（基板）
２  ｎ−型ドレインドリフト層（第１半導体層）
３、２０１  ｎ型不純物層（第２半導体層）
４  ｎ−型不純物層（第３半導体層）
５  ｐ型ベース層（第４半導体層）
６  ｎ＋型ソース拡散層（第５半導体層）
７  溝部
８  ゲート絶縁膜（絶縁膜）
９  ゲート電極（電極）
１００、２００  パワーＭＯＳＦＥＴ（半導体装置）
【図１】
2008159916.tif 000003
【図２】
2008159916.tif 000004
【図３】
2008159916.tif 000005
【図４】
2008159916.tif 000006
【図５】
2008159916.tif 000007