(57)【要約】【課題】マスク作成後の回路変更において、マスクの変更枚数を少なく抑える。【解決手段】論理素子および配線の少なくともいずれかの変更がマスク作成後に発生した場合に、回路変更情報と回路変更前のレイアウト情報をもとに、変更された論理素子または配線を、指定された配線層で配線可能な、論理素子の配置座標または配線座標を検索し、検索された前記座標情報に基づいて、論理素子の配置、または配線を行う。【選択図】図５
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【特許請求の範囲】
【請求項１】
論理素子および配線の少なくともいずれかの変更がマスク作成後に発生した場合に、回路変更情報と回路変更前のレイアウト情報をもとに、変更された論理素子または配線を、指定された配線層で配線可能な、論理素子の配置座標または配線座標を検索する検索手段と、
検索された前記座標情報に基づいて、論理素子の配置、または配線を行う手段と、
を備える半導体集積回路の設計装置。
【請求項２】
論理素子および配線の少なくともいずれかの変更がマスク作成後に発生した場合に、回路変更情報と回路変更前のレイアウト情報をもとに、変更された論理素子または配線を、指定された配線層で配線可能な、論理素子の配置座標または配線座標を検索する検索工程と、
検索された前記座標情報に基づいて、論理素子の配置、または配線を行う工程と、
を備える半導体集積回路の設計方法。
【請求項３】
前記座標情報は、詳細配線または実配線を用いて検索されることを特徴とする請求項２に記載の半導体集積回路の設計方法。
【請求項４】
論理素子および配線の少なくともいずれかの変更がマスク作成後に発生した場合に、回路変更情報と回路変更前のレイアウト情報をもとに、変更された論理素子または配線を、指定された配線層で配線可能な、論理素子の配置座標または配線座標を検索する検索工程と、
検索された前記座標情報に基づいて、論理素子の配置、または配線を行う工程と、
を備える半導体集積回路の設計方法により変更されたマスクを用いて半導体集積回路装置を製造する方法。
【請求項５】
前記論理素子間を接続する配線の一部が部分的に切断され、一端は論理素子との接続から切断された配線と、他端では他の論理素子と接続された配線とを備える半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路の設計装置、半導体集積回路の設計方法、半導体装置の製造方法および半導体装置に関する。
【背景技術】
【０００２】
半導体集積回路装置の製造においては、マスクを作成した後に仕様変更や機能追加を指示される場合がある。
【０００３】
マスク作成後の回路変更で追加されたネットの信号配線は、マスクの変更枚数をできるだけ少なくするために、全ての層にわたって変更するのではなく、２層の配線層を使用することが一般的である。これは半導体集積回路が多層化しているなかで信号配線をより効率化し、優先配線方向を適用するために追加された論理素子が概略配線をもとに配置されているからである。
【０００４】
しかしながら、従来の技術では、少なくとも２層の信号配線が必要になり、その分だけマスクの変更枚数が増える場合が多いという問題があった。
【特許文献１】特開２００２−２６１１６３号公報
【特許文献２】特開２０００−０５６４４６号公報
【特許文献３】特開平８−０３０６５４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、マスク作成後の回路変更において、マスクの変更枚数を少なく抑えることができる半導体集積回路の設計装置、半導体集積回路の設計方法、この設計方法を用いた半導体装置の製造方法、および半導体装置を提供することにある。
【課題を解決するための手段】
【０００６】
本発明によれば、
論理素子および配線の少なくともいずれかの変更がマスク作成後に発生した場合に、回路変更情報と回路変更前のレイアウト情報をもとに、変更された論理素子または配線を、指定された配線層で配線可能な、論理素子の配置座標または配線座標を検索する検索手段と、
検索された前記座標情報に基づいて、論理素子の配置、または配線を行う手段と、
を備える半導体集積回路の設計装置が提供される。
【０００７】
また、本発明によれば、
論理素子および配線の少なくともいずれかの変更がマスク作成後に発生した場合に、回路変更情報と回路変更前のレイアウト情報をもとに、変更された論理素子または配線を、指定された配線層で配線可能な、論理素子の配置座標または配線座標を検索する検索工程と、
検索された前記座標情報に基づいて、論理素子の配置、または配線を行う工程と、
を備える半導体集積回路の設計方法が提供される。
【０００８】
さらに、本発明によれば、
前記論理素子間を接続する配線の一部が部分的に切断され、一端は論理素子との接続から切断された配線と、他端では他の論理素子と接続された配線とを備える半導体装置が提供される。
【発明の効果】
【０００９】
本発明によれば、マスク作成後の回路変更において、マスクの変更枚数を少なく抑えることができる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施の形態について図面を参照しながら説明する。
【００１１】
（１）半導体集積回路の設計装置
図１は、本発明に係る半導体集積回路の設計装置の実施の一形態の概略構成を示すブロック図である。同図に示す設計装置１は、ＥＷＳ（Engineering Work Station）１０と、ハードディスク等でなる外部記憶装置ＭＲ２，ＭＲ４と、入力部１６と、ディスプレイ１８とを備える。
【００１２】
外部記憶装置ＭＲ２には、後述する本発明に係る半導体集積回路設計方法の実施形態における一連の手順を記述したレシピファイルが格納される。外部記憶装置ＭＲ２は、ＥＷＳ１０に接続され、ＥＷＳ１０の図示しない制御部によりレシピファイルが読み込まれて図示しないバッファメモリに記憶され、記述された一連の手順に従ってＥＷＳ１０により回路設計が行われる。外部記憶装置ＭＲ４には、回路変更（Engineering Change Order、以下、単に「ＥＣＯ」という）前後の設計情報のデータベースが格納される。このデータベースには、例えばＥＣＯ前後のネットリストのほか、ＥＣＯ前のフロアプラン、ＥＣＯ前の素子配置およびＥＣＯ前の配線等が含まれる。外部記憶装置ＭＲ４もＥＷＳ１０に接続されて上記データベースの情報がＥＷＳ１０により読み出される。なお、本実施形態においては、レシピファイルおよび設計情報を外付けの記憶装置に格納することとしたが、これに限る必要は全くなく、内蔵された記憶装置に予め格納してもよいし、インターネット等の有線または無線の回線を使用して必要に応じて取り込むことにしてもよい。
【００１３】
入力部１６は、ＥＷＳ１０に接続され、ＥＣＯ後のネットリスト等のＥＣＯ情報をＥＷＳ１０に入力するためのインタフェイスである。
【００１４】
ディスプレイ１８は、ＥＷＳ１０に接続され、ＥＷＳ１０から画像情報の供給を受けて、後述する実配線のシミュレーション結果等の画像を必要に応じて液晶画面等に表示する。
【００１５】
ＥＷＳ１０は、情報抽出部２２と、配置部２４と、配線部２６と、検索部２８と、判定部３２とを含む。情報抽出部２２は、配置部２４および検索部２８に接続され、例えば外部記憶装置ＭＲ４から取り込まれたＥＣＯ前後の設計情報からネットリストを比較して変更情報を抽出するなど、ＥＣＯ処理に必要な情報抽出を行う。入力部１６から、直接、回路の変更情報をキーボードなどから入力してもよい。
【００１６】
配置部２４は、情報抽出部２２の他、配線部２６と検索部２８とに接続され、情報抽出部２２から送られた情報または検索部２８から送られた検索結果に基づき、追加の論理素子を指定された配置座標に配置する。
【００１７】
配線部２６は、配置部２４の他に検索部２８および判定部３２に接続され、ＥＣＯ前のフロアプランおよびＥＣＯ前の配線等の情報を検索部２８に提供するとともに、これらの配線情報に基づき、配置部２４により配置された論理素子に対してシミュレーション上の実配線を行い、その結果を判定部３２に供給する。ここで、配線部２６で行われる概略配線経路の計算は、論理素子の接続情報をもとに配線経路を計算し、配線スペースが確保されている配線経路を計算する。この計算によって得られる配線を概略配線と呼ぶ。また、配線部２６で行われる詳細配線経路の計算は、概略配線経路をもとに、配線層を割り当てることで、実際にマスクになる配線幅と配線位置を算出する。この計算によって得られる配線情報を詳細配線、または実配線と呼ぶ。
【００１８】
判定部３２は、配線部２６による配線結果を受けて配線可能かどうかの判断を行う。配線不可能であると判断した場合には、判定結果を検索部２８に与える。検索部２８は、判定部３２による判定結果を受け、配線可能な論理素子の位置または接続可能な座標位置の検索を行う。
【００１９】
配置部２４、配線部２６および判定部３２は、本実施形態において例えば論理素子の配置、または配線を行う手段に対応する。
【００２０】
図１に示す設計装置１を用いたＥＣＯの処理方法について、本発明に係る半導体集積回路の設計方法の実施の形態として図２乃至図１０を参照しながら説明する。
【００２１】
（２）半導体集積回路の設計方法
（ｉ）第１の実施の形態
図２は、本発明に係る半導体集積回路の設計方法の第１の実施の形態の適用対象となる半導体集積回路装置の配線層を示す模式図である。同図に示す例では、第１金属層（縦）、第２金属層（横）、第３金属層（縦）、第４金属層（横）、第５金属層（縦）および第６金属層（横）を使用してＥＣＯを行う。
【００２２】
図３は、本実施形態による半導体集積回路の設計方法の概略手順を示すフローチャートである。
【００２３】
まず、情報抽出部２２によりＥＣＯ前後のネットリストを比較し（ステップＳ１）、変更ネットを抽出する（ステップＳ２）。これらの手順と前後して、または並行して情報抽出部２２によりＥＣＯ前のデータベースを読み込み（ステップＳ３）、ＥＣＯ前のフロアプラン、ＥＣＯ前の素子配置およびＥＣＯ前の配線情報、並びに追加の論理素子およびこれらの配線関係の情報をＥＣＯ情報として読み込む（ステップＳ４）。
【００２４】
次に、ｎ＝１とする（ステップＳ５）。本実施形態においてｎは配線層数である金属層の層数を表す（１≦ｎ≦６）。続いて、配置部２４により、追加された論理素子を配置し（ステップＳ６）、配線部２６により、１つの配線層で配線可能かどうかシミュレーション上の実配線を行う。シミュレーション結果はディスプレイ１８に表示してもよい。ここでの配置は概略配線を用いて行う。
【００２５】
次いで、判定部３２により、追加された論理素子が１つの配線層で配線可能かどうか判定する（ステップＳ８）。追加された論理素子の全てが１つの配線層で配線可能な場合は、ＥＣＯ処理は終了する。
【００２６】
この一方、追加された論理素子のうち、１つの配線層で配線できない素子がある場合には、そのようなネットを抽出し（ステップＳ９）、抽出されたネットにつながる論理素子をさらに抽出し、検索部２８により、ルータ(router)を用いて１つの配線層で配線可能な他の位置を検索する（ステップＳ１１）。
【００２７】
次に、検索された配線位置へ論理素子の位置を変更し（ステップＳ１２）、１つの配線層で配線可能かどうかをシミュレーションにて再度確認する（ステップＳ１４）。配線可能であることが確認された場合には、ＥＣＯ処理は終了する。
【００２８】
この一方、１つの配線層で配線できない場合には、ｎ＝２（＝１＋１）とカウンタ（図示せず）をアップし（ステップＳ１５）、全ての追加論理素子について配線可能であることが確認されるまで、上述したステップＳ７からステップＳ１４までの手順を繰り返す。
【００２９】
本実施形態のＥＣＯ処理による効果を図４のレイアウト図を参照しながら説明する。同図（ａ）に示すように、初期レイアウトでは、配線ＷＰ１に接続された論理素子ＤＰ１およびＤＰ２、並びに、配線ＷＰ２に接続された論理素子ＤＰ１およびＤＰ２が配置されている。ここで、マスク作成後の設計変更により、論理素子ＤＡ１およびＤＡ３が追加される場合、従来の技術により、図４（ａ）に示すように概略配線を元に配置し、続いて同一配線層（第１金属層）での配線を行うと、同図（ｂ）に示すように、追加論理素子ＤＡ１およびＤＡ３を接続する配線ＷＡ１が初期レイアウトでの配線ＷＰ１に短絡してしまう。この場合、従来の技術では、下層または上層の配線層（ここでは第２金属層）を利用して追加論理素子ＤＡ１，ＤＡ３を接続せざるを得ないので、図４（ｃ）に示すように２層に跨ぐ配線となり、変更するマスクの数量がその分だけ増大してしまっていた。
【００３０】
これに対して、本実施形態によれば、詳細配線経路を用いた配置では同一配線層での配線が不可能であることを判定し（ステップＳ７，Ｓ８）、配線可能な位置を検索して（ステップＳ１１）追加論理素子ＤＡ１，ＤＡ３の配置位置を変更する（ステップＳ１２）ので、図４（ｄ）に示すように、同一配線層で初期レイアウトでの配線ＷＰ１と短絡することなく論理素子ＤＡ１，ＤＡ３を追加することができ、この結果、変更するマスクの数量は１枚で済む。
【００３１】
このように、本実施形態によれば、詳細配線経路を用いて追加論理素子の初期配置を行いながら、配線可能かどうかを判断し、不可能であれば他の位置で配線可能な位置を探索するので、マスクの変更枚数を少なく抑えるＥＣＯ処理を高速度で実現することができる。
【００３２】
（ｉｉ）第２の実施の形態
図５乃至図９を用いて本発明に係る半導体集積回路の設計方法の第２の実施の形態について説明する。本実施形態はマスク変更後の回路変更として、論理素子の追加に加えて初期レイアウトでの配線の変更を伴う場合に好適である。また、概略配線経路を用いることなく、詳細配線経路を用いる。この点は次記する第３の実施の形態についても同様である。
【００３３】
図５は、本実施形態による半導体集積回路の設計方法の概略手順を示すフローチャートである。
【００３４】
設計装置１の情報抽出部２２（図１参照）によりＥＣＯ前後のネットリストの比較、変更ネットの抽出、ＥＣＯ前のデータベースの読み込み、およびＥＣＯ情報の読み込みまでの手順（ステップＳ３１〜Ｓ３４）は、第１の実施の形態と実質的に同様であり、図３のステップ番号に単に３０を加算したものに相当するので、以下ではステップＳ３５から説明する。
【００３５】
即ち、読み込まれたＥＣＯ情報から、変更された配線情報を情報抽出部２２が抽出する（ステップＳ３５）。
【００３６】
次に、ｎ＝１とし（ステップＳ３６）、変更されたネットに対して１つの配線層の配線パターンを情報抽出部２２が抽出する（ステップＳ３７）。
【００３７】
続いて、情報抽出部２２は、ＥＣＯ用にアクセス可能な配線パターンの座標を抽出する（ステップＳ３８）。
【００３８】
次いで、検索部２８が１つの配線層で配線可能な配置位置を探索し（ステップＳ３９）、追加セルを配置できる座標があるかどうかを判定部３２が判定する（ステップＳ４０）。
【００３９】
追加セルを配置できる座標がある場合は、その座標に配置部２４が追加セルを配置し（ステップＳ４１）、配線部２６が実配線を行って（ステップＳ４２）、ＥＣＯ処理を終了する。この一方、配置可能な座標が第１配線層に存在しなかった場合は、ｎ＝ｎ＋１とし（ステップＳ４３）、複数層の配線層にて配置可能な座標が見つかるまで上述したステップＳ３７乃至Ｓ４０の手順を繰り返す。
【００４０】
本実施形態による設計方法の効果の一例を図６および図７を参照しながら簡単に説明する。図６（ａ）および（ｂ）は、それぞれＥＣＯ前後の回路の一部を示す回路図である。ＥＣＯ前では同図（ａ）に示すように、セルＣ２およびＣ３がセルＣ１にともに接続されていたところ、マスク作成後の設計変更により、同図（ｂ）に示すように、新たにセルＣ４が加わってセルＣ３の接続先がセルＣ４に変更されている。
【００４１】
図７（ａ）および（ｂ）は、図６の回路図に対応してＥＣＯ前後の素子配置と配線経路とをそれぞれ具体的に示すレイアウト図である。同図中、符号Ｍ２乃至Ｍ４はそれぞれ第２金属層乃至第４金属層を示す。また、同図中の実線の方向は配線の方向を示す。この点は、図９および図１２の実線および点線においても同様である。
【００４２】
図７（ｂ）に示すように、アクセス可能な配線パターンの座標として第２金属層Ｍ２におけるセルＣ３近傍の座標が抽出され、その配線層で追加セルＣ４のための配線可能な配置位置が探索されている。その結果、第２金属層Ｍ２におけるセルＣ１とセルＣ３との接続が中途で切断され、同じ第２金属層Ｍ２に追加セルＣ４が配置されるとともにセルＣ３との配線が実現する。
【００４３】
このように、図７に示す例では、第２金属層Ｍ２で追加セルの配置とこれに伴う配線変更が実現し、第３金属層Ｍ３乃至第５金属層Ｍ５については変更がないので、第２金属層Ｍ２についてのマスク変更だけでＥＣＯ処理が終了することが分かる。なお、図７（ｂ）において第３金属層Ｍ３におけるノードＮ１から第２金属層Ｍ２における切断点Ｔ１までの配線はデバイスの動作上不要ではあるが、もしもこの配線を削除すると隣接容量が変化してタイミングがずれるおそれがあるので、意図的に残しておく。これにより、回路特性に影響を及ぼすことなく、最小のマスク変更数で回路変更に対処することができる。
【００４４】
本実施形態による設計方法の効果の他の一例を図８および図９を参照しながら簡単に説明する。図８（ａ）および（ｂ）は、本例におけるＥＣＯ前後の回路の一部をそれぞれ示す回路図である。ＥＣＯ前では同図（ａ）に示すように、セルＣ２乃至Ｃ５がセルＣ１に共通に接続されている。ＥＣＯ後では、図８（ｂ）に示すように、新たにセルＣ６が加わってセルＣ４およびＣ５の接続先がセルＣ６に変更されている。
【００４５】
図９（ａ）および（ｂ）は、図８の回路図に対応してＥＣＯ前後の素子配置と配線経路とをそれぞれ具体的に示すレイアウト図である。同図において、符号Ｍ２乃至Ｍ５はそれぞれ第２金属層乃至第５金属層を示す。図９（ｂ）に示すように、アクセス可能な配線パターンの座標として第３金属層Ｍ３における紙面右側の座標が抽出され、その配線層で追加セルＣ６のための配線可能な配置位置が探索されている。その結果、第３金属層Ｍ３におけるセルＣ１とセルＣ５，Ｃ４との接続が切断点Ｔ２およびＴ３でそれぞれ中途に切断されている。さらに、同じ第３金属層Ｍ３に追加セルＣ６が配置されるとともに、図９（ｂ）内で点線に示すように、セルＣ４，Ｃ５との配線が実現する。これにより、第３金属層Ｍ３に対応するマスクのみの変更でＥＣＯに対処することができる。
【００４６】
図９に示す例においても、第４金属層Ｍ４および第５金属層Ｍ５で不要な配線（Ｔ２とＴ３との間、およびＮ２とＮ３との間）が残るが、隣接容量の変化等を防ぐために意図的に残しておく。このように、本例によっても、本実施形態の設計方法によれば、回路特性に影響を及ぼすことなく、最小のマスク変更数でＥＣＯに対処できることが確認される。
【００４７】
（ｉｉｉ）第３の実施の形態
図１０乃至図１２を用いて本発明に係る半導体集積回路の設計方法の第３の実施の形態について説明する。本実施形態は、マスク変更後の回路変更として、論理素子を追加することなく初期レイアウトでの配線のみが変更される場合に好適である。
【００４８】
図１０は、本実施形態による半導体集積回路の設計方法の概略手順を示すフローチャートである。図５との対比により明らかなように、ＥＣＯ前後のネットリストの比較、変更ネットの抽出、ＥＣＯ前のデータベースの読み込み、ＥＣＯ情報の読み込み、変更された配線情報の抽出、第ｎ配線層での配線パターンの抽出、および、アクセス可能な配線パターン座標の抽出までの手順（ステップＳ６１〜Ｓ６８）は、第２の実施の形態と実質的に同様であり、図５のステップ番号に単に３０を加算したものに相当する。以下ではステップＳ６９から説明する。
【００４９】
即ち、抽出された、アクセス可能な配線パターン座標から、１つの配線層で接続可能な座標を検索部２８により探索する（ステップＳ６９）。次に、配線可能かどうかを判定部３２により判定し（ステップＳ７１）、配線可能であれば実配線をしてＥＣＯ処理を終了する。この一方、第１配線層で配線できないと判断した場合は、ｎ＝ｎ＋１として（ステップＳ７２）、上層の配線層にて配線可能な配線パターン座標が見つかるまで上述したステップＳ６７乃至Ｓ７０の手順を繰り返す。
【００５０】
本実施形態による設計方法の効果の一例を図１１および図１２を参照しながら簡単に説明する。図１１（ａ）および（ｂ）は、それぞれＥＣＯ前後の回路の一部を示す回路図である。ＥＣＯ前では同図（ａ）に示すように、セルＣ２１乃至Ｃ２３がセルＣ１１に共通に接続され、セルＣ１２とＣ２４とが互いに接続されていたところ、マスク作成後の設計変更により、同図（ｂ）に示すように、セルＣ２３の接続先がセルＣ１１からセルＣ１２に変更されている。
【００５１】
図１２（ａ）および（ｂ）は、図１１の回路図に対応してＥＣＯ前後の素子配置と配線経路とをそれぞれ具体的に示すレイアウト図である。同図においても、符号Ｍ２乃至Ｍ４はそれぞれ第２金属層乃至第４金属層を示す。図１２（ｂ）に示すように、アクセス可能な配線パターンの座標として第３金属層Ｍ３における紙面下側の左右方向に沿った座標が抽出され、この第３金属層Ｍ３でセルＣ２３とセルＣ１２とを接続するための座標位置が探索され、相互の配線が実現している。第３金属層Ｍ３におけるセルＣ２３とセルＣ１１との配線は、切断点Ｔ４で中途に切断されている。これにより、第３金属層Ｍ３に対応するマスクのみの変更でＥＣＯに対処することができる。
【００５２】
（３）プログラム
上述した第１乃至第３の実施の形態による半導体集積回路の設計方法の一連の手順は、コンピュータに実行させるプログラムに組み込み、フレキシブルディスクやＣＤ−ＲＯＭ等の記録媒体に収納してコンピュータに読込ませて実行させても良い。これにより、本発明に係る半導体集積回路の設計方法を、汎用コンピュータを用いて実現することができる。記録媒体は、磁気ディスクや光ディスク等の携帯可能なものに限定されず、ハードディスク装置やメモリなどの固定型の記録媒体でも良い。また、上述した半導体集積回路の設計方法の一連の手順を組込んだプログラムをインターネット等の通信回線（無線通信を含む）を介して頒布しても良い。さらに、上述した半導体集積回路の設計方法の一連の手順を組込んだプログラムを暗号化したり、変調をかけたり、圧縮した状態で、インターネット等の有線回線や無線回線を介して、あるいは記録媒体に収納して頒布しても良い。
【００５３】
（４）半導体装置の製造方法
上述した第１乃至第３の実施の形態による半導体集積回路の設計方法をＥＣＯ処理に適用することにより、最小のマスク変更枚数で回路特性に影響を及ぼすことなく、変更後の集積回路が形成された半導体装置を製造することができる。これにより、短いＴＡＴ（Turn Around Time）で、かつ、低コストで半導体装置を製造することができる。
【００５４】
（５）半導体装置
上述した第２および第３の実施の形態による半導体集積回路の設計方法をＥＣＯ処理に適用することにより、図７（ｂ）、図９（ｂ）および図１２（ｂ）に示すように、複数の論理素子を備える半導体装置であって、論理素子間を接続する配線の一部が部分的に切断され、一端は論理素子との接続から切断された配線と、他端では他の論理素子と接続された配線を含む半導体装置が提供される。
【図面の簡単な説明】
【００５５】
【図１】本発明に係る半導体集積回路の設計装置の実施の一形態の概略構成を示すブロック図である。
【図２】本発明に係る半導体集積回路の設計装置の実施の形態の適用対象となる半導体集積回路装置の配線層を示す模式図である。
【図３】本発明に係る半導体集積回路の設計方法の第１の実施の形態による半導体集積回路の設計方法の概略手順を示すフローチャートである。
【図４】図３に示す半導体集積回路の設計方法による効果を説明するための模式図である。
【図５】本発明に係る半導体集積回路の設計方法の第２の実施の形態による半導体集積回路の設計方法の概略手順を示すフローチャートである。
【図６】図５に示す半導体集積回路の設計方法の効果の一例を説明する回路図である。
【図７】図５に示す半導体集積回路の設計方法の効果の一例を説明するレイアウト図である。
【図８】図５に示す半導体集積回路の設計方法の効果の他の一例を説明する回路図である。
【図９】図５に示す半導体集積回路の設計方法の効果の他の一例を説明するレイアウト図である。
【図１０】本発明に係る半導体集積回路の設計方法の第３の実施の形態による半導体集積回路の設計方法の概略手順を示すフローチャートである。
【図１１】図１０に示す半導体集積回路の設計方法の効果の一例を説明する回路図である。
【図１２】図１０に示す半導体集積回路の設計方法の効果の一例を説明するレイアウト図である。
【符号の説明】
【００５６】
１：設計装置
１０：シミュレータ
２２：情報抽出部
２４：配置部
２６：実配線部
２８：検索部
３２：判定部
Ｍ２〜Ｍ５：金属配線層
ＭＲ２，ＭＲ４：メモリ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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