(57)【要約】【課題】電力付加効率の低下を抑制するとともに電力効率を高くすることを可能にする。【解決手段】第１導電型の半導体基板２に形成された第２導電型の第１ウェル４と、第１ウェルに形成された第１導電型の第２ウェル８と、第２ウェルに離間して形成された第２導電型のソース領域１２およびドレイン領域１０、ソース領域とドレイン領域との間の第２ウェル上に形成されるチャネル領域１４、チャネル領域上に形成されたゲート絶縁膜１６、およびゲート絶縁膜上に形成されたゲート電極１８を有するＭＯＳ型トランジスタ１と、ソース領域およびドレイン領域の一方に隣接しかつゲート電極の延在する方向に沿って設けられた、第１ウェルとのコンタクトを取るための第１コンタクト領域２０と、第１コンタクト領域に設けられた第１コンタクト２４と、ゲート電極の延在する方向と直交する方向に沿って設けられた、第２ウェルとのコンタクトを取るための第２コンタクト領域２１と、第２コンタクト領域に設けられた第２コンタクト２５と、を備えている。【選択図】図１
2008141101.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板に形成された第２導電型の第１ウェルと、
前記第１ウェルに形成された第１導電型の第２ウェルと、
前記第２ウェルに離間して形成された第２導電型のソース領域およびドレイン領域、前記ソース領域と前記ドレイン領域との間の前記第２ウェル上に形成されるチャネル領域、前記チャネル領域上に形成されたゲート絶縁膜、および前記ゲート絶縁膜上に形成されたゲート電極を有するＭＯＳ型トランジスタと、
前記ソース領域および前記ドレイン領域の一方に隣接しかつ前記ゲート電極の延在する方向に沿って設けられた、前記第１ウェルとのコンタクトを取るための第１コンタクト領域と、
前記第１コンタクト領域に設けられた第１コンタクトと、
前記ゲート電極の延在する方向と直交する方向に沿って設けられた、前記第２ウェルとのコンタクトを取るための第２コンタクト領域と、
前記第２コンタクト領域に設けられた第２コンタクトと、
を備えていることを特徴とする高周波電力増幅器。
【請求項２】
前記第１コンタクト領域は前記ドレイン領域に隣接して設けられ、前記第１コンタクト領域と前記ドレイン領域との最短距離は、前記第２コンタクト領域と前記ドレイン領域との最短距離よりも短いことを特徴とする請求項１記載の高周波電力増幅器。
【請求項３】
前記ソース領域およびドレイン領域の前記ゲート電極の延在する方向の長さは前記チャネル領域の幅と同じであり、前記第１コンタクト領域の前記ゲート電極の延在する方向の長さは、前記チャネル領域の幅よりも大きいことを特徴とする請求項１または２記載の高周波電力増幅器。
【請求項４】
前記ドレイン領域と前記ソース領域は交互に設けられ、前記ゲート電極は隣接するドレイン領域とソース領域間に形成されるチャネル領域上にそれぞれ設けられて少なくとも一端が共通に接続されていることを特徴とする請求項１乃至３のいずれかに記載の電力増幅器。
【請求項５】
請求項１乃至４のいずれかに記載の電力増幅器を送信回路に備えたことを特徴とする携帯型無線端末。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高周波電力増幅器およびそれを用いた携帯型無線端末に関する。
【背景技術】
【０００２】
従来、携帯型の無線端末の出力回路には、化合物半導体を最終増幅段として用いた高周波電力増幅器が多く用いられている。しかしながら、ＣＭＯＳプロセスの微細化の進展とともに、ベースバンド部のデジタル回路のみならず、フロントエンド部の高周波アナログ回路についてもＣＭＯＳで実現しようとする努力が続けられており、一部ではすでに商品化されている。これは、化合物半導体プロセスや、Ｓｉ−Ｇｅプロセスと比較して、本来ロジック回路用に用いられている標準ＣＭＯＳ集積回路プロセスは、単位面積あたり比較的に安価であるためである。
【０００３】
一方、携帯型無線端末機器の電池による長時間駆動を実現するために、高周波電力増幅器に対しては電力効率が高いことが求められている。高周波電力増幅器の消費電力は、携帯型無線端末機器全体の消費電力の大きな比率を占めており、電池に蓄えられた電力を少しでも有効に利用しようとするならば、高周波電力増幅器の高効率化は必須である。携帯型無線端末機器の送信用回路に用いられる高周波電力増幅器の高効率化については知られている（例えば、特許文献１参照）。
【特許文献１】特開２００５−８６６７３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
高周波電力増幅器を安価なＭＯＳ型電界効果トランジスタで構成しようとする場合、化合物半導体ではあまり問題とはならなかったことが新たな問題として生じる。それは、Ｓｉ基板の抵抗が化合物半導体と比較して、相対的に低いことにより生じる。基板の抵抗が低いと、高周波帯では基板を流れる電流が増大し、これにより電力増幅器の電力損失が増大し、電力効率が低下する。
【０００５】
一般に、高周波電力増幅器は、増幅用ＭＯＳ型トランジスタと、直流電源と、チョークコイルと、入力側インピーダンス整合回路、および出力側インピーダンス整合回路を備えている。図１２に、２ＧＨｚにおける高周波電力増幅器の入力電力Ｐｉｎと電力利得の関係の一例を示す。なお、この図１２で電力利得は、次の式で定義される。
【数１】
2008141101.tif 000003
【０００６】
図１２が示すように、高周波電力増幅器において、入力電力Ｐｉｎを増大させてゆくと、次第に電力利得は低下する。これは、大振幅入力に対してトランジスタ出力電力が飽和するためである。
【０００７】
一方、図１３に示すように、入力電力を増大させてゆくと、電力付加効率（ＰＡＥ）は次第に増大する。電力付加効率は、次の式により定義される。
【数２】
2008141101.tif 000004
【０００８】
この式から明らかなように電力付加効率は、出力電力Ｐｏｕｔから入力電力Ｐｉｎを差し引いた付加電力と、電圧源から供給される電力ＰＤＣとの比率である。すなわち、電力付加効率は、電圧源（電池）から供給される電力が、どれだけ有効に電力増幅に利用されているかを示す指標である。特に無線携帯型の端末では、電力付加効率が高いことが強く求められる。
【０００９】
また、図１２および図１３においては、ＣＭＯＳの代表的なシミュレーションモデルであるＢＳＩＭ３モデルのみを用いた場合と、ＢＳＩＭ３モデルを高周波用に拡張したモデルを用いた場合のシミュレーション結果を示している。高周波用の拡張モデルでは、ＣＭＯＳトランジスタのゲート抵抗や、ゲート−ソース、ドレイン間の寄生容量、ソース、ドレイン−基板間の接合容量、基板抵抗などの影響が考慮されている。これらの寄生成分が存在することにより、高周波（２ＧＨｚ）においては電力利得、電力付加効率ともに、低下することを図１２および図１３は示している。
【００１０】
上述したように、ＣＭＯＳによって高周波電力増幅器を構成する場合、基板抵抗が低いことにより生じる電力損失の影響により、高周波における電力効率が大幅に劣化してしまうという問題がある。
【００１１】
本発明は、上記事情を考慮してなされたもので、電力付加効率の低下を抑制するとともに電力効率の高い高周波電力増幅器およびこれを用いた携帯型無線端末を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明の第１の態様による高周波電力増幅器は、第１導電型の半導体基板に形成された第２導電型の第１ウェルと、前記第１ウェルに形成された第１導電型の第２ウェルと、前記第２ウェルに離間して形成された第２導電型のソース領域およびドレイン領域、前記ソース領域と前記ドレイン領域との間の前記第２ウェル上に形成されるチャネル領域、前記チャネル領域上に形成されたゲート絶縁膜、および前記ゲート絶縁膜上に形成されたゲート電極を有するＭＯＳ型トランジスタと、前記ソース領域および前記ドレイン領域の一方に隣接しかつ前記ゲート電極の延在する方向に沿って設けられた、前記第１ウェルとのコンタクトを取るための第１コンタクト領域と、前記第１コンタクト領域に設けられた第１コンタクトと、前記ゲート電極の延在する方向と直交する方向に沿って設けられた、前記第２ウェルとのコンタクトを取るための第２コンタクト領域と、前記第２コンタクト領域に設けられた第２コンタクトと、を備えていることを特徴とする。
【００１３】
また、本発明の第２の態様による携帯型無線端末は、記載の電力増幅器を送信回路に備えたことを特徴とする。
【発明の効果】
【００１４】
本発明によれば、電力付加効率の低下を抑制するとともに電力効率の高い高周波電力増幅器およびこれを用いた携帯型無線端末を提供することができる。
【発明を実施するための最良の形態】
【００１５】
（第１実施形態）
次に、本発明の第１実施形態による高周波電力増幅器を図１乃至図１０を参照して説明する。本実施形態の高周波電力増幅器の回路図を図４に示す。本実施形態の高周波電力増幅器は、増幅用ＭＯＳ型トランジスタ１と、直流電源４２ａ、４２ｂと、チョークコイル４３ａ、４３ｂと、キャパシタおよびインダクタからなる入力側インピーダンス整合回路４４と、キャパシタおよびインダクタからなる出力側インピーダンス整合回路４５とを備えている。本実施形態の高周波電力増幅器に入力された電力は、入力側インピーダンス整合回路４４を介して増幅用ＭＯＳ型トランジスタ１に送られて増幅され、この増幅された電力が出力側インピーダンス整合回路４５を介して外部に出力される。
【００１６】
本実施形態の高周波電力増幅器に係る増幅用ＭＯＳ型トランジスタ１の平面図を図１に示し、図１に示す切断線Ａ−Ａで切断した断面を図２に示し、図１に示す切断線Ｂ−Ｂで切断した断面を図３に示す。この増幅用ＭＯＳ型トランジスタ１は、ＮチャネルＭＯＳ型トランジスタであって、Ｐ型基板（シリコン基板）２に形成されたＮ型ウェル４（ディープウェル４とも云う）と、このＮ型ウェル４に形成され素子分離絶縁膜６によって素子分離されたＰ型ウェル８と、Ｐ型ウェル８に離間して形成されたＮ型のドレイン領域１０およびソース領域１２と、ドレイン領域１０とソース領域１２との間のチャネル１４となるＰ型ウェル８上に形成されたゲート絶縁膜１６と、このゲート絶縁膜１６上に形成されたゲート電極１８とを備えている。そして、本実施形態においては、ゲート電極１８は２本設けられ、それらは一端で共通に接続されている。２本のゲート電極１８の間にソース領域１２が設けられ、２本のゲート電極１８のソース領域１２と反対側にドレイン領域１０が設けられた構成となっている。すなわち、図１においては、２つのＭＯＳ型トランジスタがソース領域１２を共有し、かつゲート電極１８が共通に接続された構成となっている。
【００１７】
また、Ｎ型ウェル４とコンタクトを取るためのコンタクト領域２０が、ドレイン領域１０に隣接して２本のゲート電極１８の延在する方向に沿ってＮ型ウェル４上に設けられている（図１、図２）。すなわち、コンタクト領域２０は図１においては、２つ設けられ、各コンタクト領域２０は対応するドレイン領域１０に隣接しゲート電極１８の延在する方向に沿って設けられていることになる。このため、コンタクト領域２０と対応するドレイン領域１０との間の最短距離Ｌｄｗはドレイン領域１０のどの点からもほぼ一定となる。コンタクト領域２０はその形状は長方形であってその長手方向がゲート電極１８の延在する方向と平行となっている。なお、コンタクト領域２０は層間絶縁膜２２に設けられた複数のコンタクト２４を介して金属配線２６に接続されている（図２参照）。この金属配線２６は外部に設けられた図示しない一定電位源に接続される。
【００１８】
また、Ｐ型ウェル８とコンタクトを取るためのコンタクト領域２１が、コンタクト領域２０の延在する方向とほぼ直交する方向（コンタクト領域２０の短軸方向）に延在してＰ型ウェル８上に設けられている（図１、図３）。そしてコンタクト領域２１は本実施形態においては２つ設けられ、それぞれのコンタクト領域２１とドレイン領域１０との間の距離Ｌｐが、ドレイン領域１０のどの点からもほぼ一定となるように構成されている。なお、コンタクト領域２１は層間絶縁膜２２、２３に設けられた複数のコンタクト２５を介して金属配線２８に接続されている（図３参照）。この金属配線２８は外部に設けられた図示しない一定電位源に接続される。
【００１９】
本実施形態においては、ドレイン領域１０がゲート電極１８の外側に配置されている。これは、ドレイン電位が高い周波数で、かつ大きな振幅で変化したとき、ドレイン領域１０とＰ型ウェル８の間に形成される接合容量への充放電を速やかに実行するためには、ドレイン領域１０と、Ｎ型ウェル４へのコンタクト領域２０との間の距離Ｌｄｗを、できるだけ短くすることが、基板を流れる電流に起因する電力損失を防ぐ上で好ましいからである。
【００２０】
また、図１に示す場合と逆に、ドレイン領域１０を２本のゲート電極１８の間に配置することも可能である。この場合には、ドレイン領域１０が２つのトランジスタ間で共有されるため、ドレイン領域１０とコンタクト領域２０との間の距離は図１の場合に比べて多少長くなる。しかしながら、低抵抗なＮ型ウェル４がドレイン領域１０の直下にまで延在して電力損失を可及的に抑えることができる。
【００２１】
本実施形態においては、ＭＯＳ型トランジスタ１のチャネル１４の幅をＷとしたとき、結果的にソース領域１２あるいはドレイン領域１０の幅もＭＯＳ型トランジスタ１のチャネル幅Ｗと等しい構成となるが、Ｎ型ウェル４に対するコンタクト領域２０の長さＷｃは、ＭＯＳ型トランジスタ１のチャネル幅Ｗよりも長い。すなわちＷ＜Ｗｃの関係が成り立つ。このような配置により、上述したように、電位変動が最も大きいドレイン領域１０の位置と、各ドレイン領域１０に隣接して配置されたコンタクト領域２０との間の最短距離Ｌｄｗは、ドレイン領域１０の任意の位置について、必ずほぼ一定と見なすことができるため、寄生抵抗のばらつきを小さくすることができる。
【００２２】
また、ドレイン領域１０からＮ型ウェル４へのコンタクト領域２０までの距離Ｌｄｗを、ドレイン領域１０からコンタクト領域２１までの距離Ｌｐよりも短く配置することにより、より抵抗の低いＮ型ウェル４経由の導電経路を短くすることが可能となり、寄生抵抗成分を小さくすることができる。
【００２３】
ゲート電極１８の両側に形成されたソース領域１２、ドレイン領域１０のうちの、少なくともどちらかに隣接し、かつ上記隣接する領域に並行してＮ型ウェル４に対する複数のコンタクトが配置され、かつＮ型ウェル４に対する上記コンタクトは電気的に接地電位に接続される。Ｎ型ウェルの抵抗率は、一般にＰ型ウェルの抵抗に比べて低い。したがって、Ｐ型ウェルへのコンタクト領域２１をＭＯＳ型トランジスタに隣接して配置するよりも、Ｎ型ウェル４へのコンタクト領域２０をＭＯＳ型トランジスタに隣接して配置するほうが、基板電流に伴う電力損失を減らすことができる。
【００２４】
（比較例）
本実施形態に係る高周波電力増幅器のＭＯＳ型トランジスタの比較例として、図５に示すレイアウトを有する周知の高周波電力増幅器のＭＯＳ型トランジスタを作成した。この比較例のＭＯＳ型トランジスタを図５に示す切断線Ｃ−Ｃで切断した断面図を図６に示す。
【００２５】
この比較例のＭＯＳ型トランジスタは、素子分離絶縁膜７２によって素子分離されたＰ型基板７１の素子領域に形成される。そして、この素子領域に互い違いに形成された複数のＮ型のソース領域７３およびＮ型のドレイン領域７４と、隣接するソース領域７３とドレイン領域７４との間のチャネル領域７５となる素子領域上にゲート絶縁膜７６を介して形成された複数のゲート電極７７と、を備えている。すなわち、図５および図６では、６個のＭＯＳトランジスタがソース領域７３あるいはドレイン領域７４を共有し、６個のゲート電極７７が一方の端部（図では上側の端部）で共通に接続された構成となっている。
【００２６】
この比較例のＭＯＳ型トランジスタは、ゲート・ソース・ドレインが形成された素子領域の周囲には、Ｐ型基板７１に対するコンタクト領域７９がＭＯＳ型トランジスタを取り囲むように配置されている。このコンタクト領域７９に複数個のコンタクト８０が設けられている。そして、コンタクト領域７９は複数のコンタクト８０を介して金属配線８１に接続され、この金属配線８１は外部に設けられた一定電位源に接続される。また、トランジスタが形成された領域とコンタクト領域７９との間には、プロセスに起因する特性ばらつきの影響を抑える目的で、ダミーゲート電極７９が片側に１個ないし２個（図５および図６では２個）ずつ設けられている。
【００２７】
本実施形態と比較例とを比較すると、ＭＯＳ型トランジスタのドレイン領域と、基板（本実施形態ではＮ型ウェル）へのコンタクト領域との距離Ｌｄｗは、本実施形態の場合にはほぼ一定であるのに対して、比較例の場合には近い点と遠い点とが存在して一定になっておらず、ばらつきが大きく、しかも平均的な距離も、本実施形態と比較すると長いことがわかる。
【００２８】
したがって、ドレイン電位が高周波で大振幅駆動された場合、ドレイン領域とその下に位置するウェルまたは基板との間の接合容量を充放電するために流れる基板電流は、本実施形態では比較的小さくて均一な抵抗を介して行われるのに対して、比較例では大きくばらついた抵抗を介して行われる。
【００２９】
ドレイン電位が高周波数で、かつ大振幅で駆動されたとき、ドレイン領域とＰ型ウェルの間に形成される接合容量への充放電は、基板（本実施形態ではＮ型ウェル）を介して行われる。ここで、仮に、単位チャネル幅当たりのドレイン接合容量が本実施形態と比較例で等しいと仮定すると、基板抵抗を介して供給しなければならない電荷量も等しいから、基板抵抗が小さいほど、基板電流に起因する電力損失を小さくすることができる。
【００３０】
ところが、ＣＭＯＳプロセスにおいては、Ｓｉ基板を用いるため、すでに基板の抵抗率が決まっていることから、基板抵抗を下げるためには、ドレイン領域とコンタクトとの間の距離を短くする必要がある。本実施形態では、ドレイン領域１０とＰ型ウェルコンタクト領域２１との間の距離Ｌｐが、できるだけ短い配置となっており、かつドレイン領域１０とＮ型コンタクト領域２０との最短距離Ｌｄｗがほぼ一定である。これにより、基板電流に起因する電力損失を最小限に抑制することができ、電力増幅器の電力効率を向上させることができる。
【００３１】
また、本実施形態においては、主たる基板電流の経路として、Ｎ型ウェル４を用いている。比較例で用いているＰ型基板の移動度と比較して、Ｎ型ウェルの移動度が高いことから、より基板抵抗を低くすることができる。
【００３２】
次に、本実施形態による高周波電力増幅器に用いられるＭＯＳ型トランジスタの等価回路を図７に示し、上記比較例による高周波電力増幅器に用いられるＭＯＳ型トランジスタの等価回路を図８に示す。なお、図７、８は高周波用の拡張モデルの等価回路である。
【００３３】
比較例の等価回路モデルにおいては、比較例の図５および図６で示したように、ソースとドレインが交互に複数配列されている。さらにトランジスタ領域の外側を取り囲むように基板コンタクトが配置されている。このため、ソース−基板コンタクト間の距離と、ドレイン−基板コンタクト間の距離は、個々のトランジスタごとに異なるが、その平均値としてはほぼ等しい。これにより、ドレイン−基板コンタクト間の抵抗Ｒ６とソース−基板コンタクト間の抵抗Ｒ７は、等価回路においては、ほぼ等しい値（例えば、約７１Ω）となる（図８参照）。なお、図８において、Ｒ１はゲート抵抗、Ｒ２、Ｒ３は基板抵抗、Ｃ１はゲート−ドレイン間の寄生容量、Ｃ２はゲート−ソース間の寄生容量、Ｄ１はドレインと基板とによって形成される接合ダイオードによる寄生可変容量、Ｄ２はソースと基板とによって形成される接合ダイオードによる寄生可変容量を示す。
【００３４】
これに対して、本実施形態のＭＯＳ型トランジスタにおいては、ドレイン１０に近接して基板コンタクト２０が配置されるために、等価回路上ではドレイン１０と基板コンタクト間の抵抗Ｒ４のみで表すことができ、その抵抗値（例えば、０．３６Ω）は比較例に比べると低くなる。なお、図７において、Ｒ３はＰウェル８とコンタクト２１との間の抵抗（０．３６Ω）を示し、Ｄ３はＰウェル８とＮウェル４との接合ダイオードによる寄生容量（０．６７ｐＦ）を示し、Ｒ５は基板抵抗を示す。
【００３５】
次に、本実施形態のＭＯＳ型トランジスタを用いて構成した電力増幅器と、比較例のＭＯＳ型トランジスタを用いて構成した電力増幅器の、電力利得の周波数依存性を図９に示す。比較例のＭＯＳ型トランジスタを用いて構成した電力増幅器の電力利得は、ＲＦ拡張モデルおよびＢＳＩＭ３モデルを用いて計算してある。図９からわかるように、ほぼ全ての周波数領域において、比較例で示したＭＯＳトランジスタを用いたほうが、本実施形態を用いた場合よりも大きな電力利得が得られる。この理由としては、比較例の方は、隣り合うトランジスタがドレイン領域を共有しているので、単位チャネル長（ドレイン長）で比較した場合、ドレイン領域の接合容量が小さいためであると考えられる。相対的にドレイン容量が小さいため、トランジスタを流れるドレイン電流のうち、ドレイン容量の充放電に使われる比率が小さく、負荷に供給される比率が大きいため、電力利得は大きいものと考えられる。
【００３６】
次に、本実施形態のＭＯＳ型トランジスタを用いて構成した電力増幅器と、比較例のＭＯＳ型トランジスタを用いて構成した電力増幅器の、電力付加効率の周波数依存性を図１０に示す。比較例のＭＯＳ型トランジスタを用いて構成した電力増幅器の電力付加効率は、ＲＦ拡張モデルを用いて計算してある。図１０からわかるように、電力付加効率については、１ＧＨｚ以下の低い周波数では、比較例のほうが高い効率が得られる。しかしながら、１ＧＨｚ以上になるとこの関係が逆転して、本実施形態のほうが高い電力付加効率が得られるようになる。この理由としては、低い周波数領域においては、相対的には比較例の方がドレイン容量は小さいため、これを充放電させるために流れる基板電流が小さく、同じ周波数で比較すると比較例の方が電力損失は少ない。これに対して、高い周波数領域においては、単位時間当たりの充放電の回数が増大するため、ドレイン容量の大きさよりもむしろ基板抵抗による電力損失が支配的になる。したがって、１ＧＨｚ以上の高い周波数では、本実施形態の方が、比較例よりも高い電力効率が得られる。
【００３７】
以上説明したように、本実施形態によれば、Ｓｉ基板上に構成されたＭＯＳ型トランジスタを、極めて高い周波数で大振幅動作させた場合に生じる、基板電流に起因する電力損失を低減するが可能となり、電力付加効率の高い高周波電力増幅器を提供することができる。また、標準的なＣＭＯＳプロセスを用いるにより、量産時のコストが低減できること、他のロジック回路と混載が可能であることなどのメリットも有する。
【００３８】
なお、本実施形態においては、ＭＯＳ型トランジスタはＮ型チャネルであったが、Ｐ型チャネルであってもよい。Ｎ型チャネルのほうが、移動度がより高いものが得られることから、高周波電力増幅器に用いるＭＯＳ型トランジスタとしては、Ｎ型チャネルであることがより好ましい。すなわち、チャネルの導電性がＮ型、ソースおよびドレイン領域の導電性もＮ型、ウェル８の導電性がＰ型、ディープウェル４の導電性がＮ型であり、さらに基板２の導電性がＰ型であるような構成が好ましい。
【００３９】
本実施形態のＭＯＳ型トランジスタは、ゲート電極をはさんで、片側にソース領域、反対側にドレイン領域が配置されたが、少なくともソース領域もしくはドレイン領域のどちらか一方に隣接して、かつこの領域に並行に、ディープウェル４に対する複数のコンタクト領域が配置されることが好ましい。
【００４０】
また、上記ディープウェル４に対する基板コンタクトは、電気的に一定電位に接続されるが、この電位としては、ＮチャネルＭＯＳ型トランジスタの場合には高周波電力増幅回路の接地電位、ＰチャネルＭＯＳ型トランジスタの場合には、電源電圧に接続されることが好ましい。
【００４１】
また、上記ディープウェル４とは反対の導電性をもつウェル８に対しても、基板コンタクトを取り、一定電位に接続することが好ましい。本実施形態においては、ディープウェルに対するコンタクト位置が、ドレイン領域に近接して配置されるため、必然的に、ドレインからウェル８に対するコンタクトまでの距離Ｌｐは、ドレインからディープウェルに対するコンタクトまでの距離Ｌｄｗよりも、遠くなる（Ｌｐ＞Ｌｄｗ）。ここで、Ｌｐはドレインから、最も近接したウェルコンタクト２１までの最短距離である。
【００４２】
さらに、本実施形態では、上記のＭＯＳ型トランジスタを２個、隣り合うように配置し、かつ、ソース領域あるいはドレイン領域のどちらか一方を２個のトランジスタで共有することができる。この場合、（１）２本のゲート電極をはさんで、ソース、ドレイン、ソースの順番に配置し、両側のソース領域の外側に隣接してディープウェルコンタクトを設ける配置、（２）２本のゲート電極をはさんで、ドレイン、ソース、ドレインの順番に配置し、両側のドレイン領域の外側に隣接してディープウェルコンタクトを設ける配置、の二通りが考えられる。本実施形態では、ドレイン電位の大幅な変動に対して生じる基板電流に起因する電力消費の低減が主たる目的であるため、前者、後者とも基板抵抗を低減するメリットがあり、最適な構成を適宜選択することができる。
【００４３】
さらに、上記のＭＯＳ型トランジスタを２個、隣り合うように配置し、かつ、ソース領域あるいはドレイン領域のどちらか一方を２個のトランジスタで共有し、かつ、上記ソース領域あるいはドレイン領域のさらに外側に配置されたディープウェルコンタクトを一つのユニットとし、上記ユニットを複数、並行に配置する場合に、隣り合う上記ユニットは、上記ディープウェルコンタクトを共有することができる。
【００４４】
（第２実施形態）
次に、本発明の第２実施形態による無線携帯端末の送信回路のブロック図を図１１に示す。本実施形態の無線携帯端末は、第１実施形態の電力増幅器を備えている。この送信回路では、図示しないベースバンド回路から直交デジタル信号ＩとＱを受け取り、局所発振器ＬＯのミキサＭＩＸ１、ＭＩＸ２において位相が９０度異なるように高周波信号により変調される。そして、この変調された信号が加算器ＡＤで加算された後、バンドパスフィルタＢＰＦを通過する。バンドパスフィルタＢＰＦを通過した信号は電力増幅器ＰＡにより増幅され、アンテナＡＮＴから電磁波として輻射される。第１実施形態によるＭＯＳ型トランジスタを電力増幅器に用いることにより、送信回路における電力効率を大幅に改善することができる。
【００４５】
以上説明したように、第１実施形態で述べた高周波電力増幅器を用いることにより、電力の有効利用が可能となり、電池で駆動される携帯型無線端末の場合、一回の充電で端末を使用できる時間を長くすることができる。
【図面の簡単な説明】
【００４６】
【図１】本発明の第１実施形態による高周波電力増幅器のＭＯＳ型トランジスタを示す平面図。
【図２】図１に示す切断線Ａ−Ａで切断した第１実施形態によるＭＯＳ型トランジスタの断面図。
【図３】図１に示す切断線Ｂ−Ｂで切断した第１実施形態によるＭＯＳ型トランジスタの断面図。
【図４】高周波電力増幅器の回路図。
【図５】比較例による高周波電力増幅器用のＭＯＳ型トランジスタの平面図。
【図６】図５に示す切断線Ｃ−Ｃで切断した比較例による高周波電力増幅器用のＭＯＳ型トランジスタの断面図。
【図７】第１実施形態によるＭＯＳ型トランジスタの高周波用拡張等価回路。
【図８】比較例によるＭＯＳ型トランジスタの高周波用拡張等価回路。
【図９】第１実施形態のＭＯＳ型トランジスタを用いて構成した電力増幅器と、比較例のＭＯＳ型トランジスタを用いて構成した電力増幅器の、電力利得の周波数依存性を示す図。
【図１０】第１実施形態のＭＯＳ型トランジスタを用いて構成した電力増幅器と、比較例のＭＯＳ型トランジスタを用いて構成した電力増幅器の、電力付加効率の周波数依存性を示す図。
【図１１】本発明の第２実施形態による携帯無線端末の送信回路のブロック図。
【図１２】入力電力と電力利得の関係を示す図。
【図１３】入力電力と電力付加効率の関係を示す図。
【符号の説明】
【００４７】
１  ＭＯＳ型トランジスタ
２  Ｐ型基板
４  Ｎ型ウェル
６  素子分離絶縁膜
８  Ｐ型ウェル
１０  ドレイン領域
１２  ソース領域
１４  チャネル領域
１６  ゲート絶縁膜
１８  ゲート電極
２０  Ｎ型ウェルへのコンタクト領域
２１  Ｐ型ウェルへのコンタクト領域
２２  層間絶縁膜
２４  コンタクト
２５  コンタクト
２６  金属配線
２７  コンタクト
２８  金属配線
４２ａ、４２ｂ  直流電源
４３ａ、４３ｂ  ＲＦチョーク
４４  入力側整合回路
４５  出力側整合回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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