(57)【要約】【課題】本発明は、高速スイッチング駆動可能な出力段トランジスタ及び駆動回路を備える半導体装置を提供することを目的とする。【解決手段】基板上に平行に配列された複数のゲート配線１１と、該ゲート配線に対して並列接続されたトランジスタセルと、前記ゲート配線の一端にのみ接続されたゲート高電位供給配線１２と、前記ゲート配線の他端にのみ接続されたゲート低電位供給配線１３とを含む出力段トランジスタＱ１と、  高電位出力トランジスタＱ２と低電位出力トランジスタＱ３とを備え、前記出力段トランジスタの前記ゲート配線に信号を供給することにより、前記出力段トランジスタの前記トランジスタセルをスイッチング駆動する駆動回路２０とを有し、  前記高電位出力トランジスタの出力端子２２は前記ゲート高電位供給配線に接続され、前記低電位出力トランジスタの出力端子２３は前記ゲート低電位供給配線に接続されたことを特徴とする。【選択図】図１
2008277449.tif 000002
【特許請求の範囲】
【請求項１】
基板上に平行に配列された複数のゲート配線と、該複数のゲート配線に対して並列接続されたトランジスタセルと、前記複数のゲート配線の一端にのみ接続されたゲート高電位供給配線と、前記複数のゲート配線の他端にのみ接続されたゲート低電位供給配線とを含む出力段トランジスタと、
高電位信号を出力する高電位出力トランジスタと低電位信号を出力する低電位出力トランジスタとを備え、前記出力段トランジスタの前記ゲート配線に前記高電位信号又は前記低電位信号を供給することにより、前記出力段トランジスタの前記トランジスタセルをスイッチング駆動する駆動回路とを有し、
前記高電位出力トランジスタの出力端子は前記ゲート高電位供給配線に接続され、前記低電位出力トランジスタの出力端子は前記ゲート低電位供給配線に接続されたことを特徴とする半導体装置。
【請求項２】
前記高電位出力トランジスタの出力端子及び前記低電位出力トランジスタの出力端子は、前記ゲート高電位供給配線と前記ゲート低電位供給配線の対向する位置に各々接続されたことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記対向する位置は、前記ゲート高電位供給配線及び前記ゲート低電位供給配線の前記駆動回路側の端部であることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記ゲート配線はポリシリコン膜で形成され、
前記ゲート高電位供給配線及び前記ゲート低電位供給配線は、アルミニウムを含む金属で形成されていることを特徴とする請求項１乃至３のいずれか１つに記載の半導体装置。
【請求項５】
前記駆動回路はｐチャンネルＭＯＳトランジスタとｎチャンネルＭＯＳトランジスタとを含み、
前記高電位出力トランジスタの出力端子は前記ｐチャンネルＭＯＳトランジスタのドレインであり、
前記低電位出力トランジスタの出力端子は前記ｎチャンネルＭＯＳトランジスタのドレインであることを特徴とする請求項１乃至４のいずれか１つに記載の半導体装置。
【請求項６】
前記駆動回路は２つのｎチャンネルＭＯＳトランジスタを含み、
前記高電位出力トランジスタの出力端子は一方の前記ｎチャンネルＭＯＳトランジスタのソースであり、
前記低電位出力トランジスタの出力端子は他方の前記ｎチャンネルＭＯＳトランジスタのドレインであることを特徴とする請求項１乃至４のいずれか１つに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、出力段トランジスタと駆動回路とを備えた半導体装置に関する。
【背景技術】
【０００２】
従来から、半導体基板上に平行に配列されたゲート配線に接続されてゲートが設けられ、ゲートに沿ってソースとドレインが設けられ、格子状の複数のトランジスタセルからなる出力段トランジスタを備えた半導体装置が知られている。
【０００３】
かかる半導体装置は、インバータ回路等で構成された駆動回路を備え、駆動回路でオン・オフ信号又はハイレベル信号（高電位信号）・ローレベル信号（低電位信号）によりスイッチング駆動を行うことにより、出力段トランジスタを駆動するのが一般的であり、パワーＭＯＳ（Ｍｅｔａｌ  Ｏｘｃｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタの駆動に利用されることが多い。
【０００４】
図５は、従来の半導体装置２００を示した図である。図５において、出力段トランジスタＱ７のレイアウトと、駆動回路８０が示されている。半導体装置２００は、これらの出力段トランジスタＱ７等の素子及び駆動回路８０等の回路を含むＩＣ（Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ、集積回路）として構成されている。
【０００５】
図５において、出力段トランジスタＱ７は、平行に配列された複数のゲート配線７１と、ゲート配線７１に電位を供給するゲート電位供給配線７２を備えている。ゲート電位供給配線７２は、例えば、アルミ等の良導体が用いられる。ゲート配線７１の両側には、ソース７３とドレイン７４とが交互に配置され、トランジスタセルを形成している。
【０００６】
トランジスタセルは、ゲート配線７１に接続されたゲートに電圧が印加されることにより、オン・オフのスイッチング動作がなされ、出力段トランジスタＱ７全体として出力がなされる。
【０００７】
ゲート配線７１は、ゲート電位供給配線７２に接続されており、ゲート電位供給配線７２は、駆動回路８０の出力端子８２に接続されている。駆動回路８０は、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｌｙ  Ｍｅｔａｌ  Ｏｘｃｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）インバータ回路を構成しており、ｐチャンネルＭＯＳトランジスタＱ８とｎチャンネルＭＯＳトランジスタＱ９を備えている。トランジスタＱ８、Ｑ９のゲートには、入力端子８１から信号が入力され、ハイレベルの信号が入力された場合には、トランジスタＱ９がオンとなり、駆動回路８０の出力端子８２からは、低電位（ローレベル）の接地電位０Ｖが出力される。一方、入力端子８１を介してトランジスタＱ８、Ｑ９にローレベルの信号が入力された場合には、トランジスタＱ８がオンになるので、駆動回路８０の出力端子８２からは、高電位（ハイレベル）の電源電圧Ｖｄｄが出力される。
【０００８】
このように、駆動回路８０は、インバータ回路として構成され、ハイレベル信号が入力されたときにはローレベル信号を出力し、ローレベル信号が入力されたときには、ハイレベル信号を出力する。そして、駆動回路８０により、出力段トランジスタＱ７の出力駆動制御を行い、所望の出力電流を得ることができる。特に、出力段トランジスタＱ７は、パワーＭＯＳトランジスタが適用される場合が多く、かかる駆動回路８０及び出力段トランジスタＱ７の構成により、所望の電力を得ることができる。
【０００９】
なお、半導体基板上に設けられた平行なゲート配線を有する縦型構造のＭＯＳＦＥＴにおいて、ゲート用ワイヤボンディングパッドに接続された周辺ゲート配線が四角状の半導体チップ内の対向する２辺に沿って設けられ、この対向する周辺ゲート配線の片側ずつに平行なゲート配線が交互に接続され、隣接するゲート配線の電流の向きが逆向きになるような配線構造とし、自己インダクタンスにより発生する磁界の向きが隣接するゲート配線同士で逆向きとなるようにしたＭＯＳＦＥＴを有する半導体装置が知られている（例えば、特許文献１参照）。
【特許文献１】特開２００３−１７６９７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、上述の図５に示した従来技術の構成では、駆動回路８０のオン・オフの切り換え時に発生する自己インダクタンスによる磁界エネルギーの影響により、高速スイッチング動作が妨げられるという問題がある。
【００１１】
図５において、駆動回路８０からハイレベル信号を出力した場合を考えると、出力段トランジスタＱ７を流れる電流は、破線矢印のように表される。つまり、電源電圧ＶｄｄがトランジスタＱ８を通じてドレイン出力からゲート電位供給配線７２の入力側端部７２ａに流れ込み、ここから上下に分岐して平行に配列されたゲート電位供給配線７２に分岐して流れ込む。ゲート電位供給配線７２の上下に分岐して流れ込んだ電流は、上下からほぼ対照にゲート配線７１に端部から中央部に向かって流れ込む。このとき、アンペール右ねじの法則により、破線の向きに流れる電流の周囲には、電流の進行方向に右回りに磁界が発生する。
【００１２】
次に、駆動回路８０のオン・オフが切り換わり、トランジスタＱ９がオンになり、トランジスタＱ８がオフになると、電流は、トランジスタＱ９のドレインからグランドに電流が流れ込む。このとき、ゲート配線７１を流れる電流は、図５の破線から実線の向きに切り換わり、今までと逆向きに流れるので、ゲート配線７１の周りに発生する磁界の向きも反対向きとなる。このとき、磁界はエネルギーを持っているので、切り換わった瞬間に切り換え前の磁界エネルギーが残っており、この磁界エネルギーを打消すエネルギーを余分に必要とする。そのため、高速スイッチング動作が妨げられてしまう。特に、出力段トランジスタＱ７にパワーＭＯＳトランジスタが適用され、数アンペア程度の比較的大きな電流が流れる場合には、自己インダクタンスにより発生する磁界エネルギーも大きくなり、高速スイッチング動作を妨げる磁界エネルギーも大きなものとなってしまう。
【００１３】
また、上述の特許文献１に記載の構成では、オン状態及びオフ状態が継続している間においては、隣接するゲート配線が発生する自己インダクタンスが互いに打ち消し合う効果が得られるが、オン・オフの切り換え時には、電流の向きが切り換わるので、やはり切り換え前の磁界エネルギーが切り換え後の電流の流れを妨げる問題を生ずる。
【００１４】
そこで、本発明は、駆動回路のオン・オフの切り換えがあっても、自己インダクタンスによる悪影響を除去し、高速スイッチング駆動可能な出力段トランジスタ及び駆動回路を備える半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１５】
上記目的を達成するため、第１の発明に係る半導体装置（１００、１００ａ、１００ｂ、１００ｃ）は、基板上に平行に配列された複数のゲート配線（１１）と、該複数のゲート配線（１１）に対して並列接続されたトランジスタセル（１４、１５）と、前記複数のゲート配線（１１）の一端にのみ接続されたゲート高電位供給配線（１２）と、前記複数のゲート配線（１１）の他端にのみ接続されたゲート低電位供給配線（１３）とを含む出力段トランジスタ（Ｑ１、Ｑ５）と、
高電位信号を出力する高電位出力トランジスタ（Ｑ２、Ｑ４）と低電位信号を出力する低電位出力トランジスタ（Ｑ３）とを備え、前記出力段トランジスタ（Ｑ１、Ｑ５）の前記ゲート配線（１１）に前記高電位信号又は前記低電位信号を供給することにより、前記出力段トランジスタ（Ｑ１、Ｑ５）の前記トランジスタセル（１４、１５）をスイッチング駆動する駆動回路（２０、２０ｂ、２０ｃ）とを有し、
前記高電位出力トランジスタ（Ｑ２、Ｑ４）の出力端子（２２、２２ｃ）は前記ゲート高電位供給配線（１２、１２ａ）に接続され、前記低電位出力トランジスタ（Ｑ３）の出力端子（２３）は前記ゲート低電位供給配線（１３、１３ａ）に接続されたことを特徴とする。
【００１６】
これにより、駆動回路による高電位信号と低電位信号の切り換えがあっても、出力段トランジスタのゲート配線を流れる電流の向きは一定となり、オン・オフ切り換え前後で自己インダクタンスの向きは変化しないので、これにより生じる悪影響を排除でき、高速スイッチング駆動が可能な半導体装置とすることができる。
【００１７】
第２の発明は、第１の発明に係る半導体装置（１００、１００ａ、１００ｂ、１００ｃ）において、前記高電位出力トランジスタ（Ｑ２、Ｑ４）の出力端子（２２、２２ｃ）及び前記低電位出力トランジスタ（Ｑ３）の出力端子（２３）は、前記ゲート高電位供給配線（１２、１２ａ）と前記ゲート低電位供給配線（１３、１３ａ）の対向する位置に各々接続されたことを特徴とする。
【００１８】
これにより、各ゲート配線を流れる電流が、高電位の場合でも低電位の場合でも同一となり、高電位と低電位の切り換え時の電流変動を防止できる。
【００１９】
第３の発明は、第２の発明に係る半導体装置（１００、１００ａ、１００ｂ、１００ｃ）において、
前記対向する位置は、前記ゲート高電位供給配線（１２、１２ａ）及び前記ゲート低電位供給配線（１３、１３ａ）の前記駆動回路（２０、２０ｂ、２０ｃ）側の端部（Ａ、Ｂ）であることを特徴とする。
【００２０】
これにより、駆動回路と出力段トランジスタの接続配線を短くすることができ、出力段トランジスタの駆動速度を速めるとともに、半導体装置内に占めるスペースを小さくする配置とすることができる。
【００２１】
第４の発明は、第１〜３のいずれか１つの発明に係る半導体装置（１００、１００ａ、１００ｂ、１００ｃ）において、
前記ゲート配線（１１）はポリシリコン膜で形成され、
前記ゲート高電位供給配線（１２、１２ａ）及び前記ゲート低電位供給配線（１３、１３ａ）は、アルミニウムを含む金属で形成されていることを特徴とする。
【００２２】
これにより、良導体のアルミニウムを含む金属によりゲート配線への電位供給を行うので、ゲート配線の配置が離れていても、ほぼ均一にゲート配線に電位供給を行うことができる。
【００２３】
第５の発明は、第１〜４のいずれか１つの発明に係る半導体装置（１００、１００ａ、１００ｂ）において、
前記駆動回路（２０、２０ｂ）はｐチャンネルＭＯＳトランジスタとｎチャンネルＭＯＳトランジスタとを含み、
前記高電位出力トランジスタ（Ｑ２）の出力端子（２２）は前記ｐチャンネルＭＯＳトランジスタのドレインであり、
前記低電位出力トランジスタ（Ｑ３）の出力端子（２３）は前記ｎチャンネルＭＯＳトランジスタのドレインであることを特徴とする。
【００２４】
これにより、駆動回路をＣＭＯＳインバータと同様のトランジスタ構成として、出力段トランジスタの駆動制御を行うことができる。
【００２５】
第６の発明は、第１〜４のいずれか１つの発明に係る半導体装置（１００ｃ）において、
前記駆動回路（２０ｃ）は２つのｎチャンネルＭＯＳトランジスタを含み、
前記高電位出力トランジスタ（Ｑ４）の出力端子（２２ｃ）は一方の前記ｎチャンネルＭＯＳトランジスタのソースであり、
前記低電位出力トランジスタ（Ｑ３）の出力端子（２３）は他方の前記ｎチャンネルＭＯＳトランジスタのドレインであることを特徴とする。
【００２６】
これにより、高速動作の可能なｎチャンネルＭＯＳトランジスタにより駆動回路を構成できるので、より高速なスイッチング駆動が可能となる。
【００２７】
なお、上記括弧内の参照符号は、理解を容易にするために付したものであり、一例に過ぎず、図示の態様に限定されるものではない。
【発明の効果】
【００２８】
本発明によれば、駆動回路の高電位出力と低電位出力の切り換え時に、出力段トランジスタに発生する自己インダクタンスによる悪影響を防止し、高速スイッチング駆動を行うことができる。
【発明を実施するための最良の形態】
【００２９】
以下、図面を参照して、本発明を実施するための最良の形態の説明を行う。
【００３０】
〔実施例１〕
図１は、本発明を適用した実施例１に係る半導体装置１００の構成図である。特に、駆動回路２０の回路構成図と出力段トランジスタＱ１のレイアウト構成図を示している。
【００３１】
図１において、実施例１に係る半導体装置１００は、出力段トランジスタＱ１と、駆動回路を備える。また、半導体装置１００は、全体としては半導体チップ又はＩＣ（Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ、集積回路）として構成されてよく、他に必要な回路を備えていてよい。
【００３２】
出力段トランジスタＱ１は、最終的な出力電圧及び出力電流を出力するためのトランジスタ素子である。出力段トランジスタＱ１は、半導体ウエハ等の半導体基板上に形成され、平行に複数本配列されたゲート配線１１を有する。平行に配列されたゲート配線には、ゲート電極が所定の間隔を開けて配列されて形成されてよく（図示せず）、そのゲート電極を挟むように、ソース１３とドレイン１４が交互に形成されてよい。ゲート電極と、ゲートに隣接して配置されたソース及びドレインで、１組のトランジスタセルを形成する。そして、ゲート配線１１を通じて、ゲート電極に電圧を印加することにより、トランジスタセルを駆動制御する。なお、ゲート配線１１は、例えばポリシリコン膜で形成され、導体であり、かつゲート配線１１として好ましい材質が適用されてよい。このように、出力段トランジスタＱ１は、半導体ウエハ等の基板上に、複数のトランジスタセルが形成され、複数個のトランジスタセル全体で１個の出力段トランジスタＱ１を構成してよい。
【００３３】
出力段トランジスタＱ１は、ゲート配線１１に接続され、ゲート配線１１に電位を供給するゲート電位供給配線１２、１３を有する。ゲート電位供給配線１２、１３は、ゲート配線１１に高電位信号を供給するゲート高電位供給配線１２と、ゲート配線１１に低電位信号を供給するゲート低電位供給配線１３とからなる。ゲート電位供給配線１２、１３は、ゲート配線１１の平行列に略垂直に配置され、各々がゲート配線１１の異なる端部に接続されて構成されている。つまり、ゲート高電位供給配線１２は、図１におけるゲート配線１１の上側端部にのみ接続され、ゲート低電位供給配線１３は、図におけるゲート配線１１の下側端部にのみ接続されている。
【００３４】
ゲート高電位供給配線１２及びゲート低電位供給配線１３は、例えばアルミニウムのような良導体金属又はこれを含む金属により構成されてよく、なるべく抵抗の少ない金属で構成されてよい。他にも例えば、良導体である金や銅等が利用されてもよい。
【００３５】
ゲート高電位供給配線１２とゲート低電位供給配線１３は、これらが直接的には接続されず、総てゲート配線１１を介して接続されている。よって、ゲート配線１１に高電位信号が供給される場合には、必ずゲート高電位供給配線１２を介して供給され、逆に低電位信号が供給される場合には、必ずゲート低電位供給配線１３を介して供給される。図５に示した従来の出力段トランジスタＱ７の構成であれば、ゲート電位供給配線７２はゲート配線７１の両端に接続されているため、両端から電流が流れ込むが、図１の本実施例に係る出力段トランジスタＱ１の構成では、電流の供給は常にゲート配線１１の一方からになる。
【００３６】
なお、出力段トランジスタＱ１は、複数の平行に配列されたゲート配線１１を有する種々の態様のトランジスタが適用されてよく、例えば、電力出力制御を行うパワーＭＯＳトランジスタが適用されてもよい。パワーＭＯＳトランジスタは、数アンペア程度の比較的大きな電流が流されて使用され、通電時の自己インダクタンスの発生量も大きく、高電位と低電位又はオン・オフの切り換え時に発生する自己インダクタンスの変化量も大きくなるので、本実施例を適用することにより、駆動スイッチング速度を大きく改善することができる。また、他にも、縦型のＭＯＳトランジスタや、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）もゲート配線１１が複数本平行に配列されている配線構造であるので、本実施例に係る半導体装置１００を好適に適用可能である。図１において、ソース１４及びドレイン１５は、配線構造の一例として示したものであり、これらが縦型の構成として配置されたり、他の種類の電極の構成要素に置き換わったりしても、ゲート配線１１が同様に配置されていれば本実施例を適用してよい。
【００３７】
出力段トランジスタＱ１は、半導体装置１００の最終出力を行う電力出力端子１６、１７を備えてよい。出力段トランジスタＱ１は、半導体装置１００の最終出力段であるので、これを出力する端子として、高電位側電力出力端子１６と低電位側電力出力端子１７を有し、これらの端子から電力供給出力を行うようにしてよい。
【００３８】
駆動回路２０は、出力段トランジスタＱ１に高電位信号又は低電子信号を出力し、出力段トランジスタＱ１を駆動するためのドライブ回路である。なお、本実施例において、高電位信号というのは、ハイレベル信号又はオン信号と言い換えてもよく、同様に低電位信号というのは、ローレベル信号又はオフ信号と言い換えてもよい。
【００３９】
駆動回路２０は、２つのトランジスタＱ２、Ｑ３を含み、高電位信号を出力する高電位出力トランジスタＱ２と低電位信号を出力する低電位出力トランジスタＱ３とから構成される。図１においては、高電位出力トランジスタＱ２にはｐチャンネルＭＯＳトランジスタが適用され、低電位出力トランジスタＱ３には、ｎチャンネルＭＯＳトランジスタが適用されている。これは、ＣＭＯＳインバータと同じトランジスタ構成である。
【００４０】
しかしながら、図５に示したように、従来のＣＭＯＳインバータの構成であれば、高電位出力トランジスタＱ８のドレインと低電位出力トランジスタＱ９のドレインが接続され、共通の出力端子８２を有しているが、図１の本実施例に係る駆動回路２０においては、高電位出力トランジスタＱ２の出力端子（ドレイン）２２と低電位出力トランジスタＱ３の出力端子（ドレイン）２３は直接的には接続されていない。そして、高電位出力トランジスタＱ２の出力端子（ドレイン）２２はゲート高電位供給配線１２にのみ接続され、低電位出力トランジスタＱ３の出力端子（ドレイン）２３はゲート低電位供給配線１３にのみ接続されている。これにより、高電位出力トランジスタＱ２がオンとなり、高電位（Ｖｄｄ）を出力するときには、出力端子２２からの高電位信号はゲート高電位供給配線１２にのみ直接的に出力される。同様に、低電位出力トランジスタＱ３がオンとなり、低電位（接地０Ｖ）を出力するときには、出力端子２３からの低電位信号は、ゲート低電位供給配線１３にのみ出力される。
【００４１】
次に、このように構成された駆動回路２０の駆動動作について説明する。
【００４２】
入力端子２１に高電位信号が入力された場合には、トランジスタＱ２がオフ、トランジスタＱ３がオンとなり、トランジスタＱ３の出力端子２３から低電位出力信号が出力され、図１においては接地電位０Ｖが出力される。このとき、出力段トランジスタＱ１のゲート配線１１を流れる電流は、図１の実線の向きとなり、ゲート配線１１からトランジスタＱ３を介してグランドに流れ込む下向きの電流が流れる。
【００４３】
一方、入力端子２１に低電位信号が入力された場合には、トランジスタＱ２がオン、トランジスタＱ３がオフとなり、トランジスタＱ２の出力端子２２からは高電位出力信号である電源電圧Ｖｄｄが出力され、ゲート高電位供給配線１２に供給される。このとき、出力段トランジスタＱ１のゲート配線１１を流れる電流の向きは、図１の破線の向きとなり、方向的には、ゲート配線１１からグランド側に流れ込む下向きの電流となり、破線と一致する向きとなる。
【００４４】
よって、本実施例に係る半導体装置１００の駆動回路２０及び出力段トランジスタＱ１によれば、駆動回路２０のオン・オフの切り換えがあっても、出力段トランジスタＱ１のゲート配線１１を流れる電流の向きは一定となる。従って、アンペール右ねじの法則に従って発生する自己インダクタンス及び磁界エネルギーも、駆動回路２０のスイッチング動作に関わらず、常に一定の向きとなる。よって、本実施例に係る駆動回路２０及び出力段トランジスタＱ１の構成によれば、駆動回路２０のスイッチング動作を妨げる逆向きの残存磁界エネルギーを解消し、高速スイッチング動作を行うことが可能となる。
【００４５】
なお、自己インダクタンスの変化は、駆動回路２０のスイッチング動作の切り換え時に、ゲート配線１１を流れる電流の向きの変化だけではなく、大きさや電流分布の変化によっても生じるので、切り換え前後でゲート配線１１を流れる電流の大きさと分布も一定であることが好ましい。このため、駆動回路２０の高電位出力トランジスタＱ２と低電位出力トランジスタＱ３は同じ特性を有するトランジスタを用いることが好ましい。また、高電位出力トランジスタＱ２の出力端子２２とゲート高電位供給配線１２との接続点Ａと、低電位出力トランジスタＱ３の出力端子２３とゲート低電位供給配線１３との接続点Ｂも、ゲート配線１１に対して対照となる、対向する位置とすることが好ましい。図１においては、接続点Ａと接続点Ｂはともにゲート配線１１を介して対向し、双方とも駆動回路２０側の端部に配置されている。このように、高電位出力トランジスタＱ２とゲート高電位供給配線１２との接続点Ａと、低電位出力トランジスタＱ３とゲート低電位供給配線１３との接続点Ｂとを対照又は対向する位置に設けることにより、ゲート配線１１を流れる電流の電流分布も、スイッチング駆動のオン・オフ切り換え前後で変化が少なくなり、より高速スイッチング駆動を行うことが可能となる。また、接続点Ａ、Ｂを駆動回路２０側端部に設けたことにより、駆動回路２０と出力段トランジスタＱ１との間の配線を短くすることができるので、オン抵抗を少なくするとともに、半導体装置１００内の省スペース化を図ることができる。
【００４６】
なお、電流分布の均一性を優先するのであれば、例えば、ゲート高電位供給配線１２の中央付近の接続点Ｃと、それに対向したゲート低電位供給配線１３の中央付近の接続点Ｄとに、高電位出力トランジスタＱ２の出力端子２２と低電位出力トランジスタＱ３の出力端子２３とを各々接続する構成としてもよい。これらの接続点の配置は、用途等に応じて適宜所望の位置に設定してよい。
【００４７】
図２は、実施例１の変形例に係る半導体装置１００ａの回路構成を示した図である。特に、半導体装置１００ａに適用される駆動回路２０の回路図と、出力段トランジスタＱ１、Ｑ５のレイアウト構成を示している。
【００４８】
図２において、変形例に係る半導体装置１００ａは、図１に係る実施例１とは、出力段トランジスタＱ１の他に、出力段トランジスタＱ５が更に並列に設けられた点で異なっている。駆動回路２０により、出力段トランジスタＱ１、Ｑ５の２つを駆動制御したい場合には、高電位出力トランジスタＱ２の出力端子２２に出力段トランジスタＱ１、Ｑ５のゲート高電位供給配線１２、１２ａを並列接続し、低電位出力トランジスタＱ３の出力端子２３に出力段トランジスタＱ１、Ｑ５のゲート低電位供給配線１３、１３ａを並列接続してよい。これにより、１つの駆動回路２０で２つの出力段トランジスタＱ１、Ｑ５を駆動することができ、より大電力を供給できる半導体装置１００ａとすることができる。
【００４９】
図３は、図２とは異なる実施例１の変形例に係る半導体装置１００ｂの回路構成を示した図である。特に、半導体装置１００ｂに適用される駆動回路２０ｂの回路図と、出力段トランジスタＱ１のレイアウト構成を示している。
【００５０】
図３において、本変形実施例に係る半導体装置１００ｂは、出力段トランジスタＱ１の構成については図１の実施例１に係る半導体装置１００と同様である。また、駆動回路２０の最終段につき、高電位出力トランジスタＱ２にｐチャンネルＭＯＳトランジスタが適用され、低電位出力トランジスタＱ３にｎチャンネルＭＯＳトランジスタが適用されている点においても、実施例１に係る半導体装置１００と同様である。しかしながら、本変形実施例に係る半導体装置１００ｂは、駆動回路２０ｂの最終段の前に、２つのインバータ２４、２５が設けられている点で、図１の実施例１に係る半導体装置１００と異なっている。
【００５１】
図３において、駆動回路２０ｂの最終段は、ＣＭＯＳインバータ回路の出力端子が分離した変形ＣＭＯＳインバータ回路とも言うべき駆動回路であるが、入力信号を反転して出力するというインバータの機能はそのまま有している。また、その前段も、インバータ２４、２５が２段で構成されているので、インバータ２４の入力端子２１ｃに入力された信号は、１段目のインバータ２４と２段目のインバータ２５により反転を２回繰り返し、反転していないのと同様の結果を出力することになる。よって、駆動回路２０ｂは、入力端子２１ｂに入力した電位レベルの信号と、同じ電位レベルの信号が最終段に入力されるように構成されている。そして、駆動回路２０ｂの最終段の構成は、図１の実施例１に係る駆動回路２０と同様の構成であるから、本変形実施例に係る半導体装置１００ｂの駆動回路２０ｂは、実施例１に係る半導体装置１００の駆動回路２０と論理回路上は同一の構成である。
【００５２】
本変形実施例に係る駆動回路２０ｂにおいて、インバータ２４、２５は、実質的にはインピーダンス変換を行うバッファ回路としての役割を果たしている。このように、論理回路上の構成を実施例１に係る駆動回路２０と同一とし、駆動回路２０ｂの最終段の入力の前段にバッファ回路を設けてインピーダンス変換を行い、駆動回路２０ｂの入力信号の電位レベルを安定する機能を付加するようにしてもよい。
【００５３】
このように、出力段トランジスタＱ１と、これに接続される駆動回路２０ｂの最終段の高電位出力トランジスタＱ２及び低電位出力トランジスタＱ３との関係を一定にしておけば、駆動回路２０ｂの前段で、用途に応じて適宜種々の変形を加えることができる。
【００５４】
〔実施例２〕
図４は、実施例２に係る半導体装置１００ｃの出力段トランジスタＱ１のレイアウトと駆動回路２０ｃの回路構成を示した図である。なお、実施例１において説明した構成要素と同様の構成要素については、同一の参照符号を付し、その説明を省略する。
【００５５】
図４において、出力段トランジスタＱ１のレイアウト構成は図１の実施例１に係る半導体装置１００の出力段トランジスタＱ１と同様であるが、駆動回路２０ｃの回路構成が、実施例１に係る半導体装置１００の駆動回路２０、２０ｂと異なっている。
【００５６】
実施例２に係る駆動回路２０ｃは、インバータ２４と、バッファ２６と、インバータ２７と、高電位出力トランジスタＱ４と、低電位出力トランジスタＱ３とから構成される。
【００５７】
図４において、低電位出力トランジスタＱ３にｎチャンネルＭＯＳトランジスタＱ３が用いられている点では、実施例１に係る半導体装置１００、１００ａ、１００ｂの駆動回路２０、２０ｂと同様であるが、高電位出力トランジスタＱ４にも、ｎチャンネルＭＯＳトランジスタが適用されている点で、実施例１に係る半導体装置１００、１００ａ、１００ｂの駆動回路２０、２０ｂと異なっている。
【００５８】
ｎチャンネルＭＯＳトランジスタは、一般的に、ｐチャンネルＭＯＳトランジスタよりも高速に動作可能である。よって、より高速に動作することが要求され、かつｎチャンネルＭＯＳトランジスタが適用可能な場合には、高電位出力トランジスタＱ４にも、ｎチャンネルＭＯＳトランジスタを適用することが好ましい。本実施例においては、駆動回路２０ｃの最終段のインバータ回路をｎチャンネルＭＯＳトランジスタのみを２つ用いて実現させている。これにより、より高速なスイッチング駆動が可能となる。
【００５９】
駆動回路２０ｃにおいて、高電位出力トランジスタＱ４にｎチャンネルＭＯＳトランジスタを適用したことにより、高電位出力トランジスタＱ４の出力端子２２ｃは、ソース電極に変化している。なお、低電位出力トランジスタＱ３に出力端子２３は、実施例１に係る半導体装置１００、１００ａ、１００ｂと同様に、ドレインのままである。
【００６０】
次に、このように構成された駆動回路２０ｃの動作について説明する。
【００６１】
駆動回路２０ｃの入力端子２１ｃに、高電位信号が入力された場合には、インバータ２４により低電位信号に反転し、バッファ２６及びインバータ２７に低電位信号が入力される。バッファ２６からは、そのまま低電位信号が出力され、高電位出力トランジスタＱ４のゲートに入力される。一方、インバータ２７からは反転して高電位信号が出力され、低電位出力トランジスタＱ３のゲートに入力される。
【００６２】
高電位出力トランジスタＱ４は、低電位信号が入力されてオフとなる。一方、低電位出力トランジスタＱ３には、高電位信号が入力されるのでオンとなり、出力端子２３からは、接地電位が出力される。従って、ゲート配線１１を流れる電流の向きは、下向きである。
【００６３】
次に、駆動回路２０ｃの入力端子２１ｃに低電位信号が入力された場合には、インバータ２４から高電位信号が出力され、バッファ２６及びインバータ２７に入力される。バッファ２６からは、そのまま高電位信号が出力される。また、インバータ２７からは、反転して低電位信号が出力される。
【００６４】
よって、今度は高電位出力トランジスタＱ４のゲートには高電位信号が入力されるので、こちらはオンとなり、低電位出力トランジスタＱ３のゲートには低電位信号が入力されるので、こちらはオフとなる。従って、高電位出力トランジスタＱ４の出力端子２２ｃから高電位である電源電位Ｖｄｄが出力され、出力段トランジスタＱ１はオン駆動する。このとき、ゲート配線１１を流れる電流は、やはり下向きであり、駆動回路２０ｃの出力が高電位に変化しても一定である。よって、自己インダクタンスによるスイッチング動作への悪影響は、やはり防止されている。
【００６５】
このように、駆動回路２０ｃの最終段のトランジスタをｎチャンネルＭＯＳトランジスタで構成しても、本発明を適用することができる。本実施例に係る半導体装置１００ｃによれば、ｐチャンネルＭＯＳトランジスタよりも高速駆動可能なｎチャンネルを駆動回路２０ｃに適用することにより、更に高速スイッチング駆動可能な半導体装置１００ｃとすることができる。
【００６６】
以上、本発明の好ましい実施例について詳説したが、本発明は、上述した実施例に制限されることはなく、本発明の範囲を逸脱することなく、上述した実施例に種々の変形及び置換を加えることができる。
【図面の簡単な説明】
【００６７】
【図１】実施例１に係る半導体装置１００の回路及びレイアウト構成図である。
【図２】実施例１の変形例に係る半導体装置１００ａの回路及びレイアウト構成図である。
【図３】図２とは異なる実施例１の変形例に係る半導体装置１００ｂの回路及びレイアウト構成図である。
【図４】実施例２に係る半導体装置１００ｃの回路及びレイアウト構成図である。
【図５】従来の半導体装置２００の回路及びレイアウト構成図である。
【符号の説明】
【００６８】
１１、７１    ゲート配線
１２    ゲート高電位供給配線
１３    ゲート低電位供給配線
１４、７３    ソース
１５、７４    ドレイン
１６、１７    電力出力端子
２０、２０ｂ、２０ｃ    駆動回路
２１、２１ｂ、２１ｃ、８１    入力端子
２２、２２ｃ、２３、８２    出力端子
２４、２５、２７    インバータ
７２、７２ａ    ゲート電位供給配線
１００、１００ａ、１００ｂ、１００ｃ、２００    半導体装置
【図１】
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【図２】
2008277449.tif 000004
【図３】
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【図４】
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【図５】
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