(57)【要約】【課題】高周波高出力用ＭＯＳＦＥＴを備えた半導体装置の高周波高出力特性をさらに向上させる。【解決手段】半導体基板１上に形成された第１導電型の半導体領域２０に所定の間隔をおいて形成され、それぞれソース電極７およびドレイン電極３に電気的に接続される、帯状の第２導電型のソース領域およびドレイン領域と、第１導電型の半導体領域２０上にゲート絶縁膜２７を介して形成され、ソース領域およびドレイン領域の間にチャネル形成領域２６を形成するゲート電極６とを有するＭＯＳＦＥＴを備えた半導体装置において、第１導電型の半導体領域２０に、ドレイン電極３に電気的に接続され、第１導電型の半導体領域２０とダイオードを形成する第２導電型の領域３０を設け、このダイオードの耐圧を、ＭＯＳＦＥＴのソース・ドレイン間耐圧より低くする。【選択図】図３
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【特許請求の範囲】
【請求項１】
半導体基板上に形成された第１導電型の半導体領域に所定の間隔をおいて形成され、それぞれソース電極およびドレイン電極に電気的に接続される、帯状の第２導電型のソース領域およびドレイン領域と、前記第１導電型の半導体領域上にゲート絶縁膜を介して形成され、前記ソース領域およびドレイン領域の間にチャネル領域を形成するゲート電極とを有するＭＯＳＦＥＴを備えた半導体装置であって、
前記第１導電型の半導体領域に、前記ドレイン電極に電気的に接続され、前記第１導電型の半導体領域とダイオードを形成する第２導電型の領域を有し、このダイオードの耐圧が、前記ＭＯＳＦＥＴのソース・ドレイン間耐圧より低いことを特徴とする半導体装置。
【請求項２】
前記ソース領域およびドレイン領域の各領域は、電極と接触する不純物濃度の高い領域と、この高不純物濃度領域から前記ゲート電極の直下に延びる不純物濃度の低い領域とを有することを特徴とする請求項１記載の半導体装置。
【請求項３】
前記ダイオードを形成する第２導電型の領域は、前記ドレイン領域の高不純物濃度領域と、ほぼ同じ不純物濃度および深さを有することを特徴とする請求項２記載の半導体装置。
【請求項４】
前記ダイオードを形成する第２導電型の領域は、前記ドレイン領域の高不純物濃度領域と一体に設けられていることを特徴とする請求項２または３記載の半導体装置。
【請求項５】
前記ダイオードを形成する第２導電型の領域は、前記ドレイン領域の高不純物濃度領域から離間して設けられていることを特徴とする請求項２または３記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、業務無線機や無線電話機などに使用される高周波高出力用ＭＯＳＦＥＴを備えた半導体装置に関する。
【背景技術】
【０００２】
業務無線機や無線電話機などの用途に、半導体基板の表面側に横方向（水平方向）に延びるドレイン領域とソース領域を形成したいわゆる横型と称する高周波高出力用ＭＯＳＦＥＴを備えた半導体装置が使用されており（例えば、特許文献１参照。）、近年、かかる半導体装置の高周波高出力特性のさらなる向上が求められている。
【０００３】
従来、高周波用途のＭＯＳＦＥＴにおいては、素子構造を微細化して寄生抵抗と寄生容量を低減することにより高周波特性の向上を図っており、特にゲート長を短くし、さらにドレイン・ソース間距離も短くして、オン抵抗を小さくすることが一般に行われている。そして、微細化に伴い増大するゲート抵抗に対しては、ゲート材に比抵抗の小さい材料（通常、高融点金属）を使用することで低抵抗化を図っている。
【０００４】
ところが、高周波高出力用ＭＯＳＦＥＴにおいては、ドレイン電極に電源電圧に加えて高周波出力時の電力振幅電圧が印加されるために高いドレイン耐圧が要求される。このため、オン抵抗の増大を犠牲にしても高耐圧を確保しなければならず、微細化には限度があり、高周波特性を向上させることが難しかった。しかも、電力振幅電圧は出力負荷インピーダンスによっても変化するため、ドレイン耐圧マージンを確保する必要があり、微細化をますます困難なものにしていた。
【特許文献１】特開２００１−２６７５６４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、上記課題を解決するためになされたもので、高周波高出力用ＭＯＳＦＥＴを備えた半導体装置において、微細化しても耐圧特性を低下させることがなく、従来に比べ高周波高出力特性をさらに向上させることができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一態様によれば、半導体基板上に形成された第１導電型の半導体領域に所定の間隔をおいて形成され、それぞれソース電極およびドレイン電極に電気的に接続される、帯状の第２導電型のソース領域およびドレイン領域と、前記第１導電型の半導体領域上にゲート絶縁膜を介して形成され、前記ソース領域およびドレイン領域の間にチャネル領域を形成するゲート電極とを有するＭＯＳＦＥＴを備えた半導体装置であって、前記第１導電型の半導体領域に、前記ドレイン電極に電気的に接続され、前記第１導電型の半導体領域とダイオードを形成する第２導電型の領域を有し、このダイオードの耐圧が、前記ＭＯＳＦＥＴのソース・ドレイン間耐圧より低いことを特徴とする半導体装置が提供される。
【発明の効果】
【０００７】
本発明の一態様による半導体装置によれば、高周波高出力用ＭＯＳＦＥＴを備えた半導体装置において、高周波高出力特性を従来に比べさらに向上させることができる。
【発明を実施するための最良の形態】
【０００８】
以下、本発明に係る実施の形態について説明する。なお、説明は図面に基づいて行うが、それらの図面は単に図解のために提供されるものであって、本発明はそれらの図面により何ら限定されるものではない。また、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率などは実際のものとは異なることに留意すべきである。さらに、以下の図面の記載において、共通する部分には、同一符号を付して重複する説明を省略する。
【０００９】
（第１の実施の形態）
図１は、本発明の第１の実施の形態に係る半導体装置の上方からの透視図である。また、図２は、図１のＡ−Ａ線に沿う断面図であり、図３は、図１のＢ−Ｂ線に沿う断面図である。
【００１０】
図１において、１は、半導体基板を示し、この半導体基板１上、紙面下方には、ドレイン電極用ボンディングパッド２が左右方向に２つ並べて配置されている。これらのドレイン電極用ボンディングパッド２には、図面上方向に延びる複数の歯を有する櫛状のドレイン電極３が接続されている。
【００１１】
また、半導体基板１上、紙面上方には、ゲート電極用ボンディングパッド４が左右方向に２つ並べて配置されており、これらのゲート電極用ボンディングパッド４には、ゲート電極用引出し電極５を介して、紙面下方向に延びる複数の歯を有する櫛状のゲート電極６が接続されている。この櫛状のゲート電極６の歯と歯の間の１つおきにドレイン電極３の歯が１本ずつ位置している。
【００１２】
さらに、櫛状のゲート電極６と同様、紙面下方向に延びる複数の歯を有する櫛状のソース電極７が、ゲート電極６の各歯の両側に、ドレイン電極３の１本の歯とソース電極７の１本の歯が位置するように配置されている。このソース電極７は、２つのゲート電極用ボンディングパッド４を挟むように配置された３つの、ソース電極７を半導体装置１へ接続する接続部８に接続されており、これらの接続部８を介して半導体基板１へ接続され、半導体基板１の裏面に設けられた電極（図示なし）に引出されるようになっている。
【００１３】
そして、上記のようにストライプ状に形成された、ドレイン電極３の複数の歯と、ソース電極７の複数の歯と、ゲート電極６の複数の歯の下方、つまり、紙面奥方向の半導体基板１にはトランジスタが形成されている。
【００１４】
図２は、図１のＡ−Ａ線に沿う断面図である。図２に示すように、本実施形態においては、ｐ＋型半導体基板１の上に、ｐ型エピタキシャル成長層２０が形成されており、このｐ型エピタキシャル成長層２０の表面には、ｎ型ウエル２１と、ｎ型ウエル２１に接続されたｎ＋型ドレインコンタクト層２２と、ｎ型ウエル２１に形成されｎ＋型ドレインコンタクト層２２と接続するｎ型ドレイン引出し層２３を備える帯状のドレイン領域と、ｎ＋型ソースコンタクト層２４と、ｎ＋型ソースコンタクト層２４に接続されたｎ型ソース引出し層２５を備える帯状のソース領域が形成されている。ドレイン領域のｎ型ドレイン引出し層２３と、ソース領域のｎ型ソース引出し層２５は、ｐ型エピタキシャル成長層２０の表面を介して対峙している。このドレイン領域のｎ型ドレイン引出し層２３とソース領域のｎ型ソース引出し層２５が対峙するｐ型エピタキシャル成長層２０の表面が、チャネル形成領域２６であり、その表面に面接触するようにゲート絶縁膜２７が形成され、ゲート絶縁膜２７の上にゲート電極６が配置されている。
【００１５】
そして、図示は省略したが、ドレイン領域およびソース領域と、ゲート電極６とを覆うように、層間絶縁膜が形成され、ドレイン電極３は、層間絶縁膜を貫通してドレイン領域のｎ＋型ドレインコンタクト層２２の表面に面接触するように配置される。一方、ソース電極７は、層間絶縁膜を貫通してソース領域のｎ＋型ソースコンタクト層２４の表面に面接触するように配置される。図１および図２において、２８は、ｎ＋型ドレインコンタクト層２２がドレイン電極３と面接触するドレインコンタクト部を示し、２９は、ｎ＋型ソースコンタクト層２４がソース電極７と面接触するソースコンタクト部を示している。
【００１６】
なお、いずれも図示されていないが、ドレイン電極およびソース電極上には層間絶縁膜が形成され、さらに、その上にはドレイン電極用ボンディングパッド２およびゲート電極用ボンディングパッド４部分を除いてパッシベーション膜が形成される。
【００１７】
図３は、図１のＢ−Ｂ線に沿う断面図である。図３に示すように、本実施形態においては、ドレイン領域のｎ＋型ドレインコンタクト層２２の、ドレイン電極用ボンディングパッド２側先端部に、半導体基板１とダイオードを構成するｎ＋型領域３０を備える。このｎ＋型領域３０は、ｎ＋型ドレインコンタクト層２２とほぼ同じ不純物濃度および深さを有し、このｎ＋型領域と半導体基板１との間の耐圧（図３中、矢印IIIで示す方向の耐圧；以下、耐圧IIIという）が、ｎ型ドレイン引出し層２３がチャネル形成領域２６と接する領域の電界強度で決まるドレイン・ソース間耐圧（図２中、矢印Ｉで示す。以下、Ｄ−Ｓ間耐圧Ｉという。）より低くなるように設けられている。なお、図１および図３において、３１は、ｐ＋型チャネルストッパである。
【００１８】
このように構成される半導体装置においては、ドレイン領域のｎ＋型ドレインコンタクト層２２の、ドレイン電極用ボンディングパッド２側先端部に、ｎ＋型領域３０により、Ｄ−Ｓ間耐圧Ｉより耐圧の低いダイオードが形成されており、これにより、ｎ型ドレイン引出し層２３よりｎ＋型領域３０に電流が流れやすくなっている。このため、ドレイン電極端子に高周波出力時の電力振幅電圧が印加されることによるチャネル形成領域２６への影響を低減することができ、ＭＯＳＦＥＴの耐圧特性を実質的に向上させることができる。その結果、ソース・ドレイン間距離の微細化が可能となり、ｎ＋型領域３０が設けられていない半導体装置に比べ、高周波特性の向上を図ることができる。
【００１９】
すなわち、図４は、上記のようなｎ＋型領域３０を持たない以外は本実施形態と同様に構成されたＭＯＳＦＥＴを備えた半導体装置を示している。このような半導体装置におけるＭＯＳＦＥＴのドレイン耐圧を決める要素には、前述したｎ型ドレイン引出し層２３がチャネル形成領域２６と接する領域の電界強度で決まるＤ−Ｓ間耐圧Ｉと、ｎ＋型ドレインコンタクト層２２およびｎ型ウエル２１と半導体基板１で決まる耐圧（図２中、矢印IIで示す。以下、Ｄ−Ｓ間耐圧IIという。）がある。ドレイン耐圧が前者のＤ−Ｓ間耐圧Ｉで決まる場合において、チャネル形成領域２６に加わる電界強度が大きくなると、ｎ型ソース引出し層２５からチャネル形成領域２６へホールキャリアの注入が起き、ｎ型ソース引出し層２５とチャネル形成領域２６とｎ型ドレイン引出し層２３で構成される擬似バイポーラトランジスタがオン状態となるラッチアップ現象が発生して過剰な電流が流れ、その結果、ジュール熱によるジャンクション破壊が生じるおそれがある。この可能性は高周波特性の向上のためにｎ型ドレイン引出し層２３とｎ型ソース引出し層２５間距離を微細化してオン抵抗を小さくするとより大きくなる。そして、高周波高出力用ＭＯＳＦＥＴの場合、ドレイン電極３に電源電圧に加えて高周波出力時の電力振幅電圧が印加されるため、上記現象が発生する可能性は非常に高い。
【００２０】
この対策としては、Ｄ−Ｓ間耐圧IIをＤ−Ｓ間耐圧Ｉより低くすることが考えられるが、高周波特性の向上のために微細化したＭＯＳＦＥＴでは、寸法や不純物濃度のばらつきの影響が大きく、Ｄ−Ｓ間耐圧IIの調整は非常に難しい。
【００２１】
本実施形態では、ドレイン領域のｎ＋型ドレインコンタクト層２２の、ドレイン電極用ボンディングパッド２側先端部に、Ｄ−Ｓ間耐圧Ｉより耐圧の低いダイオードを形成するｎ＋型領域３０を設けており、これにより、高周波出力時にドレイン電極に印加される電力振幅電圧をＭＯＳＦＥＴ領域外に逃すことができるため、チャネル形成領域２６に過剰な電圧が印加されることを防止することができ、その結果、上記したようなジュール熱の発生によるジャンクション破壊の危険性を低減することができ、ドレイン・ソース間距離の微細化を図ることが可能となる。
【００２２】
上記構成の半導体装置は例えば次のように製造される。
【００２３】
（イ）まず、ｐ＋型シリコン半導体基板１の上に、ｐ型エピタキシャル成長層２０を形成する。ｐ型エピタキシャル成長層２０は、例えば、材料ガスにジシラン（Ｓｉ２Ｈ６）とジボラン（Ｂ２Ｈ６）を用い、ｐ＋型シリコン半導体基板１の温度を６００〜１２００℃に加熱した化学気相成長（ＣＶＤ）法によりｐ型シリコン膜を成膜することにより形成される。
【００２４】
（ロ）次に、ｐ型エピタキシャル成長層２０表面にｐ＋型チャネルストッパ３１を形成する。すなわち、フォトレジスト膜をｐ＋型チャネルストッパ３１を形成する以外の場所に形成し、フォトレジスト膜をマスクとしてボロンイオン（Ｂ＋）を注入し、熱処理してボロンイオンを活性化させる。
【００２５】
（ハ）次に、ｐ型エピタキシャル成長層２０表面の所定の領域にｎ型ウエル２１を形成する。すなわち、フォトレジスト膜をｎ型ウエル２１を形成する以外の場所に形成し、フォトレジスト膜をマスクとしてリンイオン（Ｐ＋）を注入し、フォトレジスト膜を除去後、熱処理してリンイオンを活性化させる。
【００２６】
（ニ）次に、酸素雰囲気中で７００〜１０００℃の基板温度の熱酸化により、ｐ型エピタキシャル成長層２０表面に、ゲート絶縁膜２７となる二酸化シリコン膜を成膜し、さらに、その表面に、ゲート電極６となる高融点金属、例えばモリブデン（Ｍｏ）、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、これらの金属の窒化物などを、スパッタリング、反応性スパッタリングなどにより成膜する。その後、フォトエッチングプロセスにより、ゲート電極６およびゲート絶縁膜２７を形成する。
【００２７】
（ホ）次に、所定のパターンでフォトレジスト膜を形成し、このフォトレジスト膜とゲート電極６をマスクとして、ｐ型エピタキシャル成長層２０とｎ型ウエル２１にリンイオン（Ｐ＋）を注入する。レジストマスクを除去した後、熱処理してリンイオンを拡散させ、ｎ型ドレイン引出し層２３およびｎ型ソース引出し層２５を形成する。
【００２８】
（へ）さらに、所定のパターンでフォトレジスト膜を形成した後に、このフォトレジスト膜をマスクとしてリンイオン（Ｐ＋）を注入し、熱処理してリンイオンを活性化させて、ｎ＋型ドレインコンタクト層２２およびｎ＋型ソースコンタクト層２４を形成する。
【００２９】
（ト）次に、ｐ型エピタキシャル成長層２０表面の所定の領域にｎ＋型領域３０を形成する。すなわち、フォトレジスト膜をｎ＋型領域３０を形成する以外の場所に形成し、フォトレジスト膜をマスクとしてリンイオン（Ｐ＋）を注入し、フォトレジスト膜を除去後、熱処理してリンイオンを活性化させる。
【００３０】
（チ）次に、原料ガスにテトラエチルオルトシリケート（ＴＥＯＳ）およびトリメチルフォスヘート（ＴＭＰ）を使用して、基板温度を４００〜７００℃の減圧の熱ＣＶＤ法によりリンガラス（ＰＳＧ）膜を成膜した後に、フォトエッチングプロセスにより、ｎ＋型ドレインコンタクト層２２、ｎ＋型ソースコンタクト層２４およびｎ＋型領域３０上の所定の領域を窓開けし、層間絶縁膜を形成する。
【００３１】
その後、上記層間絶縁膜の窓明けした部分に接触するドレイン電極３およびソース電極７、さらには、ドレイン電極用ボンディングパッド２、ゲート電極用ボンディングパッド４、ゲート電極用引出し電極５、ソース電極７を半導体装置１へ接続する接続部８を、層間絶縁膜の形成工程を適宜介在させながら形成し、最後に、パッシベーション膜を形成する。なお、ドレイン電極３、ソース電極７、ドレイン電極用ボンディングパッド２、ゲート電極用ボンディングパッド４、ゲート電極用引出し電極５、ソース電極７を半導体装置１へ接続する接続部８は、反応性スパッタリングおよびスパッタリングによりチタンナイトライド（ＴｉＮ）とアルミニウム（Ａｌ）の積層膜を成膜後、フォトエッチングプロセスにより形成することができる。
【００３２】
なお、以上説明した方法では、ｎ＋型領域３０およびｎ＋型ドレインコンタクト層２２を別工程で形成しているが、ｎ＋型ドレインコンタクト層２２を形成する際に、その先端部をｎ型ウエル２１より延出させ、この延出部をｎ＋型領域３０とすることも可能である。これにより製造工程を簡略化することができる。
【００３３】
（第２の実施の形態）
図５は、第２の実施の形態に係る半導体装置の上方からの透視図であり、また、図６は、図５のＣ−Ｃ線に沿う断面図である。なお、本実施の形態においては、重複する説明を避けるため、第１の実施の形態と共通する点については説明を省略し、相違点を中心に説明する。
【００３４】
図５および図６に示すように、第２の実施の形態に係る半導体装置においては、ｎ＋領域３０が、ドレイン領域のｎ＋型ドレインコンタクト層２２のドレイン電極用ボンディングパッド２側先端部から所定距離だけ離間した位置に独立して設けられている。
【００３５】
第２の実施の形態においても、第１の実施の形態と同様、ｎ＋領域３０を設けたことにより、ｎ型ドレイン引出し層２３よりｎ＋型領域３０に電流が流れやすくなっているため、ドレイン電極端子に高周波出力時の電力振幅電圧が印加されることによるチャネル形成領域２６への影響を低減することができ、ＭＯＳＦＥＴの耐圧特性を実質的に向上させることができる。その結果、ソース・ドレイン間距離の微細化が可能となり、ｎ＋型領域３０が設けられていない半導体装置に比べ、高周波特性の向上を図ることができる。加えて、本実施の形態では、ｎ＋領域３０の深さおよびチャネル形成領域２６までの距離を調整することができるため、より精度の高い耐圧の調整が可能であり、微細化に伴うｎ型ドレイン引出し層２３のジャンクション破壊をより確実に防止することが可能となる。
【００３６】
本発明は、以上説明した実施の形態の記載内容に限定されるものではなく、構造や材質、各部材の配置などは、本発明の要旨を逸脱しない範囲で適宜変更可能であることはいうまでもない。
【図面の簡単な説明】
【００３７】
【図１】本発明の第１の実施の形態に係る半導体装置の上方からの透視図である。
【図２】図１のＡ−Ａ線に沿う断面図である。
【図３】図１のＢ−Ｂ線に沿う断面図である。
【図４】第１の実施の形態との比較のための半導体装置の構造を示す断面図である。
【図５】本発明の第２の実施の形態に係る半導体装置の上方からの透視図である。
【図６】図５のＣ−Ｃ線に沿う断面図である。
【符号の説明】
【００３８】
１…半導体基板、２…ドレイン電極用ボンディングパッド、３…ドレイン電極、４…ゲート電極用ボンディングパッド、６…ゲート電極、７…ソース電極、２０…ｐ型エピタキシャル成長層、２２…ｎ＋型ドレインコンタクト層、２３…ｎ型ドレイン引出し層、２５…ｎ型ソース引出し層、２６…チャネル形成領域、２７…ゲート絶縁膜、２８…ドレインコンタクト部、２９…ソースコンタクト部、３０…ｎ＋型領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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