(57)【要約】【課題】  特性確認回路のデータにもとづいて、システムレベルやボードレベルで半導体集積回路の動作条件を変更する。【解決手段】  プロセッサとしての半導体集積回路１には、テストモードコントローラ１１、ＬＢＩＳＴ１２、ヒューズ情報部１３、比較回路１４、及び比較結果出力部１５が設けられている。ＬＢＩＳＴ１２、ヒューズ情報部１３及び比較回路１４は、半導体集積回路１の特性確認回路として機能し、システムボードレベルで半導体集積回路１の動作電圧を可変モニタし、所定の動作周波数を満足させる動作電圧を算出し、動作電圧を変更できる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
半導体集積回路をスキャンテストするＬＢＩＳＴと、
前記半導体集積回路のcritical path attack seed値及びそのseed値に対するＭＩＳＲ期待値を記憶する記憶媒体と、
前記critical path attack seed値にもとづいて前記ＬＢＩＳＴでスキャンテストされ、前記ＬＢＩＳＴから出力されるＭＩＳＲ出力値と前記ＭＩＳＲ期待値を比較演算する比較回路と、
を具備し、前記ＭＩＳＲ出力値が前記ＭＩＳＲ期待値と一致する場合には前記半導体集積回路の動作環境でのfunctionをｐａｓｓと判定し、前記ＭＩＳＲ出力値が前記ＭＩＳＲ期待値と一致しない場合には前記半導体集積回路の動作環境でのfunctionをｆａｉｌと判定することを特徴とする半導体装置。
【請求項２】
スキャンテストを行うＬＢＩＳＴと、critical path attack seed値及びそのseed値に対するＭＩＳＲ期待値を記憶する記憶媒体と、前記critical path attack seed値にもとづいて前記ＬＢＩＳＴでスキャンテストされ、前記ＬＢＩＳＴから出力されるＭＩＳＲ出力値と前記critical path attack seed値に対するＭＩＳＲ期待値を比較演算する比較回路とを有し、前記ＭＩＳＲ出力値が前記critical path attack seed値に対するＭＩＳＲ期待値と一致する場合には動作環境でのfunctionをｐａｓｓと判定し、前記ＭＩＳＲ出力値が前記critical path attack seed値に対するＭＩＳＲ期待値と一致しない場合には動作環境でのfunctionをｆａｉｌと判定する半導体集積回路と、
テストモード設定信号を前記半導体集積回路に出力し、ＶＩＤ読み出し信号を前記半導体集積回路から入力し、前記半導体集積回路から出力されるｐａｓｓ或いはｆａｉｌ情報を記憶し、ＶＩＤ設定信号を出力するシステムコントローラと、
前記ＶＩＤ設定信号を入力し、前記半導体集積回路に前記ＶＩＤ設定信号にもとづいた電源電圧を供給する電圧レギュレータと、
を具備することを特徴とする半導体装置。
【請求項３】
ＬＢＩＳＴ、記憶媒体及び比較回路を有する半導体集積回路と、前記半導体集積回路に電源電圧を供給する電圧レギュレータと、前記半導体集積回路及び前記電圧レギュレータを統括制御するシステムコントローラを備える半導体装置の試験方法であって、
前記半導体集積回路からＶＩＤ読み出し信号を読み出して、前記ＶＩＤ読み出し信号のＶＩＤ値よりも低い電圧値のＶＩＤ設定信号を前記電圧レギュレータに出力するステップと、
前記ＶＩＤ設定信号にもとづいて前記半導体集積回路に第１の電源電圧を供給し、前記半導体集積回路を起動するステップと、
前記半導体集積回路をＶＩＤテストモードに設定するステップと、
前記記憶媒体のcritical path attack seed値にもとづいて前記ＬＢＩＳＴでスキャンテストされた第１のＭＩＳＲ出力値と前記記憶媒体に予め記憶された前記critical path attack seed値に対するＭＩＳＲ期待値を比較演算し、前記第１のＭＩＳＲ出力値が前記critical path attack seed値に対するＭＩＳＲ期待値と一致する場合、前記半導体集積回路の動作環境でのfunctionをｐａｓｓと判定し、前記第１のＭＩＳＲ出力値が前記critical path attack seed値に対するＭＩＳＲ期待値と一致しない場合、前記半導体集積回路の動作環境でのfunctionをｆａｉｌと判定するステップと、
前記第１の電源電圧での前記半導体集積回路のｐａｓｓ或いはｆａｉｌ情報を記憶するステップと、
前記第１の電源電圧よりも高く、且つ前記ＶＩＤ値よりも低い第２の電源電圧でスキャンテストされた第２のＭＩＳＲ出力値と前記critical path attack seed値に対するＭＩＳＲ期待値を比較して前記半導体集積回路の動作環境でのfunctionをｐａｓｓ或いはｆａｉｌと判定し、その結果を記憶し、更に前期半導体集積回路が安定してｐａｓｓするまで電源電圧を順次昇圧して前記半導体集積回路の動作環境でのfunctionをｐａｓｓ或いはｆａｉｌと判定及び記憶することを繰り返し実行するステップと、
記憶された複数の半導体集積回路のｐａｓｓ或いはｆａｉｌ情報から、所定の動作周波数を満足する最適な動作電圧を選択するステップと、
を具備することを特徴とする半導体装置の試験方法。
【請求項４】
素子或いはゲートの遅延劣化をモニタする少なくとも１つの遅延劣化チェック回路と、前記遅延劣化チェック回路から出力される動作速度情報と予めデータ保持部に記憶されている前記遅延劣化チェック回路の動作速度情報を、それぞれ比較演算して遅延劣化量の算出及び前記遅延劣化量の判定を行う比較判定部とを有する半導体集積回路と、
前記半導体集積回路を統括制御するシステムコントローラと、
を具備し、前記遅延劣化チェック回路の遅延劣化量が所定の遅延劣化量よりもすべて小さく、且つ前記半導体集積回路の動作周波数が所定の値を満足しない場合、前記半導体集積回路の動作条件を変更し、前記遅延劣化チェック回路の遅延劣化量が前記所定の遅延劣化量よりも大きい場合、アラート信号を出力することを特徴とする半導体装置。
【請求項５】
素子或いはゲートの遅延劣化をモニタする少なくとも１つの遅延劣化チェック回路、データ保持部及び比較判定部を有する半導体集積回路と、システムコントローラとを備える半導体装置の試験方法であって、
前記遅延劣化チェック回路の動作速度を測定するステップと、
測定された前記遅延劣化チェック回路の動作速度と予めデータ保持部に記憶されている前記第１及び第２の遅延劣化チェック回路の動作速度を比較演算し、前記第１及び第２の遅延劣化チェック回路の遅延劣化量をそれぞれ算出するステップと、
前記遅延劣化量が所定の遅延劣化量よりもすべて小さく、且つ前記半導体集積回路の動作周波数が所定の値を満足しない場合、前記半導体集積回路の電源電圧を変更するステップと、
前記遅延劣化量が前記所定の遅延劣化量よりも大きい場合、アラート信号を出力し、装置全体が復旧困難であると判断してシステムエラー信号を発するステップと、
を具備することを特徴とする半導体装置の試験方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、回路の動作速度や素子の劣化の程度をモニタする特性確認回路を内蔵した半導体装置に関する。
【背景技術】
【０００２】
近年、半導体素子の微細化の進展に伴い、半導体集積回路の高速化、低消費電力化、及び高集積度化が進行している。その結果、製造バラツキによる半導体素子特性、例えば動作速度やリーク電流のバラツキが増大している。また、従来よりも半導体素子に印加される電界や半導体素子に流れる電流密度が増大し、所定の動作条件での半導体集積回路の特性劣化の進行が早くなっている。このため、プロセス変動を確認するモニタ回路や特性劣化をモニタする劣化モニタ回路が半導体集積回路内部に設けられ、製造工程へのフィードバックや半導体集積回路の寿命判定などに用いられている（例えば、特許文献１参照。）。
【０００３】
ところが、特許文献１などに記載されているモニタ回路を内蔵する半導体集積回路では、測定されたデータをもとに、例えば半導体集積回路の動作電圧を上げる、或いは動作周波数を変更することにより現状のスペックで動作可能であるかをシステムレベルやボードレベルで対応することができないという問題点がある。また、半導体集積回路が経年劣化した場合、動作保証ができるかどうかの判定が行えず、レーシングが明らかの場合に、システムがアラートを受け取り、復旧不能としてシステムエラーを発することができないという問題点がある。
【特許文献１】特開平８−１３９２７６号公報（頁６、図１０）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、特性確認回路のデータにもとづいて、システムレベルやボードレベルで動作条件を変更できる半導体装置及びその試験方法を提供する。
【課題を解決するための手段】
【０００５】
本発明の一態様の半導体装置は、半導体集積回路をスキャンテストするＬＢＩＳＴと、前記半導体集積回路のcritical path attack seed値及びそのseed値に対するＭＩＳＲ期待値を記憶する記憶媒体と、前記critical path attack seed値にもとづいて前記ＬＢＩＳＴでスキャンテストされ、前記ＬＢＩＳＴから出力されるＭＩＳＲ出力値と前記ＭＩＳＲ期待値を比較演算する比較回路とを具備し、前記ＭＩＳＲ出力値が前記ＭＩＳＲ期待値と一致する場合には前記半導体集積回路の動作環境でのfunctionをｐａｓｓと判定し、前記ＭＩＳＲ出力値が前記ＭＩＳＲ期待値と一致しない場合には前記半導体集積回路の動作環境でのfunctionをｆａｉｌと判定することを特徴とする。
【０００６】
更に、本発明の一態様の半導体装置の試験方法は、ＬＢＩＳＴ、記憶媒体及び比較回路を有する半導体集積回路と、前記半導体集積回路に電源電圧を供給する電圧レギュレータと、前記半導体集積回路及び前記電圧レギュレータを統括制御するシステムコントローラを備える半導体装置の試験方法であって、前記半導体集積回路からＶＩＤ読み出し信号を読み出して、前記ＶＩＤ読み出し信号のＶＩＤ値よりも低い電圧値のＶＩＤ設定信号を前記電圧レギュレータに出力するステップと、前記ＶＩＤ設定信号にもとづいて前記半導体集積回路に第１の電源電圧を供給し、前記半導体集積回路を起動するステップと、前記半導体集積回路をＶＩＤテストモードに設定するステップと、前記記憶媒体のcritical path attack seed値にもとづいて前記ＬＢＩＳＴでスキャンテストされた第１のＭＩＳＲ出力値と前記記憶媒体に予め記憶された前記critical path attack seed値に対するＭＩＳＲ期待値を比較演算し、前記第１のＭＩＳＲ出力値が前記critical path attack seed値に対するＭＩＳＲ期待値と一致する場合、前記半導体集積回路の動作環境でのfunctionをｐａｓｓと判定し、前記第１のＭＩＳＲ出力値が前記critical path attack seed値に対するＭＩＳＲ期待値と一致しない場合、前記半導体集積回路の動作環境でのfunctionをｆａｉｌと判定するステップと、前記第１の電源電圧での前記半導体集積回路のｐａｓｓ或いはｆａｉｌ情報を記憶するステップと、前記第１の電源電圧よりも高く、且つ前記ＶＩＤ値よりも低い第２の電源電圧でスキャンテストされた第２のＭＩＳＲ出力値と前記critical path attack seed値に対するＭＩＳＲ期待値を比較して前記半導体集積回路の動作環境でのfunctionをｐａｓｓ或いはｆａｉｌと判定し、その結果を記憶し、更に前期半導体集積回路が安定してｐａｓｓするまで電源電圧を順次昇圧して前記半導体集積回路の動作環境でのfunctionをｐａｓｓ或いはｆａｉｌと判定及び記憶することを繰り返し実行するステップと、記憶された複数の半導体集積回路のｐａｓｓ或いはｆａｉｌ情報から、所定の動作周波数を満足する最適な動作電圧を選択するステップとを具備することを特徴とする。
【発明の効果】
【０００７】
本発明によれば、特性確認回路のデータにもとづいて、システムレベルやボードレベルで動作条件を変更できる半導体装置及びその試験方法を提供することができる。
【発明を実施するための最良の形態】
【０００８】
以下本発明の実施例について図面を参照しながら説明する。
【実施例１】
【０００９】
まず、本発明の実施例１に係る半導体装置及びその試験方法について、図面を参照して説明する。図１は半導体集積回路の構成を示すブロック図、図２はＬＢＩＳＴの構成を示すブロック図、図３はシステムボードを示すブロック図である。本実施例では、プロセッサとしての半導体集積回路にＬＢＩＳＴ（Logic  Built  In  Self  Test）とcritical path attack seed値を記憶するヒューズ情報部を設け、システムボードレベルで半導体集積回路の動作電圧を可変とし、所定の動作周波数を満足させる動作電圧を算出し、動作電圧を変更できる構造となっている。
【００１０】
図１に示すように、プロセッサとしての半導体集積回路１には、テストモードコントローラ１１、ＬＢＩＳＴ１２、ヒューズ情報部１３、比較回路１４、及び比較結果出力部１５が設けられている。ここで、ＬＢＩＳＴ１２、ヒューズ情報部１３及び比較回路１４は、半導体集積回路１の特性確認回路として機能する。
【００１１】
テストモードコントローラ１１は、半導体集積回路１内部に設けられているＬＢＩＳＴ１２やヒューズ情報保持部１３などを統括制御し、テストモード設定信号Ｓｔｍｓを入力してテストモードの制御を行う。記憶媒体としてのヒューズ情報部１３には、半導体集積回路１のcritical path attack seed値２１情報とＬＢＩＳＴでスキャンテストされたＭＩＳＲ期待値情報（critical path attack seed値に対するＭＩＳＲ期待値の情報）２２が予め記憶されている。ここで、ヒューズ情報部１３には電源が“ＯＦＦ”された後でも情報が保持される不揮発性メモリを用いるのが好ましい。
【００１２】
ＬＢＩＳＴ１２は、テストモードコントローラ１１及びヒューズ情報部１３と比較回路１４の間に設けられ、 テストモードコントローラ１１の指令にもとづいて動作するＳＴＵＭＰＳ（Self  Testing  Using  Multiple  and  Parallel  Shift  register  sequence  generator）テスト回路である。
【００１３】
図２に示すように、ＬＢＩＳＴ１２には、ＬＦＳＲ（Linear  Feedback  Shift  Resister）２３、位相シフタ２４、ロジックコアデザイン部２５、及びＭＩＳＲ（Multiple  Input  Shift  Resister）２６が設けられている。
【００１４】
ＬＦＳＲ２３は、線形帰還シフトレジスタとも呼称され、例えばD型フリップフロップをシリアル接続したシフトレジスタとフィードバック制御を行うＸ−ＯＲゲートから構成され、ヒューズ情報部１３から出力されるcritical path attack seed値２１情報の信号である出力信号ＳＯ１を入力し、擬似乱数テストパターン信号を発生する。位相シフタ２４は、Ｐｈａｓｅ  Ｓｈｉｆｔｅｒとも呼称され、複数のＸ−ＯＲゲートから構成され、ＬＦＳＲ２３から出力される擬似乱数テストパターン信号の位相をパラレルシフト出力する。
【００１５】
ロジックコアデザイン部２５は、プロッセサコアとしてのＣＯＲＥ  Ｄｅｓｉｇｎ部であり、ロジックコアデザイン部２５には、複数のインターナルスキャンチェーン２７とバウンダリースキャンチェーン２８が設けられ、複数のスキャンチャネル信号が入力され、位相シフタ２４から出力される擬似乱数テストパターン信号がスキャン入力され、スキャン出力がＭＩＳＲ２６に出力される。ＭＩＳＲ２６は、多入力シフトレジスタとも呼称され、圧縮器（Compactorとも呼称される）が設けられ、スキャンテスト結果データの解析を行う。
【００１６】
ここで、ＬＢＩＳＴ１２では、ＬＦＳＲ２３で生成されたテストデータはスキャンチェーンが被テスト回路に入出力処理し、ＭＩＳＲ２６が結果データの圧縮及びシグネチャ解析を行い、その結果をＭＩＳＲ出力値情報である出力信号ＳＯ２として出力する。
【００１７】
比較回路１４は、ＬＢＩＳＴ１２及びヒューズ情報部１３と比較結果出力部１５の間に設けられ、ＭＩＳＲ２６でスキャンテストされたＭＩＳＲ出力値情報である出力信号ＳＯ２とＭＩＳＲ期待値情報２２である出力信号ＳＯ３を入力し、比較演算処理を行い、その結果を出力信号ＳＯ４として出力する。
【００１８】
なお、出力信号ＳＯ２の値が出力信号ＳＯ３の値と一致する場合には半導体集積回路１の動作環境でのfunctionがｐａｓｓと判定され、出力信号ＳＯ２の値が出力信号ＳＯ３の値と一致しない場合にはｆａｉｌと判定される。
【００１９】
比較結果出力部１５は、比較回路１４から出力されるｐａｓｓ或いはｆａｉｌ情報信号である出力信号ＳＯ４を入力し、そのデータを出力信号Ｓｏｕｔとして出力し、また一時記憶する。
【００２０】
図３に示すように、半導体装置としてのシステムボード４には、半導体集積回路１、システムコントローラ２、及び電圧レギュレータ３が設けられている。システムコントローラ２は、半導体集積回路１や電圧レギュレータ３を含むシステムボード全体を統括制御し、ＶＩＤ（Voltage  Identification）テストモードとして用いられるテストモード設定信号Ｓｔｍｓを半導体集積回路１に出力する。そして、半導体集積回路１から出力される出力信号Ｓｏｕｔ及びＶＩＤ読み出し信号ＳＶＩＤＹを入力し、ＶＩＤ設定信号ＳＶＩＤＳを電圧レギュレータ３に出力する。
【００２１】
電圧レギュレータ３は、プロセッサ用電源モジュールであるＶＲＭ（Voltage  Regulator  Module）とも呼称され、システムコントローラ２から出力されるＶＩＤ設定信号ＳＶＩＤＳを入力し、ＶＩＤ値を有するこの信号にもとづいて半導体集積回路１に電源電圧を供給する。半導体集積回路１は、電圧レギュレータ３から出力される電源電圧により動作する。
【００２２】
ここで、ＶＩＤとは、５ｂｉｔ、４ｂｉｔ或いは６ｂｉｔからなる電圧認識コードの意味で、例えば６ｂｉｔの場合、０．５％の精度で半導体集積回路１の電源電圧を設定することが可能となる。通常、半導体集積回路１の出荷時に、図示しないＬＳＩテスタなどにより、ヒューズ情報として個々の半導体集積回路１のヒューズ情報部１３にＶＩＤ値は記憶される。このとき、ＬＳＩテスタは、半導体集積回路１の所定の動作周波数でのfunction試験を行い、その動作最適電圧値をＶＩＤ情報として半導体集積回路１に記憶させる。その後、半導体集積回路１は出荷される。
【００２３】
次に、システムボードの起動時動作について図４を参照して説明する。図４は半導体集積回路を動作させるシステムボードの動作を示すフローチャートである。ここで、ヒューズ情報部にはcritical path attack seed値情報とcritical path attack seed値に対するＭＩＳＲ期待値情報のペアが数通り記憶されており、連続してＬＢＩＳＴ動作させ数通りのテストが可能な構造となっている。
【００２４】
図４に示すように、まず、図示しないシステム電源が投入されると、システムコントローラ２は、半導体集積回路１からＶＩＤ情報としてのＶＩＤ読み出し信号ＳＶＩＤＹを読み出す（ステップＳ１）。
【００２５】
次に、システムコントローラ２は、読み出したＶＩＤ読み出し信号ＳＶＩＤＹのＶＩＤ値よりも若干低めの電源電圧設定用のＶＩＤ設定信号ＳＶＩＤＳを電圧レギュレータ３に出力する。電圧レギュレータ３は、ＶＩＤ設定信号ＳＶＩＤＳを入力し、この信号にもとづいた電源電圧（第１の電源電圧）を半導体集積回路１に供給し、半導体集積回路１を起動させる（ステップＳ２）。
【００２６】
続いて、システムコントローラ２は、半導体集積回路１をＶＩＤテストモードに設定する（ステップＳ３）。そして、ヒューズ情報部１３から出力されるcritical path attack seed値信号である出力信号ＳＯ１により、ＬＢＩＳＴ１２が動作する。ＬＢＩＳＴ１２の動作結果は、比較回路１４でcritical path attack seed値に対するＭＩＳＲ期待値情報２２と比較演算され、ＬＢＩＳＴ１２の動作結果がcritical path attack seed値に対するＭＩＳＲ期待値と一致する場合には半導体集積回路１の動作環境でのfunctionがｐａｓｓと判定され、ＬＢＩＳＴ１２の動作結果がcritical path attack seed値に対するＭＩＳＲ期待値と一致しない場合にはｆａｉｌと判定される。その結果は出力信号Ｓｏｕｔとして、比較結果出力部１５からシステムコントローラ２に送信される（ステップＳ４）。半導体集積回路１が安定してｐａｓｓするまでシステムコントローラ２は、ｐａｓｓ或いはｆａｉｌ情報を記憶する。
【００２７】
次に、システムコントローラ２は、第１の電源電圧がＶＩＤ値よりも小さく設定されているので、電源電圧としてのＶＲを所定電圧分だけ昇圧させてＬＢＩＳＴ１２を動作させ、ＬＢＩＳＴ１２の動作結果とＭＩＳＲ期待値情報２２を比較させてｐａｓｓ或いはｆａｉｌ情報を記憶する。この動作（ステップＳ２乃至Ｓ５）は、半導体集積回路１が安定してｐａｓｓするまで、例えば３回或いは４回程度繰り返し実行される。半導体集積回路１が安定してｐａｓｓすると繰り返し動作は終了する（ステップＳ５）。
【００２８】
続いて、システムコントローラ２は、取得した異なる電源電圧での半導体集積回路１のｐａｓｓ或いはｆａｉｌ情報から、所定の動作周波数を満足する最適な動作電圧の確認及び選択を行う（ステップＳ６）。次に、ＶＩＤテストモードから、選択された最適動作電圧値を用いて、システムボード４が再起動される（ステップＳ７）。
【００２９】
上述したように、本実施例の半導体装置及びその試験方法では、システムボード４には、半導体集積回路１、システムコントローラ２、及び電圧レギュレータ３が設けられている。プロセッサとしての半導体集積回路１には、テストモードコントローラ１１、ＬＢＩＳＴ１２、ヒューズ情報部１３、比較回路１４、及び比較結果出力部１５が設けられている。ＬＢＩＳＴ１２、ヒューズ情報部１３及び比較回路１４は、半導体集積回路１の特性確認回路として機能する。特性確認回路を用いた測定により、システムボード４上の取得された異なる電源電圧での半導体集積回路１のｐａｓｓ或いはｆａｉｌ情報から、所定の動作周波数を満足させる最適動作電圧の確認及び選択が行われ、ＶＩＤテストモードから、選択された最適動作電圧値を用いて、システムボード４が再起動される。
【００３０】
このため、毎回起動時に、個々のシステムボード実動作環境下でのオンボード最適電源電圧で、所定の動作周波数を満足させる半導体集積回路の動作が可能となる。そして、半導体集積回路１が経年劣化して所定の動作周波数を満足できなくなった場合でも、システム起動時にその時点での最適な動作電圧を選択するこができ、半導体集積回路１の特性劣化をカバーできる。そして、特性確認回路に既存のＳＴＵＭＰＳ回路を用いているので、特性確認回路用として新規の追加回路を最小限にすることができる。
【００３１】
本実施例では、ボードレベルで、プロセッサとしての半導体集積回路１が所定の動作周波数を満足するのかの確認及び動作電圧の変更を行っているが、必ずしもボードレベルに限定されるものではなく、例えばシステムレベルに適用してもよい。また、必ずしも動作周波数を満足するかどうかの確認に限定されるものではなく、任意の動作周波数での確認に適用することができる。
【実施例２】
【００３２】
次に、本発明の実施例２に係る半導体装置及びその試験方法について、図面を参照して説明する。図５はシステムボードの構成を示すブロック図、図６はゲートリッチ回路遅延劣化チェック回路を示すブロック図、図７はＲＣリッチ回路遅延劣化チェック回路を示すブロック図、図８はクリティカルパス回路遅延劣化チェック回路を示すブロック図、図９はクリティカルパス回路を示すブロック図、図１０はＰｃｈリッチ回路遅延劣化チェック回路を示すブロック図、図１１はＮｃｈリッチ回路遅延劣化チェック回路を示すブロック図である。本実施例では、プロセッサとしての半導体集積回路に種々の素子或いはゲートの遅延劣化をそれぞれモニタする特性確認回路としての劣化チェック回路を設け、モニタされた値が所定の範囲外の場合、システムボードにアラートを出力できる構成となっている。
【００３３】
図５に示すように、半導体装置としてのシステムボード４ａには、プロセッサとしての半導体集積回路１ａとシステムコントローラ２ａが設けられている、システムコントローラ２ａは、半導体集積回路１ａを含むシステムボード全体を統括制御する。
【００３４】
半導体集積回路１ａには、ゲートリッチ回路遅延劣化チェック回路３１ａ、ＲＣリッチ回路遅延劣化チェック回路３１ｂ、クリティカルパス回路遅延劣化チェック回路３１ｃ、Ｐｃｈリッチ回路遅延劣化チェック回路３１ｄ、Ｎｃｈリッチ回路遅延劣化チェック回路３１ｅ、遅延検出回路３２、データ保持部３３、及び比較判定部３４が設けられている。ここでは、素子の劣化の程度を素子或いはゲートの遅延劣化としてモニタしている。
【００３５】
遅延劣化チェック回路としてのゲートリッチ回路遅延劣化チェック回路３１ａには、図６に示すように、バッファＢＵ１、バッファＢＵ２、フリップフロップＦＦ１乃至４、２入力ＮＡＮＤ回路ＮＡＮＤ１ａ、２入力ＮＡＮＤ回路ＮＡＮＤ１ｎ、及び２入力Ｘ−ＯＲ回路ＸＯＲ１が設けられている。
【００３６】
ゲートリッチ回路遅延劣化チェック回路３１ａは、ｎ個並列接続された２入力ＮＡＮＤ回路ＮＡＮＤ１の１サイクルの遅延分をチェックできる回路構成となっている。ここで、２入力ＮＡＮＤ回路ＮＡＮＤ１ａ、・・・２入力ＮＡＮＤ回路ＮＡＮＤ１ｎは、同一特性（遅延特性など）を有し、回路を構成するＭＯＳトランジスタの形状を同一にするのが好ましい。なお、ゲートとして２入力ＮＡＮＤ回路（２入力ＮＡＮＤゲート）を用いているが、ＡＮＤゲートやＮＯＲゲートなどを用いてもよい。
【００３７】
フリップフロップＦＦ１は、バッファＢＵ１から出力される信号をデータ信号として入力し、クロック信号ＣＬＫが立ち上がるとき、このデータ信号をラッチし、出力信号として２入力ＮＡＮＤ回路ＮＡＮＤ１ａの入力側及びバッファＢＵ２の入力側に出力する。
【００３８】
２入力ＮＡＮＤ回路ＮＡＮＤ１ａは、フリップフロップＦＦ１と図示しない２番目の２入力ＮＡＮＤ回路ＮＡＮＤ１の間に設けられ、フリップフロップＦＦ１から出力される信号と高電位側電源Ｖｄｄ電圧を入力し、論理演算した信号を出力する。ここで、フリップフロップＦＦ１から出力される信号が“Ｈｉｇｈ”レベルのとき、２入力ＮＡＮＤ回路ＮＡＮＤ１ａから出力される信号が“Ｌｏｗ”レベルとなり、フリップフロップＦＦ１から出力される信号が“Ｌｏｗ”レベルのとき、２入力ＮＡＮＤ回路ＮＡＮＤ１ａから出力される信号が“Ｈｉｇｈ”レベルとなる。
【００３９】
２入力ＮＡＮＤ回路ＮＡＮＤ１ｎは、図示しない（ｎ−１）番目の２入力ＮＡＮＤ回路ＮＡＮＤ１とフリップフロップＦＦ２の間に設けられ、図示しない（ｎ−１）番目の２入力ＮＡＮＤ回路ＮＡＮＤ１から出力される信号と高電位側電源Ｖｄｄ電圧を入力し、論理演算した信号をフリップフロップＦＦ２に出力する。
【００４０】
フリップフロップＦＦ２は、２入力ＮＡＮＤ回路ＮＡＮＤ１ｎと２入力Ｘ−ＯＲ回路ＸＯＲ１の間に設けられ、２入力ＮＡＮＤ回路ＮＡＮＤ１ｎから出力される信号をデータ信号として入力し、クロック信号ＣＬＫが立ち上がるとき、このデータ信号をラッチし、出力信号としてバッファＢＵ１の入力側及び２入力Ｘ−ＯＲ回路ＸＯＲ１の入力側に出力する。ここで、フリップフロップＦＦ２から出力され、バッファＢＵ１の入力側に入力される信号は帰還入力信号となる。
【００４１】
フリップフロップＦＦ３は、バッファＢＵ２と２入力Ｘ−ＯＲ回路ＸＯＲ１の間に設けられ、バッファＢＵ２から出力される信号をデータ信号として入力し、クロック信号ＣＬＫが立ち上がるとき、このデータ信号をラッチし、出力信号として２入力Ｘ−ＯＲ回路ＸＯＲ１の入力側に出力する。
【００４２】
２入力Ｘ−ＯＲ回路ＸＯＲ１は、フリップフロップＦＦ２及びＦＦ３とフリップフロップＦＦ４の間に設けられ、フリップフロップＦＦ２から出力される信号とフリップフロップＦＦ３から出力される信号を入力し、論理演算した信号を出力する。ここで、フリップフロップＦＦ２から出力される信号とフリップフロップＦＦ３から出力される信号が異なる信号レベルのとき、２入力Ｘ−ＯＲ回路ＸＯＲ１から出力される信号は“Ｈｉｇｈ”レベルとなる。一方、フリップフロップＦＦ２から出力される信号とフリップフロップＦＦ３から出力される信号が同じ信号レベルのとき、２入力Ｘ−ＯＲ回路ＸＯＲ１から出力される信号は“Ｌｏｗ”レベルとなる。
【００４３】
フリップフロップＦＦ４は、２入力Ｘ−ＯＲ回路ＸＯＲ１から出力される信号をデータ信号として入力し、クロック信号ＣＬＫが立ち上がるとき、このデータ信号をラッチし、出力信号ＳＯ１１ａとして遅延検出回路３２に出力する。
【００４４】
遅延劣化チェック回路としてのＲＣリッチ回路遅延劣化チェック回路３１ｂには、図７に示すように、バッファＢＵ１、バッファＢＵ２、フリップフロップＦＦ１乃至４、インバータＩＮＶ１乃至３、抵抗Ｒ１ａ、抵抗Ｒ１ｎ、コンデンサＣ１ａ、コンデンサＣ１ｎ、及び２入力Ｘ−ＯＲ回路ＸＯＲ１が設けられている。
【００４５】
ＲＣリッチ回路遅延劣化チェック回路３１ｂは、抵抗Ｒ１と一端が低電位側電源Ｖｓｓに接続されるコンデンサＣ１が交互にｎ個並列接続されたＲＣ遅延回路の１サイクルの遅延分をチェックできる回路構成となっている。ここで、コンデンサＣ１ａ、・・・コンデンサＣ１ｎは、同一特性（遅延特性など）を有し、同一形状にするのが好ましい。抵抗Ｒ１ａ、・・・抵抗Ｒ１ｎは、同一特性（遅延特性など）を有し、同一形状にするのが好ましい。なお、バッファＢＵ１、バッファＢＵ２、フリップフロップＦＦ２、フリップフロップＦＦ３、及び２入力Ｘ−ＯＲ回路ＸＯＲ１は、図６に示すゲートリッチ回路遅延劣化チェック回路と同じ構成及び動作をするので説明を省略する。
【００４６】
フリップフロップＦＦ１は、バッファＢＵ１から出力される信号をデータ信号として入力し、クロック信号ＣＬＫが立ち上がるときのこのデータ信号をラッチし、出力信号としてインバータＩＮＶ１の入力側及びバッファＢＵ２の入力側に出力する。
【００４７】
インバータＩＮＶ１は、フリップフロップＦＦ１とインバータＩＮＶ２の間に設けられ、フリップフロップＦＦ１から出力される信号を入力し、その信号を反転出力する。
【００４８】
インバータＩＮＶ２は、インバータＩＮＶ１とコンデンサＣ１ａの他端及び抵抗Ｒ１ａの一端の間に設けられ、インバータＩＮＶ１から出力される信号を入力し、その信号を反転出力する。
【００４９】
コンデンサＣ１ａは、他端がインバータＩＮＶ２の出力側及び抵抗Ｒ１ａの一端に接続され、一端が低電位側電源Ｖｓｓに接続されている。抵抗Ｒ１ａは、一端がインバータＩＮＶ２の出力側及びコンデンサＣ１ａの他端に接続され、他端が２番目のコンデンサＣ１の他端及び２番目の抵抗Ｒ１の一端に接続されている。コンデンサＣ１ｎは、他端が図示しない（ｎ−１）番目の抵抗Ｒ１及び抵抗Ｒ１ｎに接続され、一端が低電位側電源Ｖｓｓに接続されている。抵抗Ｒ１ｎは、一端が図示しない（ｎ−１）番目の抵抗Ｒ１及びコンデンサＣ１ｎの他端に接続され、他端がインバータＩＮＶ３の入力側に接続されている。
【００５０】
インバータＩＮＶ３は、抵抗Ｒ１ｎとフリップフロップＦＦ２の間に設けられ、抵抗Ｒ１ｎから出力される信号を入力し、反転した信号をフリップフロップＦＦ２に出力する。なお、フリップフロップＦＦ２から出力される信号は帰還信号としてバッファＢＵ１に入力される。
【００５１】
フリップフロップＦＦ４は、２入力Ｘ−ＯＲ回路ＸＯＲ１から出力される信号をデータ信号として入力し、クロック信号ＣＬＫが立ち上がるとき、このデータ信号をラッチし、出力信号ＳＯ１１ｂとして遅延検出回路３２に出力する。
【００５２】
ここでは、インバータＩＮＶ１乃至３を設けているが、必ずしもこれに限定されるものではなく、インバータを奇数個、例えば１個にしてもよい。また、抵抗Ｒ１とコンデンサＣ１が交互にｎ個並列接続されたＲＣ遅延回路の１サイクルの遅延分に対するインバータの遅延分の寄与を減少させるために、インバータのドライブ能力、例えばインバータを構成するＭＯＳトランジスタのβ比（ゲート幅Ｗｇ／ゲート長Ｌｇ）を大きくしてもよい。
【００５３】
遅延劣化チェック回路としてのクリティカルパス回路遅延劣化チェック回路３１ｃには、図８に示すように、インバータＩＮＶ４、バッファＢＵ２、フリップフロップＦＦ１乃至４、クリティカルパス回路３５、及び２入力Ｘ−ＯＲ回路ＸＯＲ１が設けられている。
【００５４】
クリティカルパス回路遅延劣化チェック回路３１ｃは、半導体集積回路１において、ＳＴＡ（Static  Timing  Analysis）などで判明している速度律速要因となるクリティカルパス回路３５を設け、この回路がどの程度遅延劣化するかをチェックできる回路構成となっている。なお、バッファＢＵ２、フリップフロップＦＦ３、及び２入力Ｘ−ＯＲ回路ＸＯＲ１は、図６に示すゲートリッチ回路遅延劣化チェック回路と同じ構成及び動作をするので説明を省略する。
【００５５】
フリップフロップＦＦ１は、インバータＩＮＶ４から出力される反転信号をデータ信号として入力し、クロック信号ＣＬＫが立ち上がるときのこのデータ信号をラッチし、出力側のノードＮ１から出力信号としてクリティカルパス回路３５の入力側及びバッファＢＵ２の入力側に出力する。
【００５６】
クリティカルパス回路３５には、例えば、図９に示すように、３入力ＡＮＤ回路ＡＮＤ１１、３入力ＡＮＤ回路ＡＮＤ１２、２入力ＡＮＤ回路ＡＮＤ１３、インバータＩＮＶ１１、インバータＩＮＶ１２、３入力ＮＡＮＤ回路ＮＡＮＤ１１、２入力ＮＡＮＤ回路ＮＡＮＤ１２、２入力ＮＡＮＤ回路ＮＡＮＤ１３、２入力ＮＯＲ回路ＮＯＲ１１、及び抵抗Ｒ１１が設けられている。
【００５７】
３入力ＮＡＮＤ回路ＮＡＮＤ１１は、ノードＮ１と２入力ＮＡＮＤ回路ＮＡＮＤ１２の間に設けられ、ノードＮ１から出力される信号と高電位側電源Ｖｄｄ電圧（入力側の３入力の内、２入力）を入力し、論理演算した信号を２入力ＮＡＮＤ回路ＮＡＮＤ１２に出力する。
【００５８】
２入力ＮＡＮＤ回路ＮＡＮＤ１２は、３入力ＮＡＮＤ回路ＮＡＮＤ１１と２入力ＮＯＲ回路ＮＯＲ１１の間に設けられ、３入力ＮＡＮＤ回路ＮＡＮＤ１１から出力される信号と高電位側電源Ｖｄｄ電圧を入力し、論理演算した信号を２入力ＮＯＲ回路ＮＯＲ１１に出力する。
【００５９】
２入力ＮＯＲ回路ＮＯＲ１１は、２入力ＮＡＮＤ回路ＮＡＮＤ１２と３入力ＡＮＤ回路ＡＮＤ１１の間に設けられ、２入力ＮＡＮＤ回路ＮＡＮＤ１２から出力される信号と低電位側電源Ｖｓｓ電圧を入力し、論理演算した信号を３入力ＡＮＤ回路ＡＮＤ１１に出力する。
【００６０】
３入力ＡＮＤ回路ＡＮＤ１１は、２入力ＮＯＲ回路ＮＯＲ１１とインバータＩＮＶ１１の間に設けられ、２入力ＮＯＲ回路ＮＯＲ１１から出力される信号と高電位側電源Ｖｄｄ電圧（入力側の３入力の内、２入力）を入力し、論理演算した信号をインバータＩＮＶ１１に出力する。
【００６１】
インバータＩＮＶ１１は、３入力ＡＮＤ回路ＡＮＤ１１と抵抗Ｒ１１の間に設けられ、３入力ＡＮＤ回路ＡＮＤ１１から出力される信号を入力し、反転した信号を抵抗Ｒ１１に出力する。抵抗Ｒ１１は、一端がインバータＩＮＶ１１の出力側に接続され、他端がインバータＩＮＶ１２の入力側に接続される。インバータＩＮＶ１２は、抵抗Ｒ１１と２入力ＮＡＮＤ回路ＮＡＮＤ１３の間に設けられ、抵抗Ｒ１１から出力される信号を入力し、反転した信号を２入力ＮＡＮＤ回路ＮＡＮＤ１３に出力する。
【００６２】
２入力ＮＡＮＤ回路ＮＡＮＤ１３は、インバータＩＮＶ１２と３入力ＡＮＤ回路ＡＮＤ１２の間に設けられ、インバータＩＮＶ１２から出力される信号と高電位側電源Ｖｄｄ電圧を入力し、論理演算した信号を３入力ＡＮＤ回路ＡＮＤ１２に出力する。
【００６３】
３入力ＡＮＤ回路ＡＮＤ１２は、２入力ＮＡＮＤ回路ＮＡＮＤ１３と２入力ＡＮＤ回路ＡＮＤ１３の間に設けられ、２入力ＮＡＮＤ回路ＮＡＮＤ１３から出力される信号と高電位側電源Ｖｄｄ電圧（入力側の３入力の内、２入力）を入力し、論理演算した信号を２入力ＡＮＤ回路ＡＮＤ１３に出力する。
【００６４】
２入力ＡＮＤ回路ＡＮＤ１３は、３入力ＡＮＤ回路ＡＮＤ１２とノードＮ２の間に設けられ、３入力ＡＮＤ回路ＡＮＤ１２から出力される信号と高電位側電源Ｖｄｄ電圧を入力し、論理演算した信号をノードＮ２に出力する。
【００６５】
フリップフロップＦＦ２は、クリティカルパス回路３５と２入力Ｘ−ＯＲ回路ＸＯＲ１の間に設けられ、クリティカルパス回路３５の出力側のノードＮ２から出力される信号をデータ信号として入力し、クロック信号ＣＬＫが立ち上がるとき、このデータ信号をラッチし、出力信号としてインバータＩＮＶ４の入力側及び２入力Ｘ−ＯＲ回路ＸＯＲ１の入力側に出力する。ここで、フリップフロップＦＦ２から出力され、インバータＩＮＶ４の入力側に入力される信号は帰還入力信号となる。
【００６６】
フリップフロップＦＦ４は、２入力Ｘ−ＯＲ回路ＸＯＲ１から出力される信号をデータ信号として入力し、クロック信号ＣＬＫが立ち上がるとき、このデータ信号をラッチし、出力信号ＳＯ１１ｃとして遅延検出回路３２に出力する。
【００６７】
遅延劣化チェック回路としてのＰｃｈリッチ回路遅延劣化チェック回路３１ｄには、図１０に示すように、バッファＢＵ１、バッファＢＵ２、フリップフロップＦＦ１乃至４、Ｎｃｈ  ＭＯＳトランジスタＮＴ１ａ、Ｎｃｈ  ＭＯＳトランジスタＮＴ１ｎ、Ｐｃｈ  ＭＯＳトランジスタＰＴ１ａ、Ｐｃｈ  ＭＯＳトランジスタＰＴ１ｎ、抵抗Ｒ２１ａ、抵抗Ｒ２１ｎ、及び２入力Ｘ−ＯＲ回路ＸＯＲ１が設けられている。ＭＯＳトランジスタは、ＭＯＳ  ＦＥＴとも呼称される。ここでは、ＭＯＳトランジスタを用いているがＭＩＳ（Metal  Insulator  Semiconductor）  ＦＥＴを用いてもよい。
【００６８】
Ｐｃｈリッチ回路遅延劣化チェック回路３１ｄは、Ｎｃｈ  ＭＯＳトランジスタＮＴ１及びＰｃｈ  ＭＯＳトランジスタＰＴ１から構成されるインバータと抵抗Ｒ２１が交互にｎ個並列接続された回路の１サイクルの遅延分をチェックできる回路構成となっている。
【００６９】
ここで、抵抗Ｒ２１ａ、・・・抵抗Ｒ２１ｎは同一特性（遅延特性など）を有し、同一形状が好ましい。Ｎｃｈ  ＭＯＳトランジスタＮＴ１ａ、・・・Ｎｃｈ  ＭＯＳトランジスタＮＴ１ｎは、同一特性（遅延特性など）を有し、Ｐｃｈ  ＭＯＳトランジスタＰＴ１ａ、・・・Ｐｃｈ  ＭＯＳトランジスタＰＴ１ｎは、同一特性（遅延特性など）を有している。
【００７０】
Ｎｃｈ  ＭＯＳトランジスタＮＴ１ａ、・・・Ｎｃｈ  ＭＯＳトランジスタＮＴ１ｎのβ比（ゲート幅寸法／ゲート長寸法）は、例えば１（Ｗｇ＝Ｌｇ）に設定され、Ｐｃｈ  ＭＯＳトランジスタＰＴ１ａ、・・・Ｐｃｈ  ＭＯＳトランジスタＰＴ１ｎのβ比（ゲート幅寸法／ゲート長寸法）は、例えば５に設定されている。即ち、Ｐｃｈ  ＭＯＳトランジスタのドライブ能力を大きくしている。なお、バッファＢＵ１、バッファＢＵ２、フリップフロップＦＦ２、フリップフロップＦＦ３、及び２入力Ｘ−ＯＲ回路ＸＯＲ１は、図６に示すゲートリッチ回路遅延劣化チェック回路と同じ構成及び動作をするので説明を省略する。
【００７１】
フリップフロップＦＦ１は、バッファＢＵ１から出力される信号をデータ信号として入力し、クロック信号ＣＬＫが立ち上がるとき、このデータ信号をラッチし、出力信号としてＰｃｈ  ＭＯＳトランジスタＰＴ１ａ及びＮｃｈ  ＭＯＳトランジスタＮＴ１ａから構成されるインバータの入力側とバッファＢＵ２の入力側に出力する。
【００７２】
Ｐｃｈ  ＭＯＳトランジスタＰＴ１ａは、ソースが高電位側電源Ｖｄｄに接続され、ドレインがＮｃｈ  ＭＯＳトランジスタＮＴ１ａのドレインに接続され、ゲートにフリップフロップＦＦ１から出力される信号を入力する。Ｎｃｈ  ＭＯＳトランジスタＮＴ１ａは、ソースが低電位側電源Ｖｓｓに接続され、ゲートにフリップフロップＦＦ１から出力される信号を入力する。Ｐｃｈ  ＭＯＳトランジスタＰＴ１ａ及びＮｃｈ  ＭＯＳトランジスタＮＴ１ａから構成されるインバータは、フリップフロップＦＦ１から出力される信号を反転する。
【００７３】
抵抗Ｒ２１ａは、一端がＰｃｈ  ＭＯＳトランジスタＰＴ１ａのドレイン及びＮｃｈ  ＭＯＳトランジスタＮＴ１ａのドレインに接続され、他端が図示しない２番目のＰｃｈ  ＭＯＳトランジスタＰＴ１のゲート及び２番目のＮｃｈ  ＭＯＳトランジスタＮＴ１のゲートに接続されている。
【００７４】
Ｐｃｈ  ＭＯＳトランジスタＰＴ１ｎは、ソースが高電位側電源Ｖｄｄに接続され、ドレインがＮｃｈ  ＭＯＳトランジスタＮＴ１ｎのドレインに接続され、ゲートが図示しない（ｎ−１）番目の抵抗Ｒ２１に接続されている。Ｎｃｈ  ＭＯＳトランジスタＮＴ１ｎは、ソースが低電位側電源Ｖｓｓに接続され、ゲートが図示しない（ｎ−１）番目の抵抗Ｒ２１に接続されている。Ｐｃｈ  ＭＯＳトランジスタＰＴ１ｎ及びＮｃｈ  ＭＯＳトランジスタＮＴ１ｎから構成されるインバータは、（ｎ−１）番目の抵抗Ｒ２１から出力される信号を反転する。
【００７５】
抵抗Ｒ２１ｎは、一端がＰｃｈ  ＭＯＳトランジスタＰＴ１ｎのドレイン及びＮｃｈ  ＭＯＳトランジスタＮＴ１ｎのドレインに接続され、他端がフリップフロップＦＦ２に接続されている。
【００７６】
フリップフロップＦＦ２は、抵抗Ｒ２１ｎと２入力Ｘ−ＯＲ回路ＸＯＲ１の間に設けられ、抵抗Ｒ２１ｎから出力される信号をデータ信号として入力し、クロック信号ＣＬＫが立ち上がるとき、このデータ信号をラッチし、出力信号としてバッファＢＵ１の入力側及び２入力Ｘ−ＯＲ回路ＸＯＲ１の入力側に出力する。ここで、フリップフロップＦＦ２から出力され、バッファＢＵ１の入力側に入力される信号は帰還入力信号となる。
【００７７】
フリップフロップＦＦ４は、２入力Ｘ−ＯＲ回路ＸＯＲ１から出力される信号をデータ信号として入力し、クロック信号ＣＬＫが立ち上がるとき、このデータ信号をラッチし、出力信号ＳＯ１１ｄとして遅延検出回路３２に出力する。
【００７８】
遅延劣化チェック回路としてのＮｃｈリッチ回路遅延劣化チェック回路３１ｅには、図１１に示すように、バッファＢＵ１、バッファＢＵ２、フリップフロップＦＦ１乃至４、Ｎｃｈ  ＭＯＳトランジスタＮＴ１１ａ、Ｎｃｈ  ＭＯＳトランジスタＮＴ１１ｎ、Ｐｃｈ  ＭＯＳトランジスタＰＴ１１ａ、Ｐｃｈ  ＭＯＳトランジスタＰＴ１１ｎ、抵抗Ｒ３１ａ、抵抗Ｒ３１ｎ、及び２入力Ｘ−ＯＲ回路ＸＯＲ１が設けられている。
【００７９】
Ｎｃｈリッチ回路遅延劣化チェック回路３１ｅは、Ｎｃｈ  ＭＯＳトランジスタＮＴ１１及びＰｃｈ  ＭＯＳトランジスタＰＴ１１から構成されるインバータと抵抗Ｒ３１が交互にｎ個並列接続された回路の１サイクルの遅延分をチェックできる回路構成となっている。
【００８０】
ここで、抵抗Ｒ３１ａ、・・・抵抗Ｒ３１ｎは同一特性（遅延特性など）を有している。Ｎｃｈ  ＭＯＳトランジスタＮＴ１１ａ、・・・Ｎｃｈ  ＭＯＳトランジスタＮＴ１１ｎは、同一特性（遅延特性など）を有し、Ｐｃｈ  ＭＯＳトランジスタＰＴ１１ａ、・・・Ｐｃｈ  ＭＯＳトランジスタＰＴ１１ｎは、同一特性（遅延特性など）を有している。
【００８１】
Ｎｃｈ  ＭＯＳトランジスタＮＴ１１ａ、・・・Ｎｃｈ  ＭＯＳトランジスタＮＴ１１ｎのβ比（ゲート幅寸法／ゲート長寸法）は、例えば１（Ｗｇ＝Ｌｇ）に設定され、Ｐｃｈ  ＭＯＳトランジスタＰＴ１１ａ、・・・Ｐｃｈ  ＭＯＳトランジスタＰＴ１１ｎのβ比（ゲート幅寸法／ゲート長寸法）は、例えば１（Ｗｇ＝Ｌｇ）に設定されている。Ｎｃｈ  ＭＯＳトランジスタはＰｃｈ  ＭＯＳトランジスタよりも移動度が大きいので、Ｎｃｈ  ＭＯＳトランジスタのドライブ能力が大きくなる。なお、バッファＢＵ１、バッファＢＵ２、フリップフロップＦＦ２、フリップフロップＦＦ３、及び２入力Ｘ−ＯＲ回路ＸＯＲ１は、図６に示すゲートリッチ回路遅延劣化チェック回路と同じ構成及び動作をするので説明を省略する。
【００８２】
フリップフロップＦＦ１は、バッファＢＵ１から出力される信号をデータ信号として入力し、クロック信号ＣＬＫが立ち上がるとき、このデータ信号をラッチし、出力信号としてＰｃｈ  ＭＯＳトランジスタＰＴ１１ａ及びＮｃｈ  ＭＯＳトランジスタＮＴ１１ａから構成されるインバータの入力側とバッファＢＵ２の入力側に出力する。
【００８３】
Ｐｃｈ  ＭＯＳトランジスタＰＴ１１ａは、ソースが高電位側電源Ｖｄｄに接続され、ドレインがＮｃｈ  ＭＯＳトランジスタＮＴ１１ａのドレインに接続され、ゲートにフリップフロップＦＦ１から出力される信号を入力する。Ｎｃｈ  ＭＯＳトランジスタＮＴ１１ａは、ソースが低電位側電源Ｖｓｓに接続され、ゲートにフリップフロップＦＦ１から出力される信号を入力する。Ｐｃｈ  ＭＯＳトランジスタＰＴ１１ａ及びＮｃｈ  ＭＯＳトランジスタＮＴ１１ａから構成されるインバータは、フリップフロップＦＦ１から出力される信号を反転する。
【００８４】
抵抗Ｒ３１ａは、一端がＰｃｈ  ＭＯＳトランジスタＰＴ１１ａのドレイン及びＮｃｈ  ＭＯＳトランジスタＮＴ１１ａのドレインに接続され、他端が図示しない２番目のＰｃｈ  ＭＯＳトランジスタＰＴ１１のゲート及び２番目のＮｃｈ  ＭＯＳトランジスタＮＴ１１のゲートに接続されている。
【００８５】
Ｐｃｈ  ＭＯＳトランジスタＰＴ１１ｎは、ソースが高電位側電源Ｖｄｄに接続され、ドレインがＮｃｈ  ＭＯＳトランジスタＮＴ１１ｎのドレインに接続され、ゲートが図示しない（ｎ−１）番目の抵抗Ｒ３１に接続されている。Ｎｃｈ  ＭＯＳトランジスタＮＴ１１ｎは、ソースが低電位側電源Ｖｓｓに接続され、ゲートが図示しない（ｎ−１）番目の抵抗Ｒ３１に接続されている。Ｐｃｈ  ＭＯＳトランジスタＰＴ１１ｎ及びＮｃｈ  ＭＯＳトランジスタＮＴ１１ｎから構成されるインバータは、（ｎ−１）番目の抵抗Ｒ３１から出力される信号を反転する。
【００８６】
抵抗Ｒ３１ｎは、一端がＰｃｈ  ＭＯＳトランジスタＰＴ１１ｎのドレイン及びＮｃｈ  ＭＯＳトランジスタＮＴ１１ｎのドレインに接続され、他端がフリップフロップＦＦ２に接続されている。
【００８７】
フリップフロップＦＦ２は、抵抗Ｒ３１ｎと２入力Ｘ−ＯＲ回路ＸＯＲ１の間に設けられ、抵抗Ｒ３１ｎから出力される信号をデータ信号として入力し、クロック信号ＣＬＫが立ち上がるとき、このデータ信号をラッチし、出力信号としてバッファＢＵ１の入力側及び２入力Ｘ−ＯＲ回路ＸＯＲ１の入力側に出力する。ここで、フリップフロップＦＦ２から出力され、バッファＢＵ１の入力側に入力される信号は帰還入力信号となる。
【００８８】
フリップフロップＦＦ４は、２入力Ｘ−ＯＲ回路ＸＯＲ１から出力される信号をデータ信号として入力し、クロック信号ＣＬＫが立ち上がるとき、このデータ信号をラッチし、出力信号ＳＯ１１ｅとして遅延検出回路３２に出力する。
【００８９】
遅延検出回路３２は、ゲートリッチ回路遅延劣化チェック回路３１ａから出力される出力信号ＳＯ１１ａ、ＲＣリッチ回路遅延劣化チェック回路３１ｂから出力される出力信号ＳＯ１１ｂ、クリティカルパス回路遅延劣化チェック回路３１ｃから出力される出力信号ＳＯ１１ｃ、Ｐｃｈリッチ回路遅延劣化チェック回路３１ｄから出力される出力信号ＳＯ１１ｄ、及びＮｃｈリッチ回路遅延劣化チェック回路３１ｅから出力される出力信号ＳＯ１１ｅを入力する。そして、入力された出力信号からそれぞれ遅延劣化チェック回路の信号伝播時間を検出し、その値を出力信号ＳＯ１２としてデータ保持部３３に出力し、また出力信号ＳＯ１３として比較判定部３４に出力する。
【００９０】
ここで、ゲートリッチ回路遅延劣化チェック回路３１ａ、ＲＣリッチ回路遅延劣化チェック回路３１ｂ、Ｐｃｈリッチ回路遅延劣化チェック回路３１ｄ、及びＮｃｈリッチ回路遅延劣化チェック回路３１ｅでは、入力されるクロック信号ＣＬＫのクロック周波数を可変し、２入力Ｘ−ＯＲ回路Ｘ−ＯＲ１から出力される出力レベルが変化するどうかを確認して、変化したときのクロック周波数から各チェック回路の信号伝播時間を算出する。
【００９１】
具体的には、ゲートリッチ回路遅延劣化チェック回路３１ａ、ＲＣリッチ回路遅延劣化チェック回路３１ｂ、Ｐｃｈリッチ回路遅延劣化チェック回路３１ｄ、及びＮｃｈリッチ回路遅延劣化チェック回路３１ｅは、予め１サイクル程度分だけ遅延させる回路が内蔵され（他の内蔵される通常回路の遅延量は、この遅延回路の遅延量よりも少ない）、クロック信号ＣＬＫのクロック周波数を徐々に高くし、２入力Ｘ−ＯＲ回路Ｘ−ＯＲ１から出力される出力レベルが変化するクロック周波数（ｆ）より、回路信号伝播時間（ｔ）が求まる。この回路信号伝播時間（ｔ）が、予め設定された１サイクル分の遅延量と異なる場合、両者の差異が製造バラツキ要因と判定できる。
【００９２】
そして、ゲートリッチ回路遅延劣化チェック回路３１ａ、ＲＣリッチ回路遅延劣化チェック回路３１ｂ、Ｐｃｈリッチ回路遅延劣化チェック回路３１ｄ、及びＮｃｈリッチ回路遅延劣化チェック回路３１ｅが経時変動劣化し、２入力Ｘ−ＯＲ回路Ｘ−ＯＲ１から出力される出力レベルが変化するクロック周波数（ｆａ）より、その時点での回路信号伝播時間（ｔａ）が求まるが、この時、経時変動による劣化遅延量は（ｔａ−ｔ）と判定できる。
【００９３】
クリティカルパス回路遅延劣化チェック回路３１ｃの場合、他の回路より、所定の遅延分だけ遅延すると予め見積もっておくことで、ゲートリッチ回路遅延劣化チェック回路３１ａ、ＲＣリッチ回路遅延劣化チェック回路３１ｂ、Ｐｃｈリッチ回路遅延劣化チェック回路３１ｄ、及びＮｃｈリッチ回路遅延劣化チェック回路３１ｅと同様に判定及び動作速度の算出が可能となる。
【００９４】
データ保持部３３は、遅延検出回路３２から出力されたゲートリッチ回路遅延劣化チェック回路３１ａ、ＲＣリッチ回路遅延劣化チェック回路３１ｂ、クリティカルパス回路遅延劣化チェック回路３１ｃ、Ｐｃｈリッチ回路遅延劣化チェック回路３１ｄ、及びＮｃｈリッチ回路遅延劣化チェック回路３１ｅの回路信号伝播時間を記憶する。ここで、記憶される値は、半導体集積回路１ａの初期動作時から経年劣化した時の遅延劣化チェック回路の動作速度値である。データ保持部３３は電源が“ＯＦＦ”された後でも情報が保持される不揮発性メモリを用いるのが好ましい。
【００９５】
比較判定部３４は、遅延検出回路３２から出力される出力信号ＳＯ１３（一番新しい或いは測定された時点での遅延劣化チェック回路の回路信号伝播時間情報）とデータ保持部３３から出力される出力信号ＳＯ１４（予め記憶された半導体集積回路１ａの初期動作時或いは経年劣化途中での遅延劣化チェック回路の回路信号伝播時間情報）を入力し、比較演算し、それぞれ遅延劣化チェック回路の遅延劣化量を算出する。
【００９６】
この遅延劣化量の内少なくとも１つ以上が予め設定された遅延劣化量よりも大きい場合、システムボード４ａとして復旧することが困難であると判断し、アラート信号としての出力信号Ｓｏｕｔａをシステムボード４ａ内部及び外部に出力する。
【００９７】
また、すべての遅延劣化量が予め設定された遅延劣化量よりも小さく、且つ現在設定されている動作条件で半導体集積回路１ａが所定動作周波数を満足しない場合、半導体集積回路１ａの所定動作周波数を満足させる動作条件に変更する信号としての出力信号Ｓｏｕｔａをシステムボード４ａ内部及び外部に出力する。
【００９８】
ここで、予め設定された遅延劣化量は、シミュレーションを用いた算出結果、或いは蓄積された半導体装置１ａの信頼性試験データをもちいた算出結果を採用するのが好ましい。
【００９９】
次に、システムボードの起動時動作について図１２を参照して説明する。図１２は半導体集積回路を動作させるシステムボードの動作を示すフローチャートである。
【０１００】
図１２に示すように、まず、図示しないシステム電源が投入されると、システムコントローラ２ａの指令により、ゲートリッチ回路遅延劣化チェック回路３１ａ、ＲＣリッチ回路遅延劣化チェック回路３１ｂ、クリティカルパス回路遅延劣化チェック回路３１ｃ、Ｐｃｈリッチ回路遅延劣化チェック回路３１ｄ、及びＮｃｈリッチ回路遅延劣化チェック回路３１ｅの動作速度が測定される（ステップＳ１１）。
【０１０１】
次に、予め記憶された半導体集積回路１ａの初期動作時での動作速度に対して、ゲートリッチ回路遅延劣化チェック回路３１ａ、ＲＣリッチ回路遅延劣化チェック回路３１ｂ、クリティカルパス回路遅延劣化チェック回路３１ｃ、Ｐｃｈリッチ回路遅延劣化チェック回路３１ｄ、及びＮｃｈリッチ回路遅延劣化チェック回路３１ｅがどの程度遅延劣化したのか算出される（ステップＳ１２）。
【０１０２】
続いて、比較判定部３４で遅延劣化量の判定が行われる（ステップＳ１３）。ゲートリッチ回路遅延劣化チェック回路３１ａ、ＲＣリッチ回路遅延劣化チェック回路３１ｂ、クリティカルパス回路遅延劣化チェック回路３１ｃ、Ｐｃｈリッチ回路遅延劣化チェック回路３１ｄ、及びＮｃｈリッチ回路遅延劣化チェック回路３１ｅの遅延劣化量が、すべて、予め設定された遅延劣化量よりも小さく、且つ現在設定されている動作条件で半導体集積回路１ａが所定動作周波数を満足する場合にはシステムボード４ａの動作条件は維持される。
【０１０３】
ゲートリッチ回路遅延劣化チェック回路３１ａ、ＲＣリッチ回路遅延劣化チェック回路３１ｂ、クリティカルパス回路遅延劣化チェック回路３１ｃ、Ｐｃｈリッチ回路遅延劣化チェック回路３１ｄ、及びＮｃｈリッチ回路遅延劣化チェック回路３１ｅの遅延劣化量が、すべて、予め設定された遅延劣化量よりも小さく、且つ現在設定されている動作条件で半導体集積回路１ａが所定動作周波数を満足しない場合、比較判定部３４から出力される出力信号Ｓｏｕｔａにもとづいて、半導体集積回路１ａが所定動作周波数を満足する動作条件（例えば、電源電圧を上昇）に変更される（ステップＳ１４）。次に、システムコントローラ２ａの指令によりシステムボード４ａは再起動される（ステップＳ１５）。
【０１０４】
ゲートリッチ回路遅延劣化チェック回路３１ａ、ＲＣリッチ回路遅延劣化チェック回路３１ｂ、クリティカルパス回路遅延劣化チェック回路３１ｃ、Ｐｃｈリッチ回路遅延劣化チェック回路３１ｄ、及びＮｃｈリッチ回路遅延劣化チェック回路３１ｅの遅延劣化量の内、少なくとも１つ以上が予め設定された遅延劣化量よりも大きい場合、アラート信号としての出力信号Ｓｏｕｔａがシステムボード４ａ内部及び外部に出力される（ステップＳ１６）。次に、アラート信号がシステムコントローラ２ａに入力され、システムボード４ａとして復旧することが困難であると判断され、システムエラー信号が発せられる（ステップＳ１７）。
【０１０５】
上述したように、本実施例の半導体装置及びその試験方法では、システムボード４ａには、プロセッサとしての半導体集積回路１ａとシステムコントローラ２ａが設けられている。半導体集積回路１ａには、ゲートリッチ回路遅延劣化チェック回路３１ａ、ＲＣリッチ回路遅延劣化チェック回路３１ｂ、クリティカルパス回路遅延劣化チェック回路３１ｃ、Ｐｃｈリッチ回路遅延劣化チェック回路３１ｄ、Ｎｃｈリッチ回路遅延劣化チェック回路３１ｅ、遅延検出回路３２、データ保持部３３、及び比較判定部３４が設けられている。ゲートリッチ回路遅延劣化チェック回路３１ａ、ＲＣリッチ回路遅延劣化チェック回路３１ｂ、クリティカルパス回路遅延劣化チェック回路３１ｃ、Ｐｃｈリッチ回路遅延劣化チェック回路３１ｄ、及びＮｃｈリッチ回路遅延劣化チェック回路３１ｅは素子或いはゲートの遅延劣化をそれぞれモニタする。
【０１０６】
このため、毎回起動時に、個々のシステムボード実動作環境下で特性確認回路の遅延劣化量が確認され、最新の半導体集積回路１ａの状況をモニタすることができる。また、ゲートリッチ回路遅延劣化チェック回路３１ａ、ＲＣリッチ回路遅延劣化チェック回路３１ｂ、クリティカルパス回路遅延劣化チェック回路３１ｃ、Ｐｃｈリッチ回路遅延劣化チェック回路３１ｄ、及びＮｃｈリッチ回路遅延劣化チェック回路３１ｅの遅延劣化量が、すべて、予め設定された遅延劣化量よりも小さく、且つ現在設定されている動作条件で半導体集積回路１ａが所定動作周波数を満足しない場合、比較判定部３４から出力される出力信号Ｓｏｕｔａにもとづいて、所定動作周波数を満足する動作条件に変更することができる。そして、ゲートリッチ回路遅延劣化チェック回路３１ａ、ＲＣリッチ回路遅延劣化チェック回路３１ｂ、クリティカルパス回路遅延劣化チェック回路３１ｃ、Ｐｃｈリッチ回路遅延劣化チェック回路３１ｄ、及びＮｃｈリッチ回路遅延劣化チェック回路３１ｅの遅延劣化量の内、少なくとも１つ以上が予め設定された遅延劣化量よりも大きい場合、アラート信号としての出力信号Ｓｏｕｔａがシステムボード４ａ内部及び外部に出力され、アラート信号がシステムコントローラ２ａに入力され、システムボード４ａとして復旧することが困難であると判断され、システムエラー信号が発せられるので、早期にシステム異常を検知することができる。
【０１０７】
本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。
【０１０８】
例えば、本実施例では、半導体集積回路をプロセッサにしているが、マイコン、ＣＰＵ（Central  Processing  Unit）やＳｏＣ（System  on  ａ  chip）などにも適用できる。
【０１０９】
本発明は、以下の付記に記載されているような構成が考えられる。  
（付記１）  ゲートの遅延劣化をモニタするゲートリッチ回路遅延劣化チェック回路と、ＲＣの遅延劣化をモニタするＲＣリッチ回路遅延劣化チェック回路と、クリティカルパス回路の遅延劣化をモニタするクリティカルパス回路遅延劣化チェック回路と、インバータを構成するＰｃｈ  ＭＯＳトランジスタの遅延劣化をモニタするＰｃｈリッチ回路遅延劣化チェック回路と、及びインバータを構成するＮｃｈ  ＭＯＳトランジスタの遅延劣化をモニタするＮｃｈリッチ回路遅延劣化チェック回路と、前記ゲートリッチ回路遅延劣化チェック回路、前記ＲＣリッチ回路遅延劣化チェック回路、前記クリティカルパス回路遅延劣化チェック回路、前記Ｐｃｈリッチ回路遅延劣化チェック回路及び前記Ｎｃｈリッチ回路遅延劣化チェック回路から出力される回路信号伝播時間情報と予めデータ保持部に記憶されている前記ゲートリッチ回路遅延劣化チェック回路、前記ＲＣリッチ回路遅延劣化チェック回路、前記クリティカルパス回路遅延劣化チェック回路、前記Ｐｃｈリッチ回路遅延劣化チェック回路及び前記Ｎｃｈリッチ回路遅延劣化チェック回路の回路信号伝播時間情報を、それぞれ比較演算して遅延劣化量の算出及び前記遅延劣化量の判定を行う比較判定部とを有する半導体集積回路と、前記半導体集積回路を統括制御するシステムコントローラとを具備し、前記ゲートリッチ回路遅延劣化チェック回路、前記ＲＣリッチ回路遅延劣化チェック回路、前記クリティカルパス回路遅延劣化チェック回路、前記Ｐｃｈリッチ回路遅延劣化チェック回路及び前記Ｎｃｈリッチ回路遅延劣化チェック回路の遅延劣化量が所定の遅延劣化量よりもすべて小さく、且つ前記半導体集積回路の動作周波数が所定の値を満足しない場合、前記半導体集積回路の動作条件を変更し、前記ゲートリッチ回路遅延劣化チェック回路、前記ＲＣリッチ回路遅延劣化チェック回路、前記クリティカルパス回路遅延劣化チェック回路、前記Ｐｃｈリッチ回路遅延劣化チェック回路及び前記Ｎｃｈリッチ回路遅延劣化チェック回路の遅延劣化量の少なくとも１つ以上が前記所定の遅延劣化量よりも大きい場合、アラート信号を出力することを特徴とする半導体装置。
【０１１０】
（付記２）  前記ゲートリッチ回路遅延劣化チェック回路は、入力側の一方が高電位側電源に接続される２入力ＮＡＮＤ回路が複数並列接続されている付記１記載の半導体装置。
【０１１１】
（付記３）  前記ＲＣリッチ回路遅延劣化チェック回路は、一方が低電位側電源に接続されるコンデンサと一端が前記コンデンサの他端に接続される抵抗が交互に複数並列接続されている付記１記載の半導体装置。
【０１１２】
（付記４）  前記クリティカルパス回路遅延劣化チェック回路は、前記半導体集積回路に設けられるクリティカルパス回路と同一構成のクリティカルパス回路が設けられている付記１記載の半導体装置。
【０１１３】
（付記５）  前記Ｐｃｈリッチ回路遅延劣化チェック回路は、高電位側電源と低電位側電源の間に設けられたＰｃｈ  ＭＯＳトランジスタ及びＮｃｈ  ＭＯＳトランジスタから構成されるインバータとインバータの出力側に設けられる抵抗が交互に複数並列接続されている付記１記載の半導体装置。
【０１１４】
（付記６）  前記Ｎｃｈリッチ回路遅延劣化チェック回路は、高電位側電源と低電位側電源の間に設けられたＰｃｈ  ＭＯＳトランジスタ及びＮｃｈ  ＭＯＳトランジスタから構成されるインバータとインバータの出力側に設けられる抵抗が交互に複数並列接続されている付記１記載の半導体装置。
【図面の簡単な説明】
【０１１５】
【図１】本発明の実施例１に係る半導体集積回路の構成を示すブロック図。
【図２】本発明の実施例１に係るＬＢＩＳＴの構成を示すブロック図。
【図３】本発明の実施例１に係るシステムボードを示すブロック図。
【図４】本発明の実施例１に係る半導体集積回路を動作させるシステムボードの動作を示すフローチャート。
【図５】本発明の実施例２に係るシステムボードの構成を示すブロック図。
【図６】本発明の実施例２に係るゲートリッチ回路遅延劣化チェック回路を示すブロック図。フローチャート
【図７】本発明の実施例２に係るＲＣリッチ回路遅延劣化チェック回路を示すブロック図。
【図８】本発明の実施例２に係るクリティカルパス回路遅延劣化チェック回路を示すブロック図。
【図９】本発明の実施例２に係るクリティカルパス回路を示すブロック図。
【図１０】本発明の実施例２に係るＰｃｈリッチ回路遅延劣化チェック回路を示すブロック図。
【図１１】本発明の実施例２に係るＮｃｈリッチ回路遅延劣化チェック回路を示すブロック図。
【図１２】本発明の実施例２に係る半導体集積回路を動作させるシステムボードの動作を示すフローチャート。
【符号の説明】
【０１１６】
１、１ａ  半導体集積回路
２、２ａ  システムコントローラ
３  電圧レギュレータ
４、４ａ  システムボード
１１  テストモードコントローラ
１２   ＬＢＩＳＴ
１３   ヒューズ情報部
１４   比較回路
１５   比較結果出力部
２１  critical path attack seed値
２２  ＭＩＳＲ期待値情報
２３  ＬＦＳＲ
２４  位相シフタ
２５  ロジックコアデザイン部
２６  ＭＩＳＲ
２７  インターナルスキャンチェーン
２８   バウンダリースキャンチェーン
３１ａ  ゲートリッチ回路遅延劣化チェック回路  
３１ｂ  ＲＣリッチ回路遅延劣化チェック回路
３１ｃ  クリティカルパス回路遅延劣化チェック回路
３１ｄ  Ｐｃｈリッチ回路遅延劣化チェック回路
３１ｅ  Ｎｃｈリッチ回路遅延劣化チェック回路
３２   遅延検出回路
３３   データ保持部
３４   比較判定部
３５  クリティカルパス回路
ＡＮＤ１１、ＡＮＤ１２  ３入力ＡＮＤ回路
ＡＮＤ１３  ２入力ＡＮＤ回路
ＢＵ１、ＢＵ２  バッファ
Ｃ１ａ、Ｃ１ｎ  コンデンサ
ＣＬＫ  クロック信号
ＦＦ１〜４  フリップフロップ
ＩＮＶ１〜４、ＩＮＶ１１、ＩＮＶ１２  インバータ
Ｎ１、Ｎ２  ノード
ＮＡＮＤ１ａ、ＮＡＮＤ１ｎ、ＮＡＮＤ１２、ＮＡＮＤ１３  ２入力ＮＡＮＤ回路
ＮＡＮＤ１１  ３入力ＮＡＮＤ回路
ＮＴ１ａ、ＮＴ１ｎ、 ＮＴ１１ａ、ＮＴ１１ｎ  Ｎｃｈ  ＭＯＳトランジスタ
ＮＯＲ１１  ２入力ＮＯＲ回路
ＰＴ１ａ、ＰＴ１ｎ、 ＰＴ１１ａ、ＰＴ１１ｎ  Ｐｃｈ  ＭＯＳトランジスタ
Ｒ１ａ、Ｒ１ｎ、Ｒ１１、Ｒ２１ａ、Ｒ２１ｎ、 Ｒ３１ａ、Ｒ３１ｎ  抵抗
ＳＯ１〜４、ＳＯ１１ａ〜１１ｅ、ＳＯ１２〜１４、Ｓｏｕｔ  、Ｓｏｕｔａ  出力信号
Ｓｔｍｓ  テストモード設定信号
ＳＶＩＤＳ  ＶＩＤ設定信号
ＳＶＩＤＹ  ＶＩＤ読み出し信号
ＸＯＲ１  ２入力Ｘ−ＯＲ回路
Ｖｄｄ  高電位側電源
Ｖｓｓ  低電位側電源
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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