(57)【要約】【課題】プリント配線基板の設計時には、シミュレーションにおけるプレーン共振周波数が回路の動作周波数の整数倍に一致しない部分にチップコンデンサの実装位置および実装個数を設定し設計するが、実際に製造した試作品で確認すると、シミュレーションで計算された算出値より若干だが誤差が発生し一致するので、チップコンデンサの実装位置等の再設計が必要となる。【解決手段】電源層、グランド層、回路パターン層を夫々少なくとも一層有する多層プリント配線基板において、前記回路パターン層には、互いに平行な導電性帯状パターンを一対または複数対形成され、かつ、チップ部品を並列に複数実装できるように、一対の導電性帯状パターンの長手方向に所定幅の被服層が所定の間隔で形成され、電源プレーンとグランドプレーンとを夫々接続したことを特徴とするので、チップコンデンサのＬ成分の微調整が可能となりプレーン共振周波数を変更することができる。【選択図】  図５
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【特許請求の範囲】
【請求項１】
電源に接続された電源プレーンからなる電源層と、アースに接続されたグランドプレーンからなるグランド層と、電子部品を実装する回路パターンからなる回路パターン層をそれぞれ少なくとも一層有する多層プリント配線基板において、
前記回路パターン層には、互いに平行な導電性帯状パターンを一対または複数対形成され、
各々の一対の導電性帯状パターンには、チップ部品を並列に複数実装できるように、前記一対の導電性帯状パターンの長手方向に所定幅の被服層が所定の間隔で形成され、
前記一対の導電性帯状パターンの一方は電源プレーンと、前記一対の導電性帯状パターンの他方はグランドプレーンと接続したことを特徴とする多層プリント配線基板
【請求項２】
請求項１において、
前記一対の導電性帯状パターンの長手方向の長さは５mm以下であることを特徴とする多層プリント配線基板
【請求項３】
請求項１または請求項２において、
前記導電性帯状パターンの幅は、１．６mm＋フィレット以下であることを特徴とする多層プリント配線基板
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、多層プリント配線基板に関するものである。
【背景技術】
【０００２】
従来より、機器のＥＭＩ（Electro-Magnetic
Interference=電磁妨害）対策の簡便な方法として、接地された筺体でプリント基板の周囲を囲うのが一般的である。また、電磁放射そのものを抑えるため、高調波のアンテナとして作用する信号線から、高調波を放射させないようにすることも行なわれている。
【０００３】
電磁放射の原因のひとつとして、電源プレーンが高周波ノイズに共振する現象がある。その電磁放射の対策として、プリント基板上の電源プレーンとグランドプレーン（以下ＧＮＤプレーンと呼ぶ）とをチップコンデンサを介して接続し、プレーン共振周波数が回路の動作周波数（クロック）の整数倍に一致しないようにプリント基板上にチップコンデンサをばら撒いて配置する対策が一般的に知られている。
【０００４】
また、プリント配線基板上に配設する集積回路（ＩＣ）が、ある瞬間に大きな処理をした時、電流供給部分（電源が接続されている場所）からの電流を使用すると、回路パターンのインピーダンスのために電流の供給が間に合わないため、そのＩＣの近くにコンデンサを配置しそれを電池として使用する方法もある。
【０００５】
この方法によってもＥＭＩ対策としての効果もあり、ＩＣのグランド（以下ＧＮＤと呼ぶ）からのノイズをバイパスして電源に、または電源からのノイズをＧＮＤに帰すことによりＩＣのノイズを抑えることができる。
【０００６】
このように、近年のプリント配線基板には、さまざまなＥＭＩ対策されたものが機器等に搭載されている。
【特許文献１】特開平５−２９１８１８号公報
【特許文献２】特開平６−２０３１０２号公報
【特許文献３】特開平８−２２２９１６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
近年、環境への配慮にともない、省資源設計・リサイクル設計やリデュース設計、リユース設計より、プリント配線基板上に配設する部品点数を減らすことで、コストダウンや製品の故障を減らすことができるメリットから、前記したＥＭＩ対策が盛んになってきた。
【０００８】
また前記したＥＭＩ対策の活動にならい、プリント配線基板の多機種対応可能な設計も盛んとなり、プリント配線基板の回路パターンはそのままで、配設するＩＣ等の半導体部品を高精度のものに交換することで、従来より高機能・高精度化させたプリント配線基板にする設計変更が主流となってきた。
【０００９】
しかし、プリント配線基板上に配設するＩＣ等の半導体部品点数や種類およびプリント配線基板を筐体に取り付ける場所が変わる毎に、プリント配線基板上におけるプレーン共振周波数が変わるため、回路の動作周波数の整数倍に一致しないよう、チップコンデンサの実装位置または実装個数を再度変更する必要がある。
【００１０】
なぜなら、前記プレーン共振周波数と回路の動作周波数の整数倍が一致した場合、回路の動作周波数はプレーン共振周波数のピーク値と共振してしまい、この場合ＥＭＩ発生の要因となるからである。
【００１１】
このため、プリント配線基板の設計時には、シミュレーションによりプレーン共振周波数が回路の動作周波数の整数倍に一致しない部分にチップコンデンサの実装位置または実装個数を設定し、プリント配線基板を設計することも行われている。
【００１２】
しかし、プリント配線基板を実際に製造した試作品で確認すると、シミュレーションで計算された算出値より若干だが誤差が発生することがあり、この時チップコンデンサの実装位置または実装個数について再設計が必要となる。
【００１３】
かかる再設計（一度実装した基板のチップコンデンサの実装位置または実装個数を変更すること）は、多大な労費と型費が発生する。
【００１４】
本発明は、このような問題点に鑑みてなされたものであり、前記したプリント配線基板上であるプレーン共振周波数が変わった場合、基板上の回路の大掛かりなチップコンデンサの実装位置または実装個数の変更を少なくし、プレーン共振周波数を微調整できる安価で簡略化した多層プリント配線基板を提供することを目的とする。
【課題を解決するための手段】
【００１５】
請求項１に記載の多層プリント配線基板は、電源に接続された電源プレーンからなる電源層と、アースに接続されたグランドプレーンからなるグランド層と、電子部品を実装する回路パターンからなる回路パターン層をそれぞれ少なくとも一層有する多層プリント配線基板において、前記回路パターン層には、互いに平行な導電性帯状パターンを一対または複数対形成され、各々の一対の導電性帯状パターンには、半導体チップ部品を並列に複数実装できるように、前記一対の導電性帯状パターンの長手方向に所定幅の被服層が所定の間隔で形成され、前記一対の導電性帯状パターンの一方は電源プレーンと、前記一対の導電性帯状パターンの他方はグランドプレーンと接続したことを特徴とするので、この構造により、チップコンデンサの等価直列インダクタンス（Ｌ成分）の微調整が可能となるので、プレーン共振周波数を容易に変更することができる。
【００１６】
請求項２に記載の多層プリント配線基板は、請求項１において、前記一対の導電性帯状パターンの長手方向の長さは５mm以下であることを特徴とするので、前記請求項１の同様な効果を奏することができる。
【００１７】
請求項３に記載の多層プリント配線基板は、請求項１または請求項２において、
前記導電性帯状パターンの幅は、１．６mm＋フィレット以下であることを特徴とするので、前記請求項１から請求項２の同様な効果を奏することができる。
【発明の効果】
【００１８】
本発明に係る多層プリント配線基板は、チップコンデンサの等価直列インダクタンス（Ｌ成分）の微調整が可能となるので、プレーン共振周波数を容易に変更することが可能であり、ＥＭＩ対策がなされた汎用性の高い多層プリント配線基板を提供できるという効果を奏する。
【発明を実施するための最良の形態】
【００１９】
図１〜図８を用いて、本発明を詳細に説明する。
【実施例１】
【００２０】
図１〜図７に本発明に係る多層プリント配線基板の一実施例を示す。
【００２１】
本実施例では多層プリント配線基板として、４層プリント配線基板について説明する。ここで例示する多層プリント配線基板は、非貫通ＶＩＡタイプのものである。
【００２２】
図１は、本発明に係る多層プリント配線基板の構造を表した概略断面図である。
【００２３】
まず図１に示すように、２枚の両面（２層）プリント配線基板１、２を準備して、そのうち、第２層４および第３層５をエッチングしてベタパターンを形成した後、第１層３と第２層４および第３層５と第４層６間にスルーホール７、８を形成して、層間を電気的に接続する。（このスルーホールは、数箇所に設けられている。）第１層３は回路部品装着面となるので、第１層３と第２層４とをその層間のスルーホール７（多層プリント基板形成後にはビアホールになる）で接続することにより、他の回路部品装着面のパターン密度を比較的に大きくできる。また第１層３および第４層６には半導体部品９等の回路部品が配設されるとともに、そのパターンである回路パターンが形成される。
【００２４】
第２層４（電源層）には、電源に接続されたベタパターンからなる電源プレーン、第３層５（グランド層）には、アースに接続されたベタパターンからなるＧＮＤプレーンである。なお、ＧＮＤプレーンはシールドパターンとしても機能する。
【００２５】
次に、図２に示すように、エポキシ樹脂等を含む基材（以下、「プリプレグ」と呼ぶ）を両面プリント配線基板１、２の間に配置する。そして、それぞれを積層した後、加圧下において温度をかけることで、プリプレグ１０により両面プリント配線基板１、２が張り合わされて（接着されて）、図３のような、１枚の４層プリント配線基板１１が形成される。
【００２６】
この状態において、第１層３〜第４層６を貫通するスルーホール１２を形成して、図４のような、１枚の４層プリント配線基板１３が形成される。
【００２７】
次に多層プリント配線基板の回路パターンに形成する、導電性帯状パターンについて説明する。
【００２８】
図５は、多層プリント配線基板における回路パターンに形成する導電性帯状パターンを表した図である。
【００２９】
この導電性帯状パターン１４は、主にチップコンデンサが実装され、チップコンデンサ１８を各々の一対の導電性帯状パターンに並列に複数実装できるように、一対の導電性帯状パターンの長手方向に、所定幅の被服層１５であるレジストおよび／またはシルクで所定の間隔で形成されている。
【００３０】
導電性帯状パターン１４は、チップコンデンサの電極と接続される一対の導電性帯状パターンが形成され、夫々電源プレーンとＧＮＤプレーンへスルーホール１７（ビアホール）によって導電接続されている。
【００３１】
ここで使用するチップコンデンサ１８は、１６０８シリーズといわれるタイプを使用し、前記導電性帯状パターンの一部である露出した矩形パッド１６は、このタイプを実装できるサイズに合わせて形成する。ちなみにチップコンデンサ１８である１６０８シリーズの場合は、図６に示すように、矩形パッド１６の形状寸法は縦０．８ｍｍ以下、横１．６ｍｍ＋フィレット以下の幅が望ましい。フィレットとは、部品リードとランドまたはパッドに、はんだ付けした際のはんだ盛りの形状のことある。
【００３２】
また前記導電性帯状パターンの長さは、長手方向に全長５ｍｍが望ましく、被服層１５であるレジストおよび／またはシルクで前記導電性帯状パターンを２分割している。
【００３３】
前記導電性帯状パターンは、被服層１５であるレジストおよび／またはシルクで分割することで、チップコンデンサを実装する矩形パッド１４が２箇所設けられるが、実際は、２箇所の内１箇所だけにチップコンデンサを実装することになる。
【００３４】
例えば、多層プリント配線基板の設計時において、プレーン共振周波数と回路の動作周波数が整数倍に一致しないようにシミュレーションにてチップコンデンサ１８の実装位置または実装個数を決定するが、実際に製造した試作品で確認すると、シミュレーションで計算された算出値より若干だが誤差が発生し、それぞれの周波数が一致するケースが発生する。この時、図７のように、導電性帯状パターン１４のチップコンデンサ１８の実装位置をスルーホール１７部分より遠ざかる方向の矩形パッド１６の位置に実装することで、導電性帯状パターンの等価直列インダクタンス（Ｌ成分）は大きくなる。これによりプレーン共振周波数を変動させることができるので、プレーン共振周波数と回路の動作周波数が整数倍に一致しないようにできる。
【００３５】
そうすると、回路の動作周波数は、プレーン共振周波数のピーク値ではない低い部分と共振することになり、結果として電磁放射の発生を抑制することができる。
【００３６】
前記のような導電性帯状パターンを形成することにより、プレーン共振周波数の微調整が可能となることで、容易にプレーン共振周波数を変更できるので、従来問題としていたプリント配線基板の設計変更にともなう多大な労費と型費を発生することなく容易に変更が可能であり、電磁放射を抑制することができる。
【００３７】
前記した実施例は、説明のために例示したものであって、本発明としてはそれらに限定されるものではなく、特許請求の範囲、発明の詳細な説明および図面の記載から当業者が認識することができる本発明の技術的思想に反しない限り、変更および付加が可能である。
【００３８】
例えば、本発明の多層プリント配線基板において、実施例で例示した多層プリント配線基板は、非貫通ＶＩＡタイプを例示したが、一般的に使用される貫通ＶＩＡタイプのものでもよい。
【００３９】
また、本発明の多層プリント配線基板において、４層を例示としてあげたが、８層、１６層、３２層等の従来より一般的に採用される多層基板であってもよい。
【００４０】
また、実施例記載の導電性帯状パターンは、長手方向に被服層であるレジストおよび／またはシルクで２分割形状になっていることを例示したが、図８に示すように、導電性帯状パターンが露出した矩形パッドを複数箇所設けることにより、プレーン共振周波数をさらに微調整することが可能となる。チップコンデンサの形状に合せて分割できる範囲はであれば、いくつでも分割してもよい。
【００４１】
また前記より、導電性帯状パターンのチップコンデンサを実装する矩形パッドのパッド形状寸法は、縦０．８ｍｍ以下、横１．６ｍｍ＋フィレット以下の幅が望ましく、また前記導体パターンは長手方向に全長５ｍｍが望ましいと例示したが、チップ部品が実装できるようにパターンサイズを変更して対応してもかまわず、また、長手方向に導電性帯状パターンを長くすることで、より複数箇所に分割することで、プレーン共振周波数をさらに微調整が可能となる。
【００４２】
また、実施例記載の導電性帯状パターンのチップコンデンサを実装する矩形パッドのサイズは、１６０８シリーズを実装できるように例示したが、チップ部品が実装できるようにパターンサイズを変更して対応してもかまわない。
【００４３】
また、実施例記載の導電性帯状パターンは、基板上に複数配置してもかまわない。
【００４４】
また、実施例記載の導電性帯状パターンの長手方向に、所定幅の被服層であるレジストおよび／またはシルクは、基板のレジスト、シルクと同じものを用いてもよい。
【図面の簡単な説明】
【００４５】
【図１】多層プリント配線基板の構造を表した概略断面図（実施例１）
【図２】多層プリント配線基板の構造を表した概略断面図（実施例１）
【図３】多層プリント配線基板の構造を表した概略断面図（実施例１）
【図４】多層プリント配線基板の構造を表した概略断面図（実施例１）
【図５】本発明に係る導電性帯状パターンを表した平面図である。（実施例１）
【図６】本発明に係る導電性帯状パターンを表した平面図である。（実施例１）
【図７】本発明に係る導電性帯状パターンを表した平面図である。（実施例１）
【図８】本発明に係る導電性帯状パターンの矩形パッドが複数箇所用いた平面図である。
【符号の説明】
【００４６】
１  両面プリント配線基板
２  両面プリント配線基板
３  第１層
４  第２層
５  第３層
６  第４層
７  スルーホール
８  スルーホール
９  半導体部品
１０  プリプレグ
１１  ４層プリント配線基板
１２  スルーホール
１３  ４層プリント配線基板
１４  チップ部品用導電性帯状パターン
１５  被服層
１６  矩形パッド
１７  スルーホール
１８  チップコンデンサ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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