(57)【要約】【課題】下部電極と上部電極との間にキャパシタリークの原因となるパスが形成されることを確実に防止することができながら、下部電極と下部電極プラグとの確実な導通を達成することができる、半導体装置を提供する。【解決手段】半導体装置１では、下部電極３と上部電極５とが、容量膜４を挟んでそれらの積層方向と直交方向に相対的に位置をずらして配置されている。上部電極プラグ１４は、上部電極５上の層間絶縁膜６を貫通する上部電極コンタクトホール８を通して、上部電極５における下部電極３と対向しない非対向部分１７に接続されている。また、下部電極プラグ１５は層間絶縁膜６を貫通する下部電極コンタクトホール９を通して、下部電極３における上部電極５と対向しない非対向部分１８に接続されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
平板状の下部電極と、
前記下部電極上に積層された容量膜と、
前記容量膜上に積層されており、前記下部電極に対して積層方向と直交する方向に位置をずらして配置され、その一部が前記容量膜を挟んで前記下部電極の一部と対向する平板状の上部電極と、
前記上部電極上に積層された上部絶縁膜と、
前記上部絶縁膜を前記積層方向に貫通する上部電極コンタクトホールを通して、前記上部電極における前記下部電極と対向しない部分に接続された上部電極プラグと、
前記上部絶縁膜を前記積層方向に貫通する下部電極コンタクトホールを通して、前記下部電極における前記上部電極と対向しない部分に接続された下部電極プラグとを含む、半導体装置。
【請求項２】
前記容量膜に対して前記上部電極が形成されている側とは反対側に設けられ、前記容量膜に臨む溝を有する下部絶縁膜をさらに含み、
前記下部電極は、銅を主成分とする金属からなり、前記溝に埋設されている、請求項１記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＩＭ（Metal-Insulator-Metal）構造の容量素子を有する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
絶縁性の容量膜を下部電極および上部電極で挟み込んだ構造（ＭＩＭ構造）の容量素子は、抵抗成分が小さく、高容量密度化が可能であることから、とくに無線通信用システムＬＳＩに搭載される容量素子として注目されている。
ＭＩＭ構造の容量素子としては、Ａｌ（アルミニウム）を含む金属膜で下部電極および上部電極を形成したものが一般的であるが、さらなる抵抗の低減化を図るため、下部電極の材料に、Ａｌに代えて、より導電性の高いＣｕ（銅）を適用することが検討されている。
【０００３】
図３Ａ〜Ｈは、下部電極材料にＣｕを用いた半導体装置の製造工程を工程順に示す模式的な断面図である。
まず、最表面に層間絶縁膜５１を有する半導体基板が用意される。そして、ダマシン法により、層間絶縁膜５１の表層部に、Ｃｕからなる下部電極５２が形成される。その後、図３Ａに示すように、層間絶縁膜５１上に、ＳｉＮ（窒化シリコン）からなる容量膜５３およびＴｉＮ（窒化チタン）からなる金属膜５４がこの順に形成される。
【０００４】
次に、金属膜５４上に、レジストパターンが形成され、このレジストパターンをマスクとして、金属膜５４がエッチングされる。これにより、図３Ｂに示すように、上部電極５５が形成される。エッチング終了後、上部電極５５（金属膜５４）上のレジストパターンは除去される。
その後、図３Ｃに示すように、容量膜５３および上部電極５５上に、それらを覆うように層間絶縁膜５６が積層される。つづいて、層間絶縁膜５６上に、レジストパターンが形成され、このレジストパターンをマスクとして、層間絶縁膜５６がエッチングされる。これにより、層間絶縁膜５６に、容量膜５３および上部電極５５をそれぞれ部分的に露出させる貫通孔５７，５８が形成される。
【０００５】
さらに、図３Ｄに示すように、レジストパターンをマスクとしたエッチングが続けられて、容量膜５３に、下部電極５２に対するコンタクトのための開口５９が形成される。このとき、容量膜５３だけでなく、上部電極５５の貫通孔５８を介して露出する部分のエッチングも進む。
次に、図３Ｅに示すように、層間絶縁膜５６上に、レジストパターン６０が形成される。このレジストパターン６０は、貫通孔５７および層間絶縁膜５６における貫通孔５７の周囲の領域を露出させる開口６６と、貫通孔５８および層間絶縁膜５６における貫通孔５８の周囲の領域を露出させる開口６７とを有している。
【０００６】
その後、レジストパターン６０をマスクとして、層間絶縁膜５６がエッチングされることにより、図３Ｆに示すように、層間絶縁膜５６に、配線を埋設するための溝６１，６２が形成される。エッチング終了後、層間絶縁膜５６上のレジストパターン６０は除去される。
そして、電解めっき法により、図３Ｇに示すように、層間絶縁膜５６上、貫通孔５７から露出する下部電極５２上および貫通孔５８から露出する上部電極５５上に、銅６３が堆積される。銅６３は、溝６１，６２、貫通孔５７，５８および開口５９を埋め尽くし、層間絶縁膜５６の表面全域を覆い尽くす。
【０００７】
この後、ＣＭＰ法により、溝６１，６２からはみ出た銅６３が除去されて、銅６３の表面が層間絶縁膜５６の表面と面一にされる。これにより、溝６１、貫通孔５７および開口５９を介して下部電極５２に接続される下部電極コンタクトプラグ６４と、溝６２、貫通孔５８を介して上部電極５５に接続される上部電極コンタクトプラグ６５とが形成され、図３Ｈに示す構造の半導体装置が得られる。
【特許文献１】特開平８−２７４２５６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ところが、貫通孔５７，５８および開口５９を形成する際に、貫通孔５７，５８の径が小さく、かつ、層間絶縁膜５６の表面から下部電極５２の表面（上面）までの距離と、層間絶縁膜５６の表面から上部電極５５の表面（上面）までの距離とが相違するために、容量膜５３および層間絶縁膜５６をエッチングする時間（エッチング時間）によっては、開口５９が形成されなかったり、上部電極５５のエッチングが進み、上部電極５５に穴が開いたりするおそれがある。
【０００９】
たとえば、エッチング時間を長く設定すると、上部電極５５のエッチングが進み過ぎることにより、上部電極５５に貫通孔が形成され、さらには容量膜５３にまで貫通孔が形成されるおそれがある。。容量膜５３に貫通孔が形成されると、下部電極５２と上部電極５５（上部電極コンタクトプラグ６２）との間に、キャパシタリークの原因となるパスが形成されてしまう。逆に、エッチング時間を短く設定すると、容量膜５３に開口５９を形成することができず、下部電極５２と下部電極コンタクトプラグ６１との導通を達成できないおそれがある。
【００１０】
そこで、本発明の目的は、下部電極と上部電極との間にキャパシタリークの原因となるパスが形成されることを確実に防止することができながら、下部電極と下部電極プラグとの確実な導通を達成することができる、半導体装置を提供することである。
【課題を解決するための手段】
【００１１】
前記の目的を達成するための請求項１記載の発明は、平板状の下部電極と、前記下部電極上に積層された容量膜と、前記容量膜上に積層されており、前記下部電極に対して積層方向と直交する方向に位置をずらして配置され、その一部が前記容量膜を挟んで前記下部電極の一部と対向する平板状の上部電極と、前記上部電極上に積層された上部絶縁膜と、前記上部絶縁膜を前記積層方向に貫通する上部電極コンタクトホールを通して、前記上部電極における前記下部電極と対向しない部分に接続された上部電極プラグと、前記上部絶縁膜を前記積層方向に貫通する下部電極コンタクトホールを通して、前記下部電極における前記上部電極と対向しない部分に接続された下部電極プラグとを含む、半導体装置である。
【００１２】
この半導体装置では、下部電極と上部電極とが、容量膜を挟んでそれらの積層方向と直交方向に相対的に位置をずらして配置されている。これにより、上部電極および下部電極は、それぞれ、容量膜を挟んで積層方向に互いに対向する部分と、互いに対向し合わない部分とを有している。そして、上部電極プラグは、上部電極上の絶縁膜を貫通する上部電極コンタクトホールを通して、上部電極における下部電極と対向しない部分に接続されている。また、下部電極プラグは、絶縁膜を貫通する下部電極コンタクトホールを通して、下部電極における上部電極と対向しない部分に接続されている。
【００１３】
上部電極コンタクトホールおよび下部電極コンタクトホールは、絶縁膜上の上部電極コンタクトホールおよび下部電極コンタクトホールを形成すべき部分に対向する開口を有するレジストパターンを形成し、このレジストパターンをマスクとして絶縁膜（および容量膜）をエッチングすることにより、同一工程で形成することができる。
上部電極コンタクトホールは、積層方向において下部電極と対向しない位置に形成され、下部電極コンタクトホールは積層方向において上部電極と対向しない位置に形成される。そのため、エッチング時間を下部電極コンタクトホールの形成に必要かつ十分な時間（絶縁膜に下部電極コンタクトホールが確実に貫通形成される時間）に設定することにより、たとえ上部電極コンタクトホールが上部電極を貫通しても、その上部電極コンタクトホールを介して下部電極が露出することがない。したがって、下部電極と上部電極との間にキャパシタリークの原因となるパスが形成されることを確実に防止することができながら、下部電極と下部電極プラグとの確実な導通を達成することができる。
【００１４】
請求項２記載の発明は、前記容量膜に対して前記上部電極が形成されている側とは反対側に設けられ、前記容量膜に臨む溝を有する下部絶縁膜をさらに含み、前記下部電極は銅を主成分とする金属からなり、前記溝に埋設されている、請求項１記載の半導体装置である。
この半導体装置では、下部電極の材料がＣｕを主成分とする場合、下部絶縁膜に溝を形成し、溝に前記材料を埋め込むことにより、下部電極を形成することができる。
【発明を実施するための最良の形態】
【００１５】
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の一実施形態に係る半導体装置の構造を模式的に示す断面図である。
この半導体装置１は、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）などの機能素子が作り込まれた半導体基板（図示せず）上に、ＳｉＯ2（酸化シリコン）からなる層間絶縁膜２を備えている。層間絶縁膜２の材料としては、たとえば、ＳｉＯＣ（炭素が添加された酸化シリコン）やＳｉＯＦ（フッ素が添加された酸化シリコン）などのＬｏｗ−ｋ膜材料が用いられてもよい。
【００１６】
層間絶縁膜２の表層部には、Ｃｕを主成分とする金属からなる平板状の下部電極３が溝１６内に埋設されている。下部電極３の表面は、層間絶縁膜２の表面とほぼ面一をなしている。
層間絶縁膜２および下部電極３上には、ＳｉＮからなる容量膜４が積層されている。
容量膜４上には、ＴｉＮからなる平板状の上部電極５が形成されている。この上部電極５は、下部電極３に対して積層方向と直交する方向に位置をずらして配置されている。これにより、上部電極５は、その一部が容量膜４を挟んで下部電極３の一部と対向し、残余の部分が下部電極３と対向しない非対向部分１７となっている。また、下部電極３は、その一部が容量膜４を挟んで上部電極５の一部と対向し、残余の部分が上部電極５と対向しない非対向部分１８となっている。
【００１７】
そして、容量膜４および上部電極５上には、ＳｉＯ2からなる層間絶縁膜６が積層されている。この層間絶縁膜６の材料としては、層間絶縁膜２と同様、たとえば、ＳｉＯＣやＳｉＯＦなどのＬｏｗ−ｋ膜材料が用いられてもよい。
容量膜４および層間絶縁膜６をそれらの積層方向に貫通して、下部電極３の非対向部分１８を容量膜４および層間絶縁膜６から部分的に露出させるための下部電極コンタクトホール９が形成されている。また、層間絶縁膜６の表層部には、下部電極コンタクトホール９と連通し、下部電極コンタクトホール９よりも大きい開口面積を有する下部電極溝１２が形成されている。そして、下部電極コンタクトホール９および下部電極溝１２には、Ｗ（タングステン）またはＣｕなどの金属からなる下部電極コンタクトプラグ１５が埋設されている。
【００１８】
また、層間絶縁膜６を上部電極５に対する積層方向に貫通して、上部電極５の非対向部分１７を層間絶縁膜６から部分的に露出させるための上部電極コンタクトホール８が形成されている。また、層間絶縁膜の表層部には、上部電極コンタクトホール８と連通し、上部電極コンタクトホール８よりも大きい開口面積を有する上部電極溝１１が形成されている。そして、上部電極コンタクトホール８および上部電極溝１１には、ＷまたはＣｕなどの金属からなる上部電極コンタクトプラグ１４が埋設されている。
【００１９】
図２Ａ〜Ｇは、半導体装置１の製造工程を工程順に示す模式的な断面図である。
まず、最表面に層間絶縁膜２を有する半導体基板が用意される。そして、ダマシン法により、層間絶縁膜２の表層部に埋め込まれた下部電極３が形成される。その後、図２Ａに示すように、層間絶縁膜２上に、容量膜４と、上部電極５の材料からなる金属材料堆積層１９とがこの順に積層して形成される。容量膜４は、たとえば、プラズマＣＶＤ（Chemical Vapor Deposition）により形成することができる。金属材料堆積層１９は、たとえば、スパッタ法により形成することができる。
【００２０】
次に、金属材料堆積層１９上に、上部電極５に対応した形状のレジストパターン（図示せず）が形成される。そして、そのレジストパターンをマスクとして、金属材料堆積層１９がエッチングされる。これにより、図２Ｂに示すように、上部電極５が形成される。エッチングの終了後、上部電極５上のレジストパターンは除去される。
その後、図２Ｃに示すように、容量膜４および上部電極５上に、層間絶縁膜６が形成される。層間絶縁膜６は、たとえば、スパッタ法により形成することができる。つづいて、層間絶縁膜６上に、下部電極コンタクトホール９および上部電極コンタクトホール８にそれぞれ対応する第１開口２１および第２開口２２を有するレジストパターン７が形成される。
【００２１】
そして、レジストパターン７をマスクとして、層間絶縁膜６がエッチングされる。これにより、図２Ｄに示すように、層間絶縁膜６に、上部電極コンタクトホール８が貫通して形成される。さらに、レジストパターン７の第２開口２２から露出する部分で、容量膜４までエッチングが進み、層間絶縁膜６および容量膜４を連続して貫通する下部電極コンタクトホール９が形成される。上部電極コンタクトホール８および下部電極コンタクトホール９の形成後、レジストパターン７は除去される。
【００２２】
この後、図２Ｅに示すように、上部電極溝１１および下部電極溝１２にそれぞれ対応する開口を有するレジストパターン１０が形成される。そして、そのレジストパターンをマスクとして、層間絶縁膜６がエッチングされる。これにより、図２Ｆに示すように、層間絶縁膜６に、上部電極溝１１および下部電極溝１２が形成される。エッチングの終了後、レジストパターン１０は除去される。
【００２３】
そして、電解めっき法により、図２Ｇに示すように、上部電極溝１１内、下部電極溝１２内、上部電極コンタクトホール８内および下部電極コンタクトホール９内を埋め尽くし、さらに層間絶縁膜６の表面全域を覆い尽くすように、上部電極コンタクトプラグ１４および下部電極コンタクトプラグ１５の材料１３が堆積される。
この後、ＣＭＰ法により、材料１３の堆積層の表面が層間絶縁膜６の表面と平滑にされる。これにより、下部電極溝１２および下部電極コンタクトホール９を介して下部電極３に接続される下部電極コンタクトプラグ１５と、上部電極溝１１および上部電極コンタクトホール８を介して上部電極５に接続される上部電極コンタクトプラグ１４とが形成され、図１に示す構造の半導体装置が得られる。
【００２４】
以上のように、半導体装置１では、下部電極３と上部電極５とが、容量膜４を挟んでそれらの積層方向と直交方向に相対的に位置をずらして配置されている。これにより、上部電極５および下部電極３は、それぞれ、容量膜４を挟んで積層方向に互いに対向する部分と、互いに対向し合わない非対向部分１７，１８とを有している。そして、上部電極プラグ１４は、上部電極５上の層間絶縁膜６を貫通する上部電極コンタクトホール８を通して、上部電極５における下部電極３と対向しない非対向部分１７に接続されている。また、下部電極プラグ１５は層間絶縁膜６を貫通する下部電極コンタクトホール９を通して、下部電極３における上部電極５と対向しない非対向部分１８に接続されている。
【００２５】
上部電極コンタクトホール８および下部電極コンタクトホール９は、層間絶縁膜６上の上部電極コンタクトホール８および下部電極コンタクトホール９を形成すべき部分に対向する開口を有するレジストパターン７を形成し、このレジストパターン７をマスクとして層間絶縁膜６（および容量膜４）をエッチングすることにより、同一工程で形成することができる。
【００２６】
上部電極コンタクトホール８は、積層方向において下部電極３と対向しない位置に形成され、下部電極コンタクトホール９は積層方向において上部電極５と対向しない位置に形成される。そのため、エッチング時間を下部電極コンタクトホール９の形成に必要かつ十分な時間（層間絶縁膜６に下部電極コンタクトホール９が確実に貫通形成される時間）に設定することにより、たとえ上部電極コンタクトホール８が上部電極５を貫通しても、その上部電極コンタクトホール８を介して下部電極３が露出することがない。したがって、下部電極３と上部電極５との間にキャパシタリークの原因となるパスが形成されることを確実に防止することができながら、下部電極３と下部電極プラグ１４との確実な導通を達成することができる。
【００２７】
なお、この実施形態では、容量膜４の材料としてＳｉＮを例示したが、容量膜４の材料としては、ＳｉＣ（炭化シリコン）、ＳｉＯＣ、ＳｉＣＮ（炭窒化シリコン）、Ｔａ2Ｏ5などを用いることもできる。
さらにまた、上部電極５の材料としてＴｉＮを例示したが、上部電極５の材料としては、Ａｌ、Ａｌ合金、Ｔｉ（チタン）、Ｔｉ化合物、Ｔａ（タンタル）、Ｔａ化合物などを採用することができる。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【図面の簡単な説明】
【００２８】
【図１】本発明の一実施形態に係る半導体装置の構造を模式的に示す断面図である。
【図２Ａ】半導体装置の製造工程を示す模式的な断面図である。
【図２Ｂ】図２Ａの次の工程を示す模式的な断面図である。
【図２Ｃ】図２Ｂの次の工程を示す模式的な断面図である。
【図２Ｄ】図２Ｃの次の工程を示す模式的な断面図である。
【図２Ｅ】図２Ｄの次の工程を示す模式的な断面図である。
【図２Ｆ】図２Ｅの次の工程を示す模式的な断面図である。
【図２Ｇ】図２Ｆの次の工程を示す模式的な断面図である。
【図３Ａ】従来の半導体装置の製造工程を模式的な断面図である。
【図３Ｂ】図３Ａの次の工程を示す模式的な断面図である。
【図３Ｃ】図３Ｂの次の工程を示す模式的な断面図である。
【図３Ｄ】図３Ｃの次の工程を示す模式的な断面図である。
【図３Ｅ】図３Ｄの次の工程を示す模式的な断面図である。
【図３Ｆ】図３Ｅの次の工程を示す模式的な断面図である。
【図３Ｇ】図３Ｆの次の工程を示す模式的な断面図である。
【図３Ｈ】図３Ｇの次の工程を示す模式的な断面図である。
【符号の説明】
【００２９】
１      半導体装置
２      層間絶縁膜（下部絶縁膜）
３      下部電極
４      容量膜
５      上部電極
６      層間絶縁膜（上部絶縁膜）
８      上部電極コンタクトホール
９      下部電極コンタクトホール
１４    上部電極コンタクトプラグ
１５    下部電極コンタクトプラグ
１６    溝
１７    非対向部分
１８    非対向部分
【図１】
2008277546.tif 000003
【図２Ａ】
2008277546.tif 000004
【図２Ｂ】
2008277546.tif 000005
【図２Ｃ】
2008277546.tif 000006
【図２Ｄ】
2008277546.tif 000007
【図２Ｅ】
2008277546.tif 000008
【図２Ｆ】
2008277546.tif 000009
【図２Ｇ】
2008277546.tif 000010
【図３Ａ】
2008277546.tif 000011
【図３Ｂ】
2008277546.tif 000012
【図３Ｃ】
2008277546.tif 000013
【図３Ｄ】
2008277546.tif 000014
【図３Ｅ】
2008277546.tif 000015
【図３Ｆ】
2008277546.tif 000016
【図３Ｇ】
2008277546.tif 000017
【図３Ｈ】
2008277546.tif 000018