(57)【要約】【課題】  ＣＭＯＳ製造プロセス工程内で実装が可能な、書き込み、読み出し、及び消去の能力を十分に発揮できる不揮発性のメモリセルを提供する。【解決手段】  Ｐ型半導体基板１上に分離形成された２つのＮ型の第１不純物拡散層９、１０と、両拡散層に挟まれる第１チャネル領域１６の上部領域に第１ゲート絶縁膜５を介して形成される第１ゲート電極７と、ウェル３上に形成されるＰ型の第２不純物拡散層１１及び１２と、この上部に第２ゲート絶縁膜４を介して形成される第２ゲート電極６とで第１キャパシタ４１ａを形成し、第２不純物拡散層１１（１２）に隣接するウェル３と、この上部領域に第３ゲート絶縁膜２６を介して形成される第３ゲート電極２７とで第２キャパシタ４１ｂを形成し、両キャパシタの電極に対して夫々異なる電圧を印加可能に構成されている。【選択図】        図２
2008141150.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と、
前記半導体基板上に分離形成された前記第１導電型とは異なる第２導電型の２つの第１不純物拡散層と、
２つの前記第１不純物拡散層に挟まれる領域を少なくとも含む領域の上部に第１ゲート絶縁膜を介して形成される第１ゲート電極と、
前記半導体基板上に、前記第２導電型の不純物拡散層によって当該半導体基板と分離して形成される前記第１導電型の第２不純物拡散層と、
前記半導体基板上に形成される前記第２導電型の第３不純物拡散層と、
前記第２不純物拡散層の形成領域を少なくとも含む領域の上部に第２ゲート絶縁膜を介して形成される第２ゲート電極と、
前記第３不純物拡散層の形成領域を少なくとも含む領域の上部に第３ゲート絶縁膜を介して形成される第３ゲート電極と、を有すると共に、
前記半導体基板、前記第１不純物拡散層、前記第１ゲート絶縁膜、及び前記第１ゲート電極によってＭＯＳトランジスタを構成し、
前記第２不純物拡散層、前記第２ゲート絶縁膜、及び前記第２ゲート電極によって第１キャパシタを構成し、
前記第３不純物拡散層、前記第３ゲート絶縁膜、及び前記第３ゲート電極によって第２キャパシタを構成し、
２つの前記第１不純物拡散層の内の一方をソース拡散層とし、他方をドレイン拡散層とし、前記第１ゲート電極、前記第２ゲート電極、及び前記第３ゲート電極を電気的に接続してフローティングゲート電極とし、前記第１キャパシタの一の電極を構成する前記第２不純物拡散層を第１コントロールゲート電極とし、前記第２キャパシタの一の電極を構成する前記第３不純物拡散層を第２コントロールゲート電極とする不揮発性メモリトランジスタを備えてなる構成であって、
前記第１コントロールゲート電極と第２コントロールゲート電極に対して夫々異なる電圧を印加可能に構成されることを特徴とするメモリセル。
【請求項２】
前記第２不純物拡散層と前記第３不純物拡散層の接合の一部が、前記第２ゲート電極の下部領域に位置する前記第２ゲート絶縁膜、或いは前記第３ゲート電極の下部領域に位置する前記第３ゲート絶縁膜と接する構成であることを特徴とする請求項１に記載のメモリセル。
【請求項３】
前記第１キャパシタの面積が、前記第２キャパシタの面積の同等以上に構成されることを特徴とする請求項１又は請求項２に記載のメモリセル。
【請求項４】
前記第１ゲート電極、前記第２ゲート電極、及び前記第３ゲート電極が、同一の導電性材料によって一体として形成されていることを特徴とする請求項１〜請求項３の何れか１項に記載のメモリセル。
【請求項５】
前記第１ゲート絶縁膜、前記第２ゲート絶縁膜、及び前記第３ゲート絶縁膜が、何れも同一の工程で形成された同一の材料による絶縁膜であることを特徴とする請求項１〜請求項４の何れか１項に記載のメモリセル。
【請求項６】
前記第１ゲート絶縁膜、前記第２ゲート絶縁膜、及び前記第３ゲート絶縁膜の膜厚が、前記不揮発性メモリトランジスタを含んで構成される半導体チップの製造工程において製造される複数のゲート絶縁膜の膜厚のうち、最も薄い絶縁膜の膜厚よりも厚いことを特徴とする請求項５に記載のメモリセル。
【請求項７】
前記第３不純物拡散層が前記半導体基板上に形成される前記第２導電型のウェルであり、
前記第２不純物拡散層が、前記ウェル内に形成される前記第１導電型の不純物拡散層であることを特徴とする請求項１〜請求項６の何れか１項に記載のメモリセル。
【請求項８】
前記第２不純物拡散層が、前記不揮発性メモリトランジスタの形成領域以外の周辺論理回路領域の一部に配置される高耐圧ＭＯＳトランジスタにおいて、当該高耐圧ＭＯＳトランジスタのドレイン不純物拡散層に隣接し、少なくともドレイン不純物拡散層の端部から前記高耐圧ＭＯＳトランジスタのゲート電極下部領域の一部に延在して配置される前記ドレイン不純物拡散層と同一導電型の不純物拡散層と同時に形成されていることを特徴とする請求項１〜請求項７の何れか１項に記載のメモリセル。
【請求項９】
少なくとも一部の前記第２不純物拡散層が、リソグラフィーによるフォトレジストによって、前記第２ゲート電極領域から独立して注入領域が定義されることを特徴とする請求項１〜請求項８の何れか１項に記載のメモリセル。
【請求項１０】
２つの前記第２不純物拡散層が前記ウェル内に分離形成されている場合において、
２つの前記第１不純物拡散層の対向方向に係る前記第１ゲート電極の寸法と、２つの前記第２不純物拡散層の対向方向に係る前記第２ゲート電極及び前記第３ゲート電極の寸法和が同一であることを特徴とする請求項１〜請求項８の何れか１項に記載のメモリセル。
【請求項１１】
前記第１導電型がＰ型であり、前記第２導電型がＮ型であることを特徴とする請求項１〜請求項１０の何れか１項に記載のメモリセル。
【請求項１２】
請求項１に記載のメモリセルに記録された情報を消去する際の消去方法であって、
前記第１不純物拡散層には前記半導体基板との間で逆方向接合を構成する極性の第１消去電圧を、前記第１コントロールゲート電極には前記第１消去電圧とは異なる極性の第２消去電圧を、前記第２コントロールゲート電極には接地電圧に相当する第３消去電圧を、夫々印加することで前記情報を消去することを特徴とする消去方法。
【請求項１３】
請求項１に記載のメモリセルに記録された情報を消去する際の消去方法であって、
前記第１不純物拡散層には前記半導体基板との間で逆方向接合を構成する極性の第１消去電圧を、前記第１コントロールゲート電極には前記第１消去電圧とは異なる極性の第２消去電圧を、前記第２コントロールゲート電極には前記第１消去電圧と同一極性の第３消去電圧を、夫々印加することで前記情報を消去することを特徴とする消去方法。
【請求項１４】
請求項１１に記載のメモリセルに記録された情報を消去する際の消去方法であって、
前記第１不純物拡散層に対して正極性の第１消去電圧を、前記第１コントロールゲート電極に対して負極性の第２消去電圧を、前記第２コントロールゲート電極に対して接地電圧に相当する第３消去電圧を、夫々印加することで前記情報を消去することを特徴とする消去方法。
【請求項１５】
請求項１１に記載のメモリセルに記録された情報を消去する際の消去方法であって、
前記第１不純物拡散層に対して正極性の第１消去電圧を、前記第１コントロールゲート電極に対して負極性の第２消去電圧を、前記第２コントロールゲート電極に対して正極性の第３消去電圧を、夫々印加することで前記情報を消去することを特徴とする消去方法。
【請求項１６】
前記第３消去電圧が、前記第３不純物拡散層の電位と周辺論理回路の電源電圧とが略同電位となるように設定された電圧値であることを特徴とする請求項１３又は請求項１５に記載の消去方法。
【請求項１７】
請求項１〜請求項１１の何れか１項に記載のメモリセルを行方向及び列方向に夫々複数配列してなるメモリセルアレイを備えており、
同一行にある前記メモリセルが備える前記第１コントロールゲート電極、及び前記第２コントロールゲート電極が夫々各別に共通に接続される複数の第１ワード線、及び複数の第２ワード線と、
同一列にある前記メモリセルが備える前記第１不純物拡散層が共通に接続される複数のビット線と、
同一列又は同一行にある前記メモリセルが備える前記第２不純物拡散層が共通に接続される複数のソース線と、
前記複数の第１ワード線、前記複数の第２ワード線、前記複数のビット線、及び前記複数のソース線夫々に対して印加する電圧の制御を行う電圧制御手段と、を備えることを特徴とする不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はメモリセルに関し、特に標準的なＣＭＯＳプロセス工程内で基板上に実装可能であって、電気的に情報の書き換えが可能なメモリセルに関する。又、本発明は、上記メモリセルに記録された情報の消去方法、及び上記メモリセルを複数備えてなる不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
従来より標準的なＣＭＯＳプロセスに工程を新たに追加することなく混載可能な、電気的に情報の書き換えが可能な不揮発性半導体記憶装置が提供されている（例えば、特許文献１参照）。この特許文献１に記載の不揮発性半導体記憶装置の構成について図１３を参照して説明する。図１３（ａ）は、特許文献１に記載の不揮発性半導体記憶装置が備える一メモリセルの概略断面図であり、図１３（ｂ）はその等価回路である。
【０００３】
図１３（ａ）に示されるメモリセル１００は、Ｐ型半導体基板２上にＮ型ウェル３が形成されており、当該ウェル３の上にＰ型不純物拡散層１１、１２及びＮ＋型不純物拡散層１３が形成されている。又、Ｐ型不純物拡散層１２とＮ＋型不純物拡散層１３とは素子分離絶縁膜３２によって互いに分離形成されている。
【０００４】
又、半導体基板２上のＮ型ウェル３が形成されていない領域（以下、適宜「ウェル外領域」と称する）内に、Ｎ型不純物拡散層９及び１０が分離して形成されている。又、Ｎ型不純物拡散層１０とＮ型ウェル３上に形成されているＰ型不純物拡散層１１とは素子分離絶縁膜３１によって互いに分離形成されている。
【０００５】
そして、このウェル外領域の上部領域に、第１ゲート絶縁膜５を介して、Ｎ型不純物拡散層９及び１０に挟まれた領域にオーバーラップするように第１ゲート電極７が形成されている。一方、Ｎ型ウェル３の形成領域の上部領域には、第２ゲート絶縁膜４を介して、Ｐ型不純物拡散層１１及び１２に挟まれた領域にオーバーラップするように第２ゲート電極６が形成されている。尚、この第１ゲート電極７と第２ゲート電極６とは導電体８によって電気的に接続されている。
【０００６】
又、メモリセル１００は、Ｎ型不純物拡散層９に対して電気的に接続を行うためのコンタクト２１、Ｎ型不純物拡散層１０に対して電気的に接続を行うためのコンタクト２２、Ｐ型不純物拡散層１１、１２、及びＮ＋型不純物拡散層１３に対して一律に電気的に接続を行うためのコンタクト２３を夫々備える。図１３（ａ）に示されるように、Ｐ型不純物拡散層１１、１２、及びＮ＋型不純物拡散層１３は互いに同一ノードに接続されており、コンタクト２３より所定の電圧が印加されると、前記拡散層１１、１２、及び１３に対して一律に同電圧が印加される構成である。
【０００７】
そして、上記構成のメモリセル１００が行方向及び列方向に複数配列されてなるメモリセルアレイを備えて従来構成の不揮発性半導体記憶装置が構成される。このとき、所定の位置関係にある各メモリセルは、複数のビット線、ワード線、及びソース線によって夫々互いに電気的に接続される。以下では、コンタクト２１がビット線に、コンタクト２２がソース線に、コンタクト２３がワード線に夫々接続されるものとする。
【０００８】
即ち、図１３（ａ）に示されるメモリセル１００は、Ｐ型半導体基板２、Ｎ型不純物拡散層９、Ｎ型不純物拡散層１０、第１ゲート絶縁膜５、及び第１ゲート電極７によって構成されるＭＯＳトランジスタ４０と、Ｎ型ウェル３、Ｐ型不純物拡散層１１、Ｐ型不純物拡散層１２、第２ゲート絶縁膜４、及び第２ゲート電極６によって構成されるＭＯＳキャパシタ４１とを備えてなる。そして、このＭＯＳトランジスタ４０を構成する第１ゲート電極７と、ＭＯＳキャパシタ４１を構成する第２ゲート電極６とが、導電体８を介して接続され、第１ゲート電極７が第１ゲート絶縁膜５によって半導体基板２、並びにＮ型不純物拡散層９及び１０と電気的に絶縁されており、第２ゲート電極６が第１ゲート絶縁膜４によってＮ型ウェル３、並びにＰ型不純物拡散層１１及び１２と電気的に絶縁されていることより、第１ゲート電極７、第２ゲート電極６（及びこれらを電気的に接続する導電体８）は、フローティングゲート電極ＦＧを構成する（図１３（ｂ）参照）。
【０００９】
このように構成されるメモリセル１００に対し、コンタクト２１よりＮ型不純物拡散層９に対して所定の第１正電圧を印加し、コンタクト２２よりＮ型不純物拡散層１０に対して接地電圧を印加し、コンタクト２３よりＰ型不純物拡散層１１、１２、及びＮ＋型不純物拡散層１３に対して第１正電圧より高電圧である所定の第２正電圧を印加した場合を想定する（以下、かかる電圧印加状態を「第１電圧状態」と称する）。このとき、前記第２正電圧が、第２ゲート電極６の帯電電位に対して十分に高い電圧値である場合、換言すれば、Ｎ型ウェル３、並びにＰ型不純物拡散層１１及び１２の電位に対して、第２ゲート電極６の電位が十分低い場合には、第２ゲート電極６の下方のＮ型ウェル３と第２ゲート絶縁膜４との界面に反転層（以下、適宜「キャパシタ側反転層」と称する）が形成される。このとき、当該キャパシタ側反転層における少数キャリアであるホールは、隣接するＰ型不純物拡散層１１及び１２から供給される為、前記反転層の電位は第２正電圧に結合する。
【００１０】
ところで、キャパシタ側反転層と第２ゲート電極６との間には、寸法や材料に起因して所定の静電容量を有する。一方で、第２ゲート電極６と電気的に接続されている第１ゲート電極７においても、第１ゲート電極７と半導体基板２とのオーバーラップ部分において、半導体基板２に対して第１ゲート電極の電位が正の方向に十分高い場合には第１ゲート電極７の下方に位置する半導体基板２と第１ゲート絶縁膜５との界面に反転層（以下、「トランジスタ側反転層」と称する）が形成され、このトランジスタ側反転層と第１ゲート電極７との間に寸法や材料に起因した所定の静電容量を有する。
【００１１】
上記第１電圧状態において、半導体基板２の電位が接地電位であるとすると、半導体基板２とキャパシタ側反転層との間には第２正電圧の電位差が発生することとなる。第２ゲート電極６と第１ゲート電極７とは電気的に接続されており同電位であることより、第２ゲート電極６及び第１ゲート電極７（即ちフローティングゲート電極ＦＧ）は、キャパシタ側反転層との間の静電容量、及びトランジスタ側反転層との間の静電容量によって決定される所定の正電位を示す（電位が上昇する）。
【００１２】
このとき、半導体基板２に対して第１ゲート電極７の電位が上昇することより、かかる電位差が十分大きい値である場合には、第１ゲート電極７と半導体基板２との間のオーバーラップ部分と第１ゲート絶縁膜６との界面に上述のようにトランジスタ側反転層が形成される。上記第１電圧状態においては、コンタクト２１よりＮ型不純物拡散層９に対して第１正電圧が、コンタクト２２よりＮ型不純物拡散層１０に対して接地電圧が夫々印加されており、Ｎ型不純物拡散層１０からＮ型不純物拡散層９に向けて正電界が発生し、Ｎ型不純物拡散層１０内の電子が、かかる電界の影響を受けて加速されてホットエレクトロン状態となる。このホットエレクトロンは、第１ゲート電極７の高電圧状態に引き寄せられる結果、フローティングゲート電極ＦＧに注入される。これにより、フローティングゲート電極ＦＧは負に帯電する。
【００１３】
ＭＯＳトランジスタ４０は、フローティングゲート電極ＦＧに蓄積された電子の多寡によって、トランジスタ側反転層を形成するためにコンタクト２３よりＮ型ウェル３に対して印加すべき電圧値が変化する。即ち、コンタクト２３より所定の第３正電圧を印加し、コンタクト２１よりＮ型不純物拡散層９に対して所定の第４正電圧を印加した場合に、トランジスタ側反転層が形成されてＭＯＳトランジスタ４０が通電状態となる場合にはフローティングゲート電極ＦＧに電子が十分に蓄積されておらず、逆に、トランジスタ側反転層が形成されずにＭＯＳトランジスタ４０が非導通状態である場合にはフローティングゲート電極ＦＧに電子が十分蓄積されていることとなる。通常、フローティングゲート電極ＦＧに電子が十分蓄積されて負に帯電されている状況を書き込み状態とし、逆の状態を非書き込み状態とする。
【００１４】
即ち、コンタクト２１よりＮ型不純物拡散層９に対して前記第４正電圧を印加し、コンタクト２２よりＮ型不純物拡散層１０に対して接地電圧を印加し、コンタクト２３よりＰ型不純物拡散層１１、１２、及びＮ＋型不純物拡散層１３に対して夫々前記第３正電圧を印加して（以下、かかる電圧印加状態を「第２電圧状態」と称する）、コンタクト２１に接続されたビット線を流れる電流、或いはコンタクト２２に接続されたソース線を流れる電流が検知されるか否かを判別し、当該判別結果を０及び１の２値に対応付けることでメモリセル１００の情報の読み出し処理が行われる。
【００１５】
以上により、メモリセル１００に対して上記第１電圧状態とすることで情報の書き込み処理が行われ、上記第２電圧状態とすることで情報の読み出し処理が行われることとなる。尚、書き込み処理によってホットエレクトロンが注入されることで負に帯電したフローティングゲート電極ＦＧは、周囲が絶縁膜（第１ゲート絶縁膜４及び第２ゲート絶縁膜５）によって分離されているため、かかる帯電が揮発することはなく、長時間に亘って帯電状態が保持可能な構成である。又、コンタクト２３より印加する電圧によって、メモリセル１００に対する書き込み処理或いは読み出し処理が選択されることから、コンタクト２３を介して実際に電圧が印加されるＰ型不純物拡散層１１、１２、及びＮ＋型不純物拡散層１３は、メモリセル１００を不揮発性半導体記憶装置の一メモリセルと見たときのコントロールゲート電極（以下、コントロールゲート電極ＣＧと符号を付す（図面上には不図示））に相当する。
【００１６】
次に、フローティングゲート電極ＦＧが負に帯電されて情報が蓄積されているメモリセル１００の蓄積情報を消去する場合について説明する。
【００１７】
消去動作を行う場合には、コンタクト２３よりＰ型不純物拡散層１１、１２、及びＮ＋型不純物拡散層１３に対して接地電圧を印加し、コンタクト２１よりＮ型不純物拡散層９に対して所定の第５正電圧（前記第１正電圧程度、或いはそれよりも高電圧）を印加し、コンタクト２２をフローティング（高インピーダンス）状態とする（以下、かかる電圧印加状態を「第３電圧状態」と称する）。このとき、フローティングゲート電極ＦＧ（第１ゲート電極７）とＮ型不純物拡散層９との間に電位差が生じて高電界が発生し、ＦＮ（ファウラー・ノルドハイム）トンネリング現象によってフローティングゲート電極ＦＧ内に蓄積されていた電子がＮ型不純物拡散層９側に引き抜かれ、これによって書き込み状態が解除される。尚、この場合、コンタクト２２からもＮ型不純物拡散層１０に対して前記第５正電圧を印加して、フローティングゲート電極ＦＧから対向する半導体基板２の面に向かって高電界を発生させて、かかる電界によって電子の引き抜きを行っても良い。
【００１８】
尚、別の消去方法として、フローティングゲート電極ＦＧに対してホットホールを注入する方法が開示されている（例えば、非特許文献１参照）。当該文献による方法を、図１３に係るメモリセルに適用すると以下のようになる。即ち、コントロールゲート電極ＣＧに対して接地電位から負電圧にかけての電圧を印加すると共に、コンタクト２１よりＮ型不純物拡散層９に対して所定の正電圧を印加する。このとき、Ｎ型不純物拡散層９とコントロールゲート電極ＣＧとの間に逆極性の高電位差が生じ、その結果、Ｎ型不純物拡散層９の表面が深い欠乏状態となってエネルギバンドの曲がりが急峻となる。このときバンド−バンド間トンネリングにより電子が価電子帯より導電帯にトンネルする。この際、電子とホールの対が発生するが、この内、電子は、Ｎ型不純物拡散層９内に流れて吸収される一方、発生したホールは、Ｎ型不純物拡散層９と半導体基板２（半導体基板２が接地電位であるとする）との間における水平方向の電界によって、水平方向に加速されてホットホールとなり、更に、かかるホットホールが第１ゲート電極７の接地電位に近い正電圧状態に引き寄せられる結果、フローティングゲートＦＧに注入される（バンド−バンド間トンネリング誘起ホットホール注入）。この注入されたホットホールにより、フローティングゲート電極ＦＧ内に蓄積されていた電子が相殺され、負の帯電状態が解除されることで情報の消去が行われる。
【００１９】
尚、上述のＦＮトンネリング現象による消去方法とホットホール注入による消去方法との間では、電圧の印加方法が似通っているが、前者の方法では実用的に印加可能な電圧範囲で絶縁膜の内部電界をトンネリング現象が生ずる程度まで十分高めるために極薄ゲート絶縁膜を採用することが必須となる一方で、後者の方法では極薄ゲート絶縁膜を採用する必要がない点で両者は異なるものである。
【００２０】
【特許文献１】特開平６−３３４１９０号公報
【非特許文献１】Boaz Eitan et al.,"Can NROM, a 2 Bit, Trapping Storage NVM Cell, Give a real Challenge to Floating Gate Cells?", Extended Abstracts of the 1999 International Conference on Solid State Devices and Materials, Tokyo, 1999, p.522-523
【発明の開示】
【発明が解決しようとする課題】
【００２１】
上記特許文献１に記載の消去方法は、コントロールゲート電極ＣＧとＮ型不純物拡散層９との間で高電位差を生じさせることで、フローティングゲート電極ＦＧとＮ型不純物拡散層９との間に高電界を発生し、かかる高電界によってフローティングゲート電極ＦＧ内に蓄積された電子を引き抜くことによって情報の消去を行う方法である。即ち、コントロールゲート電極ＣＧとＮ型不純物拡散層９との間における電位差が大きいほど情報の消去能力を十分に発揮することができる。ここで、かかる電位差を大きくする方法としては、コンタクト２３から印加する電圧を低くする（負電圧にする）第１方法と、コンタクト２１から印加する電圧を高くする（正の高電圧にする）第２方法とが考えられる。
【００２２】
しかしながら、第１方法による場合、即ち、コンタクト２３より負電圧を印加した場合、当該負電圧が印加されるＮ型ウェル３とＰ型半導体基板２とが順方向接合となり、両者間が通電状態を示す結果、情報を蓄積するというメモリセル本来の機能を果たさない恐れがある。又、第２方法による場合、即ち、コンタクト２１より印加する電圧を高くする場合、消去能力が発揮可能な程度にまで電圧を上昇させると、場合によってはＮ型不純物拡散層９の耐圧を上回り、当該拡散層９が破壊され、これによって同様に情報を蓄積するというメモリセル本来の機能を果たさない恐れがある。即ち、コンタクト２１より印加可能な電圧値は、Ｎ型不純物拡散層９の耐圧によって制限を受けてしまう。逆に、Ｎ型不純物拡散層９の耐圧を上昇させるためには、当該Ｎ型不純物拡散層９の不純物密度分布を修正する必要があり、かかる処理を新たに工程を追加することなく標準的なＣＭＯＳ製造プロセス工程内で実現するのは困難である。
【００２３】
従って、Ｎ型不純物拡散層９の耐圧を超えない範囲内の電圧値をコンタクト２１より印加する場合において、消去能力を十分発揮させるために（実用的に印加可能な電圧範囲で絶縁膜の内部電界をトンネリング現象が生ずる程度まで十分高めるために）、フローティングゲート電極ＦＧ（第１ゲート電極７）とＮ型不純物拡散層９との間の電界を高めるべく第１ゲート絶縁膜５の膜厚を薄くすることが方法が想定されるが、かかる方法を用いると、書き込み処理後にフローティングゲート電極ＦＧに蓄積された電子が、消去動作が行われていないにも拘らず、薄い膜厚の絶縁膜（上述した極薄ゲート絶縁膜に相当）５を介して抜け出してしまう恐れがある（電荷保持信頼性が低下する）。
【００２４】
又、上記非特許文献１に記載の方法は、ホットホールを生成すべくコンタクト２３より負電圧を印加する必要があるため、上述した内容と同様の理由により、図１３の構成のメモリセルに対しては採用することができない。
【００２５】
本発明は、上記の問題点に鑑み、ＣＭＯＳ製造プロセス工程内で実装が可能で、書き込み、読み出し、及び消去の能力を十分に発揮できる不揮発性のメモリセルを提供することを目的とする。又、本発明は、当該メモリセルに記録された情報の消去方法、及び当該メモリセルを複数備えてなる不揮発性半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００２６】
上記目的を達成するための本発明に係るメモリセルは、第１導電型の半導体基板と、前記半導体基板上に分離形成された前記第１導電型とは異なる第２導電型の２つの第１不純物拡散層と、２つの前記第１不純物拡散層に挟まれる領域を少なくとも含む領域の上部に第１ゲート絶縁膜を介して形成される第１ゲート電極と、前記半導体基板上に、前記第２導電型の不純物拡散層によって当該半導体基板と分離して形成される前記第１導電型の第２不純物拡散層と、前記半導体基板上に形成される前記第２導電型の第３不純物拡散層と、前記第２不純物拡散層の形成領域を少なくとも含む領域の上部に第２ゲート絶縁膜を介して形成される第２ゲート電極と、前記第３不純物拡散層の形成領域を少なくとも含む領域の上部に第３ゲート絶縁膜を介して形成される第３ゲート電極と、を有すると共に、前記半導体基板、前記第１不純物拡散層、前記第１ゲート絶縁膜、及び前記第１ゲート電極によってＭＯＳトランジスタを構成し、前記第２不純物拡散層、前記第２ゲート絶縁膜、及び前記第２ゲート電極によって第１キャパシタを構成し、前記第３不純物拡散層、前記第３ゲート絶縁膜、及び前記第３ゲート電極によって第２キャパシタを構成し、２つの前記第１不純物拡散層の内の一方をソース拡散層とし、他方をドレイン拡散層とし、前記第１ゲート電極、前記第２ゲート電極、及び前記第３ゲート電極を電気的に接続してフローティングゲート電極とし、前記第１キャパシタの一の電極を構成する前記第２不純物拡散層を第１コントロールゲート電極とし、前記第２キャパシタの一の電極を構成する前記第３不純物拡散層を第２コントロールゲート電極とする不揮発性メモリトランジスタを備えてなる構成であって、前記第１コントロールゲート電極と第２コントロールゲート電極に対して夫々異なる電圧を印加可能に構成されることを第１の特徴とする。
【００２７】
本発明に係るメモリセルの上記第１の特徴構成によれば、第２不純物拡散層と、当該第２不純物拡散層と異なる導電型である第３不純物拡散層とに対して夫々異なる電圧を印加可能であるため、第３不純物拡散層と半導体基板との間が順方向接続とならないように第３不純物拡散層に対して電圧を印加させた状態の下、第２不純物拡散層に対して第１不純物拡散層に印加される電圧と極性の異なる電圧を印加することができる。従って、フローティングゲート電極と第１不純物拡散層との間に高電位差を発生可能であり、これによってフローティングゲート電極の帯電状態を変化させ、蓄積された情報を正しく消去することができる。
【００２８】
尚、上記メモリセルは、半導体基板、ウェル、ゲート電極、及び不純物拡散層によって構成されており、新たなプロセスを追加することなく通常のＣＭＯＳ製造工程内において製造が可能である。
【００２９】
又、本発明に係るメモリセルは、上記第１の特徴構成に加えて、前記第２不純物拡散層と前記第３不純物拡散層の接合の一部が、前記第２ゲート電極の下部領域に位置する前記第２ゲート絶縁膜、或いは前記第３ゲート電極の下部領域に位置する前記第３ゲート絶縁膜と接する構成であることを第２の特徴とする。
【００３０】
本発明に係るメモリセルの上記第２の特徴構成によれば、互いに導電型の異なる第２不純物拡散層と第３不純物拡散層が、第１キャパシタを構成する第２ゲート絶縁膜の下部領域、又は第２キャパシタを構成する第３ゲート絶縁膜の下部領域にて接合を形成すると、第２不純物拡散層と第３不純物拡散層が互いの少数キャリアの供給を補填するように動作するため、第２不純物拡散層と第３ゲート電極、及び、第３不純物拡散層と第２ゲート電極との間の静電容量結合が安定的に行われる。即ち、第２不純物拡散層表面が反転状態となる場合には、第２不純物拡散層に隣接した導電型の異なる第３不純物拡散層の表面が蓄積状態となり、フローティングゲートとの静電容量結合を確保すると共に第２不純物拡散層に対して少数キャリアを供給し、これによって第３不純物拡散層と第２ゲート電極間の静電容量結合が安定的に行われるように第２不純物拡散層表面の反転層の電位を制御することが可能となる。又、逆に、第３不純物拡散層表面が反転状態となる場合には、第３不純物拡散層に隣接した導電型の異なる第２不純物拡散層の表面が蓄積状態となり、フローティングゲートとの静電容量結合を確保すると共に第３不純物拡散層に対して少数キャリアを供給し、これによって第２不純物拡散層と第３ゲート電極間の静電容量結合が安定的に行われるように第２不純物拡散層表面の拡散層の電位を制御することが可能となる。これによって、フローティングゲート電極内の帯電状態の解除能力、即ち消去能力を高めることができる。
【００３１】
又、本発明に係るメモリセルは、上記第１又は第２の特徴構成に加えて、前記第１キャパシタの面積が、前記第２キャパシタの面積の同等以上に構成されることを第３の特徴とする。
【００３２】
例えば、フローティングゲート電極にホットエレクトロンを注入することで情報が書き込まれる構成である本発明のメモリセルに対し、第２不純物拡散層に対して負電圧を、第３不純物拡散層に対して接地電圧を、夫々印加することで消去処理が行われる際、消去が進行しフローティングゲート電極の負の帯電が除去されてメモリセルの閾値電圧が低くなると、フローティングゲート電極と、第３ゲート電極下部に位置する第３不純物拡散層（チャネル領域）との電位差が小さくなり、当該チャネル領域が弱反転状態となって強い反転状態を維持することができなくなる。このとき、チャネル領域の大部分では、フローティングゲート電極と第３不純物拡散層との電位の間の電位となるため、フローティングゲート電極の電位の負電圧に対する静電容量結合が劣化し消去速度の劣化が見られる。
【００３３】
これに対し、本発明に係るメモリセルの上記第３の特徴構成によれば、フローティング電極の電位変動に対して、第１キャパシタの静電容量が安定して確保されているため、消去が進行しフローティングゲート電極の帯電が除去されて、第２キャパシタの静電容量結合が上述の理由で劣化しても、第１コントロールゲート電極とフローティング電極との静電容量結合が維持され、これによって消去速度の劣化を防ぐことが可能となる。
【００３４】
又、本発明に係るメモリセルは、上記第１〜第３の何れか一の特徴構成に加えて、前記第１ゲート電極、前記第２ゲート電極、及び前記第３ゲート電極が、同一の導電性材料によって一体として形成されていることを第４の特徴とする。
【００３５】
本発明に係るメモリセルの上記第４の特徴構成によれば、同一の工程内で第１ゲート電極、第２ゲート電極及び第３ゲート電極を形成することができるため、製造工程の簡素化が図られる。
【００３６】
又、本発明に係るメモリセルは、上記第１〜第４の何れか一の特徴構成に加えて、前記第１ゲート絶縁膜、前記第２ゲート絶縁膜、及び前記第３ゲート絶縁膜が、何れも同一の工程で形成された同一の材料による絶縁膜であることを第５の特徴とする。
【００３７】
本発明に係るメモリセルの上記第５の特徴構成によれば、同一の工程内で第１ゲート絶縁膜、第２ゲート絶縁膜及び第３ゲート絶縁膜を形成することができるため、製造工程の簡素化が図られる。
【００３８】
又、本発明に係るメモリセルは、上記第５の特徴構成に加えて、前記第１ゲート絶縁膜、前記第２ゲート絶縁膜、及び前記第３ゲート絶縁膜の膜厚が、前記不揮発性メモリトランジスタを含んで構成される半導体チップの製造工程において製造される複数のゲート絶縁膜の膜厚のうち、最も薄い絶縁膜の膜厚よりも厚いことを第６の特徴とする。
【００３９】
通常、複数のチップ内部電源電圧を持つ半導体チップ製品の標準ロジックＣＭＯＳトランジスタプロセスに混載されている高耐圧ＣＭＯＳトランジスタは、標準ロジックＣＭＯＳトランジスタよりも厚いゲート絶縁膜と、前記標準ロジックトランジスタよりも長いゲート長、さらには、より薄い半導体基板の表面不純物密度、並びに、より低い密度のゲート電極下のドレイン不純物拡散層を有する。
【００４０】
本発明に係るメモリセルの上記第６の特徴構成によれば、本発明に係るメモリセルは、極薄トンネル絶縁膜を使用することがないため、書き込み処理後にフローティングゲート電極に蓄積された電子が、消去動作が行われていないにも拘らず、薄い膜厚の絶縁膜を介して抜け出してしまう（電荷保持信頼性が低下する）危険を回避することができる。即ち、極薄トンネル絶縁膜を使用する場合と比較して電荷保持信頼性を高いレベルで実現可能となる。又、フローティングゲート電極と第１不純物拡散層との間に高電位差を発生可能である構成であるため、前記極薄トンネル絶縁膜を使用することなく十分な消去能力を発揮することができる。
【００４１】
このとき、第１ゲート絶縁膜、第２ゲート絶縁膜、及び前記第３ゲート絶縁膜の膜厚を１２ｎｍ以上の膜厚とすることができる。
【００４２】
又、本発明に係るメモリセルは、上記第１〜第６の何れか一の特徴構成に加えて、前記第３不純物拡散層が前記半導体基板上に形成される前記第２導電型のウェルであり、前記第２不純物拡散層が、前記ウェル内に形成される前記第１導電型の不純物拡散層であることを第７の特徴とする。
【００４３】
本発明に係るメモリセルの上記第７の特徴構成によれば、通常のＣＭＯＳ製造プロセスに対して新規の追加工程を付加せずに本発明メモリセルを実現することができる。
【００４４】
又、本発明に係るメモリセルは、上記第１〜第７の何れか一の特徴構成に加えて、前記第２不純物拡散層が、前記不揮発性メモリトランジスタの形成領域以外の周辺論理回路領域の一部に配置される高耐圧ＭＯＳトランジスタにおいて、当該高耐圧ＭＯＳトランジスタのドレイン不純物拡散層に隣接し、少なくともドレイン不純物拡散層の端部から前記高耐圧ＭＯＳトランジスタのゲート電極下部領域の一部に延在して配置される前記ドレイン不純物拡散層と同一導電型の不純物拡散層と同時に形成されていることを第８の特徴とする。
【００４５】
通常、標準ロジックＣＭＯＳトランジスタプロセスに混載されている高耐圧ＣＭＯＳトランジスタは、前記高耐圧ＭＯＳトランジスタのドレイン不純物拡散層に隣接し、少なくともドレイン不純物拡散層の端部から前記高耐圧ＭＯＳトランジスタのゲート電極下部領域の一部に延在して配置される前記ドレイン不純物拡散層と同一導電型の不純物拡散層を有する。この不純物拡散層は標準ロジックＣＭＯＳトランジスタのドレインよりも低い密度でかつゲート電極との十分なオーバーラップ面積で配置されている。
【００４６】
本発明に係る上記第８の特徴構成によれば、周辺論理回路領域の一部に配置される高耐圧ＭＯＳトランジスタの製造工程の一部、即ち、この不純物拡散層を形成するための不純物イオン導入工程を、本発明メモリセルの第２不純物拡散層にそのまま適用することにより、周辺論理回路における高耐圧ＭＯＳトランジスタの製造プロセスに対して新規のプロセスを追加することなしに第１キャパシタを構成する第２不純物拡散層を形成することができる。
【００４７】
又、本発明に係るメモリセルは、上記第１〜第８の何れか一の特徴構成に加えて、少なくとも一部の前記第２不純物拡散層が、リソグラフィーによるフォトレジストによって、前記第２ゲート電極領域から独立して注入領域が定義されることを第９の特徴とする。
【００４８】
上記第１キャパシタの容量は、上記第２不純物拡散層と、第２ゲート電極とのオーバーラップ部分の面積に比例するため、十分に大きい第１キャパシタの静電容量を確保するためには、前記第２不純物拡散層と第２ゲート電極のオーバーラップ寸法を十分大きくとる必要がある。本発明に係る上記第９の特徴構成によれば、前記第２ゲート電極領域から独立して注入領域が定義されることにより、自己整合で形成した場合にオーバーラップ寸法が注入された不純物の横方向への拡散距離で制限されるのに対して、十分に大きな面積を自由に設定可能であり、第１キャパシタにおいて十分な静電容量を確保可能である。即ち、上記第２の不純物拡散層の電位を効率的に浮遊ゲートに伝達することができ、これによって十分な消去能力を確保することができる。
【００４９】
又、本発明に係るメモリセルは、上記第１〜第９の何れか一の特徴構成に加えて、２つの前記第２不純物拡散層が前記ウェル内に分離形成されている場合において、２つの前記第１不純物拡散層の対向方向に係る前記第１ゲート電極の寸法と、２つの前記第２不純物拡散層の対向方向に係る前記第２ゲート電極及び前記第３ゲート電極の寸法和が同一であることを第１０の特徴とする。
【００５０】
本発明に係るメモリセルの上記第１０の特徴構成によれば、２つの第１不純物拡散層の対向方向に係る第１ゲート電極の寸法のバラツキ程度と、２つの第２不純物拡散層の対向方向に係る第２ゲート電極、並びに第３ゲート電極の寸法のバラツキ程度が同程度となるため、第１不純物拡散層及び第２不純物拡散層に対して所定の電圧を印加した場合におけるフローティングゲート電極の電位に生じるバラツキが抑制され、これによってメモリセルの動作を安定的に行わせることができる。
【００５１】
又、本発明に係るメモリセルは、上記第１〜第１０の何れか一の特徴構成に加えて、前記第１導電型がＰ型であり、前記第２導電型がＮ型であることを第１１の特徴とする。
【００５２】
又、上記目的を達成するための本発明に係るメモリセルに記録された情報の消去方法は、上記第１の特徴構成を有するメモリセルに記録された情報を消去する際の消去方法であって、前記第１不純物拡散層には前記半導体基板との間で逆方向接合（逆バイアス）を構成する極性の第１消去電圧を、前記第１コントロールゲート電極には前記第１消去電圧とは異なる極性の第２消去電圧を、前記第２コントロールゲート電極には接地電圧を、夫々印加することで前記情報を消去することを第１の特徴とする。
【００５３】
又、本発明に係る消去方法は、上記第１の特徴構成を有するメモリセルに記録された情報を消去する際の消去方法であって、前記第１不純物拡散層には前記半導体基板との間で逆方向接合（逆バイアス）を構成する極性の第１消去電圧を、前記第１コントロールゲート電極には前記第１消去電圧とは異なる極性の第２消去電圧を、前記第２コントロールゲート電極には前記第２消去電圧とは異なる極性の第３消去電圧を、夫々印加することで前記情報を消去することを第２の特徴とする。
【００５４】
又、本発明に係る消去方法は、上記第１１の特徴構成を有するメモリセルに記録された情報を消去する際の消去方法であって、前記第１不純物拡散層に対して正極性の第１消去電圧を、前記第１コントロールゲート電極に対して負極性の第２消去電圧を、前記第２コントロールゲート電極に対して接地電圧を、夫々印加することで前記情報を消去することを第３の特徴とする。
【００５５】
又、本発明に係る消去方法は、上記第１１の特徴構成を有するメモリセルに記録された情報を消去する際の消去方法であって、前記第１不純物拡散層に対して正極性の第１消去電圧を、前記第１コントロールゲート電極に対して負極性の第２消去電圧を、前記第２コントロールゲート電極に対して正極性の第３消去電圧を、夫々印加することで前記情報を消去することを第４の特徴とする。
【００５６】
本発明に係る消去方法の上記第１又は第３の特徴によれば、第３不純物拡散層の電位が接地電位であるため、当該第３不純物拡散層と基板の間で順方向接続が生じることがなく、又、フローティングゲート電極と第１不純物拡散層との間に高電圧を生じさせることができるので、フローティングゲート電極の帯電状態を解除して情報の消去を的確に行うことができる。
【００５７】
又、本発明に係る消去方法の上記第２又は第４の特徴によれば、第３不純物拡散層に対して半導体基板と逆方向接合を構成する第３消去電圧が印加される。これにより、ノイズの流入等によって第３不純物拡散層の電位が変動し、第３不純物拡散層と基板の間で逆方向バイアスが生じ、この間に順方向電流が流れることに対して十分な耐性を確保することができる。又、第３不純物拡散層領域の第３ゲート絶縁膜、及び第３ゲート電極で構成される第２キャパシタにおける第３不純物拡散層領域表面層において強反転状態を維持しやすくなるため、第１コントロールゲート電極（第２不純物拡散層）に印加した前記第２消去電圧が、安定してフローティングゲート電極となる第２ゲート電極と効果的な静電容量結合をしやすくなる。
【００５８】
又、本発明に係る消去方法は、上記第２又は第４の特徴に加えて、前記第３消去電圧が、前記第３不純物拡散層の電位と周辺論理回路の電源電圧とが略同電位となるように設定された電圧値であることを第５の特徴とする。
【００５９】
本発明に係る消去方法の上記第５の特徴によれば、第３消去電圧を発生させるための電圧源を構成する専用回路を備える必要がないため、不揮発性半導体記憶装置の装置規模の縮小化が図られる。
【００６０】
又、上記目的を達成するための本発明に係る不揮発性半導体記憶装置は、上記第１〜第１１の何れか一の特徴構成を備えたメモリセルを行方向及び列方向に夫々複数配列してなるメモリセルアレイを備えており、同一行にある前記メモリセルが備える前記第１コントロールゲート電極、及び前記第２コントロールゲート電極が夫々各別に共通に接続される複数の第１ワード線、及び複数の第２ワード線と、同一列にある前記メモリセルが備える前記第１不純物拡散層が共通に接続される複数のビット線と、同一列又は同一行にある前記メモリセルが備える前記第２不純物拡散層が共通に接続される複数のソース線と、前記複数の第１ワード線、前記複数の第２ワード線、前記複数のビット線、及び前記複数のソース線夫々に対して印加する電圧の制御を行う電圧制御手段と、を備えることを特徴とする。
【発明の効果】
【００６１】
本発明の構成によれば、ＣＭＯＳ製造プロセス工程内で実装が可能で、書き込み、読み出し、及び消去の能力を十分に発揮できる不揮発性のメモリセルを実現することが可能となる。
【発明を実施するための最良の形態】
【００６２】
以下において、本発明に係るメモリセル（以下、適宜「本発明メモリセル」と称する）、本発明メモリセルに記録された情報の消去方法（以下、適宜「本発明方法」と称する）、及び本発明メモリセルを備える不揮発性半導体記憶装置（以下、適宜「本発明装置」と称する）の実施形態について図１〜図１１の各図を参照して説明する。まず、本発明装置全体の構成例について説明をした後、本発明メモリセルの構成及びそのレイアウトについての説明を行う。
【００６３】
＜本発明装置の説明＞
図１は、本発明装置の一構成である不揮発性半導体記憶装置の全体的な概略構成を示すブロック図である。図１に示される本発明装置５０は、複数のメモリセルがマトリクス状に配列されてなるメモリセルアレイ５１、データ入出力端子５２、入力バッファ５３、アドレス入力端子５４、アドレスバッファ５５、ロウデコーダ５６、カラムデコーダ５７、ビット線電圧制御回路５８、第１ワード線電圧制御回路５９、第２ワード線電圧制御回路６１、ソース線電圧制御回路６２、センスアンプ６３、出力バッファ６４、及び各制御回路及びバッファ等を制御する制御手段（不図示）を備えて構成される。
【００６４】
メモリセルアレイ２１は、電気的に書き換え可能なメモリセルが行方向及び列方向に夫々複数マトリクス状に配置されて構成される。各メモリセルは、ＭＯＳトランジスタとＭＯＳキャパシタを備えて構成される。このとき、同一メモリセル内のＭＯＳトランジスタのゲート電極（以下、「第１ゲート電極」と称する）とＭＯＳキャパシタのゲート電極（以下、「第２ゲート電極」と称する）とは互いに電気的に接続されており、他の端子とは電気的に絶縁された状態を有している。
【００６５】
そして、同一行にあるメモリセルにおいて、ＭＯＳキャパシタが備える拡散領域（ドレイン拡散領域及びソース拡散領域）が同一のワード線（以下、「第１ワード線」と称する）に接続され、バックゲート電極が第１ワード線とは異なる同一のワード線（以下、「第２ワード線」と称する）に接続され、ＭＯＳトランジスタが備えるソース拡散領域が同一のソース線に接続される。又、同一列にあるメモリセルにおいて、ＭＯＳトランジスタが備えるドレイン拡散領域が同一のビット線に接続される。
【００６６】
ビット線電圧制御回路５８は各ビット線の電圧の制御を行い、第１ワード線電圧制御回路５９は各第１ワード線の電圧の制御を行い、第２ワード線電圧制御回路６１は各第２ワード線の電圧の制御を行い、ソース線電圧制御回路６２は各ソース線の電圧の制御を行う。
【００６７】
アドレスバッファ５５は、アドレス入力端子５４より入力されたアドレス信号が与えられると、与えられたアドレス信号をカラムアドレスとロウアドレスに分割して、夫々カラムデコーダ５７及びロウデコーダ５６に各別に入力する。カラムデコーダ５７は入力されたカラムアドレスに対応したビット線を選択し、ロウデコーダ５６は入力されたロウアドレスに対応した第１及び第２ワード線を選択する。尚、ソース線については、各ソース線毎に選択可能な構成である場合には、ロウデコーダ５６からの制御を受けて対象となるソース線が選択され、各ソース線に対して同一電圧が印加される構成である場合には、書き込み、読み出し、消去の各処理に応じて予め定められた一の電圧が全てのソース線に対して共通に印加される構成となる。そして、カラムデコーダ５７及びロウデコーダ５６によって選択されたメモリセルに対し、データ入出力端子５２から入力されたデータが入力バッファ５３を介して書き込まれ、或いは、カラムデコーダ５７及びロウデコーダ５６によって選択されたメモリセルに書き込まれていた情報が読み出され、センスアンプ６３を介して増幅された後、出力バッファ６４を介してデータ入出力端子５２へと出力される。
【００６８】
メモリセルアレイ５１内の一のメモリセル１に着目すると、メモリセル１はＭＯＳトランジスタ４０とＭＯＳキャパシタ４１を備えて構成され、ＭＯＳトランジスタ４０のソース拡散領域９がコンタクト２２を介してソース線ＳＬ１に接続され、ドレイン拡散領域１０がコンタクト２１を介してビット線ＢＬ１に接続され、第１ゲート電極７が導電体８によってＭＯＳキャパシタ４１の第２ゲート電極６に接続される。又、ＭＯＳキャパシタ４１の拡散領域１１及び１２がコンタクト２５を介して第１ワード線ＷｂＬ１に接続され、ＭＯＳキャパシタ４１のバックゲートがコンタクト２４を介して第２ワード線ＷａＬ１に接続されている。尚、ＭＯＳトランジスタ４０の第１ゲート電極７とドレイン拡散領域９及びソース拡散領域１０とは第１ゲート絶縁膜５を介して電気的に絶縁されており、ＭＯＳキャパシタ４１の第２ゲート電極６と拡散領域１１及び１２とは第２ゲート絶縁膜４を介して電気的に絶縁されている。
【００６９】
＜本発明メモリセルの説明＞
図２は、図１におけるメモリセル１の構成図である。図２（ａ）がメモリセル１の断面構造を模式的に図示したものであり、図２（ｂ）及び（ｃ）はその等価回路である。尚、図２（ａ）に示される概略断面構造図は模式的に図示されたものであり、実際の構造の寸法の縮尺と図面の縮尺とは必ずしも一致するものではない。又、図１３に示された従来構成のメモリセルと同一の部分には同一の符号を付してその説明を簡略化する。
【００７０】
図２（ａ）に示されるメモリセル１は、従来構成と同様、素子分離絶縁膜（３１、３２等）及び第２導電型のウェル３が形成された第１導電型の半導体基板２上にＭＯＳトランジスタ４０、ＭＯＳキャパシタ４１が形成されている（図２（ｂ）参照）が、本発明の構成は、このＭＯＳキャパシタ４１のゲート電極（図２（ａ）上の電極６或いは電極２７に相当）と、ウェル３に対して夫々異なる電圧を印加可能に構成されている点が異なる。更に、本発明の構成は、ＭＯＳキャパシタ４１が、異なる特性の有する２つのＭＯＳキャパシタ４１ａ及び４１ｂを構成する点が従来構成と異なるものである（図２（ｃ）参照）。以下、この構成について詳述する。
【００７１】
ＭＯＳトランジスタ４０は、半導体基板２上に分離形成された第２導電型の不純物拡散層（以下、適宜「第１不純物拡散層」と称する）９及び１０と、基板２の上層に堆積された第１ゲート絶縁膜５、及び当該第１ゲート絶縁膜５上に堆積された第１ゲート電極７によって形成される。ここで、第１ゲート絶縁膜５として例えばシリコン酸化膜を利用することができ、第１ゲート電極７として例えばポリシリコンを利用することができる。尚、第１ゲート電極７は、図２に示されるように、第１不純物拡散層９及び１０に挟まれた領域（以下、適宜「第１チャネル領域１６」と称する）に対してオーバーラップするように形成される。又、第１不純物拡散層９に対して電気的接続を行うためのコンタクト２１、及び第１不純物拡散層１０に対する電気的接続を行うためのコンタクト２２を夫々有し、第１不純物拡散層９、及び第１不純物拡散層１０に対して夫々ビット線ＢＬ１、ソース線ＳＬ１から各別に異なる電圧を印加可能な構成である。
【００７２】
ＭＯＳキャパシタ４１は、図２（ｃ）に示すように、２つのＭＯＳキャパシタ４１ａ及び４１ｂによって構成される。ＭＯＳキャパシタ（以下、「第１キャパシタ」と称する）４１ａは、第２導電型のウェル（以下、適宜「第３不純物拡散層」と称する）３上に形成された第１導電型の不純物拡散層（以下、適宜「第２不純物拡散層」と称する）１１及び１２、又はこれらの内の何れか一方（以下では、第２不純物拡散層１１及び１２、又はこれらの内の何れか一方を含むことを記載する際は、「第２不純物拡散層１１（１２）」と表記することとする。）と、当該第２不純物拡散層１１（１２）の上層に堆積された第２ゲート絶縁膜４、及び当該絶縁膜４上に堆積された第２ゲート電極６によって形成される。一方、ＭＯＳキャパシタ（以下、「第２キャパシタ」と称する）４１ｂは、第３不純物拡散層３と、当該第３不純物拡散層３上に形成された第３ゲート絶縁膜２６、及び当該絶縁膜２６上に堆積された第３ゲート電極２７によって形成される。
【００７３】
又、第２ゲート電極６と第３ゲート電極２７とは電気的に接続されており、図２（ａ）では、第２ゲート電極６と第３ゲート電極２７とが別個の電極で構成されているかのように記載されているが、これらは一体のゲート電極で構成されるものであっても構わない。言い換えれば、第２ゲート電極６に対して第２不純物拡散層１１（１２）がオーバーラップする形で存在し、かつ第２不純物拡散層１１（１２）と第３不純物拡散層３の接合部分の一部が、第２ゲート電極６或いは第３ゲート電極２７の下部領域で、少なくともこれらの両電極何れかの下部に形成されているゲート絶縁膜（即ち、第２ゲート絶縁膜４か第３ゲート絶縁膜２６の少なくとも何れか）に接する構成であれば良い。
【００７４】
尚、上記のように構成されていれば、第２不純物拡散層１１（１２）の配置個数、配置方法に制限はない。即ち、第２不純物拡散層１１及び１２は、必ずしも図２（ａ）に示すような対向した配置である必要はなく、又、一対で配置される必要もない。
【００７５】
ここで、第２ゲート絶縁膜４、或いは第３ゲート絶縁膜２６として、第１ゲート絶縁膜５と同様に例えばシリコン酸化膜を利用することができ、第２ゲート電極６、或いは第３ゲート電極２７として、第１ゲート電極７と同様に例えばポリシリコンを利用することができる。そして、第２不純物拡散層１１及び１２に対して電気的接続を行うためのコンタクト２５を有し、第１ワード線ＷｂＬ１から第２不純物拡散層１１及び１２に対して電圧を印加可能な構成である。
【００７６】
又、以下では、第１キャパシタ４１ａを構成する第２ゲート絶縁膜４と、第２キャパシタ４１ｂを構成する第３ゲート絶縁膜２６とが連続的に同一材料によって一体形成されて隣接配置され、同様に、第１キャパシタ４１ａを構成する第２ゲート電極６と、第２キャパシタ４１ｂを構成する第３ゲート電極２７とが連続的に同一材料によって一体形成されて隣接配置されているものとして説明する。尚、図２（ａ）に示すように、第２不純物拡散層１１或いは１２と、前記第２不純物拡散層とは異なる導電型である第３不純物拡散層３とが隣接して形成されており、かかる領域でｐ−ｎ接合が形成されている。
【００７７】
更に、ＭＯＳキャパシタ４１は、第３不純物拡散層３上に、第２不純物拡散層１２と素子分離絶縁膜３２を介して分離形成された第２導電型の高濃度不純物拡散層１３を有する。そして、高濃度不純物拡散層１３に対して電気的接続を行うためのコンタクト２４を有し、第２ワード線ＷａＬ１から高濃度不純物拡散層１３に対して電圧を印加可能な構成である。尚、高濃度不純物拡散層１３と第３不純物拡散層３とは共に第２導電型であることから、第２ワード線ＷａＬ１からコンタクト２４を介して印加された電圧が、高濃度不純物拡散層１３及び第３不純物拡散層３に対して与えられる構成である。尚、図２の構成では、第２不純物拡散層１２と高濃度不純物拡散層１３との間に素子分離絶縁膜３２を設けて両者を分離しているが、この素子分離絶縁膜は必ずしも必要ではなく、素子分離絶縁膜３２が形成されていない実施例についても後に示される（図９参照）。
【００７８】
上述したように、本発明のメモリセルは、第２ゲート電極６と、この下層に形成される第２ゲート絶縁膜４、及びこの下層に形成される第２不純物拡散層１１（１２）によって第１キャパシタ４１ａが構成される。このとき、厳密には第２ゲート電極６と第２不純物拡散層１１（１２）とのオーバーラップ部分によって第１キャパシタ４１ａが構成されることとなる。同様に、第３ゲート電極２７と、この下層に形成される第３ゲート絶縁膜２７、及びこの下層に形成される第３不純物拡散層３によって第２キャパシタ４１ｂが構成され、更に厳密には第３ゲート電極２７と第３不純物拡散層３とのオーバーラップ部分によって第２キャパシタ４１ｂが構成されることとなる（以下、第３ゲート電極２７とオーバーラップする第３不純物拡散層３の領域を「第２チャネル領域１７」と称する）。このとき、第１キャパシタ４１ａを形成する第２不純物拡散層１１（１２）と第２ゲート電極６とのオーバーラップ面積（第１キャパシタ４１ａの面積）と、第２キャパシタ４１ｂを形成する第３不純物拡散層３と第２ゲート電極２７とのオーバーラップ面積（第２キャパシタ４１ｂの面積）とを略同等、又はそれ以上とすることで、後述するように本発明の効果を顕著なものとすることができ、更に第１キャパシタ４１ａの面積を大きく確保することでその効果は一層顕著化される。
【００７９】
そして、第１ゲート電極７、第２ゲート電極６、及び第３ゲート電極２７は、導電体８によって互いに電気的に接続されている。尚、第１ゲート電極７及び第２ゲート電極６が同一の導電性材料で一体形成されているものとしても良く、更に上述したようにこれに加えて第３ゲート電極２７が一体形成されているものとしても良い。この場合、当該導電性材料の形成工程において、第１ゲート電極７、第２ゲート電極６、第３ゲート電極２７、及び導電体８が同時に形成されることとなる。
【００８０】
このとき、メモリセル１は、図１３に示されるメモリセル１００と同様、第１ゲート電極７、第２ゲート電極６（第３ゲート電極２７を含む）、及び導電体８をフローティングゲート電極ＦＧとし、第２不純物拡散層１１及び１２、並びに第３不純物拡散層１３をコントロールゲート電極ＣＧとする不揮発性メモリセルを構成する。以下、かかる不揮発性メモリセル１に対して、情報の書き込み、読み出し、及び消去の各処理を行う場合について説明を行う。尚、書き込み処理及び読み出し処理については、背景技術の項で説明した内容と略同一であるため、その説明を簡略化する。又、以下では、上記第１導電型がＰ型、第２導電型がＮ型であるものとして説明を行う。即ち、この場合、ＭＯＳトランジスタ４０はＮチャネル型であり、ＭＯＳキャパシタ４１はＰチャネル型である。又、第１キャパシタ４１ａを構成する一電極がＰ型の第２不純物拡散層１１（１２）であり（他方の電極は第２ゲート電極６）、第２キャパシタ４１ｂを構成する一電極がＮ型の第３不純物拡散層２６である（他方の電極は第３ゲート電極２７）。
【００８１】
尚、図２のメモリセル１の構成において、第２不純物拡散層１１及び１２に対する印加電圧と、高濃度不純物拡散層１３及び第３不純物拡散層３に対する印加電圧とを異なる電圧にすることが可能であるため、以下では、コントロールゲート電極ＣＧが、第２不純物拡散層１１及び１２によって構成される第１コントロールゲート電極ＣＧ１と、第３不純物拡散層３及び高濃度不純物拡散層１３によって構成される第２コントロールゲート電極ＣＧ２とを備えてなるものとして説明する。
【００８２】
メモリセル１に対して情報の書き込みを行う場合、コンタクト２１より第１不純物拡散層９に対して所定の第１正電圧を印加し、コンタクト２２より第１不純物拡散層１０に対して接地電圧を印加し、コンタクト２５より第２不純物拡散層１１、１２に対して、コンタクト２４より高濃度不純物拡散層１３を介して第３不純物拡散層３に対して（以下、単に「第３不純物拡散層３に対して」と略記する）、共に第１正電圧より高電圧である所定の第２正電圧を印加する（以下、かかる電圧印加状態を「第１電圧状態」と称する（背景技術の項における「第１電圧状態」に相当））。このとき、上述したように、第１ゲート電極７と半導体基板２との間のオーバーラップ部分と第１ゲート絶縁膜６との界面（即ち第１チャネル領域１６）に反転層が形成され、ＭＯＳトランジスタ４０が導通状態となり、第１不純物拡散層９から第１不純物拡散層１０に向かう方向に発生する電界の影響を受けて第１不純物拡散層１０内の電子が加速されてホットエレクトロン状態となり、かかるホットエレクトロンが第１ゲート電極７の正の高電圧に引き寄せられてフローティングゲート電極ＦＧに注入される。これによってフローティングゲート電極ＦＧが負に帯電する。従って、フローティングゲート電極ＦＧに電子が十分蓄積されて負に帯電されている状況を書き込み状態とし、逆の状態を非書き込み状態とする場合、上記第１電圧状態によって選択されたメモリセル１に対して書き込みが行われることとなる。
【００８３】
一方、メモリセル１に書き込まれている情報を読み出す場合、コンタクト２１より第１不純物拡散層９に対して前記第４正電圧を印加し、コンタクト２２より第１不純物拡散層１０に対して接地電圧を印加し、コンタクト２５より第２不純物拡散層１１、１２に対して、並びにコンタクト２４より第３不純物拡散層３に対して前記第３正電圧を印加する（以下、かかる電圧印加状態を「第２電圧状態」と称する（背景技術の項における「第２電圧状態」に相当））。そして、かかる第２電圧状態の下、コンタクト２１に接続されたビット線ＢＬ１を流れる電流、或いはコンタクト２２に接続されたソース線ＳＬ１を流れる電流が検知されるか否かを判別し、当該判別結果を０及び１の２値に対応付けることでメモリセル１００の情報の読み出し処理が行われる。即ち、フローティングゲート電極ＦＧが十分負に帯電されている場合、つまり、メモリセル１に対して情報が書き込み状態である場合には、第２電圧状態の下では第１チャネル領域１６に反転層（トランジスタ側反転層）が形成されないため、ＭＯＳトランジスタ４０が非導通状態であり、前記ビット線ＢＬ１或いはソース線ＳＬ１には電流が検出されず、逆にフローティングゲート電極ＦＧの帯電状態が小さい場合、つまり、メモリセル１に対して情報が書き込まれていない場合には、第２電圧状態の下で第１チャネル領域１６に反転層（トランジスタ側反転層）が形成され、これによってＭＯＳトランジスタ４０が導通状態となるため、前記ビット線ＢＬ１或いはソース線ＳＬ１において電流が検出される。即ち、読み出し対象となるメモリセル１に対して前記第２電圧状態とした上で、当該メモリセルが接続されたビット線ＢＬ１或いはソース線ＳＬ１の電流検知結果を０及び１の２値に対応付けることで当該対象メモリセル１の情報の読み出し処理が行われることとなる。
【００８４】
次に、メモリセル１に書き込まれている情報を消去する場合について説明を行う。この場合には、コンタクト２１より第１不純物拡散層９に対して前記第５正電圧（前記第１正電圧程度、或いはそれよりも高電圧。以下適宜「第１消去電圧」と記載）を印加し、コンタクト２２をフローティング状態とし、コンタクト２５より第２不純物拡散層１１及び１２に対して所定の第６負電圧（負の高電圧。以下、適宜「第２消去電圧」と記載）を印加し、コンタクト２４より第３不純物拡散層３に対して接地電圧（以下、適宜「第３消去電圧」と記載）を印加する（以下、かかる電圧印加状態を「第４電圧状態」と称する）。
【００８５】
コンタクト２４より接地電圧（第３消去電圧）が印加されることにより、第３不純物拡散層３が接地電位となる。このとき、フローティングゲート電極ＦＧが負に十分帯電されて十分高い閾値電圧となっている（書き込み状態にある）場合、第２チャネル領域１７が強反転状態となり、かかる領域に反転層が形成される。この場合は、第１キャパシタ４１ａにおける第２不純物拡散層１１（１２）から少数キャリアであるホールが注入され、第２不純物拡散層１１（１２）の第６負電圧（第２消去電圧）が第２チャネル領域１７に伝達される。これにより、コンタクト２５より直接第６負電圧（第２消去電圧）が印加される第１キャパシタ４１ａに加えて、第１キャパシタ４１ａに隣接する第２キャパシタ４１ｂにおいても、この第６負電圧（第２消去電圧）が静電容量結合する。このように、第１コントロールゲート電極ＣＧ１と第２コントロールゲート電極ＣＧ２に対して夫々異なる電圧（第１消去電圧、第２消去電圧）を印加可能に構成するという本発明の特徴により、消去動作時にフローティング電極ＦＧに対して負電圧を静電容量結合させることができる。
【００８６】
しかしながら、消去時においては、読み出し動作時の第２電圧状態のように第３不純物拡散層３に対して正の電圧を印加する場合と異なり、第３不純物拡散層３は接地電位であるため、消去が進行し、フローティングゲート電極ＦＧの負の帯電が除去されてメモリセルの閾値電圧が低くなってくると、フローティングゲート電極ＦＧと第２チャネル領域１７との電位差は小さくなり、メモリセルが採る閾値電圧によっては第２チャネル領域１７が弱反転状態となり、強反転状態を維持することができない場合がある。このとき、前記第２チャネル領域１７内の大部分では、フローティングゲート電極ＦＧと第３不純物拡散層３との電位の間の電位となり、これによってフローティング電極ＦＧの電位の第６負電圧（第２消去電圧）に対する静電容量結合を劣化させる。
【００８７】
一方、第２ゲート電極６とオーバーラップして第１キャパシタ４１ａを構成する第２不純物拡散層１１（１２）と第２ゲート絶縁膜４との界面は、第６負電圧（第２消去電圧）の印加により反転状態となるが、第２不純物拡散層１１（１２）の不純物密度が十分高いため、第２ゲート電極６は、コンタクト２５より第２不純物拡散層１１及び１２に対して印加された第６負電圧（第２消去電圧）と略等しい電圧で静電結合する。従って、第１キャパシタ４１ａの面積、即ち第２ゲート電極６と第２不純物拡散層１１（１２）のオーバーラップ面積を十分確保することで、消去動作時において第１キャパシタ４１ａを経由して、第６負電圧をフローティング電極ＦＧに対して静電容量結合させることができる。この第１キャパシタ４１ａによる静電容量結合は、上述の第２キャパシタ４１ｂのようにフローティング電極ＦＧの電位によって変化することはない。
【００８８】
このように、第１キャパシタ４１ａと第２キャパシタ４１ｂは、夫々上述の作用により、第１コントロールゲート電極ＣＧ１に印加された第６負電圧（第２消去電圧）をフローティング電極ＦＧに対して静電容量結合させる。
【００８９】
又、第１コントロールゲート電極ＣＧ１の電位と第２コントロールゲート電極ＣＧ２の電位の接点となる第２不純物拡散層１１（１２）と第３不純物拡散層３との接合部分を、少なくとも一方の導電型の不純物密度が１×１０１９ｉｏｎｓ／ｃｍ３未満の不純物拡散層を介して接合させることで（図２（ａ）に示す実施形態では第３不純物拡散層３をＮ型ウエルとして実現している）、不純物密度が高密度状態である第２不純物拡散層１１（１２）と第３不純物拡散層との間の拡散接合におけるツェナー降伏による接合耐圧低下を回避し、第１コントロールゲートＣＧ１の電位と第２コントロールゲート電極ＣＧ２の電位間の接合耐圧を上昇させることができ、この結果、第１コントロールゲート電極ＣＧ１である第２不純物拡散層１１（１２）に印加可能な第６負電圧（第２消去電圧）の絶対値を高く取ることができ、消去動作を高速にすることができる。
【００９０】
ここで、第２ゲート電極６と第２不純物拡散層１１（１２）とのオーバーラップ領域の面積（即ち第１キャパシタ４１ａの面積）をＡｃｇｐ、第３ゲート電極２７と第３不純物拡散層３とのオーバーラップ領域（即ち第２キャパシタ４１ｂの面積）の面積をＡｃｇｎ、第１ゲート電極７と第１チャネル領域１６とのオーバーラップ面積をＡｒｇとすると、第２不純物拡散層１１（１２）に対する第２ゲート電極６の容量カップリング比Ｒｃｇｐ、第２チャネル領域１７に形成される反転層に対する第２ゲート電極６の容量カップリング比Ｒｃｇｎは、夫々以下の数１及び数２によって表され、これによって消去動作時における第２ゲート電極６の電位、即ちフローティングゲート電極ＦＧの電位Ｖｆｇは、以下の数３のように表すことができる。
【００９１】
（数１）
Ｒｃｇｐ＝Ａｃｇｐ／（Ａｃｇｐ＋Ａｃｇｎ＋Ａｒｇ）
（数２）
Ｒｃｇｎ＝Ａｃｇｎ／（Ａｃｇｐ＋Ａｃｇｎ＋Ａｒｇ）
（数３）
Ｖｆｇ＝Ｒｃｇｐ×Ｖｅｒｓ＋ｋ×Ｒｃｇｎ×Ｖｅｒｓ
【００９２】
ここで、数３において、Ｖｅｒｓは第２不純物拡散層１１（１２）に印加される第６負電圧（第２消去電圧）であり、ｋは反転層における隣接拡散層からの電位降下を表す係数であって、反転層の強弱により変動し、０＜ｋ＜１の範囲を示す。又、上式では、第１不純物拡散層９と第１ゲート電極７との間の容量結合は他の容量結合と比して十分小さいため省略しており、更に、第１ゲート絶縁膜５と第２ゲート絶縁膜４の膜厚が同一であるものとしている。
【００９３】
上述したように、消去時においては第３不純物拡散層３、即ち第２チャネル領域１７は接地電位であるため、フローティングゲート電極ＦＧと第２チャネル領域１７との電位差が反転層形成のための閾値電圧に満たない場合、第２チャネル領域１７表面に反転層が形成されず、この場合、第２ゲート電極６は接地電位に対して静電容量結合する。このとき、上記係数ｋは限りなく０に近づく。又、第２ゲート電極６の帯電電位が反転層形成の閾値電圧を満たす場合であっても、閾値電圧近傍に留まる場合には、上述したように形成される反転層が弱反転状態であるため、十分な反転層キャリア密度を得ることができず、上記係数ｋは０．５を下回る値となる。一方、フローティングゲート電極ＦＧと第２チャネル領域１７との電位差が反転層形成の閾値電圧に対して十分に大きい場合、即ち第２ゲート電極６の帯電電位が十分に大きい場合には、形成される反転層が強反転状態となり、上記係数ｋが上記範囲内において十分高い値となる。即ち、第２チャネル領域１７表面の電位の影響を受ける項（ｋ×Ｒｃｇｎ×Ｖｅｒｓ）は、第２ゲート電極６の帯電状態に依存して変動し、特に、消去によりメモリセル閾値電圧が低くなってくるとこの項の寄与が低下する。一方、第２ゲート電極６と第２不純物拡散層１１（１２）とのオーバーラップ領域における項（Ｒｃｇｐ×Ｖｅｒｓ）は、隣接拡散層からの影響を受けることなく第２ゲート電極６と安定した容量結合を得ることができる（係数ｋを含まない）。
【００９４】
上式から、本発明におけるメモリセルの消去動作において、（Ｒｃｇｐ×Ｖｅｒｓ）項を強化すれば、消去時に印加する第６負電圧を、より安定的に、かつ、より効果的にフローティングゲート電極ＦＧと静電容量結合させることができ、これによってフローティングゲート電極ＦＧ内の帯電状態の解除能力、即ち消去能力を高めることができる。このためには、（Ｒｃｇｐ×Ｖｅｒｓ）項における、Ｒｃｇｐ（第２不純物拡散層１１（１２）に対する第２ゲート電極６の容量カップリング比）を高める方法とＶｅｒｓ（第２不純物拡散層１１（１２）に印加される第６負電圧（第２消去電圧））の絶対値を高める方法がある。この内、Ｒｃｇｐを高めるためには、上記数１より、Ａｃｇｐ（第１キャパシタ４１ａの面積、即ち第２ゲート電極６と第２不純物拡散層１１（１２）とのオーバーラップ領域の面積）を増加させれば良く、従って、第１キャパシタ４１ａの面積を大きくすることで、本発明におけるメモリセルの消去動作をより高効率化することができる。
【００９５】
但し、上述のように、第１コントロールゲート電極ＣＧ１、及び第２コントロールゲート電極ＣＧ２に正電圧が印加される読み出し／書き込み動作時には、フローティングゲートＦＧの一部となる第３ゲート電極２７の下部領域に形成される第３不純物拡散層３（第２チャネル領域１７）の表面が反転状態となる。このとき、当該反転層の少数キャリアであるホールを供給する必要があるため、第３不純物拡散層３の隣接領域である第２ゲート電極６の下部領域の少なくとも一部に第２不純物拡散層１１（１２）を配置しておく必要がある。
【００９６】
又、第２不純物拡散層１１（１２）と第３不純物拡散層３の双方の不純物密度が１×１０１９ｉｏｎｓ／ｃｍ３未満ではない場合、第２不純物拡散層１１（１２）と第３不純物拡散層１３の何れかに電気的に接続された、少なくとも一方の導電型の不純物密度が１×１０１９ｉｏｎｓ／ｃｍ３未満の不純物拡散層を介して接合していることにより、第２不純物拡散層１１（１２）と接続された第１コントロールゲート電極ＣＧ１と、第３不純物拡散層３と接続された第２コントロールゲート電極ＣＧ２と、の間の印加可能電圧を高めることができる。以下に理由を説明する。
【００９７】
”S.M.Sze, Physics of Semiconductor Devices 2nd Edition,p104, 1981. Willey”に片側階段接合における不純物密度と接合降伏電圧の関係が記述されており、それによれば不純物密度が上昇するに従って前述の接合降伏電圧は低下する。特に不純物密度が高い領域での降伏現象は、ツェナー降伏と呼ばれ、不純物密度が１×１０19ｉｏｎｓ／ｃｍ３以上の場合、前述の接合降伏電圧はシリコンで通常１Ｖ未満と非常に低くなる。
【００９８】
従って、第２不純物拡散層１１（１２）と第３不純物拡散層３の双方の不純物密度が１×１０19ｉｏｎｓ／ｃｍ３以上の場合、両不純物拡散領域間の接合降伏電圧は１Ｖ未満となる。このとき、消去動作時においては前述のように第３不純物拡散層３は接地電位であるため、第２不純物拡散層１１（１２）に対して絶対値が１Ｖを超えるような第６負電圧を印加することができない。尚、後述するように、消去動作時において、第３不純物拡散層３に対して印加される第３消去電圧を正電圧とする場合には、第２不純物拡散層１１（１２）に対して絶対値が１Ｖを超えるような第６負電圧を印加することは更に困難となる。
【００９９】
これに対し、両不純物拡散層の少なくとも一方の導電型の不純物密度が１×１０１９ｉｏｎｓ／ｃｍ３未満である場合、特に、１×１０１7ｉｏｎｓ／ｃｍ３以下にある場合は、前記接合降伏電圧は１０Ｖを超える高い値になる。従って、この場合には、第２不純物拡散層１１（１２）に対して絶対値が１０Ｖを超えるような第６負電圧（第２消去電圧）を印加することが可能である。即ち、第２不純物拡散層１１（１２）と第３不純物拡散層３の双方の不純物密度が１×１０19ｉｏｎｓ／ｃｍ３以上の場合と、少なくとも一方の導電型の不純物密度が１×１０１９ｉｏｎｓ／ｃｍ３未満である場合とを比較すると、印加可能な第６負電圧の大きさに１０倍以上の差が発生することとなる。
【０１００】
上述したように、消去動作において消去速度を左右するフローティングゲート電極ＦＧの電位Ｖｆｇは上記数３によって与えられる。又、上記第６負電圧（第２消去電圧）は、数３におけるＶｅｒｓに相当する。従って、数３内の各項の内、Ｒｃｇｐ×Ｖｅｒｓ項は、第２不純物拡散層１１（１２）と第３不純物拡散層３の双方の不純物密度が１×１０19ｉｏｎｓ／ｃｍ３以上の場合と少なくとも一方の導電型の不純物密度が１×１０１９ｉｏｎｓ／ｃｍ３未満である場合を比較すると、両者の間では、Ｖｅｒｓの取り得る値の差異に起因して１０倍以上の差があることになる。
【０１０１】
従って、第２不純物拡散層１１（１２）と第３不純物拡散層１３の少なくとも一方の導電型の不純物密度が１×１０１９ｉｏｎｓ／ｃｍ３未満の不純物拡散層を介して接合することにより、第３不純物拡散領域に対する第２不純物拡散領域の接合耐圧が高められ、これによって第２不純物拡散層１１（１２）に印加可能な第６負電圧（第２消去電圧）の絶対値を高く取ることができるため、本発明におけるメモリセルの消去動作を更に高効率化することができる。
【０１０２】
このように、第１コントロールゲート電極ＣＧ１の電位と第２コントロールゲート電極ＣＧ２の電位による静電結合によって、第２ゲート電極６の電位が負の高電位状態となる。このとき、第１不純物拡散層９はコンタクト２１より第５正電圧（第１消去電圧）が印加されている状態であるため、第１不純物拡散層９と第１ゲート電極７との間に高電位差が生じる。このとき、上述したバンド−バンド間トンネリング誘起ホットホール注入により、生成されたホットホールがフローティングゲート電極ＦＧ内に注入され、負の帯電状態が解除されて情報の消去が行われる。
【０１０３】
上述した書き込み、読み出し、及び消去の各処理を選択メモリセルに対して行う場合における、メモリセルアレイ全体に対する電圧印加処理内容について以下説明する。図３は、メモリセルアレイ５１の概念図である。
【０１０４】
図３において、メモリセル７１を処理対象たる選択メモリセルとする。この場合、メモリセル７１と同一列に存在するメモリセル７３は同一のビット線７０ｂに接続されており、メモリセル７１と同一行に存在するメモリセル７２は同一のワード線７０ｗ（厳密には第１ワード線と第２ワード線）に接続されている。
【０１０５】
選択メモリセル７１に対して所定の処理を行う場合、選択メモリセル７１が接続されているビット線７０ｂ、及びワード線７０ｗに対して、処理内容に応じた電圧値を印加することとなる。このとき、ビット線７０ｂに接続されているメモリセル７３のビット線７０ｂとの接続点に対して、ビット線７０ｂに印加される電圧と同一電圧が与えられ、同様に、ワード線７０ｗに接続されているメモリセル７２のワード線７０ｗとの接続点に対して、ビット線７０ｗに印加される電圧と同一電圧が与えられる。又、選択メモリセル７１と同一列にも同一行にも配置されていないメモリセル７４に対しては、ビット線７０ｂの印加電圧、或いはワード線７０ｗの印加電圧が与えられることはない。
【０１０６】
このように、選択メモリセル７１以外のメモリセル（以下、「非選択メモリセル」と称する）であっても、配置されている位置によって電圧印加状態に差異が生じることとなる。以下では、非選択メモリセルの内、選択メモリセル７１と同一列に存在する非選択メモリセル７３を第１非選択メモリセルと称し、選択メモリセル７１と同一行に存在する非選択メモリセル７２を第２非選択メモリセルと称し、選択メモリセル７１と同一行にも同一列にも存在しないメモリセル７４を第３非選択メモリセルと称することとする。
【０１０７】
図４は、選択メモリセルに対して書き込み、読み出し、及び消去の各動作を行う場合に、選択メモリセル、及び第１〜第３非選択メモリセルに対して印加される電圧状態を表にしたものである。尚、図４において、メモリセルに接続されるビット線に印加される電圧をＶｂ、ソース線に印加される電圧をＶｓ、第２ワード線に印加される電圧をＶｗａ、第１ワード線に印加される電圧をＶｗｂとしている。
【０１０８】
このとき、例えば図１におけるメモリセル１に対して情報の書き込みを行う場合、メモリセル１に接続されるビット線ＢＬ１に対して４〜１２Ｖ程度の電圧（第１正電圧）を印加し、第１ワード線ＷｂＬ１、及び第２ワード線ＷａＬ１に対して共に１２〜１６Ｖ程度の電圧（第２正電圧）を印加する。尚、他のビット線、第１ワード線、第２ワード線、及び全てのソース線は接地電圧とする。尚、以下では、理解の容易化のため、図２のメモリセル１の概略構造図における各構成要素の符号と同一の符号を、他のメモリセルにおける同構成要素についても付して説明する。
【０１０９】
このように電圧を印加するとき（前記第１電圧状態）、メモリセル１に対しては上述したように情報の書き込みが行われるが、例えば第１非選択メモリセルにおいては、第２チャネル領域１７に反転層が形成されずフローティングゲート電極ＦＧの電位が上昇することがないので第１チャネル領域１６に反転層が形成されず、これによってホットエレクトロンが生成されないため情報の書き込みは行われない。又、第２非選択メモリセルにおいては、第１チャネル領域１６を挟む第１不純物拡散層９及び１０の間に電界が発生しないため、ホットエレクトロンが生成されず情報の書き込みが行われない。第３非選択メモリセルも同様の理由により情報の書き込みが行われることはない。即ち、かかる電圧印加状態とすることで、選択メモリセルに対してのみ情報の書き込みが行われることとなる。
【０１１０】
又、メモリセル１に対して情報の読み出しを行う場合、メモリセル１に接続されるビット線ＢＬ１に対して１Ｖ程度の電圧（第４正電圧）を印加し、第１ワード線ＷｂＬ１、及び第２ワード線ＷａＬ１に対して共に１．８〜５Ｖ程度の電圧（第３正電圧）を印加する。尚、他のビット線、第１ワード線、第２ワード線、及び全てのソース線は接地電圧とする。
【０１１１】
このように電圧を印加するとき（前記第２電圧状態）、メモリセル１に対しては上述したように情報の読み出しが行われるが、例えば第１非選択メモリセルにおいては、第２チャネル領域１７に反転層が形成されず、これによって誤って情報の読み出しがされることはなく、又、第２非選択メモリセルにおいては、分離形成された第１不純物拡散層９及び１０の間に電位差がないため誤って情報の読み出しがされることはなく、第３非選択メモリセルも同様の理由により情報の読み出しが行われることはない。即ち、かかる電圧印加状態とすることで、選択メモリセルに対してのみ情報の読み出しが行われることとなる。
【０１１２】
又、メモリセル１に対して情報の消去を行う場合、メモリセル１に接続されるビット線ＢＬ１に対して４〜１６Ｖ程度の電圧（第５正電圧（第１消去電圧））を印加し、第１ワード線ＷｂＬ１に対して−１２〜−１６Ｖ程度の電圧（第６負電圧（第２消去電圧））を印加し、第２ワード線ＷａＬ１に対して接地電圧（第３消去電圧）を印加する。又、ソース線ＳＬ１をフローティング状態とする。そして、他のビット線、第１ワード線、第２ワード線、及びソース線は接地電圧とする。
【０１１３】
このように電圧を印加するとき（前記第４電圧状態）、メモリセル１に対しては上述したように情報の消去が行われるが、例えば第１非選択メモリセルにおいては、第２チャネル領域１７が弱反転状態或いは反転層が形成されない上に、第１不純物拡散層９とフローティングゲート電極ＦＧとの間の電位差がホットホールが生成されるほど十分な電位差ではないため、誤って消去されることがなく、第２非選択メモリセルにおいても、第１不純物拡散層９に対して正の電圧が印加されていないためフローティングゲート電極との間の電位差が小さく、ホットホールが生成されないため誤って消去されることがない。又、第３非選択メモリセルにおいても同様の理由により誤って消去されることはない。即ち、かかる電圧印加状態とすることで、選択メモリセルに対してのみ情報の消去が行われることとなる。
【０１１４】
図５は、図２の本発明メモリセル１の構成条件を変えた各実施例（実施例１〜３）と、図１３の従来構成のメモリセル１００との間で消去能力の比較を行ったグラフであり、夫々所定の消去電圧を印加した場合の電圧印加時間を横軸とし、メモリセル閾値電圧を縦軸として両者の関係をグラフにしたものである。
【０１１５】
各実施例１〜３、及び従来構成のメモリセル１００は、何れも第１ゲート絶縁膜４及び第２ゲート絶縁膜５の膜厚を４４ｎｍとした。又、各実施例１〜３は、夫々で第２不純物拡散層１１（１２）と第２ゲート電極６とのオーバーラップ面積である第１キャパシタ４１ａのキャパシタ面積（以下、単に「第１キャパシタ面積」と称する）と、第３不純物拡散層３と第３ゲート電極２７とのオーバーラップ面積である第２キャパシタ４１ｂのキャパシタ面積（以下、単に「第２キャパシタ面積」と称する）の比率を変化させており、実施例１が第１キャパシタ面積を第２キャパシタ面積に対して４倍となるように形成したものであり、実施例２が第１キャパシタ面積を第２キャパシタ面積と略等しくなるように形成したものであり、実施例３が第１キャパシタ面積と第２キャパシタ面積の比率を従来構成のメモリセル１００と等しくなるように形成したものである。
【０１１６】
尚、実施例１及び２においては、第２不純物拡散層１１（１２）をフォトレジストのマスクパターンによってイオン注入領域を定義することにより、夫々の条件を充足するようにメモリセルを実現したものとする。
【０１１７】
又、従来構成のメモリセル１００は、第２不純物拡散層１１（１２）と第２ゲート電極６とのオーバーラップ面積を通常の論理回路のＭＯＳトランジスタの構造と同一としている。通常の論理回路のＭＯＳトランジスタの構造では、ソース拡散層或いはドレイン拡散層とゲート電極のオーバーラップ部分は、ＭＯＳトランジスタの無効ゲート長の削減による微細化や同領域の寄生容量の削減による動作の高速化のために削減すべき寄生領域であり、通常はこれらの影響が無視できる微小な範囲に抑えられているため、通常、第１キャパシタ面積は第２キャパシタ面積の３０％程度以下である。
【０１１８】
本発明メモリセル１（実施例１〜３）に対しては、コンタクト２５より第２不純物拡散層１１（１２）に対して−１４Ｖを印加し、コンタクト２４より高濃度不純物拡散層１３を介して第３不純物拡散層３に対して接地電圧を印加し、コンタクト２１より第１不純物拡散層９に対して１５Ｖを印加し、コンタクト２２をフローティング状態とするような電圧印加状態とした。一方、従来構成のメモリセル１００に対しては、コンタクト２３より第２不純物拡散層１１（１２）に対して、及び高濃度不純物拡散層１３を介して第３不純物拡散層３に対して接地電圧を印加し、コンタクト２１より第１不純物拡散層９に対して１５Ｖを印加し、コンタクト２２をフローティング状態とするような電圧印加状態とした。即ち、第３の実施例の本発明メモリセル１と、従来例のメモリセル１００の比較においては、第１不純物拡散層９、１０、及び第３不純物拡散層３と高濃度不純物拡散層１３に対しては両者とも同一の電圧を与え、第２不純物拡散層１１（１２）に与える電圧のみを変えて比較を行い、さらに、第１，２，３の実施例のメモリセルの比較においては、第１キャパシタ面積の第２キャパシタ面積に対する割合のみを変化させて比較を行った。
【０１１９】
このとき、図５に示されるように、従来構成のメモリセル１００と比較して本発明の実施例３のメモリセル１は時間経過と共に閾値電圧が大きく減少しており、このことは、本発明のメモリセル１が第２不純物拡散層１１に対して負電圧を印加可能な構成であるために従来構成のメモリセル１００と比較してフローティングゲート電極ＦＧ内の帯電状態の解除能力、即ち消去能力が極めて高いことを表している。
【０１２０】
又、図５に示した本発明の実施例３のメモリセルでは、印加時間の途中から時間経過と共に閾値電圧は減少するものの時間経過に対する閾値電圧の変化量（以下、「消去速度」と称する）が劣化していることが分かる。これに対して、第１キャパシタ面積を第２キャパシタ面積に対して十分大きくとっている実施例１或いは実施例２のメモリセルでは、時間経過と共に閾値電圧が、消去速度が劣化することなしに終始大きく減少している。
【０１２１】
実施例３における第２キャパシタ４１ｂにおいては、消去が進行しフローティングゲート電極ＦＧの負の帯電が除去されてメモリセルの閾値電圧が低くなってくると、フローティングゲート電極ＦＧと第２チャネル領域１７との電位差は小さくなり、前記第２チャネル領域１７が弱反転状態となり、強い反転状態を維持することができなくなる。このとき、前記第２チャネル領域１７内の大部分では、フローティングゲート電極ＦＧと第３不純物拡散層３との電位の間の電位となるため、フローティングゲート電極ＦＧの電位の負電圧に対する静電容量結合が劣化し消去速度の劣化が見られる。これに対し、第１キャパシタ面積と第２キャパシタ面積が略同等以上となるように形成された本発明のメモリセルの実施例１或いは実施例２の例では、フローティング電極ＦＧの電位変動に対して、第１キャパシタ４１ａの静電容量が安定して確保されているため、第２キャパシタ４１ｂの静電容量結合が上述の理由で劣化しても、第１コントロールゲート電極ＣＧ１とフローティングゲート電極ＦＧとの静電容量結合が維持され、消去速度の劣化を防ぐことが可能となる。更には、本発明のメモリセルの実施例２よりも実施例１の方が、即ち、第１キャパシタ面積を第２キャパシタ面積に対して大きくとればとるほど、消去速度は増加することが分かる。
【０１２２】
このように、本発明のメモリセル１のように第２不純物拡散層１１（１２）に対して負電圧を印加可能な構成とすることで、従来構成のメモリセル１００と比較してフローティングゲート電極ＦＧ内の帯電状態の解除能力、即ち消去能力を向上させることができる。そして、第２不純物拡散層１１（１２）と第３不純物拡散層３とが、第２ゲート電極６と第２ゲート絶縁膜４の下部領域、或いは第３ゲート電極２７と第３ゲート絶縁膜２６の下部領域の何れかで接触して接合を形成する範囲内において、上記第１キャパシタ面積（第２不純物拡散層１１（１２）と第２ゲート電極６とのオーバーラップ面積）を大きくす確保すればする程、メモリセルの消去能力を更に向上させることができる。
【０１２３】
尚、上述では、メモリセル１に書き込まれている情報の消去動作時において、コンタクト２４より第３不純物拡散層３に対して印加する第３消去電圧を接地電圧としたが、コンタクト２１より第１不純物拡散層９に対して印加される第１消去電圧と同極性の電圧（上記の例では正極性電圧）とすることも可能である。
【０１２４】
上述のように、第３消去電圧を接地電圧とした場合、当該第３消去電圧が印加される第３不純物拡散層３は接地電位となる。このとき、ノイズ等が流入することで第３不純物拡散層３の電位に変動が生じることで当該第３不純物拡散層３が接地電位を下回った場合、半導体基板２に対して順方向接合を構成し、この結果、半導体基板２と第３不純物拡散層３との間で順方向電流が発生するという可能性が考えられる。
【０１２５】
又、消去動作を実行中において、フローティングゲート電極ＦＧが接地電位に近付いて来た場合、第３不純物拡散層３に対して接地電圧が印加されていることより、第２コントロールゲート電極ＣＧ２として機能する第３不純物拡散層３の表面（第２チャネル領域１７）において強反転状態を維持することができなくなり、この結果、消去速度が低下する可能性も考えられる。
【０１２６】
ここで、消去動作時において、上述した場合と同様に、コンタクト２１より第１不純物拡散層９に対して第５正電圧（第１消去電圧）を、コンタクト２５より第２不純物拡散層１１及び１２に対して第６負電圧（第２消去電圧）を、夫々印加し、更に、コンタクト２４より第３不純物拡散層３に対して印加される第３消去電圧として、接地電圧ではなく第１消去電圧と同極性の正電圧を印加する。
【０１２７】
この場合、第３不純物拡散層３と半導体基板２との間には、逆方向接合が維持されるため、ノイズ等が流入して第３不純物拡散層３の電位に変動が生じた場合であっても、第３不純物拡散層３と半導体基板２との間に順方向接続が生じることに対する十分な耐性を確保することができる。
【０１２８】
又、第３不純物拡散層３を正電位とすることにより、上述の消去の進行によるフローティングゲート電極ＦＧと第２チャネル領域１７との電位差の縮小に対して、第３不純物拡散層３に印加した正電圧バイアス分だけフローティングゲート電極ＦＧと第２チャネル領域１７との電位差を大きく確保することができる。これにより、第３不純物拡散層３を接地電位とする場合よりもフローティングゲート電極ＦＧの負の帯電の解除が進んだ場合でも必要な強反転状態を確保できる。即ち、高い消去性能を維持できるメモリセルの閾値電圧の限界範囲をより広くとることができる。これにより、上述した数１〜数３に基づいて第３消去電圧が接地電圧である場合と比較して、消去能力並びに消去速度を更に向上させることができる。
【０１２９】
第３消去電圧を正電圧とした場合の、各ビット線並びにワード線に印加されるべき電圧の関係を図４に倣って図６に示す。
【０１３０】
即ち、消去動作時には、メモリセル１に接続されるビット線ＢＬ１に対して４〜１６Ｖ程度の電圧（第５正電圧（第１消去電圧））を印加し、第１ワード線ＷｂＬ１に対して−１２〜−１６Ｖ程度の電圧（第６負電圧（第２消去電圧））を印加し、第２ワード線ＷａＬ１に対して０．８Ｖ〜６Ｖ程度の正電圧（第３消去電圧）を印加する。又、ソース線ＳＬ１をフローティング状態とする。そして、他のビット線、第１ワード線、第２ワード線、及びソース線は接地電圧とする。
【０１３１】
ここで印加される第３消去電圧の大きさは、以下の（１）〜（４）に係る各点を考慮して最適化される。即ち、（１）消去動作時の第３不純物拡散層３と第２不純物拡散層１１及び１２との接合耐圧が第１ワード線ＷｂＬ１の電圧と第２ワード線ＷａＬ１の絶対値の合計を超えないこと、（２）上述のように半導体基板２と第３不純物拡散層３との間の逆方向バイアスを流入ノイズに対して維持するのに充分な余裕を持つこと、（３）駆動するメモリセルの閾値範囲において第２チャネル領域１７を強反転に維持するのに充分な電圧であること、（４）第３不純物拡散層３と第３ゲート電極２７との間の静電容量を経由して上記正電圧（第３消去電圧）によってフローティングゲート電極ＦＧを正電圧の方向に結合させる静電容量結合が、前記第２不純物拡散層１１及び１２の負電圧（第２消去電圧）によってフローティングゲート電極ＦＧを負電圧の方向に結合させる静電容量結合を大きくキャンセルしない範囲であること等を考慮して最適化される。
【０１３２】
このとき、設定される第３消去電圧の大きさとして、周辺論理回路用の電源電圧を採用することができれば、この正電圧生成の為の余分な回路の設置を省略することができるため、装置規模の縮小化が図られる点において望ましい。
【０１３３】
＜本発明メモリセルのレイアウト例＞
次に、図７〜図１１を参照して、本発明メモリセルのレイアウト構成例を説明する。図７〜図１１は、何れも本発明のメモリセル１を実装可能なレイアウト構成概略図の一例である。
【０１３４】
図７に示されるレイアウト構成例は、第１ゲート電極７、第２ゲート電極６、及び第３ゲート電極２７が同一の材料によって一体形成されており、第２ゲート電極６の周囲より第２ゲート電極６の下部方向（即ち内側方向）に向かって不純物拡散を行わせることで第２ゲート電極６と第２不純物拡散層１１（或いは１２）とのオーバーラップ部分を形成させ、更にその内側に第２チャネル領域１７を形成したものである。尚、当該第２チャネル領域１７の上部に位置するゲート電極が前記第３ゲート電極２７に相当する。
【０１３５】
第２ゲート電極６と第２不純物拡散層１１（１２）とのオーバーラップ部分は、第２ゲート電極６をマスクとして第１導電型の不純物を半導体基板上に導入した後に、横方向に不純物拡散を行う方法でも可能であるが、第２ゲート電極６をマスクとせずにフォトレジストをマスクとして、ゲート電極６の形成よりも前の製造工程にて不純物を導入する方法でも良いし、また、同様にフォトレジストをマスクとしてゲート電極形成後に、ゲート電極材料でブロックされない程度に十分高いエネルギで、かつ、フォトレジストによって十分にブロックされる程度の高いエネルギでのイオン注入による半導体基板１上へ導入するものとしても構わない。又、後者のフォトレジストをマスクとして不純物拡散層を定義する方法では、前者のゲート電極６をマスクとして同不純物拡散層を定義する方法と比較して、より自由に第２ゲート電極６と第２不純物拡散層１１（１２）とのオーバーラップ部分の形状と面積を設定することが可能である。
【０１３６】
図８に示されるレイアウト構成例は、第１ゲート電極７、第２ゲート電極６、及び第３ゲート電極２７が同一の材料によって一体形成されており、更に、第１不純物拡散層９及び１０の対向方向に係る第１ゲート電極７の寸法Ｌ１と、第２不純物拡散層１１及び１２の対向方向に係る第２ゲート電極６及び第３ゲート電極２７によって一体形成されているゲート電極（以下、当該図８についての説明文中においては一体形成されている第３ゲート電極２７を含めて「第２ゲート電極６」と総称する）の寸法Ｌ２とが同一となるように構成されている。尚、図８において（ａ）は上面視レイアウト概略図、図８（ｂ）は、図８（ａ）内のＸ１−Ｘ１’線における断面構造概略図、図８（ｃ）は図８（ａ）内のＸ２−Ｘ２’線における断面構造概略図を夫々示す。
【０１３７】
通常のＭＯＳトランジスタの形成過程において、第１不純物拡散層９及び１０の対向方向に係る第１ゲート電極７の寸法（即ち第１ゲート電極７のゲート長）Ｌ１は、電流のオンオフ比を向上させるべく、可能な限り最小となるように設定される。又、ゲート電極の加工寸法のバラツキは、電極の形状によらず一定程度である。従って、図８の構成例のようにすることで、第２不純物拡散層１１及び１２の対向方向に係る第２ゲート電極６の寸法Ｌ２のバラツキ程度は、高々第１ゲート電極７の寸法Ｌ１のバラツキ程度に抑制される。上述した数１〜数３により、このＬ１の値のバラツキは、第１ゲート電極７と第１不純物拡散層９、１０、及び第１チャネル領域１６とのオーバーラップ面積Ａｒｇに影響を与え、又、Ｌ２の値のバラツキは、第２ゲート電極６と第２不純物拡散層１１及び１２とのオーバーラップ領域の面積Ａｃｇｐ、並びに、第２ゲート電極６と第２チャネル領域１７とオーバーラップ領域の面積をＡｃｇｎに対して影響を与えることとなるが、図８の構成とすることで、Ｌ１とＬ２のバラツキ程度が同程度に抑制されるため、フローティングゲート電極ＦＧの電位のバラツキを抑制することができる。
【０１３８】
尚、図８（ｂ）及び（ｃ）に示すように、本構成例においては、ゲート電極のみならず、ゲート絶縁膜についても同一材料によって一体構成される。即ち、第１ゲート絶縁膜５、第２ゲート絶縁膜４、及び第３ゲート絶縁膜２６が例えばシリコン酸化膜を堆積されることで同一工程内で同時に形成される。
【０１３９】
図９に示されるレイアウト構成例は、第１ゲート電極７、第２ゲート電極６、及び第３ゲート電極２７が同一の材料によって一体形成されており、更に、第３不純物拡散層３上において、第２不純物拡散層１１（１２）と高濃度不純物拡散層１３とが第２ゲート電極６（第３ゲート電極２７を含む）を挟んで対向するように形成されている。即ち、本構成例では、第２不純物拡散層１１（１２）と高濃度不純物拡散層１３との間に素子分離絶縁膜を形成しない構成である。尚、図９において（ａ）は上面視レイアウト概略図、図９（ｂ）は、図９（ａ）内のＹ１−Ｙ１’線における断面構造概略図を示す。
【０１４０】
このように構成することで、図７及び図８の構成例と比較して第３不純物拡散層３の領域の面積を削減することができ、メモリセル１全体の面積の縮小化を図ることができる。
【０１４１】
尚、図９に示す実施例に近似した別の形態として図１０のように、第３不純物拡散層３上において、高濃度不純物拡散層１３と第２不純物拡散層１１（１２）とがゲート電極の延伸方向に離間形成される構成を有するものとしても良い。更に、図１０では、あたかも高濃度不純物拡散層１３とゲート電極に対して対向する位置に形成される第２不純物拡散層１１（１２）と、ゲート電極の延伸方向に離間形成される第２不純物拡散層１１（１２）とが分離形成されているように示されているが、これらが一体形成されることでＬ字型（逆Ｌ字型）の第２不純物拡散層１１（１２）を有する構造としても構わない（図１１参照）。
【０１４２】
尚、上記図７〜図１１に図示された各レイアウト構成において、第２不純物拡散層１１（１２）は、本発明メモリセルの形成領域以外の周辺論理回路領域の一部に配置される高耐圧ＭＯＳトランジスタのドレイン不純物拡散層に隣接し、少なくともドレイン不純物拡散層の端部から第２ゲート電極６（又は第３ゲート電極２７）下部領域の一部に延在して配置されるドレイン不純物拡散層と同一導電型の不純物拡散層と同時に形成されるものとしても構わない。
【０１４３】
通常、標準ロジックＣＭＯＳトランジスタプロセスに混載されている高耐圧ＣＭＯＳトランジスタは、前記高耐圧ＭＯＳトランジスタのドレイン不純物拡散層に隣接し、少なくともドレイン不純物拡散層の端部から前記高耐圧ＭＯＳトランジスタのゲート電極下部領域の一部に延在して配置される当該ドレイン不純物拡散層と同一導電型の不純物拡散層を有する。この不純物拡散層は標準ロジックＣＭＯＳトランジスタのドレイン不純物拡散層よりも低い密度でかつゲート電極との十分なオーバーラップ面積で配置されている。従って、このように形成することで、周辺論理回路領域の一部に配置される高耐圧ＭＯＳトランジスタの製造工程の一部、即ち、上述の低密度不純物拡散層を形成するための不純物導入工程を本発明メモリセルに係る第２不純物拡散層１１にそのまま適用することにより、周辺論理回路における高耐圧ＭＯＳトランジスタの製造プロセスに対して新規のプロセスを追加することなしに、第２ゲート電極６に対して十分なオーバーラップ面積を持つ第２不純物拡散層１１を形成することができる。
【０１４４】
＜別実施形態＞
以下において、別実施形態について説明を行う。
【０１４５】
〈１〉  図１では、同一行にあるメモリセルにおいて、ＭＯＳトランジスタが備えるソース拡散領域が同一のソース線に接続される構成であるものとしたが、同一列にあるメモリセルにおけるＭＯＳトランジスタのソース拡散領域が夫々同一のソース線に接続される構成としても良い。更には、各メモリセルが備えるＭＯＳトランジスタのソース拡散領域が全て同一のソース線に接続される構成であるものとしても構わない。この場合、消去動作時においては、全てのソース線をフローティング状態にすれば良い。
【０１４６】
〈２〉  上述の実施形態では、消去方法としてバンド−バンド間トンネリング誘起ホットホール注入による方法を挙げて説明したが、上述の本発明におけるいくつかの手段、特徴とその効果を差し引いて適用すれば、ＦＮトンネリングを用いてフローティングゲート電極ＦＧに蓄積された電子を引き抜くことで情報の消去を行うものとして利用することも当業者としては可能である。即ち、図２に示されるメモリセル１において、コンタクト２５より第２不純物拡散層１１及び１２に対して所定の負電圧を、コンタクト２１より第１不純物拡散層９に対して所定の正電圧を夫々印加し、フローティングゲート電極ＦＧと第１不純物拡散層９との間に高電界を生じさせ、ＦＮトンネリング現象によってフローティングゲート電極ＦＧ内に蓄積されていた電子を第１不純物拡散層９側に引き抜くことで情報の消去を行う。尚、ＦＮトンネリングを用いる場合には、フローティングゲート電極ＦＧと第１不純物拡散層９との間に高電界を生じさせる必要があるため、同一の動作電圧においては第１ゲート絶縁膜５の膜厚を薄くする必要があり、又、同一のゲート絶縁膜５の膜厚においては、第１不純物拡散層９、及び第２不純物拡散層１１或いは１２の耐圧を超えない程度に夫々の拡散層に対して高い電圧（第１不純物拡散層９に対しては高い正電圧、第２不純物拡散層１１及び１２に対しては高い負電圧）を印加する必要がある。
【０１４７】
〈３〉  図１におけるメモリセル１の断面構成として、上述した図２の代わりに、図１２に示すような構成とすることも可能である。図１２は、本発明メモリセルの別の構成例を示す概略断面構造図である。
【０１４８】
図１２に示される本発明メモリセル１ａの断面図は、第２不純物拡散層１２と第２ゲート電極６が第２ゲート絶縁膜４を介して形成される第１キャパシタ４１ａと、第３不純物拡散層３と第３ゲート電極２７が第３ゲート絶縁膜２６を介して形成される第２キャパシタ４１ｂとが、素子分離絶縁膜３３を介して隣接している。そして、第３不純物拡散層３上には、第２不純物拡散層１２と同一の第１導電型を示す不純物拡散層１１が形成されており、第３ゲート電極２７及び第３ゲート絶縁膜２６の下部領域において、（第２コントロールゲート電極２４と電気的に接続される）第３不純物拡散層３と、当該不純物拡散層１１とが接触して接合を形成している（第２チャネル領域１７）。
【０１４９】
ここで、第２不純物拡散層１２と同一の第１導電型を示す不純物拡散層１１は、第３ゲート電極２７の下部領域で第２不純物拡散層１２の表面が反転状態となったときに当該反転層に対して少数キャリアを注入する為に配置されているものであり、第１コントロールゲート電極ＣＧ１（コンタクト２５）に接続されている。尚、この不純物拡散層１１は、フローティングゲート電極ＦＧとの静電容量結合に寄与しない程度に第３ゲート電極２７とのオーバーラップ面積が十分小さく構成されている。
【０１５０】
又、第３不純物拡散層３と同一の第２導電型を示す不純物拡散層１２ｂは、第２ゲート電極６の下部領域で第２不純物拡散層１２の表面が反転状態となったときに当該反転層に対して少数キャリアを注入する為に配置されているもので、第１コントロールゲート電極ＣＧ１（コンタクト２５）に接続されている。尚、この不純物拡散層１２ｂは、フローティングゲート電極ＦＧとの静電容量結合には寄与しない程度に第２ゲート電極６とのオーバーラップ面積を十分小さく構成されている。
【０１５１】
又、第２不純物拡散層１２と同一の第１導電型を示す不純物拡散層１２ａは、コンタクト２５（第１コントロールゲート電極ＣＧ１）と第２不純物拡散層１２との電気的コンタクトを得るために配置された高濃度不純物拡散層である。
【０１５２】
図１２に示すような構成とすることで、第１キャパシタ４１ａの面積（第２ゲート電極６と第２不純物拡散層１２とのオーバーラップ面積）を大きくすることができるため、消去能力を更に向上させることができる。
【０１５３】
尚、上述において、不純物拡散層１２ｂをコンタクト２５（第１コントロールゲート電極ＣＧ１）に接続せず、コンタクト２４（第２コントロールゲート電極ＣＧ２）に接続しても構わない。
【０１５４】
〈４〉  上述の実施形態では、Ｐ型半導体基板２上にＮ型ウェル３が形成されている場合について説明を行ったが、各不純物拡散層の導電型、及び印加する電圧の極性を全て逆にすることでＮ型半導体基板上にＰ型ウェルが形成されている場合についても、同様の効果を得ることができる。
【図面の簡単な説明】
【０１５５】
【図１】本発明に係る不揮発性半導体記憶装置の全体的な概略構成を示すブロック図の一例
【図２】本発明に係るメモリセルの概略断面構造図
【図３】オーバーラップ率と正負間の容量結合比の割合との関係を示すグラフ
【図４】本発明に係るメモリセルを備えるメモリセルアレイの概念図
【図５】選択メモリセルに対して各処理を行う際の各メモリセルに対する電圧印加状態を示す表
【図６】選択メモリセルに対して消去処理を行う際の各メモリセルに対する別の電圧印加状態を示す表
【図７】本発明メモリセルと、従来構成のメモリセルとの間で消去能力の比較を行ったグラフ
【図８】本発明のメモリセル１を実装可能なレイアウト構成概略図の一例（１）
【図９】本発明のメモリセル１を実装可能なレイアウト構成概略図の一例（２）
【図１０】本発明のメモリセル１を実装可能なレイアウト構成概略図の一例（３）
【図１１】本発明のメモリセル１を実装可能なレイアウト構成概略図の一例（４）
【図１２】本発明のメモリセルの別の概略断面構造図
【図１３】従来の不揮発性半導体記憶装置が備えるメモリセルの構成図
【符号の説明】
【０１５６】
１、１a：    本発明に係るメモリセル
２：    Ｐ型半導体基板
３：    Ｎ型ウェル（第３不純物拡散層）
４：    第２ゲート絶縁膜
５：    第１ゲート絶縁膜
６：    第２ゲート電極
７：    第１ゲート電極
８：    導電体
９：    Ｎ型不純物拡散層（第１不純物拡散層）
１０：    Ｎ型不純物拡散層（第１不純物拡散層）
１１：    Ｐ型不純物拡散層（第２不純物拡散層）
１２：    Ｐ型不純物拡散層（第２不純物拡散層）
１２ａ：    Ｐ＋型不純物拡散層
１２ｂ：    Ｎ型不純物拡散層
１３：    Ｎ＋型不純物拡散層（高濃度不純物拡散層）
１６：    第１チャネル領域
１７：    第２チャネル領域
２１：    コンタクト（ビット線用コンタクト）
２２：    コンタクト（ソース線用コンタクト）
２３：    コンタクト（ワード線用コンタクト）
２４：    コンタクト（第１コントロールゲート電極）
２５：    コンタクト（第２コントロールゲート電極）
２６：    第３ゲート絶縁膜
２７：    第３ゲート電極
３１：    素子分離絶縁膜
３２：    素子分離絶縁膜
３３：    素子分離絶縁膜
４０：    ＭＯＳトランジスタ
４１：    ＭＯＳキャパシタ
４１ａ：    第１ＭＯＳキャパシタ
４１ｂ：    第２ＭＯＳキャパシタ
５０：    本発明に係る不揮発性半導体記憶装置
５１：    メモリセルアレイ
５２：    データ入出力端子
５３：    入力バッファ
５４：    アドレス入力端子
５５：    アドレスバッファ
５６：    ロウデコーダ
５７：    カラムデコーダ
５８：    ビット線電圧制御回路
５９：    第１ワード線電圧制御回路
６１：    第２ワード線電圧制御回路６１
６２：    ソース線電圧制御回路
６３：    センスアンプ
６４：    出力バッファ
７０ｗ：    ワード線
７０ｂ：    ビット線
７１：    選択メモリセル
７２：    第２非選択メモリセル
７３：    第１非選択メモリセル
７４：    第３非選択メモリセル
１００：    従来構成のメモリセル
ＢＬ１：    ビット線
ＳＬ１：    ソース線
Ｖｂ：    ビット線印加電圧
Ｖｓ：    ソース線印加電圧
Ｖｗａ：    第２ワード線印加電圧
Ｖｗｂ：    第１ワード線印加電圧
ＷａＬ１：    第２ワード線
ＷｂＬ１：    第１ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図１２】
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【図１３】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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