(57)【要約】【課題】オンセルの注入イオンによるオフセルの劣化が防止されている構造のマスクＲＯＭを提供する。【解決手段】オン状態のメモリセルトランジスタ１１０にｎ型イオンが注入されており、オフ状態のメモリセルトランジスタ１２０の少なくとも一部にｐ型イオンが注入されている。このため、データ書込のときにオン状態のメモリセルトランジスタ１１０に注入されたｎ型イオンが、隣接するオフ状態のメモリセルトランジスタ１２０まで到達していても、その影響がｐ型イオンにより解消されている。従って、オフ状態のメモリセルトランジスタ１２０のリーク電流を抑制して読出マージンを良好に確保することができる。【選択図】図１
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【特許請求の範囲】
【請求項１】
メモリセルトランジスタがマトリクス配列されているマスクＲＯＭであって、
オン状態の前記メモリセルトランジスタにｎ型イオンが注入されており、
オフ状態の前記メモリセルトランジスタの少なくとも一部にｐ型イオンが注入されているマスクＲＯＭ。
【請求項２】
オフ状態の前記メモリセルトランジスタの全部にｐ型イオンが注入されている請求項１に記載のマスクＲＯＭ。
【請求項３】
隣接している前記メモリセルトランジスタの少なくとも一個がオン状態であるオフ状態の前記メモリセルトランジスタにｐ型イオンが注入されている請求項１に記載のマスクＲＯＭ。
【請求項４】
隣接している前記メモリセルトランジスタの過半数がオン状態であるオフ状態の前記メモリセルトランジスタにｐ型イオンが注入されている請求項３に記載のマスクＲＯＭ。
【請求項５】
隣接している前記メモリセルトランジスタの全部がオン状態であるオフ状態の前記メモリセルトランジスタにｐ型イオンが注入されている請求項３に記載のマスクＲＯＭ。
【請求項６】
オン状態の前記メモリセルトランジスタに前記ｎ型イオンとしてリンイオンが注入されており、
オフ状態の前記メモリセルトランジスタに前記ｐ型イオンとしてボロンイオンが注入されている請求項１ないし５の何れか一項に記載のマスクＲＯＭ。
【請求項７】
オン状態の前記メモリセルトランジスタに注入されている前記ｎ型イオンの注入総量よりオフ状態の前記メモリセルトランジスタに注入されている前記ｐ型イオンの注入総量が少量である請求項１ないし６の何れか一項に記載のマスクＲＯＭ。
【請求項８】
オフ状態の前記メモリセルトランジスタに注入されている前記ｐ型イオンの注入総量がオン状態の前記メモリセルトランジスタに注入されている前記ｎ型イオンの注入総量の半分以下である請求項７に記載のマスクＲＯＭ。
【請求項９】
オン状態の前記メモリセルトランジスタに注入されている前記ｎ型イオンのドーズ量よりオフ状態の前記メモリセルトランジスタに注入されている前記ｐ型イオンのドーズ量が少量である請求項７または８に記載のマスクＲＯＭ。
【請求項１０】
オン状態の前記メモリセルトランジスタに注入されている前記ｎ型イオンの注入面積よりオフ状態の前記メモリセルトランジスタに注入されている前記ｐ型イオンの注入面積が小面積である請求項７ないし９の何れか一項に記載のマスクＲＯＭ。
【請求項１１】
メモリセルトランジスタがマトリクス配列されているマスクＲＯＭにイオン注入でデータ書込を実行するデータ書込方法であって、
オン状態とする前記メモリセルトランジスタにｎ型イオンを注入し、
オフ状態とする前記メモリセルトランジスタにｐ型イオンを注入するデータ書込方法。
【請求項１２】
オン状態とする前記メモリセルトランジスタに注入する前記ｎ型イオンの注入総量よりオフ状態とする前記メモリセルトランジスタに注入する前記ｐ型イオンの注入総量を少量とする請求項１１に記載のデータ書込方法。
【請求項１３】
メモリセルトランジスタがマトリクス配列されているマスクＲＯＭにイオン注入でデータ書込を実行するデータ書込装置であって、
オン状態とする前記メモリセルトランジスタにｎ型イオンを注入するｎ型注入部と、
オフ状態とする前記メモリセルトランジスタにｐ型イオンを注入するｐ型注入部と、
を有するデータ書込装置。
【請求項１４】
前記ｎ型注入部が注入する前記ｎ型イオンの注入総量より前記ｐ型注入部が注入する前記ｐ型イオンの注入総量が少量である請求項１３に記載のデータ書込装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリセルトランジスタがマトリクス配列されているマスクＲＯＭ（Read Only Memory）に関し、特に、オン状態のメモリセルトランジスタにｎ型イオンが注入されているマスクＲＯＭ、そのデータ書込方法および装置、に関する。
【背景技術】
【０００２】
現在、マスクＲＯＭ(Read Only Memory)は、イオン注入によってデータ書込を行うものがある。従来のマスクＲＯＭ１０では、図４に示すように、ポリシリコンからなる複数行のワード線１１と複数列の拡散層からなるデジット線１２とが縦横に交差されており、その交点にメモリセルトランジスタが形成されている。
【０００３】
上述のようなマスクＲＯＭ１０は、初期状態ではメモリセルトランジスタの全部がオフ状態のエンハンスメントトランジスタ１３となっている。そこで、オン状態とするメモリセルトランジスタのみｎ型（リン）イオンを注入することにより、オン状態のデプレッショントランジスタ１４としている。
【０００４】
現在、上述のようなマスクＲＯＭ１０の製造方法として各種の提案がある(例えば、特許文献１参照)。
【特許文献１】特開平１１−０８７５３６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
このようなマスクＲＯＭ１０に関しても近年微細化が進み、隣接するメモリセルトランジスタの間隔が極小となっている。そのためメモリセルトランジスタへのイオン注入物質が、隣接するメモリセルトランジスタの領域に拡散しやすくなっている。
【０００６】
従来技術では、オン状態のデプレッショントランジスタ１４に注入されたｎ型不純物イオンが散乱、熱拡散などにより、わずかながら隣接するオフ状態のエンハンスメントトランジスタ１３まで到達することがあった。
【０００７】
この場合、本来はＩｏｎ＝０ｕＡのオフ状態のエンハンスメントトランジスタ１３にリーク電流が発生しやすくなり、その読出マージンが減少する。このため、最終的にマスクＲＯＭ１０の歩留りが低下している。
【課題を解決するための手段】
【０００８】
本発明のマスクＲＯＭは、メモリセルトランジスタがマトリクス配列されているマスクＲＯＭであって、オン状態のメモリセルトランジスタにｎ型イオンが注入されており、オフ状態のメモリセルトランジスタの少なくとも一部にｐ型イオンが注入されている。
【０００９】
従って、本発明のマスクＲＯＭでは、ｎ型イオンとｐ型イオンとの注入によりメモリセルトランジスタがオン状態とオフ状態とされている。このため、データ書込のときにオン状態のメモリセルトランジスタに注入されたｎ型イオンが、隣接するオフ状態のメモリセルトランジスタまで到達していても、その影響がｐ型イオンにより解消されている。
【００１０】
本発明のデータ書込方法は、メモリセルトランジスタがマトリクス配列されているマスクＲＯＭにイオン注入でデータ書込を実行するデータ書込方法であって、オン状態とするメモリセルトランジスタにｎ型イオンを注入し、オフ状態とするメモリセルトランジスタにｐ型イオンを注入する。
【００１１】
本発明のデータ書込装置は、メモリセルトランジスタがマトリクス配列されているマスクＲＯＭにイオン注入でデータ書込を実行するデータ書込装置であって、オン状態とするメモリセルトランジスタにｎ型イオンを注入するｎ型注入部と、オフ状態とするメモリセルトランジスタにｐ型イオンを注入するｐ型注入部と、を有する。
【発明の効果】
【００１２】
本発明のマスクＲＯＭでは、ｎ型イオンとｐ型イオンとの注入によりメモリセルトランジスタがオン状態とオフ状態とされている。このため、データ書込のときにオン状態のメモリセルトランジスタに注入されたｎ型イオンが、隣接するオフ状態のメモリセルトランジスタまで到達していても、その影響がｐ型イオンにより解消されている。従って、オフ状態のメモリセルトランジスタのリーク電流を抑制して読出マージンを良好に確保することができる。
【発明を実施するための最良の形態】
【００１３】
本発明の実施の一形態を図面を参照して以下に説明する。本実施の形態のマスクＲＯＭ１００は、メモリセルトランジスタがマトリクス配列されている。オン状態のメモリセルトランジスタ１１０にｎ型イオンが注入されており、オフ状態のメモリセルトランジスタ１２０の少なくとも一部にｐ型イオンが注入されている。
【００１４】
より詳細には、本実施の形態のマスクＲＯＭ１００も、半導体基板１０１にポリシリコンからなるワード線１３０と拡散層からなるデジット線１４０とが縦横に交差されており、その交点にメモリセルトランジスタ１１０，１２０が形成されている。
【００１５】
そのメモリセルトランジスタは、初期状態では全部がオフ状態のエンハンスメントトランジスタとなっており、データ書込装置(図示せず)によりイオン注入でデータ書込が実行される。
【００１６】
ただし、本実施の形態のデータ書込装置は、オン状態とするメモリセルトランジスタにｎ型イオンを注入するｎ型注入部と、オフ状態とするメモリセルトランジスタにｐ型イオンを注入するｐ型注入部と、ｎ型注入部にｎ型イオンの注入を実行させてからｐ型注入部にｐ型イオンの注入を実行させる注入制御部と、を有する(図示せず)。
【００１７】
なお、本実施の形態のデータ書込装置は、マスクＲＯＭ１００のオン状態とするメモリセルトランジスタの全部にｎ型イオンを注入してから、オフ状態とするメモリセルトランジスタの全部にｐ型イオンを注入する。
【００１８】
このため、本実施の形態のマスクＲＯＭ１００は、オフ状態のメモリセルトランジスタ１２０の全部にｐ型イオンが注入されている。オン状態のメモリセルトランジスタ１１０にはｎ型イオンとしてリンイオンが注入されており、オフ状態のメモリセルトランジスタ１２０にはｐ型イオンとしてボロンイオンが注入されている。
【００１９】
そのオフ状態のメモリセルトランジスタ１２０に注入されているｐ型イオンの注入総量は、オン状態のメモリセルトランジスタ１１０に注入されているｎ型イオンの注入総量の半分以下の約２０％である。
【００２０】
本実施の形態のデータ書込装置は、フォトレジストマスクを利用することにより(図示せず)、マスクＲＯＭ１００のメモリセルトランジスタ１１０，１２０にｐ型イオンとｎ型イオンとを選択的に注入する。
【００２１】
その場合、オン状態とするメモリセルトランジスタ１１０には、リンイオンを、注入総量１．０＊１０14〜２．０＊１０14／cm2、エネルギー４５０〜５００ＫｅＶ、の条件で注入する。このｎ型イオンの注入が完了してフォトレジストマスクを剥離したあと、Ｎ２雰囲気中で、８００〜９００℃、５〜２０ｓｅｃの熱処理を実行する。
【００２２】
また、オフ状態とするメモリセルトランジスタ１２０には、ボロンイオンを、注入総量０．２＊１０14〜０．４＊１０14／cm2、エネルギー２００〜３００ＫｅＶ、の条件で注入する。このｐ型イオンの注入が完了してフォトレジストマスクを剥離したあと、Ｎ２雰囲気中で、８００〜９００℃、５〜２０ｓｅｃの熱処理を実行する。
【００２３】
このように、オフ状態とするメモリセルトランジスタ１２０には、オン状態とするメモリセルトランジスタ１１０に注入するリンイオンよりも少量のボロンイオンが注入される。
【００２４】
ボロンイオンの注入総量は、リンイオンの注入総量の半分以下であり、１５〜２５％が好ましく、例えば、２０％である。また、リンイオンとボロンイオンとの注入総量の制御は、イオン注入のフォトレジストの開口面積によって制御してもよい(図示せず)。
【００２５】
つまり、メモリセルトランジスタ１２０の注入面積となるフォトレジストの開口面積を、メモリセルトランジスタ１１０の注入面積となるフォトレジストの開口面積の半分以下、好ましくは１５〜２５％、例えば、２０％とする。このように開口面積を縮小させる場合、その開口箇所の中心は、縮小させない場合の開口箇所の中心と略一致させることが好ましい。
【００２６】
この場合、メモリセルトランジスタ１２０に注入するボロンイオンの注入条件と、メモリセルトランジスタ１１０に注入するリンイオンの注入条件とは、同一としておく。その結果、フォトレジストの開口面積に比例した注入面積が相違するため、リンイオンとボロンイオンとの注入総量が制御される。
【００２７】
すなわち、本実施の形態では、メモリセルトランジスタ１２０に注入されたボロンイオンの総量は、メモリセルトランジスタ１１０に注入されたリンイオンの総量の、上記順に、半分以下、１５〜２５％、２０％となる。
【００２８】
上述のような構成において、本実施の形態のマスクＲＯＭ１００は、ｎ型イオンとｐ型イオンとの注入によりメモリセルトランジスタ１１０，１２０がオン状態とオフ状態となっている。
【００２９】
このため、データ書込のときにオン状態のメモリセルトランジスタ１１０に注入されたｎ型イオンが、隣接するオフ状態のメモリセルトランジスタ１２０まで到達していても、その影響がｐ型イオンにより解消されている。
【００３０】
従って、オフ状態のメモリセルトランジスタ１２０のリーク電流を抑制して読出マージンを良好に確保することができる。このため、本実施の形態のマスクＲＯＭ１００は歩留りが良好である。
【００３１】
しかも、本実施の形態のマスクＲＯＭ１００では、オフ状態のメモリセルトランジスタ１２０の全部にｐ型イオンが注入されている。このため、オフ状態のメモリセルトランジスタ１２０の全部でリーク電流の発生が確実に抑制されている。
【００３２】
それでいて、オフ状態のメモリセルトランジスタ１２０に注入されているｐ型イオンの注入総量は、オン状態のメモリセルトランジスタ１１０に注入されているｎ型イオンの注入総量の半分以下の約２０％である。
【００３３】
このため、オフ状態のメモリセルトランジスタ１２０に注入されているｐ型イオンが、オン状態のメモリセルトランジスタ１１０に悪影響を及ぼすことも、最小限に抑制されている。
【００３４】
しかも、本実施の形態のマスクＲＯＭ１００のデータ書込方法では、前述のようにフォトレジストの開口面積により、メモリセルトランジスタ１１０，１２０へのｎ型およびｐ型イオンの注入面積で注入総量を制御する。このため、ｎ型イオンとｐ型イオンとで注入条件を変更する必要がない。
【００３５】
特に、メモリセルトランジスタ１２０へのｐ型イオンの注入領域が、メモリセルトランジスタ１１０へのｎ型イオンの注入領域より小さいので、ｐ型イオンがメモリセルトランジスタ１１０に悪影響を及ぼすことを、有効に防止することができる。
【００３６】
なお、本発明は本実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で各種の変形を許容する。例えば、上記形態ではマスクＲＯＭ１００のオフ状態のメモリセルトランジスタ１２０の全部にｐ型イオンが注入されていることを例示した。
【００３７】
しかし、図３に例示するマスクＲＯＭ２００のように、オフ状態の一部のメモリセルトランジスタ１２０にｐ型イオンが注入されているとともに、オフ状態の他部のメモリセルトランジスタ１２１にはｐ型イオンが注入されていないことでもよい。
【００３８】
より具体的には、図３に例示するマスクＲＯＭ２００では、マトリクス配列で隣接しているメモリセルトランジスタ１１０の全部がオン状態であるオフ状態のメモリセルトランジスタ１２０にｐ型イオンが注入されている。
【００３９】
この場合、オン状態のメモリセルトランジスタ１１０に注入されたｎ型イオンがオフ状態のメモリセルトランジスタ１２０に悪影響を及ぼすことを良好に解消できるとともに、オフ状態のメモリセルトランジスタ１２０に注入されたｐ型イオンが、オン状態のメモリセルトランジスタ１１０に悪影響を及ぼすことも、最小限に抑制することができる。
【００４０】
なお、上述のようなオフ状態のメモリセルトランジスタ１２０，１２１へのｐ型イオンの注入の有無は、各種の条件で取捨選択することができる。例えば、隣接するメモリセルトランジスタの少なくとも一個がオン状態であるオフ状態のメモリセルトランジスタ１２０にｐ型イオンを注入するようにしてもよい。
【００４１】
また、隣接するメモリセルトランジスタの過半数がオン状態であるオフ状態のメモリセルトランジスタ１２０にｐ型イオンを注入するようにしてもよい。さらに、右側と左側のように相対する一対の位置にオン状態のメモリセルトランジスタが隣接しているオフ状態のメモリセルトランジスタ１２０にｐ型イオンを注入するようにしてもよい。
【００４２】
また、隣接するオン状態のメモリセルトランジスタ１１０の個数に対応して、オフ状態のメモリセルトランジスタ１２０に注入するｐ型イオンの注入総量を増減させるようなことも不可能ではない。
【００４３】
さらに、上記形態ではメモリセルトランジスタ１１０，１２０へのｎ型およびｐ型イオンの注入総量を、フォトレジストの開口面積により注入面積で制御することを例示した。しかし、このような注入総量を注入条件によりドーズ量で制御してもよく、注入面積と注入条件との組み合わせで制御してもよい。
【図面の簡単な説明】
【００４４】
【図１】本発明の実施の形態のマスクＲＯＭの構造を示す模式的な平面図である。
【図２】図１のＡＡ断面を示す模式的な縦断正面図である。
【図３】一変形例のマスクＲＯＭの構造を示す模式的な平面図である。
【図４】一従来例のマスクＲＯＭの構造を示す模式的な平面図である。
【符号の説明】
【００４５】
１０    マスクＲＯＭ
１１    ワード線
１２    デジット線
１３    エンハンスメントトランジスタ
１４    デプレッショントランジスタ
１０１    半導体基板
１１０    メモリセルトランジスタ
１２０    メモリセルトランジスタ
１２１    メモリセルトランジスタ
１３０    ワード線
１４０    デジット線
１００    マスクＲＯＭ
２００    マスクＲＯＭ
【図１】
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【図２】
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【図３】
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【図４】
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