(57)【要約】【課題】抵抗配線の配線幅のばらつきを抑えることで、抵抗値のばらつきを抑えることができる半導体装置及び半導体装置製造方法を提供する。【解決手段】基板５０上に配置される各種の素子を絶縁するフィールド酸化膜５１と、フィールド酸化膜５１上に線状の抵抗が列状に形成されてなる抵抗配線１６とを備える半導体装置において、フィールド酸化膜５１に底面２が平坦な凹部１と、凹部１の底面２の上方に抵抗配線１６とを備えた。【選択図】図３
2008277502.tif 000002
【特許請求の範囲】
【請求項１】
基板上に配置される各種の素子を絶縁するフィールド酸化膜と、
前記フィールド酸化膜上に線状の抵抗が列状に形成されてなる抵抗配線と
を備える半導体装置において、
前記フィールド酸化膜に底面が平坦な凹部と、
前記凹部の底面の上方に前記抵抗配線と
を備える
ことを特徴とする半導体装置。
【請求項２】
前記凹部の側壁は傾斜面として形成されている
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記抵抗配線はポリシリコンにより形成されている
ことを特徴とする請求項１又は請求項２に記載の半導体装置。
【請求項４】
フィールド酸化膜に底面が平坦な凹部を形成し、
前記凹部に線状の抵抗が列状に形成されてなる抵抗配線を形成するための抵抗配線膜を成膜し、
前記抵抗配線膜上に液状のフォトレジストを滴下した上でシリコン基板を回転させて遠心力で前記液状のフォトレジストを回転中心から周方向へ延ばすことで塗布してフォトレジスト膜を成膜し、
前記フォトレジスト膜により前記抵抗配線を形成するための抵抗配線パターンを前記凹部の底面の上方に形成し、
前記抵抗配線パターンが形成された前記抵抗配線膜をエッチングして前記抵抗配線を形成する
ことを特徴とする半導体装置製造方法。
【請求項５】
前記凹部の側壁は、該凹部の形成時に同時に傾斜面として形成される
ことを特徴とする請求項４に記載の半導体装置製造方法。
【請求項６】
前記抵抗配線はポリシリコンにより形成される
ことを特徴とする請求項４又は請求項５に記載の半導体装置製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置製造方法に関する。
【背景技術】
【０００２】
半導体装置には、線状の抵抗を列状に形成し、これらの抵抗を接続して形成する抵抗配線が知られている。従来、この抵抗配線が形成される半導体装置は、以下に示すような半導体装置の製造方法により製造されるものが知られている。
【０００３】
図４は、ゲート電極配線を形成する工程を示した断面図である。
【０００４】
図４の（Ａ）に示すように、シリコン基板５０上にＳｉＯ2膜によりフィールド酸化膜５１を形成する（ＬＯＣＯＳ；Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｌｉｃｏｎ）。ここで、ＬＯＣＯＳとは、シリコン基板５０上に窒化膜等のマスクを形成した上で、シリコン基板５０上の各種の素子を電気的に分離するための酸化膜を熱酸化させて形成し、各種の素子を電気的に分離する手法である。次に、図４の（Ｂ）に示すように、フィールド酸化膜５１上にポリシリコンの膜５２（以下、第１ポリシリコン膜５２とする）をＣＶＤ等により成膜する。次に、図４の（Ｃ）に示すように、第１ポリシリコン膜５２上にフォトレジスト膜５３を形成する。このフォトレジスト膜５３は、液状のフォトレジストを第１ポリシリコン膜５２上に滴下してシリコン基板５０を回転させることで、遠心力により液状のフォトレジストが回転中心から周方向に延ばされて、第１ポリシリコン膜５２上の全面に液状のフォトレジストが塗布されることにより形成される。次に、図４の（Ｄ）に示すように、フォトレジスト膜５３に対し、第１ポリシリコン膜５２で後述するゲート電極配線５５（図４（Ｅ）参照）を形成するためのゲート電極配線パターン５４を形成するために、形成位置の位置合わせ及び露光（Ａ＆Ｅ；Ａｌｉｇｍｅｎｔ  ａｎｄ  Ｅｘｐｏｓｕｒｅ）を行った上で、ゲート電極配線パターン５４を現像する。なお、図４の（Ｃ）及び（Ｄ）に示す、液状のフォトレジストの塗布、Ａ＆Ｅ及び現像がフォトリソグラフィ工程である。次に、図４の（Ｅ）に示すように、前述したゲート電極配線パターン５４が形成された第１ポリシリコン膜５２（図４（Ｄ）参照）に対してエッチングを行い、ゲート電極配線５５を形成する。次に、図４の（Ｆ）に示すように、前述したゲート電極配線パターン５４（図４（Ｅ）参照）を除去してゲート電極配線５５を完成させる。
【０００５】
図５は、従来のポリシリコン抵抗配線を形成する工程を示した断面図である。
【０００６】
次に、図５の（Ｇ）に示すように、酸素又は水素等を加えて熱処理を施すことによりゲート電極配線５５の表面等にＳｉＯ2の酸化膜５６を形成する。次に、図５の（Ｈ）に示すように、酸化膜５６上にポリシリコンの膜５７（以下、第２ポリシリコン膜５７とする）を化学気相成長法（ＣＶＤ）等により成膜する。次に、図５の（Ｉ）に示すように、第２ポリシリコン膜５７上にフォトレジスト膜５８を形成する。このフォトレジスト膜５８は、液状のフォトレジストを第２ポリシリコン膜５７上に滴下してシリコン基板５０を回転させることで、遠心力により液状のフォトレジストが回転中心から周方向に延ばされて、第２ポリシリコン膜５７上の全面に液状のフォトレジストが塗布されることにより形成される。次に、図５の（Ｊ）に示すように、フォトレジスト膜５８に対し、後述するポリシリコン抵抗配線６０（図５（Ｋ）参照）を形成するための抵抗配線パターン５９を形成するために、形成位置の位置合わせ及び露光（Ａ＆Ｅ）を行った上で、抵抗配線パターン５９を現像する。次に、図５の（Ｋ）に示すように、抵抗配線パターン５９が形成された第２ポリシリコン膜５７に対してエッチングを行いポリシリコン抵抗配線６０を形成する。次に、図５の（Ｌ）に示すように、前述した抵抗配線パターン５９（図５（Ｋ）参照）を除去してポリシリコン抵抗配線６０を完成させる。
【０００７】
上述した半導体製造方法により製造される半導体装置の一例が下記特許文献１に開示されている。
【特許文献１】特開平１０−３０３０９８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、上述した半導体製造方法により製造された半導体装置では、図５の（Ｉ）に示すように、ポリシリコン抵抗配線６０を形成する領域αのフォトレジスト膜５８の膜厚に差が生じ、図５の（Ｊ）に示すように、Ａ＆Ｅ及び現像後の抵抗配線パターン５９の幅に差が生じることで、図５の（Ｋ）に示すように、エッチング後のポリシリコン抵抗配線６０の配線幅に差が生じてしまう。ポリシリコン抵抗配線６０では、ポリシリコン抵抗配線６０の配線幅のばらつきが抵抗値のばらつきとなり、ポリシリコン抵抗配線６０により得られる抵抗値の精度が低下しまう。
【０００９】
以上のことから、本発明は、抵抗配線の配線幅のばらつきを抑えることで、抵抗値のばらつきを抑えることができる半導体装置及び半導体装置製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記の課題を解決するための本発明に係る半導体装置は、
基板上に配置される各種の素子を絶縁するフィールド酸化膜と、
前記フィールド酸化膜上に線状の抵抗が列状に形成されてなる抵抗配線と
を備える半導体装置において、
前記フィールド酸化膜に底面が平坦な凹部と、
前記凹部の底面の上方に前記抵抗配線と
を備えることを特徴とする。
【発明の効果】
【００１１】
本発明によれば、抵抗配線の配線幅のばらつきを抑えることで、抵抗値のばらつきを抑えることができるため、抵抗配線により所望の抵抗値を得ることができる。
【発明を実施するための最良の形態】
【００１２】
本発明に係る半導体装置及び半導体装置製造方法の一実施形態について、図１から図３を用いて説明する。図１は本発明に係るフィールド酸化膜に凹部を形成する工程を示した断面図、図２は本発明に係る第２ポリシリコン膜上にフォトレジスト膜を形成する工程を示した断面図、図３は本発明に係るポリシリコン抵抗配線を形成する工程を示した断面図である。
【００１３】
以下、本実施形態に係る半導体装置及び半導体装置製造方法について説明する。
【００１４】
本発明に係る半導体装置製造方法は、ゲート電極配線を完成させる工程までは、背景技術として説明した図４の（Ａ）から（Ｆ）に示す半導体製造方法と同様であるため、ここでの説明は省略する。
【００１５】
図１の（ａ）に示すように、フィールド酸化膜５１及びゲート電極配線５５の上にスピンコーター等を用いて液状のフォトレジストを塗布してフォトレジスト膜１０を形成する。なお、本実施形態では、フィールド酸化膜５１の膜厚は、例示するとすれば、５０００〜１１５００Å程度である。
【００１６】
次に、図１の（ｂ）に示すように、前述したフォトレジスト膜１０（図１（ａ）参照）に対し、フィールド酸化膜５１に後述する凹部１（図１（ｃ）参照）を形成するためのフォトレジストパターン１１（以下、抜きパターン１１）を形成するために、形成位置の位置合わせ及び露光（Ａ＆Ｅ）を行った上で、抜きパターン１１を現像する。この抜きパターン１１は、後述するポリシリコン抵抗配線１６が形成される領域β（図２（ｇ）参照）を完全にカバーできるように、ポリシリコン抵抗配線１６が形成される領域βよりも少し大きめに抜きパターン領域１２を形成する。
【００１７】
次に、図１の（ｃ）に示すように、抜きパターン１１が形成されたフィールド酸化膜５１に対してエッチングを行い、フィールド酸化膜５１に底面２が平坦な凹部１を形成する。このとき、凹部１の側壁３は垂直な壁面でなく、傾斜した壁面となるようにエッチングすることで、後述するポリシリコン抵抗配線に配線を施す際に凹部１の側壁３が干渉することを防ぐことができる。ここで、凹部１の深さは、例示するとすれば、少なくとも１０００Å程度もあれば、後述する凹部１に形成されるフォトレジスト膜１４（図２（ｇ）参照）の膜厚を一定にすることができる。
【００１８】
次に、図１の（ｄ）に示すように、前述したフィールド酸化膜５１上の抜きパターン１１（図１（ｃ）参照）を除去して凹部１を完成させる。
【００１９】
次に、図２の（ｅ）に示すように、酸素又は水素等を加えて熱処理を施すことによりゲート電極配線５５の表面等にＳｉＯ2の酸化膜１２を形成する。この酸化膜１２は、第１ポリシリコン膜５２と後述する第２ポリシリコン膜１３（図１（ｆ）参照）とを絶縁するためのものである。
【００２０】
次に、図２の（ｆ）に示すように、酸化膜１２上にポリシリコンの膜１３（以下、第２ポリシリコン膜１３とする）を化学気相成長法（ＣＶＤ）等により成膜する。
【００２１】
次に、図２の（ｇ）に示すように、第２ポリシリコン膜１３上にフォトレジスト膜１４を形成する。このフォトレジスト膜１４は、液状のフォトレジストを第２ポリシリコン膜１３上に滴下してシリコン基板５０を回転させることで、遠心力により液状のフォトレジストが回転中心から周方向に延ばされて、第２ポリシリコン膜１３上の全面に液状のフォトレジストが塗布されることにより形成される。このとき、液状のフォトレジストには粘性があるため、凹部１に流れ込んだ液状のフォトレジストは重力により、表面が凹部１以外の液状のフォトレジストよりも低くなり、さらに表面が水平面となる。このため、凹部１のフォトレジスト膜１４の膜厚は一定となる。
【００２２】
次に、図３の（ｈ）に示すように、前述したフォトレジスト膜１４（図２（ｇ）参照）に対し、後述するポリシリコン抵抗配線１６（図３（ｉ）参照）を形成するための抵抗配線パターン１５を凹部１の底面２の上方に形成するために、形成位置の位置合わせ及び露光（Ａ＆Ｅ）を行った上で、抵抗配線パターン１５を現像する。このとき形成される抵抗配線パターン１５の幅は、前述したフォトレジスト膜１４（図２（ｇ）参照）の領域βの膜厚が一定なため、均一な幅に形成することができる。
【００２３】
次に、図３の（ｉ）に示すように、前述した凹部１の底面２の上方に抵抗配線パターン１５が形成された第２ポリシリコン膜１３（図３（ｈ）参照）に対してエッチングを行い、ポリシリコン抵抗配線１６を形成する。このとき形成されるポリシリコン抵抗配線１６は、抵抗配線パターン１５の幅が均一に形成されているため、ポリシリコン抵抗配線１６の配線幅を均一に形成することができる。
【００２４】
次に、図３の（ｊ）に示すように、前述した抵抗配線パターン１５（図３（ｉ）参照）を除去してポリシリコン抵抗配線１６を完成させる。
【００２５】
このように、本実施形態に係る半導体装置は、ポリシリコン抵抗配線１６が形成される凹部１は底面２が他の領域よりも一段低い平坦な領域となっており、この領域では液状のフォトレジストの塗布時にゲート電極配線５５等の凸部の影響や、この凸部による放射方向での場所による液状のフォトレジストの流れ易さの差などの影響を受けにくくなるため、図５の（Ｉ）に示す従来のポリシリコン抵抗配線６０を形成する領域αのフォトレジスト膜５８に比べ、本実施形態ではポリシリコン抵抗配線１６を形成する領域β（図２（ｇ）参照）に均一な膜厚のフォトレジスト膜１４を形成することができる。このため、図５の（Ｌ）に示す従来のポリシリコン抵抗配線６０に比べ、図３の（ｊ）に示す本実施形態では、均一な配線幅のポリシリコン抵抗配線１６を形成することができる。
【００２６】
以上のように、本実施形態に係る半導体装置及び半導体装置製造方法によれば、ポリシリコン抵抗配線１６の配線幅のばらつきを抑えることで、抵抗値のばらつきを抑えることができるため、ポリシリコン抵抗配線１６により所望の抵抗値を得ることができる。
【産業上の利用可能性】
【００２７】
本発明は、例えばポリシリコン抵抗配線が形成される半導体装置に適用することが可能である。
【図面の簡単な説明】
【００２８】
【図１】本発明に係るフィールド酸化膜に凹部を形成する工程を示した断面図。
【図２】本発明に係る第２ポリシリコン膜上にフォトレジスト膜を形成する工程を示した断面図。
【図３】本発明に係るポリシリコン抵抗配線を形成する工程を示した断面図。
【図４】ゲート電極配線を形成する工程を示した断面図。
【図５】従来のポリシリコン抵抗配線を形成する工程を示した断面図。
【符号の説明】
【００２９】
１  凹部
２  凹部底面
３  凹部側壁
１０  フォトレジスト膜
１１  抜きパターン
１２  抜きパターン領域
１３  第２ポリシリコン膜
１４  フォトレジスト膜
１５  抵抗配線パターン
１６  ポリシリコン抵抗配線
５０  シリコン基板
５１  フィールド酸化膜
５２  第１ポリシリコン膜
５３  フォトレジスト膜
５４  ゲート電極配線パターン
５５  ゲート電極配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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