(57)【要約】【課題】キャリブレーション中であってもデータ受信を可能とする。【解決手段】本発明は、位相のずれた第１クロック及び第２クロックを含む多相クロックが入力されるオーバーサンプリング型ＣＤＲであって、入力信号及びクロックが入力され、クロックのタイミングに合わせて入力信号を取り込んで出力信号を出力する第１差動対及び第２差動対と、第１差動対がキャリブレーション時に第１クロックを第２差動対に出力するクロックセレクタと、を備え、第１差動対は、クロックとして第１クロックが入力されると、第１クロックのタイミングに合わせて入力信号を取り込んで前記出力信号として第１データ出力信号を出力し、第２差動対は、クロックとして第１クロックが入力されると、第１クロックのタイミングに合わせて入力信号を取り込んで出力信号として第１データ出力信号を出力するものである。【選択図】図１
2008294903.tif 000002
【特許請求の範囲】
【請求項１】
位相のずれた第１クロック及び第２クロックを含む多相クロックが入力されるオーバーサンプリング型ＣＤＲであって、
入力信号及びクロックが入力され、前記クロックのタイミングに合わせて前記入力信号を取り込んで出力信号を出力する第１差動対及び第２差動対と、
前記第１差動対がキャリブレーション時に前記第１クロックを前記第２差動対に出力するクロックセレクタと、
を備え、
前記第１差動対は、前記クロックとして前記第１クロックが入力されると、前記第１クロックのタイミングに合わせて前記入力信号を取り込んで前記出力信号として第１データ出力信号を出力し、
前記第２差動対は、前記クロックとして前記第１クロックが入力されると、前記第１クロックのタイミングに合わせて前記入力信号を取り込んで前記出力信号として前記第１データ出力信号を出力する
オーバーサンプリング型ＣＤＲ。
【請求項２】
前記オーバーサンプリング型ＣＤＲは、前記入力信号及び第ｎクロックが入力され、前記第ｎクロックのタイミングに合わせて前記入力信号を取り込んで第ｎ出力信号を出力する第ｎ差動対を更に備え（ただし、ｎは３以上の自然数）、
前記クロックセレクタは、前記第１差動対がキャリブレーション時に前記第１クロックを前記第２差動対に出力すると共に、前記第ｎ差動対がキャリブレーション時に前記第ｎクロックを前記第２差動対に出力し、
前記第２差動対は、
前記クロックとして前記第１クロックが入力されると、前記第１クロックのタイミングに合わせて前記入力信号を取り込んで前記出力信号として前記第１データ出力信号を出力し、
前記クロックとして前記第ｎクロックが入力されると、前記第ｎクロックのタイミングに合わせて前記入力信号を取り込んで前記出力信号として前記第ｎデータ出力信号を出力する
請求項１記載のオーバーサンプリング型ＣＤＲ。
【請求項３】
前記クロックセレクタは、通常動作時に前記第２クロックを選択して前記第２差動対に出力し、前記第１差動対のキャリブレーション時に前記第１クロックを前記第２差動対に出力し、
前記第２差動対は、
前記第２クロックが入力されると、前記第２クロックのタイミングに合わせて前記入力信号を取り込んで前記出力信号としてデータの受信タイミングを調整する位相補正信号を出力し、
前記第１クロックが入力されると、前記第１クロックのタイミングに合わせて前記入力信号を取り込んで前記データ出力信号として前記第１データ出力信号を出力する
請求項１記載のオーバーサンプリング型ＣＤＲ。
【請求項４】
前記第１差動対及び前記第２差動対から出力された前記出力信号を入力し、前記第１差動対又は前記第２差動対から出力された前記出力信号を選択して、前記第１データ出力信号として出力するセレクタを有する
請求項１乃至３のうちいずれか１項に記載のオーバーサンプリング型ＣＤＲ。
【請求項５】
前記第１差動対は、バッファを介して前記第１クロックを入力し、
前記クロックセレクタと前記バッファの有する遅延時間は等しい
請求項１乃至４のうちいずれか１項に記載のオーバーサンプリング型ＣＤＲ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高速データ信号を受信するために用いられるＳｅｒＤｅｓ（ＳＥＲｉａｌｉｚｅｒＤＥＳｅｒｉａｌｉｚｅｒ）に関し、特に入力されたデータの理論をサンプリングするオーバーサンプリングＣＤＲ（Ｃｌｏｃｋ  Ｄａｔａ  Ｒｅｃｏｖｅｒｌｙ）に関する。
【背景技術】
【０００２】
近年、高速インタフェースを備えたＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ）の製造において、微細化プロセスが広く適用されている。微細化プロセスでは、オフセットと呼ばれる、近接した対称素子間の特性差異が発生する可能性が高くなる。オフセットは、特に高速インタフェースを構成するオーバーサンプリング型ＣＤＲの動作に弊害を及ぼし、データ受信時のエラー要因となることもある。そのため、オーバーサンプリング型ＣＤＲにおいて、オフセットをキャンセルするようキャリブレーションを行う技術の導入が必要となっている。
【０００３】
図３は、非特許文献１に記載された従来のオーバーサンプリング型ＣＤＲの構成を示すブロック図である。オーバーサンプリング型ＣＤＲは、受信データの変化エッジに合わせてデータ受信のクロック位相を調整し、入力データ位相が変化しても常に正しいタイミングでデータを取り込むよう構成されている。オーバーサンプリング型ＣＤＲは、受信データである正相入力信号Ｉｎ又は逆相入力信号Ｉｎｂが入力される４つの差動対１〜４を備えている。各差動対１〜４には、図４に示すように、位相のずれた４相クロックが入力されている。差動対１〜４は、それぞれに入力されたクロックのタイミングに合わせて正相入力信号Ｉｎ又は逆相入力信号Ｉｎｂを入力し、正相出力信号Ｏｕｔ１〜４又は逆相出力信号Ｏｕｔｂ１〜４として出力するよう構成されている。差動対１、３によって生成される正相出力信号Ｏｕｔ１、３、逆相出力信号Ｏｕｔｂ１、３は、受信データを取得するための信号である。差動対２、４によって生成される正相出力信号Ｏｕｔ２、４、逆相出力信号Ｏｕｔｂ２、４は、データ受信のタイミングを調整するための信号である。
【０００４】
このように構成されたオーバーサンプリング型ＣＤＲでは、図４に示すように、２相目及び４相目クロックが受信データの変化エッジに対して遅れている状態Ａでは、４相クロックを早めるように動作し、２相目及び４相目クロックが受信データの変化エッジに対して進んでいる状態Ｂでは、４相クロックを遅らせるよう動作する。このように、状態Ａ、Ｂにおいて各動作を行うことにより、２相目及び４相目クロックを受信データの変化エッジのタイミングに調整する。この結果、１相目及び３相目クロックは、受信データを取り込むのに最適なタイミングに維持される。
【０００５】
オーバーサンプリング型ＣＤＲは、一般的に、差動対を有する差動回路を備えており、前述したように差動対を構成する対称素子間に特性差異に起因するオフセットをキャンセルする必要がある。非特許文献２には、通常のデータ受信の状態とは別に差動回路のオフセットをキャンセルするキャリブレーションを行う状態を設け、必要に応じて動作状態を切り替えてキャリブレーションを行うことが記載されている。特許文献１には、差動回路において、キャリブレーション中の第１差動段に代わって、第１差動段に入力される入力信号を入力する第２差動段を設け、第１差動段がキャリブレーション中であっても第２作動段によって通常動作を行うことができるよう構成することが記載されている。
【特許文献１】特開２００６−３５２３２６号公報
【非特許文献１】B. Kim, D. Helman, and P. Gray, "A 30MHz Hybrid Analog/Digital Clock. Recovery Circuit in 2um CMOS," IEEE Journal on Solid State Circuits, Vol.SC-25, no.6, pp.1385-1394, December 1990.
【非特許文献２】JEDEC STANDARD "FBDIMM:Architecture and Protocol, JESD206, pp.44-46 and 51, JANUARY 2007"、［平成１９年５月２８日検索］、インターネット＜ＵＲＬ:http://www.jedec.org/download/search/JESD206.pdf＞
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、非特許文献１、２に示される従来のオーバーサンプリング型ＣＤＲでは、キャリブレーション中に差動入力間を短絡しておく必要があり、差動回路の出力が不安定となる。そのため、キャリブレーション中の回路ではデータ受信処理を行うことができず、キャリブレーション中にデータ受信が中断されてしまうという問題点を有する。また、特許文献１に記載された差動回路では、第１差動段及び第２差動段の入力信号を切り替えることでキャリブレーションを行っている。そのため、キャリブレーション前後で入力される信号自体を切り替えなければならず、データ受信が中断されないように出力を保つためには、高速に入力信号を切り替えなければならないという問題点を有する。
【課題を解決するための手段】
【０００７】
本発明に係るオーバーサンプリングＣＤＲは、位相のずれた第１クロック及び第２クロックを含む多相クロックが入力されるオーバーサンプリング型ＣＤＲであって、入力信号及びクロックが入力され、前記クロックのタイミングに合わせて前記入力信号を取り込んで出力信号を出力する第１差動対及び第２差動対と、前記第１差動対がキャリブレーション時に前記第１クロックを前記第２差動対に出力するクロックセレクタと、を備え、前記第１差動対は、前記クロックとして前記第１クロックが入力されると、前記第１クロックのタイミングに合わせて前記入力信号を取り込んで前記出力信号として第１データ出力信号を出力し、前記第２差動対は、前記クロックとして前記第１クロックが入力されると、前記第１クロックのタイミングに合わせて前記入力信号を取り込んで前記出力信号として前記第１データ出力信号を出力するものである。
【０００８】
このように、代替差動対がキャリブレーション中の差動対に入力されるクロックを入力して、キャリブレーション中の差動対の代替として機能することにより、データ受信を中断することなく差動対のキャャリブレーションを行うことができる。また、代替差動対は、キャリブレーションを行う差動対に入力されるクロックが入力されることによって代替動作を行うため、キャリブレーションを行う差動対と代替差動対に入力される受信データを切り替える操作は不要である。
【発明を実施するための最良の形態】
【０００９】
以下、添付した図面を参照して、本発明の実施の形態について説明する。
［第１の実施形態］
図１は、本発明の第１の実施形態に係るオーバーサンプリング型ＣＤＲ１０の一構成例を示すブロック図である。以下では、４相クロックで動作するオーバーサンプリング型ＣＤＲを例として説明を行うが、本発明は、これに限定されるものではなく任意の相数のるオーバーサンプリング型ＣＤＲにおいて本発明を実施することができる。
【００１０】
図１に示すように、オーバーサンプリング型ＣＤＲ１０は、４相クロックがそれぞれ入力される４つの差動対１〜４と、これら４つの差動対１〜４がキャリブレーションしている間に各差動対１〜４の代替として動作する代替差動対５を備えて構成されている。すべての差動対１〜５には、共通に正相入力信号Ｉｎ、逆相入力信号Ｉｎｂが入力されている。正相入力信号Ｉｎ及び逆相入力信号Ｉｎｂは、インタフェースによって受信された受信データであり、相補データを構成している。差動対１〜４には、位相のずれた４相クロックｃｌｋ１〜ｃｌｋ４がそれぞれ入力されている。代替差動対５は、キャリブレーション中の差動対１〜４に入力されるクロックｃｌｋ１〜４を入力することにより、代替動作を開始するよう構成されている。
【００１１】
差動対１は、バッファＢ１を介してクロックｃｌｋ１を入力し、クロックｃｌｋ１の立ち上がりのタイミングに合わせて正相入力信号Ｉｎ、逆相入力信号Ｉｎｂをラッチし、セレクタＳｅｌ１に出力するよう構成されている。セレクタＳｅｌ１は、のキャリブレーション制御信号によって制御され、差動対１から入力した信号を正相出力信号Ｏｕｔ１又は逆相出力信号Ｏｕｔｂ１として出力するよう構成されている。同様に、差動対２〜４は、バッファＢ２〜４を介してクロックｃｌｋ２〜４を入力し、クロックｃｌｋ２〜４の立ち上がりのタイミングで正相入力信号Ｉｎ、逆相入力信号Ｉｎｂをラッチし、セレクタＳｅｌ２〜４に出力するよう構成されている。セレクタＳｅｌ２〜４は、キャリブレーション制御信号によって制御され、差動対２〜４から入力した信号を、正相出力信号Ｏｕｔ２〜４、又は逆相出力信号Ｏｕｔｂ２〜４として出力するよう構成されている。
【００１２】
セレクタＳｅｌ０は、４相のクロックｃｋ１〜ｃｌｋ４がそれぞれ入力されている。セレクタＳｅｌ０は、キャリブレーション制御信号によって制御され、制御信号によって選択されたクロックｃｌｋ１〜４を代替差動対５に出力するよう構成されている。代替差動対５は、セレクタＳｅｌ０から入力した信号をクロックとして取り込み、クロックの立ち上がりのタイミングに合わせて正相入力信号Ｉｎ、逆相入力信号Ｉｎｂをラッチし、セレクタＳｅｌ１〜４に出力するよう構成されている。セレクタＳｅｌ１〜４は、差動対１〜４又は代替差動対５から入力された信号を、正相出力信号Ｏｕｔ１〜４、又は逆相出力信号Ｏｕｔｂ１〜４として出力するよう構成されている。すなわち、セレクタＳｅｌ１〜４は、２入力１出力であり、一方に差動対１〜４から信号を入力し、他方に差動対５から信号を入力する。セレクタ１〜４は、キャリブレーション制御信号がＬレベルにおいて差動対１〜４から出力された信号を取り込んで正相出力信号Ｏｕｔ１〜４、又は逆相出力信号Ｏｕｔｂ１〜４として出力し、Ｈレベルにおいて代替差動対５から出力された信号を取り込んで正相出力信号Ｏｕｔ１〜４、逆相出力信号Ｏｕｔｂ１〜４として出力する。
【００１３】
次に、このように構成されたオーバーサンプリング型ＣＤＲ１０の動作について説明する。通常動作時には、セレクタＳｅｌ１〜４を制御するキャリブレーション制御信号をＬレベルとする。差動対１〜４は、４相クロックを受信しながら正相入力信号Ｉｎ、逆相入力信号Ｉｎｂを取り込み、セレクタＳｅｌ１〜４に出力している。セレクタＳｅｌ１〜４は、キャリブレーション制御信号がＬレベルに設定されているため、差動対１〜４から入力した信号を正相出力信号Ｏｕｔ１〜４又は逆相出力信号Ｏｕｔｂ１〜４として出力する。ここで、差動対１がキャリブレーションを行う際には、セレクタ０の入力をクロックｃｌｋ１に設定する。これにより、代替差動対５には、クロックとしてクロックｃｌｋ１が入力されることとなる。また、差動対１のキャリブレーションを行う際には、セレクタＳｅｌ１のキャリブレーション信号をＨレベルとする。なお、その他の差動対２〜４に入力されるキャリブレーション制御信号はＬレベルに設定する。セレクタＳｅｌ１は、代替差動対５から入力した信号を正相出力信号Ｏｕｔ１、逆相出力信号Ｏｕｔｂ１として出力する。すなわち、差動対１がキャリブレーション中では、代替差動対５が差動対１の代替として機能する。同様に、差動対２〜４がキャリブレーション中には、代替差動対５はクロックｃｌｋ２〜４が入力され、代替差動対５がキャリブレーション中の差動対２〜４の代替として機能する。
【００１４】
このように、第１の実施形態に係るオーバーサンプリング型ＣＤＲ１０では、ＣＲＤ動作を行う差動対１〜４に加え、差動対がキャリブレーションを行う間に当該差動対の代替として機能する代替差動対５を備えることにより、差動対１〜４がキャリブレーションを行う間、代替差動対５がキャリブレーション中の差動対１〜４に入力されるクロックに合わせてデータの受信動作を行うことができる。そのため、差動対１〜４がキャリブレーションにおいてもデータの受信動作を中断する必要がない。また、差動対１〜４、及び代替差動対５には、共通に正相入力信号Ｉｎ又は逆相入力信号Ｉｎｂが入力され、代替差動対５は、入力するクロックに応じて各差動対１〜４の代替として機能するよう構成されているため、キャリブレーションの前後で差動対１〜４と代替差動対５間で、入力される正相入力信号Ｉｎ又は逆相入力信号Ｉｎｂを切り替える必要がない。本発明に係る第１の実施形態では、代替差動対５に入力するクロックを切り替えることで、各差動対１〜４のキャリブレーションの前後において代替差動対５の代替動作を瞬時に開始又は停止することができるため、データ受信を中断することなく高速にデータ受信を行うことができる。
【００１５】
［第２の実施形態］
図２は、本発明の第２の実施形態に係るオーバーサンプリング型ＣＤＲ２０の一構成例を示すブロック図である。第２の実施形態の特徴は、差動対２及び差動対４を代替差動対として機能させる点にある。オーバーサンプリング型ＣＤＲ２０は、差動対１〜４、及びセレクタＳｅｌ１、Ｓｅｌ３、Ｓｅｌ５、Ｓｅｌ６を備えて構成されている。なお、第１の実施形態と略同一構成については、同一符号を付すことによりその説明を省略する。差動対１及び差動対３は、受信データの信号レベルを取得するための正相出力信号Ｏｕｔ１、３又は逆相出力信号Ｏｕｔｂ１、３を生成するよう構成されている。一方、差動対２及び差動対４は、受信データのエッジのタイミングを取得するための正相出力信号Ｏｕｔ２、４又は逆相出力信号Ｏｕｔｂ２、４を生成するよう構成されている。
【００１６】
差動対１及び差動対２はペアを構成し、差動対１がキャリブレーション中にあっては差動対２が差動対１の代替として機能するよう構成されている。差動対１は、バッファＢ１を介して入力されるクロックｃｌｋ１の立ち上がりのタイミングに合わせて正相差動信号Ｉｎ又は逆相差動信号Ｉｎｂをラッチし、セレクタＳｅｌ１に出力するよう構成されている。差動対２は、セレクタＳｅｌ５から入力される信号をクロックとして取り込む。セレクタＳｅｌ５は、２入力１出力であり、一方にクロックｃｌｋ１が入力され、他方にクロックｃｌｋ２が入力され、キャリブレーション制御信号に応じてクロックｃｌｋ１又はクロックｃｌｋ２を差動対２に出力するよう構成されている。
【００１７】
差動対２は、セレクタＳｅｌ５から入力されるクロックの立ち上がりのタイミングで正相入力信号Ｉｎ又は逆相入力信号Ｉｎｂをラッチし、正相出力信号Ｏｕｔ２又は逆相出力信号Ｏｕｔｂ２として出力すると共に、出力をセレクタＳｅｌ１に出力するよう構成されている。セレクタＳｅｌ１は、２入力１出力であり、一方に差動対１から出力された信号が入力され、他方に差動対２から出力された信号が入力されている。バッファＢ１とセレクタＳｅｌ５は、互いに等しい遅延時間を有し、バッファＢ１を介して差動対１に入力されるクロックｃｋｌ１とセレクタＳｅｌ５を介して差動対２に入力されるクロックｃｌｋ１のタイミングが一致するよう構成されている。
【００１８】
同様に、差動対３及び差動対４はペアを構成し、差動対３がキャリブレーション中にあっては差動対４が差動対３の代替として機能するよう構成されている。なお、差動対３及び差動対４は、入出力する信号以外の構成は差動対１及び差動対２と同様であるためその説明を省略する。
【００１９】
次に、このように構成された第２の実施形態に係るオーバーサンプリング型ＣＤＲ２０の動作について説明する。通常動作時においては、キャリブレーション信号をＬレベルに設定する。差動対１〜４は、それぞれクロックｃｌｋ１〜４を入力し、クロックｃｌｋ１の立ち上がりのタイミングで正相入力信号Ｉｎ又は逆相入力信号Ｉｎｂを取り込んで出力する。キャリブレーション信号がＬレベルにおいて、差動対１の出力は正相出力信号Ｏｕｔ１又は逆相出力信号Ｏｕｔｂ１であり、差動対２の出力は正相出力信号Ｏｕｔ２又は逆相出力信号Ｏｕｔｂ２であり、差動対３の出力は正相出力信号Ｏｕｔ３又は逆相出力信号Ｏｕｔｂ３であり、差動対４の出力は正相出力信号Ｏｕｔ４又は逆相出力信号Ｏｕｔｂ４である。
【００２０】
ここで、キャリブレーション制御信号がＨとなると、差動対１のキャリブレーションが開始される。このときセレクタＳｅｌ５の入力としてクロックｃｌｋ１を選択することにより、セレクタＳｅｌ５はクロックｃｌｋ１を差動対２に出力する。差動対２は、クロックとしてセレクタＳｅｌ５からクロックｃｌｋ１を入力することにより、差動対１の代替として機能し、クロックｃｌｋ１に応じた信号をセレクタＳｅｌ１に出力する。セレクタＳｅｌ１は、差動対２から入力された信号を選択し、クロックｃｌｋ１に同期した正相出力信号Ｏｕｔ１又は逆相出力信号Ｏｕｔｂ１として出力する。すなわち、差動対１のキャリブレーション中にあっては、差動対２によって生成された信号が正相出力信号Ｏｕｔ１又は逆相出力信号Ｏｕｔｂ１となる。
【００２１】
これと同様に、差動対３がキャリブレーション中にあっては、差動対４がクロックｃｌｋ３を入力する。差動対４は、クロックｃｌｋ３に応じて正相入力信号Ｉｎ又は逆相入力信号Ｉｎｂを取り込み、セレクタＳｅｌ３に出力する。セレクタＳｅｌ３は、差動対４から入力される信号を選択して、正相出力信号Ｏｕｔ３又は逆相出力信号Ｏｕｔｂ３として出力する。すなわち、差動対３のキャリブレーション中にあっては、差動対４によって生成された信号が正相出力信号Ｏｕｔ３又は逆相出力信号Ｏｕｔｂ３となる。
【００２２】
なお、差動対２又は差動対４のキャリブレーション中にあっては、代替するための回路の切り替えを行わない。これは、差動対２又は差動対４によって生成される信号（正相出力信号Ｏｕｔ２、４、逆相出力信号Ｏｕｔｂ２、４）は、受信データのエッジのタイミングを取得するためのものであり、差動対１及び差動対３によって生成される信号（正相出力信号Ｏｕｔ１、３、逆相出力信号Ｏｕｔｂ１、３）を受信していれば、差動対２、４が通常の動作を行わない場合にあってもデータ受信を行うことができるためである。
【００２３】
このように、データ受信を行う信号を生成する差動対１、３の代替としてエッジのタイミングを取得する差動対２、４を用い、差動対１、３のキャリブレーション中にあっては差動対２、４を代替差動対として機能させることにより、従来の差動対数で代替動作を行うことができる。これにより、データ受信が中断されることなく、差動対１、３のキャリブレーションを行うことができる。また、第２の実施形態においても、差動対１〜４には共通に正相入力信号Ｉｎ、逆相入力信号Ｉｎｂが入力されているため、差動対１、３と代替差動対として機能する差動対２、４との間で正相入力信号Ｉｎ、逆相入力信号Ｉｎｂを切り替える必要がない。なお、差動対２、４によって生成される信号は、受信データのエッジのタイミングを取得するために用いられているため、差動対２、４のキャリブレーション中にあっても、データの受信は中断されない。
【００２４】
本発明は、上記した実施形態に限定されるものではない。本発明は、任意の数の代替差動対を設け、この代替差動対によって少なくともデータ受信を行う信号を生成する差動対の代替とすることで、データ受信を中断することなくキャリブレーションを行うことができるという効果を奏することができる。
【図面の簡単な説明】
【００２５】
【図１】本発明の第１の実施形態に係るオーバーサンプリング型ＣＤＲ１０の一構成例を示すブロック図である。
【図２】本発明の第２の実施形態に係るオーバーサンプリング型ＣＤＲ２０の一構成例を示すブロック図である。
【図３】従来のオーバーサンプリング型ＣＤＲ３０を示すブロック図である。
【図４】オーバーサンプリング型ＣＤＲのデータ受信動作を示すタイミングチャートである。
【符号の説明】
【００２６】
１０、２０、３０...オーバーサンプリング型ＣＤＲ
Ｉｎ...正相入力信号              Ｉｎｂ...逆相入力信号
Ｏｕｔ...正相出力信号            Ｏｕｔｂ...逆相出力信号
Ｓｅｌ...セレクタ
【図１】
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【図２】
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【図３】
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【図４】
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