(57)【要約】【課題】  ｐ型活性層にダメージを与えることなく、素子容量の増大も抑制することができる光半導体素子を提供する。【解決手段】  基板上に、ｐ型半導体からなるｐ型クラッド層(3)が形成されている。ｐ型クラッド層の上に、ｐ型半導体領域を含む活性層(5)が形成されている。活性層の上に、ノンドープの半導体からなる緩衝層(10)が配置されている。緩衝層の表面の一部の領域上に、ｎ型半導体からなるリッジ状のｎ型クラッド層(11)が配置されている。ｎ型クラッド層の両側の領域の緩衝層は、ｎ型クラッド層直下の領域の緩衝層よりも薄い。【選択図】  図１−３
2008085064.tif 000002
【特許請求の範囲】
【請求項１】
基板上に形成されたｐ型半導体からなるｐ型クラッド層と、
前記ｐ型クラッド層の上に配置され、ｐ型半導体領域を含む活性層と、
前記活性層の上に配置され、ノンドープの半導体からなる緩衝層と、
前記緩衝層の表面の一部の領域上に配置されたｎ型半導体からなるリッジ状のｎ型クラッド層と
を有し、前記ｎ型クラッド層の両側の領域の前記緩衝層は、該ｎ型クラッド層直下の領域の該緩衝層よりも薄い光半導体素子。
【請求項２】
前記緩衝層が、前記活性層の上面の全域を覆っている請求項１に記載の光半導体素子。
【請求項３】
前記ｎ型クラッド層と前記緩衝層との界面の位置における前記リッジ状ｎ型クラッド層の幅が、該ｎ型クラッド層の厚さ方向に関する中央の位置における幅の１．５倍以下である請求項１または２に記載の光半導体素子。
【請求項４】
前記活性層は、ｐ型半導体層を含む障壁層と、量子ドットが面内に分布する量子ドット層とが交互に積層された積層構造を有する請求項１乃至３のいずれか１項に記載の光半導体素子。
【請求項５】
前記緩衝層の厚さは、５０ｎｍ以上である請求項１乃至４のいずれか１項に記載の光半導体素子。
【請求項６】
前記緩衝層は、該緩衝層に接する部分における前記活性層の半導体材料と同じ組成比の半導体材料で形成されている請求項１乃至５のいずれか１項に記載の光半導体素子。
【請求項７】
前記緩衝層の組成比は、前記活性層から前記ｎ型クラッド層に近づくに従ってバンドギャップが大きくなるように、厚さ方向に関して変化している請求項１乃至４のいずれか１項に記載の光半導体素子。
【請求項８】
前記緩衝層の組成比は、前記活性層から前記ｎ型クラッド層に近づくに従ってバンドギャップが大きくなるように、厚さ方向に関して変化しており、前記活性層に接する部分における該緩衝層の組成比が、該緩衝層に接する部分における前記活性層の組成比と同一である請求項１乃至４のいずれか１項に記載の光半導体素子。
【請求項９】
前記ｎ型クラッド層に接する部分における前記緩衝層のバンドギャップは、前記ｎ型クラッド層のバンドギャップと等しい請求項７または８に記載の光半導体素子。
【請求項１０】
（ａ）基板の上に、ｐ型半導体からなるｐ型クラッド層を形成する工程と、
（ｂ）前記ｐ型クラッド層の上に、ｐ型半導体領域を含む活性層を形成する工程と、
（ｃ）前記活性層の上に、ノンドープの半導体からなる緩衝層を形成する工程と、
（ｄ）前記緩衝層の上に、ｎ型半導体からなるｎ型クラッド層を形成する工程と、
（ｅ）前記ｎ型クラッド層の表面の一部をマスクパターンで覆って、該ｎ型クラッド層の底面まで達し、かつ前記緩衝層の底面までは達しない深さまで、該ｎ型クラッド層及び該緩衝層をエッチングすることにより、該ｎ型クラッド層をリッジ状に整形する工程と、
（ｆ）前記マスクパターンを除去する工程と
を有する光半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ｐ型クラッド層の上にｐ型領域を含む活性層を形成したリッジ型導波路を有する光半導体素子に関し、光ファイバ通信用の半導体レーザ素子、光増幅器、光ゲートスイッチ等に適用される。
【背景技術】
【０００２】
現在、光通信用の光源に用いられる半導体レーザ素子の活性層に、主に量子井戸構造が採用されている。近年、活性層に量子ドット構造を採用することによる半導体レーザ素子の高性能化の検討が進められている。活性層に量子ドット構造を採用すると、レーザ特性の温度依存性を大幅に低減させることができる。
【０００３】
下記の非特許文献１に開示された半導体レーザ素子について説明する。ｎ型ＡｌＧａＡｓクラッド層の上に、障壁層と量子ドット層とが交互に積層された活性層、及びｐ型ＡｌＧａＡｓクラッド層が形成されている。活性層を構成する障壁層は、一部がｐ型にドープされたＧａＡｓで形成されている。以下、この活性層を、「ｐ型活性層」と呼ぶ。この半導体レーザ素子は、室温近傍において、電流−光出力特性がほとんど温度に依存しない。また、駆動条件を固定した状態で、温度２０℃〜８０℃の範囲内で１０Ｇｂｐｓ程度の高速動作、及びマルチモードファイバ（ＭＭＦ）伝送が実現されている。
【０００４】
図４Ａに、ｎ型基板を用いてｐ型活性層を採用したリッジ型の半導体レーザ素子の概略図を示す。ｎ型基板１００の全領域上に、ｐ型活性層１０１が形成され、その一部の領域上に、リッジ状のｐ型クラッド層１０２が形成されている。ｎ型基板１００とｐ型活性層１０１との界面が素子全域に広がっているため、素子容量が大きくなってしまう。このため、１０Ｇｂｐｓのような高速動作が困難になる。
【０００５】
図４Ｂに、下記の非特許文献１に開示された半導体レーザ素子の概略図を示す。この例では、ｐ型活性層１０１も、ｐ型クラッド層１０２と同様にパターニングされリッジの一部を構成する。このような構造を、「ハイメサ構造」と呼ぶこととする。ハイメサ構造を採用すると、ｐｎ接合界面が素子全体に広がらず、リッジ部分に制限されるため、素子容量の増大を防止することができる。ところが、ハイメサ構造では、活性層１０１自体がエッチングされるため、エッチング時のダメージが活性層１０１に残る。このため、実用化に耐え得る十分な信頼性を確保することが困難になる。
【非特許文献１】T. Yamabana et al.,"Temperature independent transmission for 10 Gbps 300m-MMF using lowdriving-current quantum dot laser", OFC/NFOEC2006 OFL3
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ハイメサ構造を採用することなく、かつ素子容量の増大を防止するために、ｐ型基板上に、ｐ型活性層を配置したリッジ型半導体レーザ素子が検討されている（例えば、特願２００５−１０４４４８号）。
【０００７】
図５Ａに、ｐ型基板を用いたリッジ型の半導体レーザ素子の概略図を示す。ｐ型基板１０５の全領域上に、ｐ型活性層１０１が配置され、その一部の領域上に、リッジ状のｎ型クラッド層１０６が配置されている。この構造では、ｐｎ接合界面がリッジ部分に制限されるため、素子容量の増大を防止することができる。
【０００８】
図５Ａに示した構造を半導体レーザ素子の製造工程において、ｎ型クラッド層１０６をリッジ状に整形する際に、全面に形成されたｎ型クラッド層の一部をエッチングして、ｐ型活性層１０１の表面でエッチングを停止させなければならない。ところが、リッジの両側に形成された凹部の底面は、図５Ｂ及び図５Ｃに示したように、平面にはならず、リッジ脇で裾を引いた形状になる。裾引きの形状は、ウェットエッチング及びドライエッチングのいずれを用いた場合にも発生する。
【０００９】
図５Ｂに示したように、エッチングの深さが最も深い部分においてもｐ型活性層１０１が全くエッチングされていない形状とした場合、例えばエッチングの深さが最も深い部分にｐ型活性層１０１の上面が露出した時点でエッチングを停止させた場合、リッジ脇にｎ型クラッド層１０６の一部が残ってしまう。ｎ型クラッド層１０１の一部が残ると、ｐｎ接合界面の面積が広くなり、素子容量低減効果が期待できない。
【００１０】
図５Ｃに示したように、リッジ脇にｎ型クラッド層１０６が全く残らないような形状とした場合、リッジから離れた領域のｐ型活性層１０１の表層部分がエッチングされてしまう。このため、ｐ型活性層１０１にダメージが残ってしまう。
【００１１】
このように、エッチング量の制御のみでリッジ形状を作製しようとすると、ｐ型活性層１０１にダメージを残すことなく、かつ素子容量を低減させることは困難である。ｐ型活性層１０１とｎ型クラッド層１０６との間にエッチングストップ層を配置すると、図５Ａに示した理想的な形状を得ることが可能である。例えば、特開２００３−２７３４６４号公報に、ＡｌＧａＩｎＡｓ多重量子井戸活性層とｎ型ＩｎＰクラッド層との間にｎ型ＡｌＩｎＡｓエッチングストップ層を配置することにより、リッジ脇の表面を平坦にする技術が開示されている。ところが、活性層及びクラッド層の材料によっては、エッチングストップ層として適当な材料を選択することができない場合がある。例えば、波長１．３μｍ帯の量子ドットレーザ素子で主に用いられているＧａＡｓ／ＡｌＧａＡｓ系の層構造の場合には、適当なエッチングストップ層の導入が困難である。さらに、エッチングストップ層には、その上下の層とは異なる材料が用いられるため、ヘテロ接合部が形成され、素子抵抗が増加してしまう。
【００１２】
図５Ｄに、ｐ型基板上にノンドープの活性層１０７を形成し、その上にｎ型クラッド層１０６を配置した半導体レーザ素子を示す。ｎ型クラッド層１０６の上層部分はリッジ状に整形されており、下層部分は基板全面を覆っている。活性層１０７がノンドープである場合には、ｐｎ接合界面が形成されないため、ｎ型クラッド層１０６の下層部分が全面を覆っていても、素子容量増大の度合いは小さい。ただし、ｎ型クラッド層１０６の下層部分が全面を覆っているため、リッジ部分から横方向への電流の広がりが懸念される。特開平５−２９１７０３号公報、特開平１１−１４５５４７号公報において、電流の横方向への広がりを抑制する観点から、ｎ型クラッド層１０６の組成、厚さ、ドーピング濃度等の限定が検討されている。ところが、ノンドープの活性層１０７をｐ型活性層に置き換えた場合には、ｐｎ接合界面が素子全面に広がるため、素子容量が増大してしまう。従って、図５Ｄに示した構造は、ｐ型活性層を採用する半導体レーザ素子には適さない。
【００１３】
本発明の目的は、ｐ型活性層にダメージを与えることなく、素子容量の増大も抑制することができる光半導体素子及びその製造方法を提供することである。
【課題を解決するための手段】
【００１４】
本発明の一観点によると、
基板上に形成されたｐ型半導体からなるｐ型クラッド層と、
前記ｐ型クラッド層の上に配置され、ｐ型半導体領域を含む活性層と、
前記活性層の上に配置され、ノンドープの半導体からなる緩衝層と、
前記緩衝層の表面の一部の領域上に配置されたｎ型半導体からなるリッジ状のｎ型クラッド層と
を有し、前記ｎ型クラッド層の両側の領域の前記緩衝層は、該ｎ型クラッド層直下の領域の該緩衝層よりも薄い光半導体素子が提供される。
【００１５】
本発明の他の観点によると、
（ａ）基板の上に、ｐ型半導体からなるｐ型クラッド層を形成する工程と、
（ｂ）前記ｐ型クラッド層の上に、ｐ型半導体領域を含む活性層を形成する工程と、
（ｃ）前記活性層の上に、ノンドープの半導体からなる緩衝層を形成する工程と、
（ｄ）前記緩衝層の上に、ｎ型半導体からなるｎ型クラッド層を形成する工程と、
（ｅ）前記ｎ型クラッド層の表面の一部をマスクパターンで覆って、該ｎ型クラッド層の底面まで達し、かつ前記緩衝層の底面までは達しない深さまで、該ｎ型クラッド層及び該緩衝層をエッチングすることにより、該ｎ型クラッド層をリッジ状に整形する工程と、
（ｆ）前記マスクパターンを除去する工程と
を有する光半導体素子の製造方法が提供される。
【発明の効果】
【００１６】
活性層とｎ型クラッド層との間に、ノンドープの緩衝層が配置されており、リッジ脇に残る裾野の部分はノンドープの緩衝層で構成される。このため、ｐｎ接合界面が素子全域に広がることなく、リッジ部分に制限されることになり素子容量の増大を抑制することができる。さらに、リッジを形成する際のエッチング時に、活性層の上に緩衝層が残る。このため、活性層が、エッチングによるダメージを受けない。
【発明を実施するための最良の形態】
【００１７】
図１Ａ〜図１Ｆを参照して、第１の実施例による光半導体素子の製造方法について説明する。
【００１８】
ｐ型ＧａＡｓ基板１の上に、ｐ型ＧａＡｓからなる厚さ０．５μｍのｐ型バッファ層２、ｐ型Ａｌ０．４Ｇａ０．６Ａｓからなる厚さ１．５μｍのｐ型クラッド層３、活性層５、ノンドープＧａＡｓからなる厚さ５０ｎｍの緩衝層１０、ｎ型Ａｌ０．４Ｇａ０．６Ａｓからなる厚さ１μｍのｎ型クラッド層１１、及びｎ型ＧａＡｓからなる厚さ０．３μｍのｎ型コンタクト層１２を、例えば分子線エピタキシ（ＭＢＥ）により順番に成膜する。
【００１９】
図１Ｂに、活性層５の詳細な断面図を示す。活性層５は、障壁層６と量子ドット層７とを１０組積層し、最も上の量子ドット層７の上に、さらに障壁層６を形成した積層構造を有する。
【００２０】
量子ドット層７は、基板面内に分布する多数のＩｎＡｓ量子ドット７ａ、下地表面を薄く覆うウェッティング層（濡れ層）７ｂ、及び量子ドット７ａとウェッティング層７ｂとを被覆するＩｎＧａＡｓ歪緩和層７ｃにより構成される。量子ドット層７は、例えばＳＫ（Stranski-Krastanow）モードと呼ばれる成長モードを利用して、量子ドット７ａの密度が４×１０１０ｃｍ−２程度で、フォトルミネッセンス発光波長が１．３１μｍ程度になるように形成する。量子ドット層７の各々の厚さは、数ｎｍ、例えば５ｎｍ程度になる。
【００２１】
なお、量子ドット層７は、ＳＫモードの他に、液滴エピタキシ法、Volumer-Weber型成長モード等を利用して形成してもよい。また、パターニングとエッチングによる微細加工技術を用いて形成することも可能である。
【００２２】
障壁層６は、ノンドープＧａＡｓ層６ａ、ｐ型ＧａＡｓ層６ｂ、及びノンドープＧａＡｓ層６ｃがこの順番に積層された３層構造を有する。ｐ型ＧａＡｓ層６ｂの不純物濃度は、例えば５×１０１７ｃｍ−３である。障壁層６の各々の厚さは３５ｎｍであり、ｐ型ＧａＡｓ層６ｂは厚さ方向に関してほぼ中央に配置され、その厚さは１０ｎｍである。なお、障壁層６の各々をｐ型ＧａＡｓの単層としてもよいし、ｐ型ＧａＡｓ層とノンドープＧａＡｓ層との２層構造としてもよい。
【００２３】
図１Ｃに示すように、ｎ型コンタクト層１２の上に、直線状のレジストパターン１５を、通常のフォトリソグラフィ技術を用いて形成する。ウェットエッチングを採用する場合には、サイドエッチングを考慮して、出来上がりのリッジ幅が例えば２μｍのとき、レジストパターン１５の幅を４μｍとする。ドライエッチングを採用する場合には、サイドエッチングがほとんど生じないので、レジストパターン１５の幅を、出来上がりのリッジ幅と同じ例えば２μｍとする。
【００２４】
図１Ｄに示すように、レジストパターン１５をマスクとして、ｎ型コンタクト層１２、ｎ型クラッド層１１をエッチングし、さらに、緩衝層１０の表層部をエッチングする。活性層５はエッチングしない。エッチャントとして、例えば、燐酸と過酸化水素水と水との混合液を用いる。なお、そのほかに、硫酸と過酸化水素水と水との混合液、臭素と臭化水素と水との混合液、アンモニア水と過酸化水素水との混合液等を用いることができる。なお、塩素系ガスを用いたドライエッチングにより、ｎ型コンタクト層１２、ｎ型クラッド層１１、及び緩衝層１０の表層部をエッチングすることも可能である。なお、図１Ｄはドライエッチングを採用した場合の断面図を示している。
【００２５】
このエッチングにより、ｎ型クラッド層１１とｎ型コンタクト層１２とを含むリッジ１８が形成される。リッジ１８の脇に、裾野が広がっている。すなわち、緩衝層１０の厚さは、平面視においてｎ型クラッド層１１に隣接している一部の領域内で、ｎ型クラッド層１１から遠ざかるに従って薄くなっている。この裾野の頂部は、ｎ型クラッド層１１と緩衝層１０との界面よりも低い。エッチング後、レジストパターン１５を除去する。
【００２６】
図１Ｅに示すように、緩衝層１０の表面、及びリッジ１８の表面を、酸化シリコンからなる保護膜２０で覆う。保護膜２０は、例えば化学気相成長（ＣＶＤ）により形成される。保護膜２０に、リッジ１８の上面の一部を露出させる開口を形成する。開口内に露出したｎ型コンタクト層１２の上に、ＡｕＧｅ層とＡｕ層との２層構造を有するｎ側電極２１を形成する。ｎ側電極２１は、例えば、保護膜２０に開口を形成するときにエッチングマスクとして用いたレジストパターンを利用したリフトオフ法により形成される。
【００２７】
図１Ｆに示すように、ｐ型基板１を、その裏面から研磨し、厚さ約１００μｍ程度まで薄くする。ｐ型基板１の裏面に、ＡｕＺｎ層とＡｕ層との２層構造を有するｐ側電極２５を形成する。その後、ｐ型基板１を、素子長が例えば２００μｍになるようにへき開してチップに分離する。さらに、両側の端面に、反射率が約８０％になるように高反射コーティングを行う。
【００２８】
第１の実施例による光半導体素子においては、図１Ｆに示したように、緩衝層１０が、ｎ型クラッド層１１の両側の領域において、ｎ型クラッド層１１直下の領域よりも薄くされており、かつ活性層５の上面全域を覆っている。リッジ１８を形成する際に活性層５がエッチングされないため、活性層５はエッチングによるダメージを受けない。また、ｎ型クラッド層１１は、リッジ１８の幅方向に関してリッジ１８内に納まっており、リッジ１８の両側に広がっていない。このため、ｎ型クラッド層１１とｐ型活性層５とが重なる領域の面積が、高々リッジ１８の平断面の面積程度になる。このため、素子容量の増大を抑制することができる。
【００２９】
緩衝層１０が薄すぎると、裾野の頂部がｎ型クラッド層１１と緩衝層１０との界面よりも低くなり、かつ活性層５がエッチングされないようにするためのエッチングの制御が困難になる。このため、緩衝層１０の厚さを、５０ｎｍ以上にすることが好ましい。または、活性層５の上面からリッジ１８の頂部までの高さの３％以上とすることが好ましい。また、ノンドープの緩衝層１０を厚くしすぎることは、動作速度及び素子抵抗の観点から好ましくない。このため、緩衝層１０の厚さは、１００ｎｍ以下にすることが好ましい。
【００３０】
なお、第１の実施例では、図１Ｂに示すように、活性層５の最上層が、障壁層６の一部を構成するノンドープＧａＡｓ層６ｃであり、その上にノンドープＧａＡｓからなる緩衝層１０が配置される。このため、両者を明確に区別することはできない。障壁層６は、活性層５内に繰り返し現れるため、１層分の障壁層６の積層構造及び厚さを特定することが可能である。最上層の障壁層６は、他の障壁層６と同一の積層構造及び厚さを有するため、最上層６の積層構造及び厚さが特定される。第１の実施例においては、各障壁層６の厚さが３５ｎｍであるため、最も上の量子ドット層７の上面からの高さが３５ｎｍの位置までが障壁層６と定義される。この位置よりも上に配置されているノンドープＧａＡｓ層が緩衝層１０と定義される。
【００３１】
第１の実施例では、ｎ型クラッド層１１と緩衝層１０との界面よりも下に裾野が形成される場合を示したが、リッジ１８の側面から裾野まで滑らかに連続する場合には、リッジ１８と、裾野とを明確に区分できない場合もある。このような場合であっても、ｎ型クラッド層１１と緩衝層１０との界面の位置におけるリッジ１８の幅が、ｎ型クラッド層１１の厚さ方向の中央における幅の１．５倍以下であるならば、素子容量増大抑制の十分な効果が期待できる。
【００３２】
緩衝層１０と活性層５との界面の電気抵抗が高いと、ｎ型クラッド層１１から緩衝層１０に注入された電子が横方向に広がりやすくなる。電子の横方向への広がりを抑制するために、緩衝層１０と活性層５との界面の電気抵抗を低くすることが好ましい。このために、緩衝層１０を、活性層５の最上層である障壁層６と同じ組成比の半導体で形成することが好ましい。
【００３３】
次に、図２を参照して、第２の実施例による光半導体素子について説明する。第１の実施例では、緩衝層１０がノンドープのＧａＡｓで形成されていたが、第２の実施例では、緩衝層１０が、厚さ方向に関して組成比が変動する３元以上の化合物半導体で形成されている。その他の構成は、第１の実施例による光半導体素子の構成と同一である。
【００３４】
図２に、緩衝層１０の厚さ方向に関するＡｌ組成比の分布を示す。グラフの横軸はＡｌ組成比を表し、縦軸は、厚さ方向の位置を表す。ＧａＡｓからなる障壁層６とＡｌ０．４Ｇａ０．６Ａｓからなるｎ型クラッド層１１との間に緩衝層１０が挟まれている。障壁層６と接する部分における緩衝層１０のＡｌ組成比は０であり、ｎ型クラッド層１１に接する部分におけるＡｌ組成比は０．４である。緩衝層１０内においては、Ａｌ組成比が連続的に、かつ単調に変動している。すなわち、障壁層６と接する部分における緩衝層１０のバンドギャップと、障壁層６のバンドギャップとは等しい。さらに、ｎ型クラッド層１１と接する部分における緩衝層１０のバンドギャップと、ｎ型クラッド層１１のバンドギャップとは等しい。このため、ヘテロ界面に起因する電気抵抗の増大を防止することができる。
【００３５】
緩衝層１０の組成比を厚さ方向に関して変化させるには、ＭＢＥによる成膜中に原料セルの温度を変化させればよい。
【００３６】
第２の実施例では、緩衝層１０内において、Ａｌ組成比が連続的に変化する構成としたが、組成比が少しずつ異なる薄膜を積層してもよい。この場合、Ａｌ組成比が階段状に変化する。
【００３７】
図１Ｆからわかるように、緩衝層１０とｎ型クラッド層１１との界面の電気抵抗が高くても、電子は横方向に広がらない。このため、電子の横方向への広がりを抑制するためには、特に緩衝層１０の、活性層５に接する部分の組成比（バンドギャップ）を、活性層５の一部を構成する障壁層６の組成比（バンドギャップ）と同一にすることが好ましい。
【００３８】
第２の実施例では、障壁層６と緩衝層１０との界面、及び緩衝層１０とｎ型クラッド層１１との界面において、バンドギャップが不連続に変化しない構成としたが、これらの界面でバンドギャップが不連続に変化する場合であっても、その変化の大きさが小さい場合には、第２の実施例と同様の効果が期待できる。障壁層６のバンドギャップは、ｎ型クラッド層１１のバンドギャップよりも小さい。緩衝層１０のバンドギャップを、障壁層５のバンドギャップより広くし、かつｎ型クラッド層１１のバンドギャップより狭くすることにより、界面におけるヘテロ障壁を低くすることができる。さらに、緩衝層１０内において、障壁層６からｎ型クラッド層１１に近づくに従ってバンドギャップが大きくなるように、厚さ方向に関して組成比を変化させることにより、界面におけるヘテロ障壁をより低くすることができる。
【００３９】
図３に第３の実施例による光半導体素子の断面図を示す。第１及び第２の実施例ではｐ型基板を用いたが、第３の実施例では高抵抗の基板を用いる。このため、基板１の裏面にｐ側電極を形成することができない。
【００４０】
第３の実施例では、活性層５及びｐ型クラッド層３の一部をエッチングしてｐ型バッファ層２の表面の一部を露出させ、この露出した表面上にｐ側電極２５を形成している。なお、この場合、基板１の裏面に電極を形成する場合と異なり、ｐ型バッファ層２の不純物濃度をできるだけ高くすることが、抵抗低減の観点から好ましい。その他の構成は、第１または第２の実施例による光半導体素子の構成と同一である。第３の実施例においても、第１及び第２の実施例の場合と同様の効果が得られる。
【００４１】
上記第１〜第３の実施例で採用した活性層の構造、例えば量子ドットの密度、発光波長、量子ドット層の数、歪緩和層の構造、障壁層の積層構造等は、所望の素子特性に応じて適宜変更することができる。さらに、ｐ型クラッド層３と活性層５との間に、導波モード制御のための層を挿入してもよい。
【００４２】
また、活性層５を、より複雑な積層構造としてもよい。例えば、障壁層６をバンドギャップの異なる２種類の層で構成してもよい。一例として、ｐ型ＩｎＧａＡｓ層とノンドープＧａＡｓ層とで障壁層６を構成してもよい。
【００４３】
上記実施例では、活性層５の一部を構成する障壁層６をＧａＡｓで形成したが、障壁層６を、ｐ型クラッド層３及びｎ型クラッド層１１のバンドギャップよりも小さなバンドギャップを有する組成比のＡｌＧａＡｓで形成してもよい。この場合には、緩衝層１０を、障壁層６と同一組成比のＡｌＧａＡｓで形成すればよい。なお、第２の実施例のように、厚さ方向に関して組成比を変化させてもよい。
【００４４】
上記実施例では、ＧａＡｓ基板上にＩｎＡｓ量子ドット層を形成したが、基板材料と量子ドット材料とを、他の化合物半導体の組合せとしてもよい。例えば、ＧａＡｓ基板上に配置される量子ドットを、ＩｎＡｓにＳｂやＮを添加した化合物半導体、ＧａＳｂ、ＩｎＧａＳｂ等で形成してもよい。ＩｎＰ基板上に、ＩｎＡｓ量子ドットやＩｎＡｓＳｂ量子ドットを形成してもよい。なお、ＡｌＧａＩｎＡｓ層やＩｎＧａＡｓＰ層の上に、これらの量子ドットを形成することも可能である。また、ＩｎＰ等の仮の基板上に量子ドットを形成した後、ＧａＡｓ等の他の材料の基板に貼り合わせてもよい。
【００４５】
また、基板１、ｐ型クラッド層３、活性層５、緩衝層１０、ｎ型クラッド層１１を、上記実施例で例示した材料以外の、他の化合物半導体で形成してもよい。クラッド層３及び１１の屈折率が、活性層５の実効屈折率よりも小さくなるように材料が選択される。
【００４６】
上記実施例では、光半導体素子の例としてファブリペロー型レーザダイオードを取り上げたが、実施例の緩衝層１０は、分布帰還形（ＤＦＢ）レーザダイオードや、分布反射型（ＤＢＲ）レーザダイオードにも適用可能である。さらに、両端面を無反射コーティングした半導体光増幅器（ＳＯＡ）や半導体光ゲートスイッチ、及びこれらを集積した光集積素子にも適用可能である。
【００４７】
また、上記実施例では、活性層を、量子ドット層とｐ型の障壁層とを含む積層構造としたが、ｐ型の量子井戸層や歪量子井戸層としてもよいし、量子井戸層や歪量子井戸層とｐ型の障壁層とを含む積層構造としてもよい。
【００４８】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【００４９】
上記実施例から、以下の付記に示す発明が導出される。
【００５０】
（付記１）
基板上に形成されたｐ型半導体からなるｐ型クラッド層と、
前記ｐ型クラッド層の上に配置され、ｐ型半導体領域を含む活性層と、
前記活性層の上に配置され、ノンドープの半導体からなる緩衝層と、
前記緩衝層の表面の一部の領域上に配置されたｎ型半導体からなるリッジ状のｎ型クラッド層と
を有し、前記ｎ型クラッド層の両側の領域の前記緩衝層は、該ｎ型クラッド層直下の領域の該緩衝層よりも薄い光半導体素子。
【００５１】
（付記２）
前記緩衝層が、前記活性層の上面の全域を覆っている付記１に記載の光半導体素子。
【００５２】
（付記３）
前記ｎ型クラッド層と前記緩衝層との界面の位置における前記リッジ状ｎ型クラッド層の幅が、該ｎ型クラッド層の厚さ方向に関する中央の位置における幅の１．５倍以下である付記１または２に記載の光半導体素子。
【００５３】
（付記４）
前記活性層は、ｐ型半導体層を含む障壁層と、量子ドットが面内に分布する量子ドット層とが交互に積層された積層構造を有する付記１乃至３のいずれか１項に記載の光半導体素子。
【００５４】
（付記５）
前記緩衝層の厚さは、５０ｎｍ以上である付記１乃至４のいずれか１項に記載の光半導体素子。
【００５５】
（付記６）
前記緩衝層は、該緩衝層に接する部分における前記活性層の半導体材料と同じ組成比の半導体材料で形成されている付記１乃至５のいずれか１項に記載の光半導体素子。
【００５６】
（付記７）
前記緩衝層の組成比は、前記活性層から前記ｎ型クラッド層に近づくに従ってバンドギャップが大きくなるように、厚さ方向に関して変化している付記１乃至４のいずれか１項に記載の光半導体素子。
【００５７】
（付記８）
前記緩衝層の組成比は、前記活性層から前記ｎ型クラッド層に近づくに従ってバンドギャップが大きくなるように、厚さ方向に関して変化しており、前記活性層に接する部分における該緩衝層の組成比が、該緩衝層に接する部分における前記活性層の組成比と同一である付記１乃至４のいずれか１項に記載の光半導体素子。
【００５８】
（付記９）
前記ｎ型クラッド層に接する部分における前記緩衝層のバンドギャップは、前記ｎ型クラッド層のバンドギャップと等しい付記７または８に記載の光半導体素子。
【００５９】
（付記１０）
前記緩衝層の厚さは、平面視において前記ｎ型クラッド層に隣接している一部の領域内で、該ｎ型クラッド層から遠ざかるに従って薄くなっている付記１乃至９のいずれか１項に記載の光半導体素子。
【００６０】
（付記１１）
（ａ）基板の上に、ｐ型半導体からなるｐ型クラッド層を形成する工程と、
（ｂ）前記ｐ型クラッド層の上に、ｐ型半導体領域を含む活性層を形成する工程と、
（ｃ）前記活性層の上に、ノンドープの半導体からなる緩衝層を形成する工程と、
（ｄ）前記緩衝層の上に、ｎ型半導体からなるｎ型クラッド層を形成する工程と、
（ｅ）前記ｎ型クラッド層の表面の一部をマスクパターンで覆って、該ｎ型クラッド層の底面まで達し、かつ前記緩衝層の底面までは達しない深さまで、該ｎ型クラッド層及び該緩衝層をエッチングすることにより、該ｎ型クラッド層をリッジ状に整形する工程と、
（ｆ）前記マスクパターンを除去する工程と
を有する光半導体素子の製造方法。
【００６１】
（付記１２）
前記活性層が、ｐ型半導体層を含む障壁層と、量子ドットが面内に分布する量子ドット層とが交互に積層され、最も上に障壁層が配置された積層構造を有し、
前記工程ｃにおいて、堆積開始時には、バンドギャップが前記障壁層のバンドギャップと等しくなるように成膜条件を制御する付記１１に記載の光半導体素子の製造方法。
【００６２】
（付記１３）
前記工程ｃにおいて、堆積停止直前には、バンドギャップが前記ｎ型クラッド層のバンドギャップと等しくなるように成膜条件を制御する付記１１または１２に記載の光半導体素子の製造方法。
【００６３】
（付記１４）
前記工程ｃにおいて、堆積膜厚が厚くなるに従って前記緩衝層のバンドギャップが大きくなるように、該緩衝層の組成比を変化させる付記１１乃至１３のいずれか１項に記載の光半導体素子の製造方法。
【図面の簡単な説明】
【００６４】
【図１−１】（１Ａ）及び（１Ｂ）は、第１の実施例による光半導体素子の、製造途中における断面図である。
【図１−２】（１Ｃ）及び（１Ｄ）は、第１の実施例による光半導体素子の、製造途中における断面図である。
【図１−３】（１Ｅ）は、第１の実施例による光半導体素子の、製造途中における断面図であり、（１Ｆ）は、第１の実施例による光半導体素子の断面図である。
【図２】第２の実施例による光半導体素子の緩衝層内のＡｌ組成比の分布を示すグラフである。
【図３】第３の実施例による光半導体素子の断面図である。
【図４】（４Ａ）は、従来のリッジ型光半導体素子の概略図であり、（４Ｂ）は、従来のハイメサ型光半導体素子の概略図である。
【図５】（５Ａ）は、ｐ型基板を用いたリッジ型光半導体素子の概略図であり、（５Ｂ）及び（５Ｃ）は、実際にリッジを形成したときの断面形状を示す概略図であり、（５Ｄ）は、ノンドープ活性層を有するリッジ型光半導体素子の概略図である。
【符号の説明】
【００６５】
１  ｐ型基板
２  ｐ型バッファ層
３  ｐ型クラッド層
５  活性層
６  障壁層
７  量子ドット層
７ａ  量子ドット
７ｂ  ウェッティング層
７ｃ  歪緩和層
１０  ノンドープ緩衝層
１１  ｎ型クラッド層
１２  ｎ型コンタクト層
１５  レジストパターン
１８  リッジ
２０  保護膜
２１  ｎ側電極
２５  ｐ側電極
１００  ｎ型基板
１０１  ｐ型活性層
１０２  ｐ型クラッド層
１０５  ｐ型基板
１０６  ｎ型クラッド層
１０７  ノンドープ活性層
【図１−１】
2008085064.tif 000003
【図１−２】
2008085064.tif 000004
【図１−３】
2008085064.tif 000005
【図２】
2008085064.tif 000006
【図３】
2008085064.tif 000007
【図４】
2008085064.tif 000008
【図５】
2008085064.tif 000009