(57)【要約】【課題】所望の静電容量が得られるキャパシタを薄膜プロセスによって安定して形成できるキャパシタの製造方法を提供する。【解決手段】外面に金属層１２ａが形成された基板１０を用意する工程と、誘電体パターン層１４が配置される領域に開口部２０ｘが設けられた絶縁層２０を金属層１２ａの上に形成する工程と、絶縁層２０の開口部内２０ｘに誘電体を埋め込むことにより、誘電体パターン層１４を形成する工程と、誘電体パターン層１４の上に上部電極１６を形成すると共に、絶縁層２０を除去する工程と、金属層１２ａをパターニングすることにより、誘電体パターン層１４の下に下部電極１２を形成する工程とを含む。【選択図】図４
2008085083.tif 000002
【特許請求の範囲】
【請求項１】
外面に金属層が形成された基板を用意する工程と、
誘電体パターン層が配置される領域に開口部が設けられた絶縁層を前記金属層の上に形成する工程と、
前記絶縁層の前記開口部内に誘電体を埋め込むことにより、前記誘電体パターン層を形成する工程と、
前記誘電体パターン層の上に上部電極を形成すると共に、前記絶縁層を除去する工程と、
前記金属層をパターニングすることにより、前記誘電体パターン層の下に下部電極を形成する工程とを有することを特徴とするキャパシタの製造方法。
【請求項２】
前記絶縁層はレジストであり、前記開口部をフォトリソグラフィによって形成することを特徴とする請求項１に記載のキャパシタの製造方法。
【請求項３】
基板の上に下部電極を形成する工程と、
前記下部電極のパターン領域内に開口部が設けられた絶縁層を前記基板の上に形成する工程と、
前記絶縁層の前記開口部内に誘電体を埋め込むことにより、誘電体パターン層を形成する工程と、
前記誘電体パターン層の上に上部電極を形成する工程とを有することを特徴とするキャパシタの製造方法。
【請求項４】
前記絶縁層はレジストから形成され、前記開口部をフォトリソグラフィによって形成し、かつ、
前記上部電極を形成した後に前記絶縁層を除去することを特徴とする請求項３に記載のキャパシタの製造方法。
【請求項５】
前記絶縁層は樹脂から形成され、前記開口部をレーザによって形成し、かつ前記絶縁層は前記基板の上に残されることを特徴とする請求項３に記載のキャパシタの製造方法。
【請求項６】
前記誘電体パターン層を形成する工程において、
誘電体をスキージ法又は印刷により前記絶縁層の前記開口部に埋め込むことを特徴とする請求項１乃至５のいずれか一項に記載のキャパシタの製造方法。
【請求項７】
前記基板は絶縁基板であり、前記下部電極及び前記上部電極は銅箔がパターニングされて形成されることを特徴とする請求項１乃至５のいずれか一項に記載のキャパシタの製造方法。
【請求項８】
前記下部電極を形成する工程において、
前記基板の上に配線パターンを同時に形成し、前記下部電極は所要の前記配線パターンに繋がって形成されることを特徴とする請求項１乃至５のいずれか一項に記載のキャパシタの製造方法。
【請求項９】
前記基板には、それを貫通するスルーホール導電層が設けられており、
前記下部電極を形成する工程において、前記配線パターンが前記スルーホール導電層に接続されて形成され、
前記下部電極を形成する工程の前又は後に、前記基板の下面側に前記スルーホール導電層に接続される配線パターンを形成する工程をさらに有し、
前記下部電極は、該下部電極に繋がる前記配線パターン及び前記スルーホール導電層を介して前記基板の下面側の前記配線パターンに電気的に接続されることを特徴とする請求項８に記載のキャパシタの製造方法。
【請求項１０】
前記下部電極、前記誘電体パターン層及び前記上部電極から構成されるキャパシタを形成した後に、
前記基板の上面側において、前記配線パターン及び前記キャパシタの前記上部電極に接続されるｎ層（ｎは１以上の整数）のビルドアップ配線を形成すると共に、前記基板の下面側において、前記配線パターンに接続されるｎ層（ｎは１以上の整数）のビルドアップ配線を形成する工程をさらに有することを特徴とする請求項９に記載のキャパシタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はキャパシタの製造方法に係り、さらに詳しくは、下部電極、誘電体層及び上部電極から構成され、薄膜プロセスによって配線基板に配設して内蔵できるキャパシタの製造方法に関する。
【背景技術】
【０００２】
従来、下部電極、誘電体層及び上部電極から構成されて、薄膜プロセスによって配線基板に配設されて内蔵されるキャパシタがある。そのようなキャパシタの製造方法は、図１（ａ）及び（ｂ）に示すように、第１銅箔２００ａが貼着された基板１００を用意し、第１銅箔２００ａの上に誘電体を塗布して誘電体層３００ａを形成する。さらに、図１（ｃ）に示すように、誘電体層３００ａの上に第２銅箔４００ａを貼着する。
【０００３】
続いて、図２（ａ）に示すように、第２銅箔４００ａの上に所要のレジストパターン（不図示）を形成し、それをマスクにして第２銅箔４００ａをエッチングすることにより、上部電極４００を得る。
【０００４】
次いで、図２（ｂ）に示すように、上部電極４００をマスクにして誘電体層３００ａを有機溶剤によってウェットエッチングすることにより、誘電体パターン層３００を得る。このとき、誘電体パターン層３００は上部電極４００の縁部から内側にサイドエッチングされてアンダーカット形状となって形成される。
【０００５】
その後に、図２（ｃ）に示すように、上部電極４００を被覆する所要のレジストパターン（不図示）を形成し、それをマスクにして第１銅箔２００ａをエッチングすることにより、誘電体パターン層３００の下に下部電極２００を形成する。これより、基板１００の上に、下部電極２００、誘電体パターン層３００及び上部電極４００から構成されるキャパシタＣが形成される。
【０００６】
特許文献１には、絶縁層の上に第１銅箔、感光性誘電体物質及び第２銅箔を積層し、第２銅箔をパターニングして上部電極を形成し、紫外線照射及び現像によって感光性誘電体物質をパターニングして誘電体層を形成した後に、第１銅箔をパターニングして下部電極と回路パターンを同時に形成する方法が記載されている。
【０００７】
また、特許文献２には、基板上の絶縁層にインプリント法で凹部を形成し、凹部に下部電極を埋め込んで形成し、下部電極の上に感光性の誘電体層及び上部電極を形成した後に、上部電極をマスクにして誘電体層を露光・現像して上部電極の下に誘電体層パターンを形成する方法が記載されている。
【０００８】
また、特許文献３には、基板の上に第１導電層、誘電体層、第２導電層及び犠牲層を形成し、犠牲層及び第２導電層をパターニングして上部電極を形成した後に、上部電極をマスクにして誘電体層及び第１導電層を順にパターニングすることにより、自己整合的にキャパシタを形成することが記載されている。
【特許文献１】特開２００６−１５６９３４号公報
【特許文献２】特開２００６−１２８３０９号公報
【特許文献３】特表２００２−５３４７９１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
上記した従来のキャパシタの製造方法では、図２（ｂ）で示したように、ウェットエッチングの特性上、誘電体パターン層３００は上部電極４００の縁部から内側にサイドエッチングされてアンダーカット形状となって形成される。しかも、ある程度のオーバーエッチングが必要なことから、基板１００内や基板１００間において誘電体パターン層３００のサイドエッチング量にかなりのばらつきが生じる。このため、キャパシタの実効面積が設計値に対して小さくなってばらつきが発生し、これに伴ってキャパシタの静電容量がばらついて品質が安定しない問題がある。
【００１０】
なお、特許文献１〜３では、キャパシタの実効面積（誘電体パターン層と上部電極及び下部電極との接触面積）がばらつく問題に関しては何ら考慮されていない。
【００１１】
本発明は以上の課題を鑑みて創作されたものであり、所望の静電容量が得られるキャパシタを薄膜プロセスによって安定して形成できるキャパシタの製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上記課題を解決するため、本発明はキャパシタの製造方法に係り、外面に金属層が形成された基板を用意する工程と、誘電体パターン層が配置される領域に開口部が設けられた絶縁層を前記金属層の上に形成する工程と、前記絶縁層の前記開口部内に誘電体を埋め込むことにより、前記誘電体パターン層を形成する工程と、前記誘電体パターン層の上に上部電極を形成すると共に、前記絶縁層を除去する工程と、前記金属層をパターニングすることにより、前記誘電体パターン層の下に下部電極を形成する工程とを有することを特徴とする。
【００１３】
本発明では、まず、外面に金属層（銅箔など）が形成された基板を用意し、誘電体パターン層が配置される領域に開口部が設けられた絶縁層（レジストなど）を金属層の上に形成する。さらに、絶縁層の開口部にスキージ法などによって誘電体を埋め込むことにより誘電体パターン層を形成する。次いで、誘電体パターン層の上に上部電極を形成した後に、絶縁層を除去して金属層を露出させる。絶縁層としてレジストを使用する場合は、上部電極を形成する際に使用するレジストパターンを除去する工程で、絶縁層が同時に除去される。その後に、金属層をパターニングすることにより誘電体パターン層の下に下部電極を形成する。
【００１４】
本発明では、誘電体パターン層と上部電極及び下部電極との接触面積は絶縁層の開口部によって画定される。絶縁層がレジストからなる場合は、フォトリソグラフィによって開口部が高い寸法精度で安定して形成される。従って、従来技術のような誘電体層をウェットエッチングして誘電体パターン層を形成する場合よりも、誘電体パターン層の寸法精度を格段に向上させることができる。これにより、誘電体層と上部電極及び下部電極との接触面積のばらつきが抑制されて、所望の静電容量をもつキャパシタを安定して形成することができる。
【００１５】
また、上記課題を解決するため、本発明はキャパシタの製造方法に係り、基板の外面に形成された金属層をパターニングすることにより、下部電極を形成する工程と、前記下部電極のパターン領域内に開口部が設けられた絶縁層を前記基板の上に形成する工程と、前記絶縁層の前記開口部内に誘電体を埋め込むことにより誘電体パターン層を形成する工程と、前記誘電体パターン層の上に上部電極を形成する工程とを有することを特徴とする。
【００１６】
本発明では、基板上に下部電極を予め形成しておき、下部電極のパターン領域内に開口部が設けられた絶縁層を基板の上に形成する。さらに、スキージ法などによって絶縁層の開口部に誘電体パターン層を形成した後に、誘電体パターン層の上に上部電極を形成する。
【００１７】
本発明では、最初に下部電極を形成することから絶縁層を除去する必要がないので、絶縁層として剥離不能な樹脂層などを使用することができる。そして、樹脂層の開口部はレーザによって寸法精度よく形成される。なお、絶縁層としてレジストを使用しても差し支えない。
【００１８】
本発明においても、誘電体パターン層と下部電極との接触面積は絶縁層の開口部によって精度よく画定されるので、キャパシタの実効面積のばらつきが抑制されて、所望の静電容量をもつキャパシタを安定して形成することができる。
【００１９】
上記した本発明のキャパシタの製造方法を使用してキャパシタを配線基板に内蔵させる好適な態様では、基板にはそれを貫通するスルーホール導電層が設けられており、下部電極を形成する工程において、スルーホール導電層に接続される配線パターンが同時に形成され、下部電極が所要の配線パターンに繋がって形成される。そして、下部電極を形成する工程の前又は後に、基板の下面側にスルーホール導電層に接続される配線パターンが形成される。これにより、キャパシタの下部電極は、それに繋がる配線パターン及びスルーホール導電層を介して基板の下面側の配線パターンに電気的に接続される。
【００２０】
さらに、基板の上面側に、配線パターン及びキャパシタの上部電極に接続される所要のビルドアップ配線が形成され、基板の下面側にも配線パターンに接続されるビルドアップ配線が形成される。なお、基板のキャパシタが形成された面側のみにビルドアップ配線を形成するようにしてもよい。
【発明の効果】
【００２１】
以上説明したように、本発明では、誘電体パターン層と上部電極及び下部電極との接触面積のばらつきが抑制されて、所望の静電容量をもつキャパシタを安定して形成することができる。
【発明を実施するための最良の形態】
【００２２】
以下、本発明の実施の形態について、添付の図面を参照して説明する。
【００２３】
最初に、本発明の実施形態のキャパシタの製造方法の基本プロセスについて説明する。
【００２４】
（第１の基本プロセス）
図３及び図４は本発明の実施形態のキャパシタの製造方法における第１の基本プロセスを示す断面図である。図３（ａ）に示すように、まず、第１金属層１２ａが上面に形成された基板１０を用意する。第１金属層１２ａは銅などの金属箔の貼着やめっきなどによって基板１０上に形成される。その後に、図３（ｂ）に示すように、キャパシタ形成領域に開口部２０ｘが設けられた絶縁層２０を第１金属層１２ａの上に形成する。第１の基本プロセスでは、絶縁層２０として剥離が容易なドライフィルムレジストなどの感光性レジストが使用され、その開口部２０ｘはフォトリソグラフィによって形成される。
【００２５】
次いで、図３（ｃ）に示すように、基板１０の端側にペースト状の誘電体１４ａを配置し、スキージ１９によって誘電体１４ａを横方向に移動させながら塗布することによって、絶縁層２０の開口部２０ｘ内に誘電体１４ａを選択的に埋め込んだ後に、誘電体１４ａを熱処理して硬化させる。これにより、図３（ｄ）に示すように、絶縁層２０の開口部２０ｘ内に第１金属層１２ａに電気的に結合される誘電体パターン層１４が形成される。なお、スキージ法の他に印刷（スクリーン印刷など）によって誘電体パターン層１４を形成してもよい。
【００２６】
続いて、図３（ｅ）に示すように、誘電体パターン層１４及び絶縁層２０の上に、銅などの金属箔の貼着やめっきなどによって第２金属層１６ａを形成する。さらに、図４（ａ）及び（ｂ）に示すように、第２金属層１６ａの上にレジストパターン５０を形成し、それをマスクにして第２金属層１６ａをエッチングすることにより、誘電体パターン層１４の上に上部電極１６を形成する。上部電極１６は誘電体パターン層１４の上面全体を被覆して形成される。上部電極１６は、セミアディティブ法などの他の方法によって形成してもよい。
【００２７】
さらに、図４（ｃ）に示すように、レジストパターン５０を除去すると共に、周囲に露出した絶縁層２０を除去して第１金属層１２ａを露出させる。絶縁層２０がドライフィルムレジストからなる場合は、レジストパターン５０を除去する際に絶縁層２０が同時に除去される。
【００２８】
次いで、図４（ｄ）に示すように、上部電極１６を被覆するレジストパターン５０をマスクにして第１金属層１２ａをエッチングした後に、レジストパターン５０を除去する。これにより、図４（ｅ）に示すように、誘電体パターン層１４の下に下部電極１２が形成される。下部電極１２は誘電体パターン層１４の下面全体に接触して形成される。以上により、下部電極１２、誘電体パターン層１４及び上部電極１６から構成されるキャパシタＣが基板１０上に形成される。
【００２９】
本実施形態のキャパシタの製造方法の第１の基本プロセスでは、まず、基板１０上の第１金属層１２ａの上に所要の開口部２０ｘが設けられた絶縁層２０が形成された後に、その開口部２０ｘ内に誘電体１４ａが埋め込まれて誘電体パターン層１４が形成される。そして、誘電体パターン層１４の上に上部電極１６が形成され、絶縁層２０が除去された後に、第１金属層１２ａがパターニングされて下部電極１２が形成される。
【００３０】
このような製造方法を採用することにより、絶縁層２０の開口部２０ｘに誘電体パターン層１４が自己整合的に形成されることから、誘電体パターン層１４と上部電極１６及び下部電極１２との接触面積が絶縁層２０の開口部２０ｘによって画定される。絶縁層２０の開口部２０ｘは、例えばドライフィルムレジストがフォトリソグラフィによって形成されるため、高い寸法精度で形成される。
【００３１】
従って、誘電体層をウェットエッチングして誘電体パターン層を形成する方法よりも、誘電体パターン層の寸法精度を格段に向上させることができる。これにより、一つの基板１０内又は複数の基板１０の間で、所望の実効面積を有するキャパシタが安定して得られるようになり、キャパシタＣの静電容量のばらつきを抑制することができる。
【００３２】
（第２の基本プロセス）
図５は本発明の実施形態のキャパシタの製造方法における第２の基本プロセスを示す断面図である。図５（ａ）に示すように、まず、第１金属層１２ａが上面に形成された基板１０を用意する。第１金属層１２ａは銅などの金属箔の貼着やめっきなどによって基板１０上に形成される。その後に、図５（ｂ）に示すように、フォトリソグラフィ及びエッチングによって第１金属層１２ａをパターニングして下部電極１２を形成する。さらに、下部電極１２の上に樹脂フィルムを貼着するなどして絶縁層２０を形成する。第２の基本プロセスでは、下部電極１２をセミアディティブ法などの各種の方法で形成できる。
【００３３】
次いで、図５（ｃ）に示すように、絶縁層２０をレーザで加工することにより、下部電極１２のパターン領域内に開口部２０ｘを形成する。あるいは、絶縁層２０として、感光性樹脂（配線基板の層間絶縁層として残る樹脂）を用い、フォトリソグラフィによって開口部２０ｘを形成してもよい。
【００３４】
続いて、図５（ｄ）に示すように、第１の基本プロセスと同様な方法により、絶縁層２０の開口部２０ｘ内に誘電体を埋め込むことにより、下部電極１２に電気的に結合される誘電体パターン層１４を形成する。さらに、図５（ｅ）に示すように、誘電体パターン層１４の上にセミアディティブ法などにより、誘電体パターン層１４の上面全体を被覆する上部電極１６を形成する。これにより、第１の基本プロセスと同様に、基板１０の上に、下部電極１２、誘電体パターン層１４及び上部電極１６によって構成されるキャパシタＣが形成される。
【００３５】
第２の基本プロセスにおいても、誘電体パターン層１４と上部電極１６及び下部電極１２との接触面積は絶縁層２０の開口部２０ｘによって精度よく画定されるので、キャパシタの静電容量のばらつきを抑制することができる。
【００３６】
前述した第１の基本プロセスでは、誘電体パターン層１４及び上部電極１６を形成した後に、下側の第１金属層１２ａをパターニングして下部電極１２を形成するので、上部電極１６を形成した後に絶縁層２０を除去して第１金属層１２ａを露出させる必要がある。このため、絶縁層２０として、容易に剥離できるドライフルムレジストなどが使用される。
【００３７】
一方、第２の基本プロセスでは、基板１０上の第１金属層１２ａを予めパターニングして下部電極１２を形成した後に、下部電極１２上に開口部２０ｘが設けられた絶縁層２０を形成し、第１の基本プロセスと同様な方法によって誘電体パターン層１４及び上部電極１６を順次形成する。このため、第２の基本プロセスでは絶縁層２０を除去する必要がないので、絶縁層２０として剥離不能な樹脂などの各種の絶縁材料を使用することができる。
【００３８】
（第１の基本プロセスの変形例）
図６（ａ）〜（ｃ）は本発明の実施形態のキャパシタの製造方法における第１の基本プロセスの変形例を示す断面図である。前述した第１の基本プロセスにおいて、第２の基本プロセスと同様に、最初に下部電極１２を形成してもよい。すなわち、図６（ａ）に示すように、まず、基板１０上の第１金属層１２ａをパターニングして下部電極１２を形成し、下部電極１２のパターン領域内に開口部２０ｘが設けられた絶縁層２０（ドライフィルムレジスト）を形成する。さらに、絶縁層２０の開口部２０ｘ内に誘電体パターン層１４を埋め込んで形成し、その上に第２金属層１６ａを形成した後に、その上にレジストパターン５０を形成する。続いて、図６（ｂ）に示すように、レジストパターン５０をマスクにして第２金属層１６ａをエッチングして上部電極１６を形成する。その後に、図６（ｃ）に示すように、レジストパターン５０及び絶縁層２０（ドライフィルムレジスト）を除去する。これにより、前述した図４（ｅ）と同一構造のキャパシタＣが基板１０の上に形成される。
【００３９】
（第１の実施例）
次に、本発明の実施形態のキャパシタの製造方法における第１の基本プロセスを使用してキャパシタを配線基板に内蔵させる方法について説明する。図７〜図１０は前述した第１の基本プロセスを使用してキャパシタを配線基板に内蔵させる方法を示す断面図である。図７（ａ）に示すように、まず、ガラスエポキシ樹脂などからなる絶縁基板３０ａの両面側に第１銅箔３２ａ及び第２銅箔３２ｂ（金属層）がそれぞれ貼着された構造の銅箔付基板３０を用意する。
【００４０】
次いで、図７（ｂ）に示すように、銅箔付基板３０を加工することにより、銅箔付基板３０を貫通するスルーホールＴＨを形成する。さらに、図７（ｃ）に示すように、スルーホールＴＨ内に金属めっきを施してスルーホール導電層２９を形成する。スルーホール導電層２９は、スルーホールＴＨ内に孔が残るように側壁に形成されてもよく、その場合は孔に樹脂が充填される。第１、第２銅箔３２ａ、３２ｂはスルーホール導電層２９を介して相互接続される。
【００４１】
続いて、図７（ｄ）に示すように、第１銅箔３２ａの上にドライフィルムレジスト２１（絶縁層）を形成し、フォトリソグラフィに基づいて露光・現像を行うことにより、ドライフィルムレジスト２１に開口部２１ｘを形成して第１銅箔３２ａの所要部を露出させる。ドライフィルムレジスト２１の開口部２１ｘはフォトリソグラフィで形成されるので、高い寸法精度で安定して形成される。前述したように、ドライフィルムレジスト２１の開口部２１ｘによってキャパシタの実効面積が画定される。
【００４２】
次いで、図８（ａ）に示すように、前述したスキージ法によってペースト状の誘電体をドライフィルムレジスト２１の開口部２１ｘ内に埋め込んだ後に熱処理することにより、第１銅箔３２ａに電気的に結合される誘電体パターン層３４を形成する。誘電体パターン層３４の好適な材料としては、チタン酸バリウム（BaTiO3）にエポキシ樹脂を混合させたもの、あるいは、ＰＣＺＴ（Ca,Ti,Cu,Zr,Pb）やＢＳＴ(Ti,Cu,Sr,Br)などにエポキシ樹脂を混合させたものなどが使用される。
【００４３】
次いで、図８（ｂ）に示すように、誘電体パターン層３４及びドライフィルムレジスト２１の上に第３銅箔３６ａを貼着する。さらに、図８（ｃ）に示すように、第３銅箔３６ａの上にレジストパターン５０を形成し、それをマスクにして第３銅箔３６ａをエッチングすることにより、誘電体パターン層３４に電気的に結合される上部電極３６を形成する。さらに、図８（ｄ）に示すように、レジストパターン５０を除去する。このとき、ドライフィルムレジスト２１がレジストパターン５０と同時に除去されて、第１銅箔３２ａの上面が露出する。
【００４４】
続いて、図９（ａ）に示すように、銅箔付基板３０の上面側に上部電極３６を被覆する所要のレジストパターン５０を形成し、それをマスクにして第１銅箔３２ａをエッチングした後に、レジストパターン５０を除去する。これにより、図９（ｂ）に示すように、誘電体パターン層３４に電気的に結合される下部電極３２が誘電体パターン層３４の下に形成される。このとき、下部電極３２の形成と同時に、第１銅箔３２ａがパターニングされて絶縁基板３０ａに上面に第１配線パターン４２ａが形成され、下部電極３２は所要の第１配線パターン４２ａに繋がって形成される。
【００４５】
以上により、下部電極３２、誘電体層パターン３４及び上部電極３６から構成されるキャパシタＣが絶縁基板３０ａ上に形成される。さらに、銅箔付基板３０の下面側の第２銅箔３２ｂがパターニングされて絶縁基板３０ａの下面にも第１配線パターン４２ａが形成される。絶縁基板３０ａの両面側の第１配線パターン４２ａは、スルーホール導電層２９を介して相互接続された状態で形成される。従って、キャパシタＣの下部電極３２はそれに繋がる第１配線パターン４２ａ及びスルーホール導電層２９を介して絶縁基板３０ａの下面側の第１配線層４２ａに電気的に接続される。
【００４６】
さらに、同じく図９（ｂ）に示すように、第１配線パターン４２ａ同士の間の領域に抵抗用ペーストを塗布するなどして第１配線パターン４２ａの間に抵抗部Ｒを接続する。
【００４７】
次いで、図９（ｃ）に示すように、絶縁基板３０ａの上面側にキャパシタＣ及び第１配線パターン４２ａを被覆する第１層間絶縁層４４ａを形成する。さらに、絶縁基板３０ａの下面側にも第１配線パターン４２ａを被覆する第１層間絶縁層４４ａが形成される。第１層間絶縁層４４ａは、樹脂の塗布や樹脂フィルムの積層によって形成される。
【００４８】
次いで、同じく図９（ｃ）に示すように、絶縁基板３０ａの上面側の第１層間絶縁層４４ａをレーザなどで加工することにより、キャパシタＣの上部電極３６及び第１配線パターン４２ａの接続部にそれぞれ到達する第１ビアホールＶＨ１を形成する。また同様に、絶縁基板３０ａの下面側の第１層間絶縁層４４ａにも第１配線パターン４２ａに到達する第１ビアホールＶＨ１が形成される。
【００４９】
続いて、図９（ｄ）に示すように、絶縁基板３０ａの上面側において、セミアディティブ法などにより、キャパシタＣの上部電極３６及び第１配線パターン４２ａに第１ビアホールＶＨ１を介してそれぞれ接続される第２配線パターン４２ｂを第１層間絶縁層４４ａの上に形成する。また同様に、絶縁基板３０ａの下面側においても、第１ビアホールＶＨ１を介して第１配線パターン４２ａに接続される第２配線パターン４２ｂが第１層間絶縁層４４ａの上に形成される。
【００５０】
このようにして、本実施形態のキャパシタＣは、その下部電極３２が第１配線パターン４２ａに接続され、その上部電極３６が第２配線パターン４２ｂに接続されて、配線基板に配設されて内蔵される。
【００５１】
次いで、図１０に示すように、同様の工程を繰り返すことにより、絶縁基板３０ａの両面側に、第２配線パターン４２ｂを被覆する第２層間絶縁層４４ｂに設けられた第２ビアホールＶＨ２を介して第２配線パターン４２ｂに接続される第３配線パターン４２ｃを第２層間絶縁層４４ｂの上にそれぞれ形成する。その後に、絶縁基板３０ａの両面側において、第３配線パターン４２ｃ上に開口部４６ｘが設けられたソルダレジスト４６をそれぞれ形成し、その開口部４６ｘの第３配線パターン４２ｃの部分にＮｉ／Ａｕめっきを施して接続部４７をそれぞれ得る。
【００５２】
なお、図１０の例では、絶縁基板３０ａの両面側の第１配線パターン４２ａに接続される２層のビルドアップ配線を形成しているが、ｎ層（ｎは１以上の整数）のビルドアップ配線を任意に形成することができる。また、キャパシタＣを任意の層間に作り込むこともできる。
【００５３】
以上により、本実施形態のキャパシタの製造方法の第１の基本プロセスを使用して製造されるキャパシタ内蔵基板１が得られる。前述したように、本実施形態のキャパシタの製造方法では、キャパシタの静電容量のばらつきが抑制されるので、高性能なキャパシタ内蔵基板を歩留りよく製造することができる。
【００５４】
なお、絶縁基板３０ａの両面側にキャパシタＣに電気的に接続される配線パターンを積層する形態を例示したが、絶縁基板３０ａの上面側のみにキャパシタＣに電気的に接続される配線パターンを積層する形態としてもよい。この場合、絶縁基板３０ａに設けられるスルーホール導電層２９が省略され、キャパシタＣの下部電極３２に繋がる第１配線パターン４２ａの接続部上にビアホールが形成されて、下部電極３２が第２配線パターン４２ｂに電気的に接続される。
【００５５】
（第２の実施例）
次に、本発明の実施形態のキャパシタの製造方法における第２の基本プロセスを使用してキャパシタを配線基板に内蔵させる方法について説明する。図１１〜図１３は前述した第２の基本プロセスを使用してキャパシタを配線基板に内蔵させる方法を示す断面図である。第２実施例においては、第１実施例と同一要素には同一符号付してその製造方法などについての詳しい説明を省略する。
【００５６】
図１１（ａ）に示すように、まず、第１実施例と同様に、銅箔付基板３０にスルーホールＴＨを形成し、スルーホールＴＨにスルーホール導電層２９を形成する。その後に、図１１（ｂ）に示すように、銅箔付基板３０の第１銅箔３２ａの上にレジストパターン５０を形成し、それをマスクにして第１銅箔３２ａをエッチングした後にレジストパターン５０を除去する。これにより、図１１（ｃ）に示すように、キャパシタ用の下部電極３２とスルーホール導電層２９に接続される第１配線パターン４２ａとが同時に形成され、下部電極３２は所要の第１配線パターン４２ａに繋がって形成される。さらに、第１実施例と同様に、第１配線パターン４２ａの間に抵抗Ｒが接続される。
【００５７】
次いで、同様にして、銅箔付基板３０の下面側の第２銅箔３２ｂがパターニングされて絶縁基板３０ａの下面にもスルーホール導電層２９に接続される第１配線パターン４２ａが形成される。第１実施例と同様に、下部電極３２に繋がる第１配線パターン４２ａは、スルーホール導電層２９を介して絶縁基板３０ａの下面の第１配線パターン４２ａに接続される。
【００５８】
次いで、図１１（ｄ）に示すように、絶縁基板３０ａの上面側に樹脂フィルムを貼着するなどして下部電極３２及び第１配線パターン４２ａを被覆する絶縁樹脂層３１を形成する。さらに、絶縁樹脂層３１をレーザで加工することにより、下部電極３２のパターン領域内に開口部３１ｘを形成する。第２実施例では、絶縁樹脂層３１の開口部３１ｘによってキャパシタの実効面積が画定される。続いて、図１２（ａ）に示すように、第１実施例と同様な方法により、絶縁樹脂層３１の開口部３１ｘ内に誘電体を埋め込むことにより誘電体パターン層３４を形成する。
【００５９】
次いで、図１２（ｂ）に示すように、誘電体パターン層３４及び絶縁樹脂層３１の上に無電解めっき又はスパッタ法により銅などからなるシード層３６ｘを形成する。続いて、シード層３６ｘ上の上部電極が配置される領域に開口部５０ｘが設けられたレジストパターン５０を形成する。さらに、図１２（ｃ）に示すように、シード層３６ｘをめっき給電経路に利用する電解めっきにより、レジストパターン５０の開口部５０ｘに銅などからなる金属パターン層３６ｙを形成する。
【００６０】
続いて、図１２（ｄ）に示すように、レジストパターン５０を除去した後に、金属パターン層３６ｙをマスクにしてシード層３６ｘをエッチングすることにより、シード層３６ｘ及び金属パターン層３６ｙから構成される上部電極３６を得る。これにより、下部電極３２、誘電体パターン層３４、及び上部電極３６から構成されるキャパシタＣが得られる。第２実施例では、絶縁基板３０ａの上面側に露出する絶縁樹脂層３１はそのまま残される。
【００６１】
次いで、図１３に示すように、第１実施例の図９（ｃ）〜図１０までと同様な工程を遂行することにより、絶縁基板３０ａの上面側にキャパシタＣの上部電極３６及び第１配線パターン４２ａに接続される２層のビルドアップ配線（第２配線パターン４２ｂ、第２層間絶縁層４４ｂ及び第３配線パターン４２ｃ）が形成される。また、絶縁基板３０ａの下面側にも、第１配線パターン４２ａに接続される同様な２層のビルドアップ配線が形成される。
【００６２】
以上により、第２実施例のキャパシタ内蔵基板２が得られる。
【００６３】
第２実施例では、第１実施例と同様に、キャパシタの静電容量のばらつきが抑制されるので、高性能なキャパシタ内蔵基板を歩留りよく製造することができる。
【図面の簡単な説明】
【００６４】
【図１】図１（ａ）〜（ｃ）は従来技術のキャパシタの製造方法を示す断面図（その１）である。
【図２】図２（ａ）〜（ｃ）は従来技術のキャパシタの製造方法を示す断面図（その２）である。
【図３】図３（ａ）〜（ｅ）は本発明の実施形態のキャパシタの製造方法における第１の基本プロセスを示す断面図（その１）である。
【図４】図４（ａ）〜（ｅ）は本発明の実施形態のキャパシタの製造方法における第１の基本プロセスを示す断面図（その２）である。
【図５】図５（ａ）〜（ｅ）は本発明の実施形態のキャパシタの製造方法における第２の基本プロセスを示す断面図である。
【図６】図６（ａ）〜（ｃ）は本発明の実施形態のキャパシタの製造方法における第１の基本プロセスの変形例を示す断面図である。
【図７】図７（ａ）〜（ｄ）は本発明の実施形態のキャパシタの製造方法における第１の基本プロセスを使用してキャパシタを配線基板に内蔵させる方法を示す断面図（その１）である。
【図８】図８（ａ）〜（ｄ）は本発明の実施形態のキャパシタの製造方法における第１の基本プロセスを使用してキャパシタを配線基板に内蔵させる方法を示す断面図（その２）である。
【図９】図９（ａ）〜（ｄ）は本発明の実施形態のキャパシタの製造方法における第１の基本プロセスを使用してキャパシタを配線基板に内蔵させる方法を示す断面図（その３）である。
【図１０】図１０は本発明の実施形態のキャパシタの製造方法における第１の基本プロセスを使用してキャパシタを配線基板に内蔵させる方法を示す断面図（その４）である。
【図１１】図１１（ａ）〜（ｄ）は本発明の実施形態のキャパシタの製造方法における第２の基本プロセスを使用してキャパシタを配線基板に内蔵させる方法を示す断面図（その１）である。
【図１２】図１２（ａ）〜（ｄ）は本発明の実施形態のキャパシタの製造方法における第２の基本プロセスを使用してキャパシタを配線基板に内蔵させる方法を示す断面図（その２）である。
【図１３】図１３は本発明の実施形態のキャパシタの製造方法における第２の基本プロセスを使用してキャパシタを配線基板に内蔵させる方法を示す断面図（その３）である。
【符号の説明】
【００６５】
１，２…キャパシタ内蔵基板、１０…基板、１２，３２…下部電極、１２ａ…第１金属層、１４，３４…誘電体パターン層、１４ａ…誘電体、１６，３６…上部電極、１６ａ…第２金属層、１９…スキージ、２０…絶縁層、２０ｘ，２１ｘ，３１ｘ，４６ｘ…開口部、２１…ドライフィルムレジスト、２９…スルーホール導電層、３０…銅箔付き基板、３１…絶縁樹脂層、３０ａ…絶縁基板、３２ａ…第１銅箔、３２ｂ…第２銅箔、３６ａ…第３銅箔、３６ｘ…シード層、３６ｙ…金属パターン層、４２ａ，４２ｂ，４２ｃ…配線パターン、４４ａ，４４ｂ…層間絶縁層、４６…ソルダレジスト、４７…接続部、５０…レジストパターン、ＴＨ…スルーホール、ＶＨ…ビアホール、Ｒ…抵抗部、Ｃ…キャパシタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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