(57)【要約】【課題】本発明は、ゼロチルト(Zero Tilt)条件を適用するイオン注入工程を実施してPウェルを形成することにより、ドーパントとシリコン格子の衝突によるストレスを最小化し、半導体基板内に残留するストレスを最小化することにより、チャネルジャンクション内に残留したストレスに起因したディスターバンスによるNOPフェイルを減少させることができる半導体素子の製造方法を提供する。【解決手段】本発明の一実施例による半導体素子の製造方法は、半導体基板にトリプルNウェル(Triple N Well)を形成する段階、ゼロチルト(Zero Tilt)条件を適用したイオン注入工程を実施してトリプルNウェル領域の内部にPウェルを形成する段階、半導体基板上に素子分離マスクを形成する段階、素子分離領域の素子分離マスク及び半導体基板をエッチングしてPウェル領域内にトレンチを形成する段階、及びトレンチを満たす素子分離膜を形成する段階を含む。【選択図】    図1b
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【特許請求の範囲】
【請求項１】
半導体基板にトリプルNウェル(Triple N Well)を形成する段階と、
ゼロチルト(Zero Tilt)の条件を適用したイオン注入工程を実施し、上記トリプルNウェル領域の内部にPウェルを形成する段階と、
上記半導体基板上に素子分離マスクを形成する段階と、
素子分離領域の上記素子分離マスク及び上記半導体基板をエッチングし、上記Pウェル領域内にトレンチを形成する段階と、
上記トレンチを満たす素子分離膜を形成する段階を含む半導体素子の製造方法。
【請求項２】
さらに、上記半導体基板上に300〜500Åの厚さでスクリーン酸化膜が形成される請求項1に記載の半導体素子の製造方法。
【請求項３】
上記トリプルNウェルは、N型ドーパントを2〜10度のチルト条件を適用して800〜2000KeVのイオン注入エネルギーで1E11〜1E14ions/cm2のドーズ量で行うイオン注入工程で形成される請求項1に記載の半導体素子の製造方法。
【請求項４】
さらに、上記トリプルNウェルの形成後、900〜1000℃の温度でファーネスアニール(furnace anneal)を用いたアニーリング工程を行う段階を含む請求項1に記載の半導体素子の製造方法。
【請求項５】
上記Pウェルは、二フッ化ホウ素(BF2)をドーパントとして用いるイオン注入工程で形成される請求項1に記載の半導体素子の製造方法。
【請求項６】
上記イオン注入工程は、200〜500KeVのイオン注入エネルギーで1E11〜1E14ions/cm2のドーズ量で行う請求項1に記載の半導体素子の製造方法。
【請求項７】
上記イオン注入工程は、シングルタイプ(Single Type)で行う請求項1に記載の半導体素子の製造方法。
【請求項８】
さらに、上記Pウェルの形成後、上記Pウェル領域の内部にしきい値電圧調節用イオン注入領域を形成する段階を含む請求項1に記載の半導体素子の製造方法。
【請求項９】
上記しきい値電圧調節用イオン注入領域は、二フッ化ホウ素(BF2)をドーパントとして5〜50KeVのイオン注入エネルギーで1E11〜1E14ions/cm2のドーズ量で行うイオン注入工程で形成される請求項8に記載の半導体素子の製造方法。
【請求項１０】
さらに、上記トレンチの形成後、上記トレンチ側壁にホウ素(Boron; B)補償用イオン注入領域を形成する段階を含む請求項1に記載の半導体素子の製造方法。
【請求項１１】
上記ホウ素補償用イオン注入領域は、ホウ素をドーパントとして5〜50KeVのイオン注入エネルギーで1E11〜1E14ions/cm2のドーズ量で行うイオン注入工程で形成される請求項10に記載の半導体素子の製造方法。
【請求項１２】
上記ホウ素補償用イオン注入領域は、窒素(N2)ガスの雰囲気のイオン注入工程で形成される請求項10に記載の半導体素子の製造方法。
【請求項１３】
さらに、上記トレンチの側壁に酸化膜を形成する段階を含む請求項1に記載の半導体素子の製造方法。
【請求項１４】
上記トレンチ側壁の酸化膜に上記Pウェルの形成時に注入されたフッ素イオン(F-)が凝集したフッ素ゲッタ層が形成される請求項13に記載の半導体素子の製造方法。
【請求項１５】
上記素子分離膜を形成する段階は、
上記トレンチを満たすように上記トレンチを含む上記パターニングされた素子分離マスク上に絶縁物質を蒸着して絶縁膜を形成する段階と、
上記絶縁膜を上記素子分離マスクの窒化膜の表面が露出される時点までエッチングする段階を含む請求項1に記載の半導体素子の製造方法。
【請求項１６】
上記素子分離膜は、SOD(Spin on Dielectric)絶縁膜で形成される請求項1に記載の半導体素子の製造方法。
【請求項１７】
上記SOD絶縁膜形成段階は、SODコーティング工程、ベーク工程及びキュアリング工程を含む請求項16に記載の半導体素子の製造方法。
【請求項１８】
上記SODコーティング工程は、PSZ(Polysilazane)系列の物質を用いる請求項17に記載の半導体素子の製造方法。
【請求項１９】
上記ベーク工程は、50℃〜250℃の温度で行う請求項17に記載の半導体素子の製造方法。
【請求項２０】
上記キュアリング工程は、200℃〜400℃の温度で行う請求項17に記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子の製造方法に関するものであり、特に、セルディスターバンス(disturbance)特性を向上させることができる半導体素子の製造方法に関するものである。
【背景技術】
【０００２】
一般に、半導体素子の製造工程では、ウェルジャンクション(well junction)を形成し、トランジスタのしきい値電圧を調節するためにイオン注入工程を行う。最近は、素子が高集積化されるにつれてトランジスタの特性を確保するために、イオン注入工程時に高濃度の不純物を注入してウェルジャンクションを形成している。また、STIを形成するにおいて、さらに広い面積を確保するためにLOCOS(LOCal Oxidation of Silicon)構造の代わりに半導体基板にトレンチを形成し、トレンチを絶縁物質で満たすSTI(Shallow Trench Isolation)構造を適用することにより、過度なシリコン(Si)のエッチングによるシリコン基板側壁のエッチング損傷を避けることができない。このように続くイン-プットダメージパラメータ(in-put damage parameter)によりチャネルジャンクション内のストレス(stress)が増加しており、このように増加したストレスは、後続のアニール工程により欠陥(defect)として成長し、TED(Transit Enhanced Diffusion)によるディスターバンスを発生させる。この時、チャネルブースティング(Channel Boosting)によるプログラム(program)及び消去(erase)を行うフラッシュメモリ素子の場合には、チャネルジャンクション内のディスターバンスの存在によるNOP(Number Of Program)フェイル(Fail)が発生し、これは活性領域の内部のストレス残存の原因となる部分ではさらに深刻化する。
【０００３】
さらに、最近は、高密度プラズマ(High Density Plasma;HDP)酸化膜のトレンチギャップフィル(gap-fill)の限界により、トレンチの埋め込み物質をSOD(Spin on Dielectric)物質に変更してトレンチを埋め込む方式が導入された。特に、SOD物質のうち、粘度が低いため、水のように流れる性質を有するPSZ(Polysilazane)を用いてトレンチを完全にギャップフィルする方法がある。しかし、SOD物質でトレンチを埋め込む場合、用いられる物質のストレスと後続の熱処理工程によりドーパント分離(Dopant Segregation)が増加し、ハンプ(Hump)の発生により漏洩電流が増加することにより、追加のイオン注入により損失したドーパントの補償が要求され、これによりセルディスターバンスを誘発する要因はさらに増加するようになる。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明の目的は、ゼロチルト(Zero Tilt)条件を適用するイオン注入工程を実施してPウェルを形成することにより、ドーパントとシリコン格子の衝突によるストレスを最小化し、半導体基板内に残留するストレスを最小化することにより、チャネルジャンクション内に残留したストレスに起因したディスターバンスによるNOPフェイルを減少させることができる半導体素子の製造方法を提供することにある。
【課題を解決するための手段】
【０００５】
本発明の一実施例による半導体素子の製造方法は、半導体基板にトリプルNウェル(Triple N Well)を形成する段階、ゼロチルト(Zero Tilt)条件を適用したイオン注入工程を実施してトリプルNウェル領域の内部にPウェルを形成する段階、半導体基板上に素子分離マスクを形成する段階、素子分離領域の素子分離マスク及び半導体基板をエッチングしてPウェル領域内にトレンチを形成する段階、及びトレンチを満たす素子分離膜を形成する段階を含む。
【０００６】
上記において、半導体基板上に300〜500Åの厚さでスクリーン酸化膜がさらに形成される。トリプルNウェルは、N型ドーパントを2〜10度のチルト条件を適用し、800〜2000KeVのイオン注入エネルギーで1E11〜1E14ions/cm2のドーズ量で行うイオン注入工程で形成される。トリプルNウェルの形成後、900〜1000℃の温度でファーネスアニール(furnace anneal)を用いたアニーリング工程を行う段階をさらに含む。
【０００７】
Pウェルは、二フッ化ホウ素(BF2)をドーパントとして用いて200〜500KeVのイオン注入エネルギーで1E11〜1E14ions/cm2のドーズ量で行うイオン注入工程で形成する。イオン注入工程は、シングルタイプ(Single Type)で行う。Pウェルの形成後に Pウェル領域の内部にしきい値電圧調節用イオン注入領域を形成する段階をさらに含み、しきい値電圧調節用イオン注入領域は、二フッ化ホウ素(BF2)をドーパントとして5〜50KeVのイオン注入エネルギーで1E11〜1E14ions/cm2のドーズ量で行うイオン注入工程で形成される。
【０００８】
トレンチの形成後、上記トレンチ側壁にホウ素(Boron; B)補償用イオン注入領域を形成する段階をさらに含み、ホウ素補償用イオン注入領域は、ホウ素をドーパントとして5〜50KeVのイオン注入エネルギーで1E11〜1E14ions/cm2のドーズ量で行うイオン注入工程で形成される。ホウ素補償用イオン注入領域は、窒素(N2)ガスの雰囲気のイオン注入工程で形成される。
【０００９】
トレンチの側壁に酸化膜を形成する段階をさらに含み、トレンチ側壁の酸化膜にPウェルの形成時に注入されたフッ素イオン(F-)が凝集したフッ素ゲッタ層が形成される。素子分離膜を形成する段階は、トレンチを満たすようにトレンチを含むパターニングされた素子分離マスク上に絶縁物質を蒸着して絶縁膜を形成する段階、及び絶縁膜を素子分離マスクの窒化膜の表面が露出される時点までエッチングする段階を含む。
【００１０】
素子分離膜はSOD(Spin on Dielectric)絶縁膜で形成され、SOD絶縁膜の形成段階はSODコーティング(Coating)工程、ベーク(Baking)工程及びキュアリング(Curing)工程を含む。SODコーティング工程は、PSZ(Polysilazane)系列の物質を用いる。ベーク工程は、50℃〜250℃の温度で行う。キュアリング工程は、200℃〜400℃の温度で行う。
【発明の効果】
【００１１】
上述したことにより、本発明は、次のような効果がある。
【００１２】
第1に、ゼロチルト(Zero Tilt)条件を適用するイオン注入工程を実施してセルジャンクション用Pウェルを形成することにより、ドーパントと半導体基板の内部のシリコン格子との衝突によるストレスを最小化し、半導体基板内に残留するストレスを最小化することにより、チャネルジャンクション内の残留したストレスに起因したディスターバンスによるNOPフェイルを減少させることができる。
【００１３】
第2に、Pウェルの形成時、二フッ化ホウ素(BF2)をドーパントとして用いてトレンチの界面に緩やかなドーピングプロファイルを形成し、トレンチ側壁の酸化膜にフッ素ゲッタ層(Fluorine Getter Layer)を形成し、これをホウ素拡散障壁層(Boron Diffusion Barrier)として用いてSOD絶縁膜を素子分離膜として用いてもホウ素の損失(loss)を防止することにより、損失したホウ素の補償のための追加イオン注入工程を省略し、セルNOPディスターバンス(disturbance)特性を改善することができる。
【００１４】
第3に、トレンチ側壁の酸化膜に形成されたフッ素ゲッタ層によりホウ素がゲッタリングされ、セル領域の漏洩電流を防止し、セル領域の内部の残留の再結合に起因しないP型ゲッタリングを発生させて半導体基板のストレスを除去し、チャネルジャンクション内に残留したストレスに起因したディスターバンスによるNOPフェイルを減少させることができる。
【００１５】
第4に、素子分離膜をSOD絶縁膜で形成し、トレンチギャップフィル能力を向上させ、これを通じて素子の信頼性を向上させることができる。
【００１６】
第５に、損失したホウ素の補償のための追加イオン注入工程を省略し、工程を単純化することができる。
【発明を実施するための最良の形態】
【００１７】
以下、添付した図面を参照し、本発明の一実施例をさらに詳しく説明する。しかし、本発明の実施例は様々な異なる形態で変形されることができ、本発明の範囲が以下に詳述する実施例により限定されると解釈されてはならず、当業界で普遍的な知識を有する者に本発明をより完全に説明するために提供されるものであると解釈されることが望ましい。
【００１８】
図1a〜図1iは、本発明の一実施例による半導体素子の製造方法を説明するための工程断面図であり、セル領域のNMOSトランジスタに限って説明する。
【００１９】
図1aを参照すれば、半導体基板(100)上にスクリーン酸化膜(102)を形成する。スクリーン酸化膜(102)は酸化(Oxidation)工程で形成することができ、望ましくは、750〜800℃の温度で湿式酸化(wet oxidation)工程で形成する。この時、スクリーン酸化膜(102)は後続のPウェルの形成時、ゼロチルト(Zero Tilt)を適用したイオン注入工程による非正常なチャネリング(Channeling)を防止するために300〜500Åの厚さで厚く形成する。
【００２０】
スクリーン酸化膜(102)が形成された後には、ウェル(well)を形成する。ウェル(well)はトリプルNウェル(Triple N Well; TNウェル、104)をまず形成し、TNウェル(104)領域の内部にPウェル(図示せず)を形成する方式で進行する。ここで、TNウェル(104)は、P型半導体基板(100)との境界を明確にするためにRp(Projected Range)部分の濃度が極大化されるように、N型ドーパント(Dopant)を2〜10度のチルト条件を適用して800〜2000KeVのイオン注入エネルギーで1E11〜1E14ions/cm2のドーズ(Dose)量で行うイオン注入工程により形成される。
【００２１】
その後、TNウェル(104)の形成時に高エネルギー(High Energy)を用いるイオン注入工程による半導体基板(100)の損傷を補償するために、アニーリング(annealing)工程をさらに実施し、望ましくは、900〜1000℃の温度でファーネス(furnace)アニールを行う。
【００２２】
図1bを参照すれば、ゼロチルト(Zero Tilt)条件を適用したイオン注入工程を実施し、TNウェル(104)領域の内部にPウェル(106)を形成する。この時、イオン注入工程は、二フッ化ホウ素(BF2)をドーパント(Dopant)としてゼロチルト条件を適用し、200〜500KeVのイオン注入エネルギーで1E11〜1E14ion/cm2のドーズ量で行う。ゼロチルト条件は、不純物(ドーパント)が注入される角度が半導体基板(100)と垂直であることを意味する。また、イオン注入工程は、シングルタイプ(Single Type)で実施し、大口径化された半導体基板(100)内のゼロチルトの適用によるドーピングの均一度(Uniformity)を極大化することができる。
【００２３】
このように、Pウェル(106)の形成のためのイオン注入工程は、ゼロチルト条件を適用することにより、ドーパントと半導体基板(100)の内部のシリコン(Si)格子との衝突を最小化し、Pウェル(106)内のストレスを最小化することができる。従って、衝突による残留ストレスにより発生するディスターバンス(Disturbance)によるNOP(Number Of Program)フェイル(Fail)を抑制し、セルディスターバンス特性を向上させることができる。
【００２４】
また、Pウェル(106)の形成のためのイオン注入工程は、ホウ素(Boron;B)より質量が大きい二フッ化ホウ素(BF2)をドーパントとして用いてシングルタイプで行うことにより、その後に形成されるトレンチ側壁の界面に緩やかなドーピングプロファイル(Broad Doping Profile)を形成し、ゼロチルトにより発生し得る非正常なチャネリング(Channeling)を最小化することができる。一方、緩やかなドーピングプロファイルの形成時に半導体基板(100)の内部のEOR(End Of Range)欠陥(Defect)発生のプロファイルも緩やかなプロファイルになるようにする。
【００２５】
図1cを参照すれば、トランジスタのしきい値電圧(Vth; Treshold Voltage)の制御のためにP型ドーパントを用いたイオン注入工程をさらに行うことができる。この時、イオン注入工程は、二フッ化ホウ素(BF2)をドーパントとして5〜50KeVのイオン注入エネルギーで1E11〜1E14ions/cm2のドーズ量で行う。これにより、Pウェル(106)領域内の上部にしきい値電圧調節用イオン注入領域(108)が形成される。
【００２６】
図1dを参照すれば、エッチング工程を実施してスクリーン酸化膜(102)を除去した後、半導体基板(100)上にSTI(Shallow Trench Isolation)構造の素子分離膜形成のための素子分離マスク(116)を形成する。この時、スクリーン酸化膜(102)は、BOE(Buffered Oxide Etchant)またはDHF(Diluted HF)を用いた湿式エッチング(Wet Etch)工程で除去することができる。素子分離マスク(116)は、バッファ酸化膜(110)、窒化膜(112)及びハードマスク(114)の積層膜で形成することができる。バッファ酸化膜(110)は、シリコン酸化膜(SiO2)で形成することができ、この場合、酸化工程で形成することができる。窒化膜(112)は窒化膜系列の物質で形成し、シリコン窒化膜(SixNy)またはシリコン酸化窒化膜(SiON)で形成することができる。ハードマスク(114)は酸化膜系列またはカーボンポリマー系列などの物質で形成することができる。窒化膜(112)及びハードマスク(114)は化学気相蒸着(Chemical Vapor Deposition; CVD)方法で形成することができる。
【００２７】
図1eを参照すれば、マスク(図示せず)を用いたエッチング工程で素子分離領域の素子分離マスク(116)をエッチングする。これにより、素子分離領域の半導体基板(100)の表面の一部が露出される。次いで、パターニングされた素子分離マスク(116)をマスクとするエッチング工程で露出された半導体基板(100)の素子分離領域を一定の深さだけエッチングする。これにより、素子分離領域にトレンチ(118)が形成される。
【００２８】
この時、マスク(図示せず)はハードマスク(114)上にフォトレジストを塗布してフォトレジスト膜を形成した後、既に設計されたマスクを用いた露光及び現像により形成されたフォトレジストパターンを用いることができる。フォトレジストパターンは、トレンチ(118)を形成する過程でエッチングされて除去されることができ、残留する場合、追加のエッチング工程を通じて除去する。
【００２９】
図1fを参照すれば、ハンプ(Hump)の防止のために、ホウ素(Boron;B)の損失(loss)が補償(compensation)されるようにイオン注入工程をさらに実施し、トレンチ(118)の側壁にホウ素補償用イオン注入領域(120)を形成する。この時、イオン注入工程は、ホウ素をドーパントとして5〜50KeVのイオン注入エネルギーで1E11〜1E14ions/cm2のドーズ量で行う。また、イオン注入工程は、半導体基板(100)にSi-N結合(Bonding)を形成するために窒素(N2)ガスの雰囲気で行う。
【００３０】
図1gを参照すれば、トレンチ(118)の形成時に発生したエッチング損傷を補償し、トレンチ(118)埋め込み物質のストレスによるフェイルビット(Fail Bit)の抑制のためにトレンチ(118)の側壁に酸化膜(122)を形成する。この時、酸化膜(122)は酸化工程で形成することができ、この場合、シリコン酸化膜(SiO2)で形成される。一方、酸化工程の際、バッファ酸化膜(110)、窒化膜(112)及びハードマスク(114)の露出された表面にも酸化膜(122)が形成されることができ、この場合、トレンチ(118)側壁でさらに薄く形成される。
【００３１】
望ましくは、酸化工程は、しきい値電圧調節用ドーパントの挙動が最大限抑制できるように750〜800℃の温度で湿式酸化(Wet Oxidation)工程で行う。これにより、OED(Oxidation Enhanced Diffusion)によりトレンチ(118)と酸化膜(122)の界面(Si/SiO2の界面)にPウェル(106)の形成時にイオン注入されたフッ素イオン(F-)が凝集したフッ素ゲッタ層(Fluorine Getter Layer)(図示せず)が形成される。このように形成されたフッ素ゲッタ層によりホウ素がゲッタリングされ、セル領域の漏洩電流を防止し、セル領域の内部の残留の再結合に起因しないP型ゲッタリングを発生させ、半導体基板(100)のストレスを除去することができる。
【００３２】
図1hを参照すれば、トレンチ(118)が満たされるようにトレンチ(118)を含むパターニングされた素子分離マスク(116)上に絶縁物質を蒸着して絶縁膜(124)を形成する。この時、絶縁膜(124)は流れ性がよく、トレンチ(118)の埋め込み特性に最も優れたSOD(Spin On Dielectric)方式を用いてSOD絶縁膜で形成する。望ましくは、SOD絶縁膜は、PSZ(Polysilazane)系列の物質を用いて形成する。従って、SOD絶縁膜はPSZ膜で形成され、ボイド(void)なしにトレンチ(118)をギャップフィル(gap-fill)することができる。
【００３３】
具体的には、SOD方式でPSZ膜を形成する場合、コーティング(Coating)工程後にベーク(Baking)工程及びキュアリング(curing)工程を含み、この時、ベーク工程は省略することもできる。ここで、コーティングされた膜を硬化させるためのベーク工程は、50℃〜250℃の温度で行う。また、PSZ膜に含まれた不純物ガスをアウトガシング(Out-gasing)させ、膜質を緻密化させるためのキュアリング(curing)工程は、素子分離領域の内部応力により半導体基板(100)の活性領域に反りが発生しないように200℃〜400℃の温度で行う。
【００３４】
図1iを参照すれば、絶縁膜(124)を素子分離マスク(116)の窒化膜(112)の表面が露出される時点までエッチングする。ここで、エッチング工程は化学的機械的研磨(Chemical Mechanical Polishing; CMP)工程で行うことができる。これにより、トレンチ(118)の内部にのみ絶縁膜(124)が残留して素子分離膜(124a)が形成される。
【００３５】
その後、有効酸化膜高(Effective Field oxide Height; EFH)を調節するために、素子分離膜(124a)の一部をエッチングする。EFHの調節のためのエッチング工程は、乾式エッチング(Dry Etch)工程または湿式エッチング(Wet Etch)工程で行うことができる。この時、サイクリング(cycling)特性が低下することを防止するために、素子分離膜(124a)は半導体基板(100)の上部の表面より低くならないようにする。その後、残留した窒化膜(112)及びバッファ酸化膜(110)を除去する。窒化膜(112)は、リン酸(H3PO4)溶液を用いて除去することができる。一方、バッファ酸化膜(110)は、窒化膜(112)の除去工程時に共に除去されることができ、残留する場合、BOE(Buffered Oxide Etchant)またはDHF(Diluted HF)溶液を用いたエッチング工程で除去することができる。
【００３６】
図面には示されていないが、半導体基板(100)上にトンネル絶縁膜、フローティングゲート用導電膜を積層した後、パターニングし、次いで、誘電体膜及びコントロールゲート用導電膜を積層した後、パターニングしてトンネル絶縁膜、フローティングゲート、誘電体膜及びコントロールゲートからなるゲートを形成する工程を進行した後、後続の工程を行う。
【００３７】
本発明は、上述した実施例により限定されるものではなく、互いに異なる多様な形態で具現されることができ、上記実施例は、本発明の開示が完全であるようにし、通常の知識を有する者に発明の範疇を完全に知らせるために提供されるものである。従って、本発明の範囲は、本願の特許請求の範囲により理解されなければならない。
【図面の簡単な説明】
【００３８】
【図１ａ】本発明の一実施例による半導体素子の製造方法を説明するための工程断面図である。
【図１ｂ】本発明の一実施例による半導体素子の製造方法を説明するための工程断面図である。
【図１ｃ】本発明の一実施例による半導体素子の製造方法を説明するための工程断面図である。
【図１ｄ】本発明の一実施例による半導体素子の製造方法を説明するための工程断面図である。
【図１ｅ】本発明の一実施例による半導体素子の製造方法を説明するための工程断面図である。
【図１ｆ】本発明の一実施例による半導体素子の製造方法を説明するための工程断面図である。
【図１ｇ】本発明の一実施例による半導体素子の製造方法を説明するための工程断面図である。
【図１ｈ】本発明の一実施例による半導体素子の製造方法を説明するための工程断面図である。
【図１ｉ】本発明の一実施例による半導体素子の製造方法を説明するための工程断面図である。
【符号の説明】
【００３９】
100 :半導体基板
102 :スクリーン酸化膜
104 : TNウェル
106 : Pウェル
108 :しきい値電圧調節用イオン注入領域
110 :バッファ酸化膜
112 :窒化膜
114 :ハードマスク
116 :素子分離マスク
118 :トレンチ
120 :ホウ素補償用イオン注入領域
122 :酸化膜
124 :絶縁膜
124a :素子分離膜
【図１ａ】
2008277744.tif 000003
【図１ｂ】
2008277744.tif 000004
【図１ｃ】
2008277744.tif 000005
【図１ｄ】
2008277744.tif 000006
【図１ｅ】
2008277744.tif 000007
【図１ｆ】
2008277744.tif 000008
【図１ｇ】
2008277744.tif 000009
【図１ｈ】
2008277744.tif 000010
【図１ｉ】
2008277744.tif 000011