(57)【要約】      （修正有）【課題】フローティングゲートにおけるバーズビークの発生を抑えた半導体装置、およびその製造方法を提供する。【解決手段】半導体基板２と、前記半導体基板２に形成された溝に半導体酸化膜７を介して形成された素子分離構造８と、前記素子分離構造８間における前記半導体基板２上に絶縁膜３を介して形成されたフローティングゲート４と、側面の一部および底面が前記絶縁膜３に接するように前記フローティングゲート４の前記素子分離構造８側の側面に形成されたゲート酸化防止膜６と、前記フローティングゲート４上にゲート間絶縁膜９を介して形成されたコントロールゲート１０と、を具備することを特徴とする半導体装置を提供する。【選択図】図１
2008084975.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板に形成された溝に半導体酸化膜を介して形成された素子分離構造と、
前記素子分離構造間における前記半導体基板上に絶縁膜を介して形成されたフローティングゲートと、
側面の一部および底面が前記絶縁膜に接するように前記フローティングゲートの前記素子分離構造側の側面に形成されたゲート酸化防止膜と、
前記フローティングゲート上にゲート間絶縁膜を介して形成されたコントロールゲートと、
を具備することを特徴とする半導体装置。
【請求項２】
前記ゲート酸化防止膜は、酸化シリコン、窒化シリコン、および酸窒化シリコンのうちの少なくとも１つを含んでなることを特徴とする請求項１に記載の半導体装置。
【請求項３】
半導体基板上に絶縁膜を形成する工程と、
前記絶縁膜上に半導体を形成する工程と、
前記半導体をパターニングして、前記絶縁膜が露出する深さまで第１の溝を形成する工程と、
前記第１の溝の形成により露出した前記半導体の側面を覆うように、前記第１の溝内に酸化防止膜を形成する工程と、
前記酸化防止膜が形成された前記第１の溝の底部の前記絶縁膜、および前記半導体基板の前記第１の溝の直下に位置する部分を除去し、所定の深さを有する第２の溝を形成する工程と、
酸化処理を行うことにより、前記半導体基板の前記第２の溝の内壁に酸化膜を形成する工程と、
前記第２の溝内に絶縁膜を埋め込んで素子分離構造を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項４】
前記酸化防止膜を形成する工程は、ＮＨ３、ＮＯ、またはＮ２Ｏ雰囲気下での熱処理工程を含むことを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記酸化防止膜を形成する工程は、前記第１の溝の形成により露出した前記半導体の側面、および前記第１の溝の形成により露出した前記絶縁膜上に前記酸化防止膜を形成し、
前記第２の溝を形成する工程は、前記第１の溝の底部の前記酸化防止膜ならびに前記絶縁膜、および前記半導体基板の前記第１の溝の直下に位置する部分を除去することを特徴とする請求項３に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フローティングゲートを有する半導体装置、およびその製造方法に関する。
【背景技術】
【０００２】
従来のフローティングゲートを有する半導体装置の製造方法によれば、シリコン基板内に素子分離構造を埋め込むための埋込溝を形成する際、埋込溝の内壁に生じたエッチングダメージを修復するために酸化を行うが、このときにフローティングゲートを構成する多結晶シリコンまで酸化されてしまいバーズビークが発生してしまうという問題があった。
【０００３】
バーズビークが形成されることにより、フローティングゲート周辺各部の形状にばらつきが生じたり、短チャネル効果が生じやすくなったり、半導体装置の信頼性が低下したり、といった問題が生じるおそれがある。また、回路の微細化により、バーズビークの影響はさらに顕在化する。
【０００４】
従来の技術として、多結晶シリコン又は非晶質シリコンからなる浮遊ゲート電極（フローティングゲート）の側壁、特にチャネル長方向に沿った側壁に窒化膜を形成することにより、浮遊ゲート電極加工後の熱処理によりシリコンの結晶粒が素子分離構造側に広がるのを防止する技術が報告されている（例えば、特許文献１参照）。しかし、この技術は、バーズビークの抑制を目的としたものではなく、フローティングゲートにおけるバーズビークの発生を抑えることができない。
【特許文献１】特開２００４−１８６１８５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、フローティングゲートにおけるバーズビークの発生を抑えた半導体装置、およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
本発明の一態様は、半導体基板と、前記半導体基板に形成された溝に半導体酸化膜を介して形成された素子分離構造と、前記素子分離構造間における前記半導体基板上に絶縁膜を介して形成されたフローティングゲートと、側面の一部および底面が前記絶縁膜に接するように前記フローティングゲートの前記素子分離構造側の側面に形成されたゲート酸化防止膜と、前記フローティングゲート上にゲート間絶縁膜を介して形成されたコントロールゲートと、を具備することを特徴とする半導体装置を提供する。
【０００７】
本発明の一態様は、半導体基板上に絶縁膜を形成する工程と、前記絶縁膜上に半導体を形成する工程と、前記半導体をパターニングして、前記絶縁膜が露出する深さまで第１の溝を形成する工程と、前記第１の溝の形成により露出した前記半導体の側面を覆うように、前記第１の溝内に酸化防止膜を形成する工程と、前記酸化防止膜が形成された前記第１の溝の底部の前記絶縁膜、および前記半導体基板の前記第１の溝の直下に位置する部分を除去し、所定の深さを有する第２の溝を形成する工程と、酸化処理を行うことにより、前記半導体基板の前記第２の溝の内壁に酸化膜を形成する工程と、前記第２の溝内に絶縁膜を埋め込んで素子分離構造を形成する工程と、を含むことを特徴とする半導体装置の製造方法を提供する。
【発明の効果】
【０００８】
本発明によれば、フローティングゲートにおけるバーズビークの発生を抑えた半導体装置、およびその製造方法を提供することができる。
【発明を実施するための最良の形態】
【０００９】
〔第１の実施の形態〕
（半導体装置の構成）
図１（ａ）、（ｂ）は、本発明の第１の実施の形態に係る半導体装置の断面図である。半導体装置１は、フラッシュメモリ等のフローティングゲートを有する半導体装置であり、図１（ａ）、（ｂ）は、フローティングゲート周辺のゲート幅に平行な方向の断面図である。
【００１０】
図１（ａ）に示すように、半導体装置１は、半導体基板２と、半導体基板２に形成された素子分離構造８と、半導体基板２と素子分離構造８の間に形成された酸化膜７と、半導体基板２上にゲート絶縁膜３を介して形成されたフローティングゲート４と、フローティングゲート４の素子分離構造側の側面（チャネル長方向に沿った側壁）に形成されたゲート酸化防止膜６と、フローティングゲート４上にゲート間絶縁膜９を介して形成されたコントロールゲート１０と、を有して概略構成される。
【００１１】
図１（ｂ）は、図１（ａ）のゲート酸化防止膜６の周辺の拡大図である。図１（ｂ）に示すように、ゲート酸化防止膜６は、底面６ａおよび第１の側面６ｂにおいてゲート絶縁膜３に接し、第２の側面６ｃにおいてフローティングゲート４に接する。
【００１２】
半導体基板２は、例えば単結晶シリコン等からなる。
【００１３】
素子分離構造８は、酸化シリコン等の絶縁材料からなるＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）構造である。
【００１４】
酸化膜７は、半導体基板２の表面を酸化して形成されるシリコン酸化膜である。
【００１５】
ゲート絶縁膜３、およびゲート間絶縁膜９は、酸化シリコン、窒化シリコン等の絶縁材料からなる。
【００１６】
フローティングゲート４、およびコントロールゲート１０は、多結晶シリコン等からなる。
【００１７】
ゲート酸化防止膜６は、酸化シリコン、窒化シリコン、および酸窒化シリコン等の絶縁材料からなる。また、これらの異なる材料を積層した積層膜であってもよい。酸化シリコンの場合は、ＣＶＤ（Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  ＤｅｐｏＳｉｔｉｏｎ）法等の蒸着法、ラジカル酸化法、熱酸化法等により形成される。また、窒化シリコンの場合は、蒸着法、ラジカル窒化法、ＮＨ３雰囲気下での熱窒化法等により形成される。酸窒化シリコンの場合は、ＮＯまたはＮ２Ｏ雰囲気下での熱酸窒化法、酸化シリコンの窒化等により形成される。
【００１８】
（半導体装置の製造）
図２Ａ（ａ）〜（ｃ）、図２Ｂ（ｄ）〜（ｆ）、図２Ｃ（ｇ）〜（ｉ）は、本発明の第１の実施の形態に係る半導体装置のフローティングゲート周辺の製造工程を示す断面図である。
【００１９】
まず、図２Ａ（ａ）に示すように、半導体基板２上に酸化シリコン等からなるゲート絶縁膜３、多結晶シリコン等からなるフローティングゲート４、および窒化シリコン等からなるキャップ膜５をＣＶＤ法等により順次積層する。なお、キャップ膜５は、必ずしも形成する必要はない。
【００２０】
次に、図２Ａ（ｂ）に示すように、リソグラフィー法、サイドウォール・トランスファー等のパターニング技術を用いてフローティングゲート４およびキャップ膜５をパターニングし、第１の溝１１を形成する。このとき、エッチングは、半導体基板２のエッチング時に生じるエッチングダメージを酸化処理により十分に修復させる観点から、ゲート絶縁膜３を完全に除去する位置までは行わない。なお、第１の溝１１の底面中央付近で、多少半導体基板２が露出する程度にゲート絶縁膜３をエッチング除去してもよいが、少なくとも第１の溝１１の側壁と接する底面部分ではゲート絶縁膜３が完全に除去されることなく確実に残るよう、エッチングはゲート絶縁膜３の膜厚の途中まで行うことが好ましい。一方、エッチングは、ゲート絶縁膜３の表面がちょうど露出する位置まで行ってもよいが、この場合、ゲート絶縁膜３の途中まで行う場合と比較して、フローティングゲート４におけるバーズビークの発生の抑制効果が低くなるおそれがある。また、エッチングを行う際には、エッチングガスの分圧等を調節して、フローティングゲート４とゲート絶縁膜３のエッチング速度比を大きくすることが好ましい。この工程には、ハロゲン系のエッチングガスを用いることができ、具体的には、ＨＢｒに酸素を混合したもの、ＳＦ６に酸素を混合したもの、またはこれらのガスにＮ２やＡｒを加えたもの等を用いることができる。
【００２１】
次に、図２Ａ（ｃ）に示すように、ゲート酸化防止膜６を形成して、ゲート絶縁膜３、キャップ膜５、およびフローティングゲート４の露出した表面を覆い、図２Ｂ（ｄ）に示すように、ゲート酸化防止膜６を異方的にエッチングして、フローティングゲート４の側面を覆う側壁形状に加工する。具体的には、ゲート酸化防止膜６の形成は、例えば、窒化シリコン膜をＬＰＣＶＤ法（Ｌｏｗ−Ｐｒｅｓｓｕｒｅ  ＣＶＤ）により５ｍｍの厚さに形成して、ＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）法によりパターニングを行う。
【００２２】
次に、図２Ｂ（ｅ）に示すように、キャップ膜５、およびゲート酸化防止膜６をマスクとして、ＲＩＥ法等により、第１の溝１１の底部のゲート絶縁膜３、および半導体基板２の第１の溝１１の直下に位置する部分にエッチングを施し、素子分離構造８を形成するための第２の溝１２を形成する。この工程において、ゲート絶縁膜３のエッチングには、フルオロカーボン系のエッチングガスを用いることができる。具体的には、ＣＨＦ３に酸素を混合したもの、またはこれにＡｒを加えたもの等を用いることができる。また、半導体基板２のエッチングには、図２Ａ（ｂ）に示した工程において、フローティングゲート４のエッチングに用いたガスを用いることができる。
【００２３】
次に、図２Ｂ（ｆ）に示すように、第２の溝１２の内壁のエッチングダメージを修復するために、酸化工程を行い、第２の溝１２の内壁に酸化膜７を形成する。このとき、フローティングゲート４は、ゲート酸化防止膜６により側面を覆われているために酸化されず、バーズビークの発生を抑えることができる。
【００２４】
なお、図２Ａ（ｂ）に示した工程において、ゲート絶縁膜３を完全に除去して半導体基板２の表面を削るまでエッチングを行った場合、ゲート酸化防止膜６が半導体基板２と接する位置にまで形成されてしまうため、ゲート酸化防止膜６に覆われた部分が酸化されず、エッチングダメージを十分に修復することができない。また、酸化されないため、角部分が丸まらず、固定電荷が発生して電気的特性に悪影響を及ぼすおそれがある。
【００２５】
次に、図２Ｂ（ｇ）に示すように、第１および第２の溝１１、１２に絶縁膜を埋め込んで素子分離構造８を形成する。素子分離構造８は、ＲＩＥ法等のエッチングにより高さを調整することができ、フローティングゲート４の上面と下面の間に素子分離構造８の上面が位置することが好ましい。
【００２６】
次に、図２Ｂ（ｈ）に示すように、キャップ膜５を除去した後、ＣＶＤ法等により絶縁膜を堆積させてゲート間絶縁膜９を形成する。このとき、例えば、キャップ膜５を除去するためのエッチング条件を制御することにより、素子分離構造８の上面よりも突出したフローティングゲート４の側面部分を覆うゲート酸化防止膜６を同時に除去してもよい。
【００２７】
次に、図２Ｂ（ｉ）に示すように、ゲート間絶縁膜９上にＣＶＤ法等によりコントロールゲート１０を形成する。
【００２８】
その後、図示しないが、例えばリソグラフィー法とＲＩＥ法によりコントロールゲート１０、ゲート間絶縁膜９、およびフローティングゲート４をワード線形状に加工して、スタックゲート構造を形成し、半導体基板２のスタックゲート構造間に不純物イオンを注入してソース・ドレインを形成することでメモリセルを得る。
【００２９】
（第１の実施の形態の効果）
この第１の実施の形態によれば、ゲート酸化防止膜６によりフローティングゲート４の側面を覆った後に酸化工程を行うことにより、フローティングゲートの酸化を防ぎ、バーズビークの発生を抑えることができる。
【００３０】
〔第２の実施の形態〕
本発明の第２の実施の形態は、ゲート酸化防止膜６の製造方法において第１の実施の形態と異なる。なお、他の部分の構成等、第１の実施の形態と同様の点については、説明を省略する。
【００３１】
（半導体装置の製造）
図３Ａ（ａ）〜（ｃ）、図３Ｂ（ｄ）〜（ｆ）は、本発明の第２の実施の形態に係る半導体装置のフローティングゲート周辺の製造工程を示す断面図である。
【００３２】
まず、図３Ａ（ａ）に示すように、第１の実施の形態において図２Ａ（ａ）〜（ｃ）で示した工程と同様の工程を経て、半導体基板２上にゲート絶縁膜３、フローティングゲート４、キャップ膜５、およびゲート酸化防止膜６を形成する。
【００３３】
次に、図３Ａ（ｂ）に示すように、例えばＲＩＥ法により、第１の溝１１の底部のゲート酸化防止膜６ならびにゲート絶縁膜３、および半導体基板２の第１の溝１１の直下に位置する部分にエッチングを施し、素子分離構造８を形成するための第２の溝１２を形成する。このとき、ゲート酸化防止膜６は、フローティングゲート４の側面を覆う側壁形状に加工される。
【００３４】
次に、図３Ａ（ｃ）に示すように、第２の溝１２の内壁のエッチングダメージを修復するために、酸化工程を行い、第２の溝１２の内壁に酸化膜７を形成する。このとき、フローティングゲート４は、ゲート酸化防止膜６により側面を覆われているために酸化されず、バーズビークの発生を抑えることができる。
【００３５】
次に、図３Ｂ（ｄ）に示すように、第１および第２の溝１１、１２に絶縁膜を埋め込んで素子分離構造８を形成する。素子分離構造８は、ＲＩＥ法等のエッチングにより高さを調整することができ、フローティングゲート４の上面と下面の間に素子分離構造８の上面が位置することが好ましい。
【００３６】
次に、図３Ｂ（ｅ）に示すように、キャップ膜５を除去した後、ＣＶＤ法等により絶縁膜を堆積させてゲート間絶縁膜９を形成する。この場合も、素子分離構造８の上面よりも突出したフローティングゲート４の側面部分を覆うゲート酸化防止膜６をキャップ膜５と同時に除去して、スタックゲート間における容量を高めることが可能である。
【００３７】
次に、図３Ｂ（ｆ）に示すように、ゲート間絶縁膜９上にＣＶＤ法等によりコントロールゲート１０を形成する。
【００３８】
その後、図示しないが、リソグラフィー法等によりコントロールゲート１０、ゲート間絶縁膜９、およびフローティングゲート４を加工し、イオン注入によりソース・ドレインを形成してメモリセルを得る。
【００３９】
（第２の実施の形態の効果）
この第２の実施の形態によれば、ゲート酸化防止膜６の形状を加工する工程を個別には設けず、第２の溝１２の形成と併せて行うことにより、第１の実施の形態と比較して工程数を減らすことができる。
【００４０】
なお、本発明は、上記各実施の形態に限定されず、発明の主旨を逸脱しない範囲内において種々変形実施が可能である。また、発明の主旨を逸脱しない範囲内において上記各実施の形態の構成要素を任意に組み合わせることができる。
【図面の簡単な説明】
【００４１】
【図１】（ａ）、（ｂ）は、本発明の第１の実施の形態に係る半導体装置の断面図である。
【図２Ａ】（ａ）〜（ｃ）は、本発明の第１の実施の形態に係る半導体装置の各製造工程を示す断面図である。
【図２Ｂ】（ｄ）〜（ｆ）は、本発明の第１の実施の形態に係る半導体装置の各製造工程を示す断面図である。
【図２Ｃ】（ｇ）〜（ｉ）は、本発明の第１の実施の形態に係る半導体装置の各製造工程を示す断面図である。
【図３Ａ】（ａ）〜（ｃ）は、本発明の第２の実施の形態に係る半導体装置の各製造工程を示す断面図である。
【図３Ｂ】（ｄ）〜（ｆ）は、本発明の第２の実施の形態に係る半導体装置の各製造工程を示す断面図である。
【符号の説明】
【００４２】
１    半導体装置
２    半導体基板
３    ゲート絶縁膜
４    フローティングゲート
５    キャップ膜
６    ゲート酸化防止膜
６ａ    底面
６ｂ    第１の側面
６ｃ    第２の側面
７    酸化膜
８    素子分離構造
９    ゲート間絶縁膜
１０    コントロールゲート
１１    第１の溝
１２    第２の溝
【図１】
2008084975.tif 000003
【図２Ａ】
2008084975.tif 000004
【図２Ｂ】
2008084975.tif 000005
【図２Ｃ】
2008084975.tif 000006
【図３Ａ】
2008084975.tif 000007
【図３Ｂ】
2008084975.tif 000008