(57)【要約】      （修正有）【課題】メモリセルの高密度化を図れるＭＲＡＭやＰＲＡＭ等の半導体記憶装置を提供する。【解決手段】間隔を有して順に配置され、膜面に対して垂直方向に電流を流すことで記録が行われる第１乃至第４の抵抗変化素子ＭＴＪ１〜ＭＴＪ４と、第１及び第２の抵抗変化素子を接続する第１の電極１５と、第３及び第４の抵抗変化素子を接続する第２の電極１５と、第２及び第３の抵抗変化素子を接続するビット線ＢＬ２と、抵抗変化素子と対をなし、第１及び第２の電極と離間して配置されたワード線ＷＬ１〜ＷＬ４と、第１乃至第４の抵抗変化素子の中の選択素子にデータを書き込む時、第１乃至第４の抵抗変化素子と第１及び第２の電極とビット線とを有するチェーン構造部に第１の電流Ｉｗ１を流す第１の電流源と、選択素子にデータを書き込む時、選択素子に対応する第１乃至第４のワード線の中の選択ワード線に第２の電流Ｉｗ２を流す第２の電流源とを具備する。【選択図】図６
2008159612.tif 000002
【特許請求の範囲】
【請求項１】
第１の方向に間隔を有して順に配置され、膜面に対して垂直方向に電流を流すことで記録が行われる第１乃至第４の抵抗変化素子と、
前記第１の抵抗変化素子の一端と前記第２の抵抗変化素子の一端とを接続する第１の電極と、
前記第３の抵抗変化素子の一端と前記第４の抵抗変化素子の一端とを接続する第２の電極と、
前記第２の抵抗変化素子の他端と前記第３の抵抗変化素子の他端とを接続するビット線と、
前記第１乃至第４の抵抗変化素子と対をなし、前記第１及び第２の電極と離間して配置され、前記第１の方向と異なる第２の方向に延在された第１乃至第４のワード線と、
前記第１乃至第４の抵抗変化素子の中の選択素子にデータを書き込む時、前記第１乃至第４の抵抗変化素子と前記第１及び第２の電極と前記ビット線とを有するチェーン構造部に第１の電流を流す第１の電流源と、
前記選択素子に前記データを書き込む時、前記選択素子に対応する前記第１乃至第４のワード線の中の選択ワード線に第２の電流を流す第２の電流源と
を具備することを特徴とする半導体記憶装置。
【請求項２】
前記第１乃至第４のワード線と前記第１及び第２の電極との間に設けられ、前記第１乃至第４のワード線に接し、前記第１及び第２の電極と絶縁され、前記第２の電流を流すことで加熱される第１乃至第４のヒーター層と
をさらに具備することを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記第１の抵抗変化素子の下方に配置され、第１の電流経路の両端が前記第１の抵抗変化素子の両端と並列接続された第１のトランジスタと、
前記第２の抵抗変化素子の下方に配置され、第２の電流経路の両端が前記第２の抵抗変化素子の両端と並列接続された第２のトランジスタと、
前記第３の抵抗変化素子の下方に配置され、第３の電流経路の両端が前記第３の抵抗変化素子の両端と並列接続された第３のトランジスタと、
前記第４の抵抗変化素子の下方に配置され、第４の電流経路の両端が前記第４の抵抗変化素子の両端と並列接続された第４のトランジスタと、
前記第１及び第２のトランジスタで共有する第１の拡散層と前記第１の電極とを接続する第１のコンタクトと、
前記第３及び第４のトランジスタで共有する第２の拡散層と前記第２の電極とを接続する第２のコンタクトと、
前記第２及び第３のトランジスタで共有する第３の拡散層と前記ビット線とを接続する第３のコンタクトと
をさらに具備することを特徴とする請求項１に記載の半導体記憶装置。
【請求項４】
前記第１乃至第４のワード線と前記第１及び第２の電極との間に設けられ、前記第１乃至第４のワード線に接し、前記第１及び第２の電極と絶縁され、前記第２の電流を流すことで加熱される第１乃至第４のヒーター層と
をさらに具備することを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】
前記第１乃至第４の抵抗変化素子は、熱で記憶状態が変化する相変化素子であることを特徴とする請求項２又は４に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、チェーン構造の抵抗変化素子を備えた半導体記憶装置に関する。
【背景技術】
【０００２】
近年、新たな原理により情報を記憶するメモリが数多く提案されているが、そのうちの一つに、トンネル型磁気抵抗（ＴＭＲ：Tunneling Magneto Resistive）効果を利用した磁気ランダムアクセスメモリ（ＭＲＡＭ：Magnetic Random Access Memory）がある。
【０００３】
ＭＲＡＭのメモリセルは、例えば、ＭＴＪ（Magnetic Tunnel Junction）素子とスイッチング素子とを含んで構成されている。ここで、スイッチング素子にＭＯＳＦＥＴを用いた場合のセルサイズは、ＭＴＪ素子の短辺をＦ（Feature size：最小加工寸法）、長辺を２Ｆとすると、１２Ｆ２となり、ＤＲＡＭやフラッシュメモリよりも大きい。そこで、容易軸書き込みのビット線をＭＴＪ素子の下部に配置し、かつ下部電極とこのコンタクトのフリンジをセルファラインで形成する場合がある。この場合、セルサイズは１０Ｆ２と小さくなるが、微細化には不十分であった。
【０００４】
２５６Ｍビットクラスの大容量のＭＲＡＭを実現するには、セル面積を１μｍ２程度以下とし、セルの周辺回路も小さくする必要がある。セル面積を１μｍ２程度以下にするためには、セルの設計ルールのＦを０．１３μｍ程度に微細化することが必要である。セルの周辺回路も小さくし、セルの占有率を０．６程度にするためには、セルの書き込み電流値を１ｍＡ程度以下にすることが必須である。しかし、現在報告されているＭＴＪ素子の書き込み電流値は、セル幅Ｆが０．４μｍ程度の場合に、小さいものでも８〜１０ｍＡ程度である（例えば、非特許文献１、２参照）。
【０００５】
最近報告されているスピン注入型ＭＲＡＭは、ＭＴＪ素子の膜面に対して垂直方向に電流を流し、その電流の流す方向によって、記録層にスピンが注入されて磁化反転が起こる。スピン注入用のＭＴＪ素子を垂直磁化型とした場合、膜面垂直方向に一軸異方性を持たせればよく、平面磁化型（平行磁化型）のように平面方向に形状磁気異方性を持たせる必要がない。このため、ＭＴＪ素子のアスペクト比を１にして、原理的には加工限界までＭＴＪ素子を小さくすることが可能である。また、平面磁化型のように２軸でそれぞれ異なる方向に電流磁場を発生させる電流磁界配線が不要となり、ＭＴＪ素子の上下電極につながる２端子が存在すれば動作が可能となるため、１ビット辺りのセル面積を縮小させることが可能である（例えば、非特許文献３参照）。
【０００６】
しかしながら、１個のＭＴＪ素子に対して、１個のＭＯＳＦＥＴをスイッチング素子として使用するためには、ＭＴＪ素子の磁化反転が起こるために必要な電流を流せるサイズのＭＯＳＦＥＴが必要である。さらに、書き込み電流の低減が必須課題であることから、セルサイズの縮小を妨げていた。さらに、従来のセル構造では、ＭＴＪ素子を３次元方向に積層することも困難であるため、飛躍的にセル密度を向上させることは困難であった。
【非特許文献１】Roy Scheuerlein et.al."A 10ns Ｒ and Ｗ Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell",ISSCC2000 Technical Digest pp.128-pp.129
【非特許文献２】Saied Tehrani,"Magneto resistive RAM", 2001 IEDM short course
【非特許文献３】W.C.Jeong et.al."High scalable MRAM using field assisted current induced switching",2005 VLSI Sympo. Technical Digest pp.184-pp.185
【非特許文献４】S.Mangin et al.,Nature Materials,Vol.5,Mar 2006
【特許文献１】特開２００４−５１７５０４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、セルの高密度化を図ることが可能な半導体記憶装置を提供する。
【課題を解決するための手段】
【０００８】
本発明の一視点による半導体記憶装置は、第１の方向に間隔を有して順に配置され、膜面に対して垂直方向に電流を流すことで記録が行われる第１乃至第４の抵抗変化素子と、前記第１の抵抗変化素子の一端と前記第２の抵抗変化素子の一端とを接続する第１の電極と、前記第３の抵抗変化素子の一端と前記第４の抵抗変化素子の一端とを接続する第２の電極と、前記第２の抵抗変化素子の他端と前記第３の抵抗変化素子の他端とを接続するビット線と、前記第１乃至第４の抵抗変化素子と対をなし、前記第１及び第２の電極と離間して配置され、前記第１の方向と異なる第２の方向に延在された第１乃至第４のワード線と、前記第１乃至第４の抵抗変化素子の中の選択素子にデータを書き込む時、前記第１乃至第４の抵抗変化素子と前記第１及び第２の電極と前記ビット線とを有するチェーン構造部に第１の電流を流す第１の電流源と、前記選択素子に前記データを書き込む時、前記選択素子に対応する前記第１乃至第４のワード線の中の選択ワード線に第２の電流を流す第２の電流源とを具備する。
【発明の効果】
【０００９】
本発明によれば、セルの高密度化を図ることが可能な半導体記憶装置を提供できる。
【発明を実施するための最良の形態】
【００１０】
本発明の実施の形態を以下に図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１１】
［１］第１の実施形態
第１の実施形態では、半導体記憶装置として磁気ランダムアクセスメモリ（ＭＲＡＭ：Magnetic Random Access Memory）を例に挙げ、抵抗変化素子である複数のＭＴＪ（Magnetic Tunnel Junction）素子をチェーン構造にしている。
【００１２】
［１−１］磁気ランダムアクセスメモリの構造
図１は、本発明の第１の実施形態に係る磁気ランダムアクセスメモリの断面図を示す。以下に、第１の実施形態に係る磁気ランダムアクセスメモリの構造について説明する。
【００１３】
図１に示すように、半導体基板（図示せず）の上方に、複数のＭＴＪ素子ＭＴＪ１〜ＭＴＪ６が一定間隔を有して紙面の横方向に配置されている。ＭＴＪ素子ＭＴＪ１〜ＭＴＪ６は、膜面に対して垂直方向に電流を流すことで記録が行われる。ＭＴＪ素子ＭＴＪ１〜ＭＴＪ６上には、導電性のコンタクト層１７がそれぞれ積層されている。コンタクト層１７は、ＭＴＪ素子ＭＴＪ１〜ＭＴＪ６と一体に形成され、ＭＴＪ素子ＭＴＪ１〜ＭＴＪ６と同一の平面形状を有している。
【００１４】
ＭＴＪ素子ＭＴＪ１、ＭＴＪ２の下部同士、ＭＴＪ素子ＭＴＪ３、ＭＴＪ４の下部同士、ＭＴＪ素子ＭＴＪ５、ＭＴＪ６の下部同士は、下部電極１５でそれぞれ接続されている。ＭＴＪ素子ＭＴＪ２、ＭＴＪ３の上部同士はコンタクト層１７を介してビット線ＢＬ２で接続され、ＭＴＪ素子ＭＴＪ４、ＭＴＪ５の上部同士はコンタクト層１７を介してビット線ＢＬ３で接続されている。ＭＴＪ素子ＭＴＪ１と隣接するＭＴＪ素子（図示せず）の上部同士はコンタクト層１７を介してビット線ＢＬ１で接続され、ＭＴＪ素子ＭＴＪ６と隣接するＭＴＪ素子（図示せず）の上部同士はコンタクト層１７を介してビット線ＢＬ４で接続されている。
【００１５】
ＭＴＪ素子ＭＴＪ１〜ＭＴＪ６の真下には、ＭＴＪ素子ＭＴＪ１〜ＭＴＪ６と対をなしてワード線ＷＬ１〜ＷＬ６が配置されている。これらワード線ＷＬ１〜ＷＬ６は、ＭＴＪ素子ＭＴＪ１〜ＭＴＪ６のそれぞれと対向して配置されている。ワード線ＷＬ１〜ＷＬ６は、下部電極１５と離間し、紙面の奥方向（又は手前方向）に平行して延在している。
【００１６】
このように第１の実施形態に係る磁気ランダムアクセメモリでは、ビット線ＢＬ１→ＭＴＪ素子ＭＴＪ１→下部電極１５→ＭＴＪ素子ＭＴＪ２→ビット線ＢＬ２→ＭＴＪ素子ＭＴＪ３→下部電極１５→ＭＴＪ素子ＭＴＪ４→ビット線ＢＬ３→ＭＴＪ素子ＭＴＪ５→下部電極１５→ＭＴＪ素子ＭＴＪ６→ビット線ＢＬ４の順に繋がったチェーン構造となっている。
【００１７】
このようなチェーン構造部の端部（例えば、ビット線ＢＬ１、ＢＬ４）には、選択セルにデータを書き込むときにチェーン構造部に電流を流すための第１の電流源（図示せず）が接続されている。この第１の電流源は、チェーン構造部の一方の端部（例えば、ビット線ＢＬ１又はビット線ＢＬ４）にだけ設けてもよいし、チェーン構造部の両方の端部（例えば、ビット線ＢＬ１及びビット線ＢＬ４）に設けてもよい。
【００１８】
ワード線ＷＬ１〜ＷＬ６の端部には、書き込み動作時に、選択セルに対応するワード線に電流を流すための第２の電流源（図示せず）が接続されている。この第２の電流源は、ワード線ＷＬ１〜ＷＬ６の一方の端部にだけ設けてもよいし、ワード線ＷＬ１〜ＷＬ６の両方の端部に設けてもよい。さらに、第２の電流源は、複数のワード線ＷＬ１〜６のそれぞれに設けてもよいし、複数のワード線ＷＬ１〜６で共有してもよい。
【００１９】
［１−２］磁気ランダムアクセスメモリの製造方法
図２乃至図５は、本発明の第１の実施形態に係る磁気ランダムアクセスメモリの製造工程の断面図を示す。以下に、第１の実施形態に係る磁気ランダムアクセスメモリの製造方法について説明する。
【００２０】
まず、図２に示すように、ＣＭＯＳ回路や多層配線等が形成された半導体基板（図示せず）上に絶縁膜１１が形成され、この絶縁膜１１内に溝１２が形成される。次に、Ｔａ、ＴａＮ等からなるバリアメタル膜（図示せず）が形成され、このバリアメタル膜上にめっき法によりＣｕ等からなる金属材１３が形成される。そして、ＣＭＰ（Chemical Mechanical Polish）法を用いて金属材１３が平坦化され、溝１２内に金属材１３が埋め込まれる。これにより、溝１２内に金属材１３からなるワード線ＷＬ１〜ＷＬ６が形成される。
【００２１】
次に、図３に示すように、ワード線ＷＬ１〜ＷＬ６及び絶縁膜１１上に酸化防止のＳｉＮ等からなる絶縁性のライナー膜１４が形成される。次に、ライナー膜１４上に、下部電極１５、ＭＴＪ膜１６、コンタクト層１７が積層で形成される。
【００２２】
次に、図４に示すように、ＲＩＥ（Reactive Ion Etching）及びイオンミリング等を用いて、下部電極１５をストッパーとして、コンタクト層１７及びＭＴＪ膜１６が一括加工される。これにより、ＭＴＪ素子ＭＴＪ１〜ＭＴＪ６がセル毎に分断される。
【００２３】
次に、図５に示すように、下部電極１５が所定形状に加工される。その後、ＨＤＰ（High Density Plasma）法等を用いて、ＳｉＯｘ系の絶縁膜１８が充填される。そして、ＣＭＰ法を用いて絶縁膜１８が平坦化され、コンタクト層１７を露出させる。次に、Ｔｉ、ＴｉＮ等のバリアメタル膜（図示せず）とＡｌＣｕ等の配線材１９が積層される。
【００２４】
次に、図１に示すように、通常のリソグラフィー法及びＲＩＥ法を用いて配線材１９が加工され、ビット線ＢＬが形成される。最後に、パッシベーション膜（図示せず）が形成され、メモリセル部が完成する。
【００２５】
［１−３］書き込み方法
第１の実施形態の書き込み方法は、スピン注入磁化反転技術を用いた書き込み方法を用いる。スピン注入磁化反転の理論は次のような式に基づいている。尚、詳細については、非特許文献４を参照されたい。
【００２６】
平行磁化型のＭＴＪ素子におけるスピン注入書き込みの磁化反転電流Ｉｃは、（式１）、（式２）のように示される。（式１）は、磁化状態が平行（Ｐ）から反平行（ＡＰ）に反転する場合を示し、（式２）は、磁化状態が反平行（ＡＰ）から平行（Ａ）に反転する場合を示している。
【００２７】
【数１】
2008159612.tif 000003
【００２８】
上記（式１）、（式２）において、Ｍｓ：記録層の飽和磁化、Ｖ：記録層の体積、α：記録層のＧｉｌｂｅｒｔダンピング定数、Ａ：輸送モデルに関する定数、Ｈ：ウェハ面内方向の印加磁場（面内方向）、Ｈｄｉｐ：固定層からの漏れ磁場（面内方向）、Ｐ：スピン分極率、Ｈｋ／／：異方性磁場（面内方向）、ｇ：記録層とピンド層の相対角度に関する係数である。
【００２９】
垂直磁化型のＭＴＪ素子におけるスピン注入書き込みの磁化反転電流Ｉｃは、（式３）、（式４）のように示される。（式３）は、磁化状態が平行（Ｐ）から反平行（ＡＰ）に反転する場合を示し、（式４）は、磁化状態が反平行（ＡＰ）から平行（Ａ）に反転する場合を示している。
【００３０】
【数２】
2008159612.tif 000004
【００３１】
上記（式３）、（式４）において、Ｍｓ：記録層の飽和磁化、Ｖ：記録層の体積、α：記録層のＧｉｌｂｅｒｔダンピング定数、Ａ：輸送モデルに関する定数、Ｈ：ウェハ面内方向の印加磁場（垂直方向）、Ｈｄｉｐ：固定層からの漏れ磁場（垂直方向）、Ｐ：スピン分極率、Ｈｋ⊥：異方性磁場（垂直方向）、ｇ：記録層と固定層の相対角度に関する係数である。
【００３２】
図６は、本発明の第１の実施形態に係る磁気ランダムアクセスメモリの書き込み動作の説明図を示す。図７（ａ）乃至（ｃ）は、本発明の第１の実施形態に係る磁気ランダムアクセスメモリの書き込み動作のタイミングを示す。図８は、本発明の第１の実施形態に係る磁気ランダムアクセスメモリのＴＭＲ曲線を示す。以下に、第１の実施形態に係る磁気ランダムアクセスメモリの書き込み動作について説明する。
【００３３】
図６に示すように、選択セルのＭＴＪ素子ＭＴＪ３に書き込み動作を行う場合、チェーン構造部に書き込み電流Ｉｗ１を流し、この書き込み電流Ｉｗ１によるスピン偏極電子をＭＴＪ素子ＭＴＪ３の記録層の磁化に作用させる。この状態で、ＭＴＪ素子ＭＴＪ３に対応するワード線ＷＬ３に電流Ｉｗ２を流し、この電流Ｉｗ２による電流磁場ＨをＭＴＪ素子ＭＴＪ３に印加する。従って、選択セルのＭＴＪ素子ＭＴＪ３には、電流Ｉｗ１によるスピン偏極電子と電流Ｉｗ２による電流磁場Ｈを作用させている。
【００３４】
ここで、例えば、書き込み電流Ｉｗ１はチェーン構造部に右方向に流し、書き込み電流Ｉｗ２はワード線ＷＬに紙面に対して手前から奥に向かって流す。この場合、選択セルのＭＴＪ素子ＭＴＪ３に対しては、書き込み電流Ｉｗ１が記録層から固定層に流れ（電子が固定層から記録層に流れ）、固定層及び記録層の磁化方向が平行状態となる。これにより、例えば“０”データが書き込まれる。
【００３５】
一方、例えば、書き込み電流Ｉｗ１はチェーン構造部に左方向に流し、書き込み電流Ｉｗ２はワード線ＷＬに紙面に対して奥から手前に向かって流す。この場合、選択セルのＭＴＪ素子ＭＴＪ３に対しては、書き込み電流Ｉｗ１が固定層から記録層に流れ（電子が記録層から固定層に流れ）、固定層及び記録層の磁化方向が反平行状態となる。これにより、例えば“１”データが書き込まれる。
【００３６】
尚、上述する“０”、“１”データの書き込み例において、電流Ｉｗ２の流す方向は上記の方向に限定されず、書き込み電流をより低減できる方向に最適化することが可能である。
【００３７】
一例として、次のような面内磁化型（平行磁化型）のＭＴＪ素子を用いた場合の動作を考える。
【００３８】
・ＲＡ＝１０Ω・μｍ２、ＭＲ＝１００％
・素子サイズ＝０．１×０．１μｍ２のとき、ＭＴＪ素子の抵抗Ｒｍｔｊは１ＫΩ（平行状態Ｐ）又は２ＫΩ（反平行状態ＡＰ）
・反転電流閾値は、以下の通りである。
【００３９】
電流密度Ｊｃ＝０．１ＭＡ／ｃｍ２（外部磁場印加時）、電流値Ｉｃ＝０．０１ｍＡ
電流密度Ｊｃ＝０．３ＭＡ／ｃｍ２（外部磁場印加なし）、電流値Ｉｃ＝０．０３ｍＡ
・チェーン規模は６４ビット／ビット線と仮定すると、各素子抵抗値は１ＫΩ（平行状態Ｐの時）であり、６４ビットで６４ＫΩとなるので、回路の動作時のビット線の両側の電位差は０．６４Ｖとなる。一方、反平行状態ＡＰの時は抵抗が２倍になるので、回路の動作時のビット線の両側の電位差は１．２８Ｖとなる。
【００４０】
このような考察により、書き込み動作時のビット線の電圧は、０．６４〜１．２８Ｖ＋αと考えられ、例えば１．５Ｖ程度が望ましい。チェーン構造部に流す書き込み電流Ｉｗ１は、０．０２ｍＡが望ましい。この書き込み電流Ｉｗ１は、定電流回路を用いて制御するとよい。磁場印加のための書き込み電流Ｉｗ２は、１ｍＡを流して、５０Ｏｅを選択セルに印加し、磁化反転閾値Ｉｃを変化させるとよい。
【００４１】
書き込み電流Ｉｗ１、Ｉｗ２を流すタイミングは、次の３つの例が考えられる。図７（ａ）に示すように、書き込み電流Ｉｗ２を先に流し始めた後に、書き込み電流Ｉｗ１を流し始めてもよい。図７（ｂ）に示すように、書き込み電流Ｉｗ１を先に流し始めた後に、書き込み電流Ｉｗ２を流し始めてもよい。図７（ｃ）に示すように、書き込み電流Ｉｗ１、Ｉｗ２を同時に流し始めてもよい。尚、本実施形態の場合は、図７（ａ）のように、ＷＬ電流Ｉｗ２を先に流してトルクを与えた上でＢＬ電流Ｉｗ１を流すのが望ましい。
【００４２】
このような書き込み動作によれば、電流磁場Ｈが発生しているワード線ＷＬの直上のＭＴＪ素子ＭＴＪのみ電流磁場Ｈの影響でスピン注入による磁化反転閾値Ｉｃが低減している。このような電流磁場のアシスト効果により、選択セルのＭＴＪ素子ＭＴＪのみ磁化反転し易くなっているため（図８参照）、チェーン構造部に流れる電流Ｉｗ１によって、選択的にＭＴＪ素子ＭＴＪのみに磁化反転を起こすことができる。
【００４３】
［１−４］読み出し方法
第１の実施形態の読み出し方法は、トンネル磁気抵抗効果を利用したデータ読み出し方法を採用する。
【００４４】
図９は、本発明の第１の実施形態に係る磁気ランダムアクセスメモリの読み出し動作の説明図を示す。図１０は、本発明の第１の実施形態に係る磁気ランダムアクセスメモリの読み出し動作のタイミングを示す。図１１は、本発明の第１の実施形態に係る磁気ランダムアクセスメモリの読み出し動作の期待値を示す。以下に、第１の実施形態に係る磁気ランダムアクセスメモリの読み出し動作について説明する。
【００４５】
まず、本実施形態の読み出し動作は、図１０に示すように、基本的に３サイクルからなる。第１サイクルと第２サイクルは、読み出し動作（Ｒ）と書き込み動作（Ｗ）を含んでいる。第３サイクルの書き込み動作（Ｗ０／１）はデータの書き戻しステップであるため、セルの状態に応じて電流Ｉｗ１−３を流す方向が変わるので、±両方の波形が示されている。
【００４６】
尚、第１サイクルと第３サイクルとからなる２サイクル動作や、第２サイクルと第３サイクルとからなる２サイクル動作も可能である。つまり、第１サイクル又は第２サイクルのいずれか一方だけを行って、セルの“１”、“０”を判別した後、データを書き戻すための第３サイクルを行うことも可能である。
【００４７】
次に、図９乃至図１１を用いて、選択セルのＭＴＪ素子ＭＴＪ３のデータを読み出す場合について具体的に説明する。尚、図９のＭＴＪ素子に上から下（記録層から固定層）へ電流を流す場合が、図１０のＩｒ１波形のプラス側と対応している。
【００４８】
（イニシャル状態）
まず、図１０に示すように、選択セルのイニシャル状態を読み出す（Ｒ）。具体的には、チェーン構造部の右方向に電流Ｉｒ１−０を流し、ＭＴＪ素子ＭＴＪ３の上から下（記録層から固定層）へ電流Ｉｒ１−０を流す。これにより、チェーン構造部のイニシャル状態の抵抗値Ω０を読み出す（Ｒ）。
【００４９】
（第１サイクル）
第１サイクルでは、図１０に示すように、選択セルに電流Ｉｗ１−１、Ｉｒ１−１を流し、“０”期待書き込み動作（Ｗ０）と読み出し動作（Ｒ）を行う。ここで、“０”期待書き込み動作（Ｗ０）を行う間、選択セルに対応するワード線に電流Ｉｗ２を流す。
【００５０】
具体的には、図９に示すように、チェーン構造部の右方向に電流Ｉｗ１−１を流し、ＭＴＪ素子ＭＴＪ３の上から下（記録層から固定層）へ電流Ｉｗ１−１を流す。この電流Ｉｗ１−１によるスピン偏極電子をＭＴＪ素子ＭＴＪ３の記録層の磁化に作用させる。この間、ＭＴＪ素子ＭＴＪ３に対応するワード線ＷＬ３に電流Ｉｗ２を流し、この電流Ｉｗ２による電流磁場ＨをＭＴＪ素子ＭＴＪ３に印加する。このように、ＭＴＪ素子ＭＴＪ３に“０”期待書き込み動作を行う（Ｗ０）。
【００５１】
次に、チェーン構造部の右方向に電流Ｉｒ１−１を流し、ＭＴＪ素子ＭＴＪ３の上から下（記録層から固定層）へ電流Ｉｒ１−１を流す。これにより、“０”期待書き込みを行った結果のチェーン構造部の抵抗値Ω１を読み出す（Ｒ）。
【００５２】
（第２サイクル）
第２サイクルでは、図１０に示すように、選択セルに電流Ｉｗ１−２、Ｉｒ１−２を流し、“１”期待書き込み動作（Ｗ１）と読み出し動作（Ｒ）を行う。ここで、“１”期待書き込み動作（Ｗ１）を行う間、選択セルに対応するワード線に電流Ｉｗ２を流す。
【００５３】
具体的には、図９に示すように、チェーン構造部の左方向に電流Ｉｗ１−２を流し、ＭＴＪ素子ＭＴＪ３の下から上（固定層から記録層）へ電流Ｉｗ１−２を流す。この電流Ｉｗ１−２によるスピン偏極電子をＭＴＪ素子ＭＴＪ３の記録層の磁化に作用させる。この間、ＭＴＪ素子ＭＴＪ３に対応するワード線ＷＬ３に電流Ｉｗ２を流し、この電流Ｉｗ２による電流磁場ＨをＭＴＪ素子ＭＴＪ３に印加する。このように、ＭＴＪ素子ＭＴＪ３に“１”期待書き込み動作を行う（Ｗ１）。
【００５４】
次に、チェーン構造部の右方向に電流Ｉｒ１−２を流し、ＭＴＪ素子ＭＴＪ３の上から下（記録層から固定層）へ電流Ｉｒ１−２を流す。これにより、“１”期待書き込みを行った結果のチェーン構造部の抵抗値Ω２を読み出す（Ｒ）。
【００５５】
（第３サイクル）
第３サイクルでは、図１０に示すように、選択セルに電流Ｉｗ１−３を流し、“０”又は“１”期待書き込み動作（Ｗ０／１）を行う。ここで、データ書き戻しのための書き込み動作（Ｗ０／１）を行う間、選択セルに対応するワード線に電流Ｉｗ２を流す。
【００５６】
具体的には、まず、読み出し動作（Ｒ）で得られた抵抗値Ω０、Ω１、Ω２をもとに、選択セルのＭＴＪ素子ＭＴＪ３のデータの判別が行われる。
【００５７】
つまり、図１１に示すように、イニシャル状態の抵抗値Ω０と比較して、“０”期待書き込み結果の抵抗値Ω１が変化せず、“１”期待書き込み結果の抵抗値Ω２が上昇すれば、選択セルのデータは“０”であると判別できる。一方、イニシャル状態の抵抗値Ω０と比較して、“０”期待書き込み結果の抵抗値Ω１が減少し、“１”期待書き込み結果の抵抗値Ω２が変化しなければ、選択セルのデータは“１”であると判別できる。
【００５８】
本例では、選択セルのデータが“０”であったとする。このため、“０”期待書き込みが行われるように、図９に示すように、チェーン構造部の右方向に電流Ｉｗ１−３を流し、ＭＴＪ素子ＭＴＪ３の上から下（記録層から固定層）へ電流Ｉｗ１−３を流す。そして、この電流Ｉｗ１−３によるスピン偏極電子をＭＴＪ素子ＭＴＪ３の記録層の磁化に作用させる。この間、ＭＴＪ素子ＭＴＪ３に対応するワード線ＷＬ３に電流Ｉｗ２を流し、この電流Ｉｗ２による電流磁場ＨをＭＴＪ素子ＭＴＪ３に印加する。このように、ＭＴＪ素子ＭＴＪ３に“０”期待書き込み動作を行われ、イニシャル状態のデータに書き戻される。
【００５９】
尚、読み出し時、ビット線の電圧は０．４Ｖ程度が望ましい。チェーン構造部に流す電流Ｉｒ１−１、Ｉｒ１−２、Ｉｒ１−３は、３μＡ程度で、誤反転は起こらないよう十分マージンをとることが望ましい。電流Ｉｒ１−０、Ｉｒ１−１、Ｉｒ１−２の電流値は、電流Ｉｗ１−１、Ｉｗ１−２、Ｉｗ１−３の電流値よりも小さいことが望ましい。電流Ｉｗ１−１、Ｉｗ１−２、Ｉｗ１−３の電流値は、例えば、図６、７で説明した書き込み電流Ｉｗ１の電流値と同程度である。
【００６０】
［１−５］ＭＴＪ素子
（構造）
図１２（ａ）は、本発明の第１の実施形態に係るＭＴＪ素子ＭＴＪの第１の例を示す断面図である。第１の例に係るＭＴＪ素子ＭＴＪは、シングルジャンクション型と呼ばれているＭＴＪ素子ＭＴＪである。以下に、ＭＴＪ素子の第１の例について説明する。
【００６１】
図１２（ａ）に示すように、下地層１５０上には、反強磁性層１５１、強磁性層１５２、トンネル障壁層１５３、強磁性層１５４及び保護層１５５が順次形成されている。
【００６２】
本例では、強磁性層１５２が磁化の向きが固定される固定層（ピン層、固着層）として機能し、強磁性層１５４が磁化の向きが反転する記録層（フリー層）として機能する。反強磁性層１５１は、強磁性層１５２の磁化の向きを固定する層である。固定層として機能する強磁性層１５２の磁化の向きは、例えば反強磁性層１５１を用いて固定してもよい。
【００６３】
尚、下地層１５０は、例えば強磁性層や反強磁性層を形成し易くしたり、保護したりするための層であり、必要に応じて設けられる。保護層１５５は、例えば強磁性層や反強磁性層を保護するための層であり、下地層１５０と同様、必要に応じて設けられる。保護層１５５は、例えばハードマスク層を利用して形成されてもよい。これら下地層１５０及び保護層１５５に関する事項は、以下に説明する第２〜第４の例においても同様である。
【００６４】
図１２（ｂ）は、本発明の第１の実施形態に係るＭＴＪ素子ＭＴＪの第２の例を示す断面図である。第２の例に係るＭＴＪ素子ＭＴＪは、ダブルジャンクション型と呼ばれているＭＴＪ素子ＭＴＪである。以下に、ＭＴＪ素子の第２の例について説明する。
【００６５】
図１２（ｂ）に示すように、下地層１５０上には、反強磁性層１５１−１、強磁性層１５２−１、トンネル障壁層１５３−１、強磁性層１５４、トンネル障壁層１５３−２、強磁性層１５２−２、反強磁性層１５１−２、及び保護層１５５が順次形成されている。
【００６６】
本例では、強磁性層１５２−１、１５２−２が固定層として機能し、強磁性層１５４が記録層として機能する。反強磁性層１５１−１は、強磁性層１５２−１の磁化の向きを固定する層であり、反強磁性層１５１−２は、強磁性層１５２−２の磁化の向きを固定する層である。
【００６７】
本例のようなダブルジャンクション型のＭＴＪ素子ＭＴＪは、例えば図１２（ａ）に示すシングルジャンクション型のＭＴＪ素子ＭＴＪと比較して、低抵抗時における抵抗値と高抵抗時における抵抗値との比、いわゆるＭＲ比（magneto-resistance ratio）をさらに大きくできる、という利点がある。
【００６８】
尚、固定層及び記録層は、それぞれ、強磁性層／非磁性層／強磁性層のように非磁性層を挟んで強磁性層を２層含む構造や、強磁性層／非磁性層／強磁性層／非磁性層／強磁性層のように強磁性層を３層含む構造、さらには、これを拡張して更に多くの強磁性層を含む構造も含まれる。但し、スピン注入型のダブルジャンクション構造においては、強磁性層１５２−１、１５２−２のうち一方は奇数、他方は偶数の強磁性層を含む多層構造であることが望ましい。例えば、強磁性層１５２−１は２層の強磁性層を含み、強磁性層１５２−２は３層の強磁性層を含む構造となる。
【００６９】
図１２（ｃ）は、本発明の第１の実施形態に係るＭＴＪ素子ＭＴＪの第３の例を示す断面図である。第３の例に係るＭＴＪ素子ＭＴＪは、第１の例に係るＭＴＪ素子ＭＴＪの強磁性層１５２、１５４を、強磁性層と非磁性層とのスタック構造としたものである。以下に、ＭＴＪ素子の第３の例について説明する。
【００７０】
図１２（ｃ）に示すように、第３の例に係るＭＴＪ素子ＭＴＪのスタック構造としては、強磁性層／非磁性層／強磁性層の三層膜を挙げることができる。本例では、強磁性層１５２が強磁性層１６１／非磁性層１６２／強磁性層１６３の三層膜とされ、強磁性層１５４が強磁性層１６４／非磁性層１６５／強磁性層１６６の三層膜とされている。
【００７１】
固定層として機能する強磁性層１５２をスタック構造とした場合、例えば強磁性層１６１／非磁性層１６２／強磁性層１６３の三層膜とした場合、強磁性層１６１と強磁性層１６３との間に、非磁性層１６２を介して反強磁性結合を生じさせるのがよい。さらに上記三層膜に接して反強磁性層１５１を設ける。このような構造とすることで、固定層として機能する強磁性層１５２、特に強磁性層１６３の磁化の向きをより固く固定できる、という利点を得ることができる。この利点により、強磁性層１５２、特に強磁性層１６３は、電流磁界の影響を受け難くなり、固定層として機能する強磁性層１５２の磁化の向きが、不慮に反転することを抑制することができる。
【００７２】
また、記録層として機能する強磁性層１５４をスタック構造とした場合、例えば強磁性層１６４／非磁性層１６５／強磁性層１６６の三層膜とした場合にも、強磁性層１６４と強磁性層１６６との間に、非磁性層１６５を介して反強磁性結合を生じさせておくのがよい。この場合、磁束が上記三層膜内で閉じるので、例えば磁極に起因したスイッチング磁界の増大を抑制することができる。この結果、例えばメモリセルの大きさ、あるいはＭＴＪ素子ＭＴＪの大きさがサブミクロン以下になっても、例えば反磁界による電流磁界に起因した消費電力の増大を抑えることができる、という利点を得ることができる。
【００７３】
また、記録層として機能する強磁性層１５４は、ソフト強磁性層と強磁性層とのスタック構造とすることも可能である。ここで述べるソフト強磁性層とは、例えば強磁性層に比較して、磁化の向きがより反転し易い層のことである。
【００７４】
強磁性層１５４を、ソフト強磁性層と強磁性層とのスタック構造とした場合、電流磁場配線、例えばビット線に近い方に、ソフト強磁性層が配置される。
【００７５】
このスタック構造には、非磁性層をさらに含ませることも可能である。例えば本例のように、強磁性層１６４／非磁性層１６５／強磁性層１６６の三層膜である場合、例えば強磁性層１６６を、ソフト強磁性層とすることもできる。
【００７６】
本例では、強磁性層１５２、１５４それぞれをスタック構造としているが、強磁性層１５２のみ、あるいは強磁性層１５４のみをスタック構造としてもよい。
【００７７】
図１２（ｄ）及び（ｅ）は、本発明の第１の実施形態に係るＭＴＪ素子ＭＴＪの第４の例を示す断面図である。第４の例に係るＭＴＪ素子ＭＴＪは、第１及び第２の例に係るＭＴＪ素子ＭＴＪの反強磁性層１５１を省略し、保持力差型構造の例である。以下に、ＭＴＪ素子の第４の例について説明する。
【００７８】
図１２（ｄ）及び（ｅ）に示すように、固定層として機能する強磁性層１５２に隣接して反強磁性層１５１を設けていない。この場合、固定層として機能する強磁性層１５２の保持力を、記録層として機能する強磁性層１５４の保持力よりも十分大きくしている。
【００７９】
尚、図１２（ａ）乃至（ｅ）において図示する“ＭＡＧＮＥＴ”は、“ＦＥＲＲＯＭＡＧＮＥＴ（フェロマグネット）”と“ＦＥＲＲＩＭＡＧＮＥＴ（フェリマグネット）”の両方を含むものとする。
【００８０】
（平面形状）
ＭＴＪ素子ＭＴＪの平面形状は、例えば、長方形、楕円、円、六角形、菱型、平行四辺形、十字型、ビーンズ型（凹型）等種々変更可能である。
【００８１】
ＭＴＪ素子ＭＴＪにおける固定層、非磁性層及び記録層は、例えば一括加工されて同じ平面形状となっているが、これに限定されない。例えば、固定層及び非磁性層は四角形にし、記録層のみ十字形状にしてもよい。
【００８２】
（材料）
固定層及び記録層の材料には、次のような強磁性材料が用いられる。例えば、Ｆｅ，Ｃｏ，Ｎｉ、それらの積層膜、又はそれらの合金、スピン分極率の大きいマグネタイト、ＣｒＯ２，ＲＸＭｎＯ３−Ｙ（Ｒ；希土類、Ｘ；Ｃａ，Ｂａ，Ｓｒ）等の酸化物の他、ＮｉＭｎＳｂ，ＰｔＭｎＳｂ等のホイスラー合金等を用いることが好ましい。また、これら磁性体には、強磁性を失わないかぎり、Ａｇ，Ｃｕ，Ａｕ，Ａｌ，Ｍｇ，Ｓｉ，Ｂｉ，Ｔａ，Ｂ，Ｃ，Ｏ，Ｎ，Ｐｄ，Ｐｔ，Ｚｒ，Ｉｒ，Ｗ，Ｍｏ，Ｎｂ等の非磁性元素が多少含まれていてもよい。
【００８３】
非磁性層の材料には、例えば、Ａｌ２Ｏ３，ＳｉＯ２，ＭｇＯ，ＡｌＮ，Ｂｉ２Ｏ３，ＭｇＦ２，ＣａＦ２，ＳｒＴｉＯ２，ＡｌＬａＯ３等の様々な誘電体を使用することができる。これらの誘電体には、酸素、窒素、フッ素欠損が存在していてもかまわない。
【００８４】
ここで、非磁性層としてＭｇＯ（酸化マグネシウム）、ＡｌＯ（酸化アルミニウム、例えばＡｌ２Ｏ３）等の絶縁体が用いられた場合、ＭＴＪ素子ＭＴＪはＴＭＲ（Tunneling Magneto Resistive）効果を有する。非磁性層としてＣｕ、Ｐｔ等の金属が用いられた場合、ＭＴＪ素子ＭＴＪはＧＭＲ（Giant Magneto Resistive）効果を有する。
【００８５】
（磁化配置）
図１３（ａ）及び（ｂ）、図１４（ａ）及び（ｂ）は、本発明の第１の実施形態に係るＭＴＪ素子の平行又は反平行の磁化配置の図を示す。
【００８６】
図１３（ａ）及び図１４（ａ）に示すように、ＭＴＪ素子ＭＴＪの固定層及び記録層の磁化方向が平行（同じ向き）となった場合、非磁性層のトンネル抵抗は最も低くなる。この状態を、例えば“０”状態とする。
【００８７】
一方、図１３（ｂ）及び図１４（ｂ）に示すように、ＭＴＪ素子ＭＴＪの固定層及び記録層の磁化方向が反平行（逆向き）となった場合、非磁性層のトンネル抵抗は最も高くなる。この状態を、例えば“１”状態とする。
【００８８】
尚、固定層及び記録層の磁化の安定方向は、図１３（ａ）及び（ｂ）のように、膜面に対して平行な方向である平行磁化型でもよいし、図１４（ａ）及び（ｂ）に示すように、膜面に対して垂直な方向である垂直磁化型でもよい。
【００８９】
ここで、ＭＴＪ素子ＭＴＪが平行磁化型の場合において、形状磁気異方性を利用するときは、例えば、ＭＴＪ素子の磁化容易軸の方向（長辺方向）はビット線ＢＬの延在方向を向き、ＭＴＪ素子の磁化困難軸の方向（短辺方向）はワード線ＷＬの延在方向を向く。
【００９０】
［１−６］効果
上記第１の実施形態によれば、ＭＴＪ素子をチェーン構造にし、１ビットのＭＴＪ素子への選択書き込みを可能にする。これにより、１ＭＴＪ素子の動作に必要なトランジスタのサイズを縮小させることで、セルの高密度化を実現できる。
【００９１】
［２］第２の実施形態
第２の実施形態は、第１の実施形態のＭＴＪ素子とビット線との間にコンタクトをさらに設けた例である。
【００９２】
［２−１］磁気ランダムアクセスメモリの構造
図１５は、本発明の第２の実施形態に係る磁気ランダムアクセスメモリの断面図を示す。以下に、第２の実施形態に係る磁気ランダムアクセスメモリの構造について説明する。
【００９３】
図１５に示すように、第２の実施形態において、上記第１の実施形態と異なる点は、ＭＴＪ素子ＭＴＪ１〜ＭＴＪ６とビット線ＢＬ１〜ＢＬ４との間にコンタクト層２１をそれぞれ設けている点である。
【００９４】
つまり、第１の実施形態では、ＭＴＪ素子ＭＴＪ１〜ＭＴＪ６上のコンタクト層１７がビット線ＢＬ１〜ＢＬ４に直接接続されていた。これに対し、第２の実施形態では、ＭＴＪ素子ＭＴＪ１〜ＭＴＪ６上のコンタクト層１７を、ビット線ＢＬ１〜ＢＬ４に直接接続せず、コンタクト層２１を介してビット線ＢＬ１〜ＢＬ４に接続している。
【００９５】
コンタクト層２１は、図示するようにＭＴＪ素子ＭＴＪ１〜ＭＴＪ６と異なる面積を有してもよい。例えば、コンタクト層２１の平面形状は、ＭＴＪ素子ＭＴＪ１〜ＭＴＪ６及びコンタクト層１７の平面形状より小さい。
【００９６】
このような構造は、第１の実施形態と同様、コンタクト層１７を形成した後、コンタクト層１７上に絶縁膜を堆積した後、リソグラフィー法と加工技術を用いて絶縁膜の一部を除去してコンタクト層１７を露出するコンタクトホールを形成する。そして、このコンタクトホールを導電材で埋め込むことで、コンタクト層２１を形成している。
【００９７】
尚、第２の実施形態の書き込み／読み出し動作に関しては、第１の実施形態と同じであるため説明は省略する。
【００９８】
［２−２］効果
上記第２の実施形態によれば、第１の実施形態と同様の効果を得ることができるだけでなく、さらに次のような効果も得ることができる。
【００９９】
第１の実施形態では、ＭＴＪ素子ＭＴＪ上に堆積した絶縁膜１８をＣＭＰで平坦化するとき、このＣＭＰ時に膜厚ばらつきが生じるおそれがある。しかし、第２の実施形態では、ビット線ＢＬとＭＴＪ素子ＭＴＪ上のコンタクト層１７を直接接続させずに、コンタクト層２１を設けている。従って、第１の実施形態における膜厚ばらつきをコンタクト層２１で吸収することができる。これにより、プロセス的に余裕があるＭＲＡＭインテグレーションが可能となるため、歩留まりを向上できる。
【０１００】
［３］第３の実施形態
第３の実施形態では、第１の実施形態のワード線上にヒーター層を追加することで、書き込み動作時に熱アシスト効果を得るものである。
【０１０１】
［３−１］磁気ランダムアクセスメモリの構造
図１６は、本発明の第３の実施形態に係る磁気ランダムアクセスメモリの断面図を示す。以下に、第３の実施形態に係る磁気ランダムアクセスメモリの構造について説明する。
【０１０２】
図１６に示すように、第３の実施形態において、上記第１の実施形態と異なる点は、ワード線ＷＬ１〜ＷＬ６上にヒーター層３１をそれぞれ形成している点である。
【０１０３】
ヒーター層３１は、ワード線ＷＬ１〜ＷＬ６と積層して一体形成されており、ワード線ＷＬ１〜ＷＬ６と接している。ヒーター層３１と下部電極１５との間には絶縁性のライナー膜１４を設けることで、ヒーター層３１は下部電極１５と絶縁されている。尚、絶縁性のヒーター層３１を用いれば、ヒーター層３１は下部電極１５と接してもよい。
【０１０４】
ヒーター層３１は、ワード線ＷＬ１〜ＷＬ６に電流を流すことで加熱される。このようなヒーター層３１の材料としては、次のようなものが挙げられる。これらの材料の中から必要加熱温度やプロセスインテグレーションによって最適な選択を行う。
【０１０５】
（ａ）Ｎｉ−Ｃｒ、Ｎｉ−Ｃｒ−Ｆｅ系の合金、又はこれらに少量のＳｉを添加した合金
（ｂ）Ｃｕ−Ｎｉ、Ｃｕ−Ｎｉ−Ｚｎ−Ｗ系の合金
（ｃ）Ｗ、Ｗ−Ｔｈ酸化物、Ｗ−Ｍｏ系、Ｗ−Ｒｅ等のＷ系合金
（ｄ）Ｔａ、Ｔａ−Ｗ−Ｈｆ等のＴａ系合金
（ｅ）Ｔｉ−Ａｌ−酸化物合金
ライナー膜１４は、加熱されたヒーター層３１の熱をＭＴＪ素子ＭＴＪ１〜ＭＴＪ６に効率よく伝導させるために熱伝導性がよく、かつ、プロセスとの整合性がよい絶縁材料が望ましい。このような材料としては、例えば、ＳｉＯ２、ＳｉＮ、ＡｌＯｘ等があげられる。
【０１０６】
［３−２］磁気ランダムアクセスメモリの製造方法
図１７乃至図２１は、本発明の第３の実施形態に係る磁気ランダムアクセスメモリの製造工程の断面図を示す。以下に、第３の実施形態に係る磁気ランダムアクセスメモリの製造方法について説明する。
【０１０７】
まず、図１７に示すように、ＣＭＯＳ回路や多層配線等が形成された半導体基板（図示せず）上に絶縁膜１１が形成される。次に、スパッタ法等により、Ｔｉ、ＴｉＮ等からなるバリアメタル膜（図示せず）とＡｌＣｕ等の低抵抗の金属材１３が絶縁膜１１上に積層される。さらに、金属材１３上にヒーター層３１が積層される。
【０１０８】
次に、図１８に示すように、ＲＩＥ法及びイオンミリング法等を用いて、金属材１３及びヒーター層３１が一括加工される。これにより、ワード線ＷＬ１〜ＷＬ６が形成される。
【０１０９】
次に、図１９に示すように、全面に絶縁膜３２が堆積され、ヒーター層３１が露出するまで絶縁膜３２が平坦化される。次に、エッチングストッパー及び絶縁分離用のＳｉＮ等からなる絶縁性のライナー膜１４がヒーター層３１及び絶縁膜３２上に形成される。
【０１１０】
次に、図２０に示すように、ライナー膜１４上に、下部電極１５、ＭＴＪ膜１６、上部コンタクト層１７が積層される。
【０１１１】
次に、図２１に示すように、ＲＩＥ及びイオンミリング等を用いて、下部電極１５をストッパーとして、上部コンタクト層１７及びＭＴＪ膜１６が一括加工される。これにより、ＭＴＪ素子ＭＴＪがセル毎に分断される。次に、下部電極１５が所定形状に加工される。その後、ＨＤＰ法等を用いて、ＳｉＯｘ系の絶縁膜１８が充填される。そして、ＣＭＰ法を用いて絶縁膜１８が平坦化され、コンタクト層１７を露出させる。
【０１１２】
次に、図１６に示すように、Ｔｉ、ＴｉＮ等のバリアメタル膜（図示せず）とＡｌＣｕ等の配線材１９が積層される。次に、通常のリソグラフィー法及びＲＩＥ法を用いて配線材１９が加工され、ビット線ＢＬが形成される。最後に、パッシベーション膜（図示せず）が形成され、メモリセル部が完成する。
【０１１３】
［３−３］書き込み方法
第３の実施形態の書き込み動作は、第１の実施形態と基本的には同じである。つまり、選択セルに書き込み動作を行う場合、チェーン構造部に書き込み電流Ｉｗ１を流し、この書き込み電流Ｉｗ１によるスピン偏極電子を選択セルの記録層の磁化に作用させる。この状態で、選択セルに対応するワード線ＷＬに電流Ｉｗ２を流し、この電流Ｉｗ２による電流磁場Ｈを選択セルのＭＴＪ素子に印加する。従って、選択セルには、電流Ｉｗ１によるスピン偏極電子と電流Ｉｗ２による電流磁場Ｈを作用させている。
【０１１４】
これにより、電流磁場Ｈが発生しているワード線ＷＬの直上のＭＴＪ素子ＭＴＪのみ電流磁場Ｈの影響でスピン注入による磁化反転閾値Ｉｃが低減する。このため、チェーン構造部に流れる電流Ｉｗ１によって、選択的にＭＴＪ素子ＭＴＪのみに磁化反転が起こる。
【０１１５】
ここで、第３の実施形態では、ワード線ＷＬに書き込み電流Ｉｗ２を流すことで、ワード線ＷＬと積層したヒーター層３１が加熱される。このヒーター層３１の熱が伝導することで、ヒーター層３１の上方のＭＴＪ素子ＭＴＪが加熱される。この状態で、ＭＴＪ素子ＭＴＪの磁化反転のための書き込み電流Ｉｗ１をチェーン構造部に流すと、書き込み電流Ｉｗ２を印加しているワード線ＷＬの直上のＭＴＪ素子ＭＴＪのみ熱の影響でスピン注入による磁化反転閾値Ｉｃが低減しているため、書き込み電流Ｉｗ１で選択的にこのＭＴＪ素子ＭＴＪのみ磁化反転が起こる。
【０１１６】
このような熱アシストの場合も、書き込み電流Ｉｗ１、Ｉｗ２を流すタイミングは、図７（ａ）乃至（ｃ）に示す次の３つの例が考えられる。本実施形態では、書き込み電流Ｉｗ２を流して素子を加熱し電流磁場Ｈを変化させた段階で、チェーン構造部に書き込み電流Ｉｗ１を流すため、図７（ａ）のタイミングが主流であるが、回路動作安定のタイミング（Delay等）などの影響で図７（ｂ）、（ｃ）のタイミングもあり得る。
【０１１７】
尚、第３の実施形態の読み出し動作に関しては、第１の実施形態と同じであるため説明は省略する。
【０１１８】
［３−４］効果
上記第３の実施形態によれば、第１の実施形態と同様の効果を得ることができる。さらに、第３の実施形態では、ワード線ＷＬ上にヒーター層３１を設けている。このため、書き込み動作時、ワード線ＷＬの書き込み電流Ｉｗ２によって発生する電流磁場Ｈのアシストに加え、ヒーター層３１による熱アシストが起こる。このため、スピン注入反転させるために必要な磁化反転閾値Ｉｃをさらに低減させることができ、それだけＭＴＪ膜の設計余裕ができ、ＭＴＪ膜の信頼性向上を図ることができる。
【０１１９】
［４］第４の実施形態
第４の実施形態は、第１の実施形態に係るチェーン構造部が梯子型となっている例である。
【０１２０】
［４−１］磁気ランダムアクセスメモリの構造
図２２は、本発明の第４の実施形態に係る磁気ランダムアクセスメモリの断面図を示す。以下に、第４の実施形態に係る磁気ランダムアクセスメモリの構造について説明する。
【０１２１】
図２２に示すように、第４の実施形態において、第１の実施形態と異なる点は、ＭＴＪ素子毎にトランジスタ（例えばＭＯＳＦＥＴ）が設けられ、ＭＴＪ素子とこれに対応するトランジスタが並列接続され、梯子型のチェーン構造部が形成されている点である。
【０１２２】
具体的には、チェーン構造部の下方には、ＭＴＪ素子ＭＴＪ１〜ＭＴＪ６と同じ間隔でトランジスタＴｒ１〜Ｔｒ６が形成されている。ＭＴＪ素子ＭＴＪ１〜ＭＴＪ６（ワード線ＷＬ１〜ＷＬ６）の真下には、トランジスタＴｒ１〜Ｔｒ６のゲート電極Ｇ１〜Ｇ６がそれぞれ配置されている。トランジスタＴｒ１は、ゲート電極Ｇ１とソース／ドレイン拡散層４３ａ、４３ｂとを有する。トランジスタＴｒ２は、ゲート電極Ｇ２とソース／ドレイン拡散層４３ｂ、４３ｃとを有する。トランジスタＴｒ３は、ゲート電極Ｇ３とソース／ドレイン拡散層４３ｃ、４３ｄとを有する。トランジスタＴｒ４は、ゲート電極Ｇ４とソース／ドレイン拡散層４３ｄ、４３ｅとを有する。トランジスタＴｒ５は、ゲート電極Ｇ５とソース／ドレイン拡散層４３ｅ、４３ｆとを有する。トランジスタＴｒ６は、ゲート電極Ｇ６とソース／ドレイン拡散層４３ｆ、４３ｇとを有する。従って、ソース／ドレイン拡散層４３ｂはトランジスタＴｒ１とトランジスタＴｒ２とで共有され、ソース／ドレイン拡散層４３ｃはトランジスタＴｒ２とトランジスタＴｒ３とで共有され、ソース／ドレイン拡散層４３ｄはトランジスタＴｒ３とトランジスタＴｒ４とで共有され、ソース／ドレイン拡散層４３ｅはトランジスタＴｒ４とトランジスタＴｒ５とで共有され、ソース／ドレイン拡散層４３ｆはトランジスタＴｒ５とトランジスタＴｒ６とで共有されている。
【０１２３】
ソース／ドレイン拡散層４３ａとビット線ＢＬ１とはコンタクト４５ａで接続され、ソース／ドレイン拡散層４３ｂと下部電極１５とはコンタクト４４ａで接続されている。これにより、ＭＴＪ素子ＭＴＪ１とトランジスタＴｒ１の電流経路の両端（ソースとドレイン）とは並列接続されている。つまり、各セルは、各ＭＴＪ素子ＭＴＪ１〜ＭＴＪ６とこれに対応するトランジスタＴｒ１〜Ｔｒ６とがそれぞれ並列接続された構造となっている。そして、各セルは、隣り合うセルと直列接続されている。このように第４の実施形態のチェーン構造部は梯子型になっている。
【０１２４】
［４−２］磁気ランダムアクセスメモリの製造方法
図２３乃至図２６は、本発明の第４の実施形態に係る磁気ランダムアクセスメモリの製造工程の断面図を示す。以下に、第４の実施形態に係る磁気ランダムアクセスメモリの製造方法について説明する。
【０１２５】
まず、図２３に示すように、半導体基板４１内にＳＴＩ（Shallow Trench Isolation）構造の素子分離領域４２が形成される。次に、半導体基板４１上にゲート電極Ｇ１〜Ｇ６が形成され、このゲート電極Ｇ１〜Ｇ６の両側にソース／ドレイン拡散層４３ａ〜４３ｇが形成される。これにより、ＭＯＳＦＥＴ等からなるトランジスタＴｒ１〜Ｔｒ６が形成される。
【０１２６】
次に、半導体基板４１上に絶縁膜１１が形成され、この絶縁膜１１内に溝１２が形成される。次に、Ｔａ、ＴａＮ等からなるバリアメタル膜（図示せず）が形成され、このバリアメタル膜上にめっき法によりＣｕ等からなる金属材１３が形成される。そして、ＣＭＰ法を用いて金属材１３が平坦化され、溝１２内に金属材１３が埋め込まれる。これにより、溝１２内に金属材１３からなるワード線ＷＬ１〜ＷＬ６が形成される。
【０１２７】
次に、ワード線ＷＬ１〜ＷＬ６及び絶縁膜１１上に酸化防止のＳｉＮ等からなるライナー膜１４が形成される。次に、ソース／ドレイン拡散層４３ａ〜４３ｇに達するコンタクトホールが形成される。このコンタクトホール内にはＴｉからなるバリアメタル膜（図示せず）が形成され、このバリアメタル膜上にはＣＶＤ法等によりＷからなる金属材が形成され、コンタクトホールが埋め込まれる。これにより、コンタクト４４ａ〜４４ｃが形成される。
【０１２８】
次に、図２４に示すように、ライナー膜１４及びコンタクト４４ａ〜４４ｃ上に、下部電極１５、ＭＴＪ膜１６、コンタクト層１７が積層で形成される。
【０１２９】
次に、図２５に示すように、ＲＩＥ及びイオンミリング等を用いて、下部電極１５をストッパーとして、コンタクト層１７及びＭＴＪ膜１６が一括加工される。これにより、ＭＴＪ素子ＭＴＪ１〜ＭＴＪ６がセル毎に分断される。次に、下部電極１５が所定形状に加工される。
【０１３０】
次に、図２６に示すように、ＨＤＰ法等を用いて、ＳｉＯｘ系の絶縁膜１８が充填される。そして、ＣＭＰ法を用いて絶縁膜１８が平坦化され、コンタクト層１７を露出させる。次に、ソース／ドレイン拡散層４３ａ〜４３ｇに達するコンタクトホールが形成される。このコンタクトホール内にはＴｉからなるバリアメタル膜（図示せず）が形成され、このバリアメタル膜上にはＣＶＤ法等によりＷからなる金属材が形成され、コンタクトホールが埋め込まれる。これにより、コンタクト４５ａ〜４５ｄが形成される。
【０１３１】
次に、図２２に示すように、Ｔｉ、ＴｉＮ等のバリアメタル膜（図示せず）とＡｌＣｕ等の配線材１９が積層される。次に、通常のリソグラフィー法及びＲＩＥ法を用いて配線材１９が加工され、ビット線ＢＬ１〜ＢＬ４が形成される。最後に、パッシベーション膜（図示せず）が形成され、メモリセル部が完成する。
【０１３２】
［４−３］書き込み方法
図２７は、本発明の第４の実施形態に係る磁気ランダムアクセスメモリの書き込み動作の説明図を示す。以下に、第４の実施形態に係る磁気ランダムアクセスメモリの書き込み動作について説明する。
【０１３３】
第４の実施形態の書き込み動作は、第１の実施形態と基本的には同じである。つまり、図２７に示すように、選択セルのＭＴＪ素子ＭＴＪ３書き込み動作を行う場合、チェーン構造部に書き込み電流Ｉｗ１を流し、この書き込み電流Ｉｗ１によるスピン偏極電子をＭＴＪ素子ＭＴＪ３の記録層の磁化に作用させる。この状態で、ＭＴＪ素子ＭＴＪ３に対応するワード線ＷＬ３に電流Ｉｗ２を流し、この電流Ｉｗ２による電流磁場ＨをＭＴＪ素子ＭＴＪ３に印加する。従って、選択セルのＭＴＪ素子ＭＴＪ３には、電流Ｉｗ１によるスピン偏極電子と電流Ｉｗ２による電流磁場Ｈを作用させている。
【０１３４】
これにより、電流磁場Ｈが発生しているワード線ＷＬ３の直上のＭＴＪ素子ＭＴＪ３のみ電流磁場Ｈの影響でスピン注入による磁化反転閾値Ｉｃが低減する。このため、チェーン構造部に流れる電流Ｉｗ１によって、選択的にＭＴＪ素子ＭＴＪ３のみに磁化反転が起こる。
【０１３５】
尚、第４の実施形態では、書き込み動作時、トランジスタＴｒ１〜Ｔｒ６は全てＯＦＦ状態とする。
【０１３６】
［４−４］読み出し方法
図２８は、本発明の第４の実施形態に係る磁気ランダムアクセスメモリの読み出し動作の説明図を示す。以下に、第４の実施形態に係る磁気ランダムアクセスメモリの読み出し動作について説明する。
【０１３７】
第４の実施形態の読み出し動作は、第１の実施形態と基本的には同じである。ここで、第４の実施形態では、図２８に示すように、ＭＴＪ素子ＭＴＪ３の下部に配置されたトランジスタＴｒ３のゲートのみをＯＦＦ状態にし、同じチェーン構造の他の全てのトランジスタＴｒ１、Ｔｒ２、Ｔｒ４〜Ｔｒ６のゲートをＯＮ状態にする。これによって、抵抗分割によって、ＭＴＪ素子ＭＴＪ３以外のＭＴＪ素子ＭＴＪ１、ＭＴＪ２、ＭＴＪ４〜ＭＴＪ６は読み出し電流Ｉｒが主としてトランジスタのチャネルを流れ、ＭＴＪ素子ＭＴＪ３のみＭＴＪ素子自体に読み出し電流Ｉｒが流れる。その結果、ＭＴＪ素子の信号を損なうことなく、セル電流Ｉｒを読み出すことが可能である。
【０１３８】
尚、トランジスタＴｒ１〜Ｔｒ６の抵抗は低いことが望ましい。これは、トランジスタＴｒ１〜Ｔｒ６の抵抗が低いほど、セル信号のＳ／Ｎ比が高くなるからである。一例として、トランジスタＴｒ１〜Ｔｒ６の抵抗は、ＭＴＪ素子ＭＴＪ１〜ＭＴＪ６の抵抗より低いことが望ましい。
【０１３９】
［４−５］効果
上記第４の実施形態によれば、第１の実施形態と同様の効果を得ることができる。さらに、第４の実施形態では、セル毎にトランジスタＴｒを設け、梯子型のチェーン構造を形成している。これにより、ＭＴＪ素子の書き込み電流を流すパスをチェーン構造部内に止めることができるため、トランジスタのチャネルはより低電流の読み出し電流を流せればよく、セルアレイ面積の縮小が可能となる。また、書き込み動作がチェーン構造部のみを流れる電流で可能になるため、書き込み動作の高速化が可能となる。
【０１４０】
［５］第５の実施形態
第５の実施形態は、第４の実施形態の変形例であり、第４の実施形態のワード線上にヒーター層を設けている。従って、第５の実施形態は、ヒーター層を有する梯子型チェーン構造である。
【０１４１】
［５−１］磁気ランダムアクセスメモリの構造
図２９は、本発明の第５の実施形態に係る磁気ランダムアクセスメモリの断面図を示す。以下に、第５の実施形態に係る磁気ランダムアクセスメモリの構造について説明する。
【０１４２】
図２９に示すように、第５の実施形態において、上記第４の実施形態と異なる点は、ワード線ＷＬ１〜ＷＬ６上にヒーター層５１を形成している点である。
【０１４３】
ヒーター層５１は、ワード線ＷＬ１〜ＷＬ６と積層して一体形成されている。ヒーター層５１の下面はワード線ＷＬ１〜ＷＬ６に接し、ヒーター層５１の上面は下部電極１５に接している。ここで、ヒーター層５１は絶縁材で形成することで、ワード線ＷＬ１〜ＷＬ６と下部電極１５とは絶縁されている。尚、導電性のヒーター層５１を用いた場合は、ヒーター層５１と下部電極１５との間に絶縁膜等を設ければよい。
【０１４４】
ヒーター層５１は、ワード線ＷＬ１〜ＷＬ６に電流を流すことで加熱される。このようなヒーター層５１の材料としては、例えば上記第３の実施形態で述べた材料等があげられる。
【０１４５】
尚、動作原理に関しては、書き込み動作は第３及び第４の実施形態と同じ、読み出し動作は第４の実施形態と同じとなる。
【０１４６】
［５−２］効果
上記第５の実施形態によれば、第１の実施形態と同様の効果を得ることができる。さらに、第５の実施形態は、梯子型のチェーン構造とすることで第４の実施形態と同様の効果を得られ、さらに、ヒーター層５１を設けることで第３の実施形態と同様の効果を得ることができる。
【０１４７】
［６］第６の実施形態
第６の実施形態は、第１の実施形態のチェーン構造部を多層に積層した例である。
【０１４８】
［６−１］磁気ランダムアクセスメモリの構造
図３０は、本発明の第６の実施形態に係る磁気ランダムアクセスメモリの断面図を示す。以下に、第６の実施形態に係る磁気ランダムアクセスメモリの構造について説明する。
【０１４９】
図３０に示すように、第６の実施形態において、上記第１の実施形態と異なる点は、複数のチェーン構造部を基板面に対して垂直方向に積層している点である。
【０１５０】
ここで、１つのチェーン構造部に対して、一対の書き込み／読み出しドライバ／シンカーのＭＯＳＦＥＴが配置されていればよい。このようなＭＯＳＦＥＴは、セルアレイ面積を損なうことなく、チェーン構造部の下部に形成することは十分可能である。
【０１５１】
また、周辺回路部では、チェーン構造部に使われるワード線及びビット線を、通常のロジック配線の結線（配線Ｗ１〜Ｗ６、コンタクトＣ１〜Ｃ５）として使用することが可能である。このため、チップ上の空間をメモリ部、ロジック部でロスすることなく高集積化することが可能となる。
【０１５２】
尚、第６の実施形態の書き込み／読み出し動作に関しては、第１の実施形態と同じであるため説明は省略する。
【０１５３】
［６−２］効果
上記第６の実施形態によれば、第１の実施形態と同様の効果を得ることができる。さらに、第６の実施形態では、チェーン構造部を積層している。このため、通常のセルアレイ構成では原理的に不可能である、４Ｆ２を大きく下回るメモリセルサイズを実現することが可能となり、高集積メモリデバイスを提供できる。
【０１５４】
［７］第７の実施形態
第７の実施形態は、第１の実施形態の変形例であり、ワード線をＭＴＪ素子とずらして配置した例である。
【０１５５】
［７−１］磁気ランダムアクセスメモリの構造
図３１は、本発明の第７の実施形態に係る磁気ランダムアクセスメモリの断面図を示す。以下に、第７の実施形態に係る磁気ランダムアクセスメモリの構造について説明する。
【０１５６】
図３１に示すように、第７の実施形態において、上記第１の実施形態と異なる点は、ワード線をＭＴＪ素子とずらして配置している点である。
【０１５７】
すなわち、ワード線ＷＬ１〜ＷＬ６は、ＭＴＪ素子ＭＴＪ１〜ＭＴＪ６の真下には配置されないため、ＭＴＪ素子ＭＴＪ１〜ＭＴＪ６のそれぞれとは対向しない。例えば、ワード線ＷＬ１は、ＭＴＪ素子ＭＴＪ１とＭＴＪ素子ＭＴＪ２との間の下方に配置され、ワード線ＷＬ２は、ＭＴＪ素子ＭＴＪ２とＭＴＪ素子ＭＴＪ３との間の下方に配置されている。
【０１５８】
尚、このような構造の本実施形態においては、ＭＴＪ素子は垂直磁化型を用いることが望ましい。
【０１５９】
［７−２］書き込み方法
第７の実施形態の書き込み動作は、第１の実施形態と基本的には同じである。つまり、図３１に示すように、選択セルのＭＴＪ素子ＭＴＪ３に書き込み動作を行う場合、チェーン構造部に書き込み電流Ｉｗ１を流し、この書き込み電流Ｉｗ１によるスピン偏極電子をＭＴＪ素子ＭＴＪ３の記録層の磁化に作用させる。この状態で、選択セルに対応するワード線ＷＬ３に電流Ｉｗ２を流し、この電流Ｉｗ２による電流磁場ＨをＭＴＪ素子ＭＴＪ３に印加する。従って、選択セルのＭＴＪ素子ＭＴＪ３には、電流Ｉｗ１によるスピン偏極電子と電流Ｉｗ２による電流磁場Ｈを作用させている。
【０１６０】
この例では、書き込み電流Ｉｗ２はワード線ＷＬ３に流したが、これに限定されない。例えば、書き込み電流Ｉｗ２は、ワード線ＷＬ２に流してもよいし、ワード線ＷＬ２とワード線ＷＬ３の両方に流してもよい。
【０１６１】
尚、第７の実施形態の読み出し動作に関しては、第１の実施形態と同じであるため説明は省略する。
【０１６２】
［７−３］効果
上記第７の実施形態によれば、第１の実施形態と同様の効果を得ることができる。さらに、第７の実施形態では、ワード線ＷＬをＭＴＪ素子ＭＴＪの真下に配置せずに、ワード線ＷＬをＭＴＪ素子ＭＴＪに対して斜めに配置している。このため、垂直磁化型のＭＴＪ素子の場合、真下から磁場を印加するよりも斜めから磁場を印加する方が、垂直方向の磁場を効率よく印加できる。
【０１６３】
［８］第８の実施形態
第８の実施形態は、第１の実施形態の変形例であり、２つのＭＴＪ素子に対して１つのワード線を配置した例である。
【０１６４】
［８−１］磁気ランダムアクセスメモリの構造
図３２は、本発明の第８の実施形態に係る磁気ランダムアクセスメモリの断面図を示す。以下に、第８の実施形態に係る磁気ランダムアクセスメモリの構造について説明する。
【０１６５】
図３２に示すように、第８の実施形態において、上記第１の実施形態と異なる点は、ＭＴＪ素子毎にワード線が配置されずに、２セル毎に１つのワード線が配置されている点である。
【０１６６】
すなわち、ＭＴＪ素子ＭＴＪ１とＭＴＪ素子ＭＴＪ２との間の下部電極１５の下方にワード線ＷＬ１が配置され、ＭＴＪ素子ＭＴＪ３とＭＴＪ素子ＭＴＪ４との間の下部電極１５の下方にワード線ＷＬ２が配置され、ＭＴＪ素子ＭＴＪ５とＭＴＪ素子ＭＴＪ６との間の下部電極１５の下方にワード線ＷＬ３が配置されている。従って、ワード線ＷＬ１はＭＴＪ素子ＭＴＪ１、ＭＴＪ２で共通して用いられ、ワード線ＷＬ２はＭＴＪ素子ＭＴＪ３、ＭＴＪ４で共通して用いられ、ワード線ＷＬ３はＭＴＪ素子ＭＴＪ５、ＭＴＪ６で共通して用いられている。
【０１６７】
尚、このような構造の本実施形態においては、ＭＴＪ素子は垂直磁化型を用いることが望ましく、非対称なヒステリシス曲線を有するＭＴＪ素子を想定している。
【０１６８】
［８−２］書き込み方法
第８の実施形態の書き込み動作は、第１の実施形態と基本的には同じである。つまり、図３２に示すように、選択セルのＭＴＪ素子ＭＴＪ３に書き込み動作を行う場合、チェーン構造部に書き込み電流Ｉｗ１を流し、この書き込み電流Ｉｗ１によるスピン偏極電子をＭＴＪ素子ＭＴＪ３の記録層の磁化に作用させる。この状態で、選択セルに対応するワード線ＷＬ２に電流Ｉｗ２を流し、この電流Ｉｗ２による電流磁場ＨをＭＴＪ素子ＭＴＪ３に印加する。従って、選択セルのＭＴＪ素子ＭＴＪ３には、電流Ｉｗ１によるスピン偏極電子と電流Ｉｗ２による電流磁場Ｈを作用させている。
【０１６９】
ここで、本実施形態では、ＭＴＪ素子の平行状態又は反平行状態と電流Ｉｗ１の流す向きとの相関で、ワード線ＷＬに流す書き込み電流Ｉｗ２の向きとチェーン構造部に流す書き込み電流Ｉｗ１の向きを制御する。これにより、２ビットに共通で配置されたワード線の磁界によって、このワード線に対応した２つのＭＴＪ素子のうち左右いずれかのＭＴＪ素子のみに書き込みが起こる。
【０１７０】
尚、第８の実施形態の読み出し動作に関しては、第１の実施形態と同じであるため説明は省略する。
【０１７１】
［８−３］効果
上記第８の実施形態によれば、第１の実施形態と同様の効果を得ることができる。さらに、第８の実施形態では、２つのＭＴＪ素子に対して１つのワード線ＷＬを設けている。このため、ワード線ＷＬの方向の周辺回路領域を広く確保することができる。
【０１７２】
［９］第９の実施形態
第９の実施形態は、第１の実施形態のチェーン構造部の下方の空間部を利用するものである。
【０１７３】
［９−１］磁気ランダムアクセスメモリの構造
図３３は、本発明の第９の実施形態に係る磁気ランダムアクセスメモリの断面図を示す。以下に、第９の実施形態に係る磁気ランダムアクセスメモリの構造について説明する。
【０１７４】
図３３に示すように、第９の実施形態では、上記第１の実施形態のチェーン構造部の下方の空間部Ｓを有効活用する。つまり、この空間部Ｓに、書き込み用ドライバ、別のロジック回路などを配置する。
【０１７５】
尚、第９の実施形態の書き込み／読み出し動作に関しては、第１の実施形態と同じであるため説明は省略する。
【０１７６】
［９−２］効果
上記第９の実施形態によれば、第１の実施形態と同様の効果を得ることができる。さらに、第９の実施形態では、チェーン構造部の下方の空間部Ｓの有効活用ができる。例えば、書き込み配線の電流駆動用のデコーダートランジスタをセル下部に配置することによって、周辺回路の占める領域の縮小が可能となる。その結果、ＭＲＡＭセルの占有率の向上、ひいてはチップサイズの縮小が可能となる。
【０１７７】
［１０］第１０の実施形態
上記各実施形態では、ＭＴＪ素子を用いた磁気ランダムアクセスメモリの例であった。これに対し、第１０の実施形態は、熱で記憶状態が変化する相変化素子を用いた相変化メモリ（ＰＲＡＭ：Phase change Random Access Memory）の例である。
【０１７８】
［１０−１］相変化メモリの構造
図３４は、本発明の第１０の実施形態に係る相変化メモリの断面図を示す。以下に、第１０の実施形態に係る相変化メモリについて説明する。
【０１７９】
図３４に示すように、第１０の実施形態において、上記各実施形態と異なる点は、ＭＴＪ素子ＭＴＪ１〜ＭＴＪ６の代わりに、相変化素子ＰＣ１〜ＰＣ６を用いている点である。この相変化素子ＰＣ１〜ＰＣ６は、ＧＳＴ（カルコゲナイト）系のＧｅ２Ｓｂ２Ｔｅ５等の材料を用いる。そして、ワード線ＷＬ１〜ＷＬ６上には、相変化素子ＰＣ１〜ＰＣ６を加熱するためのヒーター層３１が設けられている。
【０１８０】
［１０−２］書き込み方法
第１０の実施形態では、選択セルの相変化素子ＰＣ３に書き込み動作を行う場合、チェーン構造部に書き込み電流Ｉｗ１を流す。この書き込み電流Ｉｗ１は、相変化素子ＰＣ３の膜面に対して垂直方向に流れる。この状態で、選択セルに対応するワード線ＷＬ３に書き込み電流Ｉｗ２を流し、この電流Ｉｗ２によってヒーター層３１を加熱する。これにより、ヒーター層３１に発生する熱と電流Ｉｗ１によって発生する熱との合成熱によって、選択セルの相変化素子ＰＣ３の結晶状態のみを変化させることが可能となる。
【０１８１】
ここで、相変化素子ＰＣは、アモルファス（非結晶）状態では抵抗値が高くなり、結晶状態では抵抗値が低くなるという特性を有する。この１つの状態を制御して切り替えることで、“１”、“０”データを記憶する。従って、磁気ランダムアクセスメモリでは磁場やスピン偏極電子によりＭＴＪ素子の磁化方向に応じて抵抗値を変化させるのに対し、相変化メモリでは熱により相変化素子ＰＣの結晶状態によって抵抗値を変化させる。
【０１８２】
尚、第１０の実施形態の読み出し動作に関しては、第１の実施形態と同じであるため説明は省略する。
【０１８３】
［１０−３］効果
上記第１０の実施形態によれば、相変化メモリであっても、上記各実施形態と同様の効果を得ることができる。
【０１８４】
その他、本発明は、上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【０１８５】
【図１】本発明の第１の実施形態に係わる磁気ランダムアクセスメモリを示す断面図。
【図２】本発明の第１の実施形態に係る磁気ランダムアクセスメモリの製造工程を示す断面図。
【図３】図２に続く、本発明の第１の実施形態に係る磁気ランダムアクセスメモリの製造工程を示す断面図。
【図４】図３に続く、本発明の第１の実施形態に係る磁気ランダムアクセスメモリの製造工程を示す断面図。
【図５】図４に続く、本発明の第１の実施形態に係る磁気ランダムアクセスメモリの製造工程を示す断面図。
【図６】本発明の第１の実施形態に係る磁気ランダムアクセスメモリの書き込み動作の説明図。
【図７】本発明の第１の実施形態に係る磁気ランダムアクセスメモリの書き込み動作のタイミング図。
【図８】本発明の第１の実施形態に係る磁気ランダムアクセスメモリのＴＭＲ曲線の図。
【図９】本発明の第１の実施形態に係る磁気ランダムアクセスメモリの読み出し動作の説明図。
【図１０】本発明の第１の実施形態に係る磁気ランダムアクセスメモリの読み出し動作のタイミング図。
【図１１】本発明の第１の実施形態に係る磁気ランダムアクセスメモリの読み出し動作の期待値の図。
【図１２】図１２（ａ）乃至（ｅ）は、本発明の第１の実施形態に係るＭＴＪ素子を示す断面図。
【図１３】図１３（ａ）は、本発明の各実施形態に係る平行磁化型のＭＴＪ素子の平行配置の図、図１３（ｂ）は、本発明の各実施形態に係る平行磁化型のＭＴＪ素子の反平行配置の図。
【図１４】図１４（ａ）は、本発明の各実施形態に係る垂直磁化型のＭＴＪ素子の平行配置の図、図１４（ｂ）は、本発明の各実施形態に係る垂直磁化型のＭＴＪ素子の反平行配置の図。
【図１５】本発明の第２の実施形態に係わる磁気ランダムアクセスメモリを示す断面図。
【図１６】本発明の第３の実施形態に係わる磁気ランダムアクセスメモリを示す断面図。
【図１７】本発明の第３の実施形態に係る磁気ランダムアクセスメモリの製造工程を示す断面図。
【図１８】図１７に続く、本発明の第３の実施形態に係る磁気ランダムアクセスメモリの製造工程を示す断面図。
【図１９】図１８に続く、本発明の第３の実施形態に係る磁気ランダムアクセスメモリの製造工程を示す断面図。
【図２０】図１９に続く、本発明の第３の実施形態に係る磁気ランダムアクセスメモリの製造工程を示す断面図。
【図２１】図２０に続く、本発明の第３の実施形態に係る磁気ランダムアクセスメモリの製造工程を示す断面図。
【図２２】本発明の第４の実施形態に係わる磁気ランダムアクセスメモリを示す断面図。
【図２３】本発明の第４の実施形態に係る磁気ランダムアクセスメモリの製造工程を示す断面図。
【図２４】図２３に続く、本発明の第４の実施形態に係る磁気ランダムアクセスメモリの製造工程を示す断面図。
【図２５】図２４に続く、本発明の第４の実施形態に係る磁気ランダムアクセスメモリの製造工程を示す断面図。
【図２６】図２５に続く、本発明の第４の実施形態に係る磁気ランダムアクセスメモリの製造工程を示す断面図。
【図２７】本発明の第４の実施形態に係る磁気ランダムアクセスメモリの書き込み動作の説明図。
【図２８】本発明の第４の実施形態に係る磁気ランダムアクセスメモリの読み出し動作の説明図。
【図２９】本発明の第５の実施形態に係わる磁気ランダムアクセスメモリを示す断面図。
【図３０】本発明の第６の実施形態に係わる磁気ランダムアクセスメモリを示す断面図。
【図３１】本発明の第７の実施形態に係わる磁気ランダムアクセスメモリを示す断面図。
【図３２】本発明の第８の実施形態に係わる磁気ランダムアクセスメモリを示す断面図。
【図３３】本発明の第９の実施形態に係わる磁気ランダムアクセスメモリを示す断面図。
【図３４】本発明の第１０の実施形態に係わる相変化メモリを示す断面図。
【符号の説明】
【０１８６】
１１、１８、３２…絶縁膜、１２…溝、１３…金属材、１４…ライナー膜、１５…下部電極、１６…ＭＴＪ膜、１７、２１…コンタクト層、１９…配線材、３１…ヒーター層、４１…半導体基板、４２…素子分離領域、４３…ソース／ドレイン拡散層、４４、４５…コンタクト、ＭＴＪ…ＭＴＪ素子、ＷＬ…ワード線、ＢＬ…ビット線、ＰＦ…固定層、ＮＦ…非磁性層、ＦＦ…記録層、Ｇ…ゲート電極、Ｗ…配線、Ｃ…コンタクト、Ｓ…空間部、ＰＣ…相変化素子。
【図１】
2008159612.tif 000005
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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