(57)【要約】【課題】ＭＯＮＯＳ型不揮発性メモリの製造プロセスを大幅に変更することなく、１つの基板上に互いにメモリ機能の異なる複数種類のメモリを搭載する半導体装置を製造し、半導体装置の多機能化を実現することのできる技術を提供する。【解決手段】第１導体膜によりＭＯＮＯＳセルの選択用ｎＭＩＳの選択ゲート電極４ｍと、ＤＲＡＭセルの選択用ｎＭＩＳのゲート電極４ｄと、ＦＬＡＳＨセルのメモリＭＩＳの浮遊ゲート電極４ｆとを形成し、第２導体膜によりＭＯＮＯＳセルのメモリ用ｎＭＩＳのメモリゲート電極ＭＧと、ＤＲＡＭセルの容量電極１１ｄと、ＦＬＡＳＨセルのメモリＭＩＳの制御ゲート電極１１ｆとを形成し、絶縁膜１０ｂ、電荷蓄積層ＣＳＬおよび絶縁膜１０ｔからなる積層膜によりＭＯＮＯＳセルの電荷保持用絶縁膜、ＤＲＡＭセルの容量絶縁膜およびＦＬＡＳＨセルの層間絶縁膜を形成することにより、半導体基板１に、ＭＯＮＯＳセル、ＤＲＡＭセルおよびＦＬＡＳＨセルを搭載する半導体装置を製造する。【選択図】図１２
2008294111.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に第１メモリセル形成領域、第２メモリセル形成領域および第３メモリセル形成領域を有し、第１領域に選択ゲート電極を備える第１電界効果トランジスタを含み、前記第１領域とは異なる第２領域に前記第１電界効果トランジスタに隣接し、メモリゲート電極を備える第２電界効果トランジスタを含む不揮発性メモリセルを前記第１メモリセル形成領域に形成し、第３電界効果トランジスタと容量部とを含む揮発性メモリセルを前記第２メモリセル形成領域に形成し、制御ゲート電極と浮遊ゲート電極とを層間絶縁膜を介して上下に備える第４電界効果トランジスタを含む不揮発性メモリセルを前記第３メモリセル形成領域に形成する半導体装置の製造方法であって、以下の工程を有することを特徴とする半導体装置の製造方法；
（ａ）前記半導体基板の主面に素子分離部を形成する工程、
（ｂ）前記半導体基板の主面にゲート絶縁膜を形成する工程、
（ｃ）前記ゲート絶縁膜上に第１導体膜を堆積した後、レジストパターンをマスクとして前記第１および第２メモリセル形成領域の前記第１導体膜を加工して、前記第１メモリセル形成領域では前記第１領域の前記半導体基板の主面上に前記ゲート絶縁膜を介して前記第１導体膜からなる前記第１電界効果トランジスタの前記選択ゲート電極を形成し、前記第２メモリセル形成領域では前記半導体基板の主面上に前記ゲート絶縁膜を介して前記第１導体膜からなる前記第３電界効果トランジスタのゲート電極を形成する工程、
（ｄ）前記（ｃ）工程の後、前記第２メモリセル形成領域の前記容量部に位置する前記素子分離部の分離溝の内部の埋め込み絶縁膜の一部を除去する工程、
（ｅ）前記（ｄ）工程の後、前記半導体基板の主面上に絶縁膜を形成する工程、
（ｆ）前記絶縁膜上に第２導体膜を堆積した後、前記第１メモリセル形成領域の前記第２導体膜を異方性エッチングにより加工して、前記第１電界効果トランジスタの前記選択ゲート電極の側壁に前記第２導体膜からなる前記第２電界効果トランジスタの前記メモリゲート電極を形成し、レジストパターンをマスクとして前記第２メモリセル形成領域の前記第２導体膜を加工して、前記第２導体膜からなる前記容量部の容量電極を形成する工程、
（ｇ）前記（ｆ）工程の後、前記第１メモリセル形成領域において、前記第１電界効果トランジスタの前記選択ゲート電極の側壁の片側に残る前記第２導体膜を除去する工程、
（ｈ）前記（ｇ）工程の後、前記第１メモリセル形成領域では前記第１電界効果トランジスタの前記選択ゲート電極と前記第２電界効果トランジスタの前記メモリゲート電極との間および前記第２電界効果トランジスタの前記メモリゲート電極下の前記絶縁膜、前記第２メモリセル形成領域では前記容量電極下の前記絶縁膜、および前記第３メモリセル形成領域では前記絶縁膜を残して、その他の領域の前記絶縁膜を除去する工程、
（ｉ）前記（ｈ）工程の後、レジストパターンをマスクとして前記第３メモリセル形成領域の前記第２導体膜、前記絶縁膜および前記第１導体膜を加工して、前記第４電界効果トランジスタの前記第２導体膜からなる前記制御ゲート電極、前記絶縁膜からなる前記層間絶縁膜、前記第１導体膜からなる前記浮遊ゲート電極を形成する工程。
【請求項２】
請求項１記載の半導体装置の製造方法において、前記（ｉ）工程の後、さらに以下の工程を含むことを特徴とする半導体装置の製造方法；
（ｊ）前記第１メモリセル形成領域では前記第１電界効果トランジスタの前記選択ゲート電極および前記第２電界効果トランジスタの前記メモリセルゲート電極の上面、前記第２メモリセル形成領域では前記第３電界効果トランジスタの前記ゲート電極の上面、および前記第３メモリセル形成領域では前記第４電界効果トランジスタの前記制御ゲート電極の上面に自己整合法によりシリサイド層を形成する工程。
【請求項３】
請求項１記載の半導体装置の製造方法において、前記第２メモリセル形成領域に形成される揮発性メモリセルはＤＲＡＭのメモリセルであり、前記第３メモリセル形成領域に形成される不揮発性メモリセルはフラッシュメモリのメモリセルであることを特徴とする半導体装置の製造方法。
【請求項４】
半導体基板に第１メモリセル形成領域および第２メモリセル形成領域を有し、第１領域に選択ゲート電極を備える第１電界効果トランジスタを含み、前記第１領域とは異なる第２領域に前記第１電界効果トランジスタに隣接し、メモリゲート電極を備える第２電界効果トランジスタを含む不揮発性メモリセルを前記第１メモリセル形成領域に形成し、一対の駆動用電界効果トランジスタ、一対の負荷用電界効果トランジスタおよび一対の転送用電界効果トランジスタにより構成される不揮発性メモリセルを前記第２メモリセル形成領域に形成する半導体装置の製造方法であって、以下の工程を有することを特徴とする半導体装置の製造方法；
（ａ）前記半導体基板の主面に素子分離部を形成する工程、
（ｂ）前記半導体基板の主面にゲート絶縁膜を形成する工程、
（ｃ）前記ゲート絶縁膜上に第１導体膜を堆積した後、レジストパターンをマスクとして前記第１および第２メモリセル形成領域の前記第１導体膜を加工して、前記第１メモリセル形成領域では前記第１領域の前記半導体基板の主面上に前記ゲート絶縁膜を介して前記第１導体膜からなる前記第１電界効果トランジスタの前記選択ゲート電極を形成し、前記第２メモリセル形成領域では前記半導体基板の主面上に前記ゲート絶縁膜を介して前記第１導体膜からなる前記駆動用電界効果トランジスタと前記負荷用電界効果トランジスタとに共通の第１ゲート電極、および転送用電界効果トランジスタの第２ゲート電極を形成する工程、
（ｄ）前記（ｃ）工程の後、前記半導体基板の主面上に絶縁膜を形成する工程、
（ｅ）前記絶縁膜上に第２導体膜を堆積した後、前記第１メモリセル形成領域の前記第２導体膜を異方性エッチングにより加工して、前記第１電界効果トランジスタの前記選択ゲート電極の側壁に前記第２導体膜からなる前記第２電界効果トランジスタの前記メモリゲート電極を形成し、レジストパターンをマスクとして前記第２メモリセル形成領域の前記第２導体膜を加工して、前記第１ゲート電極の上面の一部および側面の一部を覆う前記第２導体膜からなる付加容量の容量電極を形成する工程、
（ｆ）前記（ｅ）工程の後、前記第１メモリセル形成領域において、前記第１電界効果トランジスタの前記選択ゲート電極の側壁の片側に残る前記第２導体膜を除去する工程、
（ｇ）前記（ｆ）工程の後、前記第１メモリセル形成領域では前記第１電界効果トランジスタの前記選択ゲート電極と前記第２電界効果トランジスタの前記メモリゲート電極との間および前記第２電界効果トランジスタの前記メモリゲート電極下の前記絶縁膜、前記第２メモリセル形成領域では前記付加容量の前記容量電極下の前記絶縁膜を残して、その他の前記絶縁膜を除去する工程。
【請求項５】
半導体基板にメモリセル形成領域および受動素子形成領域を有し、第１領域に選択ゲート電極を備える第１電界効果トランジスタを含み、前記第１領域とは異なる第２領域に前記第１電界効果トランジスタに隣接し、メモリゲート電極を備える第２電界効果トランジスタを含む不揮発性メモリセルを前記メモリセル形成領域に形成し、抵抗素子と容量素子との機能を備える受動素子を前記受動素子形成領域に形成する半導体装置の製造方法であって、以下の工程を有することを特徴とする半導体装置の製造方法；
（ａ）前記半導体基板の主面に素子分離部を形成する工程、
（ｂ）前記半導体基板の主面にゲート絶縁膜を形成する工程、
（ｃ）前記ゲート絶縁膜上に第１導体膜を堆積した後、レジストパターンをマスクとして前記メモリセル形成領域および前記受動素子形成領域の前記第１導体膜を加工して、前記メモリセル形成領域では前記第１領域の前記半導体基板の主面上に前記ゲート絶縁膜を介して前記第１導体膜からなる前記第１電界効果トランジスタの前記選択ゲート電極を形成し、前記受動素子形成領域では前記半導体基板の主面上に前記素子分離部を介して前記第１導体膜からなり、その一部が前記容量素子の下部電極としても機能する抵抗素子を形成する工程、
（ｄ）前記（ｃ）工程の後、前記半導体基板の主面上に絶縁膜を形成する工程、
（ｅ）前記絶縁膜上に第２導体膜を堆積した後、前記メモリセル形成領域の前記第２導体膜を異方性エッチングにより加工して、前記第１電界効果トランジスタの前記選択ゲート電極の側壁に前記第２導体膜からなる前記第２電界効果トランジスタの前記メモリゲート電極を形成し、レジストパターンをマスクとして前記受動素子形成領域の前記第２導体膜を加工して、前記第２導体膜からなる前記容量素子の上部電極を形成する工程、
（ｆ）前記（ｅ）工程の後、前記メモリセル形成領域において、前記第１電界効果トランジスタの前記選択ゲート電極の側壁の片側に残る前記第２導体膜を除去する工程、
（ｇ）前記（ｆ）工程の後、前記メモリセル形成領域では前記第１電界効果トランジスタの前記選択ゲート電極と前記第２電界効果トランジスタの前記メモリゲート電極との間および前記第２電界効果トランジスタの前記メモリゲート電極下の前記絶縁膜、前記受動素子形成領域では前記容量素子の前記上部電極下の前記絶縁膜を残して、その他の領域の前記絶縁膜を除去する工程。
【請求項６】
請求項１、４または５記載の半導体装置の製造方法において、前記絶縁膜は、酸化膜、窒化膜および酸化膜からなる積層膜であることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造技術に関し、特に、窒化膜を電荷蓄積層とするＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）型不揮発性メモリおよびその他の互いにメモリ機能の異なる各種メモリを有する半導体装置の製造に適用して有効な技術に関するものである。
【背景技術】
【０００２】
電気的に書き換え可能な不揮発性メモリとしては、多結晶シリコン膜をフローティング電極としたＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）が主に使用されている。しかし、このＥＥＰＲＯＭでは、メモリセルのフローティングゲートを取り囲む酸化膜のどこか一部にでも欠陥があると、電荷蓄積層が導体であるため、異常リークにより蓄積ノードに貯えられた電荷がすべて抜けてしまう場合がある。特に今後、微細化が進み集積度が向上すると、この問題がより顕著になってくると考えられる。
【０００３】
そこで、近年は、窒化膜を電荷蓄積層とするＭＯＮＯＳ型不揮発性メモリが注目されている。この不揮発性メモリでは、データ記憶に寄与する電荷は、絶縁体である窒化膜の離散トラップに蓄積されるため、蓄積ノードを取り巻く酸化膜のどこか一部に欠陥が生じて異常リークがおきても、電荷蓄積層の電荷が全て抜けてしまうことがないため、データ保持の信頼度を向上させることが可能である。
【０００４】
ＭＯＮＯＳ型不揮発性メモリとしては、単一トランジスタ構造のメモリセルが提案されている。さらにこのメモリセルの場合、ＥＥＰＲＯＭのメモリセルと比べてディスターブの影響を受け易いので、コントロールゲートを設けた２トランジスタ構成のスプリットゲート構造のメモリセルも提案されている。
【０００５】
例えば特開２００２−２３１８２９号公報には、基板の主表面に半導体のチャネル領域を挟んで形成された一つの不純物領域と、チャネル領域の表面に第１ゲート絶縁膜を介して形成された選択ゲート電極と、選択ゲート電極の各不純物領域側の側面の少なくとも一方に、ゲート分離絶縁膜を介して側壁状に形成された制御ゲート電極と、制御ゲート電極と基板との間に形成された第２ゲート絶縁膜とを具備し、各ゲート電極がシリコンであり、その表面の一部がシリサイドとする不揮発性半導体メモリが開示されている。
【特許文献１】特開２００２−２３１８２９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
近年、半導体装置の多機能化および高集積化に伴い、１つの基板上に互いにメモリ機能の異なる複数種類のメモリ、例えばＲＡＭ（Random Access Memory）、ＲＯＭ（Read Only Access Memory）、フラッシュメモリなどを搭載し、用途に応じてメモリを使い分けることのできる混載型の半導体装置への要望が強くなっている。本発明者も、互いにメモリ機能の異なる複数種類のメモリを混載する半導体装置の開発を行っている。しかしながら、１つの基板上に互いにメモリ機能の異なる複数種類のメモリを形成し、かつ、各々のメモリにおいてメモリセルの最適な構造を実現するためには、製造プロセスの増加や、これに伴う製造コストの増加などの種々の技術的課題を解決する必要があった。
【０００７】
本発明の目的は、ＭＯＮＯＳ型不揮発性メモリの製造プロセスを大幅に変更することなく、１つの基板上に互いにメモリ機能の異なる複数種類のメモリを搭載する半導体装置を製造し、半導体装置の多機能化を実現することのできる技術を提供することにある。
【０００８】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１０】
本発明は、半導体基板に、選択用電界効果トランジスタとメモリ用電界効果トランジスタとから構成され、電荷保持用絶縁膜により選択用電界効果トランジスタの選択ゲート電極とメモリ用電界効果トランジスタのメモリゲート電極との絶縁がなされるＭＯＮＯＳ型不揮発性メモリ、ＤＲＡＭ、およびフラッシュメモリを形成する半導体装置の製造方法であって、第１導体膜によりＭＯＮＯＳ型不揮発性メモリの選択用電界効果トランジスタの選択ゲート電極と、ＤＲＡＭの電界効果トランジスタのゲート電極と、フラッシュメモリの電界効果トランジスタの浮遊ゲート電極とを形成し、第２導体膜によりＭＯＮＯＳ型不揮発性メモリのメモリ用電界効果トランジスタのメモリゲート電極と、ＤＲＡＭの容量部の容量電極と、フラッシュメモリの電界効果トランジスタの制御ゲート電極とを形成し、酸化膜、窒化膜および酸化膜からなる積層膜によりＭＯＮＯＳ型不揮発性メモリの電荷保持用絶縁膜と、ＤＲＡＭの容量部の容量絶縁膜と、フラッシュメモリの制御ゲート電極と浮遊ゲート電極との間に位置する層間絶縁膜とを形成するものである。
【００１１】
また、本発明は、半導体基板に、選択用電界効果トランジスタとメモリ用電界効果トランジスタとから構成され、電荷保持用絶縁膜により選択用電界効果トランジスタの選択ゲート電極とメモリ用電界効果トランジスタのメモリゲート電極との絶縁がなされるＭＯＮＯＳ型不揮発性メモリ、および一対の駆動用電界効果トランジスタと一対の負荷用電界効果トランジスタと一対の転送用電界効果トランジスタとから構成されるＳＲＡＭを形成する半導体装置の製造方法であって、第１導体膜によりＭＯＮＯＳ型不揮発性メモリの選択用電界効果トランジスタの選択ゲート電極と、ＳＲＡＭの駆動用電界効果トランジスタと負荷用電界効果トランジスタとに共通の第１ゲート電極と、ＳＲＡＭの転送用電界効果トランジスタの第２ゲート電極とを形成し、第２導体膜によりＭＯＮＯＳ型不揮発性メモリのメモリ用電界効果トランジスタのメモリゲート電極と、ＳＲＡＭの付加容量の容量電極とを形成し、酸化膜、窒化膜および酸化膜からなる積層膜によりＭＯＮＯＳ型不揮発性メモリの電荷保持用絶縁膜と、ＳＲＡＭの付加容量の容量絶縁膜とを形成するものである。
【００１２】
また、本発明は、半導体基板に、選択用電界効果トランジスタとメモリ用電界効果トランジスタとから構成され、電荷保持用絶縁膜により選択用電界効果トランジスタの選択ゲート電極とメモリ用電界効果トランジスタのメモリゲート電極との絶縁がなされるＭＯＮＯＳ型不揮発性メモリ、および抵抗素子と容量素子との機能を備える受動素子を形成する半導体装置の製造方法であって、第１導体膜によりＭＯＮＯＳ型不揮発性メモリの選択用電界効果トランジスタの選択ゲート電極と、その一部が容量素子の下部電極として機能する抵抗素子を形成し、第２導体膜によりＭＯＮＯＳ型不揮発性メモリのメモリ用電界効果トランジスタのメモリゲート電極と、容量素子の上部電極とを形成し、酸化膜、窒化膜および酸化膜からなる積層膜によりＭＯＮＯＳ型不揮発性メモリの電荷保持用絶縁膜と、容量素子の容量絶縁膜とを形成するものである。
【発明の効果】
【００１３】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１４】
ＭＯＮＯＳ型不揮発性メモリの製造プロセスの一部を変更することにより、１つの半導体基板上に互いにメモリ機能の異なる複数種類のメモリを形成することができて、半導体装置の多機能化を実現することができる。
【発明を実施するための最良の形態】
【００１５】
本実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、本実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、本実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、本実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１６】
また、本実施の形態においては、電界効果トランジスタを代表するＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）をＭＩＳと略し、ｎチャネル型のＭＩＳＦＥＴをｎＭＩＳ、ｐチャネル型のＭＩＳＦＥＴをｐＭＩＳと略す。なお、ＭＯＳＦＥＴ（Metal Oxide Semiconductor ＦＥＴ）は、そのゲート絶縁膜が酸化シリコン（ＳｉＯ２等）膜からなる構造の電界効果トランジスタであり、上記ＭＩＳの下位概念に含まれるものとする。また、本実施の形態で記載するＭＯＮＯＳ型不揮発性メモリセルについても、上記ＭＩＳの下位概念に含まれることは勿論である。また、本実施の形態において、窒化シリコン、窒化ケイ素またはシリコンナイトライドというときは、Ｓｉ３Ｎ４は勿論であるが、それのみではなく、シリコンの窒化物で類似組成の絶縁膜を含むものとする。また、本実施の形態において、ウエハと言うときは、Ｓｉ（Silicon）単結晶ウエハを主とするが、それのみではなく、ＳＯＩ（Silicon On Insulator）ウエハ、集積回路をその上に形成するための絶縁膜基板等を指すものとする。その形も円形またはほぼ円形のみでなく、正方形、長方形等も含むものとする。
【００１７】
また、本実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００１８】
（実施の形態１）
本発明の実施の形態１では、ＭＯＮＯＳ型不揮発性メモリ、ＤＲＡＭ、フラッシュメモリおよびＣＭＯＳ（Complementary Meta Oxide Semiconductor）デバイスを同一基板上に搭載する混載型半導体装置について説明する。
【００１９】
本願発明におけるＭＯＮＯＳ型不揮発性メモリセルは、選択用ｎＭＩＳとメモリ用ｎＭＩＳとから構成され、選択用ｎＭＩＳの選択ゲート電極とメモリ用ｎＭＩＳのメモリゲート電極とが隣接して配置されている。メモリ用ｎＭＩＳのメモリゲート電極は選択用ｎＭＩＳの選択ゲート電極の側壁の片側に設けられており、酸化膜、窒化膜および酸化膜の積層膜からなる電荷保持用絶縁膜により選択ゲート電極とメモリゲート電極との絶縁がなされている。ＭＯＮＯＳ型不揮発性メモリでは、選択ゲート電極を構成する第１導体膜とメモリゲート電極を構成する第２導体膜とが用いられており、これら第１および第２導体膜と積層構造の絶縁膜とを利用することにより、ＤＲＡＭのメモリセル、フラッシュメモリのメモリセルおよびＣＭＯＳデバイスを製造する。すなわち、上記第１導体膜を用いて、ＤＲＡＭのメモリセルを構成するスイッチＭＩＳのゲート電極、フラッシュメモリのメモリセルを構成するメモリＭＩＳの浮遊ゲート電極およびＣＭＯＳデバイスのゲート電極を形成し、上記第２導体膜を用いて、ＤＲＡＭのメモリセルを構成する容量部の容量電極、フラッシュメモリのメモリセルを構成するメモリＭＩＳの制御ゲート電極を形成し、上記積層構造の絶縁膜を用いて、ＤＲＡＭのメモリセルを構成する容量部の容量絶縁膜、フラッシュメモリのメモリセルを構成する浮遊ゲート電極と制御ゲート電極との間に位置する層間絶縁膜を形成する。
【００２０】
本発明の実施の形態１によるＭＯＮＯＳ型不揮発性メモリのメモリセル、ＤＲＡＭのメモリセル、フラッシュメモリのメモリセルおよびＣＭＯＳデバイスを同一基板上に搭載する混載型半導体装置の製造方法を図１〜図１３に示す要部断面図を用いて工程順に説明する。以下の説明では、ＭＯＮＯＳ型不揮発性メモリのメモリセルを単にＭＯＮＯＳセル、ＤＲＡＭのメモリセルを単にＤＲＡＭセル、フラッシュメモリのメモリセルを単にＦＬＡＳＨセル、ＣＭＯＳデバイスをＣＭＯＳとそれぞれ略して記載している。また、ＣＭＯＳデバイスは、ｎＭＩＳおよびｐＭＩＳにより構成されるが、ここではｎＭＩＳの製造方法のみを記載する。
【００２１】
まず、図１に示すように、半導体基板（この段階では半導体ウエハと称する平面略円形状の半導体の薄板）１の主面に、例えば溝型の素子分離部ＳＧＩおよびこれに取り囲まれるように配置された活性領域等を形成する。すなわち半導体基板１の所定箇所に、例えば３００ｎｍ程度の深さの分離溝を形成した後、半導体基板１の主面上に、例えば酸化シリコン膜からなる埋め込み絶縁膜を堆積し、さらにその埋め込み絶縁膜が分離溝内のみに残されるように埋め込み絶縁膜をＣＭＰ（Chemical Mechanical Polishing）法等によって研磨することで、素子分離部ＳＧＩを形成する。
【００２２】
次に、図２に示すように、半導体基板１の所定部分に所定の不純物を所定のエネルギーで選択的にイオン注入法により導入して、埋め込みｎウェルＢＮＷおよびｐウェルＰＷを形成する。続いて半導体基板１の所定部分に所定の不純物を所定のエネルギーで選択的にイオン注入法により導入して、半導体基板１の主面のＭＯＮＯＳ形成領域に選択用ｎＭＩＳのチャネル形成用の半導体領域２ｍ、ＤＲＡＭ形成領域にスイッチＭＩＳのチャネル形成用の半導体領域２ｄ、ＦＬＡＳＨ形成領域にメモリＭＩＳのチャネル形成用の半導体領域２ｆおよびＣＭＯＳ形成領域にＣＭＯＳのチャネル形成用の半導体領域２ｃを形成する。
【００２３】
次に、半導体基板１に対して酸化処理を施すことにより、半導体基板１の主面に、例えば酸化シリコン膜からなる厚さ５ｎｍ程度のゲート絶縁膜３を形成する。ここでは、ＭＯＮＯＳセル、ＤＲＡＭセル、ＦＬＡＳＨセルおよびＣＭＯＳのゲート絶縁膜３の厚さを同じとしたが、これに限定されないことは勿論であり、各々最適な厚さのゲート絶縁膜３を形成してもよい。例えば所定領域における絶縁膜の除去および再度の絶縁膜の成膜を繰り返すことにより、互いに厚さの異なるゲート絶縁膜３を半導体基板１の主面に形成することができる。続いて半導体基板１の主面上に所定の不純物濃度を有する第１導体膜４、例えば多結晶シリコン膜を堆積する。この第１導体膜４はＣＶＤ（Chemical Vapor Deposition）法により形成され、その厚さは、例えば厚さ２５０ｎｍ程度を例示することができる。
【００２４】
次に、図３に示すように、レジストパターン５をマスクとしてＭＯＮＯＳ形成領域およびＤＲＡＭ形成領域の第１導体膜４を加工することにより、ＭＯＮＯＳ形成領域に選択用ｎＭＩＳの選択ゲート電極４ｍを形成し、ＤＲＡＭ形成領域にスイッチＭＩＳのゲート電極４ｄを形成する。このとき、ＦＬＡＳＨ形成領域およびＣＭＯＳ形成領域はレジストパターン５で覆われている。ＭＯＮＯＳセルの選択用ｎＭＩＳの選択ゲート電極４ｍおよびＤＲＡＭセルのスイッチＭＩＳのゲート電極４ｄのゲート長は、例えば１００〜１５０ｎｍ程度である。
【００２５】
次に、図４に示すように、ＤＲＡＭ形成領域の半導体基板１の主面にｎ型不純物をイオン注入することにより、ｎ−型の半導体領域６をスイッチＭＩＳのゲート電極４ｄに対して自己整合的に形成する。このとき、ＭＯＮＯＳ形成領域、ＦＬＡＳＨ形成領域およびＣＭＯＳ形成領域はレジストパターンで覆われている。
【００２６】
次に、ＤＲＡＭセルの容量部が形成される箇所に設けられた素子分離部ＳＧＩが露出するようにレジストパターン７を形成する。続いてこのレジストパターン７をマスクとして、露出した素子分離部ＳＧＩの分離溝の内部の埋め込み絶縁膜を除去する。この際、分離溝の内部の埋め込み絶縁膜を全て除去せずに、分離溝の深さの１／５〜１／４程度の埋め込み絶縁膜を分離溝の底部に残しておく。続いて斜め方向から所定の角度を有してｎ型不純物をイオン注入法により導入して、上記埋め込み絶縁膜を除去した分離溝の側壁にｎ型の半導体領域８を形成する。
【００２７】
次に、図５に示すように、ＭＯＮＯＳ形成領域の半導体基板１の主面に選択用ｎＭＩＳの選択ゲート電極４ｍおよびレジストパターンをマスクとして不純物をイオン注入することにより、メモリ用ｎＭＩＳのチャネル形成用の半導体領域９を形成する。続いて半導体基板１の主面上に、例えば酸化シリコン膜からなる絶縁膜１０ｂ、窒化シリコン膜からなる電荷蓄積層ＣＳＬおよび酸化シリコン膜からなる絶縁膜１０ｔ（以下、絶縁膜１０ｂ，１０ｔおよび電荷蓄積層ＣＳＬと記す）を順次堆積する。絶縁膜１０ｂは熱酸化法により形成され、その厚さは、例えば４ｎｍ程度、電荷蓄積層ＣＳＬはＣＶＤ法により形成され、その厚さは、例えば７ｎｍ程度、絶縁膜１０ｔはＣＶＤ法により形成され、その厚さは、例えば５ｎｍ程度を例示することができる。なお、図中、絶縁膜１０ｂ，１０ｔおよび電荷蓄積層ＣＳＬの表記を１０ｂ/ＣＳＬ/１０ｔとして表現している。
【００２８】
次に、半導体基板１の主面上に所定の不純物濃度を有する第２導体膜１１、例えば多結晶シリコン膜を堆積する。この第２導体膜１１はＣＶＤ法により形成され、ＤＲＡＭの容量部が形成される箇所の分離溝の内部にも埋め込まれる。その厚さは、例えば１００〜２００ｎｍ程度を例示することができる。
【００２９】
次に、図６に示すように、レジストパターン１２をマスクとしてＤＲＡＭ形成領域の第２導体膜１１を加工し、容量部の容量電極１１ｄを形成する。これにより、容量電極１１ｄと、容量絶縁膜（絶縁膜１０ｂ，１０ｔおよび電荷蓄積層ＣＳＬ）と、半導体領域８とから構成されるＤＲＡＭセルの容量部が形成される。このとき、ＤＲＡＭ形成領域のレジストパターン１２で覆われていないスイッチＭＩＳのゲート電極４ｄの側壁の片側に絶縁膜１０ｂ，１０ｔおよび電荷蓄積層ＣＳＬを介してサイドウォール１１ｄｓが形成される。また、ＣＭＯＳ形成領域の第２導体膜１１はレジストパターン１２で覆われておらず、除去されるが、ＦＬＡＳＨ形成領域の第２導体膜１１はレジストパターン１２で覆われており、除去されずに残る。また、ＭＯＮＯＳ形成領域の第２導体膜１１はレジストパターン１２で覆われておらず、エッチバックされて選択用ｎＭＩＳの選択ゲート電極４ｍの側壁の両側に絶縁膜１０ｂ，１０ｔおよび電荷蓄積層ＣＳＬを介してサイドウォール１１ｍが形成される。
【００３０】
次に、図７に示すように、レジストパターン１３をマスクとして、ＭＯＮＯＳ形成領域では、そこから露出する選択用ｎＭＩＳの選択ゲート電極４ｍの側壁に形成されたサイドウォール１１ｍの一方、およびＤＲＡＭ形成領域では、そこから露出するスイッチＭＩＳのゲート電極４ｄの側壁に形成されたサイドウォール１１ｄｓをエッチングにより除去する。これにより、ＭＯＮＯＳ形成領域では選択用ｎＭＩＳの選択ゲート電極４ｍの側壁の片側のみにサイドウォール１１ｍが残り、このサイドウォール１１ｍからなるメモリ用ｎＭＩＳのメモリゲート電極ＭＧが形成される。このとき、ＦＬＡＳＨ形成領域およびＣＭＯＳ形成領域はレジストパターン１３で覆われている。
【００３１】
次に、図８に示すように、ＭＯＮＯＳ形成領域では選択用ｎＭＩＳの選択ゲート電極４ｍとメモリ用ｎＭＩＳのメモリゲート電極ＭＧ（サイドウォール１１ｍ）との間および半導体基板１とメモリ用ｎＭＩＳのメモリゲート電極ＭＧとの間の絶縁膜１０ｂ，１０ｔおよび電荷蓄積層ＣＳＬを残して、その他の領域の絶縁膜１０ｂ，１０ｔおよび電荷蓄積層ＣＳＬを選択的にエッチングする。また、同時に、ＤＲＡＭ形成領域では容量部の容量電極１１ｄ下の絶縁膜１０ｂ，１０ｔおよび電荷蓄積層ＣＳＬを残して、その他の領域の絶縁膜１０ｂ，１０ｔおよび電荷蓄積層ＣＳＬを選択的にエッチングにより除去し、ＣＭＯＳ形成領域では全ての絶縁膜１０ｂ，１０ｔおよび電荷蓄積層ＣＳＬをエッチングにより除去する。
【００３２】
次に、レジストパターン１４をマスクとして、ＦＬＡＳＨ形成領域の第２導体膜１１、絶縁膜１０ｂ，１０ｔおよび電荷蓄積層ＣＳＬ、および第１導体膜４を順次エッチングし、メモリＭＩＳの第２導体膜１１からなる制御ゲート電極１１ｆ、絶縁膜１０ｂ，１０ｔおよび電荷蓄積層ＣＳＬからなる層間絶縁膜、および第１導体膜４からなる浮遊ゲート電極４ｆを形成する。このとき、ＭＯＮＯＳ形成領域、ＤＲＡＭ形成領域およびＣＭＯＳ形成領域は、レジストパターン１４で覆われている。続いてＦＬＡＳＨ形成領域の半導体基板１の主面にメモリＭＩＳの制御ゲート電極１１ｆおよびレジストパターン１４をマスクとしてｎ型不純物をイオン注入することにより、ｎ−型の半導体領域１５を制御ゲート電極１１ｆに対して自己整合的に形成する。
【００３３】
次に、図９に示すように、ＭＯＮＯＳ形成領域において、その端部が選択用ｎＭＩＳの選択ゲート電極４ｍの上面に位置してメモリ用ｎＭＩＳのメモリゲート電極ＭＧと反対側の選択ゲート電極４ｍの一部を覆うレジストパターンを形成した後、選択ゲート電極４ｍ、メモリゲート電極ＭＧおよびレジストパターンをマスクとしてｎ型不純物を半導体基板１の主面にイオン注入することにより、ｎ−型の半導体領域１６ｓをメモリゲート電極ＭＧに対して自己整合的に形成する。このとき、ＤＲＡＭ形成領域、ＦＬＡＳＨ形成領域およびＣＭＯＳ形成領域は上記レジストパターンで覆われている。
【００３４】
次に、ＭＯＮＯＳ形成領域において、その端部が選択用ｎＭＩＳの選択ゲート電極４ｍの上面に位置してメモリ用ｎＭＩＳのメモリゲート電極ＭＧ側の選択ゲート電極４ｍの一部およびメモリゲート電極ＭＧを覆うレジストパターンを形成した後、選択ゲート電極４ｍ、メモリゲート電極ＭＧおよびレジストパターンをマスクとしてｎ型不純物を半導体基板１の主面にイオン注入することにより、ｎ−型の半導体領域１７ｄを選択ゲート電極４ｍに対して自己整合的に形成する。このとき、ＤＲＡＭ形成領域、ＦＬＡＳＨ形成領域およびＣＭＯＳ形成領域は上記レジストパターンで覆われている。ここでは、先にｎ−型の半導体領域１６ｓを形成し、その後ｎ−型の半導体領域１７ｄを形成したが、先にｎ−型の半導体領域１７ｄを形成し、その後ｎ−型の半導体領域１６ｓを形成してもよい。
【００３５】
次に、図１０に示すように、ＣＭＯＳ形成領域において、レジストパターンをマスクとして第１導体膜４を加工し、ＣＭＯＳのゲート電極４ｃを形成する。続いて半導体基板１の主面上に絶縁膜、例えば酸化シリコン膜をＣＶＤ法により堆積し、この絶縁膜を異方性のドライエッチング法でエッチバックする。これにより、ＭＯＮＯＳ形成領域では選択用ｎＭＩＳの選択ゲート電極４ｍの片側面およびメモリ用ｎＭＩＳのメモリゲート電極ＭＧの片側面にサイドウォール１９ｍを形成し、ＤＲＡＭ形成領域ではスイッチＭＩＳのゲート電極４ｄの片側面および容量部の容量電極１１ｄの両側面にサイドウォール１９ｄを形成し、ＦＬＡＳＨ形成領域ではメモリＭＩＳの制御ゲート電極１１ｆ、層間絶縁膜および浮遊ゲート電極４ｆの両側面にサイドウォール１９ｆを形成し、ＣＭＯＳ形成領域ではＣＭＯＳのゲート電極４ｃの両側面にサイドウォール１９ｃを形成する。
【００３６】
次に、図１１に示すように、ＭＯＮＯＳ形成領域の半導体基板１の主面にｎ型不純物をイオン注入することにより、ｎ＋型の半導体領域２０ｍを選択用ｎＭＩＳの選択ゲート電極４ｍおよびメモリ用ｎＭＩＳのメモリゲート電極ＭＧに対して自己整合的に形成し、ｎ−型の半導体領域１６ｓおよびｎ＋型の半導体領域２０ｍからなるソースＳｍ、ｎ−型の半導体領域１７ｄおよびｎ＋型の半導体領域２０ｍからなるドレインＤｍを形成する。また、ＤＲＡＭ形成領域の半導体基板１の主面にｎ型不純物をイオン注入することにより、ｎ＋型の半導体領域２０ｄをスイッチＭＩＳのゲート電極４ｄに対して自己整合的に形成し、ｎ−型の半導体領域６およびｎ＋型の半導体領域２０ｄからなるソース・ドレインＳＤｄを形成する。また、ＦＬＡＳＨ形成領域の半導体基板１の主面にｎ型不純物をイオン注入することにより、ｎ＋型の半導体領域２０ｆをメモリＭＩＳの制御ゲート電極１１ｆおよび浮遊ゲート電極４ｆに対して自己整合的に形成し、ｎ−型の半導体領域１５およびｎ＋型の半導体領域２０ｆからなるソース・ドレインＳＤｆを形成する。また、ＣＭＯＳ形成領域の半導体基板１の主面にｎ型不純物をイオン注入することにより、ｎ＋型の半導体領域２０ｃをＣＭＯＳのゲート電極４ｃに対して自己整合的に形成し、ｎ＋型の半導体領域２０ｃからなるソース・ドレインＳＤｃを形成する。なお、ｎ＋型半導体領域２０ｍ，２０ｄ，２０ｆ，２０ｃはそれぞれ異なる工程で形成してもよいが、複数の形成領域で同時に形成してもよく、これにより、製造工程数を低減することができる。
【００３７】
次に、図１２に示すように、ＭＯＮＯＳ形成領域では選択用ｎＭＩＳの選択ゲート電極４ｍ、メモリ用ｎＭＩＳのメモリゲート電極ＭＧおよびｎ＋型の半導体領域２０ｍの上面、ＤＲＡＭ形成領域ではスイッチＭＩＳのゲート電極４ｄ、容量電極１１ｄおよびｎ＋型の半導体領域２０ｄの上面、ＦＬＡＳＨ形成領域ではメモリＭＩＳの制御ゲート電極１１ｆおよびｎ＋型の半導体領域２０ｆの上面、ＣＭＯＳ形成領域ではＣＭＯＳのゲート電極４ｃおよびｎ＋型の半導体領域２０ｃの上面にそれぞれ、例えばコバルトシリサイド（ＣｏＳｉ２）層２１を自己整合法、例えばサリサイド（Salicide：Self Align silicide）プロセスにより形成する。まず、半導体基板１の主面上にスパッタリング法によりコバルト膜を堆積する。続いて、半導体基板１にＲＴＡ（Rapid Thermal Anneal）法を用いた熱処理を施すことにより、コバルト膜と各々の電極（ＭＯＮＯＳセルの選択用ｎＭＩＳの選択ゲート電極４ｍおよびメモリ用ｎＭＩＳのメモリゲート電極ＭＧ、ＤＲＡＭセルのスイッチＭＩＳのゲート電極４ｄおよび容量電極１１ｄ、ＦＬＡＳＨセルのメモリＭＩＳの制御ゲート電極１１ｆ、ＣＭＯＳのゲート電極４ｃ）を構成する導体膜（例えば多結晶シリコン膜）、またはコバルト膜と半導体基板１（ｎ＋型の半導体領域２０ｍ，２０ｄ，２０ｆ，２０ｃ）を構成する単結晶シリコンとを反応させてコバルトシリサイド層２１を形成する。その後、未反応のコバルト膜を除去する。コバルトシリサイド層２１を形成することにより、コバルトシリサイド層２１と、その上部に形成されるプラグ等との接触抵抗を低減することができ、また各々の電極およびソースおよびドレイン自身の抵抗を低減することができる。なお、ここでは、コバルトシリサイド層を例示したが、これに限定されないのは勿論であり、例えばニッケルシリサイド層、チタンシリサイド層等を採用することもできる。
【００３８】
次に、図１３に示すように、半導体基板１の主面上に、例えば窒化シリコン膜２２ａおよび酸化シリコン膜２２ｂからなる層間絶縁膜２２をＣＶＤ法により形成する。続いて層間絶縁膜２２にコンタクトホールＣＮＴを形成した後、コンタクトホールＣＮＴ内にプラグＰＬＧを形成する。プラグＰＬＧは、例えばチタン膜と窒化チタン膜との積層膜からなる相対的に薄いバリア膜と、そのバリア膜に包まれるように形成されたタングステン膜またはアルミニウム膜等からなる相対的に厚い導体膜とを有している。その後、層間絶縁膜２２上に、例えばタングステン膜またはアルミニウム膜等からなる第１層目の配線Ｍ１を形成することによって、ＭＯＮＯＳセル、ＤＲＡＭセル、ＦＬＡＳＨセルおよびＣＭＯＳが略完成する。これ以降は、通常の半導体装置の製造工程を経て、半導体装置を製造する。
【００３９】
このように、本実施の形態１によれば、ＭＯＮＯＳ型不揮発性メモリの製造プロセスを基本プロセスとし、ＭＯＮＯＳ型不揮発性メモリの製造プロセスを一部変更することによって（例えばＭＯＮＯＳセルとＤＲＡＭセルとでは、前記図４を用いて説明した製造工程での分離溝の内部の絶縁膜を除去する工程の追加、またＭＯＮＯＳセルとＦＬＡＳＨセルとでは、前記図８を用いて説明した製造工程でのＦＬＡＳＨセルを形成する工程の追加）、互いにメモリ機能の異なるＭＯＮＯＳセル、ＤＲＡＭセルおよびＦＬＡＳＨセルを１つの半導体基板１上に容易に形成することができる。これにより、用途に応じてメモリセルを使い分けることのできる多機能の半導体装置を製造することができる。
【００４０】
本実施の形態１では、ＤＲＡＭセルの記憶保持容量を確保するために、分離溝の内部にも容量部を形成したが、分離溝を形成しなくても所望する記憶保持容量が得られる場合には、前記図４を用いて説明した製造工程での分離溝の内部の埋め込み絶縁膜を除去する工程は不要となり、さらに製造工程数を低減することが可能となる。
【００４１】
（実施の形態２）
本発明の実施の形態２では、ＭＯＮＯＳ型不揮発性メモリおよびＳＲＡＭを同一基板上に搭載する混載型半導体装置について説明する。
【００４２】
本発明者が検討したＳＲＡＭのメモリセルは、１ビットの情報を記憶するフリップフロップ回路と２個の情報転送用ＭＩＳとで構成され、上記フリップフロップ回路は、例えば一対の負荷用ＭＩＳと一対の駆動用ＭＩＳとで構成されており、いわゆる６個のＭＩＳを使用した完全ＣＭＯＳ型で構成される。このようなＳＲＡＭのメモリセルに対し、α線によるソフトエラーが問題となっている。α線によるソフトエラーとは、外界の宇宙線に含まれるα線やＬＳＩ（Large Scale Integration）のパッケージ材料中に含まれる放射性原子から放射されるα線が、メモリセル内に入り、メモリセル中に保存されている情報を破壊する現象である。このソフトエラー対策のために、メモリセル中の記憶ノード（上記フリップフロップ回路の入出力部）に容量を付加し、記憶ノードの静電容量（Electrostatic Capacity）を増加させる方法が検討されている。
【００４３】
本願発明におけるＳＲＡＭのメモリセルの特徴は、ＳＲＡＭのメモリセルの付加容量をＭＯＮＯＳ型不揮発性メモリのメモリセルの選択用ｎＭＩＳの選択ゲート電極４ｍを構成する第１導体膜４と同層の導体膜と、絶縁膜１０ｔ，１０ｂおよび電荷蓄積層ＣＳＬからなる積層膜と同層の積層絶縁膜と、メモリ用ｎＭＩＳのメモリゲート電極ＭＧを構成する第２導体膜１１と同層の導体膜を用いて構成することであり、ＭＯＮＯＳ型不揮発性メモリのメモリセルの製造工程数を増加させることなく、付加容量を備えるＳＲＡＭのメモリセルを形成することができる。
【００４４】
図１４および図１５に、本発明の実施の形態２によるＳＲＡＭのメモリセルの一例を示す。図１４はＳＲＡＭの等価回路図、図１５（ａ）はＳＲＡＭの要部平面図、図１５（ｂ）は同図（ａ）のＡ−Ａ′線（付加容量部）における要部断面図である。以下の説明では、ＭＯＮＯＳ型不揮発性メモリのメモリセルをＭＯＮＯＳセル、ＳＲＡＭのメモリセルをＳＲＡＭセルとそれぞれ略して記載している。
【００４５】
図１４に示すように、ＳＲＡＭセルＭＣは、一対の相補性データ線（データ線ＤＬ、データ線／（バー）ＤＬ）とワード線ＷＬとの交差部に配置され、一対の駆動用ＭＩＳ（Ｄｒ１，Ｄｒ２）、一対の負荷用ＭＩＳ（Ｌｄ１，Ｌｄ２）および一対の転送用ＭＩＳ（Ｔｒ１，Ｔｒ２）により構成されている。駆動用ＭＩＳ（Ｄｒ１，Ｄｒ２）および転送用ＭＩＳ（Ｔｒ１，Ｔｒ２）はｎＭＩＳで構成され、負荷用ＭＩＳ（Ｌｄ１，Ｌｄ２）はｐＭＩＳで構成されている。
【００４６】
ＳＲＡＭセルＭＣを構成する上記６個のＭＩＳのうち、駆動用ＭＩＳ（Ｄｒ１）および負荷用ＭＩＳ（Ｌｄ１）はＣＭＯＳインバータＩＮＶ１を構成し、駆動用ＭＩＳ（Ｄｒ２）および負荷用ＭＩＳ（Ｌｄ２）はＣＭＯＳインバータＩＮＶ２を構成している。これら一対のＣＭＯＳインバータＩＮＶ１，ＩＮＶ２の相互の入出力端子（記憶ノードＡ，Ｂ）は交差結合され、１ビットの情報を記憶する情報蓄積部としてのフリップフロップ回路を構成している。フリップフロップ回路の入出力端子の間（記憶ノードＡと記憶ノードＢとの間）には、記憶ノードＡ，Ｂに静電容量を付加するための付加容量Ｃ１，Ｃ２が並列に接続されている。また、このフリップフロップ回路の一方の入出力端子（記憶ノードＡ）は転送用ＭＩＳ（Ｔｒ１）のソース・ドレインの一方に接続され、他方の入出力端子（記憶ノードＢ）は転送用ＭＩＳ（Ｔｒ２）のソース・ドレインの一方に接続されている。
【００４７】
さらに、転送用ＭＩＳ（Ｔｒ１）のソース・ドレインの他方はデータ線ＤＬに接続され、転送用ＭＩＳ（Ｔｒ２）のソース・ドレインの他方はデータ線／ＤＬに接続されている。また、フリップフロップ回路の一端（負荷用ＭＩＳ（Ｌｄ１，Ｌｄ２）の各ソース）は電源電圧（Ｖｃｃ）に接続され、他端（駆動用ＭＩＳ（Ｄｒ１，Ｄｒ２）の各ソース）は基準電圧（Ｖｓｓ）に接続されている。
【００４８】
図１５に示すように、上記付加容量Ｃ１，Ｃ２は、ＭＯＮＯＳセルの選択用ｎＭＩＳの選択ゲート電極４ｍを構成する第１導体膜４と同層の導体膜を用いて形成された駆動用ＭＩＳ（Ｄｒ１，Ｄｒ２）と負荷用ＭＩＳ（Ｌｄ１，Ｌｄ２）に共通のゲート電極４ｓを第１の電極とし、ＭＯＮＯＳセルのメモリ用ｎＭＩＳのメモリゲート電極ＭＧを構成する第２導体膜１１と同層の導体膜を用いて形成された容量電極１１ｓｃを第２の電極とし、第１の電極と第２の電極とによって挟まれる絶縁膜１０ｔ，１０ｂおよび電荷蓄積層ＣＳＬからなる積層膜と同層の積層絶縁膜を容量絶縁膜として構成されている。図１５（ａ）中、符号Ａｎ１，Ａｎ２，Ａｐ１，Ａｐ２は活性領域、符号ＣＮ１はコンタクトホール、符号ＨＭ１，ＨＭ２は配線溝である。
【００４９】
次に、本発明の実施の形態２によるＭＯＮＯＳ型不揮発性メモリのメモリセルおよびＳＲＡＭのメモリセルを同一基板上に搭載する混載型半導体装置の製造方法を図１６〜図２３を用いて工程順に説明する。図１６〜２２の（ａ）および図２３はＳＲＡＭセル約１個分の領域を示す要部平面図、図１６〜２２の（ｂ）はＳＲＡＭセルの要部断面図（同図（ａ）のＡ−Ａ′線における要部断面図）、図１６〜２２の（ｃ）はＭＯＮＯＳセルの要部断面図である。なお、前述した実施の形態１と同じ製造工程では、その詳細な説明は省略する。
【００５０】
まず、図１６に示すように、前述した実施の形態１と同様の製造方法により、半導体基板１の主面に素子分離部ＳＧＩ、埋め込みｎウェルＢＮＷ、ｐウェルＰＷ、ｎウェルＮＷを形成する。ＳＲＡＭセルＭＣでは、半導体基板１に２つのｐウェルＰＷおよび２つのｎウェルＮＷの主表面である活性領域Ａｎ１，Ａｎ２，Ａｐ１，Ａｐ２が形成され、これらの活性領域は、絶縁膜が埋め込まれた素子分離部ＳＧＩで囲まれている。また、追って説明するように、ＳＲＡＭセルＭＣを構成する６個のＭＩＳ（転送用ＭＩＳ（Ｔｒ１，Ｔｒ２）、駆動用ＭＩＳ（Ｄｒ１，Ｄｒ２）、負荷用ＭＩＳ（Ｌｄ１，Ｌｄ２））のうちｎＭＩＳ（転送用ＭＩＳ（Ｔｒ１）と駆動用ＭＩＳ（Ｄｒ１））は活性領域Ａｐ１（ｐウェルＰＷ）上に形成され、ｎＭＩＳ（転送用ＭＩＳ（Ｔｒ２）と駆動用ＭＩＳ（Ｄｒ２））は活性領域Ａｐ２（ｐウェルＰＷ）上に形成される。また、ｐＭＩＳ（負荷用ＭＩＳ（Ｌｄ２））は活性領域Ａｎ１（ｎウェルＮＷ）上に形成され、ｐＭＩＳ（負荷用ＭＩＳ（Ｌｄ１））は活性領域Ａｎ２（ｎウェルＮＷ）上に形成される。
【００５１】
次に、図１７に示すように、半導体基板１の所定部分に所定の不純物を所定のエネルギーで選択的にイオン注入法により導入して、半導体基板１の主面に、ＭＯＮＯＳセルの選択用ｎＭＩＳのチャネル形成用の半導体領域２ｍ、およびＳＲＡＭセルＭＣの駆動用ＭＩＳ（Ｄｒ１，Ｄｒ２）、負荷用ＭＩＳ（Ｌｄ１，Ｌｄ２）および転送用ＭＩＳ（Ｔｒ１，Ｔｒ２）のチャネル形成用の半導体領域を形成する。続いて半導体基板１に対して酸化処理を施すことにより、半導体基板１の主面にゲート絶縁膜３を形成する。ここでは、ＭＯＮＯＳセルおよびＳＲＡＭセルＭＣのゲート絶縁膜３の厚さを同じとしたが、これに限定されないことは勿論であり、各々最適な厚さのゲート絶縁膜を形成してもよい。例えば所定領域における絶縁膜の除去および再度の絶縁膜の成膜を繰り返すことにより、互いに厚さの異なるゲート絶縁膜を半導体基板１の主面に形成することができる。
【００５２】
次に、半導体基板１の主面上に所定の不純物濃度を有する第１導体膜４、例えば多結晶シリコン膜を堆積した後、レジストパターンをマスクとしてＭＯＮＯＳ形成領域およびＳＲＡＭ形成領域の第１導体膜４を加工することにより、ＭＯＮＯＳ形成領域に選択用ｎＭＩＳの選択ゲート電極４ｍを形成し、ＳＲＡＭ形成領域にＳＲＡＭセルＭＣの各種ＭＩＳのゲート電極４ｓを形成する。ＳＲＡＭセルＭＣでは、活性領域Ａｐ１上に転送用ＭＩＳ（Ｔｒ１）のゲート電極４ｓと駆動用ＭＩＳ（Ｄｒ１）のゲート電極４ｓとが形成され、活性領域Ａｐ２上に転送用ＭＩＳ（Ｔｒ２）のゲート電極４ｓと駆動用ＭＩＳ（Ｄｒ２）のゲート電極４ｓとが形成される。また、活性領域Ａｎ１上に負荷用ＭＩＳ（Ｌｄ２）のゲート電極４ｓが形成され、活性領域Ａｎ２上に負荷用ＭＩＳ（Ｌｄ１）のゲート電極４ｓが形成される。負荷用ＭＩＳ（Ｌｄ１）のゲート電極４ｓと駆動用ＭＩＳ（Ｄｒ１）のゲート電極４ｓとは共通である。また、同様に、負荷用ＭＩＳ（Ｌｄ２）のゲート電極４ｓおよび駆動用ＭＩＳ（Ｄｒ２）のゲート電極４ｓとは共通である。
【００５３】
次に、ＳＲＡＭセルＭＣの駆動用ＭＩＳ（Ｄｒ１，Ｄｒ２）と転送用ＭＩＳ（Ｔｒ１，Ｔｒ２）のゲート電極４ｓの両側のｐウェルＰＷにｎ型不純物をイオン注入することによってｎ−型の半導体領域を形成し、また負荷用ＭＩＳ（Ｌｄ１，Ｌｄ２）のゲート電極４ｓの両側のｎウェルＮＷにｐ型不純物をイオン注入することによってｐ−型の半導体領域を形成する。このとき、ＭＯＮＯＳ形成領域はレジストパターンで覆われている。続いてＭＯＮＯＳセルの選択ゲート電極４ｍをマスクとしてＭＯＮＯＳ形成領域の半導体基板１の主面に不純物をイオン注入することにより、メモリ用ｎＭＩＳのチャネル形成用の半導体領域９を形成する。このとき、ＳＲＡＭ形成領域はレジストパターンで覆われている。
【００５４】
次に、図１８に示すように、半導体基板１の主面上に絶縁膜１０ｂ，１０ｔおよび電荷蓄積層ＣＳＬを形成する。この絶縁膜１０ｂ，１０ｔおよび電荷蓄積層ＣＳＬは、ＭＯＮＯＳセルの電荷保持用絶縁膜およびＳＲＡＭセルＭＣの付加容量Ｃ１，Ｃ２の容量絶縁膜として機能する。続いて半導体基板１の主面上に所定の不純物濃度を有する第２導体膜１１、例えば多結晶シリコン膜を堆積する。
【００５５】
次に、レジストパターンをマスクとしてＳＲＡＭ形成領域の第２導体膜１１を加工して、付加容量Ｃ１，Ｃ２の容量電極１１ｓｃを形成する。これにより、容量電極１１ｓｃと、容量絶縁膜（絶縁膜１０ｂ，１０ｔおよび電荷蓄積層ＣＳＬ）と、選択ゲート電極４ｍにより構成されるＳＲＡＭの付加容量Ｃ１，Ｃ２が形成される。このとき、ＳＲＡＭ形成領域のレジストパターンで覆われていない領域では、第２導体膜１１がエッチバックされて、各種ＭＩＳのゲート電極４ｓの側壁に絶縁膜１０ｂ，１０ｔおよび電荷蓄積層ＣＳＬを介して、第２導体膜１１からなるサイドウォール１１ｓが形成される。同様に、ＭＯＮＯＳ形成領域のレジストパターンで覆われていない領域では、第２導体膜１１がエッチバックされて、選択用ｎＭＩＳの選択ゲート電極４ｍの側壁に絶縁膜１０ｂ，１０ｔおよび電荷蓄積層ＣＳＬを介して、第２導体膜１１からなるサイドウォール１１ｍが形成される。
【００５６】
次に、図１９に示すように、レジストパターンをマスクとして、ＭＯＮＯＳ形成領域では、そこから露出する選択用ｎＭＩＳの選択ゲート電極４ｍの側壁に形成されたサイドウォール１１ｍの一方、およびＳＲＡＭ形成領域では、そこから露出する各種ＭＩＳのゲート電極４ｓの側壁に形成されたサイドウォール１１ｓをエッチングにより除去する。これにより、ＭＯＮＯＳ形成領域では選択用ｎＭＩＳの選択ゲート電極４ｍの側壁の片側のみにサイドウォール１１ｍが残り、メモリ用ｎＭＩＳのメモリゲート電極ＭＧが形成される。
【００５７】
次に、図２０に示すように、ＭＯＮＯＳ形成領域では選択用ｎＭＩＳの選択ゲート電極４ｍとメモリ用ｎＭＩＳのメモリゲート電極ＭＧ（サイドウォール１１ｍ）との間および半導体基板１とメモリ用ｎＭＩＳのメモリゲート電極ＭＧとの間の絶縁膜１０ｂ，１０ｔおよび電荷蓄積層ＣＳＬを残して、その他の領域の絶縁膜１０ｂ，１０ｔおよび電荷蓄積層ＣＳＬを選択的にエッチングする。また、同時に、ＳＲＡＭ形成領域では付加容量Ｃ１，Ｃ２の容量電極１１ｓｃ下の絶縁膜１０ｂ，１０ｔおよび電荷蓄積層ＣＳＬを残して、その他の領域の絶縁膜１０ｂ，１０ｔおよび電荷蓄積層ＣＳＬを選択的にエッチングする。
【００５８】
次に、ＭＯＮＯＳ形成領域において、半導体基板１の主面にｎ−型の半導体領域１６ｓをメモリ用ｎＭＩＳのメモリゲート電極ＭＧに対して自己整合的に形成し、半導体基板１の主面にｎ−型の半導体領域１７ｄを選択用ｎＭＩＳの選択ゲート電極４ｍに対して自己整合的に形成する。続いて半導体基板１の主面上に絶縁膜、例えば酸化シリコン膜をＣＶＤ法により堆積し、この絶縁膜を異方性のドライエッチング法でエッチバックすることにより、ＭＯＮＯＳ形成領域では選択用ｎＭＩＳの選択ゲート電極４ｍの片側面およびメモリ用ｎＭＩＳのメモリゲート電極ＭＧの片側面にサイドウォール１９ｍを形成し、ＳＲＡＭ形成領域では各種ＭＩＳのゲート電極４ｓの側面および容量電極１１ｓｃの側面にサイドウォール１９ｓを形成する。
【００５９】
次に、ＭＯＮＯＳ形成領域では、サイドウォール１９ｍをマスクとして半導体基板１の主面にｎ型不純物をイオン注入することにより、ｎ＋型の半導体領域２０ｍを選択用ｎＭＩＳの選択ゲート電極４ｍおよびメモリ用ｎＭＩＳのメモリゲート電極ＭＧに対して自己整合的に形成し、ｎ−型の半導体領域１６ｓおよびｎ＋型の半導体領域２０ｍからなるソースＳｍ、ｎ−型の半導体領域１７ｄおよびｎ＋型の半導体領域２０ｍからなるドレインＤｍを形成する。
【００６０】
また、ＳＲＡＭ形成領域では、サイドウォール１９ｓをマスクとして半導体基板１の主面にｐウェルＰＷにｎ型不純物をイオン注入することにより、ｎ＋型の半導体領域をゲート電極４ｓに対して自己整合的に形成し、ｎ−型の半導体領域およびｎ＋型の半導体領域からなるソース・ドレインを形成する。同様に、サイドウォール１９ｓをマスクとして半導体基板１の主面のｎウェルＮＷにｐ型不純物をイオン注入することにより、ｐ＋型の半導体領域をゲート電極４ｓに対して自己整合的に形成し、ｐ−型の半導体領域およびｐ＋型の半導体領域からなるソース・ドレインを形成する。
【００６１】
次に、ＭＯＮＯＳ形成領域では選択用ｎＭＩＳの選択ゲート電極４ｍ、メモリ用ｎＭＩＳのメモリゲート電極ＭＧおよびｎ＋型の半導体領域２０ｍの上面、ＳＲＡＭ形成領域では各種ＭＩＳのゲート電極４ｓ、容量電極１１ｓｃおよびｎ＋型の半導体領域の上面に、例えばコバルトシリサイド（ＣｏＳｉ２）層２１を自己整合法により形成する。
【００６２】
次に、図２１に示すように、半導体基板１の主面上に、例えば窒化シリコン膜２２ａおよび酸化シリコン膜２２ｂからなる層間絶縁膜２２をＣＶＤ法により形成する。続いて層間絶縁膜２２にコンタクトホールＣＮＴ，ＣＮ１および配線溝ＨＭ１，ＨＭ２を形成する。ＳＲＡＭセルＭＣのｎ＋型の半導体領域およびｐ＋型の半導体領域上と、転送用ＭＩＳ（Ｔｒ１，Ｔｒ２）のゲート電極４ｓの引き出し部上にコンタクトホールＣＮ１は形成される。また、２つの配線溝ＨＭ１，ＨＭ２のうち、一方の配線溝ＨＭ１は、負荷用ＭＩＳ（Ｌｄ１）のドレイン上および付加容量Ｃ１の容量電極１１ｓｃ上から、ＣＭＯＳインバータＩＮＶ２を構成する負荷用ＭＩＳ（Ｌｄ２）と駆動用ＭＩＳ（Ｄｒ２）とに共通するゲート電極４ｓの引き出し部上まで延びている。すなわち、配線溝ＨＭ１は、上記ゲート電極４ｓの引き出し部と後に形成される局所配線とを接続するコンタクトホールと、負荷用ＭＩＳ（Ｌｄ１）のドレインと局所配線とを接続するコンタクトホールと、付加容量Ｃ１の容量電極１１ｓｃと局所配線とを接続するコンタクトホールとを共有する１つの溝である。また、他方の配線溝ＨＭ２は、負荷用ＭＩＳ（Ｌｄ２）のドレイン上および付加容量Ｃ２の容量電極１１ｓｃ上から、ＣＭＯＳインバータＩＮＶ１を構成する負荷用ＭＩＳ（Ｌｄ１）と駆動用ＭＩＳ（Ｄｒ１）とに共通するゲート電極４ｓの引き出し部上まで延びている。すなわち、配線溝ＨＭ２は、上記ゲート電極４ｓの引き出し部と後に形成される局所配線とを接続するコンタクトホールと、負荷用ＭＩＳ（Ｌｄ２）のドレインと局所配線とを接続するコンタクトホールと、付加容量Ｃ２の容量電極１１ｓｃと局所配線とを接続するコンタクトホールとを共有する１つの溝である。
【００６３】
次に、ＭＯＮＯＳ形成領域ではコンタクトホールＣＮＴ内にプラグＰＬＧを形成し、ＳＲＡＭ形成領域ではコンタクトホールＣＮ１内にプラグＰ１を形成し、配線溝ＨＭ１，ＨＭ２の内部に局所配線２９ａ，２９ｂを形成する。
【００６４】
一方の局所配線２９ａは、負荷用ＭＩＳ（Ｌｄ１）のドレイン、転送用ＭＩＳ（Ｔｒ１）のソース、付加容量Ｃ１の容量電極１１ｓｃおよびＣＭＯＳインバータＩＮＶ２を構成する負荷用ＭＩＳ（Ｌｄ２）と駆動用ＭＩＳ（Ｄｒ２）とに共通するゲート電極４ｓの引き出し部に接続されている。また、他方の局所配線２９ｂは、負荷用ＭＩＳ（Ｌｄ２）のドレイン、転送用ＭＩＳ（Ｔｒ２）のソース、付加容量Ｃ２の容量電極１１ｓｃおよびＣＭＯＳインバータＩＮＶ１を構成する負荷用ＭＩＳ（Ｌｄ１）と駆動用ＭＩＳ（Ｄｒ１）とに共通するゲート電極４ｓの引き出し部に接続されている。
【００６５】
次に、図２２に示すように、例えばタングステン膜またはアルミニウム膜等からなる第１層目の配線Ｍ１を形成する。ＳＲＡＭ形成領域では局所配線２９ａ，２９ｂ、およびプラグＰ１上に形成され、プラグＰ１を介して転送用ＭＩＳ（Ｔｒ１，Ｔｒ２）のゲート電極４ｓを接続する第１層目の配線Ｍ１はワード線ＷＬとなる。
【００６６】
次に、図２３に示すように、半導体基板１の主面上に絶縁膜を堆積した後、第１層配線Ｍ１上の絶縁膜をエッチングにより除去することによりコンタクトホールＣＮ２を形成する。続いて絶縁膜上に第２層目の配線Ｍ２を形成する。ＳＲＡＭセルＭＣでは第２層目の配線Ｍ２を介して駆動用ＭＩＳ（Ｄｒ１，Ｄｒ２）のソースに基準電位Ｖｓｓが供給され、負荷用ＭＩＳ（Ｌｄ１，Ｌｄ２）のソースに電源電位Ｖｃｃが供給される。また、駆動用ＭＩＳ（Ｄｒ１，Ｄｒ２）の一端と接続された第２層目の配線Ｍ２はデ−タ線ＤＬ，／ＤＬとなる。以上の工程により、ＭＯＮＯＳセルおよびＳＲＡＭセルＭＣが略完成する。
【００６７】
このように、本実施の形態２によれば、ＭＯＮＯＳ型不揮発性メモリの製造プロセスを基本プロセルとすることにより、ＭＯＮＯＳ型不揮発性メモリの製造プロセスを変更することなく、ＭＯＮＯＳセルと、ソフトエラー耐性を有するＳＲＡＭセルＭＣとを１つの半導体基板１上に容易に形成することができる。
【００６８】
（実施の形態３）
本発明の実施の形態３では、ＭＯＮＯＳ型不揮発性メモリおよび受動素子を同一基板上に搭載する混載型半導体装置について説明する。本願発明における受動素子の特徴は、抵抗素子と容量素子とを１つの素子（以下、抵抗・容量素子と記す）によって構成し、この抵抗・容量素子に接続する端子を変更することにより、抵抗素子または容量素子として使用することにある。さらに、ＭＯＮＯＳ型不揮発性メモリの製造工程数を増加させることなく、この抵抗・容量素子を形成することができる。
【００６９】
図２４および図２５に、本発明の実施の形態３による受動素子の一例を示す。図２４は受動素子の要部平面図であり、図２５（ａ）は図２４のＢ−Ｂ′線における要部断面図、（ｂ）は図２４のＣ−Ｃ′線における要部断面図である。以下の説明では、ＭＯＮＯＳ型不揮発性メモリのメモリセルをＭＯＮＯＳセルと略して記載している。
【００７０】
半導体基板１の主面に形成された素子分離部ＳＧＩ上に、抵抗・容量素子ＲＣが形成されている。抵抗素子ＲはＭＯＮＯＳセルの選択用ｎＭＩＳの選択ゲート電極４ｍを構成する第１導体膜４と同層の導体膜からなる。抵抗素子Ｒは一方向に延びて形成されており、抵抗素子Ｒの両端部に接して形成された２つのコンタクトホールＣＮＴを通じて、第１層目の配線Ｍ１に接続されている。
【００７１】
容量素子Ｃは、ＭＯＮＯＳセルの選択用ｎＭＩＳの選択ゲート電極４ｍを構成する第１導体膜４と同層の導体膜からなる下部電極３２と、ＭＯＮＯＳセルの絶縁膜１０ｂ，１０ｔおよび電荷蓄積層ＣＳＬからなる積層膜と同層の積層絶縁膜からなる容量絶縁膜３３と、ＭＯＮＯＳセルのメモリ用ｎＭＩＳのメモリゲート電極ＭＧを構成する第２導体膜１１と同層の導体膜からなる上部電極３４とからなる。容量素子Ｃの上部電極３４は、容量絶縁膜３３を介して、コンタクトホールＣＮＴが形成された領域以外の抵抗素子Ｒ上を跨いで形成されており、抵抗素子Ｒの一部を下部電極３２として使用している。容量素子Ｃの上部電極３４は、上部電極３４に接して形成されたコンタクトホールＣＮＴを通じて第１層目の配線Ｍ１に接続されており、容量素子Ｃの上部電極３４に接続された第１層目の配線Ｍ１と、下部電極３３である抵抗素子Ｒに接続された第１層目の配線Ｍ１との間で所望する容量値を得ることができる。
【００７２】
次に、本発明の実施の形態３によるＭＯＮＯＳ型不揮発性メモリのメモリセルおよび抵抗・容量素子を同一基板上に搭載する混載型半導体装置の製造方法を図２６〜図３１に示す要部断面図を用いて工程順に説明する。図２６〜３１の（ａ）はＭＯＮＯＳセルの要部断面図、図２６〜３１の（ｂ）は図２４のＢ−Ｂ′線における抵抗・容量素子の要部断面図である。なお、前述した実施の形態１と同じ製造工程では、その詳細な説明は省略する。
【００７３】
まず、前述した実施の形態１と同様の製造方法により、半導体基板１の主面に素子分離部ＳＧＩ、埋め込みｎウェルＢＮＷ、ｐウェルＰＷを形成した後、さらに半導体基板１の主面にＭＯＮＯＳセルの選択用ｎＭＩＳのチャネル形成用の半導体領域２ｍおよびゲート絶縁膜３を形成する。続いて半導体基板１の主面上に、例えば厚さ２５０ｎｍ程度の多結晶シリコン膜からなる第１導体膜４を堆積する。
【００７４】
次に、図２６に示すように、レジストパターンをマスクとして第１導体膜４を加工することにより、ＭＯＮＯＳ形成領域に選択用ｎＭＩＳの選択ゲート電極４ｍ、抵抗・容量素子形成領域に抵抗素子Ｒ（一部は容量素子Ｃの下部電極３２として機能する）を形成する。続いてＭＯＮＯＳセルのメモリ用ｎＭＩＳのチャネル形成用の半導体領域９を形成する。
【００７５】
次に、図２７に示すように、半導体基板１の主面上に絶縁膜１０ｂ，１０ｔおよび電荷蓄積層ＣＳＬを形成する。この絶縁膜１０ｂ，１０ｔおよび電荷蓄積層ＣＳＬは、ＭＯＮＯＳセルの電荷保持用絶縁膜および容量素子Ｃの容量絶縁膜３３として機能する。
【００７６】
次に、図２８に示すように、半導体基板１の主面上に、例えば厚さ２００ｎｍ程度の多結晶シリコン膜からなる第２導体膜１１を堆積する。続いて抵抗・容量素子形成領域をレジストパターン３６で覆った後、ＭＯＮＯＳ形成領域の第２導体膜１１を異方性のドライエッチング法でエッチバックすることにより、選択用ｎＭＩＳの選択ゲート電極４ｍの側壁の両側に絶縁膜１０ｂ，１０ｔおよび電荷蓄積層ＣＳＬを介してサイドウォール１１ｍを形成する。
【００７７】
次に、図２９に示すように、レジストパターン３７をマスクとして、抵抗・容量素子形成領域の第２導体膜１１を加工することにより、抵抗素子Ｒ上に容量絶縁膜３３（絶縁膜１０ｂ，１０ｔおよび電荷蓄積層ＣＳＬ）を介して容量素子Ｃの上部電極３４を形成する。このとき、ＭＯＮＯＳ形成領域はレジストパターン３７で覆われている。
【００７８】
次に、図３０に示すように、レジストパターンをマスクとして、そこから露出するＭＯＮＯＳ形成領域のサイドウォール１１ｍをエッチングすることにより、選択用ｎＭＩＳの選択ゲート電極４ｍの側壁の片側のみに、サイドウォール１１ｍからなるメモリゲート電極ＭＧを形成する。続いてＭＯＮＯＳ形成領域では選択用ｎＭＩＳの選択ゲート電極４ｍとメモリ用ｎＭＩＳのメモリゲート電極ＭＧとの間および半導体基板１とメモリ用ｎＭＩＳのメモリゲート電極ＭＧとの間の絶縁膜１０ｂ，１０ｔおよび電荷蓄積層ＣＳＬ、抵抗・容量素子形成領域では容量素子Ｃの上部電極３４下の容量絶縁膜３３（絶縁膜１０ｂ，１０ｔおよび電荷蓄積層ＣＳＬ）を残して、その他の領域の絶縁膜１０ｂ，１０ｔおよび電荷蓄積層ＣＳＬを選択的にエッチングする。
【００７９】
次に、図３１に示すように、ＭＯＮＯＳ形成領域において、半導体基板１の主面にｎ−型の半導体領域１６ｓをメモリ用ｎＭＩＳのメモリゲート電極ＭＧに対して自己整合的に形成し、半導体基板１の主面にｎ−型の半導体領域１７ｄを選択用ｎＭＩＳの選択ゲート電極４ｍに対して自己整合的に形成する。続いてＭＯＮＯＳ形成領域では選択用ｎＭＩＳの選択ゲート電極４ｍの片側面およびメモリ用ｎＭＩＳのメモリゲート電極ＭＧの片側面にサイドウォール１９ｍを形成し、同時に抵抗・容量素子形成領域では抵抗素子Ｒの側面および上部電極３４の側面にサイドウォール１９ｓを形成する。続いてＭＯＮＯＳ形成領域において、半導体基板１の主面にｎ＋型の半導体領域２０ｍを選択用ｎＭＩＳの選択ゲート電極４ｍおよびメモリ用ｎＭＩＳのメモリゲート電極ＭＧに対して自己整合的に形成し、ｎ−型の半導体領域１６ｓおよびｎ＋型の半導体領域２０ｍからなるソースＳｍ、ｎ−型の半導体領域１７ｄおよびｎ＋型の半導体領域２０ｍからなるドレインＤｍを形成する。続いてＭＯＮＯＳ形成領域では選択用ｎＭＩＳの選択ゲート電極４ｍ、メモリ用ｎＭＩＳのメモリゲート電極ＭＧおよびｎ＋型の半導体領域２０ｍの上面、抵抗・容量素子形成領域では上部電極３４に覆われていない抵抗素子Ｒおよび上部電極３４の上面に、例えばコバルトシリサイド層２１を自己整合法により形成する。
【００８０】
その後は、前述した実施の形態と同様の製造方法により、層間絶縁膜２２、コンタクトホールＣＮＴ、プラグＰＬＧおよび第１層目の配線Ｍ１等を形成することにより、ＭＯＮＯＳセルおよび抵抗・容量素子ＲＣが略完成する。
【００８１】
このように、本実施の形態３によれば、ＭＯＮＯＳ型不揮発性メモリの製造プロセスを基本プロセスとすることにより、ＭＯＮＯＳ型不揮発性メモリの製造プロセスを変更することなく、ＭＯＮＯＳセルと、抵抗素子Ｒおよび容量素子Ｃとしての２つの機能を有する抵抗・容量素子ＲＣとを１つの半導体基板１上に容易に形成することができる。また、抵抗素子Ｒと容量素子Ｃとを１つの抵抗・容量素子ＲＣで形成できるので、半導体装置の面積を小さくすることが可能となる。
【００８２】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【００８３】
本発明は、互いにメモリ機能の異なる複数種類のメモリを搭載する半導体装置の製造に適用することができる。
【図面の簡単な説明】
【００８４】
【図１】本発明の実施の形態１によるＭＯＮＯＳ型不揮発性メモリのメモリセル、ＤＲＡＭのメモリセル、フラッシュメモリのメモリセルおよびＣＭＯＳデバイスを同一基板上に搭載する混載型半導体装置の製造工程を示す要部断面図である。
【図２】図１に続く混載型半導体装置の製造工程中の図１と同じ箇所の要部断面図である。
【図３】図２に続く混載型半導体装置の製造工程中の図１と同じ箇所の要部断面図である。
【図４】図３に続く混載型半導体装置の製造工程中の図１と同じ箇所の要部断面図である。
【図５】図４に続く混載型半導体装置の製造工程中の図１と同じ箇所の要部断面図である。
【図６】図５に続く混載型半導体装置の製造工程中の図１と同じ箇所の要部断面図である。
【図７】図６に続く混載型半導体装置の製造工程中の図１と同じ箇所の要部断面図である。
【図８】図７に続く混載型半導体装置の製造工程中の図１と同じ箇所の要部断面図である。
【図９】図８に続く混載型半導体装置の製造工程中の図１と同じ箇所の要部断面図である。
【図１０】図９に続く混載型半導体装置の製造工程中の図１と同じ箇所の要部断面図である。
【図１１】図１０に続く混載型半導体装置の製造工程中の図１と同じ箇所の要部断面図である。
【図１２】図１１に続く混載型半導体装置の製造工程中の図１と同じ箇所の要部断面図である。
【図１３】図１２に続く混載型半導体装置の製造工程中の図１と同じ箇所の要部断面図である。
【図１４】本発明の実施の形態２によるＳＲＡＭのメモリセルの等価回路図である。
【図１５】本発明の実施の形態２によるＳＲＡＭのメモリセルを説明する図であって、（ａ）はＳＲＡＭのメモリセルの要部平面図、（ｂ）は同図（ａ）のＡ−Ａ′線における要部断面図である。
【図１６】本発明の実施の形態２によるＭＯＮＯＳ型不揮発性メモリのメモリセルおよびＳＲＡＭのメモリセルを同一基板上に搭載する混載型半導体装置の製造工程を説明する図であって、（ａ）はＳＲＡＭのメモリセル約１個分の領域を示す要部平面図、（ｂ）はＳＲＡＭのメモリセルの要部断面図（（ａ）のＡ−Ａ′線における要部断面図）、（ｃ）はＭＯＮＯＳ型不揮発性メモリのメモリセルの要部断面図である。
【図１７】図１６に続く混載型半導体装置の製造工程中の図１６と同じ箇所の要部平面図および要部断面図である。
【図１８】図１７に続く混載型半導体装置の製造工程中の図１６と同じ箇所の要部平面図および要部断面図である。
【図１９】図１８に続く混載型半導体装置の製造工程中の図１６と同じ箇所の要部平面図および要部断面図である。
【図２０】図１９に続く混載型半導体装置の製造工程中の図１６と同じ箇所の要部平面図および要部断面図である。
【図２１】図２０に続く混載型半導体装置の製造工程中の図１６と同じ箇所の要部平面図および要部断面図である。
【図２２】図２１に続く混載型半導体装置の製造工程中の図１６と同じ箇所の要部平面図および要部断面図である。
【図２３】図２２に続く混載型半導体装置の製造工程中の図１６と同じ箇所の要部平面図および要部断面図である。
【図２４】本発明の実施の形態３による受動素子の一例を示す要部平面図である。
【図２５】本発明の実施の形態３によるＭＯＮＯＳ型不揮発性メモリのメモリセルおよび受動素子を同一基板上に搭載する混載型半導体装置の製造工程を説明する図であって、（ａ）は図２４のＢ−Ｂ′線における要部断面図、（ｂ）は図２４のＣ−Ｃ′線における要部断面図である。
【図２６】本発明の実施の形態３によるＭＯＮＯＳ型不揮発性メモリのメモリセルおよび受動素子を同一基板上に搭載する混載型半導体装置の製造工程を説明する図であって、（ａ）は受動素子の要部断面図、（ｂ）はＭＯＮＯＳ型不揮発性メモリのメモリセルの要部断面図である。
【図２７】図２６に続く混載型半導体装置の製造工程中の図２６と同じ箇所の要部断面図である。
【図２８】図２７に続く混載型半導体装置の製造工程中の図２６と同じ箇所の要部断面図である。
【図２９】図２８に続く混載型半導体装置の製造工程中の図２６と同じ箇所の要部断面図である。
【図３０】図２９に続く混載型半導体装置の製造工程中の図２６と同じ箇所の要部断面図である。
【図３１】図３０に続く混載型半導体装置の製造工程中の図２６と同じ箇所の要部断面図である。
【符号の説明】
【００８５】
１  半導体基板
２ｃ，２ｄ，２ｆ，２ｍ，  半導体領域
３  ゲート絶縁膜
４  第１導体膜
４ｃ，４ｄ  ゲート電極
４ｆ  浮遊ゲート電極
４ｍ  選択ゲート電極
４ｓ  ゲート電極
５  レジストパターン
６  半導体領域
７  レジストパターン
８，９  半導体領域
１０ｂ，１０ｔ  絶縁膜
１１  第２導体膜
１１ｍ  サイドウォール
１１ｄ  容量電極
１１ｄｓ  サイドウォール
１１ｆ  制御ゲート電極
１１ｓ  サイドウォール
１１ｓｃ  容量電極
１２，１３，１４  レジストパターン
１５，１６ｓ，１７ｄ  半導体領域
１９ｃ，１９ｄ，１９ｆ，１９ｍ，１９ｓ  サイドウォール
２０ｃ，２０ｄ，２０ｆ，２０ｍ  半導体領域
２１  コバルトシリサイド層
２２  層間絶縁膜
２２ａ  窒化シリコン膜
２２ｂ  酸化シリコン膜
２９ａ，２９ｂ  局所配線
３２  下部電極
３３  容量絶縁膜
３４  上部電極
３６，３７  レジストパターン
Ａ  記憶ノード
Ａｎ１，Ａｎ２，Ａｐ１，Ａｐ２  活性領域
Ｂ  記憶ノード
ＢＮＷ  埋め込みｎウェル
Ｃ  容量素子
Ｃ１，Ｃ２  付加容量
ＣＮ１，ＣＮ２，ＣＮＴ  コンタクトホール
ＣＳＬ  電荷蓄積層
ＤＬ  データ線
／ＤＬ  データ線
Ｄｍ  ドレイン
Ｄｒ１，Ｄｒ２  駆動用ＭＩＳ
ＨＭ１，ＨＭ２  配線溝
ＩＮＶ１，ＩＮＶ２  ＣＭＯＳインバータ
Ｌｄ１，Ｌｄ２  負荷用ＭＩＳ
Ｍ１，Ｍ２  配線
ＭＣ  メモリセル
ＭＧ  メモリゲート電極
ＮＷ  ｎウェル
Ｐ１，Ｐ２，ＰＬＧ  プラグ
ＰＷ  ｐウェル
Ｒ  抵抗素子
ＲＣ  抵抗・容量素子
ＳＤｃ，ＳＤｄ，ＳＤｆ  ソース・ドレイン
ＳＧＩ  素子分離部
Ｓｍ  ソース
Ｔｒ１，Ｔｒ２  転送用ＭＩＳ
Ｖｃｃ  電源電圧
Ｖｓｓ  基準電圧
ＷＬ  ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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