(57)【要約】【課題】小さい占有面積および小さい消費電力で、ランダムノイズの発生を低減できる巡回型Ａ／Ｄ変換器を提供する。【解決手段】巡回型Ａ／Ｄ変換器１１のゲインステージ１５では、第１のキャパシタ２５と、第２のキャパシタ２７と、スイッチ回路２９と、第３のキャパシタ３１と、第４のキャパシタ３３とを含む。スイッチ回路２９は、第１の期間Ｔ１に第１のキャパシタ２５の一端２５ａへコモン信号ＶＣＯＭを提供すると共に第２の期間Ｔ２に第２のキャパシタ２７の一端２７ａへコモン信号ＶＣＯＭを提供する。第１のキャパシタ２５は、第１の期間Ｔ１に第１の信号Ｓ１を受ける。第１のキャパシタ２５の他端２５ｂには、第１の信号Ｓ１に対応した電荷が蓄積される。第２のキャパシタ２７は、第２の期間Ｔ２に第２の信号Ｓ１を受ける。第２のキャパシタ２７の他端２７ｂには、第２の信号Ｓ２に対応した電荷が蓄積される。【選択図】図２
2008141397.tif 000002
【特許請求の範囲】
【請求項１】
ノイズ成分を含む第１の信号レベルとノイズ成分に有意な信号成分が重畳した第２の電圧レベルとが交互に現れる信号に対して、前記第２の信号レベルから前記第１の信号レベルを差し引く巡回型Ａ／Ｄ変換器であって、
前記第１および第２の信号レベルを受ける入力と、出力と、第１および第２の入力並びに第１および第２の出力を有する演算増幅回路とを有しており、前記第１の信号レベルを第１の期間中に標本化し、前記第１の信号レベルの標本化とは逆極性となるように第２の期間中に前記第２の信号レベルを標本化し、前記演算増幅回路の前記第１および第２の出力に演算値を第３の期間に生成し、前記演算増幅回路の前記第１および第２の出力に生成された演算値を第４の期間に次の演算のために標本化するゲインステージと、
前記ゲインステージの前記出力からの信号に応じたディジタル信号を提供するＡ／Ｄ変換回路と、
前記ディジタル信号に応答して制御信号を生成する論理回路と、
前記制御信号に応じて前記ゲインステージに電圧信号を提供するＤ／Ａ変換回路と
を備え、
前記ゲインステージは、
前記第１の期間中に前記第１の信号レベルを受けると共に、前記第３の期間に前記Ｄ／Ａ変換回路と前記演算増幅回路の前記第１の入力との間に接続される第１のキャパシタと、
前記第２の期間中に前記第２の信号レベルを受けると共に、前記第３の期間に前記Ｄ／Ａ変換回路と前記演算増幅回路の前記第２の入力との間に接続される第２のキャパシタと、
前記第１の期間中に前記第１の信号レベルを受けると共に、前記第３および第４の期間に前記演算増幅回路の前記第１の入力と前記第１の出力との間に接続される第３のキャパシタと、
前記第２の期間中に前記第２の信号レベルを受けると共に、前記第３および第４の期間に前記演算増幅回路の前記第２の入力と前記第２の出力との間に接続される第４のキャパシタと
を含む、ことを特徴とする巡回型Ａ／Ｄ変換器。
【請求項２】
前記演算増幅回路の前記第１および第２の出力は、前記第４の期間に前記第１および第２のキャパシタの一端にそれぞれ接続されており、
前記Ａ／Ｄ変換回路は、前記第２および第３の期間に前記ディジタル信号を提供し、
前記Ｄ／Ａ変換回路は、前記第３の期間に前記電圧信号を前記ゲインステージに提供する、ことを特徴とする請求項１に記載された巡回型Ａ／Ｄ変換器。
【請求項３】
前記ゲインステージは、
前記第３の期間に前記演算増幅回路の前記第１の出力に接続されると共に前記第４の期間に前記演算増幅回路の前記第１の入力に接続される第５のキャパシタと、
前記第３の期間に前記演算増幅回路の前記第２の出力に接続されると共に前記第４の期間に前記演算増幅回路の前記第２の入力に接続される第６のキャパシタと
を更に含み、
前記演算増幅回路の前記第１および第２の出力は、前記第４の期間に前記第１および第２のキャパシタの一端にそれぞれ接続されており、
前記Ａ／Ｄ変換回路は、前記第２〜第４の期間に前記ディジタル信号を提供し、
前記Ｄ／Ａ変換回路は、前記第３の期間に前記ゲインステージの前記第１および第２のキャパシタに前記電圧信号を提供すると共に、前記第４の期間に前記ゲインステージの前記第５および第６のキャパシタに前記電圧信号を提供する、ことを特徴とする請求項１に記載された巡回型Ａ／Ｄ変換器。
【請求項４】
前記ゲインステージは、第５の期間に前記第３および第４の期間における動作を繰り返す、ことを特徴とする請求項１から請求項３のいずれか一項に記載された巡回型Ａ／Ｄ変換器。
【請求項５】
アレイ状に配置された複数の画素を含む画素アレイを備え、各画素は、該画素の浮遊拡散層がリセット状態にあるとき第１の信号を生成すると共に、前記画素の浮遊拡散層が光誘起電荷の蓄積状態にあるとき第２の信号を生成し、
請求項１〜請求項４のいずれか一項に記載されており前記画素アレイのカラム線にそれぞれ直接に接続された複数の巡回Ａ／Ｄ変換器と
を備え、
各画素はＭＯＳ型イメージセンサ素子を含む、ことを特徴とするイメージセンサ。
【請求項６】
ノイズ成分を含む第１の信号レベルとノイズ成分に有意な信号成分が重畳した第２の信号レベルとが交互に現れる信号に対して、第１〜第４のキャパシタを用いて前記第２の信号レベルから前記第１の信号レベルを差し引く、アナログ信号をディジタル信号に変換する方法であって、
（ａ）ノイズ成分を含む第１の信号レベルを前記第１および第３のキャパシタの一端に受けると共に、前記第１の信号レベルに対応した第１の電荷を前記第１および第３のキャパシタに標本化するステップと、
（ｂ）ノイズ成分に有意な信号成分が重畳した第２の信号レベルを前記第２および第４のキャパシタの一端に受けると共に、前記第２の信号レベルを前記第２および第４のキャパシタに標本化すると共に、前記第２の信号レベルに対応した第２の電荷を第１および第２の参照値と比較してディジタル値を生成するステップと、
（ｃ）前記演算増幅回路の反転入力および非反転入力の一方に前記第１のキャパシタの前記他端を接続し前記演算増幅回路の反転入力および非反転入力の他方に前記第２のキャパシタの前記他端を接続すると共に前記ディジタル値に応じて電圧信号を前記第１および第２のキャパシタの前記一端にそれぞれ印加することによって、前記第１および第２の電荷の再配置を行って前記演算増幅回路の第１および第２の出力にそれぞれ第１および第２の演算値を生成するステップと、
（ｄ）前記演算増幅回路の前記第１の出力に前記第１のキャパシタを接続し、前記演算増幅回路の前記第２の出力に前記第２のキャパシタを接続して、前記第１および第２の演算値に対応する電荷を前記第１および第２のキャパシタに標本化するステップと
を備える、ことを特徴とする方法。
【請求項７】
ノイズ成分を含む第１の信号レベルとノイズ成分に有意な信号成分が重畳した第２の信号レベルとが交互に現れる信号に対して、第１〜第６のキャパシタを用いて前記第２の信号レベルから前記第１の信号レベルを差し引く、アナログ信号をディジタル信号に変換する方法であって、
（ａ）ノイズ成分を含む第１の信号レベルを前記第１および第３のキャパシタの一端に受けて前記第１の信号レベルに対応した第１の電荷を前記第１のキャパシタに標本化するステップと、
（ｂ）ノイズ成分に有意な信号成分が重畳した第２の信号レベルを前記第２および第４のキャパシタの一端に受けて前記第２の信号レベルを前記第２および第４のキャパシタに標本化すると共に、前記第２の信号レベルに対応した第２の電荷を第１および第２の参照値と比較してディジタル値を生成するステップと、
（ｃ）前記演算増幅回路の反転入力および非反転入力の一方に前記第１のキャパシタの前記他端を接続し前記演算増幅回路の反転入力および非反転入力の他方に前記第２のキャパシタの前記他端を接続すると共に前記ディジタル値に応じて電圧信号を前記第１および第２のキャパシタの前記一端にそれぞれ印加することによって、前記第１および第２の電荷の再配置を行って前記演算増幅回路の第１および第２の出力にそれぞれ第１および第２の演算値を生成すると共に前記第１および第２の演算値に対応する電荷を第５および第６のキャパシタに標本化するステップと、
（ｄ）前記ディジタル値に応じて電圧信号を前記第５および第６のキャパシタの一端にそれぞれ印加すると共に前記演算増幅回路の反転入力および非反転入力の一方に前記第５のキャパシタの他端を接続し前記演算増幅回路の反転入力および非反転入力の他方に前記第６のキャパシタの他端を接続することによって、前記第１および第２の電荷の再配置を行って前記演算増幅回路の第１および第２の出力にそれぞれ第３および第４の演算値を生成すると共に前記第３および第４の演算値に対応する電荷を前記第１および第２のキャパシタに標本化するステップと
を備える、方法。
【請求項８】
前記第３ステップと前記第４ステップとを繰り返すステップを更に備える、ことを特徴とする請求項６または請求項７に記載された方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、巡回型Ａ／Ｄ変換器、イメージセンサおよびアナログ信号をディジタル信号に変換する方法に関する。
【背景技術】
【０００２】
非特許文献１〜４および特許文献１、２には、巡回型アナログディジタル変換器が記載されている。巡回型アナログディジタル変換器の入力には、サンプル／ホールド（Ｓ／Ｈ）回路が設けられている。巡回型アナログディジタル変換器では、直列に接続された２段の回路ブロックを含む。非特許文献３には、自己キャリブレーション・パイプラインアナログディジタル変換器が記載されている。特許文献３には、素子バラツキによる直線性の劣化、あるいは精度の劣化を補正するアナログ・ディジタル変換器が記載されている。特許文献４には、イメージセンサ用Ａ／Ｄ変換アレイが記載されている。このＡ／Ｄ変換器では、入力信号をキャパシタにホールドしたのち、リセットレベルをＶinに印加して差信号をキャパシタにホールドする。これによりノイズキャンセルを行っている。
【非特許文献１】P. Quinn, M. Pribytko,“Capacitor matching insensitive 12-bit 3.3MS/s algorithmic ADC in0.25um CMOS, “Proc. 2003 Custom Integrated Circuits Conf., pp.425-428, 2003.
【非特許文献２】B. Ginetti, P. G. Jespers, A. Vandemeulebroecke, “A CMOS 13-b cyclic RSD A/Dconverter,”IEEE J. Solid-State Cicuits, vol. 27, no. 7, pp.957-965, 1992.
【非特許文献３】K. Nagaraj, “Efficient circuit configuration for algorithmic analog to digitalconverters, “IEEE Trans. Circuits and Systems II, vol. 40, no. 12, pp. 777-785, 1993.
【非特許文献４】H. S. Lee,“A 12-b 600ks/s digitally self-calibrated pipelined algorithmic ADC,” IEEE J. Solid-StateCircuits, vol. 29, no. 4, pp. 509-515, 1994.
【特許文献１】Self-Calibrating Analog To Digital Converter, U.S.Patent No.5,027,116
【特許文献２】Cyclic Analog-to-Dital Conferter, U.S. Patent No. 5,212,486
【特許文献３】特開２００５−３９５２９号公報
【特許文献４】特開２００５−１３６５４０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
上記のような特許文献および非特許文献には、巡回型Ａ／Ｄ変喚器といったアナログ・ディジタル変換器が記載されている。巡回型Ａ／Ｄ変換器は高分解能に適しており、巡回型Ａ／Ｄ変換器を用いると、比較的少ない回路規模で比較的高速動作が得られる。例えば、巡回型Ａ／Ｄ変換器は、２段のゲインステージを縦続接続すると共にその出力を入力に接続してフィードバック経路を形成する。それぞれのステージでは、1段あたり２倍の増幅を行うと共に、各段の比較器の結果に応じて参照電圧を加算するまたは減算する動作のいずれかを行う。この巡回型Ａ／Ｄ変換器を用いると、１クロックあたり２ビットのＡ／Ｄ変換を行うことができる。このＡ／Ｄ変換を５回繰り返せば、１０ビットのＡ／Ｄ変換値を得ることができる。
【０００４】
以上の説明から理解されるように、巡回型Ａ／Ｄ変換器は比較的少ない回路規模で構成され、高速に動作可能であるので、巡回型Ａ／Ｄ変喚器は、イメージセンサのために用いることに適している。イメージセンサでは、画素においてリセットの際にリセットノイズが発生される。従来の巡回型Ａ／Ｄ変換器では、イメージセンサの画素で発生するノイズキャンセルのためのアンプと合わせて、１チャネルあたり、３つのアンプが必要である。故に、巡回型Ａ／Ｄ変換器の占有面積が大きく、その消費電力が大きくなる。
【０００５】
特許文献４に記載された巡回型Ａ／Ｄ変換器によれば、この占有面積および消費電力の低減することができる。このＡ／Ｄ変換器では、Ａ／Ｄ変換動作において、画素ノイズキャンセルのための追加の動作を行っている。このため、発生するランダムノイズが大きくなる可能性がある。
【０００６】
本発明は、このような事情を鑑みて為されたものであり、小さい占有面積および小さい消費電力で、ランダムノイズの発生を低減できる巡回型Ａ／Ｄ変換器を提供することを目的とする。また、本発明は、上記の巡回型Ａ／Ｄ変換器を用いたイメージセンサを提供することを目的とする。さらに、本発明は、ランダムノイズの発生を低減できる巡回型Ａ／Ｄ変換に好適なアナログ信号をディジタル信号に変換する方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の一側面は、ノイズ成分を含む第１の信号レベルとノイズ成分に有意な信号成分が重畳した第２の電圧レベルとが交互に現れる信号に対して、前記第２の信号レベルから前記第１の信号レベルを差し引く巡回型Ａ／Ｄ変換器である。この巡回型Ａ／Ｄ変換器は、（ａ）前記第１および第２の信号レベルを受ける入力と、出力と、第１および第２の入力並びに第１および第２の出力を有する演算増幅回路とを有しており、前記第１の信号レベルを第１の期間中に標本化し、前記第１の信号レベルの標本化とは逆極性となるように第２の期間中に前記第２の信号レベルを標本化し、前記演算増幅回路の前記第１および第２の出力に演算値を第３の期間に生成し、前記演算増幅回路の前記第１および第２の出力に生成された演算値を第４の期間に次の演算のために標本化するゲインステージと、（ｂ）前記ゲインステージの前記出力からの信号に応じたディジタル信号を提供するＡ／Ｄ変換回路と、（ｃ）前記ディジタル信号に応答して制御信号を生成する論理回路と、（ｄ）前記制御信号に応じて前記ゲインステージに電圧信号を提供するＤ／Ａ変換回路とを備え、
前記ゲインステージは、（ａ１）前記第１の期間中に前記第１の信号レベルを受けると共に、前記第３の期間に前記Ｄ／Ａ変換回路と前記演算増幅回路の前記第１の入力との間に接続される第１のキャパシタと、（ａ２）前記第２の期間中に前記第２の信号レベルを受けると共に、前記第３の期間に前記Ｄ／Ａ変換回路と前記演算増幅回路の前記第２の入力との間に接続される第２のキャパシタと、（ａ３）前記第１の期間中に前記第１の信号レベルを受けると共に、前記第３および第４の期間に前記演算増幅回路の前記第１の入力と前記第１の出力との間に接続される第３のキャパシタと、（ａ４）前記第２の期間中に前記第２の信号レベルを受けると共に、前記第３および第４の期間に前記演算増幅回路の前記第２の入力と前記第２の出力との間に接続される第４のキャパシタとを含む。
【０００８】
この巡回型Ａ／Ｄ変換器によれば、第１の信号レベルを第１および第３のキャパシタに標本化すると共に第２の信号レベルを第２および第４のキャパシタに標本化するので、別の回路としてノイズキャンセル回路を用いないで、第１の信号レベルと第２の信号レベルとの間でノイズキャンセルを行うことができる。この標本化の後、ゲインステージを用いて増幅を行うと共に、演算増幅回路の出力には、第１および第２の信号レベルの差信号に対応する増幅信号が生成される。このため、Ａ／Ｄ変換器の演算動作によりノイズレベルを大きく改善できる。
【０００９】
本発明に係る巡回型Ａ／Ｄ変換器では、前記演算増幅回路の前記第１および第２の出力は、前記第４の期間に前記第１および第２のキャパシタの一端にそれぞれ接続されており、前記Ａ／Ｄ変換回路は、前記第２および第３の期間に前記ディジタル信号を提供し、前記Ｄ／Ａ変換回路は、前記第３の期間に前記電圧信号を前記ゲインステージに提供することができる。
【００１０】
この巡回型Ａ／Ｄ変換器によれば、下位ビットのための引き続くＡ／Ｄ変換のための信号を第１および第２のキャパシタに格納することができる。
【００１１】
本発明に係る巡回型Ａ／Ｄ変換器では、前記ゲインステージは、前記第３の期間に前記演算増幅回路の前記第１の出力に接続されると共に前記第４の期間に前記演算増幅回路の前記第１の入力に接続される第５のキャパシタと、前記第３の期間に前記演算増幅回路の前記第２の出力に接続されると共に前記第４の期間に前記演算増幅回路の前記第２の入力に接続される第６のキャパシタとを更に含み、前記演算増幅回路の前記第１および第２の出力は、前記第４の期間に前記第１および第２のキャパシタの一端にそれぞれ接続されており、前記Ａ／Ｄ変換回路は、前記第２〜第４の期間に前記ディジタル信号を提供し、前記Ｄ／Ａ変換回路は、前記第３の期間に前記ゲインステージの前記第１および第２のキャパシタに前記電圧信号を提供すると共に、前記第４の期間に前記ゲインステージの前記第５および第６のキャパシタに前記電圧信号を提供する。
【００１２】
この巡回型Ａ／Ｄ変換器によれば、下位ビットのための引き続くＡ／Ｄ変換のための信号を第３の期間に第５および第６のキャパシタに格納することができる。また、第４の期間に、第５および第６のキャパシタに格納された信号のＡ／Ｄ変換を行うと共に、下位ビットのための引き続くＡ／Ｄ変換のために、演算増幅回路の第１および第２の出力に生成された演算値は第１および第２のキャパシタに第４の期間に格納される。
【００１３】
本発明に係る巡回型Ａ／Ｄ変換器では、前記ゲインステージは、第５の期間に前記第３および第４の期間における動作を繰り返す。
【００１４】
この巡回型Ａ／Ｄ変換器によれば、所望の回数の繰り返しにより、多ビットのＡ／Ｄ変換を行うことができる。
【００１５】
本発明に係るイメージセンサは、アレイ状に配置された複数の画素を含む画素アレイを備え、各画素は、該画素の浮遊拡散層がリセット状態にあるとき第１の信号を生成すると共に、前記画素の浮遊拡散層が光誘起電荷の蓄積状態にあるとき第２の信号を生成し、上記のいずれかに記載されており前記画素アレイのカラム線にそれぞれ直接に接続された複数の巡回型Ａ／Ｄ変換器とを備える。
【００１６】
このイメージセンサによれば、巡回型Ａ／Ｄ変換器は、プリアンプ等の回路を経ることなくイメージセンサのカラム線からの信号を受ける。ＭＯＳ型イメージセンサ素子からの信号の読み出しにおいて、小さい占有面積および小さい消費電力で、ランダムノイズの発生を低減できる巡回型Ａ／Ｄ変換器を提供できる。
【００１７】
本発明の別の側面は、ノイズ成分を含む第１の信号レベルとノイズ成分に有意な信号成分が重畳した第２の信号レベルとが交互に現れる信号に対して、第１〜第４のキャパシタを用いて前記第２の信号レベルから前記第１の信号レベルを差し引く、アナログ信号をディジタル信号に変換する方法である。この方法は、（ａ）ノイズ成分を含む第１の信号レベルを前記第１および第３のキャパシタの一端に受けると共に、前記第１の信号レベルに対応した第１の電荷を前記第１および第３のキャパシタに標本化するステップと、（ｂ）ノイズ成分に有意な信号成分が重畳した第２の信号レベルを前記第２および第４のキャパシタの一端に受けると共に、前記第２の信号レベルを前記第２および第４のキャパシタに標本化すると共に、前記第２の信号レベルに対応した第２の電荷を第１および第２の参照値と比較してディジタル値を生成するステップと、（ｃ）前記演算増幅回路の反転入力および非反転入力の一方に前記第１のキャパシタの前記他端を接続し前記演算増幅回路の反転入力および非反転入力の他方に前記第２のキャパシタの前記他端を接続すると共に前記ディジタル値に応じて電圧信号を前記第１および第２のキャパシタの前記一端にそれぞれ印加して、前記第１および第２の電荷の再配置を行って前記演算増幅回路の第１および第２の出力にそれぞれ第１および第２の演算値を生成するステップと、（ｄ）前記演算増幅回路の前記第１の出力に前記第１のキャパシタを接続し、前記演算増幅回路の前記第２の出力に前記第２のキャパシタを接続して、前記第１および第２の演算値に対応する電荷を前記第１および第２のキャパシタに標本化するステップとを備える。
【００１８】
この方法によれば、第１の信号レベルをそれぞれ第１および第３のキャパシタを用いて標本化すると共に第２の信号レベルを第２および第４のキャパシタを用いて標本化するので、ノイズキャンセル回路を用いないでノイズキャンセルを行うことができる。このためノイズキャンセルステップに起因するノイズが発生されない。標本化の後、演算増幅回路を用いて増幅を行って、演算増幅回路の出力に第１および第２の信号レベルの差信号に対応する増幅信号を生成する。また、Ａ／Ｄ変換器の演算動作によりノイズレベルを大きく改善できる。また、下位ビットのための引き続くＡ／Ｄ変換のための信号を第１および第２のキャパシタに格納することができる。
【００１９】
また、本発明に係る別の側面は、ノイズ成分を含む第１の信号レベルとノイズ成分に有意な信号成分が重畳した第２の信号レベルとが交互に現れる信号に対して、第１〜第６のキャパシタを用いて前記第２の信号レベルから前記第１の信号レベルを差し引く、アナログ信号をディジタル信号に変換する方法である。この方法は、（ａ）ノイズ成分を含む第１の信号レベルを前記第１および第３のキャパシタの一端に受けて前記第１の信号レベルに対応した第１の電荷を前記第１のキャパシタに標本化するステップと、（ｂ）ノイズ成分に有意な信号成分が重畳した第２の信号レベルを前記第２および第４のキャパシタの一端に受けて前記第２の信号レベルを前記第２および第４のキャパシタに標本化すると共に、前記第２の信号レベルに対応した第２の電荷を第１および第２の参照値と比較してディジタル値を生成するステップと、（ｃ）前記演算増幅回路の反転入力および非反転入力の一方に前記第１のキャパシタの前記他端を接続し前記演算増幅回路の反転入力および非反転入力の他方に前記第２のキャパシタの前記他端を接続すると共に前記ディジタル値に応じて電圧信号を前記第１および第２のキャパシタの前記一端にそれぞれ印加することによって、前記第１および第２の電荷の再配置を行って前記演算増幅回路の第１および第２の出力に第１および第２の演算値を生成すると共に前記第１および第２の演算値に対応する電荷を第５および第６のキャパシタに標本化するステップと、（ｄ）前記ディジタル値に応じて電圧信号を前記第５および第６のキャパシタの一端にそれぞれ印加すると共に前記演算増幅回路の反転入力および非反転入力の一方に前記第５のキャパシタの他端を接続し前記演算増幅回路の反転入力および非反転入力の他方に前記第６のキャパシタの他端を接続することによって、前記第１および第２の電荷の再配置を行って前記演算増幅回路の第１および第２の出力にそれぞれ第３および第４の演算値を生成すると共に前記第３および第４の演算値に対応する電荷を前記第１および第２のキャパシタに標本化するステップとを備える。
【００２０】
この方法によれば、第１および第２の信号レベルをそれぞれ第１および第２のキャパシタを用いて標本化する。また、標本化の後、ステップ（ｃ）において、演算増幅回路を用いて増幅を行って演算増幅回路の出力に第１および第２の信号レベルの差信号に対応する増幅信号を生成すると共に、これらの信号を第５および第６のキャパシタに格納する。このため、ノイズキャンセル回路を用いないでノイズキャンセルを行うことができる。また、Ａ／Ｄ変換器の演算動作によりノイズレベルを大きく改善できるだけでなく、下位ビットのための引き続くＡ／Ｄ変換を行うことができる。
【００２１】
また、本発明に係る方法は、ステップ（ｃ）とをステップ（ｄ）とを繰り返すステップを更に備えることができる。所望の回数の繰り返しにより、多ビットのＡ／Ｄ変換を行うことができる。
【００２２】
本発明の上記の目的および他の目的、特徴、並びに利点は、添付図面を参照して進められる本発明の好適な実施の形態の以下の詳細な記述から、より容易に明らかになる。
【発明の効果】
【００２３】
以上説明したように、本発明によれば、小さい占有面積および小さい消費電力で、ランダムノイズの発生を低減できる巡回型Ａ／Ｄ変換器が提供される。また、本発明によれば、上記の巡回型Ａ／Ｄ変換器を用いたイメージセンサが提供される。さらに、本発明によれば、ランダムノイズの発生を低減できる巡回型Ａ／Ｄ変換に好適なアナログ信号をディジタル信号に変換する方法が提供される。
【発明を実施するための最良の形態】
【００２４】
本発明の知見は、例示として示された添付図面を参照して以下の詳細な記述を考慮することによって容易に理解できる。引き続いて、添付図面を参照しながら、本発明の巡回型Ａ／Ｄ変換器、イメージセンサおよびアナログ信号をディジタル信号に変換する方法に係る実施の形態を説明する。可能な場合には、同一の部分には同一の符号を付する。
【００２５】
（第１の実施の形態）
引き続き、本発明の巡回型Ａ／Ｄ変換器の実施の形態を説明する。この巡回型Ａ／Ｄ変換器は、ノイズ成分を含む第１の電圧レベルとノイズ成分に有意な信号成分が重畳した第２の電圧レベルとが交互に現れる信号に対して、第２の電圧レベルから第１の電圧レベルを差し引くことができる。
【００２６】
図１は、巡回型Ａ／Ｄ変換器を適用する一例としてイメージセンサを示す図面である。図２は、イメージセンサのための巡回型Ａ／Ｄ変換器を示す図面である。図３は、巡回型Ａ／Ｄ変換器のためのタイミングチャートを示す図面である。
【００２７】
図１を参照すると、ＣＭＯＳイメージセンサ１では、セルアレイ２の行に垂直シフトレジスタ３が接続されており、セルアレイ２の列にはＡ／Ｄ変換器アレイ４が接続されている。Ａ／Ｄ変換器アレイ４は、アレイ状に配列された複数のＡ／Ｄ変換器を含む。各Ａ／Ｄ変換器としてＡ／Ｄ変換器１１を使用できる。Ａ／Ｄ変換器１１は、ＣＭＯＳイメージセンサ１において用いられる。ＣＭＯＳイメージセンサ１では、セルアレイ２はＣＭＯＳイメージセンサ画素２ａが行方向および列方向に配列されている。図１には、ＣＭＯＳイメージセンサ画素２ａの一例が示されている。画素２ａは、リセット状態における第１の信号Ｓ１と光誘起信号出力における第２の信号Ｓ２とを生成する。Ａ／Ｄ変換器１１の入力１３が画素２ａに接続されている。Ａ／Ｄ変換器アレイ４には、データレジスタ５が接続されており、画素２ａからの信号に対応するＡ／Ｄ変換値がデータレジスタ５に格納される。データレジスタ５は、水平シフトレジスタ６からの信号に応答して、ディジタル信号を冗長表現−非冗長表現変換回路７へ提供する。冗長表現−非冗長表現変換回路７は、画素２ａからの信号に対応したＮビットのディジタルコードを生成する。
【００２８】
画素２ａは、フォトダイオードＤＦが、イメージに関連する一画素分の光（Ｏｐｔｉｃａｌ  Ｓｉｇｎａｌ）を受ける。選択トランジスタＭＳのゲートは、行方向に伸びる行選択線Ｓに接続されている。リセットトランジスタＭＲのゲートはリセット線Ｒに接続されている。転送トランジスタＭＴのゲートは、行方向に伸びる転送選択線に接続されている。フォトダイオードＤＦの一端は転送トランジスタＭＴを介して浮遊拡散層ＦＤに接続されている。浮遊拡散層ＦＤは、リセットトランジスタＭＲを介してリセット電位線Ｒｅｓｅｔに接続されると共に、トランジスタＭＡのゲートに接続されている。トランジスタＭＡの一電流端子（例えばドレイン）は、選択トランジスタＭＳを介して列線８に接続されている。トランジスタＭＡは、浮遊拡散層ＦＤの電荷量に応じて電位を選択トランジスタＭＳを介して列線に提供する。
【００２９】
この構造の画素において、ノイズキャンセル動作は、以下のように行われる。まず、リセット制御信号ＲをリセットトランジスタＭＲに提供し、浮遊拡散層ＦＤをリセットする。増幅トランジスタＭＡを介して、このリセットレベルを読み出す。画素２ａは、浮遊拡散層ＦＤがリセット状態にあるとき第１の信号Ｓ１を生成する。次いで、電荷転送制御信号ＴＸを転送トランジスタＭＴに供給し、フォトダイオードＤＦから光誘起信号電荷を浮遊拡散層ＦＤに転送する。この後、トランジスタＭＡを介して、この信号レベルを読み出す。画素２ａの浮遊拡散層ＦＤが光誘起電荷の蓄積状態にあるとき第２の信号Ｓ２を生成する。このリセットレベルと信号レベルの差は、図２に示されるような巡回型Ａ／Ｄ変換器を用いて求められる。これによって、画素２ａのトランジスタの特性ばらつきによる固定パターンノイズと、浮遊拡散層をリセットしたときに発生するリセットノイズといったノイズがキャンセルされる。
【００３０】
図２を参照すると、巡回型Ａ／Ｄ変換器１１は、ゲインステージ１５と、Ａ／Ｄ変換回路１７と、論理回路１９と、Ｄ／Ａ変換回路２１とを備える。ゲインステージ１５は、イメージセンサ１からの信号Ｓ１、Ｓ２を受ける入力１５ａと、出力１５ｂと、演算増幅回路２３とを有する。演算増幅回路２３は、第１および第２の入力（反転入力、非反転入力）２３ａ、２３ｂ並びに第１および第２の出力（非反転出力、反転出力）２３ｃ、２３ｄを有する。ゲインステージ１５は以下のように動作する。第１の期間Ｔ１には、第１の信号Ｓ１を標本化する。第２の期間Ｔ２には、第１の信号Ｓ１の標本化とは逆極性となるように第２の信号Ｓ２を標本化する。第３の期間Ｔ３には、演算増幅回路２３の第１および第２の出力２３ｃ、２３ｄに演算値を生成する。第４の期間Ｔ４には、演算増幅回路２３の第１および第２の出力２３ｃ、２３ｄに生成された演算値を次の演算のために標本化する。Ａ／Ｄ変換回路１７は、ゲインステージ１５の出力１５ｂからの信号に応じたディジタル信号ＳＤＩＧを提供する。論理回路１９は、ディジタル信号ＳＤＩＧに応答して制御信号ＳＣＯＮＴを生成する。Ｄ／Ａ変換回路２１は、制御信号ＳＣＯＮＴに応じてゲインステージ１５に電圧信号ＶＲＥＦＮまたはＶＲＥＦＰを提供する。
【００３１】
ゲインステージ１５は、第１のキャパシタ２５と、第２のキャパシタ２７と、第３のキャパシタ３１と、第４のキャパシタ３３とを含む。第１のキャパシタ２５は、第１の期間Ｔ１に第１の信号Ｓ１を受ける。第１のキャパシタ２５の他端２５ｂには、第１の信号Ｓ１に対応した電荷が蓄積される。第２のキャパシタ２７は、第２の期間Ｔ２に第２の信号Ｓ２を受ける。第２のキャパシタ２７の他端２７ｂには、第２の信号Ｓ２に対応した電荷が蓄積される。また、第３のキャパシタ３１は、第１の期間Ｔ１に第１の信号Ｓ１を受ける。第３のキャパシタ３１の一端３１ａには、第１の信号Ｓ１に対応した電荷が蓄積される。第４のキャパシタ３３は、第２の期間Ｔ２に第２の信号Ｓ２を受ける。第４のキャパシタ３３の一端３３ａには、第２の信号Ｓ２に対応した電荷が蓄積される。
【００３２】
第１のキャパシタ２５は、第３の期間Ｔ３にＤ／Ａ変換回路２１の端子２１ａと演算増幅回路２３の第１の入力（例えば、反転入力）２３ａとの間に接続される。第２のキャパシタ２７は、第３の期間Ｔ３にＤ／Ａ変換回路２１の端子２１ｂと演算増幅回路２３の第２の入力（例えば、非反転入力）２３ｂとの間に接続される。Ａ／Ｄ変換回路１７は、第２および第３の期間Ｔ２、Ｔ３にディジタル信号ＳＤＩＧを提供する。これによって、Ａ／Ｄ変換器１１に入力された信号Ｓ１に対応するディジタル信号がＡ／Ｄ変換回路１７によって生成される。
【００３３】
第３のキャパシタ３１は、第３および第４の期間Ｔ３、Ｔ４に演算増幅回路２３の第１の入力（例えば、反転入力）２３ａと第１の出力（例えば、非反転出力）２３ｃとの間に接続される。第４のキャパシタ３３は、第３および第４の期間Ｔ３、Ｔ４に演算増幅回路２３の第２の入力（例えば、非反転入力）２３ｂと第２の出力（例えば、反転出力）２３ｄとの間に接続される。Ａ／Ｄ変換回路１７は、第１および第２の期間Ｔ１、Ｔ２の後の第３の期間Ｔ３にゲインステージ１５が巡回Ａ／Ｄ変換のための動作を行うために、ゲインステージ１５の出力１５ｃ、１５ｄからの信号に応じた三値のディジタル信号ＳＤＩＧ（ＳＤＩＧは（ｄ０、ｄ１）からなる）を第３の期間Ｔ３に提供する。Ｄ／Ａ変換回路２１は、第３の期間Ｔ３に電圧信号ＳＶＯＬをゲインステージ１５に提供する。これに応答して、第１および第２のキャパシタ２５、２７に蓄積された電荷が第３および第４のキャパシタ３１、３３に転送され、また演算増幅回路２３の第１および第２の出力２３ｃ、２３ｄに演算値が生成される。Ａ／Ｄ変換回路１７の入力は、ゲインステージ１５の出力１５ｂにそれぞれ接続されており、ゲインステージ１５の出力１５ｂは、それぞれ、キャパシタ３１、３３の一端３１ａ、３３ａに接続されている。キャパシタ３１、３３の他端３１ａ、３３ａは、それぞれ、演算増幅回路２３の第１および第２の入力２３ａ、２３ｂに接続されている。
【００３４】
この巡回型Ａ／Ｄ変換器１１によれば、第１および第２の信号Ｓ１、Ｓ２をそれぞれ第１および第２のキャパシタ２５、２７を用いて標本化するので、ノイズキャンセル回路を用いないでノイズキャンセルを行うことができる。また、標本化の後、ゲインステージ１５を用いて増幅を行うと共に、演算増幅回路２３の出力２３ｃ、２３ｄには、第１および第２の信号Ｓ１、Ｓ２の差信号に対応する増幅信号が生成される。このため、Ａ／Ｄ変換器１１の演算動作によりノイズレベルを大きく改善できる。また、
巡回型Ａ／Ｄ変換器１１は、標本化中に演算増幅回路２３の出力２３ｃ、２３ｄにコモン電圧ＶＣＯＭを提供するためのスイッチ回路２４を含むことができる。ゲインステージ１５のスイッチ回路２９は、第１の期間Ｔ１に第１のキャパシタ２５の一端２５ａへコモン信号ＶＣＯＭを提供すると共に第２の期間Ｔ２に第２のキャパシタ２７の一端２７ａへコモン信号ＶＣＯＭを提供する。このために、スイッチ回路２９は、クロックφＳＨＩ１に応答するスイッチ２９ａと、クロックφＳＨＩ２に応答するスイッチ２９ｂとを含む。コモン電圧ＶＣＯＭは一定の電圧である。演算増幅回路２３の出力２３ｃ、２３ｄは、それぞれ、スイッチ回路２４のスイッチ２４ａ、２４ｂを介してコモン電圧源に第１および第２の期間Ｔ１、Ｔ２に接続される。スイッチ２４ａ、２４ｂは、第１および第２の期間Ｔ１、Ｔ２にアクティブになるクロックφＳに応答する。
【００３５】
図２の回路図から理解されるように、巡回型Ａ／Ｄ変換器１１は比較的シンプルな回路を用いており、この回路によりランダムノイズを効果的に削減すると共に、非常に高精度のＡ／Ｄ変換を提供する。このための基本動作は、画素から連続して出力される２つの出力信号（信号レベル、リセットレベル）を、２つの容量を用いて標本化し、標本化された電圧信号に対してノイズキャンセルを行いながらＡ／Ｄ変換の基本演算動作（キャパシタの容量比で決定される増幅率（例えば、２倍）で入力信号を増幅して、Ｄ／Ａ変換値を減算する）を行う」ことである。また、キャパシタを用いた標本化に際して、各キャパシタの端子にコモン電圧ＶＣＯＭを供給する。コモン電圧ＶＣＯＭの印加のおかげで、サンプリング用キャパシタの一端が仮想接地点ではなく固定電位が提供される。故に、このキャパシタ端が、サンプリング中にアンプといった回路に接続されないので、この回路の影響をサンプリング中に受けない。したがって、例えば画素内のトランジスタ（ソースフォロア接続のトランジスタ）のノイズの影響を減らすことができ、ｋＴ／Ｃ（ｋ：ボルツマン定数、Ｔ：絶対温度、Ｃ：サンプリングのためのキャパシタンス）で表されるノイズ成分の影響を小さくすることができる。これにより、従来必要であったノイズキャンセル回路が不要になり、また巡回型Ａ／Ｄ変換器の回路によって発生するランダムノイズが削減される。巡回型Ａ／Ｄ変換器の構成としては、1段のゲインステージまたは２段のゲインステージを含む。
【００３６】
上記の基本操作は、以下のように具体化される。画素２ａから出力される２つの信号（信号レベル、リセットレベル）が、単線であるカラム線８上に連続して出力される。
【００３７】
この２つの信号を２つのキャパシタ２５、２７を用いて標本化を行う。カラム線８から一方のキャパシタ２５へはリセットレベルが格納され、カラム線８からもう一方のキャパシタ２７へは信号レベルが格納される。このカラム線８の切替は、スイッチ３７ａ、３７ｂを用いて行われる。スイッチ３７ａ、３７ｂのいずれかを介してカラム線８がキャパシタの一端へ接続されるとき、当該キャパシタの他端にはコモン電圧ＶＣＯＭが印加されている。このため、キャパシタの他端が仮想接地点に接続されるのではなく、コモン電圧ＶＣＯＭが印加されている。引き続く差引動作において、ランダムノイズのキャンセルが行われる。標本化動作の終了直前に、Ａ／Ｄ変換回路１７内の比較器１７ａ、１７ｂを用いて、２つの連続した標本化値の差分電圧に第１回目のＡ／Ｄ変換を行って制御信号を生成する。比較器１７ａ、１７ｂには、参照電圧ＶＲＥＦＮ／４およびＶＲＥＦＰ／４が供給される。
【００３８】
この動作終了後、巡回Ａ／Ｄ変換の基本演算動作を２つの連続したサンプル値に施す。基本演算動作において必要となるＤ／Ａ変換回路のための制御信号は、上記の第１回目のＡ／Ｄ変換結果を用いる。また、この動作では、基本演算動作と同時に画素信号のノイズキャンセルが行われる。その後は、１個の演算増幅回路および４個のキャパシタを用いて巡回型Ａ／Ｄ変換動作を行う。
【００３９】
再び図２を参照しながら、Ａ／Ｄ変換器１１をさらに説明する。また、巡回型Ａ／Ｄ変換器１１では、演算増幅回路２３の第１および第２の出力２３ｃ、２３ｄは、第４の期間Ｔ４に第１および第２のキャパシタ２５、２７の一端２５ａ、２７ａにそれぞれ接続される。第１および第２のキャパシタ２５、２７の他端２５ｂ、２７ｂは第４の期間Ｔ４に互いに接続される。この巡回型Ａ／Ｄ変換器１１によれば、下位ビットのための引き続くＡ／Ｄ変換のための信号を第１および第２のキャパシタ２５、２７に格納できる。
【００４０】
図２に示されたスイッチのためのクロック信号および図３のタイミングチャートに示されたクロック信号は、クロック発生器３５によって生成される。
【００４１】
Ａ／Ｄ変換回路１７内の比較器１７ａ、１７ｂには、参照値ＶＲＥＦＮ／４およびＶＲＥＦＰ／４が供給される。Ａ／Ｄ変換回路１７は、図４に示されるように、３つの入力電圧Ｖｉの領域に対して、ゲインステージ１５の出力値ＶＯにディジタル値（＋１、０、−１）を割り当てる。なお、図４において、ＶＲＥＦＰ＝−ＶＲＥＦＮ＝Ｖｒｅｆである。ゲインステージのディジタル信号は「−１」、「０」、「＋１」の３値を取るので、一ゲインステージあたり１．５ビットのＡ／Ｄ変換を行っていると考えることができる。
【００４２】
論理回路１９は、第１〜第３のスイッチ５１ａ〜５１ｅをそれぞれ制御するための制御信号φＤＺ、φＤＰ、φＤＮを生成する。ディジタル信号Ｄ１、Ｄ０の値は、制御信号φＤＺ、φＤＰ、φＤＮのうちのいずれがアクティブになるかを決定する。これらの３領域に対して３値のＡ／Ｄ変換を行って「−１」、「０」、「＋１」のディジタルコードを割り当てる。最初のコードは最上位桁（ＭＳＢ）になる。
【００４３】
Ｄ／Ａ変換器２１は、ゲインステージ１５内のキャパシタ端２５ｂおよびキャパシタ端２７ｂに制御信号φＤＺ、φＤＰ、φＤＮに応じた所定の電圧を提供する。Ｄ／Ａ変換器２１は、ゲインステージ１５の入力１５ｃ、１５ｄにそれぞれ接続された出力２１ａ、２１ｂを有する。第１の電圧源４９ａは電圧ＶＲＥＦＰを提供する。第２の電圧源４９ｂは電圧ＶＲＥＦＮを提供する。第１の電圧源４９ａの出力は、スイッチ５１ａを介して出力２１ａに接続されており、第２の電圧源４９ｂの出力は、スイッチ５１ｂを介して出力２１ａに接続されている。また、第１の電圧源４９ａの出力は、スイッチ５１ｃを介して出力２１ｂに接続されており、第２の電圧源４９ｂの出力は、スイッチ５１ｄを介して出力２１ｂに接続されている。出力２１ａおよび出力２１ｂは、スイッチ５１ｅを介して互いに接続されている。
【００４４】
つまり、Ａ／Ｄ変換回路１７の出力は、冗長ディジタルコードを提供し、この冗長ディジタルコードに応答して、制御回路１９は、Ｄ／Ａ変換回路２１を制御するための制御信号ＳＣＯＮＴを生成する。例えば、巡回Ａ／Ｄ変換動作において１２ビットの分解能のＡ／Ｄ変換値を得るためには、１１回の巡回動作が必要である。
【００４５】
次いで、図１、図３および図５〜図８を参照しながら、巡回型Ａ／Ｄ変換器の動作を説明するこの動作により、イメージセンサの画素からのアナログ信号をディジタル信号に変換する方法が提供される。以下に説明される動作に先立って、クロックφＲに応答してスイッチ４５ａ、４５ｂを閉じてゲインステージ１５のリセットを行う。
【００４６】
図５は、第１の標本化ステップにおける主要な回路要素の接続を示す図面である。図２の回路図において、クロックφＳＨ１ｄ、φＳＨ１に応答するスイッチ３７ａ、２９ａを閉じると共に、クロックφ１、φ３、φＳに応答するスイッチ３９ａ、３９ｂ、４３ａ、４３ｂ、２４ａ、２４ｂを閉じる。他のスイッチ３７ｂ、２９ｂ、４５ａ、４５ｂ、４７ａ、４７ｂ、５３を開く。第１の期間Ｔ１に、イメージセンサ１のカラム線８にキャパシタ端２５ｂをスイッチ３７ａを介して接続すると共にキャパシタ端２５ａにコモン信号ＶＣＯＭをスイッチ２７ａを通して印加して、信号ＶＲＥＳ（画素３ａの浮遊拡散層がリセット状態にあるときのリセットレベル）に対応した電荷Ｑ１を第１のキャパシタ２５に標本化する。また、スイッチ３９ａを介してコモン電圧ＶＣＯＭが印加されている第２のキャパシタ２７にも、信号ＶＲＥＳに対応した電荷Ｑ２がスイッチ４３ａを介して格納される。
【００４７】
図６は、第２の標本化ステップにおける主要な回路要素の接続を示す図面である。図２の回路図において、クロックφＳＨ２ｄ、φＳＨ２、φＳに応答するスイッチ３７ｂ、２９ｂを閉じると共に、クロックφ１、φ３に応答するスイッチ３９ａ、４３ａ、３９ｂ、４３ｂ、２４ａ、２４ｂを閉じる。他のスイッチ３７ａ、２９ａ、４５ａ、４５ｂ、４７ａ、４７ｂ、５３を開く。第２の期間Ｔ２に、カラム線８にキャパシタ端２７ｂを接続すると共にキャパシタ端２７ａにコモン信号ＶＣＯＭを印加して、信号ＶＳＩＧ（画素２ａの浮遊拡散層が光誘起電荷の蓄積状態にあるときの信号レベル）を第２のキャパシタ２７に標本化する。また、スイッチ３９ｂを介してコモン電圧ＶＣＯＭが印加されている第４のキャパシタ３３にも、信号ＶＳＩＧに対応した電荷Ｑ４がスイッチ４３ｂを介して格納される。また、第１および第２の標本化ステップでアクティブになるクロックφＳに応答してスイッチ２４ａ、２４ｂを閉じるので、演算増幅回路２３の出力２３ｃ、２３ｄには、コモン電圧源に接続される。これにより、演算増幅回路２３の出力が変動することを防ぐことができる。
【００４８】
また、信号ＶＳＩＧを第１および第２の参照値（比較器１７ａ、１７ｂにおける参照値ＶＲＥＦＮ／４およびＶＲＥＦＰ／４）と比較してディジタル値を生成する。つまり、２つの比較器１７ａ、１７ｂを用いて最初のＡ／Ｄ変換動作を行う。
【００４９】
図５および図６に示された動作により、Ａ／Ｄ変換器は連続した２つの画素出力信号（ＶＳＩＧ、ＶＲＥＳ）のサンプリングを２クロックの期間Ｔ１、Ｔ２を使用して行った。
【００５０】
図７は、Ａ／Ｄ変換ステップにおける主要な回路要素の接続を示す図面である。図２の回路図において、クロックφ１、φＳＨ３に応答するスイッチ３９ａ、３９ｂ、４７ａ、４７ｂを閉じる。他のスイッチ２９ａ、２９ｂ、３７ａ、３７ｂ、４３ａ、４３ｂ、４５ａ、４５ｂ、５３を開く。第３の期間Ｔ３に、演算増幅回路２３の反転入力２３ａおよび非反転入力２３ｂの一方（本実施例では、反転入力２３ａ）にキャパシタ端２５ａを接続し反転入力２３ａおよび非反転入力２３ｂの他方（本実施例では、非反転入力２３ｂ）にキャパシタ端２７ａを接続する。Ｄ／Ａ変換回路２１は電圧信号をキャパシタ２５、２７の一端２５ｂ、２７ｂにそれぞれ印加する。Ｄ／Ａ変換回路２１からの電圧信号は、最初のＡ／Ｄ変換値に対応したディジタル値に応じて決定される。この印加に応じて、第１および第２の電荷Ｑ１、Ｑ１の再配置を行って演算増幅回路２３の出力２３ｃ、２３ｄに演算値を生成する。演算増幅回路２３の出力の電圧ＶＯＵＴは、
ＶＯＵＴ＝２×（ＶＲＥＳ−ＶＳＩＧ）−Ｄ×Ｖｒｅｆ
と表される。キャパシタンス比Ｃ１Ｐ／Ｃ２Ｐ、Ｃ１Ｍ／Ｃ２Ｍ＝１（＝Ｃ１／Ｃ２）であり、シンボルＤは、最初のＡ／Ｄ変換値に対応したディジタル値に応じて決定される値であり、（＋１、０、−１）のいずれかである。なお、Ｖｒｅｆ＝−ＶＲＥＦＮ＝ＶＲＥＦＰである。この動作において、リセットレベル、信号レベルの差し引き動作を行うことによって、ノイズキャンセルが行われるだけでなく直接にＡ／Ｄ変換器の基本演算動作を行う。基本演算動作としては、サンプルされた信号を２倍増幅し、Ｄ／Ａ変換回路からの電圧信号をゲインステージに印加する。この基本演算動作を行うことのみで、ノイズキャンセル回路が不要であり低ランダムノイズなＡ／Ｄ変換が可能となる。
【００５１】
また、信号ＶＯＵＴを第１および第２の参照値（比較器１７ａ、１７ｂにおける参照値ＶＲＥＦＮ／４およびＶＲＥＦＰ／４）と比較してディジタル値を生成する。つまり、２つの比較器１７ａ、１７ｂを用いてＭＳＢのためのＡ／Ｄ変換動作を行う。
【００５２】
図８は、第３の標本化ステップにおける主要な回路要素の接続を示す図面である。図２の回路図において、クロックφ２、φ３、φＳＨ３に応答するスイッチ５３、４３ａ、４３ｂ、４７ａ、４７ｂを閉じる。他のスイッチ２９ａ、２９ｂ、３７ａ、３７ｂ、３９ａ、３９ｂ、４５ａ、４５ｂを開く。第４の期間Ｔ４に、演算増幅回路２３の第１の出力２３ｃにキャパシタ端２５ｂを接続し、演算増幅回路２３の第２の出力２３ｄにキャパシタ端２７ｂを接続して、演算値ＶＯＵＴに対応する電荷を第１および第２のキャパシタ２５、２７に標本化する。また、第３のキャパシタ３１は、演算増幅回路２３の第１の入力２３ａと第１の出力２３ｃとの間に接続され、第４のキャパシタ３３は、演算増幅回路２３の第２の入力２３ｂと第２の出力２３ｄとの間に接続される。
【００５３】
この方法によれば、リセットレベルおよび信号レベルをそれぞれ第１および第２のキャパシタ２５、２７を用いて標本化し、また、標本化の後、演算増幅回路２３を用いて増幅を行うと共に、差信号に対応する増幅信号を演算増幅回路２３の出力２３ｃ、２３ｄに生成する。このため、ノイズキャンセル回路を用いないでノイズキャンセルを行うことができる。また、Ａ／Ｄ変換器の演算動作によりノイズレベルを大きく改善できる。さらに、また、下位ビットのための引き続くＡ／Ｄ変換のための信号をキャパシタ２５、２７、３１、３３に格納することができる。
【００５４】
また、この方法では、Ａ／Ｄ変換ステップと第３の標本化ステップとを繰り返すことができる。繰り返しにおける各Ａ／Ｄ変換ステップでは、演算増幅回路２３の出力は、
ＶＯＵＴ１＝（１＋Ｃ１／Ｃ２）×Ｖｉ−Ｄ×Ｖｒｅｆ×Ｃ１／Ｃ２
であり、
キャパシタンス比Ｃ１／Ｃ２＝１（＝Ｃ１Ｐ／Ｃ２Ｐ、Ｃ１Ｍ／Ｃ２Ｍ）であり、シンボルＤは、Ａ／Ｄ変換値に対応したディジタル値に応じて決定される（＋１、０、−１）値のいずれかである。所望の回数の繰り返しにより、所望の分解能の多ビットのＡ／Ｄ変換を行うことができる。
【００５５】
（第２の実施の形態）
第１の実施の形態において説明された基本動作を生かし、さらに高速に動作させる回路を説明する。この高速化のために、図２に示された巡回型Ａ／Ｄ変換器の回路構成が、１サイクル当たり２回のＡ／Ｄ変換を行う巡回型Ａ／Ｄ変換器に拡張される。この拡張のために、２個のキャパシタおよびこれらを制御するためのスイッチが追加される。図９は、イメージセンサのための巡回型Ａ／Ｄ変換器を示す図面である。巡回型Ａ／Ｄ変換器１２は、図１に示された巡回型Ａ／Ｄ変換器１１に置き換えられる。図１０は、図９に示された巡回型Ａ／Ｄ変換器のためのタイミングチャートを示す図面である。 
【００５６】
図９を参照すると、巡回型Ａ／Ｄ変換器１２は、ゲインステージ１４と、Ａ／Ｄ変換回路１７と、論理回路１９と、Ｄ／Ａ変換回路２１とを備える。ゲインステージ１４は、ゲインステージ１５に含まれる回路要素に加えて、第５のキャパシタ５５と、第６のキャパシタ５７とを更に含む。ゲインステージ１５に含まれる回路要素と同じ回路要素の動作により、ゲインステージ１４は、図１０および図１１を参照しながら後ほど説明されるように、ゲインステージ１５の第１の期間Ｔ１および第２の期間Ｔ２と同様な動作を行うことができる。Ａ／Ｄ変換回路１７の入力は、ゲインステージ１４の出力１４ｂにそれぞれ接続されており、ゲインステージ１４の出力１４ｂは、それぞれ、キャパシタ３１、３３の一端３１ａ、３３ａに接続されている。キャパシタ３１、３３の他端３１ａ、３３ａは、それぞれ、演算増幅回路２３の第１および第２の入力２３ａ、２３ｂに接続されている。
【００５７】
第５のキャパシタ５５および第６のキャパシタ５７は、第３の期間Ｔ３において、演算増幅回路２３の演算値を標本化する。第３の期間Ｔ３の後の第４の期間Ｔ４において、第３〜第６のキャパシタ３１、３３、５５、５７および演算増幅回路２３を用いて、第５のキャパシタ５５および第６のキャパシタ５７に標本化された演算値にＡ／Ｄ変換器の基本演算動作を行う。基本演算動作として、サンプルされた信号を２倍増幅し、Ｄ／Ａ変換回路からの電圧信号をゲインステージに印加する。この結果、演算増幅回路２３の出力には、この基本演算動作に対応する演算値が生成される。この演算増幅回路２３の演算値は、第４の期間Ｔ４において、第１のキャパシタ２５および第２のキャパシタ２７によって標本化される。
【００５８】
Ｄ／Ａ変換器２１は、標本化に使用される第５のキャパシタ５５および第６のキャパシタ５７追加されたので、これらに電圧信号を印加するために追加の回路を含む。Ｄ／Ａ変換器２１は、第１のキャパシタ端２５ｂおよび第２のキャパシタ端２７ｂに制御信号Ｄ１Ｐ、Ｄ１Ｍ、Ｄ１Ｚ（これらは、制御信号φＤＺ、φＤＰ、φＤＮに対応する）に応じた所定の電圧を提供すると共に、第５のキャパシタ端５５ｂおよび第６のキャパシタ端５７ｂに制御信号Ｄ２Ｐ、Ｄ２Ｍ、Ｄ２Ｚ（これらは、制御信号φＤＺ、φＤＰ、φＤＮに対応する）に応じた所定の電圧を提供する。Ｄ／Ａ変換器２１は、ゲインステージ１５の入力１４ｃ、１４ｄ、１４ｅ、１４ｆにそれぞれ接続された出力２１ａ、２１ｂ、２１ｃ、２１ｄを有する。第１の電圧源４９ａは電圧ＶＲＥＦＴ（電圧ＶＲＥＦＰに対応する電圧）を提供する。Ｄ／Ａ変換器２１は、第２の電圧源４９ｂは電圧ＶＲＥＦＮ（電圧ＶＲＥＦＮに対応する電圧）を提供する。キャパシタ２５、２７のための回路部分に加えて、キャパシタ５５、５７のための回路部分を含む。第１の電圧源４９ａの出力は、スイッチ５２ａを介して出力２１ｃに接続されており、第２の電圧源４９ｂの出力は、スイッチ５２ｂを介して出力２１ｃに接続されている。また、第１の電圧源４９ａの出力は、スイッチ５２ｃを介して出力２１ｄに接続されており、第２の電圧源４９ｂの出力は、スイッチ５２ｄを介して出力２１ｄに接続されている。出力２１ｃおよび出力２１ｄは、スイッチ５２ｅを介して互いに接続されている。
【００５９】
図９に示されたスイッチのためのクロック信号および図１０のタイミングチャートに示されたクロック信号は、クロック発生器３６によって生成される。ゲインステージ１４は、１個の演算増幅回路２３のみを含むけれども、第３の期間Ｔ３および第４の期間Ｔ４の各期間において、Ａ／Ｄ変換器の基本演算動作と標本化の両方が行われる。第３の期間Ｔ３および第４の期間Ｔ４の動作のために、回路素子は以下のように接続される。
【００６０】
第３の期間Ｔ３には、第５のキャパシタ５５の他端５５ｂは演算増幅回路２３の第１の出力（非反転出力）２３ｃにスイッチ５９ａを介して接続されると共に、第６のキャパシタ５７の他端５７ｂは演算増幅回路２３の第２の出力（反転出力）２３ｄにスイッチ５９ｂを介して接続される。第５および第６のキャパシタ５５、５７の一端５５ａ、５７ａは第３の期間Ｔ３にスイッチ６１を介して互いに接続されている。
【００６１】
第４の期間Ｔ４には、第５のキャパシタ５５は演算増幅回路２３の第１の入力（反転入力）２３ａに接続されると共に、第６のキャパシタ５７は演算増幅回路２３の第２の入力（非反転入力）２３ｄに接続される。演算増幅回路２３の第１および第２の出力（非反転出力および反転出力）２３ｃ、２３ｄは、第４の期間Ｔ４に第１および第２のキャパシタ２５、２７の他端２５ｂ、２７ｂにそれぞれ接続されている。第１および第２のキャパシタ２５、２７の他端２５ａ、２７ａは第４の期間Ｔ４に互いに接続されている。
【００６２】
Ａ／Ｄ変換回路１７は、第２〜第４の期間Ｔ２、Ｔ３、Ｔ４にディジタル信号ＳＤＩＧを提供する。Ｄ／Ａ変換回路１９は、第３の期間Ｔ３にゲインステージ１４の第１および第２のキャパシタ２５、２７に電圧信号を提供すると共に、第４の期間Ｔ４にゲインステージ１５の第５および第６のキャパシタ５５、５７に電圧信号を提供する。
【００６３】
この巡回型Ａ／Ｄ変換器１２によれば、第３の期間Ｔ３に、下位ビットのための引き続くＡ／Ｄ変換のための信号を第５および第６のキャパシタ５５、５７に格納できる。また、第４の期間Ｔ４に、第５および第６のキャパシタ５５、５７に格納された信号のＡ／Ｄ変換を行うと共に、更なる下位ビットのための引き続くＡ／Ｄ変換のために、第４の期間Ｔ４に、演算増幅回路２３の第１および第２の出力２３ｃ、２３ｄに生成された演算値は第１および第２のキャパシタ２５，２７に格納される。
【００６４】
ゲインステージ２３は、第５の期間Ｔ５に第３および第４の期間Ｔ３、Ｔ４における動作を繰り返す。
【００６５】
図１１および図１２に示された動作により、Ａ／Ｄ変換器は連続した２つの画素出力信号（ＶＳＩＧ、ＶＲＥＳ）のサンプリングを２クロックの期間Ｔ１、Ｔ２を使用して行う。
【００６６】
図１１は、第１の標本化ステップにおける主要な回路要素の接続を示す図面である。まず、図９の回路図において、クロックＰＸＲＥＳｄ、ＰＸＲＥＳに応答するスイッチ３７ａ、２９ａを閉じると共に、クロックＰＨＩ２、ＰＨＩＳ、ＰＨＩ３に応答するスイッチ３９ａ、３９ｂ、４３ａ、４３ｂ、４５ａ、４５ｂを閉じる。他のスイッチ３７ｂ、２９ｂ、４７ａ、４７ｂ、５３、５９ａ、５９ｂ、６１ａ、６１ｂを開く。第１の期間Ｔ１に、イメージセンサ１のカラム線８にキャパシタ端２５ｂをスイッチ３７ａを介して接続すると共にキャパシタ端２５ａにコモン信号ＶＣＯＭをスイッチ２９ａを通して印加して、信号ＶＲＥＳに対応した電荷Ｑ１を第１のキャパシタ２５に標本化する。また、スイッチ３９ａを介してコモン電圧ＶＣＯＭが印加されている第２のキャパシタ２７にも、信号ＶＲＥＳに対応した電荷Ｑ３がスイッチ４３ａを介して格納される。
【００６７】
図１２は、第２の標本化ステップにおける主要な回路要素の接続を示す図面である。図９の回路図において、クロックＰＸＳＩＧｄ、ＰＸＳＩＧに応答するスイッチ３７ｂ、２９ｂを閉じると共に、クロックＰＨＩ２、ＰＨＩＳ、ＰＨＩ３に応答するスイッチ３９ａ、３９ｂ、４３ａ、４３ｂ、４５ａ、４５ｂを閉じる。他のスイッチ３７ｂ、２９ｂ、４５ａ、４５ｂ、４７ａ、４７ｂ、５３、５９ａ、５９ｂ、６１ａ、６１ｂを開く。第２の期間Ｔ２に、カラム線８にキャパシタ端２７ｂを接続すると共にキャパシタ端２７ａにコモン信号ＶＣＯＭを印加して、信号ＶＳＩＧを第２のキャパシタ２７に標本化する。また、スイッチ３９ｂを介してコモン電圧ＶＣＯＭが印加されている第４のキャパシタ３３にも、信号ＶＳＩＧに対応した電荷Ｑ４がスイッチ４３ｂを介して格納される。
【００６８】
また、比較器１７ａ、１７ｂを用いて信号ＶＳＩＧを参照値ＶＲＥＦＮ／４およびＶＲＥＦＰ／４）と比較してディジタル値を生成して、最初のＡ／Ｄ変換動作を行う。
【００６９】
図１３は、第１のＡ／Ｄ変換および第３の標本化ステップにおける主要な回路要素の接続を示す図面である。図１３の回路図において、クロックＰＨＩ２、ＰＨＩ４、ＰＨＩ５に応答するスイッチ３９ａ、３９ｂ、４７ａ、４７ｂ、５９ａ、５９ｂ、６１を閉じる。他のスイッチ３７ａ、２９ａ、３７ｂ、２９ｂ、４５ａ、４５ｂ、５３、６１ａ、６１ｂを開く。第３の期間Ｔ３では、演算増幅回路２３の反転入力２３ａにキャパシタ端２５ａをスイッチ３９ａを介して接続すると共に、演算増幅回路２３の非反転入力２３ｂにキャパシタ端２７ａをスイッチ３９ｂを介して接続する。ディジタル値に応じた電圧信号を入力１４ｃ、１４ｄを介して第１および第２のキャパシタ２５、２７の端子２５ｂ、２７ｂにそれぞれ印加することによって電荷Ｑ３、Ｑ４の再配置を行って、演算増幅回路２３の出力２３ｃ、２３ｄにそれぞれ演算値を生成する。
第１のＡ／Ｄ変換では、演算増幅回路２３の出力の電圧ＶＯＵＴは、
ＶＯＵＴ＝２×（ＶＲＥＳ−ＶＳＩＧ）−Ｄ×Ｖｒｅｆ
と表される。キャパシタンス比Ｃ１Ｐ／Ｃ２Ｐ、Ｃ１Ｍ／Ｃ２Ｍ、Ｃ３Ｐ／Ｃ２Ｐ、Ｃ３Ｍ／Ｃ２Ｍ、＝１であり、シンボルＤは、最初のＡ／Ｄ変換値に対応したディジタル値に応じて決定される値であり、（＋１、０、−１）のいずれかである。なお、Ｖｒｅｆ＝−ＶＲＥＦＮ＝ＶＲＥＦＰである。この動作において、リセットレベル、信号レベルの差し引き動作を行うことによって、ノイズキャンセルが行われるだけでなく直接にＡ／Ｄ変換器の基本演算動作を行う。基本演算動作としては、サンプルされた信号を２倍増幅し、Ｄ／Ａ変換回路からの電圧信号をゲインステージに印加する。この基本演算動作を行うことのみで、ノイズキャンセル回路が不要であり低ランダムノイズなＡ／Ｄ変換が可能となる。
【００７０】
また、これらの演算値を比較器１７を用いてを参照値ＶＲＥＦＮ／４およびＶＲＥＦＰ／４）と比較して、比較器１７がディジタル値を生成する。このＡ／Ｄ変換動作は、ＭＳＢのためのディジタル値を提供する。
【００７１】
さらに、第５のキャパシタ５５および第６のキャパシタ５７の一端５５ａ、５７ａは、スイッチ６１を介して互いに接続されており、これらの演算値に対応する電荷Ｑ５、Ｑ６を、第５のキャパシタ５５にスイッチ４７ａ、５９ａを介して標本化すると共に第６のキャパシタ５７にスイッチ４７ｂ、５９ｂを介して標本化する。
【００７２】
図１４は、第２のＡ／Ｄ変換および第４の標本化ステップにおける主要な回路要素の接続を示す図面である。図１４の回路図において、クロックＰＨＩ１、ＰＨＩ３、ＰＨＩ４に応答するスイッチ６１ａ、６１ｂ、４３ａ、４３ｂ、４７ａ、４７ｂ、５３を閉じる。他のスイッチ３７ａ、２９ａ、３７ｂ、２９ｂ、３９ａ、３９ｂ、４５ａ、４５ｂ、６１を開く。第４の期間Ｔ４に、ディジタル値に応じて電圧信号をキャパシタ端５５ｂ、５７ｂにそれぞれ印加すると共に演算増幅回路２３の反転入力２３ａにキャパシタ端５５ａを接続すると共に、演算増幅回路２３の非反転入力２３ｂにキャパシタ端５７ａを接続することによって電荷Ｑ５、Ｑ６の再配置を行って、演算増幅回路２３の非反転出力２３ｃおよび反転出力２３ｄに演算値を生成する。第２のＡ／Ｄ変換ステップでは、演算増幅回路２３の出力は、
ＶＯＵＴ１＝（１＋Ｃ１／Ｃ２）×Ｖｉ−Ｄ×Ｖｒｅｆ×Ｃ１／Ｃ２
であり、キャパシタンス比Ｃ１／Ｃ２＝１（＝Ｃ１Ｐ／Ｃ２Ｐ、Ｃ１Ｍ／Ｃ２Ｍ、Ｃ３Ｐ／Ｃ２Ｐ、Ｃ３Ｍ／Ｃ２Ｍ）であり、シンボルＤは、Ａ／Ｄ変換値に対応したディジタル値に応じて決定される（＋１、０、−１）値のいずれかである。
【００７３】
また、これらの演算値を比較器１７ａ、１７ｂを用いてを参照値ＶＲＥＦＮ／４およびＶＲＥＦＰ／４）と比較して、比較器１７ａ、１７ｂがディジタル値を生成する。このＡ／Ｄ変換動作は、ＭＳＢに次ぐビットのためのディジタル値を提供する。
【００７４】
さらに、これらの演算値に対応する電荷Ｑ７、Ｑ８を、第１のキャパシタ２５にスイッチ４７ａ、４３ａを介して標本化すると共に第２のキャパシタ５７にスイッチ４７ｂ、４３ｂを介して標本化する。
【００７５】
また、この方法は、第１のＡ／Ｄ変換および第３の標本化ステップと第２のＡ／Ｄ変換および第４の標本化ステップとの所望の回数の繰り返しにより、多ビットのＡ／Ｄ変換を行うことができる。繰り返しのＡ／Ｄ変換ステップでは、演算増幅回路２３の出力は、
ＶＯＵＴ１＝（１＋Ｃ１／Ｃ２）×Ｖｉ−Ｄ×Ｖｒｅｆ×Ｃ１／Ｃ２
である。
【００７６】
Ａ／Ｄ変換器１２でも同様に、ノイズキャンセル動作と同時に、巡回型Ａ／Ｄ変換動作を実現できる。つまり、第１の実施の形態のＡ／Ｄ変換器１１と同様にノイズキャンセル回路を省くことができるので、低ランダムノイズの巡回型Ａ／Ｄ変換器１２を実現できる。巡回型Ａ／Ｄ変換器１２では、図２に示された巡回型Ａ／Ｄ変換器１１に比べて、２個のキャパシタ５５、５７を追加するだけで、半サイクルあたり１回のＡ／Ｄ変換が行えるので、高速Ａ／Ｄ変換が可能である。このため、ゲインステージ１４は実質的に２段構成である。
【００７７】
好適な実施の形態において本発明の原理を図示し説明してきたが、本発明は、そのような原理から逸脱することなく配置および詳細において変更され得ることは、当業者によって認識される。本発明は、本実施の形態に開示された特定の構成に限定されるものではない。例えば、本発明の実施の形態において標本化の際に電圧ＶＣＯＭを用いれば、この利益を利用できる。本実施の形態は、図示されたゲインステージを参照しながら説明されたけれども、本発明は、本実施の形態に開示された特定のゲインステージの構成に限定されるものではない。また、実施の形態において用いられるスイッチは、例えばＭＩＳアナログスイッチを含むことができる。さらに、実施の形態において用いられるセンシング素子の構成は例示であり、必要に応じて様々が構成のセンシング素子を用いることができる。したがって、特許請求の範囲およびその精神の範囲から来る全ての修正および変更に権利を請求する。
【図面の簡単な説明】
【００７８】
【図１】図１は、イメージセンサを示す図面である。
【図２】図２は、イメージセンサのための巡回型Ａ／Ｄ変換器を示す図面である。
【図３】図３は、巡回型Ａ／Ｄ変換器のためのタイミングチャートを示す図面である。
【図４】図４は、Ｄ／Ａ変換回路の変換特性を示す図面である。
【図５】図５は、第１の標本化ステップにおける主要な回路要素の接続を示す図面である。
【図６】図６は、第２の標本化ステップにおける主要な回路要素の接続を示す図面である。
【図７】図７は、Ａ／Ｄ変換ステップにおける主要な回路要素の接続を示す図面である。
【図８】図８は、第３の標本化ステップにおける主要な回路要素の接続を示す図面である。
【図９】図９は、イメージセンサのための巡回型Ａ／Ｄ変換器を示す図面である。
【図１０】図１０は、図９に示された巡回型Ａ／Ｄ変換器のためのタイミングチャートを示す図面である。
【図１１】図１１は、第１の標本化ステップにおける主要な回路要素の接続を示す図面である。
【図１２】図１２は、第２の標本化ステップにおける主要な回路要素の接続を示す図面である。
【図１３】図１３は、第１のＡ／Ｄ変換および第３の標本化ステップにおける主要な回路要素の接続を示す図面である。
【図１４】図１４は、第２のＡ／Ｄ変換および第４の標本化ステップにおける主要な回路要素の接続を示す図面である。
【符号の説明】
【００７９】
１…ＣＭＯＳイメージセンサ、２…セルアレイ、３…垂直シフトレジスタ、４…Ａ／Ｄ変換器アレイ、２ａ…ＣＭＯＳイメージセンサ画素、５…データレジスタ、６…水平シフトレジスタ、７…冗長表現−非冗長表現変換回路、１１…巡回型Ａ／Ｄ変換器、１５、１４…ゲインステージ、１７…Ａ／Ｄ変換回路、１９…論理回路、２１…Ｄ／Ａ変換回路、２３…演算増幅回路、２３ａ…反転入力、２３ｂ…非反転入力、２３ｃ…非反転出力、２３ｄ…反転出力、２５…第１のキャパシタ、２７…第２のキャパシタ、２９…スイッチ回路、３１…第３のキャパシタ、３３…第４のキャパシタ、５５…第５のキャパシタ、５７…第６のキャパシタ  
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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