(57)【要約】【課題】トランジスタ閾値ばらつきの発生を防止し、書き込み速度を高速にする。【解決手段】メモリセルトランジスタ１の浮遊ゲート電極１０４ａ上方の制御ゲート電極１０６ａの膜厚Ｈｃｅｌｌ、選択トランジスタ２の上部ゲート電極１０６ｂの膜厚Ｈｓｇ、浮遊ゲート電極１０４ａの上面と素子分離領域１０７の上面の高さの差Ｈｅｂに、Ｈｓｇ×８／９＞Ｈｃｅｌｌ≧Ｈｓｇ×７／９−Ｈｅｂ×１１／９という関係を有するように制御ゲート電極１０６ａの膜厚を上部ゲート電極１０６ｂより薄くした不揮発性半導体記憶装置。【選択図】図１
2008294215.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に第１の方向に沿って所定間隔を空けて形成された複数の第１のトンネル酸化膜と、前記複数の第１のトンネル酸化膜上に形成された複数の浮遊ゲート電極と、前記複数の第１のトンネル酸化膜の間の前記半導体基板表面部に形成された溝を埋め込み、上面が前記浮遊ゲート電極の上面より低く形成された素子分離領域と、前記浮遊ゲート電極及び前記素子分離領域を覆うように前記第１の方向に沿って帯状に形成されたインターポリ絶縁膜と、前記インターポリ絶縁膜上に形成された金属シリサイド膜からなる制御ゲート電極と、をそれぞれ有する複数のメモリセルトランジスタと、
前記複数のメモリセルトランジスタの両端にそれぞれ１つずつ配置され、順に積層された第２のトンネル酸化膜、下部ゲート電極、開口部を含む絶縁膜、及び前記開口部を介して前記下部ゲート電極に接続される上部ゲート電極を有する選択トランジスタと、
を備え、
前記浮遊ゲート電極上方の前記制御ゲート電極の膜厚をＨｃｅｌｌ、前記上部ゲート電極の膜厚をＨｓｇ、前記浮遊ゲート電極の上面と前記素子分離領域の上面の高さの差をＨｅｂとした場合、Ｈｓｇ×８／９＞Ｈｃｅｌｌ≧Ｈｓｇ×７／９−Ｈｅｂ×１１／９となることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記インターポリ絶縁膜の膜厚をＨｉｐｄ、前記浮遊ゲート電極の膜厚をＨｆｇとした場合、Ｈｓｇ×８／９＞Ｈｃｅｌｌ＞Ｈｓｇ×７／９−Ｈｅｂ×１１／９＋Ｈｉｐｄ＋Ｈｆｇとなることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
半導体基板と、
前記半導体基板上に第１の方向に沿って所定間隔を空けて形成された複数の第１のトンネル酸化膜と、前記複数の第１のトンネル酸化膜上に形成された複数のトラップ窒化膜と、前記複数の第１のトンネル酸化膜の間の前記半導体基板表面部に形成された溝を埋め込み、上面が前記トラップ窒化膜の上面と同じ高さに形成された素子分離領域と、前記トラップ窒化膜及び前記素子分離領域上に前記第１の方向に沿って帯状に形成されたインターポリ絶縁膜と、前記インターポリ絶縁膜上に形成された金属シリサイド膜からなる制御ゲート電極と、をそれぞれ有する複数のメモリセルトランジスタと、
前記複数のメモリセルトランジスタの両端にそれぞれ１つずつ配置され、第２のトンネル酸化膜及び前記第２のトンネル酸化膜上に形成されたゲート電極を有する選択トランジスタと、
を備え、
前記制御ゲート電極の膜厚をＨｃｅｌｌ、前記ゲート電極の膜厚をＨｓｇ、前記インターポリ絶縁膜の膜厚をＨｉｐｄ、前記トラップ窒化膜の膜厚をＨｓｉｎとした場合、０＜Ｈｃｅｌｌ＜Ｈｓｇ×８／９−Ｈｉｐｄ−Ｈｓｉｎとなることを特徴とする不揮発性半導体記憶装置。
【請求項４】
前記制御ゲート電極を構成する前記金属シリサイド膜において、金属原子に対するシリコン原子の組成比が１／２以下であることを特徴とする請求項３に記載の不揮発性半導体記憶装置。
【請求項５】
前記金属シリサイド膜はニッケルシリサイド膜、チタンシリサイド膜、コバルトシリサイド膜、プラチナシリサイド膜、タンタルシリサイド膜、パラジウムシリサイド膜、モリブデンシリサイド膜のいずれかであることを特徴とする請求項３又は４に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に関するものである。
【背景技術】
【０００２】
不揮発性半導体記憶装置の高集積化に伴い、メモリセルのゲート長はナノメートルサイズに微細化されつつある。このゲート長の微細化はカップリング比の低下、細線効果によるワードライン抵抗の上昇をもたらし、メモリセルへの書き込み速度を低下させる。この書き込み速度低下を防止するために、ワードライン制御ゲート電極の低抵抗化、ワードライン制御ゲート電極の薄膜化（寄生容量低減）、ワードライン制御ゲート電極の空乏化改善（カップリング比向上）の３つの項目が要求される。
【０００３】
従来のシリサイド技術（部分シリサイド）による制御ゲート電極の一部のみのシリサイド化は、細線効果によるワードライン抵抗の上昇が大きい。また、ワードライン電極ポリシリコンの薄膜化は困難である。従って、メモリセルの制御ゲート電極には、低抵抗かつゲート空乏化のないメタル電極が好適である。メタル電極は、制御ゲート電極へフルシリサイド（ＦＵＳＩ：Fully Silicided）を適用する構造とすることで、製造プロセスが極めて容易となり、製造コスト上有利である。
【０００４】
スタック・ゲート型不揮発性半導体記憶装置の構造では、メモリセル部にはスタック構造（制御ゲート電極／インターポリ絶縁膜／浮遊ゲート電極／トンネル酸化膜のスタック・ゲート型メモリセル構造）が採用される。また、選択ゲートトランジスタや周辺回路部（センスアンプやロウデコーダ部）の制御トランジスタのゲート電極にはインターポリ絶縁膜を部分的に抜いて（除去して）制御ゲート電極と浮遊ゲート電極とを導通させたエッチング・インターポリ（ＥＩ）構造が採用されている（例えば非特許文献１参照）。
【０００５】
このようなスタック構造とエッチング・インターポリ構造の２つのゲート構造を有する不揮発性半導体記憶装置の制御ゲート電極にフルシリサイドを適用した場合、エッチング・インターポリ構造のトランジスタでは、インターポリ絶縁膜の除去部分を介してシリサイドが浮遊ゲート電極側へ進行し、シリサイド層がトンネル酸化膜と接触する虞がある。
【０００６】
シリサイド層がトンネル酸化膜に接触すると、ゲート電極の仕事関数が変化し、選択トランジスタや周辺回路部の制御トランジスタの閾値ずれが生じる。シリサイドの進行はゲート電極の面積や寸法に依存するため、閾値ばらつきの問題が発生する。
【０００７】
また、微細化による配線間縮小に伴ってワードライン間距離が近い等の理由から容量が増大するという問題を有している。
【０００８】
また、ＳＯＮＯＳ（Silicon-Oxide-Nitride-Oxide-Silicon）構造やＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Silicon）構造のような窒化膜トラップ型の不揮発性半導体記憶装置はカップリング比向上のため、トラップ窒化膜上に高誘電体膜（Ｈｉｇｈ−ｋ膜）を積層し、その直上にワードライン制御ゲート電極を積層する構造をとる。このワードライン制御ゲート電極にフルシリサイドを適用した場合、ワードライン制御ゲート電極の仕事関数がシリサイド化前のポリシリコンの仕事関数付近に固定される“Fermi Level Pinning”という現象を生じる（例えば非特許文献２参照）。そのため、フルシリサイドを適用しても書き込み電圧が低下せず、インターポリ絶縁膜のリーク耐性を改善できないという問題が発生する。
【０００９】
この現象はワードライン制御ゲート電極をメタルリッチなフルシリサイド電極にすることで抑制できることが知られている。しかし、ワードライン制御ゲート電極をメタルリッチなフルシリサイド電極にする場合、選択トランジスタや周辺トランジスタのゲート電極におけるシリサイド化が進行し、シリサイド膜がトンネル酸化膜に接触する虞がある。この場合も上記同様、閾値ばらつきの問題が発生する。
【非特許文献１】Kenichi Imamiya, Yoshihisa Sugiura, Hiroshi Nakamura, Toshihiko Himeno, Ken Takeuchi, Tamio Ikehashi, Kazushige Kanda, Koji Hosono, Riichiro Shirota, Seiichi Aritome, Kazuhiro Shimizu, Kazuo Hatakeyama, and Koji Sakui, “A 130-mm2, 256-Mbit NAND Flash with Shallow Trench Isolation Technology”, IEEE JOURNAL OF SOLID-STATE CIRCUITS, NOVEMBER 1999, VOL.34, NO.11, pp1536-1543
【非特許文献２】Moon Sig Joo, Byung Jin Cho, N.Balasubramanian, and Dim-Lee Kwong, “Stoichiometry Dependence of Fermi-Level Pinning in Fully Silicided(FUSI) NiSi Gate on High-K Dielectric”, IEEE ELECTRON DEVICE LETTERS, DECEMBER 2005, VOL.26, NO.12, pp882-884
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明はトランジスタ閾値ばらつきの発生を防止し、書き込み速度の高速な不揮発性半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明の一態様による不揮発性半導体記憶装置は、半導体基板と、前記半導体基板上に第１の方向に沿って所定間隔を空けて形成された複数の第１のトンネル酸化膜と、前記複数の第１のトンネル酸化膜上に形成された複数の浮遊ゲート電極と、前記複数の第１のトンネル酸化膜の間の前記半導体基板表面部に形成された溝を埋め込み、上面が前記浮遊ゲート電極の上面より低く形成された素子分離領域と、前記浮遊ゲート電極及び前記素子分離領域を覆うように前記第１の方向に沿って帯状に形成されたインターポリ絶縁膜と、前記インターポリ絶縁膜上に形成された金属シリサイド膜からなる制御ゲート電極と、をそれぞれ有する複数のメモリセルトランジスタと、前記複数のメモリセルトランジスタの両端にそれぞれ１つずつ配置され、順に積層された第２のトンネル酸化膜、下部ゲート電極、開口部を含む絶縁膜、及び前記開口部を介して前記下部ゲート電極に接続される上部ゲート電極を有する選択トランジスタと、を備え、前記浮遊ゲート電極上方の前記制御ゲート電極の膜厚をＨｃｅｌｌ、前記上部ゲート電極の膜厚をＨｓｇ、前記浮遊ゲート電極の上面と前記素子分離領域の上面の高さの差をＨｅｂとした場合、Ｈｓｇ×８／９＞Ｈｃｅｌｌ≧Ｈｓｇ×７／９−Ｈｅｂ×１１／９となるものである。
【００１２】
また、本発明の一態様による不揮発性半導体記憶装置は、半導体基板と、前記半導体基板上に第１の方向に沿って所定間隔を空けて形成された複数の第１のトンネル酸化膜と、前記複数の第１のトンネル酸化膜上に形成された複数のトラップ窒化膜と、前記複数の第１のトンネル酸化膜の間の前記半導体基板表面部に形成された溝を埋め込み、上面が前記トラップ窒化膜の上面と同じ高さに、又は高く形成された素子分離領域と、前記トラップ窒化膜及び前記素子分離領域上に前記第１の方向に沿って帯状に形成されたインターポリ絶縁膜と、前記インターポリ絶縁膜上に形成された金属シリサイド膜からなる制御ゲート電極と、をそれぞれ有する複数のメモリセルトランジスタと、前記複数のメモリセルトランジスタの両端にそれぞれ１つずつ配置され、第２のトンネル酸化膜及び前記第２のトンネル酸化膜上に形成されたゲート電極を有する選択トランジスタと、を備え、前記制御ゲート電極の膜厚をＨｃｅｌｌ、前記ゲート電極の膜厚をＨｓｇ、前記インターポリ絶縁膜の膜厚をＨｉｐｄ、前記トラップ窒化膜の膜厚をＨｓｉｎとした場合、０＜Ｈｃｅｌｌ＜Ｈｓｇ×８／９−Ｈｉｐｄ−Ｈｓｉｎとなるものである。
【発明の効果】
【００１３】
本発明によれば、トランジスタ閾値ばらつきの発生を防止し、書き込み速度を高速にすることができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施の形態による不揮発性半導体記憶装置を図面に基づいて説明する。
【００１５】
（第１の実施形態）図１に本発明の第１の実施形態に係る不揮発性半導体記憶装置の概略構成を示す。図１はビット線方向（図中矢印Ｉ）に沿った断面及びワード線方向（図中矢印II）に沿った断面を示す。
【００１６】
半導体基板１０１表面部分にはビット線方向（図中矢印Ｉ）に沿って所定間隔をもって不純物拡散層１０２が形成される。不純物拡散層１０２間の半導体基板１０１上にはそれぞれトンネル酸化膜１０３、浮遊ゲート電極１０４ａ、インターポリ絶縁膜１０５ａ、制御ゲート電極１０６ａが順に積層された複数のメモリセルトランジスタ１が形成されている。
【００１７】
メモリセルトランジスタ１ではワード線方向（図中矢印II）に沿って半導体基板１０１に所定間隔を空けて複数の埋め込み型の素子分離領域１０７が形成される。素子分離領域１０７の間の半導体基板１０１上にはトンネル酸化膜１０３が形成され、トンネル酸化膜１０３上には上面の高さが素子分離領域１０７の上面より高い浮遊ゲート電極１０４ａが形成されている。
【００１８】
浮遊ゲート電極１０４ａ及び素子分離領域１０７の上にインターポリ絶縁膜１０５ａが形成されている。インターポリ絶縁膜１０５ａは下層の浮遊ゲート電極１０４ａ及び素子分離領域１０７の表面形状に応じた凹凸のある形状になっている。
【００１９】
このインターポリ絶縁膜１０５ａの上には制御ゲート電極１０６ａが形成されている。この制御ゲート電極１０６ａの下面は下層のインターポリ絶縁膜１０５ａの表面形状に応じた凹凸のある形状になっている。
【００２０】
ビット線方向（図中矢印Ｉ）に並んだ複数のメモリセルトランジスタ１の両端には選択トランジスタ２がそれぞれ１つずつ形成される（図では一端のみを示す）。選択トランジスタ２もメモリセルトランジスタ１と同様の構成となっているが、インターポリ絶縁膜１０５ｂの一部に開孔部１０８が形成されており、浮遊ゲート電極１０４ｂと制御ゲート電極１０６ｂが接続されたゲート電極１０９を有するエッチング・インターポリ構造になっている。以下ではゲート電極１０９の浮遊ゲート電極１０４ｂ部分を下部ゲート電極、制御ゲート電極１０６ｂ部分を上部ゲート電極と称する。
【００２１】
メモリセルトランジスタ１の制御ゲート電極１０６ａはニッケルフルシリサイド（ＦＵＳＩ）ゲート電極である。一方、選択トランジスタ２のゲート電極１０９はニッケルシリサイド膜１０６ｃとポリシリコン膜１０６ｄを有する部分シリサイド構造となっている。
【００２２】
メモリセルトランジスタ１間、メモリセルトランジスタ１と選択トランジスタ２との間の半導体基板１０１上には層間絶縁膜１１０が形成されている。
【００２３】
メモリセルトランジスタ１の制御ゲート電極１０６ａの膜厚は選択トランジスタ２の上部ゲート電極１０６ｂの膜厚より薄くなっている。具体的にはメモリセルトランジスタ１の制御ゲート電極１０６ａの膜厚Ｈｃｅｌｌと選択トランジスタ２の上部ゲート電極１０６ｂの膜厚Ｈｓｇは、Ｈｃｅｌｌ＜８×Ｈｓｇ／９という関係にある。数値の意義については後述する。
【００２４】
これにより、制御ゲート電極１０６ａをフルシリサイド化する工程において、選択トランジスタ２のゲート電極１０９に形成されるシリサイド膜がトンネル酸化膜１０３に到達することを防止し、閾値ずれに伴う閾値ばらつきの発生を抑制することができる。また、制御ゲート電極の膜厚を薄くすることで、ワードライン間容量を低減し、メモリセルの動作速度を上昇させることができる。
【００２５】
次に、本実施形態に係る半導体装置の製造方法を図２〜図１２に示す工程断面図を用いて説明する。工程断面図は同一の工程に対して（ａ）ビット線方向（図１における矢印Ｉに相当）に沿った垂直断面と（ｂ）ワード線方向（図１における矢印IIに相当）に沿った垂直断面の２方向の垂直断面を示している。
【００２６】
まず、図２に示すように半導体基板２０１上に化学気相成長（ＣＶＤ）法により膜厚８ｎｍの例えばシリコン酸化膜からなるトンネル酸化膜２０２を形成する。その上にＣＶＤ法により膜厚８０ｎｍの例えばポリシリコン膜からなる浮遊ゲート電極２０３を形成した後、所定間隔を空けてビット線方向に沿って半導体基板２０１、トンネル酸化膜２０２及び浮遊ゲート電極２０３をＲＩＥ（反応性イオンエッチング）等の異方性エッチングによりエッチングして複数の溝Ｔ１を形成する。この複数の溝Ｔ１に例えばシリコン酸化膜を埋め込むことで素子分離領域２０４を形成する。その後、全面にＣＶＤ法により膜厚１５ｎｍの例えばシリコン酸化膜からなるインターポリ絶縁膜２０５を形成する。インターポリ絶縁膜２０５は下層の浮遊ゲート電極２０３及び素子分離領域２０４の表面形状に応じた凹凸のある形状になる。
【００２７】
図３に示すように、インターポリ絶縁膜２０５上にＣＶＤ法によりポリシリコン膜３０１ａを形成し、後に選択トランジスタが形成される領域Ａ１の一部のポリシリコン膜３０１ａ及びインターポリ絶縁膜２０５及び浮遊ゲート電極２０３をパターニングしたレジスト（図示せず）を用いてＲＩＥにより除去し、溝Ｔ２を形成する。
【００２８】
インターポリ絶縁膜２０５は高い信頼性を要求されるものであり、溝Ｔ２を形成する際に塗布されるレジストを直接インターポリ絶縁膜に接触させることは好ましくない。そのため、一旦ポリシリコン膜３０１ａを形成した後に、溝Ｔ２の形成を行っている。
【００２９】
図４に示すように、ポリシリコン膜３０１ａ上にＣＶＤ法により溝Ｔ２を埋め込むようにポリシリコン膜３０１ｂを形成する。ポリシリコン膜３０１ａ、３０１ｂの膜厚合計が１５０ｎｍとなるようにする。
【００３０】
図５に示すように全面にＣＶＤ法により例えばシリコン窒化膜のマスク材５０１を形成する。そして所定間隔を空けてワード線方向に沿ってマスク材５０１、ポリシリコン膜３０１ａ、３０１ｂ、インターポリ絶縁膜２０５、浮遊ゲート電極２０３及びトンネル酸化膜２０２をＲＩＥにより除去して、半導体基板２０１の表面を露出する複数の溝Ｔ３を形成する。
【００３１】
これによりワード線が形成され、メモリセルトランジスタ１、選択トランジスタ２の形状が決定する。メモリセルトランジスタ１では、ポリシリコン膜３０１ａ及び３０１ｂは制御ゲート電極４０１となる。また、選択トランジスタ２では、インターポリ絶縁膜２０５上下のポリシリコン膜が接続されるエッチング・インターポリ構造のゲート電極４０２となる。以下ではゲート電極４０２のインターポリ絶縁膜２０５上部分を上部ゲート電極４０２ａ、インターポリ絶縁膜２０５下部分を下部ゲート電極４０２ｂとする。
【００３２】
その後、半導体基板２０１に不純物を注入し熱処理を行い、拡散層５０２を形成する。
【００３３】
図６に示すように、ＣＶＤ法により例えばシリコン酸化膜を溝Ｔ３を埋め込むように形成し、マスク材５０１をストッパ膜としてＣＭＰ（化学的機械研磨）法により平坦化処理を行い、層間絶縁膜６０１を形成する。
【００３４】
図７に示すように、選択トランジスタ２上にレジスト７０１を形成する。合わせずれ等を考慮してレジスト７０１は選択トランジスタ２より少し大きく形成する。
【００３５】
図８に示すようにメモリセルトランジスタ１上のマスク材５０１を除去する。
【００３６】
図９に示すように、レジスト７０１をエッチングマスクとして制御ゲート電極（ポリシリコン膜）４０１をエッチバックする。エッチング手法は例えばＣＤＥ（Chemical Dry Etching:ケミカルドライエッチング）である。このとき層間絶縁膜６０１も多少除去される。制御ゲート電極４０１のエッチバック量については後述する。
【００３７】
図１０に示すように、レジスト７０１及びマスク材５０１を除去する。レジスト７０１除去にはＡｓｈｉｎｇ（灰化）及びＳＰＭ（硫酸過水）洗浄、ＡＰＭ（アンモニア過水）洗浄を組み合わせたプロセスを用いる。また、選択トランジスタ２の上部ゲート電極４０２ａの上面と隣接する層間絶縁膜６０１の上面が平坦になるように層間絶縁膜６０１をエッチングする。
【００３８】
図１１に示すように、全面にニッケル膜１１０１を形成する。
【００３９】
図１２に示すように熱処理によって制御ゲート電極（ポリシリコン膜）４０１とニッケル膜１１０１を反応させ、ニッケルシリサイド膜１２０１を形成する。メモリセルトランジスタの制御ゲート電極をフルシリサイド化させる。メモリセルトランジスタの制御ゲート電極は図９に示す工程で高さを低減させている。また、シリサイド化はゲート長依存性があり、メモリセルトランジスタよりも選択トランジスタの方がシリサイド化が遅い。従って、制御ゲート電極４０１のフルシリサイド化が終了したとき、選択トランジスタ２のゲート電極４０２のシリサイド化は上部ゲート電極４０２ａの一部か、又は下部ゲート電極４０２ｂの一部までであり、トンネル酸化膜２０２まで到達することはない。制御ゲート電極４０１のフルシリサイド化終了後、未反応のニッケル膜１１０１を薬液でエッチング除去する。
【００４０】
その後、シリコン窒化膜、シリコン酸化膜の堆積、シリコン酸化膜表面の平坦化、制御ゲート電極上面を露出するコンタクトホールの形成、コンタクトホール内部への導電層の埋め込み、配線層の形成等を行い、不揮発性半導体記憶装置を製造する（図示せず）。
【００４１】
図９に示す工程での制御ゲート電極４０１のエッチバック量について説明する。制御ゲート電極４０１のエッチバック量（膜厚）をΔＨｃｅｌｌ、選択トランジスタ２の上部ゲート電極４０２ａの膜厚をＨｓｇ、エッチバック後の制御ゲート電極４０１の膜厚をＨｃｅｌｌ（＝Ｈｓｇ−ΔＨｃｅｌｌ）、インターポリ絶縁膜２０５の膜厚をＨｉｐｄ、選択トランジスタの下部ゲート電極４０２ｂ（メモリセルトランジスタの浮遊ゲート電極２０３）の膜厚をＨｆｇ、インターポリ絶縁膜２０５の素子分離領域２０４上での落とし込み量をＨｅｂとする。
【００４２】
シリサイド化はゲート長依存性があり、選択トランジスタ２はメモリセルトランジスタ１よりもゲート長が大きいため、シリサイド化が遅い。従って、エッチバック後の制御ゲート電極４０１の上面が、どの選択トランジスタの上部ゲート電極４０２ａの上面よりも低くなっていれば、制御ゲート電極４０１のフルシリサイド化が終了したとき、選択トランジスタのゲート電極に形成されるシリサイド膜はトンネル酸化膜２０２まで到達しないと考えられる。
【００４３】
ＣＶＤ法により形成されたポリシリコン膜からなる選択トランジスタの上部ゲート電極４０２ａ（エッチバック前の制御ゲート電極４０１）の膜厚にはバラツキが±約１０％ある。また、制御ゲート電極（ポリシリコン膜）４０１のエッチバック量のバラツキも±約１０％ある。
【００４４】
従って、エッチバック後の制御ゲート電極４０１の上面が、どの選択トランジスタの上部ゲート電極４０２ａの上面よりも低くなるという条件は
０．９×Ｈｓｇ＞Ｈｓｇ−０．９×ΔＨｃｅｌｌ
ΔＨｃｅｌｌ＞Ｈｓｇ／９
となる。つまり制御ゲート電極４０１のエッチバック量（膜厚）ΔＨｃｅｌｌの下限値は選択トランジスタの上部ゲート電極４０２ａ（エッチバック前の制御ゲート電極４０１）の膜厚Ｈｓｇの１／９倍であり、エッチバック後の制御ゲート電極４０１の膜厚Ｈｃｅｌｌは選択トランジスタの上部ゲート電極４０２ａの膜厚Ｈｓｇの８／９倍未満になっていればよい。
【００４５】
また、インターポリ絶縁膜２０５、選択トランジスタの下部ゲート電極４０２ｂ（メモリセルトランジスタの浮遊ゲート電極２０３）、インターポリ絶縁膜２０５の素子分離領域２０４上での落とし込み量にも±約１０％のバラツキがある。これを考慮した上で、選択トランジスタのゲート電極に形成されるシリサイド膜がトンネル酸化膜２０２まで到達しない条件は
１．１×Ｈｓｇ−０．９×ΔＨｃｅｌｌ＋１．１×Ｈｅｂ＞０．９（Ｈｓｇ＋Ｈｉｐｄ＋Ｈｆｇ）
ΔＨｃｅｌｌ＜２×Ｈｓｇ／９＋１１×Ｈｅｂ／９−（Ｈｉｐｄ＋Ｈｆｇ）
となる。この値が制御ゲート電極４０１のエッチバック量（膜厚）ΔＨｃｅｌｌの上限値となる。つまりエッチバック後の制御ゲート電極４０１の膜厚Ｈｃｅｌｌの下限値は７×Ｈｓｇ／９−１１×Ｈｅｂ／９＋Ｈｉｐｄ＋Ｈｆｇである。
【００４６】
選択トランジスタの下部ゲート電極４０２ｂとなるポリシリコン膜は粒状のポリシリコンの集合体となっている。粒状ポリシリコンの界面を伝うように下方向（トンネル酸化膜２０２へ向かう方向）へのシリサイド化が早く進み、シリサイド膜がトンネル酸化膜２０２に接触するおそれがある。そのため、選択トランジスタにおけるシリサイド化がインターポリ絶縁膜２０５に接触するところで止まり、下部ゲート電極４０２ｂに侵入しないように制御ゲート電極４０１をエッチバックしても良い。この場合のエッチバック量の条件は、
１．１×Ｈｓｇ−０．９×ΔＨｃｅｌｌ＋１．１×Ｈｅｂ≧０．９×Ｈｓｇ
ΔＨｃｅｌｌ≦２×Ｈｓｇ／９＋１１×Ｈｅｂ／９
となる。従って、２×Ｈｓｇ／９＋１１×Ｈｅｂ／９を制御ゲート電極４０１のエッチバック量（膜厚）ΔＨｃｅｌｌの上限値の条件としても良い。このときエッチバック後の制御ゲート電極４０１の膜厚Ｈｃｅｌｌは７×Ｈｓｇ／９−１１×Ｈｅｂ／９である。
【００４７】
なお、周辺回路部におけるトランジスタ（周辺トランジスタ）は図２〜１２で示される選択トランジスタと同様の工程で形成されるため、図１３に示すように、ゲート電極１３０２のシリサイド化は下部ゲート電極１３０２ｂの一部か、又は上部ゲート電極１３０２ａの一部までであり、トンネル酸化膜２０２まで到達することはない。周辺トランジスタは選択トランジスタよりもサイズが大きいため、上部ゲート電極１３０２ａと下部ゲート電極１３０２ｂを接続する開口部１３０３は複数形成される場合がある。
【００４８】
このようにメモリセルトランジスタの制御ゲート電極をエッチバックした後にシリサイド膜の形成を行うため、メモリセルトランジスタの制御ゲート電極のフルシリサイド化が終了した時に、選択トランジスタや周辺トランジスタに形成されるシリサイド膜がトンネル酸化膜に接触することはなく、閾値ずれに伴う閾値ばらつきの発生を抑制した不揮発性半導体記憶装置を製造することができる。また、制御ゲート電極の膜厚を薄くしたことで、ワードライン間容量を低減し、動作速度を上昇させた不揮発性半導体記憶装置となる。
【００４９】
（第１の比較例）第１の比較例による不揮発性半導体記憶装置の製造方法を説明する。図２〜図６に示す工程は上記第１の実施形態と同様のため、説明を省略する。
【００５０】
図１４に示すように、マスク材５０１を除去し、制御ゲート電極４０１及び上部ゲート電極４０２ａの上面を露出する。
【００５１】
図１５に示すように、全面にニッケル膜１５０１を形成する。
【００５２】
図１６に示すように、熱処理によってポリシリコン膜である制御ゲート電極４０１、ゲート電極４０２とニッケル膜１５０１とを反応させ、ニッケルシリサイド膜１６０１、１６０２を形成する。メモリセルトランジスタの制御ゲート電極をフルシリサイド化させる。制御ゲート電極４０１のフルシリサイド化終了後、未反応のニッケル膜１５０１を薬液でエッチング除去する。
【００５３】
このとき、図１６に示すように選択トランジスタに形成されるニッケルシリサイド膜１６０２がトンネル酸化膜２０２まで到達する場合がある。シリサイド膜１６０２がトンネル酸化膜２０２に接触すると、ゲート電極の仕事関数が変化し、閾値ずれに伴う閾値ばらつきが生じ、装置性能を劣化させる。これは選択トランジスタだけでなく、周辺トランジスタにも起こり得る。
【００５４】
このように第１の比較例による半導体記憶装置は閾値ばらつきが生じるおそれがあり、また微細化による配線間縮小に伴ってワードライン間距離が近い等の理由から容量が増大し、動作速度が低減するという問題を有する。
【００５５】
一方、上記第１の実施形態による半導体記憶装置は、メモリセルトランジスタの制御ゲート電極を選択トランジスタや周辺トランジスタより低くしているため、ワードライン間容量を低減し、動作速度を上昇させる。また、メモリセルトランジスタの制御ゲート電極のフルシリサイド化が終了した時に、選択トランジスタや周辺トランジスタに形成されるシリサイド膜がトンネル酸化膜に接触することを防止し、閾値ずれに伴う閾値ばらつきの発生を抑制することができる。
【００５６】
（第２の実施形態）図１７に本発明の第２の実施形態に係る不揮発性半導体記憶装置の概略構成を示す。図１７はビット線方向（図中矢印Ｉ）に沿った断面及びワード線方向（図中矢印II）に沿った断面を示す。
【００５７】
半導体基板１７０１表面部分にはビット線方向（図中矢印Ｉ）に沿って所定間隔をもって不純物拡散層１７０２が形成される。不純物拡散層１７０２間の半導体基板１７０１上にはそれぞれトンネル酸化膜１７０３、トラップ窒化膜１７０４、インターポリ絶縁膜１７０５、制御ゲート電極１７０６が順に積層された複数のメモリセルトランジスタ７１が形成されている。トンネル酸化膜１７０３は例えばシリコン酸化膜、トラップ窒化膜１７０４は例えばシリコン窒化膜、インターポリ絶縁膜１７０５は例えばハフニウムアルミネート（ＨｆＡｌＯ）膜の高誘電体膜である。
【００５８】
メモリセルトランジスタ７１ではワード線方向（図中矢印II）に沿って半導体基板１７０１に所定間隔を空けて複数の埋め込み型の素子分離領域１７０７が形成される。素子分離領域１７０７は例えばシリコン酸化膜である。
【００５９】
素子分離領域１７０７の間の半導体基板１０１上にはトンネル酸化膜１７０３が形成され、トンネル酸化膜１７０３上には上面の高さが素子分離領域１７０７の上面と同じトラップ窒化膜１７０４が形成されている。
【００６０】
トラップ窒化膜１７０４及び素子分離領域１７０７の上にインターポリ絶縁膜１７０５、制御ゲート電極１７０６が順次形成されている。
【００６１】
ビット線方向に並んだ複数のメモリセルトランジスタ７１の両端には選択トランジスタ７２がそれぞれ１つずつ形成される（図では一端のみを示す）。選択トランジスタ７２はトンネル酸化膜１７０３及びトンネル酸化膜１７０３上に形成されたゲート電極１７０８を有する。
【００６２】
メモリセルトランジスタ７１の制御ゲート電極１７０６はニッケルフルシリサイド（ＦＵＳＩ）ゲート電極である。ニッケルとシリコンの組成比が２：１（Ｎｉ２Ｓｉ）又は３：１（Ｎｉ３Ｓｉ）のメタルリッチなフルシリサイド電極である。一方、選択トランジスタ７２のゲート電極１７０８はニッケルシリサイド膜１７０８ａとポリシリコン膜１７０８ｂを有する部分シリサイド構造となっている。
【００６３】
メモリセルトランジスタ７１間、メモリセルトランジスタ７１と選択トランジスタ７２との間の半導体基板１７０１上には層間絶縁膜１７０９が形成されている。
【００６４】
上記第１の実施形態は制御ゲート電極／インターポリ絶縁膜／浮遊ゲート電極／トンネル酸化膜のスタック・ゲート型メモリセル構造だったのに対し、本実施形態はＭＯＮＯＳ構造となっている。
【００６５】
メモリセルトランジスタ７１の制御ゲート電極１７０６の上面は選択トランジスタ７２のゲート電極１７０８の上面より低くなっている。具体的にはメモリセルトランジスタ７１の制御ゲート電極１７０６の膜厚Ｈｃｅｌｌ、インターポリ絶縁膜１７０５の膜厚Ｈｉｐｄ、トラップ窒化膜１７０４の膜厚Ｈｓｉｎ、ゲート電極１７０８の膜厚Ｈｓｇには、０＜Ｈｃｅｌｌ＜８×Ｈｓｇ／９−Ｈｓｉｎ−Ｈｉｐｄという関係にある。数値の意義については後述する。
【００６６】
これにより、制御ゲート電極１７０６をフルシリサイド化する工程において、選択トランジスタ７２のゲート電極１７０８に形成されるシリサイド膜がトンネル酸化膜１７０３に到達することを防止し、閾値ずれに伴う閾値ばらつきの発生を抑制することができる。また、高誘電体膜であるインターポリ絶縁膜上の制御ゲート電極がメタルリッチなフルシリサイド電極であるため、“Fermi Level Pinning”現象を抑制することができ、インターポリ絶縁膜のリーク耐性を向上することができる。また、制御ゲート電極の膜厚を薄くすることで、ワードライン間容量を低減し、メモリセルの動作速度を上昇させることができる。
【００６７】
次に、本実施形態に係る半導体装置の製造方法を図１８〜図２８に示す工程断面図を用いて説明する。工程断面図は同一の工程に対して（ａ）ビット線方向（図１７における矢印Ｉに相当）に沿った垂直断面と（ｂ）ワード線方向（図１７における矢印IIに相当）に沿った垂直断面の２方向の垂直断面を示している。
【００６８】
まず、図１８に示すように半導体基板１８０１上に化学気相成長（ＣＶＤ）法により膜厚５ｎｍの例えばシリコン酸化膜からなるトンネル酸化膜１８０２を形成する。その上にＡＬＤ法により膜厚５ｎｍの例えばシリコン窒化膜からなるトラップ窒化膜１８０３を形成した後、所定間隔を空けてビット線方向に沿って半導体基板１８０１、トンネル酸化膜１８０２及びトラップ窒化膜１８０３をＲＩＥ（反応性イオンエッチング）等の異方性エッチングによりエッチングして複数の溝Ｔ４を形成する。この複数の溝Ｔ４に例えばシリコン酸化膜を埋め込むことで素子分離領域１８０４を形成する。そして、平坦化を行った後、全面にＣＶＤ法により膜厚１５ｎｍの例えばハフニウムアルミネート（ＨｆＡｌＯ）膜からなるインターポリ絶縁膜１８０５を形成する。
【００６９】
図１９に示すように、インターポリ絶縁膜１８０５上にＣＶＤ法によりポリシリコン膜１９０１を堆積し、後にメモリセルトランジスタとなる領域以外のポリシリコン膜１９０１、インターポリ絶縁膜１８０５、トラップ窒化膜１８０３をパターニングしたレジスト（図示せず）を用いてＲＩＥにより除去する。
【００７０】
図２０に示すように、ポリシリコン膜２００１を堆積し、ポリシリコン膜２００１上に例えばシリコン窒化膜のマスク材２００２を形成する。
【００７１】
図２１に示すように、所定間隔を空けてワード線方向に沿ってマスク材２００２、ポリシリコン膜２００１及びトンネル酸化膜１８０２をＲＩＥにより除去して、半導体基板１８０１の表面を露出する複数の溝Ｔ５を形成する。これによりワード線が形成され、メモリセルトランジスタ７１、選択トランジスタ７２の形状が決まる。メモリセルトランジスタ７１のポリシリコン膜１９０１、２００１が制御ゲート電極２１０２、選択トランジスタ７２のポリシリコン膜２００１がゲート電極２１０３となる。その後、半導体基板１８０１に不純物を注入し熱処理を行い、拡散層２１０１を形成する。
【００７２】
図２２に示すように、ＣＶＤ法により例えばシリコン酸化膜を溝Ｔ５を埋め込むように形成し、マスク材２００２をストッパ膜としてＣＭＰ（化学的機械研磨）法により平坦化処理を行い、層間絶縁膜２２０１を形成する。
【００７３】
図２３に示すように、選択トランジスタ７２上にレジスト２３０１を形成する。合わせずれ等を考慮してレジスト２３０１は選択トランジスタ７２より少し大きく形成する。
【００７４】
図２４に示すように、メモリセルトランジスタ７１上のマスク材２００２を除去する。
【００７５】
図２５に示すように、レジスト２３０１をエッチングマスクとして制御ゲート電極（ポリシリコン膜）２１０２をエッチバックする。エッチング手法は例えばＣＤＥ（Chemical Dry Etching:ケミカルドライエッチング）である。このとき層間絶縁膜２２０１も多少除去される。エッチバック量については後述する。
【００７６】
図２６に示すように、レジスト２３０１及びマスク材２００２を除去する。レジスト２３０１除去にはＡｓｈｉｎｇ（灰化）及びＳＰＭ（硫酸過水）洗浄、ＡＰＭ（アンモニア過水）洗浄を組み合わせたプロセスを用いる。また、選択トランジスタのゲート電極の上面と層間絶縁膜２２０１の上面が平坦になるように層間絶縁膜２２０１をエッチングする。
【００７７】
図２７に示すように、全面にニッケル膜２７０１を形成する。
【００７８】
図２８に示すように熱処理によって制御ゲート電極（ポリシリコン膜）２１０２とニッケル膜２７０１を反応させ、ニッケルシリサイド膜２８０１を形成する。メモリセルトランジスタの制御ゲート電極をフルシリサイド化させる。図２７に示す工程でニッケル膜２７０１を厚く（例えばポリシリコン膜２１０２の膜厚Ｈｃｅｌｌと同じ膜厚で）成膜して、メタルリッチフルシリサイドとする。これにより制御ゲート電極の組成はＮｉ２Ｓｉ又はＮｉ３Ｓｉとなる。
【００７９】
メモリセルトランジスタの制御ゲート電極は図２５に示す工程で高さを低減させている。また、シリサイド化は一般的にゲート長依存性があり、メモリセルトランジスタよりも選択トランジスタの方がシリサイド化が遅い。従って、フルシリサイド化が終了したとき、選択トランジスタのゲート電極２１０３のシリサイド化はゲート電極の一部までであり、トンネル酸化膜１８０２まで到達することはない。制御ゲート電極のフルシリサイド化終了後、未反応のニッケル膜２７０１を薬液でエッチング除去する。
【００８０】
その後、シリコン窒化膜、シリコン酸化膜の堆積、シリコン酸化膜表面の平坦化、制御ゲート電極上面を露出するコンタクトホールの形成、コンタクトホール内部への導電層の埋め込み、配線層の形成等を行い、不揮発性半導体記憶装置を製造する（図示せず）。
【００８１】
図２５に示す工程での制御ゲート電極のエッチバック量について説明する。制御ゲート電極２１０２のエッチバック量（膜厚）をΔＨｃｅｌｌ、インターポリ絶縁膜１８０５の膜厚をＨｉｐｄ、トラップ窒化膜１８０３の膜厚をＨｓｉｎ、選択トランジスタのゲート電極２１０３の膜厚をＨｓｇ、エッチバック後の制御ゲート電極２１０２の膜厚をＨｃｅｌｌ（＝Ｈｓｇ−ΔＨｃｅｌｌ−Ｈｓｉｎ−Ｈｉｐｄ）とする。
【００８２】
シリサイド化は一般的にゲート長依存性があり、選択トランジスタはメモリセルトランジスタよりもゲート長が大きいため、シリサイド化が遅い。従って、エッチバック後の制御ゲート電極２１０２の上面が、どの選択トランジスタのゲート電極２１０３の上面よりも低くなっていれば、制御ゲート電極のフルシリサイド化が終了したとき、選択トランジスタのゲート電極に形成されるシリサイド膜はトンネル酸化膜１８０２まで到達しないと考えられる。
【００８３】
ＣＶＤ法により形成され、平坦化されたポリシリコン膜からなる選択トランジスタのゲート電極（エッチバック前の制御ゲート電極）の膜厚にはバラツキが±約１０％ある。また、制御ゲート電極（ポリシリコン膜）のエッチバック量のバラツキも±約１０％ある。
【００８４】
従って、エッチバック後の制御ゲート電極の上面が、どの選択トランジスタのゲート電極の上面よりも低くなるという条件は
０．９×Ｈｓｇ＞Ｈｓｇ−０．９×ΔＨｃｅｌｌ
ΔＨｃｅｌｌ＞Ｈｓｇ／９
となる。つまり制御ゲート電極のエッチバック量（膜厚）ΔＨｃｅｌｌの下限値は選択トランジスタのゲート電極の膜厚Ｈｓｇの１／９倍であり、エッチバック後の制御ゲート電極の膜厚Ｈｃｅｌｌ、インターポリ絶縁膜１８０５の膜厚Ｈｉｐｄ及びトラップ窒化膜１８０３の膜厚Ｈｓｉｎの合計が選択トランジスタのゲート電極の膜厚Ｈｓｇの８／９倍未満になっていればよい。
【００８５】
また、インターポリ絶縁膜１８０５、トラップ窒化膜１８０３の膜厚にも±約１０％のバラツキがある。これを考慮した上で、選択トランジスタのゲート電極に形成されるシリサイド膜がトンネル酸化膜１８０２まで到達しない条件は
１．１×Ｈｓｇ−０．９×ΔＨｃｅｌｌ−０．９（Ｈｓｉｎ＋Ｈｉｐｄ）＞０．９×Ｈｓｇ
ΔＨｃｅｌｌ＜２×Ｈｓｇ／９−（Ｈｉｐｄ＋Ｈｓｉｎ）
となる。この値を制御ゲート電極４０１のエッチバック量（膜厚）ΔＨｃｅｌｌの上限値としてもよい。つまりエッチバック後の制御ゲート電極の膜厚Ｈｃｅｌｌ、インターポリ絶縁膜１８０５の膜厚Ｈｉｐｄ及びトラップ窒化膜１８０３の膜厚Ｈｓｉｎの合計の下限値が７×Ｈｓｇ／９＋Ｈｉｐｄ＋Ｈｓｉｎである。
【００８６】
但しインターポリ絶縁膜１８０５の膜厚Ｈｉｐｄ、トラップ窒化膜１８０３の膜厚Ｈｓｉｎの膜厚によってはＨｓｇ／９＜ΔＨｃｅｌｌ＜２×Ｈｓｇ／９−（Ｈｉｐｄ＋Ｈｓｉｎ）が成立しない場合もある。その場合は、Ｈｓｇ／９＜ΔＨｃｅｌｌを満たすように加工を行う。
【００８７】
なお、周辺回路部におけるトランジスタ（周辺トランジスタ）は図１８〜２７で示される選択トランジスタと同様の工程で形成されるため、シリサイド化はゲート電極の一部までであり、トンネル酸化膜まで到達することはない（図示せず）。
【００８８】
このようにメモリセルトランジスタの制御ゲート電極をエッチバックした後にシリサイド膜の形成を行うため、メモリセルトランジスタの制御ゲート電極のフルシリサイド化が終了した時に、選択トランジスタや周辺トランジスタに形成されるシリサイド膜がトンネル酸化膜に接触することはなく、閾値ずれに伴う閾値ばらつきの発生を抑制した不揮発性半導体記憶装置を製造することができる。
【００８９】
また、高誘電体膜であるインターポリ絶縁膜上の制御ゲート電極がメタルリッチなフルシリサイド電極であるため、“Fermi Level Pinning”現象を抑制することができ、インターポリ絶縁膜のリーク耐性を向上することができる。
【００９０】
また、制御ゲート電極の膜厚を薄くしたことで、ワードライン間容量を低減し、動作速度を上昇させた不揮発性半導体記憶装置となる。
【００９１】
（第２の比較例）第２の比較例による不揮発性半導体記憶装置の製造方法を説明する。図１８〜図２２に示す工程は上記実施形態と同様のため、説明を省略する。
【００９２】
図２９に示すように、マスク材を除去し、制御ゲート電極及びゲート電極の上面を露出し、その後、全面にニッケル膜２９０１を形成する。ニッケル膜２９０１は後の工程でメタルリッチなシリサイド電極を形成できるような厚膜にする。
【００９３】
図３０に示すように、熱処理によってポリシリコン膜である制御ゲート電極、ゲート電極とニッケル膜２９０１とを反応させ、ニッケルシリサイド膜３００１、３００２を形成する。メモリセルトランジスタの制御ゲート電極をメタルリッチになるようにフルシリサイド化させる。制御ゲート電極のフルシリサイド化終了後、未反応のニッケル膜２９０１を薬液でエッチング除去する。
【００９４】
このとき、図３０に示すように、メモリセルトランジスタの制御ゲート電極をメタルリッチになるようにフルシリサイド化することで、選択トランジスタに形成されるニッケルシリサイド膜３００２がトンネル酸化膜１８０２まで到達する場合がある。シリサイド膜３００２がトンネル酸化膜１８０２に接触すると、ゲート電極の仕事関数が変化し、閾値ずれに伴う閾値ばらつきが生じ、装置性能を劣化させる。これは選択トランジスタだけでなく、周辺トランジスタにも起こり得る。
【００９５】
このように第２の比較例による半導体記憶装置は閾値ばらつきが生じるおそれがあり、また微細化による配線間縮小に伴ってワードライン間距離が近い等の理由から容量が増大し、動作速度が低減するという問題を有する。
【００９６】
一方、上記第２の実施形態による半導体記憶装置は、メモリセルトランジスタの制御ゲート電極を選択トランジスタや周辺トランジスタより低くしているため、ワードライン間容量を低減し、動作速度を上昇させる。また、高誘電体膜であるインターポリ絶縁膜上の制御ゲート電極がメタルリッチなフルシリサイド電極であるため、“Fermi Level Pinning”現象を抑制することができ、インターポリ絶縁膜のリーク耐性を向上することができる。また、メモリセルトランジスタの制御ゲート電極のフルシリサイド化が終了した時に、選択トランジスタや周辺トランジスタに形成されるシリサイド膜がトンネル酸化膜に接触することを防止し、閾値ずれに伴う閾値ばらつきの発生を抑制することができる。
【００９７】
上記実施形態ではメモリセルトランジスタの制御ゲート電極をエッチバックし、選択トランジスタより低くしている。このとき制御ゲート電極よりは少ないが、メモリセルトランジスタ間の層間絶縁膜もエッチバックされる。これにより、セルアレイ上に絶縁膜等を堆積した場合、図３１（ａ）に示すように起伏のある形状になり、後工程での平坦化プロセスで加工が難しくなるおそれがある。制御ゲート電極をエッチバックする際には制御ゲート電極（ポリシリコン膜）の選択比が高いエッチング条件でエッチングを行い、メモリセルトランジスタ間の層間絶縁膜の高さが低くなることを抑えることで、図３１（ｂ）に示すように、全体に平坦な形状にすることができる。
【００９８】
上述した実施の形態はいずれも一例であって制限的なものではないと考えられるべきである。例えば、上記実施形態ではシリサイド金属材料にニッケルを用いていたが、Ｔｉ、Ｃｏ、Ｐｔ、Ｐｄ、Ｔａ、Ｍｏなど遷移金属４〜１１属の金属を用いることができる。
【００９９】
本発明の技術的範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【０１００】
【図１】本発明の第１の実施形態による不揮発性半導体記憶装置の概略構成図である。
【図２】同第１の実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図である。
【図３】同第１の実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図である。
【図４】同第１の実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図である。
【図５】同第１の実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図である。
【図６】同第１の実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図である。
【図７】同第１の実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図である。
【図８】同第１の実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図である。
【図９】同第１の実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図である。
【図１０】同第１の実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図である。
【図１１】同第１の実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図である。
【図１２】同第１の実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図である。
【図１３】周辺トランジスタの概略構成図である。
【図１４】第１の比較例による不揮発性半導体記憶装置の製造方法を示す工程断面図である。
【図１５】第１の比較例による不揮発性半導体記憶装置の製造方法を示す工程断面図である。
【図１６】第１の比較例による不揮発性半導体記憶装置の製造方法を示す工程断面図である。
【図１７】本発明の第２の実施形態による不揮発性半導体記憶装置の概略構成図である。
【図１８】同第２の実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図である。
【図１９】同第２の実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図である。
【図２０】同第２の実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図である。
【図２１】同第２の実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図である。
【図２２】同第２の実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図である。
【図２３】同第２の実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図である。
【図２４】同第２の実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図である。
【図２５】同第２の実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図である。
【図２６】同第２の実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図である。
【図２７】同第２の実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図である。
【図２８】同第２の実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図である。
【図２９】第２の比較例による不揮発性半導体記憶装置の製造方法を示す工程断面図である。
【図３０】第２の比較例による不揮発性半導体記憶装置の製造方法を示す工程断面図である。
【図３１】層間絶縁膜の高さの違いによる後工程での不揮発性半導体記憶装置の形状の違いを示す図である。
【符号の説明】
【０１０１】
１  メモリセルトランジスタ
２  選択トランジスタ
１０１  半導体基板
１０２  不純物拡散層
１０３  トンネル酸化膜
１０４ａ  浮遊ゲート電極
１０４ｂ  下部ゲート電極
１０５ａ  インターポリ絶縁膜
１０６ａ  制御ゲート電極
１０６ｂ  上部ゲート電極
１０７  素子分離領域
１０８  開口部
１０９  ゲート電極
１１０  層間絶縁膜
【図１】
2008294215.tif 000003
【図２】
2008294215.tif 000004
【図３】
2008294215.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
2008294215.tif 000010
【図９】
2008294215.tif 000011
【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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