(57)【要約】【課題】  従来技術に係るアナログメモリでは、スイッチト・キャパシタ部ＳＣの組数に比例して、放電用配線Ｌｏｕｔの寄生容量が大きくなっていた。【解決手段】  寄生容量の総量を減らすため、放電用配線Ｌｏｕｔを複数に分割して、同時にオペアンプＯＰの非反転出力端子＋に接続される第２のＭＯＳトランジスタＯｕｔの数を減少させる。さらに、配線選択スイッチＳＬを切り替える前後において、寄生容量の影響度に差が生じないように、現段階と次段階とに関与する放電用配線Ｌｏｕｔが両方ともオペアンプＯＰの非反転出力端子＋に接続される。【選択図】      図１
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【特許請求の範囲】
【請求項１】
入力信号に応じた電荷を保持する複数の容量素子と、前記電荷が転送される出力配線と、前記容量素子と前記出力配線との接続状態を切り替える複数のＭＯＳトランジスタトと、を備えた第１乃至第３のメモリブロックが設けられ、
前記第１のメモリブロックにおいて、前記容量素子と前記出力配線とが順次接続されて前記出力配線からバッファ回路に信号が出力されるときに、
前記第２及び前記第３のメモリブロックにおいて、前記容量素子と前記出力配線とは全て接続が遮断され、
前記第１のメモリブロックにおける前記出力配線と、前記第２のメモリブロックにおける前記出力配線とは接続されることを特徴とするアナログメモリ。
【請求項２】
前記第１のメモリブロックにおける前記出力配線と、前記第３のメモリブロックにおける前記出力配線とは接続されないことを特徴とする請求項１に記載のアナログメモリ。
【請求項３】
前記入力信号は、共通の入力配線を介して、前記第１乃至第３のメモリブロックに印加されることを特徴とする請求項１に記載のアナログメモリ。
【請求項４】
前記バッファ回路は、オペアンプからなり、
前記オペアンプの反転入力端子と出力端子とは負帰還となるように接続されていることを特徴とする請求項１に記載のアナログメモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログメモリに関し、特に、寄生容量の影響が抑制されているため、Ｙ／Ｃ分離回路に好適なアナログメモリに関する。
【背景技術】
【０００２】
アナログテレビ信号は、ＮＴＳＣ（Ｎａｔｉｏｎａｌ  Ｔｅｌｅｃｉｓｉｏｎ  Ｓｔａｎｄａｒｄｓ  Ｃｏｍｍｉｔｔｅｅ）方式、ＰＡＬ（Ｐｈａｓｅ  Ａｌｔｅｒｎａｔｉｏｎ  ｂｙ  Ｌｉｎｅ）方式、ＳＥＣＡＭ（ＳＥ区遠地亜ｌＣｏｕｌｅｒｕ  Ａ  Ｍｅｍｏｉｒｅ）方式に代表される。このようなアナログテレビ信号は、画面の明るさを表現する輝度信号Ｙと、画面の色の濃淡度合いを表現するクロマ信号Ｃとが合成されて、コンポジット信号ＳＣとして送られる。
【０００３】
そこで、アナログテレビ信号処理では、送られてきたコンポジット信号ＳＣを、輝度信号Ｙとクロマ信号Ｃとに分離するＹ／Ｃ分離回路が重要となる。
【０００４】
ここで、輝度信号Ｙは、コンポジット信号ＳＣの直流成分の信号強度で表される。一方、クロマ信号Ｃは、図３に示すように、１水平ライン毎に互いに１８０度だけ位相がずれた高周波信号として輝度信号Ｙに重畳されている。
【０００５】
したがって、図４に示すように、一方の水平ラインを１水平走査期間だけ遅延させて他方の水平ラインと加算することによって、コンポジット信号ＳＣから輝度信号Ｙのみを抽出するトラップ・フィルタを構成することができる。また、一方の水平ラインを１水平走査期間だけ遅延させて他方の水平ラインから減算することによって、コンポジット信号ＳＣからクロマ信号Ｃのみを抽出するバンドパス・フィルタを構成することができる。すなわち、Ｙ／Ｃ分離回路には、コンポジット信号ＳＣを遅延させるためのアナログメモリが必要となる。
【０００６】
図５は、従来技術に係るアナログメモリの一例を示す。尚、説明を簡略化するため、図５では、スイッチト・キャパシタ部ＳＣが２組設けられているが、実際には、スイッチト・キャパシタ部ＳＣは、入力信号Ｖｉｎに対して必要とされる遅延時間に対応した数だけ設けられる。
【０００７】
それぞれのスイッチト・キャパシタ部ＳＣ１〜ＳＣ４において、容量素子Ｃ１〜Ｃ４は、入力信号Ｖｉｎに基づく電荷を充放電するためのものである。そして、容量素子Ｃ１〜Ｃ４は、その一端において第１のＭＯＳトランジスタＭｉｎ１〜Ｍｉｎ４及び第２のＭＯＳトランジスタＭｏｕｔ１〜Ｍｏｕｔ４のソースが共通して接続され、また、その他端において接地される。また、第１のＭＯＳトランジスタＭｉｎ１〜Ｍｉｎ４のドレインは、充電用配線Ｌｏｕｔに接続されており、遅延対象となる入力信号Ｖｉｎが印加される。一方、第２のＭＯＳトランジスタＭｏｕｔ１〜Ｍｏｕｔ４のドレインには、放電用配線Ｌｏｕｔを介してオペアンプＯＰの非反転入力端子＋に接続される。尚、オペアンプＯＰは、反転入力端子＋と出力端子とが負帰還となるように接続されている。
【０００８】
すなわち、それぞれのスイッチト・キャパシタ部ＳＣ１〜ＳＣ４において、第１のＭＯＳトランジスタＭｉｎ１〜Ｍｉｎ４は、入力信号Ｖｉｎに基づいて容量素子Ｃ１〜Ｃ４を充電させる充電用スイッチとして機能する。一方、第２のＭＯＳトランジスタＭｏｕｔ１〜Ｍｏｕｔ４は、容量素子Ｃ１〜Ｃ４を放電させる放電用スイッチとして機能する。
【０００９】
斯かる構成において、それぞれのスイッチト・キャパシタＳＣ１〜ＳＣ４に設けられた第１のＭＯＳトランジスタＭｉｎ１〜Ｍｉｎ４及び第２のＭＯＳトランジスタＭｏｕｔ１〜Ｍｏｕｔ４のゲートがオン・オフ制御されることにより、オペアンプにおいて、入力電圧Ｖｉｎが、スイッチング周期分だけ遅延されて出力される。
【００１０】
関連した技術文献としては、例えば以下の特許文献が挙げられる。
【特許文献１】特開２００６−１８６５６２
【発明の開示】
【発明が解決しようとする課題】
【００１１】
上記のアナログメモリでは、放電用配線Ｌｏｕｔには、それぞれのスイッチト・キャパシタ部ＳＣ１〜ＳＣ４を構成する第２のＭＯＳトランジスタＭｏｕｔ１〜Ｍｏｕｔ４のドレインが接続されている。そして、それぞれの第２のＭＯＳトランジスタＭｏｕｔ１〜Ｍｏｕｔ４には、ドレイン−基板間に数フェムト（Ｆ）の寄生容量が潜在的に存在する。
【００１２】
ここで、それぞれの容量素子の容量値は、ピコ（Ｐ）オーダーであるため、寄生容量は無視できるようにも思える。ところが、前述したように、スイッチト・キャパシタ部ＳＣは、入力信号Ｖｉｎに対して必要とされる遅延時間に対応した数だけ設けられる。例えば、入力信号Ｖｉｎが、３．５８ＭＨｚを中心波形とするクロマ信号Ｃが重畳されたコンポジット信号ＳＣであるとする。このとき、このコンポジット信号ＳＣを、クロマ信号ＳＣの４倍のサンプリング周波数でサンプリングするには、ＮＴＳＣ方式では水平走査周波数が１５．７３４Ｈｚであるので、１水平ライン分をサンプリングすべく９１１個のスイッチト・キャパシタ部ＳＣが設けられる。すると、放電用配線Ｌｏｕｔには、９１１個の第２のＭＯＳトランジスタＭｏｕｔが、そのドレインと接続されるため、放電用配線Ｌｏｕｔに潜在的に存在する寄生容量の合計は、ピコ（Ｐ）オーダーとなってしまい、斯かる寄生容量が、入力信号Ｖｉｎと出力信号Ｖｏｕｔとに無視し難い大きな誤差を生じさせる。
【課題を解決するための手段】
【００１３】
上記に鑑み、本発明に係るアナログメモリは、入力信号に応じた電荷を保持する複数の容量素子と、前記電荷が転送される出力配線と、前記容量素子と前記出力配線との接続状態を切り替える複数のＭＯＳトランジスタトと、を備えた第１乃至第３のメモリブロックが設けられ、前記第１のメモリブロックにおいて、前記容量素子と前記出力配線とが順次接続されて前記出力配線からバッファ回路に信号が出力されるときに、前記第２及び前記第３のメモリブロックにおいて、前記容量素子と前記出力配線とは全て接続が遮断され、前記第１のメモリブロックにおける前記出力配線と、前記第２のメモリブロックにおける前記出力配線とは接続されることを特徴とする。
【００１４】
また、前記第１のメモリブロックにおける前記出力配線と、前記第３のメモリブロックにおける前記出力配線とは接続されないことを特徴とする。
【００１５】
また、前記入力信号は、共通の入力配線を介して、前記第１乃至第３のメモリブロックに印加されることを特徴とする。
【００１６】
また、前記バッファ回路は、オペアンプからなり、前記オペアンプの反転入力端子と出力端子とは負帰還となるように接続されていることを特徴とする。
【発明の効果】
【００１７】
本発明に係るアナログメモリでは、放電用配線を複数に分割することにより、一配線当りの放電用配線に接続される第２のＭＯＳトランジスタの数を減らすことができる。このため、必要とされる遅延時間によらず、一配線当りの放電用配線に潜在的に存在する寄生容量の総量を抑えることができる。
【００１８】
さらに、現段階において放電されている一の放電用配線と、次段階において放電さえる他の放電用配線とが接続された状態で、一の放電用配線から信号が出力されるため、他の放電用配線に切り替えた際に出力信号が歪むのを防ぐことができる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明に係るアナログメモリについて、図面を参照して詳細に説明する。
【００２０】
先ず、図１を参照して、本発明に係るアナログメモリの構成について説明する。
【００２１】
スイッチト・キャパシタ部ＳＣ１１は、容量素子Ｃ１１、第１のＭＯＳトランジスタＭｉｎ１１、及び第２のＭＯＳトランジスタＭｏｕｔ１１により構成される。以下の説明においては、同様のスイッチト・キャパシタ部ＳＣ１１〜ＳＣ４４が１６組設けられた構成を例にして説明するが、実際には、入力信号Ｖｉｎに対して必要とされる遅延時間に対応した数だけ設けられる。例えば、入力信号Ｖｉｎが、３．５８ＭＨｚを中心波形とするクロマ信号Ｃが重畳されたコンポジット信号ＳＣであるとする。このとき、このコンポジット信号ＳＣを、クロマ信号ＳＣの４倍のサンプリング周波数でサンプリングするには、ＮＴＳＣ方式では水平走査周波数が１５．７３４Ｈｚであるので、１水平ライン分をサンプリングすべく９１１個のスイッチト・キャパシタ部ＳＣが設けられる。
【００２２】
ここで、それぞれのスイッチト・キャパシタ部ＳＣ１１〜４４において、容量素子Ｃ１１〜４４は、入力信号Ｖｉｎに基づく電荷を充放電するためのものである。そして、容量素子Ｃ１１〜４４は、その一端において第１のＭＯＳトランジスタＭｉｎ１１〜Ｍｉｎ４４及び第２のＭＯＳトランジスタＭｏｕｔ１１〜Ｍｏｕｔ４４のソースが共通して接続され、また、その他端において接地される。
【００２３】
上記構成において、第１のＭＯＳトランジスタＭｉｎ１１〜Ｍｉｎ４４は、入力信号Ｖｉｎに基づいて容量素子Ｃ１１〜４４を充電させる充電用スイッチとして機能する。一方、第２のＭＯＳトランジスタＭｏｕｔ１１〜Ｍｏｕｔ４４は、容量素子Ｃ１１〜４４を放電させる放電用スイッチとして機能する。
【００２４】
具体的には、第１のＭＯＳトランジスタＭｉｎ１１〜Ｍｉｎ４４のドレインは、充電用配線Ｌｉｎに共通して接続されており、遅延対象となる入力信号Ｖｉｎが印加される。
【００２５】
一方、第２のＭＯＳトランジスタＭｏｕｔ１１〜Ｍｏｕｔ４４のドレインには、放電用配線Ｌｏｕｔ１〜４のいずれかに接続されている。具体的には、第２のＭＯＳトランジスタＭｏｕｔ１１〜Ｍｏｕｔ１４には、放電用配線Ｌｏｕｔ１が共通して接続されている。また、第２のＭＯＳトランジスタＭｏｕｔ２１〜Ｍｏｕｔ２４には、放電用配線Ｌｏｕｔ２が共通して接続されている。また、第２のＭＯＳトランジスタＭｏｕｔ３１〜Ｍｏｕｔ３４には、放電用配線Ｌｏｕｔ３が共通して接続されている。そして、第２のＭＯＳトランジスタＭｏｕｔ４１〜Ｍｏｕｔ４４には、放電用配線Ｌｏｕｔ４が共通して接続されている。
【００２６】
そして、放電用配線Ｌｏｕｔ１〜Ｌｏｕｔ４は、それぞれに備えられた配線選択スイッチＳＬ１〜ＳＬ４を介してオペアンプＯＰの非反転入力端子＋に共通して接続される。ここで、オペアンプＯＰは、反転入力端子−と出力端子とが負帰還となるように接続された出力段である。
【００２７】
本発明に係るアナログメモリでは、それぞれの放電用配線Ｌｏｕｔ１〜Ｌｏｕｔ４に潜在的に存在する寄生容量の影響が抑えられる点に特徴がある。つまり、それぞれの第２のＭＯＳトランジスタＭｏｕｔ１１〜Ｍｏｕｔ４４には、ドレイン−基板間に数フェムト（Ｆ）の寄生容量が潜在的に存在する。このため、放電用配線Ｌｏｕｔに存在する寄生容量の総量は、接続されるイッチト・キャパシタ部ＳＣの設置数に比例して大きくなる。この点、従来技術に係るアナログメモリでは、放電用配線Ｌｏｕｔは一組であるため、遅延時間を大きくすべくスイッチト・キャパシタ部ＳＣの設置数を増やすと、その数に比例して寄生容量が大きくなり、入力信号と出力信号との誤差が大きくなっていた。
【００２８】
一方、本発明に係るアナログメモリでは、スイッチト・キャパシタ部ＳＣの設置数によらず、寄生容量が一定値に抑制される。具体的には、配線選択スイッチＳＬ１〜ＳＬ４により、オペアンプと放電用配線Ｌｏｕｔ１〜Ｌｏｕｔ４との接続が適宜制御されて、寄生容量の影響が抑制される。以下、本実施形態に係るアナログメモリの動作を説明して、寄生容量の影響が抑制される原理を明らかにする。
【００２９】
図２は、本実施形態に係るアナログメモリのタイミングチャートの一例を示す。尚、以下の説明においては、説明を簡略化するために、最小期間で遅延する場合を例にするが、実際には、一のスイッチト・キャパシタ部ＳＣにおいて、充電と放電との期間は、例えば、１水平走査期間とられる。また、充電用配線Ｌｉｎに入力信号Ｖｉｎが入力されているとする。また、動作前の状態においては、配線選択スイッチＳＬ１〜ＳＬ４、第１のＭＯＳトランジスタＭｉｎ１１〜Ｍｉｎ４４、及び第２のＭＯＳトランジスタＭｏｕｔ１１〜Ｍｏｕｔ４４は、全てオフしているとする。また、時間Ｔ０〜Ｔ１６は、それぞれ等しい期間とする。
【００３０】
初めに、配線選択スイッチＳＬ１及びＳＬ２がオンして、放電用配線Ｌｏｕｔ１及びＬｏｕｔ２とオペアンプの非反転入力端子＋とが接続される。
【００３１】
この状態で、先ず、時間Ｔ１において、第１のＭＯＳトランジスタＭｉｎ１１がオンして、容量素子Ｃ１１と充電用配線Ｌｉｎとが接続される。この結果、スイッチト・キャパシタ部ＳＣ１１において、時間Ｔ１における入力信号Ｖｉｎに応じた電荷が容量素子Ｃ１１へと充電される。すなわち、時間Ｔ１における入力信号Ｖｉｎの情報が容量素子Ｃ１１へと保持される。
【００３２】
次に、時間Ｔ２において、第１のＭＯＳトランジスタＭｉｎ１１がオフすると共に、第１のＭＯＳトランジスタＭｉｎ１２及び第２のＭＯＳトランジスタＭｏｕｔ１２がオンする。すると、容量素子Ｃ１２と充電用配線Ｌｉｎとが接続されると共に、容量素子Ｃ１１と放電用配線Ｌｏｕｔ１とが接続される。この結果、スイッチト・キャパシタ部ＳＣ１２において、時間Ｔ２における入力信号Ｖｉｎに応じた電荷が容量素子Ｃ１２へと充電される。また、スイッチト・キャパシタ部ＳＣ１において容量素子Ｃ１１に保持された電荷が放電用配線Ｌｏｕｔ１に放電され、時間Ｔ１における入力信号Ｖｉｎの情報がオペアンプＯＰから出力される。すなわち、時間Ｔ２において、時間Ｔ１における入力信号Ｖｉｎの情報が、遅延して出力される。
【００３３】
ここで、時間Ｔ２では、配線選択スイッチＳＬ１及びＳＬ２がオンしており、配線選択スイッチＳＬ３及びＳＬ４がオフしている。このため、時間Ｔ２において、オペアンプＯＰの非反転出力端子＋には、放電用配線Ｌｏｕｔ１及びＬｏｕｔ２のみが接続されている。したがって、本実施形態に係るアナログメモリは、スイッチト・キャパシタ部ＳＣが１６組備えられているが、出力信号Ｖｏｕｔに影響を与える寄生容量は、第２のＭＯＳトランジスタＭｏｕｔ１１〜Ｍｏｕｔ２４の８つ分にのみに抑えられる。尚、上述したように、実際のアナログメモリでは、入力信号Ｖｉｎの１水平ライン分をサンプリングすべく、スイッチト・キャパシタ部ＳＣは、例えば９１１組設けられ、放電用配線Ｌｏｕｔもさらに多くに分割される。このため、本実施形態に係るアナログメモリでは、放電用配線Ｌｏｕｔが４組に分割されているため、寄生容量の影響は、半分に抑制されるに留まったが、実際のアナログメモリでは、放電用配線Ｌｏｕｔの分割数に応じて、寄生容量の抑制効果が大きくなる。例えば、放電用配線Ｌｏｕｔが１０に分割されているとする。この場合にも、動作時において、オペアンプＯＰには、放電用配線Ｌｏｕｔは２配線のみ接続されるため、寄生容量の影響は、２０％に抑制される。
【００３４】
以後、時間Ｔ２〜Ｔ４においても、同様の動作が行われる。
【００３５】
次に、時間Ｔ４から時間Ｔ５へと動作が移行するとき、配線選択スイッチＳＬ１はオフして、配線選択スイッチＳＬ２及びＳＬ３がオンする。つまり、オペアンプＯＰの非反転入力端子＋には、放電用配線Ｌｏｕｔ２及びＬｏｕｔ３が接続される。
【００３６】
そして、時間Ｔ５において、第１のＭＯＳトランジスタＭｉｎ２１及び第２のＭＯＳトランジスタＭｏｕｔ１４がオフすると共に、第１のＭＯＳトランジスタＭｉｎ２２及び第２のＭＯＳトランジスタＭｏｕｔ２１がオンする。すると、容量素子Ｃ２２と充電用配線Ｌｉｎとが接続されると共に、容量素子Ｃ２１と放電用配線Ｌｏｕｔ２とが接続される。この結果、スイッチト・キャパシタ部ＳＣ２２において、時間Ｔ５における入力信号Ｖｉｎに応じた電荷が容量素子Ｃ２２へと充電される。また、スイッチト・キャパシタ部ＳＣ２１において容量素子Ｃ２１に保持された電荷が放電用配線Ｌｏｕｔ２に放電され、時間Ｔ４における入力信号Ｖｉｎの情報がオペアンプＯＰから出力される。
【００３７】
以後、時間Ｔ６〜Ｔ１６においても同様の動作が行われる。そして、時間Ｔ８から時間Ｔ９、時間Ｔ１２から時間Ｔ１３へと動作が移行するときにも、配線選択スイッチＳＬ１〜ＳＬ４は、図２のタイミングチャートのように切り替わる。
【００３８】
ここで、本実施形態では、時間Ｔ０〜Ｔ４において、配線選択スイッチＳＬ１及びＳＬ２がオンしていた。しかしながら、この期間においては、放電の対象となるスイッチト・キャパシタ部ＳＬ１〜ＳＬ４は、放電用配線Ｌｏｕｔ１にのみ接続されているため、配線選択スイッチＳＬ２をオフして寄生容量の総量を小さくする方が、出力信号Ｖｏｕｔへの寄生容量の影響が小さくなるようにも思われる。同様に、時間Ｔ５〜Ｔ８では配線選択スイッチＳＬ２、時間Ｔ９〜Ｔ１２では配線選択スイッチＳＬ３、時間Ｔ１３〜Ｔ１６では配線選択スイッチＳＬ４のみがオンしていた方が、寄生容量の影響が小さくなるようにも思われる。しかしながら、斯かる動作を行った場合、配線選択スイッチＳＬ１〜ＳＬ４を切り替える前後、すなわち、時間Ｔ４と時間Ｔ５、時間Ｔ８と時間Ｔ９、時間Ｔ１２と時間１３において、出力信号Ｖｏｕｔの連続性が途切れてしまい、ノイズが生じるという問題が生じる。
【００３９】
具体的に説明すると、時間Ｔ０〜Ｔ４においては、オペアンプＯＰの非反転入力端子＋には、放電用配線Ｌｏｕｔ１のみが接続される。このため、時間Ｔ０〜Ｔ３においては、放電用配線Ｌｏｕｔ１の寄生容量も充放電される。ところが、時間Ｔ４から時間Ｔ５に切り替わる瞬間において、放電用配線Ｌｏｕｔ１の寄生容量は、完全には放電されない。一方、この瞬間においては、放電用配線Ｌｏｕｔ２に存在する寄生容量に電荷は充電されていない。そして、時間Ｔ５に切り替わると、放電用配線Ｌｏｕｔ１に残存している電荷は放電されず、且つ、容量素子Ｃ２１の電荷の一部が、放電用配線Ｌｏｕｔ２の寄生容量に充電されてしまう。このため、時間Ｔ４と時間Ｔ５とで、出力信号Ｖｏｕｔの連続性が大きく崩れてしまう。時間Ｔ８と時間Ｔ９、時間Ｔ１２と時間Ｔ１３においても同様である。
【００４０】
一方、本実施形態では、時間Ｔ４において、配線選択スイッチＳＬ１及び配線選択スイッチＳＬ２がオンしている。このため、時間Ｔ４から時間Ｔ５に切り替わり、配線選択スイッチＳＬ１がオフされ、配線選択スイッチＳＬ２及び配線選択スイッチＳＬ３がオンしても、配線選択スイッチＳＬ２の寄生容量には、電荷が残っている。このため、時間Ｔ４と時間Ｔ５とで、出力信号Ｖｏｕｔの連続性の遮断が低減される。時間Ｔ８と時間Ｔ９、時間Ｔ１２と時間Ｔ１３においても同様である。
【００４１】
以上、本発明に係るアナログメモリでは、放電用配線Ｌｏｕｔが複数に分離されているため、同時刻において、オペアンプＯＰの非反転出力端子＋に接続される第２のＭＯＳトランジスタＯｕｔの数を減らすことができる。このため、出力信号Ｖｏｕｔに影響を与える寄生容量の総量が抑制される。
【００４２】
また、本発明に係るアナログメモリでは、現段階において放電されている一の放電用配線Ｌｏｕｔと、次段階において放電される他の放電用配線Ｌｏｕｔとが、オペアンプＯＰの非反転出力端子＋に同時に接続されるため、配線選択スイッチＳＬを切り替えても、出力信号Ｖｏｕｔに現れる寄生容量の影響を低減することができる。
【００４３】
尚、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【００４４】
例えば、本実施形態に係るアナログメモリでは、配線選択スイッチＳＬ切り替えを伴わない期間、すなわち、時間Ｔ０〜Ｔ３、Ｔ６〜Ｔ７、Ｔ１０〜Ｔ１１、及びＴ１４〜Ｔ１５においても、配線選択スイッチＳＬが、常時２箇所オンしていた。しかしながら、本発明は、上記制御形態に限定されず、配線選択スイッチＳＬの切り替えを伴う期間、すなわち、時間Ｔ４、Ｔ５、Ｔ８、Ｔ９、Ｔ１２、Ｔ１３、及びＴ１６において、現段階と次段階とに関係する配線選択スイッチＳＬがオンするように制御されれば、他の制御形態でもよい。
【００４５】
また、本実施形態に係るアナログメモリでは、一のスイッチト・キャパシタ部ＳＣにおいて、充電と放電との期間が最小とあるように構成されていた。しかしながら、本発明は、これに限定されず、充電と放電との期間は、自由に設定できる。例えば、Ｙ／Ｃ分離回路においては、一のスイッチト・キャパシタ部ＳＣにおいて、充電と放電との期間は、例えば、１水平走査期間とられる。
【図面の簡単な説明】
【００４６】
【図１】本発明に係るアナログメモリの回路図を示す。
【図２】本発明に係るアナログメモリのタイミングチャート図を示す。
【図３】クロマ信号を説明するための波形図である。
【図４】Ｙ／Ｃ分離回路を説明するためのブロック図である。
【図５】従来技術に係るアナログメモリの回路図を示す。
【符号の説明】
【００４７】
ＳＣ        スイッチト・キャパシタ部
Ｍｉｎ      第１のＭＯＳトランジスタ
Ｍｏｕｔ    第２のＭＯＳトランジスタ
Ｃ          容量素子
Ｌｉｎ      充電用配線
Ｌｏｕｔ    放電用配線
ＳＬ        配線選択スイッチ
ＯＰ        オペアンプ
Ｖｉｎ      入力信号
Ｖｏｕｔ    出力信号
【図１】
2008085651.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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