(57)【要約】【課題】  クロックスキューによる誤動作を生じさせることなく、またクロックバッファの消費電力を低減させることのできる半導体集積回路を提供する。【解決手段】  半導体集積回路に含まれる機能ブロック１、機能ブロック２および機能ブロック３は、それぞれ電源ＶＤＤ１、ＶＤＤ２およびＶＤＤ３に接続され、その電圧が個別に制御される。機能ブロック１、機能ブロック２および機能ブロック３は、それぞれクロックバッファＣＫ１、ＣＫ２およびＣＫ３を有する。各機能ブロックへクロックを分配するクロックバッファＣＫ１〜ＣＫ３の電源は、各機能ブロックの電源とは別にクロックバッファ用電源ＶＤＤｃｋに接続し、その電圧を機能ブロックの電源ＶＤＤ１〜ＶＤＤ３とは別に制御する。【選択図】  図１
2008084882.tif 000002
【特許請求の範囲】
【請求項１】
供給される電源電圧が個別に制御される複数の機能ブロックと、
前記複数の機能ブロックへ共通のクロックを分配するクロック分配回路と
を有し、
前記クロック分配回路の電源電圧が、前記複数の機能ブロックの電源電圧とは別に制御されることを特徴とする半導体集積回路。
【請求項２】
前記クロック分配回路の電源電圧が、前記複数の機能ブロックに供給される電源電圧の中の最大電圧と等しい電圧に制御されることを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記クロック分配回路の電源電圧が、前記複数の機能ブロックに供給される電源電圧の中の最大電圧よりも低い電圧に制御されることを特徴とする請求項１に記載の半導体集積回路。
【請求項４】
前記クロック分配回路を構成するクロックバッファが、前記複数の機能ブロックの内部に分散して配置されることを特徴とする請求項１乃至３のいずれか１項に記載の半導体集積回路。
【請求項５】
前記クロック分配回路を構成するクロックバッファが、前記複数の機能ブロックの外部に配置されることを特徴とする請求項１乃至３のいずれか１項に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に関し、特に機能ブロックごとに電源電圧の制御が可能な半導体集積回路に関する。
【背景技術】
【０００２】
近年の半導体集積回路は、その製造プロセスの微細化の進展に伴い、集積するトランジスタの数が飛躍的に増大するとともに、その動作速度も向上し、高い周波数で動作するシステムの搭載が可能となっている。
【０００３】
その結果、半導体集積回路の動作時の消費電力が増大しており、特にバッテリ駆動の携帯型情報機器用集積回路では、この消費電力の増大が深刻な問題となっている。
【０００４】
そこで、半導体集積回路の動作時の消費電力を低減させる設計技術として、半導体集積回路を構成する機能ブロックごとに供給する電源電圧の大きさを制御できるようにし、高速動作の必要な機能ブロックのみ電源電圧を高くし、低速動作の機能ブロックは電源電圧を低くする手法が、用いられている。
【０００５】
ただし、このような手法を用いた場合、各機能ブロックにクロック供給用のクロックバッファが分散配置されていると、高電圧で動作する機能ブロックのクロックバッファと低電圧で動作する機能ブロックのクロックバッファとの間にクロックスキューが生じ、機能ブロック間の信号伝達に誤動作を生じるという問題が発生する。そこで、この問題を回避する方法として、総てのクロックバッファを高電圧で動作する機能ブロックに集中的に配置することが提案されている（例えば、特許文献１参照。）。
【０００６】
しかし、上述の方法では、クロックバッファは常に高電圧で動作することになり、クロックバッファで消費する電力を低減できない、という問題が発生する。特に、クロックの周波数が高い場合、クロックバッファで消費する電力の割合が高くなり、半導体集積回路の消費電力低減の妨げになる、という問題が発生する。
【特許文献１】特開２００２−３１２０５８号公報  （第１７−１８ページ、図１７）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
そこで、本発明の目的は、クロックスキューによる誤動作を生じさせることなく、またクロックバッファの消費電力を低減させることのできる半導体集積回路を提供することにある。
【課題を解決するための手段】
【０００８】
本発明の一態様によれば、供給される電源電圧が個別に制御される複数の機能ブロックと、前記複数の機能ブロックへ共通のクロックを分配するクロック分配回路とを有し、前記クロック分配回路の電源電圧が、前記複数の機能ブロックの電源電圧とは別に制御されることを特徴とする半導体集積回路が提供される。
【発明の効果】
【０００９】
本発明によれば、機能ブロックにクロックを供給するクロックバッファの電源電圧を、各機能ブロックの電源電圧とは別に、クロックバッファ共通の電圧として独立に制御するので、機能ブロックの電源電圧を変化させてもクロックバッファ出力の遅延時間を一定に保つことができ、クロックバッファ出力間のスキューの発生を防止することができる。
【００１０】
また、クロックバッファの電源電圧を機能ブロックへ供給する電圧よりも低くすることができるので、クロックバッファの消費電力を低減させることができる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施例を図面を参照して説明する。
【実施例１】
【００１２】
図１は、本発明の実施例１に係る半導体集積回路の構成の概念を示すブロック図である。本実施例の半導体集積回路は複数の機能ブロックにより構成され、それぞれの機能ブロックの電源電圧は個別に制御される。これにより、機能ブロックごとに、高速動作が必要なときには電源電圧を高くし、低速動作でよいときは電源電圧を低くする、という電源電圧の制御ができる。
【００１３】
図１では、このような機能ブロックとして、機能ブロック１、機能ブロック２および機能ブロック３を示す。また、それぞれの機能ブロックの電源をＶＤＤ１、ＶＤＤ２およびＶＤＤ３と表す。この電源ＶＤＤ１、ＶＤＤ２およびＶＤＤ３の電圧が個別に制御される。
【００１４】
それぞれの機能ブロックに含まれる機能回路はそれぞれの電源に接続される。すなわち、機能ブロック１に含まれる機能回路、例えばフリップフロップＦＦ１は電源ＶＤＤ１に接続され、機能ブロック２に含まれる機能回路、例えばフリップフロップＦＦ２は電源ＶＤＤ２に接続され、機能ブロック３に含まれる機能回路、例えばフリップフロップＦＦ３は電源ＶＤＤ３に接続される。
【００１５】
また、それぞれの機能ブロックは、内蔵する機能回路へクロックを供給するクロックバッファを有する。すなわち、機能ブロック１はクロックバッファＣＫ１を有し、機能ブロック２はクロックバッファＣＫ２を有し、機能ブロック３はクロックバッファＣＫ３を有する。
【００１６】
このクロックバッファＣＫ１、クロックバッファＣＫ２およびクロックバッファＣＫ３は、クロック信号であるクロックＣＫを共通の入力とする。したがって、機能ブロック１、機能ブロック２および機能ブロック３は、クロックＣＫに同期して動作する。
【００１７】
上述したように、本実施例の半導体集積回路では、クロックバッファＣＫ１、クロックバッファＣＫ２およびクロックバッファＣＫ３を、各機能ブロックに分散して配置する。
【００１８】
従来、このような配置の場合、各クロックバッファの電源は各機能ブロックの電源とされてきた。しかし、本実施例では、各クロックバッファの電源は各機能ブロックの電源とはせずに、各クロックバッファに共通する電源であるクロックバッファ用電源ＶＤＤｃｋとする。
【００１９】
このクロックバッファ用電源ＶＤＤｃｋの電圧は、各機能ブロックの電源ＶＤＤ１、ＶＤＤ２およびＶＤＤ３の電圧とは別に制御する。
【００２０】
したがって、機能ブロックの電源ＶＤＤ１、ＶＤＤ２およびＶＤＤ３の電圧を動作速度調整のために変化させるときも、クロックバッファ用電源ＶＤＤｃｋの電圧を常に一定に保つことができる。
【００２１】
本実施例では、クロックバッファ用電源ＶＤＤｃｋの電圧を、機能ブロックに供給される電源電圧の中の最大電圧に等しい電圧とする。これにより、いずれの機能ブロックが最大電源電圧での動作になっても、そのブロックに対して最大動作速度のクロックを供給することができる。
【００２２】
図２に、機能ブロック１〜３の電源ＶＤＤ１〜ＶＤＤ３の電圧とクロックバッファ用電源ＶＤＤｃｋの電圧との関係の例を示す。ここで、機能ブロック１〜３へは、電圧ｖｄ１、ｖｄ２、ｖｄ３（ｖｄ１＞ｖｄ２＞ｖｄ３）のいずれかが供給されるものとする。
【００２３】
図２（ａ）は、電源ＶＤＤ１の電圧がｖｄ１、電源ＶＤＤ２の電圧がｖｄ２、電源ＶＤＤ３の電圧がｖｄ３であるときの例である。この場合、クロックバッファ用電源ＶＤＤｃｋの電圧は、機能ブロックに供給される電源電圧ｖｄ１〜ｖｄ３の中の最大電圧であるｖｄ１とする。
【００２４】
図２（ｂ）は、電源ＶＤＤ１の電圧がｖｄ２、電源ＶＤＤ２の電圧がｖｄ１、電源ＶＤＤ３の電圧がｖｄ３であるときの例である。この場合も、クロックバッファ用電源ＶＤＤｃｋの電圧は、機能ブロックに供給される電源電圧ｖｄ１〜ｖｄ３の中の最大電圧であるｖｄ１とする。
【００２５】
図２（ｃ）は、電源ＶＤＤ１の電圧がｖｄ３、電源ＶＤＤ２の電圧がｖｄ２、電源ＶＤＤ３の電圧がｖｄ１であるときの例である。この場合も、クロックバッファ用電源ＶＤＤｃｋの電圧は、機能ブロックに供給される電源電圧ｖｄ１〜ｖｄ３の中の最大電圧であるｖｄ１とする。
【００２６】
このように、本実施例では、機能ブロック１〜３の電源ＶＤＤ１〜ＶＤＤ３の電圧がｖｄ１〜ｖｄ３の間で変動しても、クロックバッファ用電源ＶＤＤｃｋの電圧は、その中の最大電圧ｖｄ１とする。
【００２７】
上述したように、本実施例では、クロックバッファＣＫ１〜ＣＫ３が機能ブロック１〜３に分散配置されていても、その電源は共通のクロックバッファ用電源ＶＤＤｃｋとしている。そのため、機能ブロック１〜３の電源電圧がどのように変化しても、クロックバッファＣＫ１〜ＣＫ３の出力遅延は、その変化の影響を受けず、一定となる。
【００２８】
図３（ａ）に、本実施例のクロックバッファＣＫ１〜ＣＫ３の各出力の位相関係を示す。ここで、各クロックバッファは、その出力遅延が等しくなるように、クロック分配回路としての設計がされているものとする。
【００２９】
すなわち、クロックバッファ１の出力遅延をｄ１、クロックバッファ２の出力遅延をｄ２、クロックバッファ３の出力遅延をｄ３とすると、ｄ１＝ｄ２＝ｄ３である。この出力遅延の関係は、機能ブロック１〜３の電源ＶＤＤ１〜ＶＤＤ３が変化しても、変化しない。
【００３０】
これに対して、例えば、各クロックバッファの電源電圧をそれぞれの機能ブロックの電圧とした場合、各クロックバッファの出力遅延は、各機能ブロックの電源電圧の変化の影響を受ける。図３（ｂ）に、参考として、その様子を示す。
【００３１】
図３（ｂ）は、機能ブロック１〜３の電源ＶＤＤ１〜ＶＤＤ３を、図２（ａ）に示したように設定したときの例を示す。すなわち、電源ＶＤＤ１の電圧をｖｄ１、電源ＶＤＤ２の電圧をｖｄ２、電源ＶＤＤ３の電圧をｖｄ３（ｖｄ１＞ｖｄ２＞ｖｄ３）とした場合の例である。電源電圧が低いほど、クロックバッファの出力遅延は大きくなるので、この場合、ｄ１＜ｄ２＜ｄ３となる。すなわち、クロックバッファＣＫ１〜ＣＫ３の各出力にクロックスキューが発生する。
【００３２】
一方、本実施例では、上述したように、機能ブロック１〜３の電源ＶＤＤ１〜ＶＤＤ３が変化しても、クロックバッファＣＫ１〜ＣＫ３の各出力にクロックスキューは発生しない。
【００３３】
このような本実施例によれば、機能ブロックに分散して配置したクロックバッファの電源電圧を、各機能ブロックの電源電圧とは別に制御するので、各機能ブロックの電源電圧を変化させるときも各クロックバッファの電源電圧を一定にすることができ、各クロックバッファの出力遅延を一定にすることができる。これにより、クロックバッファ出力間のスキューの発生を防止することができる。
【実施例２】
【００３４】
図４は、本発明の実施例２に係る半導体集積回路の構成の概念を示すブロック図である。本実施例の半導体集積回路も、実施例１と同様に複数の機能ブロックにより構成され、それぞれの機能ブロックの電源電圧は個別に制御される。
【００３５】
本実施例が実施例１と異なる点は、本実施例の半導体集積回路を構成する機能ブロックは、その内部にクロックバッファを有せず、外部に配置されたクロック分配回路のクロックバッファからクロックの供給を受ける点である。
【００３６】
図４では、このような機能ブロックとして、機能ブロック１１、機能ブロック１２および機能ブロック１３を示す。また、これらの機能ブロックにクロックを供給するクロック分配回路１０を示す。
【００３７】
クロック分配回路１０は、クロックバッファＣＫ１１、クロックバッファＣＫ１２およびクロックバッファＣＫ１３を有する。クロックバッファＣＫ１１、クロックバッファＣＫ１２およびクロックバッファＣＫ１３には、それぞれクロックＣＫが入力される。クロックバッファＣＫ１１は機能ブロック１１へクロックを供給し、クロックバッファＣＫ１２は機能ブロック１２へクロックを供給し、クロックバッファＣＫ１３は機能ブロック１３へクロックを供給する。
【００３８】
このような本実施例の半導体集積回路において、機能ブロック１１は電源ＶＤＤ１に接続し、機能ブロック１２は電源ＶＤＤ２に接続し、機能ブロック１３は電源ＶＤＤ３に接続する。また、クロック分配回路１０はクロックバッファ用電源ＶＤＤｃｋに接続する。
【００３９】
本実施例においても、クロックバッファ用電源ＶＤＤｃｋは、機能ブロックの電源ＶＤＤ１〜ＶＤＤ３とは別に制御する。したがって、機能ブロックの電源ＶＤＤ１〜ＶＤＤ３を動作速度調整のために変化させるときも、クロックバッファ用電源ＶＤＤｃｋの電圧を常に一定に保つことができる。その結果、機能ブロック１〜３の電源電圧がどのように変化しても、クロックバッファＣＫ１〜ＣＫ３の出力遅延は、その変化の影響を受けず、一定となる。すなわち、本実施例においても、実施例１と同様、クロックバッファＣＫ１〜ＣＫ３の出力間のスキューの発生を防止することができる。
【００４０】
さらに、本実施例においては、クロックバッファを機能ブロックの外部に配置することにより、半導体集積回路のレイアウトにもメリットが生じる。
【００４１】
すなわち、クロックバッファ用電源ＶＤＤｃｋに接続されるクロックバッファを機能ブロックが内蔵する場合、機能ブロックへは機能ブロックの電源とクロックバッファ用の電源の２つを配線する必要があるが、本実施例では、各機能ブロックへクロックバッファ用電源ＶＤＤｃｋを配線する必要がないため、半導体集積回路をチップ上にレイアウトする際、機能ブロックへの電源配線を容易に行うことができる。
【００４２】
また、クロックバッファを機能ブロックの外部に配置するので、クロックバッファの配置の自由度を向上させることができる。これにより、各機能ブロックへの均等なクロックの分配をより容易に行うことができる。
【００４３】
このような本実施例によれば、クロックバッファの電源電圧を各機能ブロックの電源電圧とは別に制御するので、クロックバッファ出力間のスキューを防止できるとともに、クロックバッファを各機能ブロックの外部に配置するため、チップレイアウト上、各機能ブロックに対して電源配線を容易に行うことができ、また、クロックバッファの配置の自由度を向上させることができる。
【実施例３】
【００４４】
実施例１および実施例２において、クロックバッファの電源電圧を機能ブロックとは別に制御することによりクロックバッファの出力間のスキューを防止できることを示した。
【００４５】
そのほかに、クロックバッファの電源電圧を機能ブロックとは別に制御することにより、クロックバッファの消費電力を低減させることができる。本実施例ではその例を示す。
【００４６】
半導体集積回路のクロックの動作速度に余裕がある場合、クロックバッファの電源電圧を下げても十分に動作する。そこで、本実施例では、クロックバッファ用電源の電圧を図５(ａ)に示すように、機能用ブロックへ供給する電源電圧の最大値ｖｄ１より低いｖｄ４とする。半導体集積回路がＣＭＯＳ型である場合、半導体集積回路の消費電力は電源電圧の２乗に比例する。したがって、クロックバッファの電源電圧をｖｄ１からｖｄ４に下げた場合、クロックバッファでの消費電力を（ｖｄ４／ｖｄ１）２に低減させることができる。クロックは常に変化するため、ＣＭＯＳ型半導体集積回路の消費電力に占めるクロックバッファの消費電力の割合が高い場合が多い。したがって、クロックバッファの消費電力を低減させることによる半導体集積回路全体の消費電力低減効果は高い。
【００４７】
なお、この場合、図５（ｂ）に示すように、クロックバッファＣＫ１〜ＣＫ３の出力遅延ｄ１１〜ｄ１３は、図３（ａ）に示した出力遅延ｄ１〜ｄ３よりも大きくなるが、出力遅延間にスキューは生じない。
【００４８】
このような本実施例によれば、クロックバッファの電源電圧を各機能ブロックの電源電圧とは別に制御するので、クロックバッファ出力間のスキューを防止できるとともに、クロックバッファの電源電圧を下げることにより、クロックバッファの消費電力を低減させることができる。
【図面の簡単な説明】
【００４９】
【図１】本発明の実施例１に係る半導体集積回路の構成の概念を示すブロック図。
【図２】図１に示す半導体集積回路における各機能ブロックとクロックバッファの電源電圧の関係の例を示す図。
【図３】実施例１の半導体集積回路における各クロックバッファ出力の位相関係を示す波形図。
【図４】本発明の実施例２に係る半導体集積回路の構成の概念を示すブロック図。
【図５】本発明の実施例３に係る半導体集積回路におけるクロックバッファの電源電圧の設定例および出力波形を示す図。
【符号の説明】
【００５０】
１、２、３、１１、１２、１３  機能ブロック
１０  クロック分配回路
ＶＤＤ１、ＶＤＤ２、ＶＤＤ３  電源
ＶＤＤｃｋ  クロックバッファ用電源
ＣＫ  クロック
ＣＫ１、ＣＫ２、ＣＫ３、ＣＫ１１、ＣＫ１２、ＣＫ１３  クロックバッファ
ＦＦ１、ＦＦ２、ＦＦ３、ＦＦ１１、ＦＦ１２、ＦＦ１３  フリップフロップ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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