(57)【要約】【課題】同一構成のメモリチップを共通のパッケージ内に複数個配置した半導体装置において、制御動作を行う論理回路部分のテスト時間を短縮する。【解決手段】ＳＲＡＭ１１の端子ＤＯから出力される８ビットの読み出しデータＲＤを、４ビットずつに分離し、それぞれセレクタ１４ａ，１４ｂと３ステートの出力バッファ１５ａ、１５ｂを介してデータ出力端子４ａ，４ｂに接続する。出力バッファ１５ａ、１６ｂは、通常動作時には、ボンディング設定された設定信号ＳＥＴとアドレス信号ＡＤＲの最上位ビットＭＳＢの一致検出で得られた一致検出信号ＤＥＴで制御され、テスト動作時には、この設定信号ＳＥＴをデコードした信号で制御するように構成する。テスト動作時にメモリチップＭＣ１，ＭＣ２の各論理回路１２のスキャンチェーンから出力される信号ＳＯは、それぞれのデータ出力端子４ａ，４ｂから同時に出力される。【選択図】図１
2008084472.tif 000002
【特許請求の範囲】
【請求項１】
共通のパッケージ内に同一構成のメモリチップをＮ（但し、Ｎは２以上の整数）個搭載し、これらのメモリチップの外部接続用パッドを該基板の外部接続用端子に共通接続すると共に、アドレス設定用パッドをボンディングで固定設定した半導体装置において、
前記各メモリチップは、
前記外部接続用パッドであるクロック入力パッド、データ入力パッド、動作モード設定パッド及びＮ組のデータ出力パッドと、
選択信号が与えられたときに、アドレス信号で指定される記憶領域に読み書き制御信号に従って並列にデータの読み出しまたは書き込みを行う記憶回路と、
前記動作モード設定パッドに与えられるモード信号によって通常動作が指定されたときには、前記クロック入力パッドに与えられるクロック信号に同期して前記データ入力パッドに与えられるデータから前記アドレス信号及び前記読み書き制御信号と必要に応じて書き込み用のデータを抽出し、該モード信号によってテスト動作が指定されたときには、テスト用のスキャンチェーンを構成して該クロック信号に従って該データを転送する論理回路と、
前記アドレス信号の上位ビットと前記アドレス設定用パッドの信号を比較して一致したときに前記選択信号を出力する一致検出回路と、
前記モード信号によって通常動作が指定されたときには、前記記憶回路から並列に出力される読み出しデータを選択し、該モード信号によってテスト動作が指定されたときには、前記論理回路から出力される前記直列データを選択するＮ組の選択回路と、
前記Ｎ組の選択回路と対応する前記Ｎ組のデータ出力パッドとの間に設けられ、個別に与えられる出力制御信号に従って該データ出力パッドへのデータ出力を制御するＮ組の出力回路と、
前記モード信号によって通常動作が指定されたときには、前記選択信号を前記出力制御信号として前記Ｎ組の出力回路に与え、該モード信号によってテスト動作が指定されたときには、前記アドレス設定用パッドの信号をデコードして該Ｎ組の出力回路に該出力制御信号として与える出力制御回路とを、
備えたことを特徴とする半導体装置。
【請求項２】
共通のパッケージ内に同一構成のメモリチップをＮ（但し、Ｎは２以上の整数）個搭載し、これらのメモリチップの外部接続用パッドを該基板の外部接続用端子に共通接続すると共に、アドレス設定用パッドをボンディングで固定設定した半導体装置において、
前記各メモリチップは、
前記外部接続用パッドであるクロック入力パッド、アドレス入力パッド、データ入力パッド、動作モード設定パッド及びＮ組のデータ出力パッドと、
選択信号が与えられたときに、アドレス信号で指定される記憶領域に読み書き制御信号に従って並列にデータの読み出しまたは書き込みを行う記憶回路と、
前記動作モード設定パッドに与えられるモード信号によって通常動作が指定されたときには、前記データ入力パッドに与えられる入力データを必要に応じて前記記憶回路に書き込み用のデータとして与え、該モード信号によってテスト動作が指定されたときには、テスト用のスキャンチェーンを構成して該クロック信号に従って該入力データを転送する論理回路と、
前記アドレス信号の上位ビットと前記アドレス設定用パッドの信号を比較して一致したときに前記選択信号を出力する一致検出回路と、
前記モード信号によって通常動作が指定されたときには、前記記憶回路から並列に出力される読み出しデータを選択し、該モード信号によってテスト動作が指定されたときには、前記論理回路から出力される前記データを選択するＮ組の選択回路と、
前記Ｎ組の選択回路と対応する前記Ｎ組のデータ出力パッドとの間に設けられ、個別に与えられる出力制御信号に従って該データ出力パッドへのデータ出力を制御するＮ組の出力回路と、
前記モード信号によって通常動作が指定されたときには、前記選択信号を前記出力制御信号として前記Ｎ組の出力回路に与え、該モード信号によってテスト動作が指定されたときには、前記アドレス設定用パッドの信号をデコードして該Ｎ組の出力回路に該出力制御信号として与える出力制御回路とを、
備えたことを特徴とする半導体装置。
【請求項３】
前記メモリチップのいずれか１つは前記論理回路と前記出力回路の１つとの間に、該メモリチップの１つの該論理回路から出力されるデータと他のＮ−１個のメモリチップの論理回路から出力されるデータとの排他的論理和をとって該出力回路の１つに与える排他的論理和回路を設けたことを特徴とする請求項１または２記載の半導体装置。
【請求項４】
前記メモリチップの１つは、前記出力回路の残りのものに内蔵する論理回路から出力されるデータを与えることを特徴とする請求項３記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、同一構成のメモリチップを共通のパッケージ内に複数個配置して構成した半導体装置に関するものである。
【背景技術】
【０００２】
【特許文献１】特開平５−３４４１４号公報
【特許文献２】特開平６−２９５５９６号公報
【特許文献３】特開２００４−８５３６６号公報
【０００３】
例えば上記特許文献３には、テスト回路が組み込まれた同一構成の半導体チップを、共通のパッケージ内に複数個配置したマルチチップモジュールとそのテスト方法が記載されている。このマルチチップモジュールは、内部ロジックの他にマルチチップモジュール用テスト回路と入出力セルを備えた同一構成の半導体チップを複数個使用し、各半導体チップの入出力セルを共通の外部端子に接続したものである。各半導体チップの入出力セルの入出力制御入力には、マルチチップモジュール用テスト回路からの入出力制御信号が与えられ、この入出力セルの状態は、入出力制御信号によって、入力制御、出力制御及びハイインピーダンスの内の任意の状態に設定することができるようになっている。
【０００４】
このような半導体チップを２個搭載したマルチチップモジュールをテストする場合、一方の半導体チップをテストする際には、他方の半導体チップの入出力セルをハイインピーダンス状態にして共通の外部端子から切り離してテストを行う。また、２つの半導体チップの結合テストを行う際には、一方の半導体チップの入出力セルを入力制御状態に設定し、他方の半導体チップの入出力セルを出力制御状態に設定する。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、前記マルチチップモジュールでは、テスト対象の半導体チップを順番に切り替えて個別にテストを行うため、同一構成の半導体チップであっても、その個数分のテスト時間が必要であった。また、同一構成のメモリチップを共通のパッケージ内に複数個搭載して、各メモリチップの入出力パッドを外部入出力端子に共通接続し、各メモリチップのアドレス設定用のアドレス設定パッドをボンディングで固定接続した半導体装置に対して、前記特許文献３の構成を採用することは不可能である。
【０００６】
本発明は、同一構成のメモリチップを共通のパッケージ内に複数個配置して構成した半導体装置において、制御動作を行う論理回路部分のテスト時間を短縮することが可能なメモリチップ構成を提供することを目的としている。
【課題を解決するための手段】
【０００７】
本発明は、共通のパッケージ内に同一構成のメモリチップをＮ（但し、Ｎは２以上の整数）個搭載し、これらのメモリチップの外部接続用パッドを該パッケージの外部接続用端子に共通接続すると共に、アドレス設定用パッドをボンディングで固定設定した半導体装置において、各メモリチップを次のように構成している。
【０００８】
即ち、各メモリチップは、前記外部接続用パッドであるクロック入力パッド、データ入力パッド、動作モード設定パッド及びＮ組のデータ出力パッドと、選択信号が与えられたときに、アドレス信号で指定される記憶領域に読み書き制御信号に従って並列にデータの読み出しまたは書き込みを行う記憶回路と、前記動作モード設定パッドに与えられるモード信号によって通常動作が指定されたときには、前記クロック入力パッドに与えられるクロック信号に同期して前記データ入力パッドに与えられるデータから前記アドレス信号及び前記読み書き制御信号と必要に応じて書き込み用のデータを抽出し、該モード信号によってテスト動作が指定されたときには、テスト用のスキャンチェーンを構成して該クロック信号に従って該データを転送する論理回路を備えている。
【０００９】
更に、各メモリチップは、前記アドレス信号の上位ビットと前記アドレス設定用パッドの信号を比較して一致したときに前記選択信号を出力する一致検出回路と、前記モード信号によって通常動作が指定されたときには、前記記憶回路から並列に出力される読み出しデータを選択し、該モード信号によってテスト動作が指定されたときには、前記論理回路から出力される前記データを選択するＮ組の選択回路と、前記Ｎ組の選択回路と対応する前記Ｎ組のデータ出力パッドとの間に設けられ、個別に与えられる出力制御信号に従って該データ出力パッドへのデータ出力を制御するＮ組の出力回路と、前記モード信号によって通常動作が指定されたときには、前記選択信号を前記出力制御信号として前記Ｎ組の出力回路に与え、該モード信号によってテスト動作が指定されたときには、前記アドレス設定用パッドの信号をデコードして該Ｎ組の出力回路に該出力制御信号として与える出力制御回路とを備えたことを特徴としている。
【発明の効果】
【００１０】
本発明では、半導体装置を構成するＮ個のメモリチップが、記憶回路からの読み出しデータと論理回路からのデータとが与えられ、テスト動作が指定されたときに論理回路からのデータを選択するＮ組の選択回路と、このＮ組の選択回路の出力信号を並列データ出力パッドに出力するＮ組の出力回路と、テスト動作が指定されたときにアドレス設定用パッドの信号をデコードしてこれらのＮ組の出力回路の出力制御信号として与える出力制御回路を有している。
【００１１】
これにより、テスト動作時に各メモリチップの論理回路から出力されるデータは、それぞれアドレス設定用パッドの信号に基づいて制御される１つの出力回路から出力される。従って、Ｎ個のメモリチップのテスト動作時の出力データを同時にチェックすることができるので、論理回路部分のテスト時間を短縮することができるという効果がある。
【発明を実施するための最良の形態】
【００１２】
この発明の前記並びにその他の目的と新規な特徴は、次の好ましい実施例の説明を添付図面と照らし合わせて読むと、より完全に明らかになるであろう。但し、図面は、もっぱら解説のためのものであって、この発明の範囲を限定するものではない。
【実施例１】
【００１３】
図１は、本発明の実施例１を示す半導体装置の構成図である。
この半導体装置は、同一構成のメモリチップＭＣ１，ＭＣ２を共通のパッケージ内に内蔵することによりメモリチップの２倍の記憶容量を有するメモリを構成するもので、このパッケージには外部接続用のクロック入力端子１、４ビット分のデータ入力端子２、動作モード設定端子３及びそれぞれ４ビット対応のデータ出力端子４ａ，４ｂ等が設けられている。つまり、この実施例では、複数のメモリチップを共通のパッケージ内した半導体記憶装置を例としており、図１はパッケージ内のメモリチップ部分の回路図を示している。なお、図中において、データ入力端子２やデータ出力端子４ａ，４ｂは図面の簡略化のためにそれぞれ１つだけ示してあるが、前述のように、それぞれが４ビット分の端子（４つの端子）を有するものである。
【００１４】
各メモリチップＭＣ１，ＭＣ２は、それぞれＳＲＡＭ(Static  Random  Access  Memory)１１、論理回路１２、一致検出回路１３、第１のセレクタ１４ａ，１４ｂ、３ステートの出力バッファ１５ａ，１５ｂ及び第２のセレクタ１６ａ，１６ｂ等を備えている。更に、これらのメモリチップＭＣ１，ＭＣ２は、クロック入力パッド２１、４ビット分のデータ入力パッド２２、動作モード設定パッド２３、それぞれ４ビット対応のデータ出力パッド２４ａ，２４ｂ及びアドレス設定パッド２５を有している。ここで、データ入力パッド２２も４つのパッドからなり、データ出力パッド２４ａ，２４ｂもそれぞれ４つのパッドからなるものであるが、図中では１つにまとめて示している。
【００１５】
各メモリチップＭＣ１，ＭＣ２のクロック入力パッド２１、データ入力パッド２２、動作モード設定パッド２３及びデータ出力パッド２４ａ，２４ｂは、それぞれ基板のクロック入力端子１、データ入力端子２、動作モード設定端子３及びデータ出力端子４ａ，４ｂに共通に接続されている。
【００１６】
ＳＲＡＭ１１は、端子ＣＥにレベル“Ｈ”の信号が与えられたときに動作可能状態となり、端子ＡＤに与えられるアドレス信号ＡＤＲで指定された記憶領域に、端子Ｒ／Ｗに与えられる読み書き制御信号ＲＷに応じてデータの読み出しまたは書き込みを行うものである。書き込みデータＷＤは８ビットの端子ＤＩに並列に与えられ、読み出しデータＲＤは８ビットの端子ＤＯから並列に出力されるようになっている。
【００１７】
論理回路１２は、テスト用のスキャンチェーンを有し、テスト動作モードでは、クロック信号ＣＬＫに同期して、４ビット分のデータＳＩを内部のスキャンチェーンに順次シフトして転送し、内部の論理動作チェックを行うものである。この論理回路１２では、４ビット分のデータ入力パッド２２それぞれに対応して４本のスキャンチェーンが構成され、これらのスキャンチェーンから、４つのデータＳＯを同時に出力できるようになっている。また、この論理回路１２は、通常動作モードでは、クロック入力パッド２１のクロック信号ＣＬＫに同期してデータ入力パッド２２に与えられるデータＳＩから、並列のアドレス信号ＡＤＲや書き込みデータＷＤ及び読み書き制御信号ＲＷを発生し、出力するものである。
【００１８】
一致検出回路１３は、論理回路１２から出力されるアドレス信号ＡＤＲの最上位ビットＭＳＢと、アドレス設定パッド２５にボンディングで設定された設定信号ＳＥＴが一致しているか否かを判定し、一致したときに“Ｈ”の一致検出信号ＤＥＴを出力するものである。一致検出信号ＤＥＴは、チップ選択信号としてＳＲＡＭ１１の端子ＣＥに与えられると共に、セレクタ１６ａ，１６ｂの第１入力に与えられるようになっている。
【００１９】
セレクタ１４ａ，１４ｂは、通常動作モードでは第１入力を選択し、テスト動作モードでは第２入力を選択するもので、これらの第１入力には、メモリチップＭＣ１，ＭＣ２からの８ビットの読み出しデータＲＤが４ビットずつ並列に与えられている。また、セレクタ１４ａ，１４ｂの第２入力には、論理回路１２から出力される４つのデータＳＯが共通に与えられている。セレクタ１４ａ，１４ｂの出力側は、それぞれ４ビットの出力バッファ１５ａ，１５ｂを介して、データ出力パッド２４ａ，２４ｂに接続されている。
【００２０】
出力バッファ１５ａ，１５ｂは、それぞれセレクタ１６ａ，１６ｂの出力信号によって出力端子を出力状態またはハイインピーダンス状態に制御できるものである。
【００２１】
セレクタ１６ａ，１６ｂは、通常動作モードでは第１入力を選択し、テスト動作モードでは第２入力を選択するもので、セレクタ１６ａの第２入力には、設定信号ＳＥＴが与えられている。また、セレクタ１６ｂの第２入力には、設定信号ＳＥＴがインバータ１７で反転されて与えられている。即ち、このセレクタ１６ａ，１６ｂは、インバータ１７と共に、出力バッファ１５ａ，１５ｂに出力制御信号を与える出力制御回路を構成している。
【００２２】
また、論理回路１１とセレクタ１４ａ，１４ｂ，１６ａ，１６ｂは、動作モード設定パッド２３に与えられるモード信号ＭＯＤによって切り替えが行われるようになっている。
【００２３】
次に、この半導体装置の動作を、通常動作モード（１）とテスト動作モード（２）に分けて説明する。なお、メモリチップＭＣ１，ＭＣ２のアドレス設定パッド２５は、それぞれボンディングによって“Ｈ”（電源電位）と“Ｌ”(接地電位)に、固定接続されているものとする。
【００２４】
（１）  通常動作モード
動作モード設定端子３に与えられるモード信号ＭＯＤによって通常動作モードが指定されるので、各メモリチップＭＣ１，ＭＣ２のセレクタ１４ａ，１４ｂ，１６ａ，１６ｂは、すべて第１入力側に切り替えられる。
【００２５】
あるアドレスにデータを書き込む場合、クロック入力端子１に与えるクロック信号ＣＬＫに同期して、データ入力端子２（４個ある端子の内の１つを用いる）からアドレス、データ及び読み書き制御信号発生に必要な信号をデータＳＩとして与える。
【００２６】
各メモリチップＭＣ１，ＭＣ２の論理回路１２では、それぞれのデータ入力パッド２２に与えられるデータＳＩを、クロック入力パッド２１に与えられるクロック信号ＣＬＫに同期して、各論理回路１２により、並列のアドレス信号ＡＤＲ、書き込みデータＷＤ及び読み書き制御信号ＲＷが発生され、出力される。
【００２７】
並列に出力されたアドレス信号ＡＤＲの内の最上位ビットＭＳＢは、一致検出回路１３に与えられ、この最上位ビットＭＳＢを除く下位ビットがＳＲＡＭ１１の端子ＡＤにアドレス信号ＡＤＲとして与えられる。また、書き込みデータＷＤと読み書き制御信号ＲＷは、それぞれＳＲＡＭ１１の端子ＤＩと端子Ｒ／Ｗに与えられる。
【００２８】
メモリチップＭＣ１の一致検出回路１３では、アドレス信号ＡＤＲの最上位ビットＭＳＢとアドレス設定パッド２５の情報（“Ｈ”）が比較される。ここで、最上位ビットＭＳＢが“Ｈ”であれば、メモリチップＭＣ１の一致検出回路１３から出力される一致検出信号ＤＥＴが“Ｈ”となる。これにより、メモリチップＭＣ１のＳＲＡＭ１１は動作可能状態となり、アドレス信号ＡＤＲで指定される記憶領域に、書き込みデータＷＤを書き込む。
【００２９】
一方、メモリチップＭＣ２のアドレス設定パッド２５は“Ｌ”に設定されているので、このメモリチップＭＣ２の一致検出回路１３から出力される一致検出信号ＤＥＴは“Ｌ”となる。このため、メモリチップＭＣ２のＳＲＡＭ１１は選択されず、書き込みデータＷＤの書き込みは行われない。
【００３０】
また、あるアドレスからデータを読み出す場合、クロック入力端子１に与えるクロック信号ＣＬＫに同期して、データ入力端子２からアドレスと読み書き制御信号の発生に必要な信号をデータＳＩとして与える。
【００３１】
各メモリチップＭＣ１，ＭＣ２の論理回路１２では、それぞれのデータ入力パッド２２に与えられる直列データＳＩを、クロック入力パッド２１に与えられるクロック信号ＣＬＫに同期して並列データに変換する。これにより、各論理回路１２により、並列のアドレス信号ＡＤＲと読み書き制御信号ＲＷが発生され、出力される。
【００３２】
並列に出力されたアドレス信号ＡＤＲの内の最上位ビットＭＳＢは、一致検出回路１３に与えられ、この最上位ビットＭＳＢを除く下位ビットがＳＲＡＭ１１の端子ＡＤにアドレス信号ＡＤＲとして与えられる。また、読み書き制御信号ＲＷは、ＳＲＡＭ１１の端子Ｒ／Ｗに与えられる。
【００３３】
メモリチップＭＣ１の一致検出回路１３では、アドレス信号ＡＤＲの最上位ビットＭＳＢとアドレス設定パッド２５の情報（“Ｈ”）が比較される。ここで、最上位ビットＭＳＢが“Ｈ”であれば、メモリチップＭＣ１の一致検出回路１３から出力される一致検出信号ＤＥＴが“Ｈ”となる。これにより、メモリチップＭＣ１のＳＲＡＭ１１は動作可能状態となり、アドレス信号ＡＤＲで指定される記憶領域のデータが読み出され、端子ＤＯから並列に８ビットの読み出しデータＲＤが出力される。
【００３４】
８ビットの読み出しデータＲＤの内の４ビットは、セレクタ１４ａの第１入力に与えられ、残りの４ビットはセレクタ１４ｂの第１入力に与えられる。セレクタ１４ａ，１４ｂは、第１入力側が選択されているので、８ビットの読み出しデータＲＤは４ビットずつに分割され、出力バッファ１５ａ，１５ｂに与えられる。一致検出回路１３から出力された“Ｈ”の一致検出信号ＤＥＴは、セレクタ１６ａ，１６ｂを介して出力バッファ１５ａ，１５ｂの制御端子に与えられ、これらの出力バッファ１５ａ，１５ｂは、出力状態に制御される。これにより、８ビットの読み出しデータＲＤは４ビットずつに分割され、出力バッファ１５ａ，１５ｂを介してデータ出力パッド２４ａ，２４ｂに並列に出力され、更に、データ出力端子４ａ，４ｂに出力される。
【００３５】
一方、メモリチップＭＣ２のアドレス設定パッド２５は“Ｌ”に設定されているので、このメモリチップＭＣ２の一致検出回路１３から出力される一致検出信号ＤＥＴは“Ｌ”となる。このため、メモリチップＭＣ２のＳＲＡＭ１１は選択されず、読み出しデータＲＤの読み出しは行われない。更に、“Ｌ”の一致検出信号ＤＥＴは、セレクタ１６ａ，１６ｂを介して出力バッファ１５ａ，１５ｂの制御端子に与えられ、これらの出力バッファ１５ａ，１５ｂは、ハイインピーダンス状態に制御される。従って、メモリチップＭＣ１，ＭＣ２の出力バッファ１５ａ，１５ｂの出力信号が、データ出力端子４ａ，４ｂで衝突することはない。
【００３６】
なお、アドレス信号ＡＤＲの最上位ビットＭＳＢが“Ｌ”の場合にはメモリチップＭＣ２が選択されるが、その基本的な読み書きの動作は、メモリチップＭＣ１とＭＣ２が入れ替わっただけで同一である。
【００３７】
（２）  テスト動作モード
動作モード設定端子３に与えられるモード信号ＭＯＤによってテスト動作モードが指定されるので、各メモリチップＭＣ１，ＭＣ２のセレクタ１４ａ，１４ｂ，１６ａ，１６ｂは、すべて第２入力側に切り替えられる。また、論理回路１２も、テスト動作モードに切り替えられる。
【００３８】
論理回路１２の４本のスキャンチェーンに与えるテストデータを、クロック入力端子１に与えるクロック信号ＣＬＫに同期して、４個のデータ入力端子２からデータＳＩとして与える。これにより、テストデータに基づいて論理回路１２を動作させ、論理回路１２の４本のスキャンチェーンから、クロック信号ＣＬＫに同期してテスト結果のデータＳＯが出力され、セレクタ１４ａ，１４ｂの第２入力側に共通に与えられる。セレクタ１４ａ，１４ｂは、モード信号ＭＯＤによって第２入力側が選択されているので、データＳＯは、これらのセレクタ１４ａ，１４ｂを介して出力バッファ１５ａ，１５ｂの入力側に与えられる。
【００３９】
メモリチップＭＣ１では、アドレス設定パッド２５にボンディングで設定された設定信号ＳＥＴが“Ｈ”となっているので、セレクタ１６ａの出力信号は“Ｈ”となり、セレクタ１６ｂの出力信号は“Ｌ”である。従って、出力バッファ１５ａは出力状態となり、出力バッファ１５ｂはハイインピーダンス状態となる。これにより、論理回路１２の直列データＳＯは、セレクタ１４ａと出力バッファ１５ａを介して、データ出力パッド２４ａに出力される。このとき、データ出力パッド２４ｂは、ハイインピーダンス状態となる。
【００４０】
一方、メモリチップＭＣ２では、設定信号ＳＥＴが“Ｌ”となっているので、セレクタ１６ａ，１６ｂの出力信号は、それぞれ“Ｌ”，“Ｈ”である。従って、出力バッファ１５ａはハイインピーダンス状態となり、出力バッファ１５ｂは出力状態となる。これにより、論理回路１２のデータＳＯは、セレクタ１４ｂと出力バッファ１５ｂを介して、データ出力パッド２４ｂに出力される。このとき、データ出力パッド２４ａは、ハイインピーダンス状態となる。
【００４１】
以上のように、この実施例１の半導体装置は、共通のパッケージ内に内蔵される同一構成の２つのメモリチップ（ＭＣ１，ＭＣ２）における出力バッファ（１５ａ，１５ｂ）を２組に分割しておき、テスト動作時に論理回路１２から出力されるテスト結果のデータＳＯが、アドレス設定パッド２５にボンディングで設定された設定信号ＳＥＴに基づいて選択される出力バッファのみから出力されるように構成している。これにより、２つのメモリチップＭＣ１，ＭＣ２のテスト結果を、それぞれデータ出力端子４ａ，４ｂから同時に出力することが可能になり、論理回路１２のテスト時間を短縮することが可能になるという利点がある。
【実施例２】
【００４２】
図２は、本発明の実施例２を示す半導体装置の構成図であり、図１中の要素と共通の要素には共通の符号が付されている。
【００４３】
この半導体装置は、同一構成の２つのメモリチップＭＣＡ１，ＭＣＡ２を共通のパッケージ内に内蔵したもので、基板にはクロック入力端子１、動作モード設定端子３及びそれぞれ４ビット対応のデータ出力端子４ａ，４ｂに加えて、アドレス信号ＡＤＲを入力するためのアドレス端子６と、書き込みデータＷＤまたはスキャンテスト用のデータＳＩを入力するためのデータ入力端子７及び制御端子８等が設けられている。実施例２も実施例１同様に、データ出力端子４ａ，４ｂはそれぞれ４つの端子で構成されているものである。
【００４４】
一方、各メモリチップＭＣＡ１，ＭＣＡ２は、それぞれＳＲＡＭ１１、論理回路１２Ａ、一致検出回路１３、第１のセレクタ１４ａ，１４ｂ、出力バッファ１５ａ，１５ｂ及び第２のセレクタ１６ａ，１６ｂ等を備えている。更に、これらのメモリチップＭＣＡ１，ＭＣＡ２には、クロック入力パッド２１、動作モード設定パッド２３、それぞれ４ビット対応の並列データ出力パッド２４ａ，２４ｂ及びアドレス設定パッド２５に加えて、アドレス入力パッド２６、データ入力パッド２７及び制御パッド２８が設けられている。
【００４５】
各メモリチップＭＣＡ１，ＭＣＡ２のクロック入力パッド２１、動作モード設定パッド２３及びデータ出力パッド２４ａ，２４ｂは、それぞれパッケージのクロック入力端子１、動作モード設定端子３及びデータ出力端子４ａ，４ｂに共通に接続されている。また、各メモリチップＭＣＡ１，ＭＣＡ２のアドレス入力パッド２６、データ入力パッド２７及び制御パッド２８は、それぞれパッケージのアドレス端子６、データ入力端子７及び制御端子８に共通に接続されている。
【００４６】
各メモリチップＭＣ１，ＭＣ２の論理回路１２Ａは、テスト用のスキャンチェーンを有し、テスト動作モードでは、クロック信号ＣＬＫに同期して、スキャンチェーンから転送されるテストデータに基づいて内部の論理動作チェックを行うものである。この論理回路１２Ａでは、４本のスキャンチェーンが構成され、これらのスキャンチェーンから、４つのデータＳＯを同時に出力することができるようになっている。
【００４７】
この論理回路１２Ａは、通常動作モードでは、アドレスパッド２６に与えられるアドレス信号ＡＤＲを変換してＳＲＡＭ１１の端子ＡＤに出力したり、データ入力パッド２７に与えられる書き込みデータＷＤを暗号化してＳＲＡＭ１１の端子ＤＩに出力したり、このＳＲＡＭ１１の端子ＤＯから出力される読み出しデータＲＤを復号化したりする等の論理処理を行うものである。
【００４８】
一致検出回路１３、セレクタ１４ａ，１４ｂ，１６ａ，１６ｂ及び出力バッファ１５ａ，１５ｂ等は、図１と同様である。
【００４９】
この半導体装置では、通常動作時に、外部から並列に与えられるアドレス信号ＡＤＲ、書き込みデータＷＤ及び読み書き制御信号ＲＷに基づいて読み書きの動作を行うが、テスト動作時には、図１の半導体装置と全く同様の動作が行われる。従って、実施例１と同様に、論理回路１２Ａのテスト時間を短縮することが可能になるという利点がある。
【実施例３】
【００５０】
図３は、本発明の実施例３を示す半導体装置の構成図であり、図１中の要素と共通の要素には共通の符号が付されている。
【００５１】
この半導体装置は、同一構成の４つのメモリチップＭＣＢ１，ＭＣＢ２，ＭＣＢ３，ＭＣＢ４(但し、具体的な構成は、メモリチップＭＣＢ１についてのみ図示)を１つの共通のパッケージ内に内蔵し、各メモリチップＭＣＢ１〜ＭＣＢ４にアドレス信号ＡＤＲの上位２ビットで区分される記憶領域を対応させたものである。パッケージには外部接続用のクロック入力端子１、４ビット分のデータ入力端子２、動作モード設定端子３及びそれぞれ４ビット対応のデータ出力端子４ａ，４ｂ等が設けられている。
【００５２】
一方、各メモリチップＭＣＢ１〜ＭＣＢ４は、それぞれＳＲＡＭ１１、論理回路１２、一致検出回路１３、第１のセレクタ１４ａ，１４ｂ、出力バッファ１５ａ，１５ｂ及び第２のセレクタ１６ａ，１６ｂに加え、ゲート回路１８及び排他的論理和回路２０等を備えている。更に、これらのメモリチップＭＣＢ１〜ＭＣＢ４は、クロック入力パッド２１、４ビット分のデータ入力パッド２２、動作モード設定パッド２３、それぞれ４ビット対応のデータ出力パッド２４ａ，２４ｂ、アドレス設定パッド２５ａ，２５ｂ、比較入力パッド３１ａ〜３１ｃ及び比較出力パッド３２を有している。
【００５３】
比較入力パッド３１ａ〜３１ｃは、他のメモリチップの論理回路２０からの出力信号ＳＯを入力するための端子であり、比較出力パッド３２は、論理回路２０からの出力信号ＳＯを他のメモリチップＭＣＢに与えるための端子である。
【００５４】
各メモリチップＭＣＢ１〜ＭＣＢ４のクロック入力パッド２１、データ入力パッド２２、動作モード設定パッド２３及びデータ出力パッド２４ａ，２４ｂは、それぞれパッケージのクロック入力端子１、直列データ入力端子２、動作モード設定端子３及びデータ出力端子４ａ，４ｂに共通に接続されている。
【００５５】
一方、メモリチップＭＣＢ１のアドレス設定パッド２５ａ，２５ｂは、共に“Ｈ”に接続され、メモリチップＭＣＢ２のアドレス設定パッド２５ａ，２５ｂは、それぞれ“Ｈ”，“Ｌ”に接続されている。また、メモリチップＭＣＢ３のアドレス設定パッド２５ａ，２５ｂは、それぞれ“Ｌ”，“Ｈ”に接続され、メモリチップＭＣＢ４のアドレス設定パッド２５ａ，２５ｂは、共に“Ｌ”に接続されている。更に、メモリチップＭＣＢ２〜ＭＣＢ４の比較出力パッド３２は、メモリチップＭＣＢ１の比較入力パッド３１ａ〜３１ｃにそれぞれ接続されている。また、メモリチップＭＣＢ２〜ＭＣＢ４の比較入力パッド３１ａ〜３１ｃは、“Ｌ”に接続されている。
【００５６】
各メモリチップＭＣＢ１〜ＭＣＢ４の一致検出回路１３は、論理回路１２から出力されるアドレス信号ＡＤＲの上位２ビットと、アドレス設定パッド２５にボンディングで設定された設定信号ＳＥＴが一致しているか否かを判定し、一致したときに“Ｈ”の一致検出信号ＤＥＴを出力するものである。一致検出信号ＤＥＴは、チップ選択信号としてＳＲＡＭ１１の端子ＣＥに与えられると共に、セレクタ１６ａ，１６ｂの第１入力に与えられるようになっている。
【００５７】
各メモリチップＭＣＢ１〜ＭＣＢ４のゲート回路１８は、アドレス設定パッド２５ａ，２５ｂから与えられる２ビットの設定信号ＳＥＴをデコードし、該当する１つの信号のみに“Ｈ”を出力するものである。ゲート回路１８の出力側は、それぞれセレクタ１６ａ，１６ｂの第２入力に接続されている。つまり、この実施例では、ゲート回路１８を２入力１出力のＡＮＤゲートで構成しており、入力がともに“Ｈ”のメモリチップＭＣＢ１内のゲート回路１８のみが“Ｈ”の出力信号となり、メモリチップＭＣＢ２〜ＭＣＢ４内のゲート回路１８はそれぞれ“Ｌ”の出力信号となる。
【００５８】
比較入力パッド３１ａ〜３１ｃに入力される信号は排他的論理和回路２０に与えられる。排他的論理和回路２０は、比較入力パッド３１ａ〜３１ｃを介して入力される他のメモリチップの論理回路１２からのテスト結果としての信号ＳＯ及び自身が内蔵する論理回路１２のテスト結果としての信号ＳＯを対応するビット毎に判定して、一致しているときには“Ｌ”、一致しないときには“Ｈ”の信号を出力するものである。排他的論理和回路２０の出力側は、セレクタ１４ａの第２入力に接続されている。つまり、排他的論理和回路２０は、それぞれ４ビットの４つの信号ＳＯを対応するビット毎に一致か不一致かを判定するものであり、図中では１つの排他的論理和回路２０から構成されるように一致判定回路を示しているが、一致判定回路のもっとも簡単な構成としては、４つの排他的論理和回路を準備し、各排他的論理和回路にて、４つのメモリチップからの４ビット構成の信号ＳＯのうちの対応するビットの一致判定を行うようにすることで実現できる。また、この一致検出回路と同じ機能を有し、回路構成をより簡略にしたものがあれば、そのような回路をこの実施例における一致検出回路として適用することももちろん可能である。
【００５９】
その他のセレクタ１４ａ，１４ｂ，１６ａ，１６ｂ、出力バッファ１５ａ，１５ｂは、入力される信号や制御する信号が他の実施例と異なることを除き、図１中のセレクタや出力バッファと同様の機能を有する回路である。
【００６０】
次に動作を説明する。
通常動作モードでは、データ入力端子２に与えられたデータＳＩは、各メモリチップＭＣＢ１〜ＭＣＢ４の論理回路１２に入力され、このデータＳＩに基づいて発生されたアドレス信号ＡＤＲの上位２ビットが一致検出回路１３で設定信号ＳＥＴと比較される。ここで、メモリチップＭＣＢ１の一致検出回路１３で一致が検出されて一致検出信号ＤＥＴが“Ｈ”になると、他のメモリチップＭＣＢ２〜ＭＣＢ４の一致検出信号ＤＥＴは“Ｌ”となる。
【００６１】
これにより、メモリチップＭＣＢ１のＳＲＡＭ１１は選択状態になり、更に、通常動作モードでは、メモリチップＭＣＢ１のセレクタ１４ａ，１４ｂ，１６ａ，１６ｂでは第１入力が選択され、出力バッファ１５ａ，１５ｂはセレクタ１６ａ，１６ｂからの出力信号により出力状態となる。一方、メモリチップＭＣＢ２〜ＭＣＢ４のＳＲＡＭ１１は非選択状態になり、更に、これらのメモリチップＭＣＢ２〜ＭＣＢ４の出力バッファ１５ａ，１５ｂはハイインピーダンス状態となる。従って、メモリチップＭＣＢ１のＳＲＡＭ１１に対する読み書きのアクセスが行われる。
【００６２】
テスト動作モードでは、各メモリチップＭＣＢ１〜ＭＣＢ４のセレクタ１４ａ，１４ｂ，１６ａ，１６ｂが、モード信号ＭＯＤによって第２入力側に切り替えられる。また、論理回路１２も、テスト動作モードに切り替えられる。
【００６３】
論理回路１２の４本のスキャンチェーンに対するテストデータを、クロック信号ＣＬＫに同期してデータ入力端子２からデータＳＩとして与える。これにより、論理回路１２の４本のスキャンチェーンから、テスト結果のデータＳＯが出力される。
【００６４】
メモリチップＭＣＢ１では、アドレス設定パッド２５ａ，２５ｂによる設定信号ＳＥＴが“ＨＨ”となっているので、ＡＮＤゲート１８の出力信号が“Ｈ”となり、出力バッファ１５ａ，１５ｂは出力状態となる。これにより、出力バッファ１５ａを介して排他的論理和回路２０の出力信号がデータ出力パッド２４ａに出力される。ここで、排他的論理和回路２０には、メモリチップＭＣＢ１の論理回路１２からのデータＳＯが与えられると共に、比較入力パッド３１ａ〜３１ｃを介して他のメモリチップＭＣＢ２〜ＭＣＢ４の論理回路１２からのデータＳＯが与えられている。
【００６５】
従って、排他的論理和回路２０からセレクタ１４ａと出力バッファ１５ａを介してデータ出力パッド２４ａに、すべてのＭＣＢ１〜ＭＣＢ４の論理回路１２から出力されるデータＳＯが各ビット毎に一致しているか否かの検出信号が出力されることになる。このメモリチップＭＣＢ１の出力バッファ１５ｂにはメモリチップＭＣＢ１の論理回路１２のテスト結果であるデータＳＯが入力され、データ出力パッド２４ｂに与えられる。
【００６６】
メモリチップＭＣＢ２では、設定信号ＳＥＴが“ＨＬ”となっているので、ＡＮＤゲート１８の出力信号が“Ｌ”となるため、セレクタ１６ｂの出力信号が“Ｌ”となり、出力バッファ１５ａ，１５ｂはともにハイインピーダンス状態となる。
【００６７】
メモリチップＭＣＢ３では、設定信号ＳＥＴが“ＬＨ”となっているので、ＡＮＤゲート１８の出力信号が“Ｌ”となるため、セレクタ１６ｂの出力信号は“Ｌ”となり、出力バッファ１５ａ，１５ｂはともにハイインピーダンス状態となる。
【００６８】
また、メモリチップＭＣＢ４では、設定信号ＳＥＴが“ＬＬ”となっているので、ＡＮＤゲート１８の出力信号が“Ｌ”となるため、セレクタ１６ｂの出力信号は“Ｌ”となり、出力バッファ１５ａ，１５ｂはともにハイインピーダンス状態となる。
【００６９】
以上のように、この実施例３の半導体装置は、４つ並列に搭載される同一構成のメモリチップ（ＭＣＢ１〜ＭＣＢ４）における出力バッファ（１５ａ，１５ｂ）を２組に分割しておき、テスト動作時に論理回路１２から出力されるテスト結果のデータＳＯが、アドレス設定パッド２５ａ，２５ｂにボンディングで設定された設定信号ＳＥＴに基づいて各メモリチップ内で選択的に出力バッファを出力状態にして、データ出力端子４ａ，４ｂに出力されるように構成している。更に、テスト動作モードにおいては、出力バッファ１５ａには、４つのメモリチップＭＣＢ１〜ＭＣＢ４のテスト結果のデータＳＯが一致しているか否かを検出する排他的論理和回路２０の出力信号が出力されるので、この出力バッファ１５ａの出力信号をチェックすることにより、直ちにこの半導体記憶装置の異常を判定することができる。なお、すべてのメモリチップＭＣＢ１〜ＭＣＢ４が同じように誤動作した場合は、排他的論理和回路２０の出力信号ではその異常を判定することができないが、出力バッファ１５ｂから出力されるメモリチップＭＣＢ１の論理回路１２のテスト結果であるデータＳＯをチェックすることにより、各メモリチップに共通する異常の判定が可能である。
【００７０】
なお、本発明は、上記実施例に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。
（ａ）  並列に搭載するメモリチップＭＣの数は２個または４個に限定されず、更に多数のメモリチップを搭載することができる。その場合、各メモリチップの記憶領域を設定するためのアドレス設定パッド２５の数を、搭載するメモリチップの数に応じて増加させる必要がある。また、各図では複数のメモリチップＭＣからなる半導体記憶装置を例として説明したが、複数のメモリチップＭＣとともにＣＰＵチップ等を同じパッケージ内に設けたシステムＬＳＩとしての半導体装置においても、複数のメモリチップＭＣに対するテストとして本発明は適用することができる。また、メモリチップに限らず、本発明の主旨を逸脱するものでなければ、他の機能からなるＩＣチップに本発明を適用してもよい。
（ｂ）  記憶回路としてＳＲＡＭを使用した場合を例示したが、記憶回路の種類はＳＲＡＭに限定されず、どのような種類の記憶回路に対しても同様に適用可能である。
（ｃ）  メモリチップＭＣの書き込みデータＷＤや読み出しデータＲＤのデータ幅は、８ビットに限定されない。
（ｄ）  論理回路１２のスキャンチェーンの数は、例示したもの(４本)に限定されない。
（ｅ）  図２の半導体装置では、アドレス入力パッド２６に与えられるアドレス信号の下位ビットを論理回路１２Ａで変換してＳＲＡＭ１１に与えているが、この論理回路１２Ａを介さずにＳＲＡＭ１１に直接与えるようにしても良い。
（ｆ）  図３の論理ゲート１８はＡＮＤゲートとしたが、他の論理ゲートで構成してもよい。例えば、各メモリチップＭＣＢ１〜ＭＣＢ４の論理ゲート１８をＮＯＲゲートとすれば、各メモリチップＭＣＢ内の出力バッファ１５ｂのうち、メモリチップＭＣＢ４の出力バッファ１５ｂが出力状態となり、メモリチップＭＣＢ４の論理回路１２のテスト結果であるデータＳＯをデータ出力端子４ｂに与えるようにすることができる。このように、テスト動作モードにおいて、４つのメモリチップＭＣＢからのデータＳＯのうち、データ出力端子４ｂに与えたいデータＳＯに合せて論理ゲート１８を構成すればよい。
【図面の簡単な説明】
【００７１】
【図１】本発明の実施例１を示す半導体装置の構成図である。
【図２】本発明の実施例２を示す半導体装置の構成図である。
【図３】本発明の実施例３を示す半導体装置の構成図である。
【符号の説明】
【００７２】
ＭＣ，ＭＣＡ，ＭＣＢ    メモリチップ
１    クロック入力端子
２    データ入力端子
３    動作モード設定端子
４    データ出力端子
６    アドレス入力端子
７    データ入力端子
８    制御端子
１１    ＳＲＡＭ
１２，１２Ａ    論理回路
１３    一致検出回路
１４，１６    セレクタ
１５    出力バッファ
１７    インバータ
１８    ゲート回路
２０    排他的論理和回路
２１    クロック入力パッド
２２    データ入力パッド
２３    動作モード設定パッド
２４    データ出力パッド
２５    アドレス設定パッド
２６    アドレス入力パッド
２７    データ入力バッド
３１    比較入力パッド
３２    比較出力パッド
【図１】
2008084472.tif 000003
【図２】
2008084472.tif 000004
【図３】
2008084472.tif 000005