(57)【要約】【課題】高耐圧でありながらオン抵抗が低く、ターンオフ時間が短く、安定動作が可能な半導体装置を提供する。【解決手段】この半導体装置１は、ソース、ドレインおよびゲート電極をそれぞれ含むとともに、互いにドレイン領域が接続されるとともに、互いにゲート電極同士が接続されたＮＭＯＳＦＥＴ１１およびＰＭＯＳＦＥＴ１２を含むインバータ１４と、コレクタ（Ｃ）、ベース（Ｂ）およびエミッタ（Ｅ）を含むとともに、インバータ１４の出力がベース（Ｂ）に入力されるｐｎｐ型のバイポーラトランジスタ１３とを備えている。【選択図】図１
2008085307.tif 000002
【特許請求の範囲】
【請求項１】
ソース、ドレインおよびゲート電極を、それぞれ含むとともに、互いに前記ドレイン同士が接続されるとともに互いに前記ゲート電極同士が接続された第１導電型の第１電界効果型トランジスタおよび第２導電型の第２電界効果型トランジスタを含むインバータと、
コレクタ、ベースおよびエミッタを含むとともに、前記インバータの出力が前記ベースに入力されるバイポーラトランジスタとを備えた、半導体装置。
【請求項２】
前記バイポーラトランジスタのベースは、真性ベース層を含み、
前記バイポーラトランジスタの真性ベース層の厚みは、前記第１導電型の第１電界効果型トランジスタおよび前記第２導電型の第２電界効果型トランジスタのソースおよびドレインの深さよりも小さい、請求項１に記載の半導体装置。
【請求項３】
前記第１導電型の第１電界効果型トランジスタおよび前記第２導電型の第２電界効果型トランジスタが形成される主表面を有する半導体基板をさらに備え、
前記第１導電型の第１電界効果型トランジスタおよび前記第２導電型の第２電界効果型トランジスタのそれぞれの前記ゲート電極、前記ソースおよび前記ドレイン、前記バイポーラトランジスタの前記コレクタ、前記ベースおよび前記エミッタの全ての端子が、前記半導体基板の主表面に形成されている、請求項１または２に記載の半導体装置。
【請求項４】
前記第１導電型の第１電界効果型トランジスタは、前記半導体基板における前記バイポーラトランジスタの前記ベースと前記コレクタとの間に形成されている、請求項３に記載の半導体装置。
【請求項５】
前記第１導電型の第１電界効果型トランジスタおよび前記第２導電型の第２電界効果型トランジスタのいずれか一方のトランジスタのドレインを構成する第１不純物領域と、前記バイポーラトランジスタのベースを構成する第２不純物領域とは、直接接触するように形成されている、請求項１〜４のいずれか１項に記載の半導体装置。
【請求項６】
前記第１導電型の第１電界効果型トランジスタおよび前記第２導電型の第２電界効果型トランジスタが形成される半導体基板と、
前記半導体基板の主表面上と、前記第１電界効果型トランジスタおよび前記第２電界効果型トランジスタのそれぞれの前記ゲート電極の表面上との少なくとも一方の表面上に形成された金属シリサイド膜とをさらに備え、
前記第１導電型の第１電界効果型トランジスタおよび前記第２導電型の第２電界効果型トランジスタのいずれか一方のドレインと、前記バイポーラトランジスタのベースとが前記金属シリサイド膜により電気的に接続されている、請求項１〜５のいずれか１項に記載の半導体装置。
【請求項７】
前記バイポーラトランジスタのベースを構成する第２不純物領域を覆うように形成された第２導電型の第１ウェル領域と、
前記第２導電型の第１ウェル領域を覆うように形成された第１導電型の第２ウェル領域とをさらに備える、請求項１〜６のいずれか１項に記載の半導体装置。
【請求項８】
第１導電型の半導体基板と、
前記半導体基板上に前記バイポーラトランジスタのベースを構成する第１導電型の第２不純物領域を覆うように形成された第２導電型の第１半導体領域と、
前記半導体基板と前記第１半導体領域との間に、少なくとも、第１導電型の前記第１電界効果型トランジスタおよび前記バイポーラトランジスタの下方に、前記半導体基板の表面に沿って延びるように形成された第２導電型の第１埋め込み層とをさらに備え、
前記第２導電型の第１埋め込み層の不純物濃度は、前記第２導電型の第１半導体領域の不純物濃度よりも高くなるように形成されている、請求項１〜６のいずれか１項に記載の半導体装置。
【請求項９】
前記第２導電型の第１埋め込み層は、前記第１電界効果型トランジスタ、前記第２電界効果型トランジスタおよび前記バイポーラトランジスタの下方の全域にわたって形成されている、請求項８に記載の半導体装置。
【請求項１０】
前記第２導電型の第１半導体領域よりも不純物濃度が高くなるように形成された第２導電型の第１コレクタ引出領域と、
前記第２導電型の第１コレクタ引出領域と、前記第２導電型の第１埋め込み層とを接続するように形成され、前記第１半導体領域よりも高い不純物濃度を有する第２導電型の第２半導体領域とをさらに備える、請求項８に記載の半導体装置。
【請求項１１】
前記バイポーラトランジスタは、ｐｎｐ型であり、
前記第１電界効果型トランジスタは、ｎ型のソースおよびｎ型のドレインを有するトランジスタであり、
前記第１導電型の第１トランジスタのドレインを構成する第１不純物領域と、前記バイポーラトランジスタのベースを構成する前記第２不純物領域とは、直接接触するように形成されている、請求項５に記載の半導体装置。
【請求項１２】
前記バイポーラトランジスタは、ｎｐｎ型であり、
前記第２電界効果型トランジスタは、ｐ型のソースおよびｐ型のドレインを有するトランジスタであり、
前記第２導電型の第２電界効果型トランジスタのドレインを構成する第１不純物領域と、前記バイポーラトランジスタのベースを構成する前記第２不純物領域とは、直接接触するように形成されている、請求項５に記載の半導体装置。
【請求項１３】
第２導電型の半導体基板と、
前記半導体基板上に前記バイポーラトランジスタのベースを構成する第２不純物領域を覆うように形成された第１導電型の第３半導体領域と、
前記半導体基板と前記第３半導体領域との間に、少なくとも、前記第２導電型の第２電界効果型トランジスタおよび前記バイポーラトランジスタの下方に、前記半導体基板の表面に沿って延びるように形成された第１導電型の第２埋め込み層とをさらに備え、
前記第１導電型の第２埋め込み層の不純物濃度は、前記１導電型の前記第３半導体領域の不純物濃度よりも高くなるように形成されている、請求項１２に記載の半導体装置。
【請求項１４】
前記第１導電型の第２埋め込み層は、前記第１電界効果型トランジスタ、前記第２電界効果型トランジスタおよび前記バイポーラトランジスタの下方の全域にわたって形成されている、請求項１３に記載の半導体装置。
【請求項１５】
前記第１導電型の第３半導体領域よりも不純物濃度が高くなるように形成された第１導電型の第２コレクタ引出領域と、
前記第１導電型の第２コレクタ引出領域と、前記第１導電型の第２埋め込み層とを接続するように形成され、前記第３半導体領域よりも高い不純物濃度を有する第１導電型の第４半導体領域とをさらに備える、請求項１３または１４に記載の半導体装置。  
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
従来の半導体装置には、大別して、バイポーラトランジスタなどの電流駆動型と、絶縁ゲート型電界効果トランジスタ（ＭＯＳＦＥＴ）などの電圧駆動型がある。
【０００３】
バイポーラトランジスタは、伝導度変調によりオン抵抗を低く抑えることができることが最大の利点であるが、制御性の困難さと高速のターンオフができないという不都合がある。一方、ＭＯＳＦＥＴは、電圧駆動による制御性の良さと高速ターンオフが可能であることが利点であるが、高耐圧化しようとするとオン抵抗が増加してしまうという不都合がある。
【０００４】
また、１９８０年代以降に用いられるようになった絶縁ゲートバイポーラトランジスタ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ：ＩＧＢＴ）は、ＭＯＳゲートで制御されるバイポーラデバイスであり、縦型パワーＭＯＳＦＥＴのｎ型ドレイン層側にｐ型コレクタ層を追加した構造を有する。これにより、電圧駆動による制御性と、キャリアの二重注入による低オン抵抗を同時に実現することが可能となったものの、高速ターンオフが困難であるという不都合がある。
【０００５】
そこで、従来、高速ターンオフと低オン抵抗とを同時に実現する技術として、ＭＯＳＦＥＴとバイポーラトランジスタとを組み合わせた半導体装置が開示されている（たとえば、特許文献１参照）。この特許文献１に開示された半導体装置では、ｎｐｎ型のバイポーラトランジスタと、ＮＭＯＳＦＥＴと、ＰＭＯＳＦＥＴとを備えている。ＮＭＯＳＦＥＴのソースおよびドレインは、それぞれ、バイポーラトランジスタのベースおよびコレクタに接続されている。また、ＰＭＯＳＦＥＴのソースおよびドレインは、それぞれ、バイポーラトランジスタのベースおよびエミッタに接続されている。また、ＮＭＯＦＦＥＴのソースは、ＰＭＯＳＦＥＴのソースに接続されている。また、ＮＭＯＦＦＥＴのゲートとＰＭＯＳＦＥＴのゲートとは、ゲート端子に電気的に接続されている。この半導体装置において、ゲート端子がＨｉｇｈのときには、ＮＭＯＳＦＥＴがオン状態になることにより、バイポーラトランジスタがオン状態になる。これにより、オン抵抗は低くなる。また、ＮＭＯＳＦＥＴがオフ時には、ＰＭＯＳＦＥＴがオン状態になることにより、オン時に蓄積されたキャリアをバイポーラトランジスタから引き抜くことができるので、高速ターンオフが可能となる。
【０００６】
【特許文献１】特開平１１−３５４６５７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、上記したＮＭＯＳＦＥＴ、ＰＭＯＳＦＥＴおよびバイポーラトランジスタを組み合わせた半導体装置では、ＮＭＯＳＦＥＴとＰＭＯＳＦＥＴのソースが、バイポーラトランジスタのベースに接続されているため、ＮＭＯＳＦＥＴとＰＭＯＳＦＥＴの閾値電圧が安定しないという不都合がある。このため、半導体装置の動作が不安定になるという問題点がある。また、配線の構成上、全ての端子を一つの表面に形成することができないので、他のデバイスとの集積化が困難という問題点がある。
【０００８】
この発明は、上記のような課題を解決するためになされたものであり、この発明の１つの目的は、高耐圧でありながらオン抵抗が低く、ターンオフ時間が短く、動作を安定化することが可能であり、かつ、他のデバイスとの集積化（混載）が容易な半導体装置を提供することである。
【課題を解決するための手段】
【０００９】
この発明の第１の局面による半導体装置は、ソース、ドレインおよびゲート電極を、それぞれ含むとともに、互いにドレイン同士が接続されるとともに互いにゲート電極同士が接続された第１導電型の第１電界効果型トランジスタおよび第２導電型の第２電界効果型トランジスタを含むインバータと、コレクタ、ベースおよびエミッタを含むとともに、インバータの出力がベースに入力されるバイポーラトランジスタとを備える。
【発明の効果】
【００１０】
この第１の局面による半導体装置では、上記のように、互いにドレイン領域が接続された第１導電型の第１電界効果型トランジスタおよび第２導電型の第２電界効果型トランジスタを含むインバータと、インバータの出力がベースに入力されるバイポーラトランジスタとを備えることによって、半導体装置のオン時には、インバータの第１導電型の第１電界効果型トランジスタがオン状態となり、バイポーラトランジスタのベースに第１導電型のキャリアが注入されるので、ベース電位が第１導電型の第１電界効果型トランジスタのソース電位に近づきバイポーラトランジスタがオン状態になる。これにより、コレクタにエミッタから大量のキャリアが流れるとともに、第１導電型の第１電界効果型トランジスタのソースから、コレクタとの接合面におけるポテンシャル分布が少しでも順方向に変化すれば、キャリアがコレクタに注入される。その結果、キャリアが二重に注入されることにより、バイポーラトランジスタのコレクタにおいて、より大きな電流を出力させることができるので、オン抵抗を低くすることができる。また、半導体装置がオン状態からオフ状態に変わるとき（ターンオフ時）には、第１導電型の第１電界効果型トランジスタおよび第２導電型の第２電界効果型トランジスタにより、バイポーラトランジスタのベースに蓄積された過剰なキャリアを引き抜くことができるので、高速にターンオフを行うことができる。
【００１１】
また、第１導電型の第１電界効果型トランジスタのドレインおよび第２導電型の第２電界効果型トランジスタのドレインを互いに接続するとともに、インバータの出力（第１および第２電界効果型トランジスタのドレインからの出力）をバイポーラトランジスタのベースに入力するように構成することによって、第１および第２電界効果型トランジスタのそれぞれのソースの電位がバイポーラトランジスタのベースの電位に起因して不安定になるのを抑制することができる。これにより、ソースの電位が不安定になるのを抑制することができるのでゲート−ソース間電圧（ＶＧＳ）が不安定になるのを抑制することができる。その結果、第１導電型の第１電界効果型トランジスタおよび第２導電型の第２電界効果型トランジスタの閾値電圧が安定するので、半導体装置の動作を安定化することができる。したがって、たとえば、半導体装置をスイッチング素子として回路内に配置する場合に、コレクタからの出力を安定して制御することができる。また、半導体装置がオフ状態のときには、バイポーラトランジスタのベースおよび第１電界効果型トランジスタのドレインとバイポーラトランジスタのコレクタおよび第１電界効果型トランジスタのバックゲートとの間のｐｎ接合によって耐圧が維持されるので、半導体装置を高耐圧に維持することができる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施形態を図面に基づいて説明する。
【００１３】
（第１実施形態）
図１は、本発明の第１実施形態による半導体装置の回路図である。図２は、図１に示した第１実施形態による半導体装置の断面図である。図３は、図１に示した第１実施形態による半導体装置の電極配置図である。図４は、図１に示した第１実施形態による半導体装置をアレイ状に並べたときの電極配置図である。まず、図１〜図４を参照して、本発明の第１実施形態による半導体装置の構成について説明する。
【００１４】
この第１実施形態による半導体装置１は、図１に示すように、ＮＭＯＳＦＥＴ１１とＰＭＯＳＦＥＴ１２と、ｐｎｐ型のバイポーラトランジスタ１３とによって構成されている。なお、ＮＭＯＳＦＥＴ１１は、本発明の「第１導電型の第１電界効果型トランジスタ」の一例であり、ＰＭＯＳＦＥＴ１２は、本発明の「第２導電型の第２電界効果型トランジスタ」の一例である。ＮＭＯＳＦＥＴ１１のソースとｐｎｐ型のバイポーラトランジスタのコレクタ（Ｃ）とは、電気的に接続されている。また、ＰＭＯＳＦＥＴ１２のソースとｐｎｐ型のバイポーラトランジスタ１３のエミッタ（Ｅ）とは、電気的に接続されている。また、ＮＭＯＳＦＥＴ１１のドレインとＰＭＯＳＦＥＴ１２のドレインとは、それぞれ、ｐｎｐ型のバイポーラトランジスタのベース（Ｂ）に接続されている。また、ＮＭＯＳＦＥＴ１１のゲートとＰＭＯＳＦＥＴ１２のゲートとは、ゲート端子（Ｇ）に接続されている。ここで、ＮＭＯＳＦＥＴ１１のドレインとＰＭＯＳＦＥＴ１２のドレインとは接続されており、ＮＭＯＳＦＥＴ１１とＰＭＯＳＦＥＴ１２とによってインバータ１４が形成されている。このインバータ１４の出力は、ｐｎｐ型のバイポーラトランジスタ１３のベース（Ｂ）に入力される。また、半導体装置１の出力信号は、ＮＭＯＳＦＥＴ１１のソースと、ｐｎｐ型のバイポーラトランジスタ１３のコレクタ（Ｃ）とから出力される。
【００１５】
また、第１実施形態による半導体装置の断面構造としては、図２に示すように、ｐ型シリコン基板２１の主表面にｎウェル２２、ｐウェル２３、素子分離酸化膜２４および素子分離酸化膜２５が形成されている。また、ｎウェル２２の表面には、チャネル領域２２ａを挟むように所定の間隔を隔ててｐ＋ソース領域２７およびｐ＋ドレイン領域２８が形成されている。ｐ＋ソース領域２７およびｐ＋ドレイン領域２８は、それぞれ、ＰＭＯＳＦＥＴ１２のソースおよびドレインとして機能する。なお、ｐ＋ソース領域２７およびｐ＋ドレイン領域２８は、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造を有するように形成してもよい。チャネル領域２２ａ上には、ゲート酸化膜３３を介してｐ型の不純物がドープされたポリシリコンからなるｐ＋型のゲート電極３５が形成されている。ｐ＋ソース領域２７、ｐ＋ドレイン領域２８、チャネル領域２２ａ、ｐ＋型のゲート電極３５によって、ＰＭＯＳＦＥＴ１２が構成されている。ｐ＋型のゲート電極３５の側面には、ＨＴＯ（Ｈｉｇｈ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｏｘｉｄｅ）などからなるサイドウォールスペーサ３７が形成されている。なお、ｐ型シリコン基板２１およびｐウェル２３は、それぞれ、本発明における「半導体基板」および「第１ウェル領域」の一例である。
【００１６】
また、ｐウェル２３の表面には、チャネル領域２３ａを挟むように所定の間隔を隔てて、ｎ＋ドレイン領域２９およびｎ＋ソース領域３０が形成されている。ｎ＋ドレイン領域２９およびｎ＋ソース領域３０は、それぞれ、ＮＭＯＳＦＥＴ１１のドレインおよびソースとして機能する。なお、ｎ＋ドレイン領域２９およびｎ＋ソース領域３０は、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造を有するように形成してもよい。チャネル領域２３ａ上には、ゲート酸化膜３４を介してｎ型の不純物がドープされたポリシリコンからなるｎ＋型のゲート電極３６が形成されている。ｎ＋ドレイン領域２９、ｎ＋ソース領域３０、チャネル領域２３ａ、ｎ＋型のゲート電極３６によって、ＮＭＯＳＦＥＴ１１が構成されている。ｎ＋型のゲート電極３６の側面には、ＨＴＯ（Ｈｉｇｈ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｏｘｉｄｅ）などからなるサイドウォールスペーサ３８が形成されている。なお、ｎ+ドレイン領域２９は、本発明の「第１不純物領域」の一例である。
【００１７】
また、ｐウェル２３の表面には、ＮＭＯＳＦＥＴ１１のｎ＋ドレイン領域２９およびｎ＋ソース領域３０を挟むように、ｐｎｐ型のバイポーラトランジスタ１３のｎ型ベース層２６と、ｐ＋コレクタ層３１とが形成されている。ｎ型ベース層２６は、ＮＭＯＳＦＥＴ１１のｎ＋ドレイン領域２９と連続するように形成されており、ｐ＋コレクタ層３１は、ＮＭＯＳＦＥＴ１１のｎ＋ソース領域３０に隣接するように形成されている。また、ｎ型ベース層２６の表面には、ｐｎｐ型のバイポーラトランジスタ１３のｐ＋エミッタ層３２が形成されている。このように、本実施形態では、ＮＭＯＳＦＥＴ１１のｎ＋ドレイン領域２９、ｎ＋ソース領域３０およびｎ＋型のゲート電極３６、ＰＭＯＳＦＥＴ１２のｐ＋ソース領域２７、ｐ＋ドレイン領域２８およびｐ＋型のゲート電極３５、および、ｐｎｐ型のバイポーラトランジスタ１３のｎ型ベース層２６、ｐ＋コレクタ層３１およびｐ＋エミッタ層３２の全ての端子が、共に、半導体基板２１の主表面に形成されている。なお、ｎ型ベース層２６およびｐ＋コレクタ層３１は、それぞれ、本発明の「第２不純物領域」および「第１コレクタ引出領域」の一例である。
【００１８】
なお、本実施形態では、ｎ型ベース層２６の表面のｐ＋エミッタ層３２下には、真性ベース層２６ａが形成されており、ＮＭＯＳＦＥＴ１１のｎ＋ドレイン領域２９およびｎ＋ソース領域３０の深さと、ＰＭＯＳＦＥＴ１２のｐ＋ソース領域２７およびｐ＋ドレイン領域２８の深さとよりも小さい厚みを有する。また、図２および図３に示すように、ＰＭＯＳＦＥＴ１２のｐ＋ソース領域２７およびバイポーラトランジスタ１３のｐ＋エミッタ層３２は、コンタクト部２７ａおよび３２ａ（図３参照）を介して、電気的に接続されている。また、バイポーラトランジスタ１３のｎ型ベース層２６およびＰＭＯＳＦＥＴ１２のｐ＋ドレイン領域２８は、コンタクト部２６ｂおよび２８ａ（図３参照）を介して、配線３９により互いに電気的に接続されている。また、ｐ＋型のゲート電極３５およびｎ＋型のゲート電極３６は、同一のポリシリコンゲート４２により一体的に形成されている。また、ｎ＋ソース領域３０およびｐ＋コレクタ層３１は、コンタクト部３０ａおよび３１ａ（図３参照）を介して、電気的に接続されている。また、図３に示すように、ポリシリコンゲート４２を平面的に見てＵ字形状に配置することにより、ＮＭＯＳＦＥＴ１１、ｐｎｐ型のバイポーラトランジスタ１３、ＰＭＯＳＦＥＴ１２の素子を平面的に見て一直線上に配置することができるので、セルの面積を小さくすることが可能となる。また、図４に示すように、図３に示すセルをアレイ状にした場合、ポリシリコンゲート４２ａを、共通化することができるとともに、ｐｎｐ型のバイポーラトランジスタ１３のｐ＋コレクタ層３１ｂを共通化することができるので、１セル当たりの面積をさらに小さくすることが可能となる。なお、ポリシリコンゲート４２ａは、コンタクト部４２ｂを介してゲート端子（Ｇ）に電気的に接続されている。
【００１９】
図５は、本発明の第１実施形態によるｐｎｐ型のバイポーラトランジスタのエネルギーバンドの模式図である。図６は、本発明の第１実施形態によるＮＭＯＳＦＥＴのエネルギーバンドの模式図である。次に、図１、図２、図５および図６を参照して、第１実施形態による半導体装置１の動作について説明する。
【００２０】
この第１実施形態による半導体装置１では、図１に示すように、インバータ１４のゲート端子（Ｇ）に入力される入力信号（ＶＧ）がＨｉｇｈのとき、インバータ１４のＮＭＯＳＦＥＴ１１は、オン状態となり、ｐｎｐ型のバイポーラトランジスタ１３のベース（Ｂ）に電子が注入される。これにより、ｐｎｐ型のバイポーラトランジスタ１３は、オン状態となり、ｐｎｐ型のバイポーラトランジスタ１３のコレクタ（Ｃ）に大量の正孔が流れる（図５の下図参照）。一方、インバータ１４のゲート端子（Ｇ）に入力される入力信号（ＶＧ）がＬｏｗのとき、インバータ１４のＰＭＯＳＦＥＴ１２は、オン状態となる。これにより、ｐｎｐ型のバイポーラトランジスタ１３のベース（Ｂ）およびエミッタ（Ｅ）が同電位となり、ｐｎｐ型のバイポーラトランジスタ１３のベース（Ｂ）とコレクタ（Ｃ）との間（図５の上図参照）、および、図２に示す、ＮＭＯＳＦＥＴ１１のｎ＋ドレイン領域２９（ドレイン）とｐウェル２３との間（図６の上図参照）のｐｎ接合により耐圧を維持する。
【００２１】
第１実施形態では、上記のように、互いにドレイン領域が接続されたＮＭＯＳＦＥＴ１１およびＰＭＯＳＦＥＴ１２を含むインバータ１４と、インバータ１４の出力がベース（Ｂ）に入力されるｐｎｐ型のバイポーラトランジスタ１３とを備えることにより、半導体装置１がオン状態のときには、バイポーラトランジスタ１３によって増幅された電流を取り出すことができるので、オン抵抗を低くすることができる。したがって、ｐｎｐ型のバイポーラトランジスタ１３のコレクタ（Ｃ）において、より大きな電流を出力させることができる。また、ゲート端子（Ｇ）に入力される入力信号（ＶＧ）がＨｉｇｈからＬｏｗに変わるとき（ターンオフ時）には、接続されたＮＭＯＳＦＥＴ１１およびＰＭＯＳＦＥＴ１２により、ｐｎｐ型のバイポーラトランジスタ１３に蓄積された正孔を引き抜くことができるので、高速でターンオフを行うことができる。
【００２２】
また、第１実施形態では、ＮＭＯＳＦＥＴ１１のドレインとＰＭＯＳＦＥＴ１２のドレインとを互いに接続するとともに、インバータ１４の出力（ＮＭＯＳＦＥＴ１１およびＰＭＯＳＦＥＴ１２のドレインからの出力）をｐｎｐ型のバイポーラトランジスタ１３のベースに入力するように構成することによって、ＮＭＯＳＦＥＴ１１およびＰＭＯＳＦＥＴ１２のそれぞれのソースの電位が、ｐｎｐ型のバイポーラトランジスタ１３のベースに起因して不安定になるのを抑制することができる。これにより、ソースの電位が不安定になるのを抑制することができるので、ゲート−ソース間電圧（ＶＧＳ）が不安定になるのを抑制することができる。その結果、ＮＭＯＳＦＥＴ１１およびＰＭＯＳＦＥＴ１２の閾値電圧が安定するので、半導体装置１の動作を安定化することができる。したがって、たとえば、半導体装置１をスイッチング素子として回路内に配置する場合に、コレクタからの出力を安定して制御することができる。
【００２３】
また、半導体装置１がオフ状態のときには、ｐｎｐ型のバイポーラトランジスタ１３のｎ型ベース層２６とｐ＋コレクタ層３１との間、および、ＮＭＯＳＦＥＴ１１のｎ＋ドレイン領域２９とｐウェル２３との間のｐｎ接合によって耐圧が維持されるので、半導体装置１を高耐圧に維持することができる。また、ＩＧＢＴのようにバイポーラトランジスタ１３のｎ型ベース層２６の厚みで耐圧を維持する構造ではないので、ｎ型ベース層２６の厚みを小さくすることができる。
【００２４】
また、第１実施形態では、ｐｎｐ型のバイポーラトランジスタ１３の真性ベース層２６ａの厚みは、ＮＭＯＳＦＥＴ１１およびＰＭＯＳＦＥＴ１２のソースおよびドレインの深さよりも小さいように構成することによって、真性ベース層２６ａの厚みが小さいので、高速スイッチングができる。
【００２５】
また、第１実施形態では、ＮＭＯＳＦＥＴ１１およびＰＭＯＳＦＥＴ１２が形成される主表面を有する半導体基板２１をさらに備え、ＮＭＯＳＦＥＴ１１のｎ＋ドレイン領域２９、ｎ＋ソース領域３０およびｎ＋型のゲート電極３６、ＰＭＯＳＦＥＴ１２のｐ＋ソース領域２７、ｐ＋ドレイン領域２８およびｐ＋型のゲート電極３５、および、ｐｎｐ型のバイポーラトランジスタ１３のｎ型ベース層２６、ｐ＋コレクタ層３１とｐ＋エミッタ層３２とが、半導体基板２１の主表面に形成されることによって、全ての端子が主表面上に形成されているので、図示しない他の半導体装置を半導体基板２１の主表面側に容易に集積することができる。
【００２６】
また、第１実施形態では、ＮＭＯＳＦＥＴ１１は、半導体基板２１の主表面におけるバイポーラトランジスタ１３のｎ型ベース層２６とｐ＋コレクタ層３１との間に形成されることによって、ｐｎｐ型のバイポーラトランジスタ１３のｎ型ベース層２６とＮＭＯＳＦＥＴ１１のｎ＋ドレイン領域２９、および、ｐｎｐ型のバイポーラトランジスタ１３のｐ＋コレクタ層３１とＮＭＯＳＦＥＴ１１のｎ＋ソース領域３０とをそれぞれ隣接して形成することができるので、ｐｎｐ型のバイポーラトランジスタ１３のｎ型ベース層２６とＮＭＯＳＦＥＴ１１のｎ＋ドレイン領域２９、および、ｐｎｐ型のバイポーラトランジスタ１３のｐ＋コレクタ層３１とＮＭＯＳＦＥＴ１１のｎ＋ソース領域３０とを、それぞれ、容易に電気的に接続することができる。これにより、半導体装置１をアレイ状にした場合に集積度を向上させることができる。また、ｐｎｐ型のバイポーラトランジスタ１３のｐ＋コレクタ層３１がガードリングの働きをするので、ノイズの吸収を行うことができる。
【００２７】
また、第１実施形態では、ＮＭＯＳＦＥＴ１１のｎ＋ドレイン領域２９と、ｐｎｐ型のバイポーラトランジスタ１３のｎ型ベース層２６とを直接接触するように形成することによって、ＮＭＯＳＦＥＴ１１のｎ＋ドレイン領域２９と、ｐｎｐ型のバイポーラトランジスタ１３のｎ型ベース層２６とを同じｎ型の１つの領域としてみなすことができる。すなわち、ＮＭＯＳＦＥＴ１１のｎ＋ドレイン領域２９とｐｎｐ型のバイポーラトランジスタ１３のｎ型ベース層２６とが１つの領域として機能するので、ＮＭＯＳＦＥＴ１１のｎ＋ドレイン領域２９とｐｎｐ型のバイポーラトランジスタ１３のｎ型ベース層２６との間に素子分離領域を形成する場合に比べて、ｐウェル２３とのｐｎ接合部の面積がより大きくなる。したがって、その分、半導体装置１を高耐圧にすることができる。
【００２８】
（第２実施形態）
図７は、本発明の第２実施形態による半導体装置の断面図である。図７を参照して、この第２実施形態では、上記第１実施形態と異なり、半導体基板の表面およびゲート電極の上部をシリサイド化した半導体装置について説明する。
【００２９】
この第２実施形態による半導体装置では、図７に示すように、ｐ＋ソース領域２７、ｐ＋型のゲート電極３５、ｐ＋ドレイン領域２８、ｎ型ベース層２６、ｐ＋エミッタ層３２、ｎ＋ドレイン領域２９、ｎ＋型のゲート電極３６、ｎ＋ソース領域３０およびｐ＋コレクタ層３１の表面がシリサイド化されて、金属シリサイド膜４１ａ〜４１ｇが形成されている。このように、ｎ型ベース層２６、ｐ＋ソース領域２７、ｐ＋ドレイン領域２８、ｎ＋ドレイン領域２９、ｎ＋ソース領域３０、ｐ＋コレクタ層３１およびｐ＋エミッタ層３２の各不純物領域の表面と、ｐ＋型のゲート電極３５およびｎ＋型のゲート電極３６の上部とをシリサイド化することにより、各不純物領域の抵抗と、ｐ＋型のゲート電極３５およびｎ＋型のゲート電極３６の抵抗とを低減することができる。また、ｎ型ベース層２６とｎ＋ドレイン領域２９とは、金属シリサイド膜４１ｅによって電気的に接続されている。なお、素子分離酸化膜２５の表面上には、図示しないポリシリコンが配置され、このポリシリコンがシリサイド化されることにより、金属シリサイド膜４１ｃの素子分離酸化膜２５上の部分が形成可能である。これにより、ＰＭＯＳＦＥＴ１２のドレインであるｐ＋ドレイン領域２８とｐｎｐ型のバイポーラトランジスタ１３のｎ型ベース層２６とを、容易に電気的に接続することが可能となる。その結果、装置の配線層のレイアウトが容易となる。また、ｎ＋ソース領域３０およびｐ＋コレクタ層３１は、金属シリサイド膜４１ｇによって電気的に接続されている。
【００３０】
なお、第２実施形態のその他の効果は、上記第１実施形態と同様である。
【００３１】
図８〜図１５は、第２実施形態による半導体装置の製造プロセスを説明するための断面図である。次に、図８〜図１５を参照して、第２実施形態による半導体装置の製造プロセスについて説明する。
【００３２】
まず、図８に示すように、ｐ型シリコン基板２１の表面の所定領域に、たとえばシャロートレンチアイソレーション（ＳＴＩ）法による素子分離酸化膜２４および素子分離酸化膜２５を形成する。その後、ｐ型シリコン基板２１上の所定の領域にリンを注入することにより、ｎウェル２２を形成する。また、ｐ型シリコン基板２１上の所定の領域にボロンを注入することにより、ｐウェル２３を形成する。このとき、チャネル領域のパンチスルーを防止するための注入として、ｎウェル２２領域に砒素を注入するとともに、ｐウェル領域２３にボロンを注入する。これにより、ＮＭＯＳＦＥＴ１１およびＰＭＯＳＦＥＴ１２のチャネルのパンチスルーを防止するとともに、閾値電圧を調整することが可能となる。また、ｐウェル２３中のパンチスルーを防止するために砒素が注入された不純物層は、サブコレクタとして作用する。
【００３３】
次に、図９に示すように、素子形成領域の表面に熱酸化法（たとえば、約９５０℃の温度を用いたドライ酸化）を用いて、シリコン酸化膜からなるゲート酸化膜３３および３４を形成し、ゲート酸化膜３３および３４を介してポリシリコンからなるｐ＋型のゲート電極３５およびｎ＋型のゲート電極３６を形成する。なお、ポリシリコンは、アモルファスシリコンでもよい。
【００３４】
次に、図１０に示すように、たとえば、ＨＴＯ（Ｈｉｇｈ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｏｘｉｄｅ）のような絶縁膜を形成した後、異方性エッチングを用いてエッチングすることにより、サイドウォールスペーサ３７および３８を形成する。
【００３５】
次に、図１１に示すように、ｎ型ベース層２６の形成領域以外の領域を覆うように、フォトレジスト１０１を形成した後、そのフォトレジスト１０１をマスクとして、たとえば、リンを注入する。これにより、ｐｎｐ型のバイポーラトランジスタ１３のｎ型ベース層２６を形成する。この後、フォトレジスト１０１を除去する。
【００３６】
次に、図１２に示すように、ＮＭＯＳＦＥＴ１１の形成領域以外の領域を覆うように、フォトレジスト１０２を形成した後、そのフォトレジスト１０２をマスクとして、たとえば、砒素を注入する。これにより、ＮＭＯＳＦＥＴ１１のｎ＋型のゲート電極３６への不純物の注入と、ｎ＋ドレイン領域２９およびｎ＋ソース領域３０の形成を同時に行う。ここで、ｎ＋ドレイン領域２９は、ｎ型ベース層２６と連続するように形成する。この後、フォトレジスト１０２を除去する。
【００３７】
次に、図１３に示すように、ＰＭＯＳＦＥＴ１２、ｐ＋コレクタ層３１およびｐ＋エミッタ層３２の形成領域以外の領域を覆うように、フォトレジスト１０３を形成した後、たとえば、ボロンを注入する。これにより、ＰＭＯＳＦＥＴ１２のｐ＋型のゲート電極３５への不純物の注入と、ｐ＋ソース領域２７、ｐ＋ドレイン領域２８、ｐｎｐ型のバイポーラトランジスタのｐ＋エミッタ層３２およびｐ＋コレクタ層３１の形成を同時に行う。この後、フォトレジスト１０３を除去する。
【００３８】
次に、図１４に示すように、ｐ＋ソース領域２７、ｐ＋型のゲート電極３５、ｐ＋ドレイン領域２８、ｐｎｐ型のバイポーラトランジスタのｎ型ベース層２６、ｐ＋エミッタ層３２、ｎ＋ドレイン領域２９、ｎ＋型のゲート電極３６、ｎ＋ソース領域３０および、ｐｎｐ型のバイポーラトランジスタのｐ＋コレクタ層３１の表面に、たとえば、ＣｏＳｉ２からなる金属シリサイド膜４１ａ〜４１ｇを形成する。また、ｐ＋ドレイン領域２８とｎ型ベース層２６との間の素子分離酸化膜２５上の一部に、たとえば、図示しないポリシリコンを形成した後、金属シリサイド膜４１ｃを形成することにより、ｐ＋ドレイン領域２８とｎ型ベース層２６とを電気的に接続する。
【００３９】
最後に、図１５に示すように、プラズマＣＶＤ法を用いて、半導体装置１の全面に酸化シリコンからなる層間絶縁膜１０４を形成した後、層間絶縁膜１０４に、金属シリサイド膜４１ａ、４１ｂ、４１ｄ、４１ｆおよび４１ｇにそれぞれ達するコンタクトホール１０４ａ、１０４ｂ、１０４ｃ、１０４ｄおよび１０４ｅを形成する。そして、コンタクトホール１０４ａ、１０４ｂ、１０４ｃ、１０４ｄおよび１０４ｅ内に、それぞれ、コンタクトプラグ１０５、１０６、１０７、１０８および１０９を形成する。このようにして第２実施形態による半導体装置１が形成される。
【００４０】
（第３実施形態）
図１６は、本発明の第３実施形態による半導体装置の断面図である。図１６を参照して、この第３実施形態では、上記第２実施形態と異なり、ｎウェル２２およびｐウェル２３は、深いｎウェル５１（ディープｎウェル：ＤＮＷ）内に形成されている。これにより、ｐｎｐ型のバイポーラトランジスタ１３のコレクタ電流のうち、ｐ型シリコン基板２１へ拡散する電流を抑制することができるので、効率よくｐ＋コレクタ層３１に電流を収束させることが可能となる。その結果、ｐｎｐ型のバイポーラトランジスタ１３のオン抵抗を低減することができる。なお、ｎウェル５１は、本発明における「第２ウェル領域」の一例である。
【００４１】
なお、第３実施形態のその他の効果は、上記第２実施形態と同様である。
【００４２】
（第４実施形態）
図１７は、本発明の第４実施形態による半導体装置の断面図である。図１７を参照して、この第４実施形態では、上記第２実施形態と異なり、ｎ型シリコン基板５２の表面上にｐ＋埋め込み層５３を形成し、さらにｐ−エピタキシャル層５４を形成した構造を有する。これにより、低抵抗率のｐ＋埋め込み層５３を介してエミッタ（Ｅ）からコレクタ（Ｃ）に正孔が流れるので、ｐｎｐ型のバイポーラトランジスタ１３のコレクタ抵抗を低減することができる。その結果、スイッチングのターンオン時間を低減することができる。なお、ｐ＋埋め込み層５３およびｐ−エピタキシャル層５４は、それぞれ、本発明における「第１埋め込み層」および「第１半導体領域」の一例である。
【００４３】
なお、第４実施形態のその他の効果は、上記第２実施形態と同様である。
【００４４】
（第５実施形態）
図１８は、本発明の第５実施形態による半導体装置の断面図である。図１８を参照して、この第５実施形態では、上記第４実施形態と異なり、高濃度不純物層であるｐ＋コレクタ層３１からｐ＋埋め込み層５３に達するｐ＋型リーチスルー５５を有している。これにより、低抵抗率のｐ＋埋め込み層５３と、低抵抗率のｐ＋型リーチスルー５５と、低抵抗率のｐ＋コレクタ層５５とを介して、エミッタ（Ｅ）からコレクタ（Ｃ）に正孔が流れるので、ｐｎｐ型のバイポーラトランジスタ１３のコレクタ抵抗をさらに低減することができる。なお、ｐ＋型リーチスルー５５は、本発明における「第２半導体領域」の一例である。
【００４５】
なお、第５実施形態のその他の効果は、上記第２実施形態と同様である。
【００４６】
（第６実施形態）
図１９は、本発明の第６実施形態による半導体装置の断面図である。図１９を参照して、この第６実施形態では、上記第５実施形態と異なり、ｐ＋埋め込み層５６をｎ型シリコン基板５２の所定の領域のみに形成する。これにより、ｐ＋埋め込み層５６とｎ型シリコン基板５２との寄生容量、および、ｎウェル２２とｐ−エピタキシャル層５４ａとの寄生容量を低減することができるので、スイッチング時間を短くすることができる。また、ｐ＋埋め込み層５６の表面からの深さをｎウェル２２に関係なく設計できるので、ｐｎｐ型のバイポーラトランジスタ１３の最適化が容易になり、さらに、スイッチング時間を短縮することができる。  
【００４７】
なお、第６実施形態のその他の効果は、上記第２実施形態と同様である。
【００４８】
（第７実施形態）
図２０は、本発明の第７実施形態による半導体装置の回路図である。図２１は、本発明の第７実施形態による半導体装置の断面図である。図２０および図２１を参照して、この第７実施形態では、上記第２実施形態と異なり、インバータ６４の出力を受けるバイポーラトランジスタ６３をｎｐｎ型のバイポーラトランジスタ６３に置き換えた例について説明する。まず、図２０および図２１を参照して、本発明の第７実施形態による半導体装置の構成について説明する。
【００４９】
この第７実施形態による半導体装置２は、図２１に示すように、ＮＭＯＳＦＥＴ６１とＰＭＯＳＦＥＴ６２と、ｎｐｎ型のバイポーラトランジスタ６３とによって構成されている。なお、ＮＭＯＳＦＥＴ６１は、本発明の「第２導電型の第２電界効果型トランジスタ」の一例であり、ＰＭＯＳＦＥＴ６２は、本発明の「第１導電型の第１電界効果型トランジスタ」の一例である。ＮＭＯＳＦＥＴ６１のソースとｎｐｎ型のバイポーラトランジスタ６３のエミッタ（Ｅ）は、電気的に接続されている。ＰＭＯＳＦＥＴ６２のソースとｎｐｎ型のバイポーラトランジスタ６３のコレクタ（Ｃ）は、電気的に接続されている。また、ＮＭＯＳＦＥＴ６１のドレインとＰＭＯＳＦＥＴ６２のドレインとは、それぞれ、ｎｐｎ型のバイポーラトランジスタ６３のベース（Ｂ）に接続されている。また、ＮＭＯＳＦＥＴ６１のゲートとＰＭＯＳＦＥＴ６２のゲートとはゲート端子（Ｇ）に接続されている。ここで、ＮＭＯＳＦＥＴ６１のドレインとＰＭＯＳＦＥＴ６２のドレインとは接続されており、ＮＭＯＳＦＥＴ６１とＰＭＯＳＦＥＴ６２とによってインバータ６４が形成されている。このインバータ６４の出力は、ｎｐｎ型のバイポーラトランジスタ６３のベース（Ｂ）に入力される。また、半導体装置２の出力は、ＰＭＯＳＦＥＴ６２のソースと、ｎｐｎ型のバイポーラトランジスタ６３のコレクタ（Ｃ）とから出力される。
【００５０】
図２１に示すように、ｐ型シリコン基板７１の主表面にｐウェル７２、ｎウェル７３、素子分離酸化膜７４および素子分離酸化膜７５が形成されている。また、ｐウェル７２の表面には、チャネル領域７２ａを挟むように所定の間隔を隔ててｎ＋ソース領域７７およびｎ＋ドレイン領域７８が形成されている。ｎ＋ソース領域７７およびｎ＋ドレイン領域７８は、それぞれ、ＮＭＯＳＦＥＴ６１のソースおよびドレインとして機能する。なお、ｎ＋ソース領域７７およびｎ＋ドレイン領域７８は、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造を有するように形成してもよい。チャネル領域７２ａ上には、ゲート酸化膜８３を介して、ｎ型の不純物がドープされたポリシリコンからなるｎ＋型のゲート電極８５が形成されている。ｎ＋ソース領域７７、ｎ＋ドレイン領域７８、チャネル領域７２ａ、ｎ＋型のゲート電極８５によって、ＮＭＯＳＦＥＴ６１が構成されている。ｎ＋型のゲート電極８５の側面には、ＨＴＯ（Ｈｉｇｈ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｏｘｉｄｅ）などからなるサイドウォールスペーサ８７が形成されている。
【００５１】
また、ｎウェル７３の表面には、チャネル領域７３ａを挟むように所定の間隔を隔てて、ｐ＋ドレイン領域７９およびｐ＋ソース領域８０が形成されている。ｐ＋ドレイン領域７９およびｐ＋ソース領域８０は、それぞれ、ＰＭＯＳＦＥＴ６２のドレインおよびソースとして機能する。なお、ｐ＋ドレイン領域７９およびｐ＋ソース領域８０は、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造を有するように形成してもよい。チャネル領域７３ａ上には、ゲート酸化膜８４を介してｐ型の不純物がドープされたポリシリコンからなるｐ＋型のゲート電極８６が形成されている。ｐ＋ドレイン領域７９、ｐ＋ソース領域８０、チャネル領域７３ａ、ｐ＋型のゲート電極８６によって、ＰＭＯＳＦＥＴ６２が構成されている。ｐ＋型のゲート電極８６の側面には、ＨＴＯ（Ｈｉｇｈ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｏｘｉｄｅ）などからなるサイドウォールスペーサ８８が形成されている。
【００５２】
また、ｎウェル７３の表面には、ＰＭＯＳＦＥＴ６２のｐ＋ドレイン領域７９およびｐ＋ソース領域８０を挟むように、所定の間隔を隔てて、ｐｎｐ型のバイポーラトランジスタ６３のｐ型ベース層７６と、ｎ＋コレクタ層８１とが形成されている。すなわち、ｐ型ベース層７６は、ＰＭＯＳＦＥＴ６２のｐ＋ドレイン領域７９と連続するように形成されているとともに、ｎ＋コレクタ層８１は、ＰＭＯＳＦＥＴ６２のｐ＋ソース領域８０に隣接するように形成されている。また、ｐ型ベース層７６の表面には、ｎｐｎ型のバイポーラトランジスタ６３のｎ＋エミッタ層８２が形成されている。このように、本実施形態では、ＮＭＯＳＦＥＴ６１のｎ＋ソース領域７７、ｎ＋ドレイン領域７８およびｎ＋型のゲート電極８５、ＰＭＯＳＦＥＴ６２のｐ＋ドレイン領域７９、ｐ＋ソース領域８０およびｐ＋型のゲート電極８６、および、ｎｐｎ型のバイポーラトランジスタ６３のｐ型ベース層７６、ｎ＋コレクタ層８１およびｎ＋エミッタ層８２の全ての端子が、共に、半導体基板７１の主表面に形成されている。なお、ｎ＋コレクタ層８１は、本発明における「第２コレクタ引出領域」の一例である。
【００５３】
なお、第７実施形態では、ｐ型ベース層７６の表面のｎ＋エミッタ層８２下には、真性ベース層７６ａが形成されており、ＮＭＯＳＦＥＴ６１のｎ＋ソース領域７７およびｎ＋ドレイン領域７８の深さと、ＰＭＯＳＦＥＴ６２のｐ＋ドレイン領域７９およびｐ＋ソース領域８０の深さとよりも小さい厚みを有する。
【００５４】
また、ｎ＋ソース領域７７、ｎ＋型のゲート電極８５、ｎ＋ドレイン領域７８、ｐ型ベース層７６、ｎ＋エミッタ層８２、ｐ＋ドレイン領域７９、ｐ＋型のゲート電極８６、ｐ＋ソース領域８０およびｎ＋コレクタ層８１の所定の表面上がシリサイド化されて、金属シリサイド膜９１ａ〜９１ｇが形成されている。このように、ｐ型ベース層７６、ｎ＋ソース領域７７、ｎ＋ドレイン領域７８、ｐ＋ドレイン領域７９、ｐ＋ソース領域８０およびｎ＋エミッタ層８２の各不純物層の表面と、ｎ＋型のゲート電極８５およびｐ＋型のゲート電極８６の上部とをシリサイド化することにより、各不純物層の抵抗と、ｎ＋型のゲート電極８５およびｐ＋型のゲート電極８６の抵抗とを低減することが可能となる。また、ｐ型ベース層７６とｐ＋ドレイン領域７９とは、金属シリサイド膜９１ｅによって電気的に接続されている。なお、素子分離酸化膜７５の表面上には、図示しないポリシリコンが配置され、このポリシリコンがシリサイド化されることにより、金属シリサイド膜９１ｃの素子分離酸化膜７５上の部分が形成可能である。これにより、ＮＭＯＳＦＥＴ６１のドレインであるｎ＋ドレイン領域７８とｎｐｎ型のバイポーラトランジスタ６３のｐ型ベース層７６とを、容易に電気的に接続することが可能となる。その結果、装置の配線層のレイアウトが容易となる。また、ｐ＋ソース領域８０およびｎ＋コレクタ層８１は、金属シリサイド膜９１ｇによって電気的に接続されている。
【００５５】
次に、図２０および図２１を参照して、第７実施形態による半導体装置の動作について説明する。インバータ６４のゲート端子（Ｇ）に入力される入力信号（ＶＧ）がＬｏｗのとき、インバータ６４のＰＭＯＳＦＥＴ６２は、オン状態となり、ｎｐｎ型のバイポーラトランジスタ６３のベース（Ｂ）に正孔が注入される。これにより、ｎｐｎ型のバイポーラトランジスタ６３は、オン状態となり、コレクタ（Ｃ）に大量の電子が流れる。一方、インバータ６４のゲート端子（Ｇ）に入力される入力信号（ＶＧ）がＨｉｇｈのとき、インバータ６４のＮＭＯＳＦＥＴ６１は、オン状態になるので、ｎｐｎ型のバイポーラトランジスタ６３のベース（Ｂ）およびエミッタ（Ｅ）が同電位となり、ｎｐｎ型のバイポーラトランジスタ６３のベース（Ｂ）とコレクタ（Ｃ）との間、および、図２１に示す、ＰＭＯＳＦＥＴ６２のｐ＋ドレイン領域７９とｎウェル７３との間のｐｎ接合により耐圧を維持する。
【００５６】
第７実施形態では、上記のように、互いにドレイン領域が接続されたＮＭＯＳＦＥＴ６１およびＰＭＯＳＦＥＴ６２を含むインバータ６４と、インバータ６４の出力がベース（Ｂ）に入力されるｎｐｎ型のバイポーラトランジスタ６３とを備えることにより、半導体装置２がオン状態のときには、バイポーラトランジスタ６３によって増幅された電流を取り出すことができるので、オン抵抗を低くすることができる。また、ゲート端子（Ｇ）がＬｏｗからＨｉｇｈに変わるとき（ターンオフ時）には、接続されたＮＭＯＳＦＥＴ６１およびＰＭＯＳＦＥＴ６２により、ｎｐｎ型のバイポーラトランジスタ６３に蓄積された電子を引き抜くことができるので、高速でターンオフを行うことができる。また、ＮＭＯＳＦＥＴ６１のソースおよびＰＭＯＳＦＥＴ６２のソースを、それぞれ、電源供給線に接続されるように構成することによって、ＮＭＯＳＦＥＴ６１およびＰＭＯＳＦＥＴ６２のソースの電圧が安定するのでゲート−ソース間電位（ＶＧＳ）を安定化することができる。その結果、ＮＭＯＳＦＥＴ６１およびＰＭＯＳＦＥＴ６２の閾値電圧が安定するので、半導体装置の動作を安定化することができる。また、バイポーラトランジスタ６３をｎｐｎ型に置き換えることにより、移動度を高くすることができるので、ターンオン時間を短縮するとともに、オン抵抗をより低減することができる。また、半導体装置２がオフ状態のときには、ｎｐｎ型のバイポーラトランジスタ６３のｐ型ベース層７６とｎ＋コレクタ層８１との間、および、ＰＭＯＳＦＥＴ６２のｐ＋ドレイン領域７９とｎウェル７３との間のｐｎ接合によって耐圧が維持され、ＩＧＢＴのようにｎｐｎ型のバイポーラトランジスタ６３のｐ型ベース層７６の厚みで耐圧を維持する構造ではないので、ｐ型ベース層７６の厚みを小さくすることができる。
【００５７】
また、第７実施形態では、ｎｐｎ型のバイポーラトランジスタ６３の真性ベース層７６ａの厚みは、ＮＭＯＳＦＥＴ６１およびＰＭＯＳＦＥＴ６２のソースおよびドレインの深さよりも小さいように構成することによって、真性ベース層７６ａの厚みが小さいので、高速スイッチングができる。
【００５８】
また、第７実施形態では、ＮＭＯＳＦＥＴ６１およびＰＭＯＳＦＥＴ６２が形成される主表面を有する半導体基板７１をさらに備え、ＮＭＯＳＦＥＴ６１のｎ＋ソース領域７７、ｎ＋ドレイン領域７８およびｎ＋型のゲート電極８５、ＰＭＯＳＦＥＴ６２のｐ＋ドレイン領域７９、ｐ＋ソース領域８０およびｐ＋型のゲート電極８６、および、ｎｐｎ型のバイポーラトランジスタ６３のｐ型ベース層７６、ｎ＋コレクタ層８１およびｎ＋エミッタ層８２が、半導体基板７１の主表面に形成されることによって、全ての端子が主表面上に形成されているので、他の半導体装置を半導体基板７１の主表面側に集積しやすくすることができる。
【００５９】
また、第７実施形態では、ＰＭＯＳＦＥＴ６２は、半導体基板７１の主表面におけるｎｐｎ型のバイポーラトランジスタ６３のｐ型ベース層７６とｎ＋コレクタ層８１との間に形成されることによって、ｎｐｎ型のバイポーラトランジスタ６３のｐ型ベース層７６とＰＭＯＳＦＥＴ６２のｐ＋ドレイン領域７９、および、ｎｐｎ型のバイポーラトランジスタ６３のｎ＋コレクタ層８１とＰＭＯＳＦＥＴ６２のｐ＋ソース領域８０とをそれぞれ隣接して形成することができるので、ｎｐｎ型のバイポーラトランジスタ６３のｐ型ベース層７６とＰＭＯＳＦＥＴ６２のｐ＋ドレイン領域７９、および、ｎｐｎ型のバイポーラトランジスタ６３のｎ＋コレクタ層８１とＰＭＯＳＦＥＴ６２のｐ＋ソース領域８０とを、それぞれ、容易に電気的に接続することができる。
【００６０】
（第８実施形態）
図２２は、本発明の第８実施形態による半導体装置の断面図である。図２２を参照して、この第８実施形態では、上記第７実施形態と異なり、ｐ型シリコン基板９２の表面上に低抵抗率のｎ＋埋め込み層９３ａを形成し、さらにｎ−エピタキシャル層９４を形成した構造を有する。これにより、低抵抗率のｎ＋埋め込み層９３ａを介してエミッタ（Ｅ）からコレクタ（Ｃ）に電子が流れるので、ｎｐｎ型のバイポーラトランジスタ６３のコレクタ抵抗を低減することができるので、スイッチングのターンオン時間を低減することができる。なお、ｎ＋埋め込み層９３ａは、本発明における「第２埋め込み層」の一例である。
【００６１】
なお、第８実施形態のその他の効果は、上記第７実施形態と同様である。
【００６２】
（第９実施形態）
図２３は、本発明の第９実施形態による半導体装置の断面図である。図２３を参照して、この第９実施形態では、上記第８実施形態と異なり、高濃度不純物層であるｎ＋コレクタ層８１からｎ＋埋め込み層９３ａにまで達するｎ＋型リーチスルー９５を有している。これにより、低抵抗率のｎ＋埋め込み層９３ａと、低抵抗率のｎ＋型リーチスルー９５と、低抵抗率のｎ＋コレクタ層９５とを介して、エミッタ（Ｅ）からコレクタ（Ｃ）に電子が流れるので、ｎｐｎ型のバイポーラトランジスタ６３のコレクタ抵抗をさらに低減することができる。なお、ｎ＋型リーチスルー９５は、本発明における「第４半導体領域」の一例である。
【００６３】
なお、第９実施形態のその他の効果は、上記第７実施形態と同様である。
【００６４】
（第１０実施形態）
図２４は、本発明の第１０実施形態による半導体装置の断面図である。図２４を参照して、この第１０実施形態では、上記第９実施形態と異なり、ｎ＋埋め込み層９３ｂをｐ型シリコン基板９２の所定の領域のみに形成する。これにより、ｎ＋埋め込み層９３ｂとｐ型シリコン基板９２との寄生容量、および、ｐウェル７２とｎ−エピタキシャル層９４ａとの寄生容量を低減することができるので、スイッチングのターンオン時間を短くすることができる。また、ｎ＋埋め込み層９３ｂの表面からの深さを、ｐウェル７２に関係なく設計できるのでｎｐｎ型のバイポーラトランジスタ６３の最適化が容易になり、さらに、スイッチング時間を短縮することができる。なお、ｎ−エピタキシャル層９４ａは、本発明における「第３半導体領域」の一例である。
【００６５】
なお、第１０実施形態のその他の効果は、上記第７実施形態と同様である。
【００６６】
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【００６７】
たとえば、上記第１実施形態では、電極配置として、図３に示すように、ＰＭＯＳＦＥＴ１２、ｐｎｐ型のバイポーラトランジスタ１３およびＮＭＯＳＦＥＴ１１の各素子が平面的に見て一直線上に配置する構成にしたが、本発明はこれに限らず、図２５に示すように、ＰＭＯＳＦＥＴ１２がゲート端子（Ｇ）を挟んで、ＮＭＯＳＦＥＴ１１とｐｎｐ型のバイポーラトランジスタ１３と対向するように配置され、ＮＭＯＳＦＥＴ１１のｎ＋型のゲート電極３６とＰＭＯＳＦＥＴ１２のｐ＋型のゲート電極３５とは、同一のポリシリコンゲート４２ｃにより接続されている。これにより、各ゲート電極および各不純物領域のパターンが簡素化された構造となり、プロセスが容易になる。図２６は、図２５のセルをアレイ状に並べたものである。コレクタ（Ｃ）を共通化した折り返しのパターンとすることができることにより、素子の高集積化を図ることができる。
【００６８】
また、上記第７実施形態〜第１０実施形態では、インバータ６４のゲート端子（Ｇ）に入力される入力信号（ＶＧ）がＬｏｗのとき、ｎｐｎ型のバイポーラトランジスタ６３がオン状態となるが、本発明はこれに限らず、図２０に示すインバータ６４の前段にもう一つのインバータを加えることにより、インバータ６４のゲート端子（Ｇ）に入力される入力信号（ＶＧ）がＨｉｇｈのとき、ｎｐｎ型のバイポーラトランジスタ６３がオン状態になるようにしてもよい。
【図面の簡単な説明】
【００６９】
【図１】本発明の第１実施形態による半導体装置の回路図である。
【図２】図１に示した第１実施形態による半導体装置の断面図である。
【図３】図１に示した第１実施形態による半導体装置の電極配置図である。
【図４】図１に示した第１実施形態による半導体装置をアレイ状に並べたときの電極配置図である。
【図５】本発明の第１実施形態によるｐｎｐ型のバイポーラトランジスタ経路のエネルギーバンドの模式図である。
【図６】本発明の第１実施形態によるＮＭＯＳＦＥＴ経路のエネルギーバンドの模式図である。
【図７】本発明の第２実施形態による半導体装置の断面図である。
【図８】本発明の第２実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図９】本発明の第２実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図１０】本発明の第２実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図１１】本発明の第２実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図１２】本発明の第２実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図１３】本発明の第２実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図１４】本発明の第２実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図１５】本発明の第２実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図１６】本発明の第３実施形態による半導体装置の断面図である。
【図１７】本発明の第４実施形態による半導体装置の断面図である。
【図１８】本発明の第５実施形態による半導体装置の断面図である。
【図１９】本発明の第６実施形態による半導体装置の断面図である。
【図２０】本発明の第７実施形態による半導体装置の回路図である。
【図２１】本発明の第７実施形態による半導体装置の断面図である。
【図２２】本発明の第８実施形態による半導体装置の断面図である。
【図２３】本発明の第９実施形態による半導体装置の断面図である。
【図２４】本発明の第１０実施形態による半導体装置の断面図である。
【図２５】本発明の第１実施形態の変形例による半導体装置の電極配置図である。
【図２６】本発明の第１実施形態の変形例による半導体装置をアレイ状に並べたときの電極配置図である。
【符号の説明】
【００７０】
１１  ＮＭＯＳＦＥＴ（第１導電型の第１電界効果型トランジスタ）
１２  ＰＭＯＳＦＥＴ（第２導電型の第２電界効果型トランジスタ）
１３  ｐｎｐ型のバイポーラトランジスタ
１４、６４  インバータ
２１、９２  ｐ型シリコン基板（半導体基板）
２２、７３  ｎウェル
２３  ｐウェル（第１ウェル領域）
２６  ｎ型ベース層（第２不純物領域）
２６ａ、７６ａ  真性ベース層
２７、８０  ｐ＋ソース領域
２８、７９  ｐ＋ドレイン領域
２９  ｎ＋ドレイン領域（第１不純物領域）
３０、７７  ｎ＋ソース領域
３１  ｐ＋コレクタ層（第１コレクタ引出領域）
３２  ｐ＋エミッタ層
３３、３４、８３、８４  ゲート酸化膜
３５、８６  ｐ＋型のゲート電極
３６、８５  ｎ＋型のゲート電極
３７、３８、８７、８８  サイドウォールスペーサ
４１ａ、４１ｂ、４１ｃ、４１ｄ、４１ｅ、４１ｆ、４１ｇ、９１ａ、９１ｂ、９１ｃ、９１ｄ、９１ｅ、９１ｆ、９１ｇ  金属シリサイド膜
４２、４２ａ、４２ｃ  ポリシリコンゲート
５１  ディープｎウェル（ＤＮＷ）（第２ウェル領域）
５２  ｎ型シリコン基板（半導体基板）
５３  ｐ＋埋め込み層（第１埋め込み層）
５４、５４ａ  ｐ−エピタキシャル層（第１半導体領域）
５５  ｐ＋型リーチスルー（第２半導体領域）
５６  ｐ＋埋め込み層５６
６１  ＮＭＯＳＦＥＴ（第２導電型の第２電界効果型トランジスタ）
６２  ＰＭＯＳＦＥＴ（第１導電型の第１電界効果型トランジスタ）
６３  ｎｐｎ型のバイポーラトランジスタ
７２  ｐウェル
７６  ｐ型ベース層（第２不純物領域）
７８  ｎ＋ドレイン領域
７９  ｐ＋ドレイン領域（第１不純物領域）
８１  ｎ＋コレクタ層（第２コレクタ引出領域）
８２  ｎ＋エミッタ層
９３ａ  ｎ＋埋め込み層（第２埋め込み層）
９４、９４ａ  ｎ−エピタキシャル層（第３半導体領域）
９５  ｎ＋型リーチスルー（第４半導体領域）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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