(57)【要約】【課題】プラズマプロセス中における半導体素子の損傷のないＳＯＩ基板を用いる半導体装置を提供する。【解決手段】半導体装置は、埋め込み酸化膜によって支持基板から絶縁分離されるとともに、埋め込み酸化膜にまで達する厚さを有するフィールド酸化膜によって、第１および第２の領域を含む複数の領域に分離された活性層を有するＳＯＩ基板の、第１の領域に形成された不純物拡散領域をドレイン領域とするＭＯＳトランジスタと、第１の配線層とを有する。ここで、第１の配線層が、不純物拡散領域に、直接か、または、第１の配線層より下層の配線層の配線を介して接続された、少なくとも１つの配線を有し、活性層の第２の領域に形成されたダミー不純物拡散領域が、不純物拡散領域に、第１の配線層の配線もしくは第１の配線層より下層の配線層の配線を介して接続されている。【選択図】図２
2008294463.tif 000002
【特許請求の範囲】
【請求項１】
埋め込み酸化膜によって支持基板から絶縁分離されるとともに、前記埋め込み酸化膜にまで達する厚さを有するフィールド酸化膜によって、第１および第２の領域を含む複数の領域に分離された活性層を有するＳＯＩ基板の、前記第１の領域に形成された不純物拡散領域をドレイン領域とするＭＯＳトランジスタと、第１の配線層とを有する半導体装置において、
前記第１の配線層が、前記不純物拡散領域に、直接か、または、該第１の配線層より下層の配線層の配線を介して接続された、少なくとも１つの配線を有し、
さらに、前記活性層の第２の領域に形成されたダミー不純物拡散領域が、前記不純物拡散領域に、前記第１の配線層の配線もしくは前記第１の配線層より下層の配線層の配線を介して接続されていることを特徴とする半導体装置。
【請求項２】
前記ダミー拡散領域が容量素子として用いられることを特徴とする請求項１記載の半導体装置。
【請求項３】
埋め込み酸化膜によって支持基板から絶縁分離されるとともに、前記埋め込み酸化膜にまで達する厚さを有するフィールド酸化膜によって、第１の領域を含む複数の領域に分離された活性層を有するＳＯＩ基板の、前記第１の領域に形成された不純物拡散領域をドレイン領域とするＭＯＳトランジスタと、第１の配線層とを有する半導体装置において、
前記第１の配線層が、前記不純物拡散領域に、直接か、または、該第１の配線層より下層の配線層の配線を介して接続された、少なくとも１つの配線を有し、
さらに、前記支持基板に形成されたＰ／Ｎ接合ダイオードが、前記不純物拡散領域に、前記第１の配線層の配線もしくは前記第１の配線層より下層の配線層の配線を介して接続されていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳＯＩ（Silicon-On-Insulator）基板を用いる半導体装置に関するものである。
【背景技術】
【０００２】
半導体装置の製造工程では、例えばプラズマエッチング、スパッタリング、プラズマＣＶＤ（化学気相成長）、イオン注入など様々なプラズマプロセスが使用されている。
【０００３】
このプラズマプロセス中に、その表面上に金属配線やその他の構造が形成された半導体基板に、荷電粒子（イオン、電子）が入射すると、半導体基板に接続されていない浮遊状態の金属配線に電荷が蓄積され、チャージアップ現象が発生する。この金属配線にＭＯＳ（Metal-Oxide Semiconductor）型半導体素子（ＭＯＳ型トランジスタ）のゲート電極が接続されていると、ゲート電極の下のゲート絶縁膜にプラズマダメージが発生する場合がある。すなわち、高電圧が印加されて、その品質が劣化したり、さらには絶縁破壊を起こす場合がある。
【０００４】
以下、具体例を挙げて説明する。
【０００５】
図８〜１０は、いずれもゲート酸化膜でプラズマダメージが発生する原理を表す一例の断面図である。ここで、図８は、第１金属配線のプラズマエッチング工程、図９は、図８に続く第２コンタクトホールのプラズマエッチング工程、図１０は、図９に続くパッシベーション膜のプラズマエッチング工程であり、プラズマダメージにより、それぞれＭＯＳ型トランジスタのゲート電極が破壊される様子を概念的に表している。
【０００６】
まず、図８において、シリコン基板（半導体基板）６４の表面上には、フィールド酸化膜６６を介して分離された２つのＭＯＳ型トランジスタ６８，７０が形成されている。
【０００７】
図中右側のＭＯＳ型トランジスタ６８は、シリコン基板６４の表面近傍に、ソース領域およびドレイン領域となる２つの不純物拡散領域７２，７４が形成され、これら２つの不純物拡散領域７２，７４の間のシリコン基板６４の上に、ゲート絶縁膜７６を介して、紙面に対して垂直方向に延在するゲート電極７８が形成されている。左側のＭＯＳ型トランジスタ７０は、右側のＭＯＳトランジスタ６８を９０゜回転したもので、ゲート電極２８は、図中左右方向に延在している。
【０００８】
これらの２つのＭＯＳ型トランジスタ６８，７０が形成されたシリコン基板６４の上に第１層間絶縁膜４８が形成され、この第１層間絶縁膜４８に開孔された第１コンタクトホール２６を介して、左側のＭＯＳ型トランジスタ７０のゲート電極２８は、第１層間絶縁膜４８の上に形成された第１金属配線１６と接続されている。
【０００９】
図８は、第１金属配線１６を形成するための金属膜を堆積し、その上にフォトレジスト３４を形成し、このフォトレジスト３４をマスクとしてプラズマエッチングしているところである。
【００１０】
この場合、プラズマ雰囲気中の荷電粒子は、エッチングされた後の第１金属配線１６の側面から入射し、この第１金属配線１６の側面積に応じて、第１の金属配線１６、第１コンタクトホール２６および左側のＭＯＳ型トランジスタ７０のゲート電極２８に電荷が蓄積される。そして、その蓄積量が限界量を超えると、ゲート電極２８の下のゲート絶縁膜７６の特性が劣化ないしはゲート絶縁膜７６が破壊される。
【００１１】
続いて、図９は、図８の工程で第１金属配線１６が形成された半導体装置の上に第２層間絶縁膜８０を形成し、この第２層間絶縁膜８０の上にフォトレジスト８２を形成し、このフォトレジスト８２をマスクとして、第２層間絶縁膜８０をプラズマエッチングして、複数の第２コンタクトホール８４を開孔しているところである。
【００１２】
この場合、荷電粒子は、開孔された複数の第２コンタクトホール８４の穴底に露出した第１金属配線１６の表面から入射し、これら複数の第２コンタクトホール８４の底面積に応じて、第１金属配線１６、第１コンタクトホール２６および左側のＭＯＳ型トランジスタ７０のゲート電極２８に電荷が蓄積される。そして、その蓄積量が限界量を超えると、ゲート電極２８の下のゲート絶縁膜７６の特性が劣化ないしはゲート絶縁膜７６が破壊される。
【００１３】
続いて、図１０は、図９の工程で第２層間絶縁膜８０に第２コンタクトホール８４が開孔された半導体装置の上にパッドとなる第２金属配線８６を形成し、この第２金属配線８６が形成された半導体装置の上にパッシベーション膜８８を形成し、このパッシベーション膜８８の上にフォトレジスト９０を形成し、このフォトレジスト９０をマスクとしてパッシベーション膜８８をプラズマエッチングし、パッド開口部９２を開孔しているところである。
【００１４】
この場合、荷電粒子は、開口されたパッド開口部９２の穴底に露出した第２金属配線８６の表面から入射し、このパッド開口部９２の平面積に応じて、第２金属配線８６、第２コンタクトホール８４、第１金属配線１６、第１コンタクトホール２６および左側のＭＯＳ型トランジスタ７０のゲート電極２８に電荷が蓄積される。そして、その蓄積量が限界量を超えると、ゲート電極２８の下のゲート絶縁膜７６の特性が劣化ないしはゲート絶縁膜７６が破壊される。
【００１５】
このように、プラズマ雰囲気中に晒された金属配線は荷電粒子を捕獲するアンテナとして作用し、ゲート電極に直接、ないしは下層の配線層の配線を介して接続された金属配線のプラズマエッチング時の平面積（上面積）や側面積、または、この金属配線上のコンタクトホールやパッド開口部の平面積の増加に応じてゲート絶縁膜の劣化は著しくなる。この現象は、一般的にアンテナ効果と呼ばれている。
【００１６】
前述のアンテナ効果によるプラズマダメージを緩和するためには、例えば特許文献１〜３等に開示されているように、アンテナルールと呼ばれるレイアウト設計上の制限を設けたり、抵抗やダイオード等の保護用素子を設けるのが一般的である。例えば、不純物拡散領域に接続されていない金属配線をゲート電極に接続する場合、従来より、ゲート電極の面積に対する金属配線の面積の比（アンテナ比）を所定の値以下に制限することが行われている。
【００１７】
【特許文献１】特開平８−９７４１６号
【特許文献２】特開平１１−１８６３９４号
【特許文献３】特開平１１−２９７８３６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１８】
従来のアンテナルールは、半導体基板に接続されていない金属配線をゲート電極に接続する場合にのみ適用される。図１１に示すように、金属配線１６の一部が不純物拡散領域７４に接続されていれば、プラズマプロセス中に入射した荷電粒子が不純物拡散領域７４を通してシリコン基板６４中に放出されるため、ゲート電極２８に高電圧が印加されることはなく、ゲート絶縁膜７６の特性が劣化したり、絶縁破壊されるということもない。
【００１９】
しかしながら、図１２に示すように、ＳＯＩ基板を用いる半導体装置では、不純物拡散領域７２，７４が埋め込み酸化膜３６によりシリコン支持基板３８と絶縁分離されているため、プラズマプロセス中に入射した荷電粒子を放出する経路が遮断される。従って、アンテナ効果により、図中左側のＭＯＳ型トランジスタ７０のゲート絶縁膜７６よりもむしろ右側のＭＯＳ型トランジスタ６８の不純物拡散領域７４の下の埋め込み酸化膜３６が先に絶縁破壊され易い。
【００２０】
また、前述のように、不純物拡散領域がＭＯＳ型トランジスタのソースまたはドレインである場合、埋め込み酸化膜には損傷を与えない比較的軽度なチャージアップであっても、ＭＯＳ型トランジスタに損傷を与え、ソース−ドレイン間のリーク電流の増加や、しきい値電圧の変動等の問題を引き起こす場合もある。
【００２１】
しかし、従来は、ゲート絶縁膜の破壊を防止するための技術は存在するが、ＳＯＩ基板を用いた半導体装置の埋め込み酸化膜３６の絶縁破壊を防止する技術は何ら提案されていなかった。
【００２２】
本発明の目的は、前記従来技術に基づく問題点を解消し、プラズマプロセス中における半導体素子の損傷のないＳＯＩ基板を用いる半導体装置を提供することにある。
【課題を解決するための手段】
【００２３】
上記目的を達成するために、本発明は、埋め込み酸化膜によって支持基板から絶縁分離されるとともに、前記埋め込み酸化膜にまで達する厚さを有するフィールド酸化膜によって、第１および第２の領域を含む複数の領域に分離された活性層を有するＳＯＩ基板の、前記第１の領域に形成された不純物拡散領域をドレイン領域とするＭＯＳトランジスタと、第１の配線層とを有する半導体装置において、
前記第１の配線層が、前記不純物拡散領域に、直接か、または、該第１の配線層より下層の配線層の配線を介して接続された、少なくとも１つの配線を有し、
さらに、前記活性層の第２の領域に形成されたダミー不純物拡散領域が、前記不純物拡散領域に、前記第１の配線層の配線もしくは前記第１の配線層より下層の配線層の配線を介して接続されていることを特徴とする半導体装置を提供するものである。
【００２４】
ここで、前記ダミー拡散領域が容量素子として用いられることが好ましい。
【００２５】
また、本発明は、埋め込み酸化膜によって支持基板から絶縁分離されるとともに、前記埋め込み酸化膜にまで達する厚さを有するフィールド酸化膜によって、第１の領域を含む複数の領域に分離された活性層を有するＳＯＩ基板の、前記第１の領域に形成された不純物拡散領域をドレイン領域とするＭＯＳトランジスタと、第１の配線層とを有する半導体装置において、
前記第１の配線層が、前記不純物拡散領域に、直接か、または、該第１の配線層より下層の配線層の配線を介して接続された、少なくとも１つの配線を有し、
さらに、前記支持基板に形成されたＰ／Ｎ接合ダイオードが、前記不純物拡散領域に、前記第１の配線層の配線もしくは前記第１の配線層より下層の配線層の配線を介して接続されていることを特徴とする半導体装置を提供する。
【発明の効果】
【００２６】
本発明によれば、ＳＯＩ基板上に形成された不純物拡散領域に接続される配線層の総面積、コンタクトホールの総面積やパッド開口部の面積を所定の値以下に制限することにより、プラズマプロセス中のチャージアップによる半導体素子の破壊を防止することができ、信頼性の高い半導体装置を実現すると共に、半導体装置の製造歩留りを向上させることができる。また、ダミー不純物拡散領域を付加したり、バッファを挿入することにより、また、下層の配線を分割し、かつ分割後の配線を上層の配線を介して接続することにより、アンテナ比を低減することが可能になり、回路設計上の制約を大幅に緩和することができる。
【発明を実施するための最良の形態】
【００２７】
以下に、添付の図面に示す好適実施例に基づいて、本発明の半導体装置を詳細に説明する。
【００２８】
図１は、本発明に関わるレイアウト方法を適用する半導体装置の一実施例のレイアウト概念図である。同図に示す半導体装置１０は、不純物拡散領域が埋め込み酸化膜によりシリコン支持基板から絶縁分離された、すなわち、ＳＯＩ（Silicon-On-Insulator）基板の活性層内に形成されたものである。そして、このような不純物拡散領域を有する２つのＣＭＯＳ（相補型ＭＯＳ）インバータ１２，１４が所定間隔離れた位置に配置され、第１金属配線１６を介して直列に接続されている。
【００２９】
ここで、それぞれのインバータ１２，１４は、Ｐ型およびＮ型ＭＯＳＦＥＴ（電界効果トランジスタ）１８および２０を備えている。
【００３０】
Ｐ型およびＮ型拡散領域（不純物拡散領域）２２，２４のソース領域は、それぞれ第１コンタクトホール（接続孔）２６を介して電源配線およびグランド配線に接続されている。また、Ｐ型およびＮ型拡散領域２２，２４のドレイン領域は、第１コンタクトホール２６を介して共に第１金属配線１６に接続されている。また、Ｐ型およびＮ型拡散領域２２，２４の上を通過し、その左側のソース領域と右側のドレイン領域とを分けるようにゲート電極２８が形成されている。
【００３１】
図示例の半導体装置１０において、第１金属配線１６の総面積と第１金属配線１６が接続されたＰ型およびＮ型拡散領域２２，２４（ドレイン領域）の面積との比は、第１金属配線１６の加工（パターニング）、もしくは第１金属配線１６を覆う第１層間絶縁膜（絶縁層）（図３参照）４８の堆積のためのプラズマプロセスにおいて、Ｐ型およびＮ型ＭＯＳＦＥＴ１８および２０の特性を劣化させない、所定の値以下に制限されている。
【００３２】
ここで、第１金属配線１６の総面積とは、プラズマプロセス中に、プラズマ雰囲気に晒される第１金属配線１６の合計面積である。第１金属配線１６の加工工程では第１金属配線１６の側面積、第１層間絶縁膜の堆積工程では第１金属配線１６の平面積と側面積の合計である。複数の第１金属層配線が同一の不純物拡散層にコンタクトホールを介して接続されている場合には、その複数の第１金属配線の面積の合計が、第１金属配線の総面積になる。また、Ｐ型およびＮ型拡散領域２２，２４の面積とは、ＳＯＩ基板の活性層内に形成され、第１金属配線１６にコンタクトホール２６を介して接続された不純物拡散領域２２，２４の合計平面積である。
【００３３】
本実施例では、第１金属配線１６の総面積（側面積）とインバータ１２，１４のＰ型およびＮ型拡散領域２２，２４の面積との比（アンテナ比）を１００：１に制限する。これにより、例えばインバータ１２，１４のドレイン領域２２，２４の合計面積が４μｍ2である場合、第１金属配線１６の総面積は４００μｍ2が上限となる。第１金属配線の厚さが０．４μｍであるとすると、その配線長は４００÷（０．４×２）＝５００μｍ以下に制限される。
【００３４】
このように、第１金属配線１６の総面積とその金属配線１６に接続される不純物拡散領域の面積との比を所定の値以下に制限することにより、第１金属配線１６および不純物拡散領域２２，２４に蓄積される電荷量を低く抑えることができるため、第１金属配線１６の加工工程や、第１層間絶縁膜の堆積工程でのプラズマプロセスにおいて、Ｐ型およびＮ型ＭＯＳＦＥＴ１８および２０の特性の劣化を防止することができる。
【００３５】
続いて、図２は、本発明に関わるレイアウト方法を適用する半導体装置の別の実施例のレイアウト概念図である。同図に示す半導体装置３０は、図１に示す半導体装置１０において、さらに、２つのＭＯＳインバータ１２，１４の間を接続する第１金属配線１６に第１コンタクトホール２６を介してダミーの不純物拡散領域３２を不純物拡散領域２２，２４と並列に接続したものである。これにより、ダミー不純物拡散領域３２は容量素子として用いられる。
【００３６】
なお、前述の特許文献１には、従来の半導体装置のゲート絶縁膜に対するプラズマダメージ対策として、金属配線とゲート電極との間にダイオードおよび抵抗を構成するＮ型拡散層を介在させることが提案されている。この従来技術のＮ型拡散層とは異なり、本願発明のダミー不純物拡散領域３２は、埋め込み酸化膜によりシリコン支持基板から絶縁分離されているため、ダイオードとしては機能しない。また、この従来技術では、金属配線を切断し、Ｎ型拡散層を抵抗として直列に接続する。これに対して本発明では、金属配線を切断することなく、ダミー不純物拡散領域３２を不純物拡散領域２２，２４と並列に接続する。
【００３７】
ダミー不純物拡散領域３２は、アンテナ比の制限を満足するように、第１金属配線１６の総面積と不純物拡散領域２２，２４の面積との第１の比か、もしくは、第１金属配線１６上に設けられるコンタクトホールの総面積と不純物拡散領域２２，２４の面積との第２の比が、これら第１および第２の比に対してそれぞれ定められた所定の値を超える場合に接続される。
【００３８】
もしくは、これらの比が所定の値を超える可能性が高い箇所には、実際に超えているかいないかの検証を行うことなく、ダミー不純物拡散領域３２を接続し、もしくはその他の方法による対策を行い、実際に所定の値を超えた場合であってもプラズマダメージによる劣化が起きないようにすることも可能である。例えば、半導体装置内の回路ブロックの出力端子と、同一半導体装置内の他の回路ブロックの入力端子とを接続する配線は、数ｍｍ以上の長さを有する場合が多い。このため、回路ブロックの出力端子を構成するＭＯＳトランジスタの不純物拡散領域と、出力端子に接続される配線の面積との比は、所定の値を超える可能性が高い。
【００３９】
図３の断面図に示すように、フォトレジスト３４をマスクとする第１金属配線１６の加工工程で、その側面から入射した荷電粒子は、不純物拡散領域２５（２２，２４）／埋め込み酸化膜３６／シリコン支持基板３８により構成されるキャパシタに蓄積され、埋め込み酸化膜３６の両端に電圧が印加される。プラズマプロセスで入射する電荷が一定量であるとすると、キャパシタの容量が大きいほど埋め込み酸化膜３６に印加される電圧は低下し、その絶縁破壊を防止できる。
【００４０】
従って、第１金属配線１６に対して、不純物拡散領域２５（すなわち、ＣＭＯＳインバータ１２のＰ型およびＮ型ドレイン拡散領域２２，２４）と並列にダミー不純物拡散領域３２を付加することにより、合計のキャパシタが増加して、埋め込み酸化膜３６に印加される電圧が低下する。すなわち、アンテナ比を本来の不純物拡散領域２５とダミー不純物拡散領域３２の合計で計算すればよく、アンテナ比を低減することが可能になる。
【００４１】
なお、接続するダミー不純物拡散領域３２の個数は１つに限定されず、必要に応じて、１本の第１金属配線１６に複数個のダミー不純物拡散領域３２を並列に接続してもよい。
【００４２】
不純物拡散領域２２，２４の面積が大きい場合には、別の第１コンタクト孔２６を介して別の第１金属配線１６を不純物拡散領域２２，２４に接続し、その配線にダミー不純物拡散領域３２を接続するようにしてもよい。
【００４３】
ダミー不純物拡散領域３２の代わりに、支持基板３８に形成されるダイオードを接続してもよい。図４には、支持基板３８と、その表面に形成された反対導電型の拡散領域との間に形成されたダイオード（Ｐ／Ｎ接合）を、第１金属配線１６に接続した半導体装置４０の断面図を示す。図では、Ｐ型の支持基板を利用する場合を例に、Ｎ型不純物拡散領域３９を支持基板の表面に形成した例を示した。
【００４４】
このようなＮ型不純物拡散領域３９の形成のためには、例えば、ＭＯＳトランジスタ６８，７０のゲート電極２８およびその側壁のサイドウォール２９を形成した後に、Ｎ型不純物拡散領域３９を形成すべき位置のフィールド酸化膜６６および埋め込み酸化膜３６をエッチングして開口を形成する。そして、ＮチャネルＭＯＳトランジスタのソース、ドレイン領域を構成するＮ型拡散領域２４の形成と同時に、この開口の底面の支持基板３８の表面にＮ型不純物拡散領域３９の形成を行う。その後、ＭＯＳトランジスタ６８，７０を覆うとともに、埋め込み酸化膜３６に形成した開口を埋め込む層間絶縁膜４８を堆積する。そしてこの層間絶縁膜４８に、ＭＯＳトランジスタ６８，７０のソース、ドレイン領域やゲート電極に接続するための第１コンタクト孔２６を形成すると同時に、Ｎ型不純物拡散層３９に接続するための第１コンタクト孔２６を形成し、第１金属配線１６に接続する。
【００４５】
この場合、シリコン支持基板３８とＮ型不純物拡散領域３９との間に形成されたＰ／Ｎ接合が、不純物拡散領域２２，２４とシリコン支持基板３８との間のキャパシタに並列に接続される。そして、プラズマプロセスで入射し、蓄積された電荷によって不純物拡散領域２２，２４とシリコン支持基板３８との間のキャパシタに印加される電圧が高くなると、Ｐ／Ｎ接合に電流が流れ、電荷が逃がされる。この結果、埋め込み酸化膜３６に印加される電圧は低下し、その絶縁破壊を防止できる。
【００４６】
第１金属配線１６にダミー不純物拡散領域３２やダイオードを接続する代わりに、図５の半導体装置５０のように、第１金属配線１６を途中で分割し、バッファ４２を挿入してもよい。バッファ４２は、２つのＭＯＳインバータ４４，４６を直列に接続したものであり、論理は変化しない。このバッファ４２を挿入することにより、第１金属配線１６が２つに分割され、アンテナ比を低減することができる。
【００４７】
なお、挿入するバッファ４２の個数は１つに限定されず、必要に応じて、１本の第１金属配線１６に複数個のバッファ４２を直列に接続し、第１の金属配線１６を複数に分割してもよい。
【００４８】
前述のように、第１金属配線１６にダミー不純物拡散領域３２を接続すると、信号の伝搬経路に余分な容量が付加されるため、インバータ１２からインバータ１４への信号の伝搬遅延が増大する。これに対し、バッファ４２を挿入する場合、この遅延の問題が生じないという利点がある。しかし、バッファ４２を挿入する場合、第１金属配線１６にダミー不純物拡散領域３２を接続するよりも大きなレイアウト面積を必要とする。
【００４９】
また、第１金属配線１６にバッファ４２を挿入して第１金属配線１６を分割する代わりに、アンテナ比を満足するように第１金属配線１６を分割し、分割後の配線を第１金属配線１６よりも上層の配線を介して接続してもよい。この場合、第１金属配線１６の加工工程時に上層の配線は存在せず、第１金属配線１６は電気的に分断されているため、バッファ４２を挿入した場合と同様の効果を得ることができる。
【００５０】
続いて、図６は、本発明に関わるレイアウト方法を適用する半導体装置の別の実施例のレイアウト概念図である。同図に示す半導体装置６０は、図１，２および５の場合と同じく、不純物拡散領域が埋め込み酸化膜によりシリコン支持基板から絶縁分離されたＳＯＩ基板（図３参照）を用いて形成されたものであり、ＣＭＯＳインバータ５２が、第１金属配線１６および第２コンタクトホール５４を介してパッド５６に接続されている。
【００５１】
ここで、パッド５６は、信号を半導体装置６０の外部に引き出すための電極であり、第１金属配線１６が形成される第１金属配線層の上層に積層された第２金属配線層で形成されている。また、第２コンタクトホール５４は、パッド５６の外周部に沿って形成されている。半導体装置６０上の全面にはパッシベーション膜があり、パッド５６上部のパッシベーション膜が開孔され、パッド開口部５８が形成されている。なお、インバータ５２の構成は、図１に示すインバータ１２，１４と同じである。
【００５２】
図示例の半導体装置６０において、第１金属配線１６上に設けられる第２コンタクトホール５４の総面積（あるいは、第２コンタクトホール５４の寸法が一定である場合には、その個数）とインバータ５２のＰ型およびＮ型ドレイン拡散領域（不純物拡散領域）２２，２４の面積との比は、第２コンタクトホール５４の形成のためのプラズマプロセスにおいて、Ｐ型およびＮ型ＭＯＳＦＥＴ１８および２０の特性を劣化させない、所定の値以下に制限されている。
【００５３】
ここで、ダメージを与える可能性のあるプラズマプロセスとしては、第２コンタクトホール５４の開口のためのドライエッチングプロセスや、開口されたコンタクトホール５４内に配線を形成する金属を堆積するためのスパッタプロセスがある。いずれの場合にも、アンテナルールの対象となる第２コンタクトホール５４の総面積とは、プラズマプロセス中に、プラズマ雰囲気に晒される、第１金属配線１６上に設けられた第２コンタクトホール５４の穴底の合計面積である。
【００５４】
また、パッド開口部５８の面積とインバータ５２のＰ型およびＮ型ドレイン拡散領域２２，２４の面積との比も、パッド開口部５８を形成するためのプラズマプロセスにおいて、Ｐ型およびＮ型ＭＯＳＦＥＴ１８および２０の特性を劣化させない、所定の値以下に制限されている。
【００５５】
本実施例では、ＭＯＳインバータ５２のＰ型およびＮ型ドレイン拡散領域２２，２４の面積と第２コンタクトホール５６の個数との比を１μｍ2当たり５個に制限し、Ｐ型およびＮ型ドレイン拡散領域２２，２４の面積とパッド開口部５８の面積との比を１：１００に制限する。これにより、例えば不純物拡散領域の面積が２０μｍ2の場合、第２コンタクトホールの個数は１００個が上限となり、パッド開口部５８の面積は２０００μｍ2が上限となる。
【００５６】
このように、第１金属配線１６上に設けられる第２コンタクトホール５４の総面積や、パッド開口部５８の面積とインバータ５２のＰ型およびＮ型ドレイン拡散領域２２，２４の面積との比を所定の値以下に制限することにより、第２コンタクトホールやパッド開口部５８の形成工程でのプラズマプロセスにおいて、Ｐ型およびＮ型ＭＯＳＦＥＴ１８および２０の特性の劣化を防止することができる。
【００５７】
続いて、図７は、本発明に関わるレイアウト方法を適用する半導体装置の別の実施例のレイアウト概念図である。同図に示す半導体装置７０は、図６に示す半導体装置６０において、さらに、パッド５６の下層の同形の第１金属配線１６の下に、第１コンタクトホール２６を介してダミーの不純物拡散領域６２を不純物拡散領域２２，２４と並列に接続したものである。これにより、ダミー不純物拡散領域６２は容量素子として用いられる。
【００５８】
ダミー不純物拡散領域６２は、アンテナ比の制限を満足するように、第１金属配線１６の総面積と不純物拡散領域２２，２４の面積との第１の比か、もしくは、第１金属配線１６上に設けられる第２コンタクトホール５４の総面積と不純物拡散領域２２，２４の面積との第２の比が、これら第１および第２の比に対してそれぞれ定められた所定の値を超える場合に接続される。なお、ダミー不純物拡散領域６２の代わりに、図４に示されるようなダイオード（Ｐ／Ｎ接合）を接続してもよい。
【００５９】
図２の場合と同様に、第１金属配線１６に対して、Ｐ型およびＮ型拡散領域２２，２４と並列にダミー不純物拡散領域６２を付加することにより、合計のキャパシタが増加されるので、アンテナ比を低減することが可能になる。
【００６０】
なお、第１金属配線１６の場合を例に挙げて説明したが、本発明はこれに限定されず、第１金属配線１６よりも上層の金属配線の場合にも同様に適用可能である。下層に金属配線がある場合、プラズマ雰囲気に晒される上層の金属配線は、下層の金属配線や下層のコンタクトホールを介して電気的にＭＯＳトランジスタの不純物拡散領域に接続される。また、同一の配線層の複数の金属配線が、下層の金属配線やコンタクトホールを通じて、同一の不純物拡散領域に接続される場合もある。その場合には、アンテナ比は、同一の配線層の複数の金属配線の総面積で評価する。配線の材料も限定されず、アルミ、タングステン等の各種の金属の他、シリサイド、ポリサイド等の従来公知の配線材料が全て利用可能である。
【００６１】
また、アンテナ比の所定値は、ＳＯＩ基板の仕様、例えば埋め込み酸化膜の膜厚や、プラズマプロセスで使用されている製造装置の種類、製造条件等に強く依存するため、実施例の値に限定されず、埋め込み酸化膜やＭＯＳＥＴに損傷を与えない範囲で、適宜最適な値に設定すればよい。
【００６２】
実際の半導体装置のレイアウトを行う場合には、特許文献２や特許文献３に示されたように、回路ブロック（セル）の配置およびその間の配線を行った段階で、自動レイアウト装置の機能を利用して、アンテナ比の算出および、算出された比が所定の値を超える部分の抽出を自動的に行う。そして、抽出された部分に対して、適切な対策を、やはり自動レイアウト装置の機能を利用して、自動で、もしくは作業者が適切な対策を選択することによって、行う。
【００６３】
アンテナ比の算出において対象となる配線の「総面積」は、前述のように、第１金属配線１６の加工工程では第１金属配線の側面積であり、第１金属配線１６上への第１層間絶縁膜堆積工程では、第１金属配線の平面積と側面積との合計である。従って、第１金属配線の側面積と、平面積と側面積の合計とのそれぞれについてアンテナ比を算出し、そのそれぞれに対して定めた所定の値との比較を行うことが好ましい。しかし、金属配線の加工工程と層間絶縁膜の堆積工程とのいずれか一方によるプラズマダメージの方が他方によるダメージに比較して大きい場合には、ダメージの大きい方に対応する総面積のみを求めてアンテナ比を算出し、所定の値との比較を行うようにしてもよい。もしくは、金属配線の平面積と側面積とのそれぞれについてアンテナ比を算出し、加工工程と層間絶縁膜堆積工程との両方におけるプラズマダメージを考慮してそれぞれに対して定めた所定の値との比較を行うようにしてもよい。
【００６４】
また、それぞれの配線層の厚さは使用する製造プロセスによって決まっているため、配線の周辺長を求めることによって側面積を求めることができる。さらに、配線の長さのみを求めることによっても、側面積を近似的に求めることができる。平面積についても、現実に使用される配線の幅が実質的に一定とみなせる場合には、配線の長さを求めることによって近似的に求めることができる。従って、配線の総面積と不純物拡散領域の面積との比の算出、および算出した比の所定の値との比較は、近似的には、配線の長さと不純物拡散領域との面積比を求め、その比について定めた所定の値と比較することによって行うこともできる。
【００６５】
アンテナ比の算出は、半導体装置の全体に対して行うことも可能であるし、所定の値を超える可能性が高いと予想される部分のみについて行うことも可能である。例えば、前述した回路ブロックの出力端子の場合、出力端子を構成する最終段のＭＯＳトランジスタには、ほぼ同一の寸法のものが使用されることが多い。従って、不純物拡散領域の面積はほぼ一定であると考えられる。このような場合には、出力端子に接続される各配線層の配線の長さのみを調べることによって、アンテナ比を近似的に算出することも可能である。
【００６６】
以上述べたように、本願発明における配線の総面積、もしくは接続孔の総面積と不純物拡散領域の面積との比の算出は、必ずしも厳密に行う必要はない。結果としてプラズマダメージによる劣化を防止できれば、さまざまな実用的な近似方法によって効率的に算出を行い、その算出方法に合わせた余裕を持って設定した所定の値との比較を行えばよい。
【００６７】
本発明の半導体装置は、基本的に以上のようなものである。
以上、本発明の半導体装置について詳細に説明したが、本発明は上記実施例に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。
【００６８】
図４には、支持基板３８の表面に、支持基板と反対導電型の不純物拡散領域を形成し、第１金属配線１６に接続して、プラズマダメージによる素子劣化防止のためのダイオードとして使用した例を示した。同様の製造工程で、支持基板と同一導電型の不純物拡散領域を支持基板表面に形成することも可能である。このような同一導電型の不純物拡散領域を、第１コンタクト孔２６、第１金属配線１６およびさらに上層の金属配線を介してパッドに接続し、さらに、そのパッドを介して、半導体装置を格納するパッケージの端子に接続することも可能である。そして、接続された端子をグランド端子とすることにより、もしくは、特定の電位を印加する端子とすることにより、支持基板の電位を固定することが可能になる。
【００６９】
従来のＳＯＩ基板を利用した半導体装置においては、フリップチップＢＧＡ（Ball Grid Array）等の、支持基板の裏面がパッケージ端子に接続されない種類のパッケージに格納した場合、支持基板の電位を固定することができなかった。このため、支持基板電位の変動によって半導体装置の動作の不安定性が発生するという問題があった。
【００７０】
支持基板の表面に支持基板と同一導電型の不純物拡散領域を形成し、パッドを介してパッケージの端子に接続することにより、従来のパッケージ技術をそのまま利用しながら、このような問題を解決することができる。
【図面の簡単な説明】
【００７１】
【図１】本発明に関わるレイアウト方法を適用する半導体装置の一実施例のレイアウト概念図である。
【図２】本発明に関わるレイアウト方法を適用する半導体装置の別の実施例のレイアウト概念図である。
【図３】図２に示す半導体装置の一実施例の断面図である。
【図４】本発明の半導体装置の別の実施例の断面図である。
【図５】本発明に関わるレイアウト方法を適用する半導体装置の別の実施例のレイアウト概念図である。
【図６】本発明に関わるレイアウト方法を適用する半導体装置の別の実施例のレイアウト概念図である。
【図７】本発明に関わるレイアウト方法を適用する半導体装置の別の実施例のレイアウト概念図である。
【図８】ゲート酸化膜でプラズマダメージが発生する原理を表す一例の断面図である。
【図９】ゲート酸化膜でプラズマダメージが発生する原理を表す別の例の断面図である。
【図１０】ゲート酸化膜でプラズマダメージが発生する原理を表す別の例の断面図である。
【図１１】ゲート酸化膜でプラズマダメージが発生しない場合の原理を表す一例の断面図である。
【図１２】ＳＯＩ基板を用いる半導体装置において、埋め込み酸化膜でプラズマダメージが発生する原理を表す一例の断面図である。
【符号の説明】
【００７２】
１０，３０，４０，５０，６０，７０  半導体装置
１２，１４，４４，４６，５２  インバータ
１６，８６  金属配線
１８，２０  ＭＯＳＦＥＴ
２２，２４，２５，７２，７４  不純物拡散領域
２６，５４，８４  コンタクトホール
２８，７８  ゲート電極
２９  サイドウォール
３２，６２  ダミー不純物拡散領域
３６  埋め込み酸化膜
３８  シリコン支持基板
３９  Ｎ型不純物拡散領域
４２  バッファ
４８，８０  層間絶縁膜
５６  パッド
５８  パッド開口部
６４  シリコン基板
６６  フィールド酸化膜
６８，７０  ＭＯＳ型トランジスタ
７６  ゲート絶縁膜
３４，８２，９０  フォトレジスト
８８  パッシベーション膜
９２  パッド開口部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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