(57)【要約】【課題】  半導体領域にｎ型不純物領域およびｐ型不純物領域を形成する際に、該半導体領域に形成されるｎ型およびｐ型不純物を含む不純物領域を小さくできる、半導体装置の製造方法を提供すること。【解決手段】  ｎＭＯＳ形成領域の多結晶シリコン膜にｎ型不純物を導入し、加熱処理によりｎ型不純物領域を形成し、ｐＭＯＳ形成領域の多結晶シリコン膜にｐ型不純物を導入し、加熱処理によりｐ型不純物領域を形成することを含む半導体装置の製造方法であって、ｐＭＯＳ形成領域の多結晶シリコン膜をマスクで覆って、ｎＭＯＳ形成領域の多結晶シリコン膜の表面にｎ型不純物を導入する工程と、酸素を用いた処理により前記マスクを除去するとともに、ｎＭＯＳ形成領域の多結晶シリコン膜の表面に酸化膜１０を形成する工程と、酸化膜１０をマスクに用いてｐＭＯＳ形成領域の多結晶シリコン膜１の表面にｐ型不純物１２を導入する工程とを含むことを特徴とする。【選択図】      図７
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【特許請求の範囲】
【請求項１】
半導体領域の第１の領域に第１導電型不純物を導入し、加熱処理により前記第１の領域を第１導電型不純物領域に変え、前記半導体領域の第２の領域に第２導電型不純物を導入し、加熱処理により前記第２の領域を第２導電型不純物領域に変えることを含む半導体装置の製造方法であって、
前記第２の領域をマスクで覆って、前記第１の領域の表面に前記第１導電型不純物を導入する工程と、
酸素を用いた処理により前記マスクを除去するとともに、前記第１の領域の表面に酸化膜を形成する工程と、
前記酸化膜をマスクに用いて前記第２の領域の表面に前記第２導電型不純物を導入する工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記マスクは、炭素膜、ポリイミド膜、シリコン窒化膜またはシリコン酸化膜であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記酸化膜の厚さは５ｎｍ以下であり、前記第２導電型不純物を１ｋｅＶ以下のエネルギーで前記第２の領域の表面に導入することを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記酸素を用いた処理は、酸素プラズマアッシングであることを特徴とする請求項１ないし３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
前記第１および第２の領域は、ＣＭＯＳＦＥＴのｎおよびｐＭＯＳ形成領域であることを特徴とする請求項１ないし４のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体領域にｎ型およびｐ型不純物領域を形成することを備えた半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＣＭＯＳＦＥＴの製造プロセスは、ゲート電極となる多結晶シリコン膜のうち、ｎＭＯＳ形成領域の部分にはｎ型不純物をドーピングし、ｐＭＯＳ形成領域の部分にはｐ型不純物をドーピングする工程を含む。
【０００３】
しかし、デバイスの微細化に伴いｎＭＯＳ形成領域とｐＭＯＳ形成領域との合わせ目の部分、つまり、ｎ型不純物およびｐ型不純物がドーピングされた部分が無視できなくなってきている。この問題は、例えば、微細化の進んだＳＲＡＭで顕著になってきている。
【０００４】
図１６−図１９を用いて上記問題を具体的に説明する。図１６−図１９は、従来のＣＭＯＳＦＥＴのゲートプロセスを示す断面図である。
【０００５】
［図１６］
ｎＭＯＳ形成領域およびｐＭＯＳ形成領域上に、ゲート電極となるアンドープの多結晶シリコン膜９１が形成される。多結晶シリコン膜９１の厚さは１００ｎｍ以上である。ｐＭＯＳ形成領域の多結晶シリコン膜９１が第１のフォトレジストマスク９２により覆われる。第１のフォトレジストマスク９２の厚さは、３００ｎｍ以上である。第１のフォトレジストマスク９２をマスクに用いて、イオン注入プロセスにより、ｎ型不純物（ここではリン）９３がｎＭＯＳ形成領域の多結晶シリコン膜９１中に注入される。その結果、多結晶シリコン膜９１の表面にｎ型不純物導入領域９４が形成される。上記イオン注入プロセスは、加速エネルギー：５ｋｅＶ−１０ｋｅＶ、ドーズ量：３−８×１０15ｃｍ-2の条件で行われる。
【０００６】
［図１７］
酸素プラズマアッシングと硫酸／過酸化水素水の混合液を用いて、第１のフォトレジストマスク９２が除去される。ｎＭＯＳ形成領域の多結晶シリコン膜９１が第２のフォトレジストマスク９５により覆われる。このとき、リソグラフィ工程でマスクの合わせずれが生じ、第２のフォトレジストマスク９５とｎ型不純物導入領域９４との間に位置ずれが生じる。図１７には、第２のフォトレジストマスク９５が右方向にずれた様子が示されている。その結果、ｎ型不純物導入領域９４の左端部９６の表面が露出する。
【０００７】
［図１８］
第２のフォトレジストマスク９５をマスクに用いて、イオン注入プロセスにより、ｐ型不純物（ここではボロン）９７がｐＭＯＳ形成領域の多結晶シリコン膜９１中に注入される。その結果、多結晶シリコン膜９１の表面にｐ型不純物導入領域９８が形成される。上記イオン注入プロセスは、加速エネルギー：２ｋｅＶ、ドーズ量：５×１０15ｃｍ-2の条件で行われる。このとき、第２のフォトレジストマスク９５が右方向にずれて形成されているため、ｎ型不純物導入領域９４とｐ型不純物導入領域９８との間には、リンよびボロンを含む、高不純物濃度（＞１×１０19ｃｍ-3）のｎ型・ｐ型不純物導入領域９９が形成される。通常、ｎ型・ｐ型不純物導入領域９９の幅は５０ｎｍ以上になる。
【０００８】
［図１９］
第２のフォトレジストマスク９５が除去される。１０００℃以上の熱処理により、多結晶シリコン膜９１中のリンおよびボロンを拡散させるとともに、リンおよびボロンを活性化させる。その結果、多結晶シリコン膜９１には、ｎ型不純物領域９４’、ｐ型不純物領域９８’およびｎ型・ｐ型不純物領域９９’の三つの不純物領域が形成され、アンドープ領域は無くなる。
【０００９】
ここで、ｎ型・ｐ型不純物領域９９’の幅は５０ｎｍ以上になるため、微細化に伴いＣＭＯＳＦＥＴの閾値電圧の制御が困難になる。
【００１０】
ｎ型・ｐ型不純物領域９９’の幅を小さくするためには、より精度の高いマスク合わせが必要となる。そのためには、露光装置の合わせ精度を高くする必要がある。しかし、合わせ精度の高い露光装置の開発には大きなコストがかかるため、コスト回収のために、デバイスの生産段階での大きなコスト増は避けられない。
【００１１】
上記問題を解決するために、ｎ型・ｐ型不純物導入領域９９が形成されないように、つまり、ｎ型不純物導入領域９４とｐ型不純物導入領域９８とが重ならないように、マスク設計上でｎ型不純物９３が注入される領域とｐ型不純物９７が注入される領域とをずらす方法がある。しかし、この方法では、ＳｏＣ（System on Chip）のように、少量多品種の製品では製品ごとに回路パターンが異なるため、ＣＡＤ修正ワークが多くなるという問題がある。さらに、ある場合には、設計変更が非常に難しくなり、対応できなくなるという問題もある。
【特許文献１】特開平０２−２４４６６２９
【発明の開示】
【発明が解決しようとする課題】
【００１２】
本発明の目的は、半導体領域にｎ型およびｐ型不純物領域を形成する際に、該半導体領域に形成されるｎ型およびｐ型不純物を含む不純物領域を小さくできる、半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００１３】
本発明に係る半導体装置の製造方法は、半導体領域の第１の領域に第１導電型不純物を導入し、加熱処理により前記第１の領域を第１導電型不純物領域に変え、前記半導体領域の第２の領域に第２導電型不純物を導入し、加熱処理により前記第２の領域を第２導電型不純物領域に変えることを含む半導体装置の製造方法であって、前記第２の領域をマスクで覆って、前記第１の領域の表面に前記第１導電型不純物を導入する工程と、酸素を用いた処理により前記マスクを除去するとともに、前記第２の領域の表面に酸化膜を形成する工程と、前記酸化膜をマスクに用いて前記第２の領域の表面に前記第２導電型不純物を導入する工程とを含むことを特徴とする。
【発明の効果】
【００１４】
本発明によれば、半導体領域にｎ型およびｐ型不純物領域を形成する際に、該半導体領域に形成されるｎ型およびｐ型不純物を含む不純物領域を小さくできる、半導体装置の製造方法を実現できるようになる。
【発明を実施するための最良の形態】
【００１５】
以下、図面を参照しながら本発明の実施形態を説明する。
【００１６】
図１は、本発明の一実施形態に係るＳＲＡＭを構成するＣＭＯＳＦＥＴを示す平面図である。上記ＣＭＯＳＦＥＴの製造方法について、図２−図１２を用いて説明する。図２−図８は図１のＡ−Ａ’断面図、図９−図１２は図１のＢ−Ｂ’断面図である。
【００１７】
［図２］
シリコン基板１の表面にｐウェル２およびｎウェル３が形成される。ｐウェル２はｎＭＯＳ形成領域に形成され、ｎウェル３はｐＭＯＳ形成領域に形成される。ＳＴＩプロセスにより、素子分離領域４が形成される。素子分離領域４は、ｎおよびｐＭＯＳ形成領域に形成されるｎおよびｐチャネルＭＯＳトランジスタのアクティブエリアの周囲に形成される。シリコン基板１の表面にゲート絶縁膜５が形成される。ここでは、素子分離領域４上にもゲート絶縁膜５が形成されている。ゲート絶縁膜５上にアンドープの多結晶シリコン膜６（半導体領域）が形成される。多結晶シリコン膜６は、ｎおよびｐチャネルＭＯＳトランジスタのゲート電極となる。多結晶シリコン膜６の厚さは、例えば、７０ｎｍ以下である。
【００１８】
［図３］
ｐＭＯＳ形成領域の多結晶シリコン膜６を覆うマスク７が形成される。ｎＭＯＳ形成領域の多結晶シリコン膜６はマスク７で覆われず、その表面は露出したままとなる。マスク７は、フォトレジスト膜以外の膜で構成されている。この種の膜としては、例えば、Ｃ（炭素）膜、ポリイミド膜、窒化シリコン膜またはシリコン酸化膜がある。これらの膜は酸素プラズマアッシングにより除去できるが、特に、Ｃ膜またはポリイミド膜は酸素プラズマアッシングにより容易に除去できる。ここでは、上記膜としてＣ膜が用いられ、厚さ２００ｎｍ以下のマスク７が形成される。マスク７（Ｃ膜）は、例えば、ＳＯＧ膜とその上に形成されたフォトレジストマスクとを用いた多層レジストプロセスにより形成される。
【００１９】
［図４］
プラズマドーピングまたは低加速イオン注入により、ｎ型不純物８がｎＭＯＳ形成領域およびｐＭＯＳ形成領域に照射される。このとき、ｐＭＯＳ形成領域の多結晶シリコン膜６はマスク７で覆われているため、ｎ型不純物８はｎＭＯＳ形成領域の多結晶シリコン膜６（半導体領域の第１の領域）の表面に選択的に導入される。その結果、ｎＭＯＳ形成領域の多結晶シリコン膜６の表面には、ｎ型不純物導入領域９が形成される。ここで、ｎ型不純物８は、例えば、Ｐ、ＡｓまたはＳｂである。また、ｎ型不純物８のエネルギーは例えば１ｋｅｖ以下、ｎ型不純物８のドーズ量は例えば１−３×１０16ｃｍ2 程度である。
【００２０】
［図５］
酸素プラズアッシングにより、マスク７が除去される。ここでは、マスク７としてＣ膜を用いているので、マスク７は容易に除去される。
【００２１】
マスク７を除去する時に、上記酸素プラズアッシングによって、ｎ型不純物導入領域９の露出表面が酸化され、この露出表面にマスクとしての薄いシリコン酸化膜１０が自己整合的に形成される。シリコン酸化膜１０の厚さは５ｎｍ以下であり、典型的には２−３ｎｍである。さらに、上記酸素プラズアッシングによって、ｎウェル３の表面には、図示しない非常に薄いシリコン酸化薄膜（厚さ：１ｎｍ以下)が形成される。このシリコン酸化薄膜が後工程（図７）で行われるｐ型不純物の導入の妨げになる場合には、例えば、希弗酸処理またはドライ処理によって、上記シリコン酸化薄膜を除去すると良い。シリコン酸化膜（マスク）１０は、上記シリコン酸化薄膜よりも厚いので、除去されずに済む。
【００２２】
［図６］
６００℃以上の加熱処理により、ｎＭＯＳ形成領域の多結晶シリコン膜６中のｎ型不純物を拡散させるとともに、上記ｎ型不純物を活性化させる。その結果、ｎＭＯＳ形成領域の多結晶シリコン膜６の全体にわたりｎ型不純物領域１１が形成される。なお、シリコン酸化薄膜（厚さ：１ｎｍ以下)の除去は図５の工程ではなく、この図６の工程で行っても構わない。
【００２３】
［図７］
プラズマドーピングまたは低加速イオン注入により、ｐ型不純物１２がｎＭＯＳ形成領域およびｐＭＯＳ形成領域に照射される。このとき、ｎＭＯＳ形成領域はシリコン酸化膜１０で覆われているので、ｐ型不純物１２はｐＭＯＳ形成領域の多結晶シリコン膜６（半導体領域の第２の領域）の表面に選択的に導入される。その結果、ｐＭＯＳ形成領域の多結晶シリコン膜６の表面には、ｐ型不純物導入領域１３が形成される。ここで、ｐ型不純物１２は例えばＢまたはＧａである。ｐ型不純物１２のエネルギーは例えば１ｋｅｖ以下、ｐ型不純物１のドーズ量は例えば１−３×１０16ｃｍ2 程度である。このような条件であれば、ｎＭＯＳ形成領域を覆うシリコン酸化膜１０はマスクとして機能する。
【００２４】
［図８］
シリコン酸化膜１０が除去される。ハロゲンランプ、フラッシュランプまたはレーザーを用いて、１０００℃以上で１秒未満の加熱処理を行うことにより、多結晶シリコン膜６中のｐ型不純物を拡散させるとともに、上記ｐ型不純物を活性化させる。その結果、ｐＭＯＳ形成領域の多結晶シリコン膜６の全体にわたりｐ型不純物領域１４が形成される。このとき、ｎ型・ｐ型不純物領域１５も形成されるが、その幅は１０ｎｍ以下であった。
【００２５】
この後は、図９−図１４に示された周知の工程を経てＣＭＯＳＦＥＴが完成する。図９−図１４の工程を以下に簡単に説明する。
【００２６】
図９は多結晶シリコン膜６を加工してゲート電極６ｎ，６ｐを形成する工程、図１０はエクステンション１６を形成する工程、図１１は第１のスペーサ１６（例えばシリコン酸化膜）、第２のスペーサ１７（例えばシリコン窒化膜）を順次形成する工程、図１２はソース／ドレイン領域１８を形成する工程である。
【００２７】
本実施形態によれば、ｎ型・ｐ型不純物領域１５の幅は１０ｎｍ以下になるため、微細なＣＭＯＳＦＥＴの閾値電圧の制御を容易に行えるようになる。以下、この点についてさらに説明する。
【００２８】
図１３は、従来の方法（図１６−図１９)を用いて製造されたＣＭＯＳＦＥＴの閾値電圧Ｖthのシフトと、ｐＭＯＳＦＥＴとｎＭＯＳＦＥＴの分離幅との関係を調べた結果である。分離幅は１０から１００ｎｍまで変化させた。
【００２９】
図１３に示すように、ｎＭＯＳＦＥＴとｐＭＯＳＦＥＴの分離幅を１０から１００ｎｍまで変化させると、ｎＭＯＳＦＥＴの閾値電圧Ｖｔｈシフトの増加は、ｎＭＯＳＦＥＴとｐＭＯＳＦＥＴの分離幅が６０ｎｍ以下になると顕著になり、一方、ｐＭＯＳＦＥＴの閾値電圧Ｖｔｈシフトの増加は、ｎＭＯＳＦＥＴとｐＭＯＳＦＥＴの分離幅が５０ｎｍ以下になると顕著になる。
【００３０】
ｎＭＯＳＦＥＴの閾値電圧Ｖｔｈシフトの増加がｐＭＯＳＦＥＴの閾値電圧Ｖｔｈシフトの増加よりもより大きい分離幅で顕著になる理由は、ｐ型不純物（例えばＢ）の拡散がｎ型不純物の拡散よりも速いために、ｐＭＯＳ形成領域にあるｐ型不純物がｎＭＯＳ形成領域にあるｎＭＯＳＦＥＴのゲート領域に速く到達し、閾値電圧を変化させるためである。
【００３１】
図１４は、実施形態の方法を用いて製造されたＣＭＯＳＦＥＴの閾値電圧Ｖthのシフトと、ｐＭＯＳＦＥＴとｎＭＯＳＦＥＴの分離幅との関係を調べた結果である。分離幅は１０から１００ｎｍまで変化させた。
【００３２】
本実施形態の場合、ｎ型不純物導入領域９とｐ型不純物導入領域１３との重なり（ｎ型・ｐ型不純物領域１５）が１０ｎｍ以下に抑えられるために、図１４に示されるように、ｎＭＯＳＦＥＴとｐＭＯＳＦＥＴの分離幅が１０ｎｍ程度まで、ｎＭＯＳＦＥＴおよびｐＭＯＳＦＥＴのいずれの場合、閾値電圧Ｖｔｈシフトの増加はほとんど見られず、閾値電圧Ｖｔｈシフトの値は５ｍＶ以下になっていることが判明した。
【００３３】
以上のことから本実施形態によれば、Ｖｔｈ制御性が改善され、ＣＭＯＳ−ＬＳＩの微細化がより微細な寸法まで可能になることが確認できた。
【００３４】
なお、実際のＬＳＩでは多結晶シリコン膜６の表面にＮｉ、Ｃｏ、Ｐｄ、Ｐｔ、Ｉｒなどの金属からなる金属膜を成膜し、その後、加熱処理を行うことにより、多結晶シリコン膜６の一部または全てを金属シリサイドに変える。この場合にも良好なＶｔｈ制御性が得られることが確認された。
【００３５】
また、多結晶シリコン膜６の代わりに、ポリＳｉＧｅやアモルファスＳｉ、アモルファスＳｉＧｅを用いても同様にＶｔｈ制御性が改善されることが確認された。
【００３６】
また、本実施形態によれば、マスクとしてのシリコン酸化膜１０が自己整合的に形成されるため、合わせ精度の高い露光装置を用いずに済む。そのため、デバイスの生産段階でのコスト増の問題はない。
【００３７】
さらに、本実施形態によれば、ｎ型・ｐ型不純物領域１５の幅を狭くするために、ＣＡＤ修正ワークが多くなるということも無いので、少量多品種の製品にも容易に対応できるようになる。
【００３８】
なお、本発明は、上記実施形態に限定されるものではない。
【００３９】
例えば、上記実施形態では、ｎ型不純物領域１１をｐ型不純物領域１４よりも先に形成したが、逆に、ｐ型不純物領域１４をｎ型不純物領域１１よりも先に形成しても良い。この変形例の場合、図３の工程で、ｎＭＯＳ形成領域上にマスク７が形成された状態で、ｐ型不純物の導入が行われてｐ型不純物導入領域が形成され、図５の工程で、シリコン酸化膜（マスク）１０はｐ型不純物導入領域上に形成されるなどの変更が生じる。
【００４０】
また、上記実施形態では、多結晶シリコン膜６（ゲート電極）にｎ型不純物領域およびｐ型不純物領域を形成する場合について説明したが、本発明はシリコン基板の表面にｎ型不純物領域およびｐ型不純物領域（例えばｎウェルおよびｐウェル）を形成する場合にも適用できる。
【００４１】
図２のｐウェル２およびｎウェル３の形成に適用した場合、図１５に示すように、素子分離領域４と接する部分のウェル２，３（ソース／ドレイン領域１８となる領域）中に形成されるｎ型・ｐ型不純物領域１５の幅を小さくできる。このようなｎ型・ｐ型不純物領域１５は、ソース／ドレイン領域とソース／ドレイン電極との間のコンタクト抵抗の上昇を招く原因となる。したがって、ｎ型・ｐ型不純物領域１５の幅は狭い方がよい。素子分離領域３の幅が３０ｎｍ以下、さらには２０ｎｍ以下の微細な世代では、上記コンタクト抵抗の上昇は無視できなくなってくる。
【００４２】
また、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【００４３】
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施できる。
【図面の簡単な説明】
【００４４】
【図１】本発明の一実施形態に係るＳＲＡＭを構成するＣＭＯＳＦＥＴを示す平面図。
【図２】実施形態のＣＭＯＳＦＥＴの製造方法を示す断面図。
【図３】図２に続く実施形態のＣＭＯＳＦＥＴの製造方法を示す断面図。
【図４】図３に続く実施形態のＣＭＯＳＦＥＴの製造方法を示す断面図。
【図５】図４に続く実施形態のＣＭＯＳＦＥＴの製造方法を示す断面図。
【図６】図５に続く実施形態のＣＭＯＳＦＥＴの製造方法を示す断面図。
【図７】図６に続く実施形態のＣＭＯＳＦＥＴの製造方法を示す断面図。
【図８】図７に続く実施形態のＣＭＯＳＦＥＴの製造方法を示す断面図。
【図９】図８に続く実施形態のＣＭＯＳＦＥＴの製造方法を示す断面図。
【図１０】図９に続く実施形態のＣＭＯＳＦＥＴの製造方法を示す断面図。
【図１１】図１０に続く実施形態のＣＭＯＳＦＥＴの製造方法を示す断面図。
【図１２】図１１に続く実施形態のＣＭＯＳＦＥＴの製造方法を示す断面図。
【図１３】従来の方法を用いて製造されたＣＭＯＳＦＥＴの閾値電圧Ｖthのシフトと、ｐＭＯＳＦＥＴとｎＭＯＳＦＥＴの分離幅との関係を示す図。
【図１４】実施形態の方法を用いて製造されたＣＭＯＳＦＥＴの閾値電圧Ｖthのシフトと、ｐＭＯＳＦＥＴとｎＭＯＳＦＥＴの分離幅との関係を。
【図１５】他の実施形態を説明するための断面図。
【図１６】従来のＣＭＯＳＦＥＴのゲートプロセスを示す断面図。
【図１７】図１６に続く従来のＣＭＯＳＦＥＴのゲートプロセスを示す断面図。
【図１８】図１７に続く従来のＣＭＯＳＦＥＴのゲートプロセスを示す断面図。
【図１９】図１８に続く従来のＣＭＯＳＦＥＴのゲートプロセスを示す断面図。
【符号の説明】
【００４５】
１…シリコン基板、２…ｐウェル、３…ｎウェル、４…素子分離領域、５…ゲート絶縁膜、６…多結晶シリコン膜、６ｎ，６ｐ…ゲート電極、７…マスク、８…ｎ型不純物（第１導電型不純物）、９…ｎ型不純物導入領域、１０…シリコン酸化膜（マスク）、１１…ｎ型不純物領域（第２導電型不純物領域）、１２…ｐ型不純物（第２導電型不純物）、１３…ｐ型不純物導入領域、１４…ｐ型不純物領域（第１導電型不純物領域）、１５…ｎ型・ｐ型不純物領域、１６，１７…スペーサ、１８…ソース／ドレイン領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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