(57)【要約】【課題】パッケージを大型化することなく、大電流化、高耐圧化に対応したＨＶＩＣチップを収めることが可能な半導体装置を実現することにあり、また、ウェハの反りの発生を抑制しつつ、高耐圧特性に必要な埋め込み酸化膜の厚膜化を図ることが可能な半導体装置を実現する。【解決手段】半導体装置は、それぞれ電極を含む第１および第２の回路が形成されたシリコン層と、埋め込み絶縁膜と、当該埋め込み絶縁膜が露出する凹み部１ｄが前記第１の回路の形成領域に対応する部分に形成された支持基板とを有するＳＯＩチップ１と、表面に補償酸化膜１５が形成された台座シリコン基板１４とを備える。補償酸化膜１５が前記埋め込み絶縁膜に接合されつつ、台座シリコン基板１４が凹み部１ｄ内に収められる。【選択図】図６
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【特許請求の範囲】
【請求項１】
それぞれ電極を含む第１および第２の回路が形成されたシリコン層と、埋め込み絶縁膜と、前記埋め込み絶縁膜が露出する凹み部が前記第１の回路の形成領域に対応する部分に形成された支持基板とを有するＳＯＩチップと、
表面に絶縁膜が形成された台座基板と
を備え、
前記絶縁膜が前記埋め込み絶縁膜に接合されつつ前記台座基板が前記凹み部内に収まったことを特徴とする、
半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
複数の配線が形成された表面を有し、前記複数の配線に前記第１および第２の回路内の前記電極が電気的に接続されつつ、前記ＳＯＩチップを支持するダイパッド
をさらに備え、
前記台座基板の厚さは前記凹み部の深さに略等しいことを特徴とする、
半導体装置。
【請求項３】
請求項１に記載の半導体装置であって、
前記ＳＯＩチップおよび前記台座基板を支持するダイパッド
をさらに備え、
前記台座基板を前記ＳＯＩチップが覆うように、前記ＳＯＩチップの前記支持基板が前記ダイパッド上に接着され、
前記台座基板の厚さは前記凹み部の深さに略等しいことを特徴とする、
半導体装置。
【請求項４】
請求項１に記載の半導体装置であって、
前記台座基板の前記絶縁膜はシリコンラダー系樹脂であることを特徴とする、
半導体装置。
【請求項５】
請求項１に記載の半導体装置であって、
前記絶縁膜の端部にはテーパーが付き、
前記凹み部の壁面には傾斜が存在し、
前記テーパーの角度と前記傾斜の角度とは略等しく、
前記絶縁膜の前記端部は前記凹み部の前記壁面に接していることを特徴とする、
半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ＳＯＩ−ＨＶＩＣ（Silicon On Insulator - High Voltage Integrated Circuit）等の半導体チップを備える半導体装置に関し、特に、その半導体チップの実装構造に関する。
【背景技術】
【０００２】
ＳＯＩ−ＨＶＩＣチップは、ＳＯＩ基板上に設けられた集積回路の各素子間をトレンチ分離膜等で完全分離することにより、動作信頼性や高温動作安定性を向上させたパワー用半導体チップである。
【０００３】
このＳＯＩ−ＨＶＩＣチップを実装した半導体装置の一例を、図１３に示す。図１３において、ＳＯＩ−ＨＶＩＣチップ１００ａは、トランジスタやダイオード等の素子、配線およびそれら素子や配線への入出力端となる電極を含む集積回路が形成されたＳＯＩ層１０１ａと、ＳＯＩ層１０１ａ下部の埋め込み酸化膜１０２ａと、埋め込み酸化膜１０２ａを支持する支持シリコン基板１０３ａとを備えている。そして、ＳＯＩ−ＨＶＩＣチップ１００ａは、裏面（支持シリコン基板１０３ａ側）においてハンダ１０６を介してダイパッド１０７上に固定されている。
【０００４】
また、外部端子となるリードフレーム（図示せず）を支持するパッケージ材の一部であり、上記リードフレームへの接続配線（図示せず）がその表面や内部に形成されたリード接続部１０５が、ダイパッド１０７上にさらに設けられている。このリード接続部１０５のうち一部の接続配線には、ワイヤボンド１０４を介してＳＯＩ−ＨＶＩＣチップ１００ａ上の電極が接続されている。また、リード接続部１０５の他の接続配線（図示せず）は、ダイパッド１０７上に形成された配線（図示せず）を介してハンダ１０６と電気的に接続されている。そして、パワー用としての耐圧を保持する目的で、外部から上記リードフレーム、リード接続部１０５およびハンダ１０６を介して支持シリコン基板１０３ａに所定の電位が与えられる。
【０００５】
そして、ＳＯＩ−ＨＶＩＣチップ１００ａおよびワイヤボンド１０４が、ゲル材やモールド材等により封止され、外部から保護される。
【０００６】
【特許文献１】特開平５−１３６６３号公報
【特許文献２】特開平５−２５９３７４号公報
【特許文献３】特開平５−５５４５４号公報
【特許文献４】特開平７−３０７４３７号公報
【特許文献５】特開平４−２５９２４９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
近年のパワー用半導体チップでは、その取り扱い電流値の引き上げ（＝大電流化）が要求されている。また、高耐圧化の要求も高まっている。これらの要求が従来のＳＯＩ−ＨＶＩＣチップに対して与える課題について、図１４および図１５を用いて説明する。
【０００８】
まず、ＳＯＩ層にパワーＭＯＳトランジスタ等の多数キャリア型デバイスを形成する場合、その取り扱い電流値は、デバイス面積とＳＯＩ層の膜厚とＳＯＩ層の比抵抗との組み合わせによって律速される。このうちＳＯＩ層の膜厚は、トレンチ分離膜による素子間分離を採用する場合には、数μｍ〜十数μｍ程度に制限される。これは、絶縁膜をトレンチに埋め込んで成膜する際、充分に埋め込める深さに制限があるからである。また、ＳＯＩ層の比抵抗は、ＳＯＩ層を構成するシリコン原子や不純物原子等の組成により決定されるが、その値を大きく変化させることは困難である。
【０００９】
よって、ＳＯＩ−ＨＶＩＣチップの大電流化を図るにはデバイス面積を増加させることが必要となる。ところが、デバイス面積の増加は図１４に示すようにチップ面積の増大につながり（図１４ではＳＯＩ層１０１ｂ、埋め込み酸化膜１０２ｂおよび支持シリコン基板１０３ｂを含むＳＯＩ−ＨＶＩＣチップ１００ｂが図１３に示したＳＯＩ−ＨＶＩＣチップ１００ａよりも大型化している）、畢竟、そのチップを収めるパッケージの大型化を招く。そのため、新たなサイズに対応したパッケージを製造する必要が生じ、コストアップにもつながる。
【００１０】
また、ＳＯＩ−ＨＶＩＣチップの高耐圧化を図るには、その埋め込み酸化膜の厚膜化が必要となる。しかし、埋め込み酸化膜を厚膜化すると、図１５に示すＳＯＩ−ＨＶＩＣチップ１００ｃのように、支持シリコン基板１０３ｃの裏面に形成される裏面酸化膜１０９および裏面ポリシリコン１０８と埋め込み酸化膜１０２ｃとの間でストレスバランスの均衡が崩れやすい。
【００１１】
ここで、裏面酸化膜１０９とは、埋め込み酸化膜１０２ｃの膨張圧縮ストレスに対するカウンターストレス源として設けられる膜のことである。この膜は、埋め込み酸化膜１０２ｃの形成と同時またはそれ以降に設けられ、プロセス途中の埋め込み酸化膜１０２ｃに対してストレスバランスの均衡を確保し、チップが形成されるウェハに反りを発生させにくくする。そして、裏面電極が金蒸着等によって形成される前にこの膜は研磨等で除去される。
【００１２】
また、裏面ポリシリコン１０８は、埋め込み酸化膜１０２ｃに比較して裏面酸化膜１０９の膜厚が薄い場合など、両酸化膜のストレスの釣り合いに不均衡が生じる場合に、それを補償する目的で設けられる膜である。この膜も、裏面電極が金蒸着等によって形成される前に研磨等で除去される。
【００１３】
図１５に示すように埋め込み酸化膜１０２ｃを厚膜化すると、裏面酸化膜１０９とのストレスバランスの均衡をとるのが困難となり、ウェハの反りを発生させやすくなる。また、裏面ポリシリコン１０８がプロセス途中で膜減りを起こし（例えばドライエッチング時のプラズマの裏面への回りこみ等に起因する）、ストレスカウンター効果の低減が生じることがあるが、その場合にも、埋め込み酸化膜１０２ｃが厚膜化しているとウェハの反りを発生させやすい。
【００１４】
ウェハに反りが発生すると、例えばＣＶＤ（Chemical Vapor Deposition）装置等のウェハステージへのウェハの吸着不良、ハンドラーにおけるウェハの搬送不良、露光装置における露光不良など、プロセス上での不具合の発生リスクが増大してしまう。
【００１５】
そこで、この発明の課題は、パッケージを大型化することなく、大電流化、高耐圧化に対応したＨＶＩＣチップを収めることが可能な半導体装置を実現することにあり、また、ウェハの反りの発生を抑制しつつ、高耐圧特性に必要な埋め込み酸化膜の厚膜化を図ることが可能な半導体装置を実現することにある。
【課題を解決するための手段】
【００１６】
この発明の主題に係る半導体装置は、それぞれ電極を含む第１および第２の回路が形成されたシリコン層と、埋め込み絶縁膜と、前記埋め込み絶縁膜が露出する凹み部が前記第１の回路の形成領域に対応する部分に形成された支持基板とを有するＳＯＩチップと、表面に絶縁膜が形成された台座基板とを備え、前記絶縁膜が前記埋め込み絶縁膜に接合されつつ前記台座基板が前記凹み部内に収まったことを特徴とする。
【発明の効果】
【００１７】
請求項１の発明によれば、絶縁膜が埋め込み絶縁膜に接着されつつ台座基板が凹み部内に収められるので、第１の回路が高耐圧化を必要とする回路部である場合に埋め込み絶縁膜の厚膜化が行える。また、埋め込み絶縁膜を薄く形成しておき、最後に絶縁膜を例えば接着剤により接合するというプロセスをとるので、埋め込み絶縁膜とプロセス途中で形成される裏面酸化膜および裏面ポリシリコンとの間でストレスバランスの均衡がとりやすく、ウェハの反りを発生させにくい。よって、プロセス途中でのウェハステージへのウェハの吸着不良、ハンドラーにおけるウェハの搬送不良、露光装置における露光不良など、プロセス上での不具合の発生リスクを軽減することができる。
【００１８】
請求項２の発明によれば、台座基板の厚さが凹み部の深さに略等しいので、ＳＯＩチップの裏面の高さと台座基板の裏面の高さとをそろえることができる。よって、ＳＯＩチップの裏面の高さと同じ高さを有するリード接続部をＳＯＩチップの周囲に配し、リード接続部とＳＯＩチップの裏面とを、およびリード接続部と台座基板の裏面とを、それぞれワイヤボンドでボンディングする場合、いずれのワイヤボンドにおいても両端のボンディング部位の接着強度が高い。よって、半導体装置の歩留まりおよび信頼性が向上する。
【００１９】
請求項３の発明によれば、台座基板の厚さが凹み部の深さに略等しいので、接着剤を用いて台座基板の絶縁膜とＳＯＩチップの埋め込み絶縁膜とを接着剤により接合しなくても、絶縁膜と埋め込み絶縁膜とを圧着できる。
【００２０】
請求項４の発明によれば、台座基板の絶縁膜はシリコンラダー系樹脂であるので、台座基板の材料となるウェハに反りを発生させることなく、請求項７に記載の半導体装置と同様の構造を容易に得ることができる。
【００２１】
請求項５の発明によれば、絶縁膜の端部にはテーパーが付いており、そのテーパーの角度と凹み部の傾斜の角度とは略等しく、さらに、絶縁膜の端部は凹み部の壁面に接している。よって、絶縁膜が埋め込み絶縁膜に密着し、凹み部内に不要な間隙を生じさせないようにすることができる。すると、埋め込み絶縁膜に異物が進入する可能性が少ない。
【００２２】
以下、この発明の主題の様々な具体化を、添付図面を基に、その効果・利点と共に、詳述する。
【発明を実施するための最良の形態】
【００２３】
（実施の形態１）
本実施の形態は、パッケージを大型化することなく、大電流化、高耐圧化に対応したＨＶＩＣチップを収めることが可能な半導体装置を実現するものである。
【００２４】
図１は本実施の形態に係る半導体装置を示す断面図である。図１に示す通り、本実施の形態に係る半導体装置は、第１のＳＯＩ−ＨＶＩＣチップ１と、第２のＳＯＩ−ＨＶＩＣチップ２と、ダイパッド８とを備えている。
【００２５】
第１のＳＯＩ−ＨＶＩＣチップ１は、トランジスタやダイオード等の素子、配線およびそれら素子や配線への入出力端となる電極を含む集積回路が形成されたＳＯＩ層１ａと、ＳＯＩ層１ａ下部の埋め込み酸化膜１ｂと、埋め込み酸化膜１ｂを支持する支持シリコン基板１ｃとを備えている。また、第２のＳＯＩ−ＨＶＩＣチップ２も、第１のＳＯＩ−ＨＶＩＣチップ１と同様の、集積回路が形成されたＳＯＩ層２ａと、埋め込み酸化膜２ｂと、支持シリコン基板２ｃとを備えている。
【００２６】
そして、第１のＳＯＩ−ＨＶＩＣチップ１と第２のＳＯＩ−ＨＶＩＣチップ２とは、互いの表面（すなわちＳＯＩ層）同士が対向するよう配置されている。そして、第１のＳＯＩ−ＨＶＩＣチップ１上の集積回路内の電極の一部と第２のＳＯＩ−ＨＶＩＣチップ２上の集積回路内の電極とが、ハンダバンプ３により電気的に接続されている。
【００２７】
なお、ハンダバンプは、ＣＳＰ（Chip Size/Scale Package）技術に不可欠な要素技術であり、例えば、文献：本多  進「パッケージング事業と配線板事業にインパクトを与えるＣＳＰの動向（前編）」電子材料１９９８年９月号pp.22-27に紹介されているように、微細なパターンからの信号引出しに対応でき、チップ間で電気的な接続を直接に得ることも可能な技術である。
【００２８】
そして、第１のＳＯＩ−ＨＶＩＣチップ１は、裏面（支持シリコン基板１ｃ）においてハンダ４を介してダイパッド８に固定され、支持されている。
【００２９】
また、外部端子となるリードフレーム（図示せず）を支持するパッケージ材の一部であり、上記リードフレームへの接続配線（図示せず）がその表面や内部に形成されたリード接続部７ａ，７ｂが、ダイパッド８上にさらに設けられている。
【００３０】
このリード接続部７ａのうち一部の接続配線には、ワイヤボンド６を介して第２のＳＯＩ−ＨＶＩＣチップ２の裏面（支持シリコン基板２ｃ）が接続されている。そして、パワー用としての耐圧を保持する目的で、外部から上記リードフレーム、リード接続部７ａおよびワイヤボンド６を介して支持シリコン基板２ｃに所定の電位が与えられる。また、リード接続部７ａの他の一部の接続配線が同様に、ダイパッド８上に形成された配線（図示せず）を介してハンダ４と電気的に接続されている。そして、支持シリコン基板１ｃにも他の所定の電位が与えられる。
【００３１】
また、第１のＳＯＩ−ＨＶＩＣチップ１上の集積回路内の電極の他の一部は、ワイヤボンド５を介してリード接続部７ｂのうち一部の接続配線に接続され、外部との電気的接続がなされる。なお、第２のＳＯＩ−ＨＶＩＣチップ２上の集積回路への信号の入出力は、ワイヤボンド５、第１のＳＯＩ−ＨＶＩＣチップ１上の集積回路内の配線、ハンダバンプ３を介して外部とやりとりされる。
【００３２】
そして、第１および第２のＳＯＩ−ＨＶＩＣチップ１，２およびワイヤボンド５，６が、ゲル材やモールド材等により封止され、外部から保護される。
【００３３】
なお、第１のＳＯＩ−ＨＶＩＣチップ１と第２のＳＯＩ−ＨＶＩＣチップ２との関係については、例えば図１４に示した大面積のチップを適当な区分により２つに分割し、双方のチップにパワー用回路と信号制御用のＩＣとが残っていると設定してもよいし、あるいは、一方がパワー用回路を搭載したチップ、他方が信号制御用のＩＣを搭載したチップ、のように機能的に分割したものと設定してもよい。
【００３４】
本実施の形態にかかる半導体装置を用いれば、第１のＳＯＩ−ＨＶＩＣチップ１と第２のＳＯＩ−ＨＶＩＣチップ２とが、互いの表面同士が対向するよう配置されるので、大電流化、高耐圧化に対応して大面積となる半導体チップを、第１および第２のＳＯＩ−ＨＶＩＣチップに分割して重ねて配置することができ、チップを収めるパッケージの大型化を招くことがない。
【００３５】
また、第１のＳＯＩ−ＨＶＩＣチップ１の裏面には所定の電位が与えられ、第２のＳＯＩ−ＨＶＩＣチップ２の裏面には他の所定の電位が与えられる。よって、例えば第１のＳＯＩ−ＨＶＩＣチップ１をパワー用回路を搭載したチップ、第２のＳＯＩ−ＨＶＩＣチップ２を信号制御用のＩＣを搭載したチップ、とする場合に、各チップの裏面に与える電位を独立に制御してパワー用高耐圧半導体装置として使用条件の最適化を図ることができる。
【００３６】
なお、もちろん、第１のＳＯＩ−ＨＶＩＣチップ１の裏面に与える電位と、第２のＳＯＩ−ＨＶＩＣチップ２の裏面に与える電位とを共通の値としてもよい。
【００３７】
（実施の形態２）
本実施の形態も、パッケージを大型化することなく、大電流化、高耐圧化に対応したＨＶＩＣチップを収めることが可能な半導体装置を実現するものである。
【００３８】
図２は本実施の形態にかかる半導体装置を示す断面図である。図２に示す通り、本実施の形態に係る半導体装置も、実施の形態１にかかる半導体装置と同様の、第１のＳＯＩ−ＨＶＩＣチップ１、第２のＳＯＩ−ＨＶＩＣチップ２、ハンダバンプ３、ハンダ４、ワイヤボンド５，６、リード接合部７ａ，７ｂおよびダイパッド８を備えている。
【００３９】
ただし本実施の形態においては、実施の形態１と異なり、第１のＳＯＩ−ＨＶＩＣチップ１と第２のＳＯＩ−ＨＶＩＣチップ２とが、互いの裏面（すなわち支持シリコン基板）同士が電気的に接続されつつ対向するよう配置されている。つまり、第２のＳＯＩ−ＨＶＩＣチップ２は、裏面（支持シリコン基板２ｃ）においてハンダ４を介して第１のＳＯＩ−ＨＶＩＣチップ１の裏面（支持シリコン基板１ｃ）上に固定されている。
【００４０】
そして、第１のＳＯＩ−ＨＶＩＣチップ１上の集積回路内の電極が、ダイパッド８上に形成されたプリント配線９にハンダバンプ３を介して電気的に接続され、第１のＳＯＩ−ＨＶＩＣチップ１がダイパッド８により支持されている。第１のＳＯＩ−ＨＶＩＣチップ１上の集積回路内の電極は、プリント配線９を介して外部との電気的接続がなされる。
【００４１】
また、リード接続部７ａのうち一部の接続配線には、ワイヤボンド６を介して第２のＳＯＩ−ＨＶＩＣチップ２上の集積回路内の電極が接続され、第１のＳＯＩ−ＨＶＩＣチップ１の接続先とは異なる外部との電気的接続がなされる。
【００４２】
そして、パワー用としての耐圧を保持する目的で、外部からリードフレーム（図示せず）、リード接続部７ｂおよびワイヤボンド５を介して支持シリコン基板１ｃに所定の電位が与えられる。また、この電位はハンダ４を介して支持シリコン基板２ｃにも伝達される。
【００４３】
そして、第１および第２のＳＯＩ−ＨＶＩＣチップ１，２およびワイヤボンド５，６が、ゲル材やモールド材等により封止され、外部から保護される。
【００４４】
本実施の形態にかかる半導体装置を用いれば、第１のＳＯＩ−ＨＶＩＣチップ１と第２のＳＯＩ−ＨＶＩＣチップ２とが、互いの裏面同士が対向するよう配置されるので、大電流化、高耐圧化に対応して大面積となる半導体チップを、第１および第２のＳＯＩ−ＨＶＩＣチップに分割して重ねて配置することができ、チップを収めるパッケージの大型化を招くことがない。
【００４５】
また、第１のＳＯＩ−ＨＶＩＣチップ１の裏面および第２のＳＯＩ−ＨＶＩＣチップ２の裏面には共通して所定の電位が与えられる。よって、第１のＳＯＩ−ＨＶＩＣチップ１および第２のＳＯＩ−ＨＶＩＣチップ２の裏面電位を共通して容易に制御することができる。
【００４６】
（実施の形態３）
本実施の形態は、実施の形態１にかかる半導体装置における第１および第２のＳＯＩ−ＨＶＩＣチップ１，２のＳＯＩ層に形成された集積回路の構造に特徴を有する半導体装置である。
【００４７】
図３は、本実施の形態にかかる半導体装置の第１および第２のＳＯＩ−ＨＶＩＣチップ１，２の表面付近の構造の一部を拡大して示した図である。ここでは例として、両チップにパワー用ダイオードが形成される場合について説明する。
【００４８】
図３に示すように、第１のＳＯＩ−ＨＶＩＣチップ１のＳＯＩ層１ａ内には、Ｎ型ウェル１ａ１、Ｐ型不純物注入層１ａ２およびＮ型不純物注入層１ａ３が形成されている。また、第２のＳＯＩ−ＨＶＩＣチップ２のＳＯＩ層２ａ内にも、Ｎ型ウェル２ａ１、Ｐ型不純物注入層２ａ２およびＮ型不純物注入層２ａ３が形成されている。このＰ型不純物注入層１ａ２（２ａ２）と、Ｎ型ウェル１ａ１（２ａ１）およびＮ型不純物注入層１ａ３（２ａ３）とが、パワー用ダイオードを構成している。
【００４９】
Ｐ型不純物注入層１ａ２の表面には第１層配線９ａが形成され、第１層配線９ａ上には第２層配線１０ａが形成されている。同様に、Ｐ型不純物注入層２ａ２の表面にも第１層配線９ｃが形成され、第１層配線９ｃ上には第２層配線１０ｃが形成されている。また、Ｎ型不純物注入層１ａ３，２ａ３の表面にもそれぞれ同様に、第１層配線９ｂ，第２層配線１０ｂ、第１層配線９ｄ，第２層配線１０ｄが形成されている。
【００５０】
また、各配線間には層間絶縁膜１１ａ，１２ａおよび１１ｂ，１２ｂが形成されている。そして、両チップの最表面にはパッシベーション膜１３ａ，１３ｂがそれぞれ設けられている。各パッシベーション膜１３ａ，１３ｂには、第２層配線１０ａ〜１０ｄとのコンタクトをとるためのスルーホールが開口しており、スルーホールにはハンダバンプ３が形成されている。
【００５１】
さて、図３に示すように本実施の形態にかかる半導体装置においては、第１のＳＯＩ−ＨＶＩＣチップ１内の構造と第２のＳＯＩ−ＨＶＩＣチップ２内の構造とが、第１および第２のＳＯＩ−ＨＶＩＣチップ１，２の対向中間点に想定した仮想面Ｐ１を対称面として面対称となっている。
【００５２】
このようにすると、第１および第２のＳＯＩ−ＨＶＩＣチップ１，２の境界における電位分布を面対称な形にすることができる。よって、両チップの境界における電界を強めることができ、デバイスへの耐圧印加時の空乏層の伸長の不安定性を解消することができる。
【００５３】
例えば、第１および第２のＳＯＩ−ＨＶＩＣチップ１，２のうちどちらかしか存在しない場合には、デバイスへの耐圧印加時に生じる空乏層の伸長が、層間絶縁膜やパッシベーション膜中に存在する固定電荷によって妨げられやすい。そのため、空乏層の伸長が不安定なものとなり、耐圧特性を劣化させやすい。
【００５４】
しかし、本実施の形態のように両チップの構造を対向中間点に想定した仮想面に関して面対称とすることで両チップの境界における電界を強めることができるようになれば、層間絶縁膜やパッシベーション膜中に存在する固定電荷による障害に打ち勝つ効果が大きく、両チップが互いに空乏層の伸長を補助しあうという効果が得られる。
【００５５】
本実施の形態にかかる半導体装置を用いれば、第１および第２のＳＯＩ−ＨＶＩＣチップ１，２内の回路の構造が、両チップの対向中間点に想定した仮想面Ｐ１を対称面として面対称であるので、両チップの境界における電位分布を面対称な形にすることができる。よって、両チップの境界における電界を強めることができ、空乏層の伸長の不安定性による耐圧の劣化を解消できる。
【００５６】
なお、本実施の形態においてはデバイスの一例としてパワー用ダイオードを示したが、もちろんパワー用トランジスタやその他ＩＧＢＴなどの素子にも本実施の形態は適用可能である。
【００５７】
（実施の形態４）
本実施の形態も、実施の形態１にかかる半導体装置における第１および第２のＳＯＩ−ＨＶＩＣチップ１，２のＳＯＩ層に形成された集積回路の構造に特徴を有する半導体装置である。
【００５８】
図４は、本実施の形態にかかる半導体装置の第１および第２のＳＯＩ−ＨＶＩＣチップ１，２の表面付近の構造の一部を拡大して示した図である。本実施の形態にかかる半導体装置では、実施の形態３にかかる半導体装置のうち、第２層配線１０ｂ〜１０ｄおよび第２のＳＯＩ−ＨＶＩＣチップ２内の層間絶縁膜１２ｂが省略され、一方、パッシベーション膜１３ｂが層間絶縁膜１１ｂ上に、ハンダバンプ３が第１層配線９ｃ上にそれぞれ設けられている。
【００５９】
また、第１のＳＯＩ−ＨＶＩＣチップ１内の第２層配線１０ａに接続されつつ層間絶縁膜１２ａ上に形成された引き出し配線１０ｆが設けられている。それ以外の構造は、実施の形態３にかかる半導体装置と同様である。ただし、ＳＯＩ層１ａの表面から引き出し配線１０ｆまでの距離ｄ１とＳＯＩ層２ａの表面から引き出し配線１０ｆまでの距離ｄ２とは等しくなるよう各層の膜厚は調節されている。
【００６０】
さて、図４に示すように本実施の形態にかかる半導体装置においては、第１のＳＯＩ−ＨＶＩＣチップ１内の構造と第２のＳＯＩ−ＨＶＩＣチップ２内の構造とが、引き出し配線１０ｆが層間絶縁膜１２ａ上に延在すると想定したときに引き出し配線１０ｆが存在する仮想面Ｐ２を対称面として面対称となっている（パッシベーション膜１３ａ，１３ｂが層間絶縁膜１２ａと同様の絶縁特性を有し、ハンダバンプ３が第１層配線１０ａと同様の電気的特性を有しておれば、面対称とみなせる）。
【００６１】
このようにすると、引き出し配線１０ｆ近傍における電位分布を面対称な形にすることができる。よって、引き出し配線１０ｆ近傍における電界を強めることができ、実施の形態３と同様、デバイスへの耐圧印加時の空乏層の伸長の不安定性を解消することができる。
【００６２】
よって、本実施の形態にかかる半導体装置を用いれば、第１および第２のＳＯＩ−ＨＶＩＣチップ１，２内の回路の構造が、引き出し配線１０ｆが存在する仮想面Ｐ２を対称面として面対称であるので、引き出し配線１０ｆ近傍における電位分布を面対称な形にすることができる。よって、引き出し配線１０ｆ近傍における電界を強めることができ、空乏層の伸長の不安定性による耐圧の劣化を解消できる。
【００６３】
なお、本実施の形態では、第１および第２のＳＯＩ−ＨＶＩＣチップ１，２の両方に層間絶縁膜および引き出し配線の形成を行う場合に比べ、第２のＳＯＩ−ＨＶＩＣチップ２への層間絶縁膜および引き出し配線の形成を省略できる。よって、実施の形態３の両チップに引き出し配線の形成を行う場合に比べ、製造に要する工程数の削減を図ることができる。
【００６４】
（実施の形態５）
本実施の形態は、実施の形態２にかかる半導体装置における第１および第２のＳＯＩ−ＨＶＩＣチップ１，２の配置構造に特徴を有する半導体装置である。
【００６５】
図５は本実施の形態にかかる半導体装置を示す図である。なお、図５では実施の形態２にかかる半導体装置と同様の機能を有する要素については同一符号を付している。
【００６６】
図５に示す通り、本実施の形態に係る半導体装置も、実施の形態２にかかる半導体装置と同様の、第１のＳＯＩ−ＨＶＩＣチップ１、第２のＳＯＩ−ＨＶＩＣチップ２、ハンダバンプ３、ハンダ４、ワイヤボンド５，６、リード接合部７ａ，７ｂおよびダイパッド８を備えている。
【００６７】
ただし本実施の形態においては、実施の形態２と異なり、第１のＳＯＩ−ＨＶＩＣチップ１の支持シリコン基板１ｃの中央部に凹み部１ｄが設けられている。そして、この凹み部１ｄ内に第２のＳＯＩ−ＨＶＩＣチップ２が収められ、ハンダ４により凹み部１ｄの底１ｅに接着されている。
【００６８】
なお、凹み部１ｄ内においても、第２のＳＯＩ−ＨＶＩＣチップ２の支持シリコン基板２ｃは、ハンダ４を介して第１のＳＯＩ−ＨＶＩＣチップ１の支持シリコン基板１ｃに電気的に接続されている。
【００６９】
また、第２のＳＯＩ−ＨＶＩＣチップ２の厚さが凹み部１ｄの深さに略等しくなるよう調節されている。
【００７０】
その他の構成は実施の形態２にかかる半導体装置と同様のため、説明を省略する。
【００７１】
本実施の形態にかかる半導体装置を用いれば、凹み部１ｄ内に第２のＳＯＩ−ＨＶＩＣチップ２が収まり、第２のＳＯＩ−ＨＶＩＣチップ２の厚さが凹み部１ｄの深さに略等しいので、第１のＳＯＩ−ＨＶＩＣチップ１の裏面（支持シリコン基板１ｃ側）の高さと第２のＳＯＩ−ＨＶＩＣチップの表面（ＳＯＩ層２ａ側）の高さとをそろえることができる。
【００７２】
よって、第１のＳＯＩ−ＨＶＩＣチップ１の裏面の高さと同じ高さを有するリード接続部７ａ，７ｂを第１のＳＯＩ−ＨＶＩＣチップ１の周囲に配し、リード接続部７ａと第１のＳＯＩ−ＨＶＩＣチップ１の裏面とを、およびリード接続部７ｂと第２のＳＯＩ−ＨＶＩＣチップ２の表面とを、それぞれワイヤボンド５，６でボンディングする場合、いずれのワイヤボンド５，６においても両端のボンディング部位の接着強度が高い。
【００７３】
一般に、ボンディング工程では、ワイヤボンドの両端が同じ高さにあるときにボンディング装置からの超音波が等しくかかり、安定した接着強度を得られるからである。よって、半導体装置の歩留まりおよび信頼性が向上する。
【００７４】
（実施の形態６）
本実施の形態は、ウェハの反りの発生を抑制しつつ、高耐圧特性に必要な埋め込み酸化膜の厚膜化を図ることが可能な半導体装置を実現するものである。
【００７５】
図６は、本実施の形態にかかる半導体装置を示す図である。なお、図６では実施の形態５にかかる半導体装置と同様の機能を有する要素については同一符号を付している。
【００７６】
図６に示す通り、本実施の形態に係る半導体装置も、実施の形態５にかかる半導体装置と同様の、凹み部１ｄを有する第１のＳＯＩ−ＨＶＩＣチップ１、ハンダバンプ３、ワイヤボンド５，６、リード接合部７ａ，７ｂおよびダイパッド８を備えている。
【００７７】
ただし本実施の形態においては、実施の形態５と異なり、第２のＳＯＩ−ＨＶＩＣチップ２は設けられていない。その代わりに凹み部１ｄには、表面に補償酸化膜１５が形成された台座シリコン基板１４が収められる。なお、この台座シリコン基板１４には回路形成は行われず、台座シリコン基板１４のうち表面とは反対側に位置する裏面には合金蒸着処理が施され、ワイヤボンド６を介して所定の電位が与えられるのみである。なお、ワイヤボンド５を介して与える電位とワイヤボンド６を介して与える電位とは、共通の値としてもよいし、互いに独立した値としてもよい。
【００７８】
また、凹み部１ｄの底１ｅには埋め込み酸化膜１ｂが露出し、補償酸化膜１５が埋め込み酸化膜１ｂの露出した部分に接着剤により接合される。また、凹み部１ｄ内のうち台座シリコン基板１４が占有していない隙間の空間には接着剤１６が流し込まれ、台座シリコン基板１４を固定する。
【００７９】
なお、ＳＯＩ層１ａは、完全分離膜１ａ６によりパワー用回路部１ａ４と信号制御用ＩＣ部１ａ５とに分離されている。そして、凹み部１ｄは、シリコン支持基板１ｃのうちパワー用回路部１ａ４の回路の形成領域に対応する部分に形成される。
【００８０】
その他の構成は実施の形態５にかかる半導体装置と同様のため、説明を省略する。
【００８１】
本実施の形態にかかる半導体装置を用いれば、補償酸化膜１５が埋め込み酸化膜１ｂの露出した部分に接合されるので、特に高耐圧化を必要とするパワー用回路部１ａ４の埋め込み酸化膜１ｂの厚膜化が行える。この場合、埋め込み酸化膜１ｂを薄く形成しておき、ＳＯＩ層１ａへの回路形成等を行った後、最後に補償酸化膜１５を接着するというプロセスをとることができるので、埋め込み酸化膜１ｂと図１５に示した裏面酸化膜１０９および裏面ポリシリコン１０８との間でストレスバランスの均衡がとりやすく、ウェハの反りを発生させにくい。よって、プロセス途中でのウェハステージへのウェハの吸着不良、ハンドラーにおけるウェハの搬送不良、露光装置における露光不良など、プロセス上での不具合の発生リスクを軽減することができる。
【００８２】
また、台座シリコン基板１４の厚さが凹み部１ｄの深さに略等しくなるよう調節されておれば、第１のＳＯＩ−ＨＶＩＣチップ１の裏面（支持シリコン基板１ｃ側）の高さと台座シリコン基板１４の裏面の高さとをそろえることができる。よって、第１のＳＯＩ−ＨＶＩＣチップ１の裏面の高さと同じ高さを有するリード接続部７ａ，７ｂを第１のＳＯＩ−ＨＶＩＣチップ１の周囲に配し、リード接続部７ａと第１のＳＯＩ−ＨＶＩＣチップ１の裏面とを、およびリード接続部７ｂと台座シリコン基板１４の裏面とを、それぞれワイヤボンド５，６でボンディングする場合、いずれのワイヤボンド５，６においても両端のボンディング部位の接着強度が高い。
【００８３】
（実施の形態７）
本実施の形態は、実施の形態６の変形例である。図７は、本実施の形態にかかる半導体装置を示す図である。なお、図７では実施の形態６にかかる半導体装置と同様の機能を有する要素については同一符号を付している。
【００８４】
図７に示す通り、本実施の形態に係る半導体装置も、実施の形態６にかかる半導体装置と同様の、凹み部１ｄを有する第１のＳＯＩ−ＨＶＩＣチップ１、ワイヤボンド５，６、リード接合部７ａ，７ｂ、ダイパッド８および台座シリコン基板１４を備えている。
【００８５】
ただし本実施の形態においては、実施の形態６と異なり、第１のＳＯＩ−ＨＶＩＣチップ１および台座シリコン基板１４の各裏面がダイパッド８にハンダ４により固定されている。この構造は、台座シリコン基板１４をまずダイパッド８上にハンダ４により接着させた後、台座シリコン基板１４を第１のＳＯＩ−ＨＶＩＣチップ１が覆うように、第１のＳＯＩ−ＨＶＩＣチップ１の支持シリコン基板１ｃをハンダ４によりダイパッド８上に接着させることで得られる。そして、第１のＳＯＩ−ＨＶＩＣチップ１のパワー用回路部１ａ４がワイヤボンド５によりリード接合部７ｂに接続され、信号制御用ＩＣ部１ａ５がワイヤボンド６によりリード接合部７ａに接続される。また、接着剤１６は用いられていない。
【００８６】
なお、台座シリコン基板１４の厚さは、実施の形態６におけると同様、凹み部１ｄの深さに略等しくしておけばよい。そうすれば、第１のＳＯＩ−ＨＶＩＣチップ１の支持シリコン基板１ｃが台座シリコン基板１４を覆う際に、接着剤を用いて補償酸化膜１５と埋め込み酸化膜１ｂとを接合しなくても、補償酸化膜１５と埋め込み酸化膜１ｂとを圧着できる。
【００８７】
本実施の形態にかかる半導体装置を用いれば、補償酸化膜１５が埋め込み酸化膜１ｂの露出した部分に接着されるので、特に高耐圧化を必要とするパワー用回路部１ａ４の埋め込み酸化膜１ｂの厚膜化が行える。この場合、埋め込み酸化膜１ｂを薄く形成しておき、ＳＯＩ層１ａへの回路形成等を行った後、最後に補償酸化膜１５を接着するというプロセスをとることができるので、埋め込み酸化膜１ｂと図１５に示した裏面酸化膜１０９および裏面ポリシリコン１０８との間でストレスバランスの均衡がとりやすく、ウェハの反りを発生させにくい。よって、プロセス途中でのウェハステージへのウェハの吸着不良、ハンドラーにおけるウェハの搬送不良、露光装置における露光不良など、プロセス上での不具合の発生リスクを軽減することができる。
【００８８】
また、台座シリコン基板１４の厚さが凹み部１ｄの深さに略等しくなるよう調節されておれば、第１のＳＯＩ−ＨＶＩＣチップ１の支持シリコン基板１ｃが台座シリコン基板１４を覆う際に、接着剤を用いて補償酸化膜１５と埋め込み酸化膜１ｂとを接合しなくても、補償酸化膜１５と埋め込み酸化膜１ｂとを圧着できる。
【００８９】
（実施の形態８）
実施の形態６および７において記述された補償酸化膜１５は、図８に示すように、台座シリコン基板１４のウェハに熱酸化法やＣＶＤ法等を施すことにより形成することができる。そして、ウェハをダイシングすることにより各台座シリコン基板１４が得られる。
【００９０】
ところが、発明が解決しようとする課題でも述べたように、シリコンウェハ上に厚膜の酸化膜を形成するとウェハに反りが生じやすい。よって、図８の台座シリコン基板１４のウェハには、図９に示すような反りが生じやすい。このような反りが生じてしまうとダイシングが困難となる。
【００９１】
そこで、本実施の形態においては、実施の形態６中の補償酸化膜１５に代わって、図１０に示すようにシリコンラダー系樹脂１７を台座シリコン基板１４の酸化膜として用いる。ここで、シリコンラダー系樹脂とは、例えば以下の化学式で示される樹脂のことを指す。
【００９２】
【化１】
2008085371.tif 000003
【００９３】
なお、化１において、Ｒ１、Ｒ２はアリール基、水素原子、脂肪族アルキル基または不飽和結合を有する官能基であり、同種でもよく、異種でもよい。また、Ｒ３、Ｒ４、Ｒ５、Ｒ６は水素原子、アリール基、脂肪族アルキル基、トリアルキルシリル基または不飽和結合を有する官能基であり、同種でもよく、異種でもよい。また、ｎは整数である。
【００９４】
図１０に示した半導体装置の形成過程を以下に示す。まず、第１のＳＯＩ−ＨＶＩＣチップ１の凹み部１ｄ内にシリコンラダー系樹脂１７を塗布する。その後、シリコンウェハをダイシングして得られた台座シリコン基板１４の表面に凹み部１４ａをエッチング技術等を用いて形成する。そして、凹み部１４ａを埋め込み酸化膜１ｂ側に向けて、台座シリコン基板１４を第１のＳＯＩ−ＨＶＩＣチップ１の凹み部１ｄ内に埋める。このとき、凹み部１４ａ内にはシリコンラダー系樹脂１７が充填される。その後、第１のＳＯＩ−ＨＶＩＣチップ１をベークすることでシリコンラダー系樹脂１７が硬化し、台座シリコン基板１４が第１のＳＯＩ−ＨＶＩＣチップ１に接合される。そして、ハンダバンプ３により第１のＳＯＩ−ＨＶＩＣチップ１をダイパッド８に固定し、ワイヤボンド５，６により、台座シリコン基板１４および支持シリコン基板１ｃにそれぞれ電位が与えられる。
【００９５】
本実施の形態にかかる半導体装置を用いれば、シリコンラダー系樹脂１７が補償酸化膜１５の代わりに形成されるので、台座シリコン基板１４のウェハに反りを発生させることなく、実施の形態６にかかる半導体装置と同様の構造を容易に得ることができる。
【００９６】
（実施の形態９）
本実施の形態は、補償酸化膜１５に代わってシリコンラダー系樹脂１７を台座シリコン基板１４の酸化膜として用いる他の例である。実施の形態８においては、シリコンラダー系樹脂１７は、第１のＳＯＩ−ＨＶＩＣチップ１の凹み部１ｄ内に埋められた後にベークされたが、本実施の形態においては、後述するように台座シリコン基板１４のウェハにシリコンラダー系樹脂１７を形成してベークした後、ダイシングすることにより各台座シリコン基板１４を得る。
【００９７】
図１１は、本実施の形態にかかる半導体装置を示す図である。図１１においては、実施の形態７中の補償酸化膜１５に代わってシリコンラダー系樹脂１７が台座シリコン基板１４の酸化膜として用いられている。また、シリコンラダー系樹脂１７の端部にはテーパーが付いており、そのテーパーの角度は、第１のＳＯＩ−ＨＶＩＣチップ１の凹み部１ｄの壁面の傾斜の角度θ１と略等しく、さらに、シリコンラダー系樹脂１７の端部は凹み部１ｄの壁面に接している。これにより、シリコンラダー系樹脂１７が埋め込み酸化膜１ｂに密着し、凹み部１ｄ内に不要な間隙を生じさせないようにすることができる。すると、埋め込み酸化膜１ｂに異物が進入する可能性が少ない。
【００９８】
その他の構成は実施の形態７にかかる半導体装置と同様のため、説明を省略する。なお、端部にテーパーの付いたシリコンラダー系樹脂１７は実施の形態７にかかる半導体装置だけでなく、もちろん実施の形態６にかかる半導体装置にも適用可能である。
【００９９】
次に、台座シリコン基板１４にシリコンラダー系樹脂１７を形成する工程を図１２を用いて説明する。まず、台座シリコン基板１４のウェハにシリコンラダー系樹脂１７を塗布して成膜し、シリコンラダー系樹脂１７にフォトリソグラフィ技術およびエッチング技術を用いてパターニングを行う。なお、このときシリコンラダー系樹脂１７の端部に角度θ２のテーパーがつくように形成する。このとき、例えばウェットエッチャントの液組成やエッチング時間、エッチング温度等を制御して、角度θ２が第１のＳＯＩ−ＨＶＩＣチップ１の凹み部１ｄの壁面の傾斜の角度θ１と略等しくなるよう調節する。
【０１００】
そして、シリコンラダー系樹脂１７をベークして硬化させ、パターニングによりシリコンラダー系樹脂１７が除去された領域の直下の台座シリコン基板１４のウェハをダイシングにより除去し、シリコンラダー系樹脂１７を備える台座シリコン基板１４を得る。
【０１０１】
なお、シリコンラダー系樹脂１７をパターニングして細かく分割した後に、ベーク、ダイシングを行うので、図９に示した場合に比べ、台座シリコン基板１４のウェハには反りが生じにくい。
【０１０２】
本実施の形態にかかる半導体装置を用いれば、シリコンラダー系樹脂１７の端部にはテーパーが付いており、そのテーパーの角度は、第１のＳＯＩ−ＨＶＩＣチップ１の凹み部１ｄの壁面の傾斜の角度θ１と略等しく、さらに、シリコンラダー系樹脂１７の端部は凹み部１ｄの壁面に接している。よって、シリコンラダー系樹脂１７が埋め込み酸化膜１ｂに密着し、凹み部１ｄ内に不要な間隙を生じさせないようにすることができる。すると、埋め込み酸化膜１ｂに異物が進入する可能性が少ない。
【０１０３】
（付記）
以上、本発明の実施の形態を詳細に開示し記述したが、以上の記述は本発明の適用可能な局面を例示したものであって、本発明はこれに限定されるものではない。即ち、記述した局面に対する様々な修正や変形例を、この発明の範囲から逸脱することの無い範囲内で考えることが可能である。
【図面の簡単な説明】
【０１０４】
【図１】実施の形態１に係る半導体装置を示す断面図である。
【図２】実施の形態２に係る半導体装置を示す断面図である。
【図３】実施の形態３に係る半導体装置を示す断面図である。
【図４】実施の形態４に係る半導体装置を示す断面図である。
【図５】実施の形態５に係る半導体装置を示す断面図である。
【図６】実施の形態６に係る半導体装置を示す断面図である。
【図７】実施の形態７に係る半導体装置を示す断面図である。
【図８】補償酸化膜１５の形成過程を示す断面図である。
【図９】補償酸化膜１５の形成過程で反りが生じたウェハを示す断面図である。
【図１０】実施の形態８に係る半導体装置を示す断面図である。
【図１１】実施の形態９に係る半導体装置を示す断面図である。
【図１２】端部にテーパーの付いたシリコンラダー系樹脂１７の形成過程を示す断面図である。
【図１３】従来の半導体装置を示す断面図である。
【図１４】従来の半導体装置の問題点を示す図である。
【図１５】従来の半導体装置の問題点を示す図である。
【符号の説明】
【０１０５】
１  第１のＨＶＩＣチップ、２  第２のＨＶＩＣチップ、１ａ，２ａ  ＳＯＩ層、１ｂ，２ｂ  埋め込み酸化膜、１ｃ，２ｃ  支持シリコン基板、１ｄ  凹み部、３  ハンダバンプ、４  ハンダ、５，６  ワイヤボンド、７ａ，７ｂ  リード接続部、８  ダイパッド、９  プリント配線、１０ｆ  引き出し配線、１４  台座、１５  補償酸化膜、１７  シリコンラダー系樹脂。
【図１】
2008085371.tif 000004
【図２】
2008085371.tif 000005
【図３】
2008085371.tif 000006
【図４】
2008085371.tif 000007
【図５】
2008085371.tif 000008
【図６】
2008085371.tif 000009
【図７】
2008085371.tif 000010
【図８】
2008085371.tif 000011
【図９】
2008085371.tif 000012
【図１０】
2008085371.tif 000013
【図１１】
2008085371.tif 000014
【図１２】
2008085371.tif 000015
【図１３】
2008085371.tif 000016
【図１４】
2008085371.tif 000017
【図１５】
2008085371.tif 000018