(57)【要約】【課題】良好なキャリア移動度を備えるウルツ鉱型結晶からなる半導体膜を用い、良好な電気的特性を有する電子素子及び電子素子の製造方法を提供する。【解決手段】  電子素子１０は、突起部１３と、ウルツ鉱型結晶であるＺｎＯからなる半導体膜１４と、ゲート絶縁膜１８と、ゲート電極３１と、保護膜２０とを備える。突起部１３によってＺｎＯ膜１４に膜外へ引っ張る力が印加される。これにより、ＺｎＯ膜１４のＺｎＯ結晶のｃ軸長が伸び、ａ軸長が縮むため、ＺｎＯ膜１４のキャリア移動度が向上する。また、ＺｎＯ膜１４は圧縮残留応力を有し、ゲート絶縁膜１８と、ゲート電極３１と、保護膜２０とは、それぞれ圧縮応力を有するため、さらにＺｎＯ膜１４に膜外へ引っ張る力が印加されＺｎＯ膜１４のキャリア移動度を向上させることができる。【選択図】図１
2008277665.tif 000002
【特許請求の範囲】
【請求項１】
ウルツ鉱型結晶からなる半導体膜と、
前記半導体膜の一面上に形成され、前記半導体膜を該半導体膜の膜外へ引っ張る向きの外力を加える外力印加膜と、を備えることを特徴とする電子素子。
【請求項２】
前記半導体膜は、内部応力を有することを特徴とする請求項１に記載の電子素子。
【請求項３】
前記半導体膜は、前記外力に沿った方向に、前記ウルツ鉱型結晶のｃ軸が配向することを特徴とする請求項１又は２に記載の電子素子。
【請求項４】
前記半導体膜は、前記外力印加膜が形成されていない場合と比較し、ｃ軸長が大きくされ且つａ軸長が小さくされたことを特徴とする請求項１乃至３のいずれか１項に記載の電子素子。
【請求項５】
前記半導体膜は、前記外力印加膜が形成されていない場合と比較し、単位胞体積が小さくされたことを特徴とする請求項１乃至３のいずれか１項に記載の電子素子。
【請求項６】
前記半導体膜は、前記外力印加膜が形成されていない場合と比較し、膜密度が大きくされたことを特徴とする請求項１乃至３のいずれか１項に記載の電子素子。
【請求項７】
前記半導体膜は、前記外力印加膜が形成されていない場合と比較し、ｃ／ａが大きくされたことを特徴とする請求項１乃至３のいずれか１項に記載の電子素子。
【請求項８】
前記外力印加膜は凸状に形成されており、前記半導体膜を前記外力印加膜に沿わせることにより、前記半導体膜を該半導体膜の膜外へ引っ張る向きの外力を加えることを特徴とする請求項１乃至７のいずれか１項に記載の電子素子。
【請求項９】
前記半導体膜上に形成された絶縁層をさらに備え、
前記絶縁層は、前記半導体膜を該半導体膜の膜外へ引っ張る向きの外力を加えるような応力を有することを特徴とする請求項８に記載の電子素子。
【請求項１０】
前記絶縁層上に形成された電極をさらに備え、
前記電極は、前記半導体膜を該半導体膜の膜外へ引っ張る向きの外力を加えるような応力を有することを特徴とする請求項８又は９に記載の電子素子。
【請求項１１】
前記外力印加膜は、絶縁材料から形成され、平面状に形成されることを特徴とする請求項１乃至７のいずれか１項に記載の電子素子。
【請求項１２】
前記外力印加膜上に形成された電極をさらに備え、
前記電極は、前記半導体膜を該半導体膜の膜外へ引っ張る向きの外力を加えるような応力を有することを特徴とする請求項１１に記載の電子素子。
【請求項１３】
前記外力印加膜は、凹状に形成された凹状部を有し、前記半導体膜を前記外力印加膜に沿わせることにより、前記半導体膜を該半導体膜の膜外へ引っ張る向きの外力を加えることを特徴とする請求項１乃至７のいずれか１項に記載の電子素子。
【請求項１４】
前記外力印加膜と、前記半導体膜との間に形成された絶縁層をさらに備え、
前記絶縁層は前記前記半導体膜を該半導体膜の膜外へ引っ張る向きの外力を加えるように、応力を有することを特徴とする請求項１３に記載の電子素子。
【請求項１５】
絶縁材料からなる保護膜をさらに備え、
前記保護膜は、前記半導体膜を該半導体膜の膜外へ引っ張る向きの外力を加えるように、応力を有することを特徴とする請求項１乃至１４のいずれか１項に記載の電子素子。
【請求項１６】
前記半導体膜は、ＺｎＯ膜であることを特徴とする請求項１乃至１５のいずれか１項に記載の電子素子。
【請求項１７】
ウルツ鉱型結晶からなる半導体膜を形成する半導体膜形成工程と、
前記半導体膜の一面側に形成され、前記半導体膜を該半導体膜の膜外へ引っ張る向きの外力を加える外力印加膜を形成する外力印加膜形成工程と、を備えることを特徴とする電子素子の製造方法。
【請求項１８】
前記半導体膜形成工程では、前記半導体膜が内部応力を有するように形成することを特徴とする請求項１７に記載の電子素子の製造方法。
【請求項１９】
前記半導体膜は、前記外力に沿った方向に、前記ウルツ鉱型結晶のｃ軸が配向することを特徴とする請求項１７又は１８に記載の電子素子の製造方法。
【請求項２０】
前記外力印加膜は、前記半導体膜を前記外力印加膜に沿わせることにより、前記半導体膜を該半導体膜の膜外へ引っ張る向きの外力を加えるように、凸状に形成されることを特徴とする請求項１７乃至１９のいずれか１項に記載の電子素子の製造方法。
【請求項２１】
前記外力印加膜は、絶縁材料からなり、平面状に形成され、
前記外力印加膜形成工程で、前記外力印加膜は前記半導体膜を該半導体膜の膜外へ引っ張る向きの外力を加えるような応力が残存するように形成されることを特徴とする請求項１７乃至１９のいずれか１項に記載の電子素子の製造方法。
【請求項２２】
前記外力印加膜は、前記半導体膜を前記外力印加膜に沿わせることにより、前記半導体膜を該半導体膜の膜外へ引っ張る向きの外力を加えるように、凹状に形成されることを特徴とする請求項１７乃至１９のいずれか１項に記載の電子素子の製造方法。
【請求項２３】
前記半導体膜は、ＺｎＯ膜であることを特徴とする請求項１７乃至２２のいずれか１項に記載の電子素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、酸化亜鉛を用いた電子素子及び電子素子の製造方法に関する。
【背景技術】
【０００２】
従来、多結晶を含む酸化亜鉛（ＺｎＯ）結晶は、結晶構造が中心対称性を有しないため圧電特性を有することが知られている。そこで、この圧電効果を利用し、ＺｎＯ結晶は各種アクチュエータに利用されている。一方、ＺｎＯはワイドギャップ半導体としても近年注目されており、ＴＦＴ（Thin Film Transistor）やＬＥＤ（Light Emitting Diode）、更には透明導電膜等、ＺｎＯを半導体材料として用いるための開発が進められている。また、特許文献１ではＺｎＯを用いてp型半導体結晶を形成する方法が開示されている。
【０００３】
ＺｎＯを用いたＴＦＴやＬＥＤは研究が始まった段階であり、また透明導電膜としての利用も同様である。従って、ＺｎＯの電子デバイスへの応用に関しては未解明な部分が多く、特に先に述べた圧電効果を発現するＺｎＯ膜をＴＦＴや透明導電膜、ＬＥＤに適用した場合の問題点についてはほとんど議論されていない。このため、どのような因子を制御すれば、性能改善が図られるか、その方向性を探っている段階であるといえる。
【特許文献１】特開２００２−２８９９１８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで、ＴＦＴ、ＬＥＤ等の電子デバイスでは、膜内のキャリア移動などの特性がその性能を左右する。従って、ＺｎＯをＴＦＴ等の電子デバイスで用いる場合、ＺｎＯ膜内のキャリア移動度を良好なものとする必要がある。
【０００５】
また、このような要請はウルツ鉱型の結晶構造を有する膜に共通する問題である。
【０００６】
本発明は上述した実情に鑑みてなされたものであり、良好なキャリア移動度を備えるウルツ鉱型結晶からなる半導体膜を用い、良好な電気的特性を有する電子素子と電子素子の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するため、本発明の第１の観点に係る電子素子は、
ウルツ鉱型結晶からなる半導体膜と、
前記半導体膜の一面上に形成され、前記半導体膜を該半導体膜の膜外へ引っ張る向きの外力を加える外力印加膜と、を備えることを特徴とする。
【０００８】
前記半導体膜は、内部応力を有してもよい。
【０００９】
前記半導体膜は、前記外力に沿った方向に、前記ウルツ鉱型結晶のｃ軸が配向してもよい。
【００１０】
前記半導体膜は、前記外力印加膜が形成されていない場合と比較し、ｃ軸長が大きくされ且つａ軸長が小さくされてもよい。
【００１１】
前記半導体膜は、前記外力印加膜が形成されていない場合と比較し、単位胞体積が小さくされてもよい。
【００１２】
前記半導体膜は、前記外力印加膜が形成されていない場合と比較し、膜密度が大きくされてもよい。
【００１３】
前記半導体膜は、前記外力印加膜が形成されていない場合と比較し、ｃ／ａが大きくされてもよい。
【００１４】
前記外力印加膜は凸状に形成されており、前記半導体膜を前記外力印加膜に沿わせることにより、前記半導体膜を該半導体膜の膜外へ引っ張る向きの外力を加えてもよい。
【００１５】
前記半導体膜上に形成された絶縁層をさらに備え、
前記絶縁層は、前記半導体膜を該半導体膜の膜外へ引っ張る向きの外力を加えてもよい。
【００１６】
前記絶縁層上に形成された電極をさらに備え、
前記電極は、前記半導体膜を該半導体膜の膜外へ引っ張る向きの外力を加えるような応力を有してもよい。
【００１７】
前記外力印加膜は、絶縁材料から形成され、平面状に形成されてもよい。
【００１８】
前記外力印加膜上に形成された電極をさらに備え、
前記電極は、前記半導体膜を該半導体膜の膜外へ引っ張る向きの外力を加えるような応力を有してもよい。
【００１９】
前記外力印加膜は、凹状に形成された凹状部を有し、前記半導体膜を前記外力印加膜に沿わせることにより、前記半導体膜を該半導体膜の膜外へ引っ張る向きの外力を加えてもよい。
【００２０】
前記外力印加膜と、前記半導体膜との間に形成された絶縁層をさらに備え、
前記絶縁層は前記前記半導体膜を該半導体膜の膜外へ引っ張る向きの外力を加えるように、応力を有してもよい。
【００２１】
絶縁材料からなる保護膜をさらに備え、
前記保護膜は、前記半導体膜を該半導体膜の膜外へ引っ張る向きの外力を加えるように、応力を有してもよい。
【００２２】
前記半導体膜は、ＺｎＯ膜であってもよい。
【００２３】
上記目的を達成するため、本発明の第２の観点に係る電子素子の製造方法は、
ウルツ鉱型結晶からなる半導体膜を形成する半導体膜形成工程と、
前記半導体膜の一面側に形成され、前記半導体膜を該半導体膜の膜外へ引っ張る向きの外力を加える外力印加膜を形成する外力印加膜形成工程と、を備えることを特徴とする。
【００２４】
前記半導体膜形成工程では、前記半導体膜が内部応力を有してもよい。
【００２５】
前記半導体膜は、前記外力に沿った方向に、前記ウルツ鉱型結晶のｃ軸が配向してもよい。
【００２６】
前記外力印加膜は、前記半導体膜を前記外力印加膜に沿わせることにより、前記半導体膜を該半導体膜の膜外へ引っ張る向きの外力を加えるように、凸状に形成されてもよい。
【００２７】
前記外力印加膜は、絶縁材料からなり、平面状に形成され、
前記外力印加膜形成工程で、前記外力印加膜は前記半導体膜を該半導体膜の膜外へ引っ張る向きの外力を加えるような応力が残存するように形成されてもよい。
【００２８】
前記外力印加膜は、前記半導体膜を前記外力印加膜に沿わせることにより、前記半導体膜を該半導体膜の膜外へ引っ張る向きの外力を加えるように、凹状に形成されてもよい。
【００２９】
前記半導体膜は、ＺｎＯ膜であってもよい。
【発明の効果】
【００３０】
本発明によれば、半導体膜の膜外へ引っ張る向きの外力を加えることにより、良好なキャリア移動度を備え、良好な電気的特性を備える電子素子及び電子素子の製造方法を提供することができる。
【発明を実施するための最良の形態】
【００３１】
本発明の実施形態１に係る電子素子と電子素子の製造方法について、以下、図面を参照して説明する。
【００３２】
（実施形態１）
本発明の実施形態１に係る電子素子１０を図１に示す。図１は、電子素子１０を示す断面図である。本実施形態では電子素子としてＴＦＴを例に挙げて説明する。電子素子１０は、例えば液晶表示装置の画素電極に信号を供給するために用いられる。
【００３３】
本実施形態に係る電子素子１０は、図１に示すように基板１１と、アンダーコート層１２と、突起部１３、半導体膜（ＺｎＯ膜）１４と、チャネル領域１５と、ソース領域１６と、ドレイン領域１７と、ゲート絶縁膜１８と、層間絶縁膜１９と、保護膜２０と、ゲート電極３１と、ソース電極３２と、ドレイン電極３３と、を備える。また、電子素子１０には、電子素子１０が設置される液晶表示装置（図示せず）に所定信号を供給するための透明電極（図示せず）が形成される。
【００３４】
基板１１は、例えば無アルカリガラス基板、樹脂基板等から構成される。基板１１上にはアンダーコート層１２が形成される。なお、基板１１としては、サファイア基板、シリコン単結晶基板、その他の絶縁、半絶縁または半導体基板、プラスティックなどの樹脂フィルムならびにそれらの複合体を用いることも可能である。
【００３５】
アンダーコート層１２は、基板１１の主面上に形成される。アンダーコート層１２は、例えば１００ｎｍの厚みに形成されたシリコン窒化膜１２ａと、例えば１００ｎｍの厚みでシリコン窒化膜１２ａ上に形成されたシリコン酸化膜１２ｂと、から構成される。アンダーコート層１２を形成することによって、レーザ熱処理のような高温熱処理が加えられる場合等のプロセスにおいて基板に含有している不純物が半導体膜等に拡散することを抑止することができ、特性の安定性、良好な信頼性を得ることができる。
【００３６】
突起部１３は、絶縁材料、例えばシリコン酸化膜からなり、アンダーコート層１２の上面に形成される。突起部１３の上面には、半導体膜（ＺｎＯ膜）１４が形成される。突起部１３は、平面形状が例えば略方形に形成され、厚みは例えば１００ｎｍに形成される。詳細に後述するように、本実施形態では突起部１３をＺｎＯ膜１４の下に形成し、ＺｎＯ膜１４を凸状に変形させることによりＺｎＯ膜の法線に略平行となるように膜外へ引っ張る向きの外力をＺｎＯ膜に印加し、ＺｎＯ膜１４のキャリア移動度を向上させることができる。なお、突起部１３の形状はＺｎＯ膜１４に所定の外力を加えることが可能であれば、形状、厚みは上述したものに限られない。
【００３７】
半導体膜（ＺｎＯ膜）１４は、ＺｎＯ結晶からなる膜である。半導体膜１４は、アンダーコート層１２及び突起部１３を覆うように形成され、半導体膜１４の表面領域には、チャネル領域１５とソース領域１６とドレイン領域１７とが形成される。ＺｎＯ膜１４は、例えばスパッタ法によって基板上に形成される。この際、本実施形態ではＺｎＯ膜１４内の残留応力が圧縮応力となるように形成する。ＺｎＯ結晶は、図２に示すようにウルツ鉱型結晶構造をとり、単位胞はｃ軸とａ軸によって定義される。この際、ＺｎＯ膜は、基板面に対し垂直方向にｃ軸が配向し、水平方向にａ軸が配向する傾向にある。このようなＺｎＯ膜１４に対し、本実施形態では、圧縮残留応力が生じるようにＺｎＯ膜１４を形成することによって、詳細に後述するように半導体膜１４内のキャリア移動度を高めることができる。さらに、基板面に垂直方向にｃ軸が配向したＺｎＯ膜上に、基板面に垂直方向にＺｎＯ膜が凸状に変形し膜内に圧縮応力が生ずるように突起部１３を形成することによりこれにより、詳細に後述するように半導体膜１４内のキャリア移動度を高めることができる。
【００３８】
チャネル領域１５は、半導体膜１４の上面に形成される。チャネル領域１５は、ゲート電極に所定の電圧が印加された際、導電型が反転し、チャネルが形成される領域であり、リンやボロン等の不純物が拡散されている。なお、所定の閾値電圧を実現するため、イオン注入法等によって、１０13atoms/cm2〜１０14atoms/cm2のオーダーのドーピングが施されている。
【００３９】
ソース領域１６は、半導体膜１４の表面領域に形成される。ソース領域１６には、リン、ボロン等のｎ型又はｐ型の不純物が拡散されている。また、ソース領域１６の上面にはソース電極３２が形成される。
【００４０】
ドレイン領域１７は、半導体膜１４の表面領域に形成される。ドレイン領域１７には、リン、ボロン等のｎ型又はｐ型の不純物が拡散されている。また、ドレイン領域１７の上面にはドレイン電極３３が形成される。
【００４１】
ゲート絶縁膜１８は、絶縁材料、例えばシリコン酸化膜、シリコン窒化膜等から構成され、半導体膜１４上に形成される。ゲート絶縁膜１８上にはゲート電極３１（ゲート電極配線）が形成される。また、ゲート絶縁膜１８は、例えば１００ｎｍの厚みに形成される。また、ゲート絶縁膜１８は、例えばスパッタ法、ＣＶＤ法等によって形成され、残留応力が圧縮応力となるように形成される。このようにゲート絶縁膜１８を形成することにより、更にＺｎＯ膜１４に対してＺｎＯ膜１４の法線に略平行となるように引っ張る向きの外力を印加することができ、好ましい。また、ゲート絶縁膜１８には層間絶縁膜１９のコンタクト孔と対応する形状に形成されたコンタクト孔１８ｓ、１８ｄが形成されており、コンタクト孔１８ｓ、１８ｄにはソース電極３２とドレイン電極３３とが形成される。
【００４２】
層間絶縁膜１９は、絶縁材料、例えばシリコン酸化膜、シリコン窒化膜等から構成され、ゲート絶縁膜１８とゲート電極３１とを覆うように形成される。層間絶縁膜１９には、ソース電極３２を形成するためのコンタクト孔１９ｓと、ドレイン電極３３を形成するためのコンタクト孔１９ｄと、ゲート引出電極３４を形成するためのコンタクト孔１９ｇと、が形成される。層間絶縁膜１９は、例えば５００ｎｍの厚みに形成される。
【００４３】
保護膜２０は、絶縁材料からなり、層間絶縁膜１９と、ソース電極３２と、ドレイン電極３３と、ゲート引出電極３４と、を覆うように形成される。保護膜２０の膜厚は例えば５００ｎｍに形成される。本実施形態では、保護膜２０が圧縮応力を持つように形成されることによって、ＺｎＯ膜１４に生ずる応力をさらに高めることが可能である。
【００４４】
ゲート電極３１は、導電材料、例えばＡｌ，Ｔａ，Ｗ，Ｍｏ等から形成され、ゲート絶縁膜１８上に形成される。本実施形態では、ゲート電極は例えばスパッタ法で形成される。この際、アルゴンガス圧を１０-1レベルと制御することにより、強い圧縮応力を持つ金属膜を形成することが出来る。これにより、ＺｎＯ膜に対して、ＺｎＯ膜１４の法線に略平行となるように膜外へ引っ張る向きの外力を加えることができ好ましい。また、ゲート電極３１は例えば１５０ｎｍの厚みに形成される。このゲート電極３１へは、層間絶縁膜１９に設けたコンタクト孔１９ｇに形成されたゲート引出電極３４から、所定電圧が印加される。
【００４５】
ソース電極３２は、導電材料、例えばアルミニウム等から形成され、層間絶縁膜１９に設けられたコンタクト孔１９ｓを充填するように形成される。また、ソース電極３２は、例えば０．９μｍの厚みに形成される。なお、コンタクト孔１９ｓの側壁にはバリア層として、窒化チタン膜が形成されている。
【００４６】
ドレイン電極３３は、導電材料、例えばアルミニウム等から形成され、層間絶縁膜１９に設けられたコンタクト孔１９ｄを充填するように形成される。また、ドレイン電極３３は、例えば０．９μｍの厚みに形成される。なお、コンタクト孔１９ｄの側壁にはバリア層として、窒化チタン膜が形成されている。
【００４７】
ゲート引出電極３４は、導電材料、例えばアルミニウム等から形成され、層間絶縁膜１９に設けられたコンタクト孔１９ｇを充填するように形成される。
【００４８】
本実施形態では半導体膜（ＺｎＯ膜）１４上に、半導体膜１４に対して法線に略平行となるように膜外へ引っ張る向きの外力を生ぜしめる絶縁膜を形成する。これにより、以下に述べるように半導体膜１４内のキャリア移動度を高めることが可能である。
【００４９】
まず、ＺｎＯ結晶は、従来知られているように、図２に示すようなウルツ鉱型結晶構造を有する。ウルツ鉱型結晶構造では、結晶単位胞の格子定数ｃとａとを規定することによって結晶構造が規定される。また、ウルツ鉱型結晶構造の理想構造はｃ／ａ＝１．６３３である。ここで、ウルツ鉱型結晶構造は六方晶構造をしており、単位胞はすなわち底面は１辺がａの正三角形でありｃ軸方向に伸びた柱状構造をしたものが６個集まって一個の単位胞を形成する。また、ｃ軸長とａ軸長を求めれば単位胞の容量（体積）を求めることが可能である。また、ウルツ鉱型結晶構造を有するＺｎＯ膜の膜密度は、通常の密度と同様に膜の厚さと面積を求めてその体積を求め、その値を膜の質量で割ることにより求められる。したがって膜密度には結晶粒内と粒界部分が含まれる。また結晶欠陥なども包含している。粒界の体積は粒内と比較すると無視できるレベルであるため、単位胞容量と膜密度は完全に対応しないもののほぼ相関する。
【００５０】
また、一般にＺｎＯ膜はスパッタ法、パルスレーザ蒸着法、分子蒸着法あるいはＣＶＤ等の方法で形成される。このような方法で形成されたＺｎＯ膜は基板面に垂直な方向にｃ軸配向し、面内方向にａ軸が配向した膜が成長しやすい傾向がある。
【００５１】
一方、先に述べたＺｎＯ膜を用いた電子デバイスでは、基板に略平行な面内方向（ａ軸方向）にキャリアを移動（電流を流す）させて所望の特性を得る。上述したようにＺｎＯ膜は基板面に対して垂直な方向にｃ軸が配向し、水平な方向にａ軸が配向する傾向にある。従って、ＺｎＯ膜を用いた電子デバイスでは、電子や正孔などの情報担体であるキャリアは主としてｃ軸に垂直な方向、換言すればＺｎ面内あるいはＯ面内を移動する。
【００５２】
従って、キャリアの移動をしやすくするには、Ｚｎ面あるいはＯ面内の各元素間距離を狭めて電子雲の重なりを多くすること、またＺｎ−Ｏ間距離を広げて相手方分極元素からの面内移動キャリアへの影響を少なくすればよい。すなわち格子定数ｃを大きく、格子定数ａを小さくすればよい。上述したように、ＺｎＯ膜は、基板面に対して垂直方向（法線方向）にｃ軸が、水平方向にａ軸が配向しやすい傾向を有する。
【００５３】
そこで、本実施形態では、ＺｎＯ膜１４に対して膜外へ引っ張る向きの外力、好ましくは基板面の法線方向に引っ張る向きの外力を印加するよう凸状に突起部１３を形成する。換言すれば、突起部１３は、基板面の法線方向、つまりｃ軸に略平行な方向に力を与える。一般に、膜に引張応力を与えるように外力を与えると膜は体積が膨らんで密度が低下すると考えられる。しかし、本実施の形態のようにｃ軸に略平行な方向に力を与えるよう突起部１３を形成し、ＺｎＯ膜１４を上に凸となるように変形させることにより、ＺｎＯ膜１４に引張応力を生ぜしめると、ｃ軸長が伸び、ａ軸長が縮み、ｃ／ａが増加することが明らかとなった。また、この際、ＺｎＯ膜の単位胞体積が減少し、膜密度が減少する。また、詳細に後述するようにｃ／ａの値は、ＺｎＯ膜を変形させなかった場合と比較し、ウルツ鉱型結晶構造の理想値である１．６３３に近づく。このように、ｃ軸長が伸び、ａ軸長が縮むことによってＺｎ面、Ｏ面の隣接する原子間の原子雲の重なりが増加し、よりＺｎ面、Ｏ面をキャリアが移動しやすくなる。つまりＺｎＯ膜の抵抗値を下げることができ、また換言すればキャリア移動度を高めることが可能となる。これは、抵抗率とキャリア移動度との間には、抵抗率ρ、キャリア密度n、キャリア移動度μ、電子の電荷eとした場合、
（式１）
1/ρ=n・e・μ
が成立する点からも明らかである。
【００５４】
このように、本実施形態によればアンダーコート層１２の上に凸状の突起部１３を形成することによって、ＺｎＯ膜１４の抵抗値を下げることができ、また換言すればキャリア移動度を高めることが可能となる。また、本実施形態ではＺｎＯ膜内に残留圧縮応力が生ずるように、ＺｎＯ膜を形成することにより、さらにキャリア移動度を高めることができる。さらに、本実施形態では、ゲート絶縁膜、ゲート電極、保護膜をＺｎＯ膜の膜外へ引っ張る向きの外力、好ましくは法線に略平行となる外力を印加できるように形成することにより、更にキャリア移動度を高めることができる。
【００５５】
次に、本発明の実施形態１に係る電子素子の製造方法について、図３乃至図５を用いて説明する。
【００５６】
まず、例えば図３（ａ）に示すように、無アルカリガラス基板からなる基板１１を用意する。この基板１１の一主面上に、例えばＣＶＤ（Chemical Vapor Deposition）法等によってシリコン窒化膜１２ａを、例えば１００ｎｍの厚みで形成する。さらにシリコン窒化膜１２ａ上に、例えばＣＶＤ法等によってシリコン酸化膜１２ｂを、例えば１００ｎｍの厚みで形成する。これにより図３（ｂ）に示すように、アンダーコート層１２が形成される。
【００５７】
次に、アンダーコート層１２の上面に、例えばＣＶＤ法によって、シリコン酸化膜を例えば１５０ｎｍの厚みに形成する。続いて、フォトリソグラフィ、ウエットエッチング等によって、図３（ｃ）に示すように突起部１３を形成する。
【００５８】
続いて、アンダーコート層１２及び突起部１３上に、例えばスパッタ法によって、図４（ｄ）に示すようにＺｎＯ膜１４を例えば１００ｎｍの厚みに形成する。この際、スパッタ法で用いるアルゴンガスのガス圧を１０-1Ｐａレベルに設定することによって、ＺｎＯ膜１４内に圧縮残留応力を生じさせる。なお、所望の圧縮残留応力を生じさせることができれば、ガス圧はこれに限られない。
【００５９】
次に、ＺｎＯ膜１４の所定領域に、イオン注入法等を用い、不純物を導入しチャネル領域１５と、ソース領域１６と、ドレイン領域１７とを形成する。
【００６０】
次にＺｎＯ膜１４上に、ＣＶＤ法等によって、絶縁材料、例えばシリコン酸化膜、シリコン窒化膜、又はこれらの複合されたものからなるゲート絶縁膜１８を図４（ｅ）に示すように形成する。ゲート絶縁膜１８は、例えば１００ｎｍの厚みに形成される。
【００６１】
続いて、ゲート絶縁膜１８上に、導電材料、例えばＡｌ，Ｔａ，Ｗ，Ｍｏ等からなる金属膜をスパッタ法等によって形成する。この際、スパッタ法で用いるアルゴンガスのガス圧を１０-1Ｐａレベルに設定することによって、金属膜中に圧縮応力を生ぜしめることが可能となる。続いて、フォトリソグラフィ、ドライエッチング又はウエットエッチング等によって、所定パターンに金属膜を加工し、図４（ｆ）に示すようにゲート電極３１を形成する。
【００６２】
次に、ゲート絶縁膜１８及びゲート電極３１上に、ＣＶＤ法等によって、絶縁材料、例えばシリコン酸化膜、シリコン窒化膜、又はこれらの複合されたものからなる図５（ｇ）に示すように層間絶縁膜１９を形成する。層間絶縁膜１９は、例えば１５０ｎｍの厚みに形成される。
【００６３】
次に、層間絶縁膜１９の所定箇所に、フォトリソグラフィ、エッチング等によってコンタクト孔１９ｓ、１９ｄ、１９ｇを形成する。これと同時に、ゲート絶縁膜１８の所定箇所に、コンタクト孔１８ｓ、１８ｄを形成する。続いて、スパッタ法等によって、導電材料、例えばアルミニウムからなる金属膜を、各コンタクト孔１９ｓ、１９ｄ、１９ｇ、１８ｓ、１８ｄを充填するように形成する。次に、この金属膜を所定のパターンが残存するように除去し、ソース電極３２と、ドレイン電極３３と、ゲート引出電極３４とを形成する。
【００６４】
続いて、層間絶縁膜１９と、ソース電極３２と、ドレイン電極３３と、ゲート引出電極３４と、を覆うように絶縁材料からなり、圧縮応力を有する保護膜２０を形成する。
以上の工程から、図５（ｈ）に示すように電子素子１０が製造される。
【００６５】
上述したように、本実施形態では、突起部１３を形成することにより、ＺｎＯ膜１４を膜外へと引っ張る外力、より好ましくはＺｎＯ膜１４の法線方向に略水平に膜外に引っ張る方向に力を印加することが可能となる。これにより、ＺｎＯ膜１４のＺｎＯ結晶のｃ軸が延び、ａ軸が縮むことによってＺｎＯ膜１４内のキャリア移動度を向上させることができる。
【００６６】
また、本実施形態では、ＺｎＯ膜１４を形成する際、ガス圧等を制御することによりＺｎＯ膜１４に残留する応力を圧縮応力とすることができ、さらにＺｎＯ膜１４のキャリア移動度を向上させることができる。さらに、ゲート絶縁膜１８と、ゲート電極３１と、保護膜２０とを形成する際に成膜条件をコントロールし、ＺｎＯ膜１４を膜外へと引っ張る外力、より好ましくはＺｎＯ膜１４の法線方向に略水平に膜外に引っ張る方向に力を印加することが可能なように応力を残留させることにより、さらにＺｎＯ膜１４のキャリア移動度を向上させることができる。
【００６７】
（実施形態２）
本発明の実施形態２に係る電子素子４０を図６に示す。本実施形態の電子素子４０が上述した実施形態１と異なるのは、実施形態１の電子素子１０では、ＺｎＯ膜１４上にＺｎＯ膜に圧縮応力を生じさせる突起部１３をＺｎＯ膜１４上に備えているが、実施形態２では突起部１３を省略する点にある。実施形態１と共通する部分については詳細な説明を省略する。
【００６８】
本実施形態の電子素子４０は、図６に示すように、基板１１と、アンダーコート層１２と、半導体膜（ＺｎＯ膜）１４と、チャネル領域１５と、ソース領域１６と、ドレイン領域１７と、ゲート絶縁膜１８と、層間絶縁膜１９と、保護膜２０と、ゲート電極３１と、ソース電極３２と、ドレイン電極３３と、を備える。
【００６９】
本実施形態の電子素子４０では、ＺｎＯ膜１４は平坦に形成されているが、ＺｎＯ膜１４そのものに生ずる圧縮残留応力と、ＺｎＯ膜１４の上面に形成されるゲート絶縁膜１８の有する圧縮応力と、ゲート電極３１に有する圧縮応力と、保護膜２０の有する圧縮応力と、の少なくともいずれか一つ、またはこれらを組み合わせることによって、ＺｎＯ膜１４を膜外へと引っ張る外力、より好ましくはＺｎＯ膜１４の法線方向に略水平に膜外へ引っ張る力を加えることができ、ＺｎＯ膜１４中のキャリア移動度を高めることができる。
【００７０】
（実施形態３）
実施形態３に係る電子素子５０を図７に示す。本実施形態の電子素子が実施形態１及び２と異なる点は、電子素子の製造方法にある。実施形態１と共通する部分については同一の引用番号を付し、詳細な説明は省略する。
【００７１】
電子素子５０は、図７に示すように、基板１１と、アンダーコート層１２と、突起部１３、半導体膜（ＺｎＯ膜）１４と、チャネル領域１５と、ソース領域１６と、ドレイン領域１７と、ゲート絶縁膜５１と、層間絶縁膜１９と、保護膜２０と、ゲート電極３１と、ソース電極５２と、ドレイン電極５３と、ゲート引き出し電極３４と、ソース配線５６と、ドレイン配線５７と、を備える。
【００７２】
本実施の形態では、詳細に後述するようにゲート電極と、ソース電極、ドレイン電極との形成の順序が異なる。このため、本実施形態の電子素子５０では、ソース電極５２は、ゲート絶縁膜５１下に形成されており、ソース電極５２にはゲート絶縁膜５１に設けられたコンタクト孔５１ｓを充填するように形成されたソース配線５６を介して電圧が印加される。また、ドレイン電極５３も、同様にゲート絶縁膜５１下に形成されており、ドレイン電極５３にはゲート絶縁膜５１に設けられたコンタクト孔５１ｄを充填するように形成されたドレイン配線５７を介して電圧が印加される。
【００７３】
また、ゲート絶縁膜５１は、ＺｎＯ膜１４及びソース電極５２及びドレイン電極５３を覆うように形成される。
【００７４】
次に、本発明の実施形態３にかかる電子素子の製造方法について図８及び９を用いて説明する。
【００７５】
まず、例えば無アルカリガラス基板からなる基板１１を用意する。この基板１１の一主面上に、シリコン窒化膜１２ａとシリコン酸化膜１２ｂとを、形成しアンダーコート層１２を形成する。次に、アンダーコート層１２の上面に、例えばＣＶＤ法によって、シリコン酸化膜を例えば１５０ｎｍの厚みに形成する。続いて、フォトリソグラフィ、ウエットエッチング等によって、図８（ａ）に示すように突起部１３を形成する。
【００７６】
続いて、アンダーコート層１２及び突起部１３上に、例えばスパッタ法によって、図８（ｂ）に示すようにＺｎＯ膜１４を例えば１００ｎｍの厚みに形成する。この際、スパッタ法で用いるアルゴンガスのガス圧を１０-1Ｐａレベルに設定することによって、ＺｎＯ膜１４内に圧縮残留応力を生じさせる。なお、所望の圧縮残留応力を生じさせることができれば、ガス圧はこれに限られない。
【００７７】
次に、ＺｎＯ膜１４の所定領域に、イオン注入法等を用い、不純物を導入しチャネル領域１５と、ソース領域１６と、ドレイン領域１７とを形成する。
【００７８】
次にＺｎＯ膜１４上に、導電材料、例えばＡｌ，Ｔａ，Ｗ，Ｍｏ等からなる金属膜をスパッタ法等によって形成する。この際、スパッタ法で用いるアルゴンガスのガス圧を１０-1Ｐａレベルに設定することによって、金属膜中に圧縮応力を生ぜしめることが可能となる。続いて、フォトリソグラフィ、ドライエッチング又はウエットエッチング等によって、所定パターンに金属膜を加工し、図８（ｂ）に示すようにソース電極５２及びドレイン電極５３を形成する。
【００７９】
続いて、スパッタ法、ＣＶＤ法等によって、絶縁材料、例えばシリコン酸化膜、シリコン窒化膜、又はこれらの複合されたものからなるゲート絶縁膜５１を、図８（ｃ）に示すようにソース電極５２とドレイン電極５３とＺｎＯ膜１４を覆うように形成する。
【００８０】
続いて、ゲート絶縁膜１８上に、導電材料、例えばＡｌ，Ｔａ，Ｗ，Ｍｏ等からなる金属膜をスパッタ法等によって形成する。この際、スパッタ法で用いるアルゴンガスのガス圧を１０-1Ｐａレベルに設定することによって、金属膜中に圧縮応力を生ぜしめることが可能となる。続いて、フォトリソグラフィ、ドライエッチング又はウエットエッチング等によって、所定パターンに金属膜を加工し、図９（ｄ）に示すようにゲート電極３１を形成する。
【００８１】
次に、ゲート絶縁膜５１及びゲート電極３１上に、ＣＶＤ法等によって、絶縁材料、例えばシリコン酸化膜、シリコン窒化膜、又はこれらの複合されたものからなる層間絶縁膜１９を形成する。
【００８２】
次に、ゲート絶縁膜５１の所定箇所及び層間絶縁膜１９の所定箇所に、フォトリソグラフィ、エッチング等によってコンタクト孔５１ｓ、５１ｄ、１９ｇを形成する。続いて、スパッタ法等によって、導電材料、例えばアルミニウムからなる金属膜を、各コンタクト孔５１ｓ、５１ｄ、１９ｇを充填するように形成する。次に、この金属膜を所定のパターンが残存するように除去し、ソース配線５６と、ドレイン配線５７と、ゲート引出電極３４とを形成する。
【００８３】
続いて、層間絶縁膜１９と、ソース電極５２と、ドレイン電極５３と、ゲート引出電極３４と、を覆うように絶縁材料からなり、圧縮応力を有する保護膜２０を形成する。
以上の工程から、図９（ｅ）に示すように電子素子５０が製造される。
【００８４】
（実施形態４）
本発明の実施形態４に係る電子素子６０を図１０を用いて説明する。本実施形態の電子素子が上述した実施形態１〜３と異なるのは、実施形態１〜３では電子素子としてトップゲート型のＴＦＴを例に挙げて説明したが、本実施形態ではボトムゲート型のＴＦＴである点にある。上述した各実施形態と共通する部分については同一の引用番号を付し、詳細な説明は省略する。
【００８５】
本実施形態に係る電子素子６０は、図１０に示すように基板１１と、アンダーコート層１２と、凹状部６３と、ＺｎＯ膜６４と、チャネル領域６５と、ソース領域６６と、ドレイン領域６７と、ゲート絶縁膜６８と、保護膜７０と、ゲート電極７１と、ソース電極７２と、ドレイン電極７３と、を備える。
【００８６】
基板１１は、例えば無アルカリガラス基板、樹脂基板等から構成される。基板１１上には、シリコン酸化膜１２ａとシリコン窒化膜１２ｂとを有するアンダーコート層１２が形成される。
【００８７】
凹状部６３は、アンダーコート層１２の上に形成され、絶縁材料、例えばシリコン酸化膜からなる。凹状部６３は、例えば１５０ｎｍの厚みに形成される。また、凹状部６３は、平面形状が例えば方形、断面形状が台形の開口６３ａを有する。また、開口６３ａ内および凹状部６３の上面に、例えばスパッタ法によって、Ａｌ，Ｔａ，Ｗ，Ｍｏなどの金属膜を１５０ｎｍ堆積し、続いて、フォトリソグラフィ、ウエットエッチング等によって、ゲート電極７１が形成される。
【００８８】
次に、ゲート電極７１及び凹状部６３上に、ＣＶＤ法等によって、絶縁材料、例えばシリコン酸化膜、シリコン窒化膜、又はこれらの複合されたものからなるゲート絶縁膜６８を図１０に示すように形成する。ゲート絶縁膜６８は、例えば１００ｎｍの厚みに形成される。また、ゲート絶縁膜６８は、残留応力が引張応力となるように形成される。これにより、後述の凹状部６３と併せて、ＺｎＯ膜６４にさらに引張応力を生じさせることができる。
【００８９】
本実施形態は、ボトムゲート型のＴＦＴであるため、次に、ＺｎＯ結晶からなる半導体膜（ＺｎＯ膜）６４が、例えばスパッタ法によって、ゲート絶縁膜６８を覆うように形成される。また、半導体膜６４の表面領域には、チャネル領域６５とソース領域６６とドレイン領域６７とが形成される。この際、本実施形態では、実施形態１とは異なり、ＺｎＯ膜６４内の残留応力が引張応力となるように形成する。なお、ＺｎＯ膜６４のＺｎＯ結晶は基板面に対し垂直方向にｃ軸が水平方向にａ軸が配向する点は実施形態１と同様である。
【００９０】
また、上述の凹状部６３は、実施形態１の突起部１３に対応するものであり、凹状部６３上に形成されるゲート電極７１並びにゲート絶縁膜６８を凹状とし、この凹状とされたゲート絶縁膜６８上に形成されるＺｎＯ膜６４に引張応力を生じさせる機能を有する。このように、この凹状部６３によりＺｎＯ膜６４に引張応力を生じさせることができ、ＺｎＯ膜６４内のキャリア移動度を向上させることができる。なお、凹状部６３の形状はＺｎＯ膜６４に所定の引張応力を生ぜしめることが可能であれば、形状、厚みは上述したものに限られない。
【００９１】
チャネル領域６５は、半導体膜６４の表面領域に形成される。チャネル領域６５は、ゲート電極７１に所定の電圧が印加された際、導電型が反転し、チャネルが形成される領域であり、リンやボロン等の不純物が拡散されている。なお、所定の閾値電圧を実現するため、イオン注入法等によって、１０13atoms/cm2〜１０14atoms/cm2のオーダーのドーピングが施されている。
【００９２】
ソース領域６６は、半導体膜６４の表面領域に形成される。ソース領域６６には、リン、ボロン等のｎ型又はｐ型の不純物が拡散されている。また、ソース領域６６の上面にはソース電極７２が形成される。
【００９３】
ドレイン領域６７は、半導体膜６４の表面領域に形成される。ドレイン領域６７には、リン、ボロン等のｎ型又はｐ型の不純物が拡散されている。また、ドレイン領域６７の上面にはドレイン電極７３が形成される。
【００９４】
保護膜７０は、絶縁材料からなり、ＺｎＯ膜６４と、ソース電極７２と、ドレイン電極７３と、を覆うように形成される。保護膜７０の膜厚は例えば５００ｎｍに形成される。本実施形態では、保護膜７０が引張応力を持つように形成されることによって、ＺｎＯ膜６４に生ずる応力をさらに高めることが可能である。
【００９５】
ゲート電極７１は、導電材料、例えばＡｌ，Ｔａ，Ｗ，Ｍｏ等から形成され、アンダーコート層１２と凹状部６３との上に形成される。本実施形態では、ゲート電極７１は例えばスパッタ法で形成される。この際、例えば、アルゴンガス圧を１０-1レベルと制御することにより、強い引張応力を持つ金属膜を形成することが出来る。これにより、ＺｎＯ膜６４に生じる応力がさらに強くなる。また、ゲート電極７１は例えば１５０ｎｍの厚みに形成される。なお、本実施形態の構造では、ゲート電極７１の有する残留応力にこだわらなくともよい。
【００９６】
ソース電極７２は、導電材料、例えばアルミニウム等から形成され、ソース領域６６上に形成される。また、ソース電極７２は、例えば０．９μｍの厚みに形成される。
【００９７】
ドレイン電極７３は、導電材料、例えばアルミニウム等から形成され、ドレイン領域６７上に形成される。また、ドレイン電極７３は、例えば０．９μｍの厚みに形成される。
【００９８】
本実施形態では、アンダーコート層１２上に、開口６３ａを有する凹状部６３を形成することにより、この上に形成されるＺｎＯ膜６４を下に凸に変形させることができ、ＺｎＯ膜６４を膜外へと引っ張る外力、より好ましくはＺｎＯ膜１４の法線方向に略水平に引っ張る力を印加することができる。これにより上述した実施形態１と同様にＺｎＯ膜６４内のキャリア移動度を高めることが可能である。
【００９９】
また、本実施形態では、ＺｎＯ膜６４を引張応力が残存するように形成することによって、ＺｎＯ膜６４内のキャリア移動度をさらに高めることが可能である。ゲート絶縁膜６８と保護膜７０とを引張応力を有するように形成することにより、ＺｎＯ膜６４を膜外へと引っ張る外力、より好ましくはＺｎＯ膜１４の法線方向に略水平に引っ張る力を印加することができ、ＺｎＯ膜６４内のキャリア移動度をさらに高めることが可能である。
【０１００】
次に、本発明の実施形態４に係る電子素子の製造方法について、図１１乃至図１３を用いて説明する。
【０１０１】
まず、図１１（ａ）に示すように例えば無アルカリガラス基板からなる基板１１を用意する。この基板１１の一主面上に、例えばＣＶＤ（Chemical Vapor Deposition）法等によってシリコン窒化膜１２ａを、例えば１００ｎｍの厚みで形成する。さらにシリコン窒化膜１２ａ上に、例えばＣＶＤ法等によってシリコン酸化膜１２ｂを、例えば１００ｎｍの厚みで形成する。これにより図１１（ｂ）に示すようにアンダーコート層１２が形成される。
【０１０２】
次に、アンダーコート層１２の上面に、例えばスパッタ法、ＣＶＤ法によって、シリコン酸化膜を例えば１５０ｎｍの厚みに形成する。続いて、フォトリソグラフィ、ウエットエッチング等によって、図１１（ｃ）に示すように開口６３ａを有する凹状部６３を形成する。
【０１０３】
続いて、アンダーコート層１２及び凹状部６３上に、導電材料、例えばＡｌ，Ｔａ，Ｗ，Ｍｏ等からなる金属膜をスパッタ法等によって形成する。この際、スパッタ法で用いるアルゴンガスのガス圧を１０-0Ｐａレベルに設定することによって、金属膜中に引張応力を生ぜしめるようにしてもよい。続いて、フォトリソグラフィ、ドライエッチング又はウエットエッチング等によって、所定パターンに金属膜を加工し、図１２（ｄ）に示すようにゲート電極７１を形成する。
【０１０４】
次に、アンダーコート層１２及びゲート電極７１を覆うように、ＣＶＤ法等によって、絶縁材料、例えばシリコン酸化膜、シリコン窒化膜、又はこれらの複合されたものからなるゲート絶縁膜６８を形成する。ゲート絶縁膜６８は、例えば１００ｎｍの厚みに形成される。この際、ゲート絶縁膜６８を引張応力を有するように形成するとよい。
【０１０５】
次に図１２（ｅ）に示すように、ゲート絶縁膜６８を覆うように、ＺｎＯ膜６４を例えば１００ｎｍの厚みに形成する。この際、スパッタ法で用いるアルゴンガスのガス圧を１０-0Ｐａレベルに設定することによって、ＺｎＯ膜６４内に引張残留応力を生じさせる。なお、所望の圧縮残留応力を生じさせることができれば、ガス圧はこれに限られない。
【０１０６】
次に、ＺｎＯ膜６４の所定領域に、イオン注入法等を用い、不純物を導入しチャネル領域６５と、ソース領域６６と、ドレイン領域６７とを形成する。
【０１０７】
次に、ＺｎＯ膜６４上に金属膜形成した上でパターニングすることにより、図１３（ｆ）に示すようにソース電極７２及びドレイン電極７３を形成する。
【０１０８】
続いて、ＺｎＯ膜６４と、ソース電極７２と、ドレイン電極７３と、を覆うように、ＣＶＤ法等により絶縁材料からなる保護膜７０を形成する。この保護膜７０を形成する際に、保護膜７０が引張応力を有するように形成するとよい。
以上の工程から、図１３（ｇ）に示すように電子素子６０が製造される。
【０１０９】
上述したように、本実施形態では、アンダーコート層１２上に、開口６３ａを有する凹状部６３を形成することにより、この上に形成されるＺｎＯ膜６４を下に凸に変形させることができ、ＺｎＯ膜６４を膜外へと引っ張る外力、より好ましくはＺｎＯ膜１４の法線方向に略水平に引っ張る力を印加することができる。これにより上述した実施形態１と同様にＺｎＯ膜６４内のキャリア移動度を高めることが可能である。
【０１１０】
また、本実施形態では、ＺｎＯ膜６４をスパッタ法等によって形成する際、ガス圧等を制御することによりＺｎＯ膜６４に残留する応力を引張応力とすることができ、さらにＺｎＯ膜６４のキャリア移動度を向上させることができる。さらに、ゲート絶縁膜６８と、ゲート電極７１と、保護膜７０とを形成する際に成膜条件をコントロールし、引張応力が残存するように形成し、ＺｎＯ膜６４を膜外へと引っ張る外力、より好ましくはＺｎＯ膜１４の法線方向に略水平に引っ張る方向に力を印加することが可能なように応力を残留させることにより、さらにＺｎＯ膜６４のキャリア移動度を向上させることができる。
【０１１１】
（実施例）
以下、ＺｎＯ膜に対して外力を印加する膜を形成した場合の、ＺｎＯ膜を検証した結果を記す。ＺｎＯ膜に対して外力を印加する手段としては、ＳｉＮ膜（絶縁膜）を形成する場合を例に挙げる。
【０１１２】
まず、ガラス基板上にＺｎＯ膜を形成する。ＺｎＯ膜は、ＲＦマグネトロンスパッタ装置によって成膜する。成膜時の基板温度を１７５℃、Ａｒ、Ｏ２雰囲気中で成膜する。ＺｎＯ膜は１００ｎｍの厚みに形成する。なお、本実施例では無添加のＺｎＯを用いているが、Ｇａ２Ｏ３を添加させた場合であってもほぼ同様の結果が得られる。次に、ＺｎＯ膜上に５００〜７００ＭＰａの強い圧縮応力を有するシリコン窒化膜を２５０℃程度の低温でプラズマＣＶＤ法を用いて１０ｎｍ、３０ｎｍ、５０ｎｍ厚に形成した。
【０１１３】
このときのＺｎＯ膜のｃ／ａをＸ線回折法で評価した。ＺｎＯ膜のｃ軸及びａ軸は、リガク製の表面構造評価用多機能Ｘ線回折装置モデルＡＴＸ−Ｇを用いて測定した。具体的に、a軸長はin-plane回折測定法で測定した。この方法ではＸ線を全反射角近傍の０．３５度から入射し、試料と検出器を試料の面内近傍で回転させて測定する、いわゆる2qc-f光学配置で測定した。この測定で2qcが１１０度近傍で観察されるＺｎＯの(300)回折ピークよりa軸を求めた。c軸は通常のＸ線回折測定、いわゆる2q-q光学配置測定におけるウルツ鉱型結晶構造ＺｎＯにおいて2qが３４度近傍で現れる(002)回折ピークから求めた。Ｘ線は銅のkα線を用いており、すなわち波長は０．１５４１８４ｎｍである。
【０１１４】
これによって得られたｃ軸長およびａ軸長を図１４に示す。図１４から明らかなようにＳｉＮ膜が形成されていない場合、ｃ軸長は０．５２１６ｎｍ、ａ軸長が０．３２６０ｎｍである。これに対し、ＳｉＮ膜を１０ｎｍの厚みに形成すると、ｃ軸長を０．５２１６ｎｍ、ａ軸長を０．３２５７ｎｍとすることができ、ＳｉＮ膜を３０ｎｍの厚みに形成すると、ｃ軸長を０．５２２２ｎｍ、ａ軸長を０．３２５４ｎｍとすることができ、ＳｉＮ膜を５０ｎｍの厚みに形成するとｃ軸長を０．５２３２ｎｍ、ａ軸長を０．３２４４ｎｍとすることができる。このようにＳｉＮ膜厚が高くなるほど、ｃ軸長が伸び、ａ軸長が縮むことがわかる。
【０１１５】
また、ｃ／ａを求めると、ＳｉＮ膜が形成されていない場合、ｃ／ａは１．６００であるが、ＳｉＮ膜を１０ｎｍの厚みに形成するとｃ／ａは１．６０１５、３０ｎｍの厚みに形成すると１．６０１４、５０ｎｍの厚みにすると１．６１３とｃ／ａを理想状態の１．６３３に近づけることが可能となる。
【０１１６】
また、同様に、１００ｎｍのＺｎＯ膜上に１０ｎｍ、３０ｎｍ、５０ｎｍの膜厚のＳｉＮ膜を形成した場合の膜密度とセル体積（単位胞体積）の関係を図１５に示す。膜密度はｃ軸及びａ軸を求めたのと同じ装置を用い、通常のＸ線反射率測定法により膜上面反射Ｘ線と膜基板側界面で反射して試料表面から放射されるＸ線との干渉スペクトルを測定し、その波形に対して計算機シミュレーションによるフィティング解析を行い密度を求めた。なおＸ線源としてＣｕターゲット（ロータ式 50kV-300mA）を用いた。
【０１１７】
図１５から明らかなように、ＳｉＮ膜を形成した場合と形成しない場合とを比較すると、ＳｉＮ膜を形成することによりセル体積は小さく膜密度は高くなることがわかる。また、ＳｉＮ膜厚を高くするほど、徐々にセル体積は小さく膜密度は高くなるといえる。ＳｉＮ膜を１５０ｎｍの厚みに形成した場合と、ＳｉＮ膜を形成しない場合とを比較すると、単位胞収縮を反映して、膜密度が約１１％高くなっていることを確認した。また、単位胞容量（セル体積）は０．７％小さくなっていることを確認した。
【０１１８】
本発明は上述した実施形態に限られず、様々な変形及び応用が可能である。
例えば、上述した実施形態２を実施形態３に適用することが可能である。
【０１１９】
また、上述した実施形態ではＺｎＯ膜上に形成されるゲート絶縁膜、ゲート電極、保護膜等の膜それぞれに、ＺｎＯ膜を膜外へと引っ張る外力、より好ましくはＺｎＯ膜１４の法線方向に略水平に引っ張るような応力を生じさせ、ＺｎＯ膜に外力を印加させているが、いずれの膜によってどの程度の外力を印加するかは適宜変更することが可能である。
【０１２０】
また、上述した実施形態では、ＺｎＯ膜、ＳｉＮ膜等の膜を成膜する際、スパッタ法においてアルゴンガス圧を１０-1Ｐａ又は１０-0Ｐａとすることにより残留応力を制御する点を述べたがガス圧はこれに限られない。また、特にスパッタ法においては、ガス圧に限らず、基板温度、投入電力等により膜に生ずる応力を制御できるため、ガス圧以外を変化させることも可能である。
【０１２１】
また、上述した各実施形態では電子素子としてトップゲート型及びボトムゲート型のＴＦＴを例に挙げて説明したが、これに限られない。例えば、ＺｎＯ膜を、ＬＥＤ、液晶表示装置、有機ＥＬ素子等の電極として用い、このＺｎＯ膜に圧縮応力又は引張応力を生じさせてもよく、また、このＺｎＯ膜に対して膜外へと引っ張る力を印加するように圧縮応力又は引張応力を有する膜を形成してもよい。
【０１２２】
上述した実施形態４では、凹状部６３はアンダーコート層１２が露出するように開口６３ａ形成される場合を例に挙げて説明したが、これに限られない。例えば、凹状部６３の上に形成されるＺｎＯ膜６４に所定の引張応力を生じさせることができる程度に窪みを形成すれば、開口６２ａを形成しなくともよい。
【０１２３】
また、上述した各実施形態では半導体膜としてＺｎＯ膜を用いる構成を例に挙げて説明したが、これに限られずウルツ鉱型結晶構造を有する化合物であれば、これに適用することも可能である。
【図面の簡単な説明】
【０１２４】
【図１】本発明の実施形態１に係る電子素子の構成例を示す断面図である。
【図２】ウルツ鉱型結晶構造を模式的に示す図である。
【図３】本発明の実施形態１に係る電子素子の製造方法を示す図である。
【図４】本発明の実施形態１に係る電子素子の製造方法を示す図である。
【図５】本発明の実施形態１に係る電子素子の製造方法を示す図である。
【図６】本発明の実施形態２に係る電子素子の構成例を示す断面図である。
【図７】本発明の実施形態３に係る電子素子の構成例を示す断面図である。
【図８】本発明の実施形態３に係る電子素子の製造方法を示す図である。
【図９】本発明の実施形態３に係る電子素子の製造方法を示す図である。
【図１０】本発明の実施形態４に係る電子素子の構成例を示す断面図である。
【図１１】本発明の実施形態４に係る電子素子の製造方法を示す図である。
【図１２】本発明の実施形態４に係る電子素子の製造方法を示す図である。
【図１３】本発明の実施形態４に係る電子素子の製造方法を示す図である。
【図１４】ＺｎＯ膜上にＳｉＮ膜を形成した場合のｃ軸及びａ軸の変化を示す図である。
【図１５】ＺｎＯ膜上にＳｉＮ膜を形成した場合の膜密度及び単位胞体積の変化を示す図である。
【符号の説明】
【０１２５】
１０・・・電子素子、１１・・・基板、１２・・・アンダーコート層、１３・・・突起部、１４・・・半導体膜半導体膜（ＺｎＯ膜）、１５・・・チャネル領域、１６・・・ソース領域、１７・・・ドレイン領域、１８・・・ゲート絶縁膜、１９・・・層間絶縁膜、２０・・・保護膜、３１・・・ゲート電極、３２・・・ソース電極、３３・・・ドレイン電極、３４・・・ゲート引出電極
【図１】
2008277665.tif 000003
【図２】
2008277665.tif 000004
【図３】
2008277665.tif 000005
【図４】
2008277665.tif 000006
【図５】
2008277665.tif 000007
【図６】
2008277665.tif 000008
【図７】
2008277665.tif 000009
【図８】
2008277665.tif 000010
【図９】
2008277665.tif 000011
【図１０】
2008277665.tif 000012
【図１１】
2008277665.tif 000013
【図１２】
2008277665.tif 000014
【図１３】
2008277665.tif 000015
【図１４】
2008277665.tif 000016
【図１５】
2008277665.tif 000017