(57)【要約】【課題】差動入力信号を使用する場合であって、その差動信号間に振幅誤差や位相誤差がある場合でも、全差動出力中に含まれるサンプリングキャパシタ容量値の電圧依存性の１次係数に伴う２次高調波歪みを低減すること【解決手段】本発明は、半導体基板上に形成される上下２層の電極とその電極間の誘電体膜とにより構成される第１および第２のサンプリングキャパシタ２７、２８を有し、かつ、その両サンプリングキャパシタ２７、２８の接続方向を、互いに逆になるように配置した。そして、入力端子３、９には、互いに振幅の異なる信号、または互いに位相の異なる差動信号を入力させ、出力端子１１、１２から全差動出力を取り出すときに、その出力に含まれるサンプリングキャパシタ２７、２８の容量値の電圧依存性の１次係数に伴う２次高調波歪みを低減するようにした。【選択図】図１
2008079129.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成される上下２層の電極とその電極間の誘電体膜とにより構成される第１および第２のサンプリングキャパシタと、
前記第１のサンプリングキャパシタの充放電を行う第１のスイッチ群と、
前記第２のサンプリングキャパシタの充放電を行う第２のスイッチ群と、
負入力端子と正出力端子との間に第１の積分キャパシタを接続するとともに、正入力端子と負出力端子との間に第２の積分キャパシタを接続する全差動オペアンプとを備え、
前記第１のスイッチ群は、前記第１のサンプリングキャパシタを、第１のタイミングでは第１の入力端子と動作コモン電位との間に接続し、第２のタイミングでは第２の入力端子と前記全差動オペアンプの負入力端子との間に接続するようになっており、
前記第２のスイッチ群は、前記第２のサンプリングキャパシタを、前記第１のタイミングでは前記第２の入力端子と動作コモン電位との間に接続し、前記第２のタイミングでは前記第１の入力端子と前記全差動オペアンプの正入力端子との間に接続するようになっており、
かつ、前記第１のサンプリングキャパシタと前記第２のサンプリングキャパシタの接続方向を、互いに逆になるように配置し、
前記第１の入力端子及び前記第２の入力端子には、互いに振幅の異なる信号、または互いに位相の異なる信号を入力させ、
前記正出力端子と前記負出力端子から全差動出力を取り出すときに、その出力中に含まれる、前記第１及び第２のサンプリングキャパシタ容量値の電圧依存性の１次係数に伴う２次高調波歪みを低減するようにしたことを特徴とする全差動型スイッチトキャパシタ回路。
【請求項２】
半導体基板上に形成される上下２層の電極とその電極間の誘電体膜とにより構成される第１および第２のサンプリングキャパシタと、
前記第１のサンプリングキャパシタの充放電を行う第１から第４の各スイッチと、
前記第２のサンプリングキャパシタの充放電を行う第５から第８の各スイッチと、
負入力端子と正出力端子との間に第１の積分キャパシタを接続するとともに、正入力端子と負出力端子との間に第２の積分キャパシタを接続する全差動オペアンプとを備え、
前記第１のサンプリングキャパシタの一方の電極を、前記第１のスイッチを介して第１の入力端子に接続するとともに前記第３のスイッチを介して第２の入力端子に接続し、かつ、前記第１のサンプリングキャパシタの他方の電極を、前記第２のスイッチを介して動作コモン電位に接続するとともに、前記第４のスイッチを介して前記全差動オペアンプの一方の入力端子に接続し、
さらに前記第２のサンプリングキャパシタの一方の電極を、前記第５のスイッチを介して前記第２の入力端子に接続するとともに前記第７のスイッチを介して前記第１の入力端子に接続し、かつ、前記第２のサンプリングキャパシタの他方の電極を、前記第６のスイッチを介して動作コモン電位に接続するとともに、前記第８のスイッチを介して前記全差動オペアンプの他方の入力端子に接続し、
かつ、前記第１のサンプリングキャパシタと前記第２のサンプリングキャパシタにおける前記各接続は、前記両サンプリングキャパシタの接続方向を、互いに逆になるように配置し、
前記第１の入力端子及び前記第２の入力端子には、互いに振幅の異なる信号、または互いに位相の異なる信号を入力させ、
前記正出力端子と前記負出力端子から全差動出力を取り出すときに、その出力中に含まれる、前記第１及び第２のサンプリングキャパシタ容量値の電圧依存性の１次係数に伴う２次高調波歪みを低減するようにしたことを特徴とする全差動型スイッチトキャパシタ回路。
【請求項３】
前記第１および第２の積分キャパシタは、半導体基板上に形成される上下２層の電極とその電極間の誘電体膜とにより構成され、
前記第１の積分キャパシタと第２の積分キャパシタとは、その同一の電極が前記全差動オペアンプの対応する入力端子側にそれぞれ接続されていることを特徴とする請求項１または２に記載の全差動型スイッチトキャパシタ回路。
【請求項４】
前記全差動オペアンプは、正負のフィードバックパスを含み、前記正負のフィードバックパスは、半導体基板上に形成される上下２層の電極とその電極間の誘電体膜とにより構成される第１の帰還キャパシタと第２の帰還キャパシタとを少なくとも含み、かつ、前記第１の帰還キャパシタと前記第２の帰還キャパシタの接続方向が同一であることを特徴とする、請求項１乃至請求項３のいずれかに記載の全差動型スイッチトキャパシタ回路。
【請求項５】
前記請求項１乃至請求項４のうちのいずれかに記載の全差動型スイッチトキャパシタサンプリング回路の入力信号は、シングルエンド信号と、このシングルエンド信号を変換回路で変換させた信号と、からなる差動信号であることを特徴とする全差動型スイッチトキャパシタ回路。
【請求項６】
請求項１乃至請求項４のうちのいずれかに記載の全差動型スイッチトキャパシタ回路の入力信号は、全差動型スイッチトキャパシタ回路をＬＳＩで構成する場合に、前記ＬＳＩの外部から入力されることを特徴とする全差動型スイッチトキャパシタ回路。
【請求項７】
全差動型スイッチトキャパシタ回路からの出力誤差を補正する補正方法であって、
前記差動型スイッチキャパシタ回路は、
半導体基板上に形成される上下２層の電極とその電極間の誘電体膜とにより構成され、充放電が行われる第１および第２のサンプリングキャパシタと、
負入力端子と正出力端子との間に第１の積分キャパシタを接続するとともに、正入力端子と負出力端子との間に第２の積分キャパシタを接続する全差動オペアンプとを備え、
かつ、前記第１のサンプリングキャパシタと前記第２のサンプリングキャパシタの接続方向を、互いに逆になるように配置しておき、
前記差動型スイッチトキャパシタ回路の使用時には、前記第１の入力端子及び前記第２の入力端子に、互いに振幅の異なる信号、または互いに位相の異なる信号を入力させ、
前記第１のサンプリングキャパシタは、第１のタイミングでは第１の入力端子と動作コモン電位との間に接続し、第２のタイミングでは第２の入力端子と前記全差動オペアンプの負入力端子との間に接続し、
前記第２のサンプリングキャパシタは、前記第１のタイミングでは前記第２の入力端子と動作コモン電位との間に接続し、前記第２のタイミングでは前記第１の入力端子と前記全差動オペアンプの正入力端子との間に接続し、
前記正出力端子と前記負出力端子から全差動出力を取り出すときに、その出力中に含まれる、前記第１及び第２のサンプリングキャパシタ容量値の電圧依存性の１次係数に伴う２次高調波歪みを低減するようにしたことを特徴とする全差動型スイッチトキャパシタ回路の出力誤差補正方法。
【請求項８】
前記全差動型スイッチトキャパシタサンプリング回路の入力信号は、シングルエンド信号と、このシングルエンド信号を変換回路で変換させた信号と、からなる差動信号であることを特徴とする請求項７に記載の全差動型スイッチトキャパシタ回路の出力誤差補正方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、全差動型スイッチトキャパシタ回路、およびその出力誤差補正方法に関するものである。
より詳しくは、本発明は、シングルエンド信号を差動信号に変換するための反転バッファ回路により発生する、差動信号の振幅誤差、反転位相誤差のために、入力信号のサンプリング時に発生するサンプリング誤差を低減するものである。
すなわち、本発明は、サンプリングキャパシタ容量値の電圧依存性の１次係数によって、通常発生していた２次高調波歪みを低減することを目的とし、半導体集積回路上で構成される、サンプリングキャパシタ容量値の電圧依存性の１次係数による影響を相補的にキャンセルすることを特徴とした、全差動型スイッチトキャパシタ回路、およびその出力誤差補正方法に関するものである。
【背景技術】
【０００２】
近年、スイッチトキャパシタ回路は、いわゆる全差動型スイッチトキャパシタ回路が主流になってきた。それは、近年のファインプロセス化の進展による、高速デジタル回路との１チップ化とそのノイズ対策の要請に対して、信号パスを正側と負側の２系統に分けて、これらの差を信号レベルとすることにより、高速デジタルノイズを同相ノイズとして、キャンセルさせることが可能なためである。
通常の自然界のアナログ信号は、ある入力基準電位を中心としたシングルエンド信号のため、上記の全差動型スイッチトキャパシタ回路に取り込むためには、その入力信号を全差動信号化しなければならない。即ち、入力シングルエンド信号を正信号とした場合、これを反転した負信号を作らねばならない。
【０００３】
このための最も一般的な方法は、連続時間系のまま反転バッファ回路で反転された負信号を生成し、正及び負の両信号を全差動型スイッチトキャパシタ回路に供給することである。具体的には、図２に示すように、シングルエンド入力信号を正信号とし、これを、後段の全差動型スイッチトキャパシタ回路２の正信号入力端子３に供給すると同時に、反転バッファ回路７で反転させて反転信号とし、この反転信号を全差動型スイッチトキャパシタ回路２の負信号入力端子９へ供給する。反転バッファ回路７は、図２に示すように、シングルエンドオペアンプ４、入力抵抗５、フィードバック抵抗６、及びフィードバックキャパシタ８から構成される。
【０００４】
図２に示す全差動スイッチトキャパシタ回路２では、スイッチトキャパシタ動作クロック（ＣＫ）に基づき、いわゆるサンプル／ホールド動作を実施して、正信号入力と負信号入力との差である全差動入力信号をサンプリングし、その回路の所定のスイッチトキャパシタ動作を実施して、正信号出力端子１１と負信号出力端子１２とから、正・負の両出力信号をそれぞれ出力し、これら両出力信号の差が全差動出力信号となる。
全差動型スイッチトキャパシタ回路の具体例としては、以下の説明を、サンプル／ホールド機能と、その高精度化に焦点を絞ることを目的とするので、スイッチトキャパシタ回路の基本要件である、サンプル／ホールド機能を有する、全差動スイッチトキャパシタ型インテグレータ（積分器）を実例として、図３に示す（例えば、特許文献１参照）。
【０００５】
また、半導体基板上で構成されるキャパシタ１５は、図４（Ａ）に示す如く、通常はリン等のＮ型不純物を含んだ２層のポリシリコン電極板１６、１７と、この電極板１６、１７間に配置される酸化膜等の誘電体膜１８とにより、シリコン基板のような半導体基板１９上に構成される。
ここで、キャパシタ１５を回路図に示す記号としては、下層である第１ポリシリコン側と上層である第２ポリシリコン側を区別して表現する為に、前者を曲線，後者を直線で示したキャパシタ記号を採用するものとする（図４（Ｂ）参照）。
【０００６】
図３に示す全差動スイッチトキャパシタ型インテグレータは、全差動オペアンプ２０と、第１積分キャパシタ２５と、第２積分キャパシタ２６と、第１サンプリングキャパシタ２７と、第２サンプリングキャパシタ２８と、４個のスイッチ３１〜３４と、４個のスイッチ４１〜４４と、を備えている。
全差動オペアンプ２０は、負及び正の入力端子２１，２２と、正及び負の出力端子２３，２４を有する。第１積分キャパシタ２５は、容量値Ｃｉからなり、全差動オペアンプ２０の負入力端子と正出力端子間に配置されている。第２積分キャパシタ２６は、容量値Ｃｉからなり、全差動オペアンプ２０の正入力端子と負出力端子間に配置されている。
【０００７】
第１サンプリングキャパシタ２７は、正信号のサンプル／ホールド機能を実施する為に、正信号入力端子３と全差動オペアンプ２０の負入力端子（いわゆる正側サミングノード）２１との間に配置され、容量値Ｃｓからなる。第２サンプリングキャパシタ２８は、負信号入力端子９と全差動オペアンプの正入力端子（いわゆる負側サミングノード）２２との間に配置され、容量値Ｃｓからなる。スイッチ３１〜３４、およびスイッチ４１〜４４は、後述のように動作クロックＣＫによってオンオフするようになっている。
【０００８】
次に、このような構成の積分器の動作について説明する。
まず、動作クロックＣＫが正相（φ＝Ｈ，φＢ＝Ｌ）の場合には、スイッチ３１、３２、４１、４２がＯＮに、スイッチ３３、３４、４３、４４がＯＦＦになる。このため、第１サンプリングキャパシタ２７の下層電極２７ａが、スイッチ３１を介して正信号入力端子３に接続され、その上層電極２７ｂがスイッチ３２を介して動作コモン電位（アナロググランド）に接続される。また、第２サンプリングキャパシタ２８の下層電極２８ａが、スイッチ４１を介して負信号入力端子９に接続され、その上層電極２８ｂがスイッチ４２を介して動作コモン電位に接続される。
【０００９】
次に、動作クロックＣＫが逆相（φ＝Ｌ、φＢ＝Ｈ）の場合には、スイッチ３１、３２、４１、４２がＯＦＦになるとともに、スイッチ３３、３４、４３、４４がＯＮになる。このため、第１サンプリングキャパシタ２７の下層電極２７ａが、スイッチ３３を介して負信号入力端子９に接続され、その上層電極２７ｂがスイッチ３４を介して全差動オペアンプ２０の負の入力端子２１に接続される。また、第２サンプリングキャパシタ２８の下層電極２８ａが、スイッチ４３を介して正信号入力端子３に接続され、その下層電極２８ｂがスイッチ４４を介して全差動オペアンプ２０の正の入力端子２２に接続される。
【００１０】
一方、正信号入力端子３へは信号Ｖｐが入力され、負信号入力端子９へは信号Ｖｍが入力される。
ここで、その両信号として、その振幅が異なり、かつそれらの位相関係が正確に１８０度でない場合について、その動作を以下に検討する。
その両信号が上記の場合には、入力信号Ｖｐ、Ｖｍは次式で示される。
Ｖｐ＝Ａ・ｓｉｎ（ωｔ）
Ｖｍ＝−Ｂ・ｓｉｎ（ωｔ＋θ）
ここで、Ａ、Ｂは振幅であり、θは正信号Ｖｐと負信号Ｖｍとの位相差である。
次に、ＶｐとＶｍの両者の関係は、振幅比ｋ、位相差θを用いて次式で表される。
Ｖｍ＝−ｋ・（Ｖｐ＋Ａ・ｃｏｓ（ωｔ）・ｔａｎ（θ））
＝−ｋ・（Ｖｐ＋Δｐ）
ここで、ｋとΔｐは、次式となる。
ｋ＝Ｂ／Ａ・ｃｏｓ（θ）
Δｐ＝Ａ・ｃｏｓ（ωｔ）・ｔａｎ（θ）
この結果、正信号入力端子３に入力される信号と負信号入力端子９に入力される信号が、第１及び第２サンプリングキャパシタ２７、２８にサンプリングされる。
【００１１】
いま、正信号入力端子３に入力される信号をＶｐ、負信号入力端子９に入力される信号をＶｍとすると、一連のサンプリング・積分動作において、正信号出力端子１１と接続される積分キャパシタ２５に蓄積される電荷Ｑ１、負信号出力端子１２と接続される積分キャパシタ２６に蓄積される電荷Ｑ２は、次式で表される。
Ｑ１＝（Ｃｓ・Ｖｐ）−（Ｃｓ・Ｖｍ）
Ｑ２＝（Ｃｓ・Ｖｍ）−（Ｃｓ・Ｖｐ）
さらに、正信号出力端子１１と負信号出力端子１２から、全差動出力を取り出した場合の電荷Ｑは、次式で表される。
Ｑ＝Ｑ１−Ｑ２＝２・Ｃｓ・（Ｖｐ−Ｖｍ）・・・（１）
【００１２】
ここで、サンプリングキャパシタ２７、２８の容量値Ｃｓが、１次の電圧依存性係数αを持つとき、サンプリングキャパシタ２７、２８の上層電極から下層電極への電位差をＶとすると、電位差Ｖが印加されたサンプリングキャパシタ２７、２８の各容量値Ｃｓは次式で表される（図５参照）。
Ｃｓ＝Ｃｏ・（１＋α・Ｖ）・・・（２）
上式を用いれば、正信号出力端子１１と負信号出力端子１２から、全差動出力を取り出した場合の電荷Ｑは、次式で表される。
Ｑ＝２・（Ｃｏ・（１＋α・Ｖｐ）・Ｖｐ−Ｃｏ・（１＋α・Ｖｍ）・Ｖｍ）
＝２・Ｃｏ・（（Ｖｐ−Ｖｍ）＋α・（Ｖｐ２  −Ｖｍ２  ））        ・・・（３）
【００１３】
更に、１次の電圧依存係数αの乗算項に注目すると、次式のように展開できる。
Ｖｐ２  −Ｖｍ２  ＝Ｖｐ２  −ｋ２  ・（Ｖｐ＋Δｐ）２  
＝（１−ｋ２  ）・Ｖｐ２  −２・ｋ２  ・Ｖｐ・Δｐ−ｋ２  Δｐ２  
これら各項は、さらに展開すると、以下のように表される。
（１−ｋ２  ）・Ｖｐ２  ＝（１−ｋ２  ）・Ａ２  ・ｓｉｎ２  （ωｔ）
＝（１−ｋ２  ）・Ａ２  ・（１−ｃｏｓ（２ωｔ））／２
２・ｋ２  ・Ｖｐ・Δｐ＝２・ｋ２  ・Ａ２  ・ｓｉｎ（ωｔ）・ｃｏｓ（ωｔ）・ｔａｎ  （θ）
＝ｋ２  ・Ａ２  ・ｓｉｎ（２ωｔ）・ｔａｎ（θ）
ｋ２  Δｐ２  ＝ｋ２  ・Ａ２  ・ｃｏｓ２  （ωｔ）・ｔａｎ２  （θ）
＝ｋ２  ・Ａ２  ・（１＋ｃｏｓ（２ωｔ））・ｔａｎ２  （θ）／２
【００１４】
以上のように、正信号Ｖｐと負信号Ｖｍの振幅誤差、または正信号Ｖｐと負信号Ｖｍとの位相関係が、正確に１８０度でない場合、スイッチトキャパシタ回路を全差動構成にしたとしても、差動出力信号中に２次高調波成分が発生してしまう。加えて、サンプリングキャパシタ２７、２８の容量値の電圧依存性の１次係数αの値が大きいと、それに連れて差動出力信号中の２次高調波歪みも大きくなるといえる。
このことから、図２に示すような当該全差動型スイッチトキャパシタ回路２の前段に接続される、シングルエンド信号から差動信号への変換のための、反転バッファ回路７内の、入力抵抗５とフィードバック抵抗６には、正信号との振幅誤差を発生しないよう、絶対値の等しい抵抗値を選択する必要があった。
【００１５】
入力抵抗５とフィードバック抵抗６に絶対値の小さな抵抗値を選択した場合には、配線による寄生抵抗成分の影響を受けて、正信号と負信号との間に振幅誤差が発生しやすくなり、後段の全差動スイッチトキャパシタ回路での２次高調波歪みの劣化を招いていた。逆に、入力抵抗５とフィードバック抵抗６に絶対値の大きな抵抗値を選択した場合には、抵抗値の熱雑音が増加し、Ｓ／Ｎ比の劣化に繋がっていた。
反転バッファ回路７は、フィードバック抵抗６及びフィードバックキャパシタ８により、ローパスフィルタ特性をもたせることができ、そのカットオフ周波数Ｆｃは、フィードバック抵抗６の抵抗値Ｒと、フィードバックキャパシタ８の容量値Ｃを用いれば、次式で表される。
Ｆｃ＝１／（２・π・Ｒ・Ｃ）
【００１６】
反転バッファ回路７がローパスフィルタ特性をもつ場合に、入力抵抗５から発生する熱雑音、及びシングルエンドオペアンプ４から発生するノイズを抑制できるが、そのカットオフ周波数を低周波数側に設定した場合には、正信号と負信号との間に位相誤差を増やすこととなり、後段の全差動スイッチトキャパシタ回路２での２次高調波歪みの劣化に繋がっていた。逆に、カットオフ周波数を高周波数側に設定した場合には、前記熱雑音やノイズを抑制することができず、Ｓ／Ｎ比の劣化に繋がっていた。
【特許文献１】特開平７−１６２２７０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１７】
近年の半導体集積回路の微細化プロセスでは、キャパシタ容量値の電圧依存性の１次係数が１０００ｐｐｍ／Ｖ以上にまで増加している場合がある。
この場合には、反転バッファ回路と組み合わせて使用される全差動型スイッチトキャパシタ回路では、反転バッファ回路で発生する差動信号の振幅誤差や反転位相誤差に加え、サンプリングキャパシタの容量値の電圧依存性の１次係数増加により、２次高調波歪みが著しく顕在化する。
【００１８】
そのため、反転バッファ回路では、差動信号の振幅誤差を低減するために、寄生抵抗成分が差動信号の振幅誤差となって表れない、絶対値の大きな抵抗素子を選択せざるを得なかった。加えて、差動信号の反転位相誤差を低減するために、そのカットオフ周波数を、高周波数側に設定したりするなどの配慮が必要であった。これらの選択は、信号帯域内のノイズ、及び後段のサンプリング系Ａ／Ｄコンバータにより、信号帯域内に折りかえすノイズを増加させる結果に繋がり、つまりＡ／ＤコンバータのＳ／Ｎ特性の劣化を引き起こしていた。
【００１９】
本発明は、入力信号として差動信号を使用する場合であって、その差動信号間に振幅誤差または反転位相誤差が存在する場合に着目し、そのような場合でも、全差動出力中に含まれる、サンプリングキャパシタの容量値の電圧依存性の１次係数に伴う、２次高調波歪みを低減できる、全差動型スイッチトキャパシタ回路などを提供することを目的とする。
【課題を解決するための手段】
【００２０】
上記課題を解決し、本発明の目的を達成するために、各発明は、以下のように構成するようにした。
請求項１に係る発明は、半導体基板上に形成される上下２層の電極とその電極間の誘電体膜とにより構成される第１および第２のサンプリングキャパシタと、前記第１のサンプリングキャパシタの充放電を行う第１のスイッチ群と、前記第２のサンプリングキャパシタの充放電を行う第２のスイッチ群と、負入力端子と正出力端子との間に第１の積分キャパシタを接続するとともに、正入力端子と負出力端子との間に第２の積分キャパシタを接続する全差動オペアンプとを備え、前記第１のスイッチ群は、前記第１のサンプリングキャパシタを、第１のタイミングでは第１の入力端子と動作コモン電位との間に接続し、第２のタイミングでは第２の入力端子と前記全差動オペアンプの負入力端子との間に接続するようになっており、前記第２のスイッチ群は、前記第２のサンプリングキャパシタを、前記第１のタイミングでは前記第２の入力端子と動作コモン電位との間に接続し、前記第２のタイミングでは前記第１の入力端子と前記全差動オペアンプの正入力端子との間に接続するようになっており、かつ、前記第１のサンプリングキャパシタと前記第２のサンプリングキャパシタの接続方向を、互いに逆になるように配置し、前記第１の入力端子及び前記第２の入力端子には、互いに振幅の異なる信号、または互いに位相の異なる信号を入力させ、前記正出力端子と前記負出力端子から全差動出力を取り出すときに、その出力中に含まれる、前記第１及び第２のサンプリングキャパシタ容量値の電圧依存性の１次係数に伴う２次高調波歪みを低減するようにした。
【００２１】
請求項２に係る発明は、半導体基板上に形成される上下２層の電極とその電極間の誘電体膜とにより構成される第１および第２のサンプリングキャパシタと、前記第１のサンプリングキャパシタの充放電を行う第１から第４の各スイッチと、前記第２のサンプリングキャパシタの充放電を行う第５から第８の各スイッチと、負入力端子と正出力端子との間に第１の積分キャパシタを接続するとともに、正入力端子と負出力端子との間に第２の積分キャパシタを接続する全差動オペアンプとを備え、前記第１のサンプリングキャパシタの一方の電極を、前記第１のスイッチを介して第１の入力端子に接続するとともに前記第３のスイッチを介して第２の入力端子に接続し、かつ、前記第１のサンプリングキャパシタの他方の電極を、前記第２のスイッチを介して動作コモン電位に接続するとともに、前記第４のスイッチを介して前記全差動オペアンプの一方の入力端子に接続し、さらに前記第２のサンプリングキャパシタの一方の電極を、前記第５のスイッチを介して前記第２の入力端子に接続するとともに前記第７のスイッチを介して前記第１の入力端子に接続し、かつ、前記第２のサンプリングキャパシタの他方の電極を、前記第６のスイッチを介して動作コモン電位に接続するとともに、前記第８のスイッチを介して前記全差動オペアンプの他方の入力端子に接続し、かつ、前記第１のサンプリングキャパシタと前記第２のサンプリングキャパシタにおける前記各接続は、前記両サンプリングキャパシタの接続方向を、互いに逆になるように配置し、前記第１の入力端子及び前記第２の入力端子には、互いに振幅の異なる信号、または互いに位相の異なる信号を入力させ、前記正出力端子と前記負出力端子から全差動出力を取り出すときに、その出力中に含まれる、前記第１及び第２のサンプリングキャパシタ容量値の電圧依存性の１次係数に伴う２次高調波歪みを低減するようにした。
【００２２】
請求項３に係る発明は、請求項１または請求項２に記載の全差動型スイッチトキャパシタ回路において、前記第１および第２の積分キャパシタは、半導体基板上に形成される上下２層の電極とその電極間の誘電体膜とにより構成され、前記第１の積分キャパシタと第２の積分キャパシタとは、その同一の電極が前記全差動オペアンプの対応する入力端子側にそれぞれ接続されている。
【００２３】
すなわち、請求項３に係る発明では、第１の積分キャパシタの上側電極が差動オペアンプの負入力端子に接続される場合には、第２の積分キャパシタの上側電極も差動オペアンプの正入力端子に接続され、第１の積分キャパシタの下側電極が差動オペアンプの負入力端子に接続される場合には、第２の積分キャパシタの下側電極も差動オペアンプの正入力端子に接続される。
【００２４】
請求項４に係る発明は、請求項１乃至請求項３のうちの何れかに記載の全差動型スイッチトキャパシタ回路において、前記全差動オペアンプは、正負のフィードバックパスを含み、前記正負のフィードバックパスは、半導体基板上に形成される上下２層の電極とその電極間の誘電体膜とにより構成される第１の帰還キャパシタと第２の帰還キャパシタとを少なくとも含み、かつ、前記第１の帰還キャパシタと前記第２の帰還キャパシタの接続方向が同一である。
【００２５】
すなわち、請求項４に係る発明では、第１の帰還キャパシタの上層電極側が全差動オペアンプの負入力端子に接続される場合には、第２の帰還キャパシタの上層電極側も全差動オペアンプの正入力端子側に接続され、第１の帰還キャパシタの下層電極側が全差動オペアンプの負入力端子に接続される場合には、第２の帰還キャパシタの下層電極側も全差動オペアンプの正入力端子側に接続される。
【００２６】
請求項５に係る発明は、前記請求項１乃至請求項４のうちのいずれかに係る全差動型スイッチトキャパシタサンプリング回路の入力信号は、シングルエンド信号と、このシングルエンド信号を変換回路で変換させた信号と、からなる差動信号である。
請求項６に係る発明は、請求項１乃至請求項４のうちのいずれかに係る全差動型スイッチトキャパシタ回路の入力信号は、全差動型スイッチトキャパシタ回路をＬＳＩで構成する場合に、前記ＬＳＩの外部から入力される。
【００２７】
請求項７に係る発明は、全差動型スイッチトキャパシタ回路からの出力誤差を補正する補正方法であって、前記差動型スイッチキャパシタ回路は、半導体基板上に形成される上下２層の電極とその電極間の誘電体膜とにより構成され、充放電が行われる第１および第２のサンプリングキャパシタと、負入力端子と正出力端子との間に第１の積分キャパシタを接続するとともに、正入力端子と負出力端子との間に第２の積分キャパシタを接続する全差動オペアンプとを備え、かつ、前記第１のサンプリングキャパシタと前記第２のサンプリングキャパシタの接続方向を、互いに逆になるように配置しておき、前記差動型スイッチトキャパシタ回路の使用時には、前記第１の入力端子及び前記第２の入力端子に、互いに振幅の異なる信号、または互いに位相の異なる信号を入力させ、前記第１のサンプリングキャパシタは、第１のタイミングでは第１の入力端子と動作コモン電位との間に接続し、第２のタイミングでは第２の入力端子と前記全差動オペアンプの負入力端子との間に接続し、前記第２のサンプリングキャパシタは、前記第１のタイミングでは前記第２の入力端子と動作コモン電位との間に接続し、前記第２のタイミングでは前記第１の入力端子と前記全差動オペアンプの正入力端子との間に接続し、前記正出力端子と前記負出力端子から全差動出力を取り出すときに、その出力中に含まれる、前記第１及び第２のサンプリングキャパシタ容量値の電圧依存性の１次係数に伴う２次高調波歪みを低減するようにした。
請求項８に係る発明は、請求項７に係る発明において、前記全差動型スイッチトキャパシタサンプリング回路の入力信号は、シングルエンド信号と、このシングルエンド信号を変換回路で変換させた信号と、からなる差動信号である。
【発明の効果】
【００２８】
本発明によれば、入力信号として差動信号を使用する場合であって、その差動入力信号間に振幅誤差または反転位相誤差が存在する場合でも、全差動出力中に含まれるサンプリングキャパシタ容量値の電圧依存性の１次係数に伴う２次高調波歪みを低減できる。
すなわち、本発明の前段に、例えば差動信号を作成するための反転バッファ回路が接続される場合に、その反転バッファ回路は、寄生分も含めた抵抗素子のミスマッチ、及びカットオフ周波数を低周波数側に設定し、振幅誤差や反転位相誤差の存在を許容することができる。
このため、本発明では、そのような反転バッファ回路を前段に使用しても、サンプリングキャパシタ容量値の電圧依存性の１次係数に伴う影響に基づき、顕在化していた差動出力中の２次高調波歪みの低減、及び高いＳ／Ｎ比達成が可能となる。
【発明を実施するための最良の形態】
【００２９】
以下、本発明の好適な実施形態について、図面を参照しつつ説明する。
この実施形態を説明するのに先立って、本発明の基本的な考え方について説明する。
本発明は、上記の背景の下に完成されたものであり、入力信号として差動信号を使用する場合であって、その入力差動信号間に振幅誤差または位相誤差がある場合に着目したものであり、入力される差動信号がそのような場合でも、差動出力信号中に含まれるサンプリングキャパシタの容量値の電圧依存性の１次係数に伴う２次高調波歪みを低減できるようにしたものである。
【００３０】
図１は、この実施形態の構成を示す図であり、スイッチトキャパシタ回路の基本要件であるサンプル／ホールド機能を有する、全差動スイッチトキャパシタ型インテグレータ（積分器）の構成例を示す。
この実施形態は、図１に示すように、正信号入力端子３と、負信号入力端子９と、全差動オペアンプ２０と、第１積分キャパシタ２５と、第２積分キャパシタ２６と、第１サンプリングキャパシタ２７と、第２サンプリングキャパシタ２８と、４個のスイッチ３１〜３４と、４個のスイッチ４１〜４４と、正信号出力端子１１および負信号出力端子１２と、を備えている。
【００３１】
正信号入力端子３と負入力信号入力端子９は、差動入力信号が入力されるようになっており、例えば、正信号入力端子３には図２に示す正信号Ｖｐが入力され、負信号入力端子９には図２に示すようにその正信号Ｖｐを反転バッファ回路７で反転した負信号Ｖｍが入力されるようになっている。
全差動オペアンプ２０は、負及び正の入力端子２１，２２と、正及び負の出力端子２３，２４を有する。第１積分キャパシタ２５は、容量値Ｃｉからなり、全差動オペアンプ２０の負入力端子２１と正出力端子２３間に配置されている。第１積分キャパシタ２６は、容量値Ｃｉからなり、全差動オペアンプ２０の正入力端子２２と負出力端子２４間に配置されている。
【００３２】
第１サンプリングキャパシタ２７は、正信号Ｖｐのサンプル／ホールド機能を実施するために、正信号入力端子３と全差動オペアンプ２０の負入力端子（いわゆる正側サミングノード）２１との間に配置され、容量値Ｃｓからなる。第２サンプリングキャパシタ２８は、負信号Ｖｍのサンプル／ホールド機能を実施するために、負信号入力端子９と全差動オペアンプの正入力端子（いわゆる負側サミングノード）２２との間に配置され、容量値Ｃｓからなる。
【００３３】
第１サンプリングキャパシタ２７と第２サンプリングキャパシタ２８は、その上層電極と下層電極の接続を互いに逆になるように配置されている。例えば、図１に示すように、第１サンプリングキャパシタ２７の上層電極２７ｂと下層電極２７ａの接続の方向を、第２のサンプリングキャパシタ２８の場合とは逆方向になるようにした。
すなわち、図１に示すように、第１サンプリングキャパシタ２７の下層電極２７ａは、第１のスイッチであるスイッチ３１を介して正信号入力端子３に接続されるとともに、第３のスイッチであるスイッチ３３を介して負信号入力端子９に接続されている。また、第１サンプリングキャパシタ２７の上層電極２７ｂは、第２のスイッチであるスイッチ３２を介して動作コモン電位に接続されるとともに、第４のスイッチであるスイッチ３４を介して全差動オペアンプ２０の負入力端子２１に接続されている。
【００３４】
さらに、第２サンプリングキャパシタ２８の上層電極２８ｂは、第５のスイッチであるスイッチ４１を介して負信号入力端子９に接続されるとともに、第７のスイッチであるスイッチ４３を介して正信号入力端子３に接続されている。また、第２サンプリングキャパシタ２８の下層電極２８ａは、第６のスイッチであるスイッチ４２を介して動作コモン電位に接続されるとともに、第８のスイッチであるスイッチ４４を介して全差動オペアンプ２０の正入力端子２２に接続されている。
【００３５】
スイッチ３１〜３４とスイッチ４１〜４４とは、動作クロックＣＫにより開閉制御が行われるようになっている。例えば、その動作クロックＣＫが正相（φ＝Ｈ、φＢ＝Ｌ）のときには、スイッチ３１、３２、４１、４２がＯＮになるとともに、スイッチ３３、３４、４３、４４がＯＦＦになり、その動作クロックＣＫが逆相（φ＝Ｌ、φＢ＝Ｈ）のときにはその逆の動作をするようになっている。
【００３６】
第１積分キャパシタ２５は、その上側電極２５ｂと下側電極２５ａとが、全差動オペアンプ２０の負の入力端子２１と正の出力端子２３とにそれぞれ接続されている。また、第２積分キャパシタ２６は、その上側電極２６ｂと下側電極２６ａとが、全差動オペアンプ２０の正の入力端子２２と負の出力端子２４とにそれぞれ接続されている。従って、第１積分キャパシタ２５と第２積分キャパシタ２６とは、同一の接続方向になるように設けられている。ここで、第１および第２積分キャパシタ２５、２６は、図４に示すように半導体基板上に形成されている。
【００３７】
次に、このような構成からなる実施形態の動作例について説明する。
まず、動作クロックＣＫが正相（φ＝Ｈ，φＢ＝Ｌ）の場合には、スイッチ３１、３２、４１、４２がＯＮに、スイッチ３３、３４、４３、４４がＯＦＦになる。このため、第１サンプリングキャパシタ２７の下層電極２７ａが、スイッチ３１を介して正信号入力端子３に接続され、その上層電極２７ｂがスイッチ３２を介して動作コモン電位（アナロググランド）に接続される。また、第２サンプリングキャパシタ２８の上層電極２８ｂが、スイッチ４１を介して負信号入力端子９に接続され、その下層電極２８ａがスイッチ４２を介して動作コモン電位に接続される。
【００３８】
次に、動作クロックＣＫが逆相（φ＝Ｌ、φＢ＝Ｈ）の場合には、スイッチ３１、３２、４１、４２がＯＦＦになるとともに、スイッチ３３、３４、４３、４４がＯＮになる。このため、第１サンプリングキャパシタ２７の下層電極２７ａが、スイッチ３３を介して負信号入力端子９に接続され、その上層電極２７ｂがスイッチ３４を介して全差動オペアンプ２０の負の入力端子２１に接続される。また、第２サンプリングキャパシタ２８の上層電極２８ｂが、スイッチ４３を介して正信号入力端子３に接続され、その下層電極２８ａがスイッチ４４を介して全差動オペアンプ２０の正の入力端子２２に接続される。
【００３９】
一方、正信号入力端子３へは信号Ｖｐが入力され、負信号入力端子９へは信号Ｖｍが入力される。
ここで、その両信号として、その振幅が異なり、かつそれらの位相関係が正確に１８０度でない場合について、その動作を説明する。
その両信号が上記の場合には、入力信号Ｖｐ、Ｖｍは次式で示される。
Ｖｐ＝Ａ・ｓｉｎ（ωｔ）
Ｖｍ＝−Ｂ・ｓｉｎ（ωｔ＋θ）
ここで、Ａ、Ｂは振幅であり、θは正信号Ｖｐと負信号Ｖｍとの位相差である。
【００４０】
次に、ＶｐとＶｍの両者の関係は、振幅比ｋ、位相差θを用いて次式で表される。
Ｖｍ＝−ｋ・（Ｖｐ＋Ａ・ｃｏｓ（ωｔ）・ｔａｎ（θ））
＝−ｋ・（Ｖｐ＋Δｐ）
ここで、ｋとΔｐは、次式となる。
ｋ＝Ｂ／Ａ・ｃｏｓ（θ）
Δｐ＝Ａ・ｃｏｓ（ωｔ）・ｔａｎ（θ）
この結果、正信号入力端子３に入力される信号と負信号入力端子９に入力される信号が、第１及び第２サンプリングキャパシタ２７、２８にサンプリングされる。
【００４１】
いま、正信号入力端子３に入力される信号をＶｐ、負信号入力端子９に入力される信号をＶｍとすると、一連のサンプリング・積分動作において、正信号出力端子１１と接続される積分キャパシタ２５に蓄積される電荷Ｑ１、負信号出力端子１２と接続される積分キャパシタ２６に蓄積される電荷Ｑ２は、次式で表される。
Ｑ１＝（Ｃｓ・Ｖｐ）−（Ｃｓ・Ｖｍ）
Ｑ２＝（Ｃｓ・Ｖｍ）−（Ｃｓ・Ｖｐ）
ここで、Ｃｓはサンプリングキャパシタ２７、２８の容量値である。
さらに、正信号出力端子１１と負信号出力端子１２から、全差動出力を取り出した場合の電荷Ｑは、次式で表される。
Ｑ＝Ｑ１−Ｑ２＝２・Ｃｓ・（Ｖｐ−Ｖｍ）・・・（４）
【００４２】
ここで、サンプリングキャパシタ２７、２８の容量値Ｃｓが、１次の電圧依存性係数αを持つとき、サンプリングキャパシタ２７、２８の上層電極から下層電極への電位差をＶとすると、電位差Ｖが印加されたサンプリングキャパシタ２７、２８の各容量値Ｃｓｐ、Ｃｓｍは、次式で表される。
Ｃｓｐ＝Ｃｏ・（１＋α・Ｖ）・・・（５）
Ｃｓｍ＝Ｃｏ・（１−α・Ｖ）・・・（６）
【００４３】
このように、この実施形態では、サンプリングキャパシタ２７、２８の各容量値Ｃｓｐ、Ｃｓｍが（５）（６）式のように異なる値となる。一方、図３に示すサンプリングキャパシタ２７、２８の各容量値Ｃｓは（２）式で示すように同一の値となる。したがって、両者は異なる。それは、この実施形態では、図１に示すように、サンプリングキャパシタ２７、２８は、上層電極と下層電極の接続が互いに逆になるように配置されているからである。
【００４４】
この結果、（４）式で表される電荷Ｑは、次式で表すことができる。
Ｑ＝（Ｃｓｐ＋Ｃｓｍ）・（Ｖｐ−Ｖｍ）
＝２・Ｃｏ・（Ｖｐ−Ｖｍ）・・・（７）
つまり、この実施形態に係る全差動型スイッチトキャパシタ回路の正信号出力端子１１と負信号出力端子１２から、全差動出力を取り出した場合の電荷Ｑには、サンプリングキャパシタ２７、２８の容量値の電圧依存性の１次係数αの影響がない（（３）式参照）。
【００４５】
このため、図１に示す回路に入力される２つの信号の間に、振幅誤差や位相誤差があっても、サンプリングキャパシタ２７、２８の容量値の電圧依存性の１次係数αが大きいことに起因する、差動出力信号中における２次高調波歪みの発生を完全に抑制できる。
さらに、この実施形態を、図２の回路中の全差動型スイッチトキャパシタ回路２として適用した場合には、反転バッファ回路７は以下の点が許容される。すなわち、反転バッファ回路７は、正信号との振幅誤差や反転位相誤差があっても良く、かつ、それを構成するための抵抗素子やキャパシタ素子の選択も可能である。従って、この実施形態では、その反転バッファ回路７と組み合わせた場合に、それらの選択の拡大によって、より高いＳ／Ｎ比を達成できる可能性がある。
【００４６】
（その他の実施形態）
上記の実施形態では、入力信号は、図２に示すように、正信号と、この正信号を反転バッファ回路で反転した負信号を使用するようにしたが、これに限定されるものではなく、差動形態の信号であれば良い。
また、図１に示す実施形態は、その全体を集積回路（ＬＳＩ）で構成することが可能であり、この場合には、入力信号はその集積回路の外部から入力されることになる。
【産業上の利用可能性】
【００４７】
本発明に係る全差動型スイッチトキャパシタ回路は、半導体集積回路によって実現することができる。
また、本発明は、スイッチトキャパシタ回路が必要な各種の電子機器に適用できる。
【図面の簡単な説明】
【００４８】
【図１】本発明の実施形態の構成を示す図である。
【図２】全差動型スイッチトキャパシタ回路と、その前段に接続される反転バッファ回路とを示す図である。
【図３】従来の全差動型スイッチトキャパシタ積分器の構成を示す図である。
【図４】（Ａ）は半導体基板上に形成されるキャパシタの説明図、（Ｂ）はその表記記号を示す図である。
【図５】キャパシタの印加電圧と、容量値との関係の一例を示す図である。
【符号の説明】
【００４９】
３  正信号入力端子
９  負信号入力端子
１１  正信号出力端子
１２  負信号出力端子
２０  全差動オペアンプ
２１  全差動オペアンプの正入力端子
２２  全差動オペアンプの負入力端子
２３  全差動オペアンプの正出力端子
２４  全差動オペアンプの負出力端子
２５  第１積分キャパシタ
２６  第２積分キャパシタ
２７  第１サンプリングキャパシタ
２８  第２サンプリングキャパシタ
３１〜３４  スイッチ
４１〜４４  スイッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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