(57)【要約】【課題】ＡＤ変換器及びＤＡ変換器の両者を備える半導体集積回路において、パターン面積を小さくする。【解決手段】ＤＡ変換器は、逐次比較型ＡＤ変換器の一部となっており、マルチプレクサ６（本発明の信号選択回路の一例）によってアナログ信号入力端子Ａｉｎの入力デジタル信号が選択された場合には、ＤＡ変換器からそのデジタル信号に応じたアナログ信号が得られ（ＤＡ変換）、一方、マルチプレクサ６によって逐次比較レジスタ５の出力が選択された場合には、比較器４、逐次比較レジスタ５、ＤＡ変換器によって逐次比較ループが形成され、逐次比較レジスタ５からアナログ信号入力端子Ａｉｎの入力アナログ信号に応じたデジタル信号が得られるようになっている（ＡＤ変換）。【選択図】図１
2008294761.tif 000002
【特許請求の範囲】
【請求項１】
複数のアナログ信号を発生するラダー抵抗を備え、デジタル信号に応じて前記複数のアナログ信号の中、特定のアナログ信号を選択して出力するＤＡ変換器と、
前記ＤＡ変換器を共用し、アナログ信号をデジタル信号に変換するＡＤ変換器と、
前記ＤＡ変換器と前記ＡＤ変換器とを時分割で動作させるように制御を行う制御回路を備えることを特徴とする半導体集積回路。
【請求項２】
複数のアナログ信号を発生するラダー抵抗を備え、デジタル信号に応じて前記複数のアナログ信号の中、特定のアナログ信号を選択して出力するＤＡ変換器と、
入力アナログ信号と前記ＤＡ変換器から出力されたアナログ信号とを比較する比較器と、
前記比較器の比較結果を一時記憶すると共に、前記比較器の出力に応じたデジタル信号を発生する逐次比較レジスタと、
入力デジタル信号と前記逐次比較レジスタによって発生されたデジタル信号とのいずれかの信号を選択して前記ＤＡ変換器に入力する信号選択回路と、を備えることを特徴とする半導体集積回路。
【請求項３】
前記信号選択回路は、第１の期間に前記入力デジタル信号を選択し、第２の期間に前記逐次比較レジスタによって発生されたデジタル信号を選択することを特徴とする請求項２に記載の半導体集積回路。
【請求項４】
前記第１の期間に、前記ＤＡ変換器から出力されたアナログ信号を保持するサンプルホールド回路を備えることを特徴とする請求項３に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＡＤ変換器及びＤＡ変換器の両者を備える半導体集積回路に関するものである。
【背景技術】
【０００２】
変換器には、アナログ信号をデジタル信号に変換するアナログ‐デジタル変換器（以下、ＡＤ変換器という。）と、デジタル信号をアナログ信号に変換するデジタル‐アナログ変換器（以下、ＤＡ変換器という。）がある。
【０００３】
従来から、複数の抵抗を直列に接続してなるラダー抵抗を利用したＡＤ変換器とＤＡ変換器が知られており、両者を独立した変換器として一つのＬＳＩに搭載する際には、ＡＤ変換器とＤＡ変換器に別個のラダー抵抗を設けていた。
【０００４】
本発明に関連した技術は、例えば以下の特許文献に記載されている。
【特許文献１】特開平１１―３２６４６５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、ＡＤ変換器とＤＡ変換器に別個のラダー抵抗を設けると、パターン面積が大きくなるという問題があった。
【課題を解決するための手段】
【０００６】
本発明は上記課題に鑑みてなされたものであり、その主な特徴は以下のとおりである。すなわち、本発明の半導体集積回路は、複数のアナログ信号を発生するラダー抵抗を備え、デジタル信号に応じて前記複数のアナログ信号の中、特定のアナログ信号を選択して出力するＤＡ変換器と、前記ＤＡ変換器を共用し、アナログ信号をデジタル信号に変換するＡＤ変換器と、前記ＤＡ変換器と前記ＡＤ変換器とを時分割で動作させるように制御を行う制御回路を備えることを特徴とする。
【発明の効果】
【０００７】
本発明によれば、ＡＤ変換器及びＤＡ変換器の両者を備える半導体集積回路において、
ＡＤ変換器とＤＡ変換器とでラダー抵抗を共有しているので、その分パターン面積を小さくすることができる。また、ラダー抵抗の特性に製造上のばらつきが生じても、ＡＤ変換とＤＡ変換の相互関係を一致させることができる。
【発明を実施するための最良の形態】
【０００８】
次に、本発明の実施形態について図面を参照しながら説明する。図１は、本発明の実施形態に係る半導体集積回路の回路図である。本実施形態に係る半導体集積回路は、アナログ信号入力端子Ａｉｎに入力された入力アナログ信号を、Ｎビット（Ｎは自然数）のデジタル信号に変換して出力端子ＡＤｏｕｔから出力する逐次比較型ＡＤ変換器と、デジタル信号入力端子Ｄｉｎに入力されたＮビットの入力デジタル信号をアナログ信号に変換して出力するＤＡ変換器とを有している。
【０００９】
ＤＡ変換器は、逐次比較型ＡＤ変換器の一部となっており、マルチプレクサ６（本発明の信号選択回路の一例）によってアナログ信号入力端子Ａｉｎの入力デジタル信号が選択された場合には、ＤＡ変換器からそのデジタル信号に応じたアナログ信号が得られ（ＤＡ変換）、一方、マルチプレクサ６によって逐次比較レジスタ５の出力が選択された場合には、比較器４、逐次比較レジスタ５、ＤＡ変換器によって逐次比較ループが形成され、アナログ信号入力端子Ａｉｎの入力アナログ信号に応じたデジタル信号が逐次比較レジスタ５から得られるようになっている（ＡＤ変換）。
【００１０】
以下、具体的な回路構成について説明する。まず、ＤＡ変換器の構成について説明する。電源電圧Ｖｄｄと接地電圧ＧＮＤとの間にＭ本（８ビット用であれば２８＝２５６本）の抵抗Ｒが直列接続され、ラダー抵抗１が形成されている。各抵抗Ｒの抵抗値は等しく設計されることが多い。各接続点からは各抵抗Ｒによって分圧された異なるアナログ電圧が発生される。そして、各接続点にはトランスミッションゲート２がそれぞれ接続され、スイッチ回路３が形成されている。トランスミッションゲート２は、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタが並列に組み合わされて構成されたアナログスイッチであり、デコーダ７によって選択された１つのトランスミッションゲート２がオンし、対応するアナログ電圧がトランスミッションゲート２を通して出力される。
【００１１】
ところで、マルチプレクサ６はＡＤイネーブル信号ＡＤＥＮによって制御されており、
ＡＤイネーブル信号ＡＤＥＮがＨレベルのときはＡＤ変換モードであり、逐次比較レジスタ５の出力が選択され、ＡＤイネーブル信号ＡＤＥＮがＬレベルのときはＤＡ変換モードであり、アナログ信号入力端子Ａｉｎの入力デジタル信号が選択されるようになっている。従って、ＡＤイネーブル信号ＡＤＥＮがＬレベルであり、マルチプレクサ６によってアナログ信号入力端子Ａｉｎの入力デジタル信号が選択された場合には、マルチプレクサ６を通して、その入力デジタル信号がＤＡ変換器のデコーダ７に入力され、ＤＡ変換器から、アナログ信号（アナログ電圧）が出力される。
【００１２】
このとき、ＤＡ変換器の出力はアナログ信号出力回路１０に入力される。アナログ信号出力回路１０は複数のトランスミッションゲート１１からなるスイッチ回路１２と、複数のトランスミッションゲート１１のいずれか１つをオンさせるように制御するデコーダ１４、各トランスミッションゲート１１に接続されたサンプルホールド回路１３と、を備えており、ＤＡ変換器の出力は、デコーダ１４によって選択されたトランスミッションゲート１１を通してサンプルホールド回路１３に保持され、対応する出力端子ＤＡｏｕｔから出力されるようになっている。尚、サンプルホールド回路１３は、例えば図２に示すように、キャパシタ１５と、ボルテージフォロワ型のオペアンプ１６から構成されている。
【００１３】
次に、ＡＤ変換器の構成について説明する。ＡＤイネーブル信号ＡＤＥＮがＨレベルのときはＡＤ変換モードとなり、マルチプレクサ６によって逐次比較レジスタ５の出力が選択され、比較器４、逐次比較レジスタ５、ＤＡ変換器によって逐次比較ループが形成される。
【００１４】
ＤＡ変換器から出力されるアナログ電圧は、参照電圧Ｖｒｅｆとして比較器４の一方の入力端子（−）に印加される。また、比較器４の他方の入力端子（＋）には、アナログ信号入力端子Ａｉｎから、デジタル信号に変換されるべきアナログ信号が印加される。
【００１５】
そのアナログ信号の電圧が参照電圧Ｖｒｅｆよりも大きい時には、比較器４の出力端子からビットデータ「１」が出力され、その逆の場合にはビットデータ「０」が出力される。比較器４の出力は、目的のデジタル信号のビットデータとして逐次比較レジスタ５によって一時記憶される。また、逐次比較レジスタ５は、比較器４の出力に基づいて逐次比較用のデジタル信号を発生する。そのデジタル信号はマルチプレクサ６を通してＤＡ変換器のデコーダ７に印加される。これにより、ＤＡ変換器からは別の参照電圧Ｖｒｅｆが出力される。比較器４はアナログ信号とこの参照電圧Ｖｒｅｆとを比較する。こうして、逐次比較動作が行われることにより、デジタル信号の各ビットが決定されると共に、逐次比較レジスタ５に各ビットデータは一時記憶され、出力端子ＡＤｏｕｔから出力される。
【００１６】
逐次比較動作の一例を説明すると、まず、逐次比較レジスタ５は参照電圧Ｖｒｅｆとして中間電圧Ｖｄｄ／２に対応するデジタル信号を発生する。すると、ＤＡ変換器からはＶｄｄ／２が出力され、比較器４はアナログ信号とＶｄｄ／２とを比較する。その結果、アナログ信号がＶｄｄ／２より大きければ、比較器４の出力は「１」となり、これがデジタル信号の最上位ビット（ＭＳＢ）となる。これにより、アナログ信号はＶｄｄとＶｄｄ／２の間にあることが判明したので、逐次比較レジスタ５は、ＶｄｄとＶｄｄ／２の中間電圧である３／４Ｖｄｄに対応するデジタル信号を発生する。すると、ＤＡ変換器からは３／４Ｖｄｄが出力され、比較器４はアナログ信号と３／４Ｖｄｄとを比較する。以下、同様な比較動作を繰り返すことにより、最上位ビット（ＭＳＢ）から最下位ビット（ＬＳＢ）までの全ビットデータが決定される。
【００１７】
このように、本実施形態の回路によれば、ＡＤイネーブル信号ＡＤＥＮのレベルに応じて、ＤＡ変換とＡＤ変換とを時分割で切り換えることができるとともに、ラダー抵抗１を共有しているので、全体のパターン面積を小さくすることができる。
【００１８】
ＤＡ変換とＡＤ変換の時分割の方法は、図３に示すように、ＡＤイネーブル信号ＡＤＥＮをＨレベルとＬレベルに交互に切り換えることにより、ＤＡ変換とＡＤ変換とを交互に行うことができる。
【００１９】
また、本実施形態の回路によれば、ＤＡ変換とＡＤ変換でラダー抵抗１を共有しているので、ラダー抵抗１の特性に製造上のばらつきが生じても、ＡＤ変換とＤＡ変換の相互関係を一致させることができる。
【図面の簡単な説明】
【００２０】
【図１】本発明の実施形態に係る半導体集積回路を示す回路図である。
【図２】本実施形態のサンプルホールド回路を示す回路図である。
【図３】本発明の実施形態に係る半導体集積回路の動作例を示すタイミング図である。
【符号の説明】
【００２１】
１  ラダー抵抗    ２  トランスミッションゲート    ３  スイッチ回路
４  比較器    ５  逐次比較レジスタ    ７  デコーダ    
１０  アナログデータ出力回路    １１  トランスミッションゲート
１２  スイッチ回路    １３  サンプルホールド回路    １４  デコーダ
１５  キャパシタ    １６  オペアンプ    Ａｉｎ  アナログ信号入力端子
Ｄｉｎ  デジタル信号入力端子    ＤＡｏｕｔ  アナログ信号出力端子
ＡＤｏｕｔ  デジタル信号出力端子    ＡＤＥＮ  ＡＤイネーブル信号
Ｖｄｄ  電源電圧    ＧＮＤ  接地電圧    Ｖｒｅｆ  参照電圧
【図１】
2008294761.tif 000003
【図２】
2008294761.tif 000004
【図３】
2008294761.tif 000005