(57)【要約】【課題】オン抵抗値を低減できる炭化珪素半導体装置の製造方法を提供する。【解決手段】この炭化珪素半導体装置の製造方法は、基板上に第１導電型層を形成する工程（Ｓ２）と、第１導電型層上に第２導電型層を形成する工程（Ｓ３）と、第２導電型層上に第１のマスク層を形成する工程（Ｓ４）と、所定の領域に凹形状部を有する第２のマスク層を第１のマスク層上に形成する工程（Ｓ５）と、第２のマスク層をマスクとして第２導電型層の内部に第１導電型の不純物を注入する工程（Ｓ６）と、凹形状部の所定領域を覆う第３のマスク層を形成する工程（Ｓ７）と、第２導電型層を部分的に除去して溝部を形成する工程（Ｓ８）と、第２、第３のマスク層を除去する工程（Ｓ９）と、第１のマスク層をマスクとして溝部に第１導電型のエピタキシャル膜を充填する工程（Ｓ１０）とを備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
炭化珪素基板上に、第１導電型層を形成する工程と、
前記第１導電型層上に、第１導電型とは異なる導電型の第２導電型層を形成する工程と、
前記第２導電型層上に、第１のマスク層を形成する工程と、
前記第１のマスク層上に、複数のソース領域となるべき領域の上部、および、前記ソース領域の間の溝部となるべき領域の上部において、凹形状部を有する、第２のマスク層を形成する工程と、
前記第２のマスク層をマスクとして、前記第２導電型層の内部に前記第１導電型の不純物を注入する工程と、
前記ソース領域となるべき領域の上部における前記凹形状部を覆うように、かつ、前記溝部となるべき領域の上部における前記凹形状部は覆われないように、第３のマスク層を形成する工程と、
前記第３のマスク層をマスクとして、前記第２導電型層を部分的に除去することにより、前記第１導電型層に到達する溝部を形成する工程と、
前記第２のマスク層および前記第３のマスク層を選択的に除去する工程と、
前記第１のマスク層の一部をマスクとして、前記溝部に、前記第１導電型のエピタキシャル膜を選択的に充填する工程とを備える、炭化珪素半導体装置の製造方法。
【請求項２】
前記第１のマスク層を形成する工程では、前記第２導電型層に接触するようにタンタルカーバイド、カーボン、酸化珪素のいずれかからなる膜を形成する、請求項１に記載の炭化珪素半導体装置の製造方法。
【請求項３】
前記第２のマスク層を形成する工程では、タングステン、アルミニウム、酸化珪素のいずれかからなる膜を形成する、請求項１に記載の炭化珪素半導体装置の製造方法。
【請求項４】
前記第３のマスク層を形成する工程では、フォトレジストからなる膜を形成する、請求項１に記載の炭化珪素半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、炭化珪素半導体装置の製造方法に関し、特に、電界効果トランジスタに好適に用いられる、炭化珪素半導体装置の製造方法に関する。
【背景技術】
【０００２】
炭化珪素（ＳｉＣ）は、珪素（Ｓｉ）に比べてバンドギャップが２倍〜３倍あり、絶縁破壊電界強度が１桁大きく、飽和電子速度は２倍、熱伝導度は３倍といった様々な優れた物性値を有している。そのため、ＳｉＣは、次世代のパワーエレクトロニクスの半導体材料として期待されている。
【０００３】
ＳｉＣを用いたＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor、金属酸化膜形電界効果トランジスタ）は、ユニポーラ素子でありながら、Ｓｉ素子ではＧＴＯ（Gate-Turn-off Thyristor）、ＩＧＢＴ（Insulated Gate Bipolar Transistor、絶縁ゲートバイポーラトランジスタ）などのバイポーラ素子でのみ実現されている１ｋＶ以上の高耐圧素子が実現可能である。そのため、高耐圧、低損失かつ高速スイッチングが可能な素子として期待されている。
【０００４】
大電力を取り扱うように設計されたＭＯＳＦＥＴの構造として、Ｓｉ素子を用いる場合、ＤＭＯＳＦＥＴ（Double-Diffused-MOSFET）構造が広く採用されており、このとき不純物は拡散により添加されている。一方、ＳｉＣ素子を用いる場合、不純物の添加（ドーピング）に拡散が使えず、選択的な不純物のドーピングは通常イオン注入により行なわれるため、ＤｉＭＯＳＦＥＴ（Double-Implanted MOSFET）と呼ばれている（たとえば、非特許文献１参照）。
【非特許文献１】松波弘之編著「半導体ＳｉＣ技術と応用」、日刊工業新聞社、２００３年３月、ｐ１９１
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ＳｉＣのＤｉＭＯＳＦＥＴの場合、数十ｋｅＶ以上のイオンエネルギーを用いたイオン注入により半導体への不純物の導入が行なわれるが、このとき半導体のイオン注入された領域の結晶格子内の原子配列に不整が発生し、結晶性が低下（非晶質化）する。このため、イオン注入時に低下した半導体の結晶性を回復するための、熱アニールが必要である。
【０００６】
しかしながら、熱アニールを行なっても、イオン注入前の状態と比較すると、完全に半導体の結晶性を回復させることは難しい。よって、イオン注入された領域の半導体には原子空孔、格子間原子などの欠陥が残存する。これらの欠陥は当該領域を流れる電子の走行を妨げる要因となり、電子の移動度の低下を引き起こす。そのため、ＤｉＭＯＳＦＥＴを導通状態にしたときの抵抗（オン抵抗）が大きくなる。
【０００７】
それゆえに、この発明の主たる目的は、オン抵抗値を下げることが可能である炭化珪素半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００８】
この発明に係る炭化珪素半導体装置の製造方法は、炭化珪素基板上に、第１導電型層を形成する工程を備える。また、第１導電型層上に、第１導電型とは異なる導電型の第２導電型層を形成する工程を備える。また、第２導電型層上に、第１のマスク層を形成する工程を備える。また、第１のマスク層上に、複数のソース領域となるべき領域の上部、および、ソース領域の間の溝部となるべき領域の上部において、凹形状部を有する、第２のマスク層を形成する工程を備える。また、第２のマスク層をマスクとして、第２導電型層の内部に第１導電型の不純物を注入する工程を備える。また、ソース領域となるべき領域の上部における凹形状部を覆うように、かつ、溝部となるべき領域の上部における凹形状部は覆われないように、第３のマスク層を形成する工程を備える。また、第３のマスク層をマスクとして、第２導電型層を部分的に除去することにより、第１導電型層に到達する溝部を形成する工程を備える。また、第２のマスク層および第３のマスク層を選択的に除去する工程を備える。また、第１のマスク層の一部をマスクとして、溝部に、第１導電型のエピタキシャル膜を選択的に充填する工程を備える。
【０００９】
この場合は、第２導電型層を、第１導電型層上に、エピタキシャル成長により形成することができる。また、第２導電型層の内部に第１導電型の不純物が注入されている。このとき、たとえば第２導電型層をｐボディ領域とし、第２導電型層の内部における第１導電型の不純物が注入された領域をソース領域として、ＭＯＳＦＥＴの構造とすることができる。つまり、ＭＯＳＦＥＴのｐボディ領域をイオン注入によらずエピタキシャル成長により形成することができるので、ｐボディ領域の結晶性が低下することはない。よって、オン抵抗を低減することができる。
【００１０】
また、溝部を形成する領域の画定や、溝部にエピタキシャル膜を充填する領域の画定は、それ以前の工程における第１、第２および第３のマスク層の画定パターンを利用して行なわれている。すなわち、セルフアラインによって端部にエピタキシャル膜が形成されているので、微細領域の画定を精度よく行なうことが可能となっている。したがって、オン抵抗を増大させる要因となる、ｐボディ内におけるキャリア（電子）が移動する経路の長さであるチャネル長（つまり、ソース領域とエピタキシャル膜との間の第２導電型層内における、電子が移動する経路の長さ）を短くすることができるので、ＭＯＳＦＥＴのオン抵抗を低減することができる。
【００１１】
好ましくは、第１のマスク層を形成する工程では、第２導電型層に接触するようにタンタルカーバイド、カーボン、酸化珪素のいずれかからなる膜を形成する。また好ましくは、第２のマスク層を形成する工程では、タングステン、アルミニウム、酸化珪素のいずれかからなる膜を形成する。また好ましくは、第３のマスク層を形成する工程では、フォトレジストからなる膜を形成する。
【００１２】
この場合は、第１、第２および第３のマスク層の画定パターンを利用したセルフアラインによって端部にエピタキシャル膜が形成されているので、微細領域の画定を精度よく行なうことが可能となっている。したがって、オン抵抗を増大させる要因となるチャネル長を短くすることができるので、ＭＯＳＦＥＴのオン抵抗を低減することができる。
【発明を実施するための最良の形態】
【００１３】
以下、図面に基づいてこの発明の実施の形態を説明する。なお、以下の図面において、同一または相当する部分には同一の参照番号を付し、その説明は繰返さない。
【００１４】
図１は、この発明の炭化珪素半導体装置の製造方法の概略を示す流れ図である。図２〜図１１は、炭化珪素半導体装置の各製造工程を説明するための模式図である。図１〜図１１を参照して、炭化珪素半導体装置の製造方法について説明する。なお以下の説明では、基板に対し、基板の主表面側であって半導体が積層される側を上側とし、上記主表面の反対面である裏面側であって後述するドレイン電極が形成される側を下側と呼称する。
【００１５】
図１に示すように、まず工程（Ｓ１）において、炭化珪素（ＳｉＣ）の基板２１を準備する。たとえば導電型がｎ型である炭化珪素基板を準備することができる。以下の説明では、ｎ型を第１導電型、ｎ型とは異なる導電型であるｐ型を第２導電型とする。
【００１６】
次に工程（Ｓ２）において、図２に示すように、ｎ型の第１導電型層２２を、基板２１の上に形成する。たとえばエピタキシャル成長によって第１導電型層２２を形成することができる。第１導電型層２２における不純物濃度は、基板２１内の不純物濃度よりも低くすることができる。次に工程（Ｓ３）において、ｐ型の第２導電型層２４を、第１導電型層２２の上に形成する。たとえばエピタキシャル成長によって第２導電型層２４を形成することができる。この時点で、図２に示すような、基板２１上に第１導電型層２２と第２導電型層２４とが積層された構造となる。
【００１７】
次に、図３に示すように、第２導電型層２４の内部にｐ型の不純物を注入することにより、ｐ型のコンタクト領域６を形成する。具体的には、コンタクト領域６となるべき領域上に開口部を有するイオン注入阻止膜を第２導電型層２４上に形成し、このイオン注入阻止膜をマスクとしてｐ型の不純物を第２導電型層２４に注入する。その後、イオン注入阻止膜を除去する。なお、コンタクト領域６は、第２導電型層２４内のｐ型の不純物濃度よりも高いｐ型の不純物濃度を有する領域とすることができる。このようにすれば第２導電型層２４へ電極を低抵抗で接続させることができる。
【００１８】
次に工程（Ｓ４）において、第１のマスク層３２を、第２導電型層２４の上に形成する。具体的には、タンタルカーバイド（ＴａＣ）からなる膜を第２導電型層２４の上に積層する。次に工程（Ｓ５）において、タングステンからなる第２のマスク層３３を第１のマスク層３２の上に積層する。この時点で、図４に示すような、第２導電型層２４上に第１のマスク層３２と第２のマスク層３３とが積層された構造となる。たとえば、第１のマスク層３２の厚さを０．１μｍ、第２のマスク層３３の厚さを３μｍとすることができる。なお、第１のマスク層３２は、ＴａＣに限られず、カーボンや酸化珪素によって形成されてもよい。第２のマスク層３３は、タングステンに限られず、アルミニウムや炭化珪素によって形成されてもよい。第１のマスク層３２および第２のマスク層３３は、スパッタリングなど任意の方法を用いて形成することができる。
【００１９】
またたとえば、第１のマスク層３２と第２のマスク層３３との間に挟まれるように、第２のマスク層３３をエッチングするエッチングガスによってエッチングされない材料からなる、エッチングストッパー層を含む構造としてもよい。エッチングストッパー層が形成された状態を図１４に示す。つまり、第２のマスク層３３をエッチングする条件においては、エッチングストッパー層４１のエッチングレートは第２のマスク層３３のエッチングレートよりも低い。そのため、第２のマスク層３３をエッチングするときに過度にエッチングされることを抑制することができる。たとえば第２のマスク層３３をタングステンで形成するとき、エッチングストッパー層４１を形成する材料としてチタン（Ｔｉ）を用いることができる。
【００２０】
続いて、第２のマスク層３３の表面に凹形状部３４を形成する。後述する工程（Ｓ６）において、不純物が注入され複数のソース領域５（図５参照）となるべき第２導電型層２４の複数箇所の上部に相当する第２のマスク層３３の表面（すなわち、第２のマスク層３３の上側の面）に、選択的に凹形状部３４を形成する。また、後述する工程（Ｓ８）において、上記ソース領域５の間の溝部２８（図７参照）が形成されるべき第２導電型層２４の上部に相当する第２のマスク層３３の表面に、選択的に凹形状部３４を形成する。このような凹形状部３４は、たとえば第２のマスク層３３上に開口パターンを有するレジスト膜を形成し当該レジスト膜をマスクとして用いて、第２のマスク層３３をエッチングにより選択的に除去することによって、形成することができる。なお上述したレジスト膜は、エッチング工程の後除去される。図５には、第２のマスク層３３の一部が選択的に除去され凹形状部３４が形成された状態が示されている。
【００２１】
次に工程（Ｓ６）において、第２導電型層２４の内部に第１導電型の不純物を注入する。このとき、第２のマスク層３３は、凹形状部３４を形成するために選択的に除去された一部を除いては、第１のマスク層３２上に残存している。この残存している第２のマスク層３３をマスクとして、第２導電型層２４の内部に不純物を注入することができる。そして図５に示すように、ソース領域５および注入領域２７が形成される。ソース領域５および注入領域２７におけるｎ型の不純物濃度は、第１導電型層２２内の不純物濃度よりも高くなるように、ソース領域５および注入領域２７に不純物を注入することができる。図５において、ソース領域５は、コンタクト領域６を取り囲むように、第２導電型層２４の内部の複数箇所に形成されており、複数のソース領域５の間に注入領域２７が形成されている。
【００２２】
次に工程（Ｓ７）において、第３のマスク層３５を形成する。図６に示すように、フォトレジストからなる第３のマスク層３５は、残存している第２のマスク層３３、および、ソース領域５の上部における凹形状部３４を覆うように形成されている。また第３のマスク層３５は、後述する工程（Ｓ８）において溝部２８（図７参照）となるべき領域である注入領域２７の上部における凹形状部３４は覆わないように形成されている。
【００２３】
次に工程（Ｓ８）において、溝部２８を形成する。前工程（Ｓ７）において形成された第３のマスク層３５をマスクとして、第２導電型層２４を部分的に除去することにより、第１導電型層２２まで到達するように、溝部２８は形成される。つまり溝部２８の底面は、第１導電型層２２内にある。たとえばドライエッチングによって、溝部２８を形成することができる。続いて工程（Ｓ９）において、第２のマスク層３３および第３のマスク層３５が選択的に除去される。そして、図７に示すように、第２導電型層２４が部分的に除去され第１導電型層２２に到達する溝部２８が形成されており、溝部２８が形成されていない第２導電型層２４の表面は第１のマスク層３２で覆われている構成となる。
【００２４】
次に工程（Ｓ１０）において、溝部２８の底面からエピタキシャル成長させることによって、溝部２８にｎ型のエピタキシャル成長層２３を選択的に充填する。このとき、第１のマスク層３２は、図７に示すように、溝部２８が形成されていない第２導電型層２４の表面を覆うような形状となっている。この第１のマスク層３２をマスクとして、溝部２８にエピタキシャル成長層２３を選択的に形成することができる。続いて、第１のマスク層３２がＴａＣの場合、ＴａＣが残存していると後述する熱酸化膜３６を形成することができないので、たとえばフッ硝酸により第１のマスク層３２は除去される。そして、図８に示す、エピタキシャル成長層２３が形成され、第１のマスク層３２が除去された構成となる。
【００２５】
次に工程（Ｓ１１）において、後処理として電極などの形成を行なう。図９に示すように、第２導電型層２４およびエピタキシャル成長層２３の上に、絶縁膜としての熱酸化膜３６を形成する。なお、ＣＶＤ（Chemical Vapor deposition）により絶縁膜が形成されてもよい。続いて図１０に示すように、ソース領域５およびコンタクト領域６上の熱酸化膜３６を、レジスト膜をマスクとして用いたエッチングなどによって除去し、熱酸化膜３６を除去した後にソース電極１３を形成する。また、基板２１の下側に、ドレイン電極１４を形成する。ソース電極１３およびドレイン電極１４の形成方法としては、任意の方法を用いることができる。続いて図１１に示すように、熱酸化膜３６からその一部が除去された後に残存するゲート酸化膜１６上に、ゲート電極１１が形成される。上記の各電極は、アルミニウムなどの金属によって形成することができる。その後、ダイシングなどにより切断されることによって、単個の炭化珪素半導体装置が完成する。
【００２６】
以上説明した炭化珪素半導体装置の製造方法により、図１２に示す炭化珪素半導体装置としてのＭＯＳＦＥＴ１００が製造される。図１２に示すように、ＭＯＳＦＥＴ１００は、ＳｉＣからなるｎ型の基板１と、基板１上に形成されたｎ型のドリフト領域２と、ドリフト領域２上に形成されたｎ型のＪＦＥＴ領域３およびｐ型のｐボディ領域４と、ｐボディ領域４内に不純物が注入されて形成されたｎ型のソース領域５およびｐ型のコンタクト領域６とを備える。また、ＭＯＳＦＥＴ１００は、上側にゲート電極１１と、ゲート電極１１とは電気的に絶縁されているソース電極１３を備え、下側にドレイン電極１４を備える。
【００２７】
この発明の製造方法によって製造されたＭＯＳＦＥＴ１００では、ｐボディ領域４がイオン注入ではなくエピタキシャル成長により形成されているので、従来のようにイオン注入時にｐボディ領域４の結晶性が低下する不具合が発生することはない。つまり結晶性が良好なため、キャリアに対する散乱が生じにくく、チャネル移動度の低下が少ない。また、ｐボディ領域４とＪＦＥＴ領域３との境界画定のためにセルフアラインが用いられているので、図１２に示すチャネル長Ｌｃｈ（ソース領域５とＪＦＥＴ領域３との間の、ｐボディ領域４内における電子が移動する経路の長さ）を短くすることができる。そのため、ＭＯＳＦＥＴ１００のオン抵抗に大きく影響する、ｐボディ領域４を電子が移動するときに生じる抵抗値（チャネル抵抗）を低減することができる。したがって、ＭＯＳＦＥＴ１００のオン抵抗を低減することができる。
【実施例】
【００２８】
以下、この発明の実施例について説明する。この発明の炭化珪素半導体装置の製造方法によってＭＯＳＦＥＴの試験体（実施例）を作製し、オン抵抗値を明らかにする実験を行なった。また比較例として、ｐボディ領域４をイオン注入で形成しセルフアラインを用いない従来の製造方法によって、上述した実施例と同じ構成を有する試験体（比較例）を作製し、オン抵抗値を計測した。
【００２９】
図１３は、試験体としてのＭＯＳＦＥＴの一部を示す模式図である。図１３に示した試験体としてのＭＯＳＦＥＴは、基本的には図１２と同様の構造を備えるが、図１２におけるコンタクト領域６が形成されていない点が異なる。本実施例および比較例の試験体では、基板１の比抵抗は０．０２Ωｃｍ、ドリフト領域２の不純物濃度６×１０１５ｃｍ−３、ＪＦＥＴ領域３の不純物濃度はドリフト領域２と同じ６×１０１５ｃｍ−３となるように、試験体を作製した。また、図１３に示すように、ドリフト領域２の膜厚８μｍ、ｐボディ領域４およびＪＦＥＴ領域３の膜厚０．８μｍとし、ｐボディ領域４上のソース電極１３の寸法１μｍ、ソース領域５上のソース電極１３の寸法２μｍとし、ソース領域５上のゲート酸化膜１６の長さ０．５μｍとなるように、試験体を作成した。
【００３０】
このとき、比較例では、チャネル抵抗の逆数として表されるチャネル移動度１０ｃｍ２／Ｖｓ、チャネル長（Ｌｃｈ）３μｍであって、特性オン抵抗は２５ｍΩｃｍ２であった。これに対し、本実施例では、チャネル移動度１５ｃｍ２／Ｖｓ、チャネル長（Ｌｃｈ）０．５μｍであって、特性オン抵抗は３ｍΩｃｍ２であった。
【００３１】
つまり、本実施例では、ｐボディ領域４がイオン注入ではなくエピタキシャル成長により形成されているためにチャネル移動度が増加しており、セルフアラインを用いたためにチャネル長が小さくなっていた。その結果、特性オン抵抗の値が大幅に低減していた。したがって、この発明の炭化珪素半導体装置の製造方法によって、従来の製造方法と比較してオン抵抗の低減が可能な炭化珪素半導体装置を提供できることが確認された。
【００３２】
今回開示された実施の形態および実施例はすべての点で例示であって、制限的なものではないと考えられるべきである。この発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【００３３】
【図１】この発明の炭化珪素半導体装置の製造方法の概略を示す流れ図である。
【図２】基板上に第１導電型層と第２導電型層とが積層された構造を示す模式図である。
【図３】コンタクト領域が形成された状態を示す模式図である。
【図４】第１および第２のマスク層が形成された状態を示す模式図である。
【図５】凹形状部が形成され、第２導電型層の内部に不純物が注入された状態を示す模式図である。
【図６】第３のマスク層が形成された状態を示す模式図である。
【図７】溝部が形成された状態を示す模式図である。
【図８】エピタキシャル成長層が形成され、第１のマスク層が除去された状態を示す模式図である。
【図９】熱酸化膜が形成された状態を示す模式図である。
【図１０】ソース電極とドレイン電極とが形成された状態を示す模式図である。
【図１１】ゲート電極が形成された状態を示す模式図である。
【図１２】炭化珪素半導体装置の構成を示す断面模式図である。
【図１３】試験体としてのＭＯＳＦＥＴの一部を示す模式図である。
【図１４】エッチングストッパー層が形成された状態を示す模式図である。
【符号の説明】
【００３４】
１  基板、２  ドリフト領域、３  ＪＦＥＴ領域、４  ｐボディ領域、５  ソース領域、６  コンタクト領域、１１  ゲート電極、１３  ソース電極、１４  ドレイン電極、１６  ゲート酸化膜、２１  基板、２２  第１導電型層、２３  エピタキシャル成長層、２４  第２導電型層、２７  注入領域、２８  溝部、３２  第１のマスク層、３３  第２のマスク層、３４  凹形状部、３５  第３のマスク層、３６  熱酸化膜、４１  エッチングストッパー層、１００  ＭＯＳＦＥＴ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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