(57)【要約】【課題】各種電子素子の統合が容易な新しい構造の統合型パッケージを提供する。【解決手段】ウェハを単位システム別に切断した基板と、該基板の上面に熱放出プレートを媒介して実装する一つ以上の第１電子素子と、上記基板の上面に順次に形成する複数の層間絶縁膜と、上記基板の層間絶縁膜の間または内部に埋設する一つ以上の第２電子素子を含むシステムインパッケージを提供する。上記基板の下面には、ヒートシンクを追加して付着することができ、その場合、上記基板上面の熱放出プレートと上記ヒートシンクを連結するヒートパイプからなる熱伝導パスを形成する。ウェハレベルで各種素子を埋設することで、微細ピッチに対応してより集積された半導体装置を具現することができる。また、多段階熱放出構造によって高速動作及び高発熱素子の熱放出を最大化し、素子の動作もさらに安定化することができる。【選択図】図２２
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【特許請求の範囲】
【請求項１】
ウェハを単位システム別に切断した基板と、
該基板の上面に熱放出プレートを媒介して実装する一つ以上の第１電子素子と、
前記基板の上面に順次に形成する複数の層間絶縁膜と、
前記基板の層間絶縁膜の間または内部に埋設する一つ以上の第２電子素子を含む、ことを特徴とするシステムインパッケージ。
【請求項２】
前記基板の下面にはヒートシンクが付着する、請求項１に記載のシステムインパッケージ。
【請求項３】
前記基板の上面の熱放出プレートと前記ヒートシンクを連結するヒートパイプが、基板を貫いて形成する、ことを特徴とする請求項２に記載のシステムインパッケージ。
【請求項４】
前記第１電子素子が、ＣＰＵ、ＭＣＵ、ＡＰ、ＢＢＰなどの高速動作及び高発熱素子である、ことを特徴とする請求項１に記載のシステムインパッケージ。
【請求項５】
前記層間絶縁膜の間または内部に内蔵する受動素子をさらに含む、ことを特徴とする請求項１に記載のシステムインパッケージ。
【請求項６】
前記受動素子が、集積型受動素子または薄膜型受動素子である、ことを特徴とする請求項５に記載のシステムインパッケージ。
【請求項７】
前記第１電子素子及び第２電子素子の中で少なくとも一つと電気的に連結する再配置導電層を含む、ことを特徴とする請求項１に記載のシステムインパッケージ。
【請求項８】
前記基板の上部に前記第１電子素子及び第２電子素子と電気的に連結するソルダバンプを含む、ことを特徴とする請求項１に記載のシステムインパッケージ。
【請求項９】
前記層間絶縁膜を貫いて第１電子素子または第２電子素子とソルダバンプを電気的に連結する垂直導電層を形成する、ことを特徴とする請求項８に記載のシステムインパッケージ。
【請求項１０】
前記ソルダバンプの下部に、１層以上の下部金属層を形成する、ことを特徴とする請求項８に記載のシステムインパッケージ。
【請求項１１】
前記第１電子素子が、熱放出プレートとダイ接着フイルム（ｄｉｅ  ａｔｔａｃｈ  ｆｉｌｍ）を媒介して接触する、ことを特徴とする請求項１に記載のシステムインパッケージ。
【請求項１２】
前記第１電子素子または第２電子素子が、上面が上向き配置または下向き配置（ｆａｃｅ  ｕｐ／ｄｏｗｎ）方式で実装する、ことを特徴とする請求項１に記載のシステムインパッケージ。
【請求項１３】
前記基板が、Ｓｉ、Ａｌ２Ｏ３、ガラス、金属材質の基板である、ことを特徴とする請求項１に記載のシステムインパッケージ。
【請求項１４】
ウェハを単位システム別に切断した基板と、
該基板の上面に熱放出プレートを媒介して実装する一つ以上の第１電子素子と、
前記基板の上面に順次に形成する複数の層間絶縁膜と、
前記基板の層間絶縁膜の間または内部に埋設する一つ以上の第２電子素子と、
前記第２電子素子と前記熱放出プレートを連結する熱伝導パスとを含む、ことを特徴とするシステムインパッケージ。
【請求項１５】
前記熱伝導パスが、前記層間絶縁膜を垂直に貫くホールに熱伝導性物質を充填し、前記第２電子素子と熱放出プレートを連結する、ことを特徴とする請求項１４に記載のシステムインパッケージ。
【請求項１６】
ウェハレベルの基板に厚さ方向にホールを形成し、該ホールに熱伝導性物質を充填してヒートパイプを形成し、
前記基板の上面に熱放出プレートを配置し、
前記熱放出プレートの上部に第１電子素子を実装し、
前記基板の上部に複数の層間絶縁膜を形成し、
前記層間絶縁膜の間または内部に第２電子素子を埋設し、
前記基板の下面を研削してヒートパイプを露出させ、
前記基板の上部にソルダバンプを形成し、
前記基板の下面にヒートシンクを付着する工程を含む、ことを特徴とするシステムインパッケージ製造方法。
【請求項１７】
前記層間絶縁膜の間または内部に受動素子を埋設する工程をさらに含む、ことを特徴とする請求項１６に記載のシステムインパッケージ製造方法。
【請求項１８】
前記第１電子素子または第２電子素子と電気的に連結するように、前記層間絶縁膜を貫く垂直導電層を形成する工程をさらに含む、ことを特徴とする請求項１６に記載のシステムインパッケージ製造方法。
【請求項１９】
前記第１電子素子または第２電子素子と電気的に連結する再配置導電層を形成する工程をさらに含む、ことを特徴とする請求項１６に記載のシステムインパッケージ製造方法。
【請求項２０】
前記基板をシステム単位で切断する工程をさらに含む、ことを特徴とする請求項１６に記載のシステムインパッケージ製造方法。
【請求項２１】
前記基板に複数のホールを形成して該ホールに導電性物質を充填する工程を含む、ことを特徴とする請求項１６に記載のシステムインパッケージ製造方法。
【請求項２２】
前記第２電子素子の一部分と前記熱放出プレートを連結する熱伝導パスを形成する工程をさらに含む、ことを特徴とする請求項２１に記載のシステムインパッケージ製造方法。
【請求項２３】
ウェハレベルの基板に熱放出プレートを配置し、
該熱放出プレートの上部に第１電子素子を実装し、
前記基板の上部に複数の層間絶縁膜を形成し、
前記層間絶縁膜の間または内部に第２電子素子を埋設し、
前記基板の上部にソルダバンプを形成し、
前記基板を除去し、
前記熱放出プレートの下面にヒートシンクを付着する工程を含む、ことを特徴とするシステムインパッケージ製造方法。
【請求項２４】
前記基板が、硬質ベース基板に柔軟性フイルムを形成する複合構造である、ことを特徴とする請求項２３に記載のシステムインパッケージ製造方法。
【請求項２５】
前記柔軟性フイルムが、離型性を有する薄型フイルムまたは液状で塗布した離型剤である、ことを特徴とする請求項２４に記載のシステムインパッケージ製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、システムインパッケージ（Ｓｙｓｔｅｍ−Ｉｎ−Ｐａｃｋａｇｅ：ＳＩＰ）及びその製造方法に関し、例えば、ウェハレベルの基板を使用して多数の電子素子を埋設または積層した新しい積層型パッケージに関する。
【背景技術】
【０００２】
半導体部品を基板内に集積してシステムサイズを縮小させると同時に、集積度を向上させる技術が持続的に発展しており、多くの回路部品を一つのチップに集積させたシステムオンチップ（ＳｏＣ）が提案されている。しかし、一つのチップの上に様々な回路を多層に重ねるように積み上げるシステムオンチップ方式だけでは回路統合に技術的な限界があり、最近ではシステムインパッケージ（ＳｉＰ）、システムオンパッケージ（ＳｏＰ）、パッケージオンパッケージ（ＰｏＰ）、マルチチップパッケージ（ＭＣＰ）などの多様な積層技術が回路集積の限界を克服するための代案として提示されている。
【０００３】
メモリチップをいくつか集積するＭＣＰ技術の場合には、最近メモリを１６段まで積層して高容量のパッケージを具現したことがある。ＭＣＰがメモリのみを積層するのと比べて、ＳｉＰ、ＳｏＰ、ＰｏＰなどは、メモリとシステム半導体などの非メモリまたはシステム半導体とシステム半導体を一つに統合する。ＳｉＰ、ＳｏＰ、ＰｏＰなどは、多様な機能を有する各層を積み上げたり、左右に連結したりし、ＳｉＰの場合は別個のチップからなる複数の回路を横に連結して一つのパッケージに実装する。
【０００４】
ＭＣＰ、ＳｉＰなどの統合型パッケージに対する研究が、国内外で速い速度で進行されており、携帯型通信器機などの高性能化及び薄型化手段としての先端の統合型パッケージに対する市場の要求が増加している。特に、モバイルホン、ＰＤＡ、ＤＳＣなどの応用製品の小型化、高機能化、スリム化などの市場傾向によって、パッケージ基板及びメインボード内部に受動素子及び能動素子を埋設しようとする試みが活発に行われている。
【０００５】
既存の統合型パッケージは、パッケージ基板またはメインボードなどの基板にレジンなどの絶縁材料を積層（ｌａｍｉｎａｔｉｏｎ）して、そこに素子を埋設するようにホールを形成した後、形成したホールに能動素子や受動素子を埋設して、上部に再び層間絶縁膜を形成する順次的ビルドアップ（ｓｅｑｕｅｎｔｉａｌ  ｂｕｉｌｄ−ｕｐ）方式で埋設型積層構造を完成する。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところで、このような埋設及び順次的ビルドアップ方式のパッケージは、パッケージ基板またはメインボード上で埋設及び積層を遂行するので、微細ピッチに対応して素子サイズを減らすのには限界がある。また、適用することができる微細ピッチの限界のため、内蔵チップの電気的な連結のための再配置（ｒｅｄｉｓｔｒｉｂｕｔｉｏｎ）工程を必須的に付加しなければならないので、工程時間及び製造費用の上昇を招来する。
【０００７】
そればかりではなく、高速動作用半導体素子などを内蔵する場合には、熱放出の解決が深刻な問題として提起され、構造的に対応するのには限界があるため、安定的な素子の動作に対する問題点がある。
【０００８】
したがって、本発明の目的は、各種電子素子の統合が容易な新しい構造の統合型パッケージを提供することにある。
【０００９】
また、本発明の他の目的は、ウェハレベル工程が可能な新しいシステムインパッケージを提供することにある。
【００１０】
本発明のまた他の目的は、熱放出が容易で高速動作時の信号処理が円滑なシステムインパッケージを提供することにある。
【００１１】
その他、本発明の目的及び特徴を、以下の詳細な説明でより具体的に提示する。
【課題を解決するための手段】
【００１２】
本発明は、ウェハを単位システム別に切断した基板と、該基板の上面に熱放出プレートを媒介して実装する一つ以上の第１電子素子と、前記基板の上面に順次に形成する複数の層間絶縁膜と、前記基板の層間絶縁膜の間または内部に埋設する一つ以上の第２電子素子を含むシステムインパッケージを提供する。
【００１３】
前記基板の下面には、ヒートシンクを追加で付着することができ、その場合、前記基板上面の熱放出プレートと前記ヒートシンクを連結するヒートパイプを基板を貫いて形成することが好ましい。前記第１電子素子は、ＣＰＵ、ＭＣＵ、ＡＰ、ＢＢＰなどの高速動作及び高発熱素子を含み、前記第２電子素子としては相対的に熱放出が激しくないＡＳＩＣ、ＬＳＩ素子を含む。
【００１４】
本発明のシステムインパッケージは、前記層間絶縁膜の間または内部に内蔵する受動素子をさらに含むことができ、前記受動素子としては集積型受動素子を埋設したりインダクターまたはキャパシターなどを薄膜形態で形成したりすることができる。また、前記第１電子素子及び第２電子素子の中で少なくとも一つと電気的に連結する再配置導電層を含むことができる。前記層間絶縁膜には、第１電子素子または第２電子素子を電気的に連結する垂直導電層を形成することができる。
【００１５】
前記基板の上部に前記第１電子素子及び第２電子素子と電気的に連結するソルダバンプを形成して外部基板（例えば印刷回路基板）にシステムインパッケージを実装することができる。
【００１６】
また、本発明は、ウェハを単位システム別に切断した基板と、前記基板の上面に熱放出プレートを媒介して実装する一つ以上の第１電子素子と、前記基板の上面に順次に形成する複数の層間絶縁膜と、前記基板の層間絶縁膜の間または内部に埋設する一つ以上の第２電子素子と、該第２電子素子と前記熱放出プレートを連結する熱伝導パスを含むシステムインパッケージを提供する。
【００１７】
本発明は、また、ウェハレベルの基板に熱放出プレートを配置し、該熱放出プレート上部に第１電子素子を実装し、前記基板上部に複数の層間絶縁膜を形成し、前記層間絶縁膜の間または内部に第２電子素子を埋設し、前記基板上部にソルダバンプを形成する工程を含むシステムインパッケージ製造方法を提供する。
【００１８】
また、本発明は、ウェハレベルの基板に熱放出プレートを配置し、該熱放出プレート上部に第１電子素子を実装し、前記基板上部に複数の層間絶縁膜を形成し、前記層間絶縁膜の間または内部に第２電子素子を埋設し、前記基板上部にソルダバンプを形成し、前記基板を除去し、前記熱放出プレート下面にヒートシンクを付着する工程を含むシステムインパッケージ製造方法を提供する。
【００１９】
本発明では、ウェハレベルでシステムを構成する能動素子及び受動素子を埋設することに特徴がある。特に、能動素子の中で高速動作及び高発熱に対する熱放出が求められるＣＰＵ、ＭＣＵ（Ｍｉｃｒｏ  Ｃｏｎｔｒｏｌｌｅｒ  Ｕｎｉｔ）、ＡＰ、ＢＢＰ（Ｂａｓｅ  Ｂａｎｄ  Ｐｒｏｃｅｓｓｏｒ）などの素子は、熱放出プレート上に配置する一方、残りの能動素子及び受動素子は、順次積層方式で埋設する。また、受動素子を埋設する方式はまた、薄膜形態に形成することができ、全体的な素子集積化の自由度が非常に大きいという長所がある。
【発明の効果】
【００２０】
本発明によると、パッケージ基板または印刷回路基板内部に素子を埋設する技術と比較する時、ウェハレベルで各種素子を埋設することにより微細ピッチに対応したより集積した半導体装置の具現することができる。また、多段階熱放出構造によって、高速動作及び高発熱素子の熱放出を最大化することができ、素子の動作もさらに安定化することができる。前記熱放出構造は、単一のヒートシンク、ヒートパイプと連結するヒートシンク、または熱放出プレートとヒートパイプ及びヒートシンクで連結する複合構造などが可能である。
【００２１】
このような複合構造の統合型半導体パッケージは、既存のウェハレベル工程下でなされる下部構造（ｉｎｆｒａｓｔｒｕｃｔｕｒｅ）を利用することができるので、初期設備投資費用を最小化することができる。
【発明を実施するための最良の形態】
【００２２】
図１は、本発明の一実施例によるシステムインパッケージの断面を示す図である。
【００２３】
このシステムインパッケージは、ウェハを単位システム別に切断した基板１００上にマイクロプロセッサなどの複数の能動素子を含んでいる。能動素子は上記基板１００の上面に接合部材を媒介して直接実装することもでき、多層の層間絶縁膜の間に埋設することもできる。
【００２４】
各種能動素子以外にも受動素子を一緒に埋設することが可能で、ウェハレベルの薄膜工程を通じて受動素子を薄膜形態に形成することもできる。埋設したり薄膜形態に形成したりする各種素子の数には制限がない。また、図示しないが、能動素子以外にもメモリなどを一緒に積層することもできる。
【００２５】
上記基板１００の上面には、接合部材３０５、例えばダイ接着フイルム（ｄｉｅ  ａｔｔａｃｈ  ｆｉｌｍ：ＤＡＦ）を媒介して高速動作及び高発熱電子素子２１０を実装している。上記電子素子２１０は、集積型半導体素子が該当し、具体的にはマイクロプロセッサなどを含む。上記電子素子２１０の下面には、熱放出プレート３１０を挿入しており、能動素子２１０動作時に発生する高熱を迅速に外部に放出する。
【００２６】
上記基板１００には、基板を厚さ方向に貫いて内部に熱伝導性に優れた金属または合金物質で充填したヒートパイプ３２０を形成している。したがって、上記熱放出プレート３１０を通じて伝達する熱が、ヒートパイプ３２０を通じて外部に迅速に伝達される。
【００２７】
また、上記基板１００下面には、ヒートシンク３３０を追加して接合し、熱放出プレート３１０から基板１００内部のヒートパイプ３２０を経てヒートシンク３３０に至る熱伝導パスが、上記電子素子２１０から放出される熱を効果的に発散させる。
【００２８】
上記基板の上面に順次に複数の層間絶縁膜１１０ａ、１１０ｂ、１１０ｃ、１１０ｄ、１１０ｅ、１１０ｆ、１１０ｇを形成して、この層間絶縁膜の間または内部には、複数の電子素子２２０ａ、２２０ｂ、２２０ｃを埋設している。埋設した電子素子２２０ａ、２２０ｂ、２２０ｃは、前述した基板上面に実装した電子素子２１０より相対的に熱放出が激しくない集積型半導体素子などを含むことができる。
【００２９】
また、本発明のシステムインパッケージは、上記層間絶縁膜の間または内部に受動素子をさらに含むことができる。その受動素子として、絶縁膜に集積型受動素子を埋設したりインダクターまたはキャパシターなどを薄膜形態２３０で形成したりすることができる。
【００３０】
本発明によるシステムインパッケージは、上記実装した電子素子２１０、埋設した電子素子２２０ａ、２２０ｂ、２２０ｃなどの電気的な連結のために、ボンディングパッドと電気的配線以外にも、相異した位置に配置する二つのボンディングパッド（または電極端子）を電気的に連結する再配置導電層１３０ａ、１３０ｂを含むことができる。この再配置導電層１３０ａ、１３０ｂは、電子素子の電極端子間を電気的に連結することもでき、電子素子を外部に露出する電極端子に至るまで電気的に連結することもできる。また、上記層間絶縁膜には、電子素子相互間あるいは外部に露出する電極端子に電気的に連結するために、垂直導電層１２０を形成することができる。この垂直導電層１２０は、積層した複数の絶縁膜を貫くホールを形成して、そのホールに導電性物質を充填して形成することができる。
【００３１】
本発明によるシステムインパッケージは、最上部に外部に露出する電極端子として一つ以上のソルダバンプ４００をさらに含む。このソルダバンプ４００は、下部に電気的な特性を向上させて接着力及び耐酸化性を増進させるために、下部金属層４１０をさらに形成することができる。上記ソルダバンプ４００は、システムインパッケージ内部の各種電子素子が、外部基板（例えば印刷回路基板）に電気的に連結する実装手段になるだけではなく、他のシステムインパッケージとの積層のための媒介部の役割も果たす。したがって、本発明によるシステムインパッケージは、他のタイプの積層パッケージと効果的に積層して多層パッケージないし統合型パッケージを構成することができる。
【００３２】
以下では、本発明のシステムインパッケージの製造方法の一例を、例示的に図示する。後述する製造方法は、理解を助けるためだけのものであって、各々の製造工程の手順や順次積層する各レイヤーの種類及び数は、本発明の権利範囲を制限しないことを当業者なら理解することができる。
【００３３】
まず、ウェハ形態の基板１００を準備する（図２）。この基板１００は、通常的な半導体製造工程で使用するシリコン基板などの硬質単結晶基板を含み、それ以外にもウェハレベルの工程の可能なＡｌ２Ｏ３、ガラス、金属材質の他の基板を使用することもできる。また、後述するように、硬質基板表面に柔軟性フイルムをラミネートした後、それを臨時基板に使用して各種電子素子を実装及び埋設した後、最終的に臨時基板を除去して、さらにスリムな形態のシステムインパッケージを製造することもできる。
【００３４】
準備した基板１００に複数のホールを形成して、このホールに熱伝導性物質を充填してヒートパイプ３２０を製造する（図３）。ヒートパイプを形成するためのホールは、基板１００を厚さ方向に貫く貫通ホール（ｔｈｒｏｕｇｈ  ｈｏｌｅ）で形成することもできるが、垂直方向に部分的にだけでホールを形成した後、後続的な後面研磨（ｂａｃｋｇｒｉｎｄｉｎｇ）を通じて基板の厚さを減少させて、ホールの末端が露出するようにすることもできる。
【００３５】
ヒートパイプを形成した基板１００の上面に、熱放出プレート３１０を配置する（図４）。熱放出プレート３１０は、例えば熱伝導性化合物（ｔｈｅｒｍａｌ  ｃｏｎｄｕｃｔｉｖｅ  ｃｏｍｐｏｕｎｄ）、相変化物質（ｐｈａｓｅ  ｃｈａｎｇｅ  ｍａｔｅｒｉａｌ）、ギャップフィラー（ｇａｐ  ｆｉｌｌｅｒ）、熱伝導性テープ（ｔｈｅｒｍａｌ  ｔａｐｅ）などの界面熱伝逹物質（ｔｈｅｒｍａｌ  ｉｎｔｅｒｆａｃｅ  ｍａｔｅｒｉａｌ：ＴＩＭ）を使用することができる。
【００３６】
熱放出プレート３１０及びヒートパイプ３２０によって基板を貫く熱伝導パスを形成した後には、上記熱放出プレート３１０上に放熱を要求する高発熱性電子素子２１０を実装する（図５）。このような高発熱性電子素子２１０は、高速動作が要求されるマイクロプロセッサなどが該当する。高発熱性電子素子２１０の動作時に発生する熱は、熱放出プレート３１０とヒートパイプ３２０を通じて基板下部に排出される。
【００３７】
上記高発熱性電子素子２１０は、基板上部に安着させた後、後続的な絶縁膜形成によって位置を固定することもできるが、接合部材３０５を媒介して熱放出プレート表面に固着させることができる。
【００３８】
高発熱性電子素子２１０を形成した後、絶縁膜１１０ａを局部的に開口部が露出するように基板上部に形成した後、開口部を通じて導電性パターン１３０ａを形成する（図６）。
【００３９】
上記絶縁膜１１０ａ及び後述するその他の層間絶縁膜は、薄膜工程によって形成する誘電層であることも可能で、高分子系列のレジン層も使用することができる。
【００４０】
後続的な電子素子の配置は、順次的ビルドアップ方式によって形成することができる。また他の絶縁膜１１０ｂを形成して上記導電性パターン１３０ａをカバーした後（図７）、また他の電子素子２２０ａを上記絶縁膜１１０ｂ上面に配置する（図８）。その場合、図９の断面図に図示したように絶縁膜を厚く形成した後、所定の深さで埋設する領域を形成して、上記電子素子２２０ａを埋設することもできる。埋設する電子素子は、能動素子または集積型受動素子であればよい。
【００４１】
上記電子素子２２０ａの埋設とともに薄膜工程によって受動素子２３０を形成することができる。このような受動素子としては、インダクターやキャパシターなどが該当し、形成位置や部品の数は特別に制限する必要はない。
【００４２】
電子素子の埋設または薄膜型受動素子の形成過程中には、絶縁膜１１０ｃを部分的に蝕刻して局所的に露出させた後、垂直導電層１２０や電極端子、電極間配線などを形成することができる（図１０）。
【００４３】
順次積層方式で実装ないし埋設する電子素子は、図１１に図示したように、上面が上向き配置（ｆａｃｅ  ｕｐ）２１０ｃ方式で埋設したり、または下向き配置（ｆａｃｅ  ｄｏｗｎ）２１０ｂ方式で埋設したりすることもできる。
【００４４】
埋設した電子素子の上面には、層間絶縁膜１１０ｄを形成して電気的に絶縁させる（図１２）。
【００４５】
埋設した電子素子間の電気的連結のために垂直導電層１２０を形成して（図１３）、電子素子と外部回路との電気的連結のために、再び絶縁膜１１０ｅを形成して（図１４）、絶縁膜の上に導電性パターン１２５を形成する（図１５）。また、多層の層間絶縁膜を垂直に貫く垂直導電層を形成する。
【００４６】
電子素子の電極端子から他の位置に延長して形成する導電性パターン（あるいは再配置導電層）や、垂直導電層は、特別に工程の手順に関係なく適切な工程で所望するだけ形成することができる。したがって、後続的に絶縁膜１１０ｆをさらに形成して（図１６）、一部露出している導電層を電気的に連結する再配置導電層１３０ｂを追加して形成することができる（図１７）。再配置導電層は、特に埋設した電子素子の位置に関係なく均一な間隔でソルダバンプを配置させるのに有利である。
【００４７】
埋設した電子素子が外部と電気的に連結するように、絶縁膜１１０ｇ表面に露出する電極端子及びソルダバンプ形成領域の下部金属層４１０を形成した後（図１８）、基板の下面を研削して基板厚さを減少させるのと同時に基板を貫いて形成するヒートパイプ３２０を基板下部表面に露出させる（図１９）。
【００４８】
次に、下部金属層上面にソルダバンプ４００を形成して（図２０）、基板の下面にはヒートシンク３３０を付着する。
【００４９】
前述した製造工程で基板の研削、ソルダバンプの形成、ヒートシンクの付着などは、特別にその形成手順を限定しないので、パッケージ製造工程環境によって、これと異なる手順で形成することができる。
【００５０】
一方、ソルダバンプ以外に他の導電性連結手段（例えば、導電性ワイヤ）をパッケージ上部に形成することもできる。また、図示してないが、埋設する電子素子としてメモリを含むことができ、メモリをパッケージ内部ではないパッケージ上部に埋設した電子素子と垂直的に配置することもでき、複数のメモリを水平的に配置することもできる。
【００５１】
本発明によるシステムインパッケージは、ウェハレベルで薄膜工程などを利用して製造することができ、最終的に工程の完了したウェハは、図２２に図示したようにウェハ１００’を個別システム（または個別パッケージ）単位に切断して応用製品に使用することができる。
【００５２】
本発明によるシステムインパッケージは、基板を除去してさらに薄型化してスリムな統合型パッケージを具現することができる。
【００５３】
図２３を参照すると、硬質基板１００’表面に薄い柔軟性フイルム１０１をラミネートしてパッケージ形成のための臨時基板として使用することができる。上記柔軟性フイルムは、離型性を有した薄型フイルムまたは液状で塗布した離型剤などを使用することができる。
【００５４】
硬質ベース基板に柔軟性フイルムを形成している複合構造の基板を使用しても、図２４に図示したように各種電子素子を実装及び埋設することができる。電子素子の積層及び埋設、ソルダバンプの形成が完成した後には、図２５に図示したように臨時基板を除去する。追加的にパッケージ下面にヒートシンク３３０を付着して熱放出効果を最大化させることができる（図２６）。このように基板を除去したパッケージは、各種電子装置のスリム化に寄与することができ、パッケージの熱放出効率も増進させる。
【００５５】
一方、本発明によるシステムインパッケージは、基板上面の熱放出プレートに実装される電子素子だけではなく、パッケージ内部に埋設される他の電子素子の熱放出も効果的に制御することができる。
【００５６】
図２７を参照すると、ウェハを単位システム別に切断した基板に実装したり、埋設された多数の電子素子中、埋設された電子素子２２０ｃの一部分が、基板上面の熱放出プレートと熱伝導パス３２５によって連結することが見られる。
【００５７】
このような熱伝導パスは、層間絶縁膜を垂直的に貫いて埋設された電子素子と熱放出プレートを連結するホールを形成し、このホールに熱伝導性物質を充填して形成することができる。熱伝導パス３２５によってパッケージ内部に埋設された電子素子が外部に熱を放出することができる。これと類似に、埋設された電子素子の一部分に熱放出プレートを接触させて、この熱放出プレートをまた他の熱伝導パスと連結して外部に熱が効果的に放出するようにすることもできる。
【００５８】
本発明は、一つのパッケージ内にメモリ、論理回路、その他の電気的素子などを集積したシステムインパッケージ（ＳＩＰ）を製造する場合において、ウェハレベルの基板を使用してウェハレベルの工程を利用する。したがって、製造過程で微細ピッチの具現が容易で、軽薄短小の集積型パッケージを提供することができ、全体的なサイズが減ることによりパッケージ内部の電気的配線の長さが減少して、高周波動作時に発生する時間遅延／歪曲を減らすことができる。
【００５９】
以上では、本発明の好ましい実施例を例示的に説明したが、本発明の範囲はこのような特定実施例にのみ限定されるものではなく、本発明は本発明の思想及び特許請求範囲に記載した範疇内で多様な形態に修正、変更、または改善することができる。
【産業上の利用可能性】
【００６０】
本発明によると、高容量、高機能性及び高速動作が可能で軽薄短小のシステムインパッケージ（Ｓｙｓｔｅｍ−ｉｎ−Ｐａｃｋａｇｅ）を具現することができる。パッケージ内には、複数の電子素子、メモリ、各種受動素子をすべて集積させて単一システムを具現することができる。また、ウェハレベルの基板をシステムインパッケージ用基板に使用することで、微細ピッチの具現することができ、薄膜工程を利用して能動素子及び受動素子との配線の長さを減らすことができ、システムの電気的特性を向上することができる。また、統合型パッケージ製造工程を単純化して大量生産に有利でき、受動素子を基板に薄膜形態で形成することができ、軽薄短小の構造に形成することができる。さらに、システムを構成する素子の中で高発熱（高熱放出）素子は、背面にヒートプレート／ヒートパイプ／ヒートシンクなどを構成して、素子及びシステムの劣化現象を防止して窮極的には全体パッケージの寿命を延ばすことができる。
【図面の簡単な説明】
【００６１】
【図１】本発明の一実施例によるシステムインパッケージの一例を示した断面図である。
【図２】本発明の一実施例によるシステムインパッケージの製造工程の一例を示した順序図である。
【図３】本発明の一実施例によるシステムインパッケージの製造工程の一例を示した順序図である。
【図４】本発明の一実施例によるシステムインパッケージの製造工程の一例を示した順序図である。
【図５】本発明の一実施例によるシステムインパッケージの製造工程の一例を示した順序図である。
【図６】本発明の一実施例によるシステムインパッケージの製造工程の一例を示した順序図である。
【図７】本発明の一実施例によるシステムインパッケージの製造工程の一例を示した順序図である。
【図８】本発明の一実施例によるシステムインパッケージの製造工程の一例を示した順序図である。
【図９】本発明の一実施例によるシステムインパッケージの製造工程の一例を示した順序図である。
【図１０】本発明の一実施例によるシステムインパッケージの製造工程の一例を示した順序図である。
【図１１】本発明の一実施例によるシステムインパッケージの製造工程の一例を示した順序図である。
【図１２】本発明の一実施例によるシステムインパッケージの製造工程の一例を示した順序図である。
【図１３】本発明の一実施例によるシステムインパッケージの製造工程の一例を示した順序図である。
【図１４】本発明の一実施例によるシステムインパッケージの製造工程の一例を示した順序図である。
【図１５】本発明の一実施例によるシステムインパッケージの製造工程の一例を示した順序図である。
【図１６】本発明の一実施例によるシステムインパッケージの製造工程の一例を示した順序図である。
【図１７】本発明の一実施例によるシステムインパッケージの製造工程の一例を示した順序図である。
【図１８】本発明の一実施例によるシステムインパッケージの製造工程の一例を示した順序図である。
【図１９】本発明の一実施例によるシステムインパッケージの製造工程の一例を示した順序図である。
【図２０】本発明の一実施例によるシステムインパッケージの製造工程の一例を示した順序図である。
【図２１】本発明の一実施例によるシステムインパッケージの製造工程の一例を示した順序図である。
【図２２】ウェハレベルで製造したシステムインパッケージを示した模式図である。
【図２３】本発明の他の実施例によるシステムインパッケージの製造工程の一例を示した順序図である。
【図２４】本発明の他の実施例によるシステムインパッケージの製造工程の一例を示した順序図である。
【図２５】本発明の他の実施例によるシステムインパッケージの製造工程の一例を示した順序図である。
【図２６】本発明の他の実施例によるシステムインパッケージの製造工程の一例を示した順序図である。
【図２７】本発明の一実施例によるシステムインパッケージの一例を示した断面図である。
【符号の説明】
【００６２】
１００…基板
１２０…垂直導電層
２１０…（高発熱性）電子素子
２３０…薄膜型受動素子
３１０…熱放出プレート
３２０…ヒートパイプ
３３０…ヒートシンク
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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