(57)【要約】      （修正有）【課題】チップ面積の増大を抑制すると共に、メモリセルブロックの動作速度を向上させる不揮発性半導体記憶装置を提供する。【解決手段】不揮発性半導体記憶装置では、ワード線３６が互いに隣り合う２個のメモリセルブロック３４に共有される。２個のメモリセルブロック３４のうち一方を駆動する場合、駆動対象のメモリセルブロック３４がＳＧ高耐圧レベルシフタ４４及びＳＧトランスファーゲート４６により導通状態とされ、互いに隣り合う２個のメモリセルブロックのワード線３６が一対のワード線トランスファーゲート４２によって活性化されても、駆動対象のメモリセルブロック３４のみが駆動される。２個のメモリセルブロック３４は、一対のロウ制御回路１６を共有するため、各メモリセルブロック３４に対して一対のロウ制御回路を設ける構成に比べて、ＳＧトランスファーゲート４６の回路面積分だけロウ制御回路１６の設置面積を小さくできる。【選択図】図４
2008084457.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルを直列に接続してメモリセルブロックを構成し、該メモリセルブロックを複数配置したメモリセルアレイと、
互いに隣り合う前記メモリセルブロックの双方に接続し、該各メモリセルブロック内の複数のメモリセルを前記直列接続方向と交差する方向で接続する複数のワード線と、
所定の前記メモリセルブロックを間に挟んで互いに対向して配置されて前記複数のワード線に接続され、前記複数のワード線に電圧を印加して前記ワード線に接続されたメモリセルブロック内の複数のメモリセルを選択して駆動するための一対の駆動回路と、
前記互いに隣り合うメモリセルブロックのうち駆動対象のメモリセルブロックを導通状態とすることで前記駆動対象のメモリセルブロックを選択するメモリセルブロック選択回路と、
を備えたことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記複数のメモリセルブロックは、各々ソース側セレクトゲート及びドレイン側セレクトゲートを有し、互いに隣り合う前記メモリセルブロック同士の境界部分では、前記ソース側セレクトゲート又は前記ドレイン側セレクトゲートを互いに隣り合うメモリセルブロック同士で共有する、
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記メモリセルブロック選択回路は、前記駆動対象のメモリセルブロックの前記ドレイン側セレクトゲート及び前記ソース側セレクトゲートを駆動させることで前記駆動対象のメモリセルブロックを導通状態とするセレクトゲート駆動回路および、セレクトゲート駆動回路用レベルシフタを有する、
ことを特徴とする請求項１又は請求項２記載の不揮発性半導体記憶装置。
【請求項４】
前記セレクトゲート駆動回路用レベルシフタは、前記複数のメモリセルブロック毎に設けた、
ことを特徴とする請求項３記載の不揮発性半導体記憶装置。
【請求項５】
前記互いに隣り合う２個のメモリセルブロックは、前記一対の駆動回路の間に配置した、
ことを特徴とする請求項１乃至請求項４の何れか１項記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気的に書き換え可能な不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
不揮発性半導体記憶装置の一つとして、電気的に情報の書き換えが可能とされたものが提案されており、その一例が下記特許文献１に開示されている。
【０００３】
このような不揮発性半導体記憶装置の中には、複数のメモリセルブロック（ＮＡＮＤセルブロック）を備えたものがある。各メモリセルブロックは、複数のＮＡＮＤセルを有している。さらに、ＮＡＮＤセルの各々は複数のメモリセルを有しており、これらの複数のメモリセルが直列に接続されてＮＡＮＤセルが構成されている。
【０００４】
このようなメモリセルブロック内の複数のＮＡＮＤセルは、ワード線によって共通接続されている。
【０００５】
また、このような不揮発性半導体記憶装置では、一対のロウデコーダがメモリセルブロックを間に挟んで互いに対向して配置されている。これら一対のロウデコーダは、それぞれワード線に接続されており、これら一対のロウデコーダがワード線に電圧を印加するとワード線が活性化し、この活性化されたワード線に接続されたメモリセルブロックが駆動される。このとき、メモリセルブロックは、これらの一対のロウデコーダの双方から信号が供給されて、メモリセルブロック内の全てのＮＡＮＤセルに信号が到達する。このため、１個のロウデコーダのみから信号が供給される構成の不揮発性半導体記憶装置に比べて、メモリセルブロック内の全てのＮＡＮＤセルに信号が到達するまでの時間が短縮される。これにより、メモリセルブロックの動作速度を向上させている。
【０００６】
しかしながら、このような不揮発性半導体記憶装置では、各メモリセルブロックにつき一対のロウデコーダが設けられているので、チップ面積が増大してしまう。このため、チップ面積の増大を抑制することが好ましい。
【特許文献１】特開２００５−１９０６６５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、チップ面積の増大を抑制すると共に、メモリセルブロックの動作速度を向上させる不揮発性半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の一実施形態によると、複数のメモリセルを直列に接続してメモリセルブロックを構成し、該メモリセルブロックを複数配置したメモリセルアレイと、互いに隣り合う前記メモリセルブロックの双方に接続し、該各メモリセルブロック内の複数のメモリセルを前記直列接続方向と交差する方向で接続する複数のワード線と、所定の前記メモリセルブロックを間に挟んで互いに対向して配置されて前記複数のワード線に接続され、前記複数のワード線に電圧を印加して前記ワード線に接続されたメモリセルブロック内の複数のメモリセルを選択して駆動するための一対の駆動回路と、前記互いに隣り合うメモリセルブロックのうち駆動対象のメモリセルブロックを導通状態とすることで前記駆動対象のメモリセルブロックを選択するメモリセルブロック選択回路と、を備えたことを特徴とする不揮発性半導体記憶装置が提供される。
【発明の効果】
【０００９】
本発明の一実施形態に係る不揮発性半導体記憶装置によれば、チップ面積の増大を抑制すると共に、メモリセルブロックの動作速度を向上させることができる。
【発明を実施するための最良の形態】
【００１０】
(実施形態１)
図１には、本発明の不揮発性半導体記憶装置に係る実施形態１としての不揮発性半導体記憶装置１０の構成の概略が示されている。不揮発性半導体記憶装置１０は、メモリセルアレイ１２、カラム制御回路（カラムデコーダ）１４、ロウ制御回路（ロウデコーダ）１６、ソース線制御回路１８、セルウェル制御回路２０、データ入出力バッファ２２、コマンド・インターフェイス２４、ステートマシン２６、センスアンプ２８、及び選択回路３０を有している。この不揮発性半導体記憶装置１０は、外部Ｉ／Ｏパッド３２とデータ及び制御信号（コマンド）の送受信を行う。
【００１１】
本発明の実施形態１に係る不揮発性半導体記憶装置１０においては、外部Ｉ／Ｏパッド３２から、データ及び制御信号がデータ入出力バッファ２２を通してコマンド・インターフェイス２４及びカラム制御回路１４に入力される。ステートマシン２６は、データ入出力バッファ２２を通してコマンド・インターフェイス２４から入力される制御信号及びデータに基づき、カラム制御回路１４、ロウ制御回路１６、ソース線制御回路１８及びセルウェル制御回路２０を制御する。ステートマシン２６は、上記制御信号に基づき、メモリセルアレイ１２内のメモリセルにアクセスするためのアドレス情報を生成し、そのアドレス情報をカラム制御回路１４及びロウ制御回路１６に対して出力する。また、ステートマシン２６は、上記データをカラム制御回路１４及びロウ制御回路１６に出力する。カラム制御回路１４は、ステートマシン２６から入力されるアドレス情報及びデータに基づき、センスアンプ２８及び選択回路３０を制御し、図７に示されるメモリセルＭＣ（図７では、ＭＣ０〜１５で示されている）をアクティブにし、データの読み出し、書き込み、又は消去を行う。メモリセルアレイ１２の各ビット線（図示省略）に接続されたセンスアンプ２８は、複数のデータ・キャッシュから構成され、ビット線へデータを供給し、またビット線の電位を検出してデータ・キャッシュで保持する。また、カラム制御回路１４によって制御されたセンスアンプ２８によりメモリセルから読み出したデータは、データ入出力バッファ２２を通して外部Ｉ／Ｏパッド３２へ出力される。選択回路３０は、センスアンプ２８を構成する複数のデータ・キャッシュのうち、ビット線に接続するデータ・キャッシュの選択を行う。
【００１２】
図２には、メモリセルアレイ１２とロウ制御回路１６との関係が模式図にて示されている。メモリセルアレイ１２は、複数のメモリセルブロック３４を有している（図２においては、２個のメモリセルブロック３４が示されている）。各メモリセルブロック３４は、複数の図７に示されるＮＡＮＤセルユニット３５を有している。各ＮＡＮＤセルユニット３５は、メモリセルＭＣ０〜１５が直列接続されることで構成されている。各メモリセルブロック３４内は、複数のＮＡＮＤセルユニット３５が直列に接続されることで構成されている。
【００１３】
また、メモリセルブロック３４内では、ＮＡＮＤセルユニット３５が直列に接続されている方向とほぼ直交する方向（ＮＡＮＤセルユニット３５が直列接続された方向と交差する方向）に沿って、複数のメモリセルブロック３４が互いに隣り合って配置されている。
【００１４】
また、ワード線３６は、互いに隣り合う２個のメモリセルブロック３４の双方に接続されており、この結果、ワード線３６はこれら２個の互いに隣り合うメモリセルブロック３４の双方に共有されている。本実施の形態では、図３及び図４において、ブロック（ｉ＋２×ｋ−１）で示されるメモリセルブロック３４と、ブロック（ｉ＋２×ｋ）で示されるメモリセルブロック３４との双方にワード線３６が共有されている（ただし、ｉは所定の整数であり、ｋは１以上の任意の整数(自然数)である）。例えば、ブロック（ｉ＋１）で示されるメモリセルブロック３４と、ブロック（ｉ＋２）で示されるメモリセルブロック３４とでは、ワード線３６が共有されている（ｋ＝１に対応した２個のメモリセルブロック３４の例）。
【００１５】
また、図２に示すように、メモリセルブロック３４の左右両側には、一対のロウ制御回路１６が配置されている。一対のロウ制御回路１６は、複数のメモリセルブロック３４を間に挟んで対向して配置されている。これら一対のロウ制御回路１６は、複数のワード線３６を介在させて互いに接続されている。一対のロウ制御回路１６は、複数のワード線３６のうち所望のワード線３６に電圧を印加することで、選択的にワード線３６を活性化して、このワード線３６に接続されたメモリセルブロック３４内のメモリセルＭＣに対して駆動するための信号を供給する。
【００１６】
図３及び図４に示されるように、各ロウ制御回路１６は、アドレスデコーダ３８を有している。アドレスデコーダ３８は、ステートマシン２６から出力されたアドレス情報に基づいて、メモリセルアレイ１２内のメモリセルにアクセスするためのＲＤＥＣＡＤ信号を生成して出力する。このアドレスデコーダ３８には、ワード線高耐圧レベルシフタ(ＷＬ  ＨＶレベルシフタ)４０が接続されている。なお、ＲＤＥＣＡＤ信号は、メモリセルブロック３４内のブロック(ｉ＋１)、ブロック(ｉ＋２)を同時に選択するためのデコード信号である。
【００１７】
図６に示されるように、ワード線高耐圧レベルシフタ４０は、デプレッション型ＮＭＯＳトランジスタ４８を備えている。デプレッション型ＮＭＯＳトランジスタ４８は、ソース端子がアドレスデコーダ３８に接続され、ドレイン端子が高耐圧デプレッション型ＮＭＯＳトランジスタ５０のソース端子に接続されている。この高耐圧デプレッション型ＮＭＯＳトランジスタ５０のゲート端子は、デプレッション型ＮＭＯＳトランジスタ４８のゲート端子と共にＢＳＴＯＮ端子５２に接続されている。高耐圧デプレッション型ＮＭＯＳトランジスタ５０は、デプレッション型ＮＭＯＳトランジスタ４８と共にＢＳＴＯＮ端子５２から信号（“Ｈ“レベルの信号）を受けると、アドレスデコーダ３８から出力されたＲＤＥＣＡＤ信号を通過させて、このＲＤＥＣＡＤ信号を高耐圧デプレッション型ＮＭＯＳトランジスタ５０のドレイン端子へ伝達可能とする。
【００１８】
また、アドレスデコーダ３８とデプレッション型ＮＭＯＳトランジスタ４８とを結ぶ信号線は、インバータ５４の入力端子にも接続されている。インバータ５４は、アドレスデコーダ３８から出力されたＲＤＥＣＡＤ信号が入力されると、このＲＤＥＣＡＤ信号を反転したＲＤＥＣＡＤｎ信号を出力する。
【００１９】
インバータ５４の出力端子には、高耐圧ＰＭＯＳトランジスタ５６のゲート端子が接続されている。この高耐圧ＰＭＯＳトランジスタ５６のドレイン端子は、前述の高耐圧デプレッション型ＮＭＯＳトランジスタ５０のドレイン端子に接続されており、高耐圧ＰＭＯＳトランジスタ５６のソース端子は、高耐圧デプレッション型ＮＭＯＳトランジスタ５８のソース端子および高耐圧ＰＭＯＳトランジスタ５６の基板端子に接続されている。高耐圧デプレッション型ＮＭＯＳトランジスタ５８のゲート端子は、高耐圧デプレッション型ＮＭＯＳトランジスタ５０のドレイン端子に接続されており、高耐圧デプレッション型ＮＭＯＳトランジスタ５０を通過した前述のＲＤＥＣＡＤ信号に応じて高耐圧デプレッション型ＮＭＯＳトランジスタ５８のソース端子に入力された昇圧電源ＶＰＰ２信号を高耐圧ＰＭＯＳトランジスタ５６のソース端子へと通過させる。
【００２０】
また、高耐圧デプレッション型ＮＭＯＳトランジスタ５０のドレイン端子は、ワード線トランスファーゲート４３のゲート端子に接続されている。ワード線トランスファーゲート４３は、複数（本実施の形態１では、３２個）の高耐圧ＮＭＯＳトランジスタで構成されており、ワード線トランスファーゲート４３のゲート端子は、高耐圧デプレッション型ＮＭＯＳトランジスタ５０のドレイン端子が共通接続されている。さらに、各ワード線トランスファーゲート４３のソース端子には、前述のワード線３６が各々接続されている。ワード線トランスファーゲート４３の各ドレイン端子には、ＣＧ０、ＣＧ１、・・・、ＣＧ３１が接続されている。ＣＧ０、ＣＧ１、・・・ＣＧ３１は、選択メモリセルブロックの各ワード線の電圧を供給する信号線である。図６のワード線高耐圧レベルシフタ４０が選択ブロックの場合(ＲＥＤＣＡＤ信号が“Ｈ”の場合)、ワード線トランスファーゲート４３のゲート端子に“Ｈ”レベルが転送され、高耐圧ＰＭＯＳトランジスタ５６および高耐圧デプレッション型ＮＭＯＳトランジスタ５８がそれぞれ導通し、正帰還増幅によってワード線トランスファーゲート４３のゲート端子にＶＰＰ２の電圧が転送される。図６のワード線高耐圧レベルシフタ４０が非選択ブロックの場合(ＲＥＤＣＡＤ信号が“Ｌ”の場合)、ワード線トランスファーゲート４３のゲート端子に“Ｌ”レベルが転送され、高耐圧ＰＭＯＳトランジスタ５６および高耐圧デプレッション型ＮＭＯＳトランジスタ５８が非導通(カットオフ)状態になり、ワード線トランスファーゲート４３のゲート端子は“Ｌ”レベルになる。このように、ＲＤＥＣＡＤ信号に応じて各ワード線トランスファーゲート４３をオン/オフ制御することで、各ワード線３６を活性化（信号供給状態）させたり、不活性化（信号非供給状態）させたりすることができる。
【００２１】
一方、図４に示されるように、アドレスデコーダ３８とワード線高耐圧レベルシフタ４０とを結ぶ信号線は途中で分岐しており、この分岐した信号線は、図５に示すようなＳＧ高耐圧レベルシフタ(ＳＧ  ＨＶレベルシフタ)４４に接続されている。ＳＧ高耐圧レベルシフタ４４は、ＮＡＮＤ回路６０を備えており、ＮＡＮＤ回路６０の一方の入力端子には、アドレスデコーダ３８から出力される、前述のＲＥＤＣＡＤ信号(図４において、メモリセルブロック３４内のブロック(ｉ＋１)、ブロック(ｉ＋２)を同時に選択する信号)が接続される。また、ＮＡＮＤ回路６０の他方の入力端子には、このＲＤＥＣＡＤ２信号が接続される。ＲＤＥＣＡＤ２信号は、ＲＤＥＣＡＤ信号に対して、左側のロウ制御回路１６では、メモリセルブロック３４内のブロック（ｉ＋２）を特定ためのするアドレス信号線が、右側のロウ制御回路１６では、メモリセルブロック３４内のブロック（ｉ＋１）を特定するためのアドレス信号線である。
【００２２】
さらに、ＮＡＮＤ回路６０の出力端子ＲＤＥＣＡＤｎ２には、ＮＯＴ回路６２が接続されている。ＮＯＴ回路６２は、ＮＡＮＤ回路６０から出力される信号に基づいて、所定のメモリセルブロック３４を選択するためのデコード信号を出力する。ＮＡＮＤ回路６０とＮＯＴ回路６２は、ＲＤＥＣＡＤ信号とＲＤＥＣＡＤ２信号の論理積信号を生成し、図３及び図４において、左側のロウ制御回路１６ではブロック（ｉ＋２）と表記されたメモリセルブロック３４を選択するためのデコード信号を、右側のロウ制御回路１６では、ブロック（ｉ＋１）と表記されたメモリセルブロック３４を選択するためのデコード信号をそれぞれ出力する。
【００２３】
ＮＯＴ回路６２の出力端子には、高耐圧ＮＭＯＳトランジスタ６４のゲート端子が接続されている。この高耐圧ＮＭＯＳトランジスタ６４のソース端子は、接地電位に接続され、ドレイン端子には、高耐圧ＰＭＯＳトランジスタ６６のドレイン端子が接続されており、この高耐圧ＰＭＯＳトランジスタ６６のソース端子は、昇圧電源ＶＰＰに接続されている。また、ＮＡＮＤ回路６０の出力端子ＲＤＥＣＡＤｎ２は、また、高耐圧ＮＭＯＳトランジスタ６８のゲート端子に接続されている。この高耐圧ＮＭＯＳトランジスタ６８のソース端子は、接地電位に接続され、ドレイン端子には、高耐圧ＰＭＯＳトランジスタ７０のドレイン端子が接続されており、この高耐圧ＰＭＯＳトランジスタ７０のソース端子は、昇圧電源ＶＰＰに接続されている。また、高耐圧ＰＭＯＳトランジスタ７０のゲート端子は、前述の高耐圧ＮＭＯＳトランジスタ６４と高耐圧ＰＭＯＳトランジスタ６６との接続部分に接続されている。さらに、高耐圧ＮＭＯＳトランジスタ６８と高耐圧ＰＭＯＳトランジスタ７０との接続部分は、前述の高耐圧ＰＭＯＳトランジスタ６６のゲート端子に接続されている。また、高耐圧ＮＭＯＳトランジスタ６８と高耐圧ＰＭＯＳトランジスタ７０との接続部分は、ＳＧトランスファーゲート７２、７４のゲート端子にも共通接続されている。
【００２４】
高耐圧ＮＭＯＳトランジスタ６４、高耐圧ＰＭＯＳトランジスタ６６、高耐圧ＮＭＯＳトランジスタ６８、及び高耐圧ＰＭＯＳトランジスタ７０は、以上説明したように接続されているので、ＮＯＴ回路６２から出力されたデコード信号が“Ｌ”レベルの場合には、ＳＧトランスファーゲート７２、７４のゲート端子に“Ｌ”レベルを出力し、ＮＯＴ回路６２から出力されたデコード信号が“Ｈ”レベルの場合には、ＳＧトランスファーゲート７２、７４のゲート端子に昇圧電位ＶＰＰを出力する。すなわち、ＮＯＴ回路６２の出力が“Ｌ”(接地電位)/“Ｈ”レベルの場合に、ＳＧトランスファーゲート７２、７４のゲート端子にそれぞれ”Ｌ“/ＶＰＰレベルを出力する、レベルシフト回路を構成している。
【００２５】
ＳＧトランスファーゲート４６は、ドレイン側セレクトゲート線転送トランジスタ７２及びソース側セレクトゲート線転送トランジスタ７４を備えている。これらのドレイン側セレクトゲート線転送トランジスタ７２及びソース側セレクトゲート線転送トランジスタ７４の各ゲート端子は、ＳＧ高耐圧レベルシフタ４４とＳＧトランスファーゲート４６とを結ぶ信号線に共通接続されている。これらのドレイン側セレクトゲート線転送トランジスタ７２及びソース側セレクトゲート線転送トランジスタ７４は、ＳＧ高耐圧レベルシフタ４４から出力される信号に応じて導通／非導通の制御が行われる。
【００２６】
また、ドレイン側セレクトゲート線転送トランジスタ７２のソース端子には、メモリセルブロック３４内のドレイン側セレクトゲート線７６(図４に示すＳＧＤ)が接続されている。ドレイン側セレクトゲート線転送トランジスタ７２のドレイン端子には、選択ブロックのドレイン側セレクトゲート線に電圧を供給する信号線である８６が接続されている。ドレイン側セレクトゲート線７６には、また、高耐圧ＮＭＯＳトランジスタ７８のソース端子が接続されている。この高耐圧ＮＭＯＳトランジスタ７８のドレイン端子には、非選択ブロックのドレイン側セレクトゲート線に電圧を供給する信号線であるＳＧＤＳが接続されている。高耐圧ＮＭＯＳトランジスタ７８のゲート端子は、ＲＤＥＣＡＤｎ２が接続されている。すなわち、図４において、左側のロウ制御回路１６のＳＧトランスファーゲート４６では、高耐圧ＮＭＯＳトランジスタ７８は、図３及び図４においてブロック（ｉ＋２）で示されるメモリセルブロック３４に対応して設けられている。また、図４において、右側のロウ制御回路１６のＳＧトランスファーゲート４６では、高耐圧ＮＭＯＳトランジスタ７８は、図３及び図４においてブロック（ｉ＋１）で示されるメモリセルブロック３４に対応して設けられている。
【００２７】
また、ソース側セレクトゲート線転送トランジスタ７４のソース端子には、メモリセルブロック３４内のソース側セレクトゲート線８２(図４に示すＳＧＳ)が接続されている。ソース側セレクトゲート線転送トランジスタ７４のドレイン端子には、選択ブロックのソース側セレクトゲート線に電圧を供給する信号線である８８が接続されている。ソース側セレクトゲート線８２には、また、高耐圧ＮＭＯＳトランジスタ８４のソース端子が接続されている。この高耐圧ＮＭＯＳトランジスタ８４のドレイン端子には、非選択ブロックのドレイン側セレクトゲート線に電圧を供給する信号線であるＳＧＤＳが接続されている。高耐圧ＮＭＯＳトランジスタ８４のゲート端子は、ＲＤＥＣＡＤｎ２が接続されている。すなわち、図４において、左側のロウ制御回路１６のＳＧトランスファーゲート４６では、高耐圧ＮＭＯＳトランジスタ８４は、図３及び図４においてブロック（ｉ＋２）で示されるメモリセルブロック３４に対応して設けられている。また、図４において、右側のロウ制御回路１６のＳＧトランスファーゲート４６では、高耐圧ＮＭＯＳトランジスタ８４は、図３及び図４においてブロック（ｉ＋１）で示されるメモリセルブロック３４に対応して設けられている。
【００２８】
以上説明したように、ドレイン側セレクトゲート線転送トランジスタ７２、ソース側セレクトゲート線転送トランジスタ７４、ドレイン側セレクトゲート線７６、ソース側セレクトゲート線８２、及び高耐圧ＮＭＯＳトランジスタ７８、８４が接続されているため、例えば、図３及び図４において示されるメモリセルブロック３４のブロック（ｉ＋２）が選択ブロックの場合には、選択ブロックのＳＧＤおよびＳＧＳの電圧供給は、図４に示される左側のロウ制御回路１６のＳＧトランスファーゲート４６が活性化されることで行われる。前述したＳＧ高耐圧レベルシフタ４４のＮＡＮＤ回路６０の他方の入力端子には、ブロック(ｉ＋１)、（ｉ＋２）のうち、（ｉ＋２）を特定するアドレス信号線ＲＤＥＣＡＤ２信号が入力されると共に、高耐圧ＮＭＯＳトランジスタ７８、８４の各ゲート端子にはＲＤＥＣＡＤｎ２信号が入力される。従って、メモリセルブロック３４のブロック（ｉ＋１）の選択ゲートＳＧＤおよびＳＧＳは非選択ブロックとして電圧供給され、ブロック（ｉ＋２）の選択ゲートＳＧＤおよびＳＧＳは選択ブロックとして電圧供給される。
【００２９】
図７には、メモリセルブロック３４を構成する一つのＮＡＮＤセルユニット３５のビット線(ＢＬ)８８に沿った断面が示されている。メモリセルＭＣは、ｎ型シリコン基板或いはｎ型ウェル７６に形成された、ｐ型ウェル７８に形成される。メモリセルＭＣは、隣接するもの同士でソース、ドレイン拡散層８０を共有して、浮遊ゲート８２と制御ゲート８４の積層構造をもって構成される。制御ゲート８４は、図の面の法線方向の複数のメモリセルＭＣに共通するワード線３６にパターニングされる。メモリセルアレイ１２は、層間絶縁膜８６で覆われる。層間絶縁膜８６内部に埋め込まれる、メモリセルブロック３４内のソース側選択ゲート線８２は、一方の選択ゲートトランジスタＳ１（ソース側セレクトゲートトランジスタ）のソース拡散層８０ｂにコンタクトする。層間絶縁膜８６上に形成されるビット線（ＢＬ）８８は、他方の選択ゲートトランジスタＳ２（ドレイン側セレクトゲートトランジスタ）のドレイン拡散層８０ａにコンタクトする。これらのソース線８２及びビット線８８のコンタクトは、隣接するＮＡＮＤセルユニット３５で共有される。
【００３０】
この様に、メモリセルアレイ１２のメモリセルブロック３４では、ＮＡＮＤセルユニット３５内で隣接するメモリセルＭＣが拡散層を共有し、また隣接するＮＡＮＤセルユニット３５が配線コンタクトを共有する。詳細説明は省くが、図７の面の法線方向には、ストライプパターンの素子領域と素子分離領域が交互に配列され、その各素子領域とこれに直交するストライプパターンのワード線３６の各交点にメモリセルＭＣが構成される。
【００３１】
以下、説明の都合上、ブロック（ｉ＋１）で示されるメモリセルブロック３４と、ブロック（ｉ＋２）で示されるメモリセルブロック３４とを例に取り、ブロック（ｉ＋２）で示されるメモリセルブロック３４を駆動させる場合について説明する。
【００３２】
図１に示されるステートマシン２６から制御信号が出力されると、ロウ制御回路１６内のアドレスデコーダ３８からは、この制御信号に基づいたＲＤＥＣＡＤ信号が出力される。次いで、図５に示されるように、このＲＤＥＣＡＤ信号がＳＧ高耐圧レベルシフタ４４内のＮＡＮＤ回路６０の一方の入力端子に入力される。このとき、図４に示される左側のロウ制御回路１６内において、ＮＡＮＤ回路６０の他方の入力端子には、ブロック(ｉ＋１)、（ｉ＋２）のうち、（ｉ＋２）を特定するアドレス信号線ＲＤＥＣＡＤ２信号が入力され、ＮＡＮＤ回路６０の出力端子からは、ＲＤＥＣＡＤ信号とＲＤＥＣＡＤ２信号の否定論理積に応じたＲＤＥＣＡＤｎ２信号が出力される。
【００３３】
次いで、ＮＡＮＤ回路６０の出力端子から出力された上記信号がＮＯＴ回路６２の入力端子に入力されると、ＮＯＴ回路６２からは、図３及び図４においてブロック（ｉ＋２）で示されるメモリセルブロック３４を選択するためのデコード信号が出力される。
【００３４】
次いで、このデコード信号が高耐圧ＮＭＯＳトランジスタ６４のゲート端子に、ＲＤＥＣＡＤｎ２信号が高耐圧ＮＭＯＳトランジスタ６８の各ゲート端子にそれぞれ入力されて、高耐圧ＮＭＯＳトランジスタ６４、高耐圧ＰＭＯＳトランジスタ７０がオン状態となり、この結果、高耐圧ＰＭＯＳトランジスタ７０のドレイン端子には昇圧電圧ＶＰＰが転送されて、高耐圧ＮＭＯＳトランジスタ６８と高耐圧ＰＭＯＳトランジスタ７０との接続部分からは、昇圧電圧ＶＰＰが出力される。
【００３５】
以上のようにして、ＳＧ高耐圧レベルシフタ４４からＳＧトランスファーゲート４６に高電圧の信号が出力される。
【００３６】
次いで、ＳＧ高耐圧レベルシフタ４４から出力された高電圧信号がＳＧトランスファーゲート４６に入力されると、ＳＧトランスファーゲート４６では、ドレイン側セレクトゲート線転送トランジスタ７２及びソース側セレクトゲート線転送トランジスタ７４の双方のゲート端子がオン状態となり、ドレイン側選択ゲート線７６及びソース側選択ゲート線８２には、それぞれドレイン側セレクトゲート線転送トランジスタ７２のドレイン端子、およびソース側セレクトゲート線転送トランジスタ７４のドレイン端子から、選択ブロックのＳＧＤ、ＳＧＳに供給すべき電圧が印加される。このとき、高耐圧ＮＭＯＳトランジスタ７８、８４の各ゲート端子には、上記ＲＤＥＣＡＤｎ２信号(“Ｌ”レベルの信号)が入力される。このため、高耐圧ＮＭＯＳトランジスタ７８、８４は共にカットオフ状態となり、メモリセルブロック３４においてブロック（ｉ＋２）のＳＧＤ、ＳＧＳのみに選択ブロックのＳＧＤ、ＳＧＳ信号が供給される。
【００３７】
以上のようにして、メモリセルブロック３４におけるブロック（ｉ＋２）のＳＧＤ、ＳＧＳが選択ブロックになる。
【００３８】
一方、図６に示されるように、アドレスデコーダ３８からＲＤＥＣＡＤ信号が出力されると、このＲＤＥＣＡＤ信号は、ワード線高耐圧レベルシフタ４０にも入力される。このとき、ワード線高耐圧レベルシフタ４０内のデプレッション型ＮＭＯＳトランジスタ４８及び高耐圧デプレッション型ＮＭＯＳトランジスタ５０は、ＢＳＴＯＮ端子５２から信号（“Ｈ“レベルの信号）を受けると、アドレスデコーダ３８から入力されたＲＤＥＣＡＤ信号をワード線トランスファーゲート４３のゲート端子に転送する。また、インバータ５４は、ＲＤＥＣＡＤ信号を反転したＲＤＥＣＡＤｎ信号を高耐圧ＰＭＯＳトランジスタ５６のゲート端子に出力する。高耐圧ＰＭＯＳトランジスタ５６および高耐圧デプレッション型ＮＭＯＳトランジスタ５８は、ＲＤＥＣＡＤｎ信号の入力により導通状態になり、正帰還増幅によってワード線トランスファーゲート４３のゲート端子がＶＰＰ２の電圧に昇圧される。
【００３９】
次いで、ワード線トランスファーゲート４３は、ワード線高耐圧レベルシフタ４０からゲート端子に入力された電圧に応じて、各ＣＧ０、ＣＧ１、・・・、Ｇ３１を導通／非導通状態に制御される。これにより、図４に示す両側のロウ制御回路から、上記メモリセルブロック３４においてブロック（ｉ＋１）および（ｉ＋２）に接続されるワード線３６を活性化させる。従って、ブロック（ｉ＋１）および（ｉ＋２）の２ブロック分のワード線が活性化されるが、前述の通り、選択ゲート線は、ブロック（ｉ＋２）のみが活性化される。これにより、ブロック（ｉ＋２）で示されるメモリセルブロック３４が選択ブロックとして駆動される。
【００４０】
このとき、ブロック（ｉ＋２）で示されるメモリセルブロック３４は、一対のロウ制御回路１６内のワード線トランスファーゲート４３の双方から信号が供給されて、ブロック（ｉ＋１）および（ｉ＋２）で示されるメモリセルブロック３４内の全てのＮＡＮＤセルユニット３５に信号が到達する。このため、従来の１個のロウデコーダのみによってメモリセルブロック３４が駆動される構成と比べて、前述の如く一対のロウ制御回路１６の双方によって駆動されたメモリセルブロック３４では、全てのＮＡＮＤセルユニット３５が駆動するまでの時間が短縮される。これにより、駆動対象のメモリセルブロック３４の動作速度を向上させることができる。
【００４１】
ここで、上記の各ＣＧ０、ＣＧ１、・・・、ＣＧ３１に接続されているワード線３６は、ブロック（ｉ＋１）で示されるメモリセルブロック３４と、ブロック（ｉ＋２）で示されるメモリセルブロック３４とに共有されている（互いに隣り合う２個のメモリセルブロック３４に共有されている）ので、これらの２個のメモリセルブロック３４は、一対のロウ制御回路１６において、ワードライン高耐圧レベルシフタ４０およびワード線トランスファーゲート４３を共有する。このため、各メモリセルブロック３４に対して一対のロウ制御回路１６を設ける構成（上記従来のロウ制御回路の個数がメモリセルブロック３４の個数の２倍とされる構成）に比べて、ロウ制御回路１６の設置面積（不揮発性半導体記憶装置１０において、全てのロウ制御回路１６を設置するのに要する面積）を小さくすることができる。従って、チップ面積が増大することを抑制できる。
【００４２】
以上説明したように、本発明の一実施形態に係る不揮発性半導体記憶装置１０では、チップ面積の増大を抑制すると共に、メモリセルブロック３４の動作速度を向上させることができる。
【００４３】
(実施形態２)
上記実施形態１では、２個のメモリセルブロックが一対のロウ制御回路を共有する構成の場合を示したが、本実施形態２では、実施形態１の構成に加えて、メモリセルアレイ内の隣接するメモリセルブロック間のソース側選択ゲート線ＳＧＳが共有化されている場合に、ロウ制御回路内のソース側選択ゲート線ＳＧＳの駆動回路を隣接するメモリセルブロックで共有することに特徴がある。
【００４４】
図８は、本実施形態２に係るロウ制御回路の概略構成を示すブロック図である。図８において、不揮発性半導体記憶装置１００は、２つのメモリセルブロック２００、２０１に対して、図中の左右両側にロウ制御回路３００、３１０を配置している。なお、メモリセルブロック２００、２０１は、互いに隣接する境界部分のソース側選択ゲート線ＳＧＳ（０１）を共有している。図中の右側のロウ制御回路３００は、各メモリセルブロック２００、２０１にアクセスするための上記ＲＤＥＣＡＤ信号を生成するアドレスデコーダ３０１と、各メモリセルブロック２００、２０１内のワード線を上記ＲＤＥＣＡＤ信号に応じて選択的に駆動（活性化）するワード線駆動部３０２と、を備える。
【００４５】
また、図中の左側のロウ制御回路３１０は、２個のメモリセルブロック２００、２０１にアクセスするための上記ＲＤＥＣＡＤ信号を生成するアドレスデコーダ３１１、３１２と、各アドレスデコーダ３１１、３１２から各々入力される上記ＲＤＥＣＡＤ信号に応じてメモリセルブロック２００、２０１毎に内部のドレイン側選択ゲート線ＳＧＤを駆動するＳＧＤ駆動信号を生成するＳＧＤ駆動部３１３、３１４と、各アドレスデコーダ３１１、３１２から各々入力される上記ＲＤＥＣＡＤ信号に応じて各メモリセルブロック２００、２０１内のソース側選択ゲート線ＳＧＳを駆動するＳＧＳ駆動信号を生成するＳＧＳ駆動部３１５とともに、各メモリセルブロック２００、２０１内のワード線を選択的に駆動（活性化）するワード線駆動部を内蔵するワード線、ＳＧＳ駆動部３１６を備える。
【００４６】
図１０に、ワード線、ＳＧＳ駆動部３１６の具体的な回路図を示す。図５および図６と同じ回路に関しては、同じ番号を与えている。図１０に示す回路と、図６に示す回路との違いは、ワード線トランスファーゲート４３のゲート端子に加え、ソース線側選択ゲート転送トランジスタのゲート端子もまた共通接続されている点である。ソース線側選択ゲート線の共有単位は、ワード線の共有単位と同じであるため、ワード線トランスファーゲート４３のゲート端子と、ソース線側選択ゲート転送トランジスタのゲート端子は、ワード線高耐圧レベルシフタ４０の出力で共有化できる。
【００４７】
図１１に、ＳＧＤ駆動部３１３、３１４の具体的な回路図を示す。図５と同じ回路に関しては、同じ番号を与えている。図１１に示す回路と、図５に示す回路との違いは、ソース線側選択ゲート線を駆動する高耐圧ＮＭＯＳトランジスタ７４および８４がない点である。従って、メモリセルブロック２つに対して、ソース線側選択ゲート線ＳＧＳ駆動部３１５を１個削減することができる。
【００４８】
以上のように、本実施の形態２の不揮発性半導体記憶装置１００では、メモリセルブロック２００、２０１が互いに隣接する境界部分に共有するソース側選択ゲート線ＳＧＳ（０１）を駆動するＳＧＳ駆動部３１５を、メモリセルブロック２００、２０１で共有するように構成したため、チップ面積が増大することをより一層抑制できる。
【００４９】
(実施形態３)
本実施形態３では、上記実施形態２の構成に加えて、メモリセルアレイ内の異なる側の隣接するメモリセルブロック間において、それぞれドレイン側選択ゲート線ＳＧＤ及びソース線側選択ゲート線ＳＧＳが共有化されている場合に、ロウ制御回路内のＳＧＤ駆動回路及びＳＧＳ駆動回路を隣接するメモリセルブロックで共有することに特徴がある。
【００５０】
図９は、本実施形態３に係るロウ制御回路の概略構成を示すブロック図である。図９において、不揮発性半導体記憶装置４００は、８つ分のメモリセルブロック５００〜５０７に対して、図中の左右両側にロウ制御回路６００、７００を配置している。なお、メモリセルブロック５００〜５０７は、それぞれ互いに異なる側の隣接するメモリセルブロック境界部分のＳＧＤとＳＧＳを共有している。
【００５１】
図中の右側のロウ制御回路６００は、メモリセルブロック５００〜５０７を２ブロック毎にアクセスするための上記ＲＤＥＣＡＤ信号を生成するアドレスデコーダ６０１〜６０４と、メモリセルブロック５００〜５０７を２ブロック毎にワード線を上記ＲＤＥＣＡＤ信号に応じて選択的に駆動（活性化）するワード線駆動部６０５〜６０８と、を備える。
【００５２】
また、図中の左側のロウ制御回路７００は、メモリセルブロック５００〜５０７をブロック毎にアクセスするための上記ＲＤＥＣＡＤ信号を生成するアドレスデコーダ７０１〜７０８と、アドレスデコーダ７０１から入力される上記ＲＤＥＣＡＤ信号に応じてメモリセルブロック５００内のドレイン線側選択ゲート線ＳＧＤを駆動するＳＧＤ駆動信号を生成するＳＧＤ駆動部７１１と、アドレスデコーダ７０８から入力される上記ＲＤＥＣＡＤ信号に応じてメモリセルブロック５０７内のＳＧＤを駆動するＳＧＤ駆動信号を生成するＳＧＤ駆動部７１２と、各アドレスデコーダ７０２〜７０７から各々入力される上記ＲＤＥＣＡＤ信号に応じてメモリセルブロック５０１〜５０６の隣接する２ブロック毎に内部のＳＧＤを駆動するＳＧＤ駆動信号を生成するＳＧＤ駆動部７１３〜７１５と、各アドレスデコーダ７０１〜７０８から各々入力される上記ＲＤＥＣＡＤ信号に応じてメモリセルブロック５００〜５０７の隣接する２ブロック毎に内部のソース線側選択ゲート線ＳＧＳを駆動するＳＧＳ駆動信号を生成するとともに、各メモリセルブロック５００〜５０７内のワード線を選択的に駆動（活性化）するワード線、ＳＧＳ駆動部７２１〜７２４と、を備える。
【００５３】
メモリセルブロック５００、５０７は、端ブロックであり、通常のメモリセルブロック５０１〜５０６とは、そのメモリセルブロック５０１、５０７へＳＧＤ駆動信号を印加するＳＧＤ駆動部７１１、７１２の回路構成は、他のＳＧＤ駆動部７１３〜７１５とは異なっている。また、ロウ側制御回路７００では、ＳＧＤ駆動部７１１〜７１５とＳＧＳ駆動部７２１〜７２４が、メモリセルブロック５００〜５０７に対して入れ子に共有する構成となっている。このため、図９に示すアドレスでコーダ７０１〜７０８は、隣接するアドレスデコーダ(ｋ-１)、ｋ、および(ｋ＋１)の選択信号(上記ＲＤＥＣＡＤ信号)の論理演算によって、メモリセルブロック(ｋ-１)あるいはメモリセルブロックｋが選択された場合に、活性化する信号と、メモリセルブロックｋあるいはメモリセルブロック(ｋ＋１)が選択された場合に活性化する信号の両方を選択することができる。
【００５４】
以上のように、本実施の形態３の不揮発性半導体記憶装置４００では、メモリセルブロック５００〜５０７が互いに隣接する境界部分に共有するドレイン側選択ゲート線ＳＧＤを駆動するＳＧＤ駆動部７１３〜７１５と、メモリセルブロック５００〜５０７が互いに隣接する境界部分に共有するソース側選択ゲート線ＳＧＳを駆動するＳＧＳ駆動部７２１〜７２４と、を内蔵するロウ側制御回路７００において、メモリセルブロック５００〜５０７に対して入れ子に共有する構成となっているため、チップ面積が増大することをより一層抑制できる。
【００５５】
なお、本発明は、図３、図８および図９に示すようなワード線、ソース線側選択ゲート線およびドレイン側選択ゲート線の共有方法は任意であり、ワード線を隣接ブロックで共有すれば、選択ゲート線の共有方法によらず同様の効果が得られる。また、本発明の実施形態で示した、ワード線駆動部、ＳＧＤ駆動部、ＳＧＳ駆動部、ワード線高耐圧レベルシフタ、およびＳＧ高耐圧レベルシフタの回路構成は一例であり、別の回路構成であっても同様の効果が得られる。
【図面の簡単な説明】
【００５６】
【図１】本発明の実施の形態１に係る不揮発性半導体記憶装置の構成を示す概略図である。
【図２】本発明の実施形態１に係るメモリセルアレイとロウ制御回路との関係を示す模式図である。
【図３】本発明の実施形態１に係るロウ制御回路のレイアウトを説明するための配置図である。
【図４】本発明の実施形態１に係る不揮発性半導体記憶装置の要部を示すブロック図である。
【図５】本発明の実施形態１に係るロウ制御回路の構成を示す回路図である。
【図６】本発明の実施形態１に係るロウ制御回路の構成を示す回路図である。
【図７】本発明の実施形態１に係るメモリセルブロックを構成する一つのＮＡＮＤセルユニットのビット線に沿った断面図である。
【図８】本発明の実施の形態２に係る不揮発性半導体記憶装置の要部構成を示すブロック図である。
【図９】本発明の実施の形態３に係る不揮発性半導体記憶装置の要部構成を示すブロック図である。
【図１０】本発明の実施の形態２に係るワード線、ＳＧＳ駆動部の構成を示す回路図である。
【図１１】本発明の実施の形態２に係るＳＧＤ駆動部の構成を示す回路図である。
【符号の説明】
【００５７】
１０    不揮発性半導体記憶装置
１６    ロウ制御回路（駆動回路）
３４    メモリセルブロック
３５    ＮＡＮＤセルユニット（メモリセルユニット）
３６    ワード線
４４    ＳＧ高耐圧レベルシフタ（メモリセルブロック選択回路、セレクトゲート用レベルシフタ）
４６    ＳＧトランスファーゲート（メモリセルブロック選択回路）
ＭＣ    メモリセル
７２    ドレイン側セレクトゲート線転送トランジスタ
７４    ソース側セレクトゲート線転送トランジスタ
【図１】
2008084457.tif 000003
【図２】
2008084457.tif 000004
【図３】
2008084457.tif 000005
【図４】
2008084457.tif 000006
【図５】
2008084457.tif 000007
【図６】
2008084457.tif 000008
【図７】
2008084457.tif 000009
【図８】
2008084457.tif 000010
【図９】
2008084457.tif 000011
【図１０】
2008084457.tif 000012
【図１１】
2008084457.tif 000013