(57)【要約】【課題】ヒューズ素子等の調整素子を破壊して回路特性の調整を行うに際して、調整素子を破壊する時の効率化を図ると共に、破壊不良が発生した時の歩留り低下も防止できるようにした半導体集積回路の特性調整用回路を提供する。【解決手段】外部より入力される特性制御信号によってその回路特性が調整される半導体集積回路の前記回路特性を調整するために、重み付けが異なる複数の調整素子１０Ａ〜１０Ｄを有し、且つ前記調整素子の内の破壊された調整素子に対応して前記特性制御信号を制御して出力するようにした前記半導体集積回路２の特性調整用回路において、前記回路特性の設定値の付近は前記破壊すべき調整素子の数が少なく、前記設定値から離れるに従って前記破壊すべき調整素子の数が多くなるように前記調整素子を割り当てるようにする。【選択図】図１
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【特許請求の範囲】
【請求項１】
外部より入力される特性制御信号によってその回路特性が調整される半導体集積回路の前記回路特性を調整するために、重み付けが異なる複数の調整素子を有し、且つ前記調整素子の内の破壊された調整素子に対応して前記特性制御信号を制御して出力するようにした前記半導体集積回路の特性調整用回路において、
前記回路特性の設定値の付近は前記破壊すべき調整素子の数が少なく、前記設定値から離れるに従って前記破壊すべき調整素子の数が多くなるように前記調整素子を割り当てるようにしたことを特徴とする半導体集積回路の特性調整用回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路の特性を調整するための特性調整用回路に係り、特に複数のヒューズ素子やアンチヒューズ素子等の調整素子により効率的に半導体集積回路の回路特性の調整を行う半導体集積回路の特性調整用回路に関する。
【背景技術】
【０００２】
一般に、オーディオ装置やオーディオビジュアル装置等にあっては、映像の高精細化や音声の高品位化に伴って、これらの製品装置に使用される半導体集積回路にも高機能や高速性などが求められている。その中でもアナログ回路構成については特に高性能が求められ、無調整でも所望の性能の特性が得られることが求められている。
このような状況下において、回路設計の工夫や改善によって要求性能を実現できる場合もあるが、半導体集積回路の製造工程でのバラツキを吸収できずに、求める特性から僅かにずれた特性となる半導体集積回路も多数存在し、このような場合には、製造が完了した半導体集積回路に対して微調整を行なって要求性能を実現することも多く行なわれている。
【０００３】
このような要求に対応すべく、ヒューズ素子やアンチヒューズ素子のような調整素子を複数個内蔵し、半導体集積回路の出荷検査時に、これらの調整素子を切断、或いは短絡して回路特性を調整し、要求性能を実現してから出荷することも行われている（特許文献１、２）。
【０００４】
ここで例えば半導体集積回路の従来の特性調整用回路について説明する。図４は半導体集積回路の従来の特性調整用回路を示すブロック構成図である。
図４において、半導体集積回路は回路特性の調整対象となっている回路であり、ここでは半導体集積回路の一例としてアナログ回路よりなる可変利得増幅回路２が示されている。この可変利得増幅回路２に入力される入力信号Ｓ１が一定の利得分だけ増幅されて、出力信号Ｓ２となって出力される。この際、この可変利得増幅回路２に特性調整用回路４が並設されており、この特性調整用回路４側から出力される調整信号Ｓｃによって、利得制御を行って一定利得にしている。
【０００５】
上記利得調整回路４は、調整素子入力回路６と、この調整素子入力回路６からのデジタル信号をアナログ信号に変換するＤ／Ａコンバータ８と、上記調整素子入力回路６に接続される複数、図示例では４つの調整素子としてのヒューズ素子１０Ａ、１０Ｂ、１０Ｃ、１０Ｄとにより主に構成されている。
ここで、上記４つのヒューズ素子１０Ａ〜１０Ｄは、２ｎ （ｎは正の整数であり、ここではｎ＝０、１、２、３）で重み付けされて、４ｂｉｔ調整用データとして入力できるようになっている。このヒューズ素子１０Ａ〜１０Ｄは、可変利得増幅回路２の製造後の回路特性の検査時に、その検査結果に応じて選択的に切断（破壊）することによって回路特性を調整する。尚、上記切断は、例えばレーザ光を用いて焼き切ったり、別回路より過電流を流すことにより焼き切ったりすることにより行う。
【０００６】
上記調整素子入力回路６は、対応するヒューズ素子１０Ａ〜１０Ｄの切断の有無（切断か非切断か）を検出する検出回路を内蔵している。この調整素子入力回路６からの出力信号である素子状態信号１２は、上記ヒューズ素子１０Ａ〜１０Ｄの数に対応した数の信号ラインを流れ、各信号ラインがヒューズ素子１０Ａ〜１０Ｄのそれぞれ異なった１つに対応している。
この素子状態信号１２を入力するＤ／Ａコンバータ８は、上記素子状態信号１２を重み付けしたデータとして扱う。例えばヒューズ素子１０Ａは２３ （ＭＳＢ：Ｍｏｓｔ  Ｓｉｇｎｉｆｉｃａｎｔ  Ｂｉｔ）のビットに対応し、ヒューズ素子１０Ｄは２０ （ＬＳＢ：Ｌｅａｓｔ  Ｓｉｇｎｉｆｉｃａｎｔ  Ｂｉｔ）のビットに対応するように関係づけられている。
【０００７】
この場合は、各ヒューズ素子１０Ａ〜１０Ｄの切断／非切断の状態がそのまま２進数の各ｂｉｔの”１”または”０”の状態に対応しており、４ｂｉｔデータの中心値で所定の利得が得られるような設定にして、そこを基点にして利得アップまたは利得ダウンの制御を行なう。例えば、この制御は図５に示すようになる。図５はビット列（コード）と調整利得との従来の関係の一例を示す図である。尚、ビット列（コード）の左側がＭＳＢ、右側がＬＳＢとなる。
【０００８】
尚、ここではＭＳＢは“１”で非切断、それ以外のｂｉｔは“１”で切断になるように、特性調整用回路４の論理設計がなされているものとする。このような論理設計は、単にＭＳＢの論理を反転するだけで良い。
【０００９】
ここで利得の調整のために、利得を＋１、＋２、・・・・などと増加させるときは、ＬＳＢ側から１ｂｉｔずつの変化なのであまり問題はない。すなわち、それぞれ１本のヒューズ素子を切断するだけでよい。しかし、−１にする時はアナログ的には僅かな変化（−１）であるにもかかわらず、デジタル的には全ｂｉｔ（この例では４ｂｉｔ）の変化を伴なっている。すなわち、ヒューズ素子の切断により、この調整を行なうとすると、利得−１の時は４本のヒューズ素子をすべて切断する必要がある。
【００１０】
【特許文献１】特開２００５−１０７６２３号公報
【特許文献２】特開平９−５５４７３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
ところで、半導体集積回路の製造工程における回路特性のバラツキは、設定値の中心値から正規分布的になることが多い。従って、僅かな特性上のバラツキなのに、例えば利得−１の調整のために４本のヒューズ素子を切断しなければならないのは非効率的である、といった問題があった。また、切断するヒューズ素子の本数が多いことによる切断歩留りの低下も問題となる。
【００１２】
上記のような問題は、普通の２進数のデータを用いて連続した特性を制御する場合において、ｂｉｔ数が多数になると、より大きな問題となる。例えば上記した場合よりも１ｂｉｔ増えて全体で５ｂｉｔになった場合には、例えば、”７”から”８”への変化では、”０１１１”が”１０００”になり、”１５”から”１６”への変化では”０１１１１”が”１００００”になる。このような変化では、アナログ的には”１”増加しただけ（或いは”１”減少しただけ）であるにもかかわらず、デジタル的には４ｂｉｔと５ｂｉｔのデータが同時に変化している。つまり、回路特性が良品レベルに近く、アナログ的には僅かな微調整で済むはずの回路特性が、多くのヒューズ素子を切断しなければならず、この結果、切断操作の歩留りによって、回路特性がより悪化して不良品になってしまう危険性を持っている。
【００１３】
そこで、本発明は、上記のような問題点を解消するためになされたものであり、本発明の目的は、ヒューズ素子等の調整素子の割り当てに関して、設定値付近にばらついた回路特性の調整には少ないｂｉｔ数を割り当て、設定値から大きくばらついた回路特性の調整には多くのｂｉｔ数を割り当てるようにし、調整素子を破壊する時の効率化を図ると共に、破壊不良が発生した時の歩留り低下も防止できるようにした半導体集積回路の特性調整用回路を提供することにある。
【課題を解決するための手段】
【００１４】
請求項１に係る発明は、外部より入力される特性制御信号によってその回路特性が調整される半導体集積回路の前記回路特性を調整するために、重み付けが異なる複数の調整素子を有し、且つ前記調整素子の内の破壊された調整素子に対応して前記特性制御信号を制御して出力するようにした前記半導体集積回路の特性調整用回路において、前記回路特性の設定値の付近は前記破壊すべき調整素子の数が少なく、前記設定値から離れるに従って前記破壊すべき調整素子の数が多くなるように前記調整素子を割り当てるようにしたことを特徴とする半導体集積回路の特性調整用回路である。
【発明の効果】
【００１５】
本発明に係る半導体集積回路の特性調整用回路によれば、ヒューズ素子等の調整素子の割り当てに関して、設定値付近にばらついた回路特性の調整には少ないｂｉｔ数を割り当て、設定値から大きくばらついた回路特性の調整には多くのｂｉｔ数を割り当てるようにしたので、調整素子を破壊する時の効率化を図ることができると共に、破壊不良が発生した時の歩留り低下も防止できる。また、結果的に半導体集積回路のコストダウンを図ることができる。
【発明を実施するための最良の形態】
【００１６】
以下に、本発明に係る半導体集積回路の特性調整用回路の好適一実施例を添付図面に基づいて詳述する。
図１は本発明に係る半導体集積回路の特性調整用回路を示すブロック構成図である。図４に示した構成部分と同一構成部分については同一符号を付して説明する。ここでは調整素子としてヒューズ素子を用い、従来例の場合と同様に４本使った場合を例にとって説明する。
【００１７】
図１において、半導体集積回路は回路特性の調整対象となっている回路であり、ここでは半導体集積回路の一例としてアナログ回路よりなる可変利得増幅回路２が示されている。この可変利得増幅回路２に入力される入力信号Ｓ１が一定の利得分だけ増幅されて、出力信号Ｓ２となって出力される。この際、この可変利得増幅回路２に本発明に係る特性調整用回路１６が予め並設、或いは内蔵されており、この特性調整用回路１６側から出力される調整信号Ｓｃによって、利得制御を行って一定利得にしている。
【００１８】
上記利得調整回路１６は、調整素子入力回路６と、この調整素子入力回路６からのデジタル信号を本発明の特徴とする重み付けへ変更するデコードを行うデコーダ１８と、このデコーダ１８から出力されるデジタル信号をアナログ信号に変換するＤ／Ａコンバータ８と、上記調整素子入力回路６に接続される複数、図示例では４つの調整素子としてのヒューズ素子１０Ａ、１０Ｂ、１０Ｃ、１０Ｄとにより主に構成されている。この各ヒューズ素子１０Ａ〜１０Ｄの他端は、例えば共通に接地されている。
【００１９】
ここで、上記４つのヒューズ素子１０Ａ〜１０Ｄは、２ｎ （ｎは正の整数であり、ここではｎ＝０、１、２、３）で重み付けされて、４ｂｉｔ調整用データとして入力できるようになっている。このヒューズ素子１０Ａ〜１０Ｄは、可変利得増幅回路２の製造後の回路特性の検査時に、その検査結果に応じて選択的に切断（破壊）することによって回路特性を調整する。尚、上記切断は、例えばレーザ光を用いて焼き切ったり、別回路より過電流を流すことにより焼き切ったりすることにより行う。
【００２０】
上記調整素子入力回路６は、対応するヒューズ素子１０Ａ〜１０Ｄの切断の有無（切断か非切断か）を検出する検出回路を内蔵している。この調整素子入力回路６からの出力信号である素子状態信号２０は、上記ヒューズ素子１０Ａ〜１０Ｄの数に対応した数の信号ラインを流れ、各信号ラインがヒューズ素子１０Ａ〜１０Ｄのそれぞれ異なった１つに対応している。
【００２１】
この素子状態信号２０を入力するデコーダ１８は、例えば論理素子が組み込まれたＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）よりなり、上記素子状態信号２０に応じて後述するように、回路特性の設定値の付近は破壊すべきヒューズ素子の数が少なく、この設定値から離れるに従って破壊すべきヒューズ素子の数が多くなるように上記各ヒューズ素子１０Ａ〜１０Ｄを割り当てるコードへ変更（デコード）する。
【００２２】
この変更された信号はヒューズ素子数に対応した４ｂｉｔのデコード信号２２として後段へ出力される。このデコード信号２２は、図４中の素子状態信号１２と論理が同じになっており、従って、後段のＤ／Ａコンバータ８の論理の変更は不要である。
このデコード信号２２を入力するＤ／Ａコンバータ８は、上記デコード信号２２を重み付けしたデータとして扱う。例えばヒューズ素子１０Ａは２３ （ＭＳＢ：Ｍｏｓｔ  Ｓｉｇｎｉｆｉｃａｎｔ  Ｂｉｔ）のビットに対応し、ヒューズ素子１０Ｄは２０ （ＬＳＢ：Ｌｅａｓｔ  Ｓｉｇｎｉｆｉｃａｎｔ  Ｂｉｔ）のビットに対応するように関係づけられている。
【００２３】
そして、このＤ／Ａコンバータ８より出力される調整信号Ｓｃによって、可変利得増幅回路２の利得が一定になるように調整し、これにより入力信号Ｓ１が一定利得分だけ増幅されて出力信号Ｓ２として出力されることになる。
【００２４】
ここで本発明で行われる各ヒューズ素子（調整素子入力回路６の出力データ）で表されるコードと調整利得との関係について説明する。図２は本発明で行われる各ヒューズ素子で表されるコードと調整利得との関係を示す図である。本発明では、ヒューズ素子１０Ａ〜１０Ｄに対しては、従来行われていたような連続した２進数のコードを割り当てる代わりに、回路特性が設定値を中心として正規分布的にばらつく半導体集積回路に対して、分布の中心値付近にばらついた回路特性に対する調整には切断数が少なくなるようなコードを割り当て、大きくばらついた回路特性に対する調整には切断数が多くなるようなコードを割り当てるようにし、これにより、ヒューズ素子を切断する時の効率化を図ると共に、切断不良が発生した時の歩留まり低下を防止するようになっている。
【００２５】
ここで、４ｂｉｔの場合に本発明で行われる各ヒューズ素子（調整素子入力回路６の出力データ）で表されるコードとデコーダ（ＲＯＭ）１８により形成されるコードとの関係の一例について説明する。図３は各ヒューズ素子で表されるコード（ビット列）とデコーダにより形成されるコードと調整利得との関係を示す図である。
【００２６】
図３中において、左側のヒューズ素子と右側の利得調整との関係は図２に示した内容と同じである。ここでデコーダ１８の出力と調整利得との関係は図５に示した内容と同じになっている。すなわち、具体的には、図２に示すように、通常の２進数をｂｉｔ”１”の数の少ないものから順に並べ替えて、これを調整の中心値（±０）から＋方向と−方向へ順番に割り当てるようにしている。例えば４本のヒューズ素子で１６の状態を制御する場合には図２に示すような割り当てとなる。
【００２７】
図２に示すように、調整利得が”±０”となる中心値（コード００００）ではヒューズ素子の切断は不要とし、調整利得が”±２”まではヒューズ素子の切断は１本で対応可能とし、調整利得が”±５”まではヒューズ素子の切断は２本で対応可能とし、調整利得が”±７”まではヒューズ素子の切断は３本で対応可能とし、調整利得が”±８”となる最大ばらつきの時にヒューズ素子の切断は４本で対応可能となるようにしている。ここでは”１”のｂｉｔをそれぞれの調整値に応じて切断するものと仮定している。
【００２８】
ここで、上述したようなｂｉｔの割り当ては一例であり、同じ１ｂｉｔ切断同士、２ｂｉｔ切断同士、３ｂｉｔ切断同士で割り当てを入れ換えて使用してもなんら支障はない。例えば、調整利得”−１”と”−２”、”−１”と”＋２”などで４ｂｉｔのデータ（コード）を入れ換えても同じ効果が得られる。さらに、ヒューズ素子の本数も４本に限定するものでないのは前述した通りである。
【００２９】
この様に、回路特性のバラツキの正規分布の中心値から順に少ないｂｉｔを割り当てるように並べ換える組合せは何通りかあり、自由に割り当てられる。このような切断の効率化のためのヒューズ素子１０Ａ〜１０Ｄのデータを、Ｄ／Ａコンバータ８に入力して連続した値として制御するためには、入力する前にデコードする必要がある。これは、前述したような例えば簡単なＲＯＭよりなるデコーダ１８を利用することで容易に実現できる。
【００３０】
前記の４ｂｉｔのデータ（ヒューズ素子の状態）をＲＯＭよりなるデコーダ１８のアドレスとして、これに対応する新たな４ｂｉｔの２進数データ（コード）を読み出せば良い。ヒューズ素子が４本（４ｂｉｔ）なら、１６アドレス分のＲＯＭになり、５本なら３２アドレス分のＲＯＭになる。
中心値を示す００００番地からは、”０〜１５”（１０進数）の中心である”８”が出力され、調整利得が”−１”に相当する０００１番地からは”７”が、調整利得が”＋１”に相当する００１０番地からは”９”がそれぞれ出力される。以下同様にして、前記のヒューズ素子１０Ａ〜１０Ｄの状態に応じた”０〜１５”までの連続した２進数に容易にデコードすることができる。
【００３１】
このように、本発明によれば、複数のヒューズ素子１０Ａ〜１０Ｄを切断して、中心から正規分布的にばらつく回路特性を調整する時に、中心付近にばらついたものから順に少ないヒューズ素子の切断数を割り当てるようにしている。
このため、ヒューズ素子の切断の効率化を図ることができ、また、発生頻度の高いものは切断数が少ないので、切断不良を低減できる。この結果、回路のコストダウンを図ることができるのみならず、信頼性も向上させることができる。
【００３２】
尚、ここでは、Ｄ／Ａコンバータ８として、図４にて説明したＤ／Ａコンバータ８と同じ論理回路を有するものを用いるために、ヒューズ素子により表されるコードを変換するデコーダ１８を途中に介在させるようにしたが、図３に示すヒューズ素子により表されるコードに対応して図３に示す調整利得を直接的に出力できるように組まれた論理回路をＤ／Ａコンバータ８として用いれば、上記デコーダ１８を不用にすることができる。
【００３３】
また、ここでは調整素子としてヒューズ素子を用いた場合を例にとって説明したが、これに限定されず、いわゆる”破壊”することによって導通が生ずるアンチヒューズ素子を用いるようにしてもよい。
更に、ここでは半導体集積回路として可変利得増幅回路２を例にとって説明したが、これに限定されず、本発明は、回路特性の調整を必要とする全ての半導体集積回路に適用することができる。
【図面の簡単な説明】
【００３４】
【図１】本発明に係る半導体集積回路の特性調整用回路を示すブロック構成図である。
【図２】本発明で行われる各ヒューズ素子で表されるコードと調整利得との関係を示す図である。
【図３】各ヒューズ素子で表わされるコード（ビット列）とデコーダにより形成されるコードと調整利得との関係を示す図である。
【図４】半導体集積回路の従来の特性調整用回路を示すブロック構成図である。
【図５】ビット列（コード）と調整利得との従来の関係の一例を示す図である。
【符号の説明】
【００３５】
２…可変利得増幅回路（半導体集積回路）、６…調整素子入力回路、８…Ｄ／Ａコンバータ、１０Ａ〜１０Ｄ…ヒューズ素子（調整素子）、１６…特性調整用回路、１８…デコーダ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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