(57)【要約】【課題】半導体装置の電源配線における各出力ドライバへの電源電圧供給方法、その電源配線の設計方法、およびその半導体装置を提供。【解決手段】半導体装置の電源配線10は、VDD配線12において、配線方向の両端部分で電源と直接接続して電源電位が供給される第１の配線メタル22と、電源と直接接続せずに第１の配線メタル22と接続して電源電圧が供給される第２の配線メタル24とを積層し、第１の配線メタル22と第２の配線メタル24とを接続する配線接続部を出力ドライバ20の位置に拘らず配置して、これらの接続部のうち、一つの接続部26を配線方向の中央部分に配置し、またその他の接続部26および28を両端部分と中央部分との間に配置することにより、接続部間のON抵抗差を極力小さく抑え、各出力ドライバ間の電流誤差を減少し、また電源配線の配線幅を狭くしても性能を維持することができる。【選択図】図１
2008085269.tif 000002
【特許請求の範囲】
【請求項１】
複数の配線メタルが積層された電源電圧配線および接地電圧配線からなる電源配線が配置されて、該電源配線に電源を接続して電源電位を供給するする半導体装置が、前記電源配線における複数の出力ドライバから各部に電源電圧を供給する方法において、該方法は、
前記電源と直接接続して前記電源電位が供給される第１の配線メタルと、前記電源と直接接続せずに第１の配線メタルと接続して前記電源電圧が供給される第２の配線メタルとを有する前記電源電圧配線において、
第１の配線メタルが、その配線方向の両端部で前記電源と直接接続して、前記電源電位を第２の配線メタルへと供給し、
第１の配線メタルと第２の配線メタルとを電気的に接続し、配線方向に関して出力ドライバの位置に拘らず配置される複数の第１の配線接続部であって、そのうちの一つの接続部が第１の配線メタルおよび第２の配線メタルの配線方向の中央部分に配置され、またその他の接続部が前記両端部と前記中央部分との間に配置されて、前記電源電圧を第１の配線メタルから第２の配線メタルに供給し、
第２の配線メタルが、前記複数の第１の配線接続部を介して供給された前記電源電圧を前記複数の出力ドライバへと供給し、
第２の配線メタルと前記複数の出力ドライバとを電気的に接続する複数の第２の配線接続部であって、第２の配線メタルにおいて前記複数の出力ドライバと対応する位置に配置される接続部が、前記電源電圧を第２の配線メタルから前記複数の出力ドライバに供給することを特徴とする電源電圧供給方法。
【請求項２】
請求項１に記載の電源電圧供給方法において、前記複数の第１の配線接続部は、前記電源電圧配線全体の抵抗値に対して無視できるほど十分に小さい抵抗値を有することを特徴とする電源電圧供給方法。
【請求項３】
請求項１に記載の電源電圧供給方法において、前記複数の第１の配線接続部は、前記両端部から配線方向に遠くなるほど、その抵抗値が小さくなるように調整されて配置されることを特徴とする電源電圧供給方法。
【請求項４】
請求項１に記載の電源電圧供給方法において、第１の配線メタルと第２の配線メタルとは、異なる配線層に積層されて形成されることを特徴とする電源電圧供給方法。
【請求項５】
請求項１に記載の電源電圧供給方法において、第１の配線メタルと第２の配線メタルとは、同一配線層で、前記電源電圧配線を２つの系統に分割するように形成されることを特徴とする電源電圧供給方法。
【請求項６】
半導体装置に配置されて、電源に接続されて電源電位が供給され、複数の配線メタルが積層された電源電圧配線および接地電圧配線を有して、複数の出力ドライバから前記半導体装置の各部に電源電圧を給電する電源配線の設計方法において、該方法は、
前記電源と直接接続して前記電源電位が供給される第１の配線メタルと、
前記電源と直接接続せずに第１の配線メタルと接続して前記電源電圧が供給される第２の配線メタルと、
第１の配線メタルと第２の配線メタルとを電気的に接続して、前記電源電圧を第１の配線メタルから第２の配線メタルに供給する複数の第１の配線接続部と、
第２の配線メタルと前記複数の出力ドライバとを電気的に接続して、前記電源電圧を第２の配線メタルから前記複数の出力ドライバに供給する複数の第２の配線接続部とを含む前記電源電圧配線を配置し、
前記複数の第２の配線接続部を、それぞれ、第２の配線メタルにおいて前記複数の出力ドライバと対応する位置に配置し、
前記複数の第１の配線接続部を、配線方向に関して出力ドライバの位置に拘らず配置して、これらのうち、所定の第１の配線接続部を、第１の配線メタルおよび第２の配線メタルの配線方向の中央部分に配置し、その他の所定の第１の配線接続部を、第１の配線メタルおよび第２の配線メタルの配線方向の両端部と前記中央部分との間に配置し、
第１の配線メタルを、前記両端部で前記電源と接続させることを特徴とする設計方法。
【請求項７】
請求項６に記載の設計方法において、前記複数の第１の配線接続部は、前記電源電圧配線全体の抵抗値に対して無視できるほど十分に小さい抵抗値を有することを特徴とする設計方法。
【請求項８】
請求項６に記載の設計方法において、前記複数の第１の配線接続部は、前記両端部から配線方向に遠くなるほど、その抵抗値が小さくなるように調整されて配置することを特徴とする設計方法。
【請求項９】
請求項６に記載の設計方法において、第１の配線メタルと第２の配線メタルとを、異なる配線層に積層されて形成することを特徴とする設計方法。
【請求項１０】
請求項６に記載の設計方法において、第１の配線メタルと第２の配線メタルとを、同一配線層で、前記電源電圧配線を２つの系統に分割するように形成することを特徴とする設計方法。
【請求項１１】
複数の配線メタルが積層された電源電圧配線および接地電圧配線からなる電源配線を配置して、該電源配線に電源を接続して電源電位を供給し、前記電源配線における複数の出力ドライバから各部に電源電圧を給電する半導体装置において、
前記電源電圧配線は、前記電源と直接接続して前記電源電位が供給される第１の配線メタルと、
前記電源と直接接続せずに第１の配線メタルと接続して前記電源電圧が供給される第２の配線メタルと、
第１の配線メタルと第２の配線メタルとを電気的に接続して、前記電源電圧を第１の配線メタルから第２の配線メタルに供給する複数の第１の配線接続部と、
第２の配線メタルと前記複数の出力ドライバとを電気的に接続して、前記電源電圧を第２の配線メタルから前記複数の出力ドライバに供給する複数の第２の配線接続部とを含み、
前記複数の第２の配線接続部は、それぞれ、第２の配線メタルにおいて前記複数の出力ドライバと対応する位置に配置され、
前記複数の第１の配線接続部は、配線方向に関して出力ドライバの位置に拘らず配置され、これらのうち、所定の第１の配線接続部は、第１の配線メタルおよび第２の配線メタルの配線方向の中央部分に配置され、その他の所定の第１の配線接続部は、第１の配線メタルおよび第２の配線メタルの配線方向の両端部と前記中央部分との間に配置され、
第１の配線メタルは、前記両端部で前記電源と接続することを特徴とする半導体装置。
【請求項１２】
請求項１１に記載の半導体装置において、前記複数の第１の配線接続部は、前記電源電圧配線全体の抵抗値に対して無視できるほど十分に小さい抵抗値を有することを特徴とする半導体装置。
【請求項１３】
請求項１１に記載の半導体装置において、前記複数の第１の配線接続部は、前記両端部から配線方向に遠くなるほど、その抵抗値が小さくなるように調整されて配置されることを特徴とする半導体装置。
【請求項１４】
請求項１１に記載の半導体装置において、第１の配線メタルと第２の配線メタルとは、異なる配線層に積層されて形成されることを特徴とする半導体装置。
【請求項１５】
請求項１１に記載の半導体装置において、第１の配線メタルと第２の配線メタルとは、同一配線層で、前記電源電圧配線を２つの系統に分割するように形成されることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置において、電源配線上の各出力ドライバに電源電圧を供給する方法、その電源配線の設計方法、およびその半導体装置に関するものである。
【背景技術】
【０００２】
従来から、半導体集積回路などの半導体装置は、複数のドライバ出力回路と接続可能に構成され、各ドライバ出力回路は電源配線から電源電圧を供給される。各ドライバ出力回路は、トランジスタ素子を含んで形成される出力ドライバでよい。この電源配線は、各出力ドライバの端子間の誤差を抑えて電源電圧を供給する必要があるが、パネルとの結線の都合上、これらの端子のうち、電源配線自身に電源電圧供給できるのは、両端の出力ドライバに係る端子だけである。したがって、電源配線を構成する多層配線メタルを幅広く確保することによって、電源端子から出力ドライバまでの抵抗値を全体的にできるだけ小さくして端子間誤差に対処してきた。
【０００３】
たとえば、電源配線が、２層メタルで形成され、接続可能な出力ドライバの数、すなわちドライバ数が200個であり、各ドライバが100 μmのドライバ幅で等間隔に配置される場合を考慮する。ここでは、電源配線を構成する２つの配線メタルは、同じ値のシート抵抗値を有し、そのシート抵抗値は、電源配線の幅を考慮せずに、長尺方向の長さ１μm当たりｒ Ωであるものとする。これによって、電源配線の抵抗値は、簡略化して計算することができる。
【０００４】
このとき、電源配線がその両端から電源配線自身に電源電圧を供給する場合、電源配線の両端部の抵抗値R1は、ほぼ０である。また、電源配線の一つの配線メタルにおいて、一方の端部から中央部までに、総ドライバ数の半分、すなわち100個のドライバが配置されると、ドライバ幅が100 μmであるので、その長さが10000 μmであり、シート抵抗値が10000ｒ Ωであると分かる。
【０００５】
ここで、一つの配線メタルにおいて、一方の端部から中央部までの抵抗値をA1、また他方の端部から中央部までの抵抗値をA2とすると、この配線メタルの中央部の抵抗値は、（A1×A2）／（A1＋A2）で算出される。ただし、電源配線は、他方の配線メタルにおいても同じ抵抗を有するので、電源配線の中央部の抵抗値R2は、（A1×A2）／（A1＋A2）／2で算出される。これらの抵抗値A1およびA2は、ともに10000ｒ Ωであるので、抵抗値R2は、（10000ｒ×10000ｒ）／（10000ｒ＋10000ｒ）／2＝2500ｒである。
【０００６】
このような電源配線において、ON抵抗の差を１ Ω以下に抑えようとするとき、抵抗値R2が１以下であればよく、すなわちシート抵抗値ｒが1/2500以下であればよい。したがって、シート抵抗値ｒが4.00-4Ω/μm以下になるように、電源配線の幅を確保する必要がある。
【０００７】
また、特許文献１に記載の表示素子用電流出力回路部の制御回路では、複数の分圧抵抗を直列接続して構成されて、制御電圧発生回路部から入力する制御電圧を段階的に変化させる分圧回路部と、制御電圧発生回路部に最近側の制御電圧を入力して第１の電流を出力する第１電流出力回路部と、制御電圧発生回路部から最遠側の制御電圧を入力して第２の電流を出力する第２電流出力回路部と、第１の電流に基づく第１の電圧、および第２の電流に基づく第２の電圧を入力して両電圧の差分を所定倍に増幅した補償電圧を最遠側の制御電圧の出力端子に出力する演算増幅回路部とを備え、これによって、発光表示素子の駆動回路部内の電流出力回路部の数が増加しても、各電流出力回路部から出力される電流値間のばらつきを少なくすることができる。
【特許文献１】特開2004−13053号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、従来の半導体装置では、出力ドライバ数が多く、電源配線長が長い商品である場合、電源配線における両端部分と中央部分とのON抵抗差が大きくなる。このため、電源配線用メタルの幅を広げ、また配線の層数を増やす必要があり、電源配線は、現実にチップ面積のかなりの部分を占めてしまう。
【０００９】
また、電源電圧を供給する電源系統には電気的抵抗があるので、出力ドライバなどの各出力回路に対する特性であって、電源系統の抵抗による電圧降下に起因する特性にばらつきが生じる。
【００１０】
本発明はこのような従来技術の欠点を解消し、半導体装置の電源配線の幅を広げず、かつ多層化せずに、各出力ドライバの端子間のON抵抗差を抑え、また電源系統の抵抗による電圧降下に起因する特性を抑えて、半導体装置にて電源配線の各出力ドライバに電源電圧を供給する方法、その電源配線の設計方法、およびその半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明は上述の課題を解決するために、複数の配線メタルが積層された電源電圧配線および接地電圧配線からなる電源配線が配置されて、この電源配線に電源を接続して電源電位を供給するする半導体装置が、この電源配線における複数の出力ドライバから各部に電源電圧を供給する方法は、この電源と直接接続してこの電源電位が供給される第１の配線メタルと、この電源と直接接続せずに第１の配線メタルと接続してこの電源電圧が供給される第２の配線メタルとを有するこの電源電圧配線において、第１の配線メタルが、その配線方向の両端部でこの電源と直接接続して、この電源電位を第２の配線メタルへと供給し、第１の配線メタルと第２の配線メタルとを電気的に接続し、配線方向に関して出力ドライバの位置に拘らず配置される複数の第１の配線接続部であって、そのうちの一つの接続部が第１の配線メタルおよび第２の配線メタルの配線方向の中央部分に配置され、またその他の接続部がこの両端部とこの中央部分との間に配置されて、この電源電圧を第１の配線メタルから第２の配線メタルに供給し、第２の配線メタルが、これら複数の第１の配線接続部を介して供給されたこの電源電圧をこれら複数の出力ドライバへと供給し、第２の配線メタルとこれら複数の出力ドライバとを電気的に接続する複数の第２の配線接続部であって、第２の配線メタルにおいてこれら複数の出力ドライバと対応する位置に配置される接続部が、この電源電圧を第２の配線メタルからこれら複数の出力ドライバに供給することを特徴とする。
【００１２】
また、半導体装置に配置されて、電源に接続されて電源電位が供給され、複数の配線メタルが積層された電源電圧配線および接地電圧配線を有して、複数の出力ドライバからこの半導体装置の各部に電源電圧を給電する電源配線の設計方法は、この電源と直接接続してこの電源電位が供給される第１の配線メタルと、この電源と直接接続せずに第１の配線メタルと接続してこの電源電圧が供給される第２の配線メタルと、第１の配線メタルと第２の配線メタルとを電気的に接続して、この電源電圧を第１の配線メタルから第２の配線メタルに供給する複数の第１の配線接続部と、第２の配線メタルとこれら複数の出力ドライバとを電気的に接続して、この電源電圧を第２の配線メタルからこれら複数の出力ドライバに供給する複数の第２の配線接続部とを含むこの電源電圧配線を配置し、これら複数の第２の配線接続部を、それぞれ、第２の配線メタルにおいてこれら複数の出力ドライバと対応する位置に配置し、これら複数の第１の配線接続部を、配線方向に関して出力ドライバの位置に拘らず配置して、これらのうち、所定の第１の配線接続部を、第１の配線メタルおよび第２の配線メタルの配線方向の中央部分に配置し、その他の所定の第１の配線接続部を、第１の配線メタルおよび第２の配線メタルの配線方向の両端部とこの中央部分との間に配置し、第１の配線メタルを、この両端部でこの電源と接続させることを特徴とする。
【００１３】
また、複数の配線メタルが積層された電源電圧配線および接地電圧配線からなる電源配線を配置して、この電源配線に電源を接続して電源電位を供給し、この電源配線における複数の出力ドライバから各部に電源電圧を給電する半導体装置において、この電源電圧配線は、この電源と直接接続してこの電源電位が供給される第１の配線メタルと、この電源と直接接続せずに第１の配線メタルと接続してこの電源電圧が供給される第２の配線メタルと、第１の配線メタルと第２の配線メタルとを電気的に接続して、この電源電圧を第１の配線メタルから第２の配線メタルに供給する複数の第１の配線接続部と、第２の配線メタルとこれらの出力ドライバとを電気的に接続して、この電源電圧を第２の配線メタルからこれらの出力ドライバに供給する複数の第２の配線接続部とを含み、これらの複数の第２の配線接続部は、それぞれ、第２の配線メタルにおいてこれらの出力ドライバと対応する位置に配置され、これらの第１の配線接続部は、配線方向に関して出力ドライバの位置に拘らず配置され、これらのうち、所定の第１の配線接続部は、第１の配線メタルおよび第２の配線メタルの配線方向の中央部分に配置され、その他の所定の第１の配線接続部は、第１の配線メタルおよび第２の配線メタルの配線方向の両端部とこの中央部分との間に配置され、第１の配線メタルは、この両端部でこの電源と接続することを特徴とする。
【発明の効果】
【００１４】
本発明の半導体装置によれば、配線方向の両端部分で電源と直接接続して電源電位が供給される第１の配線メタルと、電源と直接接続せずに第１の配線メタルと接続して電源電圧が供給される第２の配線メタルとを積層した電源電圧配線を利用した電源配線を配置し、第１の配線メタルと第２の配線メタルとを接続する複数の配線接続部を出力ドライバの位置に拘らず配置して、これらの接続部のうち、一つの接続部を配線方向の中央部分に配置し、またその他の接続部を両端部分と中央部分との間に配置することにより、接続部間のON抵抗差を極力小さく抑えることができる。
【００１５】
また、これによって、各出力ドライバ間の電流誤差を小さくして、この半導体装置を利用したパネルの表示品質を向上させることができ、また、電源配線の配線幅を狭くしても性能を維持することができる。
【００１６】
さらに、本発明によれば、半導体装置は、第１の配線メタルと第２の配線メタルとを接続する複数の配線接続部を、第１の配線メタルの両端部から配線方向に遠くなるほど、その抵抗値が小さくなるように調整して配置することによって、よりON抵抗差を抑えることができ、また、電源配線の配線幅を狭くしても性能を維持することができる。
【００１７】
また、本発明によれば、半導体装置は、第１の配線メタルと第２の配線メタルとが同一配線層に配置される場合でも、第１の配線メタルと第２の配線メタルとを接続する複数の配線接続部であって上記の特徴を有するものを利用することができ、これにより、各配線層のシート抵抗値がプロセス変動によって誤差を生じた場合でも、最終的な回路である各出力ドライバの能力への影響を最小限に抑えることができる。
【発明を実施するための最良の形態】
【００１８】
次に添付図面を参照して、本発明による半導体装置における電源電圧供給方法を適用した電源配線の実施例を詳細に説明する。たとえば、半導体集積回路などの半導体装置における電源配線10では、図１および図２に示すように、電源電位と接続する電源電圧（VDD）配線12と、接地電位と接続する接地電圧（GND）配線14とが並設され、これらの配線12および14の下に複数の出力ドライバ20が敷設されて構成される。なお、本発明の理解に直接関係のない部分は、図示を省略し、冗長な説明を避ける。
【００１９】
電源配線10は、実際には多数の出力ドライバを含むことができるが、図１および図２では複雑化を避けるため、少数の出力ドライバしか図示しない。
【００２０】
VDD配線12は、図２に示すように、GND配線14と同じ方向に、ほぼ同一の配線長で配線され、配線14との間に所定の隙間を保って並行して配置されるものでよい。
【００２１】
また、このVDD配線12は、導電性の複数の配線メタルが層状に重ねられ、すなわち多層構造で形成されて、各メタル間およびその他の隙間部分に絶縁体を埋めて形成されるものでよい。本実施例の配線12は、図１に示すように、少なくとも第１の配線メタル22と第２の配線メタル24とが、異なる配線層、すなわち２階層に積層されて形成される。
【００２２】
これらの配線メタル22および24は、本実施例では配線方向に延びている比較的広い面を有し、これらの面が対向するように重ねられる。また、配線メタル22および24は、これらの面の短尺方向の幅、すなわち線幅をほぼ同一にして形成される。VDD配線12は、配線メタル22および24の間に所定の隙間を有して、この隙間に絶縁体を埋めておくとよい。
【００２３】
本実施例ではとくに、第１の配線メタル22および配線メタル24のうち、いずれか一方の配線メタルが、その配線方向の両端部で、半導体集積回路に給電する電源と接続して電源電位50が供給され、また他方の配線メタルは、直接電源と接続しないで配置される。
【００２４】
本実施例では、図１に示すように、上層の第１の配線メタル22が電源と接続して電源電位50が供給され、また導電性の複数の配線接続部26、28および30を介して第２の配線メタル24と電気的に接続して、このメタル24は、電源からの電源電圧を間接的に供給される。
【００２５】
配線メタル22および24の間の複数の配線接続部26、28および30は、出力ドライバの位置に拘らず配線方向の所定の位置に配置され、とくに、VDD配線12の配線方向の中央部分には必ず接続部26が設けられる。
【００２６】
複数の接続部28および30は、中央の接続部26に関して対称的に配置されるのが好ましく、各接続部の間隔は、等間隔でも異なる間隔でもよい。
【００２７】
また、配線メタルの中央部分と両端部分との間には、多数の配線接続部が配置されてもよいが、図１では複雑化を避けるため、少数の配線接続部しか図示しない。
【００２８】
また、下層の第２の配線メタル24は、配線方向の所定の位置で導電性の複数の配線接続部32を介してそれぞれ複数の出力ドライバ20と対応して電気的に接続し、第１の配線メタル22からの電源電圧をこれらの出力ドライバ20に供給する。
【００２９】
VDD配線12は、第２の配線メタル24と複数の出力ドライバ20との間に所定の隙間を有して、この隙間に絶縁体を埋めておくとよい。
【００３０】
複数の配線接続部26、28および30、ならびに32は、VDD配線12全体の抵抗値に対して無視できるほど十分に小さい抵抗値を有し、これらの接続部の抵抗値をすべて合わせてもVDD配線12全体の抵抗値に影響しない程度に十分な個数だけ設定される。また、これらの接続部はViaホールなどのコンタクトホールでよい。
【００３１】
複数の出力ドライバ20は、それぞれ、複数の接続部32を介して供給される電源電圧を半導体装置の各部に給電するもので、たとえば有機ELドライバやトランジスタ素子などのドライバセルでよい。
【００３２】
また、複数の出力ドライバ20は、１列に並行して設置され、すなわち配線方向に対して直行する枕木状に並設されて、VDD配線12およびGND配線14の下に敷設される。各出力ドライバは隙間なく敷き詰められてもよく、また各出力ドライバの間に所定の隙間を有してもよい。
【００３３】
次に、これらのViaホール28および30、ならびに中央部分のViaホール26によって第１の配線メタル22と第２の配線メタル24とを接続したときに、VDD配線12に電源電圧を供給した場合に配線メタルの各位置で発生する抵抗の例を以下のように説明する。
【００３４】
電源配線10のVDD配線12では、たとえば図１に示すように、Viaホール28および30は、第１の配線メタル22の両端部、すなわち電源電位位置から中央部分までの距離のｎ％の位置に配置されることがある。
【００３５】
図１および図２では、第１の配線メタル22上に、一方の電源電位位置Ａ、他方の電源電位位置Ｂ、中央部分のViaホール26における位置Ｃ、位置Ａ側のViaホール28における位置Ｄ、および位置Ｂ側のViaホール30における位置Ｅを示している。また、図１では、第２の配線メタル24上に、位置Ａと同じ側の端部の位置ａ、位置Ｂと同じ側の端部の位置ｂ、中央部分のViaホール26における位置ｃ、位置ａ側のViaホール28における位置ｄ、および位置ｂ側のViaホール30における位置ｅを示している。
【００３６】
ここでは、第２の配線メタル24上の位置ｃは、電源電位位置から最も遠いが、各Viaホールの抵抗値が無視できるので、位置ｃにおける抵抗値は、第１の配線メタル22上の位置Ｃと同じとなる。
【００３７】
この実施例における電源配線10は、たとえば、接続可能な出力ドライバの数、すなわちドライバ数が200個であり、各ドライバが100 μmのドライバ幅で等間隔に配置される。また、VDD配線12を構成する２つの配線メタル22および24は、同じ値のシート抵抗値を有し、そのシート抵抗値は、配線幅を考慮せずに、長尺方向の長さ１μm当たりｒ Ωであるものとする。
【００３８】
これによって、図１に示すVDD配線12の各位置間の抵抗値を、簡略化して計算することができ、また各位置における抵抗値を算出することができる。
【００３９】
たとえば、電源配線10では、位置Ａから位置Ｃまでにおいて、総ドライバ数の半分、すなわち100個のドライバが配置され、ドライバ幅が100 μmであるので、位置Ａから位置Ｃまでの長さは10000 μmとなる。ここで、第１の配線メタル22のシート抵抗値ｒ Ω/μmを用いると、位置Ａから位置Ｃまでの抵抗値R(AC)は10000ｒ Ωとなる。同様にして、位置Ｂから位置Ｃまでの抵抗値R(BC)、位置ａから位置ｃまでの抵抗値R(ac)、および位置ｂから位置ｃまでの抵抗値R(bc)も10000ｒ Ωとなる。
【００４０】
このとき、位置Ａから位置Ｄまでの抵抗値R(AD)は、位置Ａから位置Ｃまでの抵抗値R(AC)のｎ％であるので、以下の数式（１）で算出される。
R(AD)≒（ｎ／100）×10000ｒ＝100ｎｒ  ・・・（１）
同様にして、位置Ｂから位置Ｅまでの抵抗値R(BE)、位置ａから位置ｄまでの抵抗値R(ad)、および位置ｂから位置ｅまでの抵抗値R(be)も100ｎｒ Ωとなる。
【００４１】
また、位置Ｄから位置Ｃまでの抵抗値R(DC)は、位置Ａから位置Ｃまでの抵抗値R(AC)の100−ｎ％であるので、以下の数式（２）で算出される。
R(DC)≒｛（100−ｎ）／100｝×10000ｒ＝10000ｒ−100ｎｒ  ・・・（２）
同様にして、位置Ｅから位置Ｃまでの抵抗値R(EC)、位置ｄから位置ｃまでの抵抗値R(dc)、および位置ｅから位置ｃまでの抵抗値R(ec)も10000ｒ−100ｎｒ Ωとなる。
【００４２】
ところで、本実施例において、第２の配線メタル24上の位置ｄにおける抵抗値R(d)は、位置Ａから位置ｄまでの抵抗値R(Ad)と、位置Ｂから位置ｄまでの抵抗値R(Bd)とを用いて、以下の数式（３）で算出される。
R(d)≒｛R(Ad)×R(Bd)｝／｛R(Ad)＋R(Bd)｝  ・・・（３）
ここで、抵抗値R(Ad)は、Viaホール28の抵抗値が無視されるので、抵抗値R(AD)と同じく100ｎｒ Ωとなる。
【００４３】
また、位置Ｂから位置ｄまでの配線が位置Ｅで分岐しているので、抵抗値R(Bd)は、位置Ｂから位置Ｅまでの抵抗値R(BE)と、位置Ｅから位置ｄまでの抵抗値R(Ed)との和により、以下の数式（４）で算出される。
R(Bd)≒R(BE)＋R(Ed)  ・・・（４）
図１に示すように、位置Ｅから位置ｄまでの配線は、第１の配線メタル22を通る経路と、第２の配線メタル24を通る経路とがある。ここでは、各Viaホールの抵抗値が無視されるので、位置Ｅから位置ｄまでの配線は、便宜上、位置Ｅから位置Ｄまでの配線と、位置ｅから位置ｄまでの配線とが並列に接続されるものとする。位置Ｅから位置Ｄまでの抵抗値R(ED)は、位置ｅから位置ｄまでの抵抗値R(ed)と同じであるので、抵抗値R(Ed)は、以下の数式（５）で算出される。
1／R(Ed)＝1／R(ED)＋1／R(ed)＝2／R(ED)  ・・・（５）
ここで、位置Ｅから位置Ｄまでの抵抗値R(ED)は、位置Ｅから位置Ｃまでの抵抗値R(EC)と、位置Ｃから位置Ｄまでの抵抗値R(CD)との和で算出され、抵抗値R(EC)は、抵抗値R(CD)と同じであるので、数式（５）を利用して、抵抗値R(Ed)が以下の数式（６）で算出される。
R(Ed)≒R(ED)／2＝2×R(CD)／2＝10000ｒ−100ｎｒ  ・・・（６）
また、抵抗値R(Ed)は、数式（４）を利用して、以下の数式（７）のように算出される。
R(Bd)≒100ｎｒ＋（10000ｒ−100ｎｒ）＝10000ｒ  ・・・（７）
したがって、位置ｄにおける抵抗値R(d)は、数式（３）を利用して、以下の数式（８）のように算出される。
R(d)≒（100ｎｒ×10000ｒ）／（100ｎｒ＋10000ｒ）
＝10000ｎｒ／（ｎ＋100）  ・・・（８）
また、本実施例において、第２の配線メタル24上の位置ｃにおける抵抗値R(c)は、位置Ａから位置ｃまでの抵抗値R(Ac)と、位置Ｂから位置ｃまでの抵抗値R(Bc)とを用いて、以下の数式（９）で算出される。
R(c)≒｛R(Ac)×R(Bc)｝／｛R(Ac)＋R(Bc)｝  ・・・（９）
位置Ａから位置ｃまでの配線は、位置Ｄで分岐しているので、抵抗値R(Ac)は、位置Ａから位置Ｄまでの抵抗値R(AD)と、位置Ｄから位置ｃまでの抵抗値R(Dc)との和により、以下の数式（１０）で算出される。
R(Ac)≒R(AD)＋R(Dc)  ・・・（１０）
図１に示すように、位置Ｄから位置ｃまでの配線は、第１の配線メタル22を通る経路と、第２の配線メタル24を通る経路とがある。ここでは、各Viaホールの抵抗値が無視されるので、位置Ｄから位置ｃまでの配線は、便宜上、位置Ｄから位置Ｃまでの配線と、位置ｄから位置ｃまでの配線とが並列に接続されるものとする。位置Ｄから位置ｃまでの抵抗値R(DC)は、位置ｄから位置ｃまでの抵抗値R(dc)と同じであるので、抵抗値R(Dc)は、以下の数式（１１）で算出される。
1／R(Dc)＝1／R(DC)＋1／R(dc)＝2／R(DC)  ・・・（１１）
ここで、抵抗値R(Dc)は、数式（１１）を利用して、以下の数式（１２）のように算出される。
R(Dc)≒R(DC)／2＝（10000ｒ−100ｎｒ）／2＝5000ｒ−50ｎｒ  ・・・（１２）
また、抵抗値R(Ac)は、数式（１０）を利用して、以下の数式（１３）のように算出される。
R(Ac)≒100ｎｒ＋（5000ｒ−50ｎｒ）＝50ｎｒ＋5000ｒ  ・・・（１３）
位置Ｂから位置ｃまでの抵抗値R(Bc)は、抵抗値R(Ac)と同じであるので、位置ｃにおける抵抗値R(c)は、数式（９）を利用して、以下の数式（１４）のように算出される。
R(c)≒｛R(Ac)2｝／｛2×R(Ac)｝＝R(Ac)／2＝（50ｎｒ＋5000ｒ）／2
＝25ｎｒ＋2500ｒ  ・・・（１４）
さらに、本実施例において、第２の配線メタル24上の位置ａにおける抵抗値R(a)は、位置Ａから位置ａまでの抵抗値R(Aa)と、位置Ｂから位置ａまでの抵抗値R(Ba)とを用いて算出されるが、位置ｄから位置ａまでの抵抗値R(da)が共通である。したがって、抵抗値R(a)は、位置Ａから位置ｄまでの抵抗値R(Ad)、および位置Ｂから位置ｄまでの抵抗値R(Bd)を用いて得られる位置ｄにおける抵抗値R(d)と、抵抗値R(da)との和により、以下の数式（１５）で算出される。
R(a)≒R(d)＋R(da)＝100ｎｒ＋10000ｎｒ／（ｎ＋100）  ・・・（１５）
本実施例において、VDD配線12における抵抗値を最小にする場合、R(c)＝R(a)であればよく、数式（１４）および（１５）を利用して、以下の数式（１６）が得られ、さらに数式（１７）が得られる。
25ｎｒ＋2500ｒ＝100ｎｒ＋10000ｎｒ／（ｎ＋100）  ・・・（１６）
3ｎ2＋600ｎ−10000＝0  ・・・（１７）
この数式（１７）を解くと、２つの配線メタル22および24を接続する場所ｎは、約15.47％と算出される。また、この数値ｎを用いて、数式（８）、（１４）および（１５）を解くと、抵抗値R(d)≒1340ｒ、およびR(c)＝R(a)≒2887ｒが得られる。
【００４４】
このような電源配線10において、第１の配線メタル22と第２の配線メタル24とを接続する接続部間のON抵抗の差を１ Ω以下に抑えようとするとき、抵抗値R(c)またはR(a)と、抵抗値R(d)との差が１以下であればよく、すなわちシート抵抗値ｒは、以下の数式（１８）のように抑えられる。
ｒ≦1/（2887−1340）＝6.46-4  ・・・（１８）
したがって、シート抵抗値ｒが6.46-4 Ω/μm以下になるように、電源配線10の幅を確保する必要がある。このように、本発明の電源配線10によれば、4.00-4 Ω/μmの配線幅を必要とする従来の電源配線に比べて、配線メタルの幅を約61.9％まで狭くしても同等の性能を維持することができる。
【００４５】
また、本実施例の電源配線10のVDD配線12において、図３および図４に示すように、第１の配線メタル22と第２の配線メタル24とを接続する配線接続部は、所定の抵抗値を有する抵抗素子を用いて構成されてもよい。
【００４６】
VDD配線12では、このような接続抵抗素子が、第１の配線メタル22の両端部、すなわち電源電位位置から遠くなるほど、その抵抗値が小さくなるように調整して配置し、第２の配線メタル24の両端部および中央部分の各位置における抵抗値がほぼ同じ値になるように接続抵抗素子を設定する。したがって、中央部分の接続抵抗素子は、最も小さい抵抗値を有し、たとえば０Ωでもよい。
【００４７】
たとえば、図３および図４では、第１の配線メタル22上に、一方の電源電位位置Ａ、他方の電源電位位置Ｂ、および中央部分のViaホール26における位置Ｃを示して、位置Ａから位置Ｃまでの距離L1を100％とする場合に、位置Ａから距離L1の10％の位置Ｄ、および55％の位置Ｅを示し、同様に、位置Ｂから位置Ｃまでの距離L2を100％とする場合に、位置Ｂから距離L2の10％の位置Ｆ、および55％の位置Ｇを示している。これらの距離L1およびL2は同一である。
【００４８】
同様にして、図４では、第２の配線メタル24において、第１の配線メタル22における位置Ａないし位置Ｇに対応する位置、すなわち位置Ａないし位置Ｇの直下に、位置ａないし位置ｇをそれぞれ示している。
【００４９】
この実施例のVDD配線12には、位置Ｃおよび位置ｃ間を接続する抵抗素子60、位置Ｄおよび位置ｄ間を接続する抵抗素子62、位置Ｅおよび位置ｅ間を接続する抵抗素子64、位置Ｆおよび位置ｆ間を接続する抵抗素子66、および位置Ｇおよび位置ｇ間を接続する抵抗素子68が配置されている。
【００５０】
抵抗素子60ないし68の抵抗値について、シミュレーションを行うことによって、各抵抗値をあらかじめ決定することができる。これらの抵抗値が素子自身の位置と電源電位位置との距離に比例してその距離が遠くなるほど小さくなるように重み付けし、さらに電源からの抵抗値が第２の配線メタル24の中央部および両端部における位置でほぼ同じになるようにして、抵抗素子60ないし68の抵抗値を決定する。
【００５１】
このシミュレーションによると、位置Ｄおよび位置ｄ間の抵抗素子62の抵抗値R(Dd)、ならびに位置Ｆおよび位置ｆ間の抵抗素子66の抵抗値R(Ff)が約1240ｒであり、位置Ｅおよび位置ｅ間の抵抗素子64の抵抗値R(Ee)、ならびに位置Ｇおよび位置ｇ間の抵抗素子68の抵抗値R(Gg)が約1240ｒであり、位置Ｃおよび位置ｃ間の抵抗素子60の抵抗値R(Cc)が約０ｒであることが望ましい。
【００５２】
さらに、第２の配線メタル24の各位置ａないしｇにおける電源からの抵抗値について、シミュレーションを行うことによって、各抵抗値をあらかじめ決定することができる。
【００５３】
このシミュレーションによると、両端の位置ａおよびｂにおける抵抗値R(a)＝R(b)≒2890ｒであり、位置ｄおよびｆにおける抵抗値R(d)＝R(f)≒1890ｒであり、位置ｅおよびｇにおける抵抗値R(e)＝R(g)≒2609ｒであり、中央の位置ｃにおける抵抗値R(c)≒2890ｒであることが望ましい。
【００５４】
このような電源配線10において、第１の配線メタル22と第２の配線メタル24とを接続する接続部間のON抵抗の差を１ Ω以下に抑えようとするとき、抵抗値R(c)またはR(a)と、抵抗値R(d)またはR(f)との差が１以下であればよく、すなわちシート抵抗値ｒは、以下の数式（１９）のように抑えられる。
ｒ≦1/（2890−1890）＝1.00-3  ・・・（１９）
したがって、シート抵抗値ｒが1.00-3 Ω/μm以下になるように、電源配線10の幅を確保する必要がある。このように、本発明の電源配線10によれば、4.00-4 Ω/μmの配線幅を必要とする従来の電源配線に比べて、配線メタルの幅を約25％まで狭くしても同等の性能を維持することができる。
【００５５】
さらに、本実施例の電源配線10におけるVDD配線12では、図５および図６に示すように、電源と直接接続する第１の配線メタル72と、電源と直接接続しない第２の配線メタル74とを、同一配線層、すなわち同じ階層に配置して、プロセス変動による影響を抑えることができる。
【００５６】
このとき、第１の配線メタル72と第２の配線メタル74とを接続する各配線接続部も同一配線層に配置され、図１および図２に示す構成、または図３および図４に示す構成と同様の位置および抵抗値を用いた配線接続部を使用することができる。
【００５７】
このように、VDD配線12を同一配線層で第１の配線メタル72と第２の配線メタル74との２つの系統に分割し、すなわちVDD配線12を１層メタル配線で形成して電源配線10を平面的なレイアウトで実現した場合でも、図１および図２に示す構成による特徴、または図３および図４に示す構成による特徴を実現することができる。
【図面の簡単な説明】
【００５８】
【図１】本発明に係る半導体装置の電源配線の一実施例を断面的に示す図である。
【図２】図１に示す電源配線を示す平面図である。
【図３】本発明に係る半導体装置の電源配線の一実施例を示す平面図である。
【図４】図１に示す電源配線を断面的に示す図である。
【図５】本発明に係る半導体装置の電源配線の一実施例を示す平面図である。
【図６】本発明に係る半導体装置の電源配線の一実施例を示す平面図である。
【符号の説明】
【００５９】
10  電源配線
12  VDD配線
14  GND配線
20  出力ドライバ
22、24  配線メタル
26、28、30、32  配線接続部
【図１】
2008085269.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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