(57)【要約】【課題】本発明は、高電圧出力装置を備えた電源集積回路（ＩＣ）に関する。【解決手段】電源集積回路は、複数のセグメントを有する出力トランジスタに結合されたゲートドライバを含む。このゲートドライバもまた、複数のセグメントを有し、ドライバ回路のセグメントの各々は、該出力トランジスタのセグメントのうちの対応する１つに隣接して置かれている。本要約書は、調査者又はその他の読者が技術的開示の主題を迅速に確認できるようにするための、要約書に要求される規則に則って提供されるものであることを強調しておく。本要約書は、特許請求の範囲の技術的範囲又は意味を解釈又は限定するためには使用されないとの理解に基づいて提出されるものである。【選択図】図２
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【特許請求の範囲】
【請求項１】
複数のセグメントを有する出力ＭＯＳトランジスタであって、前記出力ＭＯＳトランジスタの前記セグメントの各々が、１つ又はそれより多くのソース／ドレイン指状部を有する、前記出力ＭＯＳトランジスタと、
該出力トランジスタに結合されたゲートドライバと、
を含み、
該ゲートドライバは、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを含み、前記ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの少なくとも一方が、１つ又はそれより多くのソース／ドレイン指状部を有する複数のドライバセグメントを含み、前記ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの一方の前記複数のドライバセグメントの各々が、前記出力ＭＯＳトランジスタのセグメントに隣接するよう配置されており、
前記出力ＭＯＳトランジスタのセグメントに隣接して配置される複数のセグメントを有する前記ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの前記一方が、他方のトランジスタよりも大きいことを特徴とする電源集積回路。
【請求項２】
前記ＰＭＯＳトランジスタ及び前記ＮＭＯＳトランジスタが、ＶDDとＶSSとの間で直列に結合されていることを特徴とする、請求項１に記載の電源集積回路。
【請求項３】
前記ゲートドライバのセグメントが、前記ＰＭＯＳトランジスタにある１つ又はそれより多くのソース／ドレイン指状部を含むことを特徴とする、請求項１に記載の電源集積回路。
【請求項４】
前記ゲートドライバのセグメントが、前記ＮＭＯＳトランジスタにある１つ又はそれより多くのソース／ドレイン指状部を含むことを特徴とする、請求項１に記載の電源集積回路。
【請求項５】
前記ゲートドライバのセグメントが、前記ＰＭＯＳトランジスタ及び前記ＮＭＯＳトランジスタの各々にある１つ又はそれより多くのソース／ドレイン指状部を含むことを特徴とする、請求項１に記載の電源集積回路。
【請求項６】
前記ゲートドライバに結合された論理回路を更に含み、該論理回路がスイッチング信号を生成することを特徴とする、請求項１に記載の電源集積回路。
【請求項７】
複数のセグメントを有する出力トランジスタであって、前記出力ＭＯＳトランジスタの前記セグメントの各々が、１つ又はそれより多くのソース／ドレイン指状部を有する、前記出力ＭＯＳトランジスタと、
該出力トランジスタと結合されているゲートドライバとを含み、
該ゲートドライバは、２つ又はそれより多くのセグメントを有し、各セグメントは、１つ又はそれより多くのソース／ドレイン指状部を有し、前記ゲートドライバはインバータとして構成されたＰＭＯＳ装置およびＮＭＯＳ装置から成り、当該ゲートドライバのＰＭＯＳ装置およびＮＭＯＳ装置の一方の各セグメントは、前記出力ＭＯＳトランジスタのセグメントの一つに隣接し、且つ前記出力ＭＯＳトランジスタのソースパッドにも隣接して配置されており、
出力トランジスタの各セグメント及びゲートドライバの各セグメントが、１つ又はそれより多くのソース／ドレイン指状部を含んでおり、前記出力ＭＯＳトランジスタのセグメントに隣接して置かれる複数のセグメントを有する前記ＰＭＯＳ装置およびＮＭＯＳ装置の前記一方が他方のトランジスタよりも大きいことを特徴とする電源集積回路。
【請求項８】
前記ＰＭＯＳ装置及び前記ＮＭＯＳ装置が、ＶDDとＶSSとの間で直列に結合されていることを特徴とする、請求項７に記載の電源集積回路。
【請求項９】
前記ゲートドライバのセグメントが、前記ＰＭＯＳ装置にある１つ又はそれより多くのソース／ドレイン指状部を含むことを特徴とする、請求項７に記載の電源集積回路。
【請求項１０】
前記ゲートドライバのセグメントが、前記ＮＭＯＳ装置にある１つ又はそれより多くのソース／ドレイン指状部を含むことを特徴とする、請求項７に記載の電源集積回路。
【請求項１１】
前記ゲートドライバのセグメントが、前記ＰＭＯＳ装置及び前記ＮＭＯＳ装置の各々にある１つ又はそれより多くのソース／ドレイン指状部を含むことを特徴とする、請求項７に記載の電源集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源集積回路（ＩＣ）に関し、より具体的には、高電圧出力装置を備えたＩＣに関する。
【背景技術】
【０００２】
一般的なタイプの集積回路装置としては、金属−酸化物−半導体電界効果トランジスタ（ＭＯＳＦＥＴ）がある。ＭＯＳＦＥＴは、ソース領域と、ドレイン領域と、該ソース領域と該ドレイン領域との間で延びるチャネル領域と、該チャネル領域上に配置されたゲートとを含む。ゲートは、チャネル領域上に配置されかつ薄い酸化物層により該チャネル領域から絶縁された導電性ゲート構造を含む。
【０００３】
大型のラテラル型ＭＯＳＦＥＴ装置は、高電圧で作動する電源集積回路内で広く用いられている。電源ＩＣは、一般的に１つ又はそれより多くの外部負荷への電流を制御する１つ又はそれより多くの大型の高電圧出力トランジスタを含む。ある種の用途においては、高電圧出力トランジスタは、高いスイッチング速度で作動する。例えば、スイッチモード電源集積回路においては、１つの出力トランジスタが、変圧器の一次巻線を通る電流を制御し、それによって電源により供給される電力を制御する。スイッチング・トランジスタが変圧器の一次巻線に結合されている電源回路の一例が、米国特許第４，９９９，７５９号に開示されている。米国特許第６，２２５，６６４Ｂ１号には、集積回路ドライバを備えた電源ＩＣが開示されている。
【０００４】
電源ＩＣにおいて、大型の出力トランジスタは、一般的にはＭＯＳＦＥＴのソース領域とドレイン領域とを含む細長いセグメントのアレイとして設計される。出力トランジスタの電流処理能力を高めるために、装置に対して単純に多くのセグメントが付加される。或る設計においては、出力トランジスタのソース領域とドレイン領域とは、セグメントが１つ又はそれより多くのソース／ドレイン指状部の対を含むことができるインターディジタル構造の方式で配置される。これについての背景技術としては、米国特許第５，２５８，６３６号に、インターディジタル構造のソース・ドレイン領域を有する高電圧トランジスタが開示されている。
【０００５】
電源ＩＣはまた、一般的に出力トランジスタを制御する制御回路を含む。制御回路は、出力トランジスタをターンオン及びターンオフするために、該出力トランジスタのゲートに与えられる信号を生成する。この信号はゲートドライバによって生成され、該ゲートドライバは、典型的には出力トランジスタをターンオンするための比較的大型のＰＭＯＳトランジスタと、出力トランジスタをターンオフするための比較的大型のＮＭＯＳトランジスタとを含む。出力トランジスタがターンオン及びターンオフする速度は、出力装置のスイッチング電力損失を決定する因子である。電源ＩＣの電力損失分にとってこのオン／オフ速度は、スイッチング頻度が増大するにつれて益々重要になる。出力トランジスタの分散されたゲートキャパシタンスと、このキャパシタンスとターンオン電圧（典型的にはＶDD）及びターンオフ電圧（典型的にはＶSS）との間の実効抵抗とが、電源装置のスイッチング速度を大半決定する。
【０００６】
先行技術による装置においては、ゲートドライバはＩＣチップ上の制御回路部分内に置かれ、該ゲートドライバの出力側を出力トランジスタの各セグメントのゲート電極に接続するために、長いバスが使用される。そのような構成を図１に示す。
【０００７】
図１は、物理的にチップの制御回路１１と同一部分内に置かれたゲートドライバ１２を含む、先行技術による典型的な電源ＩＣ１０の平面図である。バス１３が、ゲートドライバ１２の出力側を出力トランジスタ１４のゲート電極に接続する。図１の例においては詳しく図示されていないが、出力トランジスタ１４は、各々が複数対の細長いソース／ドレイン指状部を備えた４つのセグメントを有する。出力トランジスタ１４の各セグメントは、関連するドレインパッド１５とソースパッド１６とを有する。
【０００８】
図１に示す先行技術による電源ＩＣのもつ欠点の１つは、任意の制御回路に接続された最も大型の出力装置を高速でスイッチング作動させるために、ゲートドライバを十分に大きくする必要があることである。このことは、同一の制御回路に接続されたより小型の出力トランジスタを含む製品の場合にゲートドライバが一般的にオーバサイズとなり、従ってシリコン面積が無駄になるということを意味している。もう１つの欠点は、ゲートドライバを出力トランジスタの各々のセグメントに接続するバスがより大きくなり、従ってより大型の出力トランジスタの場合に抵抗がより大きくなることである。回路内のこのノードにおけるより大きい抵抗は、電源ＩＣのスイッチング電力損失に悪影響を及ぼす。
【０００９】
【特許文献１】特開平０１−２３８０３７号公報
【特許文献２】特開平０７−２０２１９４号公報
【特許文献３】特開平０８−３２１６０４号公報
【発明を実施するための最良の形態】
【００１０】
限定するためではなく実例として、本発明を添付図面の図において説明する。分散されたゲートドライバ回路を備えた電源ＩＣについて説明する。以下の説明においては、本発明の完全な理解に資するために、装置の形式、寸法、回路構成等々のような数多くの具体的な詳細事項について述べる。ＩＣ技術における当業者は、これらの詳細事項の多くが無くても本発明を実施できることが分かるであろう。別の場合には、本発明を曖昧にすることを避けるために、公知の回路素子、技術、及び処理過程に関する詳述は省いてある。
【００１１】
本発明は、半導体基板上に作られる電源集積回路（電源ＩＣ）に関するものである。電源ＩＣは、同一基板上のゲートドライバに結合された高電圧出力トランジスタを含む。一実施形態においては、ゲートドライバ及び出力トランジスタは、両者共に複数のセグメントを有する。ゲートドライバは、該ゲートドライバのドライバセグメントの各々が出力トランジスタの出力セグメントのうちの対応する１つに隣接して置かれるように、分散配置される。この構成は、各出力トランジスタセグメントのゲートとゲートドライバとの間の距離を最小化する。その結果、ゲートドライバと出力トランジスタのゲートとの間の抵抗が減少し、高速スイッチング性能が改善される。更に、ゲートドライバのサイズは、シリコン面積を無駄にすることなく出力トランジスタのサイズに合わせて調整することができる。
【００１２】
図２は、本発明の一実施形態による電源ＩＣの概略回路図であって、この電源ＩＣにおいては、ゲートドライバ論理回路２２がノード２１に信号を与え、それによって出力トランジスタ２９をスイッチ状態にする。回路２２は、トランジスタ２９のスイッチング動作を制御するデジタルパルス信号（例えばパルス幅変調信号）を生成する普通の論理回路を含む。ノード２１は、ゲートドライバの入力ノードであり、該ゲートドライバは、ＶDD供給線３０とＶSS供給線２０との間に直列に結合された状態で図示されているＰＭＯＳトランジスタ２６とＮＭＯＳトランジスタ２７とを含む。ゲートドライバは、ノード２８において出力トランジスタ２９のゲートに結合される。
【００１３】
オン状態における抵抗を低くして出力トランジスタ２９を高速で駆動させるために、ゲートドライバのＰＭＯＳトランジスタ２６及びＮＭＯＳトランジスタ２７は、比較的大きなゲート幅をもつことができる。相対的な装置サイズの一例としては、出力トランジスタ２９は典型的には３４０，０００ｕｍのゲート幅をもつことができ、またゲートドライバのＮＭＯＳトランジスタ２７は１３，０００ｕｍのゲート幅をもつことができる。
【００１４】
次に図３を参照すると、ここには本発明の一実施形態において利用される出力トランジスタの一部分の上面配置図が示されている。この例においては、ソース／ドレイン領域間のインターディジタル構造のパターンを説明するために、出力トランジスタ２９のセグメント１７についてのドレイン１９及びソース１８電極のメタライゼーションのパターンが図示されている。この用途においては、セグメントは、インターディジタル構造のトランジスタにある１つ又はそれより多くの指状部からなる群として識別されることを理解されたい。例えば図３において、セグメント１７は、３対のソース／ドレイン指状部を含む。
【００１５】
図４は、本発明の一実施形態による電源ＩＣ５０の平面図である。電源ＩＣ５０は、制御回路５１と、図４においてＯＳ1乃至ＯＳ4で表示した４つのセグメントを含む大型の出力トランジスタ５４とを含む。この特定の実施形態においては、ソースパッド５５とドレインパッド５６とが各出力トランジスタセグメントの対向する端部に配置された状態で図示されている。他の実施形態では、ソースパッド及びドレインパッドを異なる配置で実装することができる。別の実施形態では、もっと多い数の又は少ない数のセグメントを含んでもよいことが分かるであろう。異なる実施形態においては、セグメントの各々を含むソース／ドレイン指状部の数も変えることができる。ゲートドライバ５２もまた、セグメントＧＳ1乃至ＧＳ4に分けて配置され、該セグメントＧＳ1乃至ＧＳ4の各々は１つ又はそれより多くのソース／ドレイン指状部を含む。ゲートドライバセグメントの各々は、出力トランジスタ５４の対応する出力セグメントに隣接して置かれる。
【００１６】
ゲートドライバセグメントＧＳ1乃至ＧＳ4は全て、制御回路５１によって生成された信号により並列的に駆動される。各ゲートドライバセグメントは、出力トランジスタ５４のゲートをターンオンするためのＰＭＯＳ装置と、出力トランジスタ５４のゲートをターンオフするためのＮＭＯＳ装置とを含む。出力装置のターンオン及びターンオフのスイッチング速度を大半決定する適正な抵抗を得るために、ＰＭＯＳ装置及びＮＭＯＳ装置は適切なサイズにされる。
【００１７】
図４の特定の実施形態においては、各ゲートドライバセグメント内のＮＭＯＳ装置は、対応する出力トランジスタセグメントのソースパッド５５に隣接して置かれる。このように配置することにより、ＮＭＯＳドライバ装置がターンオンになった時、出力トランジスタ５４のゲート及びソース間の抵抗は最小となる。
【００１８】
別の実施形態においては、ＰＭＯＳドライバ装置又はＮＭＯＳドライバ装置の１つのみが上記の様に分散され、他方のドライバ装置は、例えばＩＣの制御回路部分内などほかの場所に置かれる。例えば、出力トランジスタ５４のターンオフ速度がターンオン速度よりもずっと重要である場合には、より大型のＮＭＯＳ装置のみを、ＮＭＯＳセグメントの各々がトランジスタ５４の対応するセグメントに隣接して置かれた状態で、出力トランジスタ５４に隣接して分散させることができる。そのような場合には、より小型のＰＭＯＳドライバ装置をチップの制御回路部分内に置くことができる。
他方、ターンオン速度がより重要視される場合には、ＰＭＯＳドライバ装置を出力装置に隣接させて置き、ＮＭＯＳドライバ装置をそのＩＣの制御回路部分内に置くことができる。
【００１９】
本発明を特定の実施形態に関して説明してきたが、多くの修正及び変更もまた本発明の範囲内にあることを理解されたい。従って、明細書及び図面は、本発明を説明するためのものであって、これを限定するためのものではないと見なされるべきである。
【図面の簡単な説明】
【００２０】
【図１】先行技術による電源集積回路の平面図である。
【図２】本発明の一実施形態による電源集積回路の概略回路図である。
【図３】本発明の一実施形態において利用される出力トランジスタの一部分の上面配置図である。
【図４】本発明の一実施形態による電源集積回路の一部分の平面図である。
【符号の説明】
【００２１】
２０ ＶSS供給線
２１ ノード
２２ ゲートドライブ論理回路
２６ ＰＭＯＳトランジスタ
２７ ＮＭＯＳトランジスタ
２８ ノード
２９ 出力トランジスタ
３０ ＶDD供給線
【図１】
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【図２】
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【図３】
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【図４】
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