(57)【要約】【課題】入力電圧レベルによらず安定した差動増幅を可能とする。【解決手段】差動増幅回路は、制御電極との間で閾値電圧を発生させる一方の側の電極が第１定電流源と接続され、他方の側の電極が第２定電流源と接続され、制御電極に第１入力電圧が印加される第１トランジスタと、制御電極との間で閾値電圧を発生させる一方の側の電極が第１定電流源と接続され、他方の側の電極が第３定電流源と接続され、制御電極に第２入力電圧が印加される第２トランジスタと、制御電極との間で閾値電圧を発生させる一方の側の電極が第１又は第２トランジスタの他方の側の電極と接続される第３トランジスタとを備え、第３トランジスタの制御電極に、第１及び第２トランジスタの一方の側の電極の電圧に応じた電圧が印加されてなる。【選択図】図１
2008141356.tif 000002
【特許請求の範囲】
【請求項１】
第１〜第３定電流源と、
制御電極との間で閾値電圧を発生させる一方の側の電極が前記第１定電流源と接続され、他方の側の電極が前記第２定電流源と接続され、前記制御電極に第１入力電圧が印加される第１トランジスタと、
制御電極との間で閾値電圧を発生させる一方の側の電極が前記第１定電流源と接続され、他方の側の電極が前記第３定電流源と接続され、前記制御電極に第２入力電圧が印加される第２トランジスタと、
制御電極との間で閾値電圧を発生させる一方の側の電極が前記第１又は第２トランジスタの前記他方の側の電極と接続され、前記第１及び第２入力電圧の差に応じた電流を他方の側の電極に出力する第３トランジスタと、
を備え、
前記第３トランジスタの前記制御電極に、前記第１及び第２トランジスタの前記一方の側の電極の電圧に応じた電圧が印加されてなること、
を特徴とする差動増幅回路。
【請求項２】
請求項１に記載の差動増幅回路であって、
前記第３トランジスタの前記制御電極が、前記第１及び第２トランジスタの前記一方の側の電極と接続されてなること、
を特徴とする差動増幅回路。
【請求項３】
請求項１に記載の差動増幅回路であって、
前記第１及び第２トランジスタの前記一方の側の電極の電圧から所定レベル変化させた電圧を生成するレベルシフト回路を更に備え、
前記第３トランジスタの前記制御電極に、前記レベルシフト回路により生成された前記電圧が印加されてなること、
を特徴とする差動増幅回路。
【請求項４】
請求項３に記載の差動増幅回路であって、
前記レベルシフト回路は、制御電極との間で閾値電圧を発生させる一方の側の電極が前記第１及び第２トランジスタの前記一方の側の電極と接続され、他方の側の電極が制御電極と接続される第４トランジスタにより構成され、
前記第３トランジスタの制御電極が、前記第４トランジスタの前記他方の側の電極と接続されてなること、
を特徴とする差動増幅回路。
【請求項５】
請求項３に記載の差動増幅回路であって、
前記レベルシフト回路は、制御電極が前記第１及び第２トランジスタの前記一方の側の電極と接続される第５トランジスタにより構成され、
前記第３トランジスタの前記制御電極が、前記第５トランジスタの前記制御電極との間で閾値電圧を発生させる一方の側の電極と接続されてなること、
を特徴とする差動増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、差動増幅回路に関する。
【背景技術】
【０００２】
増幅精度が高く、ダイナミックレンジの広い差動増幅回路として、フォールデッドカスコード型差動増幅回路が一般的に用いられている。図６は、一般的なフォールデッドカスコード型の差動増幅回路の構成例を示す図である。フォールデッドカスコード型の差動増幅回路１００は、一対の差動トランジスタ１０１と、差動トランジスタ１０１とフォールデッドカスコード接続されたカスコードトランジスタ１０２とを含んで構成されている。
【０００３】
差動トランジスタ１０１は、ＮチャネルＭＯＳＦＥＴ（Ｍ１，Ｍ２）により構成されており、ＮチャネルＭＯＳＦＥＴ（Ｍ１，Ｍ２）のソースが定電流源１０３と接続され、ＮチャネルＭＯＳＦＥＴ（Ｍ１）のドレインが定電流源１０４と接続され、ＮチャネルＭＯＳＦＥＴ（Ｍ２）のドレインが定電流源１０５と接続されている。そして、差動トランジスタ１０１は、ＮチャネルＭＯＳＦＥＴ（Ｍ１）のゲートに印加される入力電圧ＶIN+と、ＮチャネルＭＯＳＦＥＴ（Ｍ２）のゲートに印加される入力電圧ＶIN-とに応じて差動動作する。
【０００４】
カスコードトランジスタ１０２は、ＰチャネルＭＯＳＦＥＴ（Ｍ３，Ｍ４）により構成されており、ＰチャネルＭＯＳＦＥＴ（Ｍ３）のソースがＮチャネルＭＯＳＦＥＴ（Ｍ１）のドレインと接続され、ＰチャネルＭＯＳＦＥＴ（Ｍ４）のソースがＮチャネルＭＯＳＦＥＴ（Ｍ２）のドレインと接続されている。そして、ＰチャネルＭＯＳＦＥＴ（Ｍ３，Ｍ４）のゲートには、電源電圧ＶDDより所定電圧低いバイアス電圧ＶBIASが印加されており、ＰチャネルＭＯＳＦＥＴ（Ｍ３，Ｍ４）のドレインから、差動トランジスタ１０１の差動動作に応じた電流が出力される。
【０００５】
ここで、定電流源１０３の電流値をＩE、定電流源１０４，１０５の電流値をＩ、ＮチャネルＭＯＳＦＥＴ（Ｍ１）を流れる電流値をＩM1、ＮチャネルＭＯＳＦＥＴ（Ｍ２）を流れる電流値をＩM2、ＰチャネルＭＯＳＦＥＴ（Ｍ３）を流れる電流値をＩM3、ＰチャネルＭＯＳＦＥＴ（Ｍ４）を流れる電流値をＩM4とする。入力電圧ＶIN+及びＶIN-が等しい場合には、ＩM1＝ＩM2＝ＩE／２となるため、ＩM3＝ＩM4＝Ｉ−ＩE／２となる。そして、入力電圧ＶIN+及びＶIN-に差が生じている場合、その差に応じた差動トランジスタ１０１の電流変化量をｉとすると、ＩM1＝ＩE／２＋ｉ、ＩM2＝ＩE／２−ｉとなり、ＩM3＝Ｉ−ＩE／２−ｉ、ＩM4＝Ｉ−ＩE／２＋ｉとなる。このように、カスコードトランジスタ１０２のドレイン（出力電極）からは、入力電圧ＶIN+及びＶIN-の差を増幅した電流が出力されることとなる。
【特許文献１】特開２００５−２２３６２７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところで、差動増幅回路１００では、ＮチャネルＭＯＳＦＥＴ（Ｍ１，Ｍ２）のソース電圧ＶSは、ＮチャネルＭＯＳＦＥＴ（Ｍ１，Ｍ２）のゲートに印加される入力電圧ＶIN+及びＶIN-の電圧レベル、すなわち入力電圧ＶIN+及びＶIN-における同相電圧ＶCMの電圧レベル応じて変化することとなる。一方、ＮチャネルＭＯＳＦＥＴ（Ｍ１，Ｍ２）のドレイン電圧ＶDは、ＰチャネルＭＯＳＦＥＴ（Ｍ３，Ｍ４）のゲートに印加されるバイアス電圧ＶBIASによって定まる一定の電圧となる。すなわち、ＮチャネルＭＯＳＦＥＴ（Ｍ１，Ｍ２）のドレイン・ソース間電圧ＶDSは、同相電圧ＶCMの電圧レベルに応じて変化することとなる。
【０００７】
また、差動増幅回路１００の周波数応答を高くするためには、ＮチャネルＭＯＳＦＥＴ（Ｍ１，Ｍ２）のチャネル長を短くすることが効果的である。ところが、ＮチャネルＭＯＳＦＥＴ（Ｍ１，Ｍ２）のチャネル長を短くすると、チャネル長変調の影響を受けやすくなる。図７は、ドレイン・ソース間電圧ＶDSとドレイン電流ＩDとの関係の一例を示す図である。図に示すように、チャネル長変調の影響により、飽和領域においてもドレイン電流ＩDはドレイン・ソース間電圧ＶDSの上昇に伴って緩やかに増加しており、ドレイン・ソース間電圧ＶDSが変化すると、ドレイン電流ＩDも変化することとなる。そして、ドレイン・ソース間電圧ＶDSがさらに上昇していくと、ゲート電圧に関係なく電流が流れるパンチスルー現象が発生してしまう。
【０００８】
したがって、差動増幅回路１００では、同相電圧ＶCMの電圧レベルに応じてＮチャネルＭＯＳＦＥＴ（Ｍ１，Ｍ２）のドレイン・ソース間電圧ＶDSが変化すると、ＮチャネルＭＯＳＦＥＴ（Ｍ１，Ｍ２）を流れる電流値ＩM1及びＩM2が変化し、ＰチャネルＭＯＳＦＥＴ（Ｍ３，Ｍ４）から出力される電流値ＩM3及びＩM4も変化することとなる。すなわち、入力電圧（同相電圧）の電圧レベルによって出力電流ＩM3及びＩM4が変化するため、差動増幅の精度が低下してしまうこととなる。
【０００９】
本発明は上記課題を鑑みてなされたものであり、入力電圧レベルによらず安定した差動増幅を可能とする差動増幅回路を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記目的を達成するため、本発明の差動増幅回路は、第１〜第３定電流源と、制御電極との間で閾値電圧を発生させる一方の側の電極が前記第１定電流源と接続され、他方の側の電極が前記第２定電流源と接続され、前記制御電極に第１入力電圧が印加される第１トランジスタと、制御電極との間で閾値電圧を発生させる一方の側の電極が前記第１定電流源と接続され、他方の側の電極が前記第３定電流源と接続され、前記制御電極に第２入力電圧が印加される第２トランジスタと、制御電極との間で閾値電圧を発生させる一方の側の電極が前記第１又は第２トランジスタの前記他方の側の電極と接続され、前記第１及び第２入力電圧の差に応じた電流を他方の側の電極に出力する第３トランジスタと、を備え、前記第３トランジスタの前記制御電極に、前記第１及び第２トランジスタの前記一方の側の電極の電圧に応じた電圧が印加されてなることとする。
【００１１】
そして、前記第３トランジスタの前記制御電極が、前記第１及び第２トランジスタの前記一方の側の電極と接続されてなることとすることができる。
【００１２】
また、前記差動増幅回路は、前記第１及び第２トランジスタの前記一方の側の電極の電圧から所定レベル変化させた電圧を生成するレベルシフト回路を更に備え、前記第３トランジスタの前記制御電極に、前記レベルシフト回路により生成された前記電圧が印加されてなることとすることができる。
【００１３】
さらに、前記レベルシフト回路は、制御電極との間で閾値電圧を発生させる一方の側の電極が前記第１及び第２トランジスタの前記一方の側の電極と接続され、他方の側の電極が制御電極と接続される第４トランジスタにより構成され、前記第３トランジスタの制御電極が、前記第４トランジスタの前記他方の側の電極と接続されてなることとすることができる。
【００１４】
また、前記レベルシフト回路は、制御電極が前記第１及び第２トランジスタの前記一方の側の電極と接続される第５トランジスタにより構成され、前記第３トランジスタの前記制御電極が、前記第５トランジスタの前記制御電極との間で閾値電圧を発生させる一方の側の電極と接続されてなることとすることができる。
【発明の効果】
【００１５】
入力電圧レベルによらず安定した差動増幅を可能とする差動増幅回路を提供することができる。
【発明を実施するための最良の形態】
【００１６】
＝＝回路構成＝＝
図１は、本発明の一実施形態であるフォールデッドカスコード型の差動増幅回路の構成を示す図である。差動増幅回路１０は、一対の差動トランジスタ１１、カスコードトランジスタ（フォールデッドカスコードトランジスタ）１２、定電流源１４〜１５を含んで構成されている。
【００１７】
差動トランジスタ１１は、ＮチャネルＭＯＳＦＥＴ（Ｍ１：第１トランジスタ）及びＮチャネルＭＯＳＦＥＴ（Ｍ２：第２トランジスタ）により構成されており、ＮチャネルＭＯＳＦＥＴ（Ｍ１，Ｍ２）のソース（制御電極との間で閾値電圧を発生させる一方の側の電極）が定電流源１３と接続され、ＮチャネルＭＯＳＦＥＴ（Ｍ１）のドレイン（他方の側の電極）が定電流源１４と接続され、ＮチャネルＭＯＳＦＥＴ（Ｍ２）のドレイン（他方の側の電極）が定電流源１５と接続され、ている。そして、ＮチャネルＭＯＳＦＥＴ（Ｍ１）のゲート（制御電極）には入力電圧ＶIN+（第１入力電圧）が印加され、ＮチャネルＭＯＳＦＥＴ（Ｍ２）のゲート（制御電極）には入力電圧ＶIN-（第２入力電圧）が印加されており、差動トランジスタ１１は、入力電圧ＶIN+及びＶIN-に応じて差動動作する。
【００１８】
カスコードトランジスタ１２（第３トランジスタ）は、ＰチャネルＭＯＳＦＥＴ（Ｍ３，Ｍ４）により構成されており、ＰチャネルＭＯＳＦＥＴ（Ｍ３）のソース（制御電極との間で閾値電圧を発生させる一方の側の電極）がＮチャネルＭＯＳＦＥＴ（Ｍ１）のドレインと接続され、ＰチャネルＭＯＳＦＥＴ（Ｍ４）のソース（制御電極との間で閾値電圧を発生させる一方の側の電極）がＮチャネルＭＯＳＦＥＴ（Ｍ２）のドレインと接続されている。つまり、カスコードトランジスタ１２は、差動トランジスタ１１とフォールデッドカスコード接続されている。そして、ＰチャネルＭＯＳＦＥＴ（Ｍ３，Ｍ４）のゲート（制御電極）は、ＮチャネルＭＯＳＦＥＴ（Ｍ１，Ｍ２）のソースと接続されており、ＰチャネルＭＯＳＦＥＴ（Ｍ３，Ｍ４）のドレイン（他方の側の電極）に、差動トランジスタ１１の差動動作に応じた電流が出力される。
【００１９】
定電流源１３（第１電流源）は、一端がＮチャネルＭＯＳＦＥＴ（Ｍ１，Ｍ２）のソースと接続され、他端が接地されている。また、定電流源１４（第２電流源）は、一端に電源電圧ＶDDが印加され、他端がＮチャネルＭＯＳＦＥＴ（Ｍ１）のドレイン及びＰチャネルＭＯＳＦＥＴ（Ｍ３）のソースと接続されている。そして、定電流源１５（第３電流源）は、一端に電源電圧ＶDDが印加され、他端がＮチャネルＭＯＳＦＥＴ（Ｍ２）のドレイン及びＰチャネルＭＯＳＦＥＴ（Ｍ４）のソースと接続されている。
【００２０】
＝＝動作説明＝＝
差動増幅回路１０の動作について説明する。なお、定電流源１３の電流値をＩE、定電流源１４，１５の電流値をＩ、ＮチャネルＭＯＳＦＥＴ（Ｍ１）を流れる電流値をＩM1、ＮチャネルＭＯＳＦＥＴ（Ｍ２）を流れる電流値をＩM2、ＰチャネルＭＯＳＦＥＴ（Ｍ３）を流れる電流値をＩM3、ＰチャネルＭＯＳＦＥＴ（Ｍ４）を流れる電流値をＩM4とする。
【００２１】
入力電圧ＶIN+及びＶIN-が等しい場合には、ＩM1＝ＩM2＝ＩE／２となるため、ＩM3＝ＩM4＝Ｉ−ＩE／２となる。そして、入力電圧ＶIN+及びＶIN-に差が生じている場合、その差に応じた差動トランジスタ１１の電流変化量をｉとすると、ＩM1＝ＩE／２＋ｉ、ＩM2＝ＩE／２−ｉとなり、ＩM3＝Ｉ−ＩE／２−ｉ、ＩM4＝Ｉ−ＩE／２＋ｉとなる。このように、カスコードトランジスタ１２のドレインからは、入力電圧ＶIN+及びＶIN-の差を増幅した電流ＩM3及びＩM4が出力されることとなる。
【００２２】
ここで、差動増幅回路１０では、ＮチャネルＭＯＳＦＥＴ（Ｍ１，Ｍ２）のソース電圧ＶSは、ＮチャネルＭＯＳＦＥＴ（Ｍ１，Ｍ２）のゲートに印加される入力電圧ＶIN+及びＶIN-の電圧レベル、すなわち入力電圧ＶIN+及びＶIN-における同相電圧ＶCMの電圧レベル応じて変化する。そして、ＰチャネルＭＯＳＦＥＴ（Ｍ３，Ｍ４）のゲートには、ＮチャネルＭＯＳＦＥＴ（Ｍ１，Ｍ２）のソース電圧ＶSが印加されているため、ＮチャネルＭＯＳＦＥＴ（Ｍ１，Ｍ２）のドレイン電圧ＶDは、ソース電圧ＶSの変化に伴って変化する。つまり、同相電圧ＶCMの電圧レベルが変化した場合、ＮチャネルＭＯＳＦＥＴ（Ｍ１，Ｍ２）のソース電圧ＶS及びドレイン電圧ＶDの変化量は同一となり、ＮチャネルＭＯＳＦＥＴ（Ｍ１，Ｍ２）のドレイン・ソース間電圧ＶDSは変化しないこととなる。
【００２３】
このように、差動増幅回路１０では、入力電圧（同相電圧）の電圧レベルが変化してもＮチャネルＭＯＳＦＥＴ（Ｍ１，Ｍ２）のドレイン・ソース間電圧ＶDSが一定であり、出力電流ＩM3及びＩM4が変化せず、安定した差動増幅が可能となる。そして、ＮチャネルＭＯＳＦＥＴ（Ｍ１，Ｍ２）のドレイン・ソース間電圧ＶDSが一定であり、チャネル長変調の影響を受けることがないため、チャネル長を短くすることが可能となり、周波数応答を高くすることができる。また、差動増幅回路１０では、チャネル長を短くしてもドレイン・ソース間電圧ＶDSが一定であるため、ＮチャネルＭＯＳＦＥＴ（Ｍ１，Ｍ２）におけるパンチスルー現象の発生を防止することができる。
【００２４】
＝＝適用例＝＝
次に、本実施形態の差動増幅回路の適用例について説明する。図２は、本実施形態の差動増幅回路を適用したオペアンプの構成例を示す図である。オペアンプ２０は、差動増幅回路１０に加えて、ＮチャネルＭＯＳＦＥＴ（Ｍ５〜Ｍ７）及び定電流源２１を含んで構成されている。
【００２５】
ＮチャネルＭＯＳＦＥＴ（Ｍ５）は、ドレインがＰチャネルＭＯＳＦＥＴ（Ｍ４）のドレインと接続され、ソースが接地されている。また、ＮチャネルＭＯＳＦＥＴ（Ｍ６）は、ドレインがＰチャネルＭＯＳＦＥＴ（Ｍ３）のドレインと接続され、ソースが接地されている。そして、ＮチャネルＭＯＳＦＥＴ（Ｍ５）のドレインとゲートが接続されるとともに、ＮチャネルＭＯＳＦＥＴ（Ｍ５，Ｍ６）のゲート同士が接続されている。すなわち、ＮチャネルＭＯＳＦＥＴ（Ｍ５，Ｍ６）は電流ミラー回路を構成している。なお、本実施形態では、ＮチャネルＭＯＳＦＥＴ（Ｍ５，Ｍ６）のサイズが同一であることとする。
【００２６】
定電流源２１は、一端に電源電圧ＶDDが印加され、他端がＮチャネルＭＯＳＦＥＴ（Ｍ７）のドレインと接続されている。そして、ＮチャネルＭＯＳＦＥＴ（Ｍ７）は、ソースが接地され、ゲートがＰチャネルＭＯＳＦＥＴ（Ｍ３）のドレインと接続されている。
【００２７】
なお、オペアンプ２０においては、ＮチャネルＭＯＳＦＥＴ（Ｍ１）のゲートが＋入力端子、ＮチャネルＭＯＳＦＥＴ（Ｍ２）のゲートが−入力端子、電流源２１とＮチャネルＭＯＳＦＥＴ（Ｍ７）のドレインとの接続点が出力端子ＯＵＴとなっており、出力端子ＯＵＴが−入力端子と接続されたボルテージフォロワの構成となっている。
【００２８】
ＮチャネルＭＯＳＦＥＴ（Ｍ１）のゲートに印加される入力電圧ＶIN+がＮチャネルＭＯＳＦＥＴ（Ｍ２）のゲートに印加される入力電圧ＶIN-より高い場合、ＩM1がＩM2より多くなり、ＩM4がＩM3より多くなる。ここで、ＮチャネルＭＯＳＦＥＴ（Ｍ５）を流れる電流値をＩM5、ＮチャネルＭＯＳＦＥＴ（Ｍ６）を流れる電流値をＩM6とすると、ＩM5＝ＩM4である。そして、ＮチャネルＭＯＳＦＥＴ（Ｍ５，Ｍ６）により構成される電流ミラー回路は、ＩM6をＩM5と等しくしようと動作するため、ＮチャネルＭＯＳＦＥＴ（Ｍ７）を流れる電流が減少する。これにより、定電流源２１から出力端子ＯＵＴに流れ込む電流が増加し、出力端子ＯＵＴの出力電圧ＶOUTが上昇する。
【００２９】
そして、出力電圧ＶOUT（入力電圧ＶIN-）が上昇して入力電圧ＶIN+より高くなると、ＩM1がＩM2より少なくなり、ＩM4がＩM3より少なくなる。そして、ＩM5＝ＩM4であり、ＮチャネルＭＯＳＦＥＴ（Ｍ５，Ｍ６）により構成される電流ミラー回路は、ＩM6をＩM5と等しくしようと動作するため、ＮチャネルＭＯＳＦＥＴ（Ｍ７）を流れる電流が増加する。これにより、定電流源２１から出力端子ＯＵＴに出力される電流が減少し、出力端子ＯＵＴの出力電圧ＶOUTが下降する。
【００３０】
このように、オペアンプ２０は、出力電圧ＶOUTが入力電圧ＶIN+と等しくなるように動作する。そして、前述したように、差動増幅回路１０では、ＮチャネルＭＯＳＦＥＴ（Ｍ１，Ｍ２）のゲートに印加される入力電圧（同相電圧）の電圧レベルが変化してもＮチャネルＭＯＳＦＥＴ（Ｍ１，Ｍ２）のドレイン・ソース間電圧ＶDSが一定であり、出力電流ＩM3及びＩM4が変化せず、安定した差動増幅が可能となる。したがって、差動増幅回路１０を用いたオペアンプ２０の動作も入力電圧レベルによらず安定したものとなる。
【００３１】
図３は、本実施形態の差動増幅回路にレベルシフト回路を追加した構成例を示す図である。オペアンプ３０は、オペアンプ２０における差動増幅回路１０の代わりに差動増幅回路１０ａを備えている。そして、差動増幅回路１０ａは、差動増幅回路１０の構成に加えてレベルシフト回路３１を備えている。
【００３２】
レベルシフト回路３１は、ＮチャネルＭＯＳＦＥＴ（Ｍ１，Ｍ２）のソースの電圧ＶSから所定レベル変化させた電圧ＶS'を生成する。そして、カスコードトランジスタであるＮチャネルＭＯＳＦＥＴ（Ｍ３，Ｍ４）のゲートには、レベルシフト回路３１により生成された電圧ＶS'が印加されている。
【００３３】
ここで、差動増幅回路１０ａでは、ＮチャネルＭＯＳＦＥＴ（Ｍ１，Ｍ２）のソース電圧ＶSは、ＮチャネルＭＯＳＦＥＴ（Ｍ１，Ｍ２）のゲートに印加される入力電圧ＶIN+及びＶIN-の電圧レベル、すなわち入力電圧ＶIN+及びＶIN-における同相電圧ＶCMの電圧レベル応じて変化する。そして、ＰチャネルＭＯＳＦＥＴ（Ｍ３，Ｍ４）のゲートには、ＮチャネルＭＯＳＦＥＴ（Ｍ１，Ｍ２）のソース電圧ＶSを所定レベルだけシフトさせた電圧ＶS'が印加されているため、ＮチャネルＭＯＳＦＥＴ（Ｍ１，Ｍ２）のドレイン電圧ＶDは、ソース電圧ＶSの変化に伴って変化する。つまり、同相電圧ＶCMの電圧レベルが変化した場合、ＮチャネルＭＯＳＦＥＴ（Ｍ１，Ｍ２）のソース電圧ＶS及びドレイン電圧ＶDの変化量は同一となり、ＮチャネルＭＯＳＦＥＴ（Ｍ１，Ｍ２）のドレイン・ソース間電圧ＶDSは変化しないこととなる。さらに、レベルシフト回路３１における電圧のシフト量を調整することにより、ＮチャネルＭＯＳＦＥＴ（Ｍ１，Ｍ２）のドレイン・ソース間電圧ＶDSを所望の電圧とすることができる。すなわち、ＮチャネルＭＯＳＦＥＴ（Ｍ１，Ｍ２）におけるドレイン・ソース間電圧ＶDSとドレイン電流ＩDとの特性において、ＮチャネルＭＯＳＦＥＴ（Ｍ１，Ｍ２）を安定動作させることが可能な領域にドレイン・ソース間電圧ＶDSを設定することができる。これにより、差動増幅回路１０ａでは、入力電圧レベルによらず安定した差動増幅が可能となる。
【００３４】
図４は、レベルシフト回路を具体化したオペアンプの構成の一例を示す図である。オペアンプ３０ａは、オペアンプ３０のレベルシフト回路３１をＰチャネルＭＯＳＦＥＴ（Ｍ８：第４トランジスタ）により実現している。
【００３５】
ＰチャネルＭＯＳＦＥＴ（Ｍ８）は、ソース（制御電極との間で閾値電圧を発生させる一方の側の電極）がＮチャネルＭＯＳＦＥＴ（Ｍ１，Ｍ２）のソースと接続され、ドレイン（他方の側の電極）が定電流源１３の電源側に接続され、ゲートがドレインと接続されている。そして、カスコードトランジスタであるＰチャネルＭＯＳＦＥＴ（Ｍ３，Ｍ４）のゲートは、ＰチャネルＭＯＳＦＥＴ（Ｍ８）のドレインと接続されている。したがって、ＰチャネルＭＯＳＦＥＴ（Ｍ３，Ｍ４）のゲートには、ＮチャネルＭＳＯＦＥＴ（Ｍ１，Ｍ２）のソース電圧ＶSからＰチャネルＭＯＳＦＥＴ（Ｍ８）のゲート・ソース間電圧（所定レベル）だけ低い電圧が印加されることとなる。すなわち、オペアンプ３０ａでは、オペアンプ２０の場合と比較してＮチャネルＭＯＳＦＥＴ（Ｍ１，Ｍ２）のドレイン・ソース間電圧ＶDSを低くすることが可能である。ＮチャネルＭＯＳＦＥＴ（Ｍ１，Ｍ２）におけるドレイン・ソース間電圧ＶDSとドレイン電流ＩDとの特性に応じてドレイン・ソース間電圧ＶDSを低くすることにより、ＮチャネルＭＯＳＦＥＴ（Ｍ１，Ｍ２）を安定動作させることが可能となり、入力電圧レベルによらず安定した差動増幅が可能となる。
【００３６】
図５は、レベルシフト回路の具体化したオペアンプの構成の他の例を示す図である。オペアンプ３０ｂは、オペアンプ３０のレベルシフト回路３１を定電流源３２及びＰチャネルＭＯＳＦＥＴ（Ｍ９：第５トランジスタ）により実現している。
【００３７】
定電流源３２は、一端に電源電圧ＶDDが印加され、他端がＰチャネルＭＯＳＦＥＴ（Ｍ９）のソースと接続されている。そして、ＰチャネルＭＯＳＦＥＴ（Ｍ９）は、ドレインが接地され、ゲートがＮチャネルＭＯＳＦＥＴ（Ｍ１，Ｍ２）のソースと接続されている。そして、カスコードトランジスタであるＰチャネルＭＯＳＦＥＴ（Ｍ３，Ｍ４）のゲートは、ＰチャネルＭＯＳＦＥＴ（Ｍ９）のソース（制御電極との間で閾値電圧を発生させる一方の側の電極）と接続されている。したがって、ＰチャネルＭＯＳＦＥＴ（Ｍ３，Ｍ４）のゲートには、ＮチャネルＭＳＯＦＥＴ（Ｍ１，Ｍ２）のソース電圧ＶSからＰチャネルＭＯＳＦＥＴ（Ｍ９）のゲート・ソース間電圧（所定レベル）だけ高い電圧が印加されることとなる。すなわち、オペアンプ３０ｂでは、オペアンプ２０の場合と比較してＮチャネルＭＯＳＦＥＴ（Ｍ１，Ｍ２）のドレイン・ソース間電圧ＶDSを高くすることが可能である。ＮチャネルＭＯＳＦＥＴ（Ｍ１，Ｍ２）におけるドレイン・ソース間電圧ＶDSとドレイン電流ＩDとの特性に応じてドレイン・ソース間電圧ＶDSを高くすることにより、ＮチャネルＭＯＳＦＥＴ（Ｍ１，Ｍ２）を安定動作させることが可能となり、入力電圧レベルによらず安定した差動増幅が可能となる。
【００３８】
以上、本実施形態の差動増幅回路について説明した。前述したように、差動トランジスタ１１のソース電圧ＶSに応じた電圧をカスコードトランジスタ１２のゲートに印加することにより、差動トランジスタ１１のドレイン・ソース間電圧ＶDSを入力電圧（同相電圧）によらず一定とすることができる。したがって、差動増幅回路１０（１０ａ）では、入力電圧（同相電圧）の電圧レベルによらず、安定した差動増幅が可能となる。
【００３９】
例えば、差動増幅回路１０に示したように、カスコードトランジスタ１２のゲートを差動トランジスタ１１のソースと接続することにより、差動トランジスタ１１のドレイン電圧ＶDをソース電圧ＶSに伴って変化させ、ドレイン・ソース間電圧ＶDSを一定とすることができる。
【００４０】
また、差動増幅回路１０ａに示したように、レベルシフト回路３１を設けることにより、差動トランジスタ１１のドレイン・ソース間電圧ＶDSを差動トランジスタ１１の特性に合わせた所望の電圧レベルとすることが可能となる。これにより、差動増幅回路１０ａにおける安定した差動増幅が可能となる。
【００４１】
そして、レベルシフト回路３１は、例えば、図４のオペアンプ３０ａに示したように、ＰチャネルＭＯＳＦＥＴ（Ｍ８）を用いて実現することができる。これにより、差動トランジスタ１１の特性に応じてドレイン・ソース間電圧ＶDSを低くすることが可能となり、差動増幅回路１０ａにおける安定した差動増幅が可能となる。
【００４２】
また、レベルシフト回路３１は、例えば、図５のオペアンプ３０ｂに示したように、ＰチャネルＭＯＳＦＥＴ（Ｍ９）を用いて実現することができる。これにより、差動トランジスタ１１の特性に応じてドレイン・ソース間電圧ＶDSを高くすることが可能となり、差動増幅回路１０ａにおける安定した差動増幅が可能となる。
【００４３】
なお、上記実施形態は本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更、改良され得ると共に、本発明にはその等価物も含まれる。
【００４４】
例えば、レベルシフト回路３１は図４及び図５に示した例に限られず、例えば抵抗を用いて電圧を上下させる等、周知のレベルシフト回路を用いることにより、ＮチャネルＭＯＳＦＥＴ（Ｍ１，Ｍ２）におけるドレイン・ソース間電圧ＶDSを様々なレベルに設定することが可能である。
【図面の簡単な説明】
【００４５】
【図１】本発明の一実施形態であるフォールデッドカスコード型の差動増幅回路の構成を示す図である。
【図２】本実施形態の差動増幅回路を適用したオペアンプの構成例を示す図である。
【図３】本実施形態の差動増幅回路にレベルシフト回路を追加した構成例を示す図である。
【図４】レベルシフト回路を具体化したオペアンプの構成の一例を示す図である。
【図５】レベルシフト回路を具体化したオペアンプの構成の他の例を示す図である。
【図６】一般的なフォールデッドカスコード型差動増幅回路の構成例を示す図である。
【図７】ドレイン・ソース間電圧とドレイン電流との関係の一例を示す図である。
【符号の説明】
【００４６】
１０  差動増幅回路
１１  差動トランジスタ
１２  カスコードトランジスタ
１３〜１５，２１，３２  定電流源
２０，３０，３０ａ，３０ｂ  オペアンプ
３１  レベルシフト回路
Ｍ１，Ｍ２，Ｍ５〜Ｍ７  ＮチャネルＭＯＳＦＥＴ
Ｍ３，Ｍ４，Ｍ８，Ｍ９  ＰチャネルＭＯＳＦＥＴ
【図１】
2008141356.tif 000003
【図２】
2008141356.tif 000004
【図３】
2008141356.tif 000005
【図４】
2008141356.tif 000006
【図５】
2008141356.tif 000007
【図６】
2008141356.tif 000008
【図７】
2008141356.tif 000009