(57)【要約】【課題】半導体記憶装置のアクティブスタンバイ時において、内部電圧発生回路が消費する電力を低減する。【解決手段】メモリバンクＢＡＮＫ０〜３と、４個のメモリバンクに対して１個割り当てられた第１の内部電圧発生回路ＶＰＥＲＩＡＣＴＧと、２個のメモリバンクに対して１個割り当てられた第２の内部電圧発生回路ＶＰＥＲＩＡＣＴＵ１，ＶＰＲＥＩＡＣＴＤ１とを備える。第１の内部電圧発生回路は、メモリバンクＢＡＮＫ０〜３のいずれかがアクティブ状態である場合に内部電圧ＶＰＥＲＩを供給し、第２の内部電圧発生回路は、対応するメモリバンクＢＡＮＫ０，１のいずれか又はＢＡＮＫ２，３のいずれかがアクティブ状態であって、且つ、バースト動作を行っている期間に内部電圧ＶＰＥＲＩを供給する。これにより、アクティブスタンバイ時における電流規格をオーバーする可能性が低減する。【選択図】図１
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【特許請求の範囲】
【請求項１】
ｎ（ｎは２以上の整数）個のメモリバンクと、ｍ（ｍはｎ以下の整数）個のメモリバンクに対して１個割り当てられた第１の内部電圧発生回路と、ｐ（ｐはｎ以下の整数）個のメモリバンクに対して１個割り当てられた第２の内部電圧発生回路とを備え、
前記第１の内部電圧発生回路は、対応するメモリバンクのいずれかがアクティブ状態である場合に内部電圧を供給し、
前記第２の内部電圧発生回路は、対応するメモリバンクのいずれかがアクティブ状態であって、且つ、所定の動作を行っている期間に前記内部電圧を供給することを特徴とする半導体記憶装置。
【請求項２】
前記第２の内部電圧発生回路は、前記第１の内部電圧発生回路よりも電源供給能力が高いことを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記ｐは、２以上であって、前記ｍ未満であることを特徴とする請求項１又は２に記載の半導体記憶装置。
【請求項４】
前記ｍは、前記ｎと同数であることを特徴とする請求項１乃至３のいずれか一項に記載の半導体記憶装置。
【請求項５】
少なくとも前記ｎ個のメモリバンクがスタンバイ状態である場合に前記内部電圧を供給する第３の内部電圧発生回路をさらに備えることを特徴とする請求項１乃至４のいずれか一項に記載の半導体記憶装置。
【請求項６】
ｑ（ｑはｍ以下の整数）個のメモリバンクに対して１個割り当てられた第４の内部電圧発生回路をさらに備え、
前記第４の内部電圧発生回路は、対応するメモリバンクのいずれかがアクティブ状態である場合に前記内部電圧を供給することを特徴とする請求項１乃至５のいずれか一項に記載の半導体記憶装置。
【請求項７】
前記ｑは、前記ｐと同数であることを特徴とする請求項６に記載の半導体記憶装置。
【請求項８】
前記所定の動作はバースト動作であることを特徴とする請求項１乃至７のいずれか一項に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体記憶装置に関し、特に、複数のメモリバンクが分散配置された半導体記憶装置に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）に代表される半導体記憶装置は、内部での並列動作を可能とすべく、メモリセルアレイが複数のメモリバンクに分割されていることが多い。外部からは、各メモリバンクに対して個別にコマンドを発行可能であり、このため、アクティブとなっている期間はメモリバンクごとに異なる。
【０００３】
各メモリバンクの消費電力は、アクティブ状態である場合とスタンバイ状態である場合とで大きく異なる。このため、通常は、常時活性化されるスタンバイ用内部電圧発生回路と、対応するメモリバンクがアクティブ状態である期間にだけ活性化されるアクティブ用内部電圧発生回路の両方が用いられる（特許文献１参照）。
【０００４】
通常、アクティブ用内部電圧発生回路は、各メモリバンクに対してそれぞれ設けられることから、多数のメモリバンクが並列動作を行うと、アクティブ用内部電圧発生回路自体が消費する電力が増大する。このような電力消費は、通常動作時においては大きな問題とならないが、アクティブスタンバイ時においては電流規格をオーバーする原因となることがあった。
【特許文献１】特開２００６−１２７７２７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
したがって、本発明は、アクティブスタンバイ時において内部電圧発生回路が消費する電力を低減することを目的とする。
【課題を解決するための手段】
【０００６】
本発明による半導体記憶装置は、ｎ（ｎは２以上の整数）個のメモリバンクと、ｍ（ｍはｎ以下の整数）個のメモリバンクに対して１個割り当てられた第１の内部電圧発生回路と、ｐ（ｐはｎ以下の整数）個のメモリバンクに対して１個割り当てられた第２の内部電圧発生回路とを備え、前記第１の内部電圧発生回路は、対応するメモリバンクのいずれかがアクティブ状態である場合に内部電圧を供給し、前記第２の内部電圧発生回路は、対応するメモリバンクのいずれかがアクティブ状態であって、且つ、所定の動作を行っている期間に前記内部電圧を供給することを特徴とする。
【０００７】
本発明において、第２の内部電圧発生回路は、第１の内部電圧発生回路よりも電源供給能力が高いことが好ましい。また、本発明による半導体記憶装置は、少なくともｎ個のメモリバンクがスタンバイ状態である場合に内部電圧を供給する第３の内部電圧発生回路をさらに備えることがこのましい。さらに、本発明による半導体記憶装置は、ｑ（ｑはｍ以下の整数）個のメモリバンクに対して１個割り当てられた第４の内部電圧発生回路をさらに備え、第４の内部電圧発生回路は、対応するメモリバンクのいずれかがアクティブ状態である場合に前記内部電圧を供給することが好ましい。
【発明の効果】
【０００８】
本発明によれば、メモリバンクがアクティブ状態である場合に内部電圧を供給する内部電圧発生回路を２種類備え、このうち、第２の内部電圧発生回路については、バースト動作のように電力消費の大きい動作を行っている期間だけ活性化させていることから、多数のメモリバンクが並列動作を行った場合であっても、内部電圧発生回路自体が消費する電力は抑制される。このため、アクティブスタンバイ時における電流規格をオーバーする可能性を低減すること可能となる。
【発明を実施するための最良の形態】
【０００９】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１０】
図１は、本発明の好ましい第１の実施形態による半導体記憶装置の構造を示す模式的な平面図である。
【００１１】
本実施形態による半導体記憶装置は例えばＤＲＡＭであり、図１に示すように、メモリセルアレイが４つのメモリバンクＢＡＮＫ０〜ＢＡＮＫ３に分割されている。各メモリバンクに対しては、外部から個別にコマンドを発行可能であるため、アクティブとなっている期間はメモリバンクごとに異なる。
【００１２】
これらメモリバンクＢＡＮＫ０〜３は、それぞれ対応するバンクアクティブ信号ＡＣＴ０〜３に応答して活性化される。図２（ａ）に示すように、バンクアクティブ信号ＡＣＴ０〜３のうち、バンクアクティブ信号ＡＣＴ０，１はＯＲ回路１２１に入力され、これによってバンクアクティブ信号ＡＣＴＵが生成される。同様に、図２（ｂ）に示すように、バンクアクティブ信号ＡＣＴ２，３はＯＲ回路１２２に入力され、これによってバンクアクティブ信号ＡＣＴＤが生成される。
【００１３】
チップ１００上においてメモリバンクとメモリバンクの間の領域は、コントローラやデコーダなどの周辺回路が配置される周辺回路領域として利用される。周辺回路としては、各メモリバンクと入出力回路（図示せず）との間におけるデータの転送を行う回路などが含まれる。
【００１４】
これら周辺回路を動作させる内部電圧ＶＰＥＲＩは、３種類の内部電圧発生回路によって生成される。１つ目は、メモリバンクＢＡＮＫ０〜３に対して共通に割り当てられた第１の内部電圧発生回路ＶＰＥＲＩＡＣＴＧであり、２つ目は、バンクＢＡＮＫ０，１及びＢＡＮＫ２，３に対してそれぞれ割り当てられた第２の内部電圧発生回路ＶＰＥＲＩＡＣＴＵ１，ＶＰＥＲＩＡＣＴＤ１であり、３つ目は、メモリバンクＢＡＮＫ０〜３に対して共通に割り当てられた第３の内部電圧発生回路ＶＰＥＲＩＳＴＹである。
【００１５】
第１の内部電圧発生回路ＶＰＥＲＩＡＣＴＧは、バンクアクティブ信号ＡＣＴＵとバンクアクティブ信号ＡＣＴＤを受けるＯＲ回路１０１の出力に応答して内部電圧ＶＰＥＲＩを供給する。したがって、第１の内部電圧発生回路ＶＰＥＲＩＡＣＴＧは、バンクＢＡＮＫ０〜３のいずれかがアクティブ状態である場合に内部電圧ＶＰＥＲＩの供給を行う。第１の内部電圧発生回路ＶＰＥＲＩＡＣＴＧの電源供給能力としては、４つのバンクＢＡＮＫ０〜３が全てアクティブ状態となっているものの、バースト動作が行われていない期間における消費電力を十分に供給可能な程度（相対的に中程度）に設計される。
【００１６】
第２の内部電圧発生回路ＶＰＥＲＩＡＣＴＵ１は、バンクアクティブ信号ＡＣＴＵとバースト信号ＢＳＴを受けるＡＮＤ回路１０２の出力に応答して内部電圧ＶＰＥＲＩを供給する。一方、第２の内部電圧発生回路ＶＰＥＲＩＡＣＴＤ１は、バンクアクティブ信号ＡＣＴＤとバースト信号ＢＳＴを受けるＡＮＤ回路１０３の出力に応答して内部電圧ＶＰＥＲＩを供給する。バースト信号ＢＳＴは、図示しない入出力回路がバースト動作（バースト入力動作又はバースト出力動作）を行っている期間において活性化される信号である。
【００１７】
したがって、第２の内部電圧発生回路ＶＰＥＲＩＡＣＴＵ１は、バンクＢＡＮＫ０，１のいずれかがアクティブ状態であって、且つ、バースト動作を行っている期間において内部電圧ＶＰＥＲＩの供給を行う。同様に、第２の内部電圧発生回路ＶＰＥＲＩＡＣＴＤ１は、バンクＢＡＮＫ２，３のいずれかがアクティブ状態であって、且つ、バースト動作を行っている期間において内部電圧ＶＰＥＲＩの供給を行う。これら第２の内部電圧発生回路ＶＰＥＲＩＡＣＴＵ１，ＶＰＥＲＩＡＣＴＤ１の電源供給能力としては、電力消費が最大となるバースト動作期間における消費電力を十分に供給可能な程度（相対的に高程度）に設計される。
【００１８】
第３の内部電圧発生回路ＶＰＥＲＩＳＴＹは、内部電圧ＶＰＥＲＩを常時供給する回路である。第３の内部電圧発生回路ＶＰＥＲＩＳＴＹの電源供給能力としては、全てのメモリバンクＢＡＮＫ０〜３がスタンバイ状態である期間において、内部電圧ＶＰＥＲＩを安定させることが可能な程度に設計される。したがって、第３の内部電圧発生回路ＶＰＥＲＩＳＴＹの電源供給能力としては、４つのバンクＢＡＮＫ０〜３が全てスタンバイ状態となっている期間における消費電力を十分に供給可能な程度（相対的に低程度）に設計される。
【００１９】
図３は第１又は第２の内部電源発生回路ＶＰＥＲＩＡＣＴＧ，ＶＰＥＲＩＡＣＴＵ１，ＶＰＥＲＩＡＣＴＤ１の回路図であり、図４は第３の内部電圧発生回路ＶＰＥＲＩＳＴＹの回路図である。
【００２０】
図３及び図４に示すように、これら内部電源発生回路は互いにほぼ同じ回路構成を有している。つまり、いずれの回路も、基準電圧ＶＰＥＲＩｒｅｆと内部電圧ＶＰＥＲＩとを比較するコンパレータ１１１と、コンパレータ１１１の出力を受けるＰチャンネルＭＯＳトランジスタ１１２によって構成されている。但し、第１又は第２の内部電源発生回路ＶＰＥＲＩＡＣＴＧ，ＶＰＥＲＩＡＣＴＵ１，ＶＰＥＲＩＡＣＴＤ１に含まれるコンパレータ１１１には、対応するアクティブ信号ＡＣＴが供給されており、これが活性化している期間のみ比較動作を行う。第３の内部電圧発生回路ＶＰＥＲＩＳＴＹに含まれるコンパレータ１１１にはこのような活性化信号は供給されておらず、したがって、常時比較動作を行う。
【００２１】
図５は図３に示したコンパレータ１１１の回路図であり、図６は図４に示したコンパレータ１１１の回路図である。図５及び図６に示すように、いずれもコンパレータ１１１も差動増幅回路によって構成されているが、図５に示す回路では、電流源を構成するＮチャンネルＭＯＳトランジスタのゲートにアクティブ信号ＡＣＴが供給されているのに対し、図６に示す回路では、電流源を構成するＮチャンネルＭＯＳトランジスタのゲートがハイレベルに固定されている。
【００２２】
このような構成により、いずれの内部電源発生回路とも、内部電圧ＶＰＥＲＩが基準電圧ＶＰＥＲＩｒｅｆよりも低下するとトランジスタ１１２をオンさせ、内部電圧ＶＰＥＲＩを上昇させる。これにより、内部電圧ＶＰＥＲＩはほぼ一定に保たれる。
【００２３】
図７は、本実施形態による半導体記憶装置の動作を説明するためのタイミング図である。
【００２４】
図７に示す例では、時刻ｔ１１から時刻ｔ１２の期間においてバンクアクティブ信号ＡＣＴ０が活性化し、時刻ｔ２１から時刻ｔ２２の期間においてバンクアクティブ信号ＡＣＴ１が活性化している。この場合、バンクアクティブ信号ＡＣＴＵは、バンクアクティブ信号ＡＣＴ０及びバンクアクティブ信号ＡＣＴ１の少なくとも一方が活性化している期間、つまり、時刻ｔ１１から時刻ｔ２２の期間において活性化する。したがって、この期間において第１の内部電圧発生回路ＶＰＥＲＩＡＣＴＧが活性化し、相対的に中程度の駆動能力にて内部電圧ＶＰＥＲＩを供給する。
【００２５】
また、バンクアクティブ信号ＡＣＴ０が活性化している間にバースト動作が行われると、この期間において、バースト信号ＢＳＴが活性化する。同様に、バンクアクティブ信号ＡＣＴ１が活性化している間にバースト動作が行われると、この期間において、バースト信号ＢＳＴが活性化する。したがって、これらの期間において第２の内部電圧発生回路ＶＰＥＲＩＡＣＴＵが活性化し、高い駆動能力にて内部電圧ＶＰＥＲＩを供給する。
【００２６】
このように、本実施形態による半導体記憶装置では、メモリバンクがアクティブ状態である場合に内部電圧ＶＰＥＲＩを供給する内部電圧発生回路を２種類設けている。このうち、第１の内部電圧発生回路ＶＰＥＲＩＡＣＴＧについては、バースト動作が行われていない期間の電力を供給し、第２の内部電圧発生回路ＶＰＥＲＩＡＣＴＵ１，ＶＰＥＲＩＡＣＴＤ１については、消費電力が最大となるバースト動作期間の電力を供給している。このため、多数のメモリバンクが並列動作を行った場合であっても、全体として内部電圧発生回路が消費する電力は抑制されることから、アクティブスタンバイ時における電流規格をオーバーする可能性を低減すること可能となる。
【００２７】
次に、本発明の好ましい第２の実施形態について説明する。
【００２８】
図８は、本発明の好ましい第２の実施形態による半導体記憶装置の構造を示す模式的な平面図である。
【００２９】
本実施形態による半導体記憶装置は、バンクＢＡＮＫ０，１及びＢＡＮＫ２，３に対してそれぞれ割り当てられた第４の内部電圧発生回路ＶＰＥＲＩＡＣＴＵ，ＶＰＥＲＩＡＣＴＤが設けられている点において、上記第１の実施形態と異なる。その他の点については、第１の実施形態と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。
【００３０】
第４の内部電圧発生回路ＶＰＥＲＩＡＣＴＵ，ＶＰＥＲＩＡＣＴＤは、それぞれバンクアクティブ信号ＡＣＴＵ，ＡＣＴＤに応答して内部電圧ＶＰＥＲＩを供給する。したがって、第４の内部電圧発生回路ＶＰＥＲＩＡＣＴＵは、バンクＢＡＮＫ０，１のいずれかがアクティブ状態である場合に内部電圧ＶＰＥＲＩの供給を行い、第４の内部電圧発生回路ＶＰＥＲＩＡＣＴＤは、バンクＢＡＮＫ２，３のいずれかがアクティブ状態である場合に内部電圧ＶＰＥＲＩの供給を行う。
【００３１】
これら第４の内部電圧発生回路ＶＰＥＲＩＡＣＴＵ，ＶＰＥＲＩＡＣＴＤの電源供給能力としては、第１の内部電圧発生回路ＶＰＥＲＩＡＣＴＧと、第２の内部電圧発生回路ＶＰＥＲＩＡＣＴＵ１，ＶＰＥＲＩＡＣＴＤ１の間に設定することが好ましい。
【００３２】
本実施形態によれば、対応するメモリバンクのいずれかがアクティブ状態である場合に内部電圧ＶＰＥＲＩを供給する第４の内部電圧発生回路ＶＰＥＲＩＡＣＴＵ，ＶＰＥＲＩＡＣＴＤが追加されていることから、メモリバンクがアクティブ状態である場合の消費電力が比較的多いケースにおいて好適である。
【００３３】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００３４】
例えば、上記各実施形態では、全メモリバンクに対して第１の内部電圧発生回路ＶＰＥＲＩＡＣＴＧを一つだけ設けているが、第１の内部電圧発生回路の数については特に限定されない。したがって、第１の内部電圧発生回路を複数個設け、アクティブ状態となるメモリバンクに応じて選択的に動作させても構わない。
【００３５】
また、上記各実施形態では、２つのメモリバンクに対して第２の内部電圧発生回路ＶＰＥＲＩＡＣＴＵ１又はＶＰＥＲＩＡＣＴＤ１を一つずつ設けているが、第２の内部電圧発生回路の数についても特に限定されない。したがって、メモリバンクごとに第２の内部電圧発生回路を割り当てても構わない。
【００３６】
同様に、上記第２の実施形態では、２つのメモリバンクに対して第４の内部電圧発生回路ＶＰＥＲＩＡＣＴＵ又はＶＰＥＲＩＡＣＴＤを一つずつ設けているが、第４の内部電圧発生回路の数についても特に限定されない。したがって、メモリバンクごとに第４の内部電圧発生回路を割り当てても構わない。
【００３７】
さらに、上記各実施形態では、バースト動作を行っている期間に第２の内部電圧発生回路を活性化させているが、第２の内部電圧発生回路を活性化させる動作としてはこれに限定されず、電力消費が増大する他の動作であっても構わない。
【図面の簡単な説明】
【００３８】
【図１】本発明の好ましい第１の実施形態による半導体記憶装置の構造を示す模式的な平面図である。
【図２】（ａ）はバンクアクティブ信号ＡＣＴＵを生成する回路を示し、（ｂ）はバンクアクティブ信号ＡＣＴＤを生成する回路を示している。
【図３】第１又は第２の内部電源発生回路ＶＰＥＲＩＡＣＴＧ，ＶＰＥＲＩＡＣＴＵ１，ＶＰＥＲＩＡＣＴＤ１の回路図である。
【図４】第３の内部電圧発生回路ＶＰＥＲＩＳＴＹの回路図である。
【図５】図３に示したコンパレータ１１１の回路図である。
【図６】図４に示したコンパレータ１１１の回路図である。
【図７】図１に示す半導体記憶装置の動作を説明するためのタイミング図である。
【図８】本発明の好ましい第２の実施形態による半導体記憶装置の構造を示す模式的な平面図である。
【符号の説明】
【００３９】
１００      チップ
１０１，１２１，１２２      ＯＲ回路
１０２，１０３      ＡＮＤ回路
１１１      コンパレータ
１１２      トランジスタ
ＡＣＴ０〜７，ＡＣＴＵ，ＡＣＴＤ      バンクアクティブ信号
ＢＡＮＫ０〜７    メモリバンク
ＢＳＴ      バースト信号
ＶＰＥＲＩＡＣＴＧ    第１の内部電圧発生回路
ＶＰＥＲＩＡＣＴＵ１，ＶＰＥＲＩＡＣＴＤ１    第２の内部電圧発生回路
ＶＰＥＲＩＳＴＹ      第３の内部電圧発生回路
ＶＰＥＲＩＡＣＴＵ，ＶＰＥＲＩＡＣＴＤ    第４の内部電圧発生回路
【図１】
2008159128.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2008159128.tif 000008
【図７】
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【図８】
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