(57)【要約】【課題】良好な半導体装置およびそのような半導体装置を作製するための良好な方法を提供する。【解決手段】本発明は、半導体材料と金属の合金から形成され、合金の仕事関数を変調させる仕事関数変調元素を含む完全にシリサイド化されたゲート電極（４）と、完全にシリサイド化されたゲート電極（４）に接触した誘電体（３）とを含む半導体装置（１）を提供する。完全にシリサイド化された電極と直接接触する誘電体（３）の少なくとも一部は、仕事関数変調元素が誘電体（３）中に注入され、および／または誘電体（３）に向かって拡散するのを実質的に防止するストップ金属を含む。本発明は、また、そのような半導体装置（１）を形成する方法を提供する。【選択図】図３
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【特許請求の範囲】
【請求項１】
半導体装置装置（１）であって、
半導体材料と金属の合金から形成され、合金の仕事関数を変調させる仕事関数変調元素を含む完全にシリサイド化されたゲート電極（４）と、
完全にシリサイド化されたゲート電極（４）に接触した誘電体（３）とを含み、
完全にシリサイド化された電極と直接接触する誘電体（３）の少なくとも一部は、仕事関数変調元素が誘電体（３）中に注入され、および／または誘電体（３）に向かって拡散するのを実質的に防止するストップ金属を含む半導体装置。
【請求項２】
ストップ金属は、ランタニドとアルミニウムのグループから選択される請求項１に記載の半導体装置。
【請求項３】
ストップ金属は、ストップ金属はハフニウムである請求項２に記載の半導体装置。
【請求項４】
誘電体（３）は、少なくとも第１層（３ａ）と第２層（３ｂ）とを含み、第１層（３ａ）は、完全にシリサイド化された電極（４）と直接接触し、ストップ金属を含む請求項１に記載の半導体装置。
【請求項５】
誘電体（３）は、単一層から形成され、誘電体（３）の単一層は、完全にシリサイド化された電極（４）に向かって増加するストップ金属の濃度傾斜を含む請求項１に記載の半導体装置。
【請求項６】
誘電体（３）は、単一層から形成され、ストップ金属は、誘電体（３）の単一層中に均一に分布した請求項１に記載の半導体装置。
【請求項７】
誘電体の一部（３ａ）は、１モノレイヤーから１０ｎｍの範囲の膜厚を有するストップ層を含む請求項１に記載の半導体装置。
【請求項８】
ストップ金属を含む誘電体の一部（３ａ）は、更に、Ｓｉ、Ｏ、およびＮの少なくとも１つを含む請求項１に記載の半導体装置。
【請求項９】
半導体材料は、シリコン、シリコンゲルマニウム、およびゲルマニウムの１つを含む請求項１に記載の半導体装置。
【請求項１０】
金属は、ミッドギャップ型の仕事関数を有する合金を形成するように選択された請求項１に記載の半導体装置。
【請求項１１】
金属は、ニッケルを含む請求項１に記載の半導体装置。
【請求項１２】
仕事関数変調元素は、合金の仕事関数をｎ型の仕事関数に向かって変調するように選択される請求項１に記載の半導体装置。
【請求項１３】
仕事関数変調元素は、ランタニドのグループから選択される請求項１２に記載の半導体装置。
【請求項１４】
仕事関数変調元素は、イッテルビウムである請求項１３に記載の半導体装置。
【請求項１５】
半導体装置の製造方法であって、かかる方法は、
基板（２）の上に誘電体（３）を形成する工程と、
誘電体（３）の上に、直接接触するように完全にシリサイド化された電極（４）を形成する工程であって、完全にシリサイド化された電極（４）は、半導体材料と金属の合金と、仕事関数変調元素とを含む工程と、を含み、
かかる方法は更に、
完全にシリサイド化された電極（４）と直接接触する誘電体（３）の少なくとも一部にストップ金属を供給し、仕事関数変調元素が、誘電体（３）中に注入され、および／または誘電体（３）に向かって拡散するのを実質的に防止する半導体装置の製造方法。
【請求項１６】
誘電体（３ａ）を形成する工程は、少なくとも第１層と第２層（３ａ、３ｂ）からなるスタックであって、第１層（３ａ）は完全にシリサイド化された電極（４）と直接接触するスタックを形成する工程で行われ、
少なくとも誘電体（３）の一部にストップ金属を提供する工程が、ストップ金属を第１層（３ａ）に供給して行われる請求項１５に記載の製造方法。
【請求項１７】
誘電体（３）を形成する工程は、単一層を形成して行われ、誘電体（３）の少なくとも一部にストップ金属を供給する工程は、完全にシリサイド化された電極（４）に向かってストップ金属の濃度傾斜が増加するように行われる請求項１５に記載の製造方法。
【請求項１８】
誘電体（３）を形成する工程は、単一層を形成して行われ、誘電体（３）の少なくとも一部にストップ金属を供給する工程は、ストップ金属が誘電体（３）に均一に分布するように行われる請求項１５に記載の製造方法。
【請求項１９】
ストップ金属を含む誘電体の一部（３ａ）は、１モノレイヤーから１０ｎｍの範囲の膜厚を有する請求項１５に記載の製造方法。
【請求項２０】
ストップ金属は、ランタニドとアルミニウムのグループから選択される請求項１５に記載の製造方法。
【請求項２１】
ストップ金属は、ハフニウムである請求項２０に記載の製造方法。
【請求項２２】
完全にシリサイド化された電極（４）を形成する工程が、
半導体材料の層を形成する工程と、
半導体材料中に仕事関数変調元素を供給する工程と、
金属の層を形成する工程と、
半導体材料と金属との合金を形成する工程と、を含む請求項１５に記載の製造方法。
【請求項２３】
半導体材料の層を形成する工程は、シリコン、シリコンゲルマニウム、およびゲルマニウムの１つからなる層を形成して行われる請求項２２に記載の製造方法。
【請求項２４】
金属の層を形成する工程は、ミッドギャップ型の仕事関数を有する合金を形成するように行われる請求項２２に記載の製造方法。
【請求項２５】
金属は、ニッケルを含む請求項２４に記載の製造方法。
【請求項２６】
仕事関数変調元素の供給は、合金の仕事関数が、ｎ型の仕事関数に向かって変調するように行われる請求項１５に記載の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。更には、本発明は、誘電体と、仕事関数変調元素を含み、誘電体に直接接続された電極を含む半導体装置に関する。電極に直接接続される誘電体の一部は、金属のようなストップ材料を含み、仕事関数変調元素中への注入および／または仕事関数変調元素に向かう拡散を防止する。
【背景技術】
【０００２】
半導体技術のメインストリームでは、ＭＯＳＦＥＴ（金属酸化物半導体電界効果トランジスタ）が基本素子として使用され、例えばスイッチング素子や電荷蓄積素子として使用される。ＭＯＳＦＥＴデバイスは、ゲート誘電体を介してゲート電極に絶縁されて接続された半導体チャネル領域を含む。半導体チャネル領域は、その両側に、ソース接合とドレイン接合が対向して接続されている。
【０００３】
ＭＯＳＦＥＴ装置の性能を改良するために、ゲート電極材料として使用される多結晶シリコンが、金属材料で置き換えられてきた。金属ゲートは、ゲート空乏化、ドーパント拡散、又は中距離抵抗のような、半導体材料で形成されたゲート電極に関連する欠点に悩まされない。近年、金属電極を作製するにあたり、シリサイドを適用することに十分興味が示されている。特に、完全にシリサイド化されたフリーシリサイド（ＦＵＳＩ）ゲートは、約束された候補になることを示す。プロセスの観点から、ＦＵＳＩゲートは、例えば、半導体領域のシート抵抗を減らすために、先のテクノロジノードで使用されるセルフアラインシリサイドプロセスのバリエーションとして行うことができる。ＦＵＳＩのアプローチでは、ゲート電極中にゲート誘電体との界面に至るまでシリサイドが形成され、これにより、ゲート電極の多結晶シリコン材料が完全に消費される。
【０００４】
Ｎｉシリサイドは、ゲート電極を形成するための魅力的な候補に見える。なぜならばシリコンゲートのパターニングやセルフアラインシリサイド形成プロセスのような、従来のＣＭＯＳ技術世代で適用される多くの形態のプロセスフローが使用できるからである。ＮｉＳｉＦＵＳＩゲートに対して魅力的な注意を与えるキー特性は、ＳｉＯ２ゲート誘電体に対する効果的な仕事関数の変調の可能性であり、両タイプのＭＯＳＦＥＴを形成するのに、ゲート電極に異なったバルク材料を使用することなく、ドーパントによりｎＭＯＳやｐＭＯＳデバイスの閾値電圧（Ｖｔ）の変調が可能になることである。ｈｉｇｈ−ｋ（高誘電率）誘電体上のＮｉＦＵＳＩゲートの集積や特性は、最先端のＣＭＯＳの適用にとっても興味がある。
【０００５】
テクニカルダイジェストＩＥＤＭミーティング２００５の、６３０〜６３３頁に、H. Y. Yu らが記載している「ＹｂドーピングによるＮｉＦＵＳＩの仕事関数の変調：ミッドギャップからｎ型バンド端まで」では、ニッケルシリコンゲート電極中にイッテルビウムを含むことにより、ＳｉＯＮゲート誘電体上に形成されたニッケルシリサイドＦＵＳＩゲートの仕事関数を変調させる方法が記載されている。ＮｉＦＵＳＩゲートの仕事関数は、Ｙｂのドーピングにより、４．７２ｅＶから４．２２ｅＶに低減される。ゲート電極とゲート誘電体の界面で、Ｙｂがパイルアップし、ゲート誘電体中へのＹｂの拡散を促進することも報告されている。
【非特許文献１】テクニカルダイジェストＩＥＤＭミーティング２００５、６３０〜６３３頁
【発明の開示】
【発明が解決しようとする課題】
【０００６】
金属ゲート電極で多結晶シリコンゲート電極を置き換える試みだけでなく、ゲート誘電体層の膜厚を低減することも試みられている。従来のシリコン酸化物ゲート誘電体の膜厚は、その実用限界まで低減された。良好な誘電体カップリングを確実にするために、誘電体材料の等価電気酸化膜の膜厚（ＥＥＯＴ）は、０．５ｎｍから２ｎｍの範囲である必要がある。しかしながら、０．５ｎｍから２ｎｍの膜厚のシリコン酸化層は、供給電圧に耐えられず、このため、より厚い誘電体が必要となる。このため、十分な物理的膜厚と限定されたＥＥＯＴを提供できるｈｉｇｈ−ｋ誘電体材料が使用される。その比は、誘電体材料の誘電率（ｋ値）により決定される。この目的のために、他の材料が、ゲート誘電体を形成する代わりの材料として調査される。第１に、シリコン酸窒化物が、代わりのゲート誘電体材料として使用される。他の代わりの誘電体材料は、数ナノメータのＥＥＯＴを有するが、大きな物理的膜厚を有するように考えられる。それらの代わりの材料は、シリコン酸化物の誘電率（ｋ＝３．９）に比較して、より高い誘電率により特徴づけられ、ｈｉｇｈ−ｋ誘電体材料と呼ばれる。これらのｈｉｇｈ−ｋ誘電体材料は、４から４０までのｋ値を有する。
【０００７】
ドーパント、特に仕事関数変調元素として使用されるようなドーパントを含むＦＵＳＩゲート電極を有するＭＯＳＦＥＴ装置を製造する場合、そのようなドーパントのないＭＯＳＦＥＴ装置から、ＭＯＳＦＥＴ装置の電気特性が離れることが観察される。特に、ｎ型ＭＯＳＦＥＴのイッテルビウムドープされたニッケルＦＵＳＩゲート電極が、特にシリコン酸窒化ゲート誘電体の上に形成された場合、ゲート誘電体を通るリーク電流は、イッテルビウムを含まないニッケルＦＵＳＩゲート電極に比べて増加する。これは、ゲート電流密度とゲート電圧との関係、またはＪｇｂ（Ａ／ｃｍ２）−Ｖｇｂ（Ｖ）特性を示す図１に示されている。ここでは、ＳｉＯＮ誘電体上に形成されたＹｂ無しのＮｉＳｉＦＵＳＩゲート電極を含むキャパシタ構造（参照番号２０の黒四角で表示）と、ＳｉＯＮ誘電体上に形成されたＹｂドープのＮｉＳｉＦＵＳＩゲート電極を含むキャパシタ構造（参照番号２１、黒ダイアモンドは３０ｋｅＶのエネルギでＹｂがドープされた８０ｎｍの多結晶層、白四角は３０ｋｅＶのエネルギでＹｂがドープされた６０ｎｍの多結晶層、黒四角は２０ｋｅＶのエネルギでＹｂがドープされた４０ｎｍの多結晶層を示し、全ての場合において濃度は４ｅ１５ｃｍ−２である）が示されている。ＹｂドープＮｉＳｉＦＵＳＩゲート電極のゲートリーク電流密度は、ＮｉＳｉＦＵＳＩゲート電極のゲートリーク電流密度より、約２桁大きい。このリーク電流は、ゲート誘電体の膜厚の減少に応じて増加する。
【０００８】
また、そのようなゲートスタックの容量―電圧特性は、多くの界面状態Ｄｉｔの存在を示すずれを示す。ＳｉＯＮゲート電極上のＹｂドープＮｉＳｉＦＵＳＩ電極を含む容量構造に対して得られたゲート容量とゲート電圧、またはＣｇｂ（Ｆ）−Ｖｇｂ（Ｖ）特性を示す図２に示される。図２は、４つの異なった装置から得られた４つの曲線を示す。２つの曲線は、４ｅ１５ｃｍ−３ドーズ、４０ＫのエネルギのＹｂをＮｉＳｉＦＵＳＩにドープして形成された装置から得られた。また２つの曲線は、２ｅ１５ｃｍ−３ドーズ、４０ＫのエネルギのＹｂをドープした装置から得られた。図２の全ての曲線が、実質的に一致することがわかる。最も重要な点は、点線領域２８で表されるこぶ（バンプ）が全ての容量−電圧曲線で観察されることである。このこぶは、界面状態Ｄｉｔの存在を表す。更に、ニッケルイッテルビウムＦＵＳＩゲートの仕事関数が、時間とともに変化することが観察される。
【課題を解決するための手段】
【０００９】
本発明の具体例の目的は、良好な半導体装置およびそのような半導体装置を作製するための良好な方法を提供することにある。
【００１０】
上記目的は、本発明にかかる方法と装置により達成される。
【００１１】
本発明の具体例にかかる半導体装置は、半導体装置のゲート電極のような、主電極の材料の仕事関数を変調するために、仕事関数変調元素が使用された場合の、高いリーク電流の問題を解決する。
【００１２】
第１の形態では、半導体装置は、
半導体材料と金属の合金から形成され、合金の仕事関数を変調させる仕事関数変調元素を含む完全にシリサイド化された電極と、
完全にシリサイド化されたゲート電極に接触した誘電体とを含み、
完全にシリサイド化された電極と直接接触する誘電体の少なくとも一部は、誘電体中にまたは誘電体に向かって仕事関数変調元素が注入および／または拡散するのを実質的に防止する、例えばストップ金属のようなストップ材料と呼ばれる材料を含む。
【００１３】
本発明の具体例にかかる半導体装置は、完全にシリサイド化された電極と直接接触して、例えばストップ金属のようなストップ材料を有しない誘電体を含む半導体装置に比較して、低いリーク電流を示す。
【００１４】
一の形態では、本発明は、半導体材料と金属の合金から形成された完全にシリサイド化された電極を含み、更に合金の仕事関数を変調する元素と、電極と接触した誘電体とを含み、電極と接触した誘電体の少なくとも一部は、誘電体に向かっておよび／または誘電体中に仕事関数変調元素が拡散するのを実質的に防止するように選択された金属のような材料を含む半導体装置を提供する。
【００１５】
ストップ材料は、例えばランタニドとアルミニウムのグループから選択される金属であり、例えばハフニウムである。
【００１６】
本発明の具体例では、誘電体は、少なくとも第１層と第２層とを含む。この具体例では、第１層は、完全にシリサイド化された電極と直接接触し、ストップ金属を含む。
【００１７】
本発明の他の具体例では、誘電体は、単一層から形成される。それらの具体例では、誘電体の単一層は、誘電体が形成される基板から、完全にシリサイド化された電極に向かって増加するストップ金属の濃度傾斜を含む。
【００１８】
本発明の一の具体例では、誘電体は単一層から形成されるが、ストップ金属が誘電体の単一層中に均一に分布する。
【００１９】
本発明の具体例では、ストップ金属を含む誘電体層またはその一部は、１モノレイヤーから１０ｎｍの範囲の膜厚でも良い。
【００２０】
ストップ金属のようなストップ材料を含む誘電体層またはその一部は、更に、Ｓｉ、Ｏ、およびＮの少なくとも１つを含んでも良い。
【００２１】
半導体材料は、シリコン、シリコンゲルマニウム、およびゲルマニウムの１つを含んでも良い。
【００２２】
本発明の具体例では、半導体材料と合金を形成する金属が、ミッドギャップ型の仕事関数を有する合金を形成するように選択される。本発明の具体例では、金属はニッケルを含む。
【００２３】
本発明の具体例では、仕事関数変調元素は、合金の仕事関数をｎ型の仕事関数に向かって変調させるように選択される。仕事関数変調元素は、ランタニドのグループから選択され、例えばイッテルビウムである。他の具体例では、仕事関数変調元素は、合金の仕事関数を、ｐ型の仕事関数に向かって変調するように選択される。
【００２４】
更なる形態では、本発明は、半導体装置の製造方法を提供する。この方法は、
基板の上に誘電体を形成する工程と、
誘電体の上に、直接接触するように完全にシリサイド化された電極を形成する工程であって、完全にシリサイド化された電極は、半導体材料と金属の合金と、仕事関数変調元素とを含む工程とを含む。
【００２５】
かかる方法は更に、完全にシリサイド化された電極と直接接触する誘電体の少なくとも一部にストップ金属のようなストップ材料を供給し、仕事関数変調元素が、誘電体中または誘電体に向かって、注入および／または拡散するのを実質的に防止する工程を含む。
【００２６】
一の形態では、本発明は、半導体材料と金属の合金から形成された完全にシリサイド化された電極を含み、更に合金の仕事関数を変調する元素と、電極と接触した誘電体とを含み、電極と接触した誘電体の少なくとも一部は、誘電体に向かっておよび／または誘電体中に仕事関数変調元素が拡散するのを実質的に防止するように選択された元素を含む半導体装置の作製方法を提供する。この方法は更に、基板を提供する工程と、少なくとも上部がストップ元素を含む誘電体を基板上に形成する工程と、誘電体の上部の上に完全にシリサイド化された電極を形成する工程とを含む。
【００２７】
本発明の具体例では、誘電体の形成工程は、少なくとも第１層と第２層からなるスタックであって、第１層は完全にシリサイド化された電極と直接接触するスタックを形成して行われ、少なくとも誘電体の一部にストップ金属のようなストップ材料を提供する工程が、ストップ金属を第１層に供給して行われる。
【００２８】
本発明の他の具体例では、誘電体を形成する工程が、単一層を形成して行われる。誘電体の少なくとも一部に、ストップ金属のようなストップ材料を供給する工程は、例えばストップ金属のようなストップ材料の濃度傾斜が形成されるように行われる。濃度傾斜は、誘電体が形成される基板から、完全にシリサイド化された電極に向かって増加する。
【００２９】
本発明の他の具体例では、誘電体を形成する工程が、単一層を形成して行われ、誘電体の少なくとも一部に、ストップ金属のようなストップ材料を供給する工程が、ストップ金属のようなストップ材料が誘電体上に均一に分布するように行われる。
【００３０】
ストップ金属のようなストップ材料を誘電体の一部に供給する工程は、ストップ材料を含む誘電体の一部が１モノレイヤーから１０ｎｍの範囲の膜厚を有するように行われる。
【００３１】
ストップ材料を含む誘電体の一部は、更に、少なくともＳｉ、Ｏ、およびＮの少なくとも１つを含む。
【００３２】
ストップ材料が金属の場合、ストップ材料は、ランタニドとアルミニウムのグループから選択され、例えばハフニウムである。
【００３３】
完全にシリサイド化された電極を形成する工程は、
半導体材料の層を形成する工程と、
半導体材料中に仕事関数変調元素を供給する工程と、
シリサイド形成金属の層を形成する工程と、
半導体材料とシリサイド形成金属との合金を形成する工程により行われる。
【００３４】
半導体材料の層を形成する工程は、シリコン、シリコンゲルマニウム、およびゲルマニウムの１つからなる層を形成して行われる。
【００３５】
シリサイド形成金属の層を形成する工程は、ミッドギャップ型の仕事関数を有する合金を形成するように行われる。シリサイド形成金属は、例えばニッケルを含む。
【００３６】
仕事関数変調元素の供給は、合金の仕事関数が、ｎ型の仕事関数に向かって変調するように行われる。変調元素は、ランタニドのグループから選択され、例えばイッテルビウムである。代わりに、仕事関数変調元素の供給は、合金の仕事関数が、ｐ型の仕事関数に向かって変調するように行われても良い。
【００３７】
更なる態様では、本発明は、本発明の具体例にかかる半導体装置の製造方法により得られた半導体装置を提供する。
【００３８】
本発明の特別で好ましい具体例が、独立請求項および従属請求項とともに述べられる。従属請求項の特徴は、必要に応じて、独立請求項の特徴や他の従属請求項の特徴と組み合わされ、単にその請求項に述べられたものではない。
【００３９】
この分野の装置における一定の改良、変化、および進化があるが、本概念は、実質的に新規な改良を示し、従来技術から離れ、より効果的で、安定した、信頼性のあるこの特徴の装置を提供するものと信じられる。
【００４０】
本発明の上述および他の特徴、長所、および優位点は、本発明の原理を例示する添付図面とともに以下の詳細な記載から明らかになるであろう。この記載は、例示としての目的で与えられ、発明の範囲を限定するものではない。以下で引用された参照符号は、添付された図面を示す。
【発明を実施するための最良の形態】
【００４１】
本発明は、特別な具体例について、所定の図面を参酌しながら記載されるが、本発明はこれらに限定されるものではなく、請求の範囲により限定されるものである。記載された図面は概略であり、限定するものではない。図面において、図示目的で、いくつかの要素の大きさは拡張され、縮尺通りに記載されていない。寸法と相対寸法は、本発明の実施の実際の縮小には対応していない。
【００４２】
更に、記載や請求の範囲中の、第１、第２等の用語は、類似の要素の間で区別するために使用され、順位や時間的、空間的、ランクや他の方法による順序を表す必要はない。そのように使用される用語は、適当な状況下で入替え可能であり、ここに記載された発明の具体例は、ここに記載や図示されたものと異なる順序によっても操作できることを理解すべきである。
【００４３】
また、記載や請求の範囲中の、上、上に、等の用語は、記載目的のために使用され、相対的な位置を示すものではない。そのように使用される用語は、適当な状況下で入替え可能であり、ここに記載された発明は、ここに記載や図示されたものと異なる位置でも操作できることを理解すべきである。
【００４４】
また、請求の範囲で使用される「含む（comprising）」の用語は、それ以降に示される要素に限定して解釈されること排除するものであり、他の要素や工程を排除しない。存在を特定された特徴、整数、工程、または成分は、その通りに解釈されるべきであり、それ以外の他の特徴、整数、工程、または成分、またはそれらの組の存在や追加を排除するものではない。「手段ＡおよびＢを含むデバイス」の表現の範囲は、構成要素ＡとＢのみを含むデバイスに限定されるべきではない。本発明では、単にデバイスに関連した構成要素がＡとＢであることを意味する。
【００４５】
この明細書を通じて「１つの具体例」または「ある具体例」の表示は、その具体例に関連する特別な長所または特徴が、本発明の少なくとも１つの具体例に含まれることを意味する。このように、この明細書を通じた多くの場所の「１つの具体例中の」または「ある具体例中の」の文節の表現は、すべてが同じ具体例を示しても良いが、必ずしも示す必要は無い。更に、特別の長所、構造、または特徴は、多くの適当な方法で組み合わされても良く、これは、１又はそれ以上の具体例において、この記載から当業者にとっては明らかであろう。
【００４６】
同様に、本発明の例示的な具体例の記載において、記載を効率化し、１又はそれ以上の様々な発明の形態の理解を助けるために、本発明の多くの長所が、１つの具体例、図面、またはその記述に、時々共に集められることを認識すべきである。しかしながら、この記載の方法は、それぞれの請求項に明白に引用された以上の長所を、請求された発明が必要とするとの意図を反映するものと解釈すべきでない。むしろ、以下の請求項に記載されるように、発明の形態は、前に記載された１つの具体例の全ての特徴より少ない。このように、詳細な記載に続く請求項は、この詳細な記載中に明白に組み込まれ、それぞれの請求項は、この発明の分離した具体例のようにそれ自身で成立する。
【００４７】
更に、ここに記載された幾つかの具体例は、他の具体例に含まれた他の特徴ではない、幾つかの長所を含むが、異なった具体例の長所の組み合わせは、本発明の範囲に含まれ、当業者に理解されるように、異なった具体例を形成することを意味する。例えば、以下の請求項において、請求された具体例の幾つかは、組み合わせて使用できる。
【００４８】
ここで提供された記載において、多くの特定の細部が述べられる。しかしながら、本発明の具体例は、それらの特定の細部がなくても実施可能であることが理解される。他の場合、公知の方法、構造、および技術は、この記載の理解を不明瞭にしないために、詳細には示されていない。
【００４９】
以下において、所定の具体例が、例えばトランジスタのような装置構造を参照して述べられる。それらは、ドレインのような第１の主電極、ソースのような第２の主電極、および第１と第２の主電極の間に電荷の流れを制御するためのゲートのような制御電極を有する３端子装置である。しかしながら、発明はこれに限定されるものではない。例えば、具体例は、金属−絶縁体−金属キャパシタのような他の装置構造や、ＤＲＡＭや不揮発メモリのようなメモリ装置に適用することができる。
【００５０】
以下の記載において、「トランジスタ」の用語は、ゲート誘電体を介して、ゲート電極と直接接続された半導体チャネル領域を含む半導体装置をいうことを意図する。半導体チャネル領域は、ソース接合およびドレイン接合と、反対側で接続される。多くのタイプのトランジスタ構造が既に知られている。プレーナゲート装置では、チャネル領域は、一方からゲート電極により制御される。プレーナゲート装置は、バルク半導体基板または絶縁層上の半導体基板（ＳＯＩ基板）上に形成することができる。マルチゲートデバイスでは、装置のチャネルが、複数の側からゲート電極により制御される。チャネルが形成される半導体材料のボディは、ゲート電極による効率的な制御ができるように、可能なかぎり薄く形成される。例えば、フィンＦＥＴのボディは、１０ｎｍと１００ｎｍの間の範囲の厚さを有することが好ましい。３２ｎｍテクノロジでは、例えば、フィン幅は、１０ｎｍと２０ｎｍの間の範囲であることが好ましい。
【００５１】
以下の記載において、本発明の具体例は、シリコン基板を参照しながら説明されるが、本発明は他の半導体基板にも適用できることを理解すべきである。本発明の具体例では、「基板」の用語は、シリコン（Ｓｉ）、ガリウムアーセナイド（ＧａＡｓ）、ガリウムアーセナイドフォスファイド（ＧａＡｓＰ）、インジウムフォスファイド（ＩｎＰ）、ゲルマニウム（Ｇｅ）またはシリコンゲルマニウム（ＳｉＧｅ）基板のような半導体基板を含んでも良い。「基板」は、例えば、半導体基板部分に加えてＳｉＯ２やＳｉ３Ｎ４層のような絶縁層を含んでも構わない。このように、「基板」の用語は、シリコンオンガラス基板、シリコンオンサファイア基板、シリコンオンインシュレータ（ＳＯＩ）基板、ゲルマニウムオンインシュレータ（ＧＯＩ）基板のような半導体オンインシュレータ基板を含んでも構わない。「基板」の用語は、このように、関心のある層や部分の下に位置する要素や層の全体を表すのに使用される。このように、基板はブランケットウエハのようなウエハでも良く、また、下層上に成長されたエピタキシャル半導体層のような他のベース材料に適用される層であっても良い。「結晶基板」の用語は、例えば単結晶やマイクロ結晶のような、結晶材料の多くの形態を含むことを意図する。
【００５２】
以下の記載において、「ｈｉｇｈ−ｋ誘電体材料」はシリコン酸化物の誘電率（ｋ＝３．９）に比較して大きな誘電率を有する誘電体材料を意味する。それらのｈｉｇｈ−ｋ材料は、４と４０との間のｋ値を有する。それらのｈｉｇｈ−ｋ材料の幾つかの例は、ハフニウムの酸化物またはシリケイト、タンタル、およびジルコニウムであり、そのｋ値は２０〜２６の範囲である。
【００５３】
以下の具体例において、「シリサイド」の用語は、シリコン、シリコンゲルマニウム、又はゲルマニウムのような半導体材料を有する１またはそれ以上の材料から形成される化合物を意味する。本発明の文脈では、「シリサイド」、「シリサイド化された」、「シリサイド化」の用語は、金属とシリコンとの間の反応を意味するが、シリコンに限定することを意図しない。例えば、金属とＧｅ、または、シリコンゲルマニウム（ＳｉＧｅ）のような他の適当な半導体材料との反応は、シリサイド化として呼ばれ、形成された化合物はシリサイドと呼ばれる。
【００５４】
シリサイドは、多くの金属と、シリコンのような半導体材料との熱反応により簡単に形成される。シリサイドは一般には２つのプロセスからなり、例えば、第１温度での第１熱処理と、第１温度より高い第２温度での第２熱処理からなる。２つの工程の間に、未反応金属が選択的に除去されても良い。第２熱処理工程は、シリサイドのシート抵抗を低減し、および／またはシリサイドと接触した半導体材料を完全にシリサイド化する。熱処理は、好適には高速熱処理（ＲＴＡ）を用いて行われる。例えば時間や温度のような熱処理のパラメータは、形成されるシリサイドの観点から選択される。
【００５５】
以下において、材料の仕事関数は、要素（電子）を固体材料から除去するのに必要となる最小エネルギとして解釈される。
【００５６】
フリーシリサイド（ＦＵＳＩ）ゲート電極は、シリサイド形成金属と半導体ゲート電極との間の反応により形成される。これにより、ゲート電極の半導体材料が、完全に消費される。
【００５７】
本発明の第１の形態では、半導体装置が提供される。半導体装置は、
半導体材料と金属の合金から形成され、合金の仕事関数を変調するための仕事関数変調元素を含む、完全にシリサイド化された（ＦＵＳＩ）電極と、
完全にシリサイド化された電極と接触した誘電体と、を含む。
【００５８】
完全にシリサイド化された電極と直接接触した、少なくとも誘電体の一部は、例えばストップ金属のようなストップ材料を含み、仕事関数変調元素が誘電体中に注入され、および／または誘電体に向かって拡散するのを、実質的に防止する。
【００５９】
一般に、ストップ金属のようなストップ材料を含む誘電体の部分は、１またはそれ以上のモノレイヤーから１０ｎｍの範囲である。ストップ金属のようなストップ材料を含む誘電体の部分は、１ｎｍから５ｎｍの範囲の膜厚でも良く、例えば２ｎｍでも良い。ストップ金属のようなストップ材料を含む誘電体の部分は、本質的に、ｎ型やｐ型のようなＦＵＳＩゲート電極の仕事関数の極性を維持するように選択される。
【００６０】
本発明の具体例にかかる半導体装置は、本発明を教示するために、プレーナＭＯＳＦＥＴトランジスタの手段として説明される。これは、説明と記載を容易にすることのみを目的とするものであり、発明の限定を意図しないことを理解すべきである。本発明は、また、他のタイプのトランジスタにも適用でき、更に一般的には、誘電体と直接接触するＦＵＳＩ電極を含む他の半導体装置にも適用できる。
【００６１】
図３は、基板２の上に形成されたＭＯＳＦＥＴ装置１の概略的な断面図を示す。ＭＯＳＦＥＴ装置１は、ゲート誘電体３とフリーシリサイド（ＦＵＳＩ）ゲート電極４からなるゲートスタック３、４を含む。ゲート誘電体３はその一部に、例えばストップ金属のようなストップ材料を含み、その部分はＦＵＳＩ電極４と直接接触する。ストップ材料は、ストップ金属の場合、ランタノイドやアルミニウムのグループから選択されても良く、例えばハフニウムでも良い。
【００６２】
基板２において、低ドープ接合領域は、ゲートスタック３、４に整列して形成されても良い。サイドウォールスペーサ７はゲートスタック３、４の側壁に形成される。それらのサイドウォールスペーサ７は、例えば、シリコン酸化物、シリコン窒化物、シリコン炭化物、またはそれらの組み合わせのような、誘電体材料を含んでも良い。サイドウォールスペーサ７に整列して、高ドープ接合領域９が基板２中に存在しても良い。低ドープ領域１０と、高ドープ領域９は、ＭＯＳＦＥＴ装置１のソースおよびドレイン領域を形成する。ソースおよびドレイン領域は、ＭＯＳＦＥＴ装置１のチャネル領域８の反対側に形成される。ＦＵＳＩゲート電極４は、シリサイド形成金属を有する半導体材料の合金から形成される。
【００６３】
本発明の文脈では、適当なシリサイド形成金属は、コバルト、タングステンのような高融点金属、又はニッケルやプラチナのような金属でも良い。
【００６４】
ｎ型ＭＯＳＦＥＴが形成された場合、シリサイド形成金属は、ｎ型仕事関数を有するシリサイドを形成するように選択される。それゆえに、シリサイドの仕事関数は、ほぼシリサイド化される半導体材料のエネルギギャップの中央からその伝導帯の底部までの値を有する。これは、ミッドギャップ型の仕事関数とも呼ばれる。例えば、シリコンが半導体材料として使用された場合、形成されるシリサイドのｎ型仕事関数は、４．２ｅＶから４．７ｅＶである。
【００６５】
ｐ型ＭＯＳＦＥＴが形成された場合、シリサイド形成金属は、ｐ型仕事関数を有するシリサイドを形成するように選択される。それゆえに、シリサイドの仕事関数は、ほぼシリサイド化される半導体材料の禁制帯エネルギギャップの中央からその価電子帯の上端までの値を有する。例えば、シリコンが半導体材料として使用された場合、シリサイドの仕事関数は、４．７ｅＶから５．２ｅＶである。好ましくは、シリサイドの仕事関数は、偏差１０％を伴って、伝導帯の底部と価電子帯の上端の半分の値を有する。この方法では、ミッドギャップ材料は、ｎ型装置およびｐ型装置に使用するのに適するように得られる。更に、ゲートとチャネルの仕事関数のばらつきが低減されるため、装置の閾値電圧Ｖｔも低減される。シリコンが半導体材料として使用された場合、シリサイドの仕事関数は、好適には４．７ｅＶ±０．２ｅＶである。
【００６６】
ニッケルシリサイドＦＵＳＩゲートが形成された場合、約４．７ｅＶの仕事関数の値が得られる。この仕事関数は、シリコンの伝導帯に近づくように変調され、例えばｎ型ＭＯＳＦＥＴが形成された場合、４．１ｅＶの値に向かう。このような仕事関数の低下は、例えばイッテルビウム（Ｙｂ）のようなランタニド、または砒素（Ａｓ）アンチモン（Ｓｂ）またはリン（Ｐ）のような元素をニッケルシリサイドにドーピングすることにより得られる。H.Y.Yuらの"Modulation of the Ni FUSI work function by Yb doping"、テクニカルダイジェストＩＥＤＭミーティング２００５の６３０〜６３３頁では、図３（ｂ）および６０１頁のこれに対応する段落において、ＹｂのＮｉに対する比を変えることにより、ニッケルシリサイドの仕事関数の値が、約４．７ｅＶから約４．２ｅＶに変わっている。ｐ型ＭＯＳＦＥＴが形成される場合、仕事関数はシリコンの伝導帯に近い値、即ち５．２ｅＶの値に向かって変調される。このような仕事関数の値のシフトは、ニッケルシリサイドに白金（Ｐｔ）やボロン（Ｂ）のような元素をドーピングすることにより得られる。仕事関数を変調するために使用されるドーパントは、仕事関数変調元素と呼ばれる。仕事関数変調元素の型や量は、形成されるシリサイドの仕事関数に応じて、および特定の型のＭＯＳＦＥＴ装置に要求される仕事関数に応じて選択される。仕事関数変調元素の量は、１ｅ１４ｃｍ−３から１ｅ１６ｃｍ−３の範囲である。仕事関数変調元素を使用する欠点は、形成される半導体装置１のリーク電流を増加させることである。
【００６７】
それゆえに、本発明の具体例では、ストップ金属のようなストップ材料が、ゲート電極４と直接接触する少なくとも誘電体層３の一部に提供され、ストップ材料は、ゲート電極材料の仕事関数を変調させるための仕事関数変調元素は、ゲート電極３中またはこれに向かって注入および／または拡散するのを止める。ストップ金属のようなストップ材料は、ランタニドとアルミニウムのグループから選択される。本発明の具体例では、ゲート誘電体は、誘電体層３ａ、３ｂの多層を含み、ゲート電極４に直接接触する誘電体層３ａがストップ金属のようなストップ材料を含み、一方、ゲート電極４に直接接触しない他の誘電体層３ｂはシリコン酸化物、シリコン酸窒化物、ｈｉｇｈ−ｋ材料、またはそれらの組み合わせでも良い。図３に示される例では誘電体３が２つの層３ａ、３ｂを含む。これはこの発明を限定することを意図するものではなく、誘電体３は、適当な数の誘電体材料の層を含んでも良いことを理解すべきである。
【００６８】
本発明の具体例では、ゲート誘電体３は、このようにゲート電極４に直接接触し、例えば金属酸化物や金属シリコン酸化物、または金属シリコン酸窒化物のような金属のようなストップ材料を含む誘電体層３ａを含む第１誘電体層と、ＳｉＯ２のようなシリコン酸化物やＳｉＯＮのようなシリコン酸窒化物のような第２誘電体層３ｂからなるスタックを含む。ストップ材料含有誘電体層３ａの膜厚は、１またはそれ以上のモノレイヤから約１０ｎｍの範囲である。ストップ材料含有誘電体層３ａの膜厚は、１ｎｍから５ｎｍの範囲であり、例えば２ｎｍである。ストップ材料含有誘電体層３ａの膜厚はＦＵＳＩゲート電極４の仕事関数の、ｐ型またはｎ型の極性を本質的に維持するように選択される。
【００６９】
特定の例では、ストップ材料は、ハフニウムのような金属であり、ゲート電極３は、ＦＵＳＩゲート電極４に直接接触するゲート誘電体３の少なくとも一部３ａにハフニウムを含む。ハフニウム含有ゲート誘電体３ａは、例えばＨｆＯ２のようなハフニウム酸化物、ＨｆＳｉＯ２のようなハフニウムシリコン酸化物、またはＨｆＳｉＯＮのようなハフニウムシリコン酸窒化物を含んでも良い。
【００７０】
ゲート電極４に直接接触しない誘電体層３ｂは、シリコン酸化物（ＳｉＯ２）、シリコン酸窒化物（ＳｉＯＮ）、ｈｉｇｈ−ｋ誘電体、またはそれらの組み合わせのような半導体材料を含んでも良い。
【００７１】
例えば、本発明の具体例にかかるＭＯＳＦＥＴ装置１は、ゲート誘電体３と、ゲート誘電体３と接触し、例えば合金がシリコンから形成された場合には４．２ｅＶと４．７ｅＶの間の低い仕事関数を有する金属合金（シリサイド）を含むゲート電極４とを有するｎ型ＭＯＳＦＥＴ装置１であっても良い。低い仕事関数の合金は、シリサイド化のための適当な金属、半導体材料、および、合金の仕事関数を変調させるランタニドのような少なくとも１つの仕事関数変調元素を含んでも良い。半導体材料は、例えば、Ｓｉ、Ｇｅ、またはＳｉＧｅを含む。ランタニドのグループは、周期律表のランタニウムからルテニウムまでの１５の元素を含み、即ち、ランタニウム（Ｌａ）、セリウム（Ｃｅ）、プラセオジウム（Ｐｒ）、ネオジウム（Ｎｄ）、プロメシウム（Ｐｍ）、サマリウム（Ｓｍ）、ユーロニウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、およびルテニウム（Ｌｕ）を含む。
【００７２】
本発明の特定の具体例では、ｎ型ＭＯＳＦＥＴ装置１は、半導体材料としてシリコン、シリサイド形成金属としてニッケル、および仕事関数変調元素としてＹｂを含んでもよい。本発明の具体例では、ゲート電極４に直接接触したゲート誘電体３の少なくとも一部が、ハフニウムシリコン酸化物、ハフニウムシリコン酸窒化物を含んでも良い。
【００７３】
図４および図５において、ＨｆＳｉＯＮゲート誘電体３の上にイッテルビウム（Ｙｂ）ドープニッケルＦＵＳＩゲート電極４を含むｎ型ＭＯＳＦＥＴ装置１が、ＨｆＳｉＯＮゲート誘電体３の上に形成されたアンドープニッケルＦＵＳＩゲート電極４と比較されている。この例では、Ｙｂは４ｅ１５／ｃｍ２のドーズ、４０ｋｅＶで半導体ゲート電極４中に注入された。その後に、６０ｎｍのニッケルがＹｂドープ多結晶シリコンゲート電極４の上に堆積された。次に、シリサイド化プロセスが行われた。第１シリサイド化工程の温度は３７０℃から３８０℃の間で変化し、時間は約３０秒であった。次に、ウエットエッチング工程が、硫酸、過酸化水素、および水の混合液中で行われた。この後に、第２シリサイド化工程が、未反応のニッケルを除去するために行われた。第２シリサイド化工程は、５２０℃の温度で約３０秒行われた。
【００７４】
図４は、双方ともＨｆＳｉＯＮゲート誘電体３の上に形成された、アンドープＮｉＳｉＦＵＳＩゲート電極４（参照番号２２で示された曲線）と、ＹｂドープＮｉＳｉＦＵＳＩゲート電極４（参照番号２３で示された曲線）について、ドレイン・ソース電圧Ｖｄｓ＝５０ｍＶにおけるＩｄｓ（Ａ）−Ｖｇｓｂ（Ｖ）特性（ドレイン電流とゲート電圧の関係）を比較した。引用番号２２は、同じウエハ（以下の表１で、Ｄ１５  １、Ｄ１５  ２、Ｄ１５  ３で表示）上のアンドープのＮｉＳｉＦＵＳＩゲート電極４から得られた曲線を示す。引用番号２３は、第１シリサイド工程が３７０℃の温度で３０秒行われた、同じウエハ上に形成されたＹｂドープのＮｉＳｉＦＵＳＩゲート電極４から得られた３つの曲線（以下の表１で、Ｄ１６  １、Ｄ１６  ２、Ｄ１６  ３で表示）と、第１シリサイド工程が３８０℃の温度で３０秒行われた、同じウエハ上に形成されたＹｂドープのＮｉＳｉＦＵＳＩゲート電極４から得られた３つの曲線（以下の表１で、Ｄ１７  １、Ｄ１７  ２、Ｄ１７  ３で表示）を示す。曲線２２および２３を得るための実験の詳細が、表１に要約されている。
【００７５】
【表１】
2008141178.tif 000003
図４に関する実験の詳細
【００７６】
ＹｂドープのＮｉＳｉＦＵＳＩゲート電極４の電流−電圧特性（参照番号２３で表示）は、ＮｉＳｉＦＵＳＩゲート電極４のそれらの特性と同様の挙動を示す。一方、黒い矢印で示されたように、仕事関数は１６０ｍＶから１８０ｍＶに低減される。これは、ゲート誘電体４のＮｉＳｉ中に含まれるＹｂによる。一方、ＨｆＳｉＯＮゲート誘電体３ａの上のアンドープＮｉＳｉＦＵＳＩゲート電極４は、約０．６Ｖの閾値電圧を有し、ＨｆＳｉＯＮゲート誘電体３ａの上のＹｂドープのＦＵＳＩゲート電極４は、０．４Ｖと０．４５Ｖの間の閾値電圧を有する。このことは、本発明の具体例のように、例えばＨｆのようなストップ金属を含む層を与えることにより、形成される半導体装置１の閾値電圧を低くできることを示している。
【００７７】
図５は、双方がＨｆＳｉＯＮゲート誘電体３の上に形成されたアンドープＮｉＳｉＦＵＳＩゲート電極（参照番号２４で表示された曲線）とＹｂドープＮｉＳｉＦＵＳＩゲート電極（参照番号２５で表示された曲線）との、Ｃｇｂ（Ｆ）−Ｖｇｂ（Ｖ）（ゲート容量とゲート電圧）特性を比較する。アンドープＮｉＳｉＦＵＳＩゲート電極の場合、製造中に、シリサイド化工程の第１シリサイド化工程が３７０℃で行われたアンドープＮｉＳｉにおいて、３つの異なった測定が行われた。ＹｂドープＮｉＳｉＦＵＳＩゲート電極の場合、４ｅ１５ｃｍ−２のＹｂ濃度で４０ＫｅＶでドープされ、製造中に、シリサイド化工程の第１シリサイド化工程が３８０℃で行われたＮｉＳｉについて、２つの異なった測定が行われた。ＹｂドープＮｉＳｉＦＵＳＩゲート電極４の容量−電圧特性は、アンドープＮｉＳｉＦＵＳＩゲート電極４と同じ挙動を示した。ＳｉＯＮゲート誘電体上のＮｉＳｉＦＵＳＩゲート（図２参照）では存在した界面状態により起きる、負電圧範囲でのこぶは今回は現れない。一方、仕事関数は、黒い矢印で示したように１６０ｍＶから１８０ｍｖまで低減された。仕事関数の低減は、ゲート電極４のＮｉＳｉへのＹｂの導入による。一方、ＨｆＳｉＯＮゲート誘電体３上のアンドープＮｉＳｉＦＵＳＩゲート電極４（曲線２４）は、約０．６Ｖの閾値電圧を有し、ＨｆＳｉＯＮゲート誘電体３上のＹｂドープＮｉＳｉＦＵＳＩゲート電極は、０．４Ｖから０．４５Ｖの範囲の閾値電圧を有する。これは、例えばＨｆのようなストップ金属を含む、本発明の具体例にかかる層を提供することにより、形成される半導体装置１の閾値電圧を低減できることを示す。
【００７８】
図６は、ＨｆＳｉＯＮ層のようなハフニウム含有層３ａの上のＹｂドープＮｉＳｉＦＵＳＩゲート電極４を含むキャパシタ構造で得られるＪｇｂ（Ａ／ｃｍ２）−Ｖｇｂ（Ｖ）（ゲートリーク電流密度とゲート電圧）と特性を示す。ゲート電極４の膜厚は、４０ｎｍから８０ｎｍの範囲である。Ｙｂは、半導体ゲート電極４に、４ｅ１５ｃｍ−２のドーズ、４０ＫｅＶでドープされた。その後、８０ｎｍニッケル（図２の黒ダイアモンド）、６０ｎｍニッケル（図６の白三角）、または４０ｎｍニッケル（図６の黒四角）が、Ｙｂドープされた多結晶シリコンゲート電極上に堆積された。次に、シリサイド化プロセスが行われた。第１シリサイド化工程の温度は３７０℃から３８０℃で変化し、時間は約３０秒であった。続いて、選択ウエットエッチング工程が、硫酸、過酸化水素、および水の混合液中で行われた。この後、第２シリサイド化工程が、未反応のニッケルを除去するために行われた。第２シリサイド化工程は、５２０℃の温度で行われた。
【００７９】
双方がＳｉＯＮゲート誘電体３の上に形成され、図１に示された、ＹｂドープＮｉＳｉＦＵＳＩゲート電極およびアンドープＮｉＳｉＦＵＳＩゲート電極のゲートリーク電流密度を、図６に示す本発明の具体例にかかるハフニウム含有層３ａ上に形成されたＹｂドープＮｉＳｉＦＵＳＩゲート電極４のゲートリーク電流密度をと比較すると、ハフニウムの無い層３ａ上に形成されたＹｂドープＮｉＳｉＦＵＳＩゲート電極よりも、ハフニウム含有誘電体３上に形成されたＹｂドープＮｉＳｉＦＵＳＩゲート電極４において、約２桁、ゲートリーク電流が小さくなった。ＳｉＯＮゲート誘電体上に形成されたアンドープＮｉＳｉＦＵＳＩゲート電極を含むキャパシタ構造と比較した場合、リーク電流は同じ桁の大きさであった。このように、本発明の具体例で述べられたように、誘電体３中に例えばハフニウムのようなストップ金属を提供することにより、ゲート電極４中の仕事関数変調元素と関係した欠点である装置のリーク電流を低減することができる。更に、ゲートリーク電流は、リーク電流の値に匹敵する４０ｎｍや８０ｎｍの、最初の多結晶層の膜厚に依存しないことも分かった。
【００８０】
要約すると、例えばストップ金属のようなストップ材料を、ゲート電極４に直接接触するゲート誘電体３の一部に提供することにより、形成される半導体装置１のゲートリーク電流は、本発明の具体例に記載されたような例えばストップ金属のようなストップ材料をゲート誘電体３中に含まない半導体装置に比較して低減できると言うことができる。
【００８１】
本発明の具体例では、上述のように、ゲート誘電体３は、図３に示された第１および第２の層３ａ、３ｂを含み、ストップ金属のようなストップ材料は、ゲート電極４に直接接合された第１層３ａに提供される。しかしながら、本発明の他の具体例では、ゲート誘電体３は単一層から形成され、ゲート誘電体の単一層は、濃度が変化する、例えばストップ金属のようなストップ材料を含んでも良い。濃度勾配は、その上にゲート誘電体３が形成される基板２から、ＦＵＳＩゲート電極４に向かう方向に増加する。他の具体例では、ゲート誘電体３は単一層から形成されるが、例えばストップ金属のようなストップ材料が、単一層のゲート誘電体３に均一に分布される。
【００８２】
更なる形態では、本発明は、半導体装置１の製造方法を提供する。この製造方法は、
例えばゲート誘電体のような、誘電体３を基板２の上に形成する工程と、
例えばゲート電極のような、完全にシリサイド化された電極４を、例えばゲート誘電体のような誘電体３の上に、直接接触するように形成する工程であって、完全にシリサイド化された電極４は、半導体材料と金属の合金と、仕事関数変調元素とを含む工程と、を含む。
【００８３】
この方法は、更に、例えばストップ金属のようなストップ材料を、例えばゲート誘電体のような誘電体３の少なくとも一部であって、例えばゲート電極のような完全にシリサイド化された電極４と直接接触した部分に提供し、これにより、仕事関数変調元素が、ゲート誘電体のような誘電体３中に注入され、および／または誘電体３に向かって拡散するのを実質的に防止する。
【００８４】
これ以降、本発明の具体例にかかる半導体装置１の製造方法は、図３に示されるプレーナＭＯＳＦＥＴ装置１を用いて述べる。本発明の具体例にかかる方法の連続した工程は、図７ａから図７ｅの手段により記載される。これは本発明を限定することを意図するのではなく、他の工程や他の連続した工程は本発明に含まれることを理解すべきである。
【００８５】
図７ａに示すように、第１工程において、基板２が提供される、基板２の上に、第１および第２の誘電体層３ａ、３ｂからなるスタックにより形成された誘電体層３が形成される。それらの層３ａ、３ｂは、例えば化学原子層成長（ＡＬＣＶＤ）のような化学気相成長（ＣＶＤ）により、別々に形成される。代わりに、単一層の誘電体３が形成されても良い。所定の具体例で、ゲート誘電体３は多層の誘電体材料３ａ、３ｂを含み、ゲート電極４の合金と直接接触する第１誘電体層３ａは、例えばランタニド（例えばハフニウム）やアルミニウムのようなストップ金属のようなストップ材料を含み、一方ゲート電極４に直接接触しない下部誘電体３ｂは、例えばシリコン酸化物、シリコン酸窒化物、ｈｉｇｈ−ｋ誘電体、またはこれらの組み合わせのような、当業者に知られた誘電体層で良い。このように、本発明の例では、最初に、第２誘電体層３ｂは基板２上に形成される。第２誘電体３ｂの上に、例えばストップ金属のようなストップ材料を含む第１誘電体層３ａが提供される。しかしながら、本発明の他の具体例では、ゲート誘電体３は他の方法（以下参照）で形成しても良い。
【００８６】
特別な例では、例えばストップ金属のようなストップ材料は、ハフニウム（Ｈｆ）である。この特別な例では、ゲート誘電体３は、ゲート電極４に直接接合された、ハフニウム酸化物、ハフニウムシリコン酸化物、またはハフニウムシリコン酸窒化物のような層３ａと、例えばシリコン酸化物（ＳｉＯ２）またはシリコン酸窒化物（ＳｉＯＮ）のような第２誘電体層３ｂのスタックを含んでも良い。この例では、誘電体スタック３の膜厚は、１ｎｍと１０ｎｍの範囲であり、例えば、１ｎｍから５ｎｍの範囲である。例えばストップ金属のようなストップ材料層を含む第１誘電体層３ａの膜厚は、１またはそれ以上のモノレイヤーから１０ｎｍの範囲である。誘電体層３ａを含む金属の膜厚は、約１０ｎｍであり、誘電体スタック３は、誘電体材料を含むストップ材料の単一層３ａを含むのみで、第２誘電体層３ｂを含まない。他の具体例では、例えばハフニウム含有層を含むストップ金属を含む第１誘電体層３ａの膜厚は、０．１ｎｍから３ｎｍの範囲であり、例えば、０．１ｎｍから１ｎｍの範囲である。層３ａを含むストップ材料の膜厚は、ＦＵＳＩゲート電極４の仕事関数の、例えばｎ型やｐ型のような極性を本質的に維持するように選択される。特別な例にかかる第２のゲート誘電体層３ｂは、シリコン酸窒化層である。
【００８７】
上述のように、本発明の他の具体例では、ゲート誘電体３は単一層から形成されても良い。本発明の具体例では、ストップ金属のようなストップ材料が、濃度勾配が存在するように形成される。ストップ金属のようなストップ材料の濃度勾配は、ゲート構造２、３が形成される基板２から、ゲート電極４に向かって増加するのが好ましい。本発明の他の具体例では、ストップ金属のようなストップ材料は、ゲート誘電体３中に均一に分布するように形成される。この場合、誘電体スタック３は、ストップ金属のようなストップ材料を含む第１誘電体材料の単一層３ａのみを含む。
【００８８】
図７ｂに示すように、次の工程では、半導体材料の層１４が、ゲート誘電体３の上に形成される。半導体層１４は、４０ｎｍから１５０ｎｍの範囲の膜厚、例えば１００ｎｍを有する。半導体材料は、例えば、多結晶シリコンのようなシリコン、またはシリコンゲルマニウムやゲルマニウムからなる。半導体層１４の上には、犠牲層との呼ばれるキャップ層が形成されても良い（図示せず）。キャップ層の材料は、半導体層１４に対して選択的に除去できることが好ましい。シリコンが半導体装置１４に使用される場合、キャップ層は、例えばシリコンゲルマニウム層である。ゲート電極の更なる形成工程（以下参照）において、キャップ層は、当業者によって知られたゲート電極の高さの変調に用いられても良い。犠牲層の上には、ストップ層が形成される（図示せず）。ストップ層の材料は、基板上の他の層に対して選択的に除去できる。ストップ層は、化学的機械的処理工程（以下参照）においてストップ層として使用される。ストップ層は、例えばシリコン窒化層からなる。
【００８９】
図７ｃに示すように、例えばイッテルビウムのような仕事関数変調元素が、半導体層１４中に注入される（図７ｃに矢印６で表示）。仕事関数変調元素の注入は、基板２上に均一に行われる。Ｙｂ注入ドーズは、１ｅ１５ｃｍ−３から１ｅ１６ｃｍ−３の範囲であり、例えば４ｅ１５ｃｍ−３である。Ｙｂ注入エネルギは、１０ｋｅＶから４０ｋｅＶの範囲であり、例えば２０ｋｅＶから４０ｋｅＶの範囲である。
【００９０】
図７ｄに示すように。誘電体層３ａ、３ｂのスタック３と半導体層４は、選択的に銅層とストップ層（図示せず）を含み、ゲート誘電体３とゲート電極４を含むゲートスタック３、４を形成するようにパターニングされる。次に、ゲートスタック３、４に整列した低ドープ接合領域１０が、基板２に形成される。次に、サイドウォールスペーサ７がサイドウォールスペーサ７は、ゲートスタック３、４の側壁に形成される。これらのサイドウォールスペーサ７は、シリコン酸化物、シリコン窒化物、シリコン炭化物、またはそれらの組み合わせのような誘電体材料からなる。サイドウォールスペーサ７に整列して、高ドープ接合領域９が、基板２中に形成される。低ドープ領域１０と高ドープ領域９は、半導体装置１のソース及びドレイン領域を形成する。ソースおよびドレイン領域９、１０は、半導体装置１のチャネル領域８の両側に形成される。注入工程の後に、高ドープ領域９を形成するために、スパイクアニールのような熱処理が行われる。
【００９１】
次の工程で、例えばニッケルのようなシリサイド形成金属が形成される。例えばニッケルのようなシリサイド形成金属は、１０ｎｍから５０ｎｍの間の膜厚、例えば１０ｎｍの膜厚を有する。次に、２段階熱処理が行われ、露出したソースおよびドレイン領域９の上にシリサイド１１を形成する。第１の工程では、温度は１５０℃から３５０℃の範囲で、時間は１０秒から５分の範囲である。例えば、第１熱工程の温度は３００℃で、時間は３０秒である。この第１熱工程の後に、ニッケルのような未反応の金属が除去される。これは、例えばＨＣｌエッチングを含むウエットエッチングを用いて行われる。次に、第２熱工程が行われる。第２熱工程の温度は、３００℃から５５０℃の範囲であり、時間は１０秒から５分の範囲である。例えば、第２熱工程の温度は４７０℃で、時間は３０秒である。
【００９２】
次の工程で、平坦化層１２が堆積される。平坦化層１２は、例えばシリコン酸化層であり、例えば化学気相成長（ＣＶＤ）を用いて堆積される。平坦化層１２は、例えば化学的機械的研磨（ＣＭＰ）を用いて研磨され、もし存在すれば、任意的なストップ層の上で停止する。ストップ層が無い場合、研磨は、ゲート電極４のシリサイドで停止する。存在する場合、ストップ層およびキャップ層は、例えばドライエッチング工程を用いて続いて除去され、これによりＭＯＳＦＥＴ装置１のＦＵＳＩゲート電極４が露出する。
【００９３】
図７ｅに示すようにシリサイド形成金属の層１５が、これまでに得られた構造を覆うように形成されても良い。シリサイド形成金属層１５は、例えばニッケルやニッケル合金層からなる。シリサイド形成金属層１５は、４０ｎｍから８０ｎｍの範囲の膜厚であり、例えば６０ｎｍである。ＦＵＳＩゲート電極４を形成するシリサイド化は、２段階の熱処理を用いて行われる。第１熱処理工程は、堆積されたシリサイド形成金属層１５がＹｂ半導体ゲート電極４と反応するように行われる。この第１熱処理工程では、温度は２５０℃から４００℃の範囲であり、時間は１０秒から５分の範囲である。例えば、第１熱処理工程は、３７０℃で３０秒間行われる。この後に、未反応シリサイド形成金属１５が、例えばウエットエッチングを用いて選択的に除去される。第１熱処理工程の熱供給に依存して、ｎ型ＭＯＳゲート電極４は、完全にシリサイド化されたり、または部分的にシリサイド化されて、ゲート誘電体３ａに隣接して半導体部分を残したりする。第２熱処理工程中に、シリサイド化されていないゲート電極４の底部分が、シリサイド化された部分のシリサイド形成金属１５と反応して、部分的にシリサイド化された電極４が完全にシリサイド化されても良い。
【００９４】
この具体例では、上述のような半導体装置１の製造の連続した工程についての様々な例が、以下に示される。
【００９５】
本発明の第１の代わりの具体例では、最初にゲート誘電体３が堆積され、続いて、例えばハフニウムのようなストップ金属のようなストップ材料が、ゲート誘電体３の上部３ａに導入される。例えばハフニウムのようなストップ金属のようなストップ材料は、例えばイオン注入やプラズマドーピングにより上部３ａに導入されても良い。本発明の具体例によれば、第１誘電体層３ｂは、形成される半導体装置１の種類に依存する、ゲート誘電体３の等価電気酸化膜厚（ＥＥＯＴ）を決定するように選択される。一旦ゲート誘電体３のこの部分が完成すれば、例えばハフニウムのようなストップ金属のようなストップ材料が、誘電体３を形成するために使用される誘電体形成種に加えられても良い。これにより、上部部分３ａを含むストップ材料が形成され、先に述べた完全なゲートスタック３が形成される。この場合、ＥＥＯＴは、第２誘電体層３ｂの膜厚および型により決定される。例えば誘電体層３ａ含む金属のようなストップ層は、仕事関数変調元素が、誘電体スタック３に注入され、および／または誘電帯スタック３に向かって拡散するのを防止するために供給されるという目的のみを有し、誘電体スタック３のＥＥＯＴには影響しない。この具体例の特別な例では、ＳｉＯＮ層が堆積され、形成工程の最後において、ハフニウムが加えられ、ＨｆＳｉＯＮ３ａ−ＳｉＯＮ３ｂ層のゲート誘電体スタック３が得られる。
【００９６】
選択的に、追加の熱処理が、ゲートスタック３、４の形成後に行われても良い。この追加の熱処理工程は、例えば高速熱処理（ＲＴＰ）または炉アニールである。
【００９７】
ゲート誘電体３の上部３ａにのみドーピングする代わりに、ゲート誘電体３の全体が、ストップ金属のような適当なストップ材料でドーピングされても良い。本発明の具体例では、ドーピングは、ストップ金属のようなストップ材料の濃度勾配が存在するように行われる。濃度勾配は、ゲート誘電体３が形成される基板２の上から、ゲート電極４に向かう方向に増加する。換言すれば、与えられた例では、ハフニウムのようなストップ金属のようなストップ材料が、半導体装置１のチャネル領域８とゲート誘電体３との界面から、ゲート誘電体３とＦＵＳＩゲート電極４との界面に向かって増加する。ゲート誘電体３中の例えばハフニウムのようなストップ金属のようなストップ材料の量が漸次増加した場合に、漸次増加するようになる。他の具体例では、ゲート誘電体３の形成を始めた時に、例えばハフニウムのようなストップ金属のようなストップ材料は存在せず、特定の時点で、例えばハフニウムのようなストップ金属のようなストップ材料が誘電体形成工程に提供され、初期において増加は急峻となる。本発明の特別な具体例では、ＳｉＯＮ層３が堆積され、これにより形成工程中にハフニウムが加えられ、ハフニウムの勾配を有するＳｉＯＮ層が形成される。
【００９８】
本発明を記載する目的で、ｎ型ＭＯＳＦＥＴ装置１の製造に関連した工程と概略が述べられた。高い仕事関数金属合金を含むｐ型ゲート電極４を有するｐ型ＭＯＳＦＥＴが形成される場合、当業者は、同様の製造工程を行うことができるであろう。このように、本発明の具体例で記載されたプロセス工程は、ストップ材料上に、層３ａまたはゲート誘電体３を含む、ｐ型ＦＵＳＩ電極４を形成するのに適用することができる。
【００９９】
本発明にかかる装置について、ここでは、材料と同様に、好ましい具体例、特別な構造や形態について議論してきたが、添付された請求の範囲により定義された本発明の範囲から離れることなく、形態や細部において多くの変形や修正が可能である。
【図面の簡単な説明】
【０１００】
全ての図面は、本発明のいくつかの形態および具体例を示すことを意図する。ここに述べられる図面は、概略であり、限定的ではない。図面において、記載目的で、要素のいくつかの大きさは拡張され、縮尺通りに記載されない。
【０１０１】
例示的な具体例は、図面の図を参照しながら示される。ここに記載された具体例や図は、限定的ではなく例示的と考えることを意図する。
【０１０２】
【図１】双方が従来のＳｉＯＮ誘電体上に形成された、Ｙｂ無しのＮｉＳｉＦＵＳＩゲート電極を含むキャパシタ構造と、ＹｂドープＮｉＳｉＦＵＳＩゲート電極を含むキャパシタ構造とで得られた、ゲート電流密度−ゲート電圧特性の比較である。
【図２】従来のＳｉＯＮ誘電体上に形成されたＹｂドープＮｉＳｉＦＵＳＩ電極を含むキャパシタ構造で得られたゲート容量―ゲート電圧特性を示す。
【図３】本発明の具体例にかかるＭＯＳＦＥＴ装置の断面の模式図を示す。
【図４】双方が本発明の具体例にかかるゲート誘電体を含むハフニウムを用いた、ＮｉＳｉＦＵＳＩゲート電極を含むＭＯＳＦＥＴと、ＹｂドープＮｉＳｉＦＵＳＩゲート電極を含むＭＯＳＦＥＴとで得られた、ドレイン・ソース電流とゲート・ソース電圧の特性の比較である。
【図５】双方が本発明の具体例にかかるゲート誘電体を含むハフニウムを用いた、ＮｉＳｉＦＵＳＩゲート電極を含むキャパシタ構造と、ＹｂドープＮｉＳｉＦＵＳＩゲート電極を含むキャパシタ構造とで得られた、ゲート容量とゲート電圧の特性を示す
【図６】本発明の具体例にかかるゲート誘電体を含むハフニウム上に形成された、ＹｂドープＮｉＳｉＦＵＳＩゲート電極を含むキャパシタ構造で得られた、ゲート電流とゲート電圧の特性を示す。
【図７ａ】本発明の具体例にかかるＣＭＯＳを作製するプロセスフローの、模式的な断面連続工程を示す。
【図７ｂ】本発明の具体例にかかるＣＭＯＳを作製するプロセスフローの、模式的な断面連続工程を示す。
【図７ｃ】本発明の具体例にかかるＣＭＯＳを作製するプロセスフローの、模式的な断面連続工程を示す。
【図７ｄ】本発明の具体例にかかるＣＭＯＳを作製するプロセスフローの、模式的な断面連続工程を示す。
【図７ｅ】本発明の具体例にかかるＣＭＯＳを作製するプロセスフローの、模式的な断面連続工程を示す。
【０１０３】
異なった図面において、同一参照符号は、同一または類似の要素を示す。
【図１】
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【図２】
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【図５】
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【図６】
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【図３】
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【図４】
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【図７ａ】
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【図７ｂ】
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【図７ｃ】
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【図７ｄ】
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【図７ｅ】
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【外国語明細書】
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