(57)【要約】【課題】ｐ型ＭＯＳＦＥＴとｎ型ＭＯＳＦＥＴとの間で異なる所望のしきい値を得ることが可能な半導体装置の製造方法を提供する。【解決手段】本発明に係る半導体装置の製造方法は、半導体基板上にＨｆ、 Ｚｒの少なくとも１つと、Ｓｉ、Ｏ、Ｎを含むゲート絶縁膜を形成し、第１、第２のゲート電極層を形成し、第１のゲート電極層上および第２のゲート電極層上に、第１の金属含有層を形成し、第２の金属含有層を形成し、保護膜を形成し、保護膜を選択的に除去し、残存する保護膜をマスクとして、第１の金属含有層および第２の金属含有層を選択的に除去し、第１の金属含有層および第２の金属含有層が選択的に除去された第２のゲート電極層上に、第３の金属含有層を成膜し、加熱処理により、第１のゲート電極層を合金化するとともに、第２のゲート電極層を合金化し、異なる組成のゲート電極を形成する。【選択図】図２Ｉ
2008141003.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型のＭＯＳＦＥＴおよびこの第１導電型のＭＯＳＦＥＴと導電型が異なる第２導電型のＭＯＳＦＥＴを半導体基板上に形成する半導体装置の製造方法であって、
前記半導体基板上に高誘電体絶縁膜のゲート絶縁膜を形成し、
前記第１導電型ＭＯＳＦＥＴのゲート電極が形成されるゲート電極領域の前記ゲート絶縁膜上に、ＳｉまたはＧｅの少なくとも一方を含む第１のゲート電極層を形成するとともに、前記第２導電型ＭＯＳＦＥＴのゲート電極が形成されるゲート電極領域の前記ゲート絶縁膜上に、前記第１のゲート電極層と同じ組成を有する第２のゲート電極層を形成し、
前記第１のゲート電極層上および前記第２のゲート電極層上に、第１の金属含有層を形成し、
前記第１の金属含有層上に、金属の拡散を防止するための第２の金属含有層を形成し、
第２の金属含有層上に、保護膜を形成し、
前記第２導電型のＭＯＳＦＥＴの前記第２のゲート電極層の上方に位置する保護膜を選択的に除去し、
残存する前記保護膜をマスクとして、前記保護膜が選択的に除去された領域の前記第１の金属含有層および前記第２の金属含有層を選択的に除去し、
前記第１の金属含有層および前記第２の金属含有層が選択的に除去された前記第２のゲート電極層上に、第３の金属含有層を、この第３の金属含有層の含有する金属または合金が前記第１の金属含有層の含有する金属または合金と同じ場合は前記第１の金属含有層と膜厚が異なるように、成膜し、
加熱処理により、前記第１の金属含有層に含有された金属と前記第１のゲート電極層とを反応させて、前記第１のゲート電極層を合金化するとともに、加熱処理により、前記第３の金属含有層に含有された金属と前記第２のゲート電極層とを反応させて、前記第２のゲート電極層を合金化し、異なる組成のゲート電極を形成する
ことを特徴とする半導体装置の製造方法。
【請求項２】
前記第１の金属含有層は、Ｎｉ、Ｃｏ、Ｐｔ、Ｔｉ、Ｈｆ、Ｚｒ、Ａｌ、Ｌａの何れかの金属、または、Ｎｉ、Ｃｏ、Ｐｔ、Ｔｉ、Ｈｆ、Ｚｒ、Ａｌ、Ｌａの何れかを含む合金、を含有し、
前記第２の金属含有層は、ＴｉＮ、Ｗ、ＷＮ、ＴａＮ、ＨｆＮ、ＺｒＮ、ＴａＣ、ＭｏＮの何れか、または、ＴｉＮ、Ｗ、ＷＮ、ＴａＮ、ＨｆＮ、ＺｒＮ、ＴａＣ、ＭｏＮの何れかを含む合金、を含有し、
前記第３の金属含有層は、Ｎｉ、Ｃｏ、Ｐｔ、Ｔｉ、Ｈｆ、Ｚｒ、Ａｌ、Ｌａの何れかの金属、または、Ｎｉ、Ｃｏ、Ｐｔ、Ｔｉ、Ｈｆ、Ｚｒ、Ａｌ、Ｌａの何れかを含む合金、を含有し、
前記保護膜は、ＳｉＮ、ＳｉＯＮ、ＧｅＮ、ＧｅＯＮ、またはこれらの混合物、または、ＨｆＳｉＯＮ、ＺｒＳｉＯＮ、ＳｉＢＮ、ＴｉＳｉＯＮ、ＡｌＳｉＯＮの何れかから構成される
ことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
硫酸と過酸化水素水の混合液を用いて、残存する前記保護膜をマスクとして、前記保護膜が選択的に除去された領域の前記第１の金属含有層および前記第２の金属含有層を選択的に除去する
ことを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項４】
合金化した前記第２のゲート電極層に、Ｎｉ、Ｃｏ、Ｐｔ、Ｔｉ、Ｈｆ、Ｚｒ、Ａｌ、Ｙ、Ｌａ、Ｔａ、Ｉｎ、Ｇａ、Ｔｌ、Ｗの少なくとも１つの金属をイオン注入し、この金属が前記第２のゲート電極層中に拡散するように加熱処理する
ことを特徴とする請求項１ないし３の何れかに記載の半導体装置の製造方法。
【請求項５】
前記第２のゲート電極層上にＴｉで構成される金属層を形成した後、Ｎｉで構成される前記第３の金属含有層を形成し、
加熱処理により、前記第３の金属含有層に含有されたＮｉと前記第２のゲート電極層とを反応させて前記第２のゲート電極層を合金化する
ことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項６】
前記第１の電極層および前記第２の電極層は、ポリシリコンで構成され、
第１の金属含有層は、Ｎｉで構成され、
第２の金属含有層は、ＴｉＮで構成され、
第３の金属含有層は、前記第１の金属含有層よりも薄い膜厚を有するとともに、Ｎｉで構成され、
第１の金属含有層のＮｉと第１のゲート電極層とを反応させてシリサイド化してＮｉＸ１ＳｉＹ１を形成するとともに、第３の金属含有層のＮｉと前記第２のゲート電極層とを反応させてシリサイド化してＮｉＸ２ＳｉＹ２を形成し（なお、各係数はＸ１／Ｙ１＞Ｘ２／Ｙ２の関係にある）、
シリサイド化した前記第２のゲート電極層にＡｌをイオン注入し、このＡｌを前記ゲート絶縁膜と前記第２のゲート電極層の界面に到達するように加熱処理する
ことを特徴とする請求項１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば、金属ゲート電極に係わり、特に、ｎ型ＭＯＳ（ＭｅＴａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ＦＥＴ（Ｆｉｅｌｄ−Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）、ｐ型ＭＯＳＦＥＴで組成が異なる金属ゲート電極を形成する半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来、ＭＯＳトランジスタのゲート空乏層を抑制のために、金属ゲート電極が用いられている。ＦＵＳＩ（ｆｕｌｌｙ Ｓｉｌｉｃｉｄｅｄ）ゲートは、現在用いられている半導体装置の製造方法と適合し易く、より好ましい。
【０００３】
しかし、このＦＵＳＩゲートは、仕事関数の制御が難しい。ここで、ゲート絶縁膜であるＳｉＯ２にＡｓ、Ｐ、Ｂを導入することにより、ＦＵＳＩゲートの仕事関数を変える（しきい値を変える）ことは可能である。しかし、この手法によっては、所望の値を得られていない。
【０００４】
さらに、ゲートにおけるリーク電流を抑制するため、ゲート絶縁膜として、ＳｉＯ２に代えて、高誘電体絶縁膜が用いられている。
【０００５】
例えば、この高誘電体絶縁膜には、ハフニウム珪酸窒化（ＨｆＳｉＯＮ）膜が用いられる。しかし、ゲート電極の組成（例えば、ＮｉｘＳｉｙ）に対して、しきい値の変化する範囲は、さらに狭くなる。
【０００６】
そこで、従来の半導体装置の製造方法には、ＦＵＳＩゲートの組成を変え、また組み合わせることで、より所望の値に近いしきい値のＦＵＳＩゲートを形成するものがある（例えば、特許文献１参照。）。
【０００７】
ここで、上記従来技術は、ゲートのポリシリコンをシリサイド化させるために、該ポリシリコン上にＮｉを成膜する。そして、ＴｉＮを保護膜として、塩酸と過酸化水素水の混合液により、ｐ型ＭＯＳ構造、ｎ型ＭＯＳ構造に対応して、Ｎｉを選択的に除去する。そして、加熱処理することにより、ゲートのポリシリコンを、選択的にシリサイド化させる。
【０００８】
しかし、上記従来技術において、塩酸と過酸化水素水の混合液では該ポリシリコン上のＮｉを十分除去することができない。したがって、所望のしきい値を得ることができないという問題があった。
【特許文献１】特開２００５−１６７２５１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、ｐ型ＭＯＳＦＥＴとｎ型ＭＯＳＦＥＴとの間で異なる所望のしきい値を得ることが可能な半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明の一態様に係る半導体装置の製造方法は、
第１導電型のＭＯＳＦＥＴおよびこの第１導電型のＭＯＳＦＥＴと導電型が異なる第２導電型のＭＯＳＦＥＴを半導体基板上に形成する半導体装置の製造方法であって、
前記半導体基板上に高誘電体絶縁膜のゲート絶縁膜を形成し、
前記第１導電型ＭＯＳＦＥＴのゲート電極が形成されるゲート電極領域の前記ゲート絶縁膜上に、ＳｉまたはＧｅの少なくとも一方を含む第１のゲート電極層を形成するとともに、前記第２導電型ＭＯＳＦＥＴのゲート電極が形成されるゲート電極領域の前記ゲート絶縁膜上に、前記第１のゲート電極層と同じ組成を有する第２のゲート電極層を形成し、
前記第１のゲート電極層上および前記第２のゲート電極層上に、第１の金属含有層を形成し、
前記第１の金属含有層上に、金属の拡散を防止するための第２の金属含有層を形成し、
第２の金属含有層上に、保護膜を形成し、
前記第２導電型のＭＯＳＦＥＴの前記第２のゲート電極層の上方に位置する保護膜を選択的に除去し、
残存する前記保護膜をマスクとして、前記保護膜が選択的に除去された領域の前記第１の金属含有層および前記第２の金属含有層を選択的に除去し、
前記第１の金属含有層および前記第２の金属含有層が選択的に除去された前記第２のゲート電極層上に、第３の金属含有層を、この第３の金属含有層の含有する金属または合金が前記第１の金属含有層の含有する金属または合金と同じ場合は前記第１の金属含有層と膜厚が異なるように、成膜し、
加熱処理により、前記第１の金属含有層に含有された金属と前記第１のゲート電極層とを反応させて、前記第１のゲート電極層を合金化するとともに、加熱処理により、前記第３の金属含有層に含有された金属と前記第２のゲート電極層とを反応させて、前記第２のゲート電極層を合金化し、異なる組成のゲート電極を形成することを特徴とする。
【発明の効果】
【００１１】
本発明の一態様に係る半導体装置の製造方法によれば、ｐ型ＭＯＳＦＥＴとｎ型ＭＯＳＦＥＴとの間で異なる、所望のしきい値を得ることができる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明を適用した各実施例について図面を参照しながら説明する。なお、各実施例においては、簡単のため、ＬＳＩ中の1組のｎ型ＭＯＳＦＥＴとｐ型ＭＯＳＦＥＴを並べて示すが、この配置に限定されない。
【実施例１】
【００１３】
実施例１に係る第１導電型のＭＯＳＦＥＴおよびこの第１導電型のＭＯＳＦＥＴと導電型が異なる第２導電型のＭＯＳＦＥＴを半導体基板上に形成する半導体装置の製造方法について説明する。
【００１４】
なお、本実施例においては、例えば、第１導電型をｐ型、第２導電型をｎ型とし、半導体基板にシリコン基板を選択した場合について説明する。しかし、導電型を逆にした場合も同様に適用が可能である（他の実施例も同様）。
【００１５】
図１Ａないし図１Ｉは、本発明の実施例１に係る半導体装置の製造方法の各工程におけるｎ型ＭＯＳＦＥＴおよびｎ型ＭＯＳＦＥＴの領域の断面図である。
【００１６】
先ず、図１Ａに示すように、シリコン基板１にトレンチを形成し、そのトレンチにシリコン酸化膜を埋め込むことによって、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）２を形成する。その後、シリコン基板１のｐ型ＭＯＳＦＥＴ領域に不純物を注入し熱拡散することによりｎウェルを選択的に形成するとともに、シリコン基板１のｎ型ＭＯＳＦＥＴ領域に不純物を注入し熱拡散することによりｐウェルを選択的に形成する。
【００１７】
次に、シリコン基板１上にフニュウム珪酸化膜（ＨｆＳｉＯ膜）を形成し、このＨｆＳｉＯ膜中に窒素を転化した後、熱処理を行って、例えば３ｎｍ程度の膜厚を有する高誘電体絶縁膜であるハフニウム珪酸窒化膜（ＨｆＳｉＯＮ膜）３に改質する。このＨｆＳｉＯＮ膜３がゲート絶縁膜（高誘電体絶縁膜）として機能する。
【００１８】
すなわち、ｐ型ＭＯＳＦＥＴのゲート電極が形成されるゲート電極領域のＨｆＳｉＯＮ膜（ゲート絶縁膜）３上に、Ｓｉを含むゲート電極層であるポリシリコン層４を形成する。同様にして、ｎ型ＭＯＳＦＥＴのゲート電極が形成されるゲート電極領域のＨｆＳｉＯＮ膜（ゲート絶縁膜）３上に、該ゲート電極層と同じ組成を有するゲート電極層であるポリシリコン層４を形成する。なお、ゲート電極層には、ｐｏｌｙ−Ｇｅが含まれる層が選択されてもよい。このポリシリコン層４は、例えば、１００ｎｍ程度の膜厚を有する。
【００１９】
そして、このＨｆＳｉＯＮ膜３上にＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）により、ゲート電極材料としてポリシリコン層４を形成する。そして、このポリシリコン層４上にハードマスク材であるＳｉＮ膜５を形成する（図１Ｂ）。
【００２０】
なお、ゲート絶縁膜としては、上記ＨｆＳｉＯＮ膜３の代わりに、Ｈｆ、 Ｚｒ、Ａｌの少なくとも１つと、Ｓｉ、Ｏ、Ｎを含む膜を選択してもよい。
【００２１】
次に、ＳｉＮ膜５をハードマスクとして、ｐｏｌｙ−Ｓｉ/ＨｆＳｉＯＮゲートを形成する（図１Ｃ）。
【００２２】
次に、ＣＶＤおよびＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）により側壁ＳｉＮを形成する（図１Ｄ）。
【００２３】
次に、シリコン基板１にソース/ドレイン拡散層を形成した後、サリサイドプロセスを用いてソース/ドレインシリサイドコンタクト（ＮｉＰｔＳｉ層）６を形成する（図１Ｅ）。
【００２４】
次に、ｐ型ＭＯＳＦＥＴ領域およびｎ型ＭＯＳＦＥＴ領域上に、例えばＣＶＤ等により、ＳｉＮ膜７を成膜する(図１Ｆ)。
【００２５】
次に、このＳｉＮ膜７上に、例えばＣＶＤ等により、少なくともポリシリコン層４よりも厚い膜厚でＳｉＯ2層８を成膜する(図１Ｇ)。
【００２６】
次に、ＳｉＮ膜をエッチングストッパとしてＣＭＰ（ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）により、ＳｉＯ2層８を平坦化する(図１Ｈ)。
【００２７】
次に、ポリシリコン層４上のＳｉＮ膜７、 ＳｉＯ2層８を、ＲＩＥによりエッチングし除去する(図１Ｉ)。
【００２８】
ここで、ｐ型ＭＯＳＦＥＴおよびｎ型ＭＯＳＦＥＴのゲート電極領域の構成に注目して説明する。図２Ａないし図２Ｉは、本発明の実施例１に係る半導体装置の製造方法の各工程におけるｐ型ＭＯＳＦＥＴおよびｎ型ＭＯＳＦＥＴの領域の要部（ゲート電極領域）の断面図である。なお、図２Ａが示す工程は、図１Ｉが示す工程と同じである。
【００２９】
図１Ａないし図１Ｉの工程によりＨｆＳｉＯＮ膜３、ポリシリコン層４を形成した後（図２Ａ）、このポリシリコン層４上に、Ｎｉ膜９、ＴｉＮ膜１０を順にスパッタにより形成する。すなわち、ｐ型ＭＯＳＦＥＴ領域のゲート電極層およびｎ型ＭＯＳＦＥＴ領域のゲート電極層（ポリシリコン層４）上に、第１の金属含有層であるＮｉ膜９を形成するとともに、この第１の金属含有層上に、第１の金属含有層に含有された金属（Ｎｉ）の拡散を防止するための第２の金属含有層であるＴｉＮ膜１０を形成する。
【００３０】
なお、第１の金属含有層は、Ｎｉに代えて、Ｃｏ、Ｐｔ、Ｔｉ、Ｈｆ、Ｚｒ、Ａｌ、Ｌａの何れかの金属、または、Ｎｉ、Ｃｏ、Ｐｔ、Ｔｉ、Ｈｆ、Ｚｒ、Ａｌ、Ｌａの何れかを含む合金、を含有するようにしてもよい。
【００３１】
また、第２の金属含有層は、ＴｉＮに代えて、Ｗ、ＷＮ、ＴａＮ、ＨｆＮ、ＺｒＮ、ＴａＣ、ＭｏＮの何れか、または、ＴｉＮ、Ｗ、ＷＮ、ＴａＮ、ＨｆＮ、ＺｒＮ、ＴａＣ、ＭｏＮの何れかを含む合金、を含有するようにしてもよい。
【００３２】
そして、例えば、ＰＥＣＶＤ（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）により、ＴｉＮ膜１０上に、ＳｉＮ膜１１を成膜する。すなわち、第２の金属含有層であるＴｉＮ膜１０上に、保護膜であるＳｉＮ膜１１を形成する。
【００３３】
なお、保護膜は、硫酸と過酸化水素水の混合液に耐性のあるＳｉＮに代えて、硫酸と過酸化水素水の混合液に耐性のあるＳｉＯＮ、ＧｅＮ、ＧｅＯＮ、またはこれらの混合物、または、ＨｆＳｉＯＮ、ＺｒＳｉＯＮ、ＳｉＢＮ、ＴｉＳｉＯＮ、ＡｌＳｉＯＮの何れかから構成されるようにしてもよい。
【００３４】
そして、フォトリソグラフィによりｐ型ＭＯＳＦＥＴ領域のＳｉＮ膜１１の上面をレジスト１２で覆い、ｎ型ＭＯＳＦＥＴ領域のＳｉＮ膜１１の上面が露出するように開口させる(図２Ｂ)。
【００３５】
次に、レジスト１２をマスクとして、ＲＩＥにより、ｎ型ＭＯＳＦＥＴ領域のＳｉＮ膜１１を選択的に除去する(図２Ｃ)。
【００３６】
すなわち、ｎ型ＭＯＳＦＥＴ領域のゲート電極層（ポリシリコン膜４）の上方に位置する該保護膜（ＳｉＮ膜１１）を選択的に除去する。
【００３７】
次に、硫酸と過酸化水素水の混合液でｎ型ＭＯＳＦＥＴ領域のＴｉＮ膜１０／Ｎｉ膜９とｐ型ＭＯＳＦＥＴ領域のレジスト１２を剥離する(図２Ｄ)。これにより、ｎ型ＭＯＳＦＥＴ領域のポリシリコン層４の上面が露出する。
【００３８】
すなわち、残存する保護膜（ＳｉＮ膜１１）をマスクとして、該保護膜が選択的に除去された領域（ｎ型ＭＯＳＦＥＴ領域）の第１の金属含有層（Ｎｉ膜９）、第２の金属含有層（ＴｉＮ膜１０）を硫酸と過酸化水素水の混合液により選択的に除去する。
【００３９】
このように、硫酸と過酸化水素水の混合液に耐性のある保護膜(ＳｉＮ膜１１)を用いることにより、剥離液として硫酸と過酸化水素水の混合液を選択できる。例えば、塩酸と過酸化水素水の混合液を用いる場合と比較して、第１の金属含有層（Ｎｉ膜９）、２の金属含有層（ＴｉＮ膜１０）の除去がし易い。
【００４０】
次に、ｐ型ＭＯＳＦＥＴ領域のＳｉＮ膜１１上およびｎ型ＭＯＳＦＥＴ領域のポリシリコン層４上に、Ｎｉ膜１３をスパッタにより成膜する(図２Ｅ)。
【００４１】
すなわち、第１の金属含有層および第２の金属含有層が選択的に除去されたｎ型ＭＯＳＦＥＴ領域のゲート電極層（ポリシリコン層４）上に、第３の金属含有層（Ｎｉ膜１３）を、第１の金属含有層（Ｎｉ膜９）と膜厚が異なるように、成膜する。
【００４２】
本実施例においては、第１の金属含有層（Ｎｉ膜９）の膜厚と第３の金属含有層（Ｎｉ膜１３）の膜厚と比が、３：２になるように（すなわち、第１の金属含有層（Ｎｉ膜９）の膜厚よりも第３の金属含有層（Ｎｉ膜１３）の膜厚の方が薄くなるように）成膜する。
【００４３】
なお、第３の金属含有層は、Ｎｉに代えて、Ｃｏ、Ｐｔ、Ｔｉ、Ｈｆ、Ｚｒ、Ａｌ、Ｌａの何れかの金属、または、Ｎｉ、Ｃｏ、Ｐｔ、Ｔｉ、Ｈｆ、Ｚｒ、Ａｌ、Ｌａの何れかを含む合金、を含有するようにしてもよい。
【００４４】
また、第３の金属含有層の含有する金属または合金が第１の金属含有層の含有する金属または合金と異なる場合は、膜厚が同じであってもよい。
【００４５】
次に、例えば、５００℃、３０秒間、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）を行いポリシリコン層４のシリサイド化（合金化）を行う。これにより、ｎ型ＭＯＳＦＥＴ領域のゲート電極としてＮｉ2Ｓｉ層４ａを形成するとともに、ｐ型ＭＯＳＦＥＴのゲート電極としてＮｉ３Ｓｉ層４ｂを形成する(図２Ｆ)。
【００４６】
すなわち、加熱処理により、第１の金属含有層（Ｎｉ膜９）に含有された金属（Ｎｉ）とｐ型ＭＯＳＦＥＴ領域のゲート電極層（ポリシリコン層４）とを反応させて、このゲート電極層を合金化する。さらに、加熱処理により、第３の金属含有層（Ｎｉ膜１３）に含有された金属（Ｎｉ）とｎ型ＭＯＳＦＥＴ領域のゲート電極層（ポリシリコン層４）とを反応させて、このゲート電極層を合金化し、異なる組成のゲート電極を形成する。
【００４７】
ここで、既述のように、Ｎｉ膜９とＮｉ膜１３との膜厚が異なる（本実施例ではＮｉ膜１３の方がＮｉ膜９よりも薄い）ため、シリサイド化により得られる組成も異なる。
【００４８】
すなわち、例えば、一方のゲート電極層（本実施例ではｐ型ＭＯＳＦＥＴ領域のゲート電極層）の組成をＮｉＸ１ＳｉＹ１で表し、他方のゲート電極層（本実施例ではｎ型ＭＯＳＦＥＴ領域のゲート電極層）の組成をＮｉＸ２ＳｉＹ２で表す。このとき、各係数Ｘ１、Ｘ２、Ｙ１、およびＹ２は、Ｘ１／Ｙ１＞Ｘ２／Ｙ２の関係が成立するものである。
【００４９】
このように、ｎ型ＭＯＳＦＥＴ領域のゲート電極とｐ型ＭＯＳＦＥＴ領域のゲート電極とは、異なる組成を有する。
【００５０】
したがって、この時点で、これらのｎ型ＭＯＳＦＥＴとｐ型ＭＯＳＦＥＴとは、しきい値が異なることとなる。
【００５１】
次に、合金化したｎ型ＭＯＳＦＥＴ領域のゲート電極層であるＮｉ2Ｓｉ層４ａに、例えば１０ｎｍ〜２０ｎｍの深さでＡｌをイオン注入する(図２Ｇ)。なお、Ａｌの他、Ｎｉ、Ｃｏ、Ｐｔ、Ｔｉ、Ｈｆ、Ｚｒ、Ｙ、Ｌａ、Ｔａ、Ｉｎ、Ｇａ、Ｔｌ、Ｗから選択される金属をイオン注入してもよい。
【００５２】
次に硫酸と過酸化水素水の混合液で、ｐ型ＭＯＳＦＥＴ領域のＮｉ膜１３を剥離する(図２Ｈ)。
【００５３】
次に、例えば、５００℃で３０秒間ＲＴＡし、ＡｌをＨｆＳｉＯＮ膜３とＮｉ2Ｓｉ膜４ａとの界面（すなわち、ゲート絶縁膜とゲート電極との界面）に達するように拡散させて偏析させる(図２Ｉ)。これにより、ＡｌをＮｉ2Ｓｉ膜４ａ中にイオン注入しない場合と比較して、ｎ型ＭＯＳＦＥＴのゲート電極のしきい値をより顕著に変更することができる。なお、単にＡｌをＮｉ2Ｓｉ膜４ａ中に拡散させる場合でも、ＡｌをＮｉ2Ｓｉ膜４ａ中にイオン注入しない場合と比較して、ｎ型ＭＯＳＦＥＴのゲート電極のしきい値を変更することができる。
【００５４】
ここで、以上のようにして形成されたゲート電極を有するｎ型ＭＯＳＦＥＴ、ｐ型ＭＯＳＦＥＴを配線するための工程について説明する。図３Ａないし図３Ｄは、本発明の実施例１に係る半導体装置の製造方法の各工程におけるｎ型ＭＯＳＦＥＴおよびｐ型ＭＯＳＦＥＴの領域の断面図である。なお、図３Ａが示す工程は、図２Ｉが示す工程と同じである。
【００５５】
図２Ａないし図２Ｉの工程によりシリサイド化されたゲート電極（Ｎｉ2Ｓｉ膜４ａ、Ｎｉ３Ｓｉ層４ｂ）を形成した後（図３Ａ）、ＲＩＥにより、ＳｉＯ2膜８をエッチングする(図３Ｂ)。
【００５６】
次に、ＳｉＨ４、ＮＨ３等を用いてＰＣＶＤによりＳｉＮ膜１１ａを成膜する。そして、ＴＥＯＳ等を用いた層間絶縁膜ＳｉＯ2層１４を全面堆積する。そして、この層間絶縁膜ＳｉＯ2層１４を、ＣＭＰにより平坦化する(図３Ｃ)。
【００５７】
次に、ソース・ドレイン領域（ＮｉＰｔＳｉ層６）、ゲート電極（Ｎｉ2Ｓｉ膜４ａ、Ｎｉ３Ｓｉ層４ｂ）に繋がるように層間絶縁膜ＳｉＯ2層１４にコンタクト孔を形成し、例えば、Ｗ等の金属を充填する。そして、ソース・ドレイン領域（ＮｉＰｔＳｉ層６）、ゲート電極（Ｎｉ2Ｓｉ膜４ａ、Ｎｉ３Ｓｉ層４ｂ）と他の回路構成とを接続する配線層１５（例えば、Ａｌ／ＴｉＮ／Ｔｉ層、またはＣｕ／ＴｉＮ／Ｔｉ層）を形成する(図３Ｄ)。
【００５８】
以降は、さらに２層目以上の配線工程を行うことにより、ＬＳＩが完成することになる。
【００５９】
以上のように、本実施例に係る半導体装置の製造方法によれば、ｐ型ＭＯＳＦＥＴとｎ型ＭＯＳＦＥＴとの間で異なる、所望のしきい値を得ることができる。
【００６０】
なお、本実施例１においては、第１の金属含有層の膜厚が第３の金属含有層の膜厚が厚いものとして説明したが、逆の場合であっても、ｐ型ＭＯＳＦＥＴとｎ型ＭＯＳＦＥＴとの間で異なる所望のしきい値を得ることができる。
【実施例２】
【００６１】
実施例１では、ｎ型ＭＯＳＦＥＴのしきい値を変更するために、ゲート電極層をシリサイド化し、さらにＡｌをイオン注入する半導体装置の製造方法について述べた。
【００６２】
本実施例では、ゲート電極層をシリサイド化し、スパッタにより形成したＡｌ膜をこのゲート電極層に拡散させる半導体装置の製造方法について述べる。
【００６３】
なお、本実施例２の半導体装置の製造方法は、実施例１で説明した図１Ａから図１Ｉまでの工程は同様である。
【００６４】
以下、ｐ型ＭＯＳＦＥＴおよびｎ型ＭＯＳＦＥＴのゲート電極領域の構成に注目して説明する。図４Ａないし図４Ｇは、本発明の実施例２に係る半導体装置の製造方法の各工程におけるｐ型ＭＯＳＦＥＴおよびｎ型ＭＯＳＦＥＴの領域の要部（ゲート電極領域）の断面図である。なお、図４Ａが示す工程は、図１Ｉが示す工程と同じである。また、図中、実施例１と同じ符号は、実施例１と同様の構成を示す。
【００６５】
先ず、図１Ａないし図１Ｉの工程によりＨｆＳｉＯＮ膜３、ポリシリコン層４を形成した後（図４Ａ）、このポリシリコン層４上に、Ｎｉ膜９、ＴｉＮ膜１０を順にスパッタにより形成する。すなわち、ｐ型ＭＯＳＦＥＴ領域のゲート電極層およびｎ型ＭＯＳＦＥＴ領域のゲート電極層（ポリシリコン層４）上に、第１の金属含有層であるＮｉ膜９を形成するとともに、この第１の金属含有層上に、第１の金属含有層に含有された金属（Ｎｉ）の拡散を防止するための第２の金属含有層であるＴｉＮ膜１０を形成する。
【００６６】
なお、第１の金属含有層は、実施例１と同様に、Ｎｉに代えて、Ｃｏ、Ｐｔ、Ｔｉ、Ｈｆ、Ｚｒ、Ａｌ、Ｌａの何れかの金属、または、Ｎｉ、Ｃｏ、Ｐｔ、Ｔｉ、Ｈｆ、Ｚｒ、Ａｌ、Ｌａの何れかを含む合金、を含有するようにしてもよい。
【００６７】
また、第２の金属含有層は、実施例１と同様に、ＴｉＮに代えて、Ｗ、ＷＮ、ＴａＮ、ＨｆＮ、ＺｒＮ、ＴａＣ、ＭｏＮの何れか、または、ＴｉＮ、Ｗ、ＷＮ、ＴａＮ、ＨｆＮ、ＺｒＮ、ＴａＣ、ＭｏＮの何れかを含む合金、を含有するようにしてもよい。
【００６８】
そして、例えば、ＰＣＶＤにより、ＴｉＮ膜１０上に、ＳｉＮ膜１１を成膜する。すなわち、第２の金属含有層であるＴｉＮ膜１０上に、保護膜であるＳｉＮ膜１１を形成する。
【００６９】
そして、フォトリソグラフィによりｐ型ＭＯＳＦＥＴ領域のＳｉＮ膜１１の上面をレジスト１２で覆い、ｎ型ＭＯＳＦＥＴ領域のＳｉＮ膜１１の上面が露出するように開口させる(図４Ｂ)。
【００７０】
次に、レジスト１２をマスクとして、ＲＩＥにより、ｎ型ＭＯＳＦＥＴ領域のＳｉＮ膜１１を選択的に除去する(図４Ｃ)。
【００７１】
なお、保護膜は、実施例１と同様に、硫酸と過酸化水素水の混合液に耐性のあるＳｉＮに代えて、硫酸と過酸化水素水の混合液に耐性のあるＳｉＯＮ、ＧｅＮ、ＧｅＯＮ、またはこれらの混合物、または、ＨｆＳｉＯＮ、ＺｒＳｉＯＮ、ＳｉＢＮ、ＴｉＳｉＯＮ、ＡｌＳｉＯＮの何れかから構成されるようにしてもよい。
【００７２】
次に、硫酸と過酸化水素水の混合液でｎ型ＭＯＳＦＥＴ領域のＴｉＮ膜１０／Ｎｉ膜９とｐ型ＭＯＳＦＥＴ領域のレジスト１２を剥離する(図４Ｄ)。これにより、ｎ型ＭＯＳＦＥＴ領域のポリシリコン層４の上面が露出する。
【００７３】
すなわち、残存する保護膜（ＳｉＮ膜１１）をマスクとして、該保護膜が選択的に除去された領域（ｎ型ＭＯＳＦＥＴ領域）の第１の金属含有層（Ｎｉ膜９）、第２の金属含有層（ＴｉＮ膜１０）を硫酸と過酸化水素水の混合液により選択的に除去する。
【００７４】
このように、実施例１と同様に、硫酸と過酸化水素水の混合液に耐性のある保護膜(ＳｉＮ膜１１)を用いることにより、剥離液として硫酸と過酸化水素水の混合液を選択できる。例えば、塩酸と過酸化水素水の混合液を用いる場合と比較して、第１の金属含有層（Ｎｉ膜９）、２の金属含有層（ＴｉＮ膜１０）の除去がし易い。
【００７５】
次に、ｐ型ＭＯＳＦＥＴ領域のＳｉＮ膜１１上およびｎ型ＭＯＳＦＥＴ領域のポリシリコン層４上に、Ａｌ膜１６、Ｎｉ膜２１３をスパッタにより成膜する(図４Ｅ)。すなわち、第１の金属含有層および第２の金属含有層が選択的に除去されたｎ型ＭＯＳＦＥＴ領域のゲート電極層（ポリシリコン層４）上に、Ａｌ膜１６を介して、第３の金属含有層（Ｎｉ膜２１３）を、第１の金属含有層（Ｎｉ膜９）と膜厚が異なるように、成膜する。
【００７６】
本実施例においては、第１の金属含有層（Ｎｉ膜９）の膜厚と第３の金属含有層（Ｎｉ膜２１３）の膜厚と比が、３：２になるように成膜する。また、Ａｌ膜１６の膜厚は、例えば、０．３ｎｍ〜１０ｎｍ程度が選択される。これより厚くても、同様の効果が得られる。
【００７７】
なお、第３の金属含有層は、実施例１と同様に、Ｎｉに代えて、Ｃｏ、Ｐｔ、Ｔｉ、Ｈｆ、Ｚｒ、Ａｌ、Ｌａの何れかの金属、または、Ｎｉ、Ｃｏ、Ｐｔ、Ｔｉ、Ｈｆ、Ｚｒ、Ａｌ、Ｌａの何れかを含む合金、を含有するようにしてもよい。
【００７８】
また、第３の金属含有層の含有する金属または合金が第１の金属含有層の含有する金属または合金と異なる場合は、膜厚が同じであってもよい。
【００７９】
また、スパッタされるＡｌ膜１６に代えて、Ｎｉ、Ｃｏ、Ｐｔ、Ｔｉ、Ｈｆ、Ｚｒ、Ｙ、Ｌａ、Ｔａ、Ｉｎ、Ｇａ、Ｔｌ、Ｗから選択される金属をポリシリコン層４上にスパッタしてもよい。この場合、スパッタされる金属は、第３の金属含有層と組成が異なる必要がある。
【００８０】
次に、例えば、５００℃、３０秒間、ＲＴＡを行いポリシリコン層４のシリサイド化（合金化）を行う。これにより、ｎ型ＭＯＳＦＥＴ領域のゲート電極としてＮｉ2Ｓｉ層２０４ａを形成するとともに、ｐ型ＭＯＳＦＥＴのゲート電極としてＮｉ３Ｓｉ層２０４ｂを形成する。また、このＲＴＡにより、Ｎｉ2Ｓｉ層２０４ａ中に、スパッタされていたＡｌ膜１６のＡｌを、ＨｆＳｉＯＮ膜３とＮｉ2Ｓｉ膜２０４ａとの界面（すなわち、ゲート絶縁膜とゲート電極との界面）に達するように拡散させて偏析させる(図４Ｆ)。
【００８１】
すなわち、加熱処理により、第１の金属含有層（Ｎｉ膜９）に含有された金属（Ｎｉ）とｐ型ＭＯＳＦＥＴ領域のゲート電極層（ポリシリコン層４）とを反応させて、このゲート電極層を合金化する。さらに、加熱処理により、第３の金属含有層（Ｎｉ膜２１３）に含有された金属（Ｎｉ）とｎ型ＭＯＳＦＥＴ領域のゲート電極層（ポリシリコン層４）とを反応させて、このゲート電極層を合金化し、異なる組成のゲート電極を形成する。既述のように、Ｎｉ膜９の膜厚とＮｉ膜２１３の膜厚とが異なり、そしてシリサイド化の速度が異なるため、シリサイド化により得られる組成も異なる。
【００８２】
このように、実施例１と同様に、ｎ型ＭＯＳＦＥＴ領域のゲート電極とｐ型ＭＯＳＦＥＴ領域のゲート電極とは、異なる組成を有する。したがって、この時点で、これらのｎ型ＭＯＳＦＥＴとｐ型ＭＯＳＦＥＴとは、しきい値が異なることとなる。
【００８３】
また、Ａｌ膜１６を形成しない場合と比較して、ｎ型ＭＯＳＦＥＴのゲート電極のしきい値をより顕著に変更することができる。
【００８４】
また、単にＡｌをＮｉ2Ｓｉ膜４ａ中に拡散させる場合でも、Ａｌ膜１６を形成しない場合と比較して、ｎ型ＭＯＳＦＥＴのゲート電極のしきい値を変更することができる。
【００８５】
次に、硫酸と過酸化水素水の混合液で、ｐ型ＭＯＳＦＥＴ領域のＮｉ膜２１３を剥離する(図４Ｇ)。
【００８６】
ここで、以上のようにして形成されたゲート電極を有するｎ型ＭＯＳＦＥＴ、ｐ型ＭＯＳＦＥＴを配線しＬＳＩを形成するための工程は、実施例１の図３Ａないし図３Ｄと同様である。なお、図３Ａが示す工程は、図４Ｇが示す工程と同じである。
【００８７】
以上のように、本実施例に係る半導体装置の製造方法によれば、ｐ型ＭＯＳＦＥＴとｎ型ＭＯＳＦＥＴとの間で異なる、所望のしきい値を得ることができる。
【実施例３】
【００８８】
実施例１では、ｎ型ＭＯＳＦＥＴのしきい値を変更するために、ゲート電極層をシリサイド化し、さらにＡｌをこのゲート電極層に拡散する半導体装置の製造方法について述べた。
【００８９】
本実施例では、ゲート電極層をシリサイド化し、スパッタにより形成したＴｉ膜をこのゲート電極層に拡散させる半導体装置の製造方法について述べる。
【００９０】
なお、本実施例３の半導体装置の製造方法は、実施例１で説明した図１Ａから図１Ｉまでの工程は同様である。
【００９１】
以下、ｐ型ＭＯＳＦＥＴおよびｎ型ＭＯＳＦＥＴのゲート電極領域の構成に注目して説明する。図５Ａないし図５Ｇは、本発明の実施例３に係る半導体装置の製造方法の各工程におけるｐ型ＭＯＳＦＥＴおよびｎ型ＭＯＳＦＥＴの領域の要部（ゲート電極領域）の断面図である。なお、図５Ａが示す工程は、図１Ｉが示す工程と同じである。また、図中、実施例１、２と同じ符号は、実施例１、２と同様の構成を示す。
【００９２】
先ず、図１Ａないし図１Ｉの工程によりＨｆＳｉＯＮ膜３、ポリシリコン層４を形成した後（図５Ａ）、このポリシリコン層４上に、Ｎｉ膜９、ＴｉＮ膜１０を順にスパッタにより形成する。すなわち、ｐ型ＭＯＳＦＥＴ領域のゲート電極層およびｎ型ＭＯＳＦＥＴ領域のゲート電極層（ポリシリコン層４）上に、第１の金属含有層であるＮｉ膜９を形成するとともに、この第１の金属含有層上に、第１の金属含有層に含有された金属（Ｎｉ）の拡散を防止するための第２の金属含有層であるＴｉＮ膜１０を形成する。
【００９３】
なお、第１の金属含有層は、実施例１と同様に、Ｎｉに代えて、Ｃｏ、Ｐｔ、Ｔｉ、Ｈｆ、Ｚｒ、Ａｌ、Ｌａの何れかの金属、または、Ｎｉ、Ｃｏ、Ｐｔ、Ｔｉ、Ｈｆ、Ｚｒ、Ａｌ、Ｌａの何れかを含む合金、を含有するようにしてもよい。
【００９４】
また、第２の金属含有層は、実施例１と同様に、ＴｉＮに代えて、Ｗ、ＷＮ、ＴａＮ、ＨｆＮ、ＺｒＮ、ＴａＣ、ＭｏＮの何れか、または、ＴｉＮ、Ｗ、ＷＮ、ＴａＮ、ＨｆＮ、ＺｒＮ、ＴａＣ、ＭｏＮの何れかを含む合金、を含有するようにしてもよい。
【００９５】
そして、例えば、ＰＣＶＤにより、ＴｉＮ膜１０上に、ＳｉＮ膜１１を成膜する。すなわち、第２の金属含有層であるＴｉＮ膜１０上に、保護膜であるＳｉＮ膜１１を形成する。
【００９６】
そして、フォトリソグラフィによりｐ型ＭＯＳＦＥＴ領域のＳｉＮ膜１１の上面をレジスト１２で覆い、ｎ型ＭＯＳＦＥＴ領域のＳｉＮ膜１１の上面が露出するように開口させる(図５Ｂ)。
【００９７】
次に、レジスト１２をマスクとして、ＲＩＥにより、ｎ型ＭＯＳＦＥＴ領域のＳｉＮ膜１１を選択的に除去する(図５Ｃ)。
【００９８】
すなわち、ｎ型ＭＯＳＦＥＴ領域のゲート電極層（ポリシリコン膜４）の上方に位置する該保護膜（ＳｉＮ膜１１）を選択的に除去する。
【００９９】
なお、保護膜は、実施例１と同様に、硫酸と過酸化水素水の混合液に耐性のあるＳｉＮに代えて、硫酸と過酸化水素水の混合液に耐性のあるＳｉＯＮ、ＧｅＮ、ＧｅＯＮ、またはこれらの混合物、または、ＨｆＳｉＯＮ、ＺｒＳｉＯＮ、ＳｉＢＮ、ＴｉＳｉＯＮ、ＡｌＳｉＯＮの何れかから構成されるようにしてもよい。
【０１００】
次に、硫酸と過酸化水素水の混合液でｎ型ＭＯＳＦＥＴ領域のＴｉＮ膜１０／Ｎｉ膜９とｐ型ＭＯＳＦＥＴ領域のレジスト１２を剥離する(図５Ｄ)。これにより、ｎ型ＭＯＳＦＥＴ領域のポリシリコン層４の上面が露出する。
【０１０１】
すなわち、残存する保護膜（ＳｉＮ膜１１）をマスクとして、該保護膜が選択的に除去された領域（ｎ型ＭＯＳＦＥＴ領域）の第１の金属含有層（Ｎｉ膜９）、第２の金属含有層（ＴｉＮ膜１０）を硫酸と過酸化水素水の混合液により選択的に除去する。
【０１０２】
このように、実施例１と同様に、硫酸と過酸化水素水の混合液に耐性のある保護膜(ＳｉＮ膜１１)を用いることにより、剥離液として硫酸と過酸化水素水の混合液を選択できる。例えば、塩酸と過酸化水素水の混合液を用いる場合と比較して、第１の金属含有層（Ｎｉ膜９）、２の金属含有層（ＴｉＮ膜１０）の除去がし易い。
【０１０３】
次に、ｐ型ＭＯＳＦＥＴ領域のＳｉＮ膜１１上およびｎ型ＭＯＳＦＥＴ領域のポリシリコン層４上に、Ｔｉ膜１７、Ｎｉ膜３１３をスパッタにより成膜する(図５Ｅ)。すなわち、第１の金属含有層および第２の金属含有層が選択的に除去されたゲート電極層（ポリシリコン層４）上に、Ｔｉ膜１７を介して、第３の金属含有層（Ｎｉ膜３１３）を、第１の金属含有層（Ｎｉ膜９）と膜厚が異なるように、成膜する。
【０１０４】
本実施例においては、第１の金属含有層（Ｎｉ膜９）の膜厚と第３の金属含有層（Ｎｉ膜３１３）の膜厚と比が、３：１になるように成膜する。また、Ｔｉ膜１７の膜厚は、例えば、１ｎｍ〜１０ｎｍ程度が選択される。このＴｉ膜１７がポリシリコン層４とＮｉ膜３１３との間に介在することにより、後述するｎ型ＭＯＳＦＥＴ領域のシリサイド化がｐ型ＭＯＳＦＥＴ領域のシリサイド化よりも減速される。
【０１０５】
なお、第３の金属含有層は、実施例１と同様に、Ｎｉに代えて、Ｃｏ、Ｐｔ、Ｔｉ、Ｈｆ、Ｚｒ、Ａｌ、Ｌａの何れかの金属、または、Ｎｉ、Ｃｏ、Ｐｔ、Ｔｉ、Ｈｆ、Ｚｒ、Ａｌ、Ｌａの何れかを含む合金、を含有するようにしてもよい。
【０１０６】
また、第３の金属含有層の含有する金属または合金が第１の金属含有層の含有する金属または合金と異なる場合は、膜厚が同じであってもよい。
【０１０７】
次に、例えば、５００℃、３０秒間、ＲＴＡを行いポリシリコン層４のシリサイド化（合金化）を行う。これにより、ｎ型ＭＯＳＦＥＴ領域のゲート電極としてＮｉＳｉ２層３０４ａを形成するとともに、ｐ型ＭＯＳＦＥＴのゲート電極としてＮｉ３Ｓｉ層３０４ｂを形成する。また、このＲＴＡにより、Ｔｉは主にＮｉＳｉ２層３０４ａの表面に集中して存在するが、ＮｉＳｉ２層３０４ａ中に拡散してもよい (図５Ｆ)。
【０１０８】
すなわち、加熱処理により、第１の金属含有層（Ｎｉ膜９）に含有された金属（Ｎｉ）とｐ型ＭＯＳＦＥＴ領域のゲート電極層（ポリシリコン層４）とを反応させて、このゲート電極層を合金化する。さらに、加熱処理により、第３の金属含有層（Ｎｉ膜３１３）に含有された金属（Ｎｉ）とｎ型ＭＯＳＦＥＴ領域のゲート電極層（ポリシリコン層４）とを反応させて、このゲート電極層を合金化し、異なる組成のゲート電極を形成する。既述のように、Ｎｉ膜９の膜厚とＮｉ膜３１３の膜厚とが異なり、そしてシリサイド化の速度が異なるため、シリサイド化により得られる組成も異なる。
【０１０９】
このように、実施例１と同様に、ｎ型ＭＯＳＦＥＴ領域のゲート電極とｐ型ＭＯＳＦＥＴ領域のゲート電極とは、異なる組成を有する。したがって、この時点で、これらのｎ型ＭＯＳＦＥＴとｐ型ＭＯＳＦＥＴとは、しきい値が異なることとなる。
【０１１０】
次に、硫酸と過酸化水素水の混合液で、ｐ型ＭＯＳＦＥＴ領域のＮｉ膜３１３を剥離する(図５Ｇ)。
【０１１１】
ここで、以上のようにして形成されたゲート電極を有するｎ型ＭＯＳＦＥＴ、ｐ型ＭＯＳＦＥＴを配線しＬＳＩを形成するための工程は、実施例１の図３Ａないし図３Ｄと同様である。なお、図３Ａが示す工程は、図５Ｇが示す工程と同じである。
【０１１２】
以上のように、本実施例に係る半導体装置の製造方法によれば、ｐ型ＭＯＳＦＥＴとｎ型ＭＯＳＦＥＴとの間で異なる、所望のしきい値を得ることができる。
【実施例４】
【０１１３】
実施例２では、ｎ型ＭＯＳＦＥＴのしきい値を変更するために、ゲート電極層をシリサイド化し、スパッタにより形成したＡｌ膜をこのゲート電極層に拡散させる半導体装置の製造方法について述べた。
【０１１４】
本実施例では、ゲート電極層をシリサイド化し、スパッタにより形成したＡｌ膜をこのゲート電極層に拡散させる他の半導体装置の製造方法について述べる。
【０１１５】
なお、本実施例４の半導体装置の製造方法は、実施例１で説明した図１Ａから図１Ｉまでの工程は同様である。
【０１１６】
以下、ｐ型ＭＯＳＦＥＴおよびｎ型ＭＯＳＦＥＴのゲート電極領域の構成に注目して説明する。図６Ａないし図６Ｇは、本発明の実施例４に係る半導体装置の製造方法の各工程におけるｐ型ＭＯＳＦＥＴおよびｎ型ＭＯＳＦＥＴの領域の要部（ゲート電極領域）の断面図である。なお、図６Ａが示す工程は、図１Ｉが示す工程と同じである。また、図中、実施例１、２と同じ符号は、実施例１、２と同様の構成を示す。
【０１１７】
先ず、図１Ａないし図１Ｉの工程によりＨｆＳｉＯＮ膜３、ポリシリコン層４を形成した後（図６Ａ）、このポリシリコン層４上に、Ａｌ膜１６、Ｎｉ膜４０９、ＴｉＮ膜１０を順にスパッタにより形成する。すなわち、ｐ型ＭＯＳＦＥＴ領域のゲート電極層およびｎ型ＭＯＳＦＥＴ領域のゲート電極層（ポリシリコン層４）上に、Ａｌ膜１６を介して、第１の金属含有層であるＮｉ膜４０９を形成するとともに、この第１の金属含有層上に、第１の金属含有層に含有された金属（Ｎｉ）の拡散を防止するための第２の金属含有層であるＴｉＮ膜１０を形成する。
【０１１８】
なお、第１の金属含有層は、実施例１と同様に、Ｎｉに代えて、Ｃｏ、Ｐｔ、Ｔｉ、Ｈｆ、Ｚｒ、Ｌａの何れかの金属、または、Ｎｉ、Ｃｏ、Ｐｔ、Ｔｉ、Ｈｆ、Ｚｒ、Ａｌ、Ｌａの何れかを含む合金、を含有するようにしてもよい。
【０１１９】
また、第２の金属含有層は、実施例１と同様に、ＴｉＮに代えて、Ｗ、ＷＮ、ＴａＮ、ＨｆＮ、ＺｒＮ、ＴａＣ、ＭｏＮの何れか、または、ＴｉＮ、Ｗ、ＷＮ、ＴａＮ、ＨｆＮ、ＺｒＮ、ＴａＣ、ＭｏＮの何れかを含む合金、を含有するようにしてもよい。
【０１２０】
そして、例えば、ＰＣＶＤにより、ＴｉＮ膜１０上に、ＳｉＮ膜１１を成膜する。すなわち、第２の金属含有層であるＴｉＮ膜１０上に、保護膜であるＳｉＮ膜１１を形成する。
【０１２１】
そして、フォトリソグラフィによりｎ型ＭＯＳＦＥＴ領域のＳｉＮ膜１１の上面をレジスト４１２で覆い、ｐ型ＭＯＳＦＥＴ領域のＳｉＮ膜１１の上面が露出するように開口させる(図６Ｂ)。
【０１２２】
次に、レジスト４１２をマスクとして、ＲＩＥにより、ｐ型ＭＯＳＦＥＴ領域のＳｉＮ膜１１を選択的に除去する(図６Ｃ)。
【０１２３】
すなわち、ｐ型ＭＯＳＦＥＴ領域のゲート電極層（ポリシリコン膜４）の上方に位置する該保護膜（ＳｉＮ膜１１）を選択的に除去する。
【０１２４】
なお、保護膜は、実施例１と同様に、硫酸と過酸化水素水の混合液に耐性のあるＳｉＮに代えて、硫酸と過酸化水素水の混合液に耐性のあるＳｉＯＮ、ＧｅＮ、ＧｅＯＮ、またはこれらの混合物、または、ＨｆＳｉＯＮ、ＺｒＳｉＯＮ、ＳｉＢＮ、ＴｉＳｉＯＮ、ＡｌＳｉＯＮの何れかから構成されるようにしてもよい。
【０１２５】
次に、硫酸と過酸化水素水の混合液でｎ型ＭＯＳＦＥＴ領域のＴｉＮ膜１０／Ｎｉ膜４０９とｎ型ＭＯＳＦＥＴ領域のレジスト４１２を剥離する(図６Ｄ)。これにより、ｐ型ＭＯＳＦＥＴ領域のポリシリコン層４の上面が露出する。
【０１２６】
すなわち、残存する保護膜（ＳｉＮ膜１１）をマスクとして、該保護膜が選択的に除去された領域（ｐ型ＭＯＳＦＥＴ領域）の第１の金属含有層（Ｎｉ膜４０９）、第２の金属含有層（ＴｉＮ膜１０）を硫酸と過酸化水素水の混合液により選択的に除去する。
【０１２７】
このように、実施例１と同様に、硫酸と過酸化水素水の混合液に耐性のある保護膜(ＳｉＮ膜１１)を用いることにより、剥離液として硫酸と過酸化水素水の混合液を選択できる。例えば、塩酸と過酸化水素水の混合液を用いる場合と比較して、第１の金属含有層（Ｎｉ膜４０９）、２の金属含有層（ＴｉＮ膜１０）の除去がし易い。
【０１２８】
次に、ｎ型ＭＯＳＦＥＴ領域のＳｉＮ膜１１上およびｐ型ＭＯＳＦＥＴ領域のポリシリコン層４上に、Ｎｉ膜４１３をスパッタにより成膜する(図６Ｅ)。すなわち、第１の金属含有層および第２の金属含有層が選択的に除去されたｐ型ＭＯＳＦＥＴ領域のゲート電極層（ポリシリコン層４）上に、第３の金属含有層（Ｎｉ膜４１３）を、第１の金属含有層（Ｎｉ膜４０９）と膜厚が異なるように、成膜する。
【０１２９】
本実施例においては、第１の金属含有層（Ｎｉ膜４０９）の膜厚と第３の金属含有層（Ｎｉ膜４１３）の膜厚と比が、２：３になるように成膜する。また、Ａｌ膜１６の膜厚は、例えば、０．３ｎｍ〜１０ｎｍ程度が選択される。
【０１３０】
なお、第３の金属含有層は、実施例１と同様に、Ｎｉに代えて、Ｃｏ、Ｐｔ、Ｔｉ、Ｈｆ、Ｚｒ、Ａｌ、Ｌａの何れかの金属、または、Ｎｉ、Ｃｏ、Ｐｔ、Ｔｉ、Ｈｆ、Ｚｒ、Ａｌ、Ｌａの何れかを含む合金、を含有するようにしてもよい。
【０１３１】
また、第３の金属含有層の含有する金属または合金が第１の金属含有層の含有する金属または合金と異なる場合は、膜厚が同じであってもよい。
【０１３２】
また、スパッタされるＡｌ膜１６に代えて、Ｎｉ、Ｃｏ、Ｐｔ、Ｔｉ、Ｈｆ、Ｚｒ、Ｙ、Ｌａ、Ｔａ、Ｉｎ、Ｇａ、Ｔｌ、Ｗから選択される金属をポリシリコン層４上にスパッタしてもよい。この場合、スパッタされる金属は、第１の金属含有層と組成が異なる必要がある。
【０１３３】
次に、例えば、５００℃、３０秒間、ＲＴＡを行いポリシリコン層４のシリサイド化（合金化）を行う。これにより、ｎ型ＭＯＳＦＥＴ領域のゲート電極としてＮｉ2Ｓｉ層４０４ａを形成するとともに、ｐ型ＭＯＳＦＥＴのゲート電極としてＮｉ３Ｓｉ層４０４ｂを形成する。また、このＲＴＡにより、Ｎｉ2Ｓｉ層４０４ａ中に、スパッタされていたＡｌ膜１６のＡｌを、ＨｆＳｉＯＮ膜３とＮｉ2Ｓｉ膜４０４ａとの界面（すなわち、ゲート絶縁膜とゲート電極との界面）に達するように拡散させ偏析させる(図６Ｆ)。
【０１３４】
既述のように、Ｎｉ膜４０９の膜厚とＮｉ膜４１３の膜厚とが異なり、そしてシリサイド化の速度が異なるため、シリサイド化により得られるゲート電極層の組成も異なる。
【０１３５】
このように、実施例１と同様に、ｎ型ＭＯＳＦＥＴ領域のゲート電極とｐ型ＭＯＳＦＥＴ領域のゲート電極とは、異なる組成を有する。したがって、この時点で、これらのｎ型ＭＯＳＦＥＴとｐ型ＭＯＳＦＥＴとは、しきい値が異なることとなる。
【０１３６】
また、Ａｌ膜１６を形成しない場合と比較して、ｎ型ＭＯＳＦＥＴのゲート電極のしきい値をより顕著に変更することができる。
【０１３７】
また、単にＡｌをＮｉ2Ｓｉ膜４ａ中に拡散させる場合でも、Ａｌ膜１６を形成しない場合と比較して、ｎ型ＭＯＳＦＥＴのゲート電極のしきい値を変更することができる。
【０１３８】
次に、硫酸と過酸化水素水の混合液で、ｐ型ＭＯＳＦＥＴ領域のＮｉ膜４１３を剥離する(図６Ｇ)。
【０１３９】
ここで、以上のようにして形成されたゲート電極を有するｎ型ＭＯＳＦＥＴ、ｐ型ＭＯＳＦＥＴを配線しＬＳＩを形成するための工程は、実施例１の図３Ａないし図３Ｄと同様である。
【０１４０】
以上のように、本実施例に係る半導体装置の製造方法によれば、ｐ型ＭＯＳＦＥＴとｎ型ＭＯＳＦＥＴとの間で異なる、所望のしきい値を得ることができる。
【実施例５】
【０１４１】
実施例３では、ｎ型ＭＯＳＦＥＴのしきい値を変更するために、ゲート電極層をシリサイド化し、スパッタにより形成したＴｉ膜をこのゲート電極層に拡散させる半導体装置の製造方法について述べた。
【０１４２】
本実施例では、ゲート電極層をシリサイド化し、スパッタにより形成したＴｉ膜をこのゲート電極層に拡散させる他の半導体装置の製造方法について述べる。
【０１４３】
なお、本実施例５の半導体装置の製造方法は、実施例１で説明した図１Ａから図１Ｉまでの工程は同様である。
【０１４４】
以下、ｐ型ＭＯＳＦＥＴおよびｎ型ＭＯＳＦＥＴのゲート電極領域の構成に注目して説明する。図７Ａないし図７Ｇは、本発明の実施例５に係る半導体装置の製造方法の各工程におけるｐ型ＭＯＳＦＥＴおよびｎ型ＭＯＳＦＥＴの領域の要部（ゲート電極領域）の断面図である。なお、図７Ａが示す工程は、図１Ｉが示す工程と同じである。また、図中、実施例１、３と同じ符号は、実施例１、３と同様の構成を示す。
【０１４５】
先ず、図１Ａないし図１Ｉの工程によりＨｆＳｉＯＮ膜３、ポリシリコン層４を形成した後（図７Ａ）、このポリシリコン層４上に、Ｔｉ膜１７、Ｎｉ膜９、ＴｉＮ膜１０を順にスパッタにより形成する。すなわち、ｐ型ＭＯＳＦＥＴ領域のゲート電極層およびｎ型ＭＯＳＦＥＴ領域のゲート電極層（ポリシリコン層４）上に、Ｔｉ膜１７を介して、第１の金属含有層であるＮｉ膜５０９を形成するとともに、この第１の金属含有層上に、第１の金属含有層に含有された金属（Ｎｉ）の拡散を防止するための第２の金属含有層であるＴｉＮ膜１０を形成する。
【０１４６】
なお、第１の金属含有層は、実施例１と同様に、Ｎｉに代えて、Ｃｏ、Ｐｔ、Ｔｉ、Ｈｆ、Ｚｒ、Ａｌ、Ｌａの何れかの金属、または、Ｎｉ、Ｃｏ、Ｐｔ、Ｔｉ、Ｈｆ、Ｚｒ、Ａｌ、Ｌａの何れかを含む合金、を含有するようにしてもよい。
【０１４７】
また、第２の金属含有層は、実施例１と同様に、ＴｉＮに代えて、Ｗ、ＷＮ、ＴａＮ、ＨｆＮ、ＺｒＮ、ＴａＣ、ＭｏＮの何れか、または、ＴｉＮ、Ｗ、ＷＮ、ＴａＮ、ＨｆＮ、ＺｒＮ、ＴａＣ、ＭｏＮの何れかを含む合金、を含有するようにしてもよい。
【０１４８】
そして、例えば、ＰＣＶＤにより、ＴｉＮ膜１０上に、ＳｉＮ膜１１を成膜する。すなわち、第２の金属含有層であるＴｉＮ膜１０上に、保護膜であるＳｉＮ膜１１を形成する。
【０１４９】
そして、フォトリソグラフィによりｎ型ＭＯＳＦＥＴ領域のＳｉＮ膜１１の上面をレジスト１２で覆い、ｐ型ＭＯＳＦＥＴ領域のＳｉＮ膜１１の上面が露出するように開口させる(図７Ｂ)。
【０１５０】
次に、レジスト５１２をマスクとして、ＲＩＥにより、ｐ型ＭＯＳＦＥＴ領域のＳｉＮ膜１１を選択的に除去する(図７Ｃ)。
【０１５１】
すなわち、ｐ型ＭＯＳＦＥＴ領域のゲート電極層（ポリシリコン膜４）の上方に位置する該保護膜（ＳｉＮ膜１１）を選択的に除去する。
【０１５２】
なお、保護膜は、実施例１と同様に、硫酸と過酸化水素水の混合液に耐性のあるＳｉＮに代えて、硫酸と過酸化水素水の混合液に耐性のあるＳｉＯＮ、ＧｅＮ、ＧｅＯＮ、またはこれらの混合物、または、ＨｆＳｉＯＮ、ＺｒＳｉＯＮ、ＳｉＢＮ、ＴｉＳｉＯＮ、ＡｌＳｉＯＮの何れかから構成されるようにしてもよい。
【０１５３】
次に、硫酸と過酸化水素水の混合液でｐ型ＭＯＳＦＥＴ領域のＴｉＮ膜１０／Ｎｉ膜５０９／Ｔｉ膜１７とｎ型ＭＯＳＦＥＴ領域のレジスト５１２を剥離する(図７Ｄ)。これにより、ｐ型ＭＯＳＦＥＴ領域のポリシリコン層４の上面が露出する。
【０１５４】
すなわち、残存する保護膜（ＳｉＮ膜１１）をマスクとして、該保護膜が選択的に除去された領域（ｐ型ＭＯＳＦＥＴ領域）の第１の金属含有層（Ｎｉ膜５０９）、第２の金属含有層（ＴｉＮ膜１０）を硫酸と過酸化水素水の混合液により選択的に除去する。
【０１５５】
このように、実施例１と同様に、硫酸と過酸化水素水の混合液に耐性のある保護膜(ＳｉＮ膜１１)を用いることにより、剥離液として硫酸と過酸化水素水の混合液を選択できる。例えば、塩酸と過酸化水素水の混合液を用いる場合と比較して、第１の金属含有層（Ｎｉ膜５０９）、２の金属含有層（ＴｉＮ膜１０）の除去がし易い。
【０１５６】
次に、ｎ型ＭＯＳＦＥＴ領域のＳｉＮ膜１１上およびｐ型ＭＯＳＦＥＴ領域のポリシリコン層４上に、Ｎｉ膜５１３をスパッタにより成膜する(図７Ｅ)。すなわち、第１の金属含有層および第２の金属含有層が選択的に除去されたｐ型ＭＯＳＦＥＴ領域のゲート電極層（ポリシリコン層４）上に、第３の金属含有層（Ｎｉ膜５１３）を、第１の金属含有層（Ｎｉ膜９）と膜厚が異なるように、成膜する。
【０１５７】
本実施例においては、第１の金属含有層（Ｎｉ膜５０９）の膜厚と第３の金属含有層（Ｎｉ膜５１３）の膜厚と比が、１：３になるように成膜する。また、Ｔｉ膜１７の膜厚は、例えば、１ｎｍ〜１０ｎｍ程度が選択される。このＴｉ膜１７がポリシリコン層４とＮｉ膜５０９との間に介在することにより、後述するｎ型ＭＯＳＦＥＴ領域のシリサイド化がｐ型ＭＯＳＦＥＴ領域のシリサイド化よりも減速される。
【０１５８】
なお、第３の金属含有層は、実施例１と同様に、Ｎｉに代えて、Ｃｏ、Ｐｔ、Ｔｉ、Ｈｆ、Ｚｒ、Ａｌ、Ｌａの何れかの金属、または、Ｎｉ、Ｃｏ、Ｐｔ、Ｔｉ、Ｈｆ、Ｚｒ、Ａｌ、Ｌａの何れかを含む合金、を含有するようにしてもよい。
【０１５９】
また、第３の金属含有層の含有する金属または合金が第１の金属含有層の含有する金属または合金と異なる場合は、膜厚が同じであってもよい。
【０１６０】
また、スパッタされるＴｉ膜１７に代えて、Ｎｉ、Ｃｏ、Ｐｔ、Ｈｆ、Ｚｒ、Ｙ、Ｌａ、Ｔａ、Ｉｎ、Ｇａ、Ｔｌ、Ｗから選択される金属をポリシリコン層４上にスパッタしてもよい。この場合、スパッタされる金属は、第１の金属含有層と組成が異なる必要がある。
【０１６１】
次に、例えば、５００℃、３０秒間、ＲＴＡを行いポリシリコン層４のシリサイド化（合金化）を行う。これにより、ｎ型ＭＯＳＦＥＴ領域のゲート電極としてＮｉＳｉ2層５０４ａを形成するとともに、ｐ型ＭＯＳＦＥＴのゲート電極としてＮｉ３Ｓｉ層５０４ｂを形成する(図７Ｆ)。
【０１６２】
すなわち、加熱処理により、第１の金属含有層（Ｎｉ膜５０９）に含有された金属（Ｎｉ）とｎ型ＭＯＳＦＥＴ領域のゲート電極層（ポリシリコン層４）とを反応させて、このゲート電極層を合金化する。さらに、加熱処理により、第３の金属含有層（Ｎｉ膜５１３）に含有された金属（Ｎｉ）とｐ型ＭＯＳＦＥＴ領域のゲート電極層（ポリシリコン層４）とを反応させて、このゲート電極層を合金化し、異なる組成のゲート電極を形成する。既述のように、Ｎｉ膜５０９の膜厚とＮｉ膜５１３の膜厚とが異なり、そしてシリサイド化の速度が異なるため、シリサイド化により得られる組成も異なる。
【０１６３】
このように、実施例１と同様に、ｎ型ＭＯＳＦＥＴ領域のゲート電極とｐ型ＭＯＳＦＥＴ領域のゲート電極とは、異なる組成を有する。したがって、この時点で、これらのｎ型ＭＯＳＦＥＴとｐ型ＭＯＳＦＥＴとは、しきい値が異なることとなる。
【０１６４】
次に、硫酸と過酸化水素水の混合液で、ｐ型ＭＯＳＦＥＴ領域のＮｉ膜５１３を剥離する(図７Ｇ)。
【０１６５】
ここで、以上のようにして形成されたゲート電極を有するｎ型ＭＯＳＦＥＴ、ｐ型ＭＯＳＦＥＴを配線しＬＳＩを形成するための工程は、実施例１の図３Ａないし図３Ｄと同様である。なお、図３Ａが示す工程は、図５Ｇが示す工程と同じである。
【０１６６】
以上のように、本実施例に係る半導体装置の製造方法によれば、ｐ型ＭＯＳＦＥＴとｎ型ＭＯＳＦＥＴとの間で異なる、所望のしきい値を得ることができる。
【実施例６】
【０１６７】
実施例１では、ｎ型ＭＯＳＦＥＴ、ｐ型ＭＯＳＦＥＴのしきい値を変更するために、ゲート電極層を同時にシリサイド化する半導体装置の製造方法について述べた。
【０１６８】
本実施例では、ｎ型ＭＯＳＦＥＴのゲート電極層とｐ型ＭＯＳＦＥＴの電極層を別々にシリサイド化させる半導体装置の製造方法について述べる。
【０１６９】
なお、本実施例６の半導体装置の製造方法は、実施例１で説明した図１Ａから図１Ｉまでの工程は同様である。
【０１７０】
以下、ｐ型ＭＯＳＦＥＴおよびｎ型ＭＯＳＦＥＴのゲート電極領域の構成に注目して説明する。図８Ａないし図８Ｊは、本発明の実施例６に係る半導体装置の製造方法の各工程におけるｐ型ＭＯＳＦＥＴおよびｎ型ＭＯＳＦＥＴの領域の要部（ゲート電極領域）の断面図である。なお、図８Ａが示す工程は、図１Ｉが示す工程と同じである。また、図中、実施例１と同じ符号は、実施例１と同様の構成を示す。
【０１７１】
先ず、図１Ａないし図１Ｉの工程によりＨｆＳｉＯＮ膜３、ポリシリコン層４を形成した後（図８Ａ）、このポリシリコン層４上に、Ｎｉ膜９、ＴｉＮ膜１０を順にスパッタにより形成する。すなわち、ｐ型ＭＯＳＦＥＴ領域のゲート電極層およびｎ型ＭＯＳＦＥＴ領域のゲート電極層（ポリシリコン層４）上に、第１の金属含有層であるＮｉ膜９を形成するとともに、この第１の金属含有層上に、第１の金属含有層に含有された金属（Ｎｉ）の拡散を防止するための第２の金属含有層であるＴｉＮ膜１０を形成する。
【０１７２】
なお、第１の金属含有層は、実施例１と同様に、Ｎｉに代えて、Ｃｏ、Ｐｔ、Ｔｉ、Ｈｆ、Ｚｒ、Ａｌ、Ｌａの何れかの金属、または、Ｎｉ、Ｃｏ、Ｐｔ、Ｔｉ、Ｈｆ、Ｚｒ、Ａｌ、Ｌａの何れかを含む合金、を含有するようにしてもよい。
【０１７３】
また、第２の金属含有層は、実施例１と同様に、ＴｉＮに代えて、Ｗ、ＷＮ、ＴａＮ、ＨｆＮ、ＺｒＮ、ＴａＣ、ＭｏＮの何れか、または、ＴｉＮ、Ｗ、ＷＮ、ＴａＮ、ＨｆＮ、ＺｒＮ、ＴａＣ、ＭｏＮの何れかを含む合金、を含有するようにしてもよい。
【０１７４】
そして、例えば、ＰＣＶＤにより、ＴｉＮ膜１０上に、ＳｉＮ膜１１を成膜する。すなわち、第２の金属含有層であるＴｉＮ膜１０上に、保護膜であるＳｉＮ膜１１を形成する。
【０１７５】
そして、フォトリソグラフィによりｐ型ＭＯＳＦＥＴ領域のＳｉＮ膜１１の上面をレジスト１２で覆い、ｎ型ＭＯＳＦＥＴ領域のＳｉＮ膜１１の上面が露出するように開口させる(図８Ｂ)。
【０１７６】
次に、レジスト１２をマスクとして、ＲＩＥにより、ｎ型ＭＯＳＦＥＴ領域のＳｉＮ膜１１を選択的に除去する(図８Ｃ)。
【０１７７】
なお、保護膜は、実施例１と同様に、硫酸と過酸化水素水の混合液に耐性のあるＳｉＮに代えて、硫酸と過酸化水素水の混合液に耐性のあるＳｉＯＮ、ＧｅＮ、ＧｅＯＮ、またはこれらの混合物、または、ＨｆＳｉＯＮ、ＺｒＳｉＯＮ、ＳｉＢＮ、ＴｉＳｉＯＮ、ＡｌＳｉＯＮの何れかから構成されるようにしてもよい。
【０１７８】
次に、硫酸と過酸化水素水の混合液でｎ型ＭＯＳＦＥＴ領域のＴｉＮ膜１０／Ｎｉ膜９とｐ型ＭＯＳＦＥＴ領域のレジスト１２を剥離する(図８Ｄ)。これにより、ｎ型ＭＯＳＦＥＴ領域のポリシリコン層４の上面が露出する。
【０１７９】
すなわち、残存する保護膜（ＳｉＮ膜１１）をマスクとして、該保護膜が選択的に除去された領域（ｎ型ＭＯＳＦＥＴ領域）の第１の金属含有層（Ｎｉ膜９）、第２の金属含有層（ＴｉＮ膜１０）を硫酸と過酸化水素水の混合液により選択的に除去する。
【０１８０】
このように、実施例１と同様に、硫酸と過酸化水素水の混合液に耐性のある保護膜(ＳｉＮ膜１１)を用いることにより、剥離液として硫酸と過酸化水素水の混合液を選択できる。例えば、塩酸と過酸化水素水の混合液を用いる場合と比較して、第１の金属含有層（Ｎｉ膜９）、２の金属含有層（ＴｉＮ膜１０）の除去がし易い。
【０１８１】
次に、例えば、５２０℃、３０秒間、第１のＲＴＡを行いポリシリコン層４のシリサイド化（合金化）を行う。これにより、ｐ型ＭＯＳＦＥＴのゲート電極としてＮｉ３Ｓｉ層８０４ｂを形成する (図８Ｅ)。
【０１８２】
次に、ｐ型ＭＯＳＦＥＴ領域のＳｉＮ膜１１上およびｎ型ＭＯＳＦＥＴ領域のポリシリコン層４上に、Ｎｉ膜６１３をスパッタにより成膜する(図８Ｆ)。
【０１８３】
なお、本実施例においては、第１の金属含有層（Ｎｉ膜９）の膜厚と第３の金属含有層（Ｎｉ膜６１３）の膜厚と比が、２：３になるように成膜する。
【０１８４】
なお、第３の金属含有層は、実施例１と同様に、Ｎｉに代えて、Ｃｏ、Ｐｔ、Ｔｉ、Ｈｆ、Ｚｒ、Ａｌ、Ｌａの何れかの金属、または、Ｎｉ、Ｃｏ、Ｐｔ、Ｔｉ、Ｈｆ、Ｚｒ、Ａｌ、Ｌａの何れかを含む合金、を含有するようにしてもよい。
【０１８５】
また、第３の金属含有層の含有する金属または合金が第１の金属含有層の含有する金属または合金と異なる場合は、膜厚が同じであってもよい。
【０１８６】
次に、例えば、５００℃、３０秒間、第２のＲＴＡを行いポリシリコン層４のシリサイド化（合金化）を行う。これにより、ｎ型ＭＯＳＦＥＴ領域のゲート電極としてＮｉ2Ｓｉ層６０４ａを形成する(図８Ｇ)。
【０１８７】
次に、合金化したｎ型ＭＯＳＦＥＴ領域のゲート電極層であるＮｉ2Ｓｉ層４ａに、例えばＲｐ（Ｐｒｏｊｅｃｔｉｏｎ Ｒａｎｇｅ）１０ｎｍ〜２０ｎｍの深さでＡｌをイオン注入する(図８Ｈ)。なお、Ａｌの他、Ｎｉ、Ｃｏ、Ｐｔ、Ｔｉ、Ｈｆ、Ｚｒ、Ｙ、Ｌａ、Ｔａ、Ｉｎ、Ｇａ、Ｔｌ、Ｗから選択される金属をイオン注入してもよい。
【０１８８】
次に、硫酸と過酸化水素水の混合液で、ｐ型ＭＯＳＦＥＴ領域のＮｉ膜６１３を剥離する(図８Ｉ)。
【０１８９】
次に、例えば、５００℃、３０秒間、第３のＲＴＡを行い、Ｎｉ2Ｓｉ層６０４ａ中にイオン注入されたＡｌを、ＨｆＳｉＯＮ膜３とＮｉ2Ｓｉ膜６０４ａとの界面（すなわち、ゲート絶縁膜とゲート電極との界面）に達するように拡散させて偏析させる(図８Ｊ)。なお、上記第１ないし第３のＲＴＡは、それぞれ異なる温度、時間、雰囲気を設定することができる。
【０１９０】
既述のように、Ｎｉ膜９の膜厚とＮｉ膜６１３の膜厚とが異なり、ＲＴＡの温度が異なるため、シリサイド化により得られる組成も異なる。このように、実施例１と同様に、ｎ型ＭＯＳＦＥＴ領域のゲート電極とｐ型ＭＯＳＦＥＴ領域のゲート電極とは、異なる組成を有する。
【０１９１】
上述のように、ｎ型ＭＯＳＦＥＴ、ｐ型ＭＯＳＦＥＴのシリサイド化を異なる温度、時間、雰囲気で形成できるので、実施例1よりも適切な形成条件を選択することができる。
【０１９２】
ここで、以上のようにして形成されたゲート電極を有するｎ型ＭＯＳＦＥＴ、ｐ型ＭＯＳＦＥＴを配線しＬＳＩを形成するための工程は、実施例１の図３Ａないし図３Ｄと同様である。なお、図３Ａが示す工程は、図８Ｊが示す工程と同じである。
【０１９３】
以上のように、本実施例に係る半導体装置の製造方法によれば、ｐ型ＭＯＳＦＥＴとｎ型ＭＯＳＦＥＴとの間で異なる、所望のしきい値を得ることができる。
【図面の簡単な説明】
【０１９４】
【図１Ａ】本発明の実施例１に係る半導体装置の製造方法の工程におけるｎ型ＭＯＳＦＥＴおよびｎ型ＭＯＳＦＥＴの領域の断面図である。
【図１Ｂ】本発明の実施例１に係る半導体装置の製造方法の工程におけるｎ型ＭＯＳＦＥＴおよびｎ型ＭＯＳＦＥＴの領域の断面図である。
【図１Ｃ】本発明の実施例１に係る半導体装置の製造方法の工程におけるｎ型ＭＯＳＦＥＴおよびｎ型ＭＯＳＦＥＴの領域の断面図である。
【図１Ｄ】本発明の実施例１に係る半導体装置の製造方法の工程におけるｎ型ＭＯＳＦＥＴおよびｎ型ＭＯＳＦＥＴの領域の断面図である。
【図１Ｅ】本発明の実施例１に係る半導体装置の製造方法の工程におけるｎ型ＭＯＳＦＥＴおよびｎ型ＭＯＳＦＥＴの領域の断面図である。
【図１Ｆ】本発明の実施例１に係る半導体装置の製造方法の工程におけるｎ型ＭＯＳＦＥＴおよびｎ型ＭＯＳＦＥＴの領域の断面図である。
【図１Ｇ】本発明の実施例１に係る半導体装置の製造方法の工程におけるｎ型ＭＯＳＦＥＴおよびｎ型ＭＯＳＦＥＴの領域の断面図である。
【図１Ｈ】本発明の実施例１に係る半導体装置の製造方法の工程におけるｎ型ＭＯＳＦＥＴおよびｎ型ＭＯＳＦＥＴの領域の断面図である。
【図１Ｉ】本発明の実施例１に係る半導体装置の製造方法の工程におけるｎ型ＭＯＳＦＥＴおよびｎ型ＭＯＳＦＥＴの領域の断面図である。
【図２Ａ】本発明の実施例１に係る半導体装置の製造方法の工程におけるｐ型ＭＯＳＦＥＴおよびｎ型ＭＯＳＦＥＴの領域の要部（ゲート電極領域）の断面図である。
【図２Ｂ】本発明の実施例１に係る半導体装置の製造方法の工程におけるｐ型ＭＯＳＦＥＴおよびｎ型ＭＯＳＦＥＴの領域の要部（ゲート電極領域）の断面図である。
【図２Ｃ】本発明の実施例１に係る半導体装置の製造方法の工程におけるｐ型ＭＯＳＦＥＴおよびｎ型ＭＯＳＦＥＴの領域の要部（ゲート電極領域）の断面図である。
【図２Ｄ】本発明の実施例１に係る半導体装置の製造方法の工程におけるｐ型ＭＯＳＦＥＴおよびｎ型ＭＯＳＦＥＴの領域の要部（ゲート電極領域）の断面図である。
【図２Ｅ】本発明の実施例１に係る半導体装置の製造方法の工程におけるｐ型ＭＯＳＦＥＴおよびｎ型ＭＯＳＦＥＴの領域の要部（ゲート電極領域）の断面図である。
【図２Ｆ】本発明の実施例１に係る半導体装置の製造方法の工程におけるｐ型ＭＯＳＦＥＴおよびｎ型ＭＯＳＦＥＴの領域の要部（ゲート電極領域）の断面図である。
【図２Ｇ】本発明の実施例１に係る半導体装置の製造方法の工程におけるｐ型ＭＯＳＦＥＴおよびｎ型ＭＯＳＦＥＴの領域の要部（ゲート電極領域）の断面図である。
【図２Ｈ】本発明の実施例１に係る半導体装置の製造方法の工程におけるｐ型ＭＯＳＦＥＴおよびｎ型ＭＯＳＦＥＴの領域の要部（ゲート電極領域）の断面図である。
【図２Ｉ】本発明の実施例１に係る半導体装置の製造方法の工程におけるｐ型ＭＯＳＦＥＴおよびｎ型ＭＯＳＦＥＴの領域の要部（ゲート電極領域）の断面図である。
【図３Ａ】本発明の実施例１に係る半導体装置の製造方法の工程におけるｎ型ＭＯＳＦＥＴおよびｐ型ＭＯＳＦＥＴの領域の断面図である。
【図３Ｂ】本発明の実施例１に係る半導体装置の製造方法の工程におけるｎ型ＭＯＳＦＥＴおよびｐ型ＭＯＳＦＥＴの領域の断面図である。
【図３Ｃ】本発明の実施例１に係る半導体装置の製造方法の工程におけるｎ型ＭＯＳＦＥＴおよびｐ型ＭＯＳＦＥＴの領域の断面図である。
【図３Ｄ】本発明の実施例１に係る半導体装置の製造方法の工程におけるｎ型ＭＯＳＦＥＴおよびｐ型ＭＯＳＦＥＴの領域の断面図である。
【図４Ａ】本発明の実施例２に係る半導体装置の製造方法の工程におけるｐ型ＭＯＳＦＥＴおよびｎ型ＭＯＳＦＥＴの領域の要部（ゲート電極領域）の断面図である。
【図４Ｂ】本発明の実施例２に係る半導体装置の製造方法の工程におけるｐ型ＭＯＳＦＥＴおよびｎ型ＭＯＳＦＥＴの領域の要部（ゲート電極領域）の断面図である。
【図４Ｃ】本発明の実施例２に係る半導体装置の製造方法の工程におけるｐ型ＭＯＳＦＥＴおよびｎ型ＭＯＳＦＥＴの領域の要部（ゲート電極領域）の断面図である。
【図４Ｄ】本発明の実施例２に係る半導体装置の製造方法の工程におけるｐ型ＭＯＳＦＥＴおよびｎ型ＭＯＳＦＥＴの領域の要部（ゲート電極領域）の断面図である。
【図４Ｅ】本発明の実施例２に係る半導体装置の製造方法の工程におけるｐ型ＭＯＳＦＥＴおよびｎ型ＭＯＳＦＥＴの領域の要部（ゲート電極領域）の断面図である。
【図４Ｆ】本発明の実施例２に係る半導体装置の製造方法の工程におけるｐ型ＭＯＳＦＥＴおよびｎ型ＭＯＳＦＥＴの領域の要部（ゲート電極領域）の断面図である。
【図４Ｇ】本発明の実施例２に係る半導体装置の製造方法の工程におけるｐ型ＭＯＳＦＥＴおよびｎ型ＭＯＳＦＥＴの領域の要部（ゲート電極領域）の断面図である。
【図５Ａ】本発明の実施例３に係る半導体装置の製造方法の工程におけるｐ型ＭＯＳＦＥＴおよびｎ型ＭＯＳＦＥＴの領域の要部（ゲート電極領域）の断面図である。
【図５Ｂ】本発明の実施例３に係る半導体装置の製造方法の工程におけるｐ型ＭＯＳＦＥＴおよびｎ型ＭＯＳＦＥＴの領域の要部（ゲート電極領域）の断面図である。
【図５Ｃ】本発明の実施例３に係る半導体装置の製造方法の工程におけるｐ型ＭＯＳＦＥＴおよびｎ型ＭＯＳＦＥＴの領域の要部（ゲート電極領域）の断面図である。
【図５Ｄ】本発明の実施例３に係る半導体装置の製造方法の工程におけるｐ型ＭＯＳＦＥＴおよびｎ型ＭＯＳＦＥＴの領域の要部（ゲート電極領域）の断面図である。
【図５Ｅ】本発明の実施例３に係る半導体装置の製造方法の工程におけるｐ型ＭＯＳＦＥＴおよびｎ型ＭＯＳＦＥＴの領域の要部（ゲート電極領域）の断面図である。
【図５Ｆ】本発明の実施例３に係る半導体装置の製造方法の工程におけるｐ型ＭＯＳＦＥＴおよびｎ型ＭＯＳＦＥＴの領域の要部（ゲート電極領域）の断面図である。
【図５Ｇ】本発明の実施例３に係る半導体装置の製造方法の工程におけるｐ型ＭＯＳＦＥＴおよびｎ型ＭＯＳＦＥＴの領域の要部（ゲート電極領域）の断面図である。
【図６Ａ】本発明の実施例４に係る半導体装置の製造方法の工程におけるｐ型ＭＯＳＦＥＴおよびｎ型ＭＯＳＦＥＴの領域の要部（ゲート電極領域）の断面図である。
【図６Ｂ】本発明の実施例４に係る半導体装置の製造方法の工程におけるｐ型ＭＯＳＦＥＴおよびｎ型ＭＯＳＦＥＴの領域の要部（ゲート電極領域）の断面図である。
【図６Ｃ】本発明の実施例４に係る半導体装置の製造方法の工程におけるｐ型ＭＯＳＦＥＴおよびｎ型ＭＯＳＦＥＴの領域の要部（ゲート電極領域）の断面図である。
【図６Ｄ】本発明の実施例４に係る半導体装置の製造方法の工程におけるｐ型ＭＯＳＦＥＴおよびｎ型ＭＯＳＦＥＴの領域の要部（ゲート電極領域）の断面図である。
【図６Ｅ】本発明の実施例４に係る半導体装置の製造方法の工程におけるｐ型ＭＯＳＦＥＴおよびｎ型ＭＯＳＦＥＴの領域の要部（ゲート電極領域）の断面図である。
【図６Ｆ】本発明の実施例４に係る半導体装置の製造方法の工程におけるｐ型ＭＯＳＦＥＴおよびｎ型ＭＯＳＦＥＴの領域の要部（ゲート電極領域）の断面図である。
【図６Ｇ】本発明の実施例４に係る半導体装置の製造方法の工程におけるｐ型ＭＯＳＦＥＴおよびｎ型ＭＯＳＦＥＴの領域の要部（ゲート電極領域）の断面図である。
【図７Ａ】本発明の実施例５に係る半導体装置の製造方法の工程におけるｐ型ＭＯＳＦＥＴおよびｎ型ＭＯＳＦＥＴの領域の要部（ゲート電極領域）の断面図である。
【図７Ｂ】本発明の実施例５に係る半導体装置の製造方法の工程におけるｐ型ＭＯＳＦＥＴおよびｎ型ＭＯＳＦＥＴの領域の要部（ゲート電極領域）の断面図である。
【図７Ｃ】本発明の実施例５に係る半導体装置の製造方法の工程におけるｐ型ＭＯＳＦＥＴおよびｎ型ＭＯＳＦＥＴの領域の要部（ゲート電極領域）の断面図である。
【図７Ｄ】本発明の実施例５に係る半導体装置の製造方法の工程におけるｐ型ＭＯＳＦＥＴおよびｎ型ＭＯＳＦＥＴの領域の要部（ゲート電極領域）の断面図である。
【図７Ｅ】本発明の実施例５に係る半導体装置の製造方法の工程におけるｐ型ＭＯＳＦＥＴおよびｎ型ＭＯＳＦＥＴの領域の要部（ゲート電極領域）の断面図である。
【図７Ｆ】本発明の実施例５に係る半導体装置の製造方法の工程におけるｐ型ＭＯＳＦＥＴおよびｎ型ＭＯＳＦＥＴの領域の要部（ゲート電極領域）の断面図である。
【図７Ｇ】本発明の実施例５に係る半導体装置の製造方法の工程におけるｐ型ＭＯＳＦＥＴおよびｎ型ＭＯＳＦＥＴの領域の要部（ゲート電極領域）の断面図である。
【図８Ａ】本発明の実施例６に係る半導体装置の製造方法の工程におけるｐ型ＭＯＳＦＥＴおよびｎ型ＭＯＳＦＥＴの領域の要部（ゲート電極領域）の断面図である。
【図８Ｂ】本発明の実施例６に係る半導体装置の製造方法の工程におけるｐ型ＭＯＳＦＥＴおよびｎ型ＭＯＳＦＥＴの領域の要部（ゲート電極領域）の断面図である。
【図８Ｃ】本発明の実施例６に係る半導体装置の製造方法の工程におけるｐ型ＭＯＳＦＥＴおよびｎ型ＭＯＳＦＥＴの領域の要部（ゲート電極領域）の断面図である。
【図８Ｄ】本発明の実施例６に係る半導体装置の製造方法の工程におけるｐ型ＭＯＳＦＥＴおよびｎ型ＭＯＳＦＥＴの領域の要部（ゲート電極領域）の断面図である。
【図８Ｅ】本発明の実施例６に係る半導体装置の製造方法の工程におけるｐ型ＭＯＳＦＥＴおよびｎ型ＭＯＳＦＥＴの領域の要部（ゲート電極領域）の断面図である。
【図８Ｆ】本発明の実施例６に係る半導体装置の製造方法の工程におけるｐ型ＭＯＳＦＥＴおよびｎ型ＭＯＳＦＥＴの領域の要部（ゲート電極領域）の断面図である。
【図８Ｇ】本発明の実施例６に係る半導体装置の製造方法の工程におけるｐ型ＭＯＳＦＥＴおよびｎ型ＭＯＳＦＥＴの領域の要部（ゲート電極領域）の断面図である。
【図８Ｈ】本発明の実施例６に係る半導体装置の製造方法の工程におけるｐ型ＭＯＳＦＥＴおよびｎ型ＭＯＳＦＥＴの領域の要部（ゲート電極領域）の断面図である。
【図８Ｉ】本発明の実施例６に係る半導体装置の製造方法の工程におけるｐ型ＭＯＳＦＥＴおよびｎ型ＭＯＳＦＥＴの領域の要部（ゲート電極領域）の断面図である。
【図８Ｊ】本発明の実施例６に係る半導体装置の製造方法の工程におけるｐ型ＭＯＳＦＥＴおよびｎ型ＭＯＳＦＥＴの領域の要部（ゲート電極領域）の断面図である。
【符号の説明】
【０１９５】
１  シリコン基板
２  ＳＴＩ
３  ハフニウム珪酸窒化膜（ＨｆＳｉＯＮ膜）
４  ポリシリコン層
４ａ、２０４ａ、３０４ａ、４０４ａ、５０４ａ、６０４ａ  Ｎｉ２Ｓｉ層
４ｂ、２０４ｂ、３０４ｂ、４０４ｂ、５０４ｂ、６０４ｂ  Ｎｉ３Ｓｉ層
５  ＳｉＮ膜
６  ソース/ドレインシリサイドコンタクト（ＮｉＰｔＳｉ層）
７  ＳｉＮ膜
８  ＳｉＯ2層
９、４０９、５０９  Ｎｉ膜
１０  ＴｉＮ膜
１１  ＳｉＮ膜
１２  レジスト
１３、２１３、３１３、４１３、５１３、６１３  Ｎｉ膜
１４  層間絶縁膜ＳｉＯ2層
１５  配線層
１６  Ａｌ膜
１７  Ｔｉ膜
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図１Ｄ】
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【図１Ｅ】
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【図１Ｆ】
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【図１Ｇ】
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【図１Ｈ】
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【図１Ｉ】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図２Ｅ】
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【図２Ｆ】
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【図２Ｇ】
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【図２Ｈ】
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【図２Ｉ】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図４Ｅ】
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【図４Ｆ】
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【図４Ｇ】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図５Ｄ】
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【図５Ｅ】
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【図５Ｆ】
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【図５Ｇ】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図６Ｄ】
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【図６Ｅ】
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【図６Ｆ】
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【図６Ｇ】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図７Ｄ】
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【図７Ｅ】
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【図７Ｆ】
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【図７Ｇ】
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【図８Ａ】
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【図８Ｂ】
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【図８Ｃ】
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【図８Ｄ】
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【図８Ｅ】
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【図８Ｆ】
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【図８Ｇ】
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【図８Ｈ】
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【図８Ｉ】
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【図８Ｊ】
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