(57)【要約】【課題】回路の使用状態に応じて昇圧回路における昇圧倍率を可変でき、消費電流の抑圧が可能なスイッチ半導体集積回路を提供する。【解決手段】チャージポンプ回路１２において、充放電用電界効果トランジスタである第１乃至第４のデプレッション型ＦＥＴ３１〜３４は、論理回路２からの昇圧制御信号Ｖcp１，Ｖcp２により、そのオン・オフが制御可能とされており、これら第１乃至第４のデプレッション型ＦＥＴ３１〜３４のオン・オフを適宜選択することで、第１乃至第４の充放電用キャパシタ５〜８の充放電の有無が選択でき、その結果、昇圧倍率を変えることができるようになっている。【選択図】図３
2008294649.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも１つの共通入出力端子と、２つ以上の個別入出力端子と、前記各々の個別入出力端子に対応して設けられた電界効果トランジスタが、外部からの切替制御信号に応じて択一的に導通状態とされて、当該導通状態の電界効果トランジスタに対応する個別入出力端子と前記共通入出力端子とが接続されるよう構成されてなるスイッチ回路と、
前記スイッチ回路を構成する電界効果トランジスタの切替制御信号とされる電圧を生成、出力する昇圧回路と、
外部からの動作切替制御信号に基づいて、前記昇圧回路の出力電圧を、前記スイッチ回路を構成する電界効果トランジスタのいずれかへ前記切替制御信号として出力せしめる一方、外部からの動作切替制御信号に基づいて、前記昇圧回路の昇圧倍率を設定する昇圧制御信号を出力するよう構成された論理回路と、を具備してなるスイッチ半導体集積回路であって、
前記昇圧回路は、
互いに逆相の信号を繰り返し出力するクロック発生器と、チャージポンプ回路とを具備してなり、
前記チャージポンプ回路は、電源と出力保持用キャパシタとの間に、複数のダイオードが直列接続されて設けられ、前記複数のダイオードの相互の接続点には、当該接続点の数に応じて設けられたキャパシタの一端が接続され、前記各々のキャパシタの他端には、それぞれスイッチ素子を介して前記クロック発生器の出力信号が、隣接する前記キャパシタにおいて相互に逆相となるようにそれぞれ印加可能とされ、
前記スイッチ素子は、ソースとドレインとを介して前記キャパシタを前記クロック発生器の出力段に接続可能となるように設けられた充放電用電界効果トランジスタを有すると共に、当該充放電用電界効果トランジスタのゲートには、少なくとも２つの直列接続されたゲート抵抗器を介して、前記論理回路の昇圧制御信号が印加可能とされると共に、前記直列接続されたゲート抵抗器の１つには、ゲートがグランドに接続されたゲート制御用電界効果トランジスタがそれぞれ並列接続されてなり、
前記昇圧制御信号に応じて、前記充放電用電界効果トランジスタのオン・オフを選択可能とすることで、昇圧倍率を可変可能としてなることを特徴とするスイッチ半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、携帯電話端末や移動体通信機等において、通信機器のアンテナと送信回路又は受信回路との接続を切り替える、いわゆるアンテナスイッチに係り、特に、昇圧回路を備えるスイッチ半導体集積回路にあって消費電力の低減等を図ったものに関する。
【背景技術】
【０００２】
近年、携帯電話端末などの通信機器が広く普及し、需要が増している。これらの無線機器では、送受信切替やマルチバンド化に伴う周波数帯の切替や、通信方式の切替にアンテナスイッチが広く用いられている。また、アンテナの送受信感度向上のため、複数のアンテナを切り替えるべく複数のアンテナ端子が必要となる場合もあり、このような場合にも、アンテナスイッチを用いて複数のアンテナを選択できるように構成することが行われる。
かかるアンテナスイッチに用いられる素子は、ＰＩＮダイオード、ＧａＡｓＦＥＴ、ＭＯＳＦＥＴなどが用いられる。この内、ＦＥＴを用いた場合、ＩＣの小型化が容易であると共に、消費電流が少なくできるという利点がある。
ところで、アンテナスイッチに要求される性能には、挿入損失特性やアイソレーション特性、低消費電流、歪み特性などがある。
【０００３】
アンテナスイッチには、上述のようなダイオードやＦＥＴなどの半導体素子が用いられるので、少なからず非線形特性が生ずる。そのため、携帯電話端末の送信信号がアンテナスイッチを通過する際には、この非線形特性に起因する歪みが発生する。
例えば、送信周波数の整数倍の周波数は、高調波と称されるが、高調波がアンテナから不要に輻射される電力レベルは、法律で規制されており、送信電力に対して、極めて低いレベルに抑圧することが求められる。
【０００４】
また、第３世代携帯電話で使用されるＷＣＤＭＡ(Wide Band CDMA)方式では、ブロッキング特性と称される仕様があり、歪み特性の重要な指標となっている。ＷＣＤＭＡやｃｄｍａ方式では、送信と受信を同時に行うが、送信信号に対して特定の周波数信号が、外部から妨害信号としてアンテナスイッチに混入すると、アンテナスイッチの歪み特性によって受信周波数帯の信号を発生してしまう。これは、受信妨害を生ずるため、歪みにより妨害受信信号を発生するレベルは、極めて低いレベルが要求される。この特性は、ＩＭＤ(Inter Modulation Distortion)特性と称されるものである。
【０００５】
このように、アンテナスイッチには、高調波やＩＭＤ等の歪みを抑制することが強く要求されている。
ＦＥＴを用いたアンテナスイッチにおいて、低歪み特性を実現する場合、スイッチ回路を構成するトランジスタを多段に縦続接続する方法と、ＦＥＴの動作電圧を上げる方法が考えられる。
前者は、設計上は容易であるが、スイッチを構成するＩＣチップの面積が極めて大きくなり、コストが増大するという欠点がある。一方、後者は、スイッチを構成するＩＣチップ面積を小さくすることができるという利点があるが、携帯電話端末ではバッテリ電圧に制約があるため、低電圧動作が要求されており、アンテナスイッチに外部から供給される電源電圧を上げることにより、ＦＥＴの動作電圧を上げるという手法を単純に採ることはできない。
【０００６】
このように、低歪み特性を実現する上で、一長一短がある２つの方法に対して、解決方法の１つとして、アンテナスイッチ内部に、昇圧回路を内蔵し、外部から供給される電源電圧を昇圧し、スイッチを実際に駆動するための動作電圧を高くすることが考えられる。
動作電圧を上げるための昇圧回路を備えるスイッチ半導体集積回路としては、例えば、特許文献１や特許文献２等において、クロック発生器とチャージポンプを用いてなる昇圧回路を備えたものが開示されている。
【０００７】
図４には、そのような従来回路の一例が示されており、以下、同図を参照しつつ従来回路について説明する。
この従来のスイッチ半導体集積回路は、スイッチ回路３Ａと、その動作制御を行う論理回路（図４においては「ＤＥＣ１」と表記）２Ａと、低歪み特性を実現するための昇圧回路１Ａとを具備して構成されたものとなっている。
【０００８】
スイッチ回路３Ａは、論理回路２Ａから出力される２つの制御電圧Ｖcnt1，Ｖcnt2によって、スイッチＳ１１Ａ及びＳ１２Ａが開閉され、送信回路接続端子２１Ａ又は受信回路接続端子２２Ａが択一的にアンテナ端子２０Ａに接続されるようになっている。
論理回路２Ａは、電源電圧ＶＤＤが電源供給端子６１Ａを介して供給されており、外部からの制御信号ＶＣＴＬに応じて、スイッチＳ１１Ａ又はＳ１２Ａの開閉を制御する制御電圧Ｖcnt1，Ｖcnt2が出力されるよう構成されたものである。
先に述べたように、スイッチ回路３Ａには、低歪み特性が要求されるため、論理回路２Ａからは、電源電圧ＶＤＤ以上の高い電圧が供給される必要があり、昇圧回路１Ａは、そのためのものである。
【０００９】
この図４に示された昇圧回路１Ａは、５倍昇圧回路の構成例であり、所定の周波数で互いに逆相の矩形波信号ＣＬＫ１，ＣＬＫ２を出力するクロック発生器１１Ａと、チャージポンプ回路１２Ａを主たる構成要素として構成されたものである。
チャージポンプ回路１２Ａは、充放電用キャパシタＣ１〜Ｃ４、電源供給端子６１Ａへの逆流防止用ダイオードＤｘ１〜Ｄｘ５、及び、昇圧した電圧保持のためのキャパシタＣ５を具備してなるものである。
【００１０】
かかる構成において、昇圧回路１Ａは、次のように動作する。
例えば、クロック発生器１１Ａの一方の出力ＣＬＫ１が論理値Ｌｏｗに相当する電圧（０Ｖ）である時、キャパシタＣ１には、接続点４２Ａの電圧、すなわち、ほぼ電源電圧ＶＤＤに等しい電圧が充電される。
そして、クロック発生器１１Ａの一方の出力ＣＬＫ１が論理値Ｌｏｗから論理値Ｈｉｇｈに相当する電圧、すなわち、ほぼＶＤＤに等しい電圧になると、その電圧がキャパシタＣ１に充電されていた電圧に加わり、接続点４３Ａには、ＶＤＤ以上の電圧が出力されることとなる。
【００１１】
一方、一端にクロック発生器１１Ａの他方の出力ＣＬＫ２が印加されるキャパシタＣ２の充放電タイミングは、ＣＬＫ２がＣＬＫ１とは逆位相であるために、キャパシタＣ１の充放電タイミングとは逆になっており、接続点４３ＡがキャパシタＣ１により昇圧された際、キャパシタＣ２は、その接続点４３Ａの電圧で充電されることとなる。そして、キャパシタＣ２が放電する際は、接続点４４Ａがさらに昇圧される。
【００１２】
キャパシタＣ１，Ｃ２と同様にキャパシタＣ３，Ｃ４においても昇圧が行われる結果、昇圧回路１Ａの昇圧出力Ｖoutは、電源電圧ＶＤＤが５倍昇圧された電圧となる。そして、この昇圧出力Ｖoutは、論理回路２Ａを介してスイッチＳ１１Ａ、Ｓ１２Ａに供給されるため、スイッチ回路３Ａは、最大送信可能電力が大きく、且つ、良好な歪み特性を得ることができる。
【特許文献１】特開平１１−５５１５６号公報（第５−８頁、図１−図５）
【特許文献１】特開２００５−３０３３３７号公報（第１０−１６頁、図１−図１１）
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかしながら、上述の従来のスイッチ半導体集積回路における昇圧回路では、電源電圧以上の電圧を得ることができ、スイッチ回路は、非常に良好な歪み特性を得ることができる一方、例えば、低歪みが要求されないような通信方式を用いる場合であっても受信時や送信時でも昇圧され続けているため、消費電流は非常に大きくなるという問題がある。
例えば、先の特許文献２には、昇圧回路のオン・オフを可能とし、受信モードにおける昇圧回路の動作を停止させ、消費電力の軽減を図ったスイッチ半導体集積回路が開示されているが、送信時の条件に応じて、適切な昇圧出力を得ることができるものではない。
【００１４】
本発明は、上記実状に鑑みてなされたもので、低い歪み特性の要求の程度に応じて昇圧回路における昇圧倍率を可変することができ、回路の使用状態に応じた消費電流の制限が可能なスイッチ半導体集積回路を提供するものである。
【課題を解決するための手段】
【００１５】
上記本発明の目的を達成するため、本発明に係るスイッチ半導体集積回路は、
少なくとも１つの共通入出力端子と、２つ以上の個別入出力端子と、前記各々の個別入出力端子に対応して設けられた電界効果トランジスタが、外部からの切替制御信号に応じて択一的に導通状態とされて、当該導通状態の電界効果トランジスタに対応する個別入出力端子と前記共通入出力端子とが接続されるよう構成されてなるスイッチ回路と、
前記スイッチ回路を構成する電界効果トランジスタの切替制御信号とされる電圧を生成、出力する昇圧回路と、
外部からの動作切替制御信号に基づいて、前記昇圧回路の出力電圧を、前記スイッチ回路を構成する電界効果トランジスタのいずれかへ前記切替制御信号として出力せしめる一方、外部からの動作切替制御信号に基づいて、前記昇圧回路の昇圧倍率を設定する昇圧制御信号を出力するよう構成された論理回路と、を具備してなるスイッチ半導体集積回路であって、
前記昇圧回路は、
互いに逆相の信号を繰り返し出力するクロック発生器と、チャージポンプ回路とを具備してなり、
前記チャージポンプ回路は、電源と出力保持用キャパシタとの間に、複数のダイオードが直列接続されて設けられ、前記複数のダイオードの相互の接続点には、当該接続点の数に応じて設けられたキャパシタの一端が接続され、前記各々のキャパシタの他端には、それぞれスイッチ素子を介して前記クロック発生器の出力信号が、隣接する前記キャパシタにおいて相互に逆相となるようにそれぞれ印加可能とされ、
前記スイッチ素子は、ソースとドレインとを介して前記キャパシタを前記クロック発生器の出力段に接続可能となるように設けられた充放電用電界効果トランジスタを有すると共に、当該充放電用電界効果トランジスタのゲートには、少なくとも２つの直列接続されたゲート抵抗器を介して、前記論理回路の昇圧制御信号が印加可能とされると共に、前記直列接続されたゲート抵抗器の１つには、ゲートがグランドに接続されたゲート制御用電界効果トランジスタがそれぞれ並列接続されてなり、
前記昇圧制御信号に応じて、前記充放電用電界効果トランジスタのオン・オフを選択可能とすることで、昇圧倍率を可変可能としてなるものである。
【発明の効果】
【００１６】
本発明によれば、昇圧回路を構成するチャージポンプ回路において、充放電の対象とされるコンデンサを選択可能に構成することにより、昇圧倍率を可変可能としたので、送信時、特に高い最大送信可能電力や十分低い歪み特性が必要な通信方式が用いられる場合には、昇圧回路の昇圧倍率を高くする一方、送信時であっても、高い最大送信可能電力や良好な歪み特性が要求されない通信方式が用いられる場合には、必要最低限の昇圧電圧が得られるよう昇圧回路の昇圧倍率を下げることができ、そのため、回路の使用状態に応じた消費電流として不要な消費電流の発生を防止し、省電力が実現できるという効果を奏するものである。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施の形態について、図１乃至図３を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態におけるスイッチ半導体集積回路の基本構成例について、図１を参照しつつ説明する。
本発明の実施の形態におけるスイッチ半導体集積回路は、高周波信号の通過経路の切り替えを行うスイッチ回路３と、このスイッチ回路３の動作を制御する論理回路（図１においては「ＤＥＣ１」と表記）２と、昇圧回路１に大別されて構成されたものとなっている。
【００１８】
スイッチ回路３は、第１及び第２のスイッチ（図１においては、それぞれ「Ｓ１１」、「Ｓ１２」と表記）１５，１６を主たる構成要素として構成されてなるものである。第１及び第２のスイッチ１５，１６は、電界効果トランジスタ等の半導体素子を用いてなるもので、これら第１及び第２のスイッチ１５，１６は、論理回路２から入力される切替制御信号Ｖcnt１，Ｖcnt２によって、そのいずれかが択一的に導通状態とされて、個別入出力端子としての送信回路接続端子２１又は受信回路接続端子２２のいずれかと、共通入出力端子としてのアンテナ２０とを接続状態とすることができるものとなっている。
【００１９】
この構成例においては、第１及び第２のスイッチ１５，１６の各々の一端が相互に接続されると共に、アンテナ２０に接続される一方、第１のスイッチ１５の他端は、送信回路接続端子２１に、第２のスイッチ１６の他端は、受信回路接続端子２２に、それぞれ接続されたものとなっている。そして、第１のスイッチ１５は、後述するように論理回路２から出力される切替制御信号（切替制御電圧）Ｖcnt１により、また、第２のスイッチ１６は、論理回路２から出力される切替制御電圧Ｖcnt２により、それぞれ、その導通、非導通が制御されるようになっている。かかるスイッチ回路３は、従来のものと基本的に同一の構成を有するものである。
【００２０】
論理回路２は、電源供給端子６１を介して電源電圧ＶＤＤの供給を受けると共に、制御信号端子６２を介して外部から入力される動作切替制御信号ＶＣＴＬに応じて、後述する昇圧回路１の出力電圧を、先の第１及び第２のスイッチ１５，１６を開閉成するための切替制御電圧Ｖcnt１，Ｖcnt２として出力するようになっている。
また、論理回路２は、動作切替制御信号ＶＣＴＬに応じて昇圧回路１の昇圧動作を制御するため２つの昇圧制御信号Ｖcp１，Ｖcp２を出力するものとなっている（詳細は後述）。
【００２１】
なお、本発明の実施の形態における動作切替信号ＶＣＴＬは、例えば、４ビットのデジタル信号とし、それぞれのビットを、上述の４つの信号、すなわち、切替制御電圧Ｖcnt１、切替制御電圧Ｖcnt２、昇圧制御信号Ｖcp１及び昇圧制御信号Ｖcp２に対応させると好適である。
いずれのビットをいずれの信号に対応させるかは任意であるが、例えば、最上位ビット（ＭＳＢ）から最下位ビット（ＬＳＢ）までを、便宜的に、ＭＳＢ、Ｂ２、Ｂ１、ＬＳＢと表した場合、ＭＳＢを切替制御電圧Ｖcnt１に、Ｂ２を切替制御電圧Ｖcnt２に、Ｂ１を昇圧制御信号Ｖcp１に、ＬＳＢを昇圧制御信号Ｖcp２に、それぞれ対応させるように構成すればよい。
【００２２】
そして、切替制御信号Ｖcnt１を論理値Ｈｉｇｈに相当する電圧とし、切替御電圧Ｖcnt２を論理値Ｌｏｗに相当する電圧とする場合には、ＭＳＢ＝１、Ｂ２＝０とし、これとは逆に、切替制御信号Ｖcnt１を論理値Ｌｏｗに相当する電圧とし、切替御電圧Ｖcnt２を論理値Ｈｉｇｈに相当する電圧とする場合には、ＭＳＢ＝０、Ｂ２＝１とし、論理回路２をそれに対応するように構成すれば良い。
また、同様に、昇圧制御信号Ｖcp１を論理値Ｈｉｇｈに、昇圧制御信号Ｖcp２を論理値Ｌｏｗとする場合には、切替制御信号ＶＣＴＬのＢ１＝１、ＬＳＢ＝０とする一方、逆に、昇圧制御信号Ｖcp１を論理値Ｌｏｗに、昇圧制御信号Ｖcp２を論理値Ｈｉｇｈとする場合には、Ｂ１＝０、ＬＳＢ＝１として、論理回路２をそれに対応するように構成すれば良い。このような論理回路の構成は、従来から公知・周知のものであるので、ここでの詳細な説明は省略することとする。
【００２３】
昇圧回路１は、従来と異なり、昇圧倍率可変機能を有するものとなっており（詳細は後述）、本発明の実施の形態においては、クロック発生器（図１においては「ＣＬＫ」と表記）１１と、チャージポンプ回路（図１においては「ＣＰ」と表記）１２とに大別されて構成されたものとなっている。
クロック発生器１１は、従来と基本的に同一の構成を有し、互いに逆相の矩形波信号ＣＬＫ１，ＣＬＫ２を所定の周期で出力するものとなっており、この２つの矩形波信号ＣＬＫ１，ＣＬＫ２は、チャージポンプ回路１２に入力されるようになっている。
【００２４】
チャージポンプ回路１２は、クロック発生器１１の矩形波信号ＣＬＫ１，ＣＬＫ２を、論理回路２からの昇圧制御信号Ｖcp１，Ｖcp２に応じて、いわゆるチャージポンプ動作により昇圧し、論理回路２へ、その昇圧電圧Ｖｏｕｔを出力するようになっているものである。
【００２５】
図２には、チャージポンプ回路１２の基本回路構成例が、また、図３には、より具体的な回路構成例が示されており、以下、これらの図を参照しつつチャージポンプ回路１２について説明することとする。
まず、図２に示された基本回路構成例において、チャージポンプ回路１２は、充放電経路開閉用スイッチ素子Ｓ１〜Ｓ４と、充放電用キャパシタ（図２においては、それぞれ「Ｃ１」、「Ｃ２」、「Ｃ３」、「Ｃ４」と表記）５〜８と、逆流防止用ダイオード（図２においては、それぞれ「Ｄｘ１」、「Ｄｘ２」、「Ｄｘ３」、「Ｄｘ４」、「Ｄｘ５」と表記）２５〜２９と、出力保持用キャパシタ（図２においては「Ｃ５」と表記）９とを主たる構成要素として構成されたものとなっている。
【００２６】
この図２において、充放電経路開閉用スイッチ素子Ｓ１〜Ｓ４は、スイッチの回路シンボルで表されているが、図３は、かかる充放電経路開閉用スイッチ素子Ｓ１〜Ｓ４の具体構成例として電界効果トランジスタ（以下「ＦＥＴ」と称する）を用いた場合の回路構成例を示し、この部分を除けば、他の回路部分の構成は、いずれの図においても同一である。
したがって、以下、図３を参照しつつチャージポンプ回路１２の具体的な回路構成例について説明することとする。
【００２７】
図３に示された回路構成例においては、充放電経路開閉用スイッチ素子Ｓ１〜Ｓ４（図２参照）は、充放電用電界効果トランジスタとしての第１乃至第４のデプレッション型ＦＥＴ（図３においては、それぞれ「Ｄ１」、「Ｄ２」、「Ｄ３」、「Ｄ４」と表記）３１〜３４と、ゲート制御用電界効果トランジスタとしての第５乃至第８のデプレッション型ＦＥＴ（図３においては、それぞれ「Ｄ５」、「Ｄ６」、「Ｄ７」、「Ｄ８」と表記）３５〜３８と、第１乃至第８のゲート抵抗器（図３においては、それぞれ「Ｒ１」、「Ｒ２」、「Ｒ３」、「Ｒ４」、「Ｒ５」、「Ｒ６」、「Ｒ７」、「Ｒ８」と表記）５１〜５８を用いて実現されたものとなっている。
【００２８】
以下、具体的に回路接続を説明すれば、まず、第１及び第３のデプレッション型ＦＥＴ３１，３３は、そのソース（又はドレイン）が相互に接続されて、クロック発生器１１の一方の矩形波信号ＣＬＫ１が印加されるようになっている。
そして、第１のデプレッション型ＦＥＴ３１のドレイン（又はソース）は、第１の充放電用キャパシタ５の一端に、また、第３のデプレッション型ＦＥＴ３３のドレイン（又はソース）は、第３の充放電用キャパシタ７の一端に、それぞれ接続されている。
【００２９】
一方、第１乃至第５の逆流防止用ダイオード２５〜２９は、電源供給端子６１と論理回路２の入力段との間において、電源供給端子６１から論理回路２の方向へ順方向となるように、電源供給端子６１側から第１乃至第５の逆流防止用ダイオード２５〜２９が順に直列接続されている。すなわち、電源供給端子６１に第１の逆流防止用ダイオード２５のアノードが、論理回路２の入力段に第５の逆流防止用ダイオード２９のカソードが接続されたものとなっている。
なお、この逆流防止用ダイオード２９のカソードと論理回路２の入力段との接続点とグランドとの間には、出力保持用キャパシタ９が接続されている。
【００３０】
そして、先の第１の充放電用キャパシタ５の他端は、第１の逆流防止用ダイオード２５のカソードと第２の逆流防止用ダイオード２６のアノードとの接続点４２に、第３の充放電用キャパシタ７の他端は、第３の逆流防止用ダイオード２７のカソードと第４の逆流防止用ダイオード２８のアノードとの接続点４４に、それぞれ接続されている。
【００３１】
一方、第１のデプレッション型ＦＥＴ３１のゲートには、論理回路２からの昇圧制御信号Ｖcp１が、直列接続された第１及び第２のゲート抵抗器５１，５２を介して印加されるようになっている。
また、第１のゲート抵抗器５１には、第５のデプレッション型ＦＥＴ３５が並列接続されている。すなわち、第５のデプレッション型ＦＥＴ３５のソースが第１のゲート抵抗器５１の一端に、ドレインが第１のゲート抵抗器５１の他端（第１のゲート抵抗器５１と第２のゲート抵抗器５２との相互の接続点側）に、それぞれ接続される一方、ゲートは、グランドに接続されたものとなっている。
【００３２】
第３のデプレッション型ＦＥＴ３３のゲートには、論理回路２からの昇圧制御信号Ｖcp２が、直列接続された第５及び第６のゲート抵抗器５５，５６を介して印加されるようになっている。
また、第５のゲート抵抗器５５には、第７のデプレッション型ＦＥＴ３７が並列接続されている。すなわち、第７のデプレッション型ＦＥＴ３７のソースが第５のゲート抵抗器５５の一端に、ドレインが第５のゲート抵抗器５５の他端（第５のゲート抵抗器５５と第６のゲート抵抗器５６との相互の接続点側）に、それぞれ接続される一方、ゲートは、グランドに接続されたものとなっている。
【００３３】
また、第２及び第４のデプレッション型ＦＥＴ３２，３４は、そのソース（又はドレイン）が相互に接続されて、クロック発生器１１の他方の矩形波信号ＣＬＫ２が印加されるようになっている。
そして、第２のデプレッション型ＦＥＴ３２のドレイン（又はソース）は、第２の充放電用キャパシタ６の一端に、また、第４のデプレッション型ＦＥＴ３４のドレイン（又はソース）は、第４の充放電用キャパシタ８の一端に、それぞれ接続されている。
このように、第１乃至第４のデプレッション型ＦＥＴ３１〜３４は、隣接するもの同士へのクロック発生器１１からの信号が互いに逆相となるように矩形波信号ＣＬＫ１又はＣＬＫ２が印加されるようになっている。
【００３４】
さらに、第２の充放電用キャパシタ６の他端は、第２の逆流防止用ダイオード２６のカソードと第３の逆流防止用ダイオード２７のアノードとの接続点４３に、第４の充放電キャパシタ８の他端は、第４の逆流防止用ダイオード２８のカソードと第５の逆流防止用ダイオード２８のアノードとの接続点４５に、それぞれ接続されている。
一方、第２のデプレッション型ＦＥＴ３２のゲートには、論理回路２からの昇圧制御信号Ｖcp１が、直列接続された第３及び第４のゲート抵抗器５３，５４を介して印加されるようになっている。
また、第３のゲート抵抗器５３には、第６のデプレッション型ＦＥＴ３６が並列接続されている。すなわち、第６のデプレッション型ＦＥＴ３６のソースが第３のゲート抵抗器５３の一端に、ドレインが第３のゲート抵抗器５３の他端（第３のゲート抵抗器５３と第４のゲート抵抗器５４との相互の接続点側）に、それぞれ接続される一方、ゲートは、グランドに接続されたものとなっている。
【００３５】
第４のデプレッション型ＦＥＴ３４のゲートには、論理回路２からの昇圧制御信号Ｖcp２が、直列接続された第７及び第８のゲート抵抗器５７，５８を介して印加されるようになっている。
また、第７のゲート抵抗器５７には、第８のデプレッション型ＦＥＴ３８が並列接続されている。すなわち、第８のデプレッション型ＦＥＴ３８のソースが第７のゲート抵抗器５７の一端に、ドレインが第７のゲート抵抗器５７の他端（第７のゲート抵抗器５７と第８のゲート抵抗器５８との相互の接続点側）に、それぞれ接続される一方、ゲートは、グランドに接続されたものとなっている。
【００３６】
次に、かかる構成におけるスイッチ半導体集積回路の動作について、特に、昇圧回路１の動作を中心に説明する。
本発明の実施の形態における昇圧回路１は、第１乃至第４のデプレッション型ＦＥＴ３１〜３４の開閉成により、昇圧倍率が可変可能となっており、最大５倍の昇圧が可能となっている。
以下、具体的に説明すれば、まず、スイッチ回路３において、送信時、すなわち、第１のスイッチ１５がオン（導通状態）、第２のスイッチ１６がオフ（非導通状態）とされ、アンテナ２０と送信回路接続端子２１が導通状態とされる場合にあっては、最大送信可能電力は大きくなければならない。
【００３７】
また、低い歪み特性が要求される通信方式が適用される場合、スイッチ回路３には、十分高い電圧の供給が必要である。そのため、このような場合には、昇圧回路１は、最大の昇圧倍率である５倍昇圧で動作させる必要がある。
かかる場合、論理回路２からの昇圧制御信号Ｖcp１，Ｖcp２は、共に論理値Ｈｉｇｈに相当する電圧とされ、その結果、第１乃至第４のデプレッション型ＦＥＴ３１〜３４は、全てオンとなる。
【００３８】
そして、クロック発生器１１から出力される昇圧制御信号Ｖcp１，Ｖcp２によって、第１乃至第４の充放電用キャパシタ５〜８は、全て充放電されるため、５倍昇圧された電圧が、昇圧回路１の出力電圧Ｖｏｕｔとして論理回路２へ出力されることとなる。
この場合のより詳細な動作を、第１のデプレション型ＦＥＴ３１に注目して説明することとする。
【００３９】
まず、論理回路２の一方の昇圧制御信号Ｖcp１が論理値Ｈｉｇｈに相当する電圧とされた状態にあって、第１のデプレッション型ＦＥＴ３１のソースには、
クロック発生器１１の矩形波信号ＣＬＫ１として、論理値Ｈｉｇｈに相当する電圧と論理値Ｌｏｗに相当する電圧が、所定の繰り返し周期で交互に印加され、しかも、ゲートは、昇圧制御信号Ｖcp１により論理値Ｈｉｇｈであるために、第１のデプレッション型ＦＥＴ３１のゲート・ソース間電圧ＶSGはゼロとなり、ＣＬＫ１が論理値Ｈｉｇｈの際に、オンとなる。
【００４０】
ここで、ＣＬＫ１が論理値Ｌｏｗの状態にあっては、第１の充放電用キャパシタ５は、接続点４２の電圧、すなわち、第１の逆流防止用ダイオード２５を介して印加される電源電圧ＶＤＤにほぼ等しい電圧に充電される。
そして、ＣＬＫ１が論理値Ｈｉｇｈとなって、第１のデプレッション型ＦＥＴ３１がオンとなると、第１の充放電用キャパシタ５は、その際に充電されていた電圧に加えて、矩形波信号ＣＬＫ１の論理値Ｈｉｇｈに相当する電圧による充電を受け、接続点４２は昇圧されると共に、その電圧は、第２の逆流防止用ダイオード２６を介して接続点４３に印加されることとなる。
【００４１】
一方、第２の充放電用キャパシタ６の充放電タイミングは、第２のデプレッション型ＦＥＴ３２に印加される矩形波信号ＣＬＫ２が、ＣＬＫ１と逆相であるため、接続点４３が昇圧された際、第２の充放電用キャパシタ６は、接続端子４３の電圧で充電され、矩形波信号ＣＬＫ２が論理値Ｈｉｇｈである放電の際には、接続端子４４がさらに昇圧されることとなる。
第２乃至第４の充放電用キャパシタ６〜８についても、上述の第１の充放電用キャパシタ５の場合と同様にして充放電が行われ、その結果として出力保持用キャパシタ９には、電源電圧ＶＤＤに対して５倍昇圧された電圧が保持され、論理回路２へ出力されることとなる。
【００４２】
ここで、昇圧制御信号Ｖcp１が論理値Ｈｉｇｈの場合、第５のデプレッション型ＦＥＴ３５は、そのソースに論理値Ｈｉｇｈに相当する電圧が印加される一方、ゲートはグランドに接続されているため、ソース・ゲート間電圧ＶSGは、負電圧が印加されることとなり、第５のデプレッション型ＦＥＴ３５は、オフとなる。そのため、第１のデプレッション型ＦＥＴ３１のゲートには、高抵抗値に設定されている第１及び第２のゲート抵抗器５１，５２を介して、昇圧制御信号Ｖcp１の論理値Ｈｉｇｈに相当する電圧が印加されることとなる。
【００４３】
第１及び第２のゲート抵抗器５１，５２を高抵抗値とすると、クロック発生器１１の矩形波信号ＣＬＫ１が、第１のデプレッション型ＦＥＴ３１のドレイン、ソースから、ゲートへ漏洩することが防止される。そのため、第１のデプレッション型ＦＥＴ３１の良好なオン特性が保持され、効率良く第１の充放電用キャパシタ５を機能させることができ、接続点４２における昇圧出力電圧の保持は確実なものとなる。
なお、上述のような第５のデプレション型ＦＥＴ３５の動作、第１及び第２のゲート抵抗器５１，５２の機能は、第６乃至第８のデプレッション型ＦＥＴ３６〜３８、第３及び第８のゲート抵抗器５３〜５８についても同様である。
【００４４】
ところで、送信時であっても、最大送信可能電力は大きくなければならないが、とりわけ低い歪み特性が要求されないような通信方式が用いられる場合、例えば、昇圧回路１の昇圧倍率が３倍で十分な場合には、次述するように昇圧倍率が決定され、所望する昇圧電圧を得ることができる。
まず、論理回路２からの昇圧制御信号Ｖcp１は、論理値Ｈｉｇｈに、昇圧制御信号Ｖcp２は、論理値Ｌｏｗに、それぞれ設定される。
それによって、第１及び第２のデプレッション型ＦＥＴ３１，３２は、オンとされる一方、第３及び第４のデプレッション型ＦＥＴ３３，３４は、オフとされる。
【００４５】
したがって、第１及び第２の充放電用キャパシタ５，６のみが、クロック発生器１１の矩形波信号ＣＬＫ１，ＣＬＫ２により充放電される結果、出力保持用キャパシタ９には、３倍昇圧された電圧を得ることができる。
この際、第３及び第４のデプレッション型ＦＥＴ３３，３４のゲートに接続されている第５及び第６のゲート抵抗器５５，５６、第７及び第８のゲート抵抗器５７，５８と、第７及び第８のデプレッション型ＦＥＴ３７，３８は、第３及び第４のデプレッション型ＦＥＴ３３，３４が良好なオフ特性を維持できるよう機能する。
【００４６】
すなわち、論理回路２からの昇圧制御信号Ｖcp２が論理値Ｌｏｗである場合において、第３のデプレッション型ＦＥＴ３３のソースは、クロック発生器１１の矩形波信号ＣＬＫ１により、論理値Ｈｉｇｈに相当する電位と論理値Ｌｏｗに相当する電位とに交互に変化せしめられる一方、ゲートは論理値Ｌｏｗとなる。
そして、矩形波信号ＣＬＫ１が論理値Ｈｉｇｈの場合、第３のデプレッション型ＦＥＴ３３のゲート・ソース間電圧ＶGSは、負電圧であり、そのため、第３のデプレッション型ＦＥＴ３３は、オフとなる。
【００４７】
かかる第３のデプレッション型ＦＥＴ３３のオフにより、第３の充放電用キャパシタ７は、矩形波信号ＣＬＫ１の変化に関わらず、充電されることはなく、そのため、接続端子４４は昇圧されない。
このとき、第７のデプレッション型ＦＥＴ３７のソースは、昇圧制御信号Ｖcp２により論理値Ｌｏｗであり、ゲートは、グランドに接続されているため、ゲート・ソース間電圧ＶGSは、ゼロとなり、第７のデプレッション型ＦＥＴ３７は、オン状態とされ、第５のゲート抵抗器５５の両端が短絡された状態となる。
【００４８】
したがって、第３のデプレッション型ＦＥＴ３３のゲートには、第６のゲート抵抗器５６のみを介して昇圧制御信号Ｖcp２が印加されることとなる。この場合、第５及び第６のゲート抵抗器５５，５６を介して昇圧制御信号が印加される場合に比して、第６のゲート抵抗器５６のみであるので、抵抗値は低い。
このように第３のデプレッション型ＦＥＴ３３のゲート抵抗が低くなることにより、ゲート電位は、より確実に昇圧制御信号Ｖcp２の論理値Ｌｏｗに相当する電位に固定されることとなる。
これは、第４のデプレッション型ＦＥＴ３４についても同様である。すなわち、第４のデプレッション型ＦＥＴ３４のゲートには、第８のゲート抵抗器５８のみを介して昇圧制御信号Ｖcp２が印加されることとなる。
【００４９】
また、クロック発生器１１の矩形波信号ＣＬＫ２が、第４のデプレッション型ＦＥＴ３４のソースからゲートへ漏洩し、昇圧制御信号Ｖcp２に重畳された状態で第３のデプレッション型ＦＥＴ５６のゲート電位が振られることが、低抵抗の第６及び第８のゲート抵抗器５６，５８によって防止されるものとなっている。そのため、第３のデプレッション型ＦＥＴ３３は、良好なオフ特性を維持できるものとなっている。
このように、第３及び第４の充放電用キャパシタ７，８は、充電されず、昇圧されないため、消費電力が抑制されることとなる。したがって、５倍昇圧時に比して低消費電力での送信が可能となる。
【００５０】
一方、受信時、すなわち、第１のスイッチ１５がオフ、第２のスイッチ１６がオンとされ、アンテナ２０と受信回路接続端子２２とが導通する際には、大電力が通過することはなく、また、低歪み特性も必要とされない。
したがって、スイッチ回路３には、高い電圧を供給する必要はなく、昇圧回路１においては、昇圧しないように設定して消費電力を抑制することが適切である。そのため、この場合、論理回路２の昇圧制御信号Ｖcp１，Ｖcp２は、共に論理値Ｌｏｗに相当する電圧とされ、その結果、第１乃至第４のデプレッション型ＦＥＴ３１〜３４は、全てオフとなる。
【００５１】
そして、クロック発生器１１の矩形波信号ＣＬＫ１，ＣＬＫ２による、第１乃至第４の充放電用キャパシタ５〜８の充放電はなされず、出力保持用キャパシタ９は、ほぼ電源電圧ＶＤＤに近い電圧に維持され、昇圧倍率は１倍（昇圧しない）となる。
このように、本発明の実施の形態におけるスイッチ半導体集積回路は、送信時や受信時、並びに、通信方式によってスイッチ回路３に適切な電圧を供給するため昇圧回路１の昇圧率を可変とすることで、余分な昇圧を行うことがなくなるため、消費電力を抑え、特に、携帯電話端末などで移動通信機器の低消費電流の要求に対応できるものとなっている。
【００５２】
なお、本発明の実施の形態においては、昇圧回路１の最大昇圧倍率が５倍に設定された例を示したが、勿論、これに限定される必要はなく、他の倍率としても良いものである。
【図面の簡単な説明】
【００５３】
【図１】本発明の実施の形態におけるスイッチ半導体集積回路の基本構成例を示す構成図である。
【図２】昇圧回路の基本構成例を示す構成図である。
【図３】昇圧回路の具体回路構成例を示す回路図である。
【図４】従来回路の構成例を示す回路図である。
【符号の説明】
【００５４】
１…昇圧回路
２…論理回路
３…スイッチ回路
１１…クロック発生器
１２…チャージポンプ回路
【図１】
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【図２】
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【図３】
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【図４】
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