(57)【要約】【課題】  ソースの接触面積を充分に確保するとともに、ソース電極のヴォイドの発生を防止して素子の信頼性を向上させる。【解決手段】  ポリシリコンによるゲート電極をトレンチ内に形成し、その表面上側を凸状にした層間絶縁層もそのトレンチ内に形成する。さらに、ソース電極を、半導体基板の表面を覆い、なおかつ、その一部がトレンチ内に侵入するように形成する。ソース領域とソース電極の接触面積が増加するため、オン抵抗を低減できる。また、層間絶縁膜の上側表面が凸状を成している為、ソース電極にヴォイドが発生しにくい。【選択図】  図１
2008159745.tif 000002
【特許請求の範囲】
【請求項１】
ドレイン領域となる第１導電型の第１の領域と、当該第１の領域の上に形成された第２導電型の第２の領域と、当該第２の領域の表面にソース領域となる第１導電型の第３の領域を具えた半導体基板に、
前記第３の領域の表面から前記第２の領域を貫通して前記第１の領域に達するトレンチを具え、
そのトレンチに絶縁膜を介して第２の領域と対向するゲート電極を具え、
前記ゲート電極の表面側に層間絶縁膜と前記ソース領域に接続されるソース電極を具えたＭＯＳトランジスタにおいて、
前記層間絶縁膜が半導体基板表面方向に隆起した凸状の形状を成して、前記トレンチ内で前記ゲート電極表面を覆うとともに、
前記ソース電極の一部が前記トレンチ内に侵入するように形成されたことを特徴とするＭＯＳトランジスタ。
【請求項２】
前記トレンチ内において前記ソース電極と前記ソース領域が接触することを特徴とする請求項１に記載のＭＯＳトランジスタ。
【請求項３】
前記トレンチ開口部の角部において半導体基板表面とトレンチ側面とが滑らかな形状でもって結合することを特徴とする請求項１または請求項２に記載のトランジスタ。
【請求項４】
前記トレンチが、半導体基板上にストライプ状に形成された請求項１から請求項３に記載のＭＯＳトランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電力用半導体装置として用いられるトレンチゲート型のＭＯＳＦＥＴの構造に関するものである。
【背景技術】
【０００２】
電力用半導体装置として各種のＭＯＳＦＥＴが用いられており、その一例として半導体基板にトレンチ（溝）を形成し、そのトレンチ内にゲート電極を埋め込んだ縦型ＭＯＳＦＥＴがある。最近では、微細加工技術の進展によりセルピッチの縮小化が進み、図４（例えば、特許文献１参照。）のような構造で高集積化を図る技術も提案されている。図４のＭＯＳトランジスタは、表面側にソース電極２８、裏面側にドレイン電極（図示せず）を具え、トレンチ３４内には充填したポリシリコンゲート３６が構成され、順方向バイアスの印加時にはＰ型ウェル３２内部にチャネルが形成されるものである。
【０００３】
図２の構造をさらに詳しく説明すると、ドレイン電極（図示せず）は基板裏面に金属膜を形成して構成され、ソース電極３８は基板表面側に形成した金属配線層によって構成されている。ゲート電極３６は、トレンチ３４内に充填されたポリシリコンによって構成されており、ここで、各半導体領域（３１、３２、３３）とはトレンチ３４の内壁に形成されたゲート酸化膜３５によって絶縁され、ソース電極３８とはトレンチ３４内部に形成された層間絶縁膜３７によって絶縁されている。なお、層間絶縁膜３７は、トレンチ３４内の半導体基板の表面よりも低い位置に形成されており、これによりソース電極３８の一部はトレンチ３４内に侵入した形となっている。
【０００４】
図４のような構造の場合、層間絶縁膜３７をトレンチ３４内のみに形成するので、ポリシリコンゲート電極３６を極限まで小さくすることができ、集積度の高いＭＯＳトランジスタのセルを製造することができる。さらに、図４の構造では半導体基板の表面だけではなく、トレンチ３４内部でもソース電極３８の一部とソース領域３３が接触して、ソース電極３８とソース領域３３の接触面積が大きくなる。これによりオン抵抗が低減できるという利点がある。
【特許文献１】特開２００３−２６４２８７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、図５のように層間絶縁膜４７をトレンチ４４内部深くに落とし込み、ソース電極４８とソース領域４３の接触面積を大きくしようとすると、半導体基板の表面側に大きな凹凸が生じてしまう。また、層間絶縁膜４７の表面は半導体基板の表面方向とは逆方向に窪んだ形状となるのが一般的であり、半導体基板の表面と層間絶縁膜４７の表面窪み部分との高低差はさらに大きくなる。これにより、ソース電極４８を形成する際に、層間絶縁膜４７の上方のソース電極４８内にヴォイド（空孔）４９が発生してしまうなどの問題があった。
【０００６】
本発明は、ソース電極とソース領域の接触面積を充分に確保することによってオン抵抗の低減を図り、同時にヴォイドの発生を防止することによって信頼性の向上が可能なＭＯＳトランジスタを提供するものである。
【課題を解決するための手段】
【０００７】
本発明は、トレンチ内部の半導体基板の表面よりも低い位置に層間絶縁膜を埋め込み、且つ層間絶縁膜の表面を半導体基板の表面方向へ隆起させて凸状に形成することによって、上記の課題を解決するものである。
【０００８】
すなわち、ドレイン領域となる第１導電型の第1の領域と、その第１の領域の表面から所定の深さまで形成された第２導電型の第２の領域と、第２の領域の表面にソース領域となる第１導電型の第３の領域を具える半導体基板に、第３の領域表面から第２の領域を貫通して第１の領域に達するトレンチを具え、そのトレンチに絶縁膜を介して第２の領域と対向するゲート電極を具え、ゲート電極の表面側に形成された層間絶縁膜とソース領域に接続されるソース電極を具えたＭＯＳトランジスタにおいて、トレンチ内部に半導体基板の表面方向に隆起した凸状の層間絶縁膜が形成されるとともに、ソース電極の一部がそのトレンチ内に侵入するように形成された特徴を有するものである。
【発明の効果】
【０００９】
本発明によれば、セルピッチを小さくすることができるので、パワーＭＯＳＦＥＴの高集積化を図ることができる。また、ソース電極とソース領域との接触面積を大きくできるため、コンタクト抵抗を下げることができ、オン抵抗の低減が可能となる。
【００１０】
トレンチ内部の層間絶縁膜を半導体基板の表面方向に隆起した凸状に形成することによって、半導体基板の表面と層間絶縁膜表面との高低差を小さくできる。その結果、ヴォイドの発生を防止することが可能となり、素子の信頼性を高めることができる。
【発明を実施するための最良の形態】
【００１１】
本発明のＭＯＳトランジスタは、ゲート電極と層間絶縁膜がトレンチ内に埋め込まれ、層間絶縁膜は半導体基板の表面方向に隆起した凸状の形状をしており、さらに、ソース電極の一部がトレンチ内にも形成されたことを特徴とする。
【実施例】
【００１２】
以下、図面を参照して、本発明の実施例について説明する。図１は本発明によるＭＯＳトランジスタの第１の実施例を示す正面断面図である。半導体基板の表面側にソース領域１３、裏面側にドレイン領域１１を具え、トレンチ１４内に充填したポリシリコンでゲート電極１６が構成されており、順方向バイアス印加時にＰ型ウェル１２内部にチャネルが形成される点は従来と同じものである。なお、拡散工程などにおけるトレンチ１４開口部への応力集中を防ぐために、トレンチ１４開口部は角部において半導体基板表面とトレンチ側面とが滑らかに結合した形状に形成してある。
【００１３】
ドレイン電極（図示せず）は基板の裏面に金属膜を形成して構成し、ソース領域１３への配線は基板表面側に形成したソース電極１８によって構成する。
【００１４】
ゲート電極１６は、ドレイン領域１１、Ｐ型ウェル１２、ソース領域１３の各領域とトレンチ１４の内壁に形成されたゲート酸化膜１５によって絶縁されている。また、ゲート電極１６の上側表面は層間絶縁膜１７で覆われ、ゲート電極１６とソース電極１８は層間絶縁膜１７によって絶縁されている。層間絶縁膜１７はトレンチ１４内部に形成され、さらに、層間絶縁膜１７の上側表面は半導体基板の表面方向に緩やかに隆起した凸状の形状に形成される。
【００１５】
また、トレンチ１４内において、層間絶縁膜１７が半導体基板の表面よりも低い位置に形成されており、ソース電極１８の一部はトレンチ１４内に侵入するように形成される。
【００１６】
以上の構造を特徴とする本発明によるＭＯＳトランジスタは、層間絶縁膜１７の形状が半導体基板の表面方向に隆起した凸状を成していることにより、半導体基板の表面と層間絶縁膜１７の表面との高低差を小さくすることができる。これにより、層間絶縁膜１７の上方のソース電極１８にヴォイドが発生しにくい。
【００１７】
また、トレンチ１４内部上端付近のソース領域１３は層間絶縁膜１７に覆われることなくトレンチ１４内に露出する。このようなトレンチ１４内部にソース電極１８の一部が侵入することによって、ソース領域１３とソース電極１８の接触する面積を充分に確保できる。これより、コンタクト抵抗を下げることができ、オン抵抗を低減できる。
【００１８】
図２は、本発明によるＭＯＳトランジスタの第１の実施例のトレンチゲートの形状を示す斜視図である。パワーＭＯＳトランジスタの場合、ソース領域とソース電極との接触面積を充分に確保することは重要である。図２のようにトレンチ１４をストライプ状に形成することで、ソース領域とソース電極との接触面積を効率よく確保することができ、高い集積度を維持しながらオン抵抗を低減できる。パワーＭＯＳトランジスタの場合には、更に好ましくは、図２のようにトレンチゲートをストライプ状に形成する事が望ましい。
【００１９】
図３は、本発明によるＭＯＳトランジスタの第２の実施例を示す正面断面図である。第１の実施例と異なる点は、トレンチ２８に埋め込まれた層間絶縁膜２７の表面が緩やかではなく、鋭角的な凸状に形成されていることである。その他の部分は、第１の実施例と同じであるため説明は省略する。製造に用いる手段や処理条件によっては、図２ような鋭角的な凸状の層間絶縁膜２７形成される。この場合でも、ソース電極２８のトレンチ１４中央部への落ち込みを層間絶縁膜２７の凸部が緩和して、ヴォイドの発生を防止する。
【図面の簡単な説明】
【００２０】
【図１】本発明によるＭＯＳトランジスタの第１の実施例を示す正面断面図。
【図２】本発明によるＭＯＳトランジスタの第１の実施例のトレンチゲートの形状を示す斜視図。
【図３】本発明によるＭＯＳトランジスタの第２の実施例を示す正面断面図。
【図４】従来のＭＯＳトランジスタを示す正面断面図。
【図５】従来のＭＯＳトランジスタのヴォイドの発生を示す正面断面図。
【符号の説明】
【００２１】
１１、２１…ドレイン領域、１２、２２…Ｐ型ウェル、１３、２３…ソース領域、１４、２４…トレンチ、１５、２５…ゲート酸化膜、１６、２６…ゲート電極、１７、２７…層間絶縁膜、１８、２８…ソース電極
【図１】
2008159745.tif 000003
【図２】
2008159745.tif 000004
【図３】
2008159745.tif 000005
【図４】
2008159745.tif 000006
【図５】
2008159745.tif 000007