(57)【要約】【課題】接地電位と電源ラインとの電位差を規定値に保ち、誤動作を防止することができるバッファ回路及びその制御方法を提供する。【解決手段】出力スイッチング素子Ｍ１、Ｍ２と、出力スイッチング素子Ｍ１、Ｍ２を導通状態に制御する第１スイッチング回路Ｍ４、Ｍ５及び出力スイッチング素子を非導通状態に制御する第２スイッチング回路Ｍ３、Ｍ６を有し、第１スイッチング回路Ｍ４、Ｍ５と第２スイッチング回路Ｍ３、Ｍ６との接続点が出力スイッチング素子Ｍ１、Ｍ２に接続され、入力信号及び出力制御信号に応じ、出力スイッチング素子Ｍ１、Ｍ２を導通状態あるいは非導通状態に制御する出力スイッチング素子制御部２０Ａ、２０Ｂと、第２スイッチング回路Ｍ３、Ｍ６に直列接続され、出力制御信号が入力信号の通過を禁止する出力禁止状態のときに出力スイッチング素子Ｍ１、Ｍ２の駆動能力を制限する駆動能力変更部３０Ａ、３０Ｂと、を備える。【選択図】図２
2008085931.tif 000002
【特許請求の範囲】
【請求項１】
出力制御信号に応じて入力信号の通過を許可あるいは該入力信号の通過を禁止するバッファ回路において、
出力スイッチング素子と、
前記出力スイッチング素子を導通状態に制御する第１スイッチング回路及び前記出力スイッチング素子を非導通状態に制御する第２スイッチング回路を有し、前記第１スイッチング回路と前記第２スイッチング回路との接続点が前記出力スイッチング素子に接続され、前記入力信号及び前記出力制御信号に応じ、前記出力スイッチング素子を導通状態あるいは非導通状態に制御する出力スイッチング素子制御部と、
前記第２スイッチング回路に直列接続され、前記出力制御信号が前記入力信号の通過を禁止する出力禁止状態のときに前記出力スイッチング素子の駆動能力を制限する駆動能力変更部と、
を備えることを特徴とするバッファ回路。
【請求項２】
前記駆動能力変更部は、前記出力制御信号が前記出力禁止状態のときに非導通状態になる第１スイッチング素子と、前記第１スイッチング素子に並列接続されて導通状態である第２スイッチング素子と、を備えることを特徴とする請求項１に記載のバッファ回路。
【請求項３】
前記２スイッチング素子の駆動能力は、前記第１スイッチング素子の駆動能力よりも小さいことを特徴とする請求項２に記載のバッファ回路。
【請求項４】
出力制御信号に応じて入力信号の通過を許可あるいは該入力信号の通過を禁止するバッファ回路の制御方法において、
前記入力信号及び前記出力制御信号に応じ、前記出力スイッチング素子を導通状態あるいは非導通状態に制御する出力スイッチング素子制御ステップと、
前記出力制御信号が前記入力信号の通過を禁止する出力禁止状態のときに前記出力スイッチング素子の駆動能力を制限する駆動能力変更ステップと、
を備えることを特徴とするバッファ回路の制御方法。
【請求項５】
前記駆動能力変更ステップは、前記出力制御信号が前記出力禁止状態のときに、少なくとも１つのスイッチング素子を非導通状態にすると共に、前記非導通状態のスイッチング素子に並列接続されたスイッチング素子を導通状態にすることを特徴とする請求項４に記載のバッファ回路の制御方法。
【請求項６】
前記導通状態のスイッチング素子の駆動能力は、前記少なくとも１つのスイッチング素子の駆動能力よりも小さいことを特徴とする請求項５に記載のバッファ回路の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、出力制御信号に応じて入力信号の通過を許可あるいは該入力信号の通過を禁止するバッファ回路及びその制御方法に関する。
【背景技術】
【０００２】
特許文献１及び特許文献２によって開示されているように、出力制御信号に応じて入力信号の通過を許可あるいは該入力信号の通過を禁止するバッファ回路が知られている。特許文献１には、基準電位側の駆動ＭＯＳＦＥＴが直列形態にされ、出力制御信号と外部端子に送出すべき信号を受ける第１の論理ゲート回路と、基準電位側の駆動ＭＯＳＦＥＴが並列形態にされ、出力制御信号と外部端子へ送出すべき信号を受ける第２の論理ゲート回路と、第１及び第２の論理ゲート回路の出力信号に従って相補的に又は共にオフ状態に駆動されるＰチャンネルＭＯＳＦＥＴとＮチャンネルＭＯＳＦＥＴとからなる出力回路とを備えたバッファ回路が記載されている。
【０００３】
上記のバッファ回路においては、基準電位側の駆動ＭＯＳＦＥＴが直列形態にされた第１の論理ゲート回路のロジックスレッショルド電圧と、基準電位側の駆動ＭＯＳＦＥＴが並列形態にされ第２の論理ゲート回路のロジックスレッショルド電圧との電位差に従った時間差を利用し、出力回路のＰチャンネルＭＯＳＦＥＴ及びＮチャンネルＭＯＳＦＥＴが同時にオン状態になることを防いでいる。これにより、上記のバッファ回路においては、ＰチャンネルＭＯＳＦＥＴ及びＮチャンネルＭＯＳＦＥＴに貫通電流が流れることを防ぐことができる。
【０００４】
また、特許文献２には、出力制御信号であるイネーブル信号によってデータ信号を出力回路から出力しないように制御されるときに、データ信号の値に関わらず、出力制御回路が信号変換部に出力する信号をローレベルにするバッファ回路が記載されている。
【０００５】
上記のバッファ回路においては、前記ローレベルの信号に応じ、信号変換部が、出力回路のＰチャンネルＭＯＳトランジスタのゲートにハイレベルの信号を送出すると共に、ＮチャンネルＭＯＳトランジスタのゲートにローレベルの信号を送出することにより、両トランジスタをオフ状態にしている。これにより、上記のバッファ回路においても、ＰチャンネルＭＯＳトランジスタ及びＮチャンネルＭＯＳトランジスタが同時にオン状態にならず、両トランジスタに貫通電流が流れることを防ぐことができる。
【０００６】
図６に図示するバッファ回路１００においては、データ出力端子（ＯＵＴ１）からイネーブル制御入力端子（ＩＮ２）に入力されるデータ信号を出力するＰ型チャンネルトランジスタＭ１及びＮ型チャンネルトランジスタＭ２の各ゲート電圧を制御するゲート電圧制御回路１２０Ａ、１２０Ｂを備えている。ゲート電圧制御回路１２０Ａにおいては、Ｐ型チャンネルトランジスタＭ３の電流駆動能力を、Ｎ型チャンネルトランジスタＭ４の電流駆動能力よりも大きくしている。また、ゲート電圧制御回路１２０Ｂにおいては、Ｎ型チャンネルトランジスタＭ６の電流駆動能力を、Ｐ型チャンネルトランジスタＭ５の電流駆動能力よりも大きくしている。
【０００７】
上記のバッファ回路１００においては、イネーブル制御入力端子（ＩＮ２）からローレベルのイネーブル信号が入力され、データ入力端子（ＩＮ１）から入力されるデータ信号をデータ出力端子（ＯＵＴ１）から出力するように制御されているときに、データ信号がローレベルからハイレベルに変化すると、次のように動作する。
【０００８】
上記のバッファ回路１００においては、図７中の時間０〜ｔ１までの間に図示するように、イネーブル制御入力端子（ＩＮ２）からローレベルのイネーブル信号Ｃが入力され、データ入力端子（ＩＮ１）からハイレベルのデータ信号Ａが入力されると、ＮＡＮＤゲート回路ＮＡＮＤには、ハイレベルの信号及びローレベルの信号が入力される。図中の各符号４１、４３は、インバータを示すものである。ＮＡＮＤゲート回路ＮＡＮＤは、Ｐ型チャンネルトランジスタＭ５及びＮ型チャンネルトランジスタＭ６の各ゲートにハイレベルの信号を出力する。これによって、Ｐ型チャンネルトランジスタＭ５よりも電流駆動能力が大きいＮ型チャンネルトランジスタＭ６をオン状態にした後に、Ｐ型チャンネルトランジスタＭ５をオフ状態にする。このため、時間０〜ｔ１までの間に図示するように、Ｎ型チャンネルトランジスタＭ２のゲート電圧Ｇ２が低レベル電圧に固定され、Ｎ型チャンネルトランジスタＭ２をオフ状態にする。
【０００９】
さらに、上記のバッファ回路１００においては、前記Ｎ型チャンネルトランジスタＭ２をオフ状態にした後に、以下に説明する動作により、Ｐ型チャンネルトランジスタＭ１をオン状態にする。なお、符号４２は、インバータを示すものである。上記のように、イネーブル制御入力端子（ＩＮ２）からローレベルのイネーブル信号が入力され、データ入力端子（ＩＮ１）からハイレベルのデータ信号が入力されると、ＮＯＲゲート回路ＮＯＲは、Ｐ型チャンネルトランジスタＭ３及びＮ型チャンネルトランジスタＭ４の各ゲートにハイレベルの信号を出力する。これによって、Ｎ型チャンネルトランジスタＭ４よりも電流駆動能力が大きいＰ型チャンネルトランジスタＭ３をオフ状態にした後に、Ｎ型チャンネルトランジスタＭ４をオン状態にする。このため、時間０〜ｔ１までの間に図示するように、Ｐ型チャンネルトランジスタＭ１のゲート電圧Ｇ１が低レベル電圧に固定され、Ｐ型チャンネルトランジスタＭ１をオン状態にする。
【００１０】
上述したように、バッファ回路１００においては、Ｎ型チャンネルトランジスタＭ２をオフ状態にした後にＰ型チャンネルトランジスタＭ１をオン状態にするから、両トランジスタＭ１、Ｍ２が同時にオン状態にならず、両トランジスタＭ１、Ｍ２に貫通電流が流れること防止することができる。
【特許文献１】特開昭６２−０２０４２３号公報
【特許文献２】特開２０００−２３２３５０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
ところで、上記のバッファ回路１００においては、イネーブル制御入力端子（ＩＮ２）からローレベルのイネーブル信号Ｃが入力されているときに、データ入力端子（ＩＮ１）から入力されるデータ信号Ａがハイレベルからローレベルに変化すると、次のように動作する。
【００１２】
バッファ回路１００のＮＡＮＤゲート回路ＮＡＮＤには、すべての入力にハイレベルの信号が入力される。ＮＡＮＤゲート回路ＮＡＮＤは、Ｐ型チャンネルトランジスタＭ５及びＮ型チャンネルトランジスタＭ６の各ゲートにローレベルの信号を出力する。これによって、Ｎ型チャンネルトランジスタＭ６をオフ状態にした後に、Ｐ型チャンネルトランジスタＭ５をオン状態にする。このため、Ｎ型チャンネルトランジスタＭ２のゲート電圧Ｇ２が高レベル電圧に固定され、Ｎ型チャンネルトランジスタＭ２をオン状態にする。このとき、Ｎ型チャンネルトランジスタＭ２のソースを介し、電流がグランドに流れる。
【００１３】
一方、ＮＯＲゲート回路ＮＯＲは、Ｐ型チャンネルトランジスタＭ３及びＮ型チャンネルトランジスタＭ４の各ゲートにローレベルの信号を出力する。これによって、Ｐ型チャンネルトランジスタＭ３をオン状態にした後に、Ｎ型チャンネルトランジスタＭ４をオフ状態にする。このため、Ｐ型チャンネルトランジスタＭ１のゲート電圧Ｇ１が高レベル電圧に固定され、Ｐ型チャンネルトランジスタＭ１をオフ状態にする。
【００１４】
また、バッファ回路１００においては、データ入力端子（ＩＮ１）から入力されるデータ信号Ａがハイレベルからローレベルに変化し、データ出力端子（ＯＵＴ１）から出力されるデータ信号がハイレベルからローレベルに変化している途中で、イネーブル制御入力端子（ＩＮ２）から入力されるイネーブル信号Ｃをローレベルからハイレベルに変化させ、データ出力端子（ＯＵＴ１）をハイインピーダンス状態にする場合には、次のように動作する。
【００１５】
バッファ回路１００においては、図７中の時間ｔ１〜ｔ２までの間において、イネーブル制御入力端子（ＩＮ２）からローレベルのイネーブル信号Ｃが入力され、データ入力端子（ＩＮ１）からローレベルのデータ信号Ａが入力されると、ＮＡＮＤ回路ＮＡＮＤは、Ｐ型チャンネルトランジスタＭ５及びＮ型チャンネルトランジスタＭ６の各ゲートにローレベルの信号を出力する。これにより、Ｎ型チャンネルトランジスタＭ６をオフ状態にした後に、Ｐ型チャンネルトランジスタＭ５をオン状態にする。このため、時間ｔ３〜ｔ４までの間においては、Ｎ型チャンネルトランジスタＭ２のゲート電圧Ｇ２を高レベル電圧に固定してデータ出力端子（ＯＵＴ１）から出力されるデータ信号をローレベルにするため、ゲート電圧Ｇ２が上昇する。
【００１６】
その後、時間ｔ２において、イネーブル制御入力端子（ＩＮ２）からハイレベルのイネーブル信号Ｃが入力されると、ＮＡＮＤ回路ＮＡＮＤは、Ｐ型チャンネルトランジスタＭ５及びＮ型チャンネルトランジスタＭ６の各ゲートにハイレベルの信号を出力する。これにより、Ｎ型チャンネルトランジスタＭ６をオン状態にした後に、Ｐ型チャンネルトランジスタＭ５をオフ状態にする。このため、時間ｔ４〜ｔ５までの間においては、Ｎ型チャンネルトランジスタＭ２のゲート電圧Ｇ２を低レベル電圧に固定してデータ出力端子（ＯＵＴ１）をハイインピーダンス状態にするために、ゲート電圧Ｇ２が、低レベル電圧（接地電位）に向けて急激に下降する。これによって、オン状態のＮ型チャンネルトランジスタＭ２を、素早くオフ状態にする。
【００１７】
このような場合には、Ｎ型チャンネルトランジスタＭ２が、急激にオン状態からオフ状態に変化することにより、グランドに向けて流れていた電流が遮断され、グランドに流れる単位時間当たりの電流の変化が増大してしまう。そこで、バッファ回路１００が有する接地配線の寄生インダクタンス成分の影響を受けて、図８に図示するように、接地電位がリンギング状に変動したり、出力用配線の寄生インダクタンス成分の影響を受けて、データ出力端子（ＯＵＴ１）から出力されるデータ信号のレベルが、リンギング状に変動することが考えられる。さらに、バッファ回路１００においては、前記データ信号のレベルがリンギング状に変動することに加え、電源供給配線の寄生インダクタンス成分の影響を受けて電源ラインの電圧が、リンギング状に変動することも考えられる。接地電位の変動や電源ラインの電圧の変動が生じると、バッファ回路１００やその他の論理回路においては、データ入力端子（ＩＮ１）から入力されるデータ信号のレベルが正しく認識されなくなるおそれがあり、バッファ回路１００等が、誤動作してしまうことが考えられる。
【００１８】
この発明は、このような状況に鑑み提案されたものであって、接地電位と電源ラインの電位差を規定値に保ち、誤動作を防止することができるバッファ回路及びその制御方法を提供することを目的とする。
【課題を解決するための手段】
【００１９】
請求項１の発明に係るバッファ回路は、出力制御信号に応じて入力信号の通過を許可あるいは該入力信号の通過を禁止するバッファ回路において、出力スイッチング素子と、前記出力スイッチング素子を導通状態に制御する第１スイッチング回路及び前記出力スイッチング素子を非導通状態に制御する第２スイッチング回路を有し、前記第１スイッチング回路と前記第２スイッチング回路との接続点が前記出力スイッチング素子に接続され、前記入力信号及び前記出力制御信号に応じ、前記出力スイッチング素子を導通状態あるいは非導通状態に制御する出力スイッチング素子制御部と、前記第２スイッチング回路に直列接続され、前記出力制御信号が前記入力信号の通過を禁止する出力禁止状態のときに前記出力スイッチング素子の駆動能力を制限する駆動能力変更部と、を備えることを特徴とする。
【００２０】
請求項１の発明に係るバッファ回路によれば、入力信号の遷移を受けてバッファ回路を通過する入力信号が変化するタイミングで、出力制御信号が入力信号の通過を禁止する出力禁止状態になり、駆動能力変更部が、出力スイッチング素子の駆動能力を制限すると、出力スイッチング素子を導通状態から非導通状態へゆっくりと移行させ、出力スイッチング素子が急激に導通状態から非導通状態に変化することがなく、出力スイッチング素子に流れる単位時間当たりの電流の変化を抑えることができる。そこで、請求項１の発明に係るバッファ回路によれば、出力スイッチング素子が急激に導通状態から非導通状態に変化することによる接地電位や電源ラインの電圧が変動することを抑え、接地電位と電源ラインとの電位差を規定値に保つことができ、バッファ回路が誤動作することを防ぐことができる。
【００２１】
請求項４の発明に係るバッファ回路の制御方法は、出力制御信号に応じて入力信号の通過を許可あるいは該入力信号の通過を禁止するバッファ回路の制御方法において、前記入力信号及び前記出力制御信号に応じ、前記出力スイッチング素子を導通状態あるいは非導通状態に制御する出力スイッチング素子制御ステップと、前記出力制御信号が前記入力信号の通過を禁止する出力禁止状態のときに前記出力スイッチング素子の駆動能力を制限する駆動能力変更ステップと、を備えることを特徴とする。
【００２２】
請求項４の発明に係るバッファ回路の制御方法によれば、入力信号の遷移を受けてバッファ回路を通過する入力信号が変化するタイミングで、出力制御信号が入力信号の通過を禁止する出力禁止状態になり、駆動能力変更ステップによって、出力スイッチング素子の駆動能力を制限すると、出力スイッチング素子を導通状態から非導通状態へゆっくりと移行させ、出力スイッチング素子が急激に導通状態から非導通状態に変化することがなく、出力スイッチング素子に流れる単位時間当たりの電流の変化を抑えることができる。そこで、請求項４の発明に係るバッファ回路の制御方法によれば、出力スイッチング素子が急激に導通状態から非導通状態に変化することによる接地電位や電源ラインの電圧が変動することを抑え、接地電位と電源ラインとの電位差を規定値に保つことができ、バッファ回路が誤動作することを防ぐことができる。
【発明の効果】
【００２３】
本発明のバッファ回路及びその制御方法によれば、入力信号の遷移を受けてバッファ回路を通過する入力信号が変化するタイミングで、出力制御信号が入力信号の通過を禁止する出力禁止状態になり、出力スイッチング素子の駆動能力を制限すると、出力スイッチング素子を導通状態から非導通状態へゆっくりと移行させ、出力スイッチング素子が急激に導通状態から非導通状態に変化することがなく、出力スイッチング素子に流れる単位時間当たりの電流の変化を抑えることができる。そこで、本発明のバッファ回路及びその制御方法によれば、出力スイッチング素子が急激に導通状態から非導通状態に変化することによる接地電位や電源ラインの電圧が変動することを抑え、接地電位と電源ラインとの電位差を規定値に保つことができ、バッファ回路が誤動作することを防ぐことができる。
【発明を実施するための最良の形態】
【００２４】
本発明の実施形態を、図１及び図２を参照しつつ説明する。ここでは、本発明のバッファ回路を、トライステートバッファ１０を例に挙げて説明する。図１は、トライステートバッファ１０の回路記号図である。符号（ＩＮ１）はデータ入力端子、符号（ＩＮ２）はイネーブル制御入力端子、符号（ＯＵＴ１）はデータ出力端子を示す。トライステートバッファ１０は、イネーブル制御入力端子（ＩＮ２）から入力されるイネーブル信号のレベルにより、データ出力端子（ＯＵＴ１）から出力される信号がハイレベルあるいはローレベル、データ出力端子（ＯＵＴ１）がハイインピーダンス状態にそれぞれ制御される。なお、イネーブル信号は、本発明の出力制御信号に相当し、データ入力端子（ＩＮ１）から入力されるデータ信号は、本発明の入力信号に相当する。
【００２５】
図２は、トライステートバッファ１０の回路構成図である。なお、図１に図示す各種の端子と同一のものは同一の符号を付すと共に、図６に図示した装置と同一のものは同一の符号を付している。トライステートバッファ１０は、Ｐ型チャンネルトランジスタＭ１及びＮ型チャンネルトランジスタＭ２と、ゲート電圧制御回路２０Ａ、２０Ｂと、電流駆動能力変更回路３０Ａ、３０Ｂとを備えている。
【００２６】
Ｐ型チャンネルトランジスタＭ１のソースは、電源電圧Ｖｄｄ（電源ライン）に接続されている。Ｐ型チャンネルトランジスタＭ１のドレインは、Ｎ型チャンネルトランジスタＭ２のドレインに接続されている。Ｎ型チャンネルトランジスタＭ２のソースは、グランドに接続されている。さらに、Ｐ型チャンネルトランジスタＭ１のドレイン及びＮ型チャンネルトランジスタＭ２のドレインは、データ出力端子（ＯＵＴ１）に接続されている。Ｐ型チャンネルトランジスタＭ１及びＮ型チャンネルトランジスタＭ２のＬ／Ｗサイズは、後述する各トランジスタＭ３〜Ｍ１０のＬ／Ｗサイズよりも大きく設定されている。これにより、前記トランジスタＭ１、Ｍ２の電流駆動能力は、各トランジスタＭ３〜Ｍ１０の電流駆動能力に比べて大きくなる。
【００２７】
ゲート電圧制御回路２０Ａは、Ｐ型チャンネルトランジスタＭ３と、Ｎ型チャンネルトランジスタＭ４とを備えている。Ｐ型チャンネルトランジスタＭ３のドレインは、Ｎ型チャンネルトランジスタＭ４のドレインに接続されている。Ｎ型チャンネルトランジスタＭ４のソースは、グランドに接続されている。Ｐ型チャンネルトランジスタＭ３のドレインとＮ型チャンネルトランジスタＭ４のドレインとの接続点は、前記Ｐ型チャンネルトランジスタＭ１のゲートに接続されている。
【００２８】
ゲート電圧制御回路２０Ｂは、Ｐ型チャンネルトランジスタＭ５と、Ｎ型チャンネルトランジスタＭ６とを備えている。Ｐ型チャンネルトランジスタＭ５のソースは、電源電圧Ｖｄｄ（電源ライン）に接続されている。Ｐ型チャンネルトランジスタＭ５のドレインは、Ｎ型チャンネルトランジスタＭ６のドレインに接続されている。Ｐ型チャンネルトランジスタＭ５のドレインとＮ型チャンネルトランジスタＭ６のドレインとの接続点は、Ｎ型チャンネルトランジスタＭ２のゲートに接続されている。
【００２９】
電流駆動能力変更回路３０Ａは、Ｐ型チャンネルトランジスタＭ７と、該トランジスタＭ７に並列接続されたＰ型チャンネルトランジスタＭ８とを備えている。本実施形態では、Ｐ型チャンネルトランジスタＭ７の電流駆動能力は、Ｐ型チャンネルトランジスタＭ８の電流駆動能力よりも大きく設定されている。Ｐ型チャンネルトランジスタＭ７のソース及びＰ型チャンネルトランジスタＭ８のソースは、電源電圧Ｖｄｄ（電源ライン）に接続されている。Ｐ型チャンネルトランジスタＭ７のゲートは、グランドに接続されている。さらに、Ｐ型チャンネルトランジスタＭ７のドレイン及びＰ型チャンネルトランジスタＭ８のドレインは、前記ゲート電圧制御回路２０Ａが備えるＰ型チャンネルトランジスタＭ３のソースにそれぞれ直列接続されている。
【００３０】
電流駆動能力変更回路３０Ｂは、Ｎ型チャンネルトランジスタＭ９と、該トランジスタＭ９に並列接続されたＮ型チャンネルトランジスタＭ１０とを備えている。本実施形態では、Ｎ型チャンネルトランジスタＭ９の電流駆動能力は、Ｎ型チャンネルトランジスタＭ１０の電流駆動能力よりも大きく設定されている。Ｎ型チャンネルトランジスタＭ９のドレイン及びＮ型チャンネルトランジスタＭ１０のソースは、グランドに接続されている。Ｎ型チャンネルトランジスタＭ９のゲートは、電源電圧Ｖｄｄ（電源ライン）に接続されている。さらに、Ｎ型チャンネルトランジスタＭ９のドレイン及びＮ型チャンネルトランジスタＭ１０のドレインは、前記ゲート電圧制御回路２０Ｂが備えるＮ型チャンネルトランジスタＭ６のソースにそれぞれ直列接続されている。
【００３１】
本実施形態では、各トランジスタの電流駆動能力の大きさは、下記の大小関係を満たすように設定されている。ここでは、前記Ｐ型チャンネルトランジスタＭ１の電流駆動能力を、該トランジスタの符号Ｍ１の一部である１で表し、その他のトランジスタの電流駆動能力を、各トランジスタの符号の一部である番号によって表す。
１・２＞３・６・８・１０＞４・５＞７・９
【００３２】
イネーブル制御入力端子（ＩＮ２）は、インバータ４１の入力に接続されている。インバータ４１の出力は、インバータ４２の入力と、ＮＡＮＤゲート回路ＮＡＮＤの第２入力と、前記電流駆動能力変更回路３０Ｂが備えるＮ型チャンネルトランジスタＭ１０のゲートとに接続されている。インバータ４２の出力は、前記電流駆動能力変更回路３０Ａが備えるＰ型チャンネルトランジスタＭ８のゲートと、ＮＯＲゲート回路ＮＯＲの第２入力とに接続されている。
【００３３】
データ入力端子（ＩＮ１）は、インバータ４３の入力に接続されている。インバータ４３の出力は、ＮＯＲゲート回路ＮＯＲの第１入力と、ＮＡＮＤゲート回路ＮＡＮＤの第１入力とに接続されている。ＮＯＲゲート回路ＮＯＲの出力は、前記ゲート電圧制御回路２０Ａが備えるＰ型チャンネルトランジスタＭ３のゲート及びＮ型チャンネルトランジスタＭ４のゲートに接続されている。ＮＡＮＤゲート回路ＮＡＮＤの出力は、前記ゲート電圧制御回路２０Ｂが備えるＰ型チャンネルトランジスタＭ５のゲート及びＮ型チャンネルトランジスタＭ６のゲートに接続されている。
【００３４】
次に、本実施形態のトライステートバッファ１０の動作を説明する。トライステートバッファ１０は、データ入力端子（ＩＮ１）からハイレベルのデータ信号が入力され、イネーブル制御入力端子（ＩＮ２）からローレベルのイネーブル信号が入力され、データ出力端子（ＯＵＴ１）からハイレベルのデータ信号を出力するように制御する場合には、次のように動作する。なお、図６に図示するバッファ回路１００と同一の動作については、その説明を簡略化する。
【００３５】
トライステートバッファ１０においては、インバータ４１の出力が、Ｎ型チャンネルトランジスタＭ１０のゲートに供給されることにより、Ｎ型チャンネルトランジスタＭ１０のゲートが高レベル電圧に固定され、Ｎ型チャンネルトランジスタＭ１０をオン状態にする。さらに、電源電圧Ｖｄｄによって、Ｎ型チャンネルトランジスタＭ９のゲートは高レベル電圧に固定され、Ｎ型チャンネルトランジスタＭ９はオン状態にされている。
【００３６】
その後、前述したバッファ回路１００と同様に、トライステートバッファ１０においては、Ｐ型チャンネルトランジスタＭ５よりも電流駆動能力が大きいＮ型チャンネルトランジスタＭ６をオン状態にした後に、Ｐ型チャンネルトランジスタＭ５をオフ状態にする。これにより、Ｎ型チャンネルトランジスタＭ９及びＮ型チャンネルトランジスタＭ１０がオン状態であると共に、Ｎ型チャンネルトランジスタＭ６がオン状態になり、Ｎ型チャンネルトランジスタＭ２に対するシンク電流経路が形成される。このため、Ｎ型チャンネルトランジスタＭ２のゲートが低レベル電圧に固定され、Ｎ型チャンネルトランジスタＭ２をオフ状態にする。Ｎ型チャンネルトランジスタＭ６は、オン状態になるとＮ型チャンネルトランジスタＭ２のゲートを低レベル電圧に固定し、該トランジスタＭ２をオフ状態にするから、本発明の第２スイッチング回路に相当する。
【００３７】
Ｎ型チャンネルトランジスタＭ２をオフ状態にした後には、以下に説明するように、Ｐ型チャンネルトランジスタＭ１をオン状態にする。前述したバッファ回路１００と同様に、Ｎ型チャンネルトランジスタＭ４よりも電流駆動能力が大きいＰ型チャンネルトランジスタＭ３をオフ状態にした後に、Ｎ型チャンネルトランジスタＭ４をオン状態にする。これにより、Ｐ型チャンネルトランジスタＭ１に対するシンク電流経路が形成され、Ｐ型チャンネルトランジスタＭ１のゲートが低レベル電圧に固定され、Ｐ型チャンネルトランジスタＭ１をオン状態し、電流Ｉ２が流れる。Ｎ型チャンネルトランジスタＭ４は、オン状態になるとＰ型チャンネルトランジスタＭ１のゲートを低レベル電圧に固定し、該トランジスタＭ１をオン状態にするから、本発明の第１スイッチング回路に相当する。トライステートバッファ１０は、Ｐ型チャンネルトランジスタＭ１をオン状態にすると共に、上記のようにＮ型チャンネルトランジスタＭ２をオフ状態にすることにより、データ出力端子（ＯＵＴ１）からハイレベルのデータ信号を出力する。なお、Ｐ型チャンネルトランジスタＭ１及びＮ型チャンネルトランジスタＭ２は、本発明の出力スイッチング素子に相当する。
【００３８】
なお、Ｐ型チャンネルトランジスタＭ１をオン状態にするときは、インバータ４２の出力が、Ｐ型チャンネルトランジスタＭ８のゲートに供給されることにより、Ｐ型チャンネルトランジスタＭ８のゲートが低レベル電圧に固定され、Ｐ型チャンネルトランジスタＭ８をオン状態にする。さらに、Ｐ型チャンネルトランジスタＭ７のゲートはグランドに接続されており、Ｐ型チャンネルトランジスタＭ７のゲートは低レベル電圧に固定され、Ｐ型チャンネルトランジスタＭ７はオン状態にされている。
【００３９】
その後、イネーブル制御入力端子（ＩＮ２）からローレベルのイネーブル信号が入力された状態で、データ入力端子（ＩＮ１）から入力されるデータ信号がハイレベルからローレベルに変化し、データ出力端子（ＯＵＴ１）からローレベルのデータ信号を出力するように制御する場合には、本実施形態のトライステートバッファ１０が、次のように動作する。
【００４０】
トライステートバッファ１０においては、上述したように、Ｎ型チャンネルトランジスタＭ１０のゲートが高レベル電圧に固定され、Ｎ型チャンネルトランジスタＭ１０をオン状態にし、Ｎ型チャンネルトランジスタＭ９のゲートは高レベル電圧に固定され、Ｎ型チャンネルトランジスタＭ９はオン状態にされている。
【００４１】
前述したバッファ回路１００と同様に、トライステートバッファ１０においては、Ｐ型チャンネルトランジスタＭ５よりも電流駆動能力が大きいＮ型チャンネルトランジスタＭ６をオフ状態にした後に、Ｐ型チャンネルトランジスタＭ５をオン状態にする。これにより、Ｎ型チャンネルトランジスタＭ２に対するソース電流経路を形成し、Ｎ型チャンネルトランジスタＭ２のゲートが高レベル電圧に固定され、Ｎ型チャンネルトランジスタＭ２をオン状態し、電流Ｉ１がグランドに流れる。Ｐ型チャンネルトランジスタＭ５は、オン状態になるとＮ型チャンネルトランジスタＭ２のゲートを高レベル電圧に固定し、該トランジスタＭ２をオン状態にするから、本発明の第１スイッチング回路に相当する。
【００４２】
加えて、上述したように、インバータ４２の出力により、Ｐ型チャンネルトランジスタＭ８のゲートが低レベル電圧に固定され、Ｐ型チャンネルトランジスタＭ８をオン状態にし、Ｐ型チャンネルトランジスタＭ７のゲートは低レベル電圧に固定され、Ｐ型チャンネルトランジスタＭ７はオン状態にされている。
【００４３】
前述したバッファ回路１００と同様に、Ｎ型チャンネルトランジスタＭ４よりも電流駆動能力が大きいＰ型チャンネルトランジスタＭ３をオン状態にした後に、Ｎ型チャンネルトランジスタＭ４をオフ状態にする。これにより、Ｐ型チャンネルトランジスタＭ７及びＰ型チャンネルトランジスタＭ８がオン状態になると共に、Ｐ型チャンネルトランジスタＭ３がオン状態になり、Ｐ型チャンネルトランジスタＭ１に対するソース電流経路が形成される。このため、Ｐ型チャンネルトランジスタＭ１のゲートが高レベル電圧に固定され、Ｐ型チャンネルトランジスタＭ１をオフ状態にする。Ｐ型チャンネルトランジスタＭ３は、オン状態になるとＰ型チャンネルトランジスタＭ１のゲートを高レベル電圧に固定し、該トランジスタＭ１をオフ状態にするから、本発明の第２スイッチング回路に相当する。トライステートバッファ１０は、Ｐ型チャンネルトランジスタＭ１をオフ状態にすると共に、上記のようにＮ型チャンネルトランジスタＭ２をオン状態にすることにより、データ出力端子（ＯＵＴ１）からローレベルのデータ信号を出力する。
【００４４】
さらに、本実施形態のトライステートバッファ１０は、データ入力端子（ＩＮ１）からローレベルのデータ信号が入力された状態で、イネーブル制御入力端子（ＩＮ２）から入力されるイネーブル信号をローレベルからハイレベルに変化させ、データ出力端子（ＯＵＴ１）をハイインピーダンス状態にする場合には、次のように動作し、接地電位が大幅に変動することを抑えている。
【００４５】
インバータ４１の出力が、Ｎ型チャンネルトランジスタＭ１０のゲートに供給されることにより、Ｎ型チャンネルトランジスタＭ１０のゲートが低レベル電圧に固定され、Ｎ型チャンネルトランジスタＭ１０をオフ状態にする。
【００４６】
Ｎ型チャンネルトランジスタＭ１０がオフ状態になるときは、電源電圧Ｖｄｄによって、Ｎ型チャンネルトランジスタＭ９のゲートは高レベル電圧に固定され、Ｎ型チャンネルトランジスタＭ９はオン状態にされている。
【００４７】
前述したバッファ回路１００と同様に、トライステートバッファ１０においては、Ｎ型チャンネルトランジスタＭ６をオン状態にした後に、Ｐ型チャンネルトランジスタＭ５をオフ状態にする。これにより、Ｐ型チャンネルトランジスタＭ５がオフ状態であると共に、Ｎ型チャンネルトランジスタＭ６及びＮ型チャンネルトランジスタＭ９がオン状態になり、図２に図示するように、Ｎ型チャンネルトランジスタＭ２に対するシンク電流経路Ｒ１が形成される。そこで、Ｎ型チャンネルトランジスタＭ２のゲートが低レベル電圧に固定され、オン状態であったＮ型チャンネルトランジスタＭ２をオフ状態にする。
【００４８】
シンク電流経路Ｒ１が形成されているときは、上述したイネーブル制御入力端子（ＩＮ２）からローレベルのデータ信号が入力されている場合とは異なり、Ｎ型チャンネルトランジスタＭ１０はオフ状態であり、トライステートバッファ１０には、Ｎ型チャンネルトランジスタＭ６のソースからＮ型チャンネルトランジスタＭ１０のソースに接続されたグランドに至るシンク電流経路は形成されていない。このため、本実施形態では、シンク電流経路Ｒ１に加えて前記トランジスタＭ６から前記トランジスタＭ１０を介してグランドに至るシンク電流経路を形成する場合に比べ、Ｎ型チャンネルトランジスタＭ２に対するシンク電流経路の電流駆動能力を低減させ、Ｎ型チャンネルトランジスタＭ２のゲートを高レベル電圧から低レベル電圧に切り替えるためのシンク電流経路の電流駆動能力を低減させている。なお、Ｎ型チャンネルトランジスタＭ２に対するシンク電流経路の電流駆動能力が低減することは、該トランジスタＭ２に対するシンク電流経路の合成抵抗値が増加することを意味する。
【００４９】
上述したように、Ｎ型チャンネルトランジスタＭ１０は、ハイレベルのイネーブル信号によって、データ出力端子（ＯＵＴ１）をハイインピーダンス状態にするときにオフ状態になるから、本発明の第１スイッチング素子に相当する。Ｎ型チャンネルトランジスタＭ９は、Ｎ型チャンネルトランジスタＭ１０と並列に接続されており、ハイレベルのイネーブル信号によってデータ出力端子（ＯＵＴ１）をハイインピーダンス状態にするときにオン状態であるから、本発明の第２スイッチング素子に相当する。
【００５０】
また、本実施形態では、シンク電流経路Ｒ１に配置されるＮ型チャンネルトランジスタＭ９の電流駆動能力が、該トランジスタＭ９と並列に接続されたＮ型チャンネルトランジスタＭ１０の電流駆動能力よりも小さく設定されている。本実施形態では、シンク電流経路Ｒ１にＮ型チャンネルトランジスタＭ９を配置することにより、Ｎ型チャンネルトランジスタＭ９の電流駆動能力を前記Ｎ型チャンネルトランジスタＭ１０の電流駆動能力と同じにする場合に比べ、Ｎ型チャンネルトランジスタＭ２のゲートを高レベル電圧から低レベル電圧に切り替えるためのシンク電流経路Ｒ１の電流駆動能力を低減させている。
【００５１】
シンク電流経路Ｒ１の電流駆動能力を低減させると、Ｎ型チャンネルトランジスタＭ２のゲートが高レベル電圧から低レベル電圧に切り替わるまでの時間を長くすることができ、従来のように、該トランジスタＭ２のゲートを高レベル電圧から低レベル電圧に素早く切り替えて電流Ｉ１を遮断する場合に比べ、単位時間当たりの電流Ｉ１の変化を抑えることができる。このため、単位時間当たりの電流Ｉ１の変化が増大することがなく、トライステートバッファ１０の接地配線や出力用配線の各寄生インダクタンス成分の影響を受けて、接地電位が大幅に変動することや、データ出力端子（ＯＵＴ１）から出力されるデータ信号のレベルが大幅に変動することを抑えている。
【００５２】
一方、データ入力端子（ＩＮ１）からローレベルの信号が入力された状態で、イネーブル制御入力端子（ＩＮ２）から入力される信号をローレベルからハイレベルに変化させたときは、上述したように、インバータ４２の出力が、Ｐ型チャンネルトランジスタＭ８のゲートに供給されることにより、Ｐ型チャンネルトランジスタＭ８のゲートが高レベル電圧に固定され、Ｐ型チャンネルトランジスタＭ８をオフ状態にする。
【００５３】
Ｐ型チャンネルトランジスタＭ８がオフ状態になるときは、上述したように、Ｐ型チャンネルトランジスタＭ７のゲートは低レベル電圧に固定され、Ｐ型チャンネルトランジスタＭ７はオン状態にされている。
【００５４】
さらに、ＮＯＲゲート回路ＮＯＲの出力が、Ｐ型チャンネルトランジスタＭ３のゲート及びＮ型チャンネルトランジスタＭ４のゲートに供給されることにより、Ｐ型チャンネルトランジスタＭ３をオンした後に、Ｎ型チャンネルトランジスタＭ４をオフ状態にする。これにより、Ｐ型チャンネルトランジスタＭ３及びＰ型チャンネルトランジスタＭ７がオン状態であると共に、Ｎ型チャンネルトランジスタＭ４がオフ状態になり、図２に図示するように、ソース電流経路Ｒ２が形成される。そこで、Ｐ型チャンネルトランジスタＭ１のゲートが高レベル電圧に固定され、オン状態であったＰ型チャンネルトランジスタＭ１をオフ状態にする。トライステートバッファ１０は、Ｐ型チャンネルトランジスタＭ１をオフ状態にすると共に、上記のようにＮ型チャンネルトランジスタＭ２をオフ状態にすることにより、データ出力端子（ＯＵＴ１）をハイインピーダンス状態にする。
【００５５】
本実施形態のトライステートバッファ１０においては、データ入力端子（ＩＮ１）から入力されるデータ信号がハイレベルからローレベルに変化し、データ出力端子（ＯＵＴ１）から出力されるデータ信号がハイレベルからローレベルに変化している途中で、イネーブル制御入力端子（ＩＮ２）から入力されるイネーブル信号をローレベルからハイレベルに変化させ、データ出力端子（ＯＵＴ１）をハイインピーダンス状態にする場合には、次のように動作し、電源電圧Ｖｄｄの値が大幅に変動することを抑えている。なお、以下の説明では、上述したトライステートバッファ１０の動作と重複する部分は、その説明を簡略化する。
【００５６】
トライステートバッファ１０においては、インバータ４２の出力が、Ｐ型チャンネルトランジスタＭ８のゲートに供給されることにより、Ｐ型チャンネルトランジスタＭ８のゲートを高レベル電圧に固定し、Ｐ型チャンネルトランジスタＭ８をオフ状態にする。Ｐ型チャンネルトランジスタＭ７のゲートは低レベル電圧に固定され、Ｐ型チャンネルトランジスタＭ７はオン状態にされている。
【００５７】
さらに、上述したように、Ｐ型チャンネルトランジスタＭ３及びＰ型チャンネルトランジスタＭ７がオン状態であると共に、Ｎ型チャンネルトランジスタＭ４がオフ状態になり、前記ソース電流経路Ｒ２が形成され、オン状態であったＰ型チャンネルトランジスタＭ１をオフ状態にする。
【００５８】
ソース電流経路Ｒ２が形成されているときは、イネーブル制御入力端子（ＩＮ２）からローレベルのデータ信号が入力されている場合とは異なり、Ｐ型チャンネルトランジスタＭ８はオフ状態であり、トライステートバッファ１０には、電源電圧ＶｄｄからＰ型チャンネルトランジスタＭ８を介してＰ型チャンネルトランジスタＭ３に至るソース電流経路は形成されていない。このため、本実施形態では、ソース電流経路Ｒ２に加えて前記電源電圧Ｖｄｄから前記トランジスタＭ８を介して前記トランジスタＭ３に至るソース電流経路を形成する場合に比べ、Ｐ型チャンネルトランジスタＭ１に対するソース電流経路の電流駆動能力を低減させ、Ｐ型チャンネルトランジスタＭ１のゲートを低レベル電圧から高レベル電圧に切り替えるためのソース電流経路の電流駆動能力を低減させている。なお、Ｐ型チャンネルトランジスタＭ１に対するソース電流経路の電流駆動能力を低減させることは、該トランジスタＭ１に対するソース電流経路の合成抵抗値が増加することを意味する。
【００５９】
上述したように、Ｐ型チャンネルトランジスタＭ８は、ハイレベルのイネーブル信号によって、データ出力端子（ＯＵＴ１）をハイインピーダンス状態にするときにオフ状態になるから、本発明の第１スイッチング素子に相当する。Ｐ型チャンネルトランジスタＭ７は、Ｐ型チャンネルトランジスタＭ８と並列に接続されており、ハイレベルのイネーブル信号によってデータ出力端子（ＯＵＴ１）をハイインピーダンス状態にするときにオン状態であるから、本発明の第２スイッチング素子に相当する。
【００６０】
また、本実施形態では、ソース電流経路Ｒ２に配置されるＰ型チャンネルトランジスタＭ７の電流駆動能力が、該トランジスタＭ７と並列に接続されたＰ型チャンネルトランジスタＭ８の電流駆動能力よりも小さく設定されている。このため、ソース電流経路Ｒ２にＰ型チャンネルトランジスタＭ７を配置することにより、Ｐ型チャンネルトランジスタＭ７の電流駆動能力を前記Ｐ型チャンネルトランジスタＭ８の電流駆動能力と同じにする場合に比べ、Ｐ型チャンネルトランジスタＭ１のゲートを低レベル電圧から高レベル電圧に切り替えるためのソース電流経路Ｒ２の電流駆動能力を低減させることができる。
【００６１】
ソース電流経路Ｒ２の電流駆動能力を低減させると、Ｐ型チャンネルトランジスタＭ１のゲートが低レベル電圧から高レベル電圧に切り替わるまでの時間を長くすることができ、従来のように、該トランジスタＭ１のゲートを低レベル電圧から高レベル電圧に素早く切り替えて電流Ｉ２を遮断する場合に比べ、単位時間当たりの電流Ｉ２の変化を抑えることができる。このため、単位時間当たりの電流Ｉ２の変化が増大することがなく、トライステートバッファ１０の電源供給配線や出力用配線の各インダクタンス成分の影響を受けて、電源電圧Ｖｄｄの値が大幅に変動することや、データ出力端子（ＯＵＴ１）から出力されるデータ信号のレベルが大幅に変動することを抑えている。
【００６２】
一方、図３に図示するように、時間ｔ１において、データ入力端子（ＩＮ１）から入力されるデータ信号Ａがハイレベルからローレベルに変化し、データ出力端子（ＯＵＴ１）から出力されるデータ信号がハイレベルからローレベルに変化している途中で、イネーブル制御入力端子（ＩＮ２）から入力されるイネーブル信号Ｃをローレベルからハイレベルに変化させたときは、トライステートバッファ１０が、次のように動作する。ここでは、図６に図示したバッファ回路１００と同一の動作については、その説明を簡略化する。トライステートバッファ１０においては、インバータ４１の出力が、Ｎ型チャンネルトランジスタＭ１０のゲートに供給されることにより、Ｎ型チャンネルトランジスタＭ１０のゲートが低レベル電圧に固定され、Ｎ型チャンネルトランジスタＭ１０をオフ状態にする。Ｎ型チャンネルトランジスタＭ１０がオフ状態になるときは、電源電圧Ｖｄｄによって、Ｎ型チャンネルトランジスタＭ９のゲートは高レベル電圧に固定され、Ｎ型チャンネルトランジスタＭ９はオン状態にされている。
【００６３】
さらに、上述したように、時間ｔ１〜ｔ２の間においては、Ｎ型チャンネルトランジスタＭ６をオフ状態にした後に、Ｐ型チャンネルトランジスタＭ５をオン状態にする。その後、上述したように、時間ｔ３〜ｔ４の間において、Ｎ型チャンネルトランジスタＭ２のゲート電圧Ｇ２が上昇する。
【００６４】
続いて、時間ｔ２において、イネーブル制御入力端子（ＩＮ２）からハイレベルのイネーブル信号Ｃが入力されると、上述したように、Ｎ型チャンネルトランジスタＭ６をオン状態にした後に、Ｐ型チャンネルトランジスタＭ５をオフ状態にする。このため、時間ｔ４〜ｔ６の間においては、Ｎ型チャンネルトランジスタＭ９はオン状態であり、図２に図示するシンク電流経路Ｒ１が形成され、ゲート電圧Ｇ２が、低レベル電圧（接地電位）に向けて下降する。これにより、Ｎ型チャンネルトランジスタＭ２をオフ状態にする。トライステートバッファ１０は、Ｎ型チャンネルトランジスタＭ２をオフ状態に維持すると共に、上記のようにＰ型チャンネルトランジスタＭ１をオフ状態にすることにより、データ出力端子（ＯＵＴ１）をハイインピーダンス状態にする。
【００６５】
本実施形態のトライステートバッファ１０においては、シンク電流経路Ｒ１に加えて前記トランジスタＭ６から前記トランジスタＭ１０を介してグランドに至るシンク電流経路を形成する場合に比べ、Ｎ型チャンネルトランジスタＭ２に対するシンク電流経路の電流駆動能力を低減させることにより、ゲート電圧Ｇ２を低レベル電圧（接地電位）に下降させるまでの時間ｔ４〜ｔ６を、従来のバッファ回路１００がゲート電圧Ｇ２を低レベル電圧（接地電位）に下降させるまでの時間ｔ４〜ｔ５（図７参照。）に比べて長くすることができる。これによって、本実施形態のトライステートバッファ１０では、従来のバッファ回路１００に比べて、Ｎ型チャンネルトランジスタＭ２が、急激にオン状態からオフ状態に変化することを防ぐことができる。そこで、本実施形態では、図５に図示するように、従来のバッファ回路１００（図中の破線部）において、Ｎ型チャンネルトランジスタＭ２を急激にオン状態からオフ状態にする場合に比べ、単位時間当たりの電流Ｉ１の変化（図中の実線部）を抑えることができる。このため、図４に図示するように、従来のバッファ回路１００の接地電位の変動状態（図中の破線部）に比べて、本実施形態のトライステートバッファ１０の接地電位（図中の実線部）が、接地配線の寄生インダクタンス成分の影響を受けて変動することを抑えることができる。加えて、本実施形態では、トライステートバッファ１０の出力用配線の寄生インダクタンスの影響を受けて、データ出力端子（ＯＵＴ１）から出力されるデータ信号のレベルが大幅に変動することを抑えることができる。
【００６６】
本実施形態においては、データ信号及びイネーブル信号が入力されたＮＯＲゲート回路の出力により、ゲート電圧制御回路２０Ａが備えるＰ型チャンネルトランジスタＭ３及びＮ型チャンネルトランジスタＭ４をオンオフ制御してＰ型チャンネルトランジスタＭ１に対するシンク電流経路及びソース電流経路を形成し、ゲート電圧制御回路２０Ａが、Ｐ型チャンネルトランジスタＭ１のゲートを高レベル電圧あるいは低レベル電圧に固定して、該トランジスタＭ１をオフ状態あるいはオン状態にする。したがって、ゲート電圧制御回路２０Ａは、本発明の出力スイッチング素子制御部に相当する。また、本実施形態では、データ信号及びイネーブル信号が入力されたＮＡＮＤゲート回路ＮＡＮＤの出力により、ゲート電圧制御回路２０Ｂが備えるＰ型チャンネルトランジスタＭ５及びＮ型チャンネルトランジスタＭ６をオンオフ制御してＮ型チャンネルトランジスタＭ２に対するシンク電流経路及びソース電流経路を形成し、ゲート電圧制御回路２０Ｂが、Ｎ型チャンネルトランジスタＭ２のゲートを高レベル電圧あるいは低レベル電圧に固定して、該トランジスタＭ２をオン状態あるいはオフ状態する。したがって、ゲート電圧制御回路２０Ｂは、本発明の出力スイッチング素子制御部に相当する。
【００６７】
上記のように、ゲート電圧制御回路２０Ａが、Ｐ型チャンネルトランジスタＭ１のゲートを高レベル電圧あるいは低レベル電圧に固定して、該トランジスタＭ１をオフ状態あるいはオン状態にすること及びゲート電圧制御回路２０Ｂが、Ｎ型チャンネルトランジスタＭ２のゲートを高レベル電圧あるいは低レベル電圧に固定して、該トランジスタＭ２をオン状態あるいはオフ状態にすることは、本発明の出力スイッチング素子制御ステップに相当する。
【００６８】
本実施形態においては、ハイレベルのイネーブル信号によってデータ出力端子（ＯＵＴ１）をハイインピーダンス状態にするときに、電流駆動能力変更回路３０Ａが備えるＰ型チャンネルトランジスタＭ８をオフ状態にし、電流駆動能力変更回路３０Ａが、Ｐ型チャンネルトランジスタＭ１のゲートを低レベル電圧から高レベル電圧に切り替えるためのソース電流経路の電流駆動能力を低減させている。したがって、電流駆動能力変更回路３０Ａは、本発明の駆動能力変更部に相当する。また、本実施形態では、ハイレベルのイネーブル信号によってデータ出力端子（ＯＵＴ１）をハイインピーダンス状態にするときに、電流駆動能力変更回路３０Ｂが備えるＮ型チャンネルトランジスタＭ１０をオフ状態にし、電流駆動能力変更回路３０Ｂが、Ｎ型チャンネルトランジスタＭ２のゲートを高レベル電圧から低レベル電圧に切り替えるためのシンク電流経路の電流駆動能力を低減させている。したがって、電流駆動能力変更回路３０Ｂは、本発明の駆動能力変更部に相当する。
【００６９】
上記のように、電流駆動能力変更回路３０Ａが、Ｐ型チャンネルトランジスタＭ１のゲートを低レベル電圧から高レベル電圧に切り替えるためのソース電流経路の電流駆動能力を低減させこと及び電流駆動能力変更回路３０Ｂが、Ｎ型チャンネルトランジスタＭ２のゲートを高レベル電圧から低レベル電圧に切り替えるためのシンク電流経路の電流駆動能力を低減させることは、本発明の駆動能力変更ステップに相当する。
【００７０】
本実施形態のトライステートバッファ１０においては、データ入力端子（ＩＮ１）からローレベルのデータ信号が入力された状態で、イネーブル制御入力端子（ＩＮ２）から入力されるイネーブル信号をローレベルからハイレベルに変化させた場合や、データ入力端子（ＩＮ１）から入力されるデータ信号がハイレベルからローレベルに変化し、データ出力端子（ＯＵＴ１）から出力されるデータ信号がハイレベルからローレベルに変化している途中で、イネーブル制御入力端子（ＩＮ２）から入力されるイネーブル信号をローレベルからハイレベルに変化させた場合には、次に記載する効果を発揮する。本実施形態のトライステートバッファ１０においては、電流駆動能力変更回路３０Ａが、Ｐ型チャンネルトランジスタＭ１のゲートを高レベル電圧に固定するソース電流経路の電流駆動能力を低減させると、Ｐ型チャンネルトランジスタＭ１のゲートを低レベル電圧から高レベル電圧に切り替えるまでの時間を長くして、Ｐ型チャンネルトランジスタＭ１をオン状態からオフ状態へゆっくりと移行させることができ、Ｐ型チャンネルトランジスタＭ１に流れる電流Ｉ２の単位時間当たりの変化を抑えることができる。さらに、本実施形態のトライステートバッファ１０においては、電流駆動能力変更回路３０Ｂが、Ｎ型チャンネルトランジスタＭ２のゲートを低レベル電圧に固定するシンク電流経路の電流駆動能力を低減させると、Ｎ型チャンネルトランジスタＭ２のゲートを高レベル電圧から低レベル電圧に切り替えるまでの時間を長くして、Ｎ型チャンネルトランジスタＭ２をオン状態からオフ状態へゆっくりと移行させることができ、Ｎ型チャンネルトランジスタＭ２に流れる電流Ｉ１の単位時間当たりの変化を抑えることができる。そこで、本実施形態のトライステートバッファ１０によれば、単位時間当たりの電流Ｉ１の変化が増大することがなく、トライステートバッファ１０の接地配線や出力用配線の各寄生インダクタンス成分の影響を受けて、接地電位が大幅に変動することや、データ出力端子（ＯＵＴ１）から出力されるデータ信号のレベルが大幅に変動することを抑えたり、単位時間当たりの電流Ｉ２の変化が増大することがなく、トライステートバッファ１０の電源供給配線や出力用配線の各インダクタンス成分の影響を受けて、電源電圧Ｖｄｄの値が大幅に変動することや、データ出力端子（ＯＵＴ１）から出力されるデータ信号のレベルが大幅に変動することを抑え、接地電位と電源ラインとの電位差を規定値の範囲内に保つことができ、トライステートバッファ１０が誤動作することを防ぐことができる。
また、本実施形態のトライステートバッファ１０においては、上記のように、データ出力端子（ＯＵＴ１）から出力されるデータ信号のレベルが大幅に変動することを抑えているから、トライステートバッファ１０に接続される論理回路が、前記データ信号のレベルを正しく認識し、前記論理回路が誤動作することを防ぐこともできる。
【００７１】
また、本実施形態のトライステートバッファ１０の制御方法によれば、データ入力端子（ＩＮ１）からローレベルのデータ信号が入力された状態で、イネーブル制御入力端子（ＩＮ２）から入力されるイネーブル信号をローレベルからハイレベルに変化させた場合や、データ入力端子（ＩＮ１）から入力されるデータ信号がハイレベルからローレベルに変化し、データ出力端子（ＯＵＴ１）から出力されるデータ信号がハイレベルからローレベルに変化している途中で、イネーブル制御入力端子（ＩＮ２）から入力されるイネーブル信号をローレベルからハイレベルに変化させた場合には、次に記載する効果を発揮する。本実施形態のトライステートバッファ１０の制御方法によれば、電流駆動能力変更回路３０Ａが行う駆動能力変更ステップによって、Ｐ型チャンネルトランジスタＭ１のゲートを高レベル電圧に固定するソース電流経路の電流駆動能力を低減させると、Ｐ型チャンネルトランジスタＭ１のゲートを低レベル電圧から高レベル電圧に切り替えるまでの時間を長くして、Ｐ型チャンネルトランジスタＭ１をオン状態からオフ状態へゆっくりと移行させることができ、Ｐ型チャンネルトランジスタＭ１に流れる電流I２の単位時間当たりの変化を抑えることができる。さらに、本実施形態のトライステートバッファ１０の制御方法によれば、電流駆動能力変更回路３０Ｂが行う駆動能力変更ステップによって、Ｎ型チャンネルトランジスタＭ２のゲートを低レベル電圧に固定するシンク電流経路の電流駆動能力を低減させると、Ｎ型チャンネルトランジスタＭ２のゲートを高レベル電圧から低レベル電圧に切り替えるまでの時間を長くして、Ｎ型チャンネルトランジスタＭ２をオン状態からオフ状態へゆっくりと移行させることができ、Ｎ型チャンネルトランジスタＭ２に流れる電流Ｉ１の単位時間当たりの変化を抑えることができる。そこで、本実施形態のトライステートバッファ１０の制御方法によれば、単位時間当たりの電流Ｉ１の変化が増大することがなく、トライステートバッファ１０の接地配線や出力用配線の各寄生インダクタンス成分の影響を受けて、接地電位が大幅に変動することや、データ出力端子（ＯＵＴ１）から出力されるデータ信号のレベルが大幅に変動することを抑えたり、単位時間当たりの電流Ｉ２の変化が増大することがなく、トライステートバッファ１０の電源供給配線や出力用配線の各インダクタンス成分の影響を受けて、電源電圧Ｖｄｄの値が大幅に変動することや、データ出力端子（ＯＵＴ１）から出力されるデータ信号のレベルが大幅に変動することを抑え、接地電位と電源ラインとの電位差を規定値の範囲内に保つことができ、トライステートバッファ１０が誤動作することを防ぐことができる。
また、本実施形態のトライステートバッファ１０の制御方法によれば、上記のように、データ出力端子（ＯＵＴ１）から出力されるデータ信号のレベルが大幅に変動することを抑えているから、トライステートバッファ１０に接続される論理回路が、前記データ信号のレベルを正しく認識し、前記論理回路が誤動作することを防ぐこともできる。
【００７２】
本実施形態のトライステートバッファ１０においては、ハイレベルのイネーブル信号によってデータ出力端子（ＯＵＴ１）をハイインピーダンス状態にするときに、Ｐ型チャンネルトランジスタＭ８及びＮ型チャンネルトランジスタＭ１０をオフ状態にし、各トランジスタＭ８、Ｍ１０にそれぞれ並列に接続されたＰ型チャンネルトランジスタＭ７及びＮ型チャンネルトランジスタＭ９をオン状態にし、ソース電流経路Ｒ２、シンク電流経路Ｒ１をそれぞれ形成している。本実施形態のトライステートバッファ１０においては、データ出力端子（ＯＵＴ１）をハイインピーダンス状態にするときに、シンク電流経路Ｒ１、ソース電流経路Ｒ２をそれぞれ形成し、各トランジスタＭ９、Ｍ７の電流駆動能力を発揮させている。この場合には、Ｎ型チャンネルトランジスタＭ１０及びＮ型チャンネルトランジスタＭ８をオン状態にすることによって、シンク電流経路Ｒ１、ソース電流経路Ｒ２に加えて前記トランジスタＭ１０が配置されたシンク電流経路、前記トランジスタＭ８が配置されたソース電流経路をそれぞれ形成する場合に比べ、Ｐ型チャンネルトランジスタＭ１に対するソース電流経路の電流駆動能力や、Ｎ型チャンネルトランジスタＭ２に対するシンク電流経路の電流駆動能力を、それぞれ低減させている。このため、本実施形態のトライステートバッファ１０は、Ｐ型チャンネルトランジスタＭ１のゲートを低レベル電圧から高レベル電圧に切り替えて、Ｐ型チャンネルトランジスタＭ１をオン状態からオフ状態に移行させるためのソース電流経路の電流駆動能力を低減し、Ｐ型チャンネルトランジスタＭ１に流れる電流I２の単位時間当たりの変化を抑えることができる。加えて、本実施形態のトライステートバッファ１０は、Ｎ型チャンネルトランジスタＭ２のゲートを高レベル電圧から低レベル電圧に切り替えて、Ｎ型チャンネルトランジスタＭ２をオン状態からオフ状態に移行させるためのシンク電流経路の電流駆動能力を低減し、Ｎ型チャンネルトランジスタＭ２に流れる電流Ｉ１の単位時間当たりの変化を抑えることができる。
【００７３】
また、本実施形態のトライステートバッファ１０の制御方法によれば、ハイレベルのイネーブル信号によってデータ出力端子（ＯＵＴ１）をハイインピーダンス状態にするときに、前記駆動能力変更ステップによって、Ｐ型チャンネルトランジスタＭ８及びＮ型チャンネルトランジスタＭ１０をオフ状態にし、各トランジスタＭ８、Ｍ１０にそれぞれ並列に接続されたＰ型チャンネルトランジスタＭ７及びＮ型チャンネルトランジスタＭ９をオン状態にし、ソース電流経路Ｒ２、シンク電流経路Ｒ１をそれぞれ形成している。本実施形態のトライステートバッファ１０の制御方法によれば、データ出力端子（ＯＵＴ１）をハイインピーダンス状態にするときに、シンク電流経路Ｒ１、ソース電流経路Ｒ２をそれぞれ形成し、各トランジスタＭ９、Ｍ７の電流駆動能力を発揮させている。この場合には、Ｎ型チャンネルトランジスタＭ１０及びＮ型チャンネルトランジスタＭ８をオン状態にすることによって、シンク電流経路Ｒ１、ソース電流経路Ｒ２に加えて前記トランジスタＭ１０が配置されたシンク電流経路、前記トランジスタＭ８が配置されたソース電流経路をそれぞれ形成する場合に比べ、Ｐ型チャンネルトランジスタＭ１に対するソース電流経路の電流駆動能力や、Ｎ型チャンネルトランジスタＭ２に対するシンク電流経路の電流駆動能力を、それぞれ低減させている。このため、本実施形態のトライステートバッファ１０の制御方法によれば、Ｐ型チャンネルトランジスタＭ１のゲートを低レベル電圧から高レベル電圧に切り替えて、Ｐ型チャンネルトランジスタＭ１をオン状態からオフ状態に移行させるためのソース電流経路の電流駆動能力を低減し、Ｐ型チャンネルトランジスタＭ１に流れる電流I２の単位時間当たりの変化を抑えることができる。加えて、本実施形態のトライステートバッファ１０の制御方法によれば、Ｎ型チャンネルトランジスタＭ２のゲートを高レベル電圧から低レベル電圧に切り替えて、Ｎ型チャンネルトランジスタＭ２をオン状態からオフ状態に移行させるためのシンク電流経路の電流駆動能力を低減し、Ｎ型チャンネルトランジスタＭ２に流れる電流Ｉ１の単位時間当たりの変化を抑えることができる。
【００７４】
本実施形態のトライステートバッファ１０においては、シンク電流経路Ｒ１に配置されるＮ型チャンネルトランジスタＭ９の電流駆動能力が、該トランジスタＭ９と並列に接続されたＮ型チャンネルトランジスタＭ１０の電流駆動能力よりも小さく設定され、ソース電流経路Ｒ２に配置されたＰ型チャンネルトランジスタＭ７の電流駆動能力が、該トランジスタＭ７と並列に接続されたＰ型チャンネルトランジスタＭ８の電流駆動能力よりも小さく設定されている。そこで、本実施形態のトライステートバッファ１０においては、ハイレベルのイネーブル信号によってデータ出力端子（ＯＵＴ１）をハイインピーダンス状態にするときに、シンク電流経路Ｒ１にＮ型チャンネルトランジスタＭ９を配置することにより、Ｎ型チャンネルトランジスタＭ９の電流駆動能力を前記Ｎ型チャンネルトランジスタＭ１０の電流駆動能力と同じにする場合に比べ、Ｎ型チャンネルトランジスタＭ２のゲートを高レベル電圧から低レベル電圧に切り替えて、Ｎ型チャンネルトランジスタＭ２をオン状態からオフ状態に移行させるためのシンク電流経路Ｒ１の電流駆動能力をより低減させることができる。加えて、本実施形態のトライステートバッファ１０においては、ハイレベルのイネーブル信号によってデータ出力端子（ＯＵＴ１）をハイインピーダンス状態にするときに、ソース電流経路Ｒ２にＰ型チャンネルトランジスタＭ７を配置することにより、Ｐ型チャンネルトランジスタＭ７の電流駆動能力を前記Ｐ型チャンネルトランジスタＭ８の電流駆動能力と同じにする場合に比べ、Ｐ型チャンネルトランジスタＭ１のゲートを低レベル電圧から高レベル電圧に切り替えて、Ｐ型チャンネルトランジスタＭ１をオン状態からオフ状態にするためのソース電流経路Ｒ２の電流駆動能力をより低減させることができる。
【００７５】
また、本実施形態のトライステートバッファ１０の制御方法によれば、シンク電流経路Ｒ１に配置されるＮ型チャンネルトランジスタＭ９の電流駆動能力が、該トランジスタＭ９と並列に接続されたＮ型チャンネルトランジスタＭ１０の電流駆動能力よりも小さく設定され、ソース電流経路Ｒ２に配置されたＰ型チャンネルトランジスタＭ７の電流駆動能力が、該トランジスタＭ７と並列に接続されたＰ型チャンネルトランジスタＭ８の電流駆動能力よりも小さく設定されている。そこで、本実施形態のトライステートバッファ１０の制御方法によれば、ハイレベルのイネーブル信号によってデータ出力端子（ＯＵＴ１）をハイインピーダンス状態にするときに、シンク電流経路Ｒ１にＮ型チャンネルトランジスタＭ９を配置することにより、Ｎ型チャンネルトランジスタＭ９の電流駆動能力を前記Ｎ型チャンネルトランジスタＭ１０の電流駆動能力と同じにする場合に比べ、Ｎ型チャンネルトランジスタＭ２のゲートを高レベル電圧から低レベル電圧に切り替えて、Ｎ型チャンネルトランジスタＭ２をオン状態からオフ状態に移行させるためのシンク電流経路Ｒ１の電流駆動能力をより低減させることができる。加えて、本実施形態のトライステートバッファ１０の制御方法によれば、ハイレベルのイネーブル信号によってデータ出力端子（ＯＵＴ１）をハイインピーダンス状態にするときに、ソース電流経路Ｒ２にＰ型チャンネルトランジスタＭ７を配置することにより、Ｐ型チャンネルトランジスタＭ７の電流駆動能力を前記Ｐ型チャンネルトランジスタＭ８の電流駆動能力と同じにする場合に比べ、Ｐ型チャンネルトランジスタＭ１のゲートを低レベル電圧から高レベル電圧に切り替えて、Ｐ型チャンネルトランジスタＭ１をオン状態からオフ状態にするためのソース電流経路Ｒ２の電流駆動能力をより低減させることができる。
【００７６】
上述した実施形態のトライステートバッファ１０は、下記のように構成されることを特徴とする。
（１）  前記出力スイッチング素子は、前記入力信号を通過させる出力端子がドレインに接続されると共にソースがグランドに接続された第１のＮ型チャンネルトランジスタであり、
前記第１スイッチング回路は、ソースが電源ラインに接続された第１のＰ型チャンネルトランジスタであり、前記第２スイッチング回路は第２のＮ型チャンネルトランジスタであって、
前記第１のＮ型チャンネルトランジスタのゲートは、前記第１のＰ型チャンネルトランジスタのドレインと前記第２のＮ型チャンネルトランジスタのドレインとの接続点に接続され、前記第１のＰ型チャンネルトランジスタのゲート及び前記第２のＮ型チャンネルトランジスタのゲートには、前記入力信号と前記出力制御信号との論理積反転信号が入力されており、
前記第１スイッチング素子は第３のＮ型チャンネルトランジスタであり、前記第２スイッチング素子は、前記第３のＮ型チャンネルトランジスタよりも電流駆動能力が小さい第４のＮ型チャンネルトランジスタであって、
前記第３のＮ型チャンネルトランジスタのゲートには前記出力制御信号が入力され、前記第３のＮ型チャンネルトランジスタのソースはグランドに接続されると共に、前記第３のＮ型チャンネルトランジスタのドレインと前記第４のＮ型チャンネルトランジスタのドレインとの接続点が、前記第２のＮ型チャンネルトランジスタのソースに接続され、
前記第４のＮ型チャンネルトランジスタのゲートは電源ラインに接続され、前記第４のＮ型チャンネルトランジスタのソースは前記グランドに接続されていることを特徴とする請求項１又は請求項２に記載のバッファ回路。
（２）  前記出力スイッチング素子は、前記入力信号を通過させる出力端子がドレインに接続されると共にソースが電源ラインに接続された第２のＰ型チャンネルトランジスタであり、
前記第１スイッチング回路は、ソースがグランドに接続された第５のＮ型チャンネルトランジスタであり、前記第２スイッチング回路は第３のＰ型チャンネルトランジスタであって、
前記第２のＰ型チャンネルトランジスタのゲートは、前記第５のＮ型チャンネルトランジスタのドレインと前記第３のＰ型チャンネルトランジスタのドレインとの接続点に接続され、前記第５のＮ型チャンネルトランジスタのゲート及び前記第３のＰ型チャンネルトランジスタのゲートには、前記入力信号と前記出力制御信号との論理和反転信号が入力されており、
前記第１スイッチング素子は第４のＰ型チャンネルトランジスタであり、前記第２スイッチング素子は、前記第４のＰ型チャンネルトランジスタよりも電流駆動能力が小さい第５のＰ型チャンネルトランジスタであって、
前記第４のＰ型チャンネルトランジスタのゲートには前記出力制御信号が入力され、前記第４のＰ型チャンネルトランジスタのソースは電源ラインに接続されると共に、前記第４のＰ型チャンネルトランジスタのドレインと前記第５のＰ型チャンネルトランジスタのドレインとの接続点が、前記第３のＰ型チャンネルトランジスタのソースに接続され、
前記第５のＰ型チャンネルトランジスタのゲートはグランドに接続され、前記第５のＰ型チャンネルトランジスタのソースは前記電源ラインに接続されていることを特徴とする請求項１又は請求項２に記載のバッファ回路。
【００７７】
本発明は、上述した実施形態に限定されるものではなく、発明の趣旨を逸脱しない範囲内において構成の一部を適宜変更して実施することができる。例えば、上述した実施形態とは異なり、トライステートバッファを、２つ以上のＰ型チャンネルトランジスタＭ８及び１つのＰ型チャンネルトランジスタＭ７を有する電流駆動能力変更回路と、２つ以上のＮ型チャンネルトランジスタＭ１０及び１つのＮ型チャンネルトランジスタＭ９を有する電流駆動能力変更回路とを備えるものとしてもよい。そして、イネーブル制御入力端子（ＩＮ２）から入力されるイネーブル信号をローレベルからハイレベルに変化させ、データ出力端子（ＯＵＴ１）をハイインピーダンス状態にするときに、２以上のＰ型チャンネルトランジスタＭ８の内の少なくとの１つ及び２つ以上のＮ型チャンネルトランジスタＭ１０の内の少なくとも１つを、オフ状態にすると共に、Ｐ型チャンネルトランジスタＭ７及びＮ型チャンネルトランジスタＭ９をオン状態にしてもよい。
【００７８】
このトライステートバッファは、イネーブル制御入力端子（ＩＮ２）からハイレベルの信号が入力されるときに、少なくとも１つのＰ型チャンネルトランジスタＭ８及びＰ型チャンネルトランジスタＭ７をそれぞれオン状態にすることにより、すべての前記トランジスタＭ８及び前記トランジスタＭ７がオン状態のときに比べ、Ｐ型チャンネルトランジスタＭ１に対するソース電流経路の電流駆動能力を低減させ、Ｐ型チャンネルトランジスタＭ１のゲートを低レベル電圧から高レベル電圧に切り替えて、Ｐ型チャンネルトランジスタＭ１をオン状態からオフ状態にするためのソース電流経路の電流駆動能力を低減させることができる。そこで、Ｐ型チャンネルトランジスタＭ１のゲートが低レベル電圧から高レベル電圧に切り替わるまでの時間を長くして、Ｐ型チャンネルトランジスタＭ１をオン状態からオフ状態へゆっくりと移行させることができ、単位時間当たりの電流Ｉ２の変化を抑えることができる。加えて、上記のトライステートバッファは、イネーブル制御入力端子（ＩＮ２）からハイレベルの信号が入力されるときに、少なくとも１つのＮ型チャンネルトランジスタＭ１０及びＮ型チャンネルトランジスタＭ９をオン状態にすることにより、すべての前記トランジスタＭ１０及び前記トランジスタＭ９がオン状態のときに比べ、Ｎ型チャンネルトランジスタＭ２に対するシンク電流経路の電流駆動能力を低減させ、Ｎ型チャンネルトランジスタＭ２のゲートを高レベル電圧から低レベル電圧に切り替えて、Ｎ型チャンネルトランジスタをオン状態からオフ状態にするためのシンク電流経路の電流駆動能力を低減させることができる。そこで、Ｎ型チャンネルトランジスタＭ２のゲートが高レベル電圧から低レベル電圧に切り替わるまでの時間を長くして、Ｎ型チャンネルトランジスタＭ２をオン状態からオフ状態へゆっくりと移行させることができ、単位時間当たりの電流Ｉ１の変化を抑えることができる。
【図面の簡単な説明】
【００７９】
【図１】本発明の一実施形態に係るトライステートバッファの回路記号図である。
【図２】本発明の一実施形態に係るトライステートバッファの回路構成図である。
【図３】本実施形態に係るトライステートバッファの動作を説明する信号波形図である。
【図４】本実施形態のトライステートバッファにおける接地電位の変動を示す概略波形図である。
【図５】本実施形態のトライステートバッファにおける接地電流の変動を示す概略波形図である。
【図６】従来のトライステートバッファの回路構成図である。
【図７】従来のトライステートバッファの動作を説明する信号波形図である。
【図８】従来のトライステートバッファにおける接地電位の変動を示す概略波形図である。
【符号の説明】
【００８０】
１０            トライステートバッファ
２０Ａ、２０Ｂ  ゲート電圧制御回路
３０Ａ、３０Ｂ  電流駆動能力変更回路
Ｍ７、Ｍ８      Ｐ型チャンネルトランジスタ
Ｍ９、Ｍ１０    Ｎ型チャンネルトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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