(57)【要約】【課題】ボディダイオードのＶｆを主因とする還流損失を低減できる半導体装置を提供する。【解決手段】１チップ中にＤＭＯＳに加えてＡｃｃｕＦＥＴもしくはＪ−ＦＥＴも形成した構造とする。これにより、還流電流がＤＭＯＳ側ではなくＡｃｃｕＦＥＴ側もしくはＪ−ＦＥＴ側に流れるようにすることができ、ボディダイオードのＶｆを主因とする損失を低減できるという効果を得ることができる。【選択図】図４
2008277324.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板（１）と、
前記半導体基板（１）の表面側に形成された第１導電型のドリフト層（２）と、
前記ドリフト層（２）内に形成された第２導電型のベース層（３）と、
前記ベース層（３）により前記ドリフト層（２）から離間するように配置された第１導電型のソース領域（４）と、
前記ベース層（３）のうち前記ソース領域（４）と前記ドリフト層（２）との間に位置する部分に接するように配置された第１ゲート絶縁膜（７ａ）と、
前記第１ゲート絶縁膜（７ａ）の表面に形成され、前記ベース層（３）のうち前記第１ゲート絶縁膜（７ａ）と接する部分に対してチャネルを設定する第１ゲート電極（８ａ）と、
前記ソース領域（４）および前記ベース層（３）と電気的に接続されたソース電極（１０）と、
前記半導体基板（１）の裏面に形成されたドレイン電極（１１）と、を備えた縦型ＭＯＳＦＥＴを有する半導体装置において、
前記ドリフト層（２）に形成したトレンチ（６ｂ）と、
前記トレンチ（６ｂ）の内壁面に形成された第２ゲート絶縁膜（７ｂ）と、
前記トレンチ（６ｂ）内において、前記第２ゲート絶縁膜（７ｂ）の表面に形成された第２ゲート電極（８ｂ）とを有し、前記ドリフト層（２）のうち前記トレンチ（６ｂ）に接する領域が前記ソース電極（１０）と接続されてなるアキュミュレーションモードで作動する電界効果トランジスタを備えていることを特徴とする縦型ＭＯＳＦＥＴを有する半導体装置。
【請求項２】
前記縦型ＭＯＳＦＥＴは、前記ソース領域（４）と前記ベース層（３）とを貫通して前記ドリフト層（２）に達するトレンチ（６ａ）を有し、該トレンチ（６ａ）の内壁面に前記第１ゲート絶縁膜（７ａ）が形成されていると共に、該トレンチ（６ａ）内において前記第１ゲート絶縁膜（７ａ）の表面に前記第１ゲート電極（８ａ）が形成されたトレンチゲート構造の縦型ＭＯＳＦＥＴであることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記縦型ＭＯＳＦＥＴに備えられた前記トレンチ（６ａ）と、前記アキュミュレーションモードで作動する電界効果トランジスタに備えられた前記トレンチ（６ｂ）は同じ深さであることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第２ゲート電極（８ｂ）にゲート電圧を印加していないとき、前記アキュミュレーションモードで作動する電界効果トランジスタ形成領域における前記ドリフト層（２）が前記第２ゲート絶縁膜（７ｂ）から該ドリフト層（２）に伸びる空乏層にてピンチオフされ、前記ソース電極（１０）と前記ドレイン電極（１１）との間の電流経路が遮断される構造とされていることを特徴とする請求項１ないし３のいずれか１つに記載の縦型ＭＯＳＦＥＴを有する半導体装置。
【請求項５】
第１導電型の半導体基板（１）と、
前記半導体基板（１）の表面側に形成された第１導電型のドリフト層（２）と、
前記ドリフト層（２）内に形成された第２導電型のベース層（３）と、
前記ベース層（３）により前記ドリフト層（２）から離間するように配置された第１導電型のソース領域（４）と、
前記ベース層（３）のうち前記ソース領域（４）と前記ドリフト層（２）との間に位置する部分に接するように配置された第１ゲート絶縁膜（７ａ）と、
前記第１ゲート絶縁膜（７ａ）の表面に形成され、前記ベース層（３）のうち前記第１ゲート絶縁膜（７ａ）と接する部分に対してチャネルを設定する第１ゲート電極（８ａ）と、
前記ソース領域（４）および前記ベース層（３）と電気的に接続されたソース電極（１０）と、
前記半導体基板（１）の裏面に形成されたドレイン電極（１１）と、を備えた縦型ＭＯＳＦＥＴを有する半導体装置において、
前記ドリフト層（２）に形成したトレンチ（６ｃ）と、
前記ドリフト層（２）内において前記トレンチ（６ｃ）を囲むように形成された第２導電型層（１３）と、
前記第２導電型層（１３）と電気的に接続される第２ゲート電極（８ｃ）とを有し、前記ドリフト層（２）のうち前記トレンチ（６ｃ）に接する領域が前記ソース電極（１０）と接続されてなるＪ−ＦＥＴを備えていることを特徴とする縦型ＭＯＳＦＥＴを有する半導体装置。
【請求項６】
前記縦型ＭＯＳＦＥＴは、前記ソース領域（４）と前記ベース層（３）とを貫通して前記ドリフト層（２）に達するトレンチ（６ａ）を有し、該トレンチ（６ａ）の内壁面に前記第１ゲート絶縁膜（７ａ）が形成されていると共に、該トレンチ（６ａ）内において前記第１ゲート絶縁膜（７ａ）の表面に前記第１ゲート電極（８ａ）が形成されたトレンチゲート構造の縦型ＭＯＳＦＥＴであることを特徴とする請求項５に記載の縦型ＭＯＳＦＥＴを有する半導体装置。
【請求項７】
前記第２ゲート電極（８ｃ）にゲート電圧を印加していないとき、前記Ｊ−ＦＥＴ形成領域における前記ドリフト層（２）が前記第２導電型層（１３）から該ドリフト層（２）に伸びる空乏層にてピンチオフされ、前記ソース電極（１０）と前記ドレイン電極（１１）との間の電流経路が遮断される構造とされていることを特徴とする請求項５または６に記載の縦型ＭＯＳＦＥＴを有する半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、縦型ＭＯＳＦＥＴを有する半導体装置に関するものである。
【背景技術】
【０００２】
図１０は、従来のトレンチゲート構造の縦型ＭＯＳＦＥＴを備えた半導体装置の断面図である。この図に示すように、ｎ+型のシリコン基板Ｊ１の上にｎ-型のドリフト層Ｊ２およびｐ型のベース層Ｊ３が形成されている。また、ベース層Ｊ３の表層部には、複数のｎ+型のソース領域Ｊ４が形成されている。これらシリコン基板Ｊ１、ドリフト層Ｊ２、ベース層Ｊ３およびソース領域Ｊ４によって半導体基板Ｊ５が構成されている。この半導体基板Ｊ５には、ベース層Ｊ３を貫通してドリフト層Ｊ２に達するようにトレンチＪ６が形成されていると共に、トレンチＪ６の内壁面を覆うように形成されたシリコン酸化膜(ゲート酸化膜）Ｊ７と、トレンチＪ６を埋め込むようにシリコン酸化膜Ｊ７の表面に形成されたゲート電極Ｊ８とが備えられることでトレンチゲート構造が構成されている。
【０００３】
また、ゲート電極Ｊ８を覆うようにＢＰＳＧ膜Ｊ９が配置され、さらにＢＰＳＧ膜Ｊ９に形成されたコンタクトホールを通じてソース領域Ｊ４およびベース層Ｊ３に電気的に接続されたソース電極Ｊ１０が配置されている。そして、半導体基板Ｊ５の裏面側にドレイン電極Ｊ１１が形成されることで、トレンチゲート構造のＭＯＳＦＥＴを備えた半導体装置が構成されている（例えば、特許文献１参照）。
【特許文献１】特開２００５−３３３１１２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上記構造のＭＯＳＦＥＴでは、各トレンチ間に必ずベース層Ｊ３が配置された構造となるため、ｐ型のベース層Ｊ３とｎ型のドリフト層Ｊ２およびシリコン基板Ｊ１とによるＰＮ接合で構成されたボディダイオードが各トレンチ間に配置されることになる。このような構造では、半導体装置をモータ駆動回路のようなＨブリッジ回路に適用してＰＷＭ制御によって各ＭＯＳＦＥＴをオンオフ駆動させる場合、還流時の電流がＨｉサイドに配置されるＭＯＳＦＥＴのボディダイオードを流れ、ボディダイオードのＶｆを主因とする還流損失を発生させてしまう。
【０００５】
本発明は上記点に鑑みて、ボディダイオードのＶｆを主因とする還流損失を低減できる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記目的を達成するため、本発明では、縦型ＭＯＳＦＥＴを有する半導体装置において、ドリフト層（２）に形成したトレンチ（６ｂ）と、トレンチ（６ｂ）の内壁面に形成された第２ゲート絶縁膜（７ｂ）と、トレンチ（６ｂ）内において、第２ゲート絶縁膜（７ｂ）の表面に形成された第２ゲート電極（８ｂ）とを有し、ドリフト層（２）のうちトレンチ（６ｂ）に接する領域がソース電極（１０）と接続されてなるアキュミュレーションモードで作動する電界効果トランジスタ（以下、ＡｃｃｕＦＥＴという）を備えたことを特徴としている。
【０００７】
このように、１チップ中に縦型ＭＯＳＦＥＴに加えてＡｃｃｕＦＥＴも形成した構造としている。このため、還流電流が縦型ＭＯＳＦＥＴ側ではなくＡｃｃｕＦＥＴ側に流れるようにすることができ、ボディダイオードのＶｆを主因とする損失を低減できるという効果を得ることができる。
【０００８】
例えば、縦型ＭＯＳＦＥＴとしては、ソース領域（４）とベース層（３）とを貫通してドリフト層（２）に達するトレンチ（６ａ）を有し、該トレンチ（６ａ）の内壁面に第１ゲート絶縁膜（７ａ）が形成されていると共に、該トレンチ（６ａ）内において第１ゲート絶縁膜（７ａ）の表面に第１ゲート電極（８ａ）が形成されたトレンチゲート構造の縦型ＭＯＳＦＥＴを挙げることができる。
【０００９】
この場合、縦型ＭＯＳＦＥＴに備えられたトレンチ（６ａ）と、ＡｃｃｕＦＥＴに備えられたトレンチ（６ｂ）を同じ深さにすれば、これらを同じ工程で形成することが可能となる。
【００１０】
また、第２ゲート電極（８ｂ）にゲート電圧を印加していないとき、ＡｃｃｕＦＥＴ形成領域におけるドリフト層（２）が第２ゲート絶縁膜（７ｂ）から該ドリフト層（２）に伸びる空乏層にてピンチオフされ、ソース電極（１０）とドレイン電極（１１）との間の電流経路が遮断される構造とされるようにすれば、ＡｃｃｕＦＥＴのＯＦＦ時の電流漏れを防ぐことができる。
【００１１】
本発明では、縦型ＭＯＳＦＥＴを有する半導体装置において、ドリフト層（２）に形成したトレンチ（６ｃ）と、ドリフト層（２）内においてトレンチ（６ｃ）を囲むように形成された第２導電型層（１３）と、第２導電型層（１３）と電気的に接続される第２ゲート電極（８ｃ）とを有し、ドリフト層（２）のうちトレンチ（６ｃ）に接する領域がソース電極（１０）と接続されてなるＪ−ＦＥＴを備えたことを特徴としている。
【００１２】
このように、１チップ中に縦型ＭＯＳＦＥＴに加えてＪ−ＦＥＴも形成した構造としている。このため、還流電流が縦型ＭＯＳＦＥＴ側ではなくＪ−ＦＥＴ側に流れるようにすることができ、ボディダイオードのＶｆを主因とする損失を低減できるという効果を得ることができる。
【００１３】
この場合にも、例えば、縦型ＭＯＳＦＥＴとして、上述したトレンチゲート構造の縦型ＭＯＳＦＥＴを適用することができる。
【００１４】
また、この場合にも、第２ゲート電極（８ｃ）にゲート電圧を印加していないとき、Ｊ−ＦＥＴ形成領域におけるドリフト層（２）が第２導電型層（１３）から該ドリフト層（２）に伸びる空乏層にてピンチオフされ、ソース電極（１０）とドレイン電極（１１）との間の電流経路が遮断される構造とされるようにすれば、Ｊ−ＦＥＴのＯＦＦ時の電流漏れを防ぐことができる。
【００１５】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。
【００１７】
（第１実施形態）
本発明の第１実施形態について説明する。図１は、本実施形態にかかるトレンチゲート構造のＤＭＯＳを備えた半導体装置の断面構造を示した図である。図２は、図１に示す半導体装置の配線形態を示した断面模式図および平面パターンの一例を示した図である。以下、これらの図を参照して本実施形態にかかる半導体装置の構造について説明する。
【００１８】
本実施形態の半導体装置は、１チップ中にトレンチゲート構造とされたＤＭＯＳに加えて、ＤＭＯＳと隣接するようにＡｃｃｕＦＥＴが備えられることにより構成される。なお、ＡｃｃｕＦＥＴとは、アキュミュレーションモードで作動する電界効果トランジスタ、つまりゲート電圧により、トレンチ間の空乏層幅を調整し、トレンチ間に流す電流を制御するＭＯＳＦＥＴのことを示している（例えば、米国特許第４，９０３，１８９号参照）。
【００１９】
図１に示すように、ｎ+型のシリコン基板１の上にｎ-型のドリフト層２が形成されている。このドリフト層２のうち、ＤＭＯＳが形成される領域（以下、ＤＭＯＳ形成領域という）には、ドリフト層２の表面から所定深さの位置までｐ型のベース層３が形成されている。また、ＤＭＯＳ形成領域において、ベース層３の表層部には、該ベース層３によってドリフト層２から離間するように配置された複数のｎ+型のソース領域４が形成されている。これらシリコン基板１、ドリフト層２、ベース層３およびソース領域４によって半導体基板５が構成されている。
【００２０】
この半導体基板５のＤＭＯＳ形成領域には、ソース領域４およびベース層３を貫通してドリフト層２に達するように第１トレンチ６ａが形成され、ＡｃｃｕＦＥＴが形成される領域（以下、ＡｃｃｕＦＥＴ形成領域という）には、ＤＭＯＳ形成領域に形成された第１トレンチ６ａと同等の深さおよび幅で形成された第２トレンチ６ｂが形成されている。ＤＭＯＳ形成領域の第１トレンチ６ａの側壁は、両側壁共にベース層３およびソース領域４にて構造とされ、ＡｃｃｕＦＥＴ形成領域の第２トレンチ６ｂの側壁は、両側壁の一方もしくは双方共にベース層３およびソース領域４ではなくドリフト層２のみによって構造とされている。
【００２１】
第１、第２トレンチ６ａ、６ｂ内にはシリコン酸化膜(ゲート絶縁膜）７ａ、７ｂが形成されている。これらシリコン酸化膜７ａ、７ｂは、第１、第２トレンチ６ａ、６ｂの内壁面を覆うように配置され、ベース層３のうちソース領域４とドリフト層２との間に位置する部分と接するように形成されている。また、シリコン酸化膜７ａ、７ｂの表面には、第１、第２トレンチ６ａ、６ｂを埋め込むようにゲート電極８ａ、８ｂが形成されている。このような構成により、トレンチゲート構造が構成されている。
【００２２】
また、ゲート電極８ａ、８ｂを覆うようにＢＰＳＧ膜９が配置され、さらにＢＰＳＧ膜９に形成されたコンタクトホール９ａを通じてＤＭＯＳ形成領域のソース領域４やベース層３およびＡｃｃｕＦＥＴ形成領域のドリフト層２に電気的に接続されたソース電極１０が配置されている。そして、半導体基板５の裏面側にドレイン電極１１が形成されている。
【００２３】
このような断面構造を有する半導体装置は、図２（ａ）に示すように、ゲート電極８ａ、８ｂは、それぞれ、図１とは別断面において別々のゲート配線１２ａ、１２ｂに電気的に接続されている。具体的には、図２（ｂ）に示すように、第１、第２トレンチ６ａ、６ｂが同方向に延設されることで、ストライプ状に配置されているが、第１、第２トレンチ６ａ、６ｂのうちのいずれか一方（本実施形態の場合には第１トレンチ６ａ）が他方（本実施形態の場合には第２トレンチ６ｂ）の先端よりも突き出るように延設され、それぞれＢＰＳＧ膜９に形成されたゲート用のコンタクトホール９ｂ、９ｃを通じて別々のゲート配線１２ａ、１２ｂと電気的に接続されている。なお、図２（ｂ）は、断面図ではないがゲート配線１２ａ、１２ｂのレイアウトを理解し易くするために、ゲート配線１２ａ、１２ｂにハッチングを示してある。
【００２４】
このようにして、本実施形態のトレンチゲート構造のＤＭＯＳおよびＡｃｃｕＦＥＴを備えた半導体装置が構成されている。したがって、ＤＭＯＳ形成領域ではないＡｃｃｕＦＥＴ形成領域において、ボディダイオードが形成されていない構造とすることが可能となる。
【００２５】
次に、上記のように構成されたトレンチゲート構造のＤＭＯＳおよびＡｃｃｕＦＥＴを備えた半導体装置の作動について説明する。図３（ａ）は、上記構造のＤＭＯＳおよびＡｃｃｕＦＥＴを備えた半導体装置ＴＲ（１）、ＴＲ（２）をモータ駆動用のＨブリッジ回路のハイサイド側に適用した場合の回路図であり、図３（ｂ）は、Ｈブリッジ回路にてモータ駆動をＰＷＭ制御にて行ったときの各ゲート電極８ａ、８ｂへの印加電圧およびローサイド側に配置したＤＭＯＳのゲート電極への印加電圧を示したタイミングチャートである。なお、図３中において、ハイサイド側の半導体装置ＴＲ（１）、ＴＲ（２）に備えられたＤＭＯＳのゲート電極８ａをＧ１、ＡｃｃｕＦＥＴのゲート電極８ｂをＧ２として示してある。また、ローサイド側の半導体装置ＴＲ（３）、ＴＲ（４）のゲート電極をＧとして示してある。なお、ここではＡｃｃｕＦＥＴはノーマリオフ型として記載して波形を示してある。また、半導体装置ＴＲ（２）のゲート電極８ａをＬｏｗとしているが、ゲート電極８ｂと同じ波形としても構わない。
【００２６】
また、図４は、図１に示す半導体装置を図３（ａ）のように配置し、ＰＷＭ制御にてＤＭＯＳをＯＮ／ＯＦＦ制御した場合の電流経路を示した模式図であり、（ａ）は半導体装置ＴＲ（１）、（２）のＤＭＯＳの通電時の電流経路を示したもの、（ｂ）は半導体装置ＴＲ（１）、（２）のＤＭＯＳの還流時の電流経路を示したもの、（ｃ）はＤＭＯＳのＯＦＦ時の電流経路を示したものである。
【００２７】
図３（ａ）のように本実施形態の半導体装置をＨブリッジ回路のハイサイド側に適用した場合において、図中の矢印で示したように通電時の電流が流れたのち、破線矢印で示したように還流時の電流が流れる場合を想定してみる。この場合、図３（ｂ）に示すように、図中左上の半導体装置ＴＲ（１）に備えられたＤＭＯＳのゲート電極８ａへの印加電圧をＬｏｗからＨｉに切替えることで通電が行われる。このとき、半導体装置ＴＲ（１）に備えられたＡｃｃｕＦＥＴのゲート電極８ｂはＬｏｗにされる。そして、通電時に半導体装置ＴＲ（１）に対して対角に配置されたローサイド側の半導体装置ＴＲ（４）がＨｉ、Ｌｏｗ繰り返し切替えられ、デッドタイムが設けられるものの、ほぼそれと位相が反転された形でもう一方のハイサイド側の半導体装置ＴＲ（２）がＬｏｗ、Ｈｉ繰り返し切替えられる。この半導体装置ＴＲ（４）がＨｉからＬｏｗに切替えたときが還流時となる。これら通電時と還流時に、図４に示すような動作とされる。
【００２８】
まず、図４（ａ）に示すように、通電時には、半導体装置ＴＲ（１）に関して、ゲート電極８ａに対して電圧を印加することによりシリコン酸化膜８ａに接するベース層３にチャネルが設定され、ＤＭＯＳがＯＮになる。このＤＭＯＳのＯＮ時に、ドレイン電極１１からソース電極１０に向かって図中矢印のように電流が流れる。そして、半導体装置ＴＲ（４）のＤＭＯＳがＯＮからＯＦＦに切替えられた還流時には、図４（ｂ）に示すように、通電時とは逆、すなわちソース電極１０からドレイン電極１１に向かって電流が流れる。このとき、ＤＭＯＳに加えてＡｃｃｕＦＥＴを形成してあるため、半導体装置ＴＲ（２）のＡｃｃｕＦＥＴのゲート電極８ｂをＬｏｗからＨｉに切替えることで、還流電流はＤＭＯＳ側では殆ど流れず、ＡｃｃｕＦＥＴ側を流れるようにできる。このため、ボディダイオードのＶｆを主因とする損失を低減することが可能となる。
【００２９】
また、ＤＭＯＳをＯＮからＯＦＦに切替えてから還流電流が流れ終わった後には、図４（ｃ）に示すように、ＡｃｃｕＦＥＴの第２トレンチ６ｂからドリフト層２側に伸びる空乏層により、第２トレンチ６ｂ間のドリフト層２がピンチオフされ、ドリフト層２を通じる電流経路が遮断されることになる。このため、ＤＭＯＳやＡｃｃｕＦＥＴのＯＦＦ時には、電流が流れないようにできる。これにより、ＡｃｃｕＦＥＴのＯＦＦ時に電流漏れが生じることを防止できる。
【００３０】
このように、本実施形態の半導体装置では、１チップ中にＤＭＯＳに加えてＡｃｃｕＦＥＴも形成した構造としている。このため、還流電流がＤＭＯＳ側ではなくＡｃｃｕＦＥＴ側に流れるようにすることができ、ボディダイオードのＶｆを主因とする損失を低減できるという効果を得ることができる。
【００３１】
続いて、このような構造の半導体装置の製造方法について、図５に示す本実施形態の半導体装置の製造工程を示した断面図を参照して説明する。
【００３２】
まず、図５（ａ）に示す工程では、ｎ+型のシリコン基板１を用意し、このシリコン基板１の上にエピタキシャル成長によってｎ-型のドリフト層２を成膜する。そして、第１のマスク材となるシリコン酸化膜２０をＣＶＤ法によって堆積したのち、フォトリソグラフィおよびドライエッチングによってシリコン酸化膜２０をパターニングすることで、シリコン酸化膜２０に開口部を形成する。さらに、パターニングされたシリコン酸化膜２０をマスクとして用いた異方性ドライエッチングにより、ＤＭＯＳ形成領域およびＡｃｃｕＦＥＴ形成領域の双方において、ドリフト層２に第１、第２トレンチ６ａ、６ｂを形成する。
【００３３】
次に、図５（ｂ）に示す工程では、ＣＦ4およびＯ2ガスを用いたケミカルドライエッチングにより、第１、第２トレンチ６ａ、６ｂ内のシリコンを０．１μｍ程度等方的にエッチング除去する。そして、Ｈ2Ｏ又はＯ2雰囲気中での熱酸化により、犠牲酸化膜を形成する。この後、希フッ酸によるウェットエッチングにて、犠牲酸化膜を除去することでエッチングダメージ除去および第１、第２トレンチ６ａ、６ｂのコーナー部の丸め処理を行ったのち、さらにＨ2Ｏ又はＯ2雰囲気中での熱酸化を行うことにより、シリコン酸化膜７ａ、７ｂを形成する。
【００３４】
次に、図５（ｃ）に示す工程では、ＬＰＣＶＤ法により、ゲート電極８ａ、８ｂを形成するためのドープトポリシリコン膜を成膜したのち、このドープトポリシリコン膜を所望の厚さにエッチバックする。勿論、ドープトポリシリコン膜ではなく、ノンドープトポリシリコン膜を堆積した後、不純物を導入するようにしても良い。その後、ドープトポリシリコン膜をパターニングし、ゲート電極８ａ、８ｂを形成する。これにより、トレンチゲート構造が完成する。
【００３５】
次に、図５（ｄ）に示す工程では、第１のマスク材となるシリコン酸化膜２０を除去する。これにより、トレンチゲート構造以外の部分において、ドリフト層２が露出する。
【００３６】
次に、図５（ｅ）に示す工程では、必要に応じてイオン注入マスクなどを配置したのち、ベース層３の形成予定領域以外を図示しない第２マスクで覆い、この状態でｐ型不純物をイオン注入することで、ＤＭＯＳ形成領域にベース層３を形成する。さらに、第２マスクを除去したのち、ソース領域４の形成予定領域以外を図示しない第３マスクで覆い、この状態でｎ型不純物をイオン注入することで、ＤＭＯＳ形成領域にソース領域４を形成する。
【００３７】
次に、図５（ｇ）に示す工程では、半導体基板５の表面全面に層間絶縁膜としてＢＰＳＧ膜９を成膜したのち、図示しない第４マスクを用いたエッチングを行うことで、ＢＰＳＧ膜９にコンタクトホール９ａ（図示しないがコンタクトホール９ｂ、９ｃも同時に）を形成する。そして、第４マスクを除去する。
【００３８】
この後、図５（ｇ）に示す工程では、ＢＰＳＧ膜９の上に金属膜を成膜したのち、パターニングすることで、ＤＭＯＳ領域においてソース領域４およびベース層３に接続され、かつ、ＡｃｃｕＦＥＴ領域においてドリフト層２に接続されたソース電極１０を形成すると共に、本図とは別断面において、ゲート電極８ａと電気的に接続されるゲート配線やゲート電極８ｂと電気的に接続されるゲート配線を形成する。
【００３９】
この後の製造工程については図示しないが、シリコン基板１を裏面研磨することによって厚みを薄くしたのち、裏面に金属層を成膜することでドレイン電極１１を形成し、図１に示すトレンチゲート構造のＤＭＯＳおよびＡｃｃｕＦＥＴが形成された半導体装置が完成する。
【００４０】
（第２実施形態）
本発明の第２実施形態について説明する。図６は、本実施形態にかかるトレンチゲート構造のＤＭＯＳを備えた半導体装置の断面構造を示した図である。図７は、図６に示す半導体装置の配線形態を示した断面模式図および平面パターンの一例を示した図である。本実施形態の半導体装置は、第１実施形態に対してＡｃｃｕＦＥＴではなくＪ−ＦＥＴを備えた点が異なり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【００４１】
本実施形態の半導体装置は、１チップ中にトレンチゲート構造とされたＤＭＯＳに加えて、ＤＭＯＳと隣接するようにＪ−ＦＥＴが備えられることにより構成される。
【００４２】
図６に示すように、Ｊ−ＦＥＴ領域において、ドリフト層２の表面から第２トレンチ６ｃが形成されており、この第２トレンチ６ｃの内壁から所定幅の領域、つまりドリフト層２のうち第２トレンチ６ｃを囲む部分にｐ型層１３が形成されている。そして、第２トレンチ６ｃの内部を埋め込むようにゲート電極８ｃが形成されている。
【００４３】
このような断面構造を有する半導体装置は、図７（ａ）に示すように、ゲート電極８ａ、８ｃは、それぞれ、図１とは別断面において別々のゲート配線１２ａ、１２ｃに電気的に接続されている。具体的には、図７（ｂ）に示すように、第１、第２トレンチ６ａ、６ｃが同方向に延設されることで、ストライプ状に配置されているが、第１、第２トレンチ６ａ、６ｃのうちのいずれか一方（本実施形態の場合には第１トレンチ６ａ）が他方（本実施形態の場合には第２トレンチ６ｃ）の先端よりも突き出るように延設され、それぞれＢＰＳＧ膜９に形成されたゲート用のコンタクトホール９ｂ、９ｄを通じて別々のゲート配線１２ａ、１２ｃと電気的に接続されている。なお、図７（ｂ）は、断面図ではないがゲート配線１２ａ、１２ｃのレイアウトを理解し易くするために、ゲート配線１２ａ、１２ｃにハッチングを示してある。
【００４４】
このような構造により、トレンチゲート構造のＤＭＯＳおよびＪ−ＦＥＴを備えた半導体装置が構成されている。したがって、ＤＭＯＳ形成領域ではないＪ−ＦＥＴ形成領域において、ボディダイオードが形成されていない構造とすることが可能となる。
【００４５】
次に、上記のように構成されたトレンチゲート構造のＤＭＯＳおよびＪ−ＦＥＴを備えた半導体装置の作動について、本実施形態のＪ−ＦＥＴを備えた半導体装置とＤＭＯＳのもの半導体装置を上述した図３（ａ）のような配置とした場合を参照して説明する。
【００４６】
図８は、図１に示す半導体装置をＨブリッジ回路におけるＨｉサイドに配置し、ＰＷＭ制御にてＤＭＯＳをＯＮ／ＯＦＦ制御した場合の電流経路を示した模式図であり、（ａ）はＤＭＯＳがＯＮ時の電流経路を示したもの、（ｂ）はＤＭＯＳをＯＦＦした瞬間の還流時の電流経路を示したもの、（ｃ）はＤＭＯＳのＯＦＦ時の電流経路を示したものである。
【００４７】
まず、図８（ａ）に示すように、通電時には、ドレイン電極１１からソース電極１０に向かって図中矢印のように電流が流れる。そして、ローサイド側の半導体装置のＤＭＯＳがＯＮからＯＦＦに切替えられた還流時には、図８（ｂ）に示すように、通電時とは逆、すなわちソース電極１０からドレイン電極１１に向かって電流が流れる。このとき、ＤＭＯＳに加えてＪ−ＦＥＴを形成してあるため、ハイサイド側の半導体装置のうち還流電流が流れる側の方のＪ−ＦＥＴのゲート電極８ｃをＬｏｗからＨｉに切替えることで、還流電流はＤＭＯＳ側では殆ど流れず、Ｊ−ＦＥＴ側を流れることになる。このため、ボディダイオードのＶｆを主因とする損失を低減することが可能となる。
【００４８】
また、ＤＭＯＳをＯＮからＯＦＦに切替えてから還流電流が流れ終わった後には、図８（ｃ）に示すように、Ｊ−ＦＥＴのｐ型層１３からドリフト層２側に伸びる空乏層により、ｐ型層１３間のドリフト層２がピンチオフされ、ドリフト層２を通じる電流経路が遮断されることになる。このため、ＤＭＯＳおよびＪ−ＦＥＴのＯＦＦ時には、電流が流れないようにできる。これにより、Ｊ−ＦＥＴのＯＦＦ時に電流漏れが生じることを防止できる。
【００４９】
このように、本実施形態の半導体装置では、１チップ中にＤＭＯＳに加えてＪ−ＦＥＴも形成した構造としている。このため、還流電流がＤＭＯＳ側ではなくＪ−ＦＥＴ側に流れるようにすることができ、ボディダイオードのＶｆを主因とする損失を低減できるという効果を得ることができる。
【００５０】
続いて、このような構造の半導体装置の製造方法について、図９に示す工程図を参照して説明する。なお、本実施形態の半導体装置の製造方法に関しても、ＤＭＯＳの形成工程に関しては第１実施形態と同様であるため、第１実施形態と異なっているＪ−ＦＥＴの形成工程について主に説明する。
【００５１】
まず、図９（ａ）〜（ｄ）に示す工程において、第１実施形態に示した図５（ａ）〜（ｄ）と同様の工程を行う。これにより、ＤＭＯＳ領域にトレンチゲート構造を形成する。
【００５２】
次に、図９（ｅ）に示す工程では、再びトレンチゲート構造を含めたドリフト層２の上にマスク材となるシリコン酸化膜２１をＣＶＤ法によって堆積したのち、フォトリソグラフィおよびドライエッチングによってシリコン酸化膜２１をパターニングすることで、シリコン酸化膜２１に開口部を形成する。さらに、パターニングされたシリコン酸化膜２０をマスクとして用いた異方性ドライエッチングにより、Ｊ−ＦＥＴ形成領域において、ドリフト層２に第２トレンチ６ｃを形成する。その後、シリコン酸化膜２１をマスクとした斜めイオン注入などにより、トレンチ６ｃの周囲を囲むようにｐ型層１３を形成する。
【００５３】
次に、図９（ｆ）に示す工程では、図５（ｃ）と同様の工程により、ドープトポリシリコンを用いたゲート電極８ｃの形成工程を行ったのち、さらにシリコン酸化膜を除去し、第１実施形態に示した図５（ｅ）と同様の工程を行う。これにより、ベース層３およびソース領域４を形成する。その後、図９（ｇ）、（ｈ）に示す工程でも、第１実施形態に示した図５（ｆ）、（ｇ）と同様の工程を行い、さらに、シリコン基板１の裏面にドレイン電極１１を形成することで、図６に示すトレンチゲート構造のＤＭＯＳおよびＪ−ＦＥＴが形成された半導体装置が完成する。
【００５４】
（他の実施形態）
上記実施形態では、ｎチャネルタイプのトレンチゲート構造のトランジスタを例に挙げているが、勿論、各構成要素の導電型が逆となるｐチャネルタイプのものについても本発明を適用することが可能である。
【００５５】
また、上記各実施形態では、縦型ＭＯＳＦＥＴとして、トレンチゲート構造のＤＭＯＳを例に挙げて説明したが、プレーナ型のＤＭＯＳやＬＤＭＯＳに対してもＡｃｃｕＦＥＴやＪ−ＦＥＴを共に形成することにより、上記と同様の効果を得ることができる。
【００５６】
また、Ｊ−ＦＥＴのゲート電極８ｃをドープトポリシリコンにて構成する例を挙げたが、ドープトポリシリコンに限らず、ドリフト層２にトレンチ６ｃおよびトレンチ６ｃを囲むようなｐ型層１３を形成し、さらに、トレンチ６ｃ内にタングステンプラグなどの金属層を配置するなどにより構成しても良い。この場合、後工程の配線形成時に用いられるタングステンを用いて行うことも可能である。
【図面の簡単な説明】
【００５７】
【図１】本発明の第１実施形態にかかるトレンチゲート構造のＤＭＯＳを備えた半導体装置の断面構造を示した図である。
【図２】（ａ）、（ｂ）は、それぞれ、図１に示す半導体装置の配線形態を示した断面模式図および平面パターンの一例を示した図である。
【図３】（ａ）は、上記構造のＤＭＯＳおよびＡｃｃｕＦＥＴを備えた半導体装置をモータ駆動用のＨブリッジ回路のハイサイド側に適用した場合の回路図であり、（ｂ）は、Ｈブリッジ回路にてモータ駆動をＰＷＭ制御にて行ったときの各ゲート電極への印加電圧およびローサイド側に配置したＤＭＯＳのゲート電極への印加電圧を示したタイミングチャートである。
【図４】図１に示す半導体装置をＨブリッジ回路におけるＨｉサイドに配置し、ＰＷＭ制御にＤＭＯＳをＯＮ／ＯＦＦ制御した場合電流経路を示した模式図である。
【図５】図１に示す半導体装置の製造工程を示した断面図である。
【図６】本発明の第２実施形態にかかるトレンチゲート構造のＤＭＯＳを備えた半導体装置の断面構造を示した図である。
【図７】（ａ）、（ｂ）は、それぞれ、図６に示す半導体装置の配線形態を示した断面模式図および平面パターンの一例を示した図である。
【図８】図６に示す半導体装置をＨブリッジ回路におけるＨｉサイドに配置し、ＰＷＭ制御にＤＭＯＳをＯＮ／ＯＦＦ制御した場合電流経路を示した模式図である。
【図９】図６に示す半導体装置の製造工程を示した断面図である。
【図１０】従来のトレンチゲート構造の縦型ＭＯＳＦＥＴを備えた半導体装置の断面図である。
【符号の説明】
【００５８】
１…シリコン基板、２…ドリフト層、３…ベース層、４…ソース領域、５…半導体基板、６ａ〜６ｃ…トレンチ、７ａ、７ｂ…シリコン酸化膜、８ａ〜８ｃ…ゲート電極、９…ＢＰＳＧ膜、９ａ〜９ｄ…コンタクトホール、１０…ソース電極、１１…ドレイン電極、１２ａ〜１２ｃ…ゲート配線、１３…ｐ型層、２０、２１…シリコン酸化膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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