(57)【要約】【課題】メモリセル領域のフローティングゲート電極間の干渉防止、特性のバラツキ抑制および耐圧低下の防止を図る構成を提供する。【解決手段】シリコン基板１に形成した活性領域３上に第１のゲート絶縁膜５、多結晶シリコン膜６が順次形成され、フローティングゲート電極が設けられている。活性領域３を分離するＳＴＩ２は、内部に素子間分離絶縁膜４が埋め込まれている。その高さは、第１のゲート絶縁膜５よりも低い高さである。コントロールゲート電極ＣＧの多結晶シリコン９との間に設ける第２のゲート絶縁膜は、フローティングゲート電極の端面および活性領域３の上端部に第１の絶縁膜７と第２の絶縁膜８、フローティングゲート電極の上面に第２の絶縁膜８を形成する構成である。【選択図】図１
2008085102.tif 000002
【特許請求の範囲】
【請求項１】
表面に素子形成領域を区画する溝が形成された半導体基板と、
前記素子形成領域に積層された第１のゲート絶縁膜および浮遊ゲート電極と、
前記溝の内部に埋め込まれその上面が前記第１のゲート絶縁膜よりも低い位置に形成された素子分離用絶縁膜と、
前記浮遊ゲート電極および前記素子分離用絶縁膜で覆われていない素子形成領域の側面を覆うように形成される第２のゲート絶縁膜と、
前記浮遊ゲート電極および前記溝の内部を埋めるように形成される制御ゲート電極とを備え、
前記第２のゲート絶縁膜は、前記浮遊ゲート電極の側面および前記素子分離用絶縁膜で覆われていない素子形成領域の側面に形成される部分の膜厚が前記浮遊ゲート電極の上面に形成される部分の膜厚よりも厚く形成されていることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第２のゲート絶縁膜は、前記浮遊ゲート電極の側面および前記素子分離用絶縁膜で覆われていない素子形成領域の側面に形成された第１の絶縁膜と前記浮遊ゲート電極の上面および前記第１の絶縁膜の表面上に形成された第２の絶縁膜とから構成されていることを特徴とする半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記第２のゲート絶縁膜は、前記第１の絶縁膜として酸化膜および窒化膜のすくなくとも一方を含む絶縁膜を用い、前記第２の絶縁膜としてＯＮＯ（Oxide-Nitride-Oxide）膜を用いる構成としたことを特徴とする半導体装置。
【請求項４】
半導体基板に第１のゲート絶縁膜を形成する工程と、
浮遊ゲート電極となる導電層を形成する工程と、
前記導電層および第１のゲート絶縁膜をエッチングすると共に前記半導体基板に溝を形成して前記半導体基板に素子形成領域を設けると共にその上部に浮遊ゲート電極を形成する工程と、
前記半導体基板に形成した溝内の前記第１のゲート絶縁膜よりも低い高さまで絶縁膜を埋め込む工程と、
前記浮遊ゲート電極の側壁部および前記素子形成領域の側壁部に第１の絶縁膜を形成する工程と、
前記浮遊ゲート電極の上面、側面および素子形成領域の側面に第２の絶縁膜を形成する工程とからなり、
前記第１の絶縁膜及び第２の絶縁膜により第２のゲート絶縁膜を構成したことを特徴とする半導体装置の製造方法。
【請求項５】
請求項４に記載の半導体装置の製造方法において、
前記第２ゲート絶縁膜を構成する前記第１の絶縁膜は、
全面に当該第１の絶縁膜を形成した後、異方性エッチング手段により前記浮遊ゲート電極の上面部を含む平坦な部分の第１絶縁膜を除去することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリセル間をＳＴＩ（Shallow Trench Isolation）構造で素子間分離を行なうと共にフローティングゲート電極を備えた構成の半導体装置に関する。
【背景技術】
【０００２】
この種の半導体装置である例えばＮＡＮＤ型フラッシュメモリにおいては、半導体基板上に第１のゲート絶縁膜を形成し、フローティングゲート（浮遊ゲート）電極となる多結晶シリコン膜を形成した後、シリコン窒化膜を形成するものがある。このプロセスでは、続いてフォトリソグラフィ処理によりシリコン窒化膜、多結晶シリコン膜、第１のゲート絶縁膜およびシリコン基板を、異方性エッチングにより加工して溝を形成してフローティングゲート電極部分を形成する。
【０００３】
この後、トレンチ内部を埋めるように絶縁膜を埋め込み形成し、その上面ををフローティングゲート電極の途中の高さまでエッチングして素子分離領域として形成する。さらにこの上面にＯＮＯ（Oxide-Nitride-Oxide）膜などの第２のゲート絶縁膜を形成してコントロールゲート（制御ゲート）電極となる多結晶シリコン膜などを形成している。
【０００４】
この場合、上記した溝内部を埋める絶縁膜のエッチング加工のバラツキにより、フローティングゲートとコントロールゲート間に形成される容量がばらつくため、その結果セルの閾値バラツキが大きくなってしまうという問題があった。また、設計ルールの微細化に伴い、素子と素子との距離が短くなり、これによって隣のセルのゲート電極の電荷により干渉を受けるという問題もある。
【０００５】
そこで、このような問題を解決する方法として、例えば特許文献１に示すように、素子分離領域の埋め込み材である絶縁膜の上面をゲート絶縁膜より低くなる高さまでエッチングして、コントロールゲートの多結晶シリコン膜をフローティングゲート電極間に埋め込む構造とすることにより、素子間の干渉を抑制でき、なお且つカップリング比が埋め込み材の高さに依存しなくなり、バラツキを低減できるようにした構成が提供されている。
【０００６】
しかし、上記した特許文献１に示される構成では、素子分離領域に埋め込む絶縁膜の高さを素子形成領域の第１のゲート絶縁膜より低くすることから、フローティングゲート電極とコントロールゲート電極との間に形成したＯＮＯ膜などの第２のゲート絶縁膜が、素子形成領域の側面に直接接触する構成となる。この結果、コントロールゲート電極のゲート電極の側部に埋め込まれる部分は、シリコン基板との間にＯＮＯ膜のような薄い絶縁膜が介在しただけの状態となって耐圧が低下し、破壊し易くなるという新たな問題が発生した。
【０００７】
ところが、耐圧を確保するために、フローティングゲート電極とコントロールゲート電極の間の絶縁膜を全体的に厚く形成することで解決しようとすると、それらの電極の間に第２のゲート絶縁膜であるＯＮＯ膜を介した状態で形成された容量が低下することになり、これによってメモリとしての性能を左右するカップリング比も低下してしまうことになり、そのまま採用することはできなかった。
【特許文献１】特開２００３−３４７４３９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、上記事情を考慮してなされたもので、その目的は、耐圧の低下を防止しつつカップリング比の低下も起こらないようにした構成の半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００９】
本発明の半導体装置は、半導体基板と、この半導体基板の表面に素子形成領域を区画するように形成された溝と、前記素子形成領域に積層された第１のゲート絶縁膜および浮遊ゲート電極と、前記溝の内部に埋め込まれその上面が前記第１のゲート絶縁膜よりも低い位置に形成された素子分離用絶縁膜と、前記浮遊ゲート電極および前記素子形成領域の側壁を覆うように形成される第２のゲート絶縁膜と、前記浮遊ゲート電極および前記溝の内部を埋めるように形成される制御ゲート電極とを備え、前記第２のゲート絶縁膜を、前記浮遊ゲート電極の側面に形成される部分の膜厚が上面に形成される部分の膜厚よりも厚く形成したところに特徴を有する。
【００１０】
また、本発明の半導体装置の製造方法は、半導体基板に第１のゲート絶縁膜を形成する工程と、浮遊ゲート電極となる導電層を形成する工程と、前記導電層および第１のゲート絶縁膜をエッチングすると共に前記半導体基板に溝を形成して前記半導体基板に素子形成領域を設けると共にその上部に浮遊ゲート電極を形成する工程と、前記半導体基板に形成した溝内の前記第１のゲート絶縁膜よりも低い高さまで絶縁膜を埋め込む工程と、前記浮遊ゲート電極の側壁部および前記素子形成領域の側壁部に第１の絶縁膜を形成する工程と、前記浮遊ゲート電極の上面、側面および素子形成領域の側面に第２の絶縁膜を形成する工程とからなり、前記第１の絶縁膜及び第２の絶縁膜により第２のゲート絶縁膜を構成したところに特徴を有する。
【発明の効果】
【００１１】
上記構成および製造方法を採用することで、メモリセルの耐圧低下を引き起こすことなく且つカップリング比の低下も防止することができるようになる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明をＮＡＮＤ型フラッシュメモリに適用した場合の一実施形態について図面を参照して説明する。
図１はＮＡＮＤ型フラッシュメモリのメモリセル領域の部分の断面構造を模式的に示している。また、図２は、図１で示した切断位置をＡ−Ａ線で示す平面図である。これら図１および図２において、半導体基板であるシリコン基板１に素子分離領域としてのＳＴＩ２が形成され、これによって素子形成領域である活性領域３が区画されている。なお、ここでは対象をメモリセル領域としている関係から、この部分のみを示しているが、ＮＡＮＤ型フラッシュメモリは、周知のように上記したメモリセル領域以外にメモリセルトランジスタを駆動するための周辺回路領域が形成されている。
【００１３】
ＳＴＩ２はシリコン基板１を所定深さまでエッチングにより掘り下げて形成した溝内に素子分離用の絶縁膜４を埋め込み形成したもので、この素子分離用の絶縁膜４の上面の位置は、活性領域３の表面つまりシリコン基板１の表面の高さよりも低い位置となっている。これは、後述するように、隣接するゲート電極間での相互干渉を防止するための構成である。
【００１４】
活性領域３の上面には熱酸化などの方法により形成されたシリコン酸化膜からなる第１のゲート絶縁膜５が設けられ、この上にフローティングゲート（浮遊ゲート）電極となる多結晶シリコン膜６が形成されている。この多結晶シリコン膜６の側面および活性領域３のＳＴＩ２の絶縁膜４が覆われていない側面部分には、第１の絶縁膜７が形成されている。この第１の絶縁膜は、Oxide-Nitride（シリコン酸化膜およびシリコン窒化膜）を積層した複合膜で構成されている。
【００１５】
また、ＳＴＩ２の上面、多結晶シリコン膜６の上面および第１の絶縁膜の表面を全面に覆うように第２の絶縁膜８が形成されている。第２の絶縁膜８は、ここではOxide-Nitride-Oxide（シリコン酸化膜、シリコン窒化膜およびシリコン酸化膜）の３層構造をなすＯＮＯ膜により形成されている。そして、上記した第１の絶縁膜７および第２の絶縁膜８とにより第２のゲート絶縁膜が構成されている。第２の絶縁膜８の上面には、これらを全面に覆うようにコントロールゲート電極ＣＧとなる多結晶シリコン膜９およびタングステンシリコン（ＷＳｉ）膜１０が形成されており、多結晶シリコン膜６で構成されるフローティングゲート電極の間を埋めるように形成されている。
【００１６】
なお、完成されたＮＡＮＤ型フラッシュメモリにおいては、上記の構成の上部にさらに層間絶縁膜や配線用の電極膜やその他必要な構成が設けられているが、それらの構成については一般的なものであるから、ここでは図示および説明を省略する。
【００１７】
上記構成を採用することで、ＳＴＩ２の素子分離用の絶縁膜４の上面を活性領域３の第１のゲート絶縁膜５の面より低く形成し、コントロールゲート電極ＣＧの多結晶シリコン膜９をフローティングゲート電極ＦＧ間に埋め込むことにより、隣接するフローティングゲート電極ＦＧ間の干渉を抑制できる。また、フローティングゲート電極およびコントロールゲート電極の間の容量と、フローティングゲート電極およびシリコン基板１の間の容量との関係を示すカップリング比が、埋め込み材の高さに依存しなくなるため、素子特性のバラツキを低減させることができる。
【００１８】
さらに、多結晶シリコン膜６の上面は第２の絶縁膜８のみが形成され、多結晶シリコン８の側面および活性領域３のＳＴＩ２の絶縁膜４が覆われていない側面部分には第２の絶縁膜８に加えて第１の絶縁膜７を設けているので、絶縁膜が全体に厚くなることに起因した容量低下を防止しながらフローティングゲート電極ＦＧとコントロールゲート電極ＣＧとの間の耐圧の低下を防止することができる。
【００１９】
次に上記構成の製造工程について図３および図４を参照して説明する。
図３（ａ）は製造工程の途中の段階における模式的断面を示しており、半導体基板としてのシリコン基板１を図示の状態に至るまで加工する製造工程を簡単に説明する。まず、シリコン基板１の上面に第１のゲート絶縁膜５となるシリコン酸化膜を熱酸化法により例えば膜厚８ｎｍで成膜する。なお、ここでは周辺回路領域の高耐圧トランジスタに対応して成膜する厚いゲート絶縁膜については説明を省略する。
【００２０】
この後、フローティングゲート電極ＦＧを構成する多結晶シリコン膜６を例えば膜厚４０ｎｍで成膜し、さらにエッチング処理のマスク材およびＣＭＰ処理のストッパ材として機能する窒化シリコン膜１１を成膜する。この後、フォトリソグラフィ処理でレジストパターンを形成し、これによってマスク材としてのシリコン窒化膜１１を加工し、続いてフローティングゲート電極ＦＧのエッチング加工およびシリコン基板１のエッチング加工をしてシリコン基板１にＳＴＩ２となる溝を形成し、これによって素子形成領域である活性領域３を形成する。
【００２１】
次に、形成した溝内に素子分離用の絶縁膜４を埋め込み形成する。ここでは、例えばＳｉＯ２を厚く堆積したり、あるいはポリシラザンなどの塗布型酸化膜を塗布して溝内を埋め込むようにする。続いて、埋め込んだ素子分離用の絶縁膜４をＣＭＰ処理により平坦化処理する。このとき、上記したシリコン窒化膜１１がＣＭＰ処理のストッパ材として機能する。このようにして加工処理した状態が図３（ａ）に示す状態である。
【００２２】
次に、図３（ｂ）に示すように、溝内に埋め込み形成した素子分離用の絶縁膜４を、さらにエッチバック処理をすることにより上面の高さを調整する。ここでは、素子分離用の絶縁膜４の上面の高さを、活性領域３の上面に形成している第１のゲート絶縁膜５の高さよりも低い位置となるようにエッチバック処理を行う。エッチバック処理が終了したら、マスク材としてのシリコン窒化膜１１を剥離する処理を行う。
【００２３】
次に、図３（ｃ）に示すように、上記工程の終了後、全面に渡り、すなわちフローティングゲート電極ＦＧとしての多結晶シリコン膜６の上面および側面と、溝内の素子分離用絶縁膜４の表面および活性領域３の側壁部に、第１の絶縁膜７を例えば膜厚１０ｎｍ程度で形成する。この場合、第１の絶縁膜７は、後述する第２の絶縁膜８を構成するOxide-Nitride-Oxideの３層構成の膜のうちの２層つまりOxide-Nitrideの分を複合した絶縁膜を形成する。
【００２４】
この後、図４（ｄ）に示すように、上記した第１の絶縁膜７をＲＩＥ法によりエッチバックする処理を行う。これは、多結晶シリコン膜６の上面つまりフローティングゲート電極ＦＧの上面に形成されている第１の絶縁膜７を除去することが目的である。これにより、フローティングゲート電極ＦＧとなる多結晶シリコン膜６の側面部と活性領域３の絶縁膜４で覆われていない上側面部に第１の絶縁膜７が形成される。
【００２５】
次に、図４（ｅ）に示すように、上記状態のものに第２の絶縁膜８を形成する。第２の絶縁膜８は、上記したように、例えばOxide-Nitride-Oxideの３層の複合膜を連続的に形成するものである。膜厚は例えば１５〜２０ｎｍ程度である。これにより、フローティングゲート電極ＦＧの上面部分では第２の絶縁膜８が形成された状態となり、フローティングゲート電極ＦＧの側面および活性領域３の上側面部では２５〜３０ｎｍ程度の膜厚となる。
【００２６】
この後、コントロールゲート電極ＣＧとなる多結晶シリコン膜９およびタングステンシリコン膜１０を成膜し、ゲート電極加工を行うことで図２に示したようなゲートパターンＧを形成することで、図１に示す構成を得る。なお、ＮＡＮＤフラッシュメモリの製造工程としては、この後、通常の製造工程として、層間絶縁膜の成膜、コンタクトホールの形成、電極膜の形成など種々の工程を経るようになっている。
【００２７】
このような製造工程を実施するので、活性領域３とコントロールゲート電極ＣＧとの間に介在する絶縁膜を、第２の絶縁膜８に加えて第１の絶縁膜７を形成するのに、特殊な工程を採用することなくしかもフォトリソグラフィ工程を追加することなく成し得るので、コストアップを抑制しながら耐圧を確保できる構成を得ることができるようになる。
【００２８】
また、第１の絶縁膜７として、第２の絶縁膜８と同じ組成の膜種を用いるので、フローティングゲート電極ＦＧの側面部と活性領域３の上側面部に第２の絶縁膜８を厚く形成したのと同様の構成となり、膜質の違いによる応力や不整合などを極力抑制しながら耐圧を確保する構成を得ることができる。
【００２９】
本発明は、上記実施例にのみ限定されるものではなく、次のように変形または拡張できる。
第２のゲート絶縁膜は、上記実施形態では第２の絶縁膜８に加えて第１の絶縁膜７を形成することで異なる膜厚にする構成としたが、これに限らず、フローティングゲート電極ＦＧの端面部と活性領域３の上端部の絶縁膜の膜厚を厚く形成するようにしても良い。さらには、フローティングゲート電極ＦＧの端面は第２の絶縁膜８のままとし、活性領域３の上端部のコントロールゲート電極ＣＧと対向する部分の絶縁膜のみを厚く形成するようにしても良い。
【００３０】
第２の絶縁膜は、シリコン酸化膜／シリコン窒化膜の２層構造のものを採用する場合で説明したが、これに限らず、シリコン酸化膜あるいはシリコン窒化膜を単独で用いることもできる。さらには、他の材料を絶縁膜として用いることもできる。
【図面の簡単な説明】
【００３１】
【図１】本発明の一実施形態を示す模式的断面図
【図２】メモリセル領域の模式的な平面図
【図３】製造工程の各段階で示す図１相当図（その１）
【図４】製造工程の各段階で示す図１相当図（その２）
【符号の説明】
【００３２】
図面中、１はシリコン基板（半導体基板）、２はＳＴＩ（素子分離領域）、３は活性領域（素子形成領域）、４は素子分離用絶縁膜、５は第１のゲート絶縁膜、６は多結晶シリコン膜（フローティングゲート電極）、７は第１の絶縁膜、８は第２の絶縁膜、９は多結晶シリコン膜、１０はタングステンシリコン膜、１１はシリコン窒化膜、ＦＧはフローティングゲート電極、ＣＧはコントロールゲート電極である。
【図１】
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【図２】
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【図３】
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【図４】
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