(57)【要約】【課題】スイッチング周波数を高周波数化させた場合に、スイッチング周期に占める時間遅れの割合を軽減させながら、スイッチング素子を高速でオンオフさせることができる同期整流型電源装置の制御回路、同期整流型電源装置及びその制御方法を提供する。【解決手段】主スイッチ素子ＦＥＴ１がオフしたことに起因して逆並列ダイオードＤを流れる電流Ｉ３に応じて、一定の周期で変化する接続点Ｐにおける第１信号ＦＲの状態遷移を検出する検出部ＣＯＭＰ１と、検出部ＣＯＭＰ１によって検出された第１信号ＦＲの位相と一周期前の第１信号に基づいて生成される第２信号ＦＰの位相との位相差に応じて第２信号ＦＰの出力タイミングを調整することにより、前記位相差を調整する位相差調整部３０、４０と、を備え、位相差調整部３０、４０によって出力タイミングが調整された第２信号ＦＰに応じて整流用スイッチ素子ＦＥＴ２をオンさせる。【選択図】図１
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【特許請求の範囲】
【請求項１】
主スイッチ素子と逆並列ダイオードを有する整流用スイッチ素子との接続点にコイルが接続され、前記主スイッチ素子と前記整流用スイッチ素子とが一定の周期で交互にオンオフする同期整流型電源装置の制御回路において、
前記主スイッチ素子がオフしたことに起因して前記逆並列ダイオードを流れる電流に応じて、一定の周期で変化する前記接続点における第１信号の状態遷移を検出する検出部と、
前記検出部によって検出された前記第１信号の位相と一周期前の前記第１信号に基づいて生成される第２信号の位相との位相差に応じて前記第２信号の出力タイミングを調整することにより、前記位相差を調整する位相差調整部と、を備え、
前記位相差調整部によって出力タイミングが調整された前記第２信号に応じて前記整流用スイッチ素子をオンさせることを特徴とする同期整流型電源装置の制御回路。
【請求項２】
前記位相差調整部は、前記第１信号の位相と前記第２信号の位相との位相差を繰り返し検出する位相差検出部と、前記位相差検出部の検出結果に応じて、一周期前の前記第１信号を遅延させる遅延時間を変化させて前記第２信号を出力する遅延部と、を備えることを特徴とする請求項１に記載の同期整流型電源装置の制御回路。
【請求項３】
前記位相差検出部は、
前記第２信号の位相が前記第１信号の位相よりも遅れていることを検出したことを条件に、前記第２信号の位相遅れ量を調整しない遅れ量非調整状態から前記位相遅れ量を小さくする遅れ量調整状態に遷移する位相遅れ検出信号を生成すると共に、前記第２信号の位相が前記第１信号の位相よりも進んでいることを検出したことを条件に、前記第２信号の位相進み量を調整しない進み量非調整状態から前記位相進み量を小さくする進み量調整状態に遷移する位相進み検出信号を生成する信号生成部と、
前記遅れ量調整状態又は前記進み量調整状態に応じた制御電圧を発生し該制御電圧を前記遅延部に供給する制御電圧供給部と、
前記遅れ量調整状態又は前記進み量調整状態を択一的に前記制御電圧供給部に指示し前記制御電圧を変化させる制御電圧調整部と、
を備えることを特徴とする請求項２に記載の同期整流型電源装置の制御回路。
【請求項４】
前記位相差検出部は、前記位相遅れ検出信号が前記遅れ量非調整状態であり、かつ、前記位相進み検出信号が前記進み量非調整状態であるときに、前記第１信号の位相と前記第２信号の位相とが一致したと判断する位相確認信号を出力し、前記位相確認信号が入力されたことを条件として、前記第２信号を前記整流用スイッチ素子に出力する第２信号出力部を備えることを特徴とする請求項３に記載の同期整流型電源装置の制御回路。
【請求項５】
前記遅延部は、コンデンサと、前記制御電圧に応じて前記コンデンサに対して電流を流し該コンデンサの出力電圧を変化させる電流供給部と、前記出力電圧と基準電圧とを比較して前記第２信号を出力する電圧比較部と、を備えることを特徴とする請求項３に記載の同期整流型電源装置の制御回路。
【請求項６】
前記位相差検出部は、前記位相遅れ検出信号が前記遅れ量非調整状態であり、かつ、前記位相進み検出信号が前記進み量非調整状態であるときに、前記位相遅れ検出信号と前記位相進み検出信号との論理積信号が入力される入力端子及び前記第２信号が入力されるクロック入力端子を有するＤフリップフロップを備え、
前記Ｄフリップフロップは、前記第２信号に同期して前記位相確認信号を出力することを特徴とする請求項４に記載の同期整流型電源装置の制御回路。
【請求項７】
主スイッチ素子と逆並列ダイオードを有する整流用スイッチ素子との接続点にコイルが接続され、前記主スイッチ素子と前記整流用スイッチ素子とが一定の周期で交互にオンオフする同期整流型電源装置において、
前記主スイッチ素子がオフしたことに起因して前記逆並列ダイオードを流れる電流に応じて、一定の周期で変化する前記接続点における第１信号の状態遷移を検出する検出部と、
前記検出部によって検出された前記第１信号の位相と一周期前の前記第１信号に基づいて生成される第２信号の位相との位相差に応じて前記第２信号の出力タイミングを調整することにより、前記位相差を調整する位相差調整部と、を備え、
前記位相差調整部によって出力タイミングが調整された前記第２信号に応じて前記整流用スイッチ素子をオンさせることを特徴とする同期整流型電源装置。
【請求項８】
前記位相差調整部は、前記第１信号の位相と前記第２信号の位相との位相差を繰り返し検出する位相差検出部と、前記位相差検出部の検出結果に応じて、一周期前の前記第１信号を遅延させる遅延時間を変化させて前記第２信号を出力する遅延部と、を備えることを特徴とする請求項７に記載の同期整流型電源装置。
【請求項９】
前記位相差検出部は、
前記第２信号の位相が前記第１信号の位相よりも遅れていることを検出したことを条件に、前記第２信号の位相遅れ量を調整しない遅れ量非調整状態から前記位相遅れ量を小さくする遅れ量調整状態に遷移する位相遅れ検出信号を生成すると共に、前記第２信号の位相が前記第１信号の位相よりも進んでいることを検出したことを条件に、前記第２信号の位相進み量を調整しない進み量非調整状態から前記位相進み量を小さくする進み量調整状態に遷移する位相進み検出信号を生成する信号生成部と、
前記遅れ量調整状態又は前記進み量調整状態に応じた制御電圧を発生し該制御電圧を前記遅延部に供給する制御電圧供給部と、
前記遅れ量調整状態又は前記進み量調整状態を択一的に前記制御電圧供給部に指示し前記制御電圧を変化させる制御電圧調整部と、
を備えることを特徴とする請求項８に記載の同期整流型電源装置。
【請求項１０】
主スイッチ素子と逆並列ダイオードを有する整流用スイッチ素子との接続点にコイルが接続され、前記主スイッチ素子と前記整流用スイッチ素子とが一定の周期で交互にオンオフする同期整流型電源装置の制御方法において、
前記主スイッチ素子がオフしたことに起因して前記逆並列ダイオードを流れる電流に応じて、一定の周期で変化する前記接続点における第１信号の状態遷移を検出する検出ステップと、
前記検出ステップによって検出された前記第１信号の位相と一周期前の前記第１信号に基づいて生成される第２信号の位相との位相差に応じて前記第２信号の出力タイミングを調整することにより、前記位相差を調整する位相差調整ステップと、を備え、
前記位相差調整ステップによって出力タイミングが調整された前記第２信号に応じて前記整流用スイッチ素子をオンさせることを特徴とする同期整流型電源装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、同期整流型電源装置の制御回路、同期整流型電源装置及びその制御方法に関する。
【背景技術】
【０００２】
例えば、特許文献１に開示されているように、主スイッチ素子と整流用スイッチ素子とを備えた同期整流型電源装置が知られている。この同期整流型電源装置においては、直流電源に接続される主スイッチ素子を周期的にオンオフさせ、主スイッチ素子のオン期間において、エネルギ蓄積インダクタンス素子及び該エネルギ蓄積インダクタンス素子に並列に接続された同期整流インダクタンス素子に電力を蓄積すると共に、整流用スイッチ素子をオフする。また、この同期整流型電源装置においては、主スイッチ素子のオフ時間において、整流用スイッチ素子をオンさせ、エネルギ蓄積インダクタンス素子に蓄積された電力を、負荷に供給している。
【０００３】
上記の同期整流型電源装置は、エネルギ蓄積インダクタンス素子の蓄積電力の放出が完了する前に、同期整流インダクタンス素子の蓄積電力の放出を完了させ、該蓄積電力の放出を検出し、主スイッチ素子がオンする前に、整流用スイッチ素子をオフさせている。これにより、主スイッチ素子と整流用スイッチ素子とが同時にオンすることがなく、両スイッチ素子がオンして短絡電流が流れ、整流用スイッチ素子等が破壊することを防止することができる。
【０００４】
また、図５に示す同期整流型電源装置１００は、主スイッチ素子ＦＥＴ１と、整流用スイッチ素子ＦＥＴ２と、比較器ＣＯＭＰ１０１とを備えている。この同期整流型電源装置１００においては、比較器ＣＯＭＰ１０１が、整流用スイッチ素子ＦＥＴ２のドレイン電圧と、接地電圧とを比較する。比較器ＣＯＭＰ１０１は、接地電圧が整流用スイッチ素子ＦＥＴ２のドレイン電圧よりも高いときに、ハイレベル信号を出力する。ハイレベル信号は、制御回路１０５の出力端子（ＤＬ１）を介し、整流用スイッチ素子ＦＥＴ２のゲートに入力される。これにより、整流用スイッチ素子ＦＥＴ２はオンする。
【０００５】
一方、比較器ＣＯＭＰ１０１は、整流用スイッチ素子ＦＥＴ２のドレイン電圧が接地電圧よりも高いときに、ローレベル信号を出力する。ローレベル信号は、前記出力端子（ＤＬ１）を介し、整流用スイッチ素子ＦＥＴ２のゲートに入力される。これにより、整流用スイッチ素子ＦＥＴ２はオフする。
【特許文献１】特開２００４−１３５４１５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところで、近年の同期整流型電源装置は、スイッチ素子等を改良し、スイッチング周波数の高周波数化が進み、小型化されている。上記の同期整流型電源装置１００では、スイッチング周波数の高周波数化が進むと、スイッチング周期を短くし、主スイッチ素子ＦＥＴ１及び整流用スイッチ素子ＦＥＴ２のオンオフ動作を高速に行なうことができる。
【０００７】
しかしながら、前記比較器ＣＯＭＰ１０１では、接地電圧と整流用スイッチ素子ＦＥＴ２のドレイン電圧とを比較してから、ハイレベル信号又はローレベル信号を出力するまでには、時間遅れが生じる。特に、近年の同期整流型電源装置のように、スイッチング周期が短くなると、スイッチング周期に占める時間遅れの割合が大きくなり、時間遅れが、スイッチ素子を高速でオンオフさせる動作に支障をきたすことが懸念される。
【０００８】
この発明は、このような状況に鑑み提案されたものであって、スイッチング周波数を高周波数化させた場合に、スイッチング周期に占める時間遅れの割合を軽減させながら、スイッチング素子を高速でオンオフさせることができる同期整流型電源装置の制御回路、同期整流型電源装置及びその制御方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
請求項１の発明に係る同期整流型電源装置の制御回路及び請求項７の発明に係る同期整流型電源装置は、主スイッチ素子と逆並列ダイオードを有する整流用スイッチ素子との接続点にコイルが接続され、前記主スイッチ素子と前記整流用スイッチ素子とが一定の周期で交互にオンオフする同期整流型電源装置の制御回路及び同期整流型電源装置において、前記主スイッチ素子がオフしたことに起因して前記逆並列ダイオードを流れる電流に応じて、一定の周期で変化する前記接続点における第１信号の状態遷移を検出する検出部と、前記検出部によって検出された前記第１信号の位相と一周期前の前記第１信号に基づいて生成される第２信号の位相との位相差に応じて前記第２信号の出力タイミングを調整することにより、前記位相差を調整する位相差調整部と、を備え、前記位相差調整部によって出力タイミングが調整された前記第２信号に応じて前記整流用スイッチ素子をオンさせることを特徴とする。
【００１０】
請求項１の発明に係る同期整流型電源装置の制御回路及び請求項７の発明に係る同期整流型電源装置によれば、位相差調整部が、検出部によって検出された第１信号の位相と一周期前の第１信号に基づいて生成される第２信号の位相との位相差に応じて第２信号の出力タイミングを調整すると、第２信号の出力タイミングを第１信号の検出タイミングに近づけることができ、第２信号を、第１信号との位相差を縮小させたものにすることができる。
また、請求項１の発明及び請求項７の発明によれば、位相差調整部によって出力タイミングが調整された第２信号に応じて整流用スイッチ素子をオンさせると、整流用スイッチ素子がオンするタイミングを、主スイッチ素子がオフしたことに起因する第１信号の検出タイミングに近づけることができ、第１信号の検出から整流用スイッチ素子がオンするまでの時間遅れを軽減することができる。そこで、請求項１の発明及び請求項７の発明によれば、スイッチング周波数を高周波数化させた場合であっても、主スイッチ素子がオフしてから整流用スイッチ素子がオンするまでの時間遅れを軽減させることにより、スイッチング周期に占める時間遅れの割合を軽減させながら、主スイッチ素子及び整流用スイッチ素子を高速でオンオフさせることができる。
さらに、請求項１の発明及び請求項７の発明によれば、上述したように、整流用スイッチ素子がオンするタイミングを、主スイッチ素子がオフしたことに起因する第１信号の検出タイミングに近づけると、主スイッチ素子がオフした後に、整流用スイッチ素子の逆並列ダイオードに電流が流れる時間を短縮し、電流を整流用スイッチ素子に流すことができる。そこで、逆並列ダイオードに電流が流れることにより発生する電力損失を低減させることができる。
【００１１】
請求項１０の発明に係る同期整流型電源装置の制御方法は、主スイッチ素子と逆並列ダイオードを有する整流用スイッチ素子との接続点にコイルが接続され、前記主スイッチ素子と前記整流用スイッチ素子とが一定の周期で交互にオンオフする同期整流型電源装置の制御方法において、前記主スイッチ素子がオフしたことに起因して前記逆並列ダイオードを流れる電流に応じて、一定の周期で変化する前記接続点における第１信号の状態遷移を検出する検出ステップと、前記検出ステップによって検出された前記第１信号の位相と一周期前の前記第１信号に基づいて生成される第２信号の位相との位相差に応じて前記第２信号の出力タイミングを調整することにより、前記位相差を調整する位相差調整ステップと、を備え、前記位相差調整ステップによって出力タイミングが調整された前記第２信号に応じて前記整流用スイッチ素子をオンさせることを特徴とする。
【００１２】
請求項１０の発明に係る同期整流型電源装置の制御方法によれば、位相差調整ステップが、検出ステップによって検出された第１信号の位相と一周期前の第１信号に基づいて生成される第２信号の位相との位相差に応じて第２信号の出力タイミングを調整すると、第２信号の出力タイミングを第１信号の検出タイミングに近づけることができ、第２信号を、第１信号との位相差を縮小させたものにすることができる。
また、請求項１０の発明によれば、位相差調整ステップによって出力タイミングが調整された第２信号に応じて整流用スイッチ素子をオンさせると、整流用スイッチ素子がオンするタイミングを、主スイッチ素子がオフしたことに起因する第１信号の検出タイミングに近づけることができ、第１信号の検出から整流用スイッチ素子がオンするまでの時間遅れを軽減することができる。そこで、請求項１０の発明によれば、スイッチング周波数を高周波数化させた場合であっても、主スイッチ素子がオフしてから整流用スイッチ素子がオンするまでの時間遅れを軽減させることにより、スイッチング周期に占める時間遅れの割合を軽減させながら、主スイッチ素子及び整流用スイッチ素子を高速でオンオフさせることができる。
さらに、請求項１０の発明によれば、上述したように、整流用スイッチ素子がオンするタイミングを、主スイッチ素子がオフしたことに起因する第１信号の検出タイミングに近づけると、主スイッチ素子がオフした後に、整流用スイッチ素子の逆並列ダイオードに電流が流れる時間を短縮し、電流を整流用スイッチ素子に流すことができる。そこで、逆並列ダイオードに電流が流れることにより発生する電力損失を低減させることができる。
【発明の効果】
【００１３】
本発明の同期整流型電源装置の制御回路、同期整流型電源装置及びその制御方法によれば、第１信号の位相と一周期前の第１信号に基づいて生成される第２信号の位相との位相差に応じて第２信号の出力タイミングを調整すると、第２信号の出力タイミングを第１信号の検出タイミングに近づけることができ、第２信号を、第１信号との位相差を縮小させたものにすることができる。
また、本発明によれば、出力タイミングが調整された第２信号に応じて整流用スイッチ素子をオンさせると、整流用スイッチ素子がオンするタイミングを、主スイッチ素子がオフしたことに起因する第１信号の検出タイミングに近づけることができ、第１信号の検出から整流用スイッチ素子がオンするまでの時間遅れを軽減することができる。そこで、本発明によれば、スイッチング周波数を高周波数化させた場合であっても、主スイッチ素子がオフしてから整流用スイッチ素子がオンするまでの時間遅れを軽減させることにより、スイッチング周期に占める時間遅れの割合を軽減させながら、主スイッチ素子及び整流用スイッチ素子を高速でオンオフさせることができる。
さらに、本発明によれば、上述したように、整流用スイッチ素子がオンするタイミングを、主スイッチ素子がオフしたことに起因する第１信号の検出タイミングに近づけると、主スイッチ素子がオフした後に、整流用スイッチ素子の逆並列ダイオードに電流が流れる時間を短縮し、電流を整流用スイッチ素子に流すことができる。そこで、逆並列ダイオードに電流が流れることにより発生する電力損失を低減させることができる。
【発明を実施するための最良の形態】
【００１４】
本発明の実施形態を、図１ないし図４を参照しつつ説明する。図１は、本実施形態の同期整流型電源装置１０の回路構成図である。同期整流型電源装置１０は、メインスイッチングトランジスタＦＥＴ１と、同期側スイッチングトランジスタＦＥＴ２と、チョークコイルＬ１と、コンデンサＣ１と、制御回路２０とを備えている。メインスイッチングトランジスタＦＥＴ１は、本発明の主スイッチ素子に相当し、同期側スイッチングトランジスタＦＥＴ２は、本発明の整流用スイッチ素子に相当する。
【００１５】
メインスイッチングトランジスタＦＥＴ１のドレインは、入力端子（ＩＮ）が接続され、直流入力電圧ＶＩＮが、入力端子（ＩＮ）を介し、メインスイッチングトランジスタＦＥＴ１のドレインに印加される。メインスイッチングトランジスタＦＥＴ１のソースは、同期側スイッチングトランジスタＦＥＴ２のドレインに接続されている。同期側スイッチングトランジスタＦＥＴ２のソースは、グランドに接続されている。同期側スイッチングトランジスタＦＥＴ２のドレインとソースとの間には、ダイオードＤが接続されている。ダイオードＤのカソードは、同期側スイッチングトランジスタＦＥＴ２のドレインに接続され、ダイオードＤのアノードは、同期側スイッチングトランジスタＦＥＴ２のソースに接続されている。ダイオードＤは、本発明の逆並列ダイオードに相当する。
【００１６】
メインスイッチングトランジスタＦＥＴ１のソースと同期側スイッチングトランジスタＦＥＴ２のドレインとの接続点Ｐには、チョークコイルＬ１の一端が接続されている。チョークコイルＬ１の他端は、出力端子（ＯＵＴ）に接続されている。また、コンデンサＣ１が、出力端子（ＯＵＴ）とグランドとの間に接続されている。
【００１７】
制御回路２０は、本発明の制御回路に相当する。制御回路２０は、抵抗Ｒ１及び抵抗Ｒ２と、誤差増幅器ＥＲＡ１と、ＰＷＭ比較器ＰＷＭ１と、三角波発信器ＯＳＣ１と、第１比較器ＣＯＭＰ１と、位相差検出回路３０と、遅延回路４０と、第１論理積ゲート回路ＡＮＤ１とを有する。
【００１８】
制御回路２０では、抵抗Ｒ１と抵抗Ｒ２とが直列に接続されている。抵抗Ｒ１及び抵抗Ｒ２は、制御回路２０の入力端子（ＦＢ１）とグランドとの間に接続されている。抵抗Ｒ１と抵抗Ｒ２との接続点は、誤差増幅器ＥＲＡ１の反転入力端子に接続されている。この反転入力端子には、電圧ＶＯＵＴを抵抗Ｒ１と抵抗Ｒ２とによって分圧した電圧Ｖ１が印加されている。誤差増幅器ＥＲＡ１の非反転入力端子には、基準電圧ｅ１が印加されている。
【００１９】
誤差増幅器ＥＲＡ１の出力端子（Ｎ１）は、ＰＷＭ比較器ＰＷＭ１の非反転入力端子に接続されている。ＰＷＭ比較器ＰＷＭ１の反転入力端子には、三角波発信器ＯＳＣ１が接続されている。さらに、ＰＷＭ比較器ＰＷＭ１の出力端子（Ｎ２）は、制御回路２０の出力端子（ＤＨ１）を介し、メインスイッチングトランジスタＦＥＴ１のゲートに接続されている。
【００２０】
制御回路２０の入力端子（ＬＸ）は、前記接続点Ｐに接続されている。さらに、制御回路２０の入力端子（ＬＸ）は、第１比較器ＣＯＭＰ１の反転入力端子に接続されていると共に、図２に図示する位相差検出回路３０の第１入力端子（ＩＮ１）に接続されている。第１比較器ＣＯＭＰ１の非反転入力端子は、グランドに接続されている。第１比較器ＣＯＭＰ１の出力端子（Ｎ３）は、図３に図示する遅延回路４０の入力端子（ＩＮ３）に接続されている。遅延回路４０の出力端子（ＯＵＴ３）は、第１論理積ゲート回路ＡＮＤ１の第１入力に接続されていると共に、位相差検出回路３０の第２入力端子（ＩＮ２）に接続されている。位相差検出回路３０の出力端子（ＯＵＴ２）は、第１論理積ゲート回路ＡＮＤ１の第２入力に接続され、第１論理積ゲート回路ＡＮＤ１の出力は、制御回路２０の出力端子（ＤＬ１）を介し、同期側スイッチングトランジスタＦＥＴ２のゲートに接続されている。位相差検出回路３０の出力端子（ＯＵＴ１）は、遅延回路４０の入力端子（ＩＮ３）に接続されている。
【００２１】
次に、上記の位相差検出回路３０及び遅延回路４０の構成を、図２及び図３を用いて説明する。位相差検出回路３０は、図２に図示するように、信号生成回路３１と、電圧調整回路３２と、電圧供給回路３３と、第２論理積ゲート回路ＡＮＤ２と、Ｄフリップフロップ回路３４とを有する。
【００２２】
信号生成回路３１は、第１ラッチ回路３１Ａと、第２ラッチ回路３１Ｂと、複数のＮＡＮＤゲート回路ＮＡＮＤ１〜ＮＡＮＤ５と、複数のインバータ３１Ｃ〜３１Ｅとを有する。インバータ３１Ｃの入力は、前記第１入力端子（ＩＮ１）に接続されている。インバータ３１Ｃの出力は、ＮＡＮＤゲート回路ＮＡＮＤ１の第１入力に接続され、ＮＡＮＤゲート回路ＮＡＮＤ１の出力は、第１ラッチ回路３１Ａの第１入力に接続されると共に、３入力ＮＡＮＤゲート回路ＮＡＮＤ２の第１入力及び４入力ＮＡＮＤゲート回路ＮＡＮＤ３の第１入力に接続されている。また、第１ラッチ回路３１Ａの出力は、３入力ＮＡＮＤゲート回路ＮＡＮＤ２の第２入力及び４入力ＮＡＮＤゲート回路ＮＡＮＤ３の第２入力に接続されている。
【００２３】
４入力ＮＡＮＤゲート回路ＮＡＮＤ３の出力は、３入力ＮＡＮＤゲート回路ＮＡＮＤ２の第３入力及び３入力ＮＡＮＤゲート回路ＮＡＮＤ５の第３入力に接続されている。さらに、４入力ＮＡＮＤゲート回路ＮＡＮＤ３の出力は、第１ラッチ回路３１Ａの第２入力及び第２ラッチ回路３１Ｂの第２入力に接続されている。
【００２４】
３入力ＮＡＮＤゲート回路ＮＡＮＤ２の出力は、ＮＡＮＤゲート回路ＮＡＮＤ１の第２入力に接続されていると共に、電圧調整回路３２が備えるＰＭＯＳトランジスタＭ１のゲートに接続されている。
【００２５】
インバータ３１Ｄの入力は、前記第２入力端子（ＩＮ２）に接続されている。インバータ３１Ｄの出力は、ＮＡＮＤゲート回路ＮＡＮＤ４の第１入力に接続され、ＮＡＮＤゲート回路ＮＡＮＤ４の出力は、第２ラッチ回路３１Ｂの第１入力に接続されると共に、４入力ＮＡＮＤゲート回路ＮＡＮＤ３の第４入力及び３入力ＮＡＮＤゲート回路ＮＡＮＤ５の第１入力に接続されている。また、第２ラッチ回路３１Ｂの出力は、４入力ＮＡＮＤゲート回路ＮＡＮＤ３の第３入力及び３入力ＮＡＮＤゲート回路ＮＡＮＤ５の第２入力に接続されている。
【００２６】
３入力ＮＡＮＤゲート回路ＮＡＮＤ５の出力は、インバータ３１Ｅの入力及びＮＡＮＤゲート回路ＮＡＮＤ４の第２入力に接続され、インバータ３１Ｅの出力は、電圧調整回路３２が備えるＮＭＯＳトランジスタＭ２のゲートに接続されている。
【００２７】
電圧調整回路３２は、ＰＭＯＳトランジスタＭ１と、ＮＭＯＳトランジスタＭ２とを有する。ＰＭＯＳトランジスタＭ１のソースは、電源電圧Ｖｄｄに接続されている。ＰＭＯＳトランジスタＭ１のドレインは、ＮＭＯＳトランジスタＭ２のドレインに接続されている。ＮＭＯＳトランジスタＭ２のソースは、グランドに接続されている。さらに、ＰＭＯＳトランジスタＭ１のドレイン及びＮＭＯＳトランジスタＭ２のドレインは、電圧供給回路３３が備える抵抗Ｒ１の一端に接続されている。
【００２８】
電圧供給回路３３は、積分回路によって構成され、抵抗Ｒ１と、コンデンサＣ２とを有する。抵抗Ｒ１の他端は、出力端子（ＯＵＴ１）に接続されている。コンデンサＣ２は、出力端子（ＯＵＴ１）とグランドとの間に接続されている。
【００２９】
第２論理積ゲート回路ＡＮＤ２の非反転入力は、前記３入力ＮＡＮＤゲート回路ＮＡＮＤ２の出力に接続されている。第２論理積ゲート回路ＡＮＤ２の反転入力は、前記インバータ３１Ｅの出力に接続されている。第２論理積ゲート回路ＡＮＤ２の出力は、Ｄフリップフロップ回路３４の入力端子Ｄに接続されている。位相差検出回路３０の第２入力端子（ＩＮ２）は、Ｄフリップフロップ回路３４のクロック端子ＣＫに接続されている。Ｄフリップフロップ回路３４の出力端子Ｑは、位相差検出回路３０の出力端子（ＯＵＴ２）に接続されている。
【００３０】
遅延回路４０は、図３に図示するように、遅延時間制御回路４１と、遅延時間発生回路４２とを有する。遅延時間制御回路４１は、抵抗Ｒ１１と、ＮＭＯＳトランジスタＭ１１及びＮＭＯＳトランジスタＭ１２と、ＰＭＯＳトランジスタＭ１３及びＰＭＯＳトランジスタＭ１４とを有する。抵抗Ｒ１１の一端は、遅延回路４０の入力端子（ＩＮ３）に接続されている。抵抗Ｒ１１の他端は、ＮＭＯＳトランジスタＭ１１のドレインに接続されている。ＮＭＯＳトランジスタＭ１１のソースは、グランドに接続されている。
【００３１】
ＮＭＯＳトランジスタＭ１１は、ゲートとドレインとの間が短絡されている。ＮＭＯＳトランジスタＭ１１のゲートは、ＮＭＯＳトランジスタＭ１２のゲートに接続されている。また、ＮＭＯＳトランジスタＭ１２のソースは、グランドに接続されている。ＮＭＯＳトランジスタＭ１１及びＮＭＯＳトランジスタＭ１２は、カレントミラー回路を構成する。
【００３２】
ＰＭＯＳトランジスタＭ１３及びＰＭＯＳトランジスタＭ１４の各ソースは、電源電圧Ｖｄｄに接続されている。ＰＭＯＳトランジスタＭ１３のゲートは、ＰＭＯＳトランジスタＭ１４のゲートに接続されている。ＰＭＯＳトランジスタＭ１３は、ゲートとドレインとの間が短絡されている。ＰＭＯＳトランジスタＭ１３のドレインは、ＮＭＯＳトランジスタＭ１２のドレインに接続されている。ＮＮＯＳトランジスタＭ１３及びＮＭＯＳトランジスタＭ１４は、カレントミラー回路を構成する。
【００３３】
遅延時間発生回路４２は、定電流回路ＣＧと、ＮＭＯＳトランジスタＭ１５と、インバータ４２Ａと、コンデンサＣ３と、第２比較器ＣＯＭＰ２とを有する。定電流回路ＣＧは、電源電圧Ｖｄｄに接続されている。ＮＭＯＳトランジスタＭ１５のドレインは、定電流回路ＣＧに接続されると共に、前記ＰＮＯＳトランジスタＭ１４のドレインに接続されている。ＮＭＯＳトランジスタＭ１５のゲートは、インバータ４２Ａを介し、前記制御回路２０が有する第１比較器ＣＯＭＰ１の出力端子（Ｎ３）に接続され、ＮＭＯＳトランジスタＭ１５のソースは、グランドに接続されている。
【００３４】
コンデンサＣ３の一端は、定電流回路ＣＧに接続されると共に、前記遅延時間制御回路４１が有するＰＭＯＳトランジスタＭ１４のドレインに接続されている。第２比較器ＣＯＭＰ２の非反転入力端子は、コンデンサＣ３の一端に接続され、コンデンサＣ３の他端は、グランドに接続されている。一方、第２比較器ＣＯＭＰ２の反転入力端子には、基準電圧ＶＲＥＦが印加されている。第２比較器ＣＯＭＰ２の出力端子（Ｎ４）は、遅延回路４０の出力端子（ＯＵＴ３）を介し、前記制御回路２０が有する第１論理積ゲート回路ＡＮＤ１の第２入力に接続されている。
【００３５】
続いて、本実施形態の同期整流型電源装置１０の動作を説明する。図１に示す同期整流型電源装置１０は、メインスイッチングトランジスタＦＥＴ１及び同期側スイッチングトランジスタＦＥＴ２を交互にオンオフ制御することにより、出力電圧ＶＯＵＴを、出力端子（ＯＵＴ）に接続される負荷回路に供給する。本実施形態の同期整流型電源装置１０では、一周期に対するＰＷＭ信号のオン時間ＴＯＮの比（デューティー比）を変化させることにより、直流入力電圧ＶＩＮに対し、出力電圧ＶＯＵＴを目標電圧値に制御することができる。
【００３６】
直流入力電圧ＶＩＮと出力電圧ＶＯＵＴとの関係は、下記の数式のように表される。
ＶＯＵＴ＝{ＴＯＮ／（ＴＯＮ＋ＴＯＦＦ）}×ＶＩＮ
ここで、ＴＯＮ／（ＴＯＮ＋ＴＯＦＦ）：デューティー比
【００３７】
誤差増幅器ＥＲＡ１は、前記電圧Ｖ１と基準電圧ｅ１とを比較し、誤差増幅器出力電圧ＶＯＰを、ＰＷＭ比較器ＰＷＭ１に出力する。誤差増幅器出力電圧ＶＯＰは、基準電圧ｅ１に対して電圧Ｖ１を誤差増幅したものである。出力電圧ＶＯＵＴの値を目標電圧値にするため、基準電圧ｅ１の値は、誤差増幅器ＥＲＡ１の反転入力端子に印加される電圧Ｖ１の値と同じ値に設定されている。
【００３８】
三角波発信器ＯＳＣ１は、三角波信号ＶＳを、ＰＷＭ比較器ＰＷＭ１に出力する。
【００３９】
ＰＷＭ比較器ＰＷＭ１の非反転入力端子には、誤差増幅器出力電圧ＶＯＰが入力され、ＰＷＭ比較器ＰＷＭ１の反転入力端子には、三角波信号ＶＳが入力される。ＰＷＭ比較器ＰＷＭ１は、誤差増幅器出力電圧ＶＯＰと三角波信号ＶＳの電圧値とを比較する。
【００４０】
誤差増幅器出力電圧ＶＯＰが、三角波信号ＶＳの電圧値よりも高いときに、ＰＷＭ比較器ＰＷＭ１は、出力端子（ＤＨ１）からハイレベルのＰＷＭ信号を出力する。これに対し、誤差増幅器出力電圧ＶＯＰが、三角波信号ＶＳの電圧値よりも低いときに、ＰＷＭ比較器ＰＷＭ１は、出力端子（ＤＨ１）からローレベルのＰＷＭ信号を出力する。
【００４１】
電圧Ｖ１が基準電圧ｅ１に比べて低い場合には、誤差増幅器出力電圧ＶＯＰが大きくなり、ＰＷＭ信号がハイレベルになる期間（ＴＯＮ）が長くなる。これによって、前記デューティー比が大きくなり、出力電圧ＶＯＵＴが上昇する。これに対し、電圧Ｖ１が基準電圧ｅ１に比べて高い場合には、誤差増幅器出力電圧ＶＯＰが小さくなり、ＰＷＭ信号がローレベルになる期間（ＴＯＦＦ）が長くなる。これによって、前記デューティー比が小さくなり、出力電圧ＶＯＵＴが下降する。
【００４２】
本実施形態の同期整流型電源装置１０においては、遅延回路４０により、前記入力端子（ＬＸ）に入力される一周期前の入力信号ＦＲを遅延させた遅延信号ＦＰが生成され、遅延信号ＦＰ１が、第１論理積ゲート回路ＡＮＤ１を介して出力される。さらに、この同期整流型電源装置１０においては、位相差検出回路３０により、入力信号ＦＲの位相と前記遅延信号ＦＰの位相とを比較し、入力信号ＦＲの位相と遅延信号ＦＰの位相との位相差に応じ、制御電圧ＶＣを発生させている。制御電圧ＶＣは、本発明の制御電圧に相当する。加えて、位相差検出回路３０は、入力信号ＦＲの位相と遅延信号ＦＰの位相とが一致したことを検出すると、位相確認信号ＬＯＣＫを出力する。位相確認信号ＬＯＣＫは、本発明の位相確認信号に相当する。
【００４３】
位相差検出回路３０は、図２に図示するように、第１入力端子（ＩＮ１）に前記入力信号ＦＲ、第２入力端子（ＩＮ２）に前記遅延信号ＦＰが、それぞれ入力され、出力端子（ＯＵＴ１）から前記制御電圧ＶＣを出力する。入力信号ＦＲは、インバータ３１Ｃを介し、ＮＡＮＤゲート回路ＮＡＮＤ１の第１入力に供給されている。遅延信号ＦＲは、インバータ３１Ｄを介し、ＮＡＮＤゲート回路ＮＡＮＤ４の第１入力に供給されている。
【００４４】
ＮＡＮＤゲート回路ＮＡＮＤ１の出力は、第１ラッチ回路３１Ａの第１入力に供給されている。さらに、ＮＡＮＤゲート回路ＮＡＮＤ１の出力は、３入力ＮＡＮＤゲート回路ＮＡＮＤ２の第１入力及び４入力ＮＡＮＤゲート回路ＮＡＮＤ３の第１入力に供給されている。また、第１ラッチ回路３１Ａの出力は、３入力ＮＡＮＤゲート回路ＮＡＮＤ２の第２入力及び４入力ＮＡＮＤゲート回路ＮＡＮＤ３の第２入力に供給されている。
【００４５】
ＮＡＮＤゲート回路ＮＡＮＤ４の出力は、第２ラッチ回路３１Ｂの第１入力に供給されている。さらに、ＮＡＮＤゲート回路ＮＡＮＤ４の出力は、４入力ＮＡＮＤゲート回路ＮＡＮＤ３の第４入力及び３入力ＮＡＮＤゲート回路ＮＡＮＤ５の第１入力に供給されている。また、第２ラッチ回路３１Ｂの出力は、４入力ＮＡＮＤゲート回路ＮＡＮＤ３の第３入力及び３入力ＮＡＮＤゲート回路ＮＡＮＤ５の第２入力に供給されている。
【００４６】
４入力ＮＡＮＤゲート回路ＮＡＮＤ３の出力は、３入力ＮＡＮＤゲート回路ＮＡＮＤ２の第３入力及び３入力ＮＡＮＤゲート回路ＮＡＮＤ５の第３入力に供給されている。さらに、４入力ＮＡＮＤゲート回路ＮＡＮＤ３の出力は、第１ラッチ回路３１Ａの第２入力及び第２ラッチ回路３１Ｂの第２入力に供給されている。
【００４７】
３入力ＮＡＮＤゲート回路ＮＡＮＤ２の出力は、ＮＡＮＤゲート回路ＮＡＮＤ１の第２入力及び前記ＰＭＯＳトランジスタＭ１のゲートに供給されている。また、３入力ＮＡＮＤゲート回路ＮＡＮＤ５の出力は、インバータ３１Ｅ及びＮＡＮＤゲート回路ＮＡＮＤ４の第２入力に供給されている。そして、インバータ３１Ｅの出力は、前記ＮＭＯＳトランジスタＭ２のゲートに供給されている。
【００４８】
図４は、位相差検出回路３０の動作を示すタイミングチャートである。位相差検出回路３０は、入力信号ＦＲの位相と遅延信号ＦＰの位相との位相差を検出し、検出された位相差に応じ、以下に説明するような動作を行う。位相差検出回路３０は、入力信号ＦＲの位相と遅延信号ＦＰの位相との位相差を検出するから、本発明の位相差検出部に相当する。また、入力信号ＦＲの位相と遅延信号ＦＰの位相との位相差を検出することは、本発明の位相差検出ステップに相当する。なお、図４中の（１）は、遅延信号ＦＰの位相遅れ量を示し、（２）は遅延信号ＦＰの位相進み量を示す。
【００４９】
位相差検出回路３０は、遅延信号ＦＰの位相が入力信号ＦＲの位相よりも遅れていることを検出すると、次のように動作する。図２に図示する信号生成回路３１は、入力信号ＦＲの立ち上がりエッジのタイミング（図４中のｔ１及びｔ３）で、３入力ＮＡＮＤゲート回路ＮＡＮＤ２の出力信号である信号ΦＰを、ローレベルに変化させ、信号ΦＰをＰＭＯＳトランジスタＭ１のゲートに出力する。信号ΦＰがローレベルのときは、ＰＭＯＳトランジスタＭ１がオン状態になり、電圧調整回路３２は、電圧供給回路３３に電流を供給する。図４中の信号ＤＯは、電圧供給回路３３に供給される電流を示し、信号ＤＯがレベル２のときは、電圧供給回路３３に電流が供給されている状態を示している。
【００５０】
電圧供給回路３３に電流が供給されると、コンデンサＣ２の両端の電圧が時間の経過と共に上昇し、制御電圧ＶＣが上昇する。制御電圧ＶＣは、図３に図示するように、入力端子（ＩＮ３）を介し、遅延回路４０に印加される。信号ΦＰがローレベルの状態を継続すると、上記のように、制御電圧ＶＣが上昇し、後述するように、遅延信号ＦＰの位相遅れ量を小さくすることができるため、信号ΦＰがローレベルの状態を継続することが、本発明の遅れ量調整状態に相当する。これに対し、信号ΦＰがローレベルの状態を継続しないときは、遅延信号ＦＰの位相遅れ量を変化させることがないため、信号ΦＰがローレベルの状態を継続しないことが、本発明の遅れ量非調整状態に相当する。
【００５１】
その後、信号生成回路３１は、遅延信号ＦＰの立ち上がりエッジのタイミング（図４中のｔ２及びｔ４）で信号ΦＰをハイレベルに変化させ、信号ΦＰをＰＭＯＳトランジスタＭ１のゲートに出力する。信号ΦＰがハイレベルのときは、ＰＭＯＳトランジスタＭ１がオフ状態になり、電圧調整回路３２は、電圧供給回路３３への電流の供給を停止する。図４中の信号ＤＯがレベル１のときは、電圧供給回路３３に電流が供給されていない状態を示している。なお、位相差検出回路３０が、遅延信号ＦＰの位相が入力信号ＦＲの位相よりも遅れていることを検出すると、ローレベルの信号ΦＰが、信号生成回路３１から出力されるから、該信号ΦＰは、本発明の位相遅れ検出信号に相当する。
【００５２】
また、位相差検出回路３０は、遅延信号ＦＰの位相が入力信号ＦＲの位相よりも進んでいることを検出すると、次のように動作する。信号生成回路３１は、遅延信号ＦＰの立ち上がりエッジのタイミング（図４中のｔ６及びｔ８）で、インバータ３１Ｅの出力信号である信号ΦＲを、ハイレベルに変化させ、信号ΦＲをＮＭＯＳトランジスタＭ２のゲートに出力する。信号ΦＲがハイレベルのときは、ＮＭＯＳトランジスタＭ２がオン状態になり、コンデンサＣ２が放電し、電圧供給回路３３の抵抗Ｒ１及びＮＭＯＳトランジスタＭ２を介し、電流がグランドに流れる。信号ＤＯがレベル３のときは、電流が電圧供給回路３３から電圧調整回路３２に向けて流れた後に、該電流がグランドに流れる状態を示している。
【００５３】
コンデンサＣ２が放電し、電流がグランドに流れると、コンデンサＣ２の両端の電圧が時間の経過と共に下降し、遅延回路４０に印加される制御電圧ＶＣが下降する。信号ΦＲがハイレベルの状態を継続すると、上記のように、制御電圧ＶＣが下降し、後述するように、遅延信号ＦＰの位相進み量を小さくすることができるため、信号ΦＲがハイレベルの状態を継続することが、本発明の進み量調整状態に相当する。これに対し、信号ΦＲがハイレベルの状態を継続しないときは、遅延信号ＦＰの位相進み量を変化させることがないため、信号ΦＲがハイレベルの状態を継続しないことが、本発明の進み量非調整状態に相当する。
【００５４】
その後、信号生成回路３１は、入力信号ＦＲの立ち上がりエッジのタイミング（図４中のｔ７及びｔ９）で信号ΦＲをローレベルに変化させ、信号ΦＲをＮＭＯＳトランジスタＭ２のゲートに出力する。信号ΦＲがローレベルのときは、ＮＮＯＳトランジスタＭ２がオフ状態になり、電圧供給回路３３の抵抗Ｒ１及びＮＭＯＳトランジスタＭ２を介し、電流がグランドに流れることがない。なお、位相差検出回路３０が、遅延信号ＦＰの位相が入力信号ＦＲの位相よりも進んでいることを検出すると、ハイレベルの信号ΦＲは、信号生成回路３１から出力されるものであるから、該信号ΦＲは、本発明の位相進み検出信号に相当する。
【００５５】
さらに、位相差検出回路３０は、遅延信号ＦＰの位相が入力信号ＦＲの位相と一致したことを検出すると、次のように動作する。入力信号ＦＲの立ち上がりエッジのタイミングと遅延信号ＦＰの立ち上がりタイミングとが一致する時間（図４中のｔ５）では、電圧調整回路３２は、電圧供給回路３３に電流を供給しない。なお、時間ｔ５では、信号ΦＰがローレベルの状態を継続せず、信号ΦＲがハイレベルの状態を継続しないため、時間ｔ５は、本発明の遅れ量非調整状態及び本発明の進み量非調整状態に相当する。
【００５６】
位相差検出回路３０が、遅延信号ＦＰの位相と入力信号ＦＲの位相とが一致したことを検出すると、Ｄフリップフロップ回路３４は、次のように動作する。第２論理積ゲート回路ＡＮＤ２の非反転入力には、ハイレベルの信号ΦＰが入力され、第２論理積ゲート回路ＡＮＤ２の反転入力には、ローレベルの信号ΦＲが入力される。このとき、第２論理積ゲート回路ＡＮＤ２は、ハイレベル信号を出力する。ハイレベル信号は、Ｄフリップフロップ回路３４の入力端子Ｄに入力される。なお、ハイレベル信号は、本発明の論理積信号に相当する。また、Ｄフリップフロップ回路３４は、本発明のＤフリップフロップに相当し、入力端子Ｄは、本発明のＤフリップフロップの入力端子に相当する。
【００５７】
Ｄフリップフロップ回路３４のクロック端子ＣＫには、遅延信号ＦＰが入力される。クロック端子ＣＫは、本発明のＤフリップフロップのクロック入力端子に相当する。Ｄフリップフロップ回路３４は、遅延信号ＦＰがクロック端子ＣＫに入力されると、出力端子Ｑから、ハイレベルの位相確認信号ＬＯＣＫを出力する。
【００５８】
信号生成回路３１は、上述したように、遅延信号ＦＰの位相が入力信号ＦＲの位相よりも遅れているときに、ローレベルの信号ΦＰを出力すると共に、遅延信号ＦＰの位相が入力信号ＦＲの位相よりも進んでいるときに、ハイレベルの信号ΦＲを出力するから、本発明の信号生成部に相当する。また、遅延信号ＦＰの位相が入力信号ＦＲの位相よりも遅れているときに、ローレベルの信号ΦＰを出力することは、本発明の位相遅れ検出信号生成ステップに相当し、遅延信号ＦＰの位相が入力信号ＦＲの位相よりも進んでいるときに、ハイレベルの信号ΦＲを出力することは、本発明の位相進み検出信号生成ステップに相当する。
【００５９】
また、電圧調整回路３２は、上述したように、信号ΦＰがローレベル（遅れ量調整状態）及び信号ΦＲがローレベル（進み量非調整状態）のときに、ＰＭＯＳトランジスタＭ１をオン状態かつＮＭＯＳトランジスタＭ２をオフ状態にし、制御電圧ＶＣを上昇させ、信号ΦＰがハイレベル（遅れ量非調整状態）及び信号ΦＲがハイレベル（進み量調整状態）のときに、ＰＭＯＳトランジスタＭ１をオフ状態かつＮＭＯＳトランジスタＭ２をオン状態にし、制御電圧を下降させる。したがって、電圧調整回路３２は、各信号ΦＰ及びΦＲのレベルに応じ、制御電圧ＶＣを上昇又は下降させるから、本発明の制御電圧調整部に相当する。各信号ΦＰ及びΦＲのレベルに応じ、制御電圧ＶＣを上昇又は下降させることは、本発明の電圧調整ステップに相当する。
【００６０】
電圧供給回路３３は、上述したように、信号ΦＰがローレベル（遅れ量調整状態）及び信号ΦＲがローレベル（進み量非調整状態）のときに、ＰＭＯＳトランジスタＭ１をオン状態かつＮＭＯＳトランジスタＭ２をオフ状態にし、制御電圧ＶＣを上昇させ、該制御電圧ＶＣを遅延回路４０に印加する。また、電圧供給回路３３は、上述したように、信号ΦＰがハイレベル（遅れ量非調整状態）及び信号ΦＲがハイレベル（進み量調整状態）のときに、ＰＭＯＳトランジスタＭ１をオフ状態かつＮＭＯＳトランジスタＭ２をオン状態にし、制御電圧を下降させ、該制御電圧ＶＣを遅延回路４０に印加する。したがって、電圧供給回路３３は、各信号ΦＰ及びΦＲのレベルに応じ、制御電圧ＶＣを上昇又は下降させ、該制御電圧ＶＣを遅延回路４０に印加するから、本発明の制御電圧供給部に相当する。また、各信号ΦＰ及びΦＲのレベルに応じ、制御電圧ＶＣを発生させることは、本発明の電圧発生ステップに相当する。
【００６１】
遅延回路４０は、前記電圧供給回路３３によって印加される制御電圧ＶＣに応じ、以下に説明するように動作する。遅延時間制御回路４１では、ＮＭＯＳトランジスタＭ１１及びＮＭＯＳトランジスタＭ１２により、カレントミラー回路が構成されており、ＮＭＯＳトランジスタＭ１１のドレインに流入した電流Ｉ２が、ＮＭＯＳトランジスタＭ１２のドレインから出力される。
【００６２】
さらに、遅延時間制御回路４１では、ＰＭＯＳトランジスタＭ１３及びＰＭＯＳトランジスタＭ１４により、カレントミラー回路が構成されており、ＮＭＯＳトランジスタＭ１２のドレインに流入した電流Ｉ２は、ＰＭＯＳトランジスタＭ１４のドレインから出力される。
【００６３】
遅延時間発生回路４２では、定電流回路ＣＧから出力される電流Ｉ１及び遅延時間制御回路４１から出力される電流Ｉ２により、コンデンサＣ３を充電することができる。
【００６４】
図１から理解できるように、メインスイッチングトランジスタＦＥＴ１がオフ状態になると、ダイオードＤからチョークコイルＬ１に向けて電流Ｉ３が流れ、前記接続点Ｐの電圧が接地電圧よりも低下する。接続点Ｐの電圧が接地電圧よりも低下することにより、第１比較器ＣＯＭＰ１は、出力端子（Ｎ３）からハイレベルの比較信号Ｓを遅延回路４０に出力する。第１比較器ＣＯＭＰ１は、前記トランジスタＦＥＴ１がオフ状態になったときに、接続点Ｐの電圧が変化して接地電圧よりも低下することを検出するから、本発明の検出部に相当する。また、接続点Ｐの電圧が変化して接地電圧よりも低下することを検出することは、本発明の検出ステップに相当する。なお、信号ＦＲは、接続点Ｐの電圧の変化を表す信号であり、本発明の第１信号に相当する。
【００６５】
ハイレベルの信号Ｓは、図３に図示するように、インバータ４２Ａを介し、前記ＮＭＯＳトランジスタＭ１５のゲートに入力される。これにより、ＮＭＯＳトランジスタＭ１５のゲートには、ローレベル信号が入力され、ＮＭＯＳトランジスタＭ１５はオフ状態になる。
【００６６】
ＮＭＯＳトランジスタＭ１５がオフ状態になると、電流Ｉ１及び電流Ｉ２により、コンデンサＣ３が充電される。これにより、コンデンサＣ３の両端の電圧が上昇する。コンデンサＣ３の両端の電圧が基準電圧ＶＲＥＦよりも高くなると、第２比較器ＣＯＭＰ２は、出力端子（Ｎ４）から出力端子（ＯＵＴ３）を介し、ハイレベルの遅延信号ＦＰを、第１論理積ゲート回路ＡＮＤ１の第１入力及び位相差検出回路３０の第２入力端子（ＩＮ２）に出力する。なお、第１比較器ＣＯＭＰ１により、一周期前の接続点Ｐの電圧が接地電圧と比較され、前記比較信号Ｓが前記遅延時間発生回路４２のＮＭＯＳトランジスタＭ１５をオンオフ制御し、遅延信号ＦＰは、遅延時間発生回路４２の第２比較器ＣＯＭＰ２によって出力されるものであるから、該遅延信号ＦＰは、本発明の第２信号に相当する。
【００６７】
位相差検出回路３０は、上述したように、第１入力端子（ＩＮ１）から入力された入力信号ＦＲの位相と、第２入力端子（ＩＮ２）から入力された遅延信号ＦＰの位相とを比較する。位相差検出回路３０は、遅延信号ＦＰの位相が入力信号ＦＲの位相よりも遅れていることを検出すると、上述したように、制御電圧ＶＣ（図２参照。）を上昇させ、遅延時間制御回路４１を流れる電流Ｉ２（図３参照。）を増加させる。これによって、コンデンサＣ３の両端の電圧が基準電圧ＶＲＥＦよりも高くなる時間を短縮し、遅延回路４０がハイレベルの遅延信号ＦＰを出力するタイミングを早める。そこで、図４に示す遅延信号ＦＰの位相遅れ量（図中の（１））を小さくし、遅延信号ＦＰの位相と入力信号ＦＲの位相とが一致するように調整される。
【００６８】
一方、位相差検出回路３０は、遅延信号ＦＰの位相が入力信号ＦＲの位相よりも進んでいることを検出すると、上述したように、制御電圧ＶＣを下降させ、遅延時間制御回路４１を流れる電流Ｉ２を減少させる。これによって、コンデンサＣ３の両端の電圧が基準電圧ＶＲＥＦよりも高くなる時間を長くし、遅延回路４０がハイレベルの遅延信号ＦＰを出力するタイミングを遅らせる。そこで、遅延信号ＦＰの位相進み量（図４中の（２））を小さくし、遅延信号ＦＰの位相と入力信号ＦＲの位相とが一致するように調整される。
【００６９】
位相差検出回路３０が、遅延信号ＦＰの位相が入力信号ＦＲの位相と一致したことを検出すると、上述したように、Ｄフリップフロップ回路３４が、ハイレベルの位相差確認信号ＬＯＣＫを、第１論理積ゲート回路ＡＮＤ１の第２入力に出力し、ハイレベルの位相差確認信号ＬＯＣＫは、第１論理積ゲート回路ＡＮＤ１の第２入力に入力される。
【００７０】
ハイレベルの位相差確認信号ＬＯＣＫが、第１論理積ゲート回路ＡＮＤ１の第２入力に入力されたときには、第１論理積ゲート回路ＡＮＤ１の第１入力には、ハイレベルの遅延信号ＦＰが入力されている。第１論理積ゲート回路ＡＮＤ１は、第２入力に位相差確認信号ＬＯＣＫが入力されると、前記遅延信号ＦＰを通過させ、遅延信号ＦＰ１を、制御回路２０の出力端子（ＤＬ１）を介し、同期側スイッチングトランジスタＦＥＴ２のゲートに出力する。これにより、同期側スイッチングトランジスタＦＥＴ２はオン状態になる。第１論理積ゲート回路ＡＮＤ１は、位相差確認信号ＬＯＣＫが入力されたことを条件として、遅延信号ＦＰと同期する遅延信号ＦＰ１を、同期側スイッチングトランジスタＦＥＴ２のゲートに出力するから、本発明の第２信号出力部に相当する。
【００７１】
位相差検出回路３０及び遅延回路４０は、上述したように、ハイレベルの遅延信号ＦＰを出力するタイミングを変化させることにより、遅延信号ＦＰの位相遅れ量又は遅延信号ＦＰの位相進み量を小さくし、遅延信号ＦＰの位相と入力信号ＦＲの位相とが一致するように調整するから、本発明の位相差調整部に相当する。また、ハイレベルの遅延信号ＦＰを出力するタイミングを変化させることにより、遅延信号ＦＰの位相遅れ量又は遅延信号ＦＰの位相進み量を小さくし、遅延信号ＦＰの位相と入力信号ＦＲの位相とが一致するように調整することは、本発明の位相差調整ステップに相当する。
【００７２】
遅延回路４０は、上述したように、印加される制御電圧ＶＣに応じ、第２比較器ＣＯＭＰ２がハイレベルの遅延信号ＦＰを出力するタイミングを変化させているから、本発明の遅延部に相当する。また、制御電圧ＶＣに応じ、第２比較器ＣＯＭＰ２がハイレベルの遅延信号ＦＰを出力するタイミングを変化させることは、本発明の遅延ステップに相当する。また、図４中のコンデンサＣ３は、本発明の遅延部が有するコンデンサに相当する。遅延時間制御回路４１は、制御電圧ＶＣに応じた電流Ｉ２をコンデンサＣ３に出力し、コンデンサＣ３の両端の電圧を変化させるから、本発明の電流供給部に相当する。第２比較器ＣＯＭＰ２は、コンデンサＣ３の両端の電圧を基準電圧ＶＲＥＦと比較し、コンデンサＣ３の両端の電圧が基準電圧ＶＲＥＦよりも高くなると、出力端子（Ｎ４）からハイレベルの遅延信号ＦＰを出力するから、本発明の電圧比較部に相当する。
【００７３】
本実施形態の同期整流型電源装置１０及びその制御回路２０においては、位相差検出回路３０が、第１比較器ＣＯＭＰ１によって検出される入力信号ＦＲの位相と、一周期前の入力信号ＦＲを遅延させた遅延信号ＦＰの位相との位相差に応じ、制御電圧ＶＣを遅延回路４０に出力する。その後、遅延回路４０は、印加される制御電圧ＶＣに応じ、遅延時間制御回路４１を流れる電流Ｉ２を増減させ、コンデンサＣ３の両端の電圧が基準電圧ＶＲＥＦよりも高くなる時間を変化させ、遅延信号ＦＰの出力タイミングを調整している。これにより、遅延回路４０が遅延信号ＦＰを位相差検出回路３０に出力するタイミングを、位相差検出回路３０が入力信号ＦＲを検出するタイミングに近づけることができ、遅延信号ＦＰを、入力信号ＦＲとの位相差を縮小させたものにすることができる。
また、本実施形態の同期整流型電源装置１０及びその制御回路２０によれば、位相差検出回路３０及び遅延回路４０により、出力タイミングが調整された遅延信号ＦＰに同期した遅延信号ＦＰ１に応じ、同期側スイッチングトランジスタＦＥＴ２をオン状態にすると、同期側スイッチングトランジスタＦＥＴ２がオンするタイミングを、メインスイッチングトランジスタＦＥＴ１がオフしたときに位相差検出回路３０が入力信号ＦＲを検出するタイミングに近づけることができ、入力信号ＦＲの検出から同期側スイッチングトランジスタＦＥＴ２がオンするまでの時間遅れを軽減することができる。そこで、本実施形態によれば、両トランジスタＦＥＴ１及びＦＥＴ２のスイッチング周波数を高周波数化させた場合であっても、メインスイッチングトランジスタＦＥＴ１がオフしてから同期側スイッチングトランジスタＦＥＴ２がオンするまでの時間遅れを軽減させることにより、トランジスタのスイッチング周期に占める時間遅れの割合を軽減させながら、両トランジスタＦＥＴ１及びＦＥＴ２を高速でオンオフさせることができる。
さらに、本実施形態の同期整流型電源装置１０及びその制御回路２０によれば、同期側スイッチングトランジスタＦＥＴ２がオンするタイミングを、メインスイッチングトランジスタＦＥＴ１がオフしたときに位相差検出回路３０が入力信号ＦＲを検出するタイミングに近づけると、メインスイッチングトランジスタＦＥＴ１がオフした後に、同期側スイッチングトランジスタＦＥＴ２のドレインとソースとの間に接続されたダイオードＤに電流が流れる時間を短縮し、電流を同期側スイッチングトランジスタＦＥＴ２に流すことができる。そこで、ダイオードＤに電流が流れることにより発生する電力損失を低減させることができる。
【００７４】
本実施形態の同期整流型電源装置１０の制御方法によれば、入力信号ＦＲの位相と、一周期前の入力信号ＦＲを遅延させた遅延信号ＦＰの位相との位相差に応じ、制御電圧ＶＣを遅延回路４０に出力する。その後、本実施形態の制御方法では、制御電圧ＶＣに応じ、遅延時間制御回路４１を流れる電流Ｉ２を増減させ、コンデンサＣ３の両端の電圧が基準電圧ＶＲＥＦよりも高くなる時間を変化させ、遅延信号ＦＰの出力タイミングを調整している。これにより、遅延信号ＦＰを出力するタイミングを、入力信号ＦＲを検出するタイミングに近づけることができ、遅延信号ＦＰを、入力信号ＦＲとの位相差を縮小させたものにすることができる。
また、本実施形態の同期整流型電源装置の制御方法によれば、出力タイミングが調整された遅延信号ＦＰに同期した遅延信号ＦＰ１に応じて同期側スイッチングトランジスタＦＥＴ２をオン状態にすると、同期側スイッチングトランジスタＦＥＴ２がオンするタイミングを、メインスイッチングトランジスタＦＥＴ１がオフしたときに入力信号ＦＲを検出するタイミングに近づけることができ、入力信号ＦＲの検出から同期側スイッチングトランジスタＦＥＴ２がオンするまでの時間遅れを軽減することができる。そこで、本実施形態の制御方法によれば、両トランジスタＦＥＴ１及びＦＥＴ２のスイッチング周波数を高周波数化させた場合であっても、メインスイッチングトランジスタＦＥＴ１がオフしてから同期側スイッチングトランジスタＦＥＴ２がオンするまでの時間遅れを軽減させることにより、トランジスタのスイッチング周期に占める時間遅れの割合を軽減させながら、両トランジスタＦＥＴ１及びＦＥＴ２を高速でオンオフさせることができる。
さらに、本実施形態の同期整流型電源装置の制御方法によれば、同期側スイッチングトランジスタＦＥＴ２がオンするタイミングを、メインスイッチングトランジスタＦＥＴ１がオフしたときに入力信号ＦＲを検出するタイミングに近づけると、メインスイッチングトランジスタＦＥＴ１がオフした後に、同期側スイッチングトランジスタＦＥＴ２のドレインとソースとの間に接続されたダイオードＤに電流が流れる時間を短縮し、電流を同期側スイッチングトランジスタＦＥＴ２に流すことができる。そこで、ダイオードＤに電流が流れることにより発生する電力損失を低減させることができる。
【００７５】
本実施形態の同期整流型電源装置１０及びその制御回路２０においては、遅延回路４０が、印加される制御電圧ＶＣに応じ、遅延時間制御回路４１を流れる電流Ｉ２を増減させ、遅延信号ＦＰを出力するタイミングを変化させると、遅延信号ＦＰの位相を変化させ、前記遅延信号ＦＰの位相遅れ量（図４中の（１））又は前記遅延信号ＦＰの位相進み量（図４中の（２））を小さくし、遅延信号ＦＰの位相と入力信号ＦＲの位相との位相差を縮小させることができる。
また、本実施形態の同期整流型電源装置１０及びその制御回路２０によれば、位相差検出回路３０が、遅延回路４０によって該遅延回路４０から出力するタイミングが変更された遅延信号ＦＰの位相と、入力信号ＦＲの位相との位相差を繰り返し検出すると、検出結果は前記位相差がより縮小されたものになり、検出結果に基づいて変化する制御電圧ＶＣに応じ、遅延回路４０は、前記位相遅れ量又は前記位相進み量を小さくし、遅延信号ＦＰの位相と入力信号ＦＲの位相との位相差を縮小させる状態を継続させることができる。
【００７６】
本実施形態の同期整流型電源装置１０の制御方法によれば、入力信号ＦＲの位相と、一周期前の入力信号ＦＲを遅延させた遅延信号ＦＲとの位相差に応じ、制御電圧ＶＣを出力する。そして、本実施形態の制御方法は、制御電圧ＶＣに応じ、遅延時間制御回路４１を流れる電流Ｉ２を増減させ、遅延信号ＦＰを出力するタイミングを変化させると、遅延信号ＦＰの位相を変化させ、前記遅延信号ＦＰの位相遅れ量又は前記遅延信号ＦＰの位相進み量を小さくし、遅延信号ＦＰの位相と入力信号ＦＲの位相との位相差を縮小させることができる。
また、本実施形態の同期整流型電源装置１０の制御方法によれば、遅延回路４０から出力するタイミングが変更された遅延信号ＦＰの位相と、入力信号ＦＲの位相との位相差を繰り返し検出すると、検出結果は前記位相差がより縮小されたものになり、検出結果に基づいて変化する制御電圧ＶＣに応じ、前記位相遅れ量又は前記位相進み量を小さくし、遅延信号ＦＰの位相と入力信号ＦＲの位相との位相差を縮小させる状態を継続させることができる。
【００７７】
本実施形態の同期整流型電源装置１０及びその制御回路２０においては、電圧供給回路３３により、遅延信号ＦＰの位相遅れ量を小さくするために、電圧値を上昇させた制御電圧ＶＣ、又は遅延信号ＦＰの位相進み量を小さくするために、電圧値を下降させた制御電圧ＶＣが、それぞれ遅延回路４０に印加される。そこで、印加された制御電圧ＶＣに応じ、遅延回路４０は、上述したように、遅延信号ＦＰの出力タイミングを変化させ、遅延信号ＦＰの位相遅れ量又は遅延信号ＦＰの位相進み量を小さくし、遅延信号ＦＰの位相と入力信号ＦＲの位相との位相差を縮小させることができる。
【００７８】
本実施形態の同期整流型電源装置１０の制御方法によれば、遅延信号ＦＰの位相遅れ量を小さくするために、電圧値を上昇させた制御電圧ＶＣ、又は遅延信号ＦＰの位相進み量を小さくするために、電圧値を下降させた制御電圧ＶＣを、それぞれ発生させている。そこで、本実施形態の制御方法によれば、発生させた制御電圧ＶＣに応じ、遅延信号ＦＰの出力タイミングを変化させ、遅延信号ＦＰの位相遅れ量又は遅延信号ＦＰの位相進み量を小さくし、遅延信号ＦＰの位相と入力信号ＦＲの位相との位相差を縮小させることができる。
【００７９】
本実施形態の同期整流型電源装置１０及びその制御回路２０においては、メインスイッチングトランジスタＦＥＴ１がオフしたときに位相差検出回路３０によって検出される入力信号ＦＲの位相が、同期側スイッチングトランジスタＦＥＴ２をオン状態にする遅延信号ＦＰ１に同期する遅延信号ＦＰの位相に一致したときに、第１論理積ゲート回路ＡＮＤ１は、遅延信号ＦＰを通過させ、遅延信号ＦＰ１を、同期側スイッチングトランジスタＦＥＴ２のゲートに出力する。そこで、本実施形態では、メインスイッチングトランジスタＦＥＴ１がオフしたときに、遅延信号ＦＰ１が同期側スイッチングトランジスタＦＥＴ２のゲートに出力されて該トランジスタＦＥＴ２がオンし、両トランジスタＦＥＴ１及びＦＥＴ２が同時にオンすることを防ぐことができる。
【００８０】
本実施形態の同期整流型電源装置１０の制御方法によれば、メインスイッチングトランジスタＦＥＴ１がオフしたときに検出される入力信号ＦＲの位相が、同期側スイッチングトランジスタＦＥＴ２をオン状態にする遅延信号ＦＰ１に同期する遅延信号ＦＰの位相に一致したときに、遅延信号ＦＰ１を、同期側スイッチングトランジスタＦＥＴ２のゲートに出力する。そこで、本実施形態の制御方法によれば、メインスイッチングトランジスタＦＥＴ１がオフしたときに、遅延信号ＦＰ１が同期側スイッチングトランジスタＦＥＴ２のゲートに出力されて該トランジスタＦＥＴ２をオンさせ、両トランジスタＦＥＴ１及びＦＥＴ２が同時にオンすることを防ぐことができる。
【００８１】
本実施形態の同期整流型電源装置１０及びその制御回路２０においては、遅延時間制御回路４１が、制御電圧ＶＣに応じて増減する電流Ｉ２をコンデンサＣ３に出力すると、コンデンサＣ３に出力される電流値の違いにより、コンデンサＣ３の充電時間を調整することができる。そこで、本実施形態では、コンデンサＣ３の充電時間を調整することにより、コンデンサＣ３の両端の電圧が上昇する時間を変化させ、該電圧が上昇する時間に応じ、第２比較器ＣＯＭＰ２がハイレベルの遅延信号ＦＰを出力するタイミングを調整し、該遅延信号ＦＰが出力されるタイミングに合わせ、前記遅延信号ＦＰの遅延時間を変更することができる。
【００８２】
本実施形態の同期整流型電源装置１０及びその制御回路２０では、入力信号ＦＲの立ち上がりエッジのタイミングと遅延信号ＦＰの立ち上がりタイミングとが一致する時間（図４中のｔ５）において、Ｄフリップフロップ回路３４の入力端子Ｄには、第２論理積ゲート回路ＡＮＤ２によって出力されたハイレベル信号が入力される。そして、Ｄフリップフロップ回路３４は、遅延信号ＦＰがクロック端子ＣＫに入力されると、出力端子Ｑから、ハイレベルの位相確認信号ＬＯＣＫを出力する。そこで、本実施形態では、入力信号ＦＲの立ち上がりエッジのタイミングと遅延信号ＦＰの立ち上がりエッジのタイミングとが一致し、入力信号ＦＲの位相と遅延信号ＦＰの位相との位相差がなく、遅延信号ＦＰの位相遅れ量又は遅延信号ＦＰの位相進み量を調整する必要がないときに、前記遅延信号ＦＰに同期して、Ｄフリップフロップ回路３４が、位相確認信号ＬＯＣＫを出力することができる。
【００８３】
本実施形態の同期整流型電源装置１０の制御方法のように、入力信号ＦＲの立ち上がりエッジのタイミングと遅延信号ＦＰの立ち上がりエッジのタイミングとが一致する時間において、遅延信号ＦＰに同期して、位相確認信号ＦＰを出力すれば、入力信号ＦＲの位相と遅延信号ＦＰの位相との位相差がなく、遅延信号ＦＰの位相遅れ量又は遅延信号ＦＰの位相進み量を調整する必要がないときに、前記遅延信号ＦＰに同期して、位相確認信号ＬＯＣＫを出力することができる。
【００８４】
本発明は、上述した実施形態に限定されるものではなく、発明の趣旨を逸脱しない範囲内において構成の一部を適宜変更して実施することができる。上述した実施形態の同期整流型電源装置１０の制御回路２０は、単一の半導体チップ又は複数の半導体チップにより構成してもよい。また、同期整流型電源装置１０は、単一の半導体チップ又は複数の半導体チップにより構成してもよい。さらに、電子機器を、制御回路を備える同期整流型電源装置を用いるものとしてもよい。
【００８５】
本発明の技術思想により背景技術における課題を解決するための手段を、以下に列記する。
（付記１）  主スイッチ素子と逆並列ダイオードを有する整流用スイッチ素子との接続点にコイルが接続され、前記主スイッチ素子と前記整流用スイッチ素子とが一定の周期で交互にオンオフする同期整流型電源装置の制御回路において、
前記主スイッチ素子がオフしたことに起因して前記逆並列ダイオードを流れる電流に応じて、一定の周期で変化する前記接続点における第１信号の状態遷移を検出する検出部と、
前記検出部によって検出された前記第１信号の位相と一周期前の前記第１信号に基づいて生成される第２信号の位相との位相差に応じて前記第２信号の出力タイミングを調整することにより、前記位相差を調整する位相差調整部と、を備え、
前記位相差調整部によって出力タイミングが調整された前記第２信号に応じて前記整流用スイッチ素子をオンさせることを特徴とする同期整流型電源装置の制御回路。
（付記２）  前記位相差調整部は、前記第１信号の位相と前記第２信号の位相との位相差を繰り返し検出する位相差検出部と、前記位相差検出部の検出結果に応じて、一周期前の前記第１信号を遅延させる遅延時間を変化させて前記第２信号を出力する遅延部と、を備えることを特徴とする付記１に記載の同期整流型電源装置の制御回路。
（付記３）  前記位相差検出部は、
前記第２信号の位相が前記第１信号の位相よりも遅れていることを検出したことを条件に、前記第２信号の位相遅れ量を調整しない遅れ量非調整状態から前記位相遅れ量を小さくする遅れ量調整状態に遷移する位相遅れ検出信号を生成すると共に、前記第２信号の位相が前記第１信号の位相よりも進んでいることを検出したことを条件に、前記第２信号の位相進み量を調整しない進み量非調整状態から前記位相進み量を小さくする進み量調整状態に遷移する位相進み検出信号を生成する信号生成部と、
前記遅れ量調整状態又は前記進み量調整状態に応じた制御電圧を発生し該制御電圧を前記遅延部に供給する制御電圧供給部と、
前記遅れ量調整状態又は前記進み量調整状態を択一的に前記制御電圧供給部に指示し前記制御電圧を変化させる制御電圧調整部と、
を備えることを特徴とする付記２に記載の同期整流型電源装置の制御回路。
（付記４）  前記位相差検出部は、前記位相遅れ検出信号が前記遅れ量非調整状態であり、かつ、前記位相進み検出信号が前記進み量非調整状態であるときに、前記第１信号の位相と前記第２信号の位相とが一致したと判断する位相確認信号を出力し、前記位相確認信号が入力されたことを条件として、前記第２信号を前記整流用スイッチ素子に出力する第２信号出力部を備えることを特徴とする付記３に記載の同期整流型電源装置の制御回路。
（付記５）  前記遅延部は、コンデンサと、前記制御電圧に応じて前記コンデンサに対して電流を流し該コンデンサの出力電圧を変化させる電流供給部と、前記出力電圧と基準電圧とを比較して前記第２信号を出力する電圧比較部と、を備えることを特徴とする付記３に記載の同期整流型電源装置の制御回路。
（付記６）  前記位相差検出部は、前記位相遅れ検出信号が前記遅れ量非調整状態であり、かつ、前記位相進み検出信号が前記進み量非調整状態であるときに、前記位相遅れ検出信号と前記位相進み検出信号との論理積信号が入力される入力端子及び前記第２信号が入力されるクロック入力端子を有するＤフリップフロップを備え、
前記Ｄフリップフロップは、前記第２信号に同期して前記位相確認信号を出力することを特徴とする付記４に記載の同期整流型電源装置の制御回路。
（付記７）  主スイッチ素子と逆並列ダイオードを有する整流用スイッチ素子との接続点にコイルが接続され、前記主スイッチ素子と前記整流用スイッチ素子とが一定の周期で交互にオンオフする同期整流型電源装置において、
前記主スイッチ素子がオフしたことに起因して前記逆並列ダイオードを流れる電流に応じて、一定の周期で変化する前記接続点における第１信号の状態遷移を検出する検出部と、
前記検出部によって検出された前記第１信号の位相と一周期前の前記第１信号に基づいて生成される第２信号の位相との位相差に応じて前記第２信号の出力タイミングを調整することにより、前記位相差を調整する位相差調整部と、を備え、
前記位相差調整部によって出力タイミングが調整された前記第２信号に応じて前記整流用スイッチ素子をオンさせることを特徴とする同期整流型電源装置。
（付記８）  前記位相差調整部は、前記第１信号の位相と前記第２信号の位相との位相差を繰り返し検出する位相差検出部と、前記位相差検出部の検出結果に応じて、一周期前の前記第１信号を遅延させる遅延時間を変化させて前記第２信号を出力する遅延部と、を備えることを特徴とする付記７に記載の同期整流型電源装置。
（付記９）  前記位相差検出部は、
前記第２信号の位相が前記第１信号の位相よりも遅れていることを検出したことを条件に、前記第２信号の位相遅れ量を調整しない遅れ量非調整状態から前記位相遅れ量を小さくする遅れ量調整状態に遷移する位相遅れ検出信号を生成すると共に、前記第２信号の位相が前記第１信号の位相よりも進んでいることを検出したことを条件に、前記第２信号の位相進み量を調整しない進み量非調整状態から前記位相進み量を小さくする進み量調整状態に遷移する位相進み検出信号を生成する信号生成部と、
前記遅れ量調整状態又は前記進み量調整状態に応じた制御電圧を発生し該制御電圧を前記遅延部に供給する制御電圧供給部と、
前記遅れ量調整状態又は前記進み量調整状態を択一的に前記制御電圧供給部に指示し前記制御電圧を変化させる制御電圧調整部と、
を備えることを特徴とする付記８に記載の同期整流型電源装置。
（付記１０）  前記位相差検出部は、前記位相遅れ検出信号が前記遅れ量非調整状態であり、かつ、前記位相進み検出信号が前記進み量非調整状態であるときに、前記第１信号の位相と前記第２信号の位相とが一致したと判断する位相確認信号を出力し、前記位相確認信号が入力されたことを条件として、前記第２信号を前記整流用スイッチ素子に出力する第２信号出力部を備えることを特徴とする付記９に記載の同期整流型電源装置。
（付記１１）  前記遅延部は、コンデンサと、前記制御電圧に応じて前記コンデンサに対して電流を流し該コンデンサの出力電圧を変化させる電流供給部と、前記出力電圧と基準電圧とを比較して前記第２信号を出力する電圧比較部と、を備えることを特徴とする付記９に記載の同期整流型電源装置の制御回路。
（付記１２）  前記位相差検出部は、前記位相遅れ検出信号が前記遅れ量非調整状態であり、かつ、前記位相進み検出信号が前記進み量非調整状態であるときに、前記位相遅れ検出信号と前記位相進み検出信号との論理積信号が入力される入力端子及び前記第２信号が入力されるクロック入力端子を有するＤフリップフロップを備え、
前記Ｄフリップフロップは、前記第２信号に同期して前記位相確認信号を出力することを特徴とする付記１０に記載の同期整流型電源装置。
（付記１３）  主スイッチ素子と逆並列ダイオードを有する整流用スイッチ素子との接続点にコイルが接続され、前記主スイッチ素子と前記整流用スイッチ素子とが一定の周期で交互にオンオフする同期整流型電源装置の制御方法において、
前記主スイッチ素子がオフしたことに起因して前記逆並列ダイオードを流れる電流に応じて、一定の周期で変化する前記接続点における第１信号の状態遷移を検出する検出ステップと、
前記検出ステップによって検出された前記第１信号の位相と一周期前の前記第１信号に基づいて生成される第２信号の位相との位相差に応じて前記第２信号の出力タイミングを調整することにより、前記位相差を調整する位相差調整ステップと、を備え、
前記位相差調整ステップによって出力タイミングが調整された前記第２信号に応じて前記整流用スイッチ素子をオンさせることを特徴とする同期整流型電源装置の制御方法。
（付記１４）  前記位相差調整ステップは、前記第１信号の位相と前記第２信号の位相との位相差を繰り返し検出する位相差検出ステップと、前記位相差検出ステップの検出結果に応じて、一周期前の前記第１信号を遅延させる遅延時間を変化させて前記第２信号を出力する遅延ステップと、を備えることを特徴とする付記１３に記載の同期整流型電源装置の制御方法。
（付記１５）  前記位相差検出ステップは、
前記第２信号の位相が前記第１信号の位相よりも遅れていることを検出したことを条件に、前記第２信号の位相遅れ量を調整しない遅れ量非調整状態から前記位相遅れ量を小さくする遅れ量調整状態に遷移する位相遅れ検出信号を生成する位相遅れ検出信号生成ステップと、
前記第２信号の位相が前記第１信号の位相よりも進んでいることを検出したことを条件に、前記第２信号の位相進み量を調整しない進み量非調整状態から前記位相進み量を小さくする進み量調整状態に遷移する位相進み検出信号を生成する位相進み検出信号生成ステップと、
前記遅れ量調整状態又は前記進み量調整状態に応じた制御電圧を発生させる電圧発生ステップと、
前記遅れ量調整状態又は前記進み量調整状態を択一的に指示し前記電圧発生ステップによって発生させる前記制御電圧を変化させる電圧調整ステップと、
を備えることを特徴とする付記１４に記載の同期整流型電源装置の制御方法。
（付記１６）  前記位相差検出ステップは、前記位相遅れ検出信号が前記遅れ量非調整状態であり、かつ、前記位相進み検出信号が前記進み量非調整状態であるときに、前記第１信号の位相と前記第２信号の位相とが一致したと判断する位相確認信号を出力するステップと、前記位相確認信号が入力されたことを条件として、前記第２信号を前記整流用スイッチ素子に出力するステップと、を備えることを特徴とする付記１５に記載の同期整流型電源装置の制御方法。
（付記１７）  前記位相差検出ステップは、前記位相遅れ検出信号が前記遅れ量非調整状態であり、かつ、前記位相進み検出信号が前記進み量非調整状態であるときに、前記第２信号に同期して前記位相確認信号を出力するステップを備えることを特徴とする付記１６に記載の同期整流型電源装置の制御方法。
【図面の簡単な説明】
【００８６】
【図１】本発明の一実施形態に係る同期整流型電源装置の回路構成図である。
【図２】位相差検出回路の回路構成図である。
【図３】遅延回路の回路構成図である。
【図４】位相差検出回路の動作を示すタイミングチャートである
【図５】従来の同期整流型電源装置の回路構成図である。
【符号の説明】
【００８７】
１０        同期整流型電源装置
２０        制御回路
３０        位相差検出回路
３１        信号生成回路
３２        電圧調整回路
３３        電圧供給回路
３４        Ｄフリップフロップ回路
４０        遅延回路
４１        遅延時間制御回路
ＡＮＤ１    第１論理積ゲート回路
Ｃ３        コンデンサ
ＣＯＭＰ１  第１比較器
ＣＯＭＰ２  第２比較器
Ｄ          ダイオード
ＦＥＴ１    メインスイッチングトランジスタ
ＦＥＴ２    同期側スイッチングトランジスタ
ＦＰ        遅延信号
ＦＲ        入力信号
ＬＯＣＫ    位相確認信号
ＶＣ        制御電圧
ＶＲＥＦ    基準電圧
【図１】
2008086132.tif 000003
【図２】
2008086132.tif 000004
【図３】
2008086132.tif 000005
【図４】
2008086132.tif 000006
【図５】
2008086132.tif 000007