(57)【要約】【課題】  半導体メモリをシステムの仕様に応じて最適に動作させ、消費電力を削減する。【解決手段】  アクセス制御部は、アクセス要求およびリフレッシュ要求に応答して、メモリブロックのアクセス動作およびリフレッシュ動作を実行する。アクセス制御部は、モード設定部のセルモード情報に応じて、各メモリブロックをシングルセルモードまたはツインセルモードで動作させる。リフレッシュ制御部は、モード設定部に非実行が設定されたメモリブロックのリフレッシュ動作を禁止する。高い信頼性を必要とするメモリブロックのみツインセルモードで動作させ、かつ、メモリブロックのリフレッシュ動作を選択的に禁止することにより、半導体メモリをシステムの仕様に応じて最適に動作させることができ、消費電力を削減できる。【選択図】    図１
2008084426.tif 000002
【特許請求の範囲】
【請求項１】
ダイナミックメモリセルを有する複数のメモリブロックと、
リフレッシュ動作の許可／禁止を示すリフレッシュモード情報が前記メモリブロック毎に設定されるリフレッシュモード部と、シングルセルモードまたはツインセルモードを示すセルモード情報が前記メモリブロック毎に設定されるセルモード部とを有するモード設定部と、
アクセス要求およびリフレッシュ要求に応答して、前記メモリブロックのアクセス動作およびリフレッシュ動作を実行するとともに、前記セルモード部に設定されたセルモード情報に応じて、前記各メモリブロックをシングルセルモードまたはツインセルモードで動作させるアクセス制御部と、
禁止が設定されたリフレッシュモード部に対応するメモリブロックのリフレッシュ要求が前記アクセス制御部に供給されることを禁止するリフレッシュ制御部とを備え、
前記シングルセルモードは、１つのメモリセルにデータを保持する動作モードであり、
前記ツインセルモードは、一対のメモリセルに相補のデータを保持する動作モードであることを特徴とする半導体メモリ。
【請求項２】
請求項１記載の半導体メモリにおいて、
前記アクセス要求および前記リフレッシュ要求に応答して前記アクセス動作および前記リフレッシュ動作が実行される通常動作モードと、
前記リフレッシュ動作のみが実行されるスタンバイ動作モードとを備え、
前記アクセス制御部および前記リフレッシュ制御部は、前記モード設定部の変更に応答して、動作モードを維持したまま、変更された情報にしたがって動作することを特徴とする半導体メモリ。
【請求項３】
請求項１記載の半導体メモリにおいて、
前記一対のメモリセルにそれぞれ接続された相補のビット線と、
前記一対のメモリセルにそれぞれ接続された一対のワード線とを備え、
前記アクセス制御部は、アクセスコマンドに対応して供給するロウアドレスに応じて前記ワード線を選択するワードデコーダを含み、
前記ワードデコーダは、シングルセルモードが設定されたセルモード部に対応するメモリブロックがアクセスされるときに、前記ロウアドレスに応じて前記ワード線の一方を選択し、ツインセルモードが設定されたセルモード部に対応するメモリブロックがアクセスされるときに、前記一対のワード線を選択することを特徴とする半導体メモリ。
【請求項４】
請求項３記載の半導体メモリにおいて、
前記ワードデコーダは、
ツインセルモードが設定されたセルモード部に対応するメモリブロックがアクセスされることを検出したときに、ツインセルモード信号を活性化するツイン検出回路と、
前記ロウアドレスに応じて前記ワード線をそれぞれ選択するためのデコード信号を生成し、前記ツインセルモード信号が活性化されているときに、前記ロウアドレスの最下位ビットのデコード論理を無効にするデコード回路とを備えていることを特徴とする半導体メモリ。
【請求項５】
請求項１記載の半導体メモリにおいて、
前記リフレッシュ制御部は、
リフレッシュ動作を実行するメモリブロックおよびメモリセルを示すリフレッシュアドレスを、リフレッシュ要求に応答して順次生成するリフレッシュアドレスカウンタと、
前記リフレッシュアドレスが示すメモリブロックが、禁止が設定されたリフレッシュモード部に対応するメモリブロックと一致するときに、前記リフレッシュ要求の前記アクセ
ス制御部への供給を禁止し、前記リフレッシュアドレスが示すメモリブロックが、許可が設定されたリフレッシュモード部に対応するメモリブロックと一致するときに、前記リフレッシュ要求の前記アクセス制御部への供給を許可するリフレッシュ制御回路とを備えていることを特徴とする半導体メモリ。
【請求項６】
請求項１記載の半導体メモリにおいて、
前記アクセス制御部は、前記セルモード部のセルモード情報が、前記シングルセルモードから前記ツインセルモードを示す情報に変更されたときに、対応するメモリブロックの全ての前記メモリセルがアクセスされるまで過渡ツインセルモードで動作させた後、前記ツインセルモードで動作させ、
前記過渡ツインセルモードは、前記一対のメモリセルの一方のアクセスを開始した後に、前記一対のメモリセルの他方のアクセスを開始することで、メモリセルの一方に保持されているデータを前記一対のメモリセルに相補のデータとして保持するための動作モードであることを特徴とする半導体メモリ。
【請求項７】
請求項６記載の半導体メモリにおいて、
前記アクセス制御部は、
前記セルモード部のセルモード情報が、前記シングルセルモードから前記ツインセルモードを示す情報に変更されたときに、前記メモリブロック毎に遷移検出信号を出力する遷移検出回路と、
前記遷移検出信号の活性化後、対応するメモリブロックの全ての前記メモリセルがアクセスされたときにアクセス完了信号を出力するアクセス検出回路と、
前記遷移検出信号に応答して、対応するメモリブロックの動作モードをシングルセルモードから過渡ツインセルモードに変更し、前記アクセス完了信号に応答して、対応するメモリブロックの動作モードを過渡ツインセルモードからツインセルモードに変更するモード変更回路とを備えていることを特徴とする半導体メモリ。
【請求項８】
請求項７記載の半導体メモリにおいて、
前記リフレッシュ制御部は、
リフレッシュ動作を実行するメモリブロックとメモリセルとを示すリフレッシュアドレスを、リフレッシュ要求に応答して順次生成するリフレッシュアドレスカウンタを備え、
前記アクセス検出回路は、前記リフレッシュアドレスカウンタにより生成されるリフレッシュアドレスをモニタすることにより、対応するメモリブロックの全ての前記メモリセルがアクセスされたことを検出することを特徴とする半導体メモリ。
【請求項９】
請求項１記載の半導体メモリにおいて、
前記リフレッシュ要求を周期的に生成するリフレッシュ要求生成回路を備え、
前記リフレッシュ制御回路は、前記リフレッシュ要求生成回路により生成されるリフレッシュ要求のみに応答して、前記リフレッシュ動作を実行することを特徴とする半導体メモリ。
【請求項１０】
半導体メモリと、前記半導体メモリをアクセスするコントローラとを備えたシステムであって、
前記半導体メモリは、
ダイナミックメモリセルを有する複数のメモリブロックと、
リフレッシュ動作の許可／禁止を示すリフレッシュモード情報が前記メモリブロック毎に設定されるリフレッシュモード部と、シングルセルモードまたはツインセルモードを示すセルモード情報が前記メモリブロック毎に設定されるセルモード部とを有するモード設定部と、
アクセス要求およびリフレッシュ要求に応答して、前記メモリブロックのアクセス動作
およびリフレッシュ動作を実行するとともに、前記セルモード部に設定されたセルモード情報に応じて、前記各メモリブロックをシングルセルモードまたはツインセルモードで動作させるアクセス制御部と、
禁止が設定されたリフレッシュモード部に対応するメモリブロックのリフレッシュ要求が前記アクセス制御部に供給されることを禁止するリフレッシュ制御部とを備え、
前記コントローラは、前記モード設定部に前記リフレッシュモード情報および前記セルモード情報を設定し、前記半導体メモリのアクセスを制御し、
前記シングルセルモードは、１つのメモリセルにデータを保持する動作モードであり、
前記ツインセルモードは、一対のメモリセルに相補のデータを保持する動作モードであることを特徴とするシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ダイナミックメモリセルを有する半導体メモリに関する。
【背景技術】
【０００２】
ＤＲＡＭおよび擬似ＳＲＡＭ等の半導体メモリは、ダイナミックメモリセルに書き込まれたデータを保持するために周期的にリフレッシュ動作が必要である。このため、例えば、ＤＲＡＭを携帯端末のワークメモリとして使用する場合、携帯端末を使用していない状態でもデータを保持しておくだけで電力が消費され、バッテリーは消耗してしまう。
【０００３】
ＤＲＡＭのスタンバイ動作モード時（データ保持モード時）の消費電力を減らすために、ツインセル手法およびパーシャルリフレッシュ手法が提案されている（例えば、特許文献１参照）。ツインセル技術では、スタンバイ動作モード中に相補のビット線に接続された一対のメモリセルに相補のデータを記憶する。これにより、メモリセルのデータ保持時間を長くでき、リフレッシュ動作の頻度を下げることができる。パーシャルリフレッシュ技術では、スタンバイ動作モード中にデータを保持するメモリセルの数を減らすことで、全てのメモリセルをリフレッシュするために必要なリフレッシュ動作の回数を減らすことができる。この結果、消費電力を削減できる。
【特許文献１】特開２００２−１７０３８６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、従来のツインセル機能を有する半導体メモリでは、ツインセル領域とシングルセル領域を混在させることはできない。また、従来のパーシャルリフレッシュ機能は、データ保持モード中でのみ有効な機能である。このため、アクセス動作が実行される通常動作モード中には、全てのメモリ領域のデータが保持される。
【０００５】
半導体メモリの記憶容量の増加に伴い、様々な種類のデータが１つの半導体メモリに記憶可能になってきている。換言すれば、信頼性のレベルが異なるデータや、メモリセルに書き込んでから読み出されるまでの保持時間が異なるデータが、１つの半導体メモリに記憶される場合がある。従来、このような場合にも、半導体メモリの動作モードは、信頼性が最も高いデータ、あるいは保持時間が最も長いデータに合わせて設定される。例えば、信頼性が要求される場合、全てのメモリ領域をツインセルモードで動作しなくてはならない。しかし、ツインセルモードでは、情報の記憶容量は半分になる。この結果、記憶容量の大きい半導体メモリを採用する場合、消費電力が増加してしまう。
【０００６】
ダイナミックメモリセルのデータ保持時間は、リフレッシュ動作を実行しないときに、例えば５０ｍｓである。一方、システムによっては、ある種のデータの保持時間が１０ｍｓ程度でよい場合がある。この場合、このデータを記憶するメモリセルのリフレッシュは不要である。しかし、ダイナミックメモリセルを有する従来の半導体メモリでは、通常動作モード中に、全てのメモリセルがリフレッシュされる必要がある。特に、オートリフレッシュモードモードを有するＤＲＡＭや、擬似ＳＲＡＭでは、リフレッシュアドレスカウンタを有しており、リフレッシュ動作は、通常動作モード中に全てのメモリセルに対して順次実行される。リフレッシュが不要なメモリセルに対してリフレッシュ動作が実行されるため、無駄な消費電力が消費される。
【０００７】
本発明の目的は、半導体メモリをシステムの仕様に応じて最適に動作させ、消費電力を削減することである。
【課題を解決するための手段】
【０００８】
本発明の一形態では、アクセス制御部は、アクセス要求およびリフレッシュ要求に応答して、メモリブロックのアクセス動作およびリフレッシュ動作を実行する。また、アクセス制御部は、モード設定部のセルモード部に設定されたセルモード情報に応じて、各メモリブロックをシングルセルモードまたはツインセルモードで動作させる。高い信頼性を必要とするメモリブロックのみツインセルモードで動作させることにより、半導体メモリの記憶容量を最小限にでき、消費電力の増加を防止できる。リフレッシュ制御部は、モード設定部において禁止が設定されたリフレッシュモード部に対応するメモリブロックのリフレッシュ要求がアクセス制御部に供給されることを禁止する。メモリブロックのリフレッシュ動作を選択的に禁止することにより、消費電力を削減できる。この結果、半導体メモリをシステムの仕様に応じて最適に動作させることができ、消費電力を削減できる。
【発明の効果】
【０００９】
本発明では、半導体メモリをシステムの仕様に応じて最適に動作でき、消費電力を削減できる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施形態を図面を用いて説明する。図中、太線で示した信号線は、複数本で構成されている。また、太線が接続されているブロックの一部は、複数の回路で構成されている。信号が伝達される信号線には、信号名と同じ符号を使用する。先頭に”／”の付いている信号は、負論理を示している。末尾または末尾の数字の前に”Ｚ”、”Ｘ”の付いている信号は、正論理および負論理をそれぞれ示している。図中の二重丸は、外部端子を示している。
【００１１】
図１は、本発明の第１の実施形態を示している。半導体メモリＭＥＭは、例えば、ＦＣＲＡＭ（Fast Cycle RAM）である。ＦＣＲＡＭは、ＤＲＡＭのメモリセルを有し、ＳＲＡＭのインタフェースを有する擬似ＳＲＡＭである。メモリＭＥＭは、コマンドデコーダ１０、モードレジスタ１２（モード設定部）、アドレス入力回路１４、データ入出力回路１６、リフレッシュタイマ１８（リフレッシュ要求生成回路）、リフレッシュアドレスカウンタ２０、アドレススイッチ回路２２、アドレス比較回路２４、リフレッシュ制御回路２６、コア制御回路２８およびメモリコア３０を有している。
【００１２】
コマンドデコーダ１０は、チップイネーブル信号／ＣＥ１、ライトイネーブル信号／ＷＥおよびアウトプットイネーブル信号／ＯＥの論理レベルに応じて認識したコマンドＣＭＤを、メモリコア３０のアクセス動作を実行するために読み出しコマンドＲＤ、書き込みコマンドＷＲおよびモードレジスタ設定コマンドＭＲＳ等として出力する。読み出しコマンドＲＤおよび書き込みコマンドＷＲは、メモリコア３０をアクセス動作するためのアクセスコマンド（アクセス要求）である。モードレジスタ設定コマンドＭＲＳは、モードレジスタ１２を設定するためのコマンドである。
【００１３】
モードレジスタ１２は、例えば、モードレジスタ設定コマンドＭＲＳとともに供給されるアドレス信号ＡＤ０−１８に応じて設定される。モードレジスタ１２は、設定された値に応じてセルモード信号ＲＴＺ０−３およびリフレッシュモード信号ＲＦＦＺ０−３を出力する。モードレジスタ１２の詳細は、図２で説明する。セルモード信号ＲＴＺ０−３は、メモリブロックＢＬＫ０−３の動作モードをそれぞれ示す信号である。リフレッシュモード信号ＲＦＦＺ０−３は、メモリブロックＢＬＫ０−３のリフレッシュ動作を実行するか否かをそれぞれ示す信号である。
【００１４】
アドレス入力回路１４は、アドレス信号ＡＤ０−１８を受け、受けたアドレスをロウア
ドレス信号ＡＤ１０−１８およびコラムアドレス信号ＡＤ０−９として出力する。ロウアドレス信号ＡＤ１０−１８は、後述するメモリブロックＢＬＫ０−３およびメモリブロックＢＬＫ０−３内のワード線ＷＬを選択するために使用される。コラムアドレス信号ＡＤ０−９は、ビット線ＢＬ、／ＢＬを選択するために使用される。
【００１５】
データ入出力回路１６は、書き込みデータ信号をデータ端子ＤＱ１−１６を介して受信し、受信したデータ信号をデータバスＤＢに出力する。また、データ入出力回路１６は、メモリセルＭＣからの読み出しデータ信号をデータバスＤＢを介して受信し、受信したデータ信号をデータ端子ＤＱ１−１６に出力する。
【００１６】
リフレッシュタイマ１８は、リフレッシュ要求信号ＲＲＥＱＺを所定の周期で出力する発振器を有している。リフレッシュアドレスカウンタ２０は、リフレッシュ要求信号ＲＲＥＱＺに応答して、リフレッシュアドレス信号ＲＦＡ１０−１８を順次生成する。リフレッシュアドレス信号ＲＦＡ１０−１８は、ロウアドレス信号ＡＤ１０−１８に対応するアドレス信号である。リフレッシュアドレス信号ＲＦＡ１７−１８は、リフレッシュ動作を実行するメモリブロックＢＬＫ０−３を示し、リフレッシュアドレス信号ＲＦＡ１０−１６は、リフレッシュ動作を実行するメモリセルＭＣを示す。換言すれば、リフレッシュアドレス信号ＲＦＡ１０−１８は、メモリブロックＢＬＫ０−３およびワード線ＷＬを選択するためのロウアドレス信号である。
【００１７】
アドレススイッチ回路２２は、リフレッシュ動作を実行するときにリフレッシュアドレス信号ＲＦＡ１０−１８を選択し（ＲＥＦＺ＝Ｈ）、リフレッシュ動作を実行しないときにロウアドレス信号ＡＤ１０−１８を選択し（ＲＥＦＺ＝Ｌ）、選択した信号を内部アドレス信号ＩＡＤ１０−１８としてメモリコア３０に出力する。
【００１８】
アドレス比較回路２４は、リフレッシュアドレス信号ＲＦＡ１７−１８により示されるリフレッシュ対象のメモリブロックＢＬＫ（ＢＬＫ０−３のいずれか）と、リフレッシュリフレッシュモード信号ＲＦＦＺ０−３によりリフレッシュ動作の禁止が設定されたメモリブロックＢＬＫとを比較する。アドレス比較回路２４は、リフレッシュ動作の禁止が設定されているメモリブロックＢＬＫがリフレッシュ対象のメモリブロックＢＬＫである間、スキップ信号ＳＫＩＰＺを活性化する。
【００１９】
リフレッシュ制御回路２６は、リフレッシュ要求信号ＲＲＥＱに応答してリフレッシュ要求信号ＲＥＦＰＺを出力する。但し、リフレッシュ制御回路２６は、スキップ信号ＳＫＩＰＺの活性化中、リフレッシュ要求信号ＲＥＦＰＺのコア制御回路２８への出力をマスクする。すなわち、リフレッシュ制御回路２６は、リフレッシュアドレス信号ＲＦＡ１７−１８が示すメモリブロックＢＬＫが、リフレッシュ動作の禁止が設定されたメモリブロックＢＬＫと一致するときに、リフレッシュ要求ＲＥＦＰＺのコア制御回路２８への供給を禁止する。リフレッシュ制御回路２６は、リフレッシュアドレス信号ＲＦＡ１７−１８が示すメモリブロックＢＬＫが、リフレッシュ動作を許可されたメモリブロックＢＬＫと一致するときに、リフレッシュ要求ＲＥＦＰＺのコア制御回路２８への供給を許可する。なお、この実施形態のメモリＭＥＭは、擬似ＳＲＡＭであるため、リフレッシュ動作は、リフレッシュタイマ１８により生成されるリフレッシュ要求信号ＲＲＥＱＺのみに応答して実行される。
【００２０】
コア制御回路２８は、読み出しコマンドＲＤ、書き込みコマンドＷＲおよびリフレッシュ要求ＲＥＦＰＺに応答してメモリコア３０に読み出し動作、書き込み動作およびリフレッシュ動作を実行させるためのロウタイミング信号ＲＡＳＺ、ワード線活性化信号ＷＬＺ、センスアンプ活性化信号ＳＡＥＺ、コラム制御信号ＣＬＺおよびプリチャージ制御信号ＰＲＥＺを出力する。ロウタイミング信号ＲＡＳＺは、メモリコア３０の動作を制御する
ための基本タイミング信号である。プリチャージ制御信号ＰＲＥＺ、ワード線活性化信号ＷＬＺ、センスアンプ活性化信号ＳＡＥＺおよびコラム制御信号ＣＬＺは、ロウタイミング信号ＲＡＳＺに基づいて順次に生成される。
【００２１】
ワード線活性化信号ＷＬＺは、ワード線ＷＬの活性化タイミングを制御するタイミング信号である。センスアンプ活性化信号ＳＡＥＺは、センスアンプＳＡの活性化タイミングを制御するタイミング信号である。コラム制御信号ＣＬＺは、コラムスイッチＣＳＷのオンタイミングを制御するタイミング信号である。プリチャージ制御信号ＰＲＥＺは、プリチャージ回路ＰＲＥのオン／オフを制御するタイミング信号である。
【００２２】
コア制御回路２８は、リフレッシュ動作を実行するときに、リフレッシュ信号ＲＥＦＺを高論理レベル（Ｈ）に変化し、リフレッシュ動作を実行しないときに、リフレッシュ信号ＲＥＦＺを低論理レベル（Ｌ）に変化する。コア制御回路２８は、読み出しコマンドＲＤおよび書き込みコマンドＷＲと、リフレッシュ要求ＲＥＦＰＺとの優先順を決めるための図示しないアービタを有している。例えば、コア制御回路２８は、読み出しコマンドＲＤとリフレッシュ要求ＲＥＦＰＺを同時に受けたとき、リフレッシュ要求ＲＥＦＰＺを優先させる。読み出しコマンドＲＤに応答する読み出し動作は、リフレッシュ要求ＲＥＦＰＺに応答するリフレッシュ動作が完了するまで保留される。逆に、読み出し動作中にリフレッシュ要求ＲＥＦＰＺが供給されたとき、リフレッシュ要求ＲＲＥＱに応答するリフレッシュ動作は、一時保留され、読み出し動作の実行後に実行される。
【００２３】
メモリコア３０は、４つのメモリブロックＢＬＫ０−３、ワードデコーダＷＤＥＣ、センスアンプＳＡ、プリチャージ回路ＰＲＥ、コラムスイッチＣＳＷ、コラムデコーダＣＤＥＣ、リードアンプＲＡおよびライトアンプＷＡを有している。各メモリブロックＢＬＫ０−３は、複数のダイナミックメモリセルＭＣと、一方向に並ぶメモリセルＭＣに接続されたワード線ＷＬと、一方向と直交する方向に並ぶメモリセルＭＣに接続されたビット線ＢＬ、／ＢＬとを有する。メモリセルＭＣは、データを電荷として保持するためのキャパシタと、このキャパシタに一端をビット線ＢＬ（または／ＢＬ）に接続するための転送トランジスタとを有している。キャパシタの他端は、プリチャージ電圧線ＶＰＲに接続されている。転送トランジスタのゲートは、ワード線ＷＬに接続されている。ワード線ＷＬの選択により、読み出し動作、書き込み動作およびリフレッシュ動作のいずれかが実行される。
【００２４】
ワードデコーダＷＤＥＣは、アクセスするメモリブロックＢＬＫ０−３を選択するために、内部アドレス信号ＩＡＤ１７−１８（ブロックアドレス信号）をデコードする。また、ワードデコーダＷＤＥＣは、ワード線ＷＬのいずれかを選択するために、内部アドレス信号ＩＡＤ１０−１６をデコードする。コラムアドレスデコーダＣＤＥＣは、データ端子ＤＱ１−１６に対応するビット線対ＢＬ、／ＢＬを選択するために、コラムアドレス信号ＩＡＤ０−９をデコードする。
【００２５】
センスアンプＳＡは、ビット線対ＢＬ、／ＢＬに読み出されたデータ信号の信号量の差を増幅する。プリチャージ回路ＰＲＥは、ビット線ＢＬ、／ＢＬにプリチャージ電圧を供給する。コラムスイッチＣＳＷは、コラムアドレス信号ＩＡＤ０−９に対応するビット線ＢＬ、／ＢＬをリードアンプＲＡおよびライトアンプＷＡに接続する。リードアンプＲＡは、読み出しアクセス動作時に、コラムスイッチＣＳＷを介して出力される相補の読み出しデータを増幅する。ライトアンプＷＡは、書き込みアクセス動作時に、データバスＤＢを介して供給される相補の書き込みデータを増幅し、ビット線対ＢＬ、／ＢＬに供給する。
【００２６】
なお、リフレッシュアドレスカウンタ２０、アドレス比較回路２４およびリフレッシュ
制御回路２６は、リフレッシュ動作の禁止が設定されたメモリブロックＢＬＫのリフレッシュ要求ＲＥＦＰＺがコア制御回路２８に供給されることを禁止するリフレッシュ制御部として機能する。コア制御回路２８およびワードデコーダＷＤＥＣは、アクセス要求ＲＤ、ＷＲおよびリフレッシュ要求ＲＲＥＱＺに応答して、メモリブロックＢＬＫ０−３のアクセス動作およびリフレッシュ動作を実行するとともに、モードレジスタ１２から出力されるセルモード信号ＲＴＺ０−３（セルモード情報）に応じて、各メモリブロックＢＬＫをシングルセルモードまたはツインセルモードで動作させるアクセス制御部として機能する。
【００２７】
図２は、図１に示したモードレジスタ１２の詳細を示している。モードレジスタ１２は、リフレッシュモードビットＲＦＦＺ０−３（リフレッシュモード部）およびセルモードビットＲＴＺ０−３（セルモード部）を有している。リフレッシュモードビットＲＦＦＺ０−３は、メモリブロックＢＬＫ０−３にそれぞれ対応して設けられ、リフレッシュ動作の許可／禁止を示すリフレッシュモード情報が設定される。セルモードビットＲＴＺ０−３は、メモリブロックＢＬＫ０−３にそれぞれ対応して設けられ、シングルセルモードまたはツインセルモードを示すセルモード情報が設定される。
【００２８】
リフレッシュモードビットＲＦＦＺ０−３に論理０が設定されているとき、対応するメモリブロックＢＬＫ０−３のリフレッシュ動作は許可され、リフレッシュモードビットＲＦＦＺ０−３に論理１が設定されているとき、対応するメモリブロックＢＬＫ０−３のリフレッシュ動作は禁止される。セルモードビットＲＴＺ０−３に論理０が設定されているとき、対応するメモリブロックＢＬＫ０−３はシングルセルモードで動作し、セルモードビットＲＴＺ０−３に論理１が設定されているとき、対応するメモリブロックＢＬＫ０−３はツインセルモードで動作する。ここで、シングルセルモードは、１つのメモリセルＭＣにデータを保持する動作モードであり、ツインセルモードは、一対のメモリセルＭＣに相補のデータを保持する動作モードである。
【００２９】
図３は、図１に示したアドレス比較回路２４の詳細を示している。アドレス比較回路２４は、リフレッシュアドレス信号ＲＦＡ１７−１８をデコードするデコーダＲＥＦＤＥＣ、およびデコーダＲＥＦＤＥＣから出力されるデコード信号ＲＥＦＢＬＫ０−３とリフレッシュモード信号ＲＦＦＺ０−３とを比較する比較器ＣＭＰを有している。デコーダＲＥＦＤＥＣは、例えば、リフレッシュアドレス信号ＲＦＡ１７−１８の値が”００”のとき、メモリブロックＢＬＫ０がリフレッシュ対象であることを示すデコード信号ＲＥＦＢＬＫ０を高論理レベルに活性化する。すなわち、デコーダＲＥＦＤＥＣは、リフレッシュアドレス信号ＲＦＡ１７−１８の値に応じて、デコード信号ＲＥＦＢＬＫ０−３のいずれかを高論理レベルに活性化する。
【００３０】
比較器ＣＭＰは、高論理レベルのデコード信号ＲＥＦＢＬＫ（ＲＥＦＢＬＫ０−３のいずれか）に対応するリフレッシュモード信号ＲＦＦＺ（ＲＦＦＺ０−３のいずれか）が高論理レベルのときに、スキップ信号ＳＫＩＰＺを活性化する。すなわち、リフレッシュアドレス信号ＲＦＡ１０−１８が示すメモリブロックＢＬＫが、リフレッシュ動作の禁止が設定されたリフレッシュモードビットＲＦＦＺ（＝１）に対応するメモリブロックＢＬＫと一致するときに、スキップ信号ＳＫＩＰＺは活性化される。リフレッシュアドレス信号ＲＦＡ１０−１８が示すメモリブロックＢＬＫが、リフレッシュ動作を許可されたリフレッシュモードビットＲＦＦＺ（＝０）に対応するメモリブロックＢＬＫと一致するときに、スキップ信号ＳＫＩＰＺは非活性化される。
【００３１】
図４は、図１に示したワードデコーダＷＤＥＣの詳細を示している。ワードデコーダＷＤＥＣは、プリデコーダＲＡＤＥＣ、メインワードデコーダＭＷＤＥＣ、ブロックデコーダＲＲＤＥＣ、クオータデコーダＲＡＱＤＥＣ、クオータドライバＱＤＲＶおよびサブワ
ードデコーダＳＷＤＥＣを有している。ワードデコーダＷＤＥＣは、図１のコア制御回路２８から出力されるロウタイミング信号ＲＡＳＺに同期して動作する。
【００３２】
プリデコーダＲＡＤＥＣは、メインワード線ＭＷＬＸ０−３１を選択するために、内部ロウアドレス信号ＩＡＤ１２−１４の値に対応するデコード信号ＲＡＡＺ（ＲＡＡＺ０−７のいずれか）と内部ロウアドレス信号ＩＡＤ１５−１６の値に対応するデコード信号ＲＡＢＺ（ＲＡＢＺ０−３のいずれか）を高論理レベルに活性化する。プリデコーダＲＡＤＥＣは、メモリブロックＢＬＫ０−３に共通に形成されている。メインワードデコーダＭＷＤＥＣは、デコード信号ＲＡＡＺ０−７、ＲＡＢＺ０−３に応じて、メインワード線ＭＷＬＸ０−３１のいずれかを低論理レベルに活性化する。メインワードデコーダＭＷＤＥＣは、メモリブロックＢＬＫ０−３毎に形成されている。
【００３３】
ブロックデコーダＲＲＤＥＣは、アクセス動作およびリフレッシュ動作を実行するメモリブロックＢＬＫ０−３を選択するために、内部ロウアドレス信号ＩＡＤ１７−１８の値に対応するブロックデコード信号ＲＲＺ（ＲＲＺ０−３のいずれか）を高論理レベルに活性化する。ブロックデコード信号ＲＲＺ０−３は、メモリブロックＢＬＫ０−３をそれぞれ選択するための信号である。ブロックデコーダＲＲＤＥＣは、メモリブロックＢＬＫ０−３に共通に形成されている。
【００３４】
クオータデコーダＲＡＱＤＥＣは、サブワード線ＳＷＬ（ワード線ＷＬ）を選択するために、内部ロウアドレス信号ＩＡＤ１０−１１の値に対応するデコード信号ＲＡＱＺ（ＲＡＱＺ０−３のいずれか）を高論理レベルに活性化する。但し、クオータデコーダＲＡＱＤＥＣは、ツインセルモードが設定されているメモリブロックＢＬＫにアクセス動作またはリフレッシュ動作が実行されるときに、一対のデコード信号ＲＡＱ（ＲＡＱ０−１またはＲＡＱ２−３）を高論理レベルに活性化する。すなわち、クオータデコーダＲＡＱＤＥＣは、セルモード信号ＲＴＺ０−３が高論理レベルのときに、ツインセルモードが設定されていると判断する。クオータデコーダＲＡＱＤＥＣは、メモリブロックＢＬＫ０−３に共通に形成されている。クオータデコーダＲＡＱＤＥＣの詳細は、図６で説明する。
【００３５】
クオータドライバＱＤＲＶは、活性化されたデコード信号ＲＡＱＺ０−３に対応するサブワード活性化信号ＱＷＬＸ０−３を、ワード線活性化信号ＷＬＺに同期して低論理レベルに活性化する。シングルセルモードが設定されたメモリブロックＢＬＫがアクセスされる場合、ワード活性化信号ＱＷＬＸ０−３のいずれかが活性化される。ツインセルモードが設定されたメモリブロックＢＬＫがアクセスされる場合、ワード活性化信号ＱＷＬＸ０−１、ＱＷＬＸ２−３のいずれかの対が活性化される。クオータドライバＱＤＲＶは、メモリブロックＢＬＫ０−３毎に形成されている。クオータドライバＱＤＲＶの詳細は、図６で説明する。
【００３６】
サブワードデコーダＳＷＤＥＣは、メインワード線ＭＷＬＸ０−３１毎に形成されている。低論理レベルに活性化されたメインワード線ＭＷＬＸを受けているサブワードデコーダＳＷＤＥＣは、低論理レベルに活性化されたワード活性化信号ＱＷＬＸ０−３に対応するサブワード線ＳＷＬ（ＳＷＬ０−１２７の１本または２本）を高論理レベルに活性化する。例えば、サブワード線ＳＷＬの高論理レベルは、昇圧電圧ＶＰＰであり、サブワード線ＳＷＬの低論理レベルは、負電圧ＶＮＮである。
【００３７】
図５は、図１に示したメモリブロックＢＬＫ０−３の詳細を示している。ワード線ＷＬ（サブワード線ＳＷＬＺ０−１２７）は、内部ロウアドレス信号ＩＡＤ１０−１６が割り付けられている。１つのワード線ＷＬ（サブワード線ＳＷＬＺ０−１２７）に接続されたメモリセルＭＣは、相補のビット線ＢＬ、／ＢＬのいずれかに接続されている。各ビット線対ＢＬ、／ＢＬは、センスアンプＳＡに接続されている。ビット線対ＢＬ、／ＢＬの一
方に接続されたメモリセルＭＣがアクセスされるときに、ビット線対ＢＬ、／ＢＬの他方は、参照ビット線として機能する。
【００３８】
図６は、図４に示したクオータデコーダＲＡＱＤＥＣの詳細を示している。クオータデコーダＲＡＱＤＥＣは、ツイン検出回路ＴＤＥＴおよびデコード回路ＳＷＬＤＥＣを有している。
【００３９】
ツイン検出回路ＴＤＥＴは、セルモード信号ＲＴＺ（ＲＴＺ０−３のいずれか）とブロックデコード信号ＲＲＺ（ＲＲＺ０−３のいずれか）とがともに高論理レベルであることを検出する４つのＮＡＮＤゲートと、ＮＡＮＤゲートの出力に接続されたＯＲ回路とを有している。ツイン検出回路ＴＤＥＴは、ツインセルモードが設定されたセルモードビットＲＴＺ０−３に対応するメモリブロックＢＬＫ０−３がアクセスされることを検出したときに、ツインセルモード信号ＴＷＩＮＸを活性化する。
【００４０】
デコード回路ＳＷＬＤＥＣは、ロウアドレス信号ＩＡＤ１０−１１に応じて、ワード線ＷＬを選択するためにデコード信号ＲＡＱＺ０−３のいずれかを活性化する。但し、デコード回路ＳＷＬＤＥＣは、ツインセルモード信号ＴＷＩＮＸが活性化されているときに、内部ロウアドレス信号ＩＡＤ１０（ロウアドレス信号ＩＡＤ１０−１８の最下位ビット）のデコード論理を無効にする。これにより、後述する図１１に示すように、ツインセルモード信号ＴＷＩＮＸが活性化されているとき、読み出し動作ＲＤ、書き込みＷＲおよびリフレッシュ動作は、一対のワード線ＷＬを選択して実行される。
【００４１】
図７は、図４に示したクオータドライバＱＤＲＶの詳細を示している。クオータドライバＱＤＲＶは、デコード信号ＲＡＱＺ０−３をそれぞれ受けるＮＡＮＤゲートを有している。ＮＡＮＤゲートは、デコード信号ＲＡＱＺ０−３が高論理レベルに活性化されているときに、ワード線活性化信号ＷＬＺに同期してワード活性化信号ＱＷＬＸ０−３を低論理レベルに活性化する。
【００４２】
図８は、図１に示したメモリＭＥＭが搭載されるシステムＳＹＳを示している。システムＳＹＳは、例えば、メモリチップＭＥＭと、メモリチップＭＥＭをアクセスするＡＳＩＣ（ロジックチップ）を有しており、システムインパッケージＳＩＰ（System In Package）として形成されている。ＡＳＩＣは、例えば、ＣＰＵおよびメモリコントローラＭＣＮＴを有している。
【００４３】
メモリコントローラＭＣＮＴは、メモリＭＥＭをアクセスするために、アクセスコマンド（／ＣＥ１、／ＷＥ、／ＯＥ）、アドレス信号ＡＤ０−１８および書き込みデータＤＱ１−１６を出力し、メモリＭＥＭから読み出しデータＤＱ１−１６を受信する。また、メモリコントローラＭＣＮＴは、モードレジスタ１２を設定するために、アクセスコマンド（／ＣＥ１、／ＷＥ、／ＯＥ）、アドレス信号ＡＤ０−１８を出力し、メモリＭＥＭのブロックＢＬＫ０−３の動作モードを設定する。メモリブロックＢＬＫ０−３の用途（システムが必要とするデータの信頼性）は、システムＳＹＳの状況に応じて変化する。メモリコントローラＭＣＮＴは、メモリブロックＢＬＫ０−３の動作モードを用途に応じて動的に変更する。
【００４４】
図９は、図１に示したメモリＭＥＭの動作モードを変更する例を示している。図９は、後述する第２の実施形態においても適用される。まず、状態ＳＴ１では、モードレジスタ１２のリフレッシュモードビットＲＦＦＺ０−３およびセルモードビットＲＴＺ０−３は、全て論理０に設定されている。このため、メモリブロックＢＬＫ０−３は、リフレッシュ動作が定期的に実行されるリフレッシュブロックＲＥＦとして動作し、シングルセルモードＳＣＥＬで読み出し動作ＲＤ、書き込み動作ＷＲおよびリフレッシュ動作ＲＥＦを実
行する。
【００４５】
状態ＳＴ１の期間にモードレジスタ設定コマンドＭＲＳが供給され、リフレッシュモードビットＲＦＦＺ１、３が論理１に変更され、セルモードビットＲＴＺ０、２−３が論理１に変更されると、この変更に同期して、メモリＭＥＭは状態ＳＴ２に遷移する。状態ＳＴ２において、メモリブロックＢＬＫ０、２は、リフレッシュ動作が定期的に実行されるリフレッシュブロックＲＥＦとして動作する。メモリブロックＢＬＫ１、３は、リフレッシュ動作が禁止されるノンリフレッシュブロックＮＯＮＲＥＦとして動作する。
【００４６】
ノンリフレッシュブロックＮＯＮＲＥＦは、データの保持時間がリフレッシュ動作を実行しないときのダイナミックメモリセルのデータ保持時間（例えば５０ｍｓ）より短い場合(例えば１０ｍｓ）に設定される。具体的には、メモリブロックＢＬＫ１は、状態ＳＴ１では、データ保持時間が５０ｍｓ以上のデータを記憶するために使用される。システムＳＹＳの動作状態が変わり、データの保持時間が５０ｍｓ未満になったときに、メモリコントローラＭＣＮＴは、モードレジスタ１２の値を書き換え、メモリＭＥＭの動作状態を状態ＳＴ１から状態ＳＴ２に移行する。これにより、メモリブロックＢＬＫ１のリフレッシュ動作が実行されないため、メモリＭＥＭの消費電力は削減される。メモリブロックＢＬＫ３についても同様である。
【００４７】
また、状態ＳＴ２では、メモリブロックＢＬＫ０、２−３は、ツインセルモードＴＣＥＬで読み出し動作ＲＤ、書き込み動作ＷＲおよびリフレッシュ動作ＲＥＦを実行する。メモリブロックＢＬＫ１は、シングルセルモードＳＣＥＬで読み出し動作ＲＤ、書き込み動作ＷＲおよびリフレッシュ動作ＲＥＦを実行する。ツインセルモードＴＣＥＬでは、１ビットのデータ信号は、一対のメモリセルＭＣに保持される。一対のメモリセルＭＣに保持される電荷量は、１つのメモリセルＭＣに保持される電荷量より多い。このため、ツインセルモードＴＣＥＬは、シングルセルモードＳＣＥＬに比べてデータの信頼性を向上できる。換言すれば、データの信頼性を高くする必要がある場合、そのデータを保持するメモリブロックＢＬＫは、ツインセルモードＴＣＥＬに設定される。
【００４８】
メモリセルに保持されるデータの信頼性は、高い順に、（１）ツインセルモードＴＣＥＬ＋リフレッシュ許可、（２）シングルセルモードＳＣＥＬ＋リフレッシュ許可、（３）ツインセルモードＴＣＥＬ＋リフレッシュ禁止、（４）シングルセルモードＳＣＥＬ＋リフレッシュ禁止である。また、消費電力は、上記（１）、（２）で相対的に高く、上記（３）、（４）で相対的に低い。但し、本発明では、通常動作モード中に、リフレッシュ動作を禁止するメモリブロックＢＬＫを個別に設定できる。このため、メモリＭＥＭの消費電力を、システムＳＹＳの仕様に合わせて常に最小限にできる。さらに、システムＳＹＳの動作状況の変化に合わせてメモリブロックＢＬＫ０−３の動作モードを変更することにより、メモリＭＥＭの消費電力を常に最小限にできる。
【００４９】
状態ＳＴ２の期間にモードレジスタ設定コマンドＭＲＳが供給され、リフレッシュモードビットＲＦＦＺ２が論理１に変更され、セルモードビットＲＴＺ１が論理１に変更され、セルモードビットＲＴＺ３が論理０に変更されると、この変更に同期して、メモリＭＥＭは状態ＳＴ３に遷移する。状態ＳＴ３において、メモリブロックＢＬＫ０は、リフレッシュ動作が定期的に実行されるリフレッシュブロックＲＥＦとして動作する。メモリブロックＢＬＫ１−３は、リフレッシュ動作が禁止されるノンリフレッシュブロックＮＯＮＲＥＦとして動作する。メモリブロックＢＬＫ０−２は、ツインセルモードＴＣＥＬで読み出し動作ＲＤ、書き込み動作ＷＲおよびリフレッシュ動作ＲＥＦを実行し、メモリブロックＢＬＫ３は、シングルセルモードＳＣＥＬで読み出し動作ＲＤ、書き込み動作ＷＲおよびリフレッシュ動作ＲＥＦを実行する。
【００５０】
メモリＭＥＭの状態は、上述した状態ＳＴ１−３に限らず、リフレッシュブロックＲＥＦ、ノンリフレッシュブロックＮＯＮＲＥＦ、シングルセルモードＳＣＥＬ、ツインセルモードＴＣＥＬの組み合わせをメモリブロックＢＬＫ０−３毎に任意設定できる。一般に、モードレジスタ１２は、通常動作モード中に設定される。ここで、通常動作モードは、アクセス要求ＲＤ、ＷＲおよびリフレッシュ要求ＲＲＥＱに応答して読み出し動作ＲＤ、書き込み動作ＷＲおよびリフレッシュ動作ＲＥＦが実行される動作モードである。
【００５１】
本発明では、モードレジスタ１２の値が書き換えられたときに、通常動作モードを維持したまま、図９に示したように各メモリブロックＢＬＫ０−３の状態が変更される。すなわち、各メモリブロックＢＬＫ０−３の状態は、動的に変更可能である。また、通常動作モードからスタンバイ動作モードに遷移したとき、各メモリブロックＢＬＫ０−３の状態は、そのまま引き継がれる。すなわち、システムＳＹＳの状況に応じて、メモリブロックＢＬＫ０−３の用途（システムが必要とするデータの信頼性）を動的に変更できる。
【００５２】
これに対して、従来の半導体メモリでは、リフレッシュ動作を禁止するメモリブロックＢＬＫを設定した場合、その設定は、スタンバイ動作モード（データ保持モード）のみ有効になる（パーシャルリフレッシュ設定）。また、シングルセルモードＳＣＥＬおよびツインセルモードＴＣＥＬの設定は、スタンバイ動作モードのみ有効になる。
【００５３】
ここで、通常動作モードは、チップイネーブル信号／ＣＥ１が低レベルに活性化されている期間に設定され、アクセス要求ＲＤ、ＷＲおよびリフレッシュ要求ＲＲＥＱに応答して読み出し動作ＲＤ、書き込み動作ＷＲおよびリフレッシュ動作ＲＥＦが実行される動作モードである。スタンバイ動作モードは、チップイネーブル信号／ＣＥ１が高レベルに非活性化される期間に設定され、アクセス要求ＲＤ、ＷＲの受け付けが禁止される動作モードである。スタンバイ動作モード中、リフレッシュ動作のみが実行される。
【００５４】
図１０は、シングルセルモードＳＣＥＬに設定されたメモリブロックＢＬＫの読み出し動作を示している。読み出し動作では、／ＣＥ１信号、／ＯＥ信号は低論理レベルに活性化され、／ＷＥ信号は高論理レベルに保持される（図１０(ａ))。すなわち、読み出しコマンドＲＤが供給される。読み出しコマンドＲＤに同期して、読み出しアクセスするメモリセルＭＣを示すアドレス信号ＡＤ０−１８（この例では、全て論理０）が供給される(図１０（ｂ））。アドレス信号ＡＤ１７−１８の値（”００”）は、メモリブロックＢＬＫ０を示している。このため、メモリブロックＢＬＫ０のアクセス動作が実行される。コア制御回路２８は、読み出しコマンドＲＤに同期してロウタイミング信号ＲＡＳＺを活性化する(図１０（ｃ））。
【００５５】
図４に示したデコーダＲＲＤＥＣは、内部ロウアドレス信号ＩＡＤ１７−１８に応じて、メモリブロックＢＬＫ０をアクセスするためのデコード信号ＲＲＺ０を活性化する(図１０（ｄ））。この例では、メモリブロックＢＬＫ０は、シングルセルモードＳＣＥＬに設定されているため、モードレジスタ１２から出力されるセルモード信号ＲＴＺ０は、低論理レベルを維持する(図１０(ｅ))。このため、図６に示したツインセルモード信号ＴＷＩＮＸは、高論理レベルに維持される(図１０(ｆ))。すなわち、図１０に示す読み出し動作は、シングルセルモードＳＣＥＬで動作する。
【００５６】
図４に示したメインワードデコーダＭＷＤＥＣは、アドレス信号ＡＤ１２−１６に応じて、メインワード線ＭＷＬＸ０を活性化する（図１０（ｇ））。クオータデコーダＲＡＱＤＥＣは、アドレス信号ＡＤ１０−１１および高論理レベルのツインセルモード信号ＴＷＩＮＸを受けて、デコード信号ＲＡＱＺ０を活性化する（図１０（ｈ））。そして、１本のサブワード線ＳＷＬＺ０（ＷＬ）が、ワード線活性化信号ＷＬＺに同期して選択される（図１０（ｉ））。
【００５７】
ワード線ＷＬの選択に同期してメモリセルＭＣからビット線ＢＬにデータ信号が読み出され、ビット線対ＢＬ、／ＢＬに電圧差が生じる（図１０（ｊ））。なお、末尾が奇数のサブワード線ＳＷＬＺが選択された場合、メモリセルＭＣからビット線／ＢＬにデータ信号が読み出される。次に、センスアンプ活性化信号ＳＡＥＺに同期して、センスアンプＳＡが動作を開始し、ビット線ＢＬ、／ＢＬ間の電圧差を増幅する（図１０（ｋ））。この後、アドレス信号ＡＤ０−９により選択されるコラムスイッチＣＳＷが、コラム制御信号ＣＬＺの活性化に同期してオンする（図１０（ｌ））。ビット線ＢＬ、／ＢＬ上の読み出しデータ信号は、リードアンプＲＡで増幅され、ラッチされ、データ端子ＤＱ１−１６を介してメモリＭＥＭの外部に出力される（図１０（ｍ））。
【００５８】
なお、リフレッシュ動作が実行される場合、／ＣＥ１信号、／ＯＥ信号および／ＷＥ信号は非活性化され、アドレス信号ＡＤ０−１８は供給されない。また、コラム制御信号ＣＬＺは非活性化されるため、センスアンプＳＡにより増幅されたデータ信号は、メモリＭＥＭの外部に出力されず、メモリセルＭＣのみに再書き込みされる。書き込み動作が実行される場合、ライトイネーブル信号／ＷＥが低論理レベルに活性化され、センスアンプＳＡは、データ端子ＤＱ１−１６を介して供給される書き込みデータ信号ＤＱ１−１６を増幅する。また、書き込みデータ信号をビット線ＢＬ、／ＢＬに早く供給するために、コラム制御信号ＣＬＺの活性化タイミングは、読み出し動作に比べて早くなる。それ以外の動作は、読み出し動作と同じである。
【００５９】
図１１は、ツインセルモードＴＣＥＬに設定されたメモリブロックＢＬＫの読み出し動作を示している。図１０と同じ動作については、詳細な説明を省略する。なお、この実施形態では、シングルセルモードＳＣＥＬからツインセルモードＴＣＥＬに変更されたときに、シングルセルモードＳＣＥＬ中にメモリセルＭＣに保持されていたデータは保証されない。このため、ツインセルモードＴＣＥＬに切り替わった後、各メモリセルＭＣにデータを書き込む必要がある。これに対して、後述する第２の実施形態では、シングルセルモードＳＣＥＬからツインセルモードＴＣＥＬに変更された直後の状態においても、シングルセルモードＳＣＥＬ中にメモリセルＭＣに保持されていたデータは保証される。
【００６０】
この例においても、アドレス信号ＡＤ０−１８の値は、全て論理０である。このため、メモリブロックＢＬＫ０のアクセス動作が実行される。メモリブロックＢＬＫ０は、ツインセルモードＴＣＥＬに設定されている。このため、モードレジスタ１２から出力されるセルモード信号ＲＴＺ０は、高論理レベルを維持する(図１１(ａ))。
【００６１】
図４に示したデコーダＲＲＤＥＣは、内部ロウアドレス信号ＩＡＤ１７−１８に応じて、メモリブロックＢＬＫ０をアクセスするためのデコード信号ＲＲＺ０を活性化する(図１１（ｂ））。デコード信号ＲＲＺ０およびセルモード信号ＲＴＺ０が、共に高論理レベルのため、図６に示したツイン検出回路ＴＤＥＴは、ツインセルモード信号ＴＷＩＮＸを低論理レベルに変化する(図１１(ｃ))。クオータデコーダＲＡＱＤＥＣ内のデコード回路ＳＷＬＤＥＣは、低論理レベルのツインセルモード信号ＴＷＩＮＸに応じて、内部ロウアドレス信号ＩＡＤ１０のデコード論理を無効にする。このため、内部ロウアドレス信号ＩＡＤ１１（この例では論理０）に応じて、一対のデコード信号ＲＡＱＺ０−１が同時に活性化される（図１１（ｄ））。そして、一対のサブワード線ＳＷＬＺ０−１（ＷＬ）が、ワード線活性化信号ＷＬＺに同期して同時に選択される（図１１（ｅ））。
【００６２】
このように、ツイン検出回路ＴＤＥＴにより、メモリセルＭＣをツインセルモードＴＣＥＬでアクセスするかシングルセルモードＳＣＥＬでアクセスするかを、メモリブロックＢＬＫ０−３毎に容易に検出できる。換言すれば、メモリブロックＢＬＫ０−３がランダムにアクセスされる場合にも、簡易な回路で、メモリブロックＢＬＫ０−３のアクセス毎
にセルモードを切り替えできる。
【００６３】
一対のワード線ＷＬの選択に同期して一対のメモリセルＭＣからビット線ＢＬ、／ＢＬに相補のデータ信号が読み出され、ビット線対ＢＬ、／ＢＬに電圧差が生じる（図１１（ｆ））。そして、センスアンプ活性化信号ＳＡＥＺに同期して、センスアンプＳＡが動作を開始し、ビット線ＢＬ、／ＢＬ間の電圧差を増幅する（図１１（ｇ））。以降の動作は、図１０と同じである。リフレッシュ動作および書き込み動作の動作波形は、図１０で説明した内容と同じである。
【００６４】
なお、ツインセルモードＴＣＥＬでは、相補のビット線ＢＬ、／ＢＬにそれぞれ接続された一対のメモリセルＭＣに相補のデータ信号を記憶させるため、メモリセルＭＣの対に保持される電荷量は、シングルセルモードＳＣＥＬの２倍になる。このため、各メモリセルＭＣのリフレッシュ動作の間隔を、シングルセルモードＳＣＥＬに比べて長くできる。したがって、ツインセルモードＴＣＥＬ中に、リフレッシュ要求信号ＲＲＥＱＺの生成周期をシングルセルモードＳＣＥＬに比べて長くすることで、さらに消費電力を削減できる。
【００６５】
図１２は、リフレッシュモードビットＲＦＦＺ０−３の設定値に応じたリフレッシュ動作を示している。この例では、メモリＭＥＭの動作モードが、図９に示した状態ＳＴ２に設定されているときの動作を示している。リフレッシュモードビットＲＦＦＺ０−３は、論理０、論理１、論理０、論理１をそれぞれ保持している(図１２(ａ))。
【００６６】
図１に示したリフレッシュタイマ１８は、リフレッシュ要求信号ＲＲＥＱＺを周期的に出力する(図１２(ｂ))。リフレッシュ要求信号ＲＲＥＱＺは、例えば、高論理レベルと低論理レベルの期間がほぼ等しい発振信号である。リフレッシュアドレスカウンタ２０は、リフレッシュ要求信号ＲＲＥＱＺの立ち下がりエッジに同期してリフレッシュアドレス信号ＲＦＡ１０−１８を更新する。リフレッシュアドレスカウンタ２０は、リフレッシュ動作をメモリブロックＢＬＫ０−３に対して順次実行するために、メモリブロックＢＬＫ０−３を選択するための２ビットＲＦＡ１７−１８を、カウンタの下位ビットに割り当てている。このため、リフレッシュ要求信号ＲＲＥＱＺの立ち下がりエッジに同期してリフレッシュアドレス信号ＲＦＡ１７−１８の値は、"１"、"２"、"３"、"０"、 "１"と順次増加する。
【００６７】
なお、メモリブロックＢＬＫ０−３毎にリフレッシュ動作を集中して実行するために、ビットＲＦＡ１７−１８を、リフレッシュアドレスカウンタの上位ビットに割り当ててもよい。この場合、リフレッシュアドレスカウンタの値は、リフレッシュ要求信号ＲＲＥＱＺの立ち下がりエッジに同期してリフレッシュアドレス信号ＲＦＡ１０−１８の下位ビット（ＲＦＡ１０−１１など）から順次更新される。すなわち、同じメモリブロックＢＬＫのリフレッシュ動作が連続して実行される。
【００６８】
図１に示したアドレス比較回路２４は、高論理レベルのリフレッシュモードビットＲＦＦＺ１、３に対応するメモリブロックＢＬＫ１、３を示すリフレッシュアドレス信号ＲＦＡ１７−１８が出力されている間、スキップ信号ＳＫＩＰＺを活性化する(図１２(ｃ))。リフレッシュ制御回路２６は、スキップ信号ＳＫＩＰＺが活性化されている間、リフレッシュ要求信号ＲＲＥＱＺの受け付けを禁止し、リフレッシュ要求信号ＲＥＦＰＺの出力をマスクする(図１２（ｄ））。このため、リフレッシュモードビットＲＦＦＺが”１”に設定されたメモリブロックＢＬＫのリフレッシュ動作は実行されない。
【００６９】
一方、リフレッシュ制御回路２６は、スキップ信号ＳＫＩＰＺが非活性化されている間、リフレッシュ要求信号ＲＲＥＱＺに同期してリフレッシュ要求信号ＲＥＦＰＺを出力す
る(図１２（ｅ））。すなわち、リフレッシュ要求信号ＲＥＦＰＺのコア制御回路２８への供給は、許可される。コア制御回路２８は、リフレッシュ要求信号ＲＲＥＰＺに応答してロウタイミング信号ＲＡＳＺを活性化し、リフレッシュ動作を実行する(図１２(ｆ))。このように、アドレス比較回路２４により、リフレッシュアドレス信号ＲＦＡ１７−１８とリフレッシュモードビットＲＦＦＺ０−３とを比較し、スキップ信号ＳＫＩＰＺを非活性化／活性化することにより、ブロックＢＬＫ０−３毎にリフレッシュ動作の許可／禁止を、簡易な回路で制御できる。
【００７０】
以上、第１の実施形態では、半導体メモリＭＥＭをシステムＳＹＳの仕様に応じて最適に動作させることでき、消費電力を削減できる。特に、システムＳＹＳの状況が変化し、メモリブロックＢＬＫ０−３の用途およびシステムＳＹＳが必要とするデータの信頼性が変更される場合にも、状況の変化に合わせてメモリブロックＢＬＫ０−３の動作モードを独立かつ動的に変更できる。例えば、高い信頼性を必要とするメモリブロックＢＬＫのみツインセルモードＴＣＥＬで動作させることにより、メモリＭＥＭの記憶容量を最小限にできる。この結果、小さい記憶容量のメモリＭＥＭを採用できるため、消費電力の増加を防止できる。また、メモリセルＭＣのデータの保持時間が短時間でよい場合、対応するメモリブロックＢＬＫのリフレッシュ動作を禁止することにより、消費電力を削減できる。
【００７１】
ＦＣＲＡＭ等の擬似ＳＲＡＭでは、外部からリフレッシュ要求が供給されない。一方、通常動作モードおよびスタンバイ動作モードに関わりなく、リフレッシュ要求信号ＲＲＥＱＺがリフレッシュタイマ１８から周期的に生成される。このため、アドレス比較回路２４等の簡易な回路によりリフレッシュアドレス信号ＲＦＡの一部のビット（ＲＦＡ１７−１８）をモニタすることで、リフレッシュ動作の許可／禁止をメモリブロックＢＬＫ０−３毎に制御できる。これに対して、リフレッシュ要求が外部から供給される場合、リフレッシュコマンドやリフレッシュアドレスを検出して、リフレッシュ動作の許可／禁止を制御する必要があり、回路が複雑になる。特に、外部リフレッシュ要求と、内部リフレッシュ要求（セルフリフレッシュ要求）とに応じてリフレッシュ動作が実行可能な半導体メモリでは、リフレッシュ動作の許可／禁止を制御する回路が複雑になる。
【００７２】
図１３は、本発明の第２の実施形態におけるワードデコーダＷＤＥＣの詳細を示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。ワードデコーダＷＤＥＣは、第１の実施形態のワードデコーダＷＤＥＣにツイン制御回路ＴＷＣＴＬを加えて構成されている。また、クオータドライバＱＤＲＶの回路構成が第１の実施形態と相違している。半導体メモリＭＥＭのその他の構成は、第１の実施形態(図１−図６）と同じである。なお、上述した図８と同様に、システムＳＹＳは、メモリチップＭＥＭと、メモリチップＭＥＭをアクセスするＡＳＩＣとにより構成される。
【００７３】
ツイン制御回路ＴＷＣＴＬは、各メモリブロックＢＬＫ０−３において、動作モードがシングルセルモードＳＣＥＬからツインセルモードＴＣＥＬに変更されたときに、全てのメモリセルのアクセスが完了するまで、タイミングがワード線活性化信号ＷＬＺと異なるワード線活性化信号ＷＬＴＺを活性化する。クオータドライバＱＤＲＶは、ワード線活性化信号ＷＬＺ、ＷＬＴＺにそれぞれ同期して、サブワード活性化信号ＱＷＬＸ０−１（またはＱＷＬＸ２−３）を順次に活性化する。ツイン制御回路ＴＷＣＴＬを含むワードデコーダＷＤＥＣおよび図１に示したコア制御回路２８は、アクセス要求ＲＤ、ＷＲおよびリフレッシュ要求ＲＲＥＱＺに応答して、メモリブロックＢＬＫ０−３にアクセス動作およびリフレッシュ動作を実行するとともに、モードレジスタ１２から出力されるセルモード信号ＲＴＺ０−３（セルモード情報）に応じて、各メモリブロックＢＬＫをシングルセルモードＳＣＥＬ、ツインセルモードＴＣＥＬまたは過渡ツインセルモードで動作させるアクセス制御部として機能する。
【００７４】
図１４は、リフレッシュアドレスカウンタ２０(図１）の詳細を示している。リフレッシュアドレスカウンタ２０は、リフレッシュアドレス信号ＲＦＡ１０−１８の各ビットに対応する記憶段を有し、最終段の出力が初段にフィードバックされている。記憶段は、最下位側からビットＲＦＡ１７、ＲＦＡ１８、ＲＦＡ１０−１６に対応する。最下位ビットのＲＦＡ１７は、リフレッシュ要求信号ＲＲＥＱＺ毎に反転する。
【００７５】
図１５は、図１３に示したツイン制御回路ＴＷＣＴＬの詳細を示している。ツイン制御回路ＴＷＣＴＬは、メモリブロックＢＬＫ０−３毎に、遷移検出回路３２、リフレッシュ検出回路３４（アクセス検出回路）、モード変更回路３６、遅延回路３８およびスイッチ回路４０を有している。なお、遅延回路３８は、４つのスイッチ回路４０に共通に形成してもよい。ツイン制御回路ＴＷＣＴＬは、メモリブロックＢＬＫ０−３毎に同じ回路構成のため、ここでは、メモリブロックＢＬＫ０に対応する回路について説明する。
【００７６】
遷移検出回路３２は、セルモード信号ＲＴＺ０が、低論理レベルから高論理レベルに変化したとき、すなわち、メモリブロックＢＬＫ０がシングルセルモードＳＣＥＬからツインセルモードＴＣＥＬに変更されたとき、遷移検出信号ＴＤＥＴ（パルス信号）を一時的に活性化する。
【００７７】
リフレッシュ検出回路３４は、遷移検出信号ＴＤＥＴの活性化を受けた後、リフレッシュアドレス信号ＲＦＡ１６の立ち上がりエッジを３回検出したときに、リフレッシュ完了信号ＲＦＩＮ（アクセス完了信号；パルス信号）を一時的に活性化する。
【００７８】
リフレッシュアドレスカウンタ２０の最上位ビットであるリフレッシュアドレス信号ＲＦＡ１６は、リフレッシュアドレスカウンタ２０のカウンタ値が一巡する期間の半分の期間に、低論理レベルおよび高論理レベルにそれぞれ設定される。このため、カウンタ値が一巡したことは、リフレッシュアドレス信号ＲＦＡ１６の立ち上がりエッジ（または立ち下がりエッジ）を２回検出することにより検出できる。但し、図１２に示したように、リフレッシュアドレス信号ＲＦＡ１０−１８が更新されてから、リフレッシュ要求信号ＲＲＥＱＺが出力され、リフレッシュ動作が実行されるまでにはタイムラグがある。このため、リフレッシュアドレス信号ＲＦＡ１６の立ち上がりエッジ（または立ち下がりエッジ）を３回検出することにより、メモリブロックＢＬＫ０の全てのメモリセルＭＣ（ワード線ＷＬ）がリフレッシュ動作されたことを確実に検出できる。
【００７９】
モード変更回路３６は、遷移検出信号ＴＤＥＴの活性化に応答して過渡信号ＴＲＡＮＺを活性化し、リフレッシュ完了信号ＲＦＩＮの活性化に応答して過渡信号ＴＲＡＮＺを非活性化する。過渡信号ＴＲＡＮＺが活性化されている期間は、過渡ツインセルモードを示す期間である。過渡ツインセルモードは、一対のメモリセルＭＣの一方のアクセスを開始した後に、一対のメモリセルＭＣの他方のアクセスを開始することで、メモリセルＭＣの一方に保持されているデータを一対のメモリセルＭＣに相補のデータとして保持するための動作モードである。各メモリセルＭＣは、過渡ツインセルモードでアクセス動作（リフレッシュ動作を含む）が実行されることにより、一対のメモリセルＭＣで１ビットのデータを記憶する。このため、過渡信号ＴＲＡＮＺが非活性化された後、ツインセルモードＴＣＥＬで動作が可能である。このように、モード変更回路３６は、遷移検出信号ＴＤＥＴに応答して、対応するメモリブロックＢＬＫ０の動作モードをシングルセルモードＳＣＥＬから過渡ツインセルモードに変更し、リフレッシュ完了信号ＲＦＩＮに応答して、対応するメモリブロックＢＬＫの動作モードを過渡ツインセルモードからツインセルモードＴＣＥＬに変更する。
【００８０】
遅延回路３８は、センスアンプ活性化信号ＳＡＥＺを遅延させた遅延信号ＤＳＡＥＺを
出力する。スイッチ回路４０は、過渡信号ＴＲＡＮＺが活性化されている期間（過渡ツインセルモード）に、ブロックデコード信号ＲＲＺ０が活性化されているときに、遅延信号ＤＳＡＥＺに同期してワード線活性化信号ＷＬＴＺを活性化する。ブロックデコード信号ＲＲＺ０は、メモリブロックＢＬＫ０がアクセスされることを示す。スイッチ回路４０は、過渡信号ＴＲＡＮＺが非活性化されている期間（シングルセルモードＳＣＥＬおよびツインセルモードＴＣＥＬ）に、高論理レベルのワード線活性化信号ＷＬＴＺを出力する。
【００８１】
図１６は、図１３に示したクオータドライバＱＤＲＶを示している。図１６のクオータドライバＱＤＲＶは、メモリブロックＢＬＫ０に対応している。メモリブロックＢＬＫ１−３のクオータドライバＱＤＲＶは、ワード線活性化信号ＷＬＴＺ０の代わりにワード線活性化信号ＷＬＴＺ１−３を供給することにより構成される。
【００８２】
クオータドライバＱＤＲＶにおいて、サブワード活性化信号ＱＷＬＸ０、３を出力するＮＡＮＤゲートの一方の入力は、ワード線活性化信号ＷＬＺを受けている。サブワード活性化信号ＱＷＬＸ１、３を出力するＮＡＮＤゲートの一方の入力は、ワード線活性化信号ＷＬＺ、ＷＬＴＺ０のアンド論理の信号を受けている。これにより、ワード線活性化信号ＷＬＴＺ１が高論理レベルに保持されるシングルセルモードＳＣＥＬおよびツインセルモードＴＣＥＬでは、サブワード活性化信号ＱＷＬＸ０−３は、ワード線活性化信号ＷＬＺに同期して活性化される。ワード線活性化信号ＷＬＴＺ１が低論理レベルから高論理レベルに変化する過渡ツインセルモードでは、サブワード活性化信号ＱＷＬＸ１（またはＱＷＬＸ３）は、サブワード活性化信号ＱＷＬＸ０（またはＱＷＬＸ２）が活性化より遅れて活性化される。
【００８３】
図１７は、第２の実施形態において過渡ツインセルモード時の読み出し動作を示している。なお、シングルセルモードＳＣＥＬ時の動作およびツインセルモードＴＣＥＬ時の動作は、上述した図１０および図１１と同じである。図１０および図１１と同じ動作については、詳細な説明を省略する。例えば、アドレス信号ＡＤ０−１８は、全て論理０である。このため、メモリブロックＢＬＫ０のアクセス動作が実行される。過渡ツインセルモード中、セルモード信号ＲＴＺ０は、高論理レベルを維持する。このため、デコード信号ＲＡＱＺ０−１の波形は、図１１と同じである。
【００８４】
ワード線活性化信号ＷＬＴＺ０は、デコード信号ＲＲＺ０の活性化に同期して非活性化され（図１６（ａ））、センスアンプ活性化信号ＳＡＥＺを遅延させた遅延信号ＤＳＡＥＺの活性化に同期して活性化される（図１６（ｂ））。サブワード活性化信号ＱＷＬＸ０は、ワード線活性化信号ＷＬＺの活性化に同期して活性化される(図１６（ｃ））。サブワード線ＳＷＬＺ０は、サブワード活性化信号ＱＷＬＸ０の活性化に同期して活性化される(図１６（ｄ））。サブワード線ＳＷＬＺ０の活性化に同期して、サブワード線ＳＷＬＺ０に接続されたメモリセルＭＣからビット線ＢＬにデータ信号が読み出され、ビット線対ＢＬ、／ＢＬに電圧差が生じる（図１６（ｄ））。センスアンプＳＡは、センスアンプ活性化信号ＳＡＥＺに同期して、ビット線ＢＬ、／ＢＬ間の電圧差を増幅する（図１６（ｅ））。これにより、ビット線ＢＬに接続されたメモリセルＭＣに保持されていたデータが読み出される。
【００８５】
センスアンプＳＡにより読み出しデータ信号が十分に増幅された後、サブワード活性化信号ＱＷＬＸ１は、ワード線活性化信号ＷＬＴＺ０の活性化に同期して活性化される(図１６（ｆ））。サブワード線ＳＷＬＺ１は、サブワード活性化信号ＱＷＬＸ１の活性化に同期して活性化される(図１６（ｇ））。サブワード線ＳＷＬＺ１の活性化に同期してビット線／ＢＬはメモリセルＭＣに接続され、センスアンプＳＡにより増幅された相補の読み出しデータ信号がビット線ＢＬ、／ＢＬに接続された一対のメモリセルＭＣにそれぞれ書き込まれる(図１６（ｈ））。このとき、ビット線ＢＬ、／ＢＬ上のデータ信号は、セ
ンスアンプＳＡにより十分に増幅されているため、メモリセルＭＣからビット線／ＢＬに読み出されたデータ信号の影響は受けない。リフレッシュ動作および書き込み動作の動作波形は、図１０で説明した内容と同じである。
【００８６】
以上、第２の実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、シングルセルモードＳＣＥＬからツインセルモードＴＣＥＬに変更されるときに、過渡ツインセルモードを挿入することにより、シングルセルモードＳＣＥＬ中にメモリセルＭＣに保持されていたデータをそのまま保持できる。したがって、モードレジスタ１２のセルモードビットＲＴＺ０−３が書き換えられて、通常動作モード中にセルモードが変更された場合にも、シングルセルモードＳＣＥＬ中に書き込まれたデータを保証できる。これにより、メモリＭＥＭの使い勝手を向上できる。
【００８７】
また、リフレッシュ検出回路３４は、リフレッシュアドレス信号ＲＦＡの１ビット（ＲＦＡ１６）をモニタすることにより、過渡ツインセルモードの終了タイミングを検出できる。このため、リフレッシュ検出回路３４の回路規模を小さくでき、メモリＭＥＭのチップサイズを小さくできる。この結果、メモリＭＥＭおよびシステムＳＹＳのコストを削減できる。
【００８８】
なお、上述した実施形態では、本発明を擬似ＳＲＡＭ（ＦＣＲＡＭ）に適用する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、本発明を、ＤＲＡＭや、ＳＤＲＡＭ等のクロック同期式の半導体メモリに適用してもよい。
【００８９】
上述した実施形態では、リフレッシュアドレスカウンタ２０により生成されるリフレッシュアドレス信号ＲＦＡ１６をモニタすることにより、各メモリブロックＢＬＫ０−３において、全てのメモリセルＭＣのリフレッシュ動作が実行されたことを検出する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、リフレッシュアドレス信号ＲＦＡ１０−１８の全ビットをモニタすることにより、全てのメモリセルＭＣのリフレッシュ動作が実行されたことを検出してもよい。この場合、過渡ツインセルモードの期間を短くできる。さらに、アクセス要求ＲＤ、ＷＲに対応して供給されるロウアドレス信号ＡＤ１０−１８を、リフレッシュアドレス信号ＲＦＡ１０−１８とともにモニタすることにより、全てのメモリセルＭＣのリフレッシュ動作が実行されたことを検出してもよい。この場合、過渡ツインセルモードの期間をさらに短くできる。このように、過渡ツインセルモード中に、各メモリセルＭＣが少なくとも１回アクセスされれば、ツインセルモードに移行できる。
【００９０】
以上の実施形態において説明した発明を整理して、付記として開示する。
（付記１）
ダイナミックメモリセルを有する複数のメモリブロックと、
リフレッシュ動作の許可／禁止を示すリフレッシュモード情報が前記メモリブロック毎に設定されるリフレッシュモード部と、シングルセルモードまたはツインセルモードを示すセルモード情報が前記メモリブロック毎に設定されるセルモード部とを有するモード設定部と、
アクセス要求およびリフレッシュ要求に応答して、前記メモリブロックのアクセス動作およびリフレッシュ動作を実行するとともに、前記セルモード部に設定されたセルモード情報に応じて、前記各メモリブロックをシングルセルモードまたはツインセルモードで動作させるアクセス制御部と、
禁止が設定されたリフレッシュモード部に対応するメモリブロックのリフレッシュ要求が前記アクセス制御部に供給されることを禁止するリフレッシュ制御部とを備え、
前記シングルセルモードは、１つのメモリセルにデータを保持する動作モードであり、
前記ツインセルモードは、一対のメモリセルに相補のデータを保持する動作モードであ
ることを特徴とする半導体メモリ。
（付記２）
付記１記載の半導体メモリにおいて、
前記アクセス要求および前記リフレッシュ要求に応答して前記アクセス動作および前記リフレッシュ動作が実行される通常動作モードと、
前記リフレッシュ動作のみが実行されるスタンバイ動作モードとを備え、
前記アクセス制御部および前記リフレッシュ制御部は、前記モード設定部の変更に応答して、動作モードを維持したまま、変更された情報にしたがって動作することを特徴とする半導体メモリ。
（付記３）
付記１記載の半導体メモリにおいて、
前記一対のメモリセルにそれぞれ接続された相補のビット線と、
前記一対のメモリセルにそれぞれ接続された一対のワード線とを備え、
前記アクセス制御部は、アクセスコマンドに対応して供給するロウアドレスに応じて前記ワード線を選択するワードデコーダを含み、
前記ワードデコーダは、シングルセルモードが設定されたセルモード部に対応するメモリブロックがアクセスされるときに、前記ロウアドレスに応じて前記ワード線の一方を選択し、ツインセルモードが設定されたセルモード部に対応するメモリブロックがアクセスされるときに、前記一対のワード線を選択することを特徴とする半導体メモリ。
（付記４）
付記３記載の半導体メモリにおいて、
前記ワードデコーダは、
ツインセルモードが設定されたセルモード部に対応するメモリブロックがアクセスされることを検出したときに、ツインセルモード信号を活性化するツイン検出回路と、
前記ロウアドレスに応じて前記ワード線をそれぞれ選択するためのデコード信号を生成し、前記ツインセルモード信号が活性化されているときに、前記ロウアドレスの最下位ビットのデコード論理を無効にするデコード回路とを備えていることを特徴とする半導体メモリ。
（付記５）
付記１記載の半導体メモリにおいて、
前記リフレッシュ制御部は、
リフレッシュ動作を実行するメモリブロックおよびメモリセルを示すリフレッシュアドレスを、リフレッシュ要求に応答して順次生成するリフレッシュアドレスカウンタと、
前記リフレッシュアドレスが示すメモリブロックが、禁止が設定されたリフレッシュモード部に対応するメモリブロックと一致するときに、前記リフレッシュ要求の前記アクセス制御部への供給を禁止し、前記リフレッシュアドレスが示すメモリブロックが、許可が設定されたリフレッシュモード部に対応するメモリブロックと一致するときに、前記リフレッシュ要求の前記アクセス制御部への供給を許可するリフレッシュ制御回路とを備えていることを特徴とする半導体メモリ。
（付記６）
付記１記載の半導体メモリにおいて、
前記アクセス制御部は、前記セルモード部のセルモード情報が、前記シングルセルモードから前記ツインセルモードを示す情報に変更されたときに、対応するメモリブロックの全ての前記メモリセルがアクセスされるまで過渡ツインセルモードで動作させた後、前記ツインセルモードで動作させ、
前記過渡ツインセルモードは、前記一対のメモリセルの一方のアクセスを開始した後に、前記一対のメモリセルの他方のアクセスを開始することで、メモリセルの一方に保持されているデータを前記一対のメモリセルに相補のデータとして保持するための動作モードであることを特徴とする半導体メモリ。
（付記７）
付記６記載の半導体メモリにおいて、
前記アクセス制御部は、
前記セルモード部のセルモード情報が、前記シングルセルモードから前記ツインセルモードを示す情報に変更されたときに、前記メモリブロック毎に遷移検出信号を出力する遷移検出回路と、
前記遷移検出信号の活性化後、対応するメモリブロックの全ての前記メモリセルがアクセスされたときにアクセス完了信号を出力するアクセス検出回路と、
前記遷移検出信号に応答して、対応するメモリブロックの動作モードをシングルセルモードから過渡ツインセルモードに変更し、前記アクセス完了信号に応答して、対応するメモリブロックの動作モードを過渡ツインセルモードからツインセルモードに変更するモード変更回路とを備えていることを特徴とする半導体メモリ。
（付記８）
付記７記載の半導体メモリにおいて、
前記リフレッシュ制御部は、
リフレッシュ動作を実行するメモリブロックとメモリセルとを示すリフレッシュアドレスを、リフレッシュ要求に応答して順次生成するリフレッシュアドレスカウンタを備え、
前記アクセス検出回路は、前記リフレッシュアドレスカウンタにより生成されるリフレッシュアドレスをモニタすることにより、対応するメモリブロックの全ての前記メモリセルがアクセスされたことを検出することを特徴とする半導体メモリ。
（付記９）
付記１記載の半導体メモリにおいて、
前記リフレッシュ要求を周期的に生成するリフレッシュ要求生成回路を備え、
前記リフレッシュ制御回路は、前記リフレッシュ要求生成回路により生成されるリフレッシュ要求のみに応答して、前記リフレッシュ動作を実行することを特徴とする半導体メモリ。
（付記１０）
半導体メモリと、前記半導体メモリをアクセスするコントローラとを備えたシステムであって、
前記半導体メモリは、
ダイナミックメモリセルを有する複数のメモリブロックと、
リフレッシュ動作の許可／禁止を示すリフレッシュモード情報が前記メモリブロック毎に設定されるリフレッシュモード部と、シングルセルモードまたはツインセルモードを示すセルモード情報が前記メモリブロック毎に設定されるセルモード部とを有するモード設定部と、
アクセス要求およびリフレッシュ要求に応答して、前記メモリブロックのアクセス動作およびリフレッシュ動作を実行するとともに、前記セルモード部に設定されたセルモード情報に応じて、前記各メモリブロックをシングルセルモードまたはツインセルモードで動作させるアクセス制御部と、
禁止が設定されたリフレッシュモード部に対応するメモリブロックのリフレッシュ要求が前記アクセス制御部に供給されることを禁止するリフレッシュ制御部とを備え、
前記コントローラは、前記モード設定部に前記リフレッシュモード情報および前記セルモード情報を設定し、前記半導体メモリのアクセスを制御し、
前記シングルセルモードは、１つのメモリセルにデータを保持する動作モードであり、
前記ツインセルモードは、一対のメモリセルに相補のデータを保持する動作モードであることを特徴とするシステム。
（付記１１）
付記１０記載のシステムにおいて、
前記半導体メモリは、
前記アクセス要求および前記リフレッシュ要求に応答して前記アクセス動作および前記リフレッシュ動作が実行される通常動作モードと、
前記リフレッシュ動作のみが実行されるスタンバイ動作モードとを備え、
前記アクセス制御部および前記リフレッシュ制御部は、前記モード設定部の変更に応答して、動作モードを維持したまま、変更された情報にしたがって動作することを特徴とするシステム。
（付記１２）
付記１０記載のシステムにおいて、
前記半導体メモリは、
前記一対のメモリセルにそれぞれ接続された相補のビット線と、
前記一対のメモリセルにそれぞれ接続された一対のワード線とを備え、
前記アクセス制御部は、アクセスコマンドに対応して供給するロウアドレスに応じて前記ワード線を選択するワードデコーダを含み、
前記ワードデコーダは、シングルセルモードが設定されたセルモード部に対応するメモリブロックがアクセスされるときに、前記ロウアドレスに応じて前記ワード線の一方を選択し、ツインセルモードが設定されたセルモード部に対応するメモリブロックがアクセスされるときに、前記一対のワード線を選択することを特徴とするシステム。
（付記１３）
付記１２記載のシステムにおいて、
前記ワードデコーダは、
ツインセルモードが設定されたセルモード部に対応するメモリブロックがアクセスされることを検出したときに、ツインセルモード信号を活性化するツイン検出回路と、
前記ロウアドレスに応じて前記ワード線をそれぞれ選択するためのデコード信号を生成し、前記ツインセルモード信号が活性化されているときに、前記ロウアドレスの最下位ビットのデコード論理を無効にするデコード回路とを備えていることを特徴とするシステム。
（付記１４）
付記１０記載のシステムにおいて、
前記リフレッシュ制御部は、
リフレッシュ動作を実行するメモリブロックおよびメモリセルを示すリフレッシュアドレスを、リフレッシュ要求に応答して順次生成するリフレッシュアドレスカウンタと、
前記リフレッシュアドレスが示すメモリブロックが、禁止が設定されたリフレッシュモード部に対応するメモリブロックと一致するときに、前記リフレッシュ要求の前記アクセス制御部への供給を禁止し、前記リフレッシュアドレスが示すメモリブロックが、許可が設定されたリフレッシュモード部に対応するメモリブロックと一致するときに、前記リフレッシュ要求の前記アクセス制御部への供給を許可するリフレッシュ制御回路とを備えていることを特徴とするシステム。
（付記１５）
付記１４記載のシステムにおいて、
前記アクセス制御部は、前記セルモード部のセルモード情報が、前記シングルセルモードから前記ツインセルモードを示す情報に変更されたときに、対応するメモリブロックの全ての前記メモリセルがアクセスされるまで過渡ツインセルモードで動作させた後、前記ツインセルモードで動作させ、
前記過渡ツインセルモードは、前記一対のメモリセルの一方のアクセスを開始した後に、前記一対のメモリセルの他方のアクセスを開始することで、メモリセルの一方に保持されているデータを前記一対のメモリセルに相補のデータとして保持するための動作モードであることを特徴とするシステム。
（付記１６）
付記１５記載のシステムにおいて、
前記アクセス制御部は、
前記セルモード部のセルモード情報が、前記シングルセルモードから前記ツインセルモードを示す情報に変更されたときに、前記メモリブロック毎に遷移検出信号を出力する遷
移検出回路と、
前記遷移検出信号の活性化後、対応するメモリブロックの全ての前記メモリセルがアクセスされたときにアクセス完了信号を出力するアクセス検出回路と、
前記遷移検出信号に応答して、対応するメモリブロックの動作モードをシングルセルモードから過渡ツインセルモードに変更し、前記アクセス完了信号に応答して、対応するメモリブロックの動作モードを過渡ツインセルモードからツインセルモードに変更するモード変更回路とを備えていることを特徴とするシステム。
（付記１７）
付記１５記載のシステムにおいて、
前記リフレッシュ制御部は、
リフレッシュ動作を実行するメモリブロックとメモリセルとを示すリフレッシュアドレスを、リフレッシュ要求に応答して順次生成するリフレッシュアドレスカウンタを備え、
前記アクセス検出回路は、前記リフレッシュアドレスカウンタにより生成されるリフレッシュアドレスをモニタすることにより、対応するメモリブロックの全ての前記メモリセルがアクセスされたことを検出することを特徴とするシステム。
（付記１８）
付記１０記載のシステムにおいて、
前記半導体メモリは、
前記リフレッシュ要求を周期的に生成するリフレッシュ要求生成回路を備え、
前記リフレッシュ制御回路は、前記リフレッシュ要求生成回路により生成されるリフレッシュ要求のみに応答して、前記リフレッシュ動作を実行することを特徴とするシステム。
【産業上の利用可能性】
【００９１】
本発明は、ダイナミックメモリセルを有する半導体メモリに適用可能である。
【図面の簡単な説明】
【００９２】
【図１】本発明の第１の実施形態を示すブロック図である。
【図２】図１に示したモードレジスタの詳細を示す説明図である。
【図３】図１に示したアドレス比較回路の詳細を示すブロック図である。
【図４】図１に示したワードデコーダの詳細を示すブロック図である。
【図５】図１に示したメモリブロックの詳細を示すブロック図である。
【図６】図４に示したクオータデコーダの詳細を示す回路図である。
【図７】図４に示したクオータドライバの詳細を示す回路図である。
【図８】図１に示したメモリが搭載されるシステムを示すブロック図である。
【図９】図１に示したメモリの動作モードを変更する例を示す説明図である。
【図１０】シングルセルモードに設定されたメモリブロックの読み出し動作を示すタイミング図である。
【図１１】ツインセルモードに設定されたメモリブロックの読み出し動作を示すタイミング図である。
【図１２】リフレッシュモードビットの設定値に応じたリフレッシュ動作を示すタイミング図である。
【図１３】本発明の第２の実施形態におけるワードデコーダの詳細を示すブロック図である。
【図１４】リフレッシュアドレスカウンタの詳細を示すブロック図である。
【図１５】図１３に示したツイン制御回路の詳細を示すブロック図である。
【図１６】図１３に示したクオータドライバを示す回路図である。
【図１７】第２の実施形態において過渡ツインセルモード時の読み出し動作を示すタイミング図である。
【符号の説明】
【００９３】
１０‥コマンドデコーダ；１２‥モードレジスタ；１４‥アドレス入力回路；１６‥データ入出力回路；１８‥リフレッシュタイマ；２０‥リフレッシュアドレスカウンタ；２２‥アドレススイッチ回路；２４‥アドレス比較回路；２６‥リフレッシュ制御回路；２８‥コア制御回路；３０‥メモリコア
【図１】
2008084426.tif 000003
【図２】
2008084426.tif 000004
【図３】
2008084426.tif 000005
【図４】
2008084426.tif 000006
【図５】
2008084426.tif 000007
【図６】
2008084426.tif 000008
【図７】
2008084426.tif 000009
【図８】
2008084426.tif 000010
【図９】
2008084426.tif 000011
【図１０】
2008084426.tif 000012
【図１１】
2008084426.tif 000013
【図１２】
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【図１３】
2008084426.tif 000015
【図１４】
2008084426.tif 000016
【図１５】
2008084426.tif 000017
【図１６】
2008084426.tif 000018
【図１７】
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