(57)【要約】【課題】プラグ金属の酸化を防止でき、配線抵抗の増大や配線の信頼性の低下が回避できる抵抗変化メモリ及びその製造方法を提供する。【解決手段】絶縁膜２５ａにコンタクトホールを形成し、コンタクトホール内にＷ等の金属を埋め込んでプラグ２６を形成する。その後、ＴｉＡｌＮ又はＴａＳｉＮからなる酸素バリア膜３１を形成し、その上にＴｉＮ膜３２を形成する。次に、酸素雰囲気中でＴｉＮ膜３２の表面を酸化させて、ＴｉＯ2膜３３を形成する。このとき、酸素バリア膜３１により、プラブ２６の酸化が防止される。次いで、ＴｉＯ2膜３３の上に上部電極３４ａとなるＰｔ膜を形成した後、Ｐｔ膜、ＴｉＯ2膜３３、ＴｉＮ膜３２及び酸素バリア膜３１をパターニングして、抵抗変化素子３０を形成する。【選択図】図８
2008294103.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板に形成されたトランジスタと、
前記半導体基板上に形成された層間絶縁膜と、
前記層間絶縁膜上に形成された配線と、
前記層間絶縁膜に埋め込まれて形成され、前記トランジスタと電気的に接続されたプラグと、
前記プラグと前記配線との間に配置された抵抗変化素子とを有し、
前記抵抗変化素子を構成する遷移金属酸化膜と前記プラグとの間に前記プラグの酸化を防止する酸素バリア膜が設けられていることを特徴とする抵抗変化メモリ。
【請求項２】
前記抵抗変化素子が前記プラグと同じ直径に形成されていることを特徴とする請求項１に記載の抵抗変化メモリ。
【請求項３】
前記プラグがその上部に凹面を有し、前記抵抗変化素子が前記凹面の上に形成されていることを特徴とする請求項２に記載の抵抗変化メモリ。
【請求項４】
前記酸素バリア膜がＴｉＡｌＮ膜及びＴａＳｉＮ膜のいずれかからなることを特徴とする請求項１乃至３のいずれか１項に記載の抵抗変化メモリ。
【請求項５】
半導体基板にトランジスタを形成する工程と、
前記半導体基板上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜にコンタクトホールを形成する工程と、
前記コンタクトホール内に導電材料を埋め込んでプラグを形成する工程と、
前記第１の絶縁膜及び前記プラグの上に前記プラグの酸化を防止する酸素バリア膜を形成する工程と、
前記酸素バリア膜の上に遷移金属窒化膜を形成する工程と、
前記遷移金属窒化膜の表面を酸化させて遷移金属酸化膜を形成する工程と、
前記遷移金属酸化膜の上に電極となる導電体膜を形成する工程と、
前記導電体膜、前記遷移金属酸化膜、前記遷移金属窒化膜及び前記酸素バリア膜をパターニングして、前記プラグの上に抵抗変化素子を形成する工程と、
前記第１の絶縁膜及び前記抵抗変化素子の上に第２の絶縁膜を形成する工程と、
前記抵抗変化素子が露出するまで前記第２の絶縁膜を研磨する工程と
を有することを特徴とする抵抗変化メモリの製造方法。
【請求項６】
半導体基板にトランジスタを形成する工程と、
前記半導体基板上に層間絶縁膜を形成する工程と、
前記層間絶縁膜にコンタクトホールを形成する工程と、
前記コンタクトホール内に導電体を埋め込む工程と、
前記コンタクトホール内に埋め込まれた前記導電体により構成されるプラグの上部に凹部を形成する工程と、
前記層間絶縁膜及び前記プラグの上に前記プラグの酸化を防止する酸素バリア膜を形成する工程と、
前記酸素バリア膜の上に遷移金属窒化膜を形成する工程と、
前記遷移金属窒化膜の表面を酸化させて遷移金属酸化膜を形成する工程と、
前記遷移金属酸化膜の上に電極となる導電体膜を形成する工程と
を有することを特徴とする抵抗変化メモリの製造方法。
【請求項７】
前記遷移金属窒化膜が窒化チタンからなり、前記遷移金属酸化膜が酸化チタンからなることを特徴とする請求項５又は６に記載の抵抗変化メモリの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば下層配線と上層配線とを電気的に接続するプラグ内に抵抗変化素子を配置した構造の抵抗変化メモリ及びその製造方法に関する。
【背景技術】
【０００２】
近年、コンピュータ及び携帯電話等の電子機器には、画像、動画及び音楽等の大量のデータを高速で処理することが要求されるようになった。それにともない、書き込み及び読み出しが高速な大容量の不揮発性半導体メモリ、特に高密度なＳＯＣ（System On Chip）メモリが必要とされるようになった。この種の要求に応えることができる次世代の不揮発性半導体メモリの一つとして、抵抗変化素子を備えた抵抗変化メモリ（Resistive Random Access Memory：以下、「ＲｅＲＡＭ」という）が開発されている。
【０００３】
ＲｅＲＡＭでは、抵抗変化素子の抵抗値の変化を利用してデータを記憶する。一般的な抵抗変化素子は、Ｐｔ（白金）等の金属からなる一対の電極間に抵抗変化膜として遷移金属酸化膜を挟んだ構造を有している。非特許文献１〜４には、一対の電極間にＰＣＭＯ（Ｐｒ(1-x)ＣａxＭｎＯ3）、ＮｉＯ、Ｃｕ2Ｏ又はＴｉＯx／ＴｉＮ（ＴｉＯx膜とＴｉＮ膜との積層膜）を挟んだ構造の抵抗変化素子を備えたＲｅＲＡＭが提案されている。特に、非特許文献３には下層配線と上層配線とを電気的に接続するプラグ内に抵抗変化素子を配置した構造のＲｅＲＡＭが記載されており、この構造はＲｅＲＡＭの微細化に有効とされている。この構造のＲｅＲＡＭは、Ｓｐａｎｓｉｏｎ社により試作されている。
【０００４】
その他、本願発明に関係すると思われる従来技術として、本願発明者等による非特許文献５に記載されたものがある。非特許文献５には、ＴｉＮ膜とそのＴｉＮ膜の表面を酸化して形成したＴｉＯx膜とを一対の電極間に挟んだ構造の抵抗変化素子を備えたＲｅＲＡＭが記載されている。このＲｅＲＡＭは５ｎｓ（ナノ秒）以下の高速スイッチングが可能である。
【非特許文献１】W.W. Zhuang et al., IEDM Tech. Digest. 2002.
【非特許文献２】I.G. Beak et al., IEDM Tech. Digest. P587, 2004.
【非特許文献３】A. Chen et al., IEDM Tech.Digest 31.3, 2005.
【非特許文献４】Y. Hosoi et al., IEDM Tech. Digest. 2006.
【非特許文献５】C.Yoshida et al., Extended Abstracts of the 2006 SSDMM, 2006, pp. 580-581
【発明の開示】
【発明が解決しようとする課題】
【０００５】
非特許文献３に記載されたＲｅＲＡＭは、プラグ内に抵抗変化素子を配置しているためメモリセルの微細化が容易に達成できるという利点がある。しかし、本願発明者は、非特許文献３に記載されたＲｅＲＡＭには以下に示す問題点があると考える。すなわち、非特許文献３に記載されたＲｅＲＡＭでは、Ｃｕ（銅）等のプラグ金属の上に遷移金属酸化膜（Ｃｕ2Ｏ膜）を形成しているため、プラグ金属が酸化されて、配線抵抗が増大したり、配線の信頼性が低下することがある。
【０００６】
以上から、本発明の目的は、プラグ金属の酸化を防止でき、配線抵抗の増大や配線の信頼性の低下が回避できる抵抗変化メモリ及びその製造方法を提供することである。
【課題を解決するための手段】
【０００７】
本発明の一観点によれば、半導体基板と、前記半導体基板に形成されたトランジスタと、前記半導体基板上に形成された層間絶縁膜と、前記層間絶縁膜上に形成された配線と、前記層間絶縁膜に埋め込まれて形成され、前記トランジスタと電気的に接続されたプラグと、前記プラグと前記配線との間に配置された抵抗変化素子とを有し、前記抵抗変化素子を構成する遷移金属酸化膜と前記プラグとの間に前記プラグの酸化を防止する酸素バリア膜が設けられていることを特徴とする抵抗変化メモリが提供される。
【０００８】
また、本発明の他の観点によれば、半導体基板にトランジスタを形成する工程と、前記半導体基板上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜にコンタクトホールを形成する工程と、前記コンタクトホール内に導電材料を埋め込んでプラグを形成する工程と、前記第１の絶縁膜及び前記プラグの上に前記プラグの酸化を防止する酸素バリア膜を形成する工程と、前記酸素バリア膜の上に遷移金属窒化膜を形成する工程と、前記遷移金属窒化膜の表面を酸化させて遷移金属酸化膜を形成する工程と、前記遷移金属酸化膜の上に電極となる導電体膜を形成する工程と、前記導電体膜、前記遷移金属酸化膜、前記遷移金属窒化膜及び前記酸素バリア膜をパターニングして、前記プラグの上に抵抗変化素子を形成する工程と、前記第１の絶縁膜及び前記抵抗変化素子の上に第２の絶縁膜を形成する工程と、前記抵抗変化素子が露出するまで前記第２の絶縁膜を研磨する工程とを有することを特徴とする抵抗変化メモリの製造方法が提供される。
【０００９】
更に、本発明の他の観点によれば、半導体基板にトランジスタを形成する工程と、前記半導体基板上に層間絶縁膜を形成する工程と、前記層間絶縁膜にコンタクトホールを形成する工程と、前記コンタクトホール内に導電体を埋め込む工程と、前記コンタクトホール内に埋め込まれた前記導電体により構成されるプラグの上部に凹部を形成する工程と、前記層間絶縁膜及び前記プラグの上に前記プラグの酸化を防止する酸素バリア膜を形成する工程と、前記酸素バリア膜の上に遷移金属窒化膜を形成する工程と、前記遷移金属窒化膜の表面を酸化させて遷移金属酸化膜を形成する工程と、前記遷移金属酸化膜の上に電極となる導電体膜を形成する工程とを有することを特徴とする抵抗変化メモリの製造方法が提供される。
【００１０】
本発明においては、プラグと遷移金属酸化膜との間にＴｉＡｌＮ又はＴａＳｉＮ等からなる酸素バリア膜を形成する。これにより、遷移金属酸化膜からプラグへの酸素の移動が阻止され、プラグ金属の酸化が防止される。その結果、ＲｅＲＡＭの配線抵抗の増大や信頼性の低下が回避される。
【００１１】
特に、本発明は、窒化チタン（ＴｉＮ）膜等の遷移金属窒化膜の表面を酸化させて酸化チタン（ＴｉＯx）等の遷移金属酸化膜を形成する工程を有するＲｅＲＡＭに好適である。窒化チタン膜の表面を酸化して形成した酸化チタン膜を用いた従来の抵抗変化素子では、高速スイッチングが可能であるという利点がある反面、窒化チタン膜を酸化させる工程でプラグ金属が酸化されるという欠点があった。しかし、本発明を適用することにより、上記の欠点を解消することができる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施形態について、添付の図面を参照して説明する。
【００１３】
（第１の実施形態）
図１は本発明の第１の実施形態に係るＲｅＲＡＭを示す断面図、図２は図１中に符号Ａで示す部分の拡大図である。ここでは、本発明をスタック型ＲｅＲＡＭに適用した例を示している。また、ここでは説明の便宜上、メモリセルがｎ型トランジスタにより構成されているものとする。
【００１４】
半導体基板１０は、素子分離膜１１により複数の素子領域に分離されている。メモリセル領域では、図１に示すように、半導体基板１０にｐ型不純物を導入して形成されたｐウェル１２が設けられており、このｐウェル１２の上にはゲート絶縁膜１３を介して２本のゲート電極１４が形成されている。これらのゲート電極１４は相互に平行に配置されている。また、これらのゲート電極１４の両側には、ｐウェル１２の表面にｎ型不純物を高濃度に導入して形成された高濃度不純物領域１８ａ，１８ｂが配置され、ゲート電極１４とともにトランジスタＴを構成している。なお、高濃度不純物領域１８ａはゲート電極１４と素子分離膜１１との間に配置された不純物領域（ドレイン）であり、高濃度不純物領域１８ｂは２つのゲート電極１４の間に配置された不純物領域（ソース）である。この図１に示すように、本実施形態では、高濃度不純物領域１８ｂを２つのトランジスタ（選択トランジスタ）Ｔに共通の不純物領域としている。
【００１５】
これらのトランジスタＴは、半導体基板１０上に形成された第１の層間絶縁膜２１に覆われている。この第１の層間絶縁膜２１には、その上面から高濃度不純物領域１８ａ，１８ｂに到達するコンタクトホール内にＷ（タングステン）又はＣｕ（銅）等の導電性材料を充填して形成されたプラグ２２ａ，２２ｂが設けられている。プラグ２２ａは高濃度不純物領域１８ａに接続しており、プラグ２２ｂは高濃度不純物領域１８ｂに接続している。
【００１６】
第１の層間絶縁膜２１の上にはパッド２３ａ及び配線２３ｂが形成されている。パッド２３ａはプラグ２２ａの上に配置され、プラグ２２ａと電気的に接続している。また、配線２３ｂはプラグ２２ｂの上を通り、プラグ２２ｂを介して高濃度不純物領域１８ｂに電気的に接続している。
【００１７】
第１の層間絶縁膜２１の上には第２の層間絶縁膜２５が形成されており、パッド２３ａ及び配線２３ｂはこの第２の層間絶縁膜２５に覆われている。この第２の層間絶縁膜２５にはその上面からパッド２３ａに到達するコンタクトホールが設けられており、このコンタクトホール内にはプラグ２６と抵抗変化素子３０とが配置されている。プラグ２６はＷ又はＣｕ等の導電性材料により形成されており、パッド２３ａと電気的に接続されている。一方、抵抗変化素子３０は、図２に示すように、プラブ２６上に形成されたＴｉＡｌＮからなる酸素バリア膜３１と、酸素バリア膜３１上に形成されたＴｉＮ膜３２と、ＴｉＮ膜３２上に形成されたＴｉＯ2膜３３と、ＴｉＯ2膜３３上に形成されたＰｔ等の金属からなる上部電極３４ａとにより構成されている。
【００１８】
第２の層間絶縁膜２５の上には、パッド３５が形成されている。このパッド３５は抵抗変化素子３０の上に配置され、抵抗変化素子３０の上部電極３４ａと電気的に接続している。また、第２の層間絶縁膜２５及びパッド３５の上には第３の層間絶縁膜３６が形成されている。第３の層間絶縁膜３６には、その上面からパッド３５に到達するコンタクトホール内にＷ又はＣｕ等の導電性材料を充填して形成されたプラグ３８が設けられている。
【００１９】
第３の層間絶縁膜３６の上には配線３９が形成されている。この配線３９は、プラグ３８及びパッド３５を介して抵抗変化素子３０の上部電極３４ａに電気的に接続している。
【００２０】
このように構成された本実施形態のＲｅＲＡＭにおいて、抵抗変化素子３０の上部電極３４ａに接続した配線３９はビットライン、各トランジスタＴのゲート電極１４はワードライン、２つのトランジスタＴに共通の高濃度不純物領域１８ｂに接続した配線２３ｂは接地ラインとなる。
【００２１】
図３（ａ），（ｂ）はいずれも横軸に印加電圧をとり、縦軸に電流をとって、抵抗変化素子の特性を示す図である。但し、この図３（ａ），（ｂ）は、図４に示すように白金電極４１ａ，４１ｂ間にＴｉＮ膜（厚さ５０ｎｍ）４２とＴｉＯ2膜（厚さ７０ｎｍ）４３とを挟んで構成された抵抗変化素子の特性を示している。図２に示す本実施形態の抵抗変化素子３０の動作も、この図４に示す構造の抵抗変化素子と基本的に同じである。ここで、初期状態では抵抗変化素子が高抵抗状態にあるものとする。
【００２２】
図３（ａ），（ｂ）に示すように、抵抗変化素子が高抵抗状態にあるときに電極４１ａ，４１ｂ間にマイナスの電圧を徐々に印加していくと、ある特定の電圧を印加したときに抵抗変化素子が低抵抗状態に遷移して、抵抗変化素子に流れる電流が急激に増加する。但し、ＲｅＲＡＭではリミッタ回路を設けて、抵抗変化素子に流れる電流量を制御している。この高抵抗状態から低抵抗状態への変化をセットという。
【００２３】
一方、抵抗変化素子が低抵抗状態のときにプラスの電流を流すと、電流値が極大値を超えた後に高抵抗状態に遷移する。この低抵抗状態から高抵抗状態への変化をリセットという。ＲｅＲＡＭでは、例えば抵抗変化素子が低抵抗状態のときを“０”とし、高抵抗状態のときを“１”として、データを記憶する。なお、図３（ａ）に示すように、高抵抗状態から低抵抗状態に変化するときに抵抗変化素子に流れる電流を制御することにより、又は図３（ｂ）に示すように低抵抗状態から高抵抗状態に変化するときに印加する電圧を変化させることにより、１つの抵抗変化素子に３以上の状態を記憶することができる。すなわち、メモリの多値化が可能である。
【００２４】
本実施形態のＲｅＲＡＭにおいて、抵抗変化素子３０をセットするときにはトランジスタＴをオン状態にし、配線（接地ライン）２３ｂ及び配線（ビットライン）３９を介して抵抗変化素子３０に所定の電圧（マイナスの電圧）を印加する。また、抵抗変化素子３０をリセットするときにはトランジスタＴをオン状態にし、配線（接地ライン）２３ｂ及び配線（ビットライン）３９を介して抵抗変化素子３０に所定の電流（プラスの電流）を流す。更に、抵抗変化素子３０の状態を検出するときには、トランジスタＴをオン状態にして配線（接地ライン）２３ｂ及び配線（ビットライン）３９との間の抵抗を調べる。
【００２５】
本実施形態のＲｅＲＡＭでは、プラグ２６の上にプラグ２６と同一の大きさ（直径）で抵抗変化素子３０が形成されているので、抵抗変化素子３０の占める面積が小さく、ＲｅＲＡＭの微細化が容易に達成される。
【００２６】
また、本実施形態のＲｅＲＡＭにおいては、プラグ２６とＴｉＯ2膜３３との間に酸素バリア膜３１が設けられているので、ＴｉＯ2膜３３からプラグ２６への酸素の移動が阻止される。これにより、プラグ２６を構成するＣｕ又はＷ等の金属の酸化が防止され、配線抵抗の増大や配線の信頼性の低下が回避される。
【００２７】
図５，図６は、上述したＲｅＲＡＭの製造方法を工程順に示す断面図、図７，図８は抵抗変化素子３０の形成方法を示す模式図である。通常、半導体基板上にはメモリセルと同時に駆動回路（書き込み回路及び読み出し回路等）を構成するｎ型トランジスタ及びｐ型トランジスタを形成しているが、ここではそれらの図示は省略している。
【００２８】
まず、図５（ａ）に示す構造を形成するまでの工程を説明する。図５（ａ）に示すように、半導体基板（シリコン基板）１０の所定の領域に、公知のＳＴＩ（Shallow Trench Isolation）法又はＬＯＣＯＳ（Local Oxidation of Silicon）法により素子分離膜１１を形成し、これらの素子分離膜１１により半導体基板１０の表面を複数の素子領域に分離する。
【００２９】
次に、半導体基板１０のｎ型トランジスタ形成領域（メモリセル領域及び駆動回路のｎ型トランジスタ形成領域：以下、同じ）にホウ素（Ｂ）等のｐ型不純物を導入して、ｐウェル１２を形成する。また、半導体基板１０のｐ型トランジスタ形成領域（駆動回路のｐ型トランジスタ形成領域：以下、同じ）にリン（Ｐ）等のｎ型不純物を導入して、ｎウェル（図示せず）を形成する。
【００３０】
次に、ｐウェル１２及びｎウェル（図示せず）の表面を熱酸化させて、ゲート絶縁膜１３を形成する。その後、ＣＶＤ（Chemical Vapor Deposition）法により、半導体基板１０の上側全面にポリシリコン膜を形成し、このポリシリコン膜をフォトリソグラフィ法及びエッチング法によりパターニングして、ゲート電極１４を形成する。このとき、図５（ａ）に示すように、メモリセル領域では、１つのｐウェル１２の上にワードラインとなる２本のゲート電極１４が相互に平行に配置される。
【００３１】
次に、ゲート電極１４をマスクとし、ｎ型トランジスタ形成領域のｐウェル１２にリン（Ｐ）等のｎ型不純物を低濃度にイオン注入して、ｎ型低濃度不純物領域１６を形成する。これと同様に、ゲート電極１４をマスクとし、ｐ型トランジスタ形成領域のｎウェル（図示せず）にホウ素（Ｂ）等のｐ型不純物を低濃度にイオン注入して、ｐ型低濃度不純物領域（図示せず）を形成する。
【００３２】
次に、ゲート電極１４の両側にサイドウォール１７を形成する。このサイドウォール１７は、ＣＶＤ法により半導体基板１０の上側全面にＳｉＯ2又はＳｉＮ等からなる絶縁膜を形成した後、その絶縁膜をエッチバックしてゲート電極１４の両側のみに残すことにより形成される。
【００３３】
その後、ゲート電極１４及びサイドウォール１７をマスクとしてｎ型トランジスタ形成領域のｐウェル１２にｎ型不純物を高濃度にイオン注入し、ｎ型高濃度不純物領域１８ａ，１８ｂを形成する。これと同様に、ｐ型トランジスタ形成領域のゲート電極及びサイドウォールをマスクとしてｎウェル（図示せず）にｐ型不純物を高濃度にイオン注入して、ｐ型高濃度不純物領域（図示せず）を形成する。このようにして、各トランジスタ形成領域に、ＬＤＤ（Lightly Doped Drain)構造のソース／ドレインを有するトランジスタＴが形成される。
【００３４】
次に、図５（ｂ）に示す構造を形成するまでの工程について説明する。上述の工程によりトランジスタＴを形成した後、ＣＶＤ法により半導体基板１０の上側全面に例えばＳｉＯ2からなる第１の層間絶縁膜２１を形成し、この第１の層間絶縁膜２１によりトランジスタＴを覆う。その後、第１の層間絶縁膜２１の表面をＣＭＰ（Chemical Mechanical Polishing：化学的機械研磨）法により研磨して平坦化する。
【００３５】
次に、フォトリソグラフィ法及びエッチング法を使用して、第１の層間絶縁膜２１の上面からｎ型トランジスタ形成領域のｎ型高濃度不純物領域１８ａ，１８ｂに到達するコンタクトホールを形成する。そして、スパッタ法により、半導体基板１０の上側全面にバリアメタルとしてＴｉＮ膜（図示せず）を形成し、コンタクトホールの内面をＴｉＮ膜で覆う。その後、スパッタ法又はＣＶＤ法によりＴｉＮ膜の上にＷ膜を形成するとともに、コンタクトホール内にＷを充填する。次いで、第１の層間絶縁膜２１が露出するまでＷ膜及びＴｉＮ膜をＣＭＰ法により研磨する。このようにして、コンタクトホール内にＷが充填されてなるプラグ２２ａ，２２ｂが形成される。ここで、プラグ２２ａは高濃度不純物領域１８ａに接続したプラグであり、プラグ２２ｂは高濃度不純物領域１８ｂに接続したプラグである。なお、本実施形態ではプラグ２２ａ，２２ｂをＷにより形成しているが、Ｃｕ又はその他の導電材料によりプラグ２２ａ，２２ｂを形成してもよい。
【００３６】
次に、図５（ｃ）に示す構造を形成するまでの工程について説明する。上述の工程によりプラグ２２ａ，２２ｂを形成した後、スパッタ法により第１の層間絶縁膜２１及びプラグ２２ａ，２２ｂの上にアルミニウム等の金属により導電体膜を形成する。そして、この導電体膜をフォトリソグラフィ法及びエッチング法によりパターニングして、パッド２３ａ及び配線２３ｂを形成する。パッド２３ａはプラグ２２ａの上に形成され、プラグ２２ａと電気的に接続される。また、配線２３ｂはプラグ２３ｂの上を通り、プラグ２３ｂと電気的に接続される。
【００３７】
次に、図５（ｄ）に示す構造を形成するまでの工程について説明する。上述の工程によりパッド２３ａ及び配線２３ｂを形成した後、ＣＶＤ法により半導体基板１０の上側全面にＳｉＯ2からなる絶縁膜（第１の絶縁膜）２５ａを形成する。そして、この絶縁膜２５ａをＣＭＰ法により研磨して表面を平坦化した後、フォトリソグラフィ法及びエッチング法を使用して、絶縁膜２５ａの上面からパッド２３ａに到達するコンタクトホールを形成する。本実施形態では、このコンタクトホールの直径を５００ｎｍとする。その後、スパッタ法により、半導体基板１０の上側全面にバリアメタルとしてＴｉＮ膜（図示せず）を形成し、コンタクトホールの内面をＴｉＮ膜で覆う。その後、スパッタ法又はＣＶＤ法によりＴｉＮ膜の上にＷ膜を形成するとともに、コンタクトホール内にＷを充填する。次いで、絶縁膜２５ａが露出するまでＷ膜及びＴｉＮ膜をＣＭＰ法により研磨する。このようにして、コンタクトホール内にＷが充填されてなるプラグ２６が形成される。なお、プラグ２６は、Ｃｕ又はその他の導電材料により形成してもよい。
【００３８】
次に、図６（ａ）に示すように、抵抗変化素子３０を形成する。すなわち、図７（ａ）に示すように、プラグ２６を形成した後、絶縁膜２５ａ及びプラグ２６の上にＴｉＡｌＮからなる酸素バリア膜３１を例えば１０ｎｍの厚さに形成する。この酸素バリア膜３１は、例えばＴｉ0.8Ａｌ0.2をターゲットとし、Ａｒ（アルゴン）とＮ2（窒素）とを混合した雰囲気中で反応性スパッタ法により形成する。なお、本実施形態では酸素バリア膜３１をＴｉＡｌＮ膜により形成しているが、ＴａＳｉＮ膜又はその他の酸素を通しにくい材料からなる膜により酸素バリア膜３１を形成してもよい。但し、電極として一般的に用いられているＰｔ等の貴金属膜は、酸素が容易に透過するので、酸素バリア膜として使用することはできない。
【００３９】
上述の工程で酸素バリア膜３１を形成した後、反応性スパッタ法によりＴｉＮ膜３２を例えば５０ｎｍの厚さに形成する。なお、本実施形態では酸素バリア膜３１の上にＴｉＮ膜３２を直接形成しているが、ＲｅＲＡＭのスイッチング特性を向上させるために、バリア膜３１とＴｉＮ膜３２との間にＰｔ膜を例えば５０ｎｍの厚さに形成してもよい。これらの酸素バリア膜３１、Ｐｔ膜及びＴｉＮ膜３２は真空を破ることなく（in situ）連続的に形成する。また、これらの酸素バリア膜３１、Ｐｔ膜及びＴｉＮ膜３２の成膜時の基板温度は例えば３００℃とする。
【００４０】
次に、酸素雰囲気中で例えば５５０℃の温度で１０分間アニールを実施することによりＴｉＮ膜３２の表面を酸化させ、図７（ｂ）に示すように、ＴｉＯ2膜３３を例えば３０ｎｍの厚さに形成する。この場合、プラグ２６の上に酸素バリア膜（ＴｉＡｌＮ膜）３１が形成されているので、ＴｉＯ2膜３３からプラグ２６への酸素の移動が阻止され、プラグ２６の酸化が防止される。その後、図７（ｃ）に示すように、ＤＣスパッタ法により、ＴｉＯ2膜３３の上に上部電極となるＰｔ膜３４を例えば２０ｎｍの厚さに形成する。
【００４１】
次に、Ｐｔ膜３４の上に、ＴｉＮからなる反射防止膜（図示せず）を例えば５０ｎｍの厚さに形成する。なお、反射防止膜は次のフォトリソグラフィ工程で光の反射を防止するために形成するものである。この反射防止膜は必要に応じて形成すればよく、本発明において必須ではない。
【００４２】
次に、Ｐｔ膜３４の上（反射防止膜の上）にフォトレジストを塗布してフォトレジスト膜（図示せず）を形成し、その後露光及び現像処理を実施してプラグ２６の上方のみにフォトレジスト膜を残す。そして、このフォトレジスト膜をマスクとし、塩素系ガス（例えばＣｌ2＋Ｏ2）を用いて、Ｐｔ膜３４、ＴｉＯ2膜３３、ＴｉＮ膜３２及び酸素バリア膜３１をエッチングする。これにより、図８（ａ）に示すように、プラグ２６の上方に、酸素バリア膜３１、ＴｉＮ膜３２、ＴｉＯ2膜３３及び上部電極３４ａにより構成される抵抗変化素子３０が形成される。その後、抵抗変化素子３０上のフォトレジスト膜を除去する。なお、本実施形態においては、抵抗変化素子３０の直径をプラグ２６の直径と同じ（５００ｎｍ）とし、プラグ２６と抵抗変化素子３０とを一体化させている。
【００４３】
次に、図８（ｂ）に示すように、絶縁膜（第１の絶縁膜）２５ａの上にＳｉＯ2からなる絶縁膜（第２の絶縁膜）２５ｂを形成し、この絶縁膜２５ｂにより抵抗変化素子３０を覆う。そして、図８（ｃ）に示すように、抵抗変化素子３０の上部電極３４ａが露出するまでＣＭＰ法により絶縁膜２５ｂを研磨する。このようにして、図６（ａ）に示す構造が形成される。なお、図８（ｃ）に示すように、絶縁膜２５ａ，２５ｂは一体化して第２の層間絶縁膜２５を構成する。
【００４４】
次に、図６（ｂ）に示す構造を形成するまでの工程について説明する。上述の工程で抵抗変化素子３０を形成した後、第２の層間絶縁膜２５及び抵抗変化素子３０の上にアルミニウム等の金属により導電体膜を形成する。そして、この導電体膜をフォトリソグラフィ法によりパターニングして、パッド３５を形成する。このパッド３５は抵抗変化素子３０の上部電極３４ａに電気的に接続される。
【００４５】
次に、ＣＶＤ法により、半導体基板１０の上側全面にＳｉＯ2からなる第３の層間絶縁膜３６を形成し、この第３の層間絶縁膜３６によりパッド３５を覆う。そして、フォトリソグラフィ法及びエッチング法を使用して、第３の層間絶縁膜３６の上面からパッド３５に到達するコンタクトホールを形成する。その後、半導体基板１０の上側全面にバリアメタルとしてＴｉＮ膜（図示せず）を形成し、コンタクトホールの内面をＴｉＮ膜で覆う。次いで、スパッタ法又はＣＶＤ法によりバリアメタルの上にＷ膜を形成するとともに、コンタクトホール内にＷを充填する。その後、第３の層間絶縁膜３６が露出するまでＷ膜及びＴｉＮ膜をＣＭＰ法により研磨する。このようにして、パッド３５に電気的に接続したプラグ３８が形成される。なお、プラグ３８は銅又はその他の導電性材料により形成してもよい。
【００４６】
次に、スパッタ法により、第３の層間絶縁膜３６及びプラグ３８の上にアルミニウム等の金属により導電体膜を形成する。そして、この導電体膜をフォトリソグラフィ法及びエッチング法によりパターニングして、配線（ビットライン）３９を形成する。このようにして、本実施形態に係るＲｅＲＡＭが完成する。
【００４７】
本実施形態により製造されたＲｅＲＡＭは、ＴｉＮ膜３２の表面を酸化してＴｉＯ2膜（抵抗変化膜）３３を形成しているので、５ｎｓ以下の高速スイッチングが可能である。また、本実施形態においては、プラグ２６とＴｉＮ膜３２との間に酸素バリア膜（ＴｉＡｌＮ膜）３１を形成しているので、ＴｉＮ膜３２の表面を酸化する工程においてプラグ２６の酸化が防止される。これにより、ＲｅＲＡＭの配線抵抗の増大が回避され、信頼性が向上する。
【００４８】
更に、本実施形態においては、抵抗変化素子３０をプラグ２６と同じ大きさ（同じ直径）で形成しプラグ２６と一体化しているので、ＲｅＲＡＭの高密度化が可能である。
【００４９】
（第２の実施形態）
図９，図１０は、本発明の第２の実施形態に係るＲｅＲＡＭにおける抵抗変化素子の形成方法を示す模式図である。本実施形態が第１の実施形態と異なる点は抵抗変化素子の形成方法が異なることにあり、その他の構成は基本的に第１の実施形態と同様であるので、重複する部分の詳細な説明は省略する。
【００５０】
まず、第１の実施形態と同様にして、半導体基板１０上に素子分離膜１１、トランジスタＴ、第１の層間絶縁膜２１、プラグ２２ａ，２２ｂ、パッド２３ａ及び配線２３ｂを形成する（図５（ｃ）参照）。次に、図９（ａ）に示すように、全面に第２の層間絶縁膜２５を形成して、この第２の層間絶縁膜２５によりパッド２３ａ等を覆う。その後、第２の層間絶縁膜２５の上面からパッド２３ａに到達するコンタクトホールを形成する。このコンタクトホールの大きさ（直径）は、例えば５００ｎｍとする。次いで、スパッタ法により半導体基板の上側全面にバリアメタルとしてＴｉＮ膜（図示せず）を形成し、コンタクトホールの内面をＴｉＮ膜で覆う。その後、スパッタ法又はＣＶＤ法によりＴｉＮ膜の上にＷ膜４７を形成するとともに、コンタクトホール内にＷを充填する。
【００５１】
次に、図９（ｂ）に示すように、第２の層間絶縁膜２５が露出し、更にコンタクトホール内のＷの表面が凹になるまで、Ｗ膜４７をドライエッチングする。このようにして、上部に凹面が設けられたプラグ４８が形成される。なお、プラグ４８を形成する金属はＷに限定するものではないが、上述したようにドライエッチングにより凹面が形成可能な材料により形成することが必要である。
【００５２】
次に、図９（ｃ）に示すように、例えば反応性スパッタ法により、酸素バリア膜５１となるＴｉＡｌＮ膜を１０ｎｍの厚さに形成し、続けてＴｉＮ膜５２を５０ｎｍの厚さに形成する。これらの酸素バリア膜５１及びＴｉＮ膜５２の成膜時の基板温度は例えば３００℃とする。なお、酸素バリア膜５１は、ＴａＳｉＮにより形成してもよい。
【００５３】
次に、酸素雰囲気中で例えば５５０℃の温度で１０分間アニールを実施することによりＴｉＮ膜５２の表面を酸化させて、図１０（ａ）に示すようにＴｉＯ2膜５３を例えば３０ｎｍの厚さに形成する。この場合、プラグ４８の上に酸素バリア膜（ＴｉＡｌＮ膜）５１が形成されているので、ＴｉＯ2膜５３からプラグ４８への酸素の移動が阻止され、プラグ４８の酸化が防止される。
【００５４】
次に、図１０（ｂ）に示すように、例えばＤＣスパッタ法によりＴｉＯ2膜５３の上に上部電極となるＰｔ膜５４を５０ｎｍの厚さに形成する。その後、ＣＭＰ法により第２の層間絶縁膜２５が露出するまでＰｔ膜５４、ＴｉＯ2膜５３、ＴｉＮ膜５２及び酸素バリア膜５１を研磨する。これにより、図１０（ｃ）に示すように、プラグ４８の凹面上に、酸素バリア膜５１、ＴｉＮ膜５２、ＴｉＯ2膜５３及び上部電極５４ａにより構成される抵抗変化素子５０が形成される。その後、第２の絶縁膜２５及び抵抗変化素子５０の上に第３の層間絶縁膜を形成し、この第３の層間絶縁膜の上面から抵抗変化素子５０の上部電極５４ａに到達するコンタクトホールを形成する。そして、このコンタクトホール内にＷ等の金属を埋め込んでプラグを形成した後、第３の絶縁膜上にビット線（配線）を形成する。このようにして、本実施形態に係るＲｅＲＡＭが完成する。
【００５５】
本実施形態においては、ドライエッチングによりプラグ４８の上部に凹面を形成し、その凹面の上に酸素バリア膜５１、ＴｉＮ膜５２、ＴｉＯ2膜５３及びＰｔ膜５４を積層した後、ＣＭＰ法により酸素バリア膜５１、ＴｉＮ膜５２、ＴｉＯ2膜５３及びＰｔ膜５４を研磨してプラグ４８の凹面の上に抵抗変化素子５０を形成するので、第１の実施形態に比べて工程数を削減できる。また、本実施形態においても、第１の実施形態と同様に、ＴｉＮ膜５２の表面を酸化する工程においてプラグ４８の酸化が防止される。これにより、ＲｅＲＡＭの配線抵抗の増加が回避され、信頼性が向上する。更に、本実施形態においても、抵抗変化素子５０をプラグ４８と一体化しているので、ＲｅＲＡＭの高密度化が可能である。
【００５６】
なお、上述した第１及び第２の実施形態ではいずれも本発明をスタック型ＲｅＲＡＭに適用した例について説明したが、本発明をプレーナ型ＲｅＲＡＭに適用してもよいことは勿論である。
【図面の簡単な説明】
【００５７】
【図１】図１は、本発明の第１の実施形態に係るＲｅＲＡＭを示す断面図である。
【図２】図２は、図１中に符号Ａで示す部分の拡大図である。
【図３】図３（ａ），（ｂ）は、抵抗変化素子の特性を示す図である。
【図４】図４は、図３の特性を有する抵抗変化素子の構造を示す模式図である。
【図５】図５は、第１の実施形態に係るＲｅＲＡＭの製造方法を示す断面図（その１）である。
【図６】図６は、第１の実施形態に係るＲｅＲＡＭの製造方法を示す断面図（その２）である。
【図７】図７は、抵抗変化素子の形成方法を示す模式図（その１）である。
【図８】図８は、抵抗変化素子の形成方法を示す模式図（その２）である。
【図９】図９は、本発明の第２の実施形態に係るＲｅＲＡＭにおける抵抗変化素子の形成方法を示す模式図（その１）である。
【図１０】図１０は、本発明の第２の実施形態に係るＲｅＲＡＭにおける抵抗変化素子の形成方法を示す模式図（その２）である。
【符号の説明】
【００５８】
１０…半導体基板、
１１…素子分離膜、
１２…ｐウェル、
１３…ゲート絶縁膜、
１４…ゲート電極、
１６…低濃度不純物領域、
１７…サイドウォール、
１８ａ，１８ｂ…高濃度不純物領域、
２１…第１の層間絶縁膜、
２２ａ，２２ｂ，２６，３８，４８…プラグ、
２３ａ，３５…パッド、
２３ｂ，３９…配線、
２５…第２の層間絶縁膜、
３０，５０…抵抗変化素子、
３１，５１…酸素バリア膜、
３２，４２，５２…ＴｉＮ膜、
３３，４３，５３…ＴｉＯ2膜、
３４，５４…Ｐｔ膜、
３４ａ，５４ａ…上部電極、
３６…第３の層間絶縁膜、
４７…Ｗ膜。
【図１】
2008294103.tif 000003
【図２】
2008294103.tif 000004
【図３】
2008294103.tif 000005
【図４】
2008294103.tif 000006
【図５】
2008294103.tif 000007
【図６】
2008294103.tif 000008
【図７】
2008294103.tif 000009
【図８】
2008294103.tif 000010
【図９】
2008294103.tif 000011
【図１０】
2008294103.tif 000012