(57)【要約】【課題】高ゲッタリング能力を有し、なおかつデバイスプロセスの各工程において膜厚管理を容易にし、またデバイス作製後のシリコン基板の薄膜化工程を容易にするなどして、半導体デバイス作製のトータルコストを削減できるシリコンエピタキシャルウェーハを提供することを目的とする。【解決手段】少なくとも、シリコン基板上に、歪みＳｉＧｅ層と、該歪みＳｉＧｅ上にＳｉ保護層と、該Ｓｉ保護層上にエピタキシャルＳｉ層とを具備するシリコンエピタキシャルウェーハにおいて、前記シリコン基板と前記歪みＳｉＧｅ層との間、及び前記Ｓｉ保護層と前記エピタキシャルＳｉ層との間の少なくとも一方の間に高濃度Ｓｉ層を具備することを特徴とするシリコンエピタキシャルウェーハ。【選択図】図1
2008159976.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも、シリコン基板上に、歪みＳｉＧｅ層と、該歪みＳｉＧｅ層上にＳｉ保護層と、該Ｓｉ保護層上にエピタキシャルＳｉ層とを具備するシリコンエピタキシャルウェーハであって、前記シリコン基板と前記歪みＳｉＧｅ層との間、及び前記Ｓｉ保護層と前記エピタキシャルＳｉ層との間の少なくとも一方の間に高濃度Ｓｉ層を具備するものであることを特徴とするシリコンエピタキシャルウェーハ。
【請求項２】
前記高濃度Ｓｉ層がＰ＋層であることを特徴とする請求項１に記載されたシリコンエピタキシャルウェーハ。
【請求項３】
前記歪みＳｉＧｅ層のＧｅ濃度が１０％以下であり、かつ前記歪みＳｉＧｅ層の厚さが０．３μｍ以下であることを特徴とする請求項１又は請求項２に記載されたシリコンエピタキシャルウェーハ。
【請求項４】
前記Ｐ＋層の厚さが０．２５μｍよりも大きいことを特徴とする請求項２又は請求項３に記載されたシリコンエピタキシャルウェーハ。
【請求項５】
シリコンエピタキシャルウェーハの製造方法において、少なくともシリコン基板上に歪みＳｉＧｅ層を形成する工程と、該歪みＳｉＧｅ層上にＳｉ保護層を形成する工程と、該Ｓｉ保護層上にエピタキシャルＳｉ層を形成する工程とを有し、前記シリコン基板と前記歪みＳｉＧｅ層との間、及び前記Ｓｉ保護層と前記エピタキシャルＳｉ層との間の、少なくとも一方の間に高濃度Ｓｉ層を形成する工程を有することを特徴とするシリコンエピタキシャルウェーハの製造方法。
【請求項６】
前記歪みＳｉＧｅ層を形成する工程では、成長温度を７５０℃以下とし、ＳｉＨ４、Ｓｉ２Ｈ６、ＤＣＳ、及びＴＣＳのいずれかのＳｉソースガスと、ＧｅＨ４及びＧｅＣｌ４のいずれかのＧｅソースガスとの組み合わせにより行われることを特徴とする請求項５に記載のシリコンエピタキシャルウェーハの製造方法。
【請求項７】
前記Ｓｉ保護層を形成する時の条件は、Ｇｅソースガスの供給を停止すること以外は前記歪みＳｉＧｅ層を形成する時の条件と同一とすることを特徴とする請求項５又は請求項６に記載されたシリコンエピタキシャルウェーハの製造方法。
【請求項８】
前記高濃度Ｓｉ層をＰ＋層とすることを特徴とする請求項５ないし請求項７のいずれか一項に記載されたシリコンエピタキシャルウェーハの製造方法。
【請求項９】
請求項１ないし請求項４のいずれか一項に記載されたシリコンエピタキシャルウェーハを用いた半導体デバイスの製造方法であって、少なくとも該シリコンエピタキシャルウェーハ上に素子を形成する工程と、該素子を形成した前記ウェーハの薄化工程とを有し、該薄化工程の際に前記高濃度Ｓｉ層を用いて光学的手法によりウェーハ厚を管理し、及び／又は前記シリコンエピタキシャルウェーハの歪みＳｉＧｅ層を用いてエッチストップを行うことを特徴とする半導体デバイスの製造方法。
【請求項１０】
前記光学的手法は、ＦＴ−ＩＲ法とすることを特徴とする請求項９に記載の半導体デバイスの製造方法。
【請求項１１】
請求項１ないし請求項４のいずれか一項に記載されたシリコンエピタキシャルウェーハを用いたＳＯＩウェーハの製造方法であって、前記シリコンエピタキシャルウェーハをボンドウェーハあるいはベースウェーハとして用いてウェーハ貼り合わせ法によりＳＯＩウェーハを製造する方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＯＳデバイスに用いられる高ゲッタリングシリコンエピタキシャルウェーハ及びその製造方法、並びに、それを用いた半導体デバイスの製造方法及びＳＯＩウェーハの製造方法に関する。
【背景技術】
【０００２】
ＭＯＳデバイス用シリコンエピタキシャルウェーハは、年々大口径化が進み、現在では３００ｍｍウェーハが主流となっている。そして、増々（１）デバイス形成領域の完全性、（２）高ゲッタリング能力、及び（３）低コスト化の要求が強くなってきている。従来、ラッチアップ耐性及びゲッタリング能力の観点からは、高濃度（低抵抗）シリコン基板上に低濃度（高抵抗）エピタキシャル層（以下、単にエピ層と記載する場合もある）を形成させるＰ  ｏｎ  Ｐ＋エピタキシャルウェーハ（以下、Ｐ  ｏｎ  Ｐ＋エピウェーハと記載する）が使用され、またコストの観点からは低濃度基板上に低濃度エピ層を形成させるＰ  ｏｎ  Ｐ−エピタキシャルウェーハ（以下、Ｐ  ｏｎ  Ｐ−エピタキシャルウェーハと記載する）が使用されている。つまり、Ｐ  ｏｎ  Ｐ＋エピウェーハはコストの点で、またＰ  ｏｎ  Ｐ−エピウェーハはゲッタリング能力の点で課題があった。すなわち、Ｐ  ｏｎ  Ｐ＋エピウェーハでは高濃度に不純物をドープした基板を使用するため、その基板上にシリコンエピ層を成長させる際にオートドープ等の問題があった。それを避けるためにはウェーハ裏面に酸化膜を形成させる等の処理が必要となり、またＰ＋結晶は堅いため、Ｐ−基板と比べ研磨時間が長くなってしまい、基板コストが高くなってしまう。一方、Ｐ  ｏｎ  Ｐ−エピウェーハでは上記のような問題は起こらないが、低濃度基板を用いているため、ゲッタリング能力は低く、また、高温エピタキシャル成長の際に結晶中の酸素析出核が消滅してしまい、ゲッタリング能力の更なる低下が起こっていた。この酸素析出核消滅によるゲッタリング能力の低下を回避するためには、エピタキシャル成長前に酸素析出核を形成する熱処理を行ったり、単結晶製造の際に、酸素濃度をチューニングして結晶を引き上げたりしなければならず、工程が複雑化し、結果として高コストのエピタキシャルウェーハとなってしまう。
【０００３】
ところで、上述のゲッタリング手法とは異なる方法として、シリコン基板上にＳｉＧｅ層、Ｓｉ層を順にエピタキシャル成長して積層させたＳｉ  ｏｎ  ＳｉＧｅ  ｏｎ  Ｓｉエピウェーハが提案されている（非特許文献１）。これは、格子定数が大きいＳｉＧｅ層によってその上下のシリコン層との界面にミスフィット転位を発生させ、これがゲッタリングサイトとして働くことを利用したものである。
【０００４】
また、特許文献１には、上記と同じ構成（Ｓｉ  ｏｎ  ＳｉＧｅ  ｏｎ  Ｓｉ）のエピウェーハが開示されているが、特許文献１に記載のエピウェーハでは、ＳｉＧｅ層にミスフィット転位を発生させないようにし、ＳｉＧｅ層の格子間隔をＳｉ基板と垂直方向に広げることでＳｉＧｅ層に圧縮歪を形成させ、ゲッタリング能力の向上を図っている。
【０００５】
また、特許文献２には、ゲッタリング層を形成させるためのドーパントとしてＧｅだけでなく、Ｃ、Ｓｎ、及びＰｂのいずれか一つあるいはそれらを組み合わせて使用する方法が開示されている。
【０００６】
しかし、上記いずれのエピウェーハもデバイスプロセス中のゲッタリング能力の強化に注目したウェーハであるにも関わらず、十分なゲッタリング能力を有しているとは必ずしも言えず、またその製造工程の煩雑さ等のため、製造コストが高いという欠点を有していた。
【０００７】
【特許文献１】特開２００４−２８１５９１号公報
【特許文献２】特開２００６−２１６９３４号公報
【非特許文献１】半導体シリコン結晶工学  ｐ．３５８  丸善株式会社発行  志村  史夫著
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、上述した事情に鑑みてなされたものであり、高ゲッタリング能力を有し、なおかつ半導体デバイス製造のトータルコストの低減につながる高品質なシリコンエピタキシャルウェーハ及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
前記目的を達成するため、本発明では、少なくとも、シリコン基板上に、歪みＳｉＧｅ層と、該歪みＳｉＧｅ層上にＳｉ保護層と、該Ｓｉ保護層上にエピタキシャルＳｉ層とを具備するシリコンエピタキシャルウェーハであって、前記シリコン基板と前記歪みＳｉＧｅ層との間、及び前記Ｓｉ保護層と前記エピタキシャルＳｉ層との間の少なくとも一方の間に高濃度Ｓｉ層を具備するものであることを特徴とするシリコンエピタキシャルウェーハを提供する（請求項１）。
【００１０】
このように、歪みＳｉＧｅ層上にＳｉ保護層を有し、またシリコン基板と前記歪みＳｉＧｅ層との間、及び前記Ｓｉ保護層とエピタキシャルＳｉ層との間の少なくとも一方の間に高濃度Ｓｉ層を具備するシリコンエピタキシャルウェーハでは、従来のＳｉ  ｏｎ  ＳｉＧｅ  ｏｎ  Ｓｉ構造のシリコンエピタキシャルウェーハと比べて、表面ラフネス（ヘイズ）が良好で、かつ高ゲッタリング能力を有する。これは、Ｓｉ保護層で歪みＳｉＧｅ層の表面を覆うことで、表面ラフネス悪化防止効果が得られ、また本発明に係るシリコンエピタキシャルウェーハでは高濃度Ｓｉ層を有しているため、従来の歪みＳｉＧｅ層単層のものと比べてゲッタリング能力が高い。
なお、高濃度Ｓｉ層とは、不純物濃度が少なくとも５×１０１７ａｔｏｍｓ／ｃｍ３であるＳｉ層のことを言う。
【００１１】
この場合、前記高濃度Ｓｉ層がＰ＋層であるのが好ましい（請求項２）。
【００１２】
このように、高濃度Ｓｉ層がＰ＋層であれば、前記歪みＳｉＧｅ層に加えて前記シリコンエピタキシャルウェーハ内の効果的なゲッタリングサイトとして働き、ゲッタリング能力の向上が図れる。また、下記で詳細に説明するが、Ｐ＋層とすることで光学的手法によりエピ層の膜厚管理が容易となるため、本発明に係るシリコンエピタキシャルウェーハを用いた半導体デバイスの製造コストの削減効果等が得られる。
【００１３】
また、前記歪みＳｉＧｅ層のＧｅ濃度が１０％以下であり、かつ前記歪みＳｉＧｅ層の厚さが０．３μｍ以下であるのが好ましい（請求項３）。
【００１４】
このように、歪みＳｉＧｅ層のＧｅ濃度が１０％以下で、かつその厚みが０．３μｍ以下であれば、歪みＳｉＧｅ層中にミスフィット転位が発生するのを抑えることができる。また、同時に表面ラフネス（ヘイズ）の悪化を最小限に抑えることもできる。
【００１５】
また、前記Ｐ＋層の厚さが０．２５μｍよりも大きいのが好ましい（請求項４）。
【００１６】
このように、Ｐ＋層の厚さを０．２５μｍよりも大きくすれば、通常の光学的手法によりエピタキシャル厚を測定することができ、本発明に係るシリコンエピタキシャルウェーハのエピ層の膜厚管理が容易となる。
【００１７】
また、本発明は、シリコンエピタキシャルウェーハの製造方法において、少なくともシリコン基板上に歪みＳｉＧｅ層を形成する工程と、該歪みＳｉＧｅ層上にＳｉ保護層を形成する工程と、該Ｓｉ保護層上にエピタキシャルＳｉ層を形成する工程とを有し、前記シリコン基板と前記歪みＳｉＧｅ層との間、及び前記Ｓｉ保護層と前記エピタキシャルＳｉ層との間の、少なくとも一方の間に高濃度Ｓｉ層を形成する工程を有することを特徴とするシリコンエピタキシャルウェーハの製造方法を提供する（請求項５）。
【００１８】
このように、高濃度Ｓｉ層の形成はエピタキシャル成長により行うので、従来の高濃度Ｓｉ基板を用いた場合と比べ、後の工程でのオートドープ等のドーパントによる汚染を大幅に抑制することができる。また、よりエピ層に近い位置（深さ）にゲッタリング能力を付与することができる。
【００１９】
この場合、前記歪みＳｉＧｅ層を形成する工程では、成長温度を７５０℃以下とし、ＳｉＨ４、Ｓｉ２Ｈ６、ＤＣＳ、及びＴＣＳのいずれかのＳｉソースガスと、ＧｅＨ４及びＧｅＣｌ４のいずれかのＧｅソースガスとの組み合わせにより行われることができる（請求項６）。
【００２０】
こうして、歪みＳｉＧｅ層の成長温度を７５０℃以下とするのは、該ＳｉＧｅ層中に転位が生じるのを防止するためである。また、ＳｉＨ４、Ｓｉ２Ｈ６、ＤＣＳ、及びＴＣＳのいずれかのＳｉソースガスと、ＧｅＨ４及びＧｅＣｌ４のいずれかのＧｅソースガスとの組み合わせで歪みＳｉＧｅ層を形成すれば、上記いずれのソースガスも一般的に用いられているため、扱い等が容易であり、管理しやすいという利点がある。
【００２１】
また、前記Ｓｉ保護層を形成する時の条件は、Ｇｅソースガスの供給を停止すること以外は前記歪みＳｉＧｅ層を形成する時の条件と同一とするのが好ましい（請求項７）。
【００２２】
このようにすることで、歪みＳｉＧｅ層形成後、直ちにＳｉ保護層を積層することができ、歪みＳｉＧｅ層表面のヘイズレベルの悪化を最小限に抑えることができる。
【００２３】
また、前記高濃度Ｓｉ層をＰ＋層とするのが好ましい（請求項８）。
【００２４】
このように、高濃度Ｓｉ層をＰ＋層とすれば、高ゲッタリング能を担保できると共に、通常の光学的手法によりウェーハ直径方向のエピタキシャル厚を測定することができるため、エピ層の膜厚管理あるいは品質保証が容易となる。
【００２５】
更に、本発明では、上記本発明のシリコンエピタキシャルウェーハを用いた半導体デバイスの製造方法であって、少なくとも該シリコンエピタキシャルウェーハ上に素子を形成する工程と、該素子を形成した前記ウェーハの薄化工程とを有し、該薄化工程の際に前記高濃度Ｓｉ層を用いて光学的手法によりウェーハ厚を管理し、及び／又は前記シリコンエピタキシャルウェーハの歪みＳｉＧｅ層を用いてエッチストップを行うことを特徴とする半導体デバイスの製造方法を提供する（請求項９）。
【００２６】
上述したように、本発明に係るシリコンエピタキシャルウウェーハは高ゲッタリング能力を有し、また高濃度Ｓｉ層を用いて光学的手法により容易にウェーハの厚さを測定することができるため、素子形成後に行われるバックラップにおける薄化工程を簡便に行うことができる。更に、歪みＳｉＧｅ層をエッチストップ層として薄化工程で利用することも可能である。
このように、本発明に係るシリコンエピタキシャルウェーハを半導体デバイスに用いれば、ゲッタリング能力が高いだけでなく、素子、チップ作製の様々な工程において有効な利用が可能であり、製品歩留まりの向上、コスト低減に寄与できる。
【００２７】
この場合、前記光学的手法は、ＦＴ−ＩＲ法とするのが好ましい（請求項１０）。
【００２８】
このように、ＦＴ−ＩＲ（Ｆｏｕｒｉｅｒ  Ｔｒａｎｓｆｏｒｍ  Ｉｎｆｒａｒｅｄ  Ｓｐｅｃｔｒｏｓｃｏｐｙ）法を用いれば、簡便にかつ非接触でエピタキシャル厚を精度良く測定することができ、製品エピウェーハの品質管理が可能となる。
【００２９】
更に、本発明では、上記本発明のシリコンエピタキシャルウェーハを用いたＳＯＩウェーハの製造方法であって、前記シリコンエピタキシャルウェーハをボンドウェーハあるいはベースウェーハとして用いてウェーハ貼り合わせ法によりＳＯＩウェーハを製造する方法を提供する（請求項１１）。
【００３０】
本発明に係るシリコンエピタキシャルウェーハは、上述のような利点を有するため、これをボンドウェーハ（ＳＯＩ層を形成するウェーハ）あるいはベースウェーハ（ＳＯＩ層を支持するウェーハ）として利用とすれば、高品質なＳＯＩウェーハを比較的低コストで作製することができる。
【発明の効果】
【００３１】
本発明に係るシリコンエピタキシャルウェーハでは、高濃度Ｓｉ層を１層あるいは２層有しているため、ゲッタリングサイトとして歪みＳｉＧｅ層のみを具備する通常のエピウェーハよりもゲッタリング能力が高い。また、この高濃度Ｓｉ層を用いて、ウェーハの直径方向のエピタキシャル層の膜厚分布をＦＴ―ＩＲ等の光学的手法により簡便に測定・モニターできるため、エピタキシャル層の膜厚管理、品質保証が容易かつ正確に行うことができるし、その後のデバイスプロセスでの膜厚管理も簡便化でき、またデバイス形成後の薄化工程にも利用でき、製品歩留まりの向上及びコスト低減に寄与できる。
【００３２】
また、本発明に係るシリコンエピタキシャルウェーハの製造方法に従えば、Ｐ  ｏｎ  Ｐ＋エピウェーハの製造方法と比べ、エピ成長における、オートドープ等の不純物の混入を大幅に低減することができる。また、歪みＳｉＧｅ層を形成後、直ちにＳｉ保護層を形成させることで、歪みＳｉＧｅ層の表面ラフネス（ヘイズ）の悪化を最低限に留めることができ、平坦性に優れるシリコンエピタキシャルウェーハを最終的に得ることができる。
【００３３】
また、本発明に係るシリコンエピタキシャルウェーハを用いて半導体デバイスを製造すれば、高濃度Ｓｉ層を用いて光学的手法によりウェーハの直径方向のエピタキシャル層の膜厚分布を非接触で容易に測定できるので、デバイス領域の形成後に裏面から行う薄化工程等でのウェーハ厚の管理及びウェーハの品質管理を簡便に行うことができる。また、歪みＳｉＧｅ層をエッチストップ層として利用することができるので、デバイス工程の際のエッチング処理による表面の荒れ防止を図ることもできる。
このように、前記シリコンエピタキシャルウェーハを用いれば、ゲッタリング能力が高いだけでなく、素子、チップ作製の様々な工程において有効な利用が可能である。
【００３４】
また、本発明に係るシリコンエピタキシャルウェーハをＳＯＩウェーハのボンドウェーハあるいはベースウェーハとして用い、ウェーハ貼り合わせ法によりＳＯＩウェーハを製造すれば、上述した特性を有するため、高品質なＳＯＩウェーハを製造することができる。
【発明を実施するための最良の形態】
【００３５】
以下、本発明の実施の形態について、図面を参照しながら具体的に説明するが、本発明はこれらの記載によって限定されるものではない。
図１は、本発明に係るシリコンエピタキシャルウェーハの概略図である。（ａ）〜（ｃ）は、それぞれ本発明の３種の態様を示している。
本発明の３種の態様の代表例として、図１（ａ）に図示されているシリコンエピタキシャルウェーハの製造方法ついて以下に説明するが、図１（ｂ）、（ｃ）においても（ａ）の製造方法と本質的には変わらない。
【００３６】
本実施の形態では、コストアップ及びオートドープ等の問題を避けるため準備するＳｉ単結晶基板には高抵抗（低ドーパント濃度）基板（以下、単にＰ−基板と記載する）１を用いる。
尚、Ｐ−基板１の製造方法や面方位は、目的に合わせて適宜選択すれば良く、特に限定されない。例えば、ＣＺ（Ｃｚｏｃｈｒａｌｓｋｉ）法あるいはＦＺ（Ｆｌｏａｔｉｎｇ  Ｚｏｎｅ）法で作製するのが一般的である。
【００３７】
次いで、Ｐ−基板１上に歪みＳｉＧｅ層２をエピ成長させるが、その前処理として１１００℃程度のＨ２雰囲気下でＰ−基板１表面上の自然酸化膜（不図示）を除去し、その後７５０℃以下に降温し、ミスフィット転位が発生しないＧｅ濃度、好ましくは１０％以下で歪みＳｉＧｅ層２をエピ成長させる。この時、Ｓｉソースガスとしては、ＳｉＨ４、Ｓｉ２Ｈ６、ＤＣＳ（ジクロロシラン）、及びＴＣＳ（トリクロロシラン）のいずれか一つを用いることが好ましく、ＧｅソースガスとしてＧｅＨ４及びＧｅＣｌ４のいずれか一つを用いることが好ましい。
【００３８】
次いで、歪みＳｉＧｅ層２上にＳｉ保護膜３を積層させる。Ｓｉ保護膜３の積層は、歪みＳｉＧｅ層２のエピ成長終了後、Ｇｅソースガスのみを遮断してそのままの条件で連続的に成長させるのが望ましい。これは、Ｓｉ保護層３は、Ｐ＋層４のエピ成長を行うための昇温中に歪みＳｉＧｅ層２の表面ラフネスを悪化させないためのものであり、歪みＳｉＧｅ層２の形成後、直ちに形成させるのが重要なためである。
【００３９】
Ｓｉ保護層３を形成後、所定の温度まで昇温し、所望の抵抗率となるよう調整して高濃度にアクセプタ不純物をドープしたＳｉ層であるＰ＋層４のエピ成長を行う。この時、アクセプタ不純物としてはＢを用いるのが一般的であるが、Ｇａなどの他のドーパントを用いることもできる。
【００４０】
最後に、Ｐ＋層４上に所定温度にて所望の抵抗率となるよう調整して高抵抗（低濃度）のエピタキシャルＳｉ層５を形成させる。このようにして、高濃度（低抵抗）Ｓｉ層上に低濃度（高抵抗）Ｓｉ層を有する構成である、Ｐ  ｏｎ  Ｐ＋構造を得ることができる。
【００４１】
このように、本発明に係るシリコンエピタキシャルウェーハでは、歪みＳｉＧｅ層のみならず高濃度Ｓｉ層も具備するため、歪みＳｉＧｅ層とその上下で直接接しているＳｉ層との界面にゲッタリングサイトを有すると共に、高濃度Ｓｉ層に例えばＢを用いた場合、Ｆｅ等のゲッタリング能力も有するため、歪みＳｉＧｅ層単層の場合と比べてゲッタリング能力の高いものが得られる。また、該歪みＳｉＧｅ層にミスフィット転位をなるべく発生させない条件にてエピ成長させ、その後直ちにＳｉ保護層を積層させるため、その表面ラフネスの悪化を最小限に抑えることができる。更に、本発明ではＰ  ｏｎ  Ｐ＋構造をエピタキシャル層により実現するので、従来の場合と比べて不純物のオートドープ等によるデバイス領域の特性劣化を抑えることができる。
【００４２】
上記シリコンエピタキシャルウェーハであれば、ゲッタリング能力が高いだけでなく、該ウェーハ中の高濃度Ｓｉ層を利用し、簡便な光学的手法（例えばＦＴ−ＩＲ法）によって非接触で精度良くエピタキシャルＳｉ層５の膜厚が測定でき、その品質管理が容易に可能となる。すなわち、エピタキシャルウェーハのエピ層の品質管理や、その後のデバイスの形成過程においては、ドライエッチングあるいはＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈ）プロセス等の際の膜厚管理に、またデバイス作製後のウェーハ基板の裏面をラッピングにより薄化する際の、厚さ測定にも利用できるのである。更に、前記ウェーハ中に内在する歪みＳｉＧｅ層は薄化工程においてＳｉエッチングのストップ層としても利用可能である。
【００４３】
このように、本発明に係るシリコンエピタキシャルウェーハは、ゲッタリング能力が高いだけでなく、エピタキシャルウェーハの製造のみならず、その後の素子形成からチップ作製に至る様々な工程において有効な利用が可能であり、延いては製品歩留まりの向上及びコスト低減に寄与することができ、高品質の半導体デバイスの製造を可能とする。
【００４４】
また、上記シリコンエピタキシャルウェーハをボンドウェーハあるいはベースウェーハとして用いて、ウェーハ貼り合わせ法によりＳＯＩウェーハを作製すれば、上記理由から高品質のＳＯＩウェーハの製造が可能となる。例えば、上記エピタキシャルウェーハをボンドウェーハとして用いれば、高品質のエピタキシャル層をＳＯＩ層とすることができる。
【００４５】
なお、上述のシリコンエピタキシャルウェーハと同様の効果を奏するシリコンエピタキシャルウェーハの構造としては、シリコン（Ｐ−）基板１上に順次、Ｐ＋層４、歪みＳｉＧｅ層２、Ｓｉ保護層３、エピＳｉ層５を積層させる構成（図１（ｂ））であっても良いし、シリコン基板１上に順次、Ｐ＋層４、歪みＳｉＧｅ層２、Ｓｉ保護層３、Ｐ＋層４、エピＳｉ層５を積層させる構成（図１（ｃ））であっても良い。こうすることで、目的に応じＰ＋層の位置や数を変えることができる。例えば、エピＳｉ層のゲッタリングの強化としては、図１（ａ）のタイプが良いし、基板からの汚染が懸念される場合は、図１（ｂ）のタイプが良い。よりゲッタリング能力を強化したければ図１（ｃ）のタイプとすることができる。
【００４６】
このような図１（ｂ）、（ｃ）のタイプのエピタキシャルウェーハを製造するには、シリコン基板１を用意し、上記歪みＳｉＧｅ層２を形成する工程の前に上記Ｐ＋層４をエピタキシャル成長させる工程を行うようにすれば良い。
【００４７】
以下、本発明の実験例を示して更に具体的に説明する。
（テスト１）
＜歪みＳｉＧｅ層のＧｅ濃度とヘイズの関係及びＳｉ保護層の有効性＞
【００４８】
ＣＺ法で製造した面方位が｛１００｝であるＰ−（高抵抗シリコン単結晶）基板１を用意した（図２）。次いで、該Ｐ−基板１を枚葉式ＣＶＤ装置を用いて、Ｈ２雰囲気、８０ｔｏｒｒ（約１１ｋＰａ）減圧条件で、１１００℃のＨ２ベークを行った。その後６９０℃まで降温し、Ｐ−基板１上に、ＳｉＨ４：１５０ｓｃｃｍ、ＧｅＨ４：１０、４０、８０ｓｃｃｍのそれぞれの条件でＧｅ濃度７．５%、９．１%、１２．３%の歪みＳｉＧｅ層２を形成した（図２）。次いで、ＧｅＨ４ガスのみを停止して１８ｎｍのＳｉ保護層３を形成した（図２）。この時の各Ｇｅ濃度のサンプルについてヘイズレベルを測定したところ、いずれも０．２５ｐｐｍ程度で良好であった（図３上段）。Ｓｉ保護膜３の形成後、ＳｉＨ４ガスを停止し、Ｈ２雰囲気で１０８０℃まで昇温し、ＤＣＳ：４５０ｓｃｃｍで約１μｍのエピタキシャルＳｉ層５を成長させた（図２）。その時のウェーハのヘイズレベルは図３下段に示す通り、Ｇｅ濃度が９．１%、１２．３%と高くなるに従ってヘイズレベルが悪化し、またＧｅ濃度７．５%であれば通常のエピウェーハと同程度のヘイズレベルであることがわかった。
【００４９】
尚、Ｇｅ濃度７．５%のサンプルでもＳｉ保護膜３を形成しないで１０８０℃まで昇温しエピ成長を行うと、ヘイズレベルは測定できない程悪化することも確かめている。このように歪みＳｉＧｅ層２表面のＳｉ保護層３は、歪みＳｉＧｅ層２の表面ラフネス（ヘイズ）を悪化させないためには極めて重要であることが明らかとなった。
（テスト２）
＜歪みＳｉＧｅ層の厚さとヘイズの関係＞
【００５０】
ＣＺ法で製造した面方位が｛１００｝であるＰ−（高抵抗シリコン単結晶）基板１を用意した（図２）。次いで、Ｐ−基板１を枚葉式ＣＶＤ装置を用いて、Ｈ２雰囲気、８０ｔｏｒｒ（約１１ｋＰａ）減圧条件下、１１００℃でＨ２ベークを行った。その後６９０℃まで降温し、Ｐ−基板１上に、ＳｉＨ４：１５０ｓｃｃｍ、ＧｅＨ４：１０ｓｃｃｍの条件で、Ｇｅ濃度を７．５%とし、それぞれ３８ｎｍ、７６ｎｍ、１５２ｎｍの各厚さの歪みＳｉＧｅ層２を形成した（図２）。次いで、ＧｅＨ４ガスのみを停止し、１８ｎｍのＳｉ保護層３を形成した（図２）。この時の各厚さの歪みＳｉＧｅ層２のヘイズレベルは、いずれも０．２５ｐｐｍ程度で良好であった（図４上段）。次いで、Ｓｉ保護層３の形成後、ＳｉＨ４ガスを停止し、Ｈ２雰囲気で１０８０℃まで昇温し、ＤＣＳ：４５０ｓｃｃｍで約１μｍのエピＳｉ層５を成長させた。その時のウェーハのヘイズレベルを測定した結果、Ｇｅ濃度が７．５%の条件では、歪みＳｉＧｅ層２の厚さが１５２ｎｍまではエピ成長後のＳｉ層５のヘイズレベルの悪化は見られず、通常のエピウェーハと同程度であることがわかった（図４下段）。
【００５１】
図３下段のＧｅ濃度９．１%のサンプルでは、歪みＳｉＧｅ層２の厚さが１２８ｎｍでもヘイズが悪化する傾向が部分的に出始めており、エピＳｉ層５の成長後も良好なヘイズレベルを担保するには、Ｇｅ濃度は高くても１０%以下に抑える必要があると推察される。
（テスト３）
＜Ｐ＋層を用いたＦＴ−ＩＲによるウェーハ直径方向のエピタキシャル厚分布測定＞
【００５２】
ＣＺ法で製造した面方位が｛１００｝であるＰ−（高抵抗シリコン単結晶）基板１を用意した（図５（ａ））。次いで、Ｐ−基板１を枚葉式ＣＶＤ装置を用いて、Ｈ２雰囲気、８０ｔｏｒｒ減圧条件で、１１００℃のＨ２ベークを行った。その後、１０００℃まで降温し、Ｐ−基板１上に、ＤＣＳ：２００ｓｃｃｍ、１００ｐｐｍＢ２Ｈ６：１７０ｓｃｃｍの条件で時間を調整することでＰ＋層４（抵抗率０．０１Ωｃｍ）をそれぞれ０．２５μｍ、０．５μｍ、１．０μｍ形成させた（図５（ａ））。次いで、Ｐ＋層４上に１０８０℃、ＤＣＳ：４５０ｓｃｃｍで５μｍのエピＳｉ層５（抵抗率１０Ωｃｍ）を成長させた。このようにして得られた各サンプルのウェーハ直径方向のエピＳｉ層５の膜厚分布を光学的手法（ＦＴ−ＩＲ法）で測定した（図５（ｂ））。Ｐ＋シリコン基板上に同一条件でＳｉ層をエピ成長させたサンプルをリファレンスとすると、Ｐ−基板１にＰ＋層４を１μｍ成長させたサンプルはほぼ同様な値を示し、０．５μｍのサンプルは若干低めの値を示し、０．２５μｍのサンプルは測定不能であった。
【００５３】
こうして得られた結果より、Ｐ＋層４が１μｍ程度あれば、通常の光学的手法によってエピ厚測定が精度良く行えること、またＰ＋層４が０．５μｍの場合でもモニタリングは十分可能であることがわかった。尚、０．２５μｍのサンプルは今回の測定条件では計測不能であったが、測定条件を変更することにより測定できる可能性は十分に残されている。
（テスト４）
＜Ｂの深さ方向のプロファイル及びＣＶ法によるウェーハの抵抗率の測定＞
【００５４】
本実験例では、テスト３で使用したＰ＋層４が１μｍのサンプルを使用した。このサンプルのウェーハ中心部とエッジ部のＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅｔｅｒ）によるＢ濃度の深さ方向のプロファイル（図６）と５μｍのＰ−エピＳｉ層５の抵抗率をＣＶ（Ｃａｐａｃｉｔａｎｃｅ  Ｖｏｌｔａｇｅ）法により中心部、Ｒ／２部、エッジ部の各部を測定した（図７）。
【００５５】
ＦＴ−ＩＲ法によって測定されたウェーハの厚さ（中心部４．３８μｍ、エッジ部４．６９μｍ）は、ＳＩＭＳ測定の結果が示すように、Ｂ濃度が５×１０１８／ｃｍ３に相当しており、この濃度より低い場合ではＦＴ−ＩＲ法では測定できないことを示している。すなわち、Ｐ＋層を形成させるためにＢをアクセプタ不純物とした場合は、少なくとも５×１０１８／ｃｍ３以上の濃度が必要となる（図６に示す各矢印参照）。また、本サンプルでは、図７に示す通りＣＶ測定も良好に行えることが判明し、Ｐ−基板上のＰ＋エピウェーハはエピタキシャル製造における、エピタキシャル厚および抵抗率測定のモニターウェーハとしても使用できる。
【００５６】
以上、テスト１ないしテスト４で得られた結果から、本発明に係るシリコンエピタキシャルウェーハは、その歪みＳｉＧｅ層のＧｅ濃度が１０％以下であることが好ましく、また歪みＳｉＧｅ層形成後、直ちにＳｉ保護層を形成させれば、表面ラフネスの悪化を抑える意味で重要であることがわかった。更に、高濃度Ｓｉ層を上手く活用することで、光学的手法によりウェーハ直径方向のエピタキシャル厚を簡便に測定することが可能となる。この時、光学的手法として、例えばＦＴ−ＩＲ法を用いれば簡便かつ精度良くエピ厚を測定することができる。尚、ＦＴ−ＩＲ法で膜厚を測定する場合には、Ｐ＋層を０．２５μｍよりも厚くした方が好ましく、Ｐ＋層のエピ厚が１μｍ程度あれば、エピ厚測定及びＣＶ測定はＰ＋基板の場合と同様の結果が得られるので、Ｐ＋基板の代用が十分可能であることが示された。
【実施例】
【００５７】
以下、本発明の実施例を示して具体的に説明するが、本発明は下記の実施例に限定されるものではない。
（実施例１、２、３）
以下のようにして、図１（ａ）に示したような構造を有するシリコンエピタキシャルウェーハを製造した。
まず、ＣＺ法で製造した面方位が｛１００｝であるＰ−（高抵抗シリコン単結晶）基板１を用意した。次いで、該Ｐ−基板１を枚葉式ＣＶＤ装置を用いて、Ｈ２雰囲気、８０ｔｏｒｒ（約１１ｋＰａ）減圧条件で、１１００℃のＨ２ベークを行った。その後６９０℃まで降温し、Ｐ−基板１上に、ＳｉＨ４：１５０ｓｃｃｍ、ＧｅＨ４：１０ｓｃｃｍの条件でＧｅ濃度７．５%の歪みＳｉＧｅ層２を形成した。次いで、ＧｅＨ４ガスのみを停止して１８ｎｍのＳｉ保護層３を形成した。その後、１０００℃まで昇温し、Ｓｉ保護層３上に、ＤＣＳ：２００ｓｃｃｍ、１００ｐｐｍＢ２Ｈ６：１７０ｓｃｃｍの条件で時間を調整することでＰ＋層４（抵抗率０．０１Ωｃｍ）を１．０μｍ形成させた。更に、Ｐ＋層４上に１０８０℃、ＤＣＳ：４５０ｓｃｃｍで５μｍのエピＳｉ層５（抵抗率１０Ωｃｍ）を成長させ、最終的なシリコンエピタキシャルウェーハを得た（実施例１）。
【００５８】
また、以下のようにして、図１（ｂ）に示したような構造を有するシリコンエピタキシャルウェーハを製造した。
まず、ＣＺ法で製造した面方位が｛１００｝であるＰ−（高抵抗シリコン単結晶）基板１を用意した。次に、該Ｐ−基板１を枚葉式ＣＶＤ装置を用いて、Ｈ２雰囲気、８０ｔｏｒｒ（約１１ｋＰａ）減圧条件で、１１００℃のＨ２ベークを行った。次に、１０００℃まで降温し、Ｐ−基板１上に、ＤＣＳ：２００ｓｃｃｍ、１００ｐｐｍＢ２Ｈ６：１７０ｓｃｃｍの条件で時間を調整することでＰ＋層４（抵抗率０．０１Ωｃｍ）を１．０μｍ形成させた。その後６９０℃まで降温し、Ｐ＋層４上に、ＳｉＨ４：１５０ｓｃｃｍ、ＧｅＨ４：１０ｓｃｃｍの条件でＧｅ濃度７．５%の歪みＳｉＧｅ層２を形成した。次いで、ＧｅＨ４ガスのみを停止して１８ｎｍのＳｉ保護層３を形成した。更に、Ｓｉ保護層層３上に１０８０℃、ＤＣＳ：４５０ｓｃｃｍで５μｍのエピＳｉ層５（抵抗率１０Ωｃｍ）を成長させ、最終的なシリコンエピタキシャルウェーハを得た（実施例２）。
【００５９】
また、以下のようにして、図１（ｃ）に示したような構造を有するシリコンエピタキシャルウェーハを製造した。
まず、実施例２と同様の工程により、Ｓｉ保護層３の形成まで行った。その後、１０００℃まで昇温し、Ｓｉ保護層３上に、ＤＣＳ：２００ｓｃｃｍ、１００ｐｐｍＢ２Ｈ６：１７０ｓｃｃｍの条件で時間を調整することで再びＰ＋層４（抵抗率０．０１Ωｃｍ）を１．０μｍ形成させた。更に、このＰ＋層４上に１０８０℃、ＤＣＳ：４５０ｓｃｃｍで５μｍのエピＳｉ層５（抵抗率１０Ωｃｍ）を成長させ、最終的なシリコンエピタキシャルウェーハを得た（実施例３）。
【００６０】
実施例１、２、３で製造したシリコンエピタキシャルウェーハのエピタキシャルＳｉ層５のヘイズをそれぞれ図８（ａ）、（ｂ）、（ｃ）に示した。ヘイズレベルはいずれも０．２６ｐｐｍであり良好であった。
また、実施例１、２、３で製造したシリコンエピタキシャルウェーハのウェーハ直径方向のエピＳｉ層５の膜厚分布を光学的手法（ＦＴ−ＩＲ法）で測定した。この結果を図９中の（ａ）、（ｂ）、（ｃ）に示した。Ｐ＋層の存在のためにエピＳｉ層５の膜厚分布を測定できた。
【００６１】
また、本発明に係る実施例１のエピタキシャルウェーハのゲッタリング能力を以下のようにして評価した。
まず、図１０（ａ）、（ｂ）に示すようなリファレンスのエピタキシャルウェーハ、すなわち、リファレンス１としてＰ＋基板上にエピタキシャルＳｉ層を成長させたエピタキシャルウェーハ、リファレンス２として実施例１のウェーハからＰ＋層を除いたエピタキシャルウェーハを製造した。なお、リファレンス１及び２のエピタキシャルウェーハの各層の成長条件は実施例に準じた。
【００６２】
実施例１のエピタキシャルウェーハ、リファレンス１及び２のエピタキシャルウェーハの各ウェーハ表面に、Ｎｉ及びＦｅを約５×１０１２ａｔｏｍｓ／ｃｍ２の濃度で塗布し、１時間の熱処理により内部に拡散させた。次に、表面付近のＳｉ層をエッチングして、その溶液中のＮｉおよびＦｅ濃度をＩＣＰ−ＭＳで測定した。表1に各ウェーハ表面の金属濃度を示す。
【００６３】
【表１】
2008159976.tif 000003
【００６４】
リファレンス１のＰ＋基板上にエピタキシャルＳｉ層を成長させたエピタキシャルウェーハはＦｅに対してはゲッタリング能力を有するもののＮｉについてはゲッタリング効果が見られなかった。リファレンス２のＰ＋層を形成しないウェーハは、歪みＳｉＧｅ層のためにＮｉに対するゲッタリング能力はあるが、Ｐ＋層が無い為にＦｅに対する能力は低い。一方、実施例１のウェーハはＮｉ、Ｆｅの両方にゲッタリング能力の高いことがわかった。
【００６５】
なお、本発明は、上記実施の形態に限定されるものではない。上記実施の形態は例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一な構成を有し、同様な作用効果を奏するいかなるものであっても本発明の技術的範囲に包含される。
【図面の簡単な説明】
【００６６】
【図１】（ａ）〜（ｃ）は、いずれも本発明におけるシリコンエピタキシャルウェーハの構造を示す概略図である。
【図２】テスト１及び２におけるシリコンエピタキシャルウェーハの構造を示す概略図である。
【図３】歪みＳｉＧｅ層のＧｅ濃度及び厚さとヘイズの関係を示した図である（実施例１）。
【図４】歪みＳｉＧｅ層のＧｅ濃度を一定とした場合における歪みＳｉＧｅ層の厚さとヘイズの関係を示す図である（テスト２）。
【図５】（ａ）テスト３におけるシリコンエピタキシャルウェーハの構造を示す概略図である。（ｂ）ＦＴ−ＩＲ法によるウェーハ直径方向のエピ厚分布測定の結果を示したグラフである（テスト３）。
【図６】ＦＴ−ＩＲ法により測定したエピ厚分布図と、Ｂの深さ方向のプロファイルを測定した結果との関連性を示す図である（テスト４）。
【図７】テスト４におけるシリコンエピタキシャルウェーハのＰ−基板のＣ−Ｖ抵抗率測定の結果を示すグラフである。
【図８】エピタキシャルＳｉ層表面のヘイズを示した図である。（ａ）実施例１、（ｂ）実施例２、（ｃ）実施例３。
【図９】ＦＴ−ＩＲ法によるウェーハ直径方向のエピ厚分布測定の結果を示したグラフである。
【図１０】ゲッタリング能力の評価の際に用いたリファレンスのエピタキシャルウェーハの構造を示した概略図であり、（ａ）はＰ＋基板上にエピタキシャルＳｉ層を成長させたエピタキシャルウェーハであり、（ｂ）は実施例１のウェーハからＰ＋層を除いたエピタキシャルウェーハである。
【符号の説明】
【００６７】
１…Ｐ−（シリコン）基板、  ２…歪みＳｉＧｅ層、  ３…Ｓｉ保護層（膜）、  ４…Ｐ＋層、  ５…エピタキシャルＳｉ層（Ｐ−エピタキシャル層）。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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