(57)【要約】【課題】高速ＤＲＡＭなどにおいてボンディングパッドと共に評価パッドも増加する状況の下、余計なチップ面積の増大を最小限に抑える。【解決手段】ウェハ上の１チップ分のＤＲＡＭでは、チップ上の中央部に、アドレスピン、データピン、電源ピン、グラウンドピンなどの様々な機能を持つ複数のパッド（No.1~103）が一列に配置されている。これらのパッド（No.1~103）のうち、パッケージ組み立て時にはボンディングはするが評価用パッケージ段階やプローブテスト時では使用しないパッド３の横に、パッケージ組み立て時にボンディングは実施されない電源モニタ用評価パッド４が近接して配置されている。【選択図】図３
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【特許請求の範囲】
【請求項１】
チップ上に複数のパッドが一方向に並んでいる半導体装置において、
前記複数のパッドの内の少なくとも一部が２列に配置されており、列間方向で隣接する２個のパッドの内の一方のパッドは製品パッケージ組み立ての際の電気的接続だけが実施されるパッドであり、もう一方のパッドはチップ内部回路テストの際の仮の電気的接続だけが実施される評価用パッドであることを特徴とする半導体装置。
【請求項２】
前記製品パッケージ組み立ての際の電気的接続は前記製品パッケージに設けられた外部電極とのボンディング接続であり、前記チップ内部回路テストの際の仮の電気的接続は、プローブテスト時のプローブ当て、もしくは評価用パッケージ段階でのテスト時のボンディング接続である、請求項１に記載の半導体装置。
【請求項３】
前記チップの中央部に前記複数のパッドが一方向に並んでいる請求項１または２に記載の半導体装置。
【請求項４】
前記チップはＤＲＡＭを構成するチップである請求項１から３のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、チップ中央に複数のパッドが配置されるＤＲＡＭ（Dynamic Random Access Memory）などのような半導体装置に関する。特に、半導体チップ上のパッドのレイアウトに関する。
【背景技術】
【０００２】
ＤＲＡＭのような半導体装置にはＦＢＧＡ（Fine pitch Ball Grid Array），ＴＳＯＰ（Thin Small Outline Package）など、多くの種類の製品パッケージがある。ＤＲＡＭではパッケージの小型化およびメモリの高速化を図るため、チップ上のパッドはチップ中央部に一列に配置されている（図４）。これらのパッドには、製品パッケージ組み立ての際にパッケージの外部電極とワイヤーボンディングなどで接続される外部電極接続用パッドに加えて、チップ評価用のパッドも設けられている。評価用パッドは、製品前の評価用パッケージ段階での動作チェックやプローブテスト（ウェハテスト）で、チップ外部から電圧を印加するために必要とされるものである。この評価用パッドは、外部電極接続用パッドと同じ大きさのパッドであり、内部電源電圧の評価のために多数必要である。降圧電源の採用などで評価用パッドの数は増加傾向にある。また、パッドの大きさはプロセスの微細化が進んでもあまり小さくならず、チップ上におけるパッドの占める割合は、チップの縮小化に伴い増加の傾向にある。
【０００３】
従来、こうしたパッド数の増加の下、素子レイアウトの都合から、半導体チップ上のパッドは一列に配置できなくなり、２列配置にせざるを得ない場合があった（特許文献１の段落［0007］~［0008］と図７（Ｂ）参照）。
【特許文献１】特開2006-278805号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、パッドを二列に配置した場合は、ウェハテスト時や製品パッケージ組立時の制約を受けてパッド間隔をある程度広くとる必要があり、余計なチップ面積の増加を招いていた。具体的には、ボンディングボールの引っ張り強度を確保する為や、ボンディング装置の制約（例えばキャピラリの幅や、ボンディングワイヤを張る方向にてパッド中心からのボンディング位置ずれなど）がある為に、ボンディングが実施される隣接パッド間の間隔（図５中の間隔Ａや間隔B）は一般に十分確保する必要がある。また、ウェハにおける多チップを同時にテストするウェハテストの際も、プローブカードの針先（プローブ先）が同時に立てられる隣接パッド間の間隔（図５中の間隔Ａや間隔Ｂ）はその間隔確保が必須である。これは、プローブ幅（カンチレバー先端幅）や針先のカンチレバー端部に対するオフセット量などの制約を受けたり、プローブカードの位置合わせ精度や針圧調整によっては針先のパッド接触位置がずれたりするからである。
【０００５】
このようなパッド間隔確保のためのエリアは他の素子の配置には利用できないため無駄であり、余計なチップ面積の増加を招いていた。
【０００６】
そこで本発明は、上記従来技術の課題に鑑み、高速ＤＲＡＭなどにおいてボンディングパッドと共にチップ評価パッドも増加する状況の下、余計なチップ面積の増大を最小限に抑えることを目的とする。
【課題を解決するための手段】
【０００７】
本発明は、チップ上に複数のパッドが一方向に並んでいる半導体装置において、前記複数のパッドの内の少なくとも一部が２列に配置されている装置である。そして、列間方向で隣接する２個のパッドの内の一方のパッドは製品パッケージ組み立ての際の電気的接続だけが実施されるパッドであり、もう一方のパッドはチップ内部回路テストの際の仮の電気的接続だけが実施される評価用パッドであることを特徴とする。
【０００８】
上記の製品パッケージ組み立ての際の電気的接続は製品パッケージに設けられた外部電極とのボンディング接続であり、チップ内部回路テストの際の仮の電気的接続は、プローブテスト時のプローブ当て、もしくは評価用パッケージ段階での動作テスト時のボンディング接続である。
【０００９】
このような発明では、二列パッド配置の列間方向に、同時にボンディングされる外部電極接続用パッド同士が並ばず、さらに、プローブが当てられるチップ評価用パッド同士も並んでいない。そのため、列間方向の隣接パッド間の間隔設定において、プローバーやボンディング装置の構成や操作上からくる制約を受けず、パッド間隔を可能な限り近づけることができる。したがって、２列化に際して余計なチップ面積が増大するという課題が解決される。
【００１０】
なお、本発明のパッド配置は、半導体チップの中央部に複数のパッドが一方向に並んでいるＤＲＡＭなどの半導体装置に好適である。
【発明の効果】
【００１１】
本発明によれば、チップ中央に複数のパッドを配列した高速ＤＲＡＭなどにおいてボンディングパッドと共にチップ評価パッドも増加する中、余計なチップ面積の増大を最小限に抑えることができる。
【発明を実施するための最良の形態】
【００１２】
本願発明は、高速ＤＲＡＭにおけるピン数の増大や、素子レイアウトの都合などから、チップ中央のパッドを２列に配置せざるを得ない場合、パッドの列に直交する方向（列間方向）に隣接配置する２個のパッドを、同時にボンディングされる外部電極接続用パッド同士の組み合わせにせず、さらに、チップ評価用パッド同士の組み合わせにもしない事で従来技術の課題を解決した。つまり、上記２個のパッドの内の一方は、製品パッケージ組み立て時（ボンディング時）だけ使用されるパッドとし、もう一方は、プローブテスト時および評価用パッケージ段階の動作チェック時だけ使用されるパッドとした。
【００１３】
まず、製品パッケージ組み立て時のボンディングは実施するがプローブテストや評価用パッケージ段階では使用しないパッドの例を挙げる。
【００１４】
１）ＤＲＡＭチップに対するプローブテストの際に時間短縮およびプローブ数削減のために行なわれる多ビット並列テスト（パラレルテスト）では、書き込みデータを供給するピンと読み出し判定結果を出力するピンとが限定されている。そのため、たとえば８つのＩ／Ｏピン（ＤＱピン：データピン）がある製品であっても、パラレルテスト時はＩ／Ｏピンに繋がる全てのパッド（データパッド）にプローブ立てやボンディング仮接続を行なう必要がない。しかし、製品パッケージ組み立ての際は全てのデータパッドにボンディングが実施される。
【００１５】
２）出力回路のデータ用電源（ＶＤＤＱ）やデータ用グランド（ＶＳＳＱ）などのパッドはチップ内部で互いに接続されているため、プローブテストの際や評価用パッケージ段階での動作チェックではデータ用電源やデータ用グランドの全てのパッドにプローブ立てやボンディング接続を行なわなくても問題ない。しかし、製品パッケージ組み立ての際には電位変動ノイズを回避する目的で、夫々のパッド全てにボンディングを行なう場合がある。
【００１６】
上記のように、製品パッケージ組み立ての際のボンディングは行なわれるが、プローブテストや評価用パッケージ段階では使用しない（あるいは使用しなくても良い）パッドがある。
【００１７】
次に、製品パッケージ組み立ての際のボンディングは実施しないがプローブテストや評価用パッケージ段階では使用するパッドの例を挙げる。
【００１８】
ＤＲＡＭの内部回路の動作チェックをプローブテストや評価用パッケージ段階で行なう場合、内部電源回路の出力端子について出力電圧を測定したり、外部から強制的に電圧を与えて動作マージンをチェックしたりするために必要なパッドがある。また、プローブテストで特殊な内部信号（たとえばパワーオンリセット信号）をモニタするために必要なパッドもある。これらのパッドは製品パッケージ状態では不要であり、パッドにボンディングは実施されない。このような評価用パッドが、製品パッケージ組み立て時のボンディングは行なわれないがプローブテストや評価用パッケージ段階ではプローブ立てやボンディングが行われるパッドである。
【００１９】
以下、本発明の実施の形態を図面に基づいて説明する。
【００２０】
（第１実施形態）
図１に本発明の半導体装置の第１実施形態におけるチップ上のパッド配置を示す。半導体チップ上の中央部には、データ用電源（ＶＤＤＱ）、データ用グランド（ＶＳＳＱ）およびデータ信号（ＤＱ０，ＤＱ１，ＤＱ２，ＤＱ５，ＤＱ６，ＤＱ７など）のパッド１が一列に配置されている。これらのパッド１は、製品パッケージ組み立ての際のボンディングが実施される外部電極接続用パッドである。尚、一方向に並んだ各パッドからのボンディングワイヤ（不図示）の延びる方向はパッド１ごとに順次逆向きにされ、これにより隣接パッド間隔を最小にしている。
【００２１】
これらのパッド１の内、ＤＱ５，ＤＱ６，ＤＱ７のデータパッドは、上記１）のような、パラレルテストによるプローブテスト時にプローブ（針）を立てないパッドである。本実施形態では、このようなプローブテスト時に使用しない一部のデータパッドに上記の評価用パッド２を隣接配置し、２列化を図っている。
【００２２】
この評価用パッド２は、プローブテストや評価用パッケージ段階の動作チェックではプローブ立てやボンディングが行われるものの、製品パッケージ組み立ての際のボンディングは行なわれない。そのため、評価用パッド２の配置に関して製品パッケージ組み立て時の制約（例えばボンディング装置からの制約）を受けることがなく、図のように評価用パッド２をＤＱ５，ＤＱ６，ＤＱ７のデータパッドに可能な限り近づけて配置することができる。
【００２３】
その上、ＤＱ５，ＤＱ６，ＤＱ７のデータパッドはプロープテスト時にプローブを立てないパッドであるので、データパッドとこれに隣接する評価用パッド２との間のパッド間距離についてウェハチェック時のプローブカードの技術的制約を受けることもない。図１では図中に描いた細長の三角形によって、プローブテスト時にパッドに立てられるプローブ５及びこれを備えるカンチレバーの延びる方向を模式的に示しているが、評価用パッド２と向かい合うパッド側には、プローブカードのカンチレバーを設ける必要がない事が分かる。つまり、評価用パッド２をＤＱ５，ＤＱ６，ＤＱ７のデータパッドに近接配置しておける。
【００２４】
以上の事により、パッドの２列化に際してパッド間隔を最小にし、チップ面積の余計な増加を最小限に抑えることができる。
【００２５】
（第２実施形態）
図２は本発明の半導体装置の第２実施形態におけるパッド配置を示す模式図である。図２において、半導体チップ上に一列に配置された、データ用電源（ＶＤＤＱ）、データ用グランド（ＶＳＳＱ）、データ信号（ＤＱ０，ＤＱ１，ＤＱ２，ＤＱ５，ＤＱ６，ＤＱ７）などの複数のパッド１は、製品パッケージ組み立ての際のボンディングが実施される外部電極接続用パッドである。しかし、これらのパッド１の内、ＶＤＤＱの各パッドは、上記２）で説明したようにチップ内部で繋がっており、プローブテストでは全部のＶＤＤＱパッドにプローブを立てなくても良いパッドである。
【００２６】
本実施形態では、このようなプローブテスト時に使用しなくても良い一部の電源パッドに評価用パッド２を隣接配置し、２列化を図っている。上記の第１実施形態と同様、評価用パッド２は製品パッケージ組み立ての際のボンディングは行なわれない。そのため、評価用パッド２の配置に関してパッケージ組み立て上の制約（例えばボンディング装置からの制約）を受けることがなく、図のように評価用パッド２をＶＤＤＱの電源パッドに可能な限り近づけて配置することができる。
【００２７】
その上、ＶＤＤＱの電源パッドはプロープテスト時にプローブを立てなくても良いパッドであるので、電源パッドとこれに隣接する評価用パッド２とのパッド間距離についてウェハチェック時のプローブカードの技術的制約を受けることもない。図２に細長の三角形によって示されるプローブ５及びこれを備えるカンチレバーの延びる方向から分かるように、評価用パッド２と向かい合うパッド側には、プローブカードのプローブを設ける必要がない。つまり、評価用パッド２をＶＤＤＱの電源パッドに近接配置しておける。
【００２８】
以上の事により、第１実施形態と同様、２列化した隣接パッド間の間隔を最小にし、チップ面積の余計な増加を最小限に抑えることができる。
【００２９】
最後に、図３に本発明を採用して作製した製品のパッド・レイアウトを例示する。この図に示される、ウェハ上の１チップ分のＤＲＡＭでは、チップ上の中央部に、アドレスピン、データピン、電源ピン、グラウンドピンなどの様々な機能を持つ複数のパッド（No.1~103）が一列に配置されている。このようなチップ内部回路の動作チェックのために複数の評価用パッドが必要になるが、No.1~103のパッドと一緒に評価用パッドを一列に配置したときはその配置方向にチップ面積を増大させてしまう。そのため、No.1~103のパッド列の横に実質的に平行に、複数の評価用パッドを配列せざるを得ない場合がある。素子レイアウトや製造上の都合から、こうした２列配置をとる場合もある。このような場合、プローブテスト時のプローブ立てや評価用パッケージ段階でのボンディング仮接続が行なわれるパッドの横側に、もし同様のプローブ立てやボンディング仮接続が必要な評価用パッドを並べて配置すると、その配置間隔については、プローブ立て操作またはボンディング操作を確実かつ精度良く実施できるように十分な距離をとらねばならない。このような間隔は他の素子の配置が出来ず無駄であり、やはりチップ面積の余計な増加を招く。そこで、一列に配置された複数のパッド（No.1~103）のうち、チップ内部では繋がっているためにプローブテスト時は必ずしもプローブを立てる必要がないパッド３（ＶＤＤＱやＶＳＳＱなど）に注目し、それらのパッド３の横に電源モニタ用評価パッド４を隣接配置した（図３）。これにより、２列配置にせざるを得ない場合でも１列目と２列目のパッド間隔を最小にすることができ、チップ面積の余計な増加を抑えることができた。
【００３０】
なお、製品パッケージ組み立て時のボンディングの接続先はパッケージ上の外部電極に限らず、例えば同一パッケージ内の他のチップ上のパッドや、自チップの他のパッドとの接続を含む。
【００３１】
以上本願発明を実施形態に基づき詳述したが、本願発明は上記２つの実施形態に限定されるものではなく、その技術思想を逸脱しない範囲で種々変更して実施することが可能であることは言うまでもない。
【図面の簡単な説明】
【００３２】
【図１】本発明の半導体装置の第１実施形態におけるパッド配置を示す模式図である。
【図２】本発明の半導体装置の第２実施形態におけるパッド配置を示す模式図である。
【図３】本発明を実施したＤＲＡＭチップのパッドを示す模式図である。
【図４】従来のＤＲＡＭにおける一列のパッド配置の例である。
【図５】従来のＤＲＡＭにおける二列のパッド配置の例である。
【符号の説明】
【００３３】
１    ボンディングパッド
２    評価用パッド
３    プローブテストや評価用パッケージ段階では使用しないパッド
４    電源モニタ用評価パッド
５    プローブ針または製品パッケージ組み立て時のボンディングワイヤ、並びにそれらの延在方向
【図１】
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【図２】
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【図３】
2008159919.tif 000005
【図４】
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【図５】
2008159919.tif 000007