(57)【要約】【課題】ハンドリング性を向上できるとともに接続信頼性を確保できる素子搭載用基板を提供する。【解決手段】素子搭載用基板１００は、基材１に設けられたパッド電極４と、パッド電極４の上面部の少なくとも一部に開口部５を有するように基材１を覆う絶縁層６と、パッド電極４の上の開口部５内に設けられた融着層７と、を備え、融着層７の表面が開口部５の上端よりも低いことを特徴とした。【選択図】図１
2008085308.tif 000002
【特許請求の範囲】
【請求項１】
基板に設けられたパッド電極と、
前記パッド電極の上面部の少なくとも一部に開口部を有するように前記基板を覆う絶縁層と、
前記パッド電極の上の前記開口部内に設けられた融着層と、を備え、
前記融着層の表面は前記開口部の上端よりも低く位置していることを特徴とした素子搭載用基板。
【請求項２】
搭載対象となる回路素子に前記融着層と対応して形成されたはんだボールの曲率半径をｒ、前記開口部の半径をａとし、ｒがａより小さい場合に、
前記絶縁層の厚みと前記融着層の厚みとの差ｄが、ｄ≦ｒ−（ｒ２−ａ２）１／２なる関係式を満たすことを特徴とする請求項１に記載の素子搭載用基板。
【請求項３】
前記パッド電極の表面にニッケル金めっき層が設けられていることを特徴とする請求項１または２に記載の素子搭載用基板。
【請求項４】
基板に設けられたパッド電極と、
前記パッド電極の上面部の少なくとも一部に開口部を有するように前記基板を覆う絶縁層と、
前記パッド電極の上の前記開口部内に設けられた融着層と、を備え、
前記開口部の側面が前記融着層の方向に凸状に湾曲していることを特徴とする素子搭載用基板。
【請求項５】
前記開口部の半径が上部になるにつれて大きくなっていることを特徴とする請求項４に記載の素子搭載用基板。
【請求項６】
前記融着層の表面は前記開口部の上端よりも低く位置していることを特徴とした請求項４または５に記載の素子搭載用基板。
【請求項７】
前記絶縁層の側面最下部の接線と、前記融着層の表面とがなす角が、前記パッド電極上の前記融着層の接触角に比べて大きいことを特徴とする請求項４乃至６のいずれか１項に記載の素子搭載用基板。
【請求項８】
前記パッド電極の表面にニッケル金めっき層が設けられていることを特徴とする請求項４乃至７のいずれか１項に記載の素子搭載用基板。
【請求項９】
請求項１乃至８のいずれか１項に記載の素子搭載用基板と、
はんだバンプが設けられた回路素子と、
を備え、
前記融着層と前記はんだバンプとが接合されていることを特徴とする半導体モジュール。
【請求項１０】
請求項９に記載の半導体モジュールを備えることを特徴とした携帯機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は素子搭載用基板、半導体モジュールおよび携帯機器に関する。
【背景技術】
【０００２】
従来、微細パッドを有する高密度の印刷配線板において、狭ピッチのはんだ付け用パッド間にソルダレジストを形成する印刷配線板の製造方法が、例えば特許文献１に開示されている。
【０００３】
図１５は、特許文献１に開示された印刷配線板５００の断面図を示している。銅張積層板５１上にはんだ付け用パッド５２およびスルーホール用パッド５５が形成されている。はんだ付け用パッド５２上に開口部を有するように、銅張積層板５１上のはんだ付け用パッド５２間にソルダレジスト５３が形成されている。はんだ付け用パッド５２上に、融着層としてはんだ被膜５４が形成されている。
【特許文献１】特開平７−７４４５３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
この印刷配線板５００では、はんだ被膜５４の表面がソルダレジスト５３の表面よりも高く、ソルダレジスト５３表面から突出している。このように突出したはんだ被膜５４は印刷配線板５００の表面における平坦性を妨げるため、印刷配線板５００を用いる以下に列挙する工程において、印刷配線板５００のハンドリング性に乏しいという問題があった。
【０００５】
（１）印刷配線板５００を真空搬送機器の真空グリッパー（ロボットのハンド）で真空吸着して持ち上げる工程で、はんだ被膜５４の突起が、真空グリッパーの吸着口と印刷配線板５００の表面との間に空隙を生じさせることにより真空吸着の妨げになる。これにより印刷配線板５００の搬送ミスが発生する。
【０００６】
（２）印刷配線板５００の縁をＶ溝のカット構造の固定部材で基板クランプ（固定）する工程で、固定部材と印刷配線板５００の縁に設けられたはんだ被膜５４の突起とが接触してしまう。これにより、印刷配線板５００が傾いた状態で固定され、正常な位置で固定されることを妨げる。
【０００７】
（３）印刷配線板５００を梱包する工程で、はんだ被膜５４の突起があることによって複数の印刷配線板５００を重ねて梱包する際に不安定になり、さらに嵩を不必要に増大してしまう。
【０００８】
（４）印刷配線板５００の表面に、表面を保護する目的の補助板を貼り付ける工程で、はんだ被膜５４の突起が補助板の貼り付けを困難にする。
【０００９】
また、（１）〜（４）の工程において、他と接触したはんだ被膜５４にえぐれや異物の付着が発生するため、接続信頼性が下がる。
【００１０】
本発明は、こうした実情に鑑みてなされたものであり、その目的は、ハンドリング性を向上できるとともに接続信頼性を確保できる素子搭載用基板を提供することにある。
【課題を解決するための手段】
【００１１】
本発明のある態様は、素子搭載用基板である。当該素子搭載用基板は、基板に設けられたパッド電極と、パッド電極の上面部の少なくとも一部に開口部を有するように基板を覆う絶縁層と、パッド電極の上の前記開口部内に設けられた融着層と、を備え、融着層の表面は開口部の上端よりも低く位置していることを特徴とする。
【００１２】
すなわち、融着層の表面が開口部の上端よりも低いため、素子搭載用基板を構成する絶縁層から融着層の突出がない。これにより素子搭載用基板表面の平坦性を確保でき、この素子搭載用基板を用いた後の工程（回路素子の実装等）におけるハンドリング性を向上させることができる。また、融着層が絶縁層の表面から突出していないため、他との接触可能性を低減し、融着層を好適に保護することができる。これによって接続信頼性を確保できる。また、従来よりも融着層の体積を少なく実施することができるため、融着層を構成する材料のコスト削減を実現することができる。
【００１３】
上記態様において、搭載対象となる回路素子に融着層と対応して形成されたはんだボールの曲率半径をｒ、開口部の半径をａとし、ｒがａより小さい場合に、絶縁層の厚みと融着層の厚みとの差ｄが、ｄ≦ｒ−（ｒ２−ａ２）１／２なる関係式を満たしてもよい。また、パッド電極の表面にニッケル金めっき層が設けられていてもよい。
【００１４】
本発明の他の態様は、素子搭載用基板である。当該素子搭載用基板は、基板に設けられたパッド電極と、パッド電極の上面部の少なくとも一部に開口部を有するように基板を覆う絶縁層と、パッド電極の上の開口部内に設けられた融着層と、を備え、開口部の側面が融着層の方向に凸状に湾曲していることを特徴とする。
【００１５】
上記態様において、開口部の半径が上部になるにつれて大きくなっていてもよい。また、融着層の表面は開口部の上端よりも低く位置していてもよい。また、絶縁層の側面最下部の接線と、融着層の表面とがなす角が、パッド電極上の融着層の接触角に比べて大きくてもよい。また、パッド電極の表面にニッケル金めっき層が設けられていてもよい。
【００１６】
本発明のさらに他の態様は、半導体モジュールである。当該半導体モジュールは、上述したいずれかの態様の素子搭載用基板と、はんだバンプが設けられた回路素子と、を備え、記融着層とはんだバンプとが接合されていることを特徴とする。
【００１７】
本発明のさらに他の態様は、携帯機器である。当該携帯機器は、上述した半導体モジュールを備えることを特徴とする。
【発明の効果】
【００１８】
本発明の素子搭載用基板置によれば、ハンドリング性を向上できるとともに接続信頼性を確保できる。
【発明を実施するための最良の形態】
【００１９】
（第１の実施形態）
以下、本発明にかかる素子搭載用基板を具体化した第１の実施形態について、図１及び図２を参照して説明する。
【００２０】
はじめに、図１を参照して、本実施形態にかかる素子搭載用基板１００の構造について詳述する。図１は、素子搭載用基板１００の断面図を示したものである。基材１に配線部２が設けられている。基材１の表面には、銅（Ｃｕ）を材料とする配線パターン３及びパッド電極４が設けられている。パッド電極４は、配線部２に電気的に接続されている。配線板１０は、以上の基材１、配線部２、配線パターン３、及びパッド電極４で構成されている。
【００２１】
配線板１０の表面には、ソルダーレジスト層６が被覆されている。ソルダーレジスト層６のパッド電極４の上表面に対応する部分には、開口部５が設けられている。ソルダーレジスト層６は、配線部２や配線パターン３の保護膜として機能する。ソルダーレジスト層６は、エポキシ樹脂などの熱硬化性樹脂からなる。
【００２２】
また、ソルダーレジスト層６に、ＳｉＯ２などのフィラーを添加してもよい。パッド電極４の上には、スズ（Ｓｎ）−銀（Ａｇ）−銅（Ｃｕ）系のはんだなどのロウ材からなるはんだバンプ７が設けられている。
【００２３】
図２は、図１における領域８の拡大図を示している。本実施形態では、はんだバンプ７の表面が開口部５の上端よりも低く位置するように、はんだバンプ７を形成している。また、ソルダーレジスト層６の開口部５の側面は、はんだバンプ７の方向に凸状である湾曲構造を有している。具体的には、はんだバンプ７の底面部の径７ａは約１００μｍであり、開口部５の側面の径が最も小さい部分５ｂは約８０μｍである。ソルダーレジスト層６のパッド電極４表面からの高さ６ａは約２５μｍであり、はんだバンプ７の頂点部からソルダーレジスト層６の表面までの高さ６ｂは約８μｍである。
【００２４】
次に、図２に示す領域８の製造工程を図３及び図４を参照して説明する。
【００２５】
工程Ａ（図３（Ａ）参照）  ソルダーレジストに感光性の樹脂を使用し、基板前面にフィルム状のソルダーレジスト層６を貼り合わせた（ラミネート）後、開口部５となる箇所以外を感光させる。その後、例えば炭酸ナトリウム水溶液を用いて現像を行い、感光しなかった末露光部のフォトソルダーレジストのみが除去され開口部５が形成される。次に加熱処理により硬化を行う。基板に照射する光源には、波長３６５ｎｍの紫外線を用いることが適しており、この光源を用いて露光を行うことにより、逆テーパの断面形状５ｚを有する開口部５が形成される。
【００２６】
工程Ｂ（図３（Ｂ）参照）  基板表面にアルミナ粒子を砥粒とする懸濁液を矢印の位置に吹き付ける。この処理によって、逆テーパ状５ｚの開口部５のテーパ部が削られ、開口部５の側面が湾曲（凸部５ｂ、凹部５ａ及び５ｃ）した形状を有するように形成される。
【００２７】
工程Ｃ（図４（Ａ）参照）  ソルダーレジスト層６の表面に、開口部５に対応する部分に開口部を有する金属板３０をマスクとして、はんだ粒子とフラックスを混合して形成したはんだペーストを、スクリーン印刷法により開口部５へ充填する。はんだ粒子には、例えば、スズ（Ｓｎ）、銀（Ａｇ）、銅（Ｃｕ）等の合金が使用される。フラックスには、例えばロジンを主成分としたものが用いられる。
【００２８】
工程Ｄ（図４（Ｂ）参照）  基板をはんだ融点まで加熱することにより、はんだ粒子を融解させ、はんだバンプ７を形成する。融解したはんだ粒子は、ソルダーレジスト層６の湾曲した開口部５の凹部５ａに進入する。ここでフラックス含有量を通常使用される１０重量パーセントより多くすることによって、同体積のはんだペースト内に含まれるはんだ粒子の量を少なくすることができる。これにより加熱後に形成されるはんだバンプ７の厚さを薄くすることができる。また、フラックスの含有量が多いことで表面張力が小さくなり、はんだバンプ７の表面形状がなだらかになる。これによりはんだバンプ７の高さを低くすることができる。
【００２９】
なお、本実施形態において、基材１は本発明の「基板」、パッド電極４は本発明の「パッド電極」、開口部５は本発明の「開口部」、ソルダーレジスト層６は本発明の「絶縁層」、はんだバンプ７は本発明の「融着層」の、それぞれ一例である。
【００３０】
以上説明したように、本実施形態にかかる素子搭載用基板によれば、以下のような効果を得ることができる。
【００３１】
（１）はんだバンプ７がソルダーレジスト層６の表面から突出していないため、素子搭載用基板１００の表面の平坦性を確保することができ、素子搭載用基板１００のハンドリング性を向上することができる。
【００３２】
（２）開口部５の側面が、はんだバンプ７の方向に凸状である湾曲構造を有しているため、凸状である湾曲構造の裾の部分の内、パッド電極４側の裾部分５ａに、融解したはんだバンプ７が入り込む。これにより、はんだバンプ７が裾部分５ａで固定されるため、はんだバンプ７とパッド電極４との固定強度が高まり、はんだバンプ７がパッド電極４から剥離することを防止することができる。
【００３３】
さらに、素子搭載用基板１００は、以下のような構造を有することがより望ましい。
【００３４】
（ソルダーレジスト層の側面形状）
図５（Ａ）は、素子搭載用基板１００が有するソルダーレジスト層６の側面の形状を示す。図５（Ｂ）は、はんだバンプに使用されるはんだ１０７の接触角を示す。ソルダーレジスト層６の側面最下部の接線Ｓと、パッド電極４の表面とがなす角（θ１：図５（Ａ）参照）が、はんだバンプを形成するはんだ１０７とパッド電極４との接触角（θ２：図５（Ｂ）参照）に比べて大きいことが望ましい。すなわち、ソルダーレジスト層６の側面形状に関連するθ１に関して、θ１＞θ２という関係が成立していることが望ましい。
【００３５】
なお、はんだ１０７の接触角θ２は、パッド電極４と同じ材料からなる基板上にはんだを溶融させ、空冷により固化した状態ではんだと基板表面のなす角を計測することにより得られる。
【００３６】
上記構成によれば、ソルダーレジスト層６とパッド電極４との隙間部分（図２のＡ部分）にはんだが確実に入り込むため、電極の接続信頼性が向上する。
【００３７】
また、パッド電極４の表面にＮｉ−Ａｕめっき、Ｎｉ−Ｐｄ−Ａｕめっきなどのニッケル金めっき層を形成することにより、はんだとの濡れ性を向上させることができる。これにより、はんだの接触角θ２をより小さくすることができる。この結果、ソルダーレジスト層６とパッド電極４との隙間部分（図２のＡ部分）にはんだがより確実に入り込むため、電極の接続信頼性がさらに向上する。また、接触角θ２が小さくなることに伴ってθ１を小さくすることができるため、ソルダーレジスト層６を接続強度がより高い形状にすることができる。
【００３８】
図６（Ａ）および（Ｂ）は、それぞれ、Ｓｎ−Ａｇ−Ｃｕ系はんだをＮｉ−Ａｕ表面処理したＣｕ基板、およびＣｕ表面基板上で、大気雰囲気中、２５０℃で３０秒間加熱して溶融させ、空冷した後のはんだ形状を示す。このはんだ形状を測定したところ、Ｎｉ−Ａｕ表面処理基板ではθ２が１６度、Ｃｕ表面基板上では２５．３度であった。このように、パッド電極の表面にＮｉ−Ａｕ表面処理を施すことにより、はんだの接触角を効果的に低下させることができる。
【００３９】
（はんだバンプの厚み）
はんだバンプ７の厚みは、実装対象となるＬＳＩチップを搭載したときに、はんだバンプ７と当該ＬＳＩチップに設けられたはんだボールとが接するように形成されていることが望ましい。これによれば、はんだ溶融時にはんだバンプ７とＬＳＩチップのはんだボールとが一体化しやすくなり、はんだの表面張力によるセルフアライメントによりアライメント精度が向上する。
【００４０】
ここで、望ましいはんだバンプ７の厚みについて具体的に説明する。まず、図７に示すように、ｒ、ａ、ｄを次のように定義する。
ｒ：ＬＳＩチップ１８ｂに設けられたはんだボール７ｂの半径
ａ：ＬＳＩチップ１８ｂに設けられたはんだボール７ｂと接するソルダーレジスト層６の開口部の半径
ｄ：ＬＳＩチップ１８ｂに設けられたはんだボール７ｂとソルダーレジスト層６との接点Ｍからはんだバンプ７の表面の最上部までの距離
【００４１】
ａ＜ｒの場合：
この場合には、下記関係式が成立する場合にはんだバンプ７とＬＳＩチップ１８ａ側のはんだボール７ｂとが接する。
ｄ≦ｒ−（ｒ２−ａ２）１／２
すわなち、はんだバンプ７は、上記関係式が成立するのに十分な厚みを有することが望ましい。
ａ≧ｒの場合：
この場合には、ＬＳＩチップ１８ｂ側のはんだボール７ｂがソルダーレジスト層６の開口部に入り込めるため、はんだバンプ７とＬＳＩチップ１８ｂ側のはんだボール７ｂとは常に接する。このため、はんだバンプ７は、ソルダーレジスト層６の厚みより小さい厚みを有していればよい。
【００４２】
（第２の実施形態）
次に、本発明にかかる素子搭載用基板を具体化した第２の実施形態について説明する。本実施形態にかかる素子搭載用基板も、その基本的な構造は先の第１の実施形態の素子搭載用基板に準じたものとなっている。ただし、本実施形態にかかる素子搭載用基板では、配線板が多層である点で異なる。こうした素子搭載用基板について、図５を参照しつつ説明する。なお、先の第１の実施形態と同様あるいはそれに準じた構造については、同一符合を付すと共にその詳細な説明を割愛する。
【００４３】
図８は、素子搭載用基板２００の断面図を示している。多層配線基板２０は、基材１１と、絶縁層１３及び１５と、導電層１２、１４、１６とで構成される。基材１１の上には、銅（Ｃｕ）による導電層１２が形成されている。導電層１２の上面上には、約６０μｍ〜約１６０μｍの厚みを有するエポキシ樹脂を主成分とする１層目の絶縁層１３が形成されている。
【００４４】
後述するＬＳＩチップ１８ａの下方に位置する絶縁層１３の所定領域に、約１００μｍの直径を有するとともに、絶縁層１３を貫通する４つのビアホール１３ａおよび２つのビアホール１３ｂが形成されている。そして、絶縁層１３上の所定領域には、約１５μｍの厚みを有するとともに、サーマルビア部１４ａと、配線部１４ｂ〜１４ｄとを含む１層目の銅からなる導電層１４が形成されている。導電層１４のサーマルビア部１４ａは、ＬＳＩチップ１８ａの下方の領域に配置されているとともに、導電層１２の表面に接触するように、ビアホール１３ａ内に埋め込まれた部分を有する。
【００４５】
導電層１４を覆うように、上記した１層目の絶縁層１３と同じ厚みおよび組成を有する２層目の絶縁層１５が形成されているとともに、絶縁層１５上の所定領域に、上記した１層目の導電層１４と同じ厚みを有する２層目の銅（Ｃｕ）からなる導電層１６が形成されている。
【００４６】
具体的には、絶縁層１５のＬＳＩチップ１８ａの下方に位置する領域に、約１００μｍの直径を有するとともに、絶縁層１５を貫通する４つのビアホール１５ａが形成されている。この４つのビアホール１５ａは、それぞれ、４つのビアホール１３ａに対応する位置に形成されている。また、絶縁層１５には、導電層１４の配線部１４ｃおよび１４ｄに対応する領域に、約１００μｍの直径を有するとともに、絶縁層１５を貫通するビアホール１５ｂおよび１５ｄが形成されている。
【００４７】
導電層１６は、サーマルビア部１６ａと、ワイヤボンディング部１６ｃおよび１６ｄと、配線部１６ｂおよび１６ｆとを含む。そして、導電層１６のサーマルビア部１６ａは、ＬＳＩチップ１８ａの下方の領域に配置されているとともに、導電層１４のサーマルビア部１４ａの表面に接触するように、ビアホール１５ａ内に埋め込まれた部分を有する。この導電層１６のサーマルビア部１６ａは、ＬＳＩチップ１８ａで発生した熱を導電層１４のサーマルビア部１４ａに伝達して放熱する機能を有する。
【００４８】
導電層１６のワイヤボンディング部１６ｃおよび１６ｄは、それぞれビアホール１５ｃおよび１５ｄに対応する領域に配置されているとともに、導電層１４の配線部１４ｃおよび１４ｄの表面に接触するように、ビアホール１５ｃおよび１５ｄ内に埋め込まれた部分を有する。なお、導電層１６の配線部１６ｂは、後述するＬＳＩチップ１８ｂの下方の領域に配置されている。
【００４９】
以上により、基材１１と、絶縁層１３及び１５と、導電層１２、１４、及び１６とからなる多層配線基板２０が構成される。
【００５０】
多層配線基板２０の導電層１６を覆うように、導電層１６のワイヤボンディング部１６ｃおよび１６ｄ、配線部１６ｂに対応する領域に開口部を有するソルダーレジスト層６が
形成されている。ソルダーレジスト層６は、導電層１６の保護膜として機能する。また、ソルダーレジスト層６は、メラミン誘導体、液晶ポリマー、エポキシ樹脂、ＰＰＥ（ポリフェニレンエーテル）樹脂、ポリイミド樹脂、フッ素樹脂、フェノール樹脂およびポリアミドビスマレイミドなどの熱硬化性樹脂からなる。なお、液晶ポリマー、エポキシ樹脂およびメラミン誘導体は、高周波特性に優れているので、ソルダーレジスト層６の材料として好ましい。また、ソルダーレジスト層６に、ＳｉＯ２などのフィラーを添加してもよい。
【００５１】
後述するＬＳＩチップ１８ｂは、導電層１６の配線部１６ｂ上に、はんだなどのロウ材からなる融着層７を介して装着されているとともに、融着層７により配線部１６ｂに電気的に接続される。
【００５２】
図９は、図８の領域２２を拡大した拡大図を示している。第１の実施形態の図２と同様、融着層７の表面は、ソルダーレジスト層６の開口部５の上端よりも低く位置している。
【００５３】
なお、本実施形態において、基材１１は本発明の「基板」、配線部１６ｂは本発明の「パッド電極」、融着層７は本発明の「融着層」の、それぞれ一例である。
【００５４】
図１０〜図１２は、図８に示した本実施形態による素子搭載用基板２００の製造プロセスを説明するための断面図である。図１３は、素子搭載用基板２００にＬＳＩチップやチップ抵抗を実装し、実装された素子搭載用基板２００を樹脂封止する製造プロセスを説明するための断面図である。次に、図１０〜図１２を参照して、本実施形態による素子搭載用基板の製造プロセスについて説明する。
【００５５】
工程１（図１０（Ａ）参照）  銅（Ｃｕ）からなる導電層１２を備えた基材１１を用意する。基材１１は、多層配線基板２０（図８参照）を形成した後に導電層１２から剥離可能な材料により構成することができる。このような材料として、たとえばＰＥＴフィルムを用いることができる。
【００５６】
工程２（図１０（Ｂ）参照）  導電層１２の表面上に、アルミナまたはシリカなどのフィラーが添加されたエポキシ樹脂を塗布することによって、約６０μｍ〜約１６０μｍの厚みを有する絶縁層１３を形成する。この後、絶縁層１３上に、約３μｍの厚みを有する銅箔１４ｚを圧着する。
【００５７】
工程３（図１０（Ｃ）参照）  フォトリソグラフィ技術およびエッチング技術を用いて、ビアホール１３ａおよび１３ｂ（図８参照）の形成領域上に位置する銅箔１４ｚを除去する。これにより、絶縁層１３のビアホール１３ａおよび１３ｂの形成領域が露出される。
【００５８】
工程４（図１０（Ｄ）参照）  銅箔１４ｚの上方から炭酸ガスレーザまたはＵＶレーザを照射することによって、絶縁層１３の露出した表面から導電層１２に達するまでの領域を除去する。これにより、絶縁層１３に、約１００μｍの直径を有するとともに、絶縁層１３を貫通する４つのビアホール１３ａおよび２つのビアホール１３ｂを形成する。この内、ビアホール１３ａは、後述するサーマルビア部１４ａを形成するために設けられる。
【００５９】
工程５（図１０（Ｅ）参照）  無電解めっき法を用いて、銅箔１４ｚの上面およびビアホール１３ａおよび１３ｂの内面上に、銅を約０．５μｍの厚みでめっきする。続いて、電解めっき法を用いて、銅箔１４ｚの上面およびビアホール１３ａおよび１３ｂの内部にめっきする。なお、本実施形態では、めっき液中に、抑制剤および促進剤を添加することによって、抑制剤を銅箔１４ｚの上面上に吸着させるとともに、促進剤をビアホール１３ａおよび１３ｂの内面上に吸着させる。
【００６０】
これにより、ビアホール１３ａおよび１３ｂの内面上の銅めっきの厚みを大きくすることができるので、ビアホール１３ａおよび１３ｂ内に銅を埋め込むことができる。その結果、絶縁層１３上に、約１５μｍの厚みを有する導電層１４が形成されるとともに、ビアホール１３ａおよび１３ｂ内に、導電層１４が埋め込まれる。
【００６１】
工程６（図１１（Ａ）参照）  フォトリソグラフィ技術およびエッチング技術を用いて、導電層１４をパターニングする。これにより、後述するＬＳＩチップ１８ａの下方の領域に位置するサーマルビア部１４ａと、配線部１４ｂ〜１４ｄを形成する。
【００６２】
工程７（図１１（Ｂ）参照）  導電層１４を覆うように、アルミナまたはシリカなどのフィラーが添加されたエポキシ樹脂を塗布することによって、約６０μｍ〜約１６０μｍの厚みを有する絶縁層１５を形成する。この後、絶縁層１５上に、約３μｍの厚みを有する銅箔１６ｚを圧着する。
【００６３】
工程８（図１１（Ｃ）参照）  フォトリソグラフィ技術およびエッチング技術を用いて、ビアホール１５ａ、１５ｃ、及び１５ｄ（図８参照）の形成領域上に位置する銅箔１６ｚを除去する。これにより、絶縁層１５のビアホール１５ａ、１５ｃ、及び１５ｄの形成領域が露出される。
【００６４】
工程９（図１１（Ｄ）参照）  銅箔１６の上方から炭酸ガスレーザまたはＵＶレーザを照射することによって、絶縁層１５の露出した表面から導電層１４の表面に達するまでの領域を除去する。これにより、絶縁層１５に約１００μｍの直径を有するとともに、絶縁層１５を貫通する４つのビアホール１５ａを形成する。さらにこの工程では、絶縁層１５に約１００μｍの直径を有するとともに、絶縁層１５を貫通するビアホール１５ｃおよび１５ｄを同時に形成する。
【００６５】
工程１０（図１２（Ａ）参照）  無電解めっき法を用いて、銅箔１６の上面およびビアホール１５ａ、１５ｃ、及び１５ｄの内面上に、銅を約０．５μｍの厚みでめっきする。続いて、電解めっき法を用いて、銅箔１６の上面およびビアホール１５ａ、１５ｃ、及び１５ｄの内部に、めっきする。ビアホール１５ａ、１５ｃ、及び１５ｄでは、この際、めっき液中に、抑制剤および促進剤を添加することによって、抑制剤を銅箔１６の上面上に吸着させるとともに、促進剤をビアホール１５ａ、１５ｃ、及び１５ｄの内面上に吸着させる。
【００６６】
これにより、ビアホール１５ａ、１５ｃ、及び１５ｄの内面上の銅めっきの厚みを大きくすることができるので、ビアホール１５ａ、１５ｃ、及び１５ｄ内に銅を埋め込むことができる。その結果、絶縁層１５上に、約１５μｍの厚みを有する導電層１６が形成されるとともに、ビアホール１５ａ、１５ｃ、及び１５ｄ内に、導電層１６が埋め込まれ充填される。
【００６７】
工程１１（図１２（Ｂ）参照）  フォトリソグラフィ技術およびエッチング技術を用いて、導電層１６をパターニングする。これにより、後述するＬＳＩチップ１８ａの下方の領域に位置するサーマルビア部１６ａと、サーマルビア部１６ａの端部から所定の間隔を隔てた領域に位置するワイヤボンディング部１６ｃおよび１６ｄと、後述するＬＳＩチップ１８ｂの下方の領域に位置する配線部１６ｂと、リード（図示せず）の下方の領域に位置する配線部１６ｆとを形成する。
【００６８】
工程１２（図１２（Ｃ）参照）  導電層１６を覆うように、導電層１６のワイヤボンディング部１６ｃおよび１６ｄに対応する領域に開口部５を有するソルダーレジスト層６を形成する。ソルダーレジスト層の形成方法は、第１の実施形態で説明した工程Ａ及び工程Ｂと同じである。また、導電層１６の配線部１６ｂ上に、はんだなどのロウ材からなる融着層７を設けている。融着層７の形成方法は、第１の実施形態で説明した工程Ｃ及び工程Ｄと同じである。図６に示したように、この融着層７の表面は、ソルダーレジスト層６の表面よりも低く形成されているため、融着層７はソルダーレジスト層６表面から突出していない。
【００６９】
以上の工程を経ることによって、図８に示した本実施形態による素子搭載用基板２００が形成される。
【００７０】
そして以下の工程により素子搭載用基板２００に回路素子を実装し、それを樹脂封止してもよい。
【００７１】
工程１３（図１３（Ａ）参照）  導電層１６のサーマルビア部１６ａ上のソルダーレジスト層６上に、約５０μｍの厚みを有するエポキシ樹脂からなる接着層（図示せず）を介してＬＳＩチップ１８ａを装着する。このＬＳＩチップ１８ａを装着した後の接着層の厚みは、約２０μｍとなる。この後、ＬＳＩチップ１８ａと導電層１６のワイヤボンディング部１６ｃおよび１６ｄとをワイヤ１９により電気的に接続する。
【００７２】
また、ＬＳＩチップ１８ｂを、配線部１６ｂ上の融着層７にＬＳＩチップ１８ｂの接続端子であるはんだボール７ｂが接触するように配置する。融着層７とはんだボール７ｂがペースト状になるように熱処理を加えて、ＬＳＩチップ１８ｂを素子搭載用基板に装着する。これによりＬＳＩチップ１８ｂは、融着層７を介して配線部１６ｂに電気的に接続される。
【００７３】
工程１４（図１３（Ｂ）参照）  ＬＳＩチップ１８ａおよびＬＳＩチップ１８ｂを保護するために、ＬＳＩチップ１８ａおよびＬＳＩチップ１８ｂを覆うように、エポキシ樹脂からなる封止樹脂層２１を形成する。これにより素子搭載用基板２００に回路素子が搭載された半導体モジュールが得られる。
【００７４】
以上説明したように、本実施形態にかかる素子搭載用基板によれば、以下のような効果を得ることができる。
【００７５】
（３）ＬＳＩチップ１８ｂのように、素子搭載用基板との接続のためにはんだボール７ｂのような足を有する回路素子を素子搭載用基板に実装する際、融着層７の表面がソルダーレジスト層６の表面より低いことにより発生する窪みによって、実装の位置決めが容易なる。
【００７６】
（第３の実施形態）
図１４は、第３の実施形態に係る素子搭載用基板３００にＬＳＩチップが実装された半導体モジュール３１０の構造を示す断面図である。本実施形態の半導体モジュール３１０は、ＬＳＩなどの回路素子１８ｃ、１８ｄ、および抵抗、キャパシタなどの受動素子３１９を含む。まず、素子搭載用基板３００の構造について説明する。コア材となる絶縁層３０２の上に配線層３０３がパターニングされている。素子搭載用基板３００の中央部分に、フリップチップ接続用としてニッケル金メッキ層３０４を有するフリップチップパッド３０５が設けられている。ニッケル金メッキ層３０４の上に、はんだバンプ３１２が設けられている。
【００７７】
フリップチップパッド３０５の周囲に、ワイヤボンディング接続用としてニッケル金メッキ層３０４を有するワイヤボンディングパッド３０６が設けられている。また、ワイヤボンディングパッド３０６の周囲に、受動素子３１９の実装用としてニッケル金メッキ層３０４を有する受動素子パッド３２０が設けられている。また、フリップチップパッド３０５、ワイヤボンディングパッド３０６および受動素子パッド３２０およびその周囲の配線層３０３が露出するように、絶縁樹脂層３１５に開口が設けられている。
【００７８】
絶縁層３０２の下面側には、所定パターンの配線層３７０が設けられている。配線層３７０は、ビア３８０を介して配線層３０３と電気的に接続されている。配線層３７０の電極形成領域に、ニッケル金めっき層（電解Ａｕ／Ｎｉめっき膜）３９０が形成されている。さらに、金めっき層３９０にはんだボール３９２が形成されている。また、絶縁層３０２および配線層３７０の下面側には、はんだボール３９２が露出するように、絶縁樹脂層（フォトソルダーレジスト）３９４が形成されている。
【００７９】
このような素子搭載用基板３００の上に、回路素子１８ｃがフリップチップパッド用のはんだバンプ３１２とはんだボール３５０を介してフリップチップ接続されている。回路素子１８ｄは、回路素子１８ａの上に搭載され、ワイヤボンディングパッド用のニッケル金メッキ層３０４と金線などの導電部材３５２を介してワイヤボンディング接続されている。また、回路素子１８ｃおよび回路素子１８ｄの周囲に設けられた受動素子パッド用のニッケル金メッキ層３０４に、抵抗、キャパシタなどの受動素子３１９がはんだ３６０を介して実装されている。回路素子１８ｃ、１８ｄおよび受動素子３１９は、封止樹脂３８２により被覆され、パッケージ化されている。
【００８０】
このような素子搭載用基板３００および半導体モジュール３１０において、フリップチップパッド部分に第１の実施形態の構造を適用することができる。すなわち、絶縁樹脂層３１５、フリップチップパッド３０５、はんだバンプ３１２をそれぞれ、第１の実施形態のソルダーレジスト層６、パッド電極４、はんだバンプ７に対応させることができる。
【００８１】
これによれば、ＬＳＩ等の回路素子がスタックされたマルチチップモジュールにおいて、第１の実施形態と同様な効果を得ることができ、ハンドリング性を向上させるとともに、接続信頼性を確保することができる。
【００８２】
（その他の実施の形態）
こうした素子搭載用基板は、上記各実施形態として示した構造に限らず、本発明の趣旨を逸脱しない範囲で同実施形態を適宜変更した例えば次のような形態として実施することもできる。
【００８３】
（ａ）上記各実施形態では、ＬＳＩチップが装着された素子搭載用基板に本発明を適用したが、本発明はこれに限らず、ＬＳＩチップ以外の回路素子が装着された素子搭載用基板や素子搭載用基板以外の半導体集積回路装置にも適用可能である。
【００８４】
（ｂ）上記実施形態では、１層目の導電層上に２層目の絶縁層および導電層が順次形成された２層構造の配線基板を備えた素子搭載用基板に本発明を適用する例を説明したが、本発明はこれに限らず、１層構造の配線基板を備えた素子搭載用基板にも適用可能である。また、２層目の導電層上に、さらに３層目の絶縁層および導電層が順次形成された配線基板を備えた素子搭載用基板にも適用可能である。また、４層以上の多層構造の配線基板を備えた素子搭載用基板にも適用可能である。
【００８５】
（ｃ）上記実施形態では、ＬＳＩチップ１８ｂの素子搭載用基板接続用の端子が、はんだによるはんだボール７ｂである例を採用したが、金（Ａｕ）を用いた接続端子も適用可能であり、また銅（Ｃｕ）の接続部をはんだメッキした接続端子を用いても良い。
【図面の簡単な説明】
【００８６】
【図１】本発明の第１の実施形態に係る素子搭載用基板の断面図である。
【図２】第１の実施形態に係る素子搭載用基板の一部を拡大した拡大図である。
【図３】図３（Ａ）および図３（Ｂ）は、第１の実施形態に係る素子搭載用基板の製造工程を示す断面図である。
【図４】図４（Ａ）および図４（Ｂ）は、第１の実施形態に係る素子搭載用基板の製造工程を示す断面図である。
【図５】図５（Ａ）は、素子搭載用基板が有するソルダーレジスト層の側面の形状を示す図である。図５（Ｂ）は、はんだバンプに使用されるはんだの接触角を示す図である。
【図６】図６（Ａ）および（Ｂ）は、それぞれ、Ｓｎ−Ａｇ−Ｃｕ系はんだをＮｉ−Ａｕ表面処理したＣｕ基板、およびＣｕ表面基板上で、大気雰囲気中、２５０℃で３０秒間加熱して溶融させ、空冷した後のはんだ形状を示す図である。
【図７】ＬＳＩチップの実装に適したはんだバンプの厚みを示す図である。
【図８】本発明の第２の実施形態に係る素子搭載用基板の断面図である。
【図９】第２の実施形態に係る素子搭載用基板の一部を拡大した拡大図である。
【図１０】第２の実施形態に係る素子搭載用基板の製造工程を示す断面図である。
【図１１】第２の実施形態に係る素子搭載用基板の製造工程を示す断面図である。
【図１２】第２の実施形態に係る素子搭載用基板の製造工程を示す断面図である。
【図１３】第２の実施形態に係る素子搭載用基板の製造工程を示す断面図である。
【図１４】第３の実施形態に係る素子搭載用基板にＬＳＩチップが実装された半導体モジュールの構造を示す断面図である。
【図１５】従来の素子搭載用基板の断面図である。
【符号の説明】
【００８７】
１  基材
４  パッド電極
６  ソルダーレジスト層
７  はんだバンプ
１００  素子搭載用基板
【図１】
2008085308.tif 000003
【図２】
2008085308.tif 000004
【図３】
2008085308.tif 000005
【図４】
2008085308.tif 000006
【図５】
2008085308.tif 000007
【図７】
2008085308.tif 000008
【図８】
2008085308.tif 000009
【図９】
2008085308.tif 000010
【図１０】
2008085308.tif 000011
【図１１】
2008085308.tif 000012
【図１２】
2008085308.tif 000013
【図１３】
2008085308.tif 000014
【図１４】
2008085308.tif 000015
【図１５】
2008085308.tif 000016
【図６】
2008085308.tif 000017