(57)【要約】【課題】ゲート配線と半導体層のショートを防ぐことのできる半導体装置を提供する。【解決手段】ゲート配線２４と金属配線２７とを接続する配線コンタクトトレンチ２６の直下に、この配線コンタクトトレンチ２６よりも幅の広いゲート配線用トレンチ２２を形成する。このゲート配線用トレンチ２２内を含む半導体基板１０上にポリシリコンからなるゲート配線２４を形成しているため、配線コンタクトトレンチ２６形成時にオーバーエッチングが生じても金属配線２７は半導体層１１と接触することがない。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板上に形成された第１導電型の半導体層と、
前記半導体層上に選択的に形成された第２導電型の半導体ベース層と、
前記半導体ベース層上に選択的に形成された第１導電型の半導体拡散層と、
前記半導体拡散層に接し前記半導体ベース層を貫通して前記半導体層に達するように形成された第１トレンチ内にゲート絶縁膜を介して形成されたゲート電極と、
前記半導体基板に形成された第２トレンチに埋め込まれるように形成され前記ゲート電極に電気的に接続されるゲート配線部と、
前記ゲート配線部の上部を含めた前記半導体基板を覆うように形成される層間絶縁膜と、
前記層間絶縁膜を貫通して前記半導体拡散層及び前記半導体ベース層に達するように形成された第３トレンチに埋め込まれるように形成された第１電極と、
前記第２トレンチの上部の層間絶縁膜を貫通して前記ゲート配線部に達するように形成された第４トレンチに埋め込まれるように形成された第２電極と
を備えたことを特徴とする半導体装置。
【請求項２】
前記半導体基板上に形成されたトランジスタは、トレンチゲート型ＭＯＳＦＥＴであることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第４トレンチは、トレンチ幅が前記第２トレンチの幅よりも狭く、且つ第４トレンチの底部が前記第２トレンチの底部の上側領域に形成されていることを特徴とする請求項１又は２記載の半導体装置。
【請求項４】
半導体基板上に第１導電型の半導体層を形成する工程と、
前記半導体基板上に第１トレンチを形成するとともに第２トレンチを形成する工程と、
前記第１トレンチの内部及び前記第２トレンチの内部にゲート絶縁膜を介してゲート電極及びゲート配線部を形成する工程と、
前記半導体層上に第２導電型の半導体ベース層を形成し、さらに前記半導体ベース層に第１導電型の半導体拡散層を形成する工程と、
前記半導体基板上に層間絶縁膜を形成する工程と、
前記層間絶縁膜を貫通して前記半導体拡散層に第１電極を接続する第１電極用トレンチを形成する工程と、
前記第２トレンチの直上に位置され前記第２トレンチの幅よりも小さい幅を有する、前記層間絶縁膜を貫通して前記ゲート配線部に第２電極を接続する第２電極用トレンチを形成する工程と、
前記層間絶縁膜上に前記第１電極及び前記第２電極を形成する工程と
を備えることを特徴とする半導体装置の製造方法。
【請求項５】
前記第１電極用トレンチを形成する工程と、前記第２電極用トレンチを形成する工程とを同時に行なうことを特徴とする請求項４記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特にゲート配線を備える電界効果トランジスタ及びその製造方法に関するものである。
【背景技術】
【０００２】
近年、情報通信機器や携帯型の電子機器は小型化が進み、駆動電圧の低下とともに駆動電流の増大を招いている。そのため、大きな電力を取り扱う電源が小型の電子機器に組み込まれる。この大きな電力を取り扱うように設計された半導体素子として、パワーＭＯＳＦＥＴがある。パワーＭＯＳＦＥＴは、スイッチング損失が少なく、また高速スイッチングが可能であるため、スイッチング電源や、ＤＣ−ＤＣコンバータが組み込まれた電源等に用いられている。
【０００３】
パワーＭＯＳＦＥＴにおいて、ゲート電極にゲート配線を接続する際に、このゲート配線と、これらが形成される半導体層との絶縁性を確保することが必要となる。特許文献１にはゲート配線がトレンチコンタクトを介して配線と接続される発明が開示されている。
【０００４】
このゲートコンタクト用のホールの形成は、ＭＯＳＦＥＴを製造するための半導体装置の製造方法において、ＦＥＴ部の層間絶縁膜上にトレンチを形成する工程と同時に行われる。この際に、装置ばらつき等の影響によりゲート配線部でオーバーエッチングが発生することがある。このオーバーエッチングが発生すると、配線コンタクト用のトレンチが半導体基板に達し、この後に形成される金属配線と半導体基板がショートする。
【特許文献１】特開２００６−２９４７１３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、ゲート配線と半導体層のショートを防ぐことのできる半導体装置及び少ない工程数でこの半導体装置を製造することのできる半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一の実施の形態に係る半導体装置は、半導体基板上に形成された第１導電型の半導体層と、前記半導体層上に選択的に形成された第２導電型の半導体ベース層と、前記半導体ベース層上に選択的に形成された第１導電型の半導体拡散層と、前記半導体拡散層に接し前記半導体ベース層を貫通して前記半導体層に達するように形成された第１トレンチ内にゲート絶縁膜を介して形成されたゲート電極と、前記半導体基板に形成された第２トレンチに埋め込まれるように形成され前記ゲート電極に電気的に接続されるゲート配線部と、前記ゲート配線部の上部を含めた前記半導体基板を覆うように形成される層間絶縁膜と、前記層間絶縁膜を貫通して前記半導体拡散層及び前記半導体ベース層に達するように形成された第３トレンチに埋め込まれるように形成された第１電極と、前記第２トレンチの上部の層間絶縁膜を貫通して前記ゲート配線部に達するように形成された第４トレンチに埋め込まれるように形成された第２電極とを備えたことを特徴とする。
【０００７】
また、本発明の一の実施の形態に係る半導体装置の製造方法は、半導体基板上に第１導電型の半導体層を形成する工程と、前記半導体基板上に第１トレンチを形成するとともに第２トレンチを形成する工程と、前記第１トレンチの内部及び前記第２トレンチの内部にゲート絶縁膜を介してゲート電極及びゲート配線部を形成する工程と、前記半導体層上に第２導電型の半導体ベース層を形成し、さらに前記半導体ベース層に第１導電型の半導体拡散層を形成する工程と、前記半導体基板上に層間絶縁膜を形成する工程と、前記層間絶縁膜を貫通して前記半導体拡散層に第１電極を接続する第１電極用トレンチを形成する工程と、前記第２トレンチの直上に位置され前記第２トレンチの幅よりも小さい幅を有する、前記層間絶縁膜を貫通して前記ゲート配線部に第２電極を接続する第２電極用トレンチを形成する工程と、前記層間絶縁膜上に前記第１電極及び前記第２電極を形成する工程とを備えることを特徴とする。
【発明の効果】
【０００８】
本発明によれば、ゲート配線と半導体層のショートを防ぐことのできる半導体装置及び少ない工程数でこの半導体装置を製造することのできる半導体装置の製造方法を提供することができる。
【発明を実施するための最良の形態】
【０００９】
添付した図面を参照して、本発明の実施の形態について説明する。図１は、本発明の第１の実施の形態に係る半導体装置の断面図である。本実施の形態に係る半導体装置１は、ｎチャネルパワーＭＯＳＦＥＴである。オン抵抗を削減するためにこのパワーＭＯＳＥＴはトレンチゲート型として形成されている。以下、第１導電型をｎ型、第２導電型をｐ型として説明する。
【００１０】
図１に示す本実施の形態に係る半導体装置１のＦＥＴ部１００は、ｎ＋型の半導体基板１０上にｎ−型の半導体層１１が形成されている。このｎ−型半導体層１１の上にｐ型のベース層１５が選択的に形成されている。また、このベース層１５の中にｎ型のソース層１６が選択的に形成されている。このＦＥＴ部１００にはソース層１６に接し、ベース層１５を貫通して半導体層１１に達するようにゲート電極用トレンチ１２が形成され、このゲート電極用トレンチ１２の下部及び側壁に形成されたゲート絶縁膜１３を介してトレンチ１２の内部に例えばポリシリコンからなるゲート電極１４が形成される。半導体基板１０上及びゲート電極用トレンチ１２の内部に形成されたゲート電極１４を覆うように層間絶縁膜１７が形成される。層間絶縁膜１７上にはメタルからなるソース電極１９が形成され、このソース電極１９は層間絶縁膜１７を貫通してベース層１５及びソース層１６に達するソース電極用トレンチ１８を介してｎ型ソース層１６に接続される。
【００１１】
また、図１に示す本実施の形態に係る半導体装置１のゲート配線部２００において、半導体基板１０にゲート配線用トレンチ２２が形成されており、このトレンチ２２内も含む半導体層１１上に、ゲート絶縁膜２３を介して例えばポリシリコンからなるゲート配線２４が形成されている。このゲート配線２４を覆うように層間絶縁膜２５が形成される。層間絶縁膜２５上にはゲート配線２４に接続される金属配線２７が形成され、この金属配線２７は層間絶縁膜２５を貫通する配線コンタクトトレンチ２６を介して半導体基板上のゲート配線２４に接続される。ゲート配線２４は図示されていない部分においてＦＥＴ部１００のゲート電極１４と電気的に接続される。また、半導体基板１０の裏面側にはドレイン電極２８が形成される。
【００１２】
ここで、ゲート配線部２００における配線コンタクトトレンチ２６は、ゲート配線用トレンチ２２の直上に形成されており、このゲート配線用トレンチ２２の幅よりも狭く作られる。具体的には、配線コンタクトトレンチ２６の幅は、０．５μｍ、ゲート配線用トレンチ２２の幅は２〜３μｍとして形成することができる。また、配線コンタクトトレンチ２６の底部は、ゲート配線用トレンチ２２の底部の上側領域に形成されている。
【００１３】
本出願の図３は、従来の半導体装置を示す断面図である。この従来の半導体装置はゲート配線部にゲート配線用トレンチを設けていない点において、本実施の形態に係る半導体装置と異なる。図３は、配線コンタクトトレンチ３５が深く形成され、金属配線３６が層間絶縁膜３２を貫通し、半導体基板と接触した状態を示している。この状態でゲート配線を通じゲート電極に電圧を印加すると、半導体基板とショートする。
【００１４】
従来の半導体装置２のゲート配線部３００の配線コンタクトトレンチ３５は、ＦＥＴ部１００のソース電極用トレンチ１８を形成するエッチングと同時に行われるエッチングにより形成される。この際、装置ばらつき等により起こるオーバーエッチングを避けるため、ＦＥＴ部とゲート配線部とで行なう層間絶縁膜のトレンチ形成を別工程とすることも考えられる。しかし、これによる工程数の増加は、半導体装置の製作時間及びコストの増大を招来する。また、オーバーエッチングによるショートを避けるため、本発明の図３に示されるポリシリコンからなるゲート配線３３を十分に厚く形成することも考えられるものの、係る方法ではゲート配線部の厚さが増大し、金属配線の直上にワイヤーボンディングを行なう際に層間絶縁膜３４中にクラックが発生する問題があった。
【００１５】
第１の実施の形態に係る半導体装置において、金属配線２７をゲート配線２４に接続する配線コンタクトトレンチ２６よりも幅広のトレンチが半導体基板に形成され、この中にもゲート配線２４が埋め込まれているため、配線コンタクトトレンチ２６が深く形成されたとしても、半導体層１１に金属配線２７が接触せず、ショートすることがない。このように、本実施の形態に係る半導体装置においては、ゲート配線２４と半導体基板１０との絶縁性が確保される。また、ゲート配線部２００の半導体基板１０に形成されたトレンチ２２の内部にもポリシリコンが埋め込まれているため、ゲート配線となるポリシリコンの体積が増加し、配線の抵抗が低減される。
【００１６】
次に、本発明の第１の実施の形態に係る半導体装置１の製造方法について説明する。図２Ａ〜図２Ｅは、本発明の実施の形態に係る半導体装置の製造工程を示す工程図である。以下、第１導電型をｎ型、第２導電型をｐ型として説明する。
【００１７】
図２Ａ〜図２Ｅに示す本発明の実施の形態に係る半導体装置１の製造方法は、
（１）例えばシリコンウェハであるｎ＋型の半導体基板１０上にｎ−型の半導体層１１を例えばエピタキシャル成長により形成する。この半導体層１１上に第１の酸化膜２１を形成する。この第１の酸化膜２１が形成された半導体層１１上のＦＥＴ部分１００にマスクをしてパターニングを行ない、第１の酸化膜２１及びｎ−エピタキシャル層１１を例えばＲＩＥ法によりエッチングしてゲート電極用トレンチ１２を形成する。この際、ゲート配線部２００においても同様にエッチングを行ない、ゲート配線用トレンチ２２を形成する（図２Ａ参照）。このゲート配線用トレンチ２２の幅は、後に形成する金属配線とゲート配線をコンタクトするためのトレンチの幅よりも大きく形成する必要がある。
（２）その後、第１の酸化膜２１を剥離し、ＦＥＴ部１００のトレンチ１２内に例えば酸化によりゲート絶縁膜１３を形成する。同様にゲート配線部２００のゲート配線が形成される半導体基板部分及びゲート配線用トレンチ２２内にもゲート絶縁膜２３を形成する。そして、ＦＥＴ部１００のゲート絶縁膜１３が形成されたトレンチ１２内に、例えばポリシリコンからなるゲート電極１４を埋め込む。これと同時にゲート配線部２００のゲート絶縁膜２３が形成された領域上にもポリシリコンからなるゲート配線２４を形成する。ゲート配線部２００においてポリシリコンはゲート配線用トレンチ２２内にも埋め込まれる（図２Ｂ参照）。
（３）次に、ＦＥＴ部１００のトレンチ１２内でゲート電極になるポリシリコンをエッチバックする。そして、ＦＥＴ部１００の半導体層１１上にマスクをしてパターニングを行ない、不純物をインプラントして熱により拡散させ、ｐ型のベース層１５を形成する。同様に、マスクをしてパターニングを行ない、不純物をインプラントして拡散させ、ｎ型のソース層１６を形成する（図２Ｃ参照）。
（４）その後、ＦＥＴ部１００及びゲート配線部２００に、例えばＣＶＤ法により層間絶縁膜１７及び層間絶縁膜２５を形成する（図２Ｄ参照）。
（５）ＦＥＴ部１００の層間絶縁膜１７上にマスクをしてパターニングを行ない、層間絶縁膜を貫通してソース層１６に達するソース電極用トレンチ１８を形成する。これと同時に、ゲート配線部２００においても層間絶縁膜２５をエッチングして、層間絶縁膜を貫通してゲート配線に達する配線コンタクトトレンチ２６を形成する。この配線コンタクトトレンチ２６は、ゲート配線用トレンチ２２の幅よりも小さくなるように形成される。そして、ＦＥＴ部１００の層間絶縁膜１７上及びソース電極用トレンチ１８内にスパッタリングによりメタルを配し、ソース電極１９を形成する。また、ゲート配線部２００の層間絶縁膜２５上及び配線コンタクトトレンチ２６内にもメタルを配し、金属配線２７を形成する。そして、半導体基板の裏面側にドレイン電極を形成する（図２Ｅ参照）。
【００１８】
本実施の形態に係る方法により製造された半導体装置１では、金属配線２７をゲート配線２４に接続する配線コンタクトトレンチ２６よりも幅広のゲート配線用トレンチ２２が半導体基板上に形成され、この中にもポリシリコンが埋め込まれているため、配線コンタクトトレンチ２６を形成する際にオーバーエッチングが発生し、トレンチ２６が深く形成されたとしても、半導体層１１にゲート金属配線２７が接触せず、ショートすることがない。
【００１９】
また、本実施の形態に係る半導体装置の製造方法によれば、ＦＥＴ部１００のソース電極用トレンチ１８とゲート配線部２００の配線コンタクトトレンチ２６を同時に形成しているため特別な工程を増加させる必要がなく、製作時間とコストを抑えることができる。また、半導体基板１０にゲート配線用トレンチ２２を形成して、この内部にポリシリコンゲート配線２４を埋め込んでいるため、ゲート配線部２００の厚さが増大することもない。そのため、本実施の形態に係る半導体装置の製造方法において、ゲート配線部にワイヤ又はストラップボンディング等を接続することも可能である。
【００２０】
以上、本発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において種々の変更、追加等が可能である。
【００２１】
本発明の実施の形態において、第１導電型をｎ型、第２導電型をｐ型としたが、これは第１導電型をｐ型、第２導電型をｎ型とすることもできる。また、半導体基板をシリコン基板としたが、これはガリウム砒素（ＧａＡｓ）、シリコンカーバイト（ＳｉＣ）等の半導体基板を用いて構成することも可能である。
【図面の簡単な説明】
【００２２】
【図１】本発明の第１の実施の形態に係る半導体装置を示す断面図である。
【図２Ａ】本発明の第１の実施の形態に係る半導体装置の製造方法を示す工程図である。
【図２Ｂ】本発明の第１の実施の形態に係る半導体装置の製造方法を示す工程図である。
【図２Ｃ】本発明の第１の実施の形態に係る半導体装置の製造方法を示す工程図である。
【図２Ｄ】本発明の第１の実施の形態に係る半導体装置の製造方法を示す工程図である。
【図２Ｅ】本発明の第１の実施の形態に係る半導体装置の製造方法を示す工程図である。
【図３】従来の半導体装置を示す断面図である。
【符号の説明】
【００２３】
１、２・・・半導体装置、  １０・・・半導体基板、  １１・・・半導体層、  １２・・・ゲート電極用トレンチ、  １３・・・ゲート絶縁膜、  １４・・・ゲート電極、  １５・・・ベース層、  １６・・・ソース層、  １７・・・層間絶縁膜、  １８・・・ソース電極用トレンチ、  １９・・・ソース電極、  ２１・・・第１の酸化膜、  ２２・・・ゲート配線用トレンチ、  ２３・・・ゲート絶縁膜、  ２４・・・ゲート配線、  ２５・・・層間絶縁膜、  ２６・・・配線コンタクトトレンチ、  ２７・・・金属配線、  ２８・・・ドレイン電極、  ３２・・・ゲート絶縁膜、  ３３・・・ゲート配線、  ３４・・・層間絶縁膜、  ３５・・・配線コンタクトトレンチ、  ３６・・・金属配線、  １００・・・ＦＥＴ部、  ２００、３００・・・ゲート配線部
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
2008294157.tif 000007
【図２Ｅ】
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【図３】
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