(57)【要約】【課題】内部発振回路で動作する半導体集積装置のテストモードにおいて、テスト専用の外部クロック端子を設けることなく、ロジックテストを行うことができる半導体集積装置を提供する。【解決手段】半導体集積装置に、発振してクロック信号を出力する内部発振回路（１４）と、通常動作モードでは前記クロック信号に同期して取込対象のデータ信号を取り込み、テストモードでは、所定のタイミングで前記クロック信号の供給を停止するための停止信号を出力し、該停止信号を出力した後に外部との間で取込対象のデータ信号の転送を行なうロジック回路（１２）と、前記通常動作モードにおいては、前記クロック信号が前記ロジック回路（１２）に供給されるように制御し、前記テストモードにおいて前記停止信号が出力された後は、前記クロック信号が前記ロジック回路（１２）に供給されないように制御する制御回路（１６，１８、２０）と、を設ける。【選択図】図１
2008309696.tif 000002
【特許請求の範囲】
【請求項１】
発振してクロック信号を出力する内部発振回路と、
通常動作モードでは前記クロック信号に同期して取込対象のデータ信号を取り込み、テストモードでは、所定のタイミングで前記クロック信号の供給を停止するための停止信号を出力し、該停止信号を出力した後に外部との間で取込対象のデータ信号の転送を行なうロジック回路と、
前記通常動作モードにおいては、前記クロック信号が前記ロジック回路に供給されるように制御し、前記テストモードにおいて前記停止信号が出力された後は、前記クロック信号が前記ロジック回路に供給されないように制御する制御回路と、
を含む半導体集積装置。
【請求項２】
前記ロジック回路は、更に、前記テストモードにおいて前記データ信号の転送が終了した後に前記クロック信号の供給を再開するための再開信号を出力し、
前記制御回路は、更に、前記テストモードにおいて前記再開信号が出力された後は前記ロジック回路に対して前記クロック信号の供給が再開されるように制御する
請求項１記載の半導体集積装置。
【請求項３】
前記テストモードにおいて前記ロジック回路で行なわれる前記データ信号の転送は、外部から前記ロジック回路内部に対するデータ入力であり、
前記所定のタイミングは、前記ロジック回路が前記取込対象のデータ信号を取り込む前のタイミングである
請求項１または２記載の半導体集積装置。
【請求項４】
前記テストモードでは、取込対象のデータ信号及びタイミング信号が含まれた外部信号が外部から入力され、
前記入力された外部信号をデータ信号及びタイミング信号に分離する分離回路を更に備え、
前記ロジック回路は、前記テストモードにおいて、前記分離されたタイミング信号に同期して前記分離された取込対象のデータ信号を入力する
請求項３記載の半導体集積装置。
【請求項５】
前記テストモードにおいて前記ロジック回路で行なわれる前記データ信号の転送は、前記ロジック回路内部から外部に対するデータ出力であり、
前記所定のタイミングは、前記ロジック回路が前記取込対象のデータ信号を取り込んだ後のタイミングである
請求項１または２記載の半導体集積装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、内部発振回路を有する半導体集積装置に関するものである。
【背景技術】
【０００２】
内部発振回路で動作するＬＳＩ（Large Scale Integration）において、従来、図８に示すようなテスト用クロック端子をＬＳＩに設け、ＬＳＩ内のロジック回路へのクロックとして、通常動作時には内部発振回路出力を用い、ロジックテスト時にはテスト用クロック端子を介して入力された外部クロックを用いるようにしており、通常動作時とテスト時とでクロックを使い分けている（例えば、特許文献１参照。）。
【０００３】
テスト時に外部クロックを用いるのは、内部発振回路から出力されるクロック周波数がサンプル毎にバラツキがあり、テストパターン（ＴＰ）を作成する際に、１クロック幅を設定することが困難なためである。外部クロックを用いれば、テスタ用ＴＰを作成しやすいが、ホールＩＣのような端子数が少ないＬＳＩにおいては、外部クロックを入力するための端子を新たに設けることができず、外部クロックで動作させるモードを作りこむことが困難である。
【特許文献１】特開２０００−８１４６６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、上述した課題を解決するために提案されたものであり、内部発振回路で動作する半導体集積装置のテストモードにおいて、テスト専用の外部クロック端子を設けることなく、ロジックテストを行うことができる半導体集積装置を提供することを目的とする。
【課題を解決するための手段】
【０００５】
上記目的を達成するために、本発明に係る半導体集積装置は、発振してクロック信号を出力する内部発振回路と、通常動作モードでは前記クロック信号に同期して取込対象のデータ信号を取り込み、テストモードでは、所定のタイミングで前記クロック信号の供給を停止するための停止信号を出力し、該停止信号を出力した後に外部との間で取込対象のデータ信号の転送を行なうロジック回路と、前記通常動作モードにおいては、前記クロック信号が前記ロジック回路に供給されるように制御し、前記テストモードにおいて前記停止信号が出力された後は、前記クロック信号が前記ロジック回路に供給されないように制御する制御回路と、を含んで構成されている。
【０００６】
このような構成によれば、テストモードでは内部発振回路から出力されるクロック信号のロジック回路に対する供給が自動的に停止されるため、このクロック信号の供給停止中に任意のタイミングでデータ転送を行なうことができる。
【０００７】
そして、これにより、少なくとも通常動作モード及びテストモードを切替えるための切替信号を入力するための入力端子及びテストモードにおいて外部との間でデータ信号の転送を行なうための転送用端子さえあればロジックテストを行なうことができるため、外部クロック信号を入力するための端子は不要となる。
【０００８】
なお、テストモードにおいて行なわれるデータ転送は、ロジック回路に対する外部からのデータ入力であってもよいし、ロジック回路から外部へのデータ出力であってもよい。前者の場合には、前記所定のタイミングは、前記ロジック回路が前記取込対象のデータ信号を取り込む前のタイミングとすることができ、後者の場合には、前記所定のタイミングは、前記ロジック回路が前記取込対象のデータ信号を取り込んだ後のタイミングとすることができる。
【０００９】
また、上記半導体集積装置の前記ロジック回路が、更に、前記テストモードにおいて前記データ信号の転送が終了した後に前記クロック信号の供給を再開するための再開信号を出力し、前記制御回路が、更に、前記テストモードにおいて前記再開信号が出力された後は前記ロジック回路に対して前記クロック信号の供給が再開されるように制御するように構成してもよい。
【００１０】
このような構成によれば、内部発振回路からロジック回路に対するクロック信号の供給再開が自動的に行なわれる。
【００１１】
また、テストモードにおいて、外部からロジック回路にデータを入力する場合に、取込対象のデータ信号及びタイミング信号が含まれた外部信号が外部から入力され、前記入力された外部信号をデータ信号及びタイミング信号に分離する分離回路を更に備え、前記ロジック回路は、前記テストモードにおいて、前記分離されたタイミング信号に同期して前記分離された取込対象のデータ信号を入力するように構成することもできる。
【００１２】
このような構成によれば、外部信号に含まれるタイミング信号に同期してデータ信号を入力することができ、容易に外部でデータ転送周期を定めることができる。
【発明の効果】
【００１３】
以上説明したように本発明によれば、内部発振回路で動作する半導体集積装置のテストモードにおいて、テスト専用の外部クロック端子を設けることなく、ロジックテストを行うことができる、という効果を奏する。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の好ましい実施の形態について図面を参照しながら詳細に説明する。
【００１５】
［第１の実施の形態］
図１は、本発明の第１の実施の形態に係る半導体集積装置を示す回路構成図である。この半導体集積装置１０は、ロジック回路１２、内部発振回路１４、第１ＡＮＤ回路１６、ＤＦＦ（Ｄフリップフロップ回路）１８、第２ＡＮＤ回路２０、テスト端子２２、データ入力端子２４、シリアル入力回路２６、及びシリアル／パラレル変換回路２８を備えている。なお、第１ＡＮＤ回路１６、ＤＦＦ１８、及び第２ＡＮＤ回路２０からなる回路が、本発明の制御回路に相当する。
【００１６】
ロジック回路１２は、内部データを所定のタイミングでラッチする（取り込む）ように設計された回路である。ロジック回路１２は、通常動作モードでは、内部発振回路１４で発生したクロック信号に同期して動作し、テストモードでは、内部発振回路１４で発生したクロック信号の入力が停止された状態で動作する。また、テストモードにおいて、データラッチタイミングの１クロック前に、クロック出力禁止信号が１クロック分出力されるようにロジック回路１２が設計されている。クロック出力禁止信号は、内部発振回路１４からのロジック回路１２に対するクロック供給を禁止するための信号である。また、ロジック回路１２は、テストモード中に外部からのデータ入力が終了すると、データ転送の終了を示すデータ転送終了信号を出力するように設計されている。
【００１７】
第１ＡＮＤ回路１６は、２つの正相入力端と１つの逆相入力端を備えた３入力ＡＮＤ回路である。この第１ＡＮＤ回路１６の一方の正相入力端は、ロジック回路１２に接続され、ロジック回路１２から前述のクロック出力禁止信号が入力される。
【００１８】
第１ＡＮＤ回路１６の他方の正相入力端は、半導体集積装置１０のテスト端子２２に接続されており、通常動作時にはＬレベルの信号が外部から入力され、テストモード時にはＨレベルの信号が外部から入力される。
【００１９】
また、第１ＡＮＤ回路１６の逆相入力端は、ロジック回路１２に接続され、ロジック回路１２から前述のデータ転送終了信号が入力される。
【００２０】
また、第１ＡＮＤ回路１６の出力端は、ＤＦＦ１８のＤ入力端に接続されている。
【００２１】
ＤＦＦ１８のクロック端には、内部発振回路１４から出力されるクロック信号（ＣＬＫ）が入力される。
【００２２】
また、ＤＦＦ１８のＱ出力端は、第２ＡＮＤ回路２０に接続されている。ＤＦＦ１８のＱ出力端からは、内部発振回路１４からロジック回路１２に対するクロック信号の供給を制御するstop信号が出力される。
【００２３】
第２ＡＮＤ回路２０は、正相入力端及び逆相入力端を１つずつ備えた２入力ＡＮＤ回路である。この第２ＡＮＤ回路２０の逆相入力端が前述のＤＦＦ１８のＱ出力端に接続されている。一方、第２ＡＮＤ回路２０の正相入力端は、内部発振回路１４に接続され、内部発振回路１４から出力されるクロック信号（ＣＬＫ）が入力される。
【００２４】
第２ＡＮＤ回路２０の出力端は、ロジック回路１２に接続され、stop信号がＬレベルのときには第２ＡＮＤ回路２０の出力端から出力される信号がロジック回路１２のクロック信号として用いられる。
【００２５】
また、シリアル入力回路２６及びシリアル／パラレル変換回路２８は、ロジック回路１２とデータ入力端子２４との間に設けられている。シリアル入力回路２６は、データ入力端子２４を介して外部から入力されたシリアルデータをクロック信号とデータ信号とに分解する回路である。図２（Ａ）に、シリアル入力回路２６の構成図を示す。
【００２６】
シリアル入力回路２６は、単線シリアル入力回路であり、予め定められた電圧値Ｖtclkを閾値とするバッファ３２と、予め定められた電圧値Ｖtdataを閾値とするバッファ３４を備えている。なお、閾値は「Ｖtclk＜Ｖtdata」という関係を有する。
【００２７】
図２（Ｂ）に示すように、外部から入力されるシリアルの外部データ信号は、電圧値のが閾値Ｖtclkから閾値Ｖtdataの間にあるクロック信号と、電圧値が閾値Ｖtdataを超えるデータ信号（クロック信号を兼ねる）とを含んでいる。この外部データ信号がシリアル入力回路２６の入力端から入力されると、閾値の異なるバッファ３２及びバッファ３４によって、クロック信号（ＣＬＫ）とデータ信号（ＤＡＴＡ）とに分解されて出力される。
【００２８】
具体的には、入力された信号が閾値Ｖtclkから閾値Ｖtdataの間にある場合にはクロック信号（ＣＬＫ）のみが出力され、入力された信号が閾値Ｖtdataを超えている場合には、クロック信号（ＣＬＫ）及びデータ信号（ＤＡＴＡ）の両方が出力される。
【００２９】
なお、以下では、内部発振回路１４から出力されるクロック信号は内部クロック信号と呼称し、外部から入力される外部データ信号に含まれるクロック信号は外部クロック信号と呼称して区別して説明する。
【００３０】
シリアル入力回路２６の後段に設けられたシリアル／パラレル変換回路２８には、シリアル入力回路２６から出力された外部クロック信号とデータ信号とが入力される。シリアル／パラレル変換回路２８は、シフトレジスタにより構成され、入力された外部クロック信号に同期して、データ信号を順次パラレル変換し、ロジック回路に出力する。
【００３１】
以上説明したように構成された半導体集積装置１０は、以下のように動作する。
【００３２】
まず、通常動作モードにおける動作について説明する。通常動作モードでは、テスト端子２２からの入力をＬレベルとする。従って、第１ＡＮＤ回路１６の出力はＬレベルが保持され、これにより、内部発振回路１４から出力されるクロック信号の出力間隔で、ＤＦＦ１８のＱ出力端から第２ＡＮＤ回路２０の逆相入力端に対してＬレベルのstop信号が出力される。一方、第２ＡＮＤ回路２０の正相入力端には、内部発振回路１４から出力されるクロック信号が入力されるため、結果として、内部発振回路１４から出力される内部クロック信号がロジック回路１２で用いられるクロック信号としてロジック回路１２に入力される。
【００３３】
図３（Ａ）は、通常動作モードにおける各信号のタイミングチャートである。「内部ＣＬＫ」で示される波形が内部発振回路１４から出力される内部クロック信号である。図示されるように、ロジック回路１２からクロック出力禁止信号が出力されたとしても、テスト端子２２から入力される信号がＬレベルであるため、ロジック回路１２には内部クロック信号が供給され続ける。ロジック回路１２は、内部クロック信号に同期して発生するデータラッチタイミング信号の立ち下がりに同期して、ロジック回路１２の内部処理で生成された内部データ（パラレル）をラッチする。なお、データラッチタイミング信号は、予め定められたタイミングでロジック回路１２内部で生成されるように設計されているものとする。
【００３４】
次にテストモードにおける動作について説明する。図３（Ｂ）は、テストモードにおける各信号のタイミングチャートである。なお、図３（Ｂ）は、シリアル転送方法で８ｂｉｔの外部データを入力した場合についてのタイミングチャートを示している。
【００３５】
テストモードでは、テスト端子２２からの入力をＨレベルとする。また、前述したように、ロジック回路１２が内部データをラッチするデータラッチタイミングの１クロック前にロジック回路１２からクロック出力禁止信号が出力される（Ｈレベルとなる）ため、第１ＡＮＤ回路１６の出力はＨレベルが保持され、これにより、ＤＦＦ１８のＱ出力端から第２ＡＮＤ回路２０の逆相入力端に対してＨレベルのstop信号が出力される。図３（Ｂ）に示すように、クロック出力禁止信号の立ち上がり直後の内部クロック信号の立ち下がりでstop信号がＨレベルになっている。
【００３６】
一方、第２ＡＮＤ回路２０の正相入力端には、内部発振回路１４から出力される内部クロック信号が入力されるが、他方の入力（逆相入力側）はＤＦＦ１８から出力されるＨレベルの信号が反転されてＬレベル状態となるため、結果として、第２ＡＮＤ回路２０からの出力が禁止される。これにより、ロジック回路１２に対する内部発振回路１４からのクロック信号の入力が停止状態となる。図３（Ｂ）の「ロジック回路のクロック」で示される波形が、ロジック回路１２に対する内部クロック信号の供給状態を示す波形である。図示されるように、stop信号がＨレベルになるとロジック回路１２に対する内部クロック信号の供給が停止する。
【００３７】
次に、外部で設定した任意のタイミングで、データ入力端子２４を介して外部からシリアルデータ信号を入力する。外部から半導体集積装置１０に入力する信号は、外部クロック信号（ＣＬＫ）及びデータ信号（ＤＡＴＡ）の双方の情報が含まれるように生成するものとする。より詳述すると、外部クロック信号を生成する場合には、図２に示すように、閾値Ｖtclkから閾値Ｖtdataの間にある電圧値の信号を所定周期で生成して出力する。また、データ信号を生成する場合には、該所定周期の外部クロック信号に代えて、閾値Ｖtdataより大きな電圧値を有するデータ信号を、該外部クロック信号と同じ周期で生成して出力する。
【００３８】
このようなシリアル信号がデータ入力端子２４を介して外部からシリアル入力回路２６に入力されると、前述した２つのバッファ３２、３４が該シリアル信号を外部クロック信号とデータ信号とに分解する。更に、シリアル／パラレル変換回路２８は、該分解されたシリアルのデータ信号をパラレル変換し、該パラレル変換したデータ信号と、外部クロック信号とを、ロジック回路１２に出力する。
【００３９】
外部からのデータ転送が終了すると、ロジック回路１２からデータ転送終了信号（Ｈレベル）が第１ＡＮＤ回路１６の逆相入力端に出力される。これは結果として第１ＡＮＤ回路１６に対するＬレベルの信号入力となるため、第２ＡＮＤ回路２０の出力もＬレベルとなる。ＤＦＦ１８では、第１ＡＮＤ回路１６のＬレベルの出力信号を内部発振回路１４からの内部クロック信号の立下がりで取り込み、これによりＱ出力端から出力されるstop信号がＬレベルとなる。Ｌレベルのstop信号は、第２ＡＮＤ回路２０の逆相入力端で反転されて第２ＡＮＤ回路２０に対するＨレベルの入力となるため、内部発振回路１４からロジック回路１２への内部クロック信号の供給が再開される。
【００４０】
ロジック回路１２に対して内部発振回路１４から内部クロック信号の供給が再開されたタイミングで、クロック出力禁止信号もＬレベルとなる。更に、クロック出力禁止信号がＬレベルとなったタイミングでデータラッチタイミング信号が出力され（予めデータラッチタイミング信号がこのタイミングで発生するように設計しておく）、このタイミングで外部から入力されたデータ信号が、内部データとしてラッチされる。
【００４１】
以上説明したように、半導体集積装置１０が内部でデータを必要とするタイミングでロジック回路１２への内部クロック信号の供給を自動停止し、外部データ信号入力待ち状態となり、その後、外部データ信号を任意のタイミングで入力し、入力が終わると、ロジック部への内部クロック信号の供給を自動再開するように構成したため、テストパターン（ＴＰ）を作成する際に、１クロックの周期をサンプル毎に設定する必要がなくなる。また、これにより、テストモード専用の外部クロック端子を設ける必要もなくなる。
【００４２】
例えば、１０クロック毎にデータを入力する場合は、図４に示すようなＴＰを作成できる。ステップ１００では、Ｘｍｓの時間だけ待機する。なお、Ｘは内部発振回路１４から出力される内部クロック信号の最大周期＊１０とする。
【００４３】
ステップ１０２では、外部データ信号の入力を行なう。具体的には、前述のように任意に定めた周期のクロック信号を含むシリアルデータ信号を外部データ信号として生成し、半導体集積装置１０に入力する。入力が終了したら、ステップ１００に戻る。
【００４４】
［第２の実施の形態］
図５は、本発明の第２の実施の形態に係る半導体集積装置を示す回路構成図である。この半導体集積装置４０は、ロジック回路４２、内部発振回路１４、第１ＡＮＤ回路１６、ＤＦＦ１８、第２ＡＮＤ回路２０、テスト端子２２、データ出力端子４４及びパラレル／シリアル変換回路４６を備えている。
【００４５】
なお、ここで、図５に示す符号と、図１に示す符号が同一の構成要素は、それぞれ、同一の機能を有する構成要素を意味するため説明を省略し、第１の実施の形態と異なる部分について説明する。
【００４６】
本実施の形態の半導体集積装置４０は、第１の実施の形態のデータ入力端子２４に代えてデータ出力端子４４が設けられている。データ出力端子４４は、ロジック回路４２でラッチした内部データを外部に出力するための端子である。
【００４７】
ロジック回路４２は、第１の実施の形態のロジック回路１２と同様に、内部データを所定のタイミングでラッチする（取り込む）ように設計された回路である。また、本実施の形態では、内部データを半導体集積装置４０の外部でモニタする（外部に出力する）ためのテストモードを設け、このテストモード時には、データラッチタイミングの１クロック後に、クロック出力禁止信号が１クロック分出力されるようにロジック回路４２が設計されている。また、ロジック回路４２は、テストモード時に外部へのデータ出力が終了すると、データ転送の終了を示すデータ転送終了信号を出力するように設計されている。なお、テストモード時にロジック回路４２から出力される内部データ信号は、ロジック回路４２内部で生成された或いは予め設定された任意のテスト用モニタ信号とする。
【００４８】
また、ロジック回路４２とデータ出力端子４４との間には、パラレル／シリアル変換回路４６が設けられる。パラレル／シリアル変換回路４６には、内部発振回路１４から出力されたクロック信号が入力される。パラレル／シリアル変換回路４６は、内部発振回路１４のクロック信号に同期してロジック回路４２から出力された内部データ（パラレルデータ）をシリアルデータに変換して出力する。
【００４９】
次に、本実施の形態に係る半導体集積装置４０の動作について説明する。
【００５０】
通常動作モードでは、第１の実施の形態と同様に動作して、内部発振回路１４から出力される内部クロック信号がそのままロジック回路４２で用いられるクロック信号として入力される。
【００５１】
図６（Ａ）は、通常動作モードにおける各信号のタイミングチャートである。「ＣＬＫ」で示される波形が内部発振回路１４から出力されるクロック信号である。第１の実施の形態と同様に、ロジック回路４２からクロック出力禁止信号が出力されたとしても、常にテスト端子２２から入力される信号がＬレベルであるため、ロジック回路４２は、内部クロック信号に同期して、ロジック回路４２の内部処理で生成された内部データ（パラレル）をデータラッチタイミング信号の立ち下がりに同期してラッチする。なお、データラッチタイミング信号は、予め定められたタイミングでロジック回路４２内部で生成されるように設計されているものとする。
【００５２】
次にテストモードにおける動作について説明する。図６（Ｂ）は、テストモードにおける各信号のタイミングチャートである。なお、図６（Ｂ）は、シリアル転送方法で８ｂｉｔの内部データ信号を出力した場合についてのタイミングチャートを示している。
【００５３】
テストモードでは、テスト端子２２からの入力をＨレベルとする。また、前述したように、ロジック回路４２が内部データをラッチするデータラッチタイミングの１クロック後にロジック回路４２からクロック出力禁止信号が出力される（Ｈレベルとなる）ため、これにより、第１の実施の形態と同様にクロック出力禁止信号の立ち上がり直後の内部クロック信号の立ち下がりでstop信号がＨレベルになり、ロジック回路４２へのクロック供給が停止する。図６（Ｂ）の「ロジック回路のクロック」で示される波形が、ロジック回路４２に対する内部発振回路１４からのクロック信号の供給状態を示す波形である。図示されるように、stop信号がＨレベルになるとロジック回路４２に対するクロック信号の供給が停止する。
【００５４】
次に、ロジック回路４２内でシリアル変換スタート信号が発生し、このタイミングでロジック回路４２の内部にラッチされていた内部データがパラレル／シリアル変換回路４６に出力され、パラレル−シリアル変換が開始される。なお、任意のタイミングでシリアル変換スタート信号がロジック回路４２内で生成されるように（例えば、stop信号の立ち下がりをトリガとして発生するように）、予めロジック回路４２を設計しておく。すなわち、シリアル変換スタート信号がトリガとなってラッチされていた内部データが外部に出力される。
【００５５】
外部へのデータ転送が終了すると、ロジック回路４２からデータ転送終了信号（Ｈレベル）が出力され、第１の実施の形態と同様に内部発振回路１４からロジック回路４２へのクロック信号の供給が再開される。
【００５６】
以上説明したように、内部データがラッチされたタイミングで、ロジック回路４２へのクロック信号の供給が自動停止し、シリアル変換スタート信号待ち状態となり、その後、外部へのデータ出力が開始され、データ転送が終わると、ロジック回路４２へのクロック供給が自動再開されるため、テスタ用のＴＰを作成する際に、１クロックの周期をサンプル毎に設定する必要がなくなる。また、これにより、テストモード専用の外部クロック端子を設ける必要もなくなる。
【００５７】
例えば、１０クロック毎にデータを出力する場合は、図７に示すようなＴＰを作成できる。ステップ２００では、Ｘｍｓの時間だけ待機する。なお、Ｘは内部発振回路１４から出力されるクロック信号の最大周期＊１０とする。
【００５８】
ステップ２０２では、任意のタイミングで内部データをラッチする。次に、ステップ２０４で、ラッチした内部データを出力し、ステップ２００に戻る。
【００５９】
なお、第１の実施の形態及び第２の実施の形態では、図１及び図５のような回路構成を例に挙げて説明したが、本発明はこれに限定されるものではなく、本発明の特許請求の範囲に記載された発明の範囲内で様々な設計上の変更を行うことができる。
【００６０】
例えば、上記実施の形態で説明した各信号の発生タイミングは例示であって、上記実施の形態に限定されるものではない。
【００６１】
また、例えば、第１の実施の形態の回路構成及び第２の実施の形態の回路構成を組み合わせて、入力及び出力の両方のテスト機能を兼ね備えた回路構成にすることも可能である。その際、データ入力用の端子とデータ出力用の端子を共用する場合には、半導体集積装置内部にセレクタ等を設け、セレクタを切替えて入出力が行なわれるように構成することもできる。
【図面の簡単な説明】
【００６２】
【図１】本発明の第１の実施の形態に係る半導体集積装置を示す回路構成図である。
【図２】（Ａ）はシリアル入力回路の構成を示す図であり、（Ｂ）は、シリアル入力回路の機能を説明するタイミングチャートである。
【図３】（Ａ）は、第１の実施の形態の通常動作モードにおける各信号のタイミングチャートであり、（Ｂ）は、テストモードにおける各信号のタイミングチャートである。
【図４】ＴＰの一例を示す図である。
【図５】本発明の第２の実施の形態に係る半導体集積装置を示す回路構成図である。
【図６】（Ａ）は、第２の実施の形態の通常動作モードにおける各信号のタイミングチャートであり、（Ｂ）は、テストモードにおける各信号のタイミングチャートである。
【図７】ＴＰの一例を示す図である。
【図８】従来の半導体集積装置の構成を示す図である。
【符号の説明】
【００６３】
１０  半導体集積装置
１２  ロジック回路
１４  内部発振回路
１６  第１ＡＮＤ回路
１８  ＤＦＦ
２０  第２ＡＮＤ回路
２２  テスト端子
２４  データ入力端子
２６  シリアル入力回路
２８  シリアル／パラレル変換回路
４０  半導体集積装置
４２  ロジック回路
４４  データ出力端子
４６  パラレル／シリアル変換回路
【図１】
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【図２】
2008309696.tif 000004
【図３】
2008309696.tif 000005
【図４】
2008309696.tif 000006
【図５】
2008309696.tif 000007
【図６】
2008309696.tif 000008
【図７】
2008309696.tif 000009
【図８】
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