(57)【要約】【課題】シミュレーション誤差が小さい回路シミュレーション装置を実現できるようにする。【解決手段】回路シミュレーション装置は、トランジスタのデータを取得する手段５２と、トランジスタのデータに基づいて、集積回路の接続情報を生成する手段５３と、トランジスタのデータに基づいてモデルパラメータを定義する手段５４と、接続情報を受け、モデルパラメータを組み込んだ回路シミュレーション実行プログラムを実行してトランジスタの電気的特性を算出する手段５５とを備えている。モデルパラメータは、トランジスタの活性領域の幅に関する項と、トランジスタの活性領域とトランジスタの活性領域の周辺に設けられた活性領域との間の素子分離領域の幅に関する項と、周辺に設けられた活性領域の幅に関する項とを含む式により表される。【選択図】図１２
2008085030.tif 000002
【特許請求の範囲】
【請求項１】
素子分離領域により互いに分離して配置された複数の活性領域を有し、前記複数の活性領域のうちの少なくとも１つがゲート電極を有するトランジスタの活性領域である集積回路の回路シミュレーション方法であって、
前記トランジスタの配置及びサイズに関するデータを取得するステップ（ａ）と、
前記トランジスタのデータに基づいて、前記トランジスタの活性領域に前記素子分離領域が及ぼす応力の影響を表すモデルパラメータを定義するステップ（ｂ）と、
前記モデルパラメータを組み込んだ回路シミュレーション実行プログラムを用いて回路シミュレータにより前記トランジスタの電気的特性を算出するステップ（ｃ）とを備え、
前記モデルパラメータは、前記トランジスタの活性領域と前記素子分離領域との境界に加わる応力が前記トランジスタに及ぼす影響と、前記トランジスタの周辺に配置された活性領域と前記素子分離領域との境界に加わる応力が前記トランジスタに及ぼす影響と表すことを特徴とする回路シミュレーション方法。
【請求項２】
前記モデルパラメータは、
前記トランジスタの活性領域の幅に関する項と、
前記トランジスタの活性領域と前記トランジスタの活性領域の周辺に配置された活性領域との間の前記素子分離領域の幅に関する項と、
前記周辺に配置された活性領域の幅に関する項とを含むことを特徴とする請求項１に記載の回路シミュレーション方法。
【請求項３】
前記モデルパラメータは、前記トランジスタのゲート長方向に加わる応力の影響を示す第１パラメータを含み、
前記第１パラメータは、
前記トランジスタの活性領域である第１の活性領域上に形成されている前記ゲート電極の端からゲート長方向の前記第１の活性領域の端までの距離である第１の活性領域幅と、
前記第１の活性領域に対してゲート長方向の側方に配置された活性領域である第２の活性領域と前記第１の活性領域との間の幅である第１の分離領域幅と、
前記第２の活性領域のゲート長方向の幅である第２の活性領域幅とを含むことを特徴とする請求項１又は２に記載の回路シミュレーション方法。
【請求項４】
前記第１パラメータをＳＡeffとすると、ＳＡeffは式１により表されることを特徴とする請求項３に記載の回路シミュレーション方法。
【数１】
2008085030.tif 000027
但し、ＳＡは前記第１の活性領域幅であり、ＳＬは前記第１の分離領域幅であり、ＳＥは前記第２の活性領域幅であり、ｆ（ＳＬ，ＳＥ）は前記ＳＬ及びＳＥを引数とする関数である。
【請求項５】
前記第１のパラメータは、前記第１の活性領域幅の逆数の項と、前記第１の分離領域幅の逆数の項と、前記第２の活性領域幅の逆数の項とを含む多項式で表されることを特徴とする請求項３に記載の回路シミュレーション方法。
【請求項６】
前記第１パラメータをＳＡeffとすると、ＳＡeffは式２により表されることを特徴とする請求項５に記載の回路シミュレーション方法。
【数２】
2008085030.tif 000028
但し、ｃ１、ｃ２及びｃ３は重み付け因子であり、ａはゲート長をパラメータとして含む変数であり、ＳＡは前記第１の活性領域幅であり、ＳＬは前記第１の分離領域幅であり、ＳＥは前記第２の活性領域幅である。
【請求項７】
複数の前記第２の活性領域が互いに間隔をおいて一列に配置されている場合において、
前記第１パラメータは、前記各第２の活性領域における前記第１の分離領域幅及び前記各第２の活性領域における前記第２の活性領域幅のそれぞれを引数として含むことを特徴とする請求項３に記載の回路シミュレーション方法。
【請求項８】
前記第２の活性領域の数がｎ個である場合における前記第１のパラメータをＳＡeff（ｎ）とすると、ＳＡeff（ｎ）は式３に示す漸近式により表されることを特徴とする請求項７に記載の回路シミュレーション方法。
【数３】
2008085030.tif 000029
【請求項９】
前記ＳＡeff（ｎ）は、式４により表されることを特徴とする請求項８に記載の回路シミュレーション方法。
【数４】
2008085030.tif 000030
但し、ｃ１、ｃ２、ｃ３は重み付け因子であり、ａはゲート長をパラメータとして含む変数であり、ＳＡは前記第１の活性領域幅であり、ＳＬｉはｉ番目の前記第２の活性領域とｉ番目の前記第２の活性領域よりも前記トランジスタ側にある活性領域との間の幅であり、ＳＥｉはｉ番目の前記第２の活性領域におけるゲート長方向の幅である。
【請求項１０】
前記トランジスタの活性領域が、前記第１の活性領域幅、第１の分離領域幅及び第２の活性領域幅のうちの少なくとも１つの値が互いに異なる２つ以上の部分を含む場合において、
前記第１のパラメータは、各部分に加わる応力の影響を表す第１の部分パラメータの和として表されることを特徴とする請求項３に記載の回路シミュレーション方法。
【請求項１１】
前記トランジスタの活性領域がｎ個の部分を含む場合に、前記第１のパラメータをＳＡeffとすると、ＳＡeffは式５により表されることを特徴とする請求項１０に記載の回路シミュレーション方法。
【数５】
2008085030.tif 000031
但し、ＳＡeff（ｉ）はｉ番目の部分における前記第１の部分パラメータであり、Ｗは前記トランジスタの活性領域のゲート幅方向の幅であり、Ｗ（ｉ）はｉ番目の部分のゲート幅方向の幅である。
【請求項１２】
前記トランジスタが、複数の部分トランジスタが並列に接続された並列トランジスタである場合において、
前記第１のパラメータは、前記各部分トランジスタにおける応力の影響を表す第２の部分パラメータの平均として表されることを特徴とする請求項３に記載の回路シミュレーション方法。
【請求項１３】
前記部分トランジスタの個数がｎ個である場合に、前記第１のパラメータをＳＡeffとすると、ＳＡeffは式６により表されることを特徴とする請求項１２に記載の回路シミュレーション方法。
【数６】
2008085030.tif 000032
但し、ＳＡeff（ｉ）はｉ番目の部分トランジスタにおける前記第２の部分パラメータである。
【請求項１４】
前記トランジスタの活性領域は、前記ゲート電極の両側に設けられており、
前記第１のパラメータは、前記ゲート電極の一方の側に設けられた前記トランジスタの活性領域に対する応力の影響を表す第１方向パラメータと、前記ゲート電極の他方の側に設けられた前記トランジスタの活性領域に対する応力の影響を表す第２方向パラメータとの平均として表されることを特徴とする請求項３に記載の回路シミュレーション方法。
【請求項１５】
前記第１のパラメータをＳＡeffとすると、ＳＡeffは式７により表されることを特徴とする請求項１４に記載の回路シミュレーション方法。
【数７】
2008085030.tif 000033
但し、ｃ１及びｃ２は重み付け因子であり、ＳＡeff（１）は前記第１方向パラメータであり、ＳＡeff（２）は前記第２方向パラメータである。
【請求項１６】
前記モデルパラメータは、前記トランジスタのゲート幅方向に加わる応力の影響を示す第２パラメータを含み、
前記第２パラメータは、
前記トランジスタのゲート幅と、
前記トランジスタの活性領域である第１の活性領域に対してゲート幅方向の側方に配置された活性領域である第３の活性領域と前記第１の活性領域との間の幅である第２の分離領域幅と、
前記第３の活性領域のゲート幅方向の幅である第３の活性領域幅とを含むことを特徴とする請求項１又は２に記載の回路シミュレーション方法。
【請求項１７】
前記第２パラメータをＳＹeffとすると、ＳＹeffは式８により表されることを特徴とする請求項１６に記載の回路シミュレーション方法。
【数８】
2008085030.tif 000034
但し、ｃ１、ｃ２及びｃ３は重み付け因子であり、ｂは前記トランジスタのゲート幅をパラメータとして含む変数であり、ＳＷは前記第２の分離領域幅であり、ＳＦは前記第３の活性領域幅である。
【請求項１８】
前記モデルパラメータは、前記トランジスタのゲート長方向に加わる応力の影響を示す第１パラメータ及び前記トランジスタのゲート幅方向に加わる応力の影響を示す第２パラメータを含み、
前記第１パラメータは、
前記トランジスタの活性領域である第１の活性領域上に形成されている前記ゲート電極の端からゲート長方向の前記第１の活性領域の端までの距離である第１の活性領域幅と、
前記第１の活性領域に対してゲート長方向の側方に配置された活性領域である第２の活性領域と前記第１の活性領域との間の幅である第１の分離領域幅と、
前記第２の活性領域のゲート長方向の幅である第２の活性領域幅とを引数として含む式により表され、
前記第２パラメータは、
前記トランジスタのゲート幅と、
前記第１の活性領域に対してゲート幅方向の側方に配置された活性領域である第３の活性領域と前記第１の活性領域との間の幅である第２の分離領域幅と、
前記第３の活性領域のゲート幅方向の幅である第３の活性領域幅とを含むことを特徴とする請求項１又は２に記載の回路シミュレーション方法。
【請求項１９】
前記モデルパラメータをＳＡＹeffとすると、ＳＡＹeffは式９により表されることを特徴とする請求項１８に記載の回路シミュレーション方法。
【数９】
2008085030.tif 000035
但し、αA及びαYは、重み付けパラメータであり、ＳＡeffは前記第１パラメータであり、ＳＹeffは前記第２パラメータである。
【請求項２０】
前記第１パラメータをＳＡeff、前記第２パラメータをＳＹeffとすると、ＳＡeff及びＳＹeffはそれぞれ、式１０及び式１１により表されることを特徴とする請求項１８又は１９に記載の回路シミュレーション方法。
【数１０】
2008085030.tif 000036
【数１１】
2008085030.tif 000037
但し、ζは前記トランジスタの周囲に配置された活性領域における前記素子分離領域との境界線上の点であり、ｄζは前記境界線におけるζを含む微小領域であり、ｒは前記トランジスタのチャネル領域の中心とζとを結ぶ直線の長さであり、θは前記トランジスタのチャネル領域の中心とζとを結ぶ直線が延びる方向とゲート長方向とがなす角であり、λは前記境界線に働く応力の向きを示す係数である。
【請求項２１】
前記ステップ（ｃ）において算出する前記トランジスタの電気的特性は、前記トランジスタのキャリア移動度、閾値電圧及び飽和速度を含むことを特徴とする請求項１から２０のいずれか１項に記載の回路シミュレーション方法。
【請求項２２】
素子分離領域により互いに分離して配置された複数の活性領域を有し、前記複数の活性領域のうちの少なくとも１つがゲート電極を有するトランジスタの活性領域である集積回路の回路シミュレーションを行う回路シミュレーション装置であって、
前記トランジスタの配置及びサイズに関するデータを取得する手段と、
前記トランジスタのデータに基づいて、前記集積回路の接続情報を生成する手段と、
前記トランジスタのデータに基づいて前記トランジスタの活性領域に前記素子分離領域が加える応力の影響を表すモデルパラメータを定義する手段と、
前記接続情報を受け、前記モデルパラメータを組み込んだ回路シミュレーション実行プログラムを実行して前記トランジスタの電気的特性を算出する手段とを備え、
前記モデルパラメータは、
前記トランジスタの活性領域の幅に関する項と、
前記トランジスタの活性領域と前記トランジスタの活性領域の周辺に設けられた活性領域との間の前記素子分離領域の幅に関する項と、
前記周辺に設けられた活性領域の幅に関する項とを含むことを特徴とする回路シミュレーション装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路のシミュレーション方法及びシミュレーション装置に関し、特に応力がトランジスタの電気的特性に及ぼす影響を考慮して高精度に回路シミュレーションを行う回路シミュレーション方法及び装置に関する。
【背景技術】
【０００２】
半導体集積回路（Large Scale Integrated Circuit: LSI）の高性能化、高集積化にともない、半導体基板上の素子を電気的に分離する分離領域をできるだけ狭くすることが重要となっている。一般的に、最小線幅が０．１８μｍ以下の半導体プロセス技術においては、素子の間に溝を形成し、形成した溝に絶縁膜を埋め込むことにより素子分離を実現するシャロートレンチアイソレーション（Shallow Trench Isolation：ＳＴＩ）技術が採用されている。
【０００３】
ＳＴＩ技術を用いた場合、半導体素子が形成される活性領域の熱膨張係数と絶縁膜からなるＳＴＩ領域の熱膨張係数とが異なっているため、熱処理工程の際に活性領域とＳＴＩ領域との境界に応力（ＳＴＩストレス）が加わる。活性領域の熱膨張係数は、ＳＴＩ領域の熱膨張係数よりも大きいため、例えば、昇温時には緩和状態となり、降温時には活性領域が縮もうとする力によって活性領域に圧縮応力が加わる。この圧縮応力が非常に大きい場合には、活性領域及び絶縁膜の結晶に不整合が生じ、素子に点欠陥やひびが発生する原因となる。点欠陥やひびは、エネルギーギャップ中において結合中心として働くため、リーク電流を増加させるので、素子不良の原因となる。また、欠陥やひびが生じない程度の数十〜数百ＭＰａ程度の応力であっても、活性領域に形成されるトランジスタに歪みを生じさせる。特に、活性領域に微細な金属−絶縁膜半導体電界効果トランジスタ（ＭＩＳＦＥＴ）を形成する場合には、応力の影響はチャネル領域にまで達し、チャネル領域に歪みを生じさせる。
【０００４】
歪みは次の２つの観点から、ＭＩＳＦＥＴの電気特性に影響を与える。一つはシリコンのエネルギーバンド構造が変形することであり、もう一つは、不純物の拡散係数が変化することである。
【０００５】
エネルギーバンドの起源は、格子の周期性（周期ポテンシャル）であり、格子が歪むことは直接エネルギーバンド構造に影響を与える。エネルギーバンド構造に生じる影響は大きく２つあり、一つは結晶格子の対称性に応じて縮退していたバンドが、歪みによって分裂することである。これによって、エネルギーの低いバンドのキャリアが電気伝導に寄与する割合が大きくなり、このバンドのキャリアの有効質量が大きければ移動度は低下し、小さければ移動度は向上する。移動度とＭＩＳＦＥＴのドレイン電流はおおよそ比例関係にあるため、歪みによってドレイン電流も変化する。また、熱ゆらぎ（〜４０ｍｅＶ）を大きく越えるエネルギー分裂が生じる場合は、バレー間散乱（光学フォノン散乱）確率が減少し、キャリアの移動度が向上する。また、バンド端の位置が変化するため、接合リーク電流、接合容量及びＭＩＳＦＥＴの閾値電圧にも影響を与える。
【０００６】
もう１つの歪みによるエネルギーバンド構造への影響は、波数に対するエネルギーの曲率の変化である。曲率は有効質量に逆比例、つまり移動度に比例するためＭＩＳＦＥＴの電気的特性に直接影響する。曲率の変化はバレー内散乱（音響フォノン散乱）確率にも影響するが、現実的な応力範囲ではほとんど影響がないと考えられている。
【０００７】
歪みによる不純物の拡散係数の変化は、例えば、圧縮応力中でボロンの拡散係数が減少し、ボロンをチャネル注入やポケット注入に用いたＮチャネル型ＭＩＳＦＥＴ（ＮＭＩＳＦＥＴ）において閾値電圧が変化する原因となる。
【０００８】
以上のような、歪みがＭＩＳＦＥＴの電気的及び物理的特性に与える種々の影響のうち、特に、移動度及び閾値電圧の変化は集積回路への影響が大きく重要である。
【０００９】
近年、最小線幅が９０ｎｍ以下のＭＩＳＦＥＴにおいては、従来のスケーリングによる駆動力向上が難しくなってきており、歪みによる移動度向上を積極的に利用する技術開発が行われている。一方、ＳＴＩにより生じる応力（ＳＴＩストレス）は活性領域とＳＴＩ領域とのレイアウトパターンに依存し、レイアウトパターンが変化すると、トランジスタに加わる歪みの大きさが変化する。このため、レイアウトパターンが複雑な、セルベース設計方式における標準セル及びカスタム設計においては、トランジスタのゲート長及びゲート幅が同じであっても、レイアウトパターンに応じて様々な特性のトランジスタが存在することになる。従って、レイアウトパターンに依存したトランジスタの特性ばらつきが生じ、回路シミュレーションの計算誤差の一因となっている。回路シミュレーションの予測精度を向上するためには、ＳＴＩストレスのレイアウトパターン依存性を考慮した回路シミュレーションを行う必要がある。このようなＳＴＩストレスのレイアウトパターン依存性を考慮したシミュレーション方法については例えば、特許文献１に記載されている。
【００１０】
以下、特許文献１に記載されたシミュレーション方法について図面を参照しながら説明する。図１３はＭＩＳＦＥＴのレイアウトパターンの模式図である。絶縁膜により形成され、素子を電気的に分離するＳＴＩ領域とＳＴＩ領域に囲まれた活性領域とが形成されている。活性領域の上には、絶縁膜を介してゲート電極が形成されており、ＭＩＳＦＥＴとして動作する。
【００１１】
活性領域とＳＴＩ領域との境界には応力が発生し、ＭＩＳＦＥＴのチャネル部には圧縮応力が加わる。ＳＴＩ領域の素子分離膜の形成方法によっては、引っ張り応力が加わる場合もありうるが、シミュレーション方法としてはモデルパラメータの符号や大きさが変わるだけでモデルに本質的な違いは生じない。応力の大きさは５００ＭＰａ程度に達することもあるが、シリコンの格子歪みは格子定数に対してせいぜい１％程度と小さいため応力と歪みは線形関係、つまりフックの法則で表すことができる。また、応力の大きさが５００ＭＰａ以下の歪みの場合には、歪みと移動度は線形関係、つまりピエゾ抵抗モデルが良く成り立つ。従って、応力と移動度との間には比例関係が成り立つ。
【００１２】
特許文献１では、応力がゲート端からゲート長方向の活性領域端までの距離である活性領域幅ＳＡに逆比例すると仮定することにより、移動度が活性領域幅ＳＡに逆比例するモデルを提案している。ＭＩＳＦＥＴの閾値電圧も、移動度モデルからの類推によって、活性領域幅ＳＡに逆比例するモデルを提案している。その他に、例えばカリフォルニア大学バークレー校で開発されたＢＳＩＭ４モデルでは、移動度、閾値電圧が（ＳＡ＋０．５×Ｌ）に逆比例するモデルが組み込まれ利用されている。図１３に示すような単純なレイアウトパターンのＭＩＳＦＥＴの応力によるトランジスタ特性変動に対しては、これらの従来モデルにより精度良く表現することができる。
【特許文献１】特開２００３−２６４２４２号公報
【非特許文献１】Victor Moroz, et al., “Stress-Aware Design Methodology”, International Symposium on Quality Electronic Design, 2006年, p. 807-812
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかしながら、実際には複数のトランジスタが形成されており、活性領域に加わるＳＴＩストレスの大きさは、活性領域幅ＳＡだけでなく、隣接する活性領域の面積率等に依存することが知られている（例えば、非特許文献１を参照。）。従って、前記従来のモデルでは、シミュレーション誤差が大きくなり、チップ面積の増大及び回路性能の低下等が生じるという問題がある。
【００１４】
本発明は、前記従来の問題を解決し、シミュレーション誤差が小さい回路シミュレーション方法を実現できるようにすることを目的とする。
【課題を解決するための手段】
【００１５】
前記の目的を達成するため、本発明は回路シミュレーション方法を、トランジスタの周辺に配置された活性領域の影響を考慮したモデルパラメータを用いる構成とする。
【００１６】
具体的に、本発明に係る回路シミュレーション方法は、素子分離領域により互いに分離して配置された複数の活性領域を有し、複数の活性領域のうちの少なくとも１つがゲート電極を有するトランジスタの活性領域である集積回路の回路シミュレーション方法を対象とし、トランジスタの配置及びサイズに関するデータを取得するステップ（ａ）と、トランジスタのデータに基づいて、トランジスタの活性領域に素子分離領域が及ぼす応力の影響を表すモデルパラメータを定義するステップ（ｂ）と、モデルパラメータを組み込んだ回路シミュレーション実行プログラムを用いて回路シミュレータによりトランジスタの電気的特性を算出するステップ（ｃ）とを備え、モデルパラメータは、トランジスタの活性領域と素子分離領域との境界に加わる応力がトランジスタに及ぼす影響と、トランジスタの周囲に配置された活性領域と素子分離領域との境界に加わる応力がトランジスタに及ぼす影響とを表すことを特徴とする。
【００１７】
本発明の回路シミュレーション方法は、モデルパラメータは、トランジスタの活性領域と素子分離領域との境界に加わる応力がトランジスタに及ぼす影響と、トランジスタの周囲に配置された活性領域と素子分離領域との境界に加わる応力がトランジスタに及ぼす影響とを表すため、トランジスタの活性領域に加わる応力と、トランジスタの周辺に配置された活性領域に加わる応力とを考慮した回路シミュレーションを行うことができる。従って、シミュレーション誤差が小さい回路シミュレーションを実行することが可能となる。
【００１８】
本発明の回路シミュレーション方法において、モデルパラメータは、トランジスタの活性領域の幅に関する項と、トランジスタの活性領域とトランジスタの活性領域の周辺に配置された活性領域との間の素子分離領域の幅に関する項と、周辺に配置された活性領域の幅に関する項とを含むことが好ましい。このような構成とすることにより、応力がトランジスタに及ぼす影響を正確に評価することができる。
【００１９】
本発明の回路シミュレーション方法において、モデルパラメータは、トランジスタのゲート長方向に加わる応力の影響を示す第１パラメータを含み、第１パラメータは、トランジスタの活性領域である第１の活性領域上に形成されているゲート電極の端からゲート長方向の第１の活性領域の端までの距離である第１の活性領域幅と、第１の活性領域に対してゲート長方向の側方に配置された活性領域である第２の活性領域と第１の活性領域との間の幅である第１の分離領域幅と、第２の活性領域のゲート長方向の幅である第２の活性領域幅とを含むことが好ましい。
【００２０】
本発明の回路シミュレーション方法において、第１パラメータをＳＡeffとすると、ＳＡeffは式１により表されることが好ましい。
【００２１】
【数１】
2008085030.tif 000003
【００２２】
但し、ＳＡは第１の活性領域幅であり、ＳＬは第１の分離領域幅であり、ＳＥは第２の活性領域幅であり、ｆ（ＳＬ，ＳＥ）はＳＬ及びＳＥを引数とする関数である。
【００２３】
本発明の回路シミュレーション方法において、第１のパラメータは、第１の活性領域幅の逆数の項と、第１の分離領域幅の逆数の項と、第２の活性領域幅の逆数の項とを含む多項式で表されることが好ましい。
【００２４】
本発明の回路シミュレーション方法において、第１パラメータをＳＡeffとすると、ＳＡeffは式２により表されることが好ましい。
【００２５】
【数２】
2008085030.tif 000004
【００２６】
但し、ｃ１、ｃ２及びｃ３は重み付け因子であり、ａはゲート長をパラメータとして含む変数であり、ＳＡは第１の活性領域幅であり、ＳＬは第１の分離領域幅であり、ＳＥは第２の活性領域幅である。このような構成とすることにより、従来のモデルパラメータとの互換性を高めることができる。
【００２７】
本発明の回路シミュレーション方法において、複数の第２の活性領域が互いに間隔をおいて一列に配置されている場合において、第１パラメータは、各第２の活性領域における第１の分離領域幅及び各第２の活性領域における第２の活性領域幅のそれぞれを引数として含むことが好ましい。このような構成とすることにより、複数の活性領域がトランジスタに及ぼす影響を正確にシミュレートすることが可能となる。
【００２８】
本発明の回路シミュレーション方法において、第２の活性領域の数がｎ個である場合における第１のパラメータをＳＡeff（ｎ）とすると、ＳＡeff（ｎ）は式３に示す漸近式により表されることが好ましい。
【００２９】
【数３】
2008085030.tif 000005
【００３０】
本発明の回路シミュレーション方法において、ＳＡeff（ｎ）は、式４により表されることが好ましい。
【００３１】
【数４】
2008085030.tif 000006
【００３２】
但し、ｃ１、ｃ２、ｃ３は重み付け因子であり、ａはゲート長をパラメータとして含む変数であり、ＳＡは第１の活性領域幅であり、ＳＬｉはｉ番目の第２の活性領域とｉ番目の第２の活性領域よりもトランジスタ側にある活性領域との間の幅であり、ＳＥｉはｉ番目の第２の活性領域におけるゲート長方向の幅である。
【００３３】
本発明の回路シミュレーション方法において、トランジスタの活性領域が、第１の活性領域幅、第１の分離領域幅及び第２の活性領域幅のうちの少なくとも１つの値が互いに異なる２つ以上の部分を含む場合において、第１のパラメータは、各部分に加わる応力の影響を表す第１の部分パラメータの和として表されることが好ましい。
【００３４】
本発明の回路シミュレーション方法において、トランジスタの活性領域がｎ個の部分を含む場合に、第１のパラメータをＳＡeffとすると、ＳＡeffは式５により表されることが好ましい。
【００３５】
【数５】
2008085030.tif 000007
【００３６】
但し、ＳＡeff（ｉ）はｉ番目の部分における第１の部分パラメータであり、Ｗはトランジスタの活性領域のゲート幅方向の幅であり、Ｗ（ｉ）はｉ番目の部分のゲート幅方向の幅である。
【００３７】
本発明の回路シミュレーション方法において、トランジスタが、複数の部分トランジスタが並列に接続された並列トランジスタである場合において、第１のパラメータは、各部分トランジスタにおける応力の影響を表す第２の部分パラメータの平均として表されることが好ましい。このような構成とすることにより、並列トランジスタについても正確なシミュレーションが可能となる。
【００３８】
本発明の回路シミュレーション方法において、部分トランジスタの個数がｎ個である場合に、第１のパラメータをＳＡeffとすると、ＳＡeffは式６により表されることが好ましい。
【００３９】
【数６】
2008085030.tif 000008
【００４０】
但し、ＳＡeff（ｉ）はｉ番目の部分トランジスタにおける第２の部分パラメータである。
【００４１】
本発明の回路シミュレーション方法において、トランジスタの活性領域は、ゲート電極の両側に設けられており、第１のパラメータは、ゲート電極の一方の側に設けられたトランジスタの活性領域に対する応力の影響を表す第１方向パラメータと、ゲート電極の他方の側に設けられたトランジスタの活性領域に対する応力の影響を表す第２方向パラメータとの平均として表されることが好ましい。
【００４２】
本発明の回路シミュレーション方法において、第１のパラメータをＳＡeffとすると、ＳＡeffは式７により表されることが好ましい。
【００４３】
【数７】
2008085030.tif 000009
【００４４】
但し、ｃ１及びｃ２は重み付け因子であり、ＳＡeff（１）は第１方向パラメータであり、ＳＡeff（２）は第２方向パラメータである。
【００４５】
本発明の回路シミュレーション方法において、モデルパラメータは、トランジスタのゲート幅方向に加わる応力の影響を示す第２パラメータを含み、第２パラメータは、トランジスタのゲート幅と、トランジスタの活性領域である第１の活性領域に対してゲート幅方向の側方に配置された活性領域である第３の活性領域と第１の活性領域との間の幅である第２の分離領域幅と、第３の活性領域のゲート幅方向の幅である第３の活性領域幅とを含むことが好ましい。
【００４６】
本発明の回路シミュレーション方法において、第２パラメータをＳＹeffとすると、ＳＹeffは式８により表されることが好ましい。
【００４７】
【数８】
2008085030.tif 000010
【００４８】
但し、ｃ１、ｃ２及びｃ３は重み付け因子であり、ｂはトランジスタのゲート幅をパラメータとして含む変数であり、ＳＷは第２の分離領域幅であり、ＳＦは第３の活性領域幅である。
【００４９】
本発明の回路シミュレーション方法において、モデルパラメータは、トランジスタのゲート長方向に加わる応力の影響を示す第１パラメータ及びトランジスタのゲート幅方向に加わる応力の影響を示す第２パラメータを含み、第１パラメータは、トランジスタの活性領域である第１の活性領域上に形成されているゲート電極の端からゲート長方向の第１の活性領域の端までの距離である第１の活性領域幅と、第１の活性領域に対してゲート長方向の側方に配置された活性領域である第２の活性領域と第１の活性領域との間の幅である第１の分離領域幅と、第２の活性領域のゲート長方向の幅である第２の活性領域幅とを引数として含む式により表され、第２パラメータは、トランジスタのゲート幅と、第１の活性領域に対してゲート幅方向の側方に配置された活性領域である第３の活性領域と第１の活性領域との間の幅である第２の分離領域幅と、第３の活性領域のゲート幅方向の幅である第３の活性領域幅とを含むことが好ましい。
【００５０】
本発明の回路シミュレーション方法において、モデルパラメータをＳＹeffとすると、ＳＹeffは式９により表されることが好ましい。
【００５１】
【数９】
2008085030.tif 000011
【００５２】
但し、αA及びαYは、重み付けパラメータであり、ＳＡeffは第１パラメータであり、ＳＹeffは第２パラメータである。
【００５３】
本発明の回路シミュレーション方法において、第１パラメータをＳＡeff、第２パラメータをＳＹeffとすると、ＳＡeff及びＳＹeffはそれぞれ、式１０及び式１１により表されることが好ましい。
【００５４】
【数１０】
2008085030.tif 000012
【００５５】
【数１１】
2008085030.tif 000013
【００５６】
但し、ζはトランジスタの周囲に配置された活性領域における素子分離領域との境界線上の点であり、ｄζは境界線におけるζを含む微小領域であり、ｒはトランジスタのチャネル領域の中心とζとを結ぶ直線の長さであり、θはトランジスタのチャネル領域の中心とζとを結ぶ直線が延びる方向とゲート長方向とがなす角であり、λは境界線に働く応力の向きを示す係数である。
【００５７】
本発明の回路シミュレーション方法において、ステップ（ｃ）において算出するトランジスタの電気的特性は、トランジスタのキャリア移動度、閾値電圧及び飽和速度を含むことが好ましい。
【００５８】
本発明に係る回路シミュレーション装置は、素子分離領域により互いに分離して配置された複数の活性領域を有し、複数の活性領域のうちの少なくとも１つがゲート電極を有するトランジスタの活性領域である集積回路の回路シミュレーションを行う回路シミュレーション装置を対象とし、トランジスタの配置及びサイズに関するデータを取得する手段と、トランジスタのデータに基づいて、集積回路の接続情報を生成する手段と、トランジスタのデータに基づいてトランジスタの活性領域に素子分離領域が加える応力の影響を表すモデルパラメータを定義する手段と、接続情報を受け、モデルパラメータを組み込んだ回路シミュレーション実行プログラムを実行してトランジスタの電気的特性を算出する手段とを備え、モデルパラメータは、トランジスタの活性領域の幅に関する項と、トランジスタの活性領域とトランジスタの活性領域の周辺に設けられた活性領域との間の素子分離領域の幅に関する項と、周辺に設けられた活性領域の幅に関する項とを含む式により表されることを特徴とする。
【００５９】
本発明の回路シミュレーション装置によれば、トランジスタの活性領域の幅に関する項と、トランジスタの活性領域とトランジスタの活性領域の周辺に配置された活性領域との間の素子分離領域の幅に関する項と、周辺に配置された活性領域の幅に関する項とを含む式により表されるモデルパラメータを組み込んだ回路シミュレーション実行プログラムを実行してトランジスタの電気的特性を算出する手段を備えているため、トランジスタの周囲に配置された活性領域の影響を考慮したシミュレーションを行うことができる。従って、シミュレーション誤差が小さい回路シミュレーションを行う回路シミュレーション装置を実現できる。
【発明の効果】
【００６０】
本発明に係るシミュレーション方法によれば、シミュレーション誤差が小さい回路シミュレーション方法を実現できる。
【発明を実施するための最良の形態】
【００６１】
（第１の実施形態）
本発明の第１の実施形態について図面を参照して説明する。図１は第１の実施形態に係るシミュレーション方法において対象とするトランジスタのレイアウトパターンを示している。第１の活性領域１１と第２の活性領域１２とが互いに間隔を開けて設けられている。第１の活性領域１１と第２の活性領域１２とは、絶縁膜からなるシャロートレンチアイソレーション（ＳＴＩ）領域１０により分離されている。第１の活性領域１１には第２の活性領域１２と平行に延びるゲート電極２１が絶縁膜を介して形成されている。第１の活性領域１１とゲート電極２１とによりＭＩＳ（metal-insulator-semiconductor）型電界効果トランジスタ（ＦＥＴ：field effect transistor）が形成されており、第１の活性領域１１におけるゲート電極２１の下側にはチャネル領域が形成されている。
【００６２】
ゲート電極２１のゲート長Ｌ及びゲート幅Ｗが同一であっても、ＭＩＳＦＥＴのチャネル領域に生じる歪みの影響により、ＭＩＳＦＥＴの電気的特性は同一とはならない。ＭＩＳＦＥＴのチャネル領域に生じる歪みの大きさは、ＭＩＳＦＥＴがＳＴＩ領域から受ける応力によって決まる。第１の活性領域１１とＳＴＩ領域１０との境界Ｅ１には、活性領域とＳＴＩ領域との熱膨張係数の違いにより応力が加わる。境界Ｅ１に加わる応力がＭＩＳＦＥＴのチャネル領域に及ぼす影響の大きさは、境界Ｅ１とＭＩＳＦＥＴのチャネル領域との距離に逆比例すると考えられる。従って、ＭＩＳＦＥＴのチャネル領域に加わる応力は、ゲート電極２１の端からゲート長方向の第１の活性領域１１の端までの距離である第１の活性領域幅ＳＡの関数として表すことができる。しかし、図１に示すようにＭＩＳＦＥＴに隣接して第２の活性領域１２が存在している場合には、隣接する活性領域に加わる応力の影響も無視することができない。
【００６３】
第２の活性領域１２とＳＴＩ領域１０との境界のうちＭＩＳＦＥＴ（第１の活性領域１１）側の境界Ｅ２に加わる応力は、ＭＩＳＦＥＴのチャネル領域に対して引っ張り応力として作用する。また、第２の活性領域１２とＳＴＩ領域１０との境界のうちＭＩＳＦＥＴ（第１の活性領域１１）と反対側の境界Ｅ３に加わる応力は、ＭＩＳＦＥＴのチャネル領域に対して圧縮応力として作用する。また、境界Ｅ２に加わる応力及び境界Ｅ３に加わる応力がＭＩＳＦＥＴのチャネル領域に及ぼす影響の大きさは、それぞれ境界Ｅ２とＭＩＳＦＥＴのチャネル領域との距離及び境界Ｅ３とＭＩＳＦＥＴのチャネル領域との距離に逆比例すると考えられる。従って、ＭＩＳＦＥＴのチャネルに応力が及ぼす影響は、チャネル領域から境界Ｅ１までの距離と、チャネル領域から境界Ｅ２までの距離と、チャネル領域から境界Ｅ３までの距離の関数として表すことができる。つまり、ＭＩＳＦＥＴの第１の活性領域幅ＳＡ、第１の活性領域１１と第２の活性領域１２との間の距離、すなわちＳＴＩ領域１０の幅である第１の分離領域の幅ＳＬ及び第２の活性領域１２の幅ＳＥの関数ｆ１（ＳＡ，ＳＬ，ＳＥ）として表すことができる。具体的には、ＭＩＳＦＥＴのチャネル領域に応力が及ぼす影響を表すモデルパラメータとして実効活性領域幅ＳＡeffを式１２のように定義することができる。
【００６４】
【数１２】
2008085030.tif 000014
【００６５】
式１２の右辺の１項目は、境界Ｅ１に加わる応力の影響を示し、２項目は境界Ｅ２に加わる応力の影響を示し、３項目は境界Ｅ３に加わる応力の影響を示している。境界Ｅ２に加わる応力は、ＭＩＳＦＥＴのチャネル領域に対しては引っ張り応力として働くため、符号が−となっている。
【００６６】
式１２においてａは、ゲート長Ｌに関するパラメータである。例えば、ゲート電極２１の中心線において受ける応力の影響を示すために、ゲート長Ｌに係数０．５を掛けたものとすればよい。また、係数を０としてゲート長Ｌを無視しても、モデルパラメータの本質に影響を与えることはない。
【００６７】
ｃ１、ｃ２及びｃ３は、重み付け因子であり、例えば、分離領域の幅を引数にもつパラメータ等を用いればよい。また、重み付けが必要なければ１とすればよい。
【００６８】
図２及び図３はシミュレーションにより求めたトランジスタの特性と、実際のトランジスタの特性とを比較して示している。図２においては、ゲート長Ｌ、ゲート幅Ｗ、第１の活性領域幅ＳＡ及び分離領域の幅ＳＬが等しく、第２の活性領域１２の幅ＳＥが異なる種々のｐ型のＭＩＳＦＥＴを形成しドレイン電流を測定した結果を示している。図２に示すように第２の活性領域１２の幅ＳＥが広くなるに従いＭＩＳＦＥＴのドレイン電流が減少している。しかし、従来のＭＩＳＦＥＴの活性領域の幅ＳＡの影響のみを考慮したモデルパラメータを用いた回路シミュレーションにおいては、隣接する第２の活性領域１２の影響を反映することができず、大きなシミュレーション誤差が発生している。一方、本実施形態のモデルパラメータを用いた回路シミュレーションにおいては、隣接する第２の活性領域１２の幅ＳＥによる影響を精度良くシミュレーションできていることがわかる。
【００６９】
図３においては、第２の活性領域１２の幅ＳＥは一定にし、分離領域の幅ＳＬを変化させた場合の結果を示している。実際のｐ型ＭＩＳＦＥＴにおいては、分離領域の幅ＳＬを大きくするに従いドレイン電流が増大している。しかし、従来のモデルパラメータを用いた回路シミュレーションにおいては、分離領域の幅ＳＬの影響を反映することができず、大きなシミュレーション誤差が生じている。一方、本実施形態のモデルパラメータを用いたシミュレーションは、実際のＭＩＳＦＥＴの特性と良く一致しており、高精度のシミュレーションができることが明らかである。
【００７０】
本実施形態のモデルパラメータは、従来のＢＳＩＭ４モデルとの互換性という点からも優れている。極値的な３つの状況を考えた場合、従来モデルと式１２の関数とはスムーズに繋がっている。例えば、分離領域の幅ＳＬが無限大の場合、つまり第２の活性領域１２が実質的にない場合においては、式１２の右辺第２項と第３項とが打ち消し合うため、従来モデルに帰着する。また、分離領域の幅ＳＬが０の場合、つまり第１の活性領域１１と第２の活性領域１２との間にＳＴＩ領域１０がなく実質的な第１の活性領域幅が（ＳＡ＋ＳＥ）となる場合には、式１２の右辺第１項と第２項とが打ち消し合うため、従来モデルに帰着する。さらに、第２の活性領域１２の幅ＳＥが０の場合、つまり第２の活性領域がない場合にも、式１２の右辺第２項と第３項とが打ち消し合うため、従来モデルに帰着する。
【００７１】
図４は第１の活性領域１１の幅ＳＡ、分離領域の幅ＳＬ及び第２の活性領域１２の幅ＳＥの値を変化させた場合の実測結果を示している。ｐチャネル型ＭＩＳＦＥＴでは、閾値電圧等の応力依存性が小さいため、ドレイン電流変動量は応力に比例するはずである。つまり、１／ＳＡeffが応力を正しくモデリングできていれば、ドレイン電流は１／ＳＡeffに比例するはずである。本発明のモデルでは、実効活性領域幅ＳＡeffを第１の活性領域１１の幅ＳＡ、分離領域の幅ＳＬ及び第２の活性領域１２の幅ＳＥを用いて表している。このため、分離領域の幅ＳＬ及び第２の活性領域１２の幅ＳＥが変化した場合のＭＩＳＦＥＴに加わる応力を正確にモデリングできているので、ドレイン電流と１／ＳＡeffの比例関係を確認することができる。しかし、従来のＢＳＩＭ４モデルでは、実効活性領域幅ＳＡeffを第１の活性領域幅ＳＡのみの関数としてモデル化しているため、分離領域の幅ＳＬ及び第２の活性領域１２の幅ＳＥが変化した場合、１／ＳＡeffは応力を正しく表現できていない。
【００７２】
その他のモデルとして、ＭＩＳＦＥＴの活性領域に隣接した活性領域がある場合には、ＭＩＳＦＥＴのチャネル領域に加わる応力が小さくなるので、この減少を実効活性領域幅の増加と読み替え、ＳＡeff＝ＳＡ＋ｆ２（ＳＬ，ＳＥ）と表現することも可能である。なお、関数ｆ２はゲート長Ｌ、ゲート幅Ｗ及び第１の活性領域幅ＳＡを引数として暗に含んでいる。
【００７３】
なお、図１において第２の活性領域は、単純に活性領域だけを表示しているが、トランジスタの活性領域又はダイオードの活性領域であってもモデル化において何ら問題はない。
【００７４】
（第２の実施形態）
以下に、本発明の第２の実施形態について図面を参照して説明する。図５は第２の実施形態に係るシミュレーション方法におけるトランジスタのレイアウトパターンを示している。第２の実施形態は、複数の第２の活性領域が設けられている場合を対象としている。
【００７５】
この場合各第２の活性領域の境界に加わる応力がＭＩＳＦＥＴのチャネル領域に及ぼす影響を加算すればよい。従って、第２の活性領域がｎ個ある場合の実効活性領域幅ＳＡeffは、式１３のように表すことができる。
【００７６】
【数１３】
2008085030.tif 000015
【００７７】
ここで、ｃ１、ｃ２ｉ、ｃ３ｉは重み付け因子であり、ＳＭｉは第１の活性領域１１とｉ番目の第２の活性領域１２(i)との間の距離であり、ＳＥｉはｉ番目の第２の活性領域１２(i)の幅である。
【００７８】
また、第１の活性領域１１と１番目の第２の活性領域１２(1)との間の分離領域の幅をＳＬ1、１番目の第２の活性領域１２(1)と２番目の第２の活性領域１２(2)との間の分離領域の幅をＳＬ2とし、（ｎ−１）番目の第２の活性領域１２(n-1)とｎ番目の第２の活性領域１２(n)との間の分離領域の幅をＳＬnとすると、ＳＡeffをＳＬ1、ＳＬ2・・・ＳＬnとＳＥ1、ＳＥ2・・・ＳＥnの関数として定義できる。
【００７９】
この場合には、式１２を拡張して、次のような式により表すことができる。
【００８０】
【数１４】
2008085030.tif 000016
【００８１】
さらに式１４を以下のように第２の活性領域が（ｎ−１）個あるときの実効活性領域幅ＳＡeff（ｎ−１）を用いて漸近式で表すことができる。
【００８２】
【数１５】
2008085030.tif 000017
【００８３】
式１５を用いることで、複数の第２の活性領域の影響を考慮した回路シミュレーションを実行することができる。
【００８４】
式１５の関数は式１２を拡張したものであるが、式１２に限らず一般的には、ＳＡeff（ｎ）＝ｆ３（ＳＡeff（ｎ−１））と表すことができる。
【００８５】
ＭＩＳＦＥＴ以外の活性領域がＭＩＳＦＥＴのチャネル領域に及ぼす影響は、ＭＩＳＦＥＴから離れるほど弱くなるので、要求されるシミュレーション精度に応じて考慮する領域を決め、その領域に含まれる活性領域を考えればよい。考慮する領域は例えば、ＭＩＳＦＥＴのチャネルの中心から２μｍの範囲に設定すればよい。
【００８６】
（第３の実施形態）
以下に、本発明の第３の実施形態について図面を参照して説明する。図６は第３の実施形態に係るシミュレーション方法におけるトランジスタのレイアウトパターンを示している。第３の実施形態が対象とするレイアウトパターンは、ＭＩＳＦＥＴのゲート長方向の左右両側に第２の活性領域がある。この場合は、ＭＩＳＦＥＴに加わる応力の影響は、右側方向からＭＩＳＦＥＴに加わる応力の影響と、左側方向からＭＩＳＦＥＴに加わる応力の影響との平均として表すことができる。
【００８７】
右側からＭＩＳＦＥＴに加わる応力の影響を表す第１方向パラメータをＳＡeff（１）、左側からＭＩＳＦＥＴに加わる応力の影響を表す第２方向パラメータをＳＡeff（２）とすると、ＳＡeff（１）及びＳＡeff（２）はそれぞれ式１６及び式１７により表すことができる。
【００８８】
【数１６】
2008085030.tif 000018
【００８９】
【数１７】
2008085030.tif 000019
【００９０】
但し、ＳＡRは第１の活性領域１１の右側部分の幅であり、ＳＡLは第１の活性領域１１の左側部分の幅であり、ＳＬRは右側に配置された第２の活性領域１２Rと第１の活性領域１１との間の幅であり、ＳＬLは左側に配置された第２の活性領域１２Lと第１の活性領域１１との間の幅である。また、ＳＥRは右側の第２の活性領域１２Rの幅であり、ＳＥLは左側の第２の活性領域１２Lの幅である。
【００９１】
左右が対称の場合には、ＳＡeff（１）とＳＡeff（２）とは同一となるため、第１の実施形態に示したように一方の活性領域のみを考慮すればよい。一方、ＳＡeff（１）とＳＡeff（２）とが異なる場合には、式１８に示すように第１方向パラメータの逆数と第２方向パラメータの逆数との平均をとればよい。
【００９２】
【数１８】
2008085030.tif 000020
【００９３】
但し、ｃ１及びｃ２は重み付け因子である。
【００９４】
なお、第２の活性領域が左右それぞれに複数ある場合には、第２の実施形態と同様にして各第２の活性領域の影響を加算すればよい。
【００９５】
（第４の実施形態）
以下に、本発明の第４の実施形態について図面を参照して説明する。図７は第４の実施形態に係るシミュレーション方法におけるトランジスタのレイアウトパターンを示している。
【００９６】
本実施形態は、ＭＩＳＦＥＴが複数のゲート電極２１を有し、複数の部分トランジスタが並列に接続された並列トランジスタである場合を対象とする。この場合には、各部分トランジスタのそれぞれについての実効活性領域幅を平均したものをＭＩＳＦＥＴ全体の実効活性領域幅とすればよい。
【００９７】
例えば、図７に示すように４つの部分トランジスタから構成されている場合には、各部分トランジスタの第１の活性領域幅をそれぞれＳＡ１、ＳＡ２、ＳＡ３及びＳＡ４として、第１の実施形態と同様に実効活性領域幅を定義し、各並列トランジスタの実効活性領域幅を平均したものをＭＩＳＦＥＴ全体の実効活性領域幅とすればよい。部分トランジスタの数がｎ個の場合には、式１９のように表すことができる。
【００９８】
【数１９】
2008085030.tif 000021
【００９９】
なお、各部分トランジスタの実効活性領域幅を式１２の代わりに、式１５又は式１８を用いて定義してもよい。
【０１００】
（第５の実施形態）
以下に、本発明の第５の実施形態について図面を参照して説明する。図８は第５の実施形態に係るシミュレーション方法におけるトランジスタのレイアウトパターンを示している。
【０１０１】
本実施形態のレイアウトパターンは、ＭＩＳＦＥＴの第１の活性領域１１及び隣接する第２の活性領域１２の形状が長方形でなく、４つ以上の頂点を有している。このような場合、第１の活性領域幅、分離領域の幅、第２の活性領域の幅がゲート幅方向の各位置によって異なる値となる。そこで、ＭＩＳＦＥＴの活性領域をＳＡ、ＳＬ及びＳＥの値がそれぞれ等しい領域ごとに分割し、各領域ごとに実効活性領域幅ＳＡeff（ｉ）を求めて加算すればよい。
【０１０２】
例えば、図８においてはＲ１、Ｒ２及びＲ３の３つの領域に分割する。この場合、領域Ｒ１における第１の活性領域幅はＳＡ１、分離領域の幅はＳＬ１、第２の活性領域の幅はＳＥ１となる。同様にして領域Ｒ２においてはそれぞれＳＡ２、ＳＬ２及びＳＥ１となり、領域Ｒ３においてはそれぞれＳＡ３、ＳＬ３及びＳＥ３となる。従って、領域Ｒ１における実効活性領域幅ＳＡeff（１）はＳＡ１、ＳＬ１及びＳＥ１の関数として定義することができる。同様にして、領域Ｒ２における実効活性領域幅ＳＡeff（２）はＳＡ２、ＳＬ２及びＳＥ２の関数として定義でき、領域Ｒ３における実効活性領域幅ＳＡeff（３）はＳＡ３、ＳＬ３及びＳＥ３の関数として定義できる。
【０１０３】
また、領域Ｒ１のゲート幅方向の幅はＷ１であり、領域Ｒ２の幅はＷ２であり、領域Ｒ３の幅はＷ３となる。このため、ＭＩＳＦＥＴ全体の実効活性領域幅は、各領域の第１の活性領域幅を各領域の幅に応じて重み付けをした平均とすることができ、ｎ個の領域に分割する場合には、式２０に示すように表すことができる。
【０１０４】
【数２０】
2008085030.tif 000022
【０１０５】
なお、第２の活性領域が複数ある場合及びゲート長方向の左右両側にある場合においても同様にして実効活性領域幅を定義することができる。
【０１０６】
（第６の実施形態）
以下に、本発明の第６の実施形態について図面を参照して説明する。図９は第６の実施形態に係るシミュレーション方法におけるトランジスタのレイアウトパターンを示している。
【０１０７】
本実施形態は、ＭＩＳＦＥＴのゲート幅方向に隣接して第３の活性領域１３が設けられている場合を対象とする。ＭＩＳＦＥＴの第１の活性領域１１のゲート幅方向の幅をＷ、第１の活性領域１１と第３の活性領域１３との間のＳＴＩ領域の幅をＳＷ、ゲート幅方向に隣接する第３の活性領域１３の幅をＳＦとする。
【０１０８】
ゲート幅方向の応力を特徴づけるモデルパラメータＳＹeffは、ゲート長方向に活性領域が隣接している場合と同様に、第１の活性領域のゲート幅方向の幅Ｗと、ゲート幅方向の分離幅ＳＷと、第３の活性領域１３の幅ＳＦによって定義できる。具体的には式２１のように表すことができる。
【０１０９】
【数２１】
2008085030.tif 000023
【０１１０】
但し、ｂはゲート幅Ｗをパラメータとする変数であり、通常は０．５×Ｗである。
【０１１１】
ＳＹeffを用いて回路シミュレーションを行うことにより、移動度、飽和速度、閾値電圧及びドレイン電流等をモデリングすることが可能となる。
【０１１２】
なお、第２の実施形態及び第３の実施形態と同様にすれば、第３の活性領域が複数ある場合及び第３の活性領域がゲート幅方向の両側にある場合のゲート幅方向のモデルパラメータを定義することができる。
【０１１３】
（第７の実施形態）
以下に、本発明の第７の実施形態について図面を参照して説明する。図１０は第７の実施形態に係るシミュレーション方法におけるトランジスタのレイアウトパターンを示している。
【０１１４】
本実施形態は、ＭＩＳＦＥＴのゲート長方向に隣接して第２の活性領域１２が設けられ、ゲート幅方向に隣接して第３の活性領域１３が設けられている場合を対象とする。
【０１１５】
この場合、ゲート長方向の応力を特徴づけるモデルパラメータＳＡeff及びゲート幅方向の応力を特徴づけるモデルパラメータＳＹeffのそれぞれに重み付けをして足し合わせることにより、ゲート長方向及びゲート幅方向の応力を特徴づけるモデルパラメータＳＡＹeffを定義することができる。具体的にはＳＡＹeffは式２２のように表すことができる。
【０１１６】
【数２２】
2008085030.tif 000024
【０１１７】
式２２においてαA及びαYは重み付け因子である。αA，αYはプロセスによって合わせ込む必要があるが、初期値としては、ピエゾ抵抗係数の比率を用いればよい。例えば、＜１１０＞チャネルのｎ型ＭＩＳＦＥＴの場合には、αA／αY＝３．２／１．８とすればよい。
【０１１８】
（第８の実施形態）
以下に、本発明の第８の実施形態について図面を参照して説明する。図１１は第８の実施形態に係るシミュレーション方法におけるトランジスタのレイアウトパターンを示している。
【０１１９】
本実施形態は、平面Ｌ字状の第４の活性領域１４が設けられており、ゲート長方向及びゲート幅方向以外の斜め方向からの応力がＭＩＳＦＥＴのチャネルに影響を及ぼす場合を対象とする。
【０１２０】
ＭＩＳＦＥＴの原点をＯとし、ゲート長方向をｘ軸、ゲート幅方向をｙ軸とし、第４の活性領域１４におけるＭＩＳＦＥＴから近い側のＳＴＩ領域１０との境界線を境界ＥＢ、ＭＩＳＦＥＴから等位側のＳＴＩ領域１０との境界線を境界ＥＡとする。また、境界ＥＡ及び境界ＥＢにおける任意の点ζを含む微小距離をｄζとし、点ζとＭＩＳＦＥＴの原点Ｏとを結ぶ直線ｒとｘ軸とが成す角をθとする。なお、ＭＩＳＦＥＴの原点Ｏは、ＭＩＳＦＥＴのチャネル領域の中心とすればよい。
【０１２１】
この場合には、ゲート長方向の応力を特徴づけるモデルパラメータＳＡeff及びゲート幅方向の応力を特徴づけるモデルパラメータＳＹeffはそれぞれ式２３及び式２４のように定義することができる。
【０１２２】
【数２３】
2008085030.tif 000025
【０１２３】
【数２４】
2008085030.tif 000026
【０１２４】
また、式２３及び式２４と式２２とを組み合わせることによりモデルパラメータＳＡＹeffとして定義してもよい。
【０１２５】
さらに、複数の第４の活性領域が設けられている場合にも式２３及び式２４の考え方を拡張することにより同様にモデル化することができる。
【０１２６】
（第９の実施形態）
以下に、本発明の第９の実施形態について図面を参照して説明する。図１２は第９の実施形態に係るシミュレーション装置のブロック構成を示している。
【０１２７】
マスクレイアウトデータ格納部５１に格納されたマスクレイアウトデータがトランジスタ形状認識部５２に送られ、トランジスタ形状認識部５２によりトランジスタ形状のデータ及び特徴的なレイアウトパラメータが抽出される。レイアウトパラメータはネットリスト作成部５３に送られ、ネットリスト作成部５３はレイアウトパラメータに基づいてネットリストを作成する。一方、ＭＩＳＦＥＴのゲート長、ゲート幅、活性領域のサイズ及び活性領域の形状並びにそのＭＩＳＦＥＴに隣接する活性領域のサイズ、活性領域の形状、分離領域の幅及び分離領域の形状等のトランジスタ形状のデータは、モデルパラメータ作成部５４に送られる。モデルパラメータ作成部５４は、トランジスタ形状のデータ及びＴＥＧ（Test Element Group）等の実測データから分離領域幅及びＭＩＳＦＥＴに隣接する活性領域を考慮したモデルパラメータを作成する。ネットリスト及びモデルパラメータは、回路シミュレーション実行部５５に送られ、シミュレーション対象回路についてＭＩＳＦＥＴのキャリア移動度、閾値電圧及び飽和側等を含む電気的特性を計算し、結果を出力する。
【０１２８】
回路シミュレーション実行部５５は、従来のＳＰＩＣＥに代表される回路シミュレータの本体を用いればよい。本実施形態のシミュレーション装置は、マスクレイアウトデータ及び実測データ等に基づいて、分離領域の幅及びＭＩＳＦＥＴに隣接する活性領域の幅を考慮したモデルパラメータを作成するため、精度の高い回路シミュレーションを行うことができる。
【０１２９】
また、第１〜第８の実施形態において説明した、従来の分離幅及びＭＩＳＦＥＴに隣接する活性領域を考慮していないモデルパラメータと互換性が高いモデルパラメータを作成することにより、回路シミュレーション実行部において用いる回路シミュレーション実行プログラムは、従来のものを用いることが可能となる。
【産業上の利用可能性】
【０１３０】
本発明の回路シミュレーション方法及び装置は、シミュレーション誤差が小さい回路シミュレーション方法を実現でき、応力がトランジスタの電気的特性に及ぼす影響を考慮して高精度に回路シミュレーションを行う回路シミュレーション方法及び装置等として有用である。
【図面の簡単な説明】
【０１３１】
【図１】本発明の第１の実施形態に係るシミュレーション方法における集積回路を示す平面図である。
【図２】本発明の第１の実施形態に係るシミュレーション方法の結果と実測値とを比較して示すグラフである。
【図３】本発明の第１の実施形態に係るシミュレーション方法の結果と実測値とを比較して示すグラフである。
【図４】本発明の第１の実施形態に係るシミュレーション方法の結果と従来のシミュレーション方法の結果とを比較して示すグラフである。
【図５】本発明の第２の実施形態に係るシミュレーション方法における集積回路を示す平面図である。
【図６】本発明の第３の実施形態に係るシミュレーション方法における集積回路を示す平面図である。
【図７】本発明の第４の実施形態に係るシミュレーション方法における集積回路を示す平面図である。
【図８】本発明の第５の実施形態に係るシミュレーション方法における集積回路を示す平面図である。
【図９】本発明の第６の実施形態に係るシミュレーション方法における集積回路を示す平面図である。
【図１０】本発明の第７の実施形態に係るシミュレーション方法における集積回路を示す平面図である。
【図１１】本発明の第８の実施形態に係るシミュレーション方法における集積回路を示す平面図である。
【図１２】本発明の第９の実施形態に係るシミュレーション装置を示すブロック図である。
【図１３】従来例に係るシミュレーション方法における集積回路を示す平面図である。
【符号の説明】
【０１３２】
１０    シャロートレンチアイソレーション領域
１１    第１の活性領域
１２    第２の活性領域
１３    第３の活性領域
１４    第４の活性領域
２１    ゲート電極
５１    マスクレイアウトデータ格納部
５２    トランジスタ形状認識部
５３    ネットリスト作成部
５４    モデルパラメータ作成部
５５    回路シミュレーション実効部
【図１】
2008085030.tif 000038
【図２】
2008085030.tif 000039
【図３】
2008085030.tif 000040
【図４】
2008085030.tif 000041
【図５】
2008085030.tif 000042
【図６】
2008085030.tif 000043
【図７】
2008085030.tif 000044
【図８】
2008085030.tif 000045
【図９】
2008085030.tif 000046
【図１０】
2008085030.tif 000047
【図１１】
2008085030.tif 000048
【図１２】
2008085030.tif 000049
【図１３】
2008085030.tif 000050