(57)【要約】【課題】ピエゾ抵抗素子から半導体層へと流れるリーク電流を防止する。【解決手段】ｎ型の半導体から構成されており、測定すべき外力を受けて変形し、かつ電気的に浮遊した変形部１６ａと、ｐ型の部分として変形部に形成され、変形部の変形量に応じて電気抵抗の大きさが変化する複数のピエゾ抵抗素子Ｒ１〜Ｒ４と、ｎ＋型の領域として、ピエゾ抵抗素子の周囲を囲むガードリングＧ１〜Ｇ４とを備え、ガードリングを介して変形部に、ピエゾ抵抗素子に対する印加電圧と同符号であり、かつ印加電圧よりも絶対値が大きい電圧が印加されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１導電型の半導体層で形成されており、測定すべき外力を受けて変形し、かつ電気的に浮遊した変形部と、
該変形部とは反対の導電型である第２導電型の部分として当該変形部に形成され、かつ該変形部の変形量に応じて電気抵抗の大きさが変化する複数のピエゾ抵抗素子と、
不純物濃度が前記変形部の不純物濃度よりも高い高濃度第１導電型の領域として、前記ピエゾ抵抗素子の周囲を囲むように前記変形部に形成されたガードリングとを備えた半導体歪ゲージ、及び
前記ピエゾ抵抗素子に対する印加電圧と同符号であり、かつ該印加電圧よりも絶対値が大きい電圧を、前記ガードリングを介して前記変形部に印加する電圧印加部を備えることを特徴とする半導体歪測定装置。
【請求項２】
前記変形部に印加する前記電圧の絶対値は、前記ピエゾ抵抗素子に対する前記印加電圧の１．５倍〜２．５倍の範囲の大きさであることを特徴とする請求項１に記載の半導体歪測定装置。
【請求項３】
第１導電型の半導体層で形成されており、測定すべき外力を受けて変形し、かつ電気的に浮遊した変形部と、
該変形部とは反対の導電型である第２導電型の部分として当該変形部に形成され、かつ該変形部の変形量に応じて電気抵抗の大きさが変化する複数のピエゾ抵抗素子と、
不純物濃度が前記変形部の不純物濃度よりも高い高濃度第１導電型の領域として、前記ピエゾ抵抗素子の周囲を囲むように前記変形部に形成されたガードリングとを備えた半導体歪ゲージ、及び
前記変形部と複数の前記ピエゾ抵抗素子との間を逆バイアスに保つ共通の電圧を、前記ガードリングを介して前記変形部に印加する電圧印加部を備えることを特徴とする半導体歪測定装置。
【請求項４】
前記半導体歪測定装置が、前記変形部を電気的に浮遊した状態に保つ絶縁体をさらに備え、該絶縁体に接して前記変形部が設けられていることを特徴とする請求項１〜３のいずれか一項に記載の半導体歪測定装置。
【請求項５】
前記ガードリングが複数個設けられている場合に、複数の当該ガードリングが、前記変形部に形成された前記高濃度第１導電型の接続領域により互いに電気的に接続されていることを特徴とする請求項１〜４のいずれか一項に記載の半導体歪測定装置。
【請求項６】
前記ガードリングが、前記ピエゾ抵抗素子のそれぞれの周囲を囲んで配置されていることを特徴とする請求項５に記載の半導体歪測定装置。
【請求項７】
個々の前記ピエゾ抵抗素子が矩形状の平面形状を有し、該ピエゾ抵抗素子に接続された配線が当該ピエゾ抵抗素子の長辺に対して平行に延在し、
前記ガードリングは、当該配線に平行な２本の辺であるガードリング長辺と、当該配線に直交する２本の辺であるガードリング短辺とが環状に接続された矩形状の平面形状を有しており、
前記ガードリング短辺の長さよりも前記ガードリング長辺の長さが大きいことを特徴とする請求項１〜６のいずれか一項に記載の半導体歪測定装置。
【請求項８】
前記ガードリング長辺と前記ピエゾ抵抗素子の前記長辺との間の間隔、及び、前記ガードリング短辺と前記ピエゾ抵抗素子の短辺との間の間隔が互いに等しいことを特徴とする請求項７に記載の半導体歪測定装置。
【請求項９】
２個以上の前記ピエゾ抵抗素子を含むピエゾ抵抗素子群を考えたときに、前記ガードリングが、当該ピエゾ抵抗素子群のそれぞれの周囲を囲んで配置されていることを特徴とする請求項５に記載の半導体歪測定装置。
【請求項１０】
複数の前記ピエゾ抵抗素子により、ブリッジ型回路が構成されていることを特徴とする請求項１〜９のいずれか一項に記載の半導体歪測定装置。
【請求項１１】
４個の前記ピエゾ抵抗素子により、前記ブリッジ型回路としてのホイートストンブリッジが形成されていることを特徴とする請求項１０に記載の半導体歪測定装置。
【請求項１２】
請求項１〜１１のいずれか一項に記載の半導体歪測定装置を備えた圧力センサであって、
該半導体歪測定装置が形成された前記変形部としての薄膜部と、第１面から第２面にかけて貫通した穴が形成された基板とを備えたセンサチップ、及び、収納容器を備え、
前記薄膜部は、前記第１面側の前記穴の全面を覆うダイアフラム部と、該ダイアフラム部の周辺の前記第１面に気密に接続された周辺部とに区画され、
前記収納容器は、前記ダイアフラム部の前記第１面側を気密に密閉し、かつ、前記ダイアフラム部の前記第２面側を外界と連通させるように配置されていることを特徴とする圧力センサ。
【請求項１３】
請求項１〜１１のいずれか一項に記載の半導体歪測定装置を備えた加速度センサであって、
平面形状が枠状に形成された枠部と、
前記枠部に囲まれた内部空間に、当該枠部の内壁面とは間隔を空けて配置されており、測定すべき前記外力を受けて変位可能とされた錘部と、
該錘部を前記枠部に可撓的に接続し、前記錘部の前記変位に応じた大きさだけ撓む、前記変形部としての梁部とを備え、
該梁部に前記半導体歪測定装置が形成されていることを特徴とする加速度センサ。
【請求項１４】
第１導電型の半導体層で形成されており、測定すべき外力を受けて変形し、かつ電気的に浮遊した変形部と、
該変形部とは反対の導電型である第２導電型の部分として当該変形部に形成され、かつ該変形部の変形量に応じて電気抵抗の大きさが変化する複数のピエゾ抵抗素子と、
不純物濃度が前記変形部の不純物濃度よりも高い高濃度第１導電型の領域として、前記ピエゾ抵抗素子の周囲を囲むように前記変形部に形成されたガードリングとを備えた半導体歪ゲージを用いて前記変形部に生じた歪みの大きさを測定するに当り、
前記ピエゾ抵抗素子に対する印加電圧と同符号であり、かつ該印加電圧よりも絶対値が大きい電圧を、前記ガードリングを介して前記変形部に印加することを特徴とする歪測定方法。
【請求項１５】
第１導電型の半導体層で形成されており、測定すべき外力を受けて変形し、かつ電気的に浮遊した変形部と、
該変形部とは反対の導電型である第２導電型の部分として当該変形部に形成され、かつ該変形部の変形量に応じて電気抵抗の大きさが変化する複数のピエゾ抵抗素子と、
不純物濃度が前記変形部の不純物濃度よりも高い高濃度第１導電型の領域として、前記ピエゾ抵抗素子の周囲を囲むように前記変形部に形成されたガードリングとを備えた半導体歪ゲージを用いて前記変形部に生じた歪みの大きさを測定するに当り、
前記変形部と複数の前記ピエゾ抵抗素子との間を逆バイアスに保つ共通の電圧を、前記ガードリングを介して前記変形部に印加することを特徴とする歪測定方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、外力を受けて変形する変形部の歪み量を測定する半導体歪測定装置、この半導体歪測定装置を用いた歪測定方法、並びに、この半導体歪測定装置を備えた圧力センサ及び加速度センサに関する。
【背景技術】
【０００２】
半導体歪測定装置として、半導体基板に設けた４個のピエゾ抵抗素子によりホイートストンブリッジを形成したものが一般的に知られている。例えば、個々のピエゾ抵抗素子は、導電型がｎ型（又はｐ型）のシリコン基板に、導電型がｐ型（又はｎ型）の領域として形成される。なお、以降、半導体の導電型を表わす場合には、単に「ｎ型」、「ｐ型」、「ｎ＋型」及び「ｐ＋型」などと称する。
【０００３】
ピエゾ抵抗素子は、半導体基板に生じる歪み（変形）の大きさに対応して電気抵抗が変化する。したがって、圧力や加速度が働くことにより半導体基板に生じた歪みは、その程度に応じて個々のピエゾ抵抗素子の電気抵抗の大きさを変化させる。
【０００４】
よって、ホイートストンブリッジの両端電極に電圧を印加し、中間電極間の電位差を測定することにより、半導体基板に生じた歪みの大きさを求めることができる。すなわち、半導体歪測定装置により、半導体基板に作用した圧力や加速度の大きさを求めることができる。
【０００５】
半導体歪測定装置を形成する半導体基板として、ＳＯＩ基板（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）を用いることができる。ここで、ＳＯＩ基板とは、絶縁層上に半導体層が積層された基板を意味する。
【０００６】
ＳＯＩ基板を用いて半導体歪測定装置を形成した場合には、半導体層は電気的に浮遊した状態に保たれている。そのため、たとえ順バイアス電圧が印加されたとしても、ピエゾ抵抗素子から半導体層へとリーク電流が流れないようになっている。
【０００７】
しかし、例えば半導体歪測定装置を収容する収容容器の内部に封入された大気が水分を含んだ場合、低温環境下で水分が結露する場合がある。このような場合、半導体層と外部との間に水分による電気的な流通経路（以下、「電気流通路」と称する。）が形成され、その結果、半導体層の電気的浮遊状態が破れ、ピエゾ抵抗素子に印加された順バイアス電圧に従ってピエゾ抵抗素子から半導体層へとリーク電流が流れることがある。リーク電流が流れると、中間電極間の電位差に狂いが生じ、得られる圧力や加速度に誤差が発生してしまう。 
【０００８】
この問題に関連して、ホイートストンブリッジの中間電極の周囲に金属膜製のガードリングを設ける従来技術が知られている（例えば、特許文献１及び２参照）。
【０００９】
また、技術分野は異なるが、この問題に関連して、半導体装置において、ｐ型の抵抗素子の周囲にｎ＋型のチャネルストッパ層を設ける従来技術が知られている（例えば、特許文献３参照）。
【特許文献１】実開平７−８７４３号公報
【特許文献２】特開平３−２４７６６号公報
【特許文献３】特開平２−７５５４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかし、特許文献１及び２の技術では、ピエゾ抵抗素子から半導体基板へと流れるリーク電流は不可避的な現象と捉えられている。その上で、このリーク電流をガードリングに逃がしている。つまり、特許文献１及び２の技術は、ピエゾ抵抗素子から半導体基板へ流れるリーク電流そのものを抑制するものではない。
【００１１】
また、特許文献３の技術によれば、半導体装置には、抵抗素子に接続されたゲート電極をサージ電圧から保護する目的でチャネルストッパ層を設けている。より詳細には、特許文献３の技術は、ｎ型の半導体基板と、半導体基板に形成されたｐ型の抵抗素子と、この抵抗素子の周囲を囲むｎ＋型のチャネルストッパ層とを備えた半導体装置を開示している。なお、ここで、特許文献３の抵抗素子が、上述のピエゾ抵抗素子に対応すると考える。
【００１２】
特許文献３には明示されてはいないが、この種の半導体装置において、半導体基板は一般に接地されている。つまり、抵抗素子は、半導体基板に対して順バイアスに保たれている。その結果、特許文献３の技術では、たとえチャネルストッパ層が存在したとしても、抵抗素子から半導体基板へと流れるリーク電流を防ぐことができない。
【００１３】
この発明は、上述した問題点に鑑みなされたものである。したがって、この発明の第１の目的は、ピエゾ抵抗素子から半導体層へと流れるリーク電流を防止する半導体歪測定装置を提供することにある。
【００１４】
また、この発明の第２の目的は、上述の半導体歪測定装置を用いた圧力センサ及び加速度センサを提供することにある。
【００１５】
さらに、この発明の第３の目的は、上述の半導体歪測定装置を用いた歪測定方法を提供することにある。
【課題を解決するための手段】
【００１６】
上述した第１の目的を達成するために、この発明の半導体歪測定装置は下記のように構成されている。
【００１７】
この発明の第１及び第２の半導体歪測定装置は、変形部と、変形部に形成された複数のピエゾ抵抗素子と、ピエゾ抵抗素子の周囲を囲むガードリングとを共通して有する半導体歪ゲージ、及び、電圧印加部を備える。
【００１８】
半導体歪ゲージの変形部は、第１導電型の半導体から構成されて、測定すべき外力を受けて変形し、かつ電気的に浮遊している。
【００１９】
半導体歪ゲージのピエゾ抵抗素子は、変形部とは逆の導電型である第２導電型の部分であり、変形部の変形量に応じて電気抵抗の大きさが変化する。
【００２０】
半導体歪ゲージのガードリングは、変形部と同じ導電型であり、かつ第１導電型の不純物濃度が変形部よりも高い高濃度第１導電型の領域である。
【００２１】
そして、第１の半導体歪測定装置では、電圧印加部は、ピエゾ抵抗素子に対する印加電圧と同符号であり、かつ印加電圧よりも絶対値が大きい電圧を、ガードリングを介して変形部に印加する。
【００２２】
また、第２の半導体歪測定装置では、電圧印加部は、変形部と複数のピエゾ抵抗素子との間を逆バイアスに保つ共通の電圧を、ガードリングを介して変形部に印加する。
【００２３】
これらの構成によれば、電圧印加部は、電気的に浮遊した変形部に対して、ガードリングを介して、ピエゾ抵抗素子に対する印加電圧と同符号であり、かつ印加電圧よりも絶対値が大きい電圧を印加する。これにより、変形部とピエゾ抵抗素子との間で電流が流れない状態（逆バイアス状態）を保つことができる。
【００２４】
以降、ガードリングに印加する電圧と、ピエゾ抵抗素子に対する印加電圧との差の電圧を「逆バイアス電圧」とも称する。
【００２５】
第１の半導体歪測定装置において、変形部に印加する電圧の絶対値は、ピエゾ抵抗素子に対する印加電圧の１．５倍〜２．５倍の範囲の大きさであることが好ましい。
【００２６】
この構成によれば、変形部に印加する電圧を、変形部とピエゾ抵抗素子とを逆バイアス状態に保つために十分な大きさとすることができる。つまり、変形部に電気的なリークが生じ、変形部の電圧が若干降下した場合であっても、変形部とピエゾ抵抗素子とを逆バイアス状態に維持することができる。
【００２７】
第１及び第２の半導体歪測定装置において、変形部を電気的に浮遊した状態に保つ絶縁体をさらに備え、この絶縁体に接して変形部が設けられていることが好ましい。
【００２８】
この構成によれば、変形部を電気的に浮遊した状態に確実に保つことができる。
【００２９】
第１及び第２の半導体歪測定装置において、ガードリングが複数個設けられている場合に、複数のガードリングが、変形部に形成された高濃度第１導電型の接続領域により互いに電気的に接続されていることが好ましい。
【００３０】
この構成によれば、複数のガードリングが互いに接続領域により接続されている。その結果、任意に選んだ１個のガードリング、又は、接続領域の任意の箇所に対して、上述した電圧を印加すれば、全てのガードリングに対して等しい電圧が印加される。つまり、ガードリングごとの電圧のバラツキが抑えられる。よって、複数のピエゾ抵抗素子に対して均一な電圧を印加することができる。
【００３１】
この場合において、ガードリングが、ピエゾ抵抗素子のそれぞれの周囲を囲んで配置されていることが好ましい。
【００３２】
この構成によれば、ガードリング間を接続領域で接続することに加え、個々のピエゾ抵抗素子の周りをガードリングで囲んでいる。つまり、ピエゾ抵抗素子の各々の周囲は、環状のガードリングで囲まれる。よって、ガードリングの環の内部に位置するピエゾ抵抗素子に対して、均一な逆バイアス電圧を印加できる。
【００３３】
第１及び第２の半導体歪測定装置において、個々のピエゾ抵抗素子が矩形状の平面形状を有し、ピエゾ抵抗素子に接続された配線がピエゾ抵抗素子の長辺に対して平行に延在し、ガードリングは、配線に平行な２本の辺であるガードリング長辺と、配線に直交する２本の辺であるガードリング短辺とが環状に接続された矩形状の平面形状を有しており、ガードリング短辺の長さよりもガードリング長辺の長さの方が大きいことが好ましい。
【００３４】
この構成によれば、ピエゾ抵抗素子及び配線の延在する方向に平行なガードリング長辺と、ピエゾ抵抗素子及び配線の延在する方向に直交するガードリング短辺とで環状のガードリングを形成している。その結果、ピエゾ抵抗素子の長辺及びガードリング長辺を平行に配置できる。同様に、ピエゾ抵抗素子の短辺及びガードリング短辺を平行に配置することができる。よって、ピエゾ抵抗素子の長辺（又は短辺）とガードリング長辺（又はガードリング短辺）とが非平行な場合に比較して、ガードリングの占めるスペースを小さくすることができる。
【００３５】
この場合において、ガードリング長辺とピエゾ抵抗素子の長辺との間の間隔、及び、ガードリング短辺とピエゾ抵抗素子の短辺との間の間隔が互いに等しいことが好ましい。
【００３６】
この構成によれば、ピエゾ抵抗素子の外周とガードリングとの間の間隔を等しくすることができる。その結果、ガードリングを介して個々のピエゾ抵抗素子に加えられる逆バイアス電圧の大きさを、さらに一層、均一にすることができる。
【００３７】
また、第１及び第２の半導体歪測定装置において、２個以上のピエゾ抵抗素子を含むピエゾ抵抗素子群を考えたときに、ガードリングが、ピエゾ抵抗素子群のそれぞれの周囲を囲んで配置されていてもよい。
【００３８】
この構成によれば、隣接するピエゾ抵抗素子間の間隔が狭く、各々のピエゾ抵抗素子をガードリングで囲めない場合であっても、ピエゾ抵抗素子群を構成する個々のピエゾ抵抗素子に実用上十分な均一さで逆バイアス電圧を印加できる。
【００３９】
第１及び第２の半導体歪測定装置において、複数のピエゾ抵抗素子により、ブリッジ型回路が構成されていることが好ましい。
【００４０】
この構成によれば、半導体歪測定装置は、変形部に生じた変形量をより精密に測定できる。
【００４１】
この場合において、４個のピエゾ抵抗素子により、ブリッジ型回路としてのホイートストンブリッジが形成されていれば、より一層好ましい。
【００４２】
上述した第２の目的を達成するために、この発明の圧力センサは、上述した第１又は第２の半導体歪測定装置を備えている。詳細には、圧力センサは、センサチップ及び収納容器を備えている。
【００４３】
センサチップは、半導体歪測定装置が形成された変形部としての薄膜部と、第１面から第２面にかけて貫通した穴が形成された基板とを備えている。
【００４４】
ここで、薄膜部は、第１面側の穴の全面を覆うダイアフラム部と、ダイアフラム部の周辺の第１面に気密に接続された周辺部とに区画される。
【００４５】
また、収納容器は、ダイアフラム部の第１面側を気密に密閉し、かつ、ダイアフラム部の第２面側を外界と連通させるように配置されている。
【００４６】
この構成によれば、圧力が圧力センサに加えられることで生じるダイアフラム部の変形の程度を、半導体歪測定装置で評価し、当該圧力を求めることができる。
【００４７】
上述した第２の目的を達成するために、この発明の加速度センサは、上述した第１又は第２の半導体歪測定装置を備えている。詳細には、加速度センサは、枠部と錘部と梁部とを備えている。
【００４８】
枠部は平面形状が枠状に形成されている。
【００４９】
錘部は、枠部に囲まれた内部空間に、枠部の内壁とは間隔を空けて配置されており、測定すべき外力に応じて変位可能とされている。
【００５０】
梁部は変形部であり、錘部を枠部に可撓的に接続し、錘部の変位に応じた大きさだけ撓むとともに、上述した半導体歪測定装置が形成されている。
【００５１】
この構成によれば、加速度が加速度センサに加えられることで生じる梁部の変形の程度を、半導体歪測定装置で評価し、当該加速度を求めることができる。
【００５２】
上述した第３の目的を達成するために、この発明の歪測定方法は下記のように構成されている。
【００５３】
第１及び第２の歪測定方法は、変形部と、変形部に形成された複数のピエゾ抵抗素子と、ピエゾ抵抗素子の周囲を囲むガードリングとを共通して有する半導体歪ゲージを用いて変形部に生じた歪みの大きさを測定する。
【００５４】
ここで、変形部は、第１導電型の半導体から構成されて、測定すべき外力を受けて変形し、かつ電気的に浮遊している。また、ピエゾ抵抗素子は、変形部とは反対の導電型である第２導電型の部分であり、変形部の変形量に応じて電気抵抗の大きさが変化する。さらに、ガードリングは、変形部と同じ導電型であり、かつ第１導電型の不純物濃度が変形部よりも高い高濃度第１導電型の領域である。
【００５５】
そして、第１の歪測定方法は、歪みの大きさの測定に当り、ピエゾ抵抗素子に対する印加電圧と同符号であり、かつ印加電圧よりも絶対値が大きい電圧を、ガードリングを介して変形部に印加する。
【００５６】
また、第２の歪測定方法は、変形部と複数のピエゾ抵抗素子との間を逆バイアスに保つ共通の電圧を、ガードリングを介して変形部に印加する。
【００５７】
これらの構成によれば、ガードリングを介して電圧を印加することにより、変形部とピエゾ抵抗素子との間でリーク電流が流れない状態（逆バイアス状態）で、ピエゾ抵抗素子の電気抵抗値を測定することができる。
【発明の効果】
【００５８】
この発明は、上述したように構成されている。したがって、この発明によれば、ピエゾ抵抗素子から半導体層へと流れるリーク電流を防止することができる半導体歪測定装置が得られる。
【００５９】
また、この半導体歪測定装置を用いた圧力センサ及び加速度センサが得られる。
【００６０】
さらに、この半導体歪測定装置を用いた歪測定方法が得られる。
【発明を実施するための最良の形態】
【００６１】
以下、図を参照して、この発明の実施の形態について説明する。なお、各図は、各構成要素の形状、大きさ及び配置関係について、この発明が理解できる程度に概略的に示したものにすぎない。また、以下、この発明の好適な構成例について説明するが、各構成要素の材質及び数値的条件などは、単なる好適例にすぎない。したがって、この発明は、以下の実施の形態に何ら限定されるものではない。
【００６２】
（実施の形態１）
（１）半導体歪測定装置及び圧力センサの概要説明
図１〜図７を参照して、この発明の半導体歪測定装置及び、この半導体歪測定装置を備えた圧力センサについて説明する。
【００６３】
まず、図１を参照して、圧力センサ１０の構成について概説する。図１（Ａ）は、圧力センサ１０の一部切欠斜視図である。図１（Ｂ）は、圧力センサ１０の断面切り口を示す図である。なお、図１（Ａ）及び（Ｂ）においては、図の複雑化を避けるために、圧力センサ１０を構成する部品の図示を一部省略している。
【００６４】
圧力センサ１０は、収納容器１２とセンサチップ１４とを備え、さらにセンサチップ１４は、半導体歪測定装置２４を備えている。
【００６５】
収納容器１２は、内部に空洞が形成された直方体状の箱である。以下、収納容器１２内部の空洞を収納空間１２ａと称する。収納容器１２の底板１２ｂの中央部には、収納空間１２ａと収納容器１２の外部空間（以下、「外界」とも称する。）との間で大気の流通を可能とした開口１２ｃが形成されている。この開口１２ｃを除いて、収納容器１２は、外界との間で大気の流通が遮断されている。また、この開口１２ｃには、中空円筒状のパイプ１２ｄが接続されている。
【００６６】
センサチップ１４は、収納空間１２ａ内部に、開口１２ｃに蓋をするように配置されている。センサチップ１４と収納容器１２とは、気密に接続されている。つまり、センサチップ１４は、収納空間１２ａと外界とを気密に区画する隔壁として機能する。
【００６７】
以下、センサチップ１４の構成について簡単に説明する。
【００６８】
センサチップ１４は、薄膜部１６と基板１８とを備える。
【００６９】
基板１８は、平面形状が矩形状の板状体である。基板１８は、互いに平行に対向する平坦な第１面１８ａと第２面１８ｂとを備える。第２面１８ｂは、底板１２ｂの内壁面に気密に接続されている。
【００７０】
そして、基板１８には第１及び第２面１８ａ及び１８ｂの間を貫通して、円筒状に穴１８ｃが形成されている。この穴１８ｃは、収納容器１２の開口１２ｃと連通して配置されている。開口１２ｃを介して大気が流通する結果、穴１８ｃと外界とは同気圧に保たれる。
【００７１】
薄膜部１６は、平面形状が、穴１８ｃを含めた基板１８の第１面１８ａと同形で、厚みが基板１８よりも薄い薄肉板状体である。薄膜部１６は、基板１８の第１面１８ａに気密に接続されている。ここで説明する構成例では，薄膜部１６は、いわゆるＳＯＩ構造であり、変形部としての半導体層１６ａと、絶縁体としての絶縁層１６ｂとを備える。絶縁層１６ｂは、基板１８と半導体層１６ａとの間に介在している。その結果、半導体層１６ａは、基板１８に対して電気的に浮遊した状態に保たれる。
【００７２】
薄膜部１６は、上方から見た場合（以下、「平面視」と称する。）、ダイアフラム部２０と周辺部２２とに区画される。
【００７３】
ダイアフラム部２０は、薄膜部１６を構成する一領域であり、穴１８ｃに対向する位置に設けられている。つまり、ダイアフラム部２０は、穴１８ｃの全面を覆って設けられている。基板１８の第１面１８ａに直交する面内での断面構造を見た場合、ダイアフラム部２０には、絶縁層１６ｂが存在しない。つまり、ダイアフラム部２０は、半導体層１６ａで構成されていて、絶縁層１６ｂを有していない。したがって、ダイアフラム部２０を構成する半導体層１６ａには、穴１８ｃを介して外界の圧力（気圧）が作用する。
【００７４】
周辺部２２は、薄膜部１６を構成する残りの領域であり、ダイアフラム部２０の周囲に連なっている。つまり、周辺部２２は、穴１８ｃの周囲の第１面１８ａ上に存在する。周辺部２２には、ダイアフラム部２０とは異なり、絶縁層１６ｂが基板１８と半導体層１６ａとの間に介在している。周辺部２２は、第１面１８ａに気密に接続されている。
【００７５】
半導体歪測定装置２４は、薄膜部１６の上面１６ｃ側、つまり、基板１８とは反対の面側の一領域として設けられている。
【００７６】
半導体歪測定装置２４は、半導体歪ゲージ２５と、電圧印加部Ｓとを備える。
【００７７】
半導体歪ゲージ２５は、４個のピエゾ抵抗素子Ｒ１〜Ｒ４と、ガードリングＧ１〜Ｇ４と、任意の構成要件として接続領域Ｃ１２、Ｃ２３及びＣ３４とを備えている。
【００７８】
ピエゾ抵抗素子Ｒ１〜Ｒ４は、互いに同形であって、ホイートストンブリッジを構成するように電気的に接続されている。これらのピエゾ抵抗素子Ｒ１〜Ｒ４は、円板状のダイアフラム部２０の直径に沿って空間的に直列に配置されている。平面視で、ピエゾ抵抗素子Ｒ２及びＲ３は、ダイアフラム部２０の領域に配置されている。また、平面視で、ピエゾ抵抗素子Ｒ１及びＲ４は、ダイアフラム部２０と周辺部２２との境界を跨いで配置されている。
【００７９】
ガードリングＧ１〜Ｇ４は切れ目のない環状領域であり、ピエゾ抵抗素子Ｒ１〜Ｒ４のそれぞれを囲んでいる。ガードリングＧ１及びＧ２は、薄膜部１６に設けられた接続領域Ｃ１２で、ガードリングＧ２及びＧ３は、薄膜部１６に設けられた接続領域Ｃ２３で、並びに、ガードリングＧ３及びＧ４は、薄膜部１６に設けられた接続領域Ｃ３４で、それぞれ電気的に接続されている。
【００８０】
また、ガードリングＧ１には、ガードリングＧ１〜Ｇ４に対して共通の電圧を印加するための端子Ｔが設けられている。
【００８１】
電圧印加部Ｓは、この端子Ｔに電気的に接続されている電源である。電圧印加部Ｓからは、端子Ｔを介して、後述するリング印加電圧ＶＧがガードリングＧ１〜Ｇ４に対して印加される。なお、半導体歪測定装置２４の詳細については後述する。
【００８２】
このような構造の圧力センサ１０によれば、外界の圧力（気圧）、つまり測定すべき外力は、開口１２ｃ及び穴１８ｃを介して変形部としての薄膜部１６に伝達される。この圧力の大きさに応じて、薄膜部１６は変形する。この変形は、半導体歪測定装置２４により検知されて、外界の圧力に対応する電気的な値へと変換される、つまり、外界の圧力が測定される。
【００８３】
（２）センサチップ及び半導体歪測定装置の詳細説明
次に、図２〜図４を参照してセンサチップ１４及び半導体歪測定装置２４の好適例について詳細に説明する。図２は、図１（Ｂ）に示したセンサチップ１４の拡大断面図である。なお、図２には、図１（Ａ）及び（Ｂ）で図示を省略した部品も描いてある。
【００８４】
まず、図２を参照して、センサチップ１４の断面構造について説明する。
【００８５】
センサチップ１４を構成する基板１８としては、例えば約３００μｍの厚みのシリコン基板を用いる。この基板１８の平面形状は、一辺の長さが、例えば約２．０ｍｍの正方形とする。そして、基板１８の中央部には、直径が、例えば約０．８ｍｍの穴１８ｃが形成されている。基板１８の第２面１８ｂは、接着等の公知の方法により、収納容器１２の内壁面（底板１２６）に気密に封着されている（図１（Ｂ）参照）。
【００８６】
センサチップ１４を構成する薄膜部１６としては、例えば約１０μｍの厚みのＳＯＩ基板を用いる。より詳細には、薄膜部１６を構成する絶縁層１６ｂは、例えば約３μｍの厚みのＳｉＯ２膜とする。薄膜部１６を構成する半導体層１６ａは、例えば約７μｍの厚みの単結晶シリコン層とする。半導体層１６ａは、比抵抗を、例えば２〜１０Ωｃｍとし、及び、導電型を、例えばｎ型とする。ここで、半導体層１６ａの導電型であるｎ型が、第１導電型に対応する。このように、半導体層１６ａは、肉薄（厚み：約７μｍ）に形成されているので、外力を受けて容易に撓むことができる。
【００８７】
また、薄膜部１６の上面１６ｃは、厚みが、例えば約２００ｎｍのシリコン酸化膜２６で覆われている。シリコン酸化膜２６には、上面１６ｃに至る複数のコンタクトホール２８，２８，・・・が設けられている。これらのコンタクトホール２８，２８，・・・を介して、ピエゾ抵抗素子Ｒ１〜Ｒ４及び端子Ｔに、配線Ｗ１〜Ｗ６及びＷＧがそれぞれ電気的に接続されている。
【００８８】
シリコン酸化膜２６上には、配線Ｗ１〜Ｗ６を被覆して、保護膜としてのシリコン窒化膜３０が形成されている。シリコン窒化膜３０の厚みは、例えば約２００ｎｍとする。シリコン窒化膜３０には、配線ＷＧに対応する位置にスルーホール３２が形成されている。
【００８９】
なお、基板１８と薄膜部１６とが積層された構造体（以下、「積層構造体」と称する。）は、公知の方法で形成することができる。例えば、陽極酸化法により２枚のシリコン基板の酸化膜同士を接合したり、あるいはシリコン基板に高ドーズ量で酸素イオンをイオン注入したりすることで、この積層構造体を形成できる。このようにして積層構造体が形成される結果、周辺部２２において、基板１８と薄膜部１６とは気密に接続される。また、半導体層１６ａと基板１８との間に絶縁層１６ｂが介在するので、半導体層１６ａは、基板１８に対して電気的に浮遊した状態に保たれる。
【００９０】
次に、図３〜図４を参照して、主に半導体歪測定装置２４について説明する。
【００９１】
図３（Ａ）は、薄膜部１６上における、センサチップ１４の要部拡大平面図を示す。図３（Ｂ）は、シリコン酸化膜２６上における、センサチップ１４の要部拡大平面図である。図４は、ホイートストンブリッジの回路構成を示す図である。
【００９２】
半導体歪測定装置２４を構成するピエゾ抵抗素子Ｒ１〜Ｒ４は、半導体層１６ａに形成されている（図２）。ピエゾ抵抗素子Ｒ１〜Ｒ４は、導電型が、例えばｐ型の領域とする。ピエゾ抵抗素子Ｒ１〜Ｒ４の電気抵抗値ＲＲ１〜ＲＲ４は、実質的に全て等しい大きさとする（ＲＲ１＝ＲＲ２＝ＲＲ３＝ＲＲ４）。
【００９３】
図３（Ａ）に示すように、ピエゾ抵抗素子Ｒ１〜Ｒ４は、それぞれ矩形状の平面形状を有する。つまり、個々のピエゾ抵抗素子Ｒ１〜Ｒ４は、互いに平行な一対の長辺Ｒ１Ｌ，Ｒ１Ｌ〜Ｒ４Ｌ，Ｒ４Ｌと、互いに平行な一対の短辺Ｒ１Ｓ，Ｒ１Ｓ〜Ｒ４Ｓ，Ｒ４Ｓとで囲まれた領域である。なお、ピエゾ抵抗素子Ｒ１〜Ｒ４の導電型であるｐ型が、第２導電型に対応する。
【００９４】
図３（Ｂ）に示すように、ピエゾ抵抗素子Ｒ１〜Ｒ４は、シリコン酸化膜２６の上面に形成された配線Ｗ１〜Ｗ６により、ホイートストンブリッジを構成するように、電気的に接続されている。配線Ｗ１〜Ｗ６は、例えば公知のアルミニウム配線とする。
【００９５】
配線Ｗ１は、電源（図４）とピエゾ抵抗素子Ｒ１の一端とを電気的に接続している。配線Ｗ１は、平面視で、ピエゾ抵抗素子Ｒ１の長辺Ｒ１Ｌに対して平行に延在している。
【００９６】
配線Ｗ２は、ピエゾ抵抗素子Ｒ１の他端とピエゾ抵抗素子Ｒ２の一端とを電気的に接続している。配線Ｗ２には第１中間電極Ｅ１が設けられており、第１中間電極Ｅ１は電圧計Ｖｏｌｔ（図４）に接続されている。配線Ｗ２は、平面視で、ピエゾ抵抗素子Ｒ１及びＲ２の長辺Ｒ１Ｌ及びＲ２Ｌに対して平行に延在している。
【００９７】
配線Ｗ３は、配線Ｗ１から分岐し、ピエゾ抵抗素子Ｒ３の一端に電気的に接続されている。配線Ｗ３は、平面視で、ピエゾ抵抗素子Ｒ３の長辺Ｒ３Ｌに対して平行に延在している。
【００９８】
配線Ｗ４は、ピエゾ抵抗素子Ｒ３の他端とピエゾ抵抗素子Ｒ４の一端とを電気的に接続している。配線Ｗ４には第２中間電極Ｅ２が設けられており、第２中間電極Ｅ２は電圧計Ｖｏｌｔ（図４）に接続されている。配線Ｗ４は、平面視で、ピエゾ抵抗素子Ｒ３及びＲ４の長辺Ｒ３Ｌ及びＲ４Ｌに対して平行に延在している。
【００９９】
配線Ｗ５は、ピエゾ抵抗素子Ｒ４の他端とアース（０Ｖ）（図４）とを電気的に接続している。配線Ｗ５は、平面視で、ピエゾ抵抗素子Ｒ４の長辺Ｒ４Ｌに対して平行に延在している。
【０１００】
配線Ｗ６は、ピエゾ抵抗素子Ｒ２の他端と配線Ｗ５とを電気的に接続している。配線Ｗ６は、平面視で、ピエゾ抵抗素子Ｒ２の長辺Ｒ２Ｌに対して平行に延在している。
【０１０１】
ピエゾ抵抗素子Ｒ１〜Ｒ４が、配線Ｗ１〜Ｗ６で電気的に接続される結果、図４に示した回路構成のホイートストンブリッジが形成される。ここで、配線Ｗ１に接続される電源の電圧、すなわちピエゾ抵抗素子Ｒ１〜Ｒ４に対する直流の印加電圧（以下、「素子印加電圧Ｖｉｎ」と称する。）は、例えば約＋３Ｖとする。なお、この素子印加電圧Ｖｉｎは、周辺部２２に設けられたピエゾ抵抗素子Ｒ１〜Ｒ４を補助するための周辺回路（不図示）と共通の電源から印加されている。つまり、素子印加電圧Ｖｉｎは、従来周知の電源電圧である。
【０１０２】
このとき、電圧計Ｖｏｌｔが示す電圧、すなわち第１及び第２中間電極Ｅ１及びＥ２間の電圧（以下、「出力電圧Ｖｏｕｔ」と称する。）は、従来周知の下記（１）式で与えられる。
Ｖｏｕｔ＝［ＲＲ２／（ＲＲ１＋ＲＲ２）−ＲＲ４／（ＲＲ３＋ＲＲ４）］×Ｖｉｎ・・・（１）
【０１０３】
再び図３（Ａ）を参照すると、半導体歪測定装置２４を構成するガードリングＧ１〜Ｇ４は、半導体層１６ａに形成された、導電型が、例えばｎ＋型の領域である。ここで、「導電型がｎ＋型」とは、ガードリングＧ１〜Ｇ４が半導体層１６ａと同じ導電型であり、かつガードリングＧ１〜Ｇ４に含まれるｎ型不純物の濃度が半導体層１６ａよりも高いことを意味する。なお、この導電型（ｎ＋型）が高濃度第１導電型に対応する。
【０１０４】
ガードリングＧ１〜Ｇ４は、それぞれ同形の矩形環状の平面形状を有し、個々のピエゾ抵抗素子Ｒ１〜Ｒ４の周囲を取り囲んでいる。ここで、ガードリングＧ１〜Ｇ４の幅Ｄは、例えば約２．０μｍとする。
【０１０５】
個々のガードリングＧ１〜Ｇ４は、互いに平行な一対のガードリング長辺Ｇ１Ｌ，Ｇ１Ｌ〜Ｇ４Ｌ，Ｇ４Ｌと、互いに平行な一対のガードリング短辺Ｇ１Ｓ，Ｇ１Ｓ〜Ｇ４Ｓ，Ｇ４Ｓとが環状にそれぞれ接続された領域である。
【０１０６】
ここで、ガードリング長辺Ｇ１Ｌ〜Ｇ４Ｌとガードリング短辺Ｇ１Ｓ〜Ｇ４Ｓとの長さを比較すると、全てのガードリングＧ１〜Ｇ４について“ガードリング長辺＞ガードリング短辺”という関係が成り立つ。
【０１０７】
また、ガードリング長辺Ｇ１Ｌ，Ｇ１Ｌと、ピエゾ抵抗素子Ｒ１の長辺Ｒ１Ｌ，Ｒ１Ｌとの間の間隔（以下、「長辺間隔」と称する。）、及び、ガードリング短辺Ｇ１Ｓ，Ｇ１Ｓと、ピエゾ抵抗素子Ｒ１の短辺Ｒ１Ｓ，Ｒ１Ｓとの間の間隔（以下、「短辺間隔」と称する。）は、等しく、０（零）である。ガードリングＧ２〜Ｇ４についても同様である。つまり、いずれのガードリングＧ１〜Ｇ４でも、長辺間隔＝０及び短辺間隔＝０であり、長辺間隔と短辺間隔は等しい長さである。
【０１０８】
上述のようにガードリングＧ１〜Ｇ４は、接続領域Ｃ１２，Ｃ２３及びＣ３４により、電気的に直列に接続されている。より詳細には、接続領域Ｃ１２は、ガードリングＧ１のガードリング短辺Ｇ１Ｓと、この短辺Ｇ１Ｓに対向するガードリングＧ２のガードリング短辺Ｇ２Ｓとを電気的に接続している。接続領域Ｃ２３は、ガードリングＧ２のガードリング短辺Ｇ２Ｓと、この短辺Ｇ２Ｓに対向するガードリングＧ３のガードリング短辺Ｇ３Ｓとを電気的に接続している。接続領域Ｃ３４は、ガードリングＧ３のガードリング短辺Ｇ３Ｓと、この短辺Ｇ３Ｓに対向するガードリングＧ４のガードリング短辺Ｇ４Ｓとを電気的に接続している。接続領域Ｃ１２，Ｃ２３及びＣ３４は、いずれもｎ＋型（高濃度第１導電型）の領域として形成されている。
【０１０９】
ガードリングＧ１において、接続領域Ｃ１２が位置するガードリング短辺Ｇ１Ｓとは反対のガードリング短辺Ｇ１Ｓには、端子Ｔが設けられている。端子Ｔには、配線ＷＧが接続されている。この配線ＷＧを介して、電圧印加部Ｓから、例えば、素子印加電圧Ｖｉｎの約２倍の大きさの直流電圧（約＋６Ｖ）が、ガードリングＧ１〜Ｇ４に印加される。
【０１１０】
ここで、電圧印加部Ｓは、素子印加電圧Ｖｉｎを印加するための電源とは、別の電源とされている。
【０１１１】
以下、この電圧（約＋６Ｖ）を、「リング印加電圧ＶＧ」と称する。よって、この場合、逆バイアス電圧は、約＋３Ｖ（＝リング印加電圧ＶＧ−素子印加電圧Ｖｉｎ）となる。
【０１１２】
ところで、ガードリングＧ１〜Ｇ４は、接続領域Ｃ１２，Ｃ２３及びＣ３４により電気的に直列に接続されている。よって、端子Ｔから印加されたリング印加電圧ＶＧは、接続領域Ｃ１２，Ｃ２３及びＣ３４を介して、全てのガードリングＧ１〜Ｇ４を等電圧に保つ。
【０１１３】
なお、リング印加電圧ＶＧは、ガードリングＧ１〜Ｇ４を介して半導体層１６ａにも印加される。その結果、半導体層１６ａは、一定のリング印加電圧ＶＧに保持される。ところで、リング印加電圧ＶＧ（約＋６Ｖ）は、素子印加電圧Ｖｉｎ（約＋３Ｖ）と同符号であり、かつ素子印加電圧Ｖｉｎよりも絶対値が大きい。したがって、半導体層１６ａは、ピエゾ抵抗素子Ｒ１〜Ｒ４に対して逆バイアスに保たれる。
【０１１４】
（３）圧力センサの動作説明
次に、主に、図５（Ａ）及び（Ｂ）を参照して、圧力センサ１０及び半導体歪測定装置２４の動作について説明する。図５（Ａ）は、外界と収納空間１２ａとで気圧が等しい場合の、センサチップ１４の断面形状を模式的に示す図である。図５（Ｂ）は、外界の気圧が収納空間１２ａよりも高い場合の、センサチップ１４の断面形状を模式的に示す図である。なお、図５（Ａ）及び（Ｂ）においては、説明に不必要な構成要素の図示を省略している。
【０１１５】
圧力センサ１０を用いて、外界の気圧を測定するに当たっては、配線Ｗ１（図２）に素子印加電圧Ｖｉｎ（約＋３Ｖ）を、及び配線ＷＧ（図２）にリング印加電圧ＶＧ（約＋６Ｖ）を、それぞれ印加する。
【０１１６】
まず、圧力センサ１０の動作について一般的に説明する。
【０１１７】
図５（Ａ）に示すように、外界と収納空間１２ａとで気圧が等しい場合、ダイアフラム部２０には力が作用しない。つまり、測定すべき外力（外界の気圧）と、収納空間１２ａ内部の気圧とが釣り合い、ダイアフラム部２０、つまり薄膜部１６は変形しない。したがって、ピエゾ抵抗素子Ｒ１〜Ｒ４は電気抵抗の大きさが変化しない。よって、出力電圧Ｖｏｕｔは、（１）式にしたがって０（零）Ｖとなる。
【０１１８】
それに対して、図５（Ｂ）に示すように、外界の気圧が収納空間１２ａよりも高い場合、ダイアフラム部２０には、外界から収納空間１２ａへ向かう方向の力が作用する。その結果、ダイアフラム部２０は、収納空間１２ａの内側に向かって凸となるように撓む（変形する）。
【０１１９】
これにより、ダイアフラム部２０内に設けられたピエゾ抵抗素子Ｒ２及びＲ３には、引っ張り応力が作用し、ピエゾ抵抗素子Ｒ２及びＲ３は伸びるように変形する。結果として、電気抵抗値ＲＲ２及びＲＲ３は、変形量に応じて図５（Ａ）の場合よりも増加する。
【０１２０】
同様に、ダイアフラム部２０と周辺部２２とに跨って設けられたピエゾ抵抗素子Ｒ１及びＲ４には、圧縮応力が作用し、ピエゾ抵抗素子Ｒ１及びＲ４は縮むように変形する。結果として、電気抵抗値ＲＲ１及びＲＲ４は、変形量に応じて図５（Ａ）の場合よりも減少する。
【０１２１】
これらの結果、（１）式より求められる出力電圧Ｖｏｕｔは、０Ｖではなくなる。一般的には、出力電圧Ｖｏｕｔは、絶対値が数ｍＶ程度の値を示す。
【０１２２】
この出力電圧Ｖｏｕｔを、圧力センサ１０の制御部等にあらかじめ記憶された変換式で変換することにより外界の圧力が求められる。
【０１２３】
次に、電圧印加部Ｓからのリング印加電圧ＶＧ（約＋６Ｖ）の印加に着目して、圧力センサ１０の動作を説明する。
【０１２４】
圧力センサ１０を、低温環境下で動作させる状況を考える。この場合、収納容器１２の収納空間１２ａに封入された大気中の水分がセンサチップ１４表面に結露することがある。結露した水滴の中には、例えば、半導体層１６ａと基板１８とに跨って延在するものなどが存在する。その結果、半導体層１６ａと基板１８との間に電気流通路が形成される。つまり、半導体層１６ａの電気的な浮遊状態が破れる。
【０１２５】
ところで、圧力センサ１０では、ガードリングＧ１〜Ｇ４に対して、電圧印加部Ｓからリング印加電圧ＶＧが印加されている。その結果、半導体層１６ａとピエゾ抵抗素子Ｒ１〜Ｒ４とは逆バイアス状態に保たれている。つまり、ピエゾ抵抗素子Ｒ１〜Ｒ４と、これらの周囲の半導体層１６ａの間には空乏層が形成され、ピエゾ抵抗素子Ｒ１〜Ｒ４と半導体層１６ａとの間でキャリアが移動不能となっている。
【０１２６】
よって、たとえ、半導体層１６ａの電気的な浮遊状態が破れたとしても、リング印加電圧ＶＧが十分大きければ、半導体層１６ａとピエゾ抵抗素子Ｒ１〜Ｒ４とを逆バイアス状態に保ち続けることができる。結果として、ピエゾ抵抗素子Ｒ１〜Ｒ４から半導体層１６ａに向けてリーク電流が流れることはない。その結果、たとえ、結露が発生するような低温環境下で圧力センサ１０を使用したとしても、ピエゾ抵抗素子Ｒ１〜Ｒ４の電気抵抗値ＲＲ１〜ＲＲ４は正確な値を示し続ける。つまり、低温環境下であっても、圧力センサ１０は外界の圧力を正確に測定できる。
【０１２７】
（４）圧力センサ及び半導体歪測定装置の製造方法
次に、図６〜図７を参照して、圧力センサ１０及び半導体歪測定装置２４の製造方法について概説する。図６（Ａ）は、圧力センサ１０を製造する工程から一工程を抜き出して示す半導体歪測定装置２４付近の拡大断面図である。図６（Ｂ）は、図６（Ａ）よりも後に行われる工程を示す、図６（Ａ）と同領域の拡大断面図である。図７（Ａ）は、図６（Ｂ）よりも後に行われる工程を示す、図６（Ａ）と同領域の拡大断面図である。図７（Ｂ）は、図７（Ａ）よりも後に行われる工程を示す、図６（Ａ）と同領域の拡大断面図である。
【０１２８】
＜第１工程：図６（Ａ）＞
始めに、基板１８に薄膜部１６（絶縁層１６ｂ及び半導体層１６ａ）が積層された積層基板３４を準備する。なお、上述のように、半導体層１６ａの導電型はｎ型である。
【０１２９】
そして、半導体層１６ａにｎ＋型領域を形成する。つまり、半導体層１６ａに、ガードリングＧ１〜Ｇ４、接続領域Ｃ１２，Ｃ２３，Ｃ３４及び端子Ｔを同時に形成する。
【０１３０】
具体的には、イオン注入保護膜としてのフォトレジスト（図示せず）を、例えば約２μｍの厚みで、上面１６ｃの全面に被覆する。そして、公知のフォトリソグラフィにより、ガードリングＧ１〜Ｇ４、接続領域Ｃ１２，Ｃ２３，Ｃ３４及び端子Ｔに対応する領域のフォトレジストを除去してフォトジストパターンを形成する。
【０１３１】
その上で、上面１６ｃ上に残留したフォトレジストパターンをマスクとして、ｎ型不純物（第１導電型の不純物）であるＰ＋のイオン注入を行う。イオン注入条件は、注入エネルギーを、例えば約５０ｋｅＶ、及び、ドーズ量を、例えば約５×１０１５／ｃｍ２とする。そして、イオン注入保護膜であるフォトレジストパターンを公知の方法で除去する。
【０１３２】
続いて、半導体層１６ａにｐ型領域を形成する。つまり、半導体層１６ａにピエゾ抵抗素子Ｒ１〜Ｒ４を形成する。
【０１３３】
具体的には、イオン注入保護膜として、新たなフォトレジスト（図示せず）を、例えば約２μｍの厚みで、上面１６ｃの全面に被覆する。そして、公知のフォトリソグラフィにより、ピエゾ抵抗素子Ｒ１〜Ｒ４に対応する領域のフォトレジストを除去してフォトレジストパターンを形成する。
【０１３４】
その上で、上面１６ｃ上に残留したフォトレジストパターンをマスクとして、ｐ型不純物（第２導電型の不純物）であるＢＦ２＋のイオン注入を行う。イオン注入条件は、注入エネルギーを、例えば約３０ｋｅＶ、及び、ドーズ量を、例えば約５×１０１４／ｃｍ２とする。そして、イオン注入保護膜であるフォトレジストパターンを公知の方法で除去する。
【０１３５】
その後、半導体層１６ａに導入した不純物（Ｐ及びＢ）の活性化を行う。すなわち、ＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  ａｎｎｅａｌｉｎｇ）法により約１０５０℃の温度で熱処理を行う。これにより、ピエゾ抵抗素子Ｒ１〜Ｒ４、ガードリングＧ１〜Ｇ４、接続領域Ｃ１２，Ｃ２３，Ｃ３４及び端子Ｔが活性化される。
【０１３６】
このようにして、図６（Ａ）に示した積層基板３４が形成される。
【０１３７】
＜第２工程：図６（Ｂ）＞
次に、コンタクトホール２８，２８，・・・が形成されたシリコン酸化膜２６を上面１６ｃ上に成膜する。
【０１３８】
具体的には、ＳｉＨ４とＯ２とを混合した原料ガスを用い、温度が約５００℃の条件で、常圧ＣＶＤ（Ａｔｏｍｏｓｐｈｅｒｉｃ  Ｐｒｅｓｓｕｒｅ  Ｃｈｅｍｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により、シリコン酸化膜２６を形成する。ここで、シリコン酸化膜２６の厚みを、例えば約２００ｎｍとする。
【０１３９】
そして、エッチング保護膜としてのフォトレジスト（図示せず）を、例えば約２μｍの厚みで、シリコン酸化膜２６の全面に被覆する。そして、公知のフォトリソグラフィにより、コンタクトホール２８，２８，・・・に対応する領域のフォトレジストを除去して、フォトレジストパターンを形成する。
【０１４０】
その上で、このフォトレジストパターンをマスクとして、ＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｃｈｔｉｎｇ）法により、シリコン酸化膜２６を上面１６ｃに至るまで除去する。これにより、シリコン酸化膜２６に、コンタクトホール２８，２８，・・・が形成される。その後、エッチング保護膜であるフォトレジストパターンを除去する。
【０１４１】
このようにして、図６（Ｂ）に示した構造体が得られる。
【０１４２】
＜第３工程：図７（Ａ）＞
次に、配線Ｗ１〜Ｗ６及びＷＧを形成する。
【０１４３】
具体的には、厚みが、例えば約５００ｎｍのアルミニウム膜（図示せず）をスパッタ法により、シリコン酸化膜２６の全面に堆積する。
【０１４４】
そして、フォトレジスト（図示せず）を、例えば約２μｍの厚みで、アルミニウム膜の全面に被覆する。そして、公知のフォトリソグラフィにより、配線Ｗ１〜Ｗ６及びＷＧ以外の領域のフォトレジストを除去してフォトレジストパターンを形成する。
【０１４５】
その上で、このフォトレジストパターンをマスクとして、ＲＩＥ法により、不用なアルミニウム膜を除去する。その後、マスクとして用いたフォトレジストパターンを除去する。これにより、配線Ｗ１〜Ｗ６及びＷＧが形成される。
【０１４６】
しかる後、配線Ｗ１〜Ｗ６及びＷＧの熱処理を行う。すなわち、配線Ｗ１〜Ｗ６及びＷＧが形成された積層基板３４を、例えば約４００℃に、約３０分間保つ。
【０１４７】
このようにして、図７（Ａ）に示すように、半導体層１６ａに半導体ゲージ２５が形成される。
【０１４８】
＜第４工程：図７（Ｂ）＞
次に、図７（Ａ）に示した構造体の上面にシリコン窒化膜３０を形成する。
【０１４９】
具体的には、ＳｉＨ４とＮＨ３とを混合した原料ガスを用い、温度が約３００℃の条件で、プラズマＣＶＤ（Ｐｌａｓｍａ−ＣＶＤ）法により、シリコン酸化膜２６上の全面にシリコン窒化膜３０を形成する。
【０１５０】
そして、フォトレジスト（図示せず）を、例えば約２μｍの厚みで、シリコン窒化膜３０の全面に被覆する。そして、公知のフォトリソグラフィにより、スルーホール３２に対応する領域のフォトレジストを除去してフォトレジストパターンを形成する。
【０１５１】
その上で、このフォトレジストパターンをマスクとして、ＲＩＥ法により、シリコン窒化膜３０を配線ＷＧに至るまで除去する。これにより、シリコン窒化膜３０に、スルーホール３２が形成される。その後、エッチング保護膜であるフォトレジストパターンを除去する。
【０１５２】
このようにして、図７（Ｂ）に示した構造体が得られる。
【０１５３】
＜第５工程：図２＞
次に、センサチップ１４を完成させる。つまり、図７（Ｂ）に示した構造体において、基板１８に穴１８ｃを形成する。これにより、薄膜部１６は、その領域がダイアフラム部２０と周辺部２２とに区画される。
【０１５４】
具体的には、フォトレジスト（図示せず）を、例えば約２μｍの厚みで、積層基板３４の裏面３４ｂ（図７（Ｂ）参照）の全面に被覆する。そして、公知のフォトリソグラフィにより、穴１８ｃに対応する領域のフォトレジストを除去してフォトレジストパターンを形成する。
【０１５５】
その上で、このフォトレジストパターンをマスクとして、ＤＲＩＥ（Ｄｅｅｐ−ＲＩＥ）法により、基板１８を絶縁層１６ｂに至るまで除去する。これにより、穴１８ｃが形成される。
【０１５６】
そして、穴１８ｃが形成された構造体を緩衝フッ酸溶液に浸漬する。これにより、穴１８ｃに対応する領域に存在する絶縁層１６ｂ（ＳｉＯ２）が除去され、ダイアフラム部２０が形成される。そして、公知の方法により電圧印加部Ｓを端子Ｔに電気的に接続する。
【０１５７】
このようにして、図２に示したセンサチップ１４が得られる。
【０１５８】
＜第６工程：図１（Ｂ）＞
最後に、センサチップ１４を公知の方法でパッケージに封入することにより、図１（Ｂ）に示した圧力センサ１０が完成する。
【０１５９】
（５）圧力センサ及び半導体歪測定装置の奏する効果
次に、この発明の好適例として説明した圧力センサ１０及び半導体歪測定装置２４の奏する効果について説明する。
【０１６０】
＜効果１＞
半導体歪測定装置２４にガードリングＧ１〜Ｇ４を設け、このガードリングＧ１〜Ｇ４に逆バイアス電圧を印加するだけで、確実に、ピエゾ抵抗素子Ｒ１〜Ｒ４から半導体層１６ａに流れるリーク電流を防止できる。その結果、リーク電流由来の誤差が少ない出力電圧Ｖｏｕｔを得ることができる。よって、圧力センサ１０は、より正確に外界の圧力を測定することができる。
【０１６１】
また、リーク電流を防止するに当たり、圧力センサ１０では、収納容器１２の真空引きを行った上で、乾燥大気又は乾燥窒素を収納空間１２ａに封入する必要がない。したがって、圧力センサ１０は、従来法に比べて、製造工程及び製造費用の増加が最小限に止まる。
【０１６２】
＜効果２＞
リング印加電圧ＶＧ（約＋６Ｖ）を、素子印加電圧Ｖｉｎ（約＋３Ｖ）と同符号であり、かつ素子印加電圧Ｖｉｎよりも絶対値が大きい電圧としている。つまり、リング印加電圧ＶＧは、素子印加電圧Ｖｉｎの約２倍の絶対値である。
【０１６３】
ところで、結露に由来して半導体層１６ａに電気流通路が形成されると、この電気流通路を介して外部に電流が流れる。その結果、半導体層１６ａに電圧降下（１０−１Ｖオーダー）が生じる。
【０１６４】
しかし、逆バイアス電圧（約＋３Ｖ＝ＶＧ−Ｖｉｎ）は、半導体層１６ａに生じる電圧降下（１０−１Ｖオーダー）の１０倍以上の大きさである。よって、半導体層１６ａに多少の電圧降下が生じたとしても、半導体層１６ａと、ピエゾ抵抗素子Ｒ１〜Ｒ４とを確実に逆バイアス状態に保つことができる。その結果、ピエゾ抵抗素子Ｒ１〜Ｒ４から半導体層１６ａへのリーク電流を確実に防止できる。
【０１６５】
＜効果３＞
ガードリングＧ１〜Ｇ４が互いに接続領域Ｃ１２，Ｃ２３及びＣ３４により電気的に直列に接続されている。よって、ガードリングＧ１に設けられた端子Ｔに電圧印加部Ｓを介してリング印加電圧ＶＧを印加すれば、全てのガードリングＧ１〜Ｇ４を等電圧に保つことができる。
【０１６６】
ところで、電気流通路が形成された場合、半導体層１６ａの電圧分布には、場所によるバラツキが生じると推測される。つまり、電気流通路の近傍ではより大きな電圧降下が生じ、電気流通路から離間するにしたがって、電圧降下が小さくなっていくものと推測される。すなわち、電気流通路の形成により半導体層１６ａの電圧分布が、面内で不均一となると推測される。
【０１６７】
しかし、半導体歪測定装置２４においては、接続領域Ｃ１２，Ｃ２３及びＣ３４が形成されているので、全てのガードリングＧ１〜Ｇ４が等電圧に保たれる。その結果、半導体層１６ａの電圧分布の不均一性にかかわらず、個々のピエゾ抵抗素子Ｒ１〜Ｒ４に等しい大きさの逆バイアス電圧を印加できる。
【０１６８】
よって、端子Ｔにリング印加電圧ＶＧを印加するだけで、全てのピエゾ抵抗素子Ｒ１〜Ｒ４で、リーク電流の発生を防止できる。
【０１６９】
また、全てのピエゾ抵抗素子Ｒ１〜Ｒ４に等電圧の逆バイアス電圧を印加するので、ピエゾ抵抗素子Ｒ１〜Ｒ４ごとのリーク電流の流れやすさ（以下、「リーク電流耐性」と称する。）を均一にすることができる。
【０１７０】
＜効果４＞
ガードリングＧ１〜Ｇ４は、ピエゾ抵抗素子Ｒ１〜Ｒ４のそれぞれの周囲を囲んでいる。よって、ガードリングＧ１〜Ｇ４で囲まれた領域内部の電圧を均一に保つことができる。その結果、ピエゾ抵抗素子Ｒ１〜Ｒ４の外周面（ピエゾ抵抗素子Ｒ１〜Ｒ４と半導体層１６ａとの界面）には、場所によらず等しい逆バイアス電圧が印加される。
【０１７１】
その結果、個々のピエゾ抵抗素子Ｒ１〜Ｒ４におけるリーク電流耐性を、外周面の場所によらず均一にすることができる。つまり、外周面内において、リークしやすい箇所が生じることを防止できる。
【０１７２】
したがって、＜効果３＞よりも一層、ピエゾ抵抗素子Ｒ１〜Ｒ４のリーク電流耐性を均一にすることができる。
【０１７３】
＜効果５＞
ガードリング長辺Ｇ１Ｌ，Ｇ１Ｌ〜Ｇ４Ｌ，Ｇ４Ｌと、ガードリング短辺Ｇ１Ｓ，Ｇ１Ｓ〜Ｇ４Ｓ，Ｇ４Ｓとを切れ目なく環状に接続したガードリングＧ１〜Ｇ４によりピエゾ抵抗素子Ｒ１〜Ｒ４を囲んでいる。
【０１７４】
ところで、ガードリングＧ１〜Ｇ４に切れ目が形成されていると、この切れ目の部分で、逆バイアス電圧の大きさが、不十分となるおそれがある。その結果、この切れ目の部分を介して、ピエゾ抵抗素子Ｒ１〜Ｒ４から半導体層１６ａにリーク電流が流れやすくなることが予想される。
【０１７５】
ガードリングＧ１〜Ｇ４を切れ目のない環状に形成した半導体歪測定装置２４では、このようなおそれがない。
【０１７６】
また、ガードリングＧ１〜Ｇ４を完全な環状とした結果、＜効果４＞よりも一層、ピエゾ抵抗素子Ｒ１〜Ｒ４のリーク電流耐性を均一にすることができる。
【０１７７】
＜効果６＞
（１）ガードリング長辺Ｇ１Ｌ〜Ｇ４Ｌを、矩形状のピエゾ抵抗素子Ｒ１〜Ｒ４の長辺Ｒ１Ｌ〜Ｒ４Ｌ及び配線Ｗ１〜Ｗ６と平行に形成している。また、（２）ガードリング長辺Ｇ１Ｌ〜Ｇ４Ｌの長さを、ガードリング短辺Ｇ１Ｓ〜Ｇ４Ｓの長さよりも大きくしている。
【０１７８】
（１）及び（２）の結果、ガードリングＧ１〜Ｇ４を、ピエゾ抵抗素子Ｒ１〜Ｒ４の平面形状に沿った形状とすることができる。結果として、ガードリング長辺Ｇ１Ｌ〜Ｇ４Ｌ（又はガードリング短辺Ｇ１Ｓ〜Ｇ４Ｓ）を、長辺Ｒ１Ｌ〜Ｒ４Ｌ（又は短辺Ｒ１Ｓ〜Ｒ４Ｓ）に対して、非平行に配置した場合に比べて、ガードリングＧ１〜Ｇ４の占めるスペースを小さくすることができる。よって、半導体歪測定装置２４を小型化することが可能となる。
【０１７９】
特に、この実施の形態の半導体歪測定装置２４では、ピエゾ抵抗素子Ｒ１〜Ｒ４の外周に接してガードリングＧ１〜Ｇ４を設けている。したがって、半導体歪測定装置２４の占めるスペースを、より一層、小型化することができる。
【０１８０】
＜効果７＞
また、ガードリングＧ１とピエゾ抵抗素子Ｒ１との組、ガードリングＧ２とピエゾ抵抗素子Ｒ２との組、ガードリングＧ３とピエゾ抵抗素子Ｒ３との組、及び、ガードリングＧ４とピエゾ抵抗素子Ｒ４との組において、長辺間隔と短辺間隔とを等しくしている。その結果、ガードリングＧ１〜Ｇ４を介してピエゾ抵抗素子Ｒ１〜Ｒ４に印加される逆バイアス電圧の大きさを、ピエゾ抵抗素子Ｒ１〜Ｒ４内部で場所によらず均一にすることができる。よって、全てのピエゾ抵抗素子Ｒ１〜Ｒ４で、リーク電流耐性を等しくすることができる。
【０１８１】
特に、この実施の形態の半導体歪測定装置２４では、長辺間隔及び短辺間隔を０（零）としている。したがって、ピエゾ抵抗素子Ｒ１〜Ｒ４に対して印加される逆バイアス電圧は、より一層、均一化されている。
【０１８２】
（５）圧力センサ及び半導体歪測定装置の設計条件
次に、圧力センサ１０及び半導体歪測定装置２４の設計条件について説明する。
【０１８３】
＜設計条件１＞
この実施の形態では、リング印加電圧ＶＧ（約＋６Ｖ）を素子印加電圧Ｖｉｎ（約＋３Ｖ）の約２倍の大きさとして説明した。しかし、リング印加電圧ＶＧは、（１）ピエゾ抵抗素子Ｒ１〜Ｒ４から半導体層１６ａに流れるリーク電流を防止でき、かつ、（２）ピエゾ抵抗素子Ｒ１〜Ｒ４内部を一端から他端に向けて流れる電流を阻害することがなければ、この値（約＋６Ｖ）には限定されない。
【０１８４】
好ましくは、リング印加電圧ＶＧは、素子印加電圧Ｖｉｎの１．５倍〜２．５倍の範囲の大きさとすればよい。具体的には、素子印加電圧Ｖｉｎが約＋３Ｖの場合、リング印加電圧ＶＧは、約＋４．５〜約＋７．５Ｖとすることが好ましい。
【０１８５】
リング印加電圧ＶＧをこの範囲の大きさとすることにより、電気流通路が半導体層１６ａに形成されたとしても、ピエゾ抵抗素子Ｒ１〜Ｒ４から半導体層１６ａに流れるリーク電流を効果的に防止できる。また、リング印加電圧ＶＧがこの範囲の大きさであれば、ピエゾ抵抗素子Ｒ１〜Ｒ４内部を流れる電流を阻害することがない。
【０１８６】
＜設計条件２＞
この実施の形態では、半導体層１６ａをｎ型の単結晶シリコンとし、ピエゾ抵抗素子Ｒ１〜Ｒ４を半導体層１６ａに形成されたｐ型の領域とし、及びガードリングＧ１〜Ｇ４を半導体層１６ａに形成されたｎ＋型の領域として説明した。
【０１８７】
しかし、半導体層１６ａ、ピエゾ抵抗素子Ｒ１〜Ｒ４、及びガードリングＧ１〜Ｇ４の導電型は、上述と逆であってもかまわない。すなわち、半導体層１６ａをｐ型とし、ピエゾ抵抗素子Ｒ１〜Ｒ４をｎ型とし、及びガードリングＧ１〜Ｇ４をｐ＋型としてもよい。
【０１８８】
ただし、この場合には、半導体層１６ａ及びピエゾ抵抗素子Ｒ１〜Ｒ４の間の逆バイアス状態を保つために、リング印加電圧ＶＧ及び素子印加電圧Ｖｉｎの符号も逆転する必要がある。つまり、素子印加電圧Ｖｉｎ及びリング印加電圧ＶＧとしては、負の電圧を印加する必要がある。素子印加電圧Ｖｉｎを、例えば約−３Ｖとした場合、リング印加電圧ＶＧは、素子印加電圧Ｖｉｎと同符号であり、かつ素子印加電圧Ｖｉｎよりも絶対値が大きい電圧、例えば約−６Ｖとする必要がある。このような構成でも、ピエゾ抵抗素子Ｒ１〜Ｒ４から半導体層１６ａに流れるリーク電流を防止することができる。
【０１８９】
＜設計条件３＞
この実施の形態では、変形部である半導体層１６ａを電気的に浮遊した状態に保つための絶縁体として、ＳＯＩ基板のＳｉＯ２膜（絶縁層１６ｂ）を用いた例につき説明した。しかし、絶縁体は、ＳｉＯ２膜に限らず、種々な公知の電気的絶縁体を用いることができる。このような構成でも、ピエゾ抵抗素子Ｒ１〜Ｒ４から半導体層１６ａに流れるリーク電流を防止することができる。
【０１９０】
＜設計条件４＞
この実施の形態では、変形部である半導体層１６ａとして単結晶シリコンを用いた例につき説明した。しかし、半導体層１６ａは、単結晶シリコンに限らず、種々な公知の半導体を用いることができる。このような構成でも、ピエゾ抵抗素子Ｒ１〜Ｒ４から半導体層１６ａに流れるリーク電流を防止することができる。
【０１９１】
＜設計条件５＞
この実施の形態では、接続領域Ｃ１２，Ｃ２３及びＣ３４により、ガードリングＧ１〜Ｇ４を電気的に直列に接続した例につき説明した。しかし、接続領域Ｃ１２，Ｃ２３及びＣ３４は必須の構成要件ではない。例えば、ガードリングＧ１〜Ｇ４のそれぞれに対して、独立してリング印加電圧ＶＧを印加してもよい。このような構成でも、ピエゾ抵抗素子Ｒ１〜Ｒ４から半導体層１６ａに流れるリーク電流を防止することができる。
【０１９２】
＜設計条件６＞
この実施の形態では、ガードリングＧ１〜Ｇ４を切れ目のない環状に形成した例につき説明した。しかし、ピエゾ抵抗素子Ｒ１〜Ｒ４に対して均一なリング印加電圧ＶＧを印加できるのであれば、ガードリングＧ１〜Ｇ４に切れ目が設けられていてもよい。このような構成でも、ピエゾ抵抗素子Ｒ１〜Ｒ４から半導体層１６ａに流れるリーク電流を防止することができる。
【０１９３】
＜設計条件７＞
この実施の形態では、ガードリングＧ１〜Ｇ４とピエゾ抵抗素子Ｒ１〜Ｒ４の組において、長辺間隔及び短辺間隔を０（零）とした例につき説明した。しかし、ピエゾ抵抗素子Ｒ１〜Ｒ４に対して均一なリング印加電圧ＶＧを印加できるのであれば、長辺間隔及び短辺間隔は０（零）である必要はない。長辺間隔及び短辺間隔は、設計に応じた任意好適な大きさとすることができる。このような構成でも、ピエゾ抵抗素子Ｒ１〜Ｒ４から半導体層１６ａに流れるリーク電流を防止することができる。
【０１９４】
＜設計条件８＞
この実施の形態では、ガードリングＧ１〜Ｇ４とピエゾ抵抗素子Ｒ１〜Ｒ４の組において、長辺間隔及び短辺間隔を等しい長さとして説明した。しかし、ピエゾ抵抗素子Ｒ１〜Ｒ４に対して均一なリング印加電圧ＶＧを印加できるのであれば、長辺間隔及び短辺間隔は等しくなくともよい。このような構成でも、ピエゾ抵抗素子Ｒ１〜Ｒ４から半導体層１６ａに流れるリーク電流を防止することができる。
【０１９５】
＜設計条件９＞
この実施の形態では、ガードリングＧ１〜Ｇ４の幅Ｄを２．０μｍとして説明した。しかし、しかし、ピエゾ抵抗素子Ｒ１〜Ｒ４に対して均一なリング印加電圧ＶＧを印加できるのであれば、幅Ｄは２．０μｍには限定されない。設計に応じて任意好適な幅Ｄとすることができる。
【０１９６】
＜設計条件１０＞
この実施の形態では、ピエゾ抵抗素子Ｒ１〜Ｒ４のそれぞれにガードリングＧ１〜Ｇ４を設けた例につき説明した。しかし、ピエゾ抵抗素子Ｒ１〜Ｒ４から半導体層１６ａに流れるリーク電流を防止できるのであれば、複数のピエゾ抵抗素子からなるピエゾ抵抗素子群ごとにガードリングを設けてもよい。
【０１９７】
例えば、ピエゾ抵抗素子Ｒ１及びＲ２からなる第１ピエゾ抵抗素子群の周囲をガードリングで囲み、及び、ピエゾ抵抗素子Ｒ３及びＲ４からなる第２ピエゾ抵抗素子群の周囲をガードリングで囲んでもよい。このような構成でも、ピエゾ抵抗素子Ｒ１〜Ｒ４から半導体層１６ａに流れるリーク電流を防止することができる。
【０１９８】
＜設計条件１１＞
この実施の形態では、電圧印加部Ｓを、素子印加電圧Ｖｉｎを印加するための電源とは別の電源としていた。しかし、素子印加電圧Ｖｉｎを印加するための電源を、電圧印加部Ｓと共通とし、電圧印加部Ｓにおいて素子印加電圧Ｖｉｎを昇圧してもよい。
【０１９９】
（実施の形態２：加速度センサ）
図８〜図１０を参照して、この発明の半導体歪測定装置を備えた加速度センサの好適例について説明する。
【０２００】
まず、図８を参照して、加速度センサ４０の構成について説明する。図８（Ａ）は、加速度センサ４０の平面図である。図８（Ｂ）は、図８（Ａ）をＣ−Ｃ線に沿って切断した断面切り口を示す図である。図８（Ｃ）は、図８（Ａ）をＤ−Ｄ線に沿って切断した断面切り口を示す図である。
【０２０１】
加速度センサ４０は、基板５４と薄膜部５６とを備えている。
【０２０２】
より詳細には、加速度センサ４０は、基板５４上に、基板５４よりも厚みが薄い薄膜部５６が積層された構造体５８を加工することで形成されている。
【０２０３】
基板５４としては、例えば約３５０μｍの厚みの単結晶シリコン基板を用いる。
【０２０４】
薄膜部５６としては、例えば約１０μｍの厚みのＳＯＩ基板を用いる。より詳細には、薄膜部５６は、変形部としての半導体層５６ａと、絶縁体としての絶縁層５６ｂとを備える。絶縁層５６ｂは、基板５４と半導体層５６ａとの間に介在している。絶縁層５６ｂの厚みは、例えば約３μｍとする。
【０２０５】
半導体層５６ａは、絶縁層５６ｂが基板５４との間に介在する結果、基板５４に対して電気的に浮遊した状態に保たれている。半導体層５６ａは、第１導電型としてのｎ型のシリコン単結晶からなる。半導体層５６ａの厚みは、例えば約７μｍとする。
【０２０６】
加速度センサ４０は、機能的に見た場合、枠部４２と、錘部４４と梁部４６とを備える。そして、梁部４６には半導体歪測定装置４９Ｘ，４９Ｙ，４９Ｚが形成されている。
【０２０７】
枠部４２は、構造体５８の加工により得られる中空四角柱状の枠体である。枠部４２の上面４２ａ側には薄膜部５６が位置しており、及び、枠部４２の下面４２ｂ側には基板５４が位置している。枠部４２の上面４２ａ及び下面４２ｂの平面形状は、互いに等しく正方形環状である。枠部４２は、内部空間４２ｃに面した内壁面４２ｄを有している。つまり、内部空間４２ｃは、内壁面４２ｄで囲まれた空間である。
【０２０８】
錘部４４は、内壁面４２ｄとの間に間隔を空けて内部空間４２ｃ内に配置されたブロック体であり、構造体５８の加工により得られる。錘部４４と内壁面４２ｄとの間の最小間隔は、例えば約５０μｍとする。
【０２０９】
錘部４４は、中央錘部６０と、４個の周辺錘部６２とを備える。
【０２１０】
中央錘部６０は、内部空間４２ｃのほぼ中央に位置し、断面が正方形の四角柱状である。中央錘部６０の上面６０ａ側では、基板５４と半導体層５６ａとが絶縁層５６ｂを介して接続されている。
【０２１１】
周辺錘部６２は、上面６０ａの上空から見た場合（以下、「平面視」と称する。）、中央錘部６０の４頂点から対角線方向の外側に向けて延在している。周辺錘部６２の立体形状は、断面がほぼ正方形の四角柱状である。４個の周辺錘部６２の立体形状は互いに等しい。周辺錘部６２の上面６２ａ側では、薄膜部５６が除去されている。
【０２１２】
また、錘部４４の下面４４ｂは、厚さ方向に、例えば約１０μｍエッチングされている。したがって、加速度センサ４０を、枠部４２の下面４２ｂを下にして平面状の載置面（不図示）に載置した場合、載置面と錘部の下面４４ｂとの間には、幅が約１０μｍの隙間が形成される。
【０２１３】
つまり、錘部４４は、内壁面４２ｄにも接触せず、載置面にも接触しない。つまり、錘部４４は、空間的に浮遊した状態に保たれており、中央錘部６０のみを介して梁部４６に接続されている。
【０２１４】
梁部４６は、変形部に対応し、中央錘部６０の上面６０ａと、枠部４２の上面４２ａとを接続している。梁部４６は、平面視で、中央錘部６０から十字形に延在し、枠部４２がなす正方形の各辺に直角に接続している。以下、十字形に延在する梁部４６のそれぞれを、第１〜第４梁部４６１〜４６４と称する。
【０２１５】
梁部４６は、構造体５８を加工することにより得られる。より詳細には、梁部４６に対応する領域において、基板５４及び絶縁層５６ｂを除去することにより、梁部４６が形成される。つまり、梁部４６は、半導体層５６ａのみからなる薄肉板状体である。
【０２１６】
梁部４６は、錘部４４を枠部４２に対して可撓的に接続している。その結果、外力が作用すると、空間的に浮遊している錘部４４は変位する。この変位は、錘部４４が接続されている梁部４６を撓ませる。つまり、梁部４６は、錘部４４の変位の大きさに応じた変形量で変形する。
【０２１７】
半導体歪測定装置４９Ｘ，４９Ｙ，４９Ｚは、梁部４６の上面４６ａ側に形成されている。なお、半導体歪測定装置４９Ｘ，４９Ｙ，４９Ｚの詳細については後述するので、図８では、半導体歪測定装置４９Ｘ，４９Ｙ，４９Ｚの細部の図示を省略している。
【０２１８】
半導体歪測定装置４９Ｘは、Ｘ軸方向（図８）の加速度を測定するものである（以下、「Ｘ軸用」とも称する。）。半導体歪測定装置４９Ｘは、半導体歪ゲージ４８Ｘと、電圧印加部ＳＸとを備える。
【０２１９】
半導体歪ゲージ４８Ｘは、４個のピエゾ抵抗素子ＲＸ１〜ＲＸ４、及びガードリングＧＸ１〜ＧＸ４を備える。ここで、ピエゾ抵抗素子ＲＸ１〜ＲＸ４は、配線（図示せず）により互いに電気的に接続されており、図４の例に示すようなホイートストンブリッジを形成している。
【０２２０】
ピエゾ抵抗素子ＲＸ１及びＲＸ２は、この順序で中央錘部６０に近づくように第１梁部４６１に設けられている。そして、ピエゾ抵抗素子ＲＸ１の周囲をガードリングＧＸ１が、及びピエゾ抵抗素子ＲＸ２の周囲をガードリングＧＸ２が、それぞれ取り囲んでいる。
【０２２１】
ピエゾ抵抗素子ＲＸ３及びＲＸ４は、この順序で中央錘部６０から離間するように第３梁部４６３に設けられている。そして、ピエゾ抵抗素子ＲＸ３の周囲をガードリングＧＸ３が、及びピエゾ抵抗素子ＲＸ４の周囲をガードリングＧＸ４が、それぞれ取り囲んでいる。
【０２２２】
ガードリングＧＸ１〜ＧＸ４は、後述する接続領域ＣＸにより互いに電気的に接続されている。
【０２２３】
電圧印加部ＳＸは、ガードリングＧＸ１に電気的に接続されており、ガードリングＧＸ１に対し、直流のリング印加電圧ＶＧを印加する。ところで、ガードリングＧＸ１〜ＧＸ４は、接続領域ＣＸにより互いに電気的に接続されているので、全てのガードリングＧＸ１〜ＧＸ４に共通のリング印加電圧ＶＧが印加される。
【０２２４】
半導体歪測定装置４９Ｙは、Ｙ軸方向（図８）の加速度を測定するものである（以下、「Ｙ軸用」とも称する。）。半導体歪測定装置４９Ｙは、半導体歪ゲージ４８Ｙと、電圧印加部ＳＹＺとを備える。なお、電圧印加部ＳＹＺは、半導体歪ゲージ４８Ｚとの間で共有されている。
【０２２５】
半導体歪ゲージ４８Ｙは、４個のピエゾ抵抗素子ＲＹ１〜ＲＹ４と、ガードリングＧＹＺ１〜ＧＹＺ４とを備える。ここで、ピエゾ抵抗素子ＲＹ１〜ＲＹ４は、配線（図示せず）により互いに電気的に接続されており、図４の例に示すようなホイートストンブリッジを形成している。
【０２２６】
ピエゾ抵抗素子ＲＹ１及びＲＹ２は、この順序で中央錘部６０に近づくように第２梁部４６２に設けられている。ピエゾ抵抗素子ＲＹ３及びＲＹ４は、この順序で中央錘部６０から離間するように第４梁部４６４に設けられている。
【０２２７】
ガードリングＧＹＺ１〜ＧＹＺ４は、半導体歪ゲージ４８Ｚとの間で共有されている。ガードリングＧＹＺ１〜ＧＹＺ４の詳細については後述する。
【０２２８】
半導体歪測定装置４９Ｚは、Ｚ軸方向（図８）の加速度を測定するものである（以下、「Ｚ軸用」とも称する。）。半導体歪測定装置４９Ｚは、半導体歪ゲージ４８Ｚと、電圧印加部ＳＹＺとを備える。なお、電圧印加部ＳＹＺは、半導体歪ゲージ４８Ｚとの間で共有されている。
【０２２９】
半導体歪ゲージ４８Ｚは、４個のピエゾ抵抗素子ＲＺ１〜ＲＺ４と、ガードリングＧＹＺ１〜ＧＹＺ４とを備える。ここで、ピエゾ抵抗素子ＲＺ１〜ＲＺ４は、配線（図示せず）により互いに電気的に接続されており、図４の例に示すようなホイートストンブリッジを形成している。
【０２３０】
ピエゾ抵抗素子ＲＺ１及びＲＺ２は、この順序で中央錘部６０に近づくように第２梁部４６２に設けられている。ピエゾ抵抗素子ＲＺ３及びＲＺ４は、この順序で中央錘部６０から離間するように第４梁部４６４に設けられている。
【０２３１】
ガードリングＧＹＺ１〜ＧＹＺ４は、半導体歪ゲージ４８Ｙとの間で共有されている。ガードリングＧＹＺ１〜ＧＹＺ４の詳細については後述する。
【０２３２】
ガードリングＧＹＺ１〜ＧＹＺ４は、ピエゾ抵抗素子ＲＹ１及びＲＺ１，ＲＹ２及びＲＺ２，ＲＹ３及びＲＺ３並びにＲＹ４及びＲＺ４のそれぞれの周囲を取り囲むように設けられている。
【０２３３】
より詳細には、ガードリングＧＹＺ１は、第２梁部４６２において、互いに接近して配置されるピエゾ抵抗素子ＲＹ１及びＲＺ１の両者を取り囲んで設けられている。以下、ピエゾ抵抗素子ＲＹ１とピエゾ抵抗素子ＲＺ１とからなるペアをピエゾ抵抗素子群ＲＹＺ１と称する。
【０２３４】
ガードリングＧＹＺ２は、第２梁部４６２において、互いに接近して配置されるピエゾ抵抗素子ＲＹ２及びＲＺ２の両者を取り囲んで設けられている。以下、ピエゾ抵抗素子ＲＹ２とピエゾ抵抗素子ＲＺ２とからなるペアをピエゾ抵抗素子群ＲＹＺ２と称する。
【０２３５】
ガードリングＧＹＺ３は、第４梁部４６４において、互いに接近して配置されるピエゾ抵抗素子ＲＹ３及びＲＺ３の両者を取り囲んで設けられている。以下、ピエゾ抵抗素子ＲＹ３とピエゾ抵抗素子ＲＺ３とからなるペアをピエゾ抵抗素子群ＲＹＺ３と称する。
【０２３６】
ガードリングＧＹＺ４は、第４梁部４６４において、互いに接近して配置されるピエゾ抵抗素子ＲＹ４及びＲＺ４の両者を取り囲んで設けられている。以下、ピエゾ抵抗素子ＲＹ４とピエゾ抵抗素子ＲＺ４とからなるペアをピエゾ抵抗素子群ＲＹＺ４と称する。
【０２３７】
ガードリングＧＹＺ１〜ＧＹＺ４は、後述する接続領域ＣＹＺにより互いに電気的に接続されている。
【０２３８】
電圧印加部ＳＹＺは、ガードリングＧＹＺ１に電気的に接続されており、ガードリングＧＹＺ１に対し、直流のリング印加電圧ＶＧを印加する。ところで、ガードリングＧＹＺ１〜ＧＹＺ４は、接続領域ＣＹＺにより互いに電気的に接続されているので、全てのガードリングＧＹＺ１〜ＧＹＺ４に共通のリング印加電圧ＶＧが印加される。
【０２３９】
次に、図９及び図１０を参照して、個々のピエゾ抵抗素子ＲＸ１〜ＲＸ４、及び、個々のピエゾ抵抗素子群ＲＹＺ１〜ＲＹＺ４について説明する。
【０２４０】
図９（Ａ）は、ピエゾ抵抗素子ＲＸ１〜ＲＸ４から任意に抜き出した１個のピエゾ抵抗素子ＲＸ付近の拡大平面図である。図９（Ｂ）は、図９（Ａ）をＥ−Ｅ線に沿って切断した断面切り口を示す図である。図９（Ｃ）は、図９（Ａ）をＦ−Ｆ線に沿って切断した断面切り口を示す図である。
【０２４１】
まず、図９を参照して、Ｘ軸用のピエゾ抵抗素子ＲＸの好適例について説明する。
【０２４２】
ピエゾ抵抗素子ＲＸは、梁部４６の上面４６ａに設けられた凸条として形成されている。ピエゾ抵抗素子ＲＸは、長尺な矩形状の平面形状を有している。平面視で、ピエゾ抵抗素子ＲＸの長辺は、梁部４６の延在する方向に平行に配置されている。ピエゾ抵抗素子ＲＸは、第２導電型としてのｐ型の単結晶シリコンで形成されている。
【０２４３】
ピエゾ抵抗素子ＲＸの近傍には、コンタクト領域ＣＡＸ，ＣＡＸと、配線ＷＸ，ＷＸとが設けられている。そして、ピエゾ抵抗素子ＲＸの周囲は、ガードリングＧＸで囲まれている。
【０２４４】
コンタクト領域ＣＡＸ，ＣＡＸは、ピエゾ抵抗素子ＲＸと電気的に接続されている。詳細には、コンタクト領域ＣＡＸ，ＣＡＸは、ピエゾ抵抗素子ＲＸと配線ＷＸ，ＷＸとの間に介在し、ピエゾ抵抗素子ＲＸに対して電流を供給する。コンタクト領域ＣＡＸ，ＣＡＸは、ピエゾ抵抗素子ＲＸの両端部付近の半導体層５６ａ（図８）に形成されている。コンタクト領域ＣＡＸ，ＣＡＸは、平面形状が矩形状であり、矩形の長辺は梁部４６の延在する方向に平行に配置されている。コンタクト領域ＣＡＸ，ＣＡＸには、ピエゾ抵抗素子ＲＸの両端部が一部オーバーラップして配置されている。コンタクト領域ＣＡＸ，ＣＡＸは例えばｐ＋型とする。
【０２４５】
ピエゾ抵抗素子ＲＸ、コンタクト領域ＣＡＸ，ＣＡＸ及びガードリングＧＸを覆って、梁部４６の上面４６ａ上には、ＮＳＧ（Ｎｏｎｄｏｐｅｄ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜７６が形成されている。ＮＳＧ膜７６は、ピエゾ抵抗素子ＲＸ、コンタクト領域ＣＡＸ，ＣＡＸ及びガードリングＧＸの保護膜として機能する。ＮＳＧ膜７６の厚みは、例えば約２５ｎｍとする。ＮＳＧ膜７６のコンタクト領域ＣＡＸ，ＣＡＸに対応する領域には、コンタクト領域ＣＡＸ，ＣＡＸに至るコンタクトホールＨＸ，ＨＸが形成されている。
【０２４６】
さらに、ＮＳＧ膜７６上には、ＮＳＧ膜７６及び配線ＷＸを覆って、シリコン窒化膜７８が形成されている。シリコン窒化膜７８の厚みは、例えば約２０ｎｍとする。
【０２４７】
配線ＷＸ，ＷＸは、コンタクトホールＨＸ，ＨＸを埋め込んで形成されている。配線ＷＸ，ＷＸとコンタクト領域ＣＡＸ，ＣＡＸとは電気的に接続されている。配線ＷＸ，ＷＸ及びコンタクト領域ＣＡＸ，ＣＡＸを介してピエゾ抵抗素子ＲＸには、素子印加電圧Ｖｉｎ（約＋３Ｖ）が印加される。配線ＷＸ，ＷＸは、ピエゾ抵抗素子ＲＸの長辺と平行に、ガードリングＧＸの外側に向かって延在している。
【０２４８】
ガードリングＧＸは、ピエゾ抵抗素子ＲＸの周囲、より正確には、ピエゾ抵抗素子ＲＸ及びコンタクト領域ＣＡＸ，ＣＡＸの周囲を囲んで設けられている。ガードリングＧＸは、半導体層５６ａに形成されており、高濃度第１導電型としてのｎ＋型の領域である。
【０２４９】
ガードリングＧＸは、ガードリング長辺ＧＸＬ，ＧＸＬと、ガードリング短辺ＧＸＳ，ＧＸＳとが切れ目なく接続された矩形環状の平面形状を有している。ここで、ガードリング長辺ＧＸＬ，ＧＸＬは、配線ＷＸ及びピエゾ抵抗素子ＲＸの長辺の延在方向と平行に配置されている。また、ガードリング短辺ＧＸＳ，ＧＸＳは、配線ＷＸ及びピエゾ抵抗素子ＲＸの長辺の延在方向と直交して配置されている。なお、ガードリング長辺ＧＸＬとガードリング短辺ＧＸＳとの長さには、“ガードリング長辺ＧＸＬ＞ガードリング短辺ＧＸＳ”という関係が成り立つ。
【０２５０】
ガードリングＧＸには、素子印加電圧Ｖｉｎ（約＋３Ｖ）と同符号であり、かつ素子印加電圧Ｖｉｎよりも絶対値が大きいリング印加電圧ＶＧ（約＋６Ｖ）が印加される。その結果、電気的に浮遊した状態に保持されている半導体層５６ａは、ピエゾ抵抗素子ＲＸに対して逆バイアス状態に保たれる。
【０２５１】
さらに、半導体層５６ａには、ｎ＋型（高濃度第１導電型）の領域である接続領域ＣＸが形成されている。接続領域ＣＸは、ガードリングＧＸと他のガードリング（不図示）との間を電気的に接続している。
【０２５２】
次に、図１０を参照して、Ｙ軸及びＺ軸用のピエゾ抵抗素子群ＲＹＺについて説明する。図１０（Ａ）は、ピエゾ抵抗素子群ＲＹＺ１〜ＲＹＺ４から任意に抜き出した１個のピエゾ抵抗素子群ＲＹＺ付近の拡大平面図である。図１０（Ｂ）は、図１０（Ａ）をＨ−Ｈ線に沿って切断した断面切り口を示す図である。図１０（Ｃ）は、図１０（Ａ）をＩ−Ｉ線に沿って切断した断面切り口を示す図である。
【０２５３】
ピエゾ抵抗素子群ＲＹＺを構成する２個のピエゾ抵抗素子ＲＹ及びＲＺのそれぞれは、ピエゾ抵抗素子ＲＸと同様の構造である。
【０２５４】
また、ピエゾ抵抗素子ＲＹの周囲に設けられるコンタクト領域ＣＡＹ及び配線ＷＹのそれぞれも、ピエゾ抵抗素子ＲＸにおけるコンタクト領域ＣＡＸ及び配線ＷＸと同様の構造である。
【０２５５】
さらにまた、ピエゾ抵抗素子ＲＺの周囲に設けられるコンタクト領域ＣＡＺ及び配線ＷＺのそれぞれも、ピエゾ抵抗素子ＲＸにおけるコンタクト領域ＣＡＸ及び配線ＷＸと同様の構造である。
【０２５６】
したがって、これらの部品については説明を省略し、ピエゾ抵抗素子群ＲＹＺとピエゾ抵抗素子ＲＸとの相違点を中心に説明する。
【０２５７】
ピエゾ抵抗素子群ＲＹＺは、ピエゾ抵抗素子ＲＹとピエゾ抵抗素子ＲＺとから構成される。ピエゾ抵抗素子ＲＹとピエゾ抵抗素子ＲＺとは互いに同形であり、平行に配置されている。ピエゾ抵抗素子群ＲＹＺの周囲は共通のガードリングＧＹＺで囲まれている。
【０２５８】
ピエゾ抵抗素子群ＲＹＺにおいては、ＮＳＧ膜９０は、ピエゾ抵抗素子ＲＹ及びＲＺ、コンタクト領域ＣＡＹ及びＣＡＺ、並びにガードリングＧＹＺを覆って、梁部４６の上面４６ａ上に形成されている。
【０２５９】
ガードリングＧＹＺは、ピエゾ抵抗素子群ＲＹＺの周囲、より正確には、ガードリングＧＹＺは、ピエゾ抵抗素子ＲＹ及びＲＺ、並びに、コンタクト領域ＣＡＹ，ＣＡＹ及びＣＡＺ，ＣＡＺの周囲を囲んで設けられている。ガードリングＧＹＺは、高濃度第１導電型としてのｎ＋型の領域であり、半導体層５６ａに形成されている。
【０２６０】
ガードリングＧＹＺは、ガードリング長辺ＧＹＺＬ，ＧＹＺＬと、ガードリング短辺ＧＹＺＳ，ＧＹＺＸとが切れ目なく接続された矩形環状の平面形状を有している。ここで、ガードリング長辺ＧＹＺＬ，ＧＹＺＬは、配線ＷＹ及びＷＺ並びにピエゾ抵抗素子ＲＹ及びＲＺの長辺の延在方向と平行に配置されている。また、ガードリング短辺ＧＹＺＳ，ＧＹＺＳは、配線ＷＹ及びＷＺ並びにピエゾ抵抗素子ＲＹ及びＲＺの長辺の延在方向と直交して配置されている。なお、ガードリング長辺ＧＹＺＬとガードリング短辺ＧＹＺＳとの長さには、“ガードリング長辺ＧＹＺＬ＞ガードリング短辺ＧＹＺＳ”という関係が成り立つ。
【０２６１】
ガードリングＧＹＺには、素子印加電圧Ｖｉｎ（約＋３Ｖ）と同符号であり、かつ素子印加電圧Ｖｉｎよりも絶対値が大きいリング印加電圧ＶＧ（約＋６Ｖ）が印加される。その結果、電気的に浮遊した状態に保たれている半導体層５６ａは、ピエゾ抵抗素子群ＲＹＺに対して逆バイアス状態に保たれる。
【０２６２】
さらに、半導体層５６ａには、ｎ＋型（高濃度第１導電型）の領域である接続領域ＣＹＺが形成されている。接続領域ＣＹＺは、ガードリングＧＹＺと他のガードリング（不図示）との間を電気的に接続している。
【０２６３】
次に、加速度センサ４０及び半導体歪測定装置４９Ｘ，４９Ｙ，４９Ｚの動作について説明する。
【０２６４】
加速度センサ４０を用いて、加速度を測定するに当たっては、配線ＷＸ，ＷＹ及びＷＺに素子印加電圧Ｖｉｎ（約＋３Ｖ）を、及びガードリングＧＸ及びＧＹＺにリング印加電圧ＶＧ（約＋６Ｖ）を、それぞれ印加する。
【０２６５】
加速度センサ４０に測定すべき外力が加わると、錘部４４が外力の大きさに応じて変位する。錘部４４が変位すると、錘部４４を枠部４２に対して可撓的に支持している梁部４６が撓む（変形する）。
【０２６６】
すると、半導体歪測定装置４９Ｘ，４９Ｙ及び４９Ｚを構成するピエゾ抵抗素子ＲＸ１〜ＲＸ４，ＲＹ１〜ＲＹ４及びＲＺ１〜ＲＺ４の電気抵抗値が梁部４６の変形量に応じて変化する。その結果、半導体歪測定装置４９Ｘ，４９Ｙ及び４９Ｚのそれぞれが構成するホイートストンブリッジの出力電圧Ｖｏｕｔが変化する。
【０２６７】
この出力電圧Ｖｏｕｔを、加速度センサ４０の制御部等にあらかじめ記憶された変換式で変換することにより加えられた加速度の方向と大きさとが求められる。
【０２６８】
また、上述のように、ガードリングＧＸ及びＧＹＺには、素子印加電圧Ｖｉｎよりも大きなリング印加電圧ＶＧが印加されている。その結果、ピエゾ抵抗素子ＲＸ１〜ＲＸ４，ＲＹ１〜ＲＹ４及びＲＺ１〜ＲＺ４と、半導体層５６ａとは逆バイアス状態に保たれる。したがって、半導体層５６ａに結露等により電気流通路が形成されたとしても、ピエゾ抵抗素子ＲＸ１〜ＲＸ４，ＲＹ１〜ＲＹ４及びＲＺ１〜ＲＺ４から半導体層５６ａへとリーク電流が流れることがない。
【０２６９】
次に、加速度センサ４０及び半導体歪測定装置４９Ｘ，４９Ｙ，４９Ｚの奏する効果について説明する。
【０２７０】
半導体歪測定装置４９Ｘ，４９Ｙ，４９Ｚは、実施の形態１で説明した半導体歪測定装置２４と構成が同じである。したがって、半導体歪測定装置４９Ｘ，４９Ｙ，４９Ｚは、実施の形態１で説明したと同様の効果を奏する。
【０２７１】
特に、この実施の形態の半導体歪測定装置４９Ｘ，４９Ｙ，４９Ｚでは、ガードリング長辺ＧＸＬ，ＧＹＺＬを、梁部４６及び配線ＷＸ，ＷＹ，ＷＺの延在方向と平行に配置し、かつ、ガードリング短辺ＧＸＳ，ＧＹＺＳを、梁部４６及び配線ＷＸ，ＷＹ，ＷＺの延在方向と直交して配置している。これにより、ガードリングＧＸ，ＧＹＺの平面形状を矩形環状とすることができる。
【０２７２】
さらに、ガードリング長辺ＧＸＬ，ＧＹＺＬの長さを、ガードリング短辺ＧＸＳ，ＧＹＺＳの長さよりも長くすることにより、ガードリングＧＸ，ＧＹＺを、個々のピエゾ抵抗素子ＲＸ、及び、個々のピエゾ抵抗素子群ＲＹＺを過不足なく取り囲む平面形状とすることができる。
【０２７３】
その結果、ガードリングＧＸ，ＧＹＺの占めるスペースを小さくすることができる。これにより、梁部４６の幅を狭くすることが可能となり、より感度のよい加速度センサ４０を得ることができる。
【０２７４】
また、この実施の形態では、ピエゾ抵抗素子群ＲＹＺの周囲をガードリングＧＹＺで取り囲んでいる。つまり、間隔が短いために、独立にはガードリングを設置できない、２個のピエゾ抵抗素子ＲＹ及びＲＺを、１個のガードリングＧＹＺで囲んでいる。
【０２７５】
これにより、ピエゾ抵抗素子ＲＹ及びＲＺに対して、リーク電流を防止できる大きさの逆バイアス電圧を、実用上十分な均一さで印加できる。
【０２７６】
次に、加速度センサ４０及び半導体歪測定装置４９Ｘ，４９Ｙ，４９Ｚの設計条件について説明する。
【０２７７】
半導体歪測定装置４９Ｘ，４９Ｙ，４９Ｚは、実施の形態１で説明した半導体歪測定装置２４と構成が同じである。したがって、半導体歪測定装置４９Ｘ，４９Ｙ，４９Ｚは、実施の形態１で説明したと同様に設計条件を変更できる。
【図面の簡単な説明】
【０２７８】
【図１】（Ａ）は、実施の形態１の圧力センサの一部切欠斜視図である。（Ｂ）は、実施の形態１の圧力センサを（Ａ）のＡ−Ａ線に沿って切断した断面切り口を示す図である。
【図２】実施の形態１のセンサチップの拡大断面図である。
【図３】（Ａ）は、実施の形態１のセンサチップの薄膜部上における要部拡大平面図を示す。（Ｂ）は、実施の形態１のセンサチップのシリコン酸化膜上における要部拡大平面図である。
【図４】ホイートストンブリッジの回路構成を示す図である。
【図５】（Ａ）及び（Ｂ）は、実施の形態１の圧力センサの動作の説明に供する図である。
【図６】（Ａ）及び（Ｂ）は、実施の形態１の圧力センサの製造工程の説明に供する図である。
【図７】（Ａ）及び（Ｂ）は、実施の形態１の圧力センサの製造工程の説明に供する図である。
【図８】（Ａ）は、実施の形態２の加速度センサの平面図である。（Ｂ）は、（Ａ）をＣ−Ｃ線に沿って切断した断面切り口を示す図である。（Ｃ）は、（Ａ）をＤ−Ｄ線に沿って切断した断面切り口を示す図である。
【図９】（Ａ）は、任意に抜き出した１個のピエゾ抵抗素子付近の拡大平面図である。（Ｂ）は、（Ａ）をＥ−Ｅ線に沿って切断した断面切り口を示す図である。（Ｃ）は、（Ａ）をＦ−Ｆ線に沿って切断した断面切り口を示す図である。
【図１０】（Ａ）は、任意に抜き出した１個のピエゾ抵抗素子群付近の拡大平面図である。（Ｂ）は、（Ａ）をＨ−Ｈ線に沿って切断した断面切り口を示す図である。（Ｃ）は、（Ａ）をＩ−Ｉ線に沿って切断した断面切り口を示す図である。
【符号の説明】
【０２７９】
１０  圧力センサ
１２  収納容器
１２ａ  収納空間
１２ｂ  底板
１２ｃ  開口
１２ｄ  パイプ
１４  センサチップ
１６  薄膜部
１６ａ  半導体層
１６ｂ  絶縁層
１６ｃ  上面
１８  基板
１８ａ  第１面
１８ｂ  第２面
１８ｃ  穴
２０  ダイアフラム部
２２  周辺部
２４  半導体歪測定装置
２５  半導体歪ゲージ
Ｒ１〜Ｒ４  ピエゾ抵抗素子
Ｇ１〜Ｇ４  ガードリング
Ｃ１２，Ｃ２３，Ｃ３４  接続領域
Ｔ  端子
Ｓ，ＳＸ，ＳＹＺ  電圧印加部
２６  シリコン酸化膜
２８  コンタクトホール
Ｗ１〜Ｗ６，ＷＧ，ＷＸ，ＷＹ，ＷＺ  配線
３０  シリコン窒化膜
３２  スルーホール
Ｒ１Ｌ〜Ｒ４Ｌ  長辺
Ｒ１Ｓ〜Ｒ４Ｓ  短辺
Ｅ１  第１中間電極
Ｅ２  第２中間電極
Ｇ１Ｌ〜Ｇ４Ｌ  ガードリング長辺
Ｇ１Ｓ〜Ｇ４Ｓ  ガードリング短辺
３４  積層基板
３４ｂ  裏面
４０  加速度センサ
４２  枠部
４２ａ  上面
４２ｂ  下面
４２ｃ  内部空間
４２ｄ  内壁面
４４  錘部
４４ｂ  下面
４６  梁部
４６ａ  上面
４６１〜４６４  第１〜第４梁部
４８Ｘ，４８Ｙ，４８Ｚ  半導体歪ゲージ
４９Ｘ，４９Ｙ，４９Ｚ  半導体歪測定装置
５４  基板
５６  薄膜部
５６ａ  半導体層
５６ｂ  絶縁層
５８  構造体
６０  中央錘部
６０ａ  上面
６２  周辺錘部
６２ａ  上面
７６，９０  ＮＳＧ膜
７８  シリコン窒化膜
ＲＸ，ＲＸ１〜ＲＸ４，ＲＹ，ＲＹ１〜ＲＹ４，ＲＺ，ＲＺ１〜ＲＺ４  ピエゾ抵抗素子
ＲＹＺ，ＲＹＺ１〜ＲＹＺ４  ピエゾ抵抗素子群
ＧＸ，ＧＸ１〜ＧＸ４，ＧＹＺ，ＧＹＺ１〜ＧＹＺ４  ガードリング
ＧＸＬ，ＧＹＺＬ  ガードリング長辺
ＧＸＳ，ＧＹＺＳ  ガードリング短辺
ＣＡＸ，ＣＡＹ，ＣＡＺ  コンタクト領域
ＨＸ，ＨＹ，ＨＺ  コンタクトホール
ＣＸ，ＣＹＺ  接続領域
【図１】
2008082835.tif 000003
【図２】
2008082835.tif 000004
【図３】
2008082835.tif 000005
【図４】
2008082835.tif 000006
【図５】
2008082835.tif 000007
【図６】
2008082835.tif 000008
【図７】
2008082835.tif 000009
【図８】
2008082835.tif 000010
【図９】
2008082835.tif 000011
【図１０】
2008082835.tif 000012