(57)【要約】【課題】テストモードにおいて、隣接するワード線がショートした場合においても、正常な検出ができ、しかも、バースト長単位での検出と、異常である場合には、その救済が可能である半導体記憶装置を提供する。【解決手段】半導体記憶装のメモリバンクが、外部から入力される選択信号に応じて、複数のメモリユニットから出力されるデータを順次選択して出力する選択手段と、順次選択手段が順に出力したデータと外部から入力された参照データとを順に比較し、比較の結果が一致している場合には比較結果を正常として出力し、比較の結果が一致していない場合には比較結果を異常として出力する、順次比較手段と、順次比較手段が順に出力した比較結果が全て正常である場合には正常とし、比較結果が１つでも一致しない場合には異常とするメモリバンクの縮約結果を記憶する縮約結果記憶手段と、を有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数のメモリユニットから構成されるメモリバンクを具備する半導体記憶装置であり、
前記メモリユニットのそれぞれが、
外部から入力されたバースト読み出し命令に応じてデータを出力し、
前記メモリバンクが、
外部から入力される選択信号に応じて、前記複数のメモリユニットから出力されるデータを順次選択して出力する選択手段と、
前記順次選択手段が順に出力したデータと外部から入力された参照データとを順に比較し、前記比較の結果が一致している場合には比較結果を正常として出力し、前記比較の結果が一致していない場合には前記比較結果を異常として出力する、順次比較手段と、
前記順次比較手段が順に出力した比較結果が全て正常である場合には正常とし、前記比較結果が１つでも一致しない場合には異常とする前記メモリバンクの縮約結果を記憶する縮約結果記憶手段と、
を有することを特徴とする半導体記憶装置。
【請求項２】
前記メモリバンクが、
前記複数のメモリユニットの同一アドレスを救済単位として救済する救済手段、
を有し、
前記バースト読み出し命令のバースト長単位を前記救済単位と同じとする、
ことを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記半導体記憶装置が前記メモリバンクを複数有し、
前記複数のメモリバンクのそれぞれの縮約結果記憶手段から出力される縮約結果を、時分割して出力する時分割出力手段、
を有することを特徴とする請求項１または請求項２に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、特に、複数のデータ入出力端子を予め定められたデータ入出力端子に縮約させるテストモードを有する半導体記憶装置に関する。
【背景技術】
【０００２】
従来のダイナミックランダムアクセスメモリ（以下、ＤＲＡＭと称す）の概要について説明する。
メモリアレイおよび冗長メモリアレイの各々は、それぞれが１ビットのデータを記憶する複数のメモリセルを含む。複数のメモリセルはＭ個（ただし、Ｍは２以上の整数である）ずつグループ化され、各グループは行アドレスおよび列アドレスによって決定される所定のアドレスに配置される。メモリアレイと冗長メモリアレイとは、共通の行アドレスを有する。
【０００３】
行および列アドレスバッファは、外部から与えられるアドレス信号に基づいて行アドレス信号および列アドレス信号を生成し、生成した行および列信号を、それぞれ行デコーダおよび列デコーダに与える。
行デコーダは、行および列アドレスバッファから与えられた行アドレス信号に応答して、メモリアレイと冗長メモリアレイとの行アドレスを指定する。
列デコーダは、行および列アドレスバッファから与えられた列アドレス信号に応答して、メモリアレイの列アドレスを指定する。
【０００４】
列デコーダおよび冗長列デコーダ内には、メモリアレイのうちの不良なメモリセルを含む列アドレスおよびその列アドレスを置換される冗長メモリアレイの列アドレスをプログラムするためのヒューズ群が設けられている。
このヒューズ群によってプログラムされた不良な列アドレスに対応する列アドレス信号が入力された場合は、列デコーダはその列アドレスを指定せず、冗長列デコーダはその列アドレスの代わりにプログラムされた冗長メモリアレイの列アドレスを指定する。
すなわち、メモリアレイ内の不良メモリセルを含む不良メモリセル列は、冗長メモリアレイの正常なメモリセル列と置換される。
【０００５】
従来、このようなＤＲＡＭはテスタにより、データの書き込みおよび読み出しが正常であるか異常であるかのテストが行われている。
テスタは、メモリモジュールの選択したアドレスの記憶素子に特定のデータを書き込み、次に、メモリモジュールの先と同じアドレスの記憶素子から読み出したデータが、書き込んだデータと同一であるか否かの検出を行い、検出結果が同一である場合には選択したアドレスについて正常であり、一方、検出結果が同一でない場合には選択したアドレスについて異常である。
このテスタは、メモリモジュールの全アドレスについて同様のテストを実行することにより、メモリモジュールが正常であるか異常であるかを検出する。
【０００６】
このテストで、異常として検出されたアドレスについては、冗長回路に記憶され、以降、異常として検出されたアドレスは、冗長回路により、正常なアドレスに置換され、救済される。
なお、このような従来技術として、特許文献１が知られている。
【特許文献１】特開平１１−２３２８９６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、特許文献１に示す半導体記憶装置にあっては、異常であるか否かの検出を実行する判定回路が、メモリセルに予め同一のデータが書き込まれており、メモリセルから読み出した二組のデータの値が一致するか否かの検出を行っている。そのため、二組のデータの、隣接するワード線である場合、隣接するワード線がショートいている場合、同じ値となってしまい、正常な検出が出来ないという問題がある。
【０００８】
本発明は、このような事情に鑑みてなされたもので、その目的は、テストモードにおいて、隣接するワード線がショートした場合においても、正常な検出ができ、しかも、バースト長単位での検出と、異常である場合には、その救済が可能である半導体記憶装置を提供することにある。
【課題を解決するための手段】
【０００９】
この発明は上述した課題を解決するためになされたもので、請求項１に記載の発明は、複数のメモリユニットから構成されるメモリバンクを具備する半導体記憶装置であり、前記メモリユニットのそれぞれが、外部から入力されたバースト読み出し命令に応じてデータを出力し、前記メモリバンクが、外部から入力される選択信号に応じて、前記複数のメモリユニットから出力されるデータを順次選択して出力する選択手段と、前記順次選択手段が順に出力したデータと外部から入力された参照データとを順に比較し、前記比較の結果が一致している場合には比較結果を正常として出力し、前記比較の結果が一致していない場合には前記比較結果を異常として出力する、順次比較手段と、前記順次比較手段が順に出力した比較結果が全て正常である場合には正常とし、前記比較結果が１つでも一致しない場合には異常とする前記メモリバンクの縮約結果を記憶する縮約結果記憶手段と、を有することを特徴とする半導体記憶装置である。
【００１０】
請求項２に記載の発明は、前記メモリバンクが、前記複数のメモリユニットの同一アドレスを救済単位として救済する救済手段、を有し、前記バースト読み出し命令のバースト長単位を前記救済単位と同じとする、ことを特徴とする請求項１に記載の半導体記憶装置である。
【００１１】
請求項３に記載の発明は、前記半導体記憶装置が前記メモリバンクを複数有し、前記複数のメモリバンクのそれぞれの縮約結果記憶手段から出力される縮約結果を、時分割して出力する時分割出力手段、を有することを特徴とする請求項１または請求項２に記載の半導体記憶装置である。
【発明の効果】
【００１２】
この発明によれば、半導体記憶装置が、外部から入力される選択信号に応じて、複数のメモリユニットから出力されるデータを順次選択して出力する選択手段と、順次選択手段が順に出力したデータと外部から入力された参照データとを順に比較し、比較の結果が一致している場合には比較結果を正常として出力し、比較の結果が一致していない場合には比較結果を異常として出力する、順次比較手段と、順次比較手段が順に出力した比較結果が全て正常である場合には正常とし、比較結果が１つでも一致しない場合には異常とする前記メモリバンクの縮約結果を記憶する縮約結果記憶手段と、を有するようにしたことにより、テストモードにおいて、隣接するワード線がショートした場合においても、正常な検出ができ、しかも、バースト長単位での検出と、異常である場合には、その救済が可能となる効果を奏する。
【００１３】
また、本発明によれば、バースト読み出し命令のバースト長単位を救済単位と同じとしたことにより、救済のための回路が簡易となる効果を奏する。
【００１４】
また、本発明によれば、半導体記憶装置において、半導体記憶装置が前記メモリバンクを複数有し、複数のメモリバンクのそれぞれの縮約結果記憶手段から出力される縮約結果を、時分割して出力する時分割出力手段を有するようにしたことにより、テストモード時に使用されるデータ出力端子数を減じる効果を奏する。
【発明を実施するための最良の形態】
【００１５】
以下、図面を参照して、本発明の実施の形態について説明する。図１は、この発明の一実施形態による半導体記憶装置の１つのバンク内の構成を示す概略ブロック図である。
メモリバンク１は、メモリユニット１１、１２、１３および１４と、選択部５と、順次比較部６と、縮約結果記憶部７とを有する。
【００１６】
メモリユニット１１、１２、１３および１４は、外部から入力されたアドレスとバースト読み出し命令に応じて、前記入力されたアドレスに該当するデータを出力する。なお、各メモリユニット１１、１２、１３および１４には、１つのバースト読み出し命令に対して、同一のワードを選択するアドレスが入力されている。
【００１７】
また、メモリユニット１１、１２、１３および１４のそれぞれからデータが出力されることにより、半導体記憶装置がバースト読み出しのデータを出力することとなる。ここでは、メモリユニット１１、１２、１３および１４のそれぞれが１ビット出力することにより、４ビットのバースト読み出しとなる。
この場合、バースト長単位は、メモリユニット１１、１２、１３および１４の数である４となる。つまりバースト長単位は、４ビットとなる。
【００１８】
メモリユニット１１、１２、１３および１４のそれぞれは、情報を記憶するユニットであり、例えば、マットであり、外部からデータを書き込まれ記憶し、また、書き込まれたデータを外部から読み出される。
図２を用いて、一例としてのメモリユニット１１、１２、１３および１４の構成を説明する。
メモリユニット１１、１２、１３および１４は、それぞれ、ビット線ＢおよびＴと、ワード線Ｘと、で指定されるメモリセルを有する。メモリセルの出力はメモリユニット毎のセンスアンプを介して出力される。
【００１９】
一例としては、メモリユニット１４のビットアドレスＹが０番から１ＦＦ番に対応し、メモリユニット１３のビットアドレスＹが２００番から３ＦＦ番に対応し、メモリユニット１２のビットアドレスＹが４００番から５ＦＦ番に対応し、メモリユニット１１のビットアドレスＹが６００番から７ＦＦ番に対応する。
メモリユニット１４のビットアドレスＹがβ番であるとすると、メモリユニット１３のビットアドレスＹが２００＋β番であり、メモリユニット１２のビットアドレスＹが３００＋β番であり、メモリユニット１１のビットアドレスＹが６００＋β番である、としてそれぞれのメモリバンクのビットアドレスＹが指定される。
また、メモリユニット１１、１２、１３および１４のワードアドレスＸは０番から１ＦＦ番であり、共通のワード線Ｘで、メモリユニット１１、１２、１３および１４のワードアドレスが指定される。
【００２０】
図１の説明に戻り、選択部５は、外部から入力される選択信号に応じて、メモリユニット１１、１２、１３および１４から出力されるデータを選択して、順次比較部６に順次出力する。
つまり、選択部５は、メモリユニット１１、１２、１３および１４からパラレルに出力されるデータを、外部から入力される選択信号に応じて、順次比較部６にシリアルに出力する。
【００２１】
順次比較部６は、選択部５が選択して順次出力したデータと、外部から入力された参照データとを順に比較し、比較の結果が一致している場合には比較結果を正常として出力し、比較の結果が一致していない場合には前記比較結果を異常として順次出力する。
順次比較部６は、例えば、排他的論理和の論理回路である。
【００２２】
縮約結果記憶部７は、順次比較部６が順次出力した比較結果が全て正常である場合には正常として記憶し、比較結果が１つでも一致しない場合には異常として、メモリユニット１１、１２、１３および１４の縮約結果を記憶する。
この縮約結果記憶部７は、例えば、フリップフロップである。
また、縮約結果記憶部７は、外部からの読み出しコマンド、例えば、リードコマンドＲＥＡＤに応じて、記憶している縮約結果を対応する出力端子に出力する。
【００２３】
なお、この縮約結果記憶部７は、メモリテストにおいて、正常として初期化される。その後、この縮約結果記憶部７には、テスト結果が順次入力され、縮約結果記憶部７は、一致しない場合には異常の値を記憶し、その後初期化されるまで、異常の値を記憶する。
この縮約結果記憶部７が記憶する縮約結果とは、メモリバンク毎の救済ユニット単位での結果であり、メモリテストをパスしたかフェイルしたかの、つまり、正常であるか異常であるかの、１ビットの結果である。
【００２４】
図３を用いて、縮約結果記憶部７の一例としての回路構成について説明する。
ここでは、縮約結果記憶部７が出力する縮約結果を、H（ハイレベル）”を正常とし、“L（ローレベル）”を異常として、説明する。
一例としての縮約結果記憶部７は、ＲＳ−ＦＦ（フリップフロップ）として構成される。このＲＳ−ＦＦのリセット側には、Readコマンド時に外部から入力されるResetパルスが入力され、ＲＳ−ＦＦの初期状態として “H（ハイレベル）”を縮約結果として出力する。
また、ＲＳ−ＦＦのセット側には、順次比較部６からの比較結果が、順次入力される。
このＲＳ−ＦＦのセット側に入力される順次比較部６からの比較結果に、不一致である“L（ローレベル）”が１ビットでもあると、このＲＳ−ＦＦは、縮約結果として“L（ローレベル）”を出力する。
【００２５】
図１の説明に戻り、メモリバンク１は、メモリバンク毎のメモリユニットの同一アドレスを救済単位として救済する救済部８を有している。
救済部８は、例えば、ヒューズのセットにより、救済する１つのアドレスを記憶している。
なお、ここで、バースト長単位と救済単位との長さを同じとしている。
【００２６】
以上のような構成により、バースト長単位で読み出した場合に、１つでも異常がある場合には、バースト長単位を救済単位とした救済が可能となり、救済が容易となる。
つまり、１救済長単位と１バースト長単位を同じとすることにより、救済のための回路構成が容易となる、という効果がある。
【００２７】
次に、図４を用いて、縮約テストを実行した場合の、図１の一実施形態による半導体記憶装置の１つのバンク内の構成の、動作について説明する。
なお、予めメモリユニット１１には、参照データが書き込まれているものとする。また、縮約結果記憶部７は、縮約テストの開始において、その値が正常として初期化されている。
【００２８】
まず、外部からのバースト読み出し命令に応じて、メモリユニット１１がデータＤ１を出力し、メモリユニット１２がデータＤ２を出力し、メモリユニット１３がデータＤ３を出力し、メモリユニット１４がデータＤ４を出力する。
【００２９】
選択部５は、まず、メモリユニット１１を選択する選択信号が外部より入力されることより、メモリユニット１１が出力するデータＤ１を選択し、選択したデータＤ１を順次比較部６に出力する。
【００３０】
次に、順次比較部６には、選択部５から選択されたデータＤ１と、外部から入力された参照データＲＤ１とが、入力され、入力されたデータＤ１と参照データＲＤ１とを比較し、比較した結果である比較結果Ｘ１を、縮約結果記憶部７に出力する。
【００３１】
縮約結果記憶部７は、順次比較部６から入力された比較結果Ｘ１を内部に縮約結果Ｙ１として記憶し、縮約結果Ｙ１を出力する。この場合、比較結果Ｘ１と縮約結果Ｙ１とは、一致する。
【００３２】
その後、選択部５に、メモリユニット１２，１３および１４を選択する選択信号が外部より順次入力されることより、選択部５は、メモリユニット１２が出力するデータＤ２、メモリユニット１３が出力するデータＤ３、および、メモリユニット１４が出力するデータＤ４を順次選択し、選択したデータＤ２、Ｄ３およびＤ４を順次比較部６に順次出力する。
順次比較部６は、選択部５から順次出力されたデータＤ２、Ｄ３およびＤ４と、外部から順次入力された参照データＲＤ２、ＲＤ３およびＲＤ４とを、順次比較し、比較結果Ｘ２、Ｘ３およびＸ４を、縮約結果記憶部７に順次出力する。
ここでは、順次比較部６は、メモリユニット１１からのデータＤ２と参照データＲＤ２とを比較した比較結果Ｘ２と、メモリユニット１１からのデータＤ３と参照データＲＤ３とを比較した比較結果Ｘ３と、メモリユニット１１からのデータＤ４と参照データＲＤ４とを比較した比較結果Ｘ４と、を縮約結果記憶部７に順次出力する。
【００３３】
縮約結果記憶部７は、順次比較部６から順次入力された比較結果Ｘ１、Ｘ２、Ｘ３およびＸ４に基づいて縮約結果Ｙ２、Ｙ３およびＹ４を順次記憶する。
この縮約結果記憶部７が、最終的に記憶する縮約結果Ｙ４の値は、順次比較部６から順次入力された比較結果Ｘ１、Ｘ２、Ｘ３およびＸ４が全て正常であれば正常を示す値であり、比較結果Ｘ１、Ｘ２、Ｘ３およびＸ４に１つでも異常があれば異常を示す値である。
【００３４】
以上により、１つのメモリバンクについてのバースト読み出しについての縮約結果が、正常または異常という１ビットの情報として、縮約結果記憶部７に記憶することが可能となる。
【００３５】
次に、図５を用いて、複数のバンクから出力される縮約結果を、出力端子の数を減少させて出力する出力構成について説明する。同図において図１の各部に対応する部分には同一の符号を付け、その説明を省略する。
【００３６】
図５のメモリバンクＢＡＮＫ０からＢＡＮＫ７は、それぞれ図１のメモリバンク１である。メモリバンクＢＡＮＫ０からＢＡＮＫ７のそれぞれの縮約結果記憶部７は、該当するメモリバンクＢＡＮＫ０からＢＡＮＫ７の縮約結果を記憶している。
【００３７】
例えば、外部のテスタが、メモリバンクＢＡＮＫ０に対して、参照データを書き込み、図１および図４を用いて説明した縮約テストを実行し、縮約テストの縮約結果が、メモリバンクＢＡＮＫ０の縮約結果記憶部７に記憶されている。
同様に、外部のテスタが、順次メモリバンクＢＡＮＫ１から７に対して、上記メモリバンクＢＡＮＫ０に対して実行したテストを順次実行し、メモリバンクＢＡＮＫ１から７のそれぞれの縮約結果記憶部７に、該当するメモリバンクＢＡＮＫ１から７の縮約結果が記憶されている。
【００３８】
まず、メモリバンクＢＡＮＫ０からＢＡＮＫ７のそれぞれは、外部から入力されるリードコマンドＲＥＡＤに応じて、それぞれの縮約結果記憶部７に記憶している縮約結果を出力する。
【００３９】
次に、時分割出力部２０から２３は、メモリバンクＢＡＮＫ０からＢＡＮＫ７のそれぞれの縮約結果記憶部７から出力される縮約結果を、対応する出力端子ＤＱ０からＤＱ３に、外部から入力されるクロック信号ＣＫに同期して、時分割して出力する。
具体的には、時分割出力部２０から２３のそれぞれは、２つのメモリバンクの縮約結果記憶部７から出力される縮約結果を、外部から入力されるクロック信号ＣＫの立ち上がりと立ち下りで切り替えることにより時分割し、対応する出力端子ＤＱ３から出力端子ＤＱ０に出力する。
【００４０】
ここでは、時分割出力部２３は、メモリバンクＢＡＮＫ０とＢＡＮＫ１との縮約結果記憶部７から出力される縮約結果を、時分割して出力端子ＤＱ３に出力する。
また、時分割出力部２２は、メモリバンクＢＡＮＫ２とＢＡＮＫ３との縮約結果記憶部７から出力される縮約結果を、時分割して出力端子ＤＱ２に出力する。
また、時分割出力部２１は、メモリバンクＢＡＮＫ４とＢＡＮＫ５との縮約結果記憶部７から出力される縮約結果を、時分割して出力端子ＤＱ１に出力する。
また、時分割出力部２０は、メモリバンクＢＡＮＫ６とＢＡＮＫ７との縮約結果記憶部７から出力される縮約結果を、時分割して出力端子ＤＱ０に出力する。
【００４１】
次に、図６を用いて、図５の出力端子の数を減少させて出力する出力構成の動作について説明する。
まず、縮約結果を読み出すコマンドであるリードコマンドＲＥＡＤが、外部から入力される。
次に、メモリバンクＢＡＮＫ０からＢＡＮＫ７のそれぞれは、リードコマンドＲＥＡＤの入力に応じて、縮約結果記憶部７から縮約結果を出力する。
【００４２】
時分割出力部２３は、外部から入力されたリードコマンドＲＥＡＤに応じて、リードコマンドＲＥＡＤが入力された次のクロック信号の周期の立ち上がりで、メモリバンクＢＡＮＫ０の縮約結果を出力端子ＤＱ３に出力し、続くクロック信号の周期の立ち下がりで、メモリバンクＢＡＮＫ１の縮約結果を出力端子ＤＱ３に出力する。
【００４３】
同時に、時分割出力部２０から２２も、時分割出力部２３と同様に、次の動作をする。
時分割出力部２２は、外部から入力されたリードコマンドＲＥＡＤに応じて、リードコマンドＲＥＡＤが入力された次のクロック信号の周期の立ち上がりで、メモリバンクＢＡＮＫ２の縮約結果を出力端子ＤＱ２に出力し、続くクロック信号の周期の立ち下がりで、メモリバンクＢＡＮＫ３の縮約結果を出力端子ＤＱ３に出力する。
時分割出力部２１は、外部から入力されたリードコマンドＲＥＡＤに応じて、リードコマンドＲＥＡＤが入力された次のクロック信号の周期の立ち上がりで、メモリバンクＢＡＮＫ４の縮約結果を出力端子ＤＱ１に出力し、続くクロック信号の周期の立ち下がりで、メモリバンクＢＡＮＫ５の縮約結果を出力端子ＤＱ１に出力する。
時分割出力部２０は、外部から入力されたリードコマンドＲＥＡＤに応じて、リードコマンドＲＥＡＤが入力された次のクロック信号の周期の立ち上がりで、メモリバンクＢＡＮＫ６の縮約結果を出力端子ＤＱ０に出力し、続くクロック信号の周期の立ち下がりで、メモリバンクＢＡＮＫ７の縮約結果を出力端子ＤＱ０に出力する。
【００４４】
テスタは、出力端子ＤＱ０からＤＱ３から出力された縮約結果を参照し、縮約結果が異常であることを検出した場合には、異常である出力端子に該当するメモリバンクの救済部８に、救済情報を記憶する。
【００４５】
以上により、時分割出力部２０から２３を用いることにより、少ない出力端子ＤＱ０から３により、縮約結果が出力することが可能となる。
これにより、チップサイズを小さくなり、同測数のチップのパッド数が制限されるようになった場合においても、メモリテストである測定に使用する出力端子の数を低減することが可能であるため、従来の救済単位ごとにパラレルに出力する方式に比較して、同時に測定できるチップが増えるため、メモリテストのスループットが向上するという効果がある。
【００４６】
なお、実施の形態においては、出力端子ＤＱ０からＤＱ３を、テストモードにおける出力端子としてのみ説明したが、この端子ＤＱ０からＤＱ３は、通常のモードにおいては、入出力端子ＤＱ０から入出力端子ＤＱ３として、リードまたはライトに用いる端子である。
【００４７】
以上、この発明の実施形態を図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計等も含まれる。
【産業上の利用可能性】
【００４８】
本発明は半導体記憶装置、特に、半導体記憶装置の縮約テストに用いて好適である。
【図面の簡単な説明】
【００４９】
【図１】この発明の一実施形態による半導体記憶装置の１つのバンク内の構成を示す概略ブロック図である。
【図２】一例としてのメモリバンクの構成を示す構成図である。
【図３】一例としての縮約結果記憶部の回路構成を示す回路図である。
【図４】図１のバンク内の構成の縮約テストを実行した場合のシーケンス図である。
【図５】複数のバンクから出力される縮約結果を、出力端子の数を減少させて出力する出力構成図である。
【図６】図５の出力端子の数を減少させて出力する出力構成の動作を説明するシーケンス図である。
【符号の説明】
【００５０】
１  メモリバンク
５  選択部
６  順次比較部
７  縮約結果記憶部
８  救済部
１１、１２、１３、１４  メモリユニット
２０、２１、２２、２３  時分割出力部
ＤＱ０、ＤＱ１、ＤＱ２、ＤＱ３  出力端子
ＢＡＮＫ０、ＢＡＮＫ１、ＢＡＮＫ２、ＢＡＮＫ３、ＢＡＮＫ４、ＢＡＮＫ５、ＢＡＮＫ６、ＢＡＮＫ７  メモリバンク
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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