(57)【要約】【課題】トランジスタ特性の経時変化が小さくかつキャリア移動度が高速でありながらも、リーク電流の発生を小さく抑えた薄膜トランジスタを、工程を追加することなく得ることが可能な製造方法を提供する。【解決手段】基板１上のゲート電極２を覆う状態で、ゲート絶縁膜３および第１半導体膜４を成膜し、ゲート電極２の中央部上に光透過性の絶縁性パターン５を形成し、さらに第２半導体膜６で覆う。絶縁性パターン５をストッパとした第２半導体膜６のパターンエッチングにより、第２半導体膜６を絶縁性パターン５の中央部上で分離したソース／ドレイン領域６ｓ，６ｄを形成する。ソース／ドレイン領域６ｓ，６ｄおよび絶縁性パターン５上からレーサ光Ｌｈを照射することにより、ソース／ドレイン領域６ｓ，６ｄを結晶化すると共に、絶縁性パターンのみが積層された部分の下層で結晶性が高く、ソース／ドレイン領域６ｓ，６ｄと絶縁性パターン５との両方が積層された部分の下層で結晶性が低くなるように、第１半導体膜４を結晶化する。【選択図】図１
2008085091.tif 000002
【特許請求の範囲】
【請求項１】
基板上のゲート電極を覆う状態で、ゲート絶縁膜および第１半導体膜をこの順で成膜する工程と、
前記ゲート電極の中央部に重なる前記第１半導体膜上に、光透過性の絶縁性パターンを形成する工程と、
前記絶縁性パターンを覆う状態で前記第１半導体膜上に第２半導体膜を成膜する工程と、
前記絶縁性パターンをストッパとした前記第２半導体膜のパターンエッチングにより、当該第２半導体膜を前記絶縁性パターンの中央部上で分離したソース／ドレイン領域を形成する工程と、
前記ソース／ドレイン領域および絶縁性パターン上からレーザ光を照射することにより、前記ソース／ドレイン領域を結晶化すると共に、当該絶縁性パターンのみが積層された部分の下層における結晶性が当該ソース／ドレイン領域と絶縁性パターンとの両方が積層された部分の下層における結晶性よりも高くなるように前記第１半導体膜を結晶化する工程とを行う
ことを特徴とする薄膜トランジスタの製造方法。
【請求項２】
請求項１記載の薄膜トランジスタの製造方法において、
前記第２半導体膜のパターンエッチングに続けて、前記絶縁膜パターンの露出部分をエッチングすることにより、当該絶縁膜パターンの中央部分を薄膜化する
ことを特徴とする薄膜トランジスタの製造方法。
【請求項３】
請求項２記載の薄膜トランジスタの製造方法において、
前記絶縁膜パターンのエッチングは、当該絶縁性パターンの薄膜化部分における前記レーザ光の反射率が、当該絶縁性パターンの非エッチング部分における当該レーザ光の反射率よりも充分に低くなるように、エッチング量を調整して行われる
ことを特徴とする薄膜トランジスタの製造方法。
【請求項４】
請求項１記載の薄膜トランジスタの製造方法において、
前記第２半導体膜をパターンエッチングした後、光熱変換層を成膜し、当該光熱変換層の上方から前記レーザ光の照射を行う
ことを特徴とする薄膜トランジスタの製造方法。
【請求項５】
請求項４記載の薄膜トランジスタの製造方法において、
前記光熱変換層は高融点金属からなる
ことを特徴とする薄膜トランジスタの製造方法。
【請求項６】
請求項５記載の薄膜トランジスタの製造方法において、
前記レーザ光の照射によって前記ソース／ドレインの表面層に金属−半導体化合物層を形成する
ことを特徴とする薄膜トランジスタの製造方法。
【請求項７】
請求項６記載の薄膜トランジスタの製造方法において、
前記レーザ光の照射を行った後に、前記光熱変換層をパターニングしてソース電極／ドレイン電極を形成する
ことを特徴とする薄膜トランジスタの製造方法。
【請求項８】
ゲート電極、当該ゲート電極を覆うゲート絶縁膜、当該ゲート絶縁膜を介して前記ゲート電極を覆うチャネル部半導体薄膜、前記ゲート電極の中央部に重なる状態で当該チャネル部半導体薄膜上に設けられた光透過性の絶縁性パターン、および当該絶縁性パターンの両端上に重なる状態で前記チャネル部半導体薄膜上に積層された半導体薄膜からなるソース／ドレイン領域を、基板上に積層させた薄膜トランジスタにおいて、
前記チャネル部半導体薄膜は、上方に前記絶縁性パターンおよびソース／ドレイン領域が積層された部分の結晶性が、上方に当該絶縁性パターンのみが積層された部分の結晶性よりも低い
ことを特徴とする薄膜トランジスタ。
【請求項９】
基板上に画素駆動用の薄膜トランジスタを設けてなる表示装置であって、
前記薄膜トランジスタは、
ゲート電極、当該ゲート電極を覆うゲート絶縁膜、当該ゲート絶縁膜を介して前記ゲート電極を覆うチャネル部半導体薄膜、前記ゲート電極の中央部に重なる状態で当該チャネル部半導体薄膜上に設けられた光透過性の絶縁性パターン、および当該絶縁性パターンの両端上に重なる状態で前記チャネル部半導体薄膜上に積層された半導体薄膜からなるソース／ドレイン領域を、基板上に積層させ、
前記チャネル部半導体薄膜は、上方に前記絶縁性パターンおよびソース／ドレイン領域が積層された部分の結晶性が、上方に当該絶縁性パターンのみが積層された部分の結晶性よりも低い
ことを特徴とする表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタの製造方法、およびこの製造方法によって得られる薄膜トランジスタ、さらにはこの薄膜トランジスタを用いた表示装置に関する。
【背景技術】
【０００２】
フラットパネルディスプレイの１つとして、有機材料における電界発光（electroluminescence：ＥＬ）利用した有機ＥＬ素子を画素毎に設けた表示装置が注目されている。この表示装置、すなわち有機ＥＬディスプレイは、有機ＥＬ素子自体の発光現象を利用しているために視野角が広く、消費電力が低いなどの優れた特徴を備えている。また高精細度の高速ビデオ信号に対しても高い応答性を示すことから、特に映像分野等において、実用化に向けた開発が進められている。
【０００３】
有機ＥＬディスプレイの駆動方式のうち、各画素の有機ＥＬ素子に駆動用の画素回路を設けたアクティブマトリックス方式は、従来のパッシブマトリックス方式に比べて応答時間や解像度の点で優れている。このため、有機ＥＬ素子の特性を充分に引き出すことが可能な駆動方式と考えられている。
【０００４】
上記画素回路に用いられる薄膜トランジスタとしては、非晶質シリコン膜をチャネル領域に用いたＴＦＴ（非晶質シリコンＴＦＴ）と、非晶質シリコン膜へのレーザ光照射によって結晶化させた多結晶シリコン膜をチャネル領域に用いたＴＦＴ（多結晶シリコンＴＦＴ）とがある。
【０００５】
このうち、非晶質シリコンＴＦＴは、多結晶シリコンＴＦＴと比較して素子間の特性バラツキが少なく、またリーク電流を小さく抑えることができる。しかしながら、非晶質シリコンＴＦＴは、ゲート電極に電圧が印加された状態が続くと閾値電圧がシフトしてしまうことが知られている。そして、有機ＥＬディスプレイの薄膜トランジスタの中には、有機ＥＬ素子を発光させている限り通電した状態を維持することが必要なものもあるため、上記閾値電圧のシフトが起きやすい。これにより、有機ＥＬ素子に流れる電流量が変化してしまい、結果として画素間において有機ＥＬ素子の輝度にバラツキが生じてしまう。
【０００６】
一方、多結晶シリコンＴＦＴは、非晶質シリコンＴＦＴと比較してキャリアの移動度が１０倍から１００倍程度大きく、閾値電圧やオン電流の径時的な劣化も小さいという特徴がある。しかしながら、レーザ光照射による多結晶シリコン膜の形成におけるエネルギーばらつきに依存して素子間の特性バラツキが大きくなり、またリーク電流も大きい。
【０００７】
そこで、逆スタガー型のＴＦＴ構造において、ゲート側から多結晶シリコン膜と非晶質シリコン膜とを積層させたチャネル領域とすることで、多結晶シリコン膜によってキャリア移動度を大きく保ちつつ、非晶質シリコン膜の特性を損なわずにリーク電流を小さく抑える構成が提案されている（下記特許文献１参照）。
【０００８】
また以上のようなＴＦＴ構造の他にも、逆スタガー型のＴＦＴ構造において、非晶質シリコン膜のパターンからなるチャネル領域上で所定の間隔を設けてソース／ドレインを構成する非晶質シリコン層をパターン形成し、この上部においてさらに広い間隔を設けてソース／ドレイン電極をパターン形成した後に、レーザ光照射によってチャネル領域となる非晶質シリコン層の結晶化を行う構成が提案されている。このような構成によれば、デバイス構造を完成させた状態で、電気特性をモニターしながらレーザ光照射を行うことで、回路システムを構成するのに最適なＴＦＴを得ることが可能であるとしている（下記特許文献２参照）。
【０００９】
【特許文献１】特許第３１３２００５号公報
【特許文献２】特開平６−４５３５４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、特許文献１の構成では、チャネル領域を構成する非晶質シリコン膜の膜厚の調整により、リーク電流の低減が可能であると共に、オン電流の特性ばらつきを改善できる。しかしながら、チャネル領域が、多結晶シリコン膜と非晶質シリコン膜との積層構造であることから、非晶質シリコン膜の成膜工程を追加で行う必要があり、製造工程数が増加する。また、多結晶シリコン層と非晶質シリコン層との界面の制御が難しいために多結晶シリコン層形成後、大気中に表面がされられることで、表面酸化膜が形成される。その除去のために酸処理やプラズマ処理などを行なうが、それらの処理を均一に行なうことが難しいため、多結晶シリコン層表面の状態がばらついてしまう。その結果、多結晶シリコン層と非晶質シリコン層の界面の状態がばらつき）、オフ電流の特性バラツキが生じやすい。
【００１１】
また、特許文献２の構成では、デバイス構造を完成させた状態で電気特性をモニターしながらレーザ光照射を行うことで、回路システムを構成するのに最適なＴＦＴを得ることが可能であるとしている。しかしながら、１つのトランジスタ内で部分的に結晶性を制御することは難しく、多結晶シリコンＴＦＴなみの高いキャリア移動度を維持しつつ、非晶質シリコンＴＦＴなみの低いリーク電流を、１つのトランジスタにおいて実現することはできない。
【００１２】
そこで本発明は、トランジスタ特性の経時変化が小さくかつキャリア移動度が高速でありながらも、リーク電流の発生を小さく抑えた薄膜トランジスタを、工程を追加することなく得ることが可能な製造方法を提供すること、さらにはこのような薄膜トランジスタを用いることで表示特性に優れた表示装置を提供することを目的とする。
【課題を解決するための手段】
【００１３】
このような目的を達成するための本発明の薄膜トランジスタの製造方法は、先ず、基板上のゲート電極を覆う状態で、ゲート絶縁膜および第１半導体膜をこの順で成膜し、次にゲート電極の中央部に重なる前記第１半導体膜上に、光透過性の絶縁性パターンを形成する。その後、絶縁性パターンを覆う状態で、第１半導体膜上に第２半導体膜を成膜する。そして、絶縁性パターンをストッパとした第２半導体膜のパターンエッチングにより、当該第２半導体膜を絶縁性パターンの中央部上で分離したソース／ドレイン領域を形成する。しかる後に、ソース／ドレイン領域および絶縁性パターン上からレーザ光を照射する。このレーザ光の照射により、ソース／ドレイン領域を結晶化すると共に、絶縁性パターンのみが積層された部分の下層における結晶性が、当該ソース／ドレイン領域と絶縁性パターンとの両方が積層された部分の下層における結晶性よりも高くなるように第１半導体膜を結晶化する。
【００１４】
このような製造方法によって得られる本発明の薄膜トランジスタは、ゲート電極上にゲート絶縁膜を介して第１半導体膜からなるチャネル部半導体薄膜が設けられ、この上部にゲート電極の中央部に重なる状態で光透過性の絶縁性パターンが設けられ、さらに絶縁性パターンの両端上に重なる状態でチャネル部半導体薄膜上に積層されたソース／ドレイン領域が設けられた逆スタガ型になる。そして特に、チャネル部半導体薄膜は、上方に前記絶縁性パターンおよびソース／ドレイン領域が積層された部分の結晶性が、上方に当該絶縁性パターンのみが積層された部分の結晶性よりも低いものとなる。
【００１５】
また本発明は、上述した構成の薄膜トランジスタを画素駆動用として設けてなる表示装置でもある。
【００１６】
このような構成の薄膜トランジスタでは、チャネル部半導体薄膜の結晶性が、絶縁性パターンの中央下層において高く、ソース／ドレイン領域が積層されている絶縁性パターンの両端下層において低い。このため、チャネル部半導体薄膜の中部の結晶性が高い領域において、キャリアの移動度が径時的に劣化することなく高い値に確保される一方、その両脇に結晶性が低い領域が存在することにより、ドレイン端への電界集中によるリーク電流の増加が防止される。
【００１７】
以上のように、中央部で結晶性が高く、その両端で結晶性が低くなるような、チャネル部半導体薄膜（第１半導体膜）の結晶化は、絶縁性パターンおよびソース／ドレイン領域を介してレーザ光を照射することによって行われる。したがって、工程を追加することなく、チャネル部半導体薄膜に結晶性の異なる領域を形成することができる。
【発明の効果】
【００１８】
以上説明したように本発明によれば、キャリアの移動度を径時的な劣化なく高い値に確保して高速動作が可能でありながらも、リーク電流の発生が防止さられた薄膜トランジスタを工程を追加することなく得ることが可能になる。これにより、この薄膜トランジスタを画素駆動用に用いた表示装置における表示特性の向上を図ることが可能になる。
【発明を実施するための最良の形態】
【００１９】
以下本発明の実施の形態を図面に基づいて詳細に説明する。尚、各実施形態においては、薄膜トランジスタの製造方法、この製造方法によって得られる薄膜トランジスタの構成、この薄膜トランジスタを用いた表示装置の構成の順に説明する。
【００２０】
＜第１実施形態＞
図１〜図３は第１実施形態の製造方法を説明するための図である。
【００２１】
先ず、図１（１）に示すように、絶縁性の基板１上に、例えばモリブデン（Ｍｏ）からなるゲート電極２をパターン形成する。ここでは、この例えばスパッタ法によってＭｏ膜を１００ｎｍの膜厚で成膜し、次にフォトリソグラフィー技術によって形成したレジストパターンをマスクに用いてＭｏ膜をパターンエッチングすることにより、Ｍｏからなるゲート電極２を形成する。尚、ゲート電極２は、後の結晶化工程による熱で変質しにくい高融点金属であれば、Ｍｏからなることに限定されることはなく、どのような金属でも構わない。
【００２２】
続いてプラズマＣＶＤ法により、例えば窒化シリコン膜（膜厚２０ｎｍ）とこの上部の酸化シリコン膜（膜厚２９０ｎｍ）の積層からなるゲート絶縁膜３を形成する。このゲート絶縁膜３としては、このような積層構造に限定されることはなく、酸化シリコン膜、窒化シリコン膜、または酸化窒化シリコン膜などの単層膜、さらにはこれらの膜の積層膜として形成される。
【００２３】
次に、ゲート絶縁膜３上に、非晶質シリコン（α−Ｓｉ）からなる第１半導体膜４を、１５ｎｍの膜厚で成膜する。
【００２４】
続けて第１半導体膜４上において、ゲート電極２の中央部に重なる位置に、光透過性材料からなる絶縁性パターン５を形成する。この絶縁性パターン５は、以降に行うエッチングの際のエッチングストッパとして用いられるものである。またこの絶縁性パターン５は、以降に行うレーザ光の照射による結晶化工程において、レーザ光の透過率を制御する膜としても用いられる。このためここでは特に、絶縁性パターン５は、このレーザ光に対して光透過性を有する材料で構成されると共に、反射率が高く保たれるような膜厚ｔ０で形成される。
【００２５】
図２には、光透過性材料膜の膜厚ｔと、この材料膜に対してレーザ光のような光を照射した場合の反射率（Reflectance）との関係を示す。このグラフに示すように、材料膜の反射率は、その膜厚ｔによって周期的に変化することがわかる。そこでここでは、反射率ができるだけ高い範囲、好ましくは極大値を示す付近の膜厚で、絶縁性パターン５を形成しておくこととする。
【００２６】
このような絶縁性パターン５の形成は、例えばプラズマＣＶＤ法により、窒化シリコン膜を３００ｎｍの膜厚で成膜し、レジストパターンをマスクに用いたエッチングにより、ゲート電極２の中央部に重なる形状に窒化シリコン膜をパターニングすることによって行う。尚、絶縁性パターン５は、窒化シリコンからなるものに限定されることはなく、酸化シリコン膜、窒化シリコン膜、または酸化窒化シリコン膜などの単層膜、さらにはこれらの膜の積層膜として形成される。
【００２７】
尚、図２で示した絶縁性パターンの膜厚ｔと反射率との関係は、絶縁性パターン５の膜構成と、下地層の構成によってそれぞれ異なる周期を示す。このため、それぞれの構成毎に適する膜厚を選択して適用し、できるだけ振幅が大きくなる膜構成を選択し、その膜構成のなかでできるだけ反射率が高くなる膜厚ｔ０で絶縁性パターンを形成することが好ましい。
【００２８】
次に、絶縁性パターン５を覆う状態で第１半導体膜４上に重ねて、非晶質シリコン（α−Ｓｉ）からなる第２半導体膜６を５０ｎｍの膜厚で成膜する。この第２半導体膜６は、例えばｎ型の不純物を含有するｎ型非晶質シリコン膜として成膜されることとする。
【００２９】
以上の後、図１（２）に示すように、第２半導体膜６と第１半導体膜４とを島状のトランジスタ領域形状にパターニングする。この際、第２半導体膜６は、絶縁性パターン５の中央部上で分離して、２つの島状領域からなるソース／ドレイン領域６ｓ，６ｄを形成す。このようなパターニングは、レジストパターンをマスクに用いたエッチングによって行う。また、絶縁性パターン５をエッチングストッパとすることにより、絶縁性パターン５の下層の第１半導体薄膜６は、チャネル部半導体薄膜４ａとしてそのまま残す。
【００３０】
また以上のようなソース／ドレイン領域６ｓ，６ｄおよびチャネル部半導体薄膜４ａのパターン形成に引き続き、絶縁性パターン５の露出部分をエッチングすることにより、絶縁性パターン５の中央部分を薄膜化する。
【００３１】
この際、絶縁性パターン５の薄膜化部分の膜厚ｔ１は、以降に行うレーザ光の照射による結晶化工程において用いるレーザ光に対して、反射率が低く抑えられる値であり、少なくとも非エッチング部分における当該レーザ光の反射率よりも充分に低くなる値であることとする。例えば、絶縁性パターン５の屈折率ｎ、レーザ光の波長λである場合、絶縁性パターン５の薄膜化部分の膜厚ｔ１は、λ／４ｎ（２ｍ−３／２）＜ｔ１＜λ／４ｎ（２ｍ−１／２）の関係を満たすことが好ましい。尚、ｍは１以上の整数であることとする。
【００３２】
そして、先の図２のグラフにおいては、反射率ができるだけ低い範囲、好ましくは極小値を示す付近に、絶縁性パターン５の薄膜化部分の膜厚ｔ１を設定することが好ましい。
【００３３】
以上の後、図１（３）に示すように、ソース／ドレイン領域６ｓ，６ｄおよび絶縁性パターン５上からレーサ光Ｌｈを照射する。これにより、第１半導体膜（非晶質シリコン）からなるソース／ドレイン領域６ｓ，６ｄ、および第２半導体膜(非晶質シリコン）からなるチャネル部半導体薄膜４ａを結晶化する。この際、基板１上においてレーザ光Ｌｈを一定方向にスキャン照射することにより、例えばソース／ドレイン領域６ｓ，６ｄおよびチャネル部半導体薄膜４ａの全域にレーザ光Ｌｈを照射する。またレーザ光Ｌｈとしては、例えばＸｅＣｌエキシマレーザ光（波長λ＝３０８ｎｍ）が用いられる。尚、ここで用いるレーザ光は、ＸｅＣｌエキシマレーザ光に限定されることはなく、他のエキシマレーザ光であっても良く、さらにエキシマレーザ光のようなパルス波に限定されず、半導体レーザ光のような連続波を用いても良い。
【００３４】
またこのレーザ光照射においては、ここで作製される薄膜トランジスタに必要とされる特性（キャリア移動度）に合わせて、絶縁性パターン５における薄膜部分の下層のチャネル部半導体薄膜４ａ部分が充分に結晶化される程度に、レーザ光Ｌｈの照射強度が設定されることとする。
【００３５】
以上のようなレーザ光照射により、図３（１）に示すように、非晶質シリコンからなるソース／ドレイン領域６ｓ，６ｄを、結晶化によって多結晶シリコンとし、またｎ型の不純物の活性化を行う。一方、非晶質シリコンからなるチャネル部半導体薄膜４ａのうち、絶縁性パターン５の薄膜部分の下層を、充分に結晶化が進んだ結晶化チャネル領域４１とする。そして、絶縁性パターン５の非エッチング部分、すなわちソース／ドレイン領域６ｓ，６ｄと絶縁性パターン５が積層された部分の下層を、チャネル領域４１よりも結晶性が低いかまたは非晶質の低結晶化領域４２とする。また、ソース／ドレイン領域６ｓ，６ｄのみが積層されている部分の下部は、ソース／ドレイン領域６ｓ，６ｄと同程度に結晶化された多結晶領域４３とする。
【００３６】
次に、図３（２）に示すように、ソース／ドレイン領域６ｓ，６ｄに接続されたソース／ドレイン電極７ｓ，７ｄを形成する。ここでは例えば、下層から順にチタン膜（５０ｎｍ）／アルミニウム膜（２５０ｎｍ）／チタン膜（５０ｎｍ）から成る３層構造の金属層を成膜した後、この金属層をパターンエッチングすることにより、ソース・ドレイン電極７ｓ，７ｄを得る。
【００３７】
以上の後には、ここでの図示を省略したが、シリコン窒化膜２００ｎｍから成るパッシベーション膜を成膜し、コンタクトホール部のみパターニングして薄膜トランジスタ１０を完成させる。
【００３８】
このようにして、下層側から順に、ゲート電極２、ゲート絶縁膜３、チャネル部半導体薄膜４ａ、ソース／ドレイン領域６ｓ，６ｄを積層した逆スタガ構造の薄膜トランジスタ１０が得られる。この薄膜トランジスタ１０は、ゲート電極３の中央部に重なる状態で、チャネル部半導体薄膜４ａ上に光透過性の絶縁性パターン５が設けられ、この両端上にソース／ドレイン領域６ｓ，６ｄの端部が重ねて配置される。そして特に、チャネル部半導体薄膜４ａは、上層に絶縁性パターン５のみが積層された部分である結晶化チャネル領域４１と、上層に絶縁性パターン５およびソース／ドレイン領域６ｓ，６ｄが積層された部分である低結晶化領域４２と、上層にソース／ドレイン領域６ｓ，６ｄのみが積層された部分である多結晶領域４３とで構成されたものとなる。
【００３９】
このような構成の薄膜トランジスタ１０では、チャネル部半導体薄膜４ａの結晶性が、絶縁性パターン５の中央下層の結晶化チャネル領域４１において高く、ソース／ドレイン領域６ｓ，６ｄが積層されている絶縁性パターン５の両端下層の低結晶化領域４２において低い。このため、結晶性が高い結晶化チャネル領域４１において、キャリアの移動度が径時的に劣化することなく高い値に確保される一方、その両脇に結晶性が低い低結晶化領域４２が存在することにより、ドレイン端への電界集中によるリーク電流の増加が防止される。つまり、図中矢印で示したように、ソース／ドレイン領域６ｓ，６ｄ間を移動するキャリアは、結晶化チャネル領域４１の両端に位置する低結晶化領域４２を通過するため、この低結晶化領域４２が抵抗成分となって、トランジスタ特性ばらつきを抑制しつつオフ時のリーク電流を確実に防止できるのである。
【００４０】
そして以上のような、結晶化チャネル領域４１と低結晶化領域４２とが形成されるチャネル部半導体薄膜（第１半導体膜）４ａの結晶化は、図１（３）を用いて説明したように、オーバーエッチングによって中央部のみを薄膜化した絶縁性パターン５およびソース／ドレイン領域６ｓ，６ｄを介してレーザ光を照射することによって行われる。したがって、工程を追加することなく、絶縁性パターン５のオーバーエッチング量の調整のみによって、各部の結晶性を制御した結晶化を行うことができる。
【００４１】
さらに、この結晶化のためのレーザ光照射の後に、ソース／ドレイン電極７ｓ，７ｄを形成するため、ソース／ドレイン電極７ｓ，７ｄにアルミニウムなどの低抵抗・低融点の金属を用いることが可能である。
【００４２】
図４には、以上の構成の薄膜トランジスタ１０を用いて構成される表示装置の１画素分の構成例を示す。この図に示す表示装置１００は、例えば有機電界発光素子ＥＬを配列したフラットパネル型の表示装置であり、次のように構成されている。
【００４３】
薄膜トランジスタ１０が形成された基板１上には、平坦化絶縁膜１０１が設けられており、この平坦化絶縁膜１０１には、薄膜トランジスタ１０のソース／ドレイン配線７ｄに達する接続孔１０１ａが形成されている。平坦化絶縁膜１０１上には、接続孔１０１ａを介してソース／ドレイン配線７ｄに接続された画素電極１０２が設けられている。また、平坦化絶縁膜１０１上には画素電極１０２の周囲を覆う絶縁パターン１０３が設けられている。この絶縁パターン１０３から露出する画素電極１０２は、発光層を含む有機機能層１０４によって覆われている。そして、画素電極１０２との間に有機機能層１０４を狭持する状態で、対向電極１０５が設けられている。この対向電極１０５は、全画素に共通電極として形成されていて良い。また、画素電極１０２が陽極の場合には、対向電極１０５は陰極として形成され、この逆であっても良い。これにより、陽極または陰極となる画素電極１０２と対向電極１０５との間に有機機能層１０４を狭持してなる有機電界発光素子ＥＬが、薄膜トランジスタ１０に接続された状態となっている。
【００４４】
このような構成の表示装置１００においては、上述したように、キャリアの移動度を径時的な劣化なく高い値に確保して高速動作が可能でありながらも、リーク電流の発生が防止さられた薄膜トランジスタ１０を、画素電極１０２に接続させて画素駆動用として用いている。これにより、各画素の輝度バラツキを抑制することが可能になり、表示特性の向上を図ることができる。特に、電流駆動型の有機電界発光素子ＥＬは、高い電流での駆動がなされるため、このような薄膜トランジスタ１０を駆動用素子として用いたことにより、高輝度での安定した発光を行うことが可能である。
【００４５】
＜第２実施形態＞
図５〜図６は第２実施形態の製造方法を説明するための図である。
【００４６】
先ず、図５（１）に示すように、基板１上に、ゲート電極２、ゲート絶縁膜３、第１半導体膜４、絶縁性パターン５、および第２半導体膜６を形成し、さらに第１半導体膜４および第２半導体膜６をパターニングして島状のチャネル部半導体薄膜４ａおよびソース／ドレイン領域６ｓ，６ｄを形成するまでを、第１実施形態と同様に行う。
【００４７】
ただし、本第２実施形態では、絶縁性パターン５は、ソース／ドレイン領域６ｓ，６ｄをパターンエッチングする際のエッチングストッパとしてのみ用いられる。このため、絶縁性パターン５は、このエッチングストッパとして充分な膜厚を備えていれば良い。
【００４８】
次に、これらを覆う状態で、基板１上に光熱変換層１１を成膜する。ここでは、この例えばスパッタ法によってＭｏ膜を１００ｎｍの膜厚で成膜して光熱変換層１１とする。尚、光熱変換層１１としては、下層の非晶質シリコンからなるソース／ドレイン領域６ｓ，６ｄおよびチャネル部半導体薄膜４ａへの熱拡散速度が低く、後に行う結晶化工程で発生する熱によって変質し難いこと、この結晶化工程で使用されるレーザ光の吸収が高いこと、などの条件を満たせば、Ｍｏにかかわらずどのような金属で構成しても良く、高融点金属が好ましく用いられる。
【００４９】
その後、図５（２）に示すように、光熱変換層１１上からレーザ光Ｌｈを照射する。これにより、第１半導体膜（非晶質シリコン）からなるソース／ドレイン領域６ｓ，６ｄ、および第２半導体膜(非晶質シリコン）からなるチャネル部半導体薄膜４ａを結晶化する。また、ソース／ドレイン領域６ｓ，６ｄと光熱変換層１１とが接する界面に、高融点金属をシリサイド化させたシリサイド層１２を成長させる。
【００５０】
この際、基板１上においてレーザ光Ｌｈを一定方向にスキャン照射することにより、例えばソース／ドレイン領域６ｓ，６ｄおよびチャネル部半導体薄膜４ａの全域上にレーザ光Ｌｈを照射する。ここで用いるレーザ光Ｌｈとしては、例えば波長８００ｎｍ帯のレーザ光Ｌｈを用いる。尚、ここで用いるレーザ光Ｌｈは、このようなに限定されることはなく、光熱変換層１１で全透過さえしなければどのような波長でも構わない。光熱変換層１１での吸収が多いことが望ましいが、反射光が強くなってしまう場合は、光熱変換層１１の上に適度な膜厚のシリコン酸化膜などを反射抑止膜として用いても構わない。またレーザ光Ｌｈは、連続波であってもパルス波であっても良い。
【００５１】
以上のようなレーザ光照射により、図６（１）に示すように、非晶質シリコンからなるソース／ドレイン領域６ｓ，６ｄを、結晶化によって多結晶シリコンとし、またｎ型の不純物の活性化を行う。一方、非晶質シリコンからなるチャネル部半導体薄膜４ａのうち、絶縁性パターン５のみが積層されている部分を、充分に結晶化が進んだ結晶化チャネル領域４１とする。そして、ソース／ドレイン領域６ｓ，６ｄと絶縁性パターン５とが積層された部分では、光熱変換層１１で変換された熱をソース／ドレイン領域６ｓ，６ｄと絶縁性パターン５との両方で吸収させることで、チャネル領域４１よりも結晶性が低いかまたは非晶質の低結晶化領域４２とする。また、ソース／ドレイン領域６ｓ，６ｄのみが積層されている部分の下部は、ソース／ドレイン領域６ｓ，６ｄと同程度に結晶化された多結晶領域４３とする。そしてさらに、ソース／ドレイン領域６ｓ，６ｄと光熱変換層１１とが接する界面に、シリサイド層１２を形成する。
【００５２】
その後、図６（２）に示すように、シリサイド層１２を介してソース／ドレイン領域６ｓ，６ｄに接続されたソース／ドレイン電極１３ｓ，１３ｄを形成する。ここでは例えば、光熱変換層１１上に、下層から順にアルミニウム膜（４００ｎｍ）／チタン膜（５０ｎｍ）から成る２層構造の金属層１３を成膜した後、この金属層１３および光熱変換層１１をパターンエッチングすることにより、ソース／ドレイン電極１３ｓ，１３ｄを得る。
【００５３】
以上の後には、ここでの図示を省略したが、シリコン窒化膜２００ｎｍから成るパッシベーション膜を成膜し、コンタクトホール部のみパターニングして薄膜トランジスタ１０’を完成させる。
【００５４】
このようにして、下層側から順に、ゲート電極２、ゲート絶縁膜３、チャネル部半導体薄膜４ａ、ソース／ドレイン領域６ｓ，６ｄを積層した逆スタガ構造の薄膜トランジスタ１０’が得られる。この薄膜トランジスタ１０’は、第１実施形態と同様に、ゲート電極３の中央部に重なる状態で、チャネル部半導体薄膜４ａ上に光透過性の絶縁性パターン５が設けられ、この両端上にソース／ドレイン領域６ｓ，６ｄの端部が重ねて配置される。また特に、チャネル部半導体薄膜４ａは、上層に絶縁性パターン５のみが積層された部分である結晶化チャネル領域４１と、上層に絶縁性パターン５およびソース／ドレイン領域６ｓ，６ｄが積層された部分である低結晶化領域４２と、上層にソース／ドレイン領域６ｓ，６ｄのみが積層された部分である多結晶領域４３とで構成されたものとなる。
【００５５】
このような構成の薄膜トランジスタ１０’であっても、第１実施形態と同様に、チャネル部半導体薄膜４ａの結晶性が、絶縁性パターン５の中央下層の結晶化チャネル領域４１において高く、ソース／ドレイン領域６ｓ，６ｄが積層されている絶縁性パターン５の両端下層の低結晶化領域４２において低い。このため、キャリアの移動度が経時的に劣化することなく高い値に確保される一方、トランジスタ特性ばらつきを抑制しつつオフ時のリーク電流を確実に防止できる。
【００５６】
また、シリサイド層１２を介して、ソース／ドレイン領域６ｓ，６ｄにソース／ドレイン電極１３ｓ，１３ｄが接続されるため、これらの接続間のコンタクト抵抗を低減することができる。
【００５７】
そして以上のような、結晶化チャネル領域４１と低結晶化領域４２とが形成されるチャネル部半導体薄膜（第１半導体膜）４ａの結晶化は、図６（１）を用いて説明したように、一部分が積層された絶縁性パターン５およびソース／ドレイン領域６ｓ，６ｄを介してレーザ光を照射することによって行われる。したがって、工程を追加することなく、絶縁性パターン５とソース／ドレイン領域６ｓ，６ｄの重なり状態を調整することのみにより、光熱変換層１１で変換した熱の吸収特性によって各部の結晶性を制御した結晶化を行うことができる。
【００５８】
さらに、この結晶化のためのレーザ光照射の後に、ソース／ドレイン電極１３ｓ，１３ｄを形成するため、ソース／ドレイン電極１３ｓ，１３ｄに、アルミニウムなどの低抵抗・低融点の金属を用いることが可能である。
【００５９】
また以上の構成の薄膜トランジスタ１０’を用いて構成される表示装置としては、図４を用いて説明したと同様の構成の、有機電界発光素子ＥＬを配列したフラットパネル型の表示装置が例示され、第１実施形態の表示装置と同様の効果を得ることができる。
【００６０】
尚、第１実施形態および第２実施形態においては、有機電解発光素子を用いた表示装置に本発明を適用した構成を説明した。しかしながら本発明の表示装置は、これに限定されることはなく、例えば液晶表示装置の画素電極駆動用に、薄膜トランジスタ１０，１０’を用いた構成であっても良い。
【図面の簡単な説明】
【００６１】
【図１】第１実施形態の製造方法を説明する断面工程図（その１）である。
【図２】絶縁膜パターンの膜厚と反射率との関係を示すグラフである。
【図３】第１実施形態の製造方法を説明する断面工程図（その２）である。
【図４】第１実施形態で作製した薄膜トランジスタを用いた表示装置の構成例を示す断面図である。
【図５】第２実施形態の製造方法を説明する断面工程図（その１）である。
【図６】第２実施形態の製造方法を説明する断面工程図（その２）である。
【符号の説明】
【００６２】
１…基板、２…ゲート電極、３…ゲート絶縁膜、４…第１半導体膜、４ａ…チャネル部半導体薄膜、５…絶縁性パターン、６…第２半導体膜、６ｓ，６ｄ…ソース／ドレイン領域、Ｌｈ…レーサ光、４ａ…薄膜トランジスタ、７ｓ，７ｄ，１３ｓ，１３ｄ…ソース電極／ドレイン電極、１０，１０’…薄膜トランジスタ、１１…光熱変換層、１２…シリサイド層（金属−半導体化合物層）、４１…結晶化チャネル領域、４２…低結晶化領域、１００…表示装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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