(57)【要約】 【課題】薄膜トランジスタを含む画像表示システムを提供する。【解決手段】低温ポリシリコン薄膜トランジスタを含む画像表示システムであって、基板、前記基板を覆う活性層、前記活性層を覆うゲート絶縁層、第一延伸部分、第二延伸部分、及び前記第一、第二延伸部分の間に位置する第一中心部分を含み、且つ前記ゲート絶縁層を覆う誘電体層、及び前記誘電体層の第一中心部分を覆うゲート電極を含む画像表示システム。【選択図】図２Ｆ
2008141192.tif 000002
【特許請求の範囲】
【請求項１】
低温ポリシリコン薄膜トランジスタを含む画像表示システムであって、
前記低温ポリシリコン薄膜トランジスタは、
基板、
前記基板を覆う活性層、
前記活性層を覆うゲート絶縁層、
第一延伸部分、第二延伸部分、及び前記第一、第二延伸部分の間に位置する第一中心部分を含み、且つ前記ゲート絶縁層を覆う誘電体層、および
前記誘電体層の第一中心部分を覆うゲート電極を含む画像表示システム。
【請求項２】
前記ゲート電極を覆う保護層であって、且つ第三延伸部分、第四延伸部分、及び前記第三、第四延伸部分の間に位置する第二中心部分を含み、前記第三、第四延伸部分が前記ゲート絶縁層と接触し、且つ前記第二中心部分が前記ゲート電極を覆う保護層を更に含む請求項１に記載の画像表示システム。    
【請求項３】
前記第一、第二延伸部分は前記ゲート電極に覆われず、且つ前記第一、第二延伸部分の長さは全て０．５μmを超える請求項１或いは請求項２に記載の画像表示システム。  
【請求項４】
前記第三、第四延伸部分の長さは全て０．５μmを超える請求項２に記載の画像表示システム。  
【請求項５】
前記低温ポリシリコン薄膜トランジスタを含む表示パネル、
前記表示パネルに接続され、且つ作動後、前記表示パネルを制御し、入力信号に基づいて画像を表示する制御器を更に含む請求項１或いは請求項２に記載の画像表示システム。
【請求項６】
前記システムは、前記表示パネルを含む電子素子を含む請求項５に記載の画像表示システム。  
【請求項７】
前記電子素子は、ラップトップコンピュータ、携帯電話、デジタルカメラ、パーソナルデジタルアシスタント、デスクトップコンピュータ、テレビ、カーディスプレイ、或いは携帯用ＤＶＤプレイヤーである請求項６に記載の画像表示システム。  
【請求項８】
前記誘電体層は、窒化ケイ素或いは酸窒化ケイ素を含み、前記保護層は窒化ケイ素或いは酸窒化ケイ素を含む請求項２に記載の画像表示システム。  
【請求項９】
低温ポリシリコン薄膜トランジスタを提供するステップを含む画像表示システムの製造方法であって、
前記低温ポリシリコン薄膜トランジスタを提供するステップは、
基板を提供するステップ、
前記基板の上方に活性層を形成するステップ、
前記活性層の上方にゲート絶縁層を形成するステップ、
前記ゲート絶縁層の上方に第一延伸部分、第二延伸部分、及び前記第一、第二延伸部分の間に位置する中心部分を含む誘電体層を形成するステップ、及び、
前記誘電体層の中心部分の上方にゲート電極を形成するステップ、及び
前記低温ポリシリコン薄膜トランジスタに対して高圧アニール処理を行うステップを含む画像表示システムの製造方法。    
【請求項１０】
前記ゲート電極の上方に保護層を形成するステップを更に含み、前記保護層は第三延伸部分、第四延伸部分、及び前記第三、第四延伸部分の間に位置する第二中心部分を含み、前記第三、第四延伸部分が前記ゲート絶縁層と接触し、且つ前記第二中心部分が前記ゲート電極を覆う請求項９に記載の画像表示システムの製造方法。  
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は平面ディスプレイに関し、且つ特に低温ポリシリコン薄膜トランジスタ液晶ディスプレイに関するものである。
【背景技術】
【０００２】
従来の低温ポリシリコン薄膜トランジスタ液晶ディスプレイの製造プロセスでは、一般的にスイッチ素子に対して高圧アニール（ｈｉｇｈ ｐｒｅｓｓｕｒｅ ａｎｎｅａｌ）の製造プロセスを行うことで、素子特性の均一性を高める。しかし、現在、素子が高圧アニールの製造プロセスを経過した後、Ｐ型金属酸化膜半導体素子（ＰＭＯＳ）は、いわゆる“閾値電圧のシフト（ｔｈｒｅｓｈｏｌｄ  ｖｏｌｔａｇｅ  ｓｈｉｆｔ）”の問題（図３Ｂに示されるように）に遭う。同時に、図３Ａに示すように、Ｎ型金属酸化膜半導体素子（ＮＭＯＳ）は正常にオン／オフできなくなる。結果、パネルの回路が作動できなくなる可能性がある。また、高圧アニールの製造プロセスより生じる残留の酸化物電荷（Ｏｘｉｄｅ Ｃｈａｒｇｅ）は素子の活性領域まで拡散されるかもしれない。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
よって、業界は上述の問題を防ぐことのできる低温ポリシリコン薄膜トランジスタ液晶ディスプレイを必要とする。
【０００４】
従来技術の上述の問題に鑑み、本発明は、低温ポリシリコン薄膜トランジスタを含む画像表示システムを提供する。
【課題を解決するための手段】
【０００５】
本発明の低温ポリシリコン薄膜トランジスタは、基板、前記基板を覆う活性層、前記活性層を覆うゲート絶縁層であって、第一延伸部分、第二延伸部分、及び前記第一、第二延伸部分の間に位置する第一中心部分を含む絶縁層、且つ前記ゲート絶縁層を覆う誘電体層、及び前記誘電体層の中心部分を覆うゲート電極を含む。前記活性層、前記ゲート絶縁層、前記誘電体層の中心部分と前記ゲート電極はスイッチ素子を構成する。前記第一、第二延伸部分は前記ゲート電極に覆われず、且つ前記第一、第二延伸部分の長さは全て０．５μmを超え、酸化層電荷が前記活性層に拡散されるのを防ぐ。
【０００６】
本発明のもう一つの好ましい実施例は、薄膜トランジスタを含む画像表示システムを提供する。この薄膜トランジスタは基板、前記基板を覆う活性層、前記活性層を覆うゲート絶縁層、第一延伸部分、第二延伸部分、及び前記第一、第二延伸部分の間に位置する第一中心部分を含み、且つ前記ゲート絶縁層を覆う誘電体層、及び前記誘電体層の中心部分を覆うゲート電極を含む。また、前記薄膜トランジスタは前記ゲート電極を覆う保護層を更に含み、且つ第三延伸部分、第四延伸部分、及び前記第三、第四延伸部分の間に位置する接続された第二中心部分を含む。前記第一、第二延伸部分と前記ゲート絶縁層は接触する。前記ゲート絶縁層、前記誘電体層の中心部分と前記ゲートはスイッチ素子を構成する。前記第一、第二延伸部分は前記ゲート電極に覆われず、且つ前記第一、第二延伸部分の長さは全て０．５μmを超え、酸化層電荷が前記活性層に拡散されるのを防ぐ。
【０００７】
本発明のもう一つの好ましい実施例は、低温ポリシリコン薄膜トランジスタを提供するステップを含む画像表示システムの製造方法を提供する。前記方法は、基板を提供するステップ、前記基板の上方に活性層を形成するステップ、前記活性層の上方にゲート絶縁層を形成するステップ、前記ゲート絶縁層の上方に誘電体層を形成するステップであって、前記誘電体層は第一延伸部分、第二延伸部分、及び前記第一、第二延伸部分の間に位置する第1中心部分、及び前記誘電体層の中心部分の上方に形成するゲート電極を形成するステップを含む、及び前記低温ポリシリコン薄膜トランジスタに対して高圧アニール処理を行うステップを含む。
【０００８】
上述の本発明の幾つかの好ましい実施例はゲート電極下方に延伸された窒化ケイ素或いは酸窒化ケイ素を形成し、或いはゲート電極上方に前記ゲート電極を覆い、且つ延伸された窒化ケイ素或いは酸窒化ケイ素を形成することで、続く高圧アニールのプロセスより引き起こされる酸化層電荷がスイッチ素子に拡散するのを防ぐ。結果、スイッチ素子の均一性を高め、パネルの回路が正常に作動できるようになる。
【発明の効果】
【０００９】
ゲート電極上方に延伸された窒化ケイ素或いは酸窒化ケイ素の保護層を形成することで、後に続く高圧アニールプロセスより引き起こされる酸化物電荷がスイッチ素子に拡散するのを防ぐ。結果、スイッチ素子の均一性を高め、パネルの回路が正常に作動できるようになる。  
【発明を実施するための最良の形態】
【００１０】
本発明についての目的、特徴、長所が一層明確に理解されるよう、以下に実施形態を例示し、図面を参照にしながら、詳細に説明する。
【実施例１】
【００１１】
図１Ｌに示される実施例１の低温ポリシリコン薄膜トランジスタ液晶ディスプレイのように、緩衝層１０２は、基板１００上に位置される。活性層は緩衝層１０２上に位置され、且つ少なくとも第一活性層或いは第二活性層或いは上述の両者を含む。第一活性層はチャネル領域１０４C、低ドープドレイン（ＬＤＤ）１０４ｄ、ソース／ドレイン電極１０４ｂを含む。第二活性層はチャネル領域１０５a、ソース／ドレイン電極１０５cを含む。ゲート絶縁層１１４は活性層と緩衝層１０２上に位置される。誘電体層はゲート絶縁層１１４上に位置され、且つ少なくとも第一誘電体層１１６’或いは第二誘電体層１１６”或いは上述の両者を含む。第一ゲート電極１１８と第二ゲート電極１１８’は第一誘電体層１１６’或いは第二誘電体層１１６”上にそれぞれ位置される。層間誘電体層１２６は第一ゲート電極１１８、第二ゲート電極１１８’、第一、第二誘電体層１１６’と１１６”、及びゲート絶縁層１１４上に位置される。保護層１２９は層間誘電体層１２６上に位置される。第一活性層１０４、ゲート絶縁層１１４、第一誘電体層１１６’及び第一ゲート電極１１８はＮ型金属酸化膜半導体素子を構成する。第二活性層１０５、ゲート絶縁層１１４、第二誘電体層１１６”及び第二ゲート電極１１８’はＰ型金属酸化膜半導体素子を構成する。各導線１３０は保護層１２９、層間誘電体層１２６とゲート絶縁層１１４を穿通し、Ｎ型金属酸化膜半導体素子のソース／ドレイン電極１０４ｂと、Ｐ型金属酸化膜半導体素子のソース／ドレイン電極とそれぞれ電気接続される。
【００１２】
また、第一誘電体層１１６’は第一ゲート電極１１８に覆われていない第一延伸部分１１７aと第二延伸部分１１７bを含み、且つ各延伸部分の長さはすべて０．５μmを越える。第二誘電体層１１６”は第二ゲート電極１１８’ に覆われていない第三延伸部分１１７ｃと第四延伸部分１１７ｄを含み、且つ各延伸部分の長さはすべて０．５μmを越える。上述の誘電体層は窒化ケイ素層或いは酸窒化ケイ素層である。この実施例では、第一延伸部分１１７aの長度は第二延伸部分１１７ｂの長さに等しい。その他の実施例では、第一延伸部分１１７aの長さは第二延伸部分１１７ｂの長さと異なる。また、この実施例では、第三延伸部分１１７ｃの長さは第四延伸部分１１７ｄの長さに等しい。その他の実施例では、第三延伸部分１１７ｃの長さは第四延伸部分１１７ｄの長さと異なる。
【００１３】
図１Ａから図１Ｌは低温ポリシリコン薄膜トランジスタ液晶ディスプレイの製造プロセスを簡単に述べている。図１Ａでは、上方に緩衝層１０２を有する基板１００を提供する。緩衝層１０２上にポリシリコン層のような活性層を形成する。この活性層は第一活性層１０４と第二活性層１０５を含む。
【００１４】
図１Ｂでは、フォトレジスト材料１０６で第二活性層１０５を覆う。第一活性層１０４に対してチャネルドーピングプロセス１０８を行う。
【００１５】
図１Ｃでは、フォトレジスト材料１１０でドープされた第一活性層１０４aを部分的に覆い、且つドープされた第一活性層１０４aの露出部分に対してＮ+ドーピングプロセス１１２を行うことで、ソース／ドレイン電極１０４ｂを得ることができる。続いて、フォトレジスト材料１０６と１１０を取り除く。
【００１６】
図１Ｄでは、活性層１０４、第二活性層１０５と、緩衝層１０２上にゲート絶縁層１１４を形成する。
【００１７】
図１Ｅでは、ゲート絶縁層１１４上に誘電体１１６を堆積する。図１Ｆに示されるように、従来のパターニングプロセスを行った後、第一誘電体層１１６’と第二誘電体層１１６”のパターン化された誘電体層を得ることができる。特に、各誘電体層は全て欲する長さに延伸される。
【００１８】
図１Ｇでは、第一誘電体層１１６’と第二誘電体層１１６”上に第一ゲート電極１１８と第二ゲート電極１１８’がそれぞれ形成される。注意するべきことは、第一誘電体層１１６’は第一延伸部分１１７aと第二延伸部分１１７bを含む。第二誘電体１１６”は第三延伸部分１１７ｃと第四延伸部分１１７ｄを含む。
【００１９】
図１Ｈでは、低ドープドレイン（ＬＤＤ）ドーピングプロセスを行うことで、チャネル領域１０４ｃと低ドープドレイン１０４ｄを形成する。図１Ｉでは、フォトレジスト材料で第一ゲート電極１１８、第一誘電体層１１６’と、活性層１０４を覆い、且つ第二活性層１０５に対してＰ+ドーピングプロセス１２４を行い、ソース/ドレイン電極１０５ｃを形成する。
【００２０】
図１Ｊでは、第一ゲート電極１１８、第一誘電体層１１６’、第二ゲート電極１１８’、第二誘電体層１１６”と、ゲート絶縁層１１４上に層間誘電体層１２６を形成する。
【００２１】
図１Ｋでは、高圧水蒸気アニール処理を行う。次に、図１Ｌに示されるように、従来の後に続くプロセス、例えば、キャッピング層の堆積プロセス、金属化プロセス等を行う。
【００２２】
実施例１に基づいて、ゲート電極下方に、延伸された窒化ケイ素層或いは酸窒化ケイ素層を形成することで、後に続く高圧アニールプロセスより引き起こされる酸化物電荷がスイッチ素子に拡散するのを防ぐ。結果、スイッチ素子（図４Ａと図４Ｂそれぞれに示されるＮ型、Ｐ型金属酸化膜半導体素子）の均一性を高め、パネルの回路が正常に作動できるようになる。  
【実施例２】
【００２３】
図２Ｆに示される実施例１の低温ポリシリコン薄膜トランジスタ液晶ディスプレイのように、緩衝層２０２は、基板２００上に位置される。活性層は緩衝層２０２上に位置され、且つ少なくとも第一活性層或いは第二活性層或いは上述の両者を含む。第一活性層はチャネル領域、低ドープドレイン（ＬＤＤ）２０４ｄ、ソース／ドレイン電極２０４aを含む。第二活性層はチャネル領域２０５ｂ、ソース／ドレイン電極２０５ｃを含む。ゲート絶縁層２１４はパターン化された活性層と緩衝層２０２上に位置される。パターン化された誘電体層はゲート絶縁層２１４上に位置され、且つ少なくとも第一誘電体層２１６’或いは第二誘電体層２１６”或いは上述の両者を含む。第一ゲート電極２１８と第二ゲート電極２１８’は第一誘電体層２１６’および第二誘電体層２１６”上にそれぞれ位置される。第一パターン化保護層は第一ゲート電極２１８、第二ゲート電極２１８’、パターン化された誘電体層とゲ−ト絶縁層２１４上に位置され、且つこの第一パターン化保護層は、第一ゲート電極２１８と第二ゲート電極２１８’上にそれぞれに位置された第一保護層２２６と第二保護層２２６’を含む。層間誘電体層（図に示されていない）は、上述の第一パターン化保護層、パターン化された誘電体層とゲート絶縁層２１４上に位置される。キャッピング層（図に示されていない）は上述の層間誘電体層上に位置される。第一活性層、ゲ−ト絶縁層２１４、第一誘電体層２１６’と第一ゲート電極２１８はＮ型金属酸化膜半導体素子を構成し、第二活性層、ゲ−ト絶縁層２１４、第二誘電体層２１６”と、第二ゲート電極２１８’はＰ型金属酸化膜半導体素子を構成する。且つ各導線は（図に示されていない）保護層、層間誘電体層とゲート絶縁層を穿通し、Ｎ型金属酸化膜半導体素子のソース／ドレイン電極２０４aと、Ｐ型金属酸化膜半導体素子のソース／ドレイン電極２０５ｃとそれぞれ電気接続される。
【００２４】
且つ、第一保護層２２６は、第一延伸部分２１７aと第二延伸部分２１７ｂを含む。第一延伸部分２１７aと、第二延伸部分２１７ｂは、第一誘電体層２１６’とゲ−ト絶縁層２１４に接触し、且つ各延伸部分の長さは全て０．５μmを越える。第二保護層２２６’は、第三延伸部分２１７ｃと第四延伸部分２１７ｄを含む。第三延伸部分２１７ｃと、第四延伸部分２１７ｄは、第二誘電体層２１６”とゲ−ト絶縁層２１４に接触し、且つ各延伸部分の長さは全て０．５μmを越える。上述第一保護層２２６は窒化ケイ素層或いは酸窒化ケイ素層である。この実施例では、第一延伸部分２１７aの長さは第二延伸部分２１７ｂの長さに等しい。その他の実施例では、第一延伸部分２１７aの長さは第二延伸部分２１７ｂの長さと異なる。この実施例では、第三延伸部分２１７ｃの長さは第四延伸部分２１７ｄの長さに等しい。その他の実施例では、第三延伸部分２１７ｃの長さは第四延伸部分２１７ｄの長さと異なる。
【００２５】
実施例２のプロセスは、実施例１のプロセスと類似している。ここでは、追加のパターン化された保護層を形成する。
【００２６】
図２Ａでは、基板２００上に緩衝層２０２、パターン化された活性層、ゲ−ト絶縁層２１４と、誘電体２１６を順次に形成する。上述のパターン化された活性層は、第二活性層２０５と第一活性層を含む。上述の第一活性層はドープ領域２０４ｂ、ソース/ドレイン電極２０４aを含む。
【００２７】
図２Ｂでは、露光及び現像（リソグラフィープロセス）を行った後、第一誘電体２１６’と第二誘電体２１６”を含むパターン化された誘電体層を形成する。図２Ｃでは、第一誘電体２１６’と第二誘電体２１６”上にゲ−ト電極２１８と２１８’をそれぞれ形成する。図２Ｄでは、低ドープドレイン（ＬＤＤ）ドーピングプロセス２２０を行い、低ドープドレイン（ＬＤＤ）２０４ｄを形成する。
【００２８】
図２Ｅでは、フォトレジスト材料２２２で第一誘電体層２１６’、一部のゲート絶縁層２１４を覆う。次に、Ｐ+ドーピングプロセス２２４を行い、続いてフォトレジスト材料２２２を取り除く。
【００２９】
図２Ｆでは、第一保護層２２６と第二保護層２２６’を含むパターン化された保護層を形成する。第一保護層２２６と第二保護層２２６’はゲ−ト電極２１８と２１８’上にそれぞれ位置される。次に、続いて行われる従来のプロセス（例えば、キャッピング層の堆積プロセス、金属化製造プロセス等）は、公知技術であり、本発明の要点ではないので、ここでは述べない。
【００３０】
実施例２に基づいて、ゲート電極上方に延伸された窒化ケイ素層或いは酸窒化ケイ素保護層を形成することで、後に続く高圧アニールプロセスより引き起こされる酸化物電荷がスイッチ素子に拡散するのを防ぐ。結果、スイッチ素子（図５Ａと図５Ｂに示されるようなＮ型、Ｐ型金属酸化膜半導体素子）の均一性を高め、パネルの回路が正常に作動できるようになる。
【００３１】
以上、本発明の好適な実施例を例示したが、これは本発明を限定するものではなく、本発明の精神及び範囲を逸脱しない限りにおいては、当業者であれば行い得る少々の変更や修飾を付加することは可能である。従って、本発明が保護を請求する範囲は、特許請求の範囲を基準とする。
【図面の簡単な説明】
【００３２】
【図１Ａ】本発明の好ましい実施例の低温ポリシリコン薄膜トランジスタ液晶ディスプレイの製造方法の断面図を表している。
【図１Ｂ】本発明の好ましい実施例の低温ポリシリコン薄膜トランジスタ液晶ディスプレイの製造方法の断面図を表している。
【図１Ｃ】本発明の好ましい実施例の低温ポリシリコン薄膜トランジスタ液晶ディスプレイの製造方法の断面図を表している。
【図１Ｄ】本発明の好ましい実施例の低温ポリシリコン薄膜トランジスタ液晶ディスプレイの製造方法の断面図を表している。
【図１Ｅ】本発明の好ましい実施例の低温ポリシリコン薄膜トランジスタ液晶ディスプレイの製造方法の断面図を表している。
【図１Ｆ】本発明の好ましい実施例の低温ポリシリコン薄膜トランジスタ液晶ディスプレイの製造方法の断面図を表している。
【図１Ｇ】本発明の好ましい実施例の低温ポリシリコン薄膜トランジスタ液晶ディスプレイの製造方法の断面図を表している。
【図１Ｈ】本発明の好ましい実施例の低温ポリシリコン薄膜トランジスタ液晶ディスプレイの製造方法の断面図を表している。
【図１Ｉ】本発明の好ましい実施例の低温ポリシリコン薄膜トランジスタ液晶ディスプレイの製造方法の断面図を表している。
【図１Ｊ】本発明の好ましい実施例の低温ポリシリコン薄膜トランジスタ液晶ディスプレイの製造方法の断面図を表している。
【図１Ｋ】本発明の好ましい実施例の低温ポリシリコン薄膜トランジスタ液晶ディスプレイの製造方法の断面図を表している。
【図１Ｌ】本発明の好ましい実施例の低温ポリシリコン薄膜トランジスタ液晶ディスプレイの製造方法の断面図を表している。
【図２Ａ】本発明のもう１つの好ましい実施例の低温ポリシリコン薄膜トランジスタ液晶ディスプレイの製造方法の断面図を表している。
【図２Ｂ】本発明のもう１つの好ましい実施例の低温ポリシリコン薄膜トランジスタ液晶ディスプレイの製造方法の断面図を表している。
【図２Ｃ】本発明のもう１つの好ましい実施例の低温ポリシリコン薄膜トランジスタ液晶ディスプレイの製造方法の断面図を表している。
【図２Ｄ】本発明のもう１つの好ましい実施例の低温ポリシリコン薄膜トランジスタ液晶ディスプレイの製造方法の断面図を表している。
【図２Ｅ】本発明のもう１つの好ましい実施例の低温ポリシリコン薄膜トランジスタ液晶ディスプレイの製造方法の断面図を表している。
【図２Ｆ】本発明のもう１つの好ましい実施例の低温ポリシリコン薄膜トランジスタ液晶ディスプレイの製造方法の断面図を表している。
【図３Ａ】従来の低温ポリシリコン薄膜トランジスタ液晶ディスプレイのＮ型金属酸化膜半導体素子とＰ型金属酸化膜半導体素子のドレイン電極電流対ゲ−ト電圧の関係図をそれぞれ表している。
【図３Ｂ】従来の低温ポリシリコン薄膜トランジスタ液晶ディスプレイのＮ型金属酸化膜半導体素子とＰ型金属酸化膜半導体素子のドレイン電極電流対ゲ−ト電圧の関係図をそれぞれ表している。
【図４Ａ】従来の低温ポリシリコン薄膜トランジスタ液晶ディスプレイのＮ型金属酸化膜半導体素子とＰ型金属酸化膜半導体素子のドレイン電極電流対ゲ−ト電圧の関係図をそれぞれ表している。
【図４Ｂ】従来の低温ポリシリコン薄膜トランジスタ液晶ディスプレイのＮ型金属酸化膜半導体素子とＰ型金属酸化膜半導体素子のドレイン電極電流対ゲ−ト電圧の関係図をそれぞれ表している。
【図５Ａ】従来の低温ポリシリコン薄膜トランジスタ液晶ディスプレイのＮ型金属酸化膜半導体素子とＰ型金属酸化膜半導体素子のドレイン電極電流対ゲ−ト電圧の関係図をそれぞれ表している。
【図５Ｂ】従来の低温ポリシリコン薄膜トランジスタ液晶ディスプレイのＮ型金属酸化膜半導体素子とＰ型金属酸化膜半導体素子のドレイン電極電流対ゲ−ト電圧の関係図をそれぞれ表している。
【符号の説明】
【００３３】
１００  基板                              
１０２  緩衝層          
１０４  第一活性層                          
１０５  第二活性層      
１０４a  一部ドープをされた第一活性層    
１０５a  チャネル領域  
１０５ｂ  ソース/ドレイン電極        
１０５ｃ  ソース/ドレイン電極    
１０６  フォトレジスト材料        
１０８  チャネルドーピングプロセス    
１１０  フォトレジスト材料                
１１２  Ｎ+ドーピングプロセス
１１４  ゲート絶縁層                      
１１６  誘電体
１１６’  第一誘電体                      
１１６”  第二誘電体
１１７a  長さ                              
１１７ｂ  長さ
１１７ｄ  長さ
１１８  第一ゲート電極
１１８’  第二ゲート電極                    
１２０  ドーピングプロセス
１０４ｂ  ソース/ドレイン電極                
１０４ｃ  チャネル領域
１０４ｄ  低ドープドレイン（ＬＤＤ）        
１２２  フォトレジスト材料
１２４  ドーピングプロセス                      
１２６  層間誘電体
１２９  保護層                            
１３０  導線
２００  基板                              
２０２  緩衝層
２０５  第二活性層                        
２０４a  ソース/ドレイン電極
２０４ｂ  ドーピング領域                    
２０４ｃ  チャネル領域
２０４ｄ  低ドープドレイン（ＬＤＤ）      
２０５a  ソース/ドレイン電極
２０５ｂ  チャネル領域                      
２０５ｃ  ソース/ドレイン電極
２１４  ゲート絶縁層                      
２１６  誘電体
２１６’  第一誘電体                        
２１６”  第二誘電体
２１７a  長さ                              
２１７ｂ  長さ
２１７ｃ  長さ                            
２１７ｄ  長さ  
２１８  第一ゲート電極                      
２１８’  第二ゲート電極  
２２０  ＬＤＤドーピングプロセス
２２２  フォトレジスト材料
２２４  Ｐ+ドーピングプロセス                
２２６  第一保護層  
２２６’  第二保護層                                                                  
【図１Ａ】
2008141192.tif 000003
【図１Ｂ】
2008141192.tif 000004
【図１Ｃ】
2008141192.tif 000005
【図１Ｄ】
2008141192.tif 000006
【図１Ｅ】
2008141192.tif 000007
【図１Ｆ】
2008141192.tif 000008
【図１Ｇ】
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【図１Ｈ】
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【図１Ｉ】
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【図１Ｊ】
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【図１Ｋ】
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【図１Ｌ】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図２Ｅ】
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【図２Ｆ】
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【図３Ａ】
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【図３Ｂ】
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【図４Ａ】
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【図４Ｂ】
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【図５Ａ】
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【図５Ｂ】
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