(57)【要約】      （修正有）【課題】隔壁上からの成膜による分断された微細な半導体層を備えながらも、その上層を平坦化することにより、多層化および高集積化が可能な半導体装置の提供。【解決手段】基板１上のゲート電極３を覆うゲート絶縁膜５上にソース電極７ｓおよびドレイン電極７ｄが設けられる。上部に設けられる隔壁９は、電極７ｓ，７ｄの電極間におけるゲート絶縁膜５に達する第１開口９ａと、電極７ｓ，７ｄの少なくとも一方に達する第２開口９ｂとを備える。隔壁９の上部に成膜された半導体層１１と、これとは分断された状態で第１開口９ａの底部にチャネル部半導体層１１ａが設けられ、さらに隔壁９の段差を埋め込む状態で絶縁性の保護膜１３が備えられ、保護膜１３および第２開口９ｂの底部の半導体層１１には、隔壁９上の半導体層１１に対して絶縁性を保った状態で、第２開口９ｂの内側においてソース電極７ｓまたはドレイン電極７ｄに達する接続孔１３ａが設けられる。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板上に設けられたゲート電極と、
前記ゲート電極を覆うゲート絶縁膜と、
当該ゲート絶縁膜上に設けられたソース電極およびドレイン電極と、
前記ソース電極およびドレイン電極の端部とこれらの電極間における前記ゲート絶縁膜に達する第１開口と、当該ソース電極またはドレイン電極に達する第２開口とを備えて前記ゲート絶縁膜上に設けられた絶縁性の隔壁と、
前記隔壁の上部から成膜された半導体層からなり、当該隔壁上における当該半導体層とは分断された状態で前記第１開口の底部に設けられたチャネル部半導体層と、
前記隔壁の段差を埋め込む状態で設けられた絶縁性の保護膜とを備えると共に、
前記保護膜、および前記チャネル部半導体層と同一層で前記第２開口の底部に設けられた半導体層には、前記隔壁上の半導体層に対して絶縁性を保った状態で、当該第２開口の内側において前記ソース電極またはドレイン電極に達する接続孔が設けられた
ことを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記接続孔を介して前記ソース電極または前記ドレイン電極に接続された導電性パターンが、前記保護膜上に設けられている
ことを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記半導体層と前記導電性パターンとの間には、これらとの間に絶縁性を保って導電性のシールド層が配置されている
ことを特徴とする半導体装置。
【請求項４】
請求項１から３の何れか1項に記載の半導体装置において、
前記保護膜は平坦化絶縁膜である
ことを特徴とする半導体装置。
【請求項５】
請求項４記載の半導体装置において、
前記保護膜は積層構造からなる
ことを特徴とする半導体装置。
【請求項６】
請求項１から５の何れか1項に記載の半導体装置において、
前記保護膜は、
前記隔壁を埋め込むと共に前記ソース電極またはドレイン電極に達する接続孔を備えた第１保護膜と、
前記第１接続孔の内壁と、前記ソース電極またはドレイン電極とを覆う状態で前記第1保護膜上に設けられた第２保護膜とを有する
ことを特徴とする半導体装置。
【請求項７】
請求項１から６の何れか1項に記載の半導体装置において、
前記半導体層は有機材料からなる
ことを特徴とする半導体装置。
【請求項８】
基板上のゲート電極を覆う状態でゲート絶縁膜を成膜し、当該ゲート絶縁膜上にソース電極およびドレイン電極を形成する工程と、
前記ソース電極およびドレイン電極の端部とこれらの電極間における前記ゲート絶縁膜に達する第１開口と、当該ソース電極またはドレイン電極に達する第２開口とを備えた絶縁性の隔壁を当該ゲート絶縁膜上に形成する工程と、
前記隔壁上部からの半導体層の成膜により、当該隔壁上とは分断された状態で前記第１開口の底部に当該半導体層からなるチャネル部半導体層を形成する工程と、
前記隔壁の段差を埋め込む状態で絶縁性の保護膜を成膜する工程と、
前記保護膜、および前記チャネル部半導体層と同一層で前記第２開口の底部に設けられた半導体層に、前記隔壁上の半導体層に対して絶縁性を保った状態で、当該第２開口の内側において前記ソース電極またはドレイン電極に達する接続孔を形成する工程とを行う
ことを特徴とする半導体装置の製造方法。
【請求項９】
基板上に設けられたゲート電極と、
前記ゲート電極を覆うゲート絶縁膜と、
当該ゲート絶縁膜上に設けられたソース電極およびドレイン電極と、
前記ソース電極およびドレイン電極の端部とこれらの電極間における前記ゲート絶縁膜に達する第１開口と、当該ソース電極またはドレイン電極に達する第２開口とを備えて前記ゲート絶縁膜上に設けられた絶縁性の隔壁と、
前記隔壁の上部から成膜された半導体層からなり、当該隔壁上における当該半導体層とは分断された状態で前記第１開口の底部に設けられたチャネル部半導体層と、
前記隔壁の段差を埋め込む状態で設けられた絶縁性の保護膜とを備えると共に、
前記保護膜、および前記チャネル部半導体層と同一層で前記第２開口の底部に設けられた半導体層には、前記隔壁上の半導体層に対して絶縁性を保った状態で、当該第２開口の内側において前記ソース電極またはドレイン電極に達する接続孔が設けられ、
前記接続孔を介して前記ソース電極または前記ドレイン電極に接続された画素電極が前記保護膜上に設けられている
ことを特徴とする表示装置。
【請求項１０】
請求項９記載の表示装置において、
前記画素電極は、反射性材料で構成されている
ことを特徴とする表示装置。
【請求項１１】
基板上のゲート電極を覆う状態でゲート絶縁膜を成膜し、当該ゲート絶縁膜上にソース電極およびドレイン電極を形成する工程と、
前記ソース電極およびドレイン電極の端部とこれらの電極間における前記ゲート絶縁膜に達する第１開口と、当該ソース電極またはドレイン電極に達する第２開口とを備えた絶縁性の隔壁を当該ゲート絶縁膜上に形成する工程と、
前記隔壁上部からの半導体層の成膜により、当該隔壁上とは分断された状態で前記第１開口の底部に当該半導体層からなるチャネル部半導体層を形成する工程と、
前記隔壁の段差を埋め込む状態で絶縁性の保護膜を成膜する工程と、
前記保護膜、および前記チャネル部半導体層と同一層で前記第２開口の底部に設けられた半導体層に、前記隔壁上の半導体層に対して絶縁性を保った状態で、当該第２開口の内側において前記ソース電極またはドレイン電極に達する接続孔を形成する工程と、
前記接続孔を介して前記ソース電極または前記ドレイン電極に接続された画素電極を前記保護膜上に形成する工程とを行う
ことを特徴とする表示装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、特には微細にパターニングされた薄膜の半導体層を備えた半導体装置とその製造方法、さらにはこの半導体装置を用いた表示装置およびその製造方法に関する。
【背景技術】
【０００２】
薄膜トランジスタ（thin film transistor）は、電子回路、特にはアクティブマトリックス駆動のフラット型表示装置における画素トランジスタとして広く用いられている。近年、このような薄型の半導体装置に用いる半導体層として、有機材料を用いることが注目されている。有機材料を半導体層に用いた半導体装置は、無機材料を半導体層に用いた構成と比較して、半導体層を低温で成膜することが可能である。このため、大面積化に有利であると共に、プラスチック等の耐熱性のないフレキシブルな基板上への形成も可能であり、多機能化と共に低コスト化も期待されている。
【０００３】
有機材料からなる半導体層をパターン形成するには、例えば印刷法やメタルマスクを用いた蒸着法が行われる。またこの他にも、レジストパターン上から有機材料層を形成した後にレジストパターンと共にその上部の有機半導体層部分を選択的にリフトオフ除去する方法、レジストパターンをマスクに用いて半導体層をパターンエッチングする方法などが行われる。
【０００４】
しかしながら、印刷法やメタルマスクを用いた蒸着方法では、パターンの精細度に限界があった。また特にメタルマスクを用いた蒸着法では、大面積の基板上に位置精度良好にパターン形成を行うことも困難であった。さらに、レジストパターンを用いる方法では、レジストパターンの除去に用いるレジスト剥離液が、有機半導体層にもダメージを与えるため、有機半導体層中のリーク電流の増加や移動度の低下や閾値のシフトが生じてしまう問題があった。
【０００５】
そこで、半導体層を形成する基板上に段差の大きな隔壁（パターン化絶縁層）を形成し、この隔壁上から半導体層を成膜することにより、隔壁の下部と上部とで分断されたパターン形状の半導体層を形成する方法が提案されている。この場合、例えばゲート電極を覆うゲート絶縁膜上にソース／ドレインをパターン形成し、この上部に隔壁を形成する。そしてこの隔壁上からの半導体層の成膜により、隔壁の上部の半導体層に対して分断された状態で、下部におけるソース／ドレイン間にチャネル部となる半導体層を形成する（下記特許文献１および非特許文献１参照）。
【０００６】
また上記半導体層を備えた薄膜トランジスタを画素トランジスタとした液晶表示装置においては、ゲート絶縁膜上に、ソース／ドレインに接続させた状態で、ソース／ドレインと同一層または別の層で画素電極を設けておく。その後上述したと同様に、これらのソース／ドレインおよび画素電極上に隔壁を形成し、この隔壁上からの半導体層の成膜により、ソース／ドレイン間にチャネル部となる半導体層を形成する。そして、これらを覆う状態で絶縁性の保護膜を介して配向膜を形成し、対向側の基板との間に液晶層を狭持させる（同様に下記特許文献１参照)。
【０００７】
【特許文献１】特開２０００−２６９５０４号公報（特に図１，図６および関連の記載を参照）
【非特許文献１】Stijn De Vusser et al，“Integrated shodow mask method for patterning small molecule organic semiconductor”，「Applied Physics Letters 88」，2006 American Institute of physics，2006年，103501-1〜103501-3
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ところが、以上のように特許文献１に開示された構成の液晶表示装置においては、画素電極に対して隔壁および半導体層が重ねられた状態となる。このため、表示光は、半導体層および隔壁を透過して表示されことになり、半導体層および隔壁の存在により透過光が着色し、画質の色合いに影響を及ぼす。
【０００９】
また、薄膜トランジスタに接続された画素電極を保護膜上に引き出した場合であっても、保護膜下の全面に半導体層が設けられているため、画素電極間の絶縁性を確保することは困難である。
【００１０】
そこで本発明は、隔壁上からの成膜によって分断されパターニングされたことで微細化された半導体層を備えながらも、その上層において半導体層に影響されることなく導電性パターンを形成することができ、これにより多層化および高集積化が可能な半導体装置およびその製造方法を提供すること、そして同様に、半導体層に影響されることなく画素電極をパターン形成することができ、これにより画質の良好な表示装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
このような目的を達成するための本発明の半導体装置は、基板上のゲート電極を覆うゲート絶縁膜上にソース電極およびドレイン電極が設けられている。そして、ソース電極およびドレイン電極が形成されたゲート絶縁膜上に、絶縁性の隔壁が設けられている。この隔壁は、ソース電極−ドレイン電極間におけるゲート絶縁膜に達する第１開口と共に、ソース電極またはドレイン電極に達する第２開口とを備えている。さらに、隔壁の下部である第１開口底部および第２開口底部には、隔壁の上部から成膜された半導体層からなるチャネル部半導体層が、隔壁上における半導体層とは分断された状態で設けられている。また、隔壁の段差を埋め込む状態で絶縁性の保護膜が設けられている。このような構成において、保護膜、および前記チャネル部半導体層と同一層で前記第２開口の底部に設けられた半導体層には、隔壁上の半導体層に対して絶縁性を保った状態で、当該第２開口の内側において前記ソース電極またはドレイン電極に達する接続孔が設けられている。
【００１２】
このような構成の半導体装置では、半導体層を分断するための隔壁に、チャネル部半導体層を形成するための第１開口と共に、ソース電極またはドレイン電極に達する第２開口が予め設けられているため、この第２開口の内部において、隔壁上の半導体層に対して絶縁性を保った状態で、隔壁および半導体層を覆う保護膜にソース電極またはドレイン電極に達する接続孔を設けることができる。これにより、この接続孔を介してソース電極またはドレイン電極に接続させた導電性パターンは、隔壁上の全面に残存する状態で設けられた半導体層に対して絶縁性を保って保護膜上に設けられたものとなる。
【００１３】
また本発明の表示装置は、上記導電性パターンを画素電極として形成したものである。
【００１４】
このような表示装置であれば、保護膜上の画素電極は、隔壁上の全面に残存する状態で設けられた半導体層に対して絶縁性を保って設けられたものとなる。しかも、画素電極を反射材料で構成することにより、この画素電極下の半導体層には影響されずに、画素電極で反射させた表示光が取り出される。
【００１５】
また本発明はこのような構成の半導体装置の製造方法および表示装置の製造方法でもあり、上述した各部材を基板上にゲート電極側から順に形成する方法である。
【発明の効果】
【００１６】
以上説明したように本発明によれば、隔壁上からの成膜により微細に分断されてパターニングされた半導体層を備えながらも、その上層において半導体層に影響されることなく導電性パターンを形成することができ、これにより半導体装置の多層化および高集積化が可能になる。また同様に、上述した半導体層に影響されることなく画素電極をパターン形成することができ、これにより画素電極を有する表示装置の画質の向上を図ることが可能になる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の半導体装置および表示装置の実施の形態を図面に基づいて詳細に説明する。尚、半導体装置に関する各実施の形態においては、製造工程順に従って構成を説明する。
【００１８】
＜半導体装置−１＞
先ず、図１〜図３を用いて半導体装置に関する実施形態の第１例を説明する。
【００１９】
先ず図１（１）に示すように、絶縁性の基板１を用意する。この基板１は、特に材料が限定されることはなく、例えば、ガラスなどの硬い材料であっても良く、ポリエーテルスルフォン（ＰＥＳ）やポリエチレンナフタレート（ＰＥＮ）と言ったやわらかいプラスチック材料であっても良い。また、以降に説明する各部材の支持基板と考えれば、前述のガラス基板やプラスチック基板上に保護膜やバッファー層が設けられた構成であっても良い。例えば、ガラス基板上に窒化シリコン（ＳｉＮｘ）薄膜がガスバリアの目的でついている構成や、プラスチックのフィルム基板上に窒化シリコン（ＳｉＮｘ）薄膜や、表面保護および平坦化用のアクリル系薄膜などが設けられている構成であっても良い。
【００２０】
次に、基板１上に、ゲート電極３をパターン形成する。ゲート電極３のパターン形成は、インクジェット法、マイクロコンタクト法、またはスクリーン印刷法等の印刷法や、フォトリソグラィー法などを適用して行われる。
【００２１】
例えば、より微細なゲート電極３を高精度に形成するためには、リソグラフィー法を適用したパターン形成を行うことが好ましい。この場合、成膜した電極材料層をリソグラフィー法によって形成したレジストパターンをマスクに用いテーパターンエッチングする。電極材料層としては、例えばアルミニウム（Ａｌ）、金（Ａｕ）、金（Ａｕ）とクロム（Ｃｒ）との積層膜、銀(Ａｇ）、パラジウム（Ｐｄ）、さらにはこれらの積層膜などが用いられる。
【００２２】
次に、ゲート電極３を覆う状態で、基板１上にゲート絶縁膜５を成膜する。ゲート絶縁膜５は、酸化シリコンや窒化シリコンなどの無機材料膜、さらにはポリビニルフェノールやポリメタクリル酸メチル（ＰＭＭＡ）などの有機材料膜が用いられる。尚、ゲート絶縁膜３を形成した後には、必要に応じてゲート絶縁膜５の不要部を除去する工程を行うこととする。
【００２３】
次いで、ゲート絶縁膜５の上部においてゲート電極３を狭持する位置にソース電極７ｓおよびドレイン電極７ｄを形成する。ソース電極７ｓおよびドレイン電極７ｄのパターン形成は、ゲート電極３の形成と同様に行われる。このようなソース電極７ｓ／ドレイン電極７ｄを構成する電極材料膜としては、例えば金（Ａｕ）、金（Ａｕ）とクロム（Ｃｒ）との積層膜、銀(Ａｇ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、さらにはこれらの積層膜が用いられる。
【００２４】
次に、図１（２）に示すように、ソース電極７ｓ／ドレイン電極７ｄが形成されたゲート絶縁膜５上に、絶縁性の隔壁９を形成する。この隔壁９は、第１開口９ａと第２開口９ｂとを備えて形成されている。第１開口９ａは、ソース電極７ｓおよびドレイン電極７ｄの端部とこれらの電極７ｓ，７ｄ間におけるゲート絶縁膜５に達する形状であって、ゲート電極３上に設けられる。第２開口９ｂは、ソース電極７ｓまたはドレイン電極７ｄの少なくとも一方に達するように設けられる。ここでは、一例としてドレイン電極７ｄに達する第２開口９ｂを図示したが、ソース電極７ｓとドレイン電極７ｄとのそれぞれに達するように２つまたはそれ以上の個数の第２開口９ｂが設けられても良い。
【００２５】
また、この隔壁９は、次の工程で成膜する半導体層が隔壁９の上部と下部とで分断されるように構成されていることが重要である。このような隔壁９は、半導体層よりも充分に厚い膜厚を備えており、かつ第１開口９ａおよび第２開口９ｂの側壁が、垂直か、より好ましくは開口上部に向かって開口径が狭くなるように傾斜した逆テーパ形状であることとする。
【００２６】
このような隔壁９における第１開口９ａおよび第２開口９ｂの側壁形状は、図２（イ）に示すように、傾斜角度が略均一に保たれた逆テーパ形状であっても良い。また図２（ロ）および図２（ハ）に示すように、積層膜で構成された隔壁９において、下層膜ほど開口幅を広くした構成であっても良い。さらに、次に形成される半導体層が隔壁９の上部と下部とで分断されるのであれば、図２（ニ）に示すように、第１開口９ａおよび第２開口９ｂの側壁形状は、上部のみが逆テーパ形状であっても良い。
【００２７】
以上のような隔壁９の作製方法としては、例えば感光性樹脂を用い光パターニングによって作製する方法や、絶縁性薄膜の形成とエッチングとを併用して作製する方法などが挙げられる。絶縁性薄膜としては、ＰＭＭＡなどの樹脂、窒化シリコン（ＳｉＮｘ）や酸化シリコン（ＳｉＯｘ）などの無機絶縁膜が用いられる。
【００２８】
そして、図２（イ）のような隔壁９であれば、感光性樹脂を用いて露光条件を調整したリソグラフィーを行うことにより、側壁を逆テーパ形状とした開口９ａ，９ｂを有する隔壁９が形成される。また、図２（ハ）、（ニ）のような多層構造を持つ隔壁も同様の方法で作製できる。例えば、光感光性樹脂を用いてこれを実現する場合には、第１層目の下層膜とその上層の第２層目の膜とに感光性の違いを持たせれば良い。また、第１層目に光感光性樹脂を用い、第２層目には第１層目の感光性樹脂に対して選択的にパターニングできる材料を用いても良い。さらに、絶縁性薄膜の形成とエッチングを併用する場合には、第１層目と第２層目にエッチング選択性を持たせれば良い。
【００２９】
以上のような隔壁９を形成した後には、図１（３）に示すように、隔壁９の上方から半導体層１１を成膜することにより、隔壁９上とは分断された状態で第１開口９ａの底部に半導体層１１からなるチャネル部半導体層１１ａを形成する。ここでは例えば、真空蒸着法により、基板１上の全面に半導体層１１を成膜する。尚これにより、第２開口９ｂの底部にも、隔壁９上の半導体層１１とは分断された形状の半導体層１１が設けられることになる。
【００３０】
この半導体層１１は、例えばペンタセン、ゼキシチオフェンなどのチオフェンオリゴマー、ポリチオフェンなどの有機半導体からなる。尚、インクジェット法などパターニングと成膜が同時に可能な方法を用いる場合には、隔壁９における第１開口９ａの底面のみに選択的に半導体層１１を形成し、これをチャネル部半導体層１１ａとしても良い。
【００３１】
以上のようにして、ゲート電極３を覆うゲート絶縁膜５上に、ソース電極７ｓおよびドレイン電極７ｄが設けられ、これらのソース電極７ｓおよびドレイン電極７ｄ上からゲート電極３の上方に重ねてチャネル部半導体層１１ａが設けられたボトムゲート・ボトムコンタクト型の薄膜トランジスタＴｒを得る。
【００３２】
次に、図１（４）に示すように、隔壁９の段差を埋め込む状態で絶縁性の保護膜１３を成膜する。この保護膜１３は、図示したような平坦化絶縁膜として構成されていることが好ましい。また、保護膜１３の表面に隔壁９の段差が残る場合であっても、この段差が小さくなるように隔壁９が埋め込まれ、かつ開口９ａ，９ｂの側壁の逆テーパ形状が順テーパ形状になる構成であれば良い。このような形状であれば、保護膜１３は単層構造であっても積層構造であっても良い。
【００３３】
このような保護膜１３は、窒化シリコン、酸化シリコン、ポリパラキシリレン、ポリビニルアルコール、ポリビニルフェノール、ＰＭＭＡなどのアクリル系樹脂などで構成されることとする。
【００３４】
また保護膜１３を平坦化絶縁膜として形成する場合には、隔壁９が充分に埋め込まれる膜厚の絶縁膜を成膜した後、これをエッチバックするかまたはＣＭＰ研磨することによって絶縁膜の表面を平坦化すれば良い。
【００３５】
次いで、図３（１）に示すように、保護膜１３および第２開口９ｂ底部の半導体層１１に、ドレイン電極７ｄに達する接続孔１３ａを形成する。この接続孔１３ａは、隔壁９における第２開口９ｂの内側において、隔壁９上の半導体層１１に対して絶縁性を保った位置に形成される。このような接続孔１３ａは、例えばレジストパターンをマスクに用いたエッチングによって形成される。
【００３６】
尚、複数の第２開口９ｂが形成されている場合であれば、保護膜１３上への電極の引き出しに必要な部分に接続孔１３ａが形成されることとする。
【００３７】
以上の後には、図３（２）に示すように、接続孔１３ａを介してドレイン電極７ｄに接続された導電性パターン１５を保護膜１３上に配線形成する。このような導電性パターン１５の形成は、例えば電極材料層を成膜した後に、リソグラフィー法によって形成したレジストパターンをマスクに用いて電極材料層をパターンエッチングすることによって行う。電極材料層としては、例えばアルミニウム（Ａｌ）、金（Ａｕ）、金（Ａｕ）とクロム（Ｃｒ）との積層膜、銀(Ａｇ）、パラジウム（Ｐｄ）、さらにはこれらの積層膜などが用いられる。
【００３８】
しかる後には、必要に応じて導電性パターン１５の絶縁分離部１７を形成する。この絶縁分離部１７は、一般的な感光性樹脂を用いて構成される。
【００３９】
以上のようにして、薄膜トランジスタＴｒと、これを覆う保護膜１３上に薄膜トランジスタＴｒに接続された導電性パターン１５が配線された半導体装置１９-1が得られる。
【００４０】
以上のようにして得られた構成の半導体装置１９-1では、チャネル部半導体層１１ａは、パターニングされた絶縁性の隔壁９の段差を利用して第１開口９ａの底部に分断して形成されたものである。このため、微細に形成されたものとすることができる。
【００４１】
また、隔壁９の段差を埋め込む状態で形成された保護膜１３上に、このチャネル部半導体１１ａを用いた薄膜トランジスタＴｒに接続された導電性パターン１５が引き出されて配線形成された構成であるため、導電性パターン１５が隔壁９の段差に影響されて段切れすることはない。特に保護膜１３を平坦化絶縁膜として形成した場合には、導電性パターン１５の下地が平坦になるため、保護膜１３上において確実に配線された導電性パターン１５とすることができる。
【００４２】
そして特に、半導体層１１を分断するための隔壁９に、チャネル部半導体層１１ａを形成するための第１開口９ａと共に、ドレイン電極７ｄに達する第２開口９ｂが予め設けられている。このため、隔壁９および半導体層１１を覆う保護膜１３に、隔壁９上の半導体層１１に対して絶縁性を保った状態で、第２開口９ｂの内側においてドレイン電極７ｄに達する接続孔１３ａが設けられる。これにより、この接続孔１３ａを介してソース電極７ｓまたはドレイン電極７ｄに接続させた導電性パターン１５は、隔壁９上の全面に残存する状態で設けられた半導体層１１に対して絶縁性を保って保護膜１３上に引き出されて配線されたものとなる。
【００４３】
以上から、隔壁９上からの成膜により微細にパターニングされたチャネル部半導体層１１ａを備えながらも、隔壁９の上部に残された半導体層１１に影響されることなく導電性パターン１５を形成することができ、これにより半導体装置１９-1の多層化および高集積化が可能になる。
【００４４】
尚、以上説明した各層は、上述した材料で構成されることに限定されることはない。また、各層は機能を損なわない限り、複数の材料からなる多層構造を有していても良い。これらの例としては、下地との密着性確保のため電極下部への密着層の導入や、電極上へのエッチストッパ層の導入、ガスバリア性確保や延性確保のための積層メタル構造導入などがある。
【００４５】
また各層の膜厚に関しても機能を損なわない限りこれを限定しない。好ましい膜厚としてはゲート電極３、ゲート絶縁膜５、ソース電極７ｓ、ドレイン電極７ｄ、半導体層１１、導電性パターン１５は１μｍ以下、より好ましくは５００ｎｍ以下である。また、隔壁９および保護膜１３は、５μｍ以下、より好ましくは３μｍ以下であることとする。
【００４６】
さらに、各層の形成は、上述した手順に限定されることはなく、公知の技術を広く用いることができるものとする。例えば、真空蒸着、スパッタリングやＣＶＤといった一般的な成膜方法、スピンコートやキャップコート、スクリーン印刷、インクジェット印刷等の溶液を用いた成膜方法、フォトリソグラフィー法、電子線リソグラフィー法、マイクロプリンティング法、ナノインプリント法などのパターン転写方法、ウェットエッチング法、ドライエッチング法、リフトオフなどのエッチングおよびパターン形成技術を広く組み合わせることができるものとする。これらを組み合わせるにあたり、必要となる加熱や洗浄と言った一般的な半導体形成技術も当然用いることができる。
【００４７】
＜半導体装置−２＞
次に、図４を用いて半導体装置に関する実施形態の第２例を説明する。ここでは第１例と重複する構成の説明は省略する。
【００４８】
先ず、第１例において図１（１）〜図３（１）を用いて説明したと同様にして、隔壁９上から半導体層１１を成膜した後に、隔壁９の段差を埋め込む保護膜１３を形成し、この保護膜１３に接続孔１３ａを形成するまでを行う。そして、この保護膜１３を第１保護膜１３とし、接続孔１３ａを第１接続孔１３ａとする。
【００４９】
次に、図４（１）に示すように、第１保護膜１３上に、第１接続孔１３ａの内壁を覆う状態で、薄膜状の第２保護膜２１を成膜する。これにより、第１接続孔１３ａの開口上部の角を、第２保護膜２１によって覆う。第２保護膜２１の成膜は、感光性樹脂などの有機絶縁膜を塗布法により成膜することが好ましい。このような塗布法では、溶液状態の材料塗布過程において下地の角部分がラウンド状に覆われ易いためである。ここでは、第１接続孔１３ａの開口上部の角部分が滑らかなラウンド状に覆われることが重要である。尚、本第２例では、第２保護膜２１の表面において、段差が小さく保たれていて下層の凹凸側壁の逆テーパ形状が順テーパ形状になる構成であれば良い。したがって、第１保護膜１３表面の平坦性は、第１例よりも低くて良い。
【００５０】
次いで、第１保護膜１３に形成した第１開口１３ａ内の第２保護膜２１に、ドレイン電極７ｄに達する第２接続孔２１ａを形成する。第２絶縁膜２１が感光性樹脂からなる場合には、リソグラフィーによってこの第２接続孔２１ａを形成する。また、第２絶縁膜２１が無機絶縁膜や感光性を備えていない有機絶縁膜であれば、リソグラフィーによって形成したレジストパターンをマスクに用いたパターンエッチングにより、第２接続孔２１ａを形成すれば良い。
【００５１】
以上の後は、第２接続孔２１ａが形成された第２保護膜２１を熱処理によってリフロー（流動化）させることが好ましい。これにより、第１保護膜１３における第１接続孔
１３ａの角部を覆う第２保護膜２１部分がさらにラウンド状に成形される。特には、第１接続孔１３ａの上方肩部が第２保護膜２１によって曲率の大きなラウンド状に覆われることが重要である。また、第２保護膜２１の第２接続孔２１ａの上方肩部もリフローされてラウンド状に形成される。さらに、第１接続孔１３ａの下方の入角部もラウンド状に形成される。
【００５２】
また、第２保護膜２１を構成する材料が熱硬化性を持つ場合には、この熱処理によって第２保護膜２１を硬化させる。尚、リフローのための熱処理と、熱硬化のための熱処理とは２段階で行っても良いが、通常はリフロー開始温度よりも熱硬化温度の方が高いため、熱硬化のための熱処理においてリフローも同時に成される。また、第２保護膜２１を構成する材料が光硬化性を持つ場合にはリフローのための熱処理を行った後に、光硬化のための光照射処理を行うこととする。
【００５３】
その後、図４（２）に示すように、第２接続孔２１ａを介してドレイン電極７ｄに接続された導電性パターン１５を第２保護膜２１上に配線形成する。このような導電性パターン１５の形成は、第１例と同様で良い。また、第１例と同様に、必要に応じて導電性パターン１５の絶縁分離部１７を第２保護膜２１上に形成する。
【００５４】
以上のようにして、薄膜トランジスタＴｒと、これを覆う保護膜１３，２１上に薄膜トランジスタＴｒに接続された導電性パターン１５が配線された半導体装置１９-2が得られる。
【００５５】
以上のようにして得られた構成の半導体装置１９-2では、隔壁９を埋め込む第１保護膜１３上に導電性パターン１５を配線形成した構成であるため、第１例の半導体装置と同様の効果を得ることができる。そして特に本第２例の半導体装置１９-2では、第１保護膜１３に形成された第１接続孔１３ａの内壁を覆う第２保護膜２１を設けて、この上部に導電性パターン１５を設けた構成である。このため、第１保護膜１３に形成した第１接続孔１３ａの上方角部が第２保護膜２１によってラウンド状に覆われ、この上方角部において導電性パターン１５が段切れすることを防止できる。したがって、第１例と比較して、さらに保護膜１３上において確実に配線された導電性パターン１５を得ることが可能になる。
【００５６】
尚、本第２例においては、第１保護膜１３に形成する第１接続孔１３ａの内壁が第２保護膜２１で覆われる。このため、第１接続孔１３ａの形状はいかなる形状であってもよく、第１接続孔１３ａの形状を制御する必要がなくなる。従って、形状制御を省くことができ、工程の簡略化や高スループット化、歩留まり向上などの効果が得られる。
【００５７】
＜半導体装置−３＞
次に、図５を用いて半導体装置に関する実施形態の第３例を説明する。ここでは第１例と重複する構成の説明は省略する。
【００５８】
先ず、第１例において図１（１）〜図１（４）を用いて説明したと同様にして、隔壁９上から半導体層１１を成膜した後に隔壁９の段差を埋め込む保護膜１３を形成する。
【００５９】
そして図５（１）に示すように、この保護膜１３上のチャネル部半導体層１１ａに重なる位置に、導電性のシールド層２３を形成する。このシールド層２３は、導電性材料膜をパターニングしてなるものであって良く、公知の技術を用いることができるものとする。すなわち、真空蒸着、スパッタリングやＣＶＤといった一般的な成膜方法、スピンコートやキャップコート、スクリーン印刷、インクジェット印刷等の溶液を用いた成膜方法、フォトリソグラフィー法、電子線リソグラフィー法、マイクロプリンティング法、ナノインプリント法などのパターン転写方法、ウェットエッチング法、ドライエッチング法、リフトオフなどのエッチングおよびパターン形成技術を広く組み合わせることができるものとする。これらを組み合わせるにあたり、必要となる加熱や洗浄と言った一般的な半導体形成技術も当然用いることができる。
【００６０】
次に、図５（２）に示すように、シールド層２３を覆う状態で、保護膜１３上にさらに絶縁性の保護膜２５を成膜する。これにより、積層構造の保護膜１３，２５となる。この場合、保護膜２５の表面が平坦で有れば、下層の保護膜１３の表面の平坦性は低くても良い。
【００６１】
次いで、図５（３）に示すように、保護膜１３，２５、および隔壁９の第２開口９ｂ底部の半導体層１１に、ドレイン電極７ｄに達する接続孔１３ａを形成する。この接続孔１３ａは、第１例と同様に隔壁９における第２開口９ｂの内側において、隔壁９上の半導体層１１に対して絶縁性を保った位置に形成される。
【００６２】
以上の後には、図５（４）に示すように、接続孔１３ａを介してドレイン電極７ｄに接続された導電性パターン１５を保護膜１３，２５上に配線形成し、さらに必要に応じて導電性パターン１５の絶縁分離部１７を形成する。この工程は第１例と同様に行われる。
【００６３】
以上のようにして、ボトムゲート・ボトムコンタクト型の薄膜トランジスタＴｒを覆う保護膜１３，２５上に、薄膜トランジスタＴｒに接続された導電性パターン１５が配線されると共に、薄膜トランジスタＴｒと導電性パターン１５との間には、これらとの間に絶縁性を保って導電性のシールド層２３が配置された半導体装置１９-3が得られる。
【００６４】
以上のようにして得られた構成の半導体装置１９-3では、隔壁９を埋め込む保護膜１３，２５上に導電性パターン１５を配線形成した構成であるため、第１例の半導体装置と同様の効果を得ることができる。そして特に本第３例の半導体装置１９-3では、ボトムゲート型の薄膜トランジスタＴｒとその上部に配置された導電性パターン１５との間に、導電性のシールド層２３を配置したことにより、導電性パターン１５の電位が薄膜トランジスタＴｒのチャネル部半導体層１１ａに影響を及ぼすことが防止される。
【００６５】
このため、ボトムゲート型の薄膜トランジスタＴｒにおける動作特性を、導電性パターン１５の電位に影響されることなく安定した特性に維持することが可能になる。この結果、薄膜トランジスタＴｒの動作性能の向上を図ることができる。さらに、薄膜トランジスタＴｒ上にも導電性パターン１５を配線することが可能になるため、集積度の向上を図ることも可能になる。
【００６６】
＜半導体装置−４＞
次に、図６を用いて半導体装置に関する実施形態の第４例を説明する。この第４例は、上述した第２例と第３例とを組み合わせた合わせた構成であり、重複する説明は省略する。
【００６７】
すなわち、先ず、第１例において図１（１）〜図１（４）を用いて説明したと同様にして、隔壁９上から半導体層１１を成膜した後に隔壁９の段差を埋め込む保護膜１３を形成する。
【００６８】
そして図６（１）に示すように、この保護膜１３上のチャネル部半導体層１１ａに重なる位置に、導電性のシールド層２３を形成する。このシールド層２３は、導電性材料をパターニングしてなるものであって良い。
【００６９】
次に、図６（２）に示すように、保護膜１３および隔壁９の第２開口９ｂ底部の半導体層１１に、ドレイン電極７ｄに達する接続孔１３ａを形成する。この接続孔１３ａは、第１例と同様に隔壁９における第２開口９ｂの内側において、隔壁９上の半導体層１１に対して絶縁性を保った位置に形成される。そして、この保護膜１３を第１保護膜１３とし、接続孔１３ａを第１接続孔１３ａとする。
【００７０】
尚、以上の図６（１）のシールド層２３の形成と、図６（２）の第１保護膜１３への第１接続孔１３ａの形成とは、逆の手順で行っても良い。
【００７１】
その後、図６（３）に示すように、第１保護膜１３上に、第１接続孔１３ａの内壁を覆う状態で、薄膜状の第２保護膜２１を成膜する。これにより、第１接続孔１３ａの開口上部の角を、第２保護膜２１によって覆う。次いで、第１保護膜１３に形成した第１開口１３ａ内の第２保護膜２１に、ドレイン電極７ｄに達する第２接続孔２１ａを形成する。
【００７２】
ここでの第２保護膜２１の成膜は、第２例において図４（１）を用いて説明したと同様に行って良く、第１接続孔１３ａの開口上部の角部分が滑らかなラウンド状に覆われていることが重要である。またより好ましくは、シールド層２３におよる凹凸を埋め込んで表面平坦化された状態で第２保護膜２１が成膜されることとする。
【００７３】
次に、図６（４）に示すように、第２接続孔２１ａを介してドレイン電極７ｄに接続された導電性パターン１５を第２保護膜２１上に配線形成する。このような導電性パターン１５の形成は、第１例と同様で良い。また、第１例と同様に、必要に応じて導電性パターン１５の絶縁分離部１７を形成する。
【００７４】
以上のようにして、ボトムゲート・ボトムコンタクト型の薄膜トランジスタＴｒを覆う保護膜１３，２１上に、薄膜トランジスタＴｒに接続された導電性パターン１５が配線されると共に、薄膜トランジスタＴｒと導電性パターン１５との間には、これらとの間に絶縁性を保って導電性のシールド層２３が配置された半導体装置１９-4が得られる。
【００７５】
以上のようにして得られた構成の半導体装置１９-4では、第２例と第３例の効果を得ることができる。
【００７６】
＜半導体装置−５＞
次に、図７を用いて半導体装置に関する実施形態の第５例を説明する。この第５例は、上述した第４例の変形例であり、第４例で示したシールド層２３を、薄膜トランジスタＴｒのソース電極７ｓに接続させた構成である。
【００７７】
このような半導体装置１９-5において、隔壁９は、ソース電極７ｓ−ドレイン電極７ｄ間におけるゲート絶縁膜５に達する第１開口９ａと、ドレイン電極７ｄに達する第２開口９ｂと共に、ソース電極７ｓに達する第２開口９ｂを備えている。この他にも、隔壁９には必要に応じて開口が設けられても良く、これらの開口は同一工程で形成される。
【００７８】
そしてこの隔壁９を埋め込む第１保護膜１３には、ドレイン電極７ｄとソース電極７ｓとにそれぞれ達する２つの第１接続孔１３ａが設けられている。さらに、第１絶縁膜１３の第１接続孔１３ａの内壁を覆う第２絶縁膜２１には、各第１接続孔１３ａ内において、ドレイン電極７ｄとソース電極７ｓに達する各第２接続孔２１ａが設けられている。またこの第２絶縁膜２１には、シールド層２３に達する接続孔２１ｂも設けられている。
【００７９】
そしてこのような第２絶縁膜２１上に、第２接続孔２１ａを介してドレイン電極７ｄに接続された導電性パターン１５が配線形成されている。そして、この導電性パターン１５と同一層で、第２接続孔２１ａを介してソース電極７ｓに接続されると共に、接続孔２１ｂを介してシールド層２３に接続された接続用配線１５ａが形成されている。これらの導電性パターン１５と接続用配線１５ａとは、同一層を用いた同一工程で形成することができる。
【００８０】
尚、図示したように、ソース電極７ｓは、ゲート電極３と同一層で形成された配線３ａに接続されていても良い。
【００８１】
このような構成の半導体装置１９-5では、基板１上に４層の導電層を積層配線してこれらを絶縁した構成となっている。本発明を適用することにより、隔壁９上に残された半導体層１１に影響されることなく、この半導体層１１に対して絶縁性を保って導電層を積層配線された構造を得ることができる。
【００８２】
尚、例えば最下層の配線３ａを周辺部に引き出し、この引き出した部分を外部接続端子として絶縁膜から露出させる場合には、上方のゲート絶縁膜５および保護膜１３のエッチングの際に、露出させる部分に損傷などが起こりうる可能性があるが、この場合には適宜ストッパ層を導入すればよい。また、周辺部における半導体層１１の絶縁分離部は面積が大きくなる場合が多いため、周辺部境界では精細度の高い半導体層の絶縁分離が不要になる場合が多い。このような場合には治具等で周辺部に半導体層１１が成膜（付着）しない方法と本発明を併用することも可能である。
【００８３】
＜液晶表示装置−１＞
次に、図８および図９を用いて本発明の表示装置に関する第１例として液晶表示装置を説明する。
【００８４】
図８は液晶表示装置の一構成例を説明するための概略の回路構成図である。この図に示すように、液晶表示装置４０の基板１上には、表示領域１ａとその周辺領域１ｂとが設定されている。表示領域１ａには、複数の走査線４１と複数の信号線４３とが縦横に配線されており、それぞれの交差部に対応して１つの画素が設けられた画素アレイ部として構成されている。また周辺領域１ｂには、走査線４１を走査駆動する走査線駆動回路４５と、輝度情報に応じた映像信号（すなわち入力信号）を信号線４３に供給する信号線駆動回路４７などが配置される場合がある。これらが装置内に配置されない場合は、外部に駆動回路設け、回路と内部を電気的に配線接続することになる。
【００８５】
走査線４１と信号線４３との各交差部に設けられる画素回路は、例えば薄膜トランジスタＴｒ、保持容量Ｃｓ、および画素電極ａで構成されている。そして、走査線駆動回路４５による駆動により、薄膜トランジスタＴｒを介して信号線４３から書き込まれた映像信号が保持容量Ｃｓに保持され、保持された信号量に応じた電圧が画素電極ａに供給され、この電圧に応じて液晶層を構成する液晶分子が傾斜して表示光の透過が制御される。
【００８６】
尚、以上のような画素回路の構成は、あくまでも一例であり、必要に応じて画素回路内に容量素子を設けたり、さらに複数のトランジスタを設けて画素回路を構成しても良い。また、周辺領域１ｂには、画素回路の変更に応じて必要な駆動回路が追加される場合もある。
【００８７】
図９には、本実施形態の液晶表示装置４０の特徴部を説明するための１画素分の断面図を示す。この図に示す液晶表示装置４０は、上述した本発明の表示装置を駆動基板として用いたものである。ここでは一例として図６を用いて説明した第４例の半導体装置を適用している。
【００８８】
すなわち、液晶表示装置４０は、第２保護膜２１上に配線形成された導電性パターン１５が画素電極ａとして用いられている。また、薄膜トランジスタＴｒのゲート電極３と同一層で構成された下部電極３ｂと、ドレイン電極７ｄの延設部分からなる上部電極とでゲート絶縁膜(誘電体膜）５を挟持することによって容量素子Ｃｓが構成されている。
【００８９】
そして、第２保護膜２１上にマトリックス状に配列された複数の画素電極ａを覆う状態で配向膜３１が設けられて駆動基板を構成している。
【００９０】
以上のような駆動基板の配向膜３１側には、対向基板３３が配置されている。この対向基板３３は、ガラス基板のような透明基板からなり、駆動基板側に向かって全画素の共通の対向電極３５および配向膜３７がこの順に配置されている。尚、このような対向基板３３側の構成材料は、一般的な液晶表示装置の構成材料を適用して良い。
【００９１】
そして、このような駆動基板と対向基板３３とに形成した配向膜３１−３７間には、ここでの図示を省略したスペーサが挟持され、さらに液晶層ＬＣが充填封止されて液晶表示装置４０が構成されている。尚、図中には明記していないが、例えば対向基板３３の外面上に反射防止膜等の外光の反射を抑制する機能を有する部位が存在してもよく、この場合は該機能を有する部位を形成した後に、配向膜３１−３７間にスペーサを狭持させて液晶層ＬＣを充填封止する組み立て工程を行えば良い。また、対向基板３３側には、必要に応じてカラーフィルタ層を設けても良い。
【００９２】
尚、シールド層２３は、各画素毎に個別に設けられている必要はなく、複数画素にわたる形状に成形されていて良い。また、図７に示したように、このシールド層２３は、ソース電極７ｓに接続されていても良い。
【００９３】
以上説明した液晶表示装置４０によれば、隔壁９を覆う保護膜１３，２１上に導電性パターン１５として引き出された画素電極ａは、上述した半導体装置の実施形態で説明したように、隔壁９上の全面に残存する状態で設けられた半導体層１１に対して絶縁性を保って保護膜１３上に設けられたものとすることができる。
【００９４】
しかも、画素電極ａが半導体層１１よりも上方に引き出されるため、この画素電極ａを反射材料で構成することにより、対向基板３３側から入射した外光Ｈを液晶層ＬＣで変調させ、かつ画素電極ａで反射させて表示光ｈとして表示する際、表示光ｈが隔壁９や半導体層１１に影響されて着色することが防止され、これにより液晶表示装置４０の画質の向上を図ることが可能になる。
【００９５】
尚、上述した駆動基板の構成は、液晶表示装置における駆動基板に限定されることはなく、電気泳動型表示装置における駆動基板としての適用も可能であり、同様の効果を得ることができる。
【００９６】
＜液晶表示装置−２＞
次に、図１０、図１１を用いて本発明の表示装置に関する第２例として、上述した第１例の液晶表示装置の変形例を説明する。尚、図１１は液晶表位相値の４画素分の平面図であり、説明のために一部を切り欠いき、さらに全体を覆う絶縁性材料からなる膜の図示を省略している。また、図１０は、この平面図におけるＡ−Ａ’断面に相等する。
【００９７】
これらの図に示す液晶表示装置４０’が、図９に示す液晶表示装置と異なるところは、薄膜トランジスタＴｒのソース電極７ｓに接続された信号線４３(図８参照）が、画素電極ａと同一層で構成されているところにある。
【００９８】
このような液晶表示装置４０’において、隔壁９は、ソース電極７ｓ−ドレイン電極７ｄ間におけるゲート絶縁膜５に達する第１開口９ａと、ドレイン電極７ｄに達する第２開口９ｂと共に、ソース電極７ｓに達する第２開口９ｂを備えている。
【００９９】
そしてこの隔壁９を埋め込む第１保護膜１３には、ドレイン電極７ｄとソース電極７ｓとにそれぞれ達する２つの第１接続孔１３ａが設けられている。さらに、第１絶縁膜１３の第１接続孔１３ａの内壁を覆う第２絶縁膜２１には、各第１接続孔１３ａ内において、ドレイン電極７ｄとソース電極７ｓに達する各第２接続孔２１ａが設けられている。
【０１００】
そしてこのような第２絶縁膜２１上に、第２接続孔２１ａを介してドレイン電極７ｄに接続された導電性パターン１５が配線形成されている。そして、この導電性パターン１５と同一層で、第２接続孔２１ａを介してソース電極７ｓに接続された信号線４３が形成されている。これらの導電性パターン１５と信号線４３とは、同一層を用いた同一工程で形成することができる。
【０１０１】
このような構成の液晶表示装置４０’では、信号線４３が上層に引き出されており、ゲート電極３から延設された走査線４１（図１１参照)との距離が大きくなるため、信号線４３と走査線４１の間の漏れ電流（リーク電流）を低減させることが可能になる。
【０１０２】
＜有機ＥＬ表示装置＞
次に、図１２，１３を用いて本発明の表示装置に関する第３例として有機ＥＬ表示装置を説明する。
【０１０３】
図１２は有機ＥＬ表示装置の一構成例を説明するための概略の回路構成図である。この図に示すように、有機ＥＬ表示装置５０の基板１上には、表示領域１ａとその周辺領域１ｂとが設定されている。表示領域１ａには、複数の走査線５１と複数の信号線５３とが縦横に配線されており、それぞれの交差部に対応して１つの画素が設けられた画素アレイ部として構成されている。また周辺領域１ｂには、走査線５１を走査駆動する走査線駆動回路５５と、輝度情報に応じた映像信号（すなわち入力信号）を信号線５３に供給する信号線駆動回路５７とが配置される場合がある。これらが装置内に配置されない場合は、外部に駆動回路設け、回路と内部を電気的に配線接続することになる。
【０１０４】
走査線５１と信号線５３との各交差部に設けられる画素回路は、例えばスイッチング用の薄膜トランジスタＴｒ１、駆動用の薄膜トランジスタＴｒ２、保持容量Ｃｓ、および有機電界発光素子ＥＬで構成されている。そして、走査線駆動回路５５による駆動により、スイッチング用の薄膜トランジスタＴｒ１を介して信号線５３から書き込まれた映像信号が保持容量Ｃｓに保持され、保持された信号量に応じた電流が駆動用の薄膜トランジスタＴｒ２から有機電界発光素子ＥＬに供給され、この電流値に応じた輝度で有機電界発光素子ＥＬが発光する。尚、駆動用の薄膜トランジスタＴｒ２と保持容量Ｃｓとは、共通の電源供給線（Ｖｃｃ）５９に接続されている。
【０１０５】
尚、以上のような画素回路の構成は、あくまでも一例であり、必要に応じて画素回路内に容量素子を設けたり、さらに複数のトランジスタを設けて画素回路を構成しても良い。また、加える電位、素子間の配線方法などは必要に応じて変更してもよいし、周辺領域１ｂには、画素回路の変更に応じて必要な駆動回路が追加しても良い。
【０１０６】
図１３には、本実施形態の有機ＥＬ表示装置５０の特徴部を説明するための１画素分の断面図を示す。この図に示す有機ＥＬ表示装置５０は、上述した本発明の表示装置を駆動基板として用いたものである。ここでは一例として図６を用いて説明した第４例の半導体装置を適用している。
【０１０７】
すなわち、有機ＥＬ表示装置５０は、基板１上に２つの薄膜トランジスタＴｒ１，Ｔｒ２が設けられており、駆動用の薄膜トランジスタＴｒ２に接続された導電パターン１５が画素電極ａとして用いられている。これらの各画素電極ａは絶縁分離部１７によって絶縁分離されていることとする。
【０１０８】
そして、第２保護膜２１上にマトリックス状に配列された複数の画素電極ａ上に有機ＥＬ層６１が設けられ、絶縁分離膜１７で隣接する有機ＥＬ層６１間が絶縁された状態で、対向電極６３を設ける。この対向電極６３は、全画素に共通の電極として設けられることとする。ここで、対向電極６３は、画素電極ａが陽極として用いられる場合には、陰極として形成される。一方、対向電極６３は、画素電極ａが陰極として用いられる場合には、陽極として形成される。
【０１０９】
尚、シールド層２３は、液晶表示装置と同様に、各画素毎に設けられている必要はない。
【０１１０】
以上説明した有機ＥＬ表示装置５０によれば、隔壁９を覆う保護膜１３，２１上に導電性パターン１５として引き出された画素電極ａは、上述した半導体装置の実施形態で説明したように、隔壁９上の全面に残存する状態で設けられた半導体層１１に対して絶縁性を保って保護膜１３上に設けられたものとすることができる。
【０１１１】
しかも、画素電極ａが半導体層１１よりも上方に引き出されるため、例えば有機ＥＬ層を上面発光させることが可能になる。このため、有機ＥＬ層６１で発生した発光色が画素電極ａの下部にある隔壁９や半導体層１１に影響されることが防止され、これにより有機ＥＬ表示装置５０の画質の向上を図ることが可能になる。
【図面の簡単な説明】
【０１１２】
【図１】半導体装置に関する実施形態の第１例を説明する断面工程図（その１）である。
【図２】実施形態で形成する隔壁における開口の側壁形状の例を示す断面図である。
【図３】半導体装置に関する実施形態の第１例を説明する断面工程図（その２）である。
【図４】半導体装置に関する実施形態の第２例を説明する断面工程図である。
【図５】半導体装置に関する実施形態の第３例を説明する断面工程図である。
【図６】半導体装置に関する実施形態の第４例を説明する断面工程図である。
【図７】半導体装置に関する実施形態の第５例を説明する要部断面図である。
【図８】実施形態で説明する液晶表示装置の回路構成を示す図である。
【図９】本発明を適用した液晶表示装置に関する実施形態を説明する要部断面図である。
【図１０】本発明を適用した液晶表示装置の他の実施形態を説明する要部断面図である。
【図１１】図１０の液晶表示装置における駆動基板側の４画素分の平面図を示す。
【図１２】実施形態で説明する有機ＥＬ表示装置の回路構成を示す図である。
【図１３】本発明を適用した有機ＥＬ表示装置に関する実施形態を説明する要部断面図である。
【符号の説明】
【０１１３】
１…基板、３…ゲート電極、５…ゲート絶縁膜、７ｓ…ソース電極、７ｄ…ドレイン電極、９…隔壁、９ａ…第１開口、９ｂ…第２開口、１１…半導体層、１１ａ…チャネル部半導体層、１３…保護膜、１３ａ…接続孔、１５…導電性パターン、１３第１保護膜、１３ａ…第１接続孔、１９-1，１９-2，１９-3，１９-4…表示装置、２１…第２保護膜、２１ａ…第２接続孔、２３…シールド層、４０…液晶半導体装置、５０…有機ＥＬ表示装置、ａ…画素電極
【図１】
2008277370.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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