(57)【要約】【課題】オン抵抗の増大や製造工程の増加を防止しつつ、ソース領域の薄膜化を防止できるようにする。【解決手段】下地となるｎ＋型ソース領域４のうち酸化させるための領域４ｂを酸化させずに残す領域４ａと比べて低不純物濃度にしておく。このようにしておくと、ゲート酸化膜７を形成する際の熱酸化時に、ｎ＋型ソース領域４を酸化させたときの増速酸化を抑制することが可能となる。これにより、ｎ＋型ソース領域４が薄膜化することによるシート抵抗の増大を抑制することが可能となる。そして、ｎ＋型ソース領域４形成の際の不純物イオン注入の濃度を調整することだけにより行うことができ、従来と構造的な相違も生じないため、オン抵抗の増大や製造工程の増加無しでこのような効果を得ることができる。【選択図】図３
2008294204.tif 000002
【特許請求の範囲】
【請求項１】
炭化珪素からなる基板（１）と、
前記基板（１）の上に形成された第１導電型の炭化珪素からなるドリフト層（２）と、
前記ドリフト層（２）内における該ドリフト層（２）の表層部に形成された第２導電型のベース領域（３）と、
前記ベース領域（３）内に形成され、かつ、前記ドリフト層（２）よりも高不純物濃度の炭化珪素にて構成された第１導電型のソース領域（４）と、
前記ベース領域（３）および前記ドリフト層（２）の表面上に形成され、前記ドリフト層（２）と前記ソース領域（４）との間を繋ぐように形成された炭化珪素からなる第１導電型のチャネル層（５）と、
前記チャネル層（５）および前記ソース領域（４）の表面に備えたゲート酸化膜（７）と、
前記ゲート酸化膜（７）の上に形成されたゲート電極（９）と、
前記ソース領域（４）に電気的に接続されたソース電極（１０）と、
前記基板（１）の裏面側に形成されたドレイン電極（１１）とを備え、
前記ゲート電極（８）への印加電圧を制御することで前記チャネル層（５）に形成されるチャネルを制御し、前記ソース領域（４）および前記ドリフト層（２）を介して、前記第１電極（１０）および前記第２電極（１１）の間に電流を流す半導体素子が構成された炭化珪素半導体装置の製造方法であって、
前記ソース領域（４）のうち下層に位置する領域（４ａ）を第１不純物濃度にて形成する工程と、
前記ソース領域（４）のうち前記下層に位置する領域（４ａ）の上層に位置する領域（４ｂ）を前記第１不純物濃度よりも薄い第２不純物濃度にて形成する工程と、
前記ソース領域（４）のうち前記上層に位置する領域（４ｂ）および前記チャネル層（５）を熱酸化することにより、前記ゲート酸化膜（７）を形成する工程と、を含むことを特徴とする炭化珪素半導体装置の製造方法。
【請求項２】
前記基板（１）の上に前記ドリフト層（２）を形成すると共に、前記ドリフト層（２）内に前記ベース領域（３）を形成したのち、前記ドリフト層（２）および前記ベース領域（３）の表面上に前記チャネル層（５）を形成する工程と、
前記チャネル層（５）の上から、第１導電型不純物をイオン注入することにより、前記ソース領域（４）のうち前記下層に位置する領域（４ａ）を形成すると共に、前記ソース領域（４）のうち前記上層に位置する領域（４ｂ）を形成する工程を行い、
その後、前記熱酸化による前記ゲート酸化膜（７）の形成工程を行うことを特徴とする請求項１に記載の炭化珪素半導体装置の製造方法。
【請求項３】
炭化珪素からなる基板（１）と、
前記基板（１）の上に形成された第１導電型の炭化珪素からなるドリフト層（２）と、
前記ドリフト層（２）内における該ドリフト層（２）の表層部に形成された第２導電型のベース領域（３）と、
前記ベース領域（３）内に形成され、かつ、前記ドリフト層（２）よりも高不純物濃度の炭化珪素にて構成された第１導電型のソース領域（４）と、
前記ドリフト層（２）および前記ソース領域（４）の表面に備えたゲート酸化膜（７）と、
前記ゲート酸化膜（７）の上に形成されたゲート電極（９）と、
前記ソース領域（４）に電気的に接続されたソース電極（１０）と、
前記基板（１）の裏面側に形成されたドレイン電極（１１）とを備え、
前記ゲート電極（８）への印加電圧を制御することで前記ゲート電極（９）と対向する前記ベース領域（３）の表層部にチャネルを形成し、前記ソース領域（４）および前記ドリフト層（２）を介して、前記第１電極（１０）および前記第２電極（１１）の間に電流を流す半導体素子が構成された炭化珪素半導体装置の製造方法であって、
前記ソース領域（４）のうち下層に位置する領域（４ａ）を第１不純物濃度にて形成する工程と、
前記ソース領域（４）のうち前記下層に位置する領域（４ａ）の上層に位置する領域（４ｂ）を前記第１不純物濃度よりも薄い第２不純物濃度にて形成する工程と、
前記ソース領域（４）のうち前記上層に位置する領域（４ｂ）および前記ドリフト層（２）を熱酸化することにより、前記ゲート酸化膜（７）を形成する工程と、を含むことを特徴とする炭化珪素半導体装置の製造方法。
【請求項４】
前記基板（１）の上に前記ドリフト層（２）を形成すると共に、前記ドリフト層（２）内に前記ベース領域（３）を形成する工程と、
前記ベース領域（３）に対して第１導電型不純物をイオン注入することにより、前記ソース領域（４）のうち前記下層に位置する領域（４ａ）を形成すると共に、前記ソース領域（４）のうち前記上層に位置する領域（４ｂ）を形成する工程を行い、
その後、前記熱酸化による前記ゲート酸化膜（７）の形成工程を行うことを特徴とする請求項１に記載の炭化珪素半導体装置の製造方法。
【請求項５】
前記ソース領域（４）のうち前記上層に位置する領域（４ｂ）を形成する工程では、該領域（４ｂ）の厚さを前記ゲート酸化膜（７）の厚みの１／２以上とすることを特徴とする請求項１ないし４のいずれか１つに記載の炭化珪素半導体装置の製造方法。
【請求項６】
前記ソース領域（４）のうち前記上層に位置する領域（４ｂ）を形成する工程では、該領域（４ｂ）の不純物濃度を１×１０２０ｃｍ−３以下とすることを特徴とする請求項１ないし５のいずれか１つに記載の炭化珪素半導体装置の製造方法。
【請求項７】
前記ソース領域（４）のうち前記下層に位置する領域（４ａ）を形成する工程では、該領域（４ａ）の不純物濃度を３×１０２０ｃｍ−３以上とすることを特徴とする請求項１ないし６のいずれか１つに記載の炭化珪素半導体装置の製造方法。
【請求項８】
前記ソース領域（４）のうち前記下層に位置する領域（４ａ）を形成する工程および前記上層に位置する領域（４ｂ）を形成する工程は、１４００℃以上の活性化熱処理を行う工程を含むことを特徴とする請求項１ないし７のいずれか１つに記載の炭化珪素半導体装置の製造方法。
【請求項９】
前記ソース領域（４）のうち前記下層に位置する領域（４ａ）を形成する工程および前記上層に位置する領域（４ｂ）を形成する工程は、１５００℃以上の活性化熱処理を行う工程を含むことを特徴とする請求項１ないし７のいずれか１つに記載の炭化珪素半導体装置の製造方法。
【請求項１０】
前記ソース領域（４）のうち前記下層に位置する領域（４ａ）を形成する工程および前記上層に位置する領域（４ｂ）を形成する工程は、１６００℃以上の活性化熱処理を行う工程を含むことを特徴とする請求項１ないし７のいずれか１つに記載の炭化珪素半導体装置の製造方法。
【請求項１１】
炭化珪素からなる基板（１）と、
前記基板（１）の上に形成された第１導電型の炭化珪素からなるドリフト層（２）と、
前記ドリフト層（２）内における該ドリフト層（２）の表層部に形成された第２導電型のベース領域（３）と、
前記ベース領域（３）内に形成され、かつ、前記ドリフト層（２）よりも高不純物濃度の炭化珪素にて構成された第１導電型のソース領域（４）と、
前記ベース領域（３）および前記ドリフト層（２）の表面上に形成され、前記ドリフト層（２）と前記ソース領域（４）との間を繋ぐように形成された炭化珪素からなる第１導電型のチャネル層（５）と、
前記チャネル層（５）および前記ソース領域（４）の表面に備えたゲート酸化膜（７）と、
前記ゲート酸化膜（７）の上に形成されたゲート電極（９）と、
前記ソース領域（４）に電気的に接続されたソース電極（１０）と、
前記基板（１）の裏面側に形成されたドレイン電極（１１）とを備え、
前記ゲート電極（８）への印加電圧を制御することで前記チャネル層（５）に形成されるチャネルを制御し、前記ソース領域（４）および前記ドリフト層（２）を介して、前記第１電極（１０）および前記第２電極（１１）の間に電流を流す半導体素子が構成された炭化珪素半導体装置の製造方法であって、
前記ソース領域（４）のうち下層に位置する領域（４ａ）を第１不純物濃度にて形成する工程と、
前記ソース領域（４）のうち前記下層に位置する領域（４ａ）の上層に位置する領域（４ｂ）を前記第１不純物濃度よりも薄い第２不純物濃度にて形成する工程と、
前記ソース領域（４）のうち前記上層に位置する領域（４ｂ）および前記チャネル層（５）を熱酸化により犠牲酸化したのち、犠牲酸化膜を除去する工程と、を含むことを特徴とする炭化珪素半導体装置の製造方法。
【請求項１２】
炭化珪素からなる基板（１）と、
前記基板（１）の上に形成された第１導電型の炭化珪素からなるドリフト層（２）と、
前記ドリフト層（２）内における該ドリフト層（２）の表層部に形成された第２導電型のベース領域（３）と、
前記ベース領域（３）内に形成され、かつ、前記ドリフト層（２）よりも高不純物濃度の炭化珪素にて構成された第１導電型のソース領域（４）と、
前記ドリフト層（２）および前記ソース領域（４）の表面に備えたゲート酸化膜（７）と、
前記ゲート酸化膜（７）の上に形成されたゲート電極（９）と、
前記ソース領域（４）に電気的に接続されたソース電極（１０）と、
前記基板（１）の裏面側に形成されたドレイン電極（１１）とを備え、
前記ゲート電極（８）への印加電圧を制御することで前記ゲート電極（９）と対向する前記ベース領域（３）の表層部にチャネルを形成し、前記ソース領域（４）および前記ドリフト層（２）を介して、前記第１電極（１０）および前記第２電極（１１）の間に電流を流す半導体素子が構成された炭化珪素半導体装置の製造方法であって、
前記ソース領域（４）のうち下層に位置する領域（４ａ）を第１不純物濃度にて形成する工程と、
前記ソース領域（４）のうち前記下層に位置する領域（４ａ）の上層に位置する領域（４ｂ）を前記第１不純物濃度よりも薄い第２不純物濃度にて形成する工程と、
前記ソース領域（４）のうち前記上層に位置する領域（４ｂ）および前記ドリフト層（２）を熱酸化により犠牲酸化したのち、犠牲酸化膜を除去する工程と、を含むことを特徴とする炭化珪素半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、炭化珪素（以下、ＳｉＣという）中に不純物をドーピングした不純物層の表面に、熱酸化による酸化膜を形成する工程を有するＳｉＣ半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
ＳｉＣパワーデバイス、特にＭＯＳＦＥＴでは、ゲート酸化膜形成前のイオン注入工程や活性化熱処理により発生する表面あれを除去するための犠牲酸化および犠牲酸化膜除去工程、さらにゲート酸化膜形成工程において、いずれも１０００℃程度の熱酸化を行っている。これら犠牲酸化および犠牲酸化膜除去工程やゲート酸化膜工程での熱酸化を実施するに際し、不純物を注入した領域と注入していない領域で熱酸化の速度に大きな差が生じる。例えば、蓄積型のＭＯＳＦＥＴでは、不純物（リン（Ｐ）や窒素（Ｎ））を注入したｎ＋型ソース領域とチャネル領域を構成するｎー型チャネル層またはｐ型ベース層上での熱酸化の速度に大きな差が生じる。つまり、熱酸化速度が不純物を注入していない領域よりも注入した領域の方が大きくなる増速酸化が行われるため、不純物濃度が注入されていない領域よりも注入された領域の方が酸化膜厚は厚くなる。
【０００３】
このため、ｎ＋型ソース領域がｎー型チャネル層と比べて凹んでしまい、ｎ＋型ソース領域が薄膜化してしまう。蓄積型のＭＯＳＦＥＴの電流経路は、図６の矢印で示すようになるが、ｎ＋型ソース領域を縦断していくことになるため、ｎ＋型ソース領域の薄膜化はデバイス電流特性を著しく低下させる要因となる。
【０００４】
この問題を解決するには、ｎ＋型ソース領域の増速酸化をいかに抑えるかが重要になる。増速酸化量は、ｎ＋型ソース領域の不純物濃度及び活性化温度に依存しており、ｎ＋型ソース領域の不純物濃度は、ｎ＋型ソース領域のシート抵抗及びオーミック電極とのコンタクト抵抗により決定される。それら抵抗値は、デバイス全体の抵抗値の１／５０以下が望ましく、そのためには、例えばコンタクト抵抗は１×１０−４Ω・ｃｍ２以下にすることが必要になる。図７は、ｎ＋型ソース領域の不純物濃度に対するコンタクト抵抗の関係を示したものであるが、この図に示すように、ｎ＋型ソース領域の不純物濃度は、例えばオーミック電極がＮｉの場合、３×１０２０ｃｍ−３以上が必要である。しかしながら、ｎー型チャネル層上に形成される熱酸化膜厚に対するｎ＋型ソース領域上の熱酸化膜の比およびｎ＋型ソース領域のソート抵抗の関係は図８のように表され、ｎ＋型ソース領域の不純物濃度を上記に示す値にした場合、ｎ＋型ソース領域が薄膜化するため、図８に示されるように熱酸化膜厚の比が７倍以上となり（第１軸参照）、ｎ＋型ソース領域のシート抵抗は不純物濃度が高い程増大することになる（第２軸参照）。
【０００５】
この問題を解決すべく、特許文献１において、ｎ＋型ソース領域の不純物をイオン注入および活性化した後にｎー型チャネル層をエピタキシャル成長により形成することが提案されている。
【０００６】
また、特許文献２において、ｎ＋型ソース領域およびｎー型チャネル層の上に、さらにｎー型チャネル層をエピタキシャル成長させることが提案されている。
【特許文献１】特開２００２−２７０８３７号公報
【特許文献２】特開２００２−２７０８３８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、特許文献１に示される手法では、電流経路が構造的に長くなり、デバイスのオン抵抗が大きくなるという問題がある。また、ｎー型チャネル層の形成前には、高品質のエピタキシャル成長をさせるために実質的に犠牲酸化をする必要があるので、その時点でｎ＋型ソース領域の薄膜化が避けられない。
【０００８】
一方、特許文献２に示される手法では、ｎー型チャネル層の形成工程が増えることとなるし、特許文献１と同様、ｎー型チャネル層の形成前には、高品質のエピタキシャル成長をさせるために実質的に犠牲酸化をする必要があるので、その時点で増速酸化によるｎ＋型ソース領域の薄膜化が避けられない。
【０００９】
なお、ここではゲート酸化膜を熱酸化する場合について説明したが、ゲート酸化膜を形成する前の犠牲酸化に関しても、ゲート酸化膜を熱酸化して形成する場合と同様の問題が生じる。
【００１０】
本発明は上記点に鑑みて、オン抵抗の増大や製造工程の増加を防止しつつ、ソース領域の薄膜化を防止できるようにすることを目的とする。
【課題を解決するための手段】
【００１１】
上記目的を達成するため、本発明では、蓄積型のＭＯＳ構造を有する炭化珪素半導体装置の製造方法において、ソース領域（４）のうち下層に位置する領域（４ａ）を第１不純物濃度にて形成する工程と、ソース領域（４）のうち下層に位置する領域（４ａ）の上層に位置する領域（４ｂ）を第１不純物濃度よりも薄い第２不純物濃度にて形成する工程と、ソース領域（４）のうち上層に位置する領域（４ｂ）およびチャネル層（５）を熱酸化することにより、ゲート酸化膜（７）を形成する工程と、を含むことを特徴としている。
【００１２】
このように、下地となるソース領域（４）のうち上層に位置する領域（４ｂ）つまり酸化させるための領域を下層に位置する領域（４ａ）つまり酸化させずに残す領域と比べて低不純物濃度としているため、ソース領域（４）を酸化させたときの増速酸化を抑制することが可能となる。これにより、ソース領域（４）が薄膜化することによるシート抵抗の増大を抑制することが可能となる。そして、ソース領域（４）形成の際、不純物イオン注入の濃度を調整することだけにより行うことができ、従来と構造的な相違も生じないため、オン抵抗の増大や製造工程の増加無しでこのような効果を得ることができる。
【００１３】
例えば、基板（１）の上にドリフト層（２）を形成すると共に、ドリフト層（２）内にベース領域（３）を形成したのち、ドリフト層（２）およびベース領域（３）の表面上にチャネル層（５）を形成する工程と、チャネル層（５）の上から、第１導電型不純物をイオン注入することにより、ソース領域（４）のうち下層に位置する領域（４ａ）を形成すると共に、ソース領域（４）のうち上層に位置する領域（４ｂ）を形成する工程を行い、その後、熱酸化によるゲート酸化膜（７）の形成工程を行えば良い。
【００１４】
なお、ここでは蓄積型のＭＯＳ構造を有する炭化珪素半導体装置の製造方法について触れたが、反転型のＭＯＳ構造の炭化珪素半導体装置の製造方法に関しても、上記と同様のことが言える。
【００１５】
また、ソース領域（４）のうち上層に位置する領域（４ｂ）を形成する工程では、該領域（４ｂ）の厚さをゲート酸化膜（７）の厚みの１／２以上とすると好ましい。
【００１６】
ＳｉＣが酸化されたときに酸化膜の膜厚は元のＳｉＣ層の膜厚の倍になるため、ソース領域（４）のうち上層に位置する領域（４ｂ）の厚さをゲート酸化膜（７）の厚みの１／２以上にしておけば、後工程でのゲート酸化膜（７）の熱酸化により、下層に位置する領域（４ａ）まで酸化されることを防止することができる。これにより、下層に位置する領域（４ａ）での増速酸化を防止できる。
【００１７】
このように、ソース領域（４）のうち低不純物濃度としておく上層に位置する領域（４ｂ）の不純物濃度としては、１×１０２０ｃｍ−３以下とすることができる。また、ソース領域（４）のうち高濃度としておく下層に位置する領域（４ａ）の不純物濃度としては、３×１０２０ｃｍ−３以上とすることができる。
【００１８】
また、以上の説明では、ゲート酸化膜（７）を熱酸化する場合について説明したが、ゲート酸化膜（７）を形成する前の犠牲酸化に関しても、ゲート酸化膜（７）と同様のことが言え、上記本発明の特徴を備えることで、上記と同様の効果を得ることが可能となる。
【００１９】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。
【００２１】
（第１実施形態）
以下、本発明を図に示す実施形態について説明する。図１に、本実施形態に示すＳｉＣ半導体装置の製造方法により製造したノーマリオフ型のｎチャネルタイププレーナ型ＭＯＳＦＥＴ（縦型パワーＭＯＳＦＥＴ）の断面図を示す。本デバイスは、インバータや車両用オルタネータのレクチファイヤに適用すると好適なものである。図１に基づいて縦型パワーＭＯＳＦＥＴの構造について説明する。
【００２２】
炭化珪素からなるｎ＋型基板１は、上面を主表面１ａとし、主表面の反対面である下面を裏面１ｂとしている。このｎ＋型基板１の主表面１ａ上には、基板１よりも低い不純物濃度を有する炭化珪素からなるドリフト層としてのｎー型エピタキシャル層（以下、ｎ−型エピ層という）２が積層されている。
【００２３】
ｎ−型エピ層２の表層部にはｐ型ベース領域３が形成されている。このｐ型ベース領域３は、Ｂ、Ａｌ若しくはＧｅをドーパントとして形成されており、約１×１０１７ｃｍ−３以上の不純物濃度となっている。また、ｐ型ベース領域３の中央部分（図１中の左右両端位置）には、部分的にＰ型不純物濃度が高くされ、コンタクト領域として機能する。この部分は、他の領域よりも深く形成されていても良く、その場合、ディープベース領域としても機能することになる。
【００２４】
また、ｐ型ベース領域３の表層部には、ｐ型ベース領域３よりも浅いｎ＋型ソース領域４が形成されている。このｎ＋型ソース領域４は、たとえば１×１０２１ｃｍ−３程度の不純物濃度とされている。そして、ｎ＋型ソース領域４とｎ−型エピ層２とを繋ぐように、ｐ型ベース領域３の表面部にはｎ−型チャネル層５が延設されている。このｎ−型チャネル層５は、エピタキシャル成長にて形成されたものであり、デバイスの動作時にチャネル形成層として機能する。例えば、１×１０１５ｃｍ−３〜１×１０１７ｃｍ−３程度の低不純物濃度とされている。
【００２５】
ｎ−型チャネル層５の上面およびｎ＋型ソース領域４の上面には熱酸化にてゲート酸化膜７が形成され、このゲート酸化膜７の上にゲート電極８が形成されている。ゲート電極８は、ＬＴＯ（Low Temperature Oxide）等で構成された絶縁膜９で覆われ、この絶縁膜９の上にｎ＋型ソース領域４およびｐ型ベース領域３と電気的に接続されたソース電極１０が形成されている。そして、ｎ＋型基板１の裏面１ｂにドレイン電極１１が形成され、縦型パワーＭＯＳＦＥＴが構成されている。
【００２６】
このように構成された縦型パワーＭＯＳＦＥＴはノーマリオフ型の蓄積モードで動作するものであって、以下のように動作する。まず、ゲート電極に電圧を印加しない場合は、ｎ−型チャネル層５においてキャリアは、ｐ−型ベース領域３とｎ−型チャネル層５との間の静電ポテンシャルの差、及びｎ−型チャネル層５とゲート電極８との間の仕事関数の差により生じた電位によって全域空乏化された状態となる。
【００２７】
この状態において、ゲート電極８に電圧を印加することで、ｎ−型チャネル層５とゲート電極８との間の仕事関数の差と外部からの印加電圧の和により生じる電位差を変化させることができ、これにより、チャネルの状態を制御することができる。
【００２８】
そして、オフ状態においては、ｐ−型ベース領域３及びゲート電極８により作られた電界によって、空乏領域がｎ−型チャネル層５内に形成されているため、この状態からゲート電極８に対して正のバイアスを供給すると、ゲート酸化膜７とｎ−型チャネル層５との間の界面においてｎ＋型ソース領域４からｎ−型エピ層２方向へ延びるチャネル領域が形成され、オン状態にスイッチングされる。これにより、ｎ＋型ソース領域４→ｎ−型チャネル層５→ｎ−型エピ層２を順に経由したのち、ｎ−型エピ層２（ドリフト領域）からｎ＋型基板１（ｎ＋ ドレイン）に対して垂直を成すように電子が流れる。
【００２９】
このようにゲート電極８に正の電圧を印加することにより、ｎ−型チャネル層５に蓄積型チャネルを誘起させることができ、ソース電極１０とドレイン電極１１との間にキャリアを流すことができる。
【００３０】
次に、図１に示す縦型パワーＭＯＳＦＥＴの製造工程を、図２〜図５を用いて説明する。
【００３１】
〔図２（ａ）に示す工程〕
まず、ｎ型４Ｈまたは６Ｈまたは３Ｃ−ＳｉＣからなる半導体基板、すなわちｎ＋型基板１を用意する。例えば、ｎ＋型基板１として、厚さが４００μｍ程度のものを用意する。そして、このｎ＋型基板１の主表面１ａに厚さ５μｍのｎ−型エピ層２をエピタキシャル成長させる。この場合、ｎ−型エピ層２は下地の基板１と同様の結晶で得られ、ｎ型４Ｈまたは６Ｈまたは３Ｃ−ＳｉＣ層となる。
【００３２】
〔図２（ｂ）、（ｃ）に示す工程〕
ｎ−型エピ層２の上にＬＴＯ膜２０を配置したのち、ＬＴＯ膜２０をパターニングすることで、ｐー型ベース領域３の形成予定位置を露出させる。これをマスクとして、ｐ型不純物であるＢ、Ａｌ、若しくはＧｅをイオン注入する。このときのイオン注入条件は、例えば、温度を７００℃、ドーズ量を１×１０１６ｃｍ−２とする。この後、活性化熱処理を行うことで、ｐ−型ベース領域３が形成される。その後、ＬＴＯ膜２０を除去する。
【００３３】
〔図３（ａ）に示す工程〕
ｐ−型ベース領域３を含むｎ−型エピ層２上に化学気相成長法（ＣＶＤ法）によりｎ−型チャネル層５をエピタキシャル成長させる。
【００３４】
このとき、縦型パワーＭＯＳＦＥＴをノーマリオフ型にするために、ｎ−型チャネル層５の厚み（膜厚）を、ゲート電極８に電圧を印加していない時におけるｐ型ベース領域３からｎ−型チャネル層５に広がる空乏層の伸び量と、ゲート酸化膜７からｎ−型チャネル層５に広がる空乏層の伸び量との和よりも小さくなるようにしている。
【００３５】
具体的には、ｐ型ベース領域３からｎ−型チャネル層５に広がる空乏層の伸び量は、ｎ−型チャネル層５とｐ型ベース領域３とのＰＮ接合のビルトイン電圧によって決定され、ゲート酸化膜７からｎ−型チャネル層５に広がる空乏層の伸び量は、ゲート酸化膜７の電荷及びゲート電極８（金属）とｎ−型チャネル層５（半導体）との仕事関数差によって決定されるため、これらに基づいてｎ−型チャネル層５の膜厚を決定している。
【００３６】
このようなノーマリオフ型の縦型パワーＭＯＳＦＥＴは、故障などによってゲート電極に電圧が印加できないような状態となっても、電流が流れないようにすることができるため、ノーマリオン型のものと比べて安全性を確保することができる。
【００３７】
〔図３（ｂ）に示す工程〕
ｎ−型チャネル層５の上にＬＴＯ膜２１を配置したのち、ＬＴＯ膜２１をパターニングすることで、ｎ＋型ソース領域４の形成予定位置を露出させる。そして、ＬＴＯ膜２１をマスクとしてＮ（窒素）等のｎ型不純物をイオン注入し、ｎ＋型ソース領域４を形成する領域にｎ型不純物を注入する。このとき、ｎ＋型ソース領域４のうち、後工程で行われるゲート酸化膜７を形成するための熱酸化の際に酸化させずにｎ＋型ソース領域４として残す上層側の領域４ａと、酸化させるための下層側の領域４ｂとで、ｎ型不純物の濃度が異なるようにしている。
【００３８】
具体的には、酸化させずにｎ＋型ソース領域４として残す領域４ａの不純物濃度が３×１０２０ｃｍ−３以上、好ましくは１×１０２１ｃｍ−３程度、酸化させるための領域４ｂの不純物濃度がそれよりも１桁以上小さな１×１０２０ｃｍ−３以下、好ましくは１×１０１９ｃｍ−３以下となるようにしている。酸化させるための領域４ｂの厚みは、ＳｉＣが酸化されたときに膜厚が倍になることを考慮し、後工程で形成するゲート酸化膜７の１／２程度にすることになるが、領域４ａまで酸化されることで増速酸化が行われることを防止するために１／２以上にすると好ましい。
【００３９】
この後、例えば１４００℃以上（好ましくは１５００℃以上、より好ましくは１６００℃以上）で活性化熱処理を行うことで、ｎ＋型ソース領域４が形成される。
【００４０】
〔図３（ｃ）に示す工程〕
続いて、ＬＴＯ膜２１を除去した後、フォトレジスト法を用いてｎ−型チャネル層５の上の所定領域にＬＴＯ膜２２を配置し、ＬＴＯ膜２２をパターニングすることで、ｐ−型ベース領域３のうち上述したソース電極１０とのコンタクト領域となる位置に形成されているｎ−型チャネル層５を露出させる。
【００４１】
〔図４（ａ）に示す工程〕
ＬＴＯ膜２２をマスクとしてｐ−型ベース領域３上のｎ−型チャネル層５に対してＢ＋をイオン注入することで、ｎ＋型ソース領域４と重ならないように位置において部分的にベース領域３のｐ型不純物を高濃度としたコンタクト領域を形成する。
【００４２】
〔図４（ｂ）に示す工程〕
ＬＴＯ膜２２を除去した後、例えば、雰囲気温度を１０８０℃としたウェット酸化（Ｈ２＋Ｏ２によるパイロジェニック法を含む）により、ｐ−型ベース領域３やｎ＋型ソース領域４およびｎ−型チャネル層５の上にゲート酸化膜７を形成する。
【００４３】
このとき、ｐ−型ベース領域３やｎ＋型ソース領域４およびｎ−型チャネル層５では不純物濃度に差があるため、不純物濃度が濃い部分では増速酸化が起こることになる。しかしながら、上述したように、下地となるｎ＋型ソース領域４のうち酸化させるための領域４ｂを酸化させずに残す領域４ａと比べて低濃度としているため、ｎ＋型ソース領域４を酸化させたときの増速酸化を抑制することが可能となる。実験を行ったところ、上述したように、領域４ｂを１×１０２０ｃｍ−３以下（好ましくは１×１０１９ｃｍ−３以下）とした場合に、１４００℃以上、１５００℃以上、１６００℃以上それぞれの温度で活性化熱処理を行ったものに対して、ゲート酸化膜７を形成したときに、増速酸化が抑制され、ほぼｎ−型チャネル層５とｎ＋型ソース領域４上の酸化膜厚を同等にできるという結果が得られた。
【００４４】
このため、ｎ＋型ソース領域４が薄膜化することによるシート抵抗の増大を抑制することが可能となる。そして、ｎ＋型ソース領域４形成の際の不純物イオン注入の濃度を調整することだけにより行うことができ、従来と構造的な相違も生じないため、オン抵抗の増大や製造工程の増加無しでこのような効果を得ることができる。
【００４５】
〔図４（ｃ）に示す工程〕
ゲート酸化膜７の上にポリシリコン層を例えばＬＰＣＶＤにより堆積する。このときの成膜温度は例えば６００℃とする。そして、ポリシリコン層をパターニングすることで、ゲート電極８を形成する。
【００４６】
〔図５（ａ）に示す工程〕
引き続き、ゲート酸化膜７の不要部分を除去した後、ＬＴＯよりなる絶縁膜９を例えば４２５℃で成膜し、さらに約１０００℃でのアニールを行うことでゲート電極８を覆う。そして、絶縁膜９をパターニングし、コンタクトホールを形成する。
【００４７】
〔図５（ｂ）に示す工程〕
この後、室温での金属スパッタリングによりソース電極１０及びドレイン電極１１を配置したのち、成膜後に１０００℃のアニールを行うことで、図１に示す縦型パワーＭＯＳＦＥＴが完成する。
【００４８】
以上説明したように、本実施形態においては、下地となるｎ＋型ソース領域４のうち酸化させるための領域４ｂを酸化させずに残す領域４ａと比べて低濃度としているため、ｎ＋型ソース領域４を酸化させたときの増速酸化を抑制することが可能となる。これにより、ｎ＋型ソース領域４が薄膜化することによるシート抵抗の増大を抑制することが可能となる。そして、ｎ＋型ソース領域４形成の際のイオン注入の濃度を調整することだけにより行うことができ、従来と構造的な相違も生じないため、オン抵抗の増大や製造工程の増加無しでこのような効果を得ることができる。
【００４９】
なお、本実施形態のような製造方法とした場合、ｎ＋型ソース領域４の表層部の領域４ｂがゲート酸化膜７の形成後にも部分的に酸化されずに残ることがある。このような場合には、図５（ａ）の工程において、絶縁膜９のコンタクトホールを形成したのち、ｎ＋型ソース領域４の表層部の不純物濃度を高めるためのイオン注入および熱処理工程を行うようにしたり、ｎ＋型ソース領域４の表層部をエッチング除去する工程を必要に応じて行うようにすれば良い。
【００５０】
（他の実施形態）
上記実施形態では、ｎ＋型ソース領域４をｎ型不純物のイオン注入にて形成した場合を例に挙げて説明したが、エピタキシャル成長にて形成しても良い。例えば、図２（ｃ）の工程の後に、領域４ａ、領域４ｂを順に異なる不純物濃度でエピタキシャル成長させたのち、ｎ−型チャネル層５を形成するための領域において、領域４ａおよび領域４ｂをエッチングする。この状態でｎ−型チャネル層５をエピタキシャル成長させたのち、例えばＣＭＰ（Chemical Mechanical Polishing）等によりｎ−型チャネル層５を平坦化することで、領域４ｂの表面が残るようにする。この後は、図４（ｂ）以降の工程を行うことで、上記と同様の構造の半導体装置を製造できる。このように、ｎ＋型ソース領域４をエピタキシャル成長にて形成しても構わない。ただし、増速酸化は、不純物のイオン注入による欠陥により特に助長されると考えられるため、ｎ＋型ソース領域４をイオン注入により形成する場合に本発明を適用するのがより効果的である。
【００５１】
上記各実施形態では、ｎ−型層をｎ−型チャネル層５とするｎチャネルタイプのＭＯＳＦＥＴに本発明を適用した場合について説明したが、もちろん各構成要素の導電型を反転させたｐチャネルタイプのＭＯＳＦＥＴに適用することも可能である。
【００５２】
また、上記実施形態において、ゲート酸化膜は熱酸化工程によって形成しているが、ＣＶＤ等によりＴＥＯＳ等を成膜することで形成する場合でも、犠牲酸化処理に熱酸化を実施する際に適用できる。すなわち、上記実施形態ではゲート酸化膜７を熱酸化する場合において、ｎ＋型ソース領域４の薄膜化を防止する場合について説明したが、ゲート酸化膜を形成する前の犠牲酸化に関しても、ゲート酸化膜を熱酸化して形成する場合と同様の問題が生じる。このため、犠牲酸化を行う場合に関しても、上記と同様に、下地となるｎ＋型ソース領域４のうち酸化させるための領域４ｂを酸化させずに残す領域４ａと比べて低濃度としているため、ｎ＋型ソース領域４を犠牲酸化させたときの増速酸化を抑制することが可能となる。この場合、ゲート酸化膜７をＣＶＤ等により形成する場合であっても、上記効果を得ることができる。勿論、ゲート酸化膜７を熱酸化によって形成するのであれば、犠牲酸化で酸化される分とゲート酸化膜７を形成する際に熱酸化される分を加味して、下地となるｎ＋型ソース領域４のうち酸化させるための領域４ｂの厚さを決めれば良い。
【００５３】
さらに、上記実施形態では、ｎ−型チャネル層５を有する蓄積型のＭＯＳＦＥＴを例に挙げたが、ｎ−型チャネル層５が形成されていない構造、つまりｐー型ベース領域３の表層部のうちゲート電極８と対向する部分にチャネル領域が設定される反転型のＭＯＳＦＥＴに対しても、ゲート酸化膜７を形成する際の不純物濃度差に起因するｎ＋型ソース領域４の薄膜化の問題が生じるため、本発明を適用することができる。この場合、ドリフト層となるｎ−型エピ層２とｎ＋型ソース領域４とを熱酸化することによりゲート酸化膜７を形成することになるが、ｎ＋型ソース領域４の上層側の領域４ｂを下層側の領域４ａよりも不純物濃度を低くすれば、上記と同様の効果を得ることが可能となる。なお、この場合にも、もちろん、各構成要素の導電型を反転させたｐチャネルタイプのＭＯＳＦＥＴに適用することも可能である。
【００５４】
また、ここではＭＯＳＦＥＴを例に挙げて説明したが、ｎ＋型基板１の導電型をｐ型に反転させたＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）に関しても、上記と同様、本発明を適用することができる。
【図面の簡単な説明】
【００５５】
【図１】本発明の第１実施形態にかかるＳｉＣ半導体装置の製造方法により製造したプレーナ型ＭＯＳＦＥＴの断面図である。
【図２】図１に示す縦型パワーＭＯＳＦＥＴの製造工程を示す断面図である。
【図３】図２に続く縦型パワーＭＯＳＦＥＴの製造工程を示す断面図である。
【図４】図３に続く縦型パワーＭＯＳＦＥＴの製造工程を示す断面図である。
【図５】図４に続く縦型パワーＭＯＳＦＥＴの製造工程を示す断面図である。
【図６】ｎ＋型ソース領域が薄膜化したときの様子を示した断面図である。
【図７】ｎ＋型ソース領域の不純物濃度に対するコンタクト抵抗の関係を示した図である。
【図８】熱酸化膜厚に対するｎ＋型ソース領域上の熱酸化膜の比およびｎ＋型ソース領域のソート抵抗の関係を示した図である。
【符号の説明】
【００５６】
１…ｎ＋型基板、１ａ…主表面、１ｂ…裏面、２…ｎー型エピ層、３…ｐー型ベース領域、４…ｎ＋型ソース領域、５…ｎ−型チャネル層、７…ゲート酸化膜、８…ゲート電極、９…絶縁膜、１０…ソース電極、１１…ドレイン電極、２０〜２２…ＬＴＯ膜、２３…レジスト
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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