(57)【要約】【課題】マークの形状がばらつくことを抑制できる半導体装置の製造方法を提供する。【解決手段】本発明に係る半導体装置の製造方法は、絶縁膜８に接続孔８ａを形成し、かつ複数のダミー接続孔８ｂを、絶縁膜８の一部であるマーク形成領域の全域に分布するように形成する工程と、第１の導電膜９を形成する工程と、絶縁膜８上に位置する第１の導電膜９をＣＭＰ法により除去することにより、接続孔８ａ内に導電プラグ９ａを埋め込み、かつマーク形成領域に位置する絶縁膜８の上部及びダミー接続孔８ｂ内の第１の導電膜９ｂの上部をエロージョンを利用して除去することにより、マーク形成領域に第１の凹部８ｃを形成する工程と、第２の導電膜１０を形成する工程とを具備し、第２の導電膜１０を形成する工程において、第１の凹部８ｃ上に位置する第２の導電膜１０の表面には、マークとなる第２の凹部１０ｃが形成される。【選択図】図１
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【特許請求の範囲】
【請求項１】
絶縁膜に接続孔を形成し、かつ複数のダミー接続孔を、前記絶縁膜の一部であるマーク形成領域の全域に分布するように形成する工程と、
前記絶縁膜上、前記接続孔内、及び前記複数のダミー接続孔それぞれ内に、第１の導電膜を形成する工程と、
前記絶縁膜上に位置する前記第１の導電膜をＣＭＰ法により除去することにより、前記接続孔内に前記第１の導電膜を埋め込み、かつ前記マーク形成領域に位置する前記絶縁膜の上部及び前記ダミー接続孔内の前記第１の導電膜の上部をエロージョンを利用して除去することにより、前記マーク形成領域に第１の凹部を形成する工程と、
前記絶縁膜上、前記第１の導電膜上、及び前記第１の凹部内に第２の導電膜を形成する工程と、
を具備し、
前記第２の導電膜を形成する工程において、前記第１の凹部上に位置する前記第２の導電膜の表面には、マークとなる第２の凹部が形成される半導体装置の製造方法。
【請求項２】
前記接続孔及び前記複数のダミー接続孔を形成する工程において、前記マーク形成領域の中心部における前記ダミー接続孔の配置密度を、前記マーク形成領域の周辺部における前記ダミー接続孔の配置密度より高くする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記接続孔及び前記複数のダミー接続孔を形成する工程において、前記マーク形成領域の中心部における前記ダミー接続孔の配置密度を、前記マーク形成領域の周辺部における前記ダミー接続孔の配置密度より低くする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記第２の凹部はボックスマーク又はアライメントマークである請求項１〜３のいずれか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マークを形成する工程を有する半導体装置の製造方法に関する。特に本発明は、マークの形状がばらつくことを抑制できる半導体装置の製造方法に関する。
【背景技術】
【０００２】
図４（Ａ）は、従来の半導体装置の製造方法を説明するための断面図である。本図に示す方法は、レジストパターンの位置ずれ量を測定するために用いられるボックスマークを形成する方法である。まず絶縁膜１００上に、エッチングストッパーとなる導電パターン１０２を形成し、さらに絶縁膜１００上及び導電パターン１０２上に、層間絶縁膜１０４を形成する。次いで層間絶縁膜１０４に、導電パターン１０２上に位置する開口部１０４ａを形成する。次いで、開口部１０４ａの底面及び側壁それぞれ上、並びに絶縁膜１００上にタングステン膜を形成し、絶縁膜１００上に位置するタングステン膜をＣＭＰにより除去する。これにより、開口部１０４ａの底面及び側壁それぞれはタングステン膜１０５で覆われる。
【０００３】
次いで、タングステン膜１０５上及び層間絶縁膜１０４上にＡｌ合金膜を形成する。このとき、Ａｌ合金幕には、開口部１０４ａの形状を引き継ぐ形で、ボックスマークである凹部１０６ａが形成される。次いで、Ａｌ合金膜上にフォトレジスト膜を形成し、このフォトレジスト膜を露光及び現像する。これによりＡｌ合金膜上には、タングステン膜１０５上及びその周囲を覆うレジストパターン１５０が形成される。例えばレジストパターン１５０の端部と凹部１０６ａの端部の距離を測定することにより、レジストパターン１５０の位置ずれ量が測定される。次いで、レジストパターン１５０をマスクとしてＡｌ合金膜をエッチングする。これによりタングステン膜１０５上及びその周囲にはＡｌ合金パターン１０６が形成される。
【０００４】
一方、図４（Ｂ）に示すように、開口部１０４ａの底面及び側壁をタングステン膜１０５で覆う工程において、ＣＭＰの際に使用するスラリーや研磨屑などの異物１０５ａがタングステン膜１０５上に残留することがある（例えば特許文献１参照）。この場合、凹部１０６ａの形状がばらついてしまい、レジストパターン１５０の位置ずれ量を精度良く測定できない。
【０００５】
【特許文献１】特開２００２−１５８１５８号公報（第４段落）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上記したように、従来の方法では、マークとなる凹部の形状が、ＣＭＰの際に使用するスラリーや研磨屑に起因してばらつくことがある。本発明はこのような事情を考慮してなされたものであり、その目的は、マークの形状がばらつくことを抑制できる半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
上記課題を解決するため、本発明に係る半導体装置の製造方法は、絶縁膜に接続孔を形成し、かつ複数のダミー接続孔を、前記絶縁膜の一部であるマーク形成領域の全域に分布するように形成する工程と、
前記絶縁膜上、前記接続孔内、及び前記複数のダミー接続孔それぞれ内に、第１の導電膜を形成する工程と、
前記絶縁膜上に位置する前記第１の導電膜をＣＭＰ法により除去することにより、前記接続孔内に前記第１の導電膜を埋め込み、かつ前記マーク形成領域に位置する前記絶縁膜の上部及び前記ダミー接続孔内の前記第１の導電膜の上部をエロージョンを利用して除去することにより、前記マーク形成領域に第１の凹部を形成する工程と、
前記絶縁膜上、前記第１の導電膜上、及び前記第１の凹部内に第２の導電膜を形成する工程とを具備し、
前記第２の導電膜を形成する工程において、前記第１の凹部上に位置する前記第２の導電膜の表面には、マークとなる第２の凹部が形成される。
【０００８】
この半導体装置の製造方法によれば、前記第１の凹部を、エロージョンを利用して形成しているため、ＣＭＰ法が行われている間、前記第１の凹部の表面には研磨パッドが当接している。従って、前記第１の凹部内に異物が残留することが抑制される。従って、マークである前記第２の凹部の形状がばらつくことが抑制される。前記第２の凹部はボックスマーク又はアライメントマークである
【０００９】
前記接続孔及び前記複数のダミー接続孔を形成する工程において、前記マーク形成領域の中心部における前記ダミー接続孔の配置密度を、前記マーク形成領域の周辺部における前記ダミー接続孔の配置密度より高くしてもよいし、前記マーク形成領域の中心部における前記ダミー接続孔の配置密度を、前記マーク形成領域の周辺部における前記ダミー接続孔の配置密度より低くしてもよい。
【発明を実施するための最良の形態】
【００１０】
以下、図面を参照して本発明の実施形態について説明する。図１の各図は、本発明の第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。まず図１（Ａ）に示すように、シリコン基板１に素子分離膜２を形成する。次いでシリコン基板１を熱酸化することにより、ゲート絶縁膜３を形成する。次いで、ゲート絶縁膜３上及び素子分離膜２上にポリシリコン膜を形成し、このポリシリコン膜を選択的に除去する。これにより、ゲート絶縁膜３上にはゲート電極４ａが形成され、素子分離膜２のうちダイシング領域上に位置する部分には、エッチングストッパーとなるポリシリコンパターン４ｂが形成される。
【００１１】
次いで、ゲート電極４ａ及び素子分離膜２をマスクとして、シリコン基板１に不純物を導入する。これにより、シリコン基板１には低濃度不純物領域６が形成される。次いで、ゲート電極４ａ上を含む全面上に絶縁膜を形成し、この絶縁膜をエッチバックする。これにより、ゲート電極４ａの側壁はサイドウォール５で覆われる。次いで、ゲート電極４ａ、素子分離膜２、及びサイドウォール５をマスクとして、シリコン基板１に不純物を導入する。これにより、シリコン基板１にはソース及びドレインとなる不純物領域７が形成される。このようにして、シリコン基板１にはトランジスタが形成される。
【００１２】
次いで、素子分離膜２上及びトランジスタ上に層間絶縁膜８を形成する。層間絶縁膜８の厚さは、例えば４００ｎｍ以上である。次いで、層間絶縁膜８上にレジストパターン（図示せず）を形成し、このレジストパターンをマスクとして層間絶縁膜８をエッチングする。これにより、層間絶縁膜８には、トランジスタ上（例えばゲート電極４ａ上）に位置する接続孔８ａ、及びポリシリコンパターン４ｂ上に位置する複数のダミー接続孔８ｂが形成される。ダミー接続孔８ｂは、層間絶縁膜８のうち、ポリシリコンパターン４ｂ上の領域であるマーク形成領域の全面に分布するように形成される。マーク形成領域は、例えば一辺が３μｍ以上２５μｍ以下の正方形であり、後述するタングステン膜の膜厚の２倍以上である。ダミー接続孔８ｂの直径は、例えば０．１５μｍ以上０．８μｍ以下である。ダミー接続孔８ｂの相互間隔は、例えばダミー接続孔８ｂの直径の０．５倍以上２倍以下である。次いで、層間絶縁膜８上、接続孔８ａ内、及び複数のダミー接続孔８ｂそれぞれ内に、タングステン膜をＣＶＤ法により形成する。
【００１３】
次いで、図１（Ｂ）に示すように、層間絶縁膜８上に位置するタングステン膜をＣＭＰ法により研磨除去する。これにより、接続孔８ａにはタングステンプラグ９ａが埋め込まれ、複数のダミー接続孔８ｂ内にはそれぞれダミータングステンプラグ９ｂが埋め込まれる。また、マーク形成領域に位置する層間絶縁膜８及びダミータングステンプラグ９ｂの上部はエロージョンにより除去され、マーク形成領域に位置する凹部８ｃが形成される。このように、本実施形態において凹部８ｃはエロージョンで形成されるため、ＣＭＰ法が行われている間、凹部８ｃの表面には研磨パッドが当接している。従って、凹部８ｃにはスラリーや研磨屑などの異物が残留しない。
【００１４】
次いで、図１（Ｃ）に示すように、層間絶縁膜８上、タングステンプラグ９ａ、及びダミータングステンプラグ９ｂ上にＡｌ合金膜１０をスパッタリング法により形成する。このとき、凹部８ｃ内にもＡｌ合金膜１０が形成されるが、Ａｌ合金膜１０の表面には、凹部８ｃを引き継ぐ形で、凹部８ｃの上方に位置する凹部１０ｃが形成される。凹部１０ｃは、ボックスマークとして使用される。上記したように、凹部８ｃにはスラリーや研磨屑などの異物が残留しないため、凹部１０ｃの形状がばらつくことは抑制される。
【００１５】
次いで、図１（Ｄ）に示すように、Ａｌ合金膜１０上にフォトレジスト膜を塗布し、このフォトレジスト膜を露光及び現像する。これにより、Ａｌ合金膜１０上には、Ａｌ合金配線を形成するためのレジストパターン５０、並びに凹部１０ｃ上及びその周囲上に位置するレジストパターン５１が形成される。レジストパターン５１は、凹部１０ｃとともに、レジストパターン５０の位置ずれ量を測定するために用いられる。レジストパターン５０の位置ずれ量の測定は、例えばレジストパターン５１の中心部又は端部と、凹部１０ｃの中心部又は端部の距離を測定することにより行われる。上記したように、凹部１０ｃの形状がばらつくことは抑制されるため、レジストパターン５０の位置ずれ量を精度良く測定することができる。
【００１６】
次いで、レジストパターン５０，５１をマスクとして、Ａｌ合金膜１０をエッチングする。これにより、層間絶縁膜８上には、Ａｌ合金配線１０ａ及びＡｌ合金パターン１０ｂが形成される。Ａｌ合金配線１０ａは、タングステンプラグ９ａに電気的に接続している。
その後、レジストパターン５０，５１を除去する。
【００１７】
図２の各図は、ダミー接続孔８ｂ及びダミータングステンプラグ９ｂの配置パターンと凹部８ｃ，１０ｃの断面形状の関係を示す図である。なお図２の各図において、断面図ではダミー接続孔８ｂ及びダミータングステンプラグ９ｂの図示を省略している。図２（Ａ）に示すように、マーク形成領域の中心部におけるダミー接続孔８ｂの配置密度を、マーク形成領域の周辺部におけるダミー接続孔８ｂの配置密度より高くした場合、凹部８ｃ，１０ｃは中心部に向かうにつれて徐々に深くなる。一方、図２（Ｂ）に示すように、マーク形成領域の中心部におけるダミー接続孔８ｂの配置密度を、マーク形成領域の周辺部におけるダミー接続孔８ｂの配置密度より低くした場合、凹部８ｃ，１０ｃは、縁部で急激に深くなっているが、中心部近傍では深さが大きく変化しない。
このように、ダミー接続孔８ｂ及びダミータングステンプラグ９ｂの配置密度の分布を変えることにより、凹部８ｃ，１０ｃの断面形状を変えることができる。
【００１８】
以上、第１の実施形態によれば、凹部８ｃはエロージョンで形成されるため、凹部８ｃにはスラリーや研磨屑などの異物が残留しない。このため、凹部１０ｃの形状がばらつくことが抑制され、その結果、レジストパターン５１の位置ずれ量を精度良く測定することができる。特に層間絶縁膜８の厚さが厚い場合、従来の方法では層間絶縁膜８に形成される開口部が深くなり、スラリーや研磨屑などの異物が残留しやすくなるため、本実施形態が特に効果的になる。
【００１９】
図３は、第２の実施形態に係る半導体装置の製造方法を説明するための断面図である。まず層間絶縁膜２０上にＡｌ合金膜を形成し、このＡｌ合金膜を選択的に除去する。これにより、層間絶縁膜２０上にはＡｌ合金配線２１ａ、及びエッチングストッパーとなるＡｌ合金パターン２１ｂが形成される。なお、層間絶縁膜２０は、第１層目の層間絶縁膜（例えば第１の実施形態における層間絶縁膜８）であってもよいが、第２層目以上の層間絶縁膜であってもよい。
【００２０】
次いで、層間絶縁膜２０上、Ａｌ合金配線２１ａ上、及びＡｌ合金パターン２１ｂ上に層間絶縁膜２２を形成する。次いで、層間絶縁膜２２に、接続孔２２ａ、及び複数のダミー接続孔２２ｂを形成する。ダミー接続孔２２ｂは、層間絶縁膜２２のうち、Ａｌ合金パターン２１ｂ上の領域であるマーク形成領域の全面に分布するように形成される。マーク形成領域の形状、並びにダミー接続孔２２ｂの直径、配置間隔、及び分布は、第１の実施形態におけるマーク形成領域の形状、並びにダミー接続孔８ｂの直径、配置間隔、及び分布と同様である。
【００２１】
次いで、接続孔２２ａ内にタングステンプラグ２３ａを埋め込み、かつ複数のダミー接続孔２２ｂそれぞれ内にダミータングステンプラグ２３ｂを埋め込む。このとき、マーク形成領域に位置する層間絶縁膜２２にはエロージョンにより凹部２２ｃが形成される。タングステンプラグ２３ａ、ダミータングステンプラグ２３ｂ、及び凹部２２ｃの形成方法は、第１の実施形態におけるタングステンプラグ９ａ、ダミータングステンプラグ９ｂ、及び凹部８ｃの形成方法と同様である。本実施形態において凹部２２ｃはエロージョンで形成されるため、凹部２２ｃにはスラリーや研磨屑などの異物が残留しない。
【００２２】
次いで、層間絶縁膜２２上、タングステンプラグ２３ａ、及びダミータングステンプラグ"３ｂ上にＡｌ合金膜をスパッタリング法により形成する。このとき、Ａｌ合金膜には、凹部２２ｃの上方に位置する凹部２４ｃが形成される。凹部２４ｃは、ボックスマークとして使用される。上記したように、凹部２２ｃにはスラリーや研磨屑などの異物が残留しないため、凹部２４ｃの形状がばらつくことは抑制される。
【００２３】
次いで、Ａｌ合金膜上にフォトレジスト膜を塗布し、このフォトレジスト膜を露光及び現像する。これにより、Ａｌ合金膜上には、Ａｌ合金配線を形成するためのレジストパターン５２、並びに凹部１０ｃ上及びその周囲上に位置するレジストパターン５３が形成される。レジストパターン５３は、凹部２４ｃとともに、レジストパターン５２の位置ずれ量を測定するために用いられる。上記したように、凹部２４ｃの形状がばらつくことは抑制されるため、レジストパターン５２の位置ずれ量を精度良く測定することができる。
【００２４】
次いで、レジストパターン５２，５３をマスクとして、Ａｌ合金膜をエッチングする。これにより、層間絶縁膜２２上には、Ａｌ合金配線２４ａ及びＡｌ合金パターン２４ｂが形成される。Ａｌ合金配線２４ａは、タングステンプラグ２３ａに電気的に接続している。その後、レジストパターン５２，５３を除去する。
本実施形態によっても、第１の実施形態と同様の効果を得ることができる。
【００２５】
尚、本発明は上述した実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。例えば凹部１０ｃ，２４ｃはアライメントマークとして使用されても良い。この場合、層間絶縁膜８，２２に形成される凹部８ｃ，２２ｃの形状は、例えば一辺が１０μｍ以上２５μｍ以下の正方形である。
【図面の簡単な説明】
【００２６】
【図１】各図は第１の実施形態に係る半導体装置の製造方法を説明するための断面図。
【図２】各図はダミー接続孔８ｂ及びダミータングステンプラグ９ｂの配置パターンと凹部８ｃ，１０ｃの断面形状の関係を示す図。
【図３】第２の実施形態に係る半導体装置の製造方法を説明するための断面図。
【図４】（Ａ）は従来の半導体装置の製造方法を説明するための断面図、（Ｂ）は従来の半導体装置の製造方法の問題点を説明するための断面図。
【符号の説明】
【００２７】
１…シリコン基板、２…素子分離膜、３…ゲート絶縁膜、４ａ…ゲート電極、４ｂ…ポリシリコンパターン、５…サイドウォール、６…低濃度不純物領域、７…不純物領域、８，２０，２２，１０４…層間絶縁膜、８ａ，２２ａ…接続孔、８ｂ，２２ｂ…ダミー接続孔、８ｃ，１０ｃ，２２ｃ，２４ｃ，１０６ａ…凹部、９，１０５…タングステン膜、９ａ，２３ａ…タングステンプラグ、９ｂ，２３ｂ…ダミータングステンプラグ、１０…Ａｌ合金膜、１０ａ，２１ａ，２４ａ…Ａｌ合金配線、１０ｂ，２１ｂ，２４ｂ，１０６…Ａｌ合金パターン、５０〜５３，１５０…レジストパターン、１００…絶縁膜、１０２…導電パターン、１０４ａ…開口部、１０５ａ…異物
【図１】
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【図２】
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【図３】
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【図４】
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