(57)【要約】【課題】ＣＭＯＳイメージセンサにおいて画素微細化に不利になることを回避できて、かつ、グローバル電子シャッターを採用することができる撮像素子及び撮像装置を提供する。【解決手段】本発明の撮像素子１０は、光学素子基板部１の一方の面側から照射される入射光を光電変換することで信号電荷を発生させて、光学素子基板部１の他方の面側から読み出して撮像を行う構成であって、入射光を光電変換することで信号電荷を生じせしめるため、光学素子基板部１に形成された光電変換層と、光学素子基板部１の他方の面側に、光電変換層で生成された信号電荷を転送可能に接合されたCMOS回路基板部２とを備え、光電変換層に、信号電荷を蓄積する電荷蓄積部２５と、電荷蓄積部２５に蓄積された信号電荷を読み出すための読み出しトランジスタとが形成されている。【選択図】図１
2008277511.tif 000002
【特許請求の範囲】
【請求項１】
光学素子基板部の一方の面側から照射される入射光を光電変換することで信号電荷を発生させて、前記光学素子基板部の他方の面側から読み出して撮像を行う撮像素子であって、
入射光を光電変換することで信号電荷を生じせしめるため、前記光学素子基板部に形成された光電変換層と、
前記光学素子基板部の前記他方の面側に、前記光電変換層で生成された信号電荷を転送可能に接合されたCMOS回路基板部とを備え、
前記光電変換層に、信号電荷を蓄積する電荷蓄積部と、前記電荷蓄積部に蓄積された信号電荷を読み出すための読み出しトランジスタとが形成されていることを特徴とする撮像素子。
【請求項２】
前記読み出しトランジスタに接続され、前記光電素子基板部の前記他方の面側に画素ごとに設けられた素子側接続端子と、前記CMOS回路基板部の表面に画素ごとに設けられ、前記素子側接続端子と接続する回路側接続端子とを有することを特徴とする請求項１に記載の撮像素子。
【請求項３】
前記読み出しトランジスタには、前記光電変換層における前記CMOS回路基板部側の界面に高濃度ｐ層が形成されていることを特徴とする請求項１又は２に記載の撮像素子。
【請求項４】
前記CMOS回路基板部に、配線層と、前記配線層の少なくとも一部を用いて形成されたスタック型の蓄積容量部と、前記蓄積容量部の容量を安定させるための電圧固定電極とを備えていることを特徴とする請求項１から３のいずれか１つに記載の撮像素子。
【請求項５】
前記CMOS回路基板部に、信号電荷を検出する電荷検出領域と、前記電荷検出領域に信号電荷を転送するための転送トランジスタとが形成されていることを特徴とする請求項１から４のいずれか１つに記載の撮像素子。
【請求項６】
上記請求項１から５に記載の撮像素子と、
前記読み出しトランジスタに、前記CMOS回路基板部に印加する駆動電圧より高い電圧の読み出しパルスを印加する電圧印加手段とを備えていることを特徴とする撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、撮像素子に関し、特に光電変換によって生成した信号電荷を蓄積し、所望のタイミングで信号電荷を読み出すことができる撮像素子及び撮像装置に関する。
【背景技術】
【０００２】
従来のＣＭＯＳイメージセンサとしては、図４に示す画素等価回路の構成のものが知られている。図４に示すように、ＣＭＯＳイメージセンサは、フォトダイオードで生成された信号電荷の読み出しを１画素づつ順に行う走査型読み出し方式を採用している。この方式の場合、撮像エリアにおいて、読み出しを行う順の早い画素と遅い画素との間で露光時間がずれてしまうことに起因して、動きのある被写体を撮像した際に、撮像画像が歪んでしまうという欠点がある。
【０００３】
走査型読み出し方式の欠点を解決するため、下記の非特許文献１のように、読み出し動作を高速にしてフレームレートを増やし、画素間の露光時間のずれを小さくすることで撮像画像の歪みを低減することが提案されている。
【０００４】
一方、ＣＣＤイメージセンサでは、フォトダイオードのリセット動作が全画素に対して一斉にかかりフォトダイオードから電荷転送路への読み出し動作もほぼ同時であるため、画素間の露光時間の同時性が確立されている（特に、プログレッシブスキャンＣＣＤ）。ＣＭＯＳイメージセンサでは、下記特許文献２に示すように、画素内に遮光された蓄積部を設けることで、信号電荷を蓄積部に一時的に蓄え、同じタイミングで信号電荷を読み出す機能を実現することができる。
【０００５】
【非特許文献１】ITE Technical Report vol.30 No.25 pp21-24
【特許文献２】特開２００６−１４８１０４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、ＣＭＯＳイメージセンサにおいて、信号電荷を蓄積するための蓄積部を設ける構成は、信号電荷を生成するフォトダイオードと同じ静電容量を有する素子が必要となり、画素微細化の際にＣＭＯＳ回路では不利となることから、一般的に採用されていない。
【０００７】
本発明は、上記事情に鑑みてなされたもので、その目的は、ＣＭＯＳイメージセンサにおいて画素微細化に不利になることを回避できて、かつ、グローバル電子シャッターを採用することができる撮像素子及び撮像装置を提供することにある。
【課題を解決するための手段】
【０００８】
本発明の上記目的は、下記構成によって達成される。
（１）光学素子基板部の一方の面側から照射される入射光を光電変換することで信号電荷を発生させて、前記光学素子基板部の他方の面側から読み出して撮像を行う撮像素子であって、
入射光を光電変換することで信号電荷を生じせしめるため、前記光学素子基板部に形成された光電変換層と、
前記光学素子基板部の前記他方の面側に、前記光電変換層で生成された信号電荷を転送可能に接合されたCMOS回路基板部とを備え、
前記光電変換層に、信号電荷を蓄積する電荷蓄積部と、前記電荷蓄積部に蓄積された信号電荷を読み出すための読み出しトランジスタとが形成されていることを特徴とする撮像素子。
（２）前記読み出しトランジスタに接続され、前記光電素子基板部の前記他方の面側に画素ごとに設けられた素子側接続端子と、前記CMOS回路基板部の表面に画素ごとに設けられ、前記素子側接続端子と接続する回路側接続端子とを有することを特徴とする上記（１）に記載の撮像素子。
（３）前記読み出しトランジスタには、前記光電変換層における前記CMOS回路基板部側の界面に高濃度ｐ層が形成されていることを特徴とする上記（１）又は（２）に記載の撮像素子。
（４）前記CMOS回路基板部に、配線層と、前記配線層の少なくとも一部を用いて形成されたスタック型の蓄積容量部と、前記蓄積容量部の容量を安定させるための電圧固定電極とを備えていることを特徴とする上記（１）から（３）のいずれか１つに記載の撮像素子。
（５）前記CMOS回路基板部に、信号電荷を検出する電荷検出領域と、前記電荷検出領域に信号電荷を転送するための転送トランジスタとが形成されていることを特徴とする上記（１）から（４）のいずれか１つに記載の撮像素子。
（６）上記（１）から（５）に記載の撮像素子と、
前記読み出しトランジスタに、前記CMOS回路基板部に印加する駆動電圧より高い電圧の読み出しパルスを印加する電圧印加手段とを備えていることを特徴とする撮像装置。
【０００９】
本発明によれば、光学素子基板部に、信号電荷を蓄積する電荷蓄積部と、電荷蓄積部から信号電荷を読み出すための読み出しトランジスタを設けた構成であるため、CMOS回路基板部に光電変換部の電荷蓄積容量より大きい容量の電荷蓄積部を設ける必要がなく、CMOS回路基板部の高密度化の妨げることを回避できる。
また、読み出しトランジスタによる読み出し動作後には光電変換部を完全に空乏化する完全転送が実現できるため、残像などの発生を防止することができる。
さらに、光電変換部からCMOS回路基板部への電荷の読み出し動作は、読み出しトランジスタを一律に制御することによって同時に実行できるため、読み出し動作の同時性を確保でき、読み出し動作に高速なクロックを使用する必要がない。こうすれば、読み出しパルスの電圧振幅を上げても消費電力はそれほど増えない。光学素子基板部とCMOS回路基板部とが、それぞれ別の半導体基板で構成でき、それぞれにトランジスタを構成した場合に、CMOS回路基板部の動作電圧によって制限されることがなく、光学素子基板部を高耐圧プロセスを利用して製造し、高電圧で読み出しできる光電変換部を形成することが可能である。このため、光電変換部の飽和蓄積電荷量を大幅に増加させることができる。
【発明の効果】
【００１０】
本発明によれば、ＣＭＯＳイメージセンサにおいて画素微細化に不利になることを回避できて、かつ、グローバル電子シャッターを採用することができる撮像素子及び撮像装置を提供できる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施形態を図面に基づいて詳しく説明する。
図１は、本発明にかかる撮像素子の構成を示す断面図である。本発明にかかる撮像素子１０は、光学素子基板部１と、光学素子基板部１の光が入射する側とは反対側に接合されたCMOS回路基板部２とで構成される。撮像素子１０は、光学素子基板部１の一方の面側から照射される入射光を光電変換することで信号電荷を発生させて、光学素子基板部の他方の面側から読み出して撮像を行うものである。なお、本実施形態では、図１に示すように光学素子基板部１の上側から光を入射させて、信号電荷を光学素子基板部１の下側から読み出す構成である。
【００１２】
光学素子基板部１は、ｐ−型のシリコン層（ｐ−層）１６と、ｐ−型のシリコン層１６よりも不純物濃度の高いｐ＋型のシリコン層（ｐ＋層）１７とからなるｐ型半導体基板を備えている。ｐ型半導体基板及びｎ層１４が、入射光に応じて信号電荷を生成する光電変換層として機能する。本実施形態において、光電変換層の空乏層の厚さが５μｍ以上２０μｍ以下であることであることが好ましい。
【００１３】
ｐ型半導体基板の下側の面の近傍には、ｎ−型の不純物拡散層（ｎ−層）１４が、面に対して平行に複数配列されている。また、ｎ−層１４の下部には、ｐ型のシリコン層（ｐ層）２７が、ｎ−層１４ごとに形成されている。ｎ−層１４の水平方向（図１中の左右の方向）両側には、ｐ型不純物拡散層からなる素子分離領域１５が形成されている。
【００１４】
ｐ層２７の水平方向に対して一方の端部の領域には、ｎ−層１４より不純物濃度が高いｎ型のシリコン層（ｎ層）２５と、ｐ＋型のシリコン層（ｐ＋層）２６とが積層されている。
【００１５】
また、ｐ層２７の水平方向に対して、ｎ層２５及びｐ＋層２６とを形成した側とは反対側の他方の端部に、ｎ層２５よりも不純物濃度の高いｎ＋型のシリコン層（ｎ＋層）２８が形成されている。ｎ層２５及びｎ＋層２８は、ｐ層２７の下側表面において同一面上に形成されている。
【００１６】
ｐ層２７の下面（ｎ層２５及びｎ＋層２８が形成された面）には、ゲート絶縁膜１２を介して、絶縁層１１が形成されている。
【００１７】
絶縁層１１のｐ層２７側の界面には、読み出し電極２９が画素ごとに面に対して平行に複数配列されている。読み出し電極２９は、図示しない電圧印加手段に接続され、同じ電圧を同時に印加することができる構成である。
【００１８】
本実施形態では、ｐ層２７、ｎ層２５、ｐ＋層２６、ｎ＋層２８、読み出し電極２９が読み出しトランジスタを構成しており、また、ｎ層２５が光電変換部で生成された信号電荷を読み出し前に一時的に蓄える電荷蓄積部（以下、電荷蓄積部２５ともいう。）として機能する。この構成によれば、駆動時に、電荷蓄積部２５に信号電荷を蓄積した後、各画素に対応する読み出し電極２９に同時に同じ電圧の読み出しパルスを印加することで、電荷蓄積部２５の信号電荷をｎ＋層２８に読み出すことができる。
【００１９】
絶縁層１１には、ｎ＋層２８の下面に電気的に接続され、上下方向に延設された柱形状のプラグ電極２３が形成され、プラグ電極２３の下方端部に素子側接続端子として機能するマイクロバンプ２４が形成されている。マイクロバンプ２４は、絶縁層１１の下面において、外部に露呈するように形成されている。
【００２０】
ｐ＋層１７の上面には、入射光に対して透明な絶縁層１８が形成されている。また、絶縁層１８の上面には、絶縁層１８とｐ型半導体基板との屈折率差に起因して生じる、ｐ型半導体基板の下面での光の反射を防止するために、窒化シリコンやダイヤモンド構造炭素膜等の入射光に対して透明な高屈折率層１９が形成されている。
【００２１】
高屈折率層１９の上には、画素ごとにＲ（赤）、Ｇ（緑）、Ｂ（青）のいずれか１つが所定のパターンで配置されてなるカラーフィルタ層２１が形成されている。カラーフィルタ層２１の上には、上方に突出する湾曲面を有する上凸レンズ形状のマイクロレンズ層２２が形成されている。なお、マイクロレンズ層２２は設けずに、高屈折率層１９の上にカラーフィルタ層２１のみを形成した構成としてもよい。
【００２２】
CMOS回路基板部２は、絶縁層３２を有し、該絶縁層３２の上面には、光学素子基板部１の下面に接合させた状態で、下面に露呈するマイクロバンプ２４に接続し、且つ、回路側接続端子として機能するマイクロバンプ３３が形成されている。
【００２３】
また、絶縁層３２には、マイクロバンプ３３に電気的に接続され、上下方向に延設されたプラグ電極３４と、プラグ電極３４に接続されたアルミニウム等の配線層３５とが形成されている。絶縁層３２の下面には、ゲート絶縁膜３９を介してｐ型の不純物拡散層からなる半導体基板３１が設けられている。
【００２４】
半導体基板３１の上面近傍には、プラグ電極３４の下方端部と接続されるｎ＋型の不純物拡散層からなり、検出される信号電荷を一時的に蓄積させる検出前電荷蓄積部３６と、検出前電荷蓄積部３６に対して水平方向に間隔をおいて設けられたｎ＋型の不純物拡散層からなる電荷検出領域３８とが形成されている。また、ゲート絶縁膜３９の上面には、検出前電荷蓄積部３６に蓄積した信号電荷を電荷検出領域３８へ転送するための転送電極３７が形成されている。
【００２５】
上記の構成を有する撮像素子１０は、マイクロレンズ層２２に入射した光が、カラーフィルタ層２１を透過し、ｐ型半導体基板で信号電荷に光電変換され、生成された信号電荷が電荷蓄積部２５に一時的に蓄えられる。そして、読み出し電極２９に同時に同じ電圧の読み出しパルスを印加することで、全ての画素ごとに電荷蓄積部２５の信号電荷をｎ＋層２８に同時に読み出す。ｎ＋層２８に読み出された信号電荷は、プラグ電極２３を介してマイクロバンプ２４に移され、接合されたCMOS回路基板部２のマイクロバンプ３３と、更にプラグ電極３４とを介して、CMOS回路基板部２の半導体基板３１の検出前電荷蓄積部３６に蓄積される。そして、転送電極３７に電圧が印加されることで、検出前電荷蓄積部３６に蓄積された信号電荷が電荷検出領域３８に転送され、その後、各画素内のアンプに入力される。
【００２６】
本実施形態の構成によれば、光学素子基板部１に、信号電荷を蓄積する電荷蓄積部と、電荷蓄積部から信号電荷を読み出すための読み出しトランジスタを設けた構成であるため、CMOS回路基板部２に光電変換部の電荷蓄積容量より大きい容量の電荷蓄積部を設ける必要がなく、CMOS回路基板部２の高密度化を妨げることを回避できる。
また、読み出しトランジスタによる読み出し動作後には光電変換部を完全に空乏化する完全転送が実現できるため、残像などの発生を防止することができる。
さらに、電荷蓄積部２５からｎ＋層２８及び検出前電荷蓄積部３６への電荷の読み出し動作は、読み出しトランジスタを一律に制御することによって同時に実行できるため、読み出し動作の同時性を確保でき、読み出し動作に高速なクロックを使用する必要がない。こうすれば、読み出しパルスの電圧振幅を上げても消費電力はそれほど増えない。光学素子基板部１とCMOS回路基板部２とが、それぞれ別の半導体基板で構成でき、それぞれにトランジスタを構成した場合に、CMOS回路基板部２の動作電圧によって制限されることがなく、光学素子基板部１を高耐圧プロセスを利用して製造し、高電圧で読み出しできる光電変換部を形成することが可能である。このため、光電変換部の飽和蓄積電荷量を大幅に増加させることができる。
【００２７】
図２は、本発明にかかる撮像素子の別の実施形態の構成を示す断面図である。なお、以下に説明する実施形態において、すでに説明した部材などと同等な構成・作用を有する部材等については、図中に同一符号又は相当符号を付すことにより、説明を簡略化或いは省略する。
本実施形態の撮像素子１０の基本的な構成は、図１に示す上記実施形態の構成のものと同じである。以下、上記実施形態と相違する点についてのみ説明する。
【００２８】
図２に示す構成の撮像素子１０では、CMOS回路基板部２において、配線層３５の少なくとも一部を用いて形成されたスタック型の蓄積容量部４２が形成されている。本構成では、蓄積容量部４２は、配線層３５の一部を水平方向に延設することで、蓄積できる電荷容量を確保した構成である。なお、蓄積容量部４２の構成は、図２に示す構成に限定されず、所望の電荷容量を蓄積できる範囲で適宜に変更することができる。
【００２９】
また、CMOS回路基板部２には、蓄積容量部４２の容量を安定させるための電圧固定電極４１が設けられている。撮像素子１０の駆動時に、電圧固定電極４１に図示しない固定電圧印加手段によって所定の電圧が印加され、電圧固定電極４１の電圧に応じて、蓄積容量部４２の電圧が一定に保持される。
【００３０】
このような構成によれば、蓄積容量部４２において、光学素子基板部１の光電変換部で生成される信号電荷を蓄積するために十分な蓄積容量を確保することができる。
【００３１】
図３は、本発明にかかる撮像素子の画素単位の等価回路を示す図である。図３中の「ＰＤ」は、光学素子基板部１に設けられた光電変換部を示し、「Ｓ１」は読み出しトランジスタを示し、「Ｃ１」はｎ＋層２８を示している。また、「Ｓ２」は、CMOS回路基板部２に設けられた転送トランジスタを示し、「Ｃ２」は検出前電荷蓄積部３６を示している。
【００３２】
撮像素子の駆動時の動作を図３を用いて説明する。光学素子基板部１の撮像面に入射光が照射されると、光学素子基板部１に構成された光電変換部（ＰＤ）によって信号電荷が生成され、電荷蓄積部２５に蓄積される。そして、読み出しトランジスタ（Ｓ１）に、各画素間に同時に読み出しパルスを印加する。すると、電荷蓄積部２５に蓄積された信号電荷がｎ＋層２８（Ｃ１）に読み出される。ｎ＋層２８は読み出し後に、信号電荷を蓄積するための読み出し後蓄積部として機能する。また、光学素子基板部１とCMOS回路基板部２とが素子側接続端子及び回路側接続端子によって接続されているため、検出前電荷蓄積部３６（Ｃ２）にも信号電荷の一部が蓄積される。その後、転送トランジスタ（Ｓ２）に電圧が印加されると、ｎ＋層２８（Ｃ１）及び検出前電荷蓄積部３６（Ｃ２）に蓄積された電荷が電荷検出領域３８に転送されて画素内のアンプに入力される。
【００３３】
本発明は、上記実施形態の撮像素子を適用した撮像装置であってもよい。本発明にかかる撮像装置は、光学素子基板部１とCMOS回路基板部２とからなる撮像素子１０を備え、光学素子基板部１の光電変換層に、信号電荷を蓄積する電荷蓄積部２５と、電荷蓄積部２５に蓄積された信号電荷を読み出すための読み出しトランジスタとが形成されている。また、撮像装置は、読み出しトランジスタに、CMOS回路基板部２に印加する駆動電圧より高い電圧の読み出しパルスを印加する電圧パルス発生部などの電圧印加手段とを備えている。このような構成の撮像装置によれば、光電変換部からCMOS回路基板部への電荷の読み出し動作は、読み出しトランジスタを一律に制御することによって同時に実行できるため、また、読み出し動作の同時性を確保でき、読み出し動作に高速なクロックを使用する必要がない。したがって、本発明の撮像装置は、グローバル電子シャッターを備えたデジタルカメラに好適である。
【図面の簡単な説明】
【００３４】
【図１】撮像素子の構成を示す断面図である。
【図２】撮像素子の他の構成を示す断面図である。
【図３】撮像素子の画素単位の等価回路を示す図である。
【図４】従来のＣＭＯＳイメージセンサの画素等価回路の構成を示す図である。
【符号の説明】
【００３５】
１    光学素子基板部
２    CMOS回路基板部
１０    撮像素子
２５    電荷蓄積部
４１    電圧固定電極
４２    蓄積容量部
【図１】
2008277511.tif 000003
【図２】
2008277511.tif 000004
【図３】
2008277511.tif 000005
【図４】
2008277511.tif 000006