(57)【要約】【課題】配線間容量および配線層間容量の上昇を抑制した状態で、加工精度よく絶縁膜に凹部を形成する半導体装置の製造方法および半導体装置を提供する。【解決手段】まず、第１絶縁膜７上に、接続孔１２が設けられた第２絶縁膜８および接続孔パターンを有する第１マスク９’および第２マスク１０’が設けられた状態で、第１絶縁膜７にエネルギー線Ｅを照射する。その後、熱処理を行うことで、接続孔１２の底部に露出された第１絶縁膜７の表面側を硬化させて硬化層Ｓを形成する。次に、第２マスク１０’および第１マスク９’をマスクに用いたエッチングにより、硬化層Ｓを含む第１絶縁膜７を除去することで、接続孔１２を掘り下げることを特徴とする半導体装置の製造方法である。【選択図】図２
2008159835.tif 000002
【特許請求の範囲】
【請求項１】
基板上に設けられた絶縁膜に凹部を形成する半導体装置の製造方法であって、
前記絶縁膜上に前記凹部の開口パターンを有するマスクパターンを形成する第１工程と、
前記マスクパターン上から前記絶縁膜にエネルギー線を照射するとともに、熱処理を行うことで、当該マスクパターンから露出された前記絶縁膜の表面側を硬化させて硬化層を形成する第２工程と、
前記マスクパターンをマスクに用いたエッチングにより、前記硬化層を含む前記絶縁膜を除去することで、当該絶縁膜に凹部を形成する第３工程とを有する
ことを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記第３工程よりも前に、前記マスクパターン上に、前記凹部の開口パターンよりも広い開口パターンを有するマスクパターンを形成し、
前記第３工程では、前記絶縁膜に凹部を形成するとともに、前記広い開口パターンを有するマスクパターンをマスクに用いたエッチングにより、前記凹部の開口パターンを有する前記マスクパターンの表面層を加工する
ことを特徴とする半導体装置の製造方法。
【請求項３】
請求項２記載の半導体装置の製造方法において、
前記凹部は接続孔であるとともに、前記広い開口パターンは配線溝パターンである
ことを特徴とする半導体装置の製造方法。
【請求項４】
請求項１記載の半導体装置の製造方法において、
前記絶縁膜は、非多孔質性の酸化シリコン膜よりも比誘電率の低い絶縁膜で構成されている
ことを特徴とする半導体装置の製造方法。
【請求項５】
基板上に設けられた絶縁膜上にマスクパターンを形成する第１工程と、
前記マスクパターンをマスクに用いたエッチングにより、前記絶縁膜に第１凹部を形成するとともに、当該第１凹部の底部に、当該第１凹部よりも開口幅の狭い第２凹部を形成する第２工程と、
前記マスクパターン上から前記絶縁膜にエネルギー線を照射するとともに、熱処理を行うことで、前記マスクパターンから露出された前記第１凹部の底部側の前期絶縁膜を硬化させて硬化層を形成する第３工程と、
前記第２凹部の底部の絶縁膜を除去することで、当該第２凹部を前記基板に達する状態まで掘り下げる第４工程とを有する
ことを特徴とする半導体装置の製造方法。
【請求項６】
請求項５記載の半導体装置の製造方法において、
前記第１凹部は配線溝であるとともに、前記第２凹部は接続孔である
ことを特徴とする半導体装置の製造方法。
【請求項７】
請求項５記載の半導体装置の製造方法において、
前記絶縁膜は非多孔質性の酸化シリコン膜よりも比誘電率の低い絶縁膜で構成されている
ことを特徴とする半導体装置の製造方法。
【請求項８】
基板上に設けられた絶縁膜と、
前記絶縁膜の表面側に設けられた第１凹部と当該第１凹部の底部に前記基板に達する状態で設けられた当該第１凹部よりも開口幅の狭い第２凹部とに埋め込まれる導電層とを備えた半導体装置であって、
前記第１凹部の底部側には前記絶縁膜を硬化してなる硬化層が設けられている
ことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法および半導体装置に関し、さらに詳しくは、ダマシン構造を有する半導体装置の製造方法および半導体装置に関する。
【背景技術】
【０００２】
半導体装置の微細化によるＲＣ（Ｒ:Resistance、Ｃ:Capacitance）遅延は深刻な問題となっている。そのうちＣを抑制する目的として、層間絶縁膜として、従来から用いられてきた非多孔質性のＳｉＯ2膜よりも低い比誘電率を有する低誘電率膜を適用し、配線間容量および配線層間容量を低減させる検討が進められている。
【０００３】
しかしながら、４５ｎｍ世代以降向けの比誘電率２．７以下の炭素含有酸化シリコン（ＳｉＯＣ）、ポリアリールエーテル（ＰＡｒ）などの膜を層間絶縁膜に適用した場合には、従来材料のＳｉＯ2と比較すると機械的強度が低下するため、製造プロセス中の化学的機械的研磨（Chemical Mechanical Polishing(ＣＭＰ））やドライエッチングなど加工プロセスにおいて高選択比を確保した加工が困難となって来ている。
【０００４】
ところで、上述したような低誘電率膜を用いた層間絶縁膜の加工としては、デュアルダマシン法やシングルダマシン法等の溝配線法が広く適用されている。また、デュアルダマシン法を低誘電率材料膜を有する層間絶縁膜に適用する場合、酸化シリコン（ＳｉＯ2）層からなる第１マスク、窒化シリコン（ＳｉＮ）層からなる第２マスクおよびＳｉＯ2層からなる第３マスクを順次積層してなる３層マスクの適用が報告されている（例えば特許文献１参照）。
【０００５】
ここで、上記３層マスクを用いたデュアルダマシン法を、有機系と無機系の低誘電率膜を有するハイブリッド構造の層間絶縁膜に適用した例について、図９〜図１０の製造工程断面図を用いて説明する。
【０００６】
まず、図９（ａ）に示すように、図示を省略した基板に堆積された下地絶縁膜１上にＰＡｒ膜２ａとＳｉＯ2膜２ｂとを配線間絶縁膜２として順次成膜する。次いで、この配線間絶縁膜２に設けられた配線溝３に、バリア膜４を介して銅（Ｃｕ）からなるシングルダマシン配線（Ｃｕ配線）５を形成する。その後、Ｃｕ配線５上およびＳｉＯ2膜２ｂ上に、炭化シリコン（ＳｉＣ）からなる拡散防止膜６を形成する。
【０００７】
続いて、拡散防止膜６上に、炭素含有酸化シリコン膜（ＳｉＯＣ膜）であるメチルシルセスキオキサン（ＭＳＱ）膜からなる無機系の第１絶縁膜７’およびＰＡｒからなる有機系の第２絶縁膜８を順次成膜する。続いて、ＳｉＯ2からなる第１マスク形成層９、シリコン窒化膜（ＳｉＮ）からなる第２マスク形成層１０、ＳｉＯ2からなる第３マスク形成層１１を順次成膜する。さらに、第３マスク形成層１１上に、配線溝パターンを有するレジストマスクＲ1を形成する。
【０００８】
次に、図９（ｂ）に示すように、レジストマスクＲ1（前記図９（ａ）参照）をエッチングマスクとして用いたドライエッチングにより、第３マスク形成層１１（前記図９（ａ）参照）をエッチングし、配線溝パターンを有する第３マスク１１’を形成した後、レジストマスクＲ1をアッシング除去する。
【０００９】
次いで、図９（ｃ）に示すように、第３マスク１１’上を含む第２マスク形成層１０上に接続孔パターンを有するレジストマスクＲ2を形成する。
【００１０】
その後、図１０（ｄ）に示すように、レジストマスクＲ2（前記図９（ｃ）参照）をエッチングマスクとしたドライエッチングにより、第３マスク（ＳｉＯ2）１１’、第２マスク形成層（ＳｉＮ）１０（前記図９（ｃ）参照）、第１マスク形成層（ＳｉＯ2）９（前記図９（ｃ）参照）をエッチングし、さらに、第２絶縁膜（ＰＡｒ）８を開口し、第１絶縁膜（ＭＳＱ）７’の表面を露出して接続孔１２を開口する。ここで、上記レジストマスクＲ2は、有機系材料である第２絶縁膜８のエッチング処理で同時に除去される。また、このエッチングにより、接続孔パターンを有する第２マスク１０’および第１マスク９’が形成される。
【００１１】
次に、図１０（ｅ）に示すように、配線溝パターンを有する第３マスク（ＳｉＯ2）１１’をエッチングマスクとしたドライエッチングにより、接続孔パターンを有する第２マスク（ＳｉＮ）１０’をエッチングして配線溝パターンを形成する。この際、接続孔パターンを有する第２マスク１０’および第１マスク（ＳｉＯ2）９’をマスクとして、第１絶縁膜（ＭＳＱ）７’を途中までエッチングして接続孔１２を掘り下げる。
【００１２】
次に、図１０（ｆ）に示すように、配線溝パターンを有する第３マスク（ＳｉＯ2）１１’（前記図１０（ｅ）参照）および第２マスク（ＳｉＮ）１０’を用いて、配線溝領域に残存する第１マスク（ＳｉＯ2）９’に配線溝パターンを形成する。この際、接続孔１２の底部に残存した第１絶縁膜（ＭＳＱ）７’がエッチングされ、接続孔１２は拡散防止膜６を露出させた状態となる。なお、このエッチング工程において、第３マスク１１’は除去される
【００１３】
続いて、図１０（ｇ）に示すように、配線溝パターンを有する第１マスク（ＳｉＯ2）９’をエッチングマスクとして、配線溝パターンの底部に残存する第２絶縁膜（ＰＡｒ）８と、接続孔１２の底部に露出した拡散防止膜６をエッチングし、接続孔１２をＣｕ配線５に達する状態まで掘り下げるとともに、第２マスク１０’（前記図１０（ｆ）参照）を除去する。これにより、第１マスク９’に設けられた配線溝パターンを掘り下げて、第１マスク９’と第２絶縁膜８とに配線溝１３が形成された状態となる。これにより、配線溝１３が接続孔１２を介して下層のＣｕ配線５と連通した状態となる。
【００１４】
以上の後には、ここでの図示は省略したが、配線溝１３および接続孔１２の内壁を覆う状態で、バリア膜を成膜し、続いて、配線溝１３および接続孔１２を埋め込む状態で、バリア膜上にＣｕからなる導電膜（図示省略）を堆積する。その後、ＣＭＰ法により、配線パターンとして不要な部分となる導電膜、バリア膜を除去するとともに、第１マスク９’を途中まで除去する。これにより、接続孔１２にＣｕヴィア、配線溝１３にＣｕ配線が形成される。その後、上記工程を繰り返すことで、デュアルダマシン法による多層配線構造が形成される。
【００１５】
また、上記デュアルダマシン法を、低誘電率膜の単層構造からなる層間絶縁膜に適用した例について、図１１の製造工程断面図を用いて説明する。
【００１６】
この場合には、図１１（ａ）に示すように炭化シリコン膜（ＳｉＣ）からなる拡散防止膜６上に、ＭＳＱからなる層間絶縁膜２１とハードマスクとなるＳｉＯ2膜（図示省略）を順次成膜し、ＳｉＯ2膜上にレジストパターン（図示省略）を形成する。次いで、このレジストパターンをマスクに用いたドライエッチングにより、上記ＳｉＯ2膜を接続孔パターンを有するハードマスク２２’に加工することともに、層間絶縁膜２１に拡散防止膜６に達する状態の接続孔２３を形成する。
【００１７】
次に、図１１（ｂ）に示すように、ハードマスク２２’上に配線溝パターンを有するレジストパターン（図示省略）を形成し、ハードマスク２２’に配線溝パターンを形成するとともに、層間絶縁膜２１に上記接続孔２３と連通する状態の配線溝２４を形成する。
【００１８】
その後、図１１（ｃ）に示すように、接続孔２３の底部に露出された拡散防止膜６をエッチング除去することで、上記接続孔２３を下層配線となるＣｕ配線５に達する状態まで掘り下げる。
【００１９】
【特許文献１】特開２００４−６３８５９号公報
【発明の開示】
【発明が解決しようとする課題】
【００２０】
しかし、上述したような図９〜図１０を用いて説明した製造方法において、ＭＳＱからなる第１絶縁膜７’をさらに比誘電率の低い比誘電率２．０の多孔質性のＭＳＱ膜（ポーラスＭＳＱ膜）からなる第１絶縁膜７とした場合には、加工制御性が悪くなる。具体的には、図１０（ｅ）を用いて説明した第２マスク（ＳｉＮ）１０’に配線溝パターンを形成する工程において、図１２（ａ）に示すように、第１絶縁膜７に対する第２マスク１０’のエッチング選択比がとれず、接続孔１２が第１絶縁膜７を突き抜け、拡散防止膜６の途中まで掘り下げられてしまう。このため、その後の図１０（ｇ）を用いて説明した拡散防止膜６を除去する工程では、図１２（ｂ）の領域Ａに示すように、接続孔１２に位置ずれが生じると、シングルダマシン構造のＣｕ配線５が設けられた配線間絶縁膜２まで突き抜けてしまう。これにより、Ｃｕ配線５の横側に、孔部Ｂが生じてしまい、この孔部Ｂに起因する配線溝および接続孔への導電層の埋め込み不良によるボイドが発生し、配線信頼性が悪化してしまう。
【００２１】
この対策の一つとして、第２マスク（ＳｉＮ）１０’（前記図１１（ａ）参照）のエッチング選択比が高くなるように、第１絶縁膜（ポーラスＭＳＱ）７と第２絶縁膜（ＰＡｒ）８の間に、酸窒化シリコン（ＳｉＯＮ）膜（図示省略）を形成する方法が考えられる。しかし、加工時のエッチング選択比を確保するためにはＳｉＯＮ膜を厚く形成しなければならず、それにより配線層間容量の上昇を招くため、デバイス上許容することは困難である。また、別の対策として、拡散防止膜６を厚膜化する手法も考えられるが、結果的に配線間容量および配線層間容量を上昇させてしまい、デバイスの高性能化を考えた場合においては、最良の方法とはいえない。
【００２２】
また、図１１を用いて説明した製造方法においては、図１１（ｂ）を用いて説明した接続孔２３底部に露出される拡散防止膜６を除去する工程において、図１３に示すように、拡散防止膜（ＳｉＣ）６に対する層間絶縁膜（ポーラスＭＳＱ）２１のエッチング選択比がとれずに、接続孔２３の上方の角部分が除去されて、配線溝２４が深く掘り込まれてしまう。これにより、配線溝２４に埋め込み形成された配線が厚みを有し、下層のＣｕ配線５に近づいてしまうため、配線層間容量が高くなってしまう。また、配線溝２４の形状の悪化により、導電層の埋め込み不良によるボイドが発生し、配線信頼性が悪化する。
【００２３】
以上のことから、本発明は、配線間容量および配線層間容量の上昇を抑制した状態で、加工精度よく絶縁膜に凹部を形成する半導体装置の製造方法および半導体装置を提供することを目的としている。
【課題を解決するための手段】
【００２４】
上記目的を達成するために、本発明の半導体装置の第１の製造方法は、基板上に設けられた絶縁膜に凹部を形成する半導体装置の製造方法であって、次のような工程を順次行うことを特徴としている。まず、第１工程では、絶縁膜上に凹部の開口パターンを有するマスクパターンを形成する工程を行う。次に、第２工程では、マスクパターン上から絶縁膜にエネルギー線を照射するとともに、熱処理を行うことで、マスクパターンから露出された前記絶縁膜の表面側を硬化させて硬化層を形成する工程を行う。次いで、第３工程では、マスクパターンをマスクに用いたエッチングにより、硬化層を含む絶縁膜を除去することで、絶縁膜に凹部を形成する工程を行う。
【００２５】
このような半導体装置の第１の製造方法によれば、第２工程において、マスクパターン上から絶縁膜にエネルギー線を照射することで、マスクパターンから露出された照射領域の絶縁膜の結合が切断される。そして、同時に熱処理を行うことで、結合力の強い原子同士が選択的に結合されるため、絶縁膜が緻密化されて、硬化層が形成される。
【００２６】
このため、第３工程において、エッチングにより絶縁膜に凹部を形成する際には、硬化層をエッチングするため、エッチングレートが遅くなる。これにより、第３工程よりも前に、マスクパターン上に、凹部の開口パターンよりも広い開口パターンを有するマスクパターンを形成し、第３工程では、広い開口パターンを有するマスクパターンをマスクに用いたエッチングにより、凹部の開口パターンを有するマスクパターンの表面層を加工する場合に、上記硬化層が設けられていることで、絶縁膜に対する上記表面層のエッチング選択比を高めることが可能となる。よって、凹部が基板へ突き抜けることが防止され、凹部の加工精度が向上する。また、上記硬化層は絶縁膜が緻密化されているため、比誘電率は高くなるが、この硬化層は絶縁膜に凹部を形成する際に除去されるため、この凹部が接続孔である場合に、配線層間容量の増大が抑制される。
【００２７】
また、半導体装置の第２の製造方法は、次のような工程を順次行うことを特徴としている。まず、第１工程では、基板上に設けられた絶縁膜上にマスクパターンを形成する工程を行う。次に、第２工程では、マスクパターンをマスクに用いたエッチングにより、絶縁膜に第１凹部を形成するとともに、第１凹部の底部に、第１凹部よりも開口幅の狭い第２凹部を形成する工程を行う。次いで、第３工程では、マスクパターン上からエネルギー線を照射するとともに、熱処理を行うことで、マスクパターンから露出された第１凹部の底部側の絶縁膜を硬化させて硬化層を形成する工程を行う。続いて、第４工程では、第２凹部の底部の絶縁膜を除去することで、第２凹部を前記基板に達する状態まで掘り下げる工程を行う。
【００２８】
さらに、本発明は、上述した第２の製造方法により製造される半導体装置でもあり、基板上に設けられた絶縁膜と、前記絶縁膜の表面側に設けられた第１凹部と当該第１凹部の底部に前記基板に達する状態で設けられた第１凹部よりも開口幅の狭い第２凹部とに埋め込まれる導電層とを備えた半導体装置であって、前記第１凹部の底部側には前記絶縁膜を硬化してなる硬化層が設けられていることを特徴としている。
【００２９】
このような半導体装置の第２の製造方法およびこれにより得られる第２の半導体装置によれば、第３工程において、マスクパターン上からエネルギー線を照射しながら熱処理を行うことで、第１凹部の底部側を構成する絶縁膜の結合が切断され、結合力の強い原子同士が選択的に結合されるため、絶縁膜が緻密化されて、硬化層が形成される。
【００３０】
このため、第４工程において、第２凹部の底部の絶縁膜を除去することで、第２凹部を基板に達する状態まで掘り下げる工程において、第１凹部の底部側には上記硬化層が設けられていることから、第２凹部の上部の角部分が削られることなく、第１凹部が深く掘り込まれることが防止される。これにより、凹部の加工精度が向上する。また、第１凹部が深く掘り込まれることが防止されるため、第１凹部が配線溝、第２凹部が接続孔である場合に、配線が厚みを有し、下層の配線に近づくことが防止されるため、配線層間容量の増大が抑制される。さらに、上記硬化層は絶縁膜が緻密化されているため、比誘電率は高くなるが、硬化層が第１凹部の底部側に部分的に設けられるため、絶縁膜全体の誘電率が高い場合と比較して、配線層間容量の増大を抑制することが可能となる。
【発明の効果】
【００３１】
以上説明したように、本発明の半導体装置の製造方法および半導体装置によれば、配線間容量または配線層間容量の増大が抑制されるとともに、配線溝および接続孔の加工精度を向上させることができるため、配線信頼性を向上させることができる。
【発明を実施するための最良の形態】
【００３２】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、各実施形態においては、本発明に係る半導体装置の構成を製造工程順に説明する。
【００３３】
（第１実施形態）
本実施形態例は、本発明にかかる半導体装置の製造方法の実施形態の一例であり、デュアルダマシン配線構造の形成に係わる。以下、図１〜図４の製造工程断面図を用いて本発明の第１実施形態を説明する。なお、背景技術と同様の構成には、同一の番号を付して説明することとする。
【００３４】
まず、図１（ａ）に示すように、図示を省略した基板に堆積された下地絶縁膜１上に、１５０ｎｍの膜厚のＰＡｒ膜２ａと１００ｎｍの膜厚のＳｉＯ2膜２ｂとを配線間絶縁膜２として順次成膜する。次いで、この配線間絶縁膜２に設けられた配線溝３に、バリア膜４を介して銅（Ｃｕ）からなるシングルダマシン配線（Ｃｕ配線）５を形成する。
【００３５】
次に、図１（ｂ）に示すように、Ｃｕ配線５上およびＳｉＯ2膜２ｂ上に、例えばＳｉＣからなる拡散防止膜６を５０ｎｍの膜厚で形成する。この拡散防止膜６は、Ｃｕ配線５から上層に形成される層間絶縁膜へのＣｕの拡散を防止する。次いで、拡散防止膜６上に、例えば比誘電率２．０のポーラスＭＳＱ膜からなる無機系の第１絶縁膜７を２００ｎｍの膜厚で成膜した後、例えば有機系のＰＡｒからなる第２絶縁膜８を１５０ｎｍの膜厚で成膜する。この第２絶縁膜は、有機系であれば、ベンゾシクロブテン（ＢＣＢ）、ポリイミド膜などを用いてもよい。
【００３６】
続いて、例えばＳｉＯ2からなる第１マスク形成層９、ＳｉＮからなる第２マスク形成層１０、ＳｉＯ2からなる第３マスク形成層１１を順次成膜する。各マスク形成層の膜厚は、第１マスク形成層９が２００ｎｍ、第２マスク形成層１０が１００ｎｍ、第３マスク形成層１１が５０ｎｍであることとする。
【００３７】
ここで、後述するように、層間絶縁膜は、第１絶縁膜（ポーラスＭＳＱ）７、第２絶縁膜（Ｐａｒ）８および第１マスク形成層（ＳｉＯ2)９で構成されることから、無機材料と有機材料とを組み合わせたハイブリッド構造となる。
【００３８】
その後、図１（ｃ）に示すように、例えば開口幅２００ｎｍの配線溝パターンを有するレジストマスクＲ1を第３マスク形成層１１上に形成する。
【００３９】
次に、図１（ｄ）に示すように、レジストマスクＲ1（前記図１（ｃ）参照）をエッチングマスクとして用いたドライエッチングにより、第３マスク形成層１１（前記図１（ｃ）参照）をエッチングし、配線溝パターンを有する第３マスク１１’を形成した後、レジストマスクＲ1をアッシング除去する。
【００４０】
次いで、図２（ｅ）に示すように、第３マスク１１’上を含む第２マスク形成層１０上に接続孔パターンを有するレジストマスクＲ2を形成する。
【００４１】
続いて、図２（ｆ）に示すように、レジストマスクＲ2（前記図２（ｅ）参照）をエッチングマスクとしたドライエッチングにより、第３マスク（ＳｉＯ2）１１’、第２マスク形成層（ＳｉＮ）１０（前記図２（ｅ）参照）、第１マスク形成層（ＳｉＯ2）９（前記図２（ｅ）参照）をエッチングし、さらに、第２絶縁膜（ＰＡｒ）８を開口し、第１絶縁膜（ポーラスＭＳＱ）７の表面を露出して接続孔１２を開口する。ここで、上記レジストマスクＲ2は、有機系材料である第２絶縁膜８のエッチング処理で同時に除去される。また、このエッチングにより、接続孔パターンを有する第２マスク１０’および第１マスク９’が形成される。
【００４２】
次に、図２（ｇ）に示すように、第２マスク１０’上から第１絶縁膜７に例えば電子線（ＥＢ）からなるエネルギー線Ｅを照射する。この際、接続孔パターンが形成された上記第２マスク１０’、第１マスク９’および第２絶縁膜８は、マスクパターンとして機能する。このエネルギー線Ｅは、図示を省略した基板に対して垂直に照射され、接続孔１２の底部に露出された第１絶縁膜７の表面側が照射される。これにより、ポーラスＭＳＱ膜からなる第１絶縁膜７の表面側の結合は全て切断される。具体的には、第１絶縁膜７を構成するＳｉ−Ｏ結合、Ｓｉ−ＣＨ3結合は切断される。このエネルギー照射は例えば３５０℃で行われる。
【００４３】
よって切断後は熱の作用によって第１絶縁膜７中の結合力の弱いＳｉ−ＣＨ3結合は減少し、結合力の強いＳｉ−Ｏ結合が増大することで、上記照射領域の第１絶縁膜７が緻密化された状態となり、接続孔１２の底部の第１絶縁膜７の表面側に硬化層Ｓが形成される。この硬化層Ｓは緻密化されているため、この部分の比誘電率は増大するが、この硬化層Ｓは、後工程で行う接続孔１２を堀り下げる工程で除去されるため、配線層間容量が増大することはない。また、上述したように、接続孔１２を掘り込む前に、部分的にエネルギー線が照射されるため、第１絶縁膜７を成膜した後にエネルギー線Ｅを照射する場合と比較しても、配線層間容量の増大は防止される。
【００４４】
ここで、上記エネルギー線Ｅは、予め、第１絶縁膜７を構成するポーラスＭＳＱ膜を基板上にベタ膜で形成しておき、未照射の場合のポーラスＭＳＱ膜の膜厚よりも、照射後の膜厚が３％〜４０％低くなる範囲で照射を行うこととする。上記範囲で行うことで、接続孔１２を加工精度よく形成することが可能である。
【００４５】
なお、ここでは、エネルギー線Ｅとして電子線（ＥＢ）を照射することとするが、他のエネルギー線Ｅであってもよく、例えば紫外線等の光線を照射してもよい。
【００４６】
次いで、図３（ｈ）に示すように、配線溝パターンを有する第３マスク（ＳｉＯ2）１１’をエッチングマスクとしたドライエッチングにより、接続孔パターンを有する第２マスク（ＳｉＮ）１０’をエッチングして、第２マスク１０’に配線溝パターンを形成する。このエッチングにより、接続孔パターンを有する第２マスク１０’および第１マスク（ＳｉＯ2）９’をマスクとして、接続孔１２が掘り下げられる。
【００４７】
この際、接続孔１２の底部に露出された第１絶縁膜（ポーラスＭＳＱ）７の表面側には硬化層Ｓが設けられていることで、第１絶縁膜７に対する第２マスク１０’のエッチング選択比と比較して硬化層Ｓに対する第２マスク１０’のエッチング選択比は高くなる。具体的には、第１絶縁膜７に対する第２マスク１０’のエッチング選択比は０．７５であるのに対し、硬化層Ｓに対する第２マスク１０’のエッチング選択比は３となる。このため、この工程において、接続孔１２が拡散防止膜６の途中まで掘り下げられることが防止され、第１絶縁膜（ポーラスＭＳＱ）７の１／３程度の深さまで接続孔１２を掘り下げることが可能となる。
【００４８】
ここで、この場合のエッチング条件の一例としては、常温で、プロセスガスとして、ジフロロメタン（ＣＨ2Ｆ2）と酸素（Ｏ2）とアルゴン（Ａｒ）を用い、ガス流量比をＣＨ2Ｆ2／Ｏ2／Ａｒ＝２／１／５とし、基板バイアスは１００Ｗに設定して行う。
【００４９】
次に、図３（ｉ）に示すように、配線溝パターンを有する第３マスク（ＳｉＯ2）１１’（前記図３（ｈ）参照）および第２マスク（ＳｉＮ）１０’を用いて、配線溝領域に残存する第１マスク（ＳｉＯ2）９’に配線溝パターンを形成する。この際、接続孔１２の底部に残存した硬化層Ｓ（前記図３（ｈ）参照）および第１絶縁膜（ポーラスＭＳＱ）７がエッチングされ、接続孔１２は拡散防止膜６を露出させた状態となる。なお、このエッチング工程において、第３マスク１１’は除去される。
【００５０】
この場合のエッチング条件の一例としては、常温で、プロセスガスとして、オクタフルオロシクロペンテン（Ｃ5Ｆ8）と一酸化炭素（ＣＯ）とＡｒとＯ2を用い、ガス流量比をＣ5Ｆ8／ＣＯ／Ａｒ／Ｏ2＝１／１０／５／１とし、基板バイアスを１０００Ｗに設定して行う。
【００５１】
続いて、図３（ｊ）に示すように、配線溝パターンを有する第１マスク（ＳｉＯ2）９’をエッチングマスクとして、配線溝パターンの底部に残存する第２絶縁膜（ＰＡｒ）８と、接続孔１２の底部に露出した拡散防止膜６をエッチングし、接続孔１２をＣｕ配線５に達する状態まで掘り下げるとともに、第２マスク１０’（前記図３（ｉ）参照）を除去する。これにより、第１マスク９’に設けられた配線溝パターンを掘り下げて、第１マスク９’と第２絶縁膜８とに配線溝１３が形成された状態となる。これにより、配線溝１３が接続孔１２を介して下層のＣｕ配線５と連通した状態となる。
【００５２】
この後の工程は、通常のデュアルダマシン配線構造の製造方法と同様に行う。すなわち、図４（ｋ）に示すように、配線溝１３および接続孔１２の内壁を覆う状態で、バリア膜１４を成膜し、続いて、配線溝１３および接続孔１２を埋め込む状態で、バリア膜１４上にＣｕからなる導電膜１５を堆積する。その後、ＣＭＰ法により、配線パターンとして不要な部分となる導電膜１５、バリア膜１４を除去するとともに、第１マスク９’を途中まで除去する。これにより、接続孔１２にＣｕヴィア１６、配線溝１３にＣｕ配線１７を形成する。次いで、Ｃｕ配線１７上および第１マスク上に、例えばＳｉＣからなる拡散防止膜１８を形成する。
【００５３】
その後、図１（ｂ）の第１絶縁膜７の形成から〜図４（ｋ）の工程を繰り返すことで、デュアルダマシン法を用いた多層配線構造が形成される。
【００５４】
このような半導体装置の製造方法によれば、第３マスク１１’および第２マスク１０’上から第１絶縁膜７にエネルギー線Ｅを照射した後、熱処理を行うことで、接続孔１２の底部に露出された第１絶縁膜７の表面側に硬化層Ｓが形成されることから、図３（ｈ）に示すように、配線溝パターンを有する第３マスク１１’をエッチングマスクとしたドライエッチングにより、第２マスク（ＳｉＮ）１０’に配線溝パターンを形成する工程において、接続孔１２を第１絶縁膜７まで掘り下げる際の第１絶縁膜７に対する第２マスク（ＳｉＮ）１０’のエッチング選択比を高めることが可能となる。よって、接続孔１２が拡散防止膜６まで突き抜けることが防止され、接続孔１２の加工精度が向上する。したがって、導電膜１５の埋め込み不良によるボイドの発生を防止することができる。また、この硬化層Ｓは接続孔１２を掘り下げる際に除去されるため、配線層間容量の増大が抑制される。以上のことから、配線信頼性を向上させることができる。
【００５５】
なお、上述した第１実施形態においては、硬化層Ｓを形成する第１絶縁膜７としてポーラスＭＳＱ膜を例にとり説明したが、本発明はこれに限定されることなく、無機系の絶縁膜であっても有機系の絶縁膜であっても、空孔（Pore）を膜中に形成できれば適用可能である。例えば、上述した層間絶縁膜において、無機系の第１絶縁膜７と有機系の第２絶縁膜８とを逆に積層した場合でも、第２絶縁膜８が空孔を有する絶縁膜であれば、同様の硬化を奏することができる。
【００５６】
（第２実施形態）
次に、本発明にかかる半導体装置の製造方法に係る第２の実施形態を図５〜図８の製造工程断面図を用いて説明する。なお、背景技術と同様の構成には、同一の番号を付して説明することとする。また、本実施形態においては、本発明にかかる半導体装置の構成を製造工程順に説明する。
【００５７】
まず、図５（ａ）に示すように、図示を省略した基板に堆積された下地絶縁膜１上に、２５０ｎｍの膜厚のＳｉＯ2からなる配線間絶縁膜２’を成膜する。次いで、この配線間絶縁膜２’に設けられた配線溝３に、バリア膜４を介して銅（Ｃｕ）からなるシングルダマシン配線（Ｃｕ配線）５を形成する。
【００５８】
次に、図５（ｂ）に示すように、Ｃｕ配線５上および配線間絶縁膜２’上に、例えばＳｉＣからなる拡散防止膜６を５０ｎｍの膜厚で形成する。次いで、拡散防止膜６上に、例えば比誘電率２．０のポーラスＭＳＱ膜からなる層間絶縁膜２１を６００ｎｍの膜厚で成膜した後、層間絶縁膜２１上に、ハードマスクとなる例えばＳｉＯ2膜２２を２００ｎｍの膜厚で成膜する。
【００５９】
次いで、図５（ｃ）に示すように、ＳｉＯ2膜２２上に、２００ｎｍの径の接続孔パターンを有するレジストパターンＲ3を形成する。
【００６０】
続いて、図６（ｄ）に示すように、上記レジストパターンＲ3（前記図５（ｃ）参照）をエッチングマスクとして用いたドライエッチングにより、ＳｉＯ2膜２２（前記図５（ｃ）参照）を加工して接続孔パターンを有するハードマスク２２’を形成するとともに、層間絶縁膜２１に拡散防止膜６に達する状態の接続孔２３を開口する。
【００６１】
その後、図６（ｅ）に示すように、上記接続孔２３を埋め込む状態で、ハードマスク２２’上にレジスト層Ｒ4を形成するとともに、このレジスト層Ｒ4上に配線溝パターンを有するレジストパターンＲ5を形成する。
【００６２】
次に、図６（ｆ）に示すように、上記レジストパターンＲ5（前記図６（ｅ）参照）をエッチングマスクに用いたドライエッチングにより、レジスト層Ｒ4を配線溝パターンを有するレジストパターンＲ4’に加工する。この際、接続孔２３の内部のレジスト層Ｒ4は残存した状態となる。その後、さらに、このレジストパターンＲ4’ をエッチングマスクに用いたドライエッチング法により、接続孔パターンを有するハードマスク２２’に配線溝パターンを形成する。
【００６３】
次いで、図７（ｇ）に示すように、上記レジストパターンＲ4’およびハードマスク２２’をエッチングマスクに用いたドライエッチングにより、層間絶縁膜２１に接続孔２３に連通する状態の配線溝２４を形成する。
【００６４】
続いて、図７（ｈ）に示すように、レジストパターンＲ4’および接続孔２３の内部のレジスト層Ｒ4を除去して、ハードマスク２２’と拡散防止膜６を露出させる。
【００６５】
次に、図７（ｉ）に示すように、ハードマスク２２’上から層間絶縁膜２１に例えばＥＢからなるエネルギー線Ｅを照射する。このエネルギー線Ｅは、図示を省略した基板に対して垂直に照射されるため、配線溝２４の底部側の層間絶縁膜２１に照射される。これにより、ポーラスＭＳＱ膜からなる層間絶縁膜２１の照射領域の結合は全て切断される。具体的には、ポーラスＭＳＱ膜を構成するＳｉ−Ｏ結合、Ｓｉ−ＣＨ3結合が切断される。このエネルギー照射は例えば３５０℃で行われ、エネルギー線Ｅの照射条件も第１実施形態と同様であることとする。
【００６６】
よって切断後は熱の作用によって、上記照射領域中の結合力の弱いＳｉ−ＣＨ3結合は減少し、結合力の強いＳｉ−Ｏ結合が増大することで、上記照射領域の層間絶縁膜２１が緻密化された状態となり、配線溝２４の底部側に硬化層Ｓ’が形成される。なお、配線溝２４が設けられた状態で、ハードマスク２２’上からエネルギー線Ｅを照射することで、層間絶縁膜２１を成膜した後にエネルギー線Ｅを照射する場合と比較して、部分的に硬化層Ｓ’を形成することが可能となる。これにより、配線層間容量の増大が抑制される。
【００６７】
その後、図８（ｊ）に示すように、接続孔２３の底部に露出された拡散防止膜６をエッチングし、接続孔２３を下層のＣｕ配線５に達する状態まで掘り下げる。この際、配線溝２４の底部側に硬化層Ｓ’が設けられていることで、層間絶縁膜（ポーラスＭＳＱ）２１に対する拡散防止膜（ＳｉＣ）６のエッチング選択比が高くなる。具体的には、層間絶縁膜２１に対する拡散防止膜６のエッチング選択比が１．５であるのに対し、硬化層Ｓ’のに対する拡散防止膜６のエッチング選択比は５となる。これにより、接続孔２３の上部の角部が削られることなく、配線溝２４の底部が深く掘り込まれることが防止される。これにより、配線溝２４および接続孔２３の加工精度が向上する。
【００６８】
この場合のエッチング条件の一例としては、常温で、プロセスガスとして、ＣＨ2Ｆ2とＯ2とＡｒとを用い、ガス流量比をＣＨ2Ｆ2／Ｏ2／Ａｒ＝２／１／５とし、基板バイアスを１００Ｗに設定して行う。
【００６９】
この後の工程は、通常のデュアルダマシン配線構造の製造方法と同様に行う。すなわち、図８（ｋ）に示すように、配線溝２４および接続孔２３の内壁を覆う状態で、バリア膜２５を成膜し、続いて、バリア膜２５が設けられた配線溝２４および接続孔２３を埋め込む状態で、バリア膜２５上にＣｕからなる導電膜２６を堆積する。その後、ＣＭＰ法により、配線パターンとして不要な部分となる導電膜２６、バリア膜２５を除去するとともに、ハードマスク２２’とともに層間絶縁膜２１を途中まで除去する。これにより、接続孔２３にＣｕヴィア２７、配線溝１３にＣｕ配線２８を形成する。次いで、Ｃｕ配線２８上および層間絶縁膜２１上に、例えばＳｉＣからなる拡散防止膜２９を形成する。
【００７０】
このような半導体装置の製造方法および半導体装置によれば、ハードマスク２２’上からエネルギー線Ｅを照射することで、配線溝２４の底部側に硬化層Ｓ’が形成される。これにより、図８（ｊ）を用いて説明した拡散防止膜６をエッチングにより除去する工程において、層間絶縁膜２１に対する拡散防止膜６のエッチング選択比を向上させることができる。これにより、配線溝２４および接続孔２３の加工精度が向上する。したがって、導電膜２６の埋め込み不良によるボイドの発生を防止することができる。
【００７１】
また、配線溝２４が深く掘り込まれることが防止されるため、配線溝２４に埋め込み形成されるＣｕ配線２８が厚みを有し、下層のＣｕ配線５に近づくことが防止されるため、配線層間容量の増大が抑制される。さらに、上記硬化層Ｓ’は層間絶縁膜２１が緻密化されているため、その部分の比誘電率は高くなるが、部分的に高くなるため、絶縁膜全体の誘電率が高い場合と比較して、配線間容量または配線層間容量の増大を抑制することが可能となる。
【００７２】
なお、上述した第２実施形態においては、硬化層Ｓ’を形成する層間絶縁膜２１としてポーラスＭＳＱ膜を例にとり説明したが、本発明はこれに限定されることなく、無機系の絶縁膜であっても有機系の絶縁膜であっても、空孔を膜中に形成できれば適用可能である。
【００７３】
また、上記第１実施形態および第２実施形態においては、デュアルダマシン法により配線構造を形成する例を用いて説明したが、本発明は上記に限定されることなく、シングルダマシン法において配線溝または接続孔を加工する際に、絶縁膜のエッチングレートを遅くなるように制御する場合に、好適に用いることが可能である。
【図面の簡単な説明】
【００７４】
【図１】本発明の半導体装置の製造方法に係る第１実施形態を説明するための製造工程断面図（その１）である。
【図２】本発明の半導体装置の製造方法に係る第１実施形態を説明するための製造工程断面図（その２）である。
【図３】本発明の半導体装置の製造方法に係る第１実施形態を説明するための製造工程断面図（その３）である。
【図４】本発明の半導体装置の製造方法に係る第１実施形態を説明するための製造工程断面図（その４）である。
【図５】本発明の半導体装置の製造方法に係る第２実施形態を説明するための製造工程断面図（その１）である。
【図６】本発明の半導体装置の製造方法に係る第２実施形態を説明するための製造工程断面図（その２）である。
【図７】本発明の半導体装置の製造方法に係る第２実施形態を説明するための製造工程断面図（その３）である。
【図８】本発明の半導体装置の製造方法に係る第２実施形態を説明するための製造工程断面図（その４）である。
【図９】従来の半導体装置の第１の製造方法を説明するための製造工程断面図（その１）である。
【図１０】従来の半導体装置の第１の製造方法を説明するための製造工程断面図（その２）である。
【図１１】従来の半導体装置の第２の製造方法を説明するための製造工程断面図である。
【図１２】従来の半導体装置の製造方法に係る課題を説明するための製造工程断面図（その１）である。
【図１３】従来の半導体装置の製造方法に係る課題を説明するための断面図（その２）である。
【符号の説明】
【００７５】
７…第１絶縁膜、８…第２絶縁膜、９’…第１マスク、１０’…第２マスク、１２，２３…接続孔、１３，２４…配線溝、２１…層間絶縁膜、Ｓ，Ｓ’…硬化層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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