(57)【要約】【課題】クロック信号の異常を精度良く検出することができるクロック異常検知回路を提供する。【解決手段】クロック信号ＣＫを検出してパルスを生成するパルス生成回路１１と、電流源１８から出力される電流を充電する充電回路１３と、パルス生成回路１１からのパルスによって、充電回路１３に充電された電圧を放電する放電回路１２と、充電回路１３に充電された電圧を検知し、その電圧に応じた信号を出力する第１の電圧レベル検知回路１５と、第１の電圧レベル検知回路１５の出力に応じて制御された制御電圧を出力するピークホールド回路１７と、充電回路１３に充電された電圧を降圧し、降圧電圧を生成する電圧シフト回路１４と、電圧シフト回路１４により降圧された降圧電圧を検知する第２の電圧レベル検知回路１６とを備える。ピークホールド回路１７から出力された制御電圧に応じて電流源１８は充電回路１３に電流を出力する。【選択図】図１
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【特許請求の範囲】
【請求項１】
クロック信号を検出してパルスを生成するパルス生成回路と、
電流源から出力される電流を充電する充電回路と、
前記パルス生成回路からの前記パルスによって、前記充電回路に充電された電圧を放電する放電回路と、
前記充電回路に充電された電圧を検知し、その電圧に応じた信号を出力する第１の電圧レベル検知回路と、
前記第１の電圧レベル検知回路の出力に応じて制御された制御電圧を出力するピークホールド回路と、
前記充電回路に充電された電圧を降圧し、降圧電圧を生成する電圧シフト回路と、
前記電圧シフト回路により降圧された前記降圧電圧を検知する第２の電圧レベル検知回路と、
を具備し、前記ピークホールド回路から出力された前記制御電圧に応じて前記電流源は前記充電回路に電流を出力することを特徴とするクロック異常検知回路。
【請求項２】
前記充電回路に充電された電圧は、前記第１の電圧レベル検知回路、前記ピークホールド回路、及び前記電流源を介して帰還されることを特徴とする請求項１に記載のクロック異常検知回路。
【請求項３】
前記第１、第２の電圧レベル検知回路はそれぞれインバータからなることを特徴とする請求項１または２に記載のクロック異常検知回路。
【請求項４】
前記第２の電圧レベル検知回路は、前記降圧電圧が所定電圧より高いとき、前記クロック信号が異常であるとして異常検出信号を出力することを特徴とする請求項１乃至３のいずれかに記載のクロック異常検知回路。
【請求項５】
前記電流源及び前記充電回路は、それぞれｐチャネルＭＯＳトランジスタ及びコンデンサからなる積分回路を構成することを特徴とする請求項１乃至４のいずれかに記載のクロック異常検知回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、クロック信号の異常を検出するクロック異常検知回路に関するものであり、例えばＣＭＯＳプロセスによって製造されるＲＦタグやＩＣカードに用いられるものである。
【背景技術】
【０００２】
ＲＦタグや非接触ＩＣカード（以下、タグと総称）では、電源を搭載しないことや筐体の制約から、クリスタル発振器などによる確度の高い周波数のクロックを得ることが難しい。このため、受信キャリアを抽出して動作クロックとする方法が用いられることがあるが、次のような問題がある。
【０００３】
それは、アンテナに誘起される電圧振幅が通信距離によって大きく変化し、遠方ではかなり小さくなってしまう上、タグがデータを送信（返信）する手段であるロードスイッチングが、タグ自身のアンテナ端電圧振幅を小さくしてしまうことである。ロードスイッチングとは、電力を供給しているリーダー／ライター（Ｒ／Ｗ）側のアンテナ端での振幅を、タグ側のインピーダンスを変化させることによって伝える方法である。一般的には、タグが自身のアンテナを抵抗やトランジスタを使ってショートすることによって行うため、誘起される電圧振幅が小さくなってしまう。このように、遠方でタグ自身が送信するときキャリアを抽出することが困難になり、完全に抽出できない場合や、１〜数発のキャリアが抜けると言う状態に陥る。
【０００４】
この様な状態を検知する手段として、トリガパルス生成回路、積分回路、放電回路、及びコンパレータを含む回路が使われていた。トリガパルス生成回路は、入力クロックＣＫのエッジに同期して短いハイパルスを出力する回路である。積分回路は、クロックに同期して放電回路によりリセットされる。ここで、このときの積分電圧値と基準電圧がコンパレータで比較されるが、クロックが所望の周波数のときに積分電圧が基準電圧を越えるように設定しておく。これにより、クロックが所望の周波数よりも遅いとき、コンパレータが反転して、クロックの異常を検知することができる。
【０００５】
しかし、積分回路を構成する回路素子の定数及び基準電圧は、一般的なＣＭＯＳプロセスで製造したＬＳＩの場合、絶対値にばらつきが生じる。また、コンパレータは、初段が差動アンプで構成されているため、比較電圧差が小さい場合、応答速度が遅くなる傾向がある。ところが、検知する瞬間は両入力電圧が交差するときであって、電圧差としては小さく、検知すべき瞬間に出力が反転できないことになる。この応答速度の遅れは、コンパレータを構成するＭＯＳトランジスタの相互コンダクタンスに依存し、検知誤差の原因となる。以上により、従来回路では、クロック信号の異常を精度良く検知できないと言う問題があった。
【０００６】
また、本発明に関する従来技術として、例えば、特許文献１には発振回路の異常検出回路が提案されている。
【特許文献１】特開２００２−４３９０７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
この発明は、クロック信号の異常を精度良く検出することができるクロック異常検知回路を提供することを目的とする。
【課題を解決するための手段】
【０００８】
この発明の一実施形態のクロック異常検知回路は、クロック信号を検出してパルスを生成するパルス生成回路と、電流源から出力される電流を充電する充電回路と、前記パルス生成回路からの前記パルスによって、前記充電回路に充電された電圧を放電する放電回路と、前記充電回路に充電された電圧を検知し、その電圧に応じた信号を出力する第１の電圧レベル検知回路と、前記第１の電圧レベル検知回路の出力に応じて制御された制御電圧を出力するピークホールド回路と、前記充電回路に充電された電圧を降圧し、降圧電圧を生成する電圧シフト回路と、前記電圧シフト回路により降圧された前記降圧電圧を検知する第２の電圧レベル検知回路とを具備し、前記ピークホールド回路から出力された前記制御電圧に応じて前記電流源は前記充電回路に電流を出力することを特徴とする。
【発明の効果】
【０００９】
この発明によれば、クロック信号の異常を精度良く検出することができるクロック異常検知回路を提供することが可能である。
【発明を実施するための最良の形態】
【００１０】
以下、図面を参照してこの発明の実施形態について説明する。説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１１】
図１は、この発明の実施形態のクロック異常検知回路の構成を示すブロック図である。このクロック異常検知回路は、トリガパルス生成回路１１、放電回路１２、充電回路１３、電圧シフト回路１４、第１電圧レベル検知回路１５、第２電圧レベル検知回路１６、ピークホールド回路１７、及び電圧制御電流源１８を備えている。
【００１２】
クロック信号ＣＫは、トリガパルス生成回路１１に入力される。トリガパルス生成回路１１の出力は放電回路１２に入力され、この放電回路１２の出力は充電回路１３に入力される。充電回路１３の出力は、電圧シフト回路１４、第１電圧レベル検知回路１５にそれぞれ入力される。第１電圧レベル検知回路１５の出力は、ピークホールド回路１７に入力され、このピークホールド回路１７の出力は電圧制御電流源１８に入力される。電圧制御電流源１８の出力は、充電回路１３に入力される。そして、電圧シフト回路１４の出力は第２電圧レベル検知回路１６に入力され、この第２電圧レベル検知回路１６からは異常検知信号ＤＥＴが出力される。
【００１３】
受信キャリアなどから抽出したクロック信号ＣＫが、トリガパルス生成回路１１に入力される。トリガパルス生成回路１１は、クロック信号ＣＫの立ち上がりエッジあるいは立ち下がりエッジを検出してトリガパルスを生成し、放電回路１２に出力する。電圧制御電流源１８からは電流が充電回路１３に出力され、充電回路１３は電圧制御電流源１８から出力される電流を充電する。放電回路１２は、トリガパルス生成回路１１からのトリガパルスによって、充電回路１３に充電された電荷を放電させる。第１電圧レベル検知回路１５は、充電回路１３に充電された電圧を検知し、その電圧に応じた信号を出力する。ピークホールド回路１７は、第１電圧レベル検知回路１５の出力に応じて、制御された制御電圧を出力する。ピークホールド回路１７から出力された制御電圧は電圧制御電流源１８に供給され、電圧制御電流源１８は制御電圧に応じて充電回路１３に電流を出力する。電圧シフト回路１４は、充電回路１３に充電された電圧を降圧し、降圧電圧を生成する。第２電圧レベル検知回路１６は、電圧シフト回路１４により降圧された降圧電圧を検知する。そして、第２電圧レベル検知回路１６は、前記降圧電圧が所定電圧より高いとき、クロック信号ＣＫが異常であるとして異常検出信号ＤＥＴを出力する。
【００１４】
次に、図２、図３を参照して、図１に示したクロック異常検知回路の構成及び動作を詳細に説明する。図２は、実施形態のクロック異常検知回路の構成を示す回路図であり、図３はクロック異常検知回路内のトリガパルス生成回路１１の回路図である。
【００１５】
トリガパルス生成回路１１は、例えば図３に示すように、アンド回路ＡＤ及び遅延回路ＤＬＹから構成されている。トリガパルス生成回路１１は、抽出されたクロック信号ＣＫの立ち上がりエッジあるいは立ち下がりエッジに同期したトリガパルスＴＲＧを生成する。トリガパルスＴＲＧはｎチャネルＭＯＳトランジスタ（以下、ｎＭＯＳトランジスタ）Ｎ１のゲートに入力され、ｎＭＯＳトランジスタＮ１をオンする。これにより、コンデンサＣ１に蓄積された電荷を短期間に放電させる。ｎＭＯＳトランジスタＮ１は放電回路１２を構成し、コンデンサＣ１は充電回路１３を構成している。後述するが、電圧制御電流源１８を構成するｐチャネルＭＯＳトランジスタ（以下、ｐＭＯＳトランジスタ）Ｐ２は動作平衡状態において定電流源と見なすことができ、ｐＭＯＳトランジスタＰ２とコンデンサＣ１とを合わせて第１の積分回路を構成する。この第１の積分回路は、積分電圧ＩＮＴを発生する。このときの時定数は、定常状態のクロック周波数において、インバータＩＶ１のしきい値電圧を越えられることが必要である。インバータＩＶ１は第１電圧レベル検知回路１５を構成する。
【００１６】
積分電圧（第１電圧）ＩＮＴはインバータＩＶ１に入力され、インバータＩＶ１は積分電圧ＩＮＴがしきい値電圧を超えているか否かによって、ｐチャネルＭＯＳトランジスタ（以下、ｐＭＯＳトランジスタ）Ｐ１の動作状態を制御する。ｐＭＯＳトランジスタＰ１のドレインには、コンデンサＣ２と抵抗Ｒ１が接続されている。これらコンデンサＣ２と抵抗Ｒ１は第２の積分回路を構成し、この第２の積分回路はｐＭＯＳトランジスタＰ２の制御電圧ＣＴＬを生成する。このときの時定数は、定常状態のクロック周波数において、ｐＭＯＳトランジスタＰ２を定電流源に見なすことができ、かつトリガパルスＴＲＧが発生される毎に電圧ＩＮＴ＿ＴＲＧが発生する程度に設定する。ｐＭＯＳトランジスタＰ１と第２の積分回路はピークホールド回路１７を構成する。
【００１７】
一方、積分電圧ＩＮＴは抵抗Ｒ２、Ｒ３を用いた抵抗分割により降圧され、電圧ＩＮＴＳが生成される。電圧ＩＮＴＳは、インバータＩＶ１と同じサイズで作られたインバータＩＶ２に入力される。インバータＩＶ１のしきい値電圧をＶTH1、インバータＩＶ２のしきい値電圧をＶTH2とすると、ＶTH1＝ＶTH2×(１＋(Ｒ２／Ｒ３))の関係にある。同一チップ上に同サイズで近接して形成されたインバータのしきい値電圧は同値になるので、インバータＩＶ２の見かけ上のしきい値電圧は抵抗Ｒ２と抵抗Ｒ３の比によって、インバータＩＶ１よりも低い任意の電圧に設定される。ここで、検知に使用しているインバータＩＶ１、ＩＶ２には、しきい値電圧近傍では貫通電流として大電流が流れるが、しきい値電圧を外れると電流が殆ど流れず、コンパレータに比べて電力効率が良い。
【００１８】
以下に、実施形態のクロック異常検知回路の動作について述べる。
【００１９】
初期状態として、制御電圧ＣＴＬの電位が０Ｖであると想定する。この場合、ｐＭＯＳトランジスタＰ２には大きなゲート−ソース間電圧が印加されるため、比較的大きな電流をコンデンサＣ１へ流してコンデンサＣ１を急速に充電する。積分電圧ＩＮＴがインバータＩＶ１のしきい値電圧を越えると、ｐＭＯＳトランジスタＰ１がオンし、コンデンサＣ２に電荷を蓄える。前述したように、このときの時定数は、ｐＭＯＳトランジスタＰ２が定電流源と見なせるように長めに設定するため、ｐＭＯＳトランジスタＰ１が一回オンしただけでは十分にコンデンサＣ２を充電できない。
【００２０】
しかし、このコンデンサＣ２の充電により、制御電圧ＣＴＬが初期の０Ｖよりも高い電圧に上昇する。この状態でも、まだｐＭＯＳトランジスタＰ２のゲート−ソース間電圧は大きく、更に制御電圧ＣＴＬを上昇させるように動作し続けるが、制御電圧ＣＴＬの上昇に伴ってｐＭＯＳトランジスタＰ２からコンデンサＣ１へ流れる電流は徐々に少なくなっていく。
【００２１】
前述した動作によって、ｐＭＯＳトランジスタＰ２の電流が少なくなりすぎた場合は、積分電圧ＩＮＴがインバータＩＶ１のしきい値電圧を越えなくなり、ｐＭＯＳトランジスタＰ１はオンしなくなる。すると、ｐＭＯＳトランジスタＰ１によるコンデンサＣ２の充電は行われず、コンデンサＣ２の電荷は抵抗Ｒ１によって放電されて制御電圧ＣＴＬが低下する。このように、制御電圧ＣＴＬが低下すると、再びｐＭＯＳトランジスタＰ２からコンデンサＣ１への電流は増加する方向に転じる。
【００２２】
以上のように、クロック信号ＣＫの周波数が一定の場合、ｐＭＯＳトランジスタＰ２のゲートに供給される制御電圧ＣＴＬにより、積分電圧ＩＮＴのピーク値がインバータＩＶ１のしきい値電圧に達する程度に、ｐＭＯＳトランジスタＰ２からコンデンサＣ１に流れる電流が調整される。このように、積分電圧ＩＮＴに応じて制御される制御電圧ＣＴＬの帰還により、コンデンサＣ１の容量値やｐＭＯＳトランジスタＰ２のしきい値電圧のばらつきは補正され、クロック信号ＣＫが連続して抽出される平衡状態において電圧ＩＮＴＳがインバータＩＶ２のしきい値電圧に達することはない。よって、異常検出信号ＤＥＴは反転しない。
【００２３】
次に、連続していたクロック信号ＣＫが抜けた場合を想定する。前述したように平衡状態においては、積分電圧ＩＮＴのピーク値はインバータＩＶ１のしきい値電圧に達する程度になっている。しかし、クロック信号ＣＫが抜けた場合は所定の時間にトリガパルスＴＲＧが発生せず、コンデンサＣ１が放電されない。すると、コンデンサＣ１はｐＭＯＳトランジスタＰ２の電流によって充電され続け、インバータＩＶ１のしきい値電圧を大きく越える程に上昇する。このとき、ｐＭＯＳトランジスタＰ１がオンして制御電圧ＣＴＬを上昇させようとするが、時定数が長いために制御電圧ＣＴＬは緩やかにしか上昇できず、ｐＭＯＳトランジスタＰ２の電流は平衡状態から殆ど変化しない。結果として、積分電圧ＩＮＴの上昇に追従して電圧ＩＮＴＳも上昇し、電圧ＩＮＴＳがインバータＩＶ２のしきい値電圧を越えた時点で異常検出信号ＤＥＴが反転する。この異常検出信号ＤＥＴの反転により、クロック信号ＣＫに異常があることを検知することができる。
【００２４】
以上説明したようにこの発明の実施形態によれば、積分電圧ＩＮＴの制御に帰還回路を用いることによって素子のばらつきを補正し、かつ積分電圧ＩＮＴの検知に応答速度が速いインバータを使用する構成により、クロック信号の異常を精度良く検出することができる。
【００２５】
なお、前述した実施形態は唯一の実施形態ではなく、前記構成の変更あるいは各種構成の追加によって、様々な実施形態を形成することが可能である。
【図面の簡単な説明】
【００２６】
【図１】この発明の実施形態のクロック異常検知回路の構成を示すブロック図である。
【図２】前記実施形態のクロック異常検知回路の構成を示す回路図である。
【図３】前記実施形態のクロック異常検知回路内のトリガパルス生成回路の回路図である。
【符号の説明】
【００２７】
１１…トリガパルス生成回路、１２…放電回路、１３…充電回路、１４…電圧シフト回路、１５…第１電圧レベル検知回路、１６…第２電圧レベル検知回路、１７…ピークホールド回路、１８…電圧制御電流源。
【図１】
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【図２】
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【図３】
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