(57)【要約】【課題】ＥＳＤ保護回路のＥＳＤサージ印加時の保護動作の遅れを少なくする。【解決手段】電源ライン（１２）とグランドライン（１４）の間に接続された保護トランジスタ（２１）と、保護トランジスタの入力側に設けられたインバータ回路（２２）と、インバータ回路（２２）の入力側に設けられたＲＣ直列回路（２３）と、電源ライン（１２）とグランドライン（１４）の間に接続された複数のダイオードの直列接続回路（３０）とを備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
電源ラインにドレインが接続されグランドラインにソースが接続された保護用ＮＭＯＳトランジスタと、
前記保護用ＮＭＯＳトランジスタのゲートにドレインが接続され、前記電源ラインにソースが接続されたインバータ構成用ＰＭＯＳトランジスタと、前記保護用ＮＭＯＳトランジスタのゲートにドレインが接続され、前記グランドラインにソースが接続されたインバータ構成用ＮＭＯＳトランジスタとを備えたインバータ回路と、
前記インバータ構成用ＰＭＯＳトランジスタ及び前記インバータ構成用ＮＭＯＳトランジスタのゲートと前記電源ラインの間に接続された抵抗と、
前記インバータ構成用ＰＭＯＳトランジスタ及び前記インバータ構成用ＮＭＯＳトランジスタのゲートと前記グランドラインの間に接続されたコンデンサと、
互いに直列接続された複数のダイオードから成り、一端のダイオードのアノードが前記電源ラインに接続され、他端のダイオードのカソードが前記グランドラインに接続されたダイオード直列接続回路と
を備えたＥＳＤ保護回路。
【請求項２】
前記直列接続回路は、その立ち上がり電圧が、電源ラインとグランドラインの間に印加される電源電圧よりも高い値となるように、該直列接続回路を構成するダイオードの個数及び立ち上がり電圧が定められていることを特徴とする請求項１に記載のＥＳＤ保護回路。
【請求項３】
前記保護用ＮＭＯＳトランジスタのドレインには、シリサイド領域が形成されておらず、
前記インバータ構成用ＮＭＯＳトランジスタ及び前記インバータ構成用ＰＭＯＳトランジスタのドレインには、シリサイド領域が形成されていることを特徴とする請求項１に記載のＥＳＤ保護回路。
【請求項４】
請求項１乃至３のいずれかに記載のＥＳＤ保護回路と、絶縁膜上に半導体層を備えるＳＯＩ基板を用いて形成され、前記ＥＳＤ保護回路によって保護される内部回路とを備える半導体集積回路装置。
【請求項５】
前記ＥＳＤ保護回路の前記保護用ＮＭＯＳトランジスタがバルク領域に形成されたものであることを特徴とする請求項４に記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＥＳＤ（Ｅｌｅｃｔｒｏｓｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ；静電放電）保護回路に関し、特にＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板上に形成された内部回路の保護のための回路に関する。本発明はまた、そのようなＥＳＤ保護回路を備えた半導体集積回路装置に関する。
【背景技術】
【０００２】
一般に、ＬＳＩ（Ｌａｒｇｅ−Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）等の半導体集積回路装置では、静電放電による破壊を防止するため、ＥＳＤ保護回路が設けられている。静電放電は、半導体集積回路装置の使用中のみならず、使用前、半導体集積回路装置に電源を印加していない状態、例えば半導体集積回路装置のハンドリング中にも起こり得る。
【０００３】
従来のＥＳＤ保護回路の一例として、下記の特許文献１に示された、電源ラインとグランドラインをクランプするための保護用ＮＭＯＳトランジスタを備えたものがある。この従来の保護回路では、ＥＳＤ放電により、電源ラインとグランドラインの間に電源ライン側を正とするサージ電圧が印加されると、インバータ回路のＰＭＯＳトランジスタを介して保護トランジスタのゲートに電圧が供給されて保護トランジスタがオンとなり、電源ラインとグランドラインをクランプする。
【０００４】
【特許文献１】米国特許第６，９１９，６０２号明細書
【特許文献２】特開平２−２７１６７４号公報  なお、特許文献２については、後に言及する。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上記の従来の回路では、ＥＳＤ放電時の保護トランジスタがオンとなるまでの遅れが十分に短くなく、内部回路の保護が十分に行えない場合があった。本発明は、ＥＳＤ放電時のクランプの遅れをより小さくすることを目的とする。
【課題を解決するための手段】
【０００６】
本発明は、
電源ラインにドレインが接続されグランドラインにソースが接続された保護用ＮＭＯＳトランジスタと、
前記保護用ＮＭＯＳトランジスタのゲートにドレインが接続され、前記電源ラインにソースが接続されたインバータ構成用ＰＭＯＳトランジスタと、前記保護用ＮＭＯＳトランジスタのゲートにドレインが接続され、前記グランドラインにソースが接続されたインバータ構成用ＮＭＯＳトランジスタとを備えたインバータ回路と、
前記インバータ構成用ＰＭＯＳトランジスタ及び前記インバータ構成用ＮＭＯＳトランジスタのゲートと前記電源ラインの間に接続された抵抗と、
前記インバータ構成用ＰＭＯＳトランジスタ及び前記インバータ構成用ＮＭＯＳトランジスタのゲートと前記グランドラインの間に接続されたコンデンサと、
互いに直列接続された複数のダイオードから成り、一端のダイオードのアノードが前記電源ラインに接続され、他端のダイオードのカソードが前記グランドラインに接続されたダイオード直列接続回路と
を備えたＥＳＤ保護回路を提供する。
【発明の効果】
【０００７】
本発明によれば、ＥＳＤ放電時に、ダイオードの直列接続回路が保護用ＮＭＯＳトランジスタよりも早くオンとなってサージ電流を流すので、クランプ動作の遅れを少なくし、内部回路に対する保護を厚くすることができる。
【発明を実施するための最良の形態】
【０００８】
以下、本発明の実施の形態を、図面を参照して説明する。
実施の形態１．
図１は、本発明の実施の形態１のＥＳＤ保護回路を示す。図１に示されるＥＳＤ保護回路は、電源パッド１１に接続された電源ライン１２とグランドパッド１３に接続されたグランドライン１４の間に接続された内部回路１５のＥＳＤ保護のためのものであり、電源ライン１２にドレインが接続され、グランドライン１４にソースが接続された保護用ＮＭＯＳトランジスタ（以下単に「保護トランジスタ」と言う）２１と、インバータ回路２２と、ＲＣ直列回路２３と、ダイオードの直列接続回路３０とを有する。
【０００９】
インバータ回路２２は、保護トランジスタ２１のゲートにドレインが接続され、電源ライン１２にソースが接続されたＰＭＯＳトランジスタ２４と、保護トランジスタ２１のゲートにドレインが接続され、グランドライン１４にソースが接続されたＮＭＯＳトランジスタ２５とを備えている。
【００１０】
ＰＭＯＳトランジスタ２４のゲート及びＮＭＯＳトランジスタ２５のゲートはともにノード２６に接続されている。ＲＣ直列回路２３は、ノード２６と電源ライン１２の間に接続された抵抗２７と、ノード２６とグランドライン１４の間に接続されたコンデンサ２８とから成る。
【００１１】
ダイオードの直列接続回路３０は、互いに直列接続された複数のダイオード３１、３２、３３から成り、一端のダイオード３１のアノードが電源ライン１２に接続され、他端のダイオード３３のカソードがグランドライン１４に接続されている。
図示の例では、３個のダイオードが直列接続されているが、ダイオードの個数は３に限らず、２であっても、４以上であっても良い。
直列接続回路３０は、その立ち上がり電圧が、電源ライン１２とグランドライン１４の間に印加される電源電圧Ｖｄの値よりも高くなるように、ダイオードの個数や各ダイオードの立ち上がり電圧が定められる。図示の例では、電源電圧Ｖｄが１．５Ｖであり、ダイオード３１〜３３は互いに同じ特性を有し、ダイオード１個立ち上がり電圧が０．７Ｖであり、直列接続された３個のダイオードの立ち上がり電圧の総和が２．１Ｖである。本願では、直列接続されたダイオードの立ち上がり電圧の総和を、直列接続回路３０の立ち上がり電圧と呼ぶ。
【００１２】
図２は、ダイオード２１〜２３の各々に順方向に電圧を印加したときの電圧電流特性を示す。図示のように、印加電圧を徐々に上昇させていくと、電圧が所定値例えば０．７Ｖまでは電流が流れず、電圧が０．７Ｖを超すと電流が流れ始める。この電流が流れ始める電圧（０．７Ｖ）を「立ち上がり電圧」と言う。３個のダイオードの直列接続回路３０では、電圧が２．１Ｖまでは電流が流れず、電圧が２．１Ｖを超すと電流が流れることになる。
また、図２に示されるように、立ち上がり電圧以上の、電流が流れる領域においても、電圧降下は一定ではなく、より多くの電流を流すためには、より多くの電圧降下が生じている。
【００１３】
図３は、保護トランジスタ２１の順方向電圧電流特性を示す。図示のように、電圧が４Ｖまでは電流が流れず、電圧が４Ｖを超すと電流が流れる。この電流が流れ始める電圧を本願では「立ち上がり電圧」と呼ぶことがある。立ち上がり電圧以上の、電流が流れる領域においても電圧と電流の関係は直線的ではなく、電圧の増加に対する電流の増加の割合（電圧電流曲線の傾き）は、電圧の上昇に伴って次第に大きくなっている。
【００１４】
仮に直列接続回路３０が設けられていない仮定した場合、サージ電圧が印加されたときの、ＲＣ直列回路２３、インバータ回路２２、保護トランジスタ２１の動作は、以下の通りである。即ち、ＥＳＤ放電により、電源ライン１２とグランドライン１４の間に電源ライン１２側を正とするサージ電圧（急上昇する高電圧）Ｖｓｕが印加されると、ノード２６の電位はサージ電圧Ｖｓｕの上昇よりも遅れて上昇する。その遅れはＲＣ直列回路２３の時定数に依存する。ＲＣ直列回路２３の時定数が十分大きければ、サージ電圧Ｖｓｕの印加が終わるまで、ノード２６の電位はインバータ回路２２の閾値よりも低い状態に保たれ、インバータ回路２２のＮＭＯＳトランジスタ２５がオフ、ＰＭＯＳトランジスタ２４がオンの状態に保たれ、その結果、電源ライン１２の電圧が保護トランジスタ２１のゲートに印加され、保護トランジスタ２１は、サージ電圧Ｖｓｕが印加されている間オン状態に保たれる。例えば、ＥＳＤ放電の持続時間は、５０ナノ秒乃至数百ナノ秒である。
【００１５】
本発明では、上記のように、直列接続回路３０が設けられているので、ＥＳＤサージ電圧Ｖｓｕが印加されて、電源ライン１２とグランドライン１４の間の電圧（以下、「ＶＤＤ−ＧＮＤ間電圧」と言うことがある）が上昇し、直列接続回路３０の立ち上がり電圧（２．１Ｖ）を超えると、直列接続回路３０にサージ電流が流れ始め、次いで保護トランジスタ２１の立ち上がり電圧（４Ｖ）を超えると保護トランジスタ２１に電流が流れ始め、サージ電流が直列接続回路３０と保護トランジスタ２１とで分担される。
【００１６】
直列接続回路３０に電流が流れ始めると、ＶＤＤ−ＧＮＤ間電圧の上昇が幾分遅くなり、そのためにＲＣ直列回路２３、インバータ回路２２、保護トランジスタ２１から成る回路の動作も影響を受け、保護トランジスタ２１がオンとなるまでの時間が長くなる。また、ノード２６の上昇が遅れ、インバータ回路２２の閾値以上となるまでの時間が長くなるが、これは、（仮に電源ライン１２の電圧が高レベルに維持されているとした場合に）保護トランジスタ２１のゲートに電源ライン１２の電圧が印加される時間をより長くすることを保証するものであり、内部回路１５の保護の観点からは望ましいものである。
【００１７】
上記のように、半導体集積回路装置に供給される電源電圧が１．５Ｖである場合、半導体集積回路装置が通常の動作をしているときは、直列接続回路３０は電流を流さない。また、電源投入時にはＶＤＤ−ＧＮＤ間電圧の立ち上がりが、比較的ゆっくりであり、ノード２６の電位上昇の、電源ライン１２の電圧上昇に対する遅れが小さい。例えば、電源投入の際、電源ライン１２の電位の立ち上がりには、数ミリ秒を要する。このため、インバータ回路２２において、ＮＭＯＳトランジスタ２５がオフ、ＰＭＯＳトランジスタ２４がオンとなることがなく、従って保護トランジスタ２１のゲートに電源ライン１２の電圧が印加されることがなく、保護トランジスタ２１はオン状態とならない。
【００１８】
以上のように、実施の形態１によれば、ＥＳＤサージが印加されたとき、保護トランジスタ２１よりも先に直列接続回路３０が電流を流し始めるので、内部回路１５の保護をより厚くすることができる。またサージ電圧Ｖｓｕが保護トランジスタ２１の立ち上がり電圧以上となった後は、直列接続回路３０と保護トランジスタ２１とでサージ電流を分担するので、保護トランジスタ２１や直列接続回路３０のダイオード３１〜３３の電流容量をそれほど大きくする必要がない。
【００１９】
以上電源パッド１１及びグランドパッド１３を介して電源ライン１２及びグランドライン１４にＥＳＤサージが印加された場合を想定して説明したが、図４に示されるように、信号入力パッド４１、アップダイオード４２及びダウンダイオード２３を備えた半導体集積回路装置において、信号入力パッド４１及びアップダイオード２２を介して電源ライン１２に正のサージが印加された場合にも、信号入力パッド４１及びダウンダイオード２３を介してグランドライン１４に負のサージが印加された場合にも、ＲＣ直列回路２３、インバータ回路２２、保護トランジスタ２１及びダイオード直列接続回路３０は図１について説明したのと同様に動作する。
【００２０】
実施の形態２．
実施の形態１で説明した回路構成のＥＳＤ保護回路において、保護トランジスタ２１のＥＳＤ耐性を高めるため、図５（ａ）に示すように、保護トランジスタ２１のドレイン２１ｄにはその全部又は一部、例えばゲート電極２１ｇに隣接する部分２１ｄｎに自己整合シリサイド層（サリサイド層）を設けず、図５（ｂ）に示すように、インバータ回路２２のＰＭＯＳトランジスタ２４のドレイン２４ｄには、自己整合シリサイド層（サリサイド層）２４ｔを設け、ＮＭＯＳトランジスタ２５についても同様に、ドレインには、自己整合シリサイド層（サリサイド層）を設けることとしても良い。図示の例では、ドレイン２１ｄのうちのゲート電極２１ｇから遠い部分にはシリサイド層２１ｔｆが設けられている。
【００２１】
なお、図５（ａ）、（ｂ）において、２１ｘはゲート酸化膜、２１ｗはサイドウォール、２４ｘはゲート酸化膜、２４ｗはサイドウォールである。なおまた、保護トランジスタ２１のソース（図５（ａ）には示してない）には、シリサイド層を設けても良く、ドレインと同様に部分的または全体的に設けないこととしても良い。インバータ回路２２のＰＭＯＳトランジスタ２４及びＮＭＯＳトランジスタ２５のソースには、全体的にシリサイド層を設けるのが望ましい。
【００２２】
シリサイド層は低抵抗化のために設けられるものであるが、保護トランジスタ２１のドレイン２１ｄのゲート電極に隣接した部分にシリサイド層を設けると、電流集中によりＥＳＤ耐性が低下する可能性があるが、上記のように、保護トランジスタ２１のドレイン２１ｄのゲート電極２１ｇに隣接した部分にシリサイド層を設けないことにより保護トランジスタ２１のＥＳＤ耐性を高め、一方インバータ回路２２のＰＭＯＳトランジスタ２４及びＮＭＯＳトランジスタ２５のドレインには、シリサイド層を設けることで動作が遅くならないようにすることができる。
【００２３】
上記のような構成を得るためのシリサイド層の選択的形成は、例えば上記の特許文献２に記載された方法（例えばチタン（Ｔｉ）シリサイドを形成する場合、シリサイドの形成が望まれない部分を酸化膜で覆った状態でＴｉのスパッタリングを行い、さらにアニールを行って、酸化膜で覆われていない部分にのみシリサイドを形成する方法）で行うことができる。
【００２４】
実施の形態１や実施の形態２で説明したＥＳＤ保護回路は、電源電圧が比較的低い場合、例えば内部回路がＳＯＩ上に形成されたものである場合に効果が大きい。直列接続回路３０のダイオードの個数が少なくても、直列接続回路３０の立ち上がり電圧を電源電圧よりも高くすることができるからである。また、ＳＯＩ上の回路は、（例えば、サージ電流による衝突イオン化で発生したキャリアがＳＯＩ基板に溜まりやすいこと、ソース、ドレイン層とゲート下の領域との接合面積が小さいこと、接合で発生した熱が逃げ難いことなどにより、）ＥＳＤサージに対する耐性が比較的弱いので、ＥＳＤ保護をより厚くする必要性が大きいからである。
【００２５】
なお、内部回路１５がＳＯＩ上に形成される場合、保護トランジスタ２１もＳＯＩ上に形成しても良いが、保護トランジスタ２１をバルク領域に形成することとしても良い。保護トランジスタ２１には大きなサージ電流が流れると、熱破壊を起こす可能性があるが、バルク領域に形成することでより大きな電流（例えば４倍程度）に耐えることができるようになる。
【００２６】
なおまた、上記の実施の形態１の説明では、サージ電圧Ｖｓｕの印加が続く間、ＲＣ直列回路２３によりノード２６の電位がインバータ回路２２の閾値よりも低い値に保たれ、ＮＭＯＳトランジスタ２５がオフ、ＰＭＯＳトランジスタ２４がオンの状態に保たれるものとしたが、ＲＣ直列回路２３の時定数をそれほど長くせず、サージ電圧Ｖｓｕが印加される期間のうちの最初の部分のみ、ノード２６の電位がインバータ回路２２の閾値よりも低く、その期間だけ、インバータ回路２２のＮＭＯＳトランジスタ２５がオフとなり、ＰＭＯＳトランジスタ２４がオンとなり、電源ライン１２の電圧が保護トランジスタ２１のゲートに印加され、保護トランジスタ２１がオンとなり、一旦オンとなったのちは、ゲート電圧が低くなってもオン状態を続けるような動作をする保護トランジスタ２１を用いることとしても良い。例えば、保護トランジスタ２１がバルク領域に形成されるものである場合、基板やウエルを一部とする寄生ＳＣＲ構造の作用によりオン状態を維持するものを用いることができる。
【図面の簡単な説明】
【００２７】
【図１】本発明の実施の形態のＥＳＤ保護回路を備えた半導体集積回路装置の一例を示す回路図である。
【図２】ダイオードの電圧電流特性を示す図である。
【図３】保護トランジスタ２１の電圧電流特性を示す図である。
【図４】本発明の実施の形態のＥＳＤ保護回路を備えた半導体集積回路装置の他の例を示す回路図である。
【図５】（ａ）及び（ｂ）はサリサイド層を備えない保護トランジスタの一部を示す断面図、及びサリサイド層を備えたインバータ回路のＭＯＳトランジスタの一部を示す断面図である。
【符号の説明】
【００２８】
１２  電源ライン、  １４  グランドライン、  １５  内部回路、  ２１  保護用ＮＭＯＳトランジスタ、  ２２  インバータ回路、  ２３  ＲＣ直列回路、  ２４  ＰＭＯＳトランジスタ、  ２５  ＮＭＯＳトランジスタ、  ２７  抵抗、  ２８  コンデンサ、  ３０  ダイオードの直列接続回路、  ３１〜３３  ダイオード。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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