(57)【要約】【課題】複数のメモリチップを有し、接続されるＢＵＳ線の数が削減された実装効率の良い半導体装置を提供する。【解決手段】アドレス端子Ａ＜２３：０＞、データ端子ＩＯ＜１５：０＞及び制御信号ＡＤＶＢが入力される制御端子４ａ、４ｂと、を有するメモリチップＡ、Ｂと、外部アドレス・データ共通端子Ａ／ＩＯ＜２３：０＞と、外部制御端子３と、外部データ端子ＩＯ＜３１：２４＞と、を備え、外部制御端子３と制御端子４ａ、４ｂが接続され、Ａ／ＩＯ＜２３：０＞とメモリチップＡ、ＢのＡ＜２３：０＞が接続され、Ａ／ＩＯ＜１５：０＞とメモリチップＡのデータ端子ＩＯ＜１５：０＞が接続され、Ａ／ＩＯ＜２３：１６＞とメモリチップＢのデータ端子ＩＯ＜７：０＞とが接続され、メモリチップＢのデータ端子ＩＯ＜１５：８＞と外部データ端子ＩＯ＜３１：２４＞が接続される半導体装置。【選択図】図１
2008084181.tif 000002
【特許請求の範囲】
【請求項１】
アドレス信号が入力されるｋ（ｋは正の整数）個のアドレス端子と、
データ信号が入出力されるｍ（ｍはｍ＜ｋ＜２ｍを満たす整数）個のデータ端子と、
アドレス／データ切替制御信号が入力される制御端子と、
をそれぞれ有する第１及び第２のメモリチップと、
前記アドレス信号及び前記データ信号が入出力されるｋ個の外部アドレス・データ共通端子と、
前記アドレス／データ切替制御信号が入力される外部制御端子と、
前記データ信号が入出力される２ｍ−ｋ個の外部データ端子と、
を備え、
前記外部制御端子と前記第１および第２のメモリチップの制御端子が接続され、
前記外部アドレス・データ共通端子と前記第１及び第２のメモリチップのアドレス端子がそれぞれ接続され、
ｍ個の前記外部アドレス・データ共通端子と前記第１のメモリチップのｍ個のデータ端子がそれぞれ一つずつ接続され、
前記第１のメモリチップのデータ端子とは接続されていないｋ−ｍ個の前記外部アドレス・データ共通端子と前記第２のメモリチップのｋ−ｍ個のデータ端子とがそれぞれ一つずつ接続され、
前記外部アドレス・データ共通端子とは接続されていない２ｍ−ｋ個の前記第２のメモリチップのデータ端子と前記２ｍ−ｋ個の外部データ端子が接続されることを特徴とする半導体装置。
【請求項２】
前記第１及び第２のメモリチップがそれぞれチップの動作状態を表す動作状態信号が出力される動作状態端子を有し、
前記第１及び第２のメモリチップから出力される前記動作状態信号が出力される第１及び第２の外部動作状態端子を備え、
前記第１のメモリチップの動作状態端子と前記第１の外部動作状態端子が接続され、
前記第２のメモリチップの動作状態端子と前記第２の外部動作状態端子が接続され、
ることを特徴とする請求項１に記載の半導体装置。
【請求項３】
アドレス信号が入力されるｋ（ｋは正の整数）個のアドレス端子と、
データ信号が入出力されるｍ（ｍはｍ＜ｋ＜２ｍを満たす整数）個のデータ端子と、
アドレス／データ切替制御信号が入力される制御端子と、
チップの動作状態を表す動作状態信号が出力される動作状態端子と、
をそれぞれ有する第１〜第ｎ（ｎは３以上の整数）のメモリチップと、
前記アドレス信号及び前記データ信号が入出力されるｋ個の外部アドレス・データ共通端子と、
前記アドレス／データ切替制御信号が入力される外部制御端子と、
前記データ信号が入出力されるｍ×ｎ−ｋ個の外部データ端子と、
前記第１〜第ｎのメモリチップから出力される前記動作状態信号が出力される第１〜第ｎの外部動作状態端子と、
を備え、
前記外部制御端子と前記第１〜第ｎのメモリチップの制御端子が接続され、
前記第１のメモリチップの動作状態端子と前記第１の外部動作状態端子が接続され、
前記第２のメモリチップの動作状態端子と前記第２の外部動作状態端子が接続され、
前記第ｊ（２＜ｊ＜ｎ）のメモリチップの動作状態端子と前記第ｊの外部動作状態端子が接続され、
前記第ｎのメモリチップの動作状態端子と前記第ｎの外部動作状態端子が接続され、
前記外部アドレス・データ共通端子と前記第１〜第ｎのメモリチップのアドレス端子がそれぞれ接続され、
ｍ個の前記外部アドレス・データ共通端子と前記第１のメモリチップのｍ個のデータ端子がそれぞれ一つずつ接続され、
前記第１のメモリチップのデータ端子とは接続されていないｋ−ｍ個の前記外部アドレス・データ共通端子と前記第２のメモリチップのｋ−ｍ個のデータ端子とがそれぞれ一つずつ接続され、
前記外部アドレス・データ共通端子とは接続されていない２ｍ−ｋ個の前記第２のメモリチップのデータ端子及び前記第３〜第ｎのメモリチップのデータ端子と前記ｍ×ｎ−ｋ個の外部データ端子がそれぞれ接続されることを特徴とする半導体装置。
【請求項４】
アドレス信号が入力されるｋ（ｋは正の整数）個のアドレス端子と、
データ信号が入出力されるｍ（ｍはｍ＜ｋ＜２ｍを満たす整数）個のデータ端子と、
アドレス／データ切替制御信号が入力される制御端子と、
チップの動作状態を表す動作状態信号が出力される動作状態端子と、
をそれぞれ含む第１及び第２のメモリチップと、
前記アドレス信号及び前記データ信号が入出力されるｋ個の外部アドレス・データ共通端子と、
前記アドレス／データ切替制御信号が入力される外部制御端子と、
前記データ信号が入出力される２ｍ−ｋ個の外部データ端子と、
前記第１及び第２のメモリチップから出力される前記動作状態信号が出力される第１及び第２の外部動作状態端子と、
を有し、
前記外部制御端子と前記第１および第２のメモリチップの制御端子が接続され、
前記第１のメモリチップの動作状態端子と前記第１の外部動作状態端子が接続され、
前記第２のメモリチップの動作状態端子と前記第２の外部動作状態端子が接続され、
前記外部アドレス・データ共通端子と前記第１及び第２のメモリチップのアドレス端子がそれぞれ接続され、
ｍ個の前記外部アドレス・データ共通端子と前記第１のメモリチップのｍ個のデータ端子がそれぞれ一つずつ接続され、
前記第１のメモリチップのデータ端子とは接続されていないｋ−ｍ個の前記外部アドレス・データ共通端子と前記第２のメモリチップのｋ−ｍ個のデータ端子とがそれぞれ一つずつ接続され、
前記外部アドレス・データ共通端子とは接続されていない２ｍ−ｋ個の前記第２のメモリチップのデータ端子と前記２ｍ−ｋ個の外部データ端子が接続される半導体装置と、
前記第１、第２の外部動作状態端子、前記外部アドレス・データ共通端子、前記外部制御端子及び前記外部データ端子に接続され、前記第１及び第２の外部動作状態端子から出力される動作状態信号のモニタ、前記外部アドレス・データ共通端子へのアドレス信号の出力、前記外部アドレス・データ共通端子及び前記外部データ端子とのデータ信号の入出力及び前記外部制御端子へのアドレス／データ切替制御信号の出力を行う制御回路と、
を備えることを特徴とする半導体システム。
【請求項５】
アドレス信号が入力されるｋ（ｋは正の整数）個のアドレス端子と、
データ信号が入出力されるｍ（ｍはｍ＜ｋ＜２ｍを満たす整数）個のデータ端子と、
アドレス／データ切替制御信号が入力される制御端子と、
チップの動作状態を表す動作状態信号が出力される動作状態端子と、
をそれぞれ有する第１〜第ｎ（ｎは３以上の整数）のメモリチップと、
前記アドレス信号及び前記データ信号が入出力されるｋ個の外部アドレス・データ共通端子と、
前記アドレス／データ切替制御信号が入力される外部制御端子と、
前記データ信号が入出力されるｍ×ｎ−ｋ個の外部データ端子と、
前記第１〜第ｎのメモリチップから出力される前記動作状態信号が出力される第１〜第ｎの外部動作状態端子と、
を備え、
前記外部制御端子と前記第１〜第ｎのメモリチップの制御端子が接続され、
前記第１のメモリチップの動作状態端子と前記第１の外部動作状態端子が接続され、
前記第２のメモリチップの動作状態端子と前記第２の外部動作状態端子が接続され、
前記第ｊ（２＜ｊ＜ｎ）のメモリチップの動作状態端子と前記第ｊの外部動作状態端子が接続され、
前記第ｎのメモリチップの動作状態端子と前記第ｎの外部動作状態端子が接続され、
前記外部アドレス・データ共通端子と前記第１〜第ｎのメモリチップのアドレス端子がそれぞれ接続され、
ｍ個の前記外部アドレス・データ共通端子と前記第１のメモリチップのｍ個のデータ端子がそれぞれ一つずつ接続され、
前記第１のメモリチップのデータ端子とは接続されていないｋ−ｍ個の前記外部アドレス・データ共通端子と前記第２のメモリチップのｋ−ｍ個のデータ端子とがそれぞれ一つずつ接続され、
前記外部アドレス・データ共通端子とは接続されていない２ｍ−ｋ個の前記第２のメモリチップのデータ端子及び前記第３〜第ｎのメモリチップのデータ端子と前記ｍ×ｎ−ｋ個の外部データ端子がそれぞれ接続される半導体装置と、
前記第１〜第ｎの外部動作状態端子、前記外部アドレス・データ共通端子、前記外部制御端子及び前記外部データ端子に接続され、前記第１〜第ｎの外部動作状態端子から出力される動作状態信号のモニタ、前記外部アドレス・データ共通端子へのアドレス信号の出力、前記外部アドレス・データ共通端子及び前記外部データ端子とのデータ信号の入出力及び前記外部制御端子へのアドレス／データ切替制御信号の出力を行う制御回路と、
を備えることを特徴とする半導体システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及び半導体システムに関するものである。
【背景技術】
【０００２】
ＣＰＵが扱うデータ量の増大から、容量やビット幅の増加した半導体メモリの要求が高まってきている。例えばＣＰＵが３２ビット化されると、それに応じて３２ビットのメモリチップが必要となる。
【０００３】
しかし、データ端子のビット数が既存の８ビットや１６ビットのものだけでなく、３２ビットのものまでを用意するには、３２ビットのメモリチップを新たに開発する必要があり、開発のための費用、時間などコストがかかるという問題がある。また、その３２ビットのメモリチップは、１６ビットのメモリチップを使用する製品には用いることは出来ないため、汎用性が乏しいといった問題がある。
【０００４】
上記の問題を解決するため、同一の構成を有する第１と第２のメモリチップを１つのパッケージに収納し、第１及び第２のメモリチップのアドレス入力パッドＡ０〜Ａ１３がパッケージのアドレス入力端子Ａ０〜Ａ１３に接続され、第１及び第２のメモリチップの制御信号入力パッドがパッケージの制御信号入力端子に接続される半導体装置が知られている（特許文献１参照）。
【０００５】
しかし、この半導体装置では第１及び第２のメモリチップを並行して動作させる場合、第１のメモリチップのデータ入出力パッドＤＩＯ０〜ＤＩＯ３がパッケージのデータ入出力端子ＤＩＯ０〜３に接続され、第２のメモリチップのデータ入出力パッドＤＩＯ０〜ＤＩＯ３がパッケージのデータ入出力端子ＤＩＯ４〜ＤＩＯ７に接続される構成となっており、一つのメモリチップが有するデータ入出力パッドの２倍の数のデータ入出力端子をパッケージが備えなければならないため、パッケージサイズの縮小化が制限されるという問題があった。
【特許文献１】特開２０００−３４９２２９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、複数のメモリチップを有し、アドレス信号及びデータ信号の入出力に要するＢＵＳ線の数が削減された実装効率の良い半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の一態様による半導体装置は、アドレス信号が入力されるｋ（ｋは正の整数）個のアドレス端子と、データ信号が入出力されるｍ（ｍはｍ＜ｋ＜２ｍを満たす整数）個のデータ端子と、アドレス／データ切替制御信号が入力される制御端子と、をそれぞれ有する第１及び第２のメモリチップと、前記アドレス信号及び前記データ信号が入出力されるｋ個の外部アドレス・データ共通端子と、前記アドレス／データ切替制御信号が入力される外部制御端子と、前記データ信号が入出力される２ｍ−ｋ個の外部データ端子と、を備え、前記外部制御端子と前記第１および第２のメモリチップの制御端子が接続され、前記外部アドレス・データ共通端子と前記第１及び第２のメモリチップのアドレス端子がそれぞれ接続され、ｍ個の前記外部アドレス・データ共通端子と前記第１のメモリチップのｍ個のデータ端子がそれぞれ一つずつ接続され、前記第１のメモリチップのデータ端子とは接続されていないｋ−ｍ個の前記外部アドレス・データ共通端子と前記第２のメモリチップのｋ−ｍ個のデータ端子とがそれぞれ一つずつ接続され、前記外部アドレス・データ共通端子とは接続されていない２ｍ−ｋ個の前記第２のメモリチップのデータ端子と前記２ｍ−ｋ個の外部データ端子が接続されるものである。
【０００８】
また、本発明の一態様による半導体装置は、アドレス信号が入力されるｋ（ｋは正の整数）個のアドレス端子と、データ信号が入出力されるｍ（ｍはｍ＜ｋ＜２ｍを満たす整数）個のデータ端子と、アドレス／データ切替制御信号が入力される制御端子と、チップの動作状態を表す動作状態信号が出力される動作状態端子と、をそれぞれ有する第１〜第ｎ（ｎは３以上の整数）のメモリチップと、前記アドレス信号及び前記データ信号が入出力されるｋ個の外部アドレス・データ共通端子と、前記アドレス／データ切替制御信号が入力される外部制御端子と、前記データ信号が入出力されるｍ×ｎ−ｋ個の外部データ端子と、前記第１〜第ｎのメモリチップから出力される前記動作状態信号が出力される第１〜第ｎの外部動作状態端子と、を備え、前記外部制御端子と前記第１〜第ｎのメモリチップの制御端子が接続され、前記第１のメモリチップの動作状態端子と前記第１の外部動作状態端子が接続され、前記第２のメモリチップの動作状態端子と前記第２の外部動作状態端子が接続され、前記第ｊ（２＜ｊ＜ｎ）のメモリチップの動作状態端子と前記第ｊの外部動作状態端子が接続され、前記第ｎのメモリチップの動作状態端子と前記第ｎの外部動作状態端子が接続され、前記外部アドレス・データ共通端子と前記第１〜第ｎのメモリチップのアドレス端子がそれぞれ接続され、ｍ個の前記外部アドレス・データ共通端子と前記第１のメモリチップのｍ個のデータ端子がそれぞれ一つずつ接続され、前記第１のメモリチップのデータ端子とは接続されていないｋ−ｍ個の前記外部アドレス・データ共通端子と前記第２のメモリチップのｋ−ｍ個のデータ端子とがそれぞれ一つずつ接続され、前記外部アドレス・データ共通端子とは接続されていない２ｍ−ｋ個の前記第２のメモリチップのデータ端子及び前記第３〜第ｎのメモリチップのデータ端子と前記ｍ×ｎ−ｋ個の外部データ端子がそれぞれ接続されるものである。
【０００９】
本発明の一態様による半導体システムは、アドレス信号が入力されるｋ（ｋは正の整数）個のアドレス端子と、データ信号が入出力されるｍ（ｍはｍ＜ｋ＜２ｍを満たす整数）個のデータ端子と、アドレス／データ切替制御信号が入力される制御端子と、チップの動作状態を表す動作状態信号が出力される動作状態端子と、をそれぞれ含む第１及び第２のメモリチップと、前記アドレス信号及び前記データ信号が入出力されるｋ個の外部アドレス・データ共通端子と、前記アドレス／データ切替制御信号が入力される外部制御端子と、前記データ信号が入出力される２ｍ−ｋ個の外部データ端子と、前記第１及び第２のメモリチップから出力される前記動作状態信号が出力される第１及び第２の外部動作状態端子と、を有し、前記外部制御端子と前記第１および第２のメモリチップの制御端子が接続され、前記第１のメモリチップの動作状態端子と前記第１の外部動作状態端子が接続され、前記第２のメモリチップの動作状態端子と前記第２の外部動作状態端子が接続され、前記外部アドレス・データ共通端子と前記第１及び第２のメモリチップのアドレス端子がそれぞれ接続され、ｍ個の前記外部アドレス・データ共通端子と前記第１のメモリチップのｍ個のデータ端子がそれぞれ一つずつ接続され、前記第１のメモリチップのデータ端子とは接続されていないｋ−ｍ個の前記外部アドレス・データ共通端子と前記第２のメモリチップのｋ−ｍ個のデータ端子とがそれぞれ一つずつ接続され、前記外部アドレス・データ共通端子とは接続されていない２ｍ−ｋ個の前記第２のメモリチップのデータ端子と前記２ｍ−ｋ個の外部データ端子が接続される半導体装置と、前記第１、第２の外部動作状態端子、前記外部アドレス・データ共通端子、前記外部制御端子及び前記外部データ端子に接続され、前記第１及び第２の外部動作状態端子から出力される動作状態信号のモニタ、前記外部アドレス・データ共通端子へのアドレス信号の出力、前記外部アドレス・データ共通端子及び前記外部データ端子とのデータ信号の入出力及び前記外部制御端子へのアドレス／データ切替制御信号の出力を行う制御回路と、を備えるものである。
【００１０】
また、本発明の一態様による半導体システムは、アドレス信号が入力されるｋ（ｋは正の整数）個のアドレス端子と、データ信号が入出力されるｍ（ｍはｍ＜ｋ＜２ｍを満たす整数）個のデータ端子と、アドレス／データ切替制御信号が入力される制御端子と、チップの動作状態を表す動作状態信号が出力される動作状態端子と、をそれぞれ有する第１〜第ｎ（ｎは３以上の整数）のメモリチップと、前記アドレス信号及び前記データ信号が入出力されるｋ個の外部アドレス・データ共通端子と、前記アドレス／データ切替制御信号が入力される外部制御端子と、前記データ信号が入出力されるｍ×ｎ−ｋ個の外部データ端子と、前記第１〜第ｎのメモリチップから出力される前記動作状態信号が出力される第１〜第ｎの外部動作状態端子と、を備え、前記外部制御端子と前記第１〜第ｎのメモリチップの制御端子が接続され、前記第１のメモリチップの動作状態端子と前記第１の外部動作状態端子が接続され、前記第２のメモリチップの動作状態端子と前記第２の外部動作状態端子が接続され、前記第ｊ（２＜ｊ＜ｎ）のメモリチップの動作状態端子と前記第ｊの外部動作状態端子が接続され、前記第ｎのメモリチップの動作状態端子と前記第ｎの外部動作状態端子が接続され、前記外部アドレス・データ共通端子と前記第１〜第ｎのメモリチップのアドレス端子がそれぞれ接続され、ｍ個の前記外部アドレス・データ共通端子と前記第１のメモリチップのｍ個のデータ端子がそれぞれ一つずつ接続され、前記第１のメモリチップのデータ端子とは接続されていないｋ−ｍ個の前記外部アドレス・データ共通端子と前記第２のメモリチップのｋ−ｍ個のデータ端子とがそれぞれ一つずつ接続され、前記外部アドレス・データ共通端子とは接続されていない２ｍ−ｋ個の前記第２のメモリチップのデータ端子及び前記第３〜第ｎのメモリチップのデータ端子と前記ｍ×ｎ−ｋ個の外部データ端子がそれぞれ接続される半導体装置と、前記第１〜第ｎの外部動作状態端子、前記外部アドレス・データ共通端子、前記外部制御端子及び前記外部データ端子に接続され、前記第１〜第ｎの外部動作状態端子から出力される動作状態信号のモニタ、前記外部アドレス・データ共通端子へのアドレス信号の出力、前記外部アドレス・データ共通端子及び前記外部データ端子とのデータ信号の入出力及び前記外部制御端子へのアドレス／データ切替制御信号の出力を行う制御回路と、を備えるものである。
【発明の効果】
【００１１】
本発明によれば、複数のメモリチップを有し、接続されるＢＵＳ線の数が削減された実装効率の良い半導体装置を得ることができる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明にかかる半導体装置の実施の形態を図面に基づいて説明する。
【００１３】
図１に本発明の一実施形態による半導体装置の概略構成を示す。パッケージ１はメモリ容量が２５６Ｍビット、データ端子のビット数が１６ビット、アドレス端子のビット数が２４ビットのメモリチップＡおよびメモリチップＢを有する。メモリチップＡ及びメモリチップＢは電気的に一括消去可能な不揮発性メモリ（ＮＯＲ型フラッシュメモリ）とする。
【００１４】
チップイネーブル（以下ＣＥＢ）信号、出力イネーブル（以下ＯＥＢ）信号、書き込みイネーブル（以下ＷＥＢ）信号、アドレスバリッド（以下ＡＤＶＢ）信号、クロック（以下ＣＬＫ）信号といった制御信号は制御回路２からパッケージ１の制御信号入力端子３を介して、パッケージ１内部のメモリチップＡ及びＢの対応する制御信号入力端子４ａ、４ｂに入力される。つまりメモリチップＡ及びＢは、制御回路２から送信される制御信号を伝送する制御信号バス線５を共有している。図１では３、４ａ、４ｂを１端子で図示しているが、実際はそれぞれ独立した端子となっており、それぞれの端子がバス線で接続されている。ＣＥＢ、ＯＥＢなど名称の末尾にＢが付してあるものはローレベルのときにそれが有効となるローイネーブルを表している。なお、電源端子は省略している。
【００１５】
ＣＥＢ信号は動作させるメモリチップを選択する信号であり、ローレベルになるとメモリチップが選択されたことになる。ＣＥＢ信号はメモリチップＡ及びメモリチップＢ双方に接続されているので、常に２チップ同時に選択状態になる。ＯＥＢ信号はメモリチップの読み出しデータの出力タイミングを制御する信号であり、ローレベルになるとメモリチップがデータの出力を行う。ＷＥＢ信号はメモリチップへの書き込みデータの入力タイミングを制御する信号であり、ローレベルになるとメモリチップへの書き込みデータの入力が行われる。ＡＤＶＢ信号はメモリチップがアドレス信号のラッチを行うタイミングを制御する信号であり、ローレベルになるとメモリチップは外部から入力されるアドレス信号をラッチ回路（図示しない）でラッチする。
【００１６】
メモリチップＡのデータ入出力端子ＩＯ＜１５：０＞、アドレス入力端子Ａ＜１５：０＞及びメモリチップＢのアドレス入力端子Ａ＜１５：０＞がパッケージ１の外部接続用のアドレス・データ共通端子Ａ／ＩＯ＜１５：０＞にそれぞれ接続される。また、メモリチップＡのアドレス入力端子Ａ＜２３：１６＞、メモリチップＢのアドレス入力端子Ａ＜２３：１６＞及びデータ入出力端子ＩＯ＜７：０＞がパッケージ１の外部接続用のアドレス・データ共通端子Ａ／ＩＯ＜２３：１６＞にそれぞれ接続される。メモリチップＢのデータ入出力端子ＩＯ＜１５：８＞はパッケージ１の外部接続用のデータ入出力端子ＩＯ＜３１：２４＞にそれぞれ接続される。アドレス・データ共通端子Ａ／ＩＯに接続されるバス線はアドレス信号及びデータ信号を伝送するバス線である。
【００１７】
メモリチップＡが書き込み、消去の可能な状態か否かを表すレディ／ビジィ（Ｒｅａｄｙ／Ｂｕｓｙ）信号を出力するメモリチップＡの端子ＲＤＹはパッケージ１の端子ＲＤＹ１に接続される。また、メモリチップＢが書き込み、消去の可能な状態か否かを表すＲｅａｄｙ／Ｂｕｓｙ信号を出力するメモリチップＢの端子ＲＤＹはパッケージ１の端子ＲＤＹ２に接続される。パッケージ１外部では、端子ＲＤＹ１及びＲＤＹ２に接続された制御回路２を用いて端子ＲＤＹ１及びＲＤＹ２から出力される信号をモニタすることで、パッケージ１内の２つのメモリチップＡ、Ｂの書き込み、消去動作が終了したか否かがわかる。
【００１８】
次にこの２つのメモリチップを備えたパッケージ１のデータ出力動作について図２を用いて説明する。まず外部よりローレベルのＣＥＢ信号がパッケージ１のＣＥＢ端子を介してメモリチップＡ、ＢのＣＥＢ端子に入力され、メモリチップＡ、Ｂが選択状態になる。次にローレベルのＡＤＶＢ信号がパッケージ１のＡＤＶＢ端子を介してメモリチップＡ、ＢのＡＤＶＢ端子に入力され、各メモリチップはアドレス・データ共通端子Ａ／ＩＯを介してアドレス信号が入力されると判定し、入力されるアドレス信号をラッチ回路でラッチする。入力されたアドレス信号はメモリチップ内でロウアドレスとカラムアドレスに割り当てられる。その後、ＯＥＢ信号がローレベルになるタイミングに合わせて、ラッチしたアドレスに記憶されていたデータを出力する。
【００１９】
次に書き込み動作について図３を用いて説明する。まず外部よりローレベルのＣＥＢ信号がパッケージ１のＣＥＢ端子を介してメモリチップＡ、ＢのＣＥＢ端子に入力され、メモリチップＡ、Ｂが動作状態になる。次にローレベルのＡＤＶＢ信号がパッケージ１のＡＤＶＢ端子を介してメモリチップＡ、ＢのＡＤＶＢ端子に入力され、各メモリチップはアドレス・データ共通端子Ａ／ＩＯを介してアドレス信号が入力されると判定し、入力されるアドレスをラッチする。その後、ローレベルのＯＥＢ信号が入力された時に、ラッチしたアドレスに、アドレス・データ共通端子Ａ／ＩＯを介して入力されたデータ信号を書き込む。ここで、同じ構成のメモリチップＡとＢとで特性の違いにより書き込みに要する時間が異なる。制御回路２はメモリチップＡ及びＢが出力するＲｅａｄｙ／Ｂｕｓｙ信号をパッケージ１の端子ＲＤＹ１、ＲＤＹ２を介してモニタし、両方のメモリチップで書き込み動作が終了してから、次のコマンドを発効する。消去動作は書き込み動作と同様の流れとなる。
【００２０】
本実施形態では、各コマンド入力に対し、メモリチップＡ及びメモリチップＢが同時に動作する。従って、それぞれのメモリチップはメモリ容量が２５６Ｍビット、データ端子のビット数が１６ビットであるが、パッケージ１外部からはメモリ容量５１２Ｍビット、データ端子のビット数が３２ビットの１つのメモリチップの動作と同様に取り扱うことができる。
【００２１】
図１に示したメモリチップパッケージでは、外部からメモリチップパッケージ１に接続されるアドレス信号を伝送するバス線及びデータ信号を伝送するバス線はＡ／ＩＯ＜２３：０＞とＩＯ＜３１：２４＞との合計で３２本となる。
【００２２】
図５に比較例によるメモリチップパッケージの概略構成図を示す。この比較例は、アドレス信号を伝送するバス線とデータ信号を伝送するバス線がそれぞれ独立となっている点で、上記実施の形態と異なる。比較例によれば、外部からメモリチップパッケージ１に接続されるアドレス信号を伝送するバス線及びデータ信号を伝送するバス線は、Ａ＜２３：０＞、ＩＯ＜１５：０＞、ＩＯ＜３１：１６＞の合計で５６本となる。
【００２３】
従って、実施の形態のように半導体装置のアドレス信号を伝送するバス線とデータ信号を伝送するバス線を共通にすることで、外部からパッケージに接続されるバス線が２４本削減でき、その分回路面積を低減し、実装効率を向上させることができる。
【００２４】
上記実施の形態では、パッケージ１内のメモリチップは２個であったが図５に示すように３個以上（ｎ個）としてもよい。この場合、パッケージ１のアドレス・データ共通端子Ａ／ＩＯ＜１５：０＞には各メモリチップのアドレス入力端子Ａ＜１５：０＞及び第１のメモリチップ１１のデータ入出力端子ＩＯ＜１５：０＞が接続される。また、パッケージ１のアドレス・データ共通端子Ａ／ＩＯ＜２３：１６＞には各メモリチップのアドレス入力端子Ａ＜２３：１６＞及び第２のメモリチップ１２のデータ入出力端子ＩＯ＜７：０＞が接続される。第２のメモリチップ１２のデータ入出力端子ＩＯ＜１５：８＞はパッケージ１のデータ入出力端子ＩＯ＜３１：２４＞に接続され、第３のメモリチップ１３のデータ入出力端子ＩＯ＜１５：０＞はパッケージ１のデータ入出力端子ＩＯ＜４７：３２＞に接続される。第ｎのメモリチップ１４データ入出力端子ＩＯ＜１５：０＞はパッケージ１のデータ入出力端子ＩＯ＜１６ｎ−１：１６ｎ−１６＞に接続される。
【００２５】
各メモリチップの端子ＲＤＹは対応するパッケージ１の端子ＲＤＹ１〜ＲＤＹｎにそれぞれ接続される。制御回路２は各メモリチップから出力されるＲｅａｄｙ／Ｂｕｓｙ信号をモニタし、すべてのメモリチップで書き込み、消去動作が終了したか否かを判定する。このような構成にすることにより、パッケージ１外部からはメモリ容量２５６×ｎＭビット、データ端子のビット数が１６×ｎビットの１つのメモリチップと同様に動作する。また、アドレス信号を伝送するバス線とデータ信号を伝送するバス線がそれぞれ独立になっている場合と比較して、外部からパッケージ１に接続されるアドレス信号を伝送するバス線及びデータ信号を伝送するバス線の総数を２４本削減できる。
【００２６】
上述した実施の形態はいずれも一例であって制限的なものではないと考えられるべきである。例えば、パッケージ内のメモリチップは平面上に隣接するように配置されていたが、パッケージ面積を低減するために積層型としてもよい。本発明の技術的範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【００２７】
【図１】本発明の一実施形態によるメモリチップパッケージの概略構成を示す図である。
【図２】メモリチップ動作時の各信号の変化を示す図である。
【図３】メモリチップ動作時の各信号の変化を示す図である。
【図４】比較例によるメモリチップパッケージの概略構成を示す図である。
【図５】変形例によるメモリチップパッケージの概略構成を示す図である。
【符号の説明】
【００２８】
１  メモリチップパッケージ
２  制御回路
３  制御信号入力端子
【図１】
2008084181.tif 000003
【図２】
2008084181.tif 000004
【図３】
2008084181.tif 000005
【図４】
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【図５】
2008084181.tif 000007