(57)【要約】【課題】トランジスタの微細化が進んでも、簡単な手法でトランジスタの動作速度を向上できる半導体集積回路を提案する。【解決手段】この半導体集積回路１は、複数のトランジスタ３と、複数のトランジスタ３の各々を区分けする素子間分離絶縁膜５と、素子間分離絶縁膜５上に配置されたダミーゲート７とを備え、少なくとも一部のＰＭＯＳトランジスタ３ｐのソースドレイン領域３ｃにおける通電方向端部に隣接する、素子間分離絶縁膜５のエッジ部分５ｐ上には、ダミーゲート７が配置され、少なくとも一部のＮＭＯＳトランジスタ３ｎのソースドレイン領域３ｃにおける通電方向端部に隣接する、素子間分離絶縁膜５のエッジ部分５ｎ上には、ダミーゲート７が配置されない様にしたものである。【選択図】図１
2008294355.tif 000002
【特許請求の範囲】
【請求項１】
複数のトランジスタと、前記複数のトランジスタの各々を区分けする素子間分離絶縁膜と、前記素子間分離絶縁膜上に配置されたダミーゲートとを備え、
前記複数のトランジスタのうち、少なくとも一部のＰＭＯＳトランジスタのソースドレイン領域における通電方向端部に隣接する、前記素子間分離絶縁膜のエッジ部分上には、前記ダミーゲートが配置され、
少なくとも一部のＮＭＯＳトランジスタのソースドレイン領域における通電方向端部に隣接する、前記素子間分離絶縁膜のエッジ部分上には、前記ダミーゲートが配置されないことを特徴とする半導体集積回路。
【請求項２】
前記複数のトランジスタのうち、互いに隣接する各ＰＭＯＳトランジスタの通電方向の間隔が前記ダミーゲートの横幅と同程度の場合に、その間隔における前記素子間分離絶縁膜上に単一の前記ダミーゲートを配置し、
互いに隣接する各ＮＭＯＳトランジスタの通電方向の間隔が前記ダミーゲートの横幅と同程度の場合に、その間隔における前記素子間分離絶縁膜上には前記ダミーゲートを配置しないことを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記複数のトランジスタのうち、高速動作の必要なＰＭＯＳトランジスタのソースドレイン領域における通電方向端部に隣接する、前記素子間分離絶縁膜のエッジ部分上には、前記ダミーゲートが配置され、
高速動作の不要なＰＭＯＳトランジスタのソースドレイン領域における通電方向端部に隣接する、前記素子間分離絶縁膜のエッジ部分上には、前記ダミーゲートが配置されないことを特徴とする請求項１に記載の半導体集積回路。
【請求項４】
前記複数のトランジスタのうち、低速動作の必要なＮＭＯＳトランジスタのソースドレイン領域における通電方向端部に隣接する、前記素子間分離絶縁膜のエッジ部分上には、前記ダミーゲートが配置され、
低速動作の不要なＮＭＯＳトランジスタのソースドレイン領域における通電方向端部に隣接する、前記素子間分離絶縁膜のエッジ部分上には、前記ダミーゲートが配置されないことを特徴とする請求項１に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体集積回路に関するものである。
【背景技術】
【０００２】
従来、ＬＳＩでは、ＬＳＩプロセスをスケーリングすることが、ＬＳＩの高性能化に対して大きな役割を担ってきった。ＬＳＩプロセスのスケーリングとは、トランジスタの縮小化であり、トランジスタが小さくなればトランジスタ中を電子が流れる時間が短縮化され、信号処理速度の向上が可能になる。
【０００３】
しかしながら、トランジスタの微細化が進んだ結果、近年ではトランジスタのパーツが原子サイズの限界に近づきつつあり、従来の延長線上でのスケーリングでだけでは、今までと同様のトランジスタの動作速度の向上を実現することが困難になりつつある。
【０００４】
この困難を解決する技術として、トランジスタに掛かるストレス（応力）の影響を利用することで、トランジスタの動作速度（即ちソースドレイン電流）を制御する技術がある。例えば非特許文献１の様に、トランジスタのソースゲート電流の通電方向に対し、半導体基板（シリコン結晶）を圧縮する様にストレスを掛けることで、ＮＭＯＳトランジスタでは、ソースドレイン電流方向の抵抗が増加し(従ってソースドレイン電流が低下し)、ＰＭＯＳトランジスタでは、ソースドレイン電流方向の抵抗が減少(従ってソースドレイン電流が増加)することが知られている。
【０００５】
今、半導体基板に掛かるストレスを素子間分離絶縁膜（例えばSTI(shallow trench isolation)方式によって形成されたもの）からのストレスと考えると、これらのストレスは、ソースドレイン領域の通電方向の幅によって大きく変化する。例えば非特許文献２の様に、ソースドレイン領域の通電方向の幅を大きくすると、素子間分離絶縁膜からソースドレイン領域に掛かる通電方向のストレスは減少するため、ＮＭＯＳトランジスタのソースドレイン電流は増加し、他方、ＰＭＯＳトランジスタのソースドレイン電流は減少する。逆に、ソースドレイン領域の通電方向の幅を小さくすると、素子間分離絶縁膜からソースドレイン領域に掛かる通電方向のストレスは増加するため、ＮＭＯＳトランジスタのソースドレイン電流は減少し、他方、ＰＭＯＳトランジスタのソースドレイン電流は増加する。
【０００６】
このため、ＰＭＯＳトランジスタに対しては、ソースドレイン領域の通電方向の幅を小さくして、素子間分離絶縁膜からソースドレイン領域に掛かる通電方向のストレスを大きくすることで、ＰＭＯＳトランジスタの動作速度が向上し、他方、ＮＭＯＳトランジスタに対しは、ソースドレイン領域の通電方向の幅を大きくして、素子間分離絶縁膜からソースドレイン領域に掛かる通電方向のストレスを小さくすることで、ＮＭＯＳトランジスタの動作速度が向上することがわかる。
【０００７】
【非特許文献１】S.M.Sze, “Semiconductor Sensors”, ed. Wiley N.Y.,1994
【非特許文献２】T, Okagaki, “Direct Measurement od Stress Dependent Inversion Layer Mobility Using a Novel Test Structure”, VＬＳＩ Technology 2004.
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、非特許文献２の様なソースドレイン領域の通電方向の幅を増減させる技術は、トランジスタのパーツが原子サイズの限界に近づきつつある状況では、技術的に困難であるという問題がある。
【０００９】
また、ＨＯＬＤパス等の積極的に遅延時間を稼ぎたいパス内のトランジスタに対しては、積極的に動作速度を低減させる事が望ましい。
【００１０】
また、半導体集積回路の消費電力が増大しないようにする必要もある。
【００１１】
そこで、本発明の第１の目的は、トランジスタの微細化が進んでも、簡単な手法でトランジスタの動作速度を向上できる半導体集積回路を提案することにある。また第２の目的は、トランジスタの微細化が進んでも、簡単な手法でトランジスタの動作速度を低減できる半導体集積回路を提供することにある。また第３の目的は、消費電力の増大を防止できる半導体集積回路を提供することにある。
【課題を解決するための手段】
【００１２】
上記課題を解決する為に、本発明の第１の形態は、複数のトランジスタと、前記複数のトランジスタの各々を区分けする素子間分離絶縁膜と、前記素子間分離絶縁膜上に配置されたダミーゲートとを備え、前記複数のトランジスタのうち、少なくとも一部のＰＭＯＳトランジスタのソースドレイン領域における通電方向端部に隣接する、前記素子間分離絶縁膜のエッジ部分上には、前記ダミーゲートが配置され、少なくとも一部のＮＭＯＳトランジスタのソースドレイン領域における通電方向端部に隣接する、前記素子間分離絶縁膜のエッジ部分上には、前記ダミーゲートが配置されないものである。
【発明の効果】
【００１３】
本発明の第１の形態によれば、少なくとも一部のＰＭＯＳトランジスタのソースドレイン領域における通電方向端部に隣接する、素子間分離絶縁膜のエッジ部分をダミーゲートにより保護できるので、前記エッジ部分の欠損を防止でき、これにより素子間分離絶縁膜から前記ＰＭＯＳトランジスタに加えられる通電方向のストレスの低下を防止でき、これにより前記ＰＭＯＳトランジスタの動作速度を向上できる。即ち、前記素子間分離絶縁膜の前記エッジ部分上にダミーゲートを配置するだけなので、トランジスタの微細化が進んでも、簡単な手法でＰＭＯＳトランジスタの動作速度を向上できる。
【００１４】
また少なくとも一部のＮＭＯＳトランジスタのソースドレイン領域における通電方向端部に隣接する、素子間分離絶縁膜のエッジ部分が保護されないので、前記エッジ部分が欠損が生じ、これにより素子間分離絶縁膜から前記ＮＭＯＳトランジスタに加えられる通電方向のストレスを低下でき、これにより前記ＮＭＯＳトランジスタの動作速度を向上できる。即ち、前記素子間分離絶縁膜の前記エッジ部分上にダミーゲートを配置しないようにするだけなので、トランジスタの微細化が進んでも、簡単な手法でＮＭＯＳトランジスタの動作速度を向上できる。
【発明を実施するための最良の形態】
【００１５】
実施の形態１．
この実施の形態に係る半導体集積回路１は、図１の様に、複数のトランジスタ３と、複数のトランジスタ３の各々を区分けする素子間分離絶縁膜５と、素子間分離絶縁膜５上に配置されたダミーゲート７とを備えている。そして複数のトランジスタ３のうち、少なくとも一部のＰＭＯＳトランジスタ３ｐのソースドレイン領域３ｃにおける通電方向（ｘ方向）端部に隣接する、素子間分離絶縁膜５のエッジ部分５ｐ上には、ダミーゲート７が配置され、少なくとも一部のＮＭＯＳトランジスタ３ｎのソースドレイン領域３ｃにおける通電方向（ｘ方向）端部に隣接する、素子間分離絶縁膜５のエッジ部分５ｎ上には、ダミーゲート７が配置されない様になっている。
【００１６】
各トランジスタ３は、例えば図２の様に、シリコン基板等の半導体基板３ａと、半導体基板３ａ上に形成されたゲート３ｂと、半導体基板３ａの表層に形成されたソースドレイン領域３ｃとを備えている。ゲート３ｂは、半導体基板３ａ上に形成されたゲート絶縁膜３ｄと、ゲート絶縁膜３ｄ上に形成されたゲート電極３ｅと、ゲート電極３ｅの両側に形成されたサイドウォール３ｆとを備えて構成されている。
【００１７】
各ダミーゲート７は、例えば図２の様に、素子分離膜５上に形成されたゲート電極７ａと、ゲート電極７ａの両側に形成されたサイドウォール７ｂとを備えて構成されている。尚、各ダミーゲート７は、例えばゲートｂと同形同大に形成されている。
【００１８】
各ダミーゲート７は、ゲート３ｂの形成工程においてゲート３ｂと一緒に形成される。即ち、ダミーゲート７のゲート電極７ａは、ゲート３ｂのゲート電極３ｅの形成工程において、ゲート電極３ｅと同じ材料で一緒に形成され、ダミーゲート７のサイドウォール７ｂは、ゲート３ｂのサイドウォール３ｆの形成工程において、サイドウォール３ｆと同じ材料で一緒に形成される。
【００１９】
図１では、３つのＰＭＯＳトランジスタ３ｐ１，３ｐ２，３ｐ３と３つのＮＭＯＳトランジスタ３ｎ１，３ｎ２，３ｎ３とが図示されている。各ＰＭＯＳトランジスタ３ｐ１，３ｐ２，３ｐ３は、互いにソースドレイン電流の通電方向（ｘ方向）に並べて配置されており、各ＰＭＯＳトランジスタ３ｐ１，３ｐ２は、互いに近接配置され、各ＰＭＯＳトランジスタ３ｐ２，３ｐ３は、互いに所定間隔（ここでは、ある程度大きく離れた間隔（例えばダミーゲート７の横幅（ｘ方向の幅）３つ分以上あけた間隔））あけて配置されている。各ＮＭＯＳトランジスタ３ｎ１，３ｎ２，３ｎ３も、互いに通電方向（ｘ方向）に並べて配置されており、各ＰＭＯＳトランジスタ３ｎ１，３ｎ２は、互いに近接配置され、各ＮＭＯＳトランジスタ３ｎ２，３ｎ３は、互いに所定間隔（ここでは、ダミーゲート７の横幅３つ分以上あけた間隔）あけて配置されている。
【００２０】
各ダミーゲート７は、半導体集積回路１上でゲートが外見上均一に分布する様に、トランジスタ３のゲート３ｂの存在しない領域に（即ち素子分離膜５上に）、トランジスタ３のゲート３ｂの向きと同じ向きに揃えられて縦横に整然と配置されている。
【００２１】
ここでは、各ダミーゲート７のうち、各ＰＭＯＳトランジスタ３ｐのソースドレイン領域３ｃにおける通電方向（ｘ方向）端部の周辺に配置するものは、図１および図２の様に、当該ソースドレイン領域３ｃの当該端部に近接して配置され（即ち当該端部に隣接する、素子間分離絶縁膜５のエッジ部分５ｐ上に配置され）、他方、各ＮＭＯＳトランジスタ３ｎのソースドレイン領域３ｃにおける通電方向（ｘ方向）端部の周辺に配置するものは、図１の様に、当該ソースドレイン領域３ｃの当該端部から離されて配置される（即ち当該端部に隣接する、素子間分離絶縁膜５のエッジ部分５ｎ上に配置しない様に配置される）。尚、図１中のＮＭＯＳトランジスタ３ｎ２，３ｎ３間のダミーゲート７は、ＮＭＯＳトランジスタ３ｎ２，３ｎ３の動作速度を向上させる観点からは無くても良いが、ゲートを外見上均一に分布させるために配置されている。
【００２２】
この様にすることで、各ＰＭＯＳトランジスタ３ｐに対しては、図２の様に、そのソースドレイン領域３ｃにおける通電方向（ｘ方向）端部に隣接する、素子間分離絶縁膜５のエッジ部分５ｐが、ダミーゲート７により被覆されて保護されるので、当該エッジ部分５ｐの欠損が防止され、これにより素子間分離絶縁膜５のエッジ部分５ｐからＰＭＯＳトランジスタ３ｐに加えられる通電方向（ｘ方向）のストレス（応力）Ｓ（図３）の低下が防止され、これにより各ＰＭＯＳトランジスタ３ｐの動作速度が向上する。即ち、素子間分離絶縁膜５のエッジ部分５ｐ上にダミーゲート７を配置するだけなので、トランジスタ３の微細化が進んでも、簡単な手法でＰＭＯＳトランジスタ３ｐの動作速度を向上できる。
【００２３】
また各ＮＭＯＳトランジスタ３ｎに対しては、図４の様に、そのソースドレイン領域３ｃにおける通電方向（ｘ方向）端部に隣接する、素子間分離絶縁膜５のエッジ部分５ｎが、ダミーゲート７により保護されないので、当該エッジ部分５ｎにおいて、例えば製造過程で、抉れる様な欠損Ｔが生じ、これにより素子間分離絶縁膜５のエッジ部分５ｎからＮＭＯＳトランジスタ３ｎに加えられる通電方向（ｘ方向）のストレス（応力）Ｓ（図３）が低下し、これにより各ＮＭＯＳトランジスタ３ｎの動作速度が向上する。即ち、素子間分離絶縁膜５のエッジ部分５ｎ上にダミーゲート７を配置しないようにするだけなので、トランジスタ３の微細化が進んでも、簡単な手法でＮＭＯＳトランジスタ３ｎの動作速度を向上できる。
【００２４】
以上の事から、従来の半導体集積回路と比較して、この実施の形態の半導体集積回路１では、ＰＭＯＳトランジスタ３ｐに対しては、素子間分離絶縁膜５のエッジ部分５ｐによるストレスか追加され、他方、ＮＭＯＳトランジスタ３ｎに対しては、素子間分離絶縁膜５のエッジ部分５ｎによるストレスか追加されないため、半導体集積回路１の性能の向上が実現できる。特に半導体集積回路１の微細化が進むにつれ、ソースドレイン領域３ｃの通電方向（ｘ方向）の幅が狭くなる傾向にあるため、エッジ部分５ｐ，５ｎによるストレスの影響は大きくなり、より半導体集積回路１の性能の向上が期待できる。
【００２５】
尚、図１では、３つのＰＭＯＳトランジスタ３ｐ１，３ｐ２，３ｐ３の全部に対して、それに近接する素子間分離絶縁膜５のエッジ部分５ｐ上にダミーゲート７を配置したが、それらの全部でなくても、少なくとも一部のＰＭＯＳトランジスタ３ｐに対して、それに近接する素子間分離絶縁膜５のエッジ部分５ｐ上にダミーゲート７を配置するけでも、半導体集積回路１の性能の向上が期待できる。同様に、図１では、３つのＮＭＯＳトランジスタ３ｎの全部に対して、それに近接する素子間分離絶縁膜５のエッジ部分上にダミーゲート７を配置しない様にしたが、それらの全部でなくても、少なくとも一部のＮＭＯＳトランジスタ３ｎに対して、それに近接する素子間分離絶縁膜５のエッジ部分５ｎ上にダミーゲート７を配置しない様にするだけでも、半導体集積回路１の性能の向上が期待できる。
【００２６】
実施の形態２．
上記の実施の形態１において、図５の様に、各ＰＭＯＳトランジスタ３ｐ２，３ｐ３の間隔が、ゲート分布の均一性の観点から必ずしもダミーゲート７を挿入しなければいけないほど離れていない場合（例えばダミーゲート７の横幅（ｘ方向の横幅）１つ分程度離れている場合）でも、各ＰＭＯＳトランジスタ３ｐ２，３ｐ３の間の素子間分離絶縁膜５上に敢えてダミーゲート（単一のダミーゲート）７を配置させても良い。この場合、単一のダミーゲート７は、ＰＭＯＳトランジスタ３ｐ２のソースドレイン領域３ｓにおける通電方向（ｘ方向）端部に隣接する、素子間分離絶縁膜５のエッジ部分５ｐ２と、ＰＭＯＳトランジスタ３ｐ３のソースドレイン領域３ｓにおける通電方向端部に隣接する、素子間分離絶縁膜５のエッジ部分５ｐ３とに跨って配置され、単一のダミーゲート７により各エッジ部分５ｐ２，５ｐ３が同時に被覆されて保護される。
【００２７】
一方、各ＮＭＯＳトランジスタ３ｎ２，３ｎ３の間隔が、図５の様に、ゲート分布の均一性の観点から必ずしもダミーゲート７を挿入しなければいけないほど離れていない場合（例えばダミーゲート７の横幅（ｘ方向の幅）１つ分程度離れている場合）は、各ＮＭＯＳトランジスタ３ｎ２，３ｎ３間の素子間分離絶縁膜５上には、敢えてダミーゲート７を配置しなくても良い。
【００２８】
上記の様にすれば、各ＰＭＯＳトランジスタ３ｐ２，３ｐ３の間隔が、ゲート分布の均一性の観点から必ずしもダミーゲート７を挿入しなければいけないほど離れていない場合でも、その間隔にダミーゲート７を配置することで、各ＰＭＯＳトランジスタ３ｐ２，３ｐ３の動作速度を向上できる。同様に、各ＮＭＯＳトランジスタ３ｎ２，３ｎ３の間隔が、ゲート分布の均一性の観点から必ずしもダミーゲート７を挿入しなければいけないほど離れていない場合には、その間隔にダミーゲートを配置しないことで、各ＰＭＯＳトランジスタ３ｐ２，３ｐ３の動作速度を向上できる。
【００２９】
実施の形態３．
図６は、１つの半導体集積回路の中に、図１のトランジスタ３の特徴的配列と図５のトランジスタ３の特徴的配列とが組み込まれたものである。即ち、図６の各ＰＭＯＳトランジスタ３ｐ５〜３ｐ８の各間隔のうち、各ＰＭＯＳトランジスタ３ｐ６，３ｐ７の間隔は、図５の各ＰＭＯＳトランジスタ３ｐ２，３ｐ３の間隔と同様、ゲート分布の均一性の観点から必ずしもダミーゲート７を挿入しなければいけないほど離れていない間隔（例えばダミーゲート７の横幅（ｘ方向の横幅）１つ分程度離れた間隔）であり、他方、各ＰＭＯＳトランジスタ３ｐ７，３ｐ８の間隔は、図１の各ＰＭＯＳトランジスタ３ｐ２，３ｐ３の間隔と同様、ある程度離れた間隔（例えばダミーゲート７の横幅（ｘ方向の幅）３つ分以上離れた間隔）となっている。
【００３０】
また、図６の各ＮＭＯＳトランジスタ３ｎ５〜３ｎ８の各間隔のうち、各ＮＭＯＳトランジスタ３ｎ６，３ｎ７の間隔は、図５の各ＮＭＯＳトランジスタ３ｎ２，３ｎ３の間隔と同様、ゲート分布の均一性の観点から必ずしもダミーゲート７を挿入しなければいけないほど離れていない間隔（例えばダミーゲート７の横幅（ｘ方向の横幅）１つ分程度離れた間隔）であり、他方、各ＮＭＯＳトランジスタ３ｎ７，３ｎ８の間隔は、図１の各ＮＭＯＳトランジスタ３ｎ２，３ｎ３の間隔と同様、ある程度離れた間隔（例えばゲート電極３ｂの幅３つ分以上離れた間隔）となっている。
【００３１】
この様な場合は、各ＰＭＯＳトランジスタ３ｐ６，３ｐ７の間隔については、図５の各ＰＭＯＳトランジスタ３ｐ２，３ｐ３の間隔の場合と同様、その間隔に敢えてダミーゲート（単一のダミーゲート）７を配置して各ＰＭＯＳトランジスタ３ｐ６，３ｐ７の動作速度の向上を図り、且つ、各ＰＭＯＳトランジスタ３ｐ７，３ｐ８の間隔については、図１の各ＰＭＯＳトランジスタ３ｐ２，３ｐ３の間隔の場合と同様、各ＰＭＯＳトランジスタ３ｐ７，３ｐ８に隣接する素子間分離絶縁膜５の各エッジ部分５ｐ上にそれぞれダミーゲート７を配置して、各ＰＭＯＳトランジスタ３ｐ７，３ｐ８の動作速度の向上を図れば良い。
【００３２】
また各ＮＭＯＳトランジスタ３ｎ６，３ｎ７の間隔については、図５の各ＮＭＯＳトランジスタ３ｎ２，３ｎ３の間隔の場合と同様、その間隔に敢えてダミーゲート７を配置しないことで各ＮＭＯＳトランジスタ３ｎ６，３ｎ７の動作速度の向上を図り、且つ、各ＮＭＯＳトランジスタ３ｎ７，３ｎ８の間隔については、図１の各ＮＭＯＳトランジスタ３ｎ２，３ｎ３の間隔の場合と同様、各ＮＭＯＳトランジスタ３ｎ７，３ｎ８に隣接する素子間分離絶縁膜５のエッジ部分５ｎからダミーゲート７は離して配置して（即ちエッジ部分５ｎ上にダミーゲート７を配置しない様にして）、各ＮＭＯＳトランジスタ３ｎ７，３ｎ８の動作速度の向上を図れば良い。
【００３３】
この様にすれば、図６の様に、１つの半導体集積回路の中に図１のトランジスタ３の特徴的配列と図５のトランジスタ３の特徴的配列とが組み込まれている場合に、図１の場合と図２の場合との両方の効果を得る事ができる。
【００３４】
尚、図６中の、上記で説明してない部分のダミーゲート７の配置は、図１の場合と同様である。
【００３５】
実施の形態４．
上記の実施の形態１−３では、ＰＭＯＳトランジスタ３ｐに近接して（即ちＰＭＯＳトランジスタ３ｐの通電方向端部に近接する素子間分離絶縁膜５のエッジ部分５ｐ上に）ダミーゲート７を設置することで、ＰＭＯＳトランジスタ３ｐの動作速度を向上させた。しかしながら、ＰＭＯＳトランジスタ３ｐにダミーゲート７を近接設置させると、ＰＭＯＳトランジスタ３ｐの容量が増加し、消費電力が増加する可能性がある。
【００３６】
一方で、一般的に半導体集積回路では、すべての回路が高速で動作する必要はない。
【００３７】
そこで、高速動作が必要な箇所のＰＭＯＳトランジスタ３ｐに対してはダミーゲート７を近接配置させ、その他の箇所のＰＭＯＳトランジスタ３ｐに対してはダミーゲート７を近接配置させないことで、一律にＰＭＯＳトランジスタ３ｐに対してダミーゲート７を近接配置させた場合と比較して、同じ動作速度のパフォーマンスを保持しつつ、低消費電力化を実現することができる。
【００３８】
高速動作が必要な箇所と高速動作が不要な箇所に関しては、例えばコアロジック部とＩ／  Ｏ部とを比較した場合、一般的にはＩ／Ｏ部よりもコアロジック部の方が高速動作が必要とされる。また、コアロジック内に注目した場合、ＣＰＵコアブロックと周辺ブロック(ペリブロック)とを比較すると、一般的には周辺ブロックよりもＣＰＵコアブロック部の方が高速動作が必要とされる。さらに、機能ブロックに注目した場合、真に高速化が必要な部分はいくつかのクリティカルパスのみであり、その他のパスは比較的遅い動作が許される。これらのように、半導体集積回路では、高速動作が必要な回路と、高速動作が不要な回路が存在しおり、それぞれに適した形でダミーゲート７を設置することで、半導体集積回路の動作速度の高速化と低消費電力の低電力化とを両立することが可能になる。
【００３９】
図７は、高速動作の必要なＰＭＯＳトランジスタと、高速動作の不要なＰＭＯＳトランジスタとが混在する場合の半導体集積回路の一例を示したものである。図７では、例えば４つのＰＭＯＳトランジスタ３ｐが通電方向（ｘ方向）に互いに間隔をあけて配列されている。各ＰＭＯＳトランジスタ３ｐ９，３ｐ１０は、高速動作の必要なＰＭＯＳトランジスタであり、各ＰＭＯＳトランジスタ３ｐ１１，３ｐ１２は、高速動作の不要なＰＭＯＳトランジスタである。高速動作の必要なＰＭＯＳトランジスタ３ｐ９，３ｐ１０に対しては、そのソースドレイン領域３ｃにおける通電方向（ｘ方向）端部に隣接する素子間分離絶縁膜５のエッジ部分５ｐ上には、ダミーゲート７が配置され、高速動作の不要なＰＭＯＳトランジスタ３ｐ１１，３ｐ１２に対しては、そのソースドレイン領域３ｓにおける通電方向（ｘ方向）端部に隣接する素子間分離絶縁膜５のエッジ部分５ｐ上には、ダミーゲート７が配置されないようになっている。
【００４０】
この様にすることで、高速動作の必要なＰＭＯＳトランジスタ３ｐ９，３ｐ１０に対しては、動作速度を高速化でき、且つ高速動作の不要なＰＭＯＳトランジスタ３ｐ９，３ｐ１０に対しては、ダミーゲート７が近接配置されないので、消費電力を低電力化でき、これにより半導体集積回路の動作速度の高速化と消費電力の低電力化とを両立できる。
【００４１】
実施の形態５．
上記の実施の形態１−４では、トランジスタ３の動作速度を向上させるためにダミーゲート７を用いたが、ＨＯＬＤパス等の積極的に遅延時間を稼ぎたいパス内のトランジスタ３に対しては、積極的に動作速度を低下させるためにダミーゲート７を用いても良い。
【００４２】
即ち、積極的に遅延時間を稼ぎたいパスにおいては、そのパス内のＰＭＯＳトランジスタ（低速動作の必要なＰＭＯＳトランジスタ）３ｐに対しては、そのソースドレイン領域３ｃにおける通電方向端部に隣接する、素子間分離絶縁膜５のエッジ部分５ｐ上に、ダミーゲート７を配置しない様にする（例えばＰＭＯＳトランジスタ３ｐからダミーゲート７を離して配置（遠距離配置）するか、または互いに接近配置した各ＰＭＯＳトランジスタ３ｐ間においてはダミーゲート７を取り去る）。これにより、当該エンジ部分５ｐからＰＭＯＳトランジスタ３ｐに掛かるストレスが積極的に低減されて、ＰＭＯＳトランジスタ３ｐの動作速度が積極的に低下される。
【００４３】
他方、そのパス内のＮＭＯＳトランジスタ（低速動作の必要なＮＭＯＳトランジスタ）３ｎに対しては、そのソースドレイン領域３ｃにおける通電方向端部に隣接する、素子間分離絶縁膜５のエッジ部分５ｎ上に、ダミーゲート７を配置する（即ちＮＭＯＳトランジスタ３ｎにダミーゲート７を近接配置させる）。これにより、当該エンジ部分５ｎからＮＭＯＳトランジスタ３ｎに掛かるストレスが増大されると共にＮＭＯＳトランジスタ３ｎの容量が増大して、ＮＭＯＳトランジスタ３ｎの動作速度が積極的に低下される。
【００４４】
この様にすれば、積極的に遅延時間を稼ぎたいパスにおいて、適切に遅延時間を稼ぐ事ができる。
【００４５】
尚、ＮＭＯＳトランジスタ３ｎにダミーゲート７を近接配置すると、ＮＭＯＳトランジスタ３ｎの容量が増加して消費電力が増大するので、積極的に遅延時間を稼ぐ必要のないパス内のＮＭＯＳトランジスタ（即ち低速動作の不要なＮＭＯＳトランジスタ）３ｎに対しては、ダミーゲートを近接配置しない様に（即ちそのソースドレイン領域３ｃにおける通電方向端部に隣接する素子間分離絶縁膜５のエッジ部分５ｎ上に、ダミーゲート７を配置しない様に）する事が望ましい。
【図面の簡単な説明】
【００４６】
【図１】実施の形態１に係る半導体集積回路の平面視概略図である。
【図２】実施の形態１に係る半導体集積回路の一部の断面概略図である。
【図３】トランジスタに掛かるストレスｓを説明する図である。
【図４】ＮＭＯＳトランジスタ３ｎに近接する素子間分離絶縁膜５のエッジ部分５ｎが欠損している状態を示した図である。
【図５】実施の形態２に係る半導体集積回路の平面視概略図である。
【図６】実施の形態３に係る半導体集積回路の平面視概略図である。
【図７】実施の形態４に係る半導体集積回路の平面視概略図である。
【符号の説明】
【００４７】
１  半導体集積回路、３  トランジスタ、３ａ  半導体基板、３ｂ  ゲート、３ｃ  ソースドレイン領域、３ｄ  ゲート絶縁膜、３ｅ  ゲート電極、３ｆ  サイドウォール、３ｐ  ＰＭＯＳトランジスタ、３ｎ  ＮＭＯＳトランジスタ、５  素子間分離絶縁膜、５ｐ，５ｎ  素子間分離絶縁膜のエッジ部分、７  ダミーゲート、ｓ  ストレス、ｘ  通電方向。
【図１】
2008294355.tif 000003
【図２】
2008294355.tif 000004
【図３】
2008294355.tif 000005
【図４】
2008294355.tif 000006
【図５】
2008294355.tif 000007
【図６】
2008294355.tif 000008
【図７】
2008294355.tif 000009