(57)【要約】【課題】ジャイロ機構部１０＋２０を制御する電子回路３０＋４０について、簡素化と低消費電力化を図るべく、信号処理をマルチビットで行わなくても済むようにする。【解決手段】ジャイロロータ１０を静電浮上可能かつ回転可能に内蔵するジャイロケース２０と、これに形成されている複数の電極のうち静電支持用電極２４および回転駆動用電極２１にジャイロロータ１０の姿勢制御用および回転駆動用の制御電圧をそれぞれ生成して印加する制御回路４０と、複数電極のうち制御電圧の印加されない変位検出用電極２２を介してジャイロロータ１０とジャイロケース２０との相対変位検出用信号の送受を行う信号検出回路３０とを備えた静電浮上型ジャイロ装置において、信号検出回路３０が、相対変位検出用信号にパルス密度変調を施すデルタシグマ変調回路３６を具備し、制御回路４０が、制御電圧の生成演算を１ビットディジタル信号処理にて行う。【選択図】        図１
2008309527.tif 000002
【特許請求の範囲】
【請求項１】
ジャイロロータを静電浮上可能かつ回転可能に内蔵するジャイロケースと、これに形成されている複数の電極のうち静電支持用電極および回転駆動用電極に前記ジャイロロータの姿勢制御用および回転駆動用の制御電圧をそれぞれ生成して印加する制御回路と、前記複数電極のうち前記制御電圧の印加されない変位検出用電極を介して前記ジャイロロータと前記ジャイロケースとの相対変位検出用信号の送受を行う信号検出回路とを備えた静電浮上型ジャイロ装置において、前記信号検出回路が、前記相対変位検出用信号にパルス密度変調を施すデルタシグマ変調回路を具備したものであり、前記制御回路が、前記制御電圧の生成に係る演算を１ビットディジタル信号処理にて行うものであることを特徴とする静電浮上型ジャイロ装置。
【請求項２】
前記制御電圧を前記電極に印加する制御電圧出力段回路が、前記制御電圧をパルス密度変調信号からアナログ信号に変換して出力するもの又は前記制御電圧をパルス密度変調信号からパルス幅変調信号に変換して出力するものであることを特徴とする請求項１記載の静電浮上型ジャイロ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ジャイロ機構部と電子回路とを備えた静電浮上型ジャイロ装置に関する。
ジャイロ機構部は、ジャイロロータとジャイロケースとを含み、ジャイロロータをジャイロケース内で静電支持力によって浮動的に支持する。ジャイロロータは、回転動作等の適正な動作のため、真空中に置かれる。
電子回路部は、ジャイロ機構部に接続され、ジャイロロータとジャイロケースとの相対変位を検出して、ジャイロロータの姿勢制御と回転駆動を行う。
詳しくは、相対変位を検出する信号検出回路と、姿勢制御用の制御電圧を生成する制御回路とを、具体化する技術に関する。
【背景技術】
【０００２】
小形化に適した静電浮上型ジャイロは、船舶や航空機ばかりか自動車等の移動体にも使用されており、慣性空間に対する加速度等を検出するために、慣性を具有した機械部品からなるジャイロ機構部と、静電支持力の制御や相対変位の検出等を担う電子回路部とを備えている。すなわち、静電浮上型ジャイロ装置は、回転体であるジャイロロータと、それを静電浮上可能かつ回転可能に内蔵するジャイロケースと、これに形成や付設されているケース付属部材を利用してジャイロロータとジャイロケースとの相対変位を検出する変位検出回路と、上記の又は別のケース付属部材を利用してジャイロロータの姿勢制御および回転駆動を行う制御回路とを備えたものである。
【０００３】
最近の静電浮上型ジャイロ装置では（例えば特許文献１〜３参照）、ジャイロロータが環状になり、ジャイロケースに形成されている静電支持用電極がジャイロロータを囲むように配置されている。静電支持用電極は、複数の対向対からなるが、その各々が隣接電極（電極対，電極群）からなる場合と（例えば特許文献１〜２参照）、単一電極からなる場合とがある（例えば特許文献３参照）。また、回転駆動用電極は、円状列設の対向対であり、制御回路は、ジャイロロータの姿勢制御用および回転駆動用の制御電圧を生成してそれぞれ静電支持用電極および回転駆動用電極に印加するようになっている。
【０００４】
さらに、信号検出回路は、三類型に大別される。第１類型は、変位検出用印加信号を姿勢制御用の制御電圧に重畳させ、制御電圧の印加されない変位検出用電極から変位検出用印加信号に係る信号成分を抽出して変位検出用検出信号を生成するものである。第２類型は、変位検出用印加信号を変位検出用電極に印加して静電支持用電極から抽出するものであるが、変位検出用信号の分離抽出には、制御電圧の出力段回路における差動電流を検出するのと（例えば特許文献１参照）、逆相の制御電圧から同相成分を検出するのとがある（例えば特許文献２参照）。第３類型は、変位検出用印加信号を一部の変位検出用電極に印加して他の変位検出用電極から抽出するものである（例えば特許文献３参照）。
【０００５】
その他（例えば特許文献４参照）、磁気浮上装置を制御対象とした制御システムにおいて、Ａ／Ｄ変換器にΔΣ変調器（デルタシグマ変調器）利用の１ビットＡ／Ｄ変換器を採用するとともに、デジタル演算器に１ビットデジタル演算回路を採用することにより、マルチビットから１ビットへの改造による回路の簡素化と消費電力の低減、１ビットディジタル信号処理によるゼロクロス歪みの解消とリニアリティの向上、及びオーバーサンプリングとノイズシェーピングを伴ったΔΣ変調による量子化誤差の低減といった利点を享受できることが知られている。また（例えば特許文献５参照）、デルタシグマ変調回路や１ビットディジタル信号処理回路の具体的な構成について、空気流量や流体圧力などの物理量を対象とする計測装置に応用したものが知られている。
【０００６】
【特許文献１】特開２００４−１９１２９６号公報
【特許文献２】特開２００４−３０９１８７号公報
【特許文献３】特開２００５−３５１７７６号公報
【特許文献４】特開平０７−２４５８１０号公報
【特許文献５】特開２０００−１８９６４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところで、従来の静電浮上型ジャイロ装置では、上述したように、ジャイロ機構部をデジタル制御するに際して、ジャイロ機構部から検出されるアナログの相対変位検出用検出信号をマルチビットのＡ／Ｄ変換器にてデジタル信号に変換し、制御電圧生成等のデジタル演算をマルチビットで行い、デジタル信号をマルチビットのＤ／Ａ変換器にてアナログの制御電圧に変換していた。
しかしながら、マルチビットで信号処理を行うＡ／Ｄ変換器や，制御回路，Ｄ／Ａ変換器には、回路構成が複雑なうえ消費電力が大きいという問題があった。
そこで、ジャイロ機構部を制御する電子回路について、簡素化と低消費電力化を図るべく、信号処理をマルチビットで行わなくても済むようにすることが重要な課題となる。
【課題を解決するための手段】
【０００８】
本発明の静電浮上型ジャイロ装置は（解決手段１）、このような課題を解決するために創案されたものであり、ジャイロロータを静電浮上可能かつ回転可能に内蔵するジャイロケースと、これに形成されている複数の電極のうち静電支持用電極および回転駆動用電極に前記ジャイロロータの姿勢制御用および回転駆動用の制御電圧をそれぞれ生成して印加する制御回路と、前記複数電極のうち前記制御電圧の印加されない変位検出用電極を介して前記ジャイロロータと前記ジャイロケースとの相対変位検出用信号の送受を行う信号検出回路とを備えた静電浮上型ジャイロ装置において、前記信号検出回路が、前記相対変位検出用信号にパルス密度変調を施すデルタシグマ変調回路を具備したものであり、前記制御回路が、前記制御電圧の生成に係る演算を１ビットディジタル信号処理にて行うものであることを特徴とする。
【０００９】
また、本発明の静電浮上型ジャイロ装置は（解決手段２）、上記解決手段１の静電浮上型ジャイロ装置であって、前記制御電圧を前記電極に印加する制御電圧出力段回路が、前記制御電圧をパルス密度変調信号からアナログ信号に変換して出力するもの又は前記制御電圧をパルス密度変調信号からパルス幅変調信号に変換して出力するものであることを特徴とする。
【発明の効果】
【００１０】
このような本発明の静電浮上型ジャイロ装置にあっては（解決手段１）、デルタシグマ変調回路の採用によって、信号検出回路と制御回路とに介在するＡ／Ｄ変換器が１ビット化される。また、制御電圧の生成に係る演算が１ビットディジタル信号処理にて遂行されるので、制御回路の大部分に加えて、制御回路とジャイロ機構部とに介在するＤ／Ａ変換器も１ビット化される。そして、このような回路の１ビット化により、電子回路の大部分がマルチビットで信号処理を行わなくて良くなるため、電子回路の簡素化と低消費電力化とが達成されることとなる。
したがって、この発明によれば、電子回路が簡素で消費電力が少ない静電浮上型ジャイロ装置を実現することができる。
【発明を実施するための最良の形態】
【００１１】
このような本発明の静電浮上型ジャイロ装置について、これを実施するための具体的な形態を、以下の実施例１〜２により説明する。
図１に示した実施例１は、上述した解決手段１と解決手段２の前半部（出願当初の請求項１と請求項２の「又は」より前）を具現化したものであり、図２に示した実施例２は、上述した解決手段１と解決手段２の後半部（出願当初の請求項１と請求項２の「又は」より後）を具現化したものである。
【実施例１】
【００１２】
本発明の静電浮上型ジャイロ装置の実施例１について、その具体的な構成を、図面を引用して説明する。図１は、（ａ）がジャイロ機構部の縦断面図、（ｂ）がジャイロケースにおける電極の平面配置図、（ｃ）が信号検出回路および制御回路の要部ブロック図である。
【００１３】
この静電浮上型ジャイロ装置は、ジャイロ機構部については特許文献１〜２等に開示された環状のジャイロロータ１０を採用し、信号検出回路３０についても特許文献１，２等に開示された逆転方式を採用していて、制御電圧Ａ，Ｂ等の印加されない変位検出用電極２２に印加信号発生回路３１から変位検出用印加信号Ｃを印加するようになっているが、制御電圧Ａ，Ｂの生成に係る演算を１ビットディジタル信号処理にて行うために、信号検出回路３０や制御回路４０が改良されている。
【００１４】
すなわち、軸対称の環状に形成されたジャイロロータ１０と、これを静電浮上可能かつ回転可能に内蔵するジャイロケース２０と、これに形成されている複数の電極２１〜２５のうち静電支持用電極２４，２５および回転駆動用電極２１にジャイロロータ１０の姿勢制御用の制御電圧Ａ，Ｂおよび回転駆動用の制御電圧をそれぞれ生成して印加する制御回路４０と、複数の電極２１〜２５のうち制御電圧Ａ等の印加されない変位検出用電極２２を介してジャイロロータ１０とジャイロケース２０との相対変位検出用信号Ｃ，Ｄ，Ｅの送受を行う信号検出回路３０とを備えた静電浮上型ジャイロ装置において、相対変位検出用信号Ｆ＝（Ｄ−Ｅ）にパルス密度変調を施すΔΣ変調器３６が信号検出回路３０に具備され、制御回路４０が制御電圧Ａ，Ｂ等の生成に係る演算を１ビットディジタル信号処理にて行うようになっている。
【００１５】
各部材について詳述すると、ジャイロ機構部については（図１（ａ）参照）、ジャイロロータ１０が、シリコン等の導電体からなり、１本のスピン軸（対称軸）周りに安定して回転するよう、環状に形成されている。ジャイロケース２０は、ガラス等の絶縁物からなる上側底部材と下側底部材とスペーサとを組み合わせて構成され、内部に環状の真空空間が形成されている。ジャイロケース２０からジャイロロータ１０に静電支持力や回転駆動力を作用させるために、ジャイロケース２０の内表面には、金属膜パターン等からなる多数の電極２１〜２５が形成されている。
【００１６】
これらの電極２１〜２５は（図１（ａ），（ｂ）参照）、何れも複数個・多数個が対向配置された回転駆動用電極２１と相対変位検出用の印加側電極２２と静電支持用電極２４と静電支持用電極２５とからなる。そのうち電極２１〜２４は、ジャイロケース２０の上側底部材にも下側底部材にも環状内部空間に臨んで円状に列設されており上側底部材の各々と下側底部材の各々とが一対一で対向している。静電支持用電極２５は、ジャイロケース２０の環状内部空間に臨む両周面に放射状・円環状に列設されており両周面の各々が一対一で対向している。また、静電支持用電極２４も、静電支持用電極２５も、それぞれが単一電極でなく隣接電極からなる。
【００１７】
回転駆動用電極２１は等角に多数個たとえば１２個が列設され、静電支持用電極２４，２５は、スピン軸（その軸方向を本明細書ではＺ方向とする）を中心に直交する四方（本明細書ではそのうち相反する２方向を纏めてＸ方向としそれに直交する相反２方向を纏めてＹ方向とし相反２方向を区別するときには正負を付加する）に分散して配置されている。印加側電極２２は、静電支持用電極２４同士の間隙や静電支持用電極２５同士の間隙に分散配置されている。
【００１８】
回転駆動用電極２１は、順次循環駆動のため個別に制御回路４０の出力段回路それぞれに接続され、印加側電極２２は、同じ相対変位検出用印加信号Ｃを印加するため相互に接続されて信号検出回路３０の出力側の印加信号発生回路３１に共通接続され、静電支持用電極２４，２５は、ジャイロロータ１０の各部に適切な静電引力を働かせるため個別に制御回路４０の制御電圧出力段回路のパワーアンプ４２それぞれに接続されている。なお、この例では、印加信号発生回路３１がデジタル回路で具体化されているので、印加信号発生回路３１の出力側にはＤ／Ａ変換回路３２が付設されている。
【００１９】
このような電極配置と結線とにより、Ｘ方向に対向配置の静電支持用電極２５からＸ方向に正負の静電引力が生じ、Ｙ方向に対向配置の静電支持用電極２５からＹ方向に正負の静電引力が生じ、Ｘ方向に対向配置の静電支持用電極２４からＹ方向軸線周り回転のθ方向に正負の静電引力が生じ、Ｙ方向に対向配置の静電支持用電極２４からＸ方向軸線周り回転のφ方向に正負の静電引力が生じ、ジャイロケース２０の上下の底部材に対向配置の静電支持用電極２４からＺ方向に正負の静電引力が生じるものとなっている。
【００２０】
制御回路４０は（図１（ｃ）参照）、ジャイロロータ１０とジャイロケース２０とのスピン軸（Ｚ軸）周り以外の相対変位すなわちＸ方向変位とＹ方向変位とＺ方向変位とφ方向変位とθ方向変位とから、ＰＩＤ制御演算等の公知の演算を行って、姿勢制御用制御電圧Ａ，Ｂ等を生成し、それぞれを複数の電極２１〜２５のうち各方向の静電支持用電極２４，２５に印加する等のことで、それらの相対変位をゼロにする姿勢制御を行うようになっている。
しかも、制御回路４０のうち姿勢制御用制御電圧Ａ，Ｂ等を生成する演算回路は、公知の１ビットディジタル演算回路（例えば特許文献４，５参照）で具体化されている。
【００２１】
すなわち、制御回路４０は、ΔΣ変調器３６から各相対変位ΔＸ，ΔＹ，ΔＺ，Δφ，Δθ毎に１ビットディジタル信号の相対変位検出用検出信号Ｇを入力し、ＰＩＤ制御演算等を１ビットディジタル信号処理で行って、静電支持用電極２４，２５それぞれに印加する制御電圧を１ビットディジタル信号で生成するようになっている。これらの１ビットディジタル信号は、ジャイロ出力としての加速度や角速度を算出する加速度等算出回路５０に送出されるとともに、ローパスフィルタ４１とパワーアンプ４２とからなる制御電圧出力段回路に送出され、パルス密度変調信号をアナログ信号に変換する制御電圧出力段回路４１，４２によってアナログの姿勢制御用制御電圧Ａ，Ｂ等に変換されてから、静電支持用電極２４，２５に印加されるようになっている。
【００２２】
また、制御回路４０は、ジャイロロータ１０のＺ軸周りの回転状態から、やはり公知の演算を行って、回転駆動用の制御電圧たとえば三相のパルス状信号を生成し、それらを回転駆動用電極２１へ循環的に印加する等のことで、ジャイロロータ１０を一定速度で回転させる回転制御を行うようにもなっている。
なお、ジャイロロータ１０の回転状態は、回転駆動用電極２１の容量変化から検出され、それ以外の相対変位ΔＸ，ΔＹ，ΔＺ，Δφ，Δθは、静電支持用電極２４，２５の容量変化から検出されるようになっている。
【００２３】
信号検出回路３０は（図１（ｃ）参照）、出力側の相対変位検出用印加信号供給回路として印加信号発生回路３１とＤ／Ａ変換回路３２とを具え、入力側の相対変位検出用検出信号生成回路としてコンデンサ３３とアンプ３４と同期検波回路３５とを具え、１ビットＡ／Ｄ変換器としてのΔΣ変調器３６とを具えている。印加信号発生回路３１は、ジャイロロータ１０の運動に影響しないほど高い周波数たとえば数百ｋＨｚ以上の印加信号Ｃを生成するが、この印加信号Ｃは、一定の周波数および一定の振幅を持った適宜な波形たとえば正弦波や（図１（ｃ）参照），三角波（図示せず），矩形波（図示せず）などであって、例えば０Ｖ〜５Ｖの電源電圧の許す範囲でなるべく大きな一定の電圧振幅をとる。上述したように印加信号発生回路３１がデジタル回路で具体化されているので、相対変位検出用印加信号ＣがＤ／Ａ変換回路３２でアナログ信号に変換されてから印加側電極２２に送出されるようになっている。
【００２４】
コンデンサ３３（図１（ｃ）参照）は、静電支持用電極２４，２５毎に設けられ、それぞれ接続先の電極２４，２５から高周波の検出信号Ｄ，Ｅを検出するようになっている。アンプ３４は、対向対の電極毎に設けられ、対をなす検出信号Ｄ，Ｅについて差を算出しながら増幅するようになっている。検出信号Ｄ，Ｅは、印加信号Ｃの成分を抽出した信号であるが、検出先の静電支持用電極２４，２５とジャイロロータ１０における対峙面との距離に応じてそこの静電容量が変化することに基づき、ジャイロロータ１０の変位に応じて電流の各電極２４，２５への分割状態が変化するので、該当電極２４，２５の各配置部位におけるジャイロロータ１０とジャイロケース２０との相対変位を反映したものとなる。
【００２５】
さらに、それら多数のアンプ３４による検出信号は、同期検波回路３５によって、相対変位検出用印加信号Ｃの高周波成分を除去されて、静電支持用電極２４，２５それぞれに対応した相対変位検出用検出信号Ｆに変換されるようになっている。すなわち、相対変位ΔＸ，ΔＹ，ΔＺ，Δφ，Δθを反映したアナログ信号として相対変位検出用検出信号Ｆが得られるようになっている。
ΔΣ変調器３６は、公知のデルタシグマ変調器（例えば特許文献４，５参照）で具体化されており、相対変位検出用検出信号Ｆにパルス密度変調を施して、相対変位検出用検出信号Ｆをそれぞれ１ビットディジタル信号の相対変位検出用検出信号Ｇに変換し、これらの相対変位検出用検出信号Ｇを姿勢制御用制御電圧の演算に供するため制御回路４０に送出するようになっている。
【００２６】
この実施例１の静電浮上型ジャイロ装置について、その使用態様及び動作を説明する。
【００２７】
印加信号発生回路３１にデジタル値で保持された例えば正弦波の振幅値が順にＤ／Ａ変換回路３２によってアナログ信号に変換されて高周波の相対変位検出用印加信号Ｃが生成され、これがジャイロ機構部の変位検出用電極のうち印加側電極２２に印加される。
また、ジャイロ機構部の静電支持用電極２４，２５からコンデンサ３３にて相対変位検出用検出信号Ｄ，Ｅが検出される。これらには相対変位検出用印加信号Ｃの成分が分割されて含まれるので、相対変位検出用検出信号Ｄ，Ｅの振幅はジャイロロータ１０とジャイロケース２０の各電極との相対変位に応じたものとなる。
【００２８】
そして、相対変位検出用検出信号Ｄ，Ｅの差がアンプ３４によって増幅され、それが同期検波回路３５によって処理されて、低周波や直流の相対変位検出用検出信号Ｆが生成される。この相対変位検出用検出信号Ｆの値は、相対変位検出用検出信号Ｄ，Ｅの差信号の振幅に応じたものであり、静電支持用電極２４，２５の容量変化を反映している。このとき同期検波に使用されるタイミング信号は、相対変位検出用印加信号Ｃと同相なので、それと一緒に印加信号発生回路３１で生成されて、同期検波回路３５に供給される。相対変位検出用検出信号Ｆは、静電支持用電極２４，２５の対向対の個数ほど生成されるが、何れもΔΣ変調器３６によってパルス密度変調が施されて、１ビットディジタル信号の相対変位検出用検出信号Ｇになる。こうして、信号検出回路３０により、静電支持用電極２４，２５の容量変化に基づいて相対変位ΔＸ，ΔＹ，ΔＺ，Δφ，Δθが検出される。
【００２９】
相対変位検出用検出信号Ｇは、何れも、随時、１ビットディジタル演算回路からなる制御回路４０に入力される。そして、制御回路４０によって、１ビットディジタル信号が直接演算される。制御回路４０では例えばＰＩＤ演算によって姿勢制御用制御電圧Ａ，Ｂ等が生成されるが、その際、公知手法によって１ビットディジタル信号のまま処理される。例えば、乗算や，差分，和分，加算などが１ビットディジタル信号処理にて行われて、姿勢制御用制御電圧Ａ，Ｂ等の元信号が１ビットディジタル信号で生成される。これらの１ビットディジタル信号は、ΔΣ変調の性質からローパスフィルタでアナログ信号に変換できるので、ローパスフィルタ４１にてアナログ化され、更にパワーアンプ４２にて増幅されて、最終的な姿勢制御用制御電圧Ａ，Ｂ等になってから、静電支持用電極２４，２５に印加される。
【００３０】
こうして、制御回路４０により、姿勢制御が行われ、更に回転駆動も行われて、ジャイロロータ１０がジャイロケース２０内の中立位置に浮上して回転し続ける。
また、それと並行して、姿勢制御用制御電圧Ａ，Ｂ等の元信号が制御回路４０から加速度等算出回路５０に送出され、加速度等算出回路５０によって、１ビットディジタル信号が例えばデジタルローパスフィルタ等でマルチビットのデジタル信号に変換され、それに基づいて、静電浮上型ジャイロに作用した加速度や角速度が演算され検知される。
【００３１】
したがって、この実施例１の静電浮上型ジャイロ装置にあっても、ジャイロ機構部の姿勢制御と慣性空間に対する加速度等の検出とが適切に行われるが、この実施例にあっては、従来はマルチビットのＡ／Ｄ変換回路であったところをΔΣ変調器３６で代替したうえで、制御回路４０を１ビットディジタル演算回路で具体化し、更に従来はマルチビットのＤ／Ａ変換回路であったところはローパスフィルタ４１で代替したので、回路が簡素になっているうえ、消費電力も削減される。
【実施例２】
【００３２】
本発明の静電浮上型ジャイロ装置の実施例２について、その具体的な構成を、図面を引用して説明する。図２は、（ａ）がジャイロ機構部の縦断面図、（ｂ）がジャイロケースにおける電極の平面配置図、（ｃ）が信号検出回路および制御回路の要部ブロック図である。
【００３３】
この静電浮上型ジャイロ装置が上述した実施例１のものと相違するのは、ジャイロケース２０における電極２１〜２５の配置が変更された点と、信号検出回路３０による相対変位検出側の電極が静電支持用電極２４，２５から変位検出用電極２３に変更された点と、制御回路４０の制御電圧出力段回路がアナログのローパスフィルタ４１及びパワーアンプ４２からデジタルの制御電圧出力段回路４３に変更された点である。
【００３４】
詳述すると、先ずジャイロケース２０の電極２１〜２５については（図２（ａ），（ｂ）参照）、上述した回転駆動用電極２１と相対変位検出用の印加側電極２２と静電支持用電極２４と静電支持用電極２５とに加えて、制御電圧の印加されない相対変位検出用の検出側電極２３が複数個・多数個形成されており、この検出側電極２３も対向配置されている。静電支持用電極２４も、静電支持用電極２５も、分散して対向配置されている点では上述の実施例１のときと同様であるが、それぞれが上述した実施例１の隣接電極を繋げたような単一電極になっている点で実施例１のものと異なっている。その静電支持用電極２４，２５の分散配置に一対一で対応して但し重ならないよう径方向にずらして検出側電極２３が分散配置されており、印加側電極２２は、検出側電極２３同士の間隙や静電支持用電極２５同士の間隙に配置されている。
【００３５】
信号検出回路３０のコンデンサ３３は、ジャイロ機構部への接続先が静電支持用電極２４，２５からそれぞれ最寄りの検出側電極２３に変更されている。これにより、ジャイロロータ１０とジャイロケース２０との相対変位ΔＸ，ΔＹ，ΔＺ，Δφ，Δθが静電支持用電極に近接配置された検出側電極２３の容量変化から検出されるようになっている。
また、制御回路４０から静電支持用電極２４，２５に送出される姿勢制御用制御電圧Ａ，Ｂ等は、制御電圧出力段回路４３によってパルス幅変調されるようになっている。具体的には、制御電圧出力段回路４３は、１ビットディジタル信号のパルス密度変調信号を１ビットディジタル信号のパルス幅変調信号に変換するようになっている。
【００３６】
このような制御電圧出力段回路４３は、ジャイロロータ１０の運動に影響しないほど高い周波数たとえば数百ｋＨｚ以上でスイッチングしながら高位電源電圧たとえば５Ｖと低位電源電圧たとえば接地電圧の０Ｖとの何れかを出力するが、そのディーティ比を変えることにより平均電圧を所望の電圧に一致させるものとなっている。また、制御回路４０は、対向対の静電支持用電極２４に送出される姿勢制御用制御電圧Ａ，Ｂについて、姿勢制御用制御電圧Ａが５Ｖのときには姿勢制御用制御電圧Ｂが０Ｖになり姿勢制御用制御電圧Ａが０Ｖのときには姿勢制御用制御電圧Ｂが５Ｖになるような一対の制御電圧をそれぞれの制御電圧出力段回路４３から出力させるようになっている。そのため、ジャイロロータ１０が適正に浮上していれば、ディーティ比が５０％より大きいか小さいかに応じて正方向か負方向か何れかの方向に静電引力が生じ、その静電引力の大きさがディーティ比の５０％からの偏倚に応じて変化するものとなる。
【００３７】
この実施例２の静電浮上型ジャイロ装置について、その使用態様及び動作を説明する。
【００３８】
信号検出回路３０により検出側電極２３の容量変化に基づいて相対変位ΔＸ，ΔＹ，ΔＺ，Δφ，Δθが検出され、それを入力した制御回路４０の姿勢制御および回転駆動によってジャイロロータ１０がジャイロケース２０内の中立位置に浮上して回転し続け、更にそれらに基づいて、静電浮上型ジャイロに作用した加速度等が演算され検知されるのは、上述した実施例１のときと同じなので、繰り返しとなる説明は割愛して、以下、実施例１のときと異なる動作等を中心に説明する。すなわち、制御回路４０の出力する姿勢制御用制御電圧Ａ，Ｂ等が制御電圧出力段回路４３にてパルス幅変調されるようになったことや、そのように制御電圧をパルス化しても改造後の変位検出用電極２２，２３及び信号検出回路３０によりスイッチングノイズの影響を排して適切に相対変位の検出が行われることを説明する。
【００３９】
姿勢制御用制御電圧Ａ，Ｂ等は、制御回路４０から静電支持用電極２４，２５に送出されるが、その際、制御電圧出力段回路４３によってパルス密度変調信号からパルス幅変調信号に変換されて、例えば振幅５Ｖのパルス信号になる（図１（ｄ）参照）。その周波数は一定であるが、パルス幅はディーティ比５０％を基準に増減する。そのディーティ比が増えると姿勢制御用制御電圧Ａ，Ｂの平均電圧が上がり、ディーティ比が減ると姿勢制御用制御電圧Ａ，Ｂの平均電圧が下がるが、その平均電圧がジャイロロータ１０における静電支持用電極２４対峙部位に対する有効な静電引力となる。
【００４０】
また、対向対の静電支持用電極２４に印加される姿勢制御用制御電圧Ａ，Ｂを対比してみると、姿勢制御用制御電圧Ａが５Ｖのとき姿勢制御用制御電圧Ｂは０Ｖになり、姿勢制御用制御電圧Ａが０Ｖのとき姿勢制御用制御電圧Ｂは５Ｖになるので、ジャイロロータ１０の電位が姿勢制御用制御電圧Ａ，Ｂの印加によって不所望に変動することはない。また、ディーティ比の増減が反対になるが増減量すなわち偏倚は等しいので、５０％からのディーティ比の偏倚に応じてジャイロロータ１０には正方向にも負方向にも静電支持力が作用する。
【００４１】
一方、印加信号Ｃは、印加信号発生回路３１から印加側電極２２に印加されるが、印加側電極２２が分散しているうえ互いに接続されているので、ジャイロロータ１０が変位してもそれと印加側電極２２との合計容量はあまり変化しない。そして、印加信号Ｃは、周波数も最大電流も一定であるが、最大電流ができるだけ大きくなるよう、電圧振幅が電源電圧を目一杯利用した例えば５Ｖの正弦波にされる。
【００４２】
印加側電極２２に印加された印加信号Ｃは、ジャイロロータ１０を介して分散配置の検出側電極２３に伝わり、検出信号Ｄ，Ｅ等となって、それぞれ該当するコンデンサ３３で検出される。その際、印加信号Ｃが各検出側電極２３の容量に応じて検出側電極２３に分配されるので、検出信号Ｄ，Ｅ等は、ジャイロロータ１０が検出側電極２３に近寄ると、振幅・信号レベルが増大し、ジャイロロータ１０が検出側電極２３から離れると、振幅・信号レベルが減少する態様で、相対変位を反映する。
【００４３】
対向対の検出側電極２３から抽出される検出信号Ｄ，Ｅも対比してみると、それらは振幅の異なる相似波形であり、ジャイロロータ１０の変位状態に応じて、検出信号Ｄの振幅・信号レベルが増大するときには検出信号Ｅの振幅・信号レベルが減少し、検出信号Ｄの振幅・信号レベルが減少するときには検出信号Ｅの振幅・信号レベルが増大する、という関係にある。そこで、検出信号Ｄ，Ｅをそれぞれコンデンサ３３で検出してからアンプ３４や同期検波回路３５にて統合した相対変位検出用検出信号Ｆは、ジャイロロータ１０とジャイロケース２０との各部での相対変位を正方向にも負方向にも的確に反映したものとなる。
【００４４】
こうして、この静電浮上型ジャイロ装置にあっては、姿勢制御用制御電圧Ａ，Ｂ等をパルス化することで、制御電圧出力段回路４３から高価なアナログアンプ等を省くことが出来て、装置が安価になっているが、それにとどまらず更に相対変位検出用信号の送受に関して、印加信号Ｃの印加される印加側電極２２にも、検出信号Ｄ，Ｅ等の検出される検出側電極２３にも、制御電圧の印加されない変位検出用電極を割り当てたことにより、ジャイロケース２０の電極やそれに接続された信号線については制御電圧と相対変位検出用信号との重畳が解消されたので、制御電圧がパルス化されてもそのスイッチングノイズの悪影響が相対変位検出用信号に及ぶことがない。例え及んでも僅かにすぎない。
【００４５】
［その他］
なお、上記実施例１，２では、環状ジャイロロータを具体例に採って説明したが、本発明の適用は、これに限られる訳でなく、その他のものにも可能であり、例えば円板状・円盤状ジャイロロータの装置にも適用することができる。
また、上記実施例２では、検出側電極２３が静電支持用電極２４に近接して分散配置されていたが、印加側電極２２を静電支持用電極２４に近接して分散配置しても良い。印加側電極２２と検出側電極２３のうち何れか一方がそのようになっていれば、他方は分散していても集中していても良い。
【図面の簡単な説明】
【００４６】
【図１】本発明の実施例１について、静電浮上型ジャイロ装置の構造を示し、（ａ）がジャイロ機構部の縦断面図、（ｂ）がジャイロケースにおける電極の平面配置図、（ｃ）が信号検出回路および制御回路の要部ブロック図である。
【図２】本発明の実施例２について、静電浮上型ジャイロ装置の構造を示し、（ａ）がジャイロ機構部の縦断面図、（ｂ）がジャイロケースにおける電極の平面配置図、（ｃ）が信号検出回路および制御回路の要部ブロック図である。
【符号の説明】
【００４７】
１０  ジャイロロータ（ジャイロ機構部）
２０  ジャイロケース（ジャイロ機構部）  
２１  ロータ駆動用電極（制御電極、ロータ駆動系）
２２  印加側電極（変位検出用電極、変位検出系）
２３  検出側電極（変位検出用電極、変位検出系）
２４  静電支持用電極（姿勢制御用電極、制御電極、拘束制御系）
２５  静電支持用電極（姿勢制御用電極、制御電極、拘束制御系）
３０  信号検出回路（変位検出回路、変位検出系）
３１  印加信号発生回路（相対変位検出用印加信号供給回路）
３２  Ｄ／Ａ変換回路（Ｄ／Ａ）
３３  コンデンサ（相対変位検出用検出信号生成回路）
３４  アンプ（相対変位検出用検出信号生成回路）
３５  同期検波回路（相対変位検出用検出信号生成回路）
３６  ΔΣ変調器（デルタシグマ変調器、パルス密度変調回路）
４０  制御回路（姿勢制御演算、ロータ回転演算、拘束制御系、ロータ駆動系）
４１  ローパスフィルタ（ＬＰＦ、アナログ変換回路）
４２  パワーアンプ（制御電圧出力段回路）
４３  制御電圧出力段回路（ＰＷＭ、パルス幅変調回路）
５０  加速度等算出回路
【図１】
2008309527.tif 000003
【図２】
2008309527.tif 000004