(57)【要約】【課題】同期信号の欠けや余分な発生を原因とする画像データのずれや画像の歪を抑えることが可能な画像データ処理装置を提供する。【解決手段】水平同期信号ＨｓのローレベルパルスＨｘの立ち上がりの度に、書き込みアドレスの全１６ビットの値が書き込みアドレスの上位８ビットの値に強制的に一致されるので、ノイズ等の影響により転送用クロック信号Ｃｓの欠落や余分な発生があって、転送用クロック信号Ｃｓに同期してインクリメントされる書き込みアドレスの下位８ビットに誤りが生じても、この後のローレベルパルスＨｘの立ち上がりのタイミングで書き込みアドレスの全１６ビットの値が訂正されることになる。【選択図】図３
2008307756.tif 000002
【特許請求の範囲】
【請求項１】
複数のラインからなる画像を示す画像データを該各ライン別に送信する画像送信手段と、
前記画像データを該各ライン別に受信する画像受信手段とを備え、
前記画像送信手段は、ライン開始タイミングと該ライン途中の複数箇所の区切りタイミングとを示す同期信号を生成して、この同期信号を前記画像受信手段に送信し、ライン毎に、この同期信号に同期して、画像データを前記画像受信手段に送信し、
前記画像受信手段は、前記同期信号のライン開始タイミングで１ラインの画像データの受信を開始し、かつ前記同期信号の区切りタイミングで区切られたライン区間単位で、画像データを受信することを特徴とする画像データ処理装置。
【請求項２】
複数のラインからなる画像を示す画像データを該各ライン別に送信する画像送信手段と、
前記画像データを該各ライン別に受信する画像受信手段とを備え、
前記画像送信手段は、ライン開始タイミングと該ライン途中の複数箇所の区切りタイミングとを示す同期信号、及び該同期信号の１周期に複数回繰り返されるクロック信号を生成して、同期信号及びクロック信号を前記画像受信手段に送信し、ライン毎に、同期信号及びクロック信号に同期して、画像データを前記画像受信手段に送信し、
前記画像受信手段は、前記同期信号のライン開始タイミングで１ラインの画像データの受信を開始し、かつ前記同期信号の区切りタイミングで区切られたライン区間単位で、画像データを前記クロック信号に同期して受信することを特徴とする画像データ処理装置。
【請求項３】
前記同期信号は、ライン開始タイミングでパルス幅が広くなり、該ライン途中の複数箇所の区切りタイミングでパルス幅が狭くなることを特徴とする請求項１又は２に記載の画像データ処理装置。
【請求項４】
ライン開始タイミングから次のライン開始タイミングまでの期間、ライン途中の複数箇所の区切りタイミングに達する度に、前記同期信号のパルス幅が段階的に広くなるか又は段階的に狭くなり、
前記画像受信手段は、区切りタイミングのパルス幅に応じてライン区間の画像データの記憶アドレスを設定することを特徴とする請求項１又は２に記載の画像データ処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画像データを複数の処理ブロック等の間で送受する画像データ処理装置に関する。
【背景技術】
【０００２】
この種の装置では、画像データを複数の処理ブロック間で順次送受しつつ、処理ブロック毎に、画像データを逐次処理して行く。各処理ブロック間での画像データの送受に際しては、水平ライン毎に、水平同期信号に同期して、１ライン分の画像データを転送し、これを繰り返して、１画像分の画像データを送受する。
【０００３】
ところで、水平同期信号が欠落した場合は、そのラインの画像データの転送が正常に行われなくなり、受信側の処理ブロックでは、その水平同期信号の周期分もしくは１ライン分の画像データが欠落して抜けてしまい、不良画像となる。このような不具合を解決するには、水平同期信号が欠落しても、これを直ちに再生することが考えられる。
【０００４】
例えば、特許文献１では、垂直同期信号期間中に水平同期信号が欠けると、この欠けた水平同期信号をその直前の水平同期信号の周期に基づき生成して補足している。
【特許文献１】特開平５−２０７３２５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１では、水平同期信号が欠けたときに、これを補足しても、水平同期信号にノイズがのって余分な水平同期信号が生じたときに、これに対処することができない。
【０００６】
このように余分な水平同期信号が生じた場合は、その発生タイミング以降で、余分な水平同期信号の周期分だけラインの画像データがずれ、画像全体においても、そのラインがずれてしまう。更には、１ラインの画像データの最後部分が次のラインの画像データの先頭にまでずれ込んでしまい、以降同様に、前のラインの最後部分が後のラインの先頭にずれ込み、画像全体に歪みを生じることがある。
【０００７】
また、受信側に対して画素毎のデータの取り込みタイミングを示すために、水平同期信号とは別に画素に同期したクロック信号を送信側から送信し、受信側では水平同期信号及びクロック信号に同期して画像データを取り込むという技術が広く適用されている。
【０００８】
ところが、このように水平同期信号及びクロック信号に同期して画像データを取り込んだとしても、クロック信号にノイズがのって余分なクロック信号が生じたときには、画像データがずれて、ラインの画像データのずれや画像の歪みが生じる。
【０００９】
また、受信側で水平同期信号をより高い周波数のクロック信号に同期させる場合は、クロック信号が乱れると、水平同期信号を補正する回路自体の動作が乱れるために、正しいタイミングで水平同期信号を生成することができなくなり、画像データのずれや画像の歪みが拡大することもあった。あるいは、送信側の水平同期信号との周期のずれが累積して、受信側の水平同期信号が欠落したり余分に生じることもあり、これが原因となって、画像データのずれや画像の歪みを生じることがあった。
【００１０】
そこで、本発明は、上記従来の問題に鑑みてなされたものであり、同期信号の欠けや余分な発生を原因とする画像データのずれや画像の歪を抑えることが可能な画像データ処理装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記課題を解決するために、本発明の画像データ処理装置においては、複数のラインからなる画像を示す画像データを該各ライン別に送信する画像送信手段と、前記画像データを該各ライン別に受信する画像受信手段とを備え、前記画像送信手段は、ライン開始タイミングと該ライン途中の複数箇所の区切りタイミングとを示す同期信号を生成して、この同期信号を前記画像受信手段に送信し、ライン毎に、この同期信号に同期して、画像データを前記画像受信手段に送信し、前記画像受信手段は、前記同期信号のライン開始タイミングで１ラインの画像データの受信を開始し、かつ前記同期信号の区切りタイミングで区切られたライン区間単位で、画像データを受信している。
【００１２】
また、他の本発明の画像データ処理装置においては、複数のラインからなる画像を示す画像データを該各ライン別に送信する画像送信手段と、前記画像データを該各ライン別に受信する画像受信手段とを備え、前記画像送信手段は、ライン開始タイミングと該ライン途中の複数箇所の区切りタイミングとを示す同期信号、及び該同期信号の１周期に複数回繰り返されるクロック信号を生成して、同期信号及びクロック信号を前記画像受信手段に送信し、ライン毎に、同期信号及びクロック信号に同期して、画像データを前記画像受信手段に送信し、前記画像受信手段は、前記同期信号のライン開始タイミングで１ラインの画像データの受信を開始し、かつ前記同期信号の区切りタイミングで区切られたライン区間単位で、画像データを前記クロック信号に同期して受信している。
【００１３】
例えば、前記同期信号は、ライン開始タイミングでパルス幅が広くなり、該ライン途中の複数箇所の区切りタイミングでパルス幅が狭くなる。
【００１４】
また、ライン開始タイミングから次のライン開始タイミングまでの期間、ライン途中の複数箇所の区切りタイミングに達する度に、前記同期信号のパルス幅が段階的に広くなるか又は段階的に狭くなり、前記画像受信手段は、区切りタイミングのパルス幅に応じてライン区間の画像データの記憶アドレスを設定している。
【発明の効果】
【００１５】
このような本発明の画像データ処理装置によれば、画像送信手段は、ライン開始タイミングと該ライン途中の複数箇所の区切りタイミングとを示す同期信号に同期して、画像データを画像受信手段に送信し、画像受信手段は、同期信号のライン開始タイミングで１ラインの画像データの受信を開始し、かつ同期信号の区切りタイミングで区切られたライン区間単位で、画像データを受信している。このため、１つのライン区間で、クロック信号が欠落したり余分に発生して、この影響が該ライン区間の画像データに及んだとしても、この影響が他のライン区間の画像データに及ぶことを防止することができ、クロック信号の欠けや余分な発生を原因とする画像データのずれや画像の歪を最小限の範囲に抑えることができる。
【００１６】
例えば、同期信号は、ライン開始タイミングでパルス幅が広くなり、該ライン途中の複数箇所の区切りタイミングでパルス幅が狭くなる。このようにライン開始タイミングでパルス幅が広ければ、ライン開始タイミングではノイズ等の影響を受け難く、ライン開始タイミングを確実に検出することができる。
【００１７】
あるいは、ライン開始タイミングから次のライン開始タイミングまでの期間、ライン途中の複数箇所の区切りタイミングに達する度に、同期信号のパルス幅が段階的に広くなるか又は段階的に狭くなる。そして、画像受信手段は、区切りタイミングのパルス幅に応じてライン区間の画像データの記憶アドレスを設定している。これにより、ライン区間毎に、画像データのアドレスを容易に設定することが可能となる。また、区切りタイミングのパルス幅が広く設定されたときには、この区切りタイミングでノイズの影響を受け難くなり、画像データのアドレス設定が確実になる。更に、画像送信手段及び画像受信手段の双方で、同期信号のパルス幅を昇順あるいは降順に設定すれば良く、回路規模を小さくすることができる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施形態を添付図面を参照しつつ詳細に説明する。
【００１９】
図１は、本発明の第１実施形態である画像データ処理装置を示すブロック図である。本実施形態の画像データ処理装置は、プリンターや複写機等に適用されるものであり、画像データを記憶する画像メモリ１と、画像メモリ１から画像データを読み出して転送する送信側画像処理部２と、送信側画像処理部２からの画像データを受信して一旦記憶するＬＳＵ制御部３と、電子写真方式の画像形成に用いられる感光体ドラム４と、感光体ドラム４表面にレーザ光を照射して、感光体ドラム４表面に静電潜像を形成するレーザユニット５とを備えている。感光体ドラム４表面の静電潜像は、現像剤により現像されて、可視像となり、この可視像が記録用紙に転写される。
【００２０】
画像メモリ１は、縦横に配列された多数の画素からなる画像を示す画像データを記憶している。画像は、複数の画素を配列して１本の水平走査ラインを形成し、複数の水平走査ラインを副走査方向に配列して構成されるものである。画像全体の画像データは、各画素を示すそれぞれの画素データを順次配列して、１本の水平走査ラインの画像データを形成し、各水平走査ラインの画像データを繰り返し生成したものである。
【００２１】
送信側画像処理部２は、水平同期信号Ｈｓ及び転送用クロック信号Ｃｓを生成して、水平同期信号Ｈｓ及び転送用クロック信号Ｃｓを受信側のＬＳＵ制御部３に出力しており、水平走査ライン毎に、画像データＤを画像メモリ１から読み出して、画像データＤを水平同期信号Ｈｓ及び転送用クロック信号Ｃｓに同期して受信側のＬＳＵ制御部３に転送している。
【００２２】
ＬＳＵ制御部３は、画像データＤの書き込みタイミングを生成する書き込み同期信号検知部１１と、送信側画像処理部２からの画像データＤを一旦蓄積するラインメモリ１２と、画像データＤの書き込みアドレスをラインメモリ１２に指示する書き込みアドレスカウンタ１３と、画像データＤの読み出しアドレスを画像メモリ１２に指示する読み出しアドレスカウンタ１４と、画像データＤの読み出しタイミングを生成する読み出し同期信号検知部１６と、ラインメモリ１２から読み出された画像データＤに対応するレーザ光の制御信号を生成出力するＰＷＭ生成部１５とを備えている。
【００２３】
ここで、書き込み同期信号検知部１１は、送信側画像処理部２からの水平同期信号Ｈｓ及び転送用クロック信号Ｃｓを入力しており、水平同期信号Ｈｓに同期して、書き込みアドレスの上位８ビットと書き込みアドレスの取り込みを指示する信号ＬOADを逐次生成し、書き込みアドレスの上位８ビットと信号ＬOADを転送用クロック信号Ｃｓと共に書き込みアドレスカウンタ１３に出力する。書き込みアドレスカウンタ１３は、水平同期信号Ｈｓに同期する信号ＬOADを入力する度に、書き込みアドレスの上位８ビットを取り込み、転送用クロック信号Ｃｓに同期して書き込みアドレスの下位８ビットを順次生成して、書き込みアドレスの全１６ビットを取得し、１６ビットの書き込みアドレスをラインメモリ１２に逐一指示する。ラインメモリ１２は、１６ビットの書き込みアドレスを指示される度に、画素データを該書き込みアドレスに書き込む。水平同期信号Ｈｓ及び転送用クロック信号Ｃｓに同期して、１６ビットの書き込みアドレスとして、水平走査ラインの最初アドレスから最後アドレスまでが順次生成されてラインメモリ１２に逐一指示され、１ライン分の画像データがラインメモリ１２に書き込まれる。
【００２４】
また、読み出し同期信号検知部１６は、感光体ドラム４に対する１ラインの書き込み開始タイミングをレーザユニット５から指示される。読み出しアドレスカウンタ１４は、読み出し同期信号検知部１６に指示された書き込み開始タイミングから１ライン分の各画素データの読み出しアドレスを順次生成してラインメモリ１２に逐一指示する。ラインメモリ１２は、この読み出しアドレスを指示される度に、画素データを該読み出しアドレスから読み出してＰＷＭ生成部１５に出力する。ＰＷＭ生成部１５は、画素データに対応するレーザ光の制御信号をレーザユニット５に出力する。１ラインの最初アドレスから最後アドレスまでが順次生成されてラインメモリ１２に逐一指示され、１ライン分の画像データがラインメモリ１２からＰＷＭ生成部１５に出力され、１ライン分の画像データに対応するレーザ光の制御信号がレーザユニット５に順次出力される。
【００２５】
レーザユニット５は、感光体ドラム４表面に静電潜像を形成するレーザ発光部２１と、感光体ドラム４に対する１ラインの書き込み開始タイミングを検出して、この書き込み開始タイミングを読み出し同期信号検知部１６に指示するビーム検知センサー２２と備えている。
【００２６】
レーザ発光部２１は、レーザ光を感光体ドラム４表面に照射して、レーザ光により感光体ドラム４表面を水平方向に繰り返し走査し、各水平走査ラインの画像を感光体ドラム４表面に書き込んで、感光体ドラム４表面に静電潜像を形成する。
【００２７】
ビーム検知センサー２２は、レーザ光による感光体ドラム４表面の走査に際し、水平方向１ラインの規定の開始位置に到達したレーザ光を検出し、この検出時点を１ラインの書き込み開始タイミングとして読み出し同期信号検知部１６に指示する。読み出しアドレスカウンタ１４は、先に述べたように読み出し同期信号検知部１６に指示された書き込み開始タイミングから１ライン分の各画素データの読み出しアドレスを順次生成してラインメモリ１２に逐一指示する。これに応答してラインメモリ１２からＰＷＭ生成部１５へと１ライン分の画像データが転送され始め、ＰＷＭ生成部１５から１ライン分の画像データに対応するレーザ光の制御信号がレーザユニット５に順次出力され、水平方向１ラインの走査中にレーザ光の強度が制御されて、１ラインの各画素が感光体ドラム４表面に順次書き込まれる。そして、以降同様に、ライン毎に、レーザ光による各画素の書き込みが行われ、感光体ドラム４の回転に伴い、感光体ドラム４表面に対して画像全体の書き込みが行われて、感光体ドラム４表面に静電潜像全体が形成される。
【００２８】
さて、このような構成の画像データ処理装置においては、送信側画像処理部２からＬＳＵ制御部３へと、水平同期信号Ｈｓ及び転送用クロック信号Ｃｓに同期して画像データＤを転送するが、このときにノイズ等の影響により同期信号が欠けたり余分に発生することがある。
【００２９】
従来の装置では、同期信号が欠けたり余分に発生すると、ライン上の画像データのずれや画像の歪みが顕著に現れた。例えば、図２（ａ）に示すように１ラインの画像がずれたり、あるいは図２（ｂ）に示すように画像の途中半分がずれた。
【００３０】
そこで、本実施形態では、送信側画像処理部２からＬＳＵ制御部３へと水平同期信号Ｈｓ及び転送用クロック信号Ｃｓを画像データＤと共に転送して、ＬＳＵ制御部３側で水平同期信号Ｈｓに基づく画像データＤの特徴的な受信制御を行い、これによりノイズ等を原因とするライン上の画像データのずれや画像の歪みを効果的に抑制している。
【００３１】
まず、送信側画像処理部２は、図３（ａ）、（ｂ）に示すような転送用クロック信号Ｃｓ及び水平同期信号Ｈｓを生成し、これらの信号Ｃｓ、ＨｓをＬＳＵ制御部３の書き込み同期信号検知部１１に出力している。水平同期信号Ｈｓは、１水平走査ラインの開始タイミングでローレベルとなり、このローレベルパルスＨｗの幅が転送用クロック信号Ｃｓの３２周期分に相当する。また、水平同期信号Ｈｓは、ローレベルパルスＨｗの立ち上がり時点の後、転送用クロック信号Ｃｓの２５６周期毎に、ローレベルとなり、このローレベルパルスＨｘの幅が転送用クロック信号Ｃｓの１周期分に相当する。このローレベルパルスＨｘは、水平方向１ラインの走査期間を複数のライン区画に区切るタイミングを示す。
【００３２】
書き込み同期信号検知部１１では、水平同期信号ＨｓのローレベルパルスＨｗを検出して、１水平走査ラインの開始タイミングを求め、図３（ｄ）に示すようにローレベルパルスＨｗの立ち上がり時点で書き込みアドレスの上位８ビットを初期化し、これ以降水平同期信号ＨｓのローレベルパルスＨｘを検出する度に、書き込みアドレスの上位８ビットを「２５６」ずつインクリメントして行く。また、図３（ｅ）に示すようにローレベルパルスＨｗの立ち上がり時点直後に信号ＬOADを転送用クロック信号Ｃｓの１周期分だけ立ち上げ、これ以降は水平同期信号ＨｓのローレベルパルスＨｘの立ち上がり時点直後でも信号ＬOADを転送用クロック信号Ｃｓの１周期分だけ立ち上げる。
【００３３】
書き込みアドレスカウンタ１３は、水平同期信号Ｈｓに同期する信号ＬOADを入力する度に、書き込みアドレスの上位８ビットを取り込み、転送用クロック信号Ｃｓに同期して、書き込みアドレスの下位８ビットを順次インクリメントしながら、図３（ｃ）に示すように書き込みアドレスの全１６ビットを取得し、１６ビットの書き込みアドレスをラインメモリ１２に逐一指示する。
【００３４】
また、書き込みアドレスカウンタ１３は、水平同期信号ＨｓのローレベルパルスＨｗの立ち上がり時点で書き込みアドレスの下位８ビットを初期化し、これ以降水平同期信号ＨｓのローレベルパルスＨｘの立ち上がり時点でも書き込みアドレスの下位８ビットを初期化する。このため、図３（ｃ）に示すように水平同期信号ＨｓのローレベルパルスＨｘの立ち上がり時点では、書き込みアドレスの全１６ビットの値が書き込みアドレスの上位８ビットの値に設定されることになる。
【００３５】
このように水平同期信号ＨｓのローレベルパルスＨｘの立ち上がりの度に、書き込みアドレスの全１６ビットの値が書き込みアドレスの上位８ビットの値に強制的に設定されるので、ノイズ等の影響により転送用クロック信号Ｃｓの欠落や余分な発生があって、転送用クロック信号Ｃｓに同期してインクリメントされる書き込みアドレスの下位８ビットに誤りが生じても、この後のローレベルパルスＨｘの立ち上がりのタイミングで書き込みアドレスの全１６ビットの値が訂正されることになる。従って、書き込みアドレスの全１６ビットの値の誤りは、水平同期信号ＨｓのローレベルパルスＨｘの１周期を最大限として発生し、ローレベルパルスＨｘの次の周期には訂正されることになる。このため、１ライン分の画像データがラインメモリ１２に書き込まれる途中で、書き込みアドレスの下位８ビットに誤りが生じても、水平同期信号ＨｓのローレベルパルスＨｘの１周期で区切られるライン区画の画像データの書き込みアドレスに誤りが生じるだけであり、次のライン区間の書き込みアドレスが正しいものとなる。この結果として、ライン上の画像データのずれや画像の歪みが抑制される。
【００３６】
例えば、図２（ｃ）に示すように１ライン上の１ライン区画の画像部分だけがずれ、この画像部分のずれが他の画像部分に影響を及ぼすことはない。
【００３７】
また、水平同期信号Ｈｓは、転送用クロック信号Ｃｓと比較して、その周期が十分に長いので、仮にノイズがのったとしても、水平同期信号Ｈｓが欠落したり余分に発生することが殆どなく、ノイズの影響を受け難い。
【００３８】
図４は、書き込み同期信号検知部１１の構成を示すブロック図である。この図４を参照して、書き込み同期信号検知部１１における書き込みアドレスの上位８ビット及び信号ＬOADの生成過程を更に詳しく説明する。
【００３９】
図４において、カウンタ３１は、クロック端子、ＣＬＲ端子、／ＥＮ端子、及びＱ端子を有しており、図３（ａ）、（ｂ）に示すような転送用クロック信号Ｃｓ及び水平同期信号Ｈｓを入力し、水平同期信号Ｈｓがローレベルとなっている期間のみ、転送用クロック信号Ｃｓを計数する。この計数値は、比較器３２で規定値「３１」と比較され、この計数値が規定値「３１」より大きいときに、比較器３２の出力がハイレベルとなる。
【００４０】
図３（ａ）、（ｂ）に示すように水平同期信号ＨｓのローレベルパルスＨｗの幅が転送用クロック信号Ｃｓの３２周期分に相当することから、ローレベルパルスＨｗのときに、カウンタ３１の計数値が「３２」となって規定値「３１」より大きくなり、比較器３２の出力がハイレベルとなる。また、水平同期信号ＨｓのローレベルパルスＨｘの幅が転送用クロック信号Ｃｓの１周期分に相当することから、ローレベルパルスＨｘのときには、カウンタ３１の計数値が「１」となって規定値「３１」より小さく、比較器３２の出力がローレベルに維持される。
【００４１】
また、エッジ検出部３３も、水平同期信号Ｈｓ及び転送用クロック信号Ｃｓを入力しており、水平同期信号ＨｓのローレベルパルスＨｗの立ち上がり時点より転送用クロック信号Ｃｓの１周期分だけ、その出力をハイレベルとし、これ以降水平同期信号ＨｓのローレベルパルスＨｘが立ち上がる度に、この立ち上がり時点より転送用クロック信号Ｃｓの１周期分だけ、その出力をハイレベルとする。
【００４２】
このエッジ検出部３３の出力は、カウンタ３１のＣＬＲ端子に加えられ、カウンタ３１が初期化されて、その計数値がクリアされる。これにより、水平同期信号Ｈｓのローレベルの度に、カウンタ３１によるローベル期間の計数が可能となる。
【００４３】
フリップフロップ３４は、エッジ検出部３３の出力を転送用クロック信号Ｃｓの１周期分だけ遅延させ、この遅延させた出力を、図３（ｅ）に示すような信号ＬOADとして書き込みアドレスカウンタ１３に出力する。書き込みアドレスカウンタ１３は、この信号ＬOADを入力すると、カウンタ３５から出力される書き込みアドレスの上位８ビットを取り込む。
【００４４】
カウンタ３５は、クロック端子、ＣＬＲ端子、ＥＮ端子、及びＱ端子を有しており、比較器３２の出力がハイレベルになると、つまり水平同期信号ＨｓのローレベルパルスＨｗが検出されると、このカウンタ３５が初期化されて、その計数値である書き込みアドレスの上位８ビットが初期化される。従って、１水平走査ラインの開始タイミングで、書き込みアドレスの上位８ビットが初期化される。
【００４５】
この後、カウンタ３５は、エッジ検出部３３の出力がハイレベルになる度に、つまり水平同期信号ＨｓのローレベルパルスＨｘが立ち上がる度に、転送用クロック信号Ｃｓを１つずつ計数して、その計数値（図３（ｄ）に示すような書き込みアドレスの上位８ビット）を「１」ずつインクリメントして行く。これにより、１水平走査ラインの期間において、水平同期信号ＨｓのローレベルパルスＨｘが立ち上がる度に、全１６ビットの書き込みアドレスが「０」から「２５６」ずつインクリメントされることになる。
【００４６】
この書き込みアドレスの上位８ビットは、書き込みアドレスカウンタ１３に加えられる。書き込みアドレスカウンタ１３は、書き込みアドレスの上位８ビットを取り込み、転送用クロック信号Ｃｓに同期して、書き込みアドレスの下位８ビットを順次インクリメントしながら、図３（ｃ）に示すような書き込みアドレスの全１６ビットを取得し、１６ビットの書き込みアドレスをラインメモリ１２に逐一指示する。
【００４７】
次に、本発明の第２実施形態である画像データ処理装置を説明する。本実施形態の画像データ処理装置は、図１の装置と略同様の構成であり、図３（ａ）に示すような水平同期信号Ｈｓの代わりに、図５（ｂ）に示すような水平同期信号ＨｓＡを適用し、また図４に示すような書き込み同期信号検知部１１の代わりに、図６に示すような書き込み同期信号検知部１１Ａを適用している。
【００４８】
図５（ａ）、（ｂ）に示すように水平同期信号ＨｓＡは、１水平走査ラインの開始タイミングでローレベルとなり、このローレベルパルスＨｗの幅が転送用クロック信号Ｃｓの３２周期分に相当する。また、水平同期信号ＨｓＡは、ローレベルパルスＨｗの立ち上がり時点の後、転送用クロック信号Ｃｓの２５６周期毎に、ローレベルとなって、このローレベルパルスＨｘの幅が転送用クロック信号Ｃｓの１周期から３１周期まで段階的に増加して行く。
【００４９】
図６に示すように書き込み同期信号検知部１１Ａは、図４のカウンタ３５の代わりに、カウンタ３５Ａを用いており、カウンタ３１の計数値をカウンタ３５Ａにロードしている。
【００５０】
図６において、カウンタ３１は、図５（ａ）、（ｂ）に示すような転送用クロック信号Ｃｓ及び水平同期信号ＨｓＡを入力し、水平同期信号ＨｓＡがローレベルとなっている期間のみ、転送用クロック信号Ｃｓを計数する。この計数値は、比較器３２で規定値「３１」と比較され、この計数値が規定値「３１」より大きいときに、比較器３２の出力がハイレベルとなる。
【００５１】
図５（ａ）、（ｂ）に示すように水平同期信号ＨｓＡのローレベルパルスＨｗの幅が転送用クロック信号Ｃｓの３２周期分に相当することから、ローレベルパルスＨｗのときに、カウンタ３１の計数値が「３２」となって規定値「３１」より大きくなり、比較器３２の出力がハイレベルとなる。また、ローレベルパルスＨｘの度に、水平同期信号ＨｓＡのローレベルパルスＨｘの幅が転送用クロック信号Ｃｓの１周期から３１周期まで段階的に増加することから、カウンタ３１の計数値が「１」から「３１」まで順次増加して行くが、この計数値が規定値「３１」より大きくなることはなく、比較器３２の出力がローレベルに維持される。
【００５２】
また、エッジ検出部３３も、水平同期信号ＨｓＡ及び転送用クロック信号Ｃｓを入力しており、水平同期信号ＨｓＡのローレベルパルスＨｗの立ち上がり時点より転送用クロック信号Ｃｓの１周期分だけ、その出力をハイレベルとし、これ以降水平同期信号ＨｓＡのローレベルパルスＨｘが立ち上がる度に、この立ち上がり時点より転送用クロック信号Ｃｓの１周期分だけ、その出力をハイレベルとする。
【００５３】
このエッジ検出部３３の出力は、カウンタ３１のＣＬＲ端子に加えられ、カウンタ３１が初期化されて、その計数値がクリアされる。これにより、水平同期信号ＨｓＡのローレベルの度に、カウンタ３１によるローベル期間の計数が可能となる。
【００５４】
フリップフロップ３４は、エッジ検出部３３の出力を転送用クロック信号Ｃｓの１周期分だけ遅延させ、この遅延させた出力を、図５（ｅ）に示すような信号ＬOADとして書き込みアドレスカウンタ１３に出力する。書き込みアドレスカウンタ１３は、この信号ＬOADを入力すると、カウンタ３５Ａから出力される書き込みアドレスの上位８ビットを取り込む。
【００５５】
比較器３２の出力がハイレベルになると、つまり水平同期信号ＨｓＡのローレベルパルスＨｗが検出されると、カウンタ３５Ａが初期化されて、その計数値である書き込みアドレスの上位８ビットが初期化される。従って、１水平走査ラインの開始タイミングで、書き込みアドレスの上位８ビットが初期化される。
【００５６】
この後、カウンタ３５Ａは、エッジ検出部３３の出力がハイレベルになる度に、つまり水平同期信号ＨｓＡのローレベルパルスＨｘが立ち上がる度に、カウンタ３１の計数値をロードし、この計数値を図５（ｄ）に示すような書き込みアドレスの上位８ビットとして設定する。水平同期信号ＨｓＡのローレベルパルスＨｘが立ち上がる度に、カウンタ３１の計数値が「１」から「３１」まで順次増加して行くので、この計数値を書き込みアドレスの上位８ビットとして設定すると、全１６ビットの書き込みアドレスが「０」から「２５６」ずつインクリメントされることになる。
【００５７】
この書き込みアドレスの上位８ビットは、書き込みアドレスカウンタ１３に加えられる。書き込みアドレスカウンタ１３は、書き込みアドレスの上位８ビットを取り込み、転送用クロック信号Ｃｓに同期して、書き込みアドレスの下位８ビットを順次インクリメントしながら、図５（ｃ）に示すような書き込みアドレスの全１６ビットを取得し、１６ビットの書き込みアドレスをラインメモリ１２に逐一指示する。
【００５８】
このような実施形態においても、水平同期信号ＨｓのローレベルパルスＨｘが立ち上がり度に、書き込みアドレスの全１６ビットの値が書き込みアドレスの上位８ビットの値に強制的に設定されるので、ノイズ等の影響により転送用クロック信号Ｃｓの欠落や余分な発生があって、書き込みアドレスの下位８ビットに誤りが生じても、この後のローレベルパルスＨｘの立ち上がりのタイミングで書き込みアドレスの全１６ビットの値が訂正され、ライン上の画像データのずれや画像の歪みが抑制される。
【００５９】
また、ライン区間を区切るローレベルパルスＨｘのパルス幅を計数して書き込みアドレスの上位８ビットを取り込んで用いているので、書き込みアドレスを容易に設定することが可能となる。更に、ローレベルパルスＨｘのパルス幅が広く設定されたときには、このパルス幅のタイミングでノイズの影響を受け難くなり、書き込みアドレスの設定が確実になる。また、書き込みアドレスの設定回路の規模を小さくすることができる。
【００６０】
尚、本発明は、上記実施形態に限定されるものではなく、特許請求の範囲を逸脱しない範囲で多様に変形することができる。例えば、書き込みアドレスを順次インクリメントしているが、書き込みアドレスを順次デクリメントしても構わない。この場合は、第２実施形態において水平同期信号ＨｓＡのローレベルパルスＨｘの幅を転送用クロック信号Ｃｓの周期単位で段階的に減少させて、カウンタ３１の計数値が順次減少して行くようにし、このカウンタ３１の計数値を書き込みアドレスの上位８ビットとしてカウンタ３５Ａにロードしたときに、書き込みアドレスの上位８ビットの値が順次デクリメントされるようにする必要がある。
【００６１】
また、画像データの送信側ブロック及び受信側ブロックとして、他の種類のそれぞれのブロックを適用しても構わない。
【図面の簡単な説明】
【００６２】
【図１】本発明の第１実施形態である画像データ処理装置を示すブロック図である。
【図２】（ａ）、（ｂ）は従来の装置における画像の歪を例示する図であり、また（ｃ）は図１の装置における画像の歪を例示する図である。
【図３】（ａ）〜（ｅ）は図１の装置における各信号を示すタイミングチャートである。
【図４】図１の装置における書き込み同期信号検知部の構成を示すブロック図である。
【図５】（ａ）〜（ｅ）は本発明の第２実施形態の装置における各信号を示すタイミングチャートである。
【図６】第２実施形態の装置における書き込み同期信号検知部の構成を示すブロック図である。
【符号の説明】
【００６３】
１  画像メモリ
２  送信側画像処理部
３  ＬＳＵ制御部
４  感光体ドラム
５  レーザユニット
１１、１１Ａ  書き込み同期信号検知部
１２  ラインメモリ
１３  書き込みアドレスカウンタ
１４  読み出しアドレスカウンタ
１５  ＰＷＭ生成部
１６  読み出し同期信号検知部
３１、３５、３５Ａ  カウンタ
３２  比較器
３３  エッジ検出部
３４  フリップフロップ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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