(57)【要約】【課題】ＭＯＳＦＥＴ配置時の回転、ミラーリングによらず相対精度を確保できるＭＯＳＦＥＴレイアウトを実現する。【解決手段】複数のＭＯＳＦＥＴ素子を組み合わせて電子回路を構成するＭＯＳＦＥＴ回路において、４つのＭＯＳＦＥＴ素子を組み合わせて一単位のＭＯＳＦＥＴ回路を構成するに際しては、前記４つのＭＯＳＦＥＴ素子を正方形状に配置し、一つのＭＯＳＦＥＴ素子の配列方向を０度としたときに他の３つのＭＯＳＦＥＴ素子の配列方向をゲート電極を挟んで、９０度の方向、１８０度の方向および２７０度の方向になるように配置した。【選択図】      図１
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【特許請求の範囲】
【請求項１】
複数のＭＯＳＦＥＴ素子を組み合わせて電子回路を構成するＭＯＳＦＥＴ回路において、４つのＭＯＳＦＥＴ素子を組み合わせて一単位のＭＯＳＦＥＴ回路を構成するに際しては、前記４つのＭＯＳＦＥＴ素子を正方形状に配置し、一つのＭＯＳＦＥＴ素子の配列方向を０度としたときに他の３つのＭＯＳＦＥＴ素子の配列方向をゲート電極を挟んで、９０度の方向、１８０度の方向および２７０度の方向になるように配置したことを特徴とするＭＯＳＦＥＴ回路。
【請求項２】
前記ゲート電極は十字状に形成され、十字で仕切られた対角の位置にソース電極とドレイン電極を配置し、前記ソース電極およびドレイン電極同士を接続したことを特徴とする請求項１に記載のＭＯＳＦＥＴ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数のＭＯＳＦＥＴ素子を組み合わせて電子回路を構成するＭＯＳＦＥＴ回路に関し、相対精度を要求される回路に用いて好適なＭＯＳＦＥＴ回路に関するものである。
【背景技術】
【０００２】
ＭＯＳＦＥＴ回路に関する先行技術文献としては下記のものが知られている。
【０００３】
【特許文献１】特開平９−１２１１５２号公報
【特許文献２】特開平１０−２１４９７１号公報
【特許文献３】特開２００１−２６７３２７号公報
【０００４】
図２（ａ）はＭＯＳＦＥＴ素子を組み合わせてバイアス回路を構成した従来例を示す回路図である。図において、１は基準電流の入力側である。点線で囲ったイで示す回路は入力電流ａ[Ａ]に対してＭＯＳＦＥＴ（Ｍ０）１個で構成した基準電流１倍の出力（ａ×１[Ａ]）を得る回路である。
【０００５】
また、ロで示す回路はＭ０のＭＯＳＦＥＴを基準としてＭＯＳＦＥＴ（Ｍ１−１，Ｍ１−２）を２個並列に並べて基準電流の２倍の電流（ａ×２[Ａ]）を得るための回路。ハで示す回路はＭ０を基準としてＭＯＳＦＥＴ（Ｍ２−１，Ｍ２−２，Ｍ２−３，Ｍ２−４）を４個並列に並べて基準電流の４倍の電流（ａ×４[Ａ]）を得るための回路である。
【０００６】
このような回路ではＭ０，Ｍ１−１〜Ｍ２−４において相対精度が必要であり、ＭＯＳＦＥＴの相対誤差を低減するために、基準のＭ０と同一素子を同一方向（Ｓｏｒｃｅ，Ｇａｔｅ，Ｄｒａｉｎの順番を揃える)に配置してる。
【０００７】
図２（ｂ）は図２（ａ）の回路のＭＯＳＦＥＴ素子の配列を示すもので、イ’ロ’ハ’の回路においてＳｏｒｃｅ，Ｇａｔｅ，Ｄｒａｉｎの方向を揃えた状態を示す図である。図２（ｂ）に示すように何れの回路においてもＧ（ゲート）を中心に左側にＳ（ソース）、右側にＤ（ドレイン）が配置されている。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ところで、ＭＯＳＦＥＴを用いた電子回路において、相対精度が必要な場合は素子を同一方向に揃える必要があるが、チップ面積の制約やマクロセル化された場合は素子方向を揃えられない場合がある。
図３は相対精度が悪化する場合のＭＯＳＦＥＴ素子のレイアウト配置を示す図である。
【０００９】
図３において、イ’で示す回路ではＧ（ゲート）を中心に左側にＳ（ソース）、右側にＤ（ドレイン）が配置されており、ロ’で示す回路ではＧ（ゲート）を中心に上側にＤ（ドレイン）が配置され、下側にＳ（ソース）が配置されている。またハ’で示す回路では、
Ｇ（ゲート）を中心に左側にＤ（ドレイン）、右側にＳ（ソース）が配置されている。
【００１０】
即ち、イ’ロ’の回路では素子配列が９０度回転した状態で配置され、イ’ハ’の回路では素子配列が１８０度回転した状態で配置されている。そしてこのような配列では一般的に相対精度が悪化する。
本発明は上記従来技術の課題を解決するためになされたもので、ＭＯＳＦＥＴ配置時の回転、ミラーリングによらず相対精度を確保できるＭＯＳＦＥＴレイアウトを実現することを目的としている。
【課題を解決するための手段】
【００１１】
本発明のＭＯＳＦＥＴ回路は請求項１においては、
複数のＭＯＳＦＥＴ素子を組み合わせて電子回路を構成するＭＯＳＦＥＴ回路において、４つのＭＯＳＦＥＴ素子を組み合わせて一単位のＭＯＳＦＥＴ回路を構成するに際しては、前記４つのＭＯＳＦＥＴ素子を正方形状に配置し、一つのＭＯＳＦＥＴ素子の配列方向を０度としたときに他の３つのＭＯＳＦＥＴ素子の配列方向をゲート電極を挟んで、９０度の方向、１８０度の方向および２７０度の方向になるように配置したことを特徴とする。
【００１２】
請求項２においては、請求項１に記載のＭＯＳＦＥＴ回路において、
前記ゲート電極は十字状に形成され、十字で仕切られた対角の位置にソース電極とドレイン電極を配置し、前記ソース電極およびドレイン電極同士を接続したことを特徴とする
。
【発明の効果】
【００１３】
以上説明したことから明らかなように本発明の請求項１，２によれば、次のような効果がある。
４つのＭＯＳＦＥＴ素子を正方形状に配置し、一つのＭＯＳＦＥＴ素子の配列方向を０度としたときに他の３つのＭＯＳＦＥＴ素子の配列方向をゲート電極を挟んで、９０度の方向、１８０度の方向および２７０度の方向になるように配置し、ゲート電極を十字状に形成して十字で仕切られた対角の位置にソース電極とドレイン電極を配置し、ソース電極およびドレイン電極同士を接続した。
【００１４】
その結果、任意のレイアウト配置においても素子方向は同一となり、０度，９０度，１８０度，２７０度の回転配置やＸ軸、Ｙ軸ミラーリング配置を行っても相対精度の確保が可能となる。
【発明を実施するための最良の形態】
【００１５】
はじめに、図４（ａ〜ｃ）を用いてＭＯＳＦＥＴの配置について説明する。
基準となるＭＯＳＦＥＴを図４（ａ）とし、ＭＯＳＦＥＴのゲート幅をＬ［ｕｍ］、ソースとドレインの長さをＷ［ｕｍ］とする。
【００１６】
図４（ｂ）は図４（ａ）の素子を４分割した結果を示す図である。ゲート、ソース、ドレインが結線によりゲートを中心に接続されている。ＭＯＳＦＥＴのゲートの幅ＷのサイズはＷ／４［ｕｍ］であり、ＭＯＳＦＥＴとしては図４（ａ）と図４（ｂ）は等価である。
【００１７】
図４（ｃ）は図４（ｂ）の配置を変更した結果を示す図である。この図では４個のＭＯＳＦＥＴが０度のＭＯＳＦＥＴを基準として，９０度，１８０度，２７０度に正方形に配置されており、かつ、ゲート、ソース、ドレイン同士が結線により接続されている。この状態では図４（ｂ）に示すものと接続に変更はない。
【００１８】
図１は本発明の実施形態の一例を示す図である。この図においては、４つのＭＯＳＦＥＴ素子を組み合わせて一単位のＭＯＳＦＥＴ回路が構成されている。ここで、ゲート電極は十字状に形成されており、このゲート電極の十字で仕切られた対角（×）の位置にソース電極とドレイン電極が配置されている。
【００１９】
そして、４つのＭＯＳＦＥＴ素子は正方形状に配置され、一つのＭＯＳＦＥＴ素子の配列方向を０度としたときに他の３つのＭＯＳＦＥＴ素子の配列方向を前記ゲート電極を挟んで、９０度の方向、１８０度の方向および２７０度の方向になるように配置されてソース電極およびドレイン電極は対角に位置する同士が結線により接続されている。
なお、図４（ｃ）のＭＯＳＦＥＴに対しては拡散領域の共有化を行っている（ＳｏｕｒｃｅとＳｏｕｒｃｅ、ＤｒａｉｎとＤｒａｉｎは共有化が可能）点が異なっている。
【００２０】
図１の構成によれば、０度，９０度，１８０度，２７０度の回転配置、Ｘ軸，Ｙ軸ミラーリング配置、及びこれらの組み合わせを行っても、素子方向が０度，９０度，１８０度，２７０度の４素子で構成されることに変わりがない。これにより相対精度の確保が可能となる。
【００２１】
なお、以上の説明は、本発明の説明および例示を目的として特定の好適な実施例を示したに過ぎない。従って本発明は、上記実施例に限定されることなく、その本質から逸脱しない範囲で更に多くの変更、変形を含むものである。
【図面の簡単な説明】
【００２２】
【図１】本発明のＭＯＳＦＥＴ回路の一実施例を示す構成図である。
【図２】ＭＯＳＦＥＴ素子を組み合わせてバイアス回路を構成した従来例を示す回路図である。
【図３】相対精度が悪化する場合のＭＯＳＦＥＴ素子のレイアウト配置を示す図である。
【図４】ＭＯＳＦＥＴの配置についての説明図である。
【符号の説明】
【００２３】
１          基準電流
Ｍ０，Ｍ１−１，Ｍ１−２，Ｍ２−１〜Ｍ２−４  ＭＯＳＦＥＴ
Ｓ          ソース
Ｇ          ゲート
Ｄ          ドレイン
【図１】
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【図２】
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【図３】
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【図４】
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