(57)【要約】【課題】金属酸化物半導体を用いた複数の薄膜トランジスタにおいて形成プロセスの簡略化が可能な低コストで安定な電子素子を提供する。【解決手段】基板１上に少なくとも、ソース電極６、ドレイン電極５、チャネルを含む半導体領域２、ゲート絶縁膜３、及びゲート電極４を有する薄膜トランジスタが複数設けられた電子素子である。複数設けられた薄膜トランジスタ間の素子分離領域と半導体領域２は、同一層の金属酸化物層で構成され、素子分離領域が金属酸化物層７であり、半導体領域２が高抵抗金属酸化物層７の一部を低抵抗化することにより形成されている。【選択図】図２
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【特許請求の範囲】
【請求項１】
基板上に少なくとも、ソース電極と、ドレイン電極と、チャネルを含む半導体領域と、ゲート絶縁膜と、ゲート電極と、を有する薄膜トランジスタが複数設けられた電子素子であって、
前記複数設けられた薄膜トランジスタ間の素子分離領域と前記半導体領域とは、同一の金属酸化物層で構成され、前記半導体領域は、前記素子分離領域よりも低抵抗であることにより形成されていることを特徴とする電子素子。
【請求項２】
前記薄膜トランジスタは、トップゲート構造であって、前記ソース電極及びドレイン電極が、前記素子分離領域と前記半導体領域と同一の金属酸化物層で構成され、前記半導体領域よりも低抵抗であることを特徴とする請求項１に記載の電子素子。
【請求項３】
前記薄膜トランジスタは、ボトムゲート構造であることを特徴とする請求項１に記載の電子素子。
【請求項４】
前記金属酸化物層は、ＺｎとＯを含むことを特徴とする請求項１に記載の電子素子。
【請求項５】
前記金属酸化物層は、更にＩｎ，Ｇａ，Ａｌ，Ｆｅ，Ｓｎ，Ｍｇ，Ｃａ，Ｓｉ，Ｇｅのうちから選択される少なくとも１種を含むアモルファス金属酸化物であることを特徴とする請求項４に記載の電子素子。
【請求項６】
前記素子分離領域は、１０８Ω・ｃｍ以上の抵抗率であることを特徴とする請求項１から５のいずれか１項に記載の電子素子。
【請求項７】
前記半導体領域は、１０３Ω・ｃｍ以上１０７Ω・ｃｍ以下の抵抗率であることを特徴とする請求項１から５のいずれか１項に記載の電子素子。
【請求項８】
基板上に少なくとも、ソース電極と、ドレイン電極と、チャネルを含む半導体領域と、ゲート絶縁膜と、ゲート電極と、を有する薄膜トランジスタが複数設けられた電子素子を製造する方法であって、
金属酸化物層を形成する第１の工程と、
該金属酸化物層の一部を低抵抗化することにより、前記半導体領域を形成する第２の工程とを、
含むことを特徴とする電子素子の製造方法。
【請求項９】
前記第２の工程は、前記金属酸化物層の一部に水素イオンを注入する工程を含むことを特徴とする請求項８に記載の電子素子の製造方法。
【請求項１０】
前記第２の工程は、前記金属酸化物層の一部を不活性ガス中でアニールする工程を含むことを特徴とする請求項８に記載の電子素子の製造方法。
【請求項１１】
前記第２の工程は、前記金属酸化物層の一部をランプ加熱する工程を含むことを特徴とする請求項８に記載の電子素子の製造方法。
【請求項１２】
請求項１から７のいずれか１項に記載の電子素子のソース又はドレイン電極は、表示素子の電極に接続されていることを特徴とする表示装置。
【請求項１３】
前記表示素子は、エレクトロルミネッセンス素子であることを特徴とする請求項１２に記載の表示装置。
【請求項１４】
前記表示素子は、液晶セル又は電気泳動型粒子セルであることを特徴とする請求項１３に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、酸化物半導体（特に金属酸化物半導体）を用いた薄膜トランジスタを複数設けた電子素子及びその製造方法に関する。このような電子素子は、エレクトロルミネッセンス（ＥＬ）素子や液晶セルのような表示装置に用いられる。
【背景技術】
【０００２】
近年、特許文献１に開示されているように、ＺｎＯを主成分として用いた透明伝導性金属酸化物多結晶薄膜をチャネル層に用いた薄膜トランジスタ（ＴＦＴ）の開発が活発に行われている。
【０００３】
上記薄膜は、低温で成膜でき、かつ可視光に透明であるため、プラスチック板やフィルムなどの基板上にフレキシブルな透明ＴＦＴを形成することが可能であるとされている。
【０００４】
また、特許文献２及び非特許文献１には、インジウム、ガリウム、亜鉛、酸素からなる透明非晶質（アモルファス）金属酸化物半導体膜（ａ−ＩＧＺＯ）をＴＦＴのチャネル層に用いる技術が開示されている。更に、室温でポリエチレン・テレフタレート（ＰＥＴ）フィルムなどの基板上に良好な電界効果移動度６−９ｃｍ２Ｖ−１ｓ−１を示すフレキシブルで透明なＴＦＴを形成することが可能であると示されている。
【０００５】
更に、非特許文献２では、ａ−ＩＧＺＯをＴＦＴのチャネル層に用いた薄膜トランジスタの絶縁層及び素子分離領域にＳｉＯＮを用いることの記載がある。
【特許文献１】特開２００２−７６３５６号公報
【特許文献２】国際公開第２００５／０８８７２６号パンフレット
【非特許文献１】K.Nomura et.al, Nature, Vol.432 (2004-11)（英），p. 488-492
【非特許文献２】日経マイクロデバイス，２００６年２月号，第７３頁（図７）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
アモルファスシリコン薄膜トランジスタ（ＴＦＴ）を始めとして、一般的にＴＦＴは多くの微細加工プロセスにより形成されている。低コストで安定動作をするＴＦＴの製造には、微細加工プロセスの簡略化が重要である。
【０００７】
特許文献１、特許文献２、及び非特許文献１に記載されているような亜鉛、酸素からなる透明半導体膜をＴＦＴのチャネル領域に用いた場合に以下の課題が存在する。すなわち、伝導性透明金属酸化物チャネル領域の形成は、フォトリソグラフィー法とドライエッチング、又はウエットエッチングを用いて形成される。ドライエッチングは通常高価な真空装置を用いて行われ製造コスト増加の要因となる。低コスト化の上ではウエットエッチングが有効である。しかし、微細加工精度の低下、及びウェットプロセスによるチャネル領域への水分吸着など素子サイズに制限が加わる場合や乾燥プロセスの付加など、スループットを低下させる場合がある。
【０００８】
そこで、本発明の目的は、金属酸化物半導体を用いた複数の薄膜トランジスタにおいて形成プロセスの簡略化を可能にし、低コストで安定な電子素子及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００９】
本発明者らは、透明金属酸化物半導体を用いたＴＦＴに関する研究開発を精力的に進めた結果、下記の構成により、前記課題を解決できる次のような知見を得た。すなわち、素子分離領域と半導体領域を同一の金属酸化物層で構成し、１度の成膜プロセスで形成する。その後、高抵抗の金属酸化物層の一部を低抵抗化して半導体領域を形成することで半導体領域のエッチングプロセスを省略することができる。
【００１０】
本発明の電子素子は、基板上に少なくとも、ソース電極と、ドレイン電極と、チャネルを含む半導体領域と、ゲート絶縁膜と、ゲート電極と、を有する薄膜トランジスタが複数設けられた電子素子であって、
前記複数設けられた薄膜トランジスタ間の素子分離領域と前記半導体領域とは、同一の金属酸化物層で構成され、前記半導体領域は、前記素子分離領域よりも低抵抗であることにより形成されていることを特徴とする。
【００１１】
本発明の電子素子の製造方法は、基板上に少なくとも、ソース電極と、ドレイン電極と、チャネルを含む半導体領域と、ゲート絶縁膜と、ゲート電極と、を有する薄膜トランジスタが複数設けられた電子素子を製造する方法であって、
第１の金属酸化物層を形成する工程と、
該金属酸化物層の一部を低抵抗化することにより、前記半導体領域を形成する第２の工程とを特徴とする。
【発明の効果】
【００１２】
本発明の電子素子によれば、素子分離領域と酸化物半導体領域を同一の金属酸化物層で構成しており、１度の成膜プロセスで形成できる。金属酸化物層の一部を低抵抗化して半導体領域を形成することで半導体領域のエッチングプロセスを省略することができる。この複数の酸化物半導体ＴＦＴを用いることにより、低コストで安定なＴＦＴからなる電子素子の提供が可能となる。
【発明を実施するための最良の形態】
【００１３】
本発明の素子分離領域と酸化物半導体領域に係る金属酸化物は、同一の金属酸化物層（同一層ともいう）で構成されている。また、本実施形態の薄膜トランジスタ間の素子分離領域と酸化物半導体領域は、ＺｎＯやＩｎと、Ｚｎと、Ｏとを含む金属酸化物を用いることが好ましい。そして当該金属酸化物は、ＺｎとＯ、それ以外に更にＩｎ，Ｇａ，Ａｌ，Ｆｅ，Ｓｎ，Ｍｇ，Ｃａ，Ｓｉ，Ｇｅのうち少なくとも１種とを含み、その抵抗値が１０８Ω・ｃｍ以上であるアモルファス金属酸化物を用いることが好ましい。更に、好ましくはその抵抗値が１０１０Ω・ｃｍ以上であるアモルファス金属酸化物を用いることが好ましい。
【００１４】
本発明の薄膜トランジスタからなる電子素子を表示装置の駆動トランジスタとして用い、２１１ｐｐｉの精細度を仮定する。この場合、赤（Ｒ）、緑（Ｇ）、青（Ｂ）３色によるフルカラー表示を想定する場合の画素サイズは、短辺方向に４０μｍピッチ、長辺方向に１２０μｍピッチのサブピクセル（３色で１画素を構成するときの１色分のピクセル）となる。
【００１５】
この２１１ｐｐｉ程度の画素サイズに複数個のＴＦＴを配置した場合、隣り合ったＴＦＴのソース・ドレイン電極間距離は１０μｍ程度、画素内での配線長さは１００μｍ程度と想定される。
【００１６】
図１は、この素子間分離を膜厚５０ｎｍと仮定して、素子間分離膜の抵抗率を変数としてリーク電流を見積もったグラフである。すなわち、本発明の薄膜トランジスタからなる電子素子を表示装置の駆動トランジスタとして、２１１ｐｐｉ程度の画素サイズに複数個のＴＦＴを配置した場合、素子間分離膜の抵抗率を変数としてリーク電流を示している。
【００１７】
なお、図中のＷは、ソース・ドレイン電極の長さ、Ｖｄは、ソース・ドレイン電極間電圧である。有機ＥＬ駆動用ＴＦＴとして用いると、リーク電流は１０−１１Ａ以下が要求されるため上述の膜抵抗率が必要となる。
【００１８】
ＺｎＯを主成分とした多結晶伝導性透明酸化物では、酸素欠陥が入りやすく、キャリア電子が多数発生する。また、結晶粒界部分が存在するため、抵抗率を大きくすることが難しい。そのため、キャリア電子の生成を抑制し、かつ酸化物がアモルファス構造となる元素を添加することにより素子分離領域として機能するために十分な１０１０Ω・ｃｍ以上の高抵抗率の金属酸化物薄膜を得ることが可能となる。
【００１９】
また、素子分離領域と酸化物半導体領域としてＩｎと、Ｚｎと、Ｏとを含むアモルファス金属酸化物を用いる場合、室温で作製することができるため、絶縁膜もスパッタ法を用いれば全ての成膜工程を室温で形成できる。また、基板として金属基板やガラス基板はもちろん、プラスチック基板やプラスチックフィルムなどを用いることもできる。
【００２０】
（第１の実施形態：コプラナー型ＴＦＴ）
図２は、本実施形態に係る薄膜トランジスタの一例として、トップゲート構造（コプラナー型）のＴＦＴの構成を示す模式的断面図である。
【００２１】
基板１上に１０１０Ω・ｃｍ以上の高抵抗率を示す金属酸化物層７（高抵抗金属酸化物層）を設ける。その一部を低抵抗化することにより半導体領域２を設け、素子分離領域とチャネル領域が形成される。更に、半導体領域よりも低抵抗化することによりソース領域６、ドレイン領域５を設ける。その際、半導体領域として１０３Ω・ｃｍ以上１０７Ω・ｃｍ以下の抵抗値とすることが望ましい。この抵抗値をとることにより電界効果移動度１ｃｍ２／Ｖｓ以上を得ることができる。また、ソース領域とドレイン領域は、更に低抵抗化し１００Ω・ｃｍ以下であることが望ましい。低抵抗化の手段としては、金属酸化物層に対して水素原子を注入することによる低抵抗化やＸ線など高エネルギー線照射による低抵抗化を実施することができる。
【００２２】
図３は、アモルファスＩｎ−Ｇａ−Ｚｎ−Ｏ膜中に水素イオンを打ち込んだ際の抵抗率の変化を示すグラフである。
【００２３】
水素イオンを１０１８ｃｍ−３から１０１９ｃｍ−３の適量を打ち込むことにより半導体として機能する抵抗に制御することができる。このように半導体領域の水素濃度が素子分離領域の水素濃度よりも大きくする。
【００２４】
この上に酸化物絶縁層からなるゲート絶縁膜３、更にはゲート電極４を設けることにより構成される。こうして、半導体領域のエッチングプロセスを用いることなく、素子分離領域と半導体領域とを一体形成した完全コプラナー型トップゲート薄膜トランジスタを形成することができる。
【００２５】
（第２の実施形態：逆スタガ型ＴＦＴ）
図４は、本実施形態に係るＴＦＴの一例として、ボトムゲート構造（逆スタガ型）のＴＦＴの構成を示す模式的断面図である。
【００２６】
基板１上にゲート電極４を設け、更に、ゲート絶縁膜３、その上に１０１０Ω・ｃｍ以上の高抵抗率を示す金属酸化物層７（高抵抗金属酸化物層）を設ける。その一部を低抵抗化することにより半導体領域２を設け、素子分離領域とチャネル領域が形成される。この上にソース電極６、ドレイン電極５を設けることにより構成される。その際、第１の実施形態と同様に半導体領域として１０３Ω・ｃｍ以上１０７Ω・ｃｍ以下の抵抗値とすることが望ましい。この抵抗値をとることにより電界効果移動度１ｃｍ２／Ｖｓ以上を得ることができる。また、半導体領域の形成を行う低抵抗化プロセスをソース電極６、ドレイン電極５を設けた後から行うことも可能である。
【００２７】
こうして、半導体領域のエッチングプロセスを用いることなく素子分離領域と半導体領域とを一体形成した逆スタガ型ボトムゲート薄膜トランジスタを形成することができる。
【００２８】
また、アモルファスは、測定対象薄膜に、入射角度０．５度程度の低入射角によるＸ線回折を行った場合に明瞭な回折ピークが検出されない（すなわち、ハローパターンが観測される）ことで確認できる。なお、本実施形態において、上記した材料を電界効果型トランジスタの素子分離領域と半導体領域とに用いる場合に、当該素子分離領域と半導体領域とが微結晶状態の構成材料を含むことを除外するものではない。
【００２９】
（第３の実施形態：表示装置）
次に、上記第２の実施形態の薄膜トランジスタの出力端子であるドレインに、有機又は無機のＥＬ素子、液晶素子等の表示素子の電極に接続することで表示装置を構成することができる。以下に表示装置の断面図を用いて具体的な表示装置構成の例を説明する。
【００３０】
図５は、表示装置の例を示す断面図である。
【００３１】
基体１１１上に、ゲート電極１１６、ゲート絶縁膜１１５を形成後、本発明の高抵抗率を示す金属酸化物層１２１（高抵抗金属酸化物層）を形成する。更に、ソース電極１１３と、ドレイン電極１１４を形成後、不活性ガス中でアニールすることで、金属酸化物層の一部を低抵抗化することによりチャネル領域１１２を形成し、ＴＦＴを形成する。そして、ドレイン電極１１４に、層間絶縁膜１１７を介して電極１１８が接続されており、電極１１８は発光層１１９と接し、更に、発光層１１９が電極１２０と接している。かかる構成により、発光層１１９に注入する電流を、ソース電極１１３からドレイン電極１１４にチャネル領域１１２を介して流れる電流値によって制御することが可能となる。したがって、これをＴＦＴのゲート電極１１６の電圧によって制御することができる。ここで、電極１１８、発光層１１９、電極１２０は無機又は有機のＥＬ素子を構成する。
【００３２】
図６は、アモルファスＩｎ−Ｇａ−Ｚｎ−Ｏ膜をアニールした際の抵抗率の変化を示す図である。
【００３３】
次に、具体的な表示装置構成の他の例を説明する。
【００３４】
図７は、表示装置の他の例を示す断面図である。
【００３５】
基体２１１上に、ゲート電極２１６、ゲート絶縁膜２１５を形成後、本発明の高抵抗率を示す金属酸化物層２２１（高抵抗金属酸化物層）を形成する。更に、ソース電極２１３と、ドレイン電極２１４を形成後、不活性ガス中でアニールすることで、酸化物層の一部を低抵抗化することによりチャネル領域２１２を形成し、ＴＦＴを形成する。２１７は、絶縁膜である。
【００３６】
ドレイン電極２１４が延長されて電極２１８を兼ねており、これを高抵抗膜２２２、２２４に挟まれた液晶セルや電気泳動型粒子セル２２３へ電圧を印加する電極２１８とする構成を取ることができる。液晶セルや電気泳動型粒子セル２２３、高抵抗膜２２２及び２２４、電極２１８、電極２２０は表示素子を構成する。これら表示素子に印加する電圧を、ソース電極２１３からドレイン電極２１４にチャネル領域２１２を介して流れる電流値によって制御することが可能となる。したがって、これをＴＦＴのゲート電極２１６の電圧によって制御することができる。ここで表示素子の表示媒体が流体と粒子を絶縁性皮膜中に封止したカプセルであるなら、高抵抗膜２２２，２２４は不要である。
【００３７】
また、上述の２例においては、表示素子を駆動する一対の電極が、基体と平行に設けられた例を図示したが、本実施形態は必ずしも本構成に限定されるものではない。例えば、ＴＦＴの出力端子であるドレイン電極と表示素子の接続が位相幾何的に同一であれば、いずれかの電極もしくは両電極が基体と垂直に設けられていてもよい。
【００３８】
更に、上述の２例においては、表示素子に接続されるＴＦＴを一つだけ図示したが、本発明は必ずしも本構成に限定されるものではない。例えば、図中に示したＴＦＴが本発明による別のＴＦＴに接続されていてもよく、図中のＴＦＴはそれらＴＦＴによる回路の最終段であればよい。
【００３９】
ここで、表示素子を駆動する一対の電極が、基体と平行に設けられた場合、表示素子がＥＬ素子又は反射型液晶素子等の反射型表示素子ならば、いずれかの電極が発光波長又は反射光の波長に対して透明である必要がある。あるいは透過型液晶素子等の透過型表示素子ならば、両電極とも透過光に対して透明である必要がある。
【００４０】
更に、本実施形態のＴＦＴでは、全ての構成体を透明にすることも可能であり、これにより、透明な表示素子を形成することもできる。また、軽量可撓で透明な樹脂製プラスチック基板など低耐熱性基体の上にも、かかる表示素子を設けることができる。
【００４１】
次に、ＥＬ素子（ここでは有機ＥＬ素子）と薄膜トランジスタを含む画素を二次元状に配置した表示装置について説明する。
【００４２】
図８は、有機ＥＬ素子と薄膜トランジスタを含む画素を二次元状に配置した表示装置の構成を示す図である。
【００４３】
３１は有機ＥＬ層３４を駆動するトランジスタであり、３２は画素を選択するトランジスタである。また、コンデンサ３３は選択された状態を保持するためのものであり、共通電極線３７とトランジスタ２のソース部分との間に電荷を蓄え、トランジスタ１のゲートの信号を保持している。画素選択は走査電極線３５と信号電極線３６により決定される。
【００４４】
より具体的に説明すると、画像信号がドライバ回路（不図示）から走査電極線３５を通してゲート電極へパルス信号で印加される。それと同時に、別のドライバ回路（不図示）から信号電極線３６を通してやはりパスル信号でトランジスタ３２へと印加されて画素が選択される。そのときトランジスタ３２がＯＮとなり信号電極線３６とトランジスタ３２のソースの間にあるコンデンサ３３に電荷が蓄積される。これによりトランジスタ３１のゲート電圧が所望の電圧に保持されトランジスタ３１はＯＮになる。この状態は次の信号を受け取るまで保持される。トランジスタ３１がＯＮである状態の間、有機ＥＬ層３４には電圧、電流が供給され続け発光が維持されることになる。
【００４５】
この図８の例では１画素にトランジスタ２ヶ、コンデンサ１ヶの構成であるが、性能を向上させるために更に多くのトランジスタ等を組み込んでも構わない。本質的なのはトランジスタ部分に本発明の低温で形成でき透明のＴＦＴであるＩｎ−Ｇａ−Ｚｎ−Ｏ系のＴＦＴを用いることにより、有効なＥＬ素子が得られる。
【００４６】
次に本発明の実施例について図面を用いて説明する。
【実施例】
【００４７】
（実施例１）
本実施例では、図２に示す実施形態１のコプラナー（トップゲート）型ＭＩＳＦＥＴ素子の形成方法を示す。
【００４８】
先ず、基板１上に１０１０Ω・ｃｍ以上の高抵抗率を示す金属酸化物層７（高抵抗金属酸化物層）を設ける。すなわち、ガラス基板（コーニング社製１７３７）１にスパッタ法で、素子分離領域と半導体領域として用いる厚さ４０ｎｍの金属組成比がＩｎ：Ｇａ：Ｚｎ=１．００：０．９４：０．６５となるアモルファスＩｎ−Ｇａ−Ｚｎ−Ｏ膜を室温形成する。なお、ターゲットとしては、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１の焼結体を用いる。その際、スパッタガスとして酸素アルゴン混合ガスを用い、酸素アルゴン混合ガスの全圧は５．０×１０−１Ｐａであり、酸素分圧は６．５×１０−２Ｐａとする。こうして得られる膜は素子分離領域として機能するために十分な１０１０Ω・ｃｍ以上の高抵抗率の金属酸化物薄膜を得ることが可能となる。
【００４９】
次に、その金属酸化物膜の素子分離領域の上にフォトリソグラフィー法によりマスク形成した後、水素イオンを１０１８ｃｍ−３打ち込むことにより抵抗率１０３Ω・ｃｍの半導体領域２を形成する。更に、半導体領域２の上にフォトリソグラフィー法によりマスク形成した後、水素イオンをドーズ量１０１９ｃｍ−３打ち込むことにより抵抗率１０−１Ω・ｃｍのソース・ドレイン領域５，６を形成する。
【００５０】
その上に、スパッタ法によりａ−ＳｉＯｘによるゲート絶縁膜３を２００ｎｍ形成する。その際、スパッタターゲットにはＳｉＯ２ターゲットを用い、スパッタガスに酸素アルゴン混合ガスを用いる。更に、その上にＴｉ５ｎｍ／Ａｕ４０ｎｍを積層し、フォトリソグラフィー法とリフトオフ法により、ゲート電極（ゲート端子）４を形成する。
【００５１】
このＭＩＳＦＥＴ素子は、電界効果移動度１ｃｍ２／Ｖｓ以上、また、オフ電流１Ｅ−１１（Ａ）以下が可能となる。
【００５２】
以上より、半導体領域のエッチングプロセスを用いることなく素子分離領域と半導体領域を一体形成した完全コプラナー（トップゲート）型ＭＩＳＦＥＴ素子を完成することが可能である。
【００５３】
（実施例２）
本実施例では、図４に示す実施形態２の逆スタガ（ボトムゲート）型ＭＩＳＦＥＴ素子の形成方法を示す。
【００５４】
先ず、ガラス基板１（コーニング社製１７３７）にフォトリソグラフィー法とリフトオフ法を用いＴｉ１０ｎｍ  ／Ａｕ１００ｎｍのゲート電極４を形成した。更に、その上に、スパッタ法によりａ−ＳｉＯｘによるゲート絶縁膜３を１００ｎｍ形成した。その際、スパッタターゲットにはＳｉＯ２ターゲットを用い、スパッタガスに酸素アルゴン混合ガスを用いた。そして、その上に１０１０Ω・ｃｍ以上の高抵抗率を示す金属酸化物層７（高抵抗金属酸化物層）を設ける。すなわち、室温においてスパッタ法で、素子分離領域と半導体領域として用いる厚さ４０ｎｍの金属組成比がＩｎ：Ｇａ：Ｚｎ＝１．００：０．９４：０．６５となるアモルファスＩｎ−Ｇａ−Ｚｎ−Ｏ膜を室温形成する。その際、スパッタガスとして酸素アルゴン混合ガスを用い、酸素アルゴン混合ガスの全圧は５．０×１０−１Ｐａであり、酸素分圧は６．５×１０−２Ｐａとする。こうして得られる膜は素子分離領域として機能するために十分な１０１０Ω・ｃｍ以上の高抵抗率の金属酸化物薄膜を得ることが可能となる。
【００５５】
その後、可視光域の光に透明な絶縁層であるａ−ＳｉＯｘと高抵抗アモルファスＩｎ−Ｇａ−Ｚｎ−Ｏ膜をランプ加熱する。ゲート電極４のみがランプの光を吸収反射するため、ゲート電極上部のみを局所的に１５０℃以上２００℃以下に加熱することが可能となり半導体領域２を形成する。
【００５６】
最後にＡｕ１００ｎｍ／Ｔｉ５ｎｍを電子ビーム蒸着法により成膜し、フォトリソグラフィー法とリフトオフ法によりソース、ドレイン電極５，６を形成する。こうして、半導体領域のエッチングプロセスを用いることなく素子分離領域と半導体領域とを一体形成した図２に示す逆スタガ（ボトムゲート）型ＭＩＳＦＥＴ素子を完成することが可能である。
【００５７】
このＭＩＳＦＥＴ素子は、電界効果移動度１ｃｍ２／Ｖｓ以上、また、オフ電流１Ｅ−１１（Ａ）以下が可能となる。
【００５８】
（実施例３）
本実施例では、図７に示す実施形態３のＴＦＴを用いた表示装置について説明する。ＴＦＴの製造工程は実施例２と同様である。
【００５９】
上記ＴＦＴにおいて、ドレイン電極をなすＩＴＯ膜の島の短辺を１００μｍまで延長し、延長された９０μｍの部分を残し、ソース電極及びゲート電極への配線を確保した上で、ＴＦＴを絶縁層で被覆する。この上にポリイミド膜を塗布し、ラビング工程を施す。一方で、同じくプラスチック基板上にＩＴＯ膜とポリイミド膜を形成し、ラビング工程を施したものを用意し、上記ＴＦＴを形成した基板と５μｍの空隙を空けて対向させ、ここにネマチック液晶を注入する。
【００６０】
更に、この構造体の両側に一対の偏光板を設ける。ここで、ＴＦＴのソース電極に電圧を印加し、ゲート電極の印加電圧を変化させると、ドレイン電極から延長されたＩＴＯ膜の島の一部である３０μｍ×９０μｍの領域のみ、光透過率が変化する。またその透過率は、ＴＦＴがオン状態となるゲート電圧の下ではソース−ドレイン間電圧によっても連続的に変化させることができる。かようにして、図７に対応した、液晶セルを表示素子とする表示装置を作成する。
【００６１】
本実施例において、ＴＦＴを形成する基板として白色のプラスチック基板を用い、ＴＦＴの各電極を金に置き換え、ポリイミド膜と偏光板を廃する構成とする。そして、白色と透明のプラスチック基板の空隙に粒子と流体を絶縁性皮膜にて被覆したカプセルを充填させる構成としてもよい。この構成の表示装置の場合、本ＴＦＴによって延長されたドレイン電極と上部のＩＴＯ膜間の電圧が制御され、よってカプセル内の粒子が上下に移動する。それによって、透明基板側から見た延長されたドレイン電極領域の反射率を制御することで表示を行うことができる。
【００６２】
また、本実施例において、ＴＦＴを複数隣接して形成して、例えば、通常の４トランジスタ１キャパシタ構成の電流制御回路を構成し、その最終段トランジスタの一つを図５のＴＦＴとして、ＥＬ素子を駆動することもできる。例えば、上述のＩＴＯ膜をドレイン電極とするＴＦＴを用いる。そして、ドレイン電極から延長されたＩＴＯ膜の島の一部である３０μｍ×９０μｍの領域に電荷注入層と発光層からなる有機エレクトロルミネッセンス素子を形成する。こうして、ＥＬ素子を用いる表示装置を形成することができる。
【００６３】
（実施例４）
実施例３の表示素子とＴＦＴとを二次元に配列させる。例えば、実施例３の液晶セルやＥＬ素子等の表示素子と、ＴＦＴとを含めて約３０μｍ×１１５μｍの面積を占める画素を、短辺方向に４０μｍピッチ、長辺方向に１２０μｍピッチでそれぞれ７４２５×１７９０個方形配列する。そして、長辺方向に７４２５個のＴＦＴのゲート電極を貫くゲート配線を１７９０本、１７９０個のＴＦＴのソース電極が非晶質金属酸化物半導体膜の島から５μｍはみ出した部分を短辺方向に貫く信号配線を７４２５本設ける。そして、それぞれをゲートドライバ回路、ソースドライバ回路に接続する。更に、液晶表示素子の場合、液晶表示素子と同サイズで位置を合わせＲＧＢが長辺方向に反復するカラーフィルタを表面に設ければ、約２１１ｐｐｉでＡ４サイズのアクティブマトリクス型カラー画像表示装置を構成することができる。
【００６４】
また、ＥＬ素子においても、一つのＥＬ素子に含まれる２ＴＦＴのうち第一ＴＦＴのゲート電極をゲート線に配線し、第二ＴＦＴのソース電極を信号線に配線し、更に、ＥＬ  素子の発光波長を長辺方向にＲＧＢで反復させる。こうすることで、同じ解像度の発光型カラー画像表示装置を構成することができる。
【００６５】
ここで、アクティブマトリクスを駆動するドライバ回路は、画素のＴＦＴと同じ本発明のＴＦＴを用いて構成してもよいし、既存のＩＣチップを用いてもよい。
【産業上の利用可能性】
【００６６】
本発明に係る薄膜トランジスタ（ＴＦＴ）からなる電子素子は、ＬＣＤや有機ＥＬディスプレイのスイッチング素子として応用することができる。また、プラスチックフィルムをはじめとするフレキシブル素材に低温でＴＦＴの全てのプロセスを形成することが可能であり、フレキシブル・ディスプレイを始め、ＩＣカードやＩＤタグなどに幅広く応用できる。
【図面の簡単な説明】
【００６７】
【図１】本発明の複数個のＴＦＴからなる電子素子を表示装置に用いた場合、素子間分離膜の抵抗率を変数としてリーク電流を示すグラフ
【図２】実施形態１に係るＴＦＴの一例として、トップゲート構造（コプラナー型）のＴＦＴの構成を示す模式的断面図
【図３】アモルファスＩｎ−Ｇａ−Ｚｎ−Ｏ膜中に水素イオンを打ち込んだ際の抵抗率の変化を示すグラフ
【図４】実施形態２に係るＴＦＴの一例として、ボトムゲート構造（逆スタガ型）のＴＦＴの模式的断面図
【図５】表示装置の例を示す断面図
【図６】アモルファスＩｎ−Ｇａ−Ｚｎ−Ｏ膜をアニールした際の抵抗率の変化を示す図
【図７】表示装置の他の例を示す断面図
【図８】有機ＥＬ素子と薄膜トランジスタを含む画素を二次元状に配置した表示装置の構成を示す図
【符号の説明】
【００６８】
１…基板
２…半導体領域
３…ゲート絶縁膜
４…ゲート電極
５…ドレイン電極
６…ソース電極
７…金属酸化物層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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