(57)【要約】 【課題】ゲート絶縁膜に起因する問題を排除し、微細化に適した電界効果トランジスタを含む半導体装置を提供する。【解決手段】半導体で形成されるチャネル領域１０２と、チャネル領域１０２上に形成されるゲート電極３１０と、チャネル領域１０２を挟んで両側に形成される同一導電型を有するソース領域２１０およびドレイン領域２２０とを具備する電界効果トランジスタを含む半導体装置であって、ゲート電極３２０が金属原子を含有する導電体によって形成され、チャネル領域１０２の少なくとも一部とゲート電極３１０が接触しており、チャネル領域１０２と、ソース領域２１０およびドレイン領域２２０が異なる導電型を有することを特徴とする半導体装置。【選択図】図１
2008085218.tif 000002
【特許請求の範囲】
【請求項１】
半導体で形成されるチャネル領域と、
前記チャネル領域上に形成されるゲート電極と、
前記チャネル領域を挟んで両側に形成され、同一導電型を有するソース領域およびドレイン領域とを具備する電界効果トランジスタを含む半導体装置であって、
前記ゲート電極が金属原子を含有する導電体で形成され、
前記チャネル領域の少なくとも一部と前記ゲート電極が接触しており、
前記チャネル領域と、前記ソース領域およびドレイン領域が異なる導電型を有することを特徴とする半導体装置。
【請求項２】
半導体で形成されるチャネル領域と、
前記チャネル領域上に形成されるゲート電極と、
前記チャネル領域を挟んで両側に形成され、同一導電型を有するソース領域およびドレイン領域とを具備する電界効果トランジスタを含む半導体装置であって、
前記半導体が真性半導体であり、
前記ゲート電極が金属原子を含有する導電体で形成され、
前記チャネル領域の少なくとも一部と前記ゲート電極が接触していることを特徴とする半導体装置。
【請求項３】
前記ゲート電極の一部が、前記ソース領域およびドレイン領域と接触していることを特徴とする請求項１または請求項２記載の半導体装置。
【請求項４】
前記チャネル領域と前記ゲート電極間のコンタクト抵抗率ρｃ，ｇａｔｅを、ゲート電流をＪｇ、ゲート電圧をＶｇとした時、
【数１】
2008085218.tif 000011
と定義し、
前記ゲート電極のコンタクト特性長λｃ，ｇａｔｅを、前記チャネル領域のシート抵抗をρｃｈとした時、
【数２】
2008085218.tif 000012
と定義した場合に、前記チャネル領域のチャネル長Ｌｃｈと前記ゲート電極の特性長λｃ，ｇａｔｅが、Ｌｃｈ＜１．１９９６７９×λｃ，ｇａｔｅの関係を充足するように、前記チャネル領域のチャネル長Ｌｃｈ、前記ゲート電極の材料、前記半導体および前記チャネル領域の不純物濃度が選択されていることを特徴とする請求項１または請求項２記載の半導体装置。
【請求項５】
前記ゲート電極の前記チャネル領域に接触する部分が、Ｓｉ（シリコン）上にエピタキシャル成長する性質を有する金属シリサイドであることを特徴とする請求項１または請求項２記載の半導体装置。
【請求項６】
前記半導体が、Ｇｅ（ゲルマニウム）であることを特徴とする請求項１または請求項２記載の半導体装置。
【請求項７】
前記半導体が、III−V族半導体であることを特徴とする請求項１または請求項２記載の半導体装置。  
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に係り、特に電界効果トランジスタを含む半導体装置に関する。
【背景技術】
【０００２】
今日の情報化社会を支えているのは半導体素子が集積されたＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｅｄ  ｃｉｒｃｕｉｔ）である。そして、現在のＬＳＩの基本素子は、金属酸化物半導体電界効果トランジスタ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ：ＭＯＳＦＥＴ）である。
従来、ＬＳＩの高性能化・高集積化のために、このＭＯＳＦＥＴを比例縮小することにより、動作速度を向上させるとともに微細化してきた。そして、比例縮小の際には、ＭＯＳＦＥＴのチャネル領域とゲート電極間に介在するゲート絶縁膜の薄膜化も必要となっていた。
【０００３】
もっとも、従来ゲート絶縁膜として用いられてきたシリコン酸化膜や高誘電体（ｈｉｇｈ−ｋ）膜では、薄膜化に伴い多くの問題が顕在化してきた。
その一つが、ゲート絶縁膜起因の散乱によるキャリア移動度の低下である。例えば、ゲート絶縁膜とチャネル領域界面のラフネスや、ゲート絶縁膜中の固定電荷等により、チャネルを走行するキャリアが散乱される。この散乱によりキャリアの移動度が低下して、ＭＯＳＦＥＴの高速動作の制限要因となる。このゲート絶縁膜起因の散乱は、特に、シリコン酸化膜以降のゲート絶縁膜として期待される高誘電体（ｈｉｇｈ−ｋ）膜において顕著となる（非特許文献１）。
また、携帯機器の普及等により市場では、低消費電力のＬＳＩが望まれている。しかしながら、ゲート絶縁膜が存在する限り、ＭＯＳＦＥＴ動作時にゲート電圧のゲート絶縁膜における電圧降下が生じる。このため、結果的にチャネルを空乏化してキャリアを誘起するためのゲート電圧寄与分が減少し、電源電圧の低電圧化、すなわち低消費電力化の制限要因となる。
また、トランジスタのスイッチング特性の指標であるＳ−ｆａｃｔｏｒ（Ｓｕｂｔｈｒｅｓｏｌｄ  ｓｗｉｎｇ  ｆａｃｔｏｒ)も、ゲート絶縁膜が存在する限りゲート絶縁膜容量に起因する増分が存在する。したがって、ゲート絶縁膜は、Ｓ−ｆａｃｔｏｒを低減してＭＯＳＦＥＴを高性能化する際の制限要因となる。
さらに、ＬＳＩにおいては、ゲート絶縁膜の膜厚ばらつきによる動作特性ばらつきも大きな問題の一つである。
加えて、ＬＳＩの信頼性の観点からみれば、ゲート絶縁膜へのキャリアトラップによる閾値変動に伴う特性劣化や、ゲート絶縁膜破壊による動作不良等、ゲート絶縁膜起因の問題が山積している。
【０００４】
一方、以前には、金属ゲート電極を半導体領域とショットキー接触させ、ゲート電極直下の空乏層幅を調節することで、半導体領域を流れる多数キャリア量を制御するゲート絶縁膜のない金属半導体電界効果トランジスタ（Ｍｅｔａｌ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ：ＭＥＳＦＥＴ）も検討されていた（非特許文献２）。
【非特許文献１】Ｓ．Ｓａｉｔｏ  ｅｔ  ａｌ．，Ｔｅｃｈ  Ｄｉｇ．Ｉｎｔ．Ｅｌｅｃ．Ｄｅｖ．Ｍｔｇ．（２００３）
【非特許文献２】Ｓ．Ｍ．Ｓｚｅ，”Ｐｈｙｓｉｃｓ  ｏｆ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｄｅｖｉｃｅｓ  ２ｎｄ  ｅｄ．”，Ｗｉｌｅｙ，Ｎｅｗ  Ｙｏｒｋ（１９８１）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上記のように、ＭＯＳＦＥＴの比例縮小を行い、ＬＳＩの高性能化・高集積化を図っていく上で、ゲート絶縁膜の存在およびその薄膜化に伴う問題が顕在化してきている。また、ゲート酸化膜を有しない従来型のＭＥＳＦＥＴは、ゲート電極側から伸びる空乏層で、空乏層の下を流れる多数キャリア量を制御するという構造上、微細化には不向きである。
【０００６】
本発明は、上記事情を考慮してなされたものであり、その目的とするところは、ゲート絶縁膜に起因する問題を排除し、微細化に適した電界効果トランジスタを含む半導体装置を提供することにある。
【課題を解決するための手段】
【０００７】
本発明の一態様の半導体装置は、
半導体で形成されるチャネル領域と、
前記チャネル領域上に形成されるゲート電極と、
前記チャネル領域を挟んで両側に形成され、同一導電型を有するソース領域およびドレイン領域とを具備する電界効果トランジスタを含む半導体装置であって、
前記ゲート電極が金属原子を含有する導電体で形成され、
前記チャネル領域の少なくとも一部と前記ゲート電極が接触しており、
前記チャネル領域と、前記ソース領域およびドレイン領域が異なる導電型を有することを特徴とする。
【０００８】
また、本発明の一態様の半導体装置は、
半導体で形成されるチャネル領域と、
前記チャネル領域上に形成されるゲート電極と、
前記チャネル領域を挟んで両側に形成され、同一導電型を有するソース領域およびドレイン領域とを具備する電界効果トランジスタを含む半導体装置であって、
前記半導体が真性半導体であり、
前記ゲート電極が金属原子を含有する導電体で形成され、
前記チャネル領域の少なくとも一部と前記ゲート電極が接触していることを特徴とする。
【０００９】
ここで、前記ゲート電極の一部が、前記ソース領域およびドレイン領域と接触していることが望ましい。
【００１０】
ここで、前記チャネル領域と前記ゲート電極間のコンタクト抵抗率ρｃ，ｇａｔｅを、ゲート電流をＪｇ、ゲート電圧をＶｇとした時、
【数３】
2008085218.tif 000003
と定義し、
前記ゲート電極のコンタクト特性長λｃ，ｇａｔｅを、前記チャネル領域のシート抵抗をρｃｈとした時、
【数４】
2008085218.tif 000004
と定義した場合に、前記チャネル領域のチャネル長Ｌｃｈと前記ゲート電極の特性長λｃ，ｇａｔｅが、Ｌｃｈ＜１．１９９６７９×λｃ，ｇａｔｅの関係を充足するように、前記チャネル領域のチャネル長Ｌｃｈ、前記ゲート電極の材料、前記半導体および前記チャネル領域の不純物濃度が選択されていることが望ましい。
【００１１】
ここで、前記半導体が、Ｇｅ（ゲルマニウム）であることが望ましい。
【００１２】
ここで、前記ゲート電極の前記チャネル領域に接触する部分が、Ｓｉ（シリコン）上にエピタキシャル成長する性質を有する金属シリサイドであることが望ましい。
【００１３】
ここで、前記半導体が、III−V族半導体であることが望ましい。
【発明の効果】
【００１４】
本発明によれば、ゲート絶縁膜に起因する問題を排除し、微細化に適した電界効果トランジスタを含む半導体装置を提供することが可能となる。
【発明を実施するための最良の形態】
【００１５】
発明者らは、ＬＳＩの高性能化・高集積化を妨げる、ゲート絶縁膜に起因した問題を排除するため、ゲート絶縁膜を有しない電界効果トランジスタについて検討を続けてきた。そして、金属原子を含む導電体からなるゲート電極と、半導体で形成されるチャネル領域が接触する構造の素子がトランジスタ動作することを見出した。本発明は、この知見に基づく微細化に適した電界効果トランジスタを含む半導体装置であることを最大の特徴とする。
以下、図面を用いて本発明の実施の形態について説明する。
【００１６】
（第１の実施の形態）
図１は、本発明の第１の実施の形態に係る半導体装置の構成要素である電界効果トランジスタの素子構造を示す断面図である。
【００１７】
埋め込み酸化膜（Ｂｕｒｉｅｄ  Ｏｘｉｄｅ：ＢＯＸ層）１０５上のｐ型シリコン基板１００上に、金属原子を含む材料、例えば、ＮｉＳｉ（ニッケルモノシリサイド）で形成されるゲート電極３１０が形成されている。
【００１８】
ゲート電極３１０の両側面には、シリコン窒化膜のゲート側壁絶縁膜８０２が形成されている。そして、ゲート電極３１０下のチャネル領域１０２を挟んで両側には、ソース領域およびドレイン領域が形成されている。ソース領域は、ｎ型の拡散層２１０と、例えば、ＮｉＳｉ（ニッケルモノシリサイド）からなるソース電極４１０で形成されている。また、ドレイン領域も同様に、ｎ型の拡散層２２０と、例えば、ＮｉＳｉ（ニッケルモノシリサイド）からなるドレイン電極４２０で形成されている。そして、本実施の形態において、ソース領域のｎ型の拡散層２１０と、ドレイン領域のｎ型の拡散層２２０は、ゲート電極３１０とオーバーラップし、それらの一部同士が接触している。
【００１９】
そして、本実施の形態の電界効果トランジスタにおいては、チャネル領域１０２とゲート電極３１０とが直接的に接触をしている。
なお、本実施の形態における、チャネル領域１０２とゲート電極３１０との金属半導体（ＭＳ）接触は、必ずしも整流性を有するいわゆるショットキー接触でなくとも、整流性のないオーミック接触であっても構わない。もっとも、チャネル領域１０２−ゲート電極３１０間を流れるゲート電流を低減させる観点からは、整流性を有するショットキー接触であることが望ましい。
【００２０】
以上のような構造を有する電界効果トランジスタ（以後、Ｓｈｏｔｔｋｙ  Ｃｏｎｔａｃｔ  Ｔｒａｎｓｉｓｔｏｒ：ＳＣＧトランジスタともいう）について、Ｖｇ（ゲート電圧）−Ｉｄ（ドレイン電流）特性をシミュレーションした結果を図２に示す。
シミュレーションにおいては、チャネル領域のｐ型不純物濃度を１Ｅ１５ａｔｏｍｓ／ｃｍ３、チャネル領域とゲート電極間のショットキー障壁高さΦＢを０．６ｅＶ、ソース・ドレイン拡散層のｎ型不純物濃度を１Ｅ２０ａｔｏｍｓ／ｃｍ３とした。また、ゲート長を１０ｎｍ、ゲート電極とソース・ドレイン拡散層とのオーバーラップ量をそれぞれ３ｎｍ、ゲート電極とソース・ドレイン電極との距離をそれぞれ２０ｎｍとした。そして、Ｖｓ（ソース電圧）＝０Ｖ、Ｖｄ（ドレイン電圧）＝０．５Ｖ、Ｖｓｕｂ（基板電圧）＝０Ｖとした。温度は室温（３００Ｋ）とした。
【００２１】
図２から、Ｖｇの増減に伴いＩｄが増減しており、本構造の素子がトランジスタ動作をすることが明らかである。
本素子が、トランジスタ動作をするのは、ゲート電極に正の電圧を印加させていくことにより、図１のｐ型シリコン基板１００のチャネル領域１０２中の空乏層を広げていき、チャネル領域１０２表面に少数キャリアである電子を誘起し、この少数キャリアがチャネル長方向の電界により移動することによると考えられる。このような、少数キャリアをキャリアとするトランジスタ動作形態は、従来の多数キャリアをキャリアとするＭＥＳＦＥＴとはまったく異なっている。
【００２２】
なお、キャリアである電子の走行位置が、半導体で形成されるチャネル領域１０２であるのか、あるいは、ゲート電極３１０中であるのかを検証するために、チャネル領域を絶縁体に置き換えて同様のシミュレーションを実行した。この結果、図２に見られるようなトランジスタ動作は確認されなかった。したがって、本実施の形態の素子構造において、電子はゲート電極３１０中を走行するのではなく、半導体で形成されたチャネル領域１０２中を走行していることが確認された。
【００２３】
もっとも、本実施の形態の構成要素であるＳＣＧトランジスタ．では、Ｉｇ（ゲート電流）も通常のＭＯＳＦＥＴと比較すると大きくなっている。これは、チャネル領域表面に誘起された電子が、チャネル長方向の電界によって、ソース領域からドレイン領域に到達する前に、障壁となるゲート絶縁膜がないため、チャネル領域表面よりもポテンシャルの低いゲート電極側に落ち込むためであると考えられる。
このように、本ＳＣＧトランジスタにおいて、Ｉｇ（ゲート電流）は従来技術のＭＯＳＦＥＴに比べ大きい。しかし、上記シミュレーション結果からも明らかなように、ゲート絶縁膜がないためＩｇ（ゲート電流）は大きくとも、ＳＣＧトランジスタは十分トランジスタ動作をしている。
このトランジスタ動作についてより解析的に考察すると以下のようになる。
【００２４】
まず、チャネル領域とゲート電極間のコンタクト抵抗率ρｃ，ｇａｔｅを、
【数５】
2008085218.tif 000005
と定義する。ここで、Ｊｇはゲート電流、Ｖｇはゲート電圧、ΦＢはショットキー障壁高さ、ｍ＊は電子の有効質量、εｓｕｂは基板の誘電率、Ｎｓはキャリア濃度である。
【００２５】
更に、このコンタクト抵抗率ρｃ，ｇａｔｅを用いて、ゲート電極のコンタクト特性長λｃ，ｇａｔｅを、
【数６】
2008085218.tif 000006
と定義する。
ここで、ρｃｈはチャネル領域のシート抵抗である。
【００２６】
この場合に、ゲート電極のコンタクト抵抗Ｒｃ，ｇａｔｅは、
【数７】
2008085218.tif 000007
と表すことが可能である。ここで、Ｗはトランジスタのチャネル幅、Ｌｃｈはトランジスタのチャネル長である。
すなわち、ゲート電極のコンタクト抵抗Ｒｃ，ｇａｔｅは、Ｌｃｈとコンタクト特性長λｃ，ｇａｔｅの大小関係により２つの極限形を持つ（（式４）、（式５））。
【００２７】
図３を用いて、これらの極限形の有する意味について説明する。極限形の一つは、図３（ａ）に示すように、Ｌｃｈ＞＞λｃ，ｇａｔｅの場合である。この場合には、ソース領域からのほとんどの電流が、ゲート電極端に流れ込むため、コンタクト抵抗Ｒｃ，ｇａｔｅは、Ｌｃｈに依存しない量となる。この場合には、ドレイン領域に流れ込む電流は極めて少なくなる。もう一方の極限形は、図３（ｂ）に示すように、Ｌｃｈ＜＜λｃ，ｇａｔｅの場合である。この場合には、電流がゲート電極領域全体に均一に流れ、コンタクト抵抗Ｒｃ，ｇａｔｅは、Ｌｃｈに依存する量となる。そして、ソース領域からの電流の多くの成分が、ドレイン領域まで流れ込むことになる。
このように、Ｌｃｈ＞＞λｃ，ｇａｔｅの場合は良好なトランジスタ動作が期待されず、Ｌｃｈ＜＜λｃ，ｇａｔｅの場合には良好なトランジスタ動作が保障されることになる。
【００２８】
次に、上記極限形でない場合のトランジスタ動作について考察すると下記のようになる。
まず、良好なトランジスタ動作というものは、Ｉｄ（ドレイン電流）が、Ｉｇ（ゲート電流）を上回ることと定義できる。すなわち、ＩｄをＳｉｇｎａｌ、ＩｇをＮｏｉｓｅとし、この比がＳ／Ｎ＝Ｉｄ／Ｉｇ＞１であると表すことができる。この関係を抵抗で表すと、ゲート電極のコンタクト抵抗Ｒｃｏ（Ｒｃ，ｇａｔｅ）がチャネル抵抗Ｒｃｈよりも大きい、つまりＲｃｏ＞Ｒｃｈの場合である。ここで、チャネルのシート抵抗ρｃｈは、
【数８】
2008085218.tif 000008
と表される。単位は（Ω／□）である。
したがって、（式３）と（式６）より、
【数９】
2008085218.tif 000009
となる。
この（式７）が充足されるためには、チャネル長Ｌｃｈと前記ゲート電極の特性長λｃ，ｇａｔｅが、
Ｌｃｈ＜１．１９９６７９×λｃ，ｇａｔｅ
の関係を充足するように、チャネル領域のチャネル長Ｌｃｈ、ゲート電極の材料、半導体およびチャネル領域の不純物濃度が選択されていることが必要となる。
したがって、良好なトランジスタ動作を保障する観点からは、チャネル長Ｌｃｈと前記ゲート電極の特性長λｃ，ｇａｔｅが、Ｌｃｈ＜１．１９９６７９×λｃ，ｇａｔｅの関係を充足するように、チャネル領域のチャネル長Ｌｃｈ、ゲート電極の材料、半導体およびチャネル領域の不純物濃度が選択されていることが望ましい。
【００２９】
ここで、Ｌｃｈ＜１．１９９６７９×λｃ，ｇａｔｅは（式２）より、
ρｃ，ｇａｔｅ＞（１．１９９６７９）−２×ρｃｈ×Ｌｃｈ２
と変形できる。
このρｃｈはｎ型電界効果トランジスタでは２０００（Ω／□）程度である。したがって、例えば、Ｌｃｈ＝１０ｎｍ世代のｎ型ＳＣＧトランジスタでは、良好なトランジスタ動作を保障するためには、ρｃ，ｇａｔｅ＞１．３９Ｅ−９（Ωｃｍ２）が要求される。また、Ｌｃｈ＝１００ｎｍ世代のｎ型ＳＣＧトランジスタでは、ρｃ，ｇａｔｅ＞１．３９Ｅ−７（Ωｃｍ２）が要求される。
この点、通常の金属半導体界面（ＭＳ界面）では、コンタクト抵抗率ρｃは１Ｅ−８（Ωｃｍ２）より大きいため、Ｌｃｈ＝１０ｎｍ世代のｎ型ＳＣＧトランジスタでは、良好なトランジスタ動作が可能である。一方、Ｌｃｈ＝１００ｎｍ世代のｎ型ＳＣＧトランジスタについては、上記条件を充足するよう適切なゲート電極材料の選択が必要となる。
【００３０】
次に、本実施の形態の構成要素となるｎ型ＳＣＧトランジスタについて、低温（１５０Ｋ）での動作をシミュレーションした結果を図４に示す。低温（１５０Ｋ）にした以外は、図２の結果を算出するために行ったシミュレーションと同一の条件で計算した。図４から、明らかなように、３００Ｋ（図２）から１５０Ｋ（図４）にすることによって、Ｉｄ（ドレイン電流）には大きな変化がないが、Ｉｇ（ゲート電流）が大きく低減されている。
図５にＶｇ＝０．４Ｖの時のＩｇの温度依存性を示す。やはり、温度が下がると共に、Ｉｄが低減しており、３００Ｋから１５０Ｋにすることにより、約一桁Ｉｇが減少している。このように、Ｉｇが低温で低減する理由としては、電子の熱励起によるゲート電極側への流入が、低温下で抑制されることが考えられる。したがって、本実施の形態の構成要素となるｎ型ＳＣＧトランジスタは低温下での使用により、ＬＳＩの消費電力を一層抑制することが可能となる。
【００３１】
図６には、本実施の形態のＳＣＧトランジスタと従来技術のＭＯＳＦＥＴとのＳ−ｆａｃｔｏｒとの比較をシミュレーションした結果を示す。ここで、Ｓ−ｆａｃｔｏｒとは、Ｉｄ（ドレイン電流）を一桁増加させるのに必要なＶｇ（ゲート電圧）であり、トランジスタのスイッチング特性の指標となる量である。図６（ａ）が、本実施の形態のＳＣＧトランジスタ、図６（ｂ）が従来技術のＭＯＳＦＥＴの計算結果を示している。なお、ＳＣＧトランジスタについては、図２のＶｇ−Ｉｄ特性を導出したのと同一の条件で計算を行った。また、従来技術のＭＯＳＦＥＴについては、ＳＣＧトランジスタにＥＯＴ（Ｅｑｕｉｖａｌｅｎｔ  Ｏｘｉｄｅ  Ｔｈｉｃｋｎｅｓｓ）にして、０．４ｎｍのゲート絶縁膜を追加した条件で計算を行った。ＳＣＧトランジスタの場合、Ｓ−ｆａｃｔｏｒは８５ｍＶ／ｄｅｃａｄｅとなり、従来技術のＭＯＳＦＥＴの９２ｍＶ／ｄｅｃａｄｅに対し、スイッチング特性の向上が見られる。
ここで、Ｓ−ｆａｃｏｒは、
【数１０】
2008085218.tif 000010
で表される。そして、ＳＣＧトランジスタの場合はゲート絶縁膜がないため、絶縁膜の容量Ｃｏｘを∞とみなすことができ、（式８）中、斜線を引いた部分の項が０となる。このために、ＳＣＧトランジスタでは、従来技術のＭＯＳＦＥＴに比べて、Ｓ−ｆａｃｔｏｒが低下すると理解できる。
以上のように、ＳＣＧトランジスタにおいては、ゲート絶縁膜がないことによって、Ｓ−ｆａｃｔｏｒが抑制され、トランジスタのスイッチング特性が向上するという作用・効果が得られる。  
【００３２】
また、ゲート絶縁膜が存在する従来技術のＭＯＳＦＥＴでは、動作時にゲート電圧のゲート絶縁膜での電圧降下が生じる。このため、チャネルを空乏化してキャリアを誘起するためのゲート電圧寄与分が減少し、電源電圧の低電圧化、すなわち低消費電力化の制限要因となる。これに対し、ＳＣＧトランジスタにおいては、ゲート絶縁膜がないことから、ゲート電圧のゲート絶縁膜での電圧降下が生じない。したがって、ＳＣＧトランジスタを適用することにより、ゲート電圧を、すべてチャネルを空乏化してキャリアを誘起するための電圧として寄与させることが出来る。よって、ＳＣＧトランジスタの適用により、ＬＳＩの電源電圧の低電圧化、すなわち低消費電力化を可能にするという作用・効果が得られる。  
【００３３】
さらに、本実施の形態の構成要素であるＳＣＧトランジスタは、ゲート絶縁膜を有しないため、従来技術のＭＯＳＦＥＴのゲート絶縁膜起因の問題をすべて排除することが可能となる。すなわち、ＳＣＧトランジスタを用いたＬＳＩにおいては、ゲート絶縁膜がないため、ゲート絶縁膜の膜厚ばらつきによる動作特性ばらつき、あるいは、ゲート絶縁膜へのキャリアトラップによる閾値変動に伴う特性劣化や、ゲート絶縁膜破壊による動作不良等の信頼性不良の発生等を防止することが可能となる。
【００３４】
また、ゲート電極材料については、ＮｉＳｉ（ニッケルモノシリサイド）を例に、説明したが、ゲート電極材料はＮｉＳｉに限らず、ＴｉＳｉ２、ＣｏＳｉ２、ＷＳｉ２、ＴａＳｉ２その他の金属シリサイドを適用することが可能である。さらに、ゲート電極材料は、必ずしも、金属シリサイドでなくとも、金属炭化物、金属窒化物、金属酸化物等の金属化合物でも良く、金属単体でも良い。一般にＭＳ（金属半導体）界面に形成されるショットキーバリア高さは、金属の種類によらずある一定値を示す傾向にあるため、（式１）、（式３）に示したように、ゲート電極／半導体界面に必ずある一定量のコンタクト抵抗を含む。そのため、どのようなゲート電極材料を用いても（式７）を使って説明したような条件を満たす半導体基板、チャネル長を選択することでトランジスタ動作を行うことが可能となる。
もっとも、上述のように、ゲート電流（Ｉｇ）を低減する簡単からは、ゲート電極／半導体界面は整流性を有する界面であることが望ましい。
【００３５】
そして、本実施の形態においては、ｎ型ＳＣＧトランジスタを例に説明したが、本実施の形態のｎ型ＳＣＧトランジスタと同様の構造を有するｐ型ＳＣＧトランジスタにおいても、ｎ型ＳＣＧトランジスタと同様の作用・効果を得ることが可能である。
すなわち、図１において、シリコン基板１００をｎ型シリコンに、ソース領域の拡散層２１０、ドレイン領域の拡散層２２０をｐ型拡散層に置き換えることにより、ｐ型ＳＣＧトランジスタとして機能する。そして、ゲート電極３１０材料としては、例えば、金属シリサイドであれば、ＮｉＳｉに限らず、ＴｉＳｉ２、ＣｏＳｉ２、ＷＳｉ２、ＴａＳｉ２、ＰｄＳｉ、ＰｔＳｉ等を適用することが可能である。また、金属であれば、例えば、ＴｉＮ等を適用することが可能である。
【００３６】
ここで、ｐ型ＳＣＧトランジスタにおいて、上記Ｓ／Ｎ比がＳ／Ｎ＞１となり、良好なトランジスタ動作を有する条件について検討する。上述の通り、Ｓ／Ｎ＞１となるためには、
ρｃ，ｇａｔｅ＞（１．１９９６７９）−２×ρｃｈ×Ｌｃｈ２
を充足することが必要である。
このρｃｈはｐ型電界効果トランジスタでは７０００（Ω／□）程度である。
したがって、例えば、Ｌｃｈ＝１０ｎｍ世代のｐ型ＳＣＧトランジスタでは、良好なトランジスタ動作を保障するためには、ρｃ，ｇａｔｅ＞５．５６Ｅ−９（Ωｃｍ２）が要求される。また、Ｌｃｈ＝１００ｎｍ世代のｎ型ＳＣＧトランジスタでは、ρｃ，ｇａｔｅ＞５．５６Ｅ−７（Ωｃｍ２）が要求される。
この点、通常の金属半導体界面（ＭＳ界面）では、ｎ型ＳＣＧトランジスタの同様の検討の際に記述したとおり、コンタクト抵抗率ρｃは１Ｅ−８（Ωｃｍ２）より大きいため、Ｌｃｈ＝１０ｎｍ世代のｐ型ＳＣＧトランジスタでは、良好なトランジスタ動作が可能である。一方、Ｌｃｈ＝１００ｎｍ世代のｐ型ＳＣＧトランジスタについては、上記条件を満たす適切なゲート電極材料の選択が必要となる。
【００３７】
次に、本実施の形態のＳＣＧトランジスタを含む半導体装置の製造方法について、図７〜図１２を参照して説明する。
【００３８】
まず、図７に示すように、埋め込み酸化膜（Ｂｕｒｉｅｄ  Ｏｘｉｄｅ：ＢＯＸ層）１０５上の面方位（１００）面のｐ型シリコン１００上に、ダミーゲート電極３０２となるポリシリコン膜を減圧化学的気相堆積（以下ＬＰ−ＣＶＤともいう）法によって１００〜１５０ｎｍ程度堆積する。続いて、リソグラフィー技術および反応性イオンエッチング（以下ＲＩＥともいう）等のエッチング技術により、ダミーゲート電極３０２をパターン形成する。必要ならば、ここで１〜２ｎｍのポスト酸化を行う。
【００３９】
次に、図８に示すように、シリコン窒化膜をＬＰ−ＣＶＤ法によって２０ｎｍ程度堆積した後、ＲＩＥ法によってエッチバックすることにより、シリコン窒化膜をダミーゲート電極３０２の側面部にのみ残す。これにより、ゲート側壁絶縁膜８０２を形成する。
【００４０】
次に、図９に示すように、不純物としてドーズ２×１０１５ｃｍ―２程度のＡｓを２ＫｅＶ程度でイオンインプランテーションして、ｎ型のソース領域の拡散層２１０およびドレイン領域の拡散層２２０を形成する。ここで、１０３０〜１０５０℃のスパイクアニールを行い、不純物の活性化を行う。
【００４１】
次に、シリコン基板１００表面を希フッ酸などによって洗浄後、図１０に示すようにＮｉを７〜１１ｎｍ程度スパッタし、３５０℃で３０秒程度熱処理を行うことにより、ソース、ドレイン領域およびダミーゲート電極３０２のシリコンをシリサイド化する。このとき、ダミーゲート電極３０２は、シリコン基板１００に達するまで完全にシリサイド化され、ゲート電極３１０が形成される。また、ソース電極４１０、ドレイン電極４２０が形成される。
【００４２】
その後、図１１に示すように、ウェットエッチングにより、未反応のＮｉを除去する。
【００４３】
さらに、図１２に示すように、例えば、シリコン酸化膜を堆積しＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）で平坦化し、層間膜８１０を形成する。
以上の製造方法により、本実施の形態のＳＣＧトランジスタを含む半導体装置が形成可能である。
【００４４】
（第２の実施の形態）
本発明の第２の実施の形態に係る半導体装置は、その構成要素であるＳＣＧトランジスタのチャネル領域が真性半導体である以外は、第１の実施の形態と同様であるので記述を省略する。
【００４５】
図１３は、本実施の形態に係る半導体装置の構成要素である電界効果トランジスタの素子構造を示す断面図である。
【００４６】
埋め込み酸化膜（Ｂｕｒｉｅｄ  Ｏｘｉｄｅ：ＢＯＸ層）１０５上の真性シリコン基板１１０上に、金属原子を含む導電体材料、例えば、ＮｉＳｉ（ニッケルモノシリサイド）で形成されるゲート電極３１０が形成されている。
【００４７】
ゲート電極３１０の両側面には、シリコン窒化膜のゲート側壁絶縁膜８０２が形成されている。そして、ゲート電極３１０下のチャネル領域１０３を挟んで両側には、ソース領域およびドレイン領域が形成されている。ソース領域は、ｎ型の拡散層２１０と、例えば、ＮｉＳｉ（ニッケルモノシリサイド）からなるソース電極４１０で形成されている。また、ドレイン領域も同様に、ｎ型の拡散層２２０と、例えば、ＮｉＳｉ（ニッケルモノシリサイド）からなるドレイン電極４２０で形成されている。そして、本実施の形態において、ソース領域のｎ型の拡散層２１０と、ドレイン領域のｎ型の拡散層２２０は、ゲート電極３１０とオーバーラップし、それらの一部同士が接触している。
【００４８】
そして、ｎ型およびｐ型不純物を含有しない真性半導体からなるチャネル領域１０３とゲート電極３１０とは金属半導体接触（ＭＳ接触）をしている。本実施の形態の場合には、この真性シリコン基板と、ＮｉＳｉで形成されるゲート電極３１０とが接触している。
【００４９】
真性シリコンによりチャネル領域１０３を形成した場合、ｎ型およびｐ型不純物を含有するシリコンでチャネル領域を形成する場合と異なり、不純物によるキャリアの散乱が生じない。したがって、キャリアである電子の移動度が大きくなる。また、このようにソース・ドレイン間を無散乱でキャリアが伝導する、いわゆるバリスティック伝導の場合、キャリアである電子が、走行方向と直角方向のゲート電極側に向かう確率が減少する。よって、ゲート電流の抑制も期待できる。
したがって、本実施の形態により、第１の実施の形態の作用・効果に加えて、ＳＣＧトランジスタのＩｄ（ドレイン電流）を増加させ、ＬＳＩの高性能化を図ることが可能となる。さらに、Ｉｇ（ゲート電流）の抑制による低消費電力化を可能にすることが期待できる。
【００５０】
なお、ここでは、ｎ型ＳＣＧトランジスタについて説明したが、ｐ型ＳＣＧトランジスタで同様の構造を形成しても、同様の作用・効果が得られる。
【００５１】
（第３の実施の形態）
本発明の第３の実施の形態に係る半導体装置は、その構成要素であるＳＣＧトランジスタのゲート電極が、チャネル領域のｎ型シリコンに対して、エピタキシャル成長をする特性を有する金属シリサイドである以外は、第１の実施の形態と同様であるので記述を省略する。
【００５２】
図１４は、本実施の形態に係る半導体装置の構成要素である電界効果トランジスタの素子構造を示す断面図である。
ゲート電極３２０が、面方位（１００）のｐ型シリコン基板上にエピタキシャル成長をする性質を有する金属シリサイド、例えば、ＣｏＳｉ２であること以外は第１の実施の形態と同様のＳＣＧトランジスタである。
【００５３】
本実施の形態によれば、ゲート電極３２０を形成するＣｏＳｉ２が、チャネル領域１０２を形成する面方位（１００）のｐ型シリコン基板上にエピタキシャル成長をする性質を有している。したがって、ゲート電極３２０とチャネル領域１０２の界面、すなわち、キャリアである電子が走行する領域には、格子不整合がないため、電子の格子不整合に起因する散乱が生じない。よって、電子の移動度が向上する。
したがって、本実施の形態の半導体装置は、第１の実施の形態の半導体装置の作用・効果に加えて、ＳＣＧトランジスタのＩｄ（ドレイン電流）を増加させ、ＬＳＩの高性能化を図ることが可能となる。
【００５４】
なお、シリコン基板上にエピタキシャル成長する材料として、面方位が（１００）、（１１０）または（１１１）の場合には、例えば、上記ＣｏＳｉ２およびＮｉＳｉ２（ニッケルダイシリサイド）等が適用できる。特に、ＮｉＳｉ２は、シリコンと完全エピタキシャル界面を形成することから、もっとも好適である。
【００５５】
また、ここでは、ｎ型ＳＣＧトランジスタについて説明したが、ｐ型ＳＣＧトランジスタで同様の構造を形成しても、同様の作用・効果が得られる。
ｐ型ＳＣＧトランジスタとする場合には、シリコン基板上にエピタキシャル成長する材料として、面方位が（１００）の場合には、例えば、上記ＣｏＳｉ２およびＮｉＳｉ２（ニッケルダイシリサイド）、ＰｔＳｉ、Ｐｔ２Ｓｉ等が適用できる。また、面方位が（１１０）の場合には、例えば、上記ＣｏＳｉ２およびＮｉＳｉ２（ニッケルダイシリサイド）、ＰｔＳｉが適用できる。また、面方位が（１１１）の場合には、例えば、上記ＣｏＳｉ２およびＮｉＳｉ２（ニッケルダイシリサイド）、ＰｔＳｉに加えてＰｄ２Ｓｉが適用可能である。
【００５６】
そして、第２の実施の形態で記載した、チャネル領域が真性シリコンであるＳＣＧトランジスタを含む半導体装置についても、シリコン基板上にエピタキシャル成長をする性質を有する金属シリサイドをゲート電極とすることは有効である。
【００５７】
（第４の実施の形態）
本発明の第４の実施の形態に係る半導体装置は、その構成要素であるＳＣＧトランジスタのゲート電極が、埋め込み酸化膜を有しないバルクシリコン基板上に形成されている以外は、第１の実施の形態と同様であるので記述を省略する。
【００５８】
図１５は、本実施の形態に係る半導体装置の構成要素であるＳＣＧトランジスタの素子構造を示す断面図である。
ＳＣＧトランジスタが埋め込み絶縁層を有しない面方位（１００）のｐ型バルクシリコン基板上に形成されている。
このように、埋め込み絶縁層を有するシリコン基板よりも、安価なバルクシリコン基板上に半導体装置を形成することにより、ＬＳＩの製造コストを削減することが可能となる。
【００５９】
なお、ここでは、ｎ型ＳＣＧトランジスタについて説明したが、ｐ型ＳＣＧトランジスタで同様の構造を形成しても、同様の作用・効果が得られる。また、真性半導体をチャネル領域とするＳＣＧトランジスタをバルクシリコン基板上に形成することによっても同様の効果を得ることが可能である。
【００６０】
（第５の実施の形態）
本発明の第５の実施の形態に係る半導体装置は、その構成要素であるＳＣＧトランジスタのゲート電極が、ソース領域の拡散層およびドレイン領域の拡散層とオフセットしている以外は、第１の実施の形態と同様であるので記述を省略する。
【００６１】
図１６は、本実施の形態に係る半導体装置の構成要素であるＳＣＧトランジスタの素子構造を示す断面図である。
ソース領域のｎ型拡散層２１０およびドレイン領域のｎ型拡散層２２０と、ゲート電極３２０がオフセットする構造を有している。それ以外は、第１の実施の形態と同様の構成
となっている。
【００６２】
以上のような構造を有するＳＣＧトランジスタについて、Ｖｇ（ゲート電圧）−Ｉｄ（ドレイン電流）特性をシミュレーションした結果を図１７に示す。
シミュレーションにおいては、チャネル領域のｐ型不純物濃度を１Ｅ１５ａｔｏｍｓ／ｃｍ３、チャネル領域とゲート電極間のショットキー障壁高さΦＢを０．６ｅＶ、ソース・ドレインの拡散層のｎ型不純物濃度を１Ｅ２０ａｔｏｍｓ／ｃｍ３とした。また、ゲート長を１０ｎｍ、ゲート電極とソース・ドレイン拡散層とのオフセット量をそれぞれ５ｎｍ、ゲート電極とソース・ドレイン電極との距離をそれぞれ２０ｎｍとした。また、ソース電極２１０およびドレイン電極２２０の長さを１００ｎｍとした。そして、Ｖｓ（ソース電圧）＝０Ｖ、Ｖｄ（ドレイン電圧）＝０．５Ｖ、Ｖｓｕｂ（基板電圧）＝０Ｖとした。温度は室温（３００Ｋ）とした。このように、オフセット量以外は、第１の実施の形態の構造の場合（図２の場合）と同様の条件で計算を行った。
【００６３】
図１７から、Ｖｇの増減に伴いＩｄが増減しており、本構造の素子がトランジスタ動作をすることが明らかである。すなわち、ゲート電極とソース・ドレイン拡散層とがオフセットしていてもトランジスタ動作が保障されることが確認された。
【００６４】
このように、ゲート電極とソース・ドレイン拡散層とをオフセットさせた場合、Ｉｄ（ドレイン電流）は低下する恐れがあるが、オーミック接触となるゲート電極とソース・ドレイン拡散層との界面がなくなることから、Ｉｇ（ゲート電流）が抑制されるという作用が得られる。図１７と図２を比較した場合においても、特にＶｇ＝０ＶでのＩｇが、本実施の形態で約一桁低減していることが分かる。したがって、本実施の形態のＳＣＧトランジスタを適用することによって、ＬＳＩの消費電力を低減するという追加的効果が得られる。
【００６５】
なお、ここでは、ｎ型ＳＣＧトランジスタ．について説明したが、ｐ型ＳＣＧトランジスタで同様の構造を形成しても、同様の作用・効果が得られる。また、真性半導体をチャネル領域とするＳＣＧトランジスタにおいてオフセット構造を採用することによっても同様の効果を得ることが可能である。
【００６６】
（第６の実施の形態）
本発明の第６の実施の形態に係る半導体装置は、その構成要素であるＳＣＧトランジスタのゲート電極が、チャネル領域に接する部分より上方で幅が広くなるいわゆるＴ−ｓｈａｐｅｄ  ｇａｔｅ構造であること、ゲート電極が金属シリサイドでなく金属で形成されていること、ゲート電極とソース・ドレインの拡散層２１０、２２０がオフセットしている以外は、第１の実施の形態と同様であるので記述を省略する。
【００６７】
図１８は、本実施の形態に係る半導体装置の構成要素であるＳＣＧトランジスタの素子構造を示す断面図である。
ゲート電極３２０がチャネル領域１０２に接する部分の両側に、例えば、シリコン酸化膜からなる絶縁膜８０４が存在することによって、ゲート電極が上方で幅が広くなるいわゆるＴ−ｓｈａｐｅｄ  ｇａｔｅ構造を有している。そして、ゲート電極３２０はすべて金属、例えば、ＴｉＮ／Ｗの積層金属構造で形成されている。また、ゲート電極３２０とソース領域のｎ型拡散層２１０およびドレイン領域のｎ型拡散層２２０がオフセットする構造となっている。これら以外の構成要素は、第１の実施の形態と同様である。
【００６８】
このように、ゲート電極を金属で形成することにより、ゲート配線の抵抗が金属シリサイドの場合に比べて低減され、ＬＳＩのゲート配線抵抗による遅延が抑制され高速動作が実現可能となる。さらに、本実施の形態のように、Ｔ−ｓｈａｐｅｄ  ｇａｔｅ構造を採用することにより、チャネル長が微細になったとしても、ゲート電極上部の幅広部分でゲート配線抵抗を低減できる。したがって、更にＬＳＩの動作を高速化することが可能となる。また、ゲート電極とソース・ドレイン拡散層とをオフセットさせた場合、Ｉｄ（ドレイン電流）は低下する恐れがあるが、オーミック接触となるゲート電極とソース・ドレイン拡散層の界面がなくなることから、Ｉｇ（ゲート電流）が抑制されるという作用が得られる。したがって、本実施の形態のＳＣＧトランジスタを適用することによって、ＬＳＩの消費電力を低減するという効果も得られる。
【００６９】
なお、ここでは、ｎ型ＳＣＧトランジスタについて説明したが、ｐ型ＳＣＧトランジスタで同様の構造を形成しても、同様の作用・効果が得られる。また、真性半導体をチャネル領域とするＳＣＧトランジスタにおいて上記構造を採用することによっても同様の効果を得ることが可能である。
【００７０】
次に、本実施の形態のＳＣＧトランジスタを含む半導体装置の製造方法について、図１９〜図２６を参照して説明する。
【００７１】
まず、図１９に示すように、埋め込み酸化膜（Ｂｕｒｉｅｄ  Ｏｘｉｄｅ：ＢＯＸ層）１０５上の面方位（１００）のｐ型シリコン１００上に、ダミーゲート電極３０２となるポリシリコン膜とシリコン酸窒化膜を減圧化学的気相堆積（以下ＬＰ−ＣＶＤともいう）法によってそれぞれ１００ｎｍ、１０ｎｍ程度堆積する。続いて、リソグラフィー技術および反応性イオンエッチング（以下ＲＩＥともいう）等のエッチング技術により、ダミーゲート電極３０２とシリコン酸窒化膜３０４をパターン形成する。必要ならば、ここで１〜２ｎｍのポスト酸化を行う。
【００７２】
次に、図２０に示すように、シリコン窒化膜をＬＰ−ＣＶＤ法によって２０ｎｍ程度堆積した後、ＲＩＥ法によってエッチバックすることにより、シリコン窒化膜をゲート電極１０２の側面部にのみ残す。これにより、ゲート側壁絶縁膜８０２を形成する。
【００７３】
次に、図２１に示すように、不純物としてドーズ２×１０１５ｃｍ―２程度のＡｓを２kｅＶ程度でイオンインプランテーションして、ｎ型のソース拡散層２１０およびドレイン拡散層２２０を形成する。ここで、１０３０〜１０５０℃のスパイクアニールを行い、不純物の活性化を行う。
【００７４】
次に、シリコン１００表面を希フッ酸などによって洗浄後、図２２に示すようにＮｉを７〜１１ｎｍ程度スパッタし、３５０℃で３０秒程度熱処理を行うことにより、ソース、ドレインのシリコンをシリサイド化する。このとき、ダミーゲート電極３０２のシリサイド化はシリコン酸窒化膜３０４によって防止される。
【００７５】
その後、図２３に示すように、ウェットエッチングにより、未反応のＮｉを除去する。
【００７６】
さらに、ゲート側壁絶縁膜８０２をウェットエッチングにより除去し、層間膜となるシリコン酸化膜を堆積する。図２４に示すように、例えば、シリコン酸化膜をＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）で平坦化し、層間膜８１０を形成する。
【００７７】
その後、ダミーゲート電極３０２をウェットエッチングにより除去して、トレンチ部の底に露出したチャネル領域にＲＴＯ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ｏｘｉｄａｔｉｏｎ）によって、５ｎｍ程度の酸化膜８０４を形成する。そして、図２５に示すように、トレンチ部側面に、ＬＰ−ＣＶＤと、ＲＩＥにより３ｎｍ程度のシリコン窒化膜からなる側壁絶縁膜８０６を形成する。
【００７８】
そして、シリコン窒化膜からなる側壁絶縁膜８０６をマスクに、トレンチ底の酸化膜８０４を除去する。そして、側壁絶縁膜８０６をウェットエッチングで除去した後に、図２６に示すように、ＣＶＤ法によりＴｉＮ、続けてＷを堆積して、ＣＭＰにてトレンチ部分にのみゲート電極３２０として残存させる。
以上の製造方法により、本実施の形態のＳＣＧトランジスタ．を含む半導体装置が形成可能である。
【００７９】
（第７の実施の形態）
本発明の第７の実施の形態に係る半導体装置は、その構成要素であるＳＣＧトランジスタのゲート電極とチャネル領域の界面に酸化膜が島状に存在する以外は、第６の実施の形態と同様であるので記述を省略する。
【００８０】
図２７は、本実施の形態に係る半導体装置の構成要素であるＳＣＧトランジスタの素子構造を示す断面図である。
ゲート電極３２０とチャネル領域１０２の界面に酸化膜８０８が島状に存在している。  このように、酸化膜を島状に残すことによって、チャネル領域１０２やソースおよびドレイン領域の拡散層２１０、２２０と、ゲート電極３２０の実効的な接触面積を減らすことができる。これにより、Ｉｇ（ゲート電流）の抑制が可能となる。よって、ＬＳＩの消費電力削減が可能となる。
【００８１】
なお、ここでは、ｎ型ＳＣＧトランジスタについて説明したが、ｐ型ＳＣＧトランジスタで同様の構造を形成しても、同様の作用・効果が得られる。また、真性半導体をチャネル領域とするＳＣＧトランジスタを同様の構造とすることによっても同様の効果を得ることが可能である。
【００８２】
（第８の実施の形態）
本発明の第８の実施の形態に係る半導体装置は、その構成要素であるＳＣＧ．トランジスタが、ｐ型シリコン基板上ではなく、ｐ型ゲルマニウム（Ｇｅ）基板上に形成されている以外は、第１の実施の形態と同様であるので記述を省略する。
【００８３】
ゲルマニウム中の、電子の移動度はシリコンと比較して２．５倍程度と高い。したがって、本実施の形態のように、ｐ型ゲルマニウム（Ｇｅ）基板上にｎ型ＳＣＧトランジスタを形成することによって、Ｉｄ（ドレイン電流）を増加させることが可能である。よって、本実施の形態により、ＬＳＩの高性能化を実現することが可能である。
また、ρｃ，ｇａｔｅは、（式１）に示されるように、キャリア濃度もしくは基板濃度をＮｓとした場合に、ｅｘｐ（−Ｎｓ＾０．５）に比例する。同じ電流量を流す場合で比較すると、チャネル移動度の高い基板のキャリア濃度Ｎｓは、チャネル移動度の低い基板のキャリア濃度Ｎｓよりも低濃度である。このため、高移動度チャネルほど、ρｃ，ｇａｔｅが大きくなる。すなわち、ゲート電極のコンタクト抵抗Ｒｃ，ｇａｔｅが大きくなり、Ｉｇ（ゲート電流）を抑制することが可能となる。よって、本実施の形態により、ＬＳＩの低消費電力化を実現することも可能である。
【００８４】
なお、ここでは、ｎ型ＳＣＧトランジスタについて説明したが、正孔の移動度もゲルマニウム基板においてはシリコン基板の４倍程度と高くなっている。したがって、ｎ型ゲルマニウム基板上にｐ型ＳＣＧトランジスタを形成しても、同様の作用・効果が得られる。また、真性ゲルマニウムをチャネル領域とするＳＣＧトランジスタをゲルマニウム基板上に形成することによっても同様の効果を得ることが可能である。
【００８５】
（第９の実施の形態）
本発明の第９の実施の形態に係る半導体装置は、その構成要素であるＳＣＧトランジスタが、ｐ型シリコン基板上ではなく、ｐ型のIII−V族半導体基板上に形成されている以外は、第１の実施の形態と同様であるので記述を省略する。
【００８６】
III−V族半導体中の、例えば、ＧａＳｂ、ＧａＡｓ、ＩｎＳｂ、ＩｎＡｓ、ＩｎＰにおける電子の移動度はシリコンと比較して３〜５０倍程度と高い。したがって、本実施の形態のように、ｐ型III−V族基板上にｎ型ＳＣＧトランジスタを形成することによって、Ｉｄ（ドレイン電流）を増加させることが可能である。よって、本実施の形態により、ＬＳＩの高性能化を実現することが可能である。
また、第８の実施の形態で説明したとおり、同じ電流量を流す場合で比較すると、チャネル移動度の高い基板のキャリア濃度Ｎｓは、チャネル移動度の低い基板のキャリア濃度Ｎｓよりも低濃度である。このため、高移動度チャネルほど、ρｃ，ｇａｔｅが大きくなり、Ｉｇ（ゲート電流）を抑制することが可能となる。よって、本実施の形態により、ＬＳＩの低消費電力化を実現することも可能である。
また、III−V族半導体にはＭＯＳＦＥＴを構成するために必要なゲート絶縁膜として、適切な材料が見出されていない。したがって、この点からも、本発明のゲート絶縁膜を有しないＳＣＧトランジスタをIII−V族半導体上に形成する本実施の形態は好適である。
【００８７】
なお、ここでは、ｎ型ＳＣＧトランジスタについて説明したが、III−V族半導体中の、例えば、ＧａＳｂ、ＩｎＳｂにおける正孔の移動度はシリコンと比較して２〜３倍程度と高い。したがって、上記ｎ型III−V族基板上にｐ型ＳＣＧトランジスタを形成しても、同様の作用・効果が得られる。また、真性半導体をチャネル領域とするＳＣＧトランジスタをIII−V族基板上に形成することによっても同様の効果を得ることが可能である。
【００８８】
（第１０の実施の形態）
図２８に、本発明の第１０の実施の形態に係る半導体装置の回路図を示す。図のように、本発明のｎ型ＳＣＧトランジスタとｐ型ＳＣＧトランジスタによって、インバータ回路が構成されている。
このように、本発明のｎ型ＳＣＧトランジスタとｐ型ＳＣＧトランジスタによって、インバータ回路を構成することにより、インバータ回路の高性能化の実現が可能となる。また、インバータ回路におけるゲート絶縁膜起因の問題を排除することが可能となる。
【００８９】
（第１１の実施の形態）
図２９に、本発明の第１１の実施の形態に係る半導体装置の回路図を示す。図のように、本発明のｎ型ＳＣＧトランジスタとｐ型ＳＣＧトランジスタを含む回路と、電源端子（Ｖｄｄ）との間に選択ＰＭＯＳが設けられ、かつ、接地端子（Ｖｓｓ）との間に選択ＮＭＯＳが設けられている。
このように、選択トランジスタを付加することにより、本発明のＳＣＧトランジスタを含む回路の動作中の時のみ、回路と電源端子および接地端子を導通させる。そして、本発明のＳＣＧトランジスタを含む回路が待機中の場合は、選択トランジスタにより、電源端子および接地端子と、回路を切り離す。これによって、本発明のＳＣＧトランジスタを含む回路によるＬＳＩの高性能化と、Ｉｇ（ゲート電流）削減による低消費電力化を両立させることが可能となる。
【００９０】
なお、本発明は上述した各実施の形態に限定されるものではない。主に、半導体基板材料としてシリコンを用いたが、必ずしもシリコンに限るものではなく、シリコンゲルマニウム（ＳｉＧｅ）、ゲルマニウム（Ｇｅ）、シリコンカーバイド（ＳｉＣ）、ガリウム砒素（ＧａＡｓ）、窒化アルミニウム（ＡｌＮ）等その他の半導体基板材料を用いることが可能である。
【００９１】
また、基板材料の面方位は必ずしも（１００）面に限るものではなく、（１１０）面あるいは（１１１）面等を適宜選択することができる。また本発明は、Ｆｉｎ型構造やダブルゲート構造などの三次元型も含み、あらゆる電界効果トランジスタに対して適用可能である。その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
【図面の簡単な説明】
【００９２】
【図１】第１の実施の形態のＳＣＧトランジスタの素子構造を示す断面図。
【図２】第１の実施の形態のＶｇ−Ｉｄ図。
【図３】第１の実施の形態のコンタクト特性長の説明図。
【図４】第１の実施の形態の低温でのＶｇ−Ｉｄ図。
【図５】第１の実施の形態のＶｇの温度依存性を示す図。
【図６】Ｓ−ｆａｃｔｏｒの比較図。
【図７】第１の実施の形態のＳＣＧトランジスタを含む半導体装置の製造工程を示す断面図。
【図８】第１の実施の形態のＳＣＧトランジスタを含む半導体装置の製造工程を示す断面図。
【図９】第１の実施の形態のＳＣＧトランジスタを含む半導体装置の製造工程を示す断面図。
【図１０】第１の実施の形態のＳＣＧトランジスタを含む半導体装置の製造工程を示す断面図。
【図１１】第１の実施の形態のＳＣＧトランジスタを含む半導体装置の製造工程を示す断面図。
【図１２】第１の実施の形態のＳＣＧトランジスタを含む半導体装置の製造工程を示す断面図。
【図１３】第２の実施の形態のＳＣＧトランジスタの素子構造を示す断面図。
【図１４】第３の実施の形態のＳＣＧトランジスタの素子構造を示す断面図。
【図１５】第４の実施の形態のＳＣＧトランジスタの素子構造を示す断面図。
【図１６】第５の実施の形態のＳＣＧトランジスタの素子構造を示す断面図。
【図１７】第５の実施の形態のＶｇ−Ｉｄ図。
【図１８】第６の実施の形態のＳＣＧトランジスタの素子構造を示す断面図。
【図１９】第６の実施の形態のＳＣＧトランジスタを含む半導体装置の製造工程を示す断面図。
【図２０】第６の実施の形態のＳＣＧトランジスタを含む半導体装置の製造工程を示す断面図。
【図２１】第６の実施の形態のＳＣＧトランジスタを含む半導体装置の製造工程を示す断面図。
【図２２】第６の実施の形態のＳＣＧトランジスタを含む半導体装置の製造工程を示す断面図。
【図２３】第６の実施の形態のＳＣＧトランジスタを含む半導体装置の製造工程を示す断面図。
【図２４】第６の実施の形態のＳＣＧトランジスタを含む半導体装置の製造工程を示す断面図。
【図２５】第６の実施の形態のＳＣＧトランジスタを含む半導体装置の製造工程を示す断面図。
【図２６】第６の実施の形態のＳＣＧトランジスタを含む半導体装置の製造工程を示す断面図。
【図２７】第７の実施の形態のＳＣＧトランジスタの素子構造を示す断面図。
【図２８】第１０の実施の形態の半導体装置の回路図。
【図２９】第１１の実施の形態の半導体装置の回路図。
【符号の説明】
【００９３】
１００      シリコン基板
１０２      チャネル領域
１０３      チャネル領域
１０５      埋め込み酸化膜
２１０      ソース領域のｎ型の拡散層
２２０      ドレイン領域のｎ型の拡散層
３１０      ゲート電極
３２０      ゲート電極
４１０      ソース電極
４２０      ドレイン電極
８０２      ゲート側壁絶縁膜
【図１】
2008085218.tif 000013
【図２】
2008085218.tif 000014
【図３】
2008085218.tif 000015
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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