(57)【要約】【課題】相変化メモリ等の比較的長い書き込み時間を隠蔽して、ランダムな書き込みを実現することができる書き込み方法と装置の提供。【解決手段】相変化メモリセルからの読み出しデータを保持し及び外部から入力される書き込みデータをラッチするリードデータラッチ１０１と、書き込み開始までの所定サイクルの間メモリセルへの書き込みデータを保持するライトデータラッチ１０２と、リードデータラッチの出力のライトデータラッチへの転送の有無を制御する転送スイッチ１０５とを備え、リードデータラッチは外部から入力された書き込みデータを保持し、転送スイッチを介してライトデータラッチに格納され、ライトデータラッチに保持されているデータとリードデータラッチのデータとが一致するか否か判定する比較回路１０６と、比較回路の出力をラッチするライトフラグラッチ１０３を備え、書き込み要求が存在しており、比較回路の比較結果が不一致を示す場合にのみ書き込みが実行され、必要なビットにのみ書き込みが実行される。【選択図】図５
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【特許請求の範囲】
【請求項１】
書き込み要求を受けてから、予め定められたサイクル分の書き込みデータを蓄積しておき、予め定められたサイクルで複数のサイクル分をまとめてセルへの書き込みを実行し、書き込みを実行するビットの組み合わせをページ内で任意とする制御を行う制御回路を備え、見かけ上、ランダムな書き込みを可能としてなる、ことを特徴とする半導体記憶装置。
【請求項２】
前記制御回路は、セルへの書き込みをまとめて実行する際に、セルに前に書き込まれたデータと、前記蓄積されている、今回の前記セルへの書き込みデータと、を比較し、比較の結果、一致している場合には書き込みを行わず、不一致の場合に書き込みを行うように制御する回路を備えている、ことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記制御回路は、アクティブ（ＡＣＴ）コマンドの入力後の最初の書き込みコマンドを起点として、予め定められたサイクル毎に、書き込みパルスを生成し、セルへの書き込みを複数まとめて同時に行う、ことを特徴とする請求項１又は２記載の半導体記憶装置。
【請求項４】
前記セルからの読み出しデータを保持するとともに、入力された書き込みデータを保持するリードデータラッチと、
セルへの書き込みデータを保持するライトデータラッチと、
前記リードデータラッチに保持されたデータの前記ライトデータラッチへの転送の有無を制御する転送スイッチと、
を備え、
前記リードデータラッチに保持されたデータは、前記転送スイッチを介して前記ライトデータラッチに格納され、
前記リードデータラッチに保持されているデータと前記ライトデータラッチに保持されているデータとが一致するか否か判定する比較回路と、
を備え、
書き込み要求が存在しており、前記比較回路の比較結果が不一致を示す場合に、前記ライトデータラッチのデータのセルへの書き込みが実行され、一致の場合、書き込みは実行されず、ページ内の必要なビットにのみ書き込みが実行される、ことを特徴とする請求項１記載の半導体記憶装置。
【請求項５】
複数のセルを備えたメモリアレイと、
前記セルからの読み出しデータを保持するとともに、入力された書き込みデータを保持するリードデータラッチと、
セルへの書き込みデータを保持するライトデータラッチと、
前記リードデータラッチに保持されたデータの前記ライトデータラッチへの転送の有無を制御する転送スイッチと、
を備え、
前記リードデータラッチに保持されたデータは、前記転送スイッチを介して前記ライトデータラッチに格納され、
前記リードデータラッチに保持されているデータと前記ライトデータラッチに保持されているデータとが一致するか否か判定する比較回路と、
前記比較回路の出力を保持するラッチ回路と、
を備え、
書き込み要求が存在しており、前記比較回路の比較結果が不一致を示す場合、前記ライトデータラッチのデータの書き込みが実行され、一致の場合、書き込みを実行せず、必要なビットにのみ書き込みが実行される、ことを特徴とする半導体記憶装置。
【請求項６】
アクティブ（ＡＣＴ）コマンド発行後、ページサイズ分のメモリセルの読み出しデータが、前記リードデータラッチに格納され、前記リードデータラッチに取り込まれたデータは、リード、ライト動作が行われる前に、前記ライトデータラッチに転送され、前記リードデータラッチとライトデータラッチに同一のデータが格納される、ことを特徴とする請求項５記載の半導体記憶装置。
【請求項７】
書き込み中のデータは前記ライトデータラッチに格納されており、
前記リードデータラッチには書き込み要求に対応して入力された書き込みデータが保持され、
書き込み途中のセルに対して書き込み要求が来ても、書き込み途中のセルへの書き込みは中断せずに前記セルへの書き込みを完了させ、前記セルへの書き込み完了後、次サイクルの書き込みタイミングで、前記書き込み要求の書き込みデータの前記セルへの書き込みが行われる、ことを特徴とする請求項５記載の半導体記憶装置。
【請求項８】
前記ライトフラグラッチは、アクティブ（ＡＣＴ）コマンドが活性化されてから、予め定められた所定サイクル後に活性化されるラッチタイミング信号を受けて、前記比較回路の出力をラッチする、ことを特徴とする請求項５記載の半導体記憶装置。
【請求項９】
書き込みパルスの入力タイミングに合わせて、前記ライトデータラッチに格納されているデータに従って、前記セルへのセット又はリセット書き込みが行われる、ことを特徴とする請求項５記載の半導体記憶装置。
【請求項１０】
前記ライトフラグレジスタの出力と、書き込みパルスを入力し、前記ライトデータラッチの書き込みデータをビット線に出力するライトデータバッファ回路を備えている、ことを特徴とする請求項５記載の半導体記憶装置。
【請求項１１】
バンクが活性化されるとワンショットパルスを発生させる回路と、
所定段数のシフトレジスタと、
を備え、
前記ワンショットパルスが前記切替スイッチを介して前記シフトレジスタの初段に所定の論理値データとして転送され、
前記バンクに書き込み要求が入力される度に、前記シフトレジスタは、前記所定の論理値データをシフトし、
前記シフトレジスタの最終段に前記所定の論理値データがシフトした時点で、書き込みパルスを生成する回路を備え、
前記シフトレジスタでシフトした最終段の前記所定の論理値データは、前記切替スイッチを介して前記シフトレジスタの初段にフィードバックされ、前記バンクに書き込み要求が入力される毎に前記所定の論理値データをシフトして行き、所定サイクル後に、再び、書き込みパルスを生成する、書き込みパルス制御回路を備えている、ことを特徴とする請求項５記載の半導体記憶装置。
【請求項１２】
前記セルは、相変化メモリセルよりなる、ことを特徴とする請求項１乃至１１のいずれか一に記載の半導体記憶装置。
【請求項１３】
前記セルは、ＲＲＡＭ（Ｒｅｓｉｓｔａｎｃｅ  ＲＡＭ）、ＭＲＡＭ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ  ＲＡＭ）、ＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  ＲＡＭ）のうちのいずれか一つのＲＡＭ（ランダムアクセスメモリ）を構成する、ことを特徴とする請求項１乃至１１のいずれか一に記載の半導体記憶装置。
【請求項１４】
書き込み要求を受けてから、予め定められたサイクル分の書き込みデータを蓄積しておき、予め定められたサイクルで複数のサイクル分をまとめてセルへの書き込みを実行し、
書き込みを実行するビットの組み合わせをページ内で任意とする制御を行い、見かけ上、ランダムな書き込みを可能としてなる、ことを特徴とする半導体記憶装置の書き込み制御方法。
【請求項１５】
書き込みデータを、リードデータラッチに格納してから、メモリセルに書き込み中のデータを保持するライトデータラッチに転送する工程と、
書き込み要求を受けてから、予め定められたサイクルで、複数のサイクル分をまとめて書き込みを実行する工程と、
を含み、書き込みを実行するビットの組み合わせは、ページ内で任意とされており、見かけ上、ランダムな書き込みを可能としてなる、ことを特徴とする半導体記憶装置の書き込み制御方法。
【請求項１６】
前の書き込みデータと、今回の書き込みデータを比較し、一致している場合には、書き込みを行わず、不一致の場合にのみ書き込みを行う、ことを特徴とする請求項１４又は１５記載の半導体記憶装置の書き込み制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、特に、相変化メモリの書き込みに適用して好適な方法と装置に関する。
【背景技術】
【０００２】
相変化メモリ（ＰＲＡＭ）は相変化材料（Ｇｅ２Ｓｂ２Ｔｅ５等）に電流を流して発生するジュール熱で結晶状態を制御してデータを記憶する素子である。
【０００３】
素子を融点以上の温度に上げて比較的早い速度で冷却すると高抵抗のアモルファス（ＲＥＳＥＴ状態）になる。
【０００４】
また、結晶化温度以上、融点温度以下の温度に比較的長い時間保持し比較的遅い速度で冷却すると低抵抗の結晶化状態（ＳＥＴ状態）になる。この高抵抗と低抵抗の二つの結晶状態を、書き込みパルスによって制御することによってデータを記憶する。
【０００５】
この書き込みに要する時間、特に結晶化に要する時間は、使用する材料の結晶化時間に依存するため、書き込みにはある程度の時間を必要とする。この書き込み時間は、一般的に相変化材料としてよく使用されているＧｅ２Ｓｂ２Ｔｅ５等の材料の場合、数十ｎｓ〜数百ｎｓ必要であるといわれている。
【０００６】
なお、相変化メモリ（ＰＲＡＭ）については、例えば特許文献１の記載が参照される。
【０００７】
【特許文献１】特開２００５−１００６１７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
相変化素子を半導体メモリのセルに用いてＤＲＡＭ（Ｄｙｎａｍｉｃ  ＲＡＭ）のような高速でランダムな書き込みを実現しようとすると、セルへの書き込みが１クロックサイクル中に終了しないため、複雑なコントロール回路やデータを保持するためのラッチ回路等が必要で回路規模が増大することが懸念される。
【０００９】
また、この回路規模の増大を回避するために、書き込み時間と同等な時間が確保できるように、ライト時のプリフェッチ数を増加させる方法も考えられるが、書き込み時間の長い材料の場合には、プリフェッチ数が大きくなりすぎて、ランダムなアクセスが阻害されるという問題が発生する。
【００１０】
図１に、相変化メモリを使用してＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ  ＤＲＡＭ）インターフェースのメモリを構成した場合の書き込み動作について説明する。特に制限されないが、図１に示す動作例では、相変化メモリセルへの書き込みに必要な時間は８０ｎｓと仮定する。なお、図１において、ＡＣＴはＡＣＴ（Ａｃｔｉｖａｔｅ）コマンド、ＷＲＴはＷｒｉｔｅコマンド、ＮＯＰはＮｏ−Ｏｐｅｒａｔｉｏｎ、ＰＲＥはＰＲＥＣＨＡＲＧＥコマンドである。ｔＣＫはクロック信号ＣＬＫの１周期、ｔＲＣＤはＡＣＴコマンドからＷｒｉｔｅ／Ｒｅａｄコマンドまでの遅延時間、ｔＷＲはＷｒｉｔｅリカバリ時間、ｔＲＰはＰＲＥコマンドからＡＣＴコマンドまでの時間である。
【００１１】
相変化メモリセルへの書き込み時間は、ＳＤＲＡＭのサイクル（図１に示す例では、クロック周期ｔＣＫ＝１０ｎｓ）よりも長いことから、１サイクルでメモリセルへの書き込みを終了させることが出来ない。時間としては、１クロック周期ｔＣＫの８倍にあたる、８サイクルが、書き込みに必要となる。このため、８ビットの連続データを固定して書き込み（８ビット単位での書き込み；８ビット固定）を実行することで、書き込みの競合を発生することなく、書き込み（Ｗｒｉｔｅ）動作を行うことが可能となる。
【００１２】
この場合、Ｗｒｉｔｅ動作は、必ず、８ビット（Ｄ０〜Ｄ７）の連続データ単位（Ｐａｇｅ  Ｗｒｉｔｅ（８ｂｉｔ））で行う必要がある。
【００１３】
このため、連続８ビットの書き込みの途中で、インタラプト動作（例えば、他のＷｒｉｔｅ動作のインタラプト）が発生すると、書き込みの競合が発生し、書き込みは実行できなくなる。図２に、この場合の動作例を示す。本来、８ビット単位での書き込みを行う必要があるが、図２には、４ビット（４サイクル）ごとに、Ｗｒｉｔｅでインタラプト動作を行った場合の例が示されている。
【００１４】
前述したとおり、メモリセルへの書き込み時間は８０ｎｓ必要なため、書き込みの競合が発生する。図２に示す例では、４サイクルずつタイミングの異なる８ビット単位での書き込み（Ｐａｇｅ  Ｗｒｉｔｅ（８ｂｉｔ））間で書き込みの競合が発生している。
【００１５】
書き込み回路やＩ／Ｏ線（書き込みデータと読み出しデータの転送線）を、従来のＤＲＡＭのように共用する構成の場合、データの競合が発生し、書き込みが実行できなくなる、というような問題が発生する。
【００１６】
相変化メモリに使用される相変化材料は、例えばＧｅ２Ｓｂ２Ｔｅ５に代表されるような材料であるが、書き込みの時間は、数１０ｎｓ〜数１００ｎｓ程度の時間を必要とする。これは、相変化材料をアモルファス状態（ＲＥＳＥＴ）から結晶状態（ＳＥＴ）にする時の、結晶化にかかる時間に依存する。
【００１７】
一方、この材料を、ＤＲＡＭに代表されるＲＡＭ用途に使用する場合、ＤＲＡＭ等の書き込みのサイクルは、相変化メモリの書き込み時間と比べて短いため、書き込みサイクルごとに、相変化メモリの書き込みを完了させることが出来ない。したがって、書き込みサイクルを伸ばすしか手立てが無いことになる。
【００１８】
そして、この問題を、解決するために、複数のデータを単位として一括して書き込む構成を採用し、相変化メモリの書き込み時間に対応したサイクル数のデータを、プリフェッチしておき、複数のデータを複数の相変化メモリに同時に書き込む構成とした場合、相変化メモリの書き込み時間が、ＲＡＭの書き込み時間と比べて長いため、前述したように、プリフェッチ数を大とする必要が生じる。例えば、プリフェッチ数が増大すると、プリフェッチ数単位での同時アクセスとなり、メモリセルをランダムにアクセスできるという、ＲＡＭの特性が阻害される。
【００１９】
したがって、本発明の目的は、相変化メモリの比較的長い書き込み時間を隠蔽して、ランダムな書き込みを実現することができる書き込み制御方法と装置を提供することにある。
【課題を解決するための手段】
【００２０】
本願で開示される発明は、上記課題を解決するために、概略以下の構成とされる。
【００２１】
本発明は、相変化メモリセル等の書き込み時間に合わせて、予め定められた個数のデータをプリフェッチし、書き込みタイミングを発生して、数サイクル分のデータをまとめて同時に書き込む。
本発明において、書き込み要求を受けてから、予め定められたサイクルで、複数のサイクル分をまとめて書き込みを実行し、書き込みを実行するビットの組み合わせはページ内で任意とされており、見かけ上、ランダムな書き込みを可能としている。
【００２２】
本発明において、前の書き込みデータと、今回の書き込みデータを比較して、一致している場合には、書き込みを行わず、不一致の場合にのみ書き込みを行う。
【００２３】
本発明に係る装置は、複数のセルを備えたメモリアレイと、
前記セルからの読み出しデータを保持するとともに、入力された書き込みデータを保持するリードデータラッチと、
セルへの書き込みデータを保持するライトデータラッチと、
前記リードデータラッチに保持されたデータの前記ライトデータラッチへの転送の有無を制御する転送スイッチと、
を備え、前記リードデータラッチに保持されたデータは、前記転送スイッチを介して前記ライトデータラッチに格納され、
前記リードデータラッチに保持されているデータと前記ライトデータラッチに保持されているデータとが一致するか否か判定する比較回路と、
前記比較回路の出力を保持するラッチ回路と、
を備え、書き込み要求が存在しており、前記比較回路の比較結果が不一致を示す場合、前記ライトデータラッチのデータの書き込みが実行され、一致の場合、書き込みを実行せず、必要なビットにのみ書き込みが実行される。
【００２４】
本発明において、ＡＣＴコマンド発行後、ページサイズ分のメモリセルの読み出しデータを前記リードデータラッチに格納し、前記リードデータラッチに取り込まれたデータは、リード、ライト動作が行われる前に、前記ライトデータラッチも転送され、前記リードデータラッチとライトデータラッチに同一のデータが格納される。
【００２５】
本発明において、ラッチの確定後、前記リードデータラッチのデータを、前記ライトデータラッチに転送して、前記リードデータラッチと前記ライトデータラッチに保持されるデータを一致させる。
【００２６】
本発明において、書き込み中のデータは前記ライトデータラッチに格納されており、前記リードデータラッチに外部からの書き込みデータは保持され、書き込み途中のビットに書き込み要求が来ても、書き込みは中断せずにメモリセルへの書き込みを完了させ、前記メモリセルへの書き込み完了後、次サイクルの書き込みタイミングで、この書き込み途中のビットへの書き込みデータのメモリセルへの書き込みが行われる。
【００２７】
本発明において、前記ライトフラグラッチは、ＡＣＴコマンドが活性化されてから、予め定められた所定サイクル後に活性化されるラッチタイミング信号を受けて前記比較回路の出力をラッチする。
【００２８】
本発明において、書き込みパルス（ＷＳＥＴ、ＷＲＳＴ）の入力タイミングに合わせて、前記ライトデータラッチに格納されているデータに従って、セット又はリセット書き込みが実行される。
【００２９】
本発明においては、バンクが活性化されるとワンショットパルスを発生させる回路と、所定段数のシフトレジスタと、を備え、前記ワンショットパルスが前記切替スイッチを介して前記シフトレジスタの初段に所定の論理値データとして転送され、前記バンクに書き込み要求が入力される度に、前記シフトレジスタは、前記所定の論理値データをシフトし、前記シフトレジスタの最終段に前記所定の論理値データがシフトした時点で、書き込みパルスを生成する回路を備え、前記シフトレジスタでシフトした最終段の前記所定の論理値データは、前記切替スイッチを介して前記シフトレジスタの初段にフィードバックされ、前記バンクに書き込み要求が入力される毎に前記所定の論理値データをシフトして行き、所定サイクル後に、再び、書き込みパルスを生成する、書き込みパルス制御回路を備えている構成としてもよい。
【００３０】
本発明の方法は、メモリアレイの書き込み方法であって、
書き込みデータを、リードデータラッチに格納してから、メモリセルに書き込み中のデータを保持するライトデータラッチに転送する工程と、
書き込み要求を受けてから、予め定められたサイクルで、複数のサイクル分をまとめて書き込みを実行する工程と、を含み、既に書き込まれたデータと同一のデータの書き込みは行わず、書き込みを実行するビットの組み合わせはページ内で任意とされており、見かけ上、ランダムな書き込みを可能としている。
【００３１】
本発明においては、前の書き込みデータと、今回の書き込みデータを比較して、一致している場合には、書き込みを行わず、不一致の場合にのみ書き込みを行う。
【発明の効果】
【００３２】
本発明によれば、相変化メモリ等の比較的長い書き込み時間を隠蔽して、ランダムな書き込みを実現することができる。
【発明を実施するための最良の形態】
【００３３】
前記した本発明についてさらに詳細に説述すべく、添付図面を参照して以下に説明する。図３は、相変化メモリをＳＤＲＡＭに適用した場合における、本発明の書き込みシーケンスの一例を示すタイミング図である。特に制限されないが、相変化メモリの書き込み時間は、８０ｎｓの時間が必要と仮定している。クロック周期ｔＣＫ＝１０ｎｓで８ビット単位（８ビットプリフェッチ）での書き込みを行うことを前提としているため、書き込みの時間としては８０ｎｓの時間の確保が必要である。
【００３４】
図４は、この方式を用いたランダムな書き込みを実現するための回路ブロック図を示している。図５は、図４のライトデータラッチ１３と、センスアンプ＆データラッチ回路１４の部分に対応する回路構成の一例を示す図である。図６は、図５の詳細な回路構成を示す図である。
【００３５】
図４を参照すると、本実施形態において、バンク（ＢＡＮＫ）構成は、従来の典型的なＳＤＲＡＭと同じく４ＢＡＮＫ構成を前提としている。メモリアレイ１０と、ロウアドレスをデコードしワード線を選択するロウデコーダ（Ｒｏｗ  Ｄｅｃｏｒｄｅｒ）１１と、カラムアドレスをデコードし選択されたカラムスイッチをオンとするカラムデコーダ（Ｃｏｌｕｍｎ  Ｄｅｃｏｒｄｅｒ）１２と、ライトデータラッチ（Ｗｒｉｔｅ  Ｄａｔａ  Ｌａｔｃｈ）１３と、センスアンプ＆データラッチ回路（Ｓｅｎｓｅ  Ａｍｐ＆Ｄａｔａ  ｌａｔｃｈ）１４とを各バンク毎に備え、１６ビットのデータ端子（ＤＱ０〜ＤＱ１５）１５と入力バッファ（Ｉｎｐｕｔ  Ｂｕｆｆｅｒ）１６と出力バッファ（Ｏｕｔｐｕｔ  Ｂｕｆｆｅｒ）１７と、アドレス端子２０に接続するロウアドレスバッファ（Ｒｏｗ  Ａｄｄｒｅｓｓ  Ｂｕｆｆｅｒ）１８とカラムアドレスバッファ（Ｃｏｌｕｍｎ  Ａｄｄｒｅｓｓ  Ｂｕｆｆｅｒ）１９と、クロック／ＣＬＫ、クロックイネーブル／ＣＫＥ、チップセレクト／ＣＳ、ロウアドレスストローブ／ＲＡＳ、カラムアドレスストローブ／ＣＡＳ、ライトイネーブル／ＷＥ、データマスクＤＱＭを入力するモードデコーダ（Ｍｏｄｅ  Ｄｅｃｏｒｄｅｒ）２１と、データ転送制御回路２２と、Ｗｒｉｔｅパルス制御回路２３と、各アクセスサイクルにおける状態を制御するステートマシン（Ｓｔａｔｅ  Ｍａｃｈｉｎｅ）２４を各バンクに共通に備えている。
【００３６】
本実施形態において、書き込み開始タイミング（例えば書き込みパルスで規定される）は、半導体記憶装置内部で、あらかじめ書き込み速度に合わせて、プリフェッチ単位を決めて設定しておく。ここでは、８サイクル毎に設定したと仮定して説明する。Ｗｒｉｔｅ動作は、ＢＡＮＫを活性化するＡＣＴ信号が入力されて、最初のＷｒｉｔｅコマンドを起点に８サイクル毎に、内部回路で書き込み開始タイミングを発生して書き込みを行う。
【００３７】
この方式により、外部からの入力は８ビット又は４ビットの連続データである必要性は無くなり、ランダムな書き込みを実現することが出来る。
【００３８】
この書き込みを実現するために、各ビット線に対応して３つのラッチ回路を必要とする。図５のデータラッチ回路部１００は、ライトデータラッチ（Ｗｒｉｔｅ  Ｄａｔａ  Ｌａｔｃｈ）とセンスアンプ＆データラッチ（Ｓｅｎｓｅ  Ａｍｐ  ＆  Ｄａｔａ  Ｌａｔｃｈ）のブロックの詳細構成を示した図である。
【００３９】
図５を参照すると、本実施形態において、データラッチ回路部１００は、メモリセルからの読み出しデータを保持し、図４のデータ端子１５、入力バッファ１６（図４参照）から、相補のＩ／Ｏ線、カラムスイッチ１１１Ａ、１１１Ｂを介して、入力される書き込みデータをラッチするリード（Ｒｅａｄ）データラッチ１０１と、書き込み開始までの８サイクル中、メモリセルに書き込まれているデータを保持するライト（Ｗｒｉｔｅ）データラッチ１０２と、Ｒｅａｄデータラッチ１０１とＷｒｉｔｅデータラッチ１０２の出力を比較する比較回路１０６と、比較回路１０６の出力をラッチタイミング信号ＷＦＬでラッチし、書き込みを行うＷｒｉｔｅバッファ回路を選択するＷｒｉｔｅフラグラッチ１０３と、Ｗｒｉｔｅフラグラッチ１０３の出力と、ＷＲＳＴと、Ｗｒｉｔｅデータラッチ１０２の出力を入力する３入力ＮＡＮＤ回路１１２と、Ｗｒｉｔｅフラグラッチ１０３の出力と、書き込みパルスのＷＳＥＴと、Ｗｒｉｔｅデータラッチ１０２の出力の反転を入力する３入力ＮＡＮＤ回路１１３と、ソースが電源に共通に接続され、ゲートがＮＡＮＤ回路１１２、１１３の出力にそれぞれ接続され、ドレインがビット線に共通接続されたＰチャネルＭＯＳトランジスタ（ＰＭＯＳトランジスタ）１１５、１１６を備えている。特に制限されないが、比較回路１０６は、排他的否定論理和回路（ＥＸＮＯＲ回路）から構成され、比較される信号が一致のときＨｉｇｈ、不一致のときＬｏｗを出力する。Ｉ／Ｏ線は、複数のカラムに共通に設けられ、共通Ｉ／Ｏ線とも呼ばれ、カラム（Ｃｏｌｕｍｎ）選択線で選択されたカラムスイッチ１１１Ａ、１１１Ｂを介してビット線と接続される。
【００４０】
Ｒｅａｄデータラッチ１０１は、ＡＣＴコマンドの入力後、メモリセルから読み出され、センスアンプ１０４でセンス増幅された読み出しデータを保持する。具体的には、メモリセルが高抵抗のアモルファス状態か低抵抗の結晶化状態かをセンスアンプ１０４で判定し、増幅したデータを保持する。
【００４１】
また、データ端子から、入力バッファ、Ｉ／Ｏ線、スイッチ１１１Ａ、１１１Ｂを介して書き込み（Ｗｒｉｔｅ）データが入力された場合も、この書き込みデータは、Ｒｅａｄデータラッチ１０１に保持される。このデータ転送はＩ／Ｏ線を通して、各書き込み（Ｗｒｉｔｅ）サイクル毎に実行され、完了する。つまり、Ｒｅａｄデータラッチ１０１は、ビット線上のアクティブ状態にある、ビットに保持されているべきデータを、常に、保持することになる。
【００４２】
外部から当該アドレスへの読み出し（Ｒｅａｄ）要求が来た場合には（図４のモードデコーダ２１でＲｅａｄ要求であるとデコードされる）、Ｒｅａｄデータラッチ１０１に保持されているデータを共通Ｉ／Ｏ線から読み出し、出力バッファ（図４の１７）を介してデータ端子（図４の１５）に出力する。
【００４３】
Ｗｒｉｔｅデータラッチ１０２は、メモリセルに書き込み中のデータを保持するラッチである。
【００４４】
ＡＣＴコマンドの入力によりＢＡＮＫが活性化された当初、Ｗｒｉｔｅデータラッチ１０２は、メモリセルのデータをセンスアンプ１０４で増幅し、Ｒｅａｄデータラッチ１０１に保持されたデータを転送して保持する。
【００４５】
図６を参照すると、センスアンプ１０４からの相補の信号端子は、Ｒｅａｄデータラッチ１０１（入力と出力が互いに接続されたインバータＩＮＶ１、ＩＮＶ２よりなるフリップフロップ）に接続されている。インバータＩＮＶ１の入力とインバータＩＮＶ２の出力と相補のＩ／Ｏ線の間にはカラム（Ｃｏｌｕｍｎ）選択信号でオン・オフ制御されるカラムスイッチ１１１Ａ、１１１Ｂが接続されている。Ｒｅａｄデータラッチ１０１を構成する第１のインバータＩＮＶ１の出力は、転送スイッチ１０５（制御信号Ｔｉｎｉｔでオン・オフ制御されるＣＭＯＳトランスファゲートよりなる）を介して、Ｗｒｉｔｅデータラッチ１０２（入力と出力を互いに接続したインバータＩＮＶ３、ＩＮＶ４よりなるフリップフロップ）に入力されている。
【００４６】
Ｒｅａｄデータラッチ１０１のインバータＩＮＶ１と、Ｗｒｉｔｅデータラッチ１０２のインバータＩＮＶ３の出力を比較する比較回路（ＥＸＮＯＲ）１０６の出力を受けるＷｒｉｔｅフラグラッチ１０３は、ＷＦＬがＨｉｇｈのときオンするＣＭＯＳトランファゲートと、入力と出力を互いに接続したインバータＩＮＶ５、ＩＮＶ６よりなる。
【００４７】
Ｗｒｉｔｅデータバッファ１０８は、Ｗｒｉｔｅデータラッチ１０２のインバータＩＮＶ４の出力と、Ｗｒｉｔｅフラグラッチ１０３のインバータＩＮＶ５の出力と、書き込みパルス（リセット）ＷＲＳＴを入力し、出力がＰＭＯＳトランジスタ１１６のゲートに接続されているＮＡＮＤ回路１１２と、Ｗｒｉｔｅデータラッチ１０２のインバータＩＮＶ３の出力と、Ｗｒｉｔｅフラグラッチ１０３のインバータＩＮＶ５の出力と、書き込みパルス（セット）ＷＳＥＴを入力し、出力がソースが電源に接続されたＰＭＯＳトランジスタ１１５のゲートに接続されているＮＡＮＤ回路１１３と、ＰＭＯＳトランジスタ１１５、１１６の共通ドレイン（ビット線）とＧＮＤ間に接続されたＮＭＯＳトランジスタ１１７と、ＮＡＮＤ回路１１２、１１３の出力を受け、出力がＮＭＯＳトランジスタ１１７のゲートに接続されたＮＡＮＤ回路１１４と、を備えている。ＮＡＮＤ回路１１２、１１３の出力うちＬｏｗレベルに対応する１つ又は２つのＰＭＯＳトランジスタがオンしビット線を電源電子とし電源から、選択されたワード線に接続するセルのＧＳＴに電流を供給する。
【００４８】
次に、本実施形態におけるＷｒｉｔｅデータラッチ１０２の初期化動作について説明する。
【００４９】
書き込み開始時、活性化されたＢＡＮＫアクティブ・コマンド（ＡＣＴ）が入力された後、最初のＷｒｉｔｅコマンド（ＷＲＴ）の入力から、８サイクルが経過し、書き込みパルス（ＷＳＥＴ及びＷＲＳＴ）が発生する直前に、書き込み対象のデータを、Ｒｅａｄデータラッチ１０１から転送して保持する。転送制御信号ＴｉｎｉｔのパルスがＨｉｇｈのとき、Ｒｅａｄデータラッチ１０１の保持データはＷｒｉｔｅデータラッチ１０２に転送される。
【００５０】
書き込み要求が来ていないビットは、Ｒｅａｄデータラッチ１０１とＷｒｉｔｅデータラッチ１０２には同じデータが保持されているので、転送動作をしても、Ｗｒｉｔｅデータラッチ１０２内のデータは変化しない。
【００５１】
当該ビット（Ｗｒｉｔｅデータバッファ１０８に接続されるビット線）にデータを出力するか（書き込みを行うか）否かは、Ｗｒｉｔｅデータラッチ１０２のデータとＲｅａｄデータラッチ１０１のデータを比較回路で比較した結果によって判定する。
【００５２】
これら２つのデータが不一致の場合、不一致であることをＷｒｉｔｅフラグラッチ１０３に格納する。
【００５３】
比較回路（ＥＸＮＯＲ）回路１０６は、Ｒｅａｄデータラッチ１０１の出力（インバータＩＮＶ１の出力）と、現在のＷｒｉｔｅデータラッチ１０２の出力（インバータＩＮＶ３の出力）を比較し、比較結果は、ＷＦＬをラッチタイミング信号として、Ｗｒｉｔｅフラグラッチ１０３に記憶される。
【００５４】
Ｗｒｉｔｅフラグラッチ１０３へのデータ格納のタイミングは、Ｒｅａｄデータラッチ１０１から、Ｗｒｉｔｅデータラッチ１０２への転送の直前に行う。すなわち、Ｗｒｉｔｅフラグラッチ１０３のラッチタイミング信号ＷＦＬは、転送制御信号Ｔｉｎｉｔのワンショットパルスが生成される直前で、Ｈｉｇｈレベルとされる。
【００５５】
この時、書き込み要求が存在しており（ＷＲＴがＨｉｇｈレベル）、且つ、相変化メモリセルに書き込まれているデータ（Ｗｒｉｔｅデータラッチ１０２に現在保持されているデータ）と、Ｒｅａｄデータラッチ１０１のデータとが異なる場合（すなわち、比較回路（ＥＸＮＯＲ）回路１０６の出力がＬｏｗレベル、Ｗｒｉｔｅフラグラッチ１０３の出力がＨｉｇｈレベル）、書き込みが実行される。すなわち、比較回路１０６を構成するＥＸＮＯＲ回路の出力がＬｏｗレベルのとき（Ｗｒｉｔｅデータラッチ１０２とＲｅａｄデータラッチ１０１の出力が不一致）、Ｗｒｉｔｅフラグラッチ１０３の出力（インバータＩＮＶ５の出力）はＨｉｇｈレベルである。このとき、ＮＡＮＤ回路１１２、１１３の出力の一方はＬｏｗレベルであり、これを受けるＮＡＮＤ回路１１４の出力はＨｉｇｈレベルとなり、ＮＭＯＳトランジスタ１１７がオンする。
【００５６】
Ｗｒｉｔｅデータラッチ１０２のインバータＩＮＶ３の出力がＨｉｇｈ（書き込みデータがＨｉｇｈ）、Ｗｒｉｔｅフラグラッチ１０３の出力（ＩＮＶ５の出力）がＨｉｇｈ（２つのラッチ１０１、１０２の出力不一致）の場合には、書き込みパルス（セットパルス）ＷＳＥＴがＨｉｇｈのとき、ＮＡＮＤ回路１１３の出力がＬｏｗとなり、書き込みパルスＷＳＥＴに応じてＰＭＯＳトランジスタ１１５がオンする。
【００５７】
Ｗｒｉｔｅデータラッチ１０２のインバータＩＮＶ４の出力がＨｉｇｈ（書き込みデータがＬｏｗ）、Ｗｒｉｔｅフラグラッチ１０３の出力（ＩＮＶ５の出力）がＨｉｇｈの場合（２つのラッチ１０１、１０２の出力不一致）には、書き込みパルス（リセットパルス）ＷＳＲＴがＨｉｇｈのとき、ＮＡＮＤ回路１１２の出力がＬｏｗとなり、書き込みパルスＷＳＲＴに応じてＰＭＯＳトランジスタ１１６がオンする。
【００５８】
相変化メモリセルに書き込まれているデータと同一のデータの書き込み要求が来た場合には、共通Ｉ／Ｏ線からの書き込みデータ、すなわち、Ｒｅａｄデータラッチ１０１のインバータＩＮＶ１の出力と、Ｗｒｉｔｅデータラッチ１０２ののインバータＩＮＶ３の出力は一致した状態になっているため、比較回路（ＥＸＮＯＲ）１０６の出力はＨｉｇｈレベルとされ、Ｗｒｉｔｅフラグラッチ１０３の出力はＬｏｗレベルであり、ＮＡＮＤ回路１１２、１１３の出力はＨｉｇｈレベルとなり、ＰＭＯＳトランジスタ１１５、１１６はともにオフし、メモリセルへの書き込みは行われない。
【００５９】
このように、各々のＷｒｉｔｅデータラッチ回路１３で判定が行われ、必要なビットにのみ書き込みが実行される。
【００６０】
その後、書き込みパルス（ＷＳＥＴ、ＷＲＳＴ）の入力タイミングに合わせて、Ｗｒｉｔｅデータラッチ１０２に格納されているデータに従って、セット又はリセット状態の書き込みが実行される。
【００６１】
相変化メモリセルへの書き込みは、一旦、開始されたら、途中で中断することは出来ない。これは、書き込み途中で中断してしまうと、メモリセルに書き込まれているデータが破壊された状態になってしまうためである。前述した一連の書き込みを実現するための回路例を、図７に示す。
【００６２】
相変化メモリセルは、１つのＧＳＴ（Ｇａ−Ｓｂ−Ｔｅ；相変化素子）とＮＭＯＳトランジスタを接続した形になっている。図６では、ビット線とＧＮＤ間に、ＧＳＴ１２０とＮＭＯＳトランジスタ１１９、ＧＳＴ１２０とＮＭＯＳトランジスタ１１８よりなる２つのメモリセルが接続されており、ＮＭＯＳトランジスタ１１８、１１９のゲートがワード線Ｗｏｒｄ０、Ｗｏｒｄ１にそれぞれ接続され、選択されたワード線に接続するＮＭＯＳトランジスタがオンする。
【００６３】
センスアンプ１０４は、メモリセルが高抵抗状態（ＲＥＳＥＴ）にあるか低抵抗状態（ＳＥＴ）であるかを判定する。センスアンプ１０４は、外部から入力される参照電位ＶＲＥＦを用いてデータを判定し、Ｒｅａｄデータラッチ１０１に格納する。
【００６４】
外部Ｉ／Ｏとのデータの転送は、共通Ｉ／Ｏ線と、Ｒｅａｄデータラッチ１０１との間に接続されたカラムスイッチ１１１Ａ、１１１Ｂを通して行う。カラムスイッチ１１１Ａ、１１１Ｂはゲートにカラム（Ｃｏｌｕｍｎ）選択線が接続されたＭＯＳトランジスタよりなる。なお、通常のＤＲＡＭ同様、カラムデコーダ（図４の１２）で選択されたカラムに対応するカラム（Ｃｏｌｕｍｎ）選択線が活性化され、カラムスイッチ１１１Ａ、１１１Ｂがオンする。
【００６５】
Ｒｅａｄデータラッチ１０１とＷｒｉｔｅデータラッチ１０２の間には、転送信号ＴｉｎｉｔがＨｉｇｈレベルのときオンするＣＭＯＳトランスファゲートよりなるスイッチ１０５が設けられ、Ｂａｎｋ活性化後のＷｒｉｔｅデータのイニシャライズ動作の時と、書き込み要求の８サイクル毎に、このスイッチ１０５を通して、Ｒｅａｄデータラッチ１０１のデータＷｒｉｔｅデータラッチ１０２に転送する。
【００６６】
書き込みを実行するか否かは、Ｗｒｉｔｅデータラッチ１０２とＲｅａｄデータラッチ１０１のデータを、比較回路（ＥＸＮＯＲ回路）１０６で比較し、不一致であるかどうかを判定して決める。Ｗｒｉｔｅフラグラッチ１０３は、比較回路（ＥＸＮＯＲ回路１０６の出力をＷＦＬ信号でラッチする。
【００６７】
Ｗｒｉｔｅフラグラッチ１０３の出力がＨｉｇｈになった場合、Ｗｒｉｔｅデータバッファ１０８が動作し、書き込みが実行される。このようにしてメモリセルに対して書き込みが実行される。
【００６８】
図３に示した書き込みのシーケンス例に即して本実施例の動作について説明する。以下では、相変化メモリへの書き込みサイクルを８０ｎｓと過程した場合について図３のタイミング図と、図４乃至図６を参照して説明する。外部のクロック信号ＣＬＫの周波数は、１００ＭＨｚ（ｔＣＫ＝１０ｎｓ）のＳＤＲＡＭに適用した場合を仮定する。
【００６９】
書き込みサイクルが８０ｎｓであるため、８ビットごとにまとめて書き込みを行うと、８×１０ｎｓ＝８０ｎｓとなり、競合が発生することなく、書き込みを行うことが出来る。
【００７０】
書き込みパルス（ＷＳＥＴ、ＷＲＳＴ）は、最初の書き込み要求から、８サイクル毎にチップ内部で発生し、セルへの書き込みを実行する。
【００７１】
この例では、内部のＲｅａｄデータラッチ１０１、Ｗｒｉｔｅデータラッチ１０２間のデータの転送時間のマージンを取るために、ＳＥＴ書き込み時間（ＷＳＥＴのパルス幅で規定される）は、８０ｎｓよりも１サイクル分短い、７０ｎｓとした場合を想定している。
【００７２】
ＡＣＴコマンド発行後、通常のＤＲＡＭと同様に、ワード線を活性化し、ページサイズ分のメモリセルのデータを、センスアンプ１０４で増幅し、読み出しデータを、Ｒｅａｄデータラッチ１０１に格納する。Ｒｅａｄデータラッチ１０１は、入力と出力同士を相互に接続したインバータで構成した例とされているが、ＤＲＡＭの典型的なセンスアンプのようなクロスカップル型のラッチアンプ等を用いてもよい。
【００７３】
Ｒｅａｄデータラッチ１０１に取り込まれたデータは、最初のカラム（Ｃｏｌｕｍｎ）選択線が活性化される前に、すなわち、リード、ライトアクセス動作が行われる前に、Ｗｒｉｔｅデータラッチ１０２にも転送され（転送スイッチ１０５がオンとされている）、Ｒｅａｄデータラッチ１０１、Ｗｒｉｔｅデータラッチ１０２に同一のデータが格納された時点で、増幅動作は完了する。
【００７４】
その後、カラム（Ｃｏｌｕｍｎ）アドレス、及び、Ｗｒｉｔｅコマンド（ＷＲＴ）を受けてＩ／Ｏ線、カラムスイッチ１１１Ａ、１１１Ｂを通して、入力されたアドレスに対応するＲｅａｄデータラッチ１０１に、書き込みデータを転送する。
【００７５】
その時点では、Ｒｅａｄデータラッチ１０１のデータはＷｒｉｔｅデータラッチ１０２には転送せず、Ｗｒｉｔｅデータラッチ１０２は、８サイクル期間は最初に転送されたデータを保持する。
【００７６】
８サイクル目のＣｏｌｕｍｎ選択線の立下り後に、ＷＦＬ信号を立ち上げ、Ｒｅａｄデータラッチ１０１内のデータとＷｒｉｔｅデータラッチ１０２内のデータを比較した書き込みフラグを確定させる。
【００７７】
この時点で、Ｒｅａｄデータラッチ１０１とＷｒｉｔｅデータラッチ１０２内のデータが異なる場合のみ、Ｗｒｉｔｅフラグラッチ１０３の出力がＨｉｇｈにセットされ書き込みが行われる。
【００７８】
このラッチの確定後、Ｒｅａｄデータラッチ１０１のデータを、Ｗｒｉｔｅデータラッチ１０２に転送して、両方のラッチ１０１、１０２内のデータを一致させると共に、メモリセルに書き込むデータを、Ｗｒｉｔｅデータラッチ１０２に転送する。
【００７９】
Ｒｅａｄデータラッチ１０１からＷｒｉｔｅデータラッチ１０２へのデータの転送が完了したら、書き込みパルスＷＲＳＴとＷＳＥＴを同時に発生させる。この２つのライトパルスＷＲＳＴとＷＳＥＴは、相変化メモリをアモルファス状態にするか、結晶化状態にするかによって、書き込みのパルス幅、セルに流す電流量が異なるため、２種類のパルスが生成される。一般的に、アモルファス状態（リセット状態）にするためには、高電流を短時間（ここでは、２０ｎｓとしている）、結晶化させるためには、比較的低電流を長時間（ここでは、７０ｎｓ）を流す必要がある。この場合、書き込みパルスＷＲＳＴ、ＷＳＥＴのパルス幅は、それぞれ、２０ｎｓ、７０ｎｓとされる。
【００８０】
書き込みパルスＷＲＳＴとＷＳＥＴは、前ページと共通で発生するが、書き込みするか否かは書き込みパルスが入力された時点で、Ｗｒｉｔｅフラグラッチ１０３の出力（インバータＩＮＶ５の出力）がＨｉｇｈ（比較回路１０６の比較結果が不一致をラッチしている）の箇所のＷｒｉｔｅデータバッファ１０８のみが動作し、書き込みが行われる。
【００８１】
書き込み中（ライトパルスが発生している間）は、Ｗｒｉｔｅデータラッチ１０２で書き込み情報は保持され、外部からＲｅａｄ／Ｗｒｉｔｅの要求が来た場合にも、Ｒｅａｄデータラッチ１０１内でやり取りが行われ、８サイクル期間中は、Ｗｒｉｔｅデータラッチ１０２にデータは保持されたままである。８サイクル期間中に、Ｗｒｉｔｅデータラッチ１０２のデータは更新されない。
【００８２】
書き込みパルスＷＲＳＴ、ＷＳＥＴが、Ｌｏｗレベルになったら、Ｗｒｉｔｅデータラッチ１０２には、Ｒｅａｄデータラッチ１０１より、次の書き込みの情報が伝達される。
【００８３】
書き込み終了後は、Ｒｅａｄデータラッチ１０１内のデータをＷｒｉｔｅデータラッチ１０２内に転送し、その間、Ｗｒｉｔｅデータが入力されていなければ、Ｒｅａｄ／Ｗｒｉｔｅデータラッチ１０１、１０２内のデータは一致するため、書き込みは終了する。
【００８４】
その後、先の書き込み時間中に、Ｒｅａｄデータラッチ１０１に書き込まれたデータの書き込みが実行される。
【００８５】
図３に示した動作例では、８サイクル単位でデータが入力された例を示したが、ランダムなＷｒｉｔｅ書き込みを許しているので、図７に示すように、１２サイクルのＷｒｉｔｅ（データＤ０〜Ｄｂ）が続いた後に、プリチャージ（ＰＲＥ）コマンドが入力されることもあり得る。本実施例では、ＰＲＥコマンドが入力された時点で、書き込みが終了していない場合も、継続して書き込みを実行する。残ったデータは、さらに８サイクル後から書き込みを実行し、その後、ワード線を立ち下げる。
【００８６】
このため、最も長い場合は、ｔＲＰ（ＰＲＥからＡＣＴまでの時間）は、通常の３０ｎｓと比較して、最後のデータ（Ｄｂ）の入力から、次にＡＣＴが入力できるまでに、
１０ｎｓ×８サイクル×２−ｔＷＲ（２０ｎｓ）
＝１４０ｎｓ
の時間が最大必要となることになる。図７に、書き込みの途中でＰＲＥコマンドが入力され、ｔＲＰが１００ｎｓ（最大１４０ｎｓ）となった場合の動作例を示す。
【００８７】
例えば書き込みサイクルが４０ｎｓになった場合、ｔＲＰは、
１０ｎｓ×４サイクル×２−ｔＷＲ（２０ｎｓ）＝６０ｎｓ
となり、通常のｔＲＰの値（＝３０ｎｓ）の約２倍の時間程度になる。
【００８８】
仮に、２０ｎｓの書き込みサイクルが実現できたとすると、ｔＲＰは、
１０ｎｓ×２サイクル×２−ｔＷＲ（２０ｎｓ）＝２０ｎｓ
となり、通常のｔＲＰの値（３０ｎｓ）内に書き込みの時間を隠蔽することが可能となる。
【００８９】
図８は、書き込みサイクルが４０ｎｓになった場合の動作例を示すタイミング図である。図８には、書き込み中のビットにさらに書き込みの要求(同一のアドレスへの書き込み要求)が来た場合の例を示している。この場合、書き込み中のデータはＷｒｉｔｅデータラッチ１０２に格納されており、Ｒｅａｄデータラッチ１０１に書き込みデータは保持される。
【００９０】
本実施例において、前述したように、書き込み途中のビットに書き込み要求が来ても、書き込みは、中断せずに、最後まで、メモリセルへの書き込みを完了させる。
【００９１】
メモリセルへの書き込み完了後、チップ内で発生した次サイクルの書き込みタイミングで、このデータ（書き込み途中のビットへの書き込みデータ）は、メモリセルに書き込みが行われる。
【００９２】
図９は、本実施例におけるＷｒｉｔｅパルス制御回路２３の構成例を示す図である。図１０は、図９の回路の動作波形を模式的に示す図を示す。
【００９３】
Ｗｒｉｔｅパルス制御回路２３は、シフトレジスタ２０５と、判定回路２０６を備えている。信号（Ｒｏｗ  Ｂａｎｋ  ａｄｄ）を入力する遅延回路２０２と、遅延回路２０２の出力を入力するインバータ２０３と、信号（Ｒｏｗ  Ｂａｎｋ  ａｄｄ）とインバータ２０３の出力を入力するＡＮＤ回路２０４は、信号（Ｒｏｗ  Ｂａｎｋ  ａｄｄ）がＨｉｇｈとなるとき、そのエッジから遅延回路２０２の遅延時間で規定されるパルス幅のワンショットパルスを生成する。ＷＲＴと信号（Ｃｏｌｕｍｎ  Ｂａｎｋ  ａｄｄ）を入力するＡＮＤ回路２０１の出力はシフトレジスタ２０５の各段にシフトクロックとして入力される。ＡＮＤ回路２０４の出力とシフトレジスタ２０５の最終段の出力（Ｒ８）とは、切替スイッチ２０８を介してシフトレジスタ２０５の初段に入力される。
【００９４】
ＢＡＮＫが活性化されると、その信号から、ワンショットパルスを発生させ（ＡＮD回路２０４の出力）、シフトレジスタ２０５のＲ０にＨｉｇｈデータを転送する。
【００９５】
その後、当該ＢＡＮＫに、Ｗｒｉｔｅ要求（ＷＲＴがＨｉｇｈ）が来るたびに、このＳＥＴされたＨｉｇｈデータをシフトする。
【００９６】
シフトレジスタ２０５の最終段のＲ８に、Ｈｉｇｈデータがシフトした時点で、８サイクル分の書き込み要求が来たことになり、判定回路２０６の出力がＨｉｇｈとなり、Ｗｒｉｔｅパルス発生回路２０７からＷＲＳＴ、ＷＳＥＴを出力して、メモリセルに書き込みが実行される。
【００９７】
シフトレジスタ２０５でシフトしたＲ８のデータは、切替スイッチ２０８を介して初段にフィードバックされ、Ｒ０にも転送され、書き込み要求毎に（ＷＲＴのＨｉｇｈパルスが到来する毎に）、このデータをシフトして、また８サイクル後に、Ｗｒｉｔｅパルス発生回路２０７から書き込みパルスＷＲＳＴ、ＷＳＥＴを発生する。
【００９８】
図１０にタイミング図として示したように、ＢＡＮＫアクティブ信号（Ｒｏｗ  Ｂａｎｋ  ａｄｄ）を受けて、Ｒ０にＨｉｇｈデータをセットし、これがＷｒｉｔｅ要求によってシフトされ、Ｒ８にのみＨｉｇｈがセットされたときを起点に、書き込みパルスＷＳＥＴ、ＷＲＳＴが発生されることを示している。この書き込み方式をとることによって、相変化メモリのセルへの書き込み時間を隠蔽して、ランダムな高速書き込みを実現することができる。
【００９９】
本実施例によれば、連続する書き込みビットを、８ビット固定ではなくても、書き込みを実現することが出来る。比較的長いｔＲＰ期間が必要になるデメリットはあるが、これは、仮定した書き込み速度が８０ｎｓとなっているためであり、このメモリセルへの書き込みに必要な時間が４０ｎｓもしくは２０ｎｓのように短くなれば、この副作用の量も相対的に小さくなる。
【０１００】
このような高速書き込みの材料を適用すれば、ＤＲＡＭでも、ランダムアクセス性を実現した不揮発メモリを作成することが可能となる。
【０１０１】
なお、図４に示した回路構成の場合、ＢＡＮＫ単位で書き込みを実行することになる。しかしながら、本発明は、ＢＡＮＫ単位の書き込みに限定されるわけではなく、チップ単位一括とかＢＡＮＫをいくつかのＢｌｏｃｋに分割して書き込みを行うということも可能である。
【０１０２】
上記実施例では、相変化メモリを例に説明したが、本発明は、相変化メモリの他にも、書き込み時間がＤＲＡＭやＳＲＡＭと比較して長い時間を必要とするメモリ素子、例えばＲＲＡＭ（Ｒｅｓｉｓｔａｎｃｅ  ＲＡＭ）、ＭＲＡＭ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ  ＲＡＭ）、ＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  ＲＡＭ；強誘電体ＲＡＭ）等を用いて高速でランダムな書き込みを実現するために有効である。
【０１０３】
以上、本発明を上記実施例に即して説明したが、本発明は上記実施例の構成にのみ制限されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【図面の簡単な説明】
【０１０４】
【図１】相変化メモリの８ビット単位での書き込み（８ビット固定）を説明するタイミング図である。
【図２】相変化メモリの８ビット単位での書き込み（インタラプト発生）を説明するタイミング図である。
【図３】本発明の一実施例の動作例を説明するタイミング図である。
【図４】本発明の一実施例の構成を示す図である。
【図５】本発明の一実施例のデータラッチ回路部の構成の一例を示す図でる。
【図６】本発明の一実施例のデータラッチ回路部の詳細構成の一例を示す図でる。
【図７】本発明の一実施例の動作の別の例を説明するタイミング図である。
【図８】本発明の一実施例の動作の別の例を説明するタイミング図である。
【図９】本発明の一実施例のＷｒｉｔｅパルス制御回路の構成を示す図である。
【図１０】本発明の一実施例のＷｒｉｔｅパルス制御回路の動作例を示すタイミング図である。
【符号の説明】
【０１０５】
１０  メモリアレイ
１１  ロウデコーダ
１２  カラムデコーダ
１３  ライトデータラッチ
１４  センスアンプ＆データラッチ回路
１５  データ端子
１６  入力バッファ
１７  出力バッファ
１８  ロウアドレスバッファ
１９  カラムアドレスバッファ
２０  アドレス端子
２１  モードデコーダ
２２  データ転送制御回路
２３  Ｗｒｉｔｅパルス制御回路
２４  ステートマシン
１００  データラッチ回路
１０１  Ｒｅａｄデータラッチ
１０２  Ｗｒｉｔｅデータラッチ
１０３  Ｗｒｉｔｅフラグラッチ
１０４  センスアンプ
１０５  転送スイッチ
１０６  比較回路
１０７  ライトアンプ
１０８  Ｗｒｉｔｅデータバッファ
１１１Ａ、１１１Ｂ  カラムスイッチ
１１２、１１３  ＮＡＮＤ回路
１１４  ＮＡＮＤ回路
１１５、１１６  ＰＭＯＳトランジスタ
１１７  ＮＭＯＳトランジスタ
１１８、１１９  ＮＭＯＳトランジスタ
１２０  ＧＳＴ
２０１、２０４  ＡＮＤ回路
２０２  遅延回路
２０３  インバータ
２０５  シフトレジスタ
２０６  判定回路
２０７  Ｗｒｉｔｅパルス発生回路
２０８  切替スイッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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