(57)【要約】【課題】ＰＬＬなどの規模が大きく高価な部品を使わず、規模の小さい簡単な回路部品でＰＣＲジッタを抑制できる伝送装置を提供することである。【解決手段】入力するストリームから全て或いは一部を選択して伝送する伝送装置１００において、ストリームを出力するのに必要となる出力タイミング基準信号と出力基準クロックを入力とし、出力タイミング基準信号が出力開始を示すときを検出して生成予定の出力クロックの停止すべき期間を予測する測定部２４と、出力基準クロックをＮ分周(Ｎは２以上の整数)して出力クロックを生成しかつ出力クロックと一定の位相関係を有する出力タイミング信号を出力するものであって、測定部２４にて予測される期間の少なくとも一部の期間を停止期間に定めて出力クロックの生成を停止する一方その停止期間だけ出力タイミング信号の出力位相を遅らせる出力制御信号生成部２５とを備える。【選択図】図７
2008141536.tif 000002
【特許請求の範囲】
【請求項１】
入力するストリームから全て或いは一部を選択し、これを新たなストリームとして伝送する伝送装置において、
前記新たなストリームの出力に必要となる出力タイミング基準信号と出力基準クロックとを入力とし、前記出力タイミング基準信号により出力開始タイミングが通知されたとき、これを検出して生成される出力クロックの停止すべき期間を予測する測定部と、
前記出力基準クロックをＮ分周(Ｎは２以上の整数)して前記出力クロックを生成し、かつ、この出力クロックと一定の位相関係を有する出力タイミング信号を生成するものであって、前記測定部にて予測される前記期間の少なくとも一部の期間を停止期間に定めて、この期間は前記出力クロックの生成を停止して出力し、かつ、前記停止期間に応じて前記出力タイミング基準信号の位相を調整し、これを前記出力タイミング信号として出力する出力制御信号生成部と
を具備したことを特徴とする伝送装置。
【請求項２】
入力するストリームから全て或いは一部を選択し、これを新たなストリームとして伝送する伝送装置において、
前記新たなストリームの出力に必要となる出力タイミング基準信号と出力基準クロックとを入力とし、前記出力タイミング基準信号により通知される出力開始タイミングを起点として前記出力基準クロックにて分周比Ｎ(Ｎは２以上の整数)をカウントし続ける第１のカウンタと、
前記第１のカウンタが分周比Ｎに相当する数をカウントし終える前に、前記出力タイミング基準信号により出力開始タイミングが通知されたとき、これを検出して生成される出力クロックの停止すべき期間を予測する予測部と、
前記第１のカウンタと１分周比分に相当する時間だけ遅れて、前記出力基準クロックにて分周比Ｎをカウントし続ける第２のカウンタと、
前記第２のカウンタのカウント値に応じてトグルさせることで、前記出力基準クロックのＮ分周クロックとして前記出力クロックを生成するものであって、前記予測部にて予測される前記期間の少なくとも一部の期間を停止期間に定めて、この期間は前記出力クロックの生成を停止して出力するクロック生成部と、
前記出力クロックと一定の位相関係を有する出力タミング信号を生成するものであって、前記出力タイミング基準信号により通知される出力開始タイミングを、前記クロック生成部から通知される前記停止期間に応じて位相を遅らせ、前記出力タイミング信号として出力するタイミング生成部と
を具備したことを特徴とする伝送装置。
【請求項３】
前記クロック生成部は、前記第２のカウンタがＮ及びＮ／２に相当する数をカウントする毎にトグルさせることで、前記出力基準クロックのＮ分周クロックとして前記出力クロックを生成することを特徴とする請求項２に記載の伝送装置。
【請求項４】
前記出力タイミング基準信号と前記出力基準クロックが非同期である場合、前記出力タイミング基準信号を前記出力基準クロックに同期し直す再同期部を更に
具備したことを特徴とする請求項１乃至３のいずれか１つに記載の伝送装置。
【請求項５】
入力するストリームから全て或いは一部を選択し、これを新たなストリームとして伝送する伝送装置において、
前記入力するストリームを構成するパケットの全て或いは一部を選択するパケット入力部と、
前記新たなストリームを構成する各パケットの出力開始タイミングを、前記入力するストリームの各パケットに付与されるタイムスタンプを用いて検出し、これを出力タイミング基準信号として出力する出力開始タイミング検出部と、
前記出力タイミング基準信号と出力基準クロックを入力とし、前記出力タイミング基準信号により前記出力開始タイミングが通知されたとき、これを検出して生成する出力クロックの停止すべき期間を予測する測定部と、
前記出力基準クロックをＮ分周(Ｎは２以上の整数)して前記出力クロックを生成し、かつ、この出力クロックと一定の位相関係を有する出力タイミング信号を出力するものであって、前記測定部にて予測される前記期間の少なくとも一部の期間を停止期間に定めて、この期間は前記出力クロックの生成を停止して出力し、かつ、前記停止期間に応じて前記出力タイミング基準信号の位相を調整し、これを前記出力タイミング信号として出力する出力制御信号生成部と、
前記パケット入力部にて選択された各パケットを位相が調整された前記出力タイミング信号に合わせ、N分周された前記出力クロックに同期させ、前記新たなストリームとして出力するパケット出力部と
を具備したことを特徴とする伝送装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力するストリームの全て或いは一部を選択し、これを新たなストリームとして伝送する伝送装置に関し、特にデジタル放送ストリームを受信し再配信する際に、ＰＣＲジッタの発生を簡単な回路部品で抑制することが可能な伝送装置に関する。
【背景技術】
【０００２】
近年、デジタル放送ストリーム、例えば、ＭＰＥＧ２規格のトランスポートストリーム(Transport Stream：以下、ＴＳ)を、そのまま記録することで、画質を損ねず、デジタル放送番組を記録再生する受信装置が普及し始めており、このような受信装置をホームサーバとして、ネットワークを経由し、ネットワークに接続されているデジタルテレビジョン受像機（以下、デジタルＴＶ）にＴＳを再配信して、番組を視聴する利用方法が考えられている。
【０００３】
ＴＳは複数のパケット（以下、ＴＳパケット）から構成されるが、記録する際は通常受信したＴＳパケットの中から必要なＴＳパケットのみを選択してから記録する。このように必要なＴＳパケットのみ選択することをパーシャル化と呼び、これにより選択されたＴＳパケット群を「パーシャルＴＳ」などと呼ぶ。パーシャル化する前のＴＳを便宜上「フルＴＳ」と呼ぶ場合もある。
【０００４】
ＴＳにはＰＣＲ（Program Clock Reference）と呼ばれる基準時間軸情報が含まれており、この時間軸を基にＴＳに多重されている圧縮データを復号（デコード）することで、映像や音声の同期再生がデジタルＴＶなどの受信装置で再現できる。ＰＣＲは、ＭＰＥＧ２規格上１００ms以内に少なくとも１回はＴＳパケットに多重されなければならないが、必ずしも時間的に等間隔に多重する必要はない。従って、ＰＣＲは離散的な時間情報として伝送されており、受信側ではそのＰＣＲに基づいて連続的な時間軸情報であるＳＴＣ (System Target Clock)を復元している。
【０００５】
受信装置では、ＭＰＥＧ２規格上、ｎ番目ＰＣＲが示す時刻(以下、ＰＣＲ(n))とｎ+1番目ＰＣＲが示す時刻(以下、ＰＣＲ(n+1))との差分値と、ＰＣＲ(n)の到達時刻とＰＣＲ(n+1)の到着時刻との差分値とを同じとするように、ＳＴＣの動作周波数を微調整する（ＭＰＥＧ２規格上、２７MHz±８１０Hz範囲での調整が少なくとも必要となる）ことにより、ＰＣＲ(n)とこれが到達した時にSTCが示す時刻(以下、STC(n))との誤差を無くし、デコードする義務がある。
【０００６】
このように時間軸方向における誤差を「ジッタ」と呼び、ＰＣＲにて復元される時間軸に関するものは「ＰＣＲジッタ」などと呼ばれているが、ＭＰＥＧ２規格では±５００nsがＰＣＲジッタの許容範囲となっており、デジタルＴＶなどの受信装置はこの誤差精度を前提に設計されている。よって、パーシャルＴＳをネットワーク(IEEE1394、LANなど)を経由して、別のデジタルＴＶに再配信する時には、この範囲を超える誤差を付加しないことを考慮しなければならない。
【０００７】
ここで、パーシャルＴＳについて考える。  
図４５のように、フルＴＳ（図４５(A)）からＴＳパケット「packet Ax」(x=0、1、2、・・・) が選択されてできるパーシャルＴＳ（図４５(B)）を記録する場合、フルＴＳにおいて選択されなかったＴＳパケット部分が詰められた状態（図４５(C)）で記録媒体（ＤＶＤ（Digital Versatile Disc）、ＢＤ（Blu-ray Disc）、ハードディスクなど）に記録されることになる。
【０００８】
これを単純に再生すると、図４５(D)に示すように、packet A2やA3など、記録開始ＴＳパケット「packet A0」からの相対間隔が記録時（図４５(A)のフルＴＳ入力時）と異なってしまう。
【０００９】
したがって、図４６(A)に示すように、フルＴＳ入力時に仮にpacket A0とpacket A3 にＰＣＲが多重されていた場合、図４６(B)に示すように、再生時のパーシャルTSにおいて、packet A3のpacket A0からの相対間隔が記録時（図４６(A)のフルＴＳ入力時）と異なる結果、図４６(C)に示すように、パーシャルＴＳを再生する時に復元されるＳＴＣ（再生時のＳＴＣ）は、記録する時に復元できるＳＴＣ（記録時のＳＴＣ）と大きく異なってしまう。つまり、ＰＣＲ(ｎ)の到達時刻とＰＣＲ(ｎ＋１)の到達時刻との差分が記録時(ｔ(n+1)−ｔ(n))と再生時(ｔ’(n+1)−ｔ(n))とで異なることになり、ＰＣＲジッタがＭＰＥＧ２規格で定められている値±５００nsを違反してしまう。なお、図４６(C)において、横軸はＰＣＲの到達時刻、縦軸はＰＣＲが示す時刻（ＰＣＲ値）を表している。
【００１０】
ＭＰＥＧ２規格に違反すると、受信装置にてＳＴＣの動作周波数が正しく復元できず、映像信号に色ずれが起きるなどの不具合を生じる。また、packet A0と A3以外の他のＴＳパケットについても、再生時には結果的に記録時の入力レートよりも高い伝送レートで復元されることになり、受信装置のＳＴＤ（System Target Decoder）バッファがオーバーフローするなど、正しい再生が行えない問題も生じる。
【００１１】
そこで、再生時のＰＣＲジッタやオーバーフローを抑制する方法として、ＴＳパケット毎にその到達時刻をタイムスタンプとして付与して記録することが提案され、利用されている（例えば、ＨＤ−ＤＶＤ規格におけるストリームオブジェクト(ＳＯＢ)フォーマットなど）。
【００１２】
しかしながら、このように受信側でＴＳパケットを受信する毎にタイムスタンプを付与して記録する方法は、パケット単位のＰＣＲジッタやオーバーフローを抑制することはできるが、パケット単位以下のＰＣＲジッタを抑制することができないという問題があった。
【００１３】
一方、先行技術としては、例えば特許文献１には、ＰＬＬを用いてＰＣＲジッタを許容範囲内に抑制するデータ伝送装置が開示されている。
【００１４】
しかしながら、特許文献１の伝送装置では、ＰＬＬなどの規模が大きいコスト的にも不利な部品を用いなければならないという問題があった。
【特許文献１】特開２０００−１５１５３９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
本発明は、上記の問題に鑑み、ＰＬＬなどの規模が大きく高価な部品を使うことなく、規模の小さい簡単な回路部品でＰＣＲジッタを抑制することができる伝送装置を提供することを目的とするものである。
【課題を解決するための手段】
【００１６】
本願発明の一態様によれば、入力するストリームから全て或いは一部を選択し、これを新たなストリームとして伝送する伝送装置において、前記新たなストリームの出力に必要となる出力タイミング基準信号と出力基準クロックとを入力とし、前記出力タイミング基準信号により出力開始タイミングが通知されたとき、これを検出して生成される出力クロックの停止すべき期間を予測する測定部と、前記出力基準クロックをＮ分周(Ｎは２以上の整数)して前記出力クロックを生成し、かつ、この出力クロックと一定の位相関係を有する出力タイミング信号を生成するものであって、前記測定部にて予測される前記期間の少なくとも一部の期間を停止期間に定めて、この期間は前記出力クロックの生成を停止して出力し、かつ、前記停止期間に応じて前記出力タイミング基準信号の位相を調整し、これを前記出力タイミング信号として出力する出力制御信号生成部とを具備したことを特徴とする伝送装置が提供される。
【００１７】
本願発明の他の態様によれば、入力するストリームから全て或いは一部を選択し、これを新たなストリームとして伝送する伝送装置において、前記新たなストリームの出力に必要となる出力タイミング基準信号と出力基準クロックとを入力とし、前記出力タイミング基準信号により通知される出力開始タイミングを起点として前記出力基準クロックにて分周比Ｎ(Ｎは２以上の整数)をカウントし続ける第１のカウンタと、前記第１のカウンタが分周比Ｎに相当する数をカウントし終える前に、前記出力タイミング基準信号により出力開始タイミングが通知されたとき、これを検出して生成される出力クロックの停止すべき期間を予測する予測部と、前記第１のカウンタと１分周比分に相当する時間だけ遅れて、前記出力基準クロックにて分周比Ｎをカウントし続ける第２のカウンタと、前記第２のカウンタのカウント値に応じてトグルさせることで、前記出力基準クロックのＮ分周クロックとして前記出力クロックを生成するものであって、前記予測部にて予測される前記期間の少なくとも一部の期間を停止期間に定めて、この期間は前記出力クロックの生成を停止して出力するクロック生成部と、前記出力クロックと一定の位相関係を有する出力タミング信号を生成するものであって、前記出力タイミング基準信号により通知される出力開始タイミングを、前記クロック生成部から通知される前記停止期間に応じて位相を遅らせ、前記出力タイミング信号として出力するタイミング生成部とを具備したことを特徴とする伝送装置が提供される。
【００１８】
本願発明の他の態様によれば、入力するストリームから全て或いは一部を選択し、これを新たなストリームとして伝送する伝送装置において、前記入力するストリームを構成するパケットの全て或いは一部を選択するパケット入力部と、前記新たなストリームを構成する各パケットの出力開始タイミングを、前記入力するストリームの各パケットに付与されるタイムスタンプを用いて検出し、これを出力タイミング基準信号として出力する出力開始タイミング検出部と、前記出力タイミング基準信号と出力基準クロックを入力とし、前記出力タイミング基準信号により前記出力開始タイミングが通知されたとき、これを検出して生成する出力クロックの停止すべき期間を予測する測定部と、前記出力基準クロックをＮ分周(Ｎは２以上の整数)して前記出力クロックを生成し、かつ、この出力クロックと一定の位相関係を有する出力タイミング信号を出力するものであって、前記測定部にて予測される前記期間の少なくとも一部の期間を停止期間に定めて、この期間は前記出力クロックの生成を停止して出力し、かつ、前記停止期間に応じて前記出力タイミング基準信号の位相を調整し、これを前記出力タイミング信号として出力する出力制御信号生成部と、前記パケット入力部にて選択された各パケットを位相が調整された前記出力タイミング信号に合わせ、N分周された前記出力クロックに同期させ、前記新たなストリームとして出力するパケット出力部とを具備したことを特徴とする伝送装置が提供される。
【発明の効果】
【００１９】
本発明によれば、ＰＬＬなどの規模が大きく高価な部品を使うことなく、規模の小さい簡単な回路部品でＰＣＲジッタを抑制することができる伝送装置を実現することができる。
【発明を実施するための最良の形態】
【００２０】
発明の実施の形態について図面を参照して説明する。  
本発明の実施形態を説明する前に、本発明の実施形態の前提となるタイムスタンプの技術及びその問題点について説明する。ここでは、例えば、図１に示すように、デジタル放送番組を視聴するユーザ宅において、デジタル放送ストリームを受信して視聴したい番組に関するストリームをＤＶＤ、ＢＤ、ハードディスクなどの記録媒体に一旦保存できるデジタルＴＶ、セットトップボックス、或いは、パソコンなどをホームサーバーとして、記録媒体から読み出したストリームをIEEE1394等のホームネットワークを介して宅内の各部屋に再配信することで、それぞれの部屋にあるデジタルＴＶにて放送番組を視聴できるようにするホームサーバーシステムに用いられる伝送装置１００（少なくともチューナ１、ＭＰＥＧデコーダ２、レコーダ３を含む）について考える。
【００２１】
デジタル放送ストリームとしてのＴＳを伝送装置１００にあるＭＰＥＧデコーダ２が送受信する場合、図４１に示す信号が一般的に必要となる。図４１(A)CLKは伝送クロック、 (B)SYNCはＴＳパケットの先頭を示すパケット同期信号、(C)VALIDはDATAが有効であるかを示すパケット有効信号、(D)DATAはＴＳパケットの１８８バイト分の値を示すデータ信号をそれぞれ示している（チューナやレコーダによってはSYNC或いはVALIDを必要としない場合もある）。なお、図４１（ａ）はパケット単位で見た場合の概観波形の例であり、同図（ｂ）（ｃ）は（ａ）のパケット先頭部分をクロック単位で拡大して見た場合の詳細波形の例である。同図（ｂ）は（Ｄ)DATAを８ビットのパラレル信号にて送受信する場合を、同図（ｃ）は(D)DATAを１ビットのシリアル信号にて送受信する場合をそれぞれ示している。  デジタル放送ストリームを受信し、これを再配信する伝送装置において、前述したように、パーシャルＴＳを記録し再生する時に、ＰＣＲジッタやオーバーフローを抑制する方法として、ＴＳパケット毎にタイムスタンプ（Ｔ(n)、 n = 0, 1, 2, ・・・）を付与して記録再生する方法が知られている。
【００２２】
具体例として、２７MHzでカウントされる３２ビットのカウンタ（以下、フリーカウンタ）を用いて、図４２に示すように、ＴＳパケットの先頭データがＭＰＥＧデコーダ２に到着（或いは、入力）した時のフリーカウンタの値を、そのＴＳパケットのタイムスタンプとして各ＴＳパケット前方に付与し、記録する。ＳＴＣカウンタとあるのは、記録用のフリーカウンタの値に対比させて、ＳＴＣ復元用のカウンタの値を記入したものであり、タイムスタンプはＳＴＣカウンタの値と傾きを同じとする時間情報であることを示している。また、図４３に示すように、再生時にはこのタイムスタンプを基にＴＳパケット毎の到達時刻を復元することでほぼ正確に選択されたＴＳパケットの入力間隔を再現でき、結果としてＰＣＲジッタやオーバーフローを抑制することができる。
【００２３】
ところが、タイムスタンプ付与のみによるＰＣＲジッタの対策である場合、次に示すように、再配信におけるＰＣＲジッタを完全に抑制しようとすると問題が生じる。
【００２４】
再配信を行うためには、タイムスタンプを基に再現された出力タイミング信号（以下、SYNCO）を起点としてＴＳパケットを、出力伝送クロック（以下、CLKO）に同期させパケットデータを出力する必要があるが、CLKOとフリーカウンタ動作クロック(以下、TTSCLK)の周波数は一般に同一ではない。従って、TTSCLKによるカウント間隔とCLKOによる出力間隔は一致しないことが多く非同期となる。
【００２５】
よって、図４４(A)〜(E)のように、最初のTSパケットのタイムスタンプが示す出力開始タイミングのT(n)にてTSパケットの出力を開始し、次のTSパケットのタイムスタンプが示す出力開始タイミングのT(n+1)にて、出力タイミング信号のSYNCOを図４４(F)のように無理にアクティブにしようとすると、図４４(G)のように次のTSパケットの出力開始タイミング直前にて出力伝送クロックのCLKOにヒゲのような細いパルス状の波形を発生させてしまう整形が必要となる。しかし、このような波形は配信先のネットワークＩ／Ｆ８、９、或いはＭＰＥＧデコーダ５に悪影響を及ぼすノイズ源となるため、出力すべきではない。CLKOを整形する代わりに、SYNCOをCLKOに同期させると、図４４(A)及び(B)に示すように最大CLKOの１サイクル分のジッタが発生してしまう問題を生ずる。なお、図４４では、約半サイクル分のジッタが発生する例となっており、サイクルとは注目しているクロックの１周期分に相当する時間間隔のことである。
【００２６】
このジッタがＰＣＲの多重されているTSパケットの出力開始タイミングで発生した場合、これがＰＣＲジッタへと伝播する。
【００２７】
以下の実施形態では、タイムスタンプの付与では解決できない、図４４に示したような パケット単位以下のＰＣＲジッタを軽減することが可能な伝送装置を提供することである。
【００２８】
［第１の実施形態］
図１は本発明の第１の実施形態の伝送装置を含むホームサーバーシステムのブロック図を示している。  
図１におけるホームサーバーシステムは、デジタル放送波を受信しストリームをフルＴＳとして復元するチューナ１と、フルＴＳ又はパーシャルＴＳの全て或いは一部を新たなパーシャルＴＳとして入出力するシステムデコーダ２００を少なくとも含むＭＰＥＧデコーダ２と、パーシャルＴＳを記録するレコーダ３と、システムデコーダ２００から出力されるパーシャルＴＳをホームネットワーク４に送信するネットワークインターフェース８と、ホームネットワーク４からのパーシャルＴＳを受信し出力するネットワークインターフェース９と、ネットワークインターフェース９から出力されるパーシャルＴＳを受け取るシステムデコーダ５００とこれをデコードするＡＶデコーダ５０１とを含むＭＰＥＧデコーダ５と、デコードされた映像信号を映像として表示するディスプレイ６と、デコードされた音声信号を音声として出力するスピーカ７とを備えている。ここで、チューナ１，ＭＰＥＧデコーダ２，レコーダ３を含む部分は、伝送装着１００を構成している。
【００２９】
なお、デジタル放送波は図示を省略しているアンテナ又はケーブルを経由してチューナ１に入力している。
【００３０】
また、レコーダ３には図示を省略している記録媒体（ハードディスク、ＤＶＤ、メモリなど）が接続され、これにストリーム（パーシャルＴＳ）が記録される。
【００３１】
さらに、ＭＰＥＧデコーダ２及び５はいずれも、システムデコーダとＡＶデコーダを含んだ同一構成の装置であってもよい。つまり、図１に示すように、ＭＰＥＧデコーダ２はＡＶデコーダ２０１を含むものであってもよい。この場合、第1の実施形態において、ＭＰＥＧデコーダ２は主にシステムデコーダ２００を用いてパーシャルＴＳをホームネットワーク４に配信し、ＭＰＥＧデコーダ５は主にＡＶデコーダ５０１を用いて映像信号及び音声信号をデコードする。
【００３２】
ところで、このホームサーバーシステムは「タイムシフト」と呼ばれる動作をネットワーク配信に応用している例を示している。ここで、タイムシフトとは、放送されている番組をある時間差を置いて視聴することである。時間差に応じて、その時間分のストリームを蓄積するための記録媒体（ハードディスク、ＤＶＤ、メモリなど）が必要となる。
【００３３】
上記の伝送装置１００の中で、本実施形態が適用される回路はシステムデコーダ２００であり、以下システムデコーダ２００を中心に説明する。
【００３４】
図２は第１の実施形態におけるシステムデコーダ２００の構成図を示している。  
図２において、システムデコーダ２００には、チューナ１からのフルTSにタイムスタンプを付与し、番組視聴に必要となるTSパケットのみを選択し、これをタイムスタンプ付パーシャルTSとしてレコーダ３に送り、任意の時間後にレコーダ３から読み出されるタイムスタンプ付パーシャルTSにおいて、タイムスタンプとパーシャルTSとを選別するパケット入力部２１と、タイムスタンプから出力開始タイミングを検出し、これを出力タイミング基準信号（SYNCO_base）として通知（或いは、出力）する出力開始タイミング検出部２２と、出力タイミング基準信号を出力基準クロック（CLKO_base）に同期させる再同期部２３と、再同期化された出力タイミング基準信号を起点に出力クロックを停止する期間を測定する測定部２４と、出力クロックと出力タイミング信号を生成する出力制御信号生成部２５と、パケット入力部２１からのパーシャルＴＳを出力クロックと出力タイミング信号に従い出力するパケット出力部２６とを備えている。
【００３５】
第１に、図２におけるシステムデコーダ２００のパケット入力部２１を説明する。  
パケット入力部２１には、タイムスタンプクロック(TTSCLK)にて動作する第１のタイムスタンプカウンタが内蔵されており、チューナ１からフルＴＳを構成する各ＴＳパケットが到着する毎に、この到着時の第１のタイムスタンプカウンタの値(TTSCNT1)をタイムスタンプとして各ＴＳパケットに付与する。第１のタイムスタンプカウンタは、システムデコーダ２００が起動した時の値、例えば０、から２７MHzの周期でカウントアップし続けるカウンタであり、カウンタ値が最大となった場合には、次の周期にて０から再びカウントし続ける。
【００３６】
図３に、パケット入力部２１におけるタイムスタンプ付与の動作タイミングを示す。  
図３(A)SYNCIはパケット入力部２１に入力するパケット同期信号、(B)CLKIは伝送クロック、(C)TTSCLKはタイムスタンプクロック、(D)TTSCLK1はパケット入力部２１内部にある第１のタイムスタンプカウンタの値、(E)TimeStampはタイムスタンプをそれぞれ示している。
【００３７】
フルＴＳの伝送において、データ信号(DATAI)、伝送クロック(CLKI)が少なくともチューナ１からパケット入力部２１に入力されるが、パケット同期信号(SYNCI)、パケット有効信号（VALIDI）も必要に応じて入力される。ＭＰＥＧ２規格にてＴＳパケットの先頭データの値は０ｘ４７(「０ｘ」はそれに続く数値が１６進表記の値であることを示す接頭文字)と定められており、１ＴＳパケットのデータ長も１８８バイトと固定しているため、パケット同期信号がチューナ１から入力されない場合は、この０ｘ４７の周期性を利用して、ＭＰＥＧデコーダ２内でＴＳパケット先頭を確定させれば良い。また、パケット有効信号がチューナ１から入力されない場合はパケット先頭から連続する１８８バイト分を各ＴＳパケットの有効データとすれば良い。本実施形態ではパケット同期信号(SYNCI)がチューナ１から入力してくるものとして図示してあり、パケット有効信号（VALIDI）については図示を省略してある。
【００３８】
つまり、パケット入力部２１では、ＴＳパケットの先頭を示すパケット同期信号(SYNCI)が入力してきた（或いは、アクティブとなる）時の第１のタイムスタンプカウンタの値（Ｔ(n)、 n = 0, 1, 2, ・・・）をタイムスタンプとしてＴＳパケットに付与し、また、各ＴＳパケットのデータにタイムスタンプが付与された状態でパーシャル化したパーシャルＴＳを、タイムスタンプ付パーシャルＴＳとしてレコーダ３に出力する。
【００３９】
レコーダ３では一旦記録媒体にタイムスタンプ付パーシャルＴＳを保存する。タイムシフト動作においては、このレコーダ３に保存されているタイムスタンプ付パーシャルＴＳを放送時刻（チューナ１からフルＴＳとしてシステムデコーダ２００に到達した時刻）からある時間差を持って(即ち、ある時間遅延させて)、再度パケット入力部２１に出力する。
【００４０】
レコーダ３から出力されるタイムスタンプ付パーシャルＴＳは、パケット入力部２１にてタイムスタンプとＴＳパケットのデータに選別され、タイムスタンプは出力開始タイミング検出部２２に、データはパケット出力部２６に、それぞれ出力される。
【００４１】
第２に、図２におけるシステムデコーダ２００の出力開始タイミング検出部２２を説明する。  
出力開始タイミング検出部２２には、パケット入力部２１と同様なタイムスタンプクロック(TTSCLK)にて動作する第２のタイムスタンプカウンタが内蔵されており、この第２のタイムスタンプカウンタの値(TTSCNT2)とタイムスタンプの値が同値になった場合をそのタイムスタンプが付与されていたＴＳパケットの出力開始タイミングとして検出し、これを出力タイミング基準信号(SYNCO_base)として生成する。また、第２のタイムスタンプカウンタの値は、レコーダ３に記録されたパーシャルＴＳの最初のＴＳパケットを出力する際に、これに付与されているタイムスタンプが示す値に初期化しておく。
【００４２】
なお、初期化の方法としては、カウンタの値そのものを更新し、カウンタの値をそのままタイムスタンプカウンタの値とする方法や、０からある値までを繰り返しTTSCLKにてカウントし続けるフリーカウンタを別途設け、このカウンタの値と、初期化に用いるタイムスタンプの値との差分値をオフセット値として更新し、フリーカウンタ値＋オフセット値をタイムスタンプカウンタ値とする方法などがあるが、本発明はいずれの場合においても有効であり、初期化方法を限定するものではない。さらに、第一のタイムスタンプカウンタをこのフリーカウンタとして用いることで、フリーカウンタを別途設ける必要をなくすことも可能である。
【００４３】
図４(A)〜(F)は出力開始タイミング検出部２２における出力タイミング基準信号の生成に関する動作タイミングを示している。図４(A)TTSCLKはタイムスタンプクロック、(B)TTSCNT2は第２のタイムスタンプカウンタの値、(C)TimeStampはパケット入力部２１から入力するタイムスタンプの値、(D)Output TimingはTTSCNT2とタイムスタンプの値とが同値となるタイミングを出力開始タイミングとして検出したことを示す信号、(E)SYNCO_baseは出力タイミング基準信号、(F)SYNCO_finは再同期部２３から入力するクロック乗り換え完了を示す信号をそれぞれ示している。
【００４４】
図4(A)〜(F)において、TTSCNT2がタイムスタンプの値であるＴ(n)と同値となるタイミングを出力開始タイミングとして検出し、このタイミングにてSYNCO_baseがTTSCLKに同期してアクティブ（図では、High（或いは１）レベル。以下、特に断りがない限り同じ）となっている。また、SYNCO_baseは、次のＴＳパケットの出力時刻（次のＴＳパケットに付与されているタイムスタンプが示す値と第２のタイムスタンプカウンタが示す値が同じとなる時刻）までに、或いは、今のＴＳパケットの出力が完了するまでに、インアクティブ（図では、Low（或いは０）レベル。以下、特に断りがない限り同じ）とすれば良い。なお、本実施形態では、後述する再同期部２３からクロック乗り換えの完了を示す信号をSYNCO_finとして受け取り、これを指標としてインアクティブとしている。次のタイムスタンプの値であるT(n+1)を準備するタイミングもSYNCO_baseをインアクティブとするタイミングと同様であり、本実施形態では、SYNCO_finを指標として準備している。
【００４５】
第３に、図２におけるシステムデコーダ２００の再同期部２３を説明する。  
再同期部２３では、出力開始タイミング検出部２２から出力される出力タイミング基準信号(SYNCO_base)の出力基準クロック(CLKO_base)への再同期処理が行われる。  
図４(G)(H)は再同期部２３における再同期処理の動作タイミングを示している。図４(G)CLKO_baseは出力基準クロック、(H)SYNCO_edgeは再同期処理されたSYNCO_baseをそれぞれ示している。
【００４６】
なお、この再同期処理は、第２のタイムスタンプカウンタの動作クロックであるタイムスタンプクロック（TTSCLK）と、出力基準クロック(CLKO_base)が、非同期な関係にある場合に必要となり、「クロック乗り換え」などとも呼ばれるが、非同期系クロック間にて信号を受け渡す時にデジタル回路において必ず考慮しなければならない問題がある。非同期とはクロックの変化点同士が固定していない関係にあることを示しいることから、変化中の不安定な値を受け側が取り込んでしまい、最悪、回路が誤動作する。この問題は「メタステーブル問題」として広く知られている。これを回避するために乗り換え後のクロックで複数回信号を直列に取り込む（この動作は「ラッチする」「叩く」などと呼ばれる）ことなどがデジタル回路的に推奨されている。
【００４７】
図５は、再同期部２３の詳細な回路例として、クロック乗り換えの際３回ラッチする回路を示している。出力タイミング基準信号(SYNCO_base)を出力基準クロック(CLKO_base)でｘ回ラッチした信号をSYNCO_base_dx(x=1、2、3)と表してある。例えば、１回ラッチした信号は、SYNCO_base_d1、２回ラッチした信号は、SYNCO_base_d2となる。  
また、乗り換え後の出力タイミング基準信号（SYNCO_edge）のアクティブ期間をCLKO_baseの１サイクル分とするために、SYNCO_baseは３回ラッチされている。
【００４８】
図６は図５の各部の動作タイミングを示している。  
図６(A)SYNCO_baseは出力タイミング基準信号、(B)TTSCLKはタイムスタンプクロック、(C)CLKO_baseは出力基準クロック、(D)SYNCO_base_d1，(E)SYNCO_base_d2，(F)SYNCO_base_d3はSYNCO_baseをそれぞれ１回，２回，３回ラッチした信号、(G)SYNCO_edgeはSYNCO_baseをCLKO_base同期に乗り換えた出力タイミング基準信号をそれぞれ示している。
【００４９】
また、図６(F) SYNCO_base_d3は前述のSYNCO_fin（クロック乗り換え完了を示す信号）として出力開始タイミング検出部２２にて、図６(G)SYNCO_edgeは後述のDIVCNT1_rst（第1のカウンタ２４１のリセット信号）として測定部２４にて、それぞれ使用される。
【００５０】
第４に、図２におけるシステムデコーダ２００の測定部２４を説明する。  
図７に測定部２４の詳細なブロック図を示し、この図に沿って説明する。  
測定部２４は、分周比Ｎを数える第１のカウンタ２４１と、出力クロックの停止すべき期間を予測する予測部２４２とを備えている。
【００５１】
第１のカウンタ２４１では、再同期部２３におけるクロック乗り換え完了を示す信号(SYNCO_edge)をリセット信号(DIVCNT1_rst)として使用する。なお、理解を容易とする目的で、第１のカウンタ２４１は１から分周比分の数をカウントし続けるカウンタとし、分周比Nを４とした場合を例として説明する。
【００５２】
図４(G)〜(K)は測定部２４の各部の動作タイミングを示している。  
図４(G)CLKO_baseは出力基準クロック、(H)DIVCNT1_rstは第１のカウンタ２４１のリセット信号、(I)DIVCNT1は第１のカウンタ２４１のカウント値、(J)DIVCNT1_eq_Nは第１のカウンタ２４１が１分周比分をカウントする毎にアクティブとなるフルカウント信号、(K)CLKSTP_preは予測部２４２が予測した停止期間を示す信号を、それぞれ示している。
【００５３】
図４(G)〜(J)において、DIVCNT1は、CLKO_baseに同期して、DIVCNT1_rstがアクティブとなった次のサイクルで"１"にリセットされ、１〜４までをカウントし続ける。DIVCNT1_eq_Nは、DIVCNT1が１分周比分をカウントする毎に、つまり、DIVCNT1の値が"４"となる毎にアクティブとなっている。
【００５４】
予測部２４２では、第１のカウンタ２４１のフルカウント信号(DIVCNT1_eq_N)とリセット信号(DIVCNT1_rst)から出力クロックを停止すべき期間を予測する。DIVCNT1_eq_Nがインアクティブである期間中にDIVCNT1_rstがアクティブとなった次のサイクルから、DIVCNT1_eq_Nが次にアクティブとなるサイクルまでを予測停止期間とし、これをCLKSTP_preとして通知する。
【００５５】
図４(H)〜(K)において、CLKSTP_preは、DIVCNT1_rstがアクティブとなった次のサイクルでアクティブとなり、DIVCNT1_eq_Nが次にアクティブとなったサイクルにてインアクティブとなっている。
【００５６】
ここで、予測部２４２をさらに詳細に説明する。  
図８に示すように、予測部２４２は予測停止期間を示す信号(CLKSTP_pre)を生成する第１の回路部２４２-1と、第２のカウンタ２５１のリセット信号(DIVCNT2_rst) を生成する第２の回路部２４２-2とを備えている。
【００５７】
図１０は予測部２４２の第１の回路部２４２-1の詳細回路例を示している。第１の回路部２４２-1は、論理積回路(ＡＮＤ)と、反転回路（NOT）と、CLKO_base同期にて動作するセット・リセット・フリップフロップ(以下、ＳＲ−ＦＦ)とをそれぞれ１つ備えている。
【００５８】
CLKSTP_setは予測停止期間の開始タイミングを示す信号であり、DIVCNT1_rstとDIVCNT1_eq_Nの反転との論理積にて実現できる。このCLKSTP_setをＳＲ−ＦＦのセット信号(S端子に入力する信号)として、かつ、DIVCNT1_eq_Nを同リセット信号(R端子に入力する信号)として、それぞれ用いることで、このＳＲ−ＦＦの出力(Q端子から出力される信号)がCLKSTP_preとなる。
【００５９】
図１１は予測停止期間が存在する場合の図１０の各部の動作タイミングの一例を示しており、図１２は予測停止期間が存在しない場合の図１０の各部の動作タイミングの一例を示している。
【００６０】
図１１と図１２において、同一信号には同一のアルファベット(A)〜(F)を付してあり、(A)CLKO_baseは出力基準クロック、(B)DIVCNT1_rstは第１のカウンタ２４１のリセット信号、(C)DIVCNT1は第１のカウンタ２４１のカウント値、(D)DIVCNT1_eq_Nは第１のカウンタ２４１が１分周比分をカウントする毎にアクティブとなるフルカウント信号、(E)CLKSTP_setは予測停止期間の開始タイミングを示す信号、(F)CLKSTP_preは予測停止期間を示す信号を、それぞれ示している。
【００６１】
図１１のように、予測停止期間が存在する場合はDIVCNT1がフルカウントの値（本例では４）以外の値（本例では１〜３）を示している時に、そのリセット信号のDIVCNT1_rstがアクティブとなり、CLKSTP_setが検出される。この結果、(F)の波形のようにCLKSTP_preが生成される（アクティブとなる期間が存在する）。
【００６２】
図１２のように、予測停止期間が存在しない場合はCLKSTP_setが検出されない。この結果、(F)の波形のようにCLKSTP_preは生成されない（アクティブとなる期間が存在しない）。
【００６３】
なお、ＳＲ−ＦＦは、S端子の信号がCK端子に入力されるクロックの動作エッジ（図１１、１２では動作エッジを立ち上がりとした場合を示している。以降の図も同様）に対してアクティブとなっていればQ端子からの出力信号値をHigh（或いは１）レベルとし、R端子の信号がクロックの動作エッジに対してアクティブとなっていればQ端子からの出力信号値をLow（或いは０）レベルとし、S及びRの両端子の信号がインアクティブであれば、その出力信号値を保持するレジスタの一種である。もしもS端子とR端子の信号が同時にアクティブとなっていた場合には、本発明の実施形態では特に断りが無ければS端子側を優先するものとする。図においても優先端子を明らかとさせるため、端子名にアンダーバー"_"を付してある。
【００６４】
図１３は予測部２４２の第２の回路部２４２-2の回路例を示している。第２の回路部２４２-2は、CLKO_base同期にて動作するＳＲ−ＦＦと、論理積回路(ＡＮＤ)とをそぞれ１つ備えている。
【００６５】
第1のカウンタ２４１はリセット信号であるDIVCNT1_rstがアクティブとなった次のサイクルから再びカウントを１から開始するため、DIVCNT1_rstがアクティブとなった後の次にDIVCNT1_eq_Nがアクティブとなるサイクルが、DIVCNT1_rstがアクティブとなったサイクルからちょうど１分周比分に相当する時間遅れたタイミングとなる。そこで、DIVCNT1_rstをＳＲ−ＦＦのセット信号として、DIVCNT1_eq_Nを同リセット信号として、それぞれ用いることで、DIVCNT1_rstの１分周比分遅延させた信号と位相が等価となるDIVCNT1_eq_Nのアクティブなサイクルが存在する期間を示す信号をＳＲ−ＦＦの出力信号（DIVCNT1_rst_exp）として生成でき、このDIVCNT1_rst_expと DIVCNT1_eq_Nとの論理積をとることで、DIVCNT1_rstを１分周比分（Nサイクル分）遅延させるのと等価な動作を実現している。つまり、この論理積回路の出力が、後述する出力制御信号生成部２５の第２のカウンタ２５１のリセット信号(DIVCNT2_rst)となる。
【００６６】
図１４はクロック停止期間が存在する場合の図１３の各部の動作タイミングの一例を示しており、図１５はクロック停止期間が存在しない場合の図１３の各部の動作タイミングの一例を示している。
【００６７】
図１４と図１５において、同一信号には同一のアルファベット(A)〜(F)を付してあり、(A) CLKO_baseは出力基準クロック、(B) DIVCNT1_rstは第１のカウンタ２４１のリセット信号、(C)DIVCNT1は第１のカウンタ２４１のカウント値、(D) DIVCNT1_eq_Nは第1のカウンタ２４１が１分周比分をカウントする毎にアクティブとなるフルカウント信号、(E) DIVCNT1_rst_expはＳＲ−ＦＦの出力信号、(F) DIVCNT2_rstは第２の回路部２４２-2の出力であって、出力制御信号生成部２５の第２のカウンタ２５１のリセット信号を、それぞれ示している。
【００６８】
図１４、１５のように、予測停止期間が存在する、しないに関わらず、DIVCNT1_rstからCLKO_baseにてNサイクル遅延（本実施形態では分周比Ｎを４としているため、図では４サイクル遅延となっている）に相当する信号となるDIVCNT2_rstが生成される。  なお、クロック停止期間が存在しない場合は、前述の通り、図１５に示すようにDIVCNT1_rstのアクティブなサイクルとDIVCNT1_eq_Nのアクティブなサイクルとの位相が同じとなる。
【００６９】
第５に、図２におけるシステムデコーダ２００の出力制御部２５を説明する。  
図７に出力制御信号部２５の詳細なブロック図を示し、この図に沿って説明する。  
出力制御信号生成部２５は、第１のカウンタ２４１とちょうど１分周比分遅れて、分周比Ｎを数える第２のカウンタ２５１と、出力クロック（CLKO）の停止期間を決定し、この期間は出力クロックの生成を停止するクロック生成部２５２と、出力開始タイミングを決定されたクロック停止期間分遅らせ、最終的な出力タイミング信号(SYNCO)を生成するタイミング生成部２５３とを備えている。
【００７０】
図４(L)〜(R)は出力制御信号生成部２５の各部の動作タイミングを示している。  
図４(L)DIVCNT2_rstは、前述の通り予測部２４２から出力される第２のカウンタ２５１のリセット信号、(M) DIVCNT2は、第２のカウンタ２５１のカウント値、(N) CLKSTP_periはクロック停止期間を示す信号、(O) DIVCNT2_eq_Nは、第２のカウンタ２５１が１分周比分をカウントする毎にアクティブとなるフルカウント信号、(P) DIVCNT2_eq_N/2は、第２のカウンタ２５１にて２分の１分周比分をカウントする毎にアクティブとなるハーフカウント信号、(Q) CLKOはCLKO_baseのＮ分周クロックであり、CLKSTP_periが示す期間はクロックのトグル動作（信号レベルをある規則に従いHigh、Low交互に変化させる動作）が行われないことで停止している、(R) SYNCOは出力タイミングをCLKOが停止している期間分遅延させた最終的な出力タイミング信号を、それぞれ示している。
【００７１】
第２のカウンタ２５１は、第１のカウンタ２４１とちょうど１分周比分の時間差を持ってカウントし続ける必要があり、このためには、第１のカウンタ２４１のリセット信号のDIVCNT1_rstを１分周比分に相当するCLKO_baseにてNサイクル分遅延させた信号であるDIVCNT2_rstを第２のカウンタ２５１のリセット信号として使用すれば良い。本実施形態では、分周比Ｎを4とした場合を例としていることから、DIVCNT2_rstはDIVCNT1_rstからCLKO_baseにて４サイクル分遅延した信号となっている。
【００７２】
第２のカウンタ２５１では、１分周比分をフルカウント、つまり、本例では１から４までカウントする毎にDIVCNT2_eq_Nを、１分周比分のハーフカウント、つまり、本例では１から２までカウントする毎にDIVCNT2_eq_N/2を、それぞれアクティブとする。なお、分周比Ｎが２で割り切れない場合は、切り捨てるか、或いは、切り上げるかした値とすれば良い。例えば、分周比Ｎが５ならハーフカウント値を２か３に、Ｎが９ならその値を４か５にすれば良い。
【００７３】
クロック生成部２５２は、測定部２４からの出力信号であるCLKSTP_preと、第２のカウンタ２５１からの出力信号であるDIVCNT2_eq_NとDIVCNT2_eq_N/2とを用いてCLKO_baseのＮ分周クロック（CLKO）を生成すると共に、クロック停止期間を決定し、その期間の分周動作を停止する（DIVCNT2_eq_N又はDIVCNT2_eq_N/2の"EG"と示すアクティブなサイクルにてCLKOのトグル動作を行わない）。
【００７４】
ここで、クロック生成部２５２をさらに詳細に説明する。  
図９に示すように、クロック生成部２５２は、クロック停止期間を決定する第１の回路部２５２-1と、出力クロック(CLKO)をCLKO_baseの分周クロックとして生成する第２の回路部２５２-2とを備えている。
【００７５】
図１６はクロック生成部２５２の第１の回路部２５２-1の回路例を示している。  
第１の回路部２５２-1は、CLKO_base同期で動作するＳＲ−ＦＦを１つと、論理積回路（AND）を２つ備えている。
【００７６】
第２の予測停止期間の開始タイミングを表す信号のCLKSTP2_setは、測定部２４から出力される予測停止期間信号のCLKSTP_preで示される期間内に発生するDIVCNT2_eq_Nと等価となることから、これらの論理積にて実現できる。このCLKSTP2_setをＳＲ−ＦＦのセット信号として、かつ、第２のカウンタ２５１のフルカウント信号DIVCNT2_eq_Nを同リセット信号として、それぞれ用いることで、このＳＲ−ＦＦの出力が第２の予測停止期間信号のCLKSTP2_preとなる。このCLKSTP2_preとCLKSTP_preとが共に示す（アクティブである）期間が決定されるクロック停止期間となり、この期間を示す信号となるCLKSTP_periは、これら２つの信号の論理積にて実現できる。
【００７７】
図１７はクロック停止期間が存在する場合の図１６の各部の動作タイミングの一例を示しており、図１８はクロック停止期間が存在しない場合の図１５の各部の動作タイミングの一例を示している。  
図１７と図１８において、同一信号には同一のアルファベット(A)〜(I)を付してあり、(A)CLKO_baseは出力基準クロック、(B)DIVCNT2_rstは第２のカウンタ２５１のリセット信号、(C)DIVCNT2は第２のカウンタ２５１のカウント値、(D)DIVCNT2_eq_Nは第２のカウンタ２５１が１分周比分をカウントする毎にアクティブとなるフルカウント信号、(E)DIVCNT2_eq_N/2は第２のカウンタ２５１が２分の１分周比分をカウントする毎にアクティブとなるハーフカウント信号、(F)CLKSTP_preは測定部２４から出力される予測停止期間を示す信号、(G)CLKSTP2_setは第２の予測停止期間の開始タイミングを示す信号、
(H)CLKSTP2_preは第２の予測停止期間を示す信号、(I)CLKSTP_periは決定されたクロック停止期間を示す信号を、それぞれ示している。
【００７８】
図１７のように、クロック停止期間が存在する場合はCLKSTP_preとCLKSTP2_preが共にアクティブである期間がクロック停止期間として検出される。この結果、(I)の波形のようにCLKSTP_periが生成される（アクティブとなる期間が存在する）。  
図１８のように、クロック停止期間が存在しない場合は、CLKSTP_pre、CLKSTP2_preが共にアクティブである期間がない。この結果、(I)の波形のようにCLKSTP_periは生成されない（アクティブとなる期間が存在しない）。
【００７９】
図１９はクロック生成部２５２の第２の回路部２５２-2の回路例を示している。
【００８０】
第２の回路部２５２−２は、CLKO_base同期で動作するＳＲ−ＦＦを１つと、論理積回路（AND）を２つと、反転回路(NOT)を１つ備えている。
【００８１】
CLKO_baseのＮ分周クロックがＴＳパケットの出力伝送クロックのCLKOとして最終的に出力される。分周はＳＲ−ＦＦを用いて、これのセット信号をDIVCNT2_eq_N/2、同リセット信号をDIVCNT2_eq_Nとすることで、CLKO_baseのＮ／２サイクル毎にトグル動作が行える結果、ＳＲ−ＦＦの出力がCLKO_baseのＮ分周後のクロック相当となり、Ｎ分周クロックの生成が実現できる。
【００８２】
よって、分周クロックを停止するということは、ＳＲ−ＦＦ出力の状態変化（CLKOのトグル動作）を起こさせないようにすることであり、つまり、セット信号或いはリセット信号を停止が必要な期間アクティブとさせないマスク処理を施せば良い。つまり、DIVCNT2_eq_N/2をCLKSTP_periの反転と論理積をとることによりマスク処理されたCLKO_setをＳＲ−ＦＦのセット信号に、DIVCNT2_eq_NをCLKSTP_periの反転と論理積をとることによりマスク処理されたCLKO_resetを同リセット信号に、それぞれ用いることで、CLKSTP_periが示す期間そのトグル動作が行われない分周クロックとなるCLKOの生成が実現できる。
【００８３】
図２０はクロック停止期間が存在する場合の図１９の各部の信号の動作タイミングの一例を示しており、図２１はクロック停止期間が存在しない場合の図１９の各部の信号の動作タイミングの一例を示している。  
図２０と図２１において、同一信号には同一のアルファベット(A)〜(I)を付してあり、(A)CLKO_baseは出力基準クロック、(B)DIVCNT2_rstは第２のカウンタ２５１のリセット信号、(C)DIVCNT2は第２のカウンタ２５１のカウント値、(D)DIVCNT2_eq_Nは第２のカウンタ２５１が１分周比分をカウントする毎にアクティブとなるフルカウント信号、(E)DIVCNT2_eq_N/2は第２のカウンタ２５１が２分の１分周比分をカウントする毎にアクティブとなるハーフカウント信号、(F)CLKSTP_periは決定されたクロック停止期間を示す信号、(G)CLKO_resetは図１９の第２の回路部２５２−２におけるＳＲ−ＦＦに入力するリセット信号、(H)CLKO_setは同ＳＲ−ＦＦに入力するセット信号、(I)CLKOはCLKO_baseのN分周クロック（本実施形態では分周比Ｎを４とする場合の例としているため、４分周クロックとなっている）を、それぞれ示している。
【００８４】
図２０のように、クロック停止期間が存在する場合は、CLKSTP_periがアクティブである期間が存在し、この期間にアクティブとなるDIVCNT2_eq_N/2のサイクル（図中"EG"と示しているアクティブなサイクル）がマスク処理され、(H)の波形のようにCLKO_setが生成される。この結果、(I)の波形のようにこの期間トグル動作が行われないCLKOが生成される。
【００８５】
図２１のように、クロック停止期間が存在しない場合は、CLKSTP_periがアクティブである期間が存在しない。この結果、(I)の波形のようにCLKO_baseのＮ／２サイクル毎にトグル動作が行われ続けるCLKOが生成される。
【００８６】
タイミング生成部２５３は、出力開始タイミングをクロック停止期間に従い、停止期間終了直後のCLKO位相にあわせ、これを最終的な出力タイミング信号となるSYNCOとして生成する。
【００８７】
図２２はタイミング生成部２５３の詳細な回路例を示している。  
タイミング生成部２５３はCLKO_base同期にて動作するＳＲ−ＦＦを１つのみ備えている。
【００８８】
ここで、出力開始タイミングの遷移を整理すると、図４(D)Output Timingとしてタイムスタンプより検出された出力開始タイミングは、出力タイミング基準信号である図４(E) SYNCO_baseとして通知される。SYNCO_baseは予測部２４における第1のカウンタ２４１の分周開始基点（リセットタイミング）として、CLKO_base同期に乗り換えた信号である図４(H)DIVCNT1_rst（SYNCO_edge）となり、DIVCNT1_rstは出力制御信号生成部２５における第２のカウンタ２５１の分周開始基点（リセットタイミング）として、DIVCNT1_rstを１分周比分の時間遅延させた信号である図４(L)DIVCNT2_rstとなる。
【００８９】
また、第２のカウンタ２５１のカウント値に従いCLKO_baseの分周クロックのCLKOは生成され、このCLKOに同期してパーシャルＴＳを出力する必要がある。  
つまり、本実施形態では、DIVCNT2_rstが示す第２のカウンタ２５１の分周開始基点が、その基になったタイムスタンプが付与されていたＴＳパケットの最終的な出力開始タイミングとなる。
【００９０】
最終的な出力開始タイミングを示す信号としては、少なくとも１分周比分の幅を持たせる必要があるため、第２のカウンタ２５１のリセット信号(DIVCNT2_rst)をＳＲ−ＦＦのセット信号に、DIVCNT2_eq_Nを同リセット信号に、それぞれ用いることで、１分周比分の幅を持つ出力タイミング信号（SYNCO）を、ＳＲ−ＦＦの出力として生成できる。
【００９１】
このように、第２のカウンタ２５１のリセット信号のDIVCNT2_rstとそのフルカウント信号のDIVCNT2_eq_Nを利用することで、出力開始タイミングをクロック停止期間分遅延させることと等価な回路動作を実現している。
【００９２】
図２３はクロック停止期間が存在する場合の図２２の各部の動作タイミングの一例を示しており、図２４はクロック停止期間が存在しない場合の図２２の各部の動作タイミングの一例を示している。
【００９３】
図２３と図２４において、同一信号には同一のアルファベット(A)〜(G)を付してあり、(A)CLKO_baseは出力基準クロック、(B)DIVCNT2_rstは第２のカウンタ２５１のリセット信号、(C) CLKSTP_periは決定されたクロック停止期間を示す信号、(D)DIVCNT2_eq_Nは第２のカウンタ２５１が１分周比分をカウントする毎にアクティブとなるフルカウント信号、(E)DIVCNT2_eq_N/2は第２のカウンタ２５１が２分の１分周比分をカウントする毎にアクティブとなるハーフカウント信号、(F)CLKOは CLKO_baseのN分周クロック（本実施形態では分周比Ｎを４とする場合の例としているため、４分周クロックとなっている）、(G)SYNCOは最終的な出力開始タイミングを示す信号を、それぞれ示している。
【００９４】
図２３のように、クロック停止期間が存在する場合は、この期間はCLKSTP_periがアクティブとなって示され、この期間の終了タイミングがＴＳパケットの出力開始タイミングとなる。この結果、(G)の波形のようにSYNCOが生成される。なお、本実施形態においては、SYNCOのアクティブなサイクル期間を１分周比分（CLKO_baseで４サイクル分）としている。
【００９５】
図２４のように、クロック停止期間が存在しない場合は、CLKSTP_periがアクティブである期間が存在しない。この結果、(G)の波形のようにクロック停止期間分SYNCOが遅延せずに生成される。  
よって、出力制御信号生成部２５からは、図４(Q)(R)に示す位相を持って、出力クロック(CLKO)と出力タイミング信号(SYNCO)が生成される。
【００９６】
第６に、図２におけるシステムデコーダ２００のパケット出力部２６を説明する。  
パケット出力部２６は、出力制御信号生成部２５の出力となるSYNCO、CLKOに同期させ、パケット入力部２１から受け取るパケットデータとなるDATAOと共に出力する。
【００９７】
なお、図示は省略するが、DATAOのパケット有効信号となるVALIDOをパケット出力部２６から出力することも可能であり、本発明はこれを含む。
【００９８】
以上のように、２つの分周カウンタ（第１のカウンタ２４１と第２のカウンタ２５１）を使うことで、１つの出力基準クロック（CLKO_base）の同期回路として簡単にＰＣＲジッタを抑制する回路が実現できる。
【００９９】
なお、図４においては、システムデコーダ２００の後段ブロック（図１ではネットワークＩ／Ｆ８）にて、CLKOの立ち上がりでパケットを確実に受け取れる位相とするため、出力信号（SYNCO、VALIDO、DATAO）の変化点のほぼ真中にCLKOの立ち上がりがくるように、クロック停止期間中のCLKOの値をＬowレベルとした例としているが、本発明はこの位相に限定されるわけではない。
【０１００】
図２５は図２のシステムデコーダ２００における図４とは異なる出力タイミング信号（SYNCO）と出力クロック(CLKO)との位相例を示している。なお、図４と図２５において、同一信号には同一のアルファベット(A)〜(R)を付してある。
【０１０１】
図２５に示す例は、図７におけるクロック生成部２５２にて、クロック停止期間信号のCLKSTP_periとして予測部２４２からの出力信号であるCLKSTP_preをそのまま用いた場合の例となる。そのまま用いることにより、この信号の示す期間内のDIVCNT2_eq_Nのアクティブなサイクル(図中"EG-a")とDIVCNT2_eq_N/2のアクティブなサイクル (図中"EG-b")がクロック生成部２５２にてマスク処理される。なお、本例は図９のクロック生成部２５２の詳細ブロック図における第１の回路部２５２−１を省略し、CLKSTP_periにCLKSTP_preを接続した場合と等価な回路にて実現できる。
【０１０２】
図２５(Q') CLKO(a)は、DIVCNT2_eq_Nがアクティブ時にＨighレベル、DIVCNT2_eq_N/2がアクティブ時にＬowレベルとすることで、クロック停止期間中のCLKOの値をＨighレベルとした例である。  
図２５(Q'') CLKO(b)は、DIVCNT2_eq_N がアクティブ時にＬowレベル、DIVCNT2_eq_N/2がアクティブ時Ｈighレベルとすることで、CLKO(a)をちょうど反転した波形とし、システムデコーダ２００の後段ブロックにて、CLKOの立ち下がりでパケットを確実に受け取れる位相とした例である。
【０１０３】
また、図５、図１０、図１３、図１６、図１９、及び図２２において、具体的な実現回路例を示しているが、本回路例は本発明を実現する唯一の回路ではなく、様々に変形実施が可能であり、本発明はこれらを全て含むものである。
【０１０４】
本発明の第１の実施形態によれば、パケット単位以下のＰＣＲジッタの抑制が、ＰＬＬなどの規模が大きく高価な部品を使うことなく、回路規模の小さい簡単な部品で実現することが可能となる。
【０１０５】
［第２の実施形態］
図２６は本発明を適用した第２の実施形態の伝送装置を含むホームサーバーシステムのブロック図を示し、図２７は図２６におけるシステムデコーダ２００Ａのブロック図を示している。図１及び図２と同一部分には同一符号を付してある。  
図２６に示す伝送装置１００Ａが、第１の実施形態における図１の伝送装置１００と異なる点は、ＭＰＥＧデコーダ２Ａの部分であり、図２７に示すようにシステムデコーダ２００Ａは再同期部２３を含まないことである。
【０１０６】
すなわち、タイムスタンプクロック（TTSCLK）を出力基準クロック（CLKO_base）として兼用することで、CLKO_baseを別途入力することを不要とし、TTSCLKにて出力タイミング検出部２２と測定部２４以降を同期系として伝送装置を構築した形態となっている。その結果、第１の実施形態にて説明したCLKO_baseとTTSCLKとの非同期クロック間の信号受け渡しが必要なくなるため、クロック乗り換えを行う再同期部２３が不要となっている。
【０１０７】
図２８は、分周比Ｎを４とした場合の、第２の実施形態におけるシステムデコーダ２００Ａの動作タイミング図を示している。このタイミング図は第１の実施形態における動作タイミング図である図４と対応しており、図４と図２８において、同一信号には同一のアルファベット(A)〜(R)を付してある。
【０１０８】
システムデコーダ２００ＡがTTSCLK同期で動作する回路となるため、例えば、図２８(A)〜(E)に示すように、出力タイミング検出部２２にて検出された出力開始タイミングを示す信号（OutputTiming）をそのまま出力タイミング基準信号(SYNCO_base)とすることができる。これを測定部２４の第1のカウンタ２４１のリセット信号(DIVCNT1_rst)として入力することで、以降の測定部２４の動作タイミングは図２８(G)〜(K)となり、又、出力制御信号生成部２５の動作タイミングは図２８(L)〜(R)となり、第１の実施形態にて説明したのと同様にして出力クロック(CLKO)、出力タイミング信号(SYNCO)を生成することができる。  
これ以外の動作については、第１の実施形態と同様なため、説明を省略する。
【０１０９】
［第３の実施形態］
図２９は本発明を適用した第３の実施形態の伝送装置を含むホームサーバーシステムのブロック図を示し、図３０は図２９におけるシステムデコーダ２００Ｂのブロック図を示している。図１及び図２と同一部分には同一符号を付してある。  
第１、第２の実施形態では「タイムシフト」と呼ばれる動作に対応した配信システムの例であったが、第３の実施形態は「ライブ(LIVE)配信」と呼ばれる動作に注目した場合の伝送装置１００Ｂへの運用例を示している。
【０１１０】
ライブ配信とは、現在放送されている番組(ストリーム)をタイムシフトのように時間差を付けず、そのままネットワークを経由して配信する動作のことである。第３の実施形態の伝送装置１００Ｂにおいては時間差を付けない、つまり、一旦レコーダ３にある記録媒体にストリームを記録する必要がないため、第１の実施形態である図１と比較して、レコーダ３が省略された構成となっている。  
従って、システムデコーダ２００Ｂにおいては、パケット入力部２１にて付与されるタイムスタンプによる出力タイミング基準信号の生成が不要となるため、出力開始タイミング検出部２２が省略されている。
【０１１１】
第３の実施形態においては、第１の実施形態にてタイムスタンプから生成されていた出力タイミング基準信号(SYNCO_base)として、パケット入力部２１に入力するパケット同期信号(SYNCI)を用いる。  
これ以外の動作については第１の実施形態と同様なため、説明を省略する。
【０１１２】
［第４の実施形態］
図３１は本発明を適用した第４の実施形態の伝送装置を含むホームサーバーシステムのブロック図を示し、図３２は図３１におけるシステムデコーダ２００Ｃのブロック図を示している。図１及び図２と同一部分には同一符号を付してある。  
第４の実施形態は第３の実施形態と同様に「ライブ配信」に注目した場合の伝送装置１００Ｃへの運用例を示している。
【０１１３】
図３１に示す伝送装置１００Ｃが、図２９の伝送装置１００Ｂと異なる点は、ＭＰＥＧデコーダ２Ｃの部分であり、図３２に示すようにシステムデコーダ２００Ｃは再同期部２３を含まないことである。  
すなわち、パケット入力部２１に入力する入力伝送クロック(CLKI)を出力基準クロック（CLKO_base）として兼用することで、CLKO_baseを別途入力することを不要とし、CLKIにて測定部２４以降を同期系として伝送装置を構築した形態となっている。
【０１１４】
ただし、この第４の実施形態の構成が運用できるのは、フルＴＳがシリアル入力されており、パーシャルＴＳをパラレル出力する場合や、パケット有効信号（VALIDI）が定期的にインアクティブとなり、１ＴＳパケットの伝送期間がCLKIにて１８８バイト分の２倍以上のサイクル存在する場合や、パーシャル化されるＴＳパケットの入力間隔が常に一定の場合などである。
【０１１５】
上記１番目の運用可能な場合では、シリアルにおける伝送クロックの８分周相当がパラレルにおける伝送クロックに相当するため、少なくとも分周比Ｎとして８以下のいずれかの２以上の整数を選ぶことが可能である。
【０１１６】
上記２番目の運用可能な場合では、１ＴＳパケットの伝送期間がCLKIにて１８８バイト分のＪ倍のサイクル存在するのであれば、少なくとも分周比ＮとしてＪ以下のいずれかの２以上の整数を選ぶことが可能である。  
上記３番目の運用可能な場合では、パーシャル対象のパケットが常にＭパケット毎に入力してくるのであれば、少なくとも分周比ＮとしてＭ以下のいずれかの２以上の整数を選ぶことが可能である。  
その他のブロックについては、第１の実施形態と同様なため、説明を省略する。
【０１１７】
［第５の実施形態］
図３３は本発明を適用した第５の実施形態の伝送装置を含むホームサーバーシステムのブロック図を示し、図３４は図３３におけるシステムデコーダ２００Ｄのブロック図を示している。図１及び図２と同一部分には同一符号を付してある。  
第３、第４の実施形態では「ライブ配信」と呼ばれる動作に注目した場合の配信システムの例であったが、第５の実施形態は「オフライン配信」と呼ばれる動作に注目した場合の伝送装置１００Ｄへの運用例を示している。
【０１１８】
オフライン配信とは、予めレコーダ３にて記録媒体に記録しておいた番組（ストリーム）を、ネットワークを経由して配信する動作のことである。第１の実施形態における伝送装置１００においては、デジタル放送波を受信している、していないに関わらず配信可能とできるが、第５の実施形態においてはデジタル放送波を受信していない状態に注目することで、チューナ１が第１の実施形態から省略してある。予めＤＶＤ等の記録媒体に記録されているストリームをレコーダ３からＭＰＥＧデコーダ２Ｄに出力できればよく、チューナ１が不要となる。
【０１１９】
第１の実施形態とは、チューナ１から出力されるフルＴＳをシステムデコーダ２００Ｄが処理しなくなる点だけが異なり、その他の動作については第１の実施形態と同様なため、説明を省略する。  
また、デジタル放送波を受信している状態にてオフライン配信するシステムを考えると、第１の実施形態のタイムシフト対応配信システムとシステム構成は同じとなり、レコーダ３からシステムデコーダ２００Ｄに入力するストリームが記録中のものか、予め記録してあるものかの違いだけであり、その他のブロックについては第１の実施形態と同様であるため、説明を省略する。
【０１２０】
［第６の実施形態］
図３５は本発明を適用した第６の実施形態の伝送装置を含むホームサーバーシステムのブロック図を示し、図３６は図３５におけるシステムデコーダ２００Ｅのブロック図を示している。図１及び図２と同一部分には同一符号を付してある。  
第６の実施形態は第５の実施形態と同様に「オフライン配信」に注目した場合の伝送装置１００Ｅへの運用例を示している。
【０１２１】
図３５に示す伝送装置１００Ｅが、図３３の伝送装置１００Ｄと異なる点は、ＭＰＥＧデコーダ２Ｅであり、図３６に示すようにシステムデコーダ２００Ｅは再同期部２３を含まないことである。  
すなわち、出力開始タイミング検出部２２に入力するタイムスタンプクロック(TTSCLK)を、出力基準クロック（CLKO_base）として兼用することで、CLKO_baseを別途入力することを不要とし、TTSCLKにて出力タイミング検出部２２と測定部２４以降を同期系として伝送装置を構築した形態となっている。
【０１２２】
この結果、第１の実施形態にて説明した非同期系クロック間の信号の受け渡しが必要なくなるため、クロック乗り換えを行う再同期部２３が不要となっている。  
その他のブロックについては、第１の実施形態と同様なため、説明を省略する。
【０１２３】
［第７の実施形態］
図３７に本発明を適用した伝送装置のホームサーバーシステム以外への運用例となる第７の実施形態のブロック図を示す。  
第１〜第６の実施形態では、ネットワークを経由してストリームを配信するホームサーバーシステムを例に、本発明の構成例及び運用例を示してきた。
【０１２４】
しかし、第７の実施形態ではホームサーバーがデジタルＴＶを兼用している場合、受信装置自身に再配信することでも視聴は可能であり、このような動作に注目した場合の伝送装置１００Ｆへの運用例を示している。
【０１２５】
図３８は図３７におけるシステムデコーダ２００Ｆの構成を示している。  
第１〜第６の実施形態との違いとして、ＭＰＥＧデコーダ２Ｆに含まれるシステムデコーダ２００Ｆにおいて、パケット入力部２１とは別に第２のパケット入力部２７が追加されている。なお、容易に区別できるように、パケット入力部２１を図３８においては、第１のパケット入力部２１としている。
【０１２６】
第２のパケット入力部２７では、入力するストリームからＡＶデコーダ２０１に必要となるデータが多重されているＴＳパケットを選別し、この選別されたＴＳパケットの一部或いは全てをＡＶデコーダ２０１にＡＶデータとして出力する。
【０１２７】
システムデコーダ２００ＦとＡＶデコーダ２０１とのＡＶデータの受け渡し方法は本実施形態のように、ダイレクトに行うことも可能であるが、図示を省略するメモリに確保されているバッファなどを経由しても良い。
【０１２８】
なお、第２のパケット入力部２７の機能は、第１〜第６の実施形態のＡＶデコーダを含むＭＰＥＧデコーダにおいても、図示を省略してあるがパケット入力部２１に包含されている機能である。
【０１２９】
また、図３８は、複数ストリームの入力を可能とするシステムデコーダの例を示していることにもなり、さらに、第１〜第６の実施形態（図２、図２７、図３０、図３２、図３４、図３６）では図示を省略してあるパケット有効信号のVALIDI及びVALIDOを明示してある。
【０１３０】
ところで、図３７に示すようにＭＰＥＧデコーダ２Ｆの外部でシステムデコーダ２００Ｆから出力されたパーシャルＴＳを、システムデコーダ２００Ｆの入力スリームとして接続するのではなく、パケット出力部２６の出力信号DATAO、SYNCO、VALIDO、CLKOを第１のパケット入力部２１の入力信号DATAI_1、SYNCI_1、VALIDI_1、CLKI_1、又は、第２のパケット入力部２７の入力信号DATAI_2、SYNCI_2、VALIDI_2、CLKI_2に、ＭＰＥＧデコーダ２Ｆの内部でそれぞれ接続できるようにしておくことも可能である。例えば、第1のパケット入力部２１、又は、第２のパケット入力部２７へ入力するストリームとして、チューナ１からのストリームと、パケット出力部２６からのストリームとを切り替えできるようにしておくことも可能であり、本発明はこれを含む。  
その他のブロックについては、第１の実施形態と同様なため、説明を省略する。
【０１３１】
以上、第１〜第７の実施形態を用いて、本発明がタイムスタンプを基準にストリームを配信するシステムのみならず、ライブ配信のように放送ストリームをそのまま配信するシステムにおいても応用できることを説明した。  
なお、第１〜第７の実施形態の各部の説明において、クロックの立ち上がり同期で動作する回路として説明してあるが、これを立ち下がり同期の回路とすることも可能であり、また、信号のアクティブ極性をHighレベルとして説明してあるが、これをLowレベルの回路とすることも可能であり、本発明においてはいずれの場合も含まれる。
【０１３２】
さらに、出力タイミング信号（SYNCO）のアクティブ期間を出力クロック（CLKO）の１サイクル分として説明してあるが、これを２サイクル分以上となる回路とすることも可能であり、本発明はこれも含む。
【０１３３】
次に、本発明の効果を説明する。  
本発明によれば、再配信時の伝送クロックにノイズ源を乗せることなく、簡易的にＰＣＲジッタを出来る限り抑制することができる。
【０１３４】
本発明を適応した伝送装置によれば、外部から生成予定の出力クロック(CLKO)のＫ倍以上(Ｋは２以上の実数)の周波数を持つ基準クロック（CLKO×Ｋ）を入力とし、この基準クロック（CLKO×Ｋ）をN分周することによってCLKOを生成する（ＮはＫ以下の整数）。このとき、図４４に示すようなCLKOにヒゲのような細いパルス状の波形が発生する可能性のある分周期間を検出し、検出された分周期間では出力クロックを生成しない（Ｈighレベル或いはＬowレベルへの状態変化（トグル動作）をさせない）ことで、ノイズ源の発生を防ぐことができる。
【０１３５】
なお、図７に代表される第１〜第７の実施形態では、第１のカウンタ２４１と第２のカウンタ２５１の２つの分周カウンタを用いた構成について説明しているが、以下では説明を簡単とするため、２つのカウンタを等価的に１つの分周カウンタに置き換え、２つのカウンタを１つの分周カウンタで代表させて要約的に説明している。
【０１３６】
図３９及び図４０に示す分周比Ｎの具体例を用いて本発明の効果を説明する。
【０１３７】
図３９(K)TTSCLKはタイムスタンプクロックを、(L)TTSCNTはTTSCLKにてカウントされるタイムスタンプカウンタのカウント値を、それぞれ示しており、(A)〜(J)においては、TTSCNTの値がＴ(n)となった時刻からＴＳパケットの出力を開始し、次のパケットを同TTSCNTの値がＴ(n+1)となった時刻から出力しなければならない場面において、分周比Ｎの違いによってＰＣＲジッタの軽減効果がどのように変化するかを示している。
【０１３８】
図３９(A)〜(D)は分周比Ｎを４とした場合の、図３９(E)〜(H)は分周比Ｎを８とした場合の、それぞれ例を示している。図３９(A)CLKO×４が分周比を４とした時の基準クロック、図３９(E)CLKO×８が分周比を８とした時の基準クロックとなる。なお、図３９(I)〜(J)は従来と同様な方法により出力タイミング信号（SYNCO）と出力クロック（CLKO）を生成した場合を示している。
【０１３９】
DIVCNTは分周比を数える分周カウンタのカウント値であり、タイムスタンプにより決定する出力開始タイミングに応じて初期化され、１分周比分のカウントを繰り返す。理解を容易とするため、分周比カウンタの初期値は“１”とし、４分周であれば１〜４、８分周であれば１〜８までのカウントを繰り返すものとして図示してある。なお、本発明はカウンタの初期値を“１”と限定しているわけではなく、どの整数からカウントをはじめても分周比Ｎに相当する数を数えられさえすれば良い。
【０１４０】
この場合、カウンタが１〜Ｎまでフルカウントする毎に出力クロック(CLKO)が１サイクル(１周期)分生成される。  
図３９(A)〜(D)に示す分周比４の場合、次の出力開始タイミング直前のDIVCNTの値が１〜３までしか変化していない状態で、出力開始タイミングが検出される。この出力開始タイミングが検出された時点を含む分周期間では出力クロック(CLKO)の生成を停止する（出力クロックをHighレベル或いはLowレベルへ状態変化させない。或いは、トグル動作させない）。これにより、従来技術で説明した図４４(F)(G)にて示したようなノイズ源となる信号とはならず、かつ、図３９(I)(J)に示した従来の方法と比べてＰＣＲジッタを軽減できる。
【０１４１】
図３９(E)〜(H)に示す分周比８の場合、次の出力開始タイミング直前のDIVCNT値が１〜５までしか変化していない状態で、出力タイミングが検出される。この出力タイミングが検出された時点を含む分周期間では出力クロック(CLKO)の生成を停止する。これにより、分周比４の場合同様に、図４４(A)(B)にて示したようなノイズ源となる信号とはならず、また、分周比４の場合、及び、図３９(I)(J)に示した従来の方法と比べてＰＣＲジッタを軽減できる。
【０１４２】
図４０は、分周開始タイミング（DIVCNTが”１”となる時刻）と次のパケットの出力開始タイミング（TTSCNTが”T(n+1)”となる時刻）との位相が図３９と異なる場合の例を示す。なお、図３９と同種の信号には同一のアルファベット(A)〜(L)を付してある。つまり、図４０(K)TTSCLKはタイムスタンプクロック、(L)はTTSCLKにて動作するタイムスタンプカウンタのカウント値、(B)(F)DIVCNTは分周カウンタのカウント値を示している。
【０１４３】
また、図４０(A)〜(D)は、分周比Ｎを２とした場合の、図４０(E)〜(H)は分周比Ｎを４とした場合の、それぞれ例を示している。図４０(A)CLKO×２が分周比を２とした時の基準クロック、図４０(E)CLKO×４が分周比を４とした時の基準クロックとなる。なお、図４０(I)〜(J)は従来と同様な方法により出力タイミング信号（SYNCO）と出力クロック（CLKO）を生成した場合を示している。
【０１４４】
図３９の例と同様に、図４０(A)〜(D)における分周比を２とした場合でも従来に比べＰＣＲジッタが軽減できることが分かり、図４０(E)〜(H)における分周比を４とした場合では更にＰＣＲジッタを軽減できることが分かる。
【０１４５】
つまり、外部から供給する基準クロックとして、生成予定の出力クロック(CLKO)のＫ倍(Ｋは２以上の実数)の周波数を持つ基準クロック（CLKO×K）を入力する、即ち、本発明における分周比をＮ（Nは２以上の整数）とした場合、Ｎ倍以上の周波数を持つ基準クロックを使うことで、ＰＣＲジッタを抑制することが可能となり、Ｎを大きくすることでＰＣＲジッタを無視できるレベルにまで軽減することが可能となる。
【０１４６】
本発明の効果の具体例として、日本のデジタル放送を考えると、パラレル伝送クロックとして３〜７MHz程度の周波数が使われる場合が多いが、３MHz１サイクルが与えるジッタ量は最大±３３３ns（３MHzの１周期分）ほどとなる。これはＭＰＥＧ２規格の許容範囲±５００nsの６６%にも相当する。
【０１４７】
これに対して本発明の方法を用いれば、パラレル伝送クロックとして３MHzの４倍に相当する１２MHzの基準クロックを使うことで上記許容範囲の１６%相当（±８３ns）に、８倍に相当する２４MHzの基準クロックを使うことで同範囲の８%相当（±４１ns）に、１６倍に相当する４８MHzの基準クロックを使うことで同範囲の４%相当（±２０ns）に、それぞれＰＣＲジッタを抑えることが可能となり、元々ＰＣＲ受信時に付加されているジッタと合わせてもＭＰＥＧ２規格違反を高確率で回避することが可能となる。
【０１４８】
また、予めレコーダに記録されるストリームの場合、長時間モードなどと呼ばれる画質（ストリームのビットレート）を低下させての記録方式も存在する。このモードで記録されたストリームの場合のパラレル伝送クロックを考えると、０．２５ＭHz（2Ｍbpsのビットレートに相当）などのように非常に低い周波数となる可能性もある。
【０１４９】
０．２５ＭHz１サイクルが与えるジッタ量は最大±４０００nsにもなるが、上記の通り、出力クロックの２倍以上の周波数を持つ基準クロックを使うことで、ＰＣＲジッタをＭＰＥＧ２規格の許容範囲に収めることが可能となる。
【０１５０】
最後に、本発明の実施形態として、ＭＰＥＧデコーダに含まれるシステムデコーダへの応用例について説明してきたが、ストリーム（ＴＳ）を伝送或いは配信する装置にとって、ＰＣＲジッタ抑制は不可欠であり、応用例はシステムデコーダに限定されない。例えば、図１に代表されるホームサーバーシステムにおいて、ネットワークＩ／Ｆ９もまたホームネットワーク４から入力されるストリームをＭＰＥＧデコーダ５に伝送する装置であることは明白であり、本発明を応用できる。
【図面の簡単な説明】
【０１５１】
【図１】本発明を適用した第1の実施形態の伝送装置を含むホームサーバーシステムのブロック図。
【図２】図１におけるシステムデコーダのブロック図。
【図３】パケット入力部におけるタイムスタンプ生成の動作タイミングを示すタイミングチャート。
【図４】図１におけるシステムデコーダの動作タイミングを示すタイミングチャート。
【図５】再同期部の回路例を示す回路図。
【図６】図５の各部の信号の動作タイミングを示すタイミングチャート。
【図７】測定部及び出力制御信号生成部の詳細なブロック図。
【図８】図７における予測部の構成を示すブロック図。
【図９】図７におけるクロック生成部の構成を示すブロック図。
【図１０】予測部の第１の回路部の回路例を示す回路図。
【図１１】予測停止期間が存在する場合の図１０の各部の信号の動作タイミングを示すタイミングチャート。
【図１２】予測停止期間が存在しない場合の図１０の各部の信号の動作タイミングを示すタイミングチャート。
【図１３】予測部の第２の回路部の回路例を示す回路図。
【図１４】クロック停止期間が存在する場合の図１３の各部の動作タイミングを示すタイミングチャート。
【図１５】クロック停止期間が存在しない場合の図１３の各部の動作タイミングを示すタイミングチャート。
【図１６】クロック生成部の第１の回路部の回路例を示す回路図。
【図１７】クロック停止期間が存在する場合の図１６の各部の信号の動作タイミングを示すタイミングチャート。
【図１８】クロック停止期間が存在しない場合の図１６の各部の信号の動作タイミングを示すタイミングチャート。
【図１９】クロック生成部の第２の回路部の回路例を示す回路図。
【図２０】クロック停止期間が存在する場合の図１９の各部の信号の動作タイミングを示すタイミングチャート。
【図２１】クロック停止期間が存在しない場合の図１９の各部の信号の動作タイミングを示すタイミングチャート。
【図２２】タイミング生成部の回路例を示す回路図。
【図２３】クロック停止期間が存在する場合の図２２の各部の信号の動作タイミングを示すタイミングチャート。
【図２４】クロック停止期間が存在しない場合の図２２の各部の信号の動作タイミングを示すタイミングチャート。
【図２５】図２のシステムデコーダにおける、図４とは出力クロックの生成の仕方が異なる例を示すタイミングチャート。
【図２６】本発明を適用した第２の実施形態の伝送装置を含むホームサーバーシステムのブロック図。
【図２７】図２６におけるシステムデコーダのブロック図。
【図２８】図２６におけるシステムデコーダの動作タイミングを示すタイミングチャート。
【図２９】本発明を適用した第３の実施形態の伝送装置を含むホームサーバーシステムのブロック図。
【図３０】図２９におけるシステムデコーダのブロック図。
【図３１】本発明を適用した第４の実施形態の伝送装置を含むホームサーバーシステムのブロック図。
【図３２】図３１におけるシステムデコーダのブロック図。
【図３３】本発明を適用した第５の実施形態の伝送装置を含むホームサーバーシステムのブロック図。
【図３４】図３３におけるシステムデコーダのブロック図。
【図３５】本発明を適用した第６の実施形態の伝送装置を含むホームサーバーシステムのブロック図。
【図３６】図３５におけるシステムデコーダのブロック図。
【図３７】本発明を適用した第7の実施形態の伝送装置を含む受信装置のブロック図。
【図３８】図３７におけるシステムデコーダのブロック図。
【図３９】分周比Ｎの具体例を用いて本発明の効果を説明するタイミングチャート。
【図４０】分周比Ｎの具体例を用いて本発明の効果を説明するタイミングチャート。
【図４１】ＴＳ伝送に必要な信号を説明する図。
【図４２】記録時のタイムスタンプ付与を説明する図。
【図４３】再生時のタイムスタンプ利用を説明する図。
【図４４】背景技術の問題点を説明するタイミングチャート。
【図４５】パーシャルＴＳの記録及び再生を説明する図。
【図４６】ＰＣＲジッタに含まれる問題点を説明する図。
【符号の説明】
【０１５２】
２１…パケット入力部
２２…出力開始タイミング検出部
２３…再同期部
２４…測定部
２５…出力制御信号生成部
１００，１００Ａ，１００Ｂ，１００Ｃ，１００Ｄ，１００Ｅ，１００Ｆ…伝送装置
２００，２００Ａ，２００Ｂ，２００Ｃ，２００Ｄ，２００Ｅ，２００Ｆ…システムデコーダ
２４１…第１のカウンタ
２４２…予測部
２５１…第２のカウンタ
２５２…クロック生成部
２５３…タイミング生成部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
2008141536.tif 000039
【図３８】
2008141536.tif 000040
【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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