(57)【要約】【課題】受信回路と送信回路などの複数の回路間で異なるクロック信号を使用した場合であっても、安定した通信が可能であるクロック生成回路及びそれを備えた半導体装置の提供を課題とする。【解決手段】エッジ検出回路と、基準クロック発生回路と、基準クロックカウンター回路と、分周回路と、を有し、基準クロックカウンター回路は、外部からエッジ検出回路に信号が入力され、当該信号のエッジを検出して次のエッジを検出するまでの期間に、基準クロック発生回路から出力された基準クロック信号の波数をカウントして得られたカウンター値を分周回路に出力する回路であり、分周回路は、カウンター値に基づいた基準クロック信号の分周をする回路である。【選択図】図１
2008084303.tif 000002
【特許請求の範囲】
【請求項１】
エッジ検出回路と、基準クロック発生回路と、基準クロックカウンター回路と、分周回路と、を有し、
前記基準クロックカウンター回路は、外部から前記エッジ検出回路に信号が入力され、当該信号のエッジを検出して次のエッジを検出するまでの期間に、前記基準クロック発生回路から出力された基準クロック信号の波数をカウントして得られたカウンター値を前記分周回路に出力する回路であり、
前記分周回路は、前記カウンター値に基づいた前記基準クロック信号の分周をする回路であることを特徴とするクロック生成回路。
【請求項２】
エッジ検出回路と、基準クロック発生回路と、基準クロックカウンター回路と、分周回路と、を有し、
前記エッジ検出回路は、外部から入力される信号のエッジを検出する回路であり、
前記基準クロックカウンター回路は、前記エッジ検出回路が前記エッジを検出して次のエッジを検出するまでの期間に、前記基準クロック発生回路から出力された基準クロック信号の波数をカウントして得られたカウンター値を前記分周回路に出力する回路であり、
前記分周回路は、前記カウンター値に基づいた前記基準クロック信号の分周をする回路であることを特徴とするクロック生成回路。
【請求項３】
エッジ検出回路と、基準クロック発生回路と、基準クロックカウンター回路と、分周回路と、を有し、
前記エッジ検出回路は、第１のラッチ回路と、前記第１のラッチ回路から出力された信号が入力される第２のラッチ回路と、前記第１のラッチ回路から出力された信号が入力されるインバータ回路と、前記第２のラッチ回路から出力された信号及び前記インバータ回路から出力された信号が入力されるアンド回路と、を有し、
前記アンド回路は、前記第２のラッチ回路から出力された信号と前記インバータ回路から出力された信号が異なる場合にリセット信号を出力する回路であり、
前記基準クロックカウンター回路は、前記リセット信号によって、前記基準クロック発生回路より出力される基準クロック信号の波数をカウントして得られたカウンター値がリセットされ、且つ前記カウンター値を前記分周回路に出力する回路であり、
前記分周回路は、前記カウンター値に基づいた前記基準クロック信号の分周をする回路であることを特徴とするクロック生成回路。
【請求項４】
請求項１乃至請求項３のいずれか一において、
前記基準クロック発生回路は、リングオシレータ又は水晶発振器であることを特徴とするクロック生成回路。
【請求項５】
アンテナを備え、リーダ／ライタと無線通信により信号の送受信を行う半導体装置であって、
エッジ検出回路と、基準クロック発生回路と、基準クロックカウンター回路と、分周回路と、を有し、
前記基準クロックカウンター回路は、前記リーダ／ライタから前記アンテナを介して前記エッジ検出回路に信号が入力され、当該信号のエッジを検出して次のエッジを検出するまでの期間に、前記基準クロック発生回路から出力された基準クロック信号の波数をカウントして得られたカウンター値を前記分周回路に出力する回路であり、
前記分周回路は、前記カウンター値に基づいた前記基準クロック信号の分周をする回路であることを特徴とする半導体装置。
【請求項６】
アンテナを備え、リーダ／ライタと無線通信により信号の送受信を行う半導体装置であって、
エッジ検出回路と、基準クロック発生回路と、基準クロックカウンター回路と、分周回路と、を有し、
前記エッジ検出回路は、前記リーダ／ライタから前記アンテナを介して入力される信号のエッジを検出する回路であり、
前記基準クロックカウンター回路は、前記エッジ検出回路が前記エッジを検出して次のエッジを検出するまでの期間に、前記基準クロック発生回路から出力された基準クロック信号の波数をカウントして得られたカウンター値を前記分周回路に出力する回路であり、
前記分周回路は、前記カウンター値に基づいた前記基準クロック信号の分周をする回路であることを特徴とする半導体装置。
【請求項７】
アンテナを備え、リーダ／ライタと無線通信により信号の送受信を行う半導体装置であって、
エッジ検出回路と、基準クロック発生回路と、基準クロックカウンター回路と、分周回路と、を有し、
前記エッジ検出回路は、第１のラッチ回路と、前記第１のラッチ回路から出力された信号が入力される第２のラッチ回路と、前記第１のラッチ回路から出力された信号が入力されるインバータ回路と、前記第２のラッチ回路から出力された信号及び前記インバータ回路から出力された信号が入力されるアンド回路と、を有し、
前記アンド回路は、前記第２のラッチ回路から出力された信号と前記インバータ回路から出力された信号が異なる場合にリセット信号を出力する回路であり、
前記基準クロックカウンター回路は、前記リセット信号によって、前記基準クロック発生回路より出力される基準クロック信号の波数をカウントして得られたカウンター値がリセットされ、且つ前記カウンター値を前記分周回路に出力する回路であり、
前記分周回路は、前記カウンター値に基づいた前記基準クロック信号の分周をする回路であることを特徴とする半導体装置。
【請求項８】
請求項５乃至請求項７のいずれか一において、
前記基準クロック発生回路は、リングオシレータ又は水晶発振器であることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、クロック生成回路に関する。特に、クロック生成回路において、一定期間に任意の波数のクロック信号を生成するクロック生成回路及び当該クロック生成回路を備えた半導体装置に関する。
【背景技術】
【０００２】
近年、ＲＦＩＤ（Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ  Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）タグ（ＩＤタグ、ＩＣタグ、ＩＣチップ、ＲＦタグ、無線タグ、無線チップ、電子タグともよばれる）等の無線で信号の送受信が可能である半導体装置の研究が進められ（例えば特許文献１参照）、企業内、市場等で試験的に導入され始めている。
【０００３】
当該半導体装置は、リーダ／ライタから受信した信号に基づいて動作を行うが、具体的にはリーダ／ライタに設けられた送信回路から出力された信号がＲＦＩＤタグ等の半導体装置に設けられた受信回路に入力される。
【０００４】
一般的に、外部のリーダ／ライタ等に設けられた送信回路とＲＦＩＤタグ等に設けられた受信回路とで信号の送受信を行う場合、それぞれの回路毎に異なるクロック信号を用いて信号の送受信を行う。
【特許文献１】特開２００６−１９６００１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、送信回路と受信回路間または、複数回路間で異なるクロック信号を使用していた場合、各回路で出力されるデータは各回路のクロック信号に同期している。この時、送信回路と受信回路間で信号を受け渡す場合、送信回路から受信回路に入力されるデータ信号（受信信号ともいう）と、データを受け取る受信回路の基準クロック信号の変化点が異なるといった問題があった。そのため、受信信号の立ち下がりと受信回路の基準クロック信号の立ち上がりが同期した場合、次の受信信号の立ち下がりまでの期間において、受信回路動作用の基準クロック信号のデューティー比が大きく変化してしまい、信号のセットアップ時間、ホールド時間が一定にならない問題があった。
【０００６】
なお本明細書では、信号が低電位から高電位に変化することを立ち上がりと呼ぶ。また信号が高電位から低電位に変化することを立ち下がりという。
【０００７】
上記課題について、図面を用いて以下に説明する。図５は、送信回路から受信回路に入力されるデータ信号が受信回路動作用の基準クロック信号に対してずれていた場合のタイミングチャートである。図５においては、受信回路動作用基準クロック信号のデューティー比が大きく変化してしまい、データのセットアップ時間または、ホールド時間が一定にならない場合のタイミングチャートを示している。
【０００８】
図５に示すタイミングチャートは、送信回路から受信回路に入力されるデータ信号５０１、受信回路基準クロック信号５０２、基準クロックカウンター信号５０３、受信回路動作用基準クロック信号５０４、基準クロック信号の期間５０５、基準クロック信号の期間５０６を示している。
【０００９】
図５に示すタイミングチャートについて説明する。基準クロックカウンター信号は、送信回路から受信回路に入力されるデータ信号５０１の立ち下がりのタイミングから受信回路基準クロック信号５０２の波数をカウントする。受信回路基準クロック信号５０２の波数をカウントした値は、基準クロックカウンター信号５０３のカウンター値となる。基準クロックカウンター信号５０３のカウンター値を元に分周された信号が受信回路動作用基準クロック信号５０４として出力される。このとき、送信回路から受信回路に入力されるデータ信号５０１と受信回路基準クロック信号５０２は同期していないため、基準クロックカウンター信号５０３は一定の値でリセットされることはない。そのため、受信回路動作用基準クロック信号５０４の周期が通常の期間５０６と周期が短い期間５０５が発生していた。
【００１０】
なお、図５のタイミングチャートでは、基準クロックカウンター信号の値が奇数から偶数に切り替わる際に信号を反転させ、受信クロック動作用基準クロック信号を生成する場合について示している。
【００１１】
図５に示したタイミングチャートにおける短い期間５０５の状態が発生した場合、受信回路動作用基準クロック信号５０４によって同期動作する回路は、通常の期間５０６と短い期間５０５の発生により、セットアップ時間及び、ホールド時間が一定でなく回路の誤動作を招く原因となる課題があった。
【００１２】
本発明は上記問題を鑑み、受信回路と送信回路などの複数の回路間で異なるクロック信号を使用した場合であっても、受信回路動作用の基準クロック信号のデューティー比が大きく変化することなく、信号のセットアップ時間、ホールド時間に余裕を持たせた回路設計を行うことで、安定した通信を可能にするクロック生成回路及びそれを備えた半導体装置の提供を課題とする。
【課題を解決するための手段】
【００１３】
上記目的を達成するために、本発明においては送信回路より受信回路に入力されたデータ信号のエッジを検出し、エッジ間に規定個数のクロックを発生させる構成とする。
【００１４】
本発明のクロック生成回路の一は、エッジ検出回路と、基準クロック発生回路と、基準クロックカウンター回路と、分周回路と、を有し、基準クロックカウンター回路は、外部からエッジ検出回路に信号が入力され、当該信号のエッジを検出して次のエッジを検出するまでの期間に、基準クロック発生回路から出力された基準クロック信号の波数をカウントして得られたカウンター値を分周回路に出力する回路であり、分周回路は、カウンター値に基づいた基準クロック信号の分周をする回路である構成とする。
【００１５】
また別の本発明のクロック生成回路の一は、  エッジ検出回路と、基準クロック発生回路と、基準クロックカウンター回路と、分周回路と、を有し、エッジ検出回路は、外部から入力される信号のエッジを検出する回路であり、基準クロックカウンター回路は、エッジ検出回路がエッジを検出して次のエッジを検出するまでの期間に、基準クロック発生回路から出力された基準クロック信号の波数をカウントして得られたカウンター値を分周回路に出力する回路であり、分周回路は、カウンター値に基づいた基準クロック信号の分周をする回路である構成とする。
【００１６】
また別の本発明のクロック生成回路の一は、エッジ検出回路と、基準クロック発生回路と、基準クロックカウンター回路と、分周回路と、を有し、エッジ検出回路は、第１のラッチ回路と、第１のラッチ回路から出力された信号が入力される第２のラッチ回路と、第１のラッチ回路から出力された信号が入力されるインバータ回路と、第２のラッチ回路から出力された信号及びインバータ回路から出力された信号が入力されるアンド回路と、を有し、アンド回路は、第２のラッチ回路から出力された信号とインバータ回路から出力された信号が異なる場合にリセット信号を出力する回路であり、基準クロックカウンター回路は、リセット信号によって、基準クロック発生回路より出力される基準クロック信号の波数をカウントして得られたカウンター値がリセットされ、且つカウンター値を分周回路に出力する回路であり、分周回路は、カウンター値に基づいた基準クロック信号の分周をする回路である構成とする。
【００１７】
また本発明のクロック生成回路において、基準クロック発生回路は、リングオシレータ又は水晶発振器である構成でもよい。
【００１８】
また本発明の半導体装置の一は、アンテナを備え、リーダ／ライタと無線通信により信号の送受信を行う半導体装置であって、エッジ検出回路と、基準クロック発生回路と、基準クロックカウンター回路と、分周回路と、を有し、基準クロックカウンター回路は、リーダ／ライタからアンテナを介してエッジ検出回路に信号が入力され、当該信号のエッジを検出して次のエッジを検出するまでの期間に、基準クロック発生回路から出力された基準クロック信号の波数をカウントして得られたカウンター値を分周回路に出力する回路であり、分周回路は、カウンター値に基づいた基準クロック信号の分周をする回路である構成とする。
【００１９】
また別の本発明の半導体装置の一は、アンテナを備え、リーダ／ライタと無線通信により信号の送受信を行う半導体装置であって、エッジ検出回路と、基準クロック発生回路と、基準クロックカウンター回路と、分周回路と、を有し、エッジ検出回路は、リーダ／ライタからアンテナを介して入力される信号のエッジを検出する回路であり、基準クロックカウンター回路は、エッジ検出回路がエッジを検出して次のエッジを検出するまでの期間に、基準クロック発生回路から出力された基準クロック信号の波数をカウントして得られたカウンター値を分周回路に出力する回路であり、分周回路は、カウンター値に基づいた基準クロック信号の分周をする回路である構成とする。
【００２０】
また別の本発明の半導体装置の一は、アンテナを備え、リーダ／ライタと無線通信により信号の送受信を行う半導体装置であって、エッジ検出回路と、基準クロック発生回路と、基準クロックカウンター回路と、分周回路と、を有し、エッジ検出回路は、第１のラッチ回路と、第１のラッチ回路から出力された信号が入力される第２のラッチ回路と、第１のラッチ回路から出力された信号が入力されるインバータ回路と、第２のラッチ回路から出力された信号及びインバータ回路から出力された信号が入力されるアンド回路と、を有し、アンド回路は、第２のラッチ回路から出力された信号とインバータ回路から出力された信号が異なる場合にリセット信号を出力する回路であり、基準クロックカウンター回路は、リセット信号によって、基準クロック発生回路より出力される基準クロック信号の波数をカウントして得られたカウンター値がリセットされ、且つカウンター値を分周回路に出力する回路であり、分周回路は、カウンター値に基づいた基準クロック信号の分周をする回路である構成とする。
【００２１】
また本発明の半導体装置において、基準クロック発生回路は、リングオシレータ又は水晶発振器である構成でもよい。
【発明の効果】
【００２２】
本発明により送信回路と受信回路間または、複数回路間で異なるクロックを使用し、送信回路、受信回路間で信号を受け渡す際、送信回路から受信回路に入力されるデータ信号を出力した送信回路と、データ信号を受け取る受信回路のクロックが異なっていても、受信回路動作用基準クロック信号のデューティー比が大きく変化することなく、信号のセットアップ時間、ホールド時間に余裕を持たせた回路設計を行うことができる。そして、信号のセットアップ時間、ホールド時間が大きく変化するために回路の誤動作を招くと行った不良を低減することができる。すなわち受信回路と送信回路などの複数の回路間で異なるクロック信号を使用した場合であっても、安定した通信が可能であるクロック生成回路を提供することができる。
【発明を実施するための最良の形態】
【００２３】
本発明の実施の形態について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同じものを指す符号は異なる図面間で共通して用いる場合がある。
（実施の形態１）
【００２４】
本実施の形態では、本発明のクロック生成回路の一構成例に関して図面を参照して説明する。
【００２５】
本発明のクロック生成回路を具備する半導体装置は、送信回路から受信回路に入力されるデータ信号のエッジを検出する回路と、受信回路用基準クロックを発生する回路と、受信回路用基準クロックの波数をカウントする回路と、受信回路用基準クロックの波数のカウンター値を元に受信回路用基準クロックを分周する回路を有している。
【００２６】
本発明は、送信回路及び受信回路間で共に異なるクロック信号を使用した場合、送信回路及び受信回路間で信号を受け渡す際のクロック信号が異なっていても、クロック信号のデューティー比が大きく変化することなく、信号のセットアップ時間、ホールド時間に余裕を持たせた回路設計を行うことができるといった効果を有する。当該効果は、受信回路側におけるエッジ検出手段において送信回路側から受信回路に入力されるデータ信号のエッジを検出し、当該データ信号のエッジから次に送信回路側から受信回路に入力されるデータ信号のエッジまでの期間において、受信回路用基準クロック信号の波数をカウントする回路でカウントし、当該カウントしたカウンター値を元に、分周回路において受信回路用基準クロック信号の分周を行った信号を受信回路動作用の基準クロック信号とすることで実現することができる。以下、具体的な構成等について説明する。
【００２７】
図１に、送信回路１１０より送信されたデータ信号を受信する受信回路１２０と、受信回路１２０にデータ信号を送信する送信回路１１０についてのブロック図を示す。図１に示す受信回路１２０は、エッジ検出回路１２１、受信回路用基準クロック発生回路１２２、受信回路用基準クロックカウンター回路１２３、受信回路用分周回路１２４、受信回路動作用基準クロック発生回路１２５を有している。また図１における送信回路１１０は、送信回路用基準クロック発生回路１１１、送信回路用データ信号発生回路１１２を有している。
【００２８】
ここで図１において、エッジ検出回路１２１は、受信する信号１０２の変化点（エッジ）を検出する回路である。エッジ検出回路は、カウンター回路、ラッチ回路、ＮＯＴ回路（ノット回路）、ＡＮＤ回路（アンド回路）、ＯＲ回路（オア回路）、ＮＡＮＤ回路（ナンド回路）、ＮＯＲ回路（ノア回路）、ＥＸＯＲ回路（エクスクルーシブオア回路）、ＥＸ−ＮＯＲ回路（エクスクルーシブノア回路）等の判定回路を組み合わせて構成する。エッジ検出回路１２１の具体的な構成について、図４に示す。
【００２９】
図４においては、図１で示したブロック図におけるエッジ検出回路１２１の具体的な構成として、第１の記憶手段４２１、第２の記憶手段４２２、第１の記憶手段４２１の反転信号を発生する手段４２３、第２の記憶手段４２２から出力された信号と第１の記憶手段４２１の反転信号とを比較する手段４２４で構成する例を示している。
【００３０】
図４では、第１の記憶手段４２１、第２の記憶手段４２２としてラッチ回路を用い、第１の記憶手段４２１の反転信号を生成する手段４２３としてＮＯＴ回路を用い、第２の記憶手段４２２から出力された信号と第１の記憶手段４２１の反転信号とを比較する手段４２４としてＡＮＤ回路を用いる例を示している。
【００３１】
基準クロック発生回路１２２は、受信回路１２０において基準となるクロック信号を発生する回路である。また、基準クロックカウンター回路１２３は、基準クロック発生回路１２２から発生したクロック信号の波数をカウントする手段を有している。また、基準クロックカウンター回路１２３は、エッジ検出回路１２１から出力された信号１０３によって、基準クロック発生回路１２２から出力されたクロック信号１０４の波数をカウントして得られたカウンター値をリセットする手段を有している。また、分周回路１２４は、基準クロックカウンター回路１２３から発生した信号１０５に基づいて分周する回路である。受信回路動作用基準クロック発生回路１２５は、分周回路で分周された信号１０６を受信回路１２０の動作用基準クロック信号として出力する回路である。
【００３２】
受信回路用のクロック生成回路内に基準クロック発生回路を設けることより、受信回路動作用のクロック信号として独立して基準クロックを用いることができる。そのため、当該基準クロックによって受信回路全体が動作させることができるため受信回路設計段階における遅延時間の計算が容易であり、回路設計を容易に行うことができる。
【００３３】
また図１においては、基準クロック発生回路１１１とデータ信号発生回路１１２とを有する送信回路１１０が示されている。送信回路１１０は、本発明のクロック生成回路の一例として図１に示した受信回路１２０に入力する信号１０２を発生する回路として機能する。基準クロック発生回路１１１は、送信回路１１０においてクロック信号を生成する回路であり、データ信号発生回路１１２は受信回路１２０に入力する信号１０２を生成する回路である。つまり、受信回路１２０と送信回路１１０は、それぞれクロック信号を発生する回路（ここでは、受信回路１２０における基準クロック発生回路１２２、送信回路１１０における基準クロック発生回路１１１）を内蔵している。従って、通常、受信回路１２０と送信回路１１０は異なるクロック信号を生成しており、同期動作していない。
【００３４】
なお、送信回路１１０における基準クロック発生回路１１１から出力される信号１０１は、データ信号発生回路１１２を動作させるクロック信号であり、データ信号発生回路１１２から出力された信号１０２が受信回路１２０の回路に入力されている。なお、送信回路１１０から受信回路１２０への信号１０２の送信は無線通信を用いてもよいし、有線通信を用いて行ってもよい。送信回路１１０から受信回路１２０への信号１０２の送信を無線通信で行うことで、配線による接続を省略することができる。
【００３５】
なお本発明において、エッジとは、信号の立ち上がりまたは立ち下がりのタイミングのことをいう。なお本明細書では、信号が低電位から高電位に変化することを立ち上がりと呼ぶ。また信号が高電位から低電位に変化することを立ち下がりという。すなわち信号のエッジ間は、信号の立ち下がりから次の立ち下がり、または信号の立ち上がりから次の立ち上がりのことをいう。
【００３６】
受信回路１２０において、エッジ検出回路１２１から出力された信号１０３は、基準クロックカウンター回路１２３に入力される。また、受信回路１２０における基準クロック発生回路１２２から出力された信号１０７は、エッジ検出回路１２１を動作させるクロック信号として当該エッジ検出回路１２１に入力される。
【００３７】
なお、受信回路１２０において分周回路１２４を用いているが、基準クロックカウンター回路１２３の周波数が、受信回路１２０における受信回路動作用基準クロック発生回路１２５の周波数を満たした場合は、分周回路で基準クロック発生回路からの基準クロック信号を分周することなく、出力することもある。
【００３８】
次に、本実施の形態の形態で示すクロック生成回路における回路の動作の一例を図２のフローチャートを用いて説明する。図２のフローチャートは、送信回路１１０から受信回路１２０に入力されるデータ信号の立ち下がりエッジ間にＮ個（Ｎは自然数）のクロック信号を発生させ、データ信号の立ち下がりエッジ間における当該Ｎ個のクロック信号を受信回路動作用基準クロック信号として使用する場合について説明する。
【００３９】
まず、受信回路１２０における基準クロック発生回路１２２において基準クロック信号を発生させる（ステップ２０１）。ここでは、基準クロック発生回路１２２として、リングオシレータを用いて基準クロック信号を発生させ、基準クロックカウンター回路１２３により基準クロック信号の波数をカウントする（ステップ２０２）。なお、基準クロック発生回路１２２としてリングオシレータの他に、水晶発振器や外部からの入力信号の手段を用いてもよい。とくにリングオシレータを用いることにより、薄膜トランジスタで基準クロック発生回路１２２を形成できるため、基準クロック発生回路１２２の小型化を行うことができる。
【００４０】
次に、基準クロック発生回路１２２から出力された基準クロック信号の波数を基準クロックカウンター回路１２３によりカウントしたカウンター値が、ある値（Ｎ値）と等しくなったかを判定し（ステップ２０３）、ある値（Ｎ値）と等しくなった場合（ＹＥＳ）は、エッジ検出回路１２１によって送信回路から受信回路に入力されたデータ信号の立ち下がりエッジが検出されたかを判定する（ステップ２０４）。一方、ある値（Ｎ値）と等しくない場合（ＮＯ）は、基準クロックカウンター回路のカウンター値のカウントアップを行う（ステップ２０８）。そしてエッジ検出回路１２１において、送信回路１１０から受信回路１２０に入力されたデータ信号の立ち下がりエッジが検出された場合（ＹＥＳ）は、基準クロックカウンター回路１２３において、基準クロックカウンター回路のカウンター値のリセットを行う（ステップ２０５）。また送信回路１１０から受信回路１２０に入力されたデータ信号の立ち下がりエッジが検出されなかった場合（ＮＯ）は、基準クロックカウンター回路１２３において、基準クロックカウンター回路のカウンター値の保持が行われる（ステップ２０９）。
【００４１】
次に、分周回路１２４によって受信回路用基準クロック信号の分周を行い、基準クロックカウンター回路のカウンター値に応じて所望の周期のクロック信号を発生させる（ステップ２０６）。
【００４２】
次に受信回路動作用基準クロック発生回路は、分周回路で分周した基準クロック信号を元に、受信回路動作用基準クロックを発生させる（ステップ２０７）。
【００４３】
次に、上述したクロック生成回路のタイミングチャートについて図３を参照して説明する。
【００４４】
図３に示すタイミングチャートは、送信回路１１０から受信回路１２０に入力されるデータ信号３０１、送信回路から受信回路に入力されるデータ信号のエッジを検出し、受信回路の基準クロックカウンター回路のカウンター値をリセットするリセット信号３０２、受信回路基準クロック信号３０３、受信回路基準クロックをカウントするカウンター値３０４、受信回路動作用基準クロック信号３０５の動作を示している。
【００４５】
また、図３において、受信回路動作用基準クロック信号３０５における通常の１波長分の期間を期間３０６、受信回路動作用基準クロック信号３０５の通常の１波長分の期間より長い期間を期間３０７として表している。
【００４６】
本実施の形態で説明する受信回路１２０のクロック生成回路においては、送信回路１１０から受信回路１２０に入力されるデータ信号３０１の立ち下がりエッジをエッジ検出回路によって検出し、受信回路における基準クロックの波数をカウントする基準クロックカウンター回路をリセットするリセット信号３０２を発生させる。この基準クロックカウンターリセット信号によって、基準クロックカウンター回路のカウンター値をリセットする。
【００４７】
例えば図３において、基準クロックカウンター回路におけるカウンター値が「１１」と等しくないときは、基準クロックカウンター回路におけるカウンター値をカウントアップさせ、基準クロックカウンター回路におけるカウンター値が「１１」と等しいときは、基準クロックカウンター回路におけるカウンター値を保持する。
【００４８】
また図３において、受信回路動作用基準クロック信号３０５は、基準クロックカウンター回路のカウンター値を元に分周された受信回路を動作させるための基準クロック信号である。受信回路動作用基準クロック信号３０５は、基準クロックカウンター回路におけるカウンター値が奇数から偶数に切り替わる時クロックが反転する場合で、受信回路基準クロック信号の４分周を行っている。
【００４９】
なお、図３のタイミングチャートでは、基準クロックカウンター回路におけるカウンター値が奇数から偶数に切り替わる際に信号を反転させ、受信回路動作用基準クロック信号を生成する場合であるが、基準クロックカウンター回路におけるカウンター値が偶数から奇数に切り替わる際に信号を反転させて受信回路動作用基準クロック信号を生成する場合でもよいし、ある自然数Ｎのとき信号を反転させ、受信回路動作用クロック信号を生成してもよい。
【００５０】
このように、本発明においては、エッジ検出回路を設けることによって、送信回路１１０と受信回路１２０の各々に設けられた基準クロック発生回路により、それぞれ異なるクロック信号を用いた場合であっても、受信回路１２０用の基準クロック信号により受信回路全体を正常に動作させることができるため安定した通信を提供することができる。すなわち本発明によって、送信回路と受信回路間で異なるクロックを使用し、送信回路、受信回路間で信号を受け渡す際、受信回路に入力されるデータを出力した送信回路と、データを受け取る受信回路のクロックが異なっていても、クロックのデューティー比が大きく変化することなく、信号のセットアップ時間、ホールド時間に余裕を持たせた回路設計を行うことができる。
【００５１】
なお、本実施の形態は、本明細書の他の実施の形態の技術的要素と組み合わせて行うことができる。
（実施の形態２）
【００５２】
本実施の形態では、上記実施の形態で示したクロック生成回路を有し且つ無線で情報の送受信が可能な半導体装置に関して図面を参照して説明する。
【００５３】
近年、超小型ＩＣチップと、無線通信用のアンテナを組み合わせたＲＦＩＤタグ等の半導体装置が脚光を浴びている。ＲＦＩＤタグは、無線通信装置（リーダ／ライタともいう）を使った通信信号（動作磁界）の授受により、データを書き込んだり、データを読み出すことができる。
【００５４】
ＲＦＩＤタグ等の無線で情報の送受信が可能な半導体装置の応用分野として、例えば、流通業界における商品管理が挙げられる。現在では、バーコードなどを利用した商品管理が主流であるが、バーコードは光学的に読み取るため、遮蔽物があるとデータを読み取れない。一方、ＲＦＩＤタグでは、無線でデータを読み取るため、遮蔽物があっても読み取れる。従って、商品管理の効率化、低コスト化などが実現可能である。その他、乗車券、航空旅客券、料金の自動精算など、広範な応用が実現可能である。
【００５５】
ＲＦＩＤタグの応用分野が広がりつつある中で、より高機能なＲＦＩＤタグに対する要求も高まっている。例えば、送受信データを暗号化することで、第三者へのデータ漏洩の防止が実現される。これには、復号化／暗号化の処理をハードウェア的に処理する方式と、ソフトウェア的に処理する方式と、ハードウェア及びソフトウェアを併用する方式とが考えられる。ハードウェア的に処理する方式では、復号化／暗号化を行う専用回路で演算回路を構成する。ソフトウェア的に処理する方式では、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ：中央処理装置）と大規模メモリとで演算回路を構成し、復号化／暗号化プログラムをＣＰＵで実行する。ハードウェア及びソフトウェアを併用する方式では、専用回路と、ＣＰＵと、メモリと、で演算回路を構成し、専用回路で復号化／暗号化の演算処理の一部分を行い、残りの演算処理のプログラムをＣＰＵで実行する。
【００５６】
本実施の形態では、本発明における半導体装置の一例として、ＣＰＵ、メモリを具備するＲＦＩＤタグについて図７、図８を用いて説明する。図７は、ＲＦＩＤタグのブロック図であり、図８はＲＦＩＤタグのレイアウト図である。
【００５７】
まず、図７を用いて本実施の形態で示す半導体装置のブロック構成を説明する。図７において、ＲＦＩＤタグ等の半導体装置（以下「ＲＦＩＤタグ１００１」と記す）は、アンテナ１００９と、ＲＦ回路１００８と、クロック生成部１００２と、コントローラ１０１０と、ＣＰＵ１０１４と、ＲＯＭ１０１５と、ＲＡＭ１０１６とを有している。ＲＦ回路１００８は電源回路１００３と、復調回路１００６と、変調回路１００７から構成される。クロック生成部１００２は、クロック生成回路１００４と、レギュレータ１００５から構成されている。コントローラ１０１０は、ＣＰＵインターフェース１０１１と、ＲＦインターフェース１０１３と、メモリコントローラ１０１２とから構成されている。なお、図７では、説明の簡単化のため省略したが、ＲＦＩＤタグ１００１には通信信号として、受信信号と、送信信号とが、リーダ／ライタの間で同時に送受信されている。受信信号は、アンテナ１００９で受信された後、復調回路１００６により復調される。また、送信信号は、変調回路１００７により変調された後、アンテナ１００９より送信される。なお、クロック生成回路１００４は上記実施の形態で示した構成で設けることができる。
【００５８】
図７において、通信信号により形成される磁界中にＲＦＩＤタグ１００１を置くと、アンテナ１００９により、誘導起電力を生じる。誘導起電力はＲＦ回路１００８中の電源回路１００３を介してレギュレータ１００５及びＲＦインターフェース１０１３に入力される。レギュレータ１００５に入力された電圧は安定化され、クロック生成回路１００４に入力されることで、クロック生成回路は安定したクロック信号を出力する。クロック信号はコントローラに入力される。なお図７において、クロック生成回路１００４と共にレギュレータ１００５を並べて設ける構成とすることが好適である。特に本発明においては、リングオシレータ等を用いた基準クロック発生回路より安定したクロックを生成する必要があるため、レギュレータ１００５とクロック生成回路１００４を併設して設けることでより安定したクロック信号を生成することができる。
【００５９】
復調回路１００６は、ＡＳＫ方式の受信信号の振幅の変動を”０”／”１”の受信データとして検出する。復調回路１００６は、例えばローパスフィルターとする。さらに、変調回路１００７は、送信データをＡＳＫ方式の送信信号の振幅を変動させて送信する。例えば、送信データが”０”の場合、共振回路の共振点を変化させ、通信信号の振幅を変化させる。
【００６０】
本実施の形態におけるＲＦＩＤタグの動作を説明する。まず、リーダ／ライタより送信された受信信号により、ＲＦＩＤタグ１００１が受信信号を受信する。受信信号は、復調回路１００６で復調された後、コントローラ１０１０におけるＲＦインターフェース１０１３に入力される。ＲＦインターフェース１０１３に入力された受信信号は、ＣＰＵインターフェース１０１１を介してＣＰＵ１０１４で演算処理される。また、ＲＦインターフェース１０１３に入力された受信信号により、メモリコントローラ１０１２を介してＲＯＭ１０１５、ＲＡＭ１０１６に対するアクセスをおこなう。
【００６１】
そして、ＣＰＵ１０１４による演算処理、ＲＯＭ１０１５、ＲＡＭ１０１６におけるデータの入出力後に送信データを生成し、変調回路１００７で変調し、アンテナ１００９より送信信号をリーダ／ライタに送信する。
【００６２】
なお、本実施の形態では、ＣＰＵと大規模メモリとで演算回路を構成し、プログラムをＣＰＵで実行する方式について説明したが、目的に応じて最適な演算方式を選び、当該方式に基づいて構成することも可能である。例えば、演算方式として、他にも、演算をハードウェア的に処理する方式と、ハードウェア及びソフトウェアを併用する方式と、が考えられる。ハードウェア的に処理する方式では、専用回路で演算回路を構成すれば良い。ハードウェア及びソフトウェアを併用する方式では、専用回路と、ＣＰＵと、メモリと、で演算回路を構成し、専用回路で演算処理の一部分を行い、残りの演算処理のプログラムをＣＰＵで実行すれば良い。
【００６３】
次に、図８を用いて、ＲＦＩＤタグ１００１のレイアウト構成について説明する。なお、図８において、図７に相当する部分には、同一の番号を付し、説明を省略する。
【００６４】
図８において、ＲＦ回路１００８は、アンテナ（図示せず）を貼り付ける電極パッドがある。なお、アンテナを貼り付ける際には、電極パッドに過度の圧力が印加される可能性がある。したがって、電極パッドの下には、トランジスタなど、回路を構成する部品を配置しないことが望ましい。なお、アンテナの種類としては特に限定されず、例えばＶ字ダイポールアンテナを外付けで形成すればよい。
【００６５】
なお、本実施の形態は、本明細書の他の実施の形態の技術的要素と組み合わせて行うことができる。すなわち本実施の形態において説明したクロック生成回路からクロック信号を安定して出力できるといった利点に加え、送信回路と受信回路間で異なるクロックを使用し、送信回路、受信回路間で信号を受け渡す際、受信回路に入力されるデータを出力した送信回路と、データを受け取る受信回路のクロックが異なっていても、クロックのデューティー比が大きく変化することなく、信号のセットアップ時間、ホールド時間に余裕を持たせた回路設計を行うことができる。
（実施の形態３）
【００６６】
本実施の形態では、上記実施の形態で示したＲＦＩＤタグ等の半導体装置を構成する素子の作製方法を説明する。本発明に係る半導体装置を構成する各回路の素子として薄膜トランジスタを用いて作製することができる。本実施の形態例では、半導体装置を構成する回路を薄膜トランジスタで形成し、薄膜トランジスタの製造に使用した基板から、可撓性（フレキシブル）基板に回路を転載し、フレキシブルな半導体装置を製造する方法を示す。
【００６７】
本実施の形態では、半導体装置を構成する回路として、インバータなどを構成するｐチャネル型ＴＦＴ（「Ｐｃｈ−ＴＦＴ」とも表記する。）及びｎチャネル型ＴＦＴ（「Ｎｃｈ−ＴＦＴ」とも表記する。）、並びにアンテナを代表的に示す。以下、図９〜図１１に図示する断面図を用いて、半導体装置の作製方法を説明する。
【００６８】
まず、基板１３０１の一表面に絶縁膜１３０２を介して剥離層１３０３を形成し、続けて下地膜として機能する絶縁膜１３０４と半導体膜（非晶質半導体膜１３０５）を積層して形成する（図９（Ａ）参照）。なお、絶縁膜１３０２、剥離層１３０３、絶縁膜１３０４および非晶質半導体膜１３０５は、連続して形成することができる。
【００６９】
基板１３０１は、ガラス基板、石英基板、金属基板（例えばステンレス基板など）、セラミック基板、Ｓｉ基板等の半導体基板、など、から選択されるものである。他にもプラスチック基板として、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）、アクリルなどの基板を選択することもできる。なお、本工程では、剥離層１３０３は、絶縁膜１３０２を介して基板１３０１の全面に設けているが、必要に応じて、基板１３０１の全面に剥離層を設けた後に、フォトリソグラフィ法により選択的に設けてもよい。
【００７０】
絶縁膜１３０２、絶縁膜１３０４は、ＣＶＤ法やスパッタリング法等を用いて、酸化シリコン、窒化シリコン、酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ＞０）、窒化酸化シリコン（ＳｉＮｘＯｙ）（ｘ＞ｙ＞０）等の絶縁材料を用いて形成する。例えば、絶縁膜１３０２、１３０４を２層構造とする場合、第１層目の絶縁膜として窒化酸化シリコン膜を形成し、第２層目の絶縁膜として酸化窒化シリコン膜を形成するとよい。また、第１層目の絶縁膜として窒化シリコン膜を形成し、第２層目の絶縁膜として酸化シリコン膜を形成してもよい。絶縁膜１３０２は、基板１３０１から剥離層１３０３又はその上に形成される素子に不純物元素が混入するのを防ぐブロッキング層として機能し、絶縁膜１３０４は基板１３０１、剥離層１３０３からその上に形成される素子に不純物元素が混入するのを防ぐブロッキング層として機能する。このように、ブロッキング層として機能する絶縁膜１３０２、１３０４を形成することによって、基板１３０１からＮａなどのアルカリ金属やアルカリ土類金属が、剥離層１３０３から剥離層に含まれる不純物元素がこの上に形成する素子に悪影響を与えることを防ぐことができる。なお、基板１３０１として石英を用いるような場合には絶縁膜１３０２、１３０４を省略してもよい。
【００７１】
剥離層１３０３は、金属膜や金属膜と金属酸化膜の積層構造等を用いることができる。金属膜としては、タングステン（Ｗ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニオブ（Ｎｂ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、ジルコニウム（Ｚｒ）、亜鉛（Ｚｎ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）から選択された元素または元素を主成分とする合金材料若しくは化合物材料からなる膜を単層又は積層して形成する。また、金属膜や金属酸化膜は、スパッタ法やプラズマＣＶＤ法等の各種ＣＶＤ法等により、これらの材料を用いて形成することができる。金属膜と金属酸化膜の積層構造としては、上述した金属膜を形成した後に、酸素雰囲気化またはＮ２Ｏ雰囲気下におけるプラズマ処理、酸素雰囲気化またはＮ２Ｏ雰囲気下における加熱処理を行うことによって、金属膜表面に当該金属膜の酸化物または酸化窒化物を設けることができる。例えば、金属膜としてスパッタ法やＣＶＤ法等によりタングステン膜を設けた場合、タングステン膜にプラズマ処理を行うことによって、タングステン膜表面にタングステン酸化物からなる金属酸化膜を形成することができる。また、この場合、タングステンの酸化物は、ＷＯｘで表され、Ｘは２〜３であり、Ｘが２の場合（ＷＯ２）、Ｘが２．５の場合（Ｗ２Ｏ５）、Ｘが２．７５の場合（Ｗ４Ｏ１１）、Ｘが３の場合（ＷＯ３）などがある。タングステンの酸化物を形成するにあたり、上記に挙げたＸの値に特に制約はなく、エッチングレート等を基に、どの酸化物を形成するかを決めるとよい。他にも、例えば、金属膜（例えば、タングステン）を形成した後に、当該金属膜上にスパッタ法で酸化珪素（ＳｉＯ２）等の絶縁膜を設けると共に、金属膜上に金属酸化物（例えば、タングステン上にタングステン酸化物）を形成してもよい。また、金属酸化膜の他にも、金属窒化物や金属酸化窒化物を用いてもよい。この場合、金属膜に窒素雰囲気下または窒素と酸素雰囲気下でプラズマ処理や加熱処理を行えばよい。
【００７２】
非晶質半導体膜１３０５は、スパッタリング法、ＬＰＣＶＤ法、プラズマＣＶＤ法等により、２５〜２００ｎｍ（好ましくは３０〜１５０ｎｍ）の厚さで形成する。
【００７３】
次に、非晶質半導体膜１３０５にレーザー光を照射して結晶化を行う。なお、レーザー光の照射と、ＲＴＡ又はファーネスアニール炉を用いる熱結晶化法、結晶化を助長する金属元素を用いる熱結晶化法とを組み合わせた方法等により非晶質半導体膜１３０５の結晶化を行ってもよい。その後、得られた結晶質半導体膜を所望の形状にエッチングして、結晶質半導体膜１３０５ａ〜１３０５ｆを形成し、当該半導体膜１３０５ａ〜１３０５ｆを覆うようにゲート絶縁膜１３０６を形成する（図９（Ｂ）参照）。
【００７４】
ゲート絶縁膜１３０６は、ＣＶＤ法やスパッタリング法等を用いて、酸化シリコン、窒化シリコン、酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ＞０）、窒化酸化シリコン（ＳｉＮｘＯｙ）（ｘ＞ｙ＞０）等の絶縁材料を用いて形成する。例えば、ゲート絶縁膜１３０６を２層構造とする場合、第１層目の絶縁膜として酸化窒化シリコン膜を形成し、第２層目の絶縁膜として窒化酸化シリコン膜を形成するとよい。また、第１層目の絶縁膜として酸化シリコン膜を形成し、第２層目の絶縁膜として窒化シリコン膜を形成してもよい。
【００７５】
結晶質半導体膜１３０５ａ〜１３０５ｆの作製工程の一例を以下に簡単に説明すると、まず、プラズマＣＶＤ法を用いて、膜厚５０〜６０ｎｍの非晶質半導体膜を形成する。次に、結晶化を助長する金属元素であるニッケルを含む溶液を非晶質半導体膜上に保持させた後、非晶質半導体膜に脱水素化の処理（５００℃、１時間）と、熱結晶化の処理（５５０℃、４時間）を行って結晶質半導体膜を形成する。その後、レーザー光を照射し、フォトリソグラフィ法を用いることよって結晶質半導体膜１３０５ａ〜１３０５ｆを形成する。なお、結晶化を助長する金属元素を用いる熱結晶化を行わずに、レーザー光の照射だけで非晶質半導体膜の結晶化を行ってもよい。
【００７６】
結晶化に用いるレーザー発振器としては、連続発振型のレーザービーム（ＣＷレーザービーム）やパルス発振型のレーザービーム（パルスレーザービーム）を用いることができる。ここで用いることができるレーザービームは、Ａｒレーザー、Ｋｒレーザー、エキシマレーザーなどの気体レーザー、単結晶のＹＡＧ、ＹＶＯ４、フォルステライト（Ｍｇ２ＳｉＯ４）、ＹＡｌＯ３、ＧｄＶＯ４、若しくは多結晶（セラミック）のＹＡＧ、Ｙ２Ｏ３、ＹＶＯ４、ＹＡｌＯ３、ＧｄＶＯ４に、ドーパントとしてＮｄ、Ｙｂ、Ｃｒ、Ｔｉ、Ｈｏ、Ｅｒ、Ｔｍ、Ｔａのうち１種または複数種添加されているものを媒質とするレーザー、ガラスレーザー、ルビーレーザー、アレキサンドライトレーザー、Ｔｉ：サファイアレーザー、銅蒸気レーザーまたは金蒸気レーザーのうち一種または複数種から発振されるものを用いることができる。このようなレーザービームの基本波、及びこれらの基本波の第２高調波から第４高調波のレーザービームを照射することで、大粒径の結晶を得ることができる。例えば、Ｎｄ：ＹＶＯ４レーザー（基本波１０６４ｎｍ）の第２高調波（５３２ｎｍ）や第３高調波（３５５ｎｍ）を用いることができる。このときレーザーのパワー密度は０．０１〜１００ＭＷ／ｃｍ２程度（好ましくは０．１〜１０ＭＷ／ｃｍ２）が必要である。そして、走査速度を１０〜２０００ｃｍ／ｓｅｃ程度として照射する。なお、単結晶のＹＡＧ、ＹＶＯ４、フォルステライト（Ｍｇ２ＳｉＯ４）、ＹＡｌＯ３、ＧｄＶＯ４、若しくは多結晶（セラミック）のＹＡＧ、Ｙ２Ｏ３、ＹＶＯ４、ＹＡｌＯ３、ＧｄＶＯ４に、ドーパントとしてＮｄ、Ｙｂ、Ｃｒ、Ｔｉ、Ｈｏ、Ｅｒ、Ｔｍ、Ｔａのうち１種または複数種添加されているものを媒質とするレーザー、Ａｒイオンレーザー、またはＴｉ：サファイアレーザーは、連続発振をさせることが可能であり、Ｑスイッチ動作やモード同期などを行うことによって１０ＭＨｚ以上の発振周波数でパルス発振をさせることも可能である。１０ＭＨｚ以上の発振周波数でレーザービームを発振させると、半導体膜がレーザーによって溶融してから固化するまでの間に、次のパルスが半導体膜に照射される。従って、発振周波数が低いパルスレーザーを用いる場合と異なり、半導体膜中において固液界面を連続的に移動させることができるため、走査方向に向かって連続的に成長した結晶粒を得ることができる。
【００７７】
また、ゲート絶縁膜１３０６は、半導体膜１３０５ａ〜１３０５ｆに対し前述の高密度プラズマ処理を行い、表面を酸化又は窒化することで形成しても良い。例えば、Ｈｅ、Ａｒ、Ｋｒ、Ｘｅなどの希ガスと、酸素、酸化窒素、アンモニア、窒素、水素などの混合ガスを導入したプラズマ処理で形成する。この場合のプラズマの励起は、マイクロ波の導入により行うと、低電子温度で高密度のプラズマを生成することができる。この高密度プラズマで生成された酸素ラジカル（ＯＨラジカルを含む場合もある）や窒素ラジカル（ＮＨラジカルを含む場合もある）によって、半導体膜の表面を酸化又は窒化することができる。
【００７８】
このような高密度プラズマを用いた処理により、１〜２０ｎｍ、代表的には５〜１０ｎｍの絶縁膜が半導体膜に形成される。この場合の反応は、固相反応であるため、当該絶縁膜と半導体膜との界面準位密度はきわめて低くすることができる。このような、高密度プラズマ処理は、半導体膜（結晶性シリコン、或いは多結晶シリコン）を直接酸化（若しくは窒化）するため、形成される絶縁膜の厚さは理想的には、ばらつきをきわめて小さくすることができる。加えて、結晶性シリコンの結晶粒界でも酸化が強くされることがないため、非常に好ましい状態となる。すなわち、ここで示す高密度プラズマ処理で半導体膜の表面を固相酸化することにより、結晶粒界において異常に酸化反応をさせることなく、均一性が良く、界面準位密度が低い絶縁膜を形成することができる。
【００７９】
ゲート絶縁膜は、高密度プラズマ処理によって形成される絶縁膜のみを用いても良いし、それにプラズマや熱反応を利用したＣＶＤ法で酸化シリコン、酸窒化シリコン、窒化シリコンなどの絶縁膜を堆積し、積層させても良い。いずれにしても、高密度プラズマで形成した絶縁膜をゲート絶縁膜の一部又は全部に含んで形成されるトランジスタは、特性のばらつきを小さくすることができる。
【００８０】
また、半導体膜に対し、連続発振レーザー若しくは１０ＭＨｚ以上の周波数で発振するレーザービームを照射しながら一方向に走査して結晶化させて得られた半導体膜１３０５ａ〜１３０５ｆは、そのビームの走査方向に結晶が成長する特性がある。その走査方向をチャネル長方向（チャネル形成領域が形成されたときにキャリアが流れる方向）に合わせてトランジスタを配置し、上記ゲート絶縁膜を組み合わせることで、特性ばらつきが小さく、しかも電界効果移動度が高い薄膜トランジスタ（ＴＦＴ）を得ることができる。
【００８１】
次に、ゲート絶縁膜１３０６上に、第１の導電膜と第２の導電膜とを積層して形成する。ここでは、第１の導電膜は、ＣＶＤ法やスパッタリング法等により、２０〜１００ｎｍの厚さで形成する。第２の導電膜は、１００〜４００ｎｍの厚さで形成する。第１の導電膜と第２の導電膜は、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）等から選択された元素又はこれらの元素を主成分とする合金材料若しくは化合物材料で形成する。または、リン等の不純物元素をドーピングした多結晶珪素に代表される半導体材料により形成する。第１の導電膜と第２の導電膜の組み合わせの例を挙げると、窒化タンタル膜とタングステン膜、窒化タングステン膜とタングステン膜、窒化モリブデン膜とモリブデン膜等が挙げられる。タングステンや窒化タンタルは、耐熱性が高いため、第１の導電膜と第２の導電膜を形成した後に、熱活性化を目的とした加熱処理を行うことができる。また、２層構造ではなく、３層構造の場合は、モリブデン膜とアルミニウム膜とモリブデン膜の積層構造を採用するとよい。
【００８２】
次に、フォトリソグラフィ法を用いてレジストからなるマスクを形成し、ゲート電極とゲート線を形成するためのエッチング処理を行って、半導体膜１３０５ａ〜１３０５ｆの上方にゲート電極１３０７を形成する。ここでは、ゲート電極１３０７として、第１の導電膜１３０７ａと第２の導電膜１３０７ｂの積層構造で設けた例を示している。
【００８３】
次に、ゲート電極１３０７をマスクとして半導体膜１３０５ａ〜１３０５ｆに、イオンドープ法またはイオン注入法により、ｎ型を付与する不純物元素を低濃度に添加し、その後、フォトリソグラフィ法によりレジストからなるマスクを選択的に形成して、ｐ型を付与する不純物元素を高濃度に添加する。ｎ型を示す不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等を用いることができる。ｐ型を示す不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。ここでは、ｎ型を付与する不純物元素としてリン（Ｐ）を用い、１×１０１５〜１×１０１９／ｃｍ３の濃度で含まれるように半導体膜１３０５ａ〜１３０５ｆに選択的に導入し、ｎ型を示す不純物領域１３０８を形成する。また、ｐ型を付与する不純物元素としてボロン（Ｂ）を用い、１×１０１９〜１×１０２０／ｃｍ３の濃度で含まれるように選択的に半導体膜１３０５ｃ、１３０５ｅに導入し、ｐ型を示す不純物領域１３０９を形成する（図９（Ｃ）参照）。
【００８４】
続いて、ゲート絶縁膜１３０６とゲート電極１３０７を覆うように、絶縁膜を形成する。絶縁膜は、プラズマＣＶＤ法やスパッタリング法等により、珪素、珪素の酸化物又は珪素の窒化物の無機材料を含む膜や、有機樹脂などの有機材料を含む膜を、単層又は積層して形成する。次に、絶縁膜を、垂直方向を主体とした異方性エッチングにより選択的にエッチングして、ゲート電極１３０７の側面に接する絶縁膜１３１０（サイドウォールともよばれる）を形成する。絶縁膜１３１０は、低濃度不純物領域（ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  ｄｒａｉｎ）領域）を形成する際のドーピング用のマスクとして用いる。
【００８５】
続いて、フォトリソグラフィ法により形成したレジストからなるマスクと、ゲート電極１３０７および絶縁膜１３１０をマスクとして用いて、半導体膜１３０５ａ、１３０５ｂ、１３０５ｄ、１３０５ｆにｎ型を付与する不純物元素を高濃度に添加して、ｎ型を示す不純物領域１３１１を形成する。ここでは、ｎ型を付与する不純物元素としてリン（Ｐ）を用い、１×１０１９〜１×１０２０／ｃｍ３の濃度で含まれるように半導体膜１３０５ａ、１３０５ｂ、１３０５ｄ、１３０５ｆに選択的に導入し、不純物領域１３０８より高濃度のｎ型を示す不純物領域１３１１を形成する。
【００８６】
以上の工程により、ｎチャネル型薄膜トランジスタ１３００ａ、１３００ｂ、１３００ｄ、１３００ｆとｐチャネル型薄膜トランジスタ１３００ｃ、１３００ｅが形成される（図９（Ｄ）参照）。
【００８７】
ｎチャネル型薄膜トランジスタ１３００ａは、ゲート電極１３０７と重なる半導体膜１３０５ａの領域にチャネル形成領域が形成され、ゲート電極１３０７及び絶縁膜１３１０と重ならない領域にソース領域又はドレイン領域を形成する不純物領域１３１１が形成され、絶縁膜１３１０と重なる領域であってチャネル形成領域と不純物領域１３１１の間に低濃度不純物領域（ＬＤＤ領域）が形成されている。また、ｎチャネル型薄膜トランジスタ１３００ｂ、１３００ｄ、１３００ｆも同様にチャネル形成領域、低濃度不純物領域及び不純物領域１３１１が形成されている。
【００８８】
ｐチャネル型薄膜トランジスタ１３００ｃは、ゲート電極１３０７と重なる半導体膜１３０５ｃの領域にチャネル形成領域が形成され、ゲート電極１３０７と重ならない領域にソース領域又はドレイン領域を形成する不純物領域１３０９が形成されている。また、ｐチャネル型薄膜トランジスタ１３００ｅも同様にチャネル形成領域及び不純物領域１３０９が形成されている。なお、ここでは、ｐチャネル型薄膜トランジスタ１３００ｃ、１３００ｅには、ＬＤＤ領域を設けていないが、ｐチャネル型薄膜トランジスタにＬＤＤ領域を設けてもよいし、ｎチャネル型薄膜トランジスタにＬＤＤ領域を設けない構成としてもよい。
【００８９】
次に、半導体膜１３０５ａ〜１３０５ｆ、ゲート電極１３０７等を覆うように、絶縁膜を単層または積層して形成し、当該絶縁膜上に薄膜トランジスタ１３００ａ〜１３００ｆのソース領域又はドレイン領域を形成する不純物領域１３０９、１３１１と電気的に接続する導電膜１３１３を形成する（図１０（Ａ）参照）。絶縁膜は、ＣＶＤ法、スパッタ法、ＳＯＧ法、液滴吐出法、スクリーン印刷法等により、珪素の酸化物や珪素の窒化物等の無機材料、ポリイミド、ポリアミド、ベンゾシクロブテン、アクリル、エポキシ等の有機材料やシロキサン材料等により、単層または積層で形成する。ここでは、当該絶縁膜を２層で設け、１層目の絶縁膜１３１２ａとして窒化酸化珪素膜で形成し、２層目の絶縁膜１３１２ｂとして酸化窒化珪素膜で形成する。また、導電膜１３１３は、薄膜トランジスタ１３００ａ〜１３００ｆのソース電極又はドレイン電極を形成しうる。
【００９０】
なお、絶縁膜１３１２ａ、１３１２ｂを形成する前、または絶縁膜１３１２ａ、１３１２ｂのうちの１つまたは複数の薄膜を形成した後に、半導体膜の結晶性の回復や半導体膜に添加された不純物元素の活性化、半導体膜の水素化を目的とした加熱処理を行うとよい。加熱処理には、熱アニール、レーザーアニール法またはＲＴＡ法などを適用するとよい。
【００９１】
導電膜１３１３は、ＣＶＤ法やスパッタリング法等により、アルミニウム（Ａｌ）、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、銀（Ａｇ）、マンガン（Ｍｎ）、ネオジウム（Ｎｄ）、炭素（Ｃ）、シリコン（Ｓｉ）から選択された元素、又はこれらの元素を主成分とする合金材料若しくは化合物材料で、単層又は積層で形成する。アルミニウムを主成分とする合金材料とは、例えば、アルミニウムを主成分としニッケルを含む材料、又は、アルミニウムを主成分とし、ニッケルと、炭素と珪素の一方又は両方とを含む合金材料に相当する。導電膜１３１３は、例えば、バリア膜とアルミニウムシリコン（Ａｌ−Ｓｉ）膜とバリア膜の積層構造、バリア膜とアルミニウムシリコン（Ａｌ−Ｓｉ）膜と窒化チタン膜とバリア膜の積層構造を採用するとよい。なお、バリア膜とは、チタン、チタンの窒化物、モリブデン、又はモリブデンの窒化物からなる薄膜に相当する。アルミニウムやアルミニウムシリコンは抵抗値が低く、安価であるため、導電膜１３１３を形成する材料として最適である。また、上層と下層のバリア層を設けると、アルミニウムやアルミニウムシリコンのヒロックの発生を防止することができる。また、還元性の高い元素であるチタンからなるバリア膜を形成すると、結晶質半導体膜上に薄い自然酸化膜ができていたとしても、この自然酸化膜を還元し、結晶質半導体膜と良好なコンタクトをとることができる。
【００９２】
次に、導電膜１３１３を覆うように、絶縁膜１３１４を形成し、当該絶縁膜１３１４上に、薄膜トランジスタ１３００ａ、１３００ｆのソース電極又はドレイン電極を形成する導電膜１３１３とそれぞれ電気的に接続する導電膜１３１５ａ、１３１５ｂを形成する。また、薄膜トランジスタ１３００ｂのソース電極又はドレイン電極を形成する導電膜１３１３と電気的に接続する導電膜１３１６を形成する。なお、導電膜１３１５ａ、１３１５ｂと導電膜１３１６は同一の材料で同時に形成してもよい。導電膜１３１５ａ、１３１５ｂと導電膜１３１６は、上述した導電膜１３１３で示したいずれかの材料を用いて形成することができる。
【００９３】
続いて、導電膜１３１６にアンテナとして機能する導電膜１３１７が電気的に接続されるように形成する（図１０（Ｂ）参照）。
【００９４】
絶縁膜１３１４は、ＣＶＤ法やスパッタ法等により、酸化珪素（ＳｉＯｘ）、窒化珪素（ＳｉＮｘ）、酸化窒化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ＞０）、窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ＞０）等の酸素または窒素を有する絶縁膜やＤＬＣ（ダイヤモンドライクカーボン）等の炭素を含む膜、エポキシ、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、アクリル等の有機材料またはシロキサン樹脂等のシロキサン材料からなる単層または積層構造で設けることができる。なお、シロキサン材料とは、Ｓｉ−Ｏ−Ｓｉ結合を含む材料に相当する。シロキサンは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基（例えばアルキル基、芳香族炭化水素）が用いられる。置換基として、フルオロ基を用いることもできる。または置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。
【００９５】
導電膜１３１７は、ＣＶＤ法、スパッタリング法、スクリーン印刷やグラビア印刷等の印刷法、液滴吐出法、ディスペンサ法、メッキ法等を用いて、導電性材料により形成する。導電性材料は、アルミニウム（Ａｌ）、チタン（Ｔｉ）、銀（Ａｇ）、銅（Ｃｕ）、金（Ａｕ）、白金（Ｐｔ）ニッケル（Ｎｉ）、パラジウム（Ｐｄ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）から選択された元素、又はこれらの元素を主成分とする合金材料若しくは化合物材料で、単層構造又は積層構造で形成する。
【００９６】
例えば、スクリーン印刷法を用いてアンテナとして機能する導電膜１３１７を形成する場合には、粒径が数ｎｍから数十μｍの導電体粒子を有機樹脂に溶解または分散させた導電性のペーストを選択的に印刷することによって設けることができる。導電体粒子としては、銀（Ａｇ）、金（Ａｕ）、銅（Ｃｕ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）およびチタン（Ｔｉ）等のいずれか一つ以上の金属粒子やハロゲン化銀の微粒子、または分散性ナノ粒子を用いることができる。また、導電性ペーストに含まれる有機樹脂は、金属粒子のバインダー、溶媒、分散剤および被覆材として機能する有機樹脂から選ばれた一つまたは複数を用いることができる。代表的には、エポキシ樹脂、珪素樹脂等の有機樹脂が挙げられる。また、導電膜の形成にあたり、導電性のペーストを押し出した後に焼成することが好ましい。例えば、導電性のペーストの材料として、銀を主成分とする微粒子（例えば粒径１ｎｍ以上１００ｎｍ以下）を用いる場合、１５０〜３００℃の温度範囲で焼成することにより硬化させて導電膜を得ることができる。また、はんだや鉛フリーのはんだを主成分とする微粒子を用いてもよく、この場合は粒径２０μｍ以下の微粒子を用いることが好ましい。はんだや鉛フリーのはんだは、低コストであるといった利点を有している。
【００９７】
また、導電膜１３１５ａ、１３１５ｂは、後の工程において本発明の半導体装置に含まれるバッテリーと電気的に接続される配線として機能しうる。また、アンテナとして機能する導電膜１３１７を形成する際に、導電膜１３１５ａ、１３１５ｂに電気的に接続するように別途導電膜を形成し、当該導電膜をバッテリーに接続する配線として利用してもよい。
【００９８】
次に、導電膜１３１７を覆うように絶縁膜１３１８を形成した後、薄膜トランジスタ１３００ａ〜１３００ｆ、導電膜１３１７等を含む層（以下、「素子形成層１３１９」と記す）を基板１３０１から剥離する。ここでは、レーザー光（例えばＵＶ光）を照射することによって、薄膜トランジスタ１３００ａ〜１３００ｆを避けた領域に開口部を形成後（図１０（Ｃ）参照）、物理的な力を用いて基板１３０１から素子形成層１３１９を剥離することができる。また、基板１３０１から素子形成層１３１９を剥離する前に、形成した開口部にエッチング剤を導入して、剥離層１３０３を選択的に除去してもよい。エッチング剤は、フッ化ハロゲンまたはハロゲン間化合物を含む気体又は液体を使用する。例えば、フッ化ハロゲンを含む気体として三フッ化塩素（ＣｌＦ３）を使用する。そうすると、素子形成層１３１９は、基板１３０１から剥離された状態となる。なお、剥離層１３０３は、全て除去せず一部分を残存させてもよい。こうすることによって、エッチング剤の消費量を抑え剥離層の除去に要する処理時間を短縮することが可能となる。また、剥離層１３０３の除去を行った後にも、基板１３０１上に素子形成層１３１９を保持しておくことが可能となる。また、素子形成層１３１９が剥離された基板１３０１を再利用することによって、コストの削減をすることができる。
【００９９】
絶縁膜１３１８は、ＣＶＤ法やスパッタ法等により、酸化珪素（ＳｉＯｘ）、窒化珪素（ＳｉＮｘ）、酸化窒化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ＞０）、窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ＞０）等の酸素または窒素を有する絶縁膜やＤＬＣ（ダイヤモンドライクカーボン）等の炭素を含む膜、エポキシ、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、アクリル等の有機材料またはシロキサン樹脂等のシロキサン材料からなる単層または積層構造で設けることができる。
【０１００】
本実施の形態では、レーザー光の照射により素子形成層１３１９に開口部を形成した後に、当該素子形成層１３１９の一方の面（絶縁膜１３１８の露出した面）に第１のシート材１３２０を貼り合わせた後、基板１３０１から素子形成層１３１９を剥離する（図１１（Ａ）参照）。
【０１０１】
次に、素子形成層１３１９の他方の面（剥離により露出した面）に、第２のシート材１３２１を設けた後、加熱処理と加圧処理の一方又は両方を行って第２のシート材１３２１を貼り合わせる（図１１（Ｂ）参照）。第１のシート材１３２０、第２のシート材１３２１として、ホットメルトフィルム等を用いることができる。
【０１０２】
また、第１のシート材１３２０、第２のシート材１３２１として、静電気等を防止する帯電防止対策を施したフィルム（以下、帯電防止フィルムと記す）を用いることもできる。帯電防止フィルムとしては、帯電防止可能な材料を樹脂中に分散させたフィルム、及び帯電防止可能な材料が貼り付けられたフィルム等が挙げられる。帯電防止可能な材料が設けられたフィルムは、片面に帯電防止可能な材料を設けたフィルムであってもよいし、両面に帯電防止可能な材料を設けたフィルムであってもよい。さらに、片面に帯電防止可能な材料が設けられたフィルムは、帯電防止可能な材料が設けられた面をフィルムの内側になるように層に貼り付けてもよいし、フィルムの外側になるように貼り付けてもよい。なお、帯電防止可能な材料はフィルムの全面、あるいは一部に設けてあればよい。ここでの帯電防止可能な材料としては、金属、インジウムと錫の酸化物（ＩＴＯ）、両性界面活性剤や陽イオン性界面活性剤や非イオン性界面活性剤等の界面活性剤を用いることができる。また、他にも帯電防止材料として、側鎖にカルボキシル基および４級アンモニウム塩基をもつ架橋性共重合体高分子を含む樹脂材料等を用いることができる。これらの材料をフィルムに貼り付けたり、練り込んだり、塗布をすることによって帯電防止フィルムとすることができる。帯電防止フィルムで封止を行うことによって、商品として取り扱う際に、外部からの静電気等によって半導体素子に悪影響が及ぶことを抑制することができる。
【０１０３】
なお、本実施の形態は、本明細書の他の実施の形態の技術的要素と組み合わせて行うことができる。すなわち本実施の形態において説明したトランジスタを薄膜トランジスタで形成し、可撓性を有する半導体装置を得るといった利点に加え、送信回路と受信回路間で異なるクロックを使用し、送信回路、受信回路間で信号を受け渡す際、受信回路に入力されるデータを出力した送信回路と、データを受け取る受信回路のクロックが異なっていても、クロックのデューティー比が大きく変化することなく、信号のセットアップ時間、ホールド時間に余裕を持たせた回路設計を行うことができる。
（実施の形態４）
【０１０４】
本実施の形態では、上記実施の形態とは異なる半導体装置の作製方法について説明する。本発明におけるトランジスタは上記実施の形態で説明した絶縁基板上の薄膜トランジスタの他、単結晶基板を用いたＭＯＳトランジスタで構成することもできる。
【０１０５】
本実施の形態では、半導体装置を構成する回路として、インバータなどを構成するｐチャネル型ＴＦＴ（「Ｐｃｈ−ＴＦＴ」とも表記する。）及びｎチャネル型ＴＦＴ（「Ｎｃｈ−ＴＦＴ」とも表記する。）を代表的に示す。以下、図１２〜図１４に図示する断面図を用いて、半導体装置の作製方法を説明する。
【０１０６】
まず、半導体基板２３００に素子を分離した領域２３０４、２３０６（以下、領域２３０４、２３０６とも記す）を形成する（図１２（Ａ）参照）。半導体基板２３００に設けられた領域２３０４、２３０６は、それぞれ絶縁膜２３０２（フィールド酸化膜ともいう）によって分離されている。また、ここでは、半導体基板２３００としてｎ型の導電型を有する単結晶Ｓｉ基板を用い、半導体基板２３００の領域２３０６にｐウェル２３０７を設けた例を示している。
【０１０７】
また、基板２３００は、半導体基板であれば特に限定されず用いることができる。例えば、ｎ型又はｐ型の導電型を有する単結晶Ｓｉ基板、化合物半導体基板（ＧａＡｓ基板、ＩｎＰ基板、ＧａＮ基板、ＳｉＣ基板、サファイア基板、ＺｎＳｅ基板等）、貼り合わせ法またはＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  Ｉｍｐｌａｎｔｅｄ  Ｏｘｙｇｅｎ）法を用いて作製されたＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板等を用いることができる。
【０１０８】
素子分離領域２３０４、２３０６は、選択酸化法（ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法）又はトレンチ分離法等を適宜用いることができる。
【０１０９】
また、半導体基板２３００の領域２３０６に形成されたｐウェルは、半導体基板２３００にｐ型の導電型を有する不純物元素を選択的に導入することによって形成することができる。ｐ型を示す不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。
【０１１０】
なお、本実施の形態では、半導体基板２３００としてｎ型の導電型を有する半導体基板を用いているため、領域２３０４には不純物元素の導入を行っていないが、ｎ型を示す不純物元素を導入することにより領域２３０４にｎウェルを形成してもよい。ｎ型を示す不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等を用いることができる。一方、ｐ型の導電型を有する半導体基板を用いる場合には、領域２３０４にｎ型を示す不純物元素を導入してｎウェルを形成し、領域２３０６には不純物元素の導入を行わない構成としてもよい。
【０１１１】
次に、領域２３０４、２３０６を覆うように絶縁膜２３３２、２３３４をそれぞれ形成する（図１２（Ｂ）参照）。
【０１１２】
絶縁膜２３３２、２３３４は、例えば、熱処理を行い半導体基板２３００に設けられた領域２３０４、２３０６の表面を酸化させることにより酸化珪素膜で形成することができる。また、熱酸化法により酸化珪素膜を形成した後に、窒化処理を行うことによって酸化珪素膜の表面を窒化させることにより、酸化珪素膜と酸素と窒素を有する膜（酸窒化珪素膜）との積層構造で形成してもよい。
【０１１３】
他にも、上述したように、プラズマ処理を用いて絶縁膜２３３２、２３３４を形成してもよい。例えば、半導体基板２３００に設けられた領域２３０４、２３０６の表面に高密度プラズマ処理により酸化処理又は窒化処理を行うことにより、絶縁膜２３３２、２３３４として酸化珪素（ＳｉＯｘ）膜又は窒化珪素（ＳｉＮｘ）膜で形成することができる。また、高密度プラズマ処理により領域２３０４、２３０６の表面に酸化処理を行った後に、再度高密度プラズマ処理を行うことによって窒化処理を行ってもよい。この場合、領域２３０４、２３０６の表面に接して酸化珪素膜が形成され、当該酸化珪素膜上に酸窒化珪素膜が形成され、絶縁膜２３３２、２３３４は酸化珪素膜と酸窒化珪素膜とが積層された膜となる。また、熱酸化法により領域２３０４、２３０６の表面に酸化珪素膜を形成した後に高密度プラズマ処理により酸化処理又は窒化処理を行ってもよい。
【０１１４】
また、半導体基板２３００の領域２３０４、２３０６に形成された絶縁膜２３３２、２３３４は、後に完成するトランジスタにおいてゲート絶縁膜として機能する。
【０１１５】
次に、領域２３０４、２３０６の上方に形成された絶縁膜２３３２、２３３４を覆うように導電膜を形成する（図１２（Ｃ）参照）。ここでは、導電膜として、導電膜２３３６と導電膜２３３８を順に積層して形成した例を示している。もちろん、導電膜は、単層又は３層以上の積層構造で形成してもよい。
【０１１６】
導電膜２３３６、２３３８としては、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）等から選択された元素またはこれらの元素を主成分とする合金材料若しくは化合物材料で形成することができる。また、これらの元素を窒化した金属窒化膜で形成することもできる。他にも、リン等の不純物元素をドーピングした多結晶珪素に代表される半導体材料により形成することもできる。
【０１１７】
ここでは、導電膜２３３６として窒化タンタルを用いて形成し、その上に導電膜２３３８としてタングステンを用いて積層構造で設ける。また、他にも、導電膜２３３６として、窒化タングステン、窒化モリブデン又は窒化チタンから選ばれた単層又は積層膜を用い、導電膜２３３８として、タンタル、モリブデン、チタンから選ばれた単層又は積層膜を用いることができる。
【０１１８】
次に、積層して設けられた導電膜２３３６、２３３８を選択的にエッチングして除去することによって、領域２３０４、２３０６の上方の一部に導電膜２３３６、２３３８を残存させ、それぞれゲート電極２３４０、２３４２を形成する（図１３（Ａ）参照）。
【０１１９】
次に、領域２３０４を覆うようにレジストマスク２３４８を選択的に形成し、当該レジストマスク２３４８、ゲート電極２３４２をマスクとして領域２３０６に不純物元素を導入することによって不純物領域を形成する（図１３（Ｂ）参照）。不純物元素としては、ｎ型を付与する不純物元素又はｐ型を付与する不純物元素を用いる。ｎ型を示す不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等を用いることができる。ｐ型を示す不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。ここでは、不純物元素として、リン（Ｐ）を用いる。
【０１２０】
図１３（Ｂ）においては、不純物元素を導入することによって、領域２３０６にソース領域又はドレイン領域を形成する不純物領域２３５２とチャネル形成領域２３５０が形成される。
【０１２１】
次に、領域２３０６を覆うようにレジストマスク２３６６を選択的に形成し、当該レジストマスク２３６６、ゲート電極２３４０をマスクとして領域２３０４に不純物元素を導入することによって不純物領域を形成する（図１３（Ｃ）参照）。不純物元素としては、ｎ型を付与する不純物元素又はｐ型を付与する不純物元素を用いる。ｎ型を示す不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等を用いることができる。ｐ型を示す不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。ここでは、図１３（Ｂ）で領域２３０６に導入した不純物元素と異なる導電型を有する不純物元素（例えば、ボロン（Ｂ））を導入する。その結果、領域２３０４にソース領域又はドレイン領域を形成する不純物領域２３７０とチャネル形成領域２３６８を形成される。
【０１２２】
次に、絶縁膜２３３２、２３３４、ゲート電極２３４０、２３４２を覆うように第２の絶縁膜２３７２を形成し、当該第２の絶縁膜２３７２上に領域２３０４、２３０６にそれぞれ形成された不純物領域２３５２、２３７０と電気的に接続する配線２３７４を形成する（図１４参照）。
【０１２３】
第２の絶縁膜２３７２は、ＣＶＤ法やスパッタ法等により、酸化珪素（ＳｉＯｘ）、窒化珪素（ＳｉＮｘ）、酸化窒化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ＞０）、窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ＞０）等の酸素または窒素を有する絶縁膜やＤＬＣ（ダイヤモンドライクカーボン）等の炭素を含む膜、エポキシ、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、アクリル等の有機材料またはシロキサン樹脂等のシロキサン材料からなる単層または積層構造で設けることができる。なお、シロキサン材料とは、Ｓｉ−Ｏ−Ｓｉ結合を含む材料に相当する。シロキサンは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基（例えばアルキル基、芳香族炭化水素）が用いられる。置換基として、フルオロ基を用いることもできる。または置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。
【０１２４】
配線２３７４は、ＣＶＤ法やスパッタリング法等により、アルミニウム（Ａｌ）、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、銀（Ａｇ）、マンガン（Ｍｎ）、ネオジウム（Ｎｄ）、炭素（Ｃ）、シリコン（Ｓｉ）から選択された元素、又はこれらの元素を主成分とする合金材料若しくは化合物材料で、単層又は積層で形成する。アルミニウムを主成分とする合金材料とは、例えば、アルミニウムを主成分としニッケルを含む材料、又は、アルミニウムを主成分とし、ニッケルと、炭素と珪素の一方又は両方とを含む合金材料に相当する。配線２３７４は、例えば、バリア膜とアルミニウムシリコン（Ａｌ−Ｓｉ）膜とバリア膜の積層構造、バリア膜とアルミニウムシリコン（Ａｌ−Ｓｉ）膜と窒化チタン膜とバリア膜の積層構造を採用するとよい。なお、バリア膜とは、チタン、チタンの窒化物、モリブデン、又はモリブデンの窒化物からなる薄膜に相当する。アルミニウムやアルミニウムシリコンは抵抗値が低く、安価であるため、配線２３７４を形成する材料として最適である。また、上層と下層のバリア層を設けると、アルミニウムやアルミニウムシリコンのヒロックの発生を防止することができる。また、還元性の高い元素であるチタンからなるバリア膜を形成すると、結晶質半導体膜上に薄い自然酸化膜ができていたとしても、この自然酸化膜を還元し、結晶質半導体膜と良好なコンタクトをとることができる。
【０１２５】
なお、本発明の半導体装置を構成するトランジスタの構造は図示した構造に限定されるものではないことを付記する。例えば、逆スタガ構造、フィンＦＥＴ構造等の構造のトランジスタの構造を取り得る。フィンＦＥＴ構造であることでトランジスタサイズの微細化に伴う短チャネル効果を抑制することができるため好適である。
【０１２６】
なお、本実施の形態は、本明細書の他の実施の形態の技術的要素と組み合わせて行うことができる。すなわち本実施の形態において説明したトランジスタを単結晶基板を用いて形成し、ばらつきの少ないトランジスタで形成された半導体装置を得るといった利点に加え、送信回路と受信回路間で異なるクロックを使用し、送信回路、受信回路間で信号を受け渡す際、受信回路に入力されるデータを出力した送信回路と、データを受け取る受信回路のクロックが異なっていても、クロックのデューティー比が大きく変化することなく、信号のセットアップ時間、ホールド時間に余裕を持たせた回路設計を行うことができる。
（実施の形態５）
【０１２７】
本実施の形態では、上記実施の形態とは異なる半導体装置の作製方法について説明する。本発明におけるトランジスタは上記実施の形態で説明した単結晶基板を用いて形成されたＭＯＳトランジスタとは異なる作製方法で設けられたＭＯＳトランジスタで構成することもできる。
【０１２８】
本実施の形態では、半導体装置を構成する回路として、インバータなどを構成するｐチャネル型ＴＦＴ（「ｐｃｈ−ＴＦＴ」とも表記する。）及びｎチャネル型ＴＦＴ（「Ｎｃｈ−ＴＦＴ」とも表記する。）を代表的に示す。以下、図１５〜図１８に図示する断面図を用いて、半導体装置の作製方法を説明する。
【０１２９】
まず、基板２６００上に絶縁膜を形成する。ここでは、ｎ型の導電型を有する単結晶Ｓｉを基板２６００として用い、当該基板２６００上に絶縁膜２６０２と絶縁膜２６０４を形成する（図１５（Ａ）参照）。例えば、基板２６００に熱処理を行うことにより絶縁膜２６０２として酸化珪素（ＳｉＯｘ）を形成し、当該絶縁膜２６０２上にＣＶＤ法を用いて窒化珪素（ＳｉＮｘ）を成膜する。
【０１３０】
また、基板２６００は、半導体基板であれば特に限定されず用いることができる。例えば、ｎ型又はｐ型の導電型を有する単結晶Ｓｉ基板、化合物半導体基板（ＧａＡｓ基板、ＩｎＰ基板、ＧａＮ基板、ＳｉＣ基板、サファイア基板、ＺｎＳｅ基板等）、貼り合わせ法またはＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  ＩＭｐｌａｎｔｅｄ  ＯＸｙｇｅｎ）法を用いて作製されたＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板等を用いることができる。
【０１３１】
また、絶縁膜２６０４は、絶縁膜２６０２を形成した後に高密度プラズマ処理により当該絶縁膜２６０２を窒化することにより設けてもよい。なお、基板２６００上に設ける絶縁膜は単層又は３層以上の積層構造で設けてもよい。
【０１３２】
次に、絶縁膜２６０４上に選択的にレジストマスク２６０６のパターンを形成し、当該レジストマスク２６０６をマスクとして選択的にエッチングを行うことによって、基板２６００に選択的に凹部２６０８を形成する（図１５（Ｂ）参照）。基板２６００、絶縁膜２６０２、２６０４のエッチングとしては、プラズマを利用したドライエッチングにより行うことができる。
【０１３３】
次に、レジストマスク２６０６のパターンを除去した後、基板２６００に形成された凹部２６０８を充填するように絶縁膜２６１０を形成する（図１５（Ｃ）参照）。
【０１３４】
絶縁膜２６１０は、ＣＶＤ法やスパッタリング法等を用いて、酸化シリコン、窒化シリコン、酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ＞０）、窒化酸化シリコン（ＳｉＮｘＯｙ）（ｘ＞ｙ＞０）等の絶縁材料を用いて形成する。ここでは、絶縁膜２６１０として、常圧ＣＶＤ法または減圧ＣＶＤ法によりＴＥＯＳ（テトラエチルオルソシリケート）ガスを用いて酸化珪素膜を形成する。
【０１３５】
次に、研削処理、研磨処理又はＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）処理を行うことによって、基板２６００の表面を露出させる。ここでは、基板２６００の表面を露出させることにより、基板２６００の凹部２６０８に形成された絶縁膜２６１１間に領域２６１２、２６１３が設けられる。なお、絶縁膜２６１１は、基板２６００の表面に形成された絶縁膜２６１０が研削処理、研磨処理又はＣＭＰ処理により除去されることにより得られたものである。続いて、ｐ型の導電型を有する不純物元素を選択的に導入することによって、基板２６００の領域２６１３にｐウェル２６１５を形成する（図１６（Ａ）参照）。
【０１３６】
ｐ型を示す不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。ここでは、不純物元素として、ボロン（Ｂ）を領域２６１３に導入する。
【０１３７】
なお、本実施の形態では、基板２６００としてｎ型の導電型を有する半導体基板を用いているため、領域２６１２には不純物元素の導入を行っていないが、ｎ型を示す不純物元素を導入することにより領域２６１２にｎウェルを形成してもよい。ｎ型を示す不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等を用いることができる。
【０１３８】
一方、ｐ型の導電型を有する半導体基板を用いる場合には、領域２６１２にｎ型を示す不純物元素を導入してｎウェルを形成し、領域２６１３には不純物元素の導入を行わない構成としてもよい。
【０１３９】
次に、基板２６００の領域２６１２、２６１３の表面上に絶縁膜２６３２、２６３４をそれぞれ形成する（図１６（Ｂ）参照）。
【０１４０】
絶縁膜２６３２、２６３４は、例えば、熱処理を行い基板２６００に設けられた領域２６１２、２６１３の表面を酸化させることにより酸化珪素膜で形成することができる。また、熱酸化法により酸化珪素膜を形成した後に、窒化処理を行うことによって酸化珪素膜の表面を窒化させることにより、酸化珪素膜と酸素と窒素を有する膜（酸窒化珪素膜）との積層構造で形成してもよい。
【０１４１】
他にも、上述したように、プラズマ処理を用いて絶縁膜２６３２、２６３４を形成してもよい。例えば、基板２６００に設けられた領域２６１２、２６１３の表面に高密度プラズマ処理により酸化処理又は窒化処理を行うことにより、絶縁膜２６３２、２６３４として酸化珪素（ＳｉＯｘ）膜又は窒化珪素（ＳｉＮｘ）膜で形成することができる。また、高密度プラズマ処理により領域２６１２、２６１３の表面に酸化処理を行った後に、再度高密度プラズマ処理を行うことによって窒化処理を行ってもよい。この場合、領域２６１２、２６１３の表面に接して酸化珪素膜が形成され、当該酸化珪素膜上に酸窒化珪素膜が形成され、絶縁膜２６３２、２６３４は酸化珪素膜と酸窒化珪素膜とが積層された膜となる。また、熱酸化法により領域２６１２、２６１３の表面に酸化珪素膜を形成した後に高密度プラズマ処理により酸化処理又は窒化処理を行ってもよい。
【０１４２】
なお、基板２６００の領域２６１２、２６１３に形成された絶縁膜２６３２、２６３４は、後に完成するトランジスタにおいてゲート絶縁膜として機能する。
【０１４３】
次に、基板２６００に設けられた領域２６１２、２６１３の上方に形成された絶縁膜２６３２、２６３４を覆うように導電膜を形成する（図１６（Ｃ）参照）。ここでは、導電膜として、導電膜２６３６と導電膜２６３８を順に積層して形成した例を示している。もちろん、導電膜は、単層又は３層以上の積層構造で形成してもよい。
【０１４４】
導電膜２６３６、２６３８としては、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）等から選択された元素またはこれらの元素を主成分とする合金材料若しくは化合物材料で形成することができる。また、これらの元素を窒化した金属窒化膜で形成することもできる。他にも、リン等の不純物元素をドーピングした多結晶珪素に代表される半導体材料により形成することもできる。
【０１４５】
ここでは、導電膜２６３６として窒化タンタルを用いて形成し、その上に導電膜２６３８としてタングステンを用いて積層構造で設ける。また、他にも、導電膜２６３６として、窒化タンタル、窒化タングステン、窒化モリブデン又は窒化チタンから選ばれた単層又は積層膜を用い、導電膜２６３８として、タングステン、タンタル、モリブデン、チタンから選ばれた単層又は積層膜を用いることができる。
【０１４６】
次に、積層して設けられた導電膜２６３６、２６３８を選択的にエッチングして除去することによって、基板２６００の領域２６１２、２６１３の上方の一部に導電膜２６３６、２６３８を残存させ、それぞれゲート電極として機能する導電膜２６４０、２６４２を形成する（図１７（Ａ）参照）。また、ここでは、基板２６００において、導電膜２６４０、２６４２と重ならない領域２６１２、２６１３の表面が露出するようにする。
【０１４７】
具体的には、基板２６００の領域２６１２において、導電膜２６４０の下方に形成された絶縁膜２６３２のうち当該導電膜２６４０と重ならない部分を選択的に除去し、導電膜２６４０と絶縁膜２６３２の端部が概略一致するように形成する。また、基板２６００の領域２６１３において、導電膜２６４２の下方に形成された絶縁膜２６３４のうち当該導電膜２６４２と重ならない部分を選択的に除去し、導電膜２６４２と絶縁膜２６３４の端部が概略一致するように形成する。
【０１４８】
この場合、導電膜２６４０、２６４２の形成と同時に重ならない部分の絶縁膜等を除去してもよいし、導電膜２６４０、２６４２を形成後残存したレジストマスク又は当該導電膜２６４０、２６４２をマスクとして重ならない部分の絶縁膜等を除去してもよい。
【０１４９】
次に、基板２６００の領域２６１２、２６１３に不純物元素を選択的に導入し、不純物領域２６４８及び２６５０を形成する（図１７（Ｂ）参照）。ここでは、領域２６１３に導電膜２６４２をマスクとしてｎ型を付与する低濃度の不純物元素を選択的に導入し、領域２６１２に導電膜２６４０をマスクとしてｐ型を付与する低濃度の不純物元素を選択的に導入する。ｎ型を付与する不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等を用いることができる。ｐ型を付与する不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。
【０１５０】
次に、導電膜２６４０、２６４２の側面に接するサイドウォール２６５４を形成する。具体的には、プラズマＣＶＤ法やスパッタリング法等により、珪素、珪素の酸化物又は珪素の窒化物の無機材料を含む膜や、有機樹脂などの有機材料を含む膜を、単層又は積層して形成する。そして、当該絶縁膜を、垂直方向を主体とした異方性エッチングにより選択的にエッチングして、導電膜２６４０、２６４２の側面に接するように形成することができる。なお、サイドウォール２６５４は、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  ｄｒａｉｎ）領域を形成する際のドーピング用のマスクとして用いる。また、ここでは、サイドウォール２６５４は、導電膜２６４０、２６４２の下方に形成された絶縁膜の側面にも接するように形成されている。
【０１５１】
続いて、当該サイドウォール２６５４、導電膜２６４０、２６４２をマスクとして基板２６００の領域２６１２、２６１３に不純物元素を導入することによって、ソース領域又はドレイン領域として機能する不純物領域を形成する（図１７（Ｃ）参照）。ここでは、基板２６００の領域２６１３にサイドウォール２６５４と導電膜２６４２をマスクとして高濃度のｎ型を付与する不純物元素を導入し、領域２６１２にサイドウォール２６５４と導電膜２６４０をマスクとして高濃度のｐ型を付与する不純物元素を導入する。
【０１５２】
その結果、基板２６００の領域２６１２には、ソース領域又はドレイン領域を形成する不純物領域２６５８と、ＬＤＤ領域を形成する低濃度不純物領域２６６０と、チャネル形成領域２６５６が形成される。また、基板２６００の領域２６１３には、ソース領域又はドレイン領域を形成する不純物領域２６６４と、ＬＤＤ領域を形成する低濃度不純物領域２６６６と、チャネル形成領域２６６２が形成される。
【０１５３】
なお、本実施の形態では、導電膜２６４０、２６４２と重ならない基板２６００の領域２６１２、２６１３を露出させた状態で不純物元素の導入を行っている。従って、基板２６００の領域２６１２、２６１３にそれぞれ形成されるチャネル形成領域２６５６、２６６２は導電膜２６４０、２６４２と自己整合的に形成することができる。
【０１５４】
次に、基板２６００の領域２６１２、２６１３上に設けられた絶縁膜や導電膜等を覆うように第２の絶縁膜２６７７を形成し、当該第２の絶縁膜２６７７に開口部２６７８を形成する（図１８（Ａ）参照）。
【０１５５】
第２の絶縁膜２６７７は、ＣＶＤ法やスパッタ法等により、酸化珪素（ＳｉＯｘ）、窒化珪素（ＳｉＮｘ）、酸化窒化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ＞０）、窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ＞０）等の酸素または窒素を有する絶縁膜やＤＬＣ（ダイヤモンドライクカーボン）等の炭素を含む膜、エポキシ、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、アクリル等の有機材料またはシロキサン樹脂等のシロキサン材料からなる単層または積層構造で設けることができる。なお、シロキサン材料とは、Ｓｉ−Ｏ−Ｓｉ結合を含む材料に相当する。シロキサンは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基（例えばアルキル基、芳香族炭化水素）が用いられる。置換基として、フルオロ基を用いることもできる。または置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。
【０１５６】
次に、ＣＶＤ法を用いて開口部２６７８に導電膜２６８０を形成し、当該導電膜２６８０と電気的に接続するように第２の絶縁膜２６７７上に導電膜２６８２ａ〜２６８２ｄを選択的に形成する（図１８（Ｂ）参照）。
【０１５７】
導電膜２６８０、２６８２ａ〜２６８２ｄは、ＣＶＤ法やスパッタリング法等により、アルミニウム（Ａｌ）、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、銀（Ａｇ）、マンガン（Ｍｎ）、ネオジウム（Ｎｄ）、炭素（Ｃ）、シリコン（Ｓｉ）から選択された元素、又はこれらの元素を主成分とする合金材料若しくは化合物材料で、単層又は積層で形成する。アルミニウムを主成分とする合金材料とは、例えば、アルミニウムを主成分としニッケルを含む材料、又は、アルミニウムを主成分とし、ニッケルと、炭素と珪素の一方又は両方とを含む合金材料に相当する。導電膜２６８０、２６８２ａ〜２６８２ｄは、例えば、バリア膜とアルミニウムシリコン（Ａｌ−Ｓｉ）膜とバリア膜の積層構造、バリア膜とアルミニウムシリコン（Ａｌ−Ｓｉ）膜と窒化チタン膜とバリア膜の積層構造を採用するとよい。なお、バリア膜とは、チタン、チタンの窒化物、モリブデン、又はモリブデンの窒化物からなる薄膜に相当する。アルミニウムやアルミニウムシリコンは抵抗値が低く、安価であるため、導電膜２６８０、２６８２ａ〜２６８２ｄを形成する材料として最適である。また、上層と下層のバリア層を設けると、アルミニウムやアルミニウムシリコンのヒロックの発生を防止することができる。また、還元性の高い元素であるチタンからなるバリア膜を形成すると、結晶質半導体膜上に薄い自然酸化膜ができていたとしても、この自然酸化膜を還元し、結晶質半導体膜と良好なコンタクトをとることができる。ここでは、導電膜２６８０、２６８２ａ〜２６８２ｄはＣＶＤ法によりタングステン（Ｗ）を選択成長することにより形成することができる。
【０１５８】
以上の工程により、基板２６００の領域２６１２に形成されたｐ型のトランジスタと、領域２６１３に形成されたｎ型のトランジスタとを具備する半導体装置を得ることができる。
【０１５９】
なお本発明の半導体装置を構成するトランジスタの構造は図示した構造に限定されるものではないことを付記する。例えば、逆スタガ構造、フィンＦＥＴ構造等の構造のトランジスタの構造を取り得る。フィンＦＥＴ構造であることでトランジスタサイズの微細化に伴う短チャネル効果を抑制することができるため好適である。
【０１６０】
なお、本実施の形態は、本明細書の他の実施の形態と自由に組み合わせて行うことができる。すなわち本実施の形態において説明したトランジスタを単結晶基板を用いて形成し、ばらつきの少ないトランジスタで形成された半導体装置を得るといった利点に加え、送信回路と受信回路間で異なるクロックを使用し、送信回路、受信回路間で信号を受け渡す際、受信回路に入力されるデータを出力した送信回路と、データを受け取る受信回路のクロックが異なっていても、クロックのデューティー比が大きく変化することなく、信号のセットアップ時間、ホールド時間に余裕を持たせた回路設計を行うことができる。
（実施の形態６）
【０１６１】
図６を用いて、上記実施の形態で説明したＲＦＩＤタグとして機能する半導体装置３０００の使用方法を説明する。
【０１６２】
半導体装置の用途は広範にわたるが、例えば、紙幣、硬貨、有価証券類、無記名債券類、証書類（運転免許証や住民票等、図６（Ａ）参照）、包装用容器類（包装紙やボトル等、図６（Ｃ）参照）、記録媒体（ＤＶＤソフトやビデオテープ等、図６（Ｂ）参照）、乗り物類（自転車等、図６（Ｄ）参照）、身の回り品（鞄や眼鏡等）、食品類、植物類、動物類、人体、衣類、生活用品類、電子機器等の商品や荷物の荷札（図６（Ｅ）、図６（Ｆ）参照）等の物品に設けて使用することができる。電子機器とは、液晶表示装置、ＥＬ表示装置、テレビジョン装置（単にテレビ、テレビ受像機、テレビジョン受像機とも呼ぶ）及び携帯電話等を指す。
【０１６３】
本発明の半導体装置３０００は、本発明の記憶素子を有し、プリント基板に実装させたり、表面に貼ったり、埋め込んだりすることにより、物品に固定される。例えば、本なら紙に埋め込んだり、有機樹脂からなるパッケージなら当該有機樹脂に埋め込んだりして各物品に固定される。本発明の半導体装置３０００は、小型、薄型、軽量を実現するため、物品に固定した後も、その物品自体のデザイン性を損なうことがない。また、紙幣、硬貨、有価証券類、無記名債券類、証書類等に本発明の半導体装置３０００を設けることにより、認証機能を設けることができ、この認証機能を活用すれば、偽造を防止することができる。また、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、電子機器等に本発明の半導体装置を取り付けることにより、検品システム等のシステムの効率化を図ることができる。
【０１６４】
なお、本実施の形態は、本明細書の他の実施の形態の技術的要素と組み合わせて行うことができる。すなわち本実施の形態において説明したＲＦＩＤタグとして機能する半導体装置におけるクロック生成回路に本発明を用いることにより、送信回路と受信回路間で異なるクロックを使用し、送信回路、受信回路間で信号を受け渡す際、受信回路に入力されるデータを出力した送信回路と、データを受け取る受信回路のクロックが異なっていても、クロックのデューティー比が大きく変化することなく、信号のセットアップ時間、ホールド時間に余裕を持たせた回路設計を行うことができる。
【図面の簡単な説明】
【０１６５】
【図１】本発明のクロック生成回路の一例を示す図。
【図２】本発明のクロック生成回路における動作に関するフローチャート図。
【図３】本発明のクロック生成回路に関するタイミングチャート図。
【図４】本発明のクロック生成回路の一例を示す図。
【図５】従来の課題に関して説明する図。
【図６】本発明の半導体装置の使用形態の一例を示す図。
【図７】本発明の半導体装置の一例を示す図。
【図８】本発明の半導体装置の一例を示す図。
【図９】本発明の半導体装置の作製方法の一例を示す図。
【図１０】本発明の半導体装置の作製方法の一例を示す図。
【図１１】本発明の半導体装置の作製方法の一例を示す図。
【図１２】本発明の半導体装置の作製方法の一例を示す図。
【図１３】本発明の半導体装置の作製方法の一例を示す図。
【図１４】本発明の半導体装置の作製方法の一例を示す図。
【図１５】本発明の半導体装置の作製方法の一例を示す図。
【図１６】本発明の半導体装置の作製方法の一例を示す図。
【図１７】本発明の半導体装置の作製方法の一例を示す図。
【図１８】本発明の半導体装置の作製方法の一例を示す図。
【符号の説明】
【０１６６】
１０１    信号
１０２    信号
１０３    信号
１０４    クロック信号
１０５    信号
１０６    信号
１０７    信号
１１０    送信回路
１１１    基準クロック発生回路
１１２    データ信号発生回路
１２０    受信回路
１２１    エッジ検出回路
１２２    基準クロック発生回路
１２３    基準クロックカウンター回路
１２４    分周回路
１２５    受信回路動作用基準クロック発生回路
３０１    データ信号
３０２    リセット信号
３０３    受信回路基準クロック信号
３０４    カウンター値
３０５    受信回路動作用基準クロック信号
３０６    期間
３０７    期間
４０１    データ信号
４０２    信号
４０５    受信回路動作用基準クロック信号
４２１    記憶手段
４２２    記憶手段
４２３    手段
４２４    手段
５０１    データ信号
５０２    受信回路基準クロック信号
５０３    基準クロックカウンター信号
５０４    受信回路動作用基準クロック信号
５０５    期間
５０６    期間
１００１    ＲＦＩＤタグ
１００２    クロック生成部
１００３    電源回路
１００４    クロック生成回路
１００５    レギュレータ
１００６    復調回路
１００７    変調回路
１００８    ＲＦ回路
１００９    アンテナ
１０１０    コントローラ
１０１１    ＣＰＵインターフェース
１０１２    メモリコントローラ
１０１３    ＲＦインターフェース
１０１４    ＣＰＵ
１０１５    ＲＯＭ
１０１６    ＲＡＭ
１３０１    基板
１３０２    絶縁膜
１３０３    剥離層
１３０４    絶縁膜
１３０５    半導体膜
１３０６    ゲート絶縁膜
１３０７    ゲート電極
１３０８    不純物領域
１３０９    不純物領域
１３１０    絶縁膜
１３１１    不純物領域
１３１３    導電膜
１３１４    絶縁膜
１３１６    導電膜
１３１７    導電膜
１３１８    絶縁膜
１３１９    素子形成層
１３２０    シート材
１３２１    シート材
２３００    基板
２３０２    絶縁膜
２３０４    領域
２３０６    領域
２３０７    ｐウェル
２３３２    絶縁膜
２３３６    導電膜
２３３８    導電膜
２３４０    ゲート電極
２３４２    ゲート電極
２３４８    レジストマスク
２３５０    チャネル形成領域
２３５２    不純物領域
２３６６    レジストマスク
２３６８    チャネル形成領域
２３７０    不純物領域
２３７２    絶縁膜
２３７４    配線
２６００    基板
２６０２    絶縁膜
２６０４    絶縁膜
２６０６    レジストマスク
２６０８    凹部
２６１０    絶縁膜
２６１１    絶縁膜
２６１２    領域
２６１３    領域
２６１４    領域
２６１５    ｐウェル
２６３２    絶縁膜
２６３４    絶縁膜
２６３６    導電膜
２６３８    導電膜
２６４０    導電膜
２６４２    導電膜
２６４８    不純物領域
２６５４    サイドウォール
２６５６    チャネル形成領域
２６５８    不純物領域
２６６０    低濃度不純物領域
２６６２    チャネル形成領域
２６６４    不純物領域
２６６６    低濃度不純物領域
２６７７    絶縁膜
２６７８    開口部
２６８０    導電膜
３０００    半導体装置
１３００ａ    薄膜トランジスタ
１３００ｂ    薄膜トランジスタ
１３００ｃ    薄膜トランジスタ
１３００ｅ    薄膜トランジスタ
１３０５ａ    半導体膜
１３０５ｃ    半導体膜
１３０７ａ    導電膜
１３０７ｂ    導電膜
１３１２ａ    絶縁膜
１３１２ｂ    絶縁膜
１３１５ａ    導電膜
２６８２ａ    導電膜
【図１】
2008084303.tif 000003
【図２】
2008084303.tif 000004
【図３】
2008084303.tif 000005
【図４】
2008084303.tif 000006
【図５】
2008084303.tif 000007
【図６】
2008084303.tif 000008
【図７】
2008084303.tif 000009
【図８】
2008084303.tif 000010
【図９】
2008084303.tif 000011
【図１０】
2008084303.tif 000012
【図１１】
2008084303.tif 000013
【図１２】
2008084303.tif 000014
【図１３】
2008084303.tif 000015
【図１４】
2008084303.tif 000016
【図１５】
2008084303.tif 000017
【図１６】
2008084303.tif 000018
【図１７】
2008084303.tif 000019
【図１８】
2008084303.tif 000020