(57)【要約】【課題】抵抗分割回路の実際の抵抗値を設計上の抵抗値に近づけ、より設計値に近い階調電圧を生成する。【解決手段】抵抗分割回路は、基板上に設定された第１線分と第１線分に並列に隣接する第２線分との間の領域に形成された抵抗素子と、第１線分に接して抵抗素子に所定部位で接続されるタップ部とを備える。抵抗素子の所定部位に対応する箇所に抵抗素子を形成する導電部材が存在しない切り取りが形成される。【選択図】図６
2008159906.tif 000002
【特許請求の範囲】
【請求項１】
基板上に設定された第１線分と前記第１線分に並列に隣接する第２線分との間の領域に形成された抵抗素子と、
前記第１線分に接して前記抵抗素子に所定部位で接続されるタップ部
とを具備し、
前記抵抗素子の前記所定部位に対応する箇所に、前記第２線分に接し前記抵抗素子を形成する導電部材が存在しない切欠きを有する
抵抗分割回路。
【請求項２】
抵抗素子と、
前記抵抗素子の所定部位に接続され、基準電圧が分圧して取り出されるタップ部
とを具備し、
前記所定部位の付近における前記抵抗素子は、前記抵抗素子の延長方向に平行な２本の線分の間を満たす領域から前記所定部位における前記抵抗素子の断面積を小さくする切り取りが除かれた領域を充填する導電体によって形成される
抵抗分割回路。
【請求項３】
請求項２に記載された抵抗分割回路であって、
前記切り取りは、前記タップ部と反対側に設けられた切欠きである
抵抗分割回路。
【請求項４】
請求項１から３のいずれか１項に記載された抵抗分割回路であって、
前記タップ部の前記抵抗素子に近接する位置における幅は、前記タップ部の前記抵抗素子からより離れた位置における幅よりも大きい
抵抗分割回路。
【請求項５】
請求項１から４のいずれか１項に記載された抵抗分割回路であって、
前記抵抗素子の第１ノードと第２ノードとには基準電圧が印加される端子が設けられ、
前記所定部位は前記第１ノードと前記第２ノードとの間である
抵抗分割回路。
【請求項６】
請求項５に記載された抵抗分割回路と、
入力した表示データに応答して、前記タップ部から取り出された電位を用いて前記基準電圧を分圧することによって生成される複数の階調電圧を用いて表示装置の画素の階調を制御する制御部
とを具備する
駆動ドライバ。
【請求項７】
請求項５に記載された抵抗分割回路と、
入力した表示データに応答して、前記タップ部から取り出された電位を用いて前記基準電圧を分圧することによって生成される複数の階調電圧のうちの出力階調電圧を選択して画素に印加することにより階調画像の表示を行う表示部
とを具備する
表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、階調電圧を生成するための抵抗分割回路に関する。
【背景技術】
【０００２】
ＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）型液晶表示装置、単純マトリクス型液晶表示装置、エレクトロルミネセンス（ＥＬ）表示装置、プラズマ表示装置などの表示装置が広く使用されている。
【０００３】
こうした表示装置において、画素の階調レベルを制御するために、画素に印加される階調電圧を生成する階調電圧生成回路が用いられている。図１は、そのような回路の一部分を示す。基板上に、所定の延長方向に延長する抵抗素子１５５が設けられる。抵抗素子１５５の第１端（図示せず）と第２端（図示せず）との間に基準電圧が印加される。抵抗素子１５５の第１端と第２端との間に設定される複数のタップ接続部１６０に、それぞれ導電性の部材によって形成された突出部１５３−２が形成される。突出部１５３−２にコンタクト１５３−１が形成される。突出部１５３−２とコンタクト１５３−１とはタップ１５３を形成する。複数のコンタクト１５３−１によって供給される電位によって複数のタップ１５３の相互間の電圧が取り出されることにより、階調電圧が生成される。
【０００４】
特許文献１には、基準電圧発生機構の設計方法が記載されている。この基準電圧発生機構の設計方法は、両端部に一定の電圧が与えられる長さ方向の全域について電気的に均質な抵抗素子の中間において、互いに異なる値の電圧を発生する複数の電圧取出部を、発生させるべき電圧値に応じた該各電圧取出部間の抵抗値の相対関係に基づいて配置する。この設計方法では、半導体集積回路において前記抵抗素子が配置されるべき領域の面積に応じて、該抵抗素子における前記各電圧取出部間に、予めその抵抗値が実測されている曲げ部分を形成するとともに、該曲げ部分の抵抗値の実測値を用いて算出される該曲げ部分における電流経路の長さを直線部分の電流経路の長さに換算する補正係数を算出し、該補正係数を用いて該曲げ部分を含む電圧取出部間の抵抗値を求めることを特徴としている。これにより、簡易な構成で省スペース化を図ることが可能であるとともに各階調において高精度の基準電圧を提供することができると記載されている。
【０００５】
【特許文献１】特開２００３−１５２０７９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
図１に示されるような構成を備える階調電圧生成回路において、抵抗素子１５５の延長方向に垂直な方向の幅と厚さは一定である。この抵抗素子１５５にタップ１５３が接続される。すると、このタップ１５３が接続されたタップ接続部１６０において、抵抗素子１５５の概ね延長方向に流れる電流の電流経路１５７が、突出部１５３−２によって、その延長方向に垂直な方向に広がる。その結果、タップ接続部１６０における抵抗素子１５５の延長方向に垂直な断面の断面積が実効的に大きくなる。そのため、タップ１５３間の距離から理論的に予想される抵抗値（設計値）に対して、実際の抵抗値は小さくなる。さらに、タップ１５３間の抵抗比が設計値からずれる。抵抗値が設計値からずれると、多階調化を実現するために求められる優れた階調再現性を実現することが難しい。
【課題を解決するための手段】
【０００７】
以下に、［発明を実施するための最良の形態］で使用される番号を括弧付きで用いて、課題を解決するための手段を説明する。これらの番号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【０００８】
本発明による抵抗分割回路は、基板上に設定された第１線分（５８）と第１線分に並列に隣接する第２線分（５９）との間の領域に形成された抵抗素子（５５）と、第１線分（５８）に接して抵抗素子に所定部位（６０）で接続されるタップ部（５３）とを備える。抵抗素子の所定部位（６０）に対応する箇所に、第２線分（５９）に接し抵抗素子を形成する導電部材が存在しない切欠き（５６ａ〜５６ｃ）を有する。
【０００９】
本発明による抵抗分割回路は、抵抗素子（５５）と、抵抗素子の所定部位（６０）に接続され、基準電圧が分圧して取り出されるタップ部（５３）とを備える。所定部位（６０）の付近における抵抗素子（５５）は、抵抗素子の延長方向に平行な２本の線分の間を満たす領域から所定部位における抵抗素子の断面積を小さくする切り取り（５６ａ〜５６ｃ、６２）が除かれた領域を充填する導電体によって形成される。
【発明の効果】
【００１０】
本発明により、抵抗分割回路の実際の抵抗値を設計上の抵抗値に近づけることができ、その結果、より設計値に近い階調電圧を生成することができる。
【発明を実施するための最良の形態】
【００１１】
以下、図面を参照しながら本発明を実施するための最良の形態について説明する。図２は、ＴＦＴ型液晶表示装置の構成を示す。ＴＦＴ型液晶表示装置１は、ガラス基板３と、表示部（液晶パネル）１０とを備えている。液晶パネル１０は、ガラス基板３上にマトリクス状に配置された複数の画素１１を備えている。例えば、複数の画素１１として（ｍ×ｎ）個の画素１１がガラス基板３上に配置されている（ｍ、ｎは２以上の整数）。（ｍ×ｎ）個の画素１１の各々は、薄膜トランジスタ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｅｒ：ＴＦＴ）１２と、画素容量１５とを備えている。画素容量１５は、画素電極と、画素電極に対向する対向電極とを備えている。ＴＦＴ１２は、ドレイン電極１３と、画素電極に接続されたソース電極１４と、ゲート電極１６とを備えている。
【００１２】
ＴＦＴ型液晶表示装置１は、更に、ゲートドライバ２０と、駆動ドライバであるデータドライバ３０と、１番目からｍ番目までのｍ個のゲート線Ｇ１〜Ｇｍと、１番目からｎ番目までのｎ個のデータ線Ｄ１〜Ｄｎとを備えている。ゲートドライバ２０は、チップ上（図示しない）に設けられ、ｍ個のゲート線Ｇ１〜Ｇｍの一端に接続されている。データドライバ３０は、チップ上に設けられ、ｎ個のデータ線Ｄ１〜Ｄｎの一端に接続されている。ｍ個のゲート線Ｇ１〜Ｇｍは、それぞれ、ｍ行の画素１１のＴＦＴ１２のゲート電極１６に接続されている。ｎ個のデータ線Ｄ１〜Ｄｎは、それぞれ、ｎ列の画素１１のＴＦＴ１２のドレイン電極１３に接続されている。
【００１３】
ＴＦＴ型液晶表示装置１は、更に、タイミングコントローラ２を備えている。タイミングコントローラ２は、例えば、１水平期間においてゲート線Ｇ１を選択するためのゲートクロック信号ＧＣＬＫをゲートドライバ２０に供給する。ゲートドライバ２０は、ゲートクロック信号ＧＣＬＫにより、選択信号をゲート線Ｇ１に出力する。このとき、ゲート線Ｇ１には、その一端から他端までこの順に選択信号が伝達され、ゲート線Ｇ１に対応する（１×ｎ）個の画素１１のＴＦＴ１２は、ゲート電極１６に供給される選択信号により、オンする。
【００１４】
タイミングコントローラ２は、クロック信号ＣＬＫと、１ライン分表示データＤＡＴＡとをデータドライバ３０に供給する。１ライン分表示データＤＡＴＡは、データ線Ｄ１〜Ｄｎに対応するｎ個の表示データを含んでいる。
【００１５】
データドライバ３０は、クロック信号ＣＬＫに従って、ｎ個の表示データをそれぞれｎ個のデータ線Ｄ１〜Ｄｎに出力する。このとき、ゲート線Ｇ１とｎ個のデータ線Ｄ１〜Ｄｎとに対応する（１×ｎ）個の画素１１のＴＦＴ１２はオンしている。このため、（１×ｎ）個の画素１１の画素容量１５には、それぞれ、ｎ個の表示データが書き込まれ、次の書き込みまで保持される。これにより、１ライン分表示データＤＡＴＡとしてｎ個の表示データが表示される。
【００１６】
図３は、データドライバ３０の構成を示している。データドライバ３０は、ｎ個の画素の表示を分担するために、１番目からｘ番目までこの順に縦続接続（カスケード接続）されたｘ個のデータドライバ３０−１〜３０−ｘを備えている。ここで、ｘは整数であり、ｙを２以上の整数として、ｘ＝ｎ／ｙである。
【００１７】
ｘ個のデータドライバ３０−１〜３０−ｘの各々は、シフトレジスタ３１と、データレジスタ３２と、ラッチ回路３３と、レベルシフタ３４と、デジタル／アナログ（Ｄ／Ａ）コンバータ３５と、データ出力回路３６と、階調電圧生成回路３７とを備えている。シフトレジスタ３１は、データレジスタ３２に接続され、データレジスタ３２は、ラッチ回路３３に接続されている。ラッチ回路３３は、レベルシフタ３４に接続され、レベルシフタ３４は、Ｄ／Ａコンバータ３５に接続されている。Ｄ／Ａコンバータ３５は、データ出力回路３６と階調電圧生成回路３７とに接続されている。データ出力回路３６のｙ個の出力バッファは、それぞれ、ｙ個のデータ線Ｄ１〜Ｄｙの一端と接続されている。
【００１８】
階調電圧生成回路３７は、直列接続された複数のγ補正抵抗素子を備えている。この階調電圧生成回路３７は、電源回路（図示しない）からの基準電圧を複数のγ補正抵抗素子により分圧し、複数の階調電圧を生成する。例えば、６４階調表示を行うＴＦＴ型液晶表示装置１の場合、図４に示されるように、階調電圧生成回路３７は、基準電圧Ｖ０〜Ｖ７を６３個のγ補正抵抗素子Ｒ０〜Ｒ６２により分圧し、複数の階調電圧として６４階調の正極性階調電圧を生成する。負極性階調電圧についても同様である。
【００１９】
シフトレジスタ３１は、ｙ個のシフトレジスタ（図示しない）を備えている。
データレジスタ３２は、ｙ個のデータレジスタ（図示しない）を備えている。
ラッチ回路３３は、ｙ個のラッチ回路（図示しない）を備えている。
レベルシフタ３４は、ｙ個のレベルシフタ（図示しない）を備えている。
【００２０】
Ｄ／Ａコンバータ３５は、ｙ個のＤ／Ａコンバータ（図５参照）を備えている。上記ｙ個のＤ／Ａコンバータは、正極性階調電圧を出力階調電圧として出力するＰ型コンバータ（ＰｃｈＤＡＣ）と、負極性階調電圧を出力階調電圧として出力するＮ型コンバータ（ＮｃｈＤＡＣ）とを含んでいる。例えば、上記のｙ個のＤ／Ａコンバータのうちの奇数番目のＤ／ＡコンバータをＰｃｈＤＡＣとし、偶数番目のＤ／ＡコンバータをＮｃｈＤＡＣとする。Ｄ／Ａコンバータ３５は、画素１１に正極性階調電圧と負極性階調電圧とを交互に印加する反転駆動を行なうためのｙ個のスイッチ素子（図５参照）を更に備えている。
データ出力回路３６は、ｙ個の出力バッファ（図５参照）を備えている。
【００２１】
次に、このような構成を備えるＴＦＴ型液晶表示装置１の動作について説明する。
【００２２】
タイミングコントローラ２は、クロック信号ＣＬＫと、１ライン分表示データＤＡＴＡとをｘ個のデータドライバ３０−１〜３０−ｘに供給し、シフトパルス信号ＳＴＨをデータドライバ３０−ｉに供給する。データドライバ３０−ｉは、クロック信号ＣＬＫとシフトパルス信号ＳＴＨにより、１ライン分表示データＤＡＴＡに含まれるｙ個の表示データをそれぞれｙ個のデータ線Ｄ１〜Ｄｙに出力する。ここで、ｉは、１≦ｉ≦ｘを満たす整数である。
【００２３】
この場合、データドライバ３０−ｉ（ｉ＝１、２、…、ｘ−１）において、シフトレジスタ３１のｙ個のシフトレジスタは、それぞれ、シフトパルス信号ＳＴＨをクロック信号ＣＬＫに同期させて順にシフトさせ、データレジスタ３２のｙ個のデータレジスタに出力する。シフトレジスタ３１の第ｙシフトレジスタは、シフトパルス信号ＳＴＨＯＵＴをデータドライバ３０−（ｉ＋１）（ｉ＝１、２、…、ｘ−１）に出力（カスケード出力）すると共に、データレジスタ３２の第ｙデータレジスタに出力する。データドライバ３０−ｘでは、シフトレジスタ３１のｙ個のシフトレジスタは、それぞれ、シフトパルス信号ＳＴＨをクロック信号ＣＬＫに同期させて順にシフトさせ、データレジスタ３２のｙ個のデータレジスタに出力する。
【００２４】
データドライバ３０−ｉにおいて、データレジスタ３２のｙ個のデータレジスタは、それぞれ、タイミングコントローラ２からのｙ個の表示データを、シフトレジスタ３１のｙ個のシフトレジスタからのシフトパルス信号ＳＴＨに同期して取り込み、ラッチ回路３３のｙ個のラッチ回路に出力する。そのｙ個のラッチ回路は、データレジスタ３２のｙ個のデータレジスタからのｙ個の表示データをそれぞれ同タイミングでラッチし、レベルシフタ３４のｙ個のレベルシフタに出力する。そのｙ個のレベルシフタは、それぞれ、ｙ個の表示データに対するレベル変換を行ない、Ｄ／Ａコンバータ３５のｙ個のＤ／Ａコンバータに出力する。そのｙ個のＤ／Ａコンバータは、レベルシフタ３４のｙ個のレベルシフタからのｙ個の表示データに対するデジタル／アナログ変換を行なう。
【００２５】
例えば、図５に示されるように、奇数番目（第１、３、…、（ｙ−１））のＤ／ＡコンバータであるＰｃｈＤＡＣは、それぞれ、６４階調の正極性階調電圧のうちの、奇数番目（第１、３、…、（ｙ−１））のレベルシフタからの表示データに応じた出力階調電圧を選択して、奇数番目（第１、３、…、（ｙ−１））のスイッチング素子を介して、データ出力回路３６の奇数番目（第１、３、…、（ｙ−１））の出力バッファに出力する。この場合、偶数番目（第２、４、…、ｙ）のＤ／ＡコンバータであるＮｃｈＤＡＣは、それぞれ、６４階調の負極性階調電圧のうちの、偶数番目（第２、４、…、ｙ）のレベルシフタからの表示データに応じた出力階調電圧を選択して、偶数番目（第２、４、…、ｙ）のスイッチング素子を介して、データ出力回路３６の偶数番目（第２、４、…、ｙ）の出力バッファに出力する。
【００２６】
一方、反転駆動を行なう場合、図５に示されるように、奇数番目（第１、３、…、（ｙ−１））のＤ／ＡコンバータであるＰｃｈＤＡＣは、それぞれ、６４階調の正極性階調電圧のうちの、奇数番目（第１、３、…、（ｙ−１））のレベルシフタからの表示データに応じた出力階調電圧を選択して、奇数番目（第１、３、…、（ｙ−１））のスイッチング素子を介して、データ出力回路３６の偶数番目（第２、４、…、ｙ）の出力バッファに出力する。この場合、偶数番目（第２、４、…、ｙ）のＤ／ＡコンバータであるＮｃｈＤＡＣは、それぞれ、６４階調の負極性階調電圧のうちの、偶数番目（第２、４、…、ｙ）のレベルシフタからの表示データに応じた出力階調電圧を選択して、偶数番目（第２、４、…、ｙ）のスイッチング素子を介して、データ出力回路３６の奇数番目（第１、３、…、（ｙ−１））の出力バッファに出力する。
【００２７】
これにより、上記ｙ個のＤ／Ａコンバータは、ｙ個の出力階調電圧を、それぞれ、データ出力回路３６のｙ個の出力バッファに出力する。そのｙ個の出力バッファは、それぞれ、Ｄ／Ａコンバータ３５からのｙ個の表示データをｙ個のデータ線Ｄ１〜Ｄｙに出力する。
【００２８】
図６は、図４のγ補正抵抗素子Ｒ０〜Ｒ６２の一部の領域４０を拡大した図である。γ補正抵抗素子Ｒ０〜Ｒ６２（この領域においてはＲ１〜Ｒ３）は、基板上に所定の延長方向に延長して設けられた抵抗素子５５を、延長方向に分割された領域毎に分けて使用することによって実現される。
【００２９】
設計において、抵抗素子５５の延長方向の所定の位置に、タップ接続部６０が設定される。抵抗素子５５の幅（すなわち延長方向に垂直な方向の長さ）は、後述する切欠き５６を除けば、少なくともタップ接続部６０の付近において略一定である。抵抗素子５５は、タップ接続部６０の付近において、基板上に設定される第１線分に沿った第１側面５８と、その第１線分に平行に並列して隣接する第２線分に沿った第２側面５９との間の領域を、後述する切欠き５６の領域を除いて充填する導電体によって形成される。
【００３０】
タップ接続部６０の第１側面５８に接して突出部５３−２が形成される。突出部５３−２にコンタクト５３−１が形成される。突出部５３−２とコンタクト５３−１とはタップ５３を形成する。複数のタップ５３により、タップ接続部６０における抵抗素子５５の電位がコンタクト５３−１を介して取り出され、それらの電位の差である階調電圧がＤ／Ａコンバータ３５に供給される。
【００３１】
タップ接続部６０において、抵抗素子５５の断面積を小さくする切り取り（ｃｕｔｏｕｔ）領域が形成される。切り取り領域の内部には抵抗素子５５を形成する導電体が存在しない。図６の例では、切り取りは、タップ５３の反対側、すなわち第２側面５９の側に形成された切欠き５６ａである。切欠き５６ａは、第１側面５８と第２側面５９とによって画定される領域の内部に設けられる。タップ接続部６０の付近において、第１側面５８と第２側面５９とによって画定される領域のうち、切欠き５６ａ以外の領域は抵抗素子５５として機能する導電体によって満たされ、切欠き５６ａの領域には抵抗素子５５として機能する導電体は存在しない。
【００３２】
切欠き５６ａは、一端がタップ５３と反対側の第２側面５９の側に開口している。このように配置された切欠き５６ａは、形成が容易である。切欠き５６ａは矩形をしている。その矩形の第１辺は、第２側面５９に面した開口に相当する。第１辺に対向する第２辺は、切欠きの底辺であり、抵抗素子５５の延長方向と平行である。第１辺と第２辺とに共通して隣接する第３辺は、抵抗素子５５の延長方向に垂直である。第３辺に対向する第４辺も、抵抗素子５５の延長方向に垂直である。
【００３３】
タップ５３の突出部５３−２は、抵抗素子５５の延長方向の第１位置から第２位置までの間の領域で抵抗素子５５と接続する。切欠き５６ａの第３辺と第４辺は、それぞれ略その第１位置と第２位置とに対応する位置、すなわち第１位置と第２位置から抵抗素子５５の延長方向に垂直な方向に引かれた線が第２側面５９と交差する位置に配置される。より好ましくは、第３辺と第４辺は、第１位置と第２位置によって画定される領域に対してそれぞれ所定の長さ内側に配置される。このような切欠き５６ａは、γ補正抵抗素子Ｒ０〜Ｒ６２にタップ５３が接続された箇所の一部または全部に形成される。
【００３４】
タップ接続部６０においては、抵抗素子５５の実効的な断面積が突出部５３−２の存在により他の領域の断面積よりも大きくなる。本実施例における切欠き５６ａにより、タップ接続部６０における抵抗素子５５の実効的な断面積が、切欠き５６ａが形成されない場合に比べて小さくなる。従って、切欠き５６ａを適切な大きさと形状で適切な位置に形成することにより、抵抗素子５５の実効的な断面積をタップ接続部６０とそれ以外の部分とで一様に近づけることができる。すなわち、タップ５３の部分の電流経路５７の幅が、タップ５３が無い部分での電流経路５７の幅と同じになるように調節され、タップ５３側の電流経路５７の広がりによる抵抗の減少が補正される。その結果、各タップ５３の実際の抵抗比と、タップ５３間の距離から計算された理論上の抵抗比とのずれが補正され、理論値により近い階調電圧を取り出すことが可能になる。
【００３５】
例えば、幅３μｍの配線（抵抗素子５５）と直角に幅１μｍのタップ５３を設ける場合、配線の延長方向に１μｍ、タップ方向（延長方向に直交する方向）に０．１μｍの四角形の切欠きを設けることで、単位長さ当りの抵抗値をタップ５３の無い部分と同一になるように補正することができる。
【００３６】
データドライバ３０は、表示データを入力し、そのデータに応答して、階調電圧生成回路３７が生成する複数の階調電圧のうちから出力階調電圧を選択する。液晶パネル１０の画素１１は、その出力階調電圧によって指定される階調による表示を行う。このような表示は、設計値にきわめて近い階調電圧を用いてなされる。
【００３７】
図７は、タップ接続部６０に形成される切欠きの他の例を示す。図６における切欠き５６ａに代えて、タップ接続部６０のタップ５３と反対側に二等辺三角形の切欠き５６ｂが形成される。二等辺三角形の底辺は第２側面５９に面した開口に相当する。三角形の頂点は、タップ５３の幅の中央に対応する位置に配置される。このような形状の切欠き５６ｂによっても、矩形の切欠き５６ａと同様の効果が達成される。
【００３８】
図８は、更に他の切欠きの例を示す。図６における切欠き５６ａに代えて、タップ接続部６０のタップ５３と反対側に、丸型の切欠き５６ｃが形成される。切欠き５６ｃは、抵抗素子５５を形成する導電体の境界によって形成される円弧と、切欠き５６ｃの第２側面に面する開口に相当するその円弧の弦とによって描かれる弓形の輪郭を有する。この円の中心は、タップ５３の幅の中央に対応する位置に配置される。このような形状の切欠き５６ｃによっても、矩形の切欠き５６ａと同様の効果が達成される。
【００３９】
図９は、突出部５３−２にテーパ部６１が形成された構成を示す。図９に示された抵抗素子５５には、図７を参照して示された抵抗素子５５と同様の三角形の切欠き５６ｂが形成される。タップ５３は、突出部５３−２の基部、すなわち抵抗素子５５の第１側面５８に接続されている部分の近くにテーパ部６１を有する。テーパ部６１において、突出部５３−２の幅（図９の例では抵抗素子５５の延長方向に平行な方向の長さ）は、基部から離れるほど小さい。
【００４０】
こうしたテーパ部６１が形成されることにより、タップ接続部６０における抵抗素子５５の断面積を大きくし、抵抗値を下げることが可能である。切欠き部５６とテーパ部６１とを併用することにより、実際の抵抗値を設計値に近づけるように設計することが容易になる。このようなテーパ部６１は、他の形状の切欠きと併用することも可能である。
【００４１】
図１０は、図６〜９に示された切欠きに代えて、切り取り（ｃｕｔｏｕｔ）が形成された構成を示す。抵抗素子５５のタップ接続部６０に、切り取り６２が形成される。切り取り６２は、抵抗素子５５を形成する導電体によって包囲された輪郭を有する。切り取り６２の内部には、抵抗素子５５を形成する導電体が存在しない。このような切り取り６２によっても、タップ接続部６０における抵抗素子５５の断面積が小さくなり、切欠き５６ａ〜５６ｃと同様の効果が得られる。こうした切り取り６２は、突出部５３−２の基部のテーパ部６１と併用することができる。
【００４２】
切欠きまたは切り取りは、電流の流れる方向と直交する抵抗素子の任意の場所の断面の電流密度が一定になるように設計される。こうした条件を満たす設計がなされれば、切り欠きまたは切り取りは実施の形態として説明された形状やサイズに限定されず、他の形状やサイズであってもよい。このような設計を行う手段として、デバイスシミュレータ等を使用して設計する方法がある。
【図面の簡単な説明】
【００４３】
【図１】図１は、従来技術における抵抗素子のタップ接続部を拡大した平面図である。
【図２】図２は、ＴＦＴ型液晶表示装置の構成を示している。
【図３】図３は、ＴＦＴ型液晶表示装置のデータドライバの構成を示している。
【図４】図４は、階調電圧生成回路の構成を示している。
【図５】図５は、Ｄ／Ａコンバータとデータ出力回路の構成を示している。
【図６】図６は、抵抗素子のタップ接続部を拡大した平面図である。
【図７】図７は、抵抗素子のタップ接続部を拡大した平面図である。
【図８】図８は、抵抗素子のタップ接続部を拡大した平面図である。
【図９】図９は、抵抗素子のタップ接続部を拡大した平面図である。
【図１０】図１０は、抵抗素子のタップ接続部を拡大した平面図である。
【符号の説明】
【００４４】
１…ＴＦＴ型液晶表示装置（表示装置）
２…タイミングコントローラ
３…ガラス基板
１０…液晶パネル（表示部）
１１…画素
１２…ＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）
１３…ドレイン電極
１４…ソース電極
１５…画素容量
１６…ゲート電極
２０…ゲートドライバ
３０、３０−１〜３０−ｘ…データドライバ（駆動ドライバ）
３１…シフトレジスタ
３２…データレジスタ
３３…ラッチ回路
３４…レベルシフタ
３５…Ｄ／Ａコンバータ
３６…データ出力回路
３７…階調電圧生成回路
３９…制御部
５３…タップ
５３−１…コンタクト
５３−２…突出部
５５…抵抗素子
５６ａ、５６ｂ、５６ｃ…切欠き
５７…電流経路
５８…第１側面
５９…第２側面
６０…タップ接続部
６１…テーパ部
６２…切り取り
１５３…タップ
１５３−１…コンタクト
１５３−２…突出部
１５５…抵抗素子
１５７…電流経路
１６０…タップ接続部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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