(57)【要約】【課題】立体スタック型の誘電体メモリにおける上部電極の電位を配線層へ引き出す構造においてより集積度を上げ、尚且つ、信頼性を高くする。【解決手段】半導体基板３００の上に形成された容量素子３２１の上部電極３１３が、同じく半導体基板３００の上に形成された接合構造体３３１の第１導電膜３１５、第１コンタクトプラグ３０６、第２不純物拡散層３０３及び第３コンタクトプラグ３１７を介して、上方に形成された上部配線３１８と電気的に接続している。該接合構造体３３１は、第２層間絶縁膜３０７に設けられた第２凹部３０９の側壁に形成された誘電体膜３１４を備え、第２凹部３０９の底面において、第１導電膜３１５は、第１コンタクトプラグ３０６と電気的に接続する。【選択図】図１
2008159851.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成された第１層間絶縁膜と、
前記第１層間絶縁膜を貫通して前記半導体基板に達する第１コンタクトプラグと、
前記第１層間絶縁膜上に形成された第２層間絶縁膜と、
前記第２層間絶縁膜に設けられた第１凹部内に形成された第１電極、容量絶縁膜、及び第２電極からなる容量素子と、
前記第１コンタクトプラグと電気的に接続され、前記第２層間絶縁膜に設けられた第２凹部内に形成された接合構造体とを備え、
前記接合構造体は、前記第２凹部の壁面に形成された誘電体膜と、前記第２凹部の底面及び前記誘電体膜上に形成された第１導電膜とからなり、前記第１導電膜は、前記第２層間絶縁膜上において前記第２電極と接続していることを特徴とする半導体装置。
【請求項２】
前記容量素子と電気的に接続され、前記第１層間絶縁膜を貫通して前記半導体基板に達する第２コンタクトプラグと、
前記第１コンタクトプラグの上面と前記接合構造体の下面との間に設けられた導電性の第１酸素バリア膜と、
前記第２コンタクトプラグの上面と前記容量素子の下面との間に設けられた導電性の第２酸素バリア膜とをさらに備えていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２凹部の下部における前記誘電体膜の膜厚は、前記第２凹部の上部における前記誘電体膜の膜厚よりも大きいことを特徴とする請求項１記載の半導体装置。
【請求項４】
前記接合構造体は、前記第２凹部の底面と前記第１導電膜の底面との間、および、前記第２凹部の壁面と前記誘電体膜との間に設けられた第２導電膜をさらに備えていることを特徴とする請求項１記載の半導体装置。
【請求項５】
前記第１及び第２層間絶縁膜を貫通し前記半導体基板に達する第３コンタクトプラグをさらに備え、
前記第２電極は、前記第１導電膜、前記第１コンタクトプラグ、前記半導体基板及び前記第３コンタクトプラグを介して、前記第２層間絶縁膜の上方に形成された配線層と電気的に接続されていることを特徴とする請求項１から４のいずれか１項に記載の半導体装置。
【請求項６】
前記第１導電膜および前記第２電極は、金属酸化物からなることを特徴とする請求項１から５の何れか１つに記載の半導体装置。
【請求項７】
半導体基板上に第１層間絶縁膜を形成する工程（ａ）と、
前記第１層間絶縁膜を貫通し、前記半導体基板に達する第１コンタクトプラグを形成する工程（ｂ）と、
前記第１層間絶縁膜の上に第２層間絶縁膜を形成する工程（ｃ）と、
前記第２層間絶縁膜に第１凹部及び第２凹部を形成する工程（ｄ）と、
前記第１凹部の壁面及び底面に第１電極を形成する工程（ｅ）と、
前記第１電極上に、容量絶縁膜を形成する工程（ｆ）と、
前記容量絶縁膜上に、第２電極を形成する工程（ｇ）と、
前記第２凹部の壁面に、前記第２凹部の底面を露出させる誘電体膜を形成する工程（ｈ）と、
前記第２凹部の底面及び前記誘電体膜上に、前記第１コンタクトプラグと電気的に接続する第１導電膜を形成する工程（ｉ）とを備え、
前記第２電極と前記第１導電膜とは互いに接続していることを特徴とする半導体装置の製造方法。
【請求項８】
前記第２電極と前記第１導電膜とは同一材料からなり、前記工程（ｇ）と前記工程（ｉ）とを同時に行うことを特徴とする請求項７記載の半導体装置の製造方法。
【請求項９】
前記工程（ｈ）は、前記第２凹部の底面及び壁面に誘電体膜を形成する工程と、
前記底面に形成された前記誘電体膜を除去する工程とを含むことを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項１０】
前記工程（ｂ）と同時に、前記第１層間絶縁膜を貫通し前記半導体基板に達する第２コンタクトプラグを形成する工程を備え、
前記工程（ｂ）の後に、前記第１コンタクトプラグに接続する導電性の第１酸素バリア膜と、前記第２コンタクトプラグに接続する導電性の第２酸素バリア膜とを形成する工程を備えていることを特徴とする請求項７に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、立体スタック型キャパシタ構造を有する半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
近年、半導体装置の高速化および大容量化が強く要望されているが、その中でメモリセルの微細化技術が重要となっている。そこで、立体スタック型キャパシタを用いることにより、容量素子の面積を維持したまま微細化する技術が開発されている。
【０００３】
図２３は、従来の立体スタック型キャパシタの要部断面図である。図２３では、シリコン(Si)基板１の一主面側に、導電性膜１４と、該導電性膜１４に接触する第一電極１５と、該第一電極１５に接触する高誘電率あるいは強誘電性の酸化物膜１６と、該酸化物膜１６に接触する第二電極１７とが、順に形成されたキャパシタが示されている（例えば、特許文献１又は２を参照。）。
【０００４】
このようにキャパシタを形成した後、配線形成を行う必要がある。しかし、強誘電性の酸化物膜は水素還元しやすい材料が多いため、配線工程で発生する水素によって還元しキャパシタ特性が劣化(不揮発性分極量の低下)するという問題があった。そこで、配線工程の前にキャパシタ部分に水素が入り込むことを抑制する構造が考えられている（例えば、特許文献３を参照）。例えば、絶縁性水素バリア膜を用いて、キャパシタを完全に覆う構造である。この構造により、後工程等の成膜プロセス中に発生する水素のキャパシタへの浸入を防止することができる。
【特許文献１】特開２００１−２６７５３５号公報
【特許文献２】特開２００２−１３４７０７号公報
【特許文献３】特開２００５−２６８４９４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、上記従来の立体スタック型キャパシタを用いた場合、キャパシタを構成する上部電極から外部に電位をとる必要があり、キャパシタの上方に形成された配線層と上部電極を接続するため、キャパシタ上方の絶縁性水素バリア膜を貫通しなければならなかった。そのため、貫通した箇所から水素がキャパシタに浸入し、キャパシタ特性が劣化するという問題があった。
【０００６】
上述の問題に鑑み、本発明の目的は、絶縁性水素バリア膜を貫通せずに、立体スタック型キャパシタの上部電極と配線とを接続し、キャパシタ特性の劣化を防止することである。
【課題を解決するための手段】
【０００７】
本発明にかかる半導体装置は、半導体基板上に形成された第１層間絶縁膜と、第１層間絶縁膜を貫通して半導体基板に達する第１コンタクトプラグと、第１層間絶縁膜上に形成された第２層間絶縁膜と、第２層間絶縁膜に設けられた第１凹部内に形成された第１電極、容量絶縁膜、及び第２電極からなる容量素子と、第１コンタクトプラグと電気的に接続され、第２層間絶縁膜に設けられた第２凹部内に形成された接合構造体とを備えている。接合構造体は、第２凹部の壁面に形成された誘電体膜と、第２凹部の底面及び誘電体膜上に形成された第１導電膜とからなる。第１導電膜は、第２層間絶縁膜上において第２電極と接続している。
【０００８】
このように、容量素子の第２電極が接合構造体を構成する第１導電膜と接続しているとともに、接合構造体は第１コンタクトプラグを介して半導体基板と接続する構成である。したがって、容量素子の第２電極は、第１コンタクトプラグを介して半導体基板と接続している。このような構成により、容量素子の下方に電極の電位を引き出すことができ、容量素子の上方に、電位を引き出すためのコンタクトプラグを設ける必要がない。
【発明の効果】
【０００９】
本発明の半導体装置およびその製造方法によれば、容量素子の上部電極を効率より外部に引き出すことができ、歩留まりの良い半導体装置を製造することができる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、本発明は、以下の実施形態に限定されない。また、実質的に同一の構成に対して同一の符号を付け、その説明を省略する。
【００１１】
《発明の実施形態１》
図１は、本発明の実施形態１にかかる半導体装置の要部断面図である。
【００１２】
図１に示すように、本実施形態にかかる半導体装置では、半導体基板３００の上面には素子分離領域３０１が形成されており、素子分離領域３０１を挟むように第１不純物拡散層３０２および第２不純物拡散層３０３が形成されている。半導体基板３００の上には第１層間絶縁膜３０４が形成されており、第１コンタクトプラグ３０６が第１層間絶縁膜３０４を貫通して第２不純物拡散層３０３に接続されており、第２コンタクトプラグ３０５が第１層間絶縁膜３０４を貫通して第１不純物拡散層３０２に接続されている。第１層間絶縁膜３０４の上には、第２層間絶縁膜３０７が形成されており、第２層間絶縁膜３０７には、第２コンタクトプラグ３０５の上面を露出させるように第１凹部３０８が膜厚方向に貫通しており、さらに第１コンタクトプラグ３０６の上面を露出させるように第２凹部３０９が膜厚方向に貫通している。第１凹部３０８には、容量素子３２１が設けられている。具体的には、第１凹部３０８の底面および壁面には下部電極（第１電極）３１０が形成されており、下部電極３１０の上には強誘電体または高誘電体からなる容量絶縁膜３１２が形成されており、容量絶縁膜３１２の上には上部電極（第２電極）３１３が形成されている。一方、第２凹部３０９には、接合構造体３３１が設けられている。具体的には、第２凹部３０９の底面及び壁面には第２導電膜３１１が形成されており、第２導電膜３１１の壁面には容量絶縁膜３１２と同一材料からなる誘電体膜３１４が形成されており、第２導電膜３１１および誘電体膜３１４の上には第２電極と同一材料からなる第１導電膜３１５が形成されている。誘電体膜３１４はサイドウォール構造をとっており、そのため、第２凹部３０９の下部における誘電体膜３１４の膜厚は第２凹部３０９の上部における誘電体膜３１４の膜厚よりも分厚くなる。なお、本実施形態では、第２導電膜３１１が設けられていなくても、半導体装置の作用および効果には差がない。
【００１３】
さらに、第２層間絶縁膜３０７の上には第３層間絶縁膜３２２が設けられており、第３層間絶縁膜３２２の上には上部配線３１８が設けられている。上部配線３１８は第３コンタクトプラグ３１７を介して第２不純物拡散層３０３に接続されている。
【００１４】
ここで、第３コンタクトプラグ３１７は、第１、第２および第３層間絶縁膜３０４，３０７，３２２を貫通する１つのプラグであってもよく、各層間絶縁膜を貫通する複数のプラグによるスタック構造のプラグであってもよい。
【００１５】
以上説明したように、本実施形態にかかる半導体装置では、誘電体膜３１４がサイドウォール構造であるので、第１導電膜３１５を形成する際には、第２凹部３０９の開口が狭くても、スパッタ法を用いて第２凹部３０９の底面に効率よく第１導電膜３１５を形成することができる。そのため、容量素子３２１をさらに集積化することができる。
【００１６】
また、接合構造体３３１において、第２凹部３０９の壁面に形成された誘電体膜３１４が密着層として機能し、容量素子３２１における容量絶縁膜３１２の焼結熱処理時に、第１導電膜３１５が断線することを防止することができる。このように、立体スタック型キャパシタという高段差を有する半導体装置において、導電膜の断線による歩留まりの悪化を抑制することができる。また、第１導電膜３１５が酸化イリジウム等の金属酸化物からなる場合、酸化イリジウムは高温で酸素を放出する特性を有するため、シリコン酸化膜上に酸化イリジウムを形成すると、その酸化イリジウムは、強誘電体膜の焼結工程（酸素雰囲気での８００℃前後での加熱）において還元されて断線されてしまう。しかし、第１導電膜３１５の下地に酸素を含んだ強誘電体膜が存在することにより、強誘電体膜が酸素の供給源となり、酸化イリジウムの還元を低減して第１導電膜３１５の断線を抑制することができる。
【００１７】
図２から図１０は、本実施形態における半導体装置の製法を示す工程断面図である。
【００１８】
まず、図２に示すように、半導体基板３００の上面に素子分離領域３０１を形成し、素子分離領域３０１を挟むように半導体基板３００の上面に第１不純物拡散層３０２および第２不純物拡散層３０３を形成する。
【００１９】
次に、図３に示すように、半導体基板３００の上面に第１層間絶縁膜３０４を形成する。第１層間絶縁膜３０４としてシリコン酸化膜を用いることが望ましい。そして、第１層間絶縁膜３０４をその膜厚方向に貫通して第１不純物拡散層３０２に達する第２コンタクトプラグ３０５と、第１層間絶縁膜３０４をその膜厚方向に貫通して第２不純物拡散層３０３に達する第１コンタクトプラグ３０６とを同時に形成する。一般的に、第１および第２コンタクトプラグ３０６，３０５は、それぞれ、第１層間絶縁膜３０４をその膜厚方向に貫通するスルーホールの内壁面にTi や TiNからなる密着層を形成したのち、タングステンやポリシリコンを充填することにより形成される。
【００２０】
次に、図４に示すように、第１層間絶縁膜３０４の上に第２層間絶縁膜３０７を形成する。第２層間絶縁膜３０７としてはシリコン酸化膜（例えば、テトラエトキシシラン）を用いることが好ましく、水素発生量が少ない手法を用いることが好ましい（例えば、ＣＶＤ（chemical vapor deposition）法を用いて第１層間絶縁膜３０４の上にテトラエトキシシランを設ける）。なぜならば、第２層間絶縁膜３０７には容量素子３２１を形成するので、第２層間絶縁膜３０７が水素を含んでいると、強誘電体膜からなる容量絶縁膜３１２が還元してしまうためである。その後、第２層間絶縁膜３０７をその膜厚方向に貫通して第２コンタクトプラグ３０５の上面に達する第１凹部３０８と、第２層間絶縁膜３０７をその膜厚方向に貫通して第１コンタクトプラグ３０６の上面に達する第２凹部３０９とを形成する。ここでは、レジストマスクを用いたドライエッチングを用いて第１凹部３０８および第２凹部３０９を形成することが好ましく、半導体基板３００の上面に対して垂直に第２層間絶縁膜３０７を貫通するように、第１凹部３０８および第２凹部３０９を形成することが好ましい。なぜならば、凹部の壁面が半導体基板の上面に対して垂直方向に延びた形状とすれば、凹部底面の大きさを変えることなく、容量素子の集積化を向上させることができるからである。尚、CF4、CHF3 および C4F8等を用いてリアクティブイオンエッチング（reactive ion etching;RIE）を行えば、シリコン酸化膜の上面または下面に対してシリコン酸化膜を垂直に貫通する開口部を形成することができる。
【００２１】
その後、図５に示すように、第１凹部３０８の底面および壁面に下部電極３１０を設けると同時に、第２凹部３０９の底面および壁面に第２導電膜３１１を設ける。下部電極３１０および第２導電膜３１１としては Pt、Ir や IrO2 等の貴金属材料を用いることが好ましく、スパッタ法または MOCVD 法などを用いて形成することが好ましい。
【００２２】
そして、図６に示すように、下部電極３１０の底面および壁面と第２導電膜３１１の底面および壁面とに、強誘電体膜又は高誘電体膜３１９を設ける。このとき、強誘電体膜又は高誘電体膜３１９のうち下部電極３１０の底面および壁面に設けられた部分が容量絶縁膜３１２となり、第２導電膜３１１の底面および壁面に設けられた部分が誘電体膜３１４となる。ここで、強誘電体膜又は高誘電体膜３１９としては、SBT（SrBi2Ta2O9 ）、BiT（Bi4Ti3O12 ）、BLT（Bi4Ti3O12 もしくは La4Ti3O12 ）やPZT（PbZrxTi1-xO3 ）などを用いることが好ましく、MOCVD 法を用いて形成することが好ましい。
【００２３】
次に、図７に示すように、フォトリソグラフィ技術を用いて第２凹部３０９を開口させるようにレジストマスク３２０を施す。このとき、レジストマスク３２０における開口の大きさは、第２凹部３０９の開口の大きさ以上であればよい。その後、ドライエッチング技術により強誘電体膜又は高誘電体膜３１９のうち第２凹部３０９の底面に設けられた部分を除去し、図８に示すように第２導電膜３１１の上面を露出させ誘電体膜３１４を形成する。このとき、誘電体膜３１４の膜厚は、第２凹部３０９の下部の方が第２凹部の上部よりも分厚くなる、すなわち、誘電体膜３１４はサイドウォール形状となる。このように誘電体膜３１４をサイドウォール形状とすることにより、次の工程において、スパッタ法を用いて第１導電膜３１５を第２凹部３０９の底面まで形成しやすくすることができる。その後、レジストマスク３２０を除去する。
【００２４】
ここで、誘電体膜３１４をドライエッチングさせる際には、フッ素系ガス（CF4，C4F8等）または塩素系ガス（Cl2，BCl3 等）を用いることができる。フッ素系ガスは、Pt，Ir，IrO2等の貴金属に対して選択比を十分に得たい場合に使用すると良い。一方、塩素系ガスは、貴金属系材料によって形成された第２導電膜３１１に対して選択比が小さいため、第２導電膜３１１もエッチングしてしまう。しかし、貴金属系材料は不揮発性が低いので、第２導電膜３１１の底面をエッチングした場合には、貴金属系材料が第２凹部３０９の壁面に再付着する。なお、塩素系ガスを用いてエッチングした場合については、後述する。
【００２５】
次に、図９に示すように、容量絶縁膜３１２の底面および壁面と、第２導電膜３１１の底面および誘電体膜３１４の壁面とに、スパッタ法や MOCVD 法等を用いて、Pt，Ir，IrO2 等の貴金属材料からなる導電膜を形成する。これにより、容量素子３２１における上部電極３１３と、接合構造体３３１における第１導電膜３１５とが形成される。よって、上部電極３１３は、第１コンタクトプラグ３０６、第２導電膜３１１および第１導電膜３１５を介して、第２不純物拡散層３０３に接続される。すなわち、第１凹部３０８に容量素子３２１を形成すると同時に、上部電極３１３と第２不純物拡散層３０３とを接続することができる。
【００２６】
次に、図１０に示すように、第２層間絶縁膜３０７上に第３層間絶縁膜３２２を形成し、第１層間絶縁膜３０４、第２層間絶縁膜３０７および第３層間絶縁膜３２２を貫通する第３コンタクトプラグ３１７を形成する。そして、第３コンタクトプラグ３１７の上面に接するように第３層間絶縁膜３２２の上に上部配線３１８を形成する。これにより、本実施形態にかかる半導体装置を形成することができる。
【００２７】
このように、容量素子３２１の上部電極３１３が接合構造体３３１を構成する第１導電膜３１５と接続しているとともに、接合構造体３３１は第１コンタクトプラグ３０６を介して半導体基板３００と接続する構成である。したがって、容量素子３２１の上部電極３１３は、第１コンタクトプラグ３０６、半導体基板３００、第３コンタクトプラグ３１７を介して上部配線３１８と接続している。このような構成により、容量素子３２１の下方に上部電極３１３の電位を引き出すことができ、容量素子３２１の上方に、電位を引き出すためのコンタクトプラグを設ける必要がない。
【００２８】
《発明の実施形態２》
図１１は、本発明の実施形態２にかかる半導体装置の要部断面図である。以下、本実施形態について図面を参照しながら説明するが、実施形態１と同一な部分については、詳細な説明を省略する。
【００２９】
実施形態２と実施形態１との相違点は、第１コンタクトプラグ３０６および第２コンタクトプラグ３０５の上に、第１酸素バリア膜３２５および第２酸素バリア膜３２４が設けられている点である。第１酸素バリア膜３２５および第２酸素バリア膜３２４は同一材質からなることが好ましい。
【００３０】
強誘電体材料を容量絶縁膜として採用した場合、強誘電性を発現させるために、酸素雰囲気での加熱処理（〜８００℃）が必要となる。しかし、酸素雰囲気で加熱処理を行うと、タングステンやポリシリコンで形成された第２コンタクトプラグ３０５および第１コンタクトプラグ３０６が酸化されてコンタクト抵抗が上昇してしまう。したがって、コンタクトプラグの酸化を阻止するために、本実施形態では、第１および第２コンタクトプラグの上に酸素バリア膜を設ける。第１および第２酸素バリア膜３２５，３２４は、それぞれ、イリジウム膜または酸化イリジウム膜からなる単層膜、またはこれらの積層構造であってもよい。さらに、第１および第２酸素バリア膜３２５，３２４の下に密着層である TiN または TiAlN などを設けてもよい。
【００３１】
また、本実施形態において、第１層間絶縁膜３０４と第２層間絶縁膜３０７との間には下部水素バリア膜３２３がさらに設けられており、また第３層間絶縁膜３２２の上には上部水素バリア膜３２６が設けられている。その他の構成は、実施形態１と同一である。
【００３２】
図１２〜図２０は、本実施形態にかかる半導体装置の製造方法を示す工程断面図である。
【００３３】
まず、図１２に示すように、半導体基板３００の上面に素子分離領域３０１を形成し、第１不純物拡散層３０２および第２不純物拡散層３０３を同時に形成する。
【００３４】
次に、図１３に示すように、半導体基板３００の上に第１層間絶縁膜３０４および下部水素バリア膜３２３を順に形成する。下部水素バリア膜３２３としては、シリコン窒化膜（SiN）やアルミナ（Al2O3 ）等を用いることが好ましい。第１層間絶縁膜３０４としては、シリコン酸化膜を用いることが好ましい。そして、下部水素バリア膜３２３および第１層間絶縁膜３０４を貫通して第１不純物拡散層３０２に達する第２コンタクトプラグ３０５を形成すると同時に、下部水素バリア膜３２３および第１層間絶縁膜３０４を貫通して第２不純物拡散層３０３に達する第１コンタクトプラグ３０６を形成する。第１および第２コンタクトプラグ３０５，３０６は、下部水素バリア膜３２３および第１層間絶縁膜３０４を貫通するホールを形成し、ホールの内面にチタン（Ti）や窒化チタン（TiN）による密着層を形成したのち、タングステンやポリシリコンなどを用いてホールを充填することにより形成される。
【００３５】
次に、図１４に示すように、第１コンタクトプラグ３０６の上に第１酸素バリア膜３２５を形成し、第２コンタクトプラグ３０５の上に第２酸素バリア膜３２４を形成する。この工程では、スパッタ法を用いて下部水素バリア膜３２３の上に窒化チタンまたは窒化チタンアルミニウム（TiAlN）を設け、その上に白金、イリジウムやイリジウムオキサイドを設けて積層体を形成する。その後、フォトリソグラフィによるレジストマスクを用いて積層体にドライエッチングを施し、第１酸素バリア膜３２５および第２酸素バリア膜３２４を形成する。
【００３６】
次に、図１５に示すように、第１層間絶縁膜３０４の上に第１酸素バリア膜３２５及び第２酸素バリア膜３２４を覆う第２層間絶縁膜３０７を形成する。ここで、水素発生量が少ないプロセスによるシリコン酸化膜を第２層間絶縁膜３０７として用いることが好ましいということは、上記実施形態１で述べた通りである。このとき、第１酸素バリア膜３２５と第２酸素バリア膜３２４とが存在するので第２層間絶縁膜３０７の上面には凹凸ができてしまうが、第２層間絶縁膜３０７の上面は例えば化学的機械研磨法（ＣＭＰ（chemical-mechanical polishing）法）を用いて平坦化することが好ましい。その後、第２層間絶縁膜３０７を貫通して第２酸素バリア膜３２４の上面に達する第１凹部３０８と、第２層間絶縁膜３０７を貫通して第１酸素バリア膜３２５の上面に達する第２凹部３０９とを形成する。レジストマスクを用いたドライエッチングにより、第１凹部３０８および第２凹部３０９を形成することが好ましい。また、第１凹部３０８および第２凹部３０９はそれぞれ半導体基板３００の上面に対して垂直に延びる壁面を有することが好ましいということは、上記実施形態１で述べた通りである。
【００３７】
次に、図１６に示すように、第１凹部３０８の底面および壁面に下部電極３１０を形成し、それと同時に、第２凹部３０９の底面および壁面に第２導電膜３１１を形成する。このとき、下部電極３１０および第２導電膜３１１としては、スパッタ法やＭＯＣＶＤ法等により、白金、イリジウムやイリジウムオキサイドなどの貴金属材料を用いて形成することが好ましい。
【００３８】
次に、図１７に示すように、下部電極３１０の底面および壁面と第２導電膜３１１の底面および壁面とに強誘電体膜又は高誘電体膜３１９を形成する。このとき、強誘電体膜又は高誘電体膜３１９のうち下部電極３１０の底面および壁面に設けられた部分を容量絶縁膜３１２とし、第２導電膜３１１の底面および壁面に設けられた部分を誘電体膜３１４とする。強誘電体膜３１９としては、MOCVD 法により SBT、BiT または BLT を用いて形成することが好ましい。
【００３９】
次に、図１８に示すように、第２導電膜３１１の底面を露出させるために、フォトリソグラフィ技術を用いて第２層間絶縁膜３０７の上面のうち第２凹部３０９の開口以外の部分を覆うようにレジストマスク３２０を施す。その後、ドライエッチングを行って誘電体膜３１４のうち第２凹部３０９の底面を覆う部分を除去し、第２導電膜３１１の底面を露出させる。このとき、ドライエッチングにより誘電体膜３１４の膜厚が上へ行くほど薄くなることは、上記実施形態１で記載した通りである。これにより、図１９に示すようになる。
【００４０】
次に、図２０に示すように、容量絶縁膜３１２の底面および壁面と、第２導電膜３１１の底面および誘電体膜３１４の壁面とに、スパッタ法や MOCVD 法等を用いて、Pt，Ir，IrO2 等の貴金属材料からなる導電膜を形成する。これにより、容量素子３２１における上部電極３１３と、接合構造体３３１における第１導電膜３１５が形成される。これにより、上部電極３１３は、第１導電膜３１５、第２導電膜３１１および第１コンタクトプラグ３０６を介して、第２不純物拡散層３０３に接続される。
【００４１】
その後、不図示であるが、上記実施形態１に記載の方法に従って第３層間絶縁膜３２２を形成し、第３層間絶縁膜３２２の上に上部水素バリア膜３２６を形成する。これにより、本実施形態にかかる半導体装置が形成される。
【００４２】
本実施形態によれば、容量素子の上部電極が、第１コンタクトプラグを介して半導体基板に接続され、さらに第３コンタクトプラグを介して上部配線と接続されているため、第３層間絶縁膜及び上部水素バリア膜を貫通し、上部配線と接続する部材を新たに設ける必要がない。つまり、上部水素バリア膜を破ることがないので、容量素子の上方から浸入する水素を効率よく阻止することができる。
【００４３】
また、本発明の半導体装置では、上部電極を半導体基板に接続する構造とキャパシタとが同時に形成されると好ましい。これにより、本発明の半導体装置は、従来の半導体装置を製造する工程に対して追加される工程数を最小限とすることができる。
【００４４】
（第１の変形例）
図２１および図２２は、本実施形態における第１の変形例にかかる半導体装置の製造方法の一部の工程を示す工程断面図である。
【００４５】
本変形例は、上記実施形態２における図１８に示す工程において、塩素系ガスを用いてドライエッチングを行い誘電体膜３１４の底面を除去した後、ドライエッチングをさらに続ける点が実施形態２とは異なる。これにより、図２１に示すように、第１酸素バリア膜３２５の一部分がエッチングされて、第１酸素バリア膜３２５のその一部分が誘電体膜３１４の壁面に付着する。
【００４６】
塩素系ガスは貴金属系材料により形成された第２導電膜３１１に対して選択比が小さいので第２導電膜３１１もエッチングされてしまうということは、すでに上記実施形態１に記載した通りである。しかし、貴金属系材料は、不揮発性が低いので、特に底面部分をエッチングするとエッチングにより除去された物質が側壁部分に付着するという特徴を有している。そのため、この特徴を応用すれば、誘電体膜３１４の底面部分をエッチングできると同時に、誘電体膜３１４の側壁の上に貴金属材料（第１酸素バリア膜３２５の材料）を付着させることができる。
【００４７】
このエッチングの後の工程でスパッタ法を用いて第１導電膜３１５を形成する場合に、スパッタ法では凹部に対してステップカバレッジ（凹部上部における誘電体膜３１４の膜厚と凹部下部における誘電体膜３１４の膜厚との差）が大きく、凹部下部では誘電体膜３１４の膜厚が薄くなって断線してしまう。しかし、本実施形態のように誘電体膜３１４をエッチングする際に、第１酸素バリア膜３２５の材料をスパッタして誘電体膜３１４の壁面に再付着させることにより、再付着物質３２７が第２凹部３０９の底面付近の側壁に付着し、第２凹部３０９の底面付近の側壁における導電膜の膜厚を実効的に厚くすることができる。その結果、後に形成される第１導電膜３１５の断線を抑制することができる。
【００４８】
その後、上部電極３１３および第１導電膜３１５を設ける。
【００４９】
その後の工程は、上記実施形態１と同様であるので、説明を省略する。
【産業上の利用可能性】
【００５０】
以上説明したように、本発明は、立体スタック型の強誘電体メモリを形成するのに有用な技術である。
【図面の簡単な説明】
【００５１】
【図１】本発明の実施形態１にかかる半導体装置の構成を示す要部断面図
【図２】本発明の実施形態１にかかる半導体装置の製造方法の一工程を示す工程断面図
【図３】本発明の実施形態１にかかる半導体装置の製造方法の別の一工程を示す工程断面図
【図４】本発明の実施形態１にかかる半導体装置の製造方法のまた別の一工程を示す工程断面図
【図５】本発明の実施形態１にかかる半導体装置の製造方法のまた別の一工程を示す工程断面図
【図６】本発明の実施形態１にかかる半導体装置の製造方法のまた別の一工程を示す工程断面図
【図７】本発明の実施形態１にかかる半導体装置の製造方法のまた別の一工程を示す工程断面図
【図８】本発明の実施形態１にかかる半導体装置の製造方法のまた別の一工程を示す工程断面図
【図９】本発明の実施形態１にかかる半導体装置の製造方法のまた別の一工程を示す工程断面図
【図１０】本発明の実施形態１にかかる半導体装置の製造方法のまた別の一工程を示す工程断面図
【図１１】本発明の実施形態２にかかる半導体装置の構成を示す要部断面図
【図１２】本発明の実施形態２にかかる半導体装置の製造方法の一工程を示す工程断面図
【図１３】本発明の実施形態２にかかる半導体装置の製造方法の別の一工程を示す工程断面図
【図１４】本発明の実施形態２にかかる半導体装置の製造方法のまた別の一工程を示す工程断面図
【図１５】本発明の実施形態２にかかる半導体装置の製造方法のまた別の一工程を示す工程断面図
【図１６】本発明の実施形態２にかかる半導体装置の製造方法のまた別の一工程を示す工程断面図
【図１７】本発明の実施形態２にかかる半導体装置の製造方法のまた別の一工程を示す工程断面図
【図１８】本発明の実施形態２にかかる半導体装置の製造方法のまた別の一工程を示す工程断面図
【図１９】本発明の実施形態２にかかる半導体装置の製造方法のまた別の一工程を示す工程断面図
【図２０】本発明の実施形態２にかかる半導体装置の製造方法のまた別の一工程を示す工程断面図
【図２１】本発明の実施形態２の変形例にかかる半導体装置の製造方法の一工程を示す工程断面図
【図２２】本発明の実施形態２の変形例にかかる半導体装置の製造方法の別の一工程を示す工程断面図
【図２３】従来の立体スタック型キャパシタの要部断面図
【符号の説明】
【００５２】
３０４ 第１層間絶縁膜
３０５ 第２コンタクトプラグ
３０６ 第１コンタクトプラグ
３０７ 第２層間絶縁膜
３０８ 第１凹部
３０９ 第２凹部
３１０ 下部電極
３１１ 第２導電膜
３１２ 容量絶縁膜
３１３ 上部電極
３１４ 誘電体膜
３１５ 第１導電膜
３１７ 第３コンタクトプラグ
３１８ 上部配線
３２１ 容量素子
３２３ 下部水素バリア膜
３２４ 第２酸素バリア膜
３２５ 第１酸素バリア膜
３２６ 上部水素バリア膜
３３１  接合構造体
【図１】
2008159851.tif 000003
【図２】
2008159851.tif 000004
【図３】
2008159851.tif 000005
【図４】
2008159851.tif 000006
【図５】
2008159851.tif 000007
【図６】
2008159851.tif 000008
【図７】
2008159851.tif 000009
【図８】
2008159851.tif 000010
【図９】
2008159851.tif 000011
【図１０】
2008159851.tif 000012
【図１１】
2008159851.tif 000013
【図１２】
2008159851.tif 000014
【図１３】
2008159851.tif 000015
【図１４】
2008159851.tif 000016
【図１５】
2008159851.tif 000017
【図１６】
2008159851.tif 000018
【図１７】
2008159851.tif 000019
【図１８】
2008159851.tif 000020
【図１９】
2008159851.tif 000021
【図２０】
2008159851.tif 000022
【図２１】
2008159851.tif 000023
【図２２】
2008159851.tif 000024
【図２３】
2008159851.tif 000025