(57)【要約】【課題】走査線駆動回路を単チャネル素子で構成し、コストを低減する。【解決手段】シフトレジスタ回路は、第１シフトパルスを生成する複数のシフトパルス生成回路を有し、前記走査電圧生成回路は、複数の基本回路を有し、前記走査電圧生成回路の前記各基本回路には、前記シフトレジスタ回路の所定のシフトパルス生成回路で生成された第１シフトパルスと、走査線用クロックとが入力され、前記走査電圧生成回路の前記基本回路は、第１の電極に前記所定のシフトパルス生成回路で生成された第１シフトパルスが入力され、制御電極に第１電源電圧が入力される第１のトランジスタと、制御電極が前記第１のトランジスタの第２の電極に接続されるとともに、第１の電極に前記走査線用クロックが入力され、第２の電極が走査電圧出力端子に接続される第２のトランジスタとを有し、前記各基本回路は、前記第１シフトパルスが入力された期間内に、前記走査線用クロックに同期した選択走査電圧を、前記走査電圧出力端子から出力する。【選択図】図１
2008309922.tif 000002
【特許請求の範囲】
【請求項１】
複数の画素と、
前記複数の画素に走査電圧を供給する複数の走査線と、
走査線駆動回路とを備える表示装置であって、
前記走査線駆動回路は、シフトレジスタ回路と、走査電圧を生成する走査電圧生成回路とを備え、
前記シフトレジスタ回路は、第１シフトパルスを生成する複数のシフトパルス生成回路を有し、
前記走査電圧生成回路は、複数の基本回路を有し、
前記走査電圧生成回路の前記各基本回路には、前記シフトレジスタ回路の対応するシフトパルス生成回路で生成された第１シフトパルスと、走査線用クロックとが入力され、
前記走査電圧生成回路の前記基本回路は、第１の電極に前記シフトレジスタ回路の対応するシフトパルス生成回路で生成された第１シフトパルスが入力され、制御電極に第１電源電圧が入力される第１のトランジスタと、
制御電極が前記第１のトランジスタの第２の電極に接続されるとともに、第１の電極に前記走査線用クロックが入力され、第２の電極が走査電圧出力端子に接続される第２のトランジスタとを有し、
前記各基本回路は、前記入力された前記第１シフトパルスが第１電圧レベルの時に、前記走査線用クロックに同期した選択走査電圧を、前記走査電圧出力端子から出力することを特徴とする表示装置。
【請求項２】
前記第２のトランジスタの制御電極と第２の電極との間に、第１コンデンサを有することを特徴とする請求項１に記載の表示装置。
【請求項３】
前記シフトレジスタ回路の各シフトパルス生成回路は、前記第１シフトパルスとは位相が異なる第２シフトパルスを生成し、
前記走査電圧生成回路の前記基本回路は、制御電極に前記シフトレジスタ回路の対応するシフトパルス生成回路で生成された第２シフトパルスが入力されるとともに、第１の電極に、前記第１電源電圧とは電圧レベルが異なる第２電源電圧が入力され、第２の電極が前記走査電圧出力端子に接続される第３のトランジスタと、
前記第３のトランジスタの制御電極と、前記第３のトランジスタの前記第１の電極との間に接続される第２コンデンサとを有し、
前記各基本回路は、前記入力された前記第２シフトパルスが第１電圧レベルの時に、前記走査電圧出力端子の電位を前記第２電源電圧の電圧レベルに保持することを特徴とする請求項１または請求項２に記載の表示装置。
【請求項４】
前記走査線駆動回路は、前記走査電圧生成回路の各基本回路から出力される共通電極駆動用パルスに基づき各共通電極に、第１共通電圧、あるいは、前記第１共通電圧とは電圧レベルが異なる第２共通電圧を出力する共通電圧生成回路を備え、
前記走査電圧生成回路の前記基本回路は、制御電極が前記第２のトランジスタの制御電極に接続されるとともに、第１の電極が前記第２のトランジスタの第１の電極に接続され、第２の電極が共通電極駆動用パルス出力端子に接続される第４のトランジスタを有し、
前記各基本回路は、前記入力された前記第１シフトパルスが第１電圧レベルの時に、前記走査線用クロックに同期した共通電極駆動用パルスを、前記共通電極駆動用パルス出力端子から出力することを特徴とする請求項１ないし請求項３のいずれか１項に記載の表示装置。
【請求項５】
前記走査電圧生成回路の前記基本回路は、制御電極が前記第３のトランジスタの制御電極に接続されるとともに、第１の電極が前記第３のトランジスタの第１の電極に接続され、第２の電極が前記共通電極駆動用パルス出力端子に接続される第５のトランジスタを有し、
前記各基本回路は、前記入力された前記第２シフトパルスが第１電圧レベルの時に、前記共通電極駆動用パルス出力端子の電位を前記第２電源電圧の電圧レベルに保持することを特徴とする請求項４に記載の表示装置。
【請求項６】
前記第１シフトパルスの立ち上がり時点（あるいは、立ち下がり時点）と、前記第２シフトパルスの立ち下がり時点（あるいは、立ち上がり時点）とが一致し、
前記第１シフトパルスの立ち下がり時点（あるいは、立ち上がり時点）と、前記第２シフトパルスの立ち上がり時点（あるいは、立ち下がり時点）とは異なることを特徴とする請求項３に記載の表示装置。
【請求項７】
ｎを２以上の整数とするとき、前記シフトレジスタ回路の各シフトパルス生成回路に対して、前記走査電圧生成回路のｎ個の基本回路が配置され、
前記走査電圧生成回路の前記ｎ個の基本回路に対して、それぞれ１番目ないしｎ番目の走査線用クロックが入力されることを特徴とする請求項１ないし請求項６のいずれか１項に記載の表示装置。
【請求項８】
前記１番目ないしｎ番目の走査線用クロックは、位相が互いに異なるパルスであり、
前記走査電圧生成回路の前記ｎ個の基本回路は、前記ｎ個の基本回路に対応するｎ本の前記走査線に、それぞれ順番に選択走査電圧を出力することを特徴とする請求項７に記載の表示装置。
【請求項９】
前記１番目ないしｎ番目の走査線用クロックは、同一位相のパルスであり、
前記走査電圧生成回路の前記ｎ個の基本回路は、前記ｎ個の基本回路に対応するｎ本の前記走査線に、同時に選択走査電圧を出力することを特徴とする請求項７に記載の表示装置。
【請求項１０】
ｎを２以上の整数とするとき、前記シフトレジスタ回路の各シフトパルス生成回路に対して、前記走査電圧生成回路のｎ個の基本回路とｎ個の前記共通電圧生成回路が配置され、
前記走査電圧生成回路の前記ｎ個の基本回路に対して、それぞれ１番目ないしｎ番目の走査線用クロックが入力され、
前記ｎ個の前記共通電圧生成回路に対して、それぞれ１番目ないしｎ番目の交流化信号が入力され、
ｎ番目の前記共通電圧生成回路は、前記走査電圧生成回路のｎ番目の基本回路から出力される前記共通電極駆動用パルスに基づき、ｎ番目の前記交流化信号を取り込む回路Ｃ１と、前記回路Ｃ１で取り込んだ前記交流化信号に基づき、前記ｎ番目の前記共通電圧生成回路に対応する共通電極に対して前記第１共通電圧、あるいは前記第２共通電圧を出力する回路Ｃ２とを有することを特徴とする請求項４または請求項５に記載の表示装置。
【請求項１１】
前記１番目ないしｎ番目の走査線用クロックは、位相が互いに異なるパルスであり、
前記走査電圧生成回路の前記ｎ個の基本回路は、前記ｎ個の基本回路に対応するｎ本の前記走査線に、それぞれ順番に選択走査電圧を出力し、
１番目ないしｎ番目の前記交流化信号は、位相が互いに異なる信号であり、
ｎ個の前記共通電圧生成回路は、前記各共通電極に対して、それぞれ交互に前記第１共通電圧と前記第２共通電圧を出力することを特徴とする請求項１０に記載の表示装置。
【請求項１２】
前記１番目ないしｎ番目の走査線用クロックは、同一位相のパルスであり、
前記走査電圧生成回路の前記ｎ個の基本回路は、前記ｎ個の基本回路に対応するｎ本の前記走査線に、同時に選択走査電圧を出力し、
１番目ないしｎ番目の前記交流化信号は、位相が互いに異なる信号であり、
ｎ個の前記共通電圧生成回路は、前記各共通電極に対して、それぞれｎ個の共通電極毎に前記第１共通電圧と前記第２共通電圧を出力することを特徴とする請求項１０に記載の表示装置。
【請求項１３】
１番目ないしｎ番目の前記交流化信号は、位相が互いに異なる信号であり、かつ、１番目ないしｎ番目の前記交流化信号は、周期が異なる少なくとも１つの信号を含み、
ｎ個の前記共通電圧生成回路は、前記各共通電極に対して、１フレーム毎に、前記第１共通電圧と前記第２共通電圧を交互に出力することを特徴とする請求項１０に記載の表示装置。
【請求項１４】
複数の画素と、
前記複数の画素に走査電圧を供給する複数の走査線と、
走査線駆動回路とを備える表示装置であって、
前記走査線駆動回路は、シフトレジスタ回路と、走査電圧を生成する走査電圧生成回路とを備え、
前記シフトレジスタ回路は、第１シフトパルスを生成する複数のシフトパルス生成回路を有し、
前記走査電圧生成回路は、複数の基本回路を有し、
前記走査電圧生成回路の前記各基本回路には、前記シフトレジスタ回路の対応するシフトパルス生成回路で生成された第１シフトパルスと、走査線用クロックとが入力され、
前記走査電圧生成回路の前記各基本回路は、前記シフトレジスタ回路の対応するシフトパルス生成回路で生成された第１シフトパルスが第１電圧レベルの時に、前記走査線用クロックを取り込み、前記走査線用クロックに同期した選択走査電圧を、走査電圧出力端子から出力する第１の回路と、
前記シフトレジスタ回路の対応するシフトパルス生成回路で生成された第１シフトパルスが第１電圧レベルの時に、前記走査線用クロックを取り込み、前記走査線用クロックに同期した共通電極駆動用パルスを、共通電極駆動用パルス出力端子から出力する第２の回路とを有することを特徴とする表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置に係り、特に、走査線の複数同時駆動と線順次駆動とを切り替えることが可能な表示装置に関する。
【背景技術】
【０００２】
ＴＦＴ（Thin Film Transistor）方式の液晶表示モジュールは、ノート型パーソナルコンピュータ等の表示装置として広く使用されている。特に、小型の液晶表示パネルを備える液晶表示モジュールは、例えば、携帯電話機などの常時携帯される携帯機器の表示装置として使用される。
このような携帯機器に使用される液晶表示モジュールにおいて、解像度がＶＧＡ（６４０×３×４８０）の液晶表示パネルを使用する場合、表示内容が、ＱＶＧＡ（３２０×３×２４０）の解像度で充分であったとしても、動作時のクロック周波数の高いＶＧＡの解像度で表示する必要があるので、無駄な電力が消費されるという問題点があった。
そのため、ＶＧＡの解像度と、ＱＶＧＡの解像度に対応した駆動方式を選択できる走査線駆動回路を備えた液晶表示装置が、例えば、下記特許文献１に記載されている。
【０００３】
なお、本願発明に関連する先行技術文献としては以下のものがある。
【特許文献１】特開２００４−２５２０９２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、前述の特許文献１に記載されている走査線駆動回路は、ＣＭＯＳ回路で構成されるが、ＣＭＯＳ回路は、製造プロセスが増加し、コストが上昇するという問題点がある。
本発明は、前記従来技術の問題点を解決するためになされたものであり、本発明の目的は、表示装置において、走査線駆動回路を単チャネル素子で構成し、コストを低減することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかにする。
【課題を解決するための手段】
【０００５】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記の通りである。
（１）複数の画素と、前記複数の画素に走査電圧を供給する複数の走査線と、走査線駆動回路とを備える表示装置であって、前記走査線駆動回路は、シフトレジスタ回路と、走査電圧を生成する走査電圧生成回路とを備え、前記シフトレジスタ回路は、第１シフトパルスを生成する複数のシフトパルス生成回路を有し、前記走査電圧生成回路は、複数の基本回路を有し、前記走査電圧生成回路の前記各基本回路には、前記シフトレジスタ回路の対応するシフトパルス生成回路で生成された第１シフトパルスと、走査線用クロックとが入力され、前記走査電圧生成回路の前記基本回路は、第１の電極に前記シフトレジスタ回路の対応するシフトパルス生成回路で生成された第１シフトパルスが入力され、制御電極に第１電源電圧が入力される第１のトランジスタと、制御電極が前記第１のトランジスタの第２の電極に接続されるとともに、第１の電極に前記走査線用クロックが入力され、第２の電極が走査電圧出力端子に接続される第２のトランジスタとを有し、前記各基本回路は、前記入力された前記第１シフトパルスが第１電圧レベルの時に、前記走査線用クロックに同期した選択走査電圧を、前記走査電圧出（２）（１）において、前記第２のトランジスタの制御電極と第２の電極との間に、第１コンデンサを有する。
【０００６】
（３）（１）または（２）において、前記シフトレジスタ回路の各シフトパルス生成回路は、前記第１シフトパルスとは位相が異なる第２シフトパルスを生成し、前記走査電圧生成回路の前記基本回路は、制御電極に前記シフトレジスタ回路の対応するシフトパルス生成回路で生成された第２シフトパルスが入力されるとともに、第１の電極に、前記第１電源電圧とは電圧レベルが異なる第２電源電圧が入力され、第２の電極が前記走査電圧出力端子に接続される第３のトランジスタと、前記第３のトランジスタの制御電極と、前記第３のトランジスタの前記第１の電極との間に接続される第２コンデンサとを有し、前記各基本回路は、前記入力された前記第２シフトパルスが第１電圧レベルの時に、前記走査電圧出力端子の電位を前記第２電源電圧の電圧レベルに保持する。
（４）（１）ないし（３）の何れかにおいて、前記走査線駆動回路は、前記走査電圧生成回路の各基本回路から出力される共通電極駆動用パルスに基づき各共通電極に、第１共通電圧、あるいは、前記第１共通電圧とは電圧レベルが異なる第２共通電圧を出力する共通電圧生成回路を備え、前記走査電圧生成回路の前記基本回路は、制御電極が前記第２のトランジスタの制御電極に接続されるとともに、第１の電極が前記第２のトランジスタの第１の電極に接続され、第２の電極が共通電極駆動用パルス出力端子に接続される第４のトランジスタを有し、前記各基本回路は、前記入力された前記第１シフトパルスが第１電圧レベルの時に、前記走査線用クロックに同期した共通電極駆動用パルスを、前記共通電極駆動用パルス出力端子から出力する。
（５）（４）において、前記走査電圧生成回路の前記基本回路は、制御電極が前記第３のトランジスタの制御電極に接続されるとともに、第１の電極が前記第３のトランジスタの第１の電極に接続され、第２の電極が前記共通電極駆動用パルス出力端子に接続される第５のトランジスタを有し、前記各基本回路は、前記入力された前記第２シフトパルスが第１電圧レベルの時に、前記共通電極駆動用パルス出力端子の電位を前記第２電源電圧の電圧レベルに保持する。
【０００７】
（６）（１）ないし（５）の何れかにおいて、ｎを２以上の整数とするとき、前記シフトレジスタ回路の各シフトパルス生成回路に対して、前記走査電圧生成回路のｎ個の基本回路が配置され、前記走査電圧生成回路の前記ｎ個の基本回路に対して、それぞれ１番目ないしｎ番目の走査線用クロックが入力される。
（７）（４）または（５）において、ｎを２以上の整数とするとき、前記シフトレジスタ回路の各シフトパルス生成回路に対して、前記走査電圧生成回路のｎ個の基本回路とｎ個の前記共通電圧生成回路が配置され、前記走査電圧生成回路の前記ｎ個の基本回路に対して、それぞれ１番目ないしｎ番目の走査線用クロックが入力され、前記ｎ個の前記共通電圧生成回路に対して、それぞれ１番目ないしｎ番目の交流化信号が入力され、ｎ番目の前記共通電圧生成回路は、前記走査電圧生成回路のｎ番目の基本回路から出力される前記共通電極駆動用パルスに基づき、ｎ番目の前記交流化信号を取り込む回路Ｃ１と、前記回路Ｃ１で取り込んだ前記交流化信号に基づき、前記ｎ番目の前記共通電圧生成回路に対応する共通電極に対して前記第１共通電圧、あるいは前記第２共通電圧を出力する回路Ｃ２とを有する。
（８）（１）ないし（７）の何れかにおいて、前記走査線用クロックの位相を変化させて、走査線の複数同時駆動と線順次駆動の切り替えを行う。
（９）（１）ないし（８）の何れかにおいて、前記交流化信号の位相あるいは周期を変化させて、１ライン反転交流化駆動方法とフレーム反転交流化駆動方法の切り替えを行う。
【発明の効果】
【０００８】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。
本発明の表示装置によれば、走査線駆動回路を単チャネル素子で構成したので、コストを低減することが可能となる。
【発明を実施するための最良の形態】
【０００９】
以下、図面を参照して本発明の実施例を詳細に説明する。
なお、実施例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
図１は、本発明の実施例のアクティブマトリクス型液晶表示モジュールの等価回路を示す回路図である。
図１に示すように、本実施例のアクティブマトリクス型液晶表示モジュールは、ＩＰＳ（In Plane Switching）型の液晶表示パネルを使用するアクティブマトリクス型液晶表示モジュールであり、液晶を介して互いに対向配置される一対の基板の一方の基板の液晶面に、ｘ方向に延びるｎ本のゲート線（Ｇ１,Ｇ２,...,Ｇｎ）と、ｘ方向に延びるｎ本のコモン線（共通電極ともいう）（ＣＭ１,ＣＭ２,...,ＣＭｎ）と、ｘ方向に交差しｙ方向に延びるｍ本のドレイン線（Ｙ１,Ｙ２,...,Ｙｍ）とを有する。
ゲート線（走査線ともいう）とドレイン線（映像線ともいう）とで囲まれた領域が画素領域であり、１つの画素領域には、ゲートがゲート線に、ドレイン（または、ソース）がドレイン線に、およびソース（または、ドレイン）が画素電極（ＰＸ）に接続される画素トランジスタ（ＴＦＴ）が設けられる。さらに、画素電極（ＰＸ）とコモン線（ＣＭ１,ＣＭ２,...,ＣＭｎ）との間には液晶容量（ＬＣ）と、保持容量（Ｃａｄｄ）とが設けられる。
各ゲート線（Ｇ１,Ｇ２,...,Ｇｎ）は、垂直駆動回路（本発明の走査線駆動回路）（ＸＤＶ）に接続され、垂直駆動回路（ＸＤＶ）は、選択走査信号を、Ｘ１からＸｎ（あるいは、ＸｎからＸ１）のゲート線に向かって順次供給する。
各コモン線（ＣＭ１,ＣＭ２,...,ＣＭｎ）は、垂直駆動回路（ＸＤＶ）に接続され、垂直駆動回路（ＸＤＶ）は、選択走査信号と同じタイミングで、ＣＭ１からＣＭｎ（あるいは、ＣＭｎからＣＭ１）のコモン線に印加する電圧を、順次極性を切り替えて交流駆動する。
各ドレイン線（Ｙ１,Ｙ２,...,Ｙｍ）は、スイッチ素子（Ｓ１,Ｓ２,...,Ｓｍ）のドレイン（または、ソース）に接続される。
スイッチ素子（Ｓ１,Ｓ２,...,Ｓｍ）のソース（または、ドレイン）は、映像信号線（ＤＡＴＡ）に、ゲートは水平駆動回路（ＹＤＶ）に接続され、水平駆動回路（ＹＤＶ）は、Ｓ１からＳｍ（あるいは、ＳｍからＳ１）のスイッチ素子に向かって、順次スイッチ素子を走査する。
【００１０】
本発明は、図１に示す垂直駆動回路（ＸＤＶ）に関する。
図２は、図１に示す垂直駆動回路（ＸＤＶ）の概略構成を示すブロック図である。図２に示すように、図１に示す垂直駆動回路（ＸＤＶ）は、シフトレジスタ回路１０と、走査電圧生成回路１１と、共通電圧生成回路１２とを有する。
図２の回路Ａは、シフトレジスタ回路１０を構成する回路ユニットの１つであり、次段の回路へ順次信号を伝達する。
回路Ｂは、走査電圧生成回路１１を構成する回路ユニットの１つであり、各ゲート線（Ｇ１,Ｇ２,...,Ｇｎ）に対して選択走査電圧を出力し、画素トランジスタ（ＴＦＴ）のオン・オフを制御する。
回路Ｃは、共通電圧生成回路１２を構成する回路ユニットの１つであり、各コモン線（ＣＭ１,ＣＭ２,...,ＣＭｎ）に対して、正極性の共通電圧（ＶＣＯＭＨ）、あるいは、負極性の共通電圧（ＶＣＯＭＬ）を出力する。
なお、本明細書において、正極性の共通電圧（ＶＣＯＭＨ）の「正極性」とは、画素電極（ＰＸ）に印加される電圧よりも高電位側であることを意味しており、０Ｖよりも大きいか小さいかを問わない。同様に、負極性の共通電圧（ＶＣＯＭＬ）の「負極性」とは、画素電極（ＰＸ）に印加される電圧よりも低電位側であることを意味しており、０Ｖよりも大きいか小さいかを問わない。
図２に示すシフトレジスタ回路１０、走査電圧生成回路１１、および共通電圧生成回路１２の実際の回路構成を示す回路図を図３に示す。図３の点線で囲まれた領域が、それぞれ図２に示す３つの回路ユニット（Ａ，Ｂ，Ｃ）を表している。
【００１１】
図２に示すシフトレジスタ回路１０は、基本回路となる回路Ａが、ｎ段垂直方向に配列されて構成される。
図４は、図２に示すシフトレジスタ回路１０の基本回路となる回路Ａの回路構成を示す回路図である。また、図５は、図４の回路に入力される入力信号、クロック、図４の回路から出力されるシフトパルスの波形を示すタイミングチャートである。
図４において、ＶＦＬＭは、垂直スタートパルスであり、また、ＶＣＫＬ１，ＶＣＫＬ２のクロックは、シフトクロックである。なお、本実施例では、シフトクロック（ＶＣＫＬ２）は、奇数番目の回路Ａのノード（ａ４）に、シフトクロック（ＶＣＫＬ１）は、偶数番目の回路Ａのノード（ａ４）に入力される。
図４の垂直スタートパルス（ＶＦＬＭ）が入力されると、回路Ａのｎ型ＭＯＳトランジスタ（以下、単に、トランジスタという）（Ｔｒ１４，Ｔｒ１５）がオンとなり、ノード（ａ１）はＨｉｇｈレベル（以下、Ｈレベル）（即ち、ＶＤＤの電源電圧）となる。これにより、トランジスタ（Ｔｒ１，Ｔｒ２）がオンとなり、ノード（ａ２）は、一旦、Ｌｏｗレベル（以下、Ｌレベル）（即ち、ＶＤＤより低電位のＶＳＳの電源電圧）となる。
ここで、ノード（ａ１）の電圧は、前段のノード（ａ２）に電圧が印加されて、トランジスタ（Ｔｒ３，Ｔｒ４）がオンになるまで静電容量（Ｃｐ１）により保持される。なお、先頭の回路Ａのノード（ａ２）には、垂直スタートパルス（ＶＦＬＭ）が供給される。また、先頭の回路Ａのトランジスタ（Ｔｒ３，Ｔｒ４）のゲートにも、垂直スタートパルス（ＶＦＬＭ）が入力されるので、垂直スタートパルス（ＶＦＬＭ）が入力されると、先頭の回路Ａのノード（ａ１）はＬレベルとなる。
【００１２】
ノード（ａ２）に前段の回路Ａから出力された電圧（即ち、前段の回路Ａのトランジスタ（Ｔｒ８）から出力される電圧）が入力されると、トランジスタ（Ｔｒ３〜Ｔｒ５，Ｔｒ９〜Ｔｒ１１）がオンとなり、静電容量（Ｃｐ２）に電荷が蓄えられる。また、トランジスタ（Ｔｒ１０，Ｔｒ１１）がオンとなり、次段の回路Ａのノード（ａ５）をＬレベルとする。
さらに、トランジスタ（Ｔｒ３，Ｔｒ４）がオンとなり、回路Ａのノード（ａ１）は、Ｌレベルとなる。これにより、次段の回路Ａのトランジスタ（Ｔｒ１，Ｔｒ２）がオフとなるので、次段の回路Ａのノード（ａ２）はフローティング状態となる。
この状態で、例えば、図５の時刻（ｔ２）で、クロック（ＶＣＬＫ２）のＨレベルがノード（ａ４）に入力されると、トランジスタ（Ｔｒ５）はオン状態であるので、ノード（ａ３）に電圧が印加され、静電容量（Ｃｐ２）とトランジスタ（Ｔｒ６，Ｔｒ７，Ｔｒ８）のゲートとドレインに電圧が印加される。
次段の回路Ａのノード（ａ２）はフローティング状態であるので、ノード（ａ３）に電圧が印加されると静電容量（Ｃｐ２）の容量カップリングにより、ノード（ａ３）の電圧は昇圧される。
トランジスタ（Ｔｒ８）のようなダイオード接続されたトランジスタでは、ソースの電圧が、ドレインの電圧から閾値電圧（Ｖｔｈ）分減衰するので十分な電圧が得られないが、この昇圧により、次段の回路Ａのノード（ａ２）の電圧の減衰を防止することができる。
【００１３】
一方、ノード（ａ４）の電圧は、トランジスタ（Ｔｒ９）を経てノード（ａ５）に伝達され、トランジスタ（Ｔｒ１７，Ｔｒ１８）を経て、前段の出力端子（例えば、ＮＤ２の第２シフトパルスが出力される端子）に接続されるノード（ａ６）と、自段の出力端子（例えば、ＮＤ３の第１シフトパルスが出力される端子）に出力される。これにより、前段の出力端子からＨレベルのＮＤ２の第２シフトパルスと、自段の出力端子からＨレベルのＮＤ３の第１シフトパルスとが出力される。また、トランジスタ（Ｔｒ１２，Ｔｒ１３）がオンとなり、自段の出力端子（例えば、ＮＤ４の第２シフトパルスが出力される端子）から出力される第２シフトパルスがＬレベルとなる。
他方、トランジスタ（Ｔｒ６，Ｔｒ７）を介して、ノード（ａ３）の電圧が前段の回路Ａのトランジスタ（Ｔｒ１，Ｔｒ２）に印加されるので、前段の回路Ａのトランジスタ（Ｔｒ１，Ｔｒ２）がオンとなり前段の回路Ａのノード（ａ２）はＬレベルとなる。
これにより、前段の回路Ａのトランジスタ（Ｔｒ１０，Ｔｒ１１）がオフとなり、前段の回路Ａのトランジスタ（Ｔｒ１６）に、自段のノード（ａ５）の電圧が印加されるので、前段の回路Ａのトランジスタ（Ｔｒ１６）がオンとなり、前段の回路Ａの出力端子（例えば、ＮＤ１の第１シフトパルスが出力される端子）から出力される第１シフトパルスがＬレベルとなる。
前述した動作を各段の回路Ａで実行することにより、時刻（ｔ２，ｔ４，ｔ６,...）のタイミングで、第１シフトパルス（ＮＤ１，ＮＤ３，ＮＤ５,...）が出力される。また、第２シフトパルス（ＮＤ２，ＮＤ４，ＮＤ６,...）は次段の回路Ａが駆動すると出力されるため、第２シフトパルス（ＮＤ２，ＮＤ４，ＮＤ６,...）は、時刻（ｔ４，ｔ６，ｔ８,...）のタイミングで出力され、次フレームまで保持される。
【００１４】
本実施例では、ゲート線（Ｇ１,Ｇ２,...,Ｇｎ）の駆動方法と、交流化駆動方法を以下の（１）、（２）の方法から選択可能である。
（１）ゲート線順次駆動⇔複数ゲート線同時駆動
（２）１ライン反転交流化駆動方法⇔フレーム反転交流化駆動方法
それぞれの駆動方法は、図２に示す走査電圧生成回路１１と、共通電圧生成回路１２で切り替える。以下、各駆動方法について説明する。
（１）ゲート線順次駆動で、１ライン反転交流化駆動方法を採用する場合
図６は、図２に示す走査電圧生成回路１１の基本回路となる回路Ｂの回路構成を示す回路図である。また、図７は、図６の回路に入力される入力信号、クロック、図６の回路から出力される出力信号の波形を示すタイミングチャートである。
図６、図７において、ＧＣＬＫ１，ＧＣＬＫ２のクロックは走査線用クロックである。なお、走査線用クロック（ＧＣＬＫ１，ＧＣＬＫ２）と、第１シフトパルス（ＮＤ１，ＮＤ３，ＮＤ５,...）と、第２シフトパルス（ＮＤ２，ＮＤ４，ＮＤ６,...）のＨレベルは、ＶＤＤの電源電圧と同じ電位に設定する。
第１シフトパルス（ＮＤ１）の出力は、トランジスタ（Ｔｒ２０，Ｔｒ２１）を経て各ノード（ｂ１，ｂ２）に出力されるが、トランジスタ（Ｔｒ２０，Ｔｒ２１）の閾値電圧（Ｖｔｈ）分低下するので、トランジスタ（Ｔｒ２２〜Ｔｒ２５）を十分にオンできない。
本実施例では、トランジスタ（Ｔｒ２２〜Ｔｒ２５）のソースに、走査線用クロック（ＧＣＬＫ１，ＧＣＬＫ２）が印加されると、静電容量（Ｃｐ３，Ｃｐ４）の容量カップリングにより、ノード（ｂ１，ｂ２）の電圧が昇圧される。そして、ノード（ｂ１，ｂ２）の電圧が、ＮＤ１の第１シフトパルスと等しくなると、ソースとゲートの電圧が等しくなるために、トランジスタ（Ｔｒ２０，Ｔｒ２１）はオフ状態になり、ノード（ｂ１，ｂ２）はフローティングとなる。これにより、ノード（ｂ１，ｂ２）の電圧は、走査線用クロック（ＧＣＬＫ１，ＧＣＬＫ２）のＨレベルの電圧以上に昇圧される。
このように、本実施例では、ノード（ｂ１，ｂ２）の電圧は、走査線用クロック（ＧＣＬＫ１，ＧＣＬＫ２）のＨレベルの電圧以上に昇圧されるので、図７に示すように、トランジスタ（Ｔｒ２２〜Ｔｒ２５）を十分にオンにすることができる。なお、静電容量（Ｃｐ３，Ｃｐ４）に代えて、トランジスタ（Ｔｒ２２〜Ｔｒ２５）のゲート・ドレイン間の浮遊容量を使用することも可能である。
【００１５】
図７に示すタイミングで、走査線用クロック（ＧＣＬＫ１，ＧＣＬＫ１）が入力されると、回路Ｂ１と回路Ｂ２では、ＮＤ１の第１シフトパルスが出力されている期間のみ、クロック（ＧＣＬＫ１，ＧＣＬＫ１）の信号が、ノード（ｂ７〜ｂ１０）に出力される。
ノード（ｂ８）の電圧は、共通電圧生成回路１２に供給する共通電極駆動用パルス（Ｃ１）として、ノード（ｂ９）の電圧は、ゲート線（Ｇ１）に供給する選択走査電圧として、ノード（ｂ１０）の電圧は、共通電圧生成回路１２に供給する共通電極駆動用パルス（Ｃ２）として、図７に示すタイミングで各々出力される。
ゲート線（Ｇ１）に選択走査電圧が出力されると、ゲートが、ゲート線（Ｇ１）に接続される画素トランジスタ（ＴＦＴ）を１水平走査期間の間オンとする。ゲート線（Ｇ３）以降もこれと同様に動作する。
図７に示すように、ＮＤ２の第２シフトパルスが、ＮＤ３の第１シフトパルスと同じタイミングで出力されると、時刻ｔ３でトランジスタ（Ｔｒ２６〜Ｔｒ２９）がオンになり、ノード（ｂ７〜ｂ１０）がＬレベルとなる。この電圧は、静電容量（Ｃｐ５，Ｃｐ６）により、ノード（ａ５）に再び電圧が印加されるまで保持される。
以上の動作が回路Ｂの各段で行われ、ゲート線（Ｇ１〜Ｇ５）に選択走査電圧が、また、共通電圧生成回路１２に対して、Ｃ１〜Ｃ６の共通電極駆動用パルスが、図７に示すタイミングで出力される。
【００１６】
図８は、図２に示す共通電圧生成回路１２の基本回路となる回路Ｃの回路構成を示す回路図である。また、図９は、図８の回路に入力される入力信号、クロック、図８の回路から出力される出力信号の波形を示すタイミングチャートである。なお、図８、図９において、Ｍ１，Ｍ２は交流化信号である。
垂直スタートパルス（ＶＦＬＭ）が、共通電圧生成回路１２の回路Ｃ１に入力されると、トランジスタ（Ｔｒ３０〜Ｔｒ３３）がオンとなり、同時に、図９に示すように、トランジスタ（Ｔｒ３０〜Ｔｒ３３）がオンになるタイミングで、交流化信号（Ｍ１）がＨレベルになり、Ｈレベルの電圧が、トランジスタ（Ｔｒ３４〜Ｔｒ３６）のゲートに印加され、トランジスタ（Ｔｒ３４〜Ｔｒ３６）がオンとなる。
これにより、ノード（ｌ１）がＬレベルとなるので、トランジスタ（ＴＲ３９）がオフとなる。また、トランジスタ（Ｔｒ３６）がオンとなるので、ＶＣＯＭＨの電圧が、ＣＭ１のコモン線に出力される。
次に、走査電圧生成回路１１の基本回路となる回路Ｂ１から出力された共通電極駆動用パルス（Ｃ１）が、共通電圧生成回路１２の回路Ｃ２に入力されると、ノード（ｈ２）がＨレベルとなり、前段とは逆に、ＶＣＯＭＬの電圧が、ＣＭ２のコモン線に出力される。
次に、走査電圧生成回路１１の基本回路となる回路Ｂ２から出力された共通電極駆動用パルス（Ｃ２）が、共通電圧生成回路１２の回路Ｃ３に入力されると、ノード（ｌ３）がＨレベルとなり、前段とは逆に、ＶＣＯＭＨの電圧が、ＣＭ３のコモン線に出力される。同時に、共通電極駆動用パルス（Ｃ２）は、前々段の回路Ｃのノード（ｃ１）をＨレベルとする。
共通電圧生成回路１２の各段の回路Ｃのノード（ｈ）とノード（ｌ）は、図９に示すタイミングで、ＨレベルからＬレベル、あるいは、ＬレベルからＨレベルに変化する。ここで、ノード（ｌ１）は、Ｌレベルとなった後は、フローティング状態となるため、トランジスタ（Ｔｒ３６）の容量カップリングの影響で電圧が印加され、トランジスタ（Ｔｒ３７，Ｔｒ３８）が半オン状態になる。すると、トランジスタ（Ｔｒ３６）も半オフ状態となり、所望の電圧が得られない。
そのため、次々段の回路Ｃからノード（ｃ１）に電圧を印加することにより、静電容量（Ｃｐ７）で昇圧を行う。これにより、トランジスタ（Ｔｒ３６）のゲートにＶＤＤの電圧以上の電圧が印加されるので、トランジスタ（Ｔｒ３６）を十分にオンにすることができる。
このように、共通電極駆動用パルス（Ｃ１）で駆動を開始した回路Ｃ１は、共通電極駆動用パルス（Ｃ３）で、ＶＣＯＭＨの所望の共通電圧をコモン線に出力する。
【００１７】
図２に示したように、ｎ表示ライン上の画素電極（ＰＸ）に映像電圧を入力するために、ｎ表示ラインのゲート線に出力される選択走査電圧は、（ｎ＋１）段目の回路Ｂ（ｎ＋１）から出力され、同時に、（ｎ＋２）段目の回路Ｃ（ｎ＋２）を駆動し、ｎ段目の回路Ｃｎから共通電圧を出力する。
ゲート電圧と共通電圧が出力されるタイミングを図１０に示す。ゲート電圧と、共通電圧とが同時に画素電極（ＰＸ）に印加されないため、ノード（ｈ）或いはノード（ｌ）がフローティング状態にある期間中には、所望の駆動電圧が液晶に印加されず、図中の矢印のタイミングで、液晶に所望の駆動電圧が印加される。
液晶表示パネルの解像度がＶＧＡ（６４０×３×４８０）、即ち、表示ラインが４８０本の場合で、１ライン反転交流化駆動方法を採用する場合の、垂直スタートパルス（ＶＦＬＭ）、シフトクロック（ＶＣＬＫ１，ＶＣＬＫ２）、走査線用クロック（ＧＣＬＫ１，ＧＣＬＫ２）、および交流化信号（Ｍ１，Ｍ２）の波形を図１１に示す。
図１１から分かるように、交流化信号（Ｍ１，Ｍ２）は、フレーム毎に反転させる。図１２は、ゲート線に印加される選択走査電圧と、コモン線に印加される共通電圧を表しており、図１２から分かるように、コモン線毎に、ＶＣＯＭＨの共通電圧と、ＶＣＯＭＬの共通電圧が交互に印加されることが分かる。
【００１８】
（２）ゲート線順次駆動で、フレーム反転交流化駆動方法を採用する場合
この駆動方法の場合には、交流化信号（Ｍ１，Ｍ２）として、図１３に示すような信号を入力する。常に、交流化信号（Ｍ１）から、共通電圧生成回路１２の各段の回路Ｃのノード（ｈ）に、Ｈレベルの電圧が印加されるため、図１４に示すように、全ゲート線に対して、ＶＣＯＭＨの共通電圧のみが出力される。
次フレームでは、交流化信号（Ｍ１）と、交流化信号（Ｍ２）の位相を反転させて、全ゲート線に対して、ＶＣＯＭＬの共通電圧のみを出力する。
（３）複数ゲート線同時駆動で、１ライン反転交流化駆動方法を採用する場合
この駆動方法の場合には、走査線用クロック（ＧＣＬＫ１，ＧＣＬＫ２）と交流化信号（Ｍ１，Ｍ２）として、図１５に示すようなクロックと信号を入力する。
走査線用クロック（ＧＣＬＫ１）と、走査線用クロック（ＧＣＬＫ２）とを同一位相のクロックにすると、図６に示す回路において、第１シフトパルス（ＮＤ３）が入力されると、トランジスタ（Ｔｒ２０，Ｔｒ２１）が同時にオンされ、第１シフトパルス（ＮＤ３）が入力される２つの回路Ｂ（回路Ｂ３、回路Ｂ４）から同じタイミングで、ゲート線（Ｇ２）に対する選択走査電圧と、ゲート線（Ｇ３）に対する選択走査電圧と、共通電極駆動用パルス（Ｃ３）と、共通電極駆動用パルス（Ｃ４）とが出力される。
交流化信号（Ｍ１）も、図１５に示すような信号が入力されるため、２つの共通電極駆動用パルス（例えば、Ｃ１と、Ｃ２の共通電極駆動用パルス）、コモン線（Ｃ２）と、コモン（Ｃ３）に、同時にＶＣＯＭＨの共通電圧が出力される。
次フレームでは、交流化信号（Ｍ１）と、交流化信号（Ｍ２）の位相を反転させて、コモン線（Ｃ２）と、コモン（Ｃ３）に、同時にＶＣＯＭＬの共通電圧が出力される。図１６に示すように、コモン線は、２本毎に、ＶＣＯＭＨの共通電圧と、ＶＣＯＭＬの共通電圧が交互に出力される。
【００１９】
（４）複数ゲート線同時駆動で、フレーム反転交流化駆動方法を採用する場合
この駆動方法の場合には、走査線用クロック（ＧＣＬＫ１，ＧＣＬＫ２）と交流化信号（Ｍ１，Ｍ２）として、図１７に示すようなクロックと信号を入力する。
走査線用クロック（ＧＣＬＫ１）と、走査線用クロック（ＧＣＬＫ２）とが同一位相のクロックで、常に交流化信号（Ｍ１）からＨレベルの電圧が、ノード（ｈ）に印加されるため、図１８に示すように全コモン線において、ＶＣＯＭＨの共通電圧のみが、コモン線２本同時に出力される。
次フレームでは、交流化信号（Ｍ１）と交流化信号（Ｍ２）の位相を反転させて、全コモン線において、ＶＣＯＭＬの共通電圧のみを、コモン線２本同時に出力する。
なお、前述の説明では、シフトレジスタ回路１０の回路Ａに対して、走査電圧生成回路１１の２つの回路Ｂを接続しているが、３つ或いは４つ接続すれば、３表示ライン、あるいは４表示ライン同時切り替えも可能である。
シフトレジスタ回路１０の回路Ａに対して、走査電圧生成回路１１の３つの回路Ｂを接続する場合には、ＧＣＬＫ３の走査線用クロックと、Ｍ３の交流化信号を追加して、走査線用クロック（ＧＣＬＫ１，ＧＣＬＫ２，ＧＣＬＫ３）と交流化信号（Ｍ１，Ｍ２，Ｍ３）として、図１９に示すようなクロックと信号を入力する。この応用例としては、トリプルビュー等のパネルで全画面同一表示と３画面同時表示の切り替え可能である。
なお、前述の説明では、垂直駆動回路を、ｎ型の薄膜トランジスタで構成した場合について説明したが、本実施例は、ｎ型の薄膜トランジスタからなるＭＯＳ単チャネル構成だけではなく、ｐ型の薄膜トランジスタからなるｐＭＯＳ単チャネルでも構成可能である。この場合、ＶＳＳの基準電圧がＨレベルとなり、論理が反転する。
さらに、前述の説明では、トランジスタとして、ＭＯＳ（Metal Oxide Semiconductor）型のＴＦＴを使用した場合について説明したが、一般のＭＯＳ−ＦＦＴ、あるいは、ＭＩＳ（Metal Insulator Semiconductor）型のＦＥＴ等も使用可能である。
【００２０】
以上説明したように、本実施例の垂直駆動回路によれば、ｎ型あるいはｐ型の単チャネル素子で回路を構成することができるため、前述の特許文献１に記載されているように、ＣＭＯＳ回路で走査線駆動回路を構成する場合に比して、製造プロセスを短縮することができるので、コストを低減することが可能となる。
また、本実施例では、ｎ個（例えば、２個）の走査線用クロックの位相を変化させることにより、ゲート線の複数同時駆動と線順次駆動を切り替えることが可能となる。さらに、ｎ個（例えば、２個）の交流化信号の位相を変化させることにより、１ライン反転交流化駆動方法とフレーム反転交流化駆動方法を切り替えることが可能となる。
このように、本実施例の垂直駆動回路は、複数の駆動方式（例えば、ＶＧＡの解像度に対応した駆動方式と、ＱＶＧＡに対応した駆動方式）を選択することができるので、本実施例の垂直駆動回路は、多種の液晶表示パネルに適用可能である。これにより、汎用性を高め、製造プロセスを統一でき、品質や歩留の向上に貢献することが可能である。
なお、前述の説明では、本発明をＩＰＳ型の液晶表示パネルを使用する液晶表示モジュールに適用した実施例について説明したが、本発明はこれに限定されるものではなく、ＶＧＡ等の縦電界方式の液晶表示パネルを使用する液晶表示モジュールにも適用可能である。さらに、前述の説明では、本発明を液晶表示モジュールに適用した実施例について説明したが、本発明はこれに限定されるものではなく、例えば、有機ＥＬ素子などを使用するＥＬ表示装置にも適用可能であることはいうまでもない。
以上、本発明者によってなされた発明を、前記実施例に基づき具体的に説明したが、本
発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【図面の簡単な説明】
【００２１】
【図１】本発明の実施例のアクティブマトリクス型液晶表示モジュールの等価回路を示す回路図である。
【図２】図１に示す垂直駆動回路（ＸＤＶ）の概略構成を示すブロック図である。
【図３】図２に示すシフトレジスタ回路、走査電圧生成回路、および共通電圧生成回路の実際の回路構成を示す回路図である。
【図４】図２に示すシフトレジスタ回路１０の基本回路となる回路Ａの回路構成を示す回路図である。
【図５】図４の回路に入力される入力信号、クロック、図４の回路から出力されるシフトパルスの波形を示すタイミングチャートである。
【図６】図２に示す走査電圧生成回路１１の基本回路となる回路Ｂの回路構成を示す回路図である。
【図７】図６の回路に入力される入力信号、クロック、図６の回路から出力される出力信号の波形を示すタイミングチャートである。
【図８】図２に示す共通電圧生成回路１２の基本回路となる回路Ｃの回路構成を示す回路図である。
【図９】図８の回路に入力される入力信号、クロック、図８の回路から出力される出力信号の波形を示すタイミングチャートである。
【図１０】本発明の実施例において、ゲート電圧と共通電圧が出力されるタイミングを示す図である。
【図１１】ゲート線順次駆動で、１ライン反転交流化駆動方法を採用する場合の、垂直スタートパルス（ＶＦＬＭ）、シフトクロック（ＶＣＫＬ１，ＶＣＫＬ２）、走査線用クロック（ＧＣＬＫ１，ＧＣＬＫ２）、および交流化信号（Ｍ１，Ｍ２）の波形を示す図である。
【図１２】ゲート線順次駆動で、１ライン反転交流化駆動方法を採用する場合に、ゲート線に印加される選択走査電圧と、コモン線に印加される共通電圧を表す図である。
【図１３】ゲート線順次駆動で、フレーム反転交流化駆動方法を採用する場合の、垂直スタートパルス（ＶＦＬＭ）、シフトクロック（ＶＣＫＬ１，ＶＣＫＬ２）、走査線用クロック（ＧＣＬＫ１，ＧＣＬＫ２）、および交流化信号（Ｍ１，Ｍ２）の波形を示す図である。
【図１４】ゲート線順次駆動で、フレーム反転交流化駆動方法を採用する場合に、ゲート線に印加される選択走査電圧と、コモン線に印加される共通電圧を表す図である。
【図１５】複数ゲート線同時駆動で、１ライン反転交流化駆動方法を採用する場合の、垂直スタートパルス（ＶＦＬＭ）、シフトクロック（ＶＣＫＬ１，ＶＣＫＬ２）、走査線用クロック（ＧＣＬＫ１，ＧＣＬＫ２）、および交流化信号（Ｍ１，Ｍ２）の波形を示す図である。
【図１６】ゲート線順次駆動で、フレーム反転交流化駆動方法を採用する場合に、ゲート線に印加される選択走査電圧と、コモン線に印加される共通電圧を表す図である。
【図１７】複数ゲート線同時駆動で、１ライン反転交流化駆動方法を採用する場合の、垂直スタートパルス（ＶＦＬＭ）、シフトクロック（ＶＣＫＬ１，ＶＣＫＬ２）、走査線用クロック（ＧＣＬＫ１，ＧＣＬＫ２）、および交流化信号（Ｍ１，Ｍ２）の波形を示す図である。
【図１８】複数ゲート線同時駆動で、フレーム反転交流化駆動方法を採用する場合に、ゲート線に印加される選択走査電圧と、コモン線に印加される共通電圧を表す図である。
【図１９】図２に示すシフトレジスタ回路の回路Ａに対して、走査電圧生成回路の３つの回路Ｂを接続する場合の、走査線用クロック（ＧＣＬＫ１，ＧＣＬＫ２，ＧＣＬＫ３）と交流化信号（Ｍ１，Ｍ２，Ｍ３）の波形を示す図である。
【符号の説明】
【００２２】
１０  シフトレジスタ回路
１１  走査電圧生成回路
１２  共通電圧生成回路
ＸＤＶ  垂直駆動回路
ＹＤＶ  水平駆動回路
Ｇ１,Ｇ２,...,Ｇｎ  ゲート線
ＣＭ１,ＣＭ２,...,ＣＭｎ  コモン線
Ｙ１,Ｙ２,...,Ｙｍ  ドレイン線
ＤＡＴＡ  映像信号線
ＰＸ  画素電極
ＴＦＴ  画素トランジスタ
ＬＣ  液晶容量
Ｃａｄｄ  保持容量
ＣＰ  静電容量
Ｓ１,Ｓ２,...,Ｓｍ  スイッチ素子
Ｔｒ  ｎ型ＭＯＳトランジスタ
ａ，ｂ，ｃ，ｈ，ｌ  ノード
ＶＣＫＬ  シフトクロック
Ｃｐ  静電容量
ＶＦＬＭ  垂直スタートパルス
ＮＤ１，ＮＤ３，ＮＤ５,...  第１シフトパルス
ＮＤ２，ＮＤ４，ＮＤ６,...  第２シフトパルス
ＧＣＫＬ  走査線用クロック
Ｍ  交流化信号
Ｃ１，Ｃ２，Ｃ３,...  共通電極駆動用パルス
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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