(57)【要約】【課題】１電界効果トランジスタ当たり２ビットの情報を記憶でき、しかも微細化が容易な半導体記憶装置を提供すること。【解決手段】半導体基板１１、ゲート絶縁膜１２、ゲート電極１３、ゲート電極に対して側方に離間して形成された２つの電荷保持部６１、６２と、２つソース／ドレイン拡散層領域１７、１８と、チャネル領域４１、４２とを備える。電荷保持部６１、６２は、電荷を蓄積する機能を有する第１の材料からなるナノドット１５が、第２の絶縁体１４と第３の絶縁体１６との間に挟まれた構造を有する。第２の絶縁体１４と第３の絶縁体１６とは互いに密度、材料または結晶構造が異なる。各電荷保持部６１、６２のナノドット１５に保持された電荷の多寡に応じて、ゲート電極１３に電圧を印加した際の一方の拡散層領域から他方の拡散層領域に流れる電流量を変化させるようになっている。【選択図】図１Ａ
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【特許請求の範囲】
【請求項１】
半導体基板と、
上記半導体基板上に形成されたゲート絶縁膜と、
上記ゲート絶縁膜上に形成された実質的に矩形状の断面をもつゲート電極と、
上記半導体基板の上方で上記ゲート電極の両側に相当する位置に、それぞれ上記ゲート電極に対して側方に離間して形成された２つの電荷保持部と、
上記半導体基板の表面のうち上記ゲート電極の両側に相当する部分を少なくとも占めるように、それぞれ上記ゲート電極および上記２つの電荷保持部に対して離間して形成された２つの拡散層領域と、
上記ゲート電極の下に配置されたチャネル領域とを備え、
上記電荷保持部は、電荷を蓄積する機能を有する第１の材料からなるナノドットが、上記ナノドットよりも上記半導体基板の表面および／または上記ゲート電極の側壁に近い側に配置された第２の絶縁体と、上記ナノドットに関して上記第２の絶縁体と反対の側に配置された第３の絶縁体との間に挟まれた構造を有し、
上記第２の絶縁体と第３の絶縁体とは互いに密度、材料または結晶構造が異なり、
上記各電荷保持部の上記ナノドットに保持された電荷の多寡に応じて、上記ゲート電極に電圧を印加した際の上記一方の拡散層領域から他方の拡散層領域に流れる電流量を変化させるようになっていることを特徴とする半導体記憶装置。
【請求項２】
請求項１に記載の半導体記憶装置において、
上記第１の材料は金属または半導体であり、
上記第２の絶縁体はシリコン熱酸化膜からなり、
上記第３の絶縁体は化学的または物理的に堆積したシリコン酸化膜からなることを特徴とする半導体記憶装置。
【請求項３】
請求項１に記載の半導体記憶装置において、
上記第１の材料は金属または半導体であり、
上記第２の絶縁体はシリコン熱酸化膜からなり、
上記第３の絶縁体はシリコン窒化膜からなることを特徴とする半導体記憶装置。
【請求項４】
請求項２または３に記載の半導体記憶装置において、
上記第２の絶縁体のうち上記半導体基板と上記ナノドットとを隔てる部分の厚さは１．５ｎｍ以上であって１５ｎｍ以下であることを特徴とする半導体記憶装置。
【請求項５】
請求項２または３に記載の半導体記憶装置において、
上記ナノドットの大きさは０．１ｎｍ以上であって１０ｎｍ以下であることを特徴とする半導体記憶装置。
【請求項６】
請求項１に記載の半導体記憶装置において、
上記第２の絶縁体は上記半導体基板の表面と上記ゲート電極の側壁とに沿った断面Ｌ状の膜を含み、
上記第２の絶縁体のうち上記ゲート電極の側壁に沿った部分の厚さは上記半導体基板の表面に沿った部分の厚さよりも薄いことを特徴とする半導体記憶装置。
【請求項７】
請求項１に記載の半導体記憶装置において、
上記ナノドットは、上記ゲート電極の両側に、それぞれ上記半導体基板の表面に沿って複数設けられ、
上記ゲート電極の両側で、それぞれ上記ナノドットの少なくとも一部が、上記拡散層領域のうちの上記ゲート電極側の一部にオーバーラップするように形成されていることを特徴とする半導体記憶装置。
【請求項８】
請求項１に記載の半導体記憶装置において、
上記ナノドットは、上記ゲート電極の両側に、それぞれ上記半導体基板の表面に沿って複数設けられ、
上記ゲート電極の両側で、それぞれ上記ナノドットの少なくとも１組が、ゲート絶縁膜の表面と実質的に平行な面に沿って配置されていることを特徴とする半導体記憶装置。
【請求項９】
請求項１の半導体記憶装置を作製する半導体記憶装置の製造方法であって、
上記半導体基板上にシリコン酸窒化膜からなる上記ゲート絶縁膜を形成する工程と、
上記ゲート絶縁膜上に、実質的に矩形状の断面をもつ上記ゲート電極を形成する工程と、
表面側に上記ゲート電極の断面形状を反映する厚さで、上記ゲート電極および上記ゲート電極の両側に相当する上記半導体基板上を覆うように、上記第２の絶縁体の材料となるシリコン酸化膜をＣＶＤ法により堆積又は熱酸化によって形成する工程と、
表面側に上記ゲート電極の断面形状を反映する厚さで、上記シリコン酸化膜を覆うように、上記第３の絶縁体の材料となるシリコン窒化膜をＣＶＤ法により堆積する工程と、
上記ゲート電極の両側に上記シリコン窒化膜のＬ状の断面が作るコーナ部を埋める厚さで、上記シリコン窒化膜を覆うように、犠牲シリコン酸化膜をＣＶＤ法により堆積する工程と、
異方性エッチングによるエッチバックを行って、上記ゲート電極の両側にそれぞれ上記第２の絶縁体の材料となるシリコン酸化膜、上記第３の絶縁体の材料となるシリコン窒化膜を断面Ｌ状に残すとともに、上記シリコン窒化膜のＬ状の断面が作るコーナ部に上記犠牲シリコン酸化膜を残して、上記ゲート電極の両側にサイドウォールスペーサを形成する工程と、
上記ゲート電極及びサイドウォールスペーサをマスクとしてイオン注入して、それぞれ上記ゲート電極に対して側方に離間した上記２つの拡散層領域を形成する工程と、
シリコン窒化膜のエッチングレートがシリコン酸化膜のエッチングレートより小さくなるエッチング条件で、上記サイドウォールスペーサをなす犠牲シリコン酸化膜を異方性エッチングにより除去して、上記各シリコン窒化膜を露出させる工程と、
上記ナノドットとなる第１の材料を、イオン注入より上記各シリコン窒化膜を通して導入する工程と、
熱処理を行って、上記第１の材料からなるナノドットを形成する工程とを少なくとも含むことを特徴する半導体記憶装置の製造方法。
【請求項１０】
請求項９に記載の半導体記憶装置の製造方法において、
上記ナノドットとなる第１の材料を上記各シリコン窒化膜を通して導入した後、上記各シリコン窒化膜を除去して、層間絶縁膜となるシリコン酸化膜を堆積する工程を含むことを特徴とする半導体記憶装置の製造方法。
【請求項１１】
請求項９に記載の半導体記憶装置の製造方法において、
上記熱処理を行って上記ナノドットを形成する工程では酸素が含まれる雰囲気中で熱処理を行うことを特徴とする半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は半導体記憶装置に関し、より詳しくは、１電界効果トランジスタ当たり２ビットの情報を記憶する半導体記憶装置に関する。
【背景技術】
【０００２】
従来から、１つの電界効果トランジスタで２ビットの情報を記憶できる不揮発性メモリとして、サイファン・セミコンダクターズ・リミテッド社が開発したメモリがある（例えば、特許文献１（特表２００１−５１２２９０号公報）参照。）。このメモリは、図１６に示すように、Ｐ型ウェル領域９０１上に形成された３層構造をもつゲート絶縁膜９０４，９０５，９０６と、このゲート絶縁膜上に形成されたゲート電極９０９と、Ｐ型ウェル領域９０１表面に形成された第１のＮ型拡散層領域９０２及び第２のＮ型拡散層領域９０３とから構成される。ゲート絶縁膜は、シリコン酸化膜９０４、９０５の間にシリコン窒化膜９０６が挟まれた、いわゆるＯＮＯ（Oxide Nitride Oxide）膜からなる。シリコン窒化膜９０６中には、第１及び第２のＮ型拡散層領域９０２、９０３の端部付近に、それぞれ記憶保持部９０７、９０８が形成されている。動作時には、Ｐ型ウェル領域９０１、ゲート電極９０９、第１のＮ型拡散層領域９０２及び第２のＮ型拡散層領域９０３に所定の電圧を印加して、記憶保持部９０７、９０８にそれぞれ電荷を注入（または引き出す）ことにより情報を書き込み（または消去し）、また、それぞれの記憶保持部９０７、９０８が保持する電荷の多寡に応じてドレイン電流（領域９０２、９０３間の電流）を検出することにより情報を読み出す。このようにして、１電界効果トランジスタ当たり２ビットの情報を記憶できるようになっている。
【特許文献１】特表２００１−５１２２９０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかし、上記メモリでは、ゲート絶縁膜が３層構造（ＯＮＯ膜）からなるため、薄膜化が困難であり、素子の微細化が困難であるという問題がある。すなわち、ゲート絶縁膜の膜厚に関するスケーリングが困難であり、短チャネル効果の増大を招くことにより、素子の微細化が阻まれる。また、チャネル長が短くなるにつれて、１つのトランジスタの記憶保持部９０７、９０８の２箇所を分離することが困難となることによっても、素子の微細化が阻まれる。
【０００４】
そこで、この発明の課題は、１電界効果トランジスタ当たり２ビットの情報を記憶でき、しかも微細化が容易な半導体記憶装置を提供することにある。
【０００５】
また、この発明の課題は、そのような半導体記憶装置を製造する半導体記憶装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
上記課題を解決するため、第１の局面では、この発明の半導体記憶装置は、
半導体基板と、
上記半導体基板上に形成されたゲート絶縁膜と、
上記ゲート絶縁膜上に形成された実質的に矩形状の断面をもつゲート電極と、
上記半導体基板の上方で上記ゲート電極の両側に相当する位置に、それぞれ上記ゲート電極に対して側方に離間して形成された２つの電荷保持部と、
上記半導体基板の表面のうち上記ゲート電極の両側に相当する部分を少なくとも占めるように、それぞれ上記ゲート電極および上記２つの電荷保持部に対して離間して形成された２つの拡散層領域と、
上記ゲート電極の下に配置されたチャネル領域とを備え、
上記電荷保持部は、電荷を蓄積する機能を有する第１の材料からなるナノドットが、上記ナノドットよりも上記半導体基板の表面および／または上記ゲート電極の側壁に近い側に配置された第２の絶縁体と、上記ナノドットに関して上記第２の絶縁体と反対の側に配置された第３の絶縁体との間に挟まれた構造を有し、
上記第２の絶縁体と第３の絶縁体とは互いに密度、材料または結晶構造が異なり、
上記各電荷保持部の上記ナノドットに保持された電荷の多寡に応じて、上記ゲート電極に電圧を印加した際の上記一方の拡散層領域から他方の拡散層領域に流れる電流量を変化させるようになっていることを特徴とする。
【０００７】
この第１の局面の半導体記憶装置では、上記２つの電荷保持部は、それぞれ上記ゲート電極に対して側方に離間して形成され、上記ゲート絶縁膜に対して離間している。したがって、電荷保持部が担うメモリ機能と、ゲート絶縁膜が担うトランジスタ動作機能とは分離される。そのため、十分なメモリ機能を有したままゲート絶縁膜を薄膜化して短チャンネル効果を抑制するのが容易である。また、上記２つの電荷保持部は上記ゲート電極に対して互いに反対側に離間して形成されているので、書換え時に上記２つの電荷保持部の間の干渉が効果的に抑制される。言い換えれば、上記２つの電荷保持部の間の距離を小さくすることができる。したがって、２ビット動作が可能で、かつ微細化が容易な半導体記憶装置が提供される。
【０００８】
更には、電荷を蓄積する機能を有する第１の材料からなるナノドットが、第２の絶縁体と第３の絶縁体とに挟まれた構造を有している。そのため、電荷の注入に際して、短い時間で第１の材料内の電荷密度を上げ、また、電荷密度を均一にすることができる。
【０００９】
また、第２の絶縁体と第３の絶縁体は材料または結晶構造が異なり、第２の絶縁体と第３の絶縁体は界面を有する。したがって、上記ナノドットは上記界面に自己整合的に形成することが可能になる。
【００１０】
また、上記ナノドットは、導電体部（ゲート電極、拡散層領域、半導体基板）とは第２の絶縁体で隔てられているので、電荷の漏れが抑制されて十分な保持時間を得ることができる。したがって、半導体記憶装置の高速書換え、信頼性の向上、十分な保持時間の確保が可能となる。
【００１１】
一実施形態の半導体記憶装置では、
上記第１の材料は金属または半導体であり、
上記第２の絶縁体はシリコン熱酸化膜からなり、
上記第３の絶縁体は化学的または物理的に堆積したシリコン酸化膜からなることを特徴とする。
【００１２】
この一実施形態の半導体記憶装置では、上記ナノドットをなす上記第１の材料は金属または半導体であり、電荷（電子あるいは正孔）をトラップする準位を多数有する。この結果、大きなヒステリシス特性を得ることができる。また、上記第２の絶縁体はシリコン熱酸化膜からなり、上記第３の絶縁体は化学的または物理的に堆積したシリコン酸化膜からなるので、第２の絶縁体は第３の絶縁体に比べて密度が高い。したがって、仮にナノドットを形成する原子が、上記第２の絶縁体を通って拡散しようとしても、上記半導体基板に達するのを有効に抑制できる。
【００１３】
一実施形態の半導体記憶装置では、
上記第１の材料は金属または半導体であり、
上記第２の絶縁体はシリコン熱酸化膜からなり、
上記第３の絶縁体はシリコン窒化膜からなることを特徴とする。
【００１４】
この一実施形態の半導体記憶装置では、上記第３の絶縁体はシリコン窒化膜からなるので、第３の絶縁体の誘電率を高めることができる。
【００１５】
一実施形態の半導体記憶装置では、
上記第２の絶縁体のうち上記半導体基板と上記ナノドットとを隔てる部分の厚さは１．５ｎｍ以上であって１５ｎｍ以下であることを特徴とする。
【００１６】
この一実施形態の半導体記憶装置では、上記ナノドットに蓄積された電荷の漏れを抑制しつつ、上記ナノドットへの電荷の注入を十分に高速に行なうことができる。したがって、高速の書換え動作と十分な保持時間とを両立した半導体記憶装置が提供される。
【００１７】
一実施形態の半導体記憶装置では、
上記ナノドットの大きさは０．１ｎｍ以上であって１０ｎｍ以下であることを特徴とする。
【００１８】
この一実施形態の半導体記憶装置では、この半導体記憶装置における閾値変化（あるいは読出し電流変化）を十分として素子間ばらつきを抑えることができる。また、記憶保持中のナノドットからの電荷移動による閾値（あるいは読出し電流）の変化を抑制することができる。
【００１９】
一実施形態の半導体記憶装置では、
上記第２の絶縁体は上記半導体基板の表面と上記ゲート電極の側壁とに沿った断面Ｌ状の膜を含み、
上記第２の絶縁体のうち上記ゲート電極の側壁に沿った部分の厚さは上記半導体基板の表面に沿った部分の厚さよりも薄いことを特徴とする。
【００２０】
この一実施形態の半導体記憶装置では、上記第２の絶縁体のうち上記ゲート電極の側壁に沿った部分の厚さは上記半導体基板の表面に沿った部分の厚さよりも薄いから、上記ゲート電極から上記ナノドットへの電荷の注入（あるいは上記ナノドットから上記ゲート電極への電荷の放出）を効果的に抑制することができる。したがって、上記半導体基板と上記ナノドットとの間で電荷のやりとりを行わずとも、メモリ動作が可能となる。したがって、上記半導体基板の表面に沿って設けられた絶縁膜の劣化を抑制することができる。よって半導体記憶装置の書換え特性が安定し、信頼性が向上する。
【００２１】
一実施形態の半導体記憶装置では、
上記ナノドットは、上記ゲート電極の両側に、それぞれ上記半導体基板の表面に沿って複数設けられ、
上記ゲート電極の両側で、それぞれ上記ナノドットの少なくとも一部が、上記拡散層領域のうちの上記ゲート電極側の一部にオーバーラップするように形成されていることを特徴とする。
【００２２】
この一実施形態の半導体記憶装置では、読出し動作速度を高速にすることができる。
【００２３】
一実施形態の半導体記憶装置では、
上記ナノドットは、上記ゲート電極の両側に、それぞれ上記半導体基板の表面に沿って複数設けられ、
上記ゲート電極の両側で、それぞれ上記ナノドットの少なくとも１組が、ゲート絶縁膜の表面と実質的に平行な面に沿って配置されていることを特徴とする。
【００２４】
この一実施形態の半導体記憶装置では、上記ナノドットに蓄積された電荷の多寡に応じたメモリ効果を効果的に制御することができ、ひいてはメモリ効果を大きくすることができる。更に、上記ナノドットの上部方向への電荷の移動が抑制され、記憶保持中に電荷移動による特性変化が起こるのを抑制することができる。
【００２５】
また、第２の局面では、本発明の半導体記憶装置は、
半導体基板と、
上記半導体基板上に形成されたゲート絶縁膜と、
上記ゲート絶縁膜上に形成された実質的に矩形状の断面をもつゲート電極と、
上記半導体基板の上方で上記ゲート電極の両側に相当する位置に、それぞれ上記ゲート電極に対して側方に離間して形成された２つの電荷保持部と、
上記半導体基板の表面のうち上記ゲート電極の両側に相当する部分を少なくとも占めるように、それぞれ上記ゲート電極および上記２つの電荷保持部に対して離間して形成された２つの拡散層領域と、
上記ゲート電極の下に配置されたチャネル領域とを備え、
上記電荷保持部は、電荷を蓄積する機能を有する第１の材料からなるナノドットが、上記ナノドットよりも上記半導体基板の表面および／または上記ゲート電極の側壁に近い側に配置された第２の絶縁体と、上記ナノドットに関して上記第２の絶縁体と反対の側に配置された第３の絶縁体との間に挟まれた構造を有し、
上記第２の絶縁体と第３の絶縁体とは互いに密度、材料または結晶構造が異なり、
上記各電荷保持部の上記ナノドットに保持された電荷の多寡に応じて、上記ゲート電極に電圧を印加した際の上記一方の拡散層領域から他方の拡散層領域に流れる電流量を変化させるようになっており、
上記第１の材料における真空準位と伝導電子帯の最低準位とのエネルギー差をχ１とし、上記第２の絶縁体における真空準位と伝導電子帯の最低準位とのエネルギー差をχ２とし、上記第３の絶縁体における真空準位と伝導電子帯の最低準位とのエネルギー差をχ３とするとき、χ１＞χ２かつχ１＞χ３であることを特徴としている。
【００２６】
この第２の局面の半導体記憶装置によってもまた、上記第１の局面の半導体記憶装置と同様な作用効果を奏することができる。更には、上記第１の材料の電子親和力が、上記第２及び第３の絶縁体の電子親和力よりも大きい。そのため、蓄積する電荷が電子の場合、上記第１の材料からなるナノドットからの電荷の散逸が効果的に抑制され、記憶保持時間が長くなる。更には、上記ナノドットへの電荷注入効率が高くなって書換え時間が短縮する。したがって、半導体記憶装置の書換え時間を短縮して、高速動作を実現することができる。
【００２７】
また、第３の局面では、本発明の半導体記憶装置は、
半導体基板と、
上記半導体基板上に形成されたゲート絶縁膜と、
上記ゲート絶縁膜上に形成された実質的に矩形状の断面をもつゲート電極と、
上記半導体基板の上方で上記ゲート電極の両側に相当する位置に、それぞれ上記ゲート電極に対して側方に離間して形成された２つの電荷保持部と、
上記半導体基板の表面のうち上記ゲート電極の両側に相当する部分を少なくとも占めるように、それぞれ上記ゲート電極および上記２つの電荷保持部に対して離間して形成された２つの拡散層領域と、
上記ゲート電極の下に配置されたチャネル領域とを備え、
上記電荷保持部は、電荷を蓄積する機能を有する第１の材料からなるナノドットが、上記ナノドットよりも上記半導体基板の表面および／または上記ゲート電極の側壁に近い側に配置された第２の絶縁体と、上記ナノドットに関して上記第２の絶縁体と反対の側に配置された第３の絶縁体との間に挟まれた構造を有し、
上記第２の絶縁体と第３の絶縁体とは互いに密度、材料または結晶構造が異なり、
上記各電荷保持部の上記ナノドットに保持された電荷の多寡に応じて、上記ゲート電極に電圧を印加した際の上記一方の拡散層領域から他方の拡散層領域に流れる電流量を変化させるようになっており、
上記第１の材料における真空準位と価電子帯の最高準位とのエネルギー差をφ１とし、上記第２の絶縁体における真空準位と価電子帯の最高準位とのエネルギー差をφ２とし、上記第３の絶縁体における真空準位と価電子帯の最高準位とのエネルギー差をφ３とするとき、φ１＜φ２かつφ１＜φ３であることを特徴としている。
【００２８】
この第３の局面の半導体記憶装置によってもまた、上記第１の局面の半導体記憶装置と同様な作用効果を奏することができる。更には、上記第１の材料における真空準位と価電子帯の最高準位とのエネルギー差が、上記第２及び第３の絶縁体における真空準位と価電子帯の最高準位とのエネルギー差よりも小さい。そのため、蓄積する電荷が正孔の場合、上記ナノドットからの電荷の散逸が効果的に抑制され、記憶保持時間が長くなる。更には、上記ナノドットへの電荷注入効率が高くなって書換え時間が短縮する。したがって、半導体記憶装置の書換え時間を短縮して、高速動作を実現することができる。
【００２９】
また、第４の局面では、本発明の半導体記憶装置は、
半導体基板と、
上記半導体基板上に形成されたゲート絶縁膜と、
上記ゲート絶縁膜上に形成された実質的に矩形状の断面をもつゲート電極と、
上記半導体基板の上方で上記ゲート電極の両側に相当する位置に、それぞれ上記ゲート電極に対して側方に離間して形成された２つの電荷保持部と、
上記半導体基板の表面のうち上記ゲート電極の両側に相当する部分を少なくとも占めるように、それぞれ上記ゲート電極および上記２つの電荷保持部に対して離間して形成された２つの拡散層領域と、
上記ゲート電極の下に配置されたチャネル領域とを備え、
上記電荷保持部は、電荷を蓄積する機能を有する第１の材料からなるナノドットが、上記ナノドットよりも上記半導体基板の表面および／または上記ゲート電極の側壁に近い側に配置された第２の絶縁体と、上記ナノドットに関して上記第２の絶縁体と反対の側に配置された第３の絶縁体との間に挟まれた構造を有し、
上記第２の絶縁体と第３の絶縁体とは互いに密度、材料または結晶構造が異なり、
上記各電荷保持部の上記ナノドットに保持された電荷の多寡に応じて、上記ゲート電極に電圧を印加した際の上記一方の拡散層領域から他方の拡散層領域に流れる電流量を変化させるようになっており、
上記第１の材料における真空準位と伝導電子帯の最低準位とのエネルギー差をχ１とし、上記第２の絶縁体における真空準位と伝導電子帯の最低準位とのエネルギー差をχ２とし、上記第３の絶縁体における真空準位と伝導電子帯の最低準位とのエネルギー差をχ３とし、上記第１の材料における真空準位と価電子帯の最高準位とのエネルギー差をφ１とし、上記第２の絶縁体における真空準位と価電子帯の最高準位とのエネルギー差をφ２とし、上記第３の絶縁体における真空準位と価電子帯の最高準位とのエネルギー差をφ３とするとき、χ１＞χ２、χ１＞χ３、φ１＜φ２、φ１＜φ３のいずれをも満たすことを特徴としている。
【００３０】
この第４の局面の半導体記憶装置によってもまた、上記第１の局面の半導体記憶装置と同様な作用効果を奏することができる。更には、上記第１の材料の電子親和力が、上記第２及び第３の絶縁体の電子親和力よりも大きく、かつ、上記第１の材料における真空準位と価電子帯の最高準位とのエネルギー差が、上記第２及び第３の絶縁体における真空準位と価電子帯の最高準位とのエネルギー差よりも小さい。そのため、電子の注入効率と正孔の注入効率の両方が高くなる。例えば書込み時には上記ナノドットに電子を注入し、消去時には上記ナノドットに正孔を注入して蓄積された電子と再結合させる場合（電子と正孔を入れ替えても同様）、書込み動作と消去動作を共に高速化することができる。
【００３１】
また、第５の局面では、本発明の半導体記憶装置は、
半導体基板と、
上記半導体基板上に形成されたゲート絶縁膜と、
上記ゲート絶縁膜上に形成された実質的に矩形状の断面をもつゲート電極と、
上記半導体基板の上方で上記ゲート電極の両側に相当する位置に、それぞれ上記ゲート電極に対して側方に離間して形成された２つの電荷保持部と、
上記半導体基板の表面のうち上記ゲート電極の両側に相当する部分を少なくとも占めるように、それぞれ上記ゲート電極および上記２つの電荷保持部に対して離間して形成された２つの拡散層領域と、
上記ゲート電極の下に配置されたチャネル領域とを備え、
上記電荷保持部は、電荷を蓄積する機能を有する第１の材料からなるナノドットが、上記ナノドットよりも上記半導体基板の表面および／または上記ゲート電極の側壁に近い側に配置された第２の絶縁体と、上記ナノドットに関して上記第２の絶縁体と反対の側に配置された第３の絶縁体との間に挟まれた構造を有し、
上記第１の材料は金属または半導体であり、
上記第２の絶縁体はシリコン熱酸化膜からなり、
上記第３の絶縁体は化学的または物理的に堆積したシリコン酸化膜からなり、
上記各電荷保持部の上記ナノドットに保持された電荷の多寡に応じて、上記ゲート電極に電圧を印加した際の上記一方の拡散層領域から他方の拡散層領域に流れる電流量を変化させるようになっていることを特徴とする。
【００３２】
この第５の局面の半導体記憶装置では、上記２つの電荷保持部は、それぞれ上記ゲート電極に対して側方に離間して形成され、上記ゲート絶縁膜に対して離間している。したがって、電荷保持部が担うメモリ機能と、ゲート絶縁膜が担うトランジスタ動作機能とは分離される。そのため、十分なメモリ機能を有したままゲート絶縁膜を薄膜化して短チャンネル効果を抑制するのが容易である。また、上記２つの電荷保持部は上記ゲート電極に対して互いに反対側に離間して形成されているので、書換え時に上記２つの電荷保持部の間の干渉が効果的に抑制される。言い換えれば、上記２つの電荷保持部の間の距離を小さくすることができる。したがって、２ビット動作が可能で、かつ微細化が容易な半導体記憶装置が提供される。
【００３３】
更には、電荷を蓄積する機能を有する第１の材料からなるナノドットが、第２の絶縁体と第３の絶縁体とに挟まれた構造を有している。そのため、電荷の注入に際して、短い時間で第１の材料内の電荷密度を上げ、また、電荷密度を均一にすることができる。
【００３４】
また、上記ナノドットは、導電体部（ゲート電極、拡散層領域、半導体基板）とは第２の絶縁体で隔てられているので、電荷の漏れが抑制されて十分な保持時間を得ることができる。したがって、半導体記憶装置の高速書換え、信頼性の向上、十分な保持時間の確保が可能となる。
【００３５】
しかも、上記ナノドットをなす上記第１の材料は金属または半導体であり、電荷（電子あるいは正孔）をトラップする準位を多数有する。この結果、大きなヒステリシス特性を得ることができる。また、上記第２の絶縁体はシリコン熱酸化膜からなり、上記第３の絶縁体は化学的または物理的に堆積したシリコン酸化膜からなるので、第２の絶縁体は第３の絶縁体に比べて密度が高い。したがって、仮にナノドットを形成する原子が、上記第２の絶縁体を通って拡散しようとしても、上記半導体基板に達するのを有効に抑制できる。
【００３６】
また、第２及び第３の絶縁体はシリコン酸化膜であるから、上記第１の材料の電子親和力が、上記第２及び第３の絶縁体の電子親和力よりも大きく、かつ、上記第１の材料における真空準位と価電子帯の最高準位とのエネルギー差が、上記第２及び第３の絶縁体における真空準位と価電子帯の最高準位とのエネルギー差よりも小さい。したがって、書込み動作と消去動作を共に高速化することができる。更には、シリコン酸化膜および金属または半導体またはシリコン窒化物は共にＬＳＩプロセスで用いられる材料であるから、製造プロセスが簡単になる。
【００３７】
一実施形態の半導体記憶装置では、上記第２の絶縁体のうち上記半導体基板と上記ナノドットとを隔てる部分の厚さは１．５ｎｍ以上であって１５ｎｍ以下であることを特徴とする。
【００３８】
この一実施形態の半導体記憶装置では、上記ナノドットに蓄積された電荷の漏れを抑制しつつ、上記ナノドットへの電荷の注入を十分に高速に行なうことができる。したがって、高速の書換え動作と十分な保持時間とを両立した半導体記憶装置が提供される。
【００３９】
また、一実施形態の半導体記憶装置では、上記ナノドットの大きさは２ｎｍ以上であって１５ｎｍ以下、より好ましくは０．１ｎｍ以上であって１０ｎｍ以下であることを特徴とする。
【００４０】
この一実施形態の半導体記憶装置では、この半導体記憶装置における閾値変化（あるいは読出し電流変化）を十分として素子間ばらつきを抑えることができる。また、記憶保持中のナノドットからの電荷移動による閾値（あるいは読出し電流）の変化を抑制することができる。
【００４１】
また、第６の局面では、本発明の半導体記憶装置は、
半導体基板と、
上記半導体基板上に形成されたゲート絶縁膜と、
上記ゲート絶縁膜上に形成された実質的に矩形状の断面をもつゲート電極と、
上記半導体基板の上方で上記ゲート電極の両側に相当する位置に、それぞれ上記ゲート電極に対して側方に離間して形成された２つの電荷保持部と、
上記半導体基板の表面のうち上記ゲート電極の両側に相当する部分を少なくとも占めるように、それぞれ上記ゲート電極および上記２つの電荷保持部に対して離間して形成された２つの拡散層領域と、
上記ゲート電極の下に配置されたチャネル領域とを備え、
上記電荷保持部は、電荷を蓄積する機能を有する第１の材料からなるナノドットが、上記ナノドットよりも上記半導体基板の表面および／または上記ゲート電極の側壁に近い側に配置された第２の絶縁体と、上記ナノドットに関して上記第２の絶縁体と反対の側に配置された第３の絶縁体との間に挟まれた構造を有し、
上記第２の絶縁体は上記半導体基板の表面と上記ゲート電極の側壁とに沿った断面Ｌ状の膜を含み、
上記第２の絶縁体のうち上記ゲート電極の側壁に沿った部分の厚さは上記半導体基板の表面に沿った部分の厚さよりも薄く、
上記各電荷保持部の上記ナノドットに保持された電荷の多寡に応じて、上記ゲート電極に電圧を印加した際の上記一方の拡散層領域から他方の拡散層領域に流れる電流量を変化させるようになっていることを特徴とする。
【００４２】
この第６の局面の半導体記憶装置では、上記２つの電荷保持部は、それぞれ上記ゲート電極に対して側方に離間して形成され、上記ゲート絶縁膜に対して離間している。したがって、電荷保持部が担うメモリ機能と、ゲート絶縁膜が担うトランジスタ動作機能とは分離される。そのため、十分なメモリ機能を有したままゲート絶縁膜を薄膜化して短チャンネル効果を抑制するのが容易である。また、上記２つの電荷保持部は上記ゲート電極に対して互いに反対側に離間して形成されているので、書換え時に上記２つの電荷保持部の間の干渉が効果的に抑制される。言い換えれば、上記２つの電荷保持部の間の距離を小さくすることができる。したがって、２ビット動作が可能で、かつ微細化が容易な半導体記憶装置が提供される。
【００４３】
更には、電荷を蓄積する機能を有する第１の材料からなるナノドットが、第２の絶縁体と第３の絶縁体とに挟まれた構造を有している。そのため、電荷の注入に際して、短い時間で第１の材料内の電荷密度を上げ、また、電荷密度を均一にすることができる。
【００４４】
また、上記ナノドットは、導電体部（ゲート電極、拡散層領域、半導体基板）とは第２の絶縁体で隔てられているので、電荷の漏れが抑制されて十分な保持時間を得ることができる。したがって、半導体記憶装置の高速書換え、信頼性の向上、十分な保持時間の確保が可能となる。
【００４５】
しかも、上記第２の絶縁体のうち上記ゲート電極の側壁に沿った部分の厚さは上記半導体基板の表面に沿った部分の厚さよりも薄いから、上記ゲート電極から上記ナノドットへの電荷の注入（あるいは上記ナノドットから上記ゲート電極への電荷の放出）を行うことができる。したがって、上記半導体基板と上記ナノドットとの間で電荷のやりとりを行わずとも、メモリ動作が可能となる。したがって、上記半導体基板の表面に沿って設けられた絶縁膜の劣化を抑制することができる。よって半導体記憶装置の書換え特性が安定し、信頼性が向上する。
【００４６】
一実施形態の半導体記憶装置では、上記第２の絶縁体のうち上記半導体基板の表面に沿った部分の厚さが、上記ゲート絶縁膜の厚さよりも薄く、かつ０．８ｎｍ以上であることを特徴とする。
【００４７】
この一実施形態の半導体記憶装置によれば、製造プロセスによる均一性や膜質を一定の水準を維持することが可能である。また、保持特性が極端に劣化しないメモリの耐圧性能を低下させることなく、書込み動作及び消去動作の電圧を低下させることができる。または、書込み動作及び消去動作を高速にし、さらにメモリ効果を増大することが可能となる。
【００４８】
一実施形態の半導体記憶装置では、上記第２の絶縁体のうち上記半導体基板の表面に沿った部分の厚さが、上記ゲート絶縁膜の厚さよりも厚く、かつ２０ｎｍ以下であることを特徴とする。
【００４９】
この一実施形態の半導体記憶装置によれば、書換え速度を大幅に遅くすることなく、かつ、メモリの短チャネル効果を悪化させることなく保持特性を改善することが可能となる。
【００５０】
一実施形態の半導体記憶装置では、
上記ナノドットは、上記ゲート電極の両側に、それぞれ上記半導体基板の表面に沿って複数設けられ、
上記ゲート電極の両側で、それぞれ上記ナノドットの少なくとも一部が、上記拡散層領域のうちの上記ゲート電極側の一部にオーバーラップするように形成されていることを特徴とする。
【００５１】
この一実施形態の半導体記憶装置では、読出し動作速度を高速にすることができる。
【００５２】
一実施形態の半導体記憶装置では、
上記ナノドットは、上記ゲート電極の両側に、それぞれ上記半導体基板の表面に沿って複数設けられ、
上記ゲート電極の両側で、それぞれ上記ナノドットの少なくとも１組が、ゲート絶縁膜の表面と実質的に平行な面に沿って配置されていることを特徴とする。
【００５３】
この一実施形態の半導体記憶装置では、上記ナノドットに蓄積された電荷の多寡に応じたメモリ効果を効果的に制御することができ、ひいてはメモリ効果を大きくすることができる。更に、上記ナノドットの上部方向への電荷の移動が抑制され、記憶保持中に電荷移動による特性変化が起こるのを抑制することができる。
【００５４】
この発明の半導体記憶装置の製造方法は、上記各局面の半導体記憶装置を作製する半導体記憶装置の製造方法であって、
上記半導体基板上にシリコン酸窒化膜からなる上記ゲート絶縁膜を形成する工程と、
上記ゲート絶縁膜上に、実質的に矩形状の断面をもつ上記ゲート電極を形成する工程と、
表面側に上記ゲート電極の断面形状を反映する厚さで、上記ゲート電極および上記ゲート電極の両側に相当する上記半導体基板上を覆うように、上記第２の絶縁体の材料となるシリコン酸化膜をＣＶＤ法により堆積又は熱酸化によって形成する工程と、
表面側に上記ゲート電極の断面形状を反映する厚さで、上記シリコン酸化膜を覆うように、上記第３の絶縁体の材料となるシリコン窒化膜をＣＶＤ法により堆積する工程と、
上記ゲート電極の両側に上記シリコン窒化膜のＬ状の断面が作るコーナ部を埋める厚さで、上記シリコン窒化膜を覆うように、犠牲シリコン酸化膜をＣＶＤ法により堆積する工程と、
異方性エッチングによるエッチバックを行って、上記ゲート電極の両側にそれぞれ上記第２の絶縁体の材料となるシリコン酸化膜、上記第３の絶縁体の材料となるシリコン窒化膜を断面Ｌ状に残すとともに、上記シリコン窒化膜のＬ状の断面が作るコーナ部に上記犠牲シリコン酸化膜を残して、上記ゲート電極の両側にサイドウォールスペーサを形成する工程と、
上記ゲート電極及びサイドウォールスペーサをマスクとしてイオン注入して、それぞれ上記ゲート電極に対して側方に離間した上記２つの拡散層領域を形成する工程と、
シリコン窒化膜のエッチングレートがシリコン酸化膜のエッチングレートより小さくなるエッチング条件で、上記サイドウォールスペーサをなす犠牲シリコン酸化膜を異方性エッチングにより除去して、上記各シリコン窒化膜を露出させる工程と、
上記ナノドットとなる第１の材料を、イオン注入より上記各シリコン窒化膜を通して導入する工程と、
熱処理を行って、上記第１の材料からなるナノドットを形成する工程とを少なくとも含むことを特徴する。
【００５５】
この発明の半導体記憶装置の製造方法によれば、通常の半導体プロセスで使用する製造装置を用いて製造することが可能になる。
【００５６】
一実施形態の半導体記憶装置の製造方法では、
上記ナノドットとなる第１の材料を上記各シリコン窒化膜を通して導入した後、上記各シリコン窒化膜を除去して、層間絶縁膜となるシリコン酸化膜を堆積する工程を含むことを特徴とする。
【００５７】
この一実施形態の半導体記憶装置の製造方法によれば、注入ダメージをうけた窒化膜を除去することができる。
【００５８】
一実施形態の半導体記憶装置では、
上記熱処理を行って上記ナノドットを形成する工程では酸素が含まれる雰囲気中で熱処理を行うことを特徴とする。
【００５９】
この一実施形態の半導体記憶装置の製造方法によれば、酸素欠損を減少させることができる。
【発明を実施するための最良の形態】
【００６０】
以下、この発明を実施形態により詳細に説明する。
【００６１】
本発明の半導体記憶装置は、主として、ゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極と、ゲート電極の両側に側方に離間して形成された２つの電荷保持部と、ソース／ドレイン領域（拡散層領域）と、ゲート電極下に配置されたチャネル領域とから構成される。
【００６２】
この半導体記憶装置は、１つの電荷保持部に２値又はそれ以上の情報を記憶することにより、４値又はそれ以上の情報を記憶するメモリ素子として機能する。
【００６３】
本発明の半導体記憶装置は、半導体基板上、好ましくは半導体基板内に形成された第１導電型のウェル領域上に形成されることが好ましい。
【００６４】
半導体基板としては、半導体装置に使用されるものであれば特に限定されるものではなく、例えば、シリコン、ゲルマニウム等の元素半導体、ＧａＡｓ、ＩｎＧａＡｓ、ＺｎＳｅ等の化合物半導体による基板、ＳＯＩ基板又は多層ＳＯＩ基板等の種々の基板を用いることができる。なかでもシリコン基板又は表面半導体層としてシリコン層が形成されたＳＯＩ基板が好ましい。この半導体基板上には、素子分離領域が形成されていることが好ましく、更にトランジスタ、キャパシタ、抵抗等の素子、これらによる回路、半導体装置や層間絶縁膜が組み合わせられて、シングル又はマルチレイヤー構造で形成されていてもよい。なお、素子分離領域は、ＬＯＣＯＳ膜、トレンチ酸化膜、ＳＴＩ膜等種々の素子分離膜により形成することができる。半導体基板は、Ｐ型又はＮ型の導電型を有していてもよく、半導体基板には、少なくとも１つの第１導電型（Ｐ型又はＮ型）のウェル領域が形成されていることが好ましい。半導体基板及びウェル領域の不純物濃度は、当該分野で公知の範囲のものが使用できる。なお、半導体基板としてＳＯＩ基板を用いる場合には、表面半導体層には、ウェル領域が形成されていてもよいが、チャネル領域下にボディ領域を有していてもよい。
【００６５】
ゲート絶縁膜は、通常、半導体装置に使用されるものであれば特に限定されるものではなく、例えば、シリコン酸化膜、シリコン窒化膜等の絶縁膜；酸化アルミニウム膜、酸化チタニウム膜、酸化タンタル膜、酸化ハフニウム膜などの高誘電体膜の単層膜又は積層膜を使用することができる。なかでも、シリコン酸化膜が好ましい。
【００６６】
ゲート電極は、ゲート絶縁膜上に、通常半導体装置に使用されるような形状で形成されている。ゲート電極は、実施形態のなかで特に指定がない限り、特に限定されるものではなく、導電膜、例えば、ポリシリコン：銅、アルミニウム等の金属：タングステン、チタン、タンタル等の高融点金属：高融点金属とのシリサイド等の単層膜又は積層膜等が挙げられる。ゲート電極の膜厚は、例えば５０ｎｍ〜４００ｎｍ程度の膜厚で形成することが適当である。なお、ゲート電極の下には、チャネル領域が形成されるが、チャネル領域は、ゲート電極下のみならず、ゲート電極とゲート長方向におけるゲート端の外側を含む領域下に形成されていることが好ましい。このように、ゲート電極で覆われていないチャネル領域が存在する場合には、そのチャネル領域は、ゲート絶縁膜又は後述する電荷保持部で覆われていることが好ましい。
【００６７】
電荷保持部は、電荷を蓄積する第１の材料からなるナノドットが、第２の絶縁体からなる膜と第３の絶縁体からなる膜とで挟まれたサンドウィッチ構造を有するのが好ましい。電荷を蓄積する第１の材料がナノドットであるから、電荷の注入により短い時間で第１の材料内の電荷密度を上げ、また、必要な電荷の量を少なくすることができる。電荷を蓄積する第１の材料内の電荷分布が不均一であった場合、保持中に第１の材料内を電荷が移動してメモリ素子の信頼性が低下する恐れがある。また、電荷を蓄積する第１の材料は、導電体部（ゲート電極、拡散層領域、半導体基板）とは他の絶縁膜で隔てられているので、電荷の漏れが抑制されて十分な保持時間を得ることができる。したがって、上記サンドウィッチ構造を有する場合、半導体記憶装置の高速書換え、信頼性の向上、十分な保持時間の確保が可能となる。
【００６８】
更には、蓄積される電荷が電子の場合、上記第１の材料の電子親和力が、上記第２及び第３の絶縁体の電子親和力よりも大きいことが好ましい。ここで、電子親和力とは、真空準位と伝導電子体の最低準位とのエネルギー差である。もしくは、蓄積される電荷がホール（正孔）の場合、上記第１の材料における真空準位と価電子帯の最高準位とのエネルギー差が、上記第２及び第３の絶縁体における真空準位と価電子帯の最高準位とのエネルギー差よりも小さいことが好ましい。上記条件を満たす場合、電荷を蓄積する第１の材料からなるナノドットからの電荷の散逸が効果的に抑制され、記憶保持時間が長くなる。更には、電荷を蓄積する第１の材料への電荷注入効率が高くなって書換え時間が短縮する。上記条件を満たす電荷保持部としては、上記第１の材料を金属または半導体またはシリコン窒化物とし、第２及び第３の絶縁体をシリコン酸化膜とするのが特に好ましい。金属または半導体またはシリコン窒化物からなるナノドットは、電荷を多数保持するため大きなヒステリシス特性を得ることができる。また、シリコン酸化膜およびシリコン窒化物は共にＬＳＩプロセスでごく標準的に用いられる材料であるため、好ましい。また、第１の材料として、金属または半導体または窒化シリコンのほかに、酸化ハフニウム、タンタルオキサイド、イットリウムオキサイドなどを用いることができる。更には、第２及び第３の絶縁体として、酸化シリコンのほかに、酸化アルミニウムなどを用いることができる。なお、上記第２及び第３の絶縁体は、異なる物質であってもよいし同一の物質であってもよい。
【００６９】
電荷保持部は、ゲート電極の両側に側方に離間して形成されており、また、半導体基板（ウェル領域、ボディ領域又はソース／ドレイン領域もしくは拡散層領域）上に配置している。
【００７０】
ソース／ドレイン領域は、半導体基板又はウェル領域と逆導電型の拡散層領域として、電荷保持部のゲート電極と反対側のそれぞれに配置されている。ソース／ドレイン領域と半導体基板又はウェル領域との接合は、不純物濃度が急峻であることが好ましい。ホットエレクトロンやホットホールが低電圧で効率良く発生し、より低電圧で高速な動作が可能となるからである。ソース／ドレイン領域の接合深さは、特に限定されるものではなく、得ようとする半導体記憶装置の性能等に応じて、適宜調整することができる。なお、半導体基板としてＳＯＩ基板を用いる場合には、ソース／ドレイン領域は、表面半導体層の膜厚よりも小さな接合深さを有していてもよいが、表面半導体層の膜厚とほぼ同程度の接合深さを有していることが好ましい。
【００７１】
ソース／ドレイン領域は、半導体基板の表面に、ゲート電極端とオーバーラップするように配置していてもよいし、ゲート電極端に対してオフセットされて配置されていてもよい。特に、オフセットされている場合には、ゲート電極に電圧を印加したときの電荷保持膜下のオフセット領域の反転しやすさが電荷保持部に蓄積された電荷量によって大きく変化し、メモリ効果が増大するとともに、短チャネル効果の低減をもたらすため、好ましい。ただし、あまりオフセットしすぎると、ソース・ドレイン間の駆動電流が著しく小さくなる。したがって、オフセット量はメモリ効果と駆動電流の双方が適切な値となるように決定すればよい。
【００７２】
ソース／ドレイン領域は、その一部が、チャネル領域表面、つまり、ゲート絶縁膜下面よりも高い位置に延設されていてもよい。この場合には、半導体基板内に形成されたソース／ドレイン領域上に、このソース／ドレイン領域と一体化した導電膜が積層されて構成されていることが適当である。導電膜としては、例えば、ポリシリコン、アモルファスシリコン等の半導体、シリサイド、上述した金属、高融点金属等が挙げられる。なかでも、ポリシリコンが好ましい。ポリシリコンは、不純物拡散速度が半導体基板に比べて非常に大きいために、半導体基板内におけるソース／ドレイン領域の接合深さを浅くするのが容易で、短チャネル効果の抑制がしやすいためである。なお、この場合には、このソース／ドレイン領域の一部は、ゲート電極とともに、電荷保持膜の少なくとも一部を挟持するように配置することが好ましい。
【００７３】
本発明の半導体記憶装置は、ゲート絶縁膜上に形成されたゲート電極、ソース領域、ドレイン領域及び半導体基板を４個の端子として、この４個の端子のそれぞれに所定の電位を与えることにより、書込み、消去、読出しの各動作を行なう。具体的な動作原理及び動作電圧の例は、後述する。本発明の半導体記憶装置をアレイ状に配置してメモリセルアレイを構成した場合、単一の制御ゲートで各メモリセルを制御できるので、ワード線の本数を少なくすることができる。
【００７４】
本発明の半導体記憶装置の電荷保持部は、通常の半導体プロセスによって、例えば、ゲート電極の側壁に周知のサイドウォールスペーサを形成する方法とほぼ同様の方法あるいは多少の工程を加えることによって形成することができる。具体的には、ゲート電極を形成した後、絶縁膜（第２の絶縁体）／電荷蓄積膜（第１の材料）／絶縁膜（第３の絶縁体）の積層膜を形成し、適当な条件下でエッチバックしてこれらの膜を積層構造のサイドウォールスペーサとして残す方法が挙げられる。
【００７５】
本発明の半導体記憶装置を配列してメモリセルアレイを構成した場合、半導体記憶装置の最良の形態は、例えば、（１）複数の半導体記憶装置のゲート電極が一体となってワード線の機能を有する、（２）上記ワード線の両側には電荷保持部が形成されている、（３）電荷保持部内で電荷を保持するのは金属または半導体または絶縁体中のトラップである、（４）電荷保持部はナノドットで構成されており、ナノドットの少なくとも一組はゲート絶縁膜の表面と略平行な表面を有している、（５）電荷保持部中のワード線及びチャネル領域とシリコン酸化膜で隔てられている、（６）電荷保持部内のナノドットと拡散領域とがオーバーラップしている、（７）ゲート絶縁膜の表面と略平行な表面を有するナノドットの少なくとも一組とチャネル領域又は半導体層とを隔てる絶縁膜の厚さと、ゲート絶縁膜の厚さが異なる、（８）１個の半導体記憶装置の書込み及び消去動作は単一のワード線により行なう、（９）電荷保持部の上には書込み及び消去動作を補助する機能を有する電極（ワード線）がない、（１０）電荷保持部の直下で拡散領域と接する部分に拡散領域の導電型と反対導電型の不純物濃度が濃い領域を有する、という要件の全てを満たすものである。ただし、これらの要件の１つでも満たすものであればよい。
【００７６】
上述した要件の特に好ましい組み合わせは、例えば、（３）電荷保持部内で電荷を保持するのが金属または半導体、特にナノドットであり、（６）電荷保持部内の金属または半導体の少なくとも一部と拡散領域とがオーバーラップしており、（９）電荷保持部の上には書込み及び消去動作を補助する機能を有する電極（ワード線）がない場合である。
【００７７】
要件（３）及び要件（９）を満たす場合には、以下のように、非常に有用である。
【００７８】
まず、ビット線コンタクトをワード線の側方に配置された電荷保持部と、より接近して配置することができる。または、半導体記憶装置間の距離が接近しても、複数の電荷保持部が干渉せず、記憶情報を保持できる。したがって、半導体記憶装置の微細化が容易となる。なお、電荷保持部内の電荷保持領域が連続体の場合、容量カップリングにより半導体記憶装置間が近づくにつれて電荷保持領域間で干渉が起き、記憶情報を保持できなくなる。
【００７９】
また、電荷保持部内の電荷保持領域が離散的（例えば、ナノドット）である場合、メモリセル毎に電荷保持部を独立させる必要がなくなる。例えば、複数のメモリセルで共有される１本のワード線の両側に形成された電荷保持部は、メモリセル毎に分離する必要が無く、１本のワード線の両側に形成された電荷保持部を、ワード線を共有する複数のメモリセルで共有することが可能となる。そのため、電荷保持部を分離するフォトリソグラフィ工程、エッチング工程が不要となり、製造工程が簡略化される。さらに、フォトリソグラフィ工程の位置合わせマージン、エッチングの膜減りマージンが不要となるため、メモリセル間のマージンを縮小できる。したがって、電荷保持部内の電荷保持領域が導電体の連続体（例えば、多結晶シリコン膜）である場合と比較して、同じ微細加工レベルで形成しても、メモリセル占有面積を微細化することができる。なお、電荷保持部内の電荷保持領域が導電体の連続体である場合、電荷保持部をメモリセル毎に分離するフォト、エッチング工程が必要となり、フォトリソグラフィ工程の位置合わせマージン、エッチングの膜減りマージンが必要となる。
【００８０】
さらに、電荷保持部の上には書込み及び消去動作を補助する機能を有する電極がなく素子構造が単純であるから工程数が減少し、歩留まりを向上させることができる。したがって、論理回路やアナログ回路を構成するトランジスタとの混載を容易にすることができるとともに、安価な半導体記憶装置を得ることができる。
【００８１】
また、要件（３）及び（９）を満たす場合であって、さらに要件（６）を満たす場合には、より有用である。
【００８２】
つまり、電荷保持部内の電荷保持領域と拡散領域とをオーバーラップさせることにより、非常に低電圧で書込、消去が可能となる。具体的には、５Ｖ以下という低電圧により、書込み及び消去動作を行なうことができる。この作用は、回路設計上においても非常に大きな効果である。フラッシュメモリのような高電圧をチップ内で作る必要がなくなるため、莫大な占有面積が必要となるチャージポンピング回路を省略又は規模を小さくすることが可能となる。特に、小規模容量のメモリを調整用としてロジックＬＳＩに内蔵する場合、メモリ部の占有面積はメモリセルよりも、メモリセルを駆動する周辺回路の占有面積が支配的となるため、メモリセル用電圧昇圧回路を省略又は規模を小さくすることは、チップサイズを縮小させるためには最も効果的となる。
【００８３】
一方、要件（３）を満たさない場合、つまり、電荷保持部内で電荷を保持するのが導電体の連続体である場合は、要件（６）を満たさない、つまり、電荷保持部内の導電体と拡散領域がオーバーラップしていない場合でも、書込み動作を行なうことができる。これは、電荷保持部内の導電体がゲート電極との容量カップリングにより書込み補助を行なうからである。
【００８４】
また、要件（９）を満たさない場合、つまり、電荷保持部の上に書込み及び消去動作を補助する機能を有する電極がある場合は、要件（６）を満たさない、つまり、電荷保持部内の離散的電荷トラップと拡散領域とがオーバーラップしていない場合でも、書込み動作を行なうことができる。
【００８５】
本発明の半導体記憶装置においては、半導体記憶装置は、その一方又は両方に、トランジスタが直列に接続していてもよいし、ロジックトランジスタと、同一のチップ上に混載されていてもよい。このような場合には、本発明の半導体装置、特に半導体記憶装置を、トランジスタ及びロジックトランジスタなどの通常のトランジスタの形成プロセスと親和性が高い工程で形成することができるため、同時に形成することができる。したがって、半導体記憶装置とトランジスタ又はロジックトランジスタとを混載するプロセスは簡便なものとなり、安価な混載装置を得ることができる。
【００８６】
本発明の半導体記憶装置は、半導体記憶装置が、１つの電荷保持部に２値又はそれ以上の情報を記憶させることができ、これにより、４値又はそれ以上の情報を記憶する半導体記憶装置として機能させることができる。なお、半導体記憶装置は、２値の情報を記憶させるのみでもよい。また、半導体記憶装置を、電荷保持部による可変抵抗効果により、選択トランジスタとメモリトランジスタとの機能を兼ね備えたメモリセルとしても機能させることができる。
【００８７】
本発明の半導体記憶装置は、電池駆動の携帯電子機器、特に携帯情報端末に用いることができる。携帯電子機器としては、携帯情報端末、携帯電話、ゲーム機器等が挙げられる。
【００８８】
以下に、本発明の半導体記憶装置について、図面に基づいて詳細に説明する。
【００８９】
（第１実施形態）
図１Ａは、第１実施形態の半導体記憶装置としての不揮発性メモリ素子のチャネル長方向に沿った断面を示している。このメモリ素子は、２ビットの記憶が可能な電界効果トランジスタとして構成されている。
【００９０】
図１Ａに示すように、半導体基板１１の表面１１ａ上にゲート絶縁膜１２が形成され、このゲート絶縁膜１２上に通常のトランジスタと同程度のゲート長、例えば０．０１５μｍ〜０．５μｍ程度の断面略矩形状のゲート電極１３が形成されている。半導体基板１１の上方でゲート電極１３の両側に相当する位置に、それぞれゲート電極１３に対して側方に離間して、離散的な電荷保持部６１、６２が形成されている。また、半導体基板１１の表面１１ａのうちゲート電極１３の両側に相当する部分を占めるように、第１の拡散層領域１７及び第２の拡散層領域１８（ソース／ドレイン領域）が形成されている。半導体基板１１の表面１１ａのうち第１の拡散層領域１７と第２の拡散層領域１８との間に相当する領域がチャネル領域となる。この例では、ソース／ドレイン領域１７、１８は、ゲート電極１３の側壁１３ｂ，１３ｂに対して側方に離間（オフセット）している。つまり、半導体基板１１の表面１１ａのうちゲート電極１３の直下に対応する領域４１とソース／ドレイン領域１７、１８との間に、それぞれゲート電極１３に覆われていないオフセット領域４２，４２が設けられている。
【００９１】
メモリ素子の電荷保持部６１、６２は、ゲート絶縁膜１２とは独立して形成されている。したがって、電荷保持部６１、６２が担うメモリ機能と、ゲート絶縁膜１２が担うトランジスタ動作機能とは分離されている。また、ゲート電極１３の両側に形成された２つの電荷保持部６１、６２は、ゲート電極１３に対して互いに反対側に離間して形成されているので、書換え時の干渉が効果的に抑制される。したがって、このメモリ素子は、２ビットの記憶が可能で、かつ微細化が容易である。
【００９２】
また、ソース／ドレイン領域１７、１８がゲート電極１３からオフセットされていることにより、ゲート電極１３に電圧を印加したときの電荷保持部下のオフセット領域４２の反転しやすさを、電荷保持部６１、６２に蓄積された電荷量によって大きく変化させることができ、メモリ効果を増大させることが可能となる。更に、通常のロジックトランジスタと比較して、短チャネル効果を強力に防止することができ、より一層のゲート長の微細化を図ることができる。また、構造的に短チャネル効果抑制に適しているため、ロジックトランジスタと比較して膜厚の厚いゲート絶縁膜を採用することができ、信頼性を向上させることが可能となる。
【００９３】
離散的な電荷保持部６１、６２は、第１の材料かなる離散的電荷トラップの一例としてのナノドット（図中、●印で示す。）１５が、第２の絶縁体からなる膜の一例としての下層をなすシリコン酸化膜１４と、第３の絶縁体かなる膜の一例としての上層をなすシリコン酸化膜（層間絶縁膜）１６で挟まれた構造を有している。すなわち本実施例では第２と第３の絶縁体は酸化シリコンである。ナノドット１５は、電荷（電子又は正孔）をトラップして蓄積する機能を有している。このように、電荷保持部６１、６２はナノドット１５がシリコン酸化膜１４、１６によって挟まれた構造を有するため、電荷保持部６１、６２への電荷注入効率が上がり、書換え動作（書込み及び消去動作）の高速化が実現する。
【００９４】
ナノドット１５の少なくとも一部が第１の拡散層領域１７または第２の拡散層領域１８の一部にオーバーラップするように形成されてなることが好ましい。
【００９５】
また、ナノドット１５は、ゲート絶縁膜１２の表面（ゲート電極１３の底面に接している面）と実質的に平行な面内に配列されているのが好ましい。
【００９６】
図２Ａは、図１Ａに記載したメモリ素子の左側の電荷保持部６１付近の拡大図である（右側の電荷保持部６２付近は、図２Ａと左右対称に構成されている。）。主として電荷を蓄積するのはナノドット１５であるから、オフセット領域４２上におけるシリコン酸化膜１４の厚さＴ１及びナノドット１５の大きさＴ２が、メモリ特性に大きな影響を与える。
【００９７】
オフセット領域４２上におけるシリコン酸化膜１４の厚さＴ１は、以下のように設定するのが好ましい。シリコン酸化膜１４の厚さＴ１が１．５ｎｍ以下の場合、ナノドット１５に蓄積した電荷がシリコン酸化膜１４を通して逃げやすくなり、保持時間が著しく短くなる。一方、Ｔ１が１５ｎｍ以上では、ナノドット１５への電荷注入効率が悪化し、書込み時間の増大が無視できなくなる。したがって、シリコン酸化膜１４の厚さＴ１は、１．５ｎｍ〜１５ｎｍとすれば、十分な保持時間と高速な書換えが両立するので、好ましい。Ｔ１は、５ｎｍ〜１２ｎｍとするのが、より好ましい。
【００９８】
オフセット領域４２上におけるナノドット１５の大きさＴ２は、以下のように設定するのが好ましい。ナノドット１５の大きさＴ２が０．１ｎｍ以下の場合、ナノドット１５中に電荷を注入しがたくなくなるため、メモリ素子の閾値変化（あるいは読出し電流変化）が十分でなくなる。更には、ナノドットの大きさばらつきが与える素子間ばらつきが無視できなくなる。一方、ナノドット１５の大きさＴ２が１０ｎｍ以上では、書換え時にナノドットに一様に電荷を注入するのが難しく、もしくはより長い時間を要する。また、ナノドットに一様に電荷が注入されなかった場合、記憶保持中にナノドット間で電荷が移動し、閾値（あるいは読出し電流）の変化が問題となる。したがって、ナノドット１５の大きさＴ２は、０．１ｎｍ〜１０ｎｍとすれば、メモリ素子は十分な信頼性を備えるので、好ましい。Ｔ２は、１ｎｍ〜５ｎｍとするのが、より好ましい。
【００９９】
図３は、図２Ａ中の切断面線Ａ−Ａ’における、電子に対するエネルギーダイヤグラム（エネルギーバンド図）を示している。なお、簡単のため、バンドは全てフラット（真空準位ＶＬが位置によらず一定）としている。図３中、ＥＣｓは半導体（半導体基板１１）の伝導電子帯の最低準位、ＥＶｓは半導体の価電子帯の最高準位、Ｅｆｓは半導体のフェルミレベル、ＥＣ１は第１の材料（ナノドット１５）の伝導電子帯の最低準位、ＥＶ１は第１の材料の価電子帯の最高準位、ＥＣ２は第２の絶縁体（シリコン酸化膜１４）の伝導電子帯の最低準位、ＥＶ２は第２の絶縁体の価電子帯の最高準位、ＥＣ３は第３の絶縁体（シリコン酸化膜１６または後述するシリコン窒化膜５２）の伝導電子帯の最低準位、ＥＶ３は第３の絶縁体の価電子帯の最高準位である。したがって、χ１は第１の材料における真空準位と伝導電子帯の最低準位とのエネルギー差（電子親和力）、φ１は第１の材料における真空準位と価電子帯の最高準位とのエネルギー差、χ２は第２の絶縁体における真空準位と伝導電子帯の最低準位とのエネルギー差（電子親和力）、φ２は第２の絶縁体における真空準位と価電子帯の最高準位とのエネルギー差、χ３は第３の絶縁体における真空準位と伝導電子帯の最低準位とのエネルギー差（電子親和力）、φ３は第３の絶縁体における真空準位と価電子帯の最高準位とのエネルギー差を示している。
【０１００】
電荷を蓄積する第１の材料に電子が蓄積する場合、χ１＞χ２かつχ１＞χ３であることが好ましい。この場合、第１の材料（ナノドット１５）に電子を注入する際に、第３の絶縁体（シリコン酸化膜１６または後述するシリコン窒化膜５２）が障壁となって、電子の注入効率が高くなる。また、第１の材料に蓄積された電子が半導体基板１１に漏れるのを効率的に防止することができる。したがって、高速の書込み動作と良好な保持特性が実現する。
【０１０１】
電荷を蓄積する第１の材料に正孔が蓄積する場合、φ１＜φ２かつφ１＜φ３であることが好ましい。この場合、第１の材料（ナノドット１５）に正孔を注入する際に、第３の絶縁体（シリコン酸化膜１６または後述するシリコン窒化膜５２）が障壁となって、正孔の注入効率が高くなる。また、第１の材料に蓄積された正孔が半導体基板１１に漏れるのを効率的に防止することができる。したがって、高速の書込み動作と良好な保持特性が実現する。
【０１０２】
なお、上記４条件（χ１＞χ２、χ１＞χ３、φ１＜φ２、φ１＜φ３）が全て満たされるのがより好ましい。例えば、電荷を蓄積する第１の材料に電子が蓄積する場合であっても、蓄積された電子を除去するために正孔を注入する場合は、正孔の注入効率が高くなり、消去動作をも高速化することができる。
【０１０３】
本実施例では、第１の材料は金属または半導体、第２の絶縁体はシリコン酸化膜、第３の絶縁体はシリコン酸化膜またはシリコン窒化膜であったが、その限りではない。例えば、第１の材料や第２及び第３の絶縁体を酸化ハフニウム、酸化タンタル、酸化イットリウム、酸化ジルコニウムなどの高誘電材料や酸化アルミニウムとすることができる。
【０１０４】
次に、図１Ａに戻って、このメモリ素子の書込み動作原理を説明する。
【０１０５】
ここで、書込みとは、電荷保持部６１、６２に電子を注入することを指すこととする。
第２の電荷保持部６２に電子を注入する（書込む）ためには、第１の拡散層領域１７をソース電極に、第２の拡散層領域１８をドレイン電極とする。例えば、第１の拡散層領域１７及び半導体基板１１に０Ｖ、第２の拡散層領域１８に＋５Ｖ、ゲート電極１３に＋２Ｖを印加すればよい。このような電圧条件によれば、反転層が、第１の拡散層領域１７（ソース電極）から伸びるが、第２の拡散層領域１８（ドレイン電極）に達することなく、ピンチオフ点が発生する。電子は、ピンチオフ点から第２の拡散層領域１８（ドレイン電極）まで高電界により加速され、いわゆるホットエレクトロン（高エネルギーの伝導電子）となる。このホットエレクトロンが第２の電荷保持部６２（より正確にはナノドット１５）に注入されることにより書込みが行なわれる。なお、第１の電荷保持部６１近傍では、ホットエレクトロンが発生しないため、書込みは行なわれない。
【０１０６】
このようにして、第２の電荷保持部６２に電子を注入して、書込みを行なうことができる。
【０１０７】
一方、第１の電荷保持部６１に電子を注入する（書込む）ためには、第２の拡散層領域１８をソース電極に、第１の拡散層領域１７をドレイン電極とする。例えば、第２の拡散層領域１８及び半導体基板１１に０Ｖ、第１の拡散層領域１７に＋５Ｖ、ゲート電極１３に＋２Ｖを印加すればよい。このように、第２の電荷保持部６２に電子を注入する場合とは、ソース／ドレイン領域を入れ替えることにより、第１の電荷保持部６１に電子を注入して、書込みを行なうことができる。
【０１０８】
次に、上記メモリ素子の読み出し動作原理を説明する。
【０１０９】
第１の電荷保持部６１に記憶された情報を読み出す場合、第１の拡散層領域１７をソース電極に、第２の拡散層領域１８をドレイン電極とし、トランジスタを飽和領域動作させる。例えば、第１の拡散層領域１７及び半導体基板１１に０Ｖ、第２の拡散層領域１８に＋２Ｖ、ゲート電極１３に＋１Ｖを印加すればよい。この際、第１の電荷保持部６１に電子が蓄積していない場合には、ドレイン電流が流れやすい。一方、第１の電荷保持部６１に電子が蓄積している場合は、第１の電荷保持部６１近傍で反転層が形成されにくいので、ドレイン電流は流れにくい。したがって、ドレイン電流を検出することにより、第１の電荷保持部６１の記憶情報を読み出すことができる。このとき、第２の電荷保持部６２における電荷蓄積の有無は、ドレイン近傍がピンチオフしているため、ドレイン電流に影響を与えない。
【０１１０】
第２の電荷保持部６２に記憶された情報を読み出す場合、第２の拡散層領域１８をソース電極に、第１の拡散層領域１７をドレイン電極とし、トランジスタを飽和領域動作させる。例えば、第２の拡散層領域１８及び半導体基板１１に０Ｖ、第１の拡散層領域１７に＋２Ｖ、ゲート電極１３に＋１Ｖを印加すればよい。このように、第１の電荷保持部６１に記憶された情報を読み出す場合とは、ソース／ドレイン領域を入れ替えることにより、第２の電荷保持部６２に記憶された情報の読出しを行なうことができる。
【０１１１】
以上の説明から明らかなように、一方の側の電荷保持部に注目した場合、書込みを行なう場合と、読み出し動作をおこなう場合とでは、ソースとドレインとを入れ替えている。言い換えれば、読み出し動作時と書込み動作時で、第１の拡散層領域と第２の拡散層領域とに印加する電圧の大小関係を反対にしている。そのため、２つの電荷保持部のそれぞれに記憶された情報を感度よく検出することができるのである。
【０１１２】
なお、チャネル領域４１，４２としてゲート電極１３で覆われない部分（オフセット領域４２）が残されている場合、オフセット領域４２においては、電荷保持部６１、６２の余剰電子の有無によって反転層が消失又は形成され、その結果、大きなヒステリシス（閾値の変化）が得られる。ただし、オフセット領域４２の幅があまり大きいと、ドレイン電流が大きく減少し、読出し速度が大幅に遅くなる。したがって、十分なヒステリシスと読出し速度が得られるように、オフセット領域４２の幅を決定することが好ましい。
【０１１３】
第１、第２の拡散層領域１７、１８がゲート電極１３端に達している場合、つまり、第１、第２の拡散層領域１７、１８とゲート電極１３とがオーバーラップしている場合であっても、書込み動作によりトランジスタの閾値はほとんど変わらなかったが、ソース／ドレイン端での寄生抵抗が大きく変わり、ドレイン電流は大きく減少（１桁以上）した。したがって、ドレイン電流の検出により読出しが可能であり、メモリとしての機能を得ることができる。ただし、より大きなメモリヒステリシス効果を必要とする場合、第１、第２の拡散層領域１７、１８とゲート電極１３とがオーバーラップしていない（オフセット領域４２が存在する）ほうが好ましい。
【０１１４】
更に、上記メモリ素子の消去動作原理を説明する。
【０１１５】
まず、第１の方法として、第１の電荷保持部６１に記憶された情報を消去する場合、第１の拡散層領域１７に正電圧（例えば、＋６Ｖ）、半導体基板１１に０Ｖを印加して、第１の拡散層領域１７と半導体基板１１とのＰＮ接合に逆バイアスをかけ、更にゲート電極１３に負電圧（例えば、−５Ｖ）を印加すればよい。このとき、上記ＰＮ接合のうちゲート電極１３付近では、負電圧が印加されたゲート電極の影響により、特にポテンシャルの勾配が急になる。そのため、バンド間トンネルによりＰＮ接合の半導体基板１１側にホットホール（高エネルギーの正孔）が発生する。このホットホールが負の電位をもつゲート電極１３方向に引きこまれ、その結果、第１の電荷保持部６１にホール注入が行なわれる。このようにして、第１の電荷保持部６１の消去が行なわれる。このとき第２の拡散層領域１８には０Ｖを印加すればよい。第２の電荷保持部６２に記憶された情報を消去する場合は、上記において第１の拡散層領域と第２の拡散層領域の電位を入れ替えればよい。
【０１１６】
次に、第２の方法として、第１の電荷保持部６１に記憶された情報を消去する場合、第１の拡散層領域１７に正電圧（例えば、＋５Ｖ）、第２の拡散層領域１８に０Ｖ、ゲート電極１３に負電圧（例えば、−４Ｖ）、半導体基板１１に正電圧（例えば、＋０．８Ｖ）を印加すればよい。この際、半導体基板１１と第２の拡散層領域１８との間に順方向電圧が印加され、半導体基板１１に電子が注入される。注入された電子は、半導体基板１１と第１の拡散層領域１７とのＰＮ接合まで拡散し、そこで強い電界により加速されてホットエレクトロンとなる。このホットエレクトロンは、ＰＮ接合において、電子−ホール対を発生させる。すなわち、半導体基板１１と第２の拡散層領域１８との間に順方向電圧を印加することにより、半導体基板１１に注入された電子がトリガーとなって、反対側に位置するＰＮ接合でホットホールが発生する。ＰＮ接合で発生したホットホールは負の電位をもつゲート電極１３方向に引きこまれ、その結果、第１の電荷保持部６１に正孔注入が行なわれる。第２の電荷保持部６２に記憶された情報を消去する場合は、上記において第１の拡散層領域と第２の拡散層領域の電位を入れ替えればよい。
【０１１７】
この第２の方法によれば、半導体基板１１と第１の拡散層領域１７とのＰＮ接合において、バンド間トンネルによりホットホールが発生するに足りない電圧しか印加されない場合においても、第２の拡散層領域１８から注入された電子は、ＰＮ接合で電子−正孔対が発生するトリガーとなり、ホットホールを発生させることができる。したがって、消去動作時の電圧を低下させることができる。特に、オフセット領域４２が存在する場合は、負の電位が印加されたゲート電極により上記ＰＮ接合が急峻となる効果が少ない。そのため、バンド間トンネルによるホットホールの発生が難しいのであるが、第２の方法はその欠点を補い、低電圧で消去動作を実現することができる。
【０１１８】
なお、第１の電荷保持部６１に記憶された情報を消去する場合、第１の消去方法では、第１の拡散層領域１７に＋６Ｖを印加しなければならなかったが、第２の消去方法では、＋５Ｖで足りた。このように、第２の方法によれば、消去時の電圧を低減することができるので、消費電力が低減され、ホットキャリアによるメモリ素子の劣化を抑制することができる。
【０１１９】
以上の動作方法により、１トランジスタ当り選択的に２ビットの書込み及び消去が可能となる。
【０１２０】
また、上記動作方法では、ソース電極とドレイン電極を入れ替えることによって１トランジスタ当り２ビットの書込み及び消去をさせているが、ソース電極とドレイン電極を固定して１ビットメモリとして動作させてもよい。この場合ソース／ドレイン領域の一方を共通固定電圧とすることが可能となり、ソース／ドレイン領域に接続されるビット線の本数を半減できる。
【０１２１】
図１Ｂは、図１Ａのメモリ素子の変形例を示している。
【０１２２】
図１Ａのメモリ素子では、電荷保持部６１、６２の第３の絶縁体としてシリコン酸化膜（層間絶縁膜）１６が用いられていた。これに対して、この図１Ｂのメモリ素子では、電荷保持部６１、６２の第３の絶縁体としてシリコン窒化膜５２が用いられている点のみが異なっている。シリコン窒化膜５２は、半導体基板１１の表面１１ａに沿った部分５２ａとゲート電極１３の側壁１３ｂとに沿った部分５２ｂとを含む断面Ｌ状の膜である。これに応じて、第２の絶縁体としてシリコン酸化膜１４は、半導体基板１１の表面１１ａに沿った部分とゲート電極１３の側壁１３ｂとに沿った部分とを含む断面Ｌ状の膜になっている。ナノドット１５は、第３の絶縁体としてのシリコン窒化膜５２のうち半導体基板１１の表面１１ａに沿った部分５２ａとそれに接する第２の絶縁体としてシリコン酸化膜１４との界面に沿って設けられている。なお、シリコン酸化膜（層間絶縁膜）１６は、ゲート電極１３の上面１３ａやシリコン窒化膜５２上を厚く覆っている。
【０１２３】
図２Ｂは、図１Ｂに記載したメモリ素子の左側の電荷保持部６１付近の拡大図である。この図１Ｂのメモリ素子では、オフセット領域４２上におけるシリコン酸化膜１４の厚さＴ１及びナノドット１５の大きさＴ２が、図１Ａのメモリ素子におけるのと同様に設定されている。
【０１２４】
図３に関して触れたように、この図１Ｂのメモリ素子は、図１Ａのメモリ素子のものと同様のエネルギーダイヤグラム（エネルギーバンド図）をもつ。したがって、図１Ａのメモリ素子と全く同様に、書込み、消去、読み出し動作を行うことができ、同様の作用効果を奏することができる。しかも、第３の絶縁体はシリコン窒化膜５２からなるので、第３の絶縁体の誘電率を高めることができる。
【０１２５】
この図１Ｂのメモリ素子は、通常のロジックトランジスタとほぼ同様の製造工程によって、次のようにして形成することができる。
【０１２６】
まず、図４Ａに示すように、半導体基板１１の表面１１ａ上に、膜厚１ｎｍ〜６ｎｍ程度のシリコン酸窒化膜からなるゲート絶縁膜１２を形成するとともに、膜厚５０ｎｍ〜４００ｎｍ程度のポリシリコン、ポリシリコンと高融点金属シリサイドの積層膜又はポリシリコンと金属との積層膜からなるゲート電極材料膜を形成し、これらの膜を所望の形状にパターニングすることによりゲート電極１３を形成した。ゲート電極１３は、上面１３ａ、側壁１３ｂ，１３ｂ、およびゲート絶縁膜１２に接する底面をもつ略矩形状の断面をもつ。なお、ゲート絶縁膜及びゲート電極の材料は、上述したように、その時代のスケーリング則に則ったロジックプロセスにおいて使われる材料を用いればよく、上記材料に限定されるものではない。
【０１２７】
続いて、図４Ｂに示すように、得られた半導体基板１１上の全面に、より詳しくは、ゲート電極１３およびゲート電極１３の両側に相当する半導体基板１１上を覆うように、表面側にゲート電極１３の断面形状を反映する厚さ、この例では膜厚１．５ｎｍ〜１５ｎｍ、より好ましくは膜厚５ｎｍ〜１２ｎｍのシリコン酸化膜１４をＣＶＤ（Chemical Vapor Deposition）法により堆積した。なお、シリコン酸化膜１４は熱酸化によって形成してもよい。次に、シリコン酸化膜１４上の全面に、シリコン酸化膜を覆うように、表面側にゲート電極１３の断面形状を反映する厚さ、この例では膜厚２ｎｍ〜１５ｎｍ、より好ましくは３ｎｍ〜７ｎｍのシリコン窒化膜５２をＣＶＤ法により堆積した。更に、シリコン窒化膜５２上の全面に、シリコン窒化膜５２を覆うように、ゲート電極１３の両側に上記シリコン窒化膜５２のＬ状の断面が作るコーナ部５２ｃを埋める厚さ、この例では膜厚２０ｎｍ〜７０ｎｍの犠牲シリコン酸化膜としてのシリコン酸化膜５３をＣＶＤ法により堆積した。
【０１２８】
続いて、図４Ｃに示すように、異方性エッチングによりシリコン酸化膜５３、５１及びシリコン窒化膜５２をエッチバックすることにより、ゲート電極１３の両側にそれぞれシリコン酸化膜１４、シリコン窒化膜５２を断面Ｌ状に残すとともに、シリコン窒化膜５２のＬ状の断面が作るコーナ部５２ｃにシリコン酸化膜５３を残して、ゲート電極１３の両側にサイドウォールスペーサ７６，７６を形成した。
【０１２９】
その後、ゲート電極１３及びサイドウォールスペーサ７６，７６をマスクとしてイオン注入することにより、ソース／ドレイン領域１７、１８を形成した。
【０１３０】
更に図４Ｄに示すように、フォトリソグラフィを行って、ゲート電極１３に関してサイドウォールスペーサ７６，７６の外側に相当する領域に、フォトレジスト７１，７１を設ける。この時、ソース／ドレイン領域１７、１８の表面を位置合わせマージンをもって保護するために、サイドウォールスペーサ７６，７６の端部にフォトレジスト７１，７１をオーバーラップさせる。そして、サイドウォールスペーサ７６，７６をなすシリコン酸化膜５３，５３のうち少なくともゲート電極１３の側壁１３ｂ，１３ｂに近い部分を異方性エッチングにより除去する。この時、シリコン窒化膜のエッチングレートがシリコン酸化膜のエッチングレートより小さくなるエッチング条件を用いることができる。例えばシリコン酸化膜はエッチングするがシリコン窒化膜はほとんどエッチングされないような条件で異方性エッチングを行うことでシリコン窒化膜をエッチングストッパーとして用いる。この方法によりエッチングを正確にシリコン窒化膜で止めることができるで、素子により過度にエッチングを行い例えば基板にダメージを与えたり、逆にエッチングが不足して例えばエッチング残りが発生したりすることを防ぐことができる。したがって素子の特性ばらつきや不良の発生を抑制できる。
【０１３１】
続いて図４Ｅに示すように、この上から、ナノドットを作製するための材料７２を例えばイオン注入より絶縁膜５２，１４中に導入する。同時に、この材料７２は、ゲート電極１３の上面１３ａやフォトレジスト７１，７１の表面にも導入される（注入された領域を点描７３で示す。）。この材料７２としては、例えばＳｉやＧｅなどの半導体あるいはＡｇ，Ａｕ，Ｃｕ，Ｔｉ，Ｃｒ，Ｍｎ，Ｚｒ，Ｈｆ，Ｔａ，Ｗ，Ｐｔなどの金属を用いることができる。特に融点は高い材料を用いる方が、熱や経時変化によって拡散することによるデバイス特性の悪化を回避することができるので好ましい。
【０１３２】
フォトレジスト７１，７１を除去した後、必要に応じ熱処理工程を実施する。これにより、図４Ｆに示すように、ナノドット１５をシリコン窒化膜５２とシリコン酸化膜１４との界面に形成した。注入条件によっては熱処理工程なしでナノドットを形成可能である。好ましくは熱処理工程を実施する。これにより絶縁膜中に存在する欠陥を減らすことが可能である。熱処理はアルゴン等の不活性ガス中、酸素等の酸化性雰囲気中、水素雰囲気中、あるいは窒化雰囲気中などを選択できる。特に絶縁体として酸化物絶縁体を用いる場合には酸素が少し含まれる雰囲気中で熱処理を行うことが好ましい。これにより、酸素欠損を減少させることができる。
【０１３３】
この例では、ナノドット１５をシリコン窒化膜５２とシリコン酸化膜１４との界面に形成したが、注入条件、熱処理条件を調整することで、ナノドットはシリコン窒化膜５２中や、シリコン酸化膜１４中に形成することが可能である。
【０１３４】
この後、ゲート電極１３と図示しない上層の配線とを分離するための層間絶縁膜１６を、ＣＶＤ法により、ゲート電極１３の厚さよりも厚く堆積する。層間絶縁膜１６の材料としては、この例ではシリコン酸化膜を用いる。
【０１３５】
図１Ａのメモリ素子は、図１Ｂのメモリ素子を作製する上述の製造工程を少し変形した工程によって、次のようにして形成することができる。
【０１３６】
図５Ａに示すように、図４Ｄに示した工程（つまり、サイドウォールスペーサ７６，７６をなすシリコン酸化膜５３，５３のうち少なくともゲート電極１３の側壁１３ｂ，１３ｂに近い部分を異方性エッチングにより除去する工程）まで、上述の製造工程を同様に進める。
【０１３７】
次に、この例では図５Ｂに示すように、シリコン窒化膜５２のうちレジスト７１，７２の間に露出している部分を除去する。この時、シリコン窒化膜５２を除去する方法は、ドライエッチング法を用いることができる。例えば、シリコン酸化膜のエッチングレートがシリコン窒化膜のエッチングレートより小さくなるエッチング条件を用いることができる。例えばシリコン窒化膜はエッチングするがシリコン酸化膜はほとんどエッチングされないような条件で異方性エッチングを行うことでシリコン酸化膜をエッチングストッパーとして用いる。この方法によりエッチングを正確にシリコン酸化膜で止めることができるで、素子により過度にエッチングを行い例えば基板にダメージを与えたり、逆にエッチングが不足して例えばエッチング残りが発生したりすることを防ぐことができる。したがって素子の特性ばらつきや不良の発生を抑制できる。シリコン窒化膜を除去する他の方法としては、例えばリン酸等を用いたウエットエッチング法を用いることができる。
【０１３８】
続いて図５Ｃに示すように、この上から、ナノドットを作製するための材料７２を例えばイオン注入よりシリコン酸化膜１４中に導入する。
【０１３９】
なお、ナノドットを形成するための材料７２を注入した後にシリコン窒化膜５２を除去するほうが、注入による表面ダメージ層をシリコン窒化膜５２とともに除去することが可能であるので好ましい。
【０１４０】
フォトレジスト７１，７１を除去した後、必要に応じ熱処理工程を実施する。これにより、図５Ｄに示すように、ナノドット１５をシリコン酸化膜１４中に形成する。
【０１４１】
この後、層間絶縁膜１６を、ＣＶＤ法により、ゲート電極１３の厚さよりも厚く堆積する。層間絶縁膜１６の材料としては、この例では、シリコン酸化膜を用いる。
【０１４２】
図１Ａ、図１Ｂのメモリ素子では、２つの電荷保持部６１，６２は、それぞれゲート電極１３に対して側方に離間して形成され、ゲート絶縁膜１２に対して離間している。したがって、電荷保持部６１，６２が担うメモリ機能と、ゲート絶縁膜１２が担うトランジスタ動作機能とは分離される。そのため、十分なメモリ機能を有したままゲート絶縁膜１２を薄膜化して短チャンネル効果を抑制するのが容易である。また、２つの電荷保持部６１，６２はゲート電極１３に対して互いに反対側に離間して形成されているので、書換え時に２つの電荷保持部６１，６２の間の干渉が効果的に抑制される。言い換えれば、２つの電荷保持部６１，６２の間の距離を小さくすることができる。したがって、２ビット動作が可能で、かつ微細化が容易である。
【０１４３】
更には、図１Ａ、図１Ｂのメモリ素子では、電荷を蓄積する機能を有する第１の材料からなるナノドット１５が、第２の絶縁体としてのシリコン酸化膜１４と第３の絶縁体としてのシリコン酸化膜１６またはシリコン窒化膜５２とに挟まれた構造を有している。そのため、電荷の注入に際して、短い時間で第１の材料内の電荷密度を上げ、また、電荷密度を均一にすることができる。
【０１４４】
また、図１Ａ、図１Ｂのメモリ素子では、第２の絶縁体としてのシリコン酸化膜１４と第３の絶縁体としてのシリコン酸化膜１６とは密度が異なる。図１Ｂのメモリ素子では、第２の絶縁体としてのシリコン酸化膜１４と第３の絶縁体としてのシリコン窒化膜５２とは、材料が異なる。第２の絶縁体としてのシリコン酸化膜１４と第３の絶縁体としてのシリコン酸化膜１６またはシリコン窒化膜５２とは界面を有する。したがって、上記ナノドット１５は上記界面に自己整合的に形成することが可能になる。
【０１４５】
特に、図１Ａのメモリ素子では、第２の絶縁体はシリコン熱酸化膜１４からなり、第３の絶縁体は化学的または物理的に堆積したシリコン酸化膜１６からなるので、第２の絶縁体１４は第３の絶縁体１６に比べて密度が高い。したがって、仮にナノドット１５を形成する原子が、第２の絶縁体１４を通って拡散しようとしても、半導体基板１１１に達するのを有効に抑制できる。
【０１４６】
また、上記ナノドット１５は、導電体部（ゲート電極、拡散層領域、半導体基板）とは第２の絶縁体としてのシリコン酸化膜１４で隔てられているので、電荷の漏れが抑制されて十分な保持時間を得ることができる。したがって、メモリ素子の高速書換え、信頼性の向上、十分な保持時間の確保が可能となる。
【０１４７】
（第２実施形態）
図６Ａ、図６Ｂは、それぞれ第２実施形態の半導体記憶装置としての不揮発性メモリ素子の電荷保持部６１の近傍の断面を示している。残りの部分の構成は、それぞれ図１Ａ、図１Ｂのメモリ素子におけるのと同様になっている。
【０１４８】
図６Ａのメモリ素子は、図１Ａのメモリ素子に対して、ゲート電極１３の側壁１３ｂとそれに最も近い位置にあるナノドット１５との間の距離Ｔ１Ｂが、各ナノドット１５と半導体基板上１１の表面１１ａとの間の距離よりも大きいことを特徴としている。言い換えれば、シリコン酸化膜１４のうちゲート電極１３の側壁１３ｂに沿った部分の厚さＴ１Ｂが、半導体基板上１１の表面１１ａ上でのシリコン酸化膜１４の厚さＴ１Ａよりも厚いことを特徴としている。
【０１４９】
同様に、図６Ｂは、図１Ｂのメモリ素子に対して、ゲート電極１３の側壁１３ｂとそれに最も近い位置にあるナノドット１５との間の距離Ｔ１Ｂが、各ナノドット１５と半導体基板上１１の表面１１ａとの間の距離よりも大きいことを特徴としている。言い換えれば、シリコン酸化膜１４のうちゲート電極１３の側壁１３ｂに沿った部分とシリコン窒化膜５２のうちゲート電極１３の側壁１３ｂに沿った部分との合計の厚さＴ１Ｂが、半導体基板上１１の表面１１ａ上でのシリコン酸化膜１４の厚さＴ１Ａよりも厚いことを特徴としている。
【０１５０】
したがって、図６Ａ、図６Ｂのメモリ素子では、ゲート電極１３からナノドット１５への電荷の注入（あるいはナノドット１５からゲート電極１３への電荷の放出）を効果的に抑制することができる。したがって、半導体基板１１１とナノドット１５との間で電荷のやりとりを行わずとも、メモリ動作が可能となる。したがって、半導体基板１１の表面１１ａに沿って設けられた絶縁膜の劣化を抑制することができる。よって、メモリ素子の書換え特性が安定し、信頼性が向上する。
【０１５１】
図６Ａ、図６Ｂのメモリ素子を作製する手順を説明する。以下、半導体基板１１は単結晶シリコン基板であり、ゲート電極１３は多結晶シリコンからなる場合を説明する。
【０１５２】
図６Ａのメモリ素子を作製する場合、まず、図４Ａに関して説明したのと同様の方法で、半導体（単結晶シリコン）基板１１上にゲート絶縁膜１２およびゲート電極１３を形成した。次に、熱酸化により、ゲート電極１３の表面およびシリコン基板１１のうちゲート電極１３の両側に相当する部分の表面にシリコン酸化膜１４を形成した。この時、シリコン酸化膜１４の膜厚は、シリコン基板１１の表面１１ａ上でのシリコン酸化膜１４の厚さＴ１Ａよりも、ゲート電極１３の側壁１３ｂに沿った部分の厚さＴ１Ｂの方が厚くなった。これは、単結晶シリコンよりも多結晶シリコンの熱酸化レートが大きいからである。その後、図１Ａのメモリ素子に関して説明したのと同様の方法で工程を進める。これにより、図６Ａのメモリ素子を完成することができる。
【０１５３】
図６Ｂのメモリ素子を作製する場合は、まず、図４Ａに関して説明したのと同様の方法で、半導体（単結晶シリコン）基板１１上にゲート絶縁膜１２およびゲート電極１３を形成した。次に、熱酸化により、ゲート電極１３の表面およびシリコン基板１１のうちゲート電極１３の両側に相当する部分の表面にシリコン酸化膜１４を形成した。この時、シリコン酸化膜１４の膜厚は、シリコン基板１１の表面１１ａ上でのシリコン酸化膜１４の厚さＴ１Ａよりも、ゲート電極１３の側壁１３ｂに沿った部分の厚さＴ１Ｂの方が厚くなった。これは、単結晶シリコンよりも多結晶シリコンの熱酸化レートが大きいからである。その後、図１Ｂのメモリ素子に関して説明したのと同様の方法で工程を進める。これにより、図６Ｂのメモリ素子を完成することができる。
【０１５４】
上記手順によれば、結晶性の違いによる酸化レートの違いを利用することにより、特に工程を増やすことなく、シリコン酸化膜１４のうちゲート電極１３の側壁１３ｂに沿った部分の膜厚を選択的に厚くすることができる。したがって、安定した書換え特性を有し、信頼性が高いメモリ素子を簡単な工程で形成することが可能となる。
【０１５５】
（第３実施形態）
図７Ａ、図７Ｂは、それぞれ第３実施形態の半導体記憶装置としての不揮発性メモリセルのチャネル長方向に沿った断面を示している。
【０１５６】
図７Ａに示すように、半導体基板１１１の表面１１１ａ上にゲート絶縁膜１１４が形成され、このゲート絶縁膜１１４上に通常のトランジスタと同程度のゲート長、例えば０．０１５μｍ〜０．５μｍ程度の断面略矩形状のゲート電極１１７が形成されている。半導体基板１１１の上方でゲート電極１１７の両側に相当する位置に、それぞれゲート電極１１７に対して側方に離間して、離散的な電荷保持部１６１、１６２が形成されている。また、半導体基板１１１の表面１１１ａのうちゲート電極１１７の両側に相当する部分を占めるように、第１の拡散層領域１１２及び第２の拡散層領域１１３（ソース／ドレイン領域）が形成されている。半導体基板１１１の表面１１１ａのうち第１の拡散層領域１１２と第２の拡散層領域１１３との間に相当する領域がチャネル領域となる。この例では、このソース／ドレイン領域１１２、１１３は、ゲート電極１１７の側壁１１７ｂ，１１７ｂに対して側方に離間（オフセット）している。つまり、半導体基板１１１の表面１１１ａのうちゲート電極１１７の直下に対応する領域１７０とソース／ドレイン領域１７、１８との間に、それぞれゲート電極１１７に覆われていないオフセット領域１７１，１７１が設けられている。
【０１５７】
図７Ａのメモリ素子では、電荷保持部１６１、１６２が電荷を保持する領域（電荷を蓄える領域であって、電荷を保持する機能を有する物体であってもよい）１４２と電荷を逃げにくくする領域（電荷を逃げにくくする機能を有する膜であってもよい）１４１、１４３とから構成される。例えば、上記メモリ素子はＯＤＯ構造を有している。すなわち、第２の絶縁体からなる膜の一例としてのシリコン酸化膜１４１と、第３の絶縁体からなる膜の一例としてのシリコン酸化膜１４３との間に、第１の材料からなるナノドットの一例としてのナノドット１４２が挟まれ、電荷保持部１６１、１６２を構成している。ここで、ナノドット１４２は電荷を保持する機能を果たす。また、シリコン酸化膜１４１、１４３はナノドット１４２中に蓄えられた電荷を逃げにくくする機能を有する膜の役割を果たす。
【０１５８】
また、電荷保持部１６１、１６２における電荷を保持する領域（ナノドット）１４２は、拡散層領域１１２、１１３とそれぞれオーバーラップしている。ここで、オーバーラップするとは、拡散層領域１１２、１１３の少なくとも一部の領域上に、電荷を保持する領域（ナノドット１４２）の少なくとも一部が存在することを意味する。
【０１５９】
図８Ａは、図７Ａに記載したメモリ素子の右側の電荷保持部１６２付近の拡大図である。この図８Ａを用いて、電荷保持部１６１、１６２における電荷を保持する領域（ナノドット１４２）と拡散層領域１１２、１１３とがオーバーラップすることによる効果を、次に説明する。
【０１６０】
図８Ａ中のＷ１はゲート電極１１４と拡散層領域１１３とのオフセット量を示す。また、Ｗ２はゲート電極１１４のチャネル長方向の切断面における電荷保持部１６２の幅を示す。なお、電荷保持部１６２のうちナノドット１４２のゲート電極１１７から遠い側の端が、ゲート電極１１７から遠い側の電荷保持部１６２の端と一致しているため、電荷保持部１６２の幅をＷ２として定義した。電荷保持部１６２と拡散層領域１１３とのオーバーラップ量はＷ２−Ｗ１で表される。この実施形態で、特に重要なことは、電荷保持部１６２のうちナノドット１４２が、拡散層領域１１３とオーバーラップする、つまり、Ｗ２＞Ｗ１なる関係を満たすことである。
【０１６１】
図８Ａの構造において、電荷保持部１６２の幅Ｗ２を１００ｎｍに固定し、オフセット量Ｗ１を変化させたときのドレイン電流を調べた。ここで、ドレイン電流は、電荷保持部１６２を消去状態（ホールが蓄積されている）とし、シミュレーションを行った。その結果、Ｗ１が１００ｎｍ以上（すなわち、ナノドット１４２と拡散層領域１１２とがオーバーラップしない）の場合は、ドレイン電流が急速に減少している。ドレイン電流値は、読出し動作速度にほぼ比例するので、Ｗ１が１００ｎｍ以上の場合はメモリの性能は急速に劣化する。一方、ナノドット１４２と拡散層領域とがオーバーラップする範囲においては、ドレイン電流の減少は緩やかである。したがって、電荷を保持する機能を有するナノドット１４２の少なくとも一部とソース／ドレイン領域（拡散層領域）とがオーバーラップすることが好ましい。これと同様に、電荷保持部１６１においても、電荷を保持する機能を有するナノドット１４２の少なくとも一部とソース／ドレイン領域（拡散層領域）とがオーバーラップすることが好ましい。
【０１６２】
図７Ａ中に示す電荷保持部１６１に記憶された情報の読み出しは、第１実施形態と同様に、拡散層領域１１２をソース電極とし、拡散層領域１１３をドレイン領域としてチャネル領域中のドレイン領域１１３に近い側にピンチオフ点を形成するのが好ましい。すなわち、２つの電荷保持部１６１、１６２のうち一方に記憶された情報を読み出す時に、ピンチオフ点をチャネル領域内であって、他方の電荷保持部に近い領域に形成させるのが好ましい。これにより、電荷保持部１６２の記憶状況の如何にかかわらず、電荷保持部１６１の記憶情報を感度よく検出することができ、２ビット動作を可能にする大きな要因となる。
【０１６３】
一方、２つの電荷保持部の片側のみに情報を記憶させる場合又は２つの電荷保持部を同じ記憶状態にして使用する場合には、読出し時に必ずしもピンチオフ点を形成しなくてもよい。
【０１６４】
なお、半導体基板１１１の表面１１１ａにウェル領域（Ｎチャネル素子の場合はＰ型ウェル）を形成することが好ましい。ウェル領域を形成することにより、チャネル領域の不純物濃度をメモリ動作（書換え動作及び読出し動作）に最適な濃度にしつつ、その他の電気特性（耐圧、接合容量、短チャネル効果）を制御するのが容易になる。
【０１６５】
既述のように、電荷保持部１６１、１６２は、メモリの保持特性を向上させる観点から、電荷を保持する機能を有するナノドット１４２と絶縁膜とを含んでいるのが好ましい。図７Ａのメモリ素子では、電荷保持膜として電荷をトラップする準位を有するナノドット１４２、絶縁膜として電荷保持膜に蓄積された電荷の散逸を防ぐ働きのあるシリコン酸化膜１４１、１４３を用いている。電荷保持部がナノドット１４２と絶縁膜とを含むことにより電荷の散逸を防いで保持特性を向上させることができる。さらに、電荷保持部がナノドット１４２のみで構成される場合に比べてナノドットの体積を適度に小さくすることができる。ナノドット１４２の体積を適度に小さくすることによりナノドット１４２間での電荷の移動を制限し、記憶保持中に電荷移動による特性変化が起こるのを抑制することができる。
【０１６６】
また、電荷保持部１６１、１６２は、ゲート絶縁膜１１４の表面と略平行に配置されるナノドットを含むこと、言い換えると、電荷保持部１６２のナノドット１４２がゲート絶縁膜１１４の表面と実質的に平行な面上に配列されているのが好ましい。より具体的には、電荷保持部１６１、１６２における複数のナノドット１４２の下面が、ゲート絶縁膜１１４の上面に対して互いに等しい高低差を有するように配置されることが好ましい。電荷保持部１６２中に、ゲート絶縁膜１１４表面と略平行なナノドット１４２があることにより、ナノドット１４２に蓄積された電荷の多寡によりオフセット領域１７１での反転層の形成されやすさを効果的に制御することができ、ひいてはメモリ効果を大きくすることができる。また、ナノドット１４２をゲート絶縁膜１１４の表面と略平行とすることにより、オフセット量（Ｗ１）がばらついた場合でもメモリ効果の変化を比較的小さく保つことができ、メモリ効果のばらつきを抑制することができる。しかも、ナノドット１４２の上方への電荷の移動が抑制され、記憶保持中に電荷移動による特性変化が起こるのを抑制することができる。
【０１６７】
さらに、電荷保持部１６２は、ゲート絶縁膜１１４の表面と略平行なナノドット１４２とチャネル領域（又はウェル領域）とを隔てる絶縁膜（例えば、シリコン酸化膜１４１のうちオフセット領域１７１上の部分）を含むことが好ましい。この絶縁膜により、ナノドットに蓄積された電荷の散逸が抑制され、さらに保持特性の良いメモリ素子を得ることができる。
【０１６８】
なお、ナノドット１４２の粒径、分布、膜厚を制御すると共に、ナノドット１４２下の絶縁膜（シリコン酸化膜１４１のうちオフセット領域１７１上の部分）の膜厚を一定に制御することにより、半導体基板１１１の表面１１１ａからナノドット１４２中に蓄えられる電荷までの距離を概ね一定に保つことが可能となる。つまり、半導体基板表面１１１ａからナノドット１４２に蓄えられる電荷までの距離を、ナノドット１４２下の絶縁膜の最小膜厚値から、ナノドット１４２下の絶縁膜の最大膜厚値とナノドット１４２の粒径値との和までの間に制御することができる。これにより、ナノドット１４２に蓄えられた電荷により発生する電気力線の密度を概ね制御することが可能となり、メモリ素子のメモリ効果の大きさばらつきを非常に小さくすることが可能となる。
【０１６９】
書換え動作時に電荷がナノドット１４２に注入されるのは、発生した電荷がオフセット領域１７１における電界により引き込まれるためである。したがって、オフセット領域１７１上に配置されたナノドット１４２を含むことにより、書換え動作時に電荷保持部１６２に注入される電荷が増加し、書換え速度が増大する。
【０１７０】
なお、シリコン酸化膜１４３の部分がシリコン窒化膜であった場合、つまり、電荷保持膜がゲート絶縁膜１１４の表面に対応する高さに対して均一でない場合、シリコン窒化膜の上方向への電荷の移動が顕著になって、保持特性が悪化する。
【０１７１】
さらに、電荷保持部１６１、１６２は、ゲート絶縁膜１１４の表面と略平行なナノドットとチャネル領域（又はウェル領域）とを隔てる絶縁膜（シリコン酸化膜１４１のうちオフセット領域１７１上の部分）をさらに含むことが好ましい。この絶縁膜により、ナノドット１４２に蓄積された電荷の散逸が抑制され、さらに保持特性を向上させることができる。
【０１７２】
図７Ｂは、図７Ａのメモリ素子の変形例を示している。また、図８Ｂは、図７Ｂに記載したメモリ素子の右側の電荷保持部１６２付近の拡大図である。
【０１７３】
図７Ａのメモリ素子では、電荷保持部１６１、１６２の第３の絶縁体としてシリコン酸化膜（層間絶縁膜）１４３が用いられていた。これに対して、この図７Ｂのメモリ素子では、電荷保持部１６１、１６２の第３の絶縁体としてシリコン窒化膜１５２が用いられている点のみが異なっている。シリコン窒化膜１５２は、半導体基板１１１の表面１１１ａに沿った部分１５２ａとゲート電極１１７の側壁１１７ｂとに沿った部分１５２ｂとを含む断面Ｌ状の膜である。これに応じて、第２の絶縁体としてシリコン酸化膜１４１は、半導体基板１１１の表面１１１ａに沿った部分とゲート電極１１７の側壁１１７ｂとに沿った部分とを含む断面Ｌ状の膜になっている。ナノドット１４２は、第３の絶縁体としてのシリコン窒化膜１５２のうち半導体基板１１１の表面１１１ａに沿った部分１５２ａとそれに接する第２の絶縁体としてシリコン酸化膜１４１との界面に沿って設けられている。なお、シリコン酸化膜（層間絶縁膜）１４３は、ゲート電極１１７の上面１３ａやシリコン窒化膜１５２上を厚く覆っている。
【０１７４】
図７Ｂのメモリ素子は、図７Ａのメモリ素子におけるのと同様の作用効果を奏する。
【０１７５】
（第４実施形態）
図９Ａ、図９Ｂを用いて、ゲート電極１１７、電荷保持部１６１，１６２、及びソース／ドレイン領域１１２，１１３のチャネル長方向の配置の最適化について説明する。なお、図９Ａ、図９Ｂ中に示すメモリ素子自体は、それぞれ図７Ａ、図７Ｂのメモリ素子（第３実施形態）と同じものである。
【０１７６】
図９Ａ、図９Ｂ中のＡはチャネル長方向の切断面におけるゲート電極１１７の寸法（ゲート電極長）を示し、Ｂはソース／ドレイン領域１１２，１１３間の距離（チャネル長）を示している。また、Ｃは一方の電荷保持部１６１のゲート電極から遠い側の端と他方の電荷保持部１６２のゲート電極から遠い側の端との間の距離、つまり、チャネル長方向の切断面における一方の電荷保持部１６１内のゲート電極から最も遠いナノドット１４２の外端（ゲート電極から遠い側の端部）と他方の電荷保持部１６２のゲート電極から最も遠いナノドット１４２の外端（ゲート電極から遠い側の端部）との間の距離を示す。
【０１７７】
これらのメモリ素子では、まず、Ｂ＜Ｃであることが好ましい。チャネル領域のうちゲート電極１１７の直下の部分とソース／ドレイン領域１１２、１１３との間にはそれぞれオフセット領域１７１が存する。Ｂ＜Ｃにより、電荷保持部１６１、１６２（ナノドット１４２）に蓄積された電荷により、オフセット領域１７１の全領域において、反転の容易性が効果的に変動する。したがって、メモリ効果が増大し、特に読出し動作の高速化が実現する。
【０１７８】
また、ゲート電極１１７とソース／ドレイン領域１１２、１１３がオフセットしている場合、つまり、Ａ＜Ｂが成立する場合には、ゲート電極に電圧を印加したときのオフセット領域の反転のしやすさが電荷保持部に蓄積された電荷量によって大きく変化し、メモリ効果が増大するとともに、短チャネル効果を低減することができる。ただし、メモリ効果が発現する限りにおいては、オフセット領域１７１が必ずしも存在する必要はない。オフセット領域１７１がない場合においても、ソース／ドレイン領域１１２、１１３の不純物濃度が十分に薄ければ、電荷保持部１６１、１６２（ナノドット１４２）においてメモリ効果が発現し得る。
【０１７９】
したがって、Ａ＜Ｂ＜Ｃであるのが最も好ましい。
【０１８０】
（第５実施形態）
図１０は、第５実施形態の半導体記憶装置としての不揮発性メモリ素子のチャネル長方向に沿った断面を示している。
【０１８１】
図１０に示すように、半導体基板２３００の表面２３００ａ上にゲート絶縁膜２３０１が形成され、このゲート絶縁膜２３０１上に通常のトランジスタと同程度のゲート長、例えば０．０１５μｍ〜０．５μｍ程度の断面略矩形状のゲート電極２３０３が形成されている。半導体基板２３００の上方でゲート電極２３０３の両側に相当する位置に、それぞれゲート電極２３０３に対して側方に離間して、離散的な電荷保持部２３６１、２３６２が形成されている。また、半導体基板２３００の表面２３００ａのうちゲート電極２３０３の両側に相当する部分を占めるように、第１の拡散層領域２３０４及び第２の拡散層領域２３０５（ソース／ドレイン領域）が形成されている。半導体基板２３００の表面２３００ａのうち第１の拡散層領域２３０４と第２の拡散層領域２３０５との間に相当する領域がチャネル領域となる。この例では、このソース／ドレイン領域２３０４、２３０５は、ゲート電極２３０３の側壁２３０３ｂ，２３０３ｂに対して側方に離間（オフセット）している。つまり、半導体基板２３００の表面２３００ａのうちゲート電極２３０３の直下に対応する領域２３７０とソース／ドレイン領域２３０４、２３０５との間に、それぞれゲート電極２３０３に覆われていないオフセット領域２３７１，２３７１が設けられている。
【０１８２】
このメモリ素子では、離散的な電荷保持部２３６１、２３６２は、第１の材料かなる離散的電荷トラップの一例としてのナノドット２３０６が、第２の絶縁体からなる膜の一例としての下層をなすシリコン酸化膜２３０２と、第３の絶縁体かなる膜の一例としての上層をなすシリコン酸化膜（層間絶縁膜）２３１６で挟まれた構造を有している。すなわち本実施例では第２と第３の絶縁体は酸化シリコンである。各ナノドット２３０６は金属または半導体などの電荷を蓄積する能力のある材質からなる。シリコン酸化膜２３０２は、半導体基板２３００の表面２３００ａとゲート電極２３０３の側壁２３０３ｂとに沿った断面Ｌ状の膜を含む。シリコン酸化膜（層間絶縁膜）２３１６は、ゲート電極２３０３の上面２３０３ａ等の上を厚く覆っている。
【０１８３】
このメモリ素子では、通常のナノドットを浮遊ゲート電極に用いたメモリやゲート電極横にポリシリコンやシリコン窒化物の電荷蓄積部をもつメモリとは異なる特徴的な動作が可能である。次に、例えば電荷保持部であるナノドット２３０６に電荷として電子を注入し書き込む動作について説明する。
【０１８４】
通常のメモリでは電子の注入はソース・ドレイン２３０４及び２３０５の間のチャネル部よりＦＮ（ファウラ−ノルデハイム）トンネルやホットエレクトロン注入により行う。これに対して、このメモリ素子では、ソース領域２３０４を接地電位にし、ゲート電極２２０３を正電位にすることにより、ソース２３０４から複数のナノドット２３０６へ順次電子をトンネルさせる。
【０１８５】
図１１は、図１０のメモリ素子の左側の電荷保持部２３６１付近の模式的な拡大図である。電荷保持部２３６１を構成する各ナノドット２３０６ａ，２３０６ｂ，２３０６ｃ（適宜、２３０６で総称する。）は正方形状に表している。この図１１を用いて、メモリ素子の動作を具体的に説明する。
【０１８６】
まず読み出しを行う場合は、例えば基板２３００としてＰ型半導体基板を使うものとして、ソース領域２３０４に接地電位を与え、ゲート電極２３０３に正電位を与える。この時、各ナノドット２３０６に電荷が蓄積されていなければ、チャネル領域が反転して、ソース領域２３０４、ドレイン領域２３０５間に電流が流れる。一方、ナノドット２３０６に電子が十分に蓄積されていれば、ナノドット２３０６の負電位の影響を強く受けて、ソース領域２０３４近くのチャネル領域では反転層が形成されにくくなっている。したがって、ゲート電極２３０３に同一電圧を印加して電流の大小を検出することで、ナノドット２３０６に蓄積されている電荷の多寡に応じて読み出し動作を行うことができる。この読み出し時のソース領域２０３４、ドレイン領域２３０５、ゲート電極２３０３への電圧印加条件ではナノドット２３０６へは電子が出入りしないような設計にしておく。具体的には、ナノドット２３０６とソース領域２３０４との間の距離Ｔ１１、ナノドット２３０６とゲート電極２３０３との間の距離Ｔ１２を、それぞれ読み出し時のバイアス印加条件下では電子が出入りしない程度の距離に設定しておく。
【０１８７】
一方、書込みを行う場合には、ソース領域２３０４に接地電位を与え、ゲート電極２３０３に正電位を与えるとともに、ソース領域２３０４とゲート電極２３０３との間の電位差を大きくする。これにより、ソース２３０４からソース２３０４に最も近い位置に配置されたナノドット２３０６ａへ電子をトンネルさせる。ソース２３０４に最も近い位置に配置されたナノドット２３０６ａに注入された電子は、ゲート電極２３０３により近い位置に配置されたナノドット２３０６ｂ，２３０３ｃへ順次トンネルすることが可能である。このようにして、複数のナノドット２３０６ａ，２３０６ｂ，２３０６ｃに電子を蓄積させる。
【０１８８】
消去を行う場合には、書込み時と電位を反転させる。これにより、各ナノドット２３０６から電子を追い出す。この時、半導体基板２３００の電位を例えばソース領域２３０４と同電位にして、各ナノドット２３０６から半導体基板２３００へ電子を追い出すことができる。なお、本実施形態ではソース領域２３０４はＮ型、半導体基板２３００はＰ型であるから、半導体基板２３００の電位はソース領域２３０４の電位より低く設定しないほうが好ましい。半導体基板２３００とソース領域２３０４との間でＰＮ順方向電流が流れるのを防ぐためである。
【０１８９】
また、変形例では、第２の絶縁体としてのシリコン酸化膜２３０２のうちゲート電極２３０３の側壁２３０３ｂに沿った部分の厚さＴ１２は半導体基板２３００の表面２３００ａに沿った部分の厚さよりも薄く設定される。このようにした場合、ゲート電極２３０３からナノドット２３０６への電荷の注入（あるいはナノドット２３０６からゲート電極２３０３への電荷の放出）を行うことができる。したがって、半導体基板２３００とナノドット２３０６との間で電荷のやりとりを行わずとも、メモリ動作が可能となる。したがって、半導体基板２３００の表面２３００ａに沿って設けられた絶縁膜の劣化を抑制することができる。よって、メモリ素子の書換え特性が安定し、信頼性が向上する。
【０１９０】
上の説明では、図１１を用いて図１０の左側の電荷保持部２３６１付近に着目して説明を行ったが、図１２に示すように、２ビット動作を行うためには、両側の電荷保持部２３６１、２３６２がそれぞれ複数のナノドット２３０６ａ，２３０６ｂ，２３０６ｃを含むのが好ましい。ゲート電極２３０３の両側に電荷保持部２３６１、２３６２があっても、動作は、ソース・ドレインの関係を入れ替えるだけで基本的には図１１に関して説明したのと同様である。ゲート電極２３０３の両側に電荷保持部２３６１、２３６２がある場合は、一方の電荷保持部の書換えまたは消去動作時に、他方の電荷保持部の電荷の保持状態が変化しないような動作条件にすることが好ましい。
【０１９１】
ナノドット２３０６の材料としては金属又は半導体を用いることが好ましい。ナノドット２３０６の材料が金属又は半導体であれば、例えば窒化シリコンなどの欠陥に電荷を捕獲する場合に比べて、電子とホールのトラップされる欠陥が異なったり、電子とホールで電荷の出し入れのしやすさ、すなわち保持力が異なったりして動作を複雑になることを回避できる。
【０１９２】
また、変形例では、ナノドット２３０６を２次元平面的に備えることができる。そのようにした場合、３次元的にトラップが分布している欠陥に電荷を捕獲するような記憶装置に比べて、制御性が良好である。
【０１９３】
このように、上述のメモリ素子では、ナノドット２３０６を用いている。特にナノドット２３０６の大きさが１０ｎｍより小さくなってくると、クーロンブロッケード効果が次第に顕在化してくる。この場合、ナノドット２３０６へ電荷を注入するための電極となりうる例えばソース領域２３０４、ドレイン領域２３０５、ゲート電極２３０３あるいは半導体基板２３００などとナノドット２３０６とが直接電荷がトンネルできるような薄い絶縁膜で隔てられているだけであっても、電荷の出入りが制限される。したがって、メモリ動作が可能となる。記憶保持部にこのようなナノドット２３０６を用いない従来の記憶装置にこのような薄膜を用いると、電荷がリークして記憶を保持できないとか、読み出し等のメモリ動作時に、電荷が出入りして誤書込み、誤消去などの誤動作が起こった。したがって、本発明の記憶装置では従来の記憶装置より電荷保持部の絶縁膜を薄膜化できるため素子を小型化でき、より微細化が可能となる。また、上記１０ｎｍ未満のように微少なナノドット２３０６を用いた場合、最小で電子一個単位での記憶が可能となるので、メモリ動作で充放電する電荷量を非常に少なくすることが可能である。したがって消費電力を極めて少なくすることが可能である。
【０１９４】
この現象を、図１２に示すように、一方の電荷保持部２３６１、他方の電荷保持部２３６２がそれぞれ３個のナノドット２３０６ａ，２３０６ｂ，２３０６ｃ（合計６個）を含む場合を例に挙げて説明する。ソース領域２３０４またはドレイン２３０５を第１の電極とし、ゲート電極を第２の電極とした場合に、第１の電極と第２の電極との間に少なくとも第１の電極により近い第１のナノドットと第２の電極により近い第２のナノドットの少なくとも２個のナノドットを有しており、第１の電極をナノドットへの電荷を出し入れが比較的容易な電極とし、第２の電極はナノドットへの電荷の出し入れが比較困難な電極とする。すなわち、第１の電極と第１のナノドットとの間の障壁（第１の障壁）の方が、第２の電極と第２のナノドットの間の障壁（第２の障壁）よりも電荷が通り抜けやすいものとする。両障壁が同じ物質からなる場合には、第１の障壁の方が第２の障壁より障壁の厚さが薄い。また、第１の電極と第２の電極とに異なる電圧を印加することで、第１の電極と第２の電極との間には電位差を与えることができる。
【０１９５】
したがって、第１の電極から第１のナノドットへ注入した電荷は更に第１の電極と第２の電極との間の電位差からくる電場によって、第２のナノドットへ移動させることができる。ここで、第１の電極と第２の電極との間の電位差がなくなっても、第１の電極へ電荷がリークするためには第１のナノドットと第２のナノドットとの間の障壁（第３の障壁）と第１の障壁との少なくとも２重障壁となる。このため、更にリークを抑制することができる。また、第１の電極と第２の電極との間のナノドットの数を増やすことにより、上記のようなリークに対する障壁数を増やすことができ、更にリークの抑制が可能となる。
【０１９６】
（第６実施形態）
この第６実施形態のメモリ素子は、図７Ａ、図７Ｂのメモリ素子（第３実施形態）における半導体基板１１１をＳＯＩ基板とする以外は、実質的に同様の構成を有する。
【０１９７】
この場合、メモリ素子は、図示しない半導体基板上に埋め込み酸化膜が形成され、さらにその上にＳＯＩ層（シリコン層）が形成されている。このＳＯＩ層内には拡散層領域１１２，１１３が形成され、ＳＯＩ層のうち拡散層領域１１２，１１３以外の領域はいわゆるボディ領域となっている。
【０１９８】
このメモリ素子によっても、第３実施形態のメモリ素子と同様の作用効果を奏する。さらに、拡散層領域１１２，１１３とボディ領域との接合容量を著しく小さくすることができるので、素子の高速化や低消費電力化が可能となる。
【０１９９】
（第７実施形態）
図１３Ａ、図１３Ｂは、それぞれ第７実施形態の半導体記憶装置としての不揮発性メモリ素子のチャネル長方向に沿った断面を示している。
【０２００】
図１３Ａ、図１３Ｂのメモリ素子は、それぞれ図７Ａ、図７Ｂのメモリ素子（第３実施形態）において、Ｎ型のソース／ドレイン領域１１２、１１３のチャネル側に隣接して、Ｐ型高濃度領域１９１、１９１を追加した構成をもつ。それ以外の構成は、実質的に第３実施形態のものと同様である。
【０２０１】
Ｐ型高濃度領域１９１におけるＰ型を与える不純物（例えばボロン）濃度は、チャネル領域内の他の領域１９２におけるＰ型を与える不純物濃度より高く設定されている。Ｐ型高濃度領域１９１におけるＰ型の不純物濃度は、例えば、５×１０１７ｃｍ−３〜１×１０１９ｃｍ−３程度が適当である。また、領域１９２のＰ型の不純物濃度は、例えば、５×１０１６ｃｍ−３〜１×１０１８ｃｍ−３とすることができる。
【０２０２】
このように、Ｐ型高濃度領域１９１を設けることにより、拡散層領域１１２、１１３と半導体基板１１１との接合が、電荷保持部１６１、１６２の直下で急峻となる。そのため、書込み及び消去動作時にホットキャリアが発生し易くなり、書込み動作及び消去動作の電圧を低下させ、あるいは書込み動作及び消去動作を高速にすることが可能となる。さらに、領域１９２の不純物濃度は比較的薄いので、メモリが消去状態にあるときの閾値が低く、ドレイン電流は大きくなる。そのため、読出し速度が向上する。したがって、書換え電圧が低く又は書換え速度が高速で、かつ、読出し速度が高速なメモリ素子を得ることができる。
【０２０３】
また、半導体基板１１１の表面１１１ａのうち、ソース／ドレイン領域１１２、１１３の端部に隣接して電荷保持部１６１、１６２の直下（すなわち、ゲート電極１１７の直下ではない）に相当する箇所にＰ型高濃度領域１９１、１９１を設けることにより、トランジスタ全体としての閾値は著しく上昇する。この上昇の程度は、Ｐ型高濃度領域１９１がゲート電極１１７の直下に設けられた場合に比べて著しく大きい。電荷保持部１６１、１６２のナノドット１４２に書込み電荷（トランジスタがＮチャネル型の場合は電子）が蓄積した場合は、この差がいっそう大きくなる。一方、電荷保持部のナノドット１４２に十分な消去電荷（トランジスタがＮチャネル型の場合は正孔）が蓄積された場合は、トランジスタ全体としての閾値は、ゲート電極下のチャネル領域（領域１９２）の不純物濃度で決まる閾値まで低下する。すなわち、消去時の閾値は、Ｐ型高濃度領域１９１の不純物濃度には依存せず、一方で、書込み時の閾値は非常に大きな影響を受ける。よって、半導体基板１１１の表面１１１ａのうち、ソース／ドレイン領域１１２、１１３の端部に隣接して電荷保持部１６１、１６２の直下（すなわち、ゲート電極１１７の直下ではない）に相当する箇所にＰ型高濃度領域１９１、１９１を設けることにより、書込み時の閾値のみが非常に大きく変動し、メモリ効果（書込時と消去時での閾値の差）を著しく増大させることができる。
【０２０４】
（第８実施形態）
図１４Ａ、図１４Ｂは、それぞれ第８実施形態の半導体記憶装置としての不揮発性メモリ素子のチャネル長方向に沿った断面を示している。
【０２０５】
図１４Ａ、図１４Ｂのメモリ素子は、それぞれ図７Ａ、図７Ｂのメモリ素子（第３実施形態）において、第２絶縁体としてのシリコン酸化膜１４１のうち電荷保持部１６１、１６２のナノドット１４２と半導体基板１１１の表面１１１ａ（チャネル領域又はウェル領域）とを隔てる部分の厚さ（Ｔ３）を、ゲート絶縁膜１１４の厚さ（Ｔ４）よりも薄く設定した構成をもつ。それ以外の構成は、実質的に第３実施形態のものと同様である。
【０２０６】
ゲート絶縁膜１１４については、メモリ素子の書換え動作時における耐圧の要請から、その厚さＴ４に下限値が存在する。しかし、シリコン酸化膜１４１の厚さＴ３は、ゲート絶縁膜１１４に対する耐圧の要請を受けないので、ゲート絶縁膜１１４の厚さＴ４よりも薄くすることが可能である。第２絶縁体としてのシリコン酸化膜１４１の厚さＴ３を薄くすることにより、電荷保持部１６１、１６２のナノドット１４２への電荷の注入が容易になり、書込み動作及び消去動作の電圧を低下させ、又は書込み動作及び消去動作を高速にすることが可能となる。また、ナノドット１４２に電荷が蓄積された時にチャネル領域又はウェル領域に誘起される電荷量が増えるため、メモリ効果を増大させることができる。
【０２０７】
したがって、Ｔ３＜Ｔ４とすることにより、メモリ素子の耐圧性能を低下させることなく、書込み動作及び消去動作の電圧を低下させ、又は書込み動作及び消去動作を高速にし、さらにメモリ効果を増大することが可能となる。
【０２０８】
なお、第２絶縁体としてのシリコン酸化膜１４１の厚さＴ３は、製造プロセスによる均一性や膜質が一定の水準を維持することが可能であり、かつ保持特性が極端に劣化しない限界となる０．８ｎｍ以上であることがより好ましい。
【０２０９】
（第９実施形態）
図１５Ａ、図１５Ｂは、それぞれ第９実施形態の半導体記憶装置としての不揮発性メモリ素子のチャネル長方向に沿った断面を示している。
【０２１０】
図１５Ａ、図１５Ｂのメモリ素子は、それぞれ図７Ａ、図７Ｂのメモリ素子（第３実施形態）において、第２絶縁体としてのシリコン酸化膜１４１のうち電荷保持部１６１、１６２のナノドット１４２と半導体基板１１１の表面１１１ａ（チャネル領域又はウェル領域）とを隔てる部分の厚さ（Ｔ３）を、ゲート絶縁膜１１４の厚さ（Ｔ４）よりも厚く設定した構成をもつ。それ以外の構成は、実質的に第３実施形態のものと同様である。
【０２１１】
ゲート絶縁膜１１４については、メモリ素子の短チャネル効果防止の要請から、その厚さＴ４に上限値が存在する。しかし、シリコン酸化膜１４１の厚さＴ３は、短チャネル効果防止の要請とは無関係であるから、ゲート絶縁膜１１４の厚さＴ４よりも厚くすることが可能である。第２絶縁体としてのシリコン酸化膜１４１のＴ３を厚くすることにより、電荷保持部１６１、１６２のナノドット１４２に蓄積された電荷が散逸するのを防ぎ、メモリ素子の保持特性を改善することが可能となる。
【０２１２】
したがって、Ｔ３＞Ｔ４とすることにより、メモリ素子の短チャネル効果を悪化させることなく、保持特性を改善することが可能となる。
【０２１３】
なお、第２絶縁体としてのシリコン酸化膜１４１の厚さＴ３は、書換え速度の低下を考慮して、２０ｎｍ以下であることが好ましい。
【図面の簡単な説明】
【０２１４】
【図１Ａ】この発明の第１実施形態の半導体記憶装置としての不揮発性メモリ素子のチャネル長方向に沿った断面を示す図である。
【図１Ｂ】図１Ａのメモリ素子の変形例を示す図である。
【図２Ａ】図１Ａに示したメモリ素子の左側の電荷保持部付近の拡大図である。
【図２Ｂ】図１Ｂに示したメモリ素子の左側の電荷保持部付近の拡大図である。
【図３】図２Ａ中の切断面線Ａ−Ａ’における、電子に対するエネルギーダイヤグラムを示す図である。
【図４Ａ】図１Ｂに示したメモリ素子の製造過程を示す図である。
【図４Ｂ】図１Ｂに示したメモリ素子の製造過程を示す図である。
【図４Ｃ】図１Ｂに示したメモリ素子の製造過程を示す図である。
【図４Ｄ】図１Ｂに示したメモリ素子の製造過程を示す図である。
【図４Ｅ】図１Ｂに示したメモリ素子の製造過程を示す図である。
【図４Ｆ】図１Ｂに示したメモリ素子の製造過程を示す図である。
【図５Ａ】図１Ａに示したメモリ素子の製造過程を示す図である。
【図５Ｂ】図１Ａに示したメモリ素子の製造過程を示す図である。
【図５Ｃ】図１Ａに示したメモリ素子の製造過程を示す図である。
【図５Ｄ】図１Ａに示したメモリ素子の製造過程を示す図である。
【図６Ａ】この発明の第２実施形態の半導体記憶装置としての不揮発性メモリ素子のチャネル長方向に沿った断面を示す図である。
【図６Ｂ】図６Ａのメモリ素子の変形例を示す図である。
【図７Ａ】この発明の第３実施形態の半導体記憶装置としての不揮発性メモリ素子のチャネル長方向に沿った断面を示す図である。
【図７Ｂ】図７Ａのメモリ素子の変形例を示す図である。
【図８Ａ】図７Ａに示したメモリ素子の右側の電荷保持部付近の拡大図である。
【図８Ｂ】図７Ｂに示したメモリ素子の右側の電荷保持部付近の拡大図である。
【図９Ａ】図７Ａのメモリ素子における、ゲート電極、電荷保持部、及びソース／ドレイン領域のチャネル長方向の配置の最適化について説明する図である。
【図９Ｂ】図７Ｂのメモリ素子における、ゲート電極、電荷保持部、及びソース／ドレイン領域のチャネル長方向の配置の最適化について説明する図である。
【図１０】この発明の第５実施形態の半導体記憶装置としての不揮発性メモリ素子のチャネル長方向に沿った断面を示す図である。
【図１１】図１０のメモリ素子の左側の電荷保持部付近の模式的な拡大図である。
【図１２】図１０のメモリ素子の両側の電荷保持部を模式化して示す図である。
【図１３Ａ】この発明の第７実施形態の半導体記憶装置としての不揮発性メモリ素子のチャネル長方向に沿った断面を示す図である。
【図１３Ｂ】図１３Ａのメモリ素子の変形例を示す図である。
【図１４Ａ】この発明の第８実施形態の半導体記憶装置としての不揮発性メモリ素子のチャネル長方向に沿った断面を示す図である。
【図１４Ｂ】図１４Ａのメモリ素子の変形例を示す図である。
【図１５Ａ】この発明の第９実施形態の半導体記憶装置としての不揮発性メモリ素子のチャネル長方向に沿った断面を示す図である。
【図１５Ｂ】図１５Ａのメモリ素子の変形例を示す図である。
【図１６】従来の不揮発性メモリの構成を示す図である。
【符号の説明】
【０２１５】
１１、１１１、２３００  半導体基板
１３、１１７、２３０３  ゲート電極
６１、６２、１６１、１６２、２３６１、２３６２  電荷保持部
１５、１４２、２３０６、２３０６ａ、２３０６ｂ、２３０６ｃ  ナノドット
【図１Ａ】
2008277337.tif 000003
【図１Ｂ】
2008277337.tif 000004
【図２Ａ】
2008277337.tif 000005
【図２Ｂ】
2008277337.tif 000006
【図３】
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【図４Ａ】
2008277337.tif 000008
【図４Ｂ】
2008277337.tif 000009
【図４Ｃ】
2008277337.tif 000010
【図４Ｄ】
2008277337.tif 000011
【図４Ｅ】
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【図４Ｆ】
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【図５Ａ】
2008277337.tif 000014
【図５Ｂ】
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【図５Ｃ】
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【図５Ｄ】
2008277337.tif 000017
【図６Ａ】
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【図６Ｂ】
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【図７Ａ】
2008277337.tif 000020
【図７Ｂ】
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【図８Ａ】
2008277337.tif 000022
【図８Ｂ】
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【図９Ａ】
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【図９Ｂ】
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【図１０】
2008277337.tif 000026
【図１１】
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【図１２】
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【図１３Ａ】
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【図１３Ｂ】
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【図１４Ａ】
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【図１４Ｂ】
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【図１５Ａ】
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【図１５Ｂ】
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【図１６】
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