(57)【要約】【課題】半導体素子の周囲に配設されるリードの配設される間隔を狭めることを可能とし、もって当該リードの数の増加を可能とすると共に、当該リード相互の電気的干渉を防止・低減して当該リード間にクロストークなどを生じない半導体装置構造を提供する。【解決手段】本発明の半導体装置は、半導体素子と、前記半導体素子の周囲に配設された複数のリードとを具備する半導体装置であって、前記複数のリードは、前記半導体素子の電極端子と接続部材を介して接続された複数の第１のリードと、前記第１のリード間に配設されて、前記半導体素子の電極端子とは接続されない第２のリードとを含むことを特徴とする。【選択図】図１Ｂ
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【特許請求の範囲】
【請求項１】
半導体素子と、
前記半導体素子の周囲に配設された複数のリードと
を具備する半導体装置であって、
前記複数のリードは、
前記半導体素子の電極端子と接続部材を介して接続された複数の第１のリードと、
前記第１のリード間に配設されて、前記半導体素子の電極端子とは接続されない第２のリードと
を含むことを特徴とする半導体装置。
【請求項２】
前記第１のリードと第２のリードは、同一の部材から形成されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第２のリードの先端部は、前記第１のリードの先端部に比して、前記半導体素子から離間した位置に配設されることを特徴とする請求項１又は２記載の半導体装置。
【請求項４】
複数の前記第２のリードの先端部間が、前記第１のリード上を越えて配設された接続部材により相互に接続されてなることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
先端部が前記半導体素子近傍に位置する前記第１のリードと、
先端部が前記半導体素子近傍に位置する前記第２のリードと
を具備し、
当該第２のリードの先端部の幅は、第１のリードの先端部に比して狭い幅とされてなることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
【請求項６】
前記半導体素子が搭載されるダイステージを支持するダイステージバーが、前記第２のリードに接続されてなることを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置。
【請求項７】
前記第２のリードに印可される電位は、基準電位であることを特徴とする請求項１乃至６のいずれか１項に記載の半導体装置。
【請求項８】
半導体素子が搭載されるダイステージと、
前記ダイステージの周囲に配設された複数のリードと
を含むリードフレームであって、
前記複数のリードは、
前記ダイステージに搭載される半導体素子の電極端子と接続部材を介して接続された複数の第１のリードと、
前記第１のリード間に、当該第１のリードの先端部に比して前記ダイステージから離間した位置に配設され、且つ前記半導体素子の電極端子とは接続されない第２のリードと
を含むことを特徴とするリードフレーム。
【請求項９】
前記ダイステージを支持するダイステージバーが、前記第２のリードに接続されてなることを特徴とする請求項８記載のリードフレーム。
【請求項１０】
半導体素子と、
前記半導体素子の周囲に配設され、前記半導体素子の電極端子と接続部材を介して接続された複数の第１のリードと、
前記第１のリード間に配設され、前記半導体素子の電極端子とは接続されていない第２のリードとを含む半導体装置が、支持基板上に実装される構造であって、
前記半導体装置の第２のリードが、前記支持基板上に配設された基準電位端子に接続されてなることを特徴とする半導体装置の実装構造。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、リードフレーム、並びに半導体装置の実装構造に関し、特に、インナーリードの狭ピッチ化、多ピン化を容易にする半導体装置、リードフレーム、並びに半導体装置の実装構造に関する。
【背景技術】
【０００２】
電子機器の高機能化、小型化に伴い、当該電子機器に搭載される半導体集積回路装置などの半導体装置に対しても、より高機能化、高速動作化を図ると共に、更なる小形化、軽量化が求められている。
【０００３】
例えば、半導体装置の形態の一つとして用いられているところの樹脂封止型半導体装置にあっても、その外部接続端子（リード）の配置密度を高めることが必要とされている。
【０００４】
この為、当該樹脂封止型半導体装置にあっては、半導体素子（半導体チップ）を支持するダイステージの周囲に配設される外部接続端子（リード）の配置密度を高めることにより、上記要求に対応することが図られる。
【０００５】
かかる従来の半導体装置の１例である半導体装置６００について、図８を用いて説明する。
【０００６】
当該図８に於いて、図８Ａは当該半導体装置６００に於ける、リードフレームと当該リードフレームに搭載された半導体素子の配置構成を示す。また図８Ｂは、図８Ａの要部を拡大して示している。
【０００７】
即ち、当該半導体装置６００にあっては、半導体素子６０は、リードフレーム７０に於いて、ダイステージバー７１によって四隅が支持された矩形状ダイステージ７２上に搭載・固着されており、当該半導体素子６０の電極端子は、ボンディングワイヤ８０によって、当該リードフレーム７０に於けるリード７３に接続されている。
【０００８】
当該リード７３は、前記ダイステージ７２の周囲に於いて、ほぼ同一の平面上に並んで複数本配設されており、それぞれ、タイバー（ダムバー）７４を介して、ダイステージ７２側（内側）にインナーリードと称される部位７３Ａ、外側にアウターリードと称される部位７３Ｂを具備する。
【０００９】
この様に、矩形状ダイステージ７２の四辺に沿って、それぞれ複数のリード７３が配設される形態を有する半導体装置は、ＱＦＰ（四方向フラットリードパッケージ）型半導体装置とも称される。
【００１０】
そして前記複数のリード７３それぞれのインナーリード７３Ａには、前記半導体素子６０に於ける入／出力信号端子、電源端子あるいは接地端子などの電極端子が、ボンディングワイヤ８０を介して接続されている。
【００１１】
当該半導体装置６００にあっては、リード７３のインナーリード部７３Ａ相互間を狭くすることにより、半導体素子６０近傍に於ける当該リード７３の配設密度（ピッチ）を高めることができ、もって当該リード７３の配設数を増加することにより、半導体素子６０の高機能化に対応することができる。
【００１２】
しかしながら、当該リード７３相互の間隔を狭めることは、当該リードの形成をより困難とすることの他、半導体装置としての動作時にリード７３相互間の干渉を生じて、クロストークを招来してしまう一因となる。
【００１３】
このため、従来、一つには、ダイステージバー（サポートバー）を、グランド（接地）リード及び／あるいは電源リード等の共通化可能な端子として適用し、半導体素子の周囲に並行に延在させて、共通のグランド（接地）端子及び／あるいは電源端子として用いることが提案されている（例えば、特許文献１及び特許文献２参照。）。
【００１４】
これによりリードの本数を低減することができ、当該リードの配置密度を適切なものとすることができる。
【００１５】
但し、かかる場合には、ダイステージバー（サポートバー）に延在させたダイステージの適用ができないことから、半導体素子は他の支持部材により支持される必要がある。
【００１６】
一方、特許文献３には、複数の信号用リードの先端部相互間に、ノイズ低減用金属片を封止樹脂中に埋設される形態をもって、配設した構成が開示されている。
【００１７】
当該ノイズ低減用金属片としては、前記リードとは異なる部材が適用され、またダイパッド（ダイステージ）とは接続用導体あるいは接続用金属線を介して接続されている。
【００１８】
この為、当該半導体装置にあっては、その製造工程が煩雑化してしまい、且つ信号用リード間の遮蔽が十分にはなされない。
【００１９】
また、特許文献４には、多ピンＱＦＮの製造方法として、ダイパッド（ダイステージ）の周囲に、長さの異なるリードを交互に（千鳥状に２列）配置することにより多数のリードの配設を可能とし、且つワイヤのループ高さを変えて接続する、半導体装置の製造方法が開示されている。
【００２０】
かかる半導体装置にあっては、前記図８に示した従来技術と同様に、リード相互間に於ける電気的干渉については考慮されておらず、対策も施されていない。
【００２１】
【特許文献１】国際公開第９８／３１０５１号パンフレット
【特許文献２】国際公開第０３／１０５２２６号パンフレット
【特許文献３】特開平１１−４０７２１号公報
【特許文献４】特開２００６−１９７６７号公報
【発明の開示】
【発明が解決しようとする課題】
【００２２】
本発明は、半導体素子の周囲に配設されるリードの配設される間隔を狭めることを可能とし、もって当該リードの数の増加を可能とすると共に、当該リード相互の電気的干渉を防止・低減して当該リード間にクロストークなどを生じない半導体装置構造を提供する。
また、当該半導体装置の構造に対応したリードフレーム構造を提供する。
更に、当該半導体装置の特徴的構成によっても効果を発揮することができる実装構造を提供する。
【課題を解決するための手段】
【００２３】
前記課題を解決するための手段としては、以下の通りである。即ち、
本発明の半導体装置は、半導体素子と、前記半導体素子の周囲に配設された複数のリードとを具備する半導体装置であって、前記複数のリードは、前記半導体素子の電極端子とは接続部材を介して接続された複数の第１のリードと、前記第１のリード間に配設されて、前記半導体素子の電極端子とは接続されない第２のリードとを含むことを特徴とする。
本発明のリードフレームは、半導体素子が搭載されるダイステージと、前記ダイステージの周囲に配設された複数のリードとを含むリードフレームであって、前記複数のリードは、前記ダイステージに搭載される半導体素子の電極端子と接続部材を介して接続された複数の第１のリードと、前記第１のリード間に、当該第１のリードの先端部に比して前記ダイステージから離間した位置に配設され、且つ前記半導体素子の電極端子とは接続されない第２のリードとを含むことを特徴とする。
本発明の半導体装置の実装構造は、半導体素子と、前記半導体素子の周囲に配設され、前記半導体素子の電極端子と接続部材を介して接続された複数の第１のリードと、前記第１のリード間に配設され、前記半導体素子の電極端子とは接続されていない第２のリードとを含む半導体装置が、支持基板上に実装される構造であって、前記半導体装置の第２のリードが、前記支持基板上に配設された基準電位端子に接続されてなることを特徴とする。
【発明の効果】
【００２４】
本発明によれば、前記従来に於ける問題を解決して、半導体素子の電極端子に接続されるリードの先端部に於けるピッチを狭めると共に、当該リード間のクロストークを低減して半導体装置としての動作特性を向上することができる。
【発明を実施するための最良の形態】
【００２５】
以下、本発明の半導体装置及び半導体装置の実装構造について、実施例をもって詳細に説明する。勿論本発明思想は、これらの実施例に限定されるものではない。
【００２６】
（実施例１）
本発明による半導体装置の第１の実施例である半導体装置１００について、図１及び図２を用いて説明する。
【００２７】
当該図１に於いて、図１Ａは、当該半導体装置１００に於けるリードフレームと当該リードフレームに搭載された半導体素子の配置構成を示す。また図１Ｂは、図１Ａの要部を拡大して示している。
【００２８】
本実施例にあっては、半導体素子１０は、リードフレーム２０に於いて、ダイステージバー２１によって四隅が支持された矩形状ダイステージ２２上に搭載・固着されており、当該半導体素子１０の電極端子は、ボンディングワイヤ３１によって、当該リードフレーム２０に於けるリード２３に、また必要に応じてダイステージ２２に接続されている。
【００２９】
当該リード２３（第１のリード）は、前記ダイステージ２２の周囲に於いて、ほぼ同一の平面上に並んで複数本配設されており、それぞれ、タイバー（ダムバー）２４を介して、ダイステージ２２側（内側）にインナーリードと称される部位２３Ａ、外側にアウターリードと称される部位２３Ｂを具備する。
【００３０】
図示される様に、矩形状ダイステージ２２の四辺に沿って、それぞれ複数のリード２３が配設される形態を有する半導体装置は、ＱＦＰ（四方向フラットリードパッケージ）型半導体装置とも称される。
【００３１】
そして前記複数のリード２３それぞれのインナーリード２３Ａには、前記半導体素子１０に於ける入／出力信号端子、電源端子あるいは接地端子などの電極端子が、ボンディングワイヤ３１を介して接続されている。
【００３２】
尚、ここでは、前記リード２３間に、当該リード２３と同様の長さを有するリード２３Ｓ（インナーリード２３ＳＡ）を配設し、当該インナーリード２３ＳＡの先端部がボンディングワイヤ３３を介して前記ダイステージ２２に接続される構成をとっている。
【００３３】
そして、ボンディングワイヤ３１が接続されるインナーリード２３Ａ、ボンディングワイヤ３３が接続されるインナーリード２３ＳＡの被ボンディング領域表面には、当該ボンディングワイヤ３１，３３の接続を可能とするように、銀（Ａｇ）メッキが選択的に施されている。
【００３４】
本実施例にあっては、特徴的構成として、前記ダイステージ２２の周囲に於いて、ほぼ同一の平面上に並んで複数本配設された前記リード２３（第１のリード）の間に、前記半導体素子１０の電極端子にはボンディングワイヤ３１を介して接続されないリード２５（第２のリード）が選択的に配設されている。
【００３５】
当該リード２５も、前記タイバー（ダムバー）２４を介して、ダイステージ２２側（内側）にインナーリード部位を、また外側にアウターリード部を具備する。
【００３６】
そして、当該リード２５に於けるインナーリード２５Ａの長さは、前記リード２３のインナーリード２３Ａの長さよりも短いものとされている。
【００３７】
従って、前記ダイステージ２２の近傍、即ち半導体素子１０近傍に於けるリード２３相互間の配置密度（ピッチ）の低下を招来していない。
【００３８】
尚、当該リード２５には、半導体素子１０の電極端子からボンディングワイヤ３１の接続がなされないことから、その表面には銀（Ａｇ）メッキは施されない。
【００３９】
この様に、リードフレーム２０のダイステージ２２上に固着・支持された半導体素子１０、ボンディングワイヤ３１、並びに前記リード２３及びリード２５のインナーリード部は、周知の樹脂モールド法により樹脂封止される。
【００４０】
尚、前記リードフレーム２０は、銅（Ｃｕ）合金、或いは４２アロイ（鉄（Ｆｅ）−４２％ニッケル（Ｎｉ）合金）から形成される。
【００４１】
そして、当該リードフレーム２０のリード２３に於ける、ボンディングワイヤ３１の被接続部には、予め銀（Ａｇ）メッキが施される。
【００４２】
また、前記半導体素子１０は、シリコン（Ｓｉ）あるいはガリウム砒素（ＧａＡｓ）等の半導体基材の一方の主面に、所謂ウェハプロセスが適用されて、トランジスタ等の能動素子、容量素子等の受動素子、並びにこれらの機能素子を接続する配線層を含む活性領域（電子回路形成領域）が形成されて構成されている。そして、当該配線層に接続された電極端子が、当該半導体基材の一方の主面上に配設されている。
【００４３】
前記ボンディングワイヤ３１は、金（Ａｕ）、銅（Ｃｕ）、アルミニウム（Ａｌ）或いはこれらの何れかを含む合金細線をもって形成される。
【００４４】
また、前記樹脂封止用樹脂としては、エポキシ系樹脂が適用される。
【００４５】
そして、前記樹脂封止処理の後、リードフレーム２０からの、各リードのアウターリード部及びダイステージバー２１の切り離しと共に、前記リード間のタイバー（ダムバー）２４の除去、並びに当該リードの整形がなされて、図２に示す半導体装置１００が形成される。
【００４６】
尚、図２にあっては、当該半導体装置１００に於けるリード２３、リード２５などの形態を示すため、封止樹脂４０の一部を除去した状態を示している。
【００４７】
即ち、ダイステージ２２の半導体素子１０の搭載面と同じ平面側に於ける、リード２３、リード２５の上表面が露出した状態を示している。
【００４８】
当該図２に示される様に、半導体装置１００にあっては、前記リード２５は、前記半導体素子１０の電極端子との接続が行われておらず、当該リード２５は、独立して外部の電極端子部などに接続可能とされている。
【００４９】
従って、当該半導体装置１００を、電子機器等に内蔵される配線基板などに搭載した際、当該配線基板上の電極端子あるいはソケットを介して、リード２５に対して例えば接地電位などの基準電位を与えることができる。
【００５０】
即ち、この様な構造を有する半導体装置１００に於いては、リード２５に対して接地電位などの基準電位を印可することにより、当該リード２５の両側に位置するリード２３間の電気的遮蔽（シールド）を図ることができ、当該リード２３相互間のクロストークを防止あるいは低減することができる。
【００５１】
尚、本実施例に於いて適用されるリードフレーム２０は、前述の如く、半導体素子１０が搭載されるダイステージ２２、及び当該ダイステージ２２の周囲に配設された複数のリードを含むリードフレームであって、当該複数のリードは、ダイステージ２２に搭載される半導体素子１０の電極端子とはボンディングワイヤ３１等の接続部材を介して接続される複数のリード２３（第１のリード）と、当該リード２３間に選択的に配設され、前記半導体素子１０の電極端子とは接続部材を介して接続されない第２のリード２５（第２のリード）とから構成されている。
【００５２】
即ち、当該リードフレーム２０にあっては、リード２３並びにリード２５が一体に形成されていることから、当該リードフレーム２０を用いれば、半導体装置１００を、従来の樹脂封止型半導体装置と同様の製造方法をもって効率良く、そして価格の上昇を招くことなく製造することができる。
【００５３】
（実施例２）
本発明による半導体装置の第２の実施例である半導体装置２００について、図３を用いて説明する。
【００５４】
当該図３に於いて、図３Ａは、当該半導体装置２００に於けるリードフレームと当該リードフレームに搭載された半導体素子の配置構成を示す。また図３Ｂは、図３Ａの要部を拡大して示している。
【００５５】
尚、前記図１、図２に示すところの半導体装置１００の構成に対応する部位には、同じ符号を付している。
【００５６】
本実施例にあっても、半導体素子１０は、リードフレーム２０に於いて、ダイステージバー２１によって四隅が支持された矩形状ダイステージ２２上に搭載・固着されており、当該半導体素子１０の電極端子は、ボンディングワイヤ３１によって、当該リードフレーム２０に於けるリード２３に、また必要に応じてダイステージ２２に接続されている。
【００５７】
そして、当該リード２３（第１のリード）は、前記ダイステージ２２の周囲に於いて、ほぼ同一の平面上に並んで複数本配設されており、それぞれ、タイバー（ダムバー）２４を介して、ダイステージ２２側（内側）にインナーリードと称される部位２３Ａ、外側にアウターリードと称される部位２３Ｂを具備する。
【００５８】
そして、前記複数のリード２３それぞれのインナーリード２３Ａには、前記半導体素子１０に於ける入／出力信号端子、電源端子あるいは接地端子などの電極端子が、ボンディングワイヤ３１を介して接続されている。
【００５９】
本実施例にあっても、ほぼ同一の平面上に並んで複数本配設された前記リード２３の間に於いて、前記半導体素子１０の電極端子には接続されないリード２５（第２のリード）が選択的に配設されている。
【００６０】
当該リード２５も、前記タイバー（ダムバー）２４を介して、ダイステージ２２側（内側）にインナーリード部位を、また外側にアウターリード部を具備する。
【００６１】
そして、本実施例に於ける特徴的構成として、前記ダイステージバー２１に近接するリード２６が、当該ダイステージバー２１に一体に接続されている。
【００６２】
従って、半導体装置として形成された後に、リード２５と同様に、当該リード２６に接地電位などの基準電位を印可することにより、ダイステージバー２１の両側に位置するリード２３間の電気的遮蔽（シールド）がなされ、当該リード２３相互間のクロストークを防止あるいは低減することができる。
【００６３】
また、当該リード２６を配設することにより、前記第１の実施例に於けるところのリード２３Ｓ（インナーリード２３ＳＡ）を配設する必要がなくなり、リード２３の配設をより容易に行うことができる。
【００６４】
（実施例３）
本発明による半導体装置の第３の実施例である半導体装置３００について、図４を用いて説明する。
【００６５】
当該図４に於いて、図４Ａは、当該半導体装置３００に於けるリードフレームと当該リードフレームに搭載された半導体素子の配置構成を示す。また図４Ｂは、図４Ａの要部を拡大して示している。
【００６６】
尚、前記図１、図２並びに図３に示すところの半導体装置１００あるいは半導体装置２００の構成に対応する部位には、同じ符号を付している。
【００６７】
本実施例にあっても、半導体素子１０は、リードフレーム２０に於いて、ダイステージバー２１によって四隅が支持された矩形状ダイステージ２２上に搭載・固着されており、当該半導体素子１０の電極端子は、ボンディングワイヤ３１によって、当該リードフレーム２０に於けるリード２３に、また必要に応じてダイステージ２２に接続されている。
【００６８】
そして、当該リード２３（第１のリード）は、前記ダイステージ２２の周囲に於いて、ほぼ同一の平面上に並んで複数本配設されており、それぞれ、タイバー（ダムバー）２４を介して、ダイステージ２２側（内側）にインナーリードと称される部位２３Ａ、外側にアウターリードと称される部位２３Ｂを具備する。
【００６９】
そして、前記複数のリード２３それぞれのインナーリード２３Ａには、前記半導体素子１０に於ける入／出力信号端子、電源端子あるいは接地端子などの電極端子が、ボンディングワイヤ３１を介して接続されている。
【００７０】
本実施例にあっても、ほぼ同一の平面上に並んで複数本配設された前記リード２３の間に於いて、前記半導体素子１０の電極端子には接続されないリード２５（第２のリード）が選択的に配設されている。
【００７１】
当該リード２５も、前記タイバー（ダムバー）２４を介して、ダイステージ２２側（内側）にインナーリード部位を、また外側にアウターリード部を具備する。
【００７２】
そして、本実施例に於ける特徴的構成として、前記リード２３の間に選択的に配設されたリード２５の相互間が、ボンディングワイヤ３５からなる接続部材により接続されている。
【００７３】
即ち、当該リード２５のインナーリード２５Ａの先端部２５ＡＡ、即ち半導体素子１０に近い位置に於いて、ボンディングワイヤ３５の一端が接続され、当該ボンディングワイヤ３５の他端は、近接するリード２３を越えて、他のリード２５の先端部２５ＡＡに接続されている。
【００７４】
この様に、ボンディングワイヤ３５の接続がなされることから、本実施例にあっては、当該リード２５の先端部２５ＡＡの表面には、銀（Ａｇ）メッキ層が形成されている。
【００７５】
そして、複数のリード２５が、その先端部２５ＡＡに於いて、ボンディングワイヤ３５により相互に接続されることにより、当該リード２５のリード２３に沿う長さが最長となり、当該リード２５のもたらす遮蔽（シールド）効果がより強化される。
【００７６】
仮に、当該ボンディングワイヤ３５を、リード２５の先端部２５ＡＡから離し、よりアウターリード側に位置して接続すると、半導体素子１０側には当該リード２３の遊端が生じることとなり、当該リード２５のもたらす遮蔽（シールド）効果は低減してしまう。
【００７７】
尚、当該ボンディングワイヤ３５を、リード２５の先端部２５ＡＡへの配置に加えて、当該リード２５の他の部位、例えばアウターリード側に位置して配置すること、即ち並行して複数本配設することは任意である（図示せず）。
【００７８】
また、かかるリード２５の先端部２５ＡＡに対するボンディングワイヤ３５の接続工程と、前記半導体素子１０に於ける複数の電極端子とこれに対応するリード２３との間をボンディングワイヤ３１により接続する工程の何れを先に行うか、或いは両工程を交互に行うかは、必要に応じて選択することができる。
【００７９】
尚、図４にあっては、前記第２の実施例に示したところの、ダイステージバー２１に近接するリード２６が、当該ダイステージバー２１に一体に接続された構成も併せて示している。
【００８０】
かかる構成を付加すれば、半導体装置として形成された後に、リード２５の相互接続による効果に加えて、ダイステージバー２１の両側に位置するリード２３間の電気的遮蔽がなされ、当該リード２３相互間のクロストークを防止あるいは低減することができる。
【００８１】
そして、当該リード２６の配設により、前記実施例１（第１の実施例）に於けるところのリード２３Ｓ（インナーリード２３ＳＡ）を配設する必要がなく、リード２３の配設をより容易に行うことができる。
【００８２】
（実施例４）
本発明による半導体装置の第４の実施例である半導体装置４００について、図５を用いて説明する。
【００８３】
当該図５に於いて、図５Ａは当該半導体装置４００に於ける、リードフレームと当該リードフレームに搭載された半導体素子の配置構成を示す。また図５Ｂは、図５Ａの要部を拡大して示している。
【００８４】
尚、ここにあっても、前記図１、図２、図３あるいは図４に示す構成に対応する部位には、同じ符号を付している。
【００８５】
本実施例にあっても、半導体素子１０は、リードフレーム２０に於いて、ダイステージバー２１によって四隅が支持された矩形状ダイステージ２２上に搭載・固着されており、当該半導体素子１０の電極端子は、ボンディングワイヤ３１によって、当該リードフレーム２０に於けるリード２３に、また必要に応じてダイステージ２２に接続されている。
【００８６】
そして、当該リード２３（第１のリード）は、前記ダイステージ２２の周囲に於いて、ほぼ同一の平面上に並んで複数本配設されており、それぞれ、タイバー（ダムバー）２４を介して、ダイステージ２２側（内側）にインナーリードと称される部位２３Ａ、外側にアウターリードと称される部位２３Ｂを具備する。
【００８７】
そして、前記複数のリード２３それぞれのインナーリード２３Ａには、前記半導体素子１０に於ける入／出力信号端子、電源端子あるいは接地端子などの電極端子が、ボンディングワイヤ３１を介して接続されている。
【００８８】
本実施例にあっても、ほぼ同一の平面上に並んで複数本配設された前記リード２３の間に於いて、前記半導体素子１０の電極端子には接続されないリード２５（第２のリード）が選択的に配設されている。
【００８９】
当該リード２５も、前記タイバー（ダムバー）２４を介して、ダイステージ２２側（内側）にインナーリード部位を、また外側にアウターリード部を具備する。
【００９０】
そして、本実施例に於ける特徴的構成として、前記リード２３の間に選択的に配設されたリード２５が、リード２３間に延在し、その先端部２５ＡＷが当該リード２３の先端部２３ＡＡとほぼ同一の距離をもって、ダイステージ２２あるいは半導体素子１０に近接して配設されている。
【００９１】
当該リード２５に対しては、ボンディングワイヤ３１の接続がなされないことから、その先端部２５ＡＷの幅はリード２３の端部２３ＡＡの幅よりも小（狭く）とされ、当該リード２３の端部２３ＡＡの幅の８０％以下の幅とされる。
【００９２】
この様に、当該リード２５は、少なくともその先端部２５ＡＷの幅が小であることから、前記リード２３の先端部２３ＡＡの配設密度は大きくは低下しない。
【００９３】
この様に、リード２５がリード２３の先端部近傍にまで延在して配設されることにより、当該リード２５は、その両側に位置するリード２３のほぼ全長に沿って存在する。従って、当該リード２５のもたらす遮蔽（シールド）効果は、より効果的に発揮される。
【００９４】
尚、図５にあっても、前記第２の実施例に示したところの、ダイステージバー２１に近接するリード２６が、当該ダイステージバー２１に一体に接続された構成も併せて示している。
【００９５】
かかる構成を付加すれば、延長されたリード２５の配設による効果に加えて、ダイステージバー２１の両側に位置するリード２３間の電気的遮蔽がなされ、当該リード２３間のクロストークを防止あるいは低減することができる。
【００９６】
また、当該リード２６の配設により、前記実施例１（第１の実施例）に於けるところのリード２３Ｓ（インナーリード２３ＳＡ）を配設する必要がなく、リード２３の配設をより容易に行うことができる。
【００９７】
（実施例５）
前記本発明による半導体装置の実装構造について、実施例５をもって説明する。
【００９８】
ここでは、前記第１の実施例に於ける半導体装置１００を掲げ、当該半導体装置１００を配線基板などの支持基板上に搭載・実装する際の構造をもって実施例とする。勿論、半導体装置２００、半導体装置３００、あるいは半導体装置４００についても、同様の実装形態を採ることができる。
【００９９】
当該半導体装置１００を、配線基板などの支持基板５０上に搭載した状態を、図６に示す。
【０１００】
尚、当該図６にあっても、前記図２と同様、半導体装置１００に於ける、封止樹脂４０の一部を除去した状態をもって示している。即ち、ダイステージ２２の半導体素子１０の搭載面と同じ平面側に於ける、リード２３（第１のリード）並びにリード２５（第２のリード）の上表面が露出した状態を示している。
【０１０１】
当該半導体装置１００は、前記リード２３のアウターリード部２３Ｂ、並びにリード２５のアウターリード部２５Ｂが、支持基板５０の一方の主面に於いて、これらのアウターリード部に対応して配設された端子部５１に接続・固着されることにより、当該支持基板５０上に搭載される。
【０１０２】
当該支持基板５０は、ガラス−エポキシ樹脂、ガラス−ＢＴ（ビスマレイミドトリアジン）、或いはポリイミド等の有機材絶縁性樹脂、或いはセラミック、ガラス等の無機絶縁材料から形成された絶縁性基材とし、その表面及び／或いは裏面、更には必要に応じて内部（内層）に配設された導電層が配設される。
【０１０３】
また、当該導電層は、銅（Ｃｕ）を主体とし、その表面に下層からニッケル（Ｎｉ）及び金（Ａｕ）の２層メッキが施されて形成される。
【０１０４】
当該支持基板１０は、配線基板、回路基板、或いはインターポーザとも称される。
【０１０５】
そして、前記端子部５１は、当該支持基板５０の一方の主面（上面）、他方の主面（裏面）、あるいは内部に配設された導電パターンに接続されている。
【０１０６】
かかる支持基板５０上への半導体装置１００の搭載に先立ち、当該半導体装置１００のアウターリード部、並びに支持基板５０の端子部５１には、予備半田被覆処理がなされ、両者を接触させた状態に於いて当該半田を再溶融（リフロー）することにより、両者の接続がなされる。
【０１０７】
かかる実装構造にあって、前記半導体装置１００に於けるリード２３並びにリード２５が接続される複数の端子部５１には、信号電位に接続される導電パターン５２Ｓ、電源に接続される導電パターン５２Ｂ、並びに接地電位に接続される導電パターン５２Ｇなどが、選択的に接続されている。
【０１０８】
即ち、当該半導体装置１００に於ける入出力信号端子に接続されたリード２３は導電パターン５２Ｓに接続され、半導体装置１００に於ける電源端子に接続されたリード２３は導電パターン５２Ｂに接続され、更に半導体装置１００に於ける接地端子に接続されたリード２３は導電パターン５２Ｇに接続される。
【０１０９】
一方、リード２５は、接地電位に接続される導電パターン５２Ｇに接続される。
【０１１０】
前述の如く、当該リード２５は、当該接地電位などの基準電位に接続されることにより、その両側に配設されたリード２３相互間の遮蔽を行うことができ、もって当該半導体装置１００の動作特性の向上を図ることができる。
【０１１１】
今般の電子機器の高機能化の要求に伴い、一つの半導体装置に於いて、複数の機能回路が内蔵されることが増加している。
【０１１２】
かかる場合には、前記複数の機能回路は、信号回路が分離されることは勿論、それぞれ異なる動作電圧を必要とする場合がある。
【０１１３】
当該異なる動作電圧を外部から印可する際には、当該複数の機能回路は、支持基板に於いてそれぞれ異なる導電パターンを介して、対応する電源回路に接続される。
【０１１４】
そして、一つの機能回路に与えられる基準電位も、他の機能回路に与えられる基準電位とは異なる導電パターンを介して与えられる。
【０１１５】
図６に示される半導体装置１００にあっては、内蔵される複数の機能回路に与えられる基準電位が、異なる場合について示している。
【０１１６】
即ち、リード２３ａ乃至リード２３ｄ間に於いて、各リード２３間に配設されたリード２５ａ乃至リード２５ｃは、共通に第１の導電パターン５２Ｇ１に接続され、当該第１の導電パターン５２Ｇ１を介して第１の基準電位に接続される。
【０１１７】
また、リード２３ｅ乃至リード２３ｇ間に於いて、各リード２３間に配設されたリード２５ｄ及びリード２５ｅは、半導体素子１００の下に位置して配設された導電パターン５２Ｇｓにより共通接続され、更に第２の導電パターン５２Ｇ２を介して、第２の基準電位に接続される。
【０１１８】
更に、リード２３ｈ乃至リード２３ｊ間に於いて、各リード２３間に配設されたリード２５ｆ及びリード２５ｇは、第３の導電パターン５２Ｇ３を介して、第３の基準電位に接続される。
【０１１９】
この様に、リード２３相互間に、接地電位などの基準電位に接続されたリード２５が配設されることにより、当該半導体装置１００に於ける複数の機能回路は、リード相互間に於けるクロストークの発生を招くことなく、それぞれ必要とされる動作を行うことができる。
【０１２０】
尚、これら第１乃至第３の基準電位は、回路構成上必要に応じて当該支持基板５０上などに於いて、相互に接続される場合も有り得る。
【０１２１】
尚、図６にあっては、前記図３などに示したところの、ダイステージバー２１を、リード２６を介して基準電位に接続する構成については示していない。しかしながら、かかる構成は、必要に応じて適用することができる。
【０１２２】
前記支持基板５０に配設された導電パターン５２Ｇｓについて、導電パターン５２Ｇ２と共に図７に示す。
【０１２３】
即ち、当該導電パターン５２Ｇｓは、半導体装置１００の下に位置する支持基板５０に、リード２５が接続される端子部５１の間を接続して、例えばＵ字状あるいはコの字状に配設される。
【０１２４】
当該導電パターン５２Ｇｓは、支持基板５０の表面に形成される導電層に限らず、内部の導電層をもって形成することができる。
【０１２５】
尚、以上の本発明の実施の形態にあっては、リードフレームに於けるダイステージに一個の半導体素子を搭載してなる構成を示したが、本発明思想はかかる構成に止まるものではない。
【０１２６】
即ち、一つのダイステージ上に複数個の半導体素子を積層配置する構成、あるいは大判のダイステージ上または複数個連設されたダイステージ上に複数の半導体素子を並べて搭載する構成にあっても、本発明思想を適用することができる。  
【０１２７】
本発明の好ましい態様を付記すると、以下の通りである。
（付記１）半導体素子と、前記半導体素子の周囲に配設された複数のリードとを具備する半導体装置であって、前記複数のリードは、前記半導体素子の電極端子とは接続部材を介して接続された複数の第１のリードと、前記第１のリード間に配設されて、前記半導体素子の電極端子とは接続されない第２のリードとを含むことを特徴とする半導体装置。
（付記２）前記第１のリードと第２のリードは、同一の部材から形成されていることを特徴とする付記１記載の半導体装置。
（付記３）前記第２のリードの先端部は、前記第１のリードの先端部に比して、前記半導体素子から離間した位置に配設されることを特徴とする付記１又は２記載の半導体装置。
（付記４）複数の前記第２のリードの先端部間が、前記第１のリード上を越えて配設された接続部材により相互に接続されてなることを特徴とする付記１乃至３のいずれか１項に記載の半導体装置。
（付記５）先端部が前記半導体素子近傍に位置する前記第１のリードと、先端部が前記半導体素子近傍に位置する前記第２のリードとを具備し、当該第２のリードの先端部の幅は、第１のリードの先端部に比して狭い幅とされてなることを特徴とする付記１乃至４のいずれか１項に記載の半導体装置。
（付記６）前記半導体素子が搭載されるダイステージを支持するダイステージバーが、前記第２のリードに接続されてなることを特徴とする付記１乃至５のいずれか１項に記載の半導体装置。
（付記７）前記第２のリードに印可される電位は、基準電位であることを特徴とする付記１乃至６のいずれか１項に記載の半導体装置。
（付記８）半導体素子が搭載されるダイステージと、前記ダイステージの周囲に配設された複数のリードとを含むリードフレームであって、前記複数のリードは、前記ダイステージに搭載される半導体素子の電極端子と接続部材を介して接続された複数の第１のリードと、前記第１のリード間に、当該第１のリードの先端部に比して前記ダイステージから離間した位置に配設され、且つ前記半導体素子の電極端子とは接続されない第２のリードとを含むことを特徴とするリードフレーム。
（付記９）前記ダイステージを支持するダイステージバーが、前記第２のリードに接続されてなることを特徴とする付記８記載のリードフレーム。
（付記１０）半導体素子が搭載されるダイステージと、前記ダイステージの周囲に配設された複数のリードとを含むリードフレームであって、前記複数のリードは、先端部が前記ダイステージ近傍に位置する第１のリードと、先端部が前記ダイステージ近傍に位置し、当該先端部の幅が前記第１のリードの先端部に比して狭い幅とされてなる第２のリードとを含むことを特徴とするリードフレーム。
（付記１１）半導体素子と、前記半導体素子の周囲に配設され、前記半導体素子の電極端子と接続部材を介して接続された複数の第１のリードと、前記第１のリード間に配設され、前記半導体素子の電極端子とは接続されていない第２のリードとを含む半導体装置が、支持基板上に実装される構造であって、前記半導体装置の第２のリードが、前記支持基板上に配設された基準電位端子に接続されてなることを特徴とする半導体装置の実装構造。
（付記１２）半導体素子と、前記半導体素子の周囲に配設され、前記半導体素子の電極端子と接続部材を介して接続された複数の第１のリードと、前記第１のリード間に配設され、前記半導体素子の電極端子とは接続されていない第２のリードとを含む半導体装置が、支持基板上に実装される構造であって、前記半導体装置の第２のリードが、前記半導体素子に於ける機能回路に対応して前記支持基板上に配設された基準電位端子に接続されてなることを特徴とする半導体装置の実装構造。
【産業上の利用可能性】
【０１２８】
本発明の半導体装置、リードフレーム、及び半導体装置の実装構造をもってすれば、電子機器などに搭載される樹脂封止型半導体装置に於いて要求される高機能化、高速動作化に対応することができ、更なる小形化、軽量化にも対応することができる。
【図面の簡単な説明】
【０１２９】
【図１Ａ】本発明の第１の実施例（実施例１）の半導体装置における樹脂封止前の構造を示す平面図。
【図１Ｂ】図１Ａの部分拡大図。
【図２】図１に示す第１の実施例（実施例１）の半導体装置の構造を示す外観斜視図。
【図３Ａ】本発明の第２の実施例（実施例２）の半導体装置における樹脂封止前の構造を示す平面図。
【図３Ｂ】図３Ａの部分拡大図。
【図４Ａ】本発明の第３の実施例（実施例３）の半導体装置における樹脂封止前の構造を示す平面図。
【図４Ｂ】図４Ａの部分拡大図。
【図５Ａ】本発明の第４の実施例（実施例４）の半導体装置における樹脂封止前の構造を示す平面図。
【図５Ｂ】図５Ａの部分拡大図。
【図６】本発明による半導体装置の支持基板上への実装形態を示す外観斜視図。
【図７】図６に示す支持基板に於ける導電パターンの形態を示す部分拡大平面図。
【図８Ａ】従来の半導体装置における樹脂封止前の構造を示す平面図。
【図８Ｂ】図８Ａの部分拡大図。
【符号の説明】
【０１３０】
１０、６０  ：  半導体素子
２０、７０  ：  リードフレーム
２１、７１  ：  ダイステージバー
２２、７２  ：  ダイステージ
２３、２５、２６、７３  ：  リード
３１、３３、３５、８０  ：  ボンディングワイヤ
４０  ：  封止樹脂
５０  ：  支持基板
【図１Ａ】
2008294278.tif 000003
【図１Ｂ】
2008294278.tif 000004
【図２】
2008294278.tif 000005
【図３Ａ】
2008294278.tif 000006
【図３Ｂ】
2008294278.tif 000007
【図４Ａ】
2008294278.tif 000008
【図４Ｂ】
2008294278.tif 000009
【図５Ａ】
2008294278.tif 000010
【図５Ｂ】
2008294278.tif 000011
【図６】
2008294278.tif 000012
【図７】
2008294278.tif 000013
【図８Ａ】
2008294278.tif 000014
【図８Ｂ】
2008294278.tif 000015