(57)【要約】【課題】微細化された埋め込み制御電極に対する表面配線の接続が、部材点数と製造工程を増すことなく、容易に達成出来る新規な構造を有した半導体装置及び製造方法を提供すること【解決手段】本発明に関わる半導体装置は、素子領域Aとゲートコンタクト領域Bを有する半導体基板１１と、素子領域Aのゲート電極１１５と、ゲート電極１１５に隣接して形成されたソース領域１８と、ベース領域１７及びソース領域１８に接続するソース配線１２１と、半導体基板１１のゲートコンタクト領域Bに形成された溝部１３内に設けられた延長ゲート電極１１６と、延長ゲート電極１１６上の層間絶縁膜２０に形成されたコンタクトホール２３を介して延長ゲート電極１１６に接続するゲート配線１２２と、を有し、延長ゲート電極１１６は、溝部１３内に埋め込まれると共に溝部１３の開口から延設して設けられた電極からなる。【選択図】図５
2008084901.tif 000002
【特許請求の範囲】
【請求項１】
素子領域とゲートコンタクト領域を有する半導体基板と、
前記半導体基板表面に形成されたベース領域と、
前記ベース領域を貫く深さに形成された溝部内に設けられた素子領域のゲート電極と、
前記素子領域のゲート電極に隣接し前記ベース領域表面に選択的に形成されたソース領域と、
前記ベース領域及び前記ソース領域に接続するソース配線と、
前記半導体基板のゲートコンタクト領域に形成された溝部内に設けられた延長ゲート電極と、
前記延長ゲート電極上の層間絶縁膜に形成されたコンタクトホールを介して当該延長ゲート電極に接続するゲート配線と、を有し、
前記延長ゲート電極は、前記溝部内に埋め込まれると共に溝部の開口から延設して設けられた電極からなる、半導体装置。
【請求項２】
記素子領域のゲート電極は、前記素子領域に形成された溝部内の底面側に形成され、当該溝部内であって当該ゲート電極上に前記ソース配線と接する埋め込み絶縁膜を更に有することを特徴とする請求項１記載の半導体装置。
【請求項３】
前記ゲートコンタクト領域の溝部の略中心であって、前記延長ゲート電極と前記ゲート配線との間に埋め込み絶縁膜を有し、当該埋め込み絶縁膜の外縁と前記延長ゲート電極とが前記ゲート配線と接続されていることを特徴とする請求項１又は２記載の半導体装置。
【請求項４】
半導体基板の素子領域及びゲートコンタクト領域にそれぞれ溝部を形成し、
前記溝部内にゲート絶縁膜を形成し、
前記溝部上に導電膜を形成し、
前記導電膜をパターニングして、前記溝部に埋め込まれた素子領域のゲート電極を形成すると共に、前記ゲートコンタクト領域に形成された溝部内及び溝部開口から延設して設けられた延長ゲート電極を形成し、
前記ベース領域及びソース領域に接続するソース配線を形成すると共に、前記延長ゲート電極に接続するゲート配線を形成する、半導体装置の製造方法。
【請求項５】
前記素子領域のゲート電極及び延長ゲート電極を形成した後、層間絶縁膜を形成し、
前記層間絶縁膜をパターニングして前記素子領域の溝部内にであって前記ゲート電極上に埋め込み絶縁膜を形成し、
前記ベース領域及びソース領域、並びに前記埋め込み絶縁膜の外縁に接続する前記ソース配線を形成することを特徴とする請求項４記載の半導体装置の製造方法。
【請求項６】
前記素子領域のゲート電極及び延長ゲート電極を形成した後、層間絶縁膜を形成し、
前記層間絶縁膜をパターニングして前記素子領域の溝部内にであって前記ゲート電極上に埋め込み絶縁膜を形成すると共に、前記ゲートコンタクト領域の溝部内であって前記延長ゲート電極上に埋め込み絶縁膜を形成し、
前記延長ゲート電極上の埋め込み絶縁膜を除去し、
前記ベース領域及びソース領域、並びに前記埋め込み絶縁膜の外縁に接続する前記ソース配線を形成することを特徴とする請求項４記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、さらに言えば、ＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ−Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）を備えた半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
一般に、パワーＭＯＳＦＥＴなどのパワーデバイスには縦型ＭＯＳＦＥＴが使用されている。このパワーＭＯＳＦＥＴでは、トレンチ（溝）の内部にゲート電極が形成された構造を持つものが主流となっている。図７は、従来のパワーＭＯＳＦＥＴの構造を示した断面図である。図７に示したＭＯＳＦＥＴでは、半導体基板１１上に、素子領域Ａとゲートコンタクト領域Ｂを有しており、半導体基板１１上の全面に電界緩和領域１２であるエピタキシャル層が形成されている。エピタキシャル層上にはベース領域１７及びソース領域１８が形成されている。溝部１３はソース領域１８及びベース領域１７を貫く深さに形成されている。溝部１３の内面にはゲート酸化膜（不図示）が形成されている。素子領域Ａとゲートコンタクト領域Ｂにはゲート電極１５が形成されおり、ゲート電極１５は、半導体基板上の全面にポリシリコンを積層した後、エッチバックにより形成される。エッチバックにより溝部１３内部に堆積されたゲート電極１５以外のポリシリコンはエッチング除去される。
【０００３】
従来の半導体装置では、さらに半導体基板上全面に層間絶縁膜２０を積層する。その後、層間絶縁膜２０を絶縁破壊が生じないように屈曲を付けずに選択的にエッチングし、素子領域Ａにおいては、ベース領域１７及びソース領域１８まで届くコンタクトホール２２を形成し、ゲートコンタクト領域Ｂにおいては、ゲート電極１５まで届くコンタクトホール２３を形成する。このコンタクトホール２２とコンタクトホール２３とを埋め込むように、導電性のプラグ１３０が形成される。その後、層間絶縁膜２０上に金属配線２１を積層し、パターニングして、素子領域Ａにおいてソース配線１２１やゲートコンタクト領域Ｂにおいてゲート配線１２２が形成される。このような技術が特許文献１に記載されている。
【０００４】
しかし、単位チップ面積当たりのオン抵抗を下げるために、より微細化されたゲート電極１５を、より微細化された溝部１３内に形成し、実効的なチャネルの本数、あるいはチャネル幅の増大が要求されている。ここで、実効的なゲート構造そのものは微細化することが可能であるが、例えば、埋め込みゲート電極１５とゲート配線１２２との間のコンタクトを形成する技術において、平面のフォトリソグラフィー技術の制約が発生する。つまり、埋め込みゲート電極１５の表面側から見た溝部１３の幅が狭くなると、埋め込みゲート電極１５の表面をカバーする層間絶縁膜２０の中に形成されるコンタクトホール２３の大きさを、この溝部１３の幅よりも小さくしなければならない。ここで、かかる小さなコンタクトホール２３を形成することは、平面フォトリソグラフィー技術の制約から、プロセス的に困難であり、製造歩留まりも低下する。
【０００５】
また、コンタクトホール寸法を小さくする必要性から、ゲート電極との接続にタングステン等の導電性材料からなる導電体プラグ１３０が必要となる。
【０００６】
さらにまた、苦労してコンタクトが取れたとしても、ゲート電極１５までエッチングされてしまい、積層したポリシリコンが削除された結果、ゲート・ドレイン（あるいはソース）間のショートなどを引き起こしてしまう恐れがあった。ところで、特許文献２に、Ｎ型半導体領域に電極を接続するために層間絶縁膜にコンタクトホールを形成する際、コンタクトマージンを確保するため、Ｎ型半導体領域の上部にＮ型半導体領域よりも広い幅の接続パッド層を形成し、この接続パッド層に対してコンタクトホールを形成する技術が記載されている。しかし、この方法では、接続パッド層となる導電膜が必要なため、製造工程が増し、コストアップに繋がるとの問題があり、採用できない。
【０００７】
【特許文献１】特開２００２−３６８２２１号公報
【特許文献２】特開平７−２０２０１５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上述のように、ゲート電極とゲート配線との間のコンタクトを形成する技術において、平面のフォトリソグラフィー技術の制約が発生し、製造歩留まりの低下の要因となっていた。また、コンタクトホール寸法の微細化に伴い、タングステン等の導電性材料が必要となり、コストアップに繋がる要因となっていた。さらにまた、エッチングの作業効率向上のため、溝部上に導電膜を形成する手段は、製造工程が増し、コストアップに繋がる要因となっていた。
【課題を解決するための手段】
【０００９】
本発明に関わる半導体装置は、素子領域とゲートコンタクト領域を有する半導体基板と、前記半導体基板表面に形成されたベース領域と、前記ベース領域を貫く深さに形成された溝部内に設けられた素子領域のゲート電極と、前記素子領域のゲート電極に隣接し前記ベース領域表面に選択的に形成されたソース領域と、前記ベース領域及び前記ソース領域に接続するソース配線と、前記半導体基板のゲートコンタクト領域に形成された溝部内に設けられた延長ゲート電極と、前記延長ゲート電極上の層間絶縁膜に形成されたコンタクトホールを介して当該延長ゲート電極に接続するゲート配線と、を有し、前記延長ゲート電極は、前記溝部内に埋め込まれると共に溝部の開口から延設して設けられた電極からなることを特徴としている。
【００１０】
このような半導体装置は、ゲートコンタクト領域において、溝部内に埋め込まれると共に溝部の開口から延設して設けられた延長ゲート電極により、金属配線とのコンタクトを取るためのコンタクトホールの配置に自由度が確保でき、平面のフォトリソグラフィー技術の制約が解消する。また、コンタクトホールの幅が広がることにより、導電体（タングステン、チタンなど）で形成された導電体プラグを形成する必要がなく、コストアップの問題を解消する。更にゲート電極を保護するための導電性材料及び溝部を覆う導電膜を設置する必要がない。ここで、本明細書においては、ゲートコンタクト領域において形成された溝部内に埋め込まれると共に溝部の開口から延設して設けられた電極を「延長ゲート電極」ということとする。
【発明の効果】
【００１１】
本発明により、部材点数と製造工程を増すことなく、微細化された埋め込み制御電極に対する表面配線の接続が、容易に達成出来る新規な構造を有した半導体装置及び製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１２】
発明の実施の形態１．
以下、本発明の好適な実施の形態について図面を参照して説明する。図１は、本発明の実施形態に係る半導体装置を示す平面図であり、図２は、図１のＩＩ―ＩＩに対応する断面図である。
【００１３】
図１に示す半導体基板１１は、素子領域Ａとゲートコンタクト領域Ｂを有しており、例えばシリコンなどで形成されたｎ＋型の半導体基板である。ここで素子領域Aとは、素子を形成する領域を意味し、ゲートコンタクト領域Bとは、ゲート配線が電極と接触する領域を意味する。この半導体基板１１上の全面には、エピタキシャル成長により電界緩和領域１２が形成されている。電界緩和領域１２は、例えばｎ−型の半導体層であり、半導体基板１１と共に縦型ＭＯＳＦＥＴのドレインとして動作する。半導体基板１１の下面には、図示しないドレイン電極が形成される。電界緩和領域１２上には、ベース領域１７が形成されている。ベース領域１７は、例えばボロンを含んだｐ型半導体領域であり、縦型ＭＯＳＦＥＴの動作時にゲート電極１５近傍にチャネルが形成される領域である。なお、以下の説明において、素子領域Ａのゲート電極１１５は、従来の素子領域Ａのゲート電極１５に相当し、ゲートコンタクト領域Ｂの延長ゲート電極１１６は、従来のゲートコンタクト領域Ｂのゲート電極１５に相当する。
【００１４】
ここで、素子領域Ａのゲート電極１１５の構造を説明する。この半導体基板１１上に、ベース領域１７よりも深い位置まで達する溝部１３が形成されている。この溝部１３の内面には、溝部１３の内面を覆うようにゲート絶縁膜１４が形成されている。この溝部１３の内部を開口部まで、ゲート絶縁膜１４を介して、例えば第１のポリシリコン層によりほぼ充填し、ゲート電極１１５を形成する。また、ベース領域１７上に、ゲート電極１１５にゲート絶縁膜１４を介して隣接するソース領域１８が形成されている。ソース領域１８は、例えばヒ素を含んだｎ＋型半導体領域であり、ＭＯＳＦＥＴのソースとして動作する。
【００１５】
次に、ゲートコンタクト領域Ｂの延長ゲート電極１１６の構造を説明する。この半導体基板１１上に、ベース領域１７よりも深い位置まで達し、ウェル拡散領域１６を超えない位置にまで溝部１３が形成されている。このウェル拡散領域１６を配置せずとも実施可能であるが、溝部１３の底部の下方にまでｐ領域であるウェル拡散領域１６を形成することにより、ドレイン−ゲート間の耐圧を向上することができる。この溝部１３の壁面及び底面、並びに溝部開口の縁にまでゲート絶縁膜１４が延設されており、このゲート絶縁膜１４の上側に溝部１３の壁面及び底面、並びに溝部開口の縁にまで、例えば第１のポリシリコン層を延設し、延長ゲート電極１１６を形成している。
【００１６】
また、素子領域Ａのゲート電極１１５と、ゲートコンタクト領域Ｂの延長ゲート電極１１６上には、半導体基板１１上全面に、層間絶縁膜２０が形成されている。層間絶縁膜２０は、例えばＢＰＳＧ（Ｂｏｒｏｎ  ｄｏｐｅｄ  Ｐｈｏｓｐｈｏ−Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）などで形成されている。
【００１７】
図２に示すように、この層間絶縁膜２０には、複数のコンタクトホールが形成されている。素子領域Ａのコンタクトホール２２はベース領域１７とソース領域１８の上部に形成されている。このコンタクトホール２２は、層間絶縁膜２０を貫いて形成されている。コンタクトホール２２は、その底部がベース領域１７とソース領域１８に達するように形成されている。
【００１８】
ゲートコンタクト領域Ｂのコンタクトホール２３は、延長ゲート電極１１６の上部に形成されている。このコンタクトホール２３は、延長ゲート電極１１６の上の層間絶縁膜２０の一部を、貫いて形成されている。延長ゲート電極１１６が溝部の開口から延設して形成されているので、コンタクトホール２３の幅を溝部１３の開口部の幅より広く設定することができる。コンタクトホール２３は、延長ゲート電極１１６の一部の表面が露出するように形成されている。なお、ここでは、延長ゲート電極１１６の凹部に層間絶縁膜２０が残っていない例を示したが、延長ゲート電極１１６の凹部の底に層間絶縁膜２０が残存していても問題はない。
【００１９】
さらに、この層間絶縁膜２０上には、金属配線２１が形成されている。この金属配線２１は、アルミニウム層などの導電層が所定形状にパターニングされて形成されている。この金属配線２１は、縦型ＭＯＳＦＥＴのソースに接続される素子領域Ａのソース配線１２１と、ゲートに接続されるゲートコンタクト領域Ｂのゲート配線１２２などを形成している。
【００２０】
ソース配線１２１は、素子領域Ａのコンタクトホール２２を介して、ベース領域１７およびソース領域１８と電気的に接続されている。ゲート配線１２２は、ゲートコンタクト領域Ｂのコンタクトホール２３を介して、延長ゲート電極１１６と電気的に接続されている。
【００２１】
従来の縦型ＭＯＳＦＥＴを備えた半導体装置は、単位チップ面積当たりのオン抵抗を下げ、低い導通損失で高速動作を可能にするために、より微細化されたゲート電極を、より微細化したU字型溝内に形成し、この微細化したU字型溝よりも幅が狭いコンタクトホールを形成する必要があった。よって、平面のフォトリソグラフィー技術に制約が生じ、歩留まりを改善することが困難であった。さらに、金属配線とゲート電極を接続するコンタクトホールの微細化により、電気抵抗が小さい導電体（タングステン、チタンなど）で形成された導電体プラグが必要であり、工程数の増加、部材点数増加によるコストアップを避けることができなかった。
【００２２】
しかしながら、本実施形態によれば、ゲートコンタクト領域Ｂにおいて、溝部１３の幅よりも広い延長ゲート電極１１６の形成により、平面のフォトリソグラフィー技術の制約を解消することが可能となる。つまり、コンタクトホール２３を従来よりも広く設計することが可能となるので、歩留まりを改善することができる。したがって、導電体（タングステン、チタンなど）で形成された導電プラグの代わりに、ゲート電極と同じポリシリコン層を使用することが可能となり、部材点数減少によるコストダウンを実現できる。また、コンタクトマージンを広げるための導電層を追加して形成する必要もないため、工程数の増加も防ぐことができる。
【００２３】
次に、本発明の実施の形態１．に係る半導体装置の製造方法について、図３（ａ）〜（ｄ）を参照しながら説明する。図３（ａ）に示すように、まず、ｎ+型半導体基板１１の表面全体にｎ-型半導体の電界緩和領域１２をエピタキシャル成長させる。次に、ゲートコンタクト領域Ｂにおいて、電界緩和領域１２上に、ボロン（Ｂ）などのｐ型不純物をイオン注入した後、熱処理を行い、ｐ型拡散層であるウェル拡散領域１６を形成する。その後、フォトリソグラフィー技術およびＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）法により、電界緩和領域１２を選択的に除去する。このエッチングにより電界緩和領域層１２に、ゲート電極を形成するための溝部１３が形成される。さらに詳しく述べると、素子領域Ａの溝部１３を電界緩和領域層１２に形成し、ゲートコンタクト領域Ｂの溝部１３をウェル拡散領域１６内に形成する。
【００２４】
その後、電界緩和領域層１２の表面及び溝部１３、並びに溝部１３の内面のシリコン表面を、例えば、Ｈ2−Ｏ2雰囲気中で熱酸化することによりゲート絶縁膜１４を形成する。したがって、この実施の形態ではゲート絶縁膜１４はゲート酸化膜となる。
【００２５】
次に、例えば減圧ＣＶＤ法により、半導体基板１１上の全体に導電層を堆積させる。この実施の形態では、導電層として、ポリシリコン層が堆積される。このとき堆積されるポリシリコン層の厚さは、ポリシリコンが素子領域Ａの溝部１３、ゲートコンタクト領域Ｂの溝部１３の内部全体を埋め込むことができるように設定される。その後、ＲＩＥ法によりポリシリコン層をプラズマエッチングし、パターニングする。さらに詳しく説明すると、素子領域Ａにおいては、全面エッチバックして不要な部分を除去して、ゲート電極１１５を形成する。また、ゲートコンタクト領域Ｂにおいては、ポリシリコン層を溝部１３の開口よりも広い範囲で延設するようにパターニングを行う。このパターニングにより、ゲートコンタクト領域Ｂにおいては、延長ゲート電極１１６が溝部の開口から延設して形成されているので、コンタクトホール２３の幅を溝部１３の開口部の幅より広い範囲で設定することができる。
【００２６】
次に、半導体基板１１上にボロン（Ｂ）などのｐ型不純物をイオン注入した後、熱処理を行う。この工程により、電界緩和領域１２の上部に電界緩和領域１２と反対の導電型のｐ型拡散層であるベース領域１７を形成する。
【００２７】
続いて、素子領域Ａにおいて、ゲート電極１１５に隣接して、ベース領域１７上に、ヒ素（Ａｓ）などのｎ型不純物をイオン注入し、さらに熱処理を行う。この工程により、ゲート電極１１５にゲート絶縁膜１１４を介して隣接するように、ベース領域１７の表面領域をｎ型化する。こうして、図３（ｂ）に示すように、素子領域Ａにおいて、ゲート電極１１５に隣接し、ベース領域１７の表面にｎ+型拡散層からなるソース領域１８を形成する。
【００２８】
次に、図３（ｃ）に示すように、常圧ＣＶＤ法により半導体基板１１上の全面にＢＰＳＧ層等を堆積させて、層間絶縁膜２０を形成する。続いて、フォトリソグラフィー技術およびＲＩＥ法により、層間絶縁膜２０を選択的に除去する。このエッチングにより、素子領域Ａにおけるコンタクトホール２２と、ゲートコンタクト領域Ｂにおけるコンタクトホール２３に対応する部分の層間絶縁膜２０が除去される。この除去により、素子領域Ａにおけるコンタクトホール２２の底面には、ベース領域１７とソース領域１８の表面が露出しており、ゲートコンタクト領域Ｂにおけるコンタクトホール２３の底面には、延長ゲート電極１１６の表面が露出している。
【００２９】
次に、図３（ｄ）に示すように、例えばアルミニウムのスパッタなどにより、半導体基板１１上の全体に導電体層を形成する。フォトリソグラフィー技術とエッチングにより、導電体層をパターン化し、金属配線２１を形成する。さらに詳しく説明すると、素子領域Ａにおいては、ソース配線１２１を形成し、ゲートコンタクト領域Ｂにおいては、ゲート配線１２２を形成する。以上の工程により、図１の半導体装置１０が製造される。
【００３０】
従来の技術による半導体装置の製造方法は、図３（ｃ）の工程において、ゲートコンタクト領域Ｂにおけるコンタクトホールを溝部の開口の幅よりも狭く形成しなければならなかった。このため、フォトリソグラフィー技術およびＲＩＥ法により、層間絶縁膜を選択的に除去する際に、精度が要求され、歩留まりを向上させることが困難であった。また、コンタクトホールの微細化により、金属配線とゲート電極を接続するために、導電体（タングステン、チタンなど）で形成された導電体プラグが必要であり、工程数の増加、部材点数増加によるコストアップを避けることができなかった。さらにまた、コンタクトマージンを広げるため、導電膜を追加して形成する手段は、製造工程が増し、コストアップに繋がる要因となっていた。
【００３１】
しかしながら、本実施形態にかかる半導体装置の製造方法によれば、図３（ｃ）の工程において、ゲートコンタクト領域Ｂにおける延長ゲート電極１１６が溝部１３の横幅よりも広く設計されているため、ゲートコンタクト領域Ｂにおけるコンタクトホール２３の幅を、溝部１３の開口の幅よりも広く設計することができるため、フォトリソグラフィー技術およびＲＩＥ法により、層間絶縁膜を選択的に除去する工程の際に、精度の自由度が増し、歩留まりを向上させることができる。また、ゲートコンタクト領域Ｂにおけるコンタクトホール２３の幅が広がることにより、導電プラグが不要となる。さらにまた、溝部上に導電膜を追加して形成する等の手段が不要となる。従って、製造工程数を抑え、コストダウンが可能となる。
【００３２】
発明の実施の形態２．
次に本発明の実施の形態２に係る半導体装置について、図５に示す断面図を参照して説明する。ここで、図４は、本発明の実施の形態２．に係る半導体装置を示す平面図であり、図５は、図４のＶ―Ｖ線に対応する断面図である。尚、この発明の実施の形態２に係る表示装置の全体構成は図２に示す構成と同様であり、説明を省略する。この発明の実施の形態２に係る表示装置では、素子領域Ａにおける溝部１３は、溝内部の下側にゲート絶縁膜１４を介してポリシリコンで形成されたゲート電極１１５を内包しており、また溝内部の上側は埋め込み絶縁膜１９が、溝の開口部まで埋設されている点に特徴を有している。
【００３３】
本実施形態によれば、金属配線２１の素子領域Ａにおける、ソース配線１２１は、埋め込み絶縁膜１９により、ＭＯＳＦＥＴの単位セル部の絶縁が可能となり、ソース配線１２１が、埋め込み絶縁膜１９とベース領域１７とソース領域１８上に直接接触することができ、素子領域Ａにおけるコンタクトホール２２の形成が不要となる。これにより、実施の形態１では、ソース配線１２１とゲート電極１１５を絶縁するためにソース配線１２１（コンタクトホール２２のエッジ）とゲート電極１１５とが横方向に離間しているが、本実施の形態２によれば、そのような横方向への離間スペースが不要となるため、ＭＯＳＦＥＴの単位セル部のサイズを小さくできる。
【００３４】
さらに、ゲートコンタクト領域Ｂにおける溝部１３は、上側に埋め込み絶縁膜１９を埋設しておりゲート配線１２２が、埋め込み絶縁膜１９の天面と、ゲートコンタクト領域Ｂにおける溝部１３の開口を超えて延設された延長ゲート電極１１６に接触するように構成してもよい。
【００３５】
埋め込み絶縁膜１９を、素子領域Ａの溝部１３の溝内部に埋設すると共に、ゲートコンタクト領域Ｂの溝部１３においても上側に埋め込み絶縁膜１９を埋設しているため、金属配線２１の形成後、天面を平坦に維持することができる。
【００３６】
次に、本発明の実施の形態２．に係る半導体装置の製造方法について、図６（ａ）〜（ｄ）を参照しながら説明する。尚、本発明の実施の形態２．に係る半導体装置の製造方法の全体工程は、図３に示す工程と同様であり、説明を省略する。本発明の実施の形態２．に係る半導体装置の製造方法は、素子領域Ａにおける溝部１３と、ゲートコンタクト領域Ｂにおける溝部１３とに、埋め込み絶縁膜を形成する工程がある点に特徴を有する。
【００３７】
図６（ａ）に基づき、説明すると、減圧ＣＶＤ法により、半導体基板１１上の全体に導電層であるポリシリコン層を堆積させる工程の後、ＲＩＥ法により第１のポリシリコン層をプラズマエッチングし、パターニングする。さらに詳しく説明すると、素子領域Ａにおいては、全面エッチバックして不要な部分を除去する。また、ゲートコンタクト領域Ｂにおいては、ポリシリコン層を溝部１３の開口の横幅よりも広い範囲で延設するようにパターニングを行う。このパターニングにより、素子領域Ａにおいては、溝部１３の下側にゲート電極１１５が形成され、ゲートコンタクト領域Ｂにおいては、延長ゲート電極１１６が溝部１３の開口の幅よりも広い範囲で延設される。
【００３８】
次に、図６（ｂ）に示すように、常圧ＣＶＤ法により、素子領域Ａにおける溝部１３の上側に、例えばＮＳＧ（Ｎｏｎ−ｄｏｐｅｄ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）による、埋め込み絶縁膜１９を埋設し、ゲートコンタクト領域Ｂにおける溝部１３の内部であって、延長ゲート電極１１６上に、埋め込み絶縁膜１９を埋設する。この埋め込み絶縁膜１９により、素子領域Ａにおいては、ソース配線１２１との絶縁が可能となる。
【００３９】
尚、ゲートコンタクト領域Ｂの延長ゲート電極１１６上にある埋め込み絶縁膜１９を選択エッチングにより完全に取り除く工程を追加してもよい。絶縁膜１９を取り除くことにより、延長ゲート電極１１６の表面全てをゲート配線１２２との接続に利用できる。
【００４０】
次に、図６（ｃ）に示すように、常圧ＣＶＤ法により半導体基板１１上の全面にＢＰＳＧ層等を堆積させて、層間絶縁膜２０を形成する。続いて、フォトリソグラフィー技術およびＲＩＥ法により、層間絶縁膜２０を選択的に除去する。このエッチングにより、素子領域Ａにおいては、コンタクトホールを形成する必要がないため、層間絶縁膜２０を全て除去し、ゲートコンタクト領域Ｂにおいては、コンタクトホール２３に対応する部分の層間絶縁膜２０が除去される。この除去により、素子領域Ａにおいては、埋め込み絶縁膜１９とベース領域１７とソース領域１８の表面が露出しており、ゲートコンタクト領域Ｂにおけるコンタクトホール２３の底面には、埋め込み絶縁膜１９と延長ゲート電極１１６の表面が露出している。
【００４１】
次に、図６（ｄ）に示すように、例えばアルミニウムのスパッタなどにより、半導体基板１１上の全体に導電体層を形成し、フォトリソグラフィー技術とエッチングにより、導電体層をパターン化することにより、金属配線２１を形成する。さらに詳しく説明すると、素子領域Ａにおいては、ソース配線１２１を形成し、ゲートコンタクト領域Ｂにおいては、ゲート配線１２２を形成する。以上の工程により、図２の半導体装置１０が製造される。
【００４２】
本実施の形態にかかる半導体装置の製造方法によれば、埋め込み絶縁膜１９を形成する工程があることにより、素子領域Ａにおいては、コンタクトホールの形成が不要であるため、実施の形態１よりもＭＯＳＦＥＴの単位セル部のサイズを小さくできる。
【図面の簡単な説明】
【００４３】
【図１】本発明の実施の形態の半導体装置を示す平面図である。
【図２】本発明の実施の形態の半導体装置を示す断面図である。
【図３】本発明の実施の形態の製造方法を示す断面図である。
【図４】本発明の実施の形態の半導体装置を示す平面図である。
【図５】本発明の実施の形態の半導体装置を示す断面図である。
【図６】本発明の実施の形態の製造方法を示す断面図である。
【図７】従来の半導体装置を示す断面図である。
【符号の説明】
【００４４】
１０    半導体装置
１１    半導体基板
１２    電界緩和領域
１３    溝部
１４    ゲート絶縁膜
１５    ゲート電極
１６    ウェル拡散領域
１７    ベース領域
１８    ソース領域
１９    埋め込み絶縁膜
２０    層間絶縁膜、
２１    金属配線
２２    素子領域のコンタクトホール
２３    ゲートコンタクト領域のコンタクトホール
１１５  素子領域のゲート電極
１１６  延長ゲート電極
１２１  ソース配線
１２２  ゲート配線
１３０  導電体プラグ
Ａ      素子領域
Ｂ      ゲートコンタクト領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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