(57)【要約】【課題】本発明は、開発ＴＡＴを短縮でき、開発効率の良いテストパターン評価装置及びその方法、半導体検査装置を提供することを目的とする。【解決手段】本発明のテストパターン評価装置２は、評価条件出力部２１と、試験結果入力部２２と、テストパターン評価装置２３とを備え、測定対象の半導体装置に対してテスタを用いてテストパターンの試験を行うテストパターン試験部１に対してテストパターンの評価条件の出力したり、テストパターンの修正を行う。特に、評価条件出力部２１は、テストパターンの試験を行うテストパターン試験部１に、当該試験の評価条件を出力する。試験結果入力部２２は、評価条件に基づき、テストパターン試験部１で行ったテストパターンの試験結果が入力される。テストパターン評価装置２３は、評価条件に基づき、テストパターン試験部１に出力されるテストパターンを編集する。【選択図】図１
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【特許請求の範囲】
【請求項１】
測定対象の半導体装置に対してテスタを用いてテストパターンの試験を行うテストパターン試験部に、当該試験の評価条件を出力する評価条件出力部と、
前記評価条件出力部から出力された前記評価条件に基づき、前記テストパターン試験部で行った前記テストパターンの試験結果が入力される試験結果入力部と、
前記評価条件出力部から出力された前記評価条件に基づき、前記テストパターン試験部に出力される前記テストパターンを編集するテストパターン編集部とを備えるテストパターン評価装置。
【請求項２】
請求項１に記載のテストパターン評価装置であって、
前記試験結果入力部に入力された前記試験結果を表示する試験結果表示部をさらに備えることを特徴とするテストパターン評価装置。
【請求項３】
測定対象の半導体装置に対してテスタを用いてテストパターンの試験を行うテストパターン試験部と、
前記テストパターン試験部に前記テストパターンを出力するテストパターン出力部と、
請求項１又は請求項２に記載のテストパターン評価装置と、
前記テストパターン試験部、前記テストパターン出力部及び前記テストパターン評価装置を制御する演算部とを備える半導体検査装置。
【請求項４】
測定対象の半導体装置に対してテスタを用いてテストパターンの試験を行うテストパターン試験部に、前記テストパターンと、評価条件出力部で生成した当該試験の評価条件とを入力するテストパターン・評価条件入力ステップと、
前記テストパターン試験部で前記テストパターンの試験を実行するテストパターン実行ステップと、
前記テストパターン実行ステップの試験結果を試験結果入力部に入力する実行結果プロットステップと、
前記評価条件で設定されたプロット回数に至ったか否かを判定するプロット回数判定ステップと、
前記プロット回数判定ステップで前記評価条件で設定されたプロット回数以下の場合に、前記評価条件に基づき、テストパターン編集部が前記テストパターンを編集するテストパターン編集ステップと、
プロット回数を繰り上げ、前記テストパターン実行ステップに戻るプロット回数繰り上げステップとを備えるテストパターン評価方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、テストパターン評価装置及びその方法、半導体検査装置に係る発明であって、特に、半導体装置に対してテスタを用いてテストパターンの試験を行うテストパターン評価装置及びその方法、半導体検査装置に関するものである。
【背景技術】
【０００２】
近年、非同期回路を含む半導体装置の開発において、半導体装置のデバイス全体について詳細シミュレーションを行わずに、テスタで半導体装置をデバッグして微調整を行うことで、テストパターンを開発する手法を採用する場合が増加している。これは、半導体装置が複雑化し詳細なシミュレーションが必要となっているが、開発期間が短くなっているため当該シミュレーションに開発期間を割けない場合があり、テスタで半導体装置をデバッグする手法が採用されている。
【０００３】
半導体装置に対してテスタを用いて行う試験としては、ＤＣテスト条件やタイミング条件等の試験が存在するが、これらの試験についてはＳＨＭＯＯプロット等のツールを利用することができる。なお、特許文献１には、ＳＨＭＯＯプロットを用いた試験が記載されている。
【０００４】
【特許文献１】特開昭６３−４７６８０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、ＳＨＭＯＯプロット等のツールを利用して、半導体装置に対してテスタを用いて試験を行う場合、試験結果に応じてテストパターンを別のＥＷＳ（Engineering Workstation）において変更する必要があった。
【０００６】
さらに、従来の半導体検査装置では、テスタで半導体装置をデバッグしてテストパターンを開発する場合、パターン編集、コンパイル、リロード、テスト実行の開発ＴＡＴ（Turn Around Time）が長くなり、効率が悪い問題があった。
【０００７】
そこで、本発明は、開発ＴＡＴを短縮でき、開発効率の良いテストパターン評価装置及びその方法、半導体検査装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の請求項１に示すテストパターン評価装置は、評価条件出力部と、試験結果入力部と、テストパターン評価装置とを備え、測定対象の半導体装置に対してテスタを用いてテストパターンの試験を行うテストパターン試験部に対してテストパターンの評価条件の出力したり、テストパターンの修正を行う。特に、評価条件出力部は、テストパターンの試験を行うテストパターン試験部に、当該試験の評価条件を出力する。試験結果入力部は、評価条件に基づき、テストパターン試験部で行ったテストパターンの試験結果が入力される。テストパターン評価装置は、評価条件に基づき、テストパターン試験部に出力されるテストパターンを編集する。
【発明の効果】
【０００９】
本発明の請求項１に記載のテストパターン評価装置は、評価条件に基づき、テストパターン編集部がテストパターンを編集するので、開発ＴＡＴを短縮でき、開発効率を良くすることができる効果を有している。
【発明を実施するための最良の形態】
【００１０】
（実施の形態１）
図１に、本実施の形態に係る半導体検査装置Ａのブロック図を示す。図１に示す半導体検査装置Ａは、テストパターン試験部１と、テストパターン評価装置２と、テストパターン出力部３と、ＣＰＵ４とを備えている。テストパターン試験部１は、測定対象である非同期回路を含む半導体装置に対してテスタを用いてテストパターンの試験を行う。テストパターン評価装置２は、評価条件出力部２１と、試験結果入力部２２と、テストパターン編集部２３と、試験結果表示部２４とを備えている。
【００１１】
評価条件出力部２１は、テストパターン試験部１に、試験の評価条件を出力する。評価条件としては、例えばテストパターン名、実行条件やステップ数等がある。試験結果入力部２２は、テストパターン試験部１で行ったテストパターンの試験結果が入力される。テストパターン編集部２３は、評価条件出力部２１から出力された評価条件に基づき、テストパターン試験部１に出力されるテストパターンを編集（修正）する。なお、当該編集は、テストパターン編集部２３が、テストパターン出力部３内のテストパターンを直接編集する。試験結果表示部２４は、試験結果入力部２２に入力された試験結果を表示する。本実施の形態に係るテストパターン評価装置２では、試験結果表示部２４を備えているので、試験結果を直ぐに確認できる。
【００１２】
ここで、図１２に、従来の半導体検査装置Ａのブロック図を示す。図１２に示す半導体検査装置Ａでは、本実施の形態に係る半導体検査装置Ａと異なり、テストパターン評価装置２が評価条件出力部２１及び試験結果入力部２２のみで構成されている。そのため、図１２に示す半導体検査装置Ａでは、テストパターンの編集や試験結果の表示を行うことができなかった。また、図１２に示す半導体検査装置Ａでは、外部Ｉ／Ｆ５，６５を介して接続されたＥＷＳ６内にテストパターン編集部６１や試験結果表示部６２を設けて、テストパターンの編集や試験結果の表示を行っていた。但し、テストパターン編集部６１は、テストパターンを直接編集するのではなく、一旦テストパターンコンパイラ部６３を介したデータを編集する必要があった。なお、ＥＷＳ６にも、テストパターン編集部６１や試験結果表示部６２等を制御するＣＰＵ６４を備えている。
【００１３】
図１に示す本実施の形態に係る半導体検査装置Ａでは、テストパターン評価装置２内に試験結果表示部２４を備えているが、本発明に係る半導体検査装置Ａでは必ずしもテストパターン評価装置２内に設ける必要はなく、半導体検査装置Ａの外部に設けても良い。
【００１４】
上述したように、本発明に係る半導体検査装置Ａでは、テスタに転送されたテストパターンを編集（修正）することができる。そして、本発明に係る半導体検査装置Ａでは、任意に指定した評価条件に基づきテストパターンを自動的に修正し、修正後のテストパターンで試験した結果をプロットすることができる。また、本発明に係る半導体検査装置Ａでは、実行したテストパターンがパスしたか、フェイルしたかの結果だけではなく、フェイル時のテストパターンの情報も一緒に試験結果表示部２４に出力することもできる。
【００１５】
本発明に係るテストパターン編集部２３では、任意ベクタに対するパターン・インストラクションの変更、任意ベクタに対するパターン・ニーモニックの変更、任意の位置へのテストパターンの挿入ができる。本実施の形態では、任意ベクタに対するパターン・インストラクションを変更する動作について詳しく説明する。
【００１６】
まず、図２（ａ）（ｂ）は、任意ベクタに対するパターン・インストラクションの変更例を模式的に示した図である。図２（ａ）（ｂ）に示す例では、ベクタ２のパターン・インストラクションであるマッチ（以下、単にＭＡＣという）のリピート回数を変更する。ここで、マッチ（ＭＡＣ）は、半導体装置７の入力信号と出力信号とが一致するまで処理を繰り返すパターン・インストラクションで、リピート回数はその上限値である。図２（ａ）は、測定対象となる半導体装置７を示す模式図であり、当該半導体装置７の１ｐｉｎ〜５ｐｉｎにテストパターンが入力信号として入力され、その入力信号に対応した信号が６ｐｉｎ〜１０ｐｉｎから出力される。
【００１７】
図２（ｂ）では、各ベクタのテストパターンが１ｐｉｎ〜５ｐｉｎに入力される入力信号と、６ｐｉｎ〜１０ｐｉｎから出力される出力信号である期待値とが記載されており、さらに各ベクタに対するテスタによるテスト結果が記載されている。また、図２（ｂ）では、パターン・インストラクションの変更機能によるテストパターンの修正前後のテストパターン及びテスト結果を記載している。
【００１８】
図２（ｂ）の例では、ベクタ１，２におけるテスト結果はＦａｉｌ（フェイル）ではないが、ベクタ３では、期待値「ＨＨＨＨＨ」に対し判定値が「ＨＨＨＬＬ」となりＦａｉｌ（フェイル）となる。そこで、図２（ｂ）の例では、パターン・インストラクションの変更機能によりベクタ２のＭＡＣのリピート回数を１回から３回に変更するテストパターンの修正を行う。これにより、テストパターンの修正後の図２（ｂ）に示すテスト結果では、判定値が「ＨＨＨＨＨ」となりＰａｓｓ（パス）となる。
【００１９】
図２（ｂ）での９ｐｉｎ及び１０ｐｉｎのテストパターン修正前後における出力波形の模式図を図３に示す。図３に示す修正前の出力波形では、ベクタ２のＭＡＣのリピート回数が１回と短いため、出力波形がＨレベルになる前にベクタ３の期待値判定が行われるため、ベクタ３の期待値はＬレベルとなりテスト結果はＦａｉｌ（フェイル）となる。一方、図３に示す修正後の出力波形では、ベクタ２のＭＡＣのリピート回数が３回と長くなるため、出力波形がＨレベルになった後にベクタ３の期待値判定が行われるため、ベクタ３の期待値はＨレベルとなりテスト結果はＰａｓｓ（パス）となる。
【００２０】
次に、本実施の形態に係るテストパターン評価方法について、図４に示すフローチャートを用いて説明する。図４に示すフローチャートでは、まずステップＳ１において、評価条件出力部２１から出力されたテストパターンの評価条件をテストパターン試験部１に入力する。次に、ステップＳ２において、テストパターン試験部１は、入力されたテストパターンの評価条件に基づき、測定対象である半導体装置に対してテスタを用いてテストパターンの試験を実行する。そして、ステップＳ３において、テストパターン試験部１は、試験結果を試験結果入力部２２に出力し、必要に応じて試験結果表示部２４に試験結果を表示させる。
【００２１】
さらに、図４に示すフローチャートでは、ステップＳ４において、テストパターンの試験が、所定のプロット回数以下か否かをＣＰＵ４で判断し、所定のプロット回数より大きい場合は処理を終了し、所定のプロット回数以下の場合はステップＳ５に進む。ステップＳ５では、テストパターン編集部２３が、テストパターンの評価条件に従い指定ベクタのＭＡＣのリピート回数を変更する。そして、ステップＳ６では、プロット回数を１つ繰り上げる処理を行い、ステップＳ２へ戻る。
【００２２】
次に、本実施の形態に係るテストパターン評価方法において必要となるテストパターンの評価条件について説明する。テストパターンの評価条件には、テストパターン名，テストベクタ，パターン・インストラクション，パターン・ニーモニック，実行条件，テスタピン番号，トータルカウント数，プロット始点，ステップ数等がある。なお、上述したテストパターンの評価条件は全て必要ではなく、テストパターン評価の内容によって任意に選択することができる。
【００２３】
ここで、テストパターン名は、プロット対象となるパターン名であり、テストパターン出力部３からテストパターン試験部１に出力されるテストパターンである。テストベクタは、パターンの修正を開始するベクタである。パターン・インストラクションは、ＭＡＣのリピート回数やパターンの飛び先フラグ等のインストラクション名である。パターン・ニーモニックは、入力印加電圧レベルについて「０」を入力”Ｌｏｗ”レベル印加、「１」を入力”Ｈｉｇｈ”レベル印加としている。また、パターン・ニーモニックは、出力判定電圧レベルについて「Ｌ」を出力”Ｌｏｗ”レベル判定、「Ｈ」を出力”Ｈｉｇｈ”レベル判定、「Ｚ」を出力”ＨｉＺ”レベル判定、「−」をDon't Careとしている。
【００２４】
実行条件は、電源電圧や入力信号の周波数等のテストパターンの試験を行う実行条件であり、本実施の形態に係る半導体検査装置Ａでは実行条件を変更させてテストパターンの試験を行うことができる。テスタピン番号は、パターン・ニーモニックを修正するテスタピンの番号である。トータルカウント数は、テストパターン評価を行うプロット回数である。プロット始点は、テストパターン評価のプロットの開始点である。ステップ数は、テストパターン評価のプロットの実行間隔である。なお、トータルカウント数、プロット始点及びステップ数は、パターン・インストラクションや実行条件毎に設定することができる。
【００２５】
次に、本実施の形態に係るテストパターン評価方法において出力される試験結果について説明する。試験結果には、パターン・インストラクションや実行条件毎にテスト結果を記載したグラフ等に加えて、テストパターン名，テストパターンアドレス及びテスタピン番号が出力される。テストパターン名は、プロット対象となるパターン名であり、テストパターン試験部１で実行されたテストパターン名である。テストパターンアドレスは、テストパターンのフェイルアドレスである。テスタピン番号は、フェイルしたテスタピン番号である。
【００２６】
次に、具体例を用いて、テストパターンの評価条件及び試験結果を説明する。まず、テストパターンの評価条件には、テストパターン名，テストベクタ，パターン・インストラクション，実行条件，トータルカウント数，プロット始点，ステップ数を設定する。テストパターン名は「ｐａｔｔｅｒｎＡ」とし、この「ｐａｔｔｅｒｎＡ」は例えば図２（ｂ）に示したテストパターンである。テストベクタは「２」とし、ベクタ２がパターン・インストラクションによるテストパターンの変更が行われると設定する。
【００２７】
パターン・インストラクションは「ＭＡＣのリピート回数」とし、テストパターンの変更内容を設定する。実行条件は「電源電圧」とし、電源電圧を変更させてテストパターンの試験を実行する。トータルカウント数は「Ｘ＝１１，Ｙ＝２」とし、ＭＡＣのリピート回数（Ｘ）を１１回変更し、電源電圧（Ｙ）を２回変更する。プロット始点は「Ｘ＝０，Ｙ＝５」とし、０回をＭＡＣのリピート回数の始点、５Ｖを電源電圧の始点とする。ステップ数は「Ｘ＝１，Ｙ＝−１」とし、プロット回数が繰り上がる度にＭＡＣのリピート回数を１回分増やす変更をし、電源電圧を−１Ｖ分変更する。
【００２８】
上記のテストパターンの評価条件でテストパターンの試験を行った試験結果を図５に示す。図５では、テストパターン名の「ｐａｔｔｅｒｎＡ」が記載され、その下にＸ軸をＭＡＣのリピート回数に、Ｙ軸を電源電圧にするグラフが記載されている。図５に示すグラフでは、４Ｖの電源電圧でＭＡＣのリピート回数が３回まで「ａ」＝フェイルとなり、以降のＭＡＣのリピート回数では「・」＝パスとなっている。なお、「ａ」は、テストパターンアドレスが「４」で、テスタピン番号「９ｐｉｎ，１０ｐｉｎ」においてフェイルしたことを表しており、他のテストパターンアドレス又はテスタピン番号がフェイルした場合は、他の文字（例えば、「ｂ」，「ｃ」等）を使用する。
【００２９】
また、図５では、５Ｖの電源電圧でＭＡＣのリピート回数が０回まで「ａ」＝フェイルとなり、以降のＭＡＣのリピート回数では「・」＝パスとなっている。
【００３０】
以上のように、本実施の形態に係る半導体検査装置Ａは、評価条件に基づき、テストパターン編集部２３がパターン・インストラクション変更等のテストパターンの編集（修正）をするので、開発ＴＡＴを短縮でき、開発効率を良くすることができる。
【００３１】
（実施の形態２）
実施の形態１は、任意ベクタに対するパターン・インストラクションを変更する例であり、図２（ｂ）に示すようにベクタ２のＭＡＣのリピート回数を変更するパターン・インストラクションである。しかし、本発明のパターン・インストラクションの変更は、ＭＡＣのリピート回数の変更に限られない。そこで、本実施の形態では、ＭＡＣのリピート回数の変更以外のパターン・インストラクションの変更の例を説明する。
【００３２】
本実施の形態に係るパターン・インストラクションの変更は、ベクタの飛び先（ＪＭＰ）の変更である。図６に、ベクタ２のベクタの飛び先（ＪＭＰ）を変更した場合のテストパターン及びテスト結果を示す。なお、測定対象となる半導体装置７を示す模式図は、図２（ａ）と同じ構成であるため詳細な説明は省略する。
【００３３】
図６では、各ベクタのテストパターンが１ｐｉｎ〜５ｐｉｎに入力される入力信号と、６ｐｉｎ〜１０ｐｉｎから出力される出力信号である期待値とが記載されており、さらに各ベクタに対するテスタによるテスト結果が記載されている。また、図６では、パターン・インストラクションの変更機能によるテストパターンの修正前後のテストパターン及びテスト結果を記載している。
【００３４】
図６の例では、ベクタ１，２については、テスト結果はＦａｉｌ（フェイル）ではないが、ベクタ２の飛び先であるベクタ１０は期待値「ＨＨＨＨＨ」に対し判定値が「ＨＨＨＬＬ」となりＦａｉｌ（フェイル）となる。そこで、図６の例では、パターン・インストラクションの変更機能によりベクタ２のベクタの飛び先をベクタ１０からベクタ５０に変更する。これにより、テストパターンの修正後の図６に示すテスト結果では、ベクタ５０は期待値「ＨＨＨＬＬ」に対して判定値が「ＨＨＨＨＨ」となりＰａｓｓ（パス）となる。
【００３５】
次に、本実施の形態に係るテストパターン評価方法について、図７に示すフローチャートを用いて説明する。図７に示すフローチャートでは、まずステップＴ１において、評価条件出力部２１から出力されたテストパターンの評価条件をテストパターン試験部１に入力する。次に、ステップＴ２において、テストパターン試験部１は、入力されたテストパターンの評価条件に基づき、測定対象である半導体装置に対してテスタを用いてテストパターンの試験を実行する。そして、ステップＴ３において、テストパターン試験部１は、試験結果を試験結果入力部２２に出力し、必要に応じて試験結果表示部２４に試験結果を表示させる。
【００３６】
さらに、図７に示すフローチャートでは、ステップＴ４において、テストパターンの試験が、所定のプロット回数以下か否かをＣＰＵ４で判断し、所定のプロット回数より大きい場合は処理を終了し、所定のプロット回数以下の場合はステップＴ５に進む。ステップＴ５では、テストパターン編集部２３が、テストパターンの評価条件に従い指定ベクタのベクタの飛び先を変更する。そして、ステップＴ６では、プロット回数を１つ繰り上げる処理を行い、ステップＴ２へ戻る。
【００３７】
以上のように、本実施の形態に係る半導体検査装置Ａは、評価条件に基づき、テストパターン編集部２３がパターン・インストラクション変更であるベクタの飛び先変更を行うことでも、開発ＴＡＴを短縮でき、開発効率を良くすることができる。
【００３８】
（実施の形態３）
実施の形態１，２は、任意ベクタに対するパターン・インストラクションを変更する例である。しかし、本発明のテストパターンの修正は、パターン・インストラクションの変更に限られない。そこで、本実施の形態では、パターン・インストラクションの変更以外のテストパターンの修正の例を説明する。
【００３９】
まず、図８（ａ）（ｂ）は、本実施の形態での任意ベクタに対するテストパターンの修正を模式的に示した図である。図８（ａ）（ｂ）に示す例では、ベクタ３に対してテストパターンを挿入し、指定するテスタピンのパターン・ニーモニックを変更するテストパターンの修正である。図８（ａ）は、測定対象となる半導体装置７を示す模式図であり、当該半導体装置７の１ｐｉｎ〜５ｐｉｎにテストパターンが入力信号として入力され、その入力信号に対応した信号が６ｐｉｎ〜１０ｐｉｎから出力される。
【００４０】
図８（ｂ）では、各ベクタのテストパターンが１ｐｉｎ〜５ｐｉｎに入力される入力信号と、６ｐｉｎ〜１０ｐｉｎから出力される出力信号である期待値とが記載されており、さらに各ベクタに対するテスタによるテスト結果が記載されている。また、図８（ｂ）では、テストパターンの修正前後のテストパターン及びテスト結果を記載している。
【００４１】
図８（ｂ）の例では、ベクタ２については、テスト結果がＰａｓｓ（パス）となっているが、ベクタ３では、期待値「ＨＨＨＨＨ」に対し判定値が「ＨＨＨＬＬ」となりＦａｉｌ（フェイル）となっている。そこで、図８（ｂ）の例では、テストパターン編集部２３によるテストパターンの修正により、ベクタ２の後に新たにベクタ３のテストパターンを挿入し、以降のベクタ番号を繰り上げる。新たに挿入したベクタ３のテストパターンは、期待値「ＨＨＨＨＨ」に対し判定値が「ＨＨＨ−−」となっており、以前のベクタ３のテストパターンに対して９，１０ｐｉｎのテスタピンにおけるパターン・ニーモニックを「Ｈ」から「−」に変更している。これにより、テストパターンの修正後の図８（ｂ）に示すテスト結果では、テスト結果がＰａｓｓ（パス）となる。
【００４２】
図８（ｂ）での９ｐｉｎ及び１０ｐｉｎのテストパターン修正前後における出力波形の模式図を図９に示す。図９に示す修正前の出力波形では、出力波形がＨレベルになる前にベクタ３の期待値判定が行われるため、ベクタ３の期待値はＬレベルとなりテスト結果はＦａｉｌ（フェイル）となる。一方、図９に示す修正後の出力波形では、パターン・ニーモニックを変更した新たなテストパターンをベクタ３に挿入したため、出力波形がＨレベルになった後に、挿入前のベクタ３（挿入後ベクタ４）の期待値判定が行われるため、挿入前のベクタ３（挿入後ベクタ４）の期待値はＨレベルとなりテスト結果がＰａｓｓ（パス）となる。
【００４３】
次に、本実施の形態に係るテストパターン評価方法について、図１０に示すフローチャートを用いて説明する。図１０に示すフローチャートでは、まずステップＵ１において、評価条件出力部２１から出力されたテストパターンの評価条件をテストパターン試験部１に入力する。次に、ステップＵ２において、テストパターン試験部１は、入力されたテストパターンの評価条件に基づき、測定対象である半導体装置に対してテスタを用いてテストパターンの試験を実行する。そして、ステップＵ３において、テストパターン試験部１は、試験結果を試験結果入力部２２に出力し、必要に応じて試験結果表示部２４に試験結果を表示させる。
【００４４】
さらに、図１０に示すフローチャートでは、ステップＵ４において、テストパターンの試験が、所定のプロット回数以下か否かをＣＰＵ４で判断し、所定のプロット回数より大きい場合は処理を終了し、所定のプロット回数以下の場合はステップＵ５に進む。ステップＵ５では、テストパターン編集部２３が、テストパターンの評価条件に従いテストパターンを挿入し、パターン・ニーモニックを変更する。そして、ステップＵ６では、プロット回数を１つ繰り上げる処理を行い、ステップＵ２へ戻る。
【００４５】
次に、本実施の形態でのテストパターンの評価条件及び試験結果を説明する。まず、テストパターンの評価条件には、テストパターン名，テストベクタ，パターン・ニーモニック，実行条件，テスタピン番号，トータルカウント数，プロット始点，ステップ数を設定する。テストパターン名は「ｐａｔｔｅｒｎＡ」とし、この「ｐａｔｔｅｒｎＡ」は例えば図８（ｂ）に示したテストパターンである。テストベクタは「３」とし、ベクタ３にテストパターンの挿入とパターン・ニーモニックの変更が行われると設定する。
【００４６】
パターン・ニーモニックは「−」とし、テストパターンのニーモニックの変更内容を設定する。実行条件は「電源電圧」とし、電源電圧を変更させてテストパターンの試験を実行する。テスタピン番号は「９，１０ｐｉｎ」とし、ニーモニックを変更するテスタピン番号を設定する。トータルカウント数は「Ｘ＝１１，Ｙ＝２」とし、テストパターンを挿入するベクタ数（Ｘ）を１１回変更し、電源電圧（Ｙ）を２回変更する。プロット始点は「Ｘ＝０，Ｙ＝５」とし、０を挿入するベクタ数の始点、５Ｖを電源電圧の始点とする。ステップ数は「Ｘ＝１，Ｙ＝−１」とし、プロット回数が繰り上がる度に挿入するベクタ数を１ベクタ分増やす変更をし、電源電圧を−１Ｖ分変更する。
【００４７】
上記のテストパターンの評価条件でテストパターンの試験を行った試験結果を図１１に示す。図１１では、テストパターン名の「ｐａｔｔｅｒｎＡ」が記載され、その下にＸ軸をテストパターンを挿入するベクタ数に、Ｙ軸を電源電圧にするグラフが記載されている。図１１に示すグラフでは、４Ｖの電源電圧でテストパターンを挿入するベクタ数が１回まで「ａ」＝フェイルとなり、以降の挿入するベクタ数では「・」＝パスとなっている。なお、「ａ」は、テストパターンアドレスが「３」で、テスタピン番号「９ｐｉｎ，１０ｐｉｎ」においてフェイルしたことを表しており、他のテストパターンアドレス又はテスタピン番号がフェイルした場合は、他の文字（例えば、「ｂ」，「ｃ」等）を使用する。
【００４８】
また、図１１では、５Ｖの電源電圧でテストパターンを挿入するベクタ数が０回まで「ａ」＝フェイルとなり、以降の挿入するベクタ数では「・」＝パスとなっている。
【００４９】
以上のように、本実施の形態に係る半導体検査装置Ａは、評価条件に基づき、テストパターン編集部２３がテストパターンを挿入し、パターン・ニーモニックを変更することでも、開発ＴＡＴを短縮でき、開発効率を良くすることができる。
【図面の簡単な説明】
【００５０】
【図１】本発明の実施の形態１に係る半導体検査装置のブロック図である。
【図２】本発明の実施の形態１に係る半導体検査装置でのテストパターンの修正を説明するための図である。
【図３】本発明の実施の形態１に係る半導体検査装置でのテストパターンの修正を説明するための波形図である。
【図４】本発明の実施の形態１に係るテストパターン評価方法のフローチャートである。
【図５】本発明の実施の形態１に係る半導体検査装置での試験結果を示す図である。
【図６】本発明の実施の形態２に係る半導体検査装置でのパターン・インストラクションの変更を説明するための図である。
【図７】本発明の実施の形態２に係るテストパターン評価方法のフローチャートである。
【図８】本発明の実施の形態３に係る半導体検査装置でのテストパターンの修正を説明するための図である。
【図９】本発明の実施の形態３に係る半導体検査装置でのテストパターンの修正を説明するための波形図である。
【図１０】本発明の実施の形態３に係るテストパターン評価方法のフローチャートである。
【図１１】本発明の実施の形態３に係る半導体検査装置での試験結果を示す図である。
【図１２】本発明に係る半導体検査装置の前提となる半導体検査装置のブロック図である。
【符号の説明】
【００５１】
１  テストパターン試験部、２  テストパターン評価装置、３  テストパターン出力部、４  ＣＰＵ、５  外部Ｉ／Ｆ、６  ＥＷＳ、７  半導体装置、２１  評価条件出力部、２２  試験結果入力部、２３  テストパターン編集部、２４  試験結果表示部、６１  テストパターン編集部、６２  試験結果表示部、６３  テストパターンコンパイラ部、６４  ＣＰＵ。
【図１】
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【図２】
2008309670.tif 000004
【図３】
2008309670.tif 000005
【図４】
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【図５】
2008309670.tif 000007
【図６】
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【図７】
2008309670.tif 000009
【図８】
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【図９】
2008309670.tif 000011
【図１０】
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【図１１】
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【図１２】
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