(57)【要約】【課題】  放電による影響を抑制する。【解決手段】  放電が生じた場合に電子放出素子が短絡しにくくすることで、短絡によって電流が流れることを抑制する。【選択図】  図３
2008309939.tif 000002
【特許請求の範囲】
【請求項１】
複数の電子放出素子と、
複数の走査配線と複数の変調配線を有しており、前記複数の電子放出素子をマトリックス接続するマトリックス配線と、
前記走査配線に、前記複数の電子放出素子を線順次駆動するための走査信号を印加する第１の集積回路と、
前記変調配線に、前記複数の電子放出素子を線順次駆動するための変調信号を印加する第２の集積回路と、
前記電子放出素子と離間して設けられるアノードと、
を有しており、
前記複数の電子放出素子の各々は、前記走査配線に接続される第１の導電部材と、前記変調配線に接続される第２の導電部材とを有しており、第１の導電部材と第２の導電部材とは間隙をおいて対向しており、
前記複数の電子放出素子は、
第１の導電部材の前記間隙に面する位置から、前記走査配線を介して前記第１の集積回路の出力端子までの間の抵抗をＲＵ、
第２の導電部材の前記間隙に面する位置から、前記変調配線を介して前記第２の集積回路の出力端子までの間の抵抗をＲＬ、
前記間隙の間に印加する電圧の許容値をＶｍａｘ、
前記第１の集積回路が、選択されている走査配線が接続される出力端子に生じさせる電位をＶｙ、
前記第２の集積回路が、電子を放出させるべき電子放出素子が接続されている変調配線が接続される出力端子に生じさせる電位をＶｘ、
前記電子放出素子と前記アノードとの間で放電が生じた時に第１の集積回路の出力端の位置に流れる電流の最大値をＩｄｉｓ２、第２の集積回路の出力端の位置に流れる電流の最大値をＩｄｉｓ３としたとき、
Ｉｄｉｓ２＊ＲＵ−Ｉｄｉｓ３＊ＲＬ＋Ｖｙ−Ｖｘ≦Ｖｍａｘ
を満たす電子放出素子を含むことを特徴とする電子源。
【請求項２】
前記マトリックス配線に接続され、マトリックス駆動によって電子を放出する複数の前記電子放出素子のすべてが、
Ｉｄｉｓ２＊ＲＵ−Ｉｄｉｓ３＊ＲＬ＋Ｖｙ−Ｖｘ≦Ｖｍａｘ
を満たす請求項１に記載の電子源。
【請求項３】
請求項１もしくは２に記載の電子源と、前記電子放出素子が放出する電子が照射されることで発光する発光体とを有する画像表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本願発明は、電子源及びそれを用いた画像表示装置に関する。
【背景技術】
【０００２】
特許文献１には、電子源基板およびそれを用いた表示装置が開示されている。特に、電子放出素子の素子電極に放電が生じた場合に、その電子放出素子に隣接する電子放出素子へのダメージを抑制する構成が開示されている。
【特許文献１】特開２００３−１５７７５７
【発明の開示】
【発明が解決しようとする課題】
【０００３】
特許文献１に記載された技術を採用することで、放電が発生した電子放出素子に隣接する電子放出素子へのダメージを抑制できるが、該ダメージをさらに抑制する技術が求められている。
【課題を解決するための手段】
【０００４】
特許文献１には、電子放出素子の列配線側もしくは行配線側の素子電極において放電が発生した場合に、その電子放出素子は破壊されることが記載されている。本願発明者は放電が発生した際に、電子放出素子が破壊に至る過渡状態に着目した。
【０００５】
本願発明者は、放電が発生した電子放出素子が破壊される際に一瞬抵抗が低くなり（短絡状態となり）、該短絡状態になっている時に、放電による電流が他の電子放出素子に流れてダメージが発生する場合があることを見出した。すなわち、放電が発生してから電子放出素子の破壊が完了するまでの間の過渡状態において流れる電流が他の電子放出素子にダメージを与え得ることを見出した。
【０００６】
この短絡状態を抑制することで、放電が発生した電子放出素子以外の電子放出素子にダメージが及ぶことをさらに抑制できることがわかった。
【０００７】
具体的には本願発明では、以下の構成を採用する。
【０００８】
複数の電子放出素子と、
複数の走査配線と複数の変調配線を有しており、前記複数の電子放出素子をマトリックス接続するマトリックス配線と、
前記走査配線に、前記複数の電子放出素子を線順次駆動するための走査信号を印加する第１の集積回路と、
前記変調配線に、前記複数の電子放出素子を線順次駆動するための変調信号を印加する第２の集積回路と、
前記電子放出素子と離間して設けられるアノードと、
を有しており、
前記複数の電子放出素子の各々は、前記走査配線に接続される第１の導電部材と、前記変調配線に接続される第２の導電部材とを有しており、第１の導電部材と第２の導電部材とは間隙をおいて対向しており、
前記複数の電子放出素子は、
第１の導電部材の前記間隙に面する位置から、前記走査配線を介して前記第１の集積回路の出力端子までの間の抵抗をＲＵ、
第２の導電部材の前記間隙に面する位置から、前記変調配線を介して前記第２の集積回路の出力端子までの間の抵抗をＲＬ、
前記間隙の間に印加する電圧の許容値をＶｍａｘ、
前記第１の集積回路が、選択されている走査配線が接続される出力端子に生じさせる電位をＶｙ、
前記第２の集積回路が、電子を放出させるべき電子放出素子が接続されている変調配線が接続される出力端子に生じさせる電位をＶｘ、
前記電子放出素子と前記アノードとの間で放電が生じた時に第１の集積回路の出力端の位置に流れる電流の最大値をＩｄｉｓ２、第２の集積回路の出力端の位置に流れる電流の最大値をＩｄｉｓ３としたとき、
Ｉｄｉｓ２＊ＲＵ−Ｉｄｉｓ３＊ＲＬ＋Ｖｙ−Ｖｘ≦Ｖｍａｘ
を満たす電子放出素子を含むことを特徴とする電子源である。
【発明の効果】
【０００９】
電子放出素子において放電が発生した際の他の電子放出素子へのダメージを抑制できる。
【発明を実施するための最良の形態】
【００１０】
ここで説明する実施形態で用いる電子放出素子は、２つの導電部材の間の間隙に電圧を印加して電子を放出するものである。
【００１１】
図１は本実施形態にかかわる電子源の構成を示す図である。ここでは、６×６のマトリックス構成を例示している。
【００１２】
複数の走査配線１００１（Ｙ１からＹ６）と複数の変調配線１００２（Ｘ１からＸ６）がマトリックス配線を構成している。
【００１３】
走査配線１００１の各々は、接続配線１００４を介して走査側ドライバである第１の集積回路１００３の出力端１００５とそれぞれ接続されている。
【００１４】
変調配線１００２の各々は、接続配線１００７を介して変調側ドライバである第２の集積回路１００６の出力端１００８とそれぞれ接続されている。
【００１５】
第１の集積回路１００３、第２の集積回路１００６はそれぞれＩＣチップであり、接続配線１００４、接続配線１００７はそれぞれフレキシブル印刷配線である。
【００１６】
電子放出素子１００９はこの実施形態では表面伝導型放出素子である。電子放出素子は間隙をおいて対向する第１の導電部材１０１０と第２の導電部材１０１１を有している。導電部材１０１０は走査配線１００１と接続され、導電部材１０１１は変調配線１００２と接続される。電子放出素子は走査配線と変調配線によってマトリックス接続されている。走査配線に印加される走査信号（選択信号）と変調配線に印加される変調信号によってマトリックス駆動される。
【００１７】
制御回路１０１２には映像信号が入力される。制御回路１０１２は第１の集積回路及び第２の集積回路に対してタイミング信号、階調データを出力する。
【００１８】
第１の集積回路１００３は、複数の走査配線１００１に対して順次に走査信号を印加する。
【００１９】
走査信号の印加状態を示すタイミングチャートを図２に示す。
【００２０】
選択期間Ｈ１においては、走査配線Ｙ１に走査信号が印加される。そして、選択期間が遷移するごとに、順次走査配線Ｙ２からＹ６に走査信号が印加される。
【００２１】
一方第２の集積回路からは、選択期間に同期して変調信号を出力する。選択期間Ｈ１においては、走査配線Ｙ１に走査信号が印加されており、走査配線Ｙ１に接続される複数の電子放出素子が選択された状態になっている。そこで、選択期間Ｈ１において、複数の変調配線のそれぞれから、選択された電子放出素子に対応する変調信号を印加する。選択期間Ｈ２においては、走査配線Ｙ２に接続される複数の電子放出素子が選択された状態になっているので、複数の変調配線のそれぞれから、選択された電子放出素子に対応する変調信号を印加する。
【００２２】
複数の変調配線からは、選択されている走査配線に接続される複数の電子放出素子に同時に変調信号を印加することができる。
【００２３】
変調信号を変調配線Ｘ１からＸ６に印加している状態の一例を図２のタイミングチャートに示している。ここではパルス幅変調信号を印加する例を示している。
【００２４】
このように、走査配線を順次に選択して、選択された走査配線に接続される複数の電子放出素子に同時に変調信号を印加し得る駆動を線順次駆動という。
【００２５】
線順次駆動においては、走査信号が印加される走査配線には、最大で、該走査配線に接続される全部の電子放出素子を経由する電流が同時に流れ得る。したがって、第１の集積回路の各出力端ごとの電流許容値は、この大電流に耐えうるように設定されている。一方第２の集積回路の各出力端には、通常は、同時には１つの電子放出素子に流れる電流しか流す必要がない。同時に複数の走査配線を選択する駆動方法も採用できるが、その場合でも同時に選択される走査配線の数はせいぜい２，３本程度である。従って、その場合でも第２の修正回路の各出力端に流れる電流の最大値は第１の集積回路の各出力端に流れる電流の最大値に比べると小さい。したがって、第２の集積回路の各出力端ごとの電流許容値は、第１の集積回路の各出力端ごとの電流許容値に比べると小さい値でよい。
【００２６】
このように線順次駆動においては、走査配線に接続される集積回路の一つの出力端の電流許容値は、変調配線に接続される集積回路の一つの出力端の電流許容値よりも大きい。本実施形態でも、第１の集積回路の各出力端の電流許容値は、第２の集積回路の各出力端の許容値よりも大きい。この構成においては、放電が生じることによって流れる電流を、走査配線に接続される集積回路側に流すように設定する構成を好適に採用できる。
【００２７】
ここで、電子放出素子１００９の導電部材１０１０においてアノードとの間で放電が発生した場合を考える。
【００２８】
放電によって導電部材１０１０に流れ込む電流Ｉｄｉｓ１は、導電部材１０１０が接続される走査配線１００１に流れる電流Ｉｄｉｓ２と、間隙を介して対向している導電部材１０１１に流れる電流Ｉｄｉｓ３とに分流される。
【００２９】
この放電によって電子放出素子が破壊される際に、導電部材１０１０と導電部材１０１１の間が短絡する状態が発生する。放電電流が導電部材１０１１の側に分流される割合Ｉｄｉｓ３／Ｉｄｉｓ１は、短絡が生じる場合（放電が生じた電子放出素子が破壊される場合）には短絡が生じない場合に比べて大きくなる。したがってこの短絡を抑制することで放電電流が導電部材１０１１の側に分流される割合Ｉｄｉｓ３／Ｉｄｉｓ１を小さくすることができる。
【００３０】
ここで、短絡を抑制する条件は以下のとおりである。
【００３１】
走査配線、走査配線と第１の集積回路の出力端との間を接続する接続配線、第１の導電部材、第２の導電部材、変調配線、変調配線と第２の集積回路の出力端との間を接続する接続配線、はそれぞれ抵抗を有する。
【００３２】
ここで、ある電子放出素子に着目し、
第１の導電部材の間隙（この間隙は第１の導電部材と第２の導電部材との間の間隙）に面する位置から、走査配線を介して第１の集積回路の出力端子までの間の抵抗をＲＵ、
第２の導電部材の間隙（この間隙は第１の導電部材と第２の導電部材との間の間隙）に面する位置から、変調配線を介して第２の集積回路の出力端子までの間の抵抗をＲＬ、
とする。
【００３３】
また、第１の集積回路が、この電子放出素子が接続される走査配線に対応する出力端子に生じさせる電位であって、その走査配線を選択状態にする電位をＶｙ、
第２の集積回路が、この電子放出素子が接続される変調配線に対応する出力端子に生じさせる電位であって、この電子放出素子が電子を放出すべき電子放出素子である場合の電位をＶｘ、
とする。なお第２の集積回路が電子を放出すべき電子放出素子が接続される変調配線に接続される出力端子に生じさせる電位は、振幅変調を行う際には一つの値にはならない。その場合は、最大の階調で発光させる際に用いる電位をＶｘとする。
【００３４】
図３はこの電子放出素子と配線と出力端と抵抗の関係を示す模式図である。
【００３５】
ここで、第１の導電部材１０１０の間隙に面する位置の電位をＶｙ１、第２の導電部材１０１１の間隙に面する位置の電位をＶｘ１、とすると、電位Ｖｙ１と電位Ｖｘ１の電位差を間隙の間に印加する電圧の許容値であるＶｍａｘ以下にすればよい。
【００３６】
ここで、第１の集積回路の出力端の電位と第１の導電部材の間隙に面する位置との間の電位差はＶｙ１−Ｖｙであり、その間の抵抗はＲＵ、その間に流れる電流はＩｄｉｓ２＝Ｉｄｉｓ１−Ｉｄｉｓ３なので、オームの法則から、
Ｖｙ１−Ｖｙ＝Ｉｄｉｓ２＊ＲＵ
となる。
【００３７】
一方、第２の集積回路の出力端の電位と第２の導電部材の間隙に面する位置との間の電位差はＶｘ１−Ｖｘであり、その間の抵抗はＲＬ、その間に流れる電流はＩｄｉｓ３なので、オームの法則から、
Ｖｘ１−Ｖｘ＝Ｉｄｉｓ３＊ＲＬ
となる。
【００３８】
この２つの式からＶｙ１−Ｖｘ１を求めると、
Ｖｙ１−Ｖｘ１＝Ｉｄｉｓ２＊ＲＵ−Ｉｄｉｓ３＊ＲＬ＋Ｖｙ−Ｖｘ
となる。
【００３９】
このＶｙ１−Ｖｘ１をＶｍａｘ以下にすればよいので、
Ｖｙ１−Ｖｘ１≦Ｖｍａｘ
Ｉｄｉｓ２＊ＲＵ−Ｉｄｉｓ３＊ＲＬ＋Ｖｙ−Ｖｘ≦Ｖｍａｘ
となる。
【００４０】
なお、Ｖｍａｘは、以下のようにして定められる値である。
【００４１】
アノードにこの電子源を通常に駆動する条件における電位を印加した状態を維持する。アノードに印加する電位が可変である場合は、その最大の電位を印加した状態とする。
【００４２】
電子源が有する複数の電子放出素子のうちの一つを対象とし、その電子放出素子が接続される走査配線に対応する第１の集積回路の出力端の位置にグランド電位を印加する。また、その電子放出素子が接続される変調配線に対応する第２の集積回路の出力端の位置にグランド電位を印加する。
【００４３】
第１の集積回路の出力端の位置の電位をグランドに固定し，第２の集積回路の出力端の位置に、パルス信号を印加する。このパルス信号は、グランド電位を基準電位とし、最大電位Ｖｍが０．１ボルト、パルス幅が１０ナノ秒のパルスとする。このとき、他の走査配線に対する第１の集積回路の出力端の位置のそれぞれには、該パルス信号と同じタイミングで同一のパルス信号を印加する。また、他の変調配線に対する第２の集積回路の出力端の位置のそれぞれにはグランド電位を印加する。
【００４４】
このパルス信号を印加した時に対象としている電子放出素子が接続される変調配線に対応する第２の集積回路の出力端に流れる電流を計測する。
【００４５】
次にＶｍを０．２ボルトとして、パルス信号の印加及び電流の計測ステップを行う。
【００４６】
Ｖｍを０．１ボルト刻みで大きくしながら、順次パルス信号の印加及び電流の計測ステップを行う。各ステップの間の休止期間（先のステップのパルス信号の印加が終了してから次のステップのパルス信号の印加を開始するまでの期間）は１秒とする。計測した電流の値が直前のステップにおける電流の値に比べて１００分の１以下になったステップの直前のステップにおけるＶｍをここで対象とした電子放出素子のＶｍａｘ’とする。また該直前のステップにおいて計測した電流をここで対象とした電子放出素子のＩｆｍａｘ’とする。
【００４７】
そして、Ｖｍａｘ’−Ｉｆｍａｘ’（ＲＵ＋ＲＬ）をここで対象とした電子放出素子のＶｍａｘ”とする。
【００４８】
１０個の互いに異なる電子放出素子を対象としてそれぞれのＶｍａｘ”を決定する。
【００４９】
それら１０個のＶｍａｘ”の単純相加平均をこの電子源の各電子放出素子の共通のＶｍａｘとする。
ＲＬとＲＵは以下の手法で決定する。
【００５０】
上記Ｖｍａｘ’、Ｉｆｍａｘ’をすべて計測した後（及び後述のＩｄｉｓ２、Ｉｄｉｓ３など、分離前に行う計測が終了したのち）、電子源を、電子放出素子及びマトリックス配線とが形成された基体と、アノードとを分離する。
【００５１】
計測対象となる電子放出素子の第１の導電部材の間隙に面する位置の近傍と第１の集積回路の出力端の部分にプローブをそれぞれ当てて、プローブ間の抵抗計測を行う。プローブをそれぞれ間隙の部分及び出力端の部分から離した後、再度第１の導電部材の間隙に面する位置の近傍と第１の集積回路の出力端の部分にそれぞれプローブを当てて、プローブ間の抵抗計測を行う。これを同一の測定対象において１０回繰り返し、それぞれで計測された抵抗値の単純相加平均をここで計測対象とした電子放出素子のＲＵとする。またこの電子放出素子のＲＬについても同様に決定する。すなわち、第２の導電部材の間隙に面する位置の近傍と第２の集積回路の出力端の部分にそれぞれプローブを当てて抵抗計測を行う。これを同一の測定対象において１０回繰り返した結果の単純相加平均をＲＬとする。
ＲＵ，ＲＬを計測する対象となる電子放出素子ごとに同様にしてＲＵ，ＲＬを決定する。
【００５２】
Ｉｄｉｓ２、Ｉｄｉｓ３は以下のように定める。
【００５３】
アノードにこの電子源を通常に駆動する条件における最大の電位を印加した状態を維持する。
【００５４】
第１の集積回路の各出力端、第２の集積回路の各出力端にはいずれもグランド電位を印加する。
【００５５】
この状態で、対象とする電子放出素子の位置にレーザを照射する。レーザを照射することで、レーザを照射した位置で放電を生じさせる。なお本願でいう放電とは電子源を通常に駆動している状態での電子放出素子からの通常の電子放出とは異なるものである。
【００５６】
なお本願での放電とは、
一つの走査配線にのみ第１の集積回路の出力端から走査信号を印加し、
他の走査配線には第１の集積回路からは走査信号を印加せずに他の走査配線を非選択状態にする電位を印加し、
一つの変調配線にのみ第２の集積回路から通常の駆動時の最大階調の変調信号を印加したときに前記走査信号を印加した一つの走査配線に対する第１の集積回路の出力端に流れる電流をＩ１としたとき、
１０００＊Ｉ１以上の電流が、該一つの走査配線に対する第１の集積回路の出力端に流れる現象を指す。
【００５７】
本願の発明者はレーザの照射によってこのような放電を誘発させることができることを確認している。
【００５８】
この放電が生じた際に、該選択した電子放出素子が接続される走査配線に対応する第１の集積回路の出力端の位置に流れる電流の最大値をＩｄｉｓ２とする。一方、この放電が生じた際に、該選択した電子放出素子が接続される変調配線に対応する前記第２の集積回路の出力端の位置に流れる電流の最大値をＩｄｉｓ３とする。
【００５９】
なお、本願において記号＊は積算を示す。
【００６０】
このように定まるＩｄｉｓ２、ＲＵ、Ｉｄｉｓ３、ＲＬ、Ｖｍａｘが先に述べた条件、
Ｉｄｉｓ２＊ＲＵ−Ｉｄｉｓ３＊ＲＬ＋Ｖｙ−Ｖｘ≦Ｖｍａｘ
を満たせばよい。
【００６１】
好適には全ての電子放出素子においてこの条件を満たすようにすればよい。
【００６２】
なお第１の集積回路の各出力端の電流許容値および第２の集積回路の各出力端の電流許容値は以下のようにして定める。
【００６３】
通常の駆動時に一つの出力端に流れる最大電流量を測定し、これをＩａとする。パルスジェネレータによりパルス幅が１ｍｓｅｃであり、テスト用の振幅を有するテスト用パルスを出力端に流す。その後通常の駆動条件であって当該出力端に前記Ｉａが流れる条件で駆動し、実際にその出力端に流れる電流量を測定する。このとき測定された電流をＩａ１とする。
【００６４】
最初に印加するパルスの振幅はＩａ＋０．０１＊Ｉａとし、順次テスト用の振幅を０．０１＊Ｉａずつ大きくしていく。各テスト用パルスの印加を終了するごとに、Ｉａ１を求める。各テスト用ステップの印加とその直後のＩａ１の測定を１サイクルとし、Ｉａ１が０．９＊Ｉａ以下になったサイクルの直前のサイクルで印加したテスト用パルスの振幅を、電流許容値とする。
【００６５】
以下では上述の条件を満たす電子源の具体的な構成例及びその製造方法の例を実施例として示す。
【００６６】
（実施例）
図４（ａ）は、本実施例の第１、第２の導電部材の構成を示す模式図であり、（ｂ）はその等価回路図である。また、図５は図４（ａ）の作製プロセスを説明する工程図である。
【００６７】
本実施例においては、アルカリ成分が少ないＰＤ−２００（旭硝子（株）社製）の２．８ｍｍ厚ガラス基板を準備し、更にこのガラス基板上にナトリウムブロック層として膜厚１００ｎｍのＳｉＯ２膜を塗付焼成したものを電子源を構成するための基板として用いた。
【００６８】
［素子電極形成］
まず、図５（ａ）に示すように、上記の基板上に第１の素子電極１３および第２の素子電極１２を形成した。これらは、スパッタ法によって、まず下引き層としてＴｉ膜を成膜し、その上に膜厚２０ｎｍのＰｔ膜を成膜した後、全面にフォトレジストを塗布し、露光、現像、エッチングという一連のフォトリソグラフィー法によってパターニングして形成した。
【００６９】
この際、第１の素子電極１３の、後述する信号配線から間隙までの抵抗を低くするために、その断面積を大きくすべく、第２の導電部材を構成する第２の素子電極１２よりも幅広に形成した。一方第２の素子電極１２は、後述する変調配線から間隙までの抵抗を高くするために、第１の導電部材を構成する第１の素子電極１３よりも長く形成した。
【００７０】
比較例として、電子源基板の一部に、図７で示す素子電極形状の電子放出素子を形成した。比較例における素子電極の抵抗は、第１および第２の素子電極でほぼ同等の値をとる。
【００７１】
［変調配線形成］
図５（ｂ）の変調配線１００２のパターン形成では、材料として銀のフォトペーストインキを用い、スクリーン印刷した後、乾燥させてから、所定のパターンに露光し現像した。この後、約４８０℃で焼成して配線を形成した。変調配線１００２の厚さは約１０μｍ、配線幅は２０μｍとした。
【００７２】
［層間絶縁層形成］
図５（ｃ）に示すように、変調配線１００２とその上に形成される後述する走査配線１００１を絶縁するために、層間絶縁層１０を配置した。この層間絶縁層１０は、後述の走査配線１００１下に、先に形成した変調配線１００２との交差部を覆うように、かつ、走査配線１００１と第１の素子電極１３との電気的接続が可能なように、接続部にコンタクトホール１９を開けて形成した。この層間絶縁層１０の形成では、ＰｂＯを主成分とする感光性のガラスペーストをスクリーン印刷した後、露光・現像し、最後に約４６０℃で焼成した。
【００７３】
［走査配線形成］
先に形成した絶縁膜１５の上に走査配線１００１を形成した（図５（ｄ））。この走査配線１００１の形成では、銀のペーストインキをスクリーン印刷した後、乾燥し、その後４５０℃前後の温度で焼成した。
【００７４】
［Ｐｄ膜形成］
上記マトリクス配線を有する基板を十分にクリーニングした後、撥水剤を含む溶液で表面を処理し、表面が疎水性になるようにした。これは、この後塗布するＰｄ膜形成用の水溶液が、素子電極上に適度な広がりをもって配置されるようにする事が目的である。その後、素子電極間にインクジェット塗布方法により、Ｐｄ膜１１を形成した（図５（ｅ））。その後、この基板を空気中にて、３５０℃で１０分間の加熱焼成処理をして酸化パラジウム（ＰｄＯ）とした。以上の工程により、素子部分に酸化パラジウムＰｄＯ膜（導電性薄膜６５）が形成された。
【００７５】
［フォーミング］
次の工程である、フォーミングでは、基板全体を覆うようにフード状の蓋をかぶせて基板との間で内部に真空空間を作り、外部電源より電極端子部から走査配線と変調配線の間に電圧を印加して、素子電極１３、１２間を通電する。この通電処理によって、Ｐｄ膜１１を局所的に破壊、変形もしくは変質させることにより、電気的に高抵抗な状態の間隙を形成する。
【００７６】
［活性化−カーボン堆積］
上記フォーミング処理が施されただけの状態では、電子発生効率が非常に低いものとなっている。よって、電子放出効率を上げるために、上記素子に活性化と呼ばれる処理を行うことが望ましい。
【００７７】
この処理では、有機化合物が存在する適当な真空度のもとで、上述のフォーミングと同様に、フード状の蓋をかぶせて基板との間で内部に真空空間を作り、外部から配線電極を通じてパルス電圧を素子電極に繰り返し印加する。そして、炭素原子を含むガスを導入し、それに由来する炭素あるいは炭素化合物を、上述した亀裂近傍にカーボン膜として堆積させる。この活性化工程では、例えばカーボン源であるトルニトリルをスローリークバルブを通して真空空間内に導入し、１．３×１０−４Ｐａを維持した。第１の素子電極１３に接続されるカーボン膜と第２の素子電極１２に接続されるカーボン膜との間には間隙２４が形成されている（図５（ｆ））。
【００７８】
以上の工程で、電子源基板を作製する事ができた。
【００７９】
以上のように形成された、第１および第２の素子電極１３および１２、Ｐｄ膜１１、カーボン２３をまとめて導電部材とし、該導電部材のうち、間隙２４を境に走査配線に接続されるものが第１の導電部材であり、変調配線に接続されるものが第２の導電部材である。また、上記第１および第２の導電部材と、間隙２４とをまとめて電子放出素子１００９とする。
【００８０】
［封着−パネル化］
上記のような単純マトリクス配置の電子源、及び、表示等に用いる画像表示装置の一例について説明する。図６は、そのような電子源を備える画像表示装置の一例を示す概略構成図である。図６において、１１１は電子放出素子１００９が多数配置された電子源である。
【００８１】
１１２はガラス基板の内面に発光体である蛍光膜１１４とメタルバック１１５等が形成されたアノードであり、１１６は支持枠である。アノード１１２は支持枠及びスペーサによって電子源とは離間して配置される。電子源１１１、支持枠１１６及びアノード１１２をフリットガラスによって接着し、４００℃〜５００℃で、１０分以上焼成することで、封着して、外囲器を構成する。
【００８２】
電子源１１１には、前述したような作製工程により、電子放出素子１００９が形成され、この電子放出素子１６の一対の素子電極に信号配線、変調配線が接続されている。アノード１１２と電子源１１１間には、スペーサー１１３と呼ばれる支持体が設置され、これにより、大面積パネルの場合にも大気圧に対して十分な強度を持つ外囲器を実現できる。
【００８３】
電子放出素子から放出された電子が発光体である蛍光膜に照射されることで発光が生じ、その発光によって画像が表示される。
【００８４】
［画像表示装置駆動系］
以下、本実施例の電子源基板を備える画像表示装置の駆動条件の概要について説明する。
【００８５】
本実施例において、電圧変調方式を実施する場合は、第２の集積回路１００６として、入力されるデータに応じてパルスの波高値を変調する回路を用いる。また、パルス幅変調方式を実施する場合には、第２の集積回路１００６として、入力されるデータに応じて電圧パルスの時間幅を変調する回路を用いる。いずれの場合も、抵抗素子による電圧降下を考慮し、電子放出素子に印加したい所望の電圧値の１．１〜１．２倍の電圧値が第１の集積回路の出力端と第２の集積回路の出力端との間に発生するように構成する。本実施例においては、Ｖｙを−１３Ｖ、Ｖｘを５Ｖとした。
【００８６】
以上のように構成された表示装置において、各電子放出素子に、表示パネル内の配線を通じ、電圧を印加することにより電子放出させる。メタルバック１１５には高圧を印加し、発生した電子ビームを加速し、蛍光膜１１４に衝突させる。これによって、画像を表示することができる。
【００８７】
［集積回路の許容電流値］
先に述べた電流許容値の測定方法で、各集積回路の電流許容値を測定した。その結果、第１の集積回路の電流許容値は３Ａ、第２の集積回路の電流許容値は、０．１Ａであった。
【００８８】
［Ｖｍａｘ測定］
以上のように形成された電子放出素子１００９のうち、第１の集積回路１００３に最も近く、第２の集積回路１００６から最も遠い間隙２４に対し、それぞれの集積回路から電圧を印加し、電流−電圧特性を測定した。先に述べた測定方法で電位差が３０．４Ｖを印加したステップにおいて、直前のステップにおける電流の値に比べて１００分の１以下になった。すなわち、本実施例におけるＶｍａｘ’は３０．３Ｖであった。このときのＩｆｍａｘ’は０．００５Ａであった。一方、比較例ではＶｍａｘ’は２１．８Ｖ、Ｉｆｍａｘ’は０．００５Ａであった。
【００８９】
［放電実験］
次に、本実施例の画像表示装置の効果を確認するため、放電のトリガとしてレーザーを用いて実験を行った。本実施例及び比較例の画像表示装置のアノード１０２に３ＫＶの電圧を印加し、−１３Ｖ、＋５Ｖ第１、第２の集積回路の出力端に発生させて通常の駆動を行った。この系に対し、電圧プローブ及び電流プローブを用いて、電圧印加ラインの電圧、電流波形をモニターした。この系に対し、スポット径１０μｍに絞ったＹＡＧレーザーをリアプレートから照射し、第１の素子電極１３の一部を溶融することで、放電を誘発させた。
【００９０】
本実施例においては、放電電流は、大半が走査配線１００１側に流れ、その最大値Ｉｄｉｓ２は１Ａであった。一方変調配線１００２側からの放電電流の最大値Ｉｄｉｓ３は２０ｍＡであった。
【００９１】
一方、比較例では、大半が走査配線１００１側に流れる、放電電流の最大値Ｉｄｉｓ２は１Ａであった。一方変調配線１００２側からの放電電流の最大値Ｉｄｉｓ３は１００ｍＡであった。
【００９２】
放電実験後に光学顕微鏡を用いて各素子電極の様子を観察したところ、本実施例の画像表示装置では、レーザーを照射した電子放出素子にはダメージを受けていたが、それ以外の電子放出素子にダメージは確認できなかった。一方、比較例では、変調配線１００２に沿って、レーザーを照射していない電子放出素子にもダメージが及んでいた。
【００９３】
［抵抗測定］
放電実験後の電子源を、電子放出素子及びマトリックス配線とが形成された基体と、アノードとを分離し、各抵抗値を全て同一のプローブを用いて測定した。放電実験を行っていない、第１の集積回路１００３からの抵抗値が最も小さい間隙２４から、第１の導電部材１０１０、走査配線１００１、第１の集積回路１００３までの抵抗ＲＵは５０Ωであった。また、同一の電子放出素子１００９における間隙２４から、第２の素子電極１２、変調配線１００２、第２の集積回路１００６までの抵抗ＲＬは２０００Ωであった。一方、比較例の電子放出素子では、ＲＵが１００Ω、ＲＬが２５０Ωであった。
【００９４】
また本実施例ではＶｍａｘは２０Ｖであった。一方比較例ではＶｍａｘは２０Ｖであった。
【００９５】
すなわち、本実施例ではＩｄｉｓ２＊ＲＵ−Ｉｄｉｓ３＊ＲＬ＋Ｖｙ−Ｖｘは１Ａ＊５０Ω−２０ｍＡ＊２０００＋（−１３Ｖ）＋５Ｖ＝２Ｖであり、Ｉｄｉｓ２＊ＲＵ−Ｉｄｉｓ３＊ＲＬ＋Ｖｙ−Ｖｘ≦Ｖｍａｘを満たす。
【００９６】
一方の比較例ではＩｄｉｓ２＊ＲＵ−Ｉｄｉｓ３＊ＲＬ＋Ｖｙ−Ｖｘは１Ａ＊１００Ω−１００ｍＡ＊２５０＋（−１３Ｖ）＋５Ｖ＝６７Ｖであり、Ｉｄｉｓ２＊ＲＵ−Ｉｄｉｓ３＊ＲＬ＋Ｖｙ−Ｖｘ≦Ｖｍａｘを満たさない。
【図面の簡単な説明】
【００９７】
【図１】実施例の構成を示す図
【図２】実施例のタイミングチャート
【図３】実施例の等価回路図
【図４】実施例の構成を示す図
【図５】実施例の製造工程を示す図
【図６】実施例の構成を示す図
【図７】比較例の構成を示す図
【符号の説明】
【００９８】
１０  層間絶縁層
１１  Ｐｄ膜
１２  第２の素子電極
１３  第１の素子電極
１０１０  第２の導電部材
１０１１  第１の導電部材
１０９  電子放出素子
１００２  変調配線
１００１  走査配線
【図１】
2008309939.tif 000003
【図２】
2008309939.tif 000004
【図３】
2008309939.tif 000005
【図４】
2008309939.tif 000006
【図５】
2008309939.tif 000007
【図６】
2008309939.tif 000008
【図７】
2008309939.tif 000009