(57)【要約】【課題】入力パルスのデューティが測定可能となり、回路構成が簡素化できるようにする。【解決手段】ＨレベルとＬレベルとを繰り返す入力パルスを同一遅延時間でｎ＋１段に亘って遅延させてｎ＋１相の遅延パルスを生成し、該ｎ＋１相の各遅延パルスのそれぞれがＨレベルであるかＬレベルであるかに応じて変化し、且つ所定のタイミングにおいて、前記入力パルスのＨレベル側又はＬレベル側のパルス幅を示すエンコード信号を生成し、前記所定のタイミングにおける前記エンコード信号を、前記Ｈレベル側又はＬレベル側のパルス幅信号として保持する。【選択図】図１
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【特許請求の範囲】
【請求項１】
ＨレベルとＬレベルとを繰り返す入力パルスを同一遅延時間でｎ＋１段に亘って遅延させてｎ＋１相の遅延パルスを生成し、
該ｎ＋１相の各遅延パルスのそれぞれがＨレベルであるかＬレベルであるかに応じて変化し、且つ所定のタイミングにおいて、前記入力パルスのＨレベル側又はＬレベル側のパルス幅を示すエンコード信号を生成し、
前記所定のタイミングにおける前記エンコード信号を、前記Ｈレベル側又はＬレベル側のパルス幅信号として保持することを特徴とするパルス幅測定方法。
【請求項２】
ＨレベルとＬレベルとを繰り返す入力パルスを同一遅延時間でｎ＋１段に亘って遅延させてｎ＋１相の遅延パルスを出力する多段遅延回路と、
前記ｎ＋１相の遅延パルスが入力され、該各遅延パルスのそれぞれがＨレベルであるかＬレベルであるかに応じて変化し、且つ所定のタイミングにおいて、前記入力パルスのＨレベル側又はＬレベル側のパルス幅を示すエンコード信号を出力するエンコーダと、
前記所定のタイミングにおける前記エンコード信号を、前記Ｈレベル側又はＬレベル側のパルス幅信号として保持するフリップフロップとを有することを特徴とするパルス幅測定回路。
【請求項３】
前記エンコーダが、第１の所定のタイミングにおいて、前記入力パルスのＨレベル側のパルス幅を示すＨレベル側エンコード信号を出力するとともに、第２の所定のタイミングにおいて、前記入力パルスのＬレベル側のパルス幅を示すＬレベル側エンコード信号を出力するものであり、
前記フリップフロップが、前記第１の所定のタイミングにおける前記Ｈレベル側エンコード信号を前記Ｈレベル側のパルス幅信号として保持する第１のフリップフロップと、前記第２の所定のタイミングにおける前記Ｌレベル側エンコード信号を前記Ｌレベル側のパルス幅信号として保持する第２のフリップフロップとを含むことを特徴とする請求項２記載のパルス幅測定回路。
【請求項４】
前記ｎ＋１相の遅延パルスは、最も遅延時間が短い０番目の遅延パルスから、順に遅延時間が大きくなるｎ番目までの遅延パルスであり、
前記エンコーダは、前記０番目の遅延パルスからｘ−１番目の遅延パルスまでが連続してＨレベルであり、且つｘ番目の遅延パルスがＬレベルであるときに、ｘの値を示す信号を前記エンコード信号として出力し、前記フリップフロップは、前記入力パルスの立下りエッジのタイミングにおける前記エンコード信号を、前記Ｈレベル側のパルス幅信号として保持するか、もしくは、
前記エンコーダは、前記０番目の遅延パルスからｙ−１番目の遅延パルスまでが連続してＬレベルであり、且つｙ番目の遅延パルスがＨレベルであるときに、ｙの値を示す信号を前記エンコード信号として出力し、前記フリップフロップは、前記入力パルスの立上りエッジのタイミングにおける前記エンコード信号を、前記Ｌレベル側のパルス幅信号として保持することを特徴とする請求項２又は３記載のパルス幅測定回路。
【請求項５】
前記フリップフロップが保持した前記パルス幅信号を所定の周期でサンプリングし、今回サンプリングした今回パルス幅信号を前回サンプリングした前回パルス幅信号と比較することにより、前記入力パルスのパルス幅の変動を検知する比較判定手段をさらに備えることを特徴とする請求項２乃至４のいずれか１つに記載のパルス幅測定回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力パルスのＨレベル側あるいはＬレベル側のパルス幅を測定するパルス幅測定方法および回路に関するものである。
【背景技術】
【０００２】
入力クロックの安定／不安定の判別を行う回路として、図８に示すものがある。図８の回路は、内蔵発振器１で発振したパルスを基準カウンタ２で分周して基準パルスとし、クロックカウンタ３において、基準パルスの１周期分の入力パルス数をカウントする。そして、そのカウント値を、フリップフロップ４，５，６に基準パルスに同期して取り込み転送して、それぞれのフリップフロップ４，５，６の出力値を比較回路７で比較し、３入力（今回、前回、前々回）の内の例えば３入力が一致すれば安定、それ以外は不安定等の判定を判定回路８で行うものである。
【０００３】
ところが、この図８に示す回路は、基準パルス自体の変動が無視できないこと、基準パルスの周波数と入力パルスの周波数に相関がないこと等から、入力パルスの安定／不安定に誤判定が生じる問題がある。
【０００４】
そこで、入力クロックの周期を当該入力クロックを使用して測定する構成として、特許文献１に記載のように、入力クロックを分周した校正用パルスを多段に遅延させ、その各遅延パルスの状態を、次の入力クロックの立上りのタイミングで、遅延状態保持回路ＲＥＧにラッチして、Ｈレベルになっている遅延状態保持回路ＲＥＧの出力個数に基づいて、クロックの１周期に対応する遅延段数をエンコードするようにしたものがある。
【特許文献１】特開２００５−２５０８９３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところが、特許文献１に記載の技術は、入力クロックの周期を測定することはできるが、Ｈレベル側の期間とＬレベル側の期間を区別して測定することができず、よってデューティを測定することはできない。また、遅延状態保持回路ＲＥＧは多段に遅延させた遅延パルスを個々に保持する必要があり多数のフリップフロップが必要となる。さらに、１周期を検出するので、精度を高めるには遅延段数が増大し、多数の遅延素子が必要となる。
【０００６】
本発明の目的は、入力パルスのデューティが測定可能となり、回路構成も簡素化できるパルス幅測定方法および回路を提供することである。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、請求項１にかかる発明のパルス幅測定方法は、ＨレベルとＬレベルとを繰り返す入力パルスを同一遅延時間でｎ＋１段に亘って遅延させてｎ＋１相の遅延パルスを生成し、該ｎ＋１相の各遅延パルスのそれぞれがＨレベルであるかＬレベルであるかに応じて変化し、且つ所定のタイミングにおいて、前記入力パルスのＨレベル側又はＬレベル側のパルス幅を示すエンコード信号を生成し、前記所定のタイミングにおける前記エンコード信号を、前記Ｈレベル側又はＬレベル側のパルス幅信号として保持することを特徴とする。
請求項２にかかる発明のパルス幅測定回路は、ＨレベルとＬレベルとを繰り返す入力パルスを同一遅延時間でｎ＋１段に亘って遅延させてｎ＋１相の遅延パルスを出力する多段遅延回路と、前記ｎ＋１相の遅延パルスが入力され、該各遅延パルスのそれぞれがＨレベルであるかＬレベルであるかに応じて変化し、且つ所定のタイミングにおいて、前記入力パルスのＨレベル側又はＬレベル側のパルス幅を示すエンコード信号を出力するエンコーダと、前記所定のタイミングにおける前記エンコード信号を、前記Ｈレベル側又はＬレベル側のパルス幅信号として保持するフリップフロップとを有することを特徴とする。
請求項３にかかる発明は、請求項２記載のパルス幅測定回路において、前記エンコーダが、第１の所定のタイミングにおいて、前記入力パルスのＨレベル側のパルス幅を示すＨレベル側エンコード信号を出力するとともに、第２の所定のタイミングにおいて、前記入力パルスのＬレベル側のパルス幅を示すＬレベル側エンコード信号を出力するものであり、前記フリップフロップが、前記第１の所定のタイミングにおける前記Ｈレベル側エンコード信号を前記Ｈレベル側のパルス幅信号として保持する第１のフリップフロップと、前記第２の所定のタイミングにおける前記Ｌレベル側エンコード信号を前記Ｌレベル側のパルス幅信号として保持する第２のフリップフロップとを含むことを特徴とする。
請求項４にかかる発明は、請求項２又は３記載のパルス幅測定回路において、
前記ｎ＋１相の遅延パルスは、最も遅延時間が短い０番目の遅延パルスから、順に遅延時間が大きくなるｎ番目までの遅延パルスであり、前記エンコーダは、前記０番目の遅延パルスからｘ−１番目の遅延パルスまでが連続してＨレベルであり、且つｘ番目の遅延パルスがＬレベルであるときに、ｘの値を示す信号を前記エンコード信号として出力し、前記フリップフロップは、前記入力パルスの立下りエッジのタイミングにおける前記エンコード信号を、前記Ｈレベル側のパルス幅信号として保持するか、もしくは、前記エンコーダは、前記０番目の遅延パルスからｙ−１番目の遅延パルスまでが連続してＬレベルであり、且つｙ番目の遅延パルスがＨレベルであるときに、ｙの値を示す信号を前記エンコード信号として出力し、前記フリップフロップは、前記入力パルスの立上りエッジのタイミングにおける前記エンコード信号を、前記Ｌレベル側のパルス幅信号として保持することを特徴とする。
請求項５にかかる発明は、請求項２乃至４のいずれか１つに記載のパルス幅測定回路において、前記フリップフロップが保持した前記パルス幅信号を所定の周期でサンプリングし、今回サンプリングした今回パルス幅信号を前回サンプリングした前回パルス幅信号と比較することにより、前記入力パルスのパルス幅の変動を検知する比較判定手段をさらに備えることを特徴とする。
【発明の効果】
【０００８】
本発明によれば、入力パルスのＨレベル側のパルス幅、Ｌレベル側のパルス幅を個別に得ることができるので、その両方を同時に得れば、入力パルスのデューティを測定することが可能となる。また、パルス幅は入力パルスの半周期分を測定すれば済むので、遅延素子の段数も少なくて済み回路構成が簡素化される。さらに、遅延段数を示す信号をエンコードしてから、所定タイミングでサンプリングすることにより、入力パルスのＨレベル側のパルス幅信号やＬレベル側のパルス幅信号を得るので、ｎ＋１相の各遅延パルスを個々にフリップフロップに取り込む必要はなく、この面でも回路構成が簡素化される。
【発明を実施するための最良の形態】
【０００９】
図１は本発明の１つの実施例のパルス幅測定回路の構成を示すブロック図である。１０は多段遅延回路であり、同一遅延時間をもつ遅延素子がｎ＋１段直列接続され、入力パルスＤinを順次遅延させて、ｎ＋１相の遅延パルスＤ０〜Ｄｎを生成する。
【００１０】
２０はエンコーダであり、多段遅延回路１０の各遅延素子１１のｎ＋１個の遅延パルスＤ０〜Ｄｎを入力して、ｍビット（ｍ＜ｎ）のエンコードされたＨレベル側エンコード信号ＥＮＣ＿Ｈと、Ｌレベル側エンコード信号ＥＮＣ＿Ｌを出力する。
【００１１】
３０ＨはＨレベル側パルス幅検出回路であり、入力パルスＤinの立下りエッジタイミングでＨレベル側エンコード信号ＥＮＣ＿Ｈを取り込み、Ｈレベル側パルス幅ラッチ信号ＬＡ＿Ｈを出力する。３０ＬはＬレベル側パルス幅ラッチ回路であり、入力パルスＤinの立上りエッジタイミングでＬレベル側エンコード信号ＥＮＣ＿Ｌを取り込み、Ｌレベル側パルス幅ラッチ信号ＬＡ＿Ｌを出力する。
【００１２】
４０ＨはＤＦＦからなるＨレベル側パルス幅保持回路であり、入力パルスＤinの立上りエッジタイミングでＨレベル側パルス幅ラッチ信号ＬＡ＿Ｈを保持し、Ｈレベル側パルス幅信号ＷＩＤ＿Ｈとして出力する。４０ＬはＤＦＦからなるＬレベル側パルス幅保持回路であり、入力パルスＤinの立下りエッジタイミングでＬレベル側パルス幅ラッチ信号ＬＡ＿Ｌを保持し、Ｌレベル側パルス幅信号ＷＩＤ＿Ｌとして出力する。
【００１３】
５０ＨはＨレベル側比較回路であり、分周器７０で入力クロックを分周した分周パルスＰ１に同期して、Ｈレベル側パルス幅信号ＷＩＤ＿Ｈを取り込み、今回と前回のＨレベル側パルス幅の差分を検出し、更にその差分の変動について今回の変動値と前回の変動値をＤｉｆ＿Ｈとして出力する。５０ＬはＬレベル側比較器であり、分周器７０で入力クロックを分周した分周パルスに同期して、Ｌレベル側パルス幅信号ＷＩＤ＿Ｌを取り込み、今回と前回のＬレベル側パルス幅の差分を検出し、更にその差分の変動について今回の変動値と前記の変動値をＤｉｆ＿Ｌとして出力する。
【００１４】
６０ＨはＨレベル側判定回路であり、Ｈレベル側パルス幅の今回と前回の変動値をそれぞれ閾値と比較し、Ｈレベル側パルス幅の安定／不安定を判定する。６０ＨはＬレベル側判定回路であり、Ｌレベル側パルス幅の今回と前回の変動値それぞれを閾値と比較し、Ｌレベル側パルス幅の安定／不安定を判定する。なお、請求項に記載の比較判定手段は、Ｈレベル側比較回路５０ＨとＨレベル側判定回路６０Ｈの組合せにより、あるいはＬレベル側比較回路５０ＬとＬレベル側判定回路６０Ｌの組合せにより、実施できる。
【００１５】
さて、エンコーダ２０では、多段遅延回路１０の各遅延パルスＤ０〜Ｄｎの値がＨかＬかを判定し、ＨとＬの境目の遅延段数の値を所定のコードに変換して出力する。すなわち、Ｈレベル側のパルスについては、各遅延パルスＤ０〜Ｄｎの内のＨ→Ｌに変化する遅延段数ｘを検出し、エンコードし、Ｈレベル側エンコード信号ＥＮＣ＿Ｈ＝ｘとして、ｍビットで出力する。また、Ｌレベル側のパルスについては、各遅延パルスＤ０〜Ｄｎの内のＬ→Ｈに変化する遅延段数ｙを検出し、エンコードし、Ｌレベル側エンコード信号ＥＮＣ＿Ｈ＝ｙとして、ｍビットで出力する。
【００１６】
Ｈレベル側パルス幅検出回路３０Ｈは、入力パルスＤinがＨレベルの期間は入力するＨレベル側エンコード信号ＥＮＣ＿Ｈをそのまま通過させるが、入力パルスＤinがＬレベルに立ち下がるタイミング毎にＨレベル側エンコード信号ＥＮＣ＿Ｈをラッチして、入力パルスＤinがＬレベルの期間、Ｈレベル側パルス幅ラッチ信号ＬＡ＿Ｈとして出力する。すなわち、Ｈレベル側パルス幅検出回路３０Ｈは、例えば、図２においては、タイミングｔ１、ｔ２毎にＨレベル側エンコード信号ＥＮＣ＿Ｈをラッチして、その後の入力パルスＤinのＬレベル期間中、Ｈレベル側パルス幅ラッチ信号ＬＡ＿Ｈとして出力する。ｔ１では（図２は安定なパルスの場合であるので、ｔ２も同じ）、遅延パルスＤ０〜Ｄｎの値は、Ｄ０〜Ｄx-1まではＨであるが、Ｄｘ〜ＤｎはＬである。これにより、入力パルスＤinのＨレベル期間のパルス幅は、遅延パルスＤ０〜Ｄｎの値がＨ→Ｌに変化する遅延素子がｘ段目で表され、このときのＨレベル側エンコード信号ＥＮＣ＿Ｈはｘであり、Ｈレベル側パルス幅ラッチ信号ＬＡ＿Ｈ＝ｘとなる。
【００１７】
一方、Ｌレベル側パルス幅検出回路３０Ｌは、入力パルスＤinがＬレベルの期間は入力するＬレベル側エンコード信号ＥＮＣ＿Ｌをそのまま通過させるが、入力パルスＤinがＨレベルに立ち上がるタイミング毎にＬレベル側エンコード信号ＥＮＣ＿Ｌをラッチして、Ｌレベル側パルス幅ラッチ信号ＬＡ＿Ｌとして出力する。すなわち、Ｌレベル側パルス幅検出回路３０Ｌは、例えば、図３においては、タイミングｔ３、ｔ４毎にＬレベル側エンコード信号ＥＮＣ＿Ｌをラッチして、その後の入力パルスＤinのＨレベル期間中、Ｌレベル側パルス幅ラッチ信号ＬＡ＿Ｌとして出力する。ｔ３では（図３は安定なパルスの場合であるので、ｔ４も同じ）、遅延パルスＤ０〜Ｄｎの値は、Ｄ０〜Ｄy-1まではＬであるが、Ｄy〜ＤｎはＨである。これにより、入力パルスＤinのＬレベル期間のパルス幅は、遅延パルスＤ０〜Ｄｎの値がＬ→Ｈに変化する遅延素子がｙ段目で表され、このときのＬレベル側エンコード信号ＥＮＣ＿Ｌはｙであり、Ｌレベル側パルス幅ラッチ信号ＬＡ＿Ｌ＝ｙとなる。
【００１８】
Ｈレベル側パルス幅保持回路４０Ｈは、Ｈレベル側パルス幅ラッチ信号ＬＡ＿Ｈを入力パルスＤinの立上りのタイミングで保持して、Ｈレベル側パルス幅保持信号ＷＩＤ＿Ｈとして出力する。また、Ｌレベル側パルス幅保持回路４０Ｌは、Ｌレベル側パルス幅ラッチ信号ＬＡ＿Ｌを入力パルスＤinの立下りのタイミングで保持して、Ｌレベル側パルス幅保持信号ＷＩＤ＿Ｌとして出力する。すなわち、図４に示すように、入力パルスＤinがＬレベルに立ち下がるタイミングにおけるＨレベル側エンコード信号ＥＮＣ＿Ｈが、Ｈレベル側パルス幅検出回路３０Ｈによってラッチされ、さらに、入力パルスＤinが次にＨレベルに立ち上がるタイミングで、Ｈレベル側パルス幅保持回路４０Ｈによって保持される。また、入力パルスＤinがＬレベルに立ち上がるタイミングにおけるＬレベル側エンコード信号ＥＮＣ＿Ｌが、Ｌレベル側パルス幅検出回路３０Ｌによってラツチされ、さらに、入力パルスＤinが次にＬレベルに立ち下がるタイミングで、Ｌレベル側パルス幅保持回路４０Ｌによって保持される。
【００１９】
Ｈレベル側比較回路５０Ｈは、図５に示すように、Ｈレベル側パルス幅保持信号ＷＩＤ＿Ｈの、今回の値を保持するフリップフロップ５１と、前回の値を保持するフリップフロップ５２と、両フリップフロップ５１，５２の出力信号の差分を演算してｒビット（ｒ＜ｍ）の変動値（ＭＳＢ＝０で正、ＭＳＢ＝１で負の極性付き）を検出する変動検出器５３とを有する。Ｈレベル側比較回路５０Ｈは、さらに、検出された今回の変動値Ｄｉｆ＿Ｃを保持するフリップフロップ５４と、前回の変動値Ｄｉｆ＿Ｏを保持するフリップフロップ５５とを有し、今回の変動値Ｄｉｆ＿Ｃと、前回の変動値Ｄｉｆ＿Ｏを出力する。フリップフロップ５１，５２，５４，５５は、入力パルスＤinを分周する分周器７０から出力する分周パルスＰ１の立上りタイミングに同期して保持動作を行う。たとえば、その分周比が１／５１２のときは、Ｈレベル側パルス幅保持信号ＷＩＤ＿Ｈの５１２個の信号当り１個の信号を保持することになる。つまり、ここで間引きサンプリングされる。なお、Ｌレベル側比較回路５０Ｌも同様の構成であるので、図示と説明は省略する。
【００２０】
Ｈレベル側判定回路６０Ｈは、図６に示すように、比較器６１、６２、セレクタ６３，６４、判定部６５からなる。前段のＨレベル側比較回路５０Ｈから入力する今回の変動値Ｄｉｆ＿Ｃについては、その極性が正のときは、セレクタ６３において正側の変動閾値Ｒ＋が選択されて比較器６１に設定され、そこで比較され、Ｄｉｆ＿Ｃ≧Ｒ＋であればＮＧが、Ｄｉｆ＿Ｃ＜Ｒ＋であればＯＫが、判定部６５に出力される。その極性が負のときは、セレクタ６３において負側の変動閾値Ｒ−が選択されて比較器６１に設定され、そこで比較され、Ｄｉｆ＿Ｃ≦Ｒ−であればＮＧが、Ｄｉｆ＿Ｃ＞Ｒ−であればＯＫが、判定部６５に出力される。前段のＨレベル側比較回路５０Ｈから入力する前回の変動値Ｄｉｆ＿Ｏについても、その極性に応じてセレクタ６４で閾値が選択設定された比較器６２で比較処理が行われ、ＯＫ／ＮＧが判定部６５に取り込まれる。判定部６５では、比較器６１の比較結果と比較器６２の比較結果をさらに比較して、前回の変動値と今回の変動値が連続して正側の変動閾値以上であれば不安定、連続して負側の変動閾値以下であっても不安定とするＨレベル側判定信号を出力する。この不安定の判定が行われた後は、指定期間（たとえば、分周パルスＰ１の３周期分）不安定でなかったとき、安定の判定を出す。図７にＨレベル側判定回路６０Ｈの処理の内容を示した。ここでは、負側の変動閾値Ｒ−＝−３、正側の変動閾値Ｒ＋＝＋３とした。なお、Ｌレベル側判定回路６０Ｌも同様の構成であるので、図示と説明は省略する。
【００２１】
以上のように、本実施例では、入力パルスＤinのＨレベル側のパルス幅、Ｌレベル側のパルス幅を個別に検出して、その変動値を時々刻々と算出し、変動値を閾値と比較することにより、入力パルスＤinの安定／不安定を判定するものである。このため、入力パルスＤinのデューティを測定することが可能となる。また、パルス幅は入力パルスＤinの半周期分を測定すれば済むので、遅延素子の段数も少なくて済む。さらに、エンコーダ２０によって遅延段数を示す信号をまずエンコードして、そのエンコード信号を後の処理に使用するので、遅延素子の各段の遅延パルスＤ０〜Ｄｎを個々にフリップフロップに取り込む必要はなく、回路構成が簡素化される。また、本実施例は、温度、電圧、プロセスの変動があっても、遅延素子の段数を検出することでパルス幅を検出するので、それらの変動の影響を受けない。
【図面の簡単な説明】
【００２２】
【図１】本発明の実施例のパルス幅測定回路の構成を示すブロック図である。
【図２】Ｈレベル側エンコード信号ＥＮＣ＿ＨからＨレベル側パルス幅の信号を検出する動作の波形図である。
【図３】Ｌレベル側エンコード信号ＥＮＣ＿ＬからＬレベル側パルス幅の信号を検出する動作の波形図である。
【図４】Ｈレベル側およびＬレベル側のパルス幅ラッチ信号、Ｈレベル側およびＬレベル側のパルス幅保持信号の波形図である。
【図５】Ｈレベル側比較回路の構成を示すブロック図である。
【図６】Ｈレベル側判定回路の構成を示すブロック図である。
【図７】Ｈレベル側判定回路の動作説明図である。
【図８】従来の入力パルスの安定／不安定の判別を行う回路の構成を示すブロック図である。
【符号の説明】
【００２３】
１０：多段遅延回路
２０：エンコーダ
３０Ｈ：Ｈレベル側パルス幅検出回路、３０Ｌ：Ｌレベル側パルス幅検出回路
４０Ｈ：Ｈレベル側パルス幅保持回路、４０Ｌ：Ｌレベル側パルス幅保持回路
５０Ｈ：Ｈレベル側比較回路、５０Ｌ：Ｌレベル側比較回路
６０Ｈ：Ｈレベル側判定回路、６０Ｌ：Ｌレベル側判定回路
７０：分周器
５１，５２，５４，５５：フリップフロップ、５３：変動検出器
６１，６２：比較器、６３，６４：セレクタ、６５：判定部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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