(57)【要約】【課題】  リフレッシュ動作をより少ない容量で行うことができ、これにより小型化を可能とする半導体記憶装置とセンスアンプ駆動方法を実現する。【解決手段】  複数のメモりセルと、前記複数のメモリセルから読み出した電圧を増幅する複数のセンスアンプと、オートリフレッシュコマンドが入力された時に、駆動対象となるセンスアンプを複数のグループに分割し、順次駆動を行う制御回路と、前記分割されたグループの一つの駆動を可能とする容量を形成する容量素子群と、を有する。【選択図】  図１
2008159181.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモりセルと、
前記複数のメモリセルから読み出した電圧を増幅する複数のセンスアンプと、
オートリフレッシュコマンドが入力された時に、１サイクル中の駆動対象となるセンスアンプを複数のグループに分割し、順次駆動を行う制御回路と、
前記分割されたグループの一つの駆動を可能とする容量を形成する容量素子群と、
を有することを特徴とする半導体記憶装置。
【請求項２】
メモリセルアレイを構成し、複数のメモリセルおよび該複数のメモリセルから読み出した電圧を増幅する複数のセンスアンプを備える複数のマットと、
オートリフレッシュコマンドが入力された時に、１サイクル中の駆動対象となるセンスアンプを前記複数のマットごとに順次駆動を行う制御回路と、
前記マットの一つの駆動を可能とする容量を形成する容量素子群と、
を有することを特徴とする半導体記憶装置。
【請求項３】
複数のメモりセルと、前記複数のメモリセルから読み出した電圧を増幅する複数のセンスアンプと、該センスアンプを駆動する容量素子とを備える半導体記憶装置で行われるセンスアンプ駆動方法であって、
オートリフレッシュコマンドが入力された時に、駆動対象となるセンスアンプを複数のグループに分割し、順次駆動を行うことを特徴とするセンスアンプ駆動方法。
【請求項４】
メモリセルアレイを構成し、複数のメモリセルおよび該複数のメモリセルから読み出した電圧を増幅する複数のセンスアンプとを備える複数のマットと該センスアンプを駆動する容量素子とを備える半導体記憶装置で行われるセンスアンプ駆動方法であって、
オートリフレッシュコマンドが入力された時に、駆動対象となるセンスアンプを前記複数のマットごとに順次駆動を行うことを特徴とするセンスアンプ駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体記憶装置とセンスアンプ駆動方法に関し、特に、リフレッシュ動作が必要な半導体記憶装置、リフレッシュ動作時のセンスアンプ駆動方法に関する。
【背景技術】
【０００２】
DRAM製品において、主には消費電力の低減および信頼性確保を目的とし、DRAMを構成するメモリセルアレイおよびセンスアンプに供給する電源電圧として、外部電源電圧をオンチップ電源回路で発生させる内部降圧電圧を用いることが一般的である。
【０００３】
オンチップ電源回路の動作初期時には、メモりセルアレイを構成し、センスアンプに接続されるビット線の電圧が、センスアンプの動作が保証される電圧となるまでに時間がかかることがある。このような期間においては、メモリセルからの読み出し信号が小さくなり、かつ、センスアンプの駆動電圧が低下することからセンスアンプの動作スピードが遅くなるという問題があった。
【０００４】
上記の問題に対処する技術として、特許文献１（特開2000-243085号公報）や特許文献２（特開平11-39875号公報）に開示されるような、センスアンプの動作初期の期間のみ外部電源によりセンスアンプを駆動し、その後、遅延回路を用いるなどにより、所定の時間経過後に内部降圧電圧駆動に切り替えるオーバードライブ技術が知られている。
【０００５】
しかしながら、上記のオーバードライブ技術は外部電源電圧が変動すればセンスアンプの動作マージンが著しく悪化するという問題がある。この問題は、外部電源電圧が１Ｖといった最近の低電圧化と共に顕著となっている。
【０００６】
これに対して、外部電源の代わりに他のオンチップ電源回路を用いて前記内部降圧電圧よりも高い電圧を発生させて駆動電圧として用いる方法により上記問題の回避をはかる方法が考えられる。
【０００７】
上記のような構成とした場合、オンチップ電源回路にはより高い負荷駆動能力が要求されることとなり、オンチップ電源回路の出力端子にオンチップ容量素子を付加する必要がある。
【０００８】
さらに、センスアンプ駆動信号はセンスアンプを介して所定の本数のビット線を充電すると考えられ、充電対象となる総ビット線容量が負荷容量と見なされるので、オンチップ容量素子と負荷容量との間で電荷の授受をさせれば高速で所望の電圧に達する。この場合、通常はオンチップ電源回路は切り離しておき、フローティング系で動作する。すなわち、予めオンチップ電源回路によってオンチップ容量素子を充電しておき、センスアンプ駆動直前にオンチップ電源回路、オンチップ容量素子間を切り離し、その後センスアンプ駆動を開始する。
【０００９】
一方、DRAMの動作モードには通常の読み出し書き込みモードとリフレッシュモードがあるが、モードによっては１動作サイクル中に駆動するセンスアンプの個数が異なる場合がある。この場合、負荷容量が動作モードによって大きく異なることもあり、モードによってはオンチップ容量素子から供給される電荷が所望の電荷量に達しない場合もある。このような場合には、オンチップ電源回路の負担が大きく、動作スピードの著しい低下もしくは動作マージンの低下を招くことになる。
【００１０】
次に、以上説明したことを具体的な例を用いてより詳細に説明する。
【００１１】
図３および図４のそれぞれは、オーバードライブ電圧に内部電源VODを用いた方式（内部電源容量チャージシェア方式）による半導体記憶装置のメモリセルの要部構成を示す回路図および該回路の各部の動作を示す波形図である。VOD、VARYのそれぞれは、内部電源発生回路31、32が外部電源を降圧してつくった内部電源であり、VOD>VARYである。
【００１２】
図４に示すように内部電源発生回路31と接地との間に設けられた容量qにはVOD電位が蓄えられ、内部電源発生回路３１はOFFしていると仮定する。
【００１３】
MAT#0とMAT#1は同じメモリセルアレイ内の別マットであり、MAT#0にはワード線WL#0が立ち上がると動作する信号（信号名の後に#0を付す）が印加され、MAT#1にはワード線WL#1（信号名の後に#1を付す）が印加されている。
【００１４】
MAT#0とMAT#1のそれぞれには、ディレイ回路33#0/1、アンドゲート34#0/1、インバータ35#0/1、センスアンプ36#0/1が設けられている。
【００１５】
センスアンプ36#0/1は、１つのビット線対間に１つ設けられて複数のワード線およびメモリーセルに対応するもので、２個のPチャネルMOSトランジスタと２個のNチャネルMOSトランジスタから構成されている。図３に示される例では、PチャネルMOSトランジスタとNチャネルMOSトランジスタは直列に接続された組がビット線BL#0/1(H)とBL#0/1(L)の間に一対設けられ、直列に接続された各トランジスタのゲートは相対する組の各トランジスタのドレインに接続するように相補的に接続されている。
【００１６】
また、ビット線BL#0/1(H)とBL#0/1(L)の間、および、センスアンプを構成する組をなすPチャネルMOSトランジスタとNチャネルMOSトランジスタには、１個のNチャネルMOSトランジスタと直列に接続された２個のNチャネルMOSトランジスタがゲートに共通の信号BLEQ#0/1が印加される形態で設けられている。この直列に設けられた２個のNチャネルMOSトランジスタの中間接続点は電圧VBLPとされる。
【００１７】
アンドゲート34#0/1の一方の入力には信号SAE#0/1が入力され、他方の入力にはディレイ回路33#0/1を通ることにより遅延および反転された信号SAE#0/1が入力されている。アンドゲート34#0/1、インバータ35#0/1がそれぞれ出力する信号SAP1#0/1、SAP2#0/1はNチャネルMOSトランジスタのゲートに出力されている。これらのNチャネルMOSトランジスタは内部電源発生回路31、32の出力VOD、VARYの間に直列に設けられたもので、その中間接続点がセンスアンプ36#0/1を構成するPチャネルMOSトランジスタのソースと接続される（PCS#0/1）。センスアンプ36#0/1を構成するNチャネルMOSトランジスタのソース（NCS#0/1）はゲートに信号SAN#0/1が印加されるNチャネルMOSトランジスタを介して接地される。
【００１８】
次に、動作について説明する。NCS#0/1, PCS#0/1, BL#0/1(H)及びBL#0/1(L)にはVBLP(=VARY/2)が充電されていて、メモリーセル#0/1(H)にはVARYと同等の電位が蓄えられていると仮定する。
【００１９】
まず、ワード線WL#0が立ち上がると、メモリーセル#0(H)に蓄えられた電位がビット線BL#0(H)に充電され、ビット線BL#0(H)とビット線BL#0(L)には電位差が生じる。この電位差をさらに大きくするのがセンスアンプ36#0によるセンス動作である。
【００２０】
SAN#0を立ち上げるとNCS#0が"L"に引き抜かれ、ビット線BL#0(H)とビット線BL#0(L)の電位差によりビット線BL#0(L)の電位がNCS#0に引き抜かれていく。SAE#0を立ち上げるとSAP1#0が立ち上がり、容量qに蓄えられた電圧がPCS#0, BL#0(H)に充電され、VODとBL#0(H)がチャージシェアを行う。このときチャージシェア電圧がVARYと同等になるように容量qを設定する。
【００２１】
ビット線BL#0(H)の目標電位はVARYだが、それより高い電圧により充電することでセンス動作を加速させることができる。これが、オーバードライブという手法である。SAP1#0はディレイ回路により、一定期間後に立下り、それと同時にSAP2#0が立ち上がる。これにより、PCS#0, BL#0(H)もVARY電位に落ち着く。内部電源発生回路１は、オーバードライブ終了後にONさせて、容量qを元の電位に充電する。
【００２２】
センス動作終了後、WL#0, SAE#0, SAN#0をそれぞれ立ち下げ、BLEQ#0を立ち上げることでBL#0(L)とBL#0(H)及びPCS#0とNCS#0をそれぞれVBLP電位にプリチャージする。プリチャージ動作終了後BLEQ#0をたち下げ、元の状態に戻る。この一連の動作をリフレッシュ動作と呼ぶ。
【００２３】
制御回路３０が出力する制御信号３７は、上記のリフレッシュ動作に必要となる、内部電源発生回路31のオン、オフ動作や、各種信号を含むものである。制御回路３０はオートリフレッシュコマンドが入力された時に制御信号３７を出力し、上記のリフレッシュ動作を行わせる。
【００２４】
以上の説明は、１本のワード線WLを立ち上げた時のリフレッシュ動作についてであるが、２本のワード線WLを同時に立ち上げた時の動作波形は図５に示すものとなる。このときワード線WL#0を立ち上げた時に動作する信号＊＊#0とワード線WL#1を立ち上げた時に動作する信号＊＊#1は全く同じ動作をするが、ワード線WLを１本立ち上げるか２本立ち上げるかでは必要となる容量qの大きさが異なる。
【００２５】
ワード線WLの本数と容量qの関係を説明すると、ビット線BL容量=50fF、センスアンプ容量=10fFとして、１本のWLが立ち上がる時352×24個のセンスアンプが動作すると仮定すると、総容量=(50+10)×(352×24)=506.9pFとなる。VARY電位=1.0V,VOD電位=1.35Vとすると、容量q=(506.9×(1.0-1.0/2))/(1.35-1.0)=724.1pF必要となる。つまり、１本のワード線WLを立ち上げるときは724.1pFの容量qが必要になり、２本のWLを同時に立ち上げるときには２倍のセンスアンプが動作するため、容量qも２倍必要となり1448.2pFとなる。
【特許文献１】特開2000-243085号公報
【特許文献２】特開平11-39875公報
【発明の開示】
【発明が解決しようとする課題】
【００２６】
オートリフレッシュコマンドが入力された時に上述したリフレッシュ動作が行われる。メモリーセルのデータ保持期間が短い場合には１回のオートリフレッシュコマンドで64Mアレイに２本のワード線WLを立ち上げることが必要になり、容量qも２倍必要となる。容量qは具体的にはトランジスタのゲート酸化膜を用いて実現される。実際の大きさはゲート酸化膜の厚さに応じたものとなるが、DRAM上に容量用のトランジスタを作製するプロセスは他のプロセスとの兼ね合いもあり、容量用のトランジスタのゲート酸化膜の厚さは予め定められたものとなる。このため、１回のオートリフレッシュコマンドで立ち上がるWLが２倍となることに対応するためには、容量用のトランジスタを２倍設ける必要があり、このような構成とした場合には容量のために大きな面積が必要となり、小型化が要求されるDRAMでは大きな問題となる。
【００２７】
本発明は上述したような従来の技術が有する問題点に鑑みてなされたものであって、１回のオートリフレッシュコマンドで立ち上がるワード線が２倍になったときでも同じ容量で動作を行うことができ、これにより小型化を可能とする半導体記憶装置とセンスアンプ駆動方法を実現することを目的とする。
【課題を解決するための手段】
【００２８】
本発明の半導体記憶装置は、複数のメモりセルと、
前記複数のメモリセルから読み出した電圧を増幅する複数のセンスアンプと、
オートリフレッシュコマンドが入力された時に、１サイクル中の駆動対象となるセンスアンプを複数のグループに分割し、順次駆動を行う制御回路と、
前記分割されたグループの一つの駆動を可能とする容量を形成する容量素子群と、
を有することを特徴とする。
【００２９】
本発明の他の形態による半導体記憶装置は、メモリセルアレイを構成し、複数のメモリセルおよび該複数のメモリセルから読み出した電圧を増幅する複数のセンスアンプを備える複数のマットと、
オートリフレッシュコマンドが入力された時に、１サイクル中の駆動対象となるセンスアンプを前記複数のマットごとに順次駆動を行う制御回路と、
前記マットの一つの駆動を可能とする容量を形成する容量素子群と、
を有することを特徴とする。
【００３０】
本発明のセンスアンプ駆動方法は、複数のメモりセルと、前記複数のメモリセルから読み出した電圧を増幅する複数のセンスアンプと、該センスアンプを駆動する容量素子とを備える半導体記憶装置で行われるセンスアンプ駆動方法であって、
オートリフレッシュコマンドが入力された時に、駆動対象となるセンスアンプを複数のグループに分割し、順次駆動を行うことを特徴とする。
【００３１】
本発明の他の形態によるセンスアンプ駆動方法は、メモリセルアレイを構成し、複数のメモリセルおよび該複数のメモリセルから読み出した電圧を増幅する複数のセンスアンプを備える複数のマットと該センスアンプを駆動する容量素子とを備える半導体記憶装置で行われるセンスアンプ駆動方法であって、
オートリフレッシュコマンドが入力された時に、駆動対象となるセンスアンプを前記複数のマットごとに順次駆動を行うことを特徴とする。
【００３２】
本発明においては、リフレッシュの１サイクル中の駆動対象センスアンプを複数のグループに分割し、時分割的に順次駆動することとしている。この構成により、必要とされる半導体記憶装置に形成するオンチップ容量素子の容量は、分割されたグループ１つに対応するものであればよく、オンチップ容量素子を増やすことなく安定な動作を得ることが可能である。この場合、オンチップ容量素子の充電、放電を１サイクル中、複数回繰り返すことになる。
【発明の効果】
【００３３】
本発明は以上説明したように構成されているので、以下に記載するような効果を奏する。
【００３４】
半導体記憶装置に形成する容量素子（群）の容量を、駆動対象となるセンスアンプに対応する容量ではなく、分割されたグループ（もしくはマットの一つ）に対応する容量とし、その分、半導体記憶装置内で容量素子（群）に必要とされる面積を小さくすることができる。この結果、半導体記憶装置を小型化することができる。
【発明を実施するための最良の形態】
【００３５】
次に、本発明の実施例について図面を参照して説明する。図１および図２は本発明による一実施例の半導体記憶装置の要部の構成を示す動作波形図とレイアウト図である。
【００３６】
本実施例の構成は図３に示したものとまったく同様であり、制御回路３０による制御動作のみが異なるものである。このため、本実施例の説明においては図３を参照するものとし、図１には制御回路30の制御動作による各部の動作を示す波形図を示し、図２には本実施例による半導体記憶装置の要部のレイアウト図を示す。
【００３７】
オートリフレッシュコマンドを受け取ってから完了までの時間tRFCは仕様で決まっており、この時間内にリフレッシュ動作を終了しなくてはならない。本実施例では、制御回路30は、図１に示すように、１回のオートリフレッシュコマンドで２本のWLを立ち上げる時にはtRFCを時分割し、その前半に１本のワード線WLを立ち上げ、＊＊#0についてリフレッシュ動作を行い、VODが元の電位に復帰したあとに２本目のワード線WLを立ち上げ、＊＊#1についてリフレッシュ動作を行う制御信号37を出力する。
【００３８】
これにより、容量qは１本のWLを立ち上げる時と同じだけの容量があればよくなり、容量の倍増化を不要とすることができる。
【００３９】
図２に本実施例の半導体記憶装置のレイアウトを示す。64Mのメモリセルアレイ23の端に容量形成素子群22を置き、その中央に内部電源発生回路31を配置している。64Mのメモリセルアレイ23は24×16マットに分割され、各マットには352個のセンスアンプがあり、図２にはセンスアンプ群21として示されている。容量素子群22を形成する各容量と内部電源発生回路31は。各マットを形成するメモリセルやセンスアンプとメッシュ配線により接続されている。
【００４０】
ワード線WLが立ち上がるとWL方向の24マットが動作するため、352×24個のセンスアンプが動作することになる。従来では立ち上がるワード線WLの本数分の容量を実現する容量素子群が必要とされていたが、本実施例においては、立ち上がるワード線WLは常に一つであるため、容量素子群22を形成する面積を小さくすることができ、半導体記憶装置の面積を小さくすることに貢献している。
【００４１】
なお、上述した実施例においては、時間tRFC内に２本のワード線を立ち上げる例について説明したが、２本以上のワード線を立ち上げる場合にも、本実施例と同様に、実際に立ち上げるワード線WL常に一つとし、時間tRFC内に複数回立ち上げることとすれば容量素子群の面積を同じとすることができる。
【図面の簡単な説明】
【００４２】
【図１】本発明の一実施例の動作を示す波形図である。
【図２】本発明の一実施例のレイアウト図である。
【図３】半導体記憶装置のメモリセルの要部構成を示す回路図である。
【図４】図３に示した回路の動作を示す波形図である。
【図５】図３に示した回路の動作を示す波形図である。
【符号の説明】
【００４３】
21    センスアンプ群
22    容量形成素子群
23    メモリセルアレイ
30    制御回路
31,32    内部電源発生回路
37    制御信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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