(57)【要約】【課題】過大なサージ電圧による破壊とスイッチング損失をより低減することが可能な半導体装置を提供する。【解決手段】絶縁ゲート型バイポーラトランジスタが導通状態から非導通状態に遷移し始める際、絶縁ゲート型バイポーラトランジスタＩＧＢＴ１のコレクタ・エミッタ間には、スイッチング時のコイルＬ１に流れる電流Ｉ１を遮断する際の電流変化率ｄＩ／ｄｔの大きさとインバータ回路内部の電極配線インダクタンスに比例したサージ電圧が生じる。絶縁ゲート型バイポーラトランジスタＩＧＢＴ１がオフする時間（オフ時間）内にＭＯＳトランジスタＦＥＴ１を一時的に導通させる。ＭＯＳトランジスタＦＥＴ１を一時的に導通させると電流Ｉ１の一部の電流をＭＯＳＦＥＴ１にバイパスさせることができる。そうすると、見かけ上の電流Ｉ１の電流変化率ｄＩ／ｄｔが緩和されるため絶縁ゲート型バイポーラトランジスタＩＧＢＴ１に発生するサージ電圧が抑制される。【選択図】図１
2008079475.tif 000002
【特許請求の範囲】
【請求項１】
第１の電圧と、出力ノードとの間に設けられ、第１の制御信号の入力に応答して駆動する第１のスイッチング素子と、前記第１のスイッチング素子と直列に前記出力ノードと第１の電圧よりも低い第２の電圧との間に接続され、第２の制御信号の入力に応答して駆動する第２の半導体スイッチング素子とを有するハーフブリッジ回路と、
前記第１の半導体スイッチング素子に対応して設けられ、前記第１の半導体スイッチング素子と並列に接続され、第３の制御信号の入力を受けて導通／非導通となる第１のＭＯＳトランジスタとを備え、
前記第１の制御信号の入力に応答して前記第１の半導体スイッチング素子が導通状態から非導通状態に移行する期間において、前記第１のＭＯＳトランジスタは、前記第３の制御信号の入力に応答して一時的に導通状態に設定される、半導体装置。
【請求項２】
前記第１の制御信号の入力に応答して前記第１の半導体スイッチング素子が導通状態から非導通状態に移行する期間において生じる所定のサージ電圧を検知して、前記第３の制御信号を生成する信号生成回路をさらに備える、請求項１記載の半導体装置。
【請求項３】
前記信号生成回路は、
前記第１の電圧と前記第２の電圧との間に直列に接続された第１および第２の抵抗素子と、
前記第１および第２の抵抗素子と前記第１の電圧との間に設けられ、カソード側が前記第１の電圧と接続され、アノード側が前記第１および第２の抵抗素子と接続される定電圧ダイオードと、
前記第１および第２の抵抗素子の接続ノードに生成される電圧と基準電圧とを比較する比較器と、
前記比較器の比較結果に基づいて前記第３の制御信号であるワンショットトリガパルス信号を生成するワンショットトリガパルス信号生成回路とを含む、請求項２記載の半導体装置。
【請求項４】
第１の電圧と、出力ノードとの間に設けられ、第１の制御信号の入力に応答して駆動する第１のスイッチング素子と、前記第１のスイッチング素子と直列に前記出力ノードと第１の電圧よりも低い第２の電圧との間に接続され、第２の制御信号の入力に応答して駆動する第２の半導体スイッチング素子とを有するハーフブリッジ回路と、
前記第２の半導体スイッチング素子に対応して設けられ、前記第２の半導体スイッチング素子と並列に接続され、第３の制御信号の入力を受けて導通／非導通となる第１のＭＯＳトランジスタとを備え、
前記第１の制御信号の入力に応答して前記第１の半導体スイッチング素子が非導通状態から導通状態に移行する期間において、前記第１のＭＯＳトランジスタは、前記第３の制御信号の入力に応答して一時的に導通状態に設定される、半導体装置。
【請求項５】
前記第１の制御信号の入力に応答して前記第１の半導体スイッチング素子が非導通状態から導通状態に移行する期間において生じる所定のサージ電圧を検知して、前記第３の制御信号を生成する信号生成回路をさらに備える、請求項４記載の半導体装置。
【請求項６】
前記信号生成回路は、
前記出力ノードと前記第２の電圧との間に直列に接続された第１および第２の抵抗素子と、
前記第１および第２の抵抗素子と前記出力ノードとの間に設けられ、カソード側が前記出力ノードと接続され、アノード側が前記第１および第２の抵抗素子と接続される定電圧ダイオードと、
前記第１および第２の抵抗素子の接続ノードに生成される電圧と基準電圧とを比較する比較器と、
前記比較器の比較結果に基づいて前記第３の制御信号であるワンショットトリガパルス信号を生成するワンショットトリガパルス信号生成回路とを含む、請求項５記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、電力用半導体装置の過電圧保護に関する。
【背景技術】
【０００２】
電力エネルギーの有効利用電力エネルギーの有効利用のために、電力用半導体素子を用いた電力変換装置が広く使用されており、例えば、モータ駆動用の電力変換装置といったパワーエレクトロ二クス装置としてはインバータ装置等が挙げられる。
【０００３】
このインバータ装置内の電力用半導体素子として近年、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ（Insulated Gate Bipolar Transistor））が広く用いられている。
【０００４】
そして、この電力用半導体素子であるＩＧＢＴをスイッチング素子として用いて、高速に電流をスイッチングさせる等して、より高電圧・大電流を制御する方式が採用されている。これらの装置では、半導体素子のスイッチング時に大きな電流変化(以下、電流変化の程度を電流変化率：ｄＩ／ｄｔを用いて表す)が発生するため、回路の浮遊インダクタンスに起因する大きなサージ電圧が半導体素子に印加されることになる。
【０００５】
このサージ電圧により、スイッチング時の電流・電圧軌跡が半導体素子の安全動作領域(ＳＯＡ)を超えると素子破壊が起こる。
【０００６】
それゆえ、従来より、サージ電圧による素子破壊を抑制する種々の方式が提案されている（特許文献１〜７）。
【特許文献１】特開平０４−３５４１５６号公報
【特許文献２】特開２０００−３２４７９７号公報
【特許文献３】特開平０１−２８０３５５号公報
【特許文献４】特開平０７−２８８４５６号公報
【特許文献５】特開２００２−１３５９７３号公報
【特許文献６】特開２００５−２９５６５３号公報
【特許文献７】特開２００６−４２４１０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
一方、上述したように半導体素子のスイッチング時の電流変化率ｄＩ／ｄｔに依存してサージ電圧が大きくなるため電流遮断スピードを緩和することによりサージ電圧を減少させることができるが、スイッチング損失は増大してしまうというトレードオフの関係にある。
【０００８】
本発明は、上記の問題を解決するためになされたものであって、過大なサージ電圧による素子破壊とスイッチング損失をより低減することが可能な半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明に係る半導体装置は、第１の電圧と、出力ノードとの間に設けられ、第１の制御信号の入力に応答して駆動する第１のスイッチング素子と、第１のスイッチング素子と直列に出力ノードと第１の電圧よりも低い第２の電圧との間に接続され、第２の制御信号の入力に応答して駆動する第２の半導体スイッチング素子とを有するハーフブリッジ回路と、第１の半導体スイッチング素子に対応して設けられ、第１の半導体スイッチング素子と並列に接続され、第３の制御信号の入力を受けて導通／非導通となる第１のＭＯＳトランジスタとを備える。第１の制御信号の入力に応答して第１の半導体スイッチング素子が導通状態から非導通状態に移行する期間において、第１のＭＯＳトランジスタは、第３の制御信号の入力に応答して一時的に導通状態に設定される。
【００１０】
本発明に係る別の半導体装置は、第１の電圧と、出力ノードとの間に設けられ、第１の制御信号の入力に応答して駆動する第１のスイッチング素子と、第１のスイッチング素子と直列に出力ノードと第１の電圧よりも低い第２の電圧との間に接続され、第２の制御信号の入力に応答して駆動する第２の半導体スイッチング素子とを有するハーフブリッジ回路と、第２の半導体スイッチング素子に対応して設けられ、第２の半導体スイッチング素子と並列に接続され、第３の制御信号の入力を受けて導通／非導通となる第１のＭＯＳトランジスタとを備える。第１の制御信号の入力に応答して第１の半導体スイッチング素子が非導通状態から導通状態に移行する期間において、第１のＭＯＳトランジスタは、第３の制御信号の入力に応答して一時的に導通状態に設定される。
【発明の効果】
【００１１】
本発明に係る半導体装置は、第１の半導体スイッチング素子が導通状態から非導通状態に移行する期間において、第１のＭＯＳトランジスタを一時的に導通状態に設定することにより、第１の半導体スイッチング素子を通過する通過電流を第１のＭＯＳトランジスタにバイパスさせて第１の半導体スイッチング素子を流れる通過電流の電流変化率を緩和させることができサージ電圧を抑制することができる。
【００１２】
また、本発明に係る別の半導体装置は、第１の半導体スイッチング素子が非導通状態から導通状態に移行する期間において、第１のＭＯＳトランジスタを一時的に導通状態に設定することにより、第１の半導体スイッチング素子が導通する際に通過する通過電流に依存して生じるリカバリ電流を第１のＭＯＳトランジスタにバイパスさせてリカバリ電流の電流変化率を緩和させることができるためサージ電圧を抑制することができる。
【発明を実施するための最良の形態】
【００１３】
以下、この発明の実施の形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付し、その説明は繰返さない。
【００１４】
（実施の形態１）
図１は、本発明の実施の形態１に従うインバータ装置１の回路構成図である。
【００１５】
本例においてはインバータ装置１の一例として直流を交流に変換するハーフブリッジ回路に対してサージ電圧を抑制する方式について説明する。
【００１６】
図１を参照して、ここでは、ハーフブリッジ回路を形成する絶縁ゲート型バイポーラトランジスタＩＧＢＴ１，ＩＧＢＴ２が直列に電源Ｖ１に接続され、ノードＮ０と接続されたコイルＬ１の負荷に対して電流Ｉ１を供給する場合が示されている。キャパシタＣ１は電源容量である。絶縁ゲート型バイポーラトランジスタＩＧＢＴ１のコレクタは、電極配線インダクタンスＬｓ３を介して電源Ｖ１の正側のノードＮ１と接続され、エミッタが電極配線インダクタンスＬｓ５を介してノードＮ０と接続される。また、絶縁ゲート型バイポーラトランジスタＩＧＢＴ２のコレクタは、電極配線インダクタンスＬｓ７を介してノードＮ０と接続され、エミッタが電極配線インダクタンスＬｓ９を介して電源Ｖ１の負側のノードＮ２と接続される。
【００１７】
また、絶縁ゲート型バイポーラトランジスタＩＧＢＴ１に対応してそれぞれ並列にダイオードＤ１およびＭＯＳトランジスタＦＥＴ１（上アームとも称する）が設けられる。具体的には、ダイオードＤ１のカソード側は電極配線インダクタンスＬｓ４を介してノードＮ１と接続され、ダイオードＤ１のアノード側は電極配線インダクタンスＬｓ６を介してノードＮ０と接続される。また、ＭＯＳトランジスタＦＥＴ１は、ダイオードＤ１と並列にノードＮ１とノードＮ０との間に設けられ、ゲートに後述するパルス信号の入力を受ける。また、絶縁ゲート型バイポーラトランジスタＩＧＢＴ２に対応してそれぞれ並列にダイオードＤ２およびＭＯＳトランジスタＦＥＴ２（下アームとも称する）が設けられる。具体的には、ダイオードＤ２のカソード側は電極配線インダクタンスＬｓ８を介してノードＮ０と接続され、ダイオードＤ２のアノード側は電極配線インダクタンスＬｓ１０を介してノードＮ２と接続される。ＭＯＳトランジスタＦＥＴ２は、ダイオードＤ２と並列にノードＮ０とノードＮ２との間に設けられ、ゲートに後述するパルス信号の入力を受ける。
【００１８】
また、電極配線インダクタンスＬｓ１は、電源Ｖ１とノードＮ１との間に設けられる。また、電極配線インダクタンスＬｓ２は、接地電圧ＧＮＤとノードＮ２との間に設けられる。
【００１９】
なお、電極配線インダクタンスＬｓ１，Ｌｓ２は、電極配線インダクタンスＬｓ３〜ＬＳ１０の各々よりもインダクタンス値が大きい。本例においては、例えば電極配線インダクタンスＬｓ１，Ｌｓ２の和が電極配線インダクタンスＬｓ３〜Ｌｓ１０の合計程度のインダクタンス値に設定されているものとする。
【００２０】
上述した絶縁ゲート型バイポーラトランジスタＩＧＢＴ１をスイッチング動作により制御することにより所望の電流を負荷であるコイルＬ１に供給する。当該スイッチング動作は一般的な技術であるためその説明は省略する。
【００２１】
図２は、絶縁ゲート型バイポーラトランジスタＩＧＢＴ１が導通している場合に非導通となる際のサージ電圧を抑制する場合について説明する図である。
【００２２】
図２を参照して、時刻ｔ１に絶縁ゲート型バイポーラトランジスタが導通状態から非導通状態に遷移し始める。すなわち、絶縁ゲート型バイポーラトランジスタＩＧＢＴ１が非導通状態に設定されて、絶縁ゲート型バイポーラトランジスタＩＧＢＴ１のコレクタ・エミッタ間が電圧Ｖ１に設定される。その際、絶縁ゲート型バイポーラトランジスタＩＧＢＴ１のコレクタ・エミッタ間には、スイッチング時のコイルＬ１に流れる電流Ｉ１を遮断する際の電流変化率ｄＩ／ｄｔの大きさとインバータ回路内部の電極配線インダクタンスに比例したサージ電圧が生じる。本例においては時刻ｔ２で電圧Ｖ１を越えてサージ電圧が生じる。なお、サージ電圧とはサージピーク電圧から電圧Ｖ１を越えた電圧であるものとする。
【００２３】
本実施の形態においては、絶縁ゲート型バイポーラトランジスタＩＧＢＴ１がオフする時間（オフ時間）内にＭＯＳトランジスタＦＥＴ１を一時的に導通させる。例えばＭＯＳトランジスタＦＥＴ１を一時的に導通させるために極小パルスをＭＯＳトランジスタＦＥＴ１のゲートに供給することができる。なお、絶縁ゲート型バイポーラトランジスタＩＧＢＴ１がオフする時間（導通状態から非導通状態に移行する期間）とは、絶縁ゲート型バイポーラトランジスタＩＧＢＴ１を流れる電流Ｉ１が減少を始めてからほぼ０付近にまで収束するまでの時間（時刻ｔ２〜時刻ｔ３）に設定される。一例として、絶縁ゲート型バイポーラトランジスタＩＧＢＴ１のオフ時間として０．２〜３μｓに設定することができる。また、一例として、極小パルスのパルス時間を絶縁ゲート型バイポーラトランジスタＩＧＢＴ１のオフ時間の５０％程度（０．１〜１．５μｓｅｃ）に設定することが可能である。
【００２４】
絶縁ゲート型バイポーラトランジスタＩＧＢＴ１のオフ時間（時刻ｔ２〜時刻ｔ３）にＭＯＳトランジスタＦＥＴ１を一時的に導通させると電流Ｉ１の一部の電流をＭＯＳＦＥＴ１にバイパスさせることができる。そうすると、見かけ上の電流Ｉ１の電流変化率ｄＩ／ｄｔが緩和されるため絶縁ゲート型バイポーラトランジスタＩＧＢＴ１に発生するサージ電圧が抑制される。図２においては、ＭＯＳトランジスタＦＥＴ１に流れるドレイン電流が生じるため絶縁ゲート型バイポーラトランジスタＩＧＢＴ１およびＭＯＳトランジスタＦＥＴ１を流れる電流の下降の傾きがＭＯＳトランジスタＦＥＴ１が無い場合の絶縁ゲート型バイポーラトランジスタＩＧＢＴ１のコレクタ電流の下降に比べて緩和されている場合が示されている。すなわちＭＯＳトランジスタＦＥＴ１が無い場合に比べて電流変化率ｄＩ／ｄｔが緩和されることになる。
【００２５】
当該方式により、ＭＯＳトランジスタＦＥＴ１，ＦＥＴ２を設けない従来の構成においては、サージ電圧を抑制することが十分にできずに素子を破壊してしまう可能性があったが本願方式によりサージ電圧を十分に抑制することができる。
【００２６】
また、絶縁ゲート型バイポーラトランジスタＩＧＢＴ１自体の動作には変更はなく、通常どおり遮断されるためスイッチング損失はほとんど増加しない。また、ＭＯＳトランジスタＦＥＴ１については、高電圧が印加されることになるが、極小パルスにより導通時間が極めて短いため電流Ｉ１をバイパスさせる通過電流量も小さいためＭＯＳトランジスタＦＥＴ１自身のスイッチング損失は小さく抑えることができる。
【００２７】
また、ＭＯＳトランジスタＦＥＴ１，ＦＥＴ２を高耐圧小電流容量に設計することによりさらにＦＥＴ１自身のスイッチング損失を小さく抑えることが可能である。例えば、絶縁ゲート型バイポーラトランジスタＩＧＢＴ１に対して１／１０倍の電流を駆動するように設計することも可能である。これにより、ＭＯＳトランジスタＦＥＴ１，ＦＥＴ２の大きさも小さくすることができるため回路を小型化することができる。
【００２８】
なお、ＭＯＳトランジスタＦＥＴ１は、ユニポーラ素子であるため残存キャリアのライフタイムの影響を受けないためバイポーラ素子である絶縁ゲート型バイポーラトランジスタＩＧＢＴ１と比較してスイッチング時の制御性に優れるという利点がある。一方、導通時においては、高電流を通過させると絶縁ゲート型バイポーラトランジスタＩＧＢＴ１よりもスイッチング損失が大きくなる可能性があるが、ＭＯＳトランジスタＦＥＴ１を通過する電流は小さいためスイッチング損失をほとんど考慮しなくても良い。
【００２９】
（実施の形態１の変形例）
図３は、本発明の実施の形態１の変形例に従うインバータ装置１０の回路構成図である。
【００３０】
図３を参照して、本発明の実施の形態１の変形例に従うインバータ装置１０は、インバータ装置１と比較して、ＭＯＳトランジスタＦＥＴ１を駆動する極小パルスを生成する信号生成回路をさらに設けた点が異なる。
【００３１】
具体的には、ＭＯＳトランジスタＦＥＴ１のゲートに極小パルスを生成するワンショットトリガパルス発生器１５と、比較器ＣＯＭＰと、ツェナーダイオードＺＤ１と、抵抗Ｒ１，Ｒ２をさらに設けた点が異なる。
【００３２】
ツェナーダイオードＺＤ１は、カソード側が電源Ｖ１の正側と電気的に結合される。また、アノード側は抵抗Ｒ１，Ｒ２を介して接地電圧ＧＮＤと電気的に結合される。
【００３３】
抵抗Ｒ１，Ｒ２はツェナーダイオードＺＤ１と接地電圧ＧＮＤとの間に直列に接続され、その接続ノードが比較器ＣＯＭＰの一方端子と電気的に結合される。比較器ＣＯＭＰの他方端子には基準電圧Ｖｒｅｆ１が入力され、比較器ＣＯＭＰは、基準電圧Ｖｒｅｆ１と抵抗Ｒ１，Ｒ２の接続ノードに生成される電圧との比較に基づいて比較結果をワンショットトリガパルス発生器１５に出力する。
【００３４】
ワンショットトリガパルス発生器１５は、比較器ＣＯＭＰからの比較結果例えば「Ｈ」レベルの信号に応答してワンショットパルス信号（極小パルス）をＭＯＳトランジスタＦＥＴ１に出力する。
【００３５】
具体的な動作について説明する。
絶縁ゲート型バイポーラトランジスタが導通状態から非導通状態に遷移し始める際、上述したように絶縁ゲート型バイポーラトランジスタＩＧＢＴ１のコレクタ・エミッタ間にはサージ電圧が生じる。このサージ電圧がツェナーダイオードＺＤ１のツェナー電圧を越えて、抵抗Ｒ１，Ｒ２に電圧が印加されることになる。そして、抵抗Ｒ１，Ｒ２の抵抗分割に従う電圧が接続ノードに生成される。比較器ＣＯＭＰは、抵抗分割に従う接続ノードに生成された電圧と、基準電圧Ｖｒｅｆ１とを比較して、基準電圧Ｖｒｅｆ１以上の電圧が接続ノードに生成された場合に「Ｈ」レベルの比較結果をワンショットトリガパルス発生器１５に出力する。
【００３６】
ワンショットトリガパルス発生器１５は、比較器ＣＯＭＰからの比較結果（「Ｈ」レベル）の信号を受けて、極小パルス（「Ｈ」レベルの期間が０．１〜１．５μｓｅｃ）を１回のみ出力する。これをＭＯＳトランジスタＦＥＴ１が受けて、絶縁ゲート型バイポーラトランジスタＩＧＢＴ１のオフ期間にＭＯＳトランジスタＦＥＴ１を一時的に導通させて電流Ｉ１の一部の電流をＭＯＳトランジスタＦＥＴ１にバイパスさせる。当該動作により実施の形態１で説明したようにサージ電圧を抑制することができる。
【００３７】
なお、この極小パルスの幅（「Ｈ」レベルの期間）については、絶縁ゲート型バイポーラトランジスタＩＧＢＴ１のオフ期間内に設定され、インバータ装置１０の特性に従って最適な範囲に設定することができる。例えば、絶縁ゲート型バイポーラトランジスタＩＧＢＴ１のオフ期間としては０．２μｓｅｃ〜３μｓｅｃ程度である。
【００３８】
一般的にサージ電圧の許容値は、素子定格耐圧以内に設定されているため、ツェナーダイオードＺＤ１のツェナー電圧を絶縁ゲート型バイポーラトランジスタＩＧＢＴ１あるいはダイオードＤ１の素子定格耐圧以上に設定することにより、高負荷の高電流遮断時に発生するサージ電圧のみを抑制することができるためサージ電圧のあまり発生しない低負荷の低電流時にはＭＯＳトランジスタＦＥＴ１を動作しないように設定することが可能である。これにより、ＭＯＳトランジスタＦＥＴ１の無駄な動作に従う発熱およびスイッチング損失を抑制することができる。
【００３９】
また、本実施の形態１に従う信号生成回路に含まれるワンショットトリガパルス発生器１５は、サージ電圧が生じた場合において１回のみの極小パルスを出力する構成であり、サージ電圧が生じている間中ＭＯＳトランジスタＦＥＴ１を導通状態とする方式ではない。したがって、過大なサージ電圧が長い時間印加された場合にＭＯＳトランジスタＦＥＴ１が長い時間導通状態とされることにより生じる発熱に起因する熱破壊を抑制することができる。
【００４０】
また、本発明の実施の形態１に従う信号生成回路は、比較器ＣＯＭＰにおいて抵抗Ｒ１，Ｒ２の分割抵抗に従う電圧と、基準電圧Ｖｒｅｆ１とを比較してサージ電圧を検出する方式であるため抵抗Ｒ１，Ｒ２の抵抗値を調整するあるいは基準電圧Ｖｒｅｆ１を調整することによりサージ電圧の検出レベルの微調整も可能である。
【００４１】
なお、上記においては、絶縁ゲート型バイポーラトランジスタＩＧＢＴ１の導通状態から非導通状態に遷移する際のスイッチング動作に生じるサージ電圧すなわちターンオフサージ電圧を抑制する方式について説明したが、負荷Ｌ１が電源Ｖ１と接続されている場合の絶縁ゲート型バイポーラトランジスタＩＧＢＴ２のスイッチング動作についても同様であり、同様の方式を適用することにより絶縁ゲート型バイポーラトランジスタＩＧＢＴ２の導通状態から非導通状態に遷移する際に生じるサージ電圧すなわちターンオフサージ電圧を抑制することも可能である。
【００４２】
（実施の形態２）
上記の実施の形態１においては、絶縁ゲート型バイポーラトランジスタＩＧＢＴ１の導通状態から非導通状態に遷移する際に生じるサージ電圧すなわちターンオフサージ電圧を抑制する方式について説明したが、本実施の形態２においては、絶縁ゲート型バイポーラトランジスタＩＧＢＴ１の非導通状態から導通状態に遷移する際に生じるサージ電圧すなわちターンオンサージ電圧を抑制する方式について説明する。
【００４３】
図４は、本発明の実施の形態２に従うインバータ装置の回路構成図である。
図４を参照して、本発明の実施の形態２に従うインバータ装置は、実施の形態１で説明したインバータ装置１と同様の回路構成図である。
【００４４】
まず、絶縁ゲート型バイポーラトランジスタＩＧＢＴ１の非導通状態から導通状態に遷移する際に生じるサージ電圧について説明する。
【００４５】
ハーフブリッジ回路のスイッチング動作により負荷であるコイルＬ１と、ダイオードＤ２との閉回路において電流Ｉ１が還流した状態いわゆるフリーホイール状態であるものとする。
【００４６】
そして、絶縁ゲート型バイポーラトランジスタＩＧＢＴ１の非導通状態から導通状態に遷移する際、リカバリ電流がダイオードＤ２に流れることになる。このリカバリ電流の電流変化率ｄＩ／ｄｔとインバータ回路内部の電極配線インダクタンスの大きさに比例したサージ電圧が絶縁ゲート型バイポーラトランジスタＩＧＢＴ２のコレクタ・エミッタ間あるいはダイオードＤ２のアノード・カソード間に発生することになる。なお、ダイオードＤ２のアノード・カソード間電圧あるいは絶縁ゲート型バイポーラトランジスタＩＧＢＴのコレクタ・エミッタ間電圧を電圧Ｖｃｅ２とする。
【００４７】
それゆえ、素子耐圧を越えるサージ電圧が印加された場合には素子が破壊される可能性があるため電流変化率ｄＩ／ｄｔを緩和することが考えられるが、上述したようにスイッチング損失は増大してしまうというトレードオフの関係にある。
【００４８】
図５は、絶縁ゲート型バイポーラトランジスタＩＧＢＴ１が非導通状態である場合に導通状態となる際のサージ電圧を抑制する場合について説明する図である。
【００４９】
図５を参照して、ここでは、時刻ｔ４において絶縁ゲート型バイポーラトランジスタＩＧＢＴ１が非導通状態から導通状態に遷移し始める。ここでは、絶縁ゲート型バイポーラトランジスタＩＧＢＴ１のコレクタ・エミッタ間電圧である電圧Ｖｃｅ１が変化し始める場合が示されている。また、これに伴い、絶縁ゲート型バイポーラトランジスタＩＧＢＴ２のコレクタ・エミッタ間電圧である電圧Ｖｃｅ２が変化し始める。
【００５０】
時刻ｔ５において、絶縁ゲート型バイポーラトランジスタＩＧＢＴ１のコレクタ電流およびダイオードＤ２の導通電流が変化し始める。時刻ｔ６において、絶縁ゲート型バイポーラトランジスタＩＧＢＴ１のコレクタ電流が最大になる。これに伴い、逆向きに流れるダイオードＤ２のリカバリ電流は最大となる。このリカバリ電流の電流変化率ｄＩ／ｄｔは、絶縁ゲート型バイポーラトランジスタＩＧＢＴ１が導通状態となる際の導通電流の電流変化率ｄＩ／ｄｔに比例する。図５においては、点線で囲まれる領域において絶縁ゲート型バイポーラトランジスタＩＧＢＴ１のコレクタ電流の傾きすなわち電流変化率ｄＩ／ｄｔおよびダイオードＤ２に流れるリカバリ電流の傾きすなわち電流変化率ｄＩ／ｄｔが示されている。このリカバリ電流の傾きすなわち電流変化率ｄＩ／ｄｔに依存してダイオードＤ２のアノード・カソード間あるいは絶縁ゲート型バイポーラトランジスタＩＧＢＴ２にサージ電圧が発生する。本例においては、時刻ｔ７において、サージ電圧のピーク値となっている場合が示されている。本実施の形態２に従う方式においては、絶縁ゲート型バイポーラトランジスタＩＧＢＴ１がオンする時間（オン時間）内にＭＯＳトランジスタＦＥＴ２を一時的に導通させる。例えばＭＯＳトランジスタＦＥＴ２を一時的に導通させるために極小パルスをＭＯＳトランジスタＦＥＴ２のゲートに供給することができる。なお、絶縁ゲート型バイポーラトランジスタＩＧＢＴ１がオンする時間（非導通状態から導通状態に移行する期間）とは、絶縁ゲート型バイポーラトランジスタＩＧＢＴ１を流れる電流Ｉ１が上昇を始めてから電流値がある一定のレベルである平衡状態に遷移する時刻ｔ８までの時間（時刻ｔ５〜時刻ｔ８）に設定される。一例として、絶縁ゲート型バイポーラトランジスタＩＧＢＴ１のオン時間として０．２〜３μｓに設定することができる。また、一例として、極小パルスのパルス時間を絶縁ゲート型バイポーラトランジスタＩＧＢＴ１のオフ時間の２０％程度（０．０４〜０．６）に設定することが可能である。
【００５１】
絶縁ゲート型バイポーラトランジスタＩＧＢＴ１のオン時間（時刻ｔ５〜時刻ｔ８）にＭＯＳトランジスタＦＥＴ２を一時的に導通させるとリカバリ電流の一部の電流をＭＯＳＦＥＴ２にバイパスさせることができる。そうすると、絶縁ゲート型バイポーラトランジスタＩＧＢＴ１のコレクタ電流の電流変化率ｄＩ／ｄｔが緩和されるためダイオードＤ２あるいは絶縁ゲート型バイポーラトランジスタＩＧＢＴ２に印加されるサージ電圧が抑制される。ここでは、ＭＯＳトランジスタＦＥＴ２が導通することによりリカバリ電流の２０％〜３０％の電流がドレイン電流として流れる場合が示されている。
【００５２】
当該方式により、ＭＯＳトランジスタＦＥＴ１，ＦＥＴ２を設けない従来の構成においては、サージ電圧を抑制することが十分にできずに素子を破壊してしまう可能性があったが本願方式によりサージ電圧を十分に抑制することができる。
【００５３】
また、絶縁ゲート型バイポーラトランジスタＩＧＢＴ１自体の動作には変更はなく、通常どおり動作するためスイッチング損失はほとんど増加しない。また、ＭＯＳトランジスタＦＥＴ２については、高電圧が印加されることになるが、極小パルスにより導通時間が極めて短いためリカバリ電流をバイパスさせる通過電流量も小さいためＭＯＳトランジスタＦＥＴ２自身のスイッチング損失は小さく抑えることができる。また、絶縁ゲート型バイポーラトランジスタＩＧＢＴ１が導通し、ＭＯＳトランジスタＦＥＴ２が導通するため上アームと下アームが短絡される上下アーム短絡を引き起こす可能性があるがＭＯＳトランジスタＦＥＴ２が導通する時間（極小パルスの「Ｈ」レベルの期間が０．０４〜０．６μｓｅｃ）は、極めて短い期間であるため上下アーム短絡を引き起こすことなくサージ電圧のみを低減することが可能である。
【００５４】
また、ＭＯＳトランジスタＦＥＴ１，ＦＥＴ２を高耐圧小電流容量に設計することによりさらにＦＥＴ２自身のスイッチング損失を小さく抑えることが可能である。例えば、絶縁ゲート型バイポーラトランジスタＩＧＢＴ１に対して１／１０倍の電流を駆動するように設計することも可能である。これにより、ＭＯＳトランジスタＦＥＴ１，ＦＥＴ２の大きさも小さくすることができるため回路を小型化することができる。
【００５５】
なお、ＭＯＳトランジスタＦＥＴ２は、ユニポーラ素子であるため残存キャリアのライフタイムの影響を受けないため絶縁ゲート型バイポーラトランジスタＩＧＢＴ１と比較してスイッチング時の制御性に優れるという利点がある。一方、導通時においては、高電流を通過させると絶縁ゲート型バイポーラトランジスタＩＧＢＴ１よりもスイッチング損失が大きくなる可能性があるが、ＭＯＳトランジスタＦＥＴ２を通過する電流は小さいためスイッチング損失をほとんど考慮しなくても良い。
【００５６】
（実施の形態２の変形例）
図６は、本発明の実施の形態２の変形例に従うインバータ装置２０の回路構成図である。
【００５７】
図６を参照して、本発明の実施の形態２の変形例に従うインバータ装置２０は、インバータ装置１と比較して、ＭＯＳトランジスタＦＥＴ２を駆動する極小パルスを生成する信号生成回路をさらに設けた点が異なる。
【００５８】
具体的には、ＭＯＳトランジスタＦＥＴ２のゲートに極小パルスを生成するワンショットトリガパルス発生器１５＃と、比較器ＣＯＭＰ＃と、ツェナーダイオードＺＤ２と、抵抗Ｒ３，Ｒ４をさらに設けた点が異なる。
【００５９】
ツェナーダイオードＺＤ２は、カソード側が出力ノードＮ０と電気的に結合される。また、アノード側は抵抗Ｒ３，Ｒ４を介して接地電圧ＧＮＤと電気的に結合される。
【００６０】
抵抗Ｒ３，Ｒ４はツェナーダイオードＺＤ２と接地電圧ＧＮＤとの間に直列に接続され、その接続ノードが比較器ＣＯＭＰ＃の一方端子と電気的に結合される。比較器ＣＯＭＰ＃の他方端子には基準電圧Ｖｒｅｆ２が入力され、比較器ＣＯＭＰ＃は、基準電圧Ｖｒｅｆ２と抵抗Ｒ３，Ｒ４の接続ノードに生成される電圧との比較に基づいて比較結果をワンショットトリガパルス発生器１５＃に出力する。
【００６１】
ワンショットトリガパルス発生器１５＃は、比較器ＣＯＭＰ＃からの比較結果例えば「Ｈ」レベルの信号に応答してワンショットパルス信号（極小パルス）をＭＯＳトランジスタＦＥＴ２に出力する。
【００６２】
具体的な動作について説明する。
絶縁ゲート型バイポーラトランジスタＩＧＢＴ１が非導通状態から導通状態に遷移し始める際、上述したようにダイオードＤ２あるいは絶縁ゲート型バイポーラトランジスタＩＧＢＴ２のコレクタ・エミッタ間の電圧Ｖｃｅ２が変化し始め、リカバリ電流の電流変化率ｄＩ／ｄｔに依存してサージ電圧が生じる。このサージ電圧がツェナーダイオードＺＤ２のツェナー電圧を越えて、抵抗Ｒ３，Ｒ４に電圧が印加されることになる。そして、抵抗Ｒ３，Ｒ４の抵抗分割に従う電圧が接続ノードに生成される。比較器ＣＯＭＰ＃は、抵抗分割に従う接続ノードに生成された電圧と、基準電圧Ｖｒｅｆ２とを比較して、基準電圧Ｖｒｅｆ以上の電圧が接続ノードに生成された場合に「Ｈ」レベルの比較結果をワンショットトリガパルス発生器１５＃に出力する。
【００６３】
ワンショットトリガパルス発生器１５＃は、比較器ＣＯＭＰ＃からの比較結果（「Ｈ」レベル）の信号を受けて、極小パルス（「Ｈ」レベルの期間が０．０４〜０．６μｓｅｃ）を１回のみ出力する。これをＭＯＳトランジスタＦＥＴ２が受けて、絶縁ゲート型バイポーラトランジスタＩＧＢＴ１のオン期間にＭＯＳトランジスタＦＥＴ２を一時的に導通させてリカバリ電流の一部の電流をＭＯＳトランジスタＦＥＴ２にバイパスさせる。当該動作により実施の形態２で説明したようにサージ電圧を抑制することができる。
【００６４】
なお、この極小パルスの幅（「Ｈ」レベルの期間）については、絶縁ゲート型バイポーラトランジスタＩＧＢＴ１のオン期間内に設定され、インバータ装置の特性に従って最適な範囲に設定することができる。例えば、絶縁ゲート型バイポーラトランジスタＩＧＢＴ１のオン期間としては０．２μｓｅｃ〜３μｓｅｃ程度である。
【００６５】
一般的にサージ電圧の許容値は、素子定格耐圧以内に設定されているため、ツェナーダイオードＺＤ２のツェナー電圧を絶縁ゲート型バイポーラトランジスタＩＧＢＴ２あるいはダイオードＤ２の素子定格耐圧以上に設定することにより、高負荷の高電流遮断時に発生するサージ電圧のみを抑制することができるためサージ電圧のあまり発生しない低負荷の低電流時にはＭＯＳトランジスタＦＥＴ２を動作しないように設定することが可能である。これにより、ＭＯＳトランジスタＦＥＴ２の無駄な動作に従う発熱およびスイッチング損失を抑制することができる。
【００６６】
なお、上記においては、絶縁ゲート型バイポーラトランジスタＩＧＢＴ１の非導通状態から導通状態に遷移する際に生じるサージ電圧すなわちリカバリサージ電圧を抑制する方式について説明したが、負荷Ｌ１が電源Ｖ１と接続されている場合の絶縁ゲート型バイポーラトランジスタＩＧＢＴ２のスイッチング動作についても同様であり、同様の方式を適用することにより絶縁ゲート型バイポーラトランジスタＩＧＢＴ２の非導通状態から導通状態に遷移する際に生じるサージ電圧を抑制することも可能である。
【００６７】
本実施の形態においては、ハーフブリッジ回路を用いたインバータ装置を例に挙げて説明したが、ハーフブリッジ回路に限られずフルブリッジ回路にも適用可能でありＩＧＢＴをスイッチング素子とした半導体装置（ＩＰＭ）（Inteligent Power Module）に対して同様に適用可能である。
【００６８】
また、実施の形態１および２ならびにこれらの変形例を適宜組み合わせて用いることも当然に可能である。
【００６９】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【００７０】
【図１】本発明の実施の形態１に従うインバータ装置１の回路構成図である。
【図２】絶縁ゲート型バイポーラトランジスタＩＧＢＴ１が導通している場合に非導通となる際のサージ電圧を抑制する場合について説明する図である。
【図３】本発明の実施の形態１の変形例に従うインバータ装置１０の回路構成図である。
【図４】本発明の実施の形態２に従うインバータ装置の回路構成図である。
【図５】絶縁ゲート型バイポーラトランジスタＩＧＢＴ１が非導通状態である場合に導通状態となる際のサージ電圧を抑制する場合について説明する図である。
【図６】本発明の実施の形態２の変形例に従うインバータ装置２０の回路構成図である。
【符号の説明】
【００７１】
１，１０，２０  インバータ装置、１５，１５＃  ワンショットトリガパルス発生器、ＣＯＭＰ，ＣＯＭＰ＃  比較器、Ｄ１，Ｄ２  ダイオード、ＦＥＴ１，ＦＥＴ２  ＭＯＳトランジスタ、ＩＧＢＴ１，ＩＧＢＴ２  絶縁ゲート型バイポーラトランジスタ、ＺＤ１，ＺＤ２  ツェナーダイオード。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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