(57)【要約】【課題】占有面積を小さくでき、半導体チップの大型化を防止する。【解決手段】複数の演算器１２４-1〜１２４-Nからの差分絶対値の夫々を、半導体メモリ１２６の複数の記憶領域１２６-1〜１２６-Nに記憶されていた記憶データの夫々に、複数の加算器１２５-1〜１２５-Nを用いて足し込み、その足し込みデータの夫々を半導体メモリ１２６の複数の記憶領域１２６-1〜１２６-Nに記憶することを、例えばブロックの画素分だけ繰り返し行う。これにより、半導体メモリの複数の記憶領域１２６-1〜１２６-Nに、参照ブロックに対応した複数の候補ブロックの夫々に対する相関値（差分絶対値和）を得る。この複数の候補ブロックの夫々に対応した相関値に基づいて、相関値テーブル評価器１２７により、参照ブロックに対応した動きベクトルを検出する。従来のように記憶素子としてレジスタを用いるものでなく、占有面積を小さくできる。【選択図】図６
2008159240.tif 000002
【特許請求の範囲】
【請求項１】
データを入力する入力手段と、
複数の記憶領域と、
上記記憶領域に記憶されているデータを読み出し、読み出したデータと上記入力手段により入力されるデータを用いて所定の演算を行ったデータを上記記憶領域に書き戻す演算手段と、
上記記憶領域に記憶されているデータを読み出すための読み出し手段とを備え、
少なくとも上記記憶領域及び上記演算手段は、半導体チップ上に一体化されて形成されていることを特徴とする半導体メモリ。
【請求項２】
上記複数の記憶領域は、マトリックス状に配されるメモリセルからなり、
上記演算手段は、ビット単位の演算を行う複数の演算部からなり、
上記複数の演算部は、
上記メモリセルのカラムのピッチに揃えて配されていることを特徴とする請求項１に記載の半導体メモリ。
【請求項３】
上記複数の演算部は、加算、減算、乗算、及び除算のうち少なくとも１つの演算を行うことを特徴とする請求項２に記載の半導体メモリ。
【請求項４】
上記記憶領域をクリアするためのデータを生成し、該データによって上記記憶領域をクリアする手段をさらに備える
ことを特徴とする請求項１に記載の半導体メモリ。
【請求項５】
上記記憶領域をプリセットするためのデータを生成し、該データによって上記記憶領域をプリセットする手段をさらに備える
ことを特徴とする請求項１に記載の半導体メモリ。
【請求項６】
上記演算手段を構成する複数の加算部による演算結果がオーバフローとなる場合、上記複数の加算部に対応した上記記憶領域の所定領域に最大値をセットする手段をさらに備えることを特徴とする請求項１に記載の半導体メモリ。
【請求項７】
信号を処理する装置であって、
上記信号を入力する入力手段と、複数の記憶領域と、上記記憶領域に記憶されている信号を読み出し、読み出した信号と上記入力手段により入力される信号を用いて所定の演算を行った信号を上記記憶領域に書き戻す演算手段と、上記記憶領域に記憶されている信号を読み出すための読み出し手段とを有し、少なくとも上記記憶領域及び上記演算手段が、半導体チップ上に一体化されて形成された半導体メモリを備えることを特徴とする信号処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、動きベクトル検出回路に適用可能な半導体メモリ及び信号処理装置に関する。詳しくは、半導体メモリが、複数の記憶領域と、該当する記憶領域から読み出したデータと入力されるデータとを用いて演算を行ったデータを当該記憶領域に書き戻す演算手段とを備え、少なくともこの記憶領域及び演算手段が、半導体チップ上に一体化されて形成されていることにより、半導体チップの大型化を防止できるようにしたものである。
【背景技術】
【０００２】
画像処理においては、動きベクトル検出は重要な要素の一つであり、その代表的な方法としてブロックマッチング法がある。これは、あるフレームの一部を構成するある画素ブロック（参照ブロック）について、時間の異なるフレームにおける様々な位置での同一形状画素ブロック（候補ブロック）との相関を評価し、その中で相関が最も高い候補ブロックとの間の相対的な位置ずれを、その参照ブロックにおける動きベクトルとみなすものである。
【０００３】
ここで、候補ブロックを想定する領域が探索範囲である。相関の評価には、参照ブロックと候補ブロックとの対応する各画素間の画素データの差分絶対値のブロック内各画素についての総和、すなわち差分絶対値和が用いられることが多い。１個の参照ブロックにつき探索範囲内の画素数分の差分絶対値和（相関値）が得られるが、これが相関値テーブルである。この相関値テーブルの中で最も差分絶対値和の小さい、すなわち相関の高いところが、画素を単位とした動きベクトルと見なされる。また実際には、この処理は演算負荷の非常に重いものであり、ブロックの形状や大きさ、あるいは演算に使用する画素位置などについて、様々な工夫が行われている。
【０００４】
例えば、特許文献１に記載の多ポートメモリ装置によれば、ブロックマッチングにおいて探索用のメモリの画素群をセットするシフトレジスタを備え、こられのシフトレジスタから画素データを同時に並列して読み出して、当該画素データをＰＥアレイに出力するようにした技術的思想である。これにより、１個の探索用のメモリから複数の画素データを関連のないアドレスから同時に読み出してＰＥアレイに出力できるようになる。
【０００５】
【特許文献１】特開２０００−２４２５５４号公報（第８頁、図１及び図７）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところで、従来のブロックマッチングには、差分絶対値演算器と記憶素子としての複数のレジスタとを組み合わせた、あるいはさらに加算器をも組み合わせたＰＥ(Processing Element)が多く用いられている。アレイ配置したＰＥ間に並列かつパイプライン的にデータを流すことで、複数の差分絶対値和を並列に演算し、または差分絶対値を得た後に加算器によって総和をし、差分絶対値和（相関値）の集まり、すなわち相関値テーブルを生成するのである。
【０００７】
この場合、特許文献１の図７に示すように記憶素子としてレジスタを用いるためにその構成素子数が多く占有面積が広くなり、さらに各ＰＥに複数個（例えば２〜３個）のレジスタがあるのでＰＥ全体としても占有面積が広くなる。そのため、半導体チップが大型化するといった問題点があった。
【０００８】
そこで、この発明では、半導体チップの大型化を防止し得る半導体メモリ及び信号処理装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
この発明に係る半導体メモリは、データを入力する入力手段と、複数の記憶領域と、上記記憶領域に記憶されているデータを読み出し、読み出したデータと上記入力手段により入力されるデータを用いて所定の演算を行ったデータを上記記憶領域に書き戻す演算手段と、上記記憶領域に記憶されているデータを読み出すための読み出し手段とを備え、少なくとも上記記憶領域及び上記演算手段は、半導体チップ上に一体化されて形成されていることを特徴とするものである。
【００１０】
この発明に係る半導体メモリによれば、半導体チップ上に一体化されて形成された記憶領域及び演算手段を有している。例えば、この記憶領域はマトリックス状に配されるメモリセルからなり、演算手段はビット単位の演算を行う複数の演算部からなる。この場合、複数の演算部は、上記メモリセルのカラムのピッチに揃えて配されている。これにより、従来のように記憶素子としてレジスタを用いるものに比べて占有面積を小さくでき、半導体チップの大型化を防止することができる。
【００１１】
この発明に係る信号処理装置は、信号を処理する装置であって、上記信号を入力する入力手段と、複数の記憶領域と、上記記憶領域に記憶されている信号を読み出し、読み出した信号と上記入力手段により入力される信号を用いて所定の演算を行った信号を上記記憶領域に書き戻す演算手段と、上記記憶領域に記憶されている信号を読み出すための読み出し手段とを有し、少なくとも上記記憶領域及び上記演算手段が、半導体チップ上に一体化されて形成された半導体メモリを備えることを特徴とするものである。
【００１２】
この発明に係る信号処理装置によれば、記憶領域及び演算手段が半導体チップ上に一体化されて形成された半導体メモリを備えているので、当該装置に用いる半導体チップの大型化を防止することができる。
【発明の効果】
【００１３】
この発明によれば、半導体メモリが、複数の記憶領域と、該当する記憶領域から読み出したデータと入力されるデータとを用いて演算を行ったデータを当該記憶領域に書き戻す演算手段とを備え、少なくともこの記憶領域及び演算手段が、半導体チップ上に一体化されて形成されている。この構成によって、従来のように記憶素子としてレジスタを用いるものに比べて、占有面積を小さくでき、半導体チップの大型化を防止することができる。
【００１４】
また、この発明によれば、演算手段を構成するビット単位の複数の演算部が、半導体メモリを構成するマトリックス状に配されたメモリセルのカラムのピッチに揃えて配されるものであり、演算部からメモリセルへの足し込みデータの供給及びメモリセルから演算部への記憶データの供給を効率的に行うことができる。
【００１５】
また、この発明によれば、記憶領域をクリアまたはプリセットするためのデータを生成し、このデータによって記憶領域をクリアまたはプリセットすることで、外部からクリアまたはプリセットするためのデータを入力することなく、半導体メモリを容易にクリアまたはプリセットすることができ、またプリセットするためのデータを工夫することで、例えば平坦な絵柄の部分においては（０，０）等の特定の動きベクトルが検出されやすくできる。
【００１６】
また、この発明によれば、演算手段を構成する複数の加算部による演算結果がオーバフローとなる場合、複数の加算部に対応した記憶領域の所定領域に最大値をセットするものであり、この記憶領域の所定領域に誤った小さな値が相関値として記憶される、動きベクトルの検出誤りを生じることを防止できる。
【発明を実施するための最良の形態】
【００１７】
以下、図面を参照しながら、この発明の実施の形態について説明する。
【００１８】
図１は、実施の形態としての動き補償予測符号化装置１００の構成を示している。
【００１９】
この符号化装置１００は、画像データ（動画像を構成するフレームデータ）Ｄｉを入力する入力端子１０１と、この入力端子１０１に供給される画像データＤｉと後述する動き補償回路１１０から供給される予測画像データとの差分を演算する減算器１０２と、この減算器１０２で得られる差分データに対してＤＣＴ（離散コサイン変換）を行うＤＣＴ回路１０３と、このＤＣＴ回路１０３で得られるＤＣＴ係数に対して量子化を行う量子化回路１０４と、この量子化回路１０４で得られた符号化データＤｏを出力する出力端子１０５とを有している。
【００２０】
また、符号化装置１００は、量子化回路１０４で得られた符号化データＤｏに対して逆量子化を行う逆量子化回路１０６と、この逆量子化回路１０６の出力データに対して逆ＤＣＴを行って差分データを得る逆ＤＣＴ回路１０７と、この逆ＤＣＴ回路１０７で得られる差分データと動き補償回路１１０で得られる予測画像データとを加算して元の画像データを復元する加算器１０８と、この加算器１０８で復元された画像データを記憶するフレームメモリ１０９とを有している。
【００２１】
また、符号化装置１００は、フレームメモリ１０９に記憶された画像データを読み込み、後述する動きベクトル検出回路１１１からの動きベクトルＭＶに基づいて動き補償をした後、上述したように減算器１０２及び加算器１０８に予測画像データとして供給する動き補償回路１１０と、入力端子１０１に供給される画像データＤｉの動きベクトルＭＶを検出して動き補償回路１１０に供給する動きベクトル検出回路１１１とを有している。
【００２２】
図１に示す動き補償予測符号化装置１００の動作を説明する。
【００２３】
入力端子１０１に入力される画像データＤｉは、減算器１０２及び動きベクトル検出回路１１１に供給される。減算器１０２では、この画像データＤｉと動き補償回路１１０から供給される予測画像データとの差分が演算される。
【００２４】
減算器１０２で得られる差分データはＤＣＴ回路１０３に供給されて離散コサイン変換される。このＤＣＴ回路１０３で得られるＤＣＴ係数は量子化回路１０４に供給されて量子化される。そして、この量子化回路１０４で得られた符号化データＤｏが出力端子１０５に出力される。
【００２５】
また、量子化回路１０４で得られた符号化データＤｏが逆量子化回路１０６に供給されて逆量子化され、さらにこの逆量子化回路１０６の出力データが逆ＤＣＴ回路１０７に供給されて逆ＤＣＴされ、差分データが復元される。この差分データと動き補償回路１１０からの予測データとが加算器１０８で加算されて元の画像データが復元され、この復元された画像データがフレームメモリ１０９に記憶される。
【００２６】
動き補償回路１１０では、あるフレームにおいては、その前のフレームにフレームメモリ１０９に記憶された画像データの読み込みが行われて、動きベクトル検出回路１１１からの動きベクトルＭＶに基づいて動き補償されて、予測画像データが得られる。この予測画像データは、上述したように、差分データを得るために減算器１０２に供給されると共に、画像データを復元するために加算器１０８に供給される。
【００２７】
次に、動きベクトル検出回路１１１の詳細を説明する。
【００２８】
この動きベクトル検出回路１１１では、ブロックマッチング法により動きベクトルが検出される。これは、図２に示すように、探索フレームの候補ブロックを所定の探索範囲内で移動し、参照フレームの参照ブロックと最も合致している候補ブロックを検出することにより、動きベクトルを求めるものである。
【００２９】
ブロックマッチング法では、図３Ａに示すように、１枚の画像、例えば水平Ｈ画素、垂直Ｖラインの１フレームの画像が図３Ｂに示すように、Ｐ画素×Ｑラインのブロックに細分化される。図３Ｂの例では、Ｐ＝５、Ｑ＝５の例である。ｃがブロックの中心画素位置である。
【００３０】
図４Ａ〜Ｃは、ｃを中心画素とする参照ブロックとｃ´を中心とする候補ブロックの位置関係を示している。ｃを中心画素とする参照ブロックは、参照フレームの注目しているある参照ブロックであり、それと一致する探索フレームの候補ブロックが探索フレームにおいてｃ´を中心とするブロックの位置にあるものとしている。ブロックマッチング法では、探索範囲内において、参照ブロックと最も合致する候補ブロックを見出すことによって、動きベクトルを検出する。
【００３１】
図４Ａの場合では、水平方向に＋１画素、垂直方向に＋１ライン、すなわち、（＋１，＋１）の動きベクトルが検出される。図４Ｂでは、（＋３，＋３）の動きベクトルＭＶが検出され、図４Ｃでは、（＋２，−１）の動きベクトルが検出される。動きベクトルは、参照フレームの参照ブロック毎に求められる。
【００３２】
動きベクトルを探索する範囲を水平方向で±Ｓ画素、垂直方向で±Ｔラインとすると、参照ブロックは、その中心ｃに対して、水平に±Ｓ、垂直に±Ｔずれたところに中心ｃ´を有する候補ブロックと比較される必要がある。
【００３３】
図５は、参照フレームのある参照ブロックの中心ｃの位置をＲとする時に、比較すべき探索フレームの（２Ｓ＋１）×（２Ｔ＋１）個の候補ブロックとの比較が必要なことを示している。すなわち、この図５のます目の位置にｃ´が存在する候補ブロックの全てが比較対象である。図５は、Ｓ＝４，Ｔ＝３とした例である。
【００３４】
探索範囲内の比較で得られた評価値（すなわち、フレーム差の絶対値和、このフレーム差の二乗和、あるいはフレーム差の絶対値のｎ乗和等）の中で、最小値を検出することによって、動きベクトルが検出される。図５の探索範囲は、候補ブロックの中心が位置する領域であり、候補ブロックの全体が含まれる探索範囲の大きさは、（２Ｓ＋Ｐ）×（２Ｔ＋Ｑ）となる。
【００３５】
図６は、動きベクトル検出回路１１１の構成を示している。
【００３６】
この動きベクトル検出回路１１１は、回路全体の動作を制御するコントローラ１２１と、参照フレームの画像データＤｉが入力される入力端子１２２と、この画像データＤｉを探索フレームの画像データとして蓄積するフレームメモリ１２３とを有している。フレームメモリ１２３の書き込み、読み出し等の動作は、コントローラ１２１によって制御される。
【００３７】
また、動きベクトル検出回路１１１は、複数の差分絶対値演算器１２４-1〜１２４-Nを有している。ここで、Ｎは、ある参照ブロック内の１個の参照画素に対する探索範囲に存在する複数の候補ブロックの個数である。複数の演算器１２４-1〜１２４-Nは、入力端子１２２に入力される画像データＤｉを構成する画素データを、参照ブロックの画素データＤｒとして共通に入力すると共に、また当該参照ブロックに対する探索範囲に存在する複数の候補ブロックの画素データＤｃ-1〜Ｄｃ-Nをそれぞれ入力し、参照ブロックの画素データと候補ブロックの画素データとの差分絶対値を演算するものである。
【００３８】
この場合、演算器１２４-1〜１２４-Nにおいては、図７に示すように、１個の参照画素とＮ個の探索範囲画素との１対Ｎのマッチング演算が行われる。ここで、参照ブロック内における参照画素の位置に応じて、この参照画素に対する探索範囲画素の位置が変化する。例えば、ハッチングして示した位置は、参照ブロックの左上の１個の画素に対するＮ個の探索範囲画素の位置を示している。
【００３９】
また、動きベクトル検出回路１１１は、複数の加算器１２５-1〜１２５-Nと、複数の記憶領域１２６-1〜１２６-Nを有する相関値テーブル生成用の半導体メモリ１２６とを有している。複数の加算器１２５-1〜１２５-Nは、複数の演算器１２４-1〜１２４-Nで演算されて得られた差分絶対値をそれぞれ入力すると共に、半導体メモリ１２６の複数の記憶領域１２６-1〜１２６-Nに記憶されていた記憶データのそれぞれを入力し、差分絶対値を記憶データに足し込むものである。
【００４０】
このように、複数の加算器１２５-1〜１２５-Nで得られた足し込みデータのそれぞれは、半導体メモリ１２６の複数の記憶領域１２６-1〜１２６-Nに記憶データとして書き戻される。半導体メモリ１２６の書き込み、読み出しの動作は、コントローラ１２１によって制御される。
【００４１】
コントローラ１２１は、参照フレームの各参照ブロックについて、複数の差分絶対値演算器１２４-1〜１２４-Nにおける差分絶対値の演算、複数の加算器１２５-1〜１２５-Nにおける足し込みの演算、半導体メモリ１２６の複数の記憶領域１２６-1〜１２６-Nへの足し込みデータの書き戻しを、ブロック内画素分だけ行い、半導体メモリ１２６の複数の記憶領域１２６-1〜１２６-Nに、各参照ブロックに対する探索範囲に存在する複数の候補ブロックのそれぞれに対応した相関値が得られるように制御する。
【００４２】
なお、入力端子１２２に入力される画像データＤｉは各ラインの画素データが連続したものとなっている。そのため、演算器１２４-1〜１２４-Nに入力される参照ブロックの画素データＤｒは、参照ブロック毎に連続したものではなく、複数の参照ブロックの画素データが所定数ずつ連続したものとなっている。例えば、参照ブロックが、図３Ｂに示すようにＰ画素×Ｑラインで構成される場合には、あるラインの画素データは、Ｐ画素毎に異なった参照ブロックを構成している。また、ある参照ブロックに着目すると、当該参照ブロックの画素データは、Ｑラインの画素データが入力されてはじめて、全て入力されることとなる。
【００４３】
このように、演算器１２４-1〜１２４-Nに入力される参照ブロックの画素データＤｒは複数の参照ブロックの画素データが所定数ずつ連続したものとなっていることから、上述した複数の差分絶対値演算器１２４-1〜１２４-Nにおける差分絶対値の演算、複数の加算器１２５-1〜１２５-Nにおける足し込みの演算、半導体メモリ１２６の複数の記憶領域１２６-1〜１２６-Nへの足し込みデータの書き戻しは、複数の参照ブロックに対応して、時分割的に行われる。そして、Ｑラインの画素データの入力毎に、新たな複数の参照ブロックの処理に移っていく。
【００４４】
また、動きベクトル検出回路１１１は、参照ブロック毎に、半導体メモリ１２６の複数の記憶領域１２６-1〜１２６-Nに得られた、参照ブロックに対する探索範囲に存在する複数の候補ブロックのそれぞれに対応した相関値（差分絶対値和）に基づいて、参照ブロックに対応した動きベクトルＭＶを検出する相関値テーブル評価器１２７と、この評価器１２７で検出された動きベクトルＭＶを出力する出力端子１２８とを有している。評価器１２７では、最小の相関値を発生する候補ブロックの位置を、動きベクトルＭＶとして検出する。
【００４５】
図６に示す動きベクトル検出回路１１１の動作を説明する。
【００４６】
入力端子１２２に入力される画像データＤｉは、参照ブロックの画素データＤｒとして、複数の差分絶対値演算器１２４-1〜１２４-Nに共通に入力される。また、入力端子１２２に入力される画像データＤｉはフレームメモリ１２３に供給され、探索フレームの画像データとして蓄積される。
【００４７】
また、フレームメモリ１２３から当該参照ブロックに対する探索範囲に存在する複数の候補ブロックの画素データＤｃ-1〜Ｄｃ-Nが複数の差分絶対値演算器１２４-1〜１２４-Nにそれぞれ入力される。この候補ブロックの画素データＤｃ-1〜Ｄｃ-Nは、それぞれ参照ブロックの画素データＤｒに対応した画素位置のものとされる。演算器１２４-1〜１２４-Nでは、画素データＤｒと画素データＤｃ-1〜Ｄｃ-Nとの差分絶対値がそれぞれ演算される。
【００４８】
また、複数の演算器１２４-1〜１２４-Nで演算されて得られた差分絶対値はそれぞれ複数の加算器１２５-1〜１２５-Nに入力される。また、この複数の加算器１２５-1〜１２５-Nには、半導体メモリ１２６の複数の記憶領域１２６-1〜１２６-Nに記憶されていた記憶データがそれぞれ入力される。後述するように、複数の記憶領域１２６-1〜１２６-Nのそれぞれは複数の参照ブロック分の記憶部からなっている。上述したように複数の加算器１２５-1〜１２５-Nに入力される記憶データは、画素データＤｒが含まれる参照ブロックに対応した記憶部より読み出される。
【００４９】
複数の加算器１２５-1〜１２５-Nでは、それぞれ記憶データに差分絶対値が足し込まれる。そして、このように複数の加算器１２５-1〜１２５-Nで得られた足し込みデータのそれぞれは、半導体メモリ１２６の複数の記憶領域１２６-1〜１２６-Nに記憶データとして書き戻される。この場合、画素データＤｒが含まれる参照ブロックに対応した記憶部に書き戻される。
【００５０】
上述した複数の差分絶対値演算器１２４-1〜１２４-Nにおける差分絶対値の演算、複数の加算器１２５-1〜１２５-Nにおける足し込みの演算、半導体メモリ１２６の複数の記憶領域１２６-1〜１２６-Nへの足し込みデータの書き戻しは、参照フレームの各参照ブロックについて、ブロック内画素分だけ行われる。これにより、半導体メモリ１２６の複数の記憶領域１２６-1〜１２６-Nに、各参照ブロックについて、参照ブロックに対する探索範囲に存在する複数の候補ブロックのそれぞれに対応した相関値（差分絶対値和）が得られる。相関値テーブル評価器１２７は、半導体メモリ１２６の複数の記憶領域１２６-1〜１２６-Nに得られた、各参照ブロックに対する探索範囲に存在する複数の候補ブロックのそれぞれに対応した相関値は、順次読み出されて相関値テーブル評価器１２７に供給される。評価器１２７では、各参照ブロックについて、最小の相関値を発生する候補ブロックの位置が、動きベクトルＭＶとして検出される。このように、評価器１２７で検出された各参照ブロックにおける動きベクトルＭＶは順次出力端子１２８に出力される。
【００５１】
なお、本実施の形態において、複数の加算器１２５-1〜１２５-Nと半導体メモリ１２６は一体化されており、複数の加算器１２５-1〜１２５-Nを構成するそれぞれのビット単位の複数の加算部は、半導体メモリ１２６のカラムのピッチに揃えて配されている。
【００５２】
図８は、加算器１２５-1及びそれに対応した半導体メモリ１２６の記憶領域１２６-1の部分の詳細構成を示したものである。なお、説明は省略するが、加算器１２５-2〜１２５-N及びそれに対応した半導体メモリ１２６の記憶領域１２６-2〜１２６-Nの部分についても同様に構成されている。
【００５３】
図８において、記憶領域１２６-1には、カラム方向にｎ個、ロウ方向にＸ＋１個のメモリセル(Memory Cell)１３０がマトリックス状に配されている。この場合、カラム方向に延びる各行のｎ個のメモリセル１３０によって、それぞれ１参照ブロック分の記憶部が構成されている。
【００５４】
図９は、メモリセル１３０の構成例を示している。このメモリセル１３０は、書き込み及び読み出し用の第１のポートと読み出し専用の第２のポートとを有する２ポート構成のものである。
【００５５】
負荷素子であるＰ型ＭＯＳトランジスタＱ１とＮ型ＭＯＳトランジスタＱ３とが電源と接地との間に直列に接続されてＣＭＯＳインバータ１１が形成されていると共に、負荷素子であるＰ型ＭＯＳトランジスタＱ２とＮ型ＭＯＳトランジスタＱ４とが電源と接地との間に直列に接続されてＣＭＯＳインバータ１２が形成されている。そして、これらＣＭＯＳインバータ１１，１２の各出力、すなわち記憶ノードＮ１，Ｎ２の各電位が互いに他のＣＭＯＳインバータ１２，１１の入力、すなわちＮ型ＭＯＳトランジスタＱ４，Ｑ３の各ゲート入力となっている。
【００５６】
ＣＭＯＳインバータ１１の記憶ノードＮ１は、ゲートが端子１３に接続されたアクセストランジスタＱ５を介して端子１４に接続される。一方、ＣＭＯＳインバータ１２の記憶ノードＮ２は、ゲートが端子１３に接続されたアクセストランジスタＱ６を介して端子１５に接続される。端子１３にはワード線ＷＬが接続され、端子１４にはビット線ＢＬが接続され、端子１５にはビット線/ＢＬ（/ＢＬはＢＬバーを表している）が接続される。
【００５７】
また、Ｎ型ＭＯＳトランジスタＱ７，Ｑ８が直列に接続され、その一端は接地され、その他端は端子１６に接続される。そして、トランジスタＱ７のゲートは記憶ノードＮ１に接続され、トランジスタＱ８のゲートは端子１７に接続される。端子１６には読み出し専用ビット線ＢＲＬが接続され、端子１７には読み出し専用ワード線ＷＲＬが接続される。
【００５８】
このようなメモリセル１３０において、一対のＣＭＯＳインバータ１１，１２で構成されるメモリセル部に“１”または“０”のデータが記憶される。そして、このメモリセル部とビット線ＢＬ，/ＢＬとの間で、アクセストランジスタＱ５，Ｑ６を介して、読み出し及び書き込みのデータ転送が行われる。また、メモリセル部と読み出し専用ビット線ＢＲＬとの間で、アクセストランジスタＱ８を介して読み出しのデータ転送が行われる。
【００５９】
なお、図９に示すメモリセル１３０の構成例は、ＳＲＡＭ(Static Random Access Memory)セルをベースとしたものであるが、他のメモリセル、例えばＤＲＡＭ(Dynamic Random Access Memory)、ＦｅＲＡＭ(Ferro-electric Random Access Memory)、ＭＲＡＭ(Magnetic Random Access Memory)等におけるメモリセルをベースにして構成してもよい。
【００６０】
図８に戻って、カラム方向に並ぶ各行のメモリセル１３０に沿って、ワード線ＷＬ0〜ＷＬX、及び読み出し専用ワード線ＷＲＬ0〜ＷＲＬXが配されている。上述したように、ワード線ＷＬ0〜ＷＬXはメモリセル１３０の端子１３に接続され、読み出し専用ワード線ＷＲＬ0〜ＷＲＬXはメモリセル１３０の端子１７に接続される。
【００６１】
また、ロウ方向に並ぶ各列のメモリセル１３０に沿って、ビット線ＢＬ0〜ＢＬn-1，/ＢＬ0〜/ＢＬn-1、及び読み出し専用ビット線ＢＲＬ0〜ＢＲＬn-1が配されている。上述したように、ビット線ＢＬ0〜ＢＬn-1はメモリセル１３０の端子１４に接続され、ビット線/ＢＬ0〜/ＢＬn-1はメモリセル１３０の端子１５に接続され、読み出し専用ビット線ＢＲＬ0〜ＢＲＬn-1はメモリセル１３０の端子１６に接続される。
【００６２】
なお、この読み出し専用ビット線ＢＲＬ0〜ＢＲＬn-1による読み出しモードに入る前には、ビット線ＢＲＬ0〜ＢＲＬn-1をプリチャージすることが必要となる。そのために、ビット線ＢＲＬ0はＰ型ＭＯＳトランジスタＱ４１を介して電源に接続される。そして、このトランジスタＱ４１のゲートには、プリチャージ制御信号/φRPC（/φRPCはφRPCバーを表しており、プリチャージ制御信号φRPCが反転されたものである）が入力される。ビット線ＢＲＬ1〜ＢＲＬn-1に関しても同様に構成されている。
【００６３】
また、メモリ領域１２６-1のロウ方向に並ぶ各列のメモリセル１３０にそれぞれ対応して、センスアンプＳＡ0〜ＳＡn-1が配されている。各センスアンプＳＡ0〜ＳＡn-1は、それぞれビット線ＢＬ0〜ＢＬn-1，/ＢＬ0〜/ＢＬn-1に接続されている。これにより、記憶領域１２６-1のロウ方向に並ぶ各列のメモリセル１３０から、ビット線対ＢＬ0，/ＢＬ0〜ＢＬn-1，/ＢＬn-1及びセンスアンプＳＡ0〜ＳＡn-1を介して記憶データＭＤ0〜ＭＤn-1の読み出しが行われる。
【００６４】
ここで、センスアンプＳＡ0の部分の構成の詳細を説明する。
【００６５】
ビット線ＢＬ0は、Ｐ型ＭＯＳトランジスタＱ２１を介してＮ型ＭＯＳトランジスタＱ２２のゲートに接続される。また、ビット線/ＢＬ0は、Ｐ型ＭＯＳトランジスタＱ２３を介してＮ型ＭＯＳトランジスタＱ２４のゲートに接続される。そして、トランジスタＱ２２，Ｑ２４の互いのソースは接続され、その接続点はＮ型ＭＯＳトランジスタＱ２５を介して接地される。そして、トランジスタＱ２１，Ｑ２３のゲートには、読み出し制御信号/φR（/φRはφRバーを表しており、読み出し制御信号φRが反転されたものである）が入力され、トランジスタＱ２５のゲートには、イコライズ制御信号/φEQ（/φEQはφEQバーを表しており、イコライズ制御信号φEQが反転されたものである）が入力される。
【００６６】
また、トランジスタＱ２２のドレインはＰ型ＭＯＳトランジスタＱ２６，Ｑ２７の並列回路を介して電源に接続され、トランジスタＱ２４のドレインはＰ型ＭＯＳトランジスタＱ２８，Ｑ２９の並列回路を介して電源に接続される。そして、トランジスタＱ２２のドレインはトランジスタＱ２９のゲートに接続され、トランジスタＱ２４のドレインはトランジスタＱ２７のゲートに接続される。トランジスタＱ２６，Ｑ２８のゲートには、イコライズ制御信号/φEQが入力される。
【００６７】
なお、読み出しモードに入る前にはビット線対ＢＬ0，/ＢＬ0をイコライズ（プリチャージ）することが必要となる。そのために、ビット線ＢＬ0はＰ型ＭＯＳトランジスタＱ３１を介して電源に接続され、ビット線/ＢＬ0はＰ型ＭＯＳトランジスタＱ３２を介して電源に接続され、ビット線ＢＬ0，/ＢＬ0はＰ型ＭＯＳトランジスタＱ３３を介して接続される。そして、トランジスタＱ３１〜Ｑ３３のゲートには、イコライズ制御信号/φEQが入力される。
【００６８】
センスアンプＳＡ2〜ＳＡn-1の部分の構成も、上述したセンスアンプＳＡ0の部分の構成と同様とされる。
【００６９】
また、上述したように、カラム方向に延びる各行のｎ個のメモリセル１３０によって、それぞれ１つの参照ブロックの記憶部が構成されている。所定の記憶部にある参照ブロックの足し込みデータを順次書き込むことを開始する前に、この所定の記憶部を構成するメモリセル１３０の記憶データをクリアすることが必要となる。そのために、ビット線対ＢＬ0，/ＢＬ0〜ＢＬn-1，/ＢＬn-1のそれぞれに対応して、“０”のデータを生成し、このデータをメモリセル１３０に書き込みデータとして供給する構成を備えている。
【００７０】
すなわち、ビット線ＢＬ0はＮ型ＭＯＳトランジスタＱ５１を介して接地される。そして、このトランジスタＱ５１のゲートには、クリア制御信号φCLRが入力される。ビット線対ＢＬ1，/ＢＬ1〜ＢＬn-1，/ＢＬn-1の部分に関しても同様に構成されている。
【００７１】
また、加算器１２５-1はｎビットのそれぞれのビットの加算を行うためのｎ個の加算部１４０0〜１４０n-1からなっており、これらｎ個の加算部１４０0〜１４０n-1はメモリ領域１２６-1のカラムのピッチに揃えて配されている。
【００７２】
加算部１４０0〜１４０7のそれぞれのＡ側の入力端子には、差分絶対値演算器１２４-1からの８ビットの差分絶対値のビットデータＤ0〜Ｄ7が入力される。また、加算部１４０8〜１４０n-1のそれぞれのＡ側の入力端子は接地され、“０”が入力された状態とされる。一方、加算部１４０0〜１４０n-1のそれぞれのＢ側の入力端子には、これら加算部１４０0〜１４０n-1のそれぞれに対応して記憶領域１２６-1のロウ方向に並ぶメモリセル１３０から、ビット線対ＢＬ0，/ＢＬ0〜ＢＬn-1，/ＢＬn-1及びセンスアンプＳＡ0〜ＳＡn-1を介して読み出された記憶データＭＤ0〜ＭＤn-1がそれぞれ入力される。
【００７３】
加算部１４０0の非反転出力端子Ｓは、Ｎ型ＭＯＳトランジスタＱ１１のゲートに接続されている。そして、このトランジスタＱ１１のドレインは、加算部１４０0に対応してロウ方向に並ぶメモリセル１３０に接続されているビット線/ＢＬ0に接続される。一方、この加算部１４０0の反転出力端子/Ｓ（/ＳはＳバーを表している）は、Ｎ型ＭＯＳトランジスタＱ１２のゲートに接続される。そして、このトランジスタＱ１２のドレインは、加算部１４０0に対応してロウ方向に並ぶメモリセル１３０に接続されているビット線ＢＬ0に接続される。
【００７４】
トランジスタＱ１１，Ｑ１２の互いのソースは接続され、その接続点はＮ型ＭＯＳトランジスタＱ１３，Ｑ１４の直列回路を介して接地される。そして、トランジスタＱ１４のゲートには書き込み制御信号φWが入力され、トランジスタＱ１３のゲートには加算部１４０n-1のキャリ出力端子ＣOUTに得られるＭＳＢ(Most Significant Bit)のキャリ出力ＣMSBがインバータ１４１を介して入力される。
【００７５】
加算部１４０1〜１４０n-1の出力端子Ｓ，/Ｓ側の構成も、上述した加算部１４０0の出力端子Ｓ，/Ｓ側の構成と同様とされる。
【００７６】
また、加算部１４０0のキャリ入力端子ＣINは接地され、“０”が入力された状態とされる。また、加算部１４０0〜１４０n-2のキャリ出力端子ＣOUTは、それぞれ加算部１４０1〜１４０n-1に接続されている。これにより、加算部１４０0〜１４０n-1でｎビット加算器が構成される。
【００７７】
また、ビット線/ＢＬ0はＮ型ＭＯＳトランジスタＱ６１，Ｑ６２を介して接地される。そして、トランジスタＱ６１のゲートにはクリア制御信号/φCLR（/φCLRはφCLRバーを表しており、クリア制御信号φCLRが反転されたものである）が入力され、トランジスタ６２のゲートには加算部１４０n-1のキャリ出力端子ＣOUTに得られるＭＳＢのキャリ出力ＣMSBが入力される。
【００７８】
図８に示す加算器１２５-1及び記憶領域１２６-1の部分の動作を説明する。
【００７９】
まず、カラム方向に延びる各行のｎ個のメモリセル１３０によってそれぞれ１つの参照ブロックの記憶部が構成されているが、所定の記憶部を構成するメモリセル１３０の記憶データをクリアする動作について説明する。
【００８０】
所定の記憶部を構成するメモリセル１３０の記憶データをクリアする場合、書き込み制御信号φW及びクリア制御信号φCLRはアクティブ、つまり“１”とされ、読み出し制御信号φR及びイコライズ制御信号φEQはインアクティブ、つまり“０”とされ、さらにワード線ＷＬ0〜ＷＬXのうち、所定の記憶部に対応するワード線が活性化される。
【００８１】
この場合、クリア制御信号φCLRがアクティブとされてトランジスタＱ５１がオンとなる。そのため、“０”のデータが生成され、このデータがビット線ＢＬ0〜ＢＬn-1に出力される。したがって、所定の記憶部に対応するワード線を活性化することで、当該所定の記憶部を構成するｎ個のメモリセル１３０には“０”のデータが書き込まれ、記憶データのクリアが行われる。
【００８２】
次に、所定の記憶部に記憶されている記憶データＭＤ0〜ＭＤn-1に、８ビットの差分絶対値Ｄ0〜Ｄ7を、加算器１２５-1（加算部１４０1〜１４０n-1）で足し込み、そして加算器１２５-1で得られた足し込みデータＡＤ0〜ＡＤn-1を、当該所定の記憶部に書き戻す動作について説明する。
【００８３】
所定の記憶部に記憶されている記憶データＭＤ0〜ＭＤn-1に、８ビットの差分絶対値Ｄ0〜Ｄ7を足し込む場合、最初に、イコライズ制御信号φEQはアクティブ、つまり“１”とされ、書き込み制御信号φW、読み出し制御信号φR及びクリア制御信号φCLRはインアクティブ、つまり“０”とされ、ビット線対ＢＬ0，/ＢＬ0〜ＢＬn-1，/ＢＬn-1のイコライズ（プリチャージ）が行われる。
【００８４】
この場合、ビット線対ＢＬ0，/ＢＬ0に関しては、イコライズ制御信号φEQがアクティブとされてトランジスタＱ３１〜Ｑ３３の全てがオンとなり、ビット線ＢＬ0及びビット線/ＢＬ0に電源の電位が印加され、これらビット線ＢＬ0及びビット線/ＢＬ0は同電位となる。他のビット線対ＢＬ1，/ＢＬ1〜ＢＬn-1，/ＢＬn-1に関しても同様である。
【００８５】
このようにビット線対ＢＬ0，/ＢＬ0〜ＢＬn-1，/ＢＬn-1のイコライズが行われた状態で、読み出し制御信号φRはアクティブ、つまり“１”とされ、書き込み制御信号φW、イコライズ制御信号φEQ及びクリア制御信号φCLRはインアクティブ、つまり“０”とされ、さらにワード線ＷＬ0〜ＷＬXのうち、所定の記憶部に対応するワード線が活性化される。
【００８６】
これにより、所定の記憶部を構成するｎ個のメモリセル１３０の記憶データＭＤ0〜ＭＤn-1が、それぞれビット線対ＢＬ0，/ＢＬ0〜ＢＬn-1，/ＢＬn-1及びセンスアンプＳＡ0〜ＳＡn-1を介して読み出され、加算部１４０0〜１４０n-1のＢ側の入力端子にそれぞれ入力される。したがって、所定の記憶部に記憶されている記憶データＭＤ0〜ＭＤn-1に、８ビットの差分絶対値Ｄ0〜Ｄ7が足し込まれる。
【００８７】
そして、加算部１４０0〜１４０n-1における加算出力、つまり足し込みデータＡＤ0〜ＡＤn-1が有効になったところで、書き込み制御信号φWはアクティブ、つまり“１”とされ、読み出し制御信号φR、イコライズ制御信号φEQ及びクリア制御信号φCLRはインアクティブ、つまり“０”とされ、さらにワード線ＷＬ0〜ＷＬXのうち、所定の記憶部に対応するワード線が活性化される。
【００８８】
この場合、加算部１４０0の部分に関して、足し込みデータＳ0が“１”である場合には、トランジスタＱ１１はオン、トランジスタＱ１２はオフとなり、ビット線/ＢＬ0に“０”が出力されることから、所定の記憶部を構成するｎ個のメモリセル１３０のうち、当該加算部１４０0に対応するメモリセル１３０には、“１”のデータが記憶される。一方、加算部１４０0の部分に関して、足し込みデータＳ0が“０”である場合には、トランジスタＱ１１はオフ、トランジスタＱ１２はオンとなり、ビット線ＢＬ0に“０”が出力されることから、所定の記憶部を構成するｎ個のメモリセル１３０のうち、当該加算部１４０0に対応するメモリセル１３０には、“０”のデータが記憶される。
【００８９】
他の加算部１４０1〜１４０n-1の部分に関しても同様である。これにより、加算器１２５-1で得られた足し込みデータＡＤ0〜ＡＤn-1は、所定の記憶部を構成するｎ個のメモリセル１３０に書き戻される。
【００９０】
なお、足し込みの動作において、オーバフローとなる場合には、加算部１４０n-1のキャリ出力端子ＣOUTに得られるＭＳＢのキャリ出力ＣMSBが“１”となるため、トランジスタＱ１３はオフとなり、足し込みデータＡＤ0〜ＡＤn-1が、所定の記憶部を構成するｎ個のメモリセル１３０に書き込まれることはない。
【００９１】
その代わり、この場合、トランジスタＱ６１がオンとなる他に、トランジスタＱ６２もオンとなるので、ビット線/ＢＬ0〜/ＢＬn-1にそれぞれ“０”の信号が出力される。したがって、所定の記憶部を構成するｎ個のメモリセル１３０のそれぞれに“１”のデータが書き込まれる。つまり、この所定の記憶部には最大値が記憶される。
【００９２】
次に、所定の記憶部に記憶された、ある参照ブロックに対応した最終的な足し込みデータ、つまり相関値（差分絶対値和）を、読み出す場合の動作を説明する。
【００９３】
最初に、プリチャージ制御信号/φRPCがアクティブ、つまり“１”とされ、読み出し専用ビット線ＢＲＬ0〜ＢＲＬn-1のプリチャージが行われる。この場合、トランジスタＱ４１はオンとなり、読み出し専用ビット線ＢＲＬ0〜ＢＲＬn-1のそれぞれに電源の電位が印加される。
【００９４】
このように読み出し専用ビット線ＢＲＬ0〜ＢＲＬn-1のプリチャージが行われた状態で、読み出し専用ワード線ＷＲＬ0〜ＷＲＬXのうち、所定の記憶部に対応する読み出し専用ワード線が活性化される。これにより、所定の記憶部を構成するｎ個のメモリセル１３０の記憶データΣ0〜Σn-1が、それぞれ読み出し専用ビット線ＢＲＬ0〜ＢＲＬn-1に得られる。ここで、記憶データΣ0〜Σn-1は、ｎビットの相関値（差分絶対値和）を構成している。
【００９５】
以上説明したように、本実施の形態においては、加算器１２５-1〜１２５-Nと相関値テーブル生成用の半導体メモリ１２６とを用いて差分絶対値を累積していき、この半導体メモリ１２６に、参照ブロックに対する探索範囲に存在する複数の候補ブロックのそれぞれに対応した相関値（差分絶対値和）を得るようにしたものであり、従来のように記憶素子としてレジスタを用いるものに比べて、占有面積を小さくでき、半導体チップの大型化を防止することができる。
【００９６】
また、加算器１２５-1〜１２５-N及び相関値テーブル生成用の半導体メモリ１２６とを一体化し、加算器１２５-1〜１２５-Nをそれぞれ構成するビット単位の複数の加算部１４０0〜１４０n-1が半導体メモリ１２６のカラムのピッチに揃えて配されているので（図８参照）、加算器１２５-1〜１２５-Nから半導体メモリ１２６への足し込みデータＡＤ0〜ＡＤn-1の供給及び半導体メモリ１２６から加算器１２５-1〜１２５-Nへの記憶データＭＤ0〜ＭＤn-1の供給を効率的に行うことができる。
【００９７】
また、半導体メモリ１２６が、上述の複数の加算部１４０0〜１４０n-1に関連して設けられた書き込み及び読み出し用の第１のポートと、読み出し専用の第２のポートとを有するものであり（図８参照）、半導体メモリ１２６からのある参照ブロックに対応する相関値Σ0〜Σn-1の読み出しを、足し込みとは別途独立して行うことができる。
【００９８】
また、半導体メモリ１２６の所定の記憶部を構成するメモリセル１３０の記憶データをクリアする際に、トランジスタＱ５１をオンとして、クリアするための“０”データを生成し、このデータをメモリセル１３０に書き込みデータとして供給するものであり、外部からクリアするためのデータを入力することなく、半導体メモリ１２６を容易にクリアすることができる。
【００９９】
また、加算器１２５-1〜１２５-Nをそれぞれ構成する複数の加算部１４０0〜１４０n-1による演算結果がオーバフローとなる場合、複数の加算部１４０0〜１４０n-1に対応した半導体メモリ１２６の所定の記憶部に最大値を記憶（セット）するものであり、この所定の記憶部に誤った小さな値が相関値として記憶され、動きベクトルの検出誤りが生じることを防止できる。
【０１００】
なお、上述実施の形態において、半導体メモリ１２６の記憶領域１２６-1〜１２６-Nでは、ビット線ＢＬ0〜ＢＬn-1をトランジスタＱ５１を介して接地し、このトランジスタＱ５１のゲートにクリア制御信号/φCLRを入力する構成とし、クリア制御信号φCLRをアクティブとしたとき所定の記憶部を構成するｎ個のメモリセル１３０に“０”のデータが書き込まれてクリアされるものを示した（図８参照）。
【０１０１】
ここで、図８に破線図示するように、ビット線/ＢＬ0〜/ＢＬn-1をトランジスタＱ５２を介して接地し、このトランジスタＱ５２のゲートにクリア制御信号/φCLRを入力する構成とした場合、クリア制御信号φCLRをアクティブとしたとき、トランジスタＱ５２で“１”のデータが生成され、所定の記憶部を構成するｎ個のメモリセル１３０に“１”のデータが書き込まれる。
【０１０２】
したがって、ビット線対ＢＬ0，/ＢＬ0〜ＢＬn-1，/ＢＬn-1のそれぞれに対応してトランジスタＱ５１，Ｑ５２を設けておき、それらのいずれかを選択的にビット線に接続し、クリア制御信号φCLRをアクティブとしたとき所定の記憶部を構成するｎ個のメモリセル１３０に、所定のデータをプリセットするようにしてもよい。このプリセットデータを工夫することで、例えば平坦な絵柄の部分においては（０，０）等の特定の動きベクトルが検出されやすくできる。このプリセットの設定は、半導体装置の設計時に予め決めておけばよく、従ってコンタクトレイヤのプログラムなどによって設定することが想定される。
【０１０３】
また、上述実施の形態においては、加算器１２５-1〜１２５-N及び相関値テーブル生成用の半導体メモリ１２６とを一体化したものであるが、さらに差分絶対値演算器１２４-1〜１２４-Nや相関値テーブル評価器１２７をも一体化するようにしてもよい。
【０１０４】
また、上述実施の形態においては、メモリセル１３０が２ポート構成のものであったが（図９参照）、メモリセルが２ポート構成でなくてもよく、半導体メモリ１２６全体として２ポート構成であってもよい。さらには、半導体メモリ１２６として２ポート構成でなくとも、例えば映像信号におけるブランキング期間に相関値（テーブルデータ）の読み出しを行ったり、同一機能ブロックを複数個有してフィールドまたはフレーム間でインターリーブさせて用いるなど、足し込みと相関値の読み出しとを同一ポートにおいて異なる期間に行ってもよい。
【０１０５】
また、上述実施の形態においては、加算器１２５-1〜１２５-N及び半導体メモリ１２６を用いた足し込みを、動きベクトル検索における差分絶対値の足し込みに適用したものであるが、他の信号処理における同様の足し込みにも適用することができる。
【０１０６】
また、上述実施の形態においては、加算器１２５-1〜１２５-N及び相関値テーブル生成用の半導体メモリ１２６とを一体化したものであるが、減算器、乗算器、除算器などのその他の演算器と半導体メモリとを一体化したものも同様に構成でき、演算器と半導体メモリとの間のデータのやり取りを効率よく行うことができる。
【０１０７】
また、上述実施の形態においては、動きベクトル検出回路１１１を動き補償予測符号化装置１００に適用したものを示したが、動きベクトルを使用するその他の装置にも同様に適用できることは勿論である。
【０１０８】
また、上述実施の形態においては、ブロックマッチング法によって動きベクトルを検出するものを示したが、この発明はブロックマッチング法に限定されるものではなく、代表点ブロックマッチング法など他の画素値のマッチングをベースとする方法にも適用可能である。
【産業上の利用可能性】
【０１０９】
この発明は、動きベクトル検出回路に適用して好適である。
【図面の簡単な説明】
【０１１０】
【図１】実施の形態としての動き補償予測符号化装置の構成を示すブロック図である。
【図２】動き検出のためのブロックマッチング法を説明するための図である。
【図３】動き検出のためのブロックマッチング法を説明するための図である。
【図４】動き検出のためのブロックマッチング法を説明するための図である。
【図５】動き検出のためのブロックマッチング法を説明するための図である。
【図６】動きベクトル検出回路の構成を示すブロック図である。
【図７】１個の参照画素とＮ個の探索範囲画素との１対Ｎのマッチング演算を説明するための図である。
【図８】半導体メモリと加算器とを一体化した構成を示す図である。
【図９】メモリセルの構成を示す図である。
【符号の説明】
【０１１１】
１００・・・動き補償予測符号化装置、１０１・・・入力端子、１０２・・・減算器、１０３・・・ＤＣＴ回路、１０４・・・量子化回路、１０５・・・出力端子、１０６・・・逆量子化回路、１０７・・・逆ＤＣＴ回路、１０８・・・加算器、１０９・・・フレームメモリ、１１０・・・動き補償回路、１１１・・・動きベクトル検出回路、１２１・・・コントローラ、１２２・・・入力端子、１２３・・・フレームメモリ、１２４-1〜１２４-N・・・差分絶対値演算器、１２５-1〜１２５-N・・・加算器、１２６・・・相関値テーブル用の半導体メモリ、１２６-1〜１２６-N・・・記憶領域、１２７・・・相関値テーブル評価器、１２８・・・出力端子、１３０・・・メモリセル、１４０0〜１４０n-1・・・加算部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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