(57)【要約】【課題】光検出装置の各画素回路にオーバーフロードレインキャパシタを備えると、面積が大きくなってしまう。【解決手段】光検出装置において、カソード容量Ｃｐｄは、フォトダイオードＰＤに備わり、そのフォトダイオードＰＤに流れる電流よって充放電される。オーバーフロードレインキャパシタＣｏｖは、フォトダイオードＰＤと並列に接続され、カソード容量Ｃｐｄから溢れた電荷を充放電する。電流制御トランジスタＭ１は、オーバーフロードレインキャパシタＣｏｖの電荷が流入する側の端子に接続され、カソード容量Ｃｐｄから溢れた電荷をオーバーフロードレインキャパシタＣｏｖに蓄えるとき、その電荷の一部を打ち消す電流を流す。【選択図】図１
2008085861.tif 000002
【特許請求の範囲】
【請求項１】
入射光に対応する電流を発生させる光検出素子と、
前記光検出素子に備わり、その光検出素子に流れる電流によって充放電される第１容量と、
前記光検出素子と並列に接続され、前記第１容量から溢れた電荷を充放電する第２容量と、
前記第２容量の前記電荷が流入する側の端子に接続され、前記第１容量から溢れた電荷を前記第２容量に蓄えるとき、その電荷の一部を打ち消す電流を流す電流制御素子と、
前記第１容量および前記第２容量に蓄えられた電荷に対応する信号を検出する検出回路と、
を備えることを特徴とする光検出装置。
【請求項２】
前記電流制御素子は、
ドレイン端子が前記第２容量に接続され、ソース端子に所定の固定電位が印加され、ゲート端子とドレイン端子がダイオード接続されるＰチャンネルトランジスタで構成されることを特徴とする請求項１に記載の光検出装置。
【請求項３】
前記電流制御素子は、
ソース端子が前記第２容量に接続され、ドレイン端子に所定の固定電位が印加され、ゲート端子とドレイン端子がダイオード接続されるＮチャンネルトランジスタで構成されることを特徴とする請求項１に記載の光検出装置。
【請求項４】
前記電流制御素子は、
トランジスタで構成され、そのゲート電圧が制御されることにより、前記第１容量から溢れた電荷の一部を打ち消す電流が制御されることを特徴とする請求項１に記載の光検出装置。
【請求項５】
前記第２容量および前記電流制御素子に対応するダミー容量およびダミートランジスタを備え、前記電流制御素子が流した電流を監視する電流監視回路と、
前記検出回路から読み出された信号から、前記電流監視回路から読み出された信号成分を取り除く補正回路と、
をさらに備えることを特徴とする請求項１から４のいずれかに記載の光検出装置。
【請求項６】
入射光に対応する電流を発生させる光検出素子と、
前記光検出素子に備わり、その光検出素子に流れる電流によって充放電される容量と、
前記光検出素子に所定の固定電位を印加して、前記容量をリセットするトランジスタと、
前記容量に蓄えられた電荷に対応する信号を検出する検出回路と、を備え、
前記トランジスタは、前記容量に前記電荷を蓄えるとき、その電荷の一部を打ち消す電流を流すことを特徴とする光検出装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＭＯＳイメージセンサをはじめとする光検出装置に関する。
【背景技術】
【０００２】
近年、デジタルスチルカメラや、デジタルビデオカメラなどをはじめとする多くの撮像装置に、ＣＣＤ(Charge Coupled Device)や、ＣＭＯＳ(Complementary Metal Oxide Semiconductor)イメージセンサが利用されている。
ＣＭＯＳイメージセンサを採用するメリットとしては、一般のチップと同じ製造ラインが使え、周辺機能と合わせたワンチップ化も可能である点、ＣＣＤよりも低電圧で駆動可能であって、消費電力がＣＣＤに比べて低い点が挙げられる。
【０００３】
ＣＭＯＳセンサの各画素は、1つのフォトダイオードとＭＯＳＦＥＴを使ったスイッチを含んで構成される。フォトダイオードに発生する過剰電荷を掃き出すオーバーフロードレインを備えた固体撮像素子が提案されている（例えば、特許文献１参照）。オーバーフロードレインを備えると、蓄積電荷量を増大させることができるため、広ダイナミックレンジ化を図ることができる。
【特許文献１】特開２００１−３５２０５２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、画素回路にオーバーフロードレイン容量を備えると、画素回路の面積が大きくなってしまう。とくに、車載用途などでは、低コストのイメージセンサを供給する必要があるため、オーバーフロードレイン容量による面積増加を抑制する要請が強くなる。
【０００５】
本発明はこうした状況に鑑みなされたものであり、その目的は、回路規模の増大を抑制しながらダイナミックレンジを拡大することができる光検出装置を提供することにある。
【課題を解決するための手段】
【０００６】
上記課題を解決するために、本発明のある態様の光検出装置は、入射光に対応する電流を発生させる光検出素子と、光検出素子に備わり、その光検出素子に流れる電流によって充放電される第１容量と、光検出素子と並列に接続され、第１容量から溢れた電荷を充放電する第２容量と、第２容量の電荷が流入する側の端子に接続され、第１容量から溢れた電荷を第２容量に蓄えるとき、その電荷の一部を打ち消す電流を流す電流制御素子と、第１容量および第２容量に蓄えられた電荷に対応する信号を検出する検出回路と、を備える。「電流制御素子」は、第２容量に対する光検出素子から電荷の流入が開始した後、所定の期間経過後に電流を流し始めてもよい。「光検出素子」の端子電圧のレベルを判定し、その結果に応じて、第１容量と第２容量を導通または非導通させるトランジスタをさらに備えてもよい。
【０００７】
この態様によると、電流に対応した電荷量を調整することができ、回路規模の増大を抑制しながらダイナミックレンジを拡大することができる。
【０００８】
電流制御素子は、ドレイン端子が第２容量に接続され、ソース端子に所定の固定電位が印加され、ゲート端子とドレイン端子がダイオード接続されるＰチャンネルトランジスタで構成されてもよい。電流制御素子は、ソース端子が第２容量に接続され、ドレイン端子に所定の固定電位が印加され、ゲート端子とドレイン端子がダイオード接続されるＮチャンネルトランジスタで構成されてもよい。「所定の固定電位」は、電源電圧であってもよい。これによれば、簡素な構成で第１容量から溢れた電荷の一部を打ち消す電流を流すことができる。
【０００９】
電流制御素子は、トランジスタで構成され、そのゲート電圧が制御されることにより、第１容量から溢れた電荷の一部を打ち消す電流が制御されてもよい。ゲート電圧を段階的に変化させることにより、第１容量から溢れた電荷の一部を打ち消す電流を段階的に増大させてもよい。これによれば、電流に対応した電荷量をより柔軟に調整することができる。
【００１０】
第２容量および電流制御素子に対応するダミー容量およびダミートランジスタを備え、電流制御素子が流した電流を監視する電流監視回路と、検出回路から読み出された信号から、電流監視回路から読み出された信号成分を取り除く補正回路と、をさらに備えてもよい。これによると、電荷量を調整するために流した電流を精度よく取り除くことができる。特に、その電流を段階的に変化させる場合、その異なる電流間における設計値からのずれに伴う非線形性を抑制することができる。
【００１１】
本発明のさらに別の態様もまた、光検出装置である。この装置は、入射光に対応する電流を発生させる光検出素子と、光検出素子に備わり、その光検出素子に流れる電流によって充放電される容量と、光検出素子に所定の固定電位を印加して、容量をリセットするトランジスタと、容量に蓄えられた電荷に対応する信号を検出する検出回路と、を備える。トランジスタは、容量に電荷を蓄えるとき、その電荷の一部を打ち消す電流を流す。
【００１２】
この態様によると、電流に対応した電荷量を調整することができ、回路規模の増大を抑制しながらダイナミックレンジを拡大することができる。
【００１３】
なお、以上の構成要素の任意の組合せや、本発明の構成要素や表現を方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
【発明の効果】
【００１４】
本発明によれば、回路規模の増大を抑制しながらダイナミックレンジを拡大することができる。
【発明を実施するための最良の形態】
【００１５】
本発明の実施形態に係る光検出装置は、ＣＭＯＳイメージセンサであって、ｍ行ｎ列に配置された複数の画素回路を備える。以下、各画素回路１００の構成について説明する。
（実施形態１）
図１は、実施形態１に係る画素回路１００の構成を示す回路図である。この画素回路１００は、基本構成として、フォトダイオードＰＤ、リセットトランジスタＭ４、増幅トランジスタＭ３、選択トランジスタＭ５を備える。フォトダイオードＰＤのカソード端子には、フォトダイオードＰＤ自体の寄生容量や配線間容量など（以下、この容量をカソード容量Ｃｐｄという）が存在する。リセットトランジスタＭ４、増幅トランジスタＭ３、選択トランジスタＭ５は、いずれもＮチャンネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）である。電源電圧Ｖｄｄと接地電圧ＧＮＤ間には、リセットトランジスタＭ４、フォトダイオードＰＤが直列に接続される。リセットトランジスタＭ４は、ソース端子がフォトダイオードＰＤに接続され、ドレイン端子には電源電圧Ｖｄｄが印加されている。リセットトランジスタＭ４のゲート端子には、リセット信号ＲＳＴが入力される。
【００１６】
リセットトランジスタＭ４と接続されるフォトダイオードＰＤのカソード端子は、増幅トランジスタＭ３のゲート端子に接続される。増幅トランジスタＭ３は、ドレイン端子に電源電圧Ｖｄｄが印加され、ソース端子は選択トランジスタＭ５のドレイン端子と接続され、選択トランジスタＭ５を介して図示しない外部の定電流源と接続されることで、ソースフォロアアンプとして機能する。選択トランジスタＭ５のソース端子は、ＣＭＯＳイメージセンサの各列毎に設けられたデータ線ＬＤに接続される。増幅トランジスタＭ３および選択トランジスタＭ５は、フォトダイオードＰＤの受光量に応じた電圧を検出する検出回路として機能する。
【００１７】
この構成において、リセットトランジスタＭ４のゲート端子に入力されたリセット信号ＲＳＴがハイレベルになると、リセットトランジスタＭ４がオンし、フォトダイオードＰＤに電源電圧Ｖｄｄが印加され、カソード端子が電源電圧Ｖｄｄで充電される。つぎに、リセットトランジスタＭ４をオフする。この状態において、フォトダイオードＰＤに光が当たると、光電流Ｉｐｈが流れ、フォトダイオードＰＤのカソード端子に蓄えられた電荷が放電する。このとき、フォトダイオードＰＤのカソード端子の電圧は、光強度および蓄積時間に応じて変化する。増幅トランジスタＭ３は、フォトダイオードＰＤのカソード端子の電圧を出力する。所定の蓄積時間経過後、選択信号ＳＥＬをハイレベルとすることにより、選択トランジスタＭ５がオンし、データ線ＬＤに、フォトダイオードＰＤの受光量に応じた電圧が出力され、外部回路で各画素回路における受光量を読み出すことができる。
【００１８】
本実施の形態に係る画素回路１００は、上述した基本構成に加えて、電流制御トランジスタＭ１、オーバーフロードレイントランジスタＭ２およびオーバーフロードレインキャパシタＣｏｖを含む。オーバーフロードレインキャパシタＣｏｖは、オーバーフロードレイントランジスタＭ２が導通している間、フォトダイオードＰＤから溢れた電荷を蓄積する。電源電圧Ｖｄｄと接地電圧ＧＮＤ間には、電流制御トランジスタＭ１、オーバーフロードレインキャパシタＣｏｖが直列に接続される。電流制御トランジスタＭ１は、ＰチャンネルＭＯＳＦＥＴであり、そのソース端子には電源電圧Ｖｄｄが印加される。電流制御トランジスタＭ１は、ゲート端子とドレイン端子がダイオード接続される。
【００１９】
電流制御トランジスタＭ１のドレイン端子と接地電圧ＧＮＤ間にはオーバーフロードレインキャパシタＣｏｖが設けられる。オーバーフロードレイントランジスタＭ２は、ＮチャンネルＭＯＳＦＥＴであり、そのドレイン端子は、電流制御トランジスタＭ１のドレイン端子と接続され、オーバーフロードレイントランジスタＭ２のソース端子は、フォトダイオードＰＤのカソード端子と接続される。オーバーフロードレイントランジスタＭ２のゲート端子には制御信号Ｃが入力される。
【００２０】
図２は、実施形態１に係る画素回路１００の動作シーケンス図である。図２は、オーバーフロードレイントランジスタＭ２のゲート電圧Ｖｃ、リセットトランジスタＭ４のゲート電圧Ｖｒｓｔ、フォトダイオードＰＤのカソード電圧Ｖｐｄおよび選択トランジスタＭ５のゲート電圧Ｖｓｅｌを示す。初期状態では、オーバーフロードレイントランジスタＭ２およびリセットトランジスタＭ４がオン状態で、選択トランジスタＭ５がオフ状態である。フォトダイオードＰＤのカソード電圧Ｖｐｄは、電源電圧Ｖｄｄに保持される。
【００２１】
選択トランジスタＭ５のゲート端子に、リセットレベルを読み出すため、ハイレベル信号ａが入力され、選択トランジスタＭ５が一時的にオンする。それと共に、露光期間φ１が開始し、オーバーフロードレイントランジスタＭ２のゲート端子に所定のバイアス電圧として中間電圧が印加される。これにより、カソード容量Ｃｐｄから溢れた電荷がオーバーフロードレインキャパシタＣｏｖに蓄積可能な状態になる。リセットトランジスタＭ４のゲート端子にローレベル信号が入力され、リセットトランジスタＭ４がオフする。フォトダイオードＰＤは、露光期間φ１が開始すると、受光量に応じて電荷を蓄積していき、カソード電圧Ｖｐｄが徐々に低下する。
【００２２】
露光期間φ１開始後、設定された期間経過すると、選択トランジスタＭ５のゲート端子にハイレベル信号ｂが入力され、選択トランジスタＭ５が一時的にオンする。データ線ＬＤに接続された図示しないレベル判定回路は、フォトダイオードＰＤのカソード電圧Ｖｐｄを検出する。検出した電圧により、次の信号読出期間の開始までにオーバーフロードレインキャパシタＣｏｖに電荷が蓄積されるか否かを予測する。検出した電圧と比較される閾値電圧は、設計者が実験やシミュレーションにより求めることが可能である。
【００２３】
レベル判定回路は、検出した電圧により、オーバーフロードレインキャパシタＣｏｖに電荷が蓄積されている場合、または信号読出期間の開始までに蓄積されると予測される場合、オーバーフロードレイントランジスタＭ２にハイレベル信号（図中、太線で表記する）を入力して、オーバーフロードレイントランジスタＭ２をオンする。これにより、信号読出期間において、カソード容量ＣｐｄおよびオーバーフロードレインキャパシタＣｏｖの両方に蓄えられた電荷を基にした信号を読み出すことが可能になる。
【００２４】
一方、レベル判定回路は、検出した電圧により、オーバーフロードレインキャパシタＣｏｖに電荷が蓄積されていない場合で、かつ信号読出期間の開始までにも蓄積されないと予測される場合、オーバーフロードレイントランジスタＭ２のゲート電圧を中間電圧値に維持する。または、ゲート端子にローレベル信号を入力して、オーバーフロードレイントランジスタＭ２を完全にオフしてもよい。これにより、信号読出期間において、カソード容量Ｃｐｄに蓄えられた電荷だけを基にした信号を読み出すことが可能になる。
【００２５】
露光期間φ１の終了に先立ち、選択トランジスタＭ５のゲート端子に、フォトダイオードＰＤのカソード電圧Ｖｐｄを検出するためのハイレベル信号ｃが入力され、選択トランジスタＭ５が一時的にオンする。その時点のカソード電圧Ｖｐｄが増幅トランジスタＭ３で増幅された信号がデータ線ＬＤに読み出される。なお、図示しない後段のプロセッサなどにより高照度な状態が続くと判定される場合、オーバーフロードレイントランジスタＭ２を常時完全にオンさせて、オーバーフロードレインキャパシタＣｏｖを単純に合成させてもよい。
【００２６】
図３は、実施形態１に係るオーバーフロードレインキャパシタＣｏｖにおける入射光量と蓄積電荷量との関係を示す図である。フォトダイオードＰＤに強い光が入射されるほど、カソード電圧Ｖｐｄが低下していく。それに伴い、オーバーフロードレイントランジスタＭ２がオンし、電流制御トランジスタＭ１のドレイン電圧も低下していく。電流制御トランジスタＭ１はゲート端子とドレイン端子がダイオード接続されているため、入射光量と蓄積電荷量との関係は、図３の特性ｅに示すように始めは線形であるが、途中から２次曲線状に変化する。これは、あるレベルまで光が強くなるとドレイン電圧Ｖｂが低下し、電流制御トランジスタＭ１が徐々にオンし、電流Ｉが流れ出すためである。ドレイン電圧Ｖｂがさらに低下すれば、さらに大きな電流Ｉを流すことができる。なお、入射光量と蓄積電荷量との関係を規定する特性曲線は、電流制御トランジスタＭ１のゲート長やゲート幅を調整するなど、電流制御トランジスタＭ１の特性を調整することにより、任意に設計可能である。
【００２７】
このとき、カソード容量ＣｐｄおよびオーバーフロードレインキャパシタＣｏｖに蓄積される電荷量は、（Ｉｐｈ−Ｉ）ｔとなり、大きな電流Ｉを流すほど、蓄積電荷量を抑制することができる。ここで、ＩｐｈはフォトダイオードＰＤに流れる光電流、Ｉは電流制御トランジスタＭ１が流す電流、ｔは蓄積時間を示す。このように、電流制御トランジスタＭ１が流す電流は、フォトダイオードＰＤに流れる光電流を打ち消す電流として作用する。この電流制御トランジスタＭ１は、オーバーフロードレインキャパシタＣｏｖ側にのみ作用するため、電流Ｉを流すことによりダイナミックレンジを高照度側に広げても、低照度時の読み出し特性に影響を与えない。なお、実際の受光量を得るために、電流制御トランジスタＭ１に流れる電流は、後段でオフセット成分として取り除かれる必要がある。また、後述するダミー画素回路１１０および減算回路１２０を用いて取り除いてもよい。
【００２８】
これに対し、電流制御トランジスタＭ１を設けない場合、またはトランジスタを設けても電流を流さない場合、図３の特性ｄに示すように飽和値に達するまで線形応答となる。この場合のダイナミックレンジＤＲ１は、電流制御トランジスタＭ１を用いて電流を流した場合のダイナミックレンジＤＲ２より狭くなる。
【００２９】
以上説明したように本実施形態によれば、オーバーフロードレインキャパシタＣｏｖのフォトダイオードＰＤのカソード端子と接続される側の端子に、ダイオード接続されたＰチャンネルＭＯＳＦＥＴを接続したことにより、オーバーフロードレインキャパシタＣｏｖに蓄積される電荷量を調整することができる。すなわち、入射光量が大きくなり当該端子電圧が低下すると、自動的に電流量を増加させるため、当該電圧が低下する傾きが小さくなる。したがって、同じ光量を受けても上記端子電圧が低下しづらくなり、すなわち蓄積電荷量が飽和しづらくなり、同じダイナミックレジンを実現するのにより小さな容量で十分になる。よって、回路面積の増大を抑制しつつ広ダイナミックレンジを実現することができる。
【００３０】
（実施形態２）
図４は、実施形態２に係る画素回路１００の構成を示す回路図である。実施形態２に係る画素回路１００の構成要素の内、実施形態１に係る画素回路１００の構成要素と同じものについては同一符号を付し、その説明を省略する。以下、相違点について説明する。
【００３１】
実施形態２に係る画素回路１００は、実施形態１に係る画素回路１００のＰチャンネルＭＯＳＦＥＴを採用した電流制御トランジスタＭ１の代わりに、ＮチャンネルＭＯＳＦＥＴを採用した電流制御トランジスタＭ１０を使用する。電流制御トランジスタＭ１０のドレイン端子には電源電圧Ｖｄｄが印加され、そのソース端子にはオーバーフロードレインキャパシタＣｏｖの一端が接続される。電流制御トランジスタＭ１０は、ゲート端子とドレイン端子がダイオード接続される。
【００３２】
実施形態２に係るオーバーフロードレインキャパシタＣｏｖにおける入射光量と蓄積電荷量との関係も、図３と同様になる。すなわち、入射光量が大きくなると、オーバーフロードレイントランジスタＭ２がオンし、電流制御トランジスタＭ１０のソース電圧が低下していく。すると、電流制御トランジスタＭ１０のゲート−ソース間電圧が高くなっていき、電流制御トランジスタＭ１が徐々にオンし、電流Ｉが流れ出す。
【００３３】
以上説明したように本実施形態によれば、ＮチャンネルＭＯＳＦＥＴを用いても、実施形態１と同様の効果を奏することができる。
【００３４】
（実施形態３）
図５は、実施形態３に係る画素回路１００の構成を示す回路図である。実施形態３に係る画素回路１００の構成要素の内、実施形態２に係る画素回路１００の構成要素と同じものについては同一符号を付し、その説明を省略する。以下、相違点について説明する。
【００３５】
実施形態１、２では、ダイオード接続されたＭＯＳＦＥＴの特性を利用して蓄積電荷量を調整するための電流を流したが、実施形態３では、ＭＯＳＦＥＴのゲート端子に印加するゲート電圧を制御することにより、電流を流すタイミングおよび値を設計者が任意に設定することができる。
【００３６】
実施形態３に係る画素回路１００は、ゲート電圧制御回路１０を備える。ゲート電圧制御回路１０は、電流制御トランジスタＭ１１のゲート端子に印加すべきバイアス電圧を制御する。
【００３７】
図６は、実施形態３に係るオーバーフロードレインキャパシタＣｏｖにおける入射光量と蓄積電荷量との関係を示す図である。フォトダイオードＰＤに強い光が入射されるほど、カソード電圧Ｖｐｄが低下していく。それに伴い、オーバーフロードレイントランジスタＭ２がオンし、電流制御トランジスタＭ１１のソース電圧も低下していく。ゲート電圧制御回路１０は、所定のタイミングでゲート電圧を高くして、電流制御トランジスタＭ１１をオンさせ、所定量の電流を流すことができる。
【００３８】
所定量の電流を流すと、図６に示す入射光量と蓄積電荷量との関係を示す特性ｆの傾きを小さくさせることができる。ゲート電圧制御回路１０は、所定のタイミングでゲート電圧をさらに高くすることにより、電流量を増やし、特性ｆの傾きをさらに小さくすることができる。このように、ゲート電圧制御回路１０は、ゲート電圧を段階的に高くしていくことにより、段階的に電流量を増大させていくことができる。設定によっては、ＭＯＳＦＥＴをダイオード接続した場合のダイナミックレンジＤＲ２よりも広いダイナミックレンジＤＲ３を実現することができる。
【００３９】
この段階的な制御は、マルチ露光制御と併用してもよい。マルチ露光制御とは、少なくともフォトダイオードＰＤに蓄積される電荷量が飽和してしまう場合、飽和しない露光時間まで段階的に短くしていく制御である。ゲート電圧制御回路１０は、この露光時間の切り替えタイミングに連動して、ゲート電圧を高くして、電流量を増大させてもよい。
【００４０】
図７は、実施形態３に係る画素回路１００を備える光検出装置２００の構成を示す回路図である。当該光検出装置２００は、実施形態３に係る画素回路１００、ダミー画素回路１１０および減算回路１２０を備える。ダミー画素回路１１０は、実施形態３に係る画素回路１００における電流制御トランジスタＭ１１が流した電流を監視する電流監視回路として機能する。ここでは、電流制御トランジスタＭ１１がＰチャンネルＭＯＳＦＥＴで構成される例を示す。
【００４１】
ダミー画素回路１１０は、ダミーキャパシタＣｄ、ダミートランジスタＭ１２およびスイッチＳＷ２を備え、電流制御トランジスタＭ１１が流した制御電流を検出する。電源電圧Ｖｄｄと接地電圧ＧＮＤ間には、ダミートランジスタＭ１２、ダミーキャパシタＣｄが直列に接続される。ダミートランジスタＭ１２は、電流制御トランジスタＭ１１のダミー素子であり、ダミーキャパシタＣｄは、オーバーフロードレインキャパシタＣｏｖのダミー素子である。ダミートランジスタＭ１２のドレイン端子はダミーキャパシタＣｄの一端と接続され、ソース端子には電源電圧Ｖｄｄが印加され、ゲート端子にはゲート電圧制御回路１０から電流制御トランジスタＭ１１に印加されるバイアス電圧と同様のバイアス電圧が印加される。ダミートランジスタＭ１２とダミーキャパシタＣｄの接続点と減算回路１２０とを結ぶ経路と、接地ＧＮＤ間にスイッチＳＷ２が接続される。なお、ダミーキャパシタＣｄの特性および電荷の蓄積時間をオーバーフローキャパシタＣｏｖと同じに設定すると飽和する可能性が高いため、蓄積期間を短くしたり、ダミーキャパシタＣｄの面積を大きくしたりする必要がある。例えば、蓄積時間を１／１０に設定したり、ダミーキャパシタＣｄの面積を１０倍にする。
【００４２】
ダミー画素回路１１０は、以下のように動作する。画素回路１００の露光期間の開始に先立ち、スイッチＳＷ２がオンされ、ダミーキャパシタＣｄは接地電圧ＧＮＤにリセットされる。その後、スイッチＳＷがオフされ、ダミーキャパシタＣｄはダミートランジスタＭ１２が流す制御電流による電荷を蓄積する。
【００４３】
減算回路１２０は、画素回路１００の出力電圧からダミー画素回路１１０の出力電圧を減算して、画素回路１００の出力電圧を補正する補正回路として機能する。補正後の電圧は、制御電流が補正されたため、実際の受光量を反映した電圧となる。これらの電圧は下記式１〜式３で表される。
画素回路１００の出力電圧＝（Ｉｐｈ−Ｉｃｔ１）Δｔ／（Ｃｐｄ＋Ｃｏｖ）  …（式１）
ダミー画素回路１１０の出力電圧＝−Ｉｃｔ２／Ｃｄ＊１／Ｎ≒−Ｉｃｔ１／（Ｃｐｄ＋Ｃｏｖ）＊１／Ｎ  …（式２）
補正後電圧＝（Ｉｐｈ−Ｉｃｔ１）／（Ｃｐｄ＋Ｃｏｖ）−｛−Ｉｃｔ１／（Ｃｐｄ＋Ｃｏｖ）＊１／Ｎ｝＊Ｎ＝Ｉｐｈ／（Ｃｐｄ＋Ｃｏｖ）  …（式３）
ここで、ＩｐｈはフォトダイオードＰＤに流れる光電流、Ｉｃｔ１は電流制御トランジスタＭ１１が流す電流、Δｔは蓄積時間、Ｉｃｔ２はダミートランジスタＭ１２が流す電流、Ｃｐｄはカソード容量Ｃｐｄの容量値、ＣｏｖはオーバーフローキャパシタＣｏｖの容量値、ＣｄはダミーキャパシタＣｄの容量値、ＮはダミーキャパシタＣｄの面積や蓄積時間を調整した値を示す。上述したようにダミーキャパシタＣｄの面積を１０倍にした場合、ダミー画素回路１１０の出力電圧を１０倍にして調整する必要がある。
【００４４】
なお、画素回路１００の出力電圧は増幅トランジスタＭ３で増幅されているため、上述したいずれかの電圧を調整する必要がある。この調整は、上記式１〜式３には表されていない。また、画素回路１００およびダミー画素回路１１０の出力電圧をデジタル信号に変換して、デジタル演算により実際に受光した光量に対応する信号をデジタル信号で得てもよい。
【００４５】
以上説明したように本実施形態によれば、オーバーフロードレインキャパシタＣｏｖのフォトダイオードＰＤのカソード端子と接続される側の端子にＭＯＳＦＥＴを接続し、そのゲート電圧を制御することにより、オーバーフロードレインキャパシタＣｏｖに蓄積される電荷量を調整することができる。よって、回路面積の増大を抑制しつつ広ダイナミックレンジを実現することができる。また、実施形態１、２と比較し、設計の自由度を高めることができる。さらに、ダミー画素回路を設けることにより、飽和電荷量を増大させるために流した電流を精度よく取り除くことができる。
【００４６】
（実施形態４）
図８は、実施形態４に係る画素回路１００の構成を示す回路図である。実施形態４に係る画素回路１００の構成要素の内、実施形態３に係る画素回路１００の構成要素と同じものについては同一符号を付し、その説明を省略する。以下、相違点について説明する。
【００４７】
電流制御トランジスタＭ１０のゲート端子には、固定のバイアス電圧Ｂ１が印加される。オーバーフロードレインキャパシタＣｏｖの接地ＧＮＤ側の端子には負電圧Ｖａが印加される。例えば、その負電圧を印加する端子をメタル配線で画素領域外部の負電極と接続してもよい。また、オーバーフロードレインキャパシタＣｏｖのフォトダイオードＰＤから電荷が流入しない側の端子に印加される負電圧Ｖａは、露光期間中に検出されたカソード電圧Ｖｐｄに応じて、制御されてもよい。カソード電圧Ｖｐｄは、上述したレベル判定回路により検出することが可能である。例えば、検出されたカソード電圧Ｖｐｄが上記閾値電圧を超えた場合、図示しない端子電圧制御部が上記負電圧Ｖａをさらに低下させるよう制御してもよい。
【００４８】
以上説明したように本実施形態によれば、オーバーフロードレインキャパシタＣｏｖの接地ＧＮＤ側の端子に負電圧を印加することにより、回路面積の増大を抑制しつつ広ダイナミックレンジを実現することができる。または、広ダイナミックレンジを維持しながら、回路面積を縮小することができる。仮に、オーバーフロードレインキャパシタＣｏｖの一端に負電圧を印加することにより、接地ＧＮＤ電圧を印加する場合の２倍の電位差を作ることができれば、飽和電荷量を２倍にすることができ、ダイナミックレンジを６ｄＢ改善することができる。また、同じダイナミックレンジを実現する場合、オーバーフロードレインキャパシタＣｏｖの面積を半分にすることができる。負電極を配線することで生じる画素面積の増大は、オーバーフロードレインキャパシタＣｏｖの面積縮小に比べれば、影響が小さいため画素回路１００の面積を縮小することができる。また、フォトダイオードＰＤの端子電圧の状況に応じて、上記負電圧Ｖａを低下させる制御を行う場合、消費電力の増大を抑制しながらダイナミックレンジをさらに拡大することができる。
【００４９】
（実施形態５）
図９は、実施形態５に係る画素回路１００の構成を示す回路図である。実施形態５に係る画素回路１００の構成要素の内、実施形態３に係る画素回路１００の構成要素と同じものについては同一符号を付し、その説明を省略する。以下、相違点について説明する。
【００５０】
昇圧回路２０は、電源電圧Ｖｄｄを昇圧する。電流制御トランジスタＭ１０のドレイン端子には、昇圧回路２０で昇圧された電圧が印加される。電流制御トランジスタＭ１０のゲート端子には、所定のバイアス電圧Ｂ２が印加される。少なくともオーバーフロードレイントランジスタＭ２がオンする前に、電流制御トランジスタＭ１０をオンさせて、電源電圧Ｖｄｄより高い電圧でオーバーフロードレインキャパシタＣｏｖをリセットする。このように、オーバーフロードレインキャパシタＣｏｖの一端に電源電圧Ｖｄｄより高い電圧を印加することにより、電源電圧Ｖｄｄを印加する場合より大きな電位差を作ることができ、回路面積を増大させずに、蓄積電荷量を増大させることができる。
【００５１】
以上説明したように本実施形態によれば、オーバーフロードレインキャパシタＣｏｖのフォトダイオードＰＤの一端に電源電圧Ｖｄｄより高い電圧を印加することにより、実施形態４と同様の原理により、回路面積の増大を抑制しつつ広ダイナミックレンジを実現することができる。または、広ダイナミックレンジを維持しながら、回路面積を縮小することができる。
【００５２】
（実施形態６）
図１０は、実施形態６に係る画素回路１００の構成を示す回路図である。実施形態１〜実施形態５では、アクティブピクセルセンサ（ＡＰＳ）方式の画素回路１００を説明した。実施形態６では、ＡＰＳ方式に加え、パッシブピクセルセンサ（ＰＰＳ）方式にも対応した画素回路１００を説明する。なお、図１０は実施形態４に係る画素回路１００にＰＰＳ方式を実現するための構成要素を加えたが、実施形態１〜３、５に係る画素回路１００にも同様に適用可能である。
【００５３】
実施形態６に係る画素回路１００は、検出回路として、第１検出部４２および第２検出部４４を含む。当該画素回路１００は、第１検出部４２がアクティブとなる第１モードと、第２検出部４４がアクティブとなる第２モードとが切り替え可能に構成される。
【００５４】
第１検出部４２は、ＡＰＳ方式に対応し、上述したように増幅トランジスタＭ３、選択トランジスタＭ５を含む。第１検出部４２は、フォトダイオードＰＤに流れる光電流Ｉｐｈによってカソード容量Ｃｐｄに現れる電圧を、ソースフォロアアンプによって増幅してデータ線ＬＤに出力する。
【００５５】
第２検出部４４は、電荷出力トランジスタＭ６を含んで構成される。電荷出力トランジスタＭ６は、フォトダイオードＰＤのカソード端子から、画素回路１００が接続されるデータ線ＬＤｊに至る経路上に設けられる。第２検出部４４は、ＰＰＳ方式に対応し、フォトダイオードＰＤに光電流Ｉｐｈによってカソード容量Ｃｐｄまたはカソード容量ＣｐｄおよびオーバーフロードレインキャパシタＣｏｖの合成容量に蓄えられた電荷をデータ線ＬＤｊを介して出力する。
【００５６】
ＡＰＳ方式とＰＰＳ方式は、受光量に応じて切り替えて用いることができる。ＡＰＳ方式は、増幅トランジスタＭ３で増幅することができるため、比較的小さな光を検出するのに適している。一方、ＰＰＳ方式は、高照度に対応し、比較的大きな光を検出するのに適している。両者の方式を受光量に応じて、画素ごとに適応的に切り替えることにより、ダイナミックレンジを拡大することができる。なお、画素回路１００をＰＰＳ方式単独で構成することも可能であり、その場合、第１検出部４２は設ける必要がない。
【００５７】
以上説明したように本実施形態によれば、オーバーフロードレインキャパシタＣｏｖを用いた画素回路１００は、ＰＰＳ方式に適用できる。ＰＰＳ方式は、蓄積時間を比較的確保しやすいため、回路の複雑化、大規模化、消費電力の増大を抑えることができる。したがって、広ダイナミックレンジを実現しつつ、これらの効果を享受することができる。また、ＰＰＳ方式では、画素回路１００の外部に設けられた図示しない電荷増幅アンプを使用して電圧でなく電荷を増幅できるため、画素回路１００内で電荷／電圧変換を行う必要がない。このため、変換時の電圧制限がなく、電荷を効率よく画素回路１００内に蓄積することができる。この場合、高精度のオーバーフローキャパシタＣｏｖを用いる必要もなく、同一面積内で大きな容量を確保しやすい。よって、広ダイナミックレジンを実現しやすい。また、ＡＰＤ方式とＰＰＳ方式を切り替え可能に構成した場合、さらにダイナミックレンジを拡大することができる。
【００５８】
以上、本発明を実施の形態をもとに説明した。実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。
【００５９】
実施形態３において、オーバーフロードレインキャパシタＣｏｖ、オーバーフロードレイントランジスタＭ２および電流制御トランジスタＭ１０を設けない構成も可能である。ゲート電圧制御回路１０は、リセットトランジスタＭ４のゲート電圧を制御する。上述した説明では、フォトダイオードＰＤの蓄積期間中、リセットトランジスタＭ４をオフさせていた。この変形例では、その期間にゲート電圧制御回路１０がリセットトランジスタＭ４のゲート電圧を制御することにより、リセットトランジスタＭ４に電流を流す。その電流は、電流制御トランジスタＭ１１が流す電流と同様に、カソード容量Ｃｐｄに蓄積される電荷量を調整するための電流として作用する。
【００６０】
この変形例によれば、リセットトランジスタＭ４を、フォトダイオードＰＤに流れる光電流Ｉｐｈの一部を打ち消す電流を流す電流制御素子として機能させることにより、実施形態３と同様の効果を奏することができ、さらに回路面積を縮小することができる。特に、入射光量が比較的小さいアプリケーションや、カソード容量Ｃｐｄが大きいフォトダイオードＰＤを使用する場合に有効である。
【００６１】
実施形態５において、画素回路１００内に昇圧回路２０を設けたが、画素回路１００の外部から電源電圧Ｖｄｄより高い電圧を取得できる場合、昇圧回路２０を設ける必要はなく、外部からの電圧を電流制御トランジスタＭ１１のドレイン端子に印加すればよい。
【００６２】
また、実施形態４の構成に、実施形態５の構成を組み合わせることが可能である。これによれば、回路規模の増大を抑制しながらダイナミックレンジをさらに拡大することができる。
【００６３】
また、実施形態１から実施形態３のいずれの構成にも、実施形態４または実施形態５の構成を組み合わせることが可能である。これによれば、回路規模の増大を抑制しながらダイナミックレンジをさらに拡大することができる。
【００６４】
また、実施形態において、電源電圧Ｖｄｄラインと、接地ＧＮＤラインを逆にした回路構成も可能である。その場合、実施形態４ではオーバーフロードレインキャパシタＣｏｖのフォトダイオードＰＤから電荷が流入しない側の端子に、電源電圧Ｖｄｄより高い電圧が印加されることになる。また、実施形態５では、電流制御トランジスタＭ１０のドレイン端子に、負電圧が印加されることになる。
【００６５】
また、実施形態において、画素回路１００に用いたトランジスタは、主にＮチャンネルＭＯＳＦＥＴの場合について説明したが、これには限定されず、一部のトランジスタを、ＰチャンネルＭＯＳＦＥＴを用いて構成することも可能である。この場合、ゲートに与える信号のハイレベル、ローレベルを適宜反転すればよい。
【００６６】
また、実施形態において、画素回路１００はフォトダイオードＰＤを備える場合について説明したが、フォトトランジスタなどであってもよく、入射光強度に応じて流れる光電流が変化する光検出素子であればよい。
【図面の簡単な説明】
【００６７】
【図１】実施形態１に係る画素回路の構成を示す回路図である。
【図２】実施形態１に係る画素回路の動作シーケンス図である。
【図３】実施形態１に係るオーバーフロードレインキャパシタにおける入射光量と蓄積電荷量との関係を示す図である。
【図４】実施形態２に係る画素回路の構成を示す回路図である。
【図５】実施形態３に係る画素回路の構成を示す回路図である。
【図６】実施形態３に係るオーバーフロードレインキャパシタにおける入射光量と蓄積電荷量との関係を示す図である。
【図７】実施形態３に係る画素回路を備える光検出装置の構成を示す回路図である。
【図８】実施形態４に係る画素回路の構成を示す回路図である。
【図９】実施形態５に係る画素回路の構成を示す回路図である。
【図１０】実施形態６に係る画素回路の構成を示す回路図である。
【符号の説明】
【００６８】
Ｍ１  電流制御トランジスタ、  Ｍ２  オーバーフロードレイントランジスタ、  ＳＷ２  スイッチ、  Ｍ３  増幅トランジスタ、  Ｍ４  リセットトランジスタ、  Ｍ５  選択トランジスタ、  Ｍ６  電荷出力トランジスタ、  Ｍ１０  電流制御トランジスタ、  １０  ゲート電圧制御回路、  Ｍ１２  ダミートランジスタ、  ２０  昇圧回路、  １００  画素回路、  ＬＤ  データ線、  ＰＤ  フォトダイオード、  Ｃｄ  ダミーキャパシタ、  Ｃｏｖ  オーバーフロードレインキャパシタ、  Ｃｐｄ  カソード容量、  １１０  ダミー画素回路、  １２０  減算回路、  ２００  光検出装置。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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