(57)【要約】【課題】アレイ周辺のトランジスタ密度の増加なくＴＭＲ素子を多段に積み重ねる。【解決手段】本発明の例に係る磁気ランダムアクセスメモリは、複数段に積み重ねられた複数のＴＭＲアレイと、ＴＭＲアレイ内に配置され、ＴＭＲアレイの第１方向における一端から他端まで延びる書き込み線と、第１方向における一端においてＴＭＲアレイ内の書き込み線を共通に接続するコンタクトプラグと、第１方向における他端においてＴＭＲアレイ内の書き込み線を共通に接続するコンタクトプラグと、ＴＭＲアレイ内に配置され、ＴＭＲアレイの第１方向に直交する第２方向における一端から他端まで延びる配線と、配線の一端に接続される第１選択トランジスタとを備え、複数のＴＭＲアレイ内のＴＭＲ素子には個別に選択トランジスタが接続されない。【選択図】図７
2008085349.tif 000002
【特許請求の範囲】
【請求項１】
複数段に積み重ねられた複数のＴＭＲアレイと、前記ＴＭＲアレイ内に配置され、前記ＴＭＲアレイの第１方向における一端から他端まで延びる書き込み線と、前記第１方向における一端において前記ＴＭＲアレイ内の書き込み線を共通に接続するコンタクトプラグと、前記第１方向における他端において前記ＴＭＲアレイ内の書き込み線を共通に接続するコンタクトプラグと、前記ＴＭＲアレイ内に配置され、前記ＴＭＲアレイの前記第１方向に直交する第２方向における一端から他端まで延びる配線と、前記配線の一端に接続される第１選択トランジスタとを具備し、複数の前記ＴＭＲアレイ内のＴＭＲ素子には個別に選択トランジスタが接続されないことを特徴とする磁気ランダムアクセスメモリ。
【請求項２】
前記ＴＭＲアレイ内の書き込み線は、前記第１方向における一端側において第２選択トランジスタに接続され、前記第１方向における他端側において第３選択トランジスタに接続されることを特徴とする請求項１に記載の磁気ランダムアクセスメモリ。
【請求項３】
前記ＴＭＲ素子の固定層が有する磁化の向きは、複数の前記ＴＭＲアレイにおいて全て同じ向きであることを特徴とする請求項１又は２に記載の磁気ランダムアクセスメモリ。
【請求項４】
さらに、複数の前記ＴＭＲアレイと前記書き込み線とを有する複数のブロックを具備し、前記複数のブロックは、前記第１方向に隣接して配置されることを特徴とする請求項１乃至３のいずれか１項に記載の磁気ランダムアクセスメモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トンネル磁気抵抗（Tunneling Magneto Resistive）効果により“１”，“０”−情報を記憶するＴＭＲ素子を利用してメモリセルを構成した磁気ランダムアクセスメモリ（MRAM: Magnetic Random Access Memory）に関する。
【背景技術】
【０００２】
近年、新たな原理により情報を記憶するメモリが数多く提案されているが、そのうちの一つに、Roy Scheuerlein et.al.によって提案されたトンネル磁気抵抗(Tunneling Magneto Resistive: 以後、TMRと表記する。) 効果を利用したメモリがある（例えば、ISSCC2000 Technical Digest p.128「A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell」を参照）。
【０００３】
磁気ランダムアクセスメモリは、ＴＭＲ素子により“１”，“０”−情報を記憶する。ＴＭＲ素子は、２つの磁性層（強磁性層）により絶縁層（トンネルバリア）を挟んだ構造を有する。ＴＭＲ素子に記憶される情報は、２つの磁性層のスピンの向きが平行か又は反平行かによって判断される。
【０００４】
ここで、平行とは、２つの磁性層のスピンの向きが同じであることを意味し、反平行とは、２つの磁性層のスピンの向きが逆向きであることを意味する。
【０００５】
通常、ＴＭＲ素子を構成する２つの磁性層のうちの一つは、スピンの向きが固定される固定層となるため、“１”，“０”−情報をＴＭＲ素子に記憶させる場合には、書き込み情報に応じて、これら２つの磁性層のうちの他の一つ（自由層）のスピンの向きを変えてやればよい。
【０００６】
ところで、近年では、種々のデバイス構造又は回路構造のＭＲＡＭが提案されており、そのうちの一つに、一つのスイッチング素子（選択トランジスタ）に複数のＴＭＲ素子を接続したデバイス構造が知られている。この構造は、セルの高密度化や読み出しマージンの向上を図るうえで有利である。
【０００７】
例えば、特願２０００−２９６０８２（平成１２年９月２８日出願）は、上部配線と下部配線の間に複数のＴＭＲ素子を並列に接続したセル構造を提案する。このセル構造では、図８に示すように、複数のＴＭＲ素子１０が基板上に複数段（本例では、４段）に積み上げられる。また、各段においては、上部配線１１と下部配線１２の間に複数のＴＭＲ素子１０が並列に接続される。
【０００８】
上部配線１１は、Ｘ方向に延び、その一端は、選択トランジスタ１４に接続される。下部配線１２も、Ｘ方向に延び、その一端は、センスアンプ（Ｓ／Ａ）１５などの周辺回路に接続される。本例では、読み出し電流は、上部配線１１、ＴＭＲ素子１０、下部配線１２という経路、即ち、Ｘ方向に沿って流れる。書き込み配線１３は、ＴＭＲ素子１０に隣接して配置され、Ｙ方向に延びている。
【０００９】
図９のセル構造は、図８の下部配線と書き込み配線を一体化した例である。即ち、下部配線１２は、Ｙ方向に延び、その一端は、センスアンプ（Ｓ／Ａ）に接続される。書き込み時には、下部配線１２は、書き込み配線として機能する。読み出し時には、下部配線１２は、読み出し配線として機能する。即ち、読み出し電流は、まず、上部配線（Ｘ方向）１１に流れ、この後、ＴＭＲ素子１０を経由して下部配線（Ｙ方向）１２に流れる。
【００１０】
磁気ランダムアクセスメモリのセルの基本構造は、１つのＴＭＲ素子に１つのスイッチング素子（選択トランジスタ）を対応させた１セル−１トランジスタ構造である。しかし、ＴＭＲ素子を複数段に積み重ねたデバイス構造では、１つのＴＭＲ素子に１つのスイッチング素子を対応させると、スイッチング素子数が多くなり、セルの高密度化に不利となる。
【００１１】
そこで、ＴＭＲ素子１０を複数段に積み重ねたデバイス構造の場合、１つのＴＭＲ素子に１つのスイッチング素子を対応させなくても、読み出し動作や書き込み動作を行うことができるようなデバイス構造が採用される。
【００１２】
例えば、図８及び図９に示すデバイス構造では、ＴＭＲ素子１０のアレイの各段において、上部配線１０と下部配線１２との間に複数のＴＭＲ素子１０を接続する。そして、例えば、上部配線１１の一端に選択トランジスタ１４を接続し、下部配線１２の一端にセンスアンプ（Ｓ／Ａ）１５を接続する。
【００１３】
しかし、この場合、図８の例では、ＴＭＲ素子１０のアレイの各段に配置される上部配線１１のそれぞれに対して選択トランジスタが必要になる。また、図１０に示すように、上部配線１１は、ＴＭＲ素子１０のアレイ１６上においてＸ方向に延びている。つまり、上部配線１１に接続される選択トランジスタは、アレイ１６の端部のエリア１７に集中して配置されることになる。
【００１４】
同様に、ＴＭＲ素子１０のアレイの各段に配置される下部配線（読み出し配線）１２のそれぞれに対してセンスアンプ（トランジスタ）が必要になる。つまり、図１０に示すように、下部配線１２は、ＴＭＲ素子１０のアレイ１６上においてＸ方向に延びているため、下部配線１２に接続されるトランジスタは、アレイ１６の端部のエリア１８に集中して配置されることになる。
【００１５】
同様に、ＴＭＲ素子１０のアレイの各段に配置される書き込み配線１３のそれぞれに対しても、選択トランジスタが必要になる。つまり、図１０に示すように、書き込み配線１３は、ＴＭＲ素子１０のアレイ１６上においてＹ方向に延びているため、書き込み配線１３に接続される選択トランジスタは、アレイ１６の端部のエリア１９Ａ，１９Ｂに集中して配置されることになる。
【００１６】
ところで、ＴＭＲ素子に対するデータ書き込み／読み出し動作においては、ＴＭＲ素子の特性に起因し、大電流が必要になることが知られている。このため、上部配線１１、下部配線１２及び書き込み配線１３に接続されるトランジスタのサイズは、必然的に大きくなることが予想される。
【００１７】
従って、アレイ１６の周辺に配置される電流駆動のためのトランジスタを配置するエリア１７，１８，１９Ａ，１９Ｂの面積も大きくなり、チップサイズの縮小や１チップ当たりの製造コストの低下などが図れなくなる。また、ＴＭＲ素子を積み重ねる段数に比例して選択トランジスタの数も増えるため、ＴＭＲ素子の積み重ね段数が非常に多くなると、選択トランジスタのレイアウトに多大な時間を要し、開発時間が長くなる。
【特許文献１】特開２００１−２３６７８１号公報
【特許文献２】特開２０００−１８７９７６号公報
【特許文献３】特開平１０−１０６２５５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１８】
本発明の目的は、ＴＭＲ素子のアレイ内の配線に接続され、ＴＭＲ素子のアレイの端部に配置されるトランジスタの数を減らすことが可能な新規なデバイス構造を提案することにより、チップサイズの縮小、１チップ当たりの製造コストの低下、開発時間の短縮などを図ることにある。
【課題を解決するための手段】
【００１９】
本発明の例に係る磁気ランダムアクセスメモリは、複数段に積み重ねられた複数のＴＭＲアレイと、前記ＴＭＲアレイ内に配置され、前記ＴＭＲアレイの第１方向における一端から他端まで延びる書き込み線と、前記第１方向における一端において前記ＴＭＲアレイ内の書き込み線を共通に接続するコンタクトプラグと、前記第１方向における他端において前記ＴＭＲアレイ内の書き込み線を共通に接続するコンタクトプラグと、前記ＴＭＲアレイ内に配置され、前記ＴＭＲアレイの前記第１方向に直交する第２方向における一端から他端まで延びる配線と、前記配線の一端に接続される第１選択トランジスタとを備え、複数の前記ＴＭＲアレイ内のＴＭＲ素子には個別に選択トランジスタが接続されない。
【発明の効果】
【００２０】
本発明によれば、ＴＭＲ素子のアレイ内の配線に接続され、ＴＭＲ素子のアレイの端部に配置されるトランジスタの数を減らすことが可能な新規なデバイス構造を提案することにより、チップサイズの縮小、１チップ当たりの製造コストの低下、開発時間の短縮などを図ることができる。
【発明を実施するための最良の形態】
【００２１】
以下、図面を参照しながら、本発明の磁気ランダムアクセスメモリについて詳細に説明する。
【００２２】
本発明は、ＴＭＲ素子が複数段に積み重ねられたアレイ構造を有する磁気ランダムアクセスメモリに適用される。
【００２３】
本発明の磁気ランダムアクセスメモリは、ＴＭＲ素子のアレイの１ロウ又は１カラム内において、各段に配置される同一機能を有する配線（例えば、書き込み配線、読み出し配線など）を直列又は並列に接続した点に特徴を有する。この場合、その配線には、その一端に１つ、又は、その両端に１つずつのトランジスタを配置すればよいため、ＴＭＲ素子のアレイの端部に配置されるトランジスタの数を減らすことができる。
【００２４】
また、本発明のデバイス構造によれば、ＴＭＲ素子の積み重ね段数にかかわらず、ＴＭＲ素子のアレイの１ロウ又は１カラム内で直列又は並列に接続された配線にトランジスタを接続すればよいため、ＴＭＲ素子の積み重ね段数を増やして、メモリ容量の増大を図っても、トランジスタ数が増大することはなく、そのレイアウトが複雑になることもない。
【００２５】
さらに、ＴＭＲ素子のアレイの１ロウ又は１カラム内の各段に配置される同一機能を有する配線に接続するトランジスタ数が常に一定となるため、ＴＭＲ素子のアレイを小さな１つのブロックとし、複数ブロックを集めて大きなメモリセルアレイを構成してもよい。この場合、ＴＭＲ素子のアレイの直下にトランジスタ又はセンスアンプなどのコア回路を配置することができる。
【００２６】
［第１実施の形態］  
図１は、本発明の第１実施の形態に関わる磁気ランダムアクセスメモリのセルアレイ部のレイアウトの概要を示している。図２は、図１のセルアレイ部のＸ方向に沿った断面、即ち、図１のＩＩ−ＩＩ線に沿う断面を示している。
【００２７】
半導体基板上には、複数のＴＭＲ素子１０が複数段（本例では、３段）に積み重ねられている。また、各段においては、ＴＭＲ素子１０は、Ｘ−Ｙ平面内においてアレイを構成している。
【００２８】
上部配線１１及び下部配線１２は、共に、Ｘ方向に延び、両配線１１，１２の間には、Ｘ方向に配置される複数のＴＭＲ素子１０が配置されている。上部配線１１の一端には、選択トランジスタ１４が接続される。また、下部配線１２の一端には、センスアンプ（Ｓ／Ａ）１５などの周辺回路が接続される。
【００２９】
本実施の形態では、上部配線１１及び下部配線１２は、読み出し配線として機能する。即ち、データ読み出し時、読み出し電流は、上部配線１１、ＴＭＲ素子１０、下部配線１２という経路、即ち、Ｘ方向に沿って流れる。
【００３０】
具体的な読み出し方法としては、まず、上部配線１１と下部配線１２に読み出し電流を流し、例えば、この時の下部配線１２の電位をセンスアンプにより検出する。次に、選択されたＴＭＲ素子（メモリセル）に所定データ（“０”又は“１”）を書き込み、この後、再び、上部配線１１と下部配線１２に読み出し電流を流し、この時の下部配線１２の電位をセンスアンプにより検出する。１回目と２回目の読み出しで、センスアンプにより検出された電位が同じならば、選択されたＴＭＲ素子のデータは、所定データと同じと判断され、異なれば、選択されたＴＭＲ素子のデータは、所定データと異なると判断される。最後に、選択されたＴＭＲ素子に、正しいデータを再書き込みする。
【００３１】
書き込み配線１３は、ＴＭＲ素子１０のアレイの各段において、ＴＭＲ素子１０上に配置され、Ｙ方向に延びている。また、書き込み配線１３は、ＴＭＲ素子１０の自由層に近接して配置される。さらに、Ｘ方向に配置される複数のＴＭＲ素子からなるグループを１カラム、Ｙ方向に配置される複数のＴＭＲ素子からなるグループを１ロウとした場合に、本例では、ＴＭＲ素子１０のアレイの１ロウ内において、各段に配置される書き込み配線１３を直列接続している。
【００３２】
即ち、図３に示すように、ＴＭＲ素子１０のアレイの端部において、上段の書き込み配線１３と下段の書き込み配線１３をコンタクトプラグを介して互いに電気的に接続する。なお、図３では、簡略化のため、上部配線及び下部配線を省略している。
【００３３】
具体的な書き込み方法としては、例えば、書き込み配線として機能する選択された１カラム内の下部配線１２に書き込みデータの値に応じて一方向又は他方向に向かう書き込み電流を流す。同時に、選択された１ロウ内の書き込み配線１３に一方向に向かう書き込み電流を流す。これにより、下部配線１２と書き込み配線１３の間に配置されるＴＭＲ素子（メモリセル）１０に所定データが書き込まれる。
【００３４】
このように、本実施の形態では、ＴＭＲ素子１０のアレイの１ロウ内において、各段に配置される同一機能を有する配線、即ち、書き込み配線を直列に接続することにより、その書き込み配線には、図３に示すように、その両端に１つずつのトランジスタを配置すればよい。このため、ＴＭＲ素子１０のアレイ１６の端部のエリア１９Ａ，１９Ｂに配置されるトランジスタ数を大幅に減らすことができる。
【００３５】
また、このようなデバイス構造によれば、ＴＭＲ素子１０の積み重ね段数にかかわらず、ＴＭＲ素子１０のアレイ１６の１ロウ内で直列に接続された配線にトランジスタを接続すればよいため、ＴＭＲ素子１０の積み重ね段数を増やして、メモリ容量の増大を図っても、トランジスタが増大することはなく、そのレイアウトが複雑になることもない。
【００３６】
さらに、ＴＭＲ素子１０のアレイ１６の１ロウ内の各段に配置される書き込み配線１３に接続するトランジスタ数が常に一定となるため、ＴＭＲ素子１０のアレイ１６を小さな１つのブロックとし、複数ブロックを集めて大きなメモリセルアレイを構成してもよい。この場合、例えば、図３に示すように、各ブロック内のＴＭＲ素子１０の直下にトランジスタ又はセンスアンプなどのコア回路を配置することが可能になる。
【００３７】
なお、図１において、積み重ねられたＴＭＲ素子、Ｘ方向に延びる配線及びＹ方向に延びる配線は、それぞれ、各段において互いにずれているように記載されているが、これは、説明を分かり易くするためであり、実際は、互いにずれていても、又は、完全にオーバーラップしていても、どちらでもよい。
【００３８】
［第２実施の形態］  
図４は、本発明の第２実施の形態に関わる磁気ランダムアクセスメモリのセルアレイ部の概要を示している。
【００３９】
本実施の形態の磁気ランダムアクセスメモリは、図２の磁気ランダムアクセスメモリと比較すると、図２のＴＭＲ素子１０の積み重ね段数を４段にした点に特徴を有し、その他の点については、図２の磁気ランダムアクセスメモリと同じとなっている。
【００４０】
半導体基板上には、複数のＴＭＲ素子１０が複数段（本例では、４段）に積み重ねられている。また、各段においては、ＴＭＲ素子１０は、Ｘ−Ｙ平面内においてアレイを構成している。
【００４１】
上部配線１１及び下部配線１２は、共に、Ｘ方向に延び、両配線１１，１２の間には、Ｘ方向に配置される複数のＴＭＲ素子１０が配置されている。上部配線１１の一端には、選択トランジスタ１４が接続される。また、下部配線１２の一端には、センスアンプ（Ｓ／Ａ）１５などの周辺回路が接続される。
【００４２】
上部配線１１及び下部配線１２は、読み出し配線として機能する。即ち、データ読み出し時、読み出し電流は、上部配線１１、ＴＭＲ素子１０、下部配線１２という経路、即ち、Ｘ方向に沿って流れる。
【００４３】
書き込み配線１３は、ＴＭＲ素子１０のアレイの各段において、ＴＭＲ素子１０上に配置され、Ｙ方向に延びている。また、書き込み配線１３は、ＴＭＲ素子１０の自由層に近接して配置される。さらに、Ｘ方向に配置される複数のＴＭＲ素子からなるグループを１カラム、Ｙ方向に配置される複数のＴＭＲ素子からなるグループを１ロウとした場合に、本例では、ＴＭＲ素子１０のアレイの１ロウ内において、各段に配置される書き込み配線１３を直列接続している。
【００４４】
即ち、図５に示すように、ＴＭＲ素子１０のアレイの端部において、上段の書き込み配線１３と下段の書き込み配線１３をコンタクトプラグを介して互いに電気的に接続する。なお、図５では、簡略化のため、上部配線及び下部配線を省略している。
【００４５】
本実施の形態では、ＴＭＲ素子１０の積み重ね段数が４段である。即ち、ＴＭＲ素子１０の積み重ね段数が偶数段（２，４，６，・・・段）である場合には、図５に示すように、書き込み配線１３とトランジスタとを接続するための２つのコンタクト部が、共に、ＴＭＲ素子１０のアレイ部の一端部に配置される。
【００４６】
この場合には、例えば、図５に示すように、ブロックＢＫ０内の書き込み配線１３の一端に接続されるトランジスタを、ブロックＢＫ０に隣接するブロックＢＫ１のアレイの直下に配置し、ブロックＢＫ０内の書き込み配線１３の他端に接続されるトランジスタを、ブロックＢＫ０のアレイの直下に配置する。
【００４７】
なお、上述の第１実施の形態のように、ＴＭＲ素子１０の積み重ね段数が奇数段（３，５，７，・・・段）である場合には、図３に示すように、書き込み配線１３の一端とトランジスタとを接続するためのコンタクト部は、ＴＭＲ素子１０のアレイ部の一端部に配置され、書き込み配線１３の他端とトランジスタとを接続するためのコンタクト部は、ＴＭＲ素子１０のアレイ部の一端部に対向する他端部に配置される。
【００４８】
従って、この場合には、例えば、図３に示すように、ブロックＢＫ０内の書き込み配線１３の一端及び他端に接続されるトランジスタを、それぞれ、ブロックＢＫ０のアレイの直下に配置する。
【００４９】
このように、本実施の形態では、ＴＭＲ素子１０のアレイの１ロウ内において、各段に配置される同一機能を有する配線、即ち、書き込み配線を直列に接続することにより、その書き込み配線には、図５に示すように、その両端に１つずつのトランジスタを配置すればよい。このため、ＴＭＲ素子１０のアレイの端部に配置されるトランジスタ数を大幅に減らすことができる。
【００５０】
また、このようなデバイス構造によれば、ＴＭＲ素子の積み重ね段数にかかわらず、ＴＭＲ素子１０のアレイの１ロウ内で直列に接続された配線にトランジスタを接続すればよいため、ＴＭＲ素子１０の積み重ね段数を増やして、メモリ容量の増大を図っても、トランジスタ数が増大することはなく、そのレイアウトが複雑になることもない。
【００５１】
さらに、ＴＭＲ素子１０のアレイの１ロウ内の各段に配置される書き込み配線１３に接続するトランジスタ数が常に一定となるため、ＴＭＲ素子１０のアレイを小さな１つのブロックとし、複数ブロックを集めて大きなメモリセルアレイを構成してもよい。この場合、例えば、図５に示すように、各ブロック内のＴＭＲ素子１０の直下にトランジスタ又はセンスアンプなどのコア回路を配置することが可能になる。
【００５２】
［第３実施の形態］  
図６は、本発明の第３実施の形態に関わる磁気ランダムアクセスメモリのセルアレイ部の概要を示している。
【００５３】
本実施の形態の磁気ランダムアクセスメモリは、図４の磁気ランダムアクセスメモリと比較すると、図４のＴＭＲ素子１０の固定層の磁化の向きを１段ごとに変えた点に特徴を有し、その他の点については、図４の磁気ランダムアクセスメモリと同じとなっている。
【００５４】
半導体基板上には、複数のＴＭＲ素子１０が複数段（本例では、４段）に積み重ねられている。また、各段においては、ＴＭＲ素子１０は、Ｘ−Ｙ平面内においてアレイを構成している。
【００５５】
上部配線１１及び下部配線１２は、共に、Ｘ方向に延び、両配線１１，１２の間には、Ｘ方向に配置される複数のＴＭＲ素子１０が配置されている。上部配線１１の一端には、選択トランジスタ１４が接続される。また、下部配線１２の一端には、センスアンプ（Ｓ／Ａ）１５などの周辺回路が接続される。
【００５６】
上部配線１１及び下部配線１２は、読み出し配線として機能する。即ち、データ読み出し時、読み出し電流は、上部配線１１、ＴＭＲ素子１０、下部配線１２という経路、即ち、Ｘ方向に沿って流れる。
【００５７】
書き込み配線１３は、ＴＭＲ素子１０のアレイの各段において、ＴＭＲ素子１０上に配置され、Ｙ方向に延びている。また、書き込み配線１３は、ＴＭＲ素子１０の自由層に近接して配置される。さらに、Ｘ方向に配置される複数のＴＭＲ素子からなるグループを１カラム、Ｙ方向に配置される複数のＴＭＲ素子からなるグループを１ロウとした場合に、本例では、ＴＭＲ素子１０のアレイの１ロウ内において、各段に配置される書き込み配線１３を直列接続している。
【００５８】
即ち、図５に示すように、ＴＭＲ素子１０のアレイの端部において、上段の書き込み配線１３と下段の書き込み配線１３をコンタクトプラグを介して互いに電気的に接続する。
【００５９】
ところで、上述の第２実施の形態では、書き込み配線１３は、図５から明らかなように、Ｙ−Ｚ平面内において蛇行して配置されている。この場合、図６に示すように、書き込み配線１３に一方向の電流を流す場合、各段においては、書き込み配線１３に流れる電流の向きは、１段ごとに互いに逆向きとなる。
【００６０】
図６の場合では、奇数段目の書き込み配線１３、即ち、半導体基板に最も近い１段目の書き込み配線１３及び３段目の書き込み配線１３には、紙面の表から裏に向かう書き込み電流が流れ、偶数段目の書き込み配線１３、即ち、２段目と４段目の書き込み配線１３には、紙面の裏から表に向かう書き込み電流が流れる。
【００６１】
このような状況において、例えば、全てのＴＭＲ素子１０の固定層の磁化の向きが同じであるとすると、例えば、奇数段目のＴＭＲ素子と遇数段目のＴＭＲ素子に同じデータを書き込む場合には、書き込み配線１３に異なる向きの書き込み電流を流さなければならない。
【００６２】
即ち、全てのＴＭＲ素子１０の固定層の磁化の向きが同じで、下部配線１２の書き込み電流の向きが一定である場合には、書き込み配線１３に一方向の書き込み電流のみを流すと、各段のＴＭＲ素子１０の自由層の磁化の向きは、１段ごとに逆向きとなる。即ち、各段のＴＭＲ素子１０の磁化状態は、１段ごとに、平行、反平行となり、同一動作であるにもかかわらず、各段のＴＭＲ素子１０には、異なるデータが書き込まれてしまう。
【００６３】
このように、第２実施の形態では、書き込み配線１３に一方向の電流を流す場合には、各段においては、書き込み配線１３に流れる電流は、互いに逆向きになってしまうため、書き込み動作の制御方法が複雑になる可能性がある。
【００６４】
そこで、本実施の形態では、このような事態を解決するため、図６に示すように、ＴＭＲ素子１０の固定層の磁化の向きを、１段ごとに変えることを提案する。この場合、書き込み配線１３に一方向の書き込み電流のみを流すと、各段のＴＭＲ素子１０の自由層の磁化の向きは、１段ごとに逆向きとなるが、各段のＴＭＲ素子１０の磁化状態は、各段において同じ（平行又は反平行）となる。つまり、各段のＴＭＲ素子１０には、同じデータが書き込まれる。
【００６５】
ＴＭＲ素子１０の固定層の磁化の向きに関しては、従来のプロセスにより、容易に、１段ごとに変えることが可能である。即ち、ＴＭＲ素子１０の固定層の磁化の向きを１段ごとに変えるには、固定層を構成する材料を堆積するときに、磁界の向きを調整してやればよい。
【００６６】
なお、本実施の形態では、書き込み配線１３が蛇行していることによる問題を、ＴＭＲ素子１０の固定層の磁化の向きを１段ごとに変えることで解決したが、これ以外にも、いくつかの解決方法がある。
【００６７】
例えば、書き込み制御が複雑になるが、上述のように、書き込み配線１３に異なる向きの電流を流したり、また、下部配線１２に流す書き込み電流の向きを変えることも可能である。また、同一データを各段において異なる磁化状態で保存することを認め、データ判定の条件を各段ごとに変えてもよい。
【００６８】
このように、本実施の形態では、ＴＭＲ素子の固定層の磁化の向きを、１段ごとに変えている。この場合、書き込み配線に一方向の書き込み電流のみを流すと、各段のＴＭＲ素子の自由層の磁化の向きは、１段ごとに逆向きとなるが、各段のＴＭＲ素子の磁化状態は、各段において同じ（平行又は反平行）となる。
【００６９】
従って、本実施の形態によれば、上述の第２実施の形態の磁気ランダムアクセスメモリと同様の効果が得られると共に、書き込み動作の制御方法も複雑になることがない。
【００７０】
［第４実施の形態］  
図７は、本発明の第４実施の形態に関わる磁気ランダムアクセスメモリのセルアレイ部の概要を示している。なお、図７では、簡略化のため、ＴＭＲ素子に接続される上部配線及び下部配線を省略している。
【００７１】
本実施の形態の磁気ランダムアクセスメモリは、図４の磁気ランダムアクセスメモリと比較すると、図４のＴＭＲ素子１０の各段に配置される書き込み配線１３を、直列接続ではなく、並列接続した点に特徴を有し、その他の点については、図４の磁気ランダムアクセスメモリと同じとなっている。
【００７２】
半導体基板上には、複数のＴＭＲ素子１０が複数段（本例では、４段）に積み重ねられている。また、各段においては、ＴＭＲ素子１０は、Ｘ−Ｙ平面内においてアレイを構成している。
【００７３】
本実施の形態においても、図４に示すように、上部配線１１及び下部配線１２は、共に、Ｘ方向に延び、両配線１１，１２の間には、Ｘ方向に配置される複数のＴＭＲ素子１０が配置されている。上部配線１１の一端には、選択トランジスタ１４が接続される。また、下部配線１２の一端には、センスアンプ（Ｓ／Ａ）１５などの周辺回路が接続される。
【００７４】
図７に示すように、書き込み配線１３は、ＴＭＲ素子１０のアレイの各段において、ＴＭＲ素子１０上に配置され、Ｙ方向に延びている。また、書き込み配線１３は、ＴＭＲ素子１０の自由層に近接して配置される。さらに、Ｘ方向に配置される複数のＴＭＲ素子からなるグループを１カラム、Ｙ方向に配置される複数のＴＭＲ素子からなるグループを１ロウとした場合に、本例では、ＴＭＲ素子１０のアレイの１ロウ内において、各段に配置される書き込み配線１３を並列接続している。
【００７５】
即ち、ＴＭＲ素子１０のアレイの端部において、上段の書き込み配線１３と下段の書き込み配線１３をコンタクトプラグを介して互いに電気的に接続する。
【００７６】
ところで、上述の第２実施の形態では、各段の書き込み配線１３は、互いに直列接続されるため、図５から明らかなように、書き込み配線１３は、Ｙ−Ｚ平面内において蛇行して配置される。これに対し、本実施の形態では、各段の書き込み配線１３は、互いに並列接続されるため、図７から明らかなように、書き込み配線１３は、Ｙ−Ｚ平面内においてはしご状となる。
【００７７】
本実施の形態では、書き込み配線１３に一方向の電流を流す場合、第２実施の形態とは異なり、各段においては、書き込み配線１３に流れる電流の向きは、互いに同じ向きとなる。
【００７８】
従って、本実施の形態によれば、上述の第２実施の形態の磁気ランダムアクセスメモリと同様の効果が得られると共に、上述の第３実施の形態のように、ＴＭＲ素子の固定層の磁化の向きを１段ごとに変えるという対策をとらなくても、書き込み動作を容易に制御できる。
【００７９】
また、本実施の形態では、各段の書き込み配線が並列に接続されるため、書き込み配線とトランジスタのコンタクト部は、ＴＭＲ素子のアレイの互いに対向する２つの端部に１つずつ設けられる。このため、ＴＭＲ素子のアレイを小さな１つのブロックとし、複数ブロックを集めて大きなメモリセルアレイを構成してもよい。この場合、各ブロック内のＴＭＲ素子の直下にトランジスタ又はセンスアンプなどのコア回路を容易に配置することができる。
【００８０】
［その他］  
上述の第１乃至第４実施の形態では、ＴＭＲ素子が複数段に積み重ねられたアレイ構造において、１ロウ内の各段に配置される書き込み配線（書き込み専用配線）を直列又は並列接続した場合について説明したが、本発明は、この書き込み配線以外のＴＭＲ素子のアレイ内に配置される配線に適用することができる。例えば、図８の上部配線１１及び下部配線１２、並びに、図９の上部配線１１及び下部配線１２に、それぞれ本発明を適用することもできる。
【００８１】
また、上述の第１乃至第４実施の形態では、複数段に積み重ねられたＴＭＲ素子の各段に配置された配線を例に説明したが、例えば、上下のＴＭＲ素子で配線を共有化する場合などにおいては、同一機能を有する配線は、各段に配置されず、１段おきに配置される。このような場合でも、１段おきに配置された配線を、直列又は並列接続し、本発明を構成することができる。
【００８２】
さらに、上述の第１乃至第４実施の形態において、ＴＭＲ素子のアレイ内の配線に接続されるトランジスタは、ＭＯＳトランジスタが一般的であるが、バイポーラトランジスタやダイオードなどであってもよい。
【００８３】
本発明は、ＴＭＲ素子が複数段に積み重ねられたセルアレイ構造を有する磁気ランダムアクセスメモリであれば、如何なる構造のものにも適用可能である。
【００８４】
以上、説明したように、本発明の磁気ランダムアクセスメモリによれば、ＴＭＲ素子が複数段に積み重ねられたアレイ構造において、各段に配置される同一機能を有する配線を直列又は並列接続しているため、その配線には、その一端に１つ、又は、その両端に１つずつのトランジスタを配置すればよく、ＴＭＲ素子のアレイの端部に配置されるトランジスタの数を減らすことができる。
【００８５】
また、ＴＭＲ素子の積み重ね段数にかかわらず、ＴＭＲ素子のアレイの１ロウ又は１カラム内で直列又は並列に接続された配線にトランジスタを接続すればよい。このため、ＴＭＲ素子の積み重ね段数を増やして、メモリ容量の増大を図っても、トランジスタ数が増大することはなく、また、そのレイアウトが複雑になることもない。
【００８６】
さらに、ＴＭＲ素子のアレイの各段に配置される同一機能を有する配線に接続するトランジスタ数が一定であるため、ＴＭＲ素子のアレイを小さな１つのブロックとし、複数ブロックを集めて大きなメモリセルアレイを構成してもよい。この場合、ＴＭＲ素子のアレイの直下にトランジスタ又はセンスアンプなどのコア回路を配置することができる。
【図面の簡単な説明】
【００８７】
【図１】本発明の第１実施の形態に関わるメモリの主要部を示す平面図。
【図２】図１のメモリのＸ方向の断面を示す図。
【図３】図１のメモリのＹ方向の断面を示す図。
【図４】本発明の第２実施の形態に関わるメモリのＸ方向の断面を示す図。
【図５】図４のメモリのＹ方向の断面を示す図。
【図６】本発明の第３実施の形態に関わるメモリのＸ方向の断面を示す図。
【図７】本発明の第４実施の形態に関わるメモリのＹ方向の断面を示す図。
【図８】従来のメモリのセル構造を示す図。
【図９】従来のメモリのセル構造を示す図。
【図１０】従来のメモリのセル構造を示す図。
【符号の説明】
【００８８】
１０：ＴＭＲ素子、１１：上部配線、１２：下部配線、１３：書き込み配線、１４：スイッチング素子、１５：センスアンプ、１６：ＴＭＲ素子のアレイ、１７，１８，１９Ａ，１９Ｂ：ＴＭＲ素子のアレイの端部のエリア。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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