(57)【要約】【課題】プレバイアス状態においてＤＣ−ＤＣコンバータを迅速に起動する。【解決手段】ＮチャネルＭＯＳＦＥＴと、整流素子と、インダクタと、第１キャパシタと、一端にＮチャネルＭＯＳＦＥＴをオンさせるための第１電圧が印加され、他端がＮチャネルＭＯＳＦＥＴの出力電極と接続される第２キャパシタとを含み、第１キャパシタの一端に目的レベルの出力電圧を生成するＤＣ−ＤＣコンバータのＮチャネルＭＯＳＦＥＴのオンオフを制御するスイッチング制御回路であって、第２キャパシタの両端の電圧が所定レベルより高いかどうかを示す監視信号を出力する電圧監視回路と、第２キャパシタの両端の電圧が所定レベルより低い場合は、第１電圧より高い第２電圧を第２キャパシタの一端に印加する充電回路と、第２キャパシタの一端の電圧を駆動電源として、入力信号に応じてＮチャネルＭＯＳＦＥＴを駆動する駆動回路とを備える。【選択図】図１
2008141832.tif 000002
【特許請求の範囲】
【請求項１】
入力電極に入力電圧が印加されるＮチャネルＭＯＳＦＥＴと、一端が前記ＮチャネルＭＯＳＦＥＴの出力電極と接続された整流素子と、一端が前記ＮチャネルＭＯＳＦＥＴの出力電極と接続されるインダクタと、一端が前記インダクタの他端と接続される第１キャパシタと、一端に前記ＮチャネルＭＯＳＦＥＴをオンさせるための第１電圧が印加され、他端が前記ＮチャネルＭＯＳＦＥＴの出力電極と接続される第２キャパシタとを含み、入力信号に応じて前記ＮチャネルＭＯＳＦＥＴをオンオフさせることにより前記第１キャパシタの一端に目的レベルの出力電圧を生成するＤＣ−ＤＣコンバータの前記ＮチャネルＭＯＳＦＥＴのオンオフを制御するスイッチング制御回路であって、
前記第２キャパシタの両端の電圧が所定レベルより高いかどうかを示す監視信号を出力する電圧監視回路と、
前記電圧監視回路から出力される前記監視信号に基づいて、前記第２キャパシタの両端の電圧が前記所定レベルより低い場合は、前記第１電圧より高い第２電圧を前記第２キャパシタの一端に印加する充電回路と、
前記第２キャパシタの一端の電圧を駆動電源として、前記入力信号に応じて前記ＮチャネルＭＯＳＦＥＴを駆動する駆動回路と、
を備えることを特徴とするスイッチング制御回路。
【請求項２】
請求項１に記載のスイッチング制御回路であって、
前記所定レベルは、前記ＮチャネルＭＯＳＦＥＴの閾値電圧であること、
を特徴とするスイッチング制御回路。
【請求項３】
請求項１又は２に記載のスイッチング制御回路であって、
前記充電回路は、
前記電圧監視回路から出力される前記監視信号に基づいて、前記第２キャパシタの両端の電圧が前記所定レベルより低い場合は、前記入力電圧を前記第２電圧として前記第２キャパシタの一端に印加すること、
を特徴とするスイッチング制御回路。
【請求項４】
請求項１〜３の何れか一項に記載のスイッチング制御回路であって、
前記電圧監視回路は、
一方の入力端子に前記第２キャパシタの一端の電圧が印加され、他方の入力端子に前記第２キャパシタの他端の電圧を前記所定レベル下降させた電圧が印加されるコンパレータを含んで構成されること、
を特徴とするスイッチング制御回路。
【請求項５】
請求項４に記載のスイッチング制御回路であって、
前記電圧監視回路は、
アノードが前記第２キャパシタの他端と接続され、カソードが前記コンパレータの他方の入力端子と接続され、降伏電圧が前記所定レベルであるツェナーダイオードを更に含んで構成されること、
を特徴とするスイッチング制御回路。
【請求項６】
請求項１〜５の何れか一項に記載のスイッチング制御回路であって、
前記充電回路は、
入力電極に前記第２電圧が印加され、出力電極が前記第２キャパシタの一端と接続され、制御電極に入力される前記監視信号に基づいて、前記第２キャパシタの両端の電圧が前記所定レベルより低い場合にオンとなり、前記第２電圧を前記第２キャパシタの一端に印加するトランジスタを含んで構成されること、
を特徴とするスイッチング制御回路。
【請求項７】
請求項６に記載のスイッチング制御回路であって、
前記充電回路は、
アノードに前記第２電圧が印加され、カソードが前記トランジスタの入力電極と接続されるダイオードを更に含んで構成されること、
を特徴とするスイッチング制御回路。
【請求項８】
請求項１〜７の何れか一項に記載のスイッチング制御回路であって、
前記電圧監視回路から出力される前記監視信号に基づいて、前記第２キャパシタの両端の電圧が前記所定レベルより低い場合は、前記ＮチャネルＭＯＳＦＥＴのオンオフを停止させる停止回路を更に備えること、
を特徴とするスイッチング制御回路。
【請求項９】
請求項８に記載のスイッチング制御回路であって、
前記停止回路は、
前記監視信号が、前記第２キャパシタの両端の電圧が前記所定レベルより低いことを示す場合は、前記駆動回路に入力される前記入力信号を前記ＮチャネルＭＯＳＦＥＴがオフとなる一方の論理レベルに変化させること、
を特徴とするスイッチング制御回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチング制御回路に関する。
【背景技術】
【０００２】
様々な電子機器において、入力電圧から目的レベルの出力電圧を生成するためのＤＣ−ＤＣコンバータが用いられている。図４は、降圧型のＤＣ−ＤＣコンバータの一般的な構成を示す図である。ＤＣ−ＤＣコンバータ１００は、ＮチャネルＭＯＳＦＥＴ１１０、ショットキバリアダイオード１１１，１１２、インダクタ１１３、キャパシタ１１４，１１５、抵抗１１６，１１７、制御回路１１８、レベルシフト回路１１９、及び駆動回路１２０を含んで構成されている。
【０００３】
ＮチャネルＭＯＳＦＥＴ１１０のドレインには、端子ＩＮを介して入力電圧ＶINが印加されており、ＮチャネルＭＯＳＦＥＴ１１０がオンとなることにより、インダクタ１１３に入力電圧ＶINが印加され、キャパシタ１１４が充電されて出力電圧ＶOUTが上昇する。その後、ＮチャネルＭＯＳＦＥＴ１１０がオフとなると、インダクタ１１３に蓄積されたエネルギーによって、ショットキバリアダイオード１１１、インダクタ１１３、キャパシタ１１４により構成されるループを電流が流れ、キャパシタ１１４が放電されて出力電圧ＶOUTが下降する。そして、ＤＣ−ＤＣコンバータ１００では、出力電圧ＶOUTを抵抗１１６，１１７で分圧して得られる帰還電圧ＶFBが所定レベルとなるよう制御回路１１８がＮチャネルＭＯＳＦＥＴ１１０をオンオフすることにより、出力電圧ＶOUTが目的レベルとなるように制御される。
【０００４】
また、ＤＣ−ＤＣコンバータ１００では、インダクタ１１３に入力電圧ＶINを印加するためのトランジスタとして、ＰチャネルＭＯＳＦＥＴよりオン抵抗が小さく、ロスが少ないＮチャネルＭＯＳＦＥＴ１１０が用いられている。このようにＮチャネルＭＯＳＦＥＴ１１０を用いる場合、ＮチャネルＭＯＳＦＥＴ１１０がオンになると、ＮチャネルＭＯＳＦＥＴ１１０のソースの電圧が入力電圧ＶINに近づくこととなる。そのため、ＮチャネルＭＯＳＦＥＴ１１０をオンさせ続けるためには、ＮチャネルＭＯＳＦＥＴ１１０のゲートに入力電圧ＶINよりＮチャネルＭＯＳＦＥＴ１１０の閾値電圧ＶTHだけ高い電圧を印加する必要がある。さらに、ＮチャネルＭＯＳＦＥＴ１１０をオン抵抗が十分に小さい状態とするためには、ＮチャネルＭＯＳＦＥＴ１１０のゲートに入力電圧ＶINより例えば５Ｖ程度高い電圧を印加する必要がある。
【０００５】
そこで、ＮチャネルＭＯＳＦＥＴ１１０をオンさせるために、ブートストラップ電圧を用いる手法が一般的に採用されている（例えば、特許文献１）。ＤＣ−ＤＣコンバータ１００では、端子ＲＥＧに印加される電圧ＶREGが、ショットキバリアダイオード１１２及び端子ＢＣを介してキャパシタ１１５に印加されることにより、ブートストラップ電圧ＶBTが生成される。ここで、電圧ＶREGを５Ｖ、ショットキバリアダイオード１１１，１１２の順方向電圧を０．３Ｖとし、ＮチャネルＭＯＳＦＥＴ１１０がオフであり、ショットキバリアダイオード１１１、インダクタ１１３、キャパシタ１１４により構成されるループを電流が流れている状況を想定する。この場合、端子ＳＷの電圧ＶSWは−０．３Ｖ、端子ＢＣの電圧ＶBCは４．７Ｖとなり、キャパシタ１１４の両端の電圧ＶBTは５Ｖとなる。したがって、ＮチャネルＭＯＳＦＥＴ１１０がオンとなり、電圧ＶSWがＶINとなった場合、電圧ＶBC＝ＶIN＋ＶBTとなる。そして、レベルシフト回路１１９が電圧ＶBCを基準として制御回路１１８から出力されるドライブ信号のレベルシフトを行い、駆動回路１２０が電圧ＶBCを駆動電源とすることにより、ＮチャネルＭＯＳＦＥＴ１１０をオンさせ続けることができる。
【特許文献１】特開２００５−３０４２２６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところで、ＤＣ−ＤＣコンバータ１００の起動時に、出力電圧ＶOUTがゼロレベルになっていない状態、すなわち、プレバイアス状態が発生している場合がある。例えば、ＤＣ−ＤＣコンバータ１００の前回の動作終了後にキャパシタ１１４が放電しきっていない場合や、出力側に接続された機器等から電流がリークしている場合等に、プレバイアス状態が発生する。
【０００７】
図５は、ＤＣ−ＤＣコンバータ１００の動作の一例を示すタイムチャートである。なお、電圧ＶREGが５Ｖ、電圧ＶINが１２Ｖ、出力電圧ＶOUTの目的レベルが６Ｖであり、ＮチャネルＭＯＳＦＥＴ１１０の閾値電圧ＶTHが２Ｖであることとする。まず、初期状態として、ＤＣ−ＤＣコンバータ１００が動作しており、出力電圧ＶOUTが６Ｖ、ブートストラップ電圧ＶBTが５Ｖとなっていることとする。
【０００８】
そして、時刻Ｔ１に、ＤＣ−ＤＣコンバータ１００の動作が停止されると、出力電圧ＶOUTはキャパシタ１１４の自然放電等により緩やかに下降していく。一方、ブートストラップ電圧ＶBTは、レベルシフト回路１１９や駆動回路１２０の消費電流により、急激に下降していく。
【０００９】
そのため、時刻Ｔ２にＤＣ−ＤＣコンバータ１００の動作が再開された時には、出力電圧ＶOUTが例えば４．５Ｖ程度である一方、ブートストラップ電圧ＶBTは０Ｖとなっている。この状態では、端子ＳＷの電圧ＶSWも４．５Ｖ程度となっており、端子ＲＥＧに５Ｖの電圧ＶREGが印加されてもブートストラップ電圧ＶBTがＮチャネルＭＯＳＦＥＴ１１０の閾値電圧である２Ｖまで上昇せず、ＮチャネルＭＯＳＦＥＴ１１０をオンさせることができない。
【００１０】
その後、出力電圧ＶOUTが緩やかに下降し続け、時刻Ｔ３に３Ｖまで低下すると、ブートストラップ電圧ＶBTがＮチャネルＭＯＳＦＥＴ１１０の閾値電圧である２Ｖまで到達する。これにより、ＮチャネルＭＯＳＦＥＴ１１０のスイッチング動作が開始され、出力電圧ＶOUTが目的レベルの６Ｖに向かって上昇していくこととなる。
【００１１】
このように、ＤＣ−ＤＣコンバータ１００において、起動時にＶREG−ＶTHより高い出力電圧ＶOUTが発生しているプレバイアス状態では、出力電圧ＶOUTがＶREG−ＶTHより低くなるまでＮチャネルＭＯＳＦＥＴ１１０のスイッチング動作を行うことができず、出力電圧ＶOUTを目的レベルに到達させるまでの時間が長くなってしまう。
【００１２】
本発明は上記課題を鑑みてなされたものであり、プレバイアス状態においてＤＣ−ＤＣコンバータを迅速に起動可能なスイッチング制御回路を提供することを目的とする。
【課題を解決するための手段】
【００１３】
上記目的を達成するため、本発明のスイッチング制御回路は、入力電極に入力電圧が印加されるＮチャネルＭＯＳＦＥＴと、一端が前記ＮチャネルＭＯＳＦＥＴの出力電極と接続された整流素子と、一端が前記ＮチャネルＭＯＳＦＥＴの出力電極と接続されるインダクタと、一端が前記インダクタの他端と接続される第１キャパシタと、一端に前記ＮチャネルＭＯＳＦＥＴをオンさせるための第１電圧が印加され、他端が前記ＮチャネルＭＯＳＦＥＴの出力電極と接続される第２キャパシタとを含み、入力信号に応じて前記ＮチャネルＭＯＳＦＥＴをオンオフさせることにより前記第１キャパシタの一端に目的レベルの出力電圧を生成するＤＣ−ＤＣコンバータの前記ＮチャネルＭＯＳＦＥＴのオンオフを制御するスイッチング制御回路であって、前記第２キャパシタの両端の電圧が所定レベルより高いかどうかを示す監視信号を出力する電圧監視回路と、前記電圧監視回路から出力される前記監視信号に基づいて、前記第２キャパシタの両端の電圧が前記所定レベルより低い場合は、前記第１電圧より高い第２電圧を前記第２キャパシタの一端に印加する充電回路と、前記第２キャパシタの一端の電圧を駆動電源として、前記入力信号に応じて前記ＮチャネルＭＯＳＦＥＴを駆動する駆動回路と、を備えることとする。
【００１４】
また、前記所定レベルは、前記ＮチャネルＭＯＳＦＥＴの閾値電圧であることとすることができる。
【００１５】
また、前記充電回路は、前記電圧監視回路から出力される前記監視信号に基づいて、前記第２キャパシタの両端の電圧が前記所定レベルより低い場合は、前記入力電圧を前記第２電圧として前記第２キャパシタの一端に印加することとすることができる。
【００１６】
また、前記電圧監視回路は、一方の入力端子に前記第２キャパシタの一端の電圧が印加され、他方の入力端子に前記第２キャパシタの他端の電圧を前記所定レベル下降させた電圧が印加されるコンパレータを含んで構成されることとすることができる。
【００１７】
さらに、前記電圧監視回路は、アノードが前記第２キャパシタの他端と接続され、カソードが前記コンパレータの他方の入力端子と接続され、降伏電圧が前記所定レベルであるツェナーダイオードを更に含んで構成されることとすることができる。
【００１８】
また、前記充電回路は、入力電極に前記第２電圧が印加され、出力電極が前記第２キャパシタの一端と接続され、制御電極に入力される前記監視信号に基づいて、前記第２キャパシタの両端の電圧が前記所定レベルより低い場合にオンとなり、前記第２電圧を前記第２キャパシタの一端に印加するトランジスタを含んで構成されることとすることができる。
【００１９】
さらに、前記充電回路は、アノードに前記第２電圧が印加され、カソードが前記トランジスタの入力電極と接続されるダイオードを更に含んで構成されることとすることができる。
【００２０】
また、前記スイッチング制御回路は、前記電圧監視回路から出力される前記監視信号に基づいて、前記第２キャパシタの両端の電圧が前記所定レベルより低い場合は、前記ＮチャネルＭＯＳＦＥＴのオンオフを停止させる停止回路を更に備えることとすることができる。
【００２１】
さらに、前記停止回路は、前記監視信号が、前記第２キャパシタの両端の電圧が前記所定レベルより低いことを示す場合は、前記駆動回路に入力される前記入力信号を前記ＮチャネルＭＯＳＦＥＴがオフとなる一方の論理レベルに変化させることとすることができる。
【発明の効果】
【００２２】
プレバイアス状態においてＤＣ−ＤＣコンバータを迅速に起動可能なスイッチング制御回路を提供することができる。
【発明を実施するための最良の形態】
【００２３】
＝＝回路構成＝＝
図１は、本発明の一実施形態であるスイッチング制御回路を含む降圧型のＤＣ−ＤＣコンバータの構成例を示す図である。ＤＣ−ＤＣコンバータ１０は、スイッチング制御回路２０、ショットキバリアダイオード２１、インダクタ２２、キャパシタ２３〜２５、抵抗２６〜２８を含んで構成されている。そして、スイッチング制御回路２０は、ＮチャネルＭＯＳＦＥＴ３０、電源３１、エラーアンプ３２、三角波発振回路３３、コンパレータ３４、クロック生成回路３５、Ｄ型フリップフロップ（Ｄ−ＦＦ）３６、ショットキバリアダイオード３７、ＡＮＤ回路３８、レベルシフト回路３９、駆動回路４０、ツェナーダイオード４１、コンパレータ４２、ＰチャネルＭＯＳＦＥＴ４３、及びダイオード４４を含んで構成されている。
【００２４】
スイッチング制御回路２０は、端子ＲＥＧ、端子ＩＮ、端子ＳＷ、端子ＦＢ、端子ＲＣ、端子ＢＣを備える集積回路である。そして、スイッチング制御回路２０は、端子ＦＢに印加される電圧ＶFBが所定レベルとなるようにＮチャネルＭＯＳＦＥＴ３０のオンオフを制御することにより、目的レベルの出力電圧ＶOUTを生成する。なお、ＮチャネルＭＯＳＦＥＴ３０等、スイッチング制御回路２０の内部に設けられているものを、スイッチング制御回路２０の外部に設けることも可能である。
【００２５】
ＮチャネルＭＯＳＦＥＴ３０は、ドレイン（入力電極）に端子ＩＮを介して入力電圧ＶINが印加され、ソース（出力電極）が端子ＳＷと接続され、ゲートに駆動回路４０の出力信号ＤＲＶＢが入力されている。したがって、信号ＤＲＶＢの電圧レベルと端子ＳＷの電圧ＶSWとの電位差がＮチャネルＭＯＳＦＥＴ３０の閾値電圧ＶTHより大きくなれば、ＮチャネルＭＯＳＦＥＴ３０がオンとなり、入力電圧ＶINが端子ＳＷに印加される。
【００２６】
ショットキバリアダイオード（整流素子）２１は、アノードが接地され、カソードが端子ＳＷに接続されている。インダクタ２２は、一端が端子ＳＷに接続され、他端がキャパシタ（第１キャパシタ）２３の一端と接続されている。また、キャパシタ２３の他端は接地されており、キャパシタ２３に充電された電圧が出力電圧ＶOUTとなっている。したがって、ＮチャネルＭＯＳＦＥＴ３０がオンになると、端子ＳＷを介して入力電圧ＶINがインダクタ２２の一端に印加され、キャパシタ２３が充電されて出力電圧ＶOUTが上昇する。その後、ＮチャネルＭＯＳＦＥＴ３０がオフになると、インダクタ２２に蓄積されたエネルギーによって、ショットキバリアダイオード２１、インダクタ２２、キャパシタ２３により構成されるループを電流が流れ、キャパシタ２３が放電されて出力電圧ＶOUTが下降する。
【００２７】
キャパシタ（第２キャパシタ）２４は、一端が端子ＢＣと接続され、他端が端子ＳＷと接続されている。そして、キャパシタ２４は、電圧ＶREG（第１電圧）または入力電圧ＶIN（第２電圧）が端子ＢＣを介して印加されることにより充電され、ブートストラップ電圧ＶBTを生成する。このブートストラップ電圧ＶBTは、ＮチャネルＭＯＳＦＥＴ３０をオンさせるために用いられる電圧である。例えば、初期状態として端子ＳＷの電圧ＶSWが０Ｖであるとする。この場合、ＮチャネルＭＯＳＦＥＴ３０のゲートに閾値電圧ＶTH（例えば２Ｖ）より高い電圧を印加すれば、ＮチャネルＭＯＳＦＥＴ３０がオンすることとなる。しかし、ＮチャネルＭＯＳＦＥＴ３０がオンになると、端子ＳＷの電圧ＶSWが入力電圧ＶIN（例えば１２Ｖ）に近づくため、ＮチャネルＭＯＳＦＥＴ３０をオンさせ続けるためには、入力電圧ＶINより高い電圧をＮチャネルＭＯＳＦＥＴ３０のゲートに印加する必要がある。そこで、電圧ＶREGまたは入力電圧ＶINを用いて例えば５Ｖ程度のブートストラップ電圧ＶBTを生成することにより、端子ＳＷの電圧ＶSWが入力電圧ＶINに近づいたとしても、ＮチャネルＭＯＳＦＥＴ３０をオンさせることが可能となる。
【００２８】
抵抗２６は、一端に出力電圧ＶOUTが印加され、他端が抵抗２７の一端と接続されている。そして、抵抗２７の他端は接地されており、抵抗２６，２７の接続点の電圧が、出力電圧ＶOUTを抵抗２６，２７の抵抗比で分圧した帰還電圧ＶFBとなっている。
【００２９】
電源３１は、基準電圧ＶREFを生成する電源回路である。スイッチング制御回路２０は、端子ＦＢに印加される帰還電圧ＶFBが基準電圧ＶREFと等しくなるようにＮチャネルＭＯＳＦＥＴ３０のオンオフを制御することにより、目的レベルの出力電圧ＶOUTを生成する。
【００３０】
エラーアンプ３２は、＋入力端子に電源３１から出力される基準電圧ＶREFが印加され、−入力端子に端子ＦＢを介して帰還電圧ＶFBが印加されている。そして、エラーアンプ３２は、基準電圧ＶREFと帰還電圧ＶFBとの誤差を増幅した電圧ＶEを出力する。また、エラーアンプ３２の出力端子には、直列に接続された抵抗２８及びキャパシタ２５が端子ＲＣを介して接続されている。この抵抗２８及びキャパシタ２５は、エラーアンプ３２を積分動作させるためのものである。
【００３１】
三角波発振回路３３は、所定周波数で発振する三角波状の電圧ＶTを生成して出力する回路である。
【００３２】
コンパレータ３４は、＋入力端子に三角波発振回路３３から出力される電圧ＶTが印加され、−入力端子にエラーアンプ３２から出力される電圧ＶEが印加されている。そして、コンパレータ３４は、電圧ＶTと電圧ＶEの電圧レベルの比較を行い、比較結果を示す信号ＣＭＰを出力する。本実施形態においては、電圧ＶTが電圧ＶEより高い場合に信号ＣＭＰがＨレベルとなり、電圧ＶTが電圧ＶEより低い場合に信号ＣＭＰがＬレベルとなる。
【００３３】
クロック生成回路３５は、所定周波数で発振するクロック信号ＣＬＫを生成して出力する回路である。
【００３４】
Ｄ−ＦＦ３６は、データ入力端子Ｄに、端子ＲＥＧを介してＨレベルの電圧ＶREGが印加され、クロック入力端子Ｃに、クロック生成回路３５から出力されるクロック信号ＣＬＫが入力され、リセット端子Ｒに、コンパレータＣＭＰから出力される信号ＣＭＰが入力されている。そして、Ｄ−ＦＦ３６の出力端子Ｑから出力される信号が、ＮチャネルＭＯＳＦＥＴ３０のオンオフを制御するためのドライブ信号ＤＲＶとなっている。なお、本実施形態では、ドライブ信号ＤＲＶがＨレベルの場合にＮチャネルＭＯＳＦＥＴ３０がオンされることとしている。
【００３５】
ショットキバリアダイオード３７は、アノードに端子ＲＥＧを介して電圧ＶREGが印加され、カソードが端子ＢＣと接続されている。ここで、電圧ＶREGが５Ｖ、電圧ＶINが１２Ｖ、ショットキバリアダイオード２１，３７の順方向電圧を０．３Ｖとして、キャパシタ２４に充電されるブートストラップ電圧ＶBTを考える。ＮチャネルＭＯＳＦＥＴ３０がオフであり、ショットキバリアダイオード２１、インダクタ２２、キャパシタ２３により構成されるループを電流が流れている場合、端子ＳＷの電圧ＶSWは−０．３Ｖとなっている。また、端子ＢＣの電圧ＶBCは、電圧ＶREGからショットキバリアダイオード３７の順方向電圧である０．３Ｖだけ低い４．７Ｖとなっている。したがって、ブートストラップ電圧ＶBTは、４．７−（−０．３）＝５Ｖとなる。その後、ＮチャネルＭＯＳＦＥＴ３０がオンとなり、端子ＳＷに電圧ＶINが印加されて電圧ＶSWが１２Ｖになると、端子ＢＣの電圧ＶBCは、１２Ｖにブートストラップ電圧ＶBT＝５Ｖを加えた１７Ｖとなる。なお、端子ＢＣの電圧ＶBCが電圧ＶREGより高くなっても、ショットキバリアダイオード３７が設けられているため、端子ＢＣから端子ＲＥＧに向かって電流が逆流することはない。
【００３６】
ＡＮＤ回路３８は、Ｄ−ＦＦ３６から出力されるドライブ信号ＤＲＶと、コンパレータ４２から出力される信号ＣＨＫとの論理積により生成される信号を出力する。したがって、コンパレータ４２から出力される信号ＣＨＫがＬレベルであればＡＮＤ回路３８から出力される信号がＬレベルとなり、ドライブ信号ＤＲＶの論理レベルにかかわらずＮチャネルＭＯＳＦＥＴ３０はオフとなり、スイッチング動作が停止されることとなる。
【００３７】
レベルシフト回路３９には、電源側の電圧として端子ＢＣの電圧ＶBCが印加され、接地側の電圧として接地電圧が印加されており、ＡＮＤ回路３８から出力される電圧ＶREGを基準とする論理レベルの信号を、電圧ＶBCを基準とする論理レベルの信号に変換する。
【００３８】
駆動回路４０には、電源側の電圧として端子ＢＣの電圧ＶBCが印加され、接地側の電圧として端子ＳＷの電圧ＶSWが印加されている。そして、駆動回路４０は、レベルシフト回路３９から出力される信号に基づいて、ＮチャネルＭＯＳＦＥＴ３０のゲートに入力する信号ＤＲＶＢの電圧レベルを変化させることにより、ＮチャネルＭＯＳＦＥＴ３０のオンオフを制御する。具体的には、レベルシフト回路３９から出力される信号がＨレベルであれば、駆動回路４０が信号ＤＲＶＢの電圧レベルを例えばＶBCとすることにより、ＮチャネルＭＯＳＦＥＴ３０がオンとなる。一方、レベルシフト回路３９から出力される信号がＬレベルであれば、駆動回路４０が信号ＤＲＶＢの電圧レベルを例えばＶSWとすることにより、ＮチャネルＭＯＳＦＥＴ３０がオフとなる。
【００３９】
ツェナーダイオード４１は、アノードが端子ＳＷと接続され、カソードがコンパレータ４２の−入力端子と接続されており、降伏電圧がＮチャネルＭＯＳＦＥＴ３０の閾値電圧ＶTH（例えば２Ｖ）と同程度となっている。したがって、ツェナーダイオード４１の降伏電圧が例えば２Ｖであるとすると、コンパレータ４２の−入力端子に印加される電圧は電圧ＶSW＋２Ｖとなる。
【００４０】
コンパレータ４２は、＋入力端子が端子ＢＣと接続され、−入力端子がツェナーダイオード４１のカソードと接続されている。そして、コンパレータ４２は、＋入力端子に印加される電圧ＶBCと、−入力端子に印加される電圧のレベルを比較し、比較結果を示す信号ＣＨＫ（監視信号）を出力する。ここで、ツェナーダイオード４１の降伏電圧を例えば２Ｖとすると、コンパレータ４２の−入力端子に印加される電圧はＶSW＋２Ｖとなる。したがって、ＶBC＞ＶSW＋２であれば信号ＣＨＫがＨレベルとなり、ＶBC＜ＶSW＋２であれば信号ＣＨＫがＬレベルとなる。すなわち、ブートストラップ電圧ＶBT（＝ＶBC−ＶSW）が２Ｖより高ければ信号ＣＨＫがＨレベルとなり、ＶBTが２Ｖより低ければ信号ＣＨＫがＬレベルとなる。
【００４１】
ＰチャネルＭＯＳＦＥＴ４３は、ソース（入力電極）に端子ＩＮ及びダイオード４４を介して入力電圧ＶINが印加され、ドレイン（出力電極）が端子ＢＣと接続され、ゲートにコンパレータ４２から出力される信号ＣＨＫが入力されている。したがって、ブートストラップ電圧ＶBTがＮチャネルＭＯＳＦＥＴ３０の閾値電圧ＶTH（例えば２Ｖ）より低く、信号ＣＨＫがＬレベルの場合は、ＰチャネルＭＯＳＦＥＴ４３がオンとなり、入力電圧ＶINがダイオード４４、ＰチャネルＭＯＳＦＥＴ４３を介して端子ＢＣに印加される。なお、端子ＢＣの電圧ＶBCが入力電圧ＶINより高くなっても、ダイオード４４が設けられているため、端子ＢＣから端子ＩＮに向かって電流が逆流することはない。
【００４２】
また、スイッチング制御回路２０においては、電源３１、エラーアンプ３２、三角波発振回路３３、コンパレータ３４、クロック生成回路３５、及びＤ−ＦＦ３６によって制御回路が構成され、ＡＮＤ回路３８によって停止回路が構成され、ツェナーダイオード４１及びコンパレータ４２によって電圧監視回路が構成され、ＰチャネルＭＯＳＦＥＴ４３及びダイオード４４によって充電回路が構成されている。
【００４３】
＝＝動作説明＝＝
次に、ＤＣ−ＤＣコンバータ１０の動作について説明する。図２は、ＤＣ−ＤＣコンバータ１０の動作の一例を示すタイミングチャートである。また、図３は、スイッチング制御回路２０において生成されるドライブ信号ＤＲＶの一例を示す波形図である。なお、入力電圧ＶINが１２Ｖ、出力電圧ＶOUTの目的レベルが６Ｖ、電圧ＶREGが５Ｖ、ショットキバリアダイオード２１，３７の順方向電圧が０．３Ｖ、ＮチャネルＭＯＳＦＥＴ３０の閾値電圧ＶTH及びツェナーダイオード４１の降伏電圧が２Ｖであることとして説明する。
【００４４】
まず、時刻Ｔ０に、出力電圧ＶOUT及びブートストラップ電圧ＶBTが０Ｖの状態でＤＣ−ＤＣコンバータ１００の動作が開始されたとする。このとき、ブートストラップ電圧ＶBTが２Ｖより低いため、コンパレータ４２から出力される信号ＣＨＫがＬレベルとなる。これにより、ＡＮＤ回路３８から出力される信号がＬレベルとなり、ＮチャネルＭＯＳＦＥＴ３０はオフの状態となるとともに、ＰチャネルＭＯＳＦＥＴ４３がオンとなる。ＰチャネルＭＯＳＦＥＴ４３がオンとなる。つまり、キャパシタ２４には、端子ＲＥＧ、ショットキバリアダイオード３７、端子ＢＣを介して電圧ＶREGが印加されるとともに、ダイオード４４及びＰチャネルＭＯＳＦＥＴ４３を介して電圧ＶINが印加され、ブートストラップ電圧ＶBTが上昇する。
【００４５】
そして、時刻Ｔ１にブートストラップ電圧ＶBTがＮチャネルＭＯＳＦＥＴ３０の閾値電圧ＶTHである２Ｖを超えると、コンパレータ４２から出力される信号ＣＨＫがＨレベルとなる。これにより、ＡＮＤ回路３８から出力される信号は、Ｄ−ＦＦ３６の出力端子Ｑから出力される信号ＤＲＶに応じて変化することとなる。また、ブートストラップ電圧ＶBTがＮチャネルＭＯＳＦＥＴ３０の閾値電圧ＶTHよりも高くなっているため、駆動回路４０は、ドライブ信号ＤＲＶがＨレベルの場合にＮチャネルＭＯＳＦＥＴ３０をオンさせることができる。また、コンパレータ４２から出力される信号ＣＨＫがＨレベルとなることによってＰチャネルＭＯＳＦＥＴ４３がオフとなる。
【００４６】
このとき、帰還電圧ＶFBが基準電圧ＶREFより低いため、エラーアンプ３２から出力される電圧ＶEが上昇する。そして、図３に示すように、コンパレータ３４は、電圧ＶTと電圧ＶEとの比較信号ＣＭＰを出力する。そして、比較信号ＣＭＰはＤ−ＦＦ３６のリセット端子Ｒに入力されているため、比較信号ＣＭＰがＨレベルの間は、Ｄ−ＦＦ３６の出力端子Ｑから出力されるドライブ信号ＤＲＶがＬレベルとなる。一方、比較信号ＣＭＰがＬレベルになると、Ｄ−ＦＦ３６のリセットが解除され、クロック生成回路３５から出力されるクロック信号ＣＬＫの立ち上がりのタイミングで、Ｄ−ＦＦ３６の出力端子Ｑから出力されるドライブ信号ＤＲＶがＨレベルとなる。
【００４７】
すなわち、帰還電圧ＶFBが基準電圧ＶREFより低く、電圧ＶEが上昇すると、ドライブ信号ＤＲＶがＨレベルとなる割合が高くなる。そして、ドライブ信号ＤＲＶがＨレベルとなる割合が高くなると、ＮチャネルＭＯＳＦＥＴ３０がオンとなる割合が高くなり、出力電圧ＶOUTが上昇することとなる。また、出力電圧ＶOUTが上昇して帰還電圧ＶFBが基準電圧ＶFBより高くなると、電圧ＶEが下降してドライブ信号ＤＲＶがＬレベルとなる割合が高くなり、出力電圧ＶOUTが下降する。このように、ＤＣ−ＤＣコンバータ１０では、帰還電圧ＶFBが電圧ＶREFとなるように、ドライブ信号ＤＲＶがＰＷＭ（Pulse Width Modulation）制御されている。
【００４８】
時刻Ｔ１にＰチャネルＭＯＳＦＥＴ４３がオフとなった後は、電圧ＶREGによってキャパシタ２４が充電されてブートストラップ電圧ＶBTが５Ｖとなり、駆動回路４０は、ＮチャネルＭＯＳＦＥＴ３０をオン抵抗の十分に小さい領域で駆動することができる。そして、ＮチャネルＭＯＳＦＥＴ３０のオンオフが制御されることにより、出力電圧ＶOUTが目的レベルである６Ｖに到達する。そして、ブートストラップ電圧ＶBTがＮチャネルＭＯＳＦＥＴ３０の閾値電圧ＶTH＝２Ｖより高くなることにより、駆動回路４０は、ＮチャネルＭＯＳＦＥＴ３０がオンとなって端子ＳＷの電圧ＶSWが電圧ＶINに近づいた場合であっても、ＮチャネルＭＯＳＦＥＴ３０をオンさせ続けることができる。さらに、ブートストラップ電圧ＶBTが５Ｖとなることにより、駆動回路４０は、ＮチャネルＭＯＳＦＥＴ３０をオン抵抗の十分に小さい領域で駆動させることができる。
【００４９】
そして、時刻Ｔ２にＤＣ−ＤＣコンバータ１０の動作が停止されると、出力電圧ＶOUTはキャパシタ２３の自然放電等により緩やかに下降していく。一方、キャパシタ２４に充電されたブートストラップ電圧ＶBTは、レベルシフト回路３９や駆動回路４０の消費電流等により急激に下降する。
【００５０】
その後、時刻Ｔ３にＤＣ−ＤＣコンバータ１０の動作が再開された時点では、出力電圧ＶOUTが４．５Ｖ程度である一方、ブートストラップ電圧ＶBTは０Ｖとなっている。すなわち、ＶREG−ＶTH（＝３Ｖ）より高い出力電圧ＶOUTが発生しているプレバイアス状態が発生している。そして、ＮチャネルＭＯＳＦＥＴ３０のスイッチングが行われていない状態では、端子ＳＷの電圧ＶSWも４．５Ｖ程度となり、５Ｖの電圧ＶREGによっては、ブートストラップ電圧ＶBTを１．５Ｖ程度までしか上昇させることができない。このとき、ブートストラップ電圧ＶBTが２Ｖより低いため、コンパレータ４２から出力される信号ＣＨＫがＬレベルとなる。これにより、ＡＮＤ回路３８から出力される信号がＬレベルとなり、ＮチャネルＭＯＳＦＥＴ３０はオフの状態となるとともに、ＰチャネルＭＯＳＦＥＴ４３がオンとなる。ＰチャネルＭＯＳＦＥＴ４３がオンとなることにより、電圧ＶREGより高い電圧ＶIN（＝１２Ｖ）が、ダイオード４４及びＰチャネルＭＯＳＦＥＴ４３を介してキャパシタ２４に印加され、ブートストラップ電圧ＶBTが上昇する。
【００５１】
そして、時刻Ｔ４にブートストラップ電圧ＶBTがＮチャネルＭＯＳＦＥＴ３０の閾値電圧ＶTHである２Ｖを超えると、コンパレータ４２から出力される信号ＣＨＫがＨレベルとなる。これにより、ＡＮＤ回路３８から出力される信号は、Ｄ−ＦＦ３６の出力端子Ｑから出力される信号ＤＲＶに応じて変化することとなる。また、ブートストラップ電圧ＶBTがＮチャネルＭＯＳＦＥＴ３０の閾値電圧ＶTHよりも高くなっているため、駆動回路４０は、ドライブ信号ＤＲＶがＨレベルの場合にＮチャネルＭＯＳＦＥＴ３０をオンさせることができる。また、コンパレータ４２から出力される信号ＣＨＫがＨレベルとなることによってＰチャネルＭＯＳＦＥＴ４３がオフとなる。
【００５２】
その後は、電圧ＶREGによってキャパシタ２４が充電されてブートストラップ電圧ＶBTが５Ｖとなり、駆動回路４０は、ＮチャネルＭＯＳＦＥＴ３０をオン抵抗の十分に小さい領域で駆動することができる。そして、ＮチャネルＭＯＳＦＥＴ３０のオンオフが制御されることにより、出力電圧ＶOUTが目的レベルである６Ｖに到達する。
【００５３】
以上、本実施形態のスイッチング制御回路２０を含んで構成されるＤＣ−ＤＣコンバータ１０について説明した。前述したように、スイッチング制御回路２０は、ブートストラップ電圧ＶBTが所定レベルより低い場合は、電圧ＶREGより高い電圧をキャパシタ２４の一端に印加することとしている。これにより、出力電圧ＶOUTがＶREG−ＶTHより高いプレバイアス状態となっている場合において、ブートストラップ電圧ＶBTがＶTHを超えるまでの時間を短くし、ＤＣ−ＤＣコンバータ１０を迅速に起動することが可能となる。
【００５４】
そして、スイッチング制御回路２０では、ブートストラップ電圧ＶBTがＮチャネルＭＯＳＦＥＴ３０の閾値電圧ＶTH（例えば２Ｖ）より低い場合に、電圧ＶREGより高い電圧をキャパシタ２４の一端に印加することとしている。これにより、出力電圧ＶOUTがＶREG−ＶTHより高いプレバイアス状態となっている場合において、出力電圧ＶOUTがＶREG−ＶTHより下降するまで待つことなく、ブートストラップ電圧ＶBTを速やかにＶTHより高くすることが可能となり、ＤＣ−ＤＣコンバータ１０を迅速に起動することが可能となる。
【００５５】
そして、スイッチング制御回路２０では、ブートストラップ電圧ＶBTがＮチャネルＭＯＳＦＥＴ３０の閾値電圧ＶTHより低い場合は、電圧ＶREGより高い電圧として入力電圧ＶINをキャパシタ２４の一端に印加することとしている。これにより、電圧ＶREGより高い電圧を生成するためのレギュレータ回路や、電圧ＶREGより高い電圧を外部から印加するための端子を設ける必要がなく、スイッチング制御回路２０の回路規模の増大を抑制することができる。
【００５６】
また、スイッチング制御回路２０では、ブートストラップ電圧ＶBTがＮチャネルＭＯＳＦＥＴ３０の閾値電圧ＶTHより低いかどうかを監視する電圧監視回路を、コンパレータ４２を用いて構成することができる。
【００５７】
さらに、スイッチング制御回路２０では、ブートストラップ電圧ＶBTがＮチャネルＭＯＳＦＥＴ３０の閾値電圧ＶTHより低いかどうかを監視する電圧監視回路を、コンパレータ４２に加えて、降伏電圧が閾値電圧ＶTHであるツェナーダイオード４１を用いて構成することができる。
【００５８】
また、スイッチング制御回路２０では、ブートストラップ電圧ＶBTがＮチャネルＭＯＳＦＥＴ３０の閾値電圧ＶTHより低い場合にキャパシタ２４を充電する充電回路を、ＰチャネルＭＯＳＦＥＴ４３を用いて構成することができる。
【００５９】
さらに、スイッチング制御回路２０では、ブートストラップ電圧ＶBTがＮチャネルＭＯＳＦＥＴ３０の閾値電圧ＶTHより低い場合にキャパシタ２４を充電する充電回路を、ＰチャネルＭＯＳＦＥＴ４３に加えて、ダイオード４４を用いて構成することができる。これにより、端子ＢＣの電圧ＶBCが入力電圧ＶINより高くなった場合に、端子ＢＣから端子ＩＮへと電流が逆流することを防ぐことができる。
【００６０】
また、スイッチング制御回路２０では、ブートストラップ電圧ＶBTがＮチャネルＭＯＳＦＥＴ３０の閾値電圧ＶTHより低い場合にＮチャネルＭＯＳＦＥＴ３０のスイッチング動作を停止させる停止回路をＡＮＤ回路３８により構成している。これにより、ブートストラップ電圧ＶBTがＮチャネルＭＯＳＦＥＴ３０の閾値電圧ＶTHより低く、ＮチャネルＭＯＳＦＥＴ３０をオンさせ続けることができない状態にもかかわらずＮチャネルＭＯＳＦＥＴ３０が駆動されることを抑制することができる。
【００６１】
そして、スイッチング制御回路２０では、コンパレータ４２から出力される信号がＮチャネルＭＯＳＦＥＴ３０の閾値電圧ＶTHより低いことを示すＬレベルである場合に、駆動回路４０に入力される信号をＬレベルに変化させることにより、ＮチャネルＭＯＳＦＥＴ３０のスイッチング動作を停止させている。
【００６２】
なお、上記実施形態は本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更、改良され得ると共に、本発明にはその等価物も含まれる。
【図面の簡単な説明】
【００６３】
【図１】本発明の一実施形態であるスイッチング制御回路を含む降圧型のＤＣ−ＤＣコンバータの構成例を示す図である。
【図２】ＤＣ−ＤＣコンバータの動作の一例を示すタイミングチャートである。
【図３】スイッチング制御回路において生成されるドライブ信号の一例を示す波形図である。
【図４】降圧型のＤＣ−ＤＣコンバータの一般的な構成を示す図である。
【図５】一般的なＤＣ−ＤＣコンバータの動作の一例を示すタイムチャートである。
【符号の説明】
【００６４】
１０  ＤＣ−ＤＣコンバータ
２０  スイッチング制御回路
２１，３７  ショットキバリアダイオード
２２  インダクタ
２３〜２５  キャパシタ
２６〜２８  抵抗
３０  ＮチャネルＭＯＳＦＥＴ
３１  電源
３２  エラーアンプ
３３  三角波発振回路
３４，４２  コンパレータ
３５  クロック生成回路
３６  Ｄ型フリップフロップ
３８  ＡＮＤ回路
３９  レベルシフト回路
４０  駆動回路
４１  ツェナーダイオード
４３  ＰチャネルＭＯＳＦＥＴ
４４  ダイオード
【図１】
2008141832.tif 000003
【図２】
2008141832.tif 000004
【図３】
2008141832.tif 000005
【図４】
2008141832.tif 000006
【図５】
2008141832.tif 000007