(57)【要約】【課題】半導体装置の製造工程数を少なくする為に、トランジスタを不揮発メモリ素子として利用する為の情報書込方法を提供する。【解決手段】第１ゲート絶縁膜及び第１ゲート電極を具備する第１トランジスタ１０ｂ、並びに第１ゲート絶縁膜と同じ厚さの第２ゲート絶縁膜及び第１ゲート電極と同じ形状の第２ゲート電極を具備していて第１トランジスタと同一導電型の第２トランジスタ１０ｂを具備する半導体装置に情報を書き込む情報書込方法であって、第１ゲート絶縁膜に電子又は正孔を捕捉させて、第１トランジスタの閾値電圧の絶対値を低下させて規定値超にし、かつ第２トランジスタの閾値電圧の絶対値を規定値未満に維持することにより、第１トランジスタ１０ｂ及び第２トランジスタ１０ｂの一方に０を記憶させ、他方に１を記憶させて情報を書き込む。【選択図】図１
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【特許請求の範囲】
【請求項１】
ゲート絶縁膜及びゲート電極を具備するトランジスタに情報を書き込む情報書込方法であって、
前記トランジスタに１又は０の一方を書き込む場合、前記ゲート絶縁膜に電子又は正孔を捕捉させて、前記トランジスタの閾値電圧の絶対値を上昇させて規定値超にし、
前記トランジスタに１又は０の他方を書き込む場合、前記トランジスタの閾値電圧の絶対値を前記規定値未満に維持する、情報書込方法。
【請求項２】
前記トランジスタは半導体ウェハに形成されており、
前記トランジスタに書き込まれた情報は、前記半導体ウェハを他の半導体ウェハから識別する識別情報の少なくとも一部である請求項１に記載の情報書込方法。
【請求項３】
前記トランジスタは半導体ウェハに形成されており、
前記トランジスタに情報を書き込んだ後に、前記トランジスタを具備する半導体チップが前記半導体ウェハから切り出され、
前記トランジスタに書き込まれた情報は、前記半導体チップが前記半導体ウェハのどの部分に位置していたかを示す情報の少なくとも一部である請求項１に記載の情報書込方法。
【請求項４】
ゲート絶縁膜及びゲート電極を具備するトランジスタが記憶している情報を読み出す、情報読出方法であって、
前記ゲート電極に規定値の電圧を印加して前記トランジスタがオンするか否かを調べ、
前記トランジスタがオンする場合には前記トランジスタに０及び１の一方が記憶されていると判断し、前記トランジスタがオンしない場合には前記トランジスタに０及び１の他方が記憶されていると判断する情報読出方法。
【請求項５】
半導体基板に形成され、第１ソース不純物領域、第１ドレイン不純物領域、第１ゲート絶縁膜、及び第１ゲート電極を具備する第１トランジスタと、
前記半導体基板に形成され、第２ソース不純物領域、第２ドレイン不純物領域、第２ゲート絶縁膜、及び第２ゲート電極を具備しており、前記第１トランジスタと同一導電型の第２トランジスタと、
前記第１ドレイン不純物領域に電気的に接続する第１外部接続端子と、
前記第２ドレイン不純物領域に電気的に接続する第２外部接続端子と、
前記第１ソース領域及び前記第２ソース領域に電気的に接続する第３外部接続端子と、
前記第１ゲート電極及び前記第２ゲート電極に電気的に接続する第４外部接続端子と、
を具備する半導体装置。
【請求項６】
半導体基板に形成され、第１ソース不純物領域、第１ドレイン不純物領域、第１ゲート絶縁膜、及び第１ゲート電極を具備する第１トランジスタと、
前記半導体基板に形成され、第２ソース不純物領域、第２ドレイン不純物領域、第２ゲート絶縁膜、及び第２ゲート電極を具備しており、前記第１トランジスタと同一導電型の第２トランジスタと、
前記第１ゲート電極に電気的に接続する第１外部接続端子と、
前記第２ゲート電極に電気的に接続する第２外部接続端子と、
前記第１ソース不純物領域及び前記第２ソース不純物領域に電気的に接続する第３外部接続端子と、
前記第１ドレイン不純物領域及び前記第２ドレイン不純物領域に電気的に接続する第４外部接続端子と、
を具備する半導体装置。
【請求項７】
前記第１トランジスタ及び第２トランジスタはｎ型のトランジスタである請求項５又は６に記載の半導体装置。
【請求項８】
前記第１ゲート絶縁膜は前記第２ゲート絶縁膜と略同じ厚さであり、
前記第１ゲート電極は前記第２ゲート電極と略同じ形状である請求項５〜７のいずれか一項に記載の半導体装置。
【請求項９】
前記第1トランジスタと前記第２トランジスタは閾値電圧が異なる請求項８に記載の半導体装置。
【請求項１０】
前記第１トランジスタ及び前記第２トランジスタは不揮発メモリ素子として機能し、
第３ソース不純物領域、第３ドレイン不純物領域、第３ゲート絶縁膜、及び第３ゲート電極を具備しており、前記第１トランジスタと同一導電型であり、スイッチ素子として機能する第３トランジスタを更に具備し、
前記第３ゲート絶縁膜は前記第１ゲート絶縁膜と同じ厚さである請求項８又は９に記載の半導体装置。
【請求項１１】
前記第１ソース不純物領域及び前記第２ソース不純物領域は、電気的に前記半導体基板に接続されている請求項５〜１０のいずれか一項に記載の半導体装置。
【請求項１２】
第１ゲート絶縁膜及び第１ゲート電極を具備する第１トランジスタ、並びに前記第１ゲート絶縁膜と同じ厚さの第２ゲート絶縁膜及び前記第１ゲート電極と同じ形状の第２ゲート電極を具備していて前記第１トランジスタと同一導電型の第２トランジスタを形成する工程と、
前記第１ドレイン不純物領域に電気的に接続する第１外部接続端子、前記第２ドレイン不純物領域に電気的に接続する第２外部接続端子、前記第１ソース領域及び前記第２ソース領域に電気的に接続する第３外部接続端子、及び前記第１ゲート電極及び前記第２ゲート電極に電気的に接続する第４外部接続端子を形成する工程と、
を具備する半導体装置の製造方法。
【請求項１３】
第１ゲート絶縁膜及び第１ゲート電極を具備する第１トランジスタ、並びに前記第１ゲート絶縁膜と同じ厚さの第２ゲート絶縁膜及び前記第１ゲート電極と同じ形状の第２ゲート電極を具備していて前記第１トランジスタと同一導電型の第２トランジスタを形成する工程と、
前記第１ゲート電極に電気的に接続する第１外部接続端子、前記第２ゲート電極に電気的に接続する第２外部接続端子、前記第１ソース不純物領域及び前記第２ソース不純物領域に電気的に接続する第３外部接続端子、及び前記第１ドレイン不純物領域及び前記第２ドレイン不純物領域に電気的に接続する第４外部接続端子を形成する工程と、
を具備する半導体装置の製造方法。
【請求項１４】
前記第１トランジスタ及び前記第２トランジスタを形成する工程において、前記第１ゲート絶縁膜と同じ厚さの第３ゲート絶縁膜を具備していてスイッチング素子として機能する第３トランジスタを形成する請求項１２又は１３に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トランジスタを不揮発メモリ素子として利用する為の情報書込方法、情報読出方法、半導体装置、及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
一般的な不揮発メモリ素子は、トンネル絶縁膜、フローティング電極、及びコントロール電極を具備しており、フローティング電極への電荷蓄積により、書き込みを行う（例えば特許文献１参照）。このような不揮発メモリは、スイッチング素子であるトランジスタとは素子構造が異なる。
【０００３】
【特許文献１】特開２００６−２２８８６９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上記したように、従来の不揮発メモリはトランジスタと素子構造が異なる為、トランジスタと不揮発メモリを同一基板上に混載する場合は、不揮発メモリ素子とトランジスタとを互いに異なる工程で作製する必要があった。このため、半導体装置の製造工程数が多くなっていた。
【０００５】
本発明は上記のような事情を考慮してなされたものであり、その目的は、半導体装置の製造工程数を少なくする為に、トランジスタを不揮発メモリ素子として利用する為の情報書込方法、情報読出方法、半導体装置、及び半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
上記課題を解決するため、本発明に係る情報書込方法は、  ゲート絶縁膜及びゲート電極を具備するトランジスタに情報を書き込む情報書込方法であって、
前記トランジスタに１又は０の一方を書き込む場合、前記ゲート絶縁膜に電子又は正孔を捕捉させて、前記トランジスタの閾値電圧の絶対値を上昇させて規定値超にし、
前記トランジスタに１又は０の他方を書き込む場合、前記トランジスタの閾値電圧の絶対値を前記規定値未満に維持する。
【０００７】
この情報書込方法によれば、トランジスタを不揮発メモリ素子として利用することができる。
【０００８】
前記トランジスタが半導体ウェハに形成されている場合、前記トランジスタに書き込まれた情報は、前記半導体ウェハを他の半導体ウェハから識別する識別情報の少なくとも一部であってもよい。また前記トランジスタが半導体ウェハに形成されており、前記トランジスタに情報を書き込んだ後に、前記トランジスタを具備する半導体チップが前記半導体ウェハから切り出される場合、前記トランジスタに書き込まれた情報は、前記半導体チップが前記半導体ウェハのどの部分に位置していたかを示す情報の少なくとも一部であってもよい。
【０００９】
本発明に係る情報読出方法は、ゲート絶縁膜及びゲート電極を具備するトランジスタが記憶している情報を読み出す、情報読出方法であって、
前記ゲート電極に規定値の電圧を印加して前記トランジスタがオンするか否かを調べ、
前記トランジスタがオンする場合には前記トランジスタに０及び１の一方が記憶されていると判断し、前記トランジスタがオンしない場合には前記トランジスタに０及び１の他方が記憶されていると判断する。
【００１０】
本発明に係る半導体装置は、半導体基板に形成され、第１ソース不純物領域、第１ドレイン不純物領域、第１ゲート絶縁膜、及び第１ゲート電極を具備する第１トランジスタと、
前記半導体基板に形成され、第２ソース不純物領域、第２ドレイン不純物領域、第２ゲート絶縁膜、及び第２ゲート電極を具備しており、前記第１トランジスタと同一導電型の第２トランジスタと、
前記第１ドレイン不純物領域に電気的に接続する第１外部接続端子と、
前記第２ドレイン不純物領域に電気的に接続する第２外部接続端子と、
前記第１ソース領域及び前記第２ソース領域に電気的に接続する第３外部接続端子と、
前記第１ゲート電極及び前記第２ゲート電極に電気的に接続する第４外部接続端子とを具備する。
【００１１】
本発明に係る他の半導体装置は、半導体基板に形成され、第１ソース不純物領域、第１ドレイン不純物領域、第１ゲート絶縁膜、及び第１ゲート電極を具備する第１トランジスタと、
前記半導体基板に形成され、第２ソース不純物領域、第２ドレイン不純物領域、第２ゲート絶縁膜、及び第２ゲート電極を具備しており、前記第１トランジスタと同一導電型の第２トランジスタと、
前記第１ゲート電極に電気的に接続する第１外部接続端子と、
前記第２ゲート電極に電気的に接続する第２外部接続端子と、
前記第１ソース不純物領域及び前記第２ソース不純物領域に電気的に接続する第３外部接続端子と、
前記第１ドレイン不純物領域及び前記第２ドレイン不純物領域に電気的に接続する第４外部接続端子とを具備する。
【００１２】
前記第１トランジスタ及び第２トランジスタはｎ型のトランジスタであるのが好ましい。また前記第１ゲート絶縁膜は前記第２ゲート絶縁膜と略同じ厚さであり、前記第１ゲート電極は前記第２ゲート電極と略同じ形状であるのが好ましい。この場合、前記第1トランジスタと前記第２トランジスタは閾値電圧が異なる。さらにこの場合、第３ソース不純物領域、第３ドレイン不純物領域、第３ゲート絶縁膜、及び第３ゲート電極を具備しており、前記第１トランジスタと同一導電型であり、スイッチ素子として機能する第３トランジスタを更に具備してもよい。ここで前記第３ゲート絶縁膜は前記第１ゲート絶縁膜と同じ厚さである。
前記第１ソース不純物領域及び前記第２ソース不純物領域は、電気的に前記半導体基板に接続されているのが好ましい。
【００１３】
本発明に係る半導体装置の製造方法は、第１ゲート絶縁膜及び第１ゲート電極を具備する第１トランジスタ、並びに前記第１ゲート絶縁膜と同じ厚さの第２ゲート絶縁膜及び前記第１ゲート電極と同じ形状の第２ゲート電極を具備していて前記第１トランジスタと同一導電型の第２トランジスタを形成する工程と、
前記第１ドレイン不純物領域に電気的に接続する第１外部接続端子、前記第２ドレイン不純物領域に電気的に接続する第２外部接続端子、前記第１ソース領域及び前記第２ソース領域に電気的に接続する第３外部接続端子、及び前記第１ゲート電極及び前記第２ゲート電極に電気的に接続する第４外部接続端子を形成する工程とを具備する。
【００１４】
本発明に係る他の半導体装置の製造方法は、第１ゲート絶縁膜及び第１ゲート電極を具備する第１トランジスタ、並びに前記第１ゲート絶縁膜と同じ厚さの第２ゲート絶縁膜及び前記第１ゲート電極と同じ形状の第２ゲート電極を具備していて前記第１トランジスタと同一導電型の第２トランジスタを形成する工程と、
前記第１ゲート電極に電気的に接続する第１外部接続端子、前記第２ゲート電極に電気的に接続する第２外部接続端子、前記第１ソース不純物領域及び前記第２ソース不純物領域に電気的に接続する第３外部接続端子、及び前記第１ドレイン不純物領域及び前記第２ドレイン不純物領域に電気的に接続する第４外部接続端子を形成する工程とを具備する。
【００１５】
前記第１トランジスタ及び前記第２トランジスタを形成する工程において、前記第１ゲート絶縁膜と同じ厚さの第３ゲート絶縁膜を具備していてスイッチング素子として機能する第３トランジスタを形成するのが好ましい。
【発明を実施するための最良の形態】
【００１６】
以下、図面を参照して本発明の実施形態について説明する。図１は、第１の実施形態に係る半導体装置の断面図であり、図２は図１に示した半導体装置が有する不揮発メモリの回路図である。この半導体装置は、回路領域１ａにスイッチング素子としてのｎ型のトランジスタ１０ａを有しており、記憶領域１ｂにトランジスタ１０ａと同一構造を有する複数のｎ型のトランジスタ１０ｂを具備している。トランジスタ１０ｂは不揮発メモリ素子として機能する。この半導体装置は、一枚のシリコンウェハから複数切り出されるが、複数のトランジスタ１０ｂに記憶される情報は、該トランジスタ１０ｂが属する半導体装置が切り出された半導体ウェハの識別ＩＤ、及び半導体ウェハのいずれの部分から切り出されたかを示す識別情報の少なくとも一方である。なお図１において、配線層（外部接続端子としてのパッドを含む）、及び層間絶縁膜の図示は省略している。
【００１７】
図１に示すように、トランジスタ１０ａは、ゲート絶縁膜３ａ、ゲート電極４ａ、サイドウォール５ａ、低濃度不純物領域６ａ、ソース不純物領域７ａ、及びドレイン不純物領域８ａを有しており、トランジスタ１０ｂは、ゲート絶縁膜３ｂ、ゲート電極４ｂ、サイドウォール５ａ、低濃度不純物領域６ｂ、ソース不純物領域７ｂ、及びドレイン不純物領域８ｂを有している。
【００１８】
また図２に示すように、回路において複数のトランジスタ１０ｂは、ｎ×ｍ列の行列を形成している。同一の列に属するｍ個（本図に示す例では２個）のトランジスタ１０ｂは、ドレイン不純物領域８ｂが同一のパッド２２に電気的に接続されており、同一の行に属するｎ個のトランジスタ１０ｂは、ゲート電極４ｂが同一のパッド２０に電気的に接続されている。パッド２２はｍ個形成されており、パッド２０はｎ個形成されている。またすべてのトランジスタ１０ｂにおいて、ソース不純物領域７ｂはシリコン基板のウェル（図示せず）に接続されており、シリコン基板のウェルに電位を与えるパッド２１に電気的に接続されている。
【００１９】
次に、図１を用いて実施形態に係る半導体装置の製造方法について説明する。まずシリコンウェハ１に素子分離膜２を形成し、トランジスタ１０ａが形成される素子領域、及びトランジスタ１０ｂが形成される素子領域を相互に分離する。素子分離膜２は、例えばトレンチアイソレーション法により形成されるが、ＬＯＣＯＳ酸化法により形成されても良い。またシリコンウェハ１にはウェルが形成される。
【００２０】
次いでシリコンウェハ１を熱酸化する。これによりゲート絶縁膜３ａ，３ｂが形成される。ゲート絶縁膜３ａ，３ｂの厚さは互いに同一である。次いでゲート絶縁膜３ａ，３ｂ上及び素子分離膜２上にポリシリコン膜を形成し、このポリシリコン膜を選択的に除去する。これにより、ゲート絶縁膜３ａ上にはゲート電極４ａが形成され、ゲート絶縁膜３ｂ上にはゲート電極４ｂが形成される。ゲート電極４ｂの形状は全て同一である。
【００２１】
次いで、ゲート電極４ａ，４ｂ及び素子分離膜２をマスクとして、シリコンウェハ１にｎ型の不純物を導入する。これにより、シリコンウェハ１には低濃度不純物領域６ａ，６ｂが形成される。次いで、ゲート電極４ａ，４ｂを含む全面上に絶縁膜を形成し、この絶縁膜をエッチバックする。これにより、ゲート電極４ａ，４ｂの側壁はサイドウォール５ａ，５ｂで覆われる。次いで、サイドウォール５ａ，５ｂ、ゲート電極４ａ，４ｂ、及び素子分離膜２をマスクとして、シリコンウェハ１にｎ型の不純物を導入する。これにより、シリコンウェハ１にはソース不純物領域７ａ，７ｂ及びドレイン不純物領域８ａ，８ｂが形成される。
【００２２】
このようにしてトランジスタ１０ａ，１０ｂが同一工程で形成される。次いで層間絶縁膜形成工程、接続孔形成工程、タングステンプラグ形成工程、Ａｌ配線形成工程を必要回数繰り返す。これにより、複数の層間絶縁膜（図示せず）、タングステンプラグ（図示せず）、及び配線層（図示せず）が形成される。最上層の配線層には、トランジスタ１０ａに接続しているパッド（図示せず）、及び図２に示したパッド２０，２１，２２が形成される。次いで最上層の配線層及び層間絶縁膜上にパッシベーション膜（図示せず）を形成し、さらにパッシベーション膜に、各パッドそれぞれ上に位置するパッド開口部（図示せず）を形成する。
【００２３】
その後、半導体装置のテスト工程で、トランジスタ１０ａのテストを行いつつ、トランジスタ１０ｂに情報を書き込む。その後、シリコンウェハ１を複数の半導体装置に分割する。
【００２４】
次に、図３を用いてトランジスタ１０ｂが不揮発メモリとして機能する原理を説明する。図３は、ソース不純物領域７ｂ及びドレイン不純物領域８ｂそれぞれに印加される電圧が一定の場合における、トランジスタ１０ｂのゲート電圧の絶対値とソース・ドレイン間電流の関係を示す図である。
【００２５】
トランジスタ１０ｂのゲート絶縁膜３ｂに電子又は正孔が捕捉されていない場合、実線で示すようにゲート電圧の絶対値がＶｔｈ１以上になった場合にソース・ドレイン間電流が流れ出し、その後ゲート電圧の絶対値が上がるにつれてソース・ドレイン間電流が増大する。一方、ゲート絶縁膜３ｂに電子又は正孔が捕捉されている場合、点線で示すようにゲート電圧の絶対値がＶｔｈ１より大きいＶｔｈ２以上になった場合にソース・ドレイン間電流が流れ出し、その後ゲート電圧の絶対値が上がるにつれてソース・ドレイン間電流が増大する。
【００２６】
このことから、トランジスタ１０ｂのゲート絶縁膜３ｂに電子又は正孔を一定量以上捕捉させるか否かにより、トランジスタ１０ｂに「０」又は「１」を書き込むことができる。ゲート絶縁膜３ｂに電子又は正孔を一定量以上捕捉させる方法としては、トランジスタのゲート電極４ｂ、ソース不純物領域７ｂ、及びドレイン不純物領域８ｂに印加する電圧を、アバランシェホットキャリアが発生しやすい値にする方法がある。具体的な電圧の値は、図４を用いて後述する。
【００２７】
そしてトランジスタ１０ｂから情報を読み出す場合には、ソース不純物領域及びドレイン不純物領域それぞれに印加される電圧を所定の値に保ち、かつゲート電圧をＶｔｈ１とＶｔｈ２の間の値Ｖｒにして、トランジスタ１０ｂがオンしてソース・ドレイン間電流が流れるか否かを調べる。ソース・ドレイン間電流が規定値以上流れた場合、当該トランジスタ１０ｂには「０」又は「１」の一方が記憶されていると判断し、ソース・ドレイン間電流が流れない場合、当該トランジスタ１０ｂには「０」又は「１」の他方が記憶されていると判断する。
【００２８】
図４は、トランジスタ１０ｂに情報の書き込みを行う方法を説明するためのフローチャートである。まず、半導体試験装置のプローブ端子をトランジスタ１０ａに接続しているパッド、及び全てのパッド２０，２１，２２に接触させる。次いで、パッド２１を接地電位にして、シリコン基板及び全てのソース不純物領域７ｂを接地電位にする（Ｓ２）。次いで、複数のパッド２２のうち、書き込みを行うトランジスタ１０ｂのドレイン不純物領域８ｂに接続しているパッド２２に所定の電圧を印加して、かつ複数のパッド２０に順次パッド２２の１／３以上２／３以下（好ましくは１／２）の電圧を印加していく（Ｓ４）。これにより、書き込みを行うトランジスタ１０ｂにおいて、アバランシェホットキャリアが効率よく発生してゲート絶縁膜３ｂに電子又は正孔が効率よく捕捉され、当該トランジスタ１０ｂに書き込みが行われる。
【００２９】
この書き込みは、複数のトランジスタ１０ｂに対して同時に行われ、かつトランジスタ１０ａの検査と同時に行われる。このため、トランジスタ１０ｂに書き込みを行うことによる半導体装置のスループットの低下はほとんど生じない。
【００３０】
図５は、トランジスタ１０ｂから情報の読み出しを行う方法を説明するためのフローチャートである。まず、プローブ端子を全てのパッド２０，２１，２２に接触させる。次いで、パッド２１を接地電位にして、シリコン基板及び全てのソース不純物領域７ｂを接地電位にする（Ｓ１２）。次いで、全てのパッド２２に読出用の電圧（例えば０，１Ｖ）を印加した状態で、一つのパッド２０に所定の電圧（具体的には図３に示したＶｒ）を印加する（Ｓ１４）。そしてパッド２２で電流が検出されたトランジスタ１０ｂには、例えば「１」が記憶されていると判断し、パッド２２で電流が検出されなかったトランジスタ１０ｂには、例えば「０」が記憶されていると判断する（Ｓ１６）。Ｓ１４及びＳ１６に示した処理を全てのパッド２２に対して行うことにより、複数のトランジスタ１０ｂに記憶されている情報を読み出すことができる（Ｓ１８）。
【００３１】
以上、本発明の第１の実施形態によれば、スイッチング素子として機能するトランジスタ１０ａと同一構造のトランジスタ１０ｂを不揮発メモリとして使用することができる。このため、不揮発メモリを具備する半導体装置の製造工程数を少なくすることができる。
【００３２】
図６は、本発明の第２の実施形態に係る半導体装置の構成を説明するための断面図である。本実施形態に係る半導体装置は、一つのドレイン不純物領域８ｂを複数のトランジスタ１０ｂが共有している点を除いて、第１の実施形態に係る半導体装置と同様の構成である。以下、第１又は第２の実施形態と同様の構成ついては同一の符号を付し、説明を省略する。
【００３３】
本実施形態に係る半導体装置の製造方法、トランジスタ１０ａに書き込みを行う方法、及びトランジスタ１０ｂから読み出しを行う方法は、第１の実施形態と同様である。
本実施形態によっても、第１又は第２の実施形態と同様の効果を得ることができる。また、一つのドレイン不純物領域８ｂを複数のトランジスタ１０ｂが共有しているため、半導体装置を小型化することができる。
【００３４】
図７は、本発明の第３の実施形態に係る半導体装置が有する不揮発メモリの回路図である。本図に示す例において、全てのトランジスタ１０ｂのソース不純物領域７ｂは、共通のパッド２３に接続されているが、シリコン基板とは電気的に接続していない。この点を除いて、本実施形態に係る半導体装置は、第１又は第２の実施形態に係る半導体装置と同様の構成である。以下、第１又は第２の実施形態と同様の構成ついては同一の符号を付し、説明を省略する。
【００３５】
本実施形態に係る半導体装置の製造方法、トランジスタ１０ａに書き込みを行う方法、及びトランジスタ１０ｂから読み出しを行う方法は、第１又は第２の実施形態と同様である。
本実施形態によっても、第１又は第２の実施形態と同様の効果を得ることができる。
【００３６】
図８は、本発明の第４の実施形態に係る半導体装置が有する不揮発メモリの回路図である。本図では複数のトランジスタ１０ｂのうち一列のみを示している。本図に示す例は、同一の行に属するトランジスタ１０ｂのドレイン不純物領域８ｂは同一のパッド２２に接続されている点、及び同一の列に属するトランジスタ１０ｂのゲート電極４ｂは同一のパッド２０に接続されている点を除いて、第１の実施形態に係る半導体装置と同様の構成である。
本実施形態によっても第１の実施形態と同様の効果を得ることができる。
【００３７】
尚、本発明は上述した実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。例えばトランジスタ１０ａ，１０ｂはｐ型のトランジスタであっても良い。また第１〜第３の実施形態において、複数のトランジスタ１０ｂは回路図上一行であっても良い。またトランジスタ１０ｂが記憶する情報は、当該トランジスタ１０ｂが属する半導体装置の特性が、標準的な半導体装置の特性からどの程度ずれているかを示す情報であっても良い。
【図面の簡単な説明】
【００３８】
【図１】第１の実施形態に係る半導体装置の断面図。
【図２】図１に示した半導体装置が有する不揮発メモリの回路図。
【図３】トランジスタ１０ｂのゲート電圧とソース・ドレイン間電流の関係を示す図。
【図４】トランジスタ１０ｂに情報の書き込みを行う方法を説明するためのフローチャート。
【図５】トランジスタ１０ｂから情報の読み出しを行う方法を説明するためのフローチャート。
【図６】第２の実施形態に係る半導体装置の構成を説明するための断面図。
【図７】第３の実施形態に係る半導体装置が有する不揮発メモリの回路図。
【図８】第４の実施形態に係る半導体装置が有する不揮発メモリの回路図。
【符号の説明】
【００３９】
１…シリコンウェハ（シリコン基板）、２…素子分離膜、３ａ，３ｂ…ゲート絶縁膜、４ａ，４ｂ…ゲート電極、５ａ，５ｂ…サイドウォール、６ａ，６ｂ…低濃度不純物領域７ａ，７ｂ…ソース不純物領域、８ａ，８ｂ…ドレイン不純物領域、１０ａ，１０ｂ…トランジスタ、２０，２１，２２，２３…パッド
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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