(57)【要約】【課題】  半導体製造プロセス等に起因して、電流源を含む各チャネルの回路特性がチャネル間でバラツキを生ずる場合にも、負荷アレイを構成する各チャネルの負荷を全チャネルに亘り均一な条件で駆動可能としたマルチチャネル駆動回路を提供すること。【解決手段】  電流源アレイ（１１）を構成する各チャネルの電流源のそれぞれと、入力スイッチアレイ（１３）を構成する各チャネルの入力スイッチのそれぞれとを結ぶ各チャネルの電流路のそれぞれを互いに導通させるためのチャネル間共通接続線（５）と、複数チャネルのうちで、入力スイッチがオフ状態にあるチャネルに関しては、そのチャネルの電流源の出力電流がチャネル間共通接続線に流れることを阻止する電流阻止手段（１２）と、を含んで構成される。【選択図】図１
2008309811.tif 000002
【特許請求の範囲】
【請求項１】
複数チャネルのそれぞれに対応する複数の電流源を含む電流源アレイと、
複数チャネルのそれぞれに対応する複数の入力スイッチを含む入力スイッチアレイと、を含み、
電流源アレイを構成する各チャネルの電流源のそれぞれにより、入力スイッチアレイを構成する各チャネルの入力スイッチのそれぞれを介して、負荷アレイを構成する各チャネルの負荷のそれぞれに対して通電を行うマルチチャネル負荷駆動回路であって、
電流源アレイを構成する各チャネルの電流源のそれぞれと、入力スイッチアレイを構成する各チャネルの入力スイッチのそれぞれとを結ぶ各チャネルの電流路のそれぞれを互いに導通させるためのチャネル間共通接続線と、
複数チャネルのうちで、入力スイッチがオフ状態にあるチャネルに関しては、そのチャネルの電流源の出力電流がチャネル間共通接続線に流れることを阻止する電流阻止手段と、
を具備する、ことを特徴とするマルチチャネル駆動回路。
【請求項２】
電流源アレイが、複数チャネルのそれぞれに対応する複数の正側電流源を含む正側電流源アレイと、複数チャネルのそれぞれに対応する複数の負側電流源を含む負側電流源アレイと、を含み、
入力スイッチアレイが、複数チャネルのそれぞれに対応する複数の正側入力スイッチを含む正側入力スイッチアレイと、複数チャネルのそれぞれに対応する複数の負側入力スイッチを含む負側入力スイッチアレイと、を含み、
正側電流源アレイを構成する各チャネルの正側電流源のそれぞれにより、正側入力スイッチアレイを構成する各チャネルの正側入力スイッチのそれぞれを介して、負荷アレイを構成する各チャネルの負荷のそれぞれに対して正側通電を行ない、かつ
負側電流源アレイを構成する各チャネルの負側電流源のそれぞれにより、負側入力スイッチアレイを構成する各チャネルの負側入力スイッチのそれぞれを介して、負荷アレイを構成する各チャネルの負荷のそれぞれに対して負側通電を行なうように仕組まれており、さらに
チャネル間共通接続線が、
正側電流源アレイを構成する各チャネルの正側電流源のそれぞれと、正側入力スイッチアレイを構成する各チャネルの正側入力スイッチのそれぞれとを結ぶ各チャネルの電流路のそれぞれを互いに導通させるための正側チャネル間共通接続線と、負側電流源アレイを構成する各チャネルの負側電流源のそれぞれと、負側入力スイッチアレイを構成する各チャネルの負側入力スイッチのそれぞれとを結ぶ各チャネルの電流路のそれぞれを互いに導通させるための負側チャネル間共通接続線と、を含み、
電流阻止手段が、
複数チャネルのうちで、正側入力スイッチがオフ状態にあるチャネルに関しては、そのチャネルの正側電流源の出力電流がチャネル間共通接続線に流れることを阻止する正側電流阻止手段と、複数チャネルのうちで、負側入力スイッチがオフ状態にあるチャネルに関しては、そのチャネルの負側電流源の出力電流がチャネル間共通接続線に流れることを阻止する負側電流阻止手段と、を含む、
ことを特徴とする請求項１に記載のマルチチャネル駆動回路。
【請求項３】
負荷アレイを構成する各チャネルの負荷が、ＲＧＢのそれぞれに対応する３個の容量性画素で構成されており、
電流源アレイを構成する各チャネルの電流源が、Ｒ画素ガンマ補正用の電流源とＧ画素ガンマ補正用の電流源とＢ画素ガンマ補正用の電流源とにより構成されており、さらに
チャネル間共通接続線が、Ｒ画素ガンマ補正用の電流源同士を結ぶ第１のチャネル間共通接続線と、Ｇ画素ガンマ補正用の電流源同士を結ぶ第２のチャネル間共通接続線と、Ｂ画素ガンマ補正用の電流源同士を結ぶ第３のチャネル間共通接続線とを含んでいる、
ことを特徴とする請求項１に記載のマルチチャネル駆動回路。
【請求項４】
電流源アレイを構成する各チャネルの電流源が、重み付け値の異なる複数の単位電流源と、それら単位電流源の出力経路のそれぞれに介在された単位スイッチとで構成され、それらの単位スイッチを介して選択された単位電流源の出力電流が加算されて、目的とする設定電流値が生成され、かつ各単位スイッチがプログラムされた手順で時間と共にオンオフすることで、設定電流値が一定のプロファイルを描いて時間と共に変化する変調型電流源が実現され、さらに
チャネル間共通接続線が、重み付け値が同一な単位電流源同士を結ぶ複数本の重み付け値別のチャネル間共通接続線により構成される、
ことを特徴とする請求項１に記載のマルチチャネル駆動回路。
【請求項５】
電流阻止手段が、入力スイッチがオフ状態にあるとき、電流源とチャネル間共通接続線とを結ぶ電流路における通電を遮断するように仕組まれている、ことを特徴とする請求項１〜４のいずれかに記載のマルチチャネル駆動回路。
【請求項６】
電流阻止手段が、入力スイッチがオフ状態にあるとき、電流源を不能化するように仕組まれている、ことを特徴とする請求項１〜４のいずれかに記載のマルチチャネル駆動回路。
【請求項７】
電流阻止手段が、入力スイッチがオフ状態にあるとき、電流源を流れる電流を入力スイッチをバイパスさせて放流するように仕組まれている、ことを特徴とする請求項１〜３のいずれかに記載のマルチチャネル駆動回路。
【請求項８】
複数チャネルのそれぞれに対応する複数の電流源を含む電流源アレイと、
複数チャネルのそれぞれに対応する複数の負荷接続用の外部端子を含む外部端子アレイと、
電流源アレイと外部端子アレイとの間に介在され、かつ複数チャネルのそれぞれに対応する複数の入力スイッチを含む入力スイッチアレイと、
電流源アレイを構成する各チャネルの電流源のそれぞれと、入力スイッチアレイを構成する各チャネルの入力スイッチのそれぞれとを結ぶ各チャネルの電流路のそれぞれを互いに導通させるためのチャネル間共通接続線と、
複数チャネルのうちで、入力スイッチがオフ状態にあるチャネルに関しては、そのチャネルの電流源の出力電流がチャネル間共通接続線に流れることを阻止する電流阻止手段と、を含み、かつ
チャネル間共通接続線は十分に幅広とされ、かつその材質としてはアルミ等の低抵抗金属材料が使用されている、ことを特徴とするマルチチャネル駆動回路として機能する半導体集積装置。
【請求項９】
マルチチャネル負荷駆動回路を構成する半導体チップは所定のパッケージに収容されており、かつそのパッケージにはチャネル間共通接続線を外部に導出するための外部端子が設けられている、ことを特徴とする請求項８に記載の半導体集積装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、例えば、各種フラットパネルディスプレイの水平画素列、プリンタヘッドの印字ドット列等のアレイ状負荷の駆動に好適なマルチチャネル駆動回路に係り、特に、製造プロセス等に起因して回路特性のチャネル間バラツキがあっても、各チャネルの負荷を均一な条件で駆動できるようにしたマルチチャネル駆動回路に関する。
【背景技術】
【０００２】
各種フラットパネルディスプレイ（例えば、液晶ディスプレイ、有機ＥＬディスプレイ等々）の水平画素列、プリンタヘッドの印字ドット列等のアレイ状負荷（以下、「負荷アレイ」と称する）の駆動のためには、マルチチャネル駆動回路が従来より知られている（例えば、特許文献１参照）。
【０００３】
従来のマルチチャネル駆動回路の一例を示す構成図（正極性駆動型）が図２２に示されている。図において、１は正側電源ＶＤＤに通ずる正側電源ライン、２は負側電源ＶＳＳに通ずる負側電源ライン、３は正側バイアス電源ＶＢＨに通ずる正側バイアスライン、１０ｋ〜１０ｋ＋３は各チャネルｋ〜ｋ＋３の要素回路、１１ｋ〜１１ｋ＋３は各チャネルｋ〜ｋ＋３の電流源トランジスタ、１３ｋ〜１３ｋ＋３は負荷に対する通電をオンオフするための各チャネルｋ〜ｋ＋３のスイッチトランジスタ、１４ｋ〜１４ｋ＋３は各チャネルｋ〜ｋ＋３のスイッチ制御信号、１１は一連の電流源トランジスタ１１ｋ〜１１ｋ＋３を含む電流源アレイ、１３は一連のスイッチトランジスタ１３ｋ〜１３ｋ＋３を含むスイッチアレイ、３０はバイアス電源回路、４０は一連の負荷４０ｋ〜４０ｋ＋３を含む負荷アレイ、ＯＵＴｋ〜ＯＵＴｋ＋３は各チャネルｋ〜ｋ＋３の出力端子、１００はマルチチャネル駆動回路である。
【０００４】
なお、図示例では、各チャネルの電流源トランジスタ１１ｋ〜１１ｋ＋３としては、そのソース端子を正側電源ライン１に、ゲート端子を正側バイアスライン３にそれぞれ接続されたｐチャネル型ＭＯＳ・ＦＥＴが採用されている。また、各チャネルのスイッチトランジスタ１３ｋ〜１３ｋ＋３としては、そのドレイン端子を出力端子ＯＵＴｋ〜ＯＵＴｋ＋３に、ソース端子を電流源トランジスタ１１ｋ〜１１ｋ＋３のドレイン端子にそれぞれ接続され、ゲート端子にスイッチ制御信号１４ｋ〜１４ｋ＋３が入力されるようにしたｐチャネル型ＭＯＳ・ＦＥＴが採用されている。
【０００５】
以上の通り、このマルチチャネル駆動回路１００は、複数チャネルｋ〜ｋ＋３のそれぞれに対応する複数の電流源トランジスタ１１ｋ〜１１ｋ＋３を含む電流源アレイ１１と、複数チャネルｋ〜ｋ＋３のそれぞれに対応する複数のスイッチトランジスタ１３ｋ〜１３ｋ＋３を含むスイッチアレイ１３とを含み、電流源アレイ１１を構成する各チャネルの電流源トランジスタ１１ｋ〜１１ｋ＋３のそれぞれにより、スイッチアレイ１３を構成する各チャネルｋ〜ｋ＋３のスイッチトランジスタ１３ｋ〜１３ｋ＋３のそれぞれを介して、負荷アレイ４０を構成する各チャネルｋ〜ｋ＋３の負荷４０ｋ〜４０ｋ＋３のそれぞれに対して通電を行うようになっている。
【０００６】
そして、スイッチ制御信号１４ｋ〜１４ｋ＋３のオンオフ周期、デューティ比等々を適宜に設定することにより、各チャネルの負荷４０ｋ〜４０ｋ＋３に対して必要な電流を供給しつつ、各各チャネルの負荷４０ｋ〜４０ｋ＋３を電流源トランジスタ１１ｋ〜１１ｋ＋３の精度に準じて正確に駆動することができる。ここで、スイッチ制御信号１４ｋ〜１４ｋ＋３の論理状態が“Ｌ”のとき、スイッチトランジスタ１３ｋ〜１３ｋ＋３は導通状態（オン状態）となり、論理状態が“Ｈ”のとは、スイッチトランジスタ１３ｋ〜１３ｋ＋３は非導通状態（オフ状態）となる。
【０００７】
なお、図では、説明の便宜のために、複数チャネルの内で相隣接する４チャネル分についてのみが開示されているが、チャネル数については負荷アレイ４０の構成負荷数に応じて任意に増減することができる。例えば、負荷アレイ４０としてフラットパネルディスプレイの水平画素列を想定する場合には、チャネル数はＬＳＩの１チップ当たり２４０〜７６８程度に設定される。
【０００８】
上述のマルチチャネル駆動回路において、負荷アレイ４０を構成する各チャネルの負荷４０ｋ〜４０ｋ＋３を例えばガンマ補正等のために精細に制御するためには、スイッチ制御信号１４ｋ〜１４ｋ＋３のタイミング制御のために高速クロックを必要とする。したがって、各チャネルの電流源１１ｋ〜１１ｋ＋３の設定電流値を時間的に固定したまま、スイッチ制御信号１４ｋ〜１４ｋ＋３のデューティ比や周期等の変更だけで各チャネルの負荷４０ｋ〜４０ｋ＋３を精細に制御することには限界がある。
【０００９】
そこで、電流源アレイ１１を構成する各チャネルの電流源１１ｋ〜１１ｋ＋３として、設定電流値が時間的に変化するものを採用するようにしたマルチチャネル駆動回路も従来より知られている（例えば、特許文献２参照）。
【００１０】
このマルチチャネル駆動回路にあっては、各チャネルの電流源１１ｋ〜１１ｋ＋３のそれぞれは、例えば１倍、２倍、４倍、８倍等々と言ったように、重み付け値の異なる複数の単位電流源と、それら単位電流源の出力経路のそれぞれに介在された単位スイッチとで構成され、それらの単位スイッチを介して選択された単位電流源の出力電流が加算されて、目的とする設定電流値が生成される。そして、各単位スイッチがプログラムされた手順で時間と共にオンオフすることで、設定電流値が一定のプロファイルを描いて時間と共に変化する変調型電流源が実現される。
【００１１】
そのため、このような変調型電流源を採用するマルチチャネル駆動回路によれば、スイッチ制御信号１４ｋ〜１４ｋ＋３のタイミング制御のためのクロックをさほど高速化せずとも、各チャネルの負荷４０ｋ〜４０ｋ＋３を精細に制御することが可能となる。
【特許文献１】特開２００４−２９５２８号公報
【特許文献２】特開２０００−３９８６８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、上述した通常型電流源又は変調型電流源を採用する従来のマルチチャネル駆動回路にあっては、チャネル毎に専用の電流源を設けたことにより、全チャネルの負荷を均一な条件で駆動できる利点を有する反面、半導体製造プロセス等に起因して各電流源の設定電流値それ自体がチャネル間で不均一な場合には、なおも、全チャネルの負荷を均一な条件で駆動することは困難であると言う問題点がある。
【００１３】
図２２及び図２３を参照して、この問題点をより具体的に説明する。従来のマルチチャネル駆動回路の出力特性（全チャネルオン期間同一）が図２３に示されている。
【００１４】
今仮に、図２２において、負荷アレイ４０を構成する各チャネルの負荷４０ｋ〜４０ｋ＋３が容量性負荷であり、かつその値（容量値）が同一であると想定する。また、このとき、電流源アレイ１１を構成する各チャネルの電流源トランジスタ１１ｋ〜１１ｋ＋３は時間と共に設定値が変動しない通常型電流源であり、かつその設定電流値Ｉ１１ｋ〜Ｉ１１ｋ＋３は半導体製造プロセスに起因してチャネル間でバラツキがあるものと想定する。
【００１５】
このような状態において、スイッチアレイ１３を構成する各チャネルのスイッチトランジスタ１３ｋ〜１３ｋ＋１のゲートに、図２３（ａ）に示される波形を有するスイッチ制御信号１４ｋ〜１４ｋ＋３が供給されると、スイッチ制御信号１４ｋ〜１４ｋ＋３の論理状態が“Ｈ”から“Ｌ”に変化する時刻ｔ１の到来と共に、負荷アレイ４０を構成する各チャネルの負荷（容量性負荷）４０ｋ〜４０ｋ＋３に対する充電が開始され、その後、この充電状態は、スイッチ制御信号１４ｋ〜１４ｋ＋３の論理状態が“Ｌ”から“Ｈ”に変化する時刻ｔ２の到来まで継続する。
【００１６】
充電の開始と共に、各チャネルの出力端子ＯＵＴｋ〜ＯＵＴｋ＋３の電位は、各チャネルに固有の傾きを有する直線を描きながら上昇し、時刻ｔ２の到来と共に各チャネル毎に異なる値に達する。この例では、各チャネルの電位Ｖの大小関係は、Ｖ（ＯＵＴｋ＋１）＞Ｖ（ＯＵＴｋ＋３）＞Ｖ（ＯＵＴｋ）＞Ｖ（ＯＵＴｋ＋２）の関係となっている。
【００１７】
このとき、各チャネルの負荷４０ｋ〜４０ｋ＋３が例えば電圧感応型の容量性画素とすれば、各チャネルの画素は充電電圧に応じた異なる階調で表示動作を行うため、表示パネルの画面上には表示ムラが現れる。つまり、画素の容量値が全チャネル間について均一であったとしても、マルチチャネル駆動回路側の原因により、表示パネルの画面上には表示ムラが現れるのである。
【００１８】
なお、各チャネルの負荷４０ｋ〜４０ｋ＋３が抵抗特性の負荷乃至ダイオード特性の負荷であったとしても、負荷の内容に応じた駆動態様乃至動作態様において、チャネル間でバラツキが生ずることは容易に理解されるであろう。
【００１９】
このようなチャネル間のバラツキを解消するための一般的な対策としては、例えば、電流源トランジスタ１１ｋ〜１１ｋ＋３のサイズを大きくしてバラツキを抑える方法や電流検出回路を付加して出力電流を補正する方法（例えば、特開２００３−２１８６８９号公報参照）等が採用される。しかし、このような方法を採用するとＬＳＩ化に際してチップサイズが大きくなると言う問題が新たに生ずる。また、このような方法ではバラツキの程度を小さくすることはできても、バラツキそれ自体を完全になくすことはできない。
【００２０】
この発明は、上述の問題点に着目してなされたものであり、その目的とするところは、半導体製造プロセス等に起因して、電流源を含む各チャネルの回路特性がチャネル間でバラツキを生ずる場合にも、負荷アレイを構成する各チャネルの負荷を全チャネルに亘り均一な条件で駆動可能としたマルチチャネル駆動回路を提供することにある。
【００２１】
この発明のさらに他の目的並びに作用効果については、明細書の以下の説明を参照することにより、当業者であれば容易に理解されるであろう。
【課題を解決するための手段】
【００２２】
この発明のマルチチャネル駆動回路は、上記の目的を達成するために、次のような構成を有している。
【００２３】
すなわち、本発明のマルチチャネル駆動回路は、複数チャネルのそれぞれに対応する複数の電流源を含む電流源アレイと、複数チャネルのそれぞれに対応する複数の入力スイッチを含む入力スイッチアレイと、を含み、電流源アレイを構成する各チャネルの電流源のそれぞれにより、入力スイッチアレイを構成する各チャネルの入力スイッチのそれぞれを介して、負荷アレイを構成する各チャネルの負荷のそれぞれに対して通電を行うように構成されている。
【００２４】
このマルチチャネル負荷駆動回路には、電流源アレイを構成する各チャネルの電流源のそれぞれと、入力スイッチアレイを構成する各チャネルの入力スイッチのそれぞれとを結ぶ各チャネルの電流路のそれぞれを互いに導通させるためのチャネル間共通接続線と、複数チャネルのうちで、入力スイッチがオフ状態にあるチャネルに関しては、そのチャネルの電流源の出力電流がチャネル間共通接続線に流れることを阻止する電流阻止手段と、が具備されている。
【００２５】
このような回路構成によれば、チャネル間共通接続線の抵抗値を充分に低く設定しておけば、全チャネルの上記電流路の電位はほぼ同一電位に収束する結果、各チャネルの入力スイッチを経由して個々のチャネルの負荷に流れる電流の値は、電流阻止手段の作用とも相まって、全チャネルの電流源のうちで、その時点で入力スイッチがオン状態にあるチャネルの電流源を流れる電流値を平均化した値に均一化される。そのため、仮に、電流源アレイを構成する電流源を流れる電流の値に、半導体製造プロセス等に起因して、チャネル間でバラツキがあったとしても、全てのチャネルの負荷を各チャネルのスイッチ制御信号により均一な条件で駆動可能となる。
【００２６】
しかも、このような回路構成によれば、電流阻止手段についても比較的に少ない素子数で実現できるため、回路をＬＳＩ化するに際しても、チップ上の専有面積をさほど増大させることもなく、低コストで製造することかできる。
【００２７】
加えて、このような回路構成によれば、負荷の接続される各チャネルの出力端子同士は、オン状態にある各チャネルのスイッチ並びにチャネル間共通接続線を介して導通されるため、各電流源とチャネル間共通接続線との交点において、それらの交点の電位が同電位となるように、電流の合流又は分流が自動的に行われる。その結果、負荷アレイを構成する各負荷の容量値にチャネル間でバラツキが存在する場合にも、各チャネルの充電電流値が自動的に調整されるため、各チャネルの出力端子の電位も均一化されることとなる。
【００２８】
本発明のマルチチャネル駆動回路は様々な実施形態が存在する。１つの実施形態としては、次のような構成を採用することができる。
【００２９】
すなわち、電流源アレイが、複数チャネルのそれぞれに対応する複数の正側電流源を含む正側電流源アレイと、複数チャネルのそれぞれに対応する複数の負側電流源を含む負側電流源アレイと、を含む。入力スイッチアレイが、複数チャネルのそれぞれに対応する複数の正側入力スイッチを含む正側入力スイッチアレイと、複数チャネルのそれぞれに対応する複数の負側入力スイッチを含む負側入力スイッチアレイと、を含む。
【００３０】
正側電流源アレイを構成する各チャネルの正側電流源のそれぞれにより、正側入力スイッチアレイを構成する各チャネルの正側入力スイッチのそれぞれを介して、負荷アレイを構成する各チャネルの負荷のそれぞれに対して正側通電を行ない、かつ負側電流源アレイを構成する各チャネルの負側電流源のそれぞれにより、負側入力スイッチアレイを構成する各チャネルの負側入力スイッチのそれぞれを介して、負荷アレイを構成する各チャネルの負荷のそれぞれに対して負側通電を行なうように仕組まれている。
【００３１】
チャネル間共通接続線が、正側電流源アレイを構成する各チャネルの正側電流源のそれぞれと、正側入力スイッチアレイを構成する各チャネルの正側入力スイッチのそれぞれとを結ぶ各チャネルの電流路のそれぞれを互いに導通させるための正側チャネル間共通接続線と、負側電流源アレイを構成する各チャネルの負側電流源のそれぞれと、負側入力スイッチアレイを構成する各チャネルの負側入力スイッチのそれぞれとを結ぶ各チャネルの電流路のそれぞれを互いに導通させるための負側チャネル間共通接続線と、を含む。
【００３２】
電流阻止手段が、複数チャネルのうちで、正側入力スイッチがオフ状態にあるチャネルに関しては、そのチャネルの正側電流源の出力電流がチャネル間共通接続線に流れることを阻止する正側電流阻止手段と、複数チャネルのうちで、負側入力スイッチがオフ状態にあるチャネルに関しては、そのチャネルの負側電流源の出力電流がチャネル間共通接続線に流れることを阻止する負側電流阻止手段と、を含む。
【００３３】
このような回路構成によれば、正側入力スイッチアレイと負側入力スイッチアレイとを交互にオンオフさせることにより、各チャネルの負荷に対して、交互に極性の異なる電流を供給できるから、例えば液晶表示パネルの水平画素列等のように、交互に極性の異なる電流で駆動される負荷アレイに好適なものとなる。
【００３４】
しかも、正負いずれの側にもチャネル間共通接続線が存在するため、負荷に供給されるいずれの極性の電流についても、チャネル間で均一化されるから、仮に、正負いずれかの側の電流源アレイを構成する電流源を流れる電流の値に、半導体製造プロセス等に起因して、チャネル間でバラツキがあったとしても、全てのチャネルの負荷を各チャネルのスイッチ制御信号により均一な条件で駆動可能となる。しかも、このような回路構成によれば、正負いずれの側の電流阻止手段についても比較的に少ない素子数で実現できるため、回路をＬＳＩ化するに際しても、チップ上の専有面積をさほど増大させることもなく、低コストで製造することができる。
【００３５】
本発明に係るマルチチャネル駆動回路の他の１つの実施形態としては、つぎのような構成を採用することもできる。
【００３６】
すなわち、負荷アレイを構成する各チャネルの負荷が、ＲＧＢのそれぞれに対応する３個の画素で構成されており、電流源アレイを構成する各チャネルの電流源が、Ｒ画素ガンマ補正用の電流源とＧ画素ガンマ補正用の電流源とＢ画素ガンマ補正用の電流源とにより構成されている。
【００３７】
通常、それらのガンマ補正用の電流源は、例えば１倍、２倍、４倍、８倍等々と言ったように、重み付け値の異なる複数の単位電流源と、それら単位電流源の出力経路のそれぞれに介在された単位スイッチとで構成され、それらの単位スイッチを介して選択された単位電流源の出力電流が加算されて、目的とする設定電流値が生成される。そして、各単位スイッチがプログラムされた手順で時間と共にオンオフすることで、設定電流値が一定のプロファイルを描いて時間と共に変化する変調型電流源が実現される。
【００３８】
チャネル間共通接続線が、Ｒ画素ガンマ補正用の電流源同士を結ぶ第１のチャネル間共通接続線と、Ｇ画素ガンマ補正用の電流源同士を結ぶ第２のチャネル間共通接続線と、Ｂ画素ガンマ補正用の電流源同士を結ぶ第３のチャネル間共通接続線とを含んでいる。
【００３９】
このような回路構成によれば、負荷アレイを構成する各チャネルの負荷が、ＲＧＢのそれぞれに対応する３個の画素で構成され、しかもＲＧＢ画素別にガンマ補正用の電流源を有する場合において、ＲＧＢ画素別にチャネル間共通接続線を設けたため、ＲＧＢ画素のそれぞれ毎に、チャネル間で均一な条件による画素のガンマ補正が可能となる。
【００４０】
本発明に係るマルチチャネル駆動回路のさらに他の１つの実施形態としては、つぎのような構成を採用することもできる。
【００４１】
すなわち、電流源アレイを構成する各チャネルの電流源が、重み付け値の異なる複数の単位電流源と、それら単位電流源の出力経路のそれぞれに介在された単位スイッチとで構成され、それらの単位スイッチを介して選択された単位電流源の出力電流が加算されて、目的とする設定電流値が生成され、かつ各単位スイッチがプログラムされた手順で時間と共にオンオフすることで、設定電流値が一定のプロファイルを描いて時間と共に変化する変調型電流源が実現される。さらに、チャネル間共通接続線が、重み付け値が同一な単位電流源同士を結ぶ複数本の重み付け値別のチャネル間共通接続線により構成される。
【００４２】
このような構成によれば、クロック速度の低速化を意図して、各チャネルの電流源として変調型電流源を採用する場合において、各重み付け値別の単位電流源のチャネル間におけるバラツキを吸収して、制御精度を向上させることができる。
【００４３】
なお、本発明並びに上述の各実施形態において、電流阻止手段としては様々な回路構成を採用することができる。
【００４４】
一例として挙げるならば、電流阻止手段が、入力スイッチがオフ状態にあるとき、電流源とチャネル間共通接続線とを結ぶ電流路における通電を遮断するように仕組まれていてもよい。このような構成であれば、例えば、電流源トランジスタとチャネル間共通接続線とを結ぶ電流路に別のスイッチトランジスタを介在させ、このスイッチトランジスタを入力スイッチとして機能するスイッチトランジスタと逆動作させるだけで、目的とする構成を実現することができる。
【００４５】
他の一例として挙げるならば、電流阻止手段が、入力スイッチがオフ状態にあるとき、電流源を不能化するように仕組まれていてもよい。このような構成であれば、例えば、電流源として機能するトランジスタのバイアス端子とバイアス電源との間、並びに、ゼロバイアス電源との間のそれぞれに別のスイッチトランジスタを介在させ、これら２つのスイッチトランジスタを、入力スイッチとして機能するスイッチトランジスタのオンオフ動作と連動させて、逆動作させるだけで、目的とする構成を実現することができる。
【００４６】
さらに他の一例として挙げるならば、電流阻止手段が、入力スイッチがオフ状態にあるとき、電流源を流れる電流を入力スイッチをバイパスさせて放流するように仕組まれていてもよい。このような構成であれば、例えば、入力スイッチとして機能するスイッチトランジスタをバイパスする電流路に、放流用のスイッチトランジスタと放流用の電流源トランジスタとを直列接続すると共に、入力用のスイッチトランジスタと放流用のスイッチトランジスタとを逆動作させるだけで、目的とする構成を実現することができる。
【００４７】
本発明のマルチチャネル駆動回路は、複数チャネルのそれぞれに対応する複数の電流源を含む電流源アレイと、複数チャネルのそれぞれに対応する複数の負荷接続用の外部端子を含む外部端子アレイと、電流源アレイと外部端子アレイとの間に介在され、かつ複数チャネルのそれぞれに対応する複数の入力スイッチを含む入力スイッチアレイと、電流源アレイを構成する各チャネルの電流源のそれぞれと、入力スイッチアレイを構成する各チャネルの入力スイッチのそれぞれとを結ぶ各チャネルの電流路のそれぞれを互いに導通させるためのチャネル間共通接続線と、複数チャネルのうちで、入力スイッチがオフ状態にあるチャネルに関しては、そのチャネルの電流源の出力電流がチャネル間共通接続線に流れることを阻止する電流阻止手段と、を含む半導体集積装置（ＬＳＩチップ）として具現化することができる。このとき、チャネル間共通接続線は十分に幅広とされ、かつその材質としてはアルミ等の低抵抗金属材料が使用される。
【００４８】
このような構成によれば、チャネル間均一性の良好なマルチチャネル駆動回路として機能すると共に、チップ面積が小型で、半導体製造プロセス上の工程管理の負担も比較的に軽く、その結果、低コストに製造が可能な半導体集積装置を実現することができる。
【００４９】
ところで、マルチチャネル負荷駆動回路を構成する半導体チップを所定のパッケージに収容する場合には、そのパッケージにはチャネル間共通接続線を外部に導出するための外部端子を設けてもよい。
【００５０】
マルチチャネル駆動回路が、例えば、大型フラットディスプレイパネルのソースドライバ等として採用される場合、パネルの水平方向の走査幅全体に対しては、それぞれマルチチャネル駆動回路として機能する複数の半導体集積装置（ＬＳＩチップ）が割り当てられる。このとき、半導体集積装置（ＬＳＩチップ）を収容するパッケージに、チャネル間共通接続線を外部に導出するための外部端子が設けられていれば、隣接するＬＳＩパッケージの外部端子同士を適当な導体で接続するだけで、一連のＬＳＩパッケージ内に収容された半導体チップ上のチャネル間共通接続線同士を導通させることができる。そのため、隣接チャネル間のみならず、隣接ＬＳＩパッケージ間においても、均一な条件での負荷駆動が可能となる。
【発明の効果】
【００５１】
本発明によれば、チャネル間共通接続線の抵抗値を充分に低く設定しておけば、全チャネルの上記電流路の電位はほぼ同一電位に収束する結果、各チャネルの入力スイッチを経由して個々のチャネルの負荷に流れる電流の値は、電流阻止手段の作用とも相まって、全チャネルの電流源のうちで、その時点で入力スイッチがオン状態にあるチャネルの電流源を流れる電流値を平均化した値に均一化される。そのため、仮に、電流源アレイを構成する電流源を流れる電流の値に、半導体製造プロセス等に起因して、チャネル間でバラツキがあったとしても、全てのチャネルの負荷を各チャネルのスイッチ制御信号により均一な条件で駆動可能となる。
【００５２】
しかも、電流阻止手段についても比較的に少ない素子数で実現できるため、回路をＬＳＩ化するに際しても、チップ上の専有面積をさほど増大させることもなく、低コストで製造することかできる。
【００５３】
加えて、このような回路構成によれば、負荷の接続される各チャネルの出力端子同士は、オン状態にある各チャネルのスイッチ並びにチャネル間共通接続線を介して導通されるため、各電流源とチャネル間共通接続線との交点において、それらの交点の電位が同電位となるように、電流の合流又は分流が自動的に行われる。その結果、負荷アレイを構成する各負荷の容量値にチャネル間でバラツキが存在する場合にも、各チャネルの充電電流値が自動的に調整されるため、各チャネルの出力端子の電位も均一化されることとなる。
【発明を実施するための最良の形態】
【００５４】
以下に、この発明に係るマルチチャネル駆動回路の好適な実施の一形態を添付図面を参照しながら詳細に説明する。
【００５５】
本発明のマルチチャネル駆動回路の第１実施形態（正極性駆動型）が図１に示されている。図において、１は正側電源ＶＤＤに通ずる正側電源ライン、２は負側電源ＶＳＳに通ずる負側電源ライン、３は正側バイアス電源ＶＢＨに通ずる正側バイアスライン、５は本発明の要部であるチャネル間共通接続線、１０ｋ〜１０ｋ＋３は各チャネルｋ〜ｋ＋３の要素回路、１１ｋ〜１１ｋ＋３は各チャネルｋ〜ｋ＋３の電流源トランジスタ、１２ｋ〜１２ｋ＋３は本発明の要部である各チャネルｋ〜ｋ＋３の電流阻止用のスイッチトランジスタ、１３ｋ〜１３ｋ＋３は負荷に対する通電をオンオフするための各チャネルｋ〜ｋ＋３のスイッチトランジスタ、１４ｋ〜１４ｋ＋３は各チャネルｋ〜ｋ＋３のスイッチ制御信号、１１は一連の電流源トランジスタ１１ｋ〜１１ｋ＋３を含む電流源アレイ、１３は一連のスイッチトランジスタ１３ｋ〜１３ｋ＋３を含むスイッチアレイ、３０はバイアス電源回路、４０は一連の負荷４０ｋ〜４０ｋ＋３を含む負荷アレイ、ＯＵＴｋ〜ＯＵＴｋ＋３は各チャネルｋ〜ｋ＋３の出力端子、１００はマルチチャネル駆動回路である。
【００５６】
なお、図示例では、各チャネルの電流源トランジスタ１１ｋ〜１１ｋ＋３としては、そのソース端子を正側電源ライン１に、ゲート端子を正側バイアスライン３にそれぞれ接続されたｐチャネル型ＭＯＳ・ＦＥＴが採用されている。
【００５７】
各チャネルの入力用のスイッチトランジスタ１３ｋ〜１３ｋ＋３としては、そのドレイン端子を出力端子ＯＵＴｋ〜ＯＵＴｋ＋３に、ソース端子を電流阻止用のスイッチトランジスタ１２ｋ〜１２ｋ＋３のドレイン端子にそれぞれ接続され、ゲート端子にスイッチ制御信号１４ｋ〜１４ｋ＋３が入力されるようにしたｐチャネル型ＭＯＳ・ＦＥＴが採用されている。
【００５８】
各チャネルの電流阻止用のスイッチトランジスタ１２ｋ〜１２ｋ＋３としては、そのソース端子を電流源トランジスタ１１ｋ〜１１ｋ＋３のドレイン端子に、そのドレイン端子を入力用スイッチトランジスタ１３ｋ〜１３ｋ＋３のソース端子に、またそのゲート端子にスイッチ制御信号１４ｋ〜１４ｋ＋３が入力されるようにしたｐチャネル型のＭＯＳＦＥＴが採用されている。
【００５９】
図から明らかなように、このマルチチャネル駆動回路１００は、複数チャネルｋ〜ｋ＋３のそれぞれに対応する複数の電流源トランジスタ１１ｋ〜１１ｋ＋３を含む電流源アレイ１１と、複数チャネルｋ〜ｋ＋３のそれぞれに対応する複数の入力用のスイッチトランジスタ１３ｋ〜１３ｋ＋３を含む入力スイッチアレイ１３とを含んでいる。
【００６０】
そして、基本的な動作としては、電流源アレイ１１を構成する各チャネルの電流源トランジスタ１１ｋ〜１１ｋ＋３のそれぞれにより、入力スイッチアレイ１３を構成する各チャネルの入力用のスイッチトランジスタ１３ｋ〜１３ｋ＋３のそれぞれを介して、負荷アレイ４０を構成する各チャネルの負荷４０ｋ〜４０ｋ＋３のそれぞれに対して通電を行うようになっている。このとき、スイッチトランジスタ１３ｋ〜１３ｋ＋３のオンオフ動作は、各チャネルのスイッチ制御信号１４ｋ〜１４ｋ＋３により制御される。
【００６１】
電流源アレイを構成する各チャネルの電流源トランジスタ１１ｋ〜１１ｋ＋３のそれぞれと、入力スイッチアレイ１３を構成する各チャネルの入力用のスイッチトランジスタ１３ｋ〜１３ｋ＋３のそれぞれとを結ぶ各チャネルの電流路のそれぞれは、本発明の要部であるところのチャネル間共通接続線５を介して互いに導通するように構成されている。
【００６２】
なお、図において、符号５ｋ〜５ｋ＋３が付されているのが、各チャネルｋ〜ｋ＋３の上記電流路とチャネル間共通接続線５との接続点である。本回路１００を半導体集積回路とする場合には、チャネル間共通接続線５はアルミ等の低抵抗金属材料を用いて形成され、また線幅を大きくとる等の導体パターン形状の工夫により、抵抗値の充分なる低減化が図られる。そのため、このチャネル間共通接続線５により、各チャネルの接続点５ｋ〜５ｋ＋３同士は低抵抗で結ばれるため、それら接続点５ｋ〜５ｋ＋３の電位はほぼ同一レベルとされる。
【００６３】
加えて、本回路１００には、複数チャネルｋ〜ｋ＋３のうちで、入力用のスイッチトランジスタ１４ｋ〜１４ｋ＋３がオフ状態にあるチャネルに関しては、そのチャネルの電流源トランジスタ１１ｋ〜１１ｋ＋３の出力電流がチャネル間共通接続線５に流れることを阻止する電流阻止手段が設けられる。
【００６４】
この例では、電流阻止手段としては、各チャネルの電流源１１ｋ〜１１ｋ＋３と各チャネルの入力用のスイッチトランジスタ１３ｋ〜１３ｋ＋３との間に介在された電流阻止用のスイッチトランジスタ１２ｋ〜１２ｋ＋３が採用されている。
【００６５】
各チャネルの入力用のスイッチトランジスタ１３ｋ〜１３ｋ＋３の各ゲート端子と電流阻止用のスイッチトランジスタ１２ｋ〜１２ｋ＋３の各ゲート端子には、スイッチ制御信号１４ｋ〜１４ｋ＋３が並列に供給されている。そのため、各チャネルの入力用のスイッチトランジスタ１３ｋ〜１３ｋ＋３と各チャネルの電流阻止用のスイッチトランジスタ１２ｋ〜１２ｋ＋３とは、互いに連動するようにして順動作する。
【００６６】
従って、入力用のスイッチトランジスタ１３ｋ〜１３ｋ＋３がオン（導通）状態のときには、電流阻止用のスイッチトランジスタ１２ｋ〜１２ｋ＋３もオン状態となって、電流源トランジスタ１１ｋ〜１１ｋ＋３とチャネル間共通接続線５との導通が確保される。一方、入力用のスイッチトランジスタ１３ｋ〜１３ｋ＋３がオフ（非導通）状態のときには、電流阻止用のスイッチトランジスタ１２ｋ〜１２ｋ＋３もオフ状態となって、そのチャネルの電流源トランジスタ１１ｋ〜１１ｋ＋３の出力電流がチャネル間共通接続線５に流れ込むことが阻止される。
【００６７】
上述の電流阻止手段の作用により、電流源からチャネル間共通接続線に流れ込むチャネル数と、スイッチトランジスタを介して負荷へと流出するチャネル数とは常に同一となるため、入力用のスイッチトランジスがオン状態にあるチャネル数の増減に拘わらず、各チャネルから負荷へと流出する電流値（チャネル間平均電流値）は常にほぼ一定に維持される。
【００６８】
次に、本回路１００の作用について、図２〜図５を参照しつつ詳細に説明する。今仮に、電流源アレイ１１を構成する各チャネルの電流源トランジスタ１１ｋ〜１１ｋ＋３の設定電流の値をそれぞれＩ１１ｋ〜Ｉ１１ｋ＋３、スイッチアレイ１３を構成する各チャネルのスイッチトランジスタ１３ｋ〜１３ｋ＋３を流れる負荷電流の値をＩ１３ｋ〜Ｉ１３ｋ＋３と置くこととする。また、各チャネルの電流源トランジスタ１１ｋ〜１１ｋ＋３の設定電流値Ｉ１１ｋ〜Ｉ１１ｋ＋３は、半導体製造プロセス等に起因する電流源トランジスタ１１ｋ〜１１ｋ＋３の特性バラツキ（例えば、閾値、移動度等）のために、完全に同一とはならないものと想定する。
【００６９】
この状態において、今仮に、図２に示されるように、４個のチャネルｋ〜ｋ＋３の入力用のスイッチトランジスタ１３ｋ〜１３ｋ＋３に対して同一波形を有するスイッチ制御信号１４ｋ〜１４ｋ＋３が供給されたものと想定する。なお、これらのスイッチ制御信号１４ｋ〜１４ｋ＋３は、図２に示されるように、オン期間（スイッチ制御信号１４ｋ〜１４ｋ＋３の“Ｌ”期間）が同一である。
【００７０】
すると、時刻ｔ１の到来と共に、各チャネルｋ〜ｋ＋３において、電流阻止用のスイッチトランジスタ１２ｋ〜１２ｋ＋３と入力用のスイッチトランジスタ１３ｋ〜１３ｋ＋３とが共にオンすることにより、各チャネルの入力用スイッチトランジスタ１３ｋ〜１３ｋ＋３には、ある値Ｉ１３ｋ〜Ｉ１３ｋ＋３を有する負荷電流が流れる。
【００７１】
このとき、図２２及び図２３を参照しつつ説明した従来例の場合には、本発明の要部であるチャネル間共通接続線５が存在しないため、各チャネルの入力用スイッチトランジスタ１３ｋ〜１３ｋ＋３を流れる負荷電流値Ｉ１３ｋ〜Ｉ１３ｋ＋３は、各チャネルの電流源トランジスタ１１ｋ〜１１ｋ＋３の設定電流値Ｉ１１ｋ〜Ｉ１１ｋ＋３に依存する。そのため、設定電流値Ｉ１１ｋ〜Ｉ１１ｋ＋３にチャネル間でバラツキがあれば、負荷電流値Ｉ１３ｋ〜Ｉ１３ｋ＋３にもチャネル間でバラツキが生ずる。
【００７２】
これに対して、本発明回路１００にあっては、抵抗値の十分に低減されたチャネル間共通接続線５が存在するため、４個のチャネルの電流源トランジスタ１１ｋ〜１１ｋ＋３はそれぞれその両端を短絡されることとなる。すなわち、電流源トランジスタ１１ｋ〜１１ｋ＋３はそのソース端子を正側電源ライン１を介して短絡され、ドレイン端子をオン状態にある電流阻止用トランジスタ１２ｋ〜１２ｋ＋３、並びに、チャネル間共通接続線５を介して短絡される。
【００７３】
そのため、それら４個の電流源トランジスタ１１ｋ〜１１ｋ＋３は、それらの設定電流値Ｉ１１ｋ〜Ｉ１１ｋ＋３の総和に相当する設定電流値を有する１個の大きな電流源トランジスタと等価なものと考えることができる。
【００７４】
ここで、負荷アレイ４０を構成する各チャネルの負荷４０ｋ〜４０ｋ＋３の特性値（例えば、容量値）が均一なものであると仮定すれば、上記の仮想的な１個の電流源からは、各チャネルの負荷４０ｋ〜４０ｋ＋３へと均等に電流が分流するから、次式（１）（２）に示されるように、各チャネルの負荷電流値Ｉ１３ｋ〜Ｉ１３ｋ＋３は４個の電流源トランジスタ１１ｋ〜１１ｋ＋３の設定電流値Ｉ１１ｋ〜Ｉ１１ｋ＋３の平均値Ｉａとして均一化される。
【００７５】
Ｉ１３ｋ＝Ｉ１３ｋ＋１＝Ｉ１３ｋ＋２＝Ｉ１３ｋ＋３＝Ｉａ・・・（１）
Ｉａ＝｛（Ｉ１１ｋ）＋（Ｉ１１ｋ＋１）＋
（Ｉ１１ｋ＋２）＋（Ｉ１１ｋ＋３）｝÷４・・・（２）
【００７６】
すなわち、４個の電流源トランジスタ１１ｋ〜１１ｋ＋３の設定電流値Ｉ１１ｋ〜Ｉ１１ｋ＋３にチャネル間でバラツキがあったとしても、各チャネルの負荷電流値１３ｋ〜１３ｋ＋３は、平均電流値Ｉａに相当する均一な値に維持される。
【００７７】
従って、図２に示されるように、全チャネルの入力用のスイッチトランジスタ１３ｋ〜１３ｋ＋３のオン期間（スイッチ制御信号１４ｋ〜１４ｋ＋３の“Ｌ”期間）が同一であれば、仮に各チャネルの電流源トランジスタ１１ｋ〜１１ｋ＋３の設定電流値Ｉ１１ｋ〜Ｉ１１ｋ＋３にバラツキが存在したとしても、各チャネルの出力端子ＯＵＴｋ〜ＯＵＴｋ＋３の電圧（充電電圧）の値Ｖｋ〜Ｖｋ＋３は、同一の傾きを描いて直線的に上昇し、時刻ｔ２において全て同一の値に達する。
【００７８】
また、図３に示されるように、全チャネルの入力用のスイッチトランジスタ１３ｋ〜１３ｋ＋３のオン期間（スイッチ制御信号１４ｋ〜１４ｋ＋３の“Ｌ”期間）が区々であった場合にも、同様な理由から、各チャネルの出力端子ＯＵＴｋ〜ＯＵＴｋ＋３の電圧（充電電圧）の値Ｖｋ〜Ｖｋ＋３は、同一の傾きを描いて直線的に上昇するから、時刻ｔ２においては出力端子ＯＵＴｋ，ＯＵＴｋ＋２の電位Ｖｋ，Ｖｋ＋２、時刻ｔ３においては出力端子ＯＵＴｋ＋３の電位Ｖｋ＋３、時刻ｔ４においては出力端子ＯＵＴｋ＋１の電位Ｖｋ＋１がそれぞれ予定された値に達する。
【００７９】
このとき、時刻ｔ１〜ｔ２の期間では、オン状態にある４つのチャネルの負荷電流Ｉ１３ｋ〜Ｉ１３ｋ＋３の値は、
Ｉ１３ｋ＝Ｉ１３ｋ＋１＝Ｉ１３ｋ＋２＝Ｉ１３ｋ＋３＝Ｉａ１
Ｉａ１＝｛（Ｉ１１ｋ）＋（Ｉ１１ｋ＋１）＋（Ｉ１１ｋ＋２）
＋（Ｉ１１ｋ＋３）｝÷４
となる。また、時刻ｔ２〜ｔ３の期間では、オン状態にある２つのチャネルの負荷電流Ｉ１３ｋ＋１，Ｉ１３ｋ＋３の値は、
Ｉ１３ｋ＋１＝Ｉ１３ｋ＋３＝Ｉａ２
Ｉａ２＝｛（Ｉ１１ｋ＋１）＋（Ｉ１１ｋ＋３）｝÷２
となる。また、時刻ｔ３〜ｔ４の期間では、オン状態にある１つのチャネルの負荷電流Ｉ１３ｋ＋１の値は、
Ｉ１３ｋ＋１＝Ｉ１１ｋ＋１となる。
【００８０】
このように、本発明回路１００によれば、各チャネルの電流源トランジスタ１１ｋ〜１１ｋ＋３の設定電流値Ｉ１１ｋ〜Ｉ１１ｋ＋３にバラツキが存在しても、各チャネルの出力端子ＯＵＴｋ〜ＯＵＴｋ＋３の電位は一定の傾きを有する同一の直線を描いて上昇するから、各チャネルの負荷４０ｋ〜４０ｋ＋３を均一な条件で駆動することができる。つまり、入力用のスイッチトランジスタ１３ｋ〜１３ｋ＋３のオン期間（スイッチ制御信号１４ｋ〜１４ｋ＋３の“Ｌ”期間）さえ一定の約束事に従って操作すれば、電流源トランジスタ１１ｋ〜１１ｋ＋３のバラツキを考慮せずとも、各チャネルの負荷４０ｋ〜４０ｋ＋３を予定の動作態様に正確に制御することが可能となる。
【００８１】
次に、本発明回路１００の有する電圧平均化作用について説明する。各チャネルの電流源トランジスタ１１ｋ〜１１ｋ＋３の設定電流値Ｉ１１ｋ〜Ｉ１１ｋ＋３にバラツキがあったとしても、負荷アレイ４０を構成する各チャネルの負荷４０ｋ〜４０ｋ＋３が均一な値（容量値）を有する場合には、入力用のスイッチトランジスタ１３ｋ〜１３ｋ＋３のオン期間（スイッチ制御信号１４ｋ〜１４ｋ＋３の“Ｌ”期間）が同一である限り、各チャネルの出力端子ＯＵＴｋ〜ＯＵＴｋ＋３の電圧Ｖｋ〜Ｖｋ＋３も同一となることについては、先に説明した通りである。
【００８２】
加えて、本発明回路１００にあっては、各チャネルの電流源トランジスタ１１ｋ〜１１ｋ＋３の設定電流値Ｉ１１ｋ〜Ｉ１１ｋ＋３のみならず、負荷アレイ４０を構成する各チャネルの負荷４０ｋ〜４０ｋ＋３にもバラツキが存在する場合であっても、入力用のスイッチトランジスタ１３ｋ〜１３ｋ＋３のオン期間（スイッチ制御信号１４ｋ〜１４ｋ＋３の“Ｌ”期間）が同一である限り、各チャネルの出力端子ＯＵＴｋ〜ＯＵＴｋ＋３の電圧Ｖｋ〜Ｖｋ＋３はほぼ同一の値を示すこととなる（電圧平均化作用）。
【００８３】
本発明のマルチチャネル駆動回路の電圧平均化作用検証の回路図が図４に、同電圧平均化作用の説明図が図５に示されている。今仮に、図４に示されるように、相隣接するチャネルのうち、チャネルｋの負荷４０ｋの容量値が１２５ｐＦであり、チャネルｋ＋１の負荷４０ｋ＋１の容量値が１００ｐＦであり、さらに、チャネルｋの電流源トランジスタＩ１１ｋの設定電流値Ｉ１１ｋとチャネルｋ＋１の負荷４０ｋ＋１の設定電流値Ｉ１１ｋ＋１との間に（Ｉ１１ｋ≦Ｉ１１ｋ＋１）の関係が存在するものと想定する。
【００８４】
このとき、スイッチＳＷ１がＯＦＦ状態（従来方式に相当）であれば、チャネルｋの出力端子ＯＵＴｋとチャネルｋ＋１の出力端子ＯＵＴｋ＋１との間は完全に絶縁分離されているため、オン期間（時刻ｔ１から時刻ｔ２へ至る期間）が同一であっても、（Ｉ１１ｋ≦Ｉ１１ｋ＋１）の関係が存在するため、図５のグラフに示されるように、出力端子ＯＵＴｋと出力端子ＯＵＴｋ＋１との間には大なる電位差が生じてしまう。
【００８５】
これに対して、スイッチＳＷ１がＯＮ状態（本発明方式に相当）であれば、チャネルｋの出力端子ＯＵＴｋとチャネルｋ＋１の出力端子ＯＵＴｋ＋１とは、スイッチトランジスタ１３ｋ，１３ｋ＋１並びにチャネル間共通接続線５を介して導通しているため、オン期間（時刻ｔ１から時刻ｔ２へ至る期間）が同一であれば、（Ｉ１１ｋ≦Ｉ１１ｋ＋１）の関係が存在したとしても、チャネル間共通接続線５を介して両チャネル間に調整電流が流れて電圧平均化作用が発揮されるため、図５のグラフに示されるように、出力端子ＯＵＴｋと出力端子ＯＵＴｋ＋１との間の電位差は著しく縮小され、両出力端子ＯＵＴｋ，ＯＵＴｋ＋１はほぼ同電位となる。
【００８６】
次に、本発明のマルチチャネル駆動回路の第２実施形態（負極性駆動型）が図６に示されている。図において、１は正側電源ＶＤＤに通ずる正側電源ライン、２は負側電源ＶＳＳに通ずる負側電源ライン、４は負側バイアス電源ＶＢＬに通ずる負側バイアスライン、６は本発明の要部であるチャネル間共通接続線、１０ｋ〜１０ｋ＋３は各チャネルｋ〜ｋ＋３の要素回路、２１ｋ〜２１ｋ＋３は各チャネルｋ〜ｋ＋３の電流源トランジスタ、２２ｋ〜２２ｋ＋３は本発明の要部である各チャネルｋ〜ｋ＋３の電流阻止用のスイッチトランジスタ、２３ｋ〜２３ｋ＋３は負荷に対する通電をオンオフするための各チャネルｋ〜ｋ＋３のスイッチトランジスタ、２４ｋ〜２４ｋ＋３は各チャネルｋ〜ｋ＋３のスイッチ制御信号、２１は一連の電流源トランジスタ２１ｋ〜２１ｋ＋３を含む電流源アレイ、２３は一連のスイッチトランジスタ２３ｋ〜２３ｋ＋３を含むスイッチアレイ、３０はバイアス電源回路、４０は一連の負荷４０ｋ〜４０ｋ＋３を含む負荷アレイ、ＯＵＴｋ〜ＯＵＴｋ＋３は各チャネルｋ〜ｋ＋３の出力端子、１００はマルチチャネル駆動回路である。
【００８７】
なお、図示例では、各チャネルの電流源トランジスタ２１ｋ〜２１ｋ＋３としては、そのソース端子を負側電源ライン２に、ゲート端子を負側バイアスライン４にそれぞれ接続されたｎチャネル型ＭＯＳ・ＦＥＴが採用されている。
【００８８】
各チャネルの入力用のスイッチトランジスタ２３ｋ〜２３ｋ＋３としては、そのドレイン端子を出力端子ＯＵＴｋ〜ＯＵＴｋ＋３に、ソース端子を電流阻止用のスイッチトランジスタ２２ｋ〜２２ｋ＋３のドレイン端子にそれぞれ接続され、ゲート端子にスイッチ制御信号２４ｋ〜２４ｋ＋３が入力されるようにしたｎチャネル型ＭＯＳ・ＦＥＴが採用されている。
【００８９】
各チャネルの電流阻止用のスイッチトランジスタ２２ｋ〜２２ｋ＋３としては、そのソース端子を電流源トランジスタ２１ｋ〜２１ｋ＋３のドレイン端子に、そのドレイン端子を入力用スイッチトランジスタ２３ｋ〜２３ｋ＋３のソース端子に、またそのゲート端子にスイッチ制御信号２４ｋ〜２４ｋ＋３が入力されるようにしたｎチャネル型のＭＯＳＦＥＴが採用されている。
【００９０】
図から明らかなように、このマルチチャネル駆動回路１００は、複数チャネルｋ〜ｋ＋３のそれぞれに対応する複数の電流源トランジスタ２１ｋ〜２１ｋ＋３を含む電流源アレイ２１と、複数チャネルｋ〜ｋ＋３のそれぞれに対応する複数の入力用のスイッチトランジスタ２３ｋ〜２３ｋ＋３を含む入力スイッチアレイ２３とを含んでいる。
【００９１】
そして、基本的な動作としては、電流源アレイ２１を構成する各チャネルの電流源トランジスタ２１ｋ〜２１ｋ＋３のそれぞれにより、入力スイッチアレイ２３を構成する各チャネルの入力用のスイッチトランジスタ２３ｋ〜２３ｋ＋３のそれぞれを介して、負荷アレイ４０を構成する各チャネルの負荷４０ｋ〜４０ｋ＋３のそれぞれに対して通電を行うようになっている。このとき、スイッチトランジスタ２３ｋ〜２３ｋ＋３のオンオフ動作は、各チャネルのスイッチ制御信号２４ｋ〜２４ｋ＋３により制御される。
【００９２】
電流源アレイを構成する各チャネルの電流源トランジスタ２１ｋ〜２１ｋ＋３のそれぞれと、入力スイッチアレイ２３を構成する各チャネルの入力用のスイッチトランジスタ２３ｋ〜ｋ＋３のそれぞれとを結ぶ各チャネルの電流路のそれぞれは、本発明の要部であるところのチャネル間共通接続線６を介して互いに導通するように構成されている。
【００９３】
なお、図において、符号６ｋ〜６ｋ＋３が付されているのが、各チャネルｋ〜ｋ＋３の上記電流路とチャネル間共通接続線６との接続点である。本回路１００を半導体集積回路とする場合には、チャネル間共通接続線６はアルミ等の低抵抗金属材料を用いて形成され、また線幅を大きくとる等の導体パターン形状の工夫により、抵抗値の充分なる低減化が図られる。そのため、このチャネル間共通接続線６により、各チャネルの接続点６ｋ〜６ｋ＋３同士は低抵抗で結ばれるため、それら接続点６ｋ〜６ｋ＋３の電位はほぼ同一レベルとされる。
【００９４】
加えて、本回路１００には、複数チャネルｋ〜ｋ＋３のうちで、入力用のスイッチトランジスタ２３ｋ〜２３ｋ＋３がオフ状態にあるチャネルに関しては、そのチャネルの電流源トランジスタ２１ｋ〜２１ｋ＋３の出力電流がチャネル間共通接続線６に流れることを阻止する電流阻止手段が設けられる。
【００９５】
この例では、電流阻止手段としては、各チャネルの電流源トランジスタ２１ｋ〜２１ｋ＋３と各チャネルの入力用のスイッチトランジスタ２３ｋ〜２３ｋ＋３との間に介在された電流阻止用のスイッチトランジスタ２２ｋ〜２２ｋ＋３が採用されている。
【００９６】
各チャネルの入力用のスイッチトランジスタ２３ｋ〜２３ｋ＋３の各ゲート端子と電流阻止用のスイッチトランジスタ２２ｋ〜２２ｋ＋３の各ゲート端子には、スイッチ制御信号２４ｋ〜２４ｋ＋３が並列に供給されている。そのため、各チャネルの入力用のスイッチトランジスタ２３ｋ〜２３ｋ＋３と各チャネルの電流阻止用のスイッチトランジスタ２２ｋ〜２２ｋ＋３とは、互いに連動するようにして順動作する。
【００９７】
従って、入力用のスイッチトランジスタ２３ｋ〜２３ｋ＋３がオン（導通）状態のときには、電流阻止用のスイッチトランジスタ２２ｋ〜２２ｋ＋３もオン状態となって、電流源トランジスタ２１ｋ〜２１ｋ＋３とチャネル間共通接続線６との導通が確保される。一方、入力用のスイッチトランジスタ２３ｋ〜２３ｋ＋３がオフ（非導通）状態のときには、電流阻止用のスイッチトランジスタ２２ｋ〜２２ｋ＋３もオフ状態となって、そのチャネルの電流源トランジスタ２１ｋ〜２１ｋ＋３の出力電流がチャネル間共通接続線６に流れ込むことが阻止される。
【００９８】
上述の電流阻止手段の作用により、電流源からチャネル間共通接続線に流れ込むチャネル数と、スイッチトランジスタを介して負荷へと流出するチャネル数とは常に同一となるため、入力用のスイッチトランジスがオン状態にあるチャネル数の増減に拘わらず、各チャネルから負荷へと流出する電流値（チャネル間平均電流値）は常にほぼ一定に維持される。
【００９９】
なお、以上説明した本発明回路の第２実施形態の作用効果については、トランジスタの導電型が異なることを除き、図１〜図５を参照ながら説明した本発明回路の第１実施形態のそれとほぼ同様であるから、重複説明は回避する。
【０１００】
次に、本発明のマルチチャネル駆動回路の第３実施形態（双極性駆動型）が図７に示されている。図において、１は正側電源ＶＤＤに通ずる正側電源ライン、２は負側電源ＶＳＳに通ずる負側電源ライン、３は正側バイアス電源ＶＢＨに通ずる正側バイアスライン、４は負側バイアス電源ＶＢＬに通ずる負側バイアスライン、５ａは本発明の要部である正側チャネル間共通接続線、６ａは本発明の要部である負側チャネル間共通接続線、１０ｋ〜１０ｋ＋３は各チャネルｋ〜ｋ＋３の要素回路である。
【０１０１】
また、１１ｋ〜１１ｋ＋３は各チャネルｋ〜ｋ＋３の正側電流源トランジスタ、１２ｋ〜１２ｋ＋３は本発明の要部である各チャネルｋ〜ｋ＋３の正側電流阻止用のスイッチトランジスタ、１３ｋ〜１３ｋ＋３は負荷に対する通電をオンオフするための各チャネルｋ〜ｋ＋３の正側スイッチトランジスタ、１４ｋ〜１４ｋ＋３は各チャネルｋ〜ｋ＋３の正側スイッチ制御信号、１１ａは一連の正側電流源トランジスタ１１ｋ〜１１ｋ＋３を含む正側電流源アレイ、１３ａは一連の正側スイッチトランジスタ１３ｋ〜１３ｋ＋３を含む正側スイッチアレイである。
【０１０２】
また、２１ｋ〜２１ｋ＋３は各チャネルｋ〜ｋ＋３の負側電流源トランジスタ、２２ｋ〜２２ｋ＋３は本発明の要部である各チャネルｋ〜ｋ＋３の負側電流阻止用のスイッチトランジスタ、２３ｋ〜２３ｋ＋３は負荷に対する通電をオンオフするための各チャネルｋ〜ｋ＋３の負側スイッチトランジスタ、２４ｋ〜２４ｋ＋３は各チャネルｋ〜ｋ＋３の負側スイッチ制御信号、２１ａは一連の負側電流源トランジスタ２１ｋ〜２１ｋ＋３を含む負側電流源アレイ、２３ａは一連の負側スイッチトランジスタ２３ｋ〜２３ｋ＋３を含む負側スイッチアレイである。
【０１０３】
その他、３０はバイアス電源回路、４０は一連の負荷４０ｋ〜４０ｋ＋３を含む負荷アレイ、ＯＵＴｋ〜ＯＵＴｋ＋３は各チャネルｋ〜ｋ＋３の出力端子、１００はマルチチャネル駆動回路である。
【０１０４】
なお、図示例では、各チャネルの正側電流源トランジスタ１１ｋ〜１１ｋ＋３としては、そのソース端子を正側電源ライン１に、ゲート端子を正側バイアスライン３にそれぞれ接続されたｐチャネル型ＭＯＳ・ＦＥＴが採用されている。
【０１０５】
各チャネルの正側入力用のスイッチトランジスタ１３ｋ〜１３ｋ＋３としては、そのドレイン端子を出力端子ＯＵＴｋ〜ＯＵＴｋ＋３、ソース端子を電流阻止用の正側スイッチトランジスタ１２ｋ〜１２ｋ＋３のドレイン端子にそれぞれ接続され、ゲート端子にスイッチ制御信号１４ｋ〜１４ｋ＋３が入力されるようにしたｐチャネル型ＭＯＳ・ＦＥＴが採用されている。
【０１０６】
各チャネルの電流阻止用の正側スイッチトランジスタ１２ｋ〜１２ｋ＋３としては、そのソース端子を電流源トランジスタ１１ｋ〜１１ｋ＋３のドレイン端子に、そのドレイン端子を入力用スイッチトランジスタ１３ｋ〜１３ｋ＋３のソース端子に、またそのゲート端子に正側スイッチ制御信号１４ｋ〜１４ｋ＋３が入力されるようにしたｐチャネル型のＭＯＳＦＥＴが採用されている。
【０１０７】
各チャネルの負側電流源トランジスタ２１ｋ〜２１ｋ＋３としては、そのソース端子を負側電源ライン２に、ゲート端子を負側バイアスライン４にそれぞれ接続されたｎチャネル型ＭＯＳ・ＦＥＴが採用されている。
【０１０８】
各チャネルの負側入力用のスイッチトランジスタ２３ｋ〜２３ｋ＋３としては、そのドレイン端子を出力端子ＯＵＴｋ〜ＯＵＴｋ＋３、ソース端子を電流阻止用の負側スイッチトランジスタ２２ｋ〜２２ｋ＋３のドレイン端子にそれぞれ接続され、ゲート端子にスイッチ制御信号２４ｋ〜２４ｋ＋３が入力されるようにしたｎチャネル型ＭＯＳ・ＦＥＴが採用されている。
【０１０９】
各チャネルの電流阻止用の負側スイッチトランジスタ２２ｋ〜２２ｋ＋３としては、そのソース端子を負側電流源トランジスタ２１ｋ〜２１ｋ＋３のドレイン端子に、そのドレイン端子を入力用スイッチトランジスタ２３ｋ〜２３ｋ＋３のソース端子に、またそのゲート端子に負側スイッチ制御信号２４ｋ〜２４ｋ＋３が入力されるようにしたｎチャネル型のＭＯＳＦＥＴが採用されている。
【０１１０】
図から明らかなように、このマルチチャネル駆動回路１００は、電流源アレイとしては、複数チャネルのそれぞれに対応する複数の正側電流源トランジスタ１１ｋ〜１１ｋ＋３を含む正側電流源アレイ１１ａと、複数チャネルのそれぞれに対応する複数の負側電流源トランジスタ２１ｋ〜２１ｋ＋３を含む負側電流源アレイ２１ａと、を含んでいる。
【０１１１】
入力スイッチアレイとしては、複数チャネルのそれぞれに対応する複数の正側入力用のスイッチトランジスタ１４ｋ〜１４ｋ＋３を含む正側入力スイッチアレイ１３ａと、複数チャネルのそれぞれに対応する複数の負側入力用のスイッチトランジスタ２３ｋ〜２３ｋ＋３を含む負側入力スイッチアレイ２３ａとを含んでいる。
【０１１２】
そして、正側電流源アレイ１１ａを構成する各チャネルの正側電流源トランジスタ１１ｋ〜１１ｋ＋３のそれぞれにより、正側入力スイッチアレイ１３ａを構成する各チャネルの正側入力用のスイッチトランジスタ１３ｋ〜１３ｋ＋３のそれぞれを介して、負荷アレイ４０を構成する各チャネルの負荷４０ｋ〜４０ｋ＋３のそれぞれに対して正側通電を行ない、かつ負側電流源アレイ２１ａを構成する各チャネルの負側電流源トランジスタ２１ｋ〜２１ｋ＋３のそれぞれにより、負側入力スイッチアレイ２３ａを構成する各チャネルの負側入力用のスイッチトランジスタ２３ｋ〜２３ｋ＋３のそれぞれを介して、負荷アレイ４０を構成する各チャネルの負荷４０ｋ〜４０ｋ＋３のそれぞれに対して負側通電を行なうように仕組まれている。
【０１１３】
チャネル間共通接続線としては、正側電流源アレイ１１ａを構成する各チャネルの正側電流源トランジスタ１１ｋ〜１１ｋ＋３のそれぞれと、正側入力スイッチアレイ１３ａを構成する各チャネルの正側入力用のスイッチトランジスタ１３ｋ〜１３ｋ＋３のそれぞれとを結ぶ各チャネルの電流路のそれぞれを互いに導通させるための正側チャネル間共通接続線５ａと、負側電流源アレイ２１ａを構成する各チャネルの負側電流源トランジスタ２１ｋ〜２１ｋ＋３のそれぞれと、負側入力スイッチアレイ２３ａを構成する各チャネルの負側入力用のスイッチトランジスタ２３ｋ〜２３ｋ＋３のそれぞれとを結ぶ各チャネルの電流路のそれぞれを互いに導通させるための負側チャネル間共通接続線６ａとを含んでいる。
【０１１４】
なお、図において、５ａｋ〜５ａｋ＋３は、正側チャネル間共通接続線５ａと各チャネルの電流路との接続点であり、６ａｋ〜６ａｋ＋３は、負側チャネル間共通接続線６ａと各チャネルの電流路との接続点である。
【０１１５】
電流阻止手段としては、複数チャネルのうちで、正側入力用のスイッチトランジスタ１３ｋ〜１３ｋ＋３がオフ状態にあるチャネルに関しては、そのチャネルの正側電流源トランジスタ１１ｋ〜１１ｋ＋３の出力電流が正側チャネル間共通接続線５ａに流れることを阻止する正側電流阻止手段と、複数チャネルのうちで、負側入力用のスイッチトランジスタ２４ｋ〜２４ｋ＋３がオフ状態にあるチャネルに関しては、そのチャネルの負側電流源トランジスタ２１ｋ〜２１ｋ＋３の出力電流が負側チャネル間共通接続線に流れることを阻止する負側電流阻止手段と、を含んでいる。
【０１１６】
この例では、正側電流阻止手段としては、各チャネルの正側電流源トランジスタ１１ｋ〜１１ｋ＋３と各チャネルの正側入力用のスイッチトランジスタ１３ｋ〜１３ｋ＋３との間に介在された正側電流阻止用のスイッチトランジスタ１２ｋ〜１２ｋ＋３が採用されており、負側電流源阻止手段としては、各チャネルの負側電流源トランジスタ２１ｋ〜２１ｋ＋３と各チャネルの負側入力用のスイッチトランジスタ２３ｋ〜２３ｋ＋３との間に介在された正側電流阻止用のスイッチトランジスタ２２ｋ〜２２ｋ＋３が採用されている。
【０１１７】
各チャネルの正側入力用のスイッチトランジスタ１３ｋ〜１３ｋ＋３の各ゲート端子と電流阻止用のスイッチトランジスタ１２ｋ〜１２ｋ＋３の各ゲート端子には、正側スイッチ制御信号１４ｋ〜１４ｋ＋３が並列に供給されている。そのため、各チャネルの正側入力用のスイッチトランジスタ１３ｋ〜１３ｋ＋３と各チャネルの正側電流阻止用のスイッチトランジスタ１２ｋ〜１２ｋ＋３とは、互いに連動するようにして順動作する。
【０１１８】
従って、正側入力用のスイッチトランジスタ１３ｋ〜１３ｋ＋３がオン（導通）状態のときには、正側電流阻止用のスイッチトランジスタ１２ｋ〜１２ｋ＋３もオン状態となって、正側電流源トランジスタ１１ｋ〜１１ｋ＋３とチャネル間共通接続線５ａとの導通が確保される。一方、正側入力用のスイッチトランジスタ１３ｋ〜１３ｋ＋３がオフ（非導通）状態のときには、正側電流阻止用のスイッチトランジスタ１２ｋ〜１２ｋ＋３もオフ状態となって、そのチャネルの正側電流源トランジスタ１１ｋ〜１１ｋ＋３の出力電流がチャネル間共通接続線５ａに流れ込むことが阻止される。
【０１１９】
各チャネルの負側入力用のスイッチトランジスタ２３ｋ〜２３ｋ＋３の各ゲート端子と負側電流阻止用のスイッチトランジスタ２２ｋ〜２２ｋ＋３の各ゲート端子には、負側スイッチ制御信号２４ｋ〜２４ｋ＋３が並列に供給されている。そのため、各チャネルの負側入力用のスイッチトランジスタ２３ｋ〜２３ｋ＋３と各チャネルの負側電流阻止用のスイッチトランジスタ２２ｋ〜２２ｋ＋３とは、互いに連動するようにして順動作する。
【０１２０】
従って、負側入力用のスイッチトランジスタ２３ｋ〜２３ｋ＋３がオン（導通）状態のときには、負側電流阻止用のスイッチトランジスタ２２ｋ〜２２ｋ＋３もオン状態となって、負側電流源トランジスタ２１ｋ〜２１ｋ＋３とチャネル間共通接続線６ａとの導通が確保される。一方、負側入力用のスイッチトランジスタ２３ｋ〜２３ｋ＋３がオフ（非導通）状態のときには、負側電流阻止用のスイッチトランジスタ２２ｋ〜２２ｋ＋３もオフ状態となって、そのチャネルの負側電流源トランジスタ２１ｋ〜２１ｋ＋３の出力電流がチャネル間共通接続線６ａに流れ込むことが阻止される。
【０１２１】
上述の電流阻止手段の作用により、電流源からチャネル間共通接続線に流れ込むチャネル数と、スイッチトランジスタを介して負荷へと流出するチャネル数とは常に同一となるため、入力用のスイッチトランジスがオン状態にあるチャネル数の増減に拘わらず、各チャネルから負荷へと流出する電流値（チャネル間平均電流値）は常にほぼ一定に維持される。
【０１２２】
なお、以上説明した本発明回路の第３実施形態の作用効果については、双極性駆動型であることを除き、図１〜図５を参照ながら説明した本発明回路の第１実施形態のそれとほぼ同様であるから、重複説明は回避する。
【０１２３】
次に、本発明のマルチチャネル駆動回路の第４実施形態（双極性駆動型の変形例）が図８に示されている。なお、同図において、図７に示す第３実施形態と同一構成部分については同符号を付して説明は省略する。
【０１２４】
この第４実施形態の特徴は、正側並びに負側の電流阻止手段が、入力スイッチがオフ状態にあるとき、電流源を不能化するように仕組まれている点にある。すなわち、この例にあっては、各チャンネルの正側電流源トランジスタ１１ｋ〜１１ｋ＋３のゲート端子と正側バイアス電源ライン３との間には、正側スイッチトランジスタ１５ｋ〜１５ｋ＋３が接続されている。同様にして、各チャネルの正側電流源トランジスタ１１ｋ〜１１ｋ＋３と正側電源ライン１との間には、正側スイッチトランジスタ１６ｋ〜１６ｋ＋３が接続されている。
【０１２５】
正側スイッチトランジスタ１５ｋ〜１５ｋ＋３のゲート端子には、各チャネルの正側スイッチ制御信号１４ｋ〜１４ｋ＋３がそのまま接続されており、正側スイッチトランジスタ１６ｋ〜１６ｋ＋３のゲート端子には、各チャネルの正側スイッチ制御信号１４ｋ〜１４ｋ＋３がインバータ１７ｋ〜１７ｋ＋３で反転されて接続されている。
【０１２６】
そのため、正側スイッチ制御信号１４ｋ〜１４ｋ＋３が“Ｌ”状態を示すオン期間にあっては、正側入力用のスイッチトランジスタ１３ｋ〜１３ｋ＋３及び正側バイアス用のスイッチトランジスタ１５ｋ〜１５ｋ＋３はいずれもオン状態、正側カットオフ用のスイッチトランジスタ１６ｋ〜１６ｋ＋３はオフ状態となり、負荷に対する正側通電が正常に行われる。
【０１２７】
これに対して、正側スイッチ制御信号１４ｋ〜１４ｋ＋３が“Ｈ”状態を示すオフ期間にあっては、正側入力用のスイッチトランジスタ１３ｋ〜１３ｋ＋３及び正側バイアス用のスイッチトランジスタ１５ｋ〜１５ｋ＋３はいずれもオフ状態となる一方、正側カットオフ用のスイッチトランジスタ１６ｋ〜１６ｋ＋３はオン状態となり、正側電流源トランジスタ１１ｋ〜１１ｋ＋３がカットオフ状態とされて不能化され、これにより正側電流源トランジスタ１１ｋ〜１１ｋ＋３から正側チャネル間共通接続線５ａに対する電流の流れ込みが阻止される。
【０１２８】
同様にして、各チャンネルの負側電流源トランジスタ２１ｋ〜２１ｋ＋３のゲート端子と負側バイアス電源ライン２との間には、負側スイッチトランジスタ２５ｋ〜２５ｋ＋３が接続されている。同様にして、各チャネルの負側電流源トランジスタ２１ｋ〜２１ｋ＋３と負側電源ライン２との間には、負側スイッチトランジスタ２６ｋ〜２６ｋ＋３が接続されている。
【０１２９】
負側スイッチトランジスタ２５ｋ〜２５ｋ＋３のゲート端子には、各チャネルの負側スイッチ制御信号２４ｋ〜２４ｋ＋３がそのまま接続されており、負側スイッチトランジスタ２６ｋ〜２６ｋ＋３のゲート端子には、各チャネルの負側スイッチ制御信号２４ｋ〜２４ｋ＋３がインバータ２７ｋ〜２７ｋ＋３で反転されて接続されている。
【０１３０】
そのため、負側スイッチ制御信号１４ｋ〜１４ｋ＋３が“Ｈ”状態を示すオン期間にあっては、負側入力用のスイッチトランジスタ２３ｋ〜２３ｋ＋３及び負側バイアス用のスイッチトランジスタ２５ｋ〜２５ｋ＋３はいずれもオン状態、負側カットオフ用のスイッチトランジスタ２６ｋ〜２６ｋ＋３はオフ状態となり、負荷に対する負側通電が正常に行われる。
【０１３１】
これに対して、負側スイッチ制御信号２４ｋ〜２４ｋ＋３が“Ｌ”状態を示すオフ期間にあっては、負側入力用のスイッチトランジスタ２３ｋ〜２３ｋ＋３及び負側バイアス用のスイッチトランジスタ２５ｋ〜２５ｋ＋３はいずれもオフ状態となる一方、負側カットオフ用のスイッチトランジスタ２６ｋ〜２６ｋ＋３はオン状態となり、負側電流源トランジスタ２１ｋ〜２１ｋ＋３がカットオフ状態とされて不能化され、これにより負側電流源トランジスタ２１ｋ〜２１ｋ＋３から負側チャネル間共通接続線６ａに対する電流の流れ込みが阻止される。
【０１３２】
本発明のマルチチャネル駆動回路の第５実施形態（正極性駆動型の変形例）が図９に示されている。なお、同図において、図１を参照して説明した第１実施形態と同一構成部分には同符号を付して説明は省略する。
【０１３３】
この第５実施形態の特徴は、電流阻止手段が、入力スイッチがオフ状態にあるとき、電流源を流れる電流を入力スイッチをバイパスさせて放流するように仕組まれている点にある。
【０１３４】
すなわち、同図に示されるように、各チャネル内におけるチャネル間共通接続線５と負側電源ライン２との間には、電流放流用のスイッチトランジスタ１８ｋ〜１８ｋ＋３とダミー負荷用の電流源トランジスタ１９ｋ〜１９ｋ＋３が直列に接続されている。これらのトランジスタ１８ｋ〜１８ｋ＋３，１９ｋ〜１９ｋ＋３は、いずれもｎチャネル型ＭＯＳＦＥＴで構成されている。電流放流用のスイッチトランジスタ１８ｋ〜１８ｋ＋３のゲート端子には、各チャネルのスイッチ制御信号１４ｋ〜１４ｋ＋３が供給されている。
【０１３５】
そのため、スイッチ制御信号が“Ｌ”状態を示すオン期間にあっては、各チャネルの入力用のスイッチトランジスタ１３ｋ〜１３ｋ＋３はオン状態となるのに対して、電流放流用のスイッチトランジスタ１８ｋ〜１８ｋ＋３はオフ状態となり、負荷に対する通電が正常に行われる。
【０１３６】
これに対して、スイッチ制御信号１４ｋ〜１４ｋ＋３が“Ｈ”状態を示すオフ期間にあっては、各チャネルの入力用のスイッチトランジスタ１３ｋ〜１３ｋ＋３はオフ状態となるのに対して、電流放流用のスイッチトランジスタ１８ｋ〜１８ｋ＋３はオン状態となり、各チャネルの電流源トランジスタ１１ｋ〜１１ｋ＋３からの電流は、ダミー負荷として機能する電流源トランジスタ１９ｋ〜１９ｋ＋３を経由して負側電源ライン２へと放流される。
【０１３７】
電流源トランジスタ１９ｋ〜１９ｋ＋３の設定電流値は、本来の電流源トランジスタ１１ｋ〜１１ｋ＋３の設定値とほぼ等価となるように設定されている。また、各チャネル内の電流放流用のスイッチトランジスタ１８ｋ〜１８ｋ＋３とダミー負荷として機能する電流源トランジスタ１９ｋ〜１９ｋ＋３との接続点は、別のチャネル間共通接続線７を介して接続されている。
【０１３８】
そのため、スイッチ制御信号１４ｋ〜１４ｋ＋３が“Ｈ”状態を示すオフ期間にあっては、電流源トランジスタ１１ｋ〜１１ｋ＋３の設定電流値に相当する値の電流が、入力用のスイッチトランジスタ１３ｋ〜１３ｋ＋３をバイパスして、負側電源ライン２へと放流されるから、実質的に、電流源トランジスタ１１ｋ〜１１ｋ＋３からチャネル間共通接続線への電流の流れ込みが起きるが、チャネル自身で放流することによって、負荷に通電を行っているチャネルがあったとしてもその電流値は一定値を保つこととなる。
【０１３９】
次に、本発明のマルチチャネル駆動回路の第６実施形態（双極性駆動型の変形例）が図１０に示されている。なお、図において、図７を参照して説明した第３実施形態と同一構成部分には同符号を付して説明は省略する。
【０１４０】
この第６実施形態の特徴は、正側電流源並びに負側電流源がいずれも時間と共に設定電流値がステップ状に変化する変調型電流源を採用したことにある。
【０１４１】
すなわち、同図に示されるように、正側電流源アレイ１７を構成する各チャネルの正側変調型電流源（１７ｋ，１７ｋ＋１）は、重み付け値の異なる複数（この例では３個）の単位電流源（１７１ｋ，１７１ｋ＋１）、（１７２ｋ，１７２ｋ＋１）、（１７３ｋ，１７３ｋ＋１）と、それら単位電流源の出力経路のそれぞれに介在された単位スイッチ（１７４ｋ，１７４ｋ＋１）、（１７５ｋ，１７５ｋ＋１）、（１７６ｋ，１７６ｋ＋１）とで構成され、それらの単位スイッチを介して選択された単位電流源の出力電流が加算されて、目的とする設定電流値が生成される。
【０１４２】
正側における各チャネルの単位スイッチ（１７４ｋ，１７４ｋ＋１）、（１７５ｋ，１７５ｋ＋１）、（１７６ｋ，１７６ｋ＋１）のゲート端子には、ＮＡＮＤゲート（１７７ｋ，１７７ｋ＋１）、（１７８ｋ，１７８ｋ＋１），（１７９ｋ，１７９ｋ＋１）が接続されている。これらのＮＡＮＤゲートの一方の入力端子には、正側スイッチ制御信号（１４ｋ，１４ｋ＋１）が供給され、他方の入力端子には正側の重み付け選択信号ＢＰ１，ＢＰ２，ＢＰ３が供給されている。
【０１４３】
後述するように、正側のスイッチ制御信号（１４ｋ，１４ｋ＋１）と正側の重み付け選択信号ＢＰ１，ＢＰ２，ＢＰ３とに基づいて、各単位スイッチがプログラムされた手順で時間と共にオンオフすることで、設定電流値が一定のプロファイルを描いて時間と共に変化する正側変調型電流源（１７ｋ，１７ｋ＋１）が構成されている。
【０１４４】
同様にして、負側電流源アレイ２７を構成する各チャネルの電流源２７ｋ，２７ｋ＋１は、重み付け値の異なる複数（この例では３個）の単位電流源（２７１ｋ，２７１ｋ＋１）、（２７２ｋ，２７２ｋ＋１）、（２７３ｋ，２７３ｋ＋１）と、それら単位電流源の出力経路のそれぞれに介在された単位スイッチ（２７４ｋ，２７４ｋ＋１）、（２７５ｋ，２７５ｋ＋１）、（２７６ｋ，２７６ｋ＋１）とで構成され、それらの単位スイッチを介して選択された単位電流源の出力電流が加算されて、目的とする設定電流値が生成される。
【０１４５】
負側における各チャネルの単位スイッチ（２７４ｋ，２７４ｋ＋１）、（２７５ｋ，２７５ｋ＋１）、（２７６ｋ，２７６ｋ＋１）のゲート端子には、ＮＯＲゲート（２７７ｋ，２７７ｋ＋１）、（２７８ｋ，２７８ｋ＋１），（２７９ｋ，２７９ｋ＋１）が接続されている。これらのＮＯＲゲートの一方の入力端子には、正側スイッチ制御信号（２４ｋ，２４ｋ＋１）が供給され、他方の入力端子には正側の重み付け選択信号ＢＮ１，ＢＮ２，ＢＮ３が供給されている。
【０１４６】
後述するように、負側のスイッチ制御信号（２４ｋ，２４ｋ＋１）と負側の重み付け選択信号ＢＮ１，ＢＮ２，ＢＮ３とに基づいて、各単位スイッチがプログラムされた手順で時間と共にオンオフすることで、設定電流値が一定のプロファイルを描いて時間と共に変化する正側変調型電流源（２７ｋ，２７ｋ＋１）が構成されている。
【０１４７】
そして、この第６実施形態にあっては、各チャネルの正側変調型電流源（１７ｋ，１７ｋ＋１）同士は、本発明の要部である正側チャネル間共通接続線５ａを介して結ばれると共に、各チャネルの負側変調型電流源（２７ｋ，２７ｋ＋１）同士は、本発明の要部である負側チャネル間共通接続線６ａを介して結ばれ、これによりチャネル間における均一な条件による負荷の双極性駆動が保証されている。
【０１４８】
なお、図１０において、符号７０ｋ，７０ｋ＋１が付されているのは、プリチャージ用のアナログスイッチである。このアナログスイッチ（７０ｋ，７０ｋ＋１）は一対のスイッチ制御信号（７１ｋ，７１ｋ＋１），（７２ｋ，７２ｋ＋１）でオンオフ制御される。このアナログスイッチ（７０ｋ，７０ｋ＋１）は、プリチャージ電源Ｖｘに通ずるプリチャージ電源ライン８と各チャネルの出力端子（ＯＵＴｋ，ＯＵＴｋ＋１）との間に接続されている。そのため、アナログスイッチ（７０ｋ，７０ｋ＋１）がオンすることにより、各チャネルの出力端子（ＯＵＴｋ，ＯＵＴｋ＋１）は瞬時にプリチャージ電圧Ｖｘにプリチャージされる。
【０１４９】
このアナログスイッチ（７０ｋ，７０ｋ＋１）は、正側の充電動作の開始直前、並びに、負側の充電動作の開始直前に微少時間だけオンする。そのため、各チャネルの出力端子（ＯＵＴｋ，ＯＵＴｋ＋１）の電位は、正側並びに負側の充電開始直前になると所定のプリチャージ電圧Ｖｘにプリセットされ、正側並びに負側ともに同一の電圧から充電が開始される。プリチャージ用のアナログスイッチ（７０ｋ，７０ｋ＋１）は、先に説明した第３実施形態、第４実施形態においても、採用することができる。
【０１５０】
加えて、図１０に示される回路１００は、液晶ディスプレイパネルの水平画素列を対象として設計され、特に、正側並びに負側の変調型電流源（１７ｋ，１７ｋ＋１），（２７ｋ，２７ｋ＋１）は、ガンマカーブ補正の役目を担っている。
【０１５１】
印加電圧と階調ＤＡＴＡと電流源出力（変調型電流源出力）との関係が図１２に示されている。この例にあって、同図（ａ）に示されるように、ガンマカーブ曲線は傾きがほぼ同一であることに着目した複数の階調区間に分割される。各階調区間のそれぞれのガンマカーブはそれとほぼ同一の傾き（傾き１〜７）を有する直線に近似される。そして、同図（ｄ）に示されるように、変調型電流源の出力電流は、各チャネルの出力端子ＯＵＴｋ，ＯＵＴｋ＋１において、各階調区間の近似直線に相当する充電電圧直線が得られるように、時間と共にステップ状に変化する。このような電流源出力波形生成のための制御が、先に説明した正側の重み付け選択信号ＢＰ１，ＢＰ２，ＢＰ３と負側の重み付け選択信号ＢＮ１，ＢＮ２，ＢＮ３によって実現される。
【０１５２】
同図（ｃ）に示されるように、各チャネルの正側並びに負側の入力用トランジスタスイッチ（１３ｋ，１３ｋ＋１），（２３ｋ，２３ｋ＋１）は、与えられた階調データ（ＤＡＴＡ）の値に応じた期間に限りオン状態となる。これにより、液晶ディスプレイパネルの水平画素列の各チャネルには、ガンマカーブ補正された駆動電圧が与えられる。
【０１５３】
本発明のマルチチャネル駆動回路の第６実施形態の周辺回路が図１１のブロック図に示されている。図において、２０１は１０ｂｉｔデータラッチ、２０２は１０ｂｉｔカウンタ、２０３は１０ｂｉｔ比較器、２０４はレベル変換回路、２０５はメモリ、２０６は変化点比較器、２０７は液晶パネルである。
【０１５４】
この回路の動作を簡単に説明すると次の通りである。１０Ｂｉｔデータラッチ２０１１に取り込まれた階調データは、１０Ｂｉｔ比較器２０３１において１０ｂｉｔカウンタ２０２でカウントされる１０２４の時間データと比較される。１０Ｂｉｔ比較器２０３１はデータが一致するまでレベル変換回路２０４１を介して駆動回路１７１，２７１へ出力を継続する信号を出しつづける。レベル変換回路２０４１は１０ｂｉｔ比較器２０３１と駆動回路１７１，２７１のインターフェースとして機能し、電圧レベルの変換を担う（ＩＮ＿ＡとＩＮ＿Ｂは、駆動回路の極性選択を制御する信号として記している）。一方メモリ２０５には、液晶パネル２０７のガンマ特性に適合するように１０２４の時間のどの期間にどの電流を流すか（例えば図１０ではカウンタ２０２のデータ００〜０４は、単位電流源１７３ｋと単位電流源１７２ｋの加算電流、カウンタ２０２のデータ０５〜１０は単位電流源１７１ｋのみの電流にする等）を記憶させておく。変化点比較器２０６では１０Ｂｉｔカウンタ２０２のカウントデータに応じてメモリ２０５から電流値データを読み取り、駆動回路１７１，２７１へその電流値データを送る（ＢＰ１〜３、ＢＮ１〜３）ことによって、変調型電流源出力を実現する。
【０１５５】
次に、回路全体を複数のＩＣチップで構成した場合の構成例が図１３に示されている。この例では、あるディスプレイパネルのソースドライバ回路として機能するマルチチャネル駆動回路の全体を複数のＩＣチップで構成している。それら複数のＩＣチップのうちの３個のＩＣチップ１０１ｋ−１，１０１ｋ，１０１ｋ＋１のみが図示されている。
【０１５６】
各ＩＣチップ１０１ｋ−１，１０１ｋ，１０１ｋ＋１のそれぞれの内部には、アルミ等の低抵抗金属材料で形成してなるチャネル間共通接続線５が敷設されている。各チャネル間共通接続線５の右側端部は右側端子パッドＰＤＲに導出され、各チャネル間共通接続線５の左側端部は左側端子パッドＰＤＬに導出されている。
【０１５７】
ＩＣチップ１０１ｋの左側端子パッドＰＤＬと、左側に隣接するＩＣチップ１０１ｋ−１の右側端子パッドＰＤＲとは適宜な接続導体５０を介して導通状態とされ、ＩＣチップ１０１ｋの右側端子パッドＰＤＲと、右側に隣接するＩＣチップ１０１ｋ＋１の左側端子パッドＰＤＬとは適宜な接続導体５０を介して導通状態とされる。
【０１５８】
これにより、相隣接する一連のＩＣチップ内のチャネル間共通接続線５は一連に接続されるので、チャネル間のバラツキのみならず、チップ間のバラツキについても、本発明の作用効果が奏される。
【０１５９】
次に、本発明のマルチチャネル駆動回路の第７実施形態（双極性駆動型の変形例）が図１４に示されている。なお、図において、図１０を参照して説明した第６実施形態と同一構成部分には同符号を付して説明は省略する。
【０１６０】
この第７実施形態の特徴は、正側並びに負側の変調型電流源をＲＧＢ別に異なる特性で形成すると共に、それらの変調型電流源をＲＧＢ別に共通接続する３本のチャネル間共通接続線を正側、負側のそれぞれについて設けたことにある。
【０１６１】
すなわち、正負変調型電流源の組（１７ｋ，２７ｋ）〜（１７ｋ＋５，２７ｋ＋５）のうちで、組（１７ｋ，２７ｋ），（１７ｋ＋３，２７ｋ＋３）はＲ（赤色）用、組（１７ｋ＋１，２７ｋ＋１），（１７ｋ＋４，２７ｋ＋４）はＧ（緑色）用、組（１７ｋ＋２，２７ｋ＋２），（１７ｋ＋５，２７ｋ＋５）はＢ（緑色）用とされている。
【０１６２】
そして、Ｒ（赤色）用の正側変調型電流源（１７ｋ，１７ｋ＋３，・・・）同士は正側のＲ用チャネル間共通接続線５Ｒを介して共通接続され、Ｇ（緑）用の正側変調型電流源（１７ｋ＋１，１７ｋ＋４，・・・）同士は正側のＧ用チャネル間共通接続線５Ｇを介して共通接続され、Ｂ（青）用の正側変調型電流源（１７ｋ＋２，１７ｋ＋５，・・・）同士は正側のＢ用チャネル間共通接続線５Ｂを介して共通接続される。
【０１６３】
また、Ｒ（赤色）用の負側変調型電流源（２７ｋ，２７ｋ＋３，・・・）同士は負側のＲ用チャネル間共通接続線６Ｒを介して共通接続され、Ｇ（緑）用の負側変調型電流源（２７ｋ＋１，２７ｋ＋４，・・・）同士は負側のＧ用チャネル間共通接続線６Ｇを介して共通接続され、Ｂ（青）用の負側変調型電流源（２７ｋ＋２，２７ｋ＋５，・・・）同士は負側のＢ用チャネル間共通接続線６Ｂを介して共通接続される。
【０１６４】
ここで、図１５に示されるように、Ｒ（赤色）用の変調型電流源、Ｇ（緑）用の変調型電流源、Ｂ（青）用の変調型電流源は、特性の異なるガンマ補正カーブに対応して形成されている。
【０１６５】
そのため、この第７実施形態によれば、ＲＧＢ別にガンマ補正を行うことができることに加えて、Ｒ色に属するチャネル間、Ｇ色に属するチャネル間、Ｂ色に属するチャネル間でのバラツキを吸収して、均一な駆動態様を実現することができる。
【０１６６】
このとき、回路１００の全体を複数のＩＣチップで構成する場合には、図１６に示されるように、隣接するＩＣチップ１０１ｋ，１０１ｋ＋１の対応端部に設けられた各接続線（５Ｒ，５Ｇ，５Ｂ），（６Ｒ，６Ｇ，６Ｂ）に対応する端子パッド列（ＰＤＲ１１，ＰＤＲ１２，ＰＤＲ１３，ＰＤＲ２１，ＰＤＲ２２，ＰＤＲ２３），（ＰＤＬ１１，ＰＤＬ１２，ＰＤＬ１３，ＰＤＬ２１，ＰＤＬ２２，ＰＤＬ２３）同士を、適当な接続導体（５１１，５１２，５１３，５２１，５２２，５２３）を介して導通させればよい。
【０１６７】
次に、チップ間接続端子のレイアウトが図１７及び図１８に示されている。なお、図１７はパッケージがＴＣＰ（テープ・キャリア・パッケージ）又はＣＯＦ（チップ・オン・フィルム）の場合であり、図１８はパッケージがプラスチック又はセラミックの場合である。
【０１６８】
図において、１０１はＬＳＩチップ、１０２はパッケージ、Ｔｐは正側のチャネル間共通接続線を外部へ導出するための外部端子、Ｔｎは負側のチャネル間共通接続線を外部へ導出するための外部端子、５０ｐは相隣接するパッケージ間の端子Ｔｐ同士を導通させるための接続導体、５０ｎは相隣接するパッケージ間の端子Ｔｎ同士を導通させるための接続導体である。
【０１６９】
このような構成によれば、パッケージ１０２の外部に現れた外部端子Ｔｐ，Ｔｎ同士を適当な接続導体で結ぶことにより、パッケージ１０２内のマルチチャネル駆動回路（この例では双極性駆動型）の正側並びに負側のチャネル間共通接続線同士を一連に繋いで同一電位とすることができるから、複数のＩＣチップを一連に接続してマルチチャネル駆動回路を構成する場合におけるチャネル間共通接続線同士の配線作業が容易となる。
【０１７０】
最後に、本発明に係るマルチチャネル駆動回路１００の幾つかの応用例について、図１９〜図２１を参照して説明する。
【０１７１】
本発明のマルチチャネル駆動回路の第１実施形態の有機ＥＬパネルへの応用例が図１９に示されている。図において、一連の有機ＥＬ画素列｛（４０  １ｋ），（４０  １ｋ＋１），（４０  １ｋ＋２），（４０  １ｋ＋３）｝，｛（４０  ２ｋ），（４０  ２ｋ＋１），（４０  ２ｋ＋２），（４０  ２ｋ＋３）｝・・・のうちで、走査ドライバ６０内のスイッチ（ＳＷ１，ＳＷ２，・・・）で選択された一連の有機ＥＬ画素列が、本発明で言う負荷アレイに相当する。
【０１７２】
本発明のマルチチャネル駆動回路の第３実施形態のＴＦＴ液晶パネルへの応用例が図２０に示されている。図において、符号２Ｃが付されているのが１画素を構成する液晶素子である。なお、図ではスペースの関係で、プリチャージ用アナログスイッチ等のプリチャージ回路は省略されている。この例にあっては、一連の水平液晶画素列を双極性駆動することができる。
【０１７３】
本発明のマルチチャネル駆動回路の第５実施形態の変形例の有機ＥＬパネルへの応用例が図２１に示されている。図において、符号４０ｋ，４０ｋ＋１が付されているのが、１画素分の有機ＥＬ素子である。
【０１７４】
この例にあっては、各チャネルの電流源として変調型電流源が採用されていると共に、各変調型電流源を構成する各重み付け値別の単位電流源（２１１ｋ，２１１ｋ＋１），（２１２ｋ，２１２ｋ＋１），（２１３ｋ，２１３ｋ＋１）は、重み付け値が同一のもの同士で、それぞれチャネル間共通接続線８１，８２，８３を介して共通接続されている。
【０１７５】
そのため、この例によれば、変調型電流源を構成する個々の重み付け値の電流源について、チャネル間でのバラツキを吸収して、チャネル間で均一な駆動態様を実現することができる。
【産業上の利用可能性】
【０１７６】
この発明によれば、半導体製造プロセス等に起因して、電流源を含む各チャネルの回路特性がチャネル間でバラツキを生ずる場合にも、負荷アレイを構成する各チャネルの負荷を全チャネルに亘り均一な条件で駆動可能としたマルチチャネル駆動回路を提供することができる。このようなマルチチャネル駆動回路は、各種フラットパネルディスプレイ（例えば、液晶ディスプレイ、有機ＥＬディスプレイ等々）の水平画素列、プリンタヘッドの印字ドット列等のアレイ状負荷の駆動のために応用される。
【図面の簡単な説明】
【０１７７】
【図１】本発明のマルチチャネル駆動回路の第１実施形態（正極性駆動型）の構成図である。
【図２】本発明のマルチチャネル駆動回路の出力特性（全チャネルオン期間同一）を示す図である。
【図３】本発明のマルチチャネル駆動回路の出力特性（全チャネル別オン期間）を示す図である。
【図４】本発明のマルチチャネル駆動回路の電圧平均化作用検証のための回路図である。
【図５】本発明のマルチチャネル駆動回路の電圧平均化作用の説明図である。
【図６】本発明のマルチチャネル駆動回路の第２実施形態（負極性駆動型）の構成図である。
【図７】本発明のマルチチャネル駆動回路の第３実施形態（双極性駆動型）の構成図である。
【図８】本発明のマルチチャネル駆動回路の第４実施形態（双極性駆動型の変形例）の構成図である。
【図９】本発明のマルチチャネル駆動回路の第５実施形態（正極性駆動型の変形例）の構成図である。
【図１０】本発明のマルチチャネル駆動回路の第６実施形態（双極性駆動型の変形例）の構成図である。
【図１１】本発明のマルチチャネル駆動回路の第６実施形態の周辺回路を示す図である。
【図１２】印加電圧と階調ＤＡＴＡと電流源出力との関係を示す図である。
【図１３】回路全体を複数のＩＣチップで構成した場合の例を示す図である。
【図１４】本発明のマルチチャネル駆動回路の第７実施形態（双極性駆動型の変形例）の構成図である。
【図１５】階調と印加電圧との関係をＲＧＢ毎に示すグラフである。
【図１６】ＲＧＢ毎に異なるガンマ特性を有する場合におけるチップ間接続の説明図である。
【図１７】チップ間接続端子のレイアウトを示す図（パッケージがＴＣＰ，ＣＯＰの場合）である。
【図１８】チップ間接続端子のレイアウトを示す図（パッケージがプラスチック，セラミックの場合）である。
【図１９】本発明のマルチチャネル駆動回路の第１実施形態の有機ＥＬパネルへの応用例を示す図である。
【図２０】本発明のマルチチャネル駆動回路の第３実施形態のＴＦＴ液晶パネルへの応用例を示す図である。
【図２１】本発明のマルチチャネル駆動回路の第５実施形態の変形例の有機ＥＬパネルへの応用例を示す図である。
【図２２】従来のマルチチャネル駆動回路の構成図（正極性駆動型）である。
【図２３】従来のマルチチャネル駆動回路の出力特性（全チャネルオン期間同一）を示す図である。
【符号の説明】
【０１７８】
１          正側電源ライン
２          負側電源ライン
３          正側バイアス電源ライン
４          負側バイアス電源ライン
５          （正側）チャネル間共通接続線
５ａ        正側チャネル間共通接続線
５ｋ〜５ｋ＋３，５ａｋ〜５ａｋ＋３      （正側）チャネル間共通接続線の接続点
５Ｒ，５Ｇ，５Ｂ      正側のＲＧＢ別チャネル間共通接続線
６          （負側）チャネル間共通接続線
６ａ        負側チャネル間共通接続線
６ｋ〜６ｋ＋３，６ａｋ〜６ａｋ＋３      （負側）チャネル間共通接続線の接続点
６Ｒ，６Ｇ，６Ｂ      負側のＲＧＢ別チャネル間共通接続線
７          放流ライン用のチャネル間共通接続線
８          プリチャージ電源ライン
１０ｋ〜１０ｋ＋３      要素回路
１１        （正側）電流源アレイ
１１ｋ〜１１ｋ＋３      （正側）電流源トランジスタ
１２ｋ〜１２ｋ＋３      （正側）電流阻止用のスイッチトランジスタ
１３，１３ａ        （正側）入力用のスイッチアレイ
１３ｋ〜１３ｋ＋３      （正側）入力用のスイッチトランジスタ
１４ｋ〜１４ｋ＋３      （正側）スイッチ制御信号
１５ｋ〜１５ｋ＋３      （正側）バイアス用のスイッチトランジスタ
１６ｋ〜１６ｋ＋３      （正側）カットオフ用のスイッチトランジスタ
１７      正側変調型電流源アレイ
１７ｋ〜１７ｋ＋３        正側変調型電流源
１８ｋ〜１８ｋ＋３        電流放流用のスイッチトランジスタ
１９ｋ〜１９ｋ＋３        ダミー負荷用の電流源トランジスタ
２１，２１ａ        （負側）電流源アレイ
２１ｋ〜２１ｋ＋３      （負側）電流源トランジスタ
２２ｋ〜２２ｋ＋３      （負側）電流阻止用のスイッチトランジスタ
２３        （負側）入力用のスイッチアレイ
２３ｋ〜２３ｋ＋３      （負側）入力用のスイッチトランジスタ
２４ｋ〜２４ｋ＋３      （負側）スイッチ制御信号
２５ｋ〜２５ｋ＋３      （負側）バイアス用のスイッチトランジスタ
２６ｋ〜２６ｋ＋３      （負側）カットオフ用のスイッチトランジスタ
２７      負側変調型電流源アレイ
２７ｋ〜２７ｋ＋３        負側変調型電流源
３０        バイアス電源回路
３７ｋ〜３７ｋ＋３        インバータ
４０        負荷アレイ
４０ｋ〜４０ｋ＋３        負荷
４７ｋ〜４７ｋ＋３        インバータ
５０        接続用導体
５０ｎ    負側の接続導体
５０ｐ    正側の接続導体
６０        走査ドライバ
６１，６２，６３      重み付け値別のチャネル間共通接続線
７０ｋ，７０ｋ＋１        プリチャージ用アナログスイッチ
１００      マルチチャネル駆動回路
１０１，１０１ｋ−１，１０１ｋ，１０１ｋ＋１      ＩＣチップ
１０２      パッケージ
１７１ｋ〜１７１ｋ＋１，１７２ｋ〜１７２ｋ＋１，１７３ｋ〜１７３ｋ＋１      重み付け値別電流源トランジスタ
１７４ｋ〜１７４ｋ＋１，１７５ｋ〜１７５ｋ＋１，１７６ｋ〜１７６ｋ＋１      重み付け値別電流阻止用のスイッチトランジスタ
１７７ｋ〜１７７ｋ＋１，１７８ｋ〜１７８ｋ＋１，１７９ｋ〜１７９ｋ＋１      重み付け値別のＮＡＮＤゲート
２７１ｋ〜２７１ｋ＋１，２７２ｋ〜２７２ｋ＋１，２７３ｋ〜２７３ｋ＋１      重み付け値別電流源トランジスタ
２７４ｋ〜２７４ｋ＋１，２７５ｋ〜２７５ｋ＋１，２７６ｋ〜２７６ｋ＋１      重み付け値別電流阻止用のスイッチトランジスタ
２７７ｋ〜１７７ｋ＋１，２７８ｋ〜２７８ｋ＋１，２７９ｋ〜２７９ｋ＋１      重み付け値別のＮＡＮＤゲート
５１１，５１２，５１３        正側のＲＧＢ別接続用導体
５２１，５２２，５２３        負側のＲＧＢ別接続用導体
ＢＰ１〜ＢＰ３      正側重み付け値選択信号
ＢＮ１〜ＢＮ３      負側重み付け値選択信号
Ｉ１１ｋ〜Ｉ１１ｋ＋３      （正側）電流源トランジスタの設定電流
Ｉ１３ｋ〜Ｉ１３ｋ＋３      負荷電流
ＯＵＴｋ〜ＯＵＴｋ＋３      出力端子
ＰＤＬ      左側用接続パッド
ＰＤＬ２１，ＰＤＬ２２，ＰＤＬ２３      負側の左側用接続パッド
ＰＤＲ      右側用接続パッド
ＰＤＲ１１，ＰＤＲ１２，ＰＤＲ１３      正側の右側用接続パッド
Ｔｐ      正側の外部接続端子
Ｔｎ      負側の外部接続端子
Ｖｋ〜Ｖｋ＋３      出力端子の電位
ＶＢＨ      正側バイアス電源
ＶＢＬ      負側バイアス電源
ＶＤＤ      正側電源
ＶＳＳ      負側電源
Ｖｘ        プリチャージ用電源
【図１】
2008309811.tif 000003
【図２】
2008309811.tif 000004
【図３】
2008309811.tif 000005
【図４】
2008309811.tif 000006
【図５】
2008309811.tif 000007
【図６】
2008309811.tif 000008
【図７】
2008309811.tif 000009
【図８】
2008309811.tif 000010
【図９】
2008309811.tif 000011
【図１０】
2008309811.tif 000012
【図１１】
2008309811.tif 000013
【図１２】
2008309811.tif 000014
【図１３】
2008309811.tif 000015
【図１４】
2008309811.tif 000016
【図１５】
2008309811.tif 000017
【図１６】
2008309811.tif 000018
【図１７】
2008309811.tif 000019
【図１８】
2008309811.tif 000020
【図１９】
2008309811.tif 000021
【図２０】
2008309811.tif 000022
【図２１】
2008309811.tif 000023
【図２２】
2008309811.tif 000024
【図２３】
2008309811.tif 000025
【手続補正書】
【提出日】平成18年5月30日(2006.5.30)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項７
【補正方法】変更
【補正の内容】
【請求項７】
電流阻止手段が、入力スイッチがオフ状態にあるとき、電流源を流れる電流を入力スイッチをバイパスさせて放流するように仕組まれている、ことを特徴とする請求項１〜４のいずれかに記載のマルチチャネル駆動回路。