(57)【要約】【課題】ウエハ割れを低減しつつ、ＦＬＡ処理することが可能な半導体製造システムを提供する。【解決手段】半導体装置の製造方法は、半導体基板１上に、キャップ膜１４を形成し、少なくとも前記半導体基板１の端部の上面１ｇ上、ベベル面１ｃ、１ｄ上および側面１ｅ上のキャップ膜１４を選択的に除去し、少なくとも半導体基板１の端部の上面１ｇ、ベベル面１ｃ、１ｄおよび側面１ｅに形成された素子形成膜１ｂを選択的に除去し、素子形成膜１ｂを除去した後、０．１ｍ秒〜１００ｍ秒のパルス幅の光を半導体基板１に照射することにより、半導体基板１を加熱処理することを含み、キャップ膜１４は、光のピーク波長に対する反射率が半導体基板１よりも低い。【選択図】図３Ｉ
2008277696.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板を加熱処理する工程を含む半導体装置の製造方法において、
前記半導体基板上に、キャップ膜を形成し、
少なくとも前記半導体基板の端部の上面上、前記半導体基板の端部のベベル面上および前記半導体基板の端部の側面上の前記キャップ膜を選択的に除去し、
少なくとも前記半導体基板の端部の上面、前記半導体基板の端部のベベル面および前記半導体基板の端部の側面に形成された素子形成膜を選択的に除去し、
前記素子形成膜を除去した後、０．１ｍ秒〜１００ｍ秒のパルス幅の光を前記半導体基板に照射することにより、前記半導体基板を加熱処理することを含み、
前記キャップ膜は、前記光のピーク波長に対する反射率が前記半導体基板よりも低いことを特徴とする半導体装置の製造方法。
【請求項２】
前記光源は、フラッシュランプ、または、レーザであることを特徴とする請求項１に半導体装置の製造方法。
【請求項３】
前記キャップ膜は、少なくとも半導体基板の素子が形成される素子領域を被覆するように選択的に除去されることを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記半導体基板の前記端部の上面とベベル面との境界から３ｍｍの範囲に対して、前記端部の上面の前記素子形成膜を除去することを特徴とする請求項１ないし３の何れかに記載の半導体装置の製造方法。
【請求項５】
半導体基板上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上にゲート電極を形成し、
前記ゲート電極をマスクとして、前記半導体基板に不純物イオンを注入し、
前記ゲート電極および前記半導体基板の表面に、キャップ膜を形成し、
少なくとも前記半導体基板の端部の上面上、前記半導体基板の端部のベベル面上および前記半導体基板の端部の側面上の前記キャップ膜を選択的に除去し、
少なくとも前記半導体基板の端部の上面、前記半導体基板の端部のベベル面および前記半導体基板の端部の側面に形成された素子形成膜を選択的に除去し、
前記素子形成膜を除去した後、０．１ｍ秒〜１００ｍ秒のパルス幅の光を前記半導体基板に照射することにより、前記半導体基板を加熱処理することを含み、
前記キャップ膜は、前記光のピーク波長に対する反射率が前記半導体基板よりも低いことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高密度光源により半導体基板を加熱処理する半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ）の性能向上は、集積度を高めること、すなわちＬＳＩを構成する素子の微細化により達成されてきている。素子寸法が縮小化されるに伴い、寄生抵抗及びショートチャネル効果は大きくなる。そのため、低抵抗かつ浅いｐｎ接合の形成はその重要性を増してきている。
【０００３】
浅い不純物拡散領域を形成する方法は、低加速エネルギーでのイオン注入と、その後に行なわれるアニール工程を最適化することにより可能となる。
【０００４】
一方で、不純物拡散領域の拡散層抵抗を下げるためには、不純物を活性化させるためのアニールを高温で行なうことが必要である。イオン注入される不純物としてはボロン（Ｂ）、リン（Ｐ）あるいは砒素（Ａｓ）が用いられている。
【０００５】
しかしながら、これら不純物はシリコン（Ｓｉ）中での拡散係数が大きい。このため、ハロゲンランプを用いたＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）処理では、不純物イオンの内方拡散及び外方拡散が生じ、浅い不純物拡散層を形成することが次第に困難になってきている。
【０００６】
上記内方拡散および外方拡散は、アニール温度を下げることにより、抑制することができる。しかしながら、アニール温度を下げると、不純物の活性化率が大きく低下する。従って、従来のハロゲンランプを用いたＲＴＡ処理では、低抵抗かつ浅い接合（２０ｎｍ以下）を有する不純物拡散層を形成することは困難である。
【０００７】
そこで近年になって、これらの課題に対して、活性化に必要なエネルギーを瞬時に供給する手法として、光源にレーザあるいはキセノン（Ｘｅ）等の希ガスが封入されたフラッシュランプを用いたアニール法が検討されている。これらの光源は、１００ミリ秒以下、短いものでサブミリ秒のパルス幅で発光を完了させることができる。したがって、ウエハ上面に注入された不純物イオンの分布をほとんど変化させずに、不純物イオンを活性化させることが可能である。
【０００８】
しかしながら、従来のレーザアニールやフラッシュランプアニール法(ＦＬＡ：ＦＬＡｓｈ  Ｌａｍｐ  Ａｎｎｅａｌｉｎｇ)には、以下のような問題がある。十分に不純物を活性化させるために、ウエハ上面温度は１×１０５℃／秒以上の昇温速度で容易に１２００℃以上にも達する。そのため、ウエハの上面側と下面側との間に温度差が発生し、ウエハ内部では熱応力が増加することになる。このような熱応力の増大によって、ウエハにはスリップ転位、破壊、変形等のダメージが生じ、生産歩留まりの低下を招いている。
【０００９】
また、近年、パターンが形成された半導体基板をアニールする際に、パターンサイズや被覆率の違いから発生する実効的なアニール温度の違いを防止するために、光吸収膜や反射低減膜等のキャップ（ｃａｐ）膜の開発が行われている。
【００１０】
ここで、従来の半導体装置の製造方法には、半導体基板上に、半導体基板より小さな屈折率の透光膜（該キャップ膜）を形成し、該半導体基板を３００℃以上、且つ６００℃以下の温度に加熱し、該透光膜を通して半導体基板上面を０．１ｍ秒〜１００ｍ秒のパルス幅の光を照射することを含み、該透光膜の膜厚が、光のピーク波長と、透光膜の屈折率とで規定されるものがある（例えば、特許文献１参照。）。
【００１１】
これにより、上記従来の半導体装置の製造方法では、半導体基板に発生する結晶欠陥を抑制して、低抵抗で浅いｐｎ接合を形成することができる。
【００１２】
しかし、上記従来技術は、ウエハ外周部（特に、ベベル部近傍）におけるダメージを考慮し、フラッシュランプ等によるＦＬＡ処理により問題となる結晶欠陥やクラック等を低減するものではない。
【特許文献１】特開２００６−２７８５３２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
本発明は、ウエハ割れを低減しつつ、ＦＬＡ処理することが可能な半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１４】
本発明の一態様に係る半導体装置の製造方法は、
半導体基板を加熱処理する工程を含む半導体装置の製造方法において、
前記半導体基板上に、キャップ膜を形成し、
少なくとも前記半導体基板の端部の上面上、前記半導体基板の端部のベベル面上および前記半導体基板の端部の側面上の前記キャップ膜を選択的に除去し、
少なくとも前記半導体基板の端部の上面、前記半導体基板の端部のベベル面および前記半導体基板の端部の側面に形成された素子形成膜を選択的に除去し、
前記素子形成膜を除去した後、０．１ｍ秒〜１００ｍ秒のパルス幅の光を前記半導体基板に照射することにより、前記半導体基板を加熱処理することを含み、
前記キャップ膜は、前記光のピーク波長に対する反射率が前記半導体基板よりも低いことを特徴とする。
【００１５】
本発明の他の態様に係る半導体装置の製造方法は、半導体基板上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上にゲート電極を形成し、
前記ゲート電極をマスクとして、前記半導体基板に不純物イオンを注入し、
前記ゲート電極および前記半導体基板の表面に、キャップ膜を形成し、
少なくとも前記半導体基板の端部の上面上、前記半導体基板の端部のベベル面上および前記半導体基板の端部の側面上の前記キャップ膜を選択的に除去し、
少なくとも前記半導体基板の端部の上面、前記半導体基板の端部のベベル面および前記半導体基板の端部の側面に形成された素子形成膜を選択的に除去し、
前記素子形成膜を除去した後、０．１ｍ秒〜１００ｍ秒のパルス幅の光を前記半導体基板に照射することにより、前記半導体基板を加熱処理することを含み、
前記キャップ膜は、前記光のピーク波長に対する反射率が前記半導体基板よりも低いことを特徴とする。
【発明の効果】
【００１６】
本発明の一態様に係る半導体装置の製造方法によれば、ウエハ割れを低減しつつ、ＦＬＡ処理することができる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明を適用した実施例について図面を参照しながら説明する。
【００１８】
なお、実施例では、イオン注入された不純物の活性化熱処理工程を用いて説明する。注入する不純物は、例えばｎ型不純物としてはＰあるいはＡｓ等が、ｐ型不純物としてはＢ 等が用いられる。しかし、本発明の実施の形態に係る熱処理工程は、不純物活性化熱処理工程に限定されない。例えば、酸化膜、窒化膜等の絶縁膜形成や損傷層等の再結晶化等の熱処理工程に適用できる。
【実施例１】
【００１９】
図１は、本発明の一態様である実施例１に係る半導体装置の製造方法に用いられる加熱処理装置の一例を示す図である。また、図２は、本発明の一態様である実施例１に係る半導体装置の製造方法に用いられる加熱処理装置の光源の加熱特性の一例を示す図である。
【００２０】
図１に示すように、加熱処理装置１００は、シリコン等の半導体基板（ウエハ）１に注入された不純物を活性化するための熱処理を行う処理室１０１と、処理室１０１内に配置され、半導体基板１を載置するサセプタ１０２と、処理室１０１に雰囲気ガスを供給する導入配管１０３と、処理室１０１から雰囲気ガスを排気する排気配管１０４と、処理室１０１の上部にサセプタ１０２に対向して配置される透明窓１０５と、透明窓１０５から半導体基板１上面をパルス状に光照射する光源１０６とを備えている。
【００２１】
処理室１０１は、例えばステンレススチール等の金属製である。
【００２２】
半導体基板１を載置するサセプタ１０２は、処理室１０１の底部に配置されている。このサセプタ１０２には、アルミニウムナイトライド（ＡｌＮ）、セラミックスあるいは石英等が用いられ、サセプタ１０２の内部に半導体基板１を加熱する加熱源１０７が備えられている。サセプタ１０２としては、ＡｌＮ、セラミックスあるいはステンレススチール等の表面を石英で保護したものでもよい。
【００２３】
加熱源１０７としては、ホットプレート、ニクロム線等の埋め込み金属ヒータ、あるいは、ハロゲンランプ等の加熱ランプ等が用いられ、処理室１０１の外部に設置されている制御システム（図示せず）により温度制御が行われる。
【００２４】
導入配管１０３には、半導体基板１の熱処理時に供給する不活性ガス等のガス源を備えるガス供給系１０８が接続されている。
【００２５】
フラッシュランプ等の光源１０６は、合成石英等の透明窓１０５を介して、半導体基板１上面をパルス状に光照射して加熱する。
【００２６】
パルス電源等の電源１０９は、光源１０６を半値幅が約０．１ｍ秒〜約１００ｍ秒の極短パルス幅で駆動する。この電源１０９は、光源１０６の出射光のパルス幅及び照射エネルギーを制御する。光源１０６の照射エネルギー密度は、例えば約５Ｊ／ｃｍ２から約１００Ｊ／ｃｍ２の範囲である。
【００２７】
なお、透明窓１０５は、半導体基板１を照射する光源１０６の出射光を透過させると共に、処理室１０１を光源１０６から隔離して気密保持する。
【００２８】
ここで、イオン注入された不純物の活性化熱処理において、光源１０６の出射光の半値幅が０．１ｍ秒以下では、活性加熱処理温度に加熱するための出射光の照射エネルギー密度が高くなり、半導体基板１に発生する熱応力が増大する。また、出射光の半値幅が１００ｍ秒を越えると、注入された不純物が拡散してしまう。
【００２９】
また、活性化熱処理では、サセプタ１０２に載置された半導体基板１は、加熱源１０７により、例えば、３００〜６００℃、望ましくは４００〜５００℃の範囲で補助加熱されている。補助加熱は、半導体基板１にダメージが誘起されない温度に設定されている。
【００３０】
また、活性化熱処理では、光源１０６を１回発光させ、１パルス出射光を半導体基板１に照射する。１パルス出射光の半値幅が約２ｍ秒の場合、照射エネルギー密度は、例えば、補助加熱温度が３００℃及び６００℃に対し、それぞれ約２８Ｊ／ｃｍ２から約３６Ｊ／ｃｍ２の範囲、及び約１８Ｊ／ｃｍ２から約２６Ｊ／ｃｍ２の範囲である。また、補助加熱温度が約４５０℃では、照射エネルギー密度は約２０Ｊ／ｃｍ２から約３０Ｊ／ｃｍ２の範囲である。実施例では、例えば、補助加熱温度が約４５０℃、照射エネルギー密度が約２５Ｊ／ｃｍ２の条件で活性化熱処理が実施される。
【００３１】
光源１０６に用いられる、例えば、Ｘｅフラッシュランプによる加熱では、図２に示すように、例えば最高到達温度が約１３００℃で、半値幅が約２ｍ秒の温度プロファイルが得られる。Ｘｅフラッシュランプでは、ＲＴＡで使用されるハロゲンランプ等の赤外線ランプに比べて急峻な温度上昇と温度降下が実現できる。例えば、ハロゲンランプ光では、４５０℃〜１３００℃間の昇降温時間は１０秒以上、例えば約１５秒である。その上、９００℃〜１３００℃の４００℃間の昇／降温時間が２〜３秒必要である。一方、フラッシュランプ光では、４５０℃〜１３００℃間の昇降温時間は、約０．１ｍ秒〜約１００ｍ秒の間、例えば約６ｍ秒である。また、９００℃〜１３００℃の間の昇／降温時間は、例えば約２ｍ秒である。なお、半導体基板１の表面温度は、高速パイロメータにより測定している。
【００３２】
本実施例では、半導体基板１に注入された不純物の活性化熱処理を、例えば９００℃以上の高温で極短時間で実施することができる。したがって、活性化熱処理による不純物
の拡散長を５ｎｍ以下に抑制して、浅いｐｎ接合の形成が可能になる。
【００３３】
例えば、Ｘｅフラッシュランプの発光スペクトルは白色光に近く、主な強度ピーク波長は、４００ｎｍ〜５００ｎｍである。フラッシュランプ光の強度ピークを含む波長の範囲、例えば１μｍ以下の範囲の光は、半導体基板１表面から約０．１μｍの深さの範囲の領域で吸収される。半導体基板１表面から数１０μｍの深さの範囲の領域では局所的に急激な温度上昇が生じる。
【００３４】
次に、本実施例に係る半導体装置の製造方法を、ＣＭＯＳトランジスタの製造工程を例にして説明する。
【００３５】
なお、半導体装置としては、ＣＭＯＳトランジスタに限定されない。例えば、ｐＭＯＳトランジスタやｎＭＯＳトランジスタ等であってもよい。また、ＳｉＯ２膜に代えて、ＳｉＯＮ膜、Ｓｉ３Ｎ４膜等の絶縁膜や、ＳｉＯ２膜と、ＳｉＯＮ膜、Ｓｉ３Ｎ４膜、及び各種の金属酸化膜等との複合絶縁膜を用いたＭＩＳトランジスタであってもよい。
【００３６】
ここで、図３Ａないし図３Ｇ、図３Ｋは、本発明の実施例１に係る半導体装置の製造方法の各工程における半導体基板のｎＭＯＳ領域およびｐＭＯＳ領域の断面図である。また、図３Ｈないし図３Ｊは、本発明の実施例１に係る半導体装置の製造方法の各工程における半導体基板のベベル周辺の断面を示す断面図である。
【００３７】
図３Ａに示すように、例えばｐ型Ｓｉ等の半導体基板１のｎＭＯＳ領域内にｐウェル層２を形成し、ｐＭＯＳ領域内にｎウェル層３を形成する。ｐウェル層２の周囲とｎウェル層３の周囲に素子分離領域４を形成する。素子領域として、ｎＭＯＳ領域及びｐＭＯＳ領域が素子分離領域４により分離される。そして、半導体基板１の上面に、例えば熱酸化膜（例えば、ＳｉＯ２あるいはＳｉＯＮ（表層のＮ濃度＜１５%））等の絶縁膜５を形成する。
【００３８】
次に、絶縁膜５上に、例えばＬＰＣＶＤ等により５０ｎｍから１５０ｎｍの厚みのｐｏｌｙ−Ｓｉ膜（あるいはｐｏｌｙ−ＳｉＧｅ膜（Ｇｅ濃度が１０から３０%））を堆積する。ｎ型ＭＯＳトランジスタに対してはPあるいはＡｓを、ｐＭＯＳトランジスタに対してはBを３×１０１５ｃｍ−２〜８×１０１５ｃｍ−２イオン注入し、フォトリソグラフィ及び反応性イオンエッチング（ＲＩＥ）等により、ｐｏｌｙ−Ｓｉ膜及び絶縁膜５を選択的に除去する。これによりｎＭＯＳ領域及びｐＭＯＳ領域のそれぞれに、ゲート電極６ａ及び６ｂ、ゲート絶縁膜５ａ及び５ｂを形成する（図３Ｂ）。すなわち、半導体基板１上にゲート絶縁膜５ａ、５ｂを形成し、このゲート絶縁膜５ａ、５ｂ上にゲート電極６ａ、６ｂを形成する。
【００３９】
次に、半導体基板１上にＬＰＣＶＤ等により、ＳｉＯ２層及びＳｉ３Ｎ４層から成る絶縁膜を堆積する。ＲＩＥ等の指向性エッチングにより、堆積した絶縁膜をエッチバックして、ゲート電極６ａ、６ｂ、及びゲート絶縁膜５ａ、５ｂそれぞれの側面に、絶縁膜の側壁スペーサ７ａ、７ｂを選択的に形成する。この側壁スペーサ７ａ、７ｂは、後工程のシリサイド反応防止の役目を果たす。
【００４０】
次に、フォトリソグラフィ等により、ｐＭＯＳ領域をレジスト膜で覆う。ゲート電極６ａ及び側壁スペーサ７ａをマスクとして、ｎ型のソース・ドレイン不純物となるＶ族元素、例えばＰイオン（第２の不純物イオン)を選択的に注入する。イオン注入の条件は、例えば、加速エネルギー１０ｋｅＶ、ドーズ量３×１０１５ｃｍ-２である。ｐＭＯＳ領域のレジスト膜を除去する。
【００４１】
次に、フォトリソグラフィにより、ｎＭＯＳ領域をレジスト膜で覆う。ゲート電極６ｂ及び側壁スペーサ７ｂをマスクとして、ｐ型のソース・ドレイン不純物となるIII族元素、例えばＢイオン（第２の不純物イオン)を選択的に注入する。イオン注入の条件は、例えば、加速エネルギー４ｋｅＶ、ドーズ量３×１０１５ｃｍ-２である。ｎＭＯＳ領域のレジスト膜を除去する。
【００４２】
次に、スパイク急速熱処理（ＲＴＡ）等により、約１０００℃で半導体基板１及びゲート電極６ａ、６ｂに注入されたソース・ドレイン不純物を活性化する。なお、「スパイクＲＴＡ」とは、最高到達温度での保持時間を０とするＲＴＡである。これにより、側壁スペーサ７ａ、７ｂの端部及び素子分離領域４の間に、例えば約１００ｎｍの深さでソース・ドレイン領域８、９が形成される（図３Ｄ）。
【００４３】
次に、図３Ｅに示すように、熱燐酸を用いるウェットエッチング等により、側壁スペーサ７ａ、７ｂを除去する。
【００４４】
次に、フォトリソグラフィ等により、ｐＭＯＳ領域をレジスト膜で覆う。ゲート電極６ａをマスクとして、ｎ型の不純物となるＶ族元素、例えばＰイオン（第１の不純物イオン)を選択的に注入する。イオン注入の条件は、例えば、加速エネルギー１．５ｋｅＶ、ドーズ量１×１０１５ｃｍ-２である。ｐＭＯＳ領域のレジスト膜を除去する。フォトリソグラフィにより、ｎＭＯＳ領域をレジスト膜で覆う。ゲート電極６ｂをマスクとして、例えば、ｐ型のソース・ドレイン不純物となるIII族元素、例えばＢイオン（第１の不純物イオン)を選択的に注入する。イオン注入の条件は、加速エネルギー０．５ｋｅＶ、ドーズ量１×１０１５ｃｍ-２である。ｎＭＯＳ領域のレジスト膜を除去する。
【００４５】
これにより、ゲート電極６ａ、６ｂの両端及び素子分離領域４の間に、半導体基板１の上面から約１５ｎｍの深さの不純物注入層１０、１１が形成される（図３Ｆ）。
【００４６】
次に、図３Ｇに示すように、ＬＰＣＶＤ等により、素子分離領域４、不純物注入層１０、１１及びゲート電極６ａ、６ｂ等の上面に、第１の絶縁膜１５及び第２の絶縁膜１６を有するキャップ膜１４を成膜する。このとき、半導体基板１の端部のベベル面１ｃ、１ｄ上、側面１ｅ上、半導体基板１の下面１ｆ上にもキャップ膜１４が成膜される（図３Ｈ）。すなわち、ゲート電極６ａ、６ｂおよび半導体基板１の上面に、キャップ膜１４を形成する。
【００４７】
第１及び第２の絶縁膜１５、１６は、それぞれ厚さが６０ｎｍのＳｉ３Ｎ４膜及び厚さが８０ｎｍのＳｉＯ２膜で、例えば６００℃以下の成膜温度で堆積される。このキャップ膜１４は、光源１０６から照射される光のピーク波長に対する反射率が半導体基板１よりも低く（または吸収率が半導体基板１よりも高く）なるように設定されている。
【００４８】
なお、図３Ｈにおいて、半導体基板１の素子領域１ａは、ｐＭＯＳ領域、ｎＭＯＳ領域を含む素子が形成される領域を示す。また、素子形成膜１ｂは、半導体装置の製造の過程において、半導体基板１の端部や下面に形成された膜や、半導体基板１の端部や下面に堆積された膜を含む。
【００４９】
次に、少なくとも半導体基板１の端部の上面１ｇ上、前記半導体基板の端部のベベル面１ｃ、１ｄ上および前記半導体基板の端部の側面１ｅ上のキャップ膜１４を選択的に除去する。特に、後に実施されるＦＬＡ処理のため、キャップ膜１４は、少なくとも半導体基板１の素子が形成される素子領域１ａを被覆するように選択的に除去される。
【００５０】
さらに、少なくとも半導体基板１の端部の上面１ｇ上、半導体基板１の端部のベベル面１ｃ、１ｄ上および半導体基板１の端部の側面１ｅ上の素子形成膜１ｂを選択的に除去する（図３Ｉ）。
【００５１】
なお、本実施例においては、半導体基板１の下面１ｆのキャップ膜１４、および素子形成膜１ｂも除去される。
【００５２】
次に、キャップ膜１４および素子形成膜１ｂを除去した後、半導体基板１の素子が形成される素子領域１ａを被覆するようにキャップ膜１４が成膜された半導体基板１を、図１に示した熱処理装置のサセプタ１０２に載置する。活性化熱処理では、サセプタ１０２の加熱源１０７により半導体基板１の下面側から、例えば約４５０℃で補助加熱される。半導体基板１を約４５０℃の補助加熱温度で維持しながら、光源１０６の光が半導体基板１の上面側から、０．１ｍ秒〜１００ｍ秒のパルス幅の光（例えば、パルス幅が２ｍ秒及び照射エネルギー密度が約２５Ｊ／ｃｍ２の条件）１０６ａが照射される（図３Ｊ）。
【００５３】
この活性化熱処理により、不純物注入層１０、１１に注入されたＰ及びＢがそれぞれ拡散しながら格子位置に置換して取り込まれ、活性化する。その結果、ゲート絶縁膜５ａ、５ｂの両端及びソース・ドレイン領域８、９の間にｎ型及びｐ型のエクステンション領域（拡散層）１２、１３が形成される（図３Ｇ）。
【００５４】
次に、ＲＩＥ等の指向性エッチングにより、第１及び第２の絶縁膜１５、１６をエッチバックする。これにより、第１及び第２の絶縁膜１５、１６が、ゲート電極６ａ、６ｂとゲート絶縁膜５ａ、５ｂの側面にそれぞれ選択的に残り、Ｓｉ３Ｎ４膜及びＳｉＯ２膜の多層構造の側壁スペーサ１７ａ及び１７ｂがそれぞれ形成される（図３Ｋ）。なお、第２の絶縁膜１６のＳｉＯ２を、フッ酸（ＨＦ）を用いたウェットエッチングにより除去して、第１の絶縁膜１５のＳｉ３Ｎ４により側壁スペーサ１７ａ、１７ｂを形成してもよい。
【００５５】
引き続き、スパッタ等により、半導体基板１の上面にニッケル（Ｎｉ）等の金属を堆積する。ＲＴＡ等により、素子分離領域４、及び側壁スペーサ１７ａ、１７ｂの間に露出したゲート電極６ａ、６ｂ、及びソース・ドレイン領域８、９のそれぞれの表面をシリサイド化する。そして、ウェットエッチング等により、未反応のＮｉを除去する。半導体基板１の上面に、例えばＳｉＯ２膜等の層間絶縁膜を堆積する。そして、ゲート電極６ａ、６ｂ、ｎ+型及びｐ+型のソース・ドレイン領域８、９の上の層間絶縁膜に、コンタクトホールがそれぞれ開口される。それぞれのコンタクトホールを介してゲート電極６ａ、６ｂ、ｎ+型及びｐ+型のソース・ドレイン領域８、９に配線が接続される。
【００５６】
以上の工程により、約２０ｎｍ以下の浅いエクステンション領域１２、１３を有する半導体装置が形成される。
【００５７】
なお、キャップ膜１４の第１及び第２の絶縁膜１５、１６の屈折率は、例えば、雰囲気より大きく、且つ半導体基板１より小さく設定される。さらに、雰囲気側の第２の絶縁膜１６の屈折率は、例えば、第１の絶縁膜１５より小さく設定される。このように設定されることにより、雰囲気、第１及び第２の絶縁膜１５、１６、並びに半導体基板１のそれぞれの間の屈折率の差を小さくすることができる。これにより、半導体基板１界面での反射率を低減することが可能になる。
【００５８】
ここで、本発明の一態様である実施例１と従来技術を適用した２つの比較例とにより処理した半導体基板について比較し、その結果について検討する。なお、実施例１と２つの比較例とは、ソース・ドレインエクステンションイオン注入から高速昇降温アニールまでの工程が以下のように異なる以外は、同様の半導体装置の製造工程が実施される。
【００５９】
［実施例１］
ソース・ドレインエクステンションイオン注入→ＲＴＡ→キャップ膜成膜→ベベル近傍のキャップ膜および素子形成膜をエッチング→高速昇降温アニール（フラッシュランプアニールまたはレーザアニール）
［比較例１］
ソース・ドレインエクステンションイオン注入→ＲＴＡ→高速昇降温アニール（フラッシュランプアニールまたはレーザアニール）
［比較例２］
ソース・ドレインエクステンションイオン注入→ＲＴＡ→キャップ膜成膜→高速昇降温アニール（フラッシュランプアニールまたはレーザアニール）
以上の実施例１、比較例１、２に示す製造方法により半導体装置を製造した。
【００６０】
まず、比較例１、２のシリコン基板（半導体基板）では、高速昇降温アニール工程、例えばフラッシュランプアニール工程において、半導体基板の端部（外周部）にスリップ転位やクラック（キズ）が見られ、破損する確率が高くなることが判明した。
【００６１】
一方、実施例１のシリコン基板では、端部にスリップ転位やクラック（キズ）もなく、駆動力の高い微細なＭＯＳFETを形成することができた。
【００６２】
フラッシュランプアニール後、シリコン基板を分析した結果、以下の知見を得た。
【００６３】
比較例１、２で破損しなかったシリコン基板をX線トポグラフにより評価した。
【００６４】
ここで、図４は、高速昇降温アニール処理した半導体基板に対するＸ線トポグラフによる観察結果を示す図である。また、図５は、半導体基板の端部のベベル近傍に形成されるスリップ転位が発生する領域を示す模式図である。
【００６５】
図４に示すように、ベベル近傍に発生するスリップ転位の発生領域は、半導体基板の上面において、この上面とベベル面との境界１ｈから内側に１ｍｍ〜３ｍｍの範囲に集中する傾向があると考えられる（図５）。
【００６６】
このように、ウエハ外周部において、該境界１ｈから約１ｍｍ〜３mmの幅で全周に渡って、白い像が観察されＸ線散乱が起きていることが判明した。この輝点が発した領域を断面ＴＥＭにより観察したところ、＜１１１＞方向に多数の転位状の積層欠陥が発生しており、上面から深さ３０μｍにまで達していることが分かった。さらに、これらの積層欠陥を、平面ＴＥＭにより観察したところ＜１１０＞方向に交差して転位が存在していることが分かった。光吸収膜（たとえば、カーボン膜）や光反射低減膜（たとえば、酸化膜、窒化膜）等の輻射率を向上させるキャップ膜が付いていると、さらに転位密度が高く観測されることが分かった。
【００６７】
以上得られた結果の違いについて、以下、実施例１と比較例１、２とを比べて理論的考察を行う。
【００６８】
比較例１、２では、アニール時に、ウエハ外周部（特にベベル近傍に）、輻射率が高くなるような膜（キャップ膜や半導体装置の製造の過程で形成された素子形成膜）が存在する。これらの膜により実効的なアニール到達温度が高くなり、ウエハ外周部にスリップ転位が発生しやすくなる。
【００６９】
ここで、酸素析出物（ＢＭＤ：Ｂｕｌｋ Ｍｉｃｒｏ Ｄｅｆｅｃｔ）密度が１×１０８ｃｍ−３以上の高濃度のＢＭＤを有するＳｉ基板を、パワー３０Ｊ／ｃｍ２以上の条件下でフラッシュランプによりアニールし、X線トポグラフを観察した。このX線トポグラフの観察では、ＢＭＤを起点としたスリップが観測され、そのスリップ長はウエハ外周部に向かうほど長くなる。
【００７０】
この結果は、ウエハ外周部ほど発生する応力が増加していることを示唆する。ＢＭＤを起点にして転位が発生する理由は、熱応力が結晶中の不連続点であるＢＭＤに集中することに起因する。アニールにより加熱された熱は、ウエハ外周部から逃げやすいため、外周側ほど引っ張り応力が大きくなると考察される。
【００７１】
また、ベベルの周辺領域は、Ｓｉ基板の厚さが薄くなる領域でもある。素子領域を形成する基板の厚さが厚い領域では、アニールによって発生した上面側の熱は、深さ方向への熱伝導とともに冷却される。しかし、ベベルのある基板の厚さが薄い領域では熱がより溜まりやすくなり、到達温度は高くなる。
【００７２】
以上の理由から、比較例１、２で処理された半導体基板の端部のベベル近傍は、到達温度が高くなることに加え、引っ張り応力が増加する領域となる。すなわち、該半導体装置の半導体基板の端部、特にベベル近傍は、加熱処理により、スリップ転位と破損が発生しやすくなると考えられる。
【００７３】
そして、ウエハ外周部に上記のようなスリップ転位やキズが発生すると、局所的な応力がその箇所で集中する。このため、たとえ、高速昇降温プロセス工程で、ウエハ破損に至らなくても、その後工程プロセスで基板に応力が蓄積されてくると、ある時点をきっかけに破損する可能性がある。
【００７４】
一方、実施例１では、ベベル近傍のキャップ膜や半導体装置の製造の過程で形成された素子形成膜１ｂを、高速昇降温アニール工程の前工程で剥離し、半導体装置のシリコンを剥き出しにすることによって反射率を高く（輻射率を低く）している。このため、この領域の実効的なアニール温度を低くすることが可能になる。例えば、窒化膜が５０ｎｍ堆積されていると輻射率はＳｉ基板剥き出しの約５７%から約８４%まで増加することが予想される。
【００７５】
また、実施例１では、ベベル近傍のキャップ膜１４および素子形成膜１ｂを除去するので、アニールの際の膜の収縮あるいは膨張が抑制される。したがって、実施例１により製造された半導体装置の半導体基板の端部のベベル近傍は、スリップ転位の発生が抑制される。これにより、脆性破壊に対するウエハ強度を確保でき、半導体装置の生産歩留まりを向上することが可能になると考えられる。
【００７６】
また、実施例１によると、パターンが形成された素子形成領域１ａには、キャップ膜が残されているため、パターンサイズや被覆率の違いによって発生する実効的なアニール温度差（パターン依存性）がなくなり、駆動力の高い高性能な微細ＭＯＳＦＥＴを安定して製造することが可能になる。
【００７７】
なお、半導体基板の上面に堆積された素子形成膜１ｂを剥離する領域は、半導体基板の上面とベベル面との境界１ｈから内側に１ｍｍ〜３ｍｍ程度が好ましい。既述のように、スリップが集中する領域は該境界１ｈから１ｍｍ〜３ｍｍの領域により高密度に発生する。したがって、少なくとも該境界１ｈから１ｍｍ〜３ｍｍの領域には、半導体基板上に膜を堆積させておかないことが必要である。
【００７８】
また、該境界１ｈから３mm以上の領域に渡って、半導体基板上に膜を堆積させないプロセスを適用してしまうと、基板強度は確保されるが、一方で、素子形成領域１ａ、特に最外周チップの電気特性にまで影響を及ぼし得る。これにより、ウエハ面内チップの電気特性がばらついた半導体装置が形成されることになり好ましくない。
【００７９】
なお、既述のように、本実施例においては、半導体基板１の下面１ｆのキャップ膜１４、および素子形成膜１ｂも除去している。しかし、半導体基板１の下面１ｆのキャップ膜１４、および素子形成膜１ｂには、光が照射されないためＦＬＡ処理による影響が小さく、これらの膜を除去しなくてもよい。
【００８０】
以上のようにして、基板上の膜を剥離する最適領域が半導体基板の上面とベベル面との境界１ｈから内側に１ｍｍ〜３ｍｍとして定められる。
【００８１】
ここで、実施例１のように、ベベル近傍のキャップ膜および素子形成膜を含む積層膜を除去する具体的な方法を以下に紹介する。
【００８２】
（方法１）
高速昇降温アニール工程前に、ＦＬＡ前工程に専用のベベル研磨機を使用し、ベベル近傍のキャップ膜および素子形成膜を含む積層膜を除去する。
【００８３】
（方法２）
高速昇降温アニール工程前に、下面スピンエッチャーを適用し、上面側にもベベルよりやや内側まで薬液を浸透させることで、上面ベベル近傍のキャップ膜および素子形成膜を含む積層膜をエッチングする。
【００８４】
（方法３）
高速昇降温アニール工程前に、リソグフィ工程において半導体基板の端部のベベル近傍のみをレジスト開口し、ドライ洗浄技術にてベベル近傍のキャップ膜および素子形成膜を含む積層膜を選択的にエッチング除去する。
【００８５】
（方法４）
高速昇降温アニール工程前の成膜工程において、エッジカットリングを用いることで、ベベル近傍のキャップ膜および素子形成膜を堆積させない。
【００８６】
以上のように、本実施例に係る半導体装置の製造方法によれば、ウエハ割れを低減しつつ、ＦＬＡ処理することができる。
【００８７】
これにより、超高速昇降温アニールプロセスによるスリップ転位や脆性破壊に対するウエハ強度を確保できるため、プロセスウィンドウが広がり、プロセスの安定化に繋がる。そして、浅い低抵抗拡散層をダメージなく、なお且つパターン依存性なく形成することが可能となる。このため、微細化が容易になり特性ばらつきのない高性能なＭＯＳトランジスタを安定して製造することができる。
【００８８】
なお、上記実施例では、光源として、例えば、Ｘｅフラッシュランプを用いた場合について説明した。しかし、光源はＸｅフラッシュランプに限定されるものではなく、例えば、他の希ガス、水銀、及び水素等を用いたフラッシュランプ、エキシマレーザ、ＹＡＧレーザ、アルゴン（Ａｒ）ガスレーザ、窒素（Ｎ２）ガスレーザ、一酸化炭素ガス（ＣＯ）レーザ、及び二酸化炭素（ＣＯ２）レーザ等のレーザ、あるいはＸｅアーク放電ランプ等のような近紫外領域から近赤外領域に亘る範囲内で高輝度発光が可能な光源であってもよい。
【図面の簡単な説明】
【００８９】
【図１】本発明の一態様である実施例１に係る半導体装置の製造方法に用いられる加熱処理装置の一例を示す図である。
【図２】本発明の一態様である実施例１に係る半導体装置の製造方法に用いられる加熱処理装置の光源の加熱特性の一例を示す図である。
【図３Ａ】本発明の実施例１に係る半導体装置の製造方法の工程における半導体基板のｎＭＯＳ領域およびｐＭＯＳ領域の断面図である。
【図３Ｂ】本発明の実施例１に係る半導体装置の製造方法の工程における半導体基板のｎＭＯＳ領域およびｐＭＯＳ領域の断面図である。
【図３Ｃ】本発明の実施例１に係る半導体装置の製造方法の工程における半導体基板のｎＭＯＳ領域およびｐＭＯＳ領域の断面図である。
【図３Ｄ】本発明の実施例１に係る半導体装置の製造方法の工程における半導体基板のｎＭＯＳ領域およびｐＭＯＳ領域の断面図である。
【図３Ｅ】本発明の実施例１に係る半導体装置の製造方法の工程における半導体基板のｎＭＯＳ領域およびｐＭＯＳ領域の断面図である。
【図３Ｆ】本発明の実施例１に係る半導体装置の製造方法の工程における半導体基板のｎＭＯＳ領域およびｐＭＯＳ領域の断面図である。
【図３Ｇ】本発明の実施例１に係る半導体装置の製造方法の工程における半導体基板のｎＭＯＳ領域およびｐＭＯＳ領域の断面図である。
【図３Ｈ】本発明の実施例１に係る半導体装置の製造方法の工程における半導体基板のベベル周辺の断面を示す断面図である。
【図３Ｉ】本発明の実施例１に係る半導体装置の製造方法の工程における半導体基板のベベル周辺の断面を示す断面図である。
【図３Ｊ】本発明の実施例１に係る半導体装置の製造方法の工程における半導体基板のベベル周辺の断面を示す断面図である。
【図３Ｋ】本発明の実施例１に係る半導体装置の製造方法の工程における半導体基板のｎＭＯＳ領域およびｐＭＯＳ領域の断面図である。
【図４】高速昇降温アニール処理した半導体基板に対するＸ線トポグラフによる観察結果を示す図である。
【図５】半導体基板の端部のベベル近傍に形成されるスリップ転位が発生する領域を示す模式図である。
【符号の説明】
【００９０】
１  半導体基板（ウエハ）
１ａ  素子形成領域
１ｂ  素子形成膜
１ｃ、１ｄ  ベベル面
１ｅ  側面
１ｆ  下面
１ｇ  上面
１ｈ  境界
２  ｐウェル層
３  ｎウェル層
４  素子分離領域（ＳＴＩ）
５ａ、５ｂ  ゲート絶縁膜
６ａ、６ｂ  ゲート電極
７ａ、７ｂ  側壁スペーサ
８  ｎ+型のソース・ドレイン領域
９  ｐ+型のソース・ドレイン領域
１０、１１  不純物注入層
１２  ｎ型のエクステンション領域（拡散層）
１３  ｐ型のエクステンション領域（拡散層）
１４  キャップ膜
１５  第１の絶縁膜
１６  第２の絶縁膜
１７ａ、１７ｂ  側壁スペーサ
１００  加熱処理装置
１０１  処理室
１０２  サセプタ
１０３  導入配管
１０４  排気配管
１０５  透明窓
１０６  光源
１０６ａ  光
１０７  加熱源
１０８  ガス供給系
１０９  電源
【図１】
2008277696.tif 000003
【図２】
2008277696.tif 000004
【図３Ａ】
2008277696.tif 000005
【図３Ｂ】
2008277696.tif 000006
【図３Ｃ】
2008277696.tif 000007
【図３Ｄ】
2008277696.tif 000008
【図３Ｅ】
2008277696.tif 000009
【図３Ｆ】
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【図３Ｇ】
2008277696.tif 000011
【図３Ｈ】
2008277696.tif 000012
【図３Ｉ】
2008277696.tif 000013
【図３Ｊ】
2008277696.tif 000014
【図３Ｋ】
2008277696.tif 000015
【図４】
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【図５】
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