(57)【要約】      （修正有）【課題】マルチフェーズ方式のＤＣ−ＤＣコンバータにおいて、各コンバータ回路がどのような制御方式のものであっても、各コンバータの出力調整とマルチフェーズ方式の駆動制御とを容易に両立可能とする。【解決手段】複数のコンバータ回路（１１〜１４）をそれぞれ出力位相が異なるように並列接続し、これら複数のコンバータ回路を駆動するとともに、各出力を足し合わせて一つの出力とするマルチフェーズコンバータ（１００）である。そして、前記複数のコンバータ回路の各駆動タイミングを生成するタイミング生成回路（２１）と、前記複数のコンバータ回路の各出力電流の検出を行う電流検出回路と、前記タイミング生成回路（２１）のタイミング信号に同期させて前記複数のコンバータ回路の何れかを駆動する制御回路（２３，２４）とを備え、前記制御回路は前記電流検出回路の出力に基づき次に駆動するコンバータ回路を選択する構成とする。【選択図】図１
2008141802.tif 000002
【特許請求の範囲】
【請求項１】
複数のＤＣ−ＤＣコンバータ回路を並列に接続し、これら複数のＤＣ−ＤＣコンバータ回路をそれぞれ出力位相が異なるように駆動するとともに、各出力を足し合わせて一つの出力とするマルチフェーズＤＣ−ＤＣコンバータであって、
前記複数のＤＣ−ＤＣコンバータ回路の各駆動タイミングを生成するタイミング生成回路と、
該タイミング生成回路から出力されるタイミング信号に同期させて前記複数のＤＣ−ＤＣコンバータ回路の何れかを選択的に順次駆動する制御回路と、
前記複数のＤＣ−ＤＣコンバータ回路の出力電流をそれぞれ検出する電流検出回路とを備え、
前記制御回路は、前記電流検出回路の出力に基づいて次に駆動するＤＣ−ＤＣコンバータ回路を選択することを特徴とするマルチフェーズＤＣ−ＤＣコンバータ。
【請求項２】
前記制御回路は、一つの前記タイミング信号に対応させて前記複数のＤＣ−ＤＣコンバータ回路の一つを駆動することを特徴とする請求項１記載のマルチフェーズＤＣ−ＤＣコンバータ。
【請求項３】
前記制御回路は、前記複数のＤＣ−ＤＣコンバータ回路間の出力電流の差が小さくなるように、次に駆動するＤＣ−ＤＣコンバータ回路を選択することを特徴とする請求項１又は２に記載のマルチフェーズＤＣ−ＤＣコンバータ。
【請求項４】
前記制御回路は、前記複数のＤＣ−ＤＣコンバータ回路のうち出力電流が一番小さいと判断されたＤＣ−ＤＣコンバータ回路を、次に駆動するＤＣ−ＤＣコンバータ回路として選択することを特徴とする請求項１〜３の何れかに記載のマルチフェーズＤＣ−ＤＣコンバータ。
【請求項５】
前記制御回路は、前記複数のＤＣ−ＤＣコンバータ回路のうち、過去ｎ回分（ｎはＤＣ−ＤＣコンバータ回路の個数より小さい自然数）のタイミング信号で駆動したＤＣ−ＤＣコンバータ回路を除いて、出力電流が一番小さいと判断されたＤＣ−ＤＣコンバータ回路を、次に駆動するＤＣ−ＤＣコンバータ回路として選択することを特徴とする請求項１〜３の何れかに記載のマルチフェーズＤＣ−ＤＣコンバータ。
【請求項６】
前記制御回路は、前記複数のＤＣ−ＤＣコンバータ回路のうち、過去ｍ回分（ｍはＤＣ−ＤＣコンバータ回路の個数以上の整数）のタイミング信号で駆動されていないＤＣ−ＤＣコンバータ回路があった場合に、このＤＣ−ＤＣコンバータ回路を、次に駆動するＤＣ−ＤＣコンバータ回路として選択することを特徴とする請求項４又は５に記載のマルチフェーズＤＣ−ＤＣコンバータ。
【請求項７】
前記電流検出回路は、駆動されたＤＣ−ＤＣコンバータ回路について駆動動作の開始から所定位相時における出力電流の検出を行う構成であることを特徴とする請求項６記載のマルチフェーズＤＣ−ＤＣコンバータ。
【請求項８】
前記複数のＤＣ−ＤＣコンバータ回路は、ＰＦＭ制御で駆動されるスイッチングコンバータであることを特徴とする請求項１〜７の何れかに記載のマルチフェーズＤＣ−ＤＣコンバータ。
【請求項９】
前記複数のＤＣ−ＤＣコンバータ回路は、共振スイッチを用いた電圧共振形或いは電流共振形のスイッチングコンバータであることを特徴とする請求項８記載のマルチフェーズＤＣ−ＤＣコンバータ。
【請求項１０】
前記タイミング生成回路は、出力電圧に基づいて前記タイミング信号の出力周波数を変化させる構成であることを特徴とする請求項１〜９の何れかに記載のマルチフェーズＤＣ−ＤＣコンバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、マルチフェーズＤＣ−ＤＣコンバータに関し、特にＰＦＭ制御のＤＣ−ＤＣコンバータ回路を利用したマルチフェーズＤＣ−ＤＣコンバータに利用して有用な技術に関する。
【背景技術】
【０００２】
以前より、複数のＤＣ−ＤＣコンバータ回路を並列に設け、各ＤＣ−ＤＣコンバータ回路を出力位相がずれるように駆動するとともに、各出力を足し合わせて１つの出力とするマルチフェーズ方式のＤＣ−ＤＣコンバータがある。このようなマルチフェーズＤＣ−ＤＣコンバータによれば全体として低リプルで大きな出力を得ることが出来る。
【０００３】
特許文献１には、ＰＷＭ制御のＤＣ−ＤＣコンバータ回路を並列に設けたマルチフェーズ方式のＤＣ−ＤＣコンバータが開示されている。また、特許文献２や３には、マルチフェーズ方式の制御ではないが複数のＤＣ−ＤＣコンバータ回路を並列に設けた電源回路について開示されている。
【特許文献１】特開２００３−２８４３３３号公報
【特許文献２】特開平１１−１２７５７３号公報
【特許文献３】特開平８−８４４６５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
マルチフェーズ方式では、各ＤＣ−ＤＣコンバータ回路を出力位相が互いにずれるように駆動するため、ＰＷＭ（パルス幅変調）制御のＤＣ−ＤＣコンバータ回路には容易に適用できるが、ＰＦＭ（パルス周波数変調）制御のＤＣ−ＤＣコンバータ回路に適用するには困難性がある。
【０００５】
すなわち、図１２（ａ）に示すように、ＰＷＭ制御では、ＤＣ−ＤＣコンバータ回路の出力を変動させるのに、駆動パルスの周期を変化させずに、駆動パルスのパルス幅を変化させることで対応できる。従って、複数のＤＣ−ＤＣコンバータ回路をそれぞれ所定の位相角ずつずらしながら決まった駆動タイミングで駆動させる場合でも、複数のＤＣ−ＤＣコンバータ回路について個々に出力調整を行うことが出来る。
【０００６】
しかしながら、図１２（ｂ）のＰＦＭ制御では、出力を変動させるのに駆動パルスの周波数を変化させる必要があることから、複数のＤＣ−ＤＣコンバータ回路に対して個々に出力調整を行う場合に、複数のＤＣ−ＤＣコンバータ回路をそれぞれ所定の位相角ずつずらしながら決まった駆動タイミングで駆動させると云ったマルチフェーズ方式の動作と両立させることが出来ない。
【０００７】
ＰＦＭ制御のＤＣ−ＤＣコンバータ回路でも、複数のＤＣ−ＤＣコンバータ回路を全て同一の回路素子を用いて同一の回路構成とし、同一の周波数で駆動させた場合に各コンバータから均等な出力が得られるように構成すれば良いが、実際の回路ではこのような理想的な動作は得られない。すなわち、実際の回路では、各回路素子に特性バラツキがあるため、各コンバータを同一の駆動周波数で同一の駆動を行わせたのでは、各コンバータごとに出力電圧の差が生じてくる。さらにマルチフェーズ方式では、各コンバータの出力間が直結させているため、出力電圧の僅かな差は、出力電流の大きな差となって表われる。
【０００８】
例えば、図１３に示すように、４つのＤＣ−ＤＣコンバータ回路の出力を加算して１００Ａの電流出力を行うような場合、各ＤＣ−ＤＣコンバータ回路ごとに個別の出力調整を行わないと、回路素子の僅かな特性ばらつきが１０Ａ〜４０Ａなどと大きな出力バラツキとして表われてしまう。さらに、１つのＤＣ−ＤＣコンバータ回路においては出力が過大となり１つのＤＣ−ＤＣコンバータ回路においては電流が逆流すると云った状態も発生し得る。
【０００９】
この発明の目的は、マルチフェーズ方式のＤＣ−ＤＣコンバータにおいて、各ＤＣ−ＤＣコンバータ回路がどのような制御方式のものであっても、各コンバータの出力調整とマルチフェーズ方式の駆動制御とを容易に両立可能とすることにある。
【課題を解決するための手段】
【００１０】
本発明は、上記目的を達成するため、複数のＤＣ−ＤＣコンバータ回路（１１〜１４）を並列に接続し、これら複数のＤＣ−ＤＣコンバータ回路をそれぞれ出力位相が異なるように駆動するとともに、各出力を足し合わせて一つの出力とするマルチフェーズＤＣ−ＤＣコンバータ（１００）であって、前記複数のＤＣ−ＤＣコンバータ回路の各駆動タイミングを生成するタイミング生成回路（２１）と、該タイミング生成回路から出力されるタイミング信号に同期させて前記複数のＤＣ−ＤＣコンバータ回路の何れかを選択的に順次駆動する制御回路（２３，２４）と、前記複数のＤＣ−ＤＣコンバータ回路の出力電流をそれぞれ検出する電流検出回路（３１ａ〜３１ｃ）とを備え、前記制御回路は、前記電流検出回路の出力に基づいて次に駆動するＤＣ−ＤＣコンバータ回路を選択する構成とした。
【００１１】
具体的には、前記制御回路は、前記電流検出回路の出力に基づいて、前記複数のＤＣ−ＤＣコンバータ回路間の出力電流の差が小さくなるように、次に駆動するＤＣ−ＤＣコンバータ回路を選択するように構成すると良い。
【００１２】
さらに具体的には、前記制御回路は、前記複数のＤＣ−ＤＣコンバータ回路のうち出力電流が一番小さいと判断されたＤＣ−ＤＣコンバータ回路を次のタイミング信号に同期させて駆動するようにすると良い。
【００１３】
このような手段によれば、各ＤＣ−ＤＣコンバータ回路の制御方式がＰＷＭであってもＰＦＭであっても、その制御方式に拘わらずに複数のＤＣ−ＤＣコンバータ回路の出力が均等になるように出力調整を行った上で、マルチフェーズ方式の駆動制御を行うことが出来る。各ＤＣ−ＤＣコンバータ回路は、タイミング生成回路のタイミング信号に同期して駆動されるので、複数のＤＣ−ＤＣコンバータ回路の出力位相はそれぞれ決まった位相角ずつずれ、リプル低減などのマルチフェーズ方式の利点が損なわれることがない。
【００１４】
また具体的には、前記制御回路は、前記複数のＤＣ−ＤＣコンバータ回路のうち、過去ｎ回分（ｎはＤＣ−ＤＣコンバータ回路の個数より小さい自然数）のタイミング信号で駆動したＤＣ−ＤＣコンバータ回路を除いて、出力電流が一番小さいと判断されたＤＣ−ＤＣコンバータ回路を、次に駆動するＤＣ−ＤＣコンバータ回路として選択するようにしても良い。
【００１５】
このような構成によれば、電流検出に遅延が生じるような場合でも、問題なく各ＤＣ−ＤＣコンバータ回路の出力調整が可能となる。すなわち、電流検出にタイミング信号の１回分や２回分の遅延があると、出力電流が低いと検出されてＡ相のＤＣ−ＤＣコンバータ回路が１回駆動され、その出力が上昇した後であっても、この出力上昇分が検出されるまでに遅延が生じるため、２度３度と連続して１つのＤＣ−ＤＣコンバータ回路が駆動されることになりかねない。そして、その分、各ＤＣ−ＤＣコンバータ回路間の出力が平均化されないことになる。このような場合に、上記の構成を適用することで、電流検出の遅延による影響を排除することが出来る。
【００１６】
さらに好ましくは、前記複数のＤＣ−ＤＣコンバータ回路のうち、過去ｍ回分（ｍはＤＣ−ＤＣコンバータ回路の個数以上の整数）のタイミング信号で駆動されていないＤＣ−ＤＣコンバータ回路があった場合に、このＤＣ−ＤＣコンバータ回路を、次に駆動するＤＣ−ＤＣコンバータ回路として選択するようにしても良い。
【００１７】
このような構成によれば、複数のＤＣ−ＤＣコンバータ回路について出力電流の検出を並行して行うのではなく、例えば、駆動されたＤＣ−ＤＣコンバータ回路についてのみ出力電流の検出を行う構成であっても、問題なく各ＤＣ−ＤＣコンバータ回路の出力調整が可能となる。
【００１８】
すなわち、電流検出の方法には種々のバリエーションがありえるが、例えば、ハイサイドのスイッチング素子のオン抵抗を利用して出力電流の検出を行うには、該スイッチング素子のオン期間にしか電流検出が出来ない。また、共振スイッチを用いたスイッチンクコンバータで共振回路の動作に基づいて電流検出を行うには、共振スイッチをオンさせないと電流検出が出来ない。従って、このような電流検出方法を適用した場合、ＤＣ−ＤＣコンバータ回路の電流検出は当該ＤＣ−ＤＣコンバータ回路をスイッチング駆動させないと行えず、１つのＤＣ−ＤＣコンバータ回路でスイッチング駆動されない期間が長く続くと、このＤＣ−ＤＣコンバータ回路の電流検出値の情報は古いものしか残らなくなる。そのため、常に出力電流の検出値が低いものを優先して駆動させるようにすると、一度、１つのＤＣ−ＤＣコンバータ回路で検出電流が大きいと判断され、その後、全体の出力が低くされた場合などに、１つのＤＣ−ＤＣコンバータ回路の電流検出が更新されずに、この状態が続いてしまうといった事態が発生してしまう。
【００１９】
しかしながら、このような場合に、上記の構成を適用することで、電流検出が絶えず更新されないと云った不都合を回避して、各ＤＣ−ＤＣコンバータ回路間の出力を均等に制御することが出来る。
【００２０】
また、このような制御方式を適用することで、前記電流検出回路として、駆動されたＤＣ−ＤＣコンバータ回路について駆動動作の開始から所定位相時における出力電流の検出を行う構成を適用することも可能となる。
【００２１】
このような電流検出回路とすることで、複数のＤＣ−ＤＣコンバータ回路についてそれぞれ個別に電流検出回路を設けずに、共通の電流検出回路で各ＤＣ−ＤＣコンバータ回路の出力電流の検出が可能となる。従って、回路面積の削減およびコストの低減を図ることが出来る。また、採用できる電流検出方式の自由度が増すことから、例えば、電流検出に係る損失の低い電流検出回路や、温度に依存せず正確な検出ができる電流検出回路など、種々の有利な電流検出回路を採用することも出来る。
【００２２】
なお、前記制御回路は、１つのタイミング信号に対応させて１つのＤＣ−ＤＣコンバータ回路を駆動する構成とするのが通常である。しかし、並列に設けるＤＣ−ＤＣコンバータ回路の数が多い場合に、１つのタイミング信号で２個や３個のＤＣ−ＤＣコンバータ回路を同時に駆動するような回路であっても、本発明は同様に適用することが出来る。
【００２３】
また、本発明のマルチフェーズＤＣ−ＤＣコンバータは、前記複数のＤＣ−ＤＣコンバータ回路として、ＰＦＭ制御で駆動されるスイッチングコンバータを適用する場合に効果的である。特に、共振スイッチを用いた電圧共振形或いは電流共振形のスイッチングコンバータを適用する場合に効果的である。また、このような制御方式では、タイミング生成回路は、出力電圧に基づいてタイミング信号の出力周波数を変化させる構成となる。
【００２４】
共振形のスイッチングコンバータは、スイッチングロスやスイッチングノイズが少ないという有利な効果を有するため、このような回路にさらにマルチフェーズ方式の効果を合わせもったＤＣ−ＤＣコンバータを提供することが出来る。
【００２５】
なお、この項目の説明において、実施形態との対応関係を示す符号を括弧書きで記したが、本発明はこれに限定されるものではない。
【発明の効果】
【００２６】
本発明に従うと、各ＤＣ−ＤＣコンバータ回路の制御方式がＰＷＭであれＰＦＭであれ、複数のＤＣ−ＤＣコンバータ回路の出力調整を個別に行いつつ、複数のＤＣ−ＤＣコンバータ回路でマルチフェーズ方式の出力動作を実現できるという効果がある。
【発明を実施するための最良の形態】
【００２７】
以下、本発明の実施の形態を図面に基づいて説明する。
図１には、本発明の実施の形態のマルチフェーズＤＣ−ＤＣコンバータを示す構成図を、図２には、このマルチフェーズＤＣ−ＤＣコンバータの制御系構成の概略を表わした説明図を示す。
【００２８】
この実施形態のマルチフェーズＤＣ−ＤＣコンバータ１００は、複数のＤＣ−ＤＣコンバータ回路１１〜１４を並列に設け、各ＤＣ−ＤＣコンバータ回路１１〜１４を出力位相をずらしながら駆動するとともに、各出力を足し合わせて１つの出力とするものである。これら複数のＤＣ−ＤＣコンバータ回路１１〜１４を上からＡ相〜Ｄ相と記す。
【００２９】
マルチフェーズＤＣ−ＤＣコンバータ１００は、これらＡ相〜Ｄ相のＤＣ−ＤＣコンバータ回路１１〜１４と、これらの駆動制御を行う制御ブロック２０と、図１では省略するが、各ＤＣ−ＤＣコンバータ回路１１〜１４の出力電流を検出する電流検出回路（３１ａ〜３１ｃ：図３）と、合算された出力の出力電圧を検出する電圧検出回路等を備えている。
【００３０】
Ａ相のＤＣ−ＤＣコンバータ回路１１は、電流共振スイッチを用いた降圧形のスイッチングコンバータであり、Ａ相〜Ｄ相で共通にされた入力コンデンサＣｉｎと、入力電圧Ｖｉｎを内部に入力するスイッチング素子ＳＷＨ１と、該スイッチング素子ＳＷＨ１に流れる電流を正弦波状に振動させる共振インダクタＬｒ１および共振コンデンサＣｒ１と、入力電圧Ｖｉｎを受けて電力を蓄えるリアクトルＬｏ１と、スイッチング素子ＳＷＨ１がオフのときにリアクトルＬｏ１に電流を供給する同期整流スイッチＳＷＬ１と、出力端子間に接続されたＡ相〜Ｄ相で共通の出力コンデンサＣｏ等を備えている。
【００３１】
スイッチング素子ＳＷＨ１や同期整流スイッチＳＷＬ１は、例えばＭＯＳＦＥＴなどから構成することが出来るが、バイポーラトランジスタなど、その他のトランジスタを用いても良い。
【００３２】
Ｂ相〜Ｄ相のＤＣ−ＤＣコンバータ回路１２〜１４は、Ａ相のＤＣ−ＤＣコンバータ回路１１と同一の回路素子を用いた同一の回路構成である。
【００３３】
制御ブロック２０は、ＤＣ−ＤＣコンバータ回路１１〜１４の各駆動タイミングを生成するＶＣＯ（電圧制御発振回路）２１と、合算された出力の電圧検出信号を受けて参照電圧と比較するエラーアンプ２２と、Ａ相〜Ｄ相のＤＣ−ＤＣコンバータ回路１１〜１４の出力電流の比較を行う電流比較回路２３と、電流比較に基づいて選択されたＤＣ−ＤＣコンバータ回路が駆動されるようにＶＣＯ２１のクロック信号（タイミング信号）を分配するクロック分配回路２４と、分配された先のＤＣ−ＤＣコンバータ回路をクロック信号に同期させてスイッチング駆動させるゲートドライバ２５等を備えている。
【００３４】
電流共振形のスイッチングコンバータにおいては、スイッチング素子ＳＷＨ１〜ＳＷＨ４のオン期間がＬＣ共振回路（Ｌｒ１〜Ｌｒ４，Ｃｒ１〜Ｃｒ４）の共振動作の一周期や半周期にほぼ固定されるため、出力制御は基本的にＰＦＭ制御となる。回路全体のスイッチング周波数の制御は、エラーアンプ２２とＶＣＯ２１とにより行われ、合算された出力の出力電圧が低下してきたらＶＣＯ２１の発振周波数が大きくされ、逆に出力電圧が高くなってきたらＶＣＯ２１の発振周波数が小さくされる。それにより、出力電圧が一定に維持される。
【００３５】
電流比較回路２３とクロック分配回路２４は、Ａ相〜Ｄ相のＤＣ−ＤＣコンバータ回路１１〜１４の出力電流を均等にするために、所定のアルゴリズムに従ってクロック信号の供給先を振り分ける。クロック信号の供給先はＡ相〜Ｄ相のうち何れか１相のＤＣ−ＤＣコンバータ回路であり、１つのクロックごとに振り分けが行われる。また、電流比較回路２３には、Ａ相〜Ｄ相の出力電流量をそれぞれ表わす検出信号が入力されるが、これらの検出信号は各ＤＣ−ＤＣコンバータ回路１１〜１４のリアルタイムの出力電流量をそれぞれ示すものであっても良いし、また、特定タイミングにおける出力電流量を示すものであっても対応することが出来る。
【００３６】
このようなクロックの振り分けによって、回路素子の特性バラツキに依存して出力が低下しがちなＤＣ−ＤＣコンバータ回路には多めにクロック信号が供給され、出力が高くなりがちなＤＣ−ＤＣコンバータ回路には少なめのクロック信号が供給されて、各ＤＣ−ＤＣコンバータ回路１１〜１４の出力電流の均衡が図られる。
【００３７】
図３には、電流検出方式のバリエーションを表わした説明図を示す。
電流検出回路には、種々の構成を適用することが出来る。
例えば、図３（ａ）に示すように、電流経路に検出抵抗Ｒを接続し、この抵抗間の電圧から出力電流を検出する構成を適用することが出来る。このような電流検出回路３１ａによれば、検出抵抗Ｒで損失が発生するという欠点があるが、各ＤＣ−ＤＣコンバータ回路１１〜１４の出力電流を常時リアルタイムで検出できるという利点がある。
【００３８】
また、図３（ｂ）に示すように、同期整流スイッチＳＷＬのオン抵抗を利用して、同期整流スイッチＳＷＬがオンされている期間にこの間の電圧から出力電流を検出する回路３１ｂとすることも出来る。このような電流検出回路３１ｂによれば、同期整流スイッチＳＷＬのオン抵抗が非常に小さいことや該スイッチＳＷＬの温度特性が比較的大きいことから高精度の電流検出が難しいという欠点や、スイッチング素子ＳＷＨのオン期間中など所定期間の電流検出が断たれるという欠点があるが、回路素子や導通損失を増加させずに電流検出できるという利点がある。
【００３９】
また、電流共振形のスイッチングコンバータでは、図３（ｃ）に示すように、スイッチングタイミングから共振回路の共振動作が開始されるまでの遅延時間に基づいて出力電流を検出する構成を適用することも出来る。電流共振形のスイッチングコンバータでは、上記の遅延時間が出力電流量に依存するという性質を有しているため、スイッチング素子ＳＷＨのオンタイミングと、共振コンデンサＣｒのコンデンサ電圧が閾値電圧を超えるタイミングの検出を行って、これらの期間から出力電流を検出することが出来る。
【００４０】
このような電流検出回路３１ｃによれば、ＤＣ−ＤＣコンバータ回路がスイッチング駆動されたタイミングでしか電流検出ができないという欠点があるが、その分、１つの電流検出回路３１ｃでＡ相〜Ｄ相のＤＣ−ＤＣコンバータ回路１１〜１４の電流検出を共通に行うことが出来るという利点がある。その他、温度依存性の少ない正確な検出が出来るという利点もある。
【００４１】
次に、上記構成のマルチフェーズＤＣ−ＤＣコンバータ１００の動作について説明する。
図４〜図６には、ＶＣＯ２１から出力されるクロック信号と、Ａ相〜Ｄ相のＤＣ−ＤＣコンバータ回路１１〜１４にクロック分配回路２４から振り分けられる同期信号とを表わした波形図を示す。
【００４２】
マルチフェーズＤＣ−ＤＣコンバータ１００は、標準的な状態では、図４に示すように、ＶＣＯ２１により生成されたクロック信号がＡ相〜Ｄ相のＤＣ−ＤＣコンバータ回路１１〜１４に１クロックずつ順に分配され、Ａ相〜Ｄ相のＤＣ−ＤＣコンバータ回路１１〜１４ではこの分配された同期信号に基づいてハイサイド側のスイッチング素子ＳＷＨ１〜ＳＷＨ４やローサイド側の同期整流スイッチＳＷＬ１〜ＳＷＬ４がオン・オフ駆動されて動作する。
【００４３】
一方、各相間の出力電流の差異が発生してくると、図５に示すように、その差を小さくするためクロック分配回路２４は、Ａ相〜Ｄ相の順ではなく、出力が小さいＤＣ−ＤＣコンバータ回路に多めに同期信号が分配され、出力が大きいＤＣ−ＤＣコンバータ回路には同期信号が少なめに分配されるように、クロック信号の振り分けが変化される。この振り分けのアルゴリズムについては後述する。
【００４４】
なお、実際の回路では、図５のように頻繁にクロック信号の振り分けに変化があるわけではなく、図６に示すように長い期間に分散されて行われる。
【００４５】
図７には、クロック信号の振り分けによる各相の出力電流の変化を表わした波形図を、図８には、クロック信号の振り分けにより達成される各相の出力状態を表わした説明図を示す。
【００４６】
例えば、図７（ａ）に示すように、クロック分配回路２４が、４番目と８番目のクロック信号をＡ相の同期信号に、６番目のクロック信号をＣ相の同期信号に変化させたとする。
このような振り分けがなされた場合、図７（ｂ）に示すように、Ａ相のＤＣ−ＤＣコンバータ回路１１ではスイッチング駆動される回数が増えるため、標準的な振り分けの場合（点線で示す）と比較して、リアクトルＬｏ1に流れる出力電流の平均値は増加する。
【００４７】
また、図７（ｃ）に示すように、Ｃ相のＤＣ−ＤＣコンバータ回路１３ではスイッチング駆動される回数は減るため、標準的な振り分けの場合（点線で示す）と比較して、リアクトルＬｏ３に流れる出力電流の平均値は減少する。
【００４８】
そして、このようなクロック信号の振り分けが、各相間の出力電流の差を小さくするように行われることで、図８に示すように、各相の出力電流はほぼ均等になるように制御される。
【００４９】
図９には、クロック信号の振り分けに変化があった場合における各相の出力とこれらを合算した出力とを表わした波形図を示す。
上記のようにクロック信号の振り分けが順番通りに行われなくても、図９に示すように、ＶＣＯ２１から出力される１つのクロック信号に対応して１つのＤＣ−ＤＣコンバータ回路がスイッチング駆動されるので、通常のマルチフェーズ方式の回路と同様に、合算された出力はリプルが平均化されて小さくされている。
【００５０】
次に、クロック分配回路２４によるクロック信号の分配方法について説明する。クロック分配回路２４は、電圧コンパレータなどのアナログ回路や論理回路の組み合わせによりハードウェア処理によって下記のアルゴリズムを実現する。
【００５１】
図１０は、クロック分配回路２４によるクロック信号の分配手順の第１例を示すフローチャートである。
第１例の分配アルゴリズムは、ＶＣＯ２１からクロック信号が供給されるごとに（ステップＳ１）、そのタイミングで全相のＤＣ−ＤＣコンバータ回路１１〜１４からリアルタイムの出力電流情報を取得し（ステップＳ２）、これらを比較して、出力電流が最も少なくなっている相のＤＣ−ＤＣコンバータ回路にクロック信号を出力する（ステップＳ３）ようにしたものである。
【００５２】
ＤＣ−ＤＣコンバータ回路１１〜１４のリアクトルＬｏ１〜Ｌｏ４の電流は、図９に示したように、クロック信号が供給されてハイサイドのスイッチング素子ＳＷＨ１〜ＳＷＨ４がオンされた期間に電流値を上昇させ、ハイサイドのスイッチング素子ＳＷＨ１〜ＳＷＨ４がオフされた期間で電流値を徐々に下降していく。
【００５３】
そのため、上記のような分配方法によれば、大部分の期間においてはＡ相〜Ｄ相のＤＣ−ＤＣコンバータ回路１１〜１４に順番にクロック信号が分配される一方、クロック周期より非常に長い周期でこの順番がずらされて、出力電流が低めになるＤＣ−ＤＣコンバータ回路にはクロック信号の順番が早めにずらされたり、出力電流が高めのＤＣ−ＤＣコンバータ回路にはクロック信号の順番が遅くずらされたりして、各相間の出力電流の差異が小さくなるように制御される。
【００５４】
なお、この分配方法は、図３（ａ）の電流検出回路３１ａのように、電流検出を何れのタイミングでも行え、また、電流検出や電流比較にかかる遅延時間がクロック信号の周期と比較して短くなる電流検出回路を用いた場合に適用可能となるものである。
【００５５】
図１１には、クロック分配回路２４によるクロック信号の分配手順の第２例のフローチャートを示す。
第２例の分配アルゴリズムは、ＶＣＯ２１からクロック信号が供給されるごとにクロック信号の分配先を判断してクロック信号を出力する点は、第１例の分配アルゴリズムと同様であるが、第２例ではその分配先の判断の仕方が異なる。
【００５６】
この第２例では、先ず、直前ｎ回（例えば２回）の期間にクロック信号を分配した相（Ａ相〜Ｄ相）を、次の分配先から除外する（ステップＳ１２）。さらに、ｍ回（例えば４回）連続でクロック信号を分配していない相がないか確認し（ステップＳ１３）、該当する相があればこの相に優先的にクロック信号を供給する（ステップＳ１４）。
【００５７】
他方、ｍ回連続でクロック信号を分配していない相がなければ、直前ｎ回の期間にクロック信号を分配した相は除外したまま、出力電流の検出値が一番低い相にクロック信号を分配する（ステップＳ１５）。
【００５８】
ここで、ステップＳ１２のｎ回の値は、出力位相を異ならせて駆動されるＤＣ−ＤＣコンバータ回路１１〜１４の個数よりも小さい範囲で適宜設定すれば良い。
また、ステップＳ１３のｍ回の値は、出力位相を異ならせて駆動されるＤＣ−ＤＣコンバータ回路１１〜１４の個数以上となる範囲で適宜設定すればよい。
【００５９】
このような分配方法によれば、クロック信号の分配先が適宜分散されつつ、Ａ相〜Ｄ相のＤＣ−ＤＣコンバータ回路１１〜１４の出力調整がなされて、各相間の出力差が縮小されるように制御される。
【００６０】
また、上記のｎ値やｍ値を適宜設定することで、図５に示したように、クロック信号の分配順序が様々に並び替えられた場合でも、クロック信号が全く分配されない最長期間ｔ１や、隣接するクロック信号の最短期間ｔ２に制限を付加して、各相の出力が急激に変化したりせず、緩やかな変化で出力の均衡が維持されるようにすることが出来る。
【００６１】
なお、この分配方法では、電流検出回路として図３（ａ）〜（ｃ）に示したような様々なものを適用することが出来る。すなわち、各相の電流検出はリアルタイムに行えなくてもよく、さらに、電流検出までクロック信号の１周期程度遅延するような回路でも適用可能である。クロック信号の分配先として直前ｎ回の期間にスイッチング駆動した相を除外していることで、電流検出の遅延があっても、この検出遅延の影響を排除して正しい出力比較を行うことが出来る。すなわち、スイッチング駆動して出力が上昇しているのに出力が低いときの検出信号がクロック分配先の判断材料に使用されてしまうといった不都合が回避される。
【００６２】
また、図３（ｃ）に示したように、スイッチング駆動されないと電流検出が出来ないような電流検出回路であっても問題なく適用可能である。すなわち、上記ｍ値の設定によりクロック信号が全く分配されない期間が制限されているので、例えばＡ相で出力が高いときに電流検出が行われ、その後、全体の出力が低下するなどして、他の相の検出電流が先に検出したＡ相の検出電流値を上回ることが生じないというような状態が続いた場合でも、最低でもｍクロックの期間で再度全ての相でスイッチング駆動が行われるので、１つの相だけクロック信号が全く分配されなくなるといった不都合が回避される。
【００６３】
以上のように、この実施の形態のマルチフェーズＤＣ−ＤＣコンバータ１００によれば、ＰＦＭ制御により駆動される電流共振形ＤＣ−ＤＣコンバータ回路１１〜１４を適用してマルチフェーズ方式の駆動を行い、更に、各ＤＣ−ＤＣコンバータ回路１１〜１４間で出力電流が均等になるような調整も行うことが出来るという効果がある。
【００６４】
また、共振形ＤＣ−ＤＣコンバータ回路でマルチフェーズ方式の駆動制御が行えることから、スイッチングロスやスイッチングノイズが小さくなるという共振形の利点と、低リプルで大きな出力を安定的に得られるというマルチフェーズ方式の利点との両方が享受できるという効果が得られる。また、これらにより電源装置の高効率化を図ることが出来る。
【００６５】
なお、本発明は、上記実施の形態に限られるものではなく、様々な変更が可能である。例えば、ＤＣ−ＤＣコンバータ回路として電流共振形のコンバータ回路を適用した例を示したが、電圧共振形のコンバータ回路を適用しても良い。また、共振形に限られずＰＦＭ型のコンバータ回路全般を適用することが出来る。さらに、ＰＦＭ制御のコンバータ回路だけでなく、ＰＷＭ制御のＤＣ−ＤＣコンバータ回路を適用することも出来る。従って、例えば出力に応じてＰＷＭ制御とＰＦＭ制御とを切り替えて動作させるようなＤＣ−ＤＣコンバータ回路であっても、本発明のマルチフェーズ方式のコンバータ回路に適用することが出来る。
【００６６】
また、上記実施形態では、ＤＣ−ＤＣコンバータ回路として、非絶縁型で降圧形のスイッチングコンバータを適用しているが、絶縁型としたり昇圧形や昇降圧形のスイッチングコンバータを適用することも出来る。また、入力段に整流回路を設けることで、ＡＣ／ＤＣコンバータとすることも出来る。
【００６７】
その他、並列接続するＤＣ−ＤＣコンバータ回路の数（相数）や、ＤＣ−ＤＣコンバータ回路や電流検出回路の具体的な回路構成、並びに、クロック信号を分配するアルゴリズムなど、上記の実施形態で具体的に示した細部等は発明の主旨を逸脱しない範囲で適宜変更可能である。
【図面の簡単な説明】
【００６８】
【図１】本発明の実施形態のマルチフェーズＤＣ−ＤＣコンバータを示す構成図である。
【図２】図１のマルチフェーズＤＣ−ＤＣコンバータの制御系構成の概略を表わした説明図を示す。
【図３】電流検出方式のバリエーションを示した説明図である。
【図４】ＶＣＯから供給されるクロック信号とクロック分配回路により振り分けられる同期信号とを表わすもので、各相の出力差異が小さいときの波形図である。
【図５】図４のクロック信号と同期信号とを表わすもので各相の出力差異に基づいて同期信号の分配が変化している状態の波形図である。
【図６】図４のクロック信号と同期信号とを表わすもので実際の場合に近い状態の波形図である。
【図７】クロック信号の振り分けによる各相の出力電流の変化を表わした波形図である。
【図８】クロック信号の振り分けにより達成される各相の出力状態を表わした説明図である。
【図９】クロック信号の振り分けに変化があった場合における各相の出力とこれらを合算した出力とを表わした波形図である。
【図１０】クロック分配回路によるクロック信号の分配手順の第１例を示すフローチャートである。
【図１１】クロック分配回路によるクロック信号の分配手順の第２例を示すフローチャートである。
【図１２】マルチフェーズ方式とＰＦＭ制御の両立の困難性を説明する波形図である。
【図１３】マルチフェーズ方式の回路で各相の出力調整を行わない場合の出力例を示す説明図である。
【符号の説明】
【００６９】
１１〜１４    Ａ相〜Ｄ相のＤＣ−ＤＣコンバータ回路
２０    制御ブロック
２１    ＶＣＯ
２２    エラーアンプ
２３    電流比較回路
２４    クロック分配回路
２５    ゲートドライバ
３１ａ〜３１ｃ  電流検出回路
１００  マルチフェーズＤＣ−ＤＣコンバータ
ＳＷＨ１〜ＳＷＨ４    スイッチング素子
ＳＷＬ１〜ＳＷＬ４    同期整流スイッチ
Ｌｏ１〜Ｌｏ４  リアクトル
Ｌｒ１〜Ｌｒ４  共振インダクタ
Ｃｒ１〜Ｃｒ４  共振コンデンサ
Ｃｉｎ  入力コンデンサ
Ｃｏ    出力コンデンサ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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