(57)【要約】【課題】より単純なプロセスで、従来よりも接合容量を低減し、低消費電力化を実現することが出来る半導体装置及びその作製方法を提供する。【解決手段】ベース基板と、ベース基板上に形成された半導体膜と、半導体膜上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成された電極とを有し、半導体膜は、ゲート絶縁膜を間に挟んで電極と重なるチャネル形成領域を有し、半導体膜が有する凹部とベース基板の間に空洞が形成されており、チャネル形成領域は、凹部において空洞に接している。【選択図】図１
2008294407.tif 000002
【特許請求の範囲】
【請求項１】
ベース基板と、前記ベース基板上に形成された半導体膜とを有し、
前記半導体膜が有する凹部と前記ベース基板の間に空洞が形成されていることを特徴とする半導体装置。
【請求項２】
ベース基板と、少なくとも１つの絶縁膜と、前記少なくとも１つの絶縁膜を間に挟んで前記ベース基板上に形成された半導体膜とを有し、
前記半導体膜が有する凹部と前記ベース基板の間に空洞が形成されていることを特徴とする半導体装置。
【請求項３】
ベース基板と、前記ベース基板に接する絶縁膜と、前記絶縁膜に接する半導体膜と、を有し、
前記半導体膜が有する凹部と前記ベース基板の間に空洞が形成されていることを特徴とする半導体装置。
【請求項４】
ベース基板と、前記ベース基板に接する絶縁膜と、前記絶縁膜に接する半導体膜と、を有し、
前記絶縁膜は開口部を有し、
前記半導体膜は前記開口部と重なる領域において、前記ベース基板側に凹部を有することを特徴とする半導体装置。
【請求項５】
ベース基板と、前記ベース基板上に形成された半導体膜と、前記半導体膜上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成された電極とを有し、
前記半導体膜は、前記ゲート絶縁膜を間に挟んで前記電極と重なるチャネル形成領域を有し、
前記半導体膜が有する凹部と前記ベース基板の間に空洞が形成されており、
前記チャネル形成領域は、前記凹部において前記空洞と重なっていることを特徴とする半導体装置。
【請求項６】
ベース基板と、前記ベース基板上に形成された半導体膜と、前記半導体膜上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成された電極とを有し、
前記半導体膜は、前記ゲート絶縁膜を間に挟んで前記電極と重なるチャネル形成領域を有し、
前記半導体膜が有する複数の凹部と前記ベース基板の間に複数の空洞が形成されており、
前記チャネル形成領域は、前記複数の凹部において前記複数の空洞と重なっていることを特徴とする半導体装置。
【請求項７】
ベース基板と、前記ベース基板上に形成された半導体膜と、前記半導体膜上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成された電極とを有し、
前記半導体膜は、前記ゲート絶縁膜を間に挟んで前記電極と重なるチャネル形成領域と、前記チャネル形成領域を間に挟んでいる一対の不純物領域とを有し、
前記半導体膜が有する第１の凹部及び第２の凹部と前記ベース基板の間に第１の空洞及び第２の空洞が形成されており、
前記一対の不純物領域の一方は、前記第１の凹部において前記第１の空洞と重なっており、
前記一対の不純物領域の他方は、前記第２の凹部において前記第２の空洞と重なっていることを特徴とする半導体装置。
【請求項８】
ベース基板と、前記ベース基板上に形成された半導体膜と、前記半導体膜上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成された電極とを有し、
前記半導体膜は、前記ゲート絶縁膜を間に挟んで前記電極と重なるチャネル形成領域と、前記チャネル形成領域を間に挟んでいる一対の不純物領域とを有し、
前記半導体膜が有する複数の第１の凹部及び複数の第２の凹部と前記ベース基板の間に複数の第１の空洞及び複数の第２の空洞が形成されており、
前記一対の不純物領域の一方は、前記複数の第１の凹部において前記複数の第１の空洞と重なっており、
前記一対の不純物領域の他方は、前記複数の第２の凹部において前記複数の第２の空洞と重なっていることを特徴とする半導体装置。
【請求項９】
ベース基板と、前記ベース基板上に形成された半導体膜と、前記半導体膜上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成された電極とを有し、
前記半導体膜は、前記ゲート絶縁膜を間に挟んで前記電極と重なるチャネル形成領域と、前記チャネル形成領域を間に挟んでいる一対の不純物領域とを有し、
前記半導体膜が有する凹部と前記ベース基板の間に空洞が形成されており、
前記チャネル形成領域及び前記一対の不純物領域は、前記空洞と重なっていることを特徴とする半導体装置。
【請求項１０】
ベース基板と、前記ベース基板上に形成された半導体膜と、前記半導体膜上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成された電極とを有し、
前記半導体膜は、前記ゲート絶縁膜を間に挟んで前記電極と重なるチャネル形成領域と、前記チャネル形成領域を間に挟んでいる一対の不純物領域とを有し、
前記半導体膜が有する複数の凹部と前記ベース基板の間に複数の空洞が形成されており、
前記チャネル形成領域及び前記一対の不純物領域は、前記複数の各空洞と重なっていることを特徴とする半導体装置。
【請求項１１】
請求項５乃至請求項１０のいずれか１項において、
前記ベース基板と前記半導体膜の間に少なくとも１つの絶縁膜が形成されていることを特徴とする半導体装置。
【請求項１２】
ボンド基板に接する絶縁膜に、前記ボンド基板が露出するように開口部を形成し、
前記開口部において前記ボンド基板に凹部を形成し、
前記絶縁膜を間に挟んで前記ボンド基板をベース基板に貼り合わせ、
前記ボンド基板を劈開させることで、前記ボンド基板の一部であり、なおかつ前記凹部を有する半導体膜を、前記絶縁膜と共に前記ベース基板に転置し、
前記転置した前記半導体膜を所望の形状に加工することを特徴とする半導体装置の作製方法。
【請求項１３】
ボンド基板に凹部を形成し、
絶縁膜が形成されたベース基板に、前記凹部が前記ベース基板側を向くように、なおかつ前記絶縁膜に前記ボンド基板が接するように、前記ボンド基板を貼り合わせ、
前記ボンド基板を劈開させることで、前記ボンド基板の一部であり、なおかつ前記凹部を有する半導体膜を、前記ベース基板に転置し、
前記転置した前記半導体膜を所望の形状に加工することを特徴とする半導体装置の作製方法。
【請求項１４】
ボンド基板に接する第１の絶縁膜に、前記ボンド基板が露出するように開口部を形成し、
前記開口部において前記ボンド基板に凹部を形成し、
第２の絶縁膜が形成されたベース基板に、前記第１の絶縁膜と前記第２の絶縁膜が接するように、前記ボンド基板を貼り合わせ、
前記ボンド基板を劈開させることで、前記ボンド基板の一部であり、なおかつ前記凹部を有する半導体膜を、前記第１の絶縁膜と共に前記ベース基板に転置し、
前記転置した前記半導体膜を所望の形状に加工することを特徴とする半導体装置の作製方法。
【請求項１５】
ボンド基板に接する絶縁膜に、前記ボンド基板が露出するように開口部を形成し、
前記開口部において前記ボンド基板に凹部を形成し、
前記開口部が残存するように前記絶縁膜を部分的に除去することで、前記凹部が形成された前記ボンド基板を部分的に露出させ、
前記部分的に露出した領域において前記凹部が形成された前記ボンド基板を加工することで、前記部分的に露出した領域以外の領域において前記ボンド基板に凸部を形成し、
前記部分的に除去された前記絶縁膜を間に挟んで前記ボンド基板をベース基板に貼り合わせ、
前記ボンド基板を劈開させることで、前記凸部の一部であり、なおかつ前記凹部を有する半導体膜を、前記絶縁膜と共に前記ベース基板に転置し、
前記転置した前記半導体膜を所望の形状に加工することを特徴とする半導体装置の作製方法。
【請求項１６】
ボンド基板に凹部を形成し、
前記凹部が形成された前記ボンド基板を加工することで、前記ボンド基板に前記凹部が形成された領域を内部に含む凸部を形成し、
絶縁膜が形成されたベース基板に、前記凹部及び前記凸部が前記ベース基板側を向くように、なおかつ前記絶縁膜に前記凸部が接するように、前記ボンド基板を貼り合わせ、
前記ボンド基板を劈開させることで、前記凸部の一部であり、なおかつ前記凹部を有する半導体膜を、前記ベース基板に転置し、
前記転置した前記半導体膜を所望の形状に加工することを特徴とする半導体装置の作製方法。
【請求項１７】
ボンド基板に接する第１の絶縁膜に、前記ボンド基板が露出するように開口部を形成し、
前記開口部において前記ボンド基板に凹部を形成し、
前記開口部が残存するように前記第１の絶縁膜を部分的に除去することで、前記凹部が形成された前記ボンド基板を部分的に露出させ、
前記部分的に露出した領域において前記凹部が形成された前記ボンド基板を加工することで、前記部分的に露出した領域以外の領域において前記ボンド基板に凸部を形成し、
第２の絶縁膜が形成されたベース基板に、前記第１の絶縁膜と前記第２の絶縁膜が接するように、前記ボンド基板を貼り合わせ、
前記ボンド基板を劈開させることで、前記凸部の一部であり、なおかつ前記凹部を有する半導体膜を、前記第１の絶縁膜と共に前記ベース基板に転置し、
前記転置した前記半導体膜を所望の形状に加工することを特徴とする半導体装置の作製方法。
【請求項１８】
請求項１２乃至請求項１７のいずれか１項において、
前記加工はエッチングであることを特徴とする半導体装置の作製方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板を用いた半導体装置及びその作製方法に関する。特に貼り合わせＳＯＩ技術に関するものであって、絶縁膜を間に挟んで単結晶若しくは多結晶の半導体膜を基板に貼り合わせることで得られるＳＯＩ基板を用いた、半導体装置及びその作製方法に関する。
【背景技術】
【０００２】
半導体集積回路に対する高集積化、高速化、高機能化、低消費電力化への要求が厳しさを増しており、その実現に向け、バルクのトランジスタに替わる有力な手段としてＳＯＩ基板を用いたトランジスタが注目されている。ＳＯＩ基板を用いたトランジスタはバルクのトランジスタと比較すると、半導体膜が絶縁膜上に形成されているので、寄生容量を低減し、基板に流れる漏れ電流の発生を抑えることができ、高速化、低消費電力化がより期待できる。そして活性層として用いる半導体膜を薄くできるので、短チャネル効果を抑制し、よって素子の微細化、延いては半導体集積回路の高集積化を実現することができる。またＳＯＩ基板を用いたトランジスタは完全にラッチアップフリーであるため、ラッチアップによる発熱で素子が破壊される恐れがない。さらにバルクのトランジスタのようにウェルによる素子分離を行う必要がないため、素子間の距離を短くすることができ、高集積化を実現できるといったメリットをも有している。
【０００３】
ＳＯＩ基板の作製方法の一つに、スマートカットに代表されるＵＮＩＢＯＮＤ、ＥＬＴＲＡＮ（Ｅｐｉｔａｘｉａｌ  Ｌａｙｅｒ  Ｔｒａｎｓｆｅｒ）、誘電体分離法、ＰＡＣＥ（Ｐｌａｓｍａ  Ａｓｓｉｓｔｅｄ  Ｃｈｅｍｉｃａｌ  Ｅｔｃｈｉｎｇ）法などの、絶縁膜を介して半導体膜を基板に貼り合わせる貼り合わせ法がある。上記貼り合わせ法を用いることで、単結晶の半導体膜を用いた高機能な集積回路をあらゆる基板上に形成することができる。
【０００４】
ところで、ＳＯＩ基板を用いたトランジスタは、半導体膜の不純物領域と基板との間に接合容量が形成される。半導体集積回路のさらなる低消費電力化を実現するにあたり、この接合容量の低減は非常に重要な課題である。接合容量を低減し、なおかつ集積回路の安定した動作を確保するためには、不純物領域と基板の間に存在する絶縁膜に、絶縁性を維持しつつ誘電率の低い材料を用いることが望まれる。
【０００５】
下記の特許文献１には、半導体膜と基板との間に中空のスペースが設けられた、ＳＯＮ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｎｏｔｈｉｎｇ）構造のトランジスタについて記載されている。また特許文献２には、半導体膜と基板との間に空洞を有するＳＯＩ基板の構成について記載されている。比誘電率が１である空気を用いて基板と半導体膜との間を絶縁することで、接合容量を低減することができる。
【特許文献１】特開２００１−１４４２７６号公報
【特許文献２】特開２００４−１４６４６１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし特許文献１に記載されているＳＯＮ構造のトランジスタは、作製工程において取り扱いに注意を要する水素ガスを多用する上に、半導体膜の膜厚や空洞の位置の制御が難しく、複雑なプロセスで形成しなくてはならない。そして半導体膜中において、結晶成長が進んでぶつかるところの結晶性が他と比べて劣ってしまうため、素子の特性がばらつき、高い歩留まりを得るのが難しいという問題がある。一方、特許文献２に記載されているＳＯＩ基板では、形成されるＳＯＮ構造のトランジスタに接合容量を低減させる余地がさらに残されている。
【０００７】
本発明は上述した問題に鑑み、より単純なプロセスで、従来よりも接合容量を低減し、低消費電力化を実現することが出来る半導体装置及びその作製方法の提案を課題とする。
【課題を解決するための手段】
【０００８】
本発明では、ベース基板（支持基板）上に凹部が形成されたボンド基板（半導体基板）の一部を転置することで、ベース基板との間において空洞を有する半導体膜をベース基板上に形成する。そして該半導体膜を用い、トランジスタなどの半導体素子を有する半導体装置を形成する。具体的に、本発明の半導体装置が有するトランジスタは、活性層として用いる半導体膜とベース基板との間に空洞を有する。上記空洞は単数であっても良いし、複数であっても良い。また上記空洞は、半導体膜のチャネル形成領域と重なるように形成されていても良いし、ソースまたはドレインのいずれか一方と重なるように形成されていても良いし、或いは、ソース、ドレイン及びチャネル形成領域と重なるように形成されていても良い。
【０００９】
また本発明の半導体装置の作製方法は、後に空洞として用いられる凹部をボンド基板に形成する。次に、該凹部がベース基板側に向くようにボンド基板とベース基板を貼り合わせることで、ボンド基板とベース基板の間に空洞を形成する。そして、その一部がベース基板に残存するようにボンド基板を劈開し、該空洞をベース基板との間に有する半導体膜を、ベース基板上に形成する。次に、該空洞をベース基板との間に維持したまま該半導体膜を所望の形状に加工し、トランジスタなどの半導体素子を形成する。
【００１０】
或いは、本発明の半導体装置の作製方法は、後に空洞として用いられる凹部と、後に半導体素子として用いられる凸部とをボンド基板に形成する。凹部の高低差よりも凸部の高低差の方が大きく、なおかつ凹部が形成される領域が凸部の内部に含まれるように配置する。次に、該凹部及び該凸部がベース基板側に向くようにボンド基板とベース基板を貼り合わせることで、ボンド基板とベース基板の間に空洞を形成する。そして、その凸部の一部がベース基板に残存するようにボンド基板を劈開し、該空洞をベース基板との間に有する半導体膜を、ベース基板上に形成する。そして、ベース基板上に形成された半導体膜を用い、トランジスタなどの半導体素子を形成する。
【発明の効果】
【００１１】
本発明の半導体装置が有するトランジスタは、半導体膜と空洞が接している。よって、例えば酸化珪素などの無機絶縁膜に比べて比誘電率の低い空気、窒素、不活性ガスなどで空洞を満たしておくことで、トランジスタの寄生容量または接合容量を低減することが出来る。よって、半導体装置の低消費電力化を実現することが出来る。
【００１２】
本発明の作製方法では、エッチングなどの既に確立された手法を用いて凹部を形成することが出来るので、所望の深さ及び形状を有する空洞を、より安全かつ簡単な作製方法で制御良く形成することが出来るので、半導体装置の作製にかかるコストを抑えることが出来、歩留まりも高くすることが出来る。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施の形態について図面を参照しながら説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本実施の形態の記載内容に限定して解釈されるものではない。
【００１４】
（実施の形態１）
本発明の半導体装置において、半導体素子が有する半導体膜の構成について、図１（Ａ）を用いて説明する。
【００１５】
図１（Ａ）に示す半導体膜１００は、平坦なベース基板１０１上に形成されている。そして半導体膜１００は、ベース基板１０１側に凹部を有しており、該凹部により、半導体膜１００とベース基板１０１の間に空洞１０２が形成されている。空洞１０２の位置及びその数は、図１（Ａ）に示す構成に限定されない。半導体膜１００とベース基板１０１の間に空洞１０２が単数設けられていても良いし、複数設けられていても良い。
【００１６】
なお、空洞１０２が形成されている部分以外の領域には、半導体膜１００とベース基板１０１との間に絶縁膜１０３が形成されている。また絶縁膜１０３とベース基板１０１の間にも、絶縁膜１０４が形成されている。絶縁膜１０３と絶縁膜１０４とが接合することで、半導体膜１００とベース基板１０１とを貼り合わせることが出来る。
【００１７】
絶縁膜１０３は単数の絶縁膜で形成されていても良いし、複数の絶縁膜が積層されるように形成されていても良い。また絶縁膜１０４も、単数の絶縁膜で形成されていても良いし、複数の絶縁膜が積層されるように形成されていても良い。
【００１８】
絶縁膜１０４はベース基板１０１の全面に形成されていても良いし、少なくとも絶縁膜１０３と重なる領域をカバーするように部分的に形成されていても良い。
【００１９】
図１（Ａ）では、絶縁膜１０３及び絶縁膜１０４を用いて半導体膜１００とベース基板１０１とを貼り合わせているが、本発明はこの構成に限定されない。絶縁膜１０３と絶縁膜１０４は、必ずしも両方設ける必要はなく、いずれか一方のみ設ければよい。例えば絶縁膜１０３と絶縁膜１０４のうち、絶縁膜１０４のみを形成する場合、絶縁膜１０４と半導体膜１００を接合させることで、ベース基板１０１と半導体膜１００とを貼り合わせることが出来る。逆に、絶縁膜１０３と絶縁膜１０４のうち絶縁膜１０３のみを形成する場合、絶縁膜１０３とベース基板１０１を接合させることで、ベース基板１０１と半導体膜１００とを貼り合わせることが出来る。
【００２０】
次に、図１（Ａ）に示す半導体膜１００を用いた半導体素子の一つである、トランジスタの構成について説明する。図１（Ｂ）は、半導体膜１００を用いて形成されたトランジスタの断面図の一例である。図１（Ｂ）に示すトランジスタは、半導体膜１００に、ソースまたはドレインとして機能する一対の不純物領域１０５、１０６と、チャネル形成領域１０７とを有する。そして図１（Ｂ）に示すトランジスタは、ゲート絶縁膜１０８を間に挟んでチャネル形成領域１０７と重なるように、ゲートとして機能する電極１０９を有する。
【００２１】
図１（Ｂ）に示すトランジスタでは、空洞１０２が、チャネル形成領域１０７、電極１０９と重なる位置に設けられている。なお本発明において、空洞の位置は、図１（Ｂ）に示した構成に限定されない。空洞は、一対の不純物領域１０５、１０６のいずれか一方と重なるように形成されていても良いし、一対の不純物領域１０５、１０６及びチャネル形成領域１０７と重なるように形成されていても良い。少なくともチャネル形成領域１０７と重なるように空洞を形成する場合、不純物領域１０５、１０６とのみ重なるように空洞を形成する場合に比べて、よりセルフヒーティングを抑えることが出来る。
【００２２】
次に、凹部を２つ有する半導体膜１１０を用いたトランジスタの構成について説明する。図１（Ｃ）は、凹部を２つ有する半導体膜１１０を用いて形成されたトランジスタの断面図の一例である。図１（Ｃ）に示すトランジスタは、半導体膜１１０に、ソースまたはドレインとして機能する一対の不純物領域１１１、１１２と、チャネル形成領域１１３とを有する。そして図１（Ｃ）に示すトランジスタは、ゲート絶縁膜１１４を間に挟んでチャネル形成領域１１３と重なるように、ゲートとして機能する電極１１５を有する。
【００２３】
図１（Ｃ）に示すトランジスタでは、半導体膜１１０とベース基板１１６との間に、凹部によって形成される空洞１１７、１１８を有する。そして空洞１１７、１１８が、一対の不純物領域１１１、１１２と、それぞれ重なる位置に設けられている。空洞１１７、１１８が少なくとも不純物領域１１１、１１２と重なっている場合、チャネル形成領域１１３とのみ重なっている空洞を形成する場合と比べて、トランジスタの接合容量をより低減させることが出来る。
【００２４】
本発明の半導体装置が有するトランジスタは、半導体膜１００、１１０とベース基板１０１、１１６の間に空洞１０２、１１７、１１８を有しており、さらに半導体膜１００、１１０と空洞１０２、１１７、１１８とがそれぞれ接している。よって、例えば酸化珪素などの無機絶縁膜に比べて比誘電率の低い空気、窒素、不活性ガスなどで空洞１０２、１１７、１１８を満たしておくことで、トランジスタの寄生容量または接合容量を低減することが出来る。上記気体は、温度変化に伴う体積膨張を抑えるために、水分の含有率を低減させておくのが望ましい。なお、実際のところ半導体膜１００、１１０の、空洞１０２、１１７、１１８とそれぞれ接する部分には、自然酸化膜が形成される場合がある。しかし特許文献２に記載されている絶縁膜は数μｍから数百μｍの膜厚を有していることが前提となっており、自然酸化膜は、上記の絶縁膜に比べてその膜厚は数ｎｍ程度と飛躍的に薄い。よって本発明は、半導体膜１００、１１０の空洞１０２、１１７、１１８にそれぞれ接する部分に上記膜厚を有する絶縁膜を形成した場合に比べて、トランジスタの寄生容量または接合容量を低減することが出来ると言える。
【００２５】
なお本実施の形態では、空洞１０２、１１７、１１８を空気などの気体で満たす場合について示したが、本発明はこの構成に限定されない。例えば空洞１０２、１１７、１１８を、酸化珪素などの無機絶縁膜よりも比誘電率の低い気体以外の材料、例えば内部に多数の気孔を有する多孔質絶縁膜（ポーラス材料）などで満たすようにしても良い。
【００２６】
なお本発明の範疇に含まれる半導体装置には、マイクロプロセッサ、画像処理回路などの集積回路や、半導体表示装置等、ありとあらゆる半導体装置が含まれる。半導体表示装置には、液晶表示装置、有機発光素子（ＯＬＥＤ）に代表される発光素子を各画素に備えた発光装置、ＤＭＤ（Ｄｉｇｉｔａｌ  Ｍｉｃｒｏｍｉｒｒｏｒ  Ｄｅｖｉｃｅ）、ＰＤＰ（Ｐｌａｓｍａ  Ｄｉｓｐｌａｙ  Ｐａｎｅｌ）、ＦＥＤ（Ｆｉｅｌｄ  Ｅｍｉｓｓｉｏｎ  Ｄｉｓｐｌａｙ）等や、半導体膜を用いた回路素子を駆動回路に有しているその他の表示装置がその範疇に含まれる。
【００２７】
（実施の形態２）
本実施の形態では、本発明の半導体装置が有するトランジスタの、より具体的な構成について説明する。
【００２８】
図２に、本発明の半導体装置が有するトランジスタの、断面図及び上面図の一例を示す。図２（Ａ）はトランジスタの上面図であり、図２（Ａ）のＡ−Ａ’における断面図を図２（Ｂ）に、図２（Ａ）のＢ−Ｂ’における断面図を図２（Ｃ）に示す。
【００２９】
図２に示すトランジスタは、活性層として機能する半導体膜１２０と、半導体膜１２０と重なる部分がゲートとして機能する電極１２１と、半導体膜１２０と電極１２１の間に設けられたゲート絶縁膜１２２とを有する。また半導体膜１２０は、ソースまたはドレインとして機能する不純物領域１２３、１２４、チャネル形成領域１２５、不純物領域１２３、１２４とチャネル形成領域１２５の間に設けられたＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域１２６、１２７を有している。
【００３０】
半導体膜１２０とベース基板１２９の間には、空洞１３０が１つ設けられている。そして空洞１３０は、半導体膜１２０と重なる領域の内部に設けられている。また空洞１３０は、半導体膜１２０のうち、チャネル形成領域１２５と重なっている。少なくともチャネル形成領域１２５と重なるように空洞を形成する場合、不純物領域１２３、１２４とのみ重なるように空洞を形成する場合に比べて、よりセルフヒーティングを抑えることが出来る。
【００３１】
なお図２に示すトランジスタは、半導体膜１２０がＬＤＤ領域１２６、１２７を有しているが、本発明はこの構成に限定されない。ＬＤＤ領域１２６、１２７は必ずしも設けなくとも良いし、或いはいずれか一方のみが設けられていても良い。また図２に示すトランジスタは、半導体膜１２０のうち、電極１２１と重なっている領域とは異なる領域にＬＤＤ領域１２６、１２７が設けられているが、本発明はこの構成に限定されない。ＬＤＤ領域１２６、１２７は、電極１２１と重なっている領域に設けられていても良い。或いは、電極１２１と重なっている領域と、それ以外の領域とに跨るように設けられていても良い。
【００３２】
また図２に示すトランジスタは、ＬＤＤ領域１２６、１２７を形成する際にマスクとして用いるサイドウォール１２８が電極１２１の側部に設けられているが、本発明はこの構成に限定されない。
【００３３】
図３に、本発明の半導体装置が有するトランジスタの、断面図及び上面図の一例を示す。図３（Ａ）はトランジスタの上面図であり、図３（Ａ）のＡ−Ａ’における断面図を図３（Ｂ）に、図３（Ａ）のＢ−Ｂ’における断面図を図３（Ｃ）に示す。
【００３４】
図３に示すトランジスタは、活性層として機能する半導体膜１４０と、半導体膜１４０と重なる部分がゲートとして機能する電極１４１と、半導体膜１４０と電極１４１の間に設けられたゲート絶縁膜１４２とを有する。また半導体膜１４０は、ソースまたはドレインとして機能する不純物領域１４３、１４４、チャネル形成領域１４５、不純物領域１４３、１４４とチャネル形成領域１４５の間に設けられたＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域１４６、１４７を有している。
【００３５】
半導体膜１４０とベース基板１４９の間には、空洞１５０が１つ設けられている。そして空洞１５０は、半導体膜１４０と重なる領域の内部に完全に納まっているわけではなく、半導体膜１４０の端部にまで広がっている。よって空洞１５０は、図２のトランジスタとは異なり、半導体膜１４０の端部にまで凹部が広がっているため、空洞１５０が半導体膜１４０の端部において開口していることになる。また空洞１５０は、半導体膜１４０のうち、チャネル形成領域１４５と重なっている。少なくともチャネル形成領域１４５と重なるように空洞を形成する場合、不純物領域１４３、１４４とのみ重なるように空洞を形成する場合に比べて、よりセルフヒーティングを抑えることが出来る。また空洞１５０が半導体膜１４０の端部において開口していることで、空洞１５０の内部と外部の気圧の差を低減させることができる。よって、加熱処理における温度変化が急激であっても半導体膜１４０の形状が変化するのを防ぐことが出来る。
【００３６】
なお図３に示すトランジスタは、半導体膜１４０がＬＤＤ領域１４６、１４７を有しているが、本発明はこの構成に限定されない。ＬＤＤ領域１４６、１４７は必ずしも設けなくとも良いし、或いはいずれか一方のみが設けられていても良い。また図３に示すトランジスタは、半導体膜１４０のうち、電極１４１と重なっている領域とは異なる領域にＬＤＤ領域１４６、１４７が設けられているが、本発明はこの構成に限定されない。ＬＤＤ領域１４６、１４７は、電極１４１と重なっている領域に設けられていても良い。或いは、電極１４１と重なっている領域と、それ以外の領域とに跨るように設けられていても良い。
【００３７】
また図３に示すトランジスタは、ＬＤＤ領域１４６、１４７を形成する際にマスクとして用いるサイドウォール１４８が電極１４１の側部に設けられているが、本発明はこの構成に限定されない。
【００３８】
図４に、本発明の半導体装置が有するトランジスタの、断面図及び上面図の一例を示す。図４（Ａ）はトランジスタの上面図であり、図４（Ａ）のＡ−Ａ’における断面図を図４（Ｂ）に、図４（Ａ）のＢ−Ｂ’における断面図を図４（Ｃ）に示す。
【００３９】
図４に示すトランジスタは、活性層として機能する半導体膜１６０と、半導体膜１６０と重なる部分がゲートとして機能する電極１６１と、半導体膜１６０と電極１６１の間に設けられたゲート絶縁膜１６２とを有する。また半導体膜１６０は、ソースまたはドレインとして機能する不純物領域１６３、１６４、チャネル形成領域１６５、不純物領域１６３、１６４とチャネル形成領域１６５の間に設けられたＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域１６６、１６７を有している。
【００４０】
半導体膜１６０とベース基板１６９の間には、２つの空洞１７０と空洞１７１とが設けられている。そして空洞１７０は不純物領域１６３と、空洞１７１は不純物領域１６４と重なっている。なお、空洞１７０と空洞１７１は、半導体膜１６０と重なる領域の内部に完全に納まっていても良いし、納まらずに半導体膜１６０の端部にまで広がることで半導体膜１６０の端部において凹部を有していても良い。空洞１７０、１７１が少なくとも不純物領域１６３、１６４と重なっている場合、チャネル形成領域１６５とのみ重なっている空洞を形成する場合と比べて、トランジスタの接合容量をより低減させることが出来る。また空洞１７０、１７１が半導体膜１６０の端部にまで広がっている場合、空洞１７０、１７１は半導体膜１６０の端部において開口していることになるため、空洞１７０、１７１の内部と外部の気圧の差を低減させることができる。よって、加熱処理における温度変化が急激であっても、半導体膜１６０の形状が変化するのを防ぐことが出来る。
【００４１】
なお図４に示すトランジスタは、半導体膜１６０がＬＤＤ領域１６６、１６７を有しているが、本発明はこの構成に限定されない。ＬＤＤ領域１６６、１６７は必ずしも設けなくとも良いし、或いはいずれか一方のみが設けられていても良い。また図４に示すトランジスタは、半導体膜１６０のうち、電極１６１と重なっている領域とは異なる領域にＬＤＤ領域１６６、１６７が設けられているが、本発明はこの構成に限定されない。ＬＤＤ領域１６６、１６７は、電極１６１と重なっている領域に設けられていても良い。或いは、電極１６１と重なっている領域と、それ以外の領域とに跨るように設けられていても良い。
【００４２】
また図４に示すトランジスタは、ＬＤＤ領域１６６、１６７を形成する際にマスクとして用いるサイドウォール１６８が電極１６１の側部に設けられているが、本発明はこの構成に限定されない。
【００４３】
図５に、本発明の半導体装置が有するトランジスタの、断面図及び上面図の一例を示す。図５（Ａ）はトランジスタの上面図であり、図５（Ａ）のＡ−Ａ’における断面図を図５（Ｂ）に、図５（Ａ）のＢ−Ｂ’における断面図を図５（Ｃ）に示す。
【００４４】
図５に示すトランジスタは、活性層として機能する半導体膜１８０と、半導体膜１８０と重なる部分がゲートとして機能する電極１８１と、半導体膜１８０と電極１８１の間に設けられたゲート絶縁膜１８２とを有する。また半導体膜１８０は、ソースまたはドレインとして機能する不純物領域１８３、１８４、チャネル形成領域１８５、不純物領域１８３、１８４とチャネル形成領域１８５の間に設けられたＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域１８６、１８７を有している。
【００４５】
半導体膜１８０とベース基板１８９の間には、空洞１９０が１つ設けられている。そして空洞１９０は不純物領域１８３、１８４及びチャネル形成領域１８５と重なっている。なお、空洞１９０は、半導体膜１８０と重なる領域の内部に完全に納まっていても良いし、納まらずに半導体膜１８０の端部にまで広がることで半導体膜１８０の端部において凹部を有していても良い。空洞１９０が不純物領域１８３、１８４及びチャネル形成領域１８５と重なっている場合、セルフヒーティングを抑えるのみならず、トランジスタの接合容量をより低減させることが出来る。また半導体膜１８０の端部において凹部を有する場合、空洞１９０は半導体膜１８０の端部において開口していることになるため、空洞１９０の内部と外部の気圧の差を低減させることができる。よって、加熱処理における温度変化が急激であっても、半導体膜１８０の形状が変化するのを防ぐことが出来る。
【００４６】
なお図５に示すトランジスタは、半導体膜１８０がＬＤＤ領域１８６、１８７を有しているが、本発明はこの構成に限定されない。ＬＤＤ領域１８６、１８７は必ずしも設けなくとも良いし、或いはいずれか一方のみが設けられていても良い。また図５に示すトランジスタは、半導体膜１８０のうち、電極１８１と重なっている領域とは異なる領域にＬＤＤ領域１８６、１８７が設けられているが、本発明はこの構成に限定されない。ＬＤＤ領域１８６、１８７は、電極１８１と重なっている領域に設けられていても良い。或いは、電極１８１と重なっている領域と、それ以外の領域とに跨るように設けられていても良い。
【００４７】
また図５に示すトランジスタは、ＬＤＤ領域１８６、１８７を形成する際にマスクとして用いるサイドウォール１８８が電極１８１の側部に設けられているが、本発明はこの構成に限定されない。
【００４８】
図６に、本発明の半導体装置が有するトランジスタの、断面図及び上面図の一例を示す。図６（Ａ）はトランジスタの上面図であり、図６（Ａ）のＡ−Ａ’における断面図を図６（Ｂ）に、図６（Ａ）のＢ−Ｂ’における断面図を図６（Ｃ）、図６（Ａ）のＣ−Ｃ’における断面図を図６（Ｄ）に示す。
【００４９】
図６に示すトランジスタは、活性層として機能する半導体膜５００と、半導体膜５００と重なる部分がゲートとして機能する電極５０１と、半導体膜５００と電極５０１の間に設けられたゲート絶縁膜５０２とを有する。また半導体膜５００は、ソースまたはドレインとして機能する不純物領域５０３、５０４、チャネル形成領域５０５、不純物領域５０３、５０４とチャネル形成領域５０５の間に設けられたＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域５０６、５０７を有している。
【００５０】
半導体膜５００とベース基板５０９の間には、複数の空洞５１０〜５１５が設けられている。空洞５１０、５１１は不純物領域５０３と、空洞５１２、５１３は不純物領域５０４と重なっている。また空洞５１４、５１５は、不純物領域５０３、５０４及びチャネル形成領域５０５と重なっている。空洞５１０〜５１３が不純物領域５０３、５０４と重なることで、セルフヒーティングを抑えることができる。また空洞５１４、５１５が不純物領域５０３、５０４及びチャネル形成領域５０５と重なることで、セルフヒーティングを抑えるのみならず、トランジスタの接合容量をより低減させることが出来る。
【００５１】
なお、空洞５１０〜５１５は、半導体膜５００と重なる領域の内部に完全に納まっていても良いし、納まらずに半導体膜５００の端部にまで広がることで半導体膜５００の端部において凹部を有していても良い。半導体膜５００の端部にまで空洞５１０〜５１５が広がっている場合、空洞５１０〜５１５は半導体膜５００の端部において開口していることになるため、空洞５１０〜５１５の内部と外部の気圧の差を低減させることができる。よって、加熱処理における温度変化が急激であっても、半導体膜５００の形状が変化するのを防ぐことが出来る。
【００５２】
なお図６に示すトランジスタは、半導体膜５００がＬＤＤ領域５０６、５０７を有しているが、本発明はこの構成に限定されない。ＬＤＤ領域５０６、５０７は必ずしも設けなくとも良いし、或いはいずれか一方のみが設けられていても良い。また図６に示すトランジスタは、半導体膜５００のうち、電極５０１と重なっている領域とは異なる領域にＬＤＤ領域５０６、５０７が設けられているが、本発明はこの構成に限定されない。ＬＤＤ領域５０６、５０７は、電極５０１と重なっている領域に設けられていても良い。或いは、電極５０１と重なっている領域と、それ以外の領域とに跨るように設けられていても良い。
【００５３】
また図６に示すトランジスタは、ＬＤＤ領域５０６、５０７を形成する際にマスクとして用いるサイドウォール５０８が電極５０１の側部に設けられているが、本発明はこの構成に限定されない。
【００５４】
なお、半導体膜の下部に設けられる空洞が図５に示すように単数である場合、半導体膜の下部により広い面積で空洞をレイアウトすることが可能になるので、空洞が複数の場合よりも接合容量及び寄生容量をより低減させることができ、セルフヒーティングもより抑えることができる。逆に半導体膜の下部に設けられる空洞が図６に示すように複数である場合、単数の場合よりも物理的強度のより強いトランジスタを形成することが出来る。
【００５５】
また図２、図３に示すトランジスタの場合、チャネル形成領域と重なるように空洞が１つだけ設けられているが、本発明はこの構成に限定されない。チャネル形成領域と重なるように空洞が複数設けられていても良い。空洞が単数である場合、チャネル形成領域の下部により広い面積で空洞をレイアウトすることが可能になるので、空洞が複数の場合よりもセルフヒーティングをより抑えることができる。逆にチャネル形成領域の下部に設けられる空洞が複数である場合、単数の場合よりも物理的強度のより強いトランジスタを形成することが出来る。
【００５６】
また図４に示すトランジスタの場合、各不純物領域と重なるような空洞が１つずつ設けられているが、本発明はこの構成に限定されない。一つの不純物領域と重なる空洞が複数設けられていても良い。一つの不純物領域と重なる空洞が単数である場合、不純物領域の下部により広い面積で空洞をレイアウトすることが可能になるので、空洞が複数の場合よりもセルフヒーティングをより抑えることができる。逆に１つの不純物領域の下部に設けられる空洞が複数である場合、単数の場合よりも物理的強度のより強いトランジスタを形成することが出来る。
【００５７】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
【００５８】
（実施の形態３）
本実施の形態では、所望の形状に加工された半導体基板（ボンド基板）から、支持基板（ベース基板）に半導体膜を転置する、本発明の半導体装置の作製方法について説明する。
【００５９】
まず図７（Ａ）に示すように、表面に絶縁膜２０１が形成されたボンド基板２００を用意する。絶縁膜２０１は、酸化珪素、窒化酸化珪素、窒化珪素等の絶縁性を有する材料を用いて形成する。絶縁膜２０１の膜厚は後に形成される欠陥層２０２の深さに関与するため、その膜厚は均一であることが望ましい。例えば酸化珪素を絶縁膜２０１として用いる場合、絶縁膜２０１はボンド基板２００を熱酸化することで形成するのが望ましく、例えば、水蒸気雰囲気下で９００〜１１００℃の熱処理により形成すると良い。或いは酸素プラズマ処理によりボンド基板２００を酸化することで、絶縁膜２０１を形成しても良い。また酸化珪素を絶縁膜２０１として用いる場合、絶縁膜２０１はシランと酸素、ＴＥＯＳ（テトラエトキシシラン）と酸素等の混合ガスを用い、熱ＣＶＤ、プラズマＣＶＤ、常圧ＣＶＤ、バイアスＥＣＲＣＶＤ等の気相成長法によって形成することもできる。この場合、絶縁膜２０１の表面を酸素プラズマ処理で緻密化しても良い。
【００６０】
また絶縁膜２０１として、有機シランガスを用いて化学気相成長法により作製される酸化珪素を用いていても良い。有機シランガスとしては、珪酸エチル（ＴＥＯＳ：化学式Ｓｉ（ＯＣ２Ｈ５）４）、テトラメチルシラン（ＴＭＳ：化学式Ｓｉ（ＣＨ３）４）、テトラメチルシクロテトラシロキサン（ＴＭＣＴＳ）、オクタメチルシクロテトラシロキサン（ＯＭＣＴＳ）、ヘキサメチルジシラザン（ＨＭＤＳ）、トリエトキシシラン（ＳｉＨ（ＯＣ２Ｈ５）３）、トリスジメチルアミノシラン（ＳｉＨ（Ｎ（ＣＨ３）２）３）等のシリコン含有化合物を用いることができる。
【００６１】
絶縁膜２０１は、単数の絶縁膜を用いたものであっても、複数の絶縁膜を積層して用いたものであっても良い。例えば本実施の形態では、ボンド基板２００に近い側から、窒素よりも酸素の含有量が高い窒化酸化珪素、酸素よりも窒素の含有量が高い窒化酸化珪素、有機シランガスを用いて化学気相成長法により作製される酸化珪素の順に積層された絶縁膜２０１を用いる。
【００６２】
また、窒化珪素を絶縁膜２０１として用いる場合、シランとアンモニアの混合ガスを用い、プラズマＣＶＤ等の気相成長法によって形成することができる。また、窒化酸化珪素を絶縁膜２０１として用いる場合、シランとアンモニアの混合ガス、またはシランと酸化窒素の混合ガスを用い、プラズマＣＶＤ等の気相成長法によって形成することができる。
【００６３】
なお、ボンド基板２００から半導体膜を取り出す工程において、ボンド基板２００に高い濃度の水素又は希ガス、或いは水素イオン又は希ガスイオンを注入するので、ボンド基板２００の表面が粗くなってしまい、ベース基板との接合で十分な結合強度が得られない場合がある。絶縁膜２０１を設けることで、水素又は希ガス、或いは水素と希ガスのイオンを注入する際にボンド基板２００の表面が保護され、ベース基板とボンド基板２００の接合を良好に行うことが出来る。
【００６４】
次に、矢印で示すように水素又は希ガス、或いは水素イオン又は希ガスイオンを注入し、ボンド基板２００の表面から一定の深さの領域に、微小ボイドを有する欠陥層２０２を形成する。欠陥層２０２が形成される位置は、上記注入の加速電圧によって決まる。そして欠陥層２０２の位置により、ボンド基板２００からベース基板に転置する半導体膜２０７の厚さが決まるので、注入の加速電圧は半導体膜の厚さを考慮して行う。当該半導体膜２０７の厚さは１０ｎｍ乃至２００ｎｍ、好ましくは１０ｎｍ乃至５０ｎｍの厚さとする。例えば水素をボンド基板２００に注入する場合、ドーズ量は１×１０１６乃至１×１０１７／ｃｍ２とするのが望ましい。
【００６５】
次に図７（Ｂ）に示すように、ボンド基板２００及び絶縁膜２０１を所望の形状に加工（パターニング）することで、絶縁膜２０１を部分的に除去して開口部を形成し、さらに絶縁膜２０１が部分的に除去された領域においてボンド基板２００に凹部２０４を形成する。具体的には、レジストで形成されたマスク２０３を用い、ボンド基板２００及び絶縁膜２０１をエッチングすることで、パターニングを行うことが出来る。凹部２０４は、後にトランジスタの半導体膜とベース基板の間に形成される空洞に相当する。よって凹部２０４の形成は、トランジスタの半導体膜の形状を考慮して行われる。凹部２０４は、欠陥層２０２が形成される位置よりもその深さが浅くなるように形成する。なお、ボンド基板２００を所望の形状に加工（パターニング）する際に、レジストではなく、窒化珪素等の無機絶縁膜をハードマスクとして用いても良い。
【００６６】
エッチングには、例えば反応性イオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）法、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ）エッチング法、ＥＣＲ（Ｅｌｅｃｔｒｏｎ  Ｃｙｃｌｏｔｒｏｎ  Ｒｅｓｏｎａｎｃｅ）エッチング法、平行平板型（容量結合型）エッチング法、マグネトロンプラズマエッチング法、２周波プラズマエッチング法またはヘリコン波プラズマエッチング法等のドライエッチング法を用いれば良い。
【００６７】
例えばＩＣＰエッチング法を用いる場合、エッチングガスである塩素の流量４０ｓｃｃｍ〜１００ｓｃｃｍ、コイル型の電極に投入する電力１００Ｗ〜２００Ｗ、下部電極（バイアス側）に投入する電力４０Ｗ〜１００Ｗ、反応圧力０．５Ｐａ〜１．０Ｐａとすれば良い。本実施の形態では、エッチングガスである塩素の流量１００ｓｃｃｍ、反応圧力１．０Ｐａ、下部電極の温度７０℃、コイル型の電極に投入するＲＦ（１３．５６ＭＨｚ）電力１５０Ｗ、下部電極（バイアス側）に投入する電力４０Ｗとしてエッチングを行い、ボンド基板２００における深さが、５ｎｍ乃至１９０ｎｍ、好ましくは２０ｎｍ乃至１５０ｎｍ程度の凹部２０４を形成する。エッチングガスには、塩素、塩化硼素、塩化珪素または四塩化炭素などの塩素系ガス、四弗化炭素、弗化硫黄または弗化窒素などのフッ素系ガス、酸素などを適宜用いることができる。
【００６８】
なお、上記エッチングを行った後に、ボンド基板２００へのダメージを抑えることができる条件で、更にエッチングを行うようにしても良い。例えば、エッチングガスである塩素の流量１００ｓｃｃｍ、反応圧力０．６７Ｐａ、下部電極の温度０℃、コイル型の電極に投入するＲＦ（１３．５６ＭＨｚ）電力２０００Ｗ、下部電極（バイアス側）に投入する電力０Ｗ、エッチング時間３０秒間として、数ｎｍ程度エッチングを行うようにする。なお、上記エッチングにおいて用いられるエッチングガスは塩素に限定されず、例えば水、水素、アンモニア等を用いても良い。上記エッチングを行うことで、ボンド基板２００の凹部２０４を形成した際に、凹部２０４の半導体表面に与えられるプラズマダメージをキュアすることができる。プラズマダメージをキュアすることによって、キャリアのライフタイムが短くなるのを防ぐことができるため、トランジスタのオフ時におけるリーク電流を低減させる、すなわちオフ特性を向上させることができる。さらには、トランジスタの閾値電圧が、プラズマダメージによりずれるのを防ぐことができる。
【００６９】
またドライエッチングではなく、ウェットエッチングを用いて凹部２０４を形成することも出来る。例えば、絶縁膜２０１が酸化珪素、酸化窒化珪素、窒化酸化珪素で形成されている場合、フッ酸水溶液を用いて絶縁膜２０１を部分的にエッチングする。次に、水酸化テトラメチルアンモニウム（ｔｅｔｒａｍｅｔｈｙｌａｍｍｏｎｉｕｍ  ｈｙｄｒｏｘｉｄｅ、略称：ＴＭＡＨ）溶液を用いて、ボンド基板２００を部分的にエッチングすることで、凹部２０４を形成すれば良い。
【００７０】
なお、凹部２０４を形成した後、ボンド基板２００と、ベース基板２０５とを貼り合わせる前に、ボンド基板２００に水素化処理を行うようにしても良い。水素化処理は、例えば、水素雰囲気中において３５０℃、２時間程度行う。
【００７１】
マスク２０３を除去した後、図７（Ｃ）に示すように、凹部２０４が形成されたボンド基板２００と、ベース基板２０５とを貼り合わせる。ボンド基板２００とベース基板２０５の貼り合わせは、凹部２０４がボンド基板２００側を向くように行う。ベース基板２０５の表面には、ボンド基板２００とベース基板２０５の貼り合わせの強度をより高くするために、絶縁膜２０６が形成されている。絶縁膜２０６を形成することで、ボンド基板２００に形成された絶縁膜２０１と、絶縁膜２０６とが接合し、ボンド基板２００とベース基板２０５とを貼り合わせることができる。
【００７２】
接合の形成はファン・デル・ワールス力を用いて行われており、室温で強固な接合が形成される。なお、上記接合は低温で行うことが可能であるため、ベース基板２０５は様々なものを用いることが可能である。例えばベース基板２０５としては、アルミノシリケートガラス、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラスなどのガラス基板の他、石英基板、サファイア基板などの基板を用いることが出来る。さらにベース基板２０５として、シリコン、ガリウムヒ素、インジウムリンなどの半導体基板などを用いることができる。
【００７３】
ボンド基板２００として、シリコン、ゲルマニウムなどの単結晶半導体基板または多結晶半導体基板を用いることができる。その他に、ガリウムヒ素、インジウムリンなどの化合物半導体で形成された単結晶半導体基板または多結晶半導体基板を、ボンド基板２００として用いることができる。またボンド基板２００として、結晶格子に歪みを有するシリコン、シリコンに対しゲルマニウムが添加されたシリコンゲルマニウムなどの半導体基板を用いていても良い。歪みを有するシリコンは、シリコンよりも格子定数の大きいシリコンゲルマニウムまたは窒化珪素上における成膜により、形成することができる。
【００７４】
なおベース基板２０５とボンド基板２００とを貼り合わせた後に、加熱処理又は加圧処理を行っても良い。加熱処理又は加圧処理を行うことで接合強度を向上させることができる。
【００７５】
絶縁膜２０６は、酸化珪素、窒化酸化珪素を用いて形成することが出来る。絶縁膜２０６として窒化酸化珪素を用いる場合、窒素よりも酸素の含有量が多いもの、具体的には、濃度範囲として酸素が５５〜６５原子％、窒素が１〜２０原子％、シリコンが２５〜３５原子％、水素が０．１〜１０原子％の範囲で含まれているものが望ましい。なお、半導体基板をベース基板２０５として用いる場合、ベース基板２０５を熱酸化させることで、絶縁膜２０６を形成することができる。
【００７６】
なお、絶縁膜２０６とベース基板２０５との間に、窒化珪素膜を設けるようにしても良い。絶縁膜２０６とベース基板２０５との間に窒化珪素膜を設けることで、ナトリウムなどのアルカリ金属やアルカリ土類金属がボンド基板２００中に拡散し、後に形成されるトランジスタなどの半導体素子の特性に悪影響を及ぼすのを防ぐことが出来る。また不純物の拡散を防止するために、窒化珪素膜の代わりに、その組成として、酸素よりも窒素の含有量が多いものであって、濃度範囲として酸素が１５〜３０原子％、窒素が２０〜３５原子％、シリコンが２５〜３５原子％、水素が１５〜２５原子％の範囲で含まれる窒化酸化珪素膜を用いていても良い。或いは、窒化アルミニウム、窒化酸化アルミニウムなどを用いることでも、不純物の拡散を防ぐことが出来る。
【００７７】
ボンド基板２００とベース基板２０５の間で接合を行った後、熱処理を行うことにより、欠陥層２０２において隣接する微小ボイドどうしが結合して、微小ボイドの体積が増大する。その結果、図７（Ｄ）に示すように、欠陥層２０２においてボンド基板２００が劈開し、ボンド基板２００の一部であった半導体膜２０７と、絶縁膜２０１とが乖離する。熱処理の温度はボンド基板２００の耐熱温度以下で行うことが好ましく、例えば４００℃乃至６００℃の範囲内で熱処理を行えば良い。この剥離により、半導体膜２０７と、絶縁膜２０１とが、ベース基板２０５に転置される。その後、絶縁膜２０１と絶縁膜２０６の接合をさらに強固にするため、４００℃乃至６００℃の熱処理を行うのが好ましい。
【００７８】
半導体膜２０７の結晶面方位はボンド基板２００の面方位によって制御することができる。形成する半導体素子に適した結晶面方位を有するボンド基板２００を、適宜選択して用いればよい。またトランジスタの移動度は半導体膜２０７の結晶面方位によって異なる。より移動度の高いトランジスタを得たい場合、チャネルの向きと結晶面方位とを考慮し、ボンド基板２００の貼り合わせの方向を定めるようにする。
【００７９】
次に、図８（Ａ）に示すように、転置された半導体膜２０７の表面を平坦化する。平坦化は必ずしも必須ではないが、平坦化を行うことで、後に形成されるトランジスタにおいて半導体膜２０７とゲート絶縁膜の界面の特性を向上させることが出来る。具体的に平坦化は、化学的機械的研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）または液体ジェット研磨などにより、行うことができる。半導体膜２０７の厚さは、上記平坦化により薄膜化される。
【００８０】
なお本実施の形態では、欠陥層２０２の形成により半導体膜２０７をボンド基板２００から剥離するスマートカット法を用いる場合について示すが、ＥＬＴＲＡＮ（Ｅｐｉｔａｘｉａｌ  Ｌａｙｅｒ  Ｔｒａｎｓｆｅｒ）、誘電体分離法、ＰＡＣＥ（Ｐｌａｓｍａ  Ａｓｓｉｓｔｅｄ  Ｃｈｅｍｉｃａｌ  Ｅｔｃｈｉｎｇ）法などの、他の貼り合わせ法を用いて半導体膜２０７をベース基板２０５に貼り合わせるようにしても良い。
【００８１】
次に、図８（Ｂ）に示すように、半導体膜２０７をパターニングすることで、島状の半導体膜２０８を形成する。半導体膜２０７をパターニングする際に使用したマスクを用いて、絶縁膜２０１のパターニングも行うようにしても良い。島状の半導体膜２０８とベース基板２０５の間には、凹部２０４によって形成される一対の空洞２０９が設けられている。
【００８２】
上記工程を経て形成された半導体膜２０８を用い、本発明はトランジスタ等の各種半導体素子を形成することが出来る。図８（Ｃ）には、半導体膜２０８を用いて形成されたトランジスタ２１０を例示している。
【００８３】
本発明の作製方法では、凹部２０４をエッチングで形成しているので、所望の深さ及び形状を有する空洞２０９を、簡単な手順で制御良く形成することが出来る。
【００８４】
また作製されたトランジスタ２１０は、半導体膜２０８とベース基板２０５の間に空洞２０９を有しており、さらに半導体膜２０８と空洞２０９とが接している。よって、例えば酸化珪素などの無機絶縁膜に比べて比誘電率の低い空気、窒素、不活性ガスなどで空洞２０９を満たしておくことで、トランジスタ２１０の寄生容量または接合容量を低減することが出来る。上記気体は、温度変化に伴う体積膨張を抑えるために、水分の含有率を低減させておくのが望ましい。なお実際のところ、半導体膜２０８の空洞２０９と接する部分には、自然酸化膜が形成される場合がある。しかし特許文献２に記載されている絶縁膜は数μｍから数百μｍの膜厚を有していることが前提となっており、自然酸化膜は、上記の絶縁膜に比べてその膜厚は数ｎｍ程度と飛躍的に薄い。よって本発明は、半導体膜２０８の空洞に接する部分に上記膜厚を有する絶縁膜を形成した場合に比べて、トランジスタ２１０の寄生容量または接合容量を低減することが出来ると言える。
【００８５】
なお本実施の形態では、空洞２０９を空気などの気体で満たす場合について示したが、本発明はこの構成に限定されない。例えば空洞２０９を、酸化珪素などの無機絶縁膜よりも比誘電率の低い気体以外の材料、例えば内部に多数の気孔を有する多孔質絶縁膜（ポーラス材料）などで満たすようにしても良い。
【００８６】
また本実施の形態では、島状の半導体膜２０８とベース基板２０５の間に空洞２０９が２つ設けられている構成を示しているが、本発明はこの構成に限定されない。設けられる空洞２０９は単数であっても良いし、３以上の複数であっても良い。また本実施の形態では、ソースまたはドレインとして機能する不純物領域２１１と重なるように空洞２０９が形成されているが、本発明はこの構成に限定されない。半導体膜２０８のチャネル形成領域２１２と重なるように空洞２０９が形成されていても良いし、一対の不純物領域２１１及びチャネル形成領域２１２と重なるように空洞２０９が形成されていても良い。
【００８７】
なお空洞２０９が少なくとも不純物領域２１１と重なっている場合、チャネル形成領域２１２とのみ重なっている空洞２０９を形成する場合と比べて、トランジスタ２１０の接合容量をより低減させることが出来る。逆に少なくともチャネル形成領域２１２と重なっている空洞２０９を形成する場合、不純物領域２１１とのみ重なっている空洞２０９を形成する場合に比べて、よりセルフヒーティングを抑えることが出来る。
【００８８】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
【００８９】
（実施の形態４）
本実施の形態では、島状の半導体膜となる領域を形成した後において半導体基板（ボンド基板）から、支持基板（ベース基板）に半導体膜を転置する、本発明の半導体装置の作製方法について説明する。
【００９０】
まず図９（Ａ）に示すように、表面に絶縁膜３０１が形成されたボンド基板３００を用意する。絶縁膜３０１は、酸化珪素、窒化酸化珪素、窒化珪素等の絶縁性を有する材料を用いて形成する。絶縁膜３０１の膜厚は後に形成される欠陥層３０２の深さに関与するため、その膜厚は均一であることが望ましい。例えば酸化珪素を絶縁膜３０１として用いる場合、絶縁膜３０１はボンド基板３００を熱酸化することで形成するのが望ましく、例えば、水蒸気雰囲気下で９００〜１１００℃の熱処理により形成すると良い。或いは酸素プラズマ処理によりボンド基板３００を酸化して形成しても良い。また酸化珪素を絶縁膜３０１として用いる場合、絶縁膜３０１はシランと酸素、ＴＥＯＳ（テトラエトキシシラン）と酸素等の混合ガスを用い、熱ＣＶＤ、プラズマＣＶＤ、常圧ＣＶＤ、バイアスＥＣＲＣＶＤ等の気相成長法によって形成することもできる。この場合、絶縁膜３０１の表面を酸素プラズマ処理で緻密化しても良い。
【００９１】
また絶縁膜３０１として、有機シランガスを用いて化学気相成長法により作製される酸化珪素を用いていても良い。有機シランガスとしては、珪酸エチル（ＴＥＯＳ：化学式Ｓｉ（ＯＣ２Ｈ５）４）、テトラメチルシラン（ＴＭＳ：化学式Ｓｉ（ＣＨ３）４）、テトラメチルシクロテトラシロキサン（ＴＭＣＴＳ）、オクタメチルシクロテトラシロキサン（ＯＭＣＴＳ）、ヘキサメチルジシラザン（ＨＭＤＳ）、トリエトキシシラン（ＳｉＨ（ＯＣ２Ｈ５）３）、トリスジメチルアミノシラン（ＳｉＨ（Ｎ（ＣＨ３）２）３）等のシリコン含有化合物を用いることができる。
【００９２】
絶縁膜３０１は、単数の絶縁膜を用いたものであっても、複数の絶縁膜を積層して用いたものであっても良い。例えば本実施の形態では、ボンド基板３００に近い側から、窒素よりも酸素の含有量が高い窒化酸化珪素、酸素よりも窒素の含有量が高い窒化酸化珪素、有機シランガスを用いて化学気相成長法により作製される酸化珪素の順に積層された絶縁膜３０１を用いる。
【００９３】
また、窒化珪素を絶縁膜３０１として用いる場合、シランとアンモニアの混合ガスを用い、プラズマＣＶＤ等の気相成長法によって形成することができる。また、窒化酸化珪素を絶縁膜３０１として用いる場合、シランとアンモニアの混合ガス、またはシランと酸化窒素の混合ガスを用い、プラズマＣＶＤ等の気相成長法によって形成することができる。
【００９４】
なお、ボンド基板３００から半導体膜を取り出す工程において、ボンド基板３００に水素イオンを高ドーズ条件で注入するので、ボンド基板３００の表面が粗くなってしまい、ベース基板との接合で十分な結合強度が得られない場合がある。絶縁膜３０１を設けることで、水素イオンを注入する際にボンド基板３００の表面が保護され、ベース基板とボンド基板３００の接合を良好に行うことが出来る。
【００９５】
次に、矢印で示すように水素又は希ガス、或いは水素イオン又は希ガスイオンを注入し、ボンド基板３００の表面から一定の深さの領域に、微小ボイドを有する欠陥層３０２を形成する。欠陥層３０２が形成される位置は、上記注入の加速電圧によって決まる。そして欠陥層３０２の位置により、ボンド基板３００からベース基板に転置する半導体膜３１０の厚さが決まるので、注入の加速電圧は半導体膜の厚さを考慮して行う。当該半導体膜３１０の厚さは１０ｎｍ乃至２００ｎｍ、好ましくは１０ｎｍ乃至５０ｎｍの厚さとする。例えば水素をボンド基板３００に注入する場合、ドーズ量は１×１０１６乃至１×１０１７／ｃｍ２とするのが望ましい。
【００９６】
次に図９（Ｂ）に示すように、ボンド基板３００及び絶縁膜３０１を所望の形状に加工（パターニング）することで、絶縁膜３０１を部分的に除去して開口部を形成し、さらに絶縁膜３０１が部分的に除去された領域においてボンド基板３００に凹部３０４を形成する。具体的には、レジストで形成されたマスク３０３を用い、ボンド基板３００及び絶縁膜３０１をエッチングすることで、パターニングを行うことが出来る。凹部３０４は、後にトランジスタの半導体膜とベース基板の間に形成される空洞に相当する。よって凹部３０４の形成は、トランジスタの半導体膜の形状を考慮して行われる。凹部３０４は、欠陥層３０２が形成される位置よりもその深さが浅くなるように形成する。なお、ボンド基板３００を所望の形状に加工（パターニング）する際に、レジストではなく、窒化珪素等の無機絶縁膜をハードマスクとして用いても良い。
【００９７】
エッチングには、例えば反応性イオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）法、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ）エッチング法、ＥＣＲ（Ｅｌｅｃｔｒｏｎ  Ｃｙｃｌｏｔｒｏｎ  Ｒｅｓｏｎａｎｃｅ）エッチング法、平行平板型（容量結合型）エッチング法、マグネトロンプラズマエッチング法、２周波プラズマエッチング法またはヘリコン波プラズマエッチング法等のドライエッチング法を用いれば良い。
【００９８】
例えばＩＣＰエッチング法を用いる場合、エッチングガスである塩素の流量４０ｓｃｃｍ〜１００ｓｃｃｍ、コイル型の電極に投入する電力１００Ｗ〜２００Ｗ、下部電極（バイアス側）に投入する電力４０Ｗ〜１００Ｗ、反応圧力０．５Ｐａ〜１．０Ｐａとすれば良い。本実施の形態では、エッチングガスである塩素の流量１００ｓｃｃｍ、反応圧力１．０Ｐａ、下部電極の温度７０℃、コイル型の電極に投入するＲＦ（１３．５６ＭＨｚ）電力１５０Ｗ、下部電極（バイアス側）に投入する電力４０Ｗとしてエッチングを行い、ボンド基板３００における深さが、５ｎｍ乃至１９０ｎｍ、好ましくは２０ｎｍ乃至１５０ｎｍ程度の凹部３０４を形成する。エッチングガスには、塩素、塩化硼素、塩化珪素または四塩化炭素などの塩素系ガス、四弗化炭素、弗化硫黄または弗化窒素などのフッ素系ガス、酸素などを適宜用いることができる。
【００９９】
なお、上記エッチングを行った後に、ボンド基板３００へのダメージを抑えることができる条件で、更にエッチングを行うようにしても良い。例えば、エッチングガスである塩素の流量１００ｓｃｃｍ、反応圧力０．６７Ｐａ、下部電極の温度０℃、コイル型の電極に投入するＲＦ（１３．５６ＭＨｚ）電力２０００Ｗ、下部電極（バイアス側）に投入する電力０Ｗ、エッチング時間３０秒間として、数ｎｍ程度エッチングを行うようにする。なお、上記エッチングにおいて用いられるエッチングガスは塩素に限定されず、例えば水、水素、アンモニア等を用いても良い。上記エッチングを行うことで、ボンド基板３００の凹部３０４を形成した際に、凹部３０４の半導体表面に与えられるプラズマダメージをキュアすることができる。プラズマダメージをキュアすることによって、キャリアのライフタイムが短くなるのを防ぐことができるため、トランジスタのオフ時におけるリーク電流を低減させる、すなわちオフ特性を向上させることができる。さらには、トランジスタの閾値電圧が、プラズマダメージによりずれるのを防ぐことができる。
【０１００】
またドライエッチングではなく、ウェットエッチングを用いて凹部３０４を形成することも出来る。例えば、絶縁膜３０１が酸化珪素、酸化窒化珪素、窒化酸化珪素で形成されている場合、フッ酸水溶液を用いて絶縁膜３０１を部分的にエッチングする。次に、水酸化テトラメチルアンモニウム（ｔｅｔｒａｍｅｔｈｙｌａｍｍｏｎｉｕｍ  ｈｙｄｒｏｘｉｄｅ、略称：ＴＭＡＨ）溶液を用いて、ボンド基板３００を部分的にエッチングすることで、凹部３０４を形成すれば良い。
【０１０１】
マスク３０３を除去した後、図９（Ｃ）に示すように、ボンド基板３００及び絶縁膜３０１を再びパターニングすることで、絶縁膜３０１を部分的に除去し、さらに絶縁膜３０１が部分的に残存している領域においてボンド基板３００に凸部３０５を形成する。具体的には、レジストで形成されたマスク３０６を用い、ボンド基板３００及び絶縁膜３０１をエッチングすることで、パターニングを行うことが出来る。凸部３０５は、後に島状の半導体膜となる領域に相当する。よって凸部３０５の形成は、トランジスタの半導体膜の形状を考慮して行われる。また凸部３０５が形成される領域は、凹部３０４が形成される領域をその内部に含むようにレイアウトする。凸部３０５以外の凹部３０７は、欠陥層３０２が形成される位置よりも深くなるように形成する。なお、ボンド基板３００を所望の形状に加工（パターニング）する際に、レジストではなく、窒化珪素等の無機絶縁膜をハードマスクとして用いても良い。
【０１０２】
なお本実施の形態では、凹部３０４を形成した後に凸部３０５を形成しているが、凸部３０５を形成した後に凹部３０４を形成するようにしても良い。
【０１０３】
なお、凹部３０４と凸部３０５を形成した後、ボンド基板３００と、ベース基板３０８とを貼り合わせる前に、ボンド基板３００に水素化処理を行うようにしても良い。水素化処理は、例えば、水素雰囲気中において３５０℃、２時間程度行う。
【０１０４】
次にマスク３０６を除去した後、図９（Ｄ）に示すように、凹部３０４が形成されたボンド基板３００と、ベース基板３０８とを貼り合わせる。ボンド基板３００とベース基板３０８の貼り合わせは、凹部３０４及び凸部３０５がベース基板３０８側を向くように行う。ベース基板３０８の表面には、ボンド基板３００とベース基板３０８の貼り合わせの強度をより高くするために、絶縁膜３０９が形成されている。絶縁膜３０９を形成することで、ボンド基板３００に形成された絶縁膜３０１と、絶縁膜３０９とが接合し、ボンド基板３００とベース基板３０８とを貼り合わせることができる。
【０１０５】
接合の形成はファン・デル・ワールス力を用いて行われており、室温で強固な接合が形成される。なお、上記接合は低温で行うことが可能であるため、ベース基板３０８は様々なものを用いることが可能である。例えばベース基板３０８としては、アルミノシリケートガラス、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラスなどのガラス基板の他、石英基板、サファイア基板などの基板を用いることが出来る。さらにベース基板３０８として、シリコン、ガリウムヒ素、インジウムリンなどの半導体基板などを用いることができる。
【０１０６】
ボンド基板３００として、シリコン、ゲルマニウムなどの単結晶半導体基板または多結晶半導体基板を用いることができる。その他に、ガリウムヒ素、インジウムリンなどの化合物半導体で形成された単結晶半導体基板または多結晶半導体基板を、ボンド基板３００として用いることができる。またボンド基板３００として、結晶格子に歪みを有するシリコン、シリコンに対しゲルマニウムが添加されたシリコンゲルマニウムなどの半導体基板を用いていても良い。歪みを有するシリコンは、シリコンよりも格子定数の大きいシリコンゲルマニウムまたは窒化珪素上における成膜により、形成することができる。
【０１０７】
なおベース基板３０８とボンド基板３００とを貼り合わせた後に、加熱処理又は加圧処理を行っても良い。加熱処理又は加圧処理を行うことで接合強度を向上させることができる。
【０１０８】
絶縁膜３０９は、酸化珪素、窒化酸化珪素を用いて形成することが出来る。絶縁膜３０９として窒化酸化珪素を用いる場合、窒素よりも酸素の含有量が多いもの、具体的には、濃度範囲として酸素が５５〜６５原子％、窒素が１〜２０原子％、Ｓｉが２５〜３５原子％、水素が０．１〜１０原子％の範囲で含まれているものが望ましい。なお、半導体基板をベース基板３０８として用いる場合、ベース基板３０８を熱酸化させることで、絶縁膜３０９を形成することができる。
【０１０９】
なお、絶縁膜３０９とベース基板３０８との間に、窒化珪素膜を設けるようにしても良い。絶縁膜３０９とベース基板３０８との間に窒化珪素膜を設けることで、ナトリウムなどのアルカリ金属やアルカリ土類金属がボンド基板３００中に拡散し、後に形成されるトランジスタなどの半導体素子の特性に悪影響を及ぼすのを防ぐことが出来る。また不純物の拡散を防止するために、窒化珪素膜の代わりに、その組成として、酸素よりも窒素の含有量が多いものであって、濃度範囲として酸素が１５〜３０原子％、窒素が２０〜３５原子％、シリコンが２５〜３５原子％、水素が１５〜２５原子％の範囲で含まれる窒化酸化珪素膜を用いていても良い。或いは、窒化アルミニウム、窒化酸化アルミニウムなどを用いることでも、不純物の拡散を防ぐことが出来る。
【０１１０】
ボンド基板３００とベース基板３０８の間で接合を行った後、熱処理を行うことにより、欠陥層３０２において隣接する微小ボイドどうしが結合することで微小ボイドの体積が増大する。その結果、図１０（Ａ）に示すように、欠陥層３０２においてボンド基板３００が劈開し、ボンド基板３００が有する凸部３０５の一部であった半導体膜３１０と、絶縁膜３０１とが乖離する。熱処理の温度はボンド基板３００の耐熱温度以下で行うことが好ましく、例えば４００℃乃至６００℃の範囲内で熱処理を行えば良い。この剥離により、島状の半導体膜３１０と、絶縁膜３０１とが、ベース基板３０８に転置される。その後、絶縁膜３０１と絶縁膜３０９の接合をさらに強固にするため、４００℃乃至６００℃の熱処理を行うのが好ましい。
【０１１１】
半導体膜３１０の結晶面方位はボンド基板３００の面方位によって制御することができる。形成する半導体素子に適した結晶面方位を有するボンド基板３００を、適宜選択して用いればよい。またトランジスタの移動度は半導体膜３１０の結晶面方位によって異なる。より移動度の高いトランジスタを得たい場合、チャネルの向きと結晶面方位とを考慮し、ボンド基板３００の貼り合わせの方向を定めるようにする。
【０１１２】
次に、図１０（Ｂ）に示すように、転置された半導体膜３１０の表面を平坦化する。平坦化は必ずしも必須ではないが、平坦化を行うことで、後に形成されるトランジスタにおいて半導体膜３１０とゲート絶縁膜の界面の特性を向上させることが出来る。具体的に平坦化は、化学的機械的研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）または液体ジェット研磨などにより、行うことができる。半導体膜３１０の厚さは、上記平坦化により薄膜化される。
【０１１３】
なお本実施の形態では、欠陥層の形成により半導体膜３１０をボンド基板３００から剥離するスマートカット法を用いる場合について示すが、ＥＬＴＲＡＮ（Ｅｐｉｔａｘｉａｌ  Ｌａｙｅｒ  Ｔｒａｎｓｆｅｒ）、誘電体分離法、ＰＡＣＥ（Ｐｌａｓｍａ  Ａｓｓｉｓｔｅｄ  Ｃｈｅｍｉｃａｌ  Ｅｔｃｈｉｎｇ）法などの、他の貼り合わせ法を用いて半導体膜３１０をベース基板３０８に貼り合わせるようにしても良い。
【０１１４】
島状の半導体膜３１０とベース基板３０８の間には、凹部３０４によって形成される一対の空洞３１１が設けられている。
【０１１５】
上記工程を経て形成された半導体膜３１０を用い、本発明はトランジスタ等の各種半導体素子を形成することが出来る。
【０１１６】
本発明の作製方法では、凹部３０４をエッチングで形成しているので、所望の深さ及び形状を有する空洞３１１を、簡単な手順で制御良く形成することが出来る。
【０１１７】
また本実施の形態のように、島状の半導体膜３１０のみをボンド基板３００から剥離してベース基板３０８に転置する作製方法の場合、ベース基板３０８上において転置した半導体膜のパターニングを必要としない。よって、ベース基板３０８へ転置した後の加工処理に伴う加熱やエッチングダメージを軽減することができる。
【０１１８】
なお、図１０（Ｂ）に示す半導体膜３１０を用いて形成されるトランジスタは、半導体膜３１０とベース基板３０８の間に空洞３１１を有しており、さらに半導体膜３１０と空洞３１１とが接している。よって、例えば酸化珪素などの無機絶縁膜に比べて比誘電率の低い空気、窒素、不活性ガスなどで空洞３１１を満たしておくことで、トランジスタの寄生容量または接合容量を低減することが出来る。上記気体は、温度変化に伴う体積膨張を抑えるために、水分の含有率を低減させておくのが望ましい。なお実際のところ、半導体膜３１０の空洞３１１と接する部分には、自然酸化膜が形成される場合がある。しかし特許文献２に記載されている絶縁膜は数μｍから数百μｍの膜厚を有していることが前提となっており、自然酸化膜は、上記の絶縁膜に比べてその膜厚は数ｎｍ程度と飛躍的に薄い。よって本発明は、半導体膜３１０の空洞に接する部分に上記膜厚を有する絶縁膜を形成した場合に比べて、トランジスタの寄生容量または接合容量を低減することが出来ると言える。
【０１１９】
なお本実施の形態では、空洞３１１を空気などの気体で満たす場合について示したが、本発明はこの構成に限定されない。例えば空洞３１１を、酸化珪素などの無機絶縁膜よりも比誘電率の低い気体以外の材料、例えば内部に多数の気孔を有する多孔質絶縁膜（ポーラス材料）などで満たすようにしても良い。
【０１２０】
また本実施の形態では、島状の半導体膜３１０とベース基板３０８の間に空洞３１１が２つ設けられている構成を示しているが、本発明はこの構成に限定されない。設けられる空洞３１１は単数であっても良いし、３以上の複数であっても良い。
【０１２１】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
【０１２２】
（実施の形態５）
本実施の形態では、実施の形態３または実施の形態４において形成された半導体膜を用いた、トランジスタの具体的な作製方法の一例について説明する。
【０１２３】
まず図１１（Ａ）に示すように、ベース基板４０１との間に一対の空洞４０２、一対の空洞４０３をそれぞれ有するような、島状の半導体膜４０４、島状の半導体膜４０５を形成する。島状の半導体膜４０４と島状の半導体膜４０５は、ベース基板４０１上に形成された絶縁膜４０６と、島状の半導体膜４０４及び島状の半導体膜４０５に接するように形成された絶縁膜４０７とが接合することで、ベース基板４０１に貼り合わされている。
【０１２４】
島状の半導体膜４０４、４０５には、閾値電圧を制御するために不純物が添加されていても良い。例えば、ｐ型不純物としてボロンを添加する場合、５×１０１７ｃｍ−３以上１×１０１８ｃｍ−３以下の濃度で添加すれば良い。閾値電圧を制御するための不純物の添加は、ベース基板４０１に半導体膜を転置する前に行っても良いし、転置後に行っても良い。
【０１２５】
また島状の半導体膜４０４、４０５を形成した後、ゲート絶縁膜４０８を形成する前に水素化処理を行っても良い。水素化処理は、例えば、水素雰囲気中において３５０℃、２時間程度行う。
【０１２６】
次に図１１（Ｂ）に示すように、島状の半導体膜４０４、４０５を覆うように、ゲート絶縁膜４０８を形成する。ゲート絶縁膜４０８は、プラズマＣＶＤ法またはスパッタリング法などを用い、酸化珪素、酸化窒化珪素、窒化珪素、酸化ハフニウム、酸化アルミニウムまたは酸化タンタルを含む膜を、単層で、または積層させることで形成することができる。
【０１２７】
ゲート絶縁膜４０８は、高密度プラズマ処理を行うことにより島状の半導体膜４０４、４０５の表面を酸化または窒化することで形成しても良い。高密度プラズマ処理は、例えばＨｅ、Ａｒ、Ｋｒ、Ｘｅなどの希ガスと酸素、酸化窒素、アンモニア、窒素、水素などの混合ガスとを用いて行う。この場合プラズマの励起をマイクロ波の導入により行うことで、低電子温度で高密度のプラズマを生成することができる。このような高密度のプラズマで生成された酸素ラジカル（ＯＨラジカルを含む場合もある）や窒素ラジカル（ＮＨラジカルを含む場合もある）によって、半導体膜の表面を酸化または窒化することにより、１〜２０ｎｍ、望ましくは５〜１０ｎｍの絶縁膜が半導体膜に接するように形成される。この５〜１０ｎｍの絶縁膜をゲート絶縁膜４０８として用いる。
【０１２８】
上述した高密度プラズマ処理による半導体膜の酸化または窒化は固相反応で進むため、ゲート絶縁膜と半導体膜の界面準位密度をきわめて低くすることができる。また高密度プラズマ処理により半導体膜を直接酸化または窒化することで、形成される絶縁膜の厚さのばらつきを抑えることが出来る。また半導体膜が結晶性を有する場合、高密度プラズマ処理を用いて半導体膜の表面を固相反応で酸化させることにより、結晶粒界においてのみ酸化が速く進んでしまうのを抑え、均一性が良く、界面準位密度の低いゲート絶縁膜を形成することができる。高密度プラズマ処理により形成された絶縁膜を、ゲート絶縁膜の一部または全部に含んで形成されるトランジスタは、特性のばらつきを抑えることができる。
【０１２９】
次に図１１（Ｃ）に示すように、ゲート絶縁膜４０８上に導電膜を形成した後、該導電膜を所定の形状に加工（パターニング）することで、島状の半導体膜４０４、４０５の上方に電極４０９を形成する。導電膜の形成にはＣＶＤ法、スパッタリング法等を用いることが出来る。導電膜は、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）等を用いることが出来る。また上記金属を主成分とする合金を用いても良いし、上記金属を含む化合物を用いても良い。または、半導体膜に導電性を付与するリン等の不純物元素をドーピングした、多結晶珪素などの半導体を用いて形成しても良い。
【０１３０】
２つの導電膜の組み合わせとして、１層目に窒化タンタルまたはタンタル（Ｔａ）を、２層目にタングステン（Ｗ）を用いることが出来る。上記例の他に、窒化タングステンとタングステン、窒化モリブデンとモリブデン、アルミニウムとタンタル、アルミニウムとチタン等が挙げられる。タングステンや窒化タンタルは、耐熱性が高いため、２層の導電膜を形成した後の工程において、熱活性化を目的とした加熱処理を行うことができる。また、２層目の導電膜の組み合わせとして、例えば、ｎ型を付与する不純物がドーピングされた珪素とＮｉＳｉ（ニッケルシリサイド）、ｎ型を付与する不純物がドーピングされたＳｉとＷＳｉｘ等も用いることが出来る。
【０１３１】
また、本実施の形態では電極４０９を単層の導電膜で形成しているが、本実施の形態はこの構成に限定されない。電極４０９は積層された複数の導電膜で形成されていても良い。３つ以上の導電膜を積層する３層構造の場合は、モリブデン膜とアルミニウム膜とモリブデン膜の積層構造を採用するとよい。
【０１３２】
なお電極４０９を形成する際に用いるマスクとして、レジストの代わりに酸化珪素、酸化窒化珪素等をマスクとして用いてもよい。この場合、パターニングして酸化珪素、酸化窒化珪素等のマスクを形成する工程が加わるが、エッチング時におけるマスクの膜減りがレジストよりも少ないため、所望の幅を有する電極４０９を形成することができる。またマスクを用いずに、液滴吐出法を用いて選択的に電極４０９を形成しても良い。
【０１３３】
なお液滴吐出法とは、所定の組成物を含む液滴を細孔から吐出または噴出することで所定のパターンを形成する方法を意味し、インクジェット法などがその範疇に含まれる。
【０１３４】
また電極４０９は、導電膜を形成後、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用い、エッチング条件（コイル型の電極層に印加される電力量、基板側の電極層に印加される電力量、基板側の電極温度等）を適宜調節することにより、所望のテーパー形状を有するようにエッチングすることができる。また、テーパー形状は、マスクの形状によっても角度等を制御することができる。なお、エッチング用ガスとしては、Ｃｌ２、ＢＣｌ３、ＳｉＣｌ４もしくはＣＣｌ４などの塩素系ガス、ＣＦ４、ＳＦ６もしくはＮＦ３などのフッ素系ガス又は酸素を適宜用いることができる。
【０１３５】
ゲート絶縁膜４０８に高誘電率物質（ｈｉｇｈ−ｋ材料）を用いる場合には、電極４０９を多結晶シリコン、シリサイド、金属若しくは金属窒化物で形成する。特に高誘電率物質を用いる場合、金属若しくは金属窒化物で電極４０９を形成することが最も望ましい。例えば、ゲート絶縁膜４０８と接する導電膜を金属窒化物材料で形成し、その上の導電膜を金属材料で形成する。この組み合わせを用いることによって、ゲート絶縁膜４０８が薄膜化した場合でも電極４０９に空乏層が広がってしまうことを防止でき、微細化した場合にもトランジスタの駆動能力を損なうことを防止できる。
【０１３６】
次に図１１（Ｄ）に示すように、電極４０９をマスクとして一導電型を付与する不純物元素を半導体膜４０４、４０５に添加する。本実施の形態では、半導体膜４０５にｐ型を付与する不純物元素（例えばボロン）を、半導体膜４０４にｎ型を付与する不純物元素（例えばリンまたはヒ素）を添加する。なお、ｐ型を付与する不純物元素を半導体膜４０５に添加する際、ｎ型の不純物が添加される半導体膜４０４はマスク等で覆い、ｐ型を付与する不純物元素の添加が選択的に行われるようにする。逆にｎ型を付与する不純物元素を半導体膜４０４に添加する際、ｐ型の不純物が添加される半導体膜４０５はマスク等で覆い、ｎ型を付与する不純物元素の添加が選択的に行われるようにする。或いは、先に半導体膜４０４及び半導体膜４０５にｐ型もしくはｎ型を付与する不純物元素を添加した後、一方の半導体膜のみに選択的により高い濃度でｐ型もしくはｎ型を付与する不純物元素のいずれか一方を添加するようにしても良い。上記不純物の添加により、半導体膜４０４に不純物領域４１０、半導体膜４０５に不純物領域４１１が形成される。
【０１３７】
次に、図１２（Ａ）に示すように、電極４０９の側面にサイドウォール４１２を形成する。サイドウォール４１２は、例えば、ゲート絶縁膜４０８及び電極４０９を覆うように新たに絶縁膜を形成し、垂直方向を主体とした異方性エッチングにより、新たに形成された該絶縁膜を部分的にエッチングすることで、形成することが出来る。上記異方性エッチングにより、新たに形成された絶縁膜が部分的にエッチングされて、電極４０９の側面にサイドウォール４１２が形成される。なお上記異方性エッチングにより、ゲート絶縁膜４０８も部分的にエッチングされる。サイドウォール４１２を形成するための絶縁膜は、プラズマＣＶＤ法やスパッタリング法等により、珪素膜、酸化珪素膜、酸化窒化珪素膜または窒化酸化珪素膜や、有機樹脂などの有機材料を含む膜を、単層または積層して形成することができる。本実施の形態では、膜厚１００ｎｍの酸化珪素膜をプラズマＣＶＤ法によって形成する。またエッチングガスとしては、ＣＨＦ３とＨｅの混合ガスを用いることができる。なお、サイドウォール４１２を形成する工程は、これらに限定されるものではない。
【０１３８】
次に図１２（Ｂ）に示すように、電極４０９及びサイドウォール４１２をマスクとして、半導体膜４０４、４０５に一導電型を付与する不純物元素を添加する。なお、半導体膜４０４、４０５には、それぞれ先の工程で添加した不純物元素と同じ導電型の不純物元素をよりも高い濃度で添加する。なお、ｐ型を付与する不純物元素を半導体膜４０５に添加する際、ｎ型の不純物が添加される半導体膜４０４はマスク等で覆い、ｐ型を付与する不純物元素の添加が選択的に行われるようにする。逆にｎ型を付与する不純物元素を半導体膜４０４に添加する際、ｐ型の不純物が添加される半導体膜４０５はマスク等で覆い、ｎ型を付与する不純物元素の添加が選択的に行われるようにする。
【０１３９】
上記不純物元素の添加により、半導体膜４０４に、一対の高濃度不純物領域４１３と、一対の低濃度不純物領域４１４が形成される。高濃度不純物領域４１３はソース又はドレインとして機能し、低濃度不純物領域４１４はＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域として機能する。また上記不純物元素の添加により、半導体膜４０５に、一対の高濃度不純物領域４１５と、一対の低濃度不純物領域４２２が形成される。
【０１４０】
なお、半導体膜４０５上に形成されたサイドウォール４１２と、半導体膜４０４上に形成されたサイドウォール４１２は、チャネルが移動する方向における幅が同じになるように形成しても良いが、該幅が異なるように形成しても良い。ｐ型トランジスタとなる半導体膜４０５上のサイドウォール４１２の幅は、ｎ型トランジスタとなる半導体膜４０４上のサイドウォール４１２の幅よりも長くすると良い。なぜならば、ｐ型トランジスタにおいてソース及びドレインを形成するために注入されるボロンは拡散しやすく、短チャネル効果を誘起しやすいためである。ｐ型トランジスタにおいて、サイドウォール４１２の幅より長くすることで、ソース及びドレインに高濃度のボロンを添加することが可能となり、ソース及びドレインを低抵抗化することができる。
【０１４１】
次に、ソース及びドレインをさらに低抵抗化するために、半導体膜４０４、４０５をシリサイド化することで、シリサイド層を形成しても良い。シリサイド化は、半導体膜に金属を接触させ、加熱処理、ＧＲＴＡ法、ＬＲＴＡ法等により、半導体膜中の珪素と金属とを反応させて行う。シリサイド層としては、コバルトシリサイド若しくはニッケルシリサイドを用いれば良い。半導体膜４０４、４０５の厚さが薄い場合には、この領域の半導体膜４０４、４０５の底部までシリサイド反応を進めてフルシリサイド化しても良い。シリサイド化に用いる金属の材料として、チタン（Ｔｉ）、ニッケル（Ｎｉ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、コバルト（Ｃｏ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、バナジウム（Ｖ）、ネオジム（Ｎｄ）、クロム（Ｃｒ）、白金（Ｐｔ）、パラジウム（Ｐｄ）等を用いることができる。また、レーザ照射やランプなどの光照射によってシリサイドを形成しても良い。
【０１４２】
上述した一連の工程により、ｎチャネル型トランジスタ４１６と、ｐチャネル型トランジスタ４１７とが形成される。
【０１４３】
次に図１２（Ｃ）に示すように、トランジスタ４１６、４１７を保護するための絶縁膜４１８を形成する。絶縁膜４１８は必ずしも設ける必要はないが、絶縁膜４１８を形成することで、アルカリ金属やアルカリ土類金属などの不純物がトランジスタ４１６、４１７へ侵入するのを防ぐことが出来る。具体的に絶縁膜４１８として、窒化珪素、窒化酸化珪素、窒化アルミニウム、酸化アルミニウム、酸化珪素などを用いるのが望ましい。本実施の形態では、膜厚６００ｎｍ程度の酸化窒化珪素膜を、絶縁膜４１８として用いる。この場合、上記水素化の工程は、該酸化窒化珪素膜形成後に行っても良い。
【０１４４】
次に、トランジスタ４１６、４１７を覆うように、絶縁膜４１８上に絶縁膜４１９を形成する。絶縁膜４１９は、ポリイミド、アクリル、ポリイミドアミド、ベンゾシクロブテン、ポリアミド、エポキシ等の、耐熱性を有する有機材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）、シロキサン系樹脂、酸化珪素、窒化珪素、酸化窒化珪素、窒化酸化珪素、ＰＳＧ（リンシリケートガラス）、ＢＰＳＧ（リンボロンシリケートガラス）、アルミナ等を用いることができる。シロキサン系樹脂は、置換基に水素の他、フッ素、アルキル基、または芳香族炭化水素のうち少なくとも１種を有していても良い。なお、これらの材料で形成される絶縁膜を複数積層させることで、絶縁膜４１９を形成しても良い。絶縁膜４１９は、その表面をＣＭＰ法または液体ジェット研磨などにより平坦化させても良い。
【０１４５】
なおシロキサン系樹脂とは、シロキサン系材料を出発材料として形成されたＳｉ−Ｏ−Ｓｉ結合を含む樹脂に相当する。シロキサン系樹脂は、置換基に水素の他、フッ素、アルキル基、または芳香族炭化水素のうち、少なくとも１種を有していても良い。
【０１４６】
絶縁膜４１９の形成には、その材料に応じて、ＣＶＤ法、スパッタ法、ＳＯＧ法、スピンコート、ディップ、スプレー塗布、液滴吐出法（インクジェット法、スクリーン印刷、オフセット印刷等）、ドクターナイフ、ロールコーター、カーテンコーター、ナイフコーター等を用いることができる。
【０１４７】
次に図１３に示すように、島状の半導体膜４０４、４０５がそれぞれ一部露出するように絶縁膜４１８及び絶縁膜４１９にコンタクトホールを形成する。そして、該コンタクトホールを介して島状の半導体膜４０４、４０５に接する導電膜４２０、４２１を形成する。コンタクトホール開口時のエッチングに用いられるガスは、ＣＨＦ３とＨｅの混合ガスを用いたが、これに限定されるものではない。
【０１４８】
導電膜４２０、４２１は、ＣＶＤ法やスパッタリング法等により形成することができる。具体的に導電膜４２０、４２１として、アルミニウム（Ａｌ）、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、銀（Ａｇ）、マンガン（Ｍｎ）、ネオジム（Ｎｄ）、炭素（Ｃ）、珪素（Ｓｉ）等を用いることが出来る。また上記金属を主成分とする合金を用いても良いし、上記金属を含む化合物を用いても良い。導電膜４２０、４２１は、上記金属が用いられた膜を単層または複数積層させて形成することが出来る。
【０１４９】
アルミニウムを主成分とする合金の例として、アルミニウムを主成分としニッケルを含むものが挙げられる。また、アルミニウムを主成分とし、ニッケルと、炭素または珪素の一方または両方とを含むものも例として挙げることが出来る。アルミニウムやアルミニウムシリコンは抵抗値が低く、安価であるため、導電膜４２０、４２１を形成する材料として最適である。特にアルミニウムシリコン（Ａｌ−Ｓｉ）膜は、導電膜４２０、４２１をパターニングで形成するとき、レジストベークにおけるヒロックの発生をアルミニウム膜に比べて防止することができる。また、珪素（Ｓｉ）の代わりに、アルミニウム膜に０．５重量％程度のＣｕを混入させても良い。
【０１５０】
導電膜４２０、４２１は、例えば、バリア膜とアルミニウムシリコン膜とバリア膜の積層構造、バリア膜とアルミニウムシリコン膜と窒化チタン膜とバリア膜の積層構造を採用するとよい。なお、バリア膜とは、チタン、チタンの窒化物、モリブデンまたはモリブデンの窒化物を用いて形成された膜である。アルミニウムシリコン膜を間に挟むようにバリア膜を形成すると、アルミニウムやアルミニウムシリコンのヒロックの発生をより防止することができる。また、還元性の高い元素であるチタンを用いてバリア膜を形成すると、島状の半導体膜４０４、４０５上に薄い酸化膜ができていたとしても、バリア膜に含まれるチタンがこの酸化膜を還元し、導電膜４２０、４２１と島状の半導体膜４０４、４０５が良好なコンタクトをとることができる。またバリア膜を複数積層するようにして用いても良い。その場合、例えば、導電膜４２０、４２１を下層からチタン、窒化チタン、アルミニウムシリコン、チタン、窒化チタンの５層構造とすることが出来る。
【０１５１】
なお、導電膜４２０はｎチャネル型トランジスタ４１６の高濃度不純物領域４１３に接続されている。導電膜４２１はｐチャネル型トランジスタ４１７の高濃度不純物領域４１５に接続されている。
【０１５２】
図１３には、ｎチャネル型トランジスタ４１６及びｐチャネル型トランジスタ４１７の上面図が示されている。本実施の形態では、電極４０９が、一対の空洞４０２の間と、一対の空洞４０３の間と重なるようにレイアウトされているが、本発明はこの構成に限定されない。空洞４０２及び空洞４０３の数及びそのレイアウトと、空洞４０２及び空洞４０３と電極４０９の位置関係は、本実施の形態で示した構成に限定されない。
【０１５３】
また本実施の形態では、ｎチャネル型トランジスタ４１６とｐチャネル型トランジスタ４１７が、それぞれゲートとして機能する電極を１つずつ有する場合を例示しているが、本発明はこの構成に限定されない。本発明の半導体装置が有するトランジスタは、ゲートとして機能する電極を複数有し、なおかつ該複数の電極が電気的に接続されているマルチゲート構造を有していても良い。
【０１５４】
また本発明の半導体装置が有するトランジスタは、ゲートプレナー構造を有していても良い。
【０１５５】
本発明の作製方法を用いた半導体装置では、ベース基板に島状の半導体膜を形成するため、素子分離を行う必要がないので、工程を簡略化できる。また本発明の作製方法では、空洞４０２、空洞４０３をエッチングで形成しているので、所望の深さ及び形状を有する空洞４０２、空洞４０３を、簡単な手順で制御良く形成することが出来る。
【０１５６】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
【実施例１】
【０１５７】
本実施例では、本発明のＳＯＮ構造を有するトランジスタを用いた各種回路の具体的な構成について、インバータを例に挙げて説明する。インバータの回路図を図１４（Ａ）に、また図１４（Ａ）に示すインバータの上面図を図１４（Ｂ）に、一例として示す。
【０１５８】
図１４（Ａ）に示すインバータは、ｐチャネル型のトランジスタ２００１と、ｎチャネル型のトランジスタ２００２とを有する。トランジスタ２００１とトランジスタ２００２とは直列に接続されている。具体的には、トランジスタ２００１のドレインと、トランジスタ２００２のドレインが接続されている。そして、トランジスタ２００１のドレイン及びトランジスタ２００２のドレインの電位は、出力端子ＯＵＴに与えられる。
【０１５９】
またトランジスタ２００１のゲートとトランジスタ２００２のゲートは接続されている。そして、入力端子ＩＮに入力された信号の電位は、トランジスタ２００１のゲート及びトランジスタ２００２のゲートに与えられる。トランジスタ２００１のソースにはハイレベルの電圧ＶＤＤが与えられ、トランジスタ２００２のソースにはローレベルの電圧ＶＳＳが与えられる。
【０１６０】
図１４（Ｂ）に示すインバータでは、トランジスタ２００１のドレインと、トランジスタ２００２のドレインは、配線２００３を介して電気的に接続されている。そして配線２００３は配線２００４に接続されている。よって、トランジスタ２００１のドレイン及びトランジスタ２００２のドレインの電位は、配線２００３及び配線２００４を介して、出力端子ＯＵＴの電位として後段の回路に与えられる。
【０１６１】
また図１４（Ｂ）に示すインバータでは、配線２００５の一部がトランジスタ２００１のゲート及びトランジスタ２００２のゲートとして機能している。そして配線２００５に与えられた電位が、入力端子ＩＮの電位としてトランジスタ２００１のゲート及びトランジスタ２００２のゲートに与えられる。そしてトランジスタ２００１のソースには、配線２００６を介して電圧ＶＤＤが与えられ、トランジスタ２００２のソースには、配線２００７を介して電圧ＶＳＳが与えられている。
【０１６２】
トランジスタ２００１が有する半導体膜２００８は、基板との間に形成される空洞２００９を有している。またトランジスタ２００２が有する半導体膜２０１０は、基板との間に形成される空洞２０１１を有している。半導体膜２００８と空洞２００９との位置関係、半導体膜２０１０と空洞２０１１との位置関係を明確にするため、図１４（Ｂ）に示すインバータのうち、半導体膜２００８、空洞２００９、半導体膜２０１０、空洞２０１１のみを図１４（Ｃ）に示す。
【０１６３】
図１４（Ｃ）に示すように、空洞２００９は、半導体膜２００８と基板との間に複数形成されている。そして複数の空洞２００９は、トランジスタ２００１のソース、チャネル形成領域、ドレインと重なる領域にそれぞれ形成されている。また空洞２０１１も、半導体膜２０１０と基板との間に複数形成されている。そして複数の空洞２０１１は、トランジスタ２００２のソース、チャネル形成領域、ドレインと重なる領域にそれぞれ形成されている。
【０１６４】
なお図１４（Ｂ）及び図１４（Ｃ）では、半導体膜２００８、半導体膜２０１０中に空洞２００９、空洞２０１１が複数設けられている例を示しているが、本発明はこの構成に限定されない。半導体膜の下部に設けられる空洞は単数であっても良い。空洞の形成される面積が同じであるならば、空洞が複数の方が単数の場合よりもより物理的強度の強いトランジスタを形成することが出来る。また空洞が単数の場合、半導体膜の下部により広い面積で空洞をレイアウトすることが可能になるので、空洞が複数の場合よりもより接合容量を低減させることが出来る。
【０１６５】
また図１４（Ｂ）及び図１４（Ｃ）では、空洞２００９、空洞２０１１がトランジスタ２００１、トランジスタ２００２のソース、チャネル形成領域、ドレインと重なる領域に形成されている例を示しているが、本発明はこの構成に限定されない。ソースとドレインのうち、いずれか一方とのみ空洞が重なるように形成されていても良い。この場合、空洞はチャネル形成領域と重なっていても良いし、重なっていなくとも良い。空洞が少なくともソースまたはドレインと重なっている場合、チャネル形成領域とのみ重なっている空洞を形成する場合と比べて、より接合容量を低減させることが出来る。逆に少なくともチャネル形成領域と重なっている空洞を形成する場合、ソースまたはドレインとのみ重なっている空洞を形成する場合に比べて、よりセルフヒーティングを抑えることが出来る。
【０１６６】
本実施例は、上記実施の形態と適宜組み合わせて実施することが可能である。
【実施例２】
【０１６７】
本実施例では、本発明のＳＯＮ構造を有するトランジスタを用いた各種回路の具体的な構成について、ＮＡＮＤを例に挙げて説明する。ＮＡＮＤの回路図を図１５（Ａ）に、また図１５（Ａ）に示すＮＡＮＤの上面図を図１５（Ｂ）に、一例として示す。
【０１６８】
図１５（Ａ）に示すＮＡＮＤは、ｐチャネル型のトランジスタ３００１と、ｐチャネル型のトランジスタ３００２と、ｎチャネル型のトランジスタ３００３と、ｎチャネル型のトランジスタ３００４とを有する。トランジスタ３００１と、トランジスタ３００３と、トランジスタ３００４とは、順に直列に接続されている。またトランジスタ３００１と、トランジスタ３００２とは並列に接続されている。
【０１６９】
具体的にトランジスタ３００１のソースとドレインは、一方にはハイレベルの電圧ＶＤＤが与えられ、他方は出力端子ＯＵＴに接続されている。トランジスタ３００２のソースとドレインは、一方にはハイレベルの電圧ＶＤＤが与えられ、他方は出力端子ＯＵＴに接続されている。トランジスタ３００４のソースとドレインは、一方にはローレベルの電圧ＶＳＳが与えられている。トランジスタ３００３のソースとドレインは、一方は出力端子ＯＵＴに接続されている。そして、トランジスタ３００４のソースとドレインの他方と、トランジスタ３００３のソースとドレインの他方とが接続されている。トランジスタ３００１のゲートと、トランジスタ３００３のゲートには、入力端子ＩＮ１の電位が与えられる。またトランジスタ３００２のゲートと、トランジスタ３００４のゲートには、入力端子ＩＮ２の電位が与えられる。
【０１７０】
図１５（Ｂ）に示すＮＡＮＤでは、直列に接続されているトランジスタ３００１とトランジスタ３００２とが、半導体膜３００５を共有している。また直列に接続されているトランジスタ３００３とトランジスタ３００４とが、半導体膜３００６を共有している。また配線３００７の一部はトランジスタ３００１のゲート及びトランジスタ３００３のゲートとして機能している。そして配線３００７に与えられた電位が、入力端子ＩＮ１の電位としてトランジスタ３００１のゲート及びトランジスタ３００３のゲートに与えられる。配線３００８の一部はトランジスタ３００２のゲート及びトランジスタ３００４のゲートとして機能している。そして配線３００８に与えられた電位が、入力端子ＩＮ２の電位としてトランジスタ３００２のゲート及びトランジスタ３００４のゲートに与えられる。
【０１７１】
ハイレベルの電圧ＶＤＤは、配線３００９を介してトランジスタ３００１のソースとドレインの一方、及びトランジスタ３００２のソースとドレインの一方に与えられる。またローレベルの電圧ＶＳＳは、配線３０１０を介してトランジスタ３００４のソースとドレインの一方に与えられる。トランジスタ３００１のソースとドレインの他方、トランジスタ３００２のソースとドレインの他方、及びトランジスタ３００３のソースとドレインの一方は、その電位が配線３０１１及び配線３０１２を介して出力端子ＯＵＴの電位として後段の回路に与えられる。
【０１７２】
半導体膜３００５は、基板との間に形成される空洞３０１３を有している。また半導体膜３００６は、基板との間に形成される空洞３０１４を有している。半導体膜３００５と空洞３０１３との位置関係、半導体膜３００６と空洞３０１４との位置関係を明確にするため、図１５（Ｂ）に示すＮＡＮＤのうち、半導体膜３００５、空洞３０１３、半導体膜３００６、空洞３０１４のみを図１５（Ｃ）に示す。
【０１７３】
図１５（Ｃ）に示すように、空洞３０１３は、半導体膜３００５と基板との間に複数形成されている。そして複数の空洞３０１３は、トランジスタ３００１のソース、チャネル形成領域、ドレイン及びトランジスタ３００２のソース、チャネル形成領域、ドレインと重なる領域に、それぞれ形成されている。また空洞３０１４も、半導体膜３００６と基板との間に複数形成されている。そして複数の空洞３０１４は、トランジスタ３００３のソース、チャネル形成領域、ドレイン及びトランジスタ３００４のソース、チャネル形成領域、ドレインと重なる領域に、それぞれ形成されている。
【０１７４】
なお図１５（Ｂ）及び図１５（Ｃ）では、半導体膜３００５、半導体膜３００６中に空洞３０１３、空洞３０１４が複数設けられている例を示しているが、本発明はこの構成に限定されない。半導体膜の下部に設けられる空洞は単数であっても良い。空洞の形成される面積が同じであるならば、空洞が複数の方が単数の場合よりもより物理的強度の強いトランジスタを形成することが出来る。また空洞が単数の場合、半導体膜の下部により広い面積で空洞をレイアウトすることが可能になるので、空洞が複数の場合よりもより接合容量を低減させることが出来る。
【０１７５】
また図１５（Ｂ）及び図１５（Ｃ）では、空洞３０１３、空洞３０１４がトランジスタ３００１、トランジスタ３００２、トランジスタ３００３、トランジスタ３００４のソース、チャネル形成領域、ドレインと重なる領域に形成されている例を示しているが、本発明はこの構成に限定されない。ソースとドレインのうち、いずれか一方とのみ空洞が重なるように形成されていても良い。この場合、空洞はチャネル形成領域と重なっていても良いし、重なっていなくとも良い。空洞が少なくともソースまたはドレインと重なっている場合、チャネル形成領域とのみ重なっている空洞を形成する場合と比べて、より接合容量を低減させることが出来る。逆に少なくともチャネル形成領域と重なっている空洞を形成する場合、ソースまたはドレインとのみ重なっている空洞に比べて、よりセルフヒーティングを抑えることが出来る。
【０１７６】
さらに図１５（Ｂ）及び図１５（Ｃ）では、トランジスタ３００１とトランジスタ３００２とが、半導体膜３００５及び空洞３０１３を共有している例について示しているが、本発明はこの構成に限定されない。複数のトランジスタで半導体膜及び空洞を共有する場合、基板における複数のトランジスタの専有面積をより小さく抑えつつも、接合容量のより小さいトランジスタを形成することが可能になる。
【０１７７】
本実施例は、上記実施の形態または実施例と適宜組み合わせて実施することが可能である。
【実施例３】
【０１７８】
本実施例では、本発明の半導体装置の一つであるＲＦタグの構成について説明する。図１６は本発明のＲＦタグの一形態を示すブロック図である。図１６においてＲＦタグ９００は、アンテナ９０１と、集積回路９０２とを有している。集積回路９０２は、電源回路９０３、復調回路９０４、変調回路９０５、レギュレータ９０６、制御回路９０７、メモリ９０９を有している。本発明の整流回路は、電源回路９０３、復調回路９０４において用いることができる。
【０１７９】
質問器から電波が送られてくると、アンテナ９０１において該電波が交流電圧に変換される。電源回路９０３では、アンテナ９０１からの交流電圧を整流し、電源用の電圧を生成する。電源回路９０３において生成された電源用の電圧は、制御回路９０７とレギュレータ９０６に与えられる。レギュレータ９０６は、電源回路９０３からの電源用の電圧を安定化させるか、またはその高さを調整した後、集積回路９０２内の復調回路９０４、変調回路９０５、制御回路９０７またはメモリ９０９などの各種回路に供給する。
【０１８０】
復調回路９０４は、アンテナ９０１が受信した交流信号を復調して、後段の制御回路９０７に出力する。制御回路９０７は復調回路９０４から入力された信号に従って演算処理を行い、別途信号を生成する。上記演算処理を行う際に、メモリ９０９は一次キャッシュメモリまたは二次キャッシュメモリとして用いることが出来る。また制御回路９０７は、復調回路９０４から入力された信号を解析し、質問器から送られてきた命令の内容に従って、メモリ９０９内の情報の出力、またはメモリ９０９内における命令の内容の保存を行う。制御回路９０７から出力される信号は符号化され、変調回路９０５に送られる。変調回路９０５は該信号に従ってアンテナ９０１が受信している電波を変調する。アンテナ９０１において変調された電波は質問器で受け取られる。そしてＲＦタグ９００から出力された情報を知ることができる。
【０１８１】
このようにＲＦタグ９００と質問器との通信は、キャリア（搬送波）として用いる電波を変調することで行われる。キャリアは、１２５ｋＨｚ、１３．５６ＭＨｚ、９５０ＭＨｚなど規格により様々である。また変調の方式も規格により振幅変調、周波数変調、位相変調など様々な方式があるが、規格に即した変調方式であればどの変調方式を用いても良い。
【０１８２】
信号の伝送方式は、キャリアの波長によって電磁結合方式、電磁誘導方式、マイクロ波方式など様々な種類に分類することが出来る。
【０１８３】
メモリ９０９は不揮発性メモリであっても揮発性メモリであってもどちらでも良い。メモリ９０９として、例えばＳＲＡＭ、ＤＲＡＭ、フラッシュメモリ、ＥＥＰＲＯＭ、ＦｅＲＡＭなどを用いることが出来る。
【０１８４】
本実施例では、アンテナ９０１を有するＲＦタグ９００の構成について説明しているが、本発明のＲＦタグは必ずしもアンテナを有していなくとも良い。また図１６に示したＲＦタグに、発振回路または二次電池を設けても良い。
【０１８５】
また図１６では、アンテナを１つだけ有するＲＦタグの構成について説明したが、本発明はこの構成に限定されない。電力を受信するためのアンテナと、信号を受信するためのアンテナとの、２つのアンテナを有していても良い。アンテナが１つだと、例えば９５０ＭＨｚの電波で電力の供給と信号の伝送を両方行う場合、遠方まで大電力が伝送され、他の無線機器の受信妨害を起こす可能性がある。そのため、電力の供給は電波の周波数を下げて近距離にて行う方が望ましいが、この場合通信距離は必然的に短くなってしまう。しかしアンテナが２つあると、電力を供給する電波の周波数と、信号を送るための電波の周波数とを使い分けることができる。例えば電力を送る際は電波の周波数を１３．５６ＭＨｚとして電磁誘導方式を用い、信号を送る際は電波の周波数を９５０ＭＨｚとして電波方式を用いることができる。このように機能合わせてアンテナを使い分けることによって、電力の供給は近距離のみの通信とし、信号の伝送は遠距離も可能なものとすることができる。
【０１８６】
本発明の半導体装置の一つであるＲＦタグは、絶縁表面を有する基板もしくは絶縁基板上に接合された単結晶半導体層（ＳＯＩ層）によって集積回路９０２が形成されているので、処理速度の高速化のみならず低消費電力化を図ることができる。また接合容量を抑えたトランジスタを用いることで、ＲＦタグの高速駆動が可能になる。さらに半導体膜に接する空洞を有することで、トランジスタの駆動時に発生する熱を効率的に放散することができ、セルフヒーティングによる誤動作、素子の破壊などを防ぐことができる。
【０１８７】
本実施例は、上記実施の形態または実施例と適宜組み合わせて実施することが可能である。
【実施例４】
【０１８８】
本実施例では、本発明の半導体装置の一つであるＣＰＵ（ｃｅｎｔｒａｌ  ｐｒｏｃｅｓｓｉｎｇ  ｕｎｉｔ）の構成について説明する。
【０１８９】
図１７に、本実施例のＣＰＵの構成をブロック図で示す。図１７に示すＣＰＵは、基板８００上に、演算回路（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ  ｌｏｇｉｃ  ｕｎｉｔ）８０１、演算回路用制御部（ＡＬＵ  Ｃｏｎｔｒｏｌｌｅｒ）８０２、命令解析部（Ｉｎｓｔｒｕｃｔｉｏｎ  Ｄｅｃｏｄｅｒ）８０３、割り込み制御部（Ｉｎｔｅｒｒｕｐｔ  Ｃｏｎｔｒｏｌｌｅｒ）８０４、タイミング制御部（Ｔｉｍｉｎｇ  Ｃｏｎｔｒｏｌｌｅｒ）８０５、レジスタ（Ｒｅｇｉｓｔｅｒ）８０６、レジスタ制御部（Ｒｅｇｉｓｔｅｒ  Ｃｏｎｔｒｏｌｌｅｒ）８０７、バスインターフェース（Ｂｕｓ  Ｉ／Ｆ）８０８、メモリ８０９、メモリ用インターフェース８２０を主に有している。メモリ８０９及びメモリ用インターフェース８２０は、別チップに設けても良い。勿論、図１７に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。
【０１９０】
バスインターフェース８０８を介してＣＰＵに入力された命令は、命令解析部８０３においてデコードされた後、演算回路用制御部８０２、割り込み制御部８０４、レジスタ制御部８０７、タイミング制御部８０５に入力される。演算回路用制御部８０２、割り込み制御部８０４、レジスタ制御部８０７、タイミング制御部８０５は、デコードされた命令にもとづき、各種制御を行なう。具体的に演算回路用制御部８０２は、演算回路８０１の動作を制御するための信号を生成する。また、割り込み制御部８０４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタ制御部８０７は、レジスタ８０６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ８０６の読み出しや書き込みを行なう。
【０１９１】
またタイミング制御部８０５は、演算回路８０１、演算回路用制御部８０２、命令解析部８０３、割り込み制御部８０４、レジスタ制御部８０７の動作のタイミングを制御する信号を生成する。例えばタイミング制御部８０５は、基準クロック信号をもとに、内部クロック信号を生成する内部クロック生成部を備えており、内部クロック信号を上記各種回路に供給する。
【０１９２】
本発明の半導体装置の一つであるＣＰＵは、絶縁表面を有する基板もしくは絶縁基板上に接合された単結晶半導体層（ＳＯＩ層）によって集積回路が形成されているので、処理速度の高速化のみならず低消費電力化を図ることができる。また接合容量を抑えたトランジスタを用いることで、ＣＰＵの高速駆動が可能になる。さらに半導体膜に接する空洞を有することで、トランジスタの駆動時に発生する熱を効率的に放散することができ、セルフヒーティングによる誤動作、素子の破壊などを防ぐことができる。
【０１９３】
また、半導体基板はガラス基板よりも熱処理によるシュリンクが小さく、基板の表面におけるうねりが小さい。よって、半導体基板をベース基板として用いる場合、マスクの合わせ精度と解像度を高くすることができるため、１００ｎｍ以下の極微細パターンを形成することが可能となる。よって、高性能、低消費電力、高集積度を実現できるため、ＣＰＵを含む各種の大規模集積回路（ＬＳＩ）を作製することが可能である。
【０１９４】
本実施例は、上記実施の形態または実施例と適宜組み合わせて実施することが可能である。
【実施例５】
【０１９５】
本実施例では、１枚のベース基板を用いて複数の半導体装置を形成する場合の手順について説明する。
【０１９６】
図１８（Ａ）に、所定の形状に加工されたボンド基板１８０１の外観を示す。図１８（Ａ）では、ボンド基板１８０１の表面を部分的に拡大した図も併せて示している。ボンド基板１８０１は、後に空洞となる凹部１８０２がその表面に形成されている。なお図１８（Ａ）では、実施の形態３に示す作製方法に従って半導体装置を作製する場合について示している。そのため、ボンド基板１８０１の表面には凹部１８０２のみが形成されており、凸部は形成されていない。しかし、実施の形態４に示す作製方法に従い、凹部のみならず凸部もその表面に形成しておいても良い。
【０１９７】
次に図１８（Ｂ）に示すように、ボンド基板１８０１をベース基板１８０３に、接合により貼り合わせる。ボンド基板１８０１は、凹部１８０２を有する面がベース基板１８０３側に向くように、貼り合わせる。
【０１９８】
そして、図１９（Ａ）に示すようにボンド基板１８０１を劈開させることで、図１９（Ｂ）に示すようにボンド基板１８０１の一部である半導体膜１８０４を、ベース基板１８０３に転置する。半導体膜１８０４とベース基板１８０３の間には、凹部１８０２によって形成される空洞が設けられている。
【０１９９】
そして図２０に示すように、ベース基板１８０３上に形成された半導体膜１８０４を用いて、半導体装置１８０５を複数形成し、ダイシングなどでベース基板１８０３ごと半導体装置１８０５どうしを切り離す。上記構成により、複数の半導体装置１８０５を形成することが出来る。
【０２００】
なお、本実施例ではベース基板１８０３とボンド基板１８０１とを一対一で貼り合わせる場合について説明したが、本発明はこの構成に限定されない。１つのベース基板１８０３にボンド基板１８０１を複数貼り合わせるようにしても良い。ただしこの場合、各ボンド基板１８０１の面方位が揃うようにすることで、ベース基板１８０３上に形成される複数の半導体膜の結晶面方位を揃えるこができ、よって半導体装置１８０５の特性を揃えることができる。
【０２０１】
本実施例は、上記実施の形態または実施例と適宜組み合わせて実施することが可能である。
【実施例６】
【０２０２】
本発明の半導体装置を用いることができる電子機器として、携帯電話、携帯型ゲーム機または電子書籍、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、ノート型パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）などが挙げられる。これら電子機器の具体例を図２１に示す。
【０２０３】
図２１（Ａ）は携帯電話であり、本体２１０１、表示部２１０２、音声入力部２１０３、音声出力部２１０４、操作キー２１０５を有する。表示部２１０２に本発明の表示装置を用いることで、消費電力を抑えることができ、高性能で信頼性の高い携帯電話が得られる。
【０２０４】
図２１（Ｂ）はビデオカメラであり、本体２６０１、表示部２６０２、筐体２６０３、外部接続ポート２６０４、リモコン受信部２６０５、受像部２６０６、バッテリー２６０７、音声入力部２６０８、操作キー２６０９、接眼部２６１０等を有する。表示部２６０２に本発明の表示装置を用いることで、消費電力を抑えることができ、高性能で信頼性の高いビデオカメラが得られる。
【０２０５】
図２１（Ｃ）は映像表示装置であり、筐体２４０１、表示部２４０２、スピーカー部２４０３等を有する。表示部２４０２に本発明の表示装置を用いることで、消費電力を抑えることができ、高性能で信頼性の高い映像表示装置が得られる。なお、映像表示装置には、パーソナルコンピュータ用、ＴＶ放送受信用、広告表示用などの、映像を表示するための全ての映像表示装置が含まれる。
【０２０６】
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に用いることが可能である。
【０２０７】
本実施例は、上記実施の形態または上記実施例と適宜組み合わせて実施することができる。
【図面の簡単な説明】
【０２０８】
【図１】本発明の半導体装置が有するトランジスタの構成を示す断面図。
【図２】本発明の半導体装置が有するトランジスタの構成を示す上面図及び断面図。
【図３】本発明の半導体装置が有するトランジスタの構成を示す上面図及び断面図。
【図４】本発明の半導体装置が有するトランジスタの構成を示す上面図及び断面図。
【図５】本発明の半導体装置が有するトランジスタの構成を示す上面図及び断面図。
【図６】本発明の半導体装置が有するトランジスタの構成を示す上面図及び断面図。
【図７】本発明の半導体装置の作製方法を示す図。
【図８】本発明の半導体装置の作製方法を示す図。
【図９】本発明の半導体装置の作製方法を示す図。
【図１０】本発明の半導体装置の作製方法を示す図。
【図１１】本発明の半導体装置の作製方法を示す図。
【図１２】本発明の半導体装置の作製方法を示す図。
【図１３】本発明の半導体装置の作製方法を示す図。
【図１４】本発明の半導体装置が有するインバータの構成を示す図。
【図１５】本発明の半導体装置が有するＮＡＮＤの構成を示す図。
【図１６】本発明の半導体装置の一つであるＲＦタグの構成を示す図。
【図１７】本発明の半導体装置の一つであるＣＰＵの構成を示す図。
【図１８】本発明の半導体装置の作製方法を示す図。
【図１９】本発明の半導体装置の作製方法を示す図。
【図２０】本発明の半導体装置の作製方法を示す図。
【図２１】本発明の半導体装置を用いた電子機器の図。
【符号の説明】
【０２０９】
１００    半導体膜
１０１    ベース基板
１０２    空洞
１０３    絶縁膜
１０４    絶縁膜
１０５    不純物領域
１０７    チャネル形成領域
１０８    ゲート絶縁膜
１０９    電極
１１０    半導体膜
１１１    不純物領域
１１３    チャネル形成領域
１１４    ゲート絶縁膜
１１５    電極
１１６    ベース基板
１１７    空洞
１２０    半導体膜
１２１    電極
１２２    ゲート絶縁膜
１２３    不純物領域
１２５    チャネル形成領域
１２６    ＬＤＤ領域
１２８    サイドウォール
１２９    ベース基板
１３０    空洞
１４０    半導体膜
１４１    電極
１４２    ゲート絶縁膜
１４３    不純物領域
１４５    チャネル形成領域
１４６    ＬＤＤ領域
１４８    サイドウォール
１４９    ベース基板
１５０    空洞
１６０    半導体膜
１６１    電極
１６２    ゲート絶縁膜
１６３    不純物領域
１６４    不純物領域
１６５    チャネル形成領域
１６６    ＬＤＤ領域
１６８    サイドウォール
１６９    ベース基板
１７０    空洞
１７１    空洞
１８０    半導体膜
１８１    電極
１８２    ゲート絶縁膜
１８３    不純物領域
１８５    チャネル形成領域
１８６    ＬＤＤ領域
１８８    サイドウォール
１８９    ベース基板
１９０    空洞
２００    ボンド基板
２０１    絶縁膜
２０２    欠陥層
２０３    マスク
２０４    凹部
２０５    ベース基板
２０６    絶縁膜
２０７    半導体膜
２０８    半導体膜
２０９    空洞
２１０    トランジスタ
２１１    不純物領域
２１２    チャネル形成領域
３００    ボンド基板
３０１    絶縁膜
３０２    欠陥層
３０３    マスク
３０４    凹部
３０５    凸部
３０６    マスク
３０７    凹部
３０８    ベース基板
３０９    絶縁膜
３１０    半導体膜
３１１    空洞
４０１    ベース基板
４０２    空洞
４０３    空洞
４０４    半導体膜
４０５    半導体膜
４０６    絶縁膜
４０７    絶縁膜
４０８    ゲート絶縁膜
４０９    電極
４１０    不純物領域
４１１    不純物領域
４１２    サイドウォール
４１３    高濃度不純物領域
４１４    低濃度不純物領域
４１５    高濃度不純物領域
４１６    トランジスタ
４１６    トランジスタ
４１７    ｐチャネル型トランジスタ
４１８    絶縁膜
４１９    絶縁膜
４２０    導電膜
４２１    導電膜
４２２    低濃度不純物領域
５００    半導体膜
５０１    電極
５０２    ゲート絶縁膜
５０３    不純物領域
５０４    不純物領域
５０５    チャネル形成領域
５０６    ＬＤＤ領域
５０８    サイドウォール
５０９    ベース基板
５１０    空洞
５１２    空洞
５１４    空洞
８００    基板
８０１    演算回路
８０２    演算回路用制御部
８０３    命令解析部
８０４    制御部
８０５    タイミング制御部
８０６    レジスタ
８０７    レジスタ制御部
８０８    バスインターフェース
８０９    メモリ
８２０    メモリ用インターフェース
９００    ＲＦタグ
９０１    アンテナ
９０２    集積回路
９０３    電源回路
９０４    復調回路
９０５    変調回路
９０６    レギュレータ
９０７    制御回路
９０９    メモリ
１８０１    ボンド基板
１８０２    凹部
１８０３    ベース基板
１８０４    半導体膜
１８０５    半導体装置
２００１    トランジスタ
２００２    トランジスタ
２００３    配線
２００４    配線
２００５    配線
２００６    配線
２００７    配線
２００８    半導体膜
２００９    空洞
２０１０    半導体膜
２０１１    空洞
２１０１    本体
２１０２    表示部
２１０３    音声入力部
２１０４    音声出力部
２１０５    操作キー
２４０１    筐体
２４０２    表示部
２４０３    スピーカー部
２６０１    本体
２６０２    表示部
２６０３    筐体
２６０４    外部接続ポート
２６０５    リモコン受信部
２６０６    受像部
２６０７    バッテリー
２６０８    音声入力部
２６０９    操作キー
２６１０    接眼部
３００１    トランジスタ
３００２    トランジスタ
３００３    トランジスタ
３００４    トランジスタ
３００５    半導体膜
３００６    半導体膜
３００７    配線
３００８    配線
３００９    配線
３０１０    配線
３０１１    配線
３０１２    配線
３０１３    空洞
３０１４    空洞
【図１】
2008294407.tif 000003
【図２】
2008294407.tif 000004
【図３】
2008294407.tif 000005
【図４】
2008294407.tif 000006
【図５】
2008294407.tif 000007
【図６】
2008294407.tif 000008
【図７】
2008294407.tif 000009
【図８】
2008294407.tif 000010
【図９】
2008294407.tif 000011
【図１０】
2008294407.tif 000012
【図１１】
2008294407.tif 000013
【図１２】
2008294407.tif 000014
【図１３】
2008294407.tif 000015
【図１４】
2008294407.tif 000016
【図１５】
2008294407.tif 000017
【図１６】
2008294407.tif 000018
【図１７】
2008294407.tif 000019
【図１８】
2008294407.tif 000020
【図１９】
2008294407.tif 000021
【図２０】
2008294407.tif 000022
【図２１】
2008294407.tif 000023