(57)【要約】【課題】小型で、高温酸化雰囲気を含む多様な環境下で動作可能な歪みセンサを提供する。【解決手段】歪センサは、基板上に下部電極と、ペロブスカイト型構造を有する金属酸化膜と、上部電極を順次積層した積層構造を有し、検体上に実装されるキャパシタと、前記キャパシタ中、前記上部電極と下部電極の間のリーク電流を測定する測定回路とより構成される。【選択図】図２
2008082773.tif 000002
【特許請求の範囲】
【請求項１】
基板上に下部電極と、ペロブスカイト型構造を有する金属酸化膜と、上部電極を順次積層した積層構造を有し、検体上に実装されるキャパシタと、
前記キャパシタ中、前記上部電極と下部電極の間のリーク電流を測定する測定回路と、
よりなることを特徴とする歪センサ。
【請求項２】
前記金属酸化膜は、一般式ＡＢＯ３−ｘで表される組成を有し、Ａは１〜３の正電荷を有する少なくとも一つの陽イオンであり、ＢはＴｉ，Ｚｒ，Ｈｆ，Ｖ，Ｎｂ，Ｔａ，Ｃｒ，Ｍｏ，Ｗ，Ｍｎ，Ｒｅ，Ｃｕ，Ａｇ、Ａｕよりなる群から選ばれる少なくとも一つの陽イオンであることを特徴とする請求項１または２記載の歪センサ。
【請求項３】
前記金属酸化膜は、タンタル酸リチウム、チタン酸バリウム、チタン酸ストロンチウム、チタン酸バリウムストロンチウム、チタン酸ビスマス、チタン酸ストロンチウムビスマス、ニオブ酸ストロンチウムビスマス、タンタル酸ニオブ酸ストロンチウムビスマス、ジルコン酸チタン酸鉛、ジルコン酸チタン酸鉛ランタン、ニオブ酸カリウム、ニオブ酸鉛マグネシウムのいずれかであることを特徴とする請求項１または２記載の歪センサ。
【請求項４】
前記基板は、酸化物または半導体よりなることを特徴とする請求項１〜３のうち、いずれか一項記載の歪センサ。
【請求項５】
前記測定回路は、前記キャパシタ中の前記金属酸化膜と同一組成、同一厚さでペロブスカイト型構造の金属酸化膜を有する基準キャパシタを有し、前記リーク電流を、前記基準キャパシタにおけるリーク電流と比較することにより、前記キャパシタに印加された歪みを算出することを特徴とする請求項１〜４のうち、いずれか一項記載の歪センサ。
【請求項６】
前記測定回路は、前記キャパシタの無応力時におけるリーク電流の値をデータとして保持するメモリを含むことを特徴とする請求項１〜４のうち、いずれか一項記載の歪センサ。
【請求項７】
前記測定回路は、前記基板とは別の基板上に形成されることを特徴とする請求項１〜６のうち、いずれか一項記載の歪センサ。
【請求項８】
前記測定回路は、前記基板上に、前記キャパシタと共に集積化されることを特徴とする請求項１〜６のうち、いずれか一項記載の歪センサ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般に応力を電気信号に変換する機械−電気変換素子に係り、特に微細化された薄膜歪センサあるいは応力センサに関する。
【背景技術】
【０００２】
歪センサは、自動車や航空機、宇宙機器、自動制御機器、医療機器、圧力測定装置などにおいて、応力測定や歪み測定、圧力測定に広く使われている。これらの用途では、１ＭＰａ〜１０ＧＰａの範囲の歪みを測定できる小型で信頼性の高い歪センサが要求されている。
【特許文献１】特開昭６０−２５３７５０号公報
【特許文献２】特開昭６２−２００５４４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
従来歪センサとしては、金属薄膜を使った金属薄膜歪センサ、光弾性現象により歪みを検出する光学歪センサ、半導体薄膜を使った半導体歪センサなどが知られている。このうち金属薄膜センサは値段が高く、また大面積を占有する問題を有している。また光学歪センサは、高感度であり高精度の測定が可能であるが、非常に脆弱であり、また大きなスペースを占有し、工業分野への応用は限定されている。さらに半導体歪センサは、金属薄膜を使った歪センサに比べれば安価に製造することができるが、動作温度が限定され、あるいは温度制御を必要とし、さらに応答速度が限られており、また大面積を専有する問題を有している。
【０００４】
図１Ａは、従来の金属薄膜歪センサの例を示す。
【０００５】
図１Ａを参照するに、応力測定の対象となる検体１上には、接着剤層２を介して金属薄膜３が貼り付けられ、前記金属薄膜３の抵抗値を端子３Ａ，３Ｂを介して測定することにより、前記検体１に誘起されている歪みを算出する。
【０００６】
かかる構成では、前記金属薄膜３中を、前記検体１に平行な方向に電流を流す必要があり、従って歪センサの占有面積は必然的に大きくなってしまう。また非常に薄い金属薄膜を貼り付けるため、取り扱いが困難で、さらに雰囲気や温度など、動作環境が制限される。
【０００７】
図１Ｂは、半導体歪センサの例を示す。ただし図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
【０００８】
図１Ｂを参照するに、前記検体１上には接着剤層２を介してシリコンチップ４が貼り付けられ、前記シリコンチップ４の抵抗値を、端子４Ａ，４Ｂを介して測定することにより、前記検体１に印加されている応力を算出する。
【０００９】
図１の半導体歪センサは安価であり、取り扱いも容易であるが、前記図１Ａの構成と同様に検体１上の大きな面積を占有し、さらに雰囲気や温度など、動作環境が制限される問題を有している。
【００１０】
図１Ｃは、別の半導体歪センサの例を示す。ただし図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
【００１１】
図１Ｃの例では、検体１上にシリコン酸化膜５が直接に堆積され、前記シリコン酸化膜５上にシリコン膜６が直接に堆積される。さらに前記シリコン膜６上に、抵抗測定のため電極６Ａ，６Ｂが形成される。
【００１２】
かかる構成では接着剤層を使わないため、またシリコン膜６の膜厚が薄いため、高温環境を含む幅広い条件下でシリコン膜の抵抗値を高精度に測定することができる。しかし、シリコン酸化膜５およびシリコン膜６の形成に真空プロセスが必要で、図１Ｃの構成は、安価に形成することはできない。またシリコン膜６を使うため、前記図１Ｂの構成と同様に、雰囲気が制限され、高温の酸化雰囲気中で使うことはできない。また、先の例と同様に、抵抗測定を検体の表面に平行に行うため、歪センサにより大きな面積が占有されてしまう問題を回避することができない。
【００１３】
さらに図１Ｄは、検体１中に導電性拡散領域７を形成し、かかる導電性拡散領域７の抵抗値を端子７Ａ，７Ｂを介して測定する構成を示す。
【００１４】
図１Ｄの構成でも接着剤層は使われないため、高温まで歪み測定を行うことが可能であるが、検体１を構成する材料が、前記導電性拡散領域７を形成するためにはＳｉなどの半導体に制限され、さらにこのような導電性拡散領域７の形成は一般にイオン注入や熱拡散などの工程を必要とするため、歪センサの製造費用が増大してしまう。さらに図１Ｄの構成でも、前記図１Ｃの歪センサと同様に、高温酸化雰囲気での使用が制限され、また検体１上の大きな面積を占有する問題を回避できない。
【課題を解決するための手段】
【００１５】
一の側面によれば本発明は、基板上に下部電極と、ペロブスカイト型構造を有する金属酸化膜と、上部電極を順次積層した積層構造を有し、検体上に実装されるキャパシタと、前記キャパシタ中、前記上部電極と下部電極の間のリーク電流を測定する測定回路と、よりなることを特徴とする歪センサを提供する。
【発明の効果】
【００１６】
本発明による歪センサは、基板上に形成された積層構造のリーク電流を膜厚方向に測定する構成のため、ミクロンオーダー以下の大きさまで微細化することができ、非常に微細化された歪センサを実現することができる。その際、本発明では、キャパシタ絶縁膜としてペロブスカイト構造を有する金属酸化膜を使うことにより、従来の金属膜や半導体膜をはるかに凌ぐ、大きなゲージファクタを実現することができ、高感度の歪み測定を実現することができる。またペロブスカイト構造を有する金属酸化膜は酸化物であるため、高温酸化雰囲気中で使っても、特性が劣化することがない。また仮にかかるキャパシタをシリコン基板などの、高温酸化雰囲気中において酸化される材料よりなる基板上に形成しても、基板は測定回路を構成しないため、測定結果が劣化することはない。本発明により、１ＭＰａ〜１０ＧＰａの範囲の応力を、高温酸化雰囲気を含む様々な環境中において測定することが可能となる。
【発明を実施するための最良の形態】
【００１７】
［第１の実施形態］
図２は、本発明の第１の実施形態による歪センサ１０の構成を示す。
【００１８】
図２を参照するに、前記歪センサ１０は強誘電体キャパシタ１１と、前記強誘電体キャパシタ１１に協働しキャパシタリーク電流を測定する測定回路１２とより構成されており、前記強誘電体キャパシタ１１は検体上に、接着剤などにより、検体の歪みが膜厚方向に印加されるように固定される。
【００１９】
図３は、前記図２のキャパシタ１１の構成を詳細に示す。
【００２０】
図３を参照するに、シリコン基板１１Ａ上には熱酸化膜１１ＢおよびＴｉあるいはＴｉＮよりなり厚さが例えば２ｎｍの密着層１１Ｃを介して、Ｐｔよりなる下部電極１１Ｄがスパッタ法により例えば１００ｎｍの膜厚に形成されており、前記下部電極１１Ｄ上にはペロブスカイト構造を有する（Ｂａ，Ｓｒ）ＴｉＯ3膜がキャパシタ絶縁膜として、１〜１０００ｎｍ、図示の例では１００ｎｍの膜厚に、スパッタ法により形成されている。
【００２１】
さらに前記キャパシタ絶縁膜１１Ｅ上には、スパッタ法により例えば５０ｎｍの厚さに形成されたＩｒＯ2膜１１Ｆ1とスパッタ法により例えば５０ｎｍの厚さに形成されたＡｕ膜１１Ｆ2を積層した上部電極１１Ｆが形成される。
【００２２】
前記キャパシタ１１は、例えば１００μｍの寸法Ｗにパターニングされ、側壁面を接着剤により検体に貼り付けることにより、膜厚方向に応力が印加されるが、本発明の歪センサは、このように前記キャパシタ１１に膜厚方向に印加された応力を、前記下部電極１１Ｄと上部電極１１Ｆの間のリーク電流の変化を前記測定回路１２により検出することにより測定する。
【００２３】
再び図２を参照するに、前記キャパシタ１１の下部電極１１Ｄは接地されており、さらに前記測定回路１２は、前記キャパシタ１１と同一構成の別の基準キャパシタ１２Ｄを、歪みが印加されない状態で保持している。前記基準キャパシタ１２Ｄにおいても、前記下部電極１１Ｄに対応する下部電極は接地されている。
【００２４】
より詳細に説明すると、前記測定回路１２は、反転入力端子が接地され非反転入力端子が前記上部電極１１Ｆに接続された演算増幅器１２Ａと、反転入力端子が接地され非反転入力端子が前記基準キャパシタ１２Ｄの上部電極に接続された演算増幅器１２Ｃと、前記演算増幅器１２Ａの出力を非反転入力端子に供給され前記演算増幅器１２Ｃの出力を反転入力端子に供給される演算増幅器１２Ｂを含み、前記演算増幅器１２Ａは、前記キャパシタ１１において上部電極１１Ｆと下部電極１１Ｄの間のリーク電流を測定する。一方、前記演算増幅器１２Ｃは、前記別のキャパシタにおいて上部電極と下部電極の間のリーク電流を測定する。
【００２５】
そこで、図２の測定回路では、前記キャパシタ１１のリーク電流とキャパシタ１２Ｄのリーク電流を比較することにより、前記キャパシタ１１に誘起された歪みを算出する。
【００２６】
図４は、前記キャパシタ１１および１２Ｄのリーク電流特性を示す。ただし図４中、横軸はそれぞれのキャパシタにおける、上部電極と下部電極の間の印加電圧を、縦軸はリーク電流を示す。また図４中、ラインＡは、１００ＭＰａの応力を印加されたキャパシタ１１のリーク電流特性を、ラインＢは応力印加の無い、基準キャパシタ１２Ｄのリーク電流特性を示す。前記１００ＭＰａの応力は、前記キャパシタ１１、特にキャパシタ絶縁膜１１Ｅにおける０．１％の歪みに対応している。
【００２７】
図４を参照するに、リーク電流は、印加電圧にもよるが、応力印加と共に、原子間距離の減少を反映して増大するのがわかる。
【００２８】
図５は、図４におけるラインＢのリーク電流特性（Ｊref）に対するラインＡのリーク電流特性（Ｊsig）の比（Ｊsig／Ｊref）を、印加電圧の関数として示す図である。
【００２９】
図５を参照するに、前記比（Ｊsig／Ｊref）は、印加電圧を５Ｖに設定した場合に最大となり、１０に達することがわかる。
【００３０】
このように、図２の歪センサ１０では、図３のキャパシタ１１を検出器として使い、応力印加により生じるリーク電流の変化を検出することにより、前記キャパシタ１１に印加された応力、またかかる応力により誘起された歪みを測定することが可能となる。
【００３１】
このような歪センサでは、ゲージファクタＧＬが、
ＧＬ＝ΔＲ／Ｒ／ΔＬ／Ｌ
で定義される。ここでＲはキャパシタの抵抗値であり、ΔＲは応力印加に伴う抵抗値変化を、Ｌは図３に示すキャパシタ絶縁膜１１Ｅの膜厚であり、ΔＬは応力印加に伴う膜厚変化を表す。前記ゲージファクタＧＬは、値が大きければ大きい程、歪みにより誘起される抵抗変化（すなわちリーク電流の変化）が大きいことを意味している。
【００３２】
本発明の発明者は本発明において、前記（Ｂａ，Ｓｒ）ＴｉＯ3よりなるキャパシタ絶縁膜１１Ｄを使ったキャパシタ１１では、上記ゲージファクタの値が−９００に達することを見いだした。
【００３３】
これに対し、前記図１Ａで説明した金属膜を使った応力（歪み）センサの場合、前記ゲージファクタはわずか２に止まり、さらに図１Ｂ〜１Ｄで説明した半導体応力（歪み）センサの場合、ゲージファクタの値は−５０〜−２００に止まる。このため、従来の構成では、必要な精度で応力あるいは歪みを求めようとすると、歪センサを、図１Ａ〜１Ｄに示すように検体上の広い面積を覆うように設ける必要があったのに対し、本発明では、大きさが１μｍ以下の領域に設けることが可能であり、１ＭＰａ〜１０ＧＰａの応力範囲において動作し、応力あるいは歪みを測定することが可能である。
【００３４】
本実施形態では、キャパシタ絶縁膜１１Ｅとして（Ｂａ，Ｓｒ）ＴｉＯ3膜を使っているため、本発明の歪センサは、高温酸化雰囲気を含む様々な環境中において動作可能である。図３の例ではキャパシタがシリコン基板１１上に形成されているが、このような場合でもシリコン基板１１は測定回路の一部を構成しないため、シリコン基板表面が酸化されるような場合でも、測定結果が影響されることはない。
［第２の実施形態］
図６は、本発明の第２の実施形態による歪センサ２０の構成を示す。
【００３５】
図６を参照するに、歪センサ２０は素子分離領域２１Ｉにより素子領域２１Ａ，２１Ｂ，２１Ｃが画成されたシリコン基板２１上に形成されており、前記素子領域２１Ａ，２１Ｂ，２１Ｃには、それぞれトランジスタＴｒ１，Ｔｒ２，Ｔｒ３が、図２の測定回路１２と同様な測定回路の一部として形成されている。
【００３６】
前記トランジスタＴｒ１，Ｔｒ２，Ｔｒ３は、シリコン酸化膜よりなる層間絶縁膜２２により覆われており、さらに前記シリコン酸化膜２２上にはＳｉＮ膜２３が、酸素バリアとして形成されている。
【００３７】
さらに前記ＳｉＮ膜２３上には、前記素子領域２１ＡにおいてＰｔよりなる下部電極２４Ａと（Ｂａ，Ｓｒ）ＴｉＯ3よりなるキャパシタ絶縁膜２５ＡとＰｔよりなる上部電極２６Ａが形成され、歪み検出器となるキャパシタＣ１が構成されている。また下部電極２４Ｂとキャパシタ絶縁膜２５Ｂと上部電極２６Ｂを積層した同じ層構造の基準キャパシタＣ２が、素子領域２１Ｃに形成されている。その際、前記キャパシタＣ１では下部電極２４ＡがトランジスタＴｒ１のソース領域に、前記層間絶縁膜２２を貫通するプラグ２２Ａを介して接続されており、前記キャパシタＣ２では、下部電極２４Ｂが、前記層間絶縁膜２２を貫通するプラグ２２Ｂを介してトランジスタＴｒ３のソース領域に接続されている。
【００３８】
図６の歪センサ２０を検体上に、例えば前記キャパシタＣ１の側壁面が検体の測定領域に接するように接着剤などで固定することにより、先の実施形態と同様に検体中に誘起された歪みを高精度で測定することが可能となる。
【００３９】
図６の構成では、キャパシタＣ１と測定回路が共通のシリコン基板２１上に集積化されており、歪センサ２０の扱いが容易になる。
【００４０】
図６の構成では、金属酸化膜を有するキャパシタＣ１，Ｃ２は、層間絶縁膜２２上において、ＳｉＮ膜２３の上方に形成されているため、前記キャパシタＣ１，Ｃ２の形成に伴う酸素雰囲気が層間絶縁膜２２中に侵入しトランジスタＴｒ１〜Ｔｒ３の特性を劣化させる問題が回避される。
【００４１】
なお図６においては、前記キャパシタＣ１，Ｃ２上に形成される多層配線構造の図示は省略している。
［第３の実施形態］
図７は、本発明の第３の実施形態によるキャパシタ４１の構成を示す。本実施形態のキャパシタ４１は、図２の歪センサ１０においてキャパシタ１１を代替するものである。
【００４２】
図７を参照するに、キャパシタ２１はＭｇＯ単結晶基板２１Ａ上に形成されており、前記基板２１Ａ上にスパッタ法により５０ｎｍの厚さで形成されたＰｔ膜よりなる下部電極２１Ｂと、前記下部電極２１Ｂ上にスパッタ法により、１００ｎｍの膜厚で形成された（Ｂａ，Ｓｒ）ＴｉＯ3膜４１Ｃと、前記前記（Ｂａ，Ｓｒ）ＴｉＯ3膜４１Ｃ上にスパッタ法により１００ｎｍの膜厚で形成されたＰｔ膜よりなる上部電極４１Ｄを含んでいる。
【００４３】
なお、本実施形態では測定回路１２の基準キャパシタ１２Ｄを、キャパシタ絶縁膜が前記（Ｂａ，Ｓｒ）ＴｉＯ3膜４１Ｃと同一組成、同一厚さになるように形成しておく。
【００４４】
本実施形態では、基準キャパシタにおいてキャパシタ絶縁膜の組成および膜厚を、検出器となるキャパシタ４１のキャパシタ絶縁膜の組成および膜厚と同一にしておくことにより、検出器となるキャパシタがＭｇＯ基板など、他の基板上に形成されている場合であっても、図４で説明した基準リーク電流特性を使った歪み検出を、先の実施形態と同様にして行うことができる。本実施形態において、基板４１Ａは測定回路の一部を構成していないことに注意すべきである。また下部電極４１Ｂおよび上部電極４１Ｄは、基準キャパシタの下部電極および上部電極とそれぞれ同じ組成および厚さに形成するのが好ましいが、これらの電極層の抵抗値は元々低いため、組成や厚さが基準キャパシタのものと異なっていても、測定された歪みに大きな誤差は生じない。
【００４５】
本実施形態による構成では、基板が酸化物であるため、キャパシタ４１の高温酸化雰囲気に対する耐性がさらに向上する。
［第４の実施形態］
図７は、本発明の第４の実施形態による歪センサ６０の構成を示す。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。
【００４６】
図７を参照するに、本実施形態では測定回路１２の代わりに、測定回路６２を使っているが、前記測定回路６２は基準キャパシタ１２Ｄを有しておらず、その代わりに図４の基準リーク電流特性を格納したメモリ６２Ｄを有している。
【００４７】
そこで前記基準リーク電流特性は、前記メモリ６２Ｄから読み出し回路６２Ｃを介して読み出され、演算増幅器１２Ｂの反転入力端子に供給される。
【００４８】
かかる構成では、測定回路にキャパシタを形成する必要がなく、構成が簡単化される。
【００４９】
なお、以上の説明において、測定回路１２あるいは６２はアナログ回路で説明したが、これをデジタル回路で構成できることは当然である。
【００５０】
前記メモリ６２Ｄとしては、不揮発性のフラッシュメモリあるいは強誘電体メモリ（ＦｅＲＡＭ）を使うことができる。
【００５１】
本発明において、前記ペロブスカイト型金属酸化物よりなるキャパシタ絶縁膜は、１００ｎｍの膜厚に限定されるものではなく、１〜１０００ｎｍの膜厚を有することができる。
【００５２】
その際、金属酸化膜は、ペロブスカイト構造に対応して一般式ＡＢＯ３−ｘで表される組成を有するが、ＡとしてはＢａ，Ｓｒの他に、Ｐｂなど、１〜３価の陽イオンを使うことができ、ＢとしてはＴｉ，Ｚｒ，Ｈｆ，Ｖ，Ｎｂ，Ｔａ，Ｃｒ，Ｍｏ，Ｗ，Ｍｎ，Ｒｅ，Ｃｕ，Ａｇ、Ａｕよりなる群から選ばれる少なくとも一つの陽イオンを使うことができる。例えば前記金属酸化膜としては、タンタル酸リチウム、チタン酸バリウム、チタン酸ストロンチウム、チタン酸バリウムストロンチウム、チタン酸ビスマス、チタン酸ストロンチウムビスマス、ニオブ酸ストロンチウムビスマス、タンタル酸ニオブ酸ストロンチウムビスマス、ジルコン酸チタン酸鉛、ジルコン酸チタン酸鉛ランタン、ニオブ酸カリウム、ニオブ酸鉛マグネシウムのいずれかを使うことができる。
【００５３】
また前記キャパシタが形成される基板としては、酸化物または半導体基板を使うことが可能で、酸化物基板としてはＭｇＯ基板が、また半導体基板としては、Ｓｉ，Ｇｅ，ＳｉＧｅ混晶およびＩＩＩ−Ｖ族化合物半導体基板を使うことが可能である。
【００５４】
前記下部電極としては、Ｐｔ，Ｐｄ、Ｉｒ，Ｒｕ，Ｒｈ，Ｒｅ，Ｏｓの少なくとも一つを含む金属あるいは導電性酸化物を使うことができ、またＣｕ，Ａｇ，Ａｕの少なくとも一つを含む金属を使うことが可能である。
【００５５】
また前記基板と下部電極の間に設けられる密着層は、ＴｉあるいはＴｉＮに限定されるものではなく、Ｐｔ，Ｉｒ，Ｚｒ，Ｔｉ，ＴｉＯｘ，ＰｔＯｘ，ＺｒＯｘ，ＴｉＮ，ＴｉＡｌＮ，ＴａＮ，ＴａＳｉＮのいずれかを使うことが可能である。
【００５６】
前記上部電極としては、Ｐｔ，Ｐｄ，Ｉｒ，Ｒｕ，Ｒｈ，Ｒｅの少なくとも一つを含む金属あるいは導電性酸化物、あるいはＡｕ，Ａｇ，Ｃｕ，Ｎｉ，Ｃｒの少なくとも一つを含む金属を使うことが可能である。
【００５７】
前記上部電極は、多層構造を有するものであってもよい。
【００５８】
以上、本発明を好ましい実施形態について説明したが、本発明はかかる特定の実施形態に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
【００５９】
（付記１）基板上に下部電極と、ペロブスカイト型構造を有する金属酸化膜と、上部電極を順次積層した積層構造を有し、検体上に実装されるキャパシタと、
前記キャパシタ中、前記上部電極と下部電極の間のリーク電流を測定する測定回路と、
よりなることを特徴とする歪センサ。
【００６０】
（付記２）前記金属酸化膜は、１〜１０００ｎｍの膜厚を有することを特徴とする付記１記載の歪センサ。
【００６１】
（付記３）前記金属酸化膜は、一般式ＡＢＯ３−ｘで表される組成を有し、Ａは１〜３の正電荷を有する少なくとも一つの陽イオンであり、ＢはＴｉ，Ｚｒ，Ｈｆ，Ｖ，Ｎｂ，Ｔａ，Ｃｒ，Ｍｏ，Ｗ，Ｍｎ，Ｒｅ，Ｃｕ，Ａｇ、Ａｕよりなる群から選ばれる少なくとも一つの陽イオンであることを特徴とする付記１または２記載の歪センサ。
【００６２】
（付記４）前記金属酸化膜は、タンタル酸リチウム、チタン酸バリウム、チタン酸ストロンチウム、チタン酸バリウムストロンチウム、チタン酸ビスマス、チタン酸ストロンチウムビスマス、ニオブ酸ストロンチウムビスマス、タンタル酸ニオブ酸ストロンチウムビスマス、ジルコン酸チタン酸鉛、ジルコン酸チタン酸鉛ランタン、ニオブ酸カリウム、ニオブ酸鉛マグネシウムのいずれかであることを特徴とする付記１または２記載の歪センサ。
【００６３】
（付記５）
前記基板は、酸化物または半導体よりなることを特徴とする付記１〜４のうち、いずれか一項記載の歪センサ。
【００６４】
（付記６）前記半導体は、Ｓｉ，Ｇｅ，ＳｉＧｅ混晶およびＩＩＩ−Ｖ族化合物半導体のいずれかよりなることを特徴とする付記５記載の歪センサ。
【００６５】
（付記７）
前記下部電極は、Ｐｔ，Ｐｄ、Ｉｒ，Ｒｕ，Ｒｈ，Ｒｅ，Ｏｓの少なくとも一つを含む金属あるいは導電性酸化物よりなることを特徴とする付記１〜６のうち、いずれか一項記載の歪センサ。
【００６６】
（付記８）
前記下部電極は、Ｃｕ，Ａｇ，Ａｕの少なくとも一つを含む金属よりなることを特徴とする付記１〜６のうち、いずれか一項記載の歪センサ。
【００６７】
（付記９）
前記基板と下部電極の間には、Ｐｔ，Ｉｒ，Ｚｒ，Ｔｉ，ＴｉＯｘ，ＰｔＯｘ，ＺｒＯｘ，ＴｉＮ，ＴｉＡｌＮ，ＴａＮ，ＴａＳｉＮのいずれかよりなる密着層が設けられていることを特徴とする付記１〜８のうち、いずれか一項記載の歪センサ。
【００６８】
（付記１０）
前記上部電極は、Ｐｔ，Ｐｄ，Ｉｒ，Ｒｕ，Ｒｈ，Ｒｅの少なくとも一つを含む金属あるいは導電性酸化物よりなることを特徴とする付記１〜９のうち、いずれか一項記載の歪センサ。
【００６９】
（付記１１）
前記上部電極は、Ａｕ，Ａｇ，Ｃｕ，Ｎｉ，Ｃｒの少なくとも一つを含む金属よりなることを特徴とする付記１〜９記載の歪センサ。
【００７０】
（付記１２）
前記上部電極は、多層構造を有することを特徴とする付記１〜１１のうち、いずれか一項記載の歪センサ。
【００７１】
（付記１３）
前記測定回路は、前記キャパシタ中の前記金属酸化膜と同一組成、同一厚さでペロブスカイト型構造の金属酸化膜を有する基準キャパシタを有し、前記リーク電流を、前記基準キャパシタにおけるリーク電流と比較することにより、前記キャパシタに印加された歪みを算出することを特徴とする付記１〜１２のうち、いずれか一項記載の歪センサ。
【００７２】
（付記１４）
前記測定回路は、前記キャパシタの無応力時におけるリーク電流の値をデータをして保持するメモリを含むことを特徴とする付記１〜１２のうち、いずれか一項記載の歪センサ。
【００７３】
（付記１５）
前記測定回路は、前記基板とは別の基板上に形成されることを特徴とする付記１〜１４のうち、いずれか一項記載の歪センサ。
【００７４】
（付記１６）
前記測定回路は、前記基板上に、前記キャパシタと共に集積化されることを特徴とする付記１〜１４のうち、いずれか一項記載の歪センサ。
【図面の簡単な説明】
【００７５】
【図１Ａ】本発明の関連技術による歪みセンサの構成を示す図である。
【図１Ｂ】本発明の別の関連技術による歪みセンサの構成を示す図である。
【図１Ｃ】本発明のさらに別の関連技術による歪みセンサの構成を示す図である。
【図１Ｄ】本発明のさらに別の関連技術による歪みセンサの構成を示す図である。
【図２】本発明の第１の実施形態による歪みセンサの構成を示す図である。
【図３】図２の歪みセンサで使われるキャパシタの構成を詳細に示す図である。
【図４】図２の歪みセンサで使われるキャパシタのリーク電流特性を示す図である。
【図５】図４のキャパシタにおいて応力印加に伴うリーク電流特性の変化を印加電圧の関数として示す図である。
【図６】本発明の第２の実施形態による歪みセンサの構成を示す図である。
【図７】本発明の第３の実施形態によるキャパシタの構成を示す図である。
【図８】本発明の第４の実施形態による歪みセンサの構成を示す図である。
【符号の説明】
【００７６】
１，１１Ａ，２１，４１Ａ  基板
２  接着剤層
３  金属膜
３Ａ，３Ｂ  端子
４  半導体チップ
４Ａ，４Ｂ，６Ａ，６Ｂ、７Ａ，７Ｂ  電極
５  熱酸化膜
６  Ｓｉ膜
７  拡散領域
１０，２０，６０  歪センサ
１１，Ｃ１  歪検出キャパシタ
１１Ａ  基板
１１Ｂ  酸化膜
１１Ｃ  密着層
１１Ｄ，２４Ａ，２４Ｂ，４１Ｂ  下部電極
１１Ｅ，２５Ａ，２５Ｂ，４１Ｃ  ペロブスカイト金属酸化物膜
１１Ｆ，１１Ｆ１，１１Ｆ２。２６Ａ．２６Ｂ，４１Ｄ  上部電極
１２  測定回路
１２Ａ，１２Ｂ，１２Ｃ  演算増幅器
１２Ｄ，Ｃ２，４１  基準キャパシタ
２１Ａ，２１Ｂ，２１Ｃ  素子領域
２１Ｉ  素子分離領域
２２  層間絶縁膜
２３  ＳｉＯＮ膜
６２Ｃ  読み出し回路
６２Ｄ  メモリ
【図１Ａ】
2008082773.tif 000003
【図１Ｂ】
2008082773.tif 000004
【図１Ｃ】
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【図１Ｄ】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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