(57)【要約】【課題】ディジタル回路とアナログ回路が同一半導体基板に混在された場合に、アナログ回路が動作する際に、ディジタル回路のノイズを削減し、アナログ回路の特性を向上させるディジタルアナログ混載型半導体集積回路を提供する。【解決手段】アナログシステム４０３とそれを制御するディジタルシステム４０１とを同一の半導体基板に搭載したディジタルアナログ混載型半導体集積回路に対して、ディジタルシステム４０１とは別に同一半導体集積回路内に、信号品質を測定するためのディジタルサブシステム１０４を設け、信号品質を測定するための測定モードをレジスタに設定するか、または測定モード信号を外部入力ピンから入力するとともに、信号品質測定要求信号を検出したときに、ディジタルシステム４０１を停止またはスタンバイ状態にして、ディジタルサブシステム１０４をアクティブにし、アナログシステム４０３の信号品質を測定する。【選択図】図１
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【特許請求の範囲】
【請求項１】
アナログ回路とそれを制御するディジタル回路とを同一の半導体基板に搭載したディジタルアナログ混載型半導体集積回路において、前記ディジタル回路とは別に、同一半導体集積回路内に前記アナログ回路の信号品質を測定するための信号品質測定回路を備え、通常動作を行う場合には、前記ディジタル回路と前記アナログ回路を動作させ、信号品質を測定する場合には、前記信号品質測定回路と前記アナログ回路を動作させるようにしたことを特徴とするディジタルアナログ混載型半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ディジタルアナログ混載型半導体集積回路および信号品質測定方法に関し、具体的には、通信、シリアルＩ／Ｆ等に用いられるディジタルとアナログを集積したディジタルアナログ混載型半導体集積回路に関する。
【背景技術】
【０００２】
ディジタル回路とアナログ回路が、同一半導体基板に混在された場合には、ディジタル回路が動作することにより、電源ラインに大電流が流れて電源電圧が変動したり、トランジスタの拡散と半導体基板との接合容量がトランジスタ動作によりチャージ／ディスチャージされることで、半導体基板を通じてノイズが発生し基板ノイズが発生する。
この電源電圧変動や基板ノイズは、ディジタル回路とアナログ回路が同一基板上に形成された場合には、アナログ回路に到達して、アナログ回路の特性を劣化させている。
【０００３】
図４は、従来のディジタルアナログ混載型半導体集積回路の例である。ディジタルシステム４０１には、ディジタルのシステムＣＬＫ（クロック）であるＤＣＬＫが入力されている。ＤＣＬＫはクロックツリーの設計手法により、半導体集積回路内で、エッジをそろえた回路とレイアウトになっており、ＤＣＬＫの遷移により一斉にディジタル回路がスイッチングすることになり、ノイズを発生させる。
ディジタルシステム４０１内には、アナログへのＩ／Ｆ信号を生成するアナログＩ／Ｆ回路４０２があり、同一チップ内にあるアナログシステム４０３に対してその制御信号を出力し制御を行なっている。
【０００４】
近年のＬＳＩの微細化、高速化、大規模化、低電圧化により、ノイズの影響が深刻になる傾向にあり、またアナログ回路のアプリケーション拡大により、アナログ回路に、より高精度が求められている現状がある。
また、高速クロックを持つ、大規模ディジタル回路では、全ディジタルブロックに対して、位相を合わせたクロックツリーが集積回路内にあり、クロックの遷移により、全ディジタル回路が一斉にノイズを発生させている。
【０００５】
特許文献１の「アナログ／ディジタル混載型半導体集積回路、及びアナログ／ディジタル混載型半導体集積回路におけるクロックの位相調整方法」では、ディジタル回路とともに同一の半導体基板上に形成されたアナログ回路へのディジタルノイズの悪影響を十分に回避することができるアナログ／ディジタル混載型半導体集積回路を提供することを課題とし、解決手段として、アナログ回路用クロック信号を、タイミングシフト回路で周期を変えずに位相を調整し、アナログ回路用クロック信号を入力する。位相を変更しながら、どのタイミングがアナログ特性に影響が少ないかを調べて、アナログのシステムクロックを決める。
【０００６】
また、特許文献２の「信号混在システムにおけるディジタルノイズの低減」では、信号混在システムにクロックサブシステムを備え、このクロックサブシステムがディジタルサブシステムにディジタルクロック信号を送り、アナログサブシステムにアナログクロック信号を送る。このクロックサブシステムがディジタルクロック信号から幾つかのクロックサイクルを取り除いて、アナログサブシステムにおけるアナログ事象前にディジタル信号の不活動期間を設けるようにして、ディジタルノイズを低減している。
【０００７】
また、特許文献３の「ディジタルノイズ発生回路とアナログセルの評価方法」では、アナログセル開発に当たって、その評価方法としてアナログセルのみを搭載した評価用のテストＬＳＩを開発し、アナログセル単体としての動作および特性評価を行い、その評価の結果からアナログセルとしての動作および特性を保証している。
ここで問題があった場合には、原因を特定しその対策方法を見つけ出すまでに、試行錯誤を重ね、ＬＳＩ内部の回路変更やレイアウト変更を何度も行い、何度もＬＳＩの作り直しを行うといった作業を繰り返すことにより、ようやく最終的にその原因を特定し、対策を実施するといった手法がとられている。
【０００８】
このような状況に対して、外部からコントロールして定量的に発生ノイズ量をコントロールすることができるディジタルノイズ発生回路を提供し、アナログセルの試作評価の際に、ノイズの影響を調べることが可能となる。
【特許文献１】特開２００２−１６９６２３号公報
【特許文献２】特開平９−１３５２１３号公報
【特許文献３】特開２００１−２６４３９４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかし、特許文献１では、位相を調整することで、ディジタル回路のノイズの影響を減らしているが、ディジタルノイズの絶対量は変わりない状況であるため、効果が無い場合も想定される。
また、半導体装置の製造のばらつきにより、効果のあるアナログのクロックの位相にばらつきがある場合に問題がでてくる。
【００１０】
また、特許文献２では、ディジタルのサブシステムのクロックを間引くため、アナログ回路が動作する際には、ディジタル回路が止まるためノイズの影響はなくなるが、アナログ回路が常に動く必要のある場合や、クロックが間引かれるため、ディジタル回路のスループットが減少する問題がある。
【００１１】
また、特許文献３では、アナログセル開発のための評価用半導体装置を作る必要があるため、製品化までに期間を要する。
また、ノイズ発生回路で評価しても、実際の製品とノイズ状況が異なるため、製品化の際に問題がでる場合がある。
【００１２】
本発明は、上述のような実情を考慮してなされたものであって、ディジタル回路とアナログ回路が同一半導体基板に混在された場合に、アナログ回路が動作する際に、ディジタル回路のノイズを削減し、アナログ回路の特性を向上させるディジタルアナログ混載型半導体集積回路を提供することを目的とする。
【００１３】
また、ディジタル回路とアナログ回路が同一半導体基板に混在した半導体装置を試作、評価する際に、ディジタルノイズの影響が多い場合と少ない場合切り替えるモードを持つことにより、アナログ回路の特性に、ディジタルノイズがどれくらい影響あるかを比較評価できる手法を提供して、アナログ特性が十分でない場合に、アナログ回路自体の改善が必要なのか、ディジタルノイズを減らす必要があるのかが明確になる信号品質測定方法を提供することも目的とする。
【課題を解決するための手段】
【００１４】
上記の課題を解決するために、本発明のディジタルアナログ混載型半導体集積回路は、アナログ回路とそれを制御するディジタル回路とを同一の半導体基板に搭載したディジタルアナログ混載型半導体集積回路において、前記ディジタル回路とは別に、同一半導体集積回路内に前記アナログ回路の信号品質を測定するための信号品質測定回路を備え、通常動作を行う場合には、前記ディジタル回路と前記アナログ回路を動作させ、信号品質を測定する場合には、前記信号品質測定回路と前記アナログ回路を動作させるようにしたことを特徴とする。
【発明の効果】
【００１５】
本発明によれば、同一半導体装置内に高速差動信号の信号品質を測定するためだけの信号品質測定用回路を備えるようにしたので、高速差動信号を測定する際には、ディジタル回路を停止して評価が可能になり、ディジタル回路からのノイズの影響の無いアナログ信号の測定ができ、またディジタル回路を動作させたときの信号品質の測定結果と比較することができる。
【００１６】
また、ディジタルシステムからアナログ信号のＩ／Ｆ信号を取り込むメモリを持つことにより、色々な評価パターンに対応するテスト用の信号を生成できるため、小規模な回路で自由度の高いテスト用の回路が構成できる。
【発明を実施するための最良の形態】
【００１７】
以下、図面を参照して、本発明のディジタルアナログ混載型半導体集積回路に係る好適な実施形態について説明する。
図１は、本発明の一実施形態のディジタルアナログ混載型半導体集積回路を示している。同図において、図４と同じ機能を持つ回路に対しては、同じ符号を付してその相違点についてのみ説明する。
【００１８】
図１において、１０６はモードコントロール回路であり、外部からコントロールするために、外部から書き込み可能なレジスタ（不図示）を持つか、または外部入力（ＩＯ）ピンからの入力信号が入力されるものとする。
モードコントロール回路１０６は、設定された状態に応じてディジタルシステム（ディジタル回路）４０１にアナログ信号測定モードを示す信号を出力し、クロックコントロール回路１０７に対しても同様の信号を出力している。
ディジタルシステム４０１には、クロックコントロール回路１０７からＤ１ＣＬＫがシステムクロックとして入力されており、通常はこのクロックで動作することになる。
【００１９】
ディジタルサブシステム（信号品質測定回路）１０４は、ディジタルシステム４０１内のアナログＩ／Ｆ回路４０２とほぼ同様のアナログＩ／Ｆ信号を生成するアナログＩ／Ｆ回路１０５を持っており、ディジタルサブシステム１０４内で、アナログシステム（アナログ回路）４０３を動作させるために必要な最小構成の回路を持っている。ディジタルサブシステム１０４には、システムクロックとして、クロックコントロール回路１０７からＤ２ＣＬＫが入力されている。
【００２０】
モードコントロール回路１０６に、アナログ信号品質を測定するためのモードが設定されている場合に、ディジタルシステム４０１内でアナログ信号品質を測定するためのコマンド検出等が起こった場合には、ディジタルシステム４０１よりクロックコントロール回路１０７とディジタルサブシステム１０４に対して、アナログ信号品質を測定することを示す信号が出力される。
【００２１】
その信号を受けて、クロックコントロール回路１０７はＤ１ＣＬＫを停止または低消費電力状態にし、且つＤ２ＣＬＫを出力して、アナログシステム４０３を動作させるための制御信号を、ディジタルシステム４０１からではなく、ディジタルサブシステム１０４から供給する様にマルチプレクサ（ＭＵＸ）１０８で制御を行う。
【００２２】
以上の回路構成および動作シーケンスにより、通常動作モードでは、ディジタルシステム４０１によりアナログＩ／Ｆ回路４０２を動作させて、アナログシステム４０３の動作を評価することができ、またモードの設定を測定モードに変えることにより、ディジタルシステム４０１のクロックを完全に停止または低消費電力状態にさせて、ディジタルシステム４０１を停止またはスタンバイ状態にした上で、ディジタルサブシステム１０４だけを動作させて、ディジタルシステム４０１のノイズ影響なしに、アナログシステム４０３の評価ができる。
【００２３】
図２は、図１のディジタルアナログ混載型半導体集積回路において、ディジタルサブシステムの代わりに、メモリおよびメモリの制御回路を使用した場合の実施形態である。図２において、図１と同じ機能を持つ回路に対しては、同じ符号を付してその相違点についてのみ説明する。
【００２４】
図２の実施形態では、図１のディジタルサブシステム１０４の代わりに、メモリ２０４を持っている。
モードコントロール回路１０６に通常動作モードを設定すると、ディジタルシステム４０１によりアナログＩ／Ｆ回路４０２を動作させて、アナログシステム４０３の動作を評価することができる。
また、モードコントロール回路１０６に測定モードを設定すると、トレーニングモードにて、ディジタルシステム４０１のアナログＩ／Ｆ信号をメモリ２０４に取り込み、ディジタルシステム４０１のクロックを完全に停止または低消費電力状態にさせて、ディジタルシステム４０１を停止またはスタンバイ状態にした上で、トレーニングモードでサンプリングしたアナログＩ／Ｆ信号をアナログシステム４０３に出力してアナログシステム４０３を評価する。
そのため、通常の動作で使われる評価用のＩ／Ｆ信号に対して自由度の高い信号が出力でき、評価の際には、色々なＩ／Ｆ信号で評価が可能になる。
【００２５】
図３は、本発明のディジタルアナログ混載型半導体集積回路をＵＳＢ（Universal Serial Bus）通信回路に適用した例である。
ＵＳＢは、４８０ＭＢＰＳという高速で且つ４００ｍＶの差動微小振幅信号をドライバから出力する。
ＬＳＩ（半導体集積回路）にＵＳＢを搭載した場合には、差動信号の信号品質が規格を満たしているかを正確に測定する必要があるが、もし差動信号の品質が悪い場合には、ドライバやレシーバを含むアナログフロントエンド回路３０３であるＰＨＹの設計が悪いのか、ＰＨＹ自体には設計上問題はなく、その他の回路を同一ＬＳＩに搭載しているためディジタルブロックのノイズがＰＨＹに回り込んで信号品質を悪くしているのかを、評価して判断する必要がある。
【００２６】
図３のＳＩＥ（Serial Interface Engine）ブロックは、ＵＳＢのＬＩＮＫ層のディジタル回路であり、物理層のＰＨＹをコントロールする信号や送受信データを生成する役割を持っている。
ＰＨＹブロックは、ＵＳＢの物理層のドライバ＆レシーバを含むＡＦＥ（Analog Front End）回路３０３と、ＰＨＹ層の中にもディジタル回路が存在する。
【００２７】
ＰＨＹブロックとＬＩＮＫブロックの間は、ＵＴＭＩ（Universal Transmit Macrocell Interface）と呼ばれる規格で一般的に接続されている。
ＵＳＢの受信動作の際には、ＰＨＹブロックが差動シリアルデータを受信し、それをパラレルに変換して、制御信号とデータをＳＩＥブロックに出力する。
送信動作の際には、ＳＩＥブロックからパラレルデータを制御信号と共にＰＨＹブロックに出力し、ＰＨＹブロックは指定されたパラレルデータをシリアルに変換して、差動信号としてＵＳＢバスに出力することになる。
【００２８】
ＳＩＥブロック内には、受信データや送信データ用のバッファとして、ＥＰ（End Pointerメモリ）３０９が内蔵されており、その他受信したパケットをコマンドとして解釈し、ＵＳＢを制御するための回路が内蔵されている。ＳＩＥブロックの回路は、ＵＳＢのデバイスクラスに応じた回路構成を持つため、決まった構成ではなく、プリンタやカメラ等アプリケーションによりハードウエアの構成は異なるものとなる。
近年のＵＳＢ規格である、より高速なＵＳＢ２.０規格を実現するためには、数十万ゲート規模のＳＩＥブロックが必要であり、ＳＩＥブロックでのディジタルノイズも非常に大きいのが現状である。
【００２９】
ＵＳＢ２.０の規格を搭載した、ＳＩＥブロックとＰＨＹブロックを同一半導体に搭載する場合には、ＳＩＥブロックのノイズにより差動出力信号のジッタや歪が生じたりする場合がある。
そのような場合には、ＰＨＹブロックの設計に問題があるのか、ＰＨＹブロック自体に問題はなく、ＳＩＥブロックのノイズがＰＨＹブロックに回り込んで問題になっているのかの原因を正確に判断して、改善策を実施する必要がある。
【００３０】
図３を用いて、ＳＩＥブロックを止めてＵＳＢの信号品質を測定する場合の動作を説明する。
モードコントロール回路３０６内のレジスタに測定モードを設定する。ＵＳＢ端子につながったホストからＴｅｓｔＰａｃｋｅｔコマンドを発行すると、ＳＩＥブロック内の信号品質測定検出回路３１０がＴｅｓｔＰａｃｋｅｔコマンドをデコードする。
【００３１】
ＴｅｓｔＰａｃｋｅｔコマンドの検出とモードコントロール信号により、クロックコントロール回路３０７とテストパケット生成回路３０４に信号を出力し、クロックコントロール回路３０７はＳＩＥブロックのシステムクロックを停止または低消費電力状態にすると共に、テストパケット生成回路３０４を動作させる。
ＰＨＹブロックのテストパケット生成に必要な信号をテストパケット生成回路３０４で生成し、ＵＴＭＩのマルチプレクサ３０８はＳＩＥブロックからのＵＴＭＩ信号ではなく、テストパケット生成回路３０４のＵＴＭＩ信号をＰＨＹブロックに入力するように切り替える。
【００３２】
以上の制御により、ＰＨＹブロックが出力する高速差動信号を、ＳＩＥブロックのノイズの影響なしに測定することができ、信号品質に問題がある場合には、原因が特定できるため、ＬＳＩ設計の改善に対して有効な機能を提供することができる。
【図面の簡単な説明】
【００３３】
【図１】本発明のディジタルアナログ混載型半導体集積回路の実施形態を示す図である。
【図２】図１のディジタルアナログ混載型半導体集積回路において、ディジタルサブシステムとして、メモリおよびメモリの制御回路を使用した場合の実施形態を示す図である。
【図３】本発明のディジタルアナログ混載型半導体集積回路をＵＳＢ通信回路に適用した例を示す図である。
【図４】従来のディジタルアナログ混載型半導体集積回路の例を示す図である。
【符号の説明】
【００３４】
１０４…ディジタルサブシステム（信号品質測定回路）、１０５…アナログＩ／Ｆ回路、１０６…モードコントロール回路、１０７…クロックコントロール回路、１０８…マルチプレクサ（ＭＵＸ）、２０４…メモリ、３０１…ディジタルコントロール回路、３０２…アナログＩ／Ｆ回路、３０３…ＵＳＢ  ＡＦＥ（アナログフロントエンド回路）、３０４…テストパケット生成回路、３０５…アナログＩ／Ｆ回路、３０６…モードコントロール回路、３０７…クロックコントロール回路、３０８…マルチプレクサ、３０９…ＥＰメモリ、３１０…信号品質測定検出回路、４０１…ディジタルシステム、４０２…アナログＩ／Ｆ回路、４０３…アナログシステム。
【図１】
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【図２】
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【図３】
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【図４】
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