(57)【要約】【課題】ｐｎ接合界面のメサ端部に電界が集中することがなく、電流容量が高いメサ型の炭化珪素ツェナーダイオードを提供する。【解決手段】第１導電型炭化珪素単結晶基板上に第１導電型炭化珪素導電層が形成され、前記第１導電型炭化珪素導電層上に第２導電型炭化珪素導電層が形成された、メサ構造をもつバイポーラ型半導体装置であって、逆方向電圧印加時に、前記第１導電型炭化珪素導電層及び前記第２導電型炭化珪素導電層の接合界面で形成される空乏層が、前記第１導電型炭化珪素導電層に形成されているメサコーナー部に到達しないことを特徴とする炭化珪素ツェナーダイオード。【選択図】図１
2008277396.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型炭化珪素単結晶基板上に第１導電型炭化珪素導電層が形成され、前記第１導電型炭化珪素導電層上に第２導電型炭化珪素導電層が形成されてなる、メサ構造をもつ炭化珪素ツェナーダイオードであって、
逆方向電圧印加時に、前記第１導電型炭化珪素導電層及び前記第２導電型炭化珪素導電層の接合界面で形成される空乏層が、前記第１導電型炭化珪素導電層に形成されているメサコーナー部に到達しないことを特徴とする炭化珪素ツェナーダイオード。
【請求項２】
前記メサ構造におけるメサ周辺部において、少なくともｐｎ接合界面から前記メサコーナー部にかけて、連続した電界緩和層が形成されていることを特徴とする請求項１に記載の炭化珪素ツェナーダイオード。
【請求項３】
前記電界緩和層が第１導電型の電界緩和層であり、
前記電界緩和層の厚さが１０ｎｍ〜１μｍであり、
前記電界緩和層のドーピング密度が、前記１導電型炭化珪素導電層のドーピング密度の５０％以下である
ことを特徴とする請求項２に記載の炭化珪素ツェナーダイオード。
【請求項４】
前記電界緩和層が第２導電型の電界緩和層であり、
前記電界緩和層の厚さが１０ｎｍ〜１μｍであり、
前記電界緩和層のドーピング密度が前記１導電型炭化珪素導電層のドーピング密度の２５％以下である
ことを特徴とする請求項２に記載の炭化珪素ツェナーダイオード。
【請求項５】
前記電界緩和構造がイオン打ち込みによって形成されていることを特徴とする請求項２〜４のいずれかに記載の炭化珪素ツェナーダイオード。
【請求項６】
前記電界緩和構造がアルミ、窒素もしくは燐をイオン種としてイオン打ち込みすることにより形成されることを特徴とする請求項５に記載の炭化珪素ツェナーダイオード。
【請求項７】
前記第１導電型炭化珪素導電層がエピタキシャル成長法により形成されており、その厚さは2μm以上であることを特徴とする請求項1〜6のいずれかに記載の炭化珪素ツェナーダイオード。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ツェナーダイオード、特に、炭化珪素を用いたツェナーダイオードに関するものである。
【背景技術】
【０００２】
ツェナーダイオードは高キャリア密度のｐｎ接合界面を持ったバイポーラ型半導体素子であり、逆電圧印加時に生じる降伏現象（なだれ降伏もしくはツェナー降伏）を利用したダイオードである。降伏が生じる範囲では、ダイオードの端子間電圧は通電電流によらず一定（以下、ツェナー電圧）に保たれることを特徴とする。
【０００３】
従来、シリコン（Ｓｉ）等を用いたツェナーダイオードが知られているが、Ｓｉを用いたパワー半導体装置は、材料であるＳｉの物性限界に直面しており、更なる高性能化には困難がある。
【０００４】
一方、炭化珪素（ＳｉＣ）は、Ｓｉに比べて絶縁破壊強度が約１０倍、熱伝導度が約３倍と各種の優れた特性を有しており、パワー半導体装置に好適な材料として注目されている。
【０００５】
ＳｉＣバイポーラ半導体素子としては、ｐｎダイオードなどが既に知られている（特許文献１）。例えば、ＳｉＣで構成したｐｎダイオードは、１０ｋＶの高耐圧素子の場合、Ｓｉで構成したｐｎダイオードに比べて順方向電圧が約１／３と低く、オフ時の速度に相当する逆回復時間が約１／２０以下と高速であり、電力損失を約１／５以下に低減でき省エネルギー化に大きく貢献できる。
【０００６】
ＳｉＣ ｐｎダイオード以外のＳｉＣバイポーラ素子、例えばＳｉＣｎｐｎトランジス
タ、ＳｉＣ ＳＩＡＦＥＴ、ＳｉＣ ＳＩＪＦＥＴなどについても同様に電力損失が低減されることが報告されている。
【特許文献１】特開２００２−１８５０１５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
高い電流容量を有したＳｉＣツェナーダイオードを得るためには、降伏時に生じる電流がｐｎ接合界面全体に流れる必要がある。しかし、メサ構造を有するＳｉＣツェナーダイオードでは、図２およびそのスケッチである図３に示すようにメサ構造の側面部とｐｎ接合界面とが接する領域（以下、「ｐｎ接合界面のメサ端部」）に電界が集中して局所的に電流が流れてしまい、十分な電流容量が確保できないことがわかった。以下、この点についてさらに詳細に説明する。
【０００８】
ｐｎダイオードにおいて、印加電圧に伴う空乏層の挙動はツェナーダイオードとツェナーダイオード以外のｐｎダイオードとで異なる。ツェナーダイオード以外のｐｎダイオードにおいては、ｐｎ接合界面を起点とした空乏層は、印加電圧の上昇とともに第１導電型層の厚さ方向へ広がり、ついには第１導電型層の下端へ到達する。これは、基板を除いた第１導電型層のドーピング密度は１０１４〜１０１６ｃｍ−３と低いことから空乏層が伸長し易いことに因る。一方、印加電圧を第１導電型層の厚さ方向全体で支えるため（基板を除いた第１導電型層の厚さは数十μｍ〜３００μｍ）、高耐電圧に耐えることができる。しかし、ｐｎ接合界面を起点とする空乏層が、メサコーナー部を超えて伸張する場合、メサコーナー部に電界が集中する。そうすると、メサコーナー部にて絶縁降伏が生じるために、耐電圧に制限が生じる。ここで、「メサコーナー部」とは、ｐｎダイオードの中で導電層および電界緩和層をなす部分のうち、メサ構造の周囲にある平らな領域（以下「メサ底部」）とメサ構造の側面部とが交差する領域を指す。例えば、図４には、ツェナーダイオード以外のｐｎダイオードについての電界分布を電界シミュレーションにより解析した図が示されており、この図４のスケッチである図５においてＥ11 >Ｅ10 > E9 > E8 > E7 > E6の順に電界が高くなっている領域を示しているが、この図５において、ｐｎ接合界面の電界密度が高く、とりわけ、メサコーナー部の電界密度が高いことが示されている。
【０００９】
これに対し、ツェナーダイオードにおいては、基板を除いた第１導電型層のドーピング密度は通常５×１０１６〜２×１０１９ｃｍ−３と高いことから、ｐｎ接合界面を起点とした空乏層は、殆ど伸長せず、また、その空乏層の厚さは、ツェナー電圧が１００Ｖ以下のダイオードで０．５μｍ以下、４００Ｖ以下のダイオードで２．５μｍ以下である。したがって、ツェナーダイオードにおいては、ツェナーダイオード以外のｐｎダイオードと比較してその空乏層がメサコーナー部に達しにくいために、メサコーナー部ではなくｐｎ接合界面のメサ端部に電界が集中することがわかった。
【００１０】
本発明は、上記の問題点を解決することを課題としており、ｐｎ接合界面のメサ端部に電界が集中することがなく、高い電流容量を持つＳｉＣツェナーダイオードを提供することを目的としている。
【課題を解決するための手段】
【００１１】
そこで、本発明者は、上述の課題を解決するために鋭意検討した結果、ＳｉＣツェナーダイオードのメサ周辺部において、少なくともｐｎ接合界面からメサ底部に連続して電界緩和層を形成し、降伏時の電流をｐｎ接合界面全体に流すことで電流容量の高いツェナーダイオードを得る手法を見出し、本発明を完成するに至った。
【００１２】
本発明の炭化珪素ツェナーダイオードは、
第１導電型炭化珪素単結晶基板上に第１導電型炭化珪素導電層が形成され、前記第１導電型炭化珪素導電層上に第２導電型炭化珪素導電層が形成された、メサ構造をもつ炭化珪素ツェナーダイオードであって、
逆方向電圧印加時に、前記第１導電型炭化珪素導電層及び前記第２導電型炭化珪素導電層の接合界面で形成される空乏層が、前記第１導電型炭化珪素導電層に形成されているメサコーナー部に到達しないことを特徴とする。
【００１３】
前記メサ構造におけるメサ周辺部においては、少なくともｐｎ接合界面から前記メサコーナー部にかけて、連続した電界緩和層が形成されていることが好ましい。
前記電界緩和層の厚さは１０ｎｍ〜１μｍであり、前記電界緩和層が第１導電型の場合、当該第１導電型電界緩和層のドーピング密度は前記１導電型炭化珪素導電層のドーピング密度の５０％以下であり、前記電界緩和層が第２導電型の場合、当該第２導電型電界緩和層のドーピング密度は前記１導電型炭化珪素導電層のドーピング密度の２５％以下であることが好ましい。
【００１４】
また、電界緩和層の形成にあたり、ＳｉＣはシリコンと比較して不純物原子の拡散速度が小さいので一般に拡散を利用したドーピングが困難である。本発明においては、電界緩和層をイオン打込みによって形成することが好ましい。さらに、イオン打込みに際して、アルミ、窒素もしくは燐をイオン種として用いることが好ましい。
【００１５】
さらに、前記第１導電型炭化珪素導電層が、エピタキシャル成長法により形成されており、かつ、その厚さが２μｍ以上であることが好ましい。
【発明の効果】
【００１６】
本発明のＳｉＣツェナーダイオードによれば、メサ周辺部において少なくともｐｎ接合界面からメサ底部に連続した電界緩和層を形成することにより、降伏時の電界集中箇所を素子内側のｐｎ接合界面領域に形成することで、電流も素子内側のｐｎ接合界面領域を介して流れることが可能となり、これにより電流容量の増加が可能となる。
【発明を実施するための最良の形態】
【００１７】
図１を参照しながら、本発明の炭化珪素（ＳｉＣ）ツェナーダイオードについて、より詳細に説明する。
本発明の炭化珪素ツェナーダイオードは、
第１導電型炭化珪素単結晶基板１上に第１導電型炭化珪素導電層２が形成され、前記第１導電型炭化珪素導電層２上に第２導電型炭化珪素導電層４が形成された、メサ構造をもつ炭化珪素ツェナーダイオードであって、
逆方向電圧印加時に、前記第１導電型炭化珪素導電層２及び前記第２導電型炭化珪素導電層４の接合界面で形成される空乏層が、前記第１導電型炭化珪素導電層２に形成されているメサコーナー部に到達しないことを特徴としている。
【００１８】
前記メサ構造におけるメサ周辺部においては、少なくともｐｎ接合界面から前記第１導電型炭化珪素導電層２に形成されるメサコーナー部にかけて、連続した電界緩和層６が形成されていることが好ましい。
［電界緩和層］
まず、本発明の炭化珪素ツェナーダイオードにおける電界緩和層について説明する。
【００１９】
電界緩和層6は、ｐｎダイオードにおいて逆方向電圧印加時に生じるこのような局所的
な電界集中を緩和するために設けられる。この電界緩和層のドーピング密度が電界密度等の分布に与える影響は、ツェナーダイオードの場合とツェナーダイオード以外のダイオードの場合とで異なる。そこで、電界緩和層のドーピング密度による電界密度・絶縁破壊電圧への影響を、ツェナーダイオードの場合とツェナーダイオード以外のｐｎダイオードの場合とについて、電界シミュレーションにより解析したので、以下図２から図７を用いて説明する。
【００２０】
まず、ツェナーダイオード以外のｐｎダイオードにおいては、電界緩和層のドーピング密度や形状は最高の耐電圧を得ることを目的として決められる。ツェナーダイオード以外のｐｎダイオードにおいて電界緩和層のドーピング密度を変化させたときの電界強度および電流密度分布の変化を電界シミュレーションにより解析した結果を図６に示す。図６上部に、ｐｎダイオードの断面図を示しているが、この図においてｈ−ｇ−ｆ−ｂ−ｃ−ｄを結ぶ多角形で閉じられた領域が電界緩和層に相当し、また、ｉ−ｅを右辺とする矩形領域がフィールドストップ層に相当する。ツェナーダイオード以外のｐｎダイオードにおいては、電界緩和層は第２導電型の層であり、かつ、第１導電型層に比べ２桁程度高い１０１６〜１０１８ｃｍ−３程度のドーピング密度を持つ。
【００２１】
ここで、電界緩和層のドーピング密度が低い領域（≦２Ｅ＋１７ｃｍ−３）では、図６に示されたｐｎダイオードの中で、メサコーナー部ｃおよびgの電界密度が最も高いこと
が示されている（図６）。すなわち、このメサコーナー部が絶縁降伏箇所になる。このように、メサコーナー部の電界密度が高くなる理由として、メサコーナー部等は形状的な変化が大きく、また、異なる物性、電気特性を有する材料の境界部となることが考えられる。しかし、電界緩和層のドーピング密度を高くするにつれ、電界緩和層端部ｄやフィールドストップ層端部ｅの電界強度が高くなり、ついには、メサコーナー部から電界緩和層、フィールドストップ層にかかる電界強度がほぼ等しくなる辺り（図６において電界緩和層のドーピング密度が３Ｅ＋１７ｃｍ−３の場合にあたる）で最高耐電圧値が得られる（図６：系列Ｖに示される絶縁破壊電圧がここにいう耐電圧値に相当する）。最高耐電圧値における絶縁降伏箇所はｐｎ接合界面のメサ端部、メサコーナー部、電界緩和層端部もしくはフィールドストップ層端部のいずれかで生じる。さらに電界緩和層のドーピング密度を高めると、絶縁降伏箇所となる箇所である最大の電界強度を示す箇所は、フィールドストップ端部ｅから電界緩和層端部ｈへと移行する（図６において特にドーピング密度が４Ｅ＋１７ｃｍ−３の場合にあたる）。
【００２２】
一方、ツェナーダイオードにおいては、電界緩和層のドーピング密度や形状はｐｎ接合界面で絶縁降伏を得ることを目的として決められる。ツェナーダイオードにおいて電界緩和層のドーピング密度を変化させたときの電界強度および電流密度分布の変化をシミュレーションした結果を図７に示す。図７上部に、ツェナーダイオードの断面図を示しているが、この図においてｈ−ｇ−ｆ−ｂ−ｃ−ｄを結ぶ多角形で閉じられた領域が電界緩和層に相当する。ツェナーダイオードにおいては、電界緩和層の型は第１導電型もしくは第２導電型のどちらでもかまわない。
【００２３】
ここで、電界緩和層がない場合（図７においてドーピング密度が−４Ｅ＋１８ｃｍ−３の場合）、ｐｎ接合のメサ端部ｆにおいて電界密度が最も高くなることから当該メサ端部が絶縁降伏箇所になる。電界シミュレーションにより試算された電界緩和層のないツェナーダイオードの電界分布を図２に示す。この図２のスケッチである図３において、Ｅ5 > E4 > E3> E2 > E1の順に電界が高くなっている領域を示しているが、ｐｎ接合界面、特に、ｐｎ接合のメサ端部に電界が集中している。
【００２４】
しかし、電界緩和層のドーピング密度による電界密度等への影響は、その電界緩和層が第１導電型であるか、第２導電型であるかにより変化する。ここで、ドーピング密度が負の場合および正の場合は、それぞれ、電界緩和層が第１導電型の層である場合および第２導電型の層である場合に相当する。また、ドーピング密度が０の場合とは、ドナーとアクセプタが同数存在することにより見かけ上ドナーの数とアクセプタの数との差が０である場合をいう。
【００２５】
すなわち、電界緩和層が第１導電型の場合、電界緩和層のドーピング密度が第１導電型層のドーピング密度の５０％以上（ドーピング密度が−２Ｅ＋１８ｃｍ−３以下のとき）のときにはｐｎ接合のメサ端部ｆの電界がもっとも高くなる（図７）。一方、電界緩和層のドーピング密度が第１導電型層のドーピング密度の５０％以下（ドーピング密度が−２Ｅ＋１８ｃｍ−３〜０Ｅ＋００ｃｍ−３のとき）のときにはｐｎ接合界面ａの電界が最も高くなる。したがって、本発明においては、電界緩和層が第１導電型の場合、そのドーピング密度は、第１導電型層のドーピング密度の５０％以下であることが望ましい。具体的には、第１導電型層に第２導電型のイオンとなるＡｌやＢをイオン打込みすることで、第１導電型層よりもドーピング密度が低い第１導電型の電界緩和層を形成することができる。
【００２６】
他方、電界緩和層が第２導電型の場合は、電界緩和層のドーピング密度によらず、ｐｎ接合界面ａの電界が最も高くなる（図７）。ただし、電界緩和層のドーピング密度が第２導電型層のドーピング密度と同等以上になると、電界緩和層は本来の役割を失いもはや第２導電型層と同じ機能となることから、電界緩和層のドーピング密度は、第２導電型層のドーピング密度より低いことが必要である。また、電界緩和層のドーピング密度が第１導電型層のドーピング密度の２５％を超えると、メサコーナー部ｃおよび電界緩和層端部ｄの電界が上昇し、メサコーナー部の表面ｇ、ｐｎ接合のメサ端部の表面ｆ、および電界緩和層端部ｄの電流密度も上昇する。特にメサコーナー部の表面ｇおよびｐｎ接合のメサ端部の表面ｆの電流密度はｐｎ接合界面ａのものに比べ２桁程度も高くなる（図７）。このような表面領域は、炭化珪素とパッシベーション膜（例えば二酸化ケイ素膜）等の異なる
材料が接する界面領域ともいえる。長期信頼性の観点（熱応力等）から、このような界面領域の電流密度は低いほうが良い。したがって、本発明においては、電界緩和層が第２導電型の場合、そのドーピング密度は、第２導電型層のドーピング密度に比べて低いこと、好ましくは、第１導電型層のドーピング密度の２５％以下、さらに好ましくは、第１導電型層のドーピング密度の１０％以下であることが望ましい。
【００２７】
［ツェナーダイオード］
次に、図１を参照しながら、本発明の炭化珪素（ＳｉＣ）ツェナーダイオードおよびその製造方法を、一例を挙げながらさらに詳細に説明する。なお、同図は説明用のものであり、その実際の寸法等は、本明細書の記載および、従来技術に基づいて当業者が本発明を実施可能であれば、特に限定されるものではない。本例ではｎ型が第１導電型でｐ型が第２導電型である半導体装置として本発明を説明するが、本発明は本例に限定されるものではない。
【００２８】
＜各導電層＞
第１導電型炭化珪素基板であるｎ＋基板２は、昇華法（改良レーリー法）、ＣＶＤ法などにより得られたＳｉＣバルク結晶をスライスして得られたｎ型のＳｉＣ単結晶基板である。
【００２９】
第１導電型炭化珪素導電層（ｎ＋型導電層）３は、このｎ＋基板２の上に、この基板２と同一の結晶型であるｎ＋型のＳｉＣ単結晶膜を成長させることにより形成できる。このｎ＋型導電層３は、窒素、燐などをドーパントとして含有しており、ｎ＋型導電層３のドナー密度は５×１０１６ｃｍ−３〜３×１０１９ｃｍ−３程度であり、積層欠陥の発生を抑制する観点からは、２×１０１９ｃｍ−３以下であることがさらに好ましい。ドナー密度を上記範囲から選択することで、１０〜５００Ｖのツェナー電圧を連続的に得ることができる。
【００３０】
ここで、このｎ＋型導電層３の厚さを決定するにあたっては、次の２つの事項を考慮する必要がある。
まず、空乏層の伸展について考慮する必要がある。空乏層は、ｎ＋型導電層３内において、この次に述べる第２導電型イオン打込み層４との界面からｎ＋基板２に向けて数ｎｍ〜１μｍ程度伸展すると考えられる。したがって、空乏層がメサコーナー部に到達しないためには、ｎ＋型導電層３の厚さとして最低でもこの数ｎｍ程度を超える厚さ、望ましくは1μｍ程度を超える厚さが必要となる。
【００３１】
第二に、炭化珪素基板に存在する積層欠陥について考慮する必要がある。炭化珪素基板には、積層欠陥の元となる積層欠陥核が多数存在している。この積層欠陥は電子と正孔が再結合した後、放出されるエネルギーを得て拡大する。第２導電型層から正孔が第１導電型層に拡散していき、場合によっては基板表面付近まで到達する。この基板表面付近において正孔が電子と再結合し、さらにその部位の近傍に積層欠陥核があった場合、この欠陥核を起点として積層欠陥が拡大することから、通電劣化につながる。したがって、この点においても、ｎ＋型導電層３の厚さとして一定以上の厚さが必要となる。
【００３２】
以上の点につき、本発明者らは、本発明に至る過程で、本発明の炭化珪素（ＳｉＣ）ツェナーダイオードにおいてはｎ＋型導電層３の厚さとして２μｍ以上確保することが好ましいという知見を得た。また次に述べる第２導電型イオン打込み層４を設ける場合は、この第２導電型イオン打込み層４の厚さ１５ｎｍ〜５５０ｎｍを考慮して、ｎ＋型導電層３の厚さは３μｍ以上確保することが好ましい。
【００３３】
なお、ｎ＋型導電層３の形成にあたっては、基板に比べて欠陥密度の小さい第１導電型
層が得られるよう、エピタキシャル成長法を用いることが望ましい。
そして、その次に、このｎ＋型導電層３の表面に第２導電型イオン打込み層（ｐ＋型イオン打込み層）４を形成することが好ましい。このｐ＋型イオン打込み層４を設けることにより、次に述べる第２導電型導電層５を形成する際に、エピタキシャル成長のみでｐｎ接合界面を形成した場合と比較してｐｎ接合界面付近における第２導電型導電層のドーピング密度を制御することが容易になる。このｐ＋型イオン打込み層４の厚さは１５ｎｍ〜５５０ｎｍ程度であり、そのドーピング密度は好ましくは１×１０１７ｃｍ−３以上、さらに好ましくは２×１０１８ｃｍ−３〜２×１０２１ｃｍ−３である。
【００３４】
ｐ＋型イオン打込み層４の形成に際して、硼素やアルミニウムなどが第１導電型導電層２に導入されるが、高温熱処理下においてより安定したドーピング密度プロファイルを示すことからアルミニウムを導入することが特に好ましい。
【００３５】
なお、ｐ＋型イオン打込み層４の形成に際して、多段エネルギーによりイオン打込みを行うことでボックスプロファイルを形成しても良い。
イオン打込の後、次に述べるｐ＋型導電層５の形成に先立ち、Ａｒ等の雰囲気中で１６００℃〜１８００℃の熱処理にて注入イオンを活性化させることが望ましい。
【００３６】
このｐ＋型イオン打込み層４の上に第２導電型炭化珪素導電層（ｐ＋型導電層）５を形成する。ｐ＋型導電層５は硼素やアルミニウムをドーパントとして含有しており、そのアクセプタ密度は５×１０１８ｃｍ−３〜２×１０２１ｃｍ−３程度、好ましくは１×１０１９ｃｍ−３〜２×１０２１ｃｍ−３である。このｐ＋型導電層５を形成することで、後に述べるアノード電極とｐｎ接合界面を十分に隔離することができ、パンチスルー等を防ぐことで歩留りの向上が可能となる。加えて、ｐ＋型イオン打込み層４を形成しない場合、このｐ＋型導電層５はｐｎ接合界面を形成するために必要不可欠な役割を果たす。
【００３７】
ここで、ｐ＋型導電層５は、エピタキシャル成長法によってｐ＋型のＳｉＣ単結晶膜を成長させることにより形成することができる。その際、ｐ＋型導電層５の厚さは、１μｍ程度以上、好ましくは２μｍ以上とする。
【００３８】
＜メサ構造＞
本発明にかかる炭化珪素ツェナーダイオードのメサ構造は、以下の手順で形成することができる。
【００３９】
まず、ｐ＋型導電層５の上に例えばＣＶＤ法（ＣｈｅｍｉｃａｌＶａｐｏｕｒ Ｄｅｐ
ｏｓｉｔｉｏｎ）により厚さ１０μｍ程度の酸化ケイ素膜を形成する。この酸化ケイ素膜上にフォトリソグラフィー技術によりメサ形状に対応したフォトレジスト膜を形成する。続いてフッ化水素酸により、フォトレジスト膜のない部分すなわち露出した酸化ケイ素膜を除去する。この作業によりｐ＋型導電層５の表面にはメサ形状に対応した酸化ケイ素膜が形成される。この酸化ケイ素膜をマスクとして、露出しているｐ＋型導電層５の領域を例えば反応性イオンエッチング（ＲＩＥ）によりｐ＋型導電層５から、ｎ＋型導電層３の一部に至るまで除去し、メサ構造１０を形成する。このエッチングにより形成されるメサ構造１０の高さは、前述のｐ＋型導電層５の厚さおよび第１導電型層に形成される空乏層が伸展する深さの合計よりも高くする必要がある。またｐ＋型イオン打込み層４を設ける場合にはｐ＋型イオン打込み層４の厚さを考慮する必要があるため、前述のｐ＋型導電層５の厚さ、空乏層が伸展する深さおよび当該ｐ＋型イオン打込み層４の厚さの合計よりも高くする必要がある。したがって、メサ構造１０の高さは１〜５μｍとすることが望ましい。尚、ＲＩＥ用のマスクは酸化ケイ素膜に限らず、アルミニウムやニッケル等でも良い。
【００４０】
＜電解緩和層６＞
本発明にかかる炭化珪素ツェナーダイオードの電界緩和層６は、以下の手順により形成することができる。
【００４１】
ｐ＋型導電層５の上に例えばＣＶＤ法により厚さ２μｍ程度の酸化ケイ素膜を形成する。この酸化ケイ素膜上にフォトリソグラフィー技術により電界緩和層の形状に対応したフォトレジスト膜を形成する。続いてフッ化水素酸により、フォトレジスト膜のない、すなわち電界緩和層となる部分の酸化ケイ素膜を除去する。この作業によりｐ＋型導電層５の表面には電界緩和層の形状に対応した酸化ケイ素膜が形成される。この酸化ケイ素膜をマスクとして、硼素やアルミニウムをドーパントとしたイオン打込みにより、電界緩和層６を形成する。
【００４２】
このとき、イオン注入装置が有する最も浅い注入レベルにより導電層５にイオンが注入される厚さが１０ｎｍ程度であることから、厚さが１０ｎｍ未満となるような電界緩和層を得ることは困難である。一方、厚さが１μｍを超える電界緩和層を得ようとする場合には、イオン注入に要するエネルギーが高くなるとともに注入するドーパントの量が増加し、かつ作業時間が増加することから、イオン注入に費やすコストが上昇すると考えられる。したがって、電界緩和層の厚さは、好ましくは１０ｎｍ〜１μｍ、さらに好ましくは、100ｎｍ〜１μｍである。
【００４３】
ここで、第１導電型層に第２導電型のイオンとなるＡｌやＢをイオン打込みすることで、第１導電型層よりもドーピング密度が低い第１導電型の電界緩和層を形成することができる。
【００４４】
一方、電界緩和層６が第２導電型の場合、電界緩和層のドーピング密度は、第２導電型層のドーピング密度に比べて低いこと、好ましくは、第１導電型層のドーピング密度の２５％以下、さらに好ましくは、第１導電型層のドーピング密度の１０％以下であることが望ましい。
【００４５】
イオン打込み後、Ａｒ等の雰囲気中で１６００℃〜１８００℃の熱処理にて注入イオンを活性化させることが望ましい。
なお、電界緩和層の下における第１導電型導電層３の厚さが存在する必要があることから、前述の第１導電型導電層３、第２導電型イオン打ち込み層４および第２導電型導電層５の厚さの合計は、メサ構造の高さと第１導電型導電層３に設ける電解緩和層６の厚さとの合計よりも大きくする。
【００４６】
＜電極＞
本発明にかかる炭化珪素ツェナーダイオードに用いるカソード電極９およびアノード電極１０の形成は、たとえば、以下の方法により行うことができる。
【００４７】
まず、素子表面を保護するための酸化膜７を形成する。例えば熱酸化法により厚さ４０ｎｍ程度の酸化膜を形成する。
続いて前述同様、フォトリソグラフィー技術およびフッ化水素酸を使用して不要な酸化ケイ素膜を除去し、ＳｉＣを露出させる。次にスパッタリング法等を用いてカソード電極９にはｎ＋基板２の下面にニッケル（厚さ３５０ｎｍ）を、アノード電極１０にはｐ＋型導電層５の上面にチタン（厚さ５０ｎｍ）とアルミニウム（厚さ１２５ｎｍ）の金属薄膜を順に形成する。これらの電極は金属薄膜を形成した後、熱処理を行うことで合金化され、オーミック電極となる。
【００４８】
また、本発明において、ＳｉＣ単結晶の結晶型、結晶面などは、特に限定されるもので
はなく、各種のものについて本発明の効果を得ることができる。
以上のとおり、ｎ型が第１導電型でｐ型が第２導電型である炭化珪素ツェナーダイオードについて説明したが、本発明にかかる炭化珪素ツェナーダイオードは、導電型が反対、すなわち、ｐ型が第１導電型でｎ型が第２導電型である炭化珪素ツェナーダイオードであってもよい。この場合には、本発明にかかる炭化珪素ツェナーダイオードにおいて、ｐ＋基板２、ｐ＋型導電層３、ｎ＋型イオン打ち込み層４、および、ｎ＋型導電層５がこの順序にて積み重なり層を形成する。なお、この場合においては、ｎ＋型イオン打ち込み層４の形成の際にｐ＋型導電層３に導入されるイオンは、窒素や燐であり、また、電界緩和層６の形成のためにｐ＋型導電層３に導入されるイオンについても同様である。
［実施例］
以下、実施例により本発明を説明するが、本発明はこの実施例に限定されるものではない。
［実施例1］
図１は、本発明の実施例にかかるＳｉＣツェナーダイオードの断面図である。
【００４９】
（１）導電層の構築
まず、昇華法（改良レーリー法）より得られたＳｉＣバルク結晶をスライスして得られたｎ型の４Ｈ−ＳｉＣ単結晶基板であるｎ＋基板２（ドナー密度７×１０１８ｃｍ−３、厚さ４００μｍ）の上に、エピタキシャル成長法によってｎ＋基板２と同一の結晶型であるｎ＋型のＳｉＣ単結晶膜を成長させ、ｎ＋型導電層３を形成した。このｎ＋型導電層３は窒素をドーパントとして含有しており、そのドナー密度は２×１０１９ｃｍ−３とした。
【００５０】
次に、前記ｎ＋型導電層３の表面にアルミニウムなどをイオン打込みすることでｐ型イオン打込み層４を形成した。このイオン打込みは、３０ｋｅＶの打込みエネルギーにてドーズ量が４×１０１５ｃｍ−２となるような条件で実施した。この条件におけるドーピング密度の深さ方向のプロファイルは、打込み表面からの深さ３０ｎｍにおいて最大ドーピング密度１×１０２１ｃｍ−３を示すものである。その後、Ａｒ等の雰囲気中で１８００℃の熱処理にて注入イオンを活性化させた。
【００５１】
さらに、前記ｐ＋型イオン打込み層４の上にエピタキシャル成長法によりｐ＋型のＳｉＣ単結晶膜を成長させ、ｐ＋型導電層５を形成した。このｐ＋型導電層５はアルミニウムをドーパントとして含有しており、そのアクセプタ密度は当該ｐ＋型導電層５の深さ方向に８×１０１８ｃｍ−３〜８×１０１９ｃｍ−３の範囲で分布するものであった。
【００５２】
（２）メサ構造の構築
前記ｐ＋型導電層５の上にＣＶＤ法により厚さ１０μｍ程度の酸化ケイ素膜を形成し、次いで、この酸化ケイ素膜上にフォトリソグラフィー技術によりメサ形状に対応したフォトレジスト膜を形成した。続いてフッ化水素酸により、フォトレジスト膜のない部分すなわち露出した酸化ケイ素膜を除去した。この酸化ケイ素膜をマスクとして、露出しているｐ＋型導電層５の領域を反応性イオンエッチング（ＲＩＥ）によりｐ＋型導電層５から、ｎ＋型導電層３の一部に至るまで除去し、高さ４μｍのメサ構造６を形成した。
【００５３】
（３）電界緩和層の構築
メサ周辺部での電界集中を緩和するために、ｐｎ接合界面からメサコーナー部の外側５０μｍ程度に至る範囲、すなわち、図７においてｆ−ｇ−ｈにわたる範囲であって、ｇ−ｈが５０μｍ程度となるような範囲にわたり、ｎ＋型導電層２にアルミニウムをドーパントとしてイオン打込みを行うことにより電界緩和層７を形成した。本イオン打込みは、３０〜５５０ｋｅＶの多段打込みエネルギーにてドーズ量が１×１０１５ｃｍ−２となるような条件で実施した。この条件において打込まれたアルミニウムのドーピング密度の深さ
方向のプロファイルは、打込み表面付近から深さ６４０ｎｍにかけて１．５×１０１９ｃｍ−３となるようなボックスプロファイルである。このイオン打込みの後、Ａｒ等の雰囲気中で１８００℃の熱処理にて注入イオンを活性化させた。この熱処理により、イオン打込みしたアルミニウムがアクセプタとして１００％活性化した場合、電界緩和層７のドーピング密度は、ｎ＋型導電層３のドーピング密度２×１０１９ｃｍ−３と相殺しあい、５×１０１８ｃｍ−３となる。すなわち、この電界緩和層７は、ｎ＋型導電層３に対して２５％のドーピング密度を有するｎ型導電層に相当する。
【００５４】
その次に、素子表面を保護するため、熱酸化法により厚さ４０ｎｍ程度の酸化膜８を形成し、引き続いて、前述同様、フォトリソグラフィー技術およびフッ酸を使用して不要な酸化ケイ素膜を除去し、ＳｉＣを露出させた。次にスパッタリング法等を用いてカソード電極９としてはｎ＋基板２の下面にニッケル（厚さ３５０ｎｍ）を、アノード電極１０としてはｐ＋型導電層５の上面にチタン（厚さ５０ｎｍ）とアルミニウム（厚さ１２５ｎｍ）の金属薄膜を順に形成した。これらの電極は金属薄膜を形成した後、熱処理を行うことで合金化し、オーミック電極を得た。
【００５５】
（４）得られたツェナーダイオードの電気特性
このツェナーダイオードの電気特性を図８に示す。このダイオードは約２０Ｖの動作電圧をもっており、この動作電圧において電流が急峻に立ち上がりを見せる。また動作抵抗もこれまで報告されているＳｉＣ製ツェナーダイオードの数Ω〜数十Ωに比べ０．０１Ωと数桁低い。既報告例と本発明にかかるツェナーダイオードの違いの一つとして電界緩和層の有無があげられる。
【００５６】
本実施例のように、適切な電界緩和層を設けることでｐｎ界面のメサ端部における電界集中を緩和して絶縁降伏をｐｎ接合界面で起こさせることにより、ｐｎ接合界面全体に通電させることが可能となり、優れた電気的特性を有したツェナーダイオードを得ることができる。
【００５７】
以上、実施例に基づき本発明を説明したが、本発明はこの実施例に限定されることはなく、その要旨を逸脱しない範囲内において各種の変形、変更が可能である。
【図面の簡単な説明】
【００５８】
【図１】本発明の炭化珪素（ＳｉＣ）ツェナーダイオードの実施例を示した断面図である。
【図２】電界緩和層のないツェナーダイオードの電界分布である。
【図３】図２の電界緩和層のないツェナーダイオードの電界分布のスケッチである。
【図４】ツェナーダイオード以外のｐｎダイオードの電界分布である。
【図５】図４のツェナーダイオード以外のｐｎダイオードの電界分布のスケッチである。
【図６】ツェナーダイオード以外のｐｎダイオードの電界・電流密度分布と電界緩和層のドーピング密度の関係を示すグラフである。
【図７】ＳｉＣツェナーダイオードの電界・電流密度分布と電界緩和層のドーピング密度の関係を示すグラフである。
【図８】ＳｉＣツェナーダイオードの電流−逆方向電圧特性を示すグラフである。
【符号の説明】
【００５９】
１：  ＳｉＣツェナーダイオード
２：  ｎ＋基板
３：  ｎ＋型導電層
４：  ｐ＋型イオン打込み層
５：  ｐ＋型導電層
６：  電界緩和層
７：  酸化膜
８：  アノード電極
９：  カソード電極
１０：  メサ構造
【図１】
2008277396.tif 000003
【図３】
2008277396.tif 000004
【図５】
2008277396.tif 000005
【図６】
2008277396.tif 000006
【図７】
2008277396.tif 000007
【図８】
2008277396.tif 000008
【図２】
2008277396.tif 000009
【図４】
2008277396.tif 000010