(57)【要約】【課題】入力されたデータクロックと階調データとの間の遅延時間の差を自動的に補正することのできる液晶駆動装置および液晶表示装置を提供する。【解決手段】液晶駆動装置１は遅延時間調節部１１を有し、遅延時間調節部１１は、データクロック線からデータクロックが入力され、第２レジスタのサンプリング信号であるロード信号の入力中は、階調データ信号線から第１レジスタ１３へ入力される階調データとの位相差が所定の値になるように、データクロックの遅延時間の調節を行い、ロード信号の入力終了後は、その調節された遅延時間を保持して、シフトレジスタ１２のシフトクロックとして出力する。【選択図】図１
2008309896.tif 000002
【特許請求の範囲】
【請求項１】
液晶表示パネルの列選択線へ階調電圧を出力する液晶駆動装置であって、
サンプリング開始信号を順次シフトさせて画素ごとのサンプリング信号を生成するシフトレジスタと、
階調データ信号線から入力される階調データを前記サンプリング信号で順次サンプリングして格納する第１のレジスタと、
前記第１のレジスタに格納されたデータをロード信号でサンプリングして格納する第２のレジスタと、
を備え、
データクロック線からデータクロックが入力され、前記ロード信号の入力中は、前記階調データとの位相差が所定の値になるように、前記データクロックの遅延時間の調節を行い、前記ロード信号の入力終了後は、その調節された遅延時間を保持して、前記シフトレジスタのシフトクロックとして出力する遅延時間調節手段
を有することを特徴とする液晶駆動装置。
【請求項２】
前記遅延時間調節手段は、
前記データクロック信号線から入力された信号の遅延時間を段階的に変化させる可変遅延回路と、
前記可変遅延回路から出力された第１の信号と前記階調データ信号線から入力された第２の信号との位相差を比較する位相比較器と、
前記位相比較器の出力にもとづいて前記位相差が所定の値になるように前記可変遅延回路の遅延時間を制御する遅延時間制御回路と
を有することを特徴とする請求項１に記載の液晶駆動装置。
【請求項３】
前記遅延時間制御回路は、
前記位相差が予め定めた範囲内であるときは、前記可変遅延回路の遅延時間を変化させないように制御する
ことを特徴とする請求項２に記載の液晶駆動装置。
【請求項４】
請求項１乃至３のいずれか１項に記載の液晶駆動装置と、
前記階調データ信号線へ出力する前記階調データ、前記データクロック線へ出力する前記データクロック、前記サンプリング開始信号および前記ロード信号を生成するコントローラと、
を備え、
前記コントローラは、
前記ロード信号を出力する期間に、前記階調データ信号線へ前記データクロックと同じ信号を出力する
ことを特徴とする液晶表示装置。
【請求項５】
前記液晶駆動装置に含まれる前記遅延時間調節手段が、
前記ロード信号が出力される期間に前記階調データ信号線へ出力された前記データクロックと同じ信号を基準に、前記データクロック線から入力された前記データクロックの遅延時間の調節を行う
ことを特徴とする請求項４に記載の液晶表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶駆動装置および液晶表示装置に関する。
【背景技術】
【０００２】
アクティブマトリクス型の液晶表示装置では、液晶駆動装置として、液晶表示パネルのライン選択線を駆動する複数のライン駆動装置と、列選択線を駆動する複数の列駆動装置が設けられる。
【０００３】
このうち、複数の列駆動装置のそれぞれには、液晶表示パネルのコントローラから画像の階調を示す階調データとデータクロックとが送出される。これを受けて、それぞれの列駆動装置は、データクロックのエッジで階調データを内部のレジスタに取り込み、階調電圧に変換して列選択線へ出力する。
【０００４】
このレジスタへの階調データの取り込みが正しく行われるためには、データクロックのエッジと階調データの変化点との間に時間的に十分な余裕が必要である。
【０００５】
そのため、従来、液晶表示パネルのコントローラ内では、データクロックと階調データとの位相の関係を調整することが行われ、ライン駆動装置では、ＰＬＬを用いて、受け取ったデータクロックのデューティ比を送出側と同じに保つことが行われていた。（例えば、特許文献１参照。）。
【０００６】
ところで、近年、液晶表示パネルの画面サイズが大きくなり、コントローラから各列駆動装置へのデータクロックや階調データの配線が長くなっている。それに伴って、配線の長さのバラツキも大きくなる傾向があり、配線容量や配線抵抗のバラツキが目立つようになっている。このような配線容量や配線抵抗のバラツキのため、コントローラから各列駆動装置へ出力されるデータクロックの配線遅延時間と、階調データとの配線遅延時間との差が大きくなることがある。
【０００７】
このように、データクロックと階調データとの間に配線遅延時間の差があると、コントローラから位相調整してデータクロックと階調データを送出しても、ライン駆動装置に到着したときには、データクロックと階調データとの間に位相差が生じることになる。このような位相差は、上述のライン駆動装置内のＰＬＬによるデータクロックのデューティ比の調整を行っても解消されず、ライン駆動装置のレジスタへの階調データの取り込みにおけるデータクロックのエッジと階調データの変化点との間の時間的な余裕が不足するという問題を発生させていた。
【特許文献１】特開２００５−２１５７０３号公報  （第６−８ページ、図１、図５）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
そこで、本発明の目的は、入力されたデータクロックと階調データとの間の遅延時間の差を自動的に補正することのできる液晶駆動装置および液晶表示装置を提供することにある。
【課題を解決するための手段】
【０００９】
本発明の一態様によれば、液晶表示パネルの列選択線へ階調電圧を出力する液晶駆動装置であって、サンプリング開始信号を順次シフトさせて画素ごとのサンプリング信号を生成するシフトレジスタと、階調データ信号線から入力される階調データを前記サンプリング信号で順次サンプリングして格納する第１のレジスタと、前記第１のレジスタに格納されたデータをロード信号でサンプリングして格納する第２のレジスタと、を備え、データクロック線からデータクロックが入力され、前記ロード信号の入力中は、前記階調データとの位相差が所定の値になるように、前記データクロックの遅延時間の調節を行い、前記ロード信号の入力終了後は、その調節された遅延時間を保持して、前記シフトレジスタのシフトクロックとして出力する遅延時間調節手段を有することを特徴とする液晶駆動装置が提供される。
【発明の効果】
【００１０】
本発明によれば、入力されたデータクロックと階調データとの間の遅延時間の差を自動的に補正することができる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施例を図面を参照して説明する。
【実施例１】
【００１２】
図１は、本発明の実施例１に係る液晶駆動装置の構成の例示すブロック図である。
【００１３】
本実施例の液晶駆動装置１は、入力された階調データとデータクロック（ＤＡＴＡＣＬＫ）との間に生じた配線遅延時間の差などによる遅延時間の差に応じてＤＡＴＡＣＬＫの遅延時間を調節し、シフトクロックとして出力する遅延時間調節部１１と、このシフトクロックによりサンプリング開始信号（ＳＴＨ）を順次シフトさせて画素ごとのサンプリング信号を生成するシフトレジスタ１２と、階調データ信号線から入力されるｎビットの階調データをシフトレジスタ１２から出力されたサンプリング信号で順次サンプリングして格納する第１レジスタ１３と、サンプリングが終了して第１レジスタ１３に格納されたデータをロード信号（ＬＯＡＤ）でサンプリングして格納する第２レジスタ１４と、を備える。第２レジスタ１４に格納されたデータは、Ｄ／Ａコンバータ１５により階調電圧に変換され、出力回路１６を介して出力される。
【００１４】
遅延時間調節部１１は、データクロック信号線から入力されたＤＡＴＡＣＬＫの遅延時間を段階的に変化させる可変遅延回路１１１と、この可変遅延回路１１１から出力されたシフトクロックと、ｎ本の階調データ信号線の中の１本から入力された信号との位相差を比較する位相比較器１１２と、位相比較器１１２の出力にもとづいて上述の位相差が所定の値になるように可変遅延回路１１１の遅延時間を制御する遅延時間制御回路１１３と、を有する。
【００１５】
位相比較器１１２は、階調データ信号線から入力された信号に対して、シフトクロックの位相が遅れている場合は‘＋’信号を出力し、シフトクロックの位相が進んでいる場合は‘−’信号を出力し、シフトクロックの位相が適正な場合は‘０’信号を出力する。
【００１６】
遅延時間制御回路１１３は、位相比較器１１２から‘＋’信号が出力されたときは、遅延時間を減少させるように可変遅延回路１１１を制御し、位相比較器１１２から‘−’信号が出力されたときは、遅延時間を増加させるように可変遅延回路１１１を制御し、位相比較器１１２から‘０’信号が出力されたときは、遅延時間を維持するように可変遅延回路１１１を制御する。
【００１７】
この遅延時間制御回路１１３による遅延時間の調節は、ＬＯＡＤが入力されたときに行う。これは、ＬＯＡＤが入力される期間は第１レジスタ１３のサンプリング休止期間であり、この期間には本来の階調データの入力がないためである。
【００１８】
この本来の階調データの入力がないことを利用して、本実施例では、ＬＯＡＤが入力されている期間、位相比較器１１２に接続されている階調データ信号線へは位相比較用の信号が入力される。
【００１９】
ＬＯＡＤの入力終了後は、遅延時間制御回路１１３は、その調節された遅延時間を保持するよう可変遅延回路１１１を制御する。
【００２０】
図２に、遅延時間調節部１１の具体的の構成の１つの例を示す。
【００２１】
可変遅延回路１１１は、単位遅延τが多段接続され、各段の出力がタップから取り出せるタップ付き多段遅延回路と、そのタップを選択するセレクタ１１１１と、を有する。セレクタ１１１１の切り替えにより、シフトクロックの遅延時間の調整を単位遅延τごとの段階的に行うことができる。
【００２２】
遅延時間制御回路１１３は、位相比較器１１２の出力に応じてカウント値がアップ／ダウンするカウンタ１１３１と、カウンタ１１３１のカウント値をデコードし、可変遅延回路１１１のタップを選択する信号をセレクタ１１１１へ出力するデコーダ１１３２と、を有する。
【００２３】
カウンタ１１３１は、初期状態では初期値が設定され、ＬＯＡＤが入力されたときにカウントがイネーブルとなる。
【００２４】
カウンタ１１３１は、このイネーブルのとき、位相比較器１１２から‘＋’信号が出力されたときはカウント値を−１し、位相比較器１１２から‘−’信号が出力されたときはカウント値を＋１し、位相比較器１１２から‘０’信号が出力されたときはカウント値を保持する。
【００２５】
次に、本実施例の遅延時間調節部１１によるＤＡＴＡＣＬＫの遅延時間調整の動作について図３を用いて説明する。
【００２６】
図３に示す例では、ＬＯＡＤが入力されたときに、位相比較器１１２に接続された階調データ信号線には、ＤＡＴＡＣＬＫと同じ信号が入力されるものとする。したがって、配線遅延などによる遅延時間に差がなければ、この階調データ信号線から入力される信号とＤＡＴＡＣＬＫとは設計時に意図された最もタイミングマージンのある位相関係の信号となる。本実施例では、ＤＡＴＡＣＬＫが、階調データに対して、設計時に意図された最もタイミングマージンがある位置にシフトクロックが出力されるように可変遅延回路１１１の初期値を設定し、これに合わせて、カウンタ１１３１の初期値を設定する。
【００２７】
図３（ａ）は、位相比較器１１２に接続された階調データ信号線から入力された信号に対して、ＤＡＴＡＣＬＫの遅延が大きい場合の例である。
【００２８】
この場合、位相比較器１１２は、例えば、階調データ信号線から入力された信号の‘Ｌ’レベル期間のシフトクロックの立ち下りより前の時間（ａ）と、後の時間（ｂ）を比較し、ａ＞ｂであるので、‘＋’信号を出力する。
【００２９】
これを受けて、カウンタ１１３１のカウント値が−１され、可変遅延回路１１１のセレクタ１１１１で選択される遅延時間も１段階減少する。
【００３０】
これにより、階調データに対するシフトクロックのタイミングマージンが改善される。
【００３１】
一方、図３（ｂ）は、位相比較器１１２に接続された階調データ信号線から入力された信号に対して、ＤＡＴＡＣＬＫの遅延が小さい場合の例である。
【００３２】
この場合、階調データ信号線から入力された信号の‘Ｌ’レベルの、シフトクロックの立ち下りより前の時間（ａ）と後の時間（ｂ）は、ａ＜ｂであるので、位相比較器１１２は‘−’信号を出力する。
【００３３】
これを受けて、カウンタ１１３１のカウント値が＋１され、可変遅延回路１１１のセレクタ１１１１で選択される遅延時間も１段階増加する。
【００３４】
これにより、この場合も、階調データに対するシフトクロックのタイミングマージンが改善される。
【００３５】
これに対して、図３（ｃ）は、位相比較器１１２に接続された階調データ信号線から入力された信号と、ＤＡＴＡＣＬＫとの遅延差がない場合の例である。
【００３６】
この場合、階調データ信号線から入力された信号の‘Ｌ’レベルの、シフトクロックの立ち下りより前の時間（ａ）と後の時間（ｂ）は、ａ＝ｂであるので、位相比較器１１２は‘０’信号を出力する。
【００３７】
これを受けて、カウンタ１１３１のカウント値は保持され、可変遅延回路１１１のセレクタ１１１１で選択される遅延時間もそのまま保持される。
【００３８】
このようにして、位相比較器１１２の出力に応じて、階調データに対するシフトクロックのタイミングマージンが最適になるように可変遅延回路１１１の遅延時間が自動的に調節される。
【００３９】
階調データに対するシフトクロックのタイミングマージンが最適になると、上述のａとｂは、ａ＝ｂとなる。しかし、階調データとＤＡＴＡＣＬＫの遅延差が大きい場合、遅延時間の調節を行っても、１回のＬＯＡＤの入力の間には、ａ＝ｂとならないことがある。このような場合でも、その後のＬＯＡＤの入力ごとに、遅延時間の調節が引き継がれるので、いずれはａ＝ｂとなる。
【００４０】
一般に、液晶表示装置は電源投入時の１〜数フレームの期間は、表示装置の内部処理のためにバックライトを消すなどして表示をオフすることが多く、この期間に遅延時間の調節が完了すれば、画面表示上の不都合は生じない。
【００４１】
なお、カウンタ１１３１の代わりに、図４に示す累積加算器１１３１Ａを用いても同様の動作を行うことができる。
【００４２】
図４に示す累積加算器１１３１Ａは、ＬＯＡＤが入力されたときに加算がイネーブルとなる加算器１１３１１と、初期状態では初期値が入力され、その後は、加算器１１３１の出力が格納されるレジスタ１１３１２と、を有する。
【００４３】
加算器１１３１の一方の入力には、レジスタ１１３１２の出力が入力され、他方の入力との累積加算が行われる。この他方の入力には、位相比較器１１２の出力に応じて、−１、＋１、０のいずれかが入力される。すなわち、位相比較器１１２から‘＋’信号が出力されたときは−１が入力され、位相比較器１１２から‘−’信号が出力されたときは＋１が入力され、位相比較器１１２から‘０’信号が出力されたときは０が入力される。
【００４４】
この累積加算器１１３１Ａの出力をデコーダ１１３２へ入力することにより、カウンタ１１３１を用いたときと同様、可変遅延回路１１１の遅延時間を制御することができる。
【００４５】
図５は、本実施例の液晶駆動装置１を用いる液晶表示装置１０００の構成の例を示すブロック図である。
【００４６】
液晶表示装置１０００は、液晶表示パネル４の列選択線を駆動する複数の液晶駆動装置１と、液晶表示パネル４のライン選択線を駆動するライン駆動装置３と、液晶駆動装置１およびライン駆動装置３の動作を制御するコントローラ２と、を備える。
【００４７】
コントローラ２は、液晶駆動装置１に対して、階調データ、ＤＡＴＡＣＬＫ、ＬＯＡＤおよびＳＴＨを出力する。
【００４８】
このコントローラ２は、ｎビットの階調データのうちの１ビットを、ＬＯＡＤが出力されているときはＤＡＴＡＣＬＫとし、ＬＯＡＤが出力されていないときは本来の階調データとする、ように切り替えるセレクタ２１を有する。
【００４９】
このようにして出力された階調データを用いて、それぞれの液晶駆動装置１は、それぞれの内部で、入力されたＤＡＴＡＣＬＫの遅延時間の調節を行い、階調データのサンプリングに対するシフトクロックのタイミングマージンの最適化を図る。
【００５０】
このような本実施例によれば、階調データ信号線と、データクロック信号線との間で、配線長の違いなどによる伝播遅延時間の差があっても、液晶駆動装置内部でその差を自動的に補正するので、階調データのサンプリングに対するデータクロックのタイミングマージンを最適化することができる。
【００５１】
また、液晶駆動装置におけるデータクロックの遅延時間の調節は、階調データのサンプリング休止期間中に行われるので、液晶駆動装置および液晶表示装置の動作に影響を及ぼすことを防ぐことができる。
【００５２】
また、液晶駆動装置および液晶表示装置の動作中、常にデータクロックの遅延時間の調節が行われているので、動作中に階調データあるいはデータクロックの遅延時間が変動しても、その変動に追随して、データクロックの遅延時間の調節が行われる。これにより、階調データのサンプリングに対するデータクロックのタイミングマージンを常に最適に保つことができる。
【実施例２】
【００５３】
実施例１では、例えば図６に示すカウンタ１１３１のカウント値に１対１に対応して、可変遅延回路１１１の遅延時間を１段階ずつ変化させるようにしている。
【００５４】
このような場合、階調データあるいはＤＡＴＡＣＬＫに、温度変化や動作ノイズによるジッタが生じた場合、そのジッタの変動に応じて、ＤＡＴＡＣＬＫの遅延時間の調節が頻繁に行われることになる。しかし、ジッタの変動幅が微小な場合、遅延時間の調節を行わなくても十分なタイミングマージンを確保することができる。
【００５５】
そこで、本実施例では、カウンタ１１３１の出力に対する遅延時間の調節に一定幅の不感帯を設け、この不感帯内のカウント値の変動に対しては遅延時間の調節を行わないようにした遅延時間調整部の例を示す。
【００５６】
図６に示す本実施例の遅延時間調整部１１Ａは、図２に示した遅延時間調整部１１にＯＲゲート１１３３を追加したものである。そこで、図６において、図２に示したブロックと同じ機能を有するブロックには図２と同一の符号を付し、ここではその詳細な説明を省略する。
【００５７】
ＯＲゲート１１３３は、カウンタ１１３１の初期設定値を中心とする一定のカウント値範囲（ここでは、−２〜＋２を例にとる。ただし、この幅は任意に設定可能である。）に対するデコーダ１１３２のデコード出力を入力とする。
【００５８】
このＯＲゲート１１３３の出力に対して、セレクタ１１１１は、初期設定値の遅延を選択する。すなわち、ＯＲゲート１１３３に入力された範囲が、可変遅延回路１１１の不感帯となる。
【００５９】
図７に、本実施例のカウンタ１１３１による遅延設定値と、可変遅延回路１１１の遅延時間の不感帯の関係をグラフで示す。
【００６０】
不感帯の範囲は、許容できるジッタ範囲を含むように設定すればよい。これにより、階調データ信号線から入力された信号と、ＤＡＴＡＣＬＫとの間の遅延差が殆どなく、初期設定された遅延時間で十分なタイミングマージンが確保できる場合、階調データあるいはＤＡＴＡＣＬＫにジッタがあっても、そのジッタが不感帯の範囲内に収まるときは、初期設定された遅延時間が保持される。
【００６１】
このような本実施例によれば、データクロックにジッタがあっても、そのジッタを吸収することができ、常に一定のタイミングで階調データのサンプリングを行うことができる。これにより、ジッタに影響されない安定した画像表示を行うことができる。
【図面の簡単な説明】
【００６２】
【図１】本発明の実施例１に係る液晶駆動装置の構成の例示すブロック図。
【図２】実施例１の液晶駆動装置の遅延時間調整部の構成の例を示すブロック図。
【図３】実施例１の液晶駆動装置における遅延時間調節の様子を示す波形図。
【図４】実施例１の遅延時間調制御回路の構成の別の例を示すブロック図。
【図５】実施例１の液晶駆動装置を用いる液晶表示装置の構成の例示すブロック図。
【図６】本発明の実施例２に係る液晶駆動装置の遅延時間調整部の構成の例を示すブロック図。
【図７】実施例１の液晶駆動装置における遅延時間設定値と遅延時間の関係を示すグラフ。
【符号の説明】
【００６３】
１  液晶駆動装置
２  コントローラ
３  ライン駆動装置
４  液晶表示パネル
１１  遅延時間調節部
１２  シフトレジスタ
１３  第１レジスタ
１４  第２レジスタ
１５  Ｄ／Ａコンバータ
１６  出力回路
２１  セレクタ
１１１  可変遅延回路
１１２  位相比較器
１１３  遅延時間制御回路
１１１１  セレクタ
１１３１  カウンタ
１１３２  デコーダ
１１３３  ＯＲゲート
１１３１Ａ  累積加算器
１１３１１  加算器
１１３１２  レジスタ
１０００  液晶表示装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2008309896.tif 000008
【図７】
2008309896.tif 000009