(57)【要約】【課題】本発明は、複数の回路モジュールにクロック信号を供給する際に、クロック信号配線における信号がトグルすることによる消費電力を削減することを特徴とする。【解決手段】クロックジェネレータ20と、複数の回路モジュール111〜11nと、１つの回路モジュール11nにクロックジェネレータ20で発生されたクロック信号CLKnを供給するクロック信号配線41と、回路モジュール11n以外の回路モジュールに接続された電圧制御発振器311、312、313、…と、クロックジェネレータ20で発生された直流電圧を任意に分圧して、もしくは分圧せずに電圧制御発振器311、312、313、…に供給する複数の配線42を具備し、回路モジュール11nに供給されたクロック信号CLKnがクロックジェネレータ20に帰還クロック信号RetCLKとして帰還される。【選択図】    図１
2008294914.tif 000002
【特許請求の範囲】
【請求項１】
基準クロック信号と帰還クロック信号との間の位相差を検出し、検出された位相差に応じた直流電圧を発生し、かつこの直流電圧に応じた周波数を有するクロック信号を発生するクロック信号発生回路と、
それぞれクロック信号に同期して動作する複数の回路モジュールと、
前記複数の回路モジュールのうち任意の１つの回路モジュールに前記クロック信号発生回路で発生された前記クロック信号を供給する第１の配線と、
前記複数の回路モジュールのうち前記任意の１つの回路モジュールを除く残り全ての各回路モジュールそれぞれに接続され、制御電圧に応じた周波数を有するクロック信号を発生する複数の電圧制御発振器と、
前記クロック信号発生回路で発生された前記直流電圧を任意に分圧して、もしくは分圧せずに前記複数の各電圧制御発振器に前記制御電圧として供給する複数の第２の配線とを具備し、
前記任意の１つの回路モジュールに供給された前記クロック信号が前記帰還クロック信号として前記クロック信号発生回路に帰還されることを特徴とする半導体集積回路装置。
【請求項２】
前記任意の１つの回路モジュールはインターフェースモジュールであることを特徴とする請求項１記載の半導体集積回路装置。
【請求項３】
前記複数の各電圧制御発振器は、前記複数の回路モジュールのうち前記任意の１つの回路モジュールを除く残り全ての各回路モジュールそれぞれの近傍に配置されていることを特徴とする請求項１記載の半導体集積回路装置。
【請求項４】
前記クロック信号発生回路は、
前記基準クロック信号と帰還クロック信号との間の位相差を検出する位相検出器と、
前記位相検出器の出力が供給されるチャージポンプ回路と、
前記チャージポンプ回路の出力が供給され、前記直流電圧を出力するローパスフィルタ回路と、
前記ローパスフィルタ回路から出力される直流電圧が制御電圧として供給される電圧制御発振器
を有することを特徴とする請求項１記載の半導体集積回路装置。
【請求項５】
前記クロック信号発生回路はさらに、
前記ローパスフィルタ回路から出力される直流電圧を任意に分圧する分圧回路を有することを特徴とする請求項４記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はクロックジェネレータを内蔵した半導体集積回路装置に関する。
【背景技術】
【０００２】
複数の回路モジュールを有するデジタル半導体集積回路装置、例えば１チップＣＰＵ（Central Processing Unit）等において、各回路モジュールはそれぞれクロック信号に同期して動作する。従来の１チップＣＰＵでは、内蔵されたクロックジェネレータ（クロック信号発生回路）で発生される種々の周波数を持つクロック信号が、異なるクロック用配線を介して各回路モジュールに供給される。クロックジェネレータとして、通常、ＰＬＬ（Phase Locked Loop）回路タイプのものが使用される。
【０００３】
このように、従来の１チップＣＰＵでは、内蔵されたクロックジェネレータで発生される種々の周波数のクロック信号が複数の各回路モジュールに供給される。クロック用配線には寄生容量が付随しているので、クロック信号がトグルすることにより、クロック用配線によって余分な電力が消費され、ひいては半導体チップ全体の低消費電力化の妨げとなる。
【０００４】
なお、特許文献１には、位相の異なるクロック信号をＰＬＬ回路で発生させ、クロックセレクタにより、位相の異なるクロック信号の中から所定のクロック信号を選択してモジュールに供給することにより、クロックスキューが原因で生ずるチップの誤動作を防止するものが開示されている。
【特許文献１】特開２０００−３１０６５３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は上記のような事情を考慮してなされたものであり、その目的は、クロック用配線による余分な電力消費を削減してチップ全体の低消費電力化をより図ることができる半導体集積回路装置を提供することである。
【課題を解決するための手段】
【０００６】
本発明の半導体集積回路装置は、基準クロック信号と帰還クロック信号との間の位相差を検出し、検出された位相差に応じた直流電圧を発生し、かつこの直流電圧に応じた周波数を有するクロック信号を発生するクロック信号発生回路と、それぞれクロック信号に同期して動作する複数の回路モジュールと、前記複数の回路モジュールのうち任意の１つの回路モジュールに前記クロック信号発生回路で発生された前記クロック信号を供給する第１の配線と、前記複数の回路モジュールのうち前記任意の１つの回路モジュールを除く残り全ての各回路モジュールそれぞれに接続され、制御電圧に応じた周波数を有するクロック信号を発生する複数の電圧制御発振器と、前記クロック信号発生回路で発生された前記直流電圧を任意に分圧して、もしくは分圧せずに前記複数の各電圧制御発振器に前記制御電圧として供給する複数の第２の配線とを具備し、前記任意の１つの回路モジュールに供給された前記クロック信号が前記帰還クロック信号として前記クロック信号発生回路に帰還されることを特徴とする。
【発明の効果】
【０００７】
本発明によれば、クロック用配線による余分な電力消費を削減してチップ全体の低消費電力化をより図ることができる半導体集積回路装置を提供することができる。
【発明を実施するための最良の形態】
【０００８】
以下、図面を参照して本発明を実施の形態により説明する。
【０００９】
図１は、本発明の一実施形態に係る半導体集積回路装置として１チップＣＰＵの概略的なブロック構成を示している。１チップＣＰＵ10は、複数の回路モジュール（Module 1〜Module n）111〜11nを有する。これら複数の回路モジュール111〜11nは、例えば、算術論理演算（ＡＬＵ）モジュール、メモリモジュール、インターフェースモジュール等であり、各回路モジュールはそれぞれクロック信号に同期して動作する。そして、上記複数の回路モジュールの任意の１つの回路モジュール、例えば回路モジュール11nは、チップ外部との間で信号の授受を行ない、外部クロック信号と位相が合っているクロック信号に同期して動作する必要がある外部同期インターフェースを有するインターフェースモジュールである。
【００１０】
また、１チップＣＰＵ10は、クロックジェネレータ（クロック信号発生回路：ＣＧ）20及び複数の電圧制御発振器（ＶＣＯ）311、312、313、…を有する。クロックジェネレータ20は、チップ外部から供給される基準クロック信号RefCLKとチップ内部から帰還される帰還クロック信号RetCLKとの間の位相差を検出し、検出された位相差に応じた直流電圧を発生し、かつこの直流電圧に応じた周波数を有するクロック信号CLKnを発生する。また、クロックジェネレータ20は、検出された位相差に応じた直流電圧を任意に分圧して、もしくは分圧せずに出力する機能を有する。
【００１１】
複数の電圧制御発振器311、312、313、…は、インターフェースモジュールである回路モジュール11nを除く残り全ての各回路モジュール111、112、113…それぞれの近傍に配置されており、かつ対応する回路モジュールに接続されている。
【００１２】
クロックジェネレータ20で発生されたクロック信号CLKnは、クロック信号配線（第１の配線）41を介して回路モジュール11nに供給される。また、クロックジェネレータ20から出力される分圧された直流電圧、もしくは分圧されない直流電圧は、複数の各配線（第２の配線）42を介して、複数の電圧制御発振器311、312、313、…に制御電圧として供給される。複数の電圧制御発振器311、312、313、…は、各配線42を介して供給される制御電圧の値に応じた周波数を有するクロック信号CLK1、CLK2、CLK3、…を発生する。これらのクロック信号CLK1、CLK2、CLK3、…は回路モジュール111、112、113、…にそれぞれ供給される。
【００１３】
回路モジュール11nの末端まで伝達されたクロック信号CLKnは、クロック信号配線43を介して、クロックジェネレータ20に帰還クロック信号RetCLKとして帰還される。
【００１４】
図２は、図１中のクロックジェネレータ20の詳細な回路構成を示している。このクロックジェネレータ20はＰＬＬ回路タイプのものであり、ＰＬＬ回路（ＰＬＬ）21を構成する位相検出器22、チャージポンプ回路23、ローパスフィルタ回路（ＬＰＦ）24、及び電圧制御発振器（ＶＣＯ）25に加えて、さらに分周器26及び複数の分圧器（分圧回路）27を有する。
【００１５】
位相検出器22は、基準クロック信号RefCLKと帰還クロック信号RetCLKとの間の位相差を検出する。位相検出器22の出力はチャージポンプ回路23に供給される。ローパスフィルタ回路24は、チャージポンプ回路23の出力に応じて直流電圧を出力する。電圧制御発振器25は、ローパスフィルタ回路24から出力される直流電圧に応じた周波数で発振する。電圧制御発振器25の発振出力が分周器26により所定の比率で分周されることによりクロック信号CLKnが生成される。このクロック信号CLKnは、クロック信号配線41を介して回路モジュール11nに供給される。なお、本例では、電圧制御発振器25の発振出力を分周してクロック信号CLKnを生成しているが、分周をせずに電圧制御発振器25の発振出力をそのままクロック信号CLKnとして供給するようにしてもよい。
【００１６】
ローパスフィルタ回路24から出力される直流電圧は、分圧されずにそのまま配線42を介して電圧制御発振器311に供給される。複数の分圧器27は、ローパスフィルタ回路24から出力される直流電圧をそれぞれ異なる任意の分圧比で分圧する。分圧された直流電圧は複数の各配線42を介して電圧制御発振器312、313、…に供給される。
【００１７】
図３は、クロックジェネレータ20で生成され、複数の各配線42を介して複数の電圧制御発振器311、312、313、…に供給される直流電圧Ｖ１、Ｖ２、Ｖ３、…と、これらの直流電圧Ｖ１、Ｖ２、Ｖ３、…が制御電圧として供給されることによって複数の電圧制御発振器311、312、313、…から出力されるクロック信号CLK1、CLK2、CLK3、…、及びクロックジェネレータ20で生成されてクロック信号配線41を介して回路モジュール11nに供給されるクロック信号CLKnの波形の一例を示している。
【００１８】
図３に示すように、ローパスフィルタ回路24から出力され、分圧されずにそのまま配線42を介して供給される最も値が大きい直流電圧Ｖ１を制御電圧とする電圧制御発振器311は、最も高い周波数のクロック信号CLK1を発生する。これに対して、ローパスフィルタ回路24から出力され、分圧器27によって分圧された直流電圧Ｖ２、Ｖ３、…を制御電圧とする電圧制御発振器312、313、…は、クロック信号CLK1よりも低い周波数のクロック信号CLK2、CLK3、…を発生する。本例では直流電圧Ｖ２、Ｖ３、…の順に値が小さくなっており、クロック信号CLK2、CLK3、…もこの順に周波数が低くなっている。各回路モジュール111、112、113、…は、これらのクロック信号CLK1、CLK2、CLK3、…に同期して動作する。しかし、各分圧器27における分圧比は、その回路モジュールが必要とするクロック信号の動作周波数に応じて任意に設定することができる。
【００１９】
インターフェースモジュールである回路モジュール11nには、クロックジェネレータ20で発生されるクロック信号CLKnが供給される。一般的に、インターフェースモジュールは、そこで使用されるクロック信号が外部クロック信号と位相が合っていなければならないので、クロック信号CLKnが同期信号として供給される。また回路モジュール11nの末端まで伝達されたクロック信号CLKnが、クロック信号配線43を介してクロックジェネレータ20に帰還クロック信号RetCLKとして帰還されることにより、クロック信号CLKnと基準クロック信号RefCLKとの位相が合わせられる。
【００２０】
上記のような構成の１チップＣＰＵ10において、クロック信号配線43については、クロック信号がトグルすることにより余分な電力が消費される。しかし、他の複数の配線42については、クロック信号そのものが伝達されるのではなく、直流電圧が伝達されるので、これら複数の配線42で余分な電力が消費される恐れはない。
【００２１】
また、回路モジュール111、112、113、…に供給されるクロック信号CLK1、CLK2、CLK3、…を発生する電圧制御発振器312、313、…は、回路モジュール111、112、113、…それぞれの近傍に配置されており、これらのクロック信号CLK1、CLK2、CLK3、…を伝達する配線に付随している寄生容量は小さい。このため、これらのクロック信号CLK1、CLK2、CLK3、…を伝達する配線で消費される電力は、クロック信号配線43によるものに比べて十分に少なくすることができる。この結果、従来に比べて、クロック用配線による電力消費を大幅に削減することができ、もってチップ全体の低消費電力化をより図ることができる。これはＰＬＬ回路21から各電圧制御発振器311、312、313、…までの間の配線42の負荷が大きい程効果的である。
【００２２】
また、各電圧制御発振器311、312、313、…に供給される直流電圧は、元々ＰＬＬ回路21によって発生されるものであるので、既存の回路をそのまま使用することができる。
【００２３】
さらに、ＰＬＬ回路21内のローパスフィルタ回路24の出力ノードには電圧制御発振器25以外の回路、及び配線が接続されることにより、従来に比べてローパスフィルタ回路24の負荷容量が増加する。ＰＬＬ回路の特性上、ローパスフィルタ回路の出力ノードの負荷容量が大きいほど、ＰＬＬ回路のダンピングファクタが大きくなり、ジッタが小さくなる。従って、ＰＬＬ回路の性能面でも効果的である。
【００２４】
また、従来のローパスフィルタ回路と同等の負荷容量を維持するようにＰＬＬ回路内の容量デバイスを小さくすれば、チップ面積の縮小化が実現できる。
【００２５】
さらに、ローパスフィルタ回路の出力電圧を分圧することにより、任意の分周比の周波数を持つクロック信号を容易に生成することができる。
【００２６】
なお、本発明は上記した実施形態に限定されるものではなく種々の変形が可能であることはいうまでもない。例えば、上記実施形態では本発明を１チップＣＰＵに実施した場合について説明したが、これはクロックジェネレータを内蔵したデジタル半導体集積回路装置であればどのようなものにも実施できる。
【図面の簡単な説明】
【００２７】
【図１】本発明の一実施形態に係る半導体集積回路装置として１チップＣＰＵの概略的な構成を示すブロック図。
【図２】図１中のクロックジェネレータの詳細な回路構成を示すブロック図。
【図３】図１中のクロックジェネレータで生成される直流電圧とクロック信号の波形の一例を示す図。
【符号の説明】
【００２８】
10…１チップＣＰＵは、111〜11n…回路モジュール、20…クロックジェネレータ、21…ＰＬＬ回路、22…位相検出器、23…チャージポンプ回路、24…ローパスフィルタ回路、25…電圧制御発振器、26…分周器、27…分圧器。
【図１】
2008294914.tif 000003
【図２】
2008294914.tif 000004
【図３】
2008294914.tif 000005