(57)【要約】【課題】強誘電体キャパシタを備えた半導体装置の歩留まりを向上させることが可能な半導体装置の製造方法を提供すること。【解決手段】第１層間絶縁膜１１の上に第１導電膜２３を形成する工程と、第１導電膜２３の上に、結晶化した第１強誘電体膜２４ｂを形成する工程と、第１強誘電体膜２４ｂの上に、非晶質の第２強誘電体膜２４ｃを形成する工程と、第２強誘電体膜２４ｃに付着している不純物を除去する工程と、不純物を除去した後、第２強誘電体膜２４ｃの上に第２導電膜２５を形成する工程と、第２導電膜２５を形成した後、第２強誘電体膜２４ｃを結晶化させる工程と、第１、第２導電膜２３、２５及び第１、第２強誘電体膜２４ｂ、２４ｃをパターニングすることにより、下部電極２３ａ、キャパシタ誘電体膜２４ａ、及び上部電極２５ａを備えたキャパシタQを形成する工程とを有する半導体装置の製造方法による。【選択図】図８
2008277659.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の上方に絶縁膜を形成する工程と、
前記絶縁膜の上に第１導電膜を形成する工程と、
前記第１導電膜の上に、結晶化した第１強誘電体膜を形成する工程と、
前記第１強誘電体膜の上に、非晶質の第２強誘電体膜を形成する工程と、
前記第２強誘電体膜の結晶化温度よりも低い基板温度で前記第２強誘電体膜をアニールする工程と、
前記第２強誘電体膜の上に第２導電膜を形成する工程と、
前記第２導電膜を形成した後、前記第２強誘電体膜を結晶化させる工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記アニールは、水素が排除された非プラズマ雰囲気中又はプラズマ雰囲気中で行われることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記非プラズマ雰囲気は、Ar、N2、及びO2のいずれかの雰囲気、若しくは減圧雰囲気であることを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記アニールをした後、前記第２強誘電体膜を大気に曝すことなしに、前記第２導電膜を形成する工程に移ることを特徴とする請求項１〜３のいずれか一項に記載の半導体装置の製造方法。
【請求項５】
前記第２強誘電体膜を形成した後、該第２強誘電体膜を大気に曝すことなしに、前記アニールする工程を実行することを特徴とする請求項１〜３のいずれか一項に記載の半導体装置の製造方法。
【請求項６】
半導体基板の上方に絶縁膜を形成する工程と、
前記絶縁膜の上に第１導電膜を形成する工程と、
前記第１導電膜の上に、結晶化した第１強誘電体膜を形成する工程と、
前記第１強誘電体膜の上に、非晶質の第２強誘電体膜を形成する工程と、
前記第２強誘電体膜の表面を水洗する工程と、
前記水洗の後、前記第２強誘電体膜の上に第２導電膜を形成する工程と、
前記第２導電膜を形成した後、前記第２強誘電体膜を結晶化させる工程と、
を有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、デジタル技術の進展に伴い、大容量のデータを高速に保存したり読み出したりすることが可能な不揮発性メモリの開発が進められている。
【０００３】
そのような不揮発性メモリとしては、フラッシュメモリや強誘電体メモリが知られている。
【０００４】
このうち、強誘電体メモリは、FeRAM(Ferroelectric Random Access Memory)とも呼ばれ、強誘電体キャパシタが備える強誘電体膜のヒステリシス特性を利用して情報を記憶し、フラッシュメモリよりも低電圧動作が可能であるという利点を有する。
【０００５】
その強誘電体メモリの回路方式には１Ｔ１Ｃ方式と２Ｔ２Ｃ方式とがあるが、キャパシタ面積を縮小して高集積化を図るという点では１Ｔ１Ｃ方式の方が優れている。
【０００６】
このようにキャパシタ面積を縮小する場合であっても、強誘電体キャパシタの動作電圧を更に低くするためには、キャパシタ誘電体膜を薄膜化し、強誘電体キャパシタの分極反転電圧を低くする必要がある。
【０００７】
但し、単にキャパシタ誘電体膜を薄膜化し、現状と同じ電圧をキャパシタに印加したのでは、キャパシタ誘電体膜にかかる電界が現状よりも大きくなり、キャパシタ誘電体膜におけるリーク電流が増大するおそれがある。
【０００８】
キャパシタ誘電体膜で発生するリーク電流の原因は、主に、キャパシタ誘電体膜中の結晶粒界に存在する空隙であると考えられる。
【０００９】
通常、強誘電体膜を備えた強誘電体キャパシタの形成方法では、強誘電体膜を結晶化させるための結晶化アニールが行われる。結晶化アニールが施された強誘電体膜は、膜中の結晶粒界に空隙を有する。そして、上部電極を形成する際に、この空隙に上部電極が埋め込まれることにより、強誘電体膜の実効膜厚が薄くなり、リーク電流の増大が生じると考えられる。
【００１０】
従って、この空隙を減らすことでリーク電流が低減され、薄膜化しても実使用に耐え得る程度にリーク電流が低減された強誘電体膜を得ることができる。
【００１１】
この点に鑑み、特許文献１では、結晶化した第１強誘電体膜と非晶質の第２強誘電体膜との積層膜をキャパシタ誘電体膜としている。そして、第２強誘電体膜の上に上部電極用の導電膜を形成した後、非晶質の第２強誘電体膜に対して結晶化アニールを行うことにより、該第２強誘電体膜を結晶化している。
【００１２】
これによれば、第１強誘電体膜中の空隙が非晶質の第２強誘電体膜によって埋め込まれるため、第１強誘電体膜の空隙が原因で発生するリーク電流を低減できる。
【００１３】
しかしながら、非晶質の第２強誘電体膜は、大気中の物質を吸収し易く、またアニールによる収縮率も大きい。そのため、第２強誘電体膜の表層の汚染や、結晶化アニールの際に第２強誘電体膜から発生する脱ガス、更には結晶化アニール時に第２強誘電体膜に発生するストレス等によって、第２強誘電体膜と上部電極との密着性が低下し、上部電極の剥がれや浮きが生じてしまう。これにより、キャパシタの形状不良やパターン飛び等の不良が発生し、ひいては半導体装置の歩留まりが低下してしまう。
【００１４】
そのような問題を回避するため、上部電極を形成する前に第２強誘電体膜を結晶化しておくことも考えられる。
【００１５】
しかし、これでは、結晶化した第２強誘電体膜の結晶粒界に空隙が形成され、その空隙に上部電極の材料が埋め込まれてリークパスが形成されるので、キャパシタ誘電体膜を二層構造にしてリーク電流を防止するという元々の目的が達成できなくなってしまう。
【００１６】
この他に、本願に関連する技術が下記の特許文献２、３にも開示されている。
【００１７】
そのうち、特許文献２では、大気から遮断された雰囲気中で下部電極膜、強誘電体膜、及び上部電極膜を形成することにより、大気によって強誘電体膜が汚染されるのを防いでいる（段落番号００２６）。
【００１８】
また、特許文献３では、上部電極の上に保護膜が形成された状態でアニールを行うことにより、上部電極にヒロックが形成されるのを防止しつつ、プロセス中に強誘電体膜が受けたダメージを回復している（段落番号００３４）。
【特許文献１】特開２００６−３１８９４１号公報
【特許文献２】特開平１１−５４７２１号公報
【特許文献３】特開２００６−２２２２２７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１９】
本発明の目的は、強誘電体キャパシタを備えた半導体装置の歩留まりを向上させることが可能な半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００２０】
本発明の一観点によれば、半導体基板の上方に絶縁膜を形成する工程と、前記絶縁膜の上に第１導電膜を形成する工程と、前記第１導電膜の上に、結晶化した第１強誘電体膜を形成する工程と、前記第１強誘電体膜の上に、非晶質の第２強誘電体膜を形成する工程と、前記第２強誘電体膜の結晶化温度よりも低い基板温度で前記第２強誘電体膜をアニールする工程と、前記第２強誘電体膜の上に第２導電膜を形成する工程と、前記第２導電膜を形成した後、前記第２強誘電体膜を結晶化させる工程とを有する半導体装置の製造方法が提供される。
【００２１】
このように第２強誘電体膜をアニールすることにより、第２強誘電体膜に吸着した大気中の不純物が除去されたり、不純物が第２強誘電体膜に吸着し難くなったりするので、不純物が原因で発生する下部電極とキャパシタ誘電体膜との密着力の低下が防止され、プロセス中に下部電極が剥離するのを抑制することが可能となる。
【００２２】
そのアニールは、例えば、水素が排除された非プラズマ雰囲気やプラズマ雰囲気で行うのが好ましい。
【００２３】
この場合、アニール時の基板温度が第２強誘電体膜の結晶化温度以上だと、下部電極の形成前に第２強誘電体膜が結晶化し、下部電極を形成する際に該下部電極の材料が第２強誘電体膜の結晶粒界に入り込んでリークパスが形成されてしまう。よって、アニール時の基板温度は第２強誘電体膜の結晶化温度よりも低い温度に設定する必要がある。
【００２４】
また、本発明の別の観点によれば、半導体基板の上方に絶縁膜を形成する工程と、前記絶縁膜の上に第１導電膜を形成する工程と、前記第１導電膜の上に、結晶化した第１強誘電体膜を形成する工程と、前記第１強誘電体膜の上に、非晶質の第２強誘電体膜を形成する工程と、前記第２強誘電体膜の表面を水洗する工程と、前記水洗の後、前記第２強誘電体膜の上に第２導電膜を形成する工程と、前記第２導電膜を形成した後、前記第２強誘電体膜を結晶化させる工程とを有する半導体装置の製造方法が提供される。
【００２５】
このように第２強誘電体膜を水洗することで、第２強誘電体膜に吸着した大気中の不純物が除去されるので、その不純物が原因でプロセス中に下部電極が剥離するのを抑制することが可能となる。
【発明の効果】
【００２６】
本発明によれば、第２強誘電体膜に対してアニールや水洗を行うので、第２強誘電体膜の不純物が原因でキャパシタ誘電体膜と上部電極との密着性が低下するのを防止でき、上部電極の剥離に伴う歩留まりの低下を抑制することが可能となる。
【発明を実施するための最良の形態】
【００２７】
次に、本発明の実施の形態について、添付図面を参照しながら詳細に説明する。
【００２８】
（１）第１実施形態
図１〜図７は、本発明の第１実施形態に係る半導体装置の製造途中の断面図である。
【００２９】
この半導体装置は、プレーナ型のFeRAMであって、以下のようにして作製される。
【００３０】
最初に、図１（ａ）に示す断面構造を得るまでの工程について説明する。
【００３１】
まず、n型又はp型のシリコン（半導体）基板１の表面を熱酸化することにより素子分離絶縁膜２を形成し、この素子分離絶縁膜２でトランジスタの活性領域を画定する。このような素子分離構造はLOCOS(Local Oxidation of Silicon)と呼ばれるが、これに代えてSTI(Shallow Trench Isolation)を採用してもよい。
【００３２】
次いで、シリコン基板１の活性領域にp型不純物、例えばボロンを導入してpウェル３を形成した後、その活性領域の表面を熱酸化することにより、ゲート絶縁膜４となる熱酸化膜を約６〜７nmの厚さに形成する。
【００３３】
続いて、シリコン基板１の上側全面に、厚さ約５０nmの非晶質シリコン膜と厚さ約１５０nmのタングステンシリサイド膜を順に形成する。なお、非晶質シリコン膜に代えて多結晶シリコン膜を形成してもよい。その後に、フォトリソグラフィによりこれらの膜をパターニングして、シリコン基板１上にゲート電極５を形成する。
【００３４】
そのゲート絶縁膜５は、pウェル３上に互いに平行に二つ形成され、その各々はワード線の一部を構成する。
【００３５】
更に、ゲート電極５をマスクにするイオン注入により、ゲート電極５の横のシリコン基板１にn型不純物としてリンを導入し、第１、第２ソース／ドレインエクステンション６ａ、６ｂを形成する。
【００３６】
その後に、シリコン基板１の上側全面に絶縁膜を形成し、その絶縁膜をエッチバックしてゲート電極５の横に絶縁性サイドウォール７として残す。その絶縁膜として、例えばCVD(Chemical Vapor Deposition)法により酸化シリコン膜を形成する。
【００３７】
続いて、この絶縁性サイドウォール７とゲート電極５をマスクにしながら、シリコン基板１に砒素等のn型不純物を再びイオン注入することにより、ゲート電極５の側方のシリコン基板１に第１、第２ソース／ドレイン領域８ａ、８ｂを形成する。
【００３８】
更に、シリコン基板１の上側全面に、スパッタ法によりコバルト膜等の高融点金属膜を形成する。そして、その高融点金属膜を加熱させてシリコンと反応させることにより、第１、第２ソース／ドレイン領域８ａ、８ｂにおけるシリコン基板１上にコバルトシリサイド層等の高融点金属シリサイド層９を形成し、各ソース／ドレイン領域８ａ、８ｂを低抵抗化する。
【００３９】
その後に、素子分離絶縁膜２の上等で未反応となっている高融点金属膜をウエットエッチングして除去する。
【００４０】
ここまでの工程により、シリコン基板１の活性領域には、ゲート絶縁膜４、ゲート電極５、及び第１、第２ソース／ドレイン領域８ａ、８ｂ等によって構成される第１、第２MOSトランジスタTR1、TR2が形成されたことになる。
【００４１】
次に、図１（ｂ）に示すように、シリコン基板１の上側全面に、プラズマCVD法で酸窒化シリコン(SiON)膜を厚さ約２００nmに形成し、それを酸化防止絶縁膜１０とする。
【００４２】
更に、TEOS(tetra ethoxy silane)ガスを使用するプラズマCVD法により、この酸化防止絶縁膜１０の上に第１層間絶縁膜１１として酸化シリコン(SiO2)膜を厚さ約６００nmに形成する。
【００４３】
その後、CMP(Chemical Mechanical Polishing)法で第１層間絶縁膜１１を研磨してその上面を平坦化する。このCMPにより、シリコン基板１の表面から第１層間絶縁膜１１の表面まで、約７８５ｎｍの膜厚となる。
【００４４】
次いで、窒素雰囲気中で基板温度を６５０℃とするアニールを第１層間絶縁膜１１に対して３０分間行うことにより第１層間絶縁膜１１の脱ガスを行う。
【００４５】
更に、第１層間絶縁膜１１の上に、下部電極密着膜１２としてスパッタ法によりアルミナ（Al2O3）膜を２０nm程度の厚さに形成する。
【００４６】
次に、図１（ｃ）に示すように、下部電極密着膜１２の上に、スパッタ法により第１導電膜２３としてプラチナ膜を厚さ約１５０nmに形成する。なお、プラチナ膜に代えて、イリジウム膜、ルテニウム膜、酸化ルテニウム（RuO2）膜、及びSrRuO3膜のいずれかの単層膜、或いはこれらの積層膜で第１導電膜２３を構成してもよい。
【００４７】
また、第１導電膜２３を形成する前に下部電極密着膜１２を形成したので、第１導電膜２３と第１層間絶縁膜１１との密着力が高められる。
【００４８】
次に、図２（ａ）に示すように、PZTターゲットを用いるRF(Radio Frequency)スパッタ法により、第１導電膜２３の上に第１強誘電体膜２４ｂとしてPZT(Pb(Zrx, Ti1-x)O3(0≦x≦1))膜を厚さ約９０nmに形成する。
【００４９】
第１強誘電体膜２４ｂはPZTに限定されない。PZTにCa、Sr、La、Nb、Ta、Ir、及びWのいずれかを添加した材料で第１強誘電体膜２４ｂを構成してもよい。更に、(Bi1-xRx)Ti3O12（Rは希土類元素で０＜x＜１）、SrBi2Ta2O9(SBT)、及びSrBi4Ti4O15等のBi層状化合物で第１強誘電体膜２４ｂを構成してもよい。
【００５０】
また、第１強誘電体膜２４ｂの成膜方法もスパッタ法に限定されず、ゾル・ゲル法やMOCVD(Metal Organic CVD)法で第１強誘電体膜２４ｂを形成するようにしてもよい。
【００５１】
ところで、このようにスパッタ法で形成された第１強誘電体膜２４ｂは、成膜直後では結晶化しておらず非晶質の状態となっており、強誘電体特性に乏しい。
【００５２】
そこで、第１強誘電体膜２４ｂを結晶化させるため、図２（ｂ）に示すように、第１強誘電体膜２４ｂに対して結晶化アニールを施す。その結晶化アニールは、酸素含有雰囲気、例えば酸素濃度が１．２５％となるように調整された酸素とアルゴンよりなる雰囲気においてRTA(Rapid Thermal Anneal)により行われ、基板温度は６００℃、処理時間は９０秒とされる。
【００５３】
これにより、第１強誘電体膜２４ｂは結晶化し、その膜中にPZT結晶粒が多数形成される。
【００５４】
なお、MOCVD法により第１強誘電体膜２４ｂを形成する場合は、第１強誘電体膜２４ｂは成膜の時点で結晶化しているので、上記の結晶化アニールは不要である。
【００５５】
次に、図３（ａ）に示すように、第１強誘電体膜２４ｂの上に、RFスパッタ法により第２強誘電体膜２４ｃとして非晶質のPZT膜を厚さ約３０nmに形成する。
【００５６】
第２強誘電体膜２４ｃはPZT膜に限定されず、PZTにCa、Sr、La、Nb、Ta、Ir、及びWのいずれかを添加した材料で第１強誘電体膜２４ｂを構成してもよい。更に、(Bi1-xRx)Ti3O12（Rは希土類元素で０＜x＜１）、SrBi2Ta2O9(SBT)、及びSrBi4Ti4O15等のBi層状化合物で第１強誘電体膜２４ｂを構成してもよい。
【００５７】
これらの材料のうち、第１強誘電体膜２４ｂと同じ材料で第２強誘電体膜２４ｃを構成するのが好ましい。
【００５８】
このように第２強誘電体膜２４ｃを形成した後は、その上に上部電極用の第２導電膜を形成する工程に移る。
【００５９】
なお、この例では、第２強誘電体膜２４ｃを形成するためのスパッタチャンバと、その第２導電膜を形成するためのスパッタチャンバとが、クリーンルーム内においてそれぞれ別々の半導体製造装置に設けられていることを前提としている。
【００６０】
そのため、第２強誘電体膜２４ｃを形成した後、シリコン基板１は、第２導電膜用のスパッタチャンバに搬送するために一旦大気に曝されることになる。
【００６１】
しかしながら、このようにシリコン基板１が大気に曝されると、大気中の有機物等の不純物が非晶質の第２強誘電体膜２４ｃに吸着し、第２強誘電体膜２４ｃと上記の第２導電膜との密着性が低下する恐れがある。
【００６２】
そこで、本実施形態では、図３（ｂ）に示すように、大気搬送時に第２強誘電体膜２４ｃに付着した不純物を除去するために、非プラズマ雰囲気中において第２強誘電体膜２４ｃをアニールする。
【００６３】
そのアニールは、圧力が約５．０×１０-6Paの減圧雰囲気において、基板温度を１００〜３５０℃、例えば１５０℃とし、６０秒間行われる。
【００６４】
このアニール雰囲気は特に限定されない。但し、雰囲気中に水素等の還元性物質が存在すると、これらの物質によって第１、第２強誘電体膜２４ｂ、２４ｃが還元されてその強誘電体特性が劣化してしまう。従って、水素が排除された雰囲気内で上記のアニールを行うのが好ましい。そのような雰囲気としては、例えば、Ar、N2、及びO2のいずれかの雰囲気がある。これらのうち、O2雰囲気中でアニールを行うと、第１、第２強誘電体膜２４ｂ、２４ｃの酸素欠損が補われるという利点も得られる。
【００６５】
また、雰囲気の圧力は大気圧でもよいが、上記のように減圧下でアニールを行う方が、第２強誘電体膜２４ｃに付着している有機物等の不純物を除去し易い。
【００６６】
ここで、このアニール時の基板温度をPZTの結晶化温度以上とすると、アニールによって第２強誘電体膜２４ｃが結晶化してしまう。こうなると、第２強誘電体膜２４ｃ上に後述の第２導電膜を形成する際、第２強誘電体膜２４ｃの結晶粒界に入り込んだ第２導電膜の材料によってリークパスが形成されてしまう。
【００６７】
従って、第２強誘電体膜２４ｃにおけるリーク電流を低減するため、このアニールの基板温度は、第２強誘電体膜２４ｃの結晶化温度よりも低い温度にする必要がある。本実施形態のように第２強誘電体膜２４ｃをPZTで形成する場合は、PZTの結晶化温度である４５０℃よりも低い温度でアニールをする必要がある。
【００６８】
更に、このアニールの方法も特に限定されない。例えば、加熱用チャンバ、又はスパッタチャンバのステージを流用してアニールを行ってもよいし、RTAチャンバや炉を用いてアニールを行ってもよい。
【００６９】
続いて、このアニールを終了した後、図４（ａ）に示すように、第２強誘電体膜２４ｃの上に第２導電膜２５としてスパッタ法により酸化イリジウム膜を厚さ約５０nmに形成する。
【００７０】
本実施形態では、図３（ｂ）の工程において第２強誘電体膜２４ｃが吸収した大気中の不純物をアニールにより予め除去しておいたので、該不純物によって第２強誘電体膜２４ｃと第２導電膜２５との密着性が低下するのを防止できる。
【００７１】
その後に、酸素含有雰囲気中において第２強誘電体膜２４ｃに対する結晶化アニールを行うことにより、非晶質の第２強誘電体膜２４ｃを結晶化させると共に、その下の第１強誘電体膜２４ｂの結晶性を更に高める。
【００７２】
このアニールの条件は特に限定されないが、本実施形態では基板温度を７０８℃、処理時間を２０秒とする。更に、アニールが行われる酸素含有雰囲気として、酸素濃度が１％に調整された酸素ガスとアルゴンガスとの混合雰囲気を用いる。
【００７３】
このように第２導電膜２５が形成された状態で第２強誘電体膜２４ｃを結晶化することにより、第２導電膜２５を構成する酸化イリジウムが第２強誘電体膜２４ｃの結晶粒界に入り込むのを防止でき、酸化イリジウムによって第２強誘電体膜２４ｃにリークパスが形成されるのを抑制することができる。
【００７４】
また、このアニールにより、第２導電膜２５を通じて酸素が第２強誘電体膜２４ｃに供給され、第２強誘電体膜２４ｃの酸素欠損が補われるという利点も得られる。
【００７５】
このような利点を得るために、第２導電膜２５の厚さは酸素が透過しやすいように薄く、例えば１０〜１００nmとするのが好ましい。
【００７６】
但し、このように薄い第２導電膜２５が第２強誘電体膜２４ｃ上に形成されただけでは、後のエッチング工程等におけるダメージが第２導電膜２５だけで吸収しきれず、第１、２強誘電体膜２４ｂ、２４ｃが劣化する恐れがある。
【００７７】
そこで、次の工程では、図４（ｂ）に示すように、第１、第２強誘電体膜２４ｂ、２４ｃを保護するための導電性保護膜２６として、第２導電膜２５の上にスパッタ法で酸化イリジウム膜を厚さ約２００nmに形成する。
【００７８】
次に、図５（ａ）に示すように、第１導電膜２３、第１、第２強誘電体膜２４ｂ、２４ｃ、及び第２導電膜２５を別々にパターニングする。
【００７９】
これにより、シリコン基板１のセル領域には、下部電極２３ａ、キャパシタ誘電体膜２４ａ、及び上部電極２５ａをこの順に積層してなるキャパシタQが形成される。
【００８０】
なお、下部電極２３ａは、キャパシタ誘電体膜２４ａからはみ出したコンタクト領域CRを有し、このコンタクト領域CRにおいて、後述の金属配線と下部電極２３ａとが電気的に接続されることになる。
【００８１】
また、このパターニングでは下部電極密着膜１２もエッチングされ、下部電極２３ａの下にのみ下部電極密着１２が残される。
【００８２】
続いて、図５（ｂ）に示すように、水素等の還元性物質からキャパシタQを保護するためのキャパシタ保護絶縁膜３２として、シリコン基板１の上側全面にスパッタ法によりアルミナ膜を厚さ約５０nmに形成する。
【００８３】
なお、キャパシタ保護絶縁膜３２を形成した後に、プロセス中にキャパシタ誘電体２４ａが受けたダメージを回復させるために、酸素含有雰囲気中においてキャパシタ誘電体膜２４ａにアニールを施してもよい。このようなアニールは回復アニールとも呼ばれる。
【００８４】
次に、図６（ａ）に示すように、シラン（SiH4）ガスを使用するHDPCVD(High Density Plasma CVD)法により、キャパシタ保護絶縁膜３２上に酸化シリコン膜を厚さ約１５００nmに形成し、その酸化シリコン膜を第２層間絶縁膜４１とする。更に、第２層間絶縁膜４１の上面をCMP法で研磨して平坦化する。
【００８５】
その後に、第２層間絶縁膜４１に対してN2Oプラズマ処理を行うことにより、第２層間絶縁膜４１を脱水すると共に、第２層間絶縁膜４１の上面を僅かに窒化して水分の再吸着を防止する。
【００８６】
次に、図６（ｂ）に示す断面構造を得るまでの工程について説明する。
【００８７】
まず、フォトリソグラフィとドライエッチングにより、各膜１０、１１、３２、４１をパターニングして、第１、第２ソース／ドレイン領域８ａ、８ｂの上のこれらの膜に第１、第２ホール４１ａ、４１ｂを形成する。
【００８８】
その後、第１、第２コンタクトホール４１ａ、４１ｂのそれぞれの内面と第２層間絶縁膜４１の上面に、スパッタ法によりチタン膜と窒化チタン膜をそれぞれ厚さ２０nm、５０nmに形成し、これらの膜をグルー膜（密着膜）とする。次いで、このグルー膜の上に、六フッ化タングステンガスを使用するCVD法でタングステン膜を形成し、このタングステン膜で第１、第２コンタクトホール４１ａ、４１ｂを完全に埋め込む。
【００８９】
その後に、第２層間絶縁膜４１上の余分なグルー膜とタングステン膜とをCMP法で研磨して除去し、これらの膜を第１、第２コンタクトホール４１ａ、４１ｂ内のみに第１、第２導電性プラグ６１ａ、６１ｂとして残す。各導電性プラグ６１ａ、６１ｂは、それぞれ第１、第２ソース／ドレイン領域８ａ、８ｂと電気的に接続される。
【００９０】
ここで、第１、第２導電性プラグ６１ａ、６１ｂは、非常に酸化され易いタングステンを主に構成されているため、酸素含有雰囲気中で容易に酸化してコンタクト不良を引き起こす恐れがある。
【００９１】
そこで、次の工程では、図７（ａ）に示すように、シリコン基板１の上側全面に酸化防止絶縁膜５５としてCVD法により酸窒化シリコン膜を厚さ約１００nmに形成し、この酸化防止絶縁膜５５により第１、第２導電性プラグ６１ａ、６１ｂの酸化を防止する。
【００９２】
その後、フォトリソグラフィとドライエッチングにより、酸化防止絶縁膜５５からキャパシタ保護絶縁膜３２までをパターニングする。これにより、下部電極２３ａのコンタクト領域CR上のこれらの絶縁膜に第３ホール４１ｃが形成されると共に、上部電極２５ａの上に第４ホール４１ｄが形成される。
【００９３】
その後に、ここまでの工程でキャパシタ誘電体膜２４ａが受けたダメージを回復させるために、酸素含有雰囲気となっている縦型炉にシリコン基板１を入れ、基板温度５００℃、処理時間６０分の条件で、キャパシタ誘電体膜２４ａに対して回復アニールを施す。
【００９４】
次に、図７（ｂ）に示す断面構造を得るまでの工程について説明する。
【００９５】
まず、第２層間絶縁膜４１と第１、第２導電性プラグ６１ａ、６１ｂのそれぞれの上面に、スパッタ法により金属積層膜を形成する。本実施形態では、その金属積層膜として、約１５０nmの厚さの窒化チタン膜、約５５０nmの厚さの銅含有アルミニウム膜、約５nmの厚さのチタン膜、及び約１５０nmの厚さの窒化チタン膜をこの順に形成する。この金属積層膜は、キャパシタQ上の第３、第４ホール４１ｃ、４１ｄ内にも形成される。
【００９６】
そして、フォトリソグラフィとドライエッチングでこの金属積層膜をパターニングすることにより、キャパシタQや導電性プラグ６１ａ、６１ｂに電気的に接続された金属配線６２を形成する。
【００９７】
その後、例えば窒素雰囲気となっている縦型炉を用いて、基板温度３５０℃、N2流量２０リットル／分、及び処理時間３０分の条件で第２層間絶縁膜４１をアニールして脱水する。
【００９８】
以上により、本実施形態に係る半導体装置の基本構造が完成した。
【００９９】
図８は、この半導体装置の製造方法のフローチャートである。但し、同図では、様々な工程のうち主要工程S1〜S5のみを示してある。
【０１００】
図８に示されるように、本実施形態では、工程S3において、非晶質の第２強誘電体膜２４ｃに対して非プラズマ雰囲気中でアニールを行うことにより、第２強誘電体膜２３ｃに付着した大気中の有機物等の不純物を除去するようにした。
【０１０１】
これにより、第２強誘電体膜２４ｃが清浄化されると共に、第２強誘電体膜２４ｃに対する結晶化アニール（工程S5）の際に、第２強誘電体膜２４ｃから発生する脱ガスが低減される。その結果、第２導電膜２５と第２強誘電体膜２４ｃとの密着性が向上し、上部電極２５ａの膜剥がれや浮きといった不良を防止することができ、ひいては半導体装置の歩留まりを向上することができる。
【０１０２】
本願発明者は、このようなアニールによって実際に不良がどの程度減少するかを調査した。その調査で得られたウエハマップを示すと図９（ａ）、（ｂ）のようになる。
【０１０３】
このうち、図９（ａ）は比較例に係るウエハマップであり、図９（ｂ）は本実施形態に係るウエハマップである。
【０１０４】
図９（ａ）に示される比較例では、非晶質の第２強誘電体膜２４ｃを形成後、工程S3のアニールを省き、大気中に第２強誘電体膜２４ｃを三日間放置し、その後に第２導電膜２５を形成した。
【０１０５】
図示のように、この場合は、黒丸で示される欠陥がシリコン基板１に極めて多数形成されてしまっている。これらの欠陥の殆どは、既述のような上部電極２５ａの膜剥がれに起因したものである。
【０１０６】
一方、図９（ｂ）に示される本実施形態では、欠陥の数が上記した比較例よりもかなり少なくなっている。なお、同図に示される欠陥は、上部電極２５ａの膜剥がれとは別の要因によるものである。
【０１０７】
これらの結果から、第２導電膜２５の形成前に第２強誘電体膜２４ｃの不純物を除去することで、半導体装置の歩留まりが向上することが実際に確かめられた。
【０１０８】
なお、大気中には様々な不純物が含まれているが、本願発明者の調査では、第２導電膜２５の剥離が発生する場合には第２強誘電体膜２４ｃの表面に炭酸塩等が存在している可能性があることが明らかとなった。このことから、第２導電膜２５が剥離する原因の一つは、大気中の有機物が強誘電体膜中の金属と反応して炭酸塩が生成されることであると考えられる。従って、二酸化炭素等の炭素源が排除された雰囲気内で上記のアニールを行うことで、第２強誘電体膜２４ｃに付着している有機物等の不純物を効果的に除去することができ、第２導電膜２５の剥離防止の効果が大きくなると期待できる。これについては、後述の第１、第２変形例及び第２実施形態でも同様である。
【０１０９】
次に、本発実施形態の変形例について説明する。
【０１１０】
（ａ）第１変形例
図１０は、本変形例に係る半導体装置の製造方法について示すフローチャートである。なお、図１０において、図８と同じ工程には図８と同じ工程番号を付してある。
【０１１１】
本変形例では、工程S3と工程S4とを、シリコン基板１を大気に曝すことなしに、連続して行う。このような処理は、例えば、工程S3で使用したアニールチャンバと同じ半導体製造装置に設けられたスパッタチャンバにおいて、工程S4で引き続き第２導電膜２５を形成することで行うことができる。
【０１１２】
これにより、工程S3でアニールをした後の第２強誘電体膜２４ｃに大気中の不純物等が再付着するのが防がれ、第２強誘電体膜２４ｃと第２導電膜２５との密着性を更に良好にすることが可能となる。
【０１１３】
なお、このように工程S3と工程S4とを連続して行う場合は、工程S3のアニールにおける基板温度を上記よりも若干低くしても、上部電極２５ａの剥がれ防止の効果が見られる。本願発明者の経験では、そのような効果が見られる基板温度は１００〜２５０℃である。
【０１１４】
（ｂ）第２変形例
図１１は、本変形例に係る半導体装置の製造方法について示すフローチャートである。なお、図１１において、図８と同じ工程には図８と同じ工程番号を付してある。
【０１１５】
本変形例では、工程S3において、第２強誘電体膜２４ｃをプラズマ雰囲気中においてアニールすることにより、第２強誘電体膜２４ｃが吸着した大気中の不純物を除去する。
【０１１６】
そのようなプラズマ雰囲気としては、例えば、O2プラズマ雰囲気又はN2Oプラズマ雰囲気がある。
【０１１７】
このうち、O2プラズマ雰囲気によるアニールは、例えばレジストを灰化して除去するためのアッシングチャンバを用いて行うことができる。また、アニールの条件は特に限定されないが、例えば基板温度１５０℃、圧力１３３Pa、処理時間３０秒を採用し得る。
【０１１８】
なお、水素による第１、第２強誘電体膜２４ｂ、２４ｃの還元防止のため、水素が排除されたプラズマ雰囲気でこのアニールを行うのが好ましく、H2プラズマやNH3プラズマを用いるのは好ましくない。
【０１１９】
（ｃ）第３変形例
図１２は、本変形例に係る半導体装置の製造方法について示すフローチャートである。なお、図１２において、図８と同じ工程には図８と同じ工程番号を付してある。
【０１２０】
本変形例では、工程S3において、第２強誘電体膜２４ｃの表面を水洗することにより、第２強誘電体膜２４ｃが吸着した大気中の不純物を除去する。
【０１２１】
水洗の方法は特に限定されず、純水が溜められた液槽内に複数のシリコン基板１を一括して浸すバッチ式の洗浄装置を用いてもよいし、スピンナー上で回転しているシリコン基板１に純水を滴下して洗浄する枚葉式の洗浄装置を用いてもよい。
【０１２２】
また、このようにして水洗を行った後は、例えば、IPA(isopropyl alcohol)を含有する雰囲気内で第２強誘電体膜２４ｃを乾燥させるIPA乾燥を行った後に、工程S4に移行し、第２強誘電体膜２４ｃの上に第２導電膜２５を形成する。
【０１２３】
なお、洗浄後の第２強誘電体膜２４ｃの乾燥方法としては、上記のIPA乾燥のほかに、大気中における自然乾燥や、大気中でシリコン基板１を１５０℃程度に加熱する加熱乾燥もある。
【０１２４】
（２）第２実施形態
上記した第１実施形態とその変形例では、第２強誘電体膜２４ｃが吸収した大気中の不純物をアニール等によって除去するという思想に基づいている。
【０１２５】
これに対し、本実施形態は、大気に曝されても不純物を吸収し難くなるような処理を第２強誘電体膜２４ｃに対して行うという点で、第１実施形態と相違する。これ以外は第１実施形態と同様であり、FeRAMの基本構造も図１〜図７で説明した工程に従って形成され得る。
【０１２６】
図１３は、本実施形態に係る半導体装置の製造方法の主要工程のみを抽出したフローチャートであって、第１実施形態で説明したのと同じ工程には第１実施形態と同じ工程番号を付してある。
【０１２７】
これに示されるように、本実施形態では、工程S2において非晶質の第２強誘電体膜２４ｃを形成した後、該第２強誘電体膜２４ｃを大気に曝すことなしに、その第２強誘電体膜２４ｃをアニールする。
【０１２８】
このような第２強誘電体膜２４ｃの形成とアニールとの連続処理は、例えば、スパッタチャンバにおいて第２強誘電体膜２４ｃを形成した後、そのスパッタチャンバを引き続き使用し、該スパッタチャンバ内においてアニールすることで行うことができる。この場合、アニールの際にスパッタチャンバ内のPZTターゲットとステージとの間には電圧を印加しない。そして、ステージ温度を例えば３５０℃にし、チャンバ内の圧力を５．０×１０-6Pa程度の圧力にまで減圧し、この状態を６０秒間保持することにより、第２強誘電体膜２４ｃに対するアニールを非プラズマ雰囲気中で行うことができる。
【０１２９】
但し、このアニールの際の基板温度を第２強誘電体膜２４ｃの結晶化温度以上とすると、第１実施形態で説明したように、このアニールによって第２導電膜２５の形成前に第２強誘電体膜２４ｃが結晶化するので、第２強誘電体膜２４ｃの結晶粒界に入り込んだ第２導電膜２５によってリークパスが形成されてしまう。そのため、このアニールにおける基板温度は、第２強誘電体膜２４ｃの結晶化温度よりも低い温度に設定する必要がある。例えば、第２強誘電体膜２４ｃをPZTで構成する場合は、PZTの結晶化温度（４５０℃）よりも低い基板温度でこのアニールを行う必要がある。
【０１３０】
また、アニール雰囲気中に水素が含まれていると、水素によって第１、第２強誘電体膜２４ｂ、２４ｃが還元されてその強誘電体特性が劣化してしまうので、水素が排除された雰囲気中でこのアニールを行うのが好ましい。
【０１３１】
このようにしてアニールを行うと、非晶質の第２強誘電体膜２４ｃは、大気中の炭素等の不純物を吸収し難くなる。
【０１３２】
そのため、このアニールをしてから工程S4で第２導電膜２５を形成するまでの間に第２強誘電体膜２４ｃが大気に曝されても、大気中の不純物が原因で第２強誘電体膜２４ｃと第２導電膜２５との密着性が低下するのを防止できる。
【０１３３】
なお、第１実施形態において非プラズマ雰囲気で第２強誘電体膜２４ｃをアニールする場合は、アニール時の基板温度を１００〜３５０℃とすることで、第２強誘電体膜２４ｃに吸着している大気中の不純物を除去することができた。
【０１３４】
これに対し、本実施形態のような不純物の吸着防止の効果は、工程S3におけるアニール時の基板温度を、上記よりも高い２００〜４００℃とすることで得られ易くなる。
【０１３５】
また、本実施形態において、上記のように非晶質の第２強誘電体膜２４ｃをアニールする際、アニール雰囲気中に炭素が含まれていると、その炭素によって第２強誘電体膜２４ｃの表面がかえって汚染されてしまい、第２強誘電体膜２４ｃと第２導電膜２５との密着力が低下する恐れがある。よって、第１実施形態と同様に、本実施形態でも、二酸化炭素等の炭素源が排除された雰囲気内でアニールを行うのが好ましい。
【０１３６】
以下に、本発明の特徴を付記する。
【０１３７】
（付記１）  半導体基板の上方に絶縁膜を形成する工程と、
前記絶縁膜の上に第１導電膜を形成する工程と、
前記第１導電膜の上に、結晶化した第１強誘電体膜を形成する工程と、
前記第１強誘電体膜の上に、非晶質の第２強誘電体膜を形成する工程と、
前記第２強誘電体膜の結晶化温度よりも低い基板温度で前記第２強誘電体膜をアニールする工程と、
前記第２強誘電体膜の上に第２導電膜を形成する工程と、
前記第２導電膜を形成した後、前記第２強誘電体膜を結晶化させる工程と、
を有することを特徴とする半導体装置の製造方法。
【０１３８】
（付記２）  前記第２強誘電体膜を結晶化させる工程の後、前記第１、第２導電膜及び前記第１、第２強誘電体膜をパターニングして、下部電極、キャパシタ誘電体膜、及び上部電極を備えたキャパシタを形成する工程を更に有することを特徴とする付記１に記載の半導体装置の製造方法。
【０１３９】
（付記３）  前記アニールは、水素が排除された非プラズマ雰囲気中又はプラズマ雰囲気中で行われることを特徴とする付記１又は２に記載の半導体装置の製造方法。
【０１４０】
（付記４）  前記非プラズマ雰囲気は、Ar、N2、及びO2のいずれかの雰囲気、若しくは減圧雰囲気であることを特徴とする付記３に記載の半導体装置の製造方法。
【０１４１】
（付記５）  前記プラズマ雰囲気は、O2プラズマ雰囲気又はN2Oプラズマ雰囲気であることを特徴とする付記３に記載の半導体装置の製造方法。
【０１４２】
（付記６）  前記第２強誘電体膜を形成する工程と、前記アニールをする工程との間に、前記第２強誘電体膜が大気に曝されることを特徴とする付記１〜５のいずれかに記載の半導体装置の製造方法。
【０１４３】
（付記７）  前記アニールにおける前記基板温度を１００℃〜３５０℃の範囲に設定することを特徴とする付記６に記載の半導体装置の製造方法。
【０１４４】
（付記８）  前記アニールをした後、前記第２強誘電体膜を大気に曝すことなしに、前記第２導電膜を形成する工程に移ることを特徴とする付記１〜７に記載の半導体装置の製造方法。
【０１４５】
（付記９）  前記アニールにおける前記基板温度を１００〜２５０℃の範囲に設定することを特徴とする付記８に記載の半導体装置の製造方法。
【０１４６】
（付記１０）  前記第２強誘電体膜を形成した後、該第２強誘電体膜を大気に曝すことなしに、前記アニールする工程を実行することを特徴とする付記１〜５に記載の半導体装置の製造方法。
【０１４７】
（付記１１）  前記第２強誘電体膜をアニールする工程と、前記第２導電膜を形成する工程との間に、前記第２強誘電体膜が大気に曝されることを特徴とする付記１０に記載の半導体装置の製造方法。
【０１４８】
（付記１２）  前記第２強誘電体膜をアニールする工程は、水素が排除された減圧雰囲気中で行われることを特徴とする付記１１に記載の半導体装置の製造方法。
【０１４９】
（付記１３）  半導体基板の上方に絶縁膜を形成する工程と、
前記絶縁膜の上に第１導電膜を形成する工程と、
前記第１導電膜の上に、結晶化した第１強誘電体膜を形成する工程と、
前記第１強誘電体膜の上に、非晶質の第２強誘電体膜を形成する工程と、
前記第２強誘電体膜の表面を水洗する工程と、
前記水洗の後、前記第２強誘電体膜の上に第２導電膜を形成する工程と、
前記第２導電膜を形成した後、前記第２強誘電体膜を結晶化させる工程と、
を有することを特徴とする半導体装置の製造方法。
【図面の簡単な説明】
【０１５０】
【図１】図１（ａ）〜（ｃ）は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その１）である。
【図２】図２（ａ）、（ｂ）は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その２）である。
【図３】図３（ａ）、（ｂ）は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その３）である。
【図４】図４（ａ）、（ｂ）は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その４）である。
【図５】図５（ａ）、（ｂ）は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その５）である。
【図６】図６（ａ）、（ｂ）は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その６）である。
【図７】図７（ａ）、（ｂ）は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その７）である。
【図８】図８は、本発明の第１実施形態に係る半導体装置の製造方法のフローチャートである。
【図９】図９（ａ）、（ｂ）は、本発明の第１実施形態において、不良がどの程度減少するかを調査して得られたウエハマップである。
【図１０】図１０は、本発明の第１実施形態の第１変形例に係る半導体装置の製造方法について示すフローチャートである。
【図１１】図１１は、本発明の第１実施形態の第２変形例に係る半導体装置の製造方法について示すフローチャートである。
【図１２】図１２は、本発明の第１実施形態の第３変形例に係る半導体装置の製造方法について示すフローチャートである。
【図１３】図１３は、本発明の第２実施形態に係る半導体装置の製造方法のフローチャートである。
【符号の説明】
【０１５１】
１…シリコン基板、２…素子分離絶縁膜、３…pウェル、４…ゲート絶縁膜、５…ゲート電極、６ａ、６ｂ…第１、第２ソース／ドレインエクステンション、７…絶縁性サイドウォール、８ａ、８ｂ…第１、第２ソース／ドレイン領域、１０…酸化防止絶縁膜、１１…第１層間絶縁膜、１２…下部電極密着膜、２３…第１導電膜、２３ａ…下部電極、２４ａ…キャパシタ誘電体膜、２４ｂ…第１強誘電体膜、２４ｃ…第２強誘電体膜、２５…第２導電膜、２５ａ…上部電極、２６…導電性保護膜、３２…キャパシタ保護絶縁膜、４１…第２層間絶縁膜、４１ａ〜４１ｃ…第１〜第４ホール、５５…酸化防止絶縁膜、６１ａ、６１ｂ…第１、第２導電性プラグ、６２…金属配線、Q…キャパシタ、TR1、TR2…第１、第２MOSトランジスタ。
【図１】
2008277659.tif 000003
【図２】
2008277659.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2008277659.tif 000011
【図１０】
2008277659.tif 000012
【図１１】
2008277659.tif 000013
【図１２】
2008277659.tif 000014
【図１３】
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