(57)【要約】【課題】消費電流および回路規模の縮小が可能なアナログディジタル変換器を提供する。【解決手段】コンパレータ３３は比較結果ＶＣＯＭＰ１を比較期間ＴＣＯＭＰ１に生成すると共に比較結果ＶＣＯＭＰ２を比較期間ＴＣＯＭＰ２に生成する。切り替え回路１２３が、ゲインステージ１５とＡ／Ｄ変換回路１７との間に接続され、比較期間ＴＣＯＭＰ１には、ゲインステージ１５の一出力１５ｂは、切り替え回路１２３を介してコンパレータ３３の正入力３３ａに接続され、切り替え回路１２３を介してゲインステージ１５の第２の出力１５ｃは、コンパレータ３３の負入力３３ｂに接続される。比較期間ＴＣＯＭＰ２には、他出力１５ｂは、切り替え回路１２３を介してコンパレータ３３の正入力３３ａに接続されると共に、ゲインステージ１５の一出力１５ｂは、切り替え回路１２３を介してコンパレータ３３の負入力３３ｄに接続される。【選択図】図５
2008141396.tif 000002
【特許請求の範囲】
【請求項１】
アナログ入力に接続された入力と第１及び第２の出力とを有しており、標本化期間にアナログ信号を受けると共に変換期間に前記アナログ信号の変換を行うゲインステージと、
前記ゲインステージの前記第１及び第２の出力からの信号を受ける一対の入力と３値のディジタル値を有するディジタル信号を提供する出力とを有するＡ／Ｄ変換回路と、
前記Ａ／Ｄ変換回路からの前記ディジタル信号に応答して制御信号を生成する論理回路と、
前記制御信号に応じて前記ゲインステージに所定の電圧信号を提供するＤ／Ａ変換回路と、
前記ゲインステージと前記Ａ／Ｄ変換回路との間に接続された切り替え回路とを備え、
前記Ａ／Ｄ変換回路は、
前記ゲインステージの前記第１及び第２の出力からの信号を受けるための正入力および負入力並びに第１および第２の基準信号をそれぞれ受けるための第１および第２の基準入力を有しており、第１の比較結果を第１の比較期間に生成すると共に第２の比較結果を第２の比較期間に生成するコンパレータと、
前記コンパレータの出力に接続された入力と前記ディジタル信号を提供する第１および第２の出力とを有しており、前記第１および第２の比較結果を格納する格納回路とを含み、
前記切り替え回路は、前記ゲインステージの前記第１及び第２の出力と前記コンパレータの前記正入力および負入力との間に接続されており、前記ゲインステージの前記第１の出力及び前記第２の出力をそれぞれ前記コンパレータの前記正入力および前記負入力に前記第１の比較結果を生成するために接続すると共に、前記ゲインステージの前記第２の出力及び前記第１の出力をそれぞれ前記コンパレータの前記正入力および前記負入力に前記第２の比較結果を生成するために接続する、ことを特徴とするアナログディジタル変換器。
【請求項２】
アナログ入力に接続された入力と第１及び第２の出力とを有しており、標本化期間にアナログ信号を受けると共に変換期間に前記アナログ信号の変換を行うゲインステージと、
前記ゲインステージの前記第１及び第２の出力からの信号を受ける一対の入力と３値のディジタル値を有するディジタル信号を提供する出力とを有するＡ／Ｄ変換回路と、
前記Ａ／Ｄ変換回路からの前記ディジタル信号に応答して制御信号を生成する論理回路と、
前記制御信号に応じて前記ゲインステージに所定の電圧信号を提供するＤ／Ａ変換回路とを備え、
前記Ａ／Ｄ変換回路は、
前記ゲインステージの前記第１及び第２の出力からの信号を受けるための正入力および負入力並びに第１および第２の基準入力を有しており、第１の比較結果を第１の比較期間に生成すると共に第２の比較結果を第２の比較期間に生成するコンパレータと、
第１および第２の基準信号を切り替えて前記第１および第２の基準入力に提供するための切り替え回路と、
前記コンパレータの出力に接続された入力と前記ディジタル信号を提供する第１および第２の出力とを有しており、前記第１および第２の比較結果を格納する格納回路とを含み、
前記切り替え回路は、前記第１および第２の基準信号を受けるための入力と切り替えた信号を提供する出力とを有すると共に前記第１および第２の基準信号の信号源と前記第１および第２の基準入力との間に接続されており、
前記切り替え回路は、前記第１および第２の基準信号を前記コンパレータの前記第１および第２の基準入力に前記第１の比較結果を生成するために提供すると共に、前記第１および第２の基準信号を前記コンパレータの前記第２および第１の基準入力に前記第２の比較結果を生成するために提供する、ことを特徴とするアナログディジタル変換器。
【請求項３】
前記コンパレータは、一対の入力と差動出力とを有する差動回路と、前記差動回路の前記一対の入力の一方に接続された一端と他端とを有する第１のカップリングキャパシタと、前記差動回路の前記一対の入力の他方に接続された一端と他端とを有する第２のカップリングキャパシタと、前記第１のカップリングキャパシタの前記他端と前記第１の基準入力との間に接続された第１のスイッチと、前記第２のカップリングキャパシタの前記他端と前記第２の基準入力との間に接続された第２のスイッチとを含む、ことを特徴とする請求項１に記載されたアナログディジタル変換器。
【請求項４】
前記コンパレータは、一対の入力と差動出力とを有する差動回路と、前記差動回路の前記一対の入力の一方に接続された一端と他端とを有する第１のカップリングキャパシタと、前記差動回路の前記一対の入力の他方に接続された一端と他端とを有する第２のカップリングキャパシタと、前記第１のカップリングキャパシタの前記他端と前記正入力との間に接続された第３のスイッチと、前記第２のカップリングキャパシタの前記他端と前記負入力との間に接続された第４のスイッチとを更に含む、ことを特徴とする請求項２に記載されたアナログディジタル変換器。
【請求項５】
前記コンパレータは、前記差動回路の前記差動出力からそれぞれの信号を受けるラッチ回路を含み、前記ラッチ回路の出力は前記格納回路の前記入力に接続されている、ことを特徴とする請求項３〜４のいずれか一項に記載されたアナログディジタル変換器。
【請求項６】
前記ゲインステージは、非反転出力および反転出力と反転入力とを有する演算増幅回路と、Ａ／Ｄ変換のための信号を前記標本化期間に受ける入力に接続されると共に前記変換期間に前記演算増幅回路の前記反転入力に接続されるキャパシタと、前記変換期間に前記演算増幅回路の前記反転入力と前記非反転出力との間に接続される別のキャパシタとを含む、ことを特徴とする請求項１〜５のいずれか一項に記載されたアナログディジタル変換器。
【請求項７】
イメージセンシング半導体デバイスであって、
複数の行および複数の列に配置された複数のセンシング素子を含むアレイを備え、前記アレイは、前記列内の前記センシング素子に接続された列線を含み、
請求項１〜６のいずれか一項に記載されており、前記列線上の信号をそれぞれ処理するための複数のアナログディジタル変換器を備え、
前記アナログディジタル変換器は、それぞれ、前記列線に接続されている、ことを特徴とするイメージセンシング半導体デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログディジタル変換器およびイメージセンシング半導体デバイスに関する。
【背景技術】
【０００２】
特許文献１には、８ビット積分型Ａ/Ｄ変換器要素が記載されており、積分型Ａ／Ｄ変換器要素は、ランプ信号発生器、比較器およびレジスタを用いる。積分型Ａ／Ｄ変換器要素はカラム線に接続されている。非特許文献１および非特許文献２には、特許文献１の積分型Ａ／Ｄ変換器要素と同様な技術が記載されている。また、非特許文献３には、キャパシタを用いた逐次比較型Ａ／Ｄ変換器が記載されており、この逐次比較型Ａ／Ｄ変換器はカラム線に接続されている。また、非特許文４には、２つの巡回型Ａ／Ｄ変換器要素を含むＡ／Ｄ変換器が記載されている。このＡ／Ｄ変換器はカラム線に接続されており、巡回型Ａ／Ｄ変換器要素は２個のアンプを含んでいる。
【特許文献１】特開昭６２−１５４９８１号明細書
【非特許文献１】A. Simoni, A. Sartori, M. Gottaidi, A. Zorat, “ A digital vision sensor,”Sensors and Actuators,A46-47, pp. 439-443, 1995.
【非特許文献２】T. Sugiki, S. Ohsawa, H. Miura, M. Sasaki, N. Nakamura, I. Inoue, M.Hoshino, Y. Tomizawa, T. Arakawa, "A 60mW 10b CMOS image sensor withcolumn-to-column FPN reduction," Dig. Tech. Papers, Int. Solid-StateCircuits Conf.,"pp.108-109,2000.
【非特許文献３】B. Mansoorian, H.Y. Yee, S. Huang, E. Fossum," A 250mW 60frames/s 1280x 720 pixel 9b CMOSdigital image sensor," Dig. Tech. Papers, Int. Solid-State CircuitsConf.,"pp.312-313,1999.
【非特許文献４】S. Decker, R. D. McGrath, K. Bremer, C. G. Sodini,"A 256 x 256CMOS imaging array with wide dynamic range pixels and column-parallel digitaloutput, “ IEEEJ. Solid-State Circuits, vol. 33, no. 12, Dec. 1998.
【発明の開示】
【発明が解決しようとする課題】
【０００３】
特許文献１、非特許文献１および非特許文献２に記載された積分型Ａ／Ｄ変換器は、変換時間が長く、特に分解能をあげようとすると指数関数的に変換時間が長くなるので、そのままではこれ以上の分解能の実現は容易ではない。非特許文献３に記載されるような逐次比較型Ａ／Ｄ変換器の実際の精度は、８ビット程度にとどまっている。非特許文献４の巡回型Ａ／Ｄ変換器要素は２個のアンプを用いるので、回路規模が大きくなる。
【０００４】
巡回型Ａ／Ｄ変換器の分解能を上げようとするとき、積分型Ａ／Ｄ変換器のように変換時間が指数関数的に増加することはない。また、巡回型Ａ／Ｄ変換器の変換精度は、逐次比較型Ａ／Ｄ変換器ほど限界値に至っていない。しかしながら、非特許文献４の巡回型Ａ／Ｄ変換器要素では、回路規模の縮小が望まれている。また、２個のアンプで消費されるパワーの低減も望まれている。
【０００５】
本発明は、このような事情を鑑みてなされたものであり、消費電流および回路規模の縮小が可能なアナログディジタル変換器を提供することを目的としており、またこのＡ／Ｄ変換器を用いるイメージセンシング半導体デバイスを提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一側面に係るアナログディジタル変換器は、（ａ）アナログ入力に接続された入力と第１及び第２の出力とを有しており、標本化期間にアナログ信号を受けると共に前記標本化期間の後の変換期間に前記アナログ信号の変換を行うゲインステージと、（ｂ）前記ゲインステージの前記第１及び第２の出力からの信号を受ける一対の入力と３値のディジタル値を有するディジタル信号を提供する出力とを有するＡ／Ｄ変換回路と、（ｃ）前記Ａ／Ｄ変換回路からの前記ディジタル信号に応答して制御信号を生成する論理回路と、（ｄ）前記制御信号に応じて前記ゲインステージに所定の電圧信号を提供するＤ／Ａ変換回路と、（ｅ）前記ゲインステージと前記Ａ／Ｄ変換回路との間に接続された切り替え回路とを備える。前記Ａ／Ｄ変換回路は、前記ゲインステージの前記第１及び第２の出力からの信号を受けるための正入力および負入力並びに第１および第２の基準信号をそれぞれ受けるための第１および第２の基準入力を有しており、第１の比較結果を第１の比較期間に生成すると共に第２の比較結果を第２の比較期間に生成するコンパレータと、前記コンパレータの出力に接続された入力と前記ディジタル信号を提供する第１および第２の出力とを有しており、前記第１および第２の比較結果を格納する格納回路とを含む。前記切り替え回路は、前記ゲインステージの前記第１及び第２の出力と前記コンパレータの前記正入力および負入力との間に接続されており、前記ゲインステージの前記第１の出力及び前記第２の出力をそれぞれ前記コンパレータの前記正入力および前記負入力に前記第１の比較結果を生成するために接続すると共に、前記ゲインステージの前記第２の出力及び前記第１の出力をそれぞれ前記コンパレータの前記正入力および前記負入力に前記第２の比較結果を生成するために接続する。
【０００７】
このアナログディジタル変換器によれば、コンパレータは、第１の比較結果を第１の比較期間に生成すると共に第２の比較結果を第２の比較期間に生成する。このコンパレータをこのように動作させるために、切り替え回路が、ゲインステージとＡ／Ｄ変換回路との間に接続されている。この切り替え回路は、第１の比較期間に、ゲインステージの第１の出力及び第２の出力をそれぞれコンパレータの正入力および負入力に接続する。また、切り替え回路は、第２の比較期間に、ゲインステージの第２の出力及び第１の出力をそれぞれコンパレータの正入力および負入力に接続する。このように、コンパレータへの入力信号の極性を切り替え回路を用いて反転することによって、単一のコンパレータを時分割で使用できる。この結果、Ａ／Ｄ変換回路に２個のコンパレータを用いるアナログディジタル変換器に比べて、本発明に係るアナログディジタル変換器の消費電力が低減され、また半導体デバイスに占める面積も縮小される。
【０００８】
本発明に係るアナログディジタル変換器では、前記コンパレータは、一対の入力と差動出力とを有する差動回路と、前記差動回路の前記一対の入力の一方に接続された一端と他端とを有する第１のカップリングキャパシタと、前記差動回路の前記一対の入力の他方に接続された一端と他端とを有する第２のカップリングキャパシタと、前記第１のカップリングキャパシタの前記他端と前記第１の基準入力との間に接続された第１のスイッチと、前記第２のカップリングキャパシタの前記他端と前記第２の基準入力との間に接続された第２のスイッチとを含むことが好ましい。
【０００９】
このアナログディジタル変換器によれば、正入力および負入力からの信号を切り替え回路を介してそれぞれのキャパシタに受けると共に、第１および第２の基準入力からの２つの参照信号を第１および第２のスイッチを介して受けるので、キャパシタ上の電荷を用いて正入力および負入力からの信号と２つの参照信号との差分信号を生成できる。この比較結果を差動回路を用いて増幅する。
【００１０】
必要な場合には、前記コンパレータは、前記第１のカップリングキャパシタの前記他端と前記正入力との間に接続された第３のスイッチと、前記第２のカップリングキャパシタの前記他端と前記負入力との間に接続された第４のスイッチとを更に含むことができる。このアナログディジタル変換器によれば、正入力および負入力からの信号を第３および第４のスイッチを介してそれぞれのキャパシタに受けるので、切り替え回路内のスイッチのためのクロックと独立して第３および第４のスイッチのためのクロックを設定できる。
【００１１】
本発明のアナログディジタル変換器は、（ａ）アナログ入力に接続された入力と第１及び第２の出力とを有しており、標本化期間にアナログ信号を受けると共に前記標本化期間の後の変換期間に前記アナログ信号の変換を行うゲインステージと、（ｂ）前記ゲインステージの前記第１及び第２の出力からの信号を受ける一対の入力と３値のディジタル値を有するディジタル信号を提供する出力とを有するＡ／Ｄ変換回路と、（ｃ）前記Ａ／Ｄ変換回路からの前記ディジタル信号に応答して制御信号を生成する論理回路と、（ｄ）前記制御信号に応じて前記ゲインステージに所定の電圧信号を提供するＤ／Ａ変換回路とを備える。前記Ａ／Ｄ変換回路は、前記ゲインステージの前記第１及び第２の出力からの信号を受けるための正入力および負入力並びに第１および第２の基準入力を有しており、第１の比較結果を第１の比較期間に生成すると共に第２の比較結果を第２の比較期間に生成するコンパレータと、第１および第２の基準信号を切り替えて前記第１および第２の基準入力に提供するための切り替え回路と、前記コンパレータの出力に接続された入力と前記ディジタル信号を提供する第１および第２の出力とを有しており、前記第１および第２の比較結果を格納する格納回路とを含む。前記切り替え回路は、前記第１および第２の基準信号を受けるための入力と切り替えた信号を提供する出力とを有すると共に前記第１および第２の基準信号の信号源と前記第１および第２の基準入力との間に接続されている。前記切り替え回路は、前記第１および第２の基準信号を前記コンパレータの前記第１および第２の基準入力に前記第１の比較結果を生成するために提供すると共に、前記第１および第２の基準信号を前記コンパレータの前記第２および第１の基準入力に前記第２の比較結果を生成するために提供する。
【００１２】
このアナログディジタル変換器によれば、コンパレータは、第１の比較結果を第１の比較期間に生成すると共に第２の比較結果を第２の比較期間に生成する。このような動作のために、コンパレータは、第１および第２の基準信号の信号源と第１および第２の基準入力との間に接続された切り替え回路を含む。この切り替え回路は、第１および第２の比較期間に対応して第１および第２の基準信号を切り替えて、コンパレータの第１および第２の基準入力にこれらの参照信号を提供する。このように、切り替え回路を用いてコンパレータへの参照信号を入れ替えることによって、単一のコンパレータを時分割で使用できる。この結果、Ａ／Ｄ変換回路に２個のコンパレータを用いるアナログディジタル変換器に比べて、本発明に係るアナログディジタル変換器の消費電力が低減され、また半導体デバイスに占める面積も縮小される。また、ゲインステージからの信号ラインに入力切り替えのためのスイッチが不要になる。
【００１３】
本発明に係るアナログディジタル変換器では、前記コンパレータは、一対の入力と差動出力とを有する差動回路と、前記差動回路の前記一対の入力の一方に接続された一端と他端とを有する第１のカップリングキャパシタと、前記差動回路の前記一対の入力の他方に接続された一端と他端とを有する第２のカップリングキャパシタと、前記第１のカップリングキャパシタの前記他端と前記正入力との間に接続された第３のスイッチと、前記第２のカップリングキャパシタの前記他端と前記負入力との間に接続された第４のスイッチとを含むことが好ましい。
【００１４】
このアナログディジタル変換器によれば、正入力および負入力からの信号を第３および第４のスイッチを介してそれぞれのキャパシタに受ける。キャパシタ上の電荷を用いて正入力および負入力からの信号と２つの参照信号との差分信号を生成できる。この比較結果を差動回路を用いて増幅することができる。
【００１５】
必要な場合には、前記コンパレータは、前記第１のカップリングキャパシタの前記他端と前記第１の基準入力との間に接続された第１のスイッチと、前記第２のカップリングキャパシタの前記他端と前記第２の基準入力との間に接続された第２のスイッチとを更に含むことができる。このアナログディジタル変換器によれば、第１および第２の参照信号を切り替え回路を介してそれぞれのキャパシタに受けると共に、正入力および負入力からの信号を第１および第２のスイッチを介して受けるので、切り替え回路内のスイッチのためのクロックと独立して第１および第２のスイッチのためのクロックを設定できる。
【００１６】
本発明に係るアナログディジタル変換器では、前記コンパレータは、前記差動回路の前記差動出力からそれぞれの信号を受けるラッチ回路を含み、前記ラッチ回路の出力は前記格納回路の前記入力に接続されている。
【００１７】
このアナログディジタル変換器によれば、ラッチ回路は、比較結果を示すディジタル信号を受けることができ、また格納回路は、時分割で提供される比較結果を保存する。
【００１８】
本発明に係るアナログディジタル変換器では、前記ゲインステージは、非反転出力および反転出力と反転入力とを有する演算増幅回路と、Ａ／Ｄ変換のための信号を前記標本化期間に受ける入力に接続されると共に前記変換期間に前記演算増幅回路の前記反転入力に接続されるキャパシタと、前記変換期間に前記演算増幅回路の前記反転入力と前記非反転出力との間に接続される別のキャパシタとを含む。このアナログディジタル変換器によれば、簡素な構成のＡ／Ｄ変換ステージが提供される。
【００１９】
本発明の別の側面に係るイメージセンシング半導体デバイスは、（ａ）複数の行および複数の列に配置された複数のセンシング素子を含むアレイを備え、前記アレイは、前記列内の前記センシング素子に接続された列線を含み、上記に記載されたいずれかであり、前記列線上の信号をそれぞれ処理するための複数のアナログディジタル変換器を備え、前記アナログディジタル変換器は、それぞれ、前記列線に接続されている。
【００２０】
このイメージセンシング半導体デバイスによれば、占有面積および消費電力が低減される。
【００２１】
本発明の上記の目的および他の目的、特徴、並びに利点は、添付図面を参照して進められる本発明の好適な実施の形態の以下の詳細な記述から、より容易に明らかになる。
【発明の効果】
【００２２】
以上説明したように、本発明によれば、消費電流および回路規模の縮小が可能なアナログディジタル変換器が提供される。また、本発明によれば、このＡ／Ｄ変換器を用いるイメージセンシング半導体デバイスが提供される。
【発明を実施するための最良の形態】
【００２３】
本発明の知見は、例示として示された添付図面を参照して以下の詳細な記述を考慮することによって容易に理解できる。引き続いて、添付図面を参照しながら、本発明のアナログディジタル変換器およびイメージセンシング半導体デバイスに係る実施の形態を説明する。可能な場合には、同一の部分には同一の符号を付する。
【００２４】
（第１の実施の形態）
図１は、巡回型Ａ／Ｄ変換器を適用する例としてイメージセンサを示す図面である。図２および図３は、巡回型Ａ／Ｄ変換器を示す図面である。図４（ａ）は、単一のコンパレータを時分割で用いるＡ／Ｄ変換回路のためのタイミングチャートを示す図面である。図４（ｂ）は、巡回型Ａ／Ｄ変換器のゲインステージおよびＤ／Ａ変換回路等のためのタイミングチャートを示す図面である。
【００２５】
図１を参照すると、ＣＭＯＳイメージセンサ１では、セルアレイ２の行に垂直シフトレジスタ３が接続されており、セルアレイ２の列にはＡ／Ｄ変換器アレイ４が接続されている。Ａ／Ｄ変換器アレイ４は、アレイ状に配列された複数のＡ／Ｄ変換器を含む。各Ａ／Ｄ変換器としてＡ／Ｄ変換器１１を使用できる。Ａ／Ｄ変換器１１は、ＣＭＯＳイメージセンサ１において用いられる。ＣＭＯＳイメージセンサ１では、セルアレイ２はＣＭＯＳイメージセンサ画素２ａが行方向および列方向に配列されている。図１には、ＣＭＯＳイメージセンサ画素２ａの一例が示されている。画素２ａは、リセット状態における第１の信号Ｓ１と光誘起信号出力における第２の信号Ｓ２とを生成する。Ａ／Ｄ変換器１１の入力１３が画素２ａに接続されている。Ａ／Ｄ変換器アレイ４には、データレジスタ５が接続されており、画素２ａからの信号に対応するＡ／Ｄ変換値がデータレジスタ５に格納される。データレジスタ５は、水平シフトレジスタ６からの信号に応答して、ディジタル信号を冗長表現−非冗長表現変換回路７へ提供する。冗長表現−非冗長表現変換回路７は、画素２ａからの信号に対応したＮビットのディジタルコードを生成する。
【００２６】
画素２ａは、フォトダイオードＤＦが、イメージに関連する一画素分の光（Ｏｐｔｉｃａｌ  Ｓｉｇｎａｌ）を受ける。選択トランジスタＭＳのゲートは、行方向に伸びる行選択線Ｓに接続されている。リセットトランジスタＭＲのゲートはリセット線Ｒに接続されている。転送トランジスタＭＴのゲートは、行方向に伸びる転送選択線に接続されている。フォトダイオードＤＦの一端は転送トランジスタＭＴを介して浮遊拡散層ＦＤに接続されている。浮遊拡散層ＦＤは、リセットトランジスタＭＲを介してリセット電位線Ｒｅｓｅｔに接続されると共に、トランジスタＭＡのゲートに接続されている。トランジスタＭＡの一電流端子（例えばドレイン）は、選択トランジスタＭＳを介して列線８に接続されている。トランジスタＭＡは、浮遊拡散層ＦＤの電荷量に応じて電位を選択トランジスタＭＳを介して列線に提供する。
【００２７】
この構造の画素において、ノイズキャンセル動作は、以下のように行われる。まず、リセット制御信号ＲをリセットトランジスタＭＲに提供し、浮遊拡散層ＦＤをリセットする。増幅トランジスタＭＡを介して、このリセットレベルを読み出す。画素２ａは、浮遊拡散層ＦＤがリセット状態にあるとき第１の信号Ｓ１を生成する。次いで、電荷転送制御信号ＴＸを転送トランジスタＭＴに供給し、フォトダイオードＤＦから光誘起信号電荷を浮遊拡散層ＦＤに転送する。この後、トランジスタＭＡを介して、この信号レベルを読み出す。画素２ａの浮遊拡散層ＦＤが光誘起電荷の蓄積状態にあるとき第２の信号Ｓ２を生成する。このリセットレベルと信号レベルの差は、図２に示されるような巡回型Ａ／Ｄ変換器を用いて求められる。これによって、画素２ａのトランジスタの特性ばらつきによる固定パターンノイズと、浮遊拡散層をリセットしたときに発生するリセットノイズといったノイズがキャンセルされる。
【００２８】
図２および図３を参照すと、巡回型Ａ／Ｄ変換器１１は、ゲインステージ１５と、Ａ／Ｄ変換回路１７と、論理回路１９と、Ｄ／Ａ変換回路２１と、切り替え回路１２３とを備える。巡回型アナログディジタル変換器１１のアナログ入力１３、アナログ信号を受けるために設けられている。ゲインステージ１５は、アナログ入力１３に接続された入力１５ａと、第１及び第２の出力１５ｂとを有しており、標本化期間ＴＳ中にアナログ信号を受けると共に、変換期間ＴＣ中に受けたアナログ信号を変換する。Ａ／Ｄ変換回路１７は、一対の入力１７ａ、１７ｂと、出力１７ｃ、１７ｄとを有する。一対の入力１７ａ、１７ｂは、それぞれ、ゲインステージ１５の第１及び第２の出力１５ｂからの信号ＶｏＰ、ＶｏＭを受ける。出力１７ｃ、１７ｄは、それぞれ、ゲインステージ１５の出力１５ｂからの信号に応じたディジタル信号ＳＤＩＧを提供し、このディジタル信号ＳＤＩＧは、例えば３値のディジタル値（Ｄ０、＿Ｄ１）を有する（”＿Ｄ１”は、”Ｄ１”の反転信号を示す）。論理回路１９は、Ａ／Ｄ変換回路１７からのディジタル信号ＳＤＩＧに応答して制御信号ＳＣＯＮＴを生成する。Ｄ／Ａ変換回路２１は、制御信号ＳＣＯＮＴに応じてゲインステージ１５に電圧信号ＶＲＥＦＮまたはＶＲＥＦＰという電圧信号ＶＤＡＣを提供する。アナログディジタル変換器１７の一例では、切り替え回路１２３は、ゲインステージ１５とＡ／Ｄ変換回路１７との間に接続されている。
【００２９】
Ａ／Ｄ変換回路１７は、コンパレータ１３１および格納回路１３３を有する。コンパレータ１３１は、ゲインステージ１５の第１及び第２の出力１５ｂ、１５ｃからの信号ＶｏＰ、ＶｏＭを受けるための正入力１３１ａおよび負入力１３１ｂ並びに第１および第２の基準信号（ＶＲＥＦ１、ＶＲＥＦ２、例えば＋Ｖｒｅｆ／４、−Ｖｒｅｆ／４）をそれぞれ受けるための第１および第２の基準入力１３１ｃ、１３１ｄを有する。図４（ａ）に示されるように、コンパレータ１３１は、第１の比較結果ＶＣＯＭＰ１を第１の比較期間ＴＣＯＭＰ１に生成すると共に第２の比較結果ＶＣＯＭＰ２を第２の比較期間ＴＣＯＭＰ２に生成する。格納回路１３３は、コンパレータ１３１の出力１３１ｅに接続された入力３３ａとディジタル信号ＶＤＩＧを提供する第１および第２の出力３３ｂ、３３ｃとを有しており、また第１および第２の比較結果ＶＣＯＭＰ１、ＶＣＯＭＰ２を格納する。切り替え回路１２３は、ゲインステージ１５の第１及び第２の出力１５ｂ、１５ｃとコンパレータ１７の正入力１７ａおよび負入力１７ｂとの間に接続されている。切り替え回路１２３は、ゲインステージ１５の第１の出力１５ｂ及び第２の出力１５ｃをそれぞれコンパレータ１３１の正入力１３１ａおよび負入力１３１ｂに第１の比較期間ＴＣＯＭＰ１に接続すると共に、ゲインステージ１５の第２の出力１５ｃ及び第１の出力１５ｂをそれぞれコンパレータ１３１の正入力１３１ａ及び負入力１３１ｂに第２の比較期間ＴＣＯＭＰ２に接続する。
【００３０】
このＡ／Ｄ変換器１１によれば、コンパレータ１３１は、第１の比較結果ＶＣＯＭＰ１を第１の比較期間ＴＣＯＭＰ１に生成すると共に第２の比較結果ＶＣＯＭＰ２を第２の比較期間ＴＣＯＭＰ２に生成する。このコンパレータ１３１をこのように動作させるために、切り替え回路１２３が、ゲインステージ１５とＡ／Ｄ変換回路１７との間に接続されている。第１の比較期間ＴＣＯＭＰ１には、ゲインステージ１５における第１および第２の出力１５ｂは、それぞれ、切り替え回路１２３を介してコンパレータ１３１の正入力１３１ａおよび負入力１３１ｂに接続される。また、第２の比較期間ＴＣＯＭＰ２には、ゲインステージ１５の第２の出力１５ｃは、切り替え回路１２３を介してコンパレータ１３１の正入力１３１ａに接続されると共に、ゲインステージ１５の第１の出力１５ｂは、切り替え回路１２３を介してコンパレータ１３１の負入力１３１ｄに接続される。
【００３１】
このように、切り替え回路１２３を用いて、コンパレータ１３１への入力信号の極性を反転して、単一のコンパレータ１３１を時分割で用いることができる。この結果、Ａ／Ｄ変換回路１７に２個のコンパレータを用いるアナログディジタル変換器に比べて、本実施例に係るアナログディジタル変換器１１の消費電力が低減され、また半導体デバイスに占める面積も縮小される。
【００３２】
Ａ／Ｄ変換回路１７は、入力アナログ信号を所定のそれぞれの基準信号ＶＲＥＦ１、ＶＲＥＦ２と比較すると共に、比較結果信号Ｄ０、Ｄ１を提供する。基準信号ＶＲＥＦ１は、例えば−Ｖｒｅｆ／４であることができ、また基準信号ＶＲＥＦ２は、例えば＋Ｖｒｅｆ／４であることができる。
入力アナログ信号Ｖｉの範囲    ディジタル信号
（１）−Ｖｒｅｆ／４＞Ｖｉ、          −１（Ｄ１＝０、Ｄ０＝０）
（２）Ｖｒｅｆ／４≧  Ｖｉ  ≧−Ｖｒｅｆ／４、０（Ｄ１＝０、Ｄ０＝１）
（３）Ｖｉ＞＋Ｖｒｅｆ／４、          ＋１（Ｄ１＝１、Ｄ０＝１）
となる。Ａ／Ｄ変換回路が入力アナログ信号を所定の２つの基準信号と比較することによって３値の冗長ディジタル信号を生成することができる。この変換回路によれば、入力アナログ信号を所定の２つの基準信号と比較するので、３値のディジタル信号が得られる。
【００３３】
再び、図２を参照しながら、Ａ／Ｄ変換回路１７および切り替え回路１２３を説明する。切り替え回路１２３は、例えば４個のスイッチ１４３ａ、１４３ｂ、１４３ｃ、１４３ｄを含むように構成される。スイッチ１４３ａは、クロック＿φｃ（クロックφｃの反転信号）に応答して動作し、入力１２３ａと出力１２３ｄとの間に接続されている。スイッチ１４３ｂは、クロックφｃに応答して動作し、入力１２３ａと出力１２３ｃとの間に接続されている。スイッチ１４３ｃは、クロックφｃに応答して動作し、入力１２３ｂと出力１２３ｄとの間に接続されている。スイッチ１４３ｄは、クロック＿φｃに応答して動作し、入力１２３ｂと出力１２３ｃとの間に接続されている。
【００３４】
このような切換えにより、コンパレータ１３１の正入力１３１ａは、第１の比較期間ＴＣＯＭＰ１に演算増幅回路２３の非反転出力２３ｃに一方の出力１５ｂを介して接続され、またコンパレータ１３１の負入力１３１ｂは、第１の比較期間ＴＣＯＭＰ１に演算増幅回路２３の反転出力２３ｄに他方の出力１５ｂを介して接続される。この接続中に、コンパレータ１３１は第１の比較結果ＶＣＯＭＰ１（例えば、図２に示された“Ｄ０”）を生成する。また、コンパレータ１３１の負入力１３１ｂは、第２の比較期間ＴＣＯＭＰ２に演算増幅回路２３の非反転出力２３ｃに一方の出力１５ｂを介して接続され、またコンパレータ１３１の正入力１３１ａは、第２の比較期間ＴＣＯＭＰ２に演算増幅回路２３の反転出力２３ｄに他方の出力１５ｂを介して接続される。この接続中に、コンパレータ１３１は第２の比較結果ＶＣＯＭＰ２（例えば、図２に示された“Ｄ１”）を生成する。
【００３５】
故に、図５（ａ）および図５（ｂ）に示されるように、演算増幅回路２３の非反転出力２３ｃおよび反転出力２３ｄからの信号が、反対極性に切り換えられて、全差動構成の単一のコンパレータに提供される。したがって、単一のコンパレータを用いてＡ／Ｄ変換回路を構成するという目的のために、コンパレータの回路構成およびコンパレータの動作を複雑にする必要がない。
【００３６】
図２を再び参照すと、２つの比較結果ＶＣＯＭＰ１、ＶＣＯＭＰ２は、格納回路１３３に提供される。格納回路１３３は、コンパレータ１３１の出力１３１ｅに接続されクロックφｃに応答して動作するＤ型フリップフロップ回路１４５ａ、これに接続されておりクロック＿φｃに応答して動作するＤ型フリップフロップ回路１４５ｂ、コンパレータ１３１の出力１３１ｅに接続されたＮＯＴ回路１４５ｃ、およびＮＯＴ回路１４５ｃからの信号を受けクロック＿φｃに応答して動作するＤ型フリップフロップ回路１４５ｄを含む。
【００３７】
以上説明したように、本実施の形態に係るアナログディジタル変換器によれば、入力信号をコンパレータへ与えると共に、この後に極性を反転した入力信号のコンパレータへ与えて、それぞれ信号を参照電圧Ｖｒｅｆ／４、−Ｖｒｅｆ／４と比較する。上記（１）〜（３）の値に対応するように、ＮＯＴ回路を用いる。第１の比較結果を示す値Ｄ０は、２段のＤ型フリップフロップ回路１４５ａ、４５ｂに記憶され、また第２の比較結果を示す値Ｄ１は、Ｄ型フリップフロップ回路１４５ｄに記憶される。これらのフリップフロップ回路により所望のクロックに同期してディジタル値が提供される。
【００３８】
また、Ａ／Ｄ変換器の別の例では、切り替え回路１２３は、Ａ／Ｄ変換回路１７において用いることができる。Ａ／Ｄ変換回路１７は、コンパレータ１３１および格納回路１３３に加えて、第１および第２の基準信号の信号源と第１および第２の基準入力との間に接続された切り替え回路１２３を含む。コンパレータ１３１は、ゲインステージ１５の第１及び第２の出力１５ｂ、１５ｃからの信号ＶｏＰ、ＶｏＭを受けるための正入力１３１ａおよび負入力１３１ｂ並びに、第１および第２の基準信号（ＶＲＥＦ１、ＶＲＥＦ２、例えば＋Ｖｒｅｆ／４、−Ｖｒｅｆ／４）を切り替え回路１２３を介して受けるための第１および第２の基準入力１３１ｃ、１３１ｄを有する。切り替え回路１２３は、第１および第２の比較期間ＴＣＯＭＰ１、ＴＣＯＭＰ２に対応して第１および第２の基準信号を切り替えて、コンパレータ１３１の第１および第２の基準入力１３１ｃ、１３１ｄにこれらの参照信号を提供する。このように、切り替え回路１２３を用いてコンパレータ１３１への参照信号を入れ替えることによって、単一のコンパレータを時分割で使用できると共に、ゲインステージからの信号ラインに入力切り替えのためのスイッチが不要になる。また、Ａ／Ｄ変換回路に２個のコンパレータを用いるアナログディジタル変換器に比べて、本実施の形態に係るアナログディジタル変換器の消費電力が低減され、半導体デバイスに占める面積も縮小される。
【００３９】
このアナログディジタル変換器によれば、コンパレータ１３１は、第１の比較結果ＶＣＯＭＰ１を第１の比較期間ＴＣＯＭＰ１に生成すると共に第２の比較結果ＶＣＯＭＰ２を第２の比較期間ＴＣＯＭＰ２に生成できる。２つの比較結果ＶＣＯＭＰ１、ＶＣＯＭＰ２は、格納回路１３３に提供される。
【００４０】
図２および図３を再び参照すと、ゲインステージ１５は、イメージセンサ１からの信号Ｓ１、Ｓ２を受ける入力１５ａと、出力１５ｂと、演算増幅回路２３とを有する。演算増幅回路２３は、第１および第２の入力（反転入力、非反転入力）２３ａ、２３ｂ並びに第１および第２の出力（非反転出力、反転出力）２３ｃ、２３ｄを有する。ゲインステージ１５は以下のように動作する。第１の期間Ｔ１には、第１の信号Ｓ１を標本化する。第２の期間Ｔ２には、第１の信号Ｓ１の標本化とは逆極性となるように第２の信号Ｓ２を標本化する。第３の期間Ｔ３には、演算増幅回路２３の第１および第２の出力２３ｃ、２３ｄに演算値を生成する。第４の期間Ｔ４には、演算増幅回路２３の第１および第２の出力２３ｃ、２３ｄに生成された演算値を次の演算のために標本化する。
【００４１】
ゲインステージ１５は、第１のキャパシタ２５と、第２のキャパシタ２７と、第３のキャパシタ３１と、第４のキャパシタ３３とを含む。第１のキャパシタ２５は、第１の期間Ｔ１に第１の信号Ｓ１を受ける。第１のキャパシタ２５の他端２５ｂには、第１の信号Ｓ１に対応した電荷が蓄積される。第２のキャパシタ２７は、第２の期間Ｔ２に第２の信号Ｓ２を受ける。第２のキャパシタ２７の他端２７ｂには、第２の信号Ｓ２に対応した電荷が蓄積される。また、第３のキャパシタ３１は、第１の期間Ｔ１に第１の信号Ｓ１を受ける。第３のキャパシタ３１の一端３１ａには、第１の信号Ｓ１に対応した電荷が蓄積される。第４のキャパシタ３３は、第２の期間Ｔ２に第２の信号Ｓ２を受ける。第４のキャパシタ３３の一端３３ａには、第２の信号Ｓ２に対応した電荷が蓄積される。
【００４２】
第１のキャパシタ２５は、第３の期間Ｔ３にＤ／Ａ変換回路２１の端子２１ａと演算増幅回路２３の第１の入力（例えば、反転入力）２３ａとの間に接続される。第２のキャパシタ２７は、第３の期間Ｔ３にＤ／Ａ変換回路２１の端子２１ｂと演算増幅回路２３の第２の入力（例えば、非反転入力）２３ｂとの間に接続される。Ａ／Ｄ変換回路１７は、第２および第３の期間Ｔ２、Ｔ３にディジタル信号ＳＤＩＧを提供する。これによって、Ａ／Ｄ変換器１１に入力された信号Ｓ１に対応するディジタル信号がＡ／Ｄ変換回路１７によって生成される。
【００４３】
第３のキャパシタ３１は、第３および第４の期間Ｔ３、Ｔ４に演算増幅回路２３の第１の入力（例えば、反転入力）２３ａと第１の出力（例えば、非反転出力）２３ｃとの間に接続される。第４のキャパシタ３３は、第３および第４の期間Ｔ３、Ｔ４に演算増幅回路２３の第２の入力（例えば、非反転入力）２３ｂと第２の出力（例えば、反転出力）２３ｄとの間に接続される。Ａ／Ｄ変換回路１７は、第１および第２の期間Ｔ１、Ｔ２の後の第３の期間Ｔ３にゲインステージ１５が巡回Ａ／Ｄ変換のための動作を行うために、ゲインステージ１５の出力１５ｃ、１５ｄからの信号に応じた三値のディジタル信号ＳＤＩＧ（ＳＤＩＧは（Ｄ０、Ｄ１）からなる）を第３の期間Ｔ３に提供する。Ｄ／Ａ変換回路２１は、第３の期間Ｔ３に電圧信号ＳＶＯＬをゲインステージ１５に提供する。これに応答して、第１および第２のキャパシタ２５、２７に蓄積された電荷が第３および第４のキャパシタ３１、３３に転送され、また演算増幅回路２３の第１および第２の出力２３ｃ、２３ｄに演算値が生成される。Ａ／Ｄ変換回路１７の入力は、ゲインステージ１５の出力１５ｂにそれぞれ接続されており、ゲインステージ１５の出力１５ｂは、それぞれ、キャパシタ３１、３３の一端３１ａ、３３ａに接続されている。キャパシタ３１、３３の他端３１ａ、３３ａは、それぞれ、演算増幅回路２３の第１および第２の入力２３ａ、２３ｂに接続されている。
【００４４】
この巡回型Ａ／Ｄ変換器１１によれば、第１および第２の信号Ｓ１、Ｓ２をそれぞれ第１および第２のキャパシタ２５、２７を用いて標本化するので、ノイズキャンセル回路を用いないでノイズキャンセルを行うことができる。また、標本化の後、ゲインステージ１５を用いて増幅を行うと共に、演算増幅回路２３の出力２３ｃ、２３ｄには、第１および第２の信号Ｓ１、Ｓ２の差信号に対応する増幅信号が生成される。このため、Ａ／Ｄ変換器１１の演算動作によりノイズレベルを大きく改善できる。また、
巡回型Ａ／Ｄ変換器１１は、標本化中に演算増幅回路２３の出力２３ｃ、２３ｄにコモン電圧ＶＣＯＭを提供するためのスイッチ回路２４を含むことができる。ゲインステージ１５のスイッチ回路２９は、第１の期間Ｔ１に第１のキャパシタ２５の一端２５ａへコモン信号ＶＣＯＭを提供すると共に第２の期間Ｔ２に第２のキャパシタ２７の一端２７ａへコモン信号ＶＣＯＭを提供する。このために、スイッチ回路２９は、クロックφＳＨＩ１に応答するスイッチ２９ａと、クロックφＳＨＩ２に応答するスイッチ２９ｂとを含む。コモン電圧ＶＣＯＭは一定の電圧である。演算増幅回路２３の出力２３ｃ、２３ｄは、それぞれ、スイッチ回路２４のスイッチ２４ａ、２４ｂを介してコモン電圧源に第１および第２の期間Ｔ１、Ｔ２に接続される。スイッチ２４ａ、２４ｂは、第１および第２の期間Ｔ１、Ｔ２にアクティブになるクロックφＳに応答する。
【００４５】
図３の回路図から理解されるように、巡回型Ａ／Ｄ変換器１１は比較的シンプルな回路を用いており、この回路によりランダムノイズを効果的に削減すると共に、非常に高精度のＡ／Ｄ変換を提供する。このための基本動作は、画素から連続して出力される２つの出力信号（信号レベル、リセットレベル）を、２つの容量を用いて標本化し、標本化された電圧信号に対してノイズキャンセルを行いながらＡ／Ｄ変換の基本演算動作（キャパシタの容量比で決定される増幅率（例えば、２倍）で入力信号を増幅して、Ｄ／Ａ変換値を減算する）を行う」ことである。また、キャパシタを用いた標本化に際して、各キャパシタの端子にコモン電圧ＶＣＯＭを供給する。コモン電圧ＶＣＯＭの印加のおかげで、サンプリング用キャパシタの一端が仮想接地点ではなく固定電位が提供される。故に、このキャパシタ端が、サンプリング中にアンプといった回路に接続されないので、この回路の影響をサンプリング中に受けない。したがって、例えば画素内のトランジスタ（ソースフォロア接続のトランジスタ）のノイズの影響を減らすことができ、ｋＴ／Ｃ（ｋ：ボルツマン定数、Ｔ：絶対温度、Ｃ：サンプリングのためのキャパシタンス）で表されるノイズ成分の影響を小さくすることができる。これにより、従来必要であったノイズキャンセル回路が不要になり、また巡回型Ａ／Ｄ変換器の回路によって発生するランダムノイズが削減される。巡回型Ａ／Ｄ変換器の構成としては、1段のゲインステージまたは２段のゲインステージを含む。
【００４６】
上記の基本操作は、以下のように具体化される。画素２ａから出力される２つの信号（信号レベル、リセットレベル）が、単線であるカラム線８上に連続して出力される。
【００４７】
この２つの信号を２つのキャパシタ２５、２７を用いて標本化を行う。カラム線８から一方のキャパシタ２５へはリセットレベルが格納され、カラム線８からもう一方のキャパシタ２７へは信号レベルが格納される。このカラム線８の切替は、スイッチ３７ａ、３７ｂを用いて行われる。スイッチ３７ａ、３７ｂのいずれかを介してカラム線８がキャパシタの一端へ接続されるとき、当該キャパシタの他端にはコモン電圧ＶＣＯＭが印加されている。このため、キャパシタの他端が仮想接地点に接続されるのではなく、コモン電圧ＶＣＯＭが印加されている。引き続く差引動作において、ランダムノイズのキャンセルが行われる。標本化動作の終了直前に、Ａ／Ｄ変換回路１７内のコンパレータ１３１を時分割で用いて、２つの連続した標本化値の差分電圧に第１回目のＡ／Ｄ変換を行って制御信号を生成する。
【００４８】
この動作終了後、巡回Ａ／Ｄ変換の基本演算動作を２つの連続したサンプル値に施す。基本演算動作において必要となるＤ／Ａ変換回路のための制御信号は、上記の第１回目のＡ／Ｄ変換結果を用いる。また、この動作では、基本演算動作と同時に画素信号のノイズキャンセルが行われる。その後は、１個の演算増幅回路および４個のキャパシタを用いて巡回型Ａ／Ｄ変換動作を行う。
【００４９】
再び図２、図３および図４（ｂ）を参照しながら、Ａ／Ｄ変換器１１をさらに説明する。また、巡回型Ａ／Ｄ変換器１１では、演算増幅回路２３の第１および第２の出力２３ｃ、２３ｄは、第４の期間Ｔ４に第１および第２のキャパシタ２５、２７の一端２５ａ、２７ａにそれぞれ接続される。第１および第２のキャパシタ２５、２７の他端２５ｂ、２７ｂは第４の期間Ｔ４に互いに接続される。巡回型Ａ／Ｄ変換器１１によれば、下位ビットのための引き続くＡ／Ｄ変換のための信号を第１および第２のキャパシタ２５、２７に格納できる。
【００５０】
論理回路１９は、第１〜第３のスイッチ５１ａ〜５１ｅをそれぞれ制御する制御信号φＤＺ、φＤＰ、φＤＮを生成する。ディジタル信号Ｄ１、Ｄ０の値は、制御信号φＤＺ、φＤＰ、φＤＮのうちのいずれがアクティブになるかを決定する。これらの３領域に対して３値のＡ／Ｄ変換を行って「−１」、「０」、「＋１」のディジタルコードを割り当てる。最初のコードは最上位桁（ＭＳＢ）になる。
【００５１】
Ｄ／Ａ変換器２１は、ゲインステージ１５内のキャパシタ端２５ｂおよびキャパシタ端２７ｂに制御信号φＤＺ、φＤＰ、φＤＮに応じた所定の電圧を提供する。Ｄ／Ａ変換器２１は、ゲインステージ１５の入力１５ｃ、１５ｄにそれぞれ接続された出力２１ａ、２１ｂを有する。第１の電圧源４９ａは電圧ＶＲＥＦＰを提供する。第２の電圧源４９ｂは電圧ＶＲＥＦＮを提供する。第１の電圧源４９ａの出力は、スイッチ５１ａを介して出力２１ａに接続されており、第２の電圧源４９ｂの出力は、スイッチ５１ｂを介して出力２１ａに接続されている。また、第１の電圧源４９ａの出力は、スイッチ５１ｃを介して出力２１ｂに接続されており、第２の電圧源４９ｂの出力は、スイッチ５１ｄを介して出力２１ｂに接続されている。出力２１ａおよび出力２１ｂは、スイッチ５１ｅを介して互いに接続されている。
【００５２】
つまり、Ａ／Ｄ変換回路１７の出力は、冗長ディジタルコードを提供し、この冗長ディジタルコードに応答して、制御回路１９は、Ｄ／Ａ変換回路２１を制御するための制御信号ＳＣＯＮＴを生成する。例えば、巡回Ａ／Ｄ変換動作において１２ビットの分解能のＡ／Ｄ変換値を得るためには、１１回の巡回動作が必要である。
【００５３】
図２に示されたスイッチのためのクロック信号および図４のタイミングチャートに示されたクロック信号は、クロック発生器３５によって生成される。
【００５４】
Ａ／Ｄ変換回路１７内のコンパレータ１３１には、参照値ＶＲＥＦＮ／４およびＶＲＥＦＰ／４が供給される。Ａ／Ｄ変換回路１７は、図６に示されるように、３つの入力電圧Ｖｉの領域に対して、ゲインステージ１５の出力値ＶＯにディジタル値（＋１、０、−１）を割り当てる。なお、図６において、ＶＲＥＦＰ＝−ＶＲＥＦＮ＝Ｖｒｅｆである。ゲインステージのディジタル信号は「−１」、「０」、「＋１」の３値を取るので、一ゲインステージあたり１．５ビットのＡ／Ｄ変換を行っていると考えることができる。
【００５５】
論理回路１９は、第１〜第３のスイッチ５１ａ〜５１ｅをそれぞれ制御するための制御信号φＤＺ、φＤＰ、φＤＮを生成する。ディジタル信号Ｄ１、Ｄ０の値は、制御信号φＤＺ、φＤＰ、φＤＮのうちのいずれがアクティブになるかを決定する。これらの３領域に対して３値のＡ／Ｄ変換を行って「−１」、「０」、「＋１」のディジタルコードを割り当てる。最初のコードは最上位桁（ＭＳＢ）になる。
【００５６】
Ｄ／Ａ変換器２１は、ゲインステージ１５内のキャパシタ端２５ｂおよびキャパシタ端２７ｂに制御信号φＤＺ、φＤＰ、φＤＮに応じた所定の電圧を提供する。Ｄ／Ａ変換器２１は、ゲインステージ１５の入力１５ｃ、１５ｄにそれぞれ接続された出力２１ａ、２１ｂを有する。第１の電圧源４９ａは電圧ＶＲＥＦＰを提供する。第２の電圧源４９ｂは電圧ＶＲＥＦＮを提供する。第１の電圧源４９ａの出力は、スイッチ５１ａを介して出力２１ａに接続されており、第２の電圧源４９ｂの出力は、スイッチ５１ｂを介して出力２１ａに接続されている。また、第１の電圧源４９ａの出力は、スイッチ５１ｃを介して出力２１ｂに接続されており、第２の電圧源４９ｂの出力は、スイッチ５１ｄを介して出力２１ｂに接続されている。出力２１ａおよび出力２１ｂは、スイッチ５１ｅを介して互いに接続されている。
【００５７】
つまり、Ａ／Ｄ変換回路１７の出力は、冗長ディジタルコードを提供し、この冗長ディジタルコードに応答して、制御回路１９は、Ｄ／Ａ変換回路２１を制御するための制御信号ＳＣＯＮＴを生成する。例えば、巡回Ａ／Ｄ変換動作において１２ビットの分解能のＡ／Ｄ変換値を得るためには、１１回の巡回動作が必要である。
【００５８】
次いで、巡回型Ａ／Ｄ変換器の動作を説明するこの動作により、イメージセンサの画素からのアナログ信号をディジタル信号に変換する方法が提供される。以下に説明される動作に先立って、クロックφＲに応答してスイッチ４５ａ、４５ｂを閉じてゲインステージ１５のリセットを行う。
【００５９】
図７（ａ）は、第１の標本化ステップにおける主要な回路要素の接続を示す図面である。ゲインステージ１５において、クロックφＳＨ１ｄ、φＳＨ１に応答するスイッチ３７ａ、２９ａを閉じると共に、クロックφ１、φ３、φＳに応答するスイッチ３９ａ、３９ｂ、４３ａ、４３ｂ、２４ａ、２４ｂを閉じる。他のスイッチ３７ｂ、２９ｂ、４５ａ、４５ｂ、４７ａ、４７ｂ、５３を開く。第１の期間Ｔ１に、イメージセンサ１のカラム線８にキャパシタ端２５ｂをスイッチ３７ａを介して接続すると共にキャパシタ端２５ａにコモン信号ＶＣＯＭをスイッチ２７ａを通して印加して、信号ＶＲＥＳ（画素３ａの浮遊拡散層がリセット状態にあるときのリセットレベル）に対応した電荷Ｑ１を第１のキャパシタ２５に標本化する。また、スイッチ３９ａを介してコモン電圧ＶＣＯＭが印加されている第２のキャパシタ２７にも、信号ＶＲＥＳに対応した電荷Ｑ２がスイッチ４３ａを介して格納される。
【００６０】
図７（ｂ）は、第２の標本化ステップにおける主要な回路要素の接続を示す図面である。ゲインステージ１５において、クロックφＳＨ２ｄ、φＳＨ２、φＳに応答するスイッチ３７ｂ、２９ｂを閉じると共に、クロックφ１、φ３に応答するスイッチ３９ａ、４３ａ、３９ｂ、４３ｂ、２４ａ、２４ｂを閉じる。他のスイッチ３７ａ、２９ａ、４５ａ、４５ｂ、４７ａ、４７ｂ、５３を開く。第２の期間Ｔ２に、カラム線８にキャパシタ端２７ｂを接続すると共にキャパシタ端２７ａにコモン信号ＶＣＯＭを印加して、信号ＶＳＩＧ（画素２ａの浮遊拡散層が光誘起電荷の蓄積状態にあるときの信号レベル）を第２のキャパシタ２７に標本化する。また、スイッチ３９ｂを介してコモン電圧ＶＣＯＭが印加されている第４のキャパシタ３３にも、信号ＶＳＩＧに対応した電荷Ｑ４がスイッチ４３ｂを介して格納される。また、第１および第２の標本化ステップでアクティブになるクロックφＳに応答してスイッチ２４ａ、２４ｂを閉じるので、演算増幅回路２３の出力２３ｃ、２３ｄには、コモン電圧源に接続される。これにより、演算増幅回路２３の出力が変動することを防ぐことができる。
【００６１】
また、信号ＶＳＩＧを第１および第２の参照値（コンパレータ１３１における参照値ＶＲＥＦＮ／４およびＶＲＥＦＰ／４）と比較してディジタル値を生成する。つまり、単一のコンパレータ１３１を時分割で用いて最初のＡ／Ｄ変換動作を行う。
【００６２】
図７に示された動作により、Ａ／Ｄ変換器は連続した２つの画素出力信号（ＶＳＩＧ、ＶＲＥＳ）のサンプリングを２クロックの期間Ｔ１、Ｔ２を使用して行った。
【００６３】
図８（ａ）は、Ａ／Ｄ変換ステップにおける主要な回路要素の接続を示す図面である。ゲインステージにおいて、クロックφ１、φＳＨ３に応答するスイッチ３９ａ、３９ｂ、４７ａ、４７ｂを閉じる。他のスイッチ２９ａ、２９ｂ、３７ａ、３７ｂ、４３ａ、４３ｂ、４５ａ、４５ｂ、５３を開く。第３の期間Ｔ３に、演算増幅回路２３の反転入力２３ａおよび非反転入力２３ｂの一方（本実施例では、反転入力２３ａ）にキャパシタ端２５ａを接続し反転入力２３ａおよび非反転入力２３ｂの他方（本実施例では、非反転入力２３ｂ）にキャパシタ端２７ａを接続する。Ｄ／Ａ変換回路２１は電圧信号をキャパシタ２５、２７の一端２５ｂ、２７ｂにそれぞれ印加する。Ｄ／Ａ変換回路２１からの電圧信号は、最初のＡ／Ｄ変換値に対応したディジタル値に応じて決定される。この印加に応じて、第１および第２の電荷Ｑ１、Ｑ１の再配置を行って演算増幅回路２３の出力２３ｃ、２３ｄに演算値を生成する。演算増幅回路２３の出力の電圧ＶＯＵＴは、
ＶＯＵＴ＝２×（ＶＲＥＳ−ＶＳＩＧ）−Ｄ×Ｖｒｅｆ
と表される。キャパシタンス比Ｃ１Ｐ／Ｃ２Ｐ、Ｃ１Ｍ／Ｃ２Ｍ＝１（＝Ｃ１／Ｃ２）であり、シンボルＤは、最初のＡ／Ｄ変換値に対応したディジタル値に応じて決定される値であり、（＋１、０、−１）のいずれかである。なお、Ｖｒｅｆ＝−ＶＲＥＦＮ＝ＶＲＥＦＰである。この動作において、リセットレベル、信号レベルの差し引き動作を行うことによって、ノイズキャンセルが行われるだけでなく直接にＡ／Ｄ変換器の基本演算動作を行う。基本演算動作としては、サンプルされた信号を２倍増幅し、Ｄ／Ａ変換回路からの電圧信号をゲインステージに印加する。この基本演算動作を行うことのみで、ノイズキャンセル回路が不要であり低ランダムノイズなＡ／Ｄ変換が可能となる。
【００６４】
また、信号ＶＯＵＴを第１および第２の参照値（コンパレータ１３１における参照値ＶＲＥＦＮ／４およびＶＲＥＦＰ／４）と比較してディジタル値を生成する。つまり、単一のコンパレータ１３１を時分割で用いてＭＳＢのためのＡ／Ｄ変換動作を行う。
【００６５】
図８（ｂ）は、第３の標本化ステップにおける主要な回路要素の接続を示す図面である。ゲインステージにおいて、クロックφ２、φ３、φＳＨ３に応答するスイッチ５３、４３ａ、４３ｂ、４７ａ、４７ｂを閉じる。他のスイッチ２９ａ、２９ｂ、３７ａ、３７ｂ、３９ａ、３９ｂ、４５ａ、４５ｂを開く。第４の期間Ｔ４に、演算増幅回路２３の第１の出力２３ｃにキャパシタ端２５ｂを接続し、演算増幅回路２３の第２の出力２３ｄにキャパシタ端２７ｂを接続して、演算値ＶＯＵＴに対応する電荷を第１および第２のキャパシタ２５、２７に標本化する。また、第３のキャパシタ３１は、演算増幅回路２３の第１の入力２３ａと第１の出力２３ｃとの間に接続され、第４のキャパシタ３３は、演算増幅回路２３の第２の入力２３ｂと第２の出力２３ｄとの間に接続される。
ゲインステージ１５は、第３および第４の期間における動作を繰り返す。所望の回数の繰り返しにより、所望の分解能の多ビットのＡ／Ｄ変換を行うことができる。
【００６６】
図９は、本実施の形態に係るアナログディジタル変換器のためのコンパレータの一例を示す図面である。コンパレータ１３１は、キャパシタ結合回路９０と、差動回路９１と、ラッチ回路９２を含むことができる。キャパシタ回路９０は、コンパレータ１３１の入力１３１ａ、１３１ｂからの信号をそれぞれ受ける正入力９０ａ、負入力９０ｂ、参照信号ＶＲＥＦ１、ＶＲＥＦ２をそれぞれ受ける基準入力９０ｃ、９０ｄ、および出力９０ｅ、９０ｆを含む。差動回路９１の出力９１ｃ、９１ｄはラッチ回路９２に接続されており、差動回路９１による信号比較の結果は、ラッチ回路９２により取り込まれる。
【００６７】
キャパシタ結合回路９０は、カップリングキャパシタ９５、９７およびスイッチ９９ａ、９９ｂを含んでおり、必要な場合には、さらに、スイッチ９９ｃ、９９ｄを含むことができる。図に示されたキャパシタ結合回路９０は一例であり、本実施の形態におけるアナログディジタル変換器は、特定の構成に限定されるものではない。
【００６８】
キャパシタ結合回路９０がスイッチ９９ｃ、９９ｄを含まない場合には、カップリングキャパシタ９５、９７への信号の入力は、切り替え回路１２３内のスイッチの切り替えによって行われる。第１のカップリングキャパシタ９５は、差動回路９０の入力９１ａに接続された一端９５ａと他端９５ｂとを有する。第２のカップリングキャパシタ９７は、差動回路９１の入力９１ｂに接続された一端９７ａと他端９７ｂとを有する。第１のスイッチ９９ａは、第１のカップリングキャパシタ９５の他端９５ｂと正入力１３１ａとの間に接続されており、クロックφｃＲ１に応答して動作する。第２のスイッチ９９ｂは、第２のカップリングキャパシタ９７の他端９７ｂと負入力１３１ｂとの間に接続されており、クロックφｃＲ１に応答して動作する。第５のスイッチ９９ｅは、コモン信号ＶＣＯＭ２を受けるコモン端子ＴＣＯＭと第１のカップリングキャパシタ９５の一端９５ａとの間に接続されており、クロックφｃＲ２に応答して動作する。第６のスイッチ９９ｆは、コモン端子ＴＣＯＭと第２のカップリングキャパシタ９７の一端９７ａとの間に接続されており、クロックφｃＲ２に応答して動作する。
【００６９】
キャパシタ結合回路９０がスイッチ９９ｃ、９９ｄを含む場合には、第３のスイッチ９９ｃは、第１のカップリングキャパシタ９５の他端９５ｂと基準入力９０ｃとの間に接続されており、クロックφｃＲ２ｄに応答して動作する。第４のスイッチ９９ｄは、第２のカップリングキャパシタ９７の他端９７ｂと基準入力９０ｄとの間に接続されており、クロックφｃＲ２ｄに応答して動作する。カップリングキャパシタ９５、９７への信号の入力は、第３のスイッチ９９ｃおよび第４のスイッチ９９ｄの切り替えによって行われる。
【００７０】
本実施の形態では、切り替え回路１２３を用いてゲインステージ１５からの信号ＶｏＰ、ＶｏＭを切り替えている。この回路例とは別に、切り替え回路１２３を用いて参照信号ＶＲＥＦ１、ＶＲＥＦ２を切り替える回路例では、キャパシタ結合回路９０は、第１のカップリングキャパシタ９５の他端９５ｂと正入力１３１ａとの間に接続されるスイッチと、第２のカップリングキャパシタ９７の他端９７ｂと負入力１３１ｂとの間に接続される別のスイッチとを含むことが好ましい。これらのスイッチを介して、正入力１３１ａおよび負入力１３１ｂからの信号をそれぞれのキャパシタ９５、９７に受ける。キャパシタ９５、９７上の電荷を用いて正入力１３１ａおよび負入力１３１ｂからの信号と２つの参照信号との差分信号を生成することができる。この比較結果を差動回路を用いて増幅することができる。
【００７１】
必要な場合には、キャパシタ結合回路９０は、第１のカップリングキャパシタ９５の他端９５ａと基準入力９０ｃとの間に接続された追加のスイッチと、第２のカップリングキャパシタ９７の他端９７ｂと基準入力９０ｄとの間に接続された更に別のスイッチとを更に含むことができる。これらのスイッチおよび切り替え回路１２３を介して参照信号ＶＲＥＦ１、ＶＲＥＦ２をそれぞれのキャパシタ９５、９７に受けるので、切り替え回路１２３内のスイッチのためのクロックと独立して追加のスイッチおよび更に別のスイッチのためのクロックを設定できる。
【００７２】
図２および図４（ｂ）を参照しながら、コンパレータ１３１の動作を説明する。クロックφｃＲ２ｄはクロックφｃＲ２を遅延させたクロックを示す。差動回路９１の入力９１ａ、９１ｂとキャパシタ９５、９７との間のノードには、クロック＿φｃＲ２（“＿φｃＲ２”はφｃＲ２の反転信号を示す）に応答してスイッチ９９ｅ、９９ｆを介してコモン信号ＶＣＯＭ２を与える。コンパレータ１３１のキャパシタ９５、９７には、クロックφｃＲ１に応答して、ゲインステージ１５からの信号ＶｏＭ、ＶｏＰが切り替え回路１２３およびスイッチ９９ａ、９９ｂを介して提供される。この結果、キャパシタ９５、９７には、ゲインステージ１５からの信号ＶｏＭ、ＶｏＰに対応した電荷がそれぞれ蓄積される。
【００７３】
この後に、クロック＿φｃＲ２に応答してスイッチ９９ｅ、９９ｆを閉じると、差動回路９１の入力９１ａ、９１ｂにはコモン信号ＶＣＯＭ２が残る。クロックφｃＲ２ｄに応答してスイッチ９９ｃ、９９ｄを介して、キャパシタ９５、９７の他端９５ｂ、９７ｂに参照信号ＶＲＥＦ１、ＶＲＥＦ２を加えると、キャパシタ９５、９７の一端９５ａ、９７ａには、差分信号（ＶｏＰ−ＶＲＥＦ１、ＶｏＭ−ＶＲＥＦ２）が生成される。この差分信号に応答して差動回路９１は動作し、出力９１ｃ、９１ｄに比較結果を生成する。この較結果は、順接続の切り替え回路１２３を用いて得られる。
【００７４】
切り替え回路１２３を上記と同様に動作させると、コンパレータ１３１を時分割で利用することができる。
【００７５】
図１０は、差動回路およびラッチ回路の一例を示す図面である。ラッチ回路９２は、例えばＲＳフリップフロップ回路を含むことができる。差動回路９１は、第１の差動段９３ａと第２の差動段９３ｂを含む。第１の差動段９３ａは、クロックφ１に応答して動作するので、第１の期間Ｔ１に活性化される。第２の差動段９３ｂは、クロックφ２に応答して動作するので、第２の期間Ｔ２に活性化される。
【００７６】
第１の差動段９３ａは、入力９１ａ、９１ｂからの差動信号を受ける一対のｎ型電界効果トランジスタＭＮ１、ＭＮ２を含む。ｎ型電界効果トランジスタＭＮ１、ＭＮ２のソースには、電流源トランジスタＭＮ３が接続されており、この電流源はバイアス電圧Ｖｂｎに応じた定電流を供給する。ｎ型電界効果トランジスタＭＮ１、ＭＮ２のドレインには、負荷回路が接続されている。この負荷回路は、クロス接続されたゲートを有するｐ型電界効果トランジスタＭＰ１、ＭＰ２と、ダイオード接続されたｐ型電界効果トランジスタＭＰ３、ＰＭ４とを含む。電界効果トランジスタＭＮ１、ＭＮ２のドレイン間には、電界効果トランジスタＭＰ５が接続されており、そのゲートは等化用のクロックφＣ１を受ける。
【００７７】
第２の差動段９３ｂは、第１の差動段９３ａからの差動信号を受ける一対のｎ型電界効果トランジスタＭＮ６、ＭＮ７を含む。ｎ型電界効果トランジスタＭＮ６、ＭＮ７のソースには、電流源トランジスタＭＮ８が接続されており、この電流源はクロックφＣ２の振幅に応じた定電流を供給する。ｎ型電界効果トランジスタＭＮ６、ＭＮ７のドレインには、負荷回路が接続されている。この負荷回路は、クロス接続されたゲートとを有するｐ型電界効果トランジスタＭＰ５、ＰＭ６と、クロックφＣ２を受けるゲートを有するｐ型電界効果トランジスタＭＰ７、ＭＰ８とを含む。ｎ型電界効果トランジスタＭＮ６、ＭＮ７のドレインと負荷回路との間には、クロス接続されたゲートを有するｎ型電界効果トランジスタＭＮ４、ＭＮ５が接続されている。
【００７８】
このような差動回路に関して順接続および逆接続を交互に行い、単一のコンパレータで２つのレベルとを比較できる。これにより、回路規模と消費電力を削減する。この回路は一例であり、他の回路構成を用いることもできる。
【００７９】
好適な実施の形態において本発明の原理を図示し説明してきたが、本発明は、そのような原理から逸脱することなく配置及び詳細において変更され得ることは、当業者によって認識される。本実施の形態は、図１に示されたゲインステージを参照しながら説明されたけれども、本発明は、本実施の形態に開示された特定のゲインステージの構成に限定されるものではなく、例えばシングルエンド構成のゲインステージを用いることができ、より多くのキャパシタを含むゲインステージを用いることもできる。また、実施の形態において用いられるスイッチは、例えばＭＩＳアナログスイッチを含むことができる。さらに、実施の形態において用いられるセンシング素子の構成は例示であり、必要に応じて様々が構成のセンシング素子を用いることができる。加えて、本発明は、本実施の形態に開示された特定の構成に限定されるものではない。したがって、特許請求の範囲およびその精神の範囲から来る全ての修正および変更に権利を請求する。
【図面の簡単な説明】
【００８０】
【図１】図１は、イメージセンサを示す図面である。
【図２】図２は、巡回型Ａ／Ｄ変換器を示す図面である。
【図３】図３は、ゲインステージおよびＤ／Ａ変換回路を示す図面である。
【図４】図４は、巡回型Ａ／Ｄ変換器のためのタイミングチャートである。
【図５】図５は、全差動構成の単一のコンパレータへ提供される信号の極性切り換えを示す図面である。
【図６】図６は、Ｄ／Ａ変換回路の変換特性を示す図面である。
【図７】図７は、第１の標本化ステップおよび第２の標本化ステップそれぞれにおける主要な回路要素の接続を示す図面である。
【図８】図８は、Ａ／Ｄ変換ステップおよび第３の標本化ステップそれぞれにおける主要な回路要素の接続を示す図面である。
【図９】図９は、本実施の形態に係るアナログディジタル変換器のためのコンパレータの一例を示す図面である。
【図１０】図１０は、差動回路およびラッチ回路の一例を示す図面である。
【符号の説明】
【００８１】
ＴＳ…標本化期間、ＴＣ…変換期間、１１…アナログディジタル変換器、１３…アナログ入力、１５…ゲインステージ、１７…Ａ／Ｄ変換回路、１９…論理回路、２１…Ｄ／Ａ変換回路、２３…演算増幅回路、１２３…切り替え回路、１３１…コンパレータ、１３１ａ…コンパレータの正入力、１３１ｂ…コンパレータの負入力、１３１ｃ、１３１ｄ…第１および第２の基準入力、１３３…格納回路、１４３ａ、１４３ｂ、１４３ｃ、１４３ｄ…スイッチ、１４５ａ、１４５ｂ、１４５ｄ…Ｄ型フリップフロップ回路、１４５ｃ…ＮＯＴ回路、９０…キャパシタ結合回路、９１…差動回路、９２…ラッチ回路、９５、９７…カップリングキャパシタ、９９ａ〜９９ｄ…スイッチ、ＶＲＥＦ１、ＶＲＥＦ２…基準信号、ＶＣＯＭＰ１、ＶＣＯＭＰ２…比較結果、ＴＣＯＭＰ１…第１の比較期間、ＴＣＯＭＰ２…第２の比較期間
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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