(57)【要約】【課題】単相交流電圧の値を単一の閾値と比較して、当該比較における電力損失を低減させつつも、リアクトルに電流を流すための導通制御信号の時間的なずれを補正する。【解決手段】入力端Ｐ１，Ｐ２は交流電圧Ｖｉｎを入力する。入力端Ｐ１とダイオードブリッジＤ１の入力端の一方との間にはリアクトルＬが設けられる。リアクトルＬは、ダイオードブリッジＤ２及びトランジスタＴｒを介して入力端Ｐ２に接続される。ダイオードブリッジＤ１はコンデンサＣ１，Ｃ２に、それぞれ電圧Ｖ１，Ｖ２を与える。フォトトランジスタＰＣ２によって交流電圧Ｖｉｎが単一の閾値Ｖｄと比較された結果は、ゼロクロス信号ＺＳの活性状態及び非活性状態で示される。トランジスタＴｒの導通／非導通を制御する導通制御信号ＺＸは、ゼロクロス信号ＺＳの立ち下がりから可変の遅延時間で遅延して立ち上がる。【選択図】図１
2008086073.tif 000002
【特許請求の範囲】
【請求項１】
単相交流電圧（Ｖｉｎ）を入力する第１端（Ｐ１）及び第２端（Ｐ２）と、
前記第１端に接続された一端と、他端とを有するリアクトル（Ｌ）と、
前記第２端と前記他端との間に印加される交流を整流して直流電圧（Ｖ０）を出力する整流回路（Ｄ１，Ｃ１，Ｃ２）と、
前記第２端と前記他端との間を導通／非導通するスイッチ回路（Ｄ２，Ｔｒ）と、
前記単相交流電圧の値を単一の閾値（Ｖｄ）と比較した結果を、活性状態及び非活性状態で示す比較信号（ＺＳ）を出力する比較回路（ＰＣ２）と、
前記比較信号が活性状態から非活性状態へと遷移した時点である非活性化時点（ｔ４）から可変の第１遅延時間（ｈ＋Δ）経過後、前記直流電圧の指令値（Ｖ＊）に基づく期間（ｔ７−ｔ６）で、前記スイッチ回路を導通させる導通制御信号（ＺＸ）を出力する導通制御回路（１００）と
を備える、電源回路。
【請求項２】
前記導通制御回路は、
可変の補正時間（ｈ）を算出する補正時間算出回路（１，１ａ）と、
前記比較信号が非活性状態から活性状態へと遷移した第１時点（ｔ１）を示す活性化信号（θ１）と、前記非活性化時点（ｔ４）から前記補正時間が経過した第２時点（ｔ５）を示す非活性化信号（θ２）と、を出力するタイミング設定回路（２）と、
前記第１時点に基づいて求められる第１活性化時点（ｔ２）から前記導通制御信号（ＺＸ）を活性化させ、前記第２時点に基づいて求められる第２活性化時点（ｔ６）から前記導通制御信号（ＺＸ）を活性化させるパルス出力回路（４）と
を有し、
前記第２活性化時点は、前記非活性化時点から前記第１遅延時間（ｈ＋Δ）経過した時点である、請求項１記載の電源回路。
【請求項３】
前記整流回路は、前記第２端を介して接続される第１コンデンサ（Ｃ１）及び第２コンデンサ（Ｃ２）を有する倍電圧整流回路であって、
前記第１コンデンサには前記第２端を基準として正となる第１電圧（Ｖ１）が印加され、
前記第２コンデンサには前記第２端を基準として負となる第２電圧（−Ｖ２）が印加され、
前記直流電圧（Ｖ０）は前記第２コンデンサの負側を基準とした前記第１コンデンサの正側の電圧（Ｖ１＋Ｖ２）であり、
前記補正時間算出回路（１）は、前記第１電圧（Ｖ１）と前記第２電圧（−Ｖ２）との和が大きいほど、前記補正時間（ｈ）を大きく算出する、請求項２記載の電源回路。
【請求項４】
前記補正時間算出回路（１ａ）は、前記リアクトル（Ｌ）に流れる電流の正側の半波と負側半波との対称性が小さいほど、前記補正時間（ｈ）を大きく算出する、請求項２記載の電源回路。
【請求項５】
前記パルス出力回路（４）は、前記指令値（Ｖ＊）から前記直流電圧（Ｖ０）をひいた値が大きいほど、前記導通制御信号（ＺＸ）が活性化する期間を長くする、請求項１乃至請求項４のいずれか一つに記載の電源回路。
【請求項６】
前記第１活性化時点（ｔ２）は、前記第１時点（ｔ１）から固定の第２遅延時間（Δ）が経過した時点であり、
前記第１遅延時間（ｈ＋Δ）は、前記第２遅延時間と前記補正時間（ｈ）との和である、請求項１乃至請求項５のいずれか一つに記載の電源回路。
【請求項７】
請求項１乃至請求項６のいずれか一つに記載の電源回路が備える前記整流回路（Ｄ１，Ｃ１，Ｃ２）が出力する前記直流電圧（Ｖ０）によって駆動される直交変換を行うインバータ。
【請求項８】
請求項７記載のインバータで駆動される交流モータ。
【請求項９】
請求項８記載の交流モータによって冷媒を圧縮する冷媒圧縮機。
【請求項１０】
請求項９記載の冷媒圧縮機を採用する空気調和機。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は電源回路に関し、特に交直流変換を行う電源回路に関する。当該電源回路は冷媒圧縮機や、これを用いた空気調和機に適用することができる。
【背景技術】
【０００２】
特許文献１には、順変換部の電源側に直列に接続されたリアクトルと、リアクトルを介して交流電源を強制的に短絡通電させる昇圧回路とを備え、昇圧回路の短絡通電時間を設定する電力変換装置が例示されている。短絡通電のタイミングは、交流電源の交流電圧波形のゼロクロスに基づいている。
【０００３】
特許文献２に交流電圧波形のゼロクロスを検出するために、フォトカプラを設ける技術が開示されている。
【０００４】
【特許文献１】特開平１１−１６４５６２号公報
【特許文献２】特開平１１−２０１５２５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
図６は交直変換を行う電源回路の構成を例示する回路図である。単相の交流電圧ＶｉｎはリアクトルＬを介して全波整流を行うダイオードブリッジＤ１の入力端対に与えられ、その出力端対にはコンデンサＣ１，Ｃ２が直列に接続される。コンデンサＣ１，Ｃ２同士の接続点には、ダイオードブリッジＤ１の入力端対のうち、リアクトルＬが接続されていない方が接続される。コンデンサＣ１，Ｃ２にはそれぞれ電圧Ｖ１，Ｖ２が印加され、これらの和が直流電圧Ｖ０として負荷loadへと印加される。
【０００６】
ダイオードブリッジＤ１の入力端対は、全波整流を行うダイオードブリッジＤ２を介してトランジスタＴｒに接続される。トランジスタＴｒが導通することにより、リアクトルＬにはほぼ交流電圧Ｖｉｎが印加されることになる。なお、交流電圧Ｖｉｎの電圧の基準を、リアクトルＬが接続されていない側においている。
【０００７】
他方、交流電圧Ｖｉｎは二つの抵抗で分圧され、フォトカプラＰＣ１へと入力する。フォトカプラＰＣ１は、相互に極性を異ならせて並列に接続されたフォトダイオードと、当該フォトダイオードから受光するフォトトランジスタとの組み合わせを有している（以下、相互に極性を異ならせて並列に接続されたフォトダイオードを有するフォトカプラを「双極性のフォトカプラ」と称す）。そしてフォトカプラＰＣ１の外部にコレクタ電源及びエミッタ抵抗を設け、当該エミッタ抵抗の電圧としてゼロクロス信号ＺＳが得られる。
【０００８】
駆動回路Ｍは、トランジスタＴｒの導通を制御する導通制御信号ＫをトランジスタＴｒのゲートに与える。導通制御信号Ｋが活性化するタイミング及び活性化する期間は、それぞれゼロクロス信号ＺＳ及び直流電圧Ｖ０の指令値Ｖ＊に基づいている。
【０００９】
図７は交流電圧Ｖｉｎとゼロクロス信号ＺＳとの関係を示すグラフである。フォトカプラＰＣ１が有するフォトダイオードはそれぞれ閾値Ｖｄ１，Ｖｄ２を有しているので、ゼロクロス信号ＺＳは交流電圧Ｖｉｎの正側の半波に対応して活性化する期間と、負側の半波に対応して活性化する期間とを呈する。従って、駆動回路Ｍは、導通制御信号Ｋが活性化するタイミングを、ゼロクロス信号ＺＳの立ち上がりに基づかせている。閾値Ｖｄ１，Ｖｄ２がほぼ等しいフォトダイオードを用いることにより、ゼロクロス信号ＺＳの立ち上がりは交流電圧Ｖｉｎの周期のほぼ１／２で繰り返し発生する。
【００１０】
しかし、ゼロクロス信号ＺＳはほぼ常時活性化しており、フォトダイオードＰＣ１が電力を消費する期間が長く、電源回路としては損失を増大させることになる。従って、ゼロクロス信号ＺＳが活性化する期間を短くすることが望まれる。
【００１１】
そこで、図８に例示するようにフォトカプラＰＣ１をフォトカプラＰＣ２に置換することが考えられる（フォトカプラＰＣ２以外は図６と同じ回路構成であるので、電源回路の大部分の図示を省略）。フォトカプラＰＣ２は、フォトカプラＰＣ２の入力側において一方向にのみ電流を流すフォトダイオードと、当該フォトダイオードから受光するフォトトランジスタとの組み合わせを有している（以下、入力側において一方向にのみ電流を流すフォトダイオードを有するフォトカプラを「単極性のフォトカプラ」と称す）。
【００１２】
図９は図８に示された構成における交流電圧Ｖｉｎとゼロクロス信号ＺＳとの関係を示すグラフである。ゼロクロス信号ＺＳはほぼ交流電圧Ｖｉｎの正側の半波に対応して活性化している。フォトダイオードの極性が逆になれば、ゼロクロス信号ＺＳはほぼ交流電圧Ｖｉｎの負側の半波に対応して活性化することになる。このようなゼロクロス信号ＺＳを採用することにより、フォトダイオードＰＣ２が消費する電力をフォトダイオードＰＣ１よりも低減し、以て電源回路としての損失を低減できる。
【００１３】
しかしながら、このようなゼロクロス信号ＺＳを採用する場合、駆動回路Ｍは、導通制御信号Ｋが活性化するタイミングを、ゼロクロス信号ＺＳの立ち上がりと立ち下がりとに基づかせる必要がある。そしてフォトダイオードＰＣ２に設けられるフォトダイオードは閾値Ｖｄを有しているので、ゼロクロス信号ＺＳが活性化する期間は交流電圧Ｖｉｎの周期の１／２よりも短くなる。その結果、フォトダイオードＰＣ１を採用した場合とは異なり、フォトダイオードＰＣ２を採用した場合には、導通制御信号Ｋが活性化するタイミングが交流電圧Ｖｉｎの極性によって異なることになり、電圧Ｖ１，Ｖ２の相違が大きくなり、ひいてはリアクトルＬに流れる入力電流Ｉｉｎの波形が正負で非対称となる。
【００１４】
図１０は交流電圧Ｖｉｎと、入力電流Ｉｉｎと、導通制御信号Ｋとの関係を示す波形図である。いずれの波形についても共通した横軸として、時間を採用している。また導通制御信号Ｋの活性状態は、図１０において上側に突出しているパルスで示されている。交流電圧Ｖｉｎの正側の半波、負側の半波にそれぞれ対応する入力電流Ｉｉｎの波形は相互に非対称となっていることが観察される。このように入力電流Ｉｉｎの波形が非対称であればその高調波成分が高まるので、入力電流Ｉｉｎの波形を対象にすることが望まれる。
【００１５】
そこで本発明は、単相交流電圧の値を単一の閾値と比較して、当該比較における電力損失を低減させつつも、リアクトルに電流を流すための導通制御信号の時間的なずれを補正することを目的とする。
【課題を解決するための手段】
【００１６】
この発明にかかる電源回路の第１の態様は、単相交流電圧（Ｖｉｎ）を入力する第１端（Ｐ１）及び第２端（Ｐ２）と、前記第１端に接続された一端と、他端とを有するリアクトル（Ｌ）と、前記第２端と前記他端との間に印加される交流を整流して直流電圧（Ｖ０）を出力する整流回路（Ｄ１，Ｃ１，Ｃ２）と、前記第２端と前記他端との間を導通／非導通するスイッチ回路（Ｄ２，Ｔｒ）と、前記単相交流電圧の値を単一の閾値（Ｖｄ）と比較した結果を、活性状態及び非活性状態で示す比較信号（ＺＳ）を出力する比較回路（ＰＣ２）と、前記比較信号が活性状態から非活性状態へと遷移した時点である非活性化時点（ｔ４）から可変の第１遅延時間（ｈ＋Δ）経過後、前記直流電圧の指令値（Ｖ＊）に基づく期間（ｔ７−ｔ６）で、前記スイッチ回路を導通させる導通制御信号（ＺＸ）を出力する導通制御回路（１００）とを備える。
【００１７】
この発明にかかる電源回路の第２の態様は、その第１の態様であって、前記導通制御回路は、可変の補正時間（ｈ）を算出する補正時間算出回路（１，１ａ）と、前記比較信号が非活性状態から活性状態へと遷移した第１時点（ｔ１）を示す活性化信号（θ１）と、前記非活性化時点（ｔ４）から前記補正時間が経過した第２時点（ｔ５）を示す非活性化信号（θ２）と、を出力するタイミング設定回路（２）と、前記第１時点に基づいて求められる第１活性化時点（ｔ２）から前記導通制御信号（ＺＸ）を活性化させ、前記第２時点に基づいて求められる第２活性化時点（ｔ６）から前記導通制御信号（ＺＸ）を活性化させるパルス出力回路（４）とを有する。前記第２活性化時点は、前記非活性化時点から前記第１遅延時間（ｈ＋Δ）経過した時点である。
【００１８】
この発明にかかる電源回路の第３の態様は、その第２の態様であって、前記整流回路は、前記第２端を介して接続される第１コンデンサ（Ｃ１）及び第２コンデンサ（Ｃ２）を有する倍電圧整流回路であって、前記第１コンデンサには前記第２端を基準として正となる第１電圧（Ｖ１）が印加され、前記第２コンデンサには前記第２端を基準として負となる第２電圧（−Ｖ２）が印加され、前記直流電圧（Ｖ０）は前記第２コンデンサの負側を基準とした前記第１コンデンサの正側の電圧（Ｖ１＋Ｖ２）であり、前記補正時間算出回路（１）は、前記第１電圧（Ｖ１）と前記第２電圧（−Ｖ２）との和が大きいほど、前記補正時間（ｈ）を大きく算出する。
【００１９】
この発明にかかる電源回路の第４の態様は、その第２の態様であって、前記補正時間算出回路（１ａ）は、前記リアクトル（Ｌ）に流れる電流の正側の半波と負側半波との対称性が小さいほど、前記補正時間（ｈ）を大きく算出する。
【００２０】
この発明にかかる電源回路の第５の態様は、その第１の態様乃至第４の態様のいずれかであって、前記パルス出力回路（４）は、前記指令値（Ｖ＊）から前記直流電圧（Ｖ０）をひいた値が大きいほど、前記導通制御信号（ＺＸ）が活性化する期間を長くする。
【００２１】
この発明にかかる電源回路の第６の態様は、その第１の態様乃至第５の態様のいずれかであって、前記第１活性化時点（ｔ２）は、前記第１時点（ｔ１）から固定の第２遅延時間（Δ）が経過した時点であり、前記第１遅延時間（ｈ＋Δ）は、前記第２遅延時間と前記補正時間（ｈ）との和である。
【００２２】
この発明にかかる電源回路が備える前記整流回路（Ｄ１，Ｃ１，Ｃ２）が出力する前記直流電圧（Ｖ０）によって、直交変換を行うインバータを駆動できる。当該インバータで交流モータを駆動できる。当該交流モータによって冷媒圧縮機の冷媒を圧縮できる。当該冷媒圧縮機は空気調和機に採用できる。
【発明の効果】
【００２３】
この発明にかかる電源回路の第１の態様によれば、導通制御信号に基づいてスイッチ回路が導通／非導通することにより、電源回路の力率が改善される。導通制御信号が基づく比較信号の活性／非活性を決定する比較回路においては、単相交流電圧の値を単一の閾値と比較するので、複数の閾値を用いて比較する場合よりも、電力損失が低い。そして単一の閾値と比較することで発生しうる、導通制御信号の時間的なずれを、可変の第１遅延時間を用いることにより補正することができる。
【００２４】
この発明にかかる電源回路の第２の態様によれば、第１時点及び第２時点に基づいた導通制御信号により、スイッチ回路の導通を開始させるタイミングを決定することができる。
【００２５】
この発明にかかる電源回路の第３の態様によれば、第２端を基準とした電圧の対称性を高め、以てリアクトルに流れる電流の高調波を抑制する。
【００２６】
この発明にかかる電源回路の第４の態様によれば、リアクトルに流れる電流の正負の対称性を高め、高調波を抑制する。
【００２７】
この発明にかかる電源回路の第５の態様によれば、直流電圧を所望の電圧に設定することができる。
【００２８】
この発明にかかる電源回路の第６の態様によれば、第２遅延時間を設けることにより、リアクトルに流れる電流波形を改善できる。
【発明を実施するための最良の形態】
【００２９】
本発明の前駆的思想．
本発明の実施の形態の詳細を説明するに先立ち、本発明の前駆的思想について説明する。
【００３０】
図６に示されたフォトカプラＰＣ１を図８に示されたフォトカプラＰＣ２で置換した構成を有する電源回路において、入力電流Ｉｉｎの波形を対象にするためには、駆動回路Ｍにおいて、ゼロクロス信号ＺＳの立ち下がり時点（以下、非活性化時点、とも称す）を一定時間で遅延させる補正を行い、その立ち上がりと立ち下がりとの間を実質的に交流電圧Ｖｉｎの周期のほぼ１／２に設定することが考えられる。
【００３１】
しかし、単に一定時間の遅延を施した場合には、交流電圧Ｖｉｎの周波数の変動に応答することが困難となり、上記の非対称の問題を軽減できなくなってしまう。
【００３２】
そこで以下の実施の形態では、交流電圧Ｖｉｎの周波数の変動があっても、ゼロクロス信号ＺＳの立ち下がりを適切に遅延させる技術を提案する。
【００３３】
第１の実施の形態．
図１はこの発明にかかる電源回路の構成を例示する回路図である。当該電源回路は一対の入力端Ｐ１，Ｐ２において単相の交流電圧Ｖｉｎを入力し、交直変換を行って直流電圧Ｖ０を出力する。として負荷loadへと印加される。負荷loadの例としては、直交変換を行うインバータを挙げることができる。例えば当該インバータは交流モータを駆動する機能を有する。例えば当該モータは冷媒圧縮機に採用されて冷媒を圧縮する。例えば当該冷媒圧縮機は空気調和機に採用される。
【００３４】
当該電源回路は単極性のフォトカプラＰＣ２を備えており、交流電圧Ｖｉｎは二つの抵抗で分圧されてフォトカプラＰＣ２に入力する。フォトカプラＰＣ２が備えるフォトダイオードは、閾値Ｖｄを以て交流電圧Ｖｉｎを整流し、当該フォトダイオードの導通期間において発光する。フォトカプラＰＣ２の外部にはコレクタ電源及びエミッタ抵抗を設け、当該エミッタ抵抗の電圧としてゼロクロス信号ＺＳが得られる。
【００３５】
よってフォトカプラＰＣ２は、単一の閾値Ｖｄと交流電圧Ｖｉｎの値とを比較した結果をゼロクロス信号ＺＳとして出力する、比較回路として把握することができる。そしてゼロクロス信号ＺＳは、上記の比較の結果を活性状態及び非活性状態で示す、比較信号として把握できる。
【００３６】
当該電源回路は、リアクトルＬと、全波整流を行うダイオードブリッジＤ１と、コンデンサＣ１，Ｃ２とを有した整流回路を備えている。リアクトルＬの一端は入力端Ｐ１に接続され、他端はダイオードブリッジＤ１の入力端対の一方に接続される。ダイオードブリッジＤ１の入力端対の他方は入力端Ｐ２に接続され、入力端Ｐ２とリアクトルＬの他端との間に印加される交流を整流した電圧を、コンデンサＣ１，Ｃ２の直列接続に印加する。
【００３７】
コンデンサＣ１，Ｃ２は入力端Ｐ２を介して接続されており、入力端Ｐ２を基準として、コンデンサＣ１，Ｃ２にはそれぞれ電圧Ｖ１，−Ｖ２（Ｖ１＞０，Ｖ２＞０）が印加される。そして電圧Ｖ１，Ｖ２の和として直流電圧Ｖ０が出力される。なお図１ではコンデンサＣ２に、その低位側を基準として電圧Ｖ２が印加された表現を採って描画されている。
【００３８】
上述のように構成された整流回路は倍電圧整流回路として機能する。但し、本発明において整流回路として全波整流回路を採用してもよい。具体的にはコンデンサＣ１，Ｃ２同士の接続点を入力端Ｐ２と切り離し、コンデンサＣ１，Ｃ２の直列接続を単一のコンデンサとして機能させる。
【００３９】
当該電源回路は、全波整流を行うダイオードブリッジＤ２とトランジスタＴｒとを有したスイッチ回路を備える。当該スイッチング回路はトランジスタＴｒの導通／非導通によって、入力端Ｐ２とリアクトルＬの他端との間、換言すればダイオードブリッジＤ１の入力端対の間を、それぞれ導通／非導通させる。
【００４０】
このようなスイッチ回路を採用することにより、リアクトルＬを介して流れる入力電流Ｉｉｎの通電角を拡げ、力率が改善される。特に当該実施の形態のように倍電圧整流回路を採用する場合には、入力端Ｐ２とリアクトルＬの他端との間を導通／非導通させることにより、それぞれリアクトルＬへのエネルギーの蓄積／リアクトルＬに蓄積されたエネルギーによるコンデンサＣ１，Ｃ２の昇圧、という制御が可能となって好ましい。
【００４１】
トランジスタＴｒは一方向のみの電流の流れについて導通／非導通する機能を有するが、ダイオードブリッジＤ２が全波整流を行うので、リアクトルＬに流れる入力電流Ｉｉｎの向きによらず、上記の導通／非導通を行うことができる。
【００４２】
トランジスタＴｒのゲートには導通制御信号ＺＸが与えられる。これにより、上記スイッチ回路の導通／非導通は導通制御信号ＺＸによって制御される。
【００４３】
当該電源回路は導通制御信号ＺＸを出力する導通制御回路１００を備える。導通制御回路１００は、ゼロクロス信号ＺＳを入力し、これが活性状態から非活性状態へと遷移した時点から、後述する第１遅延時間（ｈ＋Δ）経過後に導通制御信号ＺＸを活性化させる。また直流電圧Ｖ０の指令値Ｖ＊を入力し、これに基づいて導通制御信号ＺＸが活性化する期間を決定する。
【００４４】
図２は導通制御回路１００の構成を例示する回路図である。導通制御回路１００は補正時間算出回路１と、タイミング設定回路２と、パルス幅設定部３と、パルス出力回路４とを備えている。
【００４５】
補正時間算出回路１は可変の補正時間ｈを算出する。補正時間ｈは、後述する遅延時間Δとともに、非活性時点を実質的に遅延させる。
【００４６】
タイミング設定回路２は、活性化信号θ１と非活性化信号θ２とを出力する。活性化信号θ１は、ゼロクロス信号ＺＳが非活性状態から活性状態へと遷移した第１時点を示す。非活性化信号θ２は、非活性化時点から補正時間ｈが経過した第２時点を示す。
【００４７】
パルス幅設定部３は指令値Ｖ＊を入力し、これから直流電圧Ｖ０を引いて得られる偏差に基づいて導通制御信号ＺＸが活性化する期間を決定する設定値τを出力する。偏差が大きいほど、設定値τは大きい。パルス幅設定部３には直流電圧Ｖ０を得るために、電圧Ｖ１，Ｖ２が入力されている。
【００４８】
パルス出力回路４は活性化信号θ１、非活性化信号θ２を入力し、それぞれが示す第１時点及び第２時点に基づいて、導通制御信号ＺＸを活性化させる。
【００４９】
補正時間算出回路１は、ローパスフィルタ１１，１２とアンプ１３，１４と、演算器１５と、ＰＩ制御回路１６とを有している。
【００５０】
電圧Ｖ１，Ｖ２を示す信号（図中では簡単のため、当該信号にはそれぞれが示す電圧と同じ符号を付記した）は、それぞれローパスフィルタ１１，１２によって高周波成分が除去され、アンプ１３，１４に入力する。演算器１５はアンプ１３，１４の出力の差を求める。演算器１５の出力はＰＩ制御回路１６に入力する。
【００５１】
演算器１５の出力は電圧Ｖ１，Ｖ２の相違を示すので、当該出力を両者の差として（換言すれば入力端Ｐ２を基準とした電圧Ｖ１，−Ｖ２の和として）求めるべく、アンプ１３，１４のそれぞれのゲインＫ１，Ｋ２は相互に等しいことが望ましい。但し、制御の設計上の変更として、ゲインＫ１，Ｋ２は相互に異なっていてもよい。
【００５２】
またゲインＫ１，Ｋ２は演算器１５の出力がＰＩ制御回路１６の動作が適切に行われるように設定される。ＰＩ制御回路１６は比例積分制御を行うことにより、電圧Ｖ１，Ｖ２の相違に対して追従性良く、補正時間ｈを示す信号（図中では簡単のため、当該信号には補正時間ｈと同じ符号ｈを付記した）を出力する。
【００５３】
上記の動作から、電圧Ｖ１，Ｖ２の相違が大きいほど（換言すれば入力端Ｐ２を基準とした電圧Ｖ１，−Ｖ２の和が大きいほど）、補正時間ｈは大きく求められる。
【００５４】
以下、導通制御回路１００の動作を、その構成の詳細と共に説明する。図３は導通制御回路１００における種々の信号や電圧の波形を示すグラフである。
【００５５】
タイミング設定回路２はラッチ回路２１〜２３を備えている。これらのラッチ回路はパルス幅入力端Ｗ、立ち上がり検出端Ｕ、立ち下がり入力端Ｄ、正相パルス出力端Ｑ、逆相パルス出力端Ｂとを有している。
【００５６】
当該ラッチ回路は、立ち上がり検出端Ｕに入力する信号の立ち上がりが生じてから一定期間、あるいは立ち下がり入力端Ｄに入力する信号の立ち下がりが生じてから一定期間、正相パルス出力端Ｑから高電位を出力する。当該一定期間はパルス幅入力端Ｗに与えられる信号によって決定される。例えばラッチ回路２１ではそのパルス幅入力端Ｗに、補正時間ｈを示す信号が入力するので、補正時間ｈに対応した期間だけ高電位となるパルス信号が、正相パルス出力端Ｑから出力される。ラッチ回路２２，２３のパルス幅入力端Ｗには、パルス幅δを示す信号が入力する。
【００５７】
なお、逆相パルス出力端Ｂからは、正相パルス出力端Ｑと逆位相のパルス信号が出力される。
【００５８】
ラッチ回路２１，２３の立ち上がり検出端Ｕ、ラッチ回路２２の立ち下がり検出端Ｄにはいずれも固定電位（たとえば設地電位）が与えられ、ここに入力する信号によって正相パルス出力端Ｑの出力が影響を受けないようにしている。
【００５９】
ラッチ回路２１の立ち下がり検出端Ｄ、ラッチ回路２２の立ち上がり検出端Ｕには、いずれもゼロクロス信号ＺＳが入力される。ゼロクロス信号ＺＳは、図３に示されるように、交流電圧Ｖｉｎを閾値Ｖｄと比較した結果を反映して遷移する。具体的にはゼロクロス信号ＺＳは、交流電圧Ｖｉｎが閾値Ｖｄを越えている期間においてのみ活性化する。
【００６０】
いま、交流電圧Ｖｉｎが、入力端Ｐ２を基準として負から正へと移行する時点を時刻ｔ０とする。ゼロクロス信号ＺＳが活性化する第１時点は時刻ｔ１（＞ｔ０）で、非活性化する非活性化時点は時刻ｔ４で、それぞれ示されている。
【００６１】
ラッチ回路２２の正相パルス出力端Ｑからは、ゼロクロス信号ＺＳの立ち上がり時点からパルス幅δで活性化する活性化信号θ１が出力される。つまり活性化信号θ１は、その立ち上がりが第１時点たる時刻ｔ１となるパルスである。
【００６２】
ラッチ回路２１の正相パルス出力端Ｑからは、ゼロクロス信号ＺＳの非活性化時点から補正時間ｈの間で活性化する信号ｑ１が出力される。よって信号ｑ１の立ち下がりが、上述の第２時点に相当し、図３において時刻ｔ５で示されている。そしてラッチ回路２３の立ち下がり検出端Ｄには信号ｑ１が入力するので、ラッチ回路２３の正相パルス出力端Ｑからは、第２時点たる時刻ｔ５において立ち上がる非活性化信号θ２が出力される。
【００６３】
以上のようにして、タイミング設定回路２から得られた活性化信号θ１及び非活性化信号θ２は、パルス出力回路４に入力する。
【００６４】
パルス幅設定部３は、演算器３１，３３、アンプ３２、ＰＩ制御回路３４、リミッタ３５を有する。演算器３１は電圧Ｖ１，Ｖ２の和を演算することで、直流電圧Ｖ０を出力する。演算器３３では、指令値Ｖ＊から直流電圧Ｖ０を引いて偏差が求められる。但し指令値Ｖ＊の値自体に自由度を持たせるため、演算器３１の出力はアンプ３２においてゲインＫ３で増幅されてから、演算器３３に入力する。例えば指令値Ｖ＊の値が所望の直流電圧Ｖ０の二倍の値として入力される場合には、ゲインＫ３として２倍を採用すればよい。これにより演算器３３の出力は偏差のＫ３倍となる。但しゲインＫ３は定数であるので、その後の制御は、偏差自体が求められた場合と実質的には変わりなく実行することができる。
【００６５】
ＰＩ制御回路３４は偏差（あるいはその定数倍）に追従した信号を出力する。当該信号は、偏差が大きいほど大きな値を採るが、リミッタ３５によって上限が設けられる。リミッタ３５の出力は設定値τとしてパルス出力回路４に与えられる。
【００６６】
パルス出力回路４は論理ゲート４１，４６、ラッチ回路４４、積分回路４２、リミッタ４３、比較回路４５を有している。ラッチ回路４４もラッチ回路２１〜２３と同じ機能を有している。
【００６７】
論理ゲート４１は活性化信号θ１及び非活性化信号θ２の論理和を採って、積分回路４２及びラッチ回路４４の立ち上がり検出端Ｕに与える。
【００６８】
ラッチ回路４４の立ち下がり検出端Ｄには固定電位（たとえば設地電位）が与えられ、ここに入力する信号によって逆相パルス出力端Ｂの出力が影響を受けないようにしている。ラッチ回路４４のパルス幅入力端Ｗには固定値を採る補正時間Δを示す信号が入力される。よってラッチ回路４４の逆相パルス出力端Ｂからは、第１時点たる時刻ｔ１と、第２時点たる時刻ｔ５においてそれぞれ立ち下がり、いずれもパルス幅Δで低電位となる信号ｑ２が出力される。
【００６９】
他方、積分回路４２はリセット端Ｒと、時定数入力端を有している。リセット端Ｒに入力する信号の立ち下がりによって積分回路４２の出力は、初期値入力端に入力された信号が示す値（ここでは初期値Ｃとした）へと強制的に設定される。よって積分回路４２は第１時点（時刻ｔ１）及び第２時点（時刻ｔ５）のいずれにおいても、値Ｃを採り、所定の勾配で上昇する鋸歯波を生成する。
【００７０】
リミッタ４３は積分回路４２の上限を上限値Ｌに制限する。よってリミッタ４３が出力する信号ｑ３は、初期値Ｃから上限値Ｌへと所定の勾配で上昇し、その後は積分回路４２にリセットがかかるまで上限値Ｌを採る波形を呈する。
【００７１】
比較器４５は信号ｑ３と設定値τとを入力し、信号ｑ３が設定値τよりも小さい場合に活性化する信号ｑ４を出力する。ここでは設定値τを初期値Ｃと上限値Ｌとの間に設定することにより、信号ｑ４は時刻ｔ１，ｔ５において活性化し、時刻ｔ３，ｔ７において非活性化する場合が示されている。
【００７２】
設定値τを初期値Ｃと上限値Ｌとの間に設定する必要があることから、リミッタ３５の上限は上限値Ｌよりも小さいことが望ましい。また設定値τは偏差の正負に応じて、正負のいずれの極性も採り得ることから、初期値Ｃは負の値に設定うることが望ましい。
【００７３】
論理ゲート４６は信号ｑ２，ｑ４の論理積を採って導通制御信号ＺＸとして出力する。上述のように、信号ｑ２，ｑ３はいずれも第１時点たる時刻ｔ１及び第２時点たる時刻ｔ５で立ち下がるので、時刻ｔ１，ｔ５から遅延時間Δが経過するまでは信号ｑ４は信号ｑ２によってマスキングされることになる。その一方で、信号ｑ４が立ち下がる時点は、設定値τが大きいほど、また積分回路４２が出力する信号の勾配が大きいほど、時刻ｔ１，ｔ５よりも遅延する。
【００７４】
よって遅延時間Δが上記勾配で設定値τを除した値よりも小さい関係を得ることにより、導通制御信号ＺＸは時刻ｔ２，ｔ６において活性化し、時刻ｔ３，ｔ７において非活性化する。ここで時刻ｔ６は、非活性化時点たる時刻ｔ４よりも、可変の補正時間ｈと固定の遅延時間Δとの和だけ遅延することになる。
【００７５】
遅延時間Δは、リアクトルに流れる入力電流Ｉｉｎの通電角を制御し、入力電流Ｉｉｎの波形を改善する観点からは設けることが望ましい。しかし遅延時間Δは、導通制御信号ＺＸが活性化する期間を、設定値τと信号ｑ３の波形の勾配とで得られる期間から目減りさせる。従って遅延時間Δを設ける場合には、指令値Ｖ＊へと直流電圧Ｖ０を制御することが容易な範囲で、勾配を小さくしたり、設定値τを大きくすることが望ましい。
【００７６】
なお、遅延時間Δは零に設定することもできる。遅延時間Δを零にするのであれば、ラッチ回路４及び論理ゲート４６を省略し、信号ｑ４を導通制御信号ＺＸとして採用すればよい。
【００７７】
本実施の形態によれば、トランジスタＴｒとダイオードブリッジＤ２とを有するスイッチ回路が導通／非導通することにより、電源回路の力率が改善される。トランジスタＴｒの導通／非導通を制御する導通制御信号ＺＸは、以上のようにして生成されるので、ゼロクロス信号ＺＳの立ち下がりから遅延時間（ｈ＋Δ）経過後に立ち下がる。これにより、交流電圧Ｖｉｎを単一の閾値Ｖｄと比較して電力損失を低減させる場合に、ゼロクロス信号ＺＳの時間的なずれを補正して導通制御信号ＺＸを得る。
【００７８】
しかも前駆的思想で述べた技術とは異なり、当該遅延時間は補正時間ｈによって可変である。そして補正時間ｈによって、導通制御信号ＺＸがコンデンサＣ１，Ｃ２の電圧Ｖ１，Ｖ２を等しくするようにトランジスタＴｒの導通／非導通させる。これにより、リアクトルＬに流れる入力電流Ｉｉｎを制御する導通制御信号ＺＸの時間的なずれを補正し、入力端Ｐ２を基準とした電圧Ｖ１，−Ｖ２の対称性を高め、以てリアクトルに流れる電流Ｉｉｎの波形を対称にし、その高調波を低減する。
【００７９】
図４は図１０に対応し、交流電圧Ｖｉｎと、入力電流Ｉｉｎと、導通制御信号ＺＸとの関係を示す波形図である。いずれの波形についても共通した横軸として、時間を採用している。図４に示された場合も、図１０に示された場合と同じ指令値Ｖ＊と、同じ負荷Loadを用いている。導通制御信号ＺＸの活性状態は、図４において上側に突出しているパルスで示されており、図１０で示された導通制御信号Ｋとは相違することが観察される。
【００８０】
図４において、交流電圧Ｖｉｎの正側の半波、負側の半波にそれぞれ対応する入力電流Ｉｉｎの波形は相互に対称となっており、その高調波成分は図１０に示された場合と比較して低減されることが分かる。
【００８１】
第２の実施の形態．
補正時間ｈは入力電流Ｉｉｎに基づいて求めることもできる。入力電流Ｉｉｎの正側半波と負側半波との対称性が小さいほど、補正時間ｈを大きく算出すればよい。
【００８２】
図５は、導通制御回路１００の補正時間算出回路１に置換して採用できる補正時間算出回路１ａの構成を例示するブロック図である。補正時間算出回路１ａは入力電流Ｉｉｎを入力して補正時間ｈを出力する。
【００８３】
補正時間算出回路１ａは半波整流回路１７，１８と、ローパスフィルタ１１，１２と、加算器１５と、ＰＩ制御回路１６とを有している。
【００８４】
半波整流回路１７，１８は、それぞれ入力電流Ｉｉｎの正側の半波及び負側の半波を、符号を変えずに整流する。半波整流回路１７，１８の出力はそれぞれローパスフィルタ１１，１２によって平滑化された後に、加算器１５によって加算される。ローパスフィルタ１１，１２の出力はそれぞれ正、負となるので、加算器１５の出力は入力電流Ｉｉｎの正側半波と負側半波との対称性が小さいほど大きくなる。
【００８５】
ＰＩ制御回路１６は加算器１５の出力に基づいて比例積分制御を行って補正時間ｈを示す信号を出力するので、入力電流Ｉｉｎの正側半波と負側半波との対称性が小さいほど補正時間ｈは大きく算出されることになる。
【００８６】
補正時間算出回路１と類似して、ローパスフィルタ１１と加算器１５との間、ローパスフィルタ１２と加算器１５との間に、それぞれアンプを介挿させてもよい。
【００８７】
以上のようにして求められた補正時間ｈを用いて、第１の実施の形態と同様にして導通制御信号ＺＸを生成すれば、入力電流Ｉｉｎの正側半波と負側半波との対称性を小さくするようにトランジスタＴｒの導通／非導通が制御されるので、第１の実施の形態と同様の効果が得られる。
【図面の簡単な説明】
【００８８】
【図１】この発明の実施の形態にかかる電源回路の構成を例示する回路図である。
【図２】実施の形態において採用される導通制御回路の構成を例示する回路図である。
【図３】導通制御回路における種々の信号や電圧の波形を示すグラフである。
【図４】実施の形態の効果を示す波形図である。
【図５】実施の形態の補正時間算出回路の構成を示す回路図である。
【図６】交直変換を行う電源回路の構成を例示する回路図である。
【図７】交流電圧とゼロクロス信号との関係を示すグラフである。
【図８】フォトカプラを示す回路図である。
【図９】交流電圧とゼロクロス信号との関係を示すグラフである。
【図１０】交流電圧と、入力電流と、導通制御信号との関係を示す波形図である。
【符号の説明】
【００８９】
１，１ａ  補正時間算出回路
２  タイミング設定回路
４  パルス出力回路
１００  導通制御回路
Ｃ１，Ｃ２  コンデンサ
Ｄ１，Ｄ２  ダイオードブリッジ
ｈ  補正時間
Ｌ  リアクトル
Ｔｒ  トランジスタ
Ｖ０  直流電圧
Ｖｉｎ  交流電圧
Ｖｄ  閾値
Ｖ＊  指令値
ＺＳ  ゼロクロス信号
ＺＸ  導通制御信号
Δ  遅延時間
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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