(57)【要約】【課題】サージ電圧／電流によってゲート酸化膜が破壊されることを防止する。【解決手段】高耐圧トランジスタは、半導体基板８に形成されたトレンチに設けられたゲート電極４と、ゲート電極４の両側に、ゲート電極４からそれぞれ所定の間隔を空けて形成されたソース５及びドレイン６と、トレンチのソース５側の側壁とトレンチのドレイン６側の側壁とに沿って形成された電界緩和層２と、ゲート電極４とソース５との間と、ゲート電極４とドレイン６との間とに形成された電界緩和層３とを備える。【選択図】図１１
2008084996.tif 000002
【特許請求の範囲】
【請求項１】
第１の伝道型の半導体基板に形成された第１のトレンチに設けられたゲート電極と、
前記ゲート電極の両側に、前記ゲート電極からそれぞれ所定の間隔を空けて形成されたソース及びドレインと、
前記トレンチの前記ソース側の側壁と前記トレンチの前記ドレイン側の側壁とに沿って形成された第１電界緩和層と、
前記ソース及びドレインを取り囲み、かつ前記ゲート電極と前記ソースとの間と、前記ゲート電極と前記ドレインとの間とに形成された第２電界緩和層とを備え、
ドレイン・ソース拡散層の耐圧がトランジスタの耐圧より１〜３Ｖ低くなっていることを特徴とする高耐圧トランジスタ。
【請求項２】
前記半導体基板表面の基板不純物濃度は、前記第１電界緩和層の基板不純物濃度よりも高くなっている請求項１記載の高耐圧トランジスタ。
【請求項３】
前記トレンチ底面の基板不純物濃度は、前記第１電界緩和層の基板不純物濃度よりも低くなっている請求項１記載の高耐圧トランジスタ。
【請求項４】
前記トレンチ底面の下側の基板不純物濃度は、前記トレンチ底面の基板不純物濃度よりも高くなっている請求項１記載の高耐圧トランジスタ。
【請求項５】
請求項１記載の高耐圧トランジスタの製造方法であって、
半導体基板に前記第１のトレンチを形成してＣＶＤ酸化膜を埋め込み、
前記第１のトレンチの側壁から外側に所望の幅で開口した第１のフォトレジストを形成し、
前記第１のフォトレジストをマスクとして第２伝導型の第１イオンを注入して、前記第１のトレンチの側壁に沿って第１電界緩和層を形成することを特徴とする高耐圧トランジスタの製造方法。
【請求項６】
前記第１電界緩和層を形成した範囲にある第１のトレンチ内のＣＶＤ酸化膜を除去して第２のトレンチを形成し、
前記第２のトレンチの側面と底面にゲート酸化膜を形成した後に、前記第２のトレンチにゲート電極を形成する請求項５記載の高耐圧トランジスタの製造方法。
【請求項７】
前記ゲート電極を所望の幅で覆う絶縁膜を形成し、
前記絶縁膜をマスクとして第２伝導型の第２イオンを注入して前記絶縁膜の両側にソース及びドレインを形成し、
第２伝導型の第３イオンを注入して、前記ソース及びドレインの下部と、前記絶縁膜の下部に第２電界緩和層を形成して、前記第１の電界緩和層と電気的に接続する請求項６記載の高耐圧トランジスタの製造方法。
【請求項８】
前記第１イオンは、前記第１のトレンチの底面よりも浅い位置に注入する請求項５記載の高耐圧トランジスタの製造方法。
【請求項９】
前記第３イオンは、前記第１イオンの注入位置よりも浅く、前記第２イオンの注入位置よりも深い位置に注入する請求項７記載の高耐圧トランジスタの製造方法。
【請求項１０】
前記半導体基板表面の基板不純物濃度と前記第３イオンの注入により、ドレイン・ソース接合耐圧が設定される請求項７記載の高耐圧トランジスタの製造方法。
【請求項１１】
前記半導体基板表面の基板不純物濃度及び前記トレンチ底面の基板不純物濃度と前記第１イオンの注入により、トランジスタ耐圧が設定される請求項５記載の高耐圧トランジスタの製造方法。
【請求項１２】
請求項１記載の高耐圧トランジスタと、
前記高耐圧トランジスタに接続された出力端子とを備えたことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高耐圧トランジスタ及びその製造方法に関し、より詳しくは、液晶ドライバ等において、トレンチ構造を有する高耐圧トランジスタ及びその製造方法に関する。
【背景技術】
【０００２】
従来から高耐圧ＭＯＳトランジスタとして機能する半導体装置が提案されている。この高耐圧ＭＯＳトランジスタは、図１７に示すように、シリコン基板７１に素子分離用のアイソレーション領域７２と、電界緩和層７３とが設けられ、ゲート酸化膜７４を介して電界緩和層７３に両端部で重なるようにゲート電極７５が形成されており、ゲート電極７５の両側に、ゲート電極７５と一定距離を離して、いわゆるオフセット構造のソース／ドレイン領域７６が設けられている。このような構造の高耐圧ＭＯＳトランジスタでは、高耐圧を確保するため、通常、ゲート長及び電界緩和層７３がある程度大きく形成されている。
【０００３】
これに対して、高集積化を図るために、例えば特許文献１に、トレンチを使った高耐圧ＭＯＳトランジスタが提案されている。この高耐圧ＭＯＳトランジスタは、図１８に示すように、まず、Ｎ型半導体基板５０にトレンチ６０を形成し、トレンチ６０の側面と底面とにＰ型−不純物拡散層６１を形成する。次に、図１９に示すように、トレンチ６０の底面をさらに掘り下げてトレンチ６２を形成する。その後、図２０に示すように、トレンチ６２の側面と底面との表層に、例えば熱酸化法により酸化膜６３を形成し、トレンチ６２を含む半導体基板５０上全面にＣＶＤ法を用いてポリシリコン膜を形成する。ポリシリコン膜を、フォトリソグラフィ及びエッチング技術によりゲート電極６４にパターニングし、Ｐ−ＬＤＤ用低濃度拡散層６５を形成し、ゲート電極６４の側壁にサイドウォール６６を形成し、Ｐ型高濃度不純物拡散層６７を通常の製造方法で形成し、図２０及び図２１に示すようなＰ型高耐圧ＭＯＳトランジスタを得る。
【０００４】
得られたＰ型高耐圧ＭＯＳトランジスタは、トレンチ６２を覆うようにゲート電極６４が形成されており、ゲート電極６４の側壁にはサイドウォール６６が配置されており、これに隣接してソース／ドレイン領域となるＰ型高濃度不純物層６７が配置されており、Ｐ型高濃度不純物層６７とトレンチ６２との周囲にはＬＯＣＯＳ法によるアイソレーション領域６８が形成されており、ゲート電極６４とアイソレーション領域６８とが重なる領域にメタル配線と接続するためのコンタクト領域６９が形成されている。
【０００５】
この高耐圧ＭＯＳトランジスタによれば、電界緩和層として機能するＰ型−不純物拡散層６１がトレンチ６２の側面に形成されるので、トランジスタの占有面積を縮小することができる。しかし、トレンチ６０を形成した後、さらに掘り下げてトレンチ６２を形成するので工程が複雑となって、製造コストが高くなり、歩留まりを低下させる。
【０００６】
また、ゲート電極６４の側壁にはサイドウォール６６を形成し、アイソレーション領域６８にはゲート電極６４とメタル配線とのコンタクト領域６９を形成する必要があるため、その分、高耐圧ＭＯＳトランジスタの縮小効果が減少する。
【０００７】
これらの問題を解決したものとして、例えば特開２００４−３９９８５号公報（特許文献２）は、斜め方向に沿ったイオン注入によってトレンチの側壁にドリフト拡散を形成した高耐圧ＭＯＳトランジスタを提案している。この高耐圧ＭＯＳトランジスタは、図２２に示すように、半導体基板４０にトレンチ４１を形成し、斜め方向に沿ったイオン注入によってトレンチ４１の側壁にドリフト拡散４２を形成する。その斜め方向のイオン注入の際、トレンチ４１の底壁はトレンチ４１の開口部の縁の影となってイオン注入されない。
【０００８】
その後、図２３に示すように、トレンチ４１の側壁と底面にゲート酸化膜４３を形成し、トレンチ４１にゲート電極４４を埋め込み、イオン注入で高濃度不純物拡散層４５、層間絶縁膜４６及びドレイン・ソース・ゲート電極配線４７を形成し、図２３に示すような高耐圧ＭＯＳトランジスタを得る。
【特許文献１】特開平４−２５１９８０号公報（平成４年（1992）９月８日公開）
【特許文献２】特開２００４−３９９８５号公報（平成１６年２月５日公開）
【発明の開示】
【発明が解決しようとする課題】
【０００９】
図２３に示す高耐圧ＭＯＳトランジスタは、製造方法が簡略化、かつ高集積化されているが、ゲート電極４４と高濃度不純物拡散層４５とが隣接しているため、ゲート電極４４による電界の影響を受けて高耐圧ＭＯＳトランジスタの耐圧が低下し、高耐圧化が困難であるという問題がある。
【００１０】
更に図２２に示すように、トレンチ４１の側壁に斜め方向にイオン注入してドリフト拡散層４２を形成するために、ドリフト拡散層４２を形成するためのイオン注入の注入角θでゲート長（トレンチ４１の幅）ａとドリフト拡散層４２の長さｂとが関係付けられる（ｂ＝ａ／tan θ）。このため、トレンチ４１の深さが決まるとゲート長（トレンチ４１の幅）が一義的に決まってしまう。従って、トランジスタの特性ばらつきの影響が大きい回路（例えば液晶ドライバの出力回路）の設計の際に、ゲート長を大きくして製造工程の加工精度ばらつきの影響を小さくすることが出来ないという問題点が生じ、そのような回路では上記のような縮小化した高耐圧トランジスタを使用することが出来なくなる。
【００１１】
更に、従来の液晶ドライバ等の半導体装置においては、出力／電源端子に直接トランジスタを接続すると出力／電源端子にサージ電圧が加わった場合、サージ電圧はゲート近傍まで到達し、ゲート酸化膜破壊等の不具合が発生する。このため、ＥＳＤ保護回路として、保護抵抗、保護ダイオード、等を出力／電源端子毎に設け、サージ電圧が内部回路に影響を与えないようにしなければならないという問題があった。
【００１２】
近年、高耐圧トランジスタを使用する液晶ドライバは、部品点数を減らして液晶パネルの製造コストを低減するために、出力端子数が急速に増加しており、出力端子毎に相当な面積を占めるＥＳＤ保護回路を設けなければならないことから、チップに占めるＥＳＤ保護回路の面積は無視出来なくなっている。
【００１３】
本発明の目的は、これらの問題点を解決して、サージ電圧／電流によってゲート酸化膜が破壊されることを防止することができる高耐圧トランジスタ、これを用いた半導体装置及び高耐圧トランジスタの製造方法を提供することにある。
【課題を解決するための手段】
【００１４】
本発明に係る高耐圧トランジスタは、上記課題を解決するために、第１の伝道型の半導体基板に形成された第１のトレンチに設けられたゲート電極と、前記ゲート電極の両側に、前記ゲート電極からそれぞれ所定の間隔を空けて形成されたソース及びドレインと、前記トレンチの前記ソース側の側壁と前記トレンチの前記ドレイン側の側壁とに沿って形成された第１電界緩和層と、前記ソース及びドレインを取り囲み、かつ前記ゲート電極と前記ソースとの間と、前記ゲート電極と前記ドレインとの間とに形成された第２電界緩和層とを備え、ドレイン・ソース拡散層の耐圧がトランジスタの耐圧より１〜３Ｖ低くなっていることを特徴とする。
【００１５】
耐圧差が１Ｖ以下であると、外部からのサージ電圧がトランジスタに印加されたとき、ソース・ドレイン拡散から基板へサージ電流が流れ始める前に、サージ電圧がゲートに到達し、トランジスタを破壊する。耐圧差が３Ｖ以上であると、ソース・ドレイン拡散から基板へサージ電流が流れて、ゲートにサージ電圧が到達することはないが、トランジスタ耐圧を高くするためにトランジスタの寸法が大きくなる。
【００１６】
本発明に係る高耐圧トランジスタでは、前記トレンチ底面の基板不純物濃度は、前記第１電界緩和層の基板不純物濃度よりも低く、かつ、前記トレンチ底面の下側の基板不純物濃度は、前記トレンチ底面の基板不純物濃度よりも高くなっていることが好ましい。
【００１７】
上記構成によれば、スレショルド電圧の増大を防ぎながら、トランジスタのなだれ降伏耐圧とパンチスルー耐圧を所望の値に設定することができる。
【００１８】
本発明に係る高耐圧トランジスタでは、前記半導体基板表面の基板不純物濃度は、前記第１電界緩和層の基板不純物濃度よりも高くなっていることが好ましい。
【００１９】
本発明に係る高耐圧トランジスタでは、前記トレンチ底面の基板不純物濃度は、前記第１電界緩和層の基板不純物濃度よりも低くなっていることが好ましい。
【００２０】
本発明に係る高耐圧トランジスタでは、前記トレンチ底面の下側の基板不純物濃度は、前記トレンチ底面の基板不純物濃度よりも高くなっていることが好ましい。
【００２１】
本発明に係る高耐圧トランジスタの製造方法は、上記課題を解決するために、本発明に係る高耐圧トランジスタを製造する方法であって、半導体基板に前記第１のトレンチを形成してＣＶＤ酸化膜を埋め込み、前記第１のトレンチの側壁から外側に所望の幅で開口した第１のフォトレジストを形成し、前記第１のフォトレジストをマスクとして第２伝導型の第１イオンを注入して、前記第１のトレンチの側壁に沿って第１電界緩和層を形成することを特徴とする。
【００２２】
本発明に係る高耐圧トランジスタの製造方法では、前記第１電界緩和層を形成した範囲にある第１のトレンチ内のＣＶＤ酸化膜を除去して第２のトレンチを形成し、前記第２のトレンチの側面と底面にゲート酸化膜を形成した後に、前記第２のトレンチにゲート電極を形成することが好ましい。
【００２３】
本発明に係る高耐圧トランジスタの製造方法では、前記ゲート電極を所望の幅で覆う絶縁膜を形成し、前記絶縁膜をマスクとして第２伝導型の第２イオンを注入して前記絶縁膜の両側にソース及びドレインを形成し、第２伝導型の第３イオンを注入して、前記ソース及びドレインの下部と、前記絶縁膜の下部に第２電界緩和層を形成して、前記第１の電界緩和層と電気的に接続することが好ましい。
【００２４】
本発明に係る高耐圧トランジスタの製造方法では、前記第１イオンは、前記第１のトレンチの底面よりも浅い位置に注入することが好ましい。
【００２５】
本発明に係る高耐圧トランジスタの製造方法では、前記第３イオンは、前記第１イオンの注入位置よりも浅く、前記第２イオンの注入位置よりも深い位置に注入することが好ましい。
【００２６】
本発明に係る高耐圧トランジスタの製造方法では、前記半導体基板表面の基板不純物濃度と前記第３イオンの注入により、ドレイン・ソース接合耐圧が設定されることが好ましい。
【００２７】
本発明に係る高耐圧トランジスタの製造方法では、前記半導体基板表面の基板不純物濃度及び前記トレンチ底面の基板不純物濃度と前記第１イオンの注入により、トランジスタ耐圧が設定されることが好ましい。
【００２８】
本発明に係る半導体装置は、上記課題を解決するために、本発明に係る高耐圧トランジスタと、前記高耐圧トランジスタに接続された出力端子とを備えたことを特徴とする。
【００２９】
本発明に係る高耐圧トランジスタは、上記課題を解決するために、第１の位置よりも深い第２の位置における基板不純物濃度が、前記第１の位置における基板不純物濃度よりも低くなっており、前記第２の位置よりも深い第３の位置における基板不純物濃度が、前記第２の位置における基板不純物濃度よりも高くなっている第１伝導型の半導体基板を形成し、前記第２の位置に底面を有するトレンチを前記半導体基板に形成してＣＶＤ酸化膜を埋め込み、前記トレンチの両側の側壁に沿って第２伝導型の第１イオンを注入して第１電界緩和層を形成し、前記ＣＶＤ酸化膜を前記トレンチから除去して、ゲート電極を前記トレンチに埋め込み、前記ゲート電極を所望の幅で覆う絶縁膜を形成し、前記絶縁膜をマスクとして第２伝導型の第２イオンを注入して前記絶縁膜の両側にソース及びドレインを形成し、第２伝導型の第３イオンを注入して、前記ゲート電極と前記ソースとの間と、前記ソースの下部と、前記ゲート電極と前記ドレインとの間と、前記ドレインの下部とに第２電界緩和層を形成することを特徴とする。
【００３０】
この特徴により、第１の位置よりも深い第２の位置における基板不純物濃度が、前記第１の位置における基板不純物濃度よりも低くなっており、前記第２の位置よりも深い第３の位置における基板不純物濃度が、前記第２の位置における基板不純物濃度よりも高くなっている第１伝導型の半導体基板を形成し、前記トレンチの両側の側壁に沿って第２伝導型の第１イオンを注入して第１電界緩和層を形成し、第２伝導型の第３イオンを注入して、前記ゲート電極と前記ソースとの間と、前記ソースの下部と、前記ゲート電極と前記ドレインとの間と、前記ドレインの下部とに第２電界緩和層を形成する。このため、第２電界緩和層の基板不純物濃度は、第１電界緩和層の基板不純物濃度よりも高くなっているので、ドレイン・ソース接合耐圧がトランジスタ耐圧よりも低くなる。このため、高耐圧トランジスタによって構成された半導体装置の出力端子にサージ電圧が印加されると、ドレイン及びソースを構成する高濃度拡散層から半導体基板へサージ電流が流れ、サージ電圧は急速に減衰し、高耐圧トランジスタのゲート電極近傍まで到達することはない。従って、サージ電圧／電流によってゲート酸化膜が破壊されることを防止することができる。
【発明の効果】
【００３１】
本発明に係る高耐圧トランジスタは、以上のように、ドレイン・ソース拡散層の耐圧がトランジスタの耐圧より１〜３Ｖ低くなっているので、サージ電圧／電流によってゲート酸化膜が破壊されることを防止することができる。
【００３２】
本発明に係る高耐圧トランジスタの製造方法は、以上のように、半導体基板に前記第１のトレンチを形成してＣＶＤ酸化膜を埋め込み、前記第１のトレンチの側壁から外側に所望の幅で開口した第１のフォトレジストを形成し、前記第１のフォトレジストをマスクとして第２伝導型の第１イオンを注入して、前記第１のトレンチの側壁に沿って第１電界緩和層を形成するので、サージ電圧／電流によってゲート酸化膜が破壊されることを防止することができる。
【００３３】
本発明に係る半導体装置は、以上のように、本発明に係る高耐圧トランジスタを備えているので、サージ電圧／電流によってゲート酸化膜が破壊されることを防止することができる。
【発明を実施するための最良の形態】
【００３４】
本発明の一実施形態について図１ないし図１３に基づいて説明すると以下の通りである。
【００３５】
図１は、実施の形態に係る高耐圧トランジスタ１の構成を示す平面図であり、図２は、図１に示される断面I-Iに沿った断面図であり、図３は、図１に示される断面II-IIに沿った断面図である。高耐圧トランジスタ１は、半導体基板８の表面に垂直な方向から見て、互いに平行に配置されたストライプ状のＣＶＤ酸化膜１１を備えている。図１及び図２において中央に配置されたＣＶＤ酸化膜１１を寸断して形成されたトレンチ７に、ゲート電極４が埋め込まれている。トレンチ７の底面及び両側面と半導体基板８の表面とを覆うようにゲート酸化膜１２が形成されている。
【００３６】
ゲート電極４の両側に、ゲート電極４からそれぞれ所定の間隔を空けて形成されたソース５及びドレイン６が、半導体基板８の表面に露出して形成されている。トレンチ７のソース５側の側壁とトレンチのドレイン６側の側壁とに沿って電界緩和層２が所定の深さに形成されている。ゲート電極４とソース５との間と、ゲート電極４とドレイン６との間とに電界緩和層３が形成されている。電界緩和層３は、電界緩和層２の上面よりも深い位置まで形成されている。
【００３７】
ＣＶＤ酸化膜１１は、素子分離の為に半導体基板８に埋め込まれている。中央のＣＶＤ酸化膜１１に隣接してゲート電極４が埋め込まれている。ソース５及びドレイン６は、ドレイン／ソース拡散となるＮ型高濃度不純物拡散層によって構成されている。半導体基板８の表面にドレイン／ソース拡散となる高濃度不純物をイオン注入する際にマスクとして機能する絶縁膜１０がゲート電極４を覆っている。図２の断面I-Iの方向は、高耐圧トランジスタのゲート長方向である。図３の断面II-IIの方向は、高耐圧トランジスタのゲート幅方向である。
【００３８】
図２に示す高耐圧トランジスタのゲート長方向の断面において、トレンチ７の側壁と底面とを熱酸化してゲート酸化膜１２が形成されている。そのゲート酸化膜１２上にゲート電極４が埋め込まれている。ゲート電極４を所望の幅で絶縁膜１０が覆っている。絶縁膜１０の両側の半導体基板８の表面にソース５及びドレイン６が形成されている。トレンチ７の側面に電界緩和層２が形成されている。電界緩和層３は、ソース５とゲート電極４との間、及びソース５と電界緩和層２との間に形成されており、また、ドレイン６とゲート電極４との間、及びドレイン６と電界緩和層２との間に形成されている。トレンチ７の底面にチャネル領域１９が形成されている。
【００３９】
図３に示すトランジスタのゲート幅方向の断面において、ゲート電極４の側面は素子分離の為のＣＶＤ酸化膜１１に隣接し、ゲート電極４を所望の幅で覆う絶縁膜１０が形成されており、ゲート電極４の底面にチャネル領域１９が形成されている。
【００４０】
図４は、高耐圧トランジスタ１の製造方法を説明するための上記断面I-Iに沿った断面図である。初めに、図４に示すようにＰ型半導体基板８に素子分離のために、それぞれ深さ０．３〜２μｍのトレンチ１８を形成し、それらのトレンチ１８に図４に示すようにＣＶＤ酸化膜１１を埋め込む。ＣＶＤ酸化膜１１を埋め込む方法は例えばＣＭＰ処理によって行う。トレンチ１８の幅は例えば、０．３〜１μｍである。トレンチ１８の深さと幅とは高耐圧トランジスタの必要とされる耐圧によって設定し、トランジスタの耐圧が高くなるとともにそれらの寸法は大きくなる。例に上げた寸法では１０〜１００Ｖのトランジスタ耐圧を実現できる。
【００４１】
以下では、Ｎｃｈトランジスタ耐圧３０Ｖの場合を例に上げて記述する。その場合、トレンチ１８の幅は０．４μｍ、トレンチ１８の深さは０．８μｍである。
【００４２】
図５は高耐圧トランジスタ１の製造方法を説明するための断面I-Iに沿った断面図であり、図６は断面II-IIに沿った断面図である。次に、フォトリソグラフィで高耐圧トランジスタを形成する領域に開口部１４を有するフォトレジストパターン１３を形成する。ここでフォトレジストパターン１３はトレンチ１８の側壁の両側を含む領域を開口した開口部１４を有しており、その開口寸法は、例えば０．８〜１．０μｍ（トレンチ１８の幅０．４μｍの両側０．２〜０．３μｍ）である。フォトレジストパターン１３をマスクにしてイオン１５の注入を行ってトレンチ１８の両側壁下部に電界緩和層２を形成する。電界緩和層２は、ドリフト拡散層によって構成されている。イオン１５の注入条件は、例えばリン  ３００ｋｅＶ、８．０×１０１２ｃｍ２、及びリン  １５０ｋｅＶ、１．０×１０１３ｃｍ２である。
【００４３】
図７は高耐圧トランジスタ１の製造方法を説明するための断面I-Iに沿った断面図であり、図８は断面II-IIに沿った断面図である。図７、図８に示すように、フォトレジストパターン１３をマスクにしてトレンチ１８のＣＶＤ酸化膜１１を部分的に除去することによってトレンチ７を形成する。図７に示すトレンチ７の幅が高耐圧トランジスタのゲート長となり、図８に示すトレンチ７の幅が高耐圧トランジスタのゲート幅となる。
【００４４】
図９は高耐圧トランジスタ１の製造方法を説明するための断面I-Iに沿った断面図であり、図１０は断面II-IIに沿った断面図である。犠牲酸化処理を行ってトレンチ７の内壁を犠牲酸化し、その犠牲酸化膜を除去した後、トレンチ７の内壁を再び酸化してゲート酸化膜１２を形成する。その後、トレンチ７にゲート電極４を埋め込む。その方法は例えばＣＭＰ法である。
【００４５】
そして、ロジックトランジスタのサイドウォール形成する為の絶縁膜を堆積し、フォトリソグラフィでゲート電極４の両側を、例えばそれぞれ０．１〜０．３μｍ覆う形状に絶縁膜１０を形成する。ここで犠牲酸化膜の膜厚は例えば２０〜５０ｎｍ、ゲート酸化膜１２の膜厚は例えば５０〜８０ｎｍ、絶縁膜１０の膜厚は例えばＣＶＤ酸化膜で１００ｎｍであるが、絶縁膜１０は、ＣＶＤ  ＳｉＮ膜、ＣＶＤ  ＳｉＮ／ＳｉＯ2複合膜でも良い。但し、後述するイオン１６の注入をマスクして、第３のイオン１７の注入が貫通する膜厚でなければならない。
【００４６】
ここで、絶縁膜１０の幅がゲート電極４の両側０．１μｍ以下の場合、ゲート電極の電界の影響を受けてトランジスタの耐圧が低下する。一方、０．４μｍ以上の場合、トランジスタの縮小効果が減少する。
【００４７】
図１１は、高耐圧トランジスタ１の製造方法を説明するための図である。図１１に示すように、ソース５及びドレイン６となる高濃度拡散層を形成するために、絶縁膜１０をマスクにしてイオン１６の注入を行い、更に絶縁膜１０を貫通して電界緩和層２に接触する深さにイオン１７を注入し、高濃度拡散層によって構成されるソース５及びドレイン６と第２の電界緩和層３とをそれぞれ形成する。ここで、イオン１６の注入条件は、例えば砒素  ４０ｋｅＶ  ５×１０１５ｃｍ２、イオン１７の注入条件は、例えばリン  １００ｋｅＶ  ４×１０１２ｃｍ２である。
【００４８】
図１２は、高耐圧トランジスタ１の製造方法を説明するための断面I-Iに沿った断面図である。その後、通常の半導体装置製造工程でＣＶＤ酸化膜２４を形成し、ドレイン、ソース及びゲート電極への配線２５を形成することにより、図１２に示すようなＮ型高耐圧トランジスタが形成される。
【００４９】
ここで、図１１に示すように、高耐圧トランジスタの耐圧は、イオン１５の注入によって形成される電界緩和層２と、その電界緩和層２近傍の半導体基板８の不純物濃度分布によって設定することができる。一方、ドレイン・ソースの接合耐圧は、イオン１６・１７の注入によって形成されるソース５及びドレイン６（高濃度拡散層）、及び電界緩和層３とその近傍の半導体基板８の不純物濃度分布によって設定することができる。このように、高耐圧トランジスタの耐圧とドレイン・ソースの接合耐圧とは、それぞれ独立に設定することができる。
【００５０】
具体的には、高耐圧トランジスタの耐圧よりもドレイン・ソースの接合耐圧の方が２Ｖ低くなるように、半導体基板８の不純物濃度分布とイオン１５・１６・１７の注入条件を設定する。
【００５１】
そのための半導体基板８の不純物濃度分布を形成する条件として、例えば、比抵抗１０ΩｃｍのＰ型シリコンにボロン  ５０ｋｅＶ  ２．０×１０１３ｃｍ２  及びボロン  １５０ｋｅＶ  １．０×１０１２ｃｍ２  及びボロン  ４００ｋｅＶ  １．０×１０１２ｃｍ２  及びボロン  ８００ｋｅＶ  １．０×１０１３ｃｍ２のイオン注入を行って、イオン１７の注入によって形成される電界緩和層３近傍の半導体基板８の不純物濃度が３×１０１７ｃｍ３、トレンチ７の底面９近傍の半導体基板８の不純物濃度が５×１０１６ｃｍ３、トレンチ７・１８の底面の下側の半導体基板８の不純物濃度が１．５×１０１７ｃｍ３に設定する。
【００５２】
そのときの半導体基板８の表面からの深さに対する半導体基板８の不純物濃度分布と各部位の作用を図１１に併記している。位置ａの不純物濃度はドレイン・ソース接合耐圧を所望の値にするために設定している。位置ｂの不純物濃度は、トランジスタ耐圧を所望の値にするために設定しており、位置ｃの不純物濃度は、トランジスタのスレショルド電圧を所望の値にするために設定している。位置ｄの不純物濃度は、トランジスタ及び素子間のパンチスルー耐圧を所望の値にするために設定している。
【００５３】
その後、上記実施の形態に示す高耐圧トランジスタを形成することで、トランジスタ耐圧は３０Ｖ、ソース・ドレイン拡散の接合耐圧は２８Ｖとなる。
【００５４】
ここで半導体基板８の不純物濃度分布と、トレンチ７の寸法（深さと幅）と、イオン１５・１６・１７の注入条件と、ゲート酸化膜１２の厚みとを必要とする耐圧に応じて変更することによって、１０〜１００Ｖのトランジスタ耐圧と接合耐圧とを実現することが可能である。そのときのトレンチ７の深さは０．４〜２μｍ、トレンチ７の幅は０．３〜１μｍ、イオン１７の注入によって形成される電界緩和層３近傍の半導体基板８の不純物濃度は  ５×１０１５〜５×１０１７ｃｍ３、トレンチ７の底面近傍の半導体基板８の不純物濃度は１×１０１５〜１×１０１７ｃｍ３、ゲート酸化膜１２の厚みは２８〜３００ｎｍである。
【００５５】
図１３は、実施の形態に係る変形例の高耐圧トランジスタ１ａの構成を示す断面図である。前述した構成要素と同一の構成要素には同一の参照符号を付している。従って、これらの構成要素の詳細な説明は省略する。
【００５６】
高耐圧トランジスタ１ａに設けられたゲート電極４ａは、半導体基板８の表面から盛り上がるようにして形成されている。ゲート電極４ａの半導体基板８上の側面には、サイドウォール２６ａが形成されている。このように、ゲート電極は、半導体基板８の表面から盛り上がるようにして形成されていてもよい。
【００５７】
図１４は、他の変形例の高耐圧トランジスタ１ｂの構成を示す断面図である。高耐圧トランジスタ１ｂに設けられたゲート電極４ｂは、半導体基板８の表面から凹んで形成されている。ゲート電極４ｂの上には、サイドウォール２６ｂが、ゲート酸化膜１２の側壁に沿って形成されている。このように、ゲート電極は、半導体基板８の表面から凹んで形成されていてもよい。
【００５８】
図１５は高耐圧トランジスタ１を備えた半導体装置２０の構成を示す回路図であり、図１６は従来の高耐圧トランジスタを備えた半導体装置の構成を示す回路図である。半導体装置２０は、複数個の高耐圧トランジスタ１を有する内部回路２３を備えている。高耐圧トランジスタ１には、出力端子２２が直接接続されている。
【００５９】
従来の半導体装置は、複数個の高耐圧トランジスタ９１を有する内部回路９３を備えている。従来の半導体装置には、ＥＳＤ保護回路９２が設けられている。ＥＳＤ保護回路９２は、保護抵抗と２個の保護ダイオードとを有している。高耐圧トランジスタ９１は、ＥＳＤ保護回路９２を介して出力端子２２に接続されている。
【００６０】
本実施の形態の高耐圧トランジスタ１を出力端子２２及び電源端子に直接接続する半導体装置２０を製造した場合、出力端子２２及び電源端子からサージ電圧が印加されたとき、サージ電圧は高耐圧トランジスタ１のソース・ドレインに到達するが、ドレイン・ソースの高濃度拡散層から半導体基板へとサージ電流が流れて、サージ電圧は急速に減衰し、ゲート電極近傍には到達しない。
【００６１】
サージ電圧によって発生するサージ電流を流すのに十分な金属配線と、そのサージ電流を半導体基板８に逃がすのに十分なドレイン・ソース拡散面積を確保し、ドレイン６及びソース５の高濃度拡散層とゲート電極４とを所望の幅だけ離せば、サージ電圧は、ドレイン６及びソース５の高濃度拡散層から半導体基板８へとサージ電流が流れて急速に減衰し、ゲート電極４に到達しない。このため、サージ電圧によるゲート酸化膜１２の破壊が起こらない。従って、従来の図１６に示す構成のように、ＥＳＤ保護回路９２を設ける必要がなくなり、図１５に示すように、出力端子２２を直接、高耐圧トランジスタ１に接続する回路構成が可能になる。
【００６２】
以上の実施の形態では、Ｎ型高耐圧トランジスタの例を示したが、Ｐ型高耐圧トランジスタに対しても同様に本発明を適用することが可能である。
【００６３】
このように、本実施の形態では、第１の伝導型の半導体基板８に素子分離の為の第１のトレンチ１８を形成し、第１のトレンチ１８にＣＶＤ酸化膜１１の埋め込みを行う。そのときの第１のトレンチ１８の底面よりも０．５〜１μｍ深い位置の半導体基板の不純物濃度を比較的高く設定し、素子間のパンチスルー耐圧を確保する。
【００６４】
さらに、第１のトレンチ１８の一部に高耐圧トランジスタを形成するために、フォトリソグラフィによってトランジスタ形成領域のフォトレジストを除去し、その領域の第１のトレンチ１８の両側壁部に第２の伝導型の第１のイオン１５の注入を行った後、トランジスタ形成領域の第１のトレンチ１８内のＣＶＤ酸化膜１１を部分的に除去して第２のトレンチ７を形成する。
【００６５】
その後、第２のトレンチ７の側壁及び底面を熱酸化してゲート酸化膜１２を形成して、第２のトレンチ７にゲート電極４の埋め込みを行う。そのときの第２のトレンチ７の底面近傍の半導体基板の不純物濃度は所望のスレショルド電圧になるように設定しておく。
【００６６】
ゲート電極４を所望の幅で覆う絶縁膜１０を形成し、ソース５及びドレイン６（高濃度拡散層）を形成するために、絶縁膜１０をマスクにして第２の伝導型の第２のイオン１６の注入を行う。更に、ゲート電極４の両側の絶縁膜１０の下側と、ソース５及びドレイン６（高濃度拡散層）の下側に電界緩和層３を形成するために、第２の伝導型の第３のイオン１７を注入する。
【００６７】
トレンチ７の側壁部で電界緩和層２と電界緩和層３とが一部重なってドリフト拡散層を形成し、ゲート電極４は絶縁膜１０によってマスクされた距離だけ、ソース５及びドレイン６（高濃度拡散層）に対して間隔を空ける。
【００６８】
以上の工程を行うことによって、トレンチ７に埋め込んだゲート電極４の両側に形成されるソース５及びドレイン６（高濃度拡散層）を、トランジスタのドレイン・ソース電極とし、トレンチ７の両側壁部とゲート電極４の両側の絶縁膜１０に覆われる領域とに電界緩和のためのドリフト拡散を形成し、トレンチ７の底面にトランジスタのチャネル領域を形成して、高耐圧トランジスタ構造が出来上がる。
【００６９】
このような構造の高耐圧トランジスタのドレイン・ソース間に電圧を印加する場合、図２に示すように、ドレイン・ソース拡散端Ｂとゲート電極端Ａとは、絶縁膜１０が、高濃度拡散層を形成するイオン１６の注入をマスクした距離だけ離れているため、ドリフト拡散端Ｂでの電界はゲート電極端Ａの電界の影響を殆ど受けず、トランジスタの降伏耐圧は高くなる。
【００７０】
更に、トレンチ７の側壁に対して垂直方向に空乏層が広がることに加えて、トレンチ７の底面よりも下側の半導体基板８の不純物濃度を比較的高くしていることにより、トレンチ７の底面には殆ど空乏層が広がらないため、トレンチ７の底面の寸法を小さくしてもトランジスタのパンチスルー耐圧は殆ど低下しない。従って、非常に小さなトランジスタ寸法でも高いパンチスルー耐圧を確保することが出来る。
【００７１】
以上の結果、非常に小さな寸法のゲート長で非常に高い耐圧のトランジスタを実現することが出来る。
【００７２】
更に、第２の伝導型の第１のイオン１５が注入される部位の第１の伝導型の基板不純物濃度を相対的に低くし、第３のイオン１７が注入される部位の第１の伝導型の基板不純物濃度を相対的に高くすることによって、イオン１５・１６・１７の注入条件と、絶縁膜１０がゲート電極４を覆う幅とを所望の値に設定することにより、トランジスタ耐圧よりもソース・ドレインのジャンクション耐圧（接合耐圧）を所望の電圧分低く設定することが可能である。
【００７３】
つまり、ソース５及びドレイン６（高濃度拡散層）と電界緩和層３とからなるドレイン・ソース拡散と、トランジスタ耐圧の高耐圧化を図る電界緩和層２とが、半導体基板８内における異なった深さに形成されるため、電界緩和層３近傍の半導体基板８の不純物濃度を比較的高くして、ドレイン拡散の接合耐圧を比較的低くすることが可能である。一方、電界緩和層３近傍の半導体基板８の不純物濃度を比較的低くし、かつ絶縁膜１０がゲート電極４を所望の幅で覆ってゲート電極４とソース５及びドレイン６（高濃度拡散層）との間の距離を所望の値にすることでトランジスタ耐圧を比較的高くすることが可能である。
【００７４】
そのような高耐圧トランジスタを用いて半導体装置を製造した場合、出力端子及び電源端子からサージ電圧が印加されたとき、サージ電圧は、高耐圧トランジスタのソース・ドレインに到達するが、ゲート電極には到達せず、ドレイン・ソースの高濃度拡散層から半導体基板へとサージ電流が流れて、サージ電圧は急速に減衰する。
【００７５】
出力端子に接続する高耐圧トランジスタにおいて、サージ電圧によって発生するサージ電流を流すのに十分な金属配線と、そのサージ電流を半導体基板８に逃がすのに十分なドレイン・ソース拡散面積を確保し、ドレイン・ソースの高濃度拡散層とゲート電極４とを所望の幅だけ離せば、サージ電圧は、ドレイン・ソースの高濃度拡散層から半導体基板８へとサージ電流が流れて急速に減衰し、ゲート電極４に到達しないため、サージ電圧によるゲート酸化膜１２の破壊が起こらない。
【００７６】
従って、図１６のように出力端子２２及び電源端子に印加されたサージ電圧から内部回路９３を保護するためのＥＳＤ保護回路９２を設ける必要がなくなり、図１５のような、出力端子２２と内部回路２３とを直結する回路構成が可能となる。
【００７７】
上記構造の高耐圧トランジスタでは、電界緩和の働きを変えることなく半導体基板表面におけるドリフト拡散層（電界緩和層）の形成面積を実質ゼロにすることができ、短いゲート長でも高耐圧を実現できる微細な高耐圧トランジスタの製造方法を提供する。
【００７８】
更に、出力端子及び電源端子にＥＳＤ保護回路を設ける必要がなくなるため、大幅なチップ縮小が可能となり、出力端子数が多く低コストが求められる液晶ドライバ等に最適な半導体装置の製造方法を提供する。
【００７９】
以上のように本実施の形態によれば、トレンチを形成し、その側壁に電界緩和層を形成したので、電界緩和層が半導体基板上に占める面積をゼロに近くして、高耐圧トランジスタの占有面積の大幅な（３０〜５０％）縮小を図ることができる。
【００８０】
また、更に、上記高耐圧トランジスタの耐圧よりもドレイン・ソース接合耐圧の方が１〜３Ｖ低くなるように、半導体基板８の不純物濃度分布とイオン１５・１６・１７の注入条件とを設定した場合を考える。
【００８１】
そのような高耐圧トランジスタによって構成された半導体装置の出力端子にサージ電圧が印加されると、サージ電流は出力端子を経てドレイン・ソース拡散から半導体基板へ流れて急速に減衰する。出力端子から上記ドレイン・ソース拡散までの電流容量をサージ電流よりも大きくなるように設計することによって、サージ電圧が高耐圧トランジスタのゲート電極近傍に到達することはなくなり、サージ電圧／電流によってゲート酸化膜１２が破壊される等の不具合が起こらなくなる。従って、ＥＳＤ保護回路９２を設ける必要がなくなり、上記の効果を合わせて、チップサイズの大幅（３０〜５０％）な縮小が可能となる。
【００８２】
本発明は上述した実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能である。すなわち、請求項に示した範囲で適宜変更した技術的手段を組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
【産業上の利用可能性】
【００８３】
本発明は、液晶ドライバ等において、トレンチ構造を有する高耐圧トランジスタ、これを用いた半導体装置及び高耐圧トランジスタの製造方法に適用することができる。
【図面の簡単な説明】
【００８４】
【図１】実施の形態に係る高耐圧トランジスタの構成を示す平面図である。
【図２】図１に示される断面I-Iに沿った断面図である。
【図３】図１に示される断面II-IIに沿った断面図である。
【図４】上記高耐圧トランジスタの製造方法を説明するための上記断面I-Iに沿った断面図である。
【図５】上記高耐圧トランジスタの製造方法を説明するための上記断面I-Iに沿った断面図である。
【図６】上記高耐圧トランジスタの製造方法を説明するための上記断面II-IIに沿った断面図である。
【図７】上記高耐圧トランジスタの製造方法を説明するための上記断面I-Iに沿った断面図である。
【図８】上記高耐圧トランジスタの製造方法を説明するための上記断面II-IIに沿った断面図である。
【図９】上記高耐圧トランジスタの製造方法を説明するための上記断面I-Iに沿った断面図である。
【図１０】上記高耐圧トランジスタの製造方法を説明するための上記断面II-IIに沿った断面図である。
【図１１】上記高耐圧トランジスタの製造方法を説明するための図である。
【図１２】上記高耐圧トランジスタの製造方法を説明するための上記断面I-Iに沿った断面図である。
【図１３】実施の形態に係る高耐圧トランジスタの変形例の構成を示す断面図である。
【図１４】実施の形態に係る高耐圧トランジスタの他の変形例の構成を示す断面図である。
【図１５】上記高耐圧トランジスタを備えた半導体装置の構成を示す回路図である。
【図１６】従来の高耐圧トランジスタを備えた半導体装置の構成を示す回路図である。
【図１７】従来の高耐圧トランジスタの構成を示す断面図である。
【図１８】従来の他の高耐圧トランジスタの製造方法を説明するための断面図である。
【図１９】従来の他の高耐圧トランジスタの製造方法を説明するための断面図である。
【図２０】従来の他の高耐圧トランジスタの製造方法を説明するための断面図である。
【図２１】従来の他の高耐圧トランジスタの構成を説明するための平面図である。
【図２２】従来のさらに他の高耐圧トランジスタの製造方法を説明するための断面図である。
【図２３】従来のさらに他の高耐圧トランジスタの製造方法を説明するための断面図である。
【符号の説明】
【００８５】
１    高耐圧トランジスタ
２    電界緩和層
３    電界緩和層
４    ゲート電極
５    ソース
６    ドレイン
７    トレンチ
８    半導体基板
９    底面
１０  絶縁膜
１１  ＣＶＤ酸化膜
１２  ゲート酸化膜
１３  フォトレジストパターン
１４  開口部
１５  イオン
１６  イオン
１７  イオン
１８  トレンチ
１９  チャネル領域
２０  半導体装置
２１  ＥＳＤ保護回路
２２  出力端子
２３  内部回路
２４  ＣＶＤ酸化膜
２５  配線
【図１】
2008084996.tif 000003
【図２】
2008084996.tif 000004
【図３】
2008084996.tif 000005
【図４】
2008084996.tif 000006
【図５】
2008084996.tif 000007
【図６】
2008084996.tif 000008
【図７】
2008084996.tif 000009
【図８】
2008084996.tif 000010
【図９】
2008084996.tif 000011
【図１０】
2008084996.tif 000012
【図１１】
2008084996.tif 000013
【図１２】
2008084996.tif 000014
【図１３】
2008084996.tif 000015
【図１４】
2008084996.tif 000016
【図１５】
2008084996.tif 000017
【図１６】
2008084996.tif 000018
【図１７】
2008084996.tif 000019
【図１８】
2008084996.tif 000020
【図１９】
2008084996.tif 000021
【図２０】
2008084996.tif 000022
【図２１】
2008084996.tif 000023
【図２２】
2008084996.tif 000024
【図２３】
2008084996.tif 000025