(57)【要約】【課題】高密度配線を実現できる半導体素子が内蔵されている多層プリント配線基板を提供する。【解決手段】  多層プリント配線基板１は、配線パターン１２上に半導体素子２が搭載されている第１のプリント配線基板１０と、第１の絶縁体層２０を介して配線パターン１２上に積層されている第２のプリント配線基板２１と、第２の絶縁体層３０を介して第２のプリント配線基板２１上に積層されている第３のプリント配線基板３１と、第１の絶縁体層２０と第２のプリント配線基板２１とを厚さ方向に貫通し、半導体素子２を収納可能な空間部とを備える。第２のプリント配線基板２１は、第１の絶縁体層２０を厚さ方向に貫通する第１のバンプ２６と、絶縁体層２７を厚さ方向に貫通する第２のバンプ２８とを備える。絶縁体層２０，２７は、厚さが１０μｍ〜１００μｍの範囲であり、バンプ２６，２８は、最大底面の直径が５０μｍ〜２００μｍの範囲である。【選択図】  図１
2008085310.tif 000002
【特許請求の範囲】
【請求項１】
片面に形成された第１の配線パターンと反対面に形成された第２の配線パターンとの少なくとも２つの配線パターンを有し、第１の配線パターンと第２の配線パターンとが相互に導通している第１のプリント配線基板と、第２の配線パターン上に搭載されて内蔵されている半導体素子とを備える多層プリント配線基板において、
第１の絶縁体層を介して第２の配線パターン上に積層されている第２のプリント配線基板と、第２の絶縁体層を介して第２のプリント配線基板上に積層されている第３のプリント配線基板と、第１の絶縁体層と第２のプリント配線基板とを厚さ方向に貫通し、前記半導体素子を収納可能な空間部とを備え、
第２のプリント配線基板は、第１の絶縁体層に対向する面に形成された第３の配線パターンと、第２の絶縁体層に対向する面に形成された第４の配線パターンと、第３の配線パターン上に配設され、第１の絶縁体層を厚さ方向に貫通する第１のバンプと、第３の配線パターン及び第４の配線パターンの間に配設された少なくとも一つの絶縁体層と、該絶縁体層を厚さ方向に貫通する第２のバンプとを備え、
第１のバンプを介して、第３の配線パターンと第２の配線パターンとが相互に導通され、
第２のバンプを介して、第３の配線パターンと第４の配線パターンとが相互に導通され、
第３のプリント配線基板は、第２の絶縁体層に対向する面に形成された第５の配線パターンと、反対面に形成された第６の配線パターンと、第５の配線パターン上に配設され、第２の絶縁体層を厚さ方向に貫通する第３のバンプと、第３のプリント配線基板の内部を厚さ方向に貫通する第４のバンプとを備え、
第３のバンプを介して、第５の配線パターンと第４の配線パターンとが相互に導通され、
第４のバンプを介して、第５の配線パターンと第６の配線パターンとが相互に導通され、
第１の絶縁体層と第３の配線パターン及び第４の配線パターンの間に配設された前記絶縁体層とは、厚さが１０μｍ〜１００μｍの範囲であり、
第１のバンプと第２のバンプとは、最大底面の直径が５０μｍ〜２００μｍの範囲であることを特徴とする多層プリント配線基板。
【請求項２】
請求項１記載の多層プリント配線基板において、
第２のプリント配線基板は、第３の配線パターン及び第４の配線パターンとの間に配設された複数の前記絶縁体層を備え、該絶縁体層の間に配設された配線パターンを備えることを特徴する多層プリント配線基板。
【請求項３】
請求項１又は請求項２記載の多層プリント配線基板において、
第２の配線パターン上に１又は複数の半導体素子が搭載され内蔵されており、該半導体素子と同数の前記空間部を備えることを特徴する多層プリント配線基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子が内蔵されている多層プリント配線基板に関するものである。
【背景技術】
【０００２】
近年、半導体素子は、電子情報技術の急激な発達に伴い、従来と同一以上の性能を備えると共に、大きさを縮小し厚さを薄くすることが要求されている。これに伴い、前記半導体素子が搭載されるプリント配線基板に対しても、同様の要求がある。
【０００３】
しかし、プリント配線基板そのものの大きさを縮小すると、多層プリント配線基板の表面に半導体素子を高密度に実装するには実装面積の制約がある。そこで、前記問題を解決するために、図９に示されるような半導体素子が内蔵されている多層プリント配線基板１０１が提案されている（例えば特許文献１参照）。
【０００４】
多層プリント配線基板１０１は、片面に形成された第１の配線パターン１０２と反対面に形成された第２の配線パターン１０３とを有し、第１の配線パターン１０２と第２の配線パターン１０３とが相互に導通している第１のプリント配線基板１０４と、第２の配線パターン１０３上に搭載されて多層プリント配線基板１０１に内蔵されている半導体素子１０５とを備える。
【０００５】
第２の配線パターン１０３上には第１の絶縁体層１０６が積層され、第１の絶縁体層１０６上には第２の絶縁体層１０７が積層され、第２の絶縁体層１０７上には第２のプリント配線基板１０８が積層されている。第２のプリント配線基板１０８は、第２の絶縁体層１０７に対向する面に形成された第３の配線パターン１０９と反対面に形成された第４の配線パターン１１０とを備え、第３の配線パターン１０９と第４の配線パターン１１０とは相互に導通している。
【０００６】
第１の絶縁体層１０６は、第２の配線パターン１０３と第３の配線パターン１０９との間に前記半導体素子１０５を収納可能な空間部１１１を形成するために、前記半導体素子１０５の厚さよりも大きな厚さｄ１を備える必要がある。第１の絶縁体層１０６が内部を厚さ方向に貫通する第１の貫通孔１１２を備え、第１の貫通孔１１２の一方の開口端部が第２の絶縁体層１０７で閉塞されることにより、前記空間部１１１が形成されている。
【０００７】
一方、第２の絶縁体層１０７は、例えば、前記半導体素子１０５と第３の配線パターン１０９とのクロストークを防ぐために、所定の厚さｄ２を備える。
【０００８】
第３の配線パターン１０９上には、第２の絶縁体層１０７と第１の絶縁体層１０６とを厚さ方向に貫通する金属バンプ１１３が形成されている。金属バンプ１１３は、第３の配線パターン１０９と第２の配線パターン１０３とを相互に導通している。
【０００９】
以上の構成を有する多層プリント配線基板１０１において、前記半導体素子１０５は前記空間部１１１内に収納されている。
【００１０】
ところで、第２の絶縁体層１０７と第１の絶縁体層１０６とを厚さ方向に貫通する金属バンプ１１３は、次のようにして形成される。
【００１１】
まず、第２のプリント配線基板１０８の第３の配線パターン１０９上に、所定の位置に貫通孔を備えるメタルマスクを積層し、該メタルマスクの上から例えば銀ペーストをスクリーン印刷して、個々が円錐形状になるようにした後に乾燥させることにより、金属バンプ１１３を形成する。このとき、金属バンプ１１３は、第１の絶縁体層１０６の厚さｄ１と第２の絶縁体層１０７の厚さｄ２との合計よりも大きな高さＨを有するように形成される。
【００１２】
次に、金属バンプ１１３が形成された第３の配線パターン１０９上に、厚さｄ２の第２の絶縁体層１０７と厚さｄ１の第１の絶縁体層１０６とを順に積層し、加圧する。この結果、金属バンプ１１３が第２の絶縁体層１０７と第１の絶縁体層１０６とを厚さ方向に貫通し、金属バンプ１１３の先端が第１の絶縁体層１０６から露出する。
【００１３】
最後に、金属バンプ１１３の先端が露出している第１の絶縁体層１０６上に、第２の配線パターン１０３側の面を向けて第１のプリント配線基板１０４を積層し、圧着する。この結果、第１の絶縁体層１０６上に第１のプリント配線基板１０４が積層される。さらに、金属バンプ１１３は、第２の配線パターン１０３によって先端が潰れ、金属バンプ１１３を介して第３の配線パターン１０９と第２の配線パターン１０３とが相互に導通される。
【００１４】
ここで、金属バンプ１１３は、第２の絶縁体層１０７と第１の絶縁体層１０６とを厚さ方向に貫通するために、次の大きさに形成される。第１の絶縁体層１０６の厚さｄ１が例えば１２０μｍ、第２の絶縁体層１０７の厚さｄ２が例えば６０μｍの場合には、金属バンプ１１３は、高さＨが例えば４００μｍの円錐形状に形成され、このとき、最大底面の直径Ｄは例えば３５０μｍになる。
【００１５】
しかしながら、金属バンプ１１３が例えば３５０μｍのような大きな最大底面の直径Ｄを有するときには、金属バンプ１１３が多層プリント配線基板１０１の高密度配線を妨げることがあるという不都合がある。
【特許文献１】特開２００５−３９０９４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１６】
本発明は、かかる不都合を解消して、高密度配線を実現できる半導体素子が内蔵されている多層プリント配線基板を提供することを目的とする。
【課題を解決するための手段】
【００１７】
かかる目的を達成するために、本発明の多層プリント配線基板は、片面に形成された第１の配線パターンと反対面に形成された第２の配線パターンとの少なくとも２つの配線パターンを有し、第１の配線パターンと第２の配線パターンとが相互に導通している第１のプリント配線基板と、第２の配線パターン上に搭載されて内蔵されている半導体素子とを備える多層プリント配線基板において、第１の絶縁体層を介して第２の配線パターン上に積層されている第２のプリント配線基板と、第２の絶縁体層を介して第２のプリント配線基板上に積層されている第３のプリント配線基板と、第１の絶縁体層と第２のプリント配線基板とを厚さ方向に貫通し、前記半導体素子を収納可能な空間部とを備え、第２のプリント配線基板は、第１の絶縁体層に対向する面に形成された第３の配線パターンと、第２の絶縁体層に対向する面に形成された第４の配線パターンと、第３の配線パターン上に配設され、第１の絶縁体層を厚さ方向に貫通する第１のバンプと、第３の配線パターン及び第４の配線パターンの間に配設された少なくとも一つの絶縁体層と、該絶縁体層を厚さ方向に貫通する第２のバンプとを備え、第１のバンプを介して、第３の配線パターンと第２の配線パターンとが相互に導通され、第２のバンプを介して、第３の配線パターンと第４の配線パターンとが相互に導通され、第３のプリント配線基板は、第２の絶縁体層に対向する面に形成された第５の配線パターンと、反対面に形成された第６の配線パターンと、第５の配線パターン上に配設され、第２の絶縁体層を厚さ方向に貫通する第３のバンプと、第３のプリント配線基板の内部を厚さ方向に貫通する第４のバンプとを備え、第３のバンプを介して、第５の配線パターンと第４の配線パターンとが相互に導通され、第４のバンプを介して、第５の配線パターンと第６の配線パターンとが相互に導通され、第１の絶縁体層と第３の配線パターン及び第４の配線パターンの間に配設された前記絶縁体層とは、厚さが１０μｍ〜１００μｍの範囲であり、第１のバンプと第２のバンプとは、最大底面の直径が５０μｍ〜２００μｍの範囲であることを特徴とする。
【００１８】
本発明の多層プリント配線基板において、内蔵されている前記半導体素子は、第２の配線パターン上に搭載され、第１のプリント配線基板と第３のプリント配線基板との間に介装されている。多層プリント配線基板は、第１のプリント配線基板と第３のプリント配線基板との間に前記半導体素子を収納するための前記空間部を設けるために、第１の絶縁体層と第２のプリント配線基板とを備えている。前記空間部は、第１の絶縁体層と第２のプリント配線基板とを厚さ方向に貫通して配設されていて、第１の絶縁体層と第２のプリント配線基板との厚さの合計に相当する高さを備え、内部に前記半導体素子を収納可能である。
【００１９】
ここで、第１の絶縁体層の厚さと第３の配線パターン及び第４の配線パターンの間に配設された前記絶縁体層は、厚さが１０μｍ〜１００μｍの範囲である。従って、第１のバンプと第２のバンプとは、最大底面の直径が５０μｍ〜２００μｍの範囲であることにより、前記各絶縁体層を貫通することができる。また、第１のバンプと第２のバンプとは、最大底面の直径が５０μｍ〜２００μｍの範囲であることにより、第１のバンプ又は第２のバンプに接続するラインと、該ラインに隣接して配設される他のラインとの間隔を狭くすることができるので、多層プリント配線基板における高密度配線を実現することができる。
【００２０】
第１の絶縁体層と第３の配線パターン及び第４の配線パターンの間に配設された前記絶縁体層との厚さが１０μｍ未満の場合には、前記各絶縁体層の両面に形成された配線パターン間の耐電圧が不足し、配線パターン同士が導通してしまうことがある。また、第１の絶縁体層の厚さと第３の配線パターン及び第４の配線パターンの間に配設された前記絶縁体層との厚さが１００μｍを超える場合には、前記各絶縁体層を貫通する第１のバンプ及び第２のバンプの高さを大きくする必要があり、これに伴い第１のバンプと第２のバンプとの最大底面の直径が大きくなるので、多層プリント配線基板における高密度配線が実現不可能になる。
【００２１】
さらに、第１のバンプと第２のバンプとの最大底面の大きさが５０μｍ未満の場合には、第１の絶縁体層又は第２の絶縁体層を貫通させるとともに前記各絶縁体層の両面に形成された配線パターン同士を導通させることができるバンプを形成することができない。また、第１のバンプと第２のバンプとの最大底面の大きさが２００μｍを超える場合には、多層プリント配線基板における高密度配線が実現不可能になる。
【００２２】
ところで、本発明の多層プリント配線基板では、第２のプリント配線基板が、第３の配線パターン及び第４の配線パターンの間に配設された複数の前記絶縁体層を備え、該絶縁体層の間に配設された配線パターンを備えるようにしてもよい。すなわち、第２のプリント配線基板は、第３の配線パターン及び第４の配線パターンの間に１つ以上の配線パターンが配設され、相互に隣接する前記各配線パターン同士を、両該配線パターンの間に配設された前記絶縁体層を厚さ方向に貫通する第２のバンプで相互に導通させるようにしてもよい。
【００２３】
後者の場合、第３の配線パターン及び第４の配線パターンは、両該配線パターンの間に配設された配線パターンと、相互に隣接する前記各配線パターン同士を導通する複数の第２のバンプとを介して導通される。このとき、第３の配線パターン及び第４の配線パターンの間に配設された配線パターンの数と、第３の配線パターン及び第４の配線パターンの間に配設された前記絶縁体層の数とを増やして、第２のプリント配線基板の厚さを大きくすることによって、前記空間部の高さを大きくすることができる。これにより、大きな厚みを有する半導体素子を前記空間部内に収納することができる。また、第３の配線パターン及び第４の配線パターンの間に配設された配線パターンの数を増やすことにより、配線の自由度を高くすることができる。
【００２４】
さらに、本発明の多層プリント配線基板は、第２の配線パターン上に搭載され内蔵されている半導体素子と同数の前記空間部を備えるものであってもよく、第２の配線パターン上に搭載され内蔵されている半導体素子は一つであってもよいし、複数であってもよい。
【発明を実施するための最良の形態】
【００２５】
次に、添付の図面を参照しながら本発明の実施形態についてさらに詳しく説明する。図１は本実施形態の半導体素子が内蔵されている多層プリント配線基板の一構成例を示す説明的断面図であり、図２〜図５は図１に示す本実施形態の多層プリント配線基板の製造工程を示す説明的断面図であり、図６〜図８は本実施形態の半導体素子が内蔵されている多層プリント配線基板の他の構成例を示す説明的断面図である。
【００２６】
次に、添付の図面を参照しながら本発明の実施形態についてさらに詳しく説明する。まず、図１を参照して、本実施形態の多層プリント配線基板１について説明する。
【００２７】
多層プリント配線基板１は、第１のプリント配線基板１０と、第１のプリント配線基板１０上に搭載されて内蔵されている半導体素子２と、第１の絶縁体層２０を介して第１のプリント配線基板１０上に積層されている第２のプリント配線基板２１と、第２の絶縁体層３０を介して第２のプリント配線基板２１上に積層されている第３のプリント配線基板３１と、第１の絶縁体層２０と第２のプリント配線基板２１とを厚さ方向に貫通し、半導体素子２を収納可能な空間部（図中の一点鎖線で囲まれている部分）３とを備える。
【００２８】
第１のプリント配線基板１０は、片面に第１の配線パターン１１を有するとともに、反対面に第２の配線パターン１２を有し、第１の配線パターン１１と第２の配線パターン１２との間にさらにもう一層の配線パターン１３を有する。
【００２９】
配線パターン１１，１３は、両配線パターン１１，１３の間に第１のプリプレグ層１４を備え、第１のプリプレグ層１４を厚さ方向に貫通する銀ペーストから成る第１の銀バンプ１５を介して相互に導通されている。一方、配線パターン１３，１２は、両配線パターン１３，１２の間に第２のプリプレグ層１６を備え、第２のプリプレグ層１６を厚さ方向に貫通する第２の銀バンプ１７を介して相互に導通されている。従って、配線パターン１１，１２は、第１の銀バンプ１５と、配線パターン１３と、第２の銀バンプ１７とを介して相互に導通されている。
【００３０】
第２の配線パターン１２上には、半導体素子２が搭載されているとともに、第１の絶縁体層としての第３のプリプレグ層２０を介して、第２のプリント配線基板２１が積層されている。第３のプリプレグ層２０と第２のプリント配線基板２１とは、第１のプリント配線基板１０と第３のプリント配線基板３１との間に半導体素子２を収納可能な空間部３を設けるために、半導体素子２の厚さに相当する厚さを備えている。
【００３１】
第３のプリプレグ層２０は、内部を厚さ方向に貫通し、半導体素子２に臨む位置に半導体素子２の厚さ方向の断面形状よりも大きな開口端部を有する第１の貫通孔（図中の一点鎖線で囲まれている部分）２２を備える。
【００３２】
第２のプリント配線基板２１は、第３のプリプレグ層２０に対向する面に形成された第３の配線パターン２３と、第２の絶縁体層３０に対向する面に形成された第４の配線パターン２４とを備える。
【００３３】
第３の配線パターン２３上には、第３のプリプレグ層２０を厚さ方向に貫通し、配線パターン２３，１２を相互に導通させる第３の銀バンプ２６が形成されている。第３の銀バンプ２６は、厚さが例えば６０μｍである第３のプリプレグ層２０を貫通することができるように、最大底面の直径が例えば１５０μｍに形成されている。
【００３４】
配線パターン２３，２４は、両配線パターン２３，２４の間に第４のプリプレグ層２７が配設され、第４のプリプレグ層２７を厚さ方向に貫通する第４の銀バンプ２８を介して相互に導通されている。第４の銀バンプ２８は、厚さが例えば６０μｍである第４のプリプレグ層２７を貫通することができるように、最大底面の直径が例えば１５０μｍに形成されている。
【００３５】
さらに、第２のプリント配線基板２１は、内部を厚さ方向に貫通し、第１の貫通孔２２に連通する第２の貫通孔（図中の一点鎖線で囲まれている部分）２５を備える。第２の貫通孔２５は、第１の貫通孔２２に連通することにより、第３のプリプレグ層２０と第２のプリント配線基板２１とを厚さ方向に貫通する第３の貫通孔２９を形成している。第３の貫通孔２９の一方の開口端部は、半導体素子２に臨んでいる。
【００３６】
第４の配線パターン２４上には、第２の絶縁体層としての第５のプリプレグ層３０を介して、第３のプリント配線基板３１が積層されている。第５のプリプレグ層３０は、半導体素子２と第３のプリント配線基板３１との間のクロストークを防ぐために設けられている。
【００３７】
第３のプリント配線基板３１は、第５のプリプレグ層３０に対向する面に形成された第５の配線パターン３２と、反対面に形成された第６の配線パターン３３とを備える。
【００３８】
第５の配線パターン３２上には、第５のプリプレグ層３０を厚さ方向に貫通し、配線パターン３２，２４を相互に導通させる第５の銀バンプ３４が形成されている。
【００３９】
配線パターン３２，３３は、両配線パターン３２，３３の間に第６のプリプレグ層３５が配設され、第６のプリプレグ層３５を厚さ方向に貫通する第６の銀バンプ３６を介して相互に導通されている。
【００４０】
空間部３は、第１の貫通孔２２及び第２の貫通孔２５が連通して形成された第３の貫通孔２９の他方の開口端部が、第５のプリプレグ層３０で閉塞されることにより、形成されている。すなわち、空間部３は、第３のプリプレグ層２０を厚さ方向に貫通する第１の貫通孔２２と、第２のプリント配線基板２１を厚さ方向に貫通し、第１の貫通孔２２に連通する第２の貫通孔２５とによって空間部３の側面が形成されていて、第５のプリプレグ層３０によって空間部３の天面が形成されている。そして、空間部３内には、第２の配線パターン１３上に搭載されている半導体素子２が収納されている。
【００４１】
なお、本実施形態では、バンプとして銀バンプ１５，１７，２６，２７，３５，３６を用いているが、銀ペーストから成る銀バンプに代えて、例えば銀以外の他の導電性粉末を含む導電性ペーストから成るバンプを用いることにしてもよい。
【００４２】
また、本実施形態では、プリプレグ層としてエポキシ樹脂を含有するものを用いているが、ビスマレイミドトリアジン樹脂、ポリイミド樹脂、ポリエーテル樹脂、フェノール樹脂、ポリエーテル・エーテル・ケトン樹脂、液晶ポリマーからなる群から選ばれる１又は２種以上の樹脂を含有するものであってもよい。
【００４３】
以上から成る本実施形態の多層プリント配線基板１において、前述の第３の銀バンプ２６と第４の銀バンプ２８とは、最大底面の直径がいずれも１５０μｍである。従って、本実施形態の多層プリント配線基板１は、第３の銀バンプ２６又は第４の銀バンプ２８に接続するラインと、該ラインに隣接して配設される他のラインとの間隔を狭くすることができるので、高密度配線を実現することができる。
【００４４】
図１に示す本実施形態の多層プリント配線基板１は、例えば次のようにして製造することができる。
【００４５】
まず、図２（ａ）示のように、厚さが例えば１８μｍの金属箔から成る導電性支持体１３ａ上の所定の位置に、第１の銀バンプ１５を複数形成する。第１の銀バンプ１５は、例えば導電性支持体１３ａ上に、所定の位置に貫通孔を備える図示しないメタルマスクを積層し、該メタルマスクの上から銀ペーストをスクリーン印刷し、該スクリーン印刷により該貫通孔に押し込まれた個々の導電性ペーストを円錐形状に成形し、乾燥させることにより形成される。第１の銀バンプ１５は、例えば導電性支持体１３ａに接触する部分の径が１５０μｍ、高さが２００μｍの大きさの円錐形状となるように形成される。
【００４６】
次に、図２（ｂ）示のように、第１の銀バンプ１５が形成された導電性支持体１３ａ上に、厚さが例えば６０μｍである第１のプリプレグ層１４を積層し、加圧する。該加圧により、第１の銀バンプ１５を第１のプリプレグ層１４の厚さ方向に貫通させるとともに、第１の銀バンプ１５の先端を第１のプリプレグ層１４から露出せしめる。
【００４７】
次に、図２（ｃ）示のように、第１の銀バンプ１５が露出している第１のプリプレグ層１４上に、厚さが例えば１８μｍの金属箔から成る他の導電性支持体１１ａを積層し、圧着する。他の導電性支持体１１ａによって第１の銀バンプ１５の先端が潰れ、第１のプリプレグ層１４の表面に他の導電性支持体１１ａが積層されるとともに、第１の銀バンプ１５を介して第１のプリプレグ層１４の裏面の導電性支持体１３ａと表面の他の導電性支持体１１ａとが導通される。
【００４８】
次に、図２（ｄ）示のように、導電性支持体１１ａ，１３ａに従来公知の方法によりエッチングを施すことにより、第１のプリプレグ層１４の表面に第１の配線パターン１１が形成され、裏面に配線パターン１３が形成される。
【００４９】
次に、図３（ａ）示の第１のプリント配線基板１０を形成する。まず、図２（ａ）と同様の手順で、厚さが例えば１８μｍの金属箔から成る導電性支持体１２（第２の配線パターン１２として示す）上の所定の位置に、第２の銀バンプ１７を複数形成する。第２の銀バンプ１７は、例えば配線パターン１３に接触する部分の径が１５０μｍ、高さが２００μｍの大きさとなるように形成される。次に、図２（ｂ）と同様の手順で、第２の銀バンプ１７が形成された導電性支持体１２上に、厚さが例えば６０μｍである第２のプリプレグ層１６を積層し、加圧する。該加圧により、第２の銀バンプ１７を第２のプリプレグ層１６の厚さ方向に貫通させるとともに、第２の銀バンプ１７の先端を第２のプリプレグ層１６から露出せしめる。次に、第２の銀バンプ１７が露出している第２のプリプレグ層１６上に、配線パターン１３側の面を向けて前述の第１のプリプレグ層１４を積層する。最後に、導電性支持体１２に従来公知の方法によりエッチングを施すことにより、第２の配線パターン１２が形成される。以上によって、図３（ａ）示の第１のプリント配線基板１０が形成される。
【００５０】
次に、図３（ｂ）示のように、第２の配線パターン１２上に、半導体素子２を例えば半田付けすることによって搭載する。
【００５１】
次に、図４（ａ）示のように、第２のプリント配線基板２１を形成し、第２のプリント配線基板２１上に第３のプリプレグ層２０を積層する。
【００５２】
まず、図２（ａ）と同様の手順で、厚さが例えば１８μｍの金属箔から成る導電性支持体２４（第４の配線パターン２４として示す）上の所定の位置に、第４の銀バンプ２８を複数形成する。第４の銀バンプ２８は、例えば導電性支持体２４に接触する部分の径が１５０μｍ、高さが２００μｍの大きさの円錐形状となるように形成される。次に、図２（ｂ）と同様の手順で、第４の銀バンプ２８が形成された導電性支持体２４上に、厚さが例えば６０μｍである第４のプリプレグ層２７を積層し、加圧する。該加圧により、第４の銀バンプ２８を第４のプリプレグ層２７の厚さ方向に貫通させるとともに、第４の銀バンプ２８の先端を第４のプリプレグ層２７から露出せしめる。次に、図２（ｃ）示と同様の手順で、第４の銀バンプ２８が露出している第４のプリプレグ層２７上に、厚さが例えば１８μｍの金属箔から成る他の導電性支持体２３（第３の配線パターン２３として示す）を積層し、圧着する。該圧着により、他の導電性支持体２３によって第４の銀バンプ２８の先端が潰れ、第４のプリプレグ層２７の表面に他の導電性支持体２３が積層されるとともに、第４の銀バンプ２８を介して第４のプリプレグ層２７の裏面の導電性支持体２４と表面の他の導電性支持体２３とが導通される。次に、図２（ｄ）示と同様の手順で、導電性支持体２３，２４に従来公知の方法によりエッチングを施すことにより、第４のプリプレグ層２７の表面に第３の配線パターン２３が形成され、裏面に第４の配線パターン２４が形成される。以上によって、第２のプリント配線基板２１が形成される。
【００５３】
次に、図２（ａ）と同様の手順で、第３の配線パターン２３上に第３の銀バンプ２６を複数形成する。第３の銀バンプ２６は、例えば第３の配線パターン２３に接触する部分の径が１５０μｍ、高さが２００μｍの大きさの円錐形状となるように形成される。次に、図２（ｂ）と同様の手順で、前述の第３の配線パターン２３上に、厚さが例えば６０μｍである第３のプリプレグ層２０を積層し、加圧する。該加圧により、第３の銀バンプ２６を第３のプリプレグ層２０の厚さ方向に貫通させるとともに、第３の銀バンプ２６の先端を第３のプリプレグ層２０から露出せしめる。以上によって、図４（ａ）示の第２のプリント配線基板２１の第３の配線パターン２３上に第３のプリプレグ層２０が積層される。
【００５４】
次に、図４（ｂ）示のように、第３のプリプレグ層２０及び第２のプリント配線基板２１を例えばパンチで打ち抜き、第３のプリプレグ層２０を厚さ方向に貫通する第１の貫通孔２２と第２のプリント配線基板２１を厚さ方向に貫通する第２の貫通孔２９とを形成する。貫通孔２２，２５は、後述の第２の配線パターン１２上に第３のプリプレグ層２０が積層されたときに、半導体素子２に臨む位置であるとともに、貫通孔２２，２５が互いに連通することにより形成される第３の貫通孔２９内に半導体素子２が収納されたときに、該半導体素子２の周囲に隙間を有する大きさに形成される。以上により、第３のプリプレグ層２０及び第２のプリント配線基板２１を厚さ方向に貫通する第３の貫通孔２９が形成される。
【００５５】
次に、図４（ｃ）示のように、第３のプリント配線基板３１を形成し、第３のプリント配線基板３１上に第５のプリプレグ層３０を積層する。
【００５６】
第３のプリント配線基板３１は、第２のプリント配線基板２１を形成したときと同様の手順で形成される。まず、導電性支持体３２（第５の配線パターン３２として示す）上に第６の銀バンプ３６を複数形成し、第６のプリプレグ層３５を積層し、加圧する。該加圧により、第６の銀バンプ３６を第６のプリプレグ層３５の厚さ方向に貫通させるとともに、第６の銀バンプ３６の先端を第６のプリプレグ層３５から露出せしめる。次に、前述の第６のプリプレグ層３５上に、他の導電性支持体３３（第６の配線パターン３３として示す）を積層し、圧着する。該圧着により、他の導電性支持体３３によって第６の銀バンプ３６の先端が潰れ、第６のプリプレグ層３５の表面に他の導電性支持体３３が積層されるとともに、第６の銀バンプ３６を介して第６のプリプレグ層３５の裏面の導電性支持体３２と表面の他の導電性支持体３３とが導通される。次に、導電性支持体３２，３３に従来公知の方法によりエッチングを施すことにより、第６のプリプレグ層３５の表面に第６の配線パターン３３が形成され、裏面に第５の配線パターン３２が形成される。以上によって、第３のプリント配線基板３１が形成される。
【００５７】
次に、第３のプリント配線基板３１上に、第２のプリント配線基板２１上に第３のプリプレグ層２０を積層したときと同様の手順で、第５のプリプレグ層３０を積層する。すなわち、第５の配線パターン３２上に第５の銀バンプ３４を複数形成し、第５のプリプレグ層３０を積層し、加圧する。該加圧により、第５の銀バンプ３４を第５のプリプレグ層３０の厚さ方向に貫通させるとともに、第５の銀バンプ３４の先端を第５のプリプレグ層３０から露出せしめる。
【００５８】
次に、図５示のように、第１のプリント配線基板１０の第２の配線パターン１２上に、第３のプリプレグ層２０側の面を向けて第２のプリント配線基板２１を積層し、第２のプリント配線基板２１の第４の配線パターン２４上に、第５のプリプレグ層３０側の面を向けて第３のプリント配線基板３１を積層して、プレスする。この結果、図１示のように、第３の銀バンプ２６の先端が潰れて、第３のプリプレグ層２０上に第２の配線パターン１２が積層されるとともに、第３の銀バンプ２６を介して配線パターン２３，１２が相互に導通される。また、第５の銀バンプ３４の先端が潰れて、第５のプリプレグ層３０上に第４の配線パターン２４が積層されるとともに、第５の銀バンプ３４を介して配線パターン３２，２４が導通される。さらに、第３のプリプレグ層２０と第２のプリント配線基板２１とを厚さ方向に貫通している第３の貫通孔２９の他方の開口部が、第５のプリプレグ層３０によって閉塞されることにより、空間部３が形成される。そして、空間部３内に、第２の配線パターン１２上に搭載されている半導体素子２が収納される。
【００５９】
以上によって、第１のプリント配線基板１０と第２のプリント配線基板２１と第３のプリント配線基板３１とが一体的に接合され、空間部３内に半導体素子２が収納されることにより、半導体素子２が内蔵されている多層プリント配線基板１が製造される。
【００６０】
なお、本実施形態の多層プリント配線基板１において、導電性支持体１１ａ，１２ａ，１３，２３ａ，２４ａは金属箔であるとしているが、金属箔として銅箔を用いることが好ましい。また、第３のプリプレグ層２０と第２のプリント配線基板２１とを厚さ方向に貫通する第３の貫通孔２９は、パンチで打ち抜くことにより形成されているが、第３の貫通孔２９は、ドリルで穿設されることにより形成されたものであってもよいし、カッタで裁断されることにより形成されたものであってもよい。
【００６１】
また、本実施形態の多層プリント配線基板１は７層板であるが、２個の半導体素子２が搭載された１４層板の多層プリント配線基板とすることも可能である。このようなピースサイズ多層プリント配線基板は次のようにして製造される。まず、一の多層プリント配線基板１の第６の配線パターン３３に図示しない銀バンプを複数形成する。次に、該銀バンプが形成された第６の配線パターン３３上に図示しないプリプレグ層を積層し、加圧する。該加圧により、該銀バンプを該プリプレグ層の厚さ方向に貫通させ、該銀バンプの先端を該プリプレグ層から露出せしめる。次に、第６の配線パターン３３上に該プリプレグ層が積層された一の多層プリント配線基板１を、該プリプレグ層側から他の多層プリント配線基板１の第１の配線パターン１１上に積層し、圧着する。他の多層プリント配線基板１の第１の配線パターン１１によって該銀バンプの先端が潰れ、該プリプレグ層の表面に他の多層プリント配線基板１の第１の配線パターン１１が積層される。そして、該銀バンプを介して一の多層プリント配線基板１の第６の配線パターン３３と他の多層プリント配線基板１の第１の配線パターン１１とが相互に導通される。ここでは、半導体素子２が搭載された多層プリント配線基板１が垂直方向に２個積層された多層プリント配線基板について説明したが、同様にして垂直方向に３個以上積層されるようにしてもよい。
【００６２】
さらに、本発明の多層プリント配線基板は、図６示の多層プリント配線基板４１のように、第３の配線パターン２３及び第４の配線パターン２４の間にさらに１層以上の配線パターンを備える構成とすることも可能である。これにより、多層プリント配線基板４１は、より大きな厚みを有する半導体素子２を空間部３内に収納することができる。
【００６３】
図６を参照して、本実施形態の多層プリント配線基板４１について説明する。多層プリント配線基板４１は、第２のプリント配線基板２１の構成を除き、図１示の多層プリント配線基板１の構成と同一である。
【００６４】
多層プリント配線基板４１において、第２のプリント配線基板２１は、第３の配線パターン２３及び第４の配線パターン２４の間に配線パターン４２を備える。配線パターン２３，４２は、両配線パターン２３，４２の間に一のプリプレグ層４３を備え、一のプリプレグ層４３を厚さ方向に貫通する一の銀バンプ４４を介して相互に導通されている。また、配線パターン４２，２４は、両配線パターン４２，２４の間に他のプリプレグ層４３を備え、他のプリプレグ層を厚さ方向に貫通する他の銀バンプ４４を介して相互に導通されている。
【００６５】
なお、多層プリント配線基板４１のプリプレグ層４３及び銀バンプ４４は、多層プリント配線基板１の第４のプリプレグ層２７及び第４の銀バンプ２８に相当する。
【００６６】
本実施形態の多層プリント配線基板４１では、第３の配線パターン２３及び第４の配線パターン２４の間に配設される配線パターン４２の数と、第３の配線パターン２３及び第４の配線パターン２４の間に配設されるプリプレグ層４３の数を増やして、第２のプリント配線基板２１の厚さを大きくすることにより、空間部３の高さを大きくすることができる。従って、本実施形態の多層プリント配線基板４１は、大きな厚みを有する半導体素子２を空間部３内に収納することができる。また、第３の配線パターン２３及び第４の配線パターン２４との間に配設される配線パターン４２の数を増やすことにより、配線の自由度を高くすることができる。
【００６７】
また、本発明の多層プリント配線基板は、図７示の多層プリント配線基板５１及び図８示の多層プリント配線基板６１のように、第２の配線パターン上に複数の半導体素子３が搭載されて内蔵されている構成とすることも可能である。
【００６８】
図７及び図８を参照して、本実施形態の多層プリント配線基板５１，６１について説明する。多層プリント配線基板５１，６１は、第２の配線パターン１２上に搭載されて内蔵されている半導体素子３の個数を除き、図１示の多層プリント配線基板１又は図６示の多層プリント配線基板４１の構成と同一である。
【００６９】
多層プリント配線基板５１，６１において、第２の配線パターン１２上に３個の半導体素子２が搭載されている。また、多層プリント配線基板５１，６１は、第１の絶縁体層２０と第２のプリント配線基板２１とを厚さ方向に貫通し、各半導体素子３を収納可能な３個の空間部３を備える。
【００７０】
多層プリント配線基板５１，６１では、第２の配線パターン上に３個の半導体素子２が搭載されて内蔵されているが、搭載され内蔵される半導体素子３は２個であってもよいし４個以上であってもよい。
【００７１】
なお、図７示及び図８示の多層プリント配線基板５１，６１は、説明の便宜上、第２の配線パターン１２の同一直線上に３個の半導体素子３が搭載された図となっているが、これに限定されない。
【図面の簡単な説明】
【００７２】
【図１】本実施形態の半導体素子が内蔵されている多層プリント配線基板の一構成例を示す説明的断面図である。
【図２】図１に示す本実施形態の多層プリント配線基板の製造工程を示す説明的断面図である。
【図３】図１に示す本実施形態の多層プリント配線基板の製造工程を示す説明的断面図である。
【図４】図１に示す本実施形態の多層プリント配線基板の製造工程を示す説明的断面図である。
【図５】図１に示す本実施形態の多層プリント配線基板の製造工程を示す説明的断面図である。
【図６】本実施形態の半導体素子が内蔵されている多層プリント配線基板の他の構成例を示す説明的断面図である。
【図７】本実施形態の半導体素子が内蔵されている多層プリント配線基板の他の構成例を示す説明的断面図である。
【図８】本実施形態の半導体素子が内蔵されている多層プリント配線基板の他の構成例を示す説明的断面図である。
【図９】従来技術の多層プリント配線基板を示す説明的断面図である。
【符号の説明】
【００７３】
１…多層プリント配線基板、  ２…半導体素子、  ３…空間部、  １０…第１のプリント配線基板、  １１…第１の配線パターン、  １２…第２の配線パターン、  ２０…第１の絶縁体層、  ２１…第２のプリント配線基板、  ２３…第３の配線パターン、  ２４…第４の配線パターン、  ２６…第１のバンプ、  ２７，４３…第３の配線パターン及び第４の配線パターンの間に配設された絶縁体層、  ２８，４４…第２のバンプ、  ３２…第５の配線パターン、  ３３…第６の配線パターン、  ３４…第３のバンプ、  ３６…第４のバンプ、  ４２…第３の配線パターン及び第４の配線パターンの間に配設された複数の絶縁体層の間に配設された配線パターン。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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