(57)【要約】【課題】ゲート長によらず、全体がシリサイド化されたゲート電極を有するＭＯＳトランジスタを備えた半導体装置およびその製造方法を提供する。【解決手段】第１ゲート絶縁膜１７上にポリシリコンの第１ゲート電極１８を形成し、第２ゲート絶縁膜２２上に第１ゲート電極１８よりゲート長が大きく且つゲート高さが等しいポリシリコンの第２ゲート電極２２を形成する工程と、第２ゲート電極２２にシリコン以外のIV属元素またはキャリアを生成しない不活性な元素をイオン注入し、第２ゲート電極２２のポリシリコンをアモルファスシリコンに変換する工程と、第１ゲート電極１８および第２ゲート電極２２上に、シリサイドになる金属膜を形成する工程と、熱処理を施し、第１ゲート電極１８および第２ゲート電極２２の全体をシリサイド化する工程と、を具備する。【選択図】図１
2008277420.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の主面の第１領域および第２領域に第１および第２ゲート絶縁膜を形成し、前記第１ゲート絶縁膜上にポリシリコンの第１ゲート電極を形成し、前記第２ゲート絶縁膜上に前記第１ゲート電極よりゲート長が大きく且つゲート高さが等しいポリシリコンの第２ゲート電極を形成し、前記第１ゲート電極をゲート長方向に挟むように第１ソース領域および第１ドレイン領域を形成し、前記第２ゲート電極をゲート長方向に挟むように第２ソース領域および第２ドレイン領域を形成する工程と、
前記ポリシリコンの第２ゲート電極にシリコン以外のIV属元素またはキャリアを生成しない不活性な元素をイオン注入し、前記ポリシリコンの第２ゲート電極をアモルファスシリコンの第２ゲート電極に変換する工程と、
前記ポリシリコンの第１ゲート電極および前記アモルファスシリコンの第２ゲート電極上に、シリサイドになる金属膜を形成する工程と、
熱処理を施し、前記ポリシリコンの第１ゲート電極および前記アモルファスシリコンの第２ゲート電極の全体をシリサイド化する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項２】
半導体基板の主面の第１領域および第２領域に第１および第２ゲート絶縁膜を形成し、前記第１ゲート絶縁膜上にポリシリコンの第１ゲート電極を形成し、前記第２ゲート絶縁膜上に前記第１ゲート電極よりゲート長が大きく且つゲート高さが等しいポリシリコンの第２ゲート電極を形成し、前記第１ゲート電極をゲート長方向に挟むように第１ソース領域および第１ドレイン領域を形成し、前記第２ゲート電極をゲート長方向に挟むように第２ソース領域および第２ドレイン領域を形成する工程と、
前記ポリシリコンの第１および第２ゲート電極上に、シリサイドになる金属膜を形成する工程と、
第１熱処理を施し、前記ポリシリコンの第１ゲート電極の全体をシリサイド化し、前記ポリシリコンの第２ゲート電極の一部をシリサイド化する工程と、
前記全体がシリサイド化された第１ゲート電極上の未反応の前記金属膜を除去する工程と、
前記一部がシリサイド化された第２ゲート電極上にシリサイドになる金属膜を実質的に形成する工程と、
第２熱処理を施し、前記一部がシリサイド化された第２ゲート電極の全体をシリサイド化する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項３】
前記一部がシリサイド化された第２ゲート電極上にシリサイドになる金属膜を実質的に形成する工程は、
前記第２ゲート電極上の未反応の前記金属膜を除去し、前記第１ゲート電極を保護膜で被覆し、前記第１および第２電極上に金属膜を形成することにより行い、または、前記第２ゲート電極上の未反応の前記金属膜を残置することにより行うことを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項４】
半導体基板の主面の第１領域に形成された第１ゲート絶縁膜と、前記第１ゲート絶縁膜上に形成され、全体がシリサイド化された第１ゲート電極と、前記第１領域に前記第１ゲート電極をゲート長方向に挟むように形成された第１ソース領域および第１ドレイン領域とを備えた第１絶縁ゲート電界効果トランジスタと、
前記基板の主面の第２領域に形成された第２ゲート絶縁膜と、前記第２ゲート絶縁膜上に形成され、前記第１絶縁ゲート電界効果トランジスタよりゲート長が大きく且つゲート高さが等しく、シリコン以外のIV属元素またはキャリアを生成しない不活性な元素を含有して全体がシリサイド化された第２ゲート電極と、前記第２領域に前記第２ゲート電極をゲート長方向に挟むように形成された第２ソース領域および第２ドレイン領域とを備えた第２絶縁ゲート電界効果トランジスタとを具備することを特徴とする半導体装置。
【請求項５】
半導体基板の主面の第１領域に形成された第１ゲート絶縁膜と、前記第１ゲート絶縁膜上に形成され、全体がシリサイド化された第１ゲート電極と、前記第１領域に前記第１ゲート電極をゲート長方向に挟むように形成された第１ソース領域および第１ドレイン領域とを備えた第１絶縁ゲート電界効果トランジスタと、
前記基板の主面の第２領域に形成された第２ゲート絶縁膜と、前記第２ゲート絶縁膜上に形成され、前記第１絶縁ゲート電界効果トランジスタよりゲート長が大きく且つゲート高さが等しく、全体がシリサイド化された第２ゲート電極と、前記第２領域に前記第２ゲート電極をゲート長方向に挟むように形成された第２ソース領域および第２ドレイン領域とを備えた第２絶縁ゲート電界効果トランジスタとを具備することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
シリコン超集積回路は、将来の高度情報化社会を支える基盤技術の一つである。集積回路の高機能化には、その構成要素であるＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）、ＣＭＯＳＦＥＴ（Complementally MOSFET）等の半導体素子の高性能化が必要である。
【０００３】
半導体素子の高性能化は基本的には比例縮小則により行われてきたが、近年、種々の物性的限界により素子の極微細化による高性能化が困難な状況にある。
【０００４】
例えば、シリコンを用いたゲート電極について、素子動作速度の増加に伴うゲート寄生抵抗の顕在化、絶縁膜界面におけるキャリア空乏化による実効的絶縁膜容量低下、添加不純物のチャネル領域への突き抜けによるしきい値電圧のばらつきなどの問題が指摘されている。これらの問題を解決するために、メタルゲート材料が提案されている。
【０００５】
メタルゲート電極形成技術の一つに、ゲート電極の全てをＮｉやＣｏでシリサイド化するフルシリサイド（Fully Silicide：ＦＵＳＩ）ゲート電極技術がある。
【０００６】
しかし、シリコン超集積回路を有する半導体装置においては、ゲート電極のゲート長およびゲート幅が異なるさまざまなＭＯＳＦＥＴが存在している。  
シリサイドプロセスは、ゲート電極のパターンにより進行具合が異なるので、全てのパターンのゲート電極をフルシリサイド化することは困難である。
【０００７】
これに対して、様々なパターンを有するゲート電極をフルシリサイド化することができる半導体装置の製造方法が知られている（例えば特許文献１参照。）。
【０００８】
特許文献１に開示された半導体装置の製造方法は、半導体基板上にゲート絶縁膜を形成し、ゲート絶縁膜上に、第１のゲート電極、および、半導体基板の表面を占める面積が前記第１のゲート電極よりも大きい第２のゲート電極を形成し、第２のゲート電極の厚みが前記第１のゲート電極の厚みよりも薄くなるように第２のゲート電極の上部を選択的にエッチングまたは研磨し、第１のゲート電極および第２のゲート電極上に金属膜を堆積し、第１のゲート電極の全部および第２のゲート電極の全部をシリサイド化する工程を具備している。
【０００９】
然しながら、特許文献１に開示された半導体装置の製造方法は、ゲート電極の厚みを変えているので、製造工程が複雑になるという問題がある。
【特許文献１】特開２００６−１４０３２０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明の目的は、ゲート長によらず、全体がシリサイド化されたゲート電極を有するＭＯＳトランジスタを備えた半導体装置およびその製造方法を提供する。
【課題を解決するための手段】
【００１１】
本発明の一態様の半導体装置の製造方法は、半導体基板の主面の第１領域および第２領域に第１および第２ゲート絶縁膜を形成し、前記第１ゲート絶縁膜上にポリシリコンの第１ゲート電極を形成し、前記第２ゲート絶縁膜上に前記第１ゲート電極よりゲート長が大きく且つゲート高さが等しいポリシリコンの第２ゲート電極を形成し、前記第１ゲート電極をゲート長方向に挟むように第１ソース領域および第１ドレイン領域を形成し、前記第２ゲート電極をゲート長方向に挟むように第２ソース領域および第２ドレイン領域を形成する工程と、前記第２ゲート電極にシリコン以外のIV属元素またはキャリアを生成しない不活性な元素をイオン注入し、前記ポリシリコンの第２ゲート電極をアモルファスシリコンの第２ゲート電極に変換する工程と、前記ポリシリコンの第１ゲート電極および前記アモルファスシリコンの第２ゲート電極上に、シリサイドになる金属膜を形成する工程と、熱処理を施し、前記ポリシリコンの第１ゲート電極および前記アモルファスシリコンの第２ゲート電極の全体をシリサイド化する工程と、を具備することを特徴としている。
【００１２】
本発明の別態様の半導体装置の製造方法は、半導体基板の主面の第１領域および第２領域に第１および第２ゲート絶縁膜を形成し、前記第１ゲート絶縁膜上にポリシリコンの第１ゲート電極を形成し、前記第２ゲート絶縁膜上に前記第１ゲート電極よりゲート長が大きく且つゲート高さが等しいポリシリコンの第２ゲート電極を形成し、前記第１ゲート電極をゲート長方向に挟むように第１ソース領域および第１ドレイン領域を形成し、前記第２ゲート電極をゲート長方向に挟むように第２ソース領域および第２ドレイン領域を形成する工程と、前記ポリシリコンの第１および第２ゲート電極上に、シリサイドになる金属膜を形成する工程と、第１熱処理を施し、前記ポリシリコンの第１ゲート電極の全体をシリサイド化し、前記ポリシリコンの第２ゲート電極の一部をシリサイド化する工程と、前記全体がシリサイド化された第１ゲート電極上の未反応の前記金属膜を除去する工程と、前記一部がシリサイド化された第２ゲート電極上にシリサイドになる金属膜を実質的に形成する工程と、第２熱処理を施し、前記一部がシリサイド化された第２ゲート電極の全体をシリサイド化する工程と、を具備することを特徴としている。
【００１３】
本発明の一態様の半導体装置は、半導体基板の主面の第１領域に形成された第１ゲート絶縁膜と、前記第１ゲート絶縁膜上に形成され、全体がシリサイド化された第１ゲート電極と、前記第１領域に前記第１ゲート電極をゲート長方向に挟むように形成された第１ソース領域および第１ドレイン領域とを備えた第１絶縁ゲート電界効果トランジスタと、前記基板の主面の第２領域に形成された第２ゲート絶縁膜と、前記第２ゲート絶縁膜上に形成され、前記第１絶縁ゲート電界効果トランジスタよりゲート長が大きく且つゲート高さが等しく、シリコン以外のIV属元素またはキャリアを生成しない不活性な元素を含有して全体がシリサイド化された第２ゲート電極と、前記第２領域に前記第２ゲート電極をゲート長方向に挟むように形成された第２ソース領域および第２ドレイン領域とを備えた第２絶縁ゲート電界効果トランジスタとを具備することを特徴としている。
【００１４】
本発明の別態様の半導体装置は、半導体基板の主面の第１領域に形成された第１ゲート絶縁膜と、前記第１ゲート絶縁膜上に形成され、全体がシリサイド化された第１ゲート電極と、前記第１領域に前記第１ゲート電極をゲート長方向に挟むように形成された第１ソース領域および第１ドレイン領域とを備えた第１絶縁ゲート電界効果トランジスタと、前記基板の主面の第２領域に形成された第２ゲート絶縁膜と、前記第２ゲート絶縁膜上に形成され、前記第１絶縁ゲート電界効果トランジスタよりゲート長が大きく且つゲート高さが等しく、全体がシリサイド化された第２ゲート電極と、前記第２領域に前記第２ゲート電極をゲート長方向に挟むように形成された第２ソース領域および第２ドレイン領域とを備えた第２絶縁ゲート電界効果トランジスタとを具備することを特徴としている。
【発明の効果】
【００１５】
本発明によれば、ゲート長によらず、全体がシリサイド化されたゲート電極を有するＭＯＳトランジスタを備えた半導体装置およびその製造方法が得られる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施例について図面を参照しながら説明する。
【実施例１】
【００１７】
本発明の実施例１に係る半導体装置について図１乃至図６を用いて説明する。図１は半導体装置を示す断面図、図２乃至図５は半導体装置の製造工程を順に示す断面図、図６はゲート長とゲート抵抗との関係を比較例と対比して示す図である。
【００１８】
図１に示すように、本実施例の半導体装置１０は、半導体基板１１、例えばｐ型シリコン基板にＳＴＩ（Shallow Trench Isolation）１２により絶縁分離された第１領域１３、例えばｐ型ウェル領域および第２領域１４、例えばｐ型ウェル領域と、第１領域１３に形成され、全体がシリサイド化されたゲート電極を有するｎチャネルの第１ＭＯＳトランジスタ１５と、第２領域１４に形成され、第１ＭＯＳトランジスタ１５よりゲート長が大きく且つゲート高さが等しく、シリコン以外のIV族元素またはキャリアを生成しない不活性な元素を含有し、全体がシリサイド化されたゲート電極を有するｎチャネルの第２ＭＯＳトランジスタ１６と、を具備している。
【００１９】
第１ＭＯＳトランジスタ１５は、第１ゲート絶縁膜１７、例えばシリコン酸化膜と、第１ゲート絶縁膜１７上に、例えばゲート長Ｌｇ１が５０ｎｍ、ゲート高さＨ１が１００ｎｍで、全体がシリサイド、例えばＮｉＳｉ化された第１ゲート電極１８と、第１ゲート電極１８をゲート長方向（紙面に垂直な方向）に挟むように形成された第１ソース領域１９と、第１ドレイン領域２０とを具備している。
【００２０】
第２ＭＯＳトランジスタ１６は、第１ゲート絶縁膜１７と等しい材料から形成される第２ゲート絶縁膜２１と、第２ゲート絶縁膜２１上に、例えばゲート長Ｌｇ２が１５０ｎｍ、ゲート高さＨ２が１００ｎｍで、シリコン以外のIV族元素、例えばゲルマニウム（Ｇｅ）を含有し、全体がシリサイド、例えばＮｉＳｉ化された第２ゲート電極２２と、第２ゲート電極２２をゲート長方向に挟むように形成された第２ソース領域２３と、第２ドレイン領域２４とを具備している。
【００２１】
第１ゲート電極１８および第２ゲート電極２２の両側面は、側壁膜２５、例えばシリコン酸化膜とシリコン窒化膜の積層膜でそれぞれ被覆されている。  
第１ソース領域１９、第１ドレイン領域２０、第２ソース領域２３および第２ドレイン領域２４上には、配線（図示せず）とコンタクトをとるためのシリサイド膜２６、例えばニッケルシリサイドがそれぞれ形成されている。  
第１ＭＯＳトランジスタ１５および第２ＭＯＳトランジスタ１６は、全体が保護膜２７で被覆されている。
【００２２】
第２ゲート電極２２に含有されているゲルマニウム２８は、第２ゲート電極２２のポリシリコンをアモルファス化し、シリサイド反応を促進するために導入されたものである。第２ゲート電極２２が、シリコン以外のIV族元素またはキャリアを生成しない不活性な元素を含有するのは、ゲート電極抵抗に影響を及ぼさないようにするためである。
【００２３】
これにより、第１および第２ゲート電極１８、２２は、ゲート長Ｌｇ１、Ｌｇ２の長短によらず、全体がシリサイド（ＮｉＳｉ）化されている。
【００２４】
次に、半導体装置１０の製造方法について図２乃至図５を用いて詳しく説明する。  
始めに、図２に示すように、周知の方法により、半導体基板１１の第１領域１３にポリシリコンの第１ゲート電極４０を有する第１ＭＯＳトランジスタ１５ａと、第２領域１４にポリシリコンの第２ゲート電極４１を有する第２ＭＯＳトランジスタ１６ａとを形成する。
【００２５】
即ち、半導体基板１１にＲＩＥ（Reactive Ion Etching）法によりトレンチを形成し、トレンチ内部に、例えはＣＶＤ（Chemical Vapor Deposition）法およびＣＭＰ（Chemical Mechanical Polishing）法により絶縁物を埋め込んで形成したＳＴＩ１２により電気的に分離された第１領域１３および第２領域１４を形成する。
【００２６】
次に、半導体基板１１上に、例えば熱酸化法により厚さ１．５ｎｍ程度のシリコン酸化膜と、例えばＣＶＤ法により厚さ１００ｎｍ程度のポリシリコン膜を形成する。  
シリコン酸化膜が第１ゲート絶縁膜１７および第２ゲート絶縁膜２１となり、ポリシリコン膜が第１ゲート電極４０および第２ゲート電極４１となる。
【００２７】
次に、半導体基板１１上に、例えばＣＶＤ法により厚さ７０ｎｍ程度のシリコン膜を形成し、シリコン膜上に、例えばプラズマＣＶＤ法により厚さ１００ｎｍ程度のシリコン窒化膜を形成する。
【００２８】
次に、フォトリソグラフィ法によりシリコン窒化膜をゲート電極パターンに加工し、ゲート電極パターンを有するシリコン窒化膜をマスクとして、例えばＲＩＥ法によりシリコン膜をエッチングし、半導体基板１１の表面を露出させる。  
これにより、第１ゲート絶縁膜１７上に第１ゲート電極４０が形成され、第２ゲート絶縁膜２１上に第２ゲート電極４１が形成される。
【００２９】
次に、第１領域１３および第２領域１４に、例えばイオン注入法により燐（Ｐ）を注入し、浅いｎ型低不純物濃度層を形成する。  
次に、第１ゲート電極４０および第２ゲート電極４１の両側面にそれぞれ側壁膜２５として、例えばシリコン酸化膜とシリコン窒化膜の積層膜を形成する。  
次に、第１領域１３および第２領域１４に、例えばイオン注入法により砒素（Ａｓ）を注入し、ｎ型低不純物濃度層より深いｎ＋型高不純物濃度層を形成する。
【００３０】
次に熱処理により、ｎ型低不純物濃度層およびｎ＋型高不純物濃度層を電気的に活性化し、ＬＤＤ（Lightly Doped Drain）構造の第１ソース領域１９、第１ドレイン領域２０、第２ソース領域２３および第２ドレイン領域２４を形成する。
【００３１】
次に、第１ソース領域１９、第１ドレイン領域２０、第２ソース領域２３および第２ドレイン領域２４に、例えばスパッタリング法によりニッケル（Ｎｉ）膜を形成し、熱処理を施して、ＮｉＳｉのシリサイド膜２６を形成する。
【００３２】
次に、第１ゲート電極４０、第２ゲート電極４１を含む半導体基板１１の全面にシリコン窒化膜４２、および犠牲膜としてＴＥＯＳ（Tetra Ethyl Ortho Silicate）膜４３を形成し、ＣＭＰ法によりＴＥＯＳ膜４３を研磨し、ＴＥＯＳ膜４３の表面を平坦化する。
【００３３】
次に、表面が平坦化されたＴＥＯＳ膜４３およびシリコン窒化膜４２を、例えばＲＩＥ法により第１ゲート電極４０、第２ゲート電極４１の表面が露出するまでエッチバックする。
【００３４】
次に、図３に示すように半導体基板１１上に、第１領域１３を被覆し、第２領域１４を露出するようにレジスト膜４４を形成する。  
次に、レジスト膜４４をマスクとして、第２領域１４にゲルマニウムイオン（Ｇｅ＋）を、例えば加速電圧１５ｋｅＶ、ドーズ量５Ｅ１４ｃｍ−２程度注入する。  
次に、ＴＥＯＳ膜４３を、例えばＲＩＥ法によりシリコン窒化膜４２の表面が露出するまでエッチバックする。
【００３５】
ポリシリコンにシリコンより重いゲルマニウムを注入すると、注入エネルギーにより、ポリシリコンが損傷を受け、多結晶状態からアモルファス状態に変化する。  
これにより、ポリシリコンの第２ゲート電極４１が、アモルファスシリコンの第２ゲート電極４５に変換される。
【００３６】
次に、図４に示すように、第１ゲート電極４０、第２ゲート電極４５を含む半導体基板１１上に、例えばスパッタリング法により厚さ３０ｎｍ程度のニッケル（Ｎｉ）膜４６を形成する。
【００３７】
次に、図５に示すように、ニッケル膜４６の酸化を防止するために不活性ガス雰囲気中で、例えば４５０℃のＲＴＡ（Rapid Thermal Annealing）法により、ニッケル（Ｎｉ）を第１ゲート電極４０のポリシリコン膜、第２ゲート電極４５のアモルファスシリコン膜中に拡散させる。
【００３８】
これにより、第１ゲート電極４０においては、ポリシリコン膜中に拡散したニッケル（Ｎｉ）はシリコンと固相反応し、全体がＮｉＳｉを主成分とするシリサイド化された第１ゲート電極１８が得られる。
【００３９】
第２ゲート電極４５においては、アモルファスシリコン膜中のニッケル（Ｎｉ）の拡散速度はポリシリコン中より大きいので、第２ゲート電極４５のゲート長Ｌｇ２が第１ゲート電極４１のゲート長Ｌｇ１より大きくても、ニッケル（Ｎｉ）はアモルファスシリコン膜中に十分拡散するこができる。
【００４０】
その結果、ニッケル（Ｎｉ）はアモルファスシリコンと固相反応し、第１ゲート電極４０と同様に全体がＮｉＳｉを主成分とするシリサイド化された第２ゲート電極２２を得ることが可能である。
【００４１】
なお、第２ゲート電極４５中に拡散したニッケルは、第２ゲート電極４５中に含有されているゲルマニウム２８とも固層反応し、ニッケル・ゲルマニウム化合物を形成する。  
然し、形成されるニッケル・ゲルマニウム化合物は微量なので、全体がシリサイド化された第２ゲート電極２２の特性には影響を及ぼさない。
【００４２】
同一条件でテストサンプルを作成し、ＸＰＳ（X-ray Photo Spectroscopy）法により光電子のエネルギースペクトルを調べたところ、第１ゲート電極１８および第２ゲート電極２２のシリサイド膜に、ＮｉＳｉのピークが見られることが確認された。
【００４３】
次に、半導体基板１１の表面に残留している未反応のニッケル膜４６を、例えば硫酸と過酸化水素の混合溶液により除去し、シリコン窒化膜４３を、例えばＲＩＥ法により除去し、図示しない層間絶縁膜、配線、コンタクト等を形成する。
【００４４】
これにより、図１に示す第１領域１３に形成され、全体がシリサイド化された第１ゲート電極１７を有するｎチャネルの第１ＭＯＳトランジスタ１５と、第２領域１４に形成され、第１ＭＯＳトランジスタ１５よりゲート長が大きく且つゲート高さが等しく、ゲルマニウムを含有し、全体がシリサイド化された第２ゲート電極２２を有するｎチャネルの第２ＭＯＳトランジスタ１６とを具備する半導体装置１０が得られる。
【００４５】
図６は本実施例におけるゲート長Ｌｇとゲート抵抗Ｒｇとの関係を示す図で、図中の実線４７が本実施例、破線４８が比較例を示している。  
ここで、ゲート抵抗Ｒｇとはゲート幅で規格化したゲート抵抗を意味している。比較例とは、ポリシリコンの第２ゲート電極４１をアモルファスシリコンの第２ゲート電極４５に変換しないで、シリサイド化した場合を意味している。
【００４６】
図６に示すように、本実施例では、対数表示されたゲート長Ｌｇとゲート抵抗Ｒｇとはゲート長Ｌｇが０.０１〜１μｍの広い範囲にわたって傾きが−１の直線関係にある。  
これは、ゲート長Ｌｇによらず、全体がシリサイド化されたゲート電極が形成されているためである。
【００４７】
一方、比較例では、対数表示されたゲート長Ｌｇとゲート抵抗Ｒｇとは、ゲート長Ｌｇが小さい領域では実線４７と同様であるが、ゲート長Ｌｇが０．０７μｍあたりから、ゲート抵抗Ｒｇが高いほうにシフトしている。  
これは、ゲート長Ｌｇが０．０７μｍより大きくなるとゲート電極全体がシリサイド化されずに、ＮｉＳｉより抵抗率の高いポリシリコンが残留しているためである。
【００４８】
これにより、全体がシリサイド化された第１および第２ゲート電極１８、２２を有する第１および第２ＭＯＳトランジスタ１５、１６においては、動作速度の増加に伴うゲート寄生抵抗の顕在化、第１および第２ゲート絶縁膜１７、２１の界面におけるキャリア空乏化による実効的絶縁膜容量低下、添加不純物のチャネル領域への突き抜けによるしきい値電圧のばらつきなどによる動作不良が防止される。
【００４９】
以上説明したように、本実施例においては、ゲート長Ｌｇの大きいポリシリコンの第２ゲート電極４１にゲルマニウムイオンを注入し、アモルファスシリコンの第２ゲート電極４５に変換している。その結果、第２ゲート電極４５のシリサイド化反応が進行しやすくなる。  
従って、ゲート長によらず、全体がシリサイド化されたゲート電極を有するＭＯＳトランジスタを備えた半導体装置およびその製造方法が得られる。
【００５０】
ここでは、ポリシリコンの第２ゲート電極４１をアモルファスシリコンの第２ゲート電極４５に変換するのにゲルマニウムイオンを注入する場合について説明したが、他のIV族元素、例えば錫（Ｓｎ）、あるいはキャリアを生成しない不活性な元素、例えばアルゴン（Ａｒ）、クリプトン（Ｋｒ）、キセノン（Ｘｅ）などをイオン注入しても構わない。
【００５１】
ポリシリコンの全体をアモルファスシリコンに変換する場合について説明したが、目的の特性が得られる範囲内において、イオン注入条件を調節し、一部をアモルファスシリコンに変換するようにしても構わない。
【００５２】
第１および第２ＭＯＳトランジスタ１５、１６がｎチャネルＭＯＳトランジスタである場合について説明したが、ｐチャネルＭＯＳトランジスタであっても構わない。  
また、一方がｎチャネルＭＯＳトランジスタで、他方がｐチャネルＭＯＳトランジスタとすることもできる。
【００５３】
シリサイドがＮｉＳｉの場合について説明したが、ゲート長によらず全体が同じシリサイドであれば良いので、他のシリサイド、例えばシリコン組成比の異なるニッケルシリサイド（Ｎｉ３Ｓｉ、Ｎｉ２Ｓｉ、ＮｉＳｉ２など）、またはタングステンシリサイド、コバルトシリサイドなどであっても構わない。
【００５４】
第１および第２ゲート絶縁膜１７、２１がシリコン酸化膜である場合について説明したが、第１および第２ゲート電極１８、２２に不純物をドープする必要がないので、シリコン酸化膜よりも誘電率の大きい膜、例えばシリコン酸窒化膜（ＳｉＯＮ）、ハフニウム酸化膜（ＨｆＯ２）、ハフニウムシリコン酸化膜（ＨｆＳｉＯ）、ハフニウムシリコン酸窒化膜（ＨｆＳｉＯＮ）、ハフニウムアルミニウム酸化膜（ＨｆＡｌＯ）およびハフニウムアルミニウム酸窒化膜（ＨｆＡｌＯＮ）をゲート絶縁膜としても良い。
【００５５】
ハフニウムシリコン酸窒化膜（ＨｆＳｉＯＮ）は、半導体基板１１上に、ＭＯＣＶＤ法によりハフニウムシリコン酸化膜（ＨｆＳｉＯ）を形成した後、アンモンア（ＮＨ３）雰囲気または窒素プラズマ雰囲気中で熱処理することによって形成することができる。
【００５６】
第１および第２ゲート絶縁膜１７、２１を高誘率膜とすることにより、ゲート絶縁膜の膜厚を厚くしてゲートリーク電流を抑制することができる利点がある。  
特に、ハフニウム系の絶縁膜上のＮｉＳｉは、シリコン酸化膜上より仕事関数が小さくなるので、ｎ―ＭＯＳトランジスタ１５、１６の動作閾値電圧をより下げることができる利点がある。
【００５７】
また、半導体基板１１がｐ型シリコン基板である場合について説明したが、シリコンゲルマ（ＳｉＧｅ）基板、ゲルマニウム（Ｇｅ）基板、ＳＯＩ（Silicon On Insulator）基板、その他の化合物半導体基板などを用いることもできる。
【実施例２】
【００５８】
本発明の実施例２に係る半導体装置について、図７乃至図１２を用いて説明する。図７は半導体装置を示す断面図、図８乃至図１２は半導体装置の製造工程の要部を示す断面図である。
【００５９】
本実施例において、上記実施例１と同一の構成部分には同一符号を付してその部分の説明は省略し、異なる部分について説明する。  
本実施例が実施例１と異なる点は、第２ゲート電極がシリコン以外のIV族元素またはキャリアを生成しない不活性な元素を含有することなく、全体がシリサイド化されていることにある。
【００６０】
即ち、図７に示すように、本実施例の半導体装置５０の第２ＭＯＳトランジスタ５１は、シリコン以外のIV族元素またはキャリアを生成しない不活性な元素を含有せず、全体がシリサイド（ＮｉＳｉ）化された第２ゲート電極５２を具備している。
【００６１】
次に、半導体装置５０の製造方法について、図８乃至図１２を用いて詳しく説明する。始めに、図８に示すように、図２と同様にしてポリシリコンの第１および第２ゲート電極４０、４１を有する第１および第２ＭＯＳトランジスタ１５ａ、１６ａを形成する。
【００６２】
次に第１ゲート電極４０および第２ゲート電極４１上に、シリサイドになる金属膜として、例えばスパッタリング法により厚さ３０ｎｍ程度のニッケル膜６０を形成する。
【００６３】
次に、図９に示すように、ニッケル膜６０の酸化を防止するために不活性ガス雰囲気中で、例えば４５０℃のＲＴＡ（Rapid Thermal Annealing）法により第１熱処理を施し、ニッケル（Ｎｉ）を第１ゲート電極４０のポリシリコン膜、第２ゲート電極４５のポリシリコン膜中に拡散させる。
【００６４】
これにより、第１ゲート電極４０においては、ポリシリコン膜中に拡散したニッケル（Ｎｉ）はシリコンと固相反応し、全体がＮｉＳｉを主成分とするシリサイド化された第１ゲート電極１８になる。
【００６５】
一方、第２ゲート電極４1においては、ポリシリコン膜中に拡散したニッケル（Ｎｉ）はシリサイド反応が途中までしか進行しないので、上部６１ａがシリサイド化され、下部６１ｂがポリシリコンのままの第２ゲート電極６１になる。
【００６６】
次に、図１０に示すように、未反応のニッケル膜６０を、例えば硫酸と過酸化水素の混合溶液により除去した後、第１ゲート電極１８および第２ゲート電極６１を含む半導体基板１１上に、例えばＣＶＤ法により厚さ３００ｎｍのシリコン酸化膜６２を形成する。  
次に、半導体基板１１上に、第１領域１３を被覆し、第２領域１４を露出するようにレジスト膜６３を形成する。
【００６７】
次に、図１１に示すように、レジスト膜６３をマスクとして第２領域１４上のシリコン酸化膜６２を、例えばフッ素系ガスを用いたＲＩＥ法により除去し、第１領域１３上のシリコン酸化膜６２を残置する。
【００６８】
次に、図１２に示すように、レジスト膜６３を除去した後、第１領域１３および第２領域１４上にニッケル膜６４を形成する。  
次に、ニッケル膜６４に第２熱処理を施すことにより、第２ゲート電極６１の下部６１ｂのポリシリコンがシリサイド化し、全体がシリサイド化された第２ゲート電極５２を得ることが可能である。
【００６９】
一方、シリコン酸化膜６２で被覆されている第１ゲート電極１８は、ニッケル（Ｎｉ）の過剰な拡散が阻止され、シリサイド（ＮｉＳｉ）状態が維持される。
【００７０】
これにより、全体がシリサイド化された第１ゲート電極１８、およびシリコン以外のIV族元素またはキャリアを生成しない不活性な元素を含有せず、全体がシリサイド化された第２ゲート電極５２を有する第１および第２ＭＯＳトランジスタ１５、５１を備えた半導体装置５０が得られる。
【００７１】
以上説明したように、本実施例では、シリコン以外のIV族元素またはキャリアを生成しない不活性な元素を含有しないポリシリコンの第２ゲート電極４１に第１および第２熱処理を施し、全体がシリサイド化された第２ゲート電極５２を形成している。
【００７２】
これにより、第２ゲート電極４１のボリシリコンをアモルファスシリコンに変換するためのイオン注入工程が不要になる利点がある。
【実施例３】
【００７３】
本発明の実施例３に係る半導体装置の製造方法について、図１３乃至図１５を用いて説明する。図１３乃至図１５は半導体装置の製造工程の要部を示す断面図である。  
本実施例において、上記実施例２と同一の構成部分には同一符号を付してその部分の説明は省略し、異なる部分について説明する。
【００７４】
本実施例が実施例２と異なる点は、第１領域の未反応のニッケル膜を除去し、残置した第２領域の未反応のニッケル膜に追加熱処理を施すことにある。
【００７５】
即ち、図１３に示すように、図８および図９と同様にして全体がシリサイド化された第１ゲート電極１８と、上部６１ａがシリサイド化され、下部６１ｂがポリシリコンのままの第２ゲート電極６１を形成する。  
次に、半導体基板１１上に、第１領域１３を露出し、第２領域１４を覆うようにレジスト膜７０を形成する。
【００７６】
次に、図１４に示すように、第１領域１３上の未反応のニッケル膜６０を、例えば硫酸と過酸化水素の混合溶液により除去し、第２領域１４上の未反応のニッケル膜６０を残置する。
【００７７】
次に、図１５に示すように、未反応のニッケル膜６０に第２熱処理を施すことにより、第２ゲート電極６１の下部６１ｂのポリシリコンをシリサイド化し、全体がシリサイド化された第２ゲート電極５２を得ることが可能である。
【００７８】
これにより、全体がシリサイド化された第１ゲート電極１８、およびシリコン以外のIV族元素またはキャリアを生成しない不活性な元素を含有せず、全体がシリサイド化された第２ゲート電極５２を有する第１および第２ＭＯＳトランジスタ１５、５１を備えた半導体装置５０が得られる。
【００７９】
以上説明したように、本実施例では、第１領域１３の未反応のニッケル膜６０を除去し、残置した第２領域１４の未反応のニッケル膜６０に追加熱処理を施すことにより、全体がシリサイド化された第２ゲート電極５２を形成している。
【００８０】
これにより、下部６１ｂをシリサイド化するために、ニッケル膜を再度形成する必要がなく、工程が簡単になる利点がある。
【図面の簡単な説明】
【００８１】
【図１】本発明の実施例１に係る半導体装置を示す断面図。
【図２】本発明の実施例１に係る半導体装置の製造工程を示す断面図。
【図３】本発明の実施例１に係る半導体装置の製造工程を示す断面図。
【図４】本発明の実施例１に係る半導体装置の製造工程を示す断面図。
【図５】本発明の実施例１に係る半導体装置の製造工程を示す断面図。
【図６】本発明の実施例１に係るゲート長とゲート抵抗との関係を示す図。
【図７】本発明の実施例２に係る半導体装置を示す断面図。
【図８】本発明の実施例２に係る半導体装置の製造工程の要部を示す断面図。
【図９】本発明の実施例２に係る半導体装置の製造工程の要部を示す断面図。
【図１０】本発明の実施例２に係る半導体装置の製造工程の要部を示す断面図。
【図１１】本発明の実施例２に係る半導体装置の製造工程の要部を示す断面図。
【図１２】本発明の実施例２に係る半導体装置の製造工程の要部を示す断面図。
【図１３】本発明の実施例３に係る半導体装置の製造工程の要部を示す断面図。
【図１４】本発明の実施例３に係る半導体装置の製造工程の要部を示す断面図。
【図１５】本発明の実施例３に係る半導体装置の製造工程の要部を示す断面図。
【符号の説明】
【００８２】
１０、５０  半導体装置
１１  半導体基板
１２  ＳＴＩ
１３  第１領域
１４  第２領域
１５、１５ａ  第１ＭＯＳトランジスタ
１６、１６ａ、５１  第２ＭＯＳトランジスタ
１７  第１ゲート絶縁膜
１８  第１ゲート電極（ＮｉＳｉ）
１９  第１ソース領域
２０  第１ドレイン領域
２１  第２ゲート絶縁膜
２２  第２ゲート電極（ＮｉＳｉ：Ｇｅ）
２３  第２ソース領域
２４  第２ドレイン領域
２５  側壁膜
２６  シリサイド膜
２７  層間絶縁膜
４０  第１ゲート電極（ポリシリコン）
４１  第２ゲート電極（ポリシリコン）
４２  シリコン窒化膜
４３  ＴＥＯＳ膜
４４、６３、７０  レジスト膜
４５  第２ゲート電極（α−Ｓｉ：Ｇｅ）
４６、６０、６４  ニッケル膜（金属膜）
５２  第２ゲート電極（ＮｉＳｉ）
６１ａ  上部
６１ｂ  下部
６１  第２ゲート電極(ＮｉＳｉ+Ｐｏｌｙ Ｓｉ)
６２  シリコン酸化膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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