(57)【要約】【課題】  従来技術に係るアナログメモリでは、スイッチト・キャパシタ部ＳＣの組数に比例して、放電用配線Ｌｏｕｔの寄生容量が大きくなっていた。【解決手段】  本発明に係るアナログメモリでは、複数のメモリブロックＭＢに分割されることにより、一の放電用配線Ｌｏｕｔ当たりの寄生容量が抑えられる。そして、次段階においてオペアンプＯＰの入力端子＋と接続されるメモリブロックＭＢは、現段階においてオペアンプＯＰの出力端子−と接続される。したがって、メモリブロックＭＢの切り替えに伴う出力信号Ｖｏｕｔの連続性に歪が生じなくなる。【選択図】      図１
2008085652.tif 000002
【特許請求の範囲】
【請求項１】
入力信号に応じた電荷を保持する複数の容量素子と、前記電荷が転送される出力配線と、前記容量素子と前記出力配線との接続状態を切り替える複数のＭＯＳトランジスタと、を備えた第１及び第２のメモリブロックが設けられ、
前記第１のメモリブロックにおいて、前記容量素子と前記出力配線とが順次接続されて前記出力配線からバッファ回路に信号が出力されるときに、
前記第２のメモリブロックにおいて、前記容量素子と前記出力配線とは全て接続が遮断され，
前記バッファ回路からの出力は、前記第２のメモリブロックにおける前記出力配線に印加されることを特徴とするアナログメモリ。
【請求項２】
前記入力信号は、共通の入力配線を介して、前記第１及び第２のメモリブロックに印加されることを特徴とする請求項１に記載のアナログメモリ。
【請求項３】
前記バッファ回路は、オペアンプからなり、
前記オペアンプの反転入力端子と出力端子とは負帰還となるように接続されていることを特徴とする請求項１に記載のアナログメモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログメモリに関し、特に、寄生容量の影響が抑制されているため、Ｙ／Ｃ分離回路に好適なアナログメモリに関する。
【背景技術】
【０００２】
アナログテレビ信号は、ＮＴＳＣ（Ｎａｔｉｏｎａｌ  Ｔｅｌｅｃｉｓｉｏｎ  Ｓｔａｎｄａｒｄｓ  Ｃｏｍｍｉｔｔｅｅ）方式、ＰＡＬ（Ｐｈａｓｅ  Ａｌｔｅｒｎａｔｉｏｎ  ｂｙ  Ｌｉｎｅ）方式、ＳＥＣＡＭ（ＳＥ区遠地亜ｌＣｏｕｌｅｒｕ  Ａ  Ｍｅｍｏｉｒｅ）方式に代表される。このようなアナログテレビ信号は、画面の明るさを表現する輝度信号Ｙと、画面の色の濃淡度合いを表現するクロマ信号Ｃとが合成されて、コンポジット信号ＳＣとして送られる。
【０００３】
そこで、アナログテレビ信号処理では、送られてきたコンポジット信号ＳＣを、輝度信号Ｙとクロマ信号Ｃとに分離するＹ／Ｃ分離回路が重要となる。
【０００４】
ここで、輝度信号Ｙは、コンポジット信号ＳＣの直流成分の信号強度で表される。一方、クロマ信号Ｃは、図５に示すように、１水平ライン毎に互いに１８０度だけ位相がずれた高周波信号として輝度信号Ｙに重畳されている。
【０００５】
したがって、図６に示すように、一方の水平ラインを１水平走査期間だけ遅延させて他方の水平ラインと加算することによって、コンポジット信号ＳＣから輝度信号Ｙのみを抽出するトラップ・フィルタを構成することができる。また、一方の水平ラインを１水平走査期間だけ遅延させて他方の水平ラインから減算することによって、コンポジット信号ＳＣからクロマ信号Ｃのみを抽出するバンドパス・フィルタを構成することができる。すなわち、Ｙ／Ｃ分離回路には、コンポジット信号ＳＣを遅延させるためのアナログメモリが必要となる。
【０００６】
図７は、従来技術に係るアナログメモリの一例を示す。尚、説明を簡略化するため、図７では、スイッチト・キャパシタ部ＳＣが２組設けられているが、実際には、スイッチト・キャパシタ部ＳＣは、入力信号Ｖｉｎに対して必要とされる遅延時間に対応した数だけ設けられる。
【０００７】
それぞれのスイッチト・キャパシタ部ＳＣ１〜ＳＣ４において、容量素子Ｃ１〜Ｃ４は、入力信号Ｖｉｎに基づく電荷を充放電するためのものである。そして、容量素子Ｃ１〜Ｃ４は、その一端において第１のＭＯＳトランジスタＭｉｎ１〜Ｍｉｎ４及び第２のＭＯＳトランジスタＭｏｕｔ１〜Ｍｏｕｔ４のソースが共通して接続され、また、その他端において接地される。また、第１のＭＯＳトランジスタＭｉｎ１〜Ｍｉｎ４のドレインは、充電用配線Ｌｏｕｔに接続されており、遅延対象となる入力信号Ｖｉｎが印加される。一方、第２のＭＯＳトランジスタＭｏｕｔ１〜Ｍｏｕｔ４のドレインには、放電用配線Ｌｏｕｔを介してオペアンプＯＰの非反転入力端子＋に接続される。尚、オペアンプＯＰは、反転入力端子＋と出力端子とが負帰還となるように接続されている。
【０００８】
すなわち、それぞれのスイッチト・キャパシタ部ＳＣ１〜ＳＣ４において、第１のＭＯＳトランジスタＭｉｎ１〜Ｍｉｎ４は、入力信号Ｖｉｎに基づいて容量素子Ｃ１〜Ｃ４を充電させる充電用スイッチとして機能する。一方、第２のＭＯＳトランジスタＭｏｕｔ１〜Ｍｏｕｔ４は、容量素子Ｃ１〜Ｃ４を放電させる放電用スイッチとして機能する。
【０００９】
斯かる構成において、それぞれのスイッチト・キャパシタＳＣ１〜ＳＣ４に設けられた第１のＭＯＳトランジスタＭｉｎ１〜Ｍｉｎ４及び第２のＭＯＳトランジスタＭｏｕｔ１〜Ｍｏｕｔ４のゲートがオン・オフ制御されることにより、オペアンプにおいて、入力電圧Ｖｉｎが、スイッチング周期分だけ遅延されて出力される。
【００１０】
関連した技術文献としては、例えば以下の特許文献が挙げられる。
【特許文献１】特開２００６−１８６５６２
【発明の開示】
【発明が解決しようとする課題】
【００１１】
上記のアナログメモリでは、放電用配線Ｌｏｕｔには、それぞれのスイッチト・キャパシタ部ＳＣ１〜ＳＣ４を構成する第２のＭＯＳトランジスタＭｏｕｔ１〜Ｍｏｕｔ４のドレインが接続されている。そして、それぞれの第２のＭＯＳトランジスタＭｏｕｔ１〜Ｍｏｕｔ４には、ドレイン−基板間に数フェムト（Ｆ）の寄生容量が潜在的に存在する。
【００１２】
ここで、それぞれの容量素子の容量値は、ピコ（Ｐ）オーダーであるため、寄生容量は無視できるようにも思える。ところが、前述したように、スイッチト・キャパシタ部ＳＣは、入力信号Ｖｉｎに対して必要とされる遅延時間に対応した数だけ設けられる。例えば、入力信号Ｖｉｎが、３．５８ＭＨｚを中心波形とするクロマ信号Ｃが重畳されたコンポジット信号ＳＣであるとする。このとき、このコンポジット信号ＳＣを、クロマ信号ＳＣの４倍のサンプリング周波数でサンプリングするには、ＮＴＳＣ方式では水平走査周波数が１５．７３４Ｈｚであるので、１水平ライン分をサンプリングすべく９１１個のスイッチト・キャパシタ部ＳＣが設けられる。すると、放電用配線Ｌｏｕｔには、９１１個の第２のＭＯＳトランジスタＭｏｕｔが、そのドレインと接続されるため、放電用配線Ｌｏｕｔに潜在的に存在する寄生容量の合計は、ピコ（Ｐ）オーダーとなってしまい、斯かる寄生容量が、入力信号Ｖｉｎと出力信号Ｖｏｕｔとに無視し難い大きな誤差を生じさせる。
【課題を解決するための手段】
【００１３】
上記に鑑み、本発明に係るアナログメモリは、入力信号に応じた電荷を保持する複数の容量素子と、前記電荷が転送される出力配線と、前記容量素子と前記出力配線との接続状態を切り替える複数のＭＯＳトランジスタと、を備えた第１及び第２のメモリブロックが設けられ、前記第１のメモリブロックにおいて、前記容量素子と前記出力配線とが順次接続されて前記出力配線からバッファ回路に信号が出力されるときに、前記第２のメモリブロックにおいて、前記容量素子と前記出力配線とは全て接続が遮断され、前記バッファ回路からの出力は、前記第２のメモリブロックにおける前記出力配線に印加されることを特徴とする。
【００１４】
また、前記入力信号は、共通の入力配線を介して、前記第１及び第２のメモリブロックに印加されることを特徴とする。
【００１５】
また、前記バッファ回路は、オペアンプからなり、前記オペアンプの反転入力端子と出力端子とは負帰還となるように接続されていることを特徴とする。
【発明の効果】
【００１６】
本発明に係るアナログメモリでは、放電用配線を複数に分割することにより、一配線当りの放電用配線に接続される第２のＭＯＳトランジスタの数を減らすことができる。このため、必要とされる遅延時間によらず、一配線当りの放電用配線に潜在的に存在する寄生容量の総量を抑えることができる。
【００１７】
さらに、本発明に係るアナログメモリでは、次段階においてオペアンプに放電する放電用配線は、現段階においてオペアンプの出力端子と接続される。このため、現段階において、斯かる放電用配線に潜在的に存在する寄生容量は充電される。したがって、オペアンプに放電する放電用配線を切り替えても、切り替え時に出力信号が歪むのを防ぐことができる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明に係るアナログメモリについて、図１〜図４を参照して詳細に説明する。
【００１９】
先ず、図１を参照して、本発明に係るアナログメモリの構成について説明する。
【００２０】
メモリブロックＭＢ１〜ＭＢ４は、充電用配線Ｌｉｎに共通して接続され、且つ、それぞれ異なる放電用配線Ｌｏｕｔ１〜Ｌｏｕｔ４に接続される。そして、それぞれの放電用配線Ｌｏｕｔ１〜Ｌｏｕｔ４は、放電選択スイッチＳＬ１〜ＳＬ４により、オペアンプＯＰの非反転入力端子＋との接続状態が制御される。ここで、オペアンプＯＰは、反転入力端子−と出力端子Ｏとが負帰還となるように接続された出力段である。さらに、それぞれの放電用配線Ｌｏｕｔ１〜Ｌｏｕｔ４は、帰還選択スイッチＳＲ１〜ＳＲ４により、オペアンプＯＰの出力端子Ｏとの接続状態が制御される。
【００２１】
斯かる構成により、充電用配線Ｌｉｎから入力信号Ｖｉｎが供給され、オペアンプＯＰから、入力信号Ｖｉｎの各期間における電位が遅延した出力信号Ｖｏｕｔが出力される。
【００２２】
次に、図２を参照して、メモリブロックＭＢ１の構成について説明する。メモリブロックＭＢ２〜ＭＢ４は、メモリブロックＭＢ１と同様の構成であるため、説明は省略する。
【００２３】
メモリブロックＭＢ１は、複数のスイッチト・キャパシタ部ＳＣ１〜ＳＣ４から構成される。以下の説明においては、一のメモリブロックＭＢ１〜ＭＢ４において、スイッチト・キャパシタ部ＳＣ１〜ＳＣ４が４組設けられた構成を例にして説明するが、実際には、入力信号Ｖｉｎに対して必要とされる遅延時間に対応した数だけ設けられる。例えば、入力信号Ｖｉｎが、３．５８ＭＨｚを中心波形とするクロマ信号Ｃが重畳されたコンポジット信号ＳＣであるとする。このとき、このコンポジット信号ＳＣを、クロマ信号ＳＣの４倍のサンプリング周波数でサンプリングするには、ＮＴＳＣ方式では水平走査周波数が１５．７３４Ｈｚであるので、１水平ライン分をサンプリングすべく９１１個のスイッチト・キャパシタ部ＳＣが設けられる。
【００２４】
それぞれのスイッチト・キャパシタ部ＳＣ１〜ＳＣ４において、容量素子Ｃ１〜Ｃ４は、充電用配線Ｌｉｎから供給される入力信号Ｖｉｎの各期間における電位に基づく電荷を充放電するためのものである。そして、容量素子Ｃ１〜Ｃ４は、その一端において、第１のＭＯＳトランジスタＭｉｎ１〜Ｍｉｎ４及び第２のＭＯＳトランジスタＭｏｕｔ１〜Ｍｏｕｔ４のソースが共通して接続され、また、その他端において接地される。
【００２５】
そして、第１のＭＯＳトランジスタＭｉｎ１〜Ｍｉｎ４のドレインは、充電用配線Ｌｉｎに接続される。一方、第２のＭＯＳトランジスタＭｏｕｔ１〜Ｍｏｕｔ４のドレインには、放電用配線Ｌｏｕｔ１に接続される。尚、メモリブロックＭＢ２〜ＭＢ４では、第２のＭＯＳトランジスタＭｏｕｔ１〜Ｍｏｕｔ４のドレインには、それぞれ放電用配線Ｌｏｕｔ２〜Ｌｏｕｔ４が接続される。
【００２６】
斯かる構成において、第１のＭＯＳトランジスタＭｉｎ１〜Ｍｉｎ４は、充電用配線Ｌｉｎから供給される入力信号Ｖｉｎの各期間における電位を、容量素子Ｃ１〜Ｃ４のいずれに充電するか選択する充電用スイッチとして機能する。一方、第２のＭＯＳトランジスタＭｏｕｔ１〜Ｍｏｕｔ４は、保持されている電荷を、容量素子Ｃ１〜Ｃ４のいずれから放電用配線Ｌｏｕｔ１に放電させるか選択する放電用スイッチとして機能する。
【００２７】
次に、メモリブロックＭＢ１の動作について、図３に示すタイミングチャートに基づいて説明する。
【００２８】
時刻Ｔ０〜Ｔ１、時刻Ｔ１〜Ｔ２、・・・、時刻Ｔ４〜Ｔ５の各期間は、第１のＭＯＳトランジスタＭｉｎ１〜Ｍｉｎ４及び第２のＭＯＳトランジスタＭｏｕｔ１〜Ｍｏｕｔ４のスイッチング周期を定めるものであり、入力信号Ｖｉｎの遅延時間に設定される。
【００２９】
以下において、充電用配線Ｌｉｎに、入力信号Ｖｉｎが、時刻Ｔ０〜Ｔ１の期間ではＤ０、時刻Ｔ１〜Ｔ２ではＤ１、・・・、時刻Ｔ４〜Ｔ５ではＤ５、へと電位が変化して供給されるとする。また、第１のＭＯＳトランジスタＭｉｎ１〜Ｍｉｎ４及び第２のＭＯＳトランジスタＭｏｕｔ１〜Ｍｏｕｔ４は、特にオンとなっていると明記されない限りは、オフとなるように制御されるとする。
【００３０】
先ず、時刻Ｔ０〜Ｔ１の期間では、第１のＭＯＳトランジスタＭｉｎ１がオンとなるように制御される。このため、時刻Ｔ０〜Ｔ１の期間では、スイッチド・キャパシタ部ＳＣ１において、入力信号ＶｉｎのレベルＤ０に応じた電荷が容量素子Ｃ１へと充電され、入力信号ＶｉｎのレベルＤ０の情報が容量素子Ｃ１へと保持される。
【００３１】
次に、時刻Ｔ１〜Ｔ２の期間では、第２のＭＯＳトランジスタＭｏｕｔ１及び第１のＭＯＳトランジスタＭｉｎ２がオンとなるように制御される。このため、時刻Ｔ１〜Ｔ２の期間では、スイッチド・キャパシタ部ＳＣ１において、スイッチト・キャパシタ部ＳＣ１において、時刻Ｔ０〜Ｔ１の期間に容量素子Ｃ１に保持しておいた電荷が放電されることで、入力信号ＶｉｎのレベルＤ０が容量素子Ｃ１から読み出されて、レベルＤ０の出力信号Ｖｏｕｔが出力される。また、時刻Ｔ１〜Ｔ２の期間では、スイッチド・キャパシタ部ＳＣ２において、入力信号ＶｉｎのレベルＤ１に応じた電荷が容量素子Ｃ２へと充電され、入力信号ＶｉｎのレベルＤ１の情報が容量素子Ｃ２へと保持される。
【００３２】
以後、時刻Ｔ２〜Ｔ３、時刻Ｔ３〜Ｔ４、時刻Ｔ４〜Ｔ５の各期間においても、同様の動作が行われる。
【００３３】
前述したように、本発明では、一の放電用配線Ｌｏｕｔに接続されるスイッチト・キャパシタ部ＳＣの数が抑制される。このため、一の放電用配線Ｌｏｕｔに潜在的に存在する寄生容量が抑えられる。つまり、それぞれの第２のＭＯＳトランジスタＭｏｕｔには、ドレイン−基板間に数フェムト（Ｆ）の寄生容量が潜在的に存在する。このため、一の放電用配線Ｌｏｕｔに存在する寄生容量の総量は、接続されるスイッチト・キャパシタ部ＳＣの設置数に比例して大きくなる。この点、本発明では、図１のように、放電用配線Ｌｏｕｔが複数に分割されるため、一の放電用配線Ｌｏｕｔに接続されるスイッチト・キャパシタ部ＳＣの組数が抑えられる。このため、それぞれの容量素子Ｃに保持された電荷が、放電時に寄生容量に充電されることが抑えられるため、入力信号Ｖｉｎと出力信号Ｖｏｕｔとの誤差が小さくなる。
【００３４】
以上、メモリブロックＭＢの動作について説明したが、次に、図１に示した、メモリブロックＭＢ１〜ＭＢ４からなる、本発明に係るアナログメモリの動作について、図４に示すタイミングチャートに基づいて説明する。ここで、期間Ａ〜期間Ｄは、配線選択スイッチＳＬ１〜ＳＬ４及び帰還選択スイッチＳＲ１〜ＳＲ４のスイッチング周期を定めるものである。
【００３５】
尚、以下、期間Ａ〜期間Ｄでは、各メモリブロックＭＢ１〜ＭＢ４の内、対応する一組のみが、前述した図３のタイミングチャートの如く動作するとする。また、配線選択スイッチＳＬ１〜ＳＬ４及び帰還選択スイッチＳＲ１〜ＳＲ４は、特にオンとなっていると明記されない限りは、オフとなるように制御されるとする。
【００３６】
先ず、期間Ａでは、配線選択スイッチＳＬ１及び帰還選択スイッチＳＲ２がオンとなるように制御され、メモリブロックＭＢ１が図３の如く動作する。このため、期間Ａでは、メモリブロックＭＢ１から、入力信号Ｖｉｎに基づく電位が、放電用配線Ｌｏｕｔ１を介して、オペアンプＯＰの非反転入力端子＋に入力される。そして、オペアンプＯＰの出力端子Ｏから、メモリブロックＭＢ１からの放電に基づいて、出力信号Ｖｏｕｔが出力される。
【００３７】
ここで、期間Ａでは、オペアンプＯＰの出力端子Ｏは、帰還選択スイッチＳＲ２を介して、放電用配線Ｌｏｕｔ２に接続されているため、出力信号Ｖｏｕｔは、放電用配線Ｌｏｕｔ２にも供給される。ここで、期間Ａでは、メモリブロックＭＢ２を構成する全てのスイッチト・キャパシタ部ＳＣにおいて、第２のＭＯＳトランジスタＭｏｕｔがオフとなるように制御されている。したがって、放電用配線Ｌｏｕｔ２に存在する寄生容量は、期間Ａにおける出力信号Ｖｏｕｔにより充電される。
【００３８】
次に、期間Ｂでは、配線選択スイッチＳＬ２及び帰還選択スイッチＳＲ３がオンとなるように制御され、メモリブロックＭＢ２が図３の如く動作する。このため、期間Ｂでは、メモリブロックＭＢ２から、入力信号Ｖｉｎに基づく電位が、放電用配線Ｌｏｕｔ２を介して、オペアンプＯＰの非反転入力端子＋に入力される。そして、オペアンプＯＰの出力端子Ｏから、メモリブロックＭＢ２からの放電に基づいて、出力信号Ｖｏｕｔが出力される。
【００３９】
尚、前述したように、本発明では、メモリブロックＭＢが複数に分割されることにより、一の放電用配線Ｌｏｕｔに潜在的に存在する寄生容量は抑えられている。しかしながら、仮に、期間Ａにおいて、帰還選択スイッチＳＲ２がオンしていなかったとする。この場合、前記のように寄生容量が抑えられていても、期間Ａから期間Ｂへと切り替わった直後において、出力信号Ｖｏｕｔに無視し難いノイズが現れる。具体的に説明すると、期間Ａにおいては、メモリブロックＭＢ１からの放電により、放電用配線Ｌｏｕｔ１に存在する寄生容量が充電されている。一方、期間Ａにおいては、放電用配線Ｌｏｕｔ２に存在する寄生容量は、全く充電されていない。斯かる状態から、期間Ａから期間Ｂへと切り替わると、その直後において、メモリブロックＭＢ２からの放電の一部が、放電用配線Ｌｏｕｔ２の寄生容量に充電されてしまう。このため、期間Ａから期間Ｂへの遷移において、出力信号Ｖｏｕｔの連続性に歪みが生じる。
【００４０】
一方、本発明では、期間Ａにおいて、帰還選択スイッチＳＲ２がオンしている。この場合、期間Ａの時点において、放電用配線Ｌｏｕｔ２の寄生容量は、オペアンプＯＰの出力端子Ｏから出力される出力信号Ｖｏｕｔにより充電される。したがって、期間Ａから期間Ｂへと切り替わった直後においても、放電用配線Ｌｏｕｔ２からの放電は、放電用配線Ｌｏｕｔ２の寄生容量を充電することなく、オペアンプＯＰの非反転入力端子＋に入力される。したがって、本発明では、期間Ａから期間Ｂへの遷移においても、出力信号Ｖｏｕｔは滑らかに連続する。
【００４１】
以後、期間Ｂ〜期間Ｄの各期間においても、同様の動作が行われる。
【００４２】
以上、本発明に係るアナログメモリでは、放電用配線Ｌｏｕｔが複数に分離されているため、同期間において、オペアンプＯＰの非反転出力端子＋に接続される第２のＭＯＳトランジスタＯｕｔの数を減らすことができる。このため、出力信号Ｖｏｕｔに影響を与える寄生容量の総量が減少する。
【００４３】
また、次段階においてオペアンプＯＰの非反転入力端子＋と接続される放電用配線Ｌｏｕｔの寄生容量は、現段階において、オペアンプＯＰの出力端子ＯＰから出力される出力信号Ｖｏｕｔにより充電される。このため、メモリブロックＭＢの切り替えに伴う出力信号Ｖｏｕｔの連続性に歪が生じなくなる。
【００４４】
尚、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【００４５】
例えば、上記実施形態に係るアナログメモリでは、次段階において、オペアンプＯＰの非反転入力端子＋に接続される放電用配線Ｌｏｕｔのみが、現段階において、オペアンプＯＰの出力端子Ｏと接続されていた。しかしながら、本発明は、これに限定されず、現段階において、オペアンプＯＰの非反転入力端子＋と接続された一の放電用配線Ｌｏｕｔを除き、且つ、次段階において、オペアンプＯＰの非反転入力端子＋に接続される他の放電用配線Ｌｏｕｔが含まれれば、残りの放電用配線Ｌｏｕｔのいずれが、オペアンプＯＰの非反転入力端子＋と接続されても、出力信号Ｖｏｕｔの連続性は保たれる。
【図面の簡単な説明】
【００４６】
【図１】本発明に係るアナログメモリのブロック図を示す。
【図２】本発明に係るメモリブロックの回路図を示す。
【図３】本発明に係るメモリブロックのタイミングチャート図を示す。
【図４】本発明に係るアナログメモリのタイミングチャート図を示す。
【図５】クロマ信号を説明するための波形図である。
【図６】Ｙ／Ｃ分離回路を説明するためのブロック図である。
【図７】従来技術に係るアナログメモリの回路図を示す。
【符号の説明】
【００４７】
ＳＣ        スイッチト・キャパシタ部
Ｍｉｎ      第１のＭＯＳトランジスタ
Ｍｏｕｔ    第２のＭＯＳトランジスタ
Ｃ          容量素子
Ｌｉｎ      充電用配線
Ｌｏｕｔ    放電用配線
ＳＬ        配線選択スイッチ
ＯＰ        オペアンプ
＋          非反転入力端子
−          反転入力端子
Ｏ          出力端子
Ｖｉｎ      入力信号
Ｖｏｕｔ    出力信号
Ｏ          出力端子
【図１】
2008085652.tif 000003
【図２】
2008085652.tif 000004
【図３】
2008085652.tif 000005
【図４】
2008085652.tif 000006
【図５】
2008085652.tif 000007
【図６】
2008085652.tif 000008
【図７】
2008085652.tif 000009