(57)【要約】【課題】モータを安定駆動する。【解決手段】モータ駆動回路は、モータコイルに流れる電流量を制御するための制御電圧と、モータコイルに流れる電流量に応じた帰還電圧との比較信号を出力する比較回路と、所定周期で一方の論理レベルから他方の論理レベルに変化する起動信号が、他方の論理レベルに変化するとソーストランジスタ及びシンクトランジスタをオンさせ、比較回路から出力される比較信号に基づいて、帰還電圧が制御電圧に到達するとソーストランジスタ又はシンクトランジスタの少なくとも一方をオフさせる通電制御回路と、を備え、通電制御回路は、ソーストランジスタ及びシンクトランジスタをオンさせた後、帰還電圧が制御電圧に到達する前に起動信号が他方のレベルに変化すると、ソーストランジスタ又はシンクトランジスタの少なくとも一方を所定周期より短い所定時間オフさせた後に、ソーストランジスタ及びシンクトランジスタをオンさせる。【選択図】図１
2008141831.tif 000002
【特許請求の範囲】
【請求項１】
ソーストランジスタ及びシンクトランジスタの間に接続されるモータコイルの通電を制御するモータ駆動回路であって、
前記モータコイルに流れる電流量を制御するための制御電圧と、前記モータコイルに流れる電流量に応じた帰還電圧との比較信号を出力する比較回路と、
所定周期で一方の論理レベルから他方の論理レベルに変化する起動信号が、前記他方の論理レベルに変化すると前記ソーストランジスタ及び前記シンクトランジスタをオンさせ、前記比較回路から出力される前記比較信号に基づいて、前記帰還電圧が前記制御電圧に到達すると前記ソーストランジスタ又は前記シンクトランジスタの少なくとも一方をオフさせる通電制御回路と、
を備え、
前記通電制御回路は、前記ソーストランジスタ及び前記シンクトランジスタをオンさせた後、前記帰還電圧が前記制御電圧に到達する前に前記起動信号が前記他方のレベルに変化すると、前記ソーストランジスタ又は前記シンクトランジスタの少なくとも一方を前記所定周期より短い所定時間オフさせた後に、前記ソーストランジスタ及び前記シンクトランジスタをオンさせること、
を特徴とするモータ駆動回路。
【請求項２】
請求項１に記載のモータ駆動回路であって、
前記通電制御回路は、
前記起動信号を出力する起動信号出力回路と、
前記起動信号が前記他方の論理レベルに変化すると一方の論理レベルから他方の論理レベルに変化し、前記所定時間後に前記一方のレベルへ変化する割込信号を出力する割込信号出力回路と、
前記起動信号が前記他方の論理レベルに変化すると前記ソーストランジスタ及び前記シンクトランジスタをオンさせ、前記帰還電圧が前記制御電圧に到達したことを示す前記比較信号に応じて前記ソーストランジスタ又は前記シンクトランジスタの少なくとも一方をオフさせ、前記割込信号が前記他方の論理レベルに変化すると前記ソーストランジスタ又は前記シンクトランジスタの少なくとも一方をオフさせ、前記所定時間後に前記割込信号が前記一方の論理レベルに変化すると前記ソーストランジスタ及び前記シンクトランジスタをオンさせるための駆動信号を出力する駆動信号出力回路と、
を含んで構成されることを特徴とするモータ駆動回路。
【請求項３】
請求項２に記載のモータ駆動回路であって、
前記駆動信号出力回路は、
前記起動信号が前記他方の論理レベルに変化すると前記ソーストランジスタ及び前記シンクトランジスタをオンさせるための一方の論理レベルの信号を出力し、前記帰還電圧が前記制御電圧に到達したことを示す前記比較信号に応じて前記ソーストランジスタ又は前記シンクトランジスタの少なくとも一方をオフさせるための他方の論理レベルの信号を出力する第１論理回路と、
前記第１論理回路から前記一方の論理レベルの信号が出力され、前記割込信号が前記一方の論理レベルの場合は、前記ソーストランジスタ及び前記シンクトランジスタをオンさせるための一方の論理レベルの前記駆動信号を出力し、前記第１論理回路から前記他方の論理レベルの信号が出力されるか、又は、前記割込信号が前記他方の論理レベルの場合は、前記ソーストランジスタ及び前記シンクトランジスタの少なくとも一方をオフさせるための他方の論理レベルの前記駆動信号を出力する第２論理回路と、
を含んで構成されることを特徴とするモータ駆動回路。
【請求項４】
請求項２又は３に記載のモータ駆動回路であって、
前記起動信号出力回路は、前記所定周期より短い周期で発振するクロック信号を逓倍して前記起動信号を出力し、
前記割込信号出力回路は、前記起動信号出力回路から出力される前記起動信号と、前記クロック信号とに基づいて、前記起動信号が前記他方の論理レベルに変化すると一方の論理レベルから他方の論理レベルに変化し、前記所定時間後に前記一方のレベルへ変化する割込信号を出力すること、
を特徴とするモータ駆動回路。
【請求項５】
請求項１〜４の何れか一項に記載の三相センサレスモータを駆動するためのモータ駆動回路であって、
前記モータコイルは、一端が共通接続された三相のモータコイルうちの何れか二相のモータコイルであり、
前記ソーストランジスタは、一端が電源側と接続され、他端が前記二相のモータコイルのうちの一方のモータコイルの他端と接続されたトランジスタであり、
前記シンクトランジスタは、一端が接地側と接続され、他端が前記二相のモータコイルのうちの他方のモータコイルの他端と接続されたトランジスタであること、
を特徴とするモータ駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、モータ駆動回路に関する。
【背景技術】
【０００２】
モータコイルの通電を制御することにより、モータの回転を制御するモータ駆動回路が一般的に知られている。図９は、一般的なモータ駆動回路の構成例を示す図である。モータ駆動回路は、ＮチャネルＭＯＳＦＥＴ（Ｎ１０１〜Ｎ１０４）及び制御回路１００を含んで構成されている。ＮチャネルＭＯＳＦＥＴ（Ｎ１０１〜Ｎ１０４）はＨブリッジ回路を構成しており、ＮチャネルＭＯＳＦＥＴ（Ｎ１０１）及びＮチャネルＭＯＳＦＥＴ（Ｎ１０３）の接続点と、ＮチャネルＭＯＳＦＥＴ（Ｎ１０２）及びＮチャネルＭＯＳＦＥＴ（Ｎ１０４）の接続点との間に、モータコイルＬが接続される。また、ＮチャネルＭＯＳＦＥＴ（Ｎ１０３，Ｎ１０４）の接地側には、モータコイルＬに流れる電流量を検出するための抵抗Ｒfが接続される。
【０００３】
このようなモータ駆動回路では、ＮチャネルＭＯＳＦＥＴ（Ｎ１０１，Ｎ１０４）とＮチャネルＭＯＳＦＥＴ（Ｎ１０２，Ｎ１０３）とが相補的にオンオフすることにより、モータコイルＬの通電が制御される。例えば、制御回路１００は、ＮチャネルＭＯＳＦＥＴ（Ｎ１０１，Ｎ１０４）をオン、ＮチャネルＭＯＳＦＥＴ（Ｎ１０２，Ｎ１０３）をオフとすることにより、モータコイルＬを通電させる。また、制御回路１００は、ＮチャネルＭＯＳＦＥＴ（Ｎ１０２，Ｎ１０３）をオン、ＮチャネルＭＯＳＦＥＴ（Ｎ１０１，Ｎ１０４）をオフとすることにより、モータコイルＬを通電させる。
【０００４】
そして、制御回路１００は、制御電圧に基づいて、抵抗１１０によって検出される電流量を制御することにより、モータの回転数を制御する。モータコイルＬに流れる電流量を制御する方法としては、ＰＷＭ（Pulse Width Modulation）制御による方法（特許文献１）が用いられることが多い。ＰＷＭ制御による方法では、制御回路１００は、例えば、ＮチャネルＭＯＳＦＥＴ（Ｎ１０１，Ｎ１０４）をオン、ＮチャネルＭＯＳＦＥＴ（Ｎ１０２，Ｎ１０３）をオフとする場合に、制御電圧Ｖctlに応じてＮチャネルＭＯＳＦＥＴ（Ｎ１０４）がオンとなる割合（オンデューティー）を制御する。
【０００５】
図１０は、制御回路１００でのＰＷＭ制御のタイミングの一例を示す図である。例えば、ＮチャネルＭＯＳＦＥＴ（Ｎ１０１）をオン、ＮチャネルＭＯＳＦＥＴ（Ｎ１０２，Ｎ１０３）をオフとし、ＮチャネルＭＯＳＦＥＴ（Ｎ１０４）をＰＷＭ制御する場合について説明する。まず、制御回路１００は、所定周期Ｔpwmで発振するクロックCLK_PWMの立ち上がりのタイミングで、ＰＷＭ信号をＨレベルとし、ＮチャネルＭＯＳＦＥＴ（Ｎ１０４）をオンさせる。そして、制御回路１００は、抵抗Ｒfによって検出される帰還電圧Ｖrfが制御電圧Ｖctlに到達したことを検出すると、ＰＷＭ信号をＬレベルとし、ＮチャネルＭＯＳＦＥＴ（Ｎ１０４）をオフさせる。その後も、同様の動作が繰り返されることにより、制御電圧Ｖctlに応じてＮチャネルＭＯＳＦＥＴ（Ｎ１０４）のオンデューティーが制御されることとなる。
【特許文献１】特開２００６−８１３９６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
図１１は、制御回路１００でのＰＷＭ制御のタイミングの他の例を示す図である。図１１に示す例の場合、モータコイルＬの特性により、図１０の例の場合と比較して帰還電圧Ｖrfの上昇が緩やかとなっている。そのため、クロックCLK_PWMが立ち上がってＰＷＭ信号がＨレベルとなり、帰還電圧Ｖrfが制御電圧Ｖctlに到達するまでの時間がクロックCLK_PWMの周期Ｔpwmより長くなっている。これにより、ＰＷＭ信号がＬレベルとなってから、次にクロックCLK_PWMが立ち上がってＰＷＭ信号がＨレベルとなるまでの時間が長くなり、モータコイルＬのエネルギーが無くなってしまう（帰還電圧Ｖrfがゼロレベルとなる）期間が発生してしまう。また、図１０に示す場合であっても、制御電圧Ｖctlを上昇させると、図１１と同様の現象が発生する場合がある。このようにモータコイルＬのエネルギーが無くなる期間が発生すると、モータのトルクが低下してしまい、モータの駆動が不安定となってしまう。
【０００７】
本発明は上記課題を鑑みてなされたものであり、モータを安定駆動可能なモータ駆動回路を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するため、本発明のモータ駆動回路は、ソーストランジスタ及びシンクトランジスタの間に接続されるモータコイルの通電を制御するモータ駆動回路であって、前記モータコイルに流れる電流量を制御するための制御電圧と、前記モータコイルに流れる電流量に応じた帰還電圧との比較信号を出力する比較回路と、所定周期で一方の論理レベルから他方の論理レベルに変化する起動信号が、前記他方の論理レベルに変化すると前記ソーストランジスタ及び前記シンクトランジスタをオンさせ、前記比較回路から出力される前記比較信号に基づいて、前記帰還電圧が前記制御電圧に到達すると前記ソーストランジスタ又は前記シンクトランジスタの少なくとも一方をオフさせる通電制御回路と、を備え、前記通電制御回路は、前記ソーストランジスタ及び前記シンクトランジスタをオンさせた後、前記帰還電圧が前記制御電圧に到達する前に前記起動信号が前記他方のレベルに変化すると、前記ソーストランジスタ又は前記シンクトランジスタの少なくとも一方を前記所定周期より短い所定時間オフさせた後に、前記ソーストランジスタ及び前記シンクトランジスタをオンさせることとする。
【０００９】
また、前記通電制御回路は、前記起動信号を出力する起動信号出力回路と、前記起動信号が前記他方の論理レベルに変化すると一方の論理レベルから他方の論理レベルに変化し、前記所定時間後に前記一方のレベルへ変化する割込信号を出力する割込信号出力回路と、前記起動信号が前記他方の論理レベルに変化すると前記ソーストランジスタ及び前記シンクトランジスタをオンさせ、前記帰還電圧が前記制御電圧に到達したことを示す前記比較信号に応じて前記ソーストランジスタ又は前記シンクトランジスタの少なくとも一方をオフさせ、前記割込信号が前記他方の論理レベルに変化すると前記ソーストランジスタ又は前記シンクトランジスタの少なくとも一方をオフさせ、前記所定時間後に前記割込信号が前記一方の論理レベルに変化すると前記ソーストランジスタ及び前記シンクトランジスタをオンさせるための駆動信号を出力する駆動信号出力回路と、を含んで構成されることとすることができる。
【００１０】
さらに、前記駆動信号出力回路は、前記起動信号が前記他方の論理レベルに変化すると前記ソーストランジスタ及び前記シンクトランジスタをオンさせるための一方の論理レベルの信号を出力し、前記帰還電圧が前記制御電圧に到達したことを示す前記比較信号に応じて前記ソーストランジスタ又は前記シンクトランジスタの少なくとも一方をオフさせるための他方の論理レベルの信号を出力する第１論理回路と、前記第１論理回路から前記一方の論理レベルの信号が出力され、前記割込信号が前記一方の論理レベルの場合は、前記ソーストランジスタ及び前記シンクトランジスタをオンさせるための一方の論理レベルの前記駆動信号を出力し、前記第１論理回路から前記他方の論理レベルの信号が出力されるか、又は、前記割込信号が前記他方の論理レベルの場合は、前記ソーストランジスタ及び前記シンクトランジスタの少なくとも一方をオフさせるための他方の論理レベルの前記駆動信号を出力する第２論理回路と、を含んで構成されることとすることができる。
【００１１】
また、前記起動信号出力回路は、前記所定周期より短い周期で発振するクロック信号を逓倍して前記起動信号を出力し、前記割込信号出力回路は、前記起動信号出力回路から出力される前記起動信号と、前記クロック信号とに基づいて、前記起動信号が前記他方の論理レベルに変化すると一方の論理レベルから他方の論理レベルに変化し、前記所定時間後に前記一方のレベルへ変化する割込信号を出力することとすることができる。
【００１２】
また、前記モータ駆動回路は、三相センサレスモータを駆動するためのモータ駆動回路であって、前記モータコイルは、一端が共通接続された三相のモータコイルうちの何れか二相のモータコイルであり、前記ソーストランジスタは、一端が電源側と接続され、他端が前記二相のモータコイルのうちの一方のモータコイルの他端と接続されたトランジスタであり、前記シンクトランジスタは、一端が接地側と接続され、他端が前記二相のモータコイルのうちの他方のモータコイルの他端と接続されたトランジスタであることとすることができる。
【発明の効果】
【００１３】
モータを安定駆動可能なモータ駆動回路を提供することができる。
【発明を実施するための最良の形態】
【００１４】
＝＝回路構成＝＝
図１は、本発明の一実施形態である三相センサレスモータを駆動するモータ駆動回路の構成を示す図である。モータ駆動回路は集積化されており、ＮチャネルＭＯＳＦＥＴ（Ｎ１〜Ｎ６）、絶対値回路１０、電源１１、オペアンプ１２、コンパレータ１３（比較回路）、ＰＷＭ制御回路１４、ロジック回路１５、スイッチ回路１６、コンパレータ１７、及び駆動回路１８を備えている。なお、ＰＷＭ制御回路１４、ロジック回路１５、スイッチ回路１６、コンパレータ１７、及び駆動回路１８により本発明の通電制御回路が構成されている。
【００１５】
ＮチャネルＭＯＳＦＥＴ（Ｎ１〜Ｎ３）はソーストランジスタ、ＮチャネルＭＯＳＦＥＴ（Ｎ４〜Ｎ６）はシンクトランジスタとなっている。ＮチャネルＭＯＳＦＥＴ（Ｎ１〜Ｎ３）の入力電極であるドレインには電圧Ｖsが印加されている。ＮチャネルＭＯＳＦＥＴ（Ｎ１〜Ｎ３）のソースは、ＮチャネルＭＯＳＦＥＴ（Ｎ４〜Ｎ６）のドレインと接続されている。ＮチャネルＭＯＳＦＥＴ（Ｎ４〜Ｎ６）のソースは、端子Ｔrfを介して抵抗Ｒfと接続されている。抵抗Ｒfは、一端が端子Ｔrfと接続され、他端が接地されている。
【００１６】
ＮチャネルＭＯＳＦＥＴ（Ｎ１）及びＮチャネルＭＯＳＦＥＴ（Ｎ４）の接続点には、端子Ｔuを介して、Ｕ相のモータコイルＬuの一端が接続されている。ＮチャネルＭＯＳＦＥＴ（Ｎ２）及びＮチャネルＭＯＳＦＥＴ（Ｎ５）の接続点には、端子Ｔvを介して、Ｖ相のモータコイルＬvの一端が接続されている。ＮチャネルＭＯＳＦＥＴ（Ｎ３）及びＮチャネルＭＯＳＦＥＴ（Ｎ６）の接続点には、端子Ｔwを介して、Ｗ相のモータコイルＬwの一端が接続されている。そして、モータコイルＬu，Ｌv，Ｌwの他端はともに端子Ｔcに接続されている。
【００１７】
本実施形態のモータ駆動回路では、例えば、ＮチャネルＭＯＳＦＥＴ（Ｎ１：ソーストランジスタ）及びＮチャネルＭＯＳＦＥＴ（Ｎ５：シンクトランジスタ）、または、ＮチャネルＭＯＳＦＥＴ（Ｎ２：ソーストランジスタ）及びＮチャネルＭＯＳＦＥＴ（Ｎ４：シンクトランジスタ）がオンとなることにより、モータコイルＬu，Ｌvへの通電が制御される。また、ＮチャネルＭＯＳＦＥＴ（Ｎ１：ソーストランジスタ）及びＮチャネルＭＯＳＦＥＴ（Ｎ６：シンクトランジスタ）、または、ＮチャネルＭＯＳＦＥＴ（Ｎ３：ソーストランジスタ）及びＮチャネルＭＯＳＦＥＴ（Ｎ４：シンクトランジスタ）がオンとなることにより、モータコイルＬu，Ｌwへの通電が制御される。また、ＮチャネルＭＯＳＦＥＴ（Ｎ２：ソーストランジスタ）及びＮチャネルＭＯＳＦＥＴ（Ｎ６：シンクトランジスタ）、または、ＮチャネルＭＯＳＦＥＴ（Ｎ３：ソーストランジスタ）及びＮチャネルＭＯＳＦＥＴ（Ｎ５：シンクトランジスタ）がオンとなることにより、モータコイルＬv，Ｌwへの通電が制御される。
【００１８】
絶対値回路１０には、モータの回転数を制御するための入力電圧Ｖinが端子Ｔinを介して印加されるとともに、電源２１から出力される基準電圧Ｖrefが端子Ｔrefを介して印加されている。そして、絶対値回路１０は、入力電圧Ｖinと基準電圧Ｖrefとの差の絶対値に応じた制御電圧Ｖctlを出力する。本実施形態では、この制御電圧Ｖctlが高いほどモータの回転数が高くなるように制御される。
【００１９】
図２は、絶対値回路１０の構成の一例を示す図である。絶対値回路１０は、オペアンプ３０，３１、定電流源３２、抵抗Ｒ１，Ｒ２、ＰＮＰ型トランジスタＱ１〜Ｑ３、及びＮＰＮ型トランジスタＱ４を含んで構成されている。
【００２０】
オペアンプ３０は、＋入力端子に入力電圧Ｖinが印加され、−入力端子が出力端子と接続されており、入力電圧Ｖinを出力電圧Ｖ１として出力するバッファ回路となっている。
【００２１】
オペアンプ３１は、＋入力端子に基準電圧Ｖrefが印加され、−入力端子がＰＮＰ型トランジスタＱ３及びＮＰＮ型トランジスタＱ４のコレクタと接続されている。したがって、オペアンプ３１は、ＰＮＰ型トランジスタＱ３及びＮＰＮ型トランジスタＱ４のコレクタの電圧Ｖ２が基準電圧Ｖrefとなるように動作する。
【００２２】
抵抗Ｒ１は、一端がオペアンプ３０の出力端子と接続され、他端がＰＮＰ型トランジスタＱ３及びＮＰＮ型トランジスタＱ４のコレクタと接続されている。
【００２３】
ＰＮＰ型トランジスタＱ１は、エミッタに電源電圧Ｖddが印加され、コレクタがＰＮＰ型トランジスタＱ３のエミッタと接続され、ベースとコレクタとが接続されている。また、ＰＮＰ型トランジスタＱ２は、エミッタに電源電圧Ｖddが印加され、コレクタが抵抗Ｒ２の一端と接続され、ベースがＰＮＰ型トランジスタＱ１のベースと接続されている。すなわち、ＰＮＰ型トランジスタＱ１，Ｑ２は電流ミラー回路を構成しており、ＰＮＰ型トランジスタＱ１，Ｑ２のサイズが同一であるとすると、ＰＮＰ型トランジスタＱ１に流れる電流と同量の電流がＰＮＰ型トランジスタＱ２を流れることとなる。
【００２４】
ＰＮＰ型トランジスタＱ３は、エミッタがＰＮＰ型トランジスタＱ１のコレクタと接続され、コレクタがＮＰＮ型トランジスタＱ４のコレクタと接続され、ベースがオペアンプ３１の出力端子と接続されている。
【００２５】
ＮＰＮ型トランジスタＱ４は、コレクタがＰＮＰ型トランジスタＱ３のコレクタと接続され、エミッタが抵抗Ｒ２の一端と接続され、ベースがオペアンプ３１の出力端子と接続されている。
【００２６】
抵抗Ｒ２及び定電流源３２は、一端がＰＮＰ型トランジスタＱ２のコレクタ及びＮＰＮ型トランジスタＱ４のエミッタと接続され、他端が接地されている。そして、抵抗Ｒ２の一端に生じる電圧が、絶対値回路１０から出力される制御電圧Ｖctlとなっている。
【００２７】
図３は、絶対値回路１０から出力される制御電圧Ｖctlの一例を示す図である。前述したように、オペアンプ３０は電圧Ｖ１が入力電圧Ｖinと等しくなるように動作し、オペアンプ３１は電圧Ｖ２が基準電圧Ｖrefと等しくなるように動作する。ここで、ＰＮＰ型トランジスタＱ１，Ｑ２のサイズが同一であり、抵抗Ｒ１，Ｒ２の抵抗値をＲ１，Ｒ２、定電流源３２の電流値をＩとする。
【００２８】
入力電圧Ｖin＞基準電圧Ｖrefの場合、抵抗Ｒ１の両端の電圧Ｖ１，Ｖ２は、Ｖ１＞Ｖ２となる。ここで、Ｖ１−Ｖ２＝ΔＶとすると、オペアンプ３０から抵抗Ｒ１の方向へ電流ΔＶ／Ｒ１が流れることとなる。そのため、ＮＰＮ型トランジスタＱ４が動作し、電流（ΔＶ／Ｒ１−Ｉ）が抵抗Ｒ２に流れ込む。これにより、制御電圧Ｖctl＝（ΔＶ／Ｒ１−Ｉ）・Ｒ２となり、入力電圧Ｖinと基準電圧Ｖrefとの差（ΔＶ）に応じた制御電圧Ｖctlが出力される。
【００２９】
入力電圧Ｖin＜基準電圧Ｖrefの場合、抵抗Ｒ１の両端の電圧Ｖ１，Ｖ２は、Ｖ１＜Ｖ２となる。ここで、Ｖ２−Ｖ１＝ΔＶとすると、ＰＮＰ型トランジスタＱ３のコレクタから抵抗Ｒ１の方向へ電流ΔＶ／Ｒ１が流れることとなる。そのため、ＰＮＰ型トランジスタＱ３が動作し、ＰＮＰ型トランジスタＱ１，Ｑ２にも電流ΔＶ／Ｒ１が流れることとなり、電流（ΔＶ／Ｒ１−Ｉ）が抵抗Ｒ２に流れ込む。これにより、制御電圧Ｖctl＝（ΔＶ／Ｒ１−Ｉ）・Ｒ２となり、入力電圧Ｖinと基準電圧Ｖrefとの差（ΔＶ）に応じた制御電圧Ｖctlが出力される。
【００３０】
このように、絶対値回路１０では、入力電圧Ｖin及び基準電圧Ｖrefの何れが高いかにかかわらず、その差（ΔＶ）に応じた制御電圧Ｖctl（≧０）が出力されることとなる。なお、定電流源３２の電流値Ｉにより、入力電圧Ｖin及び基準電圧Ｖrefの差（ΔＶ）が小さい場合には制御電圧Ｖctl＝０となる。すなわち、絶対値回路１０では不感帯が設けられており、制御電圧Ｖctlをゼロレベルとする際の制御が容易となっている。
【００３１】
オペアンプ１２は、＋入力端子に、抵抗Ｒfによって検出される電流量を示す帰還電圧Ｖrfが印加され、−入力端子が、出力端子と接続されている。すなわち、オペアンプ１２は、帰還電圧Ｖrfを出力するバッファ回路となっている。
【００３２】
コンパレータ１３は、一方の＋入力端子に、絶対値回路１０から出力される制御電圧Ｖctlが印加され、他方の＋入力端子に、電源１１から出力される電圧Ｖlimが印加され、−入力端子に、オペアンプ１２から出力される帰還電圧Ｖrfが印加されている。そして、コンパレータ１３は、制御電圧Ｖctl又は電圧Ｖlimの何れか低い方と帰還電圧Ｖrfとの比較結果を示す比較信号ＣＭＰを出力する。
【００３３】
ＰＷＭ制御回路１４は、ＮチャネルＭＯＳＦＥＴ（Ｎ１〜Ｎ６）をＰＷＭ制御するためのＰＷＭ信号を出力する回路である。図４は、ＰＷＭ制御回路１４の構成の一例を示す図である。ＰＷＭ制御回路１４は、発振回路４０、ＰＷＭクロック出力回路４１（起動信号出力回路）、割込信号出力回路４２、及びＰＷＭ信号出力回路４３（駆動信号出力回路）を含んで構成されている。
【００３４】
発振回路４０は、例えば数メガヘルツ程度のクロックＣＬＫを出力する回路である。そして、ＰＷＭクロック出力回路４１は、発振回路４０から出力されるクロックＣＬＫを分周し、例えば数百キロヘルツ程度のＰＷＭ制御用のＰＷＭクロックＣＬＫ＿ＰＷＭ（起動信号）を出力する。
【００３５】
割込信号出力回路４２は、ＰＷＭクロックＣＬＫ＿ＰＷＭが例えばＬレベルからＨレベルに変化すると所定時間例えばＬレベルとなる割込信号ＩＮＴを出力する回路であり、Ｄ型フリップフロップ（Ｄ−ＦＦ）５０，５１、ＡＮＤ回路５２、及びインバータ５３により構成されている。
【００３６】
Ｄ−ＦＦ５０は、入力端子ＤにＰＷＭクロックＣＬＫ＿ＰＷＭが入力され、クロック端子ＣにクロックＣＬＫが入力されている。Ｄ−ＦＦ５１は、入力端子ＤにＤ−ＦＦ５０の出力端子Ｑから出力される信号が入力され、クロック端子ＣにクロックＣＬＫが入力されている。ＡＮＤ回路５２には、Ｄ−ＦＦ５０の出力端子Ｑから出力される信号（Ａ）と、Ｄ−ＦＦ５１の反転出力端子／Ｑから出力される信号（Ｂ）が入力されている。インバータ５３は、ＡＮＤ回路５２から出力される信号（Ｃ）を反転して割込信号ＩＮＴを出力する。
【００３７】
図５は、割込信号出力回路４２から出力される割込信号の一例を示す図である。時刻Ｔ１に、ＰＷＭクロックＣＬＫ＿ＰＷＭ及びクロックＣＬＫがＨレベルになると、Ｄ−ＦＦの出力端子Ｑから出力される信号（Ａ）がＨレベルとなる。このとき、Ｄ−ＦＦ５１の反転出力端子／Ｑから出力される信号はＨレベルとなっているため、ＡＮＤ回路５２から出力される信号（Ｃ）がＨレベルに変化し、インバータ５３から出力される割込信号ＩＮＴがＬレベルに変化する。そして、時刻Ｔ２に、クロックＣＬＫがＬレベルからＨレベルに変化すると、Ｄ−ＦＦ５１の反転出力端子／Ｑから出力される信号（Ｂ）がＬレベルとなり、割込信号ＩＮＴがＨレベルに変化する。すなわち、割込信号ＩＮＴは、ＰＷＭクロックＣＬＫ＿ＰＷＭがＬレベルからＨレベルに変化すると、クロックＣＬＫの１周期の時間（所定時間）Ｌレベルとなる。なお、本実施形態では、割込信号ＩＮＴがＬレベルとなる期間をクロックＣＬＫの１周期としたが、割込信号ＩＮＴがＬレベルとなる期間はこれに限られず、ＰＷＭクロックＣＬＫ＿ＰＷＭがＨレベルである期間（半周期）より短い範囲で調整可能である。
【００３８】
ＰＷＭ信号出力回路４３は、コンパレータ１３から出力される比較信号ＣＭＰ及び割込信号出力回路４２から出力される割込信号ＩＮＴに基づいて、ＮチャネルＭＯＳＦＥＴ（Ｎ１〜Ｎ６）をＰＷＭ制御するためのＰＷＭ信号を出力する回路であり、Ｄ−ＦＦ５５（第１論理回路）及びＡＮＤ回路５６（第２論理回路）により構成されている。
【００３９】
Ｄ−ＦＦ５５は、入力端子Ｄに電源電圧Ｖddが印加され、クロック端子ＣにＰＷＭクロックＣＬＫ＿ＰＷＭが入力され、リセット端子Ｒに比較信号ＣＭＰが入力されている。したがって、Ｄ−ＦＦ５５の出力端子Ｑから出力される信号は、ＰＷＭクロックＣＬＫ＿ＰＷＭがＬレベルからＨレベルに変化するとＨレベルとなり、比較信号ＣＭＰがＬレベルに変化するとＬレベルとなる。
【００４０】
ＡＮＤ回路５６には、Ｄ−ＦＦ５５の出力端子Ｑから出力される信号と、割込信号出力回路４２から出力される割込信号ＩＮＴが入力されている。そして、ＡＮＤ回路５６から出力される信号が、ＰＷＭ制御回路１４の出力信号であるＰＷＭ信号となっている。
【００４１】
本実施形態では、ＰＷＭ信号がＨレベルであれば、ＮチャネルＭＯＳＦＥＴ（Ｎ１〜Ｎ６）のうちのＰＷＭ制御されるＮチャネルＭＯＳＦＥＴがオンとなり、ＰＷＭ信号がＬであればＰＷＭ制御されるＮチャネルＭＯＳＦＥＴがオフとなることとする。例えば、ＮチャネルＭＯＳＦＥＴ（Ｎ１）をオン、ＮチャネルＭＯＳＦＥＴ（Ｎ２，Ｎ４）をオフとし、ＮチャネルＭＯＳＦＥＴ（Ｎ５）をＰＷＭ制御する場合、ＰＷＭ信号がＨである期間、ＮチャネルＭＯＳＦＥＴ（Ｎ５）がオンとなってモータコイルＬu，Ｌvを流れる電流が増加し、ＰＷＭ信号がＬである期間、ＮチャネルＭＯＳＦＥＴ（Ｎ５）がオフとなってモータコイルＬu，Ｌvを流れる電流が減少する。
【００４２】
ロジック回路１５は、ＰＷＭ制御回路１４から出力されるＰＷＭ信号と、コンパレータ１７から出力される比較結果とに基づいて、帰還電圧Ｖrfが制御電圧Ｖctlと等しくなるように、ＮチャネルＭＯＳＦＥＴ（Ｎ１〜Ｎ６）を適宜オンオフするための信号を出力する。なお、コンパレータ１３は制御電圧Ｖctl又は電圧Ｖlimの何れか低い方と帰還電圧Ｖrfとの比較結果を出力するため、制御電圧Ｖctlが電圧Ｖlimより高い場合は、帰還電圧Ｖrfが電圧Ｖlimとなるように制御が行われる。これにより、モータコイルＬu，Ｌv，Ｌwに過電流が流れないように制御される。
【００４３】
スイッチ回路１６は、ロジック回路１５の制御により、モータコイルＬuの一端に発生する逆起電圧Ｖu、モータコイルＬvの一端に発生する逆起電圧Ｖv、モータコイルＬwの一端に発生する逆起電圧Ｖwの何れかひとつを出力する。
【００４４】
コンパレータ１７は、＋入力端子に、スイッチ回路１６から出力される逆起電圧Ｖu，Ｖv，Ｖwの何れかひとつが印加され、−入力端子に、モータコイルＬu，Ｌv，Ｌwの中点電圧Ｖcomが印加されている。そして、コンパレータ１７は、逆起電圧Ｖu，Ｖv，Ｖwの何れかひとつと中点電圧Ｖcomとの比較結果を出力する。
【００４５】
図６は、逆起電圧Ｖu，Ｖv，Ｖwと中点電圧Ｖcomとの関係を示す図である。逆起電圧Ｖu，Ｖv，Ｖwは夫々電気角が１２０°ずれた波形となっている。そして、図６のＡ点〜Ｆ点に示すように、Ｕ相の立ち上がりを示す逆起電圧Ｖuと中点電圧Ｖcomとの交差、Ｗ相の立下りを示す逆起電圧Ｖwと中点電圧Ｖcomとの交差、Ｖ相の立ち上がりを示す逆起電圧Ｖvと中点電圧Ｖcomとの交差、Ｕ相の立ち下がりを示す逆起電圧Ｖuと中点電圧Ｖcomとの交差、Ｗ相の立ち上りを示す逆起電圧Ｖwと中点電圧Ｖcomとの交差、Ｖ相の立ち下がりを示す逆起電圧Ｖvと中点電圧Ｖcomとの交差が繰り返し現れる。つまり、ロジック回路１５は、コンパレータ１７においてこれらの交差点を検出することができるように、スイッチ回路１６を順次切り替える。そして、ロジック回路１５は、コンパレータ１７の比較結果に基づいて逆起電圧Ｖu，Ｖv，Ｖwと中点電圧Ｖcomとの交差を検出し、ＮチャネルＭＯＳＦＥＴ（Ｎ１〜Ｎ６）を適宜オンオフさせるための信号を駆動回路１８に出力する。
【００４６】
駆動回路１８は、ロジック回路１５から出力される信号に基づいて、ＮチャネルＭＯＳＦＥＴ（Ｎ１〜Ｎ６）をオンオフさせる制御信号をＮチャネルＭＯＳＦＥＴ（Ｎ１〜Ｎ６）のゲートに出力する。
【００４７】
＝＝動作説明＝＝
次に、本実施形態のモータ駆動回路におけるＰＷＭ制御の動作について説明する。ここでは、ＮチャネルＭＯＳＦＥＴ（Ｎ１）をオン、ＮチャネルＭＯＳＦＥＴ（Ｎ２，Ｎ４）をオフとし、ＮチャネルＭＯＳＦＥＴ（Ｎ５）をＰＷＭ制御することによりモータコイルＬu，Ｌvに流れる電流を制御する場合を例として説明する。
【００４８】
図７は、モータ駆動回路でのＰＷＭ制御のタイミングの一例を示す図である。まず、時刻Ｔ１１にＰＷＭ制御が開始され、ＰＷＭクロックＣＬＫ＿ＰＷＭがＬレベルからＨレベルに変化する。このＰＷＭクロックＣＬＫ＿ＰＷＭに応じて割込信号ＩＮＴがＬレベルとなり、時刻Ｔ１２に割込信号がＨレベルとなる。また、帰還電圧Ｖrfが制御電圧Ｖctlより低いため、コンパレータ１３から出力される比較信号ＣＭＰはＨレベルとなっている。したがって、時刻Ｔ１２にＰＷＭ信号がＨレベルとなり、ＮチャネルＭＯＳＦＥＴ（Ｎ５）がオンとなる。
【００４９】
ＮチャネルＭＯＳＦＥＴ（Ｎ５）がオンになると、モータコイルＬu，Ｌvに流れる電流が増加していき、帰還電圧Ｖrfが高くなっていく。そして、時刻Ｔ１３に帰還電圧Ｖrfが制御電圧Ｖctlを超えるとコンパレータ１３から出力される比較信号ＣＭＰがＬレベルとなり、ＰＷＭ信号出力回路４３のＤ−ＦＦ５５がリセットされてＰＷＭ信号がＬレベルとなる。ＰＷＭ信号がＬレベルになると、ＮチャネルＭＯＳＦＥＴ（Ｎ５）がオフとなり、モータコイルＬu，Ｌvに流れる電流が減少していき、帰還電圧Ｖrfが低くなっていく。
【００５０】
時刻Ｔ１４に、ＰＷＭクロックＣＬＫ＿ＰＷＭがＬレベルからＨレベルに変化すると、割込信号ＩＮＴがＬレベルとなり、時刻Ｔ１５に割込信号がＨレベルとなる。また、帰還電圧Ｖrfが制御電圧Ｖctlより低いため、コンパレータ１３から出力される比較信号ＣＭＰはＨレベルとなっている。したがって、時刻Ｔ１５にＰＷＭ信号がＨレベルとなり、ＮチャネルＭＯＳＦＥＴ（Ｎ５）がオンとなる。
【００５１】
ＮチャネルＭＯＳＦＥＴ（Ｎ５）がオンになると、モータコイルＬu，Ｌvに流れる電流が増加していき、帰還電圧Ｖrfが高くなっていく。そして、時刻Ｔ１６に帰還電圧Ｖrfが制御電圧Ｖctlを超えるとコンパレータ１３から出力される比較信号ＣＭＰがＬレベルとなり、ＰＷＭ信号出力回路４３のＤ−ＦＦ５５がリセットされてＰＷＭ信号がＬレベルとなる。ＰＷＭ信号がＬレベルになると、ＮチャネルＭＯＳＦＥＴ（Ｎ５）がオフとなり、モータコイルＬu，Ｌvに流れる電流が減少していき、帰還電圧Ｖrfが低くなっていく。
【００５２】
以後同様に、制御電圧Ｖctlに応じてＮチャネルＭＯＳＦＥＴ（Ｎ５）のオンデューティーが調整されることにより、モータコイルＬu，Ｌvに流れる電流量が制御され、モータの回転数が制御される。なお、図７に示した例では、モータコイルＬu，Ｌvのエネルギーが無くなってしまう（帰還電圧Ｖrfがゼロレベルとなる）期間が発生しておらず、モータの安定駆動が可能となっている。
【００５３】
図８は、モータ駆動回路でのＰＷＭ制御のタイミングの他の例を示す図である。まず、時刻Ｔ２１にＰＷＭ制御が開始され、ＰＷＭクロックＣＬＫ＿ＰＷＭがＬレベルからＨレベルに変化する。このＰＷＭクロックＣＬＫ＿ＰＷＭに応じて割込信号ＩＮＴがＬレベルとなり、時刻Ｔ２２に割込信号がＨレベルとなる。また、帰還電圧Ｖrfが制御電圧Ｖctlより低いため、コンパレータ１３から出力される比較信号ＣＭＰはＨレベルとなっている。したがって、時刻Ｔ２２にＰＷＭ信号がＨレベルとなり、ＮチャネルＭＯＳＦＥＴ（Ｎ５）がオンとなる。
【００５４】
ＮチャネルＭＯＳＦＥＴ（Ｎ５）がオンになると、モータコイルＬu，Ｌvに流れる電流が増加していき、帰還電圧Ｖrfが高くなっていく。ただし、モータコイルＬu，Ｌvの特性により、図７の場合と比較して帰還電圧Ｖrfの上昇が緩やかになっている。そのため、次にＰＷＭクロックＣＬＫ＿ＰＷＭがＨレベルとなる時刻Ｔ２３においても、帰還電圧Ｖrfが制御電圧Ｖctlより低く、コンパレータ１３から出力される比較信号ＣＭＰはＨレベルのままとなっている。
【００５５】
一方、時刻Ｔ２３に、ＰＷＭクロックＣＬＫ＿ＰＷＭがＬレベルからＨレベルに変化すると、割込信号ＩＮＴがＬレベルとなる。これにより、ＰＷＭ信号がＬレベルとなり、ＮチャネルＭＯＳＦＥＴ（Ｎ５）がオフとなる。そして、時刻Ｔ２４に割込信号ＩＮＴがＨレベルになると、ＰＷＭ信号が再びＨレベルとなり、ＮチャネルＭＯＳＦＥＴ（Ｎ５）がオンとなる。
【００５６】
したがって、時刻Ｔ２３から時刻Ｔ２４の間に帰還電圧Ｖrfが下降し、時刻Ｔ２４から帰還電圧Ｖrfが再び上昇していく。そして、時刻Ｔ２５に帰還電圧Ｖrfが制御電圧Ｖctlを超えるとコンパレータ１３から出力される比較信号ＣＭＰがＬレベルとなり、ＰＷＭ信号出力回路４３のＤ−ＦＦ５５がリセットされてＰＷＭ信号がＬレベルとなる。ＰＷＭ信号がＬレベルになると、ＮチャネルＭＯＳＦＥＴ（Ｎ５）がオフとなり、モータコイルＬu，Ｌvに流れる電流が減少していき、帰還電圧Ｖrfが低くなっていく。
【００５７】
以後同様に、制御電圧Ｖctlに応じてＮチャネルＭＯＳＦＥＴ（Ｎ５）のオンデューティーが調整されることにより、モータコイルＬu，Ｌvに流れる電流量が制御され、モータの回転数が制御される。
【００５８】
ここで、図８に示した例では、ＰＷＭクロックＣＬＫ＿ＰＷＭがＨレベルとなって（例えば時刻Ｔ２１）ＮチャネルＭＯＳＦＥＴ（Ｎ５）がオンとなってから、次にＰＷＭクロックＣＬＫ＿ＰＷＭがＨレベルとなる（例えば時刻Ｔ２３）までの間に帰還電圧Ｖrfが制御電圧Ｖctlに到達していない。このような場合、コンパレータ１３から出力される比較信号ＣＭＰはＨレベルのままであるが、ＰＷＭクロックＣＬＫ＿ＰＷＭがＨレベルになったことに応じて割込信号が所定時間（例えば時刻Ｔ２３からＴ２４まで）Ｌレベルとなる。そのため、比較信号ＣＭＰにかかわらず、所定時間（例えば時刻Ｔ２３からＴ２４まで）ＮチャネルＭＯＳＦＥＴ（Ｎ５）がオフとなり、その間帰還電圧Ｖrfが下降する。そして、割込信号がＨレベルとなって（例えば時刻Ｔ２４）から帰還電圧Ｖrfが制御電圧Ｖctlに到達するまでＮチャネルＭＯＳＦＥＴ（Ｎ５）がオンとなる。つまり、ＮチャネルＭＯＳＦＥＴ（Ｎ５）を所定時間（例えば時刻Ｔ２３からＴ２４まで）オフしない場合と比較して、帰還電圧Ｖrfが制御電圧Ｖctlに到達する時刻が遅くなる。これにより、帰還電圧Ｖrfが制御電圧Ｖctlに到達してから次にＰＷＭクロックＣＬＫ＿ＰＷＭがＨレベルとなるまでの時間が短くなる。換言すると、帰還電圧Ｖrfが下降する時間が短くなり、モータコイルＬu，Ｌvのエネルギーが無くなってしまう（帰還電圧Ｖrfがゼロレベルとなる）ことを抑制することができる。そのため、モータのトルク低下が抑制され、モータの安定駆動が可能となる。
【００５９】
以上、本実施形態のモータ駆動回路について説明した。前述したように、ソーストランジスタ（例えばＮチャネルＭＯＳＦＥＴ（Ｎ１））及びシンクトランジスタ（例えばＮチャネルＭＯＳＦＥＴ（Ｎ５））をオンさせた後、帰還電圧Ｖrfが制御電圧Ｖctlに到達する前にＰＷＭクロックＣＬＫ＿ＰＷＭがＨレベルに変化すると、シンクトランジスタ（例えばＮチャネルＭＯＳＦＥＴ（Ｎ５））をＰＷＭクロックＣＬＫ＿ＰＷＭの周期Ｔpwmより短い所定時間オフさせた後に、シンクトランジスタ（例えばＮチャネルＭＯＳＦＥＴ（Ｎ５））をオンさせることにより、モータコイルのエネルギーが無くなってしまう（帰還電圧Ｖrfがゼロレベルとなる）ことを抑制することができる。これにより、モータのトルク低下が抑制され、モータの安定駆動が可能となる。
【００６０】
そして、本実施形態のモータ駆動回路では、ＰＷＭクロックＣＬＫ＿ＰＷＭがＨレベルになると所定時間Ｌレベルとなる割込信号ＩＮＴを出力する割込信号出力回路４２を設け、割込信号ＩＮＴがＬレベルの間はＰＷＭ信号を強制的にＬレベルとすることにより、モータコイルのエネルギーが無くなってしまうことが抑制され、モータの安定駆動が実現されている。
【００６１】
また、本実施形態のモータ駆動回路では、ＰＷＭクロックＣＬＫ＿ＰＷＭがＨレベルになるとＨレベルの信号を出力し、帰還電圧Ｖrfが制御電圧Ｖctlに到達して比較信号ＣＭＰがＬレベルになるとＬレベルの信号を出力するＤ−ＦＦ５５と、Ｄ−ＦＦ５５から出力される信号と割込信号出力回路４２から出力される割込信号ＩＮＴとに基づいてＰＷＭ信号を出力するＡＮＤ回路５６とを用いて、ＰＷＭ信号出力回路４３を構成している。このようなＰＷＭ信号出力回路４３により、ＰＷＭクロックＣＬＫ＿ＰＷＭがＨレベルになったタイミングで帰還電圧Ｖrfが制御電圧Ｖctlに到達していない場合でもＰＷＭ信号が所定時間Ｌレベルとなり、モータコイルのエネルギーが無くなってしまうことが抑制され、モータの安定駆動が実現されている。
【００６２】
また、本実施形態のモータ駆動回路では、ＰＷＭクロックＣＬＫ＿ＰＷＭより周期の短いクロックＣＬＫを用いて割込信号ＩＮＴがＬレベルとなる時間を調整している。これにより、ＰＷＭ信号がＬレベルとなる時間をＰＷＭクロックＣＬＫ＿ＰＷＭの周期Ｔpwmよりも短くなり、モータコイルのエネルギーが無くなってしまうことが抑制され、モータの安定駆動が実現されている。なお、本実施形態では割込信号がＬレベルとなる時間をクロックＣＬＫの１周期としたが、割込信号がＬレベルとなる時間はモータコイルの特性に合わせて調整することが可能である。例えば、エネルギーの減少速度が速いモータコイルの場合であれば、割込信号がＬレベルとなる時間を短くし、エネルギーの減少速度が遅いモータコイルの場合であれば、割込信号がＬレベルとなる時間を長くすることも可能である。
【００６３】
また、本実施形態のモータ駆動回路は、三相センサレスモータを駆動している。三相センサレスモータの場合、モータコイルＬu，Ｌv，Ｌwの一端に現れる逆起電圧Ｖu，Ｖv，Ｖwに基づいてモータの回転が制御されることとなるが、モータのトルクが低いと逆起電圧Ｖu，Ｖv，Ｖwを拾いにくくなり、特にモータの起動時等にモータを安定的に駆動することが困難となる。本実施形態のモータ駆動回路では、モータコイルのエネルギーが無くなってしまうことを防ぐことにより、モータのトルクの低下が抑制され、三相センサレスモータを安定駆動することが可能となっている。
【００６４】
なお、上記実施例は本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更、改良され得ると共に、本発明にはその等価物も含まれる。
【００６５】
例えば、本実施形態のモータ駆動回路では、モータコイルＬu，Ｌv，Ｌwの通電を制御するトランジスタとしてＮチャネルＭＯＳＦＥＴを用いることとしたが、ＰチャネルＭＯＳＦＥＴやバイポーラトランジスタを用いることも可能である。また、モータ駆動回路を集積化する場合においては、ＮチャネルＭＯＳＦＥＴ（Ｎ１〜Ｎ６）をモータ駆動回路の外部に設けることも可能である。また、本実施形態では、一例としてシンクトランジスタであるＮチャネルＭＯＳＦＥＴ（Ｎ５）をＰＷＭ制御する場合について説明したが、ＰＷＭ制御するトランジスタはシンクトランジスタに限られず、ソーストランジスタをＰＷＭ制御することも可能である。
【図面の簡単な説明】
【００６６】
【図１】本発明の一実施形態である三相センサレスモータを駆動するモータ駆動回路の構成を示す図である。
【図２】絶対値回路の構成の一例を示す図である。
【図３】絶対値回路から出力される制御電圧Ｖctlの一例を示す図である。
【図４】ＰＷＭ制御回路の構成の一例を示す図である。
【図５】割込信号出力回路から出力される割込信号の一例を示す図である。
【図６】逆起電圧Ｖu，Ｖv，Ｖwと中点電圧Ｖcomとの関係を示す図である。
【図７】モータ駆動回路でのＰＷＭ制御のタイミングの一例を示す図である。
【図８】モータ駆動回路でのＰＷＭ制御のタイミングの他の例を示す図である。
【図９】一般的なモータ駆動回路の構成例を示す図である。
【図１０】一般的なモータ駆動回路でのＰＷＭ制御のタイミングの一例を示す図である。
【図１１】一般的なモータ駆動回路でのＰＷＭ制御のタイミングの他の例を示す図である。
【符号の説明】
【００６７】
１０  絶対値回路
１１，２１  電源
１２，３０，３１  オペアンプ
１３，１７  コンパレータ
１４  ＰＷＭ制御回路
１５  ロジック回路
１６  スイッチ回路
１８  駆動回路
３２  定電流源
４０  発振回路
４１  ＰＷＭクロック出力回路
４２  割込信号出力回路
４３  ＰＷＭ信号出力回路
５０，５１，５５  Ｄ型フリップフロップ
５２，５６  ＡＮＤ回路
５３  インバータ
Ｎ１〜Ｎ６  ＮチャネルＭＯＳＦＥＴ
Ｌu，Ｌv，Ｌw  モータコイル
Ｒf，Ｒ１，Ｒ２  抵抗
Ｑ１〜Ｑ３  ＰＮＰ型トランジスタ
Ｑ４  ＮＰＮ型トランジスタ
【図１】
2008141831.tif 000003
【図２】
2008141831.tif 000004
【図３】
2008141831.tif 000005
【図４】
2008141831.tif 000006
【図５】
2008141831.tif 000007
【図６】
2008141831.tif 000008
【図７】
2008141831.tif 000009
【図８】
2008141831.tif 000010
【図９】
2008141831.tif 000011
【図１０】
2008141831.tif 000012
【図１１】
2008141831.tif 000013