(57)【要約】【課題】サファイア基板上に形成されるシリコンエピタキシャル層の品質向上を図ることにより、製造される半導体デバイスの特性を向上させること。【解決手段】本発明は、ＳＯＳ（シリコン・オン・サファイア）ウエハを用いた半導体デバイスの製造方法において、サファイア基板を準備する工程と；前記サファイア基板上にシリコン（Ｓｉ）層を形成する工程と；前記シリコン層にシリコンイオンを注入する工程と；前記シリコンイオン注入の後に、前記シリコン層をエピタキシャル再成長させる工程とを含む。そして、前記シリコンイオン注入工程において、前記シリコン層の表面付近の結晶欠陥を有するシリコンの数を8E14未満とし；前記サファイア基板と前記シリコン層との界面付近における前記シリコンイオンの単位容積当たりの注入量を3.0E19 ions/cm3 以上とする。【選択図】図７
2008085095.tif 000002
【特許請求の範囲】
【請求項１】
ＳＯＳ（シリコン・オン・サファイア）ウエハを用いた半導体デバイスの製造方法において、
サファイア基板を準備する工程と；
前記サファイア基板上にシリコン（Ｓｉ）層を形成する工程と；
前記シリコン層にシリコンイオンを注入する工程と；
前記シリコンイオン注入の後に、前記シリコン層をエピタキシャル成長させる工程とを含み、
前記シリコンイオン注入工程において、前記シリコン層の表面付近の結晶欠陥を有するシリコン(Interstitial Si) の数を6.5E21/cm3 未満とし；前記サファイア基板と前記シリコン層との界面付近における前記シリコンイオンの単位容積当たりの注入量を3.0E19 ions/cm3 以上とすることを特徴とする半導体デバイスの製造方法。
【請求項２】
前記表面付近は、前記シリコン層の表面から深さ約200Åの範囲であることを特徴とする請求項１に記載の半導体デバイスの製造方法。
【請求項３】
前記界面付近は、前記サファイア基板から約600Åの範囲であることを特徴とする請求項１又は２に記載の半導体デバイスの製造方法。
【請求項４】
前記シリコンイオン注入工程は、ドーズ量 8E14 ions/cm2〜8.5E14 ions/cm2 の条件で実行されることを特徴とする請求項１，２又は３に記載の半導体デバイスの製造方法。
【請求項５】
前記シリコンイオン注入工程は、イオン注入エネルギー 140KeV〜160KeV の条件で実行されることを特徴とする請求項１，２又は３に記載の半導体デバイスの製造方法。
【請求項６】
ＳＯＳ（シリコン・オン・サファイア）ウエハを用いた半導体デバイスの製造方法において、
サファイア基板を準備する工程と；
前記サファイア基板上にシリコン（Ｓｉ）層を形成する工程と；
ドーズ量 8E14 ions/cm2〜8.5E14 ions/cm2 の条件で、前記シリコン層にシリコンイオンを注入する工程と；
前記シリコンイオン注入の後に、前記シリコン層をエピタキシャル成長させる工程とを含むことを特徴とする半導体デバイスの製造方法。
【請求項７】
ＳＯＳ（シリコン・オン・サファイア）ウエハを用いた半導体デバイスの製造方法において、
サファイア基板を準備する工程と；
前記サファイア基板上にシリコン（Ｓｉ）層を形成する工程と；
イオン注入エネルギー 140KeV〜160KeV の条件で、前記シリコン層にシリコンイオンを注入する工程と；
前記シリコンイオン注入の後に、前記シリコン層をエピタキシャル再成長させる工程とを含むことを特徴とする半導体デバイスの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シリコン・オン・サファイア（ＳＯＳ）構造のウエハを用いた半導体装置の製造方法に関する。特に、サファイア基板上に形成されたシリコン層のエピタキシャル再成長技術の改良に関する。
【背景技術】
【０００２】
下記特許文献（特許第３４９２３７２号公報）に記載されているように、シリコン・オン・サファイア（ＳＯＳ）は、高性能MOSFETマイクロエレクトロニクスに対して、主には放射線硬度を要する適用例に対して用いられていた。通常、シリコン膜はサファイア基板上にエピタキシャル成長によって形成される。好ましくは、シリコン膜はソース−ドレイン間距離（チャネル長）に比べて薄く、絶縁基板は裏面または実装面への有意な静電結合を抑制するように十分に厚くする。シリコンとサファイアとの間における結晶および熱膨張不整合のため、シリコン膜は結晶性欠陥を有することがある。シリコン膜の質はシリコンの厚みを増大させることによって改良され得るものであり、一般的なＳＯＳは400〜800ナノメータの厚みのシリコン膜で作られる。この膜厚は、約１ミクロンまでのチャネル長を有するトランジスタを支持することができる。
【特許文献１】特許第３４９２３７２号公報
【０００３】
ＳＯＳ構造のウエハを用いる利点としては、充電された活性領域と基板との間の寄生容量の実質的な低減と、近接する能動素子間を流れる漏洩電流の効果的な除去がある。
【０００４】
シリコン・オン・サファイアウェハは、能動素子の作製に対応するほど十分な厚みを有し、完全に単結晶質で欠陥のないシリコン層を使用することが好ましい。シリコン層は、サファイア基板に隣接し、シリコンとサファイアとの界面において最小限の結晶格子の不連続部を有する。
【０００５】
主な結晶性欠陥は、固相エピタキシャル（ＳＰＥ）再成長によって除去され得ることが発見されている。ＳＰＥプロセスは、シリコン・オン・サファイア複合基板のシリコンエピタキシャル層の結晶度を向上させるための低温サブプロセスである。シリコン／サファイア界面に近接する実質的に非晶質のシリコン層を作る一方で、もとのエピタキシャル層の表面に実質的に結晶質である層を残すようになっている。このために、ＰＳＥプロセスにおいては、シリコンエピタキシャル層にシリコン等のイオン種を高エネルギー注入する。次いで、非晶質シリコン層を結晶質シリコンに変えるために、複合基板の単一ステップ低温アニールが行なわれる。この再成長の間、シリコン層の残りの結晶質の表面部は結晶核生成の種晶として効果的に働くため、シリコンエピタキシャル層の再成長した部分は、共通の結晶方位を有し、本来的には結晶性欠陥がないこととなる。
【０００６】
上記特許文献（特許第３４９２３７２号公報）に記載された発明では、シリコン層へのシリコンイオン注入（Siインプラ）は、ドーズ量６E14 ions/cm2、注入エネルギー
185KeVの条件で行なわれる。このSiインプラを行なう事で、結晶性欠陥は２桁低減する事ができる。シリコンエピタキシャル層における結晶性欠陥は、デバイス特性にも影響を及ぼし、デバイス性能（スピード）を低下させるものである。従って、デバイス特性向上のためには、エピタキシャルシリコン層中の結晶性欠陥低減が重要である。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、従来の方法でシリコンイオン注入を行った場合、結晶性欠陥の低減が十分ではなかった。結晶性欠陥等の欠陥は、製造された半導体デバイスの特性を劣化させることになる。
【０００８】
本発明は、サファイア基板上に形成されるシリコンエピタキシャル層の品質向上を図ることにより、製造される半導体デバイスの特性向上に寄与する半導体デバイスの製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の第１の態様は、ＳＯＳ（シリコン・オン・サファイア）ウエハを用いた半導体デバイスの製造方法において、サファイア基板を準備する工程と；前記サファイア基板上にシリコン（Ｓｉ）層を形成する工程と；前記シリコン層にシリコンイオンを注入する工程と；前記シリコンイオン注入の後に、前記シリコン層をエピタキシャル成長させる工程とを含む。そして、前記シリコンイオン注入工程において、前記シリコン層の表面付近の結晶欠陥を有するシリコン (Interstitial Si) の数を6.5E21/cm3未満とし；前記サファイア基板と前記シリコン層との界面付近における前記シリコンイオンの単位容積当たりの注入量を3.0E19 ions/cm3 以上とすることを特徴とする。
【００１０】
本発明の第２の態様は、ＳＯＳ（シリコン・オン・サファイア）ウエハを用いた半導体デバイスの製造方法において、サファイア基板を準備する工程と；前記サファイア基板上にシリコン（Ｓｉ）層を形成する工程と；ドーズ量 8E14 ions/cm2〜8.5E14 ions/cm2 の条件で、前記シリコン層にシリコンイオンを注入する工程と；前記シリコンイオン注入の後に、前記シリコン層をエピタキシャル成長させる工程とを含むことを特徴とする。
【００１１】
また、本発明の第３の態様は、ＳＯＳ（シリコン・オン・サファイア）ウエハを用いた半導体デバイスの製造方法において、サファイア基板を準備する工程と；前記サファイア基板上にシリコン（Ｓｉ）層を形成する工程と；イオン注入エネルギー 140KeV〜160KeV の条件で、前記シリコン層にシリコンイオンを注入する工程と；前記シリコンイオン注入の後に、前記シリコン層をエピタキシャル成長させる工程とを含むことを特徴とする。
【００１２】
上記のような本発明の各態様において、前記「表面付近」は、前記シリコン層の表面から深さ200Åの範囲とすることができる。また、前記「界面付近」は、前記サファイア基板から600Åの範囲とすることができる。シリコン層中の結晶性欠陥はサファイア基板上との界面より600Åの範囲に最も多く存在するため、この領域に対してシリコンインプラを行い、当該界面領域を完全にアモルファス化させることが重要となる。
【発明の効果】
【００１３】
シリコンイオン注入工程において、シリコン層の表面付近の結晶欠陥を有するシリコン（Interstitial Si）の数を6.5E21/cm3未満とするとともに、サファイア基板とシリコン層との界面付近におけるシリコンイオンの単位容積当たりの注入量を3.0E19 ions/cm3 以上とすることにより、エピタキシャル成長シリコン層の結晶性欠陥を低減することができ、デバイス特性を向上させることが可能となる。
【００１４】
また、ドーズ量 8E14 ions/cm2〜8.5E14 ions/cm2 の条件で、シリコン層にシリコンイオンを注入することにより、サファイア基板とシリコン層との界面付近に注入されるシリコンイオンの単位容積当たりの注入量を3.0E19 ions/cm3 以上とすることができる。その結果、サファイア基板との界面付近でシリコン層が十分にアモルファス化されると同時に、シリコン層の表面付近におけるアモルファス化を抑制することができる。この時、シリコン層の表面付近の結晶欠陥を有するシリコン（Interstitial Si）の数は6.5E21/cm3未満に抑えることができ、デバイス特性の低下を招くことがない。
【００１５】
また、シリコン層にシリコンイオンを注入する際に、イオン注入エネルギーを140KeV〜160KeV の範囲とすることにより、サファイア基板とシリコン層との界面付近に注入されるシリコンイオンの単位容積当たりの注入量を3.0E19 ions/cm3 以上とすることができる。その結果、サファイア基板との界面付近でシリコン層が十分にアモルファス化されると同時に、シリコン層の表面付近におけるアモルファス化を抑制することができる。この時、シリコン層の表面付近の結晶欠陥を有するシリコン（Interstitial Si）の数は低く（6.5E21/cm3未満に）抑えることができ、デバイス特性の低下を招くことがない。
【発明を実施するための最良の形態】
【００１６】
（第１実施例）
図１（Ａ）〜（Ｃ）は、本発明が適用されるＳＯＳウエハの製造工程の一部を示す断面図である。（Ａ）に示すように、サファイア基板１０上に厚さ約2800Åのシリコン層１２を形成する。次に、（Ｂ）に示すように、シリコンイオンをシリコン層１２に注入し、サファイア基板１０との界面付近にアモルファス化領域１２ａを形成する。その後、（Ｃ）に示すように、シリコン層をエピタキシャル再成長（１２ｂ）させる。本発明は、図１（Ｂ）の工程に適用されるものであり、エピタキシャル成長されたシリコン層１２ｂ中の欠陥を抑制すべく、シリコンイオン注入の条件を最適化する。
【００１７】
本発明の第１の実施例においては、シリコン層１２中にシリコン注入（Ｓｉインプラ）を行う際のドーズ量（濃度：単位面積当たりのイオン数）を最適化する。具体的には、従来ドーズ量6E14/cm2、注入エネルギー185KeVで行なっているものを、本実施例においてはドーズ量8E14/cm2（±10％）、注入エネルギー185KeVで行なう。
【００１８】
図２〜図５は、各種条件でシリコン層１２に対してイオン注入を行った場合の当該シリコン層１２（１２ｂ）のアモルファス化率、すなわち、アモルファス化率プロファイルのドーズ量依存性のデータを示す。なお、図２、図３、図５は比較例（従来例）に係る条件として、ドーズ量 4E14 ions/cm2、6E14
ions/cm2、8.8E14 ions/cm2 を採用したものである。また、図４は、本実施例に係る条件として、ドーズ量 8E14
ions/cm2 を採用したものである。なお、何れのデータについても注入エネルギーは185KeVに統一してある。
【００１９】
図から明らかなように、従来のドーズ量4E14/cm2（図２）及び6E14/cm2（図３）の条件においては、サファイア基板１０との界面付近におけるアモルファス化率が低下している。他方、ドーズ量を8.8E14/cm2以上（図５）とすると、シリコン層１２の表面側のアモルファス化率が上昇し、表面の結晶性が失われてしまう。これに対し、本実施例の条件（ドーズ量：8E14/cm2（図４））の場合には、サファイア基板１０との界面付近でのアモルファス化率は概ね１００％となっている。
【００２０】
図６は、比較例による条件（ドーズ量：8E14
ions/cm2以外）と実施例による条件（ドーズ量：8E14
ions/cm2）でシリコン層に対してイオン注入を行って半導体デバイスを製造した際の、各々のデバイス特性を示すグラフである。比較例（ドーズ量：8E14 ions/cm2以外）の場合には、製造されたトランジスタ特性（Gm）が劣化してしまう。このような事実から、良好なトランジスタ特性を維持するためには、アモルファス化率のプロファイル維持が重要であると考えられる。
【００２１】
サファイア基板１０との界面から600Åの範囲内のシリコン層に欠陥が発生し易いため、この領域に多くのシリコンイオンを注入する必要がある。
【００２２】
図７は、比較例による条件（ドーズ量：6E14
ions/cm2）と実施例による条件（ドーズ量：8E14
ions/cm2）でシリコン層に対してイオン注入を行った場合の、シリコン層に注入される単位容積当たりのイオン量（インプラ量 ions/cm3）を示すグラフである。図８は、比較例による条件（ドーズ量：6E14 ions/cm2）と実施例による条件（ドーズ量：8E14 ions/cm2）でシリコン層に対してイオン注入を行った場合の、シリコン層表面付近に存在する欠陥シリコン (Interstitial Si) の量を示すグラフである。
【００２３】
比較例による条件（ドーズ量：6E14 ions/cm2）の場合、サファイア基板１０との界面から600Åの範囲内におけるシリコン層中の単位容積当たりのイオン注入量は2.5E19/cm3となる。これに対し、本実施例の条件（ドーズ量：8E14 ions/cm2）の場合、サファイア基板１０との界面から600Åの範囲内におけるシリコン層中の単位容積当たりのイオン注入量は3.0E19/cm3以上となる。シリコン層に対してより多くのイオンを注入することにより、シリコン層中の欠陥を低減する事が可能となる。
【００２４】
一方、イオン注入量を増やす事により、表面に存在するInterstitial-Siの量が増加し、これによって表面（200Å）の結晶性を劣化させる懸念がある。しかしながら、図８に示すように、本実施例の条件（ドーズ量8E14/cm2）で行う限りにおいては、Interstitial-Si量が6.5E21/cm3存在しているにもかかわらず、そのトランジスタ特性は劣化していない（図６）。このため、問題無い設定であるといえる。なお、シリコン表面から２００Åの範囲内としたのは、この範囲内のシリコン層が種結晶としてエピタキシャル再成長に寄与するからである。
【００２５】
（第２実施例）
本発明の第２の実施例においては、シリコン層１２中にシリコン注入（Ｓｉインプラ）を行う際の注入エネルギーを最適化する。具体的には、従来ドーズ量6E14/cm2、注入エネルギー185KeVで行なっているものを、本実施例においてはドーズ量6E14/cm2、注入エネルギー160KeV〜140KeVで行なう。
【００２６】
図９〜図１３は、各種条件でシリコン層１２に対してイオン注入を行った場合の当該シリコン層１２（１２ｂ）のアモルファス化率、すなわち、アモルファス化率プロファイルの注入エネルギー依存性のデータを示す。なお、図９、図１０は比較例（従来例）に係る条件として、注入エネルギー 185KeV、170KeV を採用したものである。また、図１１、図１２、図１３は、本実施例に係る条件として、注入エネルギー 160KeV、150KeV、140KeV を採用したものである。なお、何れのデータについてもドーズ量は 6.0E14 ions/cm2 に統一してある。
【００２７】
図から明らかなように、従来の条件（注入エネルギー185KeV、170KeV）においては、サファイア基板１０との界面のシリコン層のアモルファス化率が低下している。一方、本実施例の条件（注入エネルギー：160KeV、150KeV、140KeV）の場合には、サファイア基板１０との界面におけるシリコン層のアモルファス化率低下を抑制することができる。なお、注入エネルギー100KeV以下の場合には表面側がアモルファス化してしまう。
【００２８】
図１４は、比較例による条件（注入エネルギー：185KeV）と実施例による条件（注入エネルギー：150KeV）でシリコン層に対してイオン注入を行って半導体デバイスを製造した際の、各々のデバイス特性を示すグラフである。比較例（注入エネルギー：185KeV）の場合には、製造されたトランジスタ特性（Gm）が劣化してしまう。このような事実から、良好なトランジスタ特性を維持するためには、アモルファス化率のプロファイル維持が重要であると考えられる。
【００２９】
サファイア基板１０との界面から600Åの範囲内のシリコン層中に欠陥が発生し易いため、この領域に多くのシリコンイオンを注入する必要がある。
【００３０】
図１５は、比較例による条件（注入エネルギー：185KeV）と実施例による条件（注入エネルギー：150KeV）でシリコン層に対してイオン注入を行った場合の、シリコン層に注入される単位容積当たりのイオン量（インプラ量 ions/cm3）を示すグラフである。図１６は、比較例による条件（注入エネルギー：185KeV）と実施例による条件（注入エネルギー：150KeV）でシリコン層に対してイオン注入を行った場合の、シリコン層表面付近に存在する欠陥シリコン(Interstitial Si)の量を示すグラフである。
【００３１】
比較例による条件（注入エネルギー：185KeV）の場合、サファイア基板１０との界面から600Åの範囲内におけるシリコン層中の単位容積当たりのイオン注入量は2.5E19/cm3となる。これに対し、本実施例の条件（注入エネルギー：150KeV）の場合、サファイア基板１０との界面から600Åの範囲内におけるシリコン層中の単位容積当たりのイオン注入量は3.0E19/cm3以上となる。より多くのイオンを注入することにより、シリコン層中の欠陥を低減する事が可能となる。
【００３２】
一方、シリコン層へのイオン注入量を増やす事により、表面に存在するInterstitial-Siの量が増加し、これによって表面（200Å）の結晶性を劣化させる懸念がある。しかしながら、図１５に示すように、本実施例の条件（注入エネルギー：150KeV）で行う限りにおいては、Interstitial-Si量が増加してもトランジスタ特性は劣化していない（図１４）。このため、問題無い設定であるといえる。
【００３３】
以上、本発明の実施例について説明したが、本発明は特許請求の範囲に記載された技術的思想の範囲内において、適宜設計変更が可能である。
【図面の簡単な説明】
【００３４】
【図１】図１（Ａ）〜（Ｃ）は、本発明が適用されるＳＯＳウェハの製造工程の概略を示す断面図である。
【００３５】
【図２】図２は、比較例による条件（ドーズ量：4E14ions/cm2）でシリコン層に対してイオン注入を行った場合の当該シリコン層のアモルファス化率を示すグラフである。
【００３６】
【図３】図３は、比較例による条件（ドーズ量：6E14ions/cm2）でシリコン層に対してイオン注入を行った場合の当該シリコン層のアモルファス化率を示すグラフである。
【００３７】
【図４】図４は、本発明の実施例に係る条件（ドーズ量：8E14 ions/cm2）でシリコン層に対してイオン注入を行った場合の当該シリコン層のアモルファス化率を示すグラフである。
【００３８】
【図５】図５は、比較例による条件（ドーズ量：8.8E14ions/cm2）でシリコン層に対してイオン注入を行った場合の当該シリコン層のアモルファス化率を示すグラフである。
【００３９】
【図６】図６は、比較例による条件（ドーズ量：8E14ions/cm2以外）と実施例による条件（ドーズ量：8E14ions/cm2）でシリコン層に対してイオン注入を行って半導体デバイスを製造した際の、各々のデバイス特性を示すグラフである。
【００４０】
【図７】図７は、比較例による条件（ドーズ量：6E14ions/cm2）と実施例による条件（ドーズ量：8E14ions/cm2）でシリコン層に対してイオン注入を行った場合の、シリコン層に注入される単位容積当たりのイオン量（インプラ量 ions/cm3）を示すグラフである。
【００４１】
【図８】図８は、比較例による条件（ドーズ量：6E14ions/cm2）と実施例による条件（ドーズ量：8E14ions/cm2）でシリコン層に対してイオン注入を行った場合の、シリコン層表面付近に存在する欠陥 (Interstitial) シリコンの量を示すグラフである。
【００４２】
【図９】図９は、比較例による条件（注入エネルギー：185KeV）でシリコン層に対してイオン注入を行った場合の当該シリコン層のアモルファス化率を示すグラフである。
【００４３】
【図１０】図１０は、比較例による条件（注入エネルギー：170KeV）でシリコン層に対してイオン注入を行った場合の当該シリコン層のアモルファス化率を示すグラフである。
【００４４】
【図１１】図１１は、本発明の実施例による条件（注入エネルギー：160KeV）でシリコン層に対してイオン注入を行った場合の当該シリコン層のアモルファス化率を示すグラフである。
【００４５】
【図１２】図１２は、本発明の実施例による条件（注入エネルギー：150KeV）でシリコン層に対してイオン注入を行った場合の当該シリコン層のアモルファス化率を示すグラフである。
【００４６】
【図１３】図１３は、本発明の実施例による条件（注入エネルギー：140KeV）でシリコン層に対してイオン注入を行った場合の当該シリコン層のアモルファス化率を示すグラフである。
【００４７】
【図１４】図１４は、比較例による条件（注入エネルギー：185KeV）と実施例による条件（注入エネルギー：150KeV）でシリコン層に対してイオン注入を行って半導体デバイスを製造した際の、各々のデバイス特性を示すグラフである。
【００４８】
【図１５】図１５は、比較例による条件（注入エネルギー：185KeV）と実施例による条件（注入エネルギー：150KeV）でシリコン層に対してイオン注入を行った場合の、シリコン層に注入される単位容積当たりのイオン量（インプラ量 ions/cm3）を示すグラフである。
【００４９】
【図１６】図１６は、比較例による条件（注入エネルギー：185KeV）と実施例による条件（注入エネルギー：150KeV）でシリコン層に対してイオン注入を行った場合の、シリコン層表面付近に存在する欠陥 (Interstitial) シリコンの量を示すグラフである。
【符号の説明】
【００５０】
１０      サファイア基板
１２      シリコン層
１２ａ      アモルファス化シリコン層
１２ｂ      エピタキシャル再成長シリコン層
【図１】
2008085095.tif 000003
【図２】
2008085095.tif 000004
【図３】
2008085095.tif 000005
【図４】
2008085095.tif 000006
【図５】
2008085095.tif 000007
【図６】
2008085095.tif 000008
【図７】
2008085095.tif 000009
【図８】
2008085095.tif 000010
【図９】
2008085095.tif 000011
【図１０】
2008085095.tif 000012
【図１１】
2008085095.tif 000013
【図１２】
2008085095.tif 000014
【図１３】
2008085095.tif 000015
【図１４】
2008085095.tif 000016
【図１５】
2008085095.tif 000017
【図１６】
2008085095.tif 000018