(57)【要約】【課題】Ｄフリップフロップ回路において、メタステーブル状態の発生を低減することである。【解決手段】マスターラッチ部１として、クロック信号ＣｌｏｃｋがＦａｌｓｅの場合にデータ信号Ｄａｔａを選択信号ＳｅｌＯｕｔとして出力し、クロック信号がＴｒｕｅの場合に第１の出力信号Ｏｕｔ１の状態を選択信号として保持するデータセレクタ部１０と、リセット信号ＲｅｓｅｔがＦａｌｓｅの場合に選択信号を第１の出力信号として出力し、リセット信号がＴｒｕｅの場合に第１の出力信号をリセットするリセット部３０と、リセット信号による第２の出力信号Ｏｕｔ２のリセットを可能に、クロック信号がＴｒｕｅの場合に第１の出力信号を第２の出力信号として出力し、クロック信号がＦａｌｓｅの場合に第２の出力信号を保持するスレーブラッチ部２と、を備え、データセレクタ部１０及びリセット部３０が縦続される。【選択図】図１
2008079002.tif 000002
【特許請求の範囲】
【請求項１】
リセット信号により第１の出力信号をリセットし、クロック信号がＦａｌｓｅの場合にデータ信号を前記第１の出力信号として出力し、前記クロック信号がＴｒｕｅの場合に前記第１の出力信号を保持するマスターラッチ部と、
前記リセット信号により第２の出力信号をリセットし、前記クロック信号がＴｒｕｅの場合に前記第１の出力信号を前記第２の出力信号として出力し、前記クロック信号がＦａｌｓｅの場合に前記第２の出力信号を保持するスレーブラッチ部と、を備え、
前記マスターラッチ部は、
前記クロック信号がＦａｌｓｅの場合にデータ信号を選択信号として出力し、クロック信号がＴｒｕｅの場合に前記第１の出力信号の状態を前記選択信号として保持するデータセレクタ部と、
前記リセット信号がＦａｌｓｅの場合に前記選択信号を前記第１の出力信号として出力し、前記リセット信号がＴｒｕｅの場合に前記第１の出力信号をリセットするリセット部と、を備え、
前記データセレクタ部と前記リセット部とが縦続されることを特徴とするＤフリップフロップ回路。
【請求項２】
前記データセレクタ部は、前記クロック信号がＴｒｕｅの場合に前記第１の出力信号の状態を前記選択信号として保持するための２つのトランジスタからなる差動部と、
前記差動部に常時電流を流す電流部と、を備えることを特徴とする請求項１に記載のＤフリップフロップ回路。
【請求項３】
リセット信号により第１の出力信号をリセットし、クロック信号がＦａｌｓｅの場合にデータ信号を前記第１の出力信号として出力し、前記クロック信号がＴｒｕｅの場合に前記第１の出力信号を保持するマスターラッチ部と、
前記リセット信号により第２の出力信号をリセットし、前記クロック信号がＴｒｕｅの場合に前記第１の出力信号を前記第２の出力信号として出力し、前記クロック信号がＦａｌｓｅの場合に前記第２の出力信号を保持するスレーブラッチ部と、を備え、
前記マスターラッチ部は、
前記クロック信号がＴｒｕｅの場合に前記第１の出力信号を保持するための２つのトランジスタからなる差動部と、
前記差動部に常時電流を流す電流部と、を備えることを特徴とするＤフリップフロップ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ｄ（Delay）フリップフロップ回路に関する。
【背景技術】
【０００２】
従来、入力データをクロックの立ち上がりのタイミングで出力するとともに、次のクロックの立ち上がりエッジまで保持するＤフリップフロップ回路が実施されている（例えば、特許文献１参照）。
【０００３】
また、Ｄフリップフロップ回路として、マスタースレーブ方式のＤフリップフロップ回路が実施されている。図７に、従来のＤフリップフロップ回路４００の構成を示す。
【０００４】
図７に示すように、従来のマスタースレーブ方式のＤフリップフロップ回路４００は、マスターラッチ部１ｃと、スレーブラッチ部２と、を備えて構成される。マスターラッチ部１ｃは、抵抗１１，１２と、差動部Ｅ，Ｆと、トランジスタ１７〜２０，２９Ａ，２９Ｂと、電流源２１〜２３と、を備える。差動部Ｅは、トランジスタ１３，１４を備える。差動部Ｆは、トランジスタ１５，１６を備える。
【０００５】
スレーブラッチ部２は、抵抗５１，５２と、差動部Ｃ，Ｄと、トランジスタ５７〜６２と、電流源６３〜６５と、を備える。差動部Ｃは、トランジスタ５３，５４を備える。差動部Ｄは、トランジスタ５５，５６を備える。
【０００６】
Ｄフリップフロップ回路４００の入出力信号は全て差動信号である。差動信号の正相信号の電位が高く逆相信号の電位が低い場合をＴｒｕｅとし、逆相信号の電位が低く逆相信号の電位が高い場合を場合をＦａｌｓｅとする。
【０００７】
Ｄフリップフロップ回路４００は、トランジスタを縦積みした回路構成となっている。Ｄフリップフロップ回路４００は、電圧Ｖｃｃから電圧Ｖｅｅ（Ｖｃｃ＞Ｖｅｅ）へ、１段目として差動部Ｅ，Ｆ，Ｃ，Ｄを有し、２段目としてトランジスタ１７，１８，５７，５８を有し、３段目としてトランジスタ２９Ａ，２９Ｂ，５９，６０を有し、４段目として電流源２１〜２４，６３〜６５を有する。
【０００８】
Ｄフリップフロップ回路４００の各入力信号は、電圧Ｖｃｃから電圧Ｖｅｅへ、１段目がデータ信号Ｄａｔａ（正相），Ｄａｔａ＿（逆相）、２段目がクロック信号Ｃｌｏｃｋ（正相），Ｃｌｏｃｋ＿（逆相）、３段目がリセット信号Ｒｅｓｅｔ（正相），Ｒｅｓｅｔ＿（逆相）である。また、マスターラッチ部１ｃの出力を出力信号Ｏｕｔ１（正相），Ｏｕｔ１＿（逆相）とし、スレーブラッチ部２の出力を出力信号Ｏｕｔ２（正相），Ｏｕｔ２＿（逆相）とする。
【０００９】
Ｄフリップフロップ回路４００の各トランジスタのバイアス電圧は、入力信号の同相電圧で与えられる。このバイアス電圧は、全てのトランジスタのコレクタ−エミッタ電圧が飽和電圧より大きくなるように設定されているものとする。また、入力信号の差動振幅は、差動部Ｅ，Ｆ，Ｃ，Ｄがスイッチングするために十分な電圧（数百mV peak to peak程度）とする。
【００１０】
次いで、Ｄフリップフロップ回路４００の動作を説明する。図８に、Ｄフリップフロップ回路４００の各種信号のタイミングチャートを示す。
【００１１】
図８に示すように、先ず、リセット入力がＴｒｕｅ（リセット信号Ｒｅｓｅｔがハイ）である区間Ｔ１を考える。このとき、トランジスタ２９Ｂ，６０がオフされており、トランジスタ１３〜１８，５３〜５８に電流が流れなく、クロック信号Ｃｌｏｃｋ及びデータ信号Ｄａｔａが無効となる。また、トランジスタ２９Ａ，５９に電流が流れるので、トランジスタ１９，６１のベース電位がローとなり、出力信号Ｏｕｔ１，Ｏｕｔ２がともにロー（Ｆａｌｓｅ）となる。
【００１２】
その後、リセット入力がＦａｌｓｅ（リセット信号Ｒｅｓｅｔがロー）である区間Ｔ２に変化すると、トランジスタ２９Ｂ，６０がオンされ、差動部Ｅ，Ｆ、トランジスタ１７，１８、差動部Ｃ，Ｄ、トランジスタ５７，５８に電流が流れ、クロック信号Ｃｌｏｓｋ及びデータ信号Ｄａｔａが有効となる。
【００１３】
区間Ｔ２のように、クロック入力がＦａｌｓｅ（クロック信号Ｃｌｏｃｋがロー）である場合に、トランジスタ１８，５８がオンされる。この時、マスターラッチ部１ｃにおいて、差動部Ｅに電流が流れ、スレーブラッチ部２において、差動部Ｄに電流が流れる。例えばデータ入力がＴｒｕｅ（データ信号Ｄａｔａがハイ）の場合、トランジスタ１３がオンされ、トランジスタ１４がオフとなり、トランジスタ１９のベース電位がハイとなる。
【００１４】
そして、トランジスタ１３に電流が流れるので、トランジスタ２０のベース電位がローとなり、出力信号Ｏｕｔ１はハイ（Ｔｒｕｅ）となる。つまり、出力信号Ｏｕｔ１は、データ入力（データ信号Ｄａｔａ）を透過したものとなる。また、スレーブラッチ部２において、差動部Ｄが有効となり内部で正帰還するので、出力信号Ｏｕｔ２が保持される。
【００１５】
その後、クロック入力がＴｒｕｅ（クロック信号Ｃｌｏｃｋがハイ）である区間Ｔ３に変化すると、トランジスタ１７，５７がオンされる。この時、マスターラッチ部１ｃにおいて、差動部Ｆに電流が流れ、スレーブラッチ部２において、差動部Ｃに電流が流れる。マスターラッチ部１ｃにおいて、差動部Ｆが有効となり内部で正帰還するので、出力信号Ｏｕｔ１が保持される。また、スレーブラッチ部２において、差動部Ｃが有効となり、出力信号Ｏｕｔ２が出力信号Ｏｕｔ１を透過したものとなる。
【００１６】
例えば出力信号Ｏｕｔ１がハイ（Ｔｒｕｅ）の場合、トランジスタ５３がオンされ、トランジスタ５４がオフとなり、トランジスタ６１のベース電位がハイとなる。そして、トランジスタ５３に電流が流れるので、トランジスタ６２のベース電位がローとなり、出力信号Ｏｕｔ２はハイ（Ｔｒｕｅ）となる。
【００１７】
以上より、Ｄフリップフロップ回路４００では、クロック入力がＦａｌｓｅからＴｒｕｅへ変化したとき、つまり、クロック信号Ｃｌｏｃｋの立ち上がりエッジで、データ信号Ｄａｔａの状態を出力信号Ｏｕｔ２として出力し、次のクロック信号Ｃｌｏｃｋの立ち上がりエッジが発生するまで出力信号Ｏｕｔ２を保持する。
【００１８】
なお、Ｄフリップフロップ回路４００の動作速度は、回路の各差動トランジスタペアが反転する時間に依存する。この反転時間は、トランジスタ内の動作速度や、トランジスタの配線の寄生容量の充放電時間によって制限される。
【特許文献１】特開２００３−８４０２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１９】
しかし、上記従来のマスタースレーブ方式のＤフリップフロップ回路４００は、オシロスコープのトリガ回路のような非同期回路に適用する場合、データ入力とクロック入力との同期化が図られていないため、例えば、トランジスタ１５，１６のベース電位がスレッショルド電圧と等しいときに、トランジスタ１７，１８のスイッチが切り替わる場合が存在する。このとき、出力信号Ｏｕｔ１は、メタステーブル状態と呼ばれる不定状態となる。
【００２０】
メタステーブル状態の継続時間は、トランジスタ１５，１６のベース電位が完全に一致している時に、トランジスタ１７，１８のスイッチが切り替わる場合が最も長くなり、無限の時間となる。しかし、実際の動作では、トランジスタ１５，１６のベース電位が完全に一致している確率は低く、メタステーブル継続時間が有限の時間となる。
【００２１】
トランジスタ１７，１８のスイッチが切り替わるタイミングで、トランジスタ１５，１６のベース電位のバランスが崩れている場合、正帰還回路（差動部Ｆ）の効果により、トランジスタ１５，１６のベース電位の差分が増幅され、さらにそれを帰還するという現象が繰り返されるので、トランジスタ１９，２０のベース電位が指数関数的に変化され、メタステーブル状態から脱する。
【００２２】
なお、Ｄフリップフロップ回路の実用例としては、データ入力をＴｒｕｅ（データ信号Ｄａｔａがハイ）とし、リセット解除後（リセット信号Ｒｅｓｅｔの立ち下り後）のクロック信号Ｃｌｏｃｋのエッジで出力信号Ｏｕｔ２をＴｒｕｅとし、次にリセットされるまで保持するという回路がある。リセット信号Ｒｅｓｅｔとクロック信号Ｃｌｏｃｋとが非同期の場合、この回路でも出力信号Ｏｕｔ１がメタステーブル状態となる可能性がある。
【００２３】
メタステーブル状態は、システムに障害を起こすので、メタステーブル継続時間が短く、また発生確率が低いほうが望ましい。メタステーブル継続時間を短くする方法としては、第１に、帰還回路部（差動部Ｆ）の１巡ループ利得を上げることである。第２に、帰還回路部（差動部Ｆ）の１巡ループの帯域を上げることである。第３に、差動部Ｅ，Ｆのスイッチング速度を上げることで出力信号Ｏｕｔ１がメタステーブル状態となる範囲を狭くすることである。
【００２４】
しかし、Ｄフリップフロップ回路４００では、帰還ループ内にリセット回路（トランジスタ２９Ａ）が接続されているため、その寄生容量及び配線容量の影響で正帰還回路の帯域が落ちてしまう。
【００２５】
また、Ｄフリップフロップ回路４００では、信号入力するトランジスタが縦積み構成となっているため、電圧Ｖｅｅに近いトランジスタほどコレクタに大きな容量が付くこととなる。例えば、トランジスタ２９Ｂのコレクタには、差動部Ｅ，Ｆの寄生容量及び配線容量が付いていてトランジスタペアのスイッチング速度が遅くなるために、トランジスタ２９Ｂのリセット動作が遅くなる。従って、Ｄフリップフロップ回路４００を、リセット信号Ｒｅｓｅｔとクロック信号Ｃｌｏｃｋとが非同期のシステムに適用する場合、メタステーブル継続時間が長くなるという問題があった。
【００２６】
本発明の課題は、Ｄフリップフロップ回路において、メタステーブル状態の発生を低減することである。
【課題を解決するための手段】
【００２７】
上記課題を解決するため、請求項１に記載の発明のＤフリップフロップ回路は、
リセット信号により第１の出力信号をリセットし、クロック信号がＦａｌｓｅの場合にデータ信号を前記第１の出力信号として出力し、前記クロック信号がＴｒｕｅの場合に前記第１の出力信号を保持するマスターラッチ部と、
前記リセット信号により第２の出力信号をリセットし、前記クロック信号がＴｒｕｅの場合に前記第１の出力信号を前記第２の出力信号として出力し、前記クロック信号がＦａｌｓｅの場合に前記第２の出力信号を保持するスレーブラッチ部と、を備え、
前記マスターラッチ部は、
前記クロック信号がＦａｌｓｅの場合にデータ信号を選択信号として出力し、クロック信号がＴｒｕｅの場合に前記第１の出力信号の状態を前記選択信号として保持するデータセレクタ部と、
前記リセット信号がＦａｌｓｅの場合に前記選択信号を前記第１の出力信号として出力し、前記リセット信号がＴｒｕｅの場合に前記第１の出力信号をリセットするリセット部と、を備え、
前記データセレクタ部と前記リセット部とが縦続されることを特徴とする。
【００２８】
請求項２に記載の発明は、請求項１に記載のＤフリップフロップ回路において、
前記データセレクタ部は、前記クロック信号がＴｒｕｅの場合に前記第１の出力信号の状態を前記選択信号として保持するための２つのトランジスタからなる差動部と、
前記差動部に常時電流を流す電流部と、を備えることを特徴とする。
【００２９】
請求項３に記載の発明のＤフリップフロップ回路は、
リセット信号により第１の出力信号をリセットし、クロック信号がＦａｌｓｅの場合にデータ信号を前記第１の出力信号として出力し、前記クロック信号がＴｒｕｅの場合に前記第１の出力信号を保持するマスターラッチ部と、
前記リセット信号により第２の出力信号をリセットし、前記クロック信号がＴｒｕｅの場合に前記第１の出力信号を前記第２の出力信号として出力し、前記クロック信号がＦａｌｓｅの場合に前記第２の出力信号を保持するスレーブラッチ部と、を備え、
前記マスターラッチ部は、
前記クロック信号がＴｒｕｅの場合に前記第１の出力信号を保持するための２つのトランジスタからなる差動部と、
前記差動部に常時電流を流す電流部と、を備えることを特徴とする。
【発明の効果】
【００３０】
請求項１に記載の発明によれば、Ｄフリップフロップ回路において、マスターラッチ部の帰還回路部分の寄生容量及び配線容量を小さくし、帰還回路部分のループ帯域を上げ、またリセット動作を高速にでき、メタステーブル継続時間を短くして、メタステーブル状態の発生を低減できる。
【００３１】
請求項２に記載の発明によれば、電流部により、差動部に常時電流を流すとともに、差動部を流れる電流の電流値を高めて差動部のトランスコンダクタンスを大きくし、差動部のループ利得を上げることができ、メタステーブル継続時間をさらに短くできる。電流が他の差動部側に流れているとき、他の差動部のトランジスタのコレクタに現れる信号は、データセレクタ部及びリセット部の正帰還ループ経路で、他の差動部のトランジスタのコレクタに正帰還される。このため、前記正帰還ループが能動領域にある範囲で他の差動部のトランジスタの増幅率が増大した場合と同様の動作となり、コレクタ電位の変化速度も向上するので、メタステーブル状態の発生を低減できる。
【００３２】
請求項３に記載の発明によれば、Ｄフリップフロップ回路において、電流部により、差動部に常時電流を流すとともに、差動部を流れる電流の電流値を高めて差動部のトランスコンダクタンスを大きくし、差動部のループ利得を上げることができ、メタステーブル継続時間を短くできる。電流が他の差動部側に流れているとき、他の差動部のトランジスタのコレクタに現れる信号は、マスターラッチ部の正帰還ループ経路で、他の差動部のトランジスタのコレクタに正帰還される。このため、前記正帰還ループが能動領域にある範囲で他の差動部のトランジスタの増幅率が増大した場合と同様の動作となり、コレクタ電位の変化速度も向上するので、メタステーブル状態の発生を低減できる。
【発明を実施するための最良の形態】
【００３３】
以下、図面を参照して、本発明の実施の形態並びにその第１及び第２の変形例について順に説明する。但し、発明の範囲は図示例に限定されない。
【００３４】
図１〜図４を参照して、本発明に係る実施の形態を説明する。まず、図１を参照して、本実施の形態の装置構成を説明する。図１に、本実施の形態のＤフリップフロップ回路１００の構成を示す。
【００３５】
図１に示すように、本実施の形態のＤフリップフロップ回路１００は、マスターラッチ部１と、スレーブラッチ部２と、を備えて構成される。マスターラッチ部１は、データセレクタ部１０と、リセット部３０と、を備えて構成される。データセレクタ部１０と、リセット部３０とは、縦続されている。
【００３６】
データセレクタ部１０は、抵抗１１，１２と、差動部Ａ，Ｂと、トランジスタ１７〜２０と、電流源２１〜２４と、を備える。差動部Ａは、トランジスタ１３，１４を備える。差動部Ｂは、トランジスタ１５，１６を備える。リセット部３０は、抵抗３１，３２と、トランジスタ３３〜３８と、電流源３９〜４１と、を備える。トランジスタ３３，３４は、差動部を構成する。
【００３７】
スレーブラッチ部２は、抵抗５１，５２と、差動部Ｃ，Ｄと、トランジスタ５７〜６２と、電流源６３〜６５と、を備える。差動部Ｃは、トランジスタ５３，５４を備える。差動部Ｄは、トランジスタ５５，５６を備える。
【００３８】
Ｄフリップフロップ回路１００の入出力信号は全て差動信号である。差動信号の正相信号の電位が高く逆相信号の電位が低い場合をＴｒｕｅとし、逆相信号の電位が低く逆相信号の電位が高い場合を場合をＦａｌｓｅとする。
【００３９】
Ｄフリップフロップ回路１００は、マスタースレーブ方式のＤフリップフロップ回路であり、トランジスタを縦積みした回路構成となっている。Ｄフリップフロップ回路１００は、電圧Ｖｃｃから電圧Ｖｅｅ（Ｖｃｃ＞Ｖｅｅ）へ、１段目として差動部Ａ，Ｂ，Ｃ，Ｄを有し、２段目としてトランジスタ１７，１８，３５，３６，５７，５８を有し、３段目としてトランジスタ５９，６０を有し、４段目として電流源２１〜２４，３９〜４１、６３〜６５を有する。
【００４０】
Ｄフリップフロップ回路１００は、データ入力とクロック入力とが非同期であり、高速動作が要求される構成に適用される。例えば、Ｄフリップフロップ回路１００は、オシロスコープのトリガ回路に適用される。
【００４１】
Ｄフリップフロップ回路１００の全てのトランジスタは、ＮＰＮ型のバイポーラトランジスタとする。また、Ｄフリップフロップ回路１００には、データ信号Ｄａｔａ（正相）及びその反転のデータ信号Ｄａｔａ＿（逆相）と、クロック信号Ｃｌｏｃｋ（正相）及びその反転のクロック信号Ｃｌｏｃｋ＿（逆相）と、リセット信号Ｒｅｓｅｔ（正相）及びその反転のリセット信号Ｒｅｓｅｔ＿（逆相）と、が入力される。データ信号Ｄａｔａ，Ｄａｔａ＿、クロック信号Ｃｌｏｃｋ，Ｃｌｏｃｋ＿、リセット信号Ｒｅｓｅｔ，Ｒｅｓｅｔ＿の入力までの構成の説明は省略する。
【００４２】
また、Ｄフリップフロップ回路１００の全ての電流源は、それぞれ、所定の電流値の電流を流す定電流源である。
【００４３】
Ｄフリップフロップ回路１００の各トランジスタのバイアス電圧は、入力信号の同相電圧で与えられる。このバイアス電圧は、全てのトランジスタのコレクタ−エミッタ電圧が飽和電圧より大きくなるように設定されているものとする。また、入力信号の差動振幅は、差動部Ａ，Ｂ，Ｃ，Ｄがスイッチングするために十分な電圧（数百mV peak to peak程度）とする。
【００４４】
電圧Ｖｃｃは、抵抗１１を介して、トランジスタ１３，１５のコレクタと、トランジスタ２０のベースとに接続される。また、電圧Ｖｃｃは、抵抗１２を介して、トランジスタ１４，１６のコレクタと、トランジスタ１９のベースとに接続される。データ信号Ｄａｔａがトランジスタ１３のベースに入力され、データ信号Ｄａｔａ＿はトランジスタ１４のベースに入力される。クロック信号Ｃｌｏｃｋがトランジスタ１７のベースに入力され、クロック信号Ｃｌｏｃｋ＿はトランジスタ１８のベースに入力される。
【００４５】
トランジスタ１３，１４のエミッタは、トランジスタ１８のコレクタに接続される。トランジスタ１５，１６のエミッタは、トランジスタ１７のコレクタに接続されるとともに、電流部としての電流源２４を介して電圧Ｖｅｅに接続される。電流源２４を流れる電流を電流Ｉ２とする。トランジスタ１７，１８のエミッタは、電流源２１を介して電圧Ｖｅｅに接続される。電流源２１を流れる電流を電流Ｉ１とする。
【００４６】
また、電圧Ｖｃｃは、トランジスタ１９，２０のコレクタに接続される。トランジスタ１９，２０のエミッタは、それぞれ、電流源２２，２３を介して電圧Ｖｅｅに接続される。トランジスタ１９，２０のエミッタ出力を、それぞれ、正相の選択信号ＳｅｌＯｕｔ及びその逆相の選択信号ＳｅｌＯｕｔ＿とする。
【００４７】
電圧Ｖｃｃは、抵抗３１を介して、トランジスタ３３のコレクタと、トランジスタ３８のベースとに接続される。また、電圧Ｖｃｃは、抵抗３２を介して、トランジスタ３４のコレクタと、トランジスタ３７のベースと、トランジスタ３５のコレクタとに接続される。トランジスタ１９，２０のエミッタ（選択信号ＳｅｌＯｕｔ，ＳｅｌＯｕｔ＿）は、それぞれ、トランジスタ３３，３４のベースに接続される。リセット信号Ｒｅｓｅｔがトランジスタ３５のベースに入力され、リセット信号Ｒｅｓｅｔ＿はトランジスタ３６のベースに入力される。トランジスタ３５，３６のエミッタは、電流源３９を介して電圧Ｖｅｅに接続される。
【００４８】
また、電圧Ｖｃｃは、トランジスタ３７，３８のコレクタに接続される。トランジスタ３７，３８のエミッタは、それぞれ、電流源４０，４１を介して電圧Ｖｅｅに接続されるとともに、トランジスタ１５，１６のベースに接続される。トランジスタ３７，３８のエミッタ出力を、それぞれ、正相の出力信号Ｏｕｔ１及びその逆相の出力信号Ｏｕｔ１＿とする。
【００４９】
電圧Ｖｃｃは、抵抗５１を介して、トランジスタ５３，５５のコレクタと、トランジスタ６２のベースとに接続される。また、電圧Ｖｃｃは、抵抗５２を介して、トランジスタ５４，５６のコレクタと、トランジスタ６１のベースと、トランジスタ５９のコレクタとに接続される。トランジスタ３７，３８のエミッタ（出力信号Ｏｕｔ１，Ｏｕｔ１＿）は、それぞれ、トランジスタ５３，５４のベースに接続される。また、クロック信号Ｃｌｏｃｋがトランジスタ５７のベースに入力され、クロック信号Ｃｌｏｃｋ＿はトランジスタ５８のベースに入力される。また、リセット信号Ｒｅｓｅｔがトランジスタ５９のベースに入力され、リセット信号Ｒｅｓｅｔ＿はトランジスタ６０のベースに入力される。
【００５０】
トランジスタ５３，５４のエミッタは、トランジスタ５７のコレクタに接続される。トランジスタ５５，５６のエミッタは、トランジスタ５８のコレクタに接続される。トランジスタ５７，５８のエミッタは、トランジスタ６０のコレクタに接続される。トランジスタ５９，６０のエミッタは、電流源６３を介して電圧Ｖｅｅに接続される。
【００５１】
また、電圧Ｖｃｃは、トランジスタ６１，６２のコレクタに接続される。トランジスタ６１，６２のエミッタは、それぞれ、トランジスタ５５，５６のベースに接続されるとともに、電流源６４，６５を介して電圧Ｖｅｅに接続される。トランジスタ６１，６２のエミッタ出力を、それぞれ、正相の出力信号Ｏｕｔ２及びその逆相の出力信号Ｏｕｔ２＿とする。
【００５２】
次に、図２及び図３を参照して、Ｄフリップフロップ回路１００の動作を説明する。図２に、Ｄフリップフロップ回路１００における各種信号のタイミングチャートを示す。図３に、マスターラッチ部１の等価回路の構成を示す。
【００５３】
図２に示すように、先ず、リセット入力がＴｒｕｅ（リセット信号Ｒｅｓｅｔがハイ）である区間Ｔ１を考える。リセット部３０において、トランジスタ３６がオフされており、トランジスタ３３，３４に電流が流れなく、選択信号ＳｅｌＯｕｔ＿が無効となる。また、トランジスタ３８のベースがハイであるので出力信号Ｏｕｔ１＿がハイとなり、トランジスタ３５に電流が流れるのでトランジスタ３７のベースがローとなり、トランジスタ３７に電流が流れずに出力信号Ｏｕｔ１がロー（Ｆａｌｓｅ）となる。
【００５４】
スレーブラッチ部２において、トランジスタ６０がオフされており、トランジスタ５３〜５８に電流が流れなく、クロック信号Ｃｌｏｃｋ及び出力信号Ｏｕｔ１が無効となる。また、トランジスタ５９に電流が流れるので、トランジスタ６１のベース電位がローとなるのでトランジスタ６１のベースがローとなり、出力信号Ｏｕｔ２がロー（Ｆａｌｓｅ）となる。
【００５５】
区間Ｔ１において、リセット入力がＴｒｕｅであっても、データセレクタ部１０は、データ信号Ｄａｔａ，Ｄａｔａ＿、クロック信号Ｃｌｏｃｋ，Ｃｌｏｃｋ＿の入力に基づいて、動作している。
【００５６】
その後、リセット入力がＦａｌｓｅ（リセット信号Ｒｅｓｅｔがロー）である区間Ｔ２に変化すると、リセット部３０において、トランジスタ３６がオンされ、トランジスタ３３又は３４に電流が流れ、選択信号ＳｅｌＯｕｔが有効となる。
【００５７】
区間Ｔ２のように、クロック入力がＦａｌｓｅ（クロック信号Ｃｌｏｃｋがロー）である場合に、データセレクタ部１０において、トランジスタ１８がオンされる。この時、差動部Ａに電流が流れる。例えばデータ入力がＦａｌｓｅ（データ信号Ｄａｔａがロー）の場合、トランジスタ１４がオンされ、トランジスタ１３がオフとなり、トランジスタ２０のベース電位がハイとなる。そして、トランジスタ１４に電流が流れるので、トランジスタ１９のベース電位がローとなり、選択信号ＳｅｌＯｕｔはロー（Ｆａｌｓｅ）となる。
【００５８】
データ入力がＴｒｕｅ（データ信号Ｄａｔａがハイ）の場合、同様にして、選択信号ＳｅｌＯｕｔはハイ（Ｔｒｕｅ）となる。つまり、選択信号ＳｅｌＯｕｔは、データ入力（データ信号Ｄａｔａ）を透過したものとなる。
【００５９】
リセット部３０において、例えば選択信号ＳｅｌＯｕｔがロー（Ｆａｌｓｅ）の場合、トランジスタ３４がオンされ、トランジスタ３３がオフとなり、トランジスタ３８のベース電位がハイとなる。そして、トランジスタ３４に電流が流れるので、トランジスタ３７のベース電位がローとなり、出力信号Ｏｕｔ１はロー（Ｆａｌｓｅ）となる。選択信号ＳｅｌＯｕｔがハイ（Ｔｒｕｅ）の場合、同様にして、出力信号Ｏｕｔ１はハイ（Ｔｒｕｅ）となる。つまり、出力信号Ｏｕｔ１は、選択信号ＳｅｌＯｕｔ（データ信号Ｄａｔａ）を透過したものとなる。
【００６０】
クロック信号Ｃｌｏｃｋ及びリセット信号Ｒｅｓｅｔがともにローであるので、スレーブラッチ部２において、差動部Ｄ（、トランジスタ５８，６０）に電流が流れ有効となり内部で正帰還するので、出力信号Ｏｕｔ２が保持される。例えば、図２に示すように、出力信号Ｏｕｔ２がロー（Ｆａｌｓｅ）の場合、トランジスタ５５，５６のベースがそれぞれロー、ハイになり、トランジスタ５６に電流が流れ、トランジスタ６１のベースがローになるので出力信号Ｏｕｔ２がローとなり、トランジスタ５５に電流が流れなく、トランジスタ６２のベースがハイになるので出力信号Ｏｕｔ２＿がハイとなる。出力信号Ｏｕｔ２がハイ（Ｔｒｕｅ）の場合、同様にして、出力信号Ｏｕｔ２がハイとして出力される。
【００６１】
その後、クロック入力がＴｒｕｅ（クロック信号Ｃｌｏｃｋがハイ）である区間Ｔ３に変化すると、データセレクタ部１０において、トランジスタ１７がオンされる。この時、差動部Ｂに電流が流れる。差動部Ｂが有効となり内部で正帰還するので、選択信号ＳｅｌＯｕｔが保持される。例えば、図２に示すように、選択信号ＳｅｌＯｕｔがハイ（Ｔｒｕｅ）の場合、リセット部３０において、トランジスタ３３，３４のベースがそれぞれハイ、ローになり、出力信号Ｏｕｔ１，Ｏｕｔ１＿がそれぞれハイ、ローとなり、データセレクタ部１０において、トランジスタ１５，１６のベースがそれぞれハイ、ローになり、選択信号ＳｅｌＯｕｔ，ＳｅｌＯｕｔ＿がそれぞれハイ、ローになる。選択信号ＳｅｌＯｕｔがロー（Ｆａｌｓｅ）の場合、同様にして、選択信号ＳｅｌＯｕｔがロー（Ｆａｌｓｅ）として出力される。
【００６２】
リセット部３０は、上記で説明したように、リセット信号Ｒｅｓｅｔがローである場合に、選択信号ＳｅｌＯｕｔを出力信号Ｏｕｔ１として透過する。
【００６３】
クロック信号Ｃｌｏｃｋがハイ、リセット信号Ｒｅｓｅｔがローであるので、スレーブラッチ部２において、差動部Ｃ（、トランジスタ５７，６０）に電流が流れ有効となり、出力信号Ｏｕｔ１が出力信号Ｏｕｔ２として透過される。例えば、図２に示すように、出力信号Ｏｕｔ１がハイ（Ｔｒｕｅ）の場合、トランジスタ５３，５４のベースがそれぞれハイ、ローになり、トランジスタ５４に電流が流れず、トランジスタ６１のベースがハイになるので出力信号Ｏｕｔ２がハイとなり、トランジスタ５３に電流が流れ、トランジスタ６２のベースがローになるので出力信号Ｏｕｔ２＿がローとなる。出力信号Ｏｕｔ１がロー（Ｆａｌｓｅ）の場合、同様にして、出力信号Ｏｕｔ２＿がハイとなる。
【００６４】
データセレクタ部１０は、クロック信号Ｃｌｏｃｋがロー（Ｆａｌｓｅ）の場合にデータ信号Ｄａｔａを選択信号ＳｅｌＯｕｔとして出力し、クロック信号Ｃｌｏｃｋがハイ（Ｔｒｕｅ）の場合に出力信号Ｏｕｔ１の状態を選択信号ＳｅｌＯｕｔとして保持する。リセット部３０は、リセット信号Ｒｅｓｅｔがロー（Ｆａｌｓｅ）の場合に選択信号ＳｅｌＯｕｔを出力信号Ｏｕｔ１として透過し、リセット信号Ｒｅｓｅｔがハイ（Ｔｒｕｅ）の場合に選択信号ＳｅｌＯｕｔの状態に関わらず、出力信号Ｏｕｔ１をローにする。
【００６５】
マスターラッチ部１は、図３に示すような回路と等価である。セレクタ１０Ａがデータセレクタ部１０に対応し、ＡＮＤ回路３０Ａがリセット部３０に対応する。
【００６６】
マスターラッチ部１は、リセット入力（リセット信号Ｒｅｓｅｔのハイ）で出力信号Ｏｕｔ１をリセットし（ローにし）、クロック信号Ｃｌｏｃｋがロー（Ｆａｌｓｅ）の場合にデータ信号Ｄａｔａを出力信号Ｏｕｔ１として出力し、クロック信号Ｃｌｏｃｋがハイ（Ｔｒｕｅ）の場合に出力信号Ｏｕｔ１の状態を保持する。スレーブラッチ部２は、リセット入力（リセット信号Ｒｅｓｅｔのハイ）で出力信号Ｏｕｔ２をリセットし（ローにし）、クロック信号Ｃｌｏｃｋがハイ（Ｔｒｕｅ）の場合に出力信号Ｏｕｔ１を出力信号Ｏｕｔ２として透過し、クロック信号Ｃｌｏｃｋがロー（Ｆａｌｓｅ）の場合に出力信号Ｏｕｔ２の状態を保持する。
【００６７】
よって、Ｄフリップフロップ回路１００は、リセット入力（リセット信号Ｒｅｓｅｔのハイ）で出力信号Ｏｕｔ１，Ｏｕｔ２をリセットし、クロック信号Ｃｌｏｃｋの立ち上がりエッジでデータ信号Ｄａｔａを出力信号Ｏｕｔ２として出力し、次のクロック信号Ｃｌｏｃｋの立ち上がりまで出力信号Ｏｕｔ２の状態を保持する。
【００６８】
Ｄフリップフロップ回路１００において、２つの構成で差動部Ａ，Ｂのメタステーブル継続時間を短くしている。第１の構成としては、マスターラッチ部１をデータセレクタ部１０とリセット部３０とに分けた構成である。具体的には、帰還ループ内のトランジスタ１９のベースにリセット用のトランジスタが接続されないので、その帰還ループの寄生容量及び配線容量を低減でき、差動部Ｂのループ一巡の帯域を上げ、メタステーブル継続時間が短くなる。
【００６９】
リセット信号入力の差動トランジスタのコレクタ側は、従来回路よりも素子数が少なく、寄生容量及び配線容量が小さいのでリセット動作を早くすることができ、メタステーブル継続時間が短くなる。
【００７０】
第２の構成としては、電流源２４を備える構成である。電流源２４の電流Ｉ２は、クロック信号ＣｌｏｃｋがＦａｌｓｅの間も流れる。また、クロック信号ＣｌｏｃｋがＴｒｕｅになったあと、差動部Ｂについて、抵抗１１又は１２を流れる電流も電流Ｉ１と電流Ｉ２の和となり、抵抗１１又は１２の電圧降下量が大きくなるので、差動部Ｂが常に一定の利得を有し、差動部Ｂのループ一巡の利得が上がっていることと等価である。このため、差動部Ｂのループ一巡の利得を上げ、メタステーブル継続時間が短くなる。
【００７１】
次に、図４を参照して、Ｄフリップフロップ回路１００のシュミレーション結果を説明する。比較のため、従来の技術で説明したＤフリップフロップ回路４００のシュミレーション結果とともに説明する。図４に、データ入力とクロック入力との時間差に対するメタステーブル継続時間を示す。
【００７２】
Ｄフリップフロップ回路１００，４００において、リセット入力がＦａｌｓｅ（リセット信号Ｒｅｓｅｔがロー）の状態で、クロック信号Ｃｌｏｃｋの立ち上がりエッジに、データ信号Ｄａｔａの立ち上がりエッジを接近させた場合のメタステーブル継続時間のシュミレーション結果は、図４のようになる。
【００７３】
図４のグラフは、横軸にデータ入力（データ信号Ｄａｔａ）とクロック入力（クロック信号Ｃｌｏｃｋ）との時間差を示し、縦軸にメタステーブル継続時間を示す。図４のシミュレーションにおいて、入出力信号の差動振幅を４００ｍＶpeak to peakとし、出力信号の差動電圧が１００ｍＶの点でのメタステーブル継続時間を記録したものである。
【００７４】
横軸が負の値になっている理由は、クロック信号Ｃｌｏｃｋの立ち上がりエッジのタイミングを基準として、データ信号Ｄａｔａの立ち上がりエッジのタイミングを示しているためである。横軸の値が負であるということは、クロック信号Ｃｌｏｃｋよりもデータ信号Ｄａｔａが早く入力されていることを示す。
【００７５】
データ入力とクロック入力との時間差が５０［ｆｓｅｃ］でのメタステーブル継続時間を次表１に示す。
【表１】
2008079002.tif 000003
【００７６】
なお、データ入力とクロック入力との時間差が１［ｆｓｅｃ］でのメタステーブル継続時間は、データ入力とクロック入力との時間差が０〜１［ｆｓｅｃ］の間のある瞬間のメタステーブル継続時間である。なぜなら、データ信号Ｄａｔａとクロック信号Ｃｌｏｃｋとをさらに細かい間隔で接近させると、図４の曲線は、右方向に平行移動する可能性がある。例えば、２つの信号を０．１［ｆｓｅｃ］間隔で接近させた場合、図４の曲線は最大で０．９［ｆｓｅｃ］右方向に平行移動する可能性がある。図４の曲線は、データ入力とクロック入力との時間差が０．１［ｆｓｅｃ］に対し５０［ｆｓｅｃ］のときの方が、傾きが小さいので、平行移動した際の誤差は５０［ｆｓｅｃ］の時の方が小さいといえる。従って、データ入力とクロック入力との時間差が０［ｆｓｅｃ］から十分離れた５０［ｆｓｅｃ］でのメタステーブル継続時間で評価を行った。
【００７７】
表１の結果により、従来のＤフリップフロップ回路４００に比べて、本実施の形態のＤフリップフロップ回路１００を用いることで、メタステーブル継続時間が短縮されることが分かる。
【００７８】
以上、本実施の形態によれば、Ｄフリップフロップ回路１００において、マスターラッチ部１の差動部Ｂの寄生容量及び配線容量を小さくし、差動部Ｂのループ帯域を上げ、またリセット動作を高速にするので、メタステーブル継続時間を短くして、メタステーブル状態の発生を低減できる。
【００７９】
また、電流源２４により、差動部Ｂに常時電流Ｉ２を流すとともに、抵抗１１又は１２を流れる電流の電流値を高めて差動部Ｂのトランスコンダクタンスを大きくし、差動部Ｂのループ利得を上げるので、メタステーブル継続時間をさらに短くできる。電流Ｉ１が差動部Ａ側に流れているとき、トランジスタ１３、１４のコレクタに現れる信号は、トランジスタペア１９，２０、トランジスタペア３３，３４、トランジスタペア３７，３８、トランジスタペア１５，１６の経路で、トランジスタ１３，１４のコレクタに正帰還される。このため、前記正帰還ループが能動領域にある範囲でトランジスタ１３，１４の増幅率が増大した場合と同様の動作となり、コレクタ電位の変化速度も向上するので、メタステーブル状態の発生を低減できる。
【００８０】
また、電流源２１〜２４，３９〜４１，６３〜６５により、温度等の環境によらず所定の電流を流すことができる。
【００８１】
（第１の変形例）
図５を参照して、上記実施の形態の第１の変形例を説明する。図５に、本変形例のＤフリップフロップ回路２００の構成を示す。
【００８２】
図５に示すように、本変形例のＤフリップフロップ回路２００は、マスターラッチ部１ａと、スレーブラッチ部２ａと、を備えて構成される。マスターラッチ部１ａは、データセレクタ部１０ａと、リセット部３０ａと、を備えて構成される。
【００８３】
データセレクタ部１０ａは、抵抗１１，１２と、差動部Ａ，Ｂと、トランジスタ１７〜２０と、抵抗２５〜２８と、を備える。つまり、上記実施の形態のＤフリップフロップ回路１００のデータセレクタ部１０の電流源２１〜２４を抵抗２５〜２８に代えた構成である。リセット部３０ａは、抵抗３１，３２と、トランジスタ３３〜３８と、抵抗４２〜４４と、を備える。トランジスタ３３，３４は、差動部を構成する。つまり、データセレクタ部１０ａの電流源３９〜４１を抵抗４２〜４４に代えた構成である。スレーブラッチ部２ａは、抵抗５１，５２と、差動部Ｃ，Ｄと、トランジスタ５７〜６２と、抵抗６６〜６８と、を備える。つまり、スレーブラッチ部２の電流源６３〜６５を抵抗６６〜６８に代えた構成である。
【００８４】
電流源に代えて、抵抗２５〜２８，４２〜４４，６６〜６８を用いるＤフリップフロップ回路２００の動作は、Ｄフリップフロップ回路１００と同様となる。このため、Ｄフリップフロップ回路２００の動作説明を省略する。
【００８５】
電流源は、通常、トランジスタで組むことになるため、寄生容量が発生する。このため、特に、トランジスタ１９，２０，３７，３８のエミッタに接続される電流源を抵抗２７，２８，４３，４４に代えることで、帰還回路部分の寄生容量を低減することができる。
【００８６】
以上、本変形例によれば、Ｄフリップフロップ回路２００において、上記実施の形態の効果を得るとともに、抵抗２５〜２８，４２〜４４，６６〜６８（特に１９，２０，３７，３８）により、差動部Ｂの寄生容量及び配線容量をさらに小さくし、差動部Ｂのループ帯域をさらに上げるので、メタステーブル継続時間をさらに短くして、メタステーブル状態の発生をさらに低減できる。
【００８７】
（第２の変形例）
図６を参照して、上記実施の形態の第２の変形例を説明する。図６に、本変形例のＤフリップフロップ回路３００の構成を示す。
【００８８】
図６に示すように、本変形例のＤフリップフロップ回路３００は、マスターラッチ部１ｂと、スレーブラッチ部２と、を備えて構成される。
【００８９】
マスターラッチ部１ｂは、抵抗１１，１２と、差動部Ｅ，Ｆと、トランジスタ１７〜２０，２９Ａ，２９Ｂと、電流源２１〜２４と、を備える。差動部Ｅは、トランジスタ１３，１４を備える。差動部Ｆは、トランジスタ１５，１６を備える。つまり、従来のＤフリップフロップ回路４００のマスターラッチ部１ｃに電流源２４を加えた構成である。
【００９０】
トランジスタ１５，１６のエミッタは、トランジスタ１７のコレクタに接続されるとともに、電流源２４を介して電圧Ｖｅｅに接続される。
【００９１】
電流源２４を用いるＤフリップフロップ回路３００の動作は、Ｄフリップフロップ回路４００と同様となる。このため、Ｄフリップフロップ回路３００の動作説明を省略する。  また、電流源２４を備えるので、上記実施の形態でも説明したように、差動部Ｆが常に一定の利得を有し、差動部Ｆのループ一巡の利得を上げ、メタステーブル継続時間が短くなる。
【００９２】
以上、本変形例によれば、Ｄフリップフロップ回路３００において、電流源２４により、差動部Ｆに常時電流を流すとともに、抵抗１１又は１２を流れる電流の電流値を高めて差動部Ｆのトランスコンダクタンスを大きくし、差動部Ｆのループ利得を上げるので、メタステーブル継続時間を短くできる。電流Ｉ１が差動部Ｅ側に流れているとき、トランジスタ１３、１４のコレクタに現れる信号は、トランジスタペア１９，２０、トランジスタペア１５，１６の経路で、トランジスタ１３，１４のコレクタに正帰還される。このため、前記正帰還ループが能動領域にある範囲でトランジスタ１３，１４の増幅率が増大した場合と同様の動作となり、コレクタ電位の変化速度も向上するので、メタステーブル状態の発生を低減できる。
【００９３】
なお、上記実施の形態及び各変形例における記述は、本発明に係るＤフリップフロップ回路の一例であり、これに限定されるものではない。
【００９４】
例えば、上記実施の形態では、Ｄフリップフロップ回路１００について、マスターラッチ部１をデータセレクタ部１０及びリセット部３０に分けて、さらに電流源２４を備える構成としたが、これに限定されるものではない。例えば、Ｄフリップフロップ回路１００が、マスターラッチ部１をデータセレクタ部１０及びリセット部３０に分けて、電流源２４を備えない構成としてもよい。この構成においても、差動部Ｂのループ帯域を上げるので、メタステーブル継続時間を短くし、メタステーブル状態の発生を低減できる。
【００９５】
また、上記第１の変形例のＤフリップフロップ回路２００について、全ての電流源を抵抗にする構成としたが、少なくともトランジスタ１９，２０，３７，３８のエミッタに接続される電流源を抵抗２７、２８，４３，４４に代える構成としてもよい。また、上記第２の変形例のＤフリップフロップ回路３００について、少なくともトランジスタ１９，２０のエミッタに接続される電流源を抵抗に代える構成としてもよい。
【００９６】
また、上記実施の形態及び各実施例では、各入出力信号を正相及び逆相の差動信号とするう構成であるが、これに限定されるものではない。シングルエンド入力、シングルエンド出力の構成としてもよい。例えば、各逆相入力側にバイアス電圧を印加し、各正相入力側に各信号を入力することで、シングルエンド入力として使用できる。また、正相及び逆相のどちらかの出力信号を使用することでシングルエンド出力となる。
【００９７】
その他、上記実施の形態及び各変形例におけるＤフリップフロップ回路の細部構成及び詳細動作に関しても、本発明の趣旨を逸脱しない範囲で適宜変更可能である。
【図面の簡単な説明】
【００９８】
【図１】本発明に係る実施の形態のＤフリップフロップ回路１００の構成を示す図である。
【図２】Ｄフリップフロップ回路１００における各種信号を示すタイミングチャートである。
【図３】マスターラッチ部１の等価回路の構成を示す図である。
【図４】データ入力とクロック入力との時間差に対するメタステーブル継続時間を示す図である。
【図５】第１の変形例のＤフリップフロップ回路２００の構成を示す図である。
【図６】第２の変形例のＤフリップフロップ回路３００の構成を示す図である。
【図７】従来のＤフリップフロップ回路４００の構成を示す図である。
【図８】Ｄフリップフロップ回路４００の各種信号を示すタイミングチャートである。
【符号の説明】
【００９９】
１００，２００，３００，４００  Ｄフリップフロップ回路
１，１ａ，１ｂ，１ｃ  マスターラッチ部
１０，１０ａ  データセレクタ部
１０Ａ  セレクタ
１１，１２，２５〜２８  抵抗
Ａ，Ｂ，Ｅ，Ｆ  差動部
１３〜２０，２９Ａ，２９Ｂ  トランジスタ
２１〜２４  電流源
３０，３０ａ  リセット部
３０Ａ  ＡＮＤ回路
３１，３２，４２〜４４  抵抗
３３〜３８  トランジスタ
３９〜４１  電流源
２  スレーブラッチ部
５１，５２，６６〜６８  抵抗
Ｃ，Ｄ  差動部
５３〜６２  トランジスタ
６３〜６５  電流源
【図１】
2008079002.tif 000004
【図２】
2008079002.tif 000005
【図３】
2008079002.tif 000006
【図４】
2008079002.tif 000007
【図５】
2008079002.tif 000008
【図６】
2008079002.tif 000009
【図７】
2008079002.tif 000010
【図８】
2008079002.tif 000011