(57)【要約】【課題】本発明は、電源制御状態を記憶し、電源制御状態によって電源を供給できる半導体素子を提供するためのものである。【解決手段】半導体素子は、ソース領域とドレイン領域が形成された半導体基板と、上記ソース領域とドレイン領域との間に形成されてプログラム及び消去状態によってチャネルを形成し、上記ソース領域とドレイン領域との間の電流の流れを制御するフローティングゲートと、印加される電圧によって上記フローティングゲートのプログラム及び消去状態を決定するトンネリングゲートとを含んで構成される。【選択図】図１
2008141195.tif 000002
【特許請求の範囲】
【請求項１】
ソース領域とドレイン領域が形成された半導体基板と、
前記ソース領域と前記ドレイン領域との間に形成されてプログラム及び消去状態によってチャネルを形成し、前記ソース領域と前記ドレイン領域との間の電流の流れを制御するフローティングゲートと、
印加される電圧によって前記フローティングゲートのプログラム及び消去状態を決定するトンネリングゲートとを含み、
前記ソース領域と前記ドレイン領域は、前記半導体基板の上下に位置して垂直方向のチャネルを形成することを特徴とする半導体素子。
【請求項２】
前記ソース領域と前記ドレイン領域は、第１導電型の不純物イオンが注入され、前記ソース領域と前記ドレイン領域との間に第２導電型のシリコン層が形成されることを特徴とする請求項１記載の半導体素子。
【請求項３】
前記ソース領域は、前記フローティングゲートの両側に形成されたことを特徴とする請求項１記載の半導体素子。
【請求項４】
前記フローティングゲートは、前記ソース領域の上側及び下側に延びて形成され、一部が前記半導体基板の上側に形成されたことを特徴とする請求項１記載の半導体素子。
【請求項５】
前記フローティングゲートと前記半導体基板との間に酸化膜が形成されたことを特徴とする請求項１記載の半導体素子。
【請求項６】
前記トンネリングゲートと共に印加される電圧によって前記フローティングゲートのプログラム及び消去状態を決定するトンネリングゲートが更に含まれることを特徴とする請求項１記載の半導体素子。
【請求項７】
第１導電型のドレイン領域、第２導電型のシリコン層、及び第１導電型のソース領域が垂直方向に配置された半導体基板と、
前記ソース領域及び前記シリコン層に複数のトレンチが形成され、前記トレンチに形成されたフローティングゲートと、
前記フローティングゲートの外面に形成された絶縁膜と、
前記フローティングゲートの上側に形成されたトンネリングゲートと、
前記フローティングゲートの両側に位置するサイドウォールと
を含んでなることを特徴とする半導体素子。
【請求項８】
前記シリコン層と前記ドレイン領域との間には第１導電型のエピ層が形成されたことを特徴とする請求項７記載の半導体素子。
【請求項９】
前記絶縁膜は、酸化膜であることを特徴とする請求項７記載の半導体素子。
【請求項１０】
前記フローティングゲートに電子が流入または除去されることによって、前記ソース領域とドレイン領域との間に電流がオン／オフされることを特徴とする請求項７記載の半導体素子。
【請求項１１】
前記トンネリングゲートと離隔して前記フローティングゲートの上側に形成されるコントロールゲートが更に含まれて構成されることを特徴とする請求項７記載の半導体素子。
【請求項１２】
前記コントロールゲートに負電圧が印加され、前記トンネリングゲートに正電圧が印加される場合、前記フローティングゲートの電子が前記トンネリングゲートに移動することを特徴とする請求項１１記載の半導体素子。
【請求項１３】
前記コントロールゲート及び前記ドレイン領域に正電圧が印加され、前記トンネリングゲートに負電圧が印加される場合、前記サイドウォールの電子が前記フローティングゲートに移動することを特徴とする請求項１１記載の半導体素子。
【請求項１４】
前記フローティングゲートのプログラム及び消去動作によって、前記ソース領域と前記ドレイン領域との間の電流の流れが決定されることを特徴とする請求項７記載の半導体素子。
【請求項１５】
第２導電型のシリコン層が形成された半導体基板が用意される段階と、
前記半導体基板に一部が埋め込まれたフローティングゲートを形成する段階と、
前記半導体基板の全面に第３酸化膜を形成する段階と、
前記フローティングゲートの上側にトンネリングゲートを形成する段階と、
前記半導体基板の上側に第１導電型の不純物イオンを注入してソース領域を形成し、下側にドレイン領域を形成する段階と
を含んでなることを特徴とする半導体素子の製造方法。
【請求項１６】
前記フローティングゲートを形成する段階は、
前記半導体基板の全面に第１酸化膜及び窒化膜を形成する段階と、
前記半導体基板に第１フォトレジストパターンを形成し、前記第１酸化膜、窒化膜、及び前記半導体基板を選択的にエッチングしてトレンチを形成する段階と、
前記トレンチに第２酸化膜を形成する段階と、
前記半導体基板の全面に導電物質を塗布する段階と、
前記窒化膜をエッチング停止膜にして、前記導電物質をＣＭＰ工程で除去してフローティングゲートを形成する段階と、
前記窒化膜を除去する段階と、
を含んでなることを特徴とする請求項１５記載の半導体素子の製造方法。
【請求項１７】
前記導電物質はポリシリコン又は金属であることを特徴とする請求項１６に記載の半導体素子の製造方法。
【請求項１８】
前記トンネリングゲートを形成する段階は、
前記半導体基板の全面に導電物質層を形成する段階と、
前記半導体基板に第２フォトレジストパターンを形成する段階と、
前記導電物質層を選択的にエッチングしてトンネリングゲートを形成する段階と
を含んでなることを特徴とする請求項１５記載の半導体素子の製造方法。
【請求項１９】
前記トンネリングゲート両側の導電物質層を除去しなくてサイドウォールを形成する段階が更に含まれることを特徴とする請求項１８記載の半導体素子の製造方法。
【請求項２０】
前記フローティングゲートの上側にトンネリングゲートと離隔してコントロールゲートを形成する段階が更に含まれることを特徴とする請求項１５記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子及びその製造方法に関するものである。
【背景技術】
【０００２】
図１は電力用トランジスタを示す図である。
【０００３】
図１を参照すれば、半導体基板１０に第１導電型のドレイン領域（N+junction）１１と、ドレイン領域１１の上側に第１導電型のエピ層（Ｎ−ｅｐｉ）１２と、エピ層１２の上側に第２導電型のシリコン層（Ｐ−ｓｕｂ）１３が形成される。ここで、上記第１導電型はＮ型、上記第２導電型はＰ型を意味し、その反対の場合も可能である。
【０００４】
半導体基板１０には垂直（Vertical）構造のトランジスタが形成される。
【０００５】
このために、半導体基板１０には上記エピ層１２の一部まで除去された複数のトレンチが形成され、上記複数のトレンチに各々酸化膜１４とポリシリコンが埋め込まれた複数のゲート電極１５が形成される。
【０００６】
そして、上記複数のゲート電極１５の両側に第１導電型の不純物イオンが注入されたソース領域１６が形成される。
【０００７】
上記のような電力用トランジスタは、電力損失を減らすことが重要な問題であるので、オン（On）状態の抵抗が低いようにすることが重要である。オン状態抵抗を低めるためにエピウエハ（epi wafer）を使用し、垂直構造のトランジスタを形成する。また、ゲート電極１５を複数個形成し、ゲート電極１５の長さを長く形成して抵抗を最大限低めることができる構造で形成する。
【０００８】
一方、上記のようなトランジスタは、オフ（Off）状態に維持され、上記ゲート電極１５に正（＋）電圧が印加されれば、ソース領域１６とドレイン領域１１との間に位置するシリコン層（Ｐ−ｓｕｂ）１３に垂直方向にチャネルが形成される。したがって、上記垂直方向のチャネルを介して電流が流れることになる。
【０００９】
即ち、上記トランジスタはオン（On）状態を維持するために常にゲート電極１５の正（＋）電圧が印加されなければならない。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明の目的は、電源制御状態を記憶し、電源制御状態によって電源を供給できる半導体素子を提供することにある。
【００１１】
本発明の他の目的は、電源制御のためのスイッチに使われることができ、別途の制御電源が印加されなくても電源制御状態を記憶できる半導体素子を提供することにある。
【課題を解決するための手段】
【００１２】
本発明のある態様は半導体素子である。当該半導体素子は、ソース領域とドレイン領域が形成された半導体基板と、前記ソース領域とドレイン領域との間に形成されてプログラム及び消去状態によってチャネルを形成し、前記ソース領域と前記ドレイン領域との間の電流の流れを制御するフローティングゲートと、印加される電圧によって前記フローティングゲートのプログラム及び消去状態を決定するトンネリングゲートとを含み、前記ソース領域と前記ドレイン領域は、前記半導体基板の上下に位置して垂直方向のチャネルを形成することを含んで構成される。
【００１３】
本発明の他の態様は半導体素子である。当該半導体素子は、第１導電型のドレイン領域、第２導電型のシリコン層、及び第１導電型のソース領域が垂直方向に配置された半導体基板と、上記ソース領域及び前記シリコン層に複数のトレンチが形成され、前記トレンチに形成されたフローティングゲートと、上記フローティングゲートの外面に形成された絶縁膜と、上記フローティングゲートの上側に形成されたトンネリングゲートと、上記フローティングゲートの両側に位置するサイドウォールとを含んで構成される。
【００１４】
本発明による半導体素子の製造方法は、第２導電型のシリコン層が形成された半導体基板が用意される段階と、上記半導体基板に一部が埋め込まれたフローティングゲートを形成する段階と、上記半導体基板の全面に第３酸化膜を形成する段階と、上記フローティングゲートの上側にトンネリングゲートを形成する段階と、上記半導体基板の上側に第１導電型の不純物イオンを注入してソース領域を形成し、下側にドレイン領域を形成する段階とを含んで構成される。
【発明の効果】
【００１５】
本発明の半導体素子及びその製造方法によれば、電源制御状態を記憶し、電源制御状態によって電源を供給することができる。即ち、電源供給を制御するコントロール電源が印加されなくても、以前の電源制御状態によって電源を供給することができる。
【００１６】
また、本発明の半導体素子及びその製造方法によれば、フラッシュメモリ機能と電力スイッチ素子を一つのディバイスで具現することができる。
【発明を実施するための最良の形態】
【００１７】
以下、添付図面を参照しつつ実施の形態に係る半導体素子及びその製造方法について詳細に説明する。
【００１８】
図１９は、実施の形態に係る半導体素子を示す斜視図である。
【００１９】
図１９には、不揮発性メモリの機能を有し、プログラム−消去状態によってソース−ドレイン間の電流の流れを制御できる電力用スイッチ素子が図示される。
【００２０】
即ち、本実施の形態では、電源供給をスイッチングするトランジスタと不揮発性メモリ素子を結合させることによって、トランジスタに印加されるゲート電圧により電流の流れを制御するのでなく、フローティングゲートのプログラム−消去状態によって電流の流れを制御する。
【００２１】
本実施の形態に係る半導体素子は、不揮発性メモリの機能を持っているので、電源が供給されなくても、記憶された電源制御状態情報によって電流の流れを制御することができる。
【００２２】
本実施の形態に係る半導体素子は、第１導電型のドレイン領域３７、ドレイン領域３７の上側に形成された第１導電型のエピ層（Ｎ−ｅｐｉ）２１、エピ層２１の上側に形成された第２導電型のシリコン層（Ｐ−ｓｕｂ）２２、及びシリコン層２２の上側に形成された第１導電型のソース領域３６が備えられる。
【００２３】
ソース領域３６、シリコン層２２、及びエピ層２１には、トレンチまたはホールが形成されて導電性物質からなるフローティングゲート２８が形成される。
【００２４】
フローティングゲート２８は、ポリシリコン、またはタングステン（Ｗ）のような導電性物質で形成され、フローティングゲート２８の外面には絶縁膜として酸化膜が形成される。フローティングゲート２８は、半導体基板に一部が埋め込まれて形成され、残りは突出した形態で形成される。
【００２５】
フローティングゲート２８は、電子の流入または流出によって電流の流れを形成し、ソース領域３６とドレイン領域３７との間に垂直方向のチャネルを形成して、電力用スイッチ素子として機能する。
【００２６】
一方、フローティングゲート２８は、ゲート電圧により制御されるのでなく、不揮発性メモリ素子の特性によってメモリされた状態によってチャネルを形成する。
【００２７】
フローティングゲート２８の上側にはトンネリングゲート３２とコントロールゲート３３が形成され、トンネリングゲート３２とコントロールゲート３３に印加される電圧によって、フローティングゲート２８に電子が流入したり流出される。
【００２８】
即ち、本実施の形態に係る半導体素子は、不揮発性メモリ素子の機能と電力用スイッチ機能を有する。
【００２９】
以下、本実施の形態に係る半導体素子についてより詳細に説明する。
【００３０】
図２乃至図１５は、本実施の形態に係る半導体素子及びその製造方法を説明する図である。
【００３１】
図２を参照すれば、第１導電型のエピ層（Ｎ−ｅｐｉ）２１と第２導電型のシリコン層（Ｐ−ｓｕｂ）２２が形成された半導体基板２０に第１酸化膜２３と窒化膜２４を順次に形成する。
【００３２】
そして、窒化膜２４の上にフォトレジストを塗布し、第１フォトレジストパターン２５を形成する。
【００３３】
そして、図３に示すように、第１フォトレジストパターン２５をマスクにして半導体基板２０の窒化膜２４、第１酸化膜２３、シリコン層２２、及びエピ層２１を一部エッチングして複数のトレンチ２６を形成する。この際、本実施形態では第１フォトレジストパターン２５をマスクにして複数のトレンチ２６を形成したが、他の実施形態として、窒化膜のようなハードマスクを形成してトレンチ２６を形成することもできる。また、ここで、トレンチ２６はビアホール形態も含まれる。
【００３４】
そして、図４に示すように、第１フォトレジストパターン２５を除去し、酸化工程を経てトレンチ２６の内部に絶縁膜として第２酸化膜２７を形成する。
【００３５】
即ち、トレンチ２６により露出されたシリコン層２２及びエピ層２１の表面に第２酸化膜２７が形成されるようにする。
【００３６】
そして、図５に示すように、第２酸化膜２７が形成されたトレンチ２６の内部にポリシリコンを塗布する。そして、窒化膜２４をエッチング停止膜にしてＣＭＰ（Chemical Mechanical Polishing）工程を遂行して窒化膜２４の上側に塗布されたポリシリコンを除去してフローティングゲート２８を形成する。
【００３７】
ここで、フローティングゲート２８は導電物質で形成され、例示されたように、ポリシリコンが使われたりギャップフィル（Gap fill）特性及び導電性が優れるタングステン（Ｗ）が使われることができる。
【００３８】
この際、窒化膜２４とポリシリコンの選択比の差によりトレンチ２６の内部の中央部分に塗布されたポリシリコンが窒化膜２４と隣接した部分に塗布されたポリシリコンに比べてよりたくさん除去されるディシング（Dishing）現象が発生する。
【００３９】
したがって、フローティングゲート２８の上側面の両側は突出したチップ（Tip）形態を有する。
【００４０】
そして、図６に示すように、Ｈ３ＰＯ４を使用して窒化膜２４を除去し、酸化工程により半導体基板２０の全面に第３酸化膜２９を形成する。
【００４１】
この際、シリコン層２２には第１酸化膜２３が形成された状態であるので、第１酸化膜２３の上側に第３酸化膜２９が形成され、フローティングゲート２８の両側面及び上面には第３酸化膜２９が形成される。
【００４２】
一方、第１酸化膜２３の上側に第３酸化膜２９が形成される速度よりポリシリコンで形成されたフローティングゲート２８に第３酸化膜２９が形成される速度が速いので、半導体基板２０の全面には均一な厚みの酸化膜が形成されることができる。
【００４３】
フローティングゲート２８に形成される第３酸化膜２９は、シリコン層２２に形成される第１酸化膜２３及び第３酸化膜２９の厚みより薄く形成されるように工程条件を調整する。
【００４４】
ここで、第３酸化膜２９は、高温酸化（Hot Temperature Oxidation）工程により形成されることができる。高温酸化工程により第３酸化膜２９を形成する場合、半導体基板の全面に均一に酸化膜が塗布されるので、フローティングゲート２８に形成される第３酸化膜２９は、シリコン層２２に形成される第１酸化膜２３及び第３酸化膜２９の厚みより薄く形成される。
【００４５】
但し、以下では、便宜上、シリコン層２２の上側に形成された第１酸化膜２３と第３酸化膜２９を共に第３酸化膜２９と称することにする。
【００４６】
次に、図７に示すように、半導体基板２０の全面にポリシリコン層３０を塗布する。
【００４７】
この際、フローティングゲート２８とフローティングゲート２８との間にポリシリコンがギャップフィル（Gap Fill）されないようにポリシリコン層３０の厚みを適切に調節する。
【００４８】
そして、図８と図９に示すように、半導体基板２０の全面にフォトレジストを塗布し、第２フォトレジストパターン３１を形成する。
【００４９】
但し、図７に示すように、半導体基板２０の全面に第３酸化膜２９及びポリシリコン層３０が形成された状態であるので、図８では理解を助けるために、ポリシリコン層３０とフローティングゲート２８の上側の第３酸化膜２９及びシリコン層２２の上側の第３酸化膜２９を除去した状態を図示した。図９には、図８のＩ−Ｉの断面を示す図面が図示されている。
【００５０】
図８と図９に図示された第２フォトレジストパターン３１をマスクにして、半導体基板２０の全面に形成されたポリシリコン層３０を除去する。
【００５１】
第２フォトレジストパターン３１により除去されないポリシリコン層３０は、以後、各々トンネリングゲートとコントロールゲートを形成する。
この時,前記トンネリングゲート及びコントロールゲートは導電物質層に形成されて,前記導電物質層はポリシリコン,またはタングステンのような金属が使われることができる
【００５２】
この際、図８の上側部分に形成されるトンネリングゲートに比べて下側に形成されるコントロールゲートの面積を３倍以上広くしてプログラム／消去過程で干渉が発生しないようにする。
【００５３】
図１０乃至図１２は、第２フォトレジストパターンをマスクにしてポリシリコン層を除去したことを図示した図である。理解を助けるために、図１０で、フローティングゲート２８の上側に形成された第３酸化膜２９は除去した状態で図示したし、図１１と図１２を参照すれば、より明確に分かるはずである。
【００５４】
図１０乃至図１２を参照すれば、第２フォトレジストパターン３１をマスクにして、ポリシリコン層３０をエッチングして除去するによって、複数のフローティングゲート２８を横切ってトンネリングゲート３２とコントロールゲート３３が形成される。
【００５５】
本実施形態では、トンネリングゲート３２とコントロールゲート３３を共に形成したことが説明されているが、コントロールゲート３３は形成されないことがある。
【００５６】
コントロールゲート３３は、トンネリングゲート３２の作動電圧を低めるためのものであって、トンネリングゲート３２だけでも本実施形態の半導体素子の動作が可能である。
【００５７】
図１１は図１０のII−II’の断面図であって、フローティングゲート２８の側壁に一部のポリシリコン層３０が残っていることが分かり、図１２は図１０のIII−III'の断面図であって、コントロール電極３３が形成されたことが分かる。
【００５８】
図示してはいないが、トンネリングゲート３２の断面形状も図１２のコントロールゲート電極３３の断面形状と同一である。
【００５９】
そして、図１３に示すように、半導体基板２０の全面にフォトレジストを塗布し、トンネリングゲート３２の上側及びコントロールゲート３３の上側にフォトレジストが残るようにパターニングして、第３フォトレジストパターン３４を形成する。
【００６０】
この際、トンネリングゲート３２の上側に形成される第３フォトレジストパターン３４は、トンネリングゲート３２の幅より広く形成する。
【００６１】
そして、図１４に示すように、第３フォトレジストパターン３４をマスクにして、フローティングゲート２８の側壁に一部残っているポリシリコン層３０を除去し、トンネリングゲート３２とコントロールゲート３３がポリシリコン層３０により電気的に連結されることを遮断する。
【００６２】
また、トンネリングゲート３２の側壁にはポリシリコン層３０の一部が残るようにしてサイドウォール３５を形成する。
【００６３】
次に、図１５に示すように、フローティングゲート２８の両側に第１導電型の不純物イオンを注入してソース領域３６を形成する。
【００６４】
図１６は、図１５におけるIV−IV'断面を示す図である。
【００６５】
即ち、図１６に示すように、第１導電型の不純物イオンが注入された結果、シリコン層２２の表面にソース領域３６が形成される。
【００６６】
そして、半導体基板２０の背面、即ち、半導体基板２０の下側に第１導電型の不純物イオンを注入してドレイン領域３７を形成する。
【００６７】
ここで、ドレイン領域３７は、半導体基板２０を準備する初期段階で形成することができ、ドレイン領域３７を形成する時期は選択的である。
【００６８】
図１７と図１８は、本実施の形態に係る半導体素子の作動を説明する図である。
【００６９】
図１７は図１５のV−V'断面を示す図であり、図１８は図１５のVI−VI'断面を示す図である。
【００７０】
コントロールゲート３３に負（−）電圧を印加し、トンネリングゲート３２に正（＋）電圧を印加すれば、フローティングゲート２８の上側の突出した部分でフィールドエンハンスドトンネリング（Field Enhanced Tunneling）が発生してフローティングゲート２８の電子が除去される。
【００７１】
例えば、コントロールゲート３３に−１０Ｖの電圧を印加し、トンネリングゲート３２に１０Ｖの電圧を印加し、ソース領域３６及びドレイン領域３７に０Ｖの電圧が印加されれば、フローティングゲート２８の電子がトンネリングゲート３２に移動しながら消去（Erase）動作がなされる。
【００７２】
仮に、コントロールゲート３３を形成しない場合、トンネリングゲート３２に２０Ｖの電圧を印加し、ソース領域３６及びドレイン領域３７に０Ｖの電圧が印加されれば、フローティングゲート２８の電子がトンネリングゲート３２に移動しながら消去（Erase）動作がなされる。
【００７３】
これによって、しきい電圧が減少し、ソース領域３６とドレイン領域３７との間に電流が流れることになる。
【００７４】
また、コントロールゲート３３に正（＋）電圧を印加し、トンネリングゲート３２に負（−）電圧を印加すれば、サイドウォール３５でフィールドエンハンスドトンネリング（Field Enhanced Tunneling）が発生して、サイドウォール３５に含まれた電子がフローティングゲート２８へ流入する。
【００７５】
例えば、コントロールゲート３３に１０Ｖの電圧を印加し、トンネリングゲート３２に−１０Ｖの電圧を印加し、ソース領域３６に０Ｖ及びドレイン領域３７に３０Ｖの電圧が印加されれば、サイドウォール３５の電子がフローティングゲート２８に移動しながらプログラム（Program）動作がなされる。
【００７６】
仮に、コントロールゲート３３を形成しない場合、トンネリングゲート３２に−２０Ｖの電圧を印加し、ソース領域３６に０Ｖ及びドレイン領域３７に３０Ｖの電圧が印加されれば、サイドウォール３５の電子がフローティングゲート２８に移動しながらプログラム動作がなされる。
【００７７】
これによって、しきい電圧が増加して、ソース領域３６とドレイン領域３７との間の電流が遮断される。
【００７８】
一方、コントロールゲート３３に０Ｖの電圧を印加し、トンネリングゲート３２に０Ｖの電圧を印加し、ソース領域３６に０Ｖ及びドレイン領域３７に３０Ｖの電圧が印加されれば、メモリされた状態を読取できるリード（Read）動作がなされる。
【図面の簡単な説明】
【００７９】
【図１】電力用トランジスタを示す図である。
【図２】実施の形態に係る半導体素子及びその製造方法を説明する図である。
【図３】実施の形態に係る半導体素子及びその製造方法を説明する図である。
【図４】実施の形態に係る半導体素子及びその製造方法を説明する図である。
【図５】実施の形態に係る半導体素子及びその製造方法を説明する図である。
【図６】実施の形態に係る半導体素子及びその製造方法を説明する図である。
【図７】実施の形態に係る半導体素子及びその製造方法を説明する図である。
【図８】実施の形態に係る半導体素子及びその製造方法を説明する図である。
【図９】実施の形態に係る半導体素子及びその製造方法を説明する図である。
【図１０】実施の形態に係る半導体素子及びその製造方法を説明する図である。
【図１１】実施の形態に係る半導体素子及びその製造方法を説明する図である。
【図１２】実施の形態に係る半導体素子及びその製造方法を説明する図である。
【図１３】実施の形態に係る半導体素子及びその製造方法を説明する図である。
【図１４】実施の形態に係る半導体素子及びその製造方法を説明する図である。
【図１５】実施の形態に係る半導体素子及びその製造方法を説明する図である。
【図１６】実施の形態に係る半導体素子及びその製造方法を説明する図である。
【図１７】実施の形態に係る半導体素子の作動を説明する図である。
【図１８】実施の形態に係る半導体素子の作動を説明する図である。
【図１９】実施の形態に係る半導体素子を示す図である。
【符号の説明】
【００８０】
１０、２０    半導体基板
１１、３７    ドレイン領域
１２、２１    エピ層
１３、２２    シリコン層
１４    酸化膜
１５    ゲート電極
１６、３７    ソース領域
２４    窒化膜
２６    トレンチ
【図１】
2008141195.tif 000003
【図２】
2008141195.tif 000004
【図３】
2008141195.tif 000005
【図４】
2008141195.tif 000006
【図５】
2008141195.tif 000007
【図６】
2008141195.tif 000008
【図７】
2008141195.tif 000009
【図８】
2008141195.tif 000010
【図９】
2008141195.tif 000011
【図１０】
2008141195.tif 000012
【図１１】
2008141195.tif 000013
【図１２】
2008141195.tif 000014
【図１３】
2008141195.tif 000015
【図１４】
2008141195.tif 000016
【図１５】
2008141195.tif 000017
【図１６】
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【図１７】
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【図１８】
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【図１９】
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