(57)【要約】 【課題】恒温設備を設けることなく位相ドリフトを低減させて、標準信号発生器のウォームアップ時間の短縮を図ること。【解決手段】位相補正データ生成部４のＡ／Ｄ変換器４１は、基準信号生成部１から出力された基準信号１４ａの周波数をサンプリング周波数として標準信号１００ａをＡ／Ｄ変換する。プログラマブル周波数ディバイダ４２が分周した基準信号１４ａの周期で、データ間引き部４３はＡ／Ｄ変換器４１からのビート信号４１ａを間引き抽出する。補正量算出部４０は、データ間引き部４３からのビート信号４３ａの電圧値に基づいて、位相ドリフト量Δθｄｒｉｆｔを算出する。その位相ドリフト量Δθｄｒｉｆｔに基づいて標準信号１００ａの位相補正を行う。【選択図】図１
2008079261.tif 000002
【特許請求の範囲】
【請求項１】
一定周波数の基準信号に基づいて広帯域の標準信号を生成して出力する標準信号発生器において、
前記基準信号の周波数をサンプリング周波数として前記標準信号をＡ／Ｄ変換するＡ／Ｄ変換手段と、
前記Ａ／Ｄ変換手段によりＡ／Ｄ変換された標準信号に基づいて、前記基準信号に対する前記標準信号の位相の揺らぎの度合いを示す位相ドリフト量を算出する算出手段と、
前記算出手段により算出された位相ドリフト量に基づいて前記出力される標準信号の位相を補正する補正手段と、
を備えることを特徴とする標準信号発生器。
【請求項２】
所定の位相補正量を格納する第１の記憶手段と、
前記位相補正量から前記位相ドリフト量を減算した後の当該位相補正量を格納する第２の記憶手段と、
前記第１の記憶手段及び前記第２の記憶手段との何れかを選択する選択手段と、
を更に備え、
前記補正手段は、
前記選択手段により選択された記憶手段に記憶された位相補正量に基づいて前記位相の補正を行うことを特徴とする請求項１に記載の標準信号発生器。
【請求項３】
前記基準信号を分周する分周手段と、
前記Ａ／Ｄ変換手段によりＡ／Ｄ変換された標準信号を前記分周手段により分周された基準信号の周期で抽出する抽出手段と、
を更に備え、
前記算出手段は、前記抽出手段により抽出された標準信号に基づいて前記位相ドリフト量を算出することを特徴とする請求項１又は２に記載の標準信号発生器。
【請求項４】
前記算出手段は、
前記抽出手段による抽出周期の相前後する周期において抽出された標準信号の電圧差を検出する検出手段と、
前記検出手段により検出された電圧差を前記位相ドリフト量に換算する換算手段と、
を有することを特徴とする請求項３に記載の標準信号発生器。
【請求項５】
前記検出手段により検出された電圧差が所定値以下である場合には、前記抽出手段による標準信号の抽出周期をシフトするシフト手段を更に備えることを特徴とする請求項４に記載の標準信号発生器。
【請求項６】
一定周波数の基準信号を発振して出力する発振器と、
前記発振器から出力される基準信号に基づいて前記広帯域の標準信号を生成して出力する請求項１〜５の何れか一項に記載の複数の標準信号発生器と、
を具備することを特徴とする標準信号発生システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、標準信号発生器及び標準信号発生システムに関する。
【背景技術】
【０００２】
無線通信の変調及び復調、無線通信機器の試験等の信号として、標準信号発生器から出力される標準信号が用いられている。標準信号発生器は、高純度の周波数特性を有する広帯域の標準信号を高安定の出力レベルで発生するものであり、位相変調（Phase Modulation）による変調信号の解析や信号特性の測定、製造検査等においても幅広く用いられている。
【０００３】
また、複数チャンネル分の標準信号を出力するためや、標準信号の出力と信号解析の組み合わせを複数設定するため等に、複数台の標準信号発生器が設けられた標準信号発生システムが知られている。この標準信号発生システムは、ある１つの発振器から出力される基準信号（例えば、１０ＭＨｚの局部発振信号）に同期することにより、各標準信号発生器が出力する標準信号の各々の同期が確保される。
【０００４】
標準信号発生器は、内部回路としてＤＤＳ（Direct Digital Synthesizer）やＰＬＬ（Phase Locked Loop）回路を有するものが一般的であり、具体的にはＤＤＳから出力される基準周波数の信号（基準信号）と同期する標準信号をＰＬＬ回路によって位相同期ループさせて逓倍して出力するものが知られている（例えば、特許文献１参照）。
【特許文献１】特開昭６４−２４６３３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、内部回路で発生する熱や機器が設置された環境温度の変動等により、信号の伝搬遅延時間が変動してしまい、特許文献１のような標準信号発生器においては、基準信号に対する位相の揺らぎ（以下、「位相ドリフト」という）が標準信号に生じてしまう。しかし、標準信号に発生する位相ドリフトの周波数は、標準信号発生器が有する分解能以下の周波数となるため、広帯域の標準信号から位相ドリフトを検出して補正することが困難であった。
【０００６】
また、この位相ドリフトが非測定物の特性測定や製造検査等に影響する場合には、伝搬遅延時間が安定するまでの十分なウォームアップ時間（例えば、１時間）を確保するといった対策が行われているが、測定開始までのそのウォームアップ時間待機しなければならい。
【０００７】
また、一定時間の位相変調信号の解析中に位相ドリフトが発生してしまった場合には、その位相ドリフトを位相変調信号の位相変化であると誤認してしまう恐れがあり、位相変調信号の位相変化と位相ドリフトとを明確に区別することが困難である。
【０００８】
また、環境温度の変動への対策として、恒温設備により標準信号発生器が設置された環境の温度変動を抑えて、位相ドリフトを低減するといった方法ある。しかし、恒温設備の設置や保守には多額の費用が必要であり、試験コストが増大する。
【０００９】
本発明は、上述した課題に鑑みて為されたものであり、その目的とするところは、恒温設備を設けることなく位相ドリフトを低減させて、標準信号発生器のウォームアップ時間の短縮を図ることである。
【課題を解決するための手段】
【００１０】
以上の課題を解決するために、請求項１に記載の発明は、
一定周波数の基準信号に基づいて広帯域の標準信号を生成して出力する標準信号発生器において、
前記基準信号の周波数をサンプリング周波数として前記標準信号をＡ／Ｄ変換するＡ／Ｄ変換手段と、
前記Ａ／Ｄ変換手段によりＡ／Ｄ変換された標準信号に基づいて、前記基準信号に対する前記標準信号の位相の揺らぎの度合いを示す位相ドリフト量を算出する算出手段と、
前記算出手段により算出された位相ドリフト量に基づいて前記出力される標準信号の位相を補正する補正手段と、
を備えることを特徴としている。
【００１１】
請求項２に記載の発明は、請求項１に記載の発明において、
所定の位相補正量を格納する第１の記憶手段と、
前記位相補正量から前記位相ドリフト量を減算した後の当該位相補正量を格納する第２の記憶手段と、
前記第１の記憶手段及び前記第２の記憶手段との何れかを選択する選択手段と、
を更に備え、
前記補正手段は、
前記選択手段により選択された記憶手段に記憶された位相補正量に基づいて前記位相の補正を行うことを特徴としている。
【００１２】
請求項３に記載の発明は、請求項１又は２に記載の発明において、
前記基準信号を分周する分周手段と、
前記Ａ／Ｄ変換手段によりＡ／Ｄ変換された標準信号を前記分周手段により分周された基準信号の周期で抽出する抽出手段と、
を更に備え、
前記算出手段は、前記抽出手段により抽出された標準信号に基づいて前記位相ドリフト量を算出することを特徴としている。
【００１３】
請求項４に記載の発明は、請求項３に記載の発明において、
前記算出手段は、
前記抽出手段による抽出周期の相前後する周期において抽出された標準信号の電圧差を検出する検出手段と、
前記検出手段により検出された電圧差を前記位相ドリフト量に換算する換算手段と、
を有することを特徴としている。
【００１４】
請求項５に記載の発明は、請求項４に記載の発明において、
前記検出手段により検出された電圧差が所定値以下である場合には、前記抽出手段による標準信号の抽出周期をシフトするシフト手段を更に備えることを特徴としている。
【００１５】
請求項６に記載の標準信号発生システムは、
一定周波数の基準信号を発振して出力する発振器と、
前記発振器から出力される基準信号に基づいて前記広帯域の標準信号を生成して出力する請求項１〜５の何れか一項に記載の複数の標準信号発生器と、
を具備することを特徴としている。
【発明の効果】
【００１６】
請求項１に記載の発明によれば、Ａ／Ｄ変換手段が行うＡ／Ｄ変換は、標準信号の周波数よりも低い基準信号の周波数をサンプリング周波数として行われるため、標準信号をアンダーサンプリングすることとなる。そして、そのアンダーサンプリングによりＡ／Ｄ変換された標準信号に基づいて位相ドリフト量を算出して、位相補正を行う。このため、標準信号発生器の分解能よりも低い周波数の標準信号の位相の揺らぎをアンダーサンプリングにより検知して補正することができる。従って、恒温設備を設けることなく位相ドリフトを低減させて、標準信号発生器のウォームアップ時間の短縮を図ることができる。
【００１７】
請求項２に記載の発明によれば、請求項１に記載の発明と同様の効果が得られるのは無論のこと、選択手段が選択した記憶手段に記憶された位相補正量に基づいて標準信号の位相の補正を行うため、所定の位相補正量に基づいた位相補正と、位相ドリフト量に基づいた位相補正とを択一的に行うことができる。
【００１８】
請求項３に記載の発明によれば、請求項１又は２に記載の発明と同様の効果が得られるのは無論のこと、分周した基準信号の周期で抽出したＡ／Ｄ変換後の標準信号に基づいて位相ドリフト量を算出するため、適切な分周数を設定することにより、標準信号の抽出をその信号周期毎に行えるため、位相ドリフト量の算出精度を上げると共に位相ドリフトを低減させることができる。
【００１９】
請求項４に記載の発明によれば、請求項３に記載の発明と同様の効果が得られるのは無論のこと、抽出した相前後する標準信号の電圧差を位相ドリフト量に換算することで、位相ドリフト量を算出して、標準信号の位相補正を行うことができる。
【００２０】
請求項５に記載の発明によれば、請求項４に記載の発明と同様の効果が得られるのは無論のこと、検出した電圧差が所定値以下である場合には、抽出手段による標準信号の抽出周期をシフトするため、位相ドリフト量の算出誤差を低減して、位相ドリフトの補正の精度を高めることができる。
【００２１】
請求項６に記載の発明によれば、一つの発振器から出力される基準信号に基づいて複数の標準信号発生器が標準信号を生成して出力するため、各標準信号に発生する位相ドリフトを一つの基準信号に基づいて補正して、それぞれが同期した複数の標準信号を出力する標準信号発生システムを実現することができる。
【発明を実施するための最良の形態】
【００２２】
〔実施形態〕
以下、本発明の標準信号発生器の実施形態について、図１〜図７を参照して詳細に説明する。先ず、図１及び２のブロック図を参照して、標準信号発生器１００を構成する各機能部を個々に説明する。
【００２３】
図１によれば、標準信号発生器１００は、基準信号生成部１と、周波数変換部２と、主位相同期ループ部３と、位相補正データ生成部４と、ＤＤＳ周波数設定部５と、分周数設定部６と、位相補正部７と、ＤＤＳ部８とを備えて構成される。
【００２４】
〔基準信号生成部〕
基準信号生成部１は、内部発振器１４に制御電圧を入力することにより、内部発振器１４の発振周波数を調整して基準信号を出力する回路部であり、例えば、ＰＬＬ回路により構成される。図１によれば、基準信号生成部１は、位相比較器１０と、ループフィルタ１１と、直流電圧発生器１２と、切替スイッチ１３と、内部発振器１４とを備えて構成される。
【００２５】
切替スイッチ１３は、切替制御信号１５ａに基づいてループフィルタ１１及び直流電圧発生器１２の何れかに接続を切り替えて、その切り替え先と内部発振器１４とを電気的に接続する。例えば、切替制御信号１５ａに基づいて直流電圧発生器１２側にスイッチが切り替えられた場合には、直流電圧発生器１２から出力される所定の制御電圧１２ａが内部発振器１４に入力される。
【００２６】
また、外部の局部発振器２００から出力される局部発振信号２００ａに同期した基準信号を生成する場合には、スイッチをループフィルタ１１側に切り替える切替制御信号１５ａが切替スイッチ１３に入力されて、ループフィルタ１１と内部発振器１４とが接続される。ここで、局部発振器２００は、ルビジウム発振器や水晶発振器等により構成され、一定周波数（例えば、１０ＭＨｚ）の局部発振信号２００ａを発振して基準信号生成部１に出力する。
【００２７】
局部発振器２００から出力された局部発振信号２００ａは、位相比較器１０に入力される。位相比較器１０は、局部発振信号２００ａと内部発振器１４から出力される基準信号１４ａとの位相差を検出し、その位相差に対応する電気信号をループフィルタ１１に出力する。ループフィルタ１１は、積分回路や低域通過フィルタ（Low Pass Filter）等により構成され、位相比較器１０からの電気信号を直流化して制御電圧１１ａとして内部発振器１４に出力する。
【００２８】
内部発振器１４は、例えば、ＶＣ−ＯＣＸＯ（Voltage Controlled - Oven Controlled X’tal Oscillator）により構成され、入力される制御電圧に基づいて発振周波数を変化させることができる電圧制御発振器である。内部発振器１４は、ループフィルタ１１又は直流電圧発生器１２から出力される制御電圧１１ａ又は１２ａに基づいた発振周波数の基準信号１４ａを生成して出力する。この基準信号１４ａは、周波数変換部２や位相補正データ生成部４に出力されると共に、位相比較器１０にフィードバックループされる。
【００２９】
即ち、切替スイッチ１３によりループフィルタ１１と内部発振器１４とが接続されている場合には、基準信号生成部１は、基準信号１４ａが局部発振器２００からの局部発振信号２００ａに同期するような位相同期ループ（ＰＬＬ;Phase Locked Loop）となる。
【００３０】
〔周波数変換部〕
周波数変換部２は、第１周波数変換器（Frequency Converter）２０と、第２周波数変換器２１とを備えて構成される。
【００３１】
第１周波数変換器２０は、基準信号生成部１から出力される基準信号１４ａの周波数変換を行って、一又は複数の周波数を有する基準信号２０ａを出力する回路であり、後述するＤＤＳ部８や位相補正部７のマルチプレクサ７３のクロック信号（例えば、４００ＭＨｚ）として出力する。この第１周波数変換器２０は、周波数逓倍器により構成してもよいし、プログラマブル周波数ディバイダ（以下「周波数ディバイダ」と略す）や周波数逓倍器を組み合わせた位相同期ループで構成してもよく、適宜公知技術を採用可能である。
【００３２】
第２周波数変換器２１には、周波数設定信号２１ｂが入力されて、この周波数設定信号２１ｂに基づいて基準信号生成部１からの基準信号１４ａの周波数変換を行い、後述する主位相同期ループ部３に出力する。第２周波数変換器２１が出力する基準信号２１ａは、主位相同期ループ部３から出力される標準信号（例えば、５ＧＨｚ）１００ａをダウンコンバートする際に用いられる。
【００３３】
この第２周波数変換器２１は、分周数を可変できる周波数ディバイダや周波数逓倍器、ミキサ等を組み合わせた一又は複数の位相同期ループで構成され、ある周波数間隔（例：５ＭＨｚ）で所定の周波数範囲（例：８００Ｍ〜１２００ＭＨｚ）の基準信号２１ａを出力する。
【００３４】
〔主位相同期ループ部〕
主位相同期ループ部３は、位相比較器３０と、ループフィルタ３１と、主発振器３２と、ダウンコンバータ３３と、低域通過フィルタ３４とを備えて構成される。主位相同期ループ部３は、上述した基準信号生成部１と同様のＰＬＬ回路であり、ＤＤＳ部８及び周波数変換部２からの出力信号に同期する標準信号１００ａを生成して出力する。
【００３５】
主発振器３２は、ＶＣＯ（Voltage Controlled Oscillator）やＹＴＯ（YIG Turned Oscillator）等の電圧制御発振器により構成され、ループフィルタ３１から出力される制御電圧３１ａに基づいた周波数で発振して標準信号１００ａを出力する。
【００３６】
主位相同期ループ部３の具体的な動作としては次のようになる。先ず、主発振器３２から出力される標準信号１００ａがダウンコンバータ３３に入力され、その標準信号１００ａが周波数変換部２からの基準信号２１ａとミキシングされてダウンコンバートされる。尚、ダウンコンバータ３３としては、周波数ミキサや高調波ミキサが採用可能である。
【００３７】
そして、ダウンコンバート後の標準信号３３ａが低域通過フィルタ３４を通過して位相比較器３０に入力され、ＤＤＳ部８からのＤＤＳ信号８ａと位相比較される。位相比較器３０の位相比較によりその位相差に対応した電圧信号がループフィルタ３１に出力され、当該ループフィルタ３１により直流化された制御電圧３１ａが主発振器３２に出力される。
【００３８】
主発振器３２は、その制御電圧３１ａに基づいた周波数の標準信号１００ａを生成して出力する。このため、標準信号１００ａは、ＤＤＳ部８から出力されるＤＤＳ信号８ａと、周波数変換部２から出力される基準信号２１ａとに同期する信号となる。
【００３９】
〔位相補正データ生成部〕
位相補正データ生成部４は、Ａ／Ｄ変換器４１と、周波数ディバイダ４２と、データ間引き部４３と、遅延器４４と、補正量算出部４０とを備えて構成される。
【００４０】
Ａ／Ｄ変換手段としてのＡ／Ｄ変換器４１は、基準信号生成部１から出力される基準信号１４ａをサンプリングクロックとして主発振器３２からの標準信号１００ａをＡ／Ｄ変換して、デジタルの標準信号を出力する。以下、Ａ／Ｄ変換器４１が出力するデジタルの標準信号のことを「ビート信号」という。
【００４１】
分周手段としての周波数ディバイダ４２は、分周数設定部６からの分周設定信号６ａに従った分周数で基準信号生成部１からの基準信号１４ａを分周して、データ間引き部４３及び遅延器４４に出力する。
【００４２】
抽出手段としてのデータ間引き部４３は、周波数ディバイダ４２により分周された基準信号４２ａをクロックとした間引き間隔ΔＴで、Ａ／Ｄ変換器４１から出力されるビート信号４１ａを間引くことで、当該ビート信号４１ａを抽出して補正量算出部４０に出力する。
【００４３】
遅延器４４は、マルチプレクサ７３の切り替えのタイミングに所定の遅延を与えるための回路であり、データ間引き部４３からデータが出力されてから第２レジスタ７２に値が格納されるまでの所定の処理時間を待機してから、周波数ディバイダ４２から入力される基準信号４２ａをマルチプレクサ７３に出力する。このとき、マルチプレクサ７３は、遅延器４４からの基準信号４４ａに基づいて切り替えて第２レジスタ７２を選択することとなる。
【００４４】
算出手段としての補正量算出部４０は、データ間引き部４３から出力されたビート信号から間引き間隔ΔＴのうちに変化した主発振器３２の出力電圧の電圧差ΔＶを、相前後するビート信号の電圧値から検知することで、主発振器３２の位相ドリフト量Δθｄｒｉｆｔを算出する。尚、補正量算出部４０の具体的な動作については後述する。
【００４５】
ここで、間引き間隔ΔＴは、データ間引き部４３がビート信号４１ａを抽出する周期であり、周波数ディバイダ４２により分周された基準信号４２ａの周期によって決定される。
【００４６】
〔分周数設定部〕
分周数設定部６は、周波数ディバイダ４２の分周数を設定する回路である。位相ドリフトの補正を行う場合には、先ず、周波数ディバイダ４２の分周数Ｍが求められ、この分周数Ｍを示す分周設定信号６ａが分周数設定部６から出力される。
【００４７】
ここで、位相ドリフトの補正周期Ｔｃｏｒを標準信号発生器１００の最小分解能ΔＦｍｉｎの逆数のＭ倍（Ｍは整数）とし、基準信号１４ａの周波数をＦｒｅｆとすると、分周数Ｍは次式（ａ）で求められる。
分周数Ｍ＝Ｔｃｏｒ×（Ｆｒｅｆ／ΔＦｍｉｎ）  ・・・（ａ）
【００４８】
例えば、Ｔｃｏｒ＝５ｓｅｃ、Ｆｒｅｆ＝１０ＭＨｚ、ΔＦｍｉｎ＝０．１Ｈｚである場合には、分周数Ｍが５×１０８（＝５×１０×１０６／０．１）と求められる。このように算出された分周数Ｍに対応する分周設定信号６ａが分周数設定部６から周波数ディバイダ４２に入力されると、その周波数ディバイダ４２は、基準信号１４ａをＭ分周して、データ間引き部４３に出力する。
【００４９】
これに対し、データ間引き部４３は、Ｍ分周されて出力された基準信号４２ａの一周期おきに、Ａ／Ｄ変換器４１から出力されたデジタルの標準信号、即ちビート信号を補正量算出部４０に出力する。
【００５０】
また、分周数設定部６は、位相ドリフトの補正を行わない場合に、周波数ディバイダ４２からの出力を無効にするための信号を周波数ディバイダ４２に出力する。このとき、周波数ディバイダ４２は、Ｈｉｇｈ或いはＬｏｗの一定値の無効信号を出力することとで、マルチプレクサ７３に第１レジスタ７１を選択させる。
【００５１】
〔ＤＤＳ周波数設定部〕
ＤＤＳ周波数設定部５は、位相補正部７の第１レジスタ７１に所定の位相増分Δθの値を格納する回路であり、外部から入力されるＤＤＳ周波数設定信号５ａに基づいて位相増分Δθデータ５ｂを生成してその第１レジスタ７１に出力する。
【００５２】
この位相増分Δθデータ５ｂが第１レジスタ７１に格納されて、マルチプレクサ７３が第１レジスタ７１を選択した際には、その位相増分Δθデータ５ｂがＤＤＳ部８の位相アキュムレータ８０に出力され、一定の位相増分Δθで動くＤＤＳ信号８ａ（＝ある一定周波数の信号）がＤＤＳ部８から出力される。このＤＤＳ信号８ａに同期して主位相同期ループ部３が動作して、主発振器３２から一定周波数の標準信号１００ａが出力されるようになる。
【００５３】
〔位相補正部〕
補正手段としての位相補正部７は、減算器７０と、第１レジスタ７１と、第２レジスタ７２と、マルチプレクサ７３とを備えて構成される。
【００５４】
第１の記憶手段としての第１レジスタ７１は、ＤＤＳ周波数設定部５から出力された位相増分Δθデータ５ｂを格納する。減算器７０は、第１レジスタ７１に保持されている位相増分Δθから補正量算出部４０において算出された主発振器３２の位相ドリフト量Δθｄｒｉｆｔを減算する。
【００５５】
第２の記憶手段としての第２レジスタ７２は、その減算器７０により位相ドリフト量Δθｄｒｉｆｔが減算された位相増分ｄΔθを位相増分ｄΔθデータ７２ａとして格納する。
【００５６】
選択手段としてのマルチプレクサ７３は、第１レジスタ７１及び第２レジスタ７２の何れかを選択して、その選択したレジスタに保持されているデータをＤＤＳ部８に出力する回路であり、遅延器４４から基準信号４４ａが入力されると、第２レジスタ７２を選択し、無効信号が入力されると第１レジスタ７１を選択する。
【００５７】
また、上述したように遅延器４４からの基準信号４４ａは、間引き間隔ΔＴで入力されてくるため、マルチプレクサ７３は、レジスタを間引き間隔ΔＴおきに切り替えて、第２レジスタ７２を選択することとなる。
【００５８】
〔ＤＤＳ部〕  
ＤＤＳ部８は、位相アキュムレータ８０と、波形メモリ８１と、Ｄ／Ａ変換器８２と、低域通過フィルタ８３とを備えて構成される。尚、ＤＤＳ部８の各機能部の構成は、適宜公知技術を採用可能であるため、その説明は簡略化する。
【００５９】
位相アキュムレータ８０は、マルチプレクサ７３を介して第１レジスタ７１及び第２レジスタ７２から入力される位相増分を、クロックサイクル毎に蓄積している位相θに加算していく。波形メモリ８１は、正弦波のような波形の１サイクル分の各角度の正弦波値に対応したデジタルデータをルックアップテーブルとして記憶する。
【００６０】
位相アキュムレータ８０は、このルックアップテーブルへのインデックスポインタとして機能し、加算した位相θを波形メモリ８１に出力すると、その位相θに対応した正弦波のデジタルデータが波形メモリ８１から出力される。
【００６１】
従って、波形メモリ８１からの出力が正弦波的に変化するため、その正弦波のデジタルデータがＤ／Ａ変換器８２によりＤ／Ａ変換され、低域通過フィルタ８３を通過して正弦波のアナログのＤＤＳ信号８ａが主位相同期ループ部３に出力される。
【００６２】
〔位相補正データ生成部及び位相補正部の具体的な動作〕
次に、本発明の特徴に相当する位相補正データ生成部４及び位相補正部７の具体的な動作とその作用について説明する。先ず、Ａ／Ｄ変換器４１とデータ間引き部４３との動作について説明する。
【００６３】
Ａ／Ｄ変換器４１は、基準信号生成部１が出力する基準信号１４ａをサンプリングクロックとして動作し、主発振器３２からの広帯域の標準信号１００ａをＡ／Ｄ変換する。一般に、基準信号１４ａの周波数Ｆｒｅｆ（例えば、１０ＭＨｚ）は、主発振器３２の標準信号１００ａの周波数Ｆｏｕｔ（例えば、５．００１ＧＨｚ）よりも一桁以上低いため、このＡ／Ｄ変換器４１の変換処理はアンダーサンプリングとなる。
【００６４】
よって、Ａ／Ｄ変換器４１の出力結果は図３に示すように周波数Ｆｉｆのビート信号４１ａとなる。尚、周波数Ｆｉｆは次式（ｂ）で表される。
周波数Ｆｉｆ＝｜Ｆｏｕｔ−Ｎ×Ｆｒｅｆ｜  ・・・（ｂ）
ここで、Ｎは整数であり、Ｆｉｆ≦Ｆｒｅｆ／２となるように選択する。
【００６５】
このとき、標準信号１００ａの周波数Ｆｏｕｔは、標準信号発生器１００において予め定められた設定値であるので既知であり、基準信号１４ａの周波数Ｆｒｅｆも既知であるから、Ａ／Ｄ変換器４１からのビート信号４１ａの信号周期も所定の計算から既知となる。
【００６６】
即ち、例えば、標準信号１００ａの周波数Ｆｏｕｔが５．００１ＧＨｚであり、基準信号１４ａの周波数Ｆｒｅｆが１０ＭＨｚであるとすれば、ビート信号４１ａの周波数Ｆｉｆは、１ＭＨｚ（＝｜５．００１ＧＨｚ−５００×１０ＭＨｚ｜）と算出される。
【００６７】
上述したように周波数ディバイダ４２の分周数Ｍが分周数設定部６により設定され、その分周数Ｍで分周された基準信号１４ａのクロックで、Ａ／Ｄ変換器４１から出力されるビート信号４１ａがデータ間引き部４３により一定周期で抽出されて補正量算出部４０に出力される。このため、図３に示すようにＡ／Ｄ変換器４１からのビート信号４１ａのうち、一周期おきのビート信号４３ａが抽出周期ｔ０、ｔ１、ｔ２、・・・に抽出されて出力されることとなる。
【００６８】
以下、標準信号発生器１００に位相ドリフトが発生していていない場合、位相ドリフトが発生している場合、その位相ドリフトの補正を行う場合における位相補正データ生成部４及び位相補正部７の動作をそれぞれ説明する。
【００６９】
＜位相ドリフトがない場合＞
十分なウォームアップ時間が確保されたり、標準信号発生器１００が恒温設備内に設置されて環境温度が一定に保たれている状態においては、位相の変動が抑制されているため、データ間引き部４３からのビート信号４３ａは、図３に示すように一定の位相で出力される。
【００７０】
よって、ある一時点を基準として、その一つ直前に間引かれてデータ間引き部４３から出力されたビート信号４３ａの電圧Ｖｎ−１と、その基準時点において出力されたビート信号４３ａの電圧Ｖｎとの電圧差ΔＶは‘０’となる。
【００７１】
検出手段及び換算手段としての補正量算出部４０は、データ間引き部４３による抽出周期の相前後する周期において抽出されたビート信号４３ａの電圧を検出し、その直前に出力されたビート信号４３ａの電圧を保持しておき、電圧差ΔＶを算出する。ここで、相前後する周期において抽出されたビート信号４３ａは、ある一時点を基準とした抽出周期と、その直前又は直後の抽出周期とにおいて抽出されたビート信号４３ａのことである。
【００７２】
そして、補正量算出部４０は、その電圧差ΔＶを位相ドリフト量Δθｄｒｉｆｔと換算して位相補正部７の減算器７０に出力する。このため、第２レジスタ７２には、第１レジスタ７１に格納される位相増分Δθ（＝Δθ−０）が格納されて、第１レジスタ７１と第２レジスタ７２との値は同一となる。従って、マルチプレクサ７３がどちらのレジスタを選択しても、位相アキュムレータ８０に入力される位相増分は等しくなり、位相の補正を行わずとも、ＤＤＳ部８から出力されるＤＤＳ信号８ａは一定の位相増分で動く信号となる。
【００７３】
＜位相ドリフトが発生している場合＞
位相ドリフトの補正を行わないとして設定しているときには、周波数ディバイダ４２の出力を無効にするように、分周数設定部６が設定する。このとき、データ間引き部４３からはビート信号４３ａが出力されず、マルチプレクサ７３は常に第１レジスタ７１を選択するため、第１レジスタ７１に格納されている位相増分ΔθがＤＤＳ部８に出力される。
【００７４】
このとき、Ａ／Ｄ変換器４１から出力されるビート信号４１ａは、図４（ａ）に示すように一定の位相増分Δθで位相が回転して動く信号となる。このビート信号４１ａのうちデータ間引き部４３が出力するビート信号４３ａは、図４（ａ）に示すような位相ドリフトが生じた状態となる。
【００７５】
＜位相ドリフト補正を行う場合＞
位相ドリフトの補正を行う場合は、先ず、上述したように周波数ディバイダ４２の分周数Ｍを定める。この分周数Ｍで分周した基準信号４２ａのクロックでデータ間引き部４３がＡ／Ｄ変換器４１からの出力を間引き、抽出周期ｔ０、ｔ１、ｔ２・・・にビート信号４３ａを出力する。
【００７６】
このとき、ある時点を基準として、一つ前に間引かれて出力されたビート信号４３ａの電圧Ｖｎ−１と、その基準時点において間引きかれて出力されたビート信号４３ａの電圧Ｖｎとは、位相ドリフトの補正周期Ｔｃｏｒよりも遅い周期で変位し、その変位の度合いが小さいとすれば、次式（ｃ）のように考えられる。
【００７７】
Ｖｎ−１ ＝Ａ・ｓｉｎ（２πＦｏｕｔ・ｔｎ−１＋θｎ−１）
＝Ａ・ｓｉｎ（２πＦｏｕｔ・Ｔｏｕｔ＋θ０ｎ−１）
Ｖｎ     ＝Ａ・ｓｉｎ（２πＦｏｕｔ・ｔｎ＋θｎ）
＝Ａ・ｓｉｎ（２πＦｏｕｔ・Ｔｏｕｔ＋θ０ｎ）  ・・・（ｃ）
【００７８】
尚、ｔｎは、ある時点を基準としたときにＡ／Ｄ変換したときの時刻、ｔｎ−１ はその基準時刻ｔｎの直前の時刻、θｎは、基準時刻ｔｎにＡ／Ｄ変換器４１から出力されたビート信号４１ａの位相オフセット、θ０ｎは、基準時刻ｔｎに出力されたビート信号４１ａの０°からの位相オフセット、θｎ−１は、時刻ｔｎ−１に出力されたビート信号４１ａの位相オフセット、θ０ｎ−１は、時刻ｔｎ−１に出力されたビート信号４１ａの０°からの位相オフセット、をそれぞれ表している。また、Ｔｏｕｔは、標準信号１００ａの周期を表している。
【００７９】
よって、位相ドリフトの補正周期Ｔｃｏｒの間に生じた位相ドリフト量Δθｄｒｉｆｔは、ビート信号４１ａの電圧Ｖｎ、Ｖｎ−１の振幅Ａに基づいて、次式（ｄ）のように計算できる。
【００８０】
Δθｄｒｉｆｔ＝θｎ−θｎ−１
＝ｓｉｎ−１（Ｖｎ／Ａ）−ｓｉｎ−１（Ｖｎ−１／Ａ）
≒（Ｖｎ−Ｖｎ−１）／Ａ  ・・・（ｄ）
但し、Ｖｎ−１／Ａ≪１、Ｖｎ／Ａ≪１であるものとする。
【００８１】
このように計算した位相ドリフト量Δθｄｒｉｆｔは、第１レジスタ７１の位相増分Δθから減算されて、第２レジスタ７２に位相増分ｄΔθデータ７２ａとして格納される。そして、基準信号１４ａが生成・出力されてから第１レジスタ７１に値が格納されるまでの時間以上の間、遅延器４４により遅延させた周波数ディバイダ４２からの基準信号４２ａをマルチプレクサ７３に出力する。
【００８２】
これにより、第１周波数変換器２０からの出力信号２０ａを動作クロックとして、その１クロック分で位相アキュムレータ８０に与えられる位相増分データ７３ａを、第２レジスタ７２の位相増分ｄΔθを参照するように当該第２レジスタ７２が選択される。ＤＤＳ部８の動作クロックの動作エッジで位相アキュムレータ８０に与えられる位相増分データ７３ａは、通常の位相増分Δθから位相ドリフト量Δθｄｒｉｆｔを減算したものである。
【００８３】
従って、ＤＤＳ信号８ａの位相が位相ドリフト量Δθｄｒｉｆｔ分だけ逆相に動き、主発振器３２の位相同期ループの働きによって、主発振器３２からの標準信号１００ａの位相がＤＤＳ信号８ａに同期するため、図４（ｂ）に示すように位相ドリフト量Δθｄｒｉｆｔ分だけ位相が補正される。また、この位相の補正が補正周期Ｔｃｏｒおきに行われるため、位相ドリフトが一定周期毎に補正される。よって、標準信号発生器１００の最小分解能以下の周波数成分をもった位相ドリフトが補正され、位相が安定した標準信号１００ａが得られる。
【００８４】
以上、本実施形態によれば、基準信号生成部１から出力された基準信号１４ａの周波数をサンプリング周波数として標準信号１００ａをＡ／Ｄ変換するため、Ａ／Ｄ変換器４１は標準信号１００ａをアンダーサンプリングすることとなる。このため、広帯域の標準信号１００ａであっても、標準信号発生器１００の最小分解能以下の位相ドリフトの検出が可能になる。
【００８５】
また、Ａ／Ｄ変換器４１からのビート信号４１ａを所定の分周数Ｍで分周した基準信号４２ａの周期で間引いて抽出した後に、その抽出したビート信号４３ａの電圧差ΔＶを位相ドリフト量Δθｄｒｉｆｔに換算して算出する。このため、Ａ／Ｄ変換器４１からのビート信号４１ａから一定周期おきに抽出することで、ビート信号４１ａ毎の電圧差を位相ドリフト量Δθｄｒｉｆｔに換算することができる。
【００８６】
従って、その算出した位相ドリフト量Δθｄｒｉｆｔに基づいて位相補正を行うことで、恒温設備を設けることなく位相ドリフトを低減させて、標準信号発生器１００のウォームアップ時間の短縮を図ることができる。
【００８７】
尚、上述した実施形態では、位相ドリフトの補正周期Ｔｃｏｒでデータ間引き部４３がビート信号４１ａを間引いたときに、抽出したビート信号４３ａが正弦波のピークやボトムの変動が小さいところの信号になってしまったときは、図５に示すように電圧差ΔＶが小さくなり、位相ドリフト量Δθｄｒｉｆｔの算出に誤差を生じる可能性がある。
【００８８】
このため、ビート信号４３ａの絶対値が正弦波の勾配が最大となる０Ｖ付近となる周期で抽出するように初期設定を行うこととしてもよい。具体的には、データ間引き部４３が抽出したビート信号４３ａの電圧値の絶対値を検出し、その検出した絶対値が所定値以上であった場合には、ＤＤＳ周波数設定部５が、第１レジスタ７１の位相増分Δθの値を僅かにずらし、ＤＤＳ信号８ａの周波数をずらして位相ドリフトを発生させる。
【００８９】
これにより、シフト手段としてのデータ間引き部４３がビート信号４３ａを抽出する抽出周期のシフトを行う。そして、更に抽出したビート信号４３ａの絶対値が０Ｖ近傍になったら、第１レジスタ７１の値を正しい位相増分Δθの値に戻すという初期位相設定を行う。これにより、位相ドリフト量Δθｄｒｉｆｔの算出の誤差を低減し、位相補正の精度を向上させることができる。
【００９０】
また、データ間引き部４３が抽出した相連なるビート信号４３ａの電圧差を検出して、その検出した電圧差が所定値以下であった場合に、同様の初期位相設定を行うこととしてもよい。
【００９１】
また、上述した標準信号発生器１００を複数設け、一つの局部発振器２００を共有することで、図６に示すような標準信号発生システムＳを構成することとしてもよい。図６に示す標準信号発生システムＳは、局部発振器２００と、複数の標準信号発生器１００，１０１，・・・，１０ｎ（ｎは自然数）とを具備して構成される。尚、各標準信号発生器の回路構成は、図１に示す標準信号発生器１００と同様であるため、その説明は省略する。
【００９２】
各標準信号発生器は、局部発振器２００から出力される局部発振信号２００ａに基づいて基準信号を生成して、上述した実施形態と同様の標準信号の生成、位相ドリフト量Δθｄｒｉｆｔの算出、位相補正等を行う。これにより、複数の標準信号発生器個々に生ずる位相ドリフトを低減させて、局部発振信号２００ａに同期した標準信号を複数出力する標準信号発生システムＳを実現することができる。
【００９３】
また、標準信号発生器１００を図７に示す変調装置３００や復調装置４００に接続するとで、標準信号１００ａを変調や復調に用いることとしてもよい。図７（ａ）に示す変調装置３００は、標準信号発生器１００からの標準信号１００ａに基づいて搬送信号を生成し、その搬送信号を送信データ３００ａで変調して変調信号３００ｂを出力する。
【００９４】
また、図７（ｂ）においては、ダウンコンバータ５００によって受信信号５００ａに標準信号１００ａをミキシングして周波数変換し、ＩＦ信号５００ｂを復調装置４００に入力する。復調装置４００は、そのＩＦ信号５００ｂのＡ／Ｄ変換、検波等を行って復調処理を行う。
【００９５】
このように、本実施形態の標準信号発生器１００を用いることで、位相変調による変調信号の解析や信号特性の測定、製造検査等においても位相の安定した標準信号１００ａを用いて解析や測定の精度を高めることができる。
【図面の簡単な説明】
【００９６】
【図１】標準信号発生器の回路構成の一例を示すブロック図。
【図２】ＤＤＳ部の回路構成の一例を示すブロック図。
【図３】位相ドリフトが発生していないときの標準信号とＡ／Ｄ変換器が出力するビート信号の信号例を示す図。
【図４】位相ドリフトが発生しているときの標準信号とＡ／Ｄ変換器が出力するビート信号の信号例を示す図。
【図５】変形例における標準信号とＡ／Ｄ変換器が出力するビート信号の信号例を示す図。
【図６】標準信号発生システムのシステム構成の一例を示すブロック図。
【図７】標準信号を変調や復調に用いる場合のブロック図。
【符号の説明】
【００９７】
１        基準信号生成部
２        周波数変換部
３        主位相同期ループ部
４        位相補正データ生成部
５        ＤＤＳ周波数設定部
６        分周数設定部
７        位相補正部
８        ＤＤＳ部
３２      主発振器
４０      補正量算出部
４１      Ａ／Ｄ変換器
４２      周波数ディバイダ
４３      データ間引き部
４４      遅延器
７０      減算器
７１      第１レジスタ
７２      第２レジスタ
７３      マルチプレクサ
１００    標準信号発生器
１００ａ  標準信号
２００    局部発振器
２００ａ  局部発振信号
Ｓ        標準信号発生システム
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2008079261.tif 000008
【図７】
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