(57)【要約】【課題】保護用の素子の存在により、半導体装置の回路構成が複雑になり、製造工程が複雑になり、製造が容易でなかった。【解決手段】基板と、基板上に設けられた回路素子と、基板における、外部から静電気が入来し得る第１の位置と回路素子の第２の位置との間に設けられ、接地電位に接続された遮蔽部であって、静電気が入来したときに静電気を逃すための遮蔽部と、を含む。【選択図】図１
2008084969.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に設けられた回路素子と、
前記基板における、外部から静電気が入来し得る第１の位置と前記回路素子の第２の位置との間に設けられ、接地電位に接続された遮蔽部であって、前記静電気が入来したときに当該静電気を逃すための前記遮蔽部と、を含むことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トランジスタのような回路素子を、当該回路素子を破壊し得る静電気から保護する機能を有する半導体装置に関する。
【背景技術】
【０００２】
図３に示されるように、従来の半導体装置ＳＥＭ１００では、例えば、基板ＳＵＢ１００に設けられたＮウェルＮＷ１００及びＰウェルＰＷ１００に、層間絶縁膜ＩＬＤ１００により必要な絶縁が確保された上で、それぞれ、ＰチャネルトランジスタＰＴＲ１００、ＮチャネルトランジスタＮＴＲ１００が設けられている。また、半導体装置ＳＥＭ１００では、前記層間絶縁膜ＩＬＤ１００上に、当該半導体装置ＳＥＭ１００と外部との間で、例えば、前記ＰチャネルトランジスタＰＴＲ１００及びＮチャネルトランジスタＮＴＲ１００に関連する信号を入出力するためのパッドＰＡＤ１００が設けられている。
【０００３】
半導体装置ＳＥＭ１００では、例えば、基板ＳＵＢ１００に、矢印Ｄ１００で示される下方から、矢印Ｄ２００に示される側方から、又は、矢印Ｄ３００に示される上方から、ＰチャネルトランジスタＰＴＲ１００及びＮチャネルトランジスタＮＴＲ１００を破壊し得る静電気が入来し、当該静電気が両トランジスタＰＴＲ１００、ＮＴＲ１００に到達すると、両トランジスタＰＴＲ１００、ＮＴＲ１００は、損傷を受け、又は、破壊されるおそれがある。
【０００４】
そこで、当該損傷及び破壊を回避すべく、従来の半導体装置ＳＥＭ１００では、下記の特許文献１及び特許文献２に示されるように、ダイオード及びサージ保護抵抗素子のような保護用の素子（図３に図示せず。）が用いられている。
【０００５】
【特許文献１】特開平１０−７８７６０号公報
【特許文献２】特開２０００−３２３６５７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、半導体装置ＳＥＭ１００に上記保護用の素子を設けることにより、半導体装置ＳＥＭ１００内の回路構成（ウェル、回路素子等の配置及び回路素子間の配線等）が複雑になり、これにより、製造工程が複雑になり、製造が容易でなくなるという問題があった。
【課題を解決するための手段】
【０００７】
本発明に係る半導体装置は、上記した問題を解決すべく、
基板と、
前記基板上に設けられた回路素子と、
前記基板における、外部から静電気が入来し得る第１の位置と前記回路素子の第２の位置との間に設けられ、接地電位に接続された遮蔽部であって、前記静電気が入来したときに当該静電気を逃すための前記遮蔽部と、を含む。
【０００８】
上記した本発明に係る半導体装置によれば、前記遮蔽部が、前記基板における、外部から静電気が入来し得る第１の位置と前記回路素子の第２の位置との間に設けられ、かつ、接地電位に接続されていることにより、前記静電気が前記第１の位置から入来し、前記回路素子の方向に進もうとするとき、前記遮蔽部は、当該静電気を接地電位に逃すことから、前記静電気が前記回路素子に損傷を与え、または、前記回路素子を破壊するという事態を回避することができ、しかも、当該事態の回避を、従来のような、半導体装置の回路構成の複雑化、製造工程の複雑化、製造の困難化を伴うことなく、行うことができる。
【発明を実施するための最良の形態】
【０００９】
本発明に係る半導体装置の実施例について図面を参照して説明する。
【００１０】
《実施例１》
図１は、実施例の半導体装置の構成を示す。実施例の半導体装置ＳＥＭ１では、図１（Ａ）の側面図に示されるように、例えば、シリコンからなる基板ＳＵＢ１上に、ＮウェルＮＷ１及びＰウェルＰＷ１が設けられている。ＮウェルＮＷ１、ＰウェルＰＷ１上には、それぞれ、『回路素子』であるＰチャネルトランジスタＰＴＲ１、ＮチャネルトランジスタＮＴＲ１が設けられている。ＰチャネルトランジスタＰＴＲ１及びＮチャネルトランジスタＮＴＲ１は、当該ＰチャネルトランジスタＰＴＲ１、ＮチャネルトランジスタＮＴＲ１のそれぞれを構成する上で必要な絶縁（例えば、ゲート、ソース、ドレイン間の絶縁）を層間絶縁膜ＩＬＤ１により確保されている。
【００１１】
半導体装置ＳＥＭ１では、また、基板ＳＵＢ１に、『遮蔽部』であるシールドＳＨＤ１が設けられている。当該シールドＳＨＤ１は、後述されるような、外部から静電気Ｓ１、Ｓ２が入来したときに、当該静電気がＰチャネルトランジスタＰＴＲ１及びＮチャネルトランジスタＮＴＲ１に損傷を与え又は破壊することを回避すべく、図１（Ｂ）の平面図に示されるように、基板ＳＵＢ１中で、基板ＳＵＢ１の側辺の近傍で、当該基板ＳＵＢ１の両側辺の各々に沿って、複数個設けられている。
【００１２】
前記シールドＳＨＤ１は、従来知られた打ち込み等によって、基板ＳＵＢ１中で当該基板ＳＵＢ１の裏面（底面）近くにまで深く打ち込まれている。ここで、シールドＳＨＤ１は、主に、矢印Ｄ１に示される下方から、又は、矢印Ｄ２に示される側方から入来する静電気が、ＰチャネルトランジスタＰＴＲ１及びＮチャネルトランジスタＮＴＲ１等に損傷等を与えることを回避すべく、導電性部材（例えば、アルミ）からなり、静電気を逃すことを確実に行うべく、低抵抗値であることが望ましい。
【００１３】
他方で、層間絶縁膜ＩＬＤ１上には、パッドＰＡＤ１が設けられている。パッドＰＡＤ１は、例えば、ボンディングワイヤＢＯＷ１によって、接地電位ＧＮＤに固定されている外部端子ＥＸＴ１に接続されている。また、パッドＰＡＤ１とシールドＳＨＤ１とは、複数のビアＶＩＡ１、ＶＩＡ２、ＶＩＡ３及び複数のアルミ配線ＡＬＷ１、ＡＬＷ２を介して相互に接続されている。これにより、シールドＳＨＤ１は、接地電位ＧＮＤに接続されていることになる。
【００１４】
矢印Ｄ１で示されるような基板ＳＵＢ１の下方（底面）又は、矢印Ｄ２で示されるような基板ＳＵＢ１の側方（側面）から、ＰチャネルトランジスタＰＴＲ１及びＮチャネルトランジスタＮＴＲ１に損傷等を与え得る静電気Ｓ１、Ｓ２が入来した場合、当該静電気Ｓ１、Ｓ２が前記両トランジスタＰＴＲ１、ＮＴＲ１に近付こうとするとき、当該静電気Ｓ１、Ｓ２は、シールドＳＨＤ１に流れ、より正確には、シールドＳＨＤ１を介して外部の接地電位ＧＮＤに逃れ出る。これにより、ＰチャネルトランジスタＰＴＲ１及びＮチャネルトランジスタＮＴＲ１が当該静電気Ｓ１、Ｓ２により損傷等を受ける事態を回避することが可能となる。
【００１５】
《変形例》
上記したような、シールドＳＨＤ１を複数個設けることに代えて１個だけ設けることにより、上記したよりも劣るものの、両トランジスタＰＴＲ１、ＮＴＲ１を静電気Ｓ１、Ｓ２から保護することができる。
【００１６】
《実施例２》
図２は、実施例２の半導体装置の構成を示す。実施例２の半導体装置ＳＥＭ２では、実施例１の半導体装置ＳＥＭ１と同様に、図２（Ａ）の側面図に示されるように、例えば、シリコンからなる基板ＳＵＢ２上に、ＮウェルＮＷ２及びＰウェルＰＷ２が設けられている。ＮウェルＮＷ２、ＰウェルＰＷ２上には、それぞれ、『回路素子』であるＰチャネルトランジスタＰＴＲ２、ＮチャネルトランジスタＮＴＲ２が設けられている。ＰチャネルトランジスタＰＴＲ２及びＮチャネルトランジスタＮＴＲ２は、当該ＰチャネルトランジスタＰＴＲ２、ＮチャネルトランジスタＮＴＲ２のそれぞれを構成する上で必要な絶縁（例えば、ゲート、ソース、ドレイン間の絶縁）を層間絶縁膜ＩＬＤ２により確保されている。
【００１７】
半導体装置ＳＥＭ２では、基板ＳＵＢ２に、半導体装置ＳＥＭ１でのシールドＳＨＤ１の構成と異なる構成を有する、『遮蔽部』であるシールドＳＨＤ２が設けられている。当該シールドＳＨＤ２は、後述されるような、外部から静電気Ｓ３が入来したときに、当該静電気Ｓ３がＰチャネルトランジスタＰＴＲ２及びＮチャネルトランジスタＮＴＲ２に損傷等を与えることを回避すべく、図２（Ｂ）に示されるように、基板ＳＵＢ２中で、当該基板ＳＵＢ２の全体に亘って、相互に平行に複数本設けられている。
【００１８】
前記シールドＳＨＤ２は、従来知られたフォトリソグラフィ等によって、層間絶縁膜ＩＬＤ２中で層間絶縁膜ＩＬＤ２の表面近傍に、即ち、浅い位置に形成されている。ここで、シールドＳＨＤ２は、主に、矢印Ｄ３に示される下方から入来する静電気Ｓ３が、ＰチャネルトランジスタＰＴＲ２及びＮチャネルトランジスタＮＴＲ２等に損傷を与えることを回避すべく、実施例１のシールドＳＨＤ１と同様に、導電性部材（例えば、アルミ）からなり、静電気を逃すことを確実に行うべく、低抵抗値であることが望ましい。
【００１９】
他方で、層間絶縁膜ＩＬＤ２上には、パッドＰＡＤ２が設けられている。パッドＰＡＤ２は、実施例１のパッドＰＡＤ１と同様に、ボンディングワイヤＢＯＷ２によって、接地電位ＧＮＤに固定されている外部端子ＥＸＴ２に接続されている。また、パッドＰＡＤ２とシールドＳＨＤ２とは、図示されているように、同層において直接的に接続されており、または、異層間に亘ってビア（図示せず。）により接続されている。
【００２０】
矢印Ｄ３で示されるような、基板ＳＵＢ２の上方（上面）から、ＰチャネルトランジスタＰＴＲ２及びＮチャネルトランジスタＮＴＲ２を破壊等し得る静電気Ｓ３が入来した場合に、当該静電気Ｓ３が両トランジスタＰＴＲ２、ＮＴＲ２の方向に進もうとするとき、前記静電気Ｓ３は、シールドＳＨＤ２に流れ、詳しくは、シールドＳＨＤ２を介して外部の接地電位ＧＮＤに逃れ出す。これにより、ＰチャネルトランジスタＰＴＲ２及びＮチャネルトランジスタＮＴＲ２が当該静電気Ｓ３により破壊される等の事態を回避することが可能となる。
【００２１】
《変形例》
上記したような、シールドＳＨＤ２を複数本設けることに代えて１本だけ設けることにより、上記したよりも劣るものの、両トランジスタＰＴＲ２、ＮＴＲ２を静電気Ｓ３から保護することができる。
【図面の簡単な説明】
【００２２】
【図１】実施例１の半導体装置の構成を示す図。
【図２】実施例２の半導体装置の構成を示す図。
【図３】従来の半導体装置の構成を示す図。
【符号の説明】
【００２３】
ＳＥＭ１…半導体装置、ＳＵＢ１…基板、ＳＨＤ１…シールド、ＰＴＲ１…Ｐチャネルトランジスタ、ＮＴＲ１…Ｎチャネルトランジスタ、ＰＡＤ１…パッド、ＶＩＡ１、ＶＩＡ２、ＶＩＡ３…ビア、ＡＬＷ１、ＡＬＷ２、ＡＬＷ３…アルミ配線。
【図１】
2008084969.tif 000003
【図２】
2008084969.tif 000004
【図３】
2008084969.tif 000005