(57)【要約】【課題】ＵＩＳ特性を向上させたパワーＭＯＳＦＥＴ及び同パワーＭＯＳＦＥＴを有する半導体装置及び同パワーＭＯＳＦＥＴの製造方法を提供する。【解決手段】半導体基板上に設けられた第１導電型の不純物を含有するウェル領域に、所定間隔を空けて第２導電型の不純物を添加して形成されたソース領域及びドレイン領域を有し、ソース領域とドレイン領域との間におけるウェル領域の表面に絶縁膜を介してゲート電極が設けられたパワーＭＯＳＦＥＴを有する半導体装置を製造する際に、ウェル領域をエピタキシャル層により形成し、このエピタキシャル層に不純物濃度が異なる第１導電型の不純物層を形成することとした。【選択図】図１
2008085082.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に設けられた第１導電型の不純物を含有するウェル領域に、所定間隔を空けて第２導電型の不純物を添加して形成されたソース領域及びドレイン領域を有し、前記ソース領域と前記ドレイン領域との間における前記ウェル領域の表面に絶縁膜を介してゲート電極が設けられたパワーＭＯＳＦＥＴにおいて、
前記ウェル領域をエピタキシャル層により構成し、このエピタキシャル層に不純物濃度が異なる前記第１導電型の不純物層を有することを特徴とするＭＯＳＦＥＴ。
【請求項２】
前記不純物層の不純物濃度は、前記ウェル領域を構成する他の層よりも高いことを特徴とする請求項1に記載のＭＯＳＦＥＴ。
【請求項３】
前記不純物層と前記ソース領域との間に、前記ウェル領域における前記不純物層を除く部分よりも不純物濃度の高い前記第１導電型の不純物領域を有することを特徴とする請求項１又は請求項２に記載のＭＯＳＦＥＴ。
【請求項４】
半導体基板に設けられた第１導電型の不純物を含有するウェル領域に、所定間隔を空けて第２導電型の不純物を添加して形成されたソース領域及びドレイン領域を有し、前記ソース領域と前記ドレイン領域との間における前記ウェル領域の表面に絶縁膜を介してゲート電極が設けられたパワーＭＯＳＦＥＴを有する半導体装置において、
前記ウェル領域をエピタキシャル層により構成し、このエピタキシャル層に不純物濃度が異なる前記第１導電型の不純物層を有することを特徴とするＭＯＳＦＥＴ。
【請求項５】
半導体基板に設けられた第１導電型の不純物を含有するウェル領域に、所定間隔を空けて第２導電型の不純物を添加して形成されたソース領域及びドレイン領域を有し、前記ソース領域と前記ドレイン領域との間における前記ウェル領域の表面に絶縁膜を介してゲート電極が設けられたパワーＭＯＳＦＥＴの製造方法において、
前記半導体基板上に前記第１導電型の不純物を含有させたエピタキシャル層を形成する工程と、
前記エピタキシャル層に、前記第１導電型の不純物をドーピングすることにより、不純物濃度が異なる前記第１導電型の不純物層を形成する工程と、
を有することを特徴とするパワーＭＯＳＦＥＴの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パワーＭＯＳＦＥＴ及び同パワーＭＯＳＦＥＴを有する半導体装置及び同パワーＭＯＳＦＥＴの製造方法に関するものである。
【背景技術】
【０００２】
従来より、各種電子機器の電源装置には、電源から出力される電源電圧をその使用目的に応じて昇降圧する電圧コンバータが設けられていた。そして、このコンバータには所定の制御信号に基づいてＯＮ又はＯＦＦすることにより、電源から供給される電源電圧を後段の各種電子回路へ供給するスイッチング素子等として機能するパワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）が設けられていた。
【０００３】
このパワーＭＯＳＦＥＴは、図９（ａ）に示すように、半導体基板101に絶縁膜102を介して第１導電型（Ｐ型）の不純物をイオン注入した後、この注入したイオンを熱拡散することにより形成した第１導電型のウェル領域103と、このウェル領域103に所定間隔を空けて第２導電型（Ｎ型）の不純物をイオン注入することによって形成したソース領域110a及びドレイン領域110bと、このソース領域110aとドレイン領域110bとの間におけるウェル領域103の表面にゲート絶縁膜104を介して形成したゲート電極105とを備えていた（たとえば、特許文献１参照。）。なお、図９（ａ）中の符号108はＬＤＤ（Lightly Doped Drain）領域膜である。
【０００４】
そして、このパワーＭＯＳＦＥＴ100では、ゲート電極105に所定の制御信号（ゲート電圧）印加することによって、ソース領域110aとドレイン領域110bとの間に、ゲート電圧に応じた電流を流すように構成されていた。
【０００５】
また、この種のパワーＭＯＳＦＥＴ100は、上記したように電源装置という比較的高い電圧及び大きな電流を取り扱う部分に設けられるものであるため、比較的高い定格電圧と比較的大きな定格電流が要求される。
【０００６】
この定格電圧と定格電流を評価する指標の一つとしてＵＩＳ（Unclamped Inductive Switching）：アバランシェ耐性を表す指標がある。
【０００７】
このＵＩＳの評価方法としては、図９（ｂ）に示すように、上記パワーＭＯＳＦＥＴ100のドレイン領域をコイルＬを介して電源Ｖｄｄに接続した状態で、まず、パワーＭＯＳＦＥＴ100をＯＮさせてドレイン領域110bとソース領域110aとの間に電流Ｉｄを流す。
【０００８】
このとき、パワーＭＯＳＦＥＴ100をＯＮさせる時間を調整すると、その時間に応じて電流Ｉｄの値が大きくなる。
【０００９】
ここで、パワーＭＯＳＦＥＴ100をＯＦＦさせると、コイルＬの特性上電流Ｉｄは流れ続ける。このときパワーＭＯＳＦＥＴ100は、この流れ続ける電流Ｉｄをアバランシェブレークダウンしながら流し、その後、パワーＭＯＳＦＥＴをＯＮさせていた間にコイルＬに蓄積されたエネルギーが全て開放されると、通常のＯＦＦ状態となりソース領域110aとドレイン領域110bとの間に電流Ｉｄが流れなくなる。
【００１０】
ただし、電流Ｉｄの値が所定値以上になると、パワーＭＯＳＦＥＴ100がアバランシェブレークダウンを起こさなくなり、パワーＭＯＳＦＥＴが破壊してしまう。
【００１１】
これは、パワーＭＯＳＦＥＴ100をＯＮ状態からＯＦＦ状態にすると、しばらくの間、パワーＭＯＳＦＥＴ100のアバランシェブレークダウンにより、電流Ｉｄがドレイン領域110bからソース領域110aへと流れるが、このとき、Ｎ型のドレイン領域110bと、ゲート電極105下方のＰ型のウェル領域103と、Ｎ型のソース領域110aとによって、寄生的にＮＰＮ型バイポーラトランジスタが形成されることになり、電流Ｉｄの値が所定の値以上になると、このＮＰＮ型バイポーラトランジスタのベース（ゲート電極下方のウェル領域103）に所定値以上の電位が生じてしまい、ＮＰＮ型バイポーラトランジスタがＯＮ状態となってしまい、パワーＭＯＳＦＥＴ100のゲート電極105にゲート電圧が印加されていないにもかかわらず、ドレイン領域110bとソース領域110aとがショートした状態となりパワーＭＯＳＦＥＴ100が破壊してしまうのである。
【００１２】
すなわち、このパワーＭＯＳＦＥＴ100が破壊するときの電流Ｉｄの値と、このときドレイン領域110bに印加される電圧の値が、このパワーＭＯＳＦＥＴ100の定格電流と定格電圧になるのである。
【特許文献１】特開平１１−２９８０００号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
ところが、上記従来のパワーＭＯＳＦＥＴ100は、半導体基板101に絶縁膜を介して第１導電型の不純物をイオン注入してウェル領域103を形成していたため、定格電流を大きく、また、定格電圧を高くすることが困難であった。
【００１４】
すなわち、上記従来のパワーＭＯＳＦＥＴ100のように、半導体基板101に絶縁膜を介して第１導電型の不純物をイオン注入した後、この注入したイオンを熱拡散してウェル領域103を形成すると、イオン注入を行う際のスルー膜である絶縁膜の膜厚のバラツキに起因して、ウェル領域103内の不純物濃度に関して、局所的な濃度むらが発生することがあった。
【００１５】
また、第１導電型の不純物として一般に用いられるＢ（ボロン）は、酸化や窒化を起こしやすく、一部の不純物が熱拡散を行う高温拡散炉内の雰囲気と反応することがあり、これによってもウェル領域103内の不純物濃度が不均一になり、局所的な濃度むらが発生することがあった。
【００１６】
このように、ウェル領域103内に不純物の局所的な濃度むらが発生すると、上記寄生的に形成されるＮＰＮ型バイポーラトランジスタのベース（ウェル領域103におけるゲート電極105下方の領域）の抵抗値が増加して、ＵＩＳの評価を行った際に、比較的値の小さい電流Ｉｄや、比較的値の低い電圧でＮＰＮ型バイポーラトランジスタのベースに、このＮＰＮ型バイポーラトランジスタをＯＮさせるだけの電位が生じて、パワーＭＯＳＦＥＴ100が破壊することになり、パワーＭＯＳＦＥＴ100のＵＩＳ特性を向上させることが困難であった。
【課題を解決するための手段】
【００１７】
そこで、請求項１に係る本発明では、半導体基板上に設けられた第１導電型の不純物を含有するウェル領域に、所定間隔を空けて第２導電型の不純物を添加して形成されたソース領域及びドレイン領域を有し、ソース領域とドレイン領域との間におけるウェル領域の表面に絶縁膜を介してゲート電極が設けられたパワーＭＯＳＦＥＴにおいて、ウェル領域をエピタキシャル層により構成し、このエピタキシャル層に不純物濃度が異なる第１導電型の不純物層を有することとした。
【００１８】
また、請求項２に係る本発明では、請求項1に記載のＭＯＳＦＥＴにおいて、不純物層の不純物濃度は、ウェル領域を構成する他の層よりも高いことを特徴とする。
【００１９】
また、請求項３に係る本発明では、請求項１又は請求項２に記載のＭＯＳＦＥＴにおいて、不純物層とソース領域との間に、ウェル領域における不純物層を除く部分よりも不純物濃度の高い第１導電型の不純物領域を有することを特徴とする。
【００２０】
また、請求項４に係る本発明では、半導体基板に設けられた第１導電型の不純物を含有するウェル領域に、所定間隔を空けて第２導電型の不純物を添加して形成されたソース領域及びドレイン領域を有し、ソース領域とドレイン領域との間におけるウェル領域の表面に絶縁膜を介してゲート電極が設けられたパワーＭＯＳＦＥＴを有する半導体装置において、ウェル領域をエピタキシャル層により構成し、このエピタキシャル層に不純物濃度が異なる第１導電型の不純物層を有することとした。
【００２１】
また、請求項５に係る本発明では、半導体基板に設けられた第１導電型の不純物を含有するウェル領域に、所定間隔を空けて第２導電型の不純物を添加して形成されたソース領域及びドレイン領域を有し、ソース領域とドレイン領域との間におけるウェル領域の表面に絶縁膜を介してゲート電極が設けられたパワーＭＯＳＦＥＴの製造方法において、半導体基板上に第１導電型の不純物を含有させたエピタキシャル層を形成する工程と、エピタキシャル層に、第１導電型の不純物をドーピングすることにより、不純物濃度が異なる第１導電型の不純物層を形成する工程とを有することとした。
【発明の効果】
【００２２】
本発明によれば、以下のような効果が生起される。すなわち、請求項１に係る本発明では、半導体基板上に設けられた第１導電型の不純物を含有するウェル領域に、所定間隔を空けて第２導電型の不純物を添加して形成されたソース領域及びドレイン領域を有し、ソース領域とドレイン領域との間におけるウェル領域の表面に絶縁膜を介してゲート電極が設けられたパワーＭＯＳＦＥＴにおいて、ウェル領域をエピタキシャル層により構成し、このエピタキシャル層に不純物濃度が異なる第１導電型の不純物層を有することとしたため、ウェル領域を構成する各層における各不純物濃度を均一にすることができるので、ウェル領域を構成する各層において局所的に抵抗値が増大することを防止することができ、これによって、パワーＭＯＳＦＥＴのＵＩＳ特性が向上する。
【００２３】
また、請求項２に係る本発明では、請求項1に記載のＭＯＳＦＥＴにおいて、不純物層の不純物濃度は、ウェル領域を構成する他の層よりも高いことを特徴とするため、ウェル領域を構成する各層の不純物濃度を均一にできるだけでなく、ウェル領域内に更に抵抗値の低い不純物層を設けることができるので、ＵＩＳによる評価を行う際に、寄生的に形成されるＮＰＮ型バイポーラトランジスタのベースとなる領域の低抵抗化を図ることができ、パワーＭＯＳＦＥＴのＵＩＳ特性をより一層向上させることができる。
【００２４】
また、請求項３に係る本発明では、請求項１又は請求項２に記載のＭＯＳＦＥＴにおいて、不純物層とソース領域との間に、ウェル領域における不純物層を除く部分よりも不純物濃度の高い第１導電型の不純物領域を有することを特徴とするため、ＵＩＳによる評価を行う際に、寄生的に形成されるＮＰＮ型バイポーラトランジスタのベースとなる領域と、エミッタとなる領域との電位差を小さくすることができ、比較的低い電圧や小さい電流によりＮＰＮ型バイポーラトランジスタがＯＮすることがなく、これによってパワーＭＯＳＦＥＴのＵＩＳ特性が向上する。
【００２５】
また、請求項４に係る本発明では、半導体基板に設けられた第１導電型の不純物を含有するウェル領域に、所定間隔を空けて第２導電型の不純物を添加して形成されたソース領域及びドレイン領域を有し、ソース領域とドレイン領域との間におけるウェル領域の表面に絶縁膜を介してゲート電極が設けられたパワーＭＯＳＦＥＴを有する半導体装置において、ウェル領域をエピタキシャル層により構成し、このエピタキシャル層に不純物濃度が異なる第１導電型の不純物層を有することとしたため、パワーＭＯＳＦＥＴのウェル領域を構成する各層における各不純物濃度を均一にすることができるので、ウェル領域を構成する各層において局所的に抵抗値が増大することを防止することができ、しかも、ウェル領域を構成する他の層よりも抵抗値の低い不純物層を設けることができるので、パワーＭＯＳＦＥＴのＵＩＳ特性が向上し、定格電流と定格電圧とを共に増大させた半導体装置を提供することができる。
【００２６】
また、請求項５に係る本発明では、半導体基板に設けられた第１導電型の不純物を含有するウェル領域に、所定間隔を空けて第２導電型の不純物を添加して形成されたソース領域及びドレイン領域を有し、ソース領域とドレイン領域との間におけるウェル領域の表面に絶縁膜を介してゲート電極が設けられたパワーＭＯＳＦＥＴの製造方法において、半導体基板上に第１導電型の不純物を含有させたエピタキシャル層を形成する工程と、エピタキシャル層に、第１導電型の不純物をドーピングすることにより、不純物濃度が異なる第１導電型の不純物層を形成する工程とを有することとしたため、ウェル領域を構成する各層における各不純物濃度を均一にすることができるので、ウェル領域を構成する各層において局所的に抵抗値が増大することを防止することができ、しかも、ウェル領域を構成する他の層よりも抵抗値の低い不純物層を設けることができるので、ＵＩＳ特性を向上させたパワーＭＯＳＦＥＴを製造することができる。
【発明を実施するための最良の形態】
【００２７】
以下、本発明に係る半導体装置が備えるパワーＭＯＳＦＥＴ及び同パワーＭＯＳＦＥＴの製造方法について、図面を参照して具体的に説明する。
【００２８】
ここで、図１は、本実施形態の半導体装置が備えるパワーＭＯＳＦＥＴを示す断面説明図であり、図２及び図３は、パワーＭＯＳＦＥＴの製造工程を示す断面説明図であり、図４は、他の実施形態の半導体装置が備えるパワーＭＯＳＦＥＴを示す断面説明図であり、図５及び図６は、他の実施形態のＭＯＳＦＥＴの製造工程を示す断面説明図であり、図７は、従来のパワーＭＯＳＦＥＴと本実施形態のパワーＭＯＳＦＥＴとのＵＩＳ特性を比較した結果を示す説明図であり、図８は、他の実施形態のパワーＭＯＳＦＥＴの変形例を示す説明図である。
【００２９】
図１に示すように、本実施形態の半導体装置が備えるパワーＭＯＳＦＥＴ(Metal Oxide
Semiconductor Field Effect Transistor)10は、第１導電型の不純物を比較的低濃度に含有した半導体基板であるＳｉ（シリコン）基板1上に、第１導電型の不純物であるＢ（ボロン）を含有させたエピタキシャル層からなるＰ型のウェル領域2を備えている。
【００３０】
また、このＰ型のウェル領域2は、当該Ｐ型のウェル領域2に所定間隔を空けて第２導電型の不純物であるＡｓ（ヒ素）を添加（イオン注入）することにより形成したソース領域9aとドレイン領域9bとを備えている。
【００３１】
また、このソース領域9aとドレイン領域9bとの間におけるＰ型のウェル領域2の表面には、ゲート絶縁膜3であるＳｉＯ２（酸化シリコン）膜を介してゲート電極4を備えている。なお、図１中の符号7は、ＬＤＤ（Lightly Doped Drain）領域膜とＰＫＴ（Pocket implantation）領域膜とを一つの領域で表したものである。
【００３２】
このように、本実施形態のパワーＭＯＳＦＥＴ10は、ウェル領域2をＰ型の不純物を含有させたエピタキシャル層により構成しているため、ウェル領域2内の不純物濃度が均一で、ウェル領域2における抵抗値が均一になっている。
【００３３】
そのため、このパワーＭＯＳＦＥＴ10をＵＩＳ（Unclamped Inductive Switching）によって評価した場合に、エピタキシャル層によりウェル領域を構成していない他のパワーＭＯＳＦＥＴよりも高いＵＩＳ特性を得ることができる。
【００３４】
すなわち、上記のようにウェル領域2をエピタキシャル層により構成することによって、ＵＩＳによる評価を行う際に寄生的に形成されるＮＰＮ型バイポーラトランジスタのベースとなる領域であるゲート電極4下方の領域が、Ｐ型の不純物濃度が均一なエピタキシャル層によって構成されることとなり、寄生的に形成されるＮＰＮ型バイポーラトランジスタのベースの領域に局所的に抵抗値が高くなるところがなくなるので、エピタキシャル層によりウェル領域を構成していない従来のパワーＭＯＳＦＥＴが破壊してしまう電流よりも大きな電流をＵＩＳ用のコイルに流しても、本実施形態のパワーＭＯＳＦＥＴ10が破壊することがない。
【００３５】
このことは、本実施形態のパワーＭＯＳＦＥＴ10の定格電流と定格電圧とが、エピタキシャル層によりウェル領域を構成していない従来のパワーＭＯＳＦＥＴよりも大きいことを表しており、図７に示す本実施形態のパワーＭＯＳＦＥＴ10と従来のパワーＭＯＳＦＥＴ100とのＵＩＳによる評価結果からも明らかである。
【００３６】
この図７に示すＵＩＳによる評価では、従来のパワーＭＯＳＦＥＴ100として、半導体基板に60ｋｅＶのエネルギーによりドーズ量2.20Ｅ+13のＢイオンをイオン注入し、その後、800℃の雰囲気中で10分間の熱拡散処理を行うことにより、半導体基板中に深さ40ｎｍのウェル領域103を形成したパワーＭＯＳＦＥＴ100を使用し、この従来のパワーＭＯＳＦＥＴ100と、本実施形態のパワーＭＯＳＦＥＴ10とを比較している。
【００３７】
そして、この図７からも明らかなように、ＵＩＳによる評価を行った場合に、エピタキシャル層によりウェル領域を構成していない従来のパワーＭＯＳＦＥＴ100が破壊する電流Ｉｄの値が２Ａであるのに対して、本実施形態のパワーＭＯＳＦＥＴ10が破壊する電流Ｉｄの値は２２Ａと非常に高い値を示している。
【００３８】
ここで、上記本実施形態のパワーＭＯＳＦＥＴ10の製造方法について、図２及び図３を参照して具体的に説明する。
【００３９】
このパワーＭＯＳＦＥＴ10を製造する際には、図２（ａ）に示すように、まず、比較的低濃度のＰ型の不純物を含有しているＳｉ基板1を用意し、次に、図２（ｂ）に示すように、Ｓｉ基板1の表面に、Ｓｉ基板1におけるＰ型の不純物濃度よりも高い濃度のＰ型の不純物を含有させたエピタキシャル層を形成することによりＰ型のウェル領域2を形成する。
【００４０】
このとき、材料ガスとしてＳｉを用いると共に、ドーピングガスとしてＢを流しながら行う気相エピタキシャル法によって、Ｐ型のウェル領域2を形成する。
【００４１】
その後、パワーＭＯＳＦＥＴ10のスイッチング特性を決定する閾値電圧を設定するために、このウェル領域2の表面に図示しないＳｉＯ２膜を形成した後、このＳｉＯ２膜を介してウェル領域2に、70ｋｅＶのエネルギーによりドーズ量5.00Ｅ+12のＢイオンをイオン注入する。
【００４２】
次に、図２（ｃ）に示すように、ＣＶＤ（Chemical Vapor Deposition）法を用いて、ウェル領域2の表面に、後にゲート絶縁膜3となるＳｉＯ２膜3aを形成し、その後、このＳｉＯ２膜3aの表面に、同じくＣＶＤ法を用いて、後にゲート電極4となるポリシリコン膜4aを形成する。
【００４３】
次に、このポリシリコン膜4aの表面にフォトレジストを塗布した後、このフォトレジストに対しフォトリソグラフィー技術を用いて所定のパターニングを施すことにより、後にゲート電極4となる部分のポリシリコン膜4aの上面にレジストマスク5を形成する。
【００４４】
次に、図３（ｄ）に示すように、このレジストマスク5を用いてドライエッチングを行った後、アッシングを行うことにより、不要な部分のポリシリコン膜4aを除去してゲート電極4を形成する。このとき、ゲート電極4とウェル領域2との間に介在するＳｉＯ２膜がゲート絶縁膜3となる。
【００４５】
次に、図３（ｄ）に示すように、ＣＶＤ法を用いて、表面が露出している部分のウェル領域2と、ゲート電極4との表面を全て被覆するように図示しないＳｉＯ２膜を形成した後、このＳｉＯ２膜を介してＰ（リン）をイオン注入することによりＬＤＤ膜7を形成し、その後、Ｂをイオン注入することによって図示しないＰＫＴ膜を形成する。
【００４６】
このとき、20ｋｅＶのエネルギーによりドーズ量2.00Ｅ+13のＰイオンをイオン注入し、40ｋｅＶのエネルギーによりドーズ量8.48Ｅ+12のＢイオンをイオン注入する。なお、Ｂイオンは、Ｓｉ基板1に対して45度の角度でイオン注入する。
【００４７】
次に、サイドウォール6a（図３（ｆ）参照）を形成するために、ＣＶＤを用いてＳｉＯ２膜6を形成した後、図３（ｆ）に示すように、異方性ドライエッチングによるエッチバックを行うことにより、ゲート電極4の側面にサイドウォール6aを形成する。
【００４８】
次に、図３（ｇ）に示すように、サイドウォール6a幅の狭い線幅への位置合わせと、ソース領域9a及びドレイン領域9bを形成するイオン注入の際の保護膜として、ＳｉＯ２膜8をＣＶＤ法により形成した後、このＳｉＯ２膜8を介してＮ型の不純物であるＡｓをイオン注入することにより、ソース領域9a及びドレイン領域9bを形成する。
【００４９】
このとき、50ｋｅＶのエネルギーによりドーズ量5.00Ｅ+15のＡｓイオンをイオン注入することによって、ソース領域9a及びドレイン領域9bを形成するようにしている。
【００５０】
最後に、ＳｉＯ２膜8とサイドウォール6aとを除去することにより、図１に示すようなパワーＭＯＳＦＥＴが製造される。
【００５１】
次に、本発明の他の実施形態に係るパワーＭＯＳＦＥＴについて図４〜図６を参照して説明する。なお、図４〜図６に示すパワーＭＯＳＦＥＴ20において、図1〜図３に示すパワーＭＯＳＦＥＴと同様の構成要件については、同一の符号を付することによりその説明を省略する。
【００５２】
図４に示すように、他の実施形態に係るパワーＭＯＳＦＥＴ20は、ウェル領域2をエピタキシャル層により構成している点等、その基本的構造に関しては図１に示すパワーＭＯＳＦＥＴ10と同様の構成であるが、エピタキシャル層により構成しているウェル領域に、不純物濃度が異なる第１導電型の不純物層14を有している点が異なる。
【００５３】
すなわち、このパワーＭＯＳＦＥＴ20は、ウェル領域2の内部に、このウェル領域2よりもＰ型の不純物濃度が高いエピタキシャル層により構成した不純物層14を備えている。
【００５４】
このウェル領域2の内部に設けた不純物層14は、ウェル領域2よりもＰ型の不純物濃度が高いため、その抵抗値がウェル領域2よりも低くなっている。
【００５５】
そのため、このパワーＭＯＳＦＥＴ20をＵＩＳによって評価する際に、寄生的に形成されるＮＰＮ型バイポーラトランジスタのベースとなるゲート電極4下方に、図１に示したパワーＭＯＳＦＥＴ10よりも抵抗値の低い領域を形成することができる。
【００５６】
その結果、ＵＩＳによる評価を行うためにパワーＭＯＳＦＥＴ20のドレイン領域へコイルを介して電流を流した場合に、図１に示したパワーＭＯＳＦＥＴ10が破壊する電流よりも大きな電流を流しても、寄生的に形成されるＮＰＮ型バイポーラトランジスタがＯＮすることがない。
【００５７】
このことは、他の実施形態に係るパワーＭＯＳＦＥＴ20の定格電流及び定格電圧が図１に示したパワーＭＯＳＦＥＴ10よりも大きいことを示している。
【００５８】
次に、図４に示すパワーＭＯＳＦＥＴ20の製造方法について説明する。このパワーＭＯＳＦＥＴ20を製造する際には、図５（ａ）に示すように、まず、比較的低濃度のＰ型の不純物を含有しているＳｉ基板1を用意し、次に、図５（ｂ）に示すように、Ｓｉ基板1の表面に、Ｓｉ基板1におけるＰ型の不純物濃度よりも高い濃度のＰ型の不純物を含有させたエピタキシャル層を形成することによりＰ型のウェル領域2を形成する。
【００５９】
このとき、材料ガスとしてＳｉを用いると共に、ドーピングガスとしてＢを流しながら行う気相エピタキシャル法によって、Ｐ型のウェル領域2を形成する。
【００６０】
その後、パワーＭＯＳＦＥＴ10のスイッチング特性を決定する閾値電圧を設定するために、このウェル領域2の表面に図示しないＳｉＯ２膜を形成した後、このＳｉＯ２膜を介してウェル領域2に、70ｋｅＶのエネルギーによりドーズ量5.00Ｅ+12のＢイオンをイオン注入する。
【００６１】
次に、図５（ｃ）に示すように、ＣＶＤ法を用いてウェル領域2の表面にＳｉＯ２膜13を形成し、このＳｉＯ２膜13を介してウェル領域2の内部へＰ型の不純物であるＢをイオン注入して、ウェル領域2の内部に、このウェル領域2よりもＰ型の不純物濃度が高いエピタキシャル層により構成した不純物層14を形成することにより、不純物濃度の異なる複数のエピタキシャル層からなるウェル領域2を形成する。
【００６２】
すなわち、このパワーＭＯＳＦＥＴ20において、不純物層14の不純物濃度は、ウェル領域2を構成する他の層よりも高くなっており、その抵抗値は、ウェル領域2を構成する他の層よりも低くなっている。
【００６３】
この図５（ｃ）では、不純物層14を明確に示すために、ウェル領域2と不純物層14とを個別に示すようにしているが、パワーＭＯＳＦＥＴ20では、図５（ｃ）に示す不純物層14と、この不純物層14の上下に図示している二層のウェル領域2によって形成される領域がウェル領域として機能する。
【００６４】
このとき、190ｋｅＶのエネルギーによりドーズ量6.00Ｅ+12のＢイオンをイオン注入することによって、不純物層14を形成するようにしている。
【００６５】
次に、図５（ｄ）に示すように、ＣＶＤ法を用いて、ウェル領域2の上面に、後にゲート絶縁膜3となるＳｉＯ２膜3aを形成し、その後、このＳｉＯ２膜3aの表面に、同じくＣＶＤ法を用いて、後にゲート電極4となるポリシリコン膜4aを形成する。
【００６６】
次に、このポリシリコン膜4aの表面にフォトレジストを塗布した後、このフォトレジストに対しフォトリソグラフィー技術を用いて所定のパターニングを施すことにより、後にゲート電極4となる部分のポリシリコン膜4aの上面にレジストマスク5を形成する。
【００６７】
次に、図６（ｅ）に示すように、このレジストマスク5を用いてドライエッチングを行った後、アッシングを行うことにより、不要な部分のポリシリコン膜4aを除去してゲート電極4を形成する。このとき、ゲート電極4とウェル領域2との間に介在するＳｉＯ２膜がゲート絶縁膜3となる。
【００６８】
次に、図６（ｅ）に示すように、ＣＶＤ法を用いて、表面が露出している部分のウェル領域2と、ゲート電極4との表面を全て被覆するように図示しないＳｉＯ２膜を形成した後、このＳｉＯ２膜を介してＰ（リン）をイオン注入することによりＬＤＤ膜7を形成し、その後、Ｂをイオン注入することによって図示しないＰＫＴ膜を形成する。
【００６９】
このとき、20ｋｅＶのエネルギーによりドーズ量2.00Ｅ+13のＰイオンをイオン注入し、40ｋｅＶのエネルギーによりドーズ量8.48Ｅ+12のＢイオンをイオン注入する。なお、Ｂイオンは、Ｓｉ基板1に対して45度の角度でイオン注入する。
【００７０】
次に、サイドウォール6a（図６（ｇ）参照）を形成するために、ＣＶＤを用いてＳｉＯ２膜6を形成した後、図６（ｇ）に示すように、異方性ドライエッチングによるエッチバックを行うことにより、ゲート電極4の側面にサイドウォール6aを形成する。
【００７１】
次に、図６（ｈ）に示すように、サイドウォール6a幅の狭い線幅への位置合わせと、ソース領域9a及びドレイン領域9bを形成するイオン注入の際の保護膜として、ＳｉＯ２膜8をＣＶＤ法により形成した後、このＳｉＯ２膜8を介してＮ型の不純物であるＡｓをイオン注入することにより、ソース領域9a及びドレイン領域9bを形成する。
【００７２】
このとき、50ｋｅＶのエネルギーによりドーズ量5.00Ｅ+15のＡｓイオンをイオン注入することによって、ソース領域9a及びドレイン領域9bを形成するようにしている。
【００７３】
最後に、ＳｉＯ２膜8とサイドウォール6aとを除去することにより、図４に示すようなパワーＭＯＳＦＥＴ20が製造される。
【００７４】
このように、本実施形態のパワーＭＯＳＦＥＴ10では、ＵＩＳによる特性評価を行う際に、寄生的に形成されるＮＰＮ型バイポーラトランジスタのベースとなるゲート電極4下方の領域（ウェル領域2におけるソース領域9aとドレイン領域9bとの間の領域）をＰ型の不純物を含有するエピタキシャル層により構成することによって、寄生的に形成されるＮＰＮ型バイポーラトランジスタのベースとなる部分における不純物濃度を均一にし、この部分の抵抗値を低減することにより、ＵＩＳ特性を向上させることができる。
【００７５】
しかも、他の実施形態のパワーＭＯＳＦＥＴ20のように、ウェル領域2の内部に、さらにＰ型の不純物濃度の高い不純物層14を設けると、上記寄生的に形成されるＮＰＮ型バイポーラトランジスタのベースとなる部分における抵抗値をより一層低減させることができるので、更なるＵＩＳ特性の向上を図ることができる。
【００７６】
しかも、上記のようにウェル領域2を形成しても、Ｖｔｈ等のパワーＭＯＳＦＥＴにおける他の特性を低下させることがない。
【００７７】
また、上記他の実施形態の変形例として、Ｐ型の不純物層14とソース領域との間に、ウェル領域における不純物層14を除く部分（ウェル領域2）よりも不純物濃度の高い第１導電型であるＰ型の不純物領域を設けることにより、パワーＭＯＳＦＥＴのＵＩＳ特性をさらに向上させることができる。
【００７８】
図８は、他の実施形態の変形例に係るパワーＭＯＳＦＥＴ20ａを示す断面説明図である。図８に示すように、このパワーＭＯＳＦＥＴ20ａは、不純物層14とソース領域9aとの間に、ウェル領域2よりも高濃度にＰ型の不純物を含有した不純物領域９cを備えている点を除けば、それ以外の構成は、図４に示す他の実施形態のパワーＭＯＳＦＥＴ20と同様の構成をしている。
【００７９】
この不純物領域９cは、パワーＭＯＳＦＥＴ20ａの製造工程において、ソース領域9aを形成した後に、ソース領域9a表面におけるゲート電極4に近接する位置から選択的にＰ型の不純物であるＢイオンをイオン注入することによって形成することができる。
【００８０】
このとき、まず、140ｋｅＶのエネルギーによりドーズ量2.00Ｅ+14のＢイオンをイオン注入し、その後、40ｋｅＶのエネルギーによりドーズ量2.00Ｅ+15のＢイオンをイオン注入することによって、Ｐ型の不純物領域９cを形成する。
【００８１】
このように、不純物層14とソース領域9aとの間に、ウェル領域2よりも高濃度にＰ型の不純物を含有した不純物領域９cを設けることにより、このパワーＭＯＳＦＥＴ20ａをＵＩＳによって評価する際に、寄生的に形成されるＮＰＮ型バイポーラトランジスタ（図８に回路記号で示すトランジスタ）のベースとなるゲート電極4下方の不純物層14と、エミッタとなる不純物領域９cとの間の電位差を可及的に小さくすることができるので、この寄生的に形成されるＮＰＮ型バイポーラトランジスタがより一層ＯＮし難くなり、その結果、パワーＭＯＳＦＥＴ20aのＵＩＳ特性がさらに向上する。
【図面の簡単な説明】
【００８２】
【図１】本実施形態の半導体装置が備えるパワーＭＯＳＦＥＴを示す断面説明図である。
【図２】パワーＭＯＳＦＥＴの製造工程を示す断面説明図である。
【図３】パワーＭＯＳＦＥＴの製造工程を示す断面説明図である。
【図４】図４は、他の実施形態の半導体装置が備えるパワーＭＯＳＦＥＴを示す断面説明図である。
【図５】他の実施形態のＭＯＳＦＥＴの製造工程を示す断面説明図である。
【図６】他の実施形態のＭＯＳＦＥＴの製造工程を示す断面説明図である。
【図７】従来のパワーＭＯＳＦＥＴと本実施形態のパワーＭＯＳＦＥＴとのＵＩＳ特性を比較した結果を示す説明図である。
【図８】他の実施形態のパワーＭＯＳＦＥＴの変形例を示す説明図である。
【図９】従来のパワーＭＯＳＦＥＴを示す断面説明図である。
【符号の説明】
【００８３】
1  Ｓｉ基板
2  ウェル領域
3  ゲート絶縁膜
4  ゲート電極
5  レジストマスク
6  ＳｉＯ２膜
7  ＬＤＤ膜
10、20、20ａ  パワーＭＯＳＦＥＴ
14  高濃度不純物層
9a  ソース領域
9b  ドレイン領域
9c  不純物領域
【図１】
2008085082.tif 000003
【図２】
2008085082.tif 000004
【図３】
2008085082.tif 000005
【図４】
2008085082.tif 000006
【図５】
2008085082.tif 000007
【図６】
2008085082.tif 000008
【図７】
2008085082.tif 000009
【図８】
2008085082.tif 000010
【図９】
2008085082.tif 000011
【手続補正書】
【提出日】平成19年10月31日(2007.10.31)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００３
【補正方法】変更
【補正の内容】
【０００３】
このパワーＭＯＳＦＥＴは、図９（ａ）に示すように、半導体基板101に絶縁膜102を介して第１導電型（Ｐ型）の不純物をイオン注入した後、この注入したイオンを熱拡散することにより形成した第１導電型のウェル領域103と、このウェル領域103に所定間隔を空けて第２導電型（Ｎ型）の不純物をイオン注入することによって形成したソース領域110a及びドレイン領域110bと、このソース領域110aとドレイン領域110bとの間におけるウェル領域103の表面にゲート絶縁膜104を介して形成したゲート電極105とを備えていた（たとえば、特許文献１参照。）。なお、図９（ａ）中の符号108はＬＤＤ（Lightly Doped Drain
）領域である。 
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００３１
【補正方法】変更
【補正の内容】
【００３１】
また、このソース領域9aとドレイン領域9bとの間におけるＰ型のウェル領域2の表面には、ゲート絶縁膜3であるＳｉＯ２（酸化シリコン）膜を介してゲート電極4を備えている。なお、図１中の符号7は、ＬＤＤ（Lightly Doped Drain）領域とＰＫＴ（Pocket implantation）領域とを一つの領域で表したものである。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００４５
【補正方法】変更
【補正の内容】
【００４５】
次に、図３（ｄ）に示すように、ＣＶＤ法を用いて、表面が露出している部分のウェル領域2と、ゲート電極4との表面を全て被覆するように図示しないＳｉＯ２膜を形成した後、このＳｉＯ２膜を介してＰ（リン）をイオン注入することによりＬＤＤ領域7を形成し、その後、Ｂをイオン注入することによって図示しないＰＫＴ領域を形成する。 
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００６０
【補正方法】変更
【補正の内容】
【００６０】
その後、パワーＭＯＳＦＥＴ20のスイッチング特性を決定する閾値電圧を設定するため
に、このウェル領域2の表面に図示しないＳｉＯ２膜を形成した後、このＳｉＯ２膜を介してウェル領域2に、70ｋｅＶのエネルギーによりドーズ量5.00Ｅ+12のＢイオンをイオン注入する。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００６８
【補正方法】変更
【補正の内容】
【００６８】
次に、図６（ｅ）に示すように、ＣＶＤ法を用いて、表面が露出している部分のウェル領域2と、ゲート電極4との表面を全て被覆するように図示しないＳｉＯ２膜を形成した後、このＳｉＯ２膜を介してＰ（リン）をイオン注入することによりＬＤＤ領域7を形成し、その後、Ｂをイオン注入することによって図示しないＰＫＴ領域を形成する。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００８３
【補正方法】変更
【補正の内容】
【００８３】
1  Ｓｉ基板
2  ウェル領域
3  ゲート絶縁膜
4  ゲート電極
5  レジストマスク
6  ＳｉＯ２膜
7  ＬＤＤ領域
10、20、20ａ  パワーＭＯＳＦＥＴ
14  高濃度不純物層
9a  ソース領域
9b  ドレイン領域
9c  不純物領域