(57)【要約】【課題】イオン注入工程を行った後、ブロッキング層の形成のためのパターニング工程を行うことにより、半導体基板の損傷を防止し、安定的な動作を可能にするジャンクションを形成することができる、半導体メモリ素子およびその製造方法を提供する。【解決手段】ジャンクションが形成された半導体基板と、前記半導体基板上に順次積層されたトンネル絶縁膜、電荷蓄積膜、ブロッキング層、およびゲート電極パターンとを含み、前記ブロッキング層はブロッキング絶縁膜が高誘電体膜で取り囲まれた構造を持つことを特徴とする、半導体メモリ素子を提供する。【選択図】    図１Ｆ
2008141153.tif 000002
【特許請求の範囲】
【請求項１】
ジャンクションが形成された半導体基板と、
前記半導体基板上に順次積層されたトンネル絶縁膜、電荷蓄積膜、ブロッキング層、およびゲート電極パターンとを含み、
前記ブロッキング層はブロッキング絶縁膜が高誘電体膜で取り囲まれた構造を持つことを特徴とする、半導体メモリ素子。
【請求項２】
前記ブロッキング層の幅は、前記ゲート電極パターンの１／２０〜１／２であることを特徴とする、請求項１に記載の半導体メモリ素子。
【請求項３】
半導体基板上にトンネル絶縁膜、電荷蓄積膜、ブロッキング絶縁膜、およびゲート電極を形成する段階と、
前記ブロッキング絶縁膜の縁部を除去するために第１エッチング工程を行う段階と、
前記半導体基板にイオン注入工程を行う段階と、
前記ブロッキング絶縁膜が除去された部分を含んだ全体構造の上部に高誘電体膜を形成する段階と、
前記ゲート電極パターンと電荷蓄積膜との間にのみ前記高誘電体膜が残留するように、第２エッチング工程を行う段階とを含むことを特徴とする、半導体メモリ素子の製造方法。
【請求項４】
前記ブロッキング絶縁膜は、ＬＰＴＥＯＳ、ＨＴＯ、ＰＥ−ＵＳＧおよび酸化窒化膜のいずれか一つを用いて形成することを特徴とする、請求項３に記載の半導体メモリ素子の製造方法。
【請求項５】
前記ブロッキング絶縁膜は、５０〜１０００Åの厚さに形成することを特徴とする、請求項３に記載の半導体メモリ素子の製造方法。
【請求項６】
前記ゲート電極は、不純物がドープされたＰ型のポリシリコン、ＴｉＮおよびＴａＮのいずれか一つを用いて形成することを特徴とする、請求項３に記載の半導体メモリ素子の製造方法。
【請求項７】
第１エッチング工程は、ウェットエッチング工程で行うことを特徴とする、請求項３に記載の半導体メモリ素子の製造方法。
【請求項８】
前記ウェットエッチング工程は、ＢＯＥまたはＨＦ溶液を用いて行うことを特徴とする、請求項７に記載の半導体メモリ素子の製造方法。
【請求項９】
前記残留するブロッキング絶縁膜の幅は、ゲート幅の１／２０〜１／２となるようにすることを特徴とする、請求項３に記載の半導体メモリ素子の製造方法。
【請求項１０】
前記高誘電体膜は、ブロッキング絶縁膜の１／２〜１の厚さに形成することを特徴とする、請求項３に記載の半導体メモリ素子の製造方法。
【請求項１１】
前記高誘電体物質は、Ａｌ２Ｏ３、ＨｆＯ２、ＺｒＯ２、ＴｉＯ２およびＴａ２Ｏ５をそれぞれ単独で使用し或いは混合して使用することを特徴とする、請求項３に記載の半導体メモリ素子の製造方法。
【請求項１２】
前記高誘電体膜は、ＡＬＤ方法で形成することを特徴とする、請求項３に記載の半導体メモリ素子の製造方法。
【請求項１３】
前記イオン注入工程を行う前に、前記電荷蓄積膜をゲート電極パターンに応じてエッチングする段階を含むことを特徴とする、請求項３に記載の半導体メモリ素子の製造方法。
【請求項１４】
前記イオン注入工程を行った後に、前記電荷蓄積膜をゲート電極パターンに応じてエッチングする段階を含むことを特徴とする、請求項３に記載の半導体メモリ素子の製造方法。
【請求項１５】
前記第２エッチング工程は、ウェットエッチングで行うことを特徴とする、請求項３に記載の半導体メモリ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ素子およびその製造方法に係り、特にＳＯＮＯＳ型の半導体メモリ素子およびその製造方法に関する。
【背景技術】
【０００２】
不揮発性メモリ素子であるフラッシュメモリは、電荷の蓄積物質、方法または構造によって区分できる。その中でも、ＳＯＮＯＳ型フラッシュメモリ素子とは、シリコン−酸化膜−窒化膜−酸化膜−シリコン(silicon-oxide-nitride-oxide-silicon)の構造で形成される素子をいう。これにより、フローティングゲート構造の素子はフローティングゲートに電荷が蓄積される方式で動作するが、ＳＯＮＯＳ型素子は窒化膜に電荷が蓄積される方式で動作する。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
そこで、本発明は、ＳＯＮＯＳ型の半導体メモリ素子の製造において、ゲートパターニング工程中に、高誘電体膜のエッチングの際に半導体基板の損傷によるジャンクション欠陥を防止するために、イオン注入工程を行ってから高誘電体膜をパターニングする。
【０００４】
このために、ゲート電極と窒化膜との間にブロッキング酸化膜パターンを形成し、高誘電体膜が形成される空間を確保して、イオン注入工程を行ってから高誘電体膜を形成することにより、ジャンクション形成領域の欠陥を防止する、半導体メモリ素子およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００５】
上記目的を達成するために、本発明に係る半導体メモリ素子は、ジャンクションが形成された半導体基板を含む。半導体基板上に順次積層されたトンネル絶縁膜、電荷蓄積膜、ブロッキング層およびゲート電極パターンを含み、ブロッキング層はブロッキング絶縁膜が高誘電体膜で取り囲まれた構造を持つ、半導体メモリ素子を提供する。
【０００６】
また、本発明に係る半導体メモリ素子の製造方法は、半導体基板上にトンネル絶縁膜、電荷蓄積膜、ブロッキング絶縁膜、およびゲート電極を形成する。ブロッキング絶縁膜の一部を残留させてブロッキング空間を確保する第１エッチング工程を行う。半導体基板にイオン注入工程を行う。ブロッキング空間を充填しながら、ゲートパターンを含んだ全体構造の上部に高誘電体膜を形成する。ゲートパターンに応じて高誘電体膜を除去する第２エッチング工程を行う段階を含む。
【０００７】
ブロッキング絶縁膜は、ＬＰＴＥＯＳ、ＨＴＯ、ＰＥ−ＵＳＧおよび酸化窒化膜のいずれか一つを用いて形成し、５０〜１０００Åの厚さに形成する。
【０００８】
ゲート電極は、不純物がドープされたＰ型のポリシリコン、ＴｉＮおよびＴａＮのいずれか一つを用いて形成する。
【０００９】
第１エッチング工程は、ウェットエッチング工程で行い、ＢＯＥまたはＨＦ溶液を用いて行う。
【００１０】
残留するブロッキング絶縁膜の幅はゲート幅の１／２０〜１／２となるようにし、高誘電体膜はブロッキング絶縁膜の１／２〜１の厚さとなるように形成する。
【００１１】
高誘電体物質はＡｌ２Ｏ３、ＨｆＯ２、ＺｒＯ２、ＴｉＯ２およびＴａ２Ｏ５をそれぞれ単独で使用し或いは混合して使用し、高誘電体膜はＡＬＤ方法で形成する。
【００１２】
イオン注入工程を行う前に電荷蓄積膜をゲート電極パターンに応じてエッチングし、或いはイオン注入工程を行った後に電荷蓄積膜をゲート電極パターンに応じてエッチングし、第２エッチング工程はウェットエッチングで行う。
【発明の効果】
【００１３】
本発明の実施例によれば、イオン注入工程を行った後、ブロッキング層の形成のためのパターニング工程を行うことにより、半導体基板の損傷を防止し、安定的な動作を可能にするジャンクションを形成することができる。
【発明を実施するための最良の形態】
【００１４】
以下に添付図面を参照しながら、本発明の好適な実施例を詳細に説明する。ところが、これらの実施例は様々な形に変形できるが、本発明の範囲を限定するものではない。これらの実施例は、本発明の開示を完全たるものにし且つ当該技術分野における通常の知識を有する者に本発明の範疇をより完全に知らせるために提供されるものである。
【００１５】
図１Ａ〜図１Ｆは本発明に係る半導体メモリ素子の製造方法を説明するための断面図である。
【００１６】
図１Ａを参照すると、素子分離膜（図示せず）を含む半導体基板１００上にトンネル絶縁膜１０２、電荷蓄積膜１０４、ブロッキング絶縁膜１０６、ゲート電極１０８およびハードマスク膜１１０を順次形成する。トンネル絶縁膜１０２は酸化膜で形成する。電荷蓄積膜１０４は窒化膜で形成する。ブロッキング絶縁膜１０６はＬＰＴＥＯＳ(Low Pressure Tetra-Ethyl-Ortho-Silicate)、ＨＴＯ(High TemperatureOxide)、ＰＥ−ＵＳＧ(undoped silicate glass)および酸化窒化膜(oxynitride)のいずれか一つを用いて５０〜１０００Åの厚さに形成する。ゲート電極１０８は不純物のドープされたＰ型のポリシリコンを用いて形成する。或いは、ゲート電極１０８はＴｉＮまたはＴａＮを用いて形成してもよい。
【００１７】
図１Ｂを参照すると、ゲートパターンを形成するためにエッチング工程を行う。エッチング工程によってハードマスク膜パターン１１０ａ、ゲート電極パターン１０８ａ、ブロッキング絶縁膜パターン１０６ａを形成する。これにより、電荷蓄積膜１０４の一部が露出される。
【００１８】
図１Ｃを参照すると、エッチング工程によってブロッキング絶縁膜パターンの縁部を除去してゲート電極パターン１０８ａより幅の狭いブロッキング絶縁膜パターン１０６ｂを形成する。エッチング工程は、ＢＯＥ(Buffer Oxide Etchant)またはＨＦを用いるエッチングエッチング工程で行う。エッチング工程の際にゲートが維持されるようにゲート電極パターン１０８ａの下部にブロッキング絶縁膜の一部１０６ｂを残留させる。この際、ブロッキング絶縁膜パターン１０６ｂはゲート電極パターン１０８ａの幅の１／２０〜１／２となるようにすることが好ましい。
【００１９】
図１Ｄを参照すると、ハードマスク膜パターン１１０ａに応じて電荷蓄積膜の一部をエッチングして電荷蓄積膜パターン１０４ａを形成する。この際、電荷蓄積膜パターン１０４ａの幅はゲート電極パターン１０８ａの幅と同一であることが好ましい。また、電荷蓄積膜パターン１０４ａを形成する段階は、図１ｂにおけるゲート電極パターン１０８ａを形成する段階で同時に行うことができる。トンネル絶縁膜は１０２はゲートパターンに応じてエッチングされてもよく、エッチングされなくてもよいが、後続のイオン注入工程の際にスクリーン酸化膜として使用するために残留させることが好ましい。ゲートパターンと隣接している半導体基板１００にイオン注入工程を施してジャンクション１１２を形成する。
【００２０】
電荷蓄積膜をエッチングする段階は、イオン注入工程を行った後でも行うことができる。ところが、好ましくは、電荷蓄積膜をゲートパターンに応じてエッチングした後、イオン注入工程を行う。
【００２１】
図１Ｅを参照すると、ゲートパターンおよび半導体基板１００の上部に高誘電体膜１１４を形成する。ゲート電極パターン１０８ａと電荷蓄積膜パターン１０４ａ間の空間にも高誘電体膜１１４が充填される。高誘電体膜１１４は、ブロッキング絶縁膜パターン１０６ｂの厚さの１／２〜１の比となるように形成する。
【００２２】
誘電体物質として用いられる物質は、たとえばＡｌ２Ｏ３、ＨｆＯ２、ＺｒＯ２、ＴｉＯ２、Ｔａ２Ｏ５をそれぞれ単独で使用し、或いは混合して使用することが好ましい。高誘電体膜１１４は、ステップカバレージに優れたＡＬＤ(AtomicLayer Deposition)方法で形成するので、ブロッキング絶縁膜パターン１０６ｂが除去された空間を充填することができる。
【００２３】
図１Ｆを参照すると、ゲート電極パターン１０８ａの下部の高誘電体膜を除いた残りの高誘電体膜を除去するために、エッチング工程を行う。エッチング工程は、ウェットエッチング方式で行い、電荷蓄積膜パターン１０４ａとトンネル絶縁膜１０２とが接するコーナー部分に残留できる高誘電体膜を除去する。これにより、ブロッキング絶縁膜パターン１０６ｂの両側に高誘電体膜パターン１１４ａが残留してブロッキング層１１６を形成する。高誘電体膜物質は、同一のキャパシタンス(capacitance)を維持しながら優れた漏れ電流特性を持つので使用される。
【００２４】
高誘電体物質のみでブロッキング層１１６を形成することもあるが、これは製造工程上所望のプロファイルを得ることが非常に難しい。具体的に、ゲートパターンを形成するためにドライエッチング工程を行う。この際、高誘電体膜は、化学的にドライエッチングによって容易にエッチングされない特性を持つ。また、ドライエッチング方法によってエッチング工程を行うと、垂直なゲートプロファイルを得ることが難しくなる。これは、下部層である電荷蓄積膜１０４ａおよびトンネル絶縁膜１０２間のエッチング選択比に差があるためであり、これによりジャンクション１１２が損傷する可能性が非常に大きい。これは、素子を劣化させる要因になることもある。
【００２５】
したがって、本発明は、イオン注入工程を行って半導体基板１００にジャンクション１１２を形成した後、高誘電体膜パターン１１４ａをブロッキング層１１６に形成することにより、ジャンクション１１２が損傷する欠陥を防止することができる。また、高誘電体膜パターン１１４ａを残留させるためのエッチング工程によってウェットエッチング工程を行うことにより、ゲート側壁の高誘電体物質を容易に除去することができる。
【００２６】
前述した本発明の技術的思想は、好適な実施例で具体的に述べられたが、前述した実施例は、本発明を説明するためのもので、制限するものではないことに注意すべきである。また、本発明は、当該技術分野における通常の知識を有する者であれば、本発明の技術的思想の範囲内において、様々な実施を加え得るのを理解することができるであろう。
【図面の簡単な説明】
【００２７】
【図１Ａ】本発明に係る半導体メモリ素子の製造方法を説明するための断面図である。
【図１Ｂ】本発明に係る半導体メモリ素子の製造方法を説明するための断面図である。
【図１Ｃ】本発明に係る半導体メモリ素子の製造方法を説明するための断面図である。
【図１Ｄ】本発明に係る半導体メモリ素子の製造方法を説明するための断面図である。
【図１Ｅ】本発明に係る半導体メモリ素子の製造方法を説明するための断面図である。
【図１Ｆ】本発明に係る半導体メモリ素子の製造方法を説明するための断面図である。
【符号の説明】
【００２８】
１００    半導体基板
１０２    トンネル絶縁膜
１０４    電荷蓄積膜
１０６    ブロッキング絶縁膜
１０８    ゲート電極
１１０    ハードマスク膜
１１２    ジャンクション
１１４    高誘電体膜
１１６    ブロッキング層    
【図１Ａ】
2008141153.tif 000003
【図１Ｂ】
2008141153.tif 000004
【図１Ｃ】
2008141153.tif 000005
【図１Ｄ】
2008141153.tif 000006
【図１Ｅ】
2008141153.tif 000007
【図１Ｆ】
2008141153.tif 000008