(57)【要約】【課題】配線用の導電体相互間のクロストークを減少した半導体装置を提供する。【解決手段】半導体装置内に空洞を形成する方法が開示される。本発明の方法は、半導体装置のＩＬＤ層内の空洞の内面上に核化防止層を付着することを含む。この核化防止層は、後に付着される誘電体層が空洞内に付着することを防止する。誘電体層が空洞内に付着することを防止することにより、キャパシタンスが減少され、これにより、改善された半導体動作特性を実現する。【選択図】図３
2008277807.tif 000002
【特許請求の範囲】
【請求項１】
第１誘電体層及び該第１誘電体層の上に設けられた酸化物層を有する半導体装置の前記第１誘電体層内に前記酸化物層を貫通する、開いた空洞を形成するステップであって、前記酸化物層は上面を有し、そして前記開いた空洞は内面を有する、前記ステップと、
核化防止層を前記酸化物層の上面及び前記開いた空洞の内面に付着するステップと、
前記核化防止層を前記酸化物層の上面から除去することにより、前記核化防止層を前記開いた空洞の前記内面に残存させるステップと、
前記半導体装置の上に第２誘電体層を付着することにより、前記開いた空洞の上部を閉じるステップとを含む、半導体装置内に空洞を形成する方法。
【請求項２】
前記核化防止層を付着するステップは、ダイヤモンド状炭素（ＤＬＣ）層を付着するステップを含む、請求項１に記載の方法。
【請求項３】
前記酸化物層の上面から前記核化防止層を除去するステップは、スパッタ付着装置により行われる、請求項１に記載の方法。
【請求項４】
前記酸化物層の上に前記核化防止層を付着するステップは、スピン・コート技術により行われる、請求項１に記載の方法。
【請求項５】
前記酸化物層の上に前記核化防止層を付着するステップは、化学溶液を付着することにより行われる、請求項１に記載の方法。
【請求項６】
前記酸化物層の上に前記核化防止層を付着するステップは、化学蒸着により行われる、請求項１に記載の方法。
【請求項７】
前記酸化物層の上に前記核化防止層を付着するステップは、プラズマ増強化学蒸着により行われる、請求項１に記載の方法。
【請求項８】
前記酸化物層の上面から前記核化防止層を除去するステップは、プラズマ・エッチ・プロセスにより行われる、請求項１に記載の方法。
【請求項９】
前記酸化物層の上面から前記核化防止層を除去するステップは、反応性イオン・エッチ・プロセスにより行われる、請求項１に記載の方法。
【請求項１０】
前記酸化物層の上面から前記核化防止層を除去するステップは、イオン・ビーム・ミリング・プロセスにより行われる、請求項１に記載の方法。
【請求項１１】
前記半導体装置の上に前記第２誘電体層を付着するステップは、ＳｉＯ２，ＳｉＯＦ，ＳｉＣＯＨ，ＳｉＣ及びＳｉＣＮ並びにこれらの多孔性体からなる群から選択される誘電体を付着するステップを含む、請求項１に記載の方法。
【請求項１２】
前記核化防止層を付着するステップは、ＳｉＯ２，ＳｉＯＦ，ＳｉＣＯＨ，ＳｉＣ及びＳｉＣＮからなる群から選択される核化防止層を付着するステップを含む、請求項１に記載の方法。
【請求項１３】
前記核化防止層を付着するステップは、ＧｅＯ２、ＧｅＣ及びＧｅＣＮからなる群から選択された核化防止層を付着するステップを含む、請求項１に記載の方法。
【請求項１４】
前記核化防止層を付着するステップは、アモルファス炭素の層を付着するステップを含む、請求項１に記載の方法。
【請求項１５】
複数個の空隙が設けられている第１誘電体層であって、前記複数個の空隙のそれぞれは内面を有している前記第１誘電体層と、
前記複数個の空隙のそれぞれの前記内面に設けられた核化防止層と、
前記空隙を閉じるように、前記第１誘電体層の上に設けられた第２誘電体層とを備える半導体装置。
【請求項１６】
前記核化防止層は、ＤＬＣからなる、請求項１５に記載の半導体装置。
【請求項１７】
前記核化防止層は、ＧｅＯ２，ＧｅＣ及びＧｅＣＮからなる群から選択される部材である、請求項１５に記載の半導体装置。
【請求項１８】
前記核化防止層は、ＳｉＯ２，ＳｉＯＦ，ＳｉＣＯＨ，ＳｉＣ及びＳｉＣＮからなる群から選択される部材である、請求項１５に記載の半導体装置。
【請求項１９】
前記核化防止層は、アモルファス炭素からなる、請求項１５に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置のプロセスに関し、更に具体的にいうならば、隣接する導電性の線相互間に空隙を有する相互接続構造に関する。
【背景技術】
【０００２】
複雑性を増大しそして寸法を減少するような集積回路の発展により、導電性ワイヤ（線）相互間の間隔がより狭くなる。この結果、キャパシタンスが増大し、時間遅延を生じ、そして配線素子相互間にクロストーク即ち誘導雑音が生じる。代表的に、今日の半導体製造技術は、最終的な動作集積回路を完成するための多くの導電性配線レベルを有する。
【０００３】
代表的に、半導体装置は、いわゆる相互接続構造を使用する有用な回路を形成するために、互いに結合される。代表的には、これらの相互接続構造は、例えば銅またはアルミニウムのような導電体及び二酸化シリコンのような誘電体材料から作られる。おおまかにいうと、これらの相互接続構造の動作速度は、線抵抗及び線相互間のキャパシタンスの積に反比例する。遅延を減少しそして動作速度を増大するためには、キャパシタンスを減少することが望ましい。これらのキャパシタンスの損失を減少するために、空隙を使用することがこの分野で知られている。用語“空隙（ａｉｒ  ｇａｐ）”または“空洞（ａｉｒ  ｃａｖｉｔｙ）”が、多くの産業で使用されているが、実際にはこれらのギャップは、概念的に電球と同様の“真空空洞である。
【０００４】
米国特許第７，０４１，５７１号（参照によりその内容は本明細書に組み込まれる）は、このようにして空隙を使用することを開示している。しかしながら、空隙を使用する上で更に改良の余地がある。今日の方法では、レベル相互間誘電体（ＩＬＤ）材料は、空隙を閉じる即ち封止する（ｓｅａｌｉｎｇ）プロセスの間に空隙の側壁に部分的に粘着してキャパシタンスを増大し、そしてこれにより半導体装置の性能を低下する。したがって、必要とされるのは、半導体装置に空隙を設ける改良された方法である。
【特許文献１】米国特許第７，０４１，５７１号
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、半導体装置に空洞を形成する改良された方法を提供することである。
【課題を解決するための手段】
【０００６】
本発明は、半導体装置内に空洞を形成する方法を提供し、そしてこの方法は、
第１誘電体層及びこの第１誘電体層の上に設けられた酸化物層を有する半導体装置の第１誘電体層内に酸化物層を貫通する、開いた空洞を形成するステップであって、酸化物層は上面を有し、そして開いた空洞は内面を有する、ステップと、
核化防止層を酸化物層の上面及び開いた空洞の内壁に付着するステップと、
核化防止層を酸化物層の上面から除去することにより、核化防止層を開いた空洞の内面に残存させるステップと、
半導体装置の上に第２誘電体層を付着することにより、開いた空洞の上部を閉じるステップとを含む。
【０００７】
更に本発明によると、前記方法の核化防止層を付着するステップは、ダイヤモンド状炭素（ＤＬＣ）層を付着するステップを含む。
【０００８】
更に本発明によると、前記方法のＤＬＣ層を付着するステップは、約１ナノメータ乃至約２０ナノメータの範囲の厚さを有するＤＬＣ層を付着することを含む。
【０００９】
更に本発明によると、前記方法の酸化物層の上面から核化防止層を除去するステップは、スパッタ付着装置により行われる。
【００１０】
更に本発明によると、前記方法の酸化物層の上に核化防止層を付着するステップは、スピン・コート技術により行われる。
【００１１】
更に本発明によると、前記方法の酸化物層の上に核化防止層を付着するステップは、化学溶液を付着することにより行われる。
【００１２】
更に本発明によると、前記方法の酸化物層の上に核化防止層を付着するステップは、化学蒸着により行われる。
【００１３】
更に本発明によると、前記方法の酸化物層の上に前記核化防止層を付着するステップは、プラズマ増強化学蒸着により行われる。
【００１４】
更に本発明によると、前記方法の酸化物層の上面から核化防止層を除去するステップは、プラズマ・エッチ・プロセスにより行われる。
【００１５】
更に本発明によると、前記方法の酸化物層の上面から核化防止層を除去するステップは、反応性イオン・エッチ・プロセスにより行われる。
【００１６】
更に本発明によると、前記方法の酸化物層の上面から核化防止層を除去するステップは、イオン・ビーム・ミリング・プロセスにより行われる。
【００１７】
更に本発明によると、前記半導体装置の上に第２誘電体層を付着するステップは、ＳｉＯ２，ＳｉＯＦ，ＳｉＣＯＨ，ＳｉＣ及びＳｉＣＮ並びにこれらの多孔性体からなる群から選択される誘電体を付着するステップを含む。
【００１８】
更に本発明によると、核化防止層を付着するステップは、ＳｉＯ２，ＳｉＯＦ，ＳｉＣＯＨ，ＳｉＣ及びＳｉＣＮからなる群から選択される核化防止層を付着するステップを含む。
【００１９】
更に本発明によると、核化防止層を付着するステップは、ＧｅＯ２、ＧｅＣ及びＧｅＣＮからなる群から選択された核化防止層を付着するステップを含む。
【００２０】
更に本発明によると、半導体装置が提供され、この半導体装置は、
複数個の空隙が設けられている第１誘電体層であって、複数個の空隙のそれぞれは内面を有している第１誘電体層と、
複数個の空隙のそれぞれの内面に設けられた核化防止層と、
空隙を閉じるように、第１誘電体層の上に設けられた第２誘電体層とを備える。
【００２１】
更に本発明によると、半導体装置の核化防止層は、ＤＬＣからなる。
【００２２】
更に本発明によると、半導体装置の核化防止層は、ＧｅＯ２，ＧｅＣ及びＧｅＣＮからなる群から選択される部材である。
【００２３】
更に本発明によると、半導体装置の核化防止層は、ＳｉＯ２，ＳｉＯＦ，ＳｉＣＯＨ，ＳｉＣ及びＳｉＣＮからなる群から選択される部材である。
【００２４】
更に本発明によると、半導体装置の核化防止層は、約１ナノメートル乃至約２０ナノメートルの範囲の厚さを有する。３桁の参照番号のうち、下２桁が同じものは同じものを指す。
【００２５】
本発明の構造、動作及び利点は、添付の図を参照して下記の説明から更に明らかになるであろう。
【発明を実施するための最良の形態】
【００２６】
本発明を説明する前に、従来技術のプロセスの関連部分が簡単に検討される。さて、図１を参照すると、従来技術の半導体装置１００の一部分の断面図が示されている。第１のＩＬＤ層１０２内に、複数個の金属領域１０４Ａ，１０４Ｂ及び１０４Ｃが示されている。金属領域は相互接続線（例えば１０４Ａ及び１０４Ｂ）であり、または１０４Ｃの場合のようにバイアである。第１のＩＬＤ層１０２の上にあるのは、上面１０７を有する酸化物層１０６である。図１に示されている例では、相互接続１０４Ａ及び相互接続１０４Ｂの間に空隙を形成することが望ましい。図１の半導体装置１００をもたらすプロセスは、内面１０９を有する開いた空洞１０８を形成するために、エッチング（例えば反応性イオン・エッチング（ＲＩＥ））を行い、そしてエッチング後のクリーニング・プロセスを使用する。
【００２７】
図２は、半導体装置１００に、空隙を形成するための従来のプロセスを行った後の従来の半導体装置２００の一部分の断面図を示す。このステップにおいて、第２誘電体層２１０が、酸化物層２０６の上に付着される。第２誘電体層２１０は、プラズマ増強化学蒸着（ＰＥＣＶＤ）又はＣＶＤにより付着される、例えば、ＳｉＯ２，ＳｉＯＦ，ＳｉＣＯＨ，ＳｉＣ，ＳｉＣＮ又はこれらの多孔性体（ｐｏｒｏｕｓ）のような代表的なＩＣチップ絶縁膜の任意のものでよい。Ｃｕ/ｌｏｗ−ｋ（ｋ＜4.0の誘電率）の多レベル配線技術の例として、第２の誘電体操２１０はＰＥＣＶＤのＳｉＣＯＨでもよい。下２桁が同じ参照番号は同様な構造体（ｆｅａｔｕｒｅ）を表し、そして図２の酸化物層２０６は、図１の酸化物層１０６と同様である。第２の誘電体層２１０は、相互接続体２０４Ａ及び２０４Ｂの間で、閉ざされた空洞２０８を形成する。第２の誘電体層２１０を付着するプロセスの間、この誘電体層２１０の材料のいくらかが、参照番号２１２で示すように、空洞２０８の内部に付着される。これは、キャパシタンスを増大するという悪い効果を有する。したがって、空洞内に誘電体材料が形成されない閉ざされた空隙を形成することが望ましい。空洞２０８の良好な寸法は、使用される相互接続体の高さ及び間隔に依存する。近年のＣＭＯＳ配線においては、空洞の深さ及び幅の寸法は、約５０ｎｍ（ナノメータ）から約１μｍ（１０００ｎｍ）の任意の範囲であり得る。空洞２０８の深さが、相互接続トレンチの底（２０５Ａ及び２０５Ｂとして示す）を、トレンチ（２０４Ａ及び２０４Ｂ）の深さの約８％乃至約１２％、好ましくは約１０％の量だけ超え、これにより、電気的な縞電界（ｅｌｅｃｔｒｉｃ  ｆｒｉｎｇｉｎｇ  ｆｉｅｌｄ）が、残りの誘電体内にではなく空洞内にほとんど含まれることが最も好ましい。このことは、以下の説明において詳細に説明する本発明により効果的に達成される。
【００２８】
図３は、半導体装置１００に、本発明に従う空隙を形成するステップが行われた後の半導体装置３００の一部分の断面図である。このステップにおいて、核化防止層３１８が酸化物層３０６の上に付着される。又、核化防止層３１８は、第１誘電体層３０２内の空洞３０８の内壁即ち内面を覆う。核化防止層の核化防止剤は種結晶の成長を防止し、そして、後続の付着ステップにおける選択性を与える。これについては後続の図の説明の間に検討される。核化防止層３１８は、スピン・コート技術、化学溶液付着又は化学蒸着を含む周知のプロセスを使用して付着される。
【００２９】
１つの実施例において、核化防止層３１８は、ダイヤモンド状炭素（ＤＬＣ）からなる。この材料は水素化炭素であり、これは比較的硬くて耐久性があり、そして、粘着即ちこびり付き防止フィルムとして働く。ＤＬＣ層の代表的な厚さの範囲は、１ナノメータ（ｎｍ）から２０ナノメータ（ｎｍ）である。ＤＬＣに加えて、アモルファス炭素、（α-Ｃ）又は、ＳｉＯ２，ＳｉＯＦ，ＳｉＣＯＨ，ＳｉＣ及びＳｉＣＮからなる群から選択されスピン−オン又はＰＥＣＶＤにより付着された無機誘電体のような他の核化防止材料が可能である。又、例えば、ＧｅＯ２，ＧｅＣ及びＧｅＣＮのようなゲルマニウム・ベースの組成も使用可能である。
【００３０】
ＤＬＣ（又はアモルファス炭素（α-Ｃ））の核化防止層３１８は、例えば化学蒸着（ＣＶＤ）、プラズマ蒸着（ＰＶＤ）、スパッタリング、及び他の同様な技術のような種々な付着プロセスにより付着されることができる。ＤＬＣ層３１８は、ダイヤモンド層と同様な特性を有するが、１００％ダイヤモンドではない。かくして、ＤＬＣ層３１８には、例えばシリコン又はゲルマニウムのような他の元素を導入されることができる。
【００３１】
図４は、半導体装置３００に、本発明に従う空隙を形成するステップが行われた後の半導体装置３００の一部分の断面図である。前述のように、核化防止層４１８（核化防止層３１８に対応）は、粘着防止膜として働く。続いて付着される誘電体は、核化防止層４１８に粘着しない。続いて付着される誘電体は、酸化物層４０６に粘着することが望ましい。したがって、核化防止層は、酸化物層４０６の表面から除去される。しかしながら、核化防止層４１８は、第１誘電体層４０２内の空洞４０８の内面上に留まる（図３の層３１８に対応）。１つの実施例において、核化防止層は、スパッタ付着装置を使用して酸化物層４０６の上面から除去される。核化防止層４１８を除去するために他の種々な技術が使用されることができる。これらの技術は、例えば、プラズマ・エッチング、反応性イオン・エッチング（ＲＩＥ）、スパッタ・クリーニング、若しくはイオン・ビーム・ミリング等の異方性エッチ・プロセスを含む。核化防止層の除去を行うプロセス・ツールは、ＲＩＥエッチング装置、ＰＶＤメタル・ツール（これはスパッタ・プリクリーン室を含む）、プラズマ・エッチング及び灰化装置、並びにイオン・ビーム・ミルを含む。
【００３２】
図５は、半導体装置４００に、本発明に従う空隙を形成するステップが行われた後の半導体装置５００の一部分の断面図である。このステップにおいて、第２誘電体層５１０が酸化物層５０６の上に付着される。核化防止層５１８が、閉ざされた空隙５０８の内面上に残存しているので、第２誘電体材料は、第１誘電体層５０２内の空洞５０８の内面に粘着しない。したがって、図５の空隙のキャパシタンスは、前述の従来技術の方法におけるキャパシタンスよりも低くなる。使用される誘電体の種類により約５％から２０％のキャパシタンスの減少が、核化防止層５１８を使用することにより得られた。
【００３３】
図６は、本発明の方法を行うプロセス・ステップのフロー・チャートを示す。プロセス・ステップ６４２において、図１の空洞１０８のような上部が開いた空洞が形成される。プロセス・ステップ６４４において、図３の３１８のような核化防止層が付着される。ステップ６４６において、（図３と比較すると）図４に示されているように、核化防止層３１８（図４では４１８）が酸化物層４０６の上面から除去される。最後に、ステップ６４８において、例えば図５の層５１０のような第２誘電体層が付着される。
【００３４】
多層半導体装置内の多様な層を形成するために、このプロセスが繰り返されることができる。相互接続体相互間のキャパシタンスを減少することにより、本発明は、改善された半導体装置の動作性能を実現する。
【００３５】
本発明は他の多様な実施例を有することを理解すべきである。更に、明細書で示しそして説明した発明の型は、本発明の良好な実施例を構成するけれども、すべての可能な実施例を示してはいない。使用した用語は、限定のためにではなく説明のために使用したものであり、そして、開示した本発明の精神及び範囲から逸脱することなく多用な変更が可能であることを理解すべきである。かくして、本発明に範囲は、明細書に示した実施例のみならず、添付した請求の範囲及びこれの法的均等物により決められる。
【図面の簡単な説明】
【００３６】
【図１】従来の空隙形成プロセスを示す図である。
【図２】従来の空隙形成プロセスを示す図である。
【図３】本発明に従う空隙形成の実施例を示す図である。
【図４】本発明に従う空隙形成の実施例を示す図である。
【図５】本発明に従う空隙形成の実施例を示す図である。
【図６】本発明の方法を実行するプロセス・ステップのフロー・チャートを示す図である。
【符号の説明】
【００３７】
１００  半導体装置
１０２  第１のＩＬＤ層
１０４Ａ，１０４Ｂ，１０４Ｃ    相互接続体
１０６  酸化物層
１０７  上面
１０８  開いた空洞
１０９  内面
２００  半導体装置
２０２  第１誘電体層
２１０  第２誘電体層
２０４Ａ，２０４Ｂ  相互接続体
２０５Ａ，２０５Ｂ  底
２０６  酸化物層
２０８  空洞
３００半導体装置
３０２  第１誘電体層
３０４Ａ，３０４Ｂ，３０４Ｃ  相互接続体
３０６  酸化物層
３０８  空洞
３１８  核化防止層
４００  半導体装置
４０２  第１誘電体層
４０４Ａ，４０４Ｂ，４０４Ｃ  相互接続体
４０６  酸化物層
４０８  核化防止層
５００  半導体装置
５０２  第１誘電体層
５０４Ａ、５０４Ｂ，５０４Ｃ  相互接続体
５０６  酸化物層
５０８  空隙
５１０  第２誘電体層
５１８  核化防止層    
【図１】
2008277807.tif 000003
【図２】
2008277807.tif 000004
【図３】
2008277807.tif 000005
【図４】
2008277807.tif 000006
【図５】
2008277807.tif 000007
【図６】
2008277807.tif 000008