(57)【要約】【課題】必要に応じて設定コードと遅延時間の関係を測定することにより遅延時間に対する周囲環境の影響を除去できる可変遅延回路を提供するとともに、この可変遅延回路を用いた半導体テスト装置を実現すること。【解決手段】設定コードに応じた遅延時間を発生するプログラマブル遅延回路と、選択的にこのプログラマブル遅延回路の遅延時間を測定する遅延時間測定手段とで構成された可変遅延回路であることおよびこの可変遅延回路を用いて半導体テスト装置におけるＤＵＴの出力信号を取り込むためのストローブ信号のタイミングを調整することを特徴とするもの。【選択図】                    図１
2008294782.tif 000002
【特許請求の範囲】
【請求項１】
設定コードに応じた遅延時間を発生するプログラマブル遅延回路と、
選択的にこのプログラマブル遅延回路の遅延時間を測定する遅延時間測定手段、
とで構成されたことを特徴とする可変遅延回路。
【請求項２】
前記遅延時間測定手段は、前記プログラマブル遅延回路の前段に接続されモード選択に応じて選択的にプログラマブル遅延回路をループ内に含むリング発振器を構成するセレクタと、このリング発振器の出力信号の周期を測定するカウンタを含むことを特徴とする請求項１記載の可変遅延回路。
【請求項３】
可変遅延回路を介して入力される試験パターン信号に応じた被測定対象の出力信号が可変遅延回路を介して入力されるストローブ信号のタイミングにしたがって取り込まれる半導体テスト装置において、
前記可変遅延回路は、設定コードに応じた遅延時間を発生するプログラマブル遅延回路と、選択的にこのプログラマブル遅延回路の遅延時間を測定する遅延時間測定手段、とで構成されたことを特徴とする半導体テスト装置。
【請求項４】
前記遅延時間測定手段は、前記プログラマブル遅延回路の前段に接続されモード選択に応じて選択的にプログラマブル遅延回路をループ内に含むリング発振器を構成するセレクタと、このリング発振器の出力信号の周期を測定するカウンタを含むことを特徴とする請求項３記載の半導体テスト装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、可変遅延回路および半導体テスト装置に関し、詳しくは、可変遅延回路における設定遅延時間の高精度化とこの可変遅延回路を用いた半導体テスト装置に関するものである。
【背景技術】
【０００２】
図２は、半導体テスト装置における被測定対象(以下ＤＵＴという)の出力信号取込部の概念ブロック図である。ＤＵＴ１０には、半導体テスト装置２０のパターン発生器２１およびフォーマッタ２２を介して所定の試験パターン信号が入力される。ＤＵＴ１０は、入力される試験パターン信号に応じた出力信号をフリップフロップ２３に出力する。フリップフロップ２３は、プログラマブル遅延回路２４を介して入力されるストローブ信号ＳＴＢのタイミングにしたがってＤＵＴ１０の出力信号を取り込む。
【０００３】
プログラマブル遅延回路２４は、図３に示すように、設定される遅延時間に応じてフリップフロップ２３に入力されるストローブ信号ＳＴＢのタイミングを変化させ、ＤＵＴ１０の出力信号が変化するタイミングを探し出すためのタイミングサーチを行う。図３の例では、ＤＵＴ１０の出力信号の期待値をＨレベルとし、ＤＵＴ１０の出力信号がＦａｉｌからＰａｓｓに変わるタイミングを探し出す例を示している。
【０００４】
図４は従来から一般に用いられているプログラマブル遅延回路２４の一例を示すブロック図である。プログラマブル遅延回路２４は、「１」または「０」の系統を選択するセレクタＳＥＬと、セレクタＳＥＬの「１」の系統に接続された単位遅延時間ｔｄを有する少なくとも１個のゲート遅延素子ＧＤからなる複数の遅延ユニットＤＬＵ０〜ＤＬＵｎを直列接続することにより構成されている。
【０００５】
各遅延ユニットＤＬＵ０〜ＤＬＵｎにおいて、セレクタＳＥＬで設定コード（Ｄｎ〜Ｄ０）により「１」の系統が選択されると入力信号にはその遅延ユニットに接続されているゲート遅延素子ＧＤの単位遅延時間ｔｄの個数倍に相当する遅延時間が与えられ、「０」の系統が選択されることによりその遅延ユニットの遅延時間は０になる。
【０００６】
図５は図４のように構成されるプログラマブル遅延回路２４の設定コード（Ｄｎ〜Ｄ０）と設定される遅延時間の特性例図である。理想的には、設定コードに対して遅延時間が直線的に変化することが望ましいが、遅延ユニットＤＬＵ０〜ＤＬＵｎを構成する各素子間に特性のばらつきがあることなどにより、直線的特性にはならないことが多い。
【０００７】
そこで、図６に示すように、プログラマブル遅延回路２４に遅延時間測定器３０を接続してあらかじめ設定コードと遅延時間の関係を測定し、図７のようなテーブルを作成することが行われている。そして、タイミングサーチにあたり、作成したテーブルを参照して必要な遅延時間に対応するコードを設定することにより、プログラマブル遅延回路２４から所望の遅延時間を発生させる。
【０００８】
【特許文献１】特開２００１−２１５２６１号公報
【０００９】
特許文献１には、半導体デバイス試験装置において、プログラマブル遅延回路の遅延時間を調整してタイミング調整を行うこと(段落０００７)やストローブパルスのタイミングサーチに関すること(段落００１６)やストローブパルスの出力タイミングの非直線性(段落００１８、図８)などは記載されているが、あらかじめテーブルを作成して遅延時間を補正することについての記載はない。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかし、このようにあらかじめテーブルを作成して遅延時間を補正するようにしても、プログラマブル遅延回路２４が組み込まれた装置が設置される環境によっては、温度変化や電源電圧変動の影響を受けて遅延時間特性が変化することがあり、作成したテーブルに基づく補正に対して誤差が生じてしまうという問題がある。
【００１１】
本発明は、このような従来の問題点に着目したものであり、その目的は、必要に応じて設定コードと遅延時間の関係を測定することにより遅延時間に対する周囲環境の影響を除去できる可変遅延回路を提供するとともに、この可変遅延回路を用いた半導体テスト装置を実現することにある。
【課題を解決するための手段】
【００１２】
このような課題を達成する請求項１の発明は、
設定コードに応じた遅延時間を発生するプログラマブル遅延回路と、
選択的にこのプログラマブル遅延回路の遅延時間を測定する遅延時間測定手段、
とで構成されたことを特徴とする可変遅延回路である。
【００１３】
請求項２の発明は、請求項１記載の可変遅延回路において、前記遅延時間測定手段は、前記プログラマブル遅延回路の前段に接続されモード選択に応じて選択的にプログラマブル遅延回路をループ内に含むリング発振器を構成するセレクタと、このリング発振器の出力信号の周期を測定するカウンタを含むことを特徴とする。
【００１４】
請求項３の発明は、
可変遅延回路を介して入力される試験パターン信号に応じた被測定対象の出力信号が可変遅延回路を介して入力されるストローブ信号のタイミングにしたがって取り込まれる半導体テスト装置において、
前記可変遅延回路は、設定コードに応じた遅延時間を発生するプログラマブル遅延回路と、選択的にこのプログラマブル遅延回路の遅延時間を測定する遅延時間測定手段、とで構成されたことを特徴とする。
【００１５】
請求項４の発明は、請求項３記載の半導体テスト装置において、前記遅延時間測定手段は、前記プログラマブル遅延回路の前段に接続されモード選択に応じて選択的にプログラマブル遅延回路をループ内に含むリング発振器を構成するセレクタと、このリング発振器の出力信号の周期を測定するカウンタを含むことを特徴とする。
【発明の効果】
【００１６】
これらにより、必要に応じてプログラマブル遅延回路の遅延時間を測定できるので、可変遅延回路における設定遅延時間の高精度化が図れる。
【００１７】
そして、このように構成される可変遅延回路を用いて、半導体テスト装置においてＤＵＴに入力される試験パターン信号およびＤＵＴの出力信号を取り込むためのストローブ信号のタイミングを調整することにより、半導体テスト装置のタイミング調整の高精度化が実現できる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明について、図面を用いて説明する。図１は本発明の具体例を示すブロック図であり、図２と共通する部分には同一の符号を付けている。図１において、プログラマブル遅延回路２４には、選択的に遅延時間を測定する回路が設けられている。すなわち、プログラマブル遅延回路２４の前段には、動作モードとして「１」または「０」の系統を選択指定するセレクタ２５が設けられている。
【００１９】
セレクタ２５の「１」の系統には、ストローブ信号ＳＴＢが入力されている。「０」の系統には、プログラマブル遅延回路２４の出力信号がインバータ２６を介して入力されていて、リング発振器が形成される。そして、このリング発振器の発振信号はカウンタ２７にも入力されている。カウンタ２７にはゲート時間が設定されていて、所定のゲート時間内でリング発振器の発振信号に対するカウント動作を行う。
【００２０】
カウンタ２７のゲート時間Ｔｇｔと得られたカウント値ＣＴから、（１）式に示すようにリング発振器の発振信号の周期Ｔｒｏを求めることができる。
Ｔｒｏ＝Ｔｇｔ／ＣＴ      （１）
【００２１】
このようにして求められるリング発振器の発振信号の周期Ｔｒｏは、プログラマブル遅延回路２４の遅延時間をＴｐｄ、セレクタ２５とインバータ２６などその他の経路の遅延時間をＴｏｔｒとすると、（２）式で表すことができる。
Ｔｒｏ＝（Ｔｐｄ＋Ｔｏｔｒ）＊２      （２）
ここで、「＊２」は、１周期の発振信号を出力するためにはリング発振器が２周することを表している。
【００２２】
このように、リング発振器の発振信号の周期Ｔｒｏを求めることによって、その時点におけるプログラマブル遅延回路２４の実際の遅延時間Ｔｐｄを知ることができる。なお、パターン発生器２１およびフォーマッタ２２を介してＤＵＴ１０に所定の試験パターン信号を入力する系統にも、ＤＵＴ１０の出力信号を取り込む系統と同様な構成の可変遅延回路が設けられるが図示しない。
【００２３】
図１の回路構成における具体的な測定手順について説明する。まず、タイミングサーチモードでは、セレクタ２５で動作モード「１」を選ぶ。これにより、ストローブ信号ＳＴＢにはプログラマブル遅延回路２４で設定コード（Ｄｎ〜Ｄ０）に応じて設定される所定の遅延時間が与えられることになり、たとえば前述の図３と同様に、ＤＵＴ１０の出力信号の期待値をＨレベルとし、ＤＵＴ１０の出力信号がＦａｉｌからＰａｓｓに変わるタイミングを探し出す。このタイミングサーチの段階では、プログラマブル遅延回路２４により実際に与えられる遅延時間の目安をあらかじめ作成されたテーブルから知ることはできるものの、具体的な遅延時間を正確に把握することはできない。
【００２４】
動作モード「１」でＤＵＴ１０の出力信号がＦａｉｌからＰａｓｓに変わるタイミングを探し出したら、そのタイミングにおけるプログラマブル遅延回路２４の具体的な遅延時間を正確に測定するために、設定コード（Ｄｎ〜Ｄ０）はそのままにしてセレクタ２５で動作モード「０」を選ぶ。これにより、前述のようにリング発振器が形成され、リング発振器の発振信号の周期Ｔｒｏを求めることによって、その時点におけるプログラマブル遅延回路２４の実際の遅延時間Ｔｐｄを測定することができる。
【００２５】
このように、本発明の可変遅延回路では、タイミングサーチ動作により出力信号が変化するタイミングを検出した直後に遅延時間の測定を行うために、遅延時間測定結果に対する温度変化や電源電圧変動などの周囲環境変動の影響を排除することができ、高精度の遅延時間測定結果が得られる。
【００２６】
そして、可変遅延回路を介して入力される試験パターン信号に応じたＤＵＴの出力信号が可変遅延回路を介して入力されるストローブ信号のタイミングにしたがって取り込まれる半導体テスト装置において、このように構成される可変遅延回路を用いてＤＵＴの出力信号を取り込むためのストローブ信号のタイミングを調整することにより、半導体テスト装置のタイミング調整の高精度化が実現できる。
【００２７】
なお、上記実施例では、半導体テスト装置においてＤＵＴに入力される試験パターン信号およびＤＵＴの出力信号を取り込む例について説明したが、半導体テスト装置に限るものではなく、可変遅延回路により所望の遅延時間を与える構成における遅延時間の高精度化に有効である。
【００２８】
以上説明したように、本発明によれば、必要に応じて設定コードと遅延時間の関係を測定でき、遅延時間に対する周囲環境の影響を除去できる可変遅延回路が実現できる。
【００２９】
また、この可変遅延回路を用いて半導体テスト装置におけるＤＵＴの出力信号を取り込むためのストローブ信号のタイミングを調整することにより、タイミング調整の高精度化が実現できる。
【図面の簡単な説明】
【００３０】
【図１】本発明の具体例を示すブロック図である。
【図２】半導体テスト装置における被測定対象の出力信号取込部の概念ブロック図である。
【図３】タイミングサーチの概念図である。
【図４】従来から一般に用いられているプログラマブル遅延回路の一例を示すブロック図である。
【図５】プログラマブル遅延回路の設定コード（Ｄｎ〜Ｄ０）と設定される遅延時間の特性例図である。
【図６】プログラマブル遅延回路の遅延時間測定例図である。
【図７】プログラマブル遅延回路の設定コードと遅延時間の関係テーブル例図である。
【符号の説明】
【００３１】
１０  被測定対象(ＤＵＴ)
２０  半導体テスト装置
２１  パターン発生器
２２  フォーマッタ
２３  フリップフロップ
２４  プログラマブル遅延回路
２５  セレクタ
２６  インバータ
２７  カウンタ
【図１】
2008294782.tif 000003
【図２】
2008294782.tif 000004
【図３】
2008294782.tif 000005
【図４】
2008294782.tif 000006
【図５】
2008294782.tif 000007
【図６】
2008294782.tif 000008
【図７】
2008294782.tif 000009