(57)【要約】【課題】画素加算回路を加えても回路構成が著しく増加せず、加算する画素数が多くなっても出力画像信号のデータレートの上限が低くなることのないＣＤＳ回路を提供する。【解決手段】画素信号を保持するコンデンサＣ１と、Ｃ１の保持電圧を予め決められた電位に設定する電位設定手段（Ｓｗ７）と、リセット画素信号が一方の端子に供給されるコンデンサＣ２と、反転入力端子に前記Ｃ２の他方の端子が接続されており、負帰還回路を短絡するスイッチＳｗ３と、Ｓｗ３と並列にスイッチＳｗ４とコンデンサＣ３とが直列に接続され、前記Ｃ１の保持電圧が非反転入力端子に接続されており、画素信号とリセット画素信号の差分信号を演算すると共に前記Ｃ３に所定の複数回の差分信号を加算して保持する差動増幅手段（アンプ４）と、差動増幅手段の出力信号を保持するコンデンサＣ４と、Ｃ４の保持電圧を水平信号線に出力する出力手段（Ｓｗ６）とで構成する。【選択図】図１
2008079072.tif 000002
【特許請求の範囲】
【請求項１】
入射光を電荷に変換して蓄積し、蓄積された電荷に応じた画素信号を出力する単位画素が複数規則的に２次元配列された固体撮像素子の前記複数の単位画素のうち、列方向に配列された前記単位画素の出力が接続される垂直信号線毎に設けられており、前記固体撮像素子で発生する固定パターンノイズを抑圧するＣＤＳ回路であって、
前記列方向に配列された単位画素から出力される画素信号を保持する第１のコンデンサと、
前記第１のコンデンサの保持電圧を予め決められた電位に設定する電位設定手段と、
前記列方向に配列された単位画素のリセット時におけるリセット画素信号が一方の端子に供給される第２のコンデンサと、
前記第２のコンデンサの他方の端子が接続された反転入力端子、前記第1のコンデンサに接続された非反転端子とを有し、前記反転入力端子に接続され、負帰還回路を短絡する第１のスイッチと前記第１のスイッチと並列に第３のコンデンサと前記第３のコンデンサの放電を阻止するための第２のスイッチとが直列に接続されたオペアンプにより構成されており、前記第１のコンデンサの保持電圧が非反転入力端子に接続され、前記画素信号と前記リセット画素信号との差分信号を増幅すると共に、前記第２のスイッチを適宜操作して前記第３のコンデンサに所定の複数回の前記差分信号を加算して保持する差動増幅手段と、
前記差動増幅手段の出力信号を保持する第４のコンデンサと、
前記第４のコンデンサの保持電圧を水平信号線に出力する出力手段と、
を有し、ＣＤＳ処理を行うと共に複数の画素信号の加算処理を行うことを特徴とする固体撮像素子のＣＤＳ回路。
【請求項２】
前記差動増幅手段の出力回路はＭＯＳトランジスタを用いたソースフォロワ部と定電流回路部で構成されており、前記差分信号を出力後に前記定電流回路部の電流を遮断することで前記第４のコンデンサと絶縁状態となることを特徴とする請求項１に記載の固体撮像素子のＣＤＳ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は固体撮像素子のＣＤＳ回路に係り、特に、垂直方向の画素信号を加算して画素数を削減する画素加算回路を含めた固体撮像素子のＣＤＳ回路に関する。
【背景技術】
【０００２】
固体撮像素子の一種であるＣＭＯＳイメージセンサは、２次元配列されている画素で発生した電荷を電気信号に変換し、画素毎に設けられたアンプで増幅した後に、垂直選択回路と水平選択回路によりスイッチを操作して画素信号を順次選択することで連続した信号として取り出している。通常、ＣＭＯＳイメージセンサの信号処理としては、垂直選択回路で選択された画素信号が出力される垂直信号線（列方向信号線）毎にＣＤＳ（Correlated Double Sampling：相関２重サンプリング）処理が行われ、次に水平選択回路で複数の垂直信号線の１つを順次選択し、ＣＤＳ処理が行われた垂直信号線上にある画素信号を水平信号線（出力信号線）に出力して取り出すようにしている。
【０００３】
図５は、ＣＭＯＳイメージセンサの構成例を示すものである。同図において、画素部５１は内部にフォトダイオードとアンプが２次元に配列されており、入射光を電気信号に変換する。垂直選択回路５２は画素部５１で発生した画素信号を順次選択して垂直信号線毎に設けられたＣＤＳ処理を行うＣＤＳ回路５３に信号を送る。水平選択回路５４はＣＤＳ回路５３を経由した画素信号を順次選択し、選択された画素信号をＡＭＰ（増幅器）５５に供給し外部に出力する。
【０００４】
ＣＤＳ回路５３で行うＣＤＳ処理は、垂直信号線毎に読み出された単位画素の画素信号を保持すると共に、次のタイミングで画素信号をリセットして得たリセット画素信号を同様に保持し、保持された２つの画素信号の差分を求め、この差分の信号を新たな画素信号とすることで画素毎の特性のばらつきで発生する固定パターンノイズを抑圧するものであり、このようなＣＤＳ処理による固定パターンノイズの抑圧は従来から用いられている方法である（例えば、特許文献１参照）。
【０００５】
一方、近年、イメージセンサから取り出す信号として、静止画用の高画素数の画像信号に加え、同じ画素の信号を用いて動画用のフレームレートの高い低画素数の画像信号を取り出すことが要請されている。このとき、低画素数の信号を取り出す方法としては単純に画素を間引く方法が考えられるが、この方法では良く知られているように、ナイキスト周波数の低下に伴う低周波への折り返し成分のモワレが発生し画質が著しく劣化する問題がある。そのため、複数の画素信号を加算し混合することで低画素数の画像信号を得る方法が用いられている（例えば、特許文献２参照）。
【０００６】
次に、図６、図７を用い、従来の画素信号の加算方法について説明する。図６は、従来の画素信号の加算を行う回路の一例を示したもので、垂直方向の２画素の画素加算を行う場合である。図７は、図６に示す回路の各部の動作を示すタイミングチャートである。
【０００７】
図６、図７において、画素６１，画素６２は垂直方向に隣り合った同色の画素である。この画素から別々の時間に選択され垂直信号線６３に出力された図７（ａ）（ｂ）に示す画素信号出力は、端子Ｓ６１，Ｓ６２に供給された（ｃ）（ｄ）に示すハイ信号のタイミングでトランジスタＴｒ６１，Ｔｒ６２をオンし、（ｅ）（ｆ）に示すような画素信号Ｖｓ６１，Ｖｓ６２としてコンデンサＣ６１，Ｃ６２に蓄積される。
次に、端子Ｓ６３に供給された（ｇ）に示す信号タイミングでトランジスタＴｒ６３，Ｔｒ６４を同時にオンしてコンデンサＣ６１，Ｃ６２に蓄積された画素信号を水平信号線６４に出力しアンプ６５に供給する。アンプ６５は、ＳＣ（スイッチドキャパシタ）アンプ構成であって、電荷を用いた電圧加算を行い、（ｈ）に示すような画素加算された画像信号を出力する。
【０００８】
上記の画素加算により、出力画像信号の垂直方向の画素数を１／２に減少することができる。画素加算は画像信号のデータ量が減少するので、画像信号読出しのフレームレート（垂直周波数）を高くすることが容易になり、動画用信号として出力できるようになる。又、この例では２つの画素信号を加算しているので画素内のフォトダイオードの受光面積が２倍になったことと等価となり、画素の感度アップが図れる効果もある。
【特許文献１】特許第３５７４３７０号公報
【特許文献２】特開平１１−１４６２７８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、前記した従来の画素加算方式の場合、加算画素数が多い場合には、水平信号線６４の寄生容量が大きくなるため、電荷を用いた電圧加算を行う時の電荷のチャージスピードが遅くなり、出力画像信号のデータレートの上限が低くなる欠点がある。
【００１０】
又、図６に示す回路では画素信号を保持して加算する構成しか示していないが、イメージセンサとしては前述のＣＤＳ処理を行なう必要があるので、その場合は、画素信号以外に画素信号をリセットした後のリセット画素信号の画素加算を考慮しなければならない。したがって、この場合は、図６の回路構成がほぼ２倍必要になってしまう。更にＣＤＳ処理として、画素信号とリセット画素信号の差分を得るのに画素加算後の信号で行うようにすると差分演算回路が必要になるなど回路構成が複雑となる。
【００１１】
すなわち、従来のイメージセンサでは、ＣＤＳ処理を行っている固体撮像素子に画素数を削減するために行う画素加算回路を加えると回路構成が著しく増加し、これによりＬＳＩとしての実装のレイアウト面積が多く必要となる問題点を有していた。又、加算する画素数が多くなると水平信号線への寄生容量が大きくなるため、加算時の電荷のチャージスピードが遅くなり、出力画像信号のデータレートの上限が低くなるという性能上の問題点もあった。更に、ＣＤＳ回路は列方向に多数必要であるから電力を消費する問題もある。
【００１２】
本発明は、このような従来の問題点に鑑みなされたものであり、ＣＤＳ処理を行っている固体撮像素子に画素数を削減するために行う画素加算回路を加えても回路構成が増加し実装のレイアウト面積が多く必要となることがなく、更に加算する画素数が多くなっても加算時の電荷のチャージスピードが遅くなり出力画像信号のデータレートの上限が低くなることのない省電力型の固体撮像素子のＣＤＳ回路を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明は、上記課題を解決する手段として以下の（１）（２）に記載の構成からなる。すなわち、
（１）入射光を電荷に変換して蓄積し、蓄積された電荷に応じた画素信号を出力する単位画素が複数規則的に２次元配列された固体撮像素子の前記複数の単位画素のうち、列方向に配列された前記単位画素の出力が接続される垂直信号線毎に設けられており、前記固体撮像素子で発生する固定パターンノイズを抑圧するＣＤＳ回路であって、
前記列方向に配列された単位画素から出力される画素信号を保持する第１のコンデンサと、
前記第１のコンデンサの保持電圧を予め決められた電位に設定する電位設定手段と、
前記列方向に配列された単位画素のリセット時におけるリセット画素信号が一方の端子に供給される第２のコンデンサと、
反転入力端子に前記第２のコンデンサの他方の端子が接続され、負帰還回路に負帰還回路を短絡する第１のスイッチと、前記第１のスイッチと並列に第３のコンデンサと前記第３のコンデンサの放電を阻止するための第２のスイッチとが直列に接続されたオペアンプにより構成されており、前記第１のコンデンサの保持電圧が非反転入力端子に接続され、前記画素信号と前記リセット画素信号との差分信号を増幅すると共に、前記第２のスイッチを適宜操作して前記第３のコンデンサに所定の複数回の前記差分信号を加算して保持する差動増幅手段と、
前記差動増幅手段の出力信号を保持する第４のコンデンサと、
前記第４のコンデンサの保持電圧を水平信号線に出力する出力手段と、
を有し、ＣＤＳ処理を行うと共に複数の画素信号の加算処理を行うことを特徴とする固体撮像素子のＣＤＳ回路を提供する。
（２）前記差動増幅手段の出力回路はＭＯＳトランジスタを用いたソースフォロワ部と定電流回路部で構成されており、前記差分信号を出力後に前記定電流回路部の電流を遮断することで前記第４のコンデンサと絶縁状態となることを特徴とする請求項１に記載の固体撮像素子のＣＤＳ回路を提供する。
【発明の効果】
【００１４】
本発明に係る請求項１の構成によれば、ＣＤＳ処理を行っている固体撮像素子に画素数を削減するために行う画素加算機能を加えるても回路構成が著しく複雑になることがない。このためＬＳＩとしての実装レイアウト面積が多くならず、ＬＳＩを大型化せずに済む。又、加算する画素数が多くなっても水平信号線への寄生容量が増加することが無いので、出力画像信号のデータレートの上限が低くなるという問題も発生しない。
また、本発明に係る請求項２の構成によれば、アンプ４の出力回路の動作電流を遮断することで省電力化とコンデンサＣ４の保持電圧の維持が同時に行える特徴がある。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施形態に係るＣＭＯＳイメージセンサについて、図面を参照して説明する。図１は、本発明に係る画素加算動作を含むＣＤＳ回路の一実施例を示すブロック図、図２は、図１に示すブロックの各部の動作を説明するタイミングチャート、図３は、本発明に係る画素加算動作を含むＣＤＳ回路の実装時の等価回路図、図４は、図３に示す回路の各部の動作を説明するタイミングチャートである。
【００１６】
最初に、図１を用いて、本実施例における画素加算動作を含むＣＤＳ回路の基本構成を説明する。図１において、画素１，画素２は垂直方向に隣り合った同色の画素で、夫々の出力画素信号は垂直信号線３に接続されている。垂直信号線３には、夫々外部から入力される信号の制御タイミングでオンオフするスイッチＳｗ１，Ｓｗ２の一方の端子が接続されている。Ｓｗ１の他方の端子は、コンデンサＣ１とオペアンプ構成のアンプ４の＋(プラス)入力端子（非反転入力端子）に接続されており、又、端子Ｖｒｅｆから入力される所定の電圧がスイッチＳｗ７を経てこの部分に供給されるようになっている。
【００１７】
Ｓｗ２の他方の端子はコンデンサＣ２の一方の端子に接続されており、Ｃ２の他方の端子は、夫々外部から入力される信号の制御タイミングでオンオフするスイッチＳｗ３，Ｓｗ４の一方の端子とアンプ４の−（マイナス）入力端子（反転入力端子）に接続されている。Ｓｗ４の他方の端子には直列に接続されるコンデンサＣ３の一方の端子が接続されている。
Ｓｗ３，Ｃ３の他方の端子とアンプ４の出力端子は結合され、スイッチＳｗ５の一方の端子に接続される。Ｓｗ５の他方の端子はコンデンサＣ４とバッファ動作のアンプ５の入力端子に接続されている。アンプ５の出力端子はスイッチＳｗ６の一方の端子に接続され、Ｓｗ６の他方の端子は水平信号線６に接続されている。
【００１８】
次に、図１の構成においての画素加算動作とＣＤＳ処理動作について、図２を併用して説明する。
【００１９】
画素１と画素２を異なるタイミングで駆動して、図２（ａ）（ｂ）に示す画素信号Ｖｓ１，Ｖｓ２及びそれに続くリセット画素信号Ｖｒ１，Ｖｒ２を得て垂直信号線３に出力する。
次いで、図２（ｃ）に示す外部から供給される制御信号の最初のハイのタイミングでスイッチＳｗ１をオンし、まず画素１の画素信号Ｖｓ１をコンデンサＣ１に充電する（図２（ｅ））。この時、Ｃ１に充電された電荷Ｑ１を次のように表す。
Ｑ１＝Ｃ１×Ｖｓ１  …（１）
Ｑ１：Ｃ１に充電された電荷
【００２０】
次に、図２（ｄ）（ｇ）（ｈ）に示す外部から供給される制御信号の最初のハイのタイミングでスイッチＳｗ２，Ｓｗ３，Ｓｗ４を夫々オンし、画素１のリセット画素信号Ｖｒ１をコンデンサＣ２に充電する（図２（ｆ））。この時の各点における電圧は、図２のＡ点の電圧をＶａ、Ｂ点の電圧を Ｖｂ、Ｃ点の電圧をＶｃ、Ｄ点の電圧をＶｄとすると、
Ｖａ＝Ｖｒ１  …（２）
Ｖｂ＝Ｖｃ＝Ｖｄ＝Ｖｓ１  …（３）
Ｖａ：Ａ点の電圧
Ｖｂ：Ｂ点の電圧
Ｖｃ：Ｃ点の電圧
Ｖｄ：Ｄ点の電圧
となり、Ｃ３の電荷をＱ３、Ｃ２に充電された電荷をＱ２とすると、
Ｑ３＝Ｃ３×０＝０  …（４）
Ｑ２＝Ｃ２×（Ｖｓ１−Ｖｒ１）…（５）
Ｑ３：Ｃ３の電荷
Ｑ２：Ｃ２に充電された電荷
となる。なお、このときアンプ４は、説明を明確にするためにオフセット等のない理想的なオペアンプとして扱っている。
【００２１】
次のタイミングでは、Ｓｗ１，Ｓｗ２，Ｓｗ４をオンすると同時にＳｗ７を図２（ｉ）で示すようにオンし、Ｄ点にＶｒｅｆの電圧を印加する。この時、Ｃ２の電荷は全てＣ３に移り、Ｃ点に画素１から出力された画素信号とリセット画素信号との差信号がＣ２とＣ３の容量の比で決まる倍率α（α＝Ｃ２／Ｃ３）で増幅された信号として得られる。
Ｖａ’＝Ｖｂ’＝Ｖｄ’＝Ｖｒｅｆ  …（６）
Ｖｃ’＝Ｃ２／Ｃ３×（Ｖｓ１−Ｖｒ１）−Ｖｒｅｆ  …（７）
Ｃ３に移動した電荷Ｑ３’は以下のようになる。
Ｑ３’＝Ｑ２＝Ｃ２×（Ｖｓ１−Ｖｒ１）…（８）
Ｑ３’：Ｃ３に移動した電荷
【００２２】
次に、画素２から出力される信号を画素１と同様にコンデンサＣ１に充電電圧として取り込む。すなわち、Ｓｗ１をオンしてＱ１’の電荷をＣ１に充電する。
Ｑ１’＝Ｃ１×Ｖｓ２  …（９）
Ｑ１’：Ｃ１に充電された電荷
次に、画素２のリセット画素信号Ｖｒ２を読み出し、Ｓｗ２，Ｓｗ３をオンしてＣ２に充電する（Ｓｗ４はオフ）。この時の各点における電圧は、
Ｖａ’’＝Ｖｒ２  …（１０）
Ｖｂ’’＝Ｖｃ’’＝Ｖｄ’’＝Ｖｓ２  …（１１）
となる。
【００２３】
ここで、Ｓｗ４をオフ状態にしているため、Ｃ３の電荷は画素１の出力時に最後に充電されたＱ３’がそのまま残っている。したがって、Ｃ３およびＣ２に充電されている電荷は次のようになる。
Ｑ３’＝Ｃ２×（Ｖｓ１−Ｖｒ１）…（８）
Ｑ２’＝Ｃ２×（Ｖｓ２−Ｖｒ２）…（９）
Ｑ３’：Ｃ３に充電されている電荷
Ｑ２’：Ｃ２に充電されている電荷
【００２４】
次のタイミングでは、Ｓｗ１，Ｓｗ２，Ｓｗ４をオンすると同時にＳｗ７をオンし、Ｄ点にＶｒｅｆの電圧を印加する。この時Ｃ２の電荷は全てＣ３に移り、Ｃ点に画素１から出力された画素信号とリセット画素信号との差信号がＣ２とＣ３の容量の比で決まる倍率αで増幅された信号として得られる。
Ｖａ’  ＝Ｖｂ’＝Ｖｄ’＝Ｖｒｅｆ  …（６）
Ｖｃ’’’＝Ｃ２／Ｃ３×（Ｖｓ１−Ｖｒ１＋Ｖｓ２−Ｖｒ２）
−Ｖｒｅｆ  …（１２）
Ｃ３に移動した電荷Ｑ３’’は以下のようになる。
Ｑ３’’＝Ｑ２’＋Ｑ３’
＝Ｃ２×（Ｖｓ１−Ｖｒ１＋Ｖｓ２−Ｖｒ２）…（１３）
【００２５】
次に、図２（ｎ）に示す制御電圧でＳｗ５をオンにして、上記Ｃ点の電圧をコンデンサＣ４に充電する。したがって、Ｅ点の電圧は次のようになる。
Ｖｅ＝Ｖｃ’’’＝Ｃ２／Ｃ３×（Ｖｓ１−Ｖｒ１＋Ｖｓ２−Ｖｒ２）
−Ｖｒｅｆ  …（１４）
Ｖｅ：Ｅ点の電圧
次いで、このコンデンサＣ４に保持された電荷をバッファ動作のアンプ５を通して水平信号線６に垂直信号線毎にあるスイッチＳｗ６を（ｐ）に示す制御電圧でオンして出力する。この結果、水平信号線６に出力される信号は次のように表される。
Ｖ６＝Ｖｅ  …（１５）
Ｖ６：水平信号線６の信号電圧（図２（ｑ））
【００２６】
以上の動作説明の中で本実施例の特長ある点は、アンプ４の負帰還回路にコンデンサＣ３と直列に挿入されているスイッチＳｗ４の動作である。前述したように、リセット画素信号（Ｖｒ１，Ｖｒ２・・）をコンデンサＣ２に充電するときにはＳｗ３をオンするのであるが、このときＳｗ４は、Ｃ３の充電電圧がオンしたＳｗ３によって放電しないようにオフ状態にして防御する働きをしている。リセット画素信号の読み込み時にＳＷ４を何度オフするかは、画素加算する回数で決める。これにより、Ｃ３には画素信号とリセット画素信号の差分が加算蓄積されて保持されるようになる。
【００２７】
以上の動作により、出力の画素信号は、式（１４）に示すように、画素１と画素２の夫々の画素信号が加算され画素数の削減が行なわれると共に、画素１と画素２のリセット画素信号が減算され画素毎の特性のばらつきで発生する固定パターンノイズが抑圧された状態の画素信号が得られる。
【００２８】
以上詳述したように、本実施例の構成では、本来ＣＤＳ処理を行うための回路にわずかな部品を追加することで垂直方向の画素加算とＣＤＳ処理が同時に行えるようになるので、回路構成が複雑になることがない。
【００２９】
次に、図３を用いて、本発明に係る画素加算動作を含むＣＤＳ回路の実装時の等価回路の構成を説明する。この図３は、図１のブロック図を基にチップ上に実装する等価回路に展開したものである。まず、図１との違いを説明する。
図３に示すように、図１のスイッチＳｗ１，Ｓｗ２，Ｓｗ３，Ｓｗ４，Ｓｗ６及びＳｗ７は、夫々トランジスタＴｒ２，Ｔｒ１，Ｔｒ４、Ｔｒ３，Ｔｒ１４及びＴｒ１０に置き換わっている。又、これらのトランジスタのゲートには端子Ｓ１，Ｓ２，Ｓ３，Ｓ４，Ｓ６及びＳ７を介して外部から供給される制御信号が入力される。
【００３０】
Ｔｒ５〜Ｔｒ９とＴｒ１１，Ｔｒ１２で構成される回路は図１のアンプ４に相当する。ただし、Ｔｒ９は信号出力段のソースフォロア回路、Ｔｒ１１とＴｒ１２は端子Ｓ８から供給される制御信号で動作を制御される定電流回路である。Ｔｒ１３は、定電流源１６を介して供給される定電流で動作するソースフォロワ回路の出力段で、図１のアンプ５に相当する。なお、画素１，画素２，垂直信号線３，水平信号線６とコンデンサＣ１〜Ｃ４は図１に一致させてある。
図３には図１のスイッチＳｗ５に相当するスイッチは無い。このＳｗ５の機能は上記Ｔｒ１２の動作で代行している。
【００３１】
次に、図３の構成においての画素加算動作とＣＤＳ処理動作について、図４を併用して説明する。
【００３２】
画素１と画素２を異なるタイミングで駆動して、図４（ａ）（ｂ）に示す画素信号Ｖｓ１，Ｖｓ２及びそれに続くリセット画素信号Ｖｒ１，Ｖｒ２を得て垂直信号線３に出力する。
次いで、端子Ｓ１に外部から供給される図４（ｃ）に示す制御信号の最初のタイミングで、スイッチ動作をするトランジスタＴｒ２をオンし、まず画素１の画素信号Ｖｓ１をコンデンサＣ１に充電する（図４（ｅ））。この時、Ｃ１に充電される電荷Ｑ１を次のように表す。
Ｑ１＝Ｃ１×Ｖｓ１  …（１６）
Ｑ１：Ｃ１に充電される電荷
【００３３】
次に、端子Ｓ２，Ｓ３，Ｓ４に夫々外部から供給される図４（ｄ）（ｇ）（ｈ）に示す制御信号の最初のタイミングで、夫々スイッチ動作をするＴｒ１、Ｔｒ４，Ｔｒ３をオンし、画素１のリセット画素信号Ｖｒ１をコンデンサＣ２に充電する（図４（ｆ））。この時の各点における電圧は、Ａ点の電圧をＶａ、Ｔｒ８のゲートの電圧をＶｔ８ｇ、Ｔｒ３のＣ２に接続されている点の電圧をＶｔ３ｓ、Ｔｒ７のドレインの電圧をＶｔ７ｄとすると、
Ｖａ＝Ｖｒ１  …（１７）
Ｖｔ８ｇ＝Ｖｔ３ｓ＝Ｖｔ７ｄ＝Ｖｓ１  …（１８）
Ｖａ：Ａ点の電圧
Ｖｔ８ｇ：Ｔｒ８のゲートの電圧（Ｄ点の電圧）
Ｖｔ３ｓ：Ｔｒ３のＣ２に接続されている点の電圧（Ｂ点の電圧）
Ｖｔ７ｄ：Ｔｒ７のドレインの電圧（Ｃ点の電圧）
となり、Ｃ３の電荷をＱ３、Ｃ２充電される電荷をＱ２とすると、
Ｑ３＝Ｃ３×０＝０  …（１９）
Ｑ２＝Ｃ２×（Ｖｓ１−Ｖｒ１）…（２０）
Ｑ３：Ｃ３に充電される電荷
Ｑ２：Ｃ２に充電される電荷
となる。なお、このとき、Ｔｒ５〜Ｔｒ８で構成されるアンプ４は理想的なオペアンプでないため、本来オフセットが生じて電圧等には誤差があり、又、スイッチ動作のＴｒ１〜Ｔｒ４，Ｔｒ１０はオン電圧やオン抵抗があるためにドレイン・ソース間には電位差が発生するのであるが、上記の式は説明の簡略化のためにそれらの誤差要因を含めていない。
【００３４】
Ｓ１，Ｓ２，Ｓ４に加えられた制御信号の次のタイミングでは、Ｔｒ１，Ｔｒ２，Ｔｒ３をオンすると同時に、Ｓ７に加えられた図４（ｉ）に示す制御信号でＴｒ１０をオンして、Ｄ点にＶｒｅｆの電圧を印加する。この時、Ｃ２の電荷は全てＣ３に移り、Ｃ点に画素１から出力された画素信号とリセット画素信号の差信号がＣ２とＣ３の容量の比で決まる倍率α（α＝Ｃ２／Ｃ３）で増幅された信号として得られる。
Ｖａ’＝Ｖｔ８ｇ’＝Ｖｔ７ｇ’＝Ｖｒｅｆ  …（２１）
Ｖｔ７ｄ’＝Ｃ２／Ｃ３×（Ｖｓ１−Ｖｒ１）−Ｖｒｅｆ  …（２２）
Ｖｔ７ｇ’：Ｔｒ７のゲートの電圧（Ｂ点の電圧）
Ｃ３に移動した電荷Ｑ３’は以下のようになる。
Ｑ３’＝Ｑ２＝Ｃ２×（Ｖｓ１−Ｖｒ１）…（２３）
【００３５】
次に、画素２から出力される信号を画素１と同様にコンデンサＣ１に充電電圧として取り込む。すなわち、Ｓ１からの制御信号でＴｒ２をオンしてＱ１’の電荷をＣ１に充電する。
Ｑ１’＝Ｃ１×Ｖｓ２  …（２４）
Ｑ１’：Ｃ１に充電される電荷
次に、画素２のリセット画素信号Ｖｒ２を読み出し、Ｓ２，Ｓ３の制御信号でＴｒ１，Ｔｒ４を夫々オンしてＣ２に充電する。この時の各点における電圧は、
Ｖａ’’＝Ｖｒ２  …（２５）
Ｖｔ７ｇ’’＝Ｖｔ７ｄ’’＝Ｖｔ８ｇ’’＝Ｖｓ２  …（２６）
Ｖｔ７ｇ’’：Ｔｒ７のゲートの電圧
となる。
【００３６】
ここで、Ｔｒ３はオフ状態になっているため、Ｃ３の電荷は画素１の出力時に最後に充電されたＱ３’がそのまま残っている。したがって、Ｃ３およびＣ２に充電されている電荷は次のようになる。
Ｑ３’＝Ｃ２×（Ｖｓ１−Ｖｒ１）…（２７）
Ｑ２’＝Ｃ２×（Ｖｓ２−Ｖｒ２）…（２８）
Ｑ３’：Ｃ３に充電されている電荷
Ｑ２’：Ｃ２に充電されている電荷
【００３７】
次に、Ｓ１，Ｓ２，Ｓ４に加えられた制御信号の次のタイミングでは、Ｔｒ１，Ｔｒ２，Ｔｒ３をオンすると同時に、Ｓ７に加えられた制御信号でＴｒ１０をオンして、Ｔｒ８のゲートにＶｒｅｆの電圧を印加する。この時Ｃ２の電荷は全てＣ３に移り、Ｔｒ７のドレインに画素１から出力された画素信号とリセット画素信号との差信号がＣ２とＣ３の容量の比で決まる倍率αで増幅された信号として得られる。
Ｖａ’＝Ｖｔ８ｇ’＝Ｖｔ７ｇ’＝Ｖｒｅｆ  …（２９）
Ｖｔ７ｄ’’’＝Ｃ２／Ｃ３×（Ｖｓ１−Ｖｒ１＋Ｖｓ２−Ｖｒ２）
−Ｖｒｅｆ  …（３０）
Ｃ３に移動した電荷Ｑ３’’は以下のようになる。
Ｑ３’’＝Ｑ２’＋Ｑ３’
＝Ｃ２×（Ｖｓ１−Ｖｒ１＋Ｖｓ２−Ｖｒ２）…（３１）
【００３８】
次に、上記Ｔｒ７のドレイン（Ｃ点）の電圧は、Ｔｒ９とＴｒ１２で構成されるソースフォロワでＣ４に保持される。この時Ｃ４に保持された電圧は以下のようになる。
Ｖｔ９ｓ＝Ｖｃ’’’−Ｖｔｈ９
＝Ｃ２／Ｃ３×（Ｖｓ１−Ｖｒ１＋Ｖｓ２−Ｖｒ２）−Ｖｒｅｆ
−Ｖｔｈ９  …（３２）
Ｖｔ９ｓ：Ｔｒ９のソースの電圧（Ｅ点）
Ｖｔｈ９：Ｔｒ９の閾値電圧
【００３９】
以上の動作を実行後、図４（ｎ）に示すように、端子Ｓ８に印加されている制御電圧をＧＮＤ電位にしてＴｒ１１，Ｔｒ１２の定電流回路を遮断する。これにより、Ｔｒ５〜Ｔｒ９で構成されているアンプ回路に流れる電流は遮断されるので回路の消費電流が削減される。通常１つのイメージセンサにはこのアンプ回路を例えば１千個以上設けるのでこの電流の削減は大きな省電力となる。又、この時、Ｔｒ９のソース端子とＴｒ１２のドレイン端子は開放になるのでＣ４の充電電圧は保持された状態のままである。
【００４０】
この容量Ｃ４に保持された電圧は、次に、水平信号線６に接続された定電流源７とスイッチ動作のＴｒ１４、ソースフォロワ動作のＰＭＯＳトランジスタＴｒ１３とから構成される出力回路にて、端子Ｓ６に外部から供給された図４（ｐ）に示す制御電圧応じて水平信号線６に出力される。水平信号線６に出力される信号は次のように表される。
Ｖ６＝Ｖｔ９ｓ−Ｖｔｈ１３−Ｖｏｎ１４  …（３３）
Ｖ６：水平信号線６の信号電圧（図４（ｑ））
Ｖｔｈ１３：Ｔｒ１３の閾値電圧
Ｖｏｎ１４：Ｔｒ１４のオン電圧
【００４１】
以上の動作により、図３に示す等価回路の出力画素信号は、式（３２）に示すように、画素１と画素２のリセット画素信号が減算され、画素毎の特性のばらつきで発生する固定パターンノイズが抑圧されるＣＤＳ処理が行われると共に、殊にコンデンサＣ３と直列に挿入されているトランジスタＴｒ３のスイッチ動作により、画素１と画素２の画素信号が加算されることによる画素数の削減が行なわれる。
【００４２】
以上詳述したように、本実施例ではＣＤＳ回路のチップ上の等価回路構成を詳細に述べたが、このＣＤＳ回路はＣＤＳ処理と垂直方向の画素加算との両方を同時に行う機能を有しているにも拘らず回路構成が複雑になることがない。このためチップ上の実装レイアウト面積が多くならないのでＬＳＩを大型化せずに済む。
【００４３】
また、実装に当たって、電流を多く消費するアンプ回路を画素信号の読み出し処理時以外は遮断することで省電力化が図れるようにし、併せて、アンプ出力の画素信号を保持するコンデンサＣ４に対して接続点が開放になるので、特にアンプ回路をスイッチで切り離す必要が無くなる回路構成としている。
【図面の簡単な説明】
【００４４】
【図１】本発明に係る画素加算動作を含むＣＤＳ回路のブロック図である。
【図２】図１に示すブロックの各部の動作を説明するタイミングチャートである。
【図３】本発明に係る画素加算動作を含むＣＤＳ回路の等価回路図である。
【図４】図３に示す回路の各部の動作を説明するタイミングチャートである。
【図５】ＣＭＯＳイメージセンサの構成例を示す図である。
【図６】従来の画素信号の加算を行う回路構成を示す回路図である。
【図７】図６に示す回路の各部の動作を示すタイミングチャートである。
【符号の説明】
【００４５】
１，２…画素
３…垂直信号線
４…アンプ（オペアンプ、差動増幅手段）
５…アンプ（バッファアンプ）
６…水平信号線
７…定電流源
Ｃ１…コンデンサ（第１のコンデンサ）
Ｃ２…コンデンサ（第２のコンデンサ）
Ｃ３…コンデンサ（第３のコンデンサ）
Ｃ４…コンデンサ（第４のコンデンサ）
Ｓｗ１，ＳＷ２，ＳＷ５…スイッチ
Ｓｗ３…スイッチ（第１のスイッチ）
Ｓｗ４…スイッチ（第２のスイッチ）
Ｓｗ６…スイッチ（出力手段）
Ｓｗ７…スイッチ（電位設定手段）
Ｓ１〜Ｓ８…外部入力端子
Ｔｒ１〜Ｔｒ４，Ｔｒ７〜Ｔｒ１２…ＮＭＯＳトランジスタ
Ｔｒ５，Ｔｒ６，Ｔｒ１３，Ｔｒ１４…ＰＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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