(57)【要約】【課題】集積回路における遅延発生の有無をデジタル的に、且つ迅速に検出することが可能な遅延検査方法および遅延検出用回路を提供する。【解決手段】信号遅延検出用回路は、少なくとも１つの信号伝播遅延回路１と、信号伝播遅延回路から出力された信号Ｂと、信号伝播遅延回路１の入力部から分岐した信号伝達経路を通過した信号Ｃとを受けて信号を出力する排他的論理和回路Ｃとを有する遅延検出用ユニットを１つまたは複数備えている。排他的論理和回路Ｃから出力されるデジタル信号を用いて信号伝播遅延回路１における異常の有無を判定する。【選択図】図１
2008256491.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも１つの第１の信号伝播遅延回路と、前記第１の信号伝播遅延回路から出力された第１の信号と、前記第１の信号伝播遅延回路の入力部から分岐した信号伝達経路を通過した第２の信号とを受けて信号を出力する排他的論理和回路とを有する遅延検出用ユニットを１つまたは複数備えている信号遅延検出用回路。
【請求項２】
前記第１の信号伝播遅延回路と同一基板上に設けられ、前記排他的論理和回路の出力信号を用いて前記第１の信号と前記第２の信号との間の遅延の有無を判定する遅延検出部をさらに備えていることを特徴とする請求項１に記載の信号遅延検出用回路。
【請求項３】
前記第２の信号は前記第１の信号伝播遅延回路の入力信号であり、
前記信号伝達経路は、前記第１の信号伝播遅延回路の入力部と前記排他的論理和回路とを接続する配線であることを特徴とする請求項１または２に記載の信号遅延検出用回路。
【請求項４】
前記排他的論理和回路はＮチャネル型トランジスタとＰチャネル型トランジスタとで構成されており、
（Ｐ型トランジスタの電流駆動能力）／（Ｎチャネル型トランジスタの電流駆動能力）で表されるＮ型トランジスタに対するＰ型トランジスタの電流能力比の増加に伴って前記排他的論理和回路の感度が向上することを特徴とする請求項１〜３のうちいずれか１つに記載の信号遅延検出用回路。
【請求項５】
前記第１の信号伝播遅延回路と同一構成の第２の信号伝播遅延回路が前記信号伝達経路上に設けられており、
前記第２の信号は前記第２の信号伝播遅延回路の出力信号であることを特徴とする請求項１に記載の信号遅延検出用回路。
【請求項６】
前記遅延検出用ユニットは複数設けられており、前記遅延検出用ユニットの各々は、前記排他的論理和回路の出力信号を保持するラッチ回路をさらに有しており、
前記ラッチ回路を介して前記複数の遅延検出用ユニットからの出力信号を受ける論理和回路をさらに備えていることを特徴とする請求項５に記載の信号遅延検出用回路。
【請求項７】
前記ラッチ回路と前記論理和回路との間に設けられ、前記各遅延検出用ユニットの出力信号を導通状態または非導通状態にするスイッチと、前記スイッチの動作を制御するデコード回路とを有する信号選択部をさらに備えていることを特徴とする請求項６に記載の信号遅延検出用回路。
【請求項８】
動作時には、前記スイッチが前記デコード回路により順次選択的に導通状態にされることを特徴とする請求項７に記載の信号遅延検出用回路。
【請求項９】
前記遅延検出用ユニットと同一基板上に設けられ、前記論理和回路の出力信号を用いて前記第１の信号伝播遅延回路および前記第２の信号伝播遅延回路の出力信号における異常遅延の有無を判定する遅延検出部をさらに備えていることを特徴とする請求項６〜８のうちいずれか１つに記載の信号遅延検出用回路。
【請求項１０】
前記第１の信号伝播遅延回路および前記第２の信号伝播遅延回路のそれぞれは、互いに直列に接続された論理回路で構成されてなり、互いに直列に接続された複数段の論理回路列と、前段の論理回路列の出力信号と制御信号とを受け、次段の論理回路列に信号を出力するＮＡＮＤ回路とを有していることを特徴とする請求項５〜９のうちいずれか１つに記載の信号遅延検出用回路。
【請求項１１】
共通の入力信号を受ける複数の信号伝播遅延回路と、
前記複数の信号伝播遅延回路のうち互いに異なる組み合わせの信号伝播遅延回路からの出力信号を受ける排他的論理和回路と、前記排他的論理和回路からの出力信号を保持するラッチ回路とをそれぞれ有する複数の遅延検出用ユニットと、
前記複数の遅延検出ユニットのうち互いに異なる組み合わせの遅延検出ユニットからの出力信号をそれぞれ受ける複数のＮＡＮＤ回路と、
前記複数のＮＡＮＤ回路の各々からの出力信号と、前記複数の信号伝播遅延回路の各々からの出力信号とをそれぞれが受ける複数のＡＮＤ回路と、
前記複数のＡＮＤ回路からの出力信号を受ける論理和回路を有する回路とを備えている信号遅延検出用回路。
【請求項１２】
複数の信号伝播遅延回路からの出力信号のうち、異常遅延の存在する出力信号は、前記回路の動作に影響を与えないことを特徴とする請求項１１に記載の信号遅延検出用回路。
【請求項１３】
信号伝播遅延回路と、前記信号伝播遅延回路から出力された第１の信号と、前記信号伝播遅延回路の入力部から分岐した信号伝達経路を通過した第２の信号とを受けて信号を出力する排他的論理和回路と、前記排他的論理和回路の出力信号を保持するラッチ回路とをそれぞれ有する複数の遅延検出用ユニットと、前記ラッチ回路を介して前記複数の遅延検査用ユニットからの出力信号を受ける論理和回路と、前記ラッチ回路と前記論理和回路との間に設けられ、前記各遅延検出用ユニットの出力信号を導通状態または非導通状態にするスイッチと、前記スイッチの動作を制御するデコード回路とを有する信号選択部とを備えた信号遅延検出用回路を用いた集積回路の検査方法であって、
全ての前記スイッチを導通させた状態で前記第１の信号伝播遅延回路および前記第２の信号伝播遅延回路の全てに共通のパルスを入力するステップ（ａ）と、
前記ステップ（ａ）でパルスを入力した際の前記論理和回路の出力信号に基づいて信号の異常遅延の有無を検出するステップ（ｂ）と、
前記ステップ（ｂ）で信号の異常遅延を検出した場合に、全ての前記スイッチを非導通状態にした後、前記スイッチを順次選択的に導通状態にしながら前記論理和回路の出力信号の判定を行うことで、異常が発生した前記遅延検出用ユニットを同定するステップ（ｃ）とを備えている集積回路の検査方法。
【請求項１４】
直列に接続された複数の論理回路からなり、互いに直列に接続された複数団の論理回路列と、前段の論理回路列の出力信号と制御信号とを受け、次段の論理回路列に信号を出力するＮＡＮＤ回路とを有している第１の信号伝播遅延回路と、前記第１の信号伝播遅延回路と同一構成の第２の信号伝播遅延回路と、前記第１の信号伝播遅延回路から出力された第１の信号と、前記第２の信号伝播遅延回路から出力された第２の信号とを受ける排他的論理和回路と、前記排他的論理和回路の出力信号を保持するラッチ回路とをそれぞれ有する複数の遅延検出用ユニットを備えた信号遅延検出用回路を用いた集積回路の検査方法であって、
全ての前記ＮＡＮＤ回路を第１の状態に固定してから、前記第１の信号伝播遅延回路および前記第２の信号伝播遅延回路に共通のパルス信号を入力するステップ（ａ）と、
前記ステップ（ａ）において前記ラッチ回路の出力信号に基づいて異常遅延の有無を判定するステップ（ｂ）と、
前記ステップ（ｂ）で異常遅延を検出した場合に、前記第１の信号伝播遅延回路および前記第２の信号伝播遅延回路への入力信号を第１のレベルに固定し、前記第１の信号伝播遅延回路および前記第２の信号伝播遅延回路内の選択された段以外の前記ＮＡＮＤ回路に第１のレベルに固定した前記制御信号を供給し、選択された段の前記ＮＡＮＤ回路に前記制御信号として共通のパルス信号を入力するステップ（ｃ）と、
前記ステップ（ｃ）において前記ラッチ回路から出力される信号に基づいて選択された段の前記ＮＡＮＤ回路の直前の論理回路列の異常の有無を判定するステップ（ｄ）とを備え、
前記ステップ（ｂ）の後に、順次選択する前記ＮＡＮＤ回路を変えて前記ステップ（ｃ）と前記ステップ（ｄ）とを繰り返し、異常のある前記論理回路列を同定する集積回路の検査方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、信号遅延検出回路に関し、特に、回路遅延時間のばらつきの評価解析及びその動作不具合の抑制を可能にする信号遅延検出回路及びそれを用いた検査方法に関する。
【背景技術】
【０００２】
集積回路に搭載される論理回路等を正しく動作させる為には、回路ブロック内の信号同士間でのセットアップ時間やホールド時間などのタイミングを設定する際に、適正なマージン時間を設定しておく必要がある。その際には、集積回路を動作させる環境の電源変動や温度変動によるタイミングの変動を見込んで、タイミング設定に適切な余裕(マージン)のある設計を行わなければならない。しかしながら、近年の集積回路の動作の高速化に伴い、設計時点で内部信号間での時間マージンを、論理回路等が動作するぎりぎりまで切り詰める必要に迫られており、従来のように余裕のあるマージンをみた設計を行うことが困難になってきている。
【０００３】
一方、集積回路の微細化に伴い、集積回路を構成するＭＯＳ型半導体等の素子特性のばらつきは大きくなってきている。このため、素子特性のばらつきによって生じる信号伝達のタイミングのずれによって集積回路が動作不具合に至る可能性が高くなってきている。また、素子の信頼性が十分高くない場合には、長時間の使用によって素子特性が変動し、この特性変動によっても集積回路の動作不具合が発生する可能性がある。
【０００４】
そこで、この特性変動によって生じる信号伝達タイミングのずれを把握し、回路動作の不具合を回避する手法が提案されている。以下、図を用いて具体的な手法について説明する（例えば特許文献１参照）。図１１（ａ）は、従来の信号遅延検出回路例を示す図であり、（ｂ）、（ｃ）は（ａ）に示す回路における入力および出力信号の波形を示す図である。
【０００５】
図１１（ａ）に示す信号遅延検出回路では、信号伝達経路上の特定の区間(信号伝播遅延回路１２１)における遅延量を、入力パルス信号Ｓ１と信号伝播遅延回路１２１から出力されるパルス信号Ｓ２とを論理和することで検出できるようにしている。入力パルス信号Ｓ１とパルス信号Ｓ２が論理和回路（ＯＲ回路）に入力されると、図１１（ｂ）、（ｃ）に示されるように、論理和回路の出力端には遅延量を正確に反映した信号波形を有する遅延情報パルスＳ３が現れる。このパルスＳ３を用いて回路不具合を補正する。
【特許文献１】特開２００５−１８１１５９号公報
【特許文献２】特開２００６−０３１７５２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
前述の方法で得られる信号はパルス幅もしくはパルス間の遅延時間そのもののアナログデータであるため、遅延量の補正を行うのには好適である。しかしながら、信号遅延が発生したかどうかの判定を行い、その結果として回路動作を変更したいというようなデジタル的操作を行いたいときには不適当である。
【０００７】
また、半導体集積回路の製造工程を管理するために、各工程において伝播遅延を生じるような不具合が発生したかどうかをモニターし、集積回路の良否判定を行いたいときなどに、前述の方法を用いることが考えられる。しかし、前述の方法を用いると、検出されるパルス波形はデジタル的には“１”であり、通常のパルスと同じ論理値である為、アナログ量である遅延量をオシロスコープ等で計測した上で元になる波形のアナログ量と比較して判定を行わなければならない。この処理には膨大な時間と手間がかかるため、工程管理の際に従来の遅延検出方法を用いるのは現実的ではない。
【０００８】
前記に鑑み、本発明は、集積回路における遅延発生の有無をデジタル的に、且つ迅速に検出することが可能な遅延検査方法および遅延検出用回路を提供することを目的とする。
【課題を解決するための手段】
【０００９】
前記の目的を達成するため、本発明の第１の遅延検出回路は、少なくとも１つの第１の信号伝播遅延回路と、前記第１の信号伝播遅延回路から出力された第１の信号と、前記第１の信号伝播遅延回路の入力部から分岐した信号伝達経路を通過した第２の信号とを受けて信号を出力する排他的論理和回路とを有する遅延検出用ユニットを１つまたは複数備えている。
【００１０】
この構成によれば、デジタルデータである排他的論理和回路の出力を利用して信号伝播遅延回路における信号遅延の有無や、複数の信号伝播遅延回路における異常遅延の有無を判定できるので、信号伝播遅延回路の異常を容易且つ迅速に判定することが可能となる。このため、本発明の遅延検出回路を用いれば、半導体集積回路の製造工程における異常発生の検出を速やかに行うことが可能となる。なお、信号伝播遅延回路は、任意の論理回路などで構成されていてもよい。
【００１１】
また、前記排他的論理和回路はＮチャネル型トランジスタとＰチャネル型トランジスタとで構成されており、（Ｐ型トランジスタの電流駆動能力）／（Ｎチャネル型トランジスタの電流駆動能力）で表されるＮ型トランジスタに対するＰ型トランジスタの電流能力比の増加に伴って前記排他的論理和回路の感度が向上する。従って、この電流能力比を適宜設定することにより、異常遅延であると判定する際の閾値を所望の値に調節することができる。
【００１２】
また、前記第１の信号伝播遅延回路と同一構成の第２の信号伝播遅延回路が前記信号伝達経路上に設けられており、前記第２の信号は前記第２の信号伝播遅延回路の出力信号であってもよい。
【００１３】
前記遅延検出用ユニットは複数設けられており、前記遅延検出用ユニットの各々は、前記排他的論理和回路の出力信号を保持するラッチ回路をさらに有しており、前記ラッチ回路を介して前記複数の遅延検出用ユニットからの出力信号を受ける論理和回路をさらに備えていてもよい。この場合、複数の信号伝播遅延回路における異常を同時に検出することができる。
【００１４】
なお、前記ラッチ回路と前記論理和回路との間に設けられ、前記各遅延検出用ユニットの出力信号を導通状態または非導通状態にするスイッチと、前記スイッチの動作を制御するデコード回路とを有する信号選択部をさらに設けることによってどの遅延検出用ユニット内で異常遅延が生じたかを容易に同定することが可能となる。
【００１５】
また、前記第１の信号伝播遅延回路および前記第２の信号伝播遅延回路のそれぞれが、互いに直列に接続された論理回路で構成されてなり、互いに直列に接続された複数段の論理回路列と、前段の論理回路列の出力信号と制御信号とを受け、次段の論理回路列に信号を出力するＮＡＮＤ回路とを有している場合、信号伝播遅延回路内での異常発生箇所を容易に同定することが可能となる。
【００１６】
また、本発明の第２の信号遅延検出用回路は、共通の入力信号を受ける複数の信号伝播遅延回路と、前記複数の信号伝播遅延回路のうち互いに異なる組み合わせの信号伝播遅延回路からの出力信号を受ける排他的論理和回路と、前記排他的論理和回路からの出力信号を保持するラッチ回路とをそれぞれ有する複数の遅延検出用ユニットと、前記複数の遅延検出ユニットのうち互いに異なる組み合わせの遅延検出ユニットからの出力信号をそれぞれ受ける複数のＮＡＮＤ回路と、前記複数のＮＡＮＤ回路の各々からの出力信号と、前記複数の信号伝播遅延回路の各々からの出力信号とをそれぞれが受ける複数のＡＮＤ回路と、前記複数のＡＮＤ回路からの出力信号を受ける論理和回路を有する回路とを備えている。
【００１７】
この構成によれば、複数の信号伝播遅延回路が存在する場合、異常が発生した信号電波遅延回路から出力された信号を非選択として後段の回路を動作させることができるので、集積回路の動作不良の発生を抑えることが可能となる。
【００１８】
本発明の第１の集積回路の検査方法は、信号伝播遅延回路と、前記信号伝播遅延回路から出力された第１の信号と、前記信号伝播遅延回路の入力部から分岐した信号伝達経路を通過した第２の信号とを受けて信号を出力する排他的論理和回路と、前記排他的論理和回路の出力信号を保持するラッチ回路とをそれぞれ有する複数の遅延検出用ユニットと、前記ラッチ回路を介して前記複数の遅延検査用ユニットからの出力信号を受ける論理和回路と、前記ラッチ回路と前記論理和回路との間に設けられ、前記各遅延検出用ユニットの出力信号を導通状態または非導通状態にするスイッチと、前記スイッチの動作を制御するデコード回路とを有する信号選択部とを備えた信号遅延検出用回路を用いた集積回路の検査方法であって、全ての前記スイッチを導通させた状態で前記第１の信号伝播遅延回路および前記第２の信号伝播遅延回路の全てに共通のパルスを入力するステップ（ａ）と、
前記ステップ（ａ）でパルスを入力した際の前記論理和回路の出力信号に基づいて信号の異常遅延の有無を検出するステップ（ｂ）と、前記ステップ（ｂ）で信号の異常遅延を検出した場合に、全ての前記スイッチを非導通状態にした後、前記スイッチを順次選択的に導通状態にしながら前記論理和回路の出力信号の判定を行うことで、異常が発生した前記遅延検出用ユニットを同定するステップ（ｃ）とを備えている。
【００１９】
この方法によれば、複数の遅延検出用ユニットのうちいずれの遅延検出用ユニットで異常遅延が発生したのかを容易に同定することが可能となる。
【００２０】
また、本発明の第２の集積回路の検査方法は、直列に接続された複数の論理回路からなり、互いに直列に接続された複数団の論理回路列と、前段の論理回路列の出力信号と制御信号とを受け、次段の論理回路列に信号を出力するＮＡＮＤ回路とを有している第１の信号伝播遅延回路と、前記第１の信号伝播遅延回路と同一構成の第２の信号伝播遅延回路と、前記第１の信号伝播遅延回路から出力された第１の信号と、前記第２の信号伝播遅延回路から出力された第２の信号とを受ける排他的論理和回路と、前記排他的論理和回路の出力信号を保持するラッチ回路とをそれぞれ有する複数の遅延検出用ユニットを備えた信号遅延検出用回路を用いた集積回路の検査方法であって、全ての前記ＮＡＮＤ回路を第１の状態に固定してから、前記第１の信号伝播遅延回路および前記第２の信号伝播遅延回路に共通のパルス信号を入力するステップ（ａ）と、前記ステップ（ａ）において前記ラッチ回路の出力信号に基づいて異常遅延の有無を判定するステップ（ｂ）と、前記ステップ（ｂ）で異常遅延を検出した場合に、前記第１の信号伝播遅延回路および前記第２の信号伝播遅延回路への入力信号を第１のレベルに固定し、前記第１の信号伝播遅延回路および前記第２の信号伝播遅延回路内の選択された段以外の前記ＮＡＮＤ回路に第１のレベルに固定した前記制御信号を供給し、選択された段の前記ＮＡＮＤ回路に前記制御信号として共通のパルス信号を入力するステップ（ｃ）と、前記ステップ（ｃ）において前記ラッチ回路から出力される信号に基づいて選択された段の前記ＮＡＮＤ回路の直前の論理回路列の異常の有無を判定するステップ（ｄ）とを備え、前記ステップ（ｂ）の後に、順次選択する前記ＮＡＮＤ回路を変えて前記ステップ（ｃ）と前記ステップ（ｄ）とを繰り返し、異常のある前記論理回路列を同定する。
【００２１】
この方法によれば、信号伝播遅延回路内のうちで異常が生じた部分を容易に同定することが可能になる。
【発明の効果】
【００２２】
本発明に係る信号遅延検出回路及びそれを用いた集積回路の検査方法によれば、信号の伝播遅延の発生をデジタル信号を用いて検出することができるので、多数の素子測定を迅速に行え、製造プロセスのばらつきを短時間で評価することができる。また、製造工程中に発生する異常を速やかに検出することで、集積回路の歩留まり低下を早い時点で防ぐことが可能となる。
【発明を実施するための最良の形態】
【００２３】
（第１の実施形態）
以下、本発明の第１の実施形態に係る遅延検出用回路について、図面を参照しながら説明する。
【００２４】
図１（ａ）は、本発明の第１の実施形態に係る遅延検出用回路を示す図であり、（ｂ）、（ｃ）は、（ａ）に示す回路における入力および出力信号の波形を示す図である。
【００２５】
本実施形態の遅延検出用回路は、種々の回路を有する信号伝播区間（信号伝播遅延回路）１と、信号伝播区間１での信号遅延を検出するための回路を含んでいる。
【００２６】
図１（ａ）に示すように、本実施形態の遅延検出用回路は、特定の信号伝播区間１の入力端子に入力される信号Ａと、信号伝播区間１の出力端子から出力される信号Ｂとを入力とする排他的論理和回路（ＥＯＲ回路）Ｃを含んでいる。排他的論理和回路Ｃはトランジスタにより各種の構成が可能であるが、一例を図２（ｂ）に示す。なお、図２（ａ）は排他的論理和回路の真理値表である。
【００２７】
図２（ａ）の真理値表に示すように、入力端子ＩＮ１への入力信号と入力端子ＩＮ２への入力信号とが同相（共に“０”もしくは共に“１”）の時には出力端子“ＯＵＴ”からの出力信号は“０”であり、入力信号同士が異相（一方が“０”で他方が“１”）であるときには出力信号は“１”である。
【００２８】
従って、本実施形態の遅延検出用回路では、図１（ｂ）に示すように、特定の伝播遅延区間において入力信号Ａと出力信号Ｂとの間に伝播遅延が見られない場合には出力波形は“０”のままで変化しない。これに対して、“Ａ”と“Ｂ”間において伝播遅延時間ｔ１が発生したときには出力には遅延時間に対応した“１”のパルス波形が出力される。このように、特定の信号伝播区間において遅延が発生したときのみ出力信号にパルス波形が出力される。そのため、本実施形態の遅延検出用回路では、出力される信号が”０”か”１”かを判定することにより、遅延発生を検出することができるようになっている。
【００２９】
なお、本実施形態で説明した遅延検出用回路は、実際に機能する論理回路領域内に設けられていてもよいし、不良品検査専用の検査用回路として集積回路とは別の回路領域に設けられていてもよい。
【００３０】
また、遅延を検出するためには遅延検出用回路の出力信号を基に遅延の有無を判定する遅延検出部が必要となるが、この遅延検出部は信号伝播区間１内の回路と同一チップ内に設けられていてもよいし、チップ外部の検査用機器内に設けられていてもよい。これは、以後で説明する実施形態に係る遅延検出用回路についても同様である。
【００３１】
（第２の実施形態）
本発明の第２の実施形態では、図２に示す排他的論理和回路を例に挙げて、信号の遅延検出に適した排他的論理和回路の設計について説明する。
【００３２】
第１の実施形態において、排他的論理和回路の理想的な論理動作を説明したが、実際の半導体回路上では排他的論理和回路には反応感度の限界があり、遅延時間が極めて小さく、且つ２つの入力信号の異相期間が短いと反応できず、“１”を出力すべきときに”１”を出力しない場合がある。
【００３３】
ところで、通常の半導体回路において、図２（ｂ）に示すようなＣＭＯＳで構成された論理回路では、その回路の入力信号に対する論理閾値がＶｃｃ／２付近になるようにトランジスタサイズを設定する。このために、電源電圧供給部（Ｖｃｃ）から接地（Ｖｓｓ）に至る電流経路を構成するＰチャネル型トランジスタおよびＮチャネル型トランジスタの電流駆動能力が互いにほぼ等しくなるようにトランジスタサイズを設定する。
【００３４】
例えば、図２に示すように、Ｐチャネル型トランジスタＰ１、Ｐ２、Ｎチャネル型トランジスタＮ１、Ｎ２で構成されるＮＯＲ回路においては、Ｐ１とＰ２とは互いに直列に接続されるため、Ｐチャネル型トランジスタ部全体での電流駆動能力はＰ１、Ｐ２単体の場合の１／２となる。この状態で入力閾値をＶｃｃ／２になるように設定する為、Ｐ１、Ｐ２単体はＮ１、Ｎ２の２倍の電流駆動能力を持つようなトランジスタサイズが設定される。
【００３５】
図２には示されていないが、ＮＡＮＤ回路においては、電源電圧供給部から見てＰチャネル型トランジスタは互いに並列接続され、Ｎチャネル型トランジスタは直列接続される為、個々のＮチャネル型トランジスタの電流駆動能力はＰチャネル型トランジスタの２倍となるように設定されるのが通常である。
【００３６】
前述したように、このＰチャネル型トランジスタの電流駆動能力とＮチャネル型トランジスタの電流駆動能力の比（Ｐ型トランジスタの電流駆動能力）／（Ｎチャネル型トランジスタの電流駆動能力）がベータレシオβである。通常、ベータレシオは２入力論理回路では１／２以上２以下の範囲で設定される。
【００３７】
図３は、排他的論理和回路の反応感度とベータレシオとの関係を示す図である。前述のようにベータレシオは通常は図の１/２から２の間で設定され、排他的論理和回路はその値に応じた反応感度を有することとなる。従って、所望の伝播遅延時間以上の遅延が発生したときのみ遅延発生を検出したい場合には、ベータレシオを通常の１/２よりも小さな値、例えば１／４程度等に設定すればよい。これにより、所望の伝播遅延が発生したときに検出する回路が実現される。また逆に、通常の設定よりも短い遅延時間を検出したい場合には、ベータレシオを大きな値に設定することにより実現することができる。
【００３８】
（第３の実施形態）
図４（ａ）は、本発明の第３の実施形態に係る遅延検出用回路を示す図であり、（ｂ）、（ｃ）は、（ａ）に示す回路における入力および出力信号の波形を示す図である。
【００３９】
図４（ａ）に示す第１の信号伝播回路３と第２の信号伝播回路５とは互いに等価な回路であり、伝播遅延時間が等しいことが期待される回路である。
【００４０】
この二つの信号伝播回路に同じ入力信号を入力し、それぞれの出力信号“Ａ”と“Ｂ”を前述の排他的論理和回路に入力する。このとき、いずれの信号伝播回路にも異常が無ければ、図４（ｂ）に示すように、伝播遅延は発生せず排他的論理和回路７からの出力は“０”のままである。
【００４１】
しかしながら、遅延検出用回路の製造工程中に不具合が発生し、第２の信号伝播回路５に伝播遅延を生じるような場合、例えば、コンタクト抵抗の局所的上昇などがあった場合には出力信号Ｂの波形は出力信号Ａより遅れ、排他的論理和回路７の出力信号には、図４（ｃ）に示すようなパルス現れる。このパルス幅は、出力信号Ｂの遅延時間から出力信号Ａの遅延時間ｔ１を引いた時間（遅延時間ｔ２）である。
【００４２】
このように、本実施形態の遅延検出用回路によれば、伝播遅延が発生しているか否かをデジタル処理により判定することができるので、伝播遅延が発生するような製造工程上の異常を容易且つ迅速に検出することが可能となる。
【００４３】
図４に示す例では、信号伝播回路が２つの例を示したが、３個以上の信号伝播回路を１つの排他的論理和回路７に並列に接続することにより、さらに検出感度を向上させることができる。また、本実施形態の遅延検出用回路を工程管理用素子として半導体集積回路と同一のチップ上に搭載することにより、伝播異常を管理することが可能となる。
【００４４】
（第４の実施形態）
図５（ａ）は、本発明の第４の実施形態に係る遅延検出用回路を示す図であり、（ｂ）、（ｃ）は、（ａ）に示す回路における入力および出力信号の波形を示す図である。先に説明した第３の実施形態に係る遅延検出用回路を用いれば、伝播遅延や伝播異常を生じさせる製造工程上の不具合を検出することが可能となる。ここで、検出感度を向上する為には多数個の伝播遅延回路を並列に接続して一度に多数個の伝播遅延回路を調べることが効果的であるが、多数個の伝播遅延回路を並列に配置すると、各伝播遅延回路を排他的論理和回路に接続するための信号線が長くなり、当該信号線に起因する遅延によりかえって検出感度が落ちてしまう場合がある。本実施形態の遅延検出用回路を用いれば、このような場合にも感度を落とすことなく信号の伝播異常を検出することができる。
【００４５】
図５（ａ）に示すように、本実施形態の遅延検出用回路は、ｎ個（任意の数）の遅延検出ユニットを並列に接続している。入力部に互いに並列に接続された第１の遅延検出用ユニット９ａ、第２の遅延検出用ユニット９ｂ、および第ｎの遅延検出用ユニット９ｃと、これら複数の遅延検出用ユニットの出力信号Ｓ１、Ｓ２、Ｓｎを受け、信号Ｓｏｕｔを出力する論理和回路（ＯＲ回路）１７とを備えている。
【００４６】
第１の遅延検出用ユニット９ａ、第２の遅延検出用ユニット９ｂ、および第ｎの遅延検出用ユニット９ｃはそれぞれ図４（ａ）に示す遅延検出用回路の出力にラッチ回路４ａ、４ｂ、４ｃを付加したものであり、互いに等価な構成を有している。すなわち、第１の遅延検出用ユニット９ａは、信号伝播遅延回路１１ａと、信号伝播遅延回路１３ａと、排他的論理和回路１５ａと、ラッチ回路４ａとを有している。ラッチ回路４ａは、排他的論理和回路１５ａの出力信号Ｓ１１を受ける。第２の遅延検出用ユニット９ｂは、信号伝播遅延回路１１ｂと、信号伝播遅延回路１３ｂと、排他的論理和回路１５ｂと、ラッチ回路４ｂとを有している。ラッチ回路４ｂは、排他的論理和回路１５ｂの出力信号Ｓ２１を受ける。第ｎの遅延検出用ユニット９ｃは、信号伝播遅延回路１１ｃと、信号伝播遅延回路１３ｃと、排他的論理和回路１５ｃと、ラッチ回路４ｃとを有している。ラッチ回路４ｃは、排他的論理和回路１５ｃの出力信号Ｓｎ１を受ける。図５（ａ）では、信号伝播遅延回路のそれぞれが直列に複数個接続されたインバータで構成されている例を示しているが、信号伝播遅延回路の構成はこれに限定されるものではない。また、１つの論理和回路１７が４つ以上の遅延検出用ユニットの出力を受けるような構成であってもよい。
【００４７】
以上のように、２つの信号伝播遅延回路と１つの排他的論理和回路を含む回路を１個の単位とし、この単位を多数配置することにより、排他的論理和回路までの配線遅延の影響を除去しつつ多数個の測定を一度に行うことができる。
【００４８】
例えば、Ｓｉｎが”１”から”０”に変化する場合に、各遅延検出用ユニットの２つの信号伝播遅延回路の出力信号間に時間差が検出されなければ、各ラッチ回路からの出力Ｓ１１、Ｓ２１、Ｓｎ１は、図５（ｂ）に示すように”０”のままであり、各ラッチ回路４ａ、４ｂ、４ｃは、リセット信号が入力されるまで”０”を出力する。従って、信号Ｓｏｕｔは”０”となり、信号遅延は検出されないことを示す。
【００４９】
一方、１つ以上の遅延検出用ユニットで信号伝播遅延回路の出力信号間に時間差が検出される場合、時間差が検出された遅延検出用ユニットのラッチ回路からは伝播異常（出力間の時間差）が検出されたことを意味する”１”がリセット信号の入力時まで論理和回路１７に出力される。論理和回路１７は、遅延検出用ユニットのうち１つでも伝播異常を検出するものがあれば、”１”を出力する。
【００５０】
この構成によれば、１つの排他的論理和回路に接続するための信号線による遅延を小さく抑えつつ多数の信号伝播遅延回路での伝播異常を検出することができるので、容易且つ高感度に伝播異常を検出することが可能となる。さらに、伝播異常が生じた場合、本実施形態の遅延検出用回路の出力信号Ｓｏｕｔはパルス信号ではなくレベル信号として出力が変化するため、信号の伝播異常をさらに容易に検出することが可能となっている。
【００５１】
（第５の実施形態）
図６は、本発明の第５の実施形態に係る遅延検出用回路を示す図である。同図において、図５（ａ）に示す第４の実施形態と同じ構成部分には同じ符号を付して、説明は省略または簡略化する。ただし、以下の説明において、遅延検出用ユニットのそれぞれを区別せずに呼ぶ場合、「遅延検出用ユニット９」と表記する。
【００５２】
図６に示すように、本実施形態の遅延検出用回路は、図５（ａ）に示す第４の実施形態の遅延検出用回路において、第１の遅延検出用ユニット９ａ、第２の遅延検出用ユニット９ｂ、第ｎの遅延検出用ユニット９ｃの出力を選択的に論理和回路１７に入力するためのスイッチ２３と、スイッチ２３を選択するためのデコード回路２１とを有する信号選択部１９が付加されたものである。デコード回路２１は共通のデコード信号と、デコード回路２１ごとに独立して供給される制御信号とを受け、対応するスイッチ２３のゲート電極に制御信号を出力するＡＮＤ回路で構成される。この構成により、以下で説明するように、多数個ある遅延検出用ユニット９の出力を同時に測定し、信号伝播の異常の発生を高感度に検出できるとともに、異常が発生した遅延検出用ユニット９を特定することが可能となる。
【００５３】
図７は、第５の実施形態に係る遅延検出回路における遅延検出方法を示すフローチャートである。
【００５４】
まず、図７に示すように、ステップＳｔ１において、デコード信号を用いて全てのスイッチを選択状態にした後、ステップＳｔ３において、入力信号Ｓｉｎとしてパルスを入力する。この状態で、ステップＳｔ５において、論理和回路１７から出力信号Ｓｏｕｔが出力され、この異常の有無の判定を行う。なお、出力信号Ｓｏｕｔの判定は、集積回路内の判定回路によって行われてもよいし、外部の検査機器によって行われてもよい。本ステップにおいて、多数個配置されている遅延検出用ユニット９の全てに異常が無ければ、出力信号Ｓｏｕｔは“０”のままであり、異常が無いことが分かり、次の被測定素子の検査（ステップＳｔ１５）に移る。
【００５５】
もし、遅延検出用ユニット９のいずれかに異常があった場合には、該当する出力Ｓ１からＳｎのいずれかにパルス信号が現れ、その信号がラッチ回路にて保たれる。この場合、ステップＳｔ７に進み、全選択状態にあったデコード回路２１をリセットし、例えば図６の最下方のアドレスから順次カウントアップしながら出力信号Ｓｏｕｔのレベルを確認、判定する（ステップＳｔ９）。本ステップにおいて、Ｓｏｕｔが”０”のまま変化しない場合にはアドレスのカウントアップ（ステップＳｔ１１）を継続し、異常が検出されるまでＳｏｕｔの判定（ステップＳｔ９）とアドレスのカウントアップ（ステップＳｔ１１）とを繰り返す。
【００５６】
一方、ステップＳｔ９において、異常のあるアドレスを選択したときには出力信号Ｓｏｕｔのレベルが”０”から”１”に変化するので、この変化により異常アドレスを検出することができる。この場合、ステップＳｔ１３に進み、該当アドレスの異常の詳細を解析する。
【００５７】
このようにして、多数個の遅延検出用ユニットの中から異常のあるユニットを同定することが可能となり、さらに詳しい解析で不良箇所の同定作業を効率よく行うことができる。
【００５８】
（第６の実施形態）
本発明の第６の実施形態に係る伝播異常検出方法を、半導体メモリ装置の読み出しタイミング回路を例を挙げて説明する。
【００５９】
図８は、特開２００６−３１７５２号公報（特許文献２）に開示された、従来の半導体メモリ装置におけるレプリカ回路の動作を説明する回路図であり、図９（ａ）は、第６の実施形態に係る半導体装置を示す回路図である。
【００６０】
図８に示す従来例は、素子特性のバラツキにより読み出し速度が変動し、リード（読み出し）時間が遅くなる不具合の対策として、複数のレプリカ回路（ＲＣ１、ＲＣ２、・・・ＲＣｎ）を設け、そのレプリカ信号の中から最も早く入力される信号でリード動作を行うものである。回路１０２ａにより複数のレプリカ回路からの出力信号ＤＳ１、ＤＳ２の中から最も早い（遅延が小さい）信号でリード動作を起動している。このような従来技術では、複数のレプリカ回路の中に異常な遅延が発生した場合には対応が可能である。しかし、例えば図８中のレプリカビット線ＲＢＬ１の電位が選択トランジスタＲＭｎの異常リークにより所定の時間よりも早く低電位に遷移してしまう異常が発生したときには、最も早い信号を用いる構成となっているのでリード動作が異常に早く始まってしまい、読み出し動作の不具合が発生する。
【００６１】
本実施形態の半導体装置は、上記従来技術の不具合への対策である。図９（ａ）は、第６の実施形態に係る半導体装置を示す回路図である。図９（ａ）中のレプリカ回路３１ａ、３１ｂ、３１ｃは、図８に示すレプリカメモリセルＲＣと同じ構成を簡略化して示したものである。また、図９（ａ）中の信号３２ａ、３２ｂ、３２ｃは、図８に示す信号ＤＳ１、ＤＳ２に対応する信号である。図９中の回路４２ａは、論理和回路４６、ディレイ部４７、およびＡＮＤ回路４８を有し、図８に示す回路１０２ａと同様の構成を有する回路である。
【００６２】
また、本実施形態の半導体装置において、排他的論理和回路とその出力を保持するラッチ回路とで構成された遅延検出用ユニット３３ａは信号３２ａと信号３２ｂとを受けて信号３４ａを出力する。遅延検出用ユニット３３ｂは、信号３２ｂと信号３２ｃとを受けて信号３４ｂを出力する。遅延検出用ユニット３３ｃは、信号３２ａと信号３２ｃとを受けて信号３４ｃを出力する。
【００６３】
さらに、ＮＡＮＤ回路５２ａは、信号３４ａと信号３４ｃとを受けて信号３５ａを出力する。ＮＡＮＤ回路５２ｂは、信号３４ａと信号３４ｂとを受けて信号３５ｂを出力する。ＮＡＮＤ回路５２ｃは、信号３４ｂと信号３４ｃとを受けて信号３５ｃを出力する。
【００６４】
そして、ＡＮＤ回路（論理積回路）５０ａは信号３２ａと信号３５ａとを受けて信号３６ａを出力する。ＡＮＤ回路５０ｂは信号３２ｂと信号３５ｂとを受けて信号３６ｂを出力する。ＡＮＤ回路５０ｃは信号３２ｃと信号３５ｃとを受けて信号３６ｃを出力する。信号３６ａ、３６ｂ、３６ｃは、回路４２ａ内の論理和回路（ＯＲ回路）４６に入力される。
【００６５】
以上の構成によれば、図９（ｂ）に示す各信号の論理値表のように、レプリカ回路３１ａ、３１ｂ、３１ｃのいずれにも不具合が無い場合には信号３４ａ、３４ｂ、３４ｃはそれぞれ“０”のままであり、そのＮＡＮＤ論理演算結果である信号３５ａ、３５ｂ、３５ｃは“１”となり、論理和回路４６にはＡＮＤ回路５０ａ、５０ｂ、５０ｃを介して信号３２ａ、３２ｂ、３２ｃの論理値がそのまま伝わる。その結果、特許文献２の回路と同様にレプリカ回路３１ａ、３１ｂ、３１ｃからの信号が論理和回路４６（回路４２ａ）に入力され、その中で最も早く入力された信号がリード動作の起動に用いられる。
【００６６】
一方、レプリカ回路３１ａ、３１ｂ、３１ｃのいずれかに不具合があった場合、例えばレプリカ回路３１ａに不具合があり、その出力信号が著しく早い、もしくは遅くなった場合には、信号３４ａ、３４ｃは“１”となり、信号３４ａと信号３４ｃのＮＡＮＤ演算結果である信号３５ａは“０”に固定される。その結果、信号３６ａも“０”に固定され、不具合のあるレプリカ回路３１ａからの出力信号は回路４２ａに伝播されなくなる。これにより、不具合の無いレプリカ回路３１ｂ、３１ｃの出力信号のみを用いてリード動作は起動され、レプリカ回路３１ａの不具合の影響は除去される。これと同様に、レプリカ回路３１ｂもしくはレプリカ回路３１ｃに不具合が発生した場合にも、その影響は除去されるので、回路全体として動作不具合に至ることを避けることができる。
【００６７】
なお、本実施形態の説明ではレプリカ回路を３個用いた場合について示しているが、より多くのレプリカ信号を用いても同様の構成を採ることが可能である。
【００６８】
また、以上の説明では半導体メモリ装置のレプリカ回路信号を例として取り上げたが、これ以外の複数の重要信号系についても本実施形態の伝播異常検出方法およびそのための構成を適用することができる。すなわち、論理和もしくは論理積をとることにより回路ばらつきの影響を軽減しようとする回路において、入力信号間の排他的論理和を適宜利用することにより、基本信号を出力するいずれかの回路に不具合が発生したとき、その影響を除去して正常動作を得ることができる。また、基本信号間のある程度のばらつきを許容するために、前述の第２の実施形態に述べた方法と組み合わせ、遅延検出用回路の反応感度を調整することも有効である。
【００６９】
（第７の実施形態）
第５の実施形態に係る遅延検出用回路では、多数個の遅延検出用ユニットを並列に配置し、デコード回路を介して遅延検出用ユニットの出力を順次論理和回路に入力することで、異常の発生した遅延検出用ユニットを同定することが可能である。
【００７０】
しかし、製造工程での異常を検出するためには、できるだけ多くの素子を測定することが望ましく、そのためには並列数を増やすばかりでなく伝播遅延回路を構成するインバータの直列数（段数）もできるだけ増やすことが望ましい。しかしながら、直列個数を増やすと異常発生箇所の同定が困難になってしまう。本実施形態では、これについての対策を説明する。
【００７１】
図１０（ａ）は、本実施形態の遅延検出用回路における遅延検出用ユニットの構成を示す回路図であり、（ｂ）は、（ａ）に示す遅延検出用回路における信号レベルを示す図である。
【００７２】
同図に示すように、本実施形態の遅延検出用ユニットでは、直列に接続された複数のインバータを奇数個単位で複数段（例えば（Ｎ＋１）段）に分割し、各段のインバータ列間には、前段のインバータの出力と信号Ｓ（ｎ−１）とを受け、次段のインバータ列に信号を出力するＮＡＮＤ回路を配置している。
【００７３】
初期の不具合検出時には、図１０（ｂ）左図に示すように、ＮＡＮＤ回路への入力信号Ｓ１、Ｓ２、…、Ｓｎは“１”に固定し、入力信号Ｓｉｎとしてパルスを遅延検出用ユニットに入力する。
【００７４】
ここで、異常遅延が発生し、不具合箇所を同定する場合には、図１０（ｂ）中央図に示すように、まず入力信号Ｓｉｎを“１”に固定し、信号Ｓ１としてパルス信号を入力する。これにより、出力信号Ｓｏｕｔが”１”になり、異常遅延が検出されれば１段目には異常がなかったことが判明する。逆に、出力信号Ｓｏｕｔが”０”のままで異常遅延が検出されなければ１段目に不具合があったことが判明する。１段目に異常がなかったことが判明した場合には、続いて信号Ｓ１、Ｓ３、…、Ｓｎを“１”に固定し信号Ｓ２としてパルス信号を入力する。この時の結果から、２段目のインバータ列の異常の有無が判明する。この手順を（Ｎ＋１）段目のインバータ列に対して順次行うことにより、異常が存在するインバータ列を同定することができる。
【００７５】
このようにして多数個の論理回路で構成される伝播遅延回路の中から、異常のあった部分を同定することが可能となり、さらに詳しい解析で不良箇所の同定作業を行うことができる。
【００７６】
なお、第５の実施形態の遅延検出用回路のように、遅延検出用ユニットを並列に多数個配置した上でさらに本実施形態で説明した直列回路の分割を行うことで、さらに多数個の回路評価を行うことが可能となる。
【００７７】
また、図１０では、直列に配置された論理ゲートがインバータである場合を示したが、これ以外の論理ゲートであっても同様に不良箇所の同定を行うことができる。
【産業上の利用可能性】
【００７８】
以上説明したように、本発明の信号遅延検出回路及びそれを用いた集積回路の検査回路並びに集積回路の検査方法と制御回路は、半導体集積回路の製造プロセス一般に用いることができる。
【図面の簡単な説明】
【００７９】
【図１】（ａ）は、本発明の第１の実施形態に係る遅延検出用回路を示す図であり、（ｂ）、（ｃ）は、（ａ）に示す回路における入力および出力信号の波形を示す図である。
【図２】（ａ）は、排他的論理和回路の真理値表であり、（ｂ）は、遅延検出用回路に用いられる排他的論理和回路の構成例を示す回路図である。
【図３】排他的論理和回路の反応感度とベータレシオとの関係を示す図である。
【図４】（ａ）は、本発明の第３の実施形態に係る遅延検出用回路を示す図であり、（ｂ）、（ｃ）は、（ａ）に示す回路における入力および出力信号の波形を示す図である。
【図５】（ａ）は、本発明の第４の実施形態に係る遅延検出用回路を示す図であり、（ｂ）、（ｃ）は、（ａ）に示す回路における入力および出力信号の波形を示す図である。
【図６】本発明の第５の実施形態に係る遅延検出用回路を示す図である。
【図７】第５の実施形態に係る遅延検出回路における遅延検出方法を示すフローチャートである。
【図８】従来の半導体メモリ装置におけるレプリカ回路の動作を説明する回路図である。
【図９】（ａ）は、第６の実施形態に係る半導体装置を示す回路図であり、（ｂ）は、（ａ）に示す半導体装置の各部における信号の論理値を示す図である。
【図１０】（ａ）は、本実施形態の遅延検出用回路における遅延検出用ユニットの構成を示す回路図であり、（ｂ）は、（ａ）に示す遅延検出用回路における信号レベルを示す図である。
【図１１】（ａ）は、従来の信号遅延検出回路例を示す図であり、（ｂ）、（ｃ）は（ａ）に示す回路における入力および出力信号の波形を示す図である。
【符号の説明】
【００８０】
１      信号伝播区間 
ＩＮ１、ＩＮ２  入力端子  
３      第１の信号伝播回路  
４ａ、４ｂ、４ｃ    ラッチ回路  
５      第２の信号伝播回路  
７      排他的論理和回路  
９      遅延検出用ユニット 
９ａ    第１の遅延検出用ユニット 
９ｂ    第２の遅延検出用ユニット 
９ｃ    第３の遅延検出用ユニット  
１１ａ、１１ｂ、１１ｃ、１３ａ、１３ｂ、１３ｃ    信号伝播遅延回路  
１５ａ、１５ｂ、１５ｃ    排他的論理和回路  
１７      論理和回路 
１９      信号選択部 
２１      デコード回路  
２３      スイッチ 
３１ａ、３１ｂ、３１ｃ      レプリカ回路  
３２ａ、３２ｂ、３２ｃ、３４ａ、３４ｂ、３４ｃ      信号  
３３ａ、３３ｂ、３３ｃ    遅延検出用ユニット   
３５ａ、３５ｂ、３５ｃ、３６ａ、３６ｂ、３６ｃ      信号    
４２ａ    回路 
４６      論理和回路 
４７      ディレイ部 
４８、５０ａ、５０ｂ、５０ｃ      ＡＮＤ回路  
５２ａ、５２ｂ、５２ｃ    ＮＡＮＤ回路  
Ｎ１、Ｎ２      Ｎチャネル型トランジスタ 
Ｐ１、Ｐ２      Ｐチャネル型トランジスタ 
Ｓ１、Ｓ２、Ｓｎ      信号 
Ｓｉｎ          入力信号
Ｓｏｕｔ        出力信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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