(57)【要約】【課題】  ＥＳＤ保護素子を使用して半導体試験装置の内部回路をＥＳＤから保護し、なおかつＤＣパラメトリック試験の精度を保つことのできる半導体試験装置のインタフェース回路を実現する。【解決手段】  試験項目に応じて出力リレー４、フォースリレー６及びセンスリレー７を制御することによりＤＵＴへの接続をドライバ３又はＤＣ特性試験ユニット５に切り換える半導体試験装置のインタフェース回路において、前記ＤＵＴと接続する出力端子２と、出力端子２と接続する静電気放電保護素子１３と、静電気放電保護素子１３と基準電位との間に接続するブレイク接点スイッチ１４とを備えたことを特徴とする。【選択図】                    図１
2008309734.tif 000002
【特許請求の範囲】
【請求項１】
複数の試験信号源が複数のリレーを介してそれぞれ出力端子に接続され、前記出力端子はＤＵＴと接続されるとともに基準電位との間に静電気放電保護素子が接続され、試験項目に応じて前記リレーを制御することにより、前記試験信号源を切り換えて前記出力端子に接続する半導体試験装置のインタフェース回路において、
前記出力端子と前記基準電位との間に前記静電気放電保護素子と直列に接続されるブレイク接点スイッチ
を備えたことを特徴とする半導体試験装置のインタフェース回路。
【請求項２】
ドライバと前記出力端子とが出力リレーを介して接続され、
ＤＣ特性試験ユニットと前記出力端子とがフォースリレー及びセンスリレーを介して接続され、
前記フォースリレー及び前記センスリレーの制御信号と同期して前記ブレイク接点スイッチを開放することを特徴とする請求項１記載の半導体試験装置のインタフェース回路。
【請求項３】
前記基準電位を接地電位とすることを特徴とする請求項１又は請求項２記載の半導体試験装置のインタフェース回路。
【請求項４】
前記基準電位を電源電圧とすることを特徴とする請求項１又は請求項２記載の半導体試験装置のインタフェース回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体試験装置のインタフェース回路に関し、特に静電気放電保護素子の測定への影響を軽減する手段に関する。
【背景技術】
【０００２】
半導体試験装置の被測定デバイス（以下ＤＵＴと記す）に対するインタフェース回路は、ＤＵＴにテストパターンを供給するドライバ、ＤＣパラメトリック試験を行うＤＣ特性試験ユニット、ＤＵＴへの接続を、試験項目によりドライバもしくはＤＣ特性試験ユニットに切り換える出力リレー、フォースリレー、センスリレーなどから構成される。
【０００３】
近年のＤＵＴの高速化により、ドライバ等の半導体試験装置に使用する部品も高速化に対応して、微細化されたプロセスルールを採用するようになり、耐電圧が低下している。このため、外部との切口になるデバイスインタフェース部分には静電気放電（以下ＥＳＤと記す）からの保護を目的とした回路の実装が必要となる。
【０００４】
また、テストパターンの伝送速度が数Ｇｂｐｓとなるに伴い、試験信号の信号線（以下信号線と記す）に直接接続する出力リレーやフォースリレーに周波数特性の優れたスイッチが必要となっており、近年の高周波に対応したスイッチの動向から、出力リレーやフォースリレーにはＭＥＭＳ（Ｍｉｃｒｏ  ｅｌｅｃｔｒｏ  ｍｅｃｈａｎｉｃａｌ  ｓｙｓｔｅｍｓ）技術を利用したスイッチ（以下ＭＥＭＳスイッチと記す）を使用する方向にある。
【０００５】
しかし、ＭＥＭＳスイッチは一般的に静電力によりスイッチの接続・開放を制御しているため、特にＥＳＤに弱く、誤動作や破損を引き起こしやすいので、ＥＳＤ保護回路は、出力リレーやフォースリレーを保護するために、出力リレーよりＤＵＴに近い側のプリント基板のインタフェース部分に実装することが必要になる。
【０００６】
図２は半導体試験装置のインタフェース回路の第１の従来例で、ＥＳＤ保護回路にダイオードを用いたものを示す回路図である。機能試験の場合は、出力リレー４が閉止、フォースリレー６及びセンスリレー７が開放の状態で、ドライバ３から出力されるテストパターン試験信号が出力端子２を介してＤＵＴに加えられる。
【０００７】
また、ＤＣパラメトリック試験の場合は、出力リレー４が開放、フォースリレー６及びセンスリレー７が閉止の状態で、ＤＣ特性試験ユニット５から試験信号がフォースリレー６及び出力端子２を介してＤＵＴに与えられ、ＤＵＴからの測定信号が出力端子２、抵抗８及びセンスリレー７を介してＤＣ特性試験ユニット５で検出される。
【０００８】
信号線と電源Ｖｃｃ、Ｖｅｅの間にはダイオード９、１０が実装されており、電源電圧でクランプすることにより、ＭＥＭＳスイッチ（出力リレー４、フォースリレー６）等の内部回路をＥＳＤから保護している。
【０００９】
図３はツェナーダイオードを信号線と接地端子（以下ＧＮＤと記す）間に実装してＥＳＤ保護回路とした第２の従来例を示す回路図である。ツェナーダイオード１１により、正のＥＳＤ電圧はツェナー電圧で上限が抑えられ、負のＥＳＤ電圧はＧＮＤレベルに抑えられる。
【００１０】
図４はバリスタを信号線とＧＮＤ間に実装してＥＳＤ保護回路とした第３の従来例を示す回路図である。バリスタ１２により正負のＥＳＤ電圧の上限が一定レベルに抑えられる。
【００１１】
半導体試験装置のＥＳＤ保護技術に関連する先行技術文献としては次のようなものがある。
【００１２】
【特許文献１】特開２００６−３２９９９４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかし、ＤＵＴの高速化によりドライバより伝送されるテストパターンも高速な信号となり、ダイオード等のＥＳＤ保護素子が持つ端子間容量が信号線の伝送特性を下げることになる。高周波特性に優れたツェナーダイオードやバリスタを選んだ場合でも、端子間容量は１ｐＦ以上あるのが一般的であり、伝送特性が数１００ＭＨｚ〜数ＧＨｚになると伝送特性に与える影響は無視できないものとなる。
【００１４】
近年、半導体の高速化に対応して、端子間容量が１ｐＦを下回る専用のＥＳＤ保護素子が開発されている。しかしながら半導体試験装置においては、ＥＳＤ保護素子の持つ端子間容量による伝送特性への影響だけでなく、ＥＳＤ保護素子が持つリーク電流がＤＣパラメトリック試験に与える影響も無視することができない。
【００１５】
本発明はこのような課題を解決しようとするもので、ＥＳＤ保護素子を使用して半導体試験装置の内部回路をＥＳＤから保護し、なおかつＤＣパラメトリック試験の精度を保つことのできる半導体試験装置のインタフェース回路を実現することを目的とする。
【課題を解決するための手段】
【００１６】
このような課題を達成するために、本発明のうち請求項１記載の発明は、
複数の試験信号源が複数のリレーを介してそれぞれ出力端子に接続され、前記出力端子はＤＵＴと接続されるとともに基準電位との間に静電気放電保護素子が接続され、試験項目に応じて前記リレーを制御することにより、前記試験信号源を切り換えて前記出力端子に接続する半導体試験装置のインタフェース回路において、
前記出力端子と前記基準電位との間に前記静電気放電保護素子と直列に接続されるブレイク接点スイッチ
を備えたことを特徴とする。
【００１７】
請求項２記載の発明は、
請求項１記載の半導体試験装置のインタフェース回路において、
ドライバと前記出力端子とが出力リレーを介して接続され、
ＤＣ特性試験ユニットと前記出力端子とがフォースリレー及びセンスリレーを介して接続され、
前記フォースリレー及び前記センスリレーの制御信号と同期して前記ブレイク接点スイッチを開放することを特徴とする。
【００１８】
請求項３記載の発明は、
請求項１又は請求項２記載の半導体試験装置のインタフェース回路において、
前記基準電位を接地電位とすることを特徴とする。
【００１９】
請求項４記載の発明は、
請求項１又は請求項２記載の半導体試験装置のインタフェース回路において、
前記基準電位を電源電圧とすることを特徴とする。
【発明の効果】
【００２０】
以上説明したことから明らかなように、本発明によれば、複数の試験信号源が複数のリレーを介してそれぞれ出力端子に接続され、前記出力端子はＤＵＴと接続されるとともに基準電位との間に静電気放電保護素子が接続され、試験項目に応じて前記リレーを制御することにより、前記試験信号源を切り換えて前記出力端子に接続する半導体試験装置のインタフェース回路において、前記出力端子と前記基準電位との間に前記静電気放電保護素子と直列に接続されるブレイク接点スイッチを備えたことにより、ブレイク接点スイッチを開放して静電気放電保護素子を非接続とするので、静電気放電保護素子を使用して半導体試験装置の内部回路を静電気放電から保護し、なおかつＤＣパラメトリック試験の精度を保つことのできる半導体試験装置のインタフェース回路を実現することができる。
【発明を実施するための最良の形態】
【００２１】
以下本発明の実施の形態について図面を用いて詳細に説明する。
【００２２】
図１は本発明の実施の形態に係る半導体試験装置のインタフェース回路の一実施例を示す構成回路図である。図２〜図４と同じ部分は同一の記号を付してある。ドライバ３は入力端子１を介して半導体試験装置本体からテストパターン信号を入力し、ＤＵＴに向けてテストパターン試験信号を出力する。出力リレー４はドライバ３の出力端子とＤＵＴに接続する出力端子２との間の信号線の接続・非接続を切り換える。
【００２３】
ＤＣ特性試験ユニット５はＤＵＴに対してＤＣパラメトリック試験を行うための試験信号を出力し、対応するＤＵＴからの測定信号を測定する。フォースリレー６はＤＣ特性試験ユニット５からのフォースラインと出力端子２との間に接続され、フォースリレー制御信号Ｓ１により制御される。センスリレー７はＤＣ特性試験ユニット５のセンスラインと出力端子２との間にセンス用抵抗８を介して接続され、センスリレー制御信号Ｓ２により制御される。
【００２４】
ＥＳＤ保護素子１３はツェナーダイオード、バリスタもしくは専用のＥＳＤ保護素子からなり、半導体試験装置の内部回路（部品）をＥＳＤから保護する。ＥＳＤ保護素子１３とブレイク接点スイッチ１４との直列回路は出力端子２とＧＮＤの間に接続される。ブレイク接点スイッチ１４は操作すると開く(電流が流れなくなる)もので、無通電状態で開放となる。ＯＲゲート１５にはフォースリレー制御信号Ｓ１及びセンスリレー制御信号Ｓ２を入力し、両信号のＯＲ出力でブレイク接点スイッチ１４の開閉を制御する。ここで、ＧＮＤ電位は基準電位を構成する。また、ドライバ３及びＤＣ特性試験ユニット５は複数の試験信号源を構成し、フォースリレー６及びセンスリレー７は試験項目に応じて複数の試験信号源を切り換えて出力端子２に接続する複数のリレーを構成する。
【００２５】
なお、半導体試験装置のデバイスインタフェース部は複数の前記インタフェース回路を実装したプリント基板を複数搭載して１つのシステムを構成する。
【００２６】
また、ＥＳＤ保護回路は、ＭＥＭＳスイッチからなる出力リレーやフォースリレーを保護するために、出力リレーよりＤＵＴに近い側のプリント基板のインタフェース部分（出力端子の近傍）に実装する。
【００２７】
図１の装置の動作を以下に説明する。
無通電時はブレイク接点スイッチ１４が閉止状態となるので、信号線に接続するＥＳＤ保護素子１３がＧＮＤに接続され、信号線が外部から受けるＥＳＤをＥＳＤ保護素子１３のクランプ電圧でＧＮＤに対してクランプして、出力リレー４やフォースリレー６、その他の半導体試験装置の内部回路を保護する。
【００２８】
機能試験の場合は、出力リレー４が閉止、フォースリレー６及びセンスリレー７が開放の状態で、テストパターン信号が入力端子１を介して与えられ、ドライバ３から出力されるテストパターン試験信号が出力リレー４及び出力端子２を介してＤＵＴに与えられる。この場合も、初期設定時に接続状態にあるブレイク接点スイッチ１４により、信号線に接続するＥＳＤ保護素子１３がＧＮＤに接続され、信号線が外部から受けるＥＳＤをＥＳＤ保護素子１３のクランプ電圧でＧＮＤに対してクランプして、ＭＥＭＳスイッチからなる出力リレー４やフォースリレー６、その他の半導体試験装置の内部回路を保護する。
【００２９】
また、ＤＣパラメトリック試験の場合は、出力リレー４が開放、フォースリレー６及びセンスリレー７が閉止となり、ＤＣ特性試験ユニット５から試験信号がフォースリレー６及び出力端子２を介してＤＵＴに与えられ、ＤＵＴからの測定信号が出力端子２、抵抗８及びセンスリレー７を介して検出される。フォースリレー６及びセンスリレー７をそれぞれ閉止させるフォースリレー制御信号Ｓ１及びセンスリレー制御信号Ｓ２によりＯＲゲート１５から出力される信号はブレイク接点スイッチ１４を開放させる。すなわち、フォースリレー又は前記センスリレーの制御信号と同期してブレイク接点スイッチ１４が開放するので、ＤＣパラメトリック試験のときは、ＥＳＤ保護素子１３はＧＮＤから切離され、ブレイク接点スイッチ１４の閉止時にＥＳＤ保護素子１３により信号線からＧＮＤに流れていたリーク電流は生じない。したがって、リーク電流の影響を受けず、精度の良いＤＣパラメトリック試験結果を得る事が出来る。
【００３０】
上記のような構成の半導体試験装置のインタフェース回路によれば、ＤＣパラメトリック試験実施時にブレイク接点スイッチを開放する事により、ＥＳＤ保護素子により発生するリーク電流を遮断し、精度良くＤＣパラメトリック試験を行う事が出来る。
【００３１】
また、初期状態が閉止（接続）のブレイク接点スイッチを使うことで、無通電時でもＥＳＤ保護素子がＧＮＤプレーンに接続しており、作業者が触ることで発生するＥＳＤに対しても、保護することができる。
【００３２】
また、ブレイク接点スイッチ１４の開放の制御を、フォースリレー６及びセンスリレー７の接続制御信号Ｓ１，Ｓ２と同期させることで、新たな制御信号を追加する必要がないので、制御信号線が増加せず、簡単な構成で実現することができる。
【００３３】
なお、ＤＵＴのＤＣパラメトリック試験時だけでなく、ＤＵＴと半導体試験装置が電気的に正しく接続されている事を確認するコンタクト試験、ドライバが供給するテストパターンのＤＣレベルが正しいかどうかを確認する自己診断や自己校正実施時にも、ブレイク接点スイッチ１４を開放してＥＳＤ保護回路を切離すことにより、リーク電流の影響を受けることなく測定・校正することができる。
【００３４】
また、ＥＳＤ保護素子によるＧＮＤへのリークを遮断する場合に限らず、リーク電流の大きいダイオードを用いる場合（図２）のように、ＥＳＤ保護素子と電源との間にブレイク接点スイッチを接続してリーク電流を防ぐようにしてもよい。この場合には電源電圧が基準電位を構成する。
【００３５】
また、出力端子２とＥＳＤ保護素子の間にブレイク接点スイッチ１４を接続してもよい。
【図面の簡単な説明】
【００３６】
【図１】本発明の実施の形態に係る半導体試験装置のインタフェース回路の一実施例を示す構成回路図である。
【図２】半導体試験装置のインタフェース回路の、第１の従来例を示す回路図である。
【図３】半導体試験装置のインタフェース回路の、第２の従来例を示す回路図である。
【図４】半導体試験装置のインタフェース回路の、第３の従来例を示す回路図である。
【符号の説明】
【００３７】
２  出力端子
３  ドライバ
４  出力リレー
５  ＤＣ特性試験ユニット
６  フォースリレー
７  センスリレー
１３  静電気放電保護素子
１４  ブレイク接点スイッチ
【図１】
2008309734.tif 000003
【図２】
2008309734.tif 000004
【図３】
2008309734.tif 000005
【図４】
2008309734.tif 000006