(57)【要約】【課題】  製造上の歩留りを向上させると同時に、良好な視野角特性を確保することが可能な液晶表示装置を提供する。【解決手段】  液晶表示パネル１は、複数の画素Ｐ１がマトリクス状に配列されたものであり、画素Ｐ１は、等価回路において、ＴＦＴ素子１０と、ゲート線Ｇと、データ線Ｄと、液晶素子１１Ａ，１１Ｂと容量素子１２Ｂとから構成されている。ゲート線ＧがＴＦＴ基板１３上に配置され、データ線Ｄは対向基板１４上に配置される。液晶素子１１Ａからなるサブ画素ＰAと、液晶素子１１Ｂおよび容量素子１２Bが直列に接続されたサブ画素ＰBとが、互いに並列に接続されている。ＴＦＴ素子１０を介して各サブ画素ＰA，ＰBに同一の電圧差が生じると、サブ画素ＰBには容量素子１２Ｂが接続されているため、液晶素子１１Ａと液晶素子１１Ｂとには、互いに異なる駆動電圧が印加される。【選択図】  図２
2008309884.tif 000002
【特許請求の範囲】
【請求項１】
複数の画素がマトリクス状に配置された液晶表示装置であって、
対向配置された一対の基板と、
前記一対の基板の一の基板上に前記画素ごとに設けられたＴＦＴ素子と、
前記一の基板上に設けられ、各ＴＦＴ素子の第１の電極に接続されると共に、各ＴＦＴ素子のオンオフを選択的に切り替えるためのゲート線と、
前記他の基板上に設けられ、各画素に画像信号を伝達するためのデータ線とを備え、
各画素は、互いに並列接続された複数のサブ画素を有し、
前記複数のサブ画素はそれぞれ、液晶素子と、電位差を発生させる電位差発生素子とを直列に接続して構成され、
前記電位差は前記サブ画素ごとに異なっている
ことを特徴とする液晶表示装置。
【請求項２】
前記複数のサブ画素は、
前記一の基板と前記他の基板との間に液晶層を備え、
前記一の基板側に、前記ＴＦＴ素子の第２の電極に接続された配線と、前記配線上に絶縁層を介して設けられた複数のサブ画素電極とを有し、
前記複数のサブ画素電極のうち一のサブ画素電極は、前記絶縁層に形成された接続孔により前記配線と電気的に接続されている
ことを特徴とする請求項１記載の液晶表示装置。
【請求項３】
前記複数のサブ画素は、
前記一の基板と前記他の基板との間に液晶層を備え、
前記一の基板側に、前記ＴＦＴ素子の第２電極に接続された画素電極を有し、
前記他の基板側の一の領域に、絶縁層が形成されている
ことを特徴とする請求項１記載の液晶表示装置。
【請求項４】
前記複数の画素のうち前記ゲート線の延在方向に沿って配列される画素に対して共通の接続線となる共通接続線を備え、
前記ＴＦＴ素子が前記複数のサブ画素ごとに設けられ、
前記複数のサブ画素はそれぞれ、
前記液晶素子の一端が前記ＴＦＴ素子の第２の電極に接続されると共に、他端が前記データ線に接続され、かつ
前記容量素子の一端が前記ＴＦＴ素子の第３の電極に接続されると共に、他端が前記共通接続線に接続されている
ことを特徴とする請求項１記載の液晶表示装置。
【請求項５】
前記複数の画素のうち前記ゲート線の延在方向に沿って隣接する画素間で、前記ＴＦＴ素子と前記共通接続線とを接続するための配線が少なくとも一部において共有となっている
ことを特徴とする請求項４記載の液晶表示装置。
【請求項６】
前記複数の画素のうち前記データ線の延在方向に沿って隣接する画素間で、前記共通接続線が共有となっている
ことを特徴とする請求項４記載の液晶表示装置。
【請求項７】
前記複数の画素のうち前記データ線の延在方向に沿って隣接する画素間で、前記ゲート線と前記共通接続線とが共有となっている
ことを特徴とする請求項４記載の液晶表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アクティブマトリクス型の液晶表示装置に関する。
【背景技術】
【０００２】
近年、液晶テレビやノート型パソコン、カーナビゲーション等の表示モニタとして、液晶ディスプレイ（ＬＣＤ；Liquid Crystal Display）などの液晶表示装置が多く用いられている。液晶表示装置としては、例えばマトリクス状に配列した複数の画素を個々に走査して表示を行うアクティブマトリクス方式が主流となっている。
【０００３】
このようなアクティブマトリクス型の液晶表示装置は、例えば、図１８に示したように、画素ごとに設けられたＴＦＴ（Thin Film Transistor；薄膜トランジスタ）素子１００と、このＴＦＴ素子１００に接続される表示素子としての液晶素子１１０と、ＴＦＴ素子１００のオンオフを切り替えるためのゲート線Ｇ１と、このゲート線Ｇ１に直交するように設けられ、各画素に画像信号を伝達するためのデータ線Ｄ１とを備えている。この他にも、様々な構成の液晶表示装置が提案されている（例えば、特許文献１〜５）。
【特許文献１】特開昭６３−６８８１８号公報
【特許文献２】特開昭６２−１３３４７８号公報
【特許文献３】特開平０２−１２号公報
【特許文献４】特開２００６−３３８０２４号公報
【特許文献５】特開２００６−３０９２３９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
例えば、特許文献１，２には、図１９，図２０に示したように、ＴＦＴ素子１００やゲート線Ｇ１が配置されるＴＦＴ基板１３０に対向して設けられる対向基板１４０側にデータ線Ｄ２を形成することにより、製造上の歩留まりを向上させた技術が提案されている。
【０００５】
また、特許文献３〜５には、図２１，図２２に示したように、一つの画素を更に複数のサブ画素に分割することにより、視野角特性を向上させた技術が提案されている。図２１では、液晶素子１１０Ａと液晶素子１１０Ｂが並列接続された構成となっており、液晶素子１１０Ｂは容量素子１１１Ｂと直列に接続された構成となっている。図２２では、サブ画素ごとに、ＴＦＴ素子１００Ａ，１００Ｂを設け、それぞれにゲート線Ｇ１ａ，Ｇ１ｂが接続された構成となっている。
【０００６】
しかしながら、ゲート線とデータ線との層間短絡を抑制して歩留りを向上させると同時に、良好な視野角特性を確保することが可能な液晶表示装置の構成は提案されておらず、その実現が望まれていた。
【０００７】
本発明はかかる問題点に鑑みてなされたもので、その目的は、製造上の歩留りを向上させると同時に、良好な視野角特性を確保することが可能な液晶表示装置を提供することにある。
【課題を解決するための手段】
【０００８】
本発明による液晶表示装置は、複数の画素がマトリクス状に配置されたものであって、対向配置された一対の基板と、一対の基板の一の基板上に画素ごとに設けられたＴＦＴ素子と、一の基板上に設けられ、各ＴＦＴ素子の第１の電極に接続されると共に、各ＴＦＴ素子のオンオフを選択的に切り替えるためのゲート線と、他の基板上に設けられ、各画素に画像信号を伝達するためのデータ線とを備えている。各画素は、ＴＦＴ素子に対して並列に接続された複数のサブ画素を有し、複数のサブ画素はそれぞれ、液晶素子と、電位差を発生させる電位差発生素子とを直列に接続して構成され、電位差発生素子の電位差はサブ画素ごとに異なっている
【０００９】
なお、サブ画素において、液晶素子と直列に接続される電位差発生素子の電位差は０（ゼロ）であってもよいものとする。
【００１０】
本発明による液晶表示装置では、対向配置された一対の基板の一方の基板にゲート線が設けられ、他方の基板にデータ線が設けられていることにより、ゲート線とデータ線とが同一の基板に設けられている場合と異なり、層間短絡が生じることがない。一方、一つの画素において、ＴＦＴ素子に複数のサブ画素が互いに並列に接続されていることにより、ＴＦＴ素子を介して伝達される映像信号により、各サブ画素には同一の電位差が発生する。このとき、各サブ画素が、液晶素子と、電位差を発生させる電位差発生素子とを直列に接続してなり、その電位差がサブ画素ごとに異なっていることにより、各液晶素子に対してサブ画素ごとに異なる駆動電圧が印加される。よって、正面方向と斜め方向における各階調での輝度の差が小さくなる。
【発明の効果】
【００１１】
本発明の液晶表示装置によれば、対向配置された一対の基板の一方の基板にゲート線が設けられ、他方の基板にデータ線が設けられるようにしたので、ゲート線とデータ線との層間短絡をなくすことができる。また、一つの画素において、ＴＦＴ素子に複数のサブ画素が並列に接続され、各サブ画素が液晶素子と電位差を発生させる電位差発生素子とを直列に接続して構成され、電位差がサブ画素ごとに異なるようにしたので、各液晶素子に対してサブ画素ごとに異なる電圧が印加され、正面方向と斜め方向における各階調での輝度の差が小さくなる。従って、製造上の歩留りを向上させると同時に、視野角特性を向上させることが可能となる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
【００１３】
［第１の実施の形態］
図１は、本発明の第１の実施の形態に係る液晶表示パネル１を備えた液晶表示装置の全体構成を示す図である。この液晶表示装置は、例えば、液晶表示パネル１と、バックライト部３０と、画像処理部３１と、フレームメモリ３２と、ゲートドライバ３３と、データドライバ３４と、タイミング制御部３５と、バックライト駆動部３６とを備えている。
【００１４】
液晶表示パネル１は、ゲートドライバ３３から供給される駆動信号によって、データドライバ３４から伝達される映像信号Ｄｉに基づいて映像表示を行うものであり、マトリクス状に配置された複数の画素Ｐ１を有し、これらの画素Ｐ１ごとに駆動が行われるアクティブマトリクス方式の液晶表示パネルである。この画素Ｐ１の具体的な構成については後述する。
【００１５】
バックライト部３０は、液晶表示パネル１に光を照射する光源であり、例えば、ＣＣＦＬ（Cold Cathode Fluorescent Lamp：冷陰極傾向ランプ）や、ＬＥＤ（Light Emitting Diode：発光ダイオード）などを含んで構成されている。
【００１６】
画像処理部３１は、外部からの映像信号Ｓ１に対して所定の画像処理を施すことにより、ＲＧＢ信号である映像信号Ｓ２を生成するものである。
【００１７】
フレームメモリ３２は、画像処理部３１から供給される映像信号Ｓ２をフレーム単位で画素Ｐごとに記憶するものである。
【００１８】
タイミング制御部３５は、ゲートドライバ３３、データドライバ３４およびバックライト駆動部３６の駆動タイミングを制御するものである。また、バックライト駆動部３６は、タイミング制御部３５のタイミング制御に従って、バックライト部３０の点灯動作を制御するものである。
【００１９】
以下、図２〜４を参照して、各画素Ｐ１の具体的な構成について説明する。但し、図２〜図４は、この液晶表示パネル１の一つの画素Ｐ１を示すものであり、図２は等価回路図、図３は平面図、図４は図３のＩ−Ｉ線における矢視断面図である。液晶表示パネル１は、画素Ｐ１ごとに設けられたＴＦＴ素子１０と、ＴＦＴ素子１０にそれぞれ接続されるゲート線Ｇと、データ線Ｄと、共通接続線Ｃとを備えている。各画素Ｐ１は、例えば、赤（Ｒ；Red）、緑（Ｇ；Green）、青（Ｂ；Blue）の基本色のいずれかを表示するようになっており、更に２つのサブ画素ＰA，ＰBに分割されている。
【００２０】
まず、図２を参照して、画素Ｐ１の等価回路について説明する。等価回路において、画素Ｐ１は、ＴＦＴ素子１０と、液晶素子１１Ａと、液晶素子１１Ｂと、容量素子１２Ｂとから構成されている。
【００２１】
ＴＦＴ素子１０は、例えば、ＭＯＳ−ＦＥＴ（Metal Oxide Semiconductor-Field Effect Transistor）により構成され、３つの電極、ゲート、ソースおよびドレインを有している。このＴＦＴ素子１０は、サブ画素ＰA，ＰBに対して、映像信号Ｓ３を供給するためのスイッチング素子として機能している。ＴＦＴ素子１０では、ゲートがゲート線Ｇに接続され、残る２つの電極のうち一方、例えばドレインが容量素子１２Ｂの一端および液晶素子１１Ａの一端に接続され、例えばソースが配線Ｌを介して共通接続線Ｃに接続されている。但し、ＴＦＴ素子１０のソースが容量素子１２Ｂの一端および液晶素子１１Ａの一端に接続され、ドレインが配線Ｌを介して共通接続線Ｃに接続されるような構成としてもよい。
【００２２】
液晶素子１１Ａ，１１Ｂは、一対の基板間に液晶層を封止してなり、ＴＦＴ素子１０を介して供給される信号電圧に応じて表示のための動作を行う表示素子として機能するものである。液晶素子１１Ａの他端および液晶素子１１Ｂの他端はデータ線に接続されている。      
【００２３】
容量素子１２Ｂは、両端間に電位差を発生させる電位差発生素子の一例であり、具体的には、電荷を蓄積させる誘電体を含んで構成され、容量素子１２Ｂの他端は液晶素子１１Ｂの一端に接続されている。なお、サブ画素ＰAにおいては、容量素子（電位差発生素子）を設けておらず、容量素子の容量が０（ゼロ）である状態と等価となっている。このような構成により、画素Ｐ１内において、液晶素子１１Ａがサブ画素ＰAを構成し、液晶素子１１Ｂと容量素子１２Ｂがサブ画素ＰBを構成するようになっている。
【００２４】
次に、図３および図４を参照して、画素Ｐ１の具体的な構成について説明する。画素Ｐ１では、ＴＦＴ基板１３と対向基板１４とが対向して配置され、これらの間に液晶層ＬＣが封止された構成となっている。
【００２５】
まず、ＴＦＴ基板１３側の構成について説明する。ＴＦＴ基板１３側には、ＴＦＴ素子１０、ゲート線Ｇ、共通接続線Ｃ、配線Ｌ、サブ画素電極１１Ａ−１，１１Ｂ−１が設けられている。ＴＦＴ素子１０は、ＴＦＴ基板１３上に、ゲート電極１０−１と、ゲート絶縁膜１６を介して設けられたソース電極１０−２、ドレイン電極１０−３およびアモルファスシリコン（α−Si）層１０−４とを有している。また、ＴＦＴ素子１０を覆うように絶縁層１５が設けられ、この絶縁膜１５上にサブ画素電極１１Ａ−１，１１Ｂ−１が形成されている。なお、図３におけるＴＦＴ素子１０のゲート電極１０−１が、ゲート線Ｇに対応しており、このゲート電極１０−１と同一層内に平行して共通接続線Ｃが設けられている。
【００２６】
サブ画素電極１１Ａ−１は、コンタクトホール１１Ａ−２を有しており、このコンタクトホール１１Ａ−２を介して、ＴＦＴ素子１０のドレイン電極１０−３（配線Ｌ１）に接続されている。一方、サブ画素電極１１Ｂ−１には、上記のようなコンタクトホールが設けられていない。このため、サブ画素電極１１Ｂ−１は、ＴＦＴ素子１０（ドレイン電極１０−３）に接続された配線Ｌ１に対して絶縁層１５を介して接続されることとなる。これにより、サブ画素電極１１Ｂ−１、配線Ｌ１、およびこれらによって挟まれた絶縁層１５に対応する領域が、容量素子１２Ｂとなる。
【００２７】
次に、対向基板１４側の構成について説明する。対向基板１４側には、データ線Ｄが画素Ｐ１の全面にわたって形成されている。このデータ線Ｄは、サブ画素電極１１Ａ−１，１１Ｂ−１に対向して配置される対向電極としても機能するようになっている。これにより、サブ画素電極１１Ａ−１、データ線Ｄ、およびこれらに挟まれた液晶層ＬＣに対応する領域が、図２に示した液晶素子１１Ａとなり、サブ画素電極１１Ｂ−１、データ線Ｄ、およびこれらに挟まれた液晶層ＬＣに対応する領域が液晶素子１１Ｂとなる。
【００２８】
次に、図１〜図５（Ａ），（Ｂ）を参照して、本実施の形態に係る液晶表示パネル１の作用、効果について説明する。但し、図５（Ａ），（Ｂ）は、階調に対する輝度レベルを示すガンマ特性の一例を表す特性図であり、（Ａ）図はサブ画素を含まない従来の画素、（Ｂ）図は画素Ｐ１について示したものである。
【００２９】
この液晶表示パネル１では、図１に示したように、外部から供給された映像信号Ｓ１が画像処理部３１により画像処理され、各画素Ｐ１用の映像信号Ｓ２が生成される。この映像信号Ｓ２は、フレームメモリ３２において記憶され、映像信号Ｓ３として、データドライバ３４へ供給される。このようにして供給された映像信号Ｓ３に基づいて、ゲートドライバ３３およびデータドライバ３４から出力される各画素Ｐ１内への駆動電圧によって、各画素Ｐ１ごとに線順次表示駆動動作がなされる。具体的には、ゲートドライバ３３からゲート線Ｇを介して供給される選択信号に応じて、ＴＦＴ素子１０のオンオフが切り替えられ、データ線Ｄと画素Ｐ１を選択的に導通するようになっている。これにより、バックライト部３０からの照明光が液晶表示パネル１により変調され、表示光として出力される。
【００３０】
特に、対向配置された一対の基板のうち、ＴＦＴ基板１３上にゲート線Ｇが設けられ、対向基板１４上にデータ線Ｄが設けられていることにより、従来の構成（図１６）のようにゲート線とデータ線とが同一の基板に設けられている場合と異なり、層間短絡が生じることがない。
【００３１】
一方、一つの画素Ｐ１において、ＴＦＴ素子１０にサブ画素ＰA，ＰBが互いに並列に接続されていることにより、ゲート線Ｇおよびデータ線ＤからＴＦＴ素子１０を介して伝達された映像信号によって、各サブ画素ＰA，ＰBには同一の電位差が発生する（同一の階調状態となる）。このとき、サブ画素ＰAでは、液晶素子１１Ａに対して容量素子が接続されておらず（容量が０（ゼロ）の容量素子が接続され）、サブ画素ＰBでは、液晶素子１１Ｂと容量素子１２Ｂとを直列に接続してなることにより、液晶素子１１Ｂを駆動する電圧ＶBは、次式（１）で表される。但し、ＣCを容量素子１２Ｂの容量、Ｃlcbを液晶素子１１Ｂの液晶容量とする。式（１）に示したように、容量ＣCの大きさを調整することで、各液晶素子１１Ａ，１１Ｂには、互いに異なる駆動電圧が印加されることとなる。
ＶB＝（ＣC／Ｃlcb＋ＣC）ＶA            ・・・・・・（１）
【００３２】
ここで、例えば、ＶＡ（Vertical Alignment）モードの液晶表示装置では、図５に示したように、ガンマ特性（階調に対する輝度特性）において、正面方向に比べて斜め６０°方向におけるガンマ曲線は、低階調から中階調にかけて急峻になる傾向がある。このため、特に低階調から中階調にかけては、正面方向と斜め方向とで明るさが異なり、斜め６０°方向から画面を観たときに画像が白っぽく映るという現象が生じてしまう。
【００３３】
これに対し、本実施の形態では、同一の階調状態において、一つの画素Ｐ１内の液晶素子１１Ａ，１１Ｂには、互いに異なる駆動電圧が印加される。このため、斜めから見たときのガンマの変動は２つのサブ画素ＰA，ＰBに対応して２箇所に分散される。このとき、一つの画素Ｐ１内で画素電極がサブ画素電極１１Ａ−１，１１Ｂ−１に分割されていることで、各サブ画素電極の平面積が小さくなるため、それぞれのガンマの変動成分も分散により小さくなる。よって、正面方向と斜め方向における各階調での輝度の差が小さくなり、視野角特性が向上する。
【００３４】
このように、液晶表示パネル１では、ゲート線Ｇとデータ線Ｄとがそれぞれ異なる基板上に設けられていることにより、層間短絡をなくし、製造上の歩留りを向上させることが可能となる。また、一つの画素Ｐ１内を複数のサブ画素に分割し、各サブ画素内の液晶素子にサブ画素ごとに容量の異なる容量素子を直列接続させることで、各液晶素子には、それぞれ異なる駆動電圧が印加される。これにより、正面方向と斜め方向とにおける輝度の差が小さくなり、視野角特性が向上する。従って、製造上の歩留りを向上させると同時に、良好な視野角特性を確保することが可能な液晶表示装置を実現できる。
【００３５】
次に、本実施の形態の液晶表示パネル１の変形例（変形例１，２）について説明する。以下の変形例では、液晶表示パネル１の画素Ｐ１以外は、上記実施の形態と同様の構成を有しているため、上記と同様の構成要素については同一の符号を付し、適宜説明を省略するものとする。
【００３６】
（変形例１）
図６〜図８は、本実施の形態の変形例１に係る液晶パネルの一つの画素Ｐ２を示す図である。但し、図６は等価回路図、図７は平面図、図８は図７のＩ−Ｉ線における矢視断面図を示したものである。図６に示したように、画素Ｐ２は、ＴＦＴ素子１０と、液晶素子１１Ｃと、液晶素子１１Ｄと、容量素子１２Ｄとから構成されている。液晶素子１１Ｃがサブ画素ＰCを構成し、液晶素子１１Ｄと容量素子１２Ｄとがサブ画素ＰDを構成している。
【００３７】
画素Ｐ２では、ＴＦＴ素子１０のゲートがゲート線Ｇに接続され、残る２つの端子のうち一方、例えばドレインが液晶素子１１Ｃの一端および液晶素子１１Ｄの一端に接続され、例えばソースが配線Ｌを介して共通接続線Ｃに接続されている。但し、ＴＦＴ素子１０のソースが液晶素子１１Ｃの一端および液晶素子１１Ｄの一端に接続され、ドレインが配線Ｌを介して共通接続線Ｃに接続されるような構成としてもよい。また、液晶素子１１Ｃの他端はデータ線Ｄに接続され、液晶素子１１Ｄの他端は容量素子１２Ｄの一端に接続され、容量素子Ｄの他端はデータ線Ｄに接続されている。なお、サブ画素ＰCにおいては、容量素子（電位差発生素子）を設けておらず、容量素子の容量が０（ゼロ）である状態と等価となっている。
【００３８】
次に、図７および図８を参照して、画素Ｐ２の具体的な構成について説明する。画素Ｐ２は、サブ画素ＰC，ＰDに対して共通の画素電極２１が設けられ、容量素子１２Ｄが対向基板１４側に形成されていること以外は、上記実施の形態の画素Ｐ１と同様の構成を有している。従って、同一の構成要素については同一の符号を付し、適宜説明を省略する。
【００３９】
画素電極２１は、コンタクトホール２１Ｃを有しており、このコンタクトホール２１Ｃを介して、ＴＦＴ素子１０のドレイン電極１０−３と接続されている。また、対向基板１４側のデータ線Ｄ上には、容量素子１２Ｄが形成されている。これにより、容量素子１２Ｄに対向する領域がサブ画素ＰDとなり、容量素子１２Ｄに対向しない領域がサブ画素ＰCとなる。
【００４０】
（変形例２）
図９は、本実施の形態の変形例２に係る液晶パネルの一つの画素Ｐ３を示す図である。図９に示したように、画素Ｐ３は、ＴＦＴ素子１０と、液晶素子１１Ｅと、容量素子１２Ｅと、液晶素子１１Ｆと、容量素子１２Ｆとから構成されている。液晶素子１１Ｅと容量素子１２Ｅとがサブ画素ＰEを構成し、液晶素子１１Ｆと容量素子１２Ｆとがサブ画素ＰFを構成している。本変形例では、容量素子１２Ｅの容量と、容量素子１２Ｆの容量とが、互いに異なっている。
【００４１】
画素Ｐ３では、ＴＦＴ素子１０のゲートがゲート線Ｇに接続され、残る２つの端子のうち一方、例えばドレインが容量素子１２Ｅの一端および容量素子１２Ｆの一端に接続され、例えばソースが配線Ｌを介して共通接続線Ｃに接続されている。但し、ＴＦＴ素子１０のソースが容量素子１２Ｅの一端および容量素子１２Ｆの一端に接続され、ドレインが配線Ｌを介して共通接続線Ｃに接続されるような構成としてもよい。そして、容量素子１２Ｅの他端が液晶素子１１Ｅの一端に接続され、容量素子１２Ｆの他端が液晶素子１１Ｆの一端に接続されている。液晶素子１１Ｅの他端および液晶素子１１Ｆの他端は、データ線Ｄに接続されている。
【００４２】
このように、画素Ｐ３は、液晶素子１１Ｅ，１１Ｆに、互いに容量の異なる容量素子１２Ｅ，１２Ｆがそれぞれ直列に接続されている構成であってもよい。このような構成の場合も、サブ画素ＰE，ＰFごとに、容量素子１２Ｅ，１２Ｆの各容量を適宜調整することにより、各液晶素子１１Ｅ，１１Ｆに対して異なる駆動電圧を印加することができる。
【００４３】
［第２の実施の形態］
図１０〜図１３は、本発明の第２の実施の形態に係る液晶表示パネルの各画素Ｐ４について示す図である。但し、図１０は等価回路図、図１１は平面図、図１２は図１１のＩ−Ｉ線における矢視断面図、図１３は図１１のII−II線における矢視断面図を示している。なお、画素Ｐ４の構成以外は、上記第１の実施の形態の液晶表示パネル１と同様の構成を有しているので、画素Ｐ４の構成についてのみ説明する。
【００４４】
画素Ｐ４は、ＴＦＴ素子１０Ｇと、ＴＦＴ素子１０Ｈと、液晶素子１１Ｇと、液晶素子１１Ｈと、容量素子１２Ｈとから構成されている。液晶素子１１Ｇがサブ画素ＰGを構成し、液晶素子１１Ｈと容量素子１２Ｈとがサブ画素ＰHを構成している。また、サブ画素ＰG，ＰHごとに、ＴＦＴ素子１０Ｇ，１０Ｈが設けられている。
【００４５】
ＴＦＴ素子１０Ｇ，１０Ｈは、上記ＴＦＴ素子と同様にＭＯＳ−ＦＥＴなどから構成され、３つの電極、ゲート、ソースおよびドレインを有している。ＴＦＴ素子１０Ｇ，１０Ｈのゲートにはゲート線Ｇに接続されている。
【００４６】
ＴＦＴ素子１０Ｇの残る２つの電極のうち一方の電極、例えばドレインは液晶素子１１Ｇの一端と接続され、例えばソースは配線ＬGを介して共通接続線Ｃに接続されている。但し、ソースが液晶素子１１Ｇの一端と接続され、ドレインが配線ＬGを介して共通接続線Ｃに接続されるようにしてもよい。また、液晶素子１１Ｇの他端は、データ線Ｄと接続されている。
【００４７】
ＴＦＴ素子１０Ｈの残る２つの電極のうち一方の端子、例えばドレインは液晶素子１１Ｈの一端と接続されている。また、ＴＦＴ素子１０Ｈのソースは、容量素子１２Ｈの一端に接続されている。但し、ソースが液晶素子１１Ｈの一端と接続され、ドレインが容量素子１２Ｈの一端に接続されるようにしてもよい。また、容量素子１２Ｈの他端は、配線ＬHを介して共通接続線Ｃに接続され、液晶素子１１Ｈの他端は、データ線Ｄと接続されている。
【００４８】
次に、図１１〜図１３を参照して、画素Ｐ４の具体的な構成について説明する。画素Ｐ４では、ＴＦＴ基板１３と対向基板１４とが対向して配置され、これらの間に液晶層ＬＣが封止された構成となっている。
【００４９】
まず、ＴＦＴ基板１３側の構成について説明する。ＴＦＴ基板１３側には、ＴＦＴ素子１０Ｇ，１０Ｈ、ゲート線Ｇ、共通接続線Ｃ、配線ＬG，ＬH、サブ画素電極１１Ｇ−１，１１Ｈ−１が設けられている。ＴＦＴ素子１０Ｇ，１０Ｈは、ＴＦＴ基板１３上に、共通のゲート電極１０−１と、ゲート絶縁膜１６を介してそれぞれ設けられたソース電極１０Ｇ−２，１０Ｈ−２、ドレイン電極１０Ｇ−３，１０Ｈ−３、およびアモルファスシリコン（α−Si）層１０Ｇ−４，１０Ｈ−４とを有している。さらに、これらＴＦＴ素子１０Ｇ，１０Ｈを覆うように絶縁層１５が設けられ、この絶縁層１５上にサブ画素電極１１Ｇ−１，１１Ｈ−１が形成されている。なお、図１２，１３におけるＴＦＴ素子１０Ｇ，１０Ｈのゲート電極１０−１が、ゲート線Ｇに対応し、このゲート電極１０−１と同一層内に平行して共通接続線Ｃが設けられている。
【００５０】
サブ画素電極１１Ｇ−１は、図１２に示したように、コンタクトホール１１Ｇ−２を有しており、このコンタクトホール１１Ｇ−２を介して、ＴＦＴ素子１０Ｇのドレイン電極１０Ｇ−３に接続されている。
【００５１】
サブ画素電極１１Ｈ−１は、図１３に示したように、コンタクトホール１１Ｈ−２を有しており、このコンタクトホール１１Ｈ−２を介して、ＴＦＴ素子１０Ｈのドレイン電極１０Ｈ−３に配線Ｌ２を介して接続されている。但し、配線Ｌ２は、サブ画素電極１１Ｇ−１と対向しない領域に形成されている。また、配線ＬHと共通接続線Ｃとが、ゲート絶縁膜１６を介して接続されている。これにより、配線ＬH、共通接続線Ｃ、およびこれらに挟まれたゲート絶縁膜１６に対応する領域が容量素子１２Ｈとなる。
【００５２】
次に、対向基板１４側の構成について説明する。対向基板１４側には、データ線Ｄが画素Ｐ４の全面にわたって形成されている。このデータ線Ｄは、サブ画素電極１１Ｇ−１，１１Ｈ−１に対向して配置される対向電極としても機能するようになっている。これにより、サブ画素電極１１Ｇ−１、データ線Ｄ、およびこれらに挟まれた液晶層ＬＣに対応する領域が、図１０に示した液晶素子１１Ｇとなり、サブ画素電極１１Ｈ−１、データ線Ｄ、およびこれらに挟まれた液晶層ＬＣに対応する領域が液晶素子１１Ｈとなる。
【００５３】
以上性説明したように、一つの画素Ｐ４において、サブ画素ＰG，ＰHごとにＴＦＴ素子１０Ｇ，１０Ｆをそれぞれ設けるようにしてもよい。これにより、サブ画素ＰG，ＰHごとに個別駆動が可能となり、高画質化を達成し易くなる。
【００５４】
次に、本実施の形態の液晶表示パネルの変形例（変形例３，４，５）について説明する。変形例３，４，５では、マトリクス状に配列される複数の画素の具体的な配列構成について示す。但し、単位画素については、図１０に示した画素Ｐ４の構成を例に挙げて説明する。よって、画素内部の構成については、説明を省略するものとする。
【００５５】
（変形例３）
図１４は、変形例３に係る液晶表示パネルの画素配列５について示す図である。図１５は、この画素配列５をデータ線Ｄの延在方向（以下、列方向という）に沿って、配列させたものである。画素配列５では、マトリクス状に配列された複数の画素のうち、ゲート線Ｇの延在方向（以下、単に行方向という。）に沿って配列する画素Ｐn，Ｐn+1，Ｐn+2，…では、隣接する画素Ｐn+1，Ｐn+2間で、ＴＦＴ素子１０Ｇと共通接続線Ｃとを接続させる配線ＬGが、一つの配線ＬG−１に共有化されている。同様に、隣接する画素Ｐn，Ｐn+1間で、容量素子１２Ｈと共通接続線Ｃを接続させる配線ＬHが、一つの配線ＬH−１に共有化されている。このように、行方向に配列した複数の画素のうち、隣接する画素間で、配線ＬGあるいは配線ＬHが、共有化されている。
【００５６】
一般に、画素Ｐ４を複数配列させた場合、隣接する画素間では、配線ＬGと配線ＬHとが、ＴＦＴ基板１３上で平行に配置されることとなる。このような場合、短絡を防ぐために、配線ＬGと配線ＬHとを、空間的に分離する必要がある。このため、結果として開口率が低下してしまうという問題があった。本実施の形態では、画素Ｐ４内で、配線ＬGおよび配線ＬHが、隣接する画素間で共有化されているため、空間的に分離する必要がなくなり、開口率を向上させることができる。
【００５７】
（変形例４）
図１６は、変形例４に係る液晶表示パネルの画素配列６について示す図である。画素配列６では、複数の画素列６Ａ，６Ｂ，６Ｃ，６Ｄ，…を列方向に配置した構成となっている。各画素列６Ａ，６Ｂ，６Ｃ，６Ｄ，…は上記変形例３の画素配列５と同様に、隣接する画素間で配線ＬG−１あるいは配線ＬH−１が共有となっている。
【００５８】
画素配列６では、列方向に配置された画素列のうち、隣接する画素列、すなわち、画素列６Ａと画素列６Ｂとの間、画素列６Ｃと画素列６Ｄとの間で、共有接続線Ｃが共有となっている。一般に、複数の画素をマトリクス状に配置させた場合、図１５に示したように、列方向に沿って隣接する画素列５どうしの間でゲート線Ｇと共通接続線Ｃとが平行して配置されることとなる。このため、ＴＦＴ基板上に、ゲート線Ｇと共通接続線Ｃとを空間的に分離して形成する必要があり、その分開口率が低くなる虞がある。本変形例のように、列方向に隣接する画素列どうしの間で共通接続線Ｃを共有化させることにより、ゲート線Ｇと共通接続線Ｃを空間的に分離して形成する必要がなくなるため、開口率を向上させることができる。
【００５９】
（変形例５）
図１７は、変形例５に係る液晶表示パネルの画素配列７について示す図である。画素配列７では、複数の画素列７Ａ，７Ｂ，７Ｃ，７Ｄ，…を列方向に配置した構成となっている。各画素列７Ａ，７Ｂ，７Ｃ，７Ｄ，…は上記変形例３の画素配列５と同様に、隣接する画素間で配線ＬG−１あるいは配線ＬH−１が共有となっている。
【００６０】
画素配列７では、列方向に配置した画素列のうち、画素列７Ａと画素列７Ｂとの間、および画素列７Ｃと画素列７Ｄとの間で、ゲート線ＧＣが共有となっている。ゲート線ＧＣは、ゲート線として機能するものであるが、同時に共通接続線としての機能も兼用するようになっている。このような構成により、ゲート線Ｇと共通接続線Ｃとを分離形成する必要がなくなるため、開口率を向上させることができる。
【００６１】
以上、実施の形態を挙げて本発明を説明したが、本発明は上記実施の形態に限定されず、種々の変形が可能である。例えば、上記実施の形態では、各画素が２つのサブ画素に分割される例について説明したが、本発明はこれに限定されず、３つ以上のサブ画素に分割されるようにした場合であっても、各サブ画素内に、互いに容量の異なる容量素子を接続するようにすれば、本発明の効果は達成される。
【００６２】
また、上記実施の形態では、一つの画素を、それぞれ長方形のサブ画素（電極）に分割した構成を例に挙げて説明したが、サブ画素の形状はこれに限定されず、他の形状、例えば正方形やくの字型などでもよく、実質的に画素の平面積が分割されるような構成であれば、本発明の効果は達成される。
【図面の簡単な説明】
【００６３】
【図１】本発明の第１の実施形態に係る液晶表示パネルを備えた液晶表示装置の全体構成を示す図である。
【図２】本発明の第１の実施形態に係る液晶表示パネルの画素の等価回路図である。
【図３】本発明の第１の実施形態に係る液晶表示パネルの画素の平面図である。
【図４】本発明の第１の実施形態に係る液晶表示パネルの画素の断面図である。
【図５】本発明の第１の実施形態に係る液晶表示パネルの作用を説明するための図である。
【図６】変形例１に係る液晶表示パネルの画素の等価回路図である。
【図７】変形例１に係る液晶表示パネルの画素の平面図である。
【図８】変形例１に係る液晶表示パネルの画素の断面図である。
【図９】変形例２に係る液晶表示パネルの画素の等価回路図である。
【図１０】本発明の第２の実施形態に係る液晶表示パネルの画素の等価回路図である。
【図１１】本発明の第２の実施形態に係る液晶表示パネルの画素の平面図である。
【図１２】本発明の第２の実施形態に係る液晶表示パネルの画素の断面図である。
【図１３】本発明の第２の実施形態に係る液晶表示パネルの画素の断面図である。
【図１４】変形例３に係る液晶表示パネルの画素列の等価回路図である。
【図１５】図１３に示した画素列を複数配列させた図である。
【図１６】変形例４に係る液晶表示パネルの画素行列の等価回路図である。
【図１７】変形例５に係る液晶表示パネルの画素行列の等価回路図である。
【図１８】従来の液晶表示装置の等価回路図である。
【図１９】従来の液晶表示装置の等価回路図である。
【図２０】図１８に示した液晶表示装置の概略構成を示す斜視図である。
【図２１】従来の液晶表示装置の等価回路図である。
【図２２】従来の液晶表示装置の等価回路図である。
【符号の説明】
【００６４】
１…液晶表示パネル、１０…ＴＦＴ素子、１１Ａ，１１Ｂ，１１Ｃ，１１Ｄ，１１Ｅ，１１Ｆ，１１Ｇ，１１Ｈ…液晶素子、１２Ｂ，１２Ｄ，１２Ｅ，１２Ｆ，１２Ｈ…容量素子、１３…ＴＦＴ基板、１４…対向基板、Ｃ…共通接続線、Ｄ…データ線、Ｇ…ゲート線、Ｐ１，Ｐ２，Ｐ３，Ｐ４…画素。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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