(57)【要約】【課題】  加工性能の劣化なくパーティクル起因のパターン欠陥を抑制して多層膜をドライエッチングするエッチング方法を提供する。【解決手段】  プロセス条件の異なる第１薄膜と第２薄膜が上下に積層した２層膜を少なくとも有する多層膜をドライエッチング処理で連続的にエッチングするエッチング方法であって、第１薄膜を第１プロセス条件でエッチングする第１エッチング工程（＃１４）と、第２薄膜を第２プロセス条件でエッチングする第２エッチング工程（＃１５）と、第１エッチング工程（＃１４）後から第２エッチング工程（＃１５）前にかけて、エッチング処理槽内に供給されたプロセスガスを励起するための放電を第２プロセス条件の放電条件を用いて中断させずに、処理槽内の圧力を第１プロセス条件の第１圧力値から第２プロセス条件の第２圧力値に向けて変化させる中間工程（＃１５ｂ）を有する。【選択図】        図４
2008277472.tif 000002
【特許請求の範囲】
【請求項１】
エッチング処理槽内のウェハ載置電極面に載置された半導体ウェハ表面に形成されたエッチングのプロセス条件の異なる第１薄膜と第２薄膜が上下に積層した２層膜を少なくとも有する多層膜をドライエッチング処理で連続的にエッチングするエッチング方法であって、
前記第１薄膜を第１プロセス条件でエッチングする第１エッチング工程と、
前記第２薄膜を第２プロセス条件でエッチングする第２エッチング工程と、
前記第１エッチング工程後から前記第２エッチング工程前にかけて、前記処理槽内に供給されたプロセスガスを励起するための放電を前記第２プロセス条件の放電条件を用いて中断させずに、前記処理槽内の圧力を前記第１プロセス条件の第１圧力値から前記第２プロセス条件の第２圧力値に向けて変化させる中間工程と、を有することを特徴とするドライエッチング方法。
【請求項２】
前記中間工程において、圧力と時間以外のプロセス条件として前記第２プロセス条件を使用し、圧力条件として前記処理槽内と排気ポンプ間に介装された圧力制御バルブの開閉設定値を前記第２圧力値に対応するバルブ値に設定することを特徴とする請求項１に記載のドライエッチング方法。
【請求項３】
前記処理槽内にプラズマを生成している工程中、前記ウェハ載置電極面に対して負電位を印加し、前記処理槽内の前記放電により励起されたプラズマ雰囲気中を浮遊するパーティクルを負電位に帯電させることを特徴とする請求項１または２に記載のドライエッチング方法。
【請求項４】
前記第１エッチング工程において前記処理槽内に供給される前記プロセスガスの供給から排気までの気体分子の流れが分子流領域にあることを特徴とする請求項１〜３の何れか１項に記載のドライエッチング方法。
【請求項５】
前記第２エッチング工程において前記処理槽内に供給される前記プロセスガスの供給から排気までの気体分子の流れが分子流領域にあることを特徴とする請求項１〜３の何れか１項に記載のドライエッチング方法。
【請求項６】
前記多層膜が、第１多結晶シリコン膜、シリコン酸化膜とシリコン窒化膜とシリコン酸化膜の３層からなるＯＮＯ膜、及び、第２多結晶シリコン膜を下から順に積層してなる多層膜であって、
前記第１エッチング工程が、前記ＯＮＯ膜をエッチングする工程であり、
前記第２エッチング工程が、前記第１多結晶シリコン膜をエッチングする工程であることを特徴とする請求項１〜３の何れか１項に記載のドライエッチング方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、半導体装置内に積層された多層膜のドライエッチング方法に関する。
【背景技術】
【０００２】
半導体装置の製造におけるエッチング工程では、基板表面上に形成された被エッチング膜を、概膜状に形成されたマスクパターンに沿って加工する。微細化の進んだ高精度加工においては、ドライエッチング技術が主に用いられており、当該技術は処理槽内のプロセスガスを放電により励起させ、これを基板表面に入射させ、被エッチング膜を加工する。この際、各被エッチング膜の特性や当該膜のエッチング処理ステップの必要特性に合わせて、プロセスガスのガス種及び流量比、放電のための入力電力、或いは、処理槽内の圧力や基板温度等のプロセス条件を変更する必要がある。
【０００３】
このように各膜及び処理ステップに合わせたプロセス条件を用いるため、通常、各処理ステップ前に安定化を目的とした非放電ステップを設けている（例えば、下記特許文献１の段落番号０００２〜００１０の記載参照）。例えば、図１に示すように、フラッシュメモリ等の不揮発性メモリにおけるスタック型ゲート電極部における上から順にＢＡＲＣ（Ｂｏｔｔｏｍ  Ａｎｔｉ−Ｒｅｆｌｅｃｔｉｖｅ  Ｃｏａｔｉｎｇ：下層反射防止膜）１１／第２多結晶シリコン膜（制御ゲート）１２／ＯＮＯ膜（ＳｉＯ２／ＳｉＮ／ＳｉＯ２）１３／第１多結晶シリコン膜（フローティングゲート）１４／シリコン酸化膜（トンネル酸化膜）１５で構成される積層構造の多層膜１６を、パターニングされたフォトレジスト膜１７をマスクとしてシリコン酸化膜１５が露出するまでエッチング加工する場合には、各層の特性に合わせた処理ステップを、同一膜中でも要求性能に合わせて複数ステップに分けて組むため、図２に示すような処理シーケンスを用いる。その際、各ステップの前に夫々安定化を目的とした非放電ステップ（＃１１ａ〜＃１７ａ）を設ける。
【０００４】
上記の安定化ステップ（＃１１ａ〜＃１７ａ）を設けた加工手法を用いると、下側の第１多結晶シリコン膜（フローティングゲート）１４に、図３に例示するようなパターン欠陥が発生するという問題がある。パターン欠陥発生の原因として、チャンバー内壁に付着した微小異物若しくはエッチング中にクラスター化した副生成物等のパーティクルが、処理ステップの切り替え時にウェハ表面に付着し、次の処理ステップのマスクとなりパターン欠陥が発生する。
【０００５】
そこで、例えば下記特許文献１では、エッチング処理槽内に保持した半導体装置基板表面の多層膜を、夫々異なる組成のプロセスガスを使用する複数の工程を順次行ってエッチングするに当たり、複数の工程に亘って、プロセスガスを励起するための放電を連続して行う半導体装置の製造方法が開示されている。但し、単に複数の工程に亘って放電を連続して行うだけでは、上記非放電ステップを設けないことと同等であり、非放電ステップを設けることで解決しようとした各ステップ開始後の不安定状態の影響を排除できないため、下記特許文献１では、処理槽内に供給するプロセスガスに以下の要領で制約を設けるか、予め、所定の条件で調整されたプロセスガスを使用する工夫がなされている。つまり、複数の工程の内の１つで使用するプロセスガスが複数のガス系から構成され、該１つの工程に続く次工程で使用するプロセスガスが、該１つの工程のプロセスガスと同一の複数のガス系から構成されるか、または、該１つの工程のプロセスガスを構成する複数のガス系から少なくとも１つを除いたガス系で構成されるように連続する２つの処理ステップ間で供給するプロセスガスに制約を設けるか、或いは、複数の工程の内の１つをエッチング処理槽内で実施中またはそれ以前に、ガス貯蔵槽内で、該１つの工程に続く次工程で使用するプロセスガスを構成するガス系の少なくとも２つを混合して混合ガスを形成し、次工程において、ガス貯蔵槽内の混合ガスをエッチング処理槽に供給することを行う。
【０００６】
【特許文献１】特開２００１−１５６０４５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかし、上記特許文献１に開示の方法では、複数のエッチング処理ステップ間でプロセスガスが類似している場合には有効な手段とも考えられるが、連続する２つの処理ステップ間で設定圧力に差がある場合等には、必ずしも次の処理ステップに移行した段階で圧力の安定化が十分に図れるとは限らない。
【０００８】
本発明は、上記問題点に鑑みてなされたものであり、その目的は、加工性能の劣化なくパーティクル起因のパターン欠陥を抑制して多層膜をドライエッチングするエッチング方法を提供する点にある。
【課題を解決するための手段】
【０００９】
上記目的を達成するための本発明に係るエッチング方法は、エッチング処理槽内のウェハ載置電極面に載置された半導体ウェハ表面に形成されたエッチングのプロセス条件の異なる第１薄膜と第２薄膜が上下に積層した２層膜を少なくとも有する多層膜をドライエッチング処理で連続的にエッチングするエッチング方法であって、前記第１薄膜を第１プロセス条件でエッチングする第１エッチング工程と、前記第２薄膜を第２プロセス条件でエッチングする第２エッチング工程と、前記第１エッチング工程後から前記第２エッチング工程前にかけて、前記処理槽内に供給されたプロセスガスを励起するための放電を前記第２プロセス条件の放電条件を用いて中断させずに、前記処理槽内の圧力を前記第１プロセス条件の第１圧力値から前記第２プロセス条件の第２圧力値に向けて変化させる中間工程と、を有することを第１の特徴とする。
【００１０】
上記第１の特徴のエッチング方法によれば、第２薄膜のエッチング処理に移行するまでの中間工程において放電が中断されずに、第１エッチング工程後から第２エッチング工程に移行するまで連続的に放電状態が維持されるため、第１薄膜のエッチング処理或いはそれ以前に生じたパーティクルを、中間工程においてプラズマ雰囲気中で浮遊状態に留めておくことができるため、当該パーティクルが第２エッチング工程開始前のウェハ表面に付着してパターン欠陥となるのを大幅に抑制することができる。
【００１１】
また、中間工程では第２プロセス条件の放電条件を用いているため、中間工程から第２エッチング工程への移行後に放電状態が不安定になるのを防止でき、また、中間工程を設けることで、第１エッチング工程から第２エッチング工程への圧力条件の変更を安定的に行えるため、第２エッチング工程への移行後に圧力が不安定になるのを防止できる。この結果、当該中間工程を設けることで、加工性能が劣化させることなく、パターン欠陥を抑制できる。
【００１２】
本発明に係るエッチング方法は、上記第１の特徴に加えて、更に、前記中間工程において、圧力と時間以外のプロセス条件として前記第２プロセス条件を使用し、圧力条件として前記処理槽内と排気ポンプ間に介装された圧力制御バルブの開閉設定値を前記第２圧力値に対応するバルブ値に設定することを第２の特徴とする。
【００１３】
ところで、エッチング処理時の一般的な自動圧力制御では、処理槽内のプラズマ状態を安定に維持するために、ガスフローコントローラによりプロセスガスが処理槽内に一定流量で供給される状態で、処理槽内のプラズマ近辺に設置された圧力計からの信号により、制御装置により処理槽内と排気ポンプ間に介装された圧力制御バルブの開閉を行うことでプロセスガスの排気量を制御して、圧力制御を行っている。
【００１４】
上記第２の特徴のエッチング方法によれば、中間工程では、プロセスガスに関するプロセス条件は次工程の第２プロセス条件を使用するため、プロセスガスの処理槽内への供給が過渡的に不安定な状態となるため、斯かる状態で圧力値監視により圧力制御バルブの開閉をフィードバック制御すると圧力制御が不安定になるところ、圧力制御バルブの開閉を第２プロセス条件の圧力値に対応するバルブ値に設定してフィードフォワード制御するので、圧力制御の不安定化を回避でき、処理槽内の圧力を第１プロセス条件の第１圧力値から第２プロセス条件の第２圧力値に向けて安定して変化させることが可能となる。この結果、加工性能が劣化させることなく、パターン欠陥を抑制できるという上記効果を具体的に奏することが可能となる。
【００１５】
本発明に係るエッチング方法は、上記第１または第２の特徴に加えて、更に、前記処理槽内にプラズマを生成している工程中、前記ウェハ載置電極面に対して負電位を印加し、前記処理槽内の前記放電により励起されたプラズマ雰囲気中を浮遊するパーティクルを負電位に帯電させることを第３の特徴とする。
【００１６】
上記第３の特徴のエッチング方法によれば、負電位に帯電したパーティクルが、負電位を印加されたウェハ載置電極面上のシース領域の負電界との間に作用するクーロン力（斥力）によってエッチング対象のウェハ表面に付着するのを防止でき、パターン欠陥の原因を未然に排除できる。
【００１７】
本発明に係るエッチング方法は、上記第１乃至第３の何れかの特徴に加えて、更に、前記第１エッチング工程において前記処理槽内に供給される前記プロセスガスの供給から排気までの気体分子の流れが分子流領域にあることを第４の特徴とする。
【００１８】
本発明に係るエッチング方法は、上記第１乃至第３の何れかの特徴に加えて、更に、前記第２エッチング工程において前記処理槽内に供給される前記プロセスガスの供給から排気までの気体分子の流れが分子流領域にあることを第５の特徴とする。
【００１９】
ところで、プロセスガスの供給から排気までのパーティクルの振舞いとして、気体分子間の相互作用が支配的な高圧力／高コンダクタンス領域（粘性流領域（Ｋｎ＜０．０１）、或いは、中間流領域（０．０１＜Ｋｎ＜１）、但しＫｎはクヌーセン数）より、気体分子間の相互作用が少ない低圧力／低コンダクタンス領域（分子流領域（Ｋｎ≧１））の方が、パーティクル散乱を生じ易く、ウェハ表面へのパーティクルの付着も増加すると考えられる。
【００２０】
そこで、上記第４の特徴のエッチング方法によれば、第２エッチング工程が、プロセスガスの供給から排気までの気体分子の相互作用が少なくウェハ表面へのパーティクルの付着が増加し易いエッチング処理ステップである場合に、その前に中間工程を設けることができるので、一連の多層膜エッチングの工程中において、ウェハ表面へのパーティクルの付着を効果的に抑制することができる。
【００２１】
更に、上記第５の特徴のエッチング方法によれば、第１エッチング工程が、プロセスガスの供給から排気までの気体分子の相互作用が少なくパーティクル散乱を生じ易いエッチング処理ステップである場合に、その後に中間工程を設けることができるので、一連の多層膜エッチングの工程中において、ウェハ表面へのパーティクルの付着を効果的に抑制することができる。
【００２２】
本発明に係るエッチング方法は、上記第１乃至第３の何れかの特徴に加えて、更に、前記多層膜が、第１多結晶シリコン膜、シリコン酸化膜とシリコン窒化膜とシリコン酸化膜の３層からなるＯＮＯ膜、及び、第２多結晶シリコン膜を下から順に積層してなる多層膜であって、前記第１エッチング工程が、前記ＯＮＯ膜をエッチングする工程であり、前記第２エッチング工程が、前記第１多結晶シリコン膜をエッチングする工程であることを第６の特徴とする。
【００２３】
上記第６の特徴のエッチング方法によれば、フラッシュメモリ等の不揮発性メモリにおけるスタック型ゲート電極部を、パターン欠陥を少なく高精度に加工でき、不揮発性メモリのメモリセル間の特性ばらつきを大幅に抑制でき、デバイスの電気的特性が大幅に向上する。特に、第２エッチング工程が、フローティングゲートとなる第１多結晶シリコン膜をエッチングする工程であるので、つまり、隣接メモリセル間でフローティングゲートが短絡しないまでも、パターン形状が変化することで、メモリ特性が変化する等、パターン欠陥の影響を受け易いフローティングゲートのエッチング処理前に中間工程を設けてフローティングゲートのパターン欠陥を抑制でき、パーティクルの付着を抑制することができるため、デバイスのメモリ動作不良やメモリ保持不良による歩留り低下を抑制できる。
【００２４】
また、ＯＮＯ膜及びフローティングゲートのエッチング処理では、高垂直加工性能及びＯＮＯ膜の残渣除去のプロセス性能要求がある為、プロセスガスの供給が分子流領域に近い条件を用いており、そのためパターン欠陥が発生し易く、品質／歩留り上で重要な課題となっているところ、当該処理ステップに対して中間工程を設けてパーティクルの付着を抑制するため、品質／歩留りの改善が期待できる。
【発明を実施するための最良の形態】
【００２５】
以下、本発明に係るエッチング方法（以下、適宜「本発明方法」と略称する）の実施形態を図面に基づいて説明する。
【００２６】
本実施形態では、図１に示すフラッシュメモリセルのスタック型ゲート電極部となる上から順にＢＡＲＣ１１／第２多結晶シリコン膜（制御ゲート）１２／ＯＮＯ膜１３／第１多結晶シリコン膜（フローティングゲート）１４／シリコン酸化膜（トンネル酸化膜）１５で構成される積層構造の多層膜１６を、パターニングされたフォトレジスト膜１７をマスクとしてエッチング加工する場合を一例として、本発明方法の説明を行う。
【００２７】
先ず、公知のフラッシュメモリの製造技術を用いて、シリコン半導体基板（図示せず）上に堆積したシリコン酸化膜１５の上に、第１多結晶シリコン膜１４、ＯＮＯ膜１３、第２多結晶シリコン膜１２を全面に順次堆積した後、ＢＡＲＣ１１とフォトレジスト膜１７を順次全面に堆積し、ＢＡＲＣ１１から第１多結晶シリコン膜１４までの多層膜１６を所定の平面パターン形状に選択エッチングするために、当該平面パターン形状と略同じパターン形状にフォトレジスト膜１７をパターニングして、図１（ａ）に示す断面形状を得る。
【００２８】
次に、図４に示すように、処理ステップを順次切り替えながら、ＢＡＲＣ１１から第１多結晶シリコン膜１４までの多層膜１６を、パターニングされたフォトレジスト膜１７を加工マスクとして、同じエッチング処理槽（図示せず）内で連続的に一括してドライエッチング処理を行う。尚、エッチング加工に使用するプラズマエッチング装置としては、例えば、エッチング処理槽内の圧力を調整することで、エッチング形状が等方的にも異方的（反応性イオンエッチング（ＲＩＥ）等）にもなる平行平板型装置を想定して説明するが、使用するプラズマエッチング装置は、他のＲＩＥ装置であっても構わない。尚、以下の安定化ステップを除く各処理ステップでは、ウェハを戴置するステージ（ウェハ載置電極面）に負電位が印加されるように、つまり、カソード電極となるように高周波電力を印加する。
【００２９】
先ず、ステップ＃１０で、例えば、処理槽内の圧力を３ｍＴｏｒｒに制御し、プロセスガスとしてＣｌ２を流量７１ｓｃｃｍ、Ｏ２−１００を流量２４ｓｃｃｍで処理槽内に供給し、３５０Ｗの高周波電力を入力し、ＢＡＲＣ１１をエッチングする。
【００３０】
次に、ステップ＃１１ａの安定化ステップで高周波電力の入力を中断して、処理槽内の放電を停止した後、プロセス条件を切り替え、ステップ＃１１で、例えば、処理槽内の圧力を１０ｍＴｏｒｒに制御し、プロセスガスとしてＣＦ４を流量８０ｓｃｃｍで処理槽内に供給し、６００Ｗの高周波電力を入力し、ＢＡＲＣ１１のエッチング残渣または第２多結晶シリコン膜１２表面の自然酸化膜をブレークスルーエッチングして除去する。
【００３１】
次に、ステップ＃１２ａの安定化ステップで高周波電力の入力を中断して、処理槽内の放電を停止した後、プロセス条件を切り替え、ステップ＃１２で、例えば、処理槽内の圧力を４ｍＴｏｒｒに制御し、プロセスガスとしてＣＦ４を流量２５ｓｃｃｍ、Ｃｌ２を流量６０ｓｃｃｍ、ＨＢｒを流量１００ｓｃｃｍ、Ｏ２−１０を流量５ｓｃｃｍで処理槽内に供給し、８００Ｗの高周波電力を入力し、第２多結晶シリコン膜１２をエッチングする。
【００３２】
次に、ステップ＃１３ａの安定化ステップで高周波電力の入力を中断して、処理槽内の放電を停止した後、プロセス条件を切り替え、ステップ＃１３で、例えば、処理槽内の圧力を５０ｍＴｏｒｒに制御し、プロセスガスとしてＨＢｒを流量１００ｓｃｃｍ、Ｏ２−１０を流量２ｓｃｃｍで処理槽内に供給し、７５０Ｗの高周波電力を入力し、第２多結晶シリコン膜１２のエッチング残渣をオーバーエッチングする。
【００３３】
次に、ステップ＃１４ａの安定化ステップで高周波電力の入力を中断して、処理槽内の放電を停止した後、プロセス条件を切り替え、ステップ＃１４で、例えば、処理槽内の圧力を３ｍＴｏｒｒに制御し、プロセスガスとしてＣＦ４を流量８５ｓｃｃｍで処理槽内に供給し、４００Ｗの高周波電力を入力し、ＯＮＯ膜１３をエッチングする。
【００３４】
次に、従来の安定化ステップ（ステップ＃１５ａ、図２参照）に代えて、ステップ＃１５ｂの移行ステップ（中間工程に相当）を設け、処理槽内の放電を維持したまま次のステップ（ステップ＃１５）に移行する。ステップ＃１５ｂでは、処理槽内の放電を停止せずに、圧力値の設定以外のプロセス条件を、後述する次ステップ（ステップ＃１５）のプロセス条件に切り替える。更に、他のエッチング処理ステップにおける通常の圧力制御に代えて、処理槽内と排気ポンプ（図示せず）間に介装された圧力制御バルブ（図示せず）の開閉設定値を、ステップ＃１５のプロセス条件の圧力設定値となるバルブ値に設定し、ステップ＃１５ｂの期間中に、処理槽内の圧力をステップ＃１４の圧力値（３ｍＴｏｒｒ）から後述するステップ＃１５の圧力値（４ｍＴｏｒｒ）に向けて変化させる。
【００３５】
次に、ステップ＃１５に移行して通常の圧力制御に戻して、例えば、処理槽内の圧力を４ｍＴｏｒｒに制御し、プロセスガスとしてＣＦ４を流量２５ｓｃｃｍ、Ｃｌ２を流量６０ｓｃｃｍ、ＨＢｒを流量１００ｓｃｃｍ、Ｏ２−１０を流量５ｓｃｃｍで処理槽内に供給し、８００Ｗの高周波電力を入力し、第１多結晶シリコン膜１４を途中までエッチングする。
【００３６】
ここで、ステップ＃１５ｂの移行ステップの継続時間は、処理槽内の圧力がステップ＃１５の圧力値に安定するまでに要する時間とし、次ステップ（ステップ＃１５）の継続時間は、ステップ＃１５ｂの移行ステップにおいても第１多結晶シリコン膜１４のエッチングが進行するため、ステップ＃１５ｂとステップ＃１５で第１多結晶シリコン膜１４がエッチングされるエッチング量が、ステップ＃１５ｂを設けずにステップ＃１５だけで第１多結晶シリコン膜１４をエッチングする従来の設定エッチング量と同じになるように調整することで、次のエッチング処理ステップ（ステップ＃１６）への影響を排除できる。
【００３７】
次に、ステップ＃１６ａの安定化ステップで高周波電力の入力を中断して、処理槽内の放電を停止した後、プロセス条件を切り替え、ステップ＃１６で、例えば、処理槽内の圧力を１６ｍＴｏｒｒに制御し、プロセスガスとしてＣｌ２を流量２０ｓｃｃｍ、ＨＢｒを流量１８０ｓｃｃｍ、Ｏ２−１０を流量３ｓｃｃｍで処理槽内に供給し、５００Ｗの高周波電力を入力し、第１多結晶シリコン膜１４の下部領域をエッチングする。
【００３８】
次に、ステップ＃１７ａの安定化ステップで高周波電力の入力を中断して、処理槽内の放電を停止した後、プロセス条件を切り替え、ステップ＃１７で、例えば、処理槽内の圧力を５０ｍＴｏｒｒに制御し、プロセスガスとしてＨＢｒを流量１００ｓｃｃｍ、Ｏ２−１０を流量２ｓｃｃｍで処理槽内に供給し、７５０Ｗの高周波電力を入力し、第１多結晶シリコン膜１４のエッチング残渣をオーバーエッチングする。
【００３９】
以上、図４に示す処理手順を実行することにより、加工制御性能を損なうことなく欠陥密度の少ないドライエッチ加工が可能となり、図１（ｂ）に示す断面形状のフラッシュメモリセルのスタック型ゲート電極部が形成される。
【００４０】
次に、本発明方法をステップ＃１４、＃１５ｂ、＃１５に適用して、従来の安定化ステップ（ステップ＃１５ａ、図２参照）に代えて、ステップ＃１５ｂの移行ステップ（中間工程に相当）を設けたことの効果を、図５で簡単に説明する。尚、図５の上段（ａ）〜（ｃ）が従来の処理ステップの流れ（ステップ＃１４→ステップ＃１５ａ→ステップ＃１５）を示し、下段（ｄ）〜（ｆ）が、本発明方法による処理ステップの流れ（ステップ＃１４→ステップ＃１５ｂ→ステップ＃１５）を示している。また、図５中の符号２０〜２５は、順番に、パーティクル２０、被処理ウェハ２１、プラズマ領域２２、シース領域２３、カソード電極２４（ウェハ載置電極面）、高周波電源２５を示している。
【００４１】
図５（ａ）及び（ｄ）に示すように、ステップ＃１４のＯＮＯ膜のエッチング処理では、パーティクルが負電位に帯電し、パーティクル２０に掛かる上向きのクーロン力（静電力）と、パーティクル２０に掛かる下向きの重力が均衡するプラズマ領域２２中或いはシース領域２３近傍で浮遊して、被処理ウェハ２１の表面には付着しない、或いは、付着し難い状態となっている。
【００４２】
これに対して、図５（ｂ）に示すように、ステップ＃１５ａの安定化ステップでは、放電が停止しているため、パーティクル２０は電気的に中性状態となり、パーティクル２０には下向きの重力だけが掛かるため被処理ウェハ上に浮遊していたパーティクル２０は落下してウェハ表面に付着する。よって、図５（ｃ）に示すように、落下してウェハ表面に付着したパーティクル２０は、次のステップ＃１５の第１多結晶シリコン膜１４のエッチング処理のマスクとなり、第１多結晶シリコン膜１４の一部領域のエッチングをブロックしてパターン欠陥が生じる。
【００４３】
これに対して、図５（ｅ）に示すように、ステップ＃１５ｂの移行ステップでは、放電が維持されているため、パーティクル２０に掛かる上向きのクーロン力（静電力）と、パーティクルに掛かる下向きの重力が均衡するプラズマ領域２２中或いはシース領域２３近傍で浮遊して、被処理ウェハ２１の表面には付着しない、或いは、付着し難い状態となっている。よって、図５（ｆ）に示すように、次のステップ＃１５の第１多結晶シリコン膜１４のエッチング処理において、移行ステップで浮遊して被処理ウェハ２１の表面に付着しなかったパーティクル２０は、第１多結晶シリコン膜１４のエッチングをブロックすることなく、パーティクル起因のパターン欠陥は生じない。
【００４４】
次に、図４に示す本発明方法の処理手順でエッチング処理してフラッシュメモリセルのスタック型ゲート電極部を形成したウェハと、図２に示す従来の処理手順でエッチング処理してフラッシュメモリセルのスタック型ゲート電極部を形成したウェハで、ウェハ表面に付着したパーティクル欠陥数を計数した結果、本発明方法で処理したウェハでは、パーティクル欠陥数が２個であったのに対して、従来方法で処理したウェハでは、パーティクル欠陥数が５１個であった。つまり、本発明方法を採用することで、パーティクル欠陥数の９６％が除去でき、欠陥密度は２５分の１に低減することができた。
【００４５】
以上、本発明方法を詳細に説明したが、本発明方法の適用対象は、図１に示すフラッシュメモリセルのスタック型ゲート電極部の多層膜に限定されるものではなく、他の多層膜にも適用可能である。
【００４６】
更に、上記実施形態では、図４に示す処理手順において、ステップ＃１５ｂだけを移行ステップとしたが、他の安定化ステップ（ステップ＃１１ａ、＃１２ａ、＃１３ａ、＃１４ａ、＃１６ａ、＃１７ａ）の何れかを、放電状態を維持するステップ＃１５ｂと同様の移行ステップに変更しても構わない。
【産業上の利用可能性】
【００４７】
本発明は、半導体装置の製造方法に利用可能であり、特に、半導体装置内に積層された多層膜のドライエッチングに有用である。
【図面の簡単な説明】
【００４８】
【図１】不揮発性メモリのスタック型ゲート電極部のエッチング加工前後の断面形状を模式的に示す断面図
【図２】従来のエッチング処理方法による図１に示すスタック型ゲート電極部のエッチング処理手順を示す工程図
【図３】図１に示すスタック型ゲート電極部のパーティクル起因のパターン欠陥の一例を示す電子顕微鏡写真
【図４】本発明に係るエッチング処理方法による図１に示すスタック型ゲート電極部のエッチング処理手順を示す工程図
【図５】本発明に係るエッチング処理方法と従来のエッチング処理方法の違いを模式的に説明する図
【符号の説明】
【００４９】
１１：  ＢＡＲＣ（下層反射防止膜）
１２：  第２多結晶シリコン膜（制御ゲート）
１３：  ＯＮＯ膜（ＳｉＯ２／ＳｉＮ／ＳｉＯ２）
１４：  第１多結晶シリコン膜（フローティングゲート）
１５：  シリコン酸化膜（トンネル酸化膜）
１６：  多層膜
１７：  フォトレジスト膜
２０：  パーティクル
２１：  被処理ウェハ
２２：  プラズマ領域
２３：  シース領域
２４：  カソード電極（ウェハ載置電極面）
２５：  高周波電源
＃１０、＃１１、＃１２、＃１３、＃１４、＃１５、＃１６、＃１７：  エッチング処理ステップ
＃１１ａ、＃１２ａ、＃１３ａ、＃１４ａ、＃１５ａ、＃１６ａ、＃１７ａ：  安定化ステップ（非放電ステップ）
＃１５ｂ：  本発明に係るエッチング方法の移行ステップ（中間工程）
【図１】
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【図２】
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【図４】
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【図５】
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【図３】
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