(57)【要約】【課題】ジッタテストを行うための回路の規模を抑制する。【解決手段】ＯＳＩ参照モデルに基づく通信システム１００において、送信装置１２０のパターン本体生成回路１２２は、ジッタテスト用のジッタテストパターンの本体を生成して出力する。セレクタ１２３は、通常通信のときに送信側上位回路１２１の出力（フレームデータ）の出力を選択し、ジッタテストのときにはパターン本体生成回路１２２の出力（パターン本体）を選択する。セレクタ１２３が選択したデータに対して、送信側ＭＡＣ回路１２４はＭＡＣ層における送信側処理をし、ＭＡＣフレームを得る。受信側ＭＡＣ回路１３４は、受信されたＭＡＣ形式のフレームに対してＭＡＣ層の受信側処理を行ってペイロードを取得する。パターン本体照合回路１３２は、ジッタテスト時に受信側ＭＡＣ回路１３４により得られたペイロードであるパターン本体と、送信前のこのパターン本体とを照合する。【選択図】図１
2008085557.tif 000002
【特許請求の範囲】
【請求項１】
ＯＳＩ（Ｏｐｅｎ  Ｓｙｓｔｅｍｓ  Ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ）参照モデルに基づく通信装置であって、上位層からのフレームデータに対してＭＡＣ（Ｍｅｄｉａ  Ａｃｃｅｓｓ  Ｃｏｎｔｒｏｌ）層の送信側処理を行う送信側ＭＡＣ部を備えた通信装置において、
ジッタテストパターンの本体を生成して前記送信側ＭＡＣ部に出力し、
該送信側ＭＡＣ部を用いて前記ジッタテストパターンの本体からＭＡＣフレーム形式のジッタテストパターンフレームを生成することを特徴とするパターンフレーム生成方法。
【請求項２】
ＯＳＩ（Ｏｐｅｎ  Ｓｙｓｔｅｍｓ  Ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ）参照モデルに基づく通信装置であって、受信されたＭＡＣフレームに対してＭＡＣ（Ｍｅｄｉａ  Ａｃｃｅｓｓ  Ｃｏｎｔｒｏｌ）層の受信側処理を行って上位層用のフレームデータを得る受信側ＭＡＣ部を備えた通信装置において、
受信されたＭＡＣフレーム形式のジッタテスト用のジッタテストパターンフレームに対して、前記受信側ＭＡＣ部を用いて前記受信側処理を行って該ジッタテストパターンフレームに含まれたジッタテストパターンの本体を得、
前記受信側ＭＡＣ部により得られた前記ジッタテストパターンの本体と、送信前の該ジッタテストパターンの本体との照合を行うことを特徴とするテストパターン照合方法。
【請求項３】
ＯＳＩ（Ｏｐｅｎ  Ｓｙｓｔｅｍｓ  Ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ）参照モデルに基づく通信システムにおいて、上位層からのフレームデータに対してＭＡＣ（Ｍｅｄｉａ  Ａｃｃｅｓｓ  Ｃｏｎｔｒｏｌ）層の送信側処理を行う送信側ＭＡＣ部を有する送信装置と、受信されたＭＡＣフレームに対してＭＡＣ層の受信側処理を行って上位層用のフレームデータを得る受信側ＭＡＣ部を有する受信装置に対してジッタテストを行うジッタテスト方法であって、
前記送信装置において前記受信装置に送信されるジッタテストパターンフレームを生成する際に、ジッタテストパターンの本体を生成して前記送信側ＭＡＣ部に出力し、該送信側ＭＡＣ部を用いて前記送信側処理を行って該ジッタテストパターンの本体からＭＡＣフレーム形式の前記ジッタテストパターンフレームを生成し、
前記受信装置において、受信された前記ジッタテストパターンフレームに対して、前記受信側ＭＡＣ部を用いて前記受信側処理を行って該ジッタテストパターンフレームに含まれたジッタテストパターンの本体を得、前記受信側ＭＡＣ部により得られた前記ジッタテストパターンの本体と、送信前の該ジッタテストパターンの本体との照合を行うことを特徴とするジッタテスト方法。
【請求項４】
ＯＳＩ（Ｏｐｅｎ  Ｓｙｓｔｅｍｓ  Ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ）参照モデルに基づく通信装置であって、
上位層の処理を行ってフレームデータを出力する上位処理部と、
ジッタテスト用のジッタテストパターンの本体を生成して出力するパターン本体生成部と、
通常通信のときに前記上位処理部の出力を選択し、ジッタテストのときに前記パターン本体生成部の出力を選択するセレクタと、
前記セレクタが選択したデータに対して、前記上位層の下に位置するＭＡＣ（Ｍｅｄｉａ  Ａｃｃｅｓｓ  Ｃｏｎｔｒｏｌ）層の送信側処理を行ってＭＡＣフレームまたはＭＡＣフレーム形式のジッタテストパターンフレームを得る送信側ＭＡＣ部とを備えたことを特徴とする通信装置。
【請求項５】
ＯＳＩ（Ｏｐｅｎ  Ｓｙｓｔｅｍｓ  Ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ）参照モデルに基づく通信装置であって、
受信されたＭＡＣ（Ｍｅｄｉａ  Ａｃｃｅｓｓ  Ｃｏｎｔｒｏｌ）フレーム形式のフレームに対してＭＡＣ層の受信側処理を行う受信側ＭＡＣ部と、
該受信側ＭＡＣ部によりＭＡＣフレームから得られたフレームデータに対して上位層の処理を行う上位処理部と、
前記受信側ＭＡＣ部によりＭＡＣフレーム形式のジッタテスト用のジッタテストパターンフレームから得られたジッタテストパターンの本体と、送信前の該ジッタテストパターンの本体との照合を行うパターン本体照合部とを備えることを特徴とする通信装置。
【請求項６】
ＯＳＩ（Ｏｐｅｎ  Ｓｙｓｔｅｍｓ  Ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ）参照モデルに基づく通信システムにおいて、
送信装置と、
受信装置と、
ジッタテストを行う際に前記送信装置と受信装置にテスト指示をするジッタテスト制御装置とを有し、
前記送信装置は、
上位層の処理を行ってフレームデータを出力する送信側上位処理部と、
前記テスト指示を受けたときにジッタテストパターンの本体を生成して出力するパターン本体生成部と、
前記テスト指示を受けた際に前記パターン本体生成部の出力を選択し、通常通信の際に前記上位処理部の出力を選択するセレクタと、
前記セレクタが選択したデータに対して、前記上位層の下に位置するＭＡＣ（Ｍｅｄｉａ  Ａｃｃｅｓｓ  Ｃｏｎｔｒｏｌ）層の送信側処理を行ってＭＡＣフレームまたはＭＡＣフレーム形式のジッタテストパターンフレームを得る送信側ＭＡＣ部とを備え、
前記受信装置は、
受信されたＭＡＣフレーム形式のフレームに対してＭＡＣ層の受信側処理を行う受信側ＭＡＣ部と、
該受信側ＭＡＣ部によりＭＡＣフレームから得られたフレームデータに対して上位層の処理を行う受信側上位処理部と、
前記テスト指示を受けた際に、前記受信側ＭＡＣ部によりジッタテストパターンフレームから得られたジッタテストパターンの本体と、送信前の該ジッタテストパターンの本体との照合を行うパターン本体照合部とを備えることを特徴とする通信システム。
【請求項７】
前記ジッタテスト制御装置は、前記送信装置と受信装置の片方に設けられており、他方に前記テスト指示ができるように他方に接続されていることを特徴とする請求項６に記載の通信システム。
【請求項８】
前記ジッタテスト制御装置は、前記送信装置と前記受信装置の両方にそれぞれ設けられており、同期して前記送信装置と前記受信装置にそれぞれ前記テスト指示をすることを特徴とする請求項６に記載の通信システム。
【請求項９】
前記パターン本体照合部は、前記パターン本体生成部により生成されるジッタテストパターンの本体を予め記憶しており、
記憶したジッタテストパターンの本体と、前記受信側ＭＡＣ部により得られたジッタテストパターン本体とを用いて照合することを特徴とする請求項６から８のいずれか１項に記載の通信システム。
【請求項１０】
前記送信装置の前記パターン本体生成部は、生成した前記ジッタテストパターンの本体を前記送信側ＭＡＣ部と、前記受信装置のパターン本体照合部とに出力し、
前記パターン本体照合部は、前記パターン本体生成部から出力してきたジッタテストパターンの本体と、前記受信側ＭＡＣ部により得られたジッタテストパターンの本体とを用いて照合することを特徴とする請求項６から８のいずれか１項に記載の通信システム。
【請求項１１】
前記受信装置は、前記テスト指示を受けた際に、前記送信装置における前記パターン本体生成部に同期して同様なジッタテストパターンの本体を生成する受信側パターン本体生成部を有し、
前記パターン本体照合部は、該受信側パターン本体生成部により生成されたジッタテストパターンの本体と、前記受信側ＭＡＣ部により得られたジッタテストパターン本体とを用いて照合することを特徴とする請求項６から８のいずれか１項に記載の通信システム。
【請求項１２】
前記ジッタテスト制御装置は、ジッタテストを行うか否かを示すテスト実行フィールドを備えた制御レジスタを有し、該テスト実行フィールドの値をもって前記テスト指示を行うものであり、
前記送信装置と前記受信装置は、前記テスト実行フィールドの値を参照し、該値がジッタテストを行うことを示すときにジッタテスト時における処理をすることを特徴とする請求項６から１１のいずれか１項に記載の通信システム。
【請求項１３】
前記テスト実行フィールドは、
ジッタテストパターンの本体の生成をするか否かを示すパターン生成フィールドと、
ジッタテストパターンの本体の照合をするか否かを示すパターン照合フィールドとを有し、
前記送信装置の前記パターン本体生成部と前記セレクタは、前記パターン生成フィールドの値を参照し、該値がジッタテストパターンの本体の生成をすることを示すときにジッタテスト時における処理を行い、
前記受信装置の前記パターン本体照合部は、前記パターン照合フィールドの値を参照し、該値がジッタテストパターンの本体の照合をすることを示すときにジッタテスト時における処理を行うことを特徴とする請求項１２に記載の通信システム。
【請求項１４】
前記パターン本体生成部によるジッタテストパターンの本体の生成回数を記憶する生成回数記憶部と、
ジッタテストパターンが正しく受信されたか否かを示す前記パターン本体照合部の照合結果のうちの、正しく受信された回数または正しく受信されなかった回数となる指標回数を記憶する指標回数記憶部とを有することを特徴とする請求項６から１２のいずれか１項に記載の通信システム。
【請求項１５】
前記生成回数記憶部と前記指標回数記憶部は、それぞれに対応するフィールドが設けられた評価レジスタであることを特徴とする請求項１４に記載の通信システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ジッタテスト、具体的にはＯＳＩ（Ｏｐｅｎ  Ｓｙｓｔｅｍｓ  Ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ）参照モデルに基づく通信システムにおけるジッタテストの技術に関する。
【背景技術】
【０００２】
マルチベンダ接続用の国際標準プロトコル体系としてＯＳＩ（Ｏｐｅｎ  Ｓｙｓｔｅｍｓ  Ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ）プロトコルの実用化が急速に進展し、ＯＳＩ参照モデルに基づいた各種接続体系が標準化されている。近年、ＯＳＩ参照モデルの第２層（データリンク層）の下位半分に位置するＭＡＣ（Ｍｅｄｉａ  Ａｃｃｅｓｓ  Ｃｏｎｔｒｏｌ）であるイーサネット（登録商標）の標準化を対象とするＩＥＥＥ（Ｉｎｓｔｉｔｕｅ  ｏｆ  Ｅｌｅｃｔｒｏｎｉｃｓ  Ｅｎｇｉｎｅｅｒｓ）８０２．３により、ギガビットイーサネットの１０倍の速度を持つ１０ギガビットイーサネット（１０ＧｂＥ）は、最新のイーサネットとしてＩＥＥＥ８０２．３ａｅで標準化されている。１０ＧｂＥは、通信事業者のバックボーンに加え、ＬＡＮ（Ｌｏｃａｌ  Ａｒｅａ  Ｎｅｔｗｏｒｋ）／ＭＡＮ（Ｍｅｔｒｏｐｏｌｉｔａｎ  Ａｒｅａ  Ｎｅｔｗｏｒｋ）といった分野での導入が本格化している。
【０００３】
ここで、１０ＧｂＥの通信機器における送受信の模式を説明する。
図５は、送信側の概略図である。図中ＭＡＣ層１４（ＭＡＣ：Ｍｅｄｉａ  Ａｃｃｅｓｓ  Ｃｏｎｔｒｏｌ）において、上位層１２から渡されたフレームデータに同期用信号や、ＣＲＣ（Ｃｙｃｌｉｃ  Ｒｅｄｕｎｄａｎｃｙ  Ｃｈｅｃｋ）、最小パケット間隔などを付加してＭＡＣフレームを生成する処理を行う。
【０００４】
ＭＡＣ層１４で得られたＭＡＣフレームは、ＰＣＳ（Ｐｈｙｓｉｃａｌ  Ｃｏｄｉｎｇ  Ｓｕｂｌａｙｅｒ）に出力される。ＰＣＳ１６は、符号化処理機能１７を備え、ＭＡＣフレームに対して符号化処理を行う。ＰＣＳ１６により符号化されたＭＡＣフレームは、物理層を介して通信回線に出力される。
【０００５】
図６は、受信側の概略図である。受信側において、通信回線を介して受信されたＭＡＣフレームは、ＰＣＳ２６の復号化処理機能２７によって復号されてＭＡＣ層２４に出力される。ＭＡＣ層２４において、復号されたＭＡＣフレームからフレーム内に含まれるペイロードの部分を取得する処理が行われる。取得されたペイロードは、上位層２２に渡され、上位層２２における処理が施される。
【０００６】
通信システムを構築する際に、様々な対向性試験を行う必要がある。ＩＥＥＥ８０２．３ａｅでは様々な対向性評価試験が定められており、その中に、ジッタテストが含まれる。ジッタテストでは、送信側はジッタテストパターンを生成して通信回線に出力し、受信側は、元すなわち送信前のジッタテストパターンと、通信回線を介して受信したジッタテストパターンとを比較する。この比較の結果をもって、システムのジッタ性能が評価される。なお、ジッタテストパターンの送信時の形式は、ＩＥＥＥ８０２．３ａｅによりＭＡＣフレーム方式に定められている。
【０００７】
非特許文献１において、１０ＧｂＥのジッタテストシステムが開示されている。このシステムは、送信側のＰＣＳ回路にジッタテストパターン生成回路が設けられており、受信側のＰＣＳ回路にジッタテストパターン照合回路が設けられている。ジッタテストを行う際に、送信側のＰＣＳ回路におけるジッタテストパターン生成回路によりジッタテストパターンが生成され出力される。受信側のＰＣＳ回路におけるジッタテストパターン照合回路は、受信したジッタテストパターンと、元のジッタテストパターンとを比較する。この比較の結果をもって、システムのジッタ性能が評価される。
【非特許文献１】Ｌａｔｔｉｃｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｃｏｒｐｏｒａｔｉｏｎ，  "１０Ｇｂ  Ｅｔｈｅｒｎｅｔ  ＸＧＸＳ  ＩＰ  Ｃｏｒｅ"，２００４年４月，  ｐｐ．４−６，ｐｐ１１−１３
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ここで図７を参照して、非特許文献１によるジッタテストシステムを説明する。
図７は、非特許文献１によるジッタテストシステムを概略化して示す図である。このジッタテストシステム５０は、送信側として送信側上位回路３１、送信側ＭＡＣ回路３２、送信側ＰＣＳ回路３３、受信側ＰＣＳ回路４３を有し、受信側として受信側ＭＡＣ回路４２、受信側上位回路４１を備える。送信側ＭＡＣ回路３２と受信側ＭＡＣ回路４２は、ＭＡＣ層における処理を行うものであり、送信側上位回路３１と受信側上位回路４１は、ＭＡＣより上位層における処理を行うものである。
【０００９】
送信側ＭＡＣ回路３２は、送信側上位回路３１からのデータを用いてＭＡＣフレームを生成する。
【００１０】
送信側ＰＣＳ回路３３は、テストパターン生成回路３４、セレクタ回路３５、符号化回路３６を備える。
【００１１】
ジッタテストを行う際に、テストパターン生成回路３４、セレクタ回路３５、テストパターン照合回路４４にジッタテストを指示するテスト指示信号が送られる。テストパターン生成回路３４は、このテスト指示信号を受けてジッタテストパターンを生成する。セレクタ回路３５は、通常、送信側ＭＡＣ回路３２の出力を符号化回路３６に入力するが、テスト指示信号を受けた場合にはテストパターン生成回路３４の出力を符号化回路３６に入力する。
【００１２】
ここで、データが通信回線に出力される際にＭＡＣフレーム形式である必要があるので、テストパターン生成回路３４は、ＭＡＣフレーム形式のジッタテストパターン、すなわちジッタテストパターンの本体に、同期用信号やＣＲＣ、および最小パケット間隔の部分を付加したものを生成する。
【００１３】
送信側ＰＣＳ回路３３は、符号化回路３６により、セレクタ回路３５から出力してきたＭＡＣフレーム（フレームデータ、またはジッタテストパターンの本体をペイロードとするフレーム）を符号し、符号化されたＭＡＣフレームを出力する。
【００１４】
受信側ＰＣＳ回路４３は、復号化回路４６とテストパターン照合回路４４を備える。復号化回路４６は、通信回線を介して送信されてきたＭＡＣフレームを復号して受信側ＭＡＣ回路４２とテストパターン照合回路４４に出力する。受信側ＭＡＣ回路４２は、復号化回路４６により復号されたＭＡＣフレームからペイロードを取得して受信側上位回路４１に出力し、このデータは、受信側上位回路４１により上位の処理が施される。
【００１５】
テストパターン照合回路４４は、テスト指示信号を受けた場合に、復号化回路４６から出力されてきたＭＡＣフレーム（この場合においては、ジッタテストパターンの本体をペイロードとするＭＡＣフレームである）に対してジッタテストのパターン照合を行う。テストパターン照合回路４４の照合結果は、システムのジッタ性能の評価に用いられる。
【００１６】
このように、図７に示すジッタテストシステム５０において、テストパターン生成回路３４は、ジッタテストパターンを生成する際に、それをＭＡＣフレーム形式に生成する必要がある。そのため、テストパターン生成回路３４は、同期用信号、ＣＲＣ、最小パケット間隔部分の生成を行う必要があり、その分の回路を設ける必要があり、テストパターン生成回路３４の回路規模が大きいという問題がある。また、受信側においても、テストパターン照合回路４４は、パターン照合を行う際に、同期信号、ＣＲＣ、最小パケット間隔の部分まで照合をする必要があり、テストパターン照合回路４４の回路規模が大きくなってしまうという問題がある。
【００１７】
ＩＥＥＥ８０２．３ａｅでは、ジッタテストを行わなければいけないことが決められており、そのジッタテストパターンも定められている。このような規格に決められたジッタテストパターンの生成回路、照合回路についても上述のような構成をとらねばならなかった。
【課題を解決するための手段】
【００１８】
本発明の一つの態様は、パターンフレーム生成方法である。このパターンフレーム生成方法は、ＯＳＩ（Ｏｐｅｎ  Ｓｙｓｔｅｍｓ  Ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ）参照モデルに基づく通信装置であって、上位層からのフレームデータに対してＭＡＣ（Ｍｅｄｉａ  Ａｃｃｅｓｓ  Ｃｏｎｔｒｏｌ）層の送信側処理を行う送信側ＭＡＣ部を備えた通信装置において、ジッタテストパターンの本体を生成して送信側ＭＡＣ部に出力し、該送信側ＭＡＣ部を用いてジッタテストパターンの本体からＭＡＣフレーム形式のジッタテストパターンフレームを生成する。
【００１９】
ここで、ＯＳＩ参照モデルに基づいた通信装置におけるＭＡＣ層の送信側処理は、渡されたデータに対して、同期信号、ＣＲＣ、最小パケット間隔などを生成して付加する処理を意味する。
【００２０】
本発明の別の態様は、テストパターン照合方法である。このテストパターン照合方法は、ＯＳＩ（Ｏｐｅｎ  Ｓｙｓｔｅｍｓ  Ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ）参照モデルに基づく通信装置であって、受信されたＭＡＣフレームに対してＭＡＣ（Ｍｅｄｉａ  Ａｃｃｅｓｓ  Ｃｏｎｔｒｏｌ）層の受信側処理を行って上位層用のフレームデータを得る受信側ＭＡＣ部を備えた通信装置において、受信されたＭＡＣフレーム形式のジッタテスト用のジッタテストパターンフレームに対して、受信側ＭＡＣ部を用いて受信側処理を行って該ジッタテストパターンフレームに含まれたジッタテストパターンの本体を得、受信側ＭＡＣ部により得られたジッタテストパターンの本体と、送信前の該ジッタテストパターンの本体との照合を行う。
【００２１】
ここで、ＯＳＩ参照モデルに基づく通信装置におけるＭＡＣ層の受信側処理は、受信したＭＡＣフレーム形式のフレームから、ペイロードの部分を取り出す処理を意味する。なお、この態様においては、受信されたＭＡＣフレーム形式のフレームは、フレームデータをペイロードとするＭＡＣフレームそのものと、ジッタテスト時のＭＡＣフレーム形式のジッタテストパターンフレームのいずれかである。
【００２２】
本発明のさらなる別の態様は、ＯＳＩ（Ｏｐｅｎ  Ｓｙｓｔｅｍｓ  Ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ）参照モデルに基づく通信システムにおいて、上位層からのフレームデータに対してＭＡＣ（Ｍｅｄｉａ  Ａｃｃｅｓｓ  Ｃｏｎｔｒｏｌ）層の送信側処理を行う送信側ＭＡＣ部を有する送信装置と、受信されたＭＡＣフレームに対してＭＡＣ層の受信側処理を行って上位層用のフレームデータを得る受信側ＭＡＣ部を有する受信装置に対してジッタテストを行うジッタテスト方法である。このジッタテスト方法は、送信装置において受信装置に送信されるジッタテストパターンフレームを生成する際に、ジッタテストパターンの本体を生成して送信側ＭＡＣ部に出力し、該送信側ＭＡＣ部を用いて送信側処理を行ってジッタテストパターンの本体からＭＡＣフレーム形式のジッタテストパターンフレームを生成する。受信装置において、受信されたジッタテストパターンフレームに対して、受信側ＭＡＣ部を用いて受信側処理を行って該ジッタテストパターンフレームに含まれたジッタテストパターンの本体を得、受信側ＭＡＣ部により得られたジッタテストパターンの本体と、送信前の該ジッタテストパターンの本体との照合を行う。
【００２３】
なお、上記各要素の組合せ、上記方法を装置やシステムとして表現したものも、本発明の態様としては有効である。
【発明の効果】
【００２４】
本発明の技術によれば、通信システムのジッタテストを行う装置の回路規模を抑制することができる。
【発明を実施するための最良の形態】
【００２５】
以下、図面を参照して本発明の実施の形態について説明する。なお、以下の説明において、「送信装置」は、「送信のみをする装置」に限られることがなく、送受信を行う通信装置における送信に関する部分も意味する。同様に、「受信装置」も、「受信のみをする装置」に限られることがなく、送受信を行う通信装置における受信に関する部分も意味する。１つの通信装置において、以下の説明における「送信装置」と「受信装置」の両方を備え得る。
【００２６】
図１は、本発明の実施の形態にかかる通信システム１００を示す。通信システム１００は、ＯＳＩ参照モデルに基づくものであり、送信装置１２０、受信装置１３０、および送信装置１２０と受信装置１３０に対してジッタテストを行うための制御をするジッタテスト制御回路１１０を備える。なお、この通信システム１００は、ジッタテストを行う際に、ジッタテストパターンをＭＡＣフレーム形式で送信する。
【００２７】
送信装置１２０は、送信側上位回路１２１と、パターン本体生成回路１２２と、セレクタ１２３と、送信側ＭＡＣ回路１２４と、送信側ＰＣＳ回路１２５を備え、送信側ＰＣＳ回路１２５は、符号化回路１２６を有する。
【００２８】
受信装置１３０は、受信側ＰＣＳ回路１３５と、受信側ＭＡＣ回路１３４と、パターン本体照合回路１３２と、受信側上位回路１３１を備え、受信側ＰＣＳ回路１３５は、復号化回路１３６を有する。
【００２９】
ジッタテスト制御回路１１０は、パターン本体生成回路１２２、セレクタ１２３、パターン本体照合回路１３２にジッタテストの開始を示すテスト指示信号を出力することによってジッタテストを開始させる。
【００３０】
まず送信装置１２０を詳細に説明する。
【００３１】
送信側上位回路１２１は、ＭＡＣ層より上位層の処理を行うものであり、後に送信側ＭＡＣ回路１２４により生成されるＭＡＣフレームのペイロード部分に該当するフレームデータをセレクタ１２３に出力する。
【００３２】
パターン本体生成回路１２２は、送信装置１２０から送信されるジッタテストパターンフレームの本体（以下、「ジッタテストパターンフレーム」と「ジッタテストパターンの本体」を単に「テストパターンフレーム」と「パターン本体」という）を生成するものであり、ジッタテスト制御回路１１０からテスト指示信号を受信すると生成を開始してセレクタ１２３に出力する。なお、パターン本体生成回路１２２は、生成したパターン本体を、受信装置１３０のパターン本体照合回路１３２にも出力する。
【００３３】
セレクタ１２３は、送信側上位回路１２１とパターン本体生成回路１２２のいずれかの出力を選択して送信側ＭＡＣ回路１２４に入力するものである。具体的には、通常、送信側上位回路１２１の出力を送信側ＭＡＣ回路１２４に入力するが、ジッタテスト制御回路１１０からテスト指示信号を受信した場合にはパターン本体生成回路１２２の出力を送信側ＭＡＣ回路１２４に入力する。
【００３４】
送信側ＭＡＣ回路１２４は、ＭＡＣすなわち媒体アクセス制御を行うものであり、具体的には、セレクタ１２３からのデータを用いてＭＡＣフレームを作成する。
【００３５】
ここで、送信側上位回路１２１から出力されたフレームデータ、パターン本体生成回路１２２から出力されたパターン本体、および送信側ＭＡＣ回路１２４により得られたＭＡＣフレームおよびテストパターンフレームを説明する。
【００３６】
図２の最上部は、送信側上位回路１２１から出力したフレームデータを示し、その直下は該フレームデータから生成されたＭＡＣフレームを示す。図示のように、ＭＡＣフレームは、同期用信号と、ペイロードと、ＣＲＣと、最小パケット間隔から構成され、そのうちのペイロードは、送信側上位回路１２１から出力したフレームデータの部分である。すなわち、送信側ＭＡＣ回路１２４は、フレームデータに対して、同期用信号、ＣＲＣ、最小パケット間隔の各部分を生成およびフレームデータへの付加を行ってＭＡＣフレームを得る。
【００３７】
図２の最下部は、パターン本体生成回路１２２から出力したパターン本体を示し、その直上は、送信側ＭＡＣ回路１２４により得られたテストパターンフレームを示す。図示のように、テストパターンフレームがＭＡＣフレームと同じ形式を有し、同期信号、ペイロード、ＣＲＣ、最小パケット間隔から構成される。すなわち、本実施の形態の通信システム１００において、パターン本体生成回路１２２は、最終的に出力されるＭＡＣフレーム形式のテストパターンフレームのペイロードの部分のみを生成し、送信側ＭＡＣ回路１２４は、フレームデータに対して行った送信側処理（同期信号、ＣＲＣ、最小パケット間隔の生成および付加）をパターン本体に対して行ってパターン本体からＭＡＣフレーム形式のテストパターンフレームを生成する。
【００３８】
送信側ＭＡＣ回路１２４は、生成したＭＡＣフレーム（ＭＡＣフレーム形式のテストパターンフレームを含む）を送信側ＰＣＳ回路１２５に出力する。送信側ＰＣＳ回路１２５は、符号化回路１２６によりＭＡＣフレームを符号化する。送信側ＰＣＳ回路１２５にて符号化されたＭＡＣフレームは図示しない物理層回路を介して通信回線に出力される。
【００３９】
次に受信装置１３０を説明する。
【００４０】
受信側ＰＣＳ回路１３５は、図示しない物理層回路を介して通信回線から送信されてきたＭＡＣフレームに対して、復号化回路１３６による復号化を行い、復号したＭＡＣフレームを受信側ＭＡＣ回路１３４に出力する。
【００４１】
受信側ＭＡＣ回路１３４は、送信側ＭＡＣ回路１２４と逆の処理を行う。具体的には、復号されたＭＡＣフレームからペイロード部分を取り出す処理をする。
【００４２】
受信側ＭＡＣ回路１３４は、取り出したペイロードをパターン本体照合回路１３２と、ＭＡＣ層より上位層の処理を行う受信側上位回路１３１に出力する。
【００４３】
パターン本体照合回路１３２は、ジッタテスト制御回路１１０からテスト信号を受信した場合に動作し、受信側ＭＡＣ回路１３４から出力されてきたペイロードと、パターン本体生成回路１２２から出力されてきたパターン本体（元のパターン本体）との照合を行う。この場合、受信側ＭＡＣ回路１３４から出力されてきたペイロードは、通信回線を介した送受信を経た元のパターン本体であり、パターン本体照合回路１３２により元のパターン本体と一致するか否かの比較が行われる。
【００４４】
この比較の結果に基づいて、通信システム１００のジッタ性能を評価することができる。
【００４５】
このように、本実施の形態の通信システム１００において、ＯＳＩ参照モデルに基づく通信装置に備えられる、上位層からのフレームデータに対してＭＡＣ層の送信側処理を行う部分（送信側ＭＡＣ回路１２４）を利用して、パターン本体生成回路１２２により生成されたパターン本体をＭＡＣフレームに組み立てる処理をする。こうすることによって、パターン本体生成回路１２２は、パターン本体を生成する処理のみをし、同期用信号、ＣＲＣ、最小パケット間隔部分などの生成およびパターン本体への付加をする必要が無いので、回路規模を小さくすることができる。
【００４６】
同様に、受信装置１３０において、ＯＳＩ参照モデルに基づく通信装置に備えられる、受信されたＭＡＣフレームからペイロードを取得する処理を行う部分（受信側ＭＡＣ回路１３４）を利用して、ＭＡＣフレームと同じ形式のテストパターンフレームからパターン本体を取得してパターン本体照合回路１３２に出力する。こうすることによって、パターン本体照合回路１３２は、受信されたパターン本体と、元のパターン本体との比較のみをし、照合する必要の無い同期信号、ＣＲＣ、最小間隔部分の照合をする必要が無いので、回路規模を小さくすることができる。
【００４７】
このように規格に決められたジッタテストパターンについて、不要な回路を削減できる。
【００４８】
本実施の形態の通信システム１００において、例として、ジッタテスト制御回路１１０は、送信装置１２０と受信装置１３０から独立して設けられているが、送信装置１２０と受信装置１３０にテスト指示をすることができれば、送信装置１２０と受信装置１３０のいずれか片方、または送信装置１２０と受信装置１３０の両方に設けるようにしてもよい。送信装置１２０と受信装置１３０の片方に設ける場合には、他方の装置に接続して他方の装置にテスト指示ができるようにすればよく、送信装置１２０と受信装置１３０の両方に設ける場合には、２つのジッタテスト制御回路が同期をとりながらそれぞれの装置にテスト指示ができるようにすればよい。
【００４９】
また、本実施の形態の通信システム１００において、パターン本体生成回路１２２が元のパターン本体を直接パターン本体照合回路１３２に出力するようにしているが、パターン本体照合回路１３２へ元のパターン本体を供する形態はこれに限られることがない。例えば、パターン本体照合回路１３２に予め元のパターン本体を保持させておくようにしてもよいし、受信装置１３０において、パターン本体生成回路１２２と同期して同じパターン本体を生成してパターン本体照合回路１３２に供する受信側パターン本体生成回路を設けるようにしてもよい。
【００５０】
また、ジッタテスト制御回路としても、送信装置または受信装置にテスト指示信号を出力する構成に限らず、ジッタテスト制御回路１１０と同等の機能を実現することができればいかなる構成を採用してもよい。
【００５１】
もちろん、受信装置におけるパターン本体の照合結果に基づいて通信システムのジッタ性能を評価する機能を備えたシステムも、本発明の範囲にある。
【００５２】
また、通信体系によって複数の種類のジッタテストパターンに対応しうることが要求されることもある。たとえば、１０ＧｂＥでは、２種類のジッタテストパターンが規定されている。このような通信システムに本発明の技術を適用すると、回路規模の抑制により効果を発揮することができる。
【００５３】
ここで、通信システム１００を変形した一例を具現化して第２の実施の形態として説明する。
図３は、本発明の第２の実施の形態にかかる通信システム２００を示す。通信システム２００も、ＩＥＥＥ８０２．３ａｅで規定された１０ＧｂＥの通信システムであり、送信装置２２０、受信装置２３０、およびジッタテストの制御とジッタ性能の評価を行うための制御評価レジスタ２１０を備える。
【００５４】
送信装置２２０は、送信側上位回路２２１と、送信側パターン本体生成回路２２２と、セレクタ２２３と、送信側ＭＡＣ回路２２４と、送信側ＰＣＳ回路２２５を備え、送信側ＰＣＳ回路２２５は、符号化回路２２６を有する。
【００５５】
受信装置２３０は、受信側ＰＣＳ回路２３５と、受信側ＭＡＣ回路２３４と、パターン本体照合回路２３２と、受信側上位回路２３１と、受信側パターン本体生成回路２３８を備え、受信側ＰＣＳ回路２３５は、復号化回路２３６を有する。
【００５６】
送信側上位回路２２１、送信側ＭＡＣ回路２２４、送信側ＰＣＳ回路２２５、受信側ＰＣＳ回路２３５、受信側ＭＡＣ回路２３４、受信側上位回路２３１は、図１に示す通信システム１００における相対応する機能ブロックと同じ動作をするものであり、それらの詳細な説明を省略する。
【００５７】
図４は、制御評価レジスタ２１０の構成を示す。制御評価レジスタ２１０は、５つのフィールドを有する。
【００５８】
１ビットの生成フィールド２１１は、ジッタテストするか否かを送信装置２２０に示すためのフィールドであり、たとえば「１」である場合には「ジッタテストをする」を意味し、「０」である場合には「通常通信すなわちジッタテストをしない」を意味する。
【００５９】
パターン種類フィールド２１２は、ジッタテストに用いられるジッタテストパターンの種類を示すためのフィールドである。１０ＧｂＥでは２種類のジッタテストパターンが規定されているので、ここでパターン種類フィールド２１２は、いずれのパターンかを示し得る１ビットである。
【００６０】
生成回数フィールド２１３は、送信側パターン本体生成回路２２２によりパターン本体を生成した回数を記憶するための１６ビットのフィールドである。この生成回数はパターン本体生成回路２２２によりパターン本体の生成が行われるたびにインクリメントされ、送信装置２２０からテストパターンフレームが出力された回数と同値である。
【００６１】
１ビットの照合フィールド２１４は、ジッタテストをするか否かを受信装置２３０に示すためのフィールドであり、生成フィールド２１１と同じように、たとえば「１」である場合には「ジッタテストをする」を意味し、「０」である場合には「通常通信すなわちジッタテストをしない」を意味する。
【００６２】
通信システムのジッタ性能を評価する際に、送信装置は、テスト期間において複数回ジッタテストパターンを送信する。受信装置は、各回に受信したジッタテストパターンと元のジッタテストパターンとが一致するか否かを比較し、一致した回数または一致しなかった回数をジッタ性能の評価指標として用いることができる。制御評価レジスタ２１０の指標回数フィールド２１５は、この評価指標となる回数を記憶するためのフィールドであり、ここでは例えば一致した回数を指標回数とする。指標回数は、パターン本体照合回路２３２により、受信したパターン本体と元のパターン本体とが一致する照合結果が得られるたびにインクリメントされる。
【００６３】
送信側パターン本体生成回路２２２、セレクタ２２３、パターン本体照合回路２３２、受信側パターン本体生成回路２３８は、制御評価レジスタ２１０を参照して動作する。以下これらの機能ブロックの動作を詳細に説明する。
【００６４】
送信側パターン本体生成回路２２２は、制御評価レジスタ２１０の生成フィールド２１１とパターン種類フィールド２１２を参照する。生成フィールド２１１が「０」であるときには動作せず、生成フィールド２１１が「１」でありときにはパターン本体を生成してセレクタ２２３に出力する。なお、送信側パターン本体生成回路２２２は、パターン種類フィールド２１２に示される種類のパターン本体を生成する。
【００６５】
また、送信側パターン本体生成回路２２２は、パターン本体を生成するたびに、制御評価レジスタ２１０にその旨を示す信号を出力し、制御評価レジスタ２１０においては、この信号の受信をもって、生成回数フィールド２１３のインクリメントがなされる。
【００６６】
送信側パターン本体生成回路２２２は、生成したパターン本体をセレクタ２２３に出力する。
【００６７】
セレクタ２２３は、送信側上位回路２２１と送信側パターン本体生成回路２２２のいずれかの出力を選択して送信側ＭＡＣ回路２２４に入力する。ここで、セレクタ２２３は、制御評価レジスタ２１０の生成フィールド２１１を参照して選択する。具体的には、セレクタ２２３は、生成フィールド２１１が「ジッタテストをする」を示すときには送信側パターン本体生成回路２２２の出力を選択し、生成フィールド２１１が「通常通信」を示すときには送信側上位回路２２１の出力を選択する。
【００６８】
送信側ＭＡＣ回路２２４は、セレクタ２２３からのフレームデータまたはパターン本体を用いて、これらのデータをペイロードとするＭＡＣフレームを作成する。
【００６９】
送信側ＰＣＳ回路２２５は、送信側ＭＡＣ回路２２４からのＭＡＣフレームに対して符号化回路２２６により符号化する。符号化されたＭＡＣフレームは図示しない物理層回路を介して通信回線に出力される。
【００７０】
受信側ＰＣＳ回路２３５と、受信側ＭＡＣ回路２３４、受信側上位回路２３１の詳細について説明を省略する。
【００７１】
受信側パターン本体生成回路２３８は、制御評価レジスタ２１０の照合フィールド２１４とパターン種類フィールド２１２を参照し、照合フィールド２１４が「０」であるときには動作せず、照合フィールド２１４が「１」でありときにはパターン本体を生成する。なお、受信側パターン本体生成回路２３８も、パターン種類フィールド２１２に示される種類のパターン本体を生成する。生成フィールド２１１と照合フィールド２１４を同期させることによって、受信側パターン本体生成回路２３８は、送信側パターン本体生成回路２２２に同期して、送信側パターン本体生成回路２２２により生成されたパターン本体と同種類のパターン本体を生成する。
【００７２】
受信側パターン本体生成回路２３８は、生成したパターン本体をパターン本体照合回路２３２に出力する。
【００７３】
パターン本体照合回路２３２は制御評価レジスタ２１０の照合フィールド２１４を参照し、照合フィールド２１４が「０」であるときには動作せず、照合フィールド２１４が「１」でありときにはパターン本体の照合をする。この照合は、受信側パターン本体生成回路２３８から入力されたパターン本体すなわち元のパターン本体と、受信側ＭＡＣ回路２３４からのパターン本体とに対して行われる。
【００７４】
パターン本体照合回路２３２は、照合対象の両者が一致する結果を得るたびに制御評価レジスタ２１０にその旨を示す信号を出力し、制御評価レジスタ２１０においては、この信号の受信をもって、指標回数フィールド２１５のインクリメントがなされる。
【００７５】
生成回数フィールド２１３の値と、指標回数フィールド２１５の値を用いて、通信システム１００のジッタ性能を評価することができる。
【００７６】
本実施の形態の通信システム２００においても、送信側パターン本体生成回路２２２がパターン本体のみを生成し、パターン本体照合回路２３２がパターン本体のみの照合を行うので、第１の通信システム１００と同じよう効果を得ることができる。
【００７７】
また、図７に示す従来のジッタテストシステム５０では、複数の異なる種類のジッタテストパターンに対応するために、テストパターン生成回路３４とテストパターン照合回路４４を種類毎に設ける必要がある。各テストパターン生成回路は、同期信号やＣＲＣ、および最小間隔部分などの生成およびパターン本体への付加を担う機能を備える必要があり、回路規模が一層大きくなってしまう。受信側におけるテストパターン照合回路についても同じである。
【００７８】
それに対して、本発明の技術を適用した通信システム２００では、同期信号やＣＲＣ、および最小間隔部分などの生成およびパターン本体への付加すなわちＭＡＣ層の送信側処理を、フレームデータに対して同じ処理を行う送信側ＭＡＣ回路２２４に行わせるようにしているので、必要とされるジッタテストパターンの種類が増えても、回路規模の増大を抑制することができる。受信側においても同じである。
【００７９】
本実施の形態の通信システム２００に対して、通信システム１００に対して説明した各種変更を加えてもよい。
【００８０】
また、通信システム２００において、ジッタテストの実行を指示するテスト実行フィールドは、制御評価レジスタ２１０における生成フィールド２１１と照合フィールド２１４によって構成されるが、テスト実行フィールドを１つのみ設け、送信装置２２０と受信装置２３０の両方から参照されるようにしてもよい。
【００８１】
また、通信システム２００において、制御用のレジスタと評価用のレジスタを同じ制御評価レジスタ２１０に構成しているが、別々に構成してもよい。
【００８２】
以上、実施の形態をもとに本発明を説明した。実施の形態は例示であり、本発明の主旨から逸脱しない限り、さまざまな変更、増減を加えてもよい。これらの変更、増減が加えられた変形例も本発明の範囲にあることは当業者に理解されるところである。
【図面の簡単な説明】
【００８３】
【図１】本発明の第１の実施の形態にかかる通信システムを示す図である。
【図２】ＭＡＣフレームとテストパターンフレームの形式を説明するための図である。
【図３】本発明の第２の実施の形態にかかる通信システムを示す図である。
【図４】図３に示す通信システムにおける制御評価レジスタを示す図である。
【図５】１０ＧｂＥの通信機器における送信側の処理模式を説明するための図である。
【図６】１０ＧｂＥの通信機器における受信側の処理模式を説明するための図である。
【図７】従来のジッタテストシステムの概略を示す図である。
【符号の説明】
【００８４】
１２  上位層、  １４  ＭＡＣ（Ｍｅｄｉａ  Ａｃｃｅｓｓ  Ｃｏｎｔｒｏｌ）層、  １６  ＰＣＳ（Ｐｈｙｓｉｃａｌ  Ｃｏｄｉｎｇ  Ｓｕｂｌａｙｅｒ）、  １７  符号化処理機能、  ２２  上位層、  ２４  ＭＡＣ層、  ２６  ＰＣＳ、  ２７  復号化処理機能、  ３１  送信側上位回路、  ３２  送信側ＭＡＣ回路、  ３３  送信側ＰＣＳ回路、  ３４  テストパターン生成回路、  ３５  セレクタ回路、  ３６  符号化回路、  ４１  受信側上位回路、  ４２  受信側ＭＡＣ回路、  ４３  受信側ＰＣＳ回路、  ４４  テストパターン照合回路、  ４６  復号化回路、  ５０  ジッタテストシステム、  １００  通信システム、  １１０  ジッタテスト制御回路、  １２０  送信装置、  １２１  送信側上位回路、  １２２  パターン本体生成回路、  １２３  セレクタ、  １２４  送信側ＭＡＣ回路、  １２５  送信側ＰＣＳ回路、  １２６  符号化回路、  １３０  受信装置、  １３１  受信側上位回路、  １３２  パターン本体照合回路、  １３４  受信側ＭＡＣ回路、  １３５  受信側ＰＣＳ回路、  １３６  復号化回路、  ２００  通信システム、  ２１０  制御評価レジスタ、  ２１１  生成フィールド、  ２１２  パターン種類フィールド、  ２１３  生成回数フィールド、  ２１４  照合フィールド、  ２１５  指標回数フィールド、  ２２０  送信装置、  ２２１  送信側上位回路、  ２２２  送信側パターン本体生成回路、  ２２３  セレクタ、  ２２４  送信側ＭＡＣ回路、  ２２５  送信側ＰＣＳ回路、  ２２６  符号化回路、  ２３０  受信装置、  ２３１  受信側上位回路、  ２３２  パターン本体照合回路、  ２３４  受信側ＭＡＣ回路、  ２３５  受信側ＰＣＳ回路、  ２３６  復号化回路、  ２３８  受信側パターン本体生成回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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