(57)【要約】【課題】電磁波やサージ等の外乱が侵入した場合であっても安定的に動作可能な無接点伝送装置を提供することである。【解決手段】無接点伝送装置１００は、システムクロックＣＫ０よりも周波数が低い監視用クロックＬＦ０を出力する監視用クロック発振器１１２と、制御回路１０８と、制御回路１０８が利用する情報Ｄが格納されたメモリ１１４と、リセット回路１１６とを含んで構成されている。制御回路１０８は、メモリ１１４から読み出した情報Ｄを格納する内部記憶回路を含んで構成されている。制御回路１０８は、内部記憶回路に格納された情報Ｄを監視用クロックＬＦ０に基づいた更新周期でメモリ１１４から読み出して更新する。また、制御回路１０８は、上記更新周期よりも長く監視用クロックＬＦ０に基づいたリセット周期でリセットされ、リセットの度に内部記憶回路に格納された情報Ｄをメモリ１１４から読み出して更新する。【選択図】図１
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【特許請求の範囲】
【請求項１】
コイルを介した電磁的結合を利用して電力とデータ信号とのうちの少なくとも一方を被伝送装置へ伝送する無接点伝送装置であって、
システムクロックよりも周波数が低い監視用クロックを出力する監視用クロック発振器と、
前記システムクロックおよび前記監視用クロックを利用して動作する制御回路と、
前記制御回路が利用する情報が格納されたメモリと、
を備え、
前記制御回路は、
前記メモリから読み出した前記情報を格納する内部記憶回路を含んで構成され、
前記内部記憶回路に格納された前記情報を前記監視用クロックに基づいた更新周期で前記メモリから読み出して更新することを特徴とする無接点伝送装置。
【請求項２】
請求項１に記載の無接点伝送装置であって、
前記制御回路は、前記更新周期よりも長く前記監視用クロックに基づいたリセット周期でリセットされ、リセットの度に前記内部記憶回路に格納された前記情報を前記メモリから読み出して更新することを特徴とする無接点伝送装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、コイルを介した電磁的結合を利用して電力とデータ信号とのうちの少なくとも一方を被伝送装置へ伝送する無接点伝送装置に係る。
【背景技術】
【０００２】
電気機器の内蔵充電池を充電する方式の一つとして、コイルによる電磁的結合（誘電結合とも呼ばれる）を利用して充電器から電力を送電する、いわゆる無接点電力伝送方式がある。また、この方式の充電器として、電気機器（換言すれば負荷）が、充電器上に存在しているか、適切に配置されているか、正規のものであるか否か、等を確認した後に、電力伝送を開始する構成が知られている。
【０００３】
【特許文献１】特開２００６−２３００３２号公報
【特許文献２】特開２００６−６０９０９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
充電器は電気機器が配置されていない待機期間中も商用電源に接続されたままの状態にされる場合がある。この場合、無接点電力伝送方式の充電器はコイルを有するので、当該コイルを介して電磁波ノイズが侵入すると充電器が動作不具合を起こす可能性がある。また、落雷等によって商用電源からサージが侵入した場合にも充電器が動作不具合を起こす可能性がある。なお、電力伝送の場合を説明したが、コイルによる電磁的結合を利用してデータ信号を送信する場合においても同様のことが当てはまる。
【０００５】
本発明の目的は、コイルを介した電磁的結合を利用して電力とデータ信号とのうちの少なくとも一方を被伝送装置へ伝送する無接点伝送装置であって電磁波やサージ等の外乱が侵入した場合であっても安定的に動作可能な無接点伝送装置を提供することである。
【課題を解決するための手段】
【０００６】
本発明に係る無接点伝送装置は、コイルを介した電磁的結合を利用して電力とデータ信号とのうちの少なくとも一方を被伝送装置へ伝送する無接点伝送装置であって、システムクロックよりも周波数が低い監視用クロックを出力する監視用クロック発振器と、前記システムクロックおよび前記監視用クロックを利用して動作する制御回路と、前記制御回路が利用する情報が格納されたメモリと、を備え、前記制御回路は、前記メモリから読み出した前記情報を格納する内部記憶回路を含んで構成され、前記内部記憶回路に格納された前記情報を前記監視用クロックに基づいた更新周期で前記メモリから読み出して更新することを特徴とする。また、前記制御回路は、前記更新周期よりも長く前記監視用クロックに基づいたリセット周期でリセットされ、リセットの度に前記内部記憶回路に格納された前記情報を前記メモリから読み出して更新することが好ましい。
【発明の効果】
【０００７】
上記構成によれば、制御回路は周期的に更新された情報を利用するので、外乱の影響から自動的に復帰して安定的に動作可能な無接点伝送装置を提供することができる。
【発明を実施するための最良の形態】
【０００８】
図１に実施の形態に係る伝送装置１００の一例を説明するブロック図を示す。伝送装置１００は電力とデータ信号とのうちの少なくとも一方を被伝送装置２００へ伝送する装置であり、図１には説明のために被伝送装置２００の一例を併せて図示している。電力等の伝送は伝送装置１００と被伝送装置２００とが電磁的に結合した状態で電磁誘導によって行われる無接点伝送方式による。ここでは被伝送装置２００が例えば各種電気機器であり伝送装置１００が当該各種電気機器の充電器の場合を例示するが、両装置１００，２００はこれらに限定されるものではない。
【０００９】
伝送装置１００は、コイル１０２と、コンデンサ１０４と、ドライバ１０６と、制御回路１０８と、システムクロック発振器１１０と、監視用クロック発振器１１２と、メモリ１１４と、リセット回路１１６と、コンデンサ１１８と、抵抗１２０と、ツェナーダイオード１２２とを含んで構成されている。
【００１０】
コイル１０２は、被伝送装置２００のコイル２０２と電磁的に結合することによってコイル１０２，２０２を介した電力等の伝送を可能にするものであり、例えば平面状空芯コイルで構成可能であるが、これに限定されるものはない。コイル１０２の一端はドライバ１０６に接続され、当該コイル１０２の他端はコンデンサ１０４を介してドライバ１０６に接続されている。コイル１０２およびコンデンサ１０４によって、ドライバ１０６からコイル１０２へ供給される電圧が交流化および昇圧される。
【００１１】
ドライバ１０６はコイル１０２へ電圧を供給する回路、換言すれば当該コイル１０２を駆動する回路である。ドライバ１０６の構成の一例を図２に示す。なお、説明のため図２にはコイル１０２およびコンデンサ１０４も図示している。この例では、ドライバ１０６は、Ｃ−ＭＯＳ（Complementary−Metal  Oxide  Semiconductor）回路１３２と、ＣＭＯＳ回路１３４と、インバータ１３６とを含んで構成されている。
【００１２】
ＣＭＯＳ回路１３２は電源電圧Ｖと接地電位との間にＰチャネルＭＯＳＦＥＴ（Metal  Oxide  Semiconductor  Field  Effect  Transistor）１３２ｐとＮチャネルＭＯＳＦＥＴ１３２ｎとが直列接続されて構成され、ＭＯＳＦＥＴ１３２ｐ，１３２ｎのドレイン（互いに接続されている）はコイル１０２の上記一端に接続されている。ＭＯＳＦＥＴ１３２ｐ，１３２ｎのゲートには制御回路１０８から出力されるドライバ制御信号ＳＤが共通に入力される。なお、電源電圧Ｖは例えば不図示のＡＣアダプタ（ＡＣ−ＤＣ変換器）によって商用交流電源を直流化して生成され、当該ＡＣアダプタは伝送装置１００内に設けられたものであってもよいし、伝送装置１００に外付けされたものであってもよい。
【００１３】
ＣＭＯＳ回路１３４は電源電圧Ｖと接地電位との間にＰチャネルＭＯＳＦＥＴ１３４ｐとＮチャネルＭＯＳＦＥＴ１３４ｎとが直列接続されて構成され、ＭＯＳＦＥＴ１３４ｐ，１３４ｎのドレイン（互いに接続されている）はコンデンサ１０４を介してコイル１０２の上記他端に接続されている。ＭＯＳＦＥＴ１３４ｐ，１３４ｎのゲートにはドライバ制御信号ＳＤがインバータ１３６を介して共通に入力される。
【００１４】
この構成により、ドライバ制御信号ＳＤがＨ（Ｈｉｇｈ）レベルの場合、ＭＯＳＦＥＴ１３２ｎ，１３４ｐがオン状態になる。逆に、ドライバ制御信号ＳＤがＬ（Ｌｏｗ）レベルの場合、ＭＯＳＦＥＴ１３２ｐ，１３４ｎがオン状態になる。伝送装置１００から被伝送装置２００へ電力を伝送する場合、例えばドライバ制御信号ＳＤにおいてＨレベルとＬレベルとを交互に繰り返すことによって、コイル１０２に交流電圧が印加される。伝送装置１００から被伝送装置２００へ各種のデータ信号を伝送する場合、例えばドライバ制御信号ＳＤにおいてＨレベルおよびＬレベルのパルス幅又は周期を変調することによって伝送データに応じた電圧がコイル１０２に印加される。
【００１５】
制御回路１０８は、システムクロック発振器１１０からシステムクロック（マスタークロックとも呼ばれる）ＣＫ０が供給され、監視用クロック発振器１１２から監視用クロックＬＦ０が供給され、これらのクロックＣＫ０，ＬＦ０を利用して動作するロジック回路を含んで構成される。制御回路１０８は、例えばドライバ制御信号ＳＤを生成してドライバ１０６へ出力する。制御回路１０８については後に詳述する。
【００１６】
システムクロック発振器１１０は例えば水晶振動子１１０ａと当該振動子１１０ａに接続された発振回路１１０ｂとを含んで構成される。なお、水晶振動子に代えてセラミック振動子等を用いてもよい。発振回路１１０ｂは水晶振動子１１０ａを安定的に動作させるとともに水晶振動子１１０ａの出力を例えば矩形パルスに変換してシステムクロックＣＫ０として出力する。システムクロックＣＫ０の周波数は例えば３２ＭＨｚである。システムクロック発振器１１０は、システムクロックＣＫ０を制御回路１０８へ供給可能に設けられている。
【００１７】
監視用クロック発振器１１２は、システムクロックＣＫ０よりも低い周波数、例えば２５０ｋＨｚのクロックＬＦ０を生成して出力する。監視用クロック発振器１１２は例えば、抵抗とコンデンサとによるＲＣ発振回路１１２ａと、ＲＣ発振回路１１２ａに接続された発振回路１１２ｂとを含んで構成される。発振回路１１２ｂはＲＣ発振回路１１２ａを安定的に動作させるとともに当該回路１１２ａの出力を例えば矩形パルスに変換して監視用クロックＬＦ０として出力する。監視用クロック発振器１１２は、監視用クロックＬＦ０を制御回路１０８へ供給可能に設けられている。
【００１８】
メモリ１１４は、制御回路１０８がアクセス可能に設けられており、例えば制御回路１０８からの読み出し命令ＲＤに従って、格納されている所定の情報Ｄを制御回路１０８へ送信するように構成されている。メモリ１１４は例えばマスクＲＯＭ（Read  Only  Memory）やＥＥＰＲＯＭ（Electronically  Erasable  and  Programmable  Read  Only  Memory）等の不揮発性メモリで構成されている。メモリ１１４内に格納される情報Ｄの一例として、例えばドライバ制御信号ＳＤにおけるＨレベルとＬレベルとの周波数、換言すればコイル１０２の駆動周波数が挙げられる。
【００１９】
リセット回路１１６は制御回路１０８全体のリセットを行う回路であり、制御回路１０８はリセット回路１１６からリセット信号ＲＥを受信することによって再起動する。リセット信号ＲＥの出力は、後述のように、制御回路１０８からのリセット制御信号Ｓ８２によって制御可能に構成されている。リセット回路１１６はコンデンサ１１８を介して接地されている。
【００２０】
抵抗１２０は、一端がコイル１０２の上記他端に接続され、他端がツェナーダイオード１２２を介して接地されているとともに制御回路１０８に接続されている。これにより、コイル１０２の上記他端の電圧（または電流）が抵抗１２０を介して電圧ＶＣとして制御回路１０８に入力される。なお、抵抗１２０およびツェナーダイオード１２２によって制御回路１０８は過大な入力電圧から保護される。
【００２１】
電圧ＶＣは、制御回路１０８によって、伝送装置１００と被伝送装置２００とが電磁的結合の状態に配置されているか否かの検出に利用される。当該検出は、例えば電圧ＶＣの位相と所定の基準クロック（例えばシステムクロックＣＫ０を数百ｋＨｚ程度に分周したクロック）の位相との関係が、伝送装置１００に、被伝送装置２００が適切な電磁的結合をしている状態（正規の負荷状態）と、それ以外の状態と、で異なることを利用することによって、可能である。例えば、電圧ＶＣの位相は上記基準クロックの位相と比較すると、正規の負荷状態では同一になり、被伝送装置２００が電磁的結合をしていない状態（無負荷状態）では遅れる。このため、電圧ＶＣと上記基準クロックとの位相比較によって正規の負荷状態にあるか否かを検出することが可能である。また、上記検出は例えば電圧ＶＣの振幅を利用することによっても可能である。例えば、正規の負荷状態ではコイル１０２，２０２を介して共振が生じ電圧ＶＣは無負荷状態に比較して振幅が大きくなるので、所定の基準電圧との振幅比較によって正規の負荷状態にあるか否かを検出することができる。ここで、例えば被伝送装置２００ではない導電物がコイル１０２に近接している状態（異物負荷状態）では、電圧ＶＣの位相および振幅が正規負荷および無負荷の状態とは異なるので、異物負荷状態を検出することも可能である。また、被伝送装置２００に付与されたＩＤデータを利用して正規の負荷状態を判断するように構成しても構わない。
【００２２】
例えば、上記検出で利用する比較用基準値やＩＤについての情報Ｄをメモリ１１４に格納してもよく、この場合、当該情報Ｄを制御回路１０８が伝送装置１００の起動時等に取得し、検出動作に利用するように構成することが可能である。
【００２３】
被伝送装置２００は、例えば平面状空芯コイル等で構成されるコイル２０２と、整流平滑回路２０４と、制御回路２０６と、負荷２０８とを含んで構成されている。なお、負荷２０８は例えば充電池である。整流平滑回路２０４は、コイル１０２からコイル２０２へ伝送された電力等を整流し平滑化する回路であり、例えばコイル２０２の両端に接続されたダイオードブリッジと当該ダイオードブリッジの出力に並列に接続されたコンデンサとを含んで構成される。なお、負荷２０８は例えばダイオードブリッジの出力に接続されている。制御回路２０６は、ここでは説明の簡単のため、被伝送装置２００における各種制御を行う回路を総称するものとする。制御回路２０６は、例えばコイル２０２への電圧供給を制御可能に構成され、当該電圧を変調することによってコイル２０２，１０２を介して伝送装置１００へデータ信号を伝送することが可能である。伝送装置１００へ伝送するデータ信号として例えば被伝送装置２００に付与されたＩＤデータ等が挙げられる。
【００２４】
図３に制御回路１０８の構成の一例を示す。なお、説明のため図３には監視用クロック発振器１１２、メモリ１１４およびリセット回路１１６も図示している。また、図４に伝送装置１００の動作の一例を説明するタイミングチャートを示す。
【００２５】
図３の例では、制御回路１０８は、アクセス回路１７６と、内部記憶回路１７８と、処理回路１８０とを含んで構成されている。
【００２６】
処理回路１８０は、制御回路１０８での各種処理を行う回路であり、例えば、ドライバ制御信号ＳＤを生成するドライバ制御信号生成回路や、被伝送装置２００が電磁的結合の状態に配置されているか否かの上記検出を行う検出器等を含んで構成されている。処理回路１８０は、内部記憶回路１７８に格納された各種情報Ｄを利用して処理を行う。例えば、ドライバ制御信号ＳＤを生成する際に利用するコイル１０２の駆動周波数や、上記検出の際に利用する比較用基準値やＩＤ、等についての情報Ｄが内部記憶回路１７８に格納される。内部記憶回路１７８は、例えばラッチ回路等の揮発性メモリで構成されている。
【００２７】
アクセス回路１７６は、上記各種情報Ｄをメモリ１１４から内部記憶回路１７８へ読み出すために、メモリ１１４に対して読み出し命令ＲＤを送信する。この読み出し命令ＲＤに従ってメモリ１１４は情報Ｄを内部記憶回路１７８へ出力する。
【００２８】
伝送装置１００では、電源投入後の初期化処理において、アクセス回路１７６によってメモリ１１４から内部記憶回路１７８へ情報Ｄが転送されるように構成されている。さらに、伝送装置１００は、内部記憶回路１７８への情報Ｄの転送を、周期的に実行可能に構成されている。以下に、この構成を説明する。図３の例では、制御回路１０８は、更新制御回路１７２と、リセット制御回路１８２とをさらに含んで構成されている。なお、制御回路１０８の上記要素１７２，１７６，１７８，１８０，１８２はロジック回路で構成可能であり、制御回路１０８をロジックＩＣ（Integrated  Circuit）部品として構成することが可能である。
【００２９】
更新制御回路１７２は、例えば、タイマ１７２ａと、ラッチ回路１７２ｂと、ＡＮＤ回路（論理積回路）１７２ｃとを含んで構成されている。
【００３０】
タイマ１７２ａは、監視用クロックＬＦ０が供給され、当該クロックＬＦ０を利用してタイマ信号Ｓ７２ａを生成する。ここでは、タイマ信号Ｓ７２ａは間欠的にＨレベルに変化（遷移）する波形の場合を例示し（図４参照）、タイマ信号Ｓ７２ａのＨレベルの周期ＴＳは例えば１分である。
【００３１】
ラッチ回路１７２ｂは、タイマ信号Ｓ７２ａを受信し、当該タイマ信号Ｓ７２ａがＨレベルへ遷移するのに合わせて出力信号Ｓ７２ｂをＨレベルに遷移し、当該Ｈレベルの出力信号Ｓ７２ｂを後述の読み出し終了信号Ｓ７６ａを受信するまで保持する（図４参照）。
【００３２】
ＡＮＤ回路１７２ｃは、ラッチ回路１７２ｂの出力信号Ｓ７２ｂと監視用クロックＬＦ０とを入力信号とする。このため、ＡＮＤ回路１７２ｃからは、ラッチ回路１７２ｂの出力信号Ｓ７２ｂがＨレベルの期間だけクロックＬＦ０が出力される。ＡＮＤ回路１７２ｃの出力は、更新制御信号Ｓ７２として、アクセス回路１７６へ出力される。
【００３３】
更新制御信号Ｓ７２に従ってアクセス回路１７６が読み出し命令ＲＤをメモリ１１４へ送信し、メモリ１１４から内部記憶回路１７８へ情報Ｄが転送される。これにより、内部記憶回路１７８内の情報Ｄが更新される。アクセス回路１７６は情報Ｄの読み出し終了に対応して読み出し終了信号Ｓ７６ａをラッチ回路１７２ｂへ出力する。例えばメモリ１１４から読み出す情報Ｄの個数があらかじめ決まっている場合、その個数分の読み出し命令ＲＤを送信した後に読み出し終了信号Ｓ７６ａを出力する。
【００３４】
アクセス回路１７６は、また、情報Ｄの読み出し終了に対応して処理回路１８０へ読み出し終了信号Ｓ７６ｂを送信する。これにより、処理回路１８０は、内部記憶回路１７８内の情報Ｄが更新されたことを知ることができ、更新された情報Ｄを利用して処理を実行する。ここでは処理回路１８０へ送信される読み出し終了信号Ｓ７６ｂを、更新制御回路１７２用の読み出し終了信号Ｓ７６ａとは別のものとしたが、両信号Ｓ７６ａ，Ｓ７６ｂは同じ信号であってもよい。
【００３５】
リセット制御回路１８２は、リセット回路１１６を制御するためのリセット制御信号Ｓ８２を生成する回路であり、例えばタイマ１８２ａを含んで構成される。タイマ１８２ａは、監視用クロックＬＦ０が供給され、当該クロックＬＦ０を利用してタイマ信号を生成する。当該タイマ信号がリセット制御信号Ｓ８２として出力される。ここでは、リセット制御信号Ｓ８２は間欠的にＨレベルに遷移する波形の場合を例示し（図４参照）、当該制御信号Ｓ８２のＨレベルの周期ＴＬは、上記の更新制御信号Ｓ７２の周期ＴＳよりも長く、例えば２時間である。リセット制御信号Ｓ８２はリセット回路１１６へ出力される。
【００３６】
Ｈレベルのリセット制御信号Ｓ８２を受信したリセット回路１１６は、リセット信号ＲＥによって制御回路１０８をリセットし再起動させる。なお、図４にはリセット信号ＲＥが、リセット制御信号Ｓ８２がＨレベルへ遷移するのに同期してＬレベルへ遷移し当該Ｌレベルが所定時間幅、持続する矩形波を例示している。上記再起動によって制御回路１０８は電源投入時と同様に初期化処理を実行する。この初期化処理にはメモリ１１４から内部記憶回路１７８への情報Ｄの転送が含まれ、これにより内部記憶回路１７８内の情報Ｄがリセットの度に更新される。
【００３７】
上記構成によれば、内部記憶回路１７８内の情報Ｄは監視用クロックＬＦ０に基づいた更新周期ＴＳおよびリセット周期ＴＬで周期的にメモリ１１４から読み出され更新される。このため、電磁波やサージ等の外乱が伝送装置１００へ侵入し当該外乱によって内部記憶回路１７８内の情報Ｄを書き換わってしまった場合であっても、自動的に復帰することができ安定的な動作が得られる。
【００３８】
ここで、制御回路１０８に内部記憶回路１７８の替わりにＲＯＭを設け当該ＲＯＭにメモリ１１４内の情報Ｄを格納する場合には、上記の外乱によっても情報Ｄが書き換わる可能性は低いと思われる。しかし、この場合、情報Ｄは伝送装置の仕様ごとに異なるので、各仕様に合わせて特定の制御回路を準備する必要性が生じる。これに対して、実施の形態に係る伝送装置１００によれば、メモリ１１４を制御回路１０８に外付する構成を採用しているので、伝送装置１００の仕様ごとに、所定の情報Ｄが格納されたメモリ１１４と種々のメモリ１１４に適用可能な制御回路１０８とを組み合わせることが可能である。
【００３９】
このように伝送装置１００は、汎用性が高く、しかも外乱対策が施された構成を有している。
【００４０】
また、監視用クロックＬＦ０は、システムクロックＣＫ０に同期させる必要がないので、システム全体の整合性による制約が少ない。このため、監視用クロック発振器１１２やタイマ１７２ａ，１８２ａは、システムクロック発振器１１０等に比べて、発振精度等の動作精度が低くてもよく、伝送装置１００を簡易に実現可能である。
【００４１】
また、タイマ１７２ａ，１８２ａで監視用クロック発振器１１２を共用するので、回路規模の増大を抑制することができる。
【００４２】
ここで、タイマ１７２ａ，１８２ａからの出力信号Ｓ７２ａ，Ｓ８２は同期していてもよいし、非同期であってもよい。
【００４３】
また、例えば、上記の被伝送装置２００の検出を利用することによって被伝送装置２００が配置されていない期間（待機期間）に限定して内部記憶回路１７８内の情報Ｄを更新するようにしてもよい。この場合、更新されたＩＤ等を利用して上記検出を行うことができるので、検出の誤判定を防いで適切な電力等の伝送を実施することができる。
【００４４】
また、メモリ１１４に格納する情報Ｄは上記の例示に限られるものではなく、例えば上記周期ＴＳ，ＴＬについての情報Ｄをメモリ１１４に格納し内部記憶回路１７８へ読み出して利用するように構成してもよい。
【００４５】
また、内部記憶回路１７８内の更新する情報Ｄを周期ＴＳ，ＴＬで異ならせてもよい。例えば、リセット制御信号Ｓ８２による場合は内部記憶回路１７８内の全ての情報Ｄを更新する一方で、更新制御信号Ｓ７２による場合は一部の情報Ｄのみを更新するように構成してもよい。
【００４６】
また、上記の説明および図４で示した波形は上記の例示に限られるものではない。例えばＨレベルとＬレベルとを上記とは入れ替えた波形や矩形波以外の波形を用いるように伝送装置１００を構成してもよい。また、図４では信号Ｓ８２，Ｓ７２ａをインパルス状に図示しているが、有限幅の矩形波等であってもよい。また、例えばリセット信号ＲＥのＬレベルへの遷移は、リセット制御信号Ｓ８２の立ち上がりに同期させてもよいし立ち下がりに同期させてもよく、その他の波形についても同様である。
【図面の簡単な説明】
【００４７】
【図１】本発明の実施の形態に係る伝送装置の一例を説明するブロック図である。
【図２】本発明の実施の形態に係る伝送装置のドライバの一例を説明する回路図である。
【図３】本発明の実施の形態に係る伝送装置の制御回路の一例を説明するブロック図である。
【図４】本発明の実施の形態に係る伝送装置の動作の一例を説明するタイミングチャートである。
【符号の説明】
【００４８】
１００  伝送装置、１０２，２０２  コイル、１０８  制御回路、１１０  システムクロック発振器、１１２  監視用クロック発振器、１１４  メモリ、１１６  リセット回路、１７８  内部記憶回路、２００  被伝送装置、ＣＫ０  システムクロック、ＬＦ０  監視用クロック、ＳＤ  ドライバ制御信号、Ｄ  情報、ＴＳ  更新周期、ＴＬ  リセット周期。
【図１】
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【図２】
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【図３】
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【図４】
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