(57)【要約】【課題】回路面積が小さく、消費電流の少ない回路で、収束の早い高精度の差動オフセット補正回路を提供することである。【解決手段】従来、アナログ−デジタル変換器で行っていた差動オフセットの検出を、コンパレータ２０で置き換える。コンパレータ２０の一方の端子には、基準電圧を入力するようにし、他方の端子には、順番に、差動電圧信号の差動対を片方ずつ接続する。そして、差動対の双方の電圧を基準電圧に近い値に設定することにより、最終的に、差動対の双方の電圧がほぼ同じ値となり、差動オフセットを補正することができる。【選択図】図１
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【特許請求の範囲】
【請求項１】
デジタル信号を差動のアナログ信号に変換して出力する回路における差動アナログ信号の差動オフセット補正回路であって、
デジタル信号を差動のアナログ信号に変換する差動デジタル−アナログ変換手段と、
該差動アナログ信号を検出するコンパレータと、
該コンパレータの検出結果に基づいて、差動オフセットを補正する差動オフセット補正手段と、
を備えることを特徴とする差動オフセット補正回路。
【請求項２】
前記コンパレータは、前記差動アナログ信号の差動対のそれぞれと、基準電圧とを比較し、該差動対のそれぞれの電圧値と基準電圧値との差に基づいた検出結果を生成し、
前記差動オフセット補正手段は、該検出結果に基づいて、該差動対のそれぞれの電圧値を該基準電圧値に近づけることによって差動オフセットを補正することを特徴とする請求項１に記載の差動オフセット補正回路。
【請求項３】
前記差動アナログ信号の差動対の一方の電圧値が固定され、
前記コンパレータは、該固定された、該差動対の一方の電圧値と、該差動対の他方の電圧値との差に基づいた検出結果を生成し、
前記差動オフセット補正手段は、該検出結果に基づいて、該差動対の一方と他方の電圧値を近づけることによって差動オフセットを補正することを特徴とする請求項１に記載の差動オフセット補正回路。
【請求項４】
前記コンパレータは、差動アナログ信号の差動対の双方の電圧差に基づいた検出結果を生成し、
前記差動オフセット補正手段は、前記差動デジタル−アナログ変換手段に与えられるデジタル信号に補正値を与えることによって、差動オフセットを補正することを特徴とする請求項１に記載の差動オフセット補正回路。
【請求項５】
前記差動オフセット補正手段は、制御ロジック部及び２対のデジタル−アナログ変換器と差動アンプとからなることを特徴とする請求項２に記載の差動オフセット補正回路。
【請求項６】
前記差動オフセット補正手段は、制御ロジック部、１対のデジタル−アナログ変換器と差動アンプ及び第２の差動アンプとからなることを特徴とする請求項３に記載の差動オフセット補正回路。
【請求項７】
前記差動オフセット補正手段は、制御ロジック部、第１の差動アンプ及び第２の差動アンプとからなることを特徴とする請求項４に記載の差動オフセット補正回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、通信システムの送信信号を送出する送信装置の差動オフセットを補正する回路に関する。
【背景技術】
【０００２】
Digital無線技術において、BPSK/QPSK等の直交変調を用いる場合、送信信号を差動信号として直交変調器に入力する送信出力回路の差動オフセット量は送信性能に多大な影響を及ぼす。その為、従来技術では、送信出力回路での差動オフセット量を少なくする為に、送信出力回路の差動出力信号の電圧をフィードバックし、AD変換して、出力電圧の値を取得し、この値に基づいて差動オフセットの補正をしてきた。
【０００３】
図５は、従来の差動オフセット補正回路の構成例を示す図である。
送信デジタル信号発生部１０で生成された送信デジタル信号は、送信アナログ信号出力部１１−１の主信号差動出力ＤＡＣ１２に入力される。送信アナログ信号出力部１１−１は、直交変調を行う場合、Ｉチャネル用に対応する。直交変調を行う場合には、Ｑチャネル用の送信アナログ信号出力部１１−２も設けられる。送信アナログ信号出力部１１−２の構成は、送信アナログ信号出力部１１−１と同じであるので、図示を省略している。
【０００４】
主信号差動出力ＤＡＣ１２では、デジタル信号である主信号をアナログの差動電圧信号として出力する。主信号差動出力ＤＡＣ１２から出力された差動電圧信号は、全差動アンプ３によって増幅される。差動電圧信号のそれぞれの信号は、抵抗Ｒ１、Ｒ２、差動アンプ１４−１及び、抵抗Ｒ３、Ｒ４、差動アンプ１４−２からなる電圧値調整回路に入力され、所定の電圧値に設定されてから出力制御スイッチ１５を介して出力される。出力電圧は、一方がＯＩＰであり、他方がＯＩＭとして示されている。差動電圧信号であるので、たとえば、直交変調器に出力信号を与える場合には、直交変調器はＯＩＰとＯＩＭの電圧差に基づいて動作する。したがって、差動電圧信号ＯＩＰ、ＯＩＭに差動オフセットがあると、直交変調器の動作に悪影響を与えることになる。したがって、差動オフセットをなくすためには、差動アンプ１４−１、１４−２を制御して、ＯＩＰとＯＩＭの電圧値を制御する必要がある。
【０００５】
図５の従来技術では、差動アンプ１４−１、１４−２の出力をそれぞれコンパレータ入力セレクトスイッチ１６を介して、オフセット検出用ＡＤＣ１７に入力する。オフセット検出用ＡＤＣ１７は、差動アンプ１４−１と１４−２から出力される、アナログの差動電圧信号の差動オフセット値をデジタル値に変換するＡＤ変換器である。オフセット検出用ＡＤＣ１７の出力は、制御ロジック部１８に入力される。制御ロジック部１８は、差動オフセット量がなるべく小さくなるような基準電圧値をデジタル値としてオフセット補正用ＤＡＣ１９−１と１９−２に入力する。オフセット補正用ＤＡＣ１９−１と１９−２は、制御ロジック部１８から得たデジタル電圧値をアナログの電圧値に変換し、基準電圧として、それぞれ、差動アンプ１４−１と１４−２の一方の端子に入力する。このような動作により、差動アンプ１４−１と１４−２に入力される基準電圧が、差動オフセットが小さくなるように可変されて入力されるので、差動アンプ１４−１と１４−２から出力される差動電圧信号の電圧値が調整されて、差動オフセットが小さくなる。
【０００６】
従来の差動オフセットの悪影響を低減する技術としては、他に、特許文献１に記載されたような技術がある。特許文献１では、差動オフセットの悪影響を取り除くため、補正データを送信データに加算する方式を採用している。
【特許文献１】特開平７−３０５９６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
図５の従来技術の場合、出力端の電圧を検出する為のAD変換器（オフセット検出用ＡＤＣ１７）は、逐次変換型/フラッシュ型等さまざまな方式があるが、一般に変換速度の速いものほど、回路面積が大きく、消費電流が大きい。また、AD変換時の誤差及び、補正用DAC（オフセット補正用ＤＡＣ１９−１、１９−２）の誤差が蓄積する為、高精度のオフセット調整が必用な場合には、一度補正した後に微調整が必用となる。
【０００８】
本発明の課題は、回路面積が小さく、消費電流の少ない回路で、収束の早い高精度の差動オフセット補正回路を提供することである。
【課題を解決するための手段】
【０００９】
本発明の差動オフセット補正回路は、デジタル信号を差動のアナログ信号に変換して出力する回路における差動アナログ信号の差動オフセット補正回路であって、デジタル信号を差動のアナログ信号に変換する差動デジタル−アナログ変換手段と、該差動アナログ信号を検出するコンパレータと、該コンパレータの検出結果に基づいて、差動オフセットを補正する差動オフセット補正手段とを備えることを特徴とする。
【発明の効果】
【００１０】
本発明によれば、差動オフセットの検出にＡＤ変換器を使わないので、回路面積や消費電力を小さくでき、しかも、精度の高い差動オフセットの補正を行うことができる。
【発明を実施するための最良の形態】
【００１１】
図１は、本発明の第１の実施形態の差動オフセット補正回路の構成例を示す図である。
図１において、図５と同じ構成要素には同じ参照番号を付し、簡単な説明とする。
通常の動作では、送信デジタル信号発生部１０で生成されたデジタル信号が送信アナログ信号出力部１１−１、１１−２の主信号差動出力ＤＡＣ１２でＤ／Ａ変換され、アナログ信号が出力される。ここで問題とされる差動オフセットとは、 送信デジタル信号発生部１０から出される信号が、無信号状態のＯＩＰ−ＯＩＭ間(またはＯＱＰ−ＯＱＭ間)の電圧の事をいう。このＯＩＰ−ＯＩＭ間の電圧差を０に近づけるために、ＯＩＰ／ＯＩＭの電圧を検出するための、コンパレータ２０を設ける。コンパレータ２０には、基準電圧とＯＩＰ（ＯＩＭ）端子の電圧が入力され、比較結果がデジタル信号として制御ロジック部１８に入力される。
【００１２】
コンパレータ２０のコンパレータ入力セレクトスイッチ１６は制御ロジック部１８より切り換えられる。２つあるスイッチを片方ずつ閉じることにより、それぞれ、ＯＩＰの電圧とＯＩＭの電圧を基準電圧と比較する。制御ロジック部１８は、コンパレータ２０の比較結果により、オフセット補正用ＤＡＣ１９−１、１９−２に与えるデジタル値（設定コード）を変化させる。コンパレータ２０による比較と、その比較結果に基づくオフセット補正用ＤＡＣ１９−１、１９−２の設定を繰り返すことにより、基準電圧に近い出力電圧を得ることが出来る。そして、同じ作業を、コンパレータ入力セレクトスイッチ１６の２つのスイッチを順番に閉じて、ＯＩＰ／ＯＩＭの各端子に行うことにより、差動オフセット量を０に近づけることが可能となる。
【００１３】
通常、コンパレータ２０は、自身にオフセットを持っており、入力電圧と基準電圧を比較した場合、両者が理想的に一致しなくても、コンパレータ２０の出力値が０になることがある。しかし、ＯＩＰの電圧とＯＩＭの電圧をそれぞれ、基準電圧と比較して調整することにより、たとえば、コンパレータ２０が、入力電圧が基準電圧よりＡミリボルト高い値のときに、出力値を０とするような場合でも、ＯＩＰの電圧とＯＩＭの電圧の両者がともに、基準電圧よりもＡミリボルト高い値に設定されるので、ＯＩＰ、ＯＩＭ間の差動オフセットはほぼ０となることになる。
【００１４】
出力制御スイッチ１５は、差動オフセットの調整を行う間、差動アンプ１４−１、１４−２からの電圧値が外部に出力されないように、外部への回線を切る役目をするものである。作動オフセットの調整を行っている間は、差動アンプ１４−１、１４−２の出力電圧が可変するので、この電圧がＯＩＰ、ＯＩＭ端子に接続された直交変調器などの回路に入力されると、この回路に悪影響を与えてしまうので、これを避けるのが目的である。
【００１５】
このように、従来は、アナログ−デジタル変換器という大きな回路を差動オフセットを補正するために必要としていたが、本発明の実施形態では、コンパレータ１つに置き換えられるので、回路規模を大きく削減することができ、更に、正確な差動オフセットの補正も行うことができる。
【００１６】
図２は、制御ロジック部の動作を説明する図である。
まず、最初の時点（１）で、（Ｂ）に示すように、ＯＩＰ出力電圧が、目標出力電圧（基準電圧）よりも大きくなっていたとする。そのときのオフセット補正ＤＡＣ設定コードが（Ａ）、コンパレータ２０の出力が（Ｃ）のようになっていたとする。制御ロジック部１８は、ａの時点でコンパレータの出力値を確認し、ｂの時点でオフセット補正用ＤＡＣの設定を行う。（１）の時点でのオフセット補正ＤＡＣ設定コードの値をＢとすると、ＯＩＰの出力電圧が目標出力電圧より大きいことがわかるので、次のオフセット補正ＤＡＣ設定コード（デジタル値）をＢ−Ｂ／２とする。これにより、（２）に示されるように、ＯＩＰ出力電圧が小さくなる。（２）で、コンパレータ２０の比較値を確認すると、ＯＩＰ出力電圧が目標出力電圧より小さくなったことがわかるので、制御ロジック部１８は、オフセット補正ＤＡＣ設定コードをＢ−Ｂ／２＋Ｂ／４とする。すると、（３）に示されるように、ＯＩＰ出力電圧がやや大きくなる。しかし、まだ、ＯＩＰ出力電圧が目標出力電圧より小さいので、次に、制御ロジック部１８は、オフセット補正ＤＡＣ設定コードをＢ−Ｂ／２＋Ｂ／４＋Ｂ／８とする。すると、（４）のように、ＯＩＰ出力電圧が大きくなり、目標出力電圧よりやや大きくなる。ＯＩＰ出力電圧が目標出力電圧より大きくなったので、今度は、制御ロジック部１８は、オフセット補正ＤＡＣコードをＢ−Ｂ／２＋Ｂ／４＋Ｂ／８−Ｂ／１６とする。すると、（５）に示されるように、ＯＩＰ出力電圧はほぼ目標出力電圧になったことがわかる。
【００１７】
以上のように、制御ロジック部１８は、制御開始時点のオフセット補正ＤＡＣ設定コードをＢとして、ｎ回目の制御でＢ／２ｎの補正量を設定コードに与える。補正量が正か負かは、コンパレータ２０の出力が、ＯＩＰ出力電圧が目標出力電圧より大きいことを示している場合には、負とし、その反対の場合には、正とするように決める。制御の回数ｎは、オフセット補正ＤＡＣ設定コードのビット数をＮとすると、ｎ＝Ｎ−１とする。
【００１８】
以上の制御をＯＩＭについても行うことにより、ＯＩＰ、ＯＩＭ双方が基準電圧値に近い値に設定され、差動オフセットがほとんど０となるようにすることができる。
図３は、本発明の第２の実施形態の差動オフセット補正回路の構成例を示す図である。
【００１９】
図３においては、図１と同じ構成要素には同じ参照番号を付し、説明を省略する。
図３の構成においては、オフセット補正用ＤＡＣ１９−１は、ＯＩＰ側にのみ設けられている。ＯＩＭ側の差動アンプ１４−２には、定電圧が入力され、ＯＩＭ側の出力電圧値はある値に設定されている。そして、コンパレータ２０には、基準電圧は入力されず、ＯＩＰ側の出力電圧と、ＯＩＭ側の出力電圧が入力されるようになっている。この構成は、ＯＩＭ側の出力電圧を基準として、ＯＩＰ側の出力電圧値を調整しようとするものである。前述したように、コンパレータ２０は、誤差を含んでいるので、ＯＩＰ側の出力電圧とＯＩＭ側の出力電圧が一致しない場合が発生しうる。しかし、ＯＩＰ側の出力電圧とＯＩＭ側の出力電圧の差が、ＯＩＰ及びＯＩＭ端子に接続される回路の許容範囲内であるならば、本構成も適用可能である。この場合、オフセット補正用ＤＡＣがＯＩＭ側に要らないことから、回路規模を小さくでき、ＯＩＰ側とＯＩＭ側を順番に設定しなくて良いことから、動作も速くなるという効果がある。
【００２０】
コンパレータ入力セレクトスイッチ１６は、差動オフセットの補正動作を行っているときは閉じ、通常動作をおこなっているときは開くようにすれば良い。
制御ロジック部１８の動作は、第１の実施形態と同様である。
【００２１】
図４は、本発明の第３の実施形態の差動オフセット補正回路の構成例を示す図である。
図４において、図１と同様の構成要素には同じ参照番号を付し、説明を省略する。
図４においては、オフセット補正用ＤＡＣを省き、差動アンプ１４−１、１４−２に定電圧を入力している。差動オフセットの補正は、制御ロジック部１８からオフセット補正用デジタル値を出力し、これを送信デジタル信号発生部１０からの主信号に、加算器２１で加算してやることによって行う。すなわち、主信号差動出力ＤＡＣ１２は、所定のビット数のデジタルの主信号の値が、そのビット数で表される最大値の半分の値のときに、差動電圧として０ボルトを出力するのが正常な動作である。しかし、差動オフセットがあると、差動電圧として０ボルトを出力するときの入力デジタル主信号値が、主信号のビット数で表される最大値の半分の値からずれた値となる。したがって、制御ロジック部１８からのデジタル値で、このずれた値分だけの補正を主信号に行ってやることによって、差動オフセットを補正することができる。補正のかけ方としては、図２で説明した場合と基本的には同じであり、主信号のデジタル値に、最初は大きい値の補正を与え、徐々に制御回数が進むにつれ、小さな補正値を与えるようにして、制御の収束を図るようにする。
【図面の簡単な説明】
【００２２】
【図１】本発明の第１の実施形態の差動オフセット補正回路の構成例を示す図である。
【図２】制御ロジック部の動作を説明する図である。
【図３】本発明の第２の実施形態の差動オフセット補正回路の構成例を示す図である。
【図４】本発明の第３の実施形態の差動オフセット補正回路の構成例を示す図である。
【図５】従来の差動オフセット補正回路の構成例を示す図である。
【符号の説明】
【００２３】
１０      送信デジタル信号発生部
１１−１、１１−２      送信アナログ信号出力部
１２      主信号差動出力ＤＡＣ
１３      全差動アンプ
１４−１、１４−２      差動アンプ
１５      出力制御スイッチ
１６      コンパレータ入力セレクトスイッチ
１７      オフセット検出用ＡＤＣ
１８      制御ロジック部
１９−１、１９−２      オフセット補正用ＤＡＣ
２０      コンパレータ
２１      加算器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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