(57)【要約】【課題】低コスト化が可能な半導体装置の製造方法、半導体装置及び電子機器を提供すること。【解決手段】基板上に導電層を形成し、当該導電層を剪断すると共にこの導電層の剪断面同士が対向して露出するように導電層の上方から導電層及び基板をプレスし、導電層の剪断面にそれぞれ接するように半導体層を形成することとした。ここで、プレスによって露出する導電層の剪断面がそれぞれ半導体素子のソース電極及びドレイン電極を構成することとなる。このように、マスク蒸着法やフォトリソグラフィ法を用いることなく、半導体装置の配線を形成することができるので、低コスト化が可能な半導体装置の製造方法を得ることができる。【選択図】図１
2008294165.tif 000002
【特許請求の範囲】
【請求項１】
基板上に半導体素子が設けられた半導体装置の製造方法であって、
基板上に導電層を形成する導電層形成工程と、
前記導電層を剪断すると共に前記導電層の剪断面同士が対向して露出するように前記導電層の上方から前記導電層及び前記基板をプレスするプレス工程と、
前記導電層の前記剪断面にそれぞれ接するように半導体層を形成する半導体層形成工程と
を具備することを特徴とする半導体装置の製造方法。
【請求項２】
前記導電層形成工程の後、前記導電層上に第１絶縁層を形成する第１絶縁層形成工程を更に具備し、
前記プレス工程では、前記第１絶縁層及び前記導電層を剪断するように前記第１絶縁層の上方から前記第１絶縁層、前記導電層及び前記基板をプレスする
ことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記プレス工程の後、前記導電層上のうち前記プレスされた部分に液体プロセスによって第２絶縁層を形成する第２絶縁層形成工程を更に具備し、
前記半導体層形成工程では、前記第２絶縁層上に前記半導体層を形成する
ことを特徴とする請求項１又は請求項２に記載の半導体装置の製造方法。
【請求項４】
前記プレス工程では、
前記基板上の第１領域及び前記第１領域と間隔をあけて設けられる第２領域において前記導電層を剪断し前記導電層の剪断面同士が対向して露出すると共に、前記第１領域と前記第２領域との間の領域において前記導電層の少なくとも一部が剪断されるように、前記導電層の上方から前記導電層及び前記基板をプレスする
ことを特徴とする請求項１乃至請求項３のうちいずれか一項に記載の半導体装置の製造方法。
【請求項５】
基板上に半導体素子が設けられた半導体装置であって、
前記基板に凹部が設けられており、
前記半導体素子が、
前記基板の凹部を挟むように設けられ、厚さ方向の側面が対向するように配置された一対の電極層と、
前記基板の凹部に平面視で重なる領域内に設けられると共に、前記一対の電極層の前記各側面に接するように設けられた半導体層と
を有している
ことを特徴とする半導体装置。
【請求項６】
前記基板に凹部が複数設けられており、
前記半導体素子が前記凹部ごとに設けられており、
前記凹部内には、前記各半導体層の下層側に絶縁層を介して導電層がそれぞれ設けられており、
前記各導電層同士が電気的に接続されている
ことを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記半導体素子が複数設けられており、
前記複数の半導体素子の間の領域には、前記各半導体素子間を絶縁する絶縁パターン層が設けられている
ことを特徴とする請求項５又は請求項６に記載の半導体装置。
【請求項８】
請求項１乃至請求項４のうちいずれか一項に記載の半導体装置の製造方法によって製造された半導体装置、又は、請求項５乃至請求項７のうちいずれか一項に記載の半導体装置を搭載したことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法、半導体装置及び電子機器に関する。
【背景技術】
【０００２】
近年、有機半導体材料を用いた有機トランジスタの開発が進められている。有機トランジスタは、半導体層を塗布法によって低コストで容易に製膜することができるという利点があり、ディスプレイや電子ペーパーなど、広い製膜領域を有するデバイスへの応用が期待されている。有機トランジスタ有機トランジスタを構成するソースドレイン電極や配線は、主としてマスク蒸着法やフォトリソグラフィ法などによって形成されることが多い。  
【特許文献１】特開２００５−２２３２８６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、半導体層が塗布法などの液体プロセスによって低コストで製造可能であるのに対して、マスク蒸着法やフォトリソグラフィ法などによって製造する電極や配線の製造コストは高くなってしまう。液体プロセスによる低コスト化、成膜領域の大面積化を謳う有機トランジスタを製造する上で、コストアップにつながるマスク蒸着法やフォトリソグラフィ法を用いるのは望ましいとはいえない。
【０００４】
以上のような事情に鑑み、本発明の目的は、低コスト化が可能な半導体装置の製造方法、半導体装置及び電子機器を提供することにある。
【課題を解決するための手段】
【０００５】
上記目的を達成するため、本発明に係る半導体装置の製造方法は、基板上に半導体素子が設けられた半導体装置の製造方法であって、基板上に導電層を形成する導電層形成工程と、前記導電層を剪断すると共に前記導電層の剪断面同士が対向して露出するように前記導電層の上方から前記導電層及び前記基板をプレスするプレス工程と、前記導電層の前記剪断面にそれぞれ接するように半導体層を形成する半導体層形成工程とを具備することを特徴とする。
【０００６】
本発明によれば、基板上に導電層を形成し、当該導電層を剪断すると共にこの導電層の剪断面同士が対向して露出するように導電層の上方から導電層及び基板をプレスし、導電層の剪断面にそれぞれ接するように半導体層を形成することとした。ここで、プレスによって露出する導電層の剪断面がそれぞれ半導体素子のソース電極及びドレイン電極を構成することとなる。このように、マスク蒸着法やフォトリソグラフィ法を用いることなく、半導体装置の配線を形成することができるので、低コスト化が可能な半導体装置の製造方法を得ることができる。
【０００７】
上記の半導体装置の製造方法は、前記導電層形成工程の後、前記導電層上に第１絶縁層を形成する第１絶縁層形成工程を更に具備し、前記プレス工程では、前記第１絶縁層及び前記導電層を剪断するように前記第１絶縁層の上方から前記第１絶縁層、前記導電層及び前記基板をプレスすることを特徴とする。  
本発明によれば、導電層形成工程の後、導電層上に第１絶縁層を形成することとし、プレス工程では、第１絶縁層及び導電層を剪断するように第１絶縁層の上方から第１絶縁層、導電層及び基板をプレスすることとしたので、導電層のうちプレスされた部分と半導体層との間を第１絶縁層によって確実に電気的に絶縁することができる。また、この導電層のうちプレスされた部分をゲート電極として使用する場合には、当該第１絶縁層をゲート絶縁層とすることができる。これにより、ゲート絶縁層を別途形成する工程を省略することができるので、製造プロセスの簡略化を図ることができ、その分製造コストの低減を図ることができる。
【０００８】
上記の半導体装置の製造方法は、前記プレス工程の後、前記導電層上のうち前記プレスされた部分に液体プロセスによって第２絶縁層を形成する第２絶縁層形成工程を更に具備し、前記半導体層形成工程では、前記第２絶縁層上に前記半導体層を形成することを特徴とする。  
本発明によれば、プレス工程の後、導電層上のうちプレスされた部分に液体プロセスによって第２絶縁層を形成し、半導体層形成工程では、第２絶縁層上に半導体層を形成することとしたので、導電層のうちプレスされた部分と半導体層との間を確実に電気的に絶縁することができる。また、導電層上に第１絶縁層が形成されている場合、プレスによって第１絶縁層と導電層との間に隙間が生じることがある。隙間が生じている状態で半導体層を形成すると、半導体槽の一部が隙間に入り込み、当該半導体層の一部と導電層との間で電気的に導通するおそれがある。本発明によれば、液体プロセスによって第２絶縁層を形成するため、第２絶縁層が当該隙間に入り込むことになるので、半導体層と導電層との間が電気的に導通するのを回避することができる。
【０００９】
上記の半導体装置の製造方法は、前記プレス工程では、前記基板上の第１領域及び前記第１領域と間隔をあけて設けられる第２領域において前記導電層を剪断し前記導電層の剪断面同士が対向して露出すると共に、前記第１領域と前記第２領域との間の領域において前記導電層の少なくとも一部が剪断されるように、前記導電層の上方から前記導電層及び前記基板をプレスすることを特徴とする。  
本発明によれば、プレス工程では、基板上の第１領域及び当該第１領域と間隔をあけて設けられる第２領域において導電層を剪断することとしたので、基板上に複数の半導体素子を形成することができる。このように、複数の半導体素子を形成する場合において、第１領域と第２領域との間の領域において導電層の少なくとも一部が剪断されるように、導電層の上方から導電層及び基板をプレスすることとしたので、複数の半導体素子の間で電気的に短絡するのを防止することができる。
【００１０】
本発明に係る半導体装置は、基板上に半導体素子が設けられた半導体装置であって、前記基板に凹部が設けられており、前記半導体素子が、前記基板の凹部を挟むように設けられ、厚さ方向の側面が対向するように配置された一対の電極層と、前記基板の凹部に平面視で重なる領域内に設けられると共に、前記一対の電極層の前記各側面に接するように設けられた半導体層とを有していることを特徴とする。
【００１１】
本発明によれば、一対の電極層の側面と半導体素子とが面で接しているので、この一対の電極層と半導体素子との間で良好な電気的接続が実現可能となる。また、半導体層の一部が基板に設けられた凹部内に設けられているので、例えば液体プロセスなどの手法によって形成しやすく、低コストで量産可能な構成となる。これにより、低コストで特性の高い半導体装置を得ることができる。
【００１２】
上記の半導体装置は、前記基板に凹部が複数設けられており、前記半導体素子が前記凹部ごとに設けられており、前記凹部内には、前記各半導体層の下層側に絶縁層を介して導電層がそれぞれ設けられており、前記各導電層同士が電気的に接続されていることを特徴とする。  
本発明によれば、基板に凹部が複数設けられ、半導体素子が凹部ごとに複数設けられている場合に、当該凹部内の各半導体層の下層側に絶縁層を介して導電層がそれぞれ設けられ各導電層同士が電気的に接続されていることとしたので、例えば半導体層の上層側にゲート電極を形成する場合には、導電層を等しい電位とすることによって半導体装置の動作の安定化を図ることができる。また、当該導電層自身をゲート電極として用いることも可能となる。
【００１３】
上記の半導体装置は、前記半導体素子が複数設けられており、前記複数の半導体素子の間の領域には、前記各半導体素子間を絶縁する絶縁パターン層が設けられていることを特徴とする。  
本発明によれば、半導体素子が複数設けられており、複数の半導体素子の間の領域には、各半導体素子間を絶縁する絶縁パターン層が設けられていることとしたので、半導体素子間の電流のリークを極力回避することができる。
【００１４】
本発明に係る電子機器は、上記各方法によって製造された半導体装置、又は、上記構成を有する半導体装置を搭載したことを特徴とする。  
本発明によれば、低コストで良好な特性を有する半導体装置を搭載したので、動作特性の良好な電子機器を得ることができる。
【発明を実施するための最良の形態】
【００１５】
［第１実施形態］  
本発明の第１実施形態を図面に基づき説明する。  
（半導体装置の構成）  
図１は、本実施形態に係る半導体装置１の構成を示す断面図である。  
半導体装置１は、基板２と、半導体素子３とを主体として構成されている。
【００１６】
基板２は、可塑性を有すると共にある程度の剪断性を有する材料からなる板状部材であり、表面に凹部２ａが形成されている。この基板２は、水蒸気や酸素など半導体素子３を劣化させるガスの浸入を防止するようなガスバリア性を有していることが好ましい。このような材料としては、例えばポリスチレン、ポリイミド、ポリアミドイミド、ポリビニルフェニレン、ポリカーボネート（ＰＣ）、ポリメチルメタクリレートなどのアクリル系樹脂、ポリテトラフルオロエチレン（ＰＴＦＥ）のようなフッ素系樹脂、ポリビニルフェノールあるいはノボラック樹脂のようなフェノール系樹脂、ポリエチレン、ポリプロピレン、ポリイソブチレン、ポリブテンなどのオレフィン系樹脂、エポキシ樹脂などの樹脂材料が挙げられる。基板２は、上記の材料による単層に限られず、金属材料層や無機材料層を含む層が積層された構成であっても構わない。ただし、この場合であっても、半導体素子３に面する最上層が電気的に絶縁性を有する層となるように構成する必要がある。
【００１７】
半導体素子３は、基板２上に設けられたトランジスタ素子であり、ソース電極４と、ドレイン電極５と、導電層６と、絶縁層７、９と、半導体層８と、ゲート絶縁層１０と、ゲート電極１１とを主体として構成されている。
【００１８】
ソース電極４及びドレイン電極５は、基板２上の同一層上に設けられており、導電性を有する材料からなる電極である。ソース電極４及びドレイン電極５は、積層方向に対して側面側に露出面４ａ、５ａがそれぞれ設けられている。このソース電極４の露出面４ａとドレイン電極５の露出面５ａとは対向して設けられている。露出面４ａと露出面５ａとの間隔（チャネル幅）は、１００ｎｍ〜５００μｍ程度の範囲となるように形成することが好ましい。ソース電極４及びドレイン電極５の厚さ（積層方向の寸法）は、１０ｎｍ〜１００μｍ程度とすることが好ましい。
【００１９】
ソース電極４及びドレイン電極５を構成する材料は、導電性を有するものであれば特に限定されず、例えば、Ａｕ、Ａｇ、Ｃｕ、Ｎｉ、Ａｌ、Ｐｂ、Ｓｎ、Ｐｄ、Ｔｉ、Ｐｔ、Ｗ、Ｍｏ、Ｃｒ、Ｔａ、Ｃ（グラファイト）またはこれらを含む合金等の導電性材料、ＩＴＯ、ＦＴＯ、ＡＴＯ、ＳｎＯ２等の導電性酸化物、カーボンブラック、カーボンナノチューブ、フラーレン等の炭素系材料、ポリアセチレン、ポリピロール、ＰＥＤＯＴ（ｐｏｌｙ−ｅｔｈｙｌｅｎｅｄｉｏｘｙｔｈｉｏｐｈｅｎｅ）のようなポリチオフェン、ポリアニリン、ポリ（ｐ−フェニレン）、ポリフルオレン、ポリカルバゾール、ポリシランまたはこれらの誘導体等の導電性高分子材料等が挙げられ、これらのうちの１種または２種以上を組み合わせて用いることができる。なお、前記導電性高分子材料は、通常、酸化鉄、ヨウ素、無機酸、有機酸、ポリスチレンサルフォニック酸などの高分子でドープされ導電性を付与された状態で用いられる。これらの中でも、ソース電極４およびドレイン電極５の構成材料としては、それぞれ、Ｎｉ、Ｃｕ、Ｃｏ、Ａｕ、Ｐｄまたはこれらを含む合金を主とするものが好適に用いられる。
【００２０】
導電層６は、基板２の凹部２ａ内の底部に設けられており、ソース電極４及びドレイン電極５と同一の材料からなる電極層である。
【００２１】
絶縁層７は、基板２の凹部２ａ内のうち導電層６上に設けられている。この絶縁層７は、主として有機材料（特に有機高分子材料）で構成されており、このような有機高分子材料としては、例えば、ポリスチレン、ポリイミド、ポリアミドイミド、ポリビニルフェニレン、ポリカーボネート（ＰＣ）、ポリメチルメタクリレート（ＰＭＭＡ）のようなアクリル系樹脂、ポリテトラフルオロエチレン（ＰＴＦＥ）のようなフッ素系樹脂、ポリビニルフェノールあるいはノボラック樹脂のようなフェノール系樹脂、ポリエチレン、ポリプロピレン、ポリイソブチレン、ポリブテンなどのオレフィン系樹脂等が挙げられ、これらのうちの１種または２種以上を組み合わせて用いることができる。
【００２２】
半導体層８は、有機半導体材料からなり、トランジスタのチャネル領域を構成している有機半導体層である。この半導体層８は、絶縁層７上に設けられており、一部が基板２の凹部２ａ内に設けられている。半導体層８の一端（図中左側の端部）はソース電極４の露出面４ａに接しており、他端（図中右側の端部）はドレイン電極５の露出面５ａに接している。
【００２３】
半導体層８を構成する材料としては、例えば、ナフタレン、アントラセン、テトラセン、ペンタセン、ヘキサセン、フタロシアニン、ペリレン、ヒドラゾン、トリフェニルメタン、ジフェニルメタン、スチルベン、アリールビニル、ピラゾリン、トリフェニルアミン、トリアリールアミン、オリゴチオフェン、フタロシアニンまたはこれらの誘導体のような低分子の有機半導体材料や、ポリ−Ｎ−ビニルカルバゾール、ポリビニルピレン、ポリビニルアントラセン、ポリチオフェン、ポリヘキシルチオフェン、ポリ（ｐ−フェニレンビニレン）、ポリチニレンビニレン、ポリアリールアミン、ピレンホルムアルデヒド樹脂、エチルカルバゾールホルムアルデヒド樹脂、フルオレン−ビチオフェン共重合体、フルオレン−アリールアミン共重合体またはこれらの誘導体のような高分子の有機半導体材料（共役系高分子材料）が挙げられ、これらのうちの１種または２種以上を組み合わせて用いることができる。特に、高分子の有機半導体材料（共役系高分子材料）を主とするものを用いるのが好ましい。共役系高分子材料は、その特有な電子雲の広がりにより、キャリアの移動能が特に高い。このような高分子の有機半導体材料は、簡易な方法で成膜することができるとともに、比較的容易に配向させることができる。
【００２４】
また、これらの中でも、有機半導体材料は、フルオレン−ビチオフェン共重合体のようなフルオレンとビチオフェンとを含む共重合体、ポリアリールアミン、フルオレン−アリールアミン共重合体のようなアリールアミンを含む重合体またはこれらの誘導体のうちの少なくとも１種を主成分とするものがより好ましく、ポリアリールアミン、フルオレン−ビチオフェン共重合体またはこれらの誘導体のうちの少なくとも１種を主成分とするものが好ましい。このような有機半導体材料で構成される有機半導体層５は、一時的に高温多湿な環境下に晒されても、耐水性および耐酸化性が高いことから、品質劣化が防止され、特に化学的に安定なものとすることができる。
【００２５】
絶縁層９は、ソース電極４及びドレイン電極５上に積層された絶縁層であり、半導体装置１の製造過程で形成される絶縁層である。
【００２６】
ゲート絶縁層１０は、半導体層８及び絶縁層９を覆うように設けられた絶縁層である。ゲート絶縁層１０は、主として有機材料（特に有機高分子材料）で構成されているのが好ましく、絶縁層９を構成する上記の材料と同一あるいは異なる材料を主成分としている。有機高分子材料を主材料とするゲート絶縁層１０は、その形成が容易であるとともに、有機半導体層８との密着性の向上を図ることもできる。
【００２７】
ゲート絶縁層１０の厚さ（平均）は、特に限定されないが、１０〜５０００ｎｍ程度であるのが好ましく、１００〜１０００ｎｍ程度であるのがより好ましい。ゲート絶縁層１０の厚さを上記の範囲にすることによって、ソース電極４及びドレイン電極５とゲート電極１１とを確実に絶縁しつつ、半導体素子３が大型化すること（特に、厚さが増大すること）を防止することができる。このゲート絶縁層１０は、単層構成のものに限定されず、複数層の積層構成のものであってもよい。ゲート絶縁層１０の構成材料には、例えば、ＳｉＯ２等の無機絶縁材料を用いることもできる。この場合、ゲート絶縁層１０は、ポリシリケート、ポリシロキサン、ポリシラザンのような溶液を塗布して、塗布膜を酸素、または水蒸気の存在下で加熱することによって、溶液材料からＳｉＯ２を得ることができる。また、金属アルコキシド溶液を塗布した後、これを酸素雰囲気で加熱することによって無機絶縁材料を得る（ゾル・ゲル法として知られる）ことができる。
【００２８】
ゲート電極１１は、ゲート絶縁層１０上のうちに平面視で半導体層８に重なる位置に設けられた電極である。ゲート電極１１を構成する導電性材料（金属材料または金属酸化物材料）としては、例えば、Ａｇ、Ｐｄ、Ｐｔ、Ａｕ、Ｗ、Ｔａ、Ｍｏ、Ａｌ、Ｃｒ、Ｔｉ、ＣｕおよびＮｉまたはこれらを含む合金、インジウムティンオキサイド（ＩＴＯ）、インジウムオキサイド（ＩＯ）、インジウムジンクオキサイド（ＩＺＯ）、アンチモンティンオキサイド（ＡＴＯ）および酸化スズ（ＳｎＯ２）等が挙げられ、これらのうちの１種または２種以上を組み合わせて用いることができる。その他、導電性材料としては、例えば、ソース電極４およびドレイン電極５で挙げたような導電性高分子材料を用いることもできる。これらの中でも、Ａｕ、Ａｇ、Ｃｕ、Ｐｔ、Ｐｄ、Ｎｉまたはこれらを含む合金のうちの少なくとも１種を主成分とする合金は、高い導電性を有するものであり、好適に用いることができる。
【００２９】
ゲート電極１１の厚さは、特に限定されないが、０．１〜５０００ｎｍ程度であるのが好ましく、１〜５０００ｎｍ程度であるのがより好ましく、１０〜５０００ｎｍ程度であるのがさらに好ましい。
【００３０】
図２〜図４は、本実施形態に係る半導体装置１の構成を簡略的示す平面図である。半導体装置１の平面的な位置関係を明確にするため、これら図２〜図４にはソース電極４、ドレイン電極５及び半導体層８の構成のみを示した。  
半導体層８の平面配置としては、例えば図２に示すように、平面視でソース電極４とドレイン電極５との間の領域を直線的に横切るように半導体層８が配置された構成にすることができる。この場合、半導体層８のうちソース電極４及びドレイン電極５に接する部分の寸法、すなわち図中左右方向の寸法が、当該半導体層８のチャネル幅となる。
【００３１】
また、図３に示すように、平面視でソース電極４とドレイン電極５との間の領域を蛇行して横切るように半導体層８が配置された構成としても良い。この場合、半導体層８のうち蛇行部分の寸法（図中横方向に延在する部分の寸法と図中縦方向に延在する部分の寸法の和）が、半導体層８のチャネル幅となる。
【００３２】
また、図４に示すように、平面視で渦巻状に形成されたソース電極４及びドレイン電極５に挟まれる構成であっても構わない。この場合、半導体層８の平面形状も渦巻状となる。半導体層８のうち渦巻の長さ寸法が、当該半導体層８のチャネル幅となる。
【００３３】
以上のような半導体素子３は、ゲート電極１１に印加する電圧を変化させることにより、ソース電極４とドレイン電極５との間に流れる電流量が制御されるようになっている。ゲート電極１１に電圧が印加されていないＯＦＦ状態では、ソース電極４とドレイン電極５との間に電圧を印加しても、半導体層８中にほとんどキャリアが存在しないため、微少な電流しか流れない。一方、ゲート電極１１に電圧が印加されているＯＮ状態では、半導体層８のうちゲート絶縁層１０に面した部分に可動電荷（キャリア）が誘起され、キャリアの流路が形成される。この状態でソース電極４とドレイン電極５との間に電圧を印加すると、当該半導体層８を通って電流が流れる。
【００３４】
（半導体装置の製造方法）  
次に、図５から図１０までを参照して、上記の半導体装置１の製造方法を説明する。  
まず、図５に示すように、基板２上に導電層２０を形成し、当該導電層２０上に第１絶縁層２１を形成する。
【００３５】
次に、図６及び図７に示すように、金型２２を用いて、第１絶縁層２１の上方から当該第１絶縁層２１及び導電層２０を剪断するように、基板２をプレスする。このプレス工程では、温度をＴ１（例えば、基板のガラス転移温度よりも５０℃以上低い温度）にした状態で、図６に示すように第１絶縁層２１に金型２２の凸部２２ａを押し付ける。このとき、金型２２の凸部２２ａの先端が基板２と導電層２０との界面よりも基板２側に入り込むように、金型２２を押し付けるようにする。この金型２２によって、図７に示すように、第１絶縁層２１及び導電層２０が剪断されると共に、基板２が圧縮されて凹部２ａが形成される。この金型２２を押し付けた状態で温度をＴ２（Ｔ１よりも高い温度であり、基板のガラス転移温度±５０℃程度の温度）にし、数秒から数分程度維持する。
【００３６】
その後、図８に示すように、金型２２を第１絶縁層２１から離すと、基板２が圧縮されたままの状態になると共に、剪断された導電層２０の剪断面２０ａ、２０ｂが対向した状態で露出する。導電層２０のうち剪断された部分は、上記半導体装置１の導電層６となる。第１絶縁層２１のうち剪断された部分は、上記半導体装置１の絶縁層７となる。導電層２０のうち剪断されない部分は上記半導体装置１のソース電極４及びドレイン電極５となり、剪断面２０ａはソース電極４の露出面４ａ、剪断面２０ｂはドレイン電極５の露出面５ａとなる。
【００３７】
次に、図９に示すように、プレスによって圧縮された部分に半導体層８を形成する。半導体層８は、例えばインクジェット法やスピンコート法等の液体プロセスによって形成する。半導体層８の端面がそれぞれソース電極４の露出面４ａ及びドレイン電極５の露出面５ａに接するように形成する。次に、図１０に示すように、半導体層８及び絶縁層９を覆うようにゲート絶縁層１０を形成し、ゲート絶縁層１０上にゲート電極１１を形成する。ゲート電極１１についても、半導体層８と同様に液体プロセスによって形成する。このように、上記の半導体装置１が完成する。
【００３８】
（アレイ基板）  
上記のように製造された半導体装置１は、例えばアクティブマトリクス型のディスプレイや電子ペーパーなどのアレイ基板のスイッチング素子として用いることが可能である。
【００３９】
図１１及び図１２は、半導体装置１を備えたアレイ基板１００の構成を示す平面図である。
【００４０】
図１１に示すように、アレイ基板１００には、画素電極１０１と、データ線１０２と、上記の半導体装置１からなるスイッチング素子１０３とが設けられている。画素電極１０１は、アレイ基板１００上にマトリクス状に配列された電極である。各画素電極１０１は、１つのサブ画素領域内にそれぞれ設けられている。データ線１０２は、画素電極１０１にデータ信号を供給する配線である。スイッチング素子１０３は、上記の半導体装置１からなるトランジスタ素子である。スイッチング素子１０３を構成するドレイン電極（上記半導体装置１のドレイン電極５）は、画素電極１０１に接続されている。スイッチング素子１０３を構成するソース電極（上記半導体装置１のソース電極４）は、データ線１０２に接続されている。また、アレイ基板１００には、図示しない走査線が設けられており、この走査線はスイッチング素子１０３のゲート電極（上記半導体装置１のゲート電極１１）に接続されている。
【００４１】
また、図１２に示すように、アレイ基板１００のうち、上記半導体装置１の導電層６を配線１０４によって互いに接続した構成としても構わない。導電層６を互いに接続することにより、各スイッチング素子１０３を構成する導電層６を等電位にすることができ、半導体装置１の動作が不安定になるのを回避できるようになっている。
【００４２】
このように、本実施形態によれば、基板２上に導電層２０を形成し、当該導電層２０を剪断すると共にこの導電層２０の剪断面２０ａ、２０ｂ同士が対向して露出するように導電層２０の上方から導電層２０及び基板２をプレスし、導電層２０の剪断面２０ａ、２０ｂにそれぞれ接するように半導体層８を形成することとした。ここで、プレスによって露出する導電層２０の剪断面２０ａ、２０ｂがそれぞれ半導体素子３のソース電極４及びドレイン電極５を構成することとなる。このように、マスク蒸着法やフォトリソグラフィ法を用いることなく、半導体装置１の配線を形成することができるので、低コストで半導体装置１を製造することができる。
【００４３】
［第２実施形態］  
次に、本発明の第２実施形態を説明する。第１実施形態と同様、以下の図では、各部材を認識可能な大きさとするため、縮尺を適宜変更している。  
図１３は、本実施形態に係る半導体装置２０１の構成を示す断面図である。  
同図に示すように、半導体装置２０１のうち導電層２０６の一部及び絶縁層２０７が凹部２０２ａの側壁との間に隙間を形成するように設けられており、絶縁層２１２が当該隙間を塞ぐように設けられている点で第１実施形態とは構成が異なっている。絶縁層２１２を構成する材料は、第１実施形態にも記載した絶縁材料から適宜選択することができる。他の構成は第１実施形態と同一である。
【００４４】
上記の隙間は、半導体装置２０１の製造過程において、図１４に示すように、基板２０２上に導電層２２０及び絶縁層２２１を形成した状態でプレスしたときに生じる場合がある。この隙間２２２が形成された状態で半導体層２０８を形成すると、半導体層２０８と導電層２０６との間が導通することになる。このため、図１５に示すように、絶縁層２２１上に他の絶縁層２１２を形成する。この絶縁層２１２を形成する際には、インクジェット法などの液体プロセスによって形成する。絶縁層２１２を構成する材料を溶媒に溶解した液状組成物を絶縁層２２１上に塗布すると、当該液状組成物が隙間２２２にも入り込むことになる。この状態で溶媒を蒸発させると、隙間２２２が絶縁層２１２の一部によって塞がれる。
【００４５】
このように、本実施形態によれば、プレス工程の後、当該プレスされた部分に液体プロセスによって絶縁層２２１を形成し、この絶縁層２２１上に半導体層２０８を形成することとしたので、絶縁層２１２が当該隙間２２２に入り込むことになる。これにより、半導体層２０８と導電層２２０との間が電気的に導通するのを回避することができる。
【００４６】
［第３実施形態］  
次に、本発明の第３実施形態を説明する。第１実施形態と同様、以下の図では、各部材を認識可能な大きさとするため、縮尺を適宜変更している。  
図１６は、本実施形態に係る半導体装置３０１の構成を示す断面図である。  
同図に示すように、本実施形態の半導体装置３０１は、基板３０２の凹部３０２ａ以外の部分には第１実施形態における絶縁層９に対応する部分が設けられていない点で、第１実施形態とは構成が異なっている。本実施形態の構成では、ゲート絶縁層３１０がソース電極３０４上及びドレイン電極３０５上を直接覆う構成になっている。基板３０２の凹部３０２ａ内には、半導体層３０８と導電層３０６との間に絶縁層３０９が別途設けられている。他の構成は第１実施形態と同一である。
【００４７】
上記の半導体装置３０１を製造する場合には、まず、図１７に示すように、基板３０２上に導電層３２０を形成した状態で、金型３２２によって導電層３２０の上方から基板３０２をプレスする。第１実施形態の温度条件と同様の温度条件の下で一定時間プレスしている状態を維持し、金型３２２を取り外す。図１８に示すように、基板３０２のプレスされた部分が圧縮された状態になると共に、導電層３２０が剪断されてソース電極３０４、ドレイン電極３０５、導電層３０６が形成される。
【００４８】
次に、図１９に示すように、導電層３０６上に液状プロセスによって絶縁層３０９を形成する。絶縁層３０９を形成したら、図２０に示すように、当該絶縁層３０９上に半導体層３０８を形成する。半導体層３０８を形成したら、図２１に示すように、半導体層３０８、ソース電極３０４及びドレイン電極３０５を覆うようにゲート絶縁層３１０を形成し、ゲート絶縁層３１０上にゲート電極３１１を形成する。
【００４９】
このように、本実施形態によれば、プレス工程の後、当該プレスされた部分に液体プロセスによって絶縁層３０９を形成し、この絶縁層３０９上に半導体層３０８を形成することとしたので、半導体層３０８と導電層３０６との間が電気的に導通するのを確実に回避することができる。
【００５０】
［第４実施形態］  
次に、本発明の第４実施形態を説明する。第１実施形態と同様、以下の図では、各部材を認識可能な大きさとするため、縮尺を適宜変更している。  
図２２は、本実施形態に係る半導体装置４０１の構成を示す断面図である。  
同図に示すように、本実施形態の半導体装置４０１は、第１実施形態におけるゲート電極１１が設けられておらず、導電層４０６がゲート電極を兼ねている点で、第１実施形態とは構成が異なっている。他の構成は第１実施形態と同一である。  
このように、本実施形態によれば、導電層４０６がゲート電極を兼ねているので、別途ゲート電極を形成する必要が無く、製造プロセスの短縮化を図ることができる。
【００５１】
［第５実施形態］  
次に、本発明の第５実施形態を説明する。本実施形態では、半導体素子が平面状に複数配列された場合の例を説明する。  
図２３は、半導体装置５０１の構成を示す平面図である。半導体素子５０３の平面的な位置関係を明確にするため、これら図２３には、半導体素子５０３のうちソース電極５０４、ドレイン電極５０５及び半導体層５０８の構成のみを示した。  
同図に示すように、本実施形態の半導体装置５０１は、１つの基板５０２上に複数（ここでは２つ）の半導体素子５０３が設けられている。半導体素子５０３同士の間の領域には、剪断パターン（絶縁パターン）５３０が形成されている。剪断パターン５３０は凸部５３１と凹部５３２とを有している。剪断パターン５３０の凸部５３１は格子状に形成されており、この格子の間の領域が凹部５３２になっている。半導体素子５０３の間にこのような凹凸の剪断パターン５３０を設けることで、各半導体素子５０３の間の絶縁性が高まるようになっている。
【００５２】
上記の剪断パターン５３０を形成するには、基板５０２をプレスする際に、剪断パターン５３０のうち凸部５３１が格子状に形成されるように、マトリクス状に配列される所定の領域をプレスする。これにより、プレスされた領域が凹部５３２となり、プレスされない領域が格子状に形成される凸部５３１となる。
【００５３】
このように、本実施形態によれば、基板５０２上に複数の半導体素子５０３が設けられる場合に、各半導体素子５０３の間に絶縁性を高める剪断パターン５３０を設けたので、各半導体素子５０３の間で電流がリークするのを極力防ぐことができる。
【００５４】
［第７実施形態］  
次に、本発明の第７実施形態を説明する。  
上記の半導体装置は、例えば表示部のスイッチング素子として、当該表示部を備えた様々な電子機器に適用される。  
図２４は、電子ペーパーの構成を示す斜視図である。電子ペーパー６００は、本発明の半導体装置がスイッチング素子として設けられた表示部６０１と、従来の紙と同様の質感及び柔軟性を有する書き換え可能なシートからなる本体６０２を有している。  
本実施形態によれば、低コストに製造され特性の良好な半導体装置が搭載されているので、製造コストが低く、動作特性の高い電子ペーパーを得ることができる。
【図面の簡単な説明】
【００５５】
【図１】本発明の第１実施形態に係る半導体装置の構成を示す断面図。
【図２】本実施形態に係る半導体装置の構成を示す平面図。
【図３】本実施形態に係る半導体装置の他の構成を示す平面図。
【図４】本実施形態に係る半導体装置の他の構成を示す平面図。
【図５】本実施形態に係る半導体装置の製造過程を示す工程図。
【図６】同、工程図。
【図７】同、工程図。
【図８】同、工程図。
【図９】同、工程図。
【図１０】同、工程図。
【図１１】本実施形態に係るアレイ基板の構成を示す平面図。
【図１２】本実施形態に係るアレイ基板の他の構成を示す平面図。
【図１３】本発明の第２実施形態に係る半導体装置の構成を示す断面図。
【図１４】本実施形態に係る半導体装置の製造過程を示す工程図。
【図１５】同、工程図。
【図１６】本発明の第３実施形態に係る半導体装置の構成を示す断面図。
【図１７】本実施形態に係る半導体装置の製造過程を示す工程図。
【図１８】同、工程図。
【図１９】同、工程図。
【図２０】同、工程図。
【図２１】同、工程図。
【図２２】本発明の第４実施形態に係る半導体装置の構成を示す断面図。
【図２３】本発明の第５実施形態に係る半導体装置の構成を示す断面図。
【図２４】本発明の第６実施形態に係る電子ペーパーの構成を示す断面図。
【符号の説明】
【００５６】
１…半導体装置  ２…基板  ２ａ…凹部  ３…半導体素子  ４…ソース電極  ５…ドレイン電極  ６…導電層  ７…絶縁層  ８…半導体層  ９…絶縁層  １０…ゲート絶縁層  １１…ゲート電極  ２１…絶縁層  ２２…金型  ２２ａ…凸部  ６００…電子ペーパー
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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