(57)【要約】【課題】フローティングゲート電極の膜厚のばらつきを抑制し、安定した閾値電圧を有するメモリセルを備えた半導体装置を提供する。【解決手段】メモリ領域と周辺回路領域とを含む半導体装置を製造する方法であって、半導体基板１０上にハードマスク材料を堆積し、素子分離領域上のハードマスク材料を除去することによってハードマスク３０をパターニングし、ハードマスクを用いて半導体基板にトレンチ３５を形成し、トレンチに素子分離絶縁材料４０を充填することによってＳＴＩを形成し、メモリ領域のハードマスクとダミーアクティブ領域のハードマスクとを除去し、露出された半導体基板上にトンネルゲート絶縁膜４８を形成し、トンネルゲート絶縁膜上にゲート電極材料５０を堆積し、ゲート電極材料をハードマスクの上面レベルまで研磨することを具備する。【選択図】図１１
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【特許請求の範囲】
【請求項１】
メモリセルが形成されたメモリ領域と該メモリセルを制御する周辺回路素子が形成された周辺回路領域とを含む半導体装置を製造する方法であって、
半導体基板上にハードマスク材料を堆積し、
素子分離領域上の前記ハードマスク材料を除去することによってハードマスクをパターニングし、
前記ハードマスクを用いて前記半導体基板にトレンチを形成し、
前記トレンチに素子分離絶縁材料を充填することによって素子分離領域を形成し、
前記メモリ領域の前記ハードマスクと前記周辺回路領域のうち前記周辺回路素子が形成されないダミーアクティブ領域の前記ハードマスクとを除去し、
前記メモリ領域および前記ダミーアクティブ領域において、前記ハードマスクを除去することによって露出された前記半導体基板上にトンネルゲート絶縁膜を形成し、
前記メモリ領域および前記ダミーアクティブ領域において、前記トンネルゲート絶縁膜上にゲート電極材料を堆積し、
前記ゲート電極材料を前記ハードマスクの上面レベルまで研磨することを具備した半導体装置の製造方法。
【請求項２】
前記ハードマスク材料はシリコン窒化膜からなり、
前記トンネルゲート絶縁膜はシリコン酸窒化膜からなり、
前記ゲート電極材料はポリシリコンからなることを特徴とする請求項1に記載の半導体装置の製造方法。
【請求項３】
前記ダミーアクティブ領域は、前記半導体基板のスクライブラインにも設けられていることを特徴とする請求項１または請求項２に記載の半導体装置の製造方法。
【請求項４】
複数のメモリセルが配列されたメモリ領域と、
前記メモリ領域上に設けられたトンネルゲート絶縁膜と、
前記トンネルゲート絶縁膜上に設けられたゲート電極と、
前記メモリセルを制御する周辺回路素子が設けられた素子形成領域、および、前記周辺回路素子が形成されないダミーアクティブ領域を含む周辺回路領域とを備え、
前記ダミーアクティブ領域上には、前記ゲート電極と同じ材質からなるダミーゲート電極が設けられていることを特徴とする半導体装置。
【請求項５】
前記ダミーゲート電極の下には、前記トンネルゲート絶縁膜と同じ材質からなるダミーゲート絶縁膜が設けられていることを特徴とする請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
フラッシュメモリ等の不揮発性メモリは、メモリ領域と、周辺回路領域とを含む。この周辺回路領域は、メモリセルを制御するための回路素子のほかに、素子を形成しないダミーアクティブ領域を有する。
【０００３】
従来より、不揮発性メモリの製造工程において、メモリセルのトンネルゲート絶縁膜およびフローティングゲート電極は、周辺回路素子のゲート絶縁膜および制御ゲート電極とは別工程で形成されている。ダミーアクティブ領域は、周辺回路素子を有しないものの、周辺回路素子の製造工程と同じ工程を経る。このため、ダミーアクティブ領域は、周辺回路素子と同じゲート絶縁膜および制御ゲート電極を有していた。
【０００４】
ところで、ダマシン法を用いてメモリ領域のフローティングゲート電極を形成する場合、ゲート電極材料を堆積した後、ゲート電極材料の下地であるストッパ膜が露出するまでＣＭＰ（Chemical Mechanical Polishing）でゲート電極材料を研磨する。このとき、メモリ領域におけるストッパ膜の面積は、フローティングゲート電極の形成領域の分だけ周辺回路領域におけるストッパ膜の面積よりも狭い。例えば、通常、メモリ領域におけるストッパ膜の面積は、メモリ領域全体の３０％〜６０％である。これに対し、周辺回路領域では、上述のとおりダミーアクティブ領域が周辺回路素子と同じ工程を経るので、ダミーアクティブ領域を含む周辺回路領域全体がストッパ膜で被覆されている。よって、周辺回路領域におけるストッパ膜の面積は、周辺回路領域全体、すなわち、ほぼ１００％である。
【０００５】
よって、ＣＭＰにおいて、研磨布が周辺回路領域のストッパ膜よりもメモリ領域のストッパ膜に高い圧力で接する。これにより、メモリ領域のストッパ膜が周辺回路領域のストッパ膜よりも多く削られてしまう。このようなエロージョンによって、メモリ領域のフローティングゲート電極がディッシング（dishing）される。これは、フローティングゲート電極の膜厚をばらつかせる原因となる。フローティングゲート電極の膜厚がばらつくと、メモリセルのフローティングゲートとメモリセルの制御ゲートとのカップリング比がばらつく。その結果、メモリセルの閾値電圧が安定しないという問題が生じる。
【特許文献１】特開２００４−４７５４１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
フローティングゲート電極の膜厚のばらつきを抑制し、安定した閾値電圧を有するメモリセルを備えた半導体装置を提供する。
【課題を解決するための手段】
【０００７】
本発明に係る実施形態に従った半導体装置の製造方法は、メモリセルが形成されたメモリ領域と該メモリセルを制御する周辺回路素子が形成された周辺回路領域とを含む半導体装置を製造する方法であって、
半導体基板上にハードマスク材料を堆積し、素子分離領域上の前記ハードマスク材料を除去することによってハードマスクをパターニングし、前記ハードマスクを用いて前記半導体基板にトレンチを形成し、前記トレンチに素子分離絶縁材料を充填することによって素子分離領域を形成し、前記メモリ領域の前記ハードマスクと前記周辺回路領域のうち前記周辺回路素子が形成されないダミーアクティブ領域の前記ハードマスクとを除去し、前記メモリ領域および前記ダミーアクティブ領域において、前記ハードマスクを除去することによって露出された前記半導体基板上にトンネルゲート絶縁膜を形成し、前記メモリ領域および前記ダミーアクティブ領域において、前記トンネルゲート絶縁膜上にゲート電極材料を堆積し、前記ゲート電極材料を前記ハードマスクの上面レベルまで研磨することを具備する。
【０００８】
本発明に係る実施形態に従った半導体装置は、複数のメモリセルが配列されたメモリ領域と、前記メモリ領域上に設けられたトンネルゲート絶縁膜と、前記トンネルゲート絶縁膜上に設けられたゲート電極と、前記メモリセルを制御する周辺回路素子が設けられた素子形成領域、および、前記周辺回路素子が形成されないダミーアクティブ領域を含む周辺回路領域とを備え、前記ダミーアクティブ領域上には、前記ゲート電極と同じ材質からなるダミーゲート電極が設けられていることを特徴とする。
【発明の効果】
【０００９】
本発明による半導体装置の製造方法は、フローティングゲート電極の膜厚のばらつきを抑制し、安定した閾値電圧を有するメモリセルを備えた半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００１０】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
【００１１】
（第１の実施形態）
図１から図１０は、本発明に係る第１の実施形態に従った不揮発性メモリの製造方法を示す断面図である。図１から図１０を参照して、不揮発性メモリの製造方法を説明する。本実施形態の不揮発性メモリは、例えば、ＮＡＮＤ型フラッシュメモリである。
【００１２】
まず、図１に示すようにシリコン基板１０上にシリコン酸化膜２０およびシリコン窒化膜３０を堆積する。シリコン酸化膜２０は、シリコン基板１０を酸化することによって形成すればよい。シリコン窒化膜３０は、ＣＶＤ（Chemical Viper Deposition）で堆積すればよい。シリコン窒化膜３０は、素子分離領域を形成するためのハードマスク材料として用いられる。
【００１３】
次に、フォトリソグラフィ技術およびＲＩＥ（Reactive Ion Etching）を用いて素子分離領域上のシリコン窒化膜３０をパターニングする。これによってシリコン窒化膜３０からなるハードマスクを成形する。以下、シリコン窒化膜３０をハードマスク３０ともいう。続いて、ハードマスク３０を用いて、シリコン酸化膜２０およびシリコン基板１０をＲＩＥで加工する。これにより、図２に示すように、トレンチ３５が形成される。
【００１４】
以下、半導体基板１０の表面領域を、メモリ領域と周辺回路領域とに分けて説明する。メモリ領域は、メモリセルを形成する領域である。周辺回路領域は、メモリセルを制御する周辺回路素子が形成される領域である。周辺回路領域は、さらに、素子形成領域とダミーアクティブ領域とに分けることができる。素子形成領域は、周辺回路領域のうち、周辺回路素子が形成されるアクティブ領域である。ダミーアクティブ領域は、周辺回路領域のうち、素子が形成されないアクティブ領域であり、素子形成領域の回路素子を保護するために設けられている。
【００１５】
次に、図３に示すように、素子分離絶縁材料としてシリコン酸化膜４０をトレンチ３５内に充填する。シリコン酸化膜４０は、ＨＤＰ−ＣＶＤ（High Density Plasma−CVD）を用いて堆積すればよい。続いて、ＣＭＰを用いてシリコン酸化膜４０をハードマスク３０の上面レベルまで研磨し、シリコン酸化膜４０を平坦化する。これにより、図４に示すように、素子分離領域としてＳＴＩ（Shallow Trench Isolation）が形成される。
【００１６】
次に、フォトリソグラフィ技術およびウェットエッチングを用いて、メモリ領域のハードマスク３０およびダミーアクティブ領域のハードマスク３０を除去する。これにより、図５に示す構造が得られる。ここで、素子形成領域はフォトレジスト４５によって被覆されているため、素子形成領域のハードマスク３０は残存している。しかし、ダミーアクティブ領域のハードマスク３０は除去されている。
【００１７】
次に、図６に示すように、メモリ領域のシリコン酸化膜２０およびダミーアクティブ領域のシリコン酸化膜２０を除去する。続いて、図７に示すように、メモリ領域およびダミーアクティブ領域において、ハードマスク３０およびシリコン酸化膜２０を除去することによって露出された半導体基板１０上にトンネルゲート絶縁膜４８を形成する。トンネルゲート絶縁膜４８の膜厚は、例えば、７〜８ｎｍである。トンネルゲート絶縁膜４８は、シリコン基板１０を酸化することによって得られる。トンネルゲート絶縁膜４８は、シリコン酸窒化膜で形成されていてもよい。これにより、トンネルゲート絶縁膜４８の信頼性を向上させ、かつ、その誘電率を高めることができる。
【００１８】
次に、図８に示すように、ＣＤＶを用いてポリシリコン５０をトンネルゲート絶縁膜４８上に堆積する。このポリシリコン５０は、フローティングゲート電極の材料として用いられる。
【００１９】
次に、ポリシリコン５０を平坦化するために、ポリシリコン５０をＣＭＰでハードマスク３０の上面レベルまで研磨する。これにより、図９に示すように、フローティングゲート電極５０ａおよびダミーゲート電極５０ｂがダマシン法によって形成される。
【００２０】
ここで、ポリシリコン５０は、メモリ領域だけでなく、周辺回路領域内のダミーアクティブ領域にも埋め込まれている点に注目されたい。
【００２１】
ポリシリコン５０は被研磨材料である。研磨前のポリシリコン５０の下には、ＣＭＰのストッパ膜としてハードマスク（ＳｉＮ）３０およびシリコン酸化膜４０が存在する。メモリ領域のうちフローティングゲート電極のパターンが形成されている領域には、ストッパ膜が無い。上述のとおり、通常、メモリ領域におけるストッパ膜の面積比率は、メモリ領域全体の３０％〜６０％である。
【００２２】
本実施形態の周辺回路領域におけるストッパ膜の面積は、ダミーゲート電極５０ｂがダミーアクティブ領域に埋め込まれているため、１００％未満となる。通常、ダミーアクティブ領域の面積は、周辺回路領域の４０〜７０％である。すなわち、周辺回路領域におけるストッパ膜の面積は、周辺回路領域の３０〜６０％となり、メモリ領域におけるストッパ膜の面積とほぼ同じにすることができる。これにより、本実施形態では、ＣＭＰの研磨布がチップ全面に等しい圧力で接し、ポリシリコン５０はチップ内において平坦に研磨される。その結果、フローティングゲート電極の膜厚がほぼ一定となる。
【００２３】
次に、フォトレジスト５２でメモリ領域およびダミーアクティブ領域を被覆する。続いて、素子形成領域のハードマスク３０を除去する。さらに、素子形成領域のシリコン酸化膜２０をウェットエッチングで除去する。このとき、ＳＴＩを構成するシリコン酸化膜４０もエッチングされる。これにより、図１０に示す構造が得られる。
【００２４】
次に、フォトレジスト５２の除去後、素子形成領域で露出されたシリコン基板１０上にゲート絶縁膜６０を形成する。ゲート絶縁膜６０は、シリコン基板１０を酸化することによって形成すればよい。ゲート絶縁膜６０の膜厚は、例えば、３０〜４５ｎｍである。続いて、ポリシリコンを堆積し、これを加工することによって、制御ゲート電極７０を形成する。これにより、図１１に示す構造が得られる。なお、ゲート絶縁膜６０の形成工程において、メモリセルのゲート絶縁膜を同時に形成し、制御ゲート電極７０の形成工程において、メモリセルの制御ゲート電極を同時に形成してよい。これにより、半導体装置の製造工程が短縮される。
【００２５】
その後、層間絶縁膜、コンタクトおよび配線等を形成することによって半導体装置が完成する。
【００２６】
上記方法によって製造された半導体装置は、複数のメモリセルが配列されたメモリ領域と、素子形成領域およびダミーアクティブ領域を含む周辺回路領域とを備えている。メモリセルは、メモリ領域のシリコン基板１０上に設けられたトンネルゲート絶縁膜４８と、トンネルゲート絶縁膜４８上に設けられたフローティングゲート電極５０とを含む。
【００２７】
図１１に示すように、ダミーアクティブ領域の断面構造は、メモリセルの断面構造とほぼ同じである。従って、ダミーアクティブ領域上には、フローティングゲート電極５０ａと同じ材質のポリシリコンからなるダミーゲート電極５０ｂが設けられている。フローティングゲート電極５０ａおよびダミーゲート電極５０ｂは同一工程で形成されるからである。素子形成領域のゲート電極７０もポリシリコンから成るが、フローティングゲート電極５０ａおよびダミーゲート電極５０ｂとは別工程で形成されている。このため、素子形成領域のゲート電極７０は、組成または密度においてダミーゲート電極５０ｂと異なると考えられる。
【００２８】
ダミーアクティブ領域のＳＴＩの高さは、メモリ領域のＳＴＩの高さとほぼ同じである。素子形成領域のＳＴＩは、ダミーアクティブ領域のＳＴＩよりも低く形成されている。これは、素子形成領域のゲート電極７０をＳＴＩ上に引き出し、ゲート電極７０を配線と接続可能にするためである。従って、ダミーアクティブ領域のゲート電極はＳＴＩ上に延在していないが、素子分離領域のゲート電極はＳＴＩ上に延在している。即ち、チップ表面の上方から見た場合に、ダミーアクティブ領域のゲート電極はＳＴＩと重畳しないが、素子分離領域のゲート電極はＳＴＩと重畳する。
【００２９】
さらに、ダミーアクティブ領域に形成されたトンネルゲート絶縁膜４８は、素子形成領域のゲート絶縁膜６０よりも薄い場合が多い。
【００３０】
このように、本実施形態において、ダミーアクティブ領域の断面構造は、周辺回路領域の断面構造と大きく異なり、かつ、メモリセルの断面構造とほぼ同じになる。
【００３１】
本実施形態は、周辺回路素子を保護するために設けられたダミーアクティブ領域を、メモリ領域のディシングを抑制するために利用している。本実施形態では、ダミーアクティブ領域の構造をメモリセルの構造と同様にすることによって、メモリセルのフローティングゲート電極の膜厚を均一にする。これにより、メモリセルの閾値電圧が安定し、データの読出し、データの書込みおよびデータの保持等のメモリ特性の信頼性が向上する。
【００３２】
図１２は、従来の半導体装置の製造方法を示す断面図である。比較のために図１２を説明する。図１２で示す工程は、本実施形態の図９で示す工程に相当する。従来では、ダミーアクティブ領域の断面構造は、素子形成領域の断面構造と同じである。従って、メモリ領域におけるストッパ膜の面積は、メモリ領域全体の３０％〜６０％であるのに対し、周辺回路領域におけるストッパ膜の面積は、周辺回路領域のほぼ１００％である。よって、ＣＭＰによってメモリ領域のフローティングゲート電極がディッシングされ、フローティングゲート電極の膜厚がばらつくことがわかる。
【００３３】
（第２の実施形態）
図１３は、本発明に係る第２の実施形態に従った不揮発性メモリを有する半導体ウェハの平面図である。第２の実施形態は、半導体ウェハのチップ間にあるスクライブラインにダミーアクティブ領域を有する。スクライブラインのダミーアクティブ領域の断面構造は、第１の実施形態のダミーアクティブ領域の断面構造と同様でよい。第２の実施形態のその他の構成は、第１の実施形態と同様でよい。スクライブラインにダミーアクティブ領域を設けることによって、上記ＣＭＰの工程において、スクライブラインにおける平坦性が向上する。
【００３４】
以上の実施形態では、ダミーアクティブ領域に関して記載したが、周辺回路領域内のキャパシタ電極および／またはポリシリコン抵抗（図示せず）もフローティングゲート電極と同一工程で形成してもよい。即ち、キャパシタ電極および／またはポリシリコン抵抗をフローティングゲート電極材料で形成することによって、周辺回路領域におけるストッパ膜の面積比率をメモリ領域におけるストッパ膜の面積比率と同程度まで低下させてもよい。
【００３５】
特に、周辺回路領域に占めるダミーアクティブ領域の面積比率が低い場合には、キャパシタ電極および／またはポリシリコン抵抗をフローティングゲート電極材料で形成することによって、周辺回路領域におけるストッパ膜の面積比率を効果的に低下させることができる。
【００３６】
例えば、周辺回路のトランジスタのゲートは、シリサイドや金属で形成されている場合が多い。よって、高抵抗のポリシリコンが抵抗器として頻繁に採用されている。この高抵抗ポリシリコンをフローティングゲート電極材料で形成すればよい。
【００３７】
さらに、キャパシタ電極の面積は、トランジスタのゲート面積と比較して大きいので、キャパシタ電極をフローティングゲート電極材料で形成することは、周辺回路領域におけるストッパ膜の面積比率を低下させるのに効果的である。
【図面の簡単な説明】
【００３８】
【図１】本発明に係る第１の実施形態に従った不揮発性メモリの製造方法を示す断面図。
【図２】図１に続く不揮発性メモリの製造方法を示す断面図。
【図３】図２に続く不揮発性メモリの製造方法を示す断面図。
【図４】図３に続く不揮発性メモリの製造方法を示す断面図。
【図５】図４に続く不揮発性メモリの製造方法を示す断面図。
【図６】図５に続く不揮発性メモリの製造方法を示す断面図。
【図７】図６に続く不揮発性メモリの製造方法を示す断面図。
【図８】図７に続く不揮発性メモリの製造方法を示す断面図。
【図９】図８に続く不揮発性メモリの製造方法を示す断面図。
【図１０】図９に続く不揮発性メモリの製造方法を示す断面図。
【図１１】図１０に続く不揮発性メモリの製造方法を示す断面図。
【図１２】従来の半導体装置の製造方法を示す断面図。
【図１３】本発明に係る第２の実施形態に従った不揮発性メモリを有する半導体ウェハの平面図。
【符号の説明】
【００３９】
１０…シリコン基板
２０…シリコン酸化膜
３０…シリコン窒化膜
３５…トレンチ
４０…シリコン酸化膜
４５…フォトレジスト
４８…トンネルゲート絶縁膜
５０…ポリシリコン
５０ａ…フローティングゲート電極
５０ｂ…ダミーゲート電極
６０…ゲート絶縁膜
７０…制御ゲート電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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