(57)【要約】【課題】スタンバイ状態の消費電力を減少し、主電極半導体領域と配線との接続部分の抵抗値を減少することができるIGFETを備えた半導体装置及びその製造方法を提供する。【解決手段】半導体装置１の製造方法において、半導体領域３を形成する工程と、半導体領域３の主面部に主電極半導体領域１３０を形成し、IGFET１０を形成する工程と、接続孔１５Ｈを有する絶縁膜１５を形成する工程と、接続孔１５Ｈを通して主電極半導体領域１３０の主面部に不純物を導入し、主電極半導体領域１３０に比べて不純物密度が高い第１の半導体領域１３１と、第１半導体領域１３１に比べて不純物密度が低く、第１の半導体領域１３１に比べて接合深さが深い第２の半導体領域１３２を形成する工程と、絶縁膜１５上に接続孔１５Ｈを通して第１の半導体領域１３１に接続される配線１６を形成する工程とを備える。【選択図】図１
2008159737.tif 000002
【特許請求の範囲】
【請求項１】
他の領域に対して電気的に分離された第１の導電型の半導体領域を形成する工程と、
前記半導体領域の主面部に前記第１の導電型とは異なる第２の導電型の主電極半導体領域を形成し、この主電極半導体領域を有する絶縁ゲート型電界効果トランジスタを形成する工程と、
前記主電極半導体領域上を覆い、前記主電極半導体領域上に接続孔を有する絶縁膜を形成する工程と、
前記接続孔を通して前記主電極半導体領域の主面部に第２の導電型の第１の不純物を導入し、前記主電極半導体領域と同一導電型において前記主電極半導体領域に比べて不純物密度が高い第１の半導体領域を形成する工程と、
前記接続孔を通して前記主電極半導体領域の主面部に第２の導電型の第２の不純物を導入し、前記主電極半導体領域と同一導電型において前記第１半導体領域に比べて不純物密度が低く、前記第１の半導体領域に比べて接合深さが深い第２の半導体領域を形成する工程と、
前記絶縁膜上に前記接続孔を通して前記第１の半導体領域に接続される配線を形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項２】
前記絶縁ゲート型電界効果トランジスタを形成する工程の後に、前記主電極半導体領域上を覆う前記絶縁膜を形成し、この絶縁膜上に前記主電極半導体領域上が開口されたマスクを形成する工程を更に備え、
前記マスクを用いて前記絶縁膜に前記接続孔を形成した後、前記マスクを用い前記接続孔を通して前記第１の不純物を導入し前記第１の半導体領域を形成し、前記マスクを用い前記接続孔を通して前記第２の不純物を導入し前記第２の半導体領域を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記絶縁ゲート型電界効果トランジスタを形成する工程はｎチャネル導電型電界効果トランジスタを形成する工程であり、前記第１の半導体領域を形成する工程はＡｓを第１の不純物として導入しｎ型半導体領域を形成する工程であり、前記第２の半導体領域を形成する工程はＰを第２の不純物として導入しｎ型半導体領域を形成する工程であることを特徴とする請求項１又は請求項２に記載の半導体装置の製造方法。
【請求項４】
他の領域に対して電気的に分離された第１の導電型の半導体領域と、
前記半導体領域の主面部に配設され、前記第１の導電型とは異なる第２の導電型の主電極半導体領域を有する絶縁ゲート型電界効果トランジスタと、
前記主電極半導体領域に接続される配線と、
前記配線が接続される前記主電極半導体領域の主面部に配設され、この主電極半導体領域と同一導電型においてこの主電極半導体領域に比べて不純物密度が高い第１の半導体領域と、
前記配線が接続される前記主電極半導体領域の主面部に配設され、この主電極半導体領域と同一導電型において前記第１半導体領域に比べて不純物密度が低く、前記第１の半導体領域に比べて接合深さが深い第２の半導体領域と、
を備えたことを特徴とする半導体装置。
【請求項５】
前記第１の半導体領域及び第２の半導体領域は二重拡散構造を有し、前記第２の半導体領域の接合深さが前記主電極半導体領域の接合深さに比べて深いことを特徴とする請求項４に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に絶縁ゲート型電界効果トランジスタの主電極半導体領域に配線が接続された半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
バッテリィや電池を電源供給源とするモバイルデバイス、メモリデバイス等の半導体装置においては、スタンバイ状態の消費電力を減少することが重要な技術課題である。このため、特に電源供給源からデバイス内部に電源を取り入れるトランジスタ等には低スタンバイ対策が施されている。
【０００３】
この低スタンバイ対策が施されたトランジスタにおいては、例えばｐチャネル導電型ＭＯＳＦＥＴ（metal  oxide  semiconductor  field  effect  transistor）の場合、ｐ型のソース領域及びドレイン領域が低不純物密度に設定されている。このＭＯＳＦＥＴにおいては、ＧＩＤＬ（gate  induced  drain  leakage）やジャンクションリークの発生を低減することができるので、結果的にスタンバイ状態の消費電力を減少することができる。ソース領域、ドレイン領域にはいずれも配線が接続されている。配線は、ＭＯＳＦＥＴの上部を覆う層間絶縁膜上に配置され、この層間絶縁膜に形成された接続孔を通してソース領域、ドレイン領域のそれぞれに接続されている。
【０００４】
この種のＭＯＳＦＥＴにおいては、前述のようにソース領域及びドレイン領域の不純物密度が低く設定されているので、ソース領域と配線との間のコンタクト抵抗値並びにドレイン領域と配線との間のコンタクト抵抗値が高くなる。コンタクト抵抗値の増大は配線全体の抵抗値の増大に繋がり、信号伝達速度が遅くなるので、半導体装置の動作速度が低下する。
【０００５】
そこで、ソース領域と配線との接続部分、ドレイン領域と配線との接続部分のそれぞれに、ソース領域及びドレイン領域と同一導電型において不純物密度が高い半導体領域を形成する技術が、例えば下記特許文献１に開示されている。この不純物密度が高い半導体領域は、層間絶縁膜に接続孔を形成した後、接続孔を通してソース領域及びドレイン領域の主面部に不純物を注入し、この注入された不純物を活性化することにより形成されている。配線は、不純物を注入した後に、層間絶縁膜上に形成されるとともに、接続孔を通して半導体領域に接続される。
【０００６】
【特許文献１】特開平８−２４１９６７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、前述の半導体装置及びその製造方法においては、以下の点について配慮がなされていなかった。ソース領域、ドレイン領域のそれぞれと配線との接続部分に形成された高い不純物密度を有する半導体領域の接合深さは、低い不純物密度を有するソース領域及びドレイン領域の接合深さに比べて深くなる。つまり、接続部分においては、高い不純物密度を有する半導体領域が基板又はウエル領域との間においてｐｎ接合面を生成する。このｐｎ接合面は高い不純物密度のｐｎ接合面であるために、ジャンクションリークが増大し、結果的にＭＯＳＦＥＴのスタンバイ状態の消費電力が増大する。
【０００８】
本発明は上記課題を解決するためになされたものであり、本発明の目的は、スタンバイ状態の消費電力を減少することができ、かつ主電極半導体領域と配線との接続部分の抵抗値を減少することができる絶縁ゲート型電界効果トランジスタを備えた半導体装置を提供することである。本発明の他の目的は、上記目的を達成することができる半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００９】
本発明の実施の形態に係る第１の特徴は、半導体装置の製造方法において、他の領域に対して電気的に分離された第１の導電型の半導体領域を形成する工程と、半導体領域の主面部に第１の導電型とは異なる第２の導電型の主電極半導体領域を形成し、この主電極半導体領域を有する絶縁ゲート型電界効果トランジスタを形成する工程と、主電極半導体領域上を覆い、主電極半導体領域上に接続孔を有する絶縁膜を形成する工程と、接続孔を通して主電極半導体領域の主面部に第２の導電型の第１の不純物を導入し、主電極半導体領域と同一導電型において主電極半導体領域に比べて不純物密度が高い第１の半導体領域を形成する工程と、接続孔を通して主電極半導体領域の主面部に第２の導電型の第２の不純物を導入し、主電極半導体領域と同一導電型において第１半導体領域に比べて不純物密度が低く、第１の半導体領域に比べて接合深さが深い第２の半導体領域を形成する工程と、絶縁膜上に接続孔を通して第１の半導体領域に接続される配線を形成する工程とを備える。
【００１０】
本発明の実施の形態に係る第２の特徴は、半導体装置において、他の領域に対して電気的に分離された第１の導電型の半導体領域と、半導体領域の主面部に配設され、第１の導電型とは異なる第２の導電型の主電極半導体領域を有する絶縁ゲート型電界効果トランジスタと、主電極半導体領域に接続される配線と、配線が接続される主電極半導体領域の主面部に配設され、この主電極半導体領域と同一導電型においてこの主電極半導体領域に比べて不純物密度が高い第１の半導体領域と、配線が接続される主電極半導体領域の主面部に配設され、この主電極半導体領域と同一導電型において第１半導体領域に比べて不純物密度が低く、第１の半導体領域に比べて接合深さが深い第２の半導体領域とを備える。
【発明の効果】
【００１１】
本発明によれば、スタンバイ状態の消費電力を減少することができ、かつ主電極半導体領域と配線との間の接続部分の抵抗値を小さくすることができる絶縁ゲート型電界効果トランジスタを備えた半導体装置を提供することができる。
【００１２】
また、本発明によれば、上記効果を得ることができる半導体装置の製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
【００１４】
（第１の実施の形態）
本発明の第１の実施の形態は、ｎチャネル導電型電界効果トランジスタ（以下、単に「IGFET」という。）を備えた半導体装置に本発明を適用した例を説明するものである。
【００１５】
［半導体装置の概略構造］
図１に示すように、本発明の第１の実施の形態に係る半導体装置１は、他の領域に対して電気的に分離された第１の導電型の半導体領域３と、半導体領域３の主面部に配設され、第１の導電型とは異なる第２の導電型の主電極半導体領域１３０を有するIGFET１０と、主電極半導体領域１３１に接続される配線１６と、配線１６が接続される主電極半導体領域１３０の主面部に配設され、この主電極半導体領域１３０と同一導電型においてこの主電極半導体領域１３０に比べて不純物密度が高い第１の半導体領域１３１と、配線１６が接続される主電極半導体領域１３０の主面部に配設され、この主電極半導体領域１３０と同一導電型において第１の半導体領域１３１に比べて不純物密度が低く、第１の半導体領域１３１に比べて接合深さが深い第２の半導体領域１３２とを備えている。
【００１６】
第１の実施の形態において、第１の導電型の半導体領域３はｎ型ウエル領域である。半導体領域（ウエル領域）３はそれとは逆導電型のｐ型半導体基板２の主面部に配設されている。半導体基板２は例えばシリコン単結晶基板である。ここで、「他の領域と電気的に分離された半導体領域３」とは、半導体領域３がｐｎ接合分離により半導体基板２に対して電気的に分離されているという意味において使用され、更に半導体領域３が絶縁分離により半導体基板２に対して電気的に分離される場合が含まれる。
【００１７】
IGFET１０は、半導体領域３の主面に配設され、チャネル形成領域として使用される半導体領域３と、チャネル形成領域上のゲート絶縁膜１１と、ゲート絶縁膜１１上のゲート電極１２と、ソース領域又はドレイン領域として使用される第２の導電型の一対の半導体領域１３とを備えて構成されている。ゲート絶縁膜１１には、シリコン酸化膜、シリコン窒化膜、オキシナイトライド膜の単層膜、又はそれらの２種類以上を少なくとも積層した複合膜を使用することができる。ゲート電極１２には、シリコン多結晶膜、高融点金属シリサイド膜、高融点金属膜の単層膜、又はシリコン多結晶膜上に高融点金属シリサイド膜若しくは高融点金属膜を積層した複合膜を実用的に使用することができる。
【００１８】
第１の実施の形態において、ソース領域又はドレイン領域として使用される半導体領域１３は、低不純物密度を有する主電極半導体領域１３０と、高不純物密度を有する第１の半導体領域１３１と、低不純物密度を有する第２の半導体領域１３２とを備えて構成されている。主電極半導体領域１３０は、実効的なソース領域又はドレイン領域として使用され、主電流が流れる領域である。この主電極半導体領域１３０は低不純物密度に設定され、スタンバイ状態の消費電流を減少することができる。第１の半導体領域１３１は、主電極半導体領域１３０と配線１６との接続部分であって、層間絶縁膜１５に配設された接続孔１５Ｈにより規定された領域内において主電極半導体領域１３０の主面部に配設されている。第１の半導体領域１３１においては、主電極半導体領域１３０と配線１６との間のコンタクト抵抗値を減少することができる。第２の半導体領域１３２は、主電極半導体領域１３０と配線１６との接続部分であって、同様に接続孔１５Ｈにより規定された領域内において、主電極半導体領域１３０の主面部に配設されている。この第２の半導体領域１３２は第１の半導体領域１３１の外周囲を取り囲み、第２の半導体領域１３２のｐｎ接合深さは第１の半導体領域１３１のｐｎ接合深さに比べて深く設定されている。第１の実施の形態において、第１の半導体領域１３１のｐｎ接合深さは、主電極半導体領域１３０のｐｎ接合深さに比べて深く設定されているので、配線１６との接続部分において半導体領域（ウエル領域）３と第２の半導体領域１３２との間にｐｎ接合面を生成することができる。つまり、接続部分においては、低不純物密度を有する半導体領域３と低不純物密度を有する第２の半導体領域１３２とによる、低不純物密度同士のｐｎ接合面を生成することができる。
【００１９】
配線１６は、接続孔１５Ｈ内の下部において第１の半導体領域１３１の表面上に配設されそれに直接接続されたバリアメタル膜１６０と、バリアメタル膜１６０上において接続孔１５Ｈ内に埋設されたプラグ１６１と、層間絶縁膜１５上に配設されプラグ１６１上面に接続される配線本体１６５とを備えている。バリアメタル膜１６０には例えばＴｉ、ＴｉＮ等を実用的に使用することができる。プラグ１６１には例えばＷ等を実用的に使用することができる。配線本体１６５には例えばＳｉ、Ｃｕ等の添加物がＡｌに添加されたＡｌ−Ｃｕ−Ｓｉを実用的に使用することができる。配線１６のバリアメタル膜１６０が接続される第１の半導体領域１３１は高い不純物密度に設定されているので、コンタクト抵抗値を減少することができる。
【００２０】
IGFET１０は図示しないが半導体領域３の主面に複数配設されており、複数のIGFET１０間は素子間分離領域４により電気的に分離されている。素子間分離領域４は、第１の実施の形態において、シャロートレンチアイソレーション構造が採用され、半導体領域３に配設されたトレンチ４０と、このトレンチ４０の内部に埋設された絶縁体４１とを備えている。
【００２１】
［半導体領域の不純物密度プロファイル］
次に、前述の第１の実施の形態に係るIGFET１０において、半導体領域１３の不純物密度プロファイルについて詳述する。図２は図１に示すIGFET１０において半導体領域１３のチャネル形成領域近傍（Ｆ２−Ｆ２部分）の不純物密度プロファイルを示す。横軸は半導体領域（ウエル領域）３の表面からの深さ（μｍ）であり、縦軸は不純物密度（atoms／cm3）である。主電極半導体領域１３０は、イオン注入法を使用して注入された２種類のＡｓ（ヒ素）１３０ａの不純物密度プロファイルとＰ（隣）１３０ｐの不純物密度プロファイルとの合計の不純物密度プロファイルを有する。Ａｓ１３０ａの不純物密度プロファイルは、０．０１μｍの深さ付近にピークを有し、３×１０20atoms／cm3〜４×１０20atoms／cm3の不純物密度を有する。Ｐ１３０ｐの不純物密度プロファイルは、０．０６μｍの深さ付近にピークを有し、２×１０18atoms／cm3の程度の不純物密度を有する。半導体領域３はその表面から０．１０μｍ付近の深さにおいてｐｎ接合面を生成し、この部分の不純物密度が２×１０17atoms／cm3〜４×１０17atoms／cm3に設定されている。
【００２２】
これに対して、図３は半導体領域１３の配線１６との接続部分（Ｆ３−Ｆ３部分）の不純物密度プロファイルを示す。横軸は同様に深さ（μｍ）であり、縦軸は不純物密度である。第１の半導体領域１３１の不純物密度プロファイルは、主電極半導体領域１３０のＡｓの不純物密度プロファイルとの合計になり、０．０２μｍ〜０．０３μｍの深さ付近にピークを有し、８×１０20atoms／cm3〜９×１０20atoms／cm3の不純物密度を有する。第２の半導体領域１３２の不純物密度プロファイルは、主電極半導体領域１３０のＰの不純物密度プロファイルとの合計となり、０．１１μｍ〜０．１２μｍの深さ付近にピークを有し、１×１０18atoms／cm3程度の不純物密度を有する。第２の半導体領域１３２は、半導体領域３の表面から０．１４μｍ〜０．１５μｍの深さ付近に半導体領域３とのｐｎ接合面を生成する。第１の半導体領域１３１及び第２の半導体領域１３２は、第２の半導体領域１３２の主面部に第１の半導体領域１３１を配設した二重拡散構造である。
【００２３】
すなわち、第１の実施の形態において、第１の半導体領域１３１の不純物密度は主電極半導体領域１３０の不純物密度に比べて高く設定されている。更に、第１の半導体領域１３１の不純物密度のピークは主電極半導体領域１３０の不純物密度のピークに比べて深い位置に設定されている。一方、第２の半導体領域１３２の不純物密度は、第１の半導体領域１３１の不純物密度並びに主電極半導体領域１３０の不純物密度に比べて、低く設定されている。更に、第２の半導体領域１３２の不純物密度のピークは、第１の半導体領域１３１の不純物密度のピーク並びに主電極半導体領域１３０の不純物密度のピークに比べて、深い位置に設定されている。
【００２４】
このように構成される半導体装置１においては、IGFET１０の半導体領域（ソース領域及びドレイン領域）１３の低不純物密度の主電極半導体領域１３０及び低不純物密度の第２の半導体領域１３２と低不純物密度の半導体領域（ウエル領域）３とによってｐｎ接合面が生成されているので、ＧＩＤＬやジャンクションリークの発生を低減することができ、スタンバイ状態の消費電力を減少することができる。つまり、低スタンバイ対策を実現することができる。更に、IGFET１０の半導体領域１３の高不純物密度の第１の半導体領域１３１に配線１６が接続されているので、このコンタクト抵抗値を減少することができる。
【００２５】
［半導体装置の製造方法］
次に、前述の第１の実施の形態に係るIGFET１０を有する半導体装置１の製造方法を、図４乃至図７を用いて説明する。
【００２６】
まず最初に、素子分離領域４により周囲を囲まれた領域内において、半導体領域（ウエル領域）３の主面上にゲート絶縁膜１１、ゲート電極１２のそれぞれを順次形成する。図４に示すように、素子分離領域４により周囲を囲まれた領域内において、半導体領域３の主面部のゲート電極１２の両側に主電極半導体領域１３０を形成する。主電極半導体領域１３０は、例えば１．０×１０15atoms／cm2〜２．０×１０15atoms／cm2程度のドーズ量のＡｓを、８ｋｅｖ〜１２ｋｅｖ程度のエネルギのイオン注入法を用いて注入し、注入されたＡｓを活性化することにより形成される。ここでの製造方法の説明においては、Ａｓの注入のみで主電極半導体領域１３０を形成しているが、実際には前述の図２及び図３に示すように、製造過程中に半導体領域３の主面の不純物密度の調整、IGFET１０の閾値電圧の調整等にＡｓ、Ｐ、Ｂ、ＢＦ2等の不純物イオンが複数回若しくは複数種類注入されることが実用的である。
【００２７】
次に、主電極半導体領域１３０上であって、IGFET１０を覆う層間絶縁膜１５を形成する。引き続き、リソグラフィ技術を使用し、層間絶縁膜１５上に半導体領域１３の一部に重複する部分に開口を有するマスク１５０（図５に破線において示す。）を形成する。マスク１５０の開口から露出する層間絶縁膜１５を部分に除去し、図５に示すように、層間絶縁膜１５に半導体領域１３の表面が露出する接続孔１５Ｈを形成する。接続孔１５Ｈの形成には、例えばリアクティブイオンエッチング（ＲＩＥ）を実用的に使用することができる。
【００２８】
次に、接続孔１５Ｈを形成したマスク１５０を引き続き利用し、つまり接続孔１５Ｈを開口と見なした層間絶縁膜１５をマスクとして使用し、図６に示すように、接続孔１５Ｈを通して主電極半導体領域１３０の主面部に不純物が注入される。第１の実施の形態においては、例えば、第１の半導体領域１３１の形成においては、３．０×１０15atoms／cm2〜４．０×１０15atoms／cm2程度のドーズ量のＡｓが、４０ｋｅｖ〜５０ｋｅｖ程度のエネルギのイオン注入法を用いて注入される。第２の半導体領域１３２の形成においては、１．０×１０14atoms／cm2〜３．０×１０14atoms／cm2程度のドーズ量のＰが、２５ｋｅｖ〜３５ｋｅｖ程度のエネルギのイオン注入法を用いて注入される。Ｐの拡散速度はＡｓの拡散速度に比べて速いので、浅い接合を形成するために、最初にＡｓを注入し、最後にＰを注入することが好ましい。図７に示すように、注入後には、これら注入されたＡｓ及びＰが活性化され、Ａｓから第１の半導体領域１３１が形成され、Ｐから第２の半導体領域１３２が形成される。
【００２９】
この後、マスク１５０が除去される。引き続き、前述の図１に示すように、接続孔１５Ｈを通して第１の半導体領域１３１の表面に接続される配線１６が層間絶縁膜１５上に形成される。
【００３０】
これら一連の製造工程が終了すると、第１の実施の形態に係る半導体装置１を完成させることができる。
【００３１】
このような半導体装置１の製造方法においては、前述の図２及び図３に示す不純物密度プロファイルを有するIGFET１０を製造することができる。更に、層間絶縁膜１５に接続孔１５Ｈを形成するマスク１５０を兼用して第１の半導体領域１３１を形成する不純物並びに第２の半導体領域１３２を形成する不純物を導入することができるので、マスクを新たに形成する必要がなく、製造工程数を削減することができる。
【００３２】
更に、接続孔１５Ｈを通して第１の半導体領域１３１を形成する不純物並びに第２の半導体領域１３２を形成する不純物を導入することができるので、接続孔１５Ｈすなわち配線１６に対してセルフアライメントにおいて第１の半導体領域１３１及び第２の半導体領域１３２を形成することができる。この結果、アライメント余裕寸法に相当する分、第１の半導体領域１３１及び第２の半導体領域１３２の平面サイズを縮小することができ、結果的にIGFET１０の半導体領域１３の平面サイズを縮小することができるので、微細加工を実現することができる。
【００３３】
（第２の実施の形態）
本発明の第２の実施の形態は、ｐチャネル導電型IGFET１０を備えた半導体装置１に本発明を適用した例を説明するものである。なお、第２の実施の形態において、前述の第１の実施の形態において説明した構成要素と同一構成要素には同一符号を付し、同一構成要素の説明は重複するので省略する。
【００３４】
［半導体装置の概略構造］
図８に示すように、本発明の第２の実施の形態に係る半導体装置１は、他の領域に対して電気的に分離された第１の導電型の半導体領域２１と、半導体領域２１の主面部に配設され、第１の導電型とは異なる第２の導電型の主電極半導体領域２３０を有するIGFET２０と、主電極半導体領域２３０に接続される配線１６と、配線１６が接続される主電極半導体領域２３０の主面部に配設され、この主電極半導体領域２３０と同一導電型においてこの主電極半導体領域２３０に比べて不純物密度が高い第１の半導体領域２３１と、配線１６が接続される主電極半導体領域２３０の主面部に配設され、この主電極半導体領域２３０と同一導電型において第１の半導体領域２３１に比べて不純物密度が低く、第１の半導体領域２３１に比べて接合深さが深い第２の半導体領域２３２とを備えている。
【００３５】
第２の実施の形態において、第１の導電型の半導体領域２１はｐ型ウエル領域である。半導体領域（ウエル領域）２１はそれとは同一導電型のｐ型半導体基板２の主面部に配設されている。また、半導体領域２１はそれとは逆導電型のｎ型半導体基板の主面部に配設されてもよい。
【００３６】
IGFET２０は、半導体領域２１の主面に配設され、チャネル形成領域として使用される半導体領域２１と、チャネル形成領域上のゲート絶縁膜１１と、ゲート絶縁膜１１上のゲート電極１２と、ソース領域又はドレイン領域として使用される第２の導電型の一対の半導体領域２３とを備えて構成されている。第２の実施の形態において、ソース領域又はドレイン領域として使用される半導体領域２３は、低不純物密度を有する主電極半導体領域２３０と、高不純物密度を有する第１の半導体領域２３１と、低不純物密度を有する第２の半導体領域２３２とを備えて構成されている。主電極半導体領域２３０は、実効的なソース領域又はドレイン領域として使用され、主電流が流れる領域である。この主電極半導体領域２３０は低不純物密度に設定され、スタンバイ状態の消費電流を減少することができる。第１の半導体領域２３１は、主電極半導体領域２３０と配線１６との接続部分であって、層間絶縁膜１５に配設された接続孔１５Ｈにより規定された領域内において主電極半導体領域２３０の主面部に配設されている。第１の半導体領域２３１においては、主電極半導体領域２３０と配線１６との間のコンタクト抵抗値を減少することができる。第２の半導体領域２３２は、主電極半導体領域２３０と配線１６との接続部分であって、同様に接続孔１５Ｈにより規定された領域内において、主電極半導体領域２３０の主面部に配設されている。この第２の半導体領域２３２は第１の半導体領域２３１の外周囲を取り囲み、第２の半導体領域２３２のｐｎ接合深さは第１の半導体領域２３１のｐｎ接合深さに比べて深く設定されている。第２の実施の形態において、第１の半導体領域２３１のｐｎ接合深さは、主電極半導体領域２３０のｐｎ接合深さに比べて深く設定されているので、配線１６との接続部分において半導体領域（ウエル領域）２１と第２の半導体領域２３２との間にｐｎ接合面を生成することができる。つまり、接続部分においては、低不純物密度を有する半導体領域２１と低不純物密度を有する第２の半導体領域２３２とによる、低不純物密度同士のｐｎ接合面を生成することができる。
【００３７】
［半導体領域の不純物密度プロファイル］
次に、前述の第２の実施の形態に係るIGFET２０において、半導体領域２３の不純物密度プロファイルについて詳述する。図９は図８に示すIGFET２０において半導体領域２３のチャネル形成領域近傍（Ｆ９−Ｆ９部分）の不純物密度プロファイルを示す。横軸は半導体領域（ウエル領域）２１の表面からの深さ（μｍ）であり、縦軸は不純物密度（atoms／cm3）である。主電極半導体領域２３０は、イオン注入法を使用して注入された１種類のＢ（硼素）の不純物密度プロファイルを有する。このＢの不純物密度プロファイルは、半導体領域２１の表面付近にピークを有し、３×１０19atoms／cm3〜４×１０19atoms／cm3の不純物密度を有する。半導体領域２１は、イオン注入法を使用して注入された２種類のＡｓ２１ａの不純物密度プロファイルとＰ２１ｐの不純物密度プロファイルとの合計の不純物密度プロファイルを有する。Ａｓ２１ａは半導体領域２１の表面から０．１１μｍ〜０．１２μｍの深さにおいてｐｎ接合面を生成し、この部分の不純物密度が２×１０17atoms／cm3〜４×１０17atoms／cm3に設定されている。ｐｎ接合面が生成された同等の深さにおいて、Ｐ２１ｐは２×１０17atoms／cm3〜３×１０17atoms／cm3に設定されている。
【００３８】
これに対して、図１０は半導体領域２３の配線１６との接続部分（Ｆ１０−Ｆ１０部分）の不純物密度プロファイルを示す。横軸は同様に深さ（μｍ）であり、縦軸は不純物密度である。第１の半導体領域２３１の不純物密度プロファイルは、主電極半導体領域２３０のＢの不純物密度プロファイルとの合計になり、０．０２μｍ〜０．０３μｍの深さ付近にピークを有し、１×１０21atoms／cm3程度の不純物密度を有する。第２の半導体領域２３２の不純物密度プロファイルは、主電極半導体領域２３０及び第２の半導体領域２３２と同一不純物を使用しており、更にこれらの半導体領域２３０及び第２の半導体領域２３２との合計の不純物密度プロファイルになるので、図中、明確な不純物密度プロファイルを表示することができない。但し、第２の半導体領域２３２と半導体領域２１との間に生成されるｐｎ接合面は、半導体領域２１の表面から０．１７μｍ〜０．１８μｍの深さに設定されている。
【００３９】
すなわち、第２の実施の形態において、第１の半導体領域２３１の不純物密度は主電極半導体領域２３０の不純物密度に比べて高く設定されている。更に、第１の半導体領域２３１の不純物密度のピークは主電極半導体領域２３０の不純物密度のピークに比べて深い位置に設定されている。一方、第２の半導体領域２３２の不純物密度は、第１の半導体領域２３１の不純物密度並びに主電極半導体領域２３０の不純物密度に比べて、低く設定されている。更に、第２の半導体領域２３２の不純物密度のピークは、第１の半導体領域２３１の不純物密度のピーク並びに主電極半導体領域２３０の不純物密度のピークに比べて、深い位置に設定されている。
【００４０】
このように構成される半導体装置１においては、IGFET２０の半導体領域（ソース領域及びドレイン領域）２３の低不純物密度の主電極半導体領域２３０及び低不純物密度の第２の半導体領域２３２と低不純物密度の半導体領域（ウエル領域）２１とによってｐｎ接合面が生成されているので、ＧＩＤＬやジャンクションリークの発生を低減することができ、スタンバイ状態の消費電力を減少することができる。つまり、低スタンバイ対策を実現することができる。更に、IGFET２０の半導体領域２３の高不純物密度の第１の半導体領域２３１に配線１６が接続されているので、このコンタクト抵抗値を減少することができる。
【００４１】
［半導体装置の製造方法］
次に、前述の第２の実施の形態に係るIGFET２０を有する半導体装置１の製造方法を、図１１乃至図１４を用いて説明する。
【００４２】
まず最初に、素子分離領域４により周囲を囲まれた領域内において、半導体領域（ウエル領域）２１の主面上にゲート絶縁膜１１、ゲート電極１２のそれぞれを順次形成する。図１１に示すように、素子分離領域４により周囲を囲まれた領域内において、半導体領域２１の主面部のゲート電極１２の両側に主電極半導体領域２３０を形成する。主電極半導体領域２３０は、例えば１．０×１０14atoms／cm2〜３．０×１０14atoms／cm2程度のドーズ量のＢを、６ｋｅｖ〜８ｋｅｖ程度のエネルギのイオン注入法を用いて注入し、注入されたＢを活性化することにより形成される。ここでの製造方法の説明においては、Ｂの注入のみで主電極半導体領域２３０を形成しているが、実際には前述の図９及び図１０に示すように、製造過程中に半導体領域２１の主面の不純物密度の調整、IGFET２０の閾値電圧の調整等にＡｓ、Ｐ等の不純物イオンが複数回若しくは複数種類注入されることが実用的である。
【００４３】
次に、主電極半導体領域２３０上であって、IGFET２０を覆う層間絶縁膜１５を形成する。引き続き、リソグラフィ技術を使用し、層間絶縁膜１５上に半導体領域２３の一部に重複する部分に開口を有するマスク１５０（図１２に破線において示す。）を形成する。マスク１５０の開口から露出する層間絶縁膜１５を部分に除去し、図１２に示すように、層間絶縁膜１５に半導体領域１３の表面が露出する接続孔１５Ｈを形成する。接続孔１５Ｈの形成には、例えばＲＩＥを実用的に使用することができる。
【００４４】
次に、接続孔１５Ｈを形成したマスク１５０を引き続き利用し、つまり接続孔１５Ｈを開口と見なした層間絶縁膜１５をマスクとして使用し、図１３に示すように、接続孔１５Ｈを通して主電極半導体領域２３０の主面部に不純物が注入される。第２の実施の形態においては、例えば、第１の半導体領域２３１の形成においては、３．０×１０15atoms／cm2〜４．０×１０15atoms／cm2程度のドーズ量のＢＦ2が、１５ｋｅｖ〜２５ｋｅｖ程度のエネルギのイオン注入法を用いて注入される。第２の半導体領域２３２の形成においては、１．０×１０14atoms／cm2〜３．０×１０14atoms／cm2程度のドーズ量のＢが、１０ｋｅｖ〜２０ｋｅｖ程度のエネルギのイオン注入法を用いて注入される。図１４に示すように、注入後には、これら注入されたＢＦ2及びＢが活性化され、ＢＦ2から第１の半導体領域２３１が形成され、Ｂから第２の半導体領域２３２が形成される。
【００４５】
この後、マスク１５０が除去される。引き続き、前述の図８に示すように、接続孔１５Ｈを通して第１の半導体領域２３１の表面に接続される配線１６が層間絶縁膜１５上に形成される。
【００４６】
これら一連の製造工程が終了すると、第２の実施の形態に係る半導体装置１を完成させることができる。
【００４７】
このような半導体装置１の製造方法においては、前述の図９及び図１０に示す不純物密度プロファイルを有するIGFET２０を製造することができる。更に、層間絶縁膜１５に接続孔１５Ｈを形成するマスク１５０を兼用して第１の半導体領域２３１を形成する不純物並びに第２の半導体領域２３２を形成する不純物を導入することができるので、マスクを新たに形成する必要がなく、製造工程数を削減することができる。
【００４８】
更に、接続孔１５Ｈを通して第１の半導体領域２３１を形成する不純物並びに第２の半導体領域２３２を形成する不純物を導入することができるので、接続孔１５Ｈすなわち配線１６に対してセルフアライメントにおいて第１の半導体領域２３１及び第２の半導体領域２３２を形成することができる。この結果、アライメント余裕寸法に相当する分、第１の半導体領域２３１及び第２の半導体領域２３２の平面サイズを縮小することができ、結果的にIGFET２０の半導体領域２３の平面サイズを縮小することができるので、微細加工を実現することができる。
【００４９】
（その他の実施の形態）
なお、本発明は、前述の実施の形態に限定されるものではない。例えば、本発明は、前述の第１の実施の形態に係るIGFET１０及び第２の実施の形態に係るIGFET２０を同一半導体基板２上に配設した半導体装置、すなわち相補型IGFETを備えた半導体装置に適用することができる。また、前述の実施の形態において、第１の半導体領域１３１、２３１及び第２の半導体領域１３２、２３２はいずれもイオン注入法を用いて不純物を導入したが、本発明は、固相拡散を用いて不純物を導入してもよい。更に、本発明においては、バッテリィや電池を電源供給源とするモバイルデバイス、メモリデバイス等の半導体装置において、電源供給源から直接内部に電源を供給するIGFETとして使用することが有効である。
【図面の簡単な説明】
【００５０】
【図１】本発明の第１の実施の形態に係る半導体装置の要部断面図である。
【図２】図１に示す半導体装置においてIGFETの半導体領域の不純物密度プロファイル（Ｆ２−Ｆ２部分）を示す図である。
【図３】図１に示す半導体装置においてIGFETの半導体領域の不純物密度プロファイル（Ｆ３−Ｆ３部分）を示す図である。
【図４】第１の実施の形態に係る半導体装置の製造方法を説明する第１の工程断面図である。
【図５】第２の工程断面図である。
【図６】第３の工程断面図である。
【図７】第４の工程断面図である。
【図８】本発明の第２の実施の形態に係る半導体装置の要部断面図である。
【図９】図８に示す半導体装置においてIGFETの半導体領域の不純物密度プロファイル（Ｆ９−Ｆ９部分）を示す図である。
【図１０】図８に示す半導体装置においてIGFETの半導体領域の不純物密度プロファイル（Ｆ１０−Ｆ１０部分）を示す図である。
【図１１】第２の実施の形態に係る半導体装置の製造方法を説明する第１の工程断面図である。
【図１２】第２の工程断面図である。
【図１３】第３の工程断面図である。
【図１４】第４の工程断面図である。
【符号の説明】
【００５１】
１  半導体装置
２  半導体基板
３、１３、２１、２３  半導体領域
１３０、２３０  主電極半導体領域
１３１、２３１  第１の半導体領域
１３２、２３２  第２の半導体領域
１０、２０  IGFET
１１  ゲート絶縁膜
１２  ゲート電極
１５  層間絶縁膜
１５Ｈ  接続孔
１５０  マスク
１６  配線
【図１】
2008159737.tif 000003
【図２】
2008159737.tif 000004
【図３】
2008159737.tif 000005
【図４】
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【図５】
2008159737.tif 000007
【図６】
2008159737.tif 000008
【図７】
2008159737.tif 000009
【図８】
2008159737.tif 000010
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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