(57)【要約】【課題】薄膜トランジスタにリーク電流が発生するのを回避させた表示装置の提供。【解決手段】基板上に、順次積層された、ゲート信号線、絶縁膜、半導体層、および導電体層を有し、  前記導電体層は、少なくとも、ドレイン信号線と接続されるドレイン電極および画素電極と接続されるソース電極を構成し、  前記半導体層は、平面的に観た場合、前記ドレイン電極の先端を除く部分において、前記導電体層に対して外方にはみ出し部を有するパターンを有することを特徴とする表示装置。【選択図】図１
2008159643.tif 000002
【特許請求の範囲】
【請求項１】
基板上に、順次積層された、ゲート信号線、絶縁膜、半導体層、および導電体層を有し、
前記導電体層は、少なくとも、ドレイン信号線と接続されるドレイン電極および画素電極と接続されるソース電極を構成し、
前記半導体層は、平面的に観た場合、前記ドレイン電極の先端を除く部分において、前記導電体層に対して外方にはみ出し部を有するパターンを有することを特徴とする表示装置。
【請求項２】
前記ドレイン電極の先端は、平面的に観た場合、少なくともエッジ部に前記半導体層がはみ出して形成されていないことを特徴とする請求項１に記載の表示装置。
【請求項３】
前記ドレイン電極は、平面的に観た場合、ソース電極の先端部を囲むようにして形成された、ほぼＵ字状のパターンをなすことを特徴とする請求項１に記載の表示装置。
【請求項４】
前記ドレイン電極は、前記先端部近傍に突出部を備え、当該突出部は、該ドレイン電極とドレイン信号線との接続部を兼ねたものとなっていることを特徴とする請求項１に記載の表示装置。
【請求項５】
基板上に、順次積層された、ゲート信号線、絶縁膜、半導体層、および導電体層を有し、
前記導電体層は、少なくとも、ドレイン信号線と接続されるドレイン電極および画素電極と接続されるソース電極を構成し、
前記ソース電極は、平面的に観た場合、前記ゲート信号線に重畳する位置で突出部を有するパターンをなし、
前記半導体層は、平面的に観た場合、前記突出部の先端を除く部分において、前記導電体層に対して外方にはみ出し部を有するパターンを有することを特徴とする表示装置。
【請求項６】
前記突出部の先端は、平面的に観た場合、少なくとも当該突出部のエッジ部に前記半導体層がはみ出して形成されていないことを特徴とする請求項５に記載の表示装置。
【請求項７】
基板上に、順次積層された、ゲート信号線、絶縁膜、半導体層、および導電体層を有し、
前記導電体層は、少なくとも、ドレイン信号線と接続されるドレイン電極および画素電極と接続されるソース電極を構成し、
前記ソース電極は、平面的に観た場合、前記ゲート信号線に重畳する位置で突出部を有するパターンをなし、
前記ドレイン電極は、平面的に観た場合、先端に近い部分に突出部を有するパターンをなし、
前記半導体層は、平面的に観た場合、前記ソース電極の突出部の先端、および前記ドレイン電極の突出部の先端を除く部分において、前記導電体層に対して外方にはみ出し部を有するパターンをなして形成されていることを特徴とする表示装置。
【請求項８】
前記ドレイン電極の突出部は、平面的に観た場合、少なくともエッジ部に前記半導体層がはみ出して形成されていないことを特徴とする請求項７に記載の表示装置。
【請求項９】
前記ソース電極の突出部は、平面的に観た場合、少なくともエッジ部に前記半導体層がはみ出して形成されていないことを特徴とする請求項７に記載の表示装置。
【請求項１０】
前記ドレイン電極は、平面的に観た場合、ソース電極の先端部を囲むようにして形成された、ほぼＵ字状のパターンをなすことを特徴とする請求項７に記載の表示装置。
【請求項１１】
前記ドレイン電極の突出部は、該ドレイン電極とドレイン信号線との接続部を兼ねたものとなっていることを特徴とする請求項７に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は表示装置に係り、特に、各画素に薄膜トランジスタを備える表示装置に関する。
【背景技術】
【０００２】
この種の表示装置は、その表示部にマトリックス状に配置された複数の画素を有し、その各画素列を、その各画素に備えられる薄膜トランジスタをゲート信号線を介して供給する走査信号によってオンさせることによって順次選択し、この選択のタイミングに合わせて、該画素列の各画素に他の画素列の対応する画素に共通に接続されたドレイン信号線を介して映像信号を供給するように構成されている。
【０００３】
そして、前記薄膜トランジスタの構成として、その半導体層が、該薄膜トランジスタの形成領域以外にも、該薄膜トランジスタの電極と前記ドレイン信号線との接続部、および前記ドレイン信号線のそれぞれの下層にまで及んで形成されたものが知られている。
【０００４】
このような構成の薄膜トランジスタは、たとえば特殊な製造工程を経ることによって形成することができ、また、このような構成とすることによって、ドレイン信号線の段差による段切れ等を回避できる効果を奏するようになる。
【０００５】
なお、このような構成からなる薄膜トランジスタを有する表示装置は、たとえば、下記特許文献１あるいは特許文献２に開示されている。
【特許文献１】特開２００３−３０３９７３号公報
【特許文献２】特開２００５−３０３１１９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、上述した構成からなる表示装置は、それを平面的に観た場合、前記半導体層が、薄膜トランジスタのドレイン電極とソース電極、これらドレイン電極とソース電極の間のチャネル領域、ドレイン信号線、このドレイン信号線と前記ドレイン電極との接続部によって定められる輪廓部よりも外方にはみ出し部を有するパターンをなしたものとなっている。
【０００７】
このため、たとえば、ドレイン信号線の下層にある半導体層に光（たとえばバックライト光）が照射されることにより、前記ドレイン信号線の下層の半導体層に発生した電荷（キャリア）は、前記半導体層の前記はみ出し部を通して、薄膜トランジスタのチャネル領域に流入するという現象が生じる。
【０００８】
すなわち、前記薄膜トランジスタは光リークが発生し易い構成となっており、この光リークにより、クロストーク、輝度ムラ、コントラスト低下などの表示特性の低下が発生することになる。
【０００９】
前記特許文献１および特許文献２においてもこのような不都合を指摘し、この不都合を解消するため、特許文献１ではフォトリソグラフィ技術で形成する半導体層のパターンを変更する手法が用いられ、特許文献２では半導体層の前記はみ出し部の表面を粗面化する手法が用いられている。
【００１０】
しかし、前記特許文献１および特許文献２は、いずれも、たとえばレジストリフロー方法を用いて薄膜トランジスタを形成すること、あるいはドレイン電極等を特殊な形状とすること等の開示はされていないものとなっている。
【００１１】
本発明の目的は、薄膜トランジスタにリーク電流が発生するのを回避させた表示装置を提供することにある。
【課題を解決するための手段】
【００１２】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
【００１３】
（１）本発明による表示装置は、たとえば、基板上に、順次積層された、ゲート信号線、絶縁膜、半導体層、および導電体層を有し、
前記導電体層は、少なくとも、ドレイン信号線と接続されるドレイン電極および画素電極と接続されるソース電極を構成し、
前記半導体層は、平面的に観た場合、前記ドレイン電極の先端を除く部分において、前記導電体層に対して外方にはみ出し部を有するパターンを有することを特徴とする。
【００１４】
（２）本発明による表示装置は、たとえば、（１）の構成を前提とし、前記ドレイン電極の先端は、平面的に観た場合、少なくともエッジ部に前記半導体層がはみ出して形成されていないことを特徴とする。
【００１５】
（３）本発明による表示装置は、たとえば、（１）の構成を前提とし、前記ドレイン電極は、平面的に観た場合、ソース電極の先端部を囲むようにして形成された、ほぼＵ字状のパターンをなすことを特徴とする。
【００１６】
（４）本発明による表示装置は、たとえば、（１）の構成を前提とし、前記ドレイン電極は、前記先端部近傍に突出部を備え、当該突出部は、該ドレイン電極とドレイン信号線との接続部を兼ねたものとなっていることを特徴とする。
【００１７】
（５）本発明による表示装置は、たとえば、基板上に、順次積層された、ゲート信号線、絶縁膜、半導体層、および導電体層を有し、
前記導電体層は、少なくとも、ドレイン信号線と接続されるドレイン電極および画素電極と接続されるソース電極を構成し、
前記ソース電極は、平面的に観た場合、前記ゲート信号線に重畳する位置で突出部を有するパターンをなし、
前記半導体層は、平面的に観た場合、前記突出部の先端を除く部分において、前記導電体層に対して外方にはみ出し部を有するパターンを有することを特徴とする。
【００１８】
（６）本発明による表示装置は、たとえば、（５）の構成を前提とし、前記突出部の先端は、平面的に観た場合、少なくとも当該突出部のエッジ部に前記半導体層がはみ出して形成されていないことを特徴とする。
【００１９】
（７）本発明による表示装置は、たとえば、基板上に、順次積層された、ゲート信号線、絶縁膜、半導体層、および導電体層を有し、
前記導電体層は、少なくとも、ドレイン信号線と接続されるドレイン電極および画素電極と接続されるソース電極を構成し、
前記ソース電極は、平面的に観た場合、前記ゲート信号線に重畳する位置で突出部を有するパターンをなし、
前記ドレイン電極は、平面的に観た場合、先端に近い部分に突出部を有するパターンをなし、
前記半導体層は、平面的に観た場合、前記ソース電極の突出部の先端、および前記ドレイン電極の突出部の先端を除く部分において、前記導電体層に対して外方にはみ出し部を有するパターンをなして形成されていることを特徴とする。
【００２０】
（８）本発明による表示装置は、たとえば、（７）の構成を前提とし、前記ドレイン電極の突出部は、平面的に観た場合、少なくともエッジ部に前記半導体層がはみ出して形成されていないことを特徴とする。
【００２１】
（９）本発明による表示装置は、たとえば、（７）の構成を前提とし、前記ソース電極の突出部は、平面的に観た場合、少なくともエッジ部に前記半導体層がはみ出して形成されていないことを特徴とする。
【００２２】
（１０）本発明による表示装置は、たとえば、（７）の構成を前提とし、前記ドレイン電極は、平面的に観た場合、ソース電極の先端部を囲むようにして形成された、ほぼＵ字状のパターンをなすことを特徴とする。
【００２３】
（１１）本発明による表示装置は、たとえば、（７）の構成を前提とし、前記ドレイン電極の突出部は、該ドレイン電極とドレイン信号線との接続部を兼ねたものとなっていることを特徴とする。
【００２４】
なお、本発明は以上の構成に限定されず、本発明の技術思想を逸脱しない範囲で種々の変更が可能である。
【発明の効果】
【００２５】
このように構成した表示装置は、薄膜トランジスタにリーク電流が発生するのを回避させることができる。
【発明を実施するための最良の形態】
【００２６】
以下、図面を用いて本発明による表示装置の実施例を説明する。
【００２７】
［実施例１］
図２は、本発明による表示装置としてたとえば液晶表示装置を例に挙げ、その液晶表示部における画素の等価回路の一実施例を示している。また、図２は、液晶を介して対向配置される各基板の一方の基板ＳＵＢの液晶側に面に形成される回路を示し、互いに隣接するたとえば２×３個の画素における回路を示している。
【００２８】
図２において、各画素は、図中ｙ方向に延在し隣接する一対のドレイン信号線ＤＬ、ｘ方向に延在し隣接する一対のゲート信号線ＧＬによって、他の隣接する画素とそれらの領域が画されるようになっている。
【００２９】
そして、画素の一角において、ＭＩＳ型構造からなる薄膜トランジスタＴＦＴ
（Thine Film Transistor）が形成され、そのゲート電極は近接するゲート信号線ＧＬに接続され、ドレイン電極は近接するドレイン信号線ＤＬに接続されている。
【００３０】
また、各画素の領域内において一対の電極からなる画素電極ＰＸと対向電極ＣＴとが形成され、該画素電極ＰＸは前記薄膜トランジスタＴＦＴのソース電極に接続され、該対向電極ＣＴは前記コモン信号線ＣＬに接続されている。
【００３１】
このような回路構成において、各画素の対向電極ＣＴにコモン信号線ＣＬを介して基準電圧（映像信号に対して基準となる電圧）を印加し、ゲート信号線ＧＬにたとえば図中上方から順次ゲート電圧を印加することによって画素行が選択され、その選択のタイミングに応じて、各ドレイン信号線ＤＬに映像信号を供給することにより、前記画素行の各画素に前記ゲート電圧によってオンされた薄膜トランジスタＴＦＴを介して画素電極ＰＸに該映像信号の電圧が印加される。そして、該画素電極ＰＸと対向電極ＣＴの間に前記映像信号の電圧に対応する強度のいわゆる横電界が発生し、この横電界の強度に応じて液晶の分子を挙動させるようになっている。
【００３２】
このように示した回路は、そのゲート信号線ＧＬ、ドレイン信号線ＤＬ、薄膜トランジスタＴＦＴにおいて、幾何学的に同様の配置となっているが、たとえば、対向電極ＣＴは画素の大部分の領域に面状に形成され、画素電極ＰＸは絶縁膜を介して前記対向電極ＣＴと重畳された複数の帯状電極から構成されている。
【００３３】
このため、画素電極ＰＸと対向電極ＣＴとの間には液晶とともに前記絶縁膜を誘電体膜とする容量素子が形成され、前記画素電極ＰＸに映像信号が印加された場合、その映像信号の印加は該容量素子によって比較的長い時間蓄積されるようになっている。
【００３４】
図３は、たとえば透明基板からなる前記基板ＳＵＢの液晶側の面に形成された画素の構成を示した図である。図３に示す画素は一つの画素を示している。
【００３５】
図３において、その（ａ）は平面図、（ｂ）は（ａ）のｂ−ｂ線における断面図、（ｃ）は（ａ）のｃ−ｃ線における断面図である。
【００３６】
まず、基板ＳＵＢの液晶側の面（表面）には、ゲート信号線ＧＬおよびコモン信号線ＣＬが比較的大きな距離を有して平行に形成されている。
【００３７】
ゲート信号線ＧＬとコモン信号線ＣＬの間の領域には、たとえばＩＴＯ（Indium-Tin-Oxide）の透明導電材料からなる対向電極ＣＴが形成されている。対向電極ＣＴは、そのコモン信号線ＣＬ側の辺部において該コモン信号線ＣＬに重畳されて形成され、これにより、該コモン信号線ＣＬと電気的に接続されて形成されている。
【００３８】
そして、基板ＳＵＢの表面には、前記ゲート信号線ＧＬ、コモン信号線ＣＬ、および対向電極ＣＴをも被うようにして絶縁膜ＧＩが形成されている。この絶縁膜ＧＩは、後述の薄膜トランジスタＴＦＴの形成領域において該薄膜トランジスタＴＦＴのゲート絶縁膜として機能するもので、それに応じて膜厚等が設定されるようになっている。
【００３９】
前記絶縁膜ＧＩの上面であって、前記ゲート信号線ＧＬの一部と重畳する個所において、たとえばアモルファスシリコンからなる半導体層ＡＳが形成されている。この半導体層ＡＳは前記薄膜トランジスタＴＦＴの半導体層となるものである。
【００４０】
なお、この半導体層ＡＳは、後述でも明らかとなるが、該薄膜トランジスタＴＦＴの形成領域に限らず、ドレイン信号線ＤＬの下方と、該ドレイン信号線ＤＬとドレイン電極ＤＴとを電気的に接続する接続部ＪＣの下方と、ソース電極ＳＴおよびドレイン電極ＤＴの下方において、それぞれ、形成されている。
【００４１】
このような半導体層ＡＳは、該薄膜トランジスタＴＦＴを、たとえば、いわゆるレジストリフロー方法で形成することによって、上述したパターンで構成され、たとえばドレイン信号線ＤＬにおいて段差を少なく構成できいわゆる段切れの不都合を回避できる効果を奏する。なお、以下の説明において、前記半導体層ＡＳのうち薄膜トランジスタＴＦＴの形成領域以外の領域に形成された半導体層を符号ＡＳ’で示す場合がある。
【００４２】
そして、図中ｙ方向に延在してドレイン信号線ＤＬが形成され、このドレイン信号線ＤＬはその一部において前記薄膜トランジスタＴＦＴ側に延在する延在部を有し、この延在部（接続部ＪＣ）は前記半導体層ＡＳ上に形成された該薄膜トランジスタＴＦＴのドレイン電極ＤＴに接続されている。この場合、前記接続部ＪＣは前記ゲート信号線ＧＬに重畳して形成されたものとなっている。
【００４３】
また、該ドレイン信号線ＤＬおよびドレイン電極ＤＴの形成の際に同時に形成されるソース電極ＳＴが、前記半導体層ＡＳ上にて前記ドレイン電極ＤＴと対向し、かつ、該半導体層ＡＳ上から画素領域側に若干延在された延在部を有して形成されている。この延在部は後に説明する画素電極ＰＸの一部と接続されるパッド部ＰＤを構成するようになっている。
【００４４】
なお、前記ドレイン電極ＤＴは、後述でも明らかとなるが、前記ソース電極ＳＴの先端部を囲むようにして形成されたほぼＵ字状のパターンとして形成されている。これにより、該薄膜トランジスタＴＦＴのチャネル幅を大きく構成できる効果を奏する。
【００４５】
なお、前記半導体層ＡＳは、それを絶縁膜ＧＩ上に形成する際に、たとえば、その表面に高濃度の不純物がドープされて形成され、前記ドレイン電極ＤＴおよびソース電極ＳＴをフォトレジスト膜を用いてパターニングして形成した後に、そのフォトレジスト膜をリフローして形状を変え、該ドレイン電極ＤＴおよびソース電極ＳＴの形成領域以外の領域に形成された高濃度の不純物層をエッチングするようにしている。半導体層ＡＳとドレイン電極ＤＴおよびソース電極ＳＴのそれぞれの間に高濃度の不純物層を残存させ、この不純物層をオーミックコンタクト層として形成するためである。
【００４６】
このようにすることにより、前記薄膜トランジスタＴＦＴは、ゲート信号線ＧＬをゲート電極としたいわゆる逆スタガ構造のＭＩＳ構造のトランジスタが構成されることになる。
【００４７】
なお、ＭＩＳ構造のトランジスタにあっては、そのバイアスの印加によってドレイン電極ＤＴとソース電極ＳＴが入れ替わるように駆動するが、この実施例の説明にあっては、便宜上、ドレイン信号線ＤＬと接続される側をドレイン電極ＤＴと、画素電極ＰＸと接続される側をソース電極ＳＴと称する。
【００４８】
基板ＳＵＢの表面には、前記薄膜トランジスタＴＦＴをも被って保護膜ＰＡＳが形成されている。この保護膜ＰＡＳは、該薄膜トランジスタＴＦＴを液晶との直接の接触を回避させるために設けられるようになっている。また、この保護膜ＰＡＳは、前記対向電極ＣＴと後述の画素電極ＰＸとの間に介層して設けられ、前記絶縁膜ＧＩとともに、該対向電極ＣＴと画素電極ＰＸの間に設けられた容量素子の誘電体膜としても機能するようになっている。
【００４９】
前記保護膜ＰＡＳの上面には、画素電極ＰＸが形成されている。この画素電極ＰＸは、たとえばＩＴＯ（Indium-Tin-Oxide）等の透明導電材からなり、前記対向電極ＣＴと広い面積にわたって重畳して形成されている。
【００５０】
そして、該画素電極ＰＸは、多数のスリットがその長手方向と交叉する方向に並設されて形成され、これによって両端が互いに接続された多数の帯状の電極からなる電極群を有するようにして形成されている。
【００５１】
また、前記基板ＳＵＢの表面には、画素電極ＰＸをも被って配向膜（図示せず）が形成され、この配向膜によって該配向膜と直接に接触する液晶の分子の初期配向方向を設定するようになっている。
【００５２】
なお、画素電極ＰＸの各電極は、図３（ａ）に示すように、画素の領域をたとえば図中上下に２分割させ、その一方の領域にはたとえばゲート信号線ＧＬの走行方向に対して＋４５°方向に延在するように形成され、他方の領域には−４５°方向に延在するようにして形成されている。いわゆるマルチドメイン方式を採用するもので、１画素内における画素電極ＰＸに設けたスリットの方向（画素電極ＰＸの電極群の方向）が単一である場合、観る方向により色つきが生じる不都合を解消した構成となっている。このことから、必ずしもこのような構成にする必要のないものである。
【００５３】
上述した実施例では、薄膜トランジスタＴＦＴの半導体層はアモルファスシリコンで形成したものであるが、ポリシリコンで形成したものであってもよい。
【００５４】
なお、上述した実施例では、ゲート信号線ＧＬの上方に絶縁膜ＧＩを介して薄膜トランジスタＴＦＴが重畳されて形成されたものである。しかし、ゲート信号線ＧＬの一部において薄膜トランジスタＴＦＴのゲート電極となるべく延在部を設け、この延在部の上方に絶縁膜ＧＩを介して薄膜トランジスタＴＦＴを形成するようにしてもよい。この場合においても、この明細書では、ゲート信号線ＧＬは前記延在部を含めたものとして把握する。
【００５５】
図１は、図３で示した薄膜トランジスタＴＦＴ（図中点線枠Ｑの部分）を拡大して示した平面図である。
【００５６】
ゲート信号線ＧＬを被って形成される絶縁膜ＧＩ（図示せず）の上面に半導体層ＡＳが形成されている。
【００５７】
なお、ゲート信号線ＧＬは、ドレイン信号線ＤＬとの交差部において透孔ＬＨが形成され、これにより該ドレイン信号線ＤＬとの公差経路を二経路にし、仮に一方の経路においてドレイン信号線ＤＬとの間でショートが生じた場合、該経路をゲート信号線ＧＬから切り離すことによって修復可能な構成となっている。このことから、図示しないバックライト等の光が前記透孔ＬＨを通して半導体層ＡＳに照射され、該半導体層ＡＳに電荷が誘起され易い構成となっている。
【００５８】
前記半導体層ＡＳは、この半導体層ＡＳの上面にパターン化されて形成された導電体層とほぼ同形のフォトレジスト膜（変形フォトレジスト膜）をマスクとした選択エッチングによって形成され、そのパターンは概略的には該導電体層とほぼ同様の形状となっている。この半導体層ＡＳのパターンについては後にさらに詳述する。
【００５９】
前記導電体層は、まず、前記ゲート信号線ＧＬに重畳して配置される半導体層ＡＳ上に形成される薄膜トランジスタＴＦＴのドレイン電極ＤＴとソース電極ＳＴとから構成されている。
【００６０】
前記ドレイン電極ＤＴは、平面的に観た場合ほぼＵ字状をなし、２つの棒状からなる各導電体層が、その長手方向を図中ｙ方向に一致づけて平行に配置され、図中下方の画素領域側の端部において互いに結合された結合部ＣＢを有する（図中上方の画素領域側の一端において開放部を有する）パターンで形成されている。
【００６１】
なお、このドレイン電極ＤＴは、前記導電体層の選択エッチングによって、ドレイン信号線ＤＬの形成とともに形成され、該ドレイン信号線ＤＬと電気的接続を図る接続部ＪＣを備えて構成されるようになっている。
【００６２】
この場合における前記接続部ＪＣは、ゲート信号線ＧＬと重畳されて延在され、ドレイン電極ＤＴの開放された一端の側に近い部分において接続された構成となっている。
【００６３】
このことは、前記接続部ＪＣは、それをドレイン電極ＤＴの側から観た場合、ソース電極ＳＴと反対の辺側であって前記一端（先端）に近い部分に形成された突出部（ＰＪ１）として把握することができる。
【００６４】
また、Ｕ字状のパターンとして形成されたドレイン電極ＤＴは、その開放された一端側であって、前記接続部ＪＣが形成されていない他の一端において、ソース電極ＳＴと反対の辺側の前記一端（先端）に近い部分に突出部ＰＪ２が形成されている。この場合、図１に示すように、ドレイン電極ＤＴの開放された一端側から前記接続部ＪＣまでの距離とほぼ同じ距離だけ離間した部分に前記突出部ＰＪ２が形成されていることが望ましい。
【００６５】
また、Ｕ字状のドレイン電極ＤＴの開放された一端側から挿入されるようにし結合された他端側へかけて延在するＩ字状のソース電極ＳＴが形成されている。  これにより、前記ドレイン電極ＤＴは、平面的に観た場合、ソース電極ＳＴの先端部を囲むようにして配置されるパターンを構成し、前記ドレイン電極ＤＴとソース電極ＳＴが相互に対向する半導体層ＡＳ面にＵ字状のチャネル領域が構成されるようになる。
【００６６】
前記ソース電極ＳＴは、前記ゲート信号線ＧＬに対し図中上方の画素領域側へ該ゲート信号線ＧＬを越えて延在され、図示しない画素電極ＰＸとの接続を図るべくパッド部ＰＤに接続されている。このパッド部ＰＤも前記導電体層の選択エッチングによって形成され、前記ソース電極ＳＴとともに形成されるようになっている。
【００６７】
そして、前記半導体層ＡＳは、ドレイン信号線ＤＬ、接続部ＪＣ、ドレイン電極ＤＴ、ソース電極ＳＴ、およびパッド部ＰＤをそれぞれ構成する導電体層の下方領域、およびドレイン電極ＤＴとソース電極ＳＴとの間のチャネル領域はもちろんのこと、これによって定められる輪廓よりも、該輪廓のほぼ全周にわたって、外方に若干延在するはみ出し部を有するようにして形成されている。
【００６８】
ここで、該半導体層ＡＳの外方へのはみ出し部において前記輪廓の「ほぼ」全周にわたってとしたのは、一部において、前記半導体層ＡＳは、前記輪廓の外方にはみ出すことなく、むしろ該輪廓の内側に抉られて構成されていることにあり、本実施例の半導体層ＡＳにおいて特徴的な構成（パターン）となっている。
【００６９】
該半導体層ＡＳの特徴的な構成は、図１の一点鎖線の楕円枠Ａ、Ｂ、Ｃによって囲まれる部分において、顕在化されている。
【００７０】
すなわち、前記楕円枠Ａの部分は、ドレイン電極ＤＴの開放端側の一方の先端部であり、この先端部において、半導体層ＡＳは前記ドレイン電極ＤＴに対して外方に延在することなく、むしろ、内方に後退した形状で形成されている。換言すれば、ドレイン電極ＤＴの前記先端部は、平面的に観た場合、半導体層ＡＳのはみ出し領域を持たない状態となっている。また、ドレイン電極ＤＴの前記先端部は、半導体層ＡＳの下層にある絶縁膜ＧＩに触れないように形成される。
【００７１】
また、前記楕円枠Ｂの部分は、ドレイン電極ＤＴの開放端側の他方の先端部であり、この先端部において、半導体層ＡＳは前記ドレイン電極ＤＴに対して外方に延在することなく、むしろ、内方に後退した形状で形成されている。換言すれば、ドレイン電極ＤＴの前記先端部は、平面的に観た場合、半導体層ＡＳのはみ出し領域を持たない状態となっている。また、ドレイン電極ＤＴの前記先端部は、半導体層ＡＳの下層にある絶縁膜ＧＩに触れないように形成される。
【００７２】
さらに、前記楕円枠Ｃの部分は、ドレイン電極ＤＴに形成された前記突出部ＰＪ２の先端部であり、この先端部において、半導体層ＡＳは前記突出部ＰＪ２に対して外方に延在することなく、むしろ、内方に後退した形状で形成されている。換言すれば、突出部ＰＪ２の前記先端部は、平面的に観た場合、半導体層ＡＳのはみ出し領域を持たない状態となっている。また、ドレイン電極ＤＴの前記先端部は、半導体層ＡＳの下層にある絶縁膜ＧＩに触れないように形成される。
【００７３】
ここで、このような半導体層ＡＳが形成される理由を説明する。この形状の形成には、レジストリフローの特徴が利用されている。図８に、導電体層ＣＤＴ上に、リフロー後のフォトレジスト膜ＰＲＴが形成されている例を示す。図８（ａ）で示すように、輪廓にエッジ部（図中点線丸で示す）を持つような導電体層ＣＤＴの先端部分では、フォトレジスト膜ＰＴＲは、導電体層ＣＤＴの形状と同じように広がるのではなく、エッジ部分ではあまり広がらず、直線部分により多く広がる傾向を示す。図８（ｂ）では、さらに導電体層ＣＤＴに突起部ＴＰを組み合わせ、エッジ部（図中点線丸で示す）がより多く存在する形状を示している。図８（ｂ）で示されるような形状の場合、突起部ＴＰの存在により、導電体層ＣＤＴの輪廓線が多くなるため、周囲に広がるフォトレジスト膜ＰＴＲの量が減る。特に、導電体層ＣＤＴのエッジ部では、その傾向が顕著であり、フォトレジスト膜ＰＴＲのはみ出しは無くなる。
【００７４】
このような特性は、突起部ＴＰが導電体層ＣＤＴの先端部に近い時に顕著に発生するため、突起部ＴＰの位置を調節することで、確実にフォトレジスト膜ＰＴＲがはみ出さない領域を形成することが可能となる。
【００７５】
本発明では、このような特徴を利用し、突起部ＴＰの形状を利用することで、フォトレジスト膜ＰＴＲ（＝半導体層ＡＳ）が、導電体層ＣＤＴをはみ出さない領域を形成するものである。
【００７６】
なお、本発明で重要なことは、薄膜トランジスタＴＦＴの所定の領域において、導電体層ＣＤＴをはみ出さない半導体層ＡＳを形成することである。図４に、図１のドレイン電極ＤＴとソース電極ＳＴの周辺を拡大した図を示す。図４（ａ）で示すように、ドレイン電極ＤＴの開放側における各先端は、その先端、特にエッジ部を境にして両側に存在する半導体層ＡＳを電気的、平面的に分離させることができるようになる。このことから、たとえば図示しないバックライトの光の照射によってドレイン信号線ＤＬの下層の半導体層ＡＳにキャリア（図中○で示す）が発生しても、そのキャリアの薄膜トランジスタＴＦＴのチャネル領域への流入の経路が前記ドレイン電極ＤＴの先端の部分で断たれることになり、リーク電流の発生を回避できる。
【００７７】
参考までに、図４（ｂ）に、半導体層ＡＳを分断することを意識していない例を示す。この図では、半導体層ＡＳを介してキャリア（図中○で示す）がソース電極ＳＴ側にリークしてしまう。
【００７８】
本実施例の特徴は、図８で示す特性を利用し、ドレイン電極ＤＴの先端部の近傍に、図８の突起部ＴＰと同等の構成として、ドレイン信号線ＤＬとの接続部ＪＣ（ＰＪ１）と突起部ＰＪ２を形成することである。接続部ＪＣ（ＰＪ１）や突起部ＰＪ２の形成位置は、確実に、半導体層ＡＳがドレイン電極ＤＴからはみ出さない領域を形成可能な位置に調整される。
【００７９】
なお、図１の構成では、Ｕ字状をなすドレイン電極ＤＴの開放側における各先端において、いずれも半導体層ＡＳから突出させて形成したものであるが、ドレイン信号線ＤＬと接続される側の先端のみを半導体層ＡＳから突出させるようにしてもよい（したがって、図１に示す突出部ＰＪ２を設けない構成となる）。ドレイン信号線ＤＬから遠くに位置づけられる側のドレイン電極ＤＴにおいて、ドレイン信号線ＤＬの下層の半導体層ＡＳ’に発生したキャリアの影響が少ないと考えられるからである。
【００８０】
図５は、本発明による表示装置の製造方法の一実施例を、前記薄膜トランジスタＴＦＴの部分において示した行程図である。図５に示す各工程図は図１のV−V線における断面を示している。以下、図５を用いて工程順に説明する。
【００８１】
まず、図５（ａ）に示すように、主表面（液晶側の面）に、ゲート信号線ＧＬ、および、該ゲート信号線ＧＬをも被って絶縁膜ＧＩが形成された基板ＳＵＢを用意する。
【００８２】
そして、前記基板ＳＵＢの絶縁膜ＧＩの上面の全域に、たとえばＣＶＤ方法を用いて半導体層ＡＳおよび導電体層ＣＤＴを順次積層する。
【００８３】
ここで、前記半導体層ＡＳはたとえばアモルファスＳｉからなり、その表面は高濃度のｎ型不純物がドープされた高濃度不純物層ＣＮＬとして形成されている。この高濃度不純物層ＣＮＬは薄膜トランジスタＴＦＴのオーミックコンタクト層として機能させるものである。
【００８４】
次に、図５（ｂ）に示すように、前記導電体層ＣＤＴの表面の全域にフォトレジスト膜を塗布し、このフォトレジスト膜を周知のフォトリソグラフィ技術により選択的に除去してパターン化する。
【００８５】
ここで、残存されたフォトレジスタ膜ＰＴＲのパターンは、前記導電体層ＣＤＴの選択エッチングによって残存させようとするパターンと同様となっている。
【００８６】
次に、図５（ｃ）に示すように、残存されたフォトレジスト膜ＰＴＲをマスクとして導電体層ＣＤＴおよび前記高濃度不純物層ＣＮＬを順次エッチングする。ここで、たとえば、導電体層ＣＤＴにはいわゆるウェットエッチングを用い、高濃度不純物層ＣＮＬにはドライエッチングを用いる。
【００８７】
この選択エッチングによって残存された導電体層ＣＤＴによって、薄膜トランジスタＴＦＴのドレイン電極ＤＴおよびソース電極ＳＴと、前記ドレイン電極ＤＴに接続されるドレイン信号線ＤＬ（該ドレイン電極ＤＴとの接続部ＪＣも含む）、前記ソース電極ＳＴの画素電極と接続されるパッド部ＰＤが形成されるようになる。
【００８８】
なお、導電体層ＣＤＴおよび前記高濃度不純物層ＣＮＬのエッチングが終了した段階でも前記フォトレジスト膜ＰＴＲを除去することなく次の工程に移行することになる。
【００８９】
次に、図５（ｄ）に示すように、前記フォトレジスト膜ＰＴＲをリフローさせて変形フォトレジスト膜ＰＴＲ’を形成する。このリフローによる変形フォトレジスト膜ＰＴＲ’は、たとえば、前記フォトレジスト膜ＰＴＲを有機溶媒溶液の蒸気中に１〜３分間曝し、これによって、該フォトレジスト膜ＰＴＲに有機溶媒溶液を徐々に浸透させ、該フォトレジスト膜ＰＴＲに溶解を起こさせるようにして形成する。
【００９０】
このリフローによって、パターン化された導電体層ＣＤＴの上方に形成されている前記フォトレジスト膜ＰＴＲは、平面的に観た場合、該導電体層ＣＤＴの外方に及んで、換言すれば、該導電体層ＣＤＴの輪廓からはみ出した部分に及んで流動することになる。
【００９１】
この場合、当該導電体層ＣＤＴに対して隣接して配置される他の導電体層ＣＤＴがある場合、当該導電体層ＣＤＴから流動したフォトレジスト膜ＰＴＲと他の導電体層ＣＤＴから流動したフォトレジスト膜ＰＴＲは互いに合流し合い、当該導電体層ＣＤＴと他の導電体層ＣＤＴの間の狭い領域は該フォトレジスト膜ＰＴＲによって埋められることになる。すなわち、ドレイン電極ＤＴとソース電極ＳＴの間のチャネル領域に相当する部分において該フォトレジスト膜ＰＴＲが埋められるようになる。
【００９２】
さらに、リフローされた該フォトレジスト膜ＰＴＲ’は、図４に示したように、前記導電体層ＣＤＴのドレイン電極ＤＴのエッジ部には広がらず、該導電体層ＣＤＴのより直線性の強い領域へ流動する。
【００９３】
次に、図５（ｅ）に示すように、リフローされたフォトレジスト膜ＰＴＲ’をマスクとし、このマスクから露出された半導体層ＡＳを選択エッチングする。ここで、前記フォトレジスト膜ＰＴＲ’の輪廓は、図１に示した半導体層ＡＳ（ＡＳ’）の輪廓に相当し、該フォトレジスト膜をマスクとして該半導体層ＡＳを選択エッチングした場合、該半導体層ＡＳ（ＡＳ’）は図１に示すようにエッチングされる。
【００９４】
そして、図５（ｆ）に示すように、前記フォレジスト膜ＰＴＲ’を除去することによって、薄膜トランジスタＴＦＴの形成が終了する。その後は、該薄膜トランジスタＴＦＴをも被って基板ＳＵＢの表面に前記保護膜ＰＡＳを形成し、この保護膜ＰＡＳの上面に画素電極ＰＸを形成する。
【００９５】
［実施例２］
図６は、本発明による表示装置の他の実施例を示す説明図で、図１に対応した図となっている。
【００９６】
図１の場合と比較して異なる構成はソース電極ＳＴにあり、該ソース電極ＳＴのうち、前記ドレイン電極ＤＴと対向する部分からパッド部ＰＤに至る部分であってゲート信号線ＧＬと重畳する個所において、その両辺のそれぞれに突出部ＰＪ３、ＰＪ４が形成されていることにある。
【００９７】
このように構成した場合、前記突出部ＰＪ３、ＰＪ４を導電体層ＣＤＴの突出した先端部として観た場合、該先端部から後方側へ該先端部と近接する個所に該先端部の幅よりも大きな幅広部をソース電極ＳＴによって構成されることになる。
【００９８】
このため、半導体層ＡＳ’は、該突出部ＰＪ３、ＰＪ４の先端部において、該突出部ＰＪ３、ＰＪ４の輪廓の外方にはみ出すことなく、むしろ該輪廓の内側に抉られて構成されることになる。
【００９９】
したがって、前記突出部ＰＪ３、ＰＪ４を境にして両側に存在する半導体層ＡＳ’を電気的に分離させることができるようになる。このことから、図示しない画素電極ＰＸに蓄積された電荷が、ソース電極ＳＴの下層の半導体層ＡＳ’に発生したキャリアを介して薄膜トランジスタＴＦＴのチャネル領域に流入するのを前記突出部ＰＪ３、ＰＪ４の部分で断つことが可能になり、リーク電流の発生を回避できる。
【０１００】
なお、図６においては、ドレイン電極ＤＴのドレイン信号線ＤＬとの接続部ＪＣを該ドレイン電極ＤＴの開放側の各端から比較的遠い個所に設け、該各端から近接する個所に、図１に示した突出部ＰＪ１、ＰＪ２を形成しない構成としたものである。しかし、ドレイン電極ＤＴの開放側の各端部を図１に示した構成とすることにより、図１に示した効果を合わせ持つようにするようにしてもよいことはいうまでもない。
【０１０１】
［実施例３］
図７は、本発明による表示装置の他の実施例を示す説明図で、図１に対応した図となっている。
【０１０２】
図１の場合と比較して異なる構成はドレイン電極ＤＴにあり、該ドレイン電極ＤＴが、Ｉ字形状として構成されていることにある。
【０１０３】
この場合においても、該ドレイン電極ＤＴの両端は、その下層の半導体層ＡＳの輪廓よりも外方に突出した状態で構成されている。
【０１０４】
すなわち、該ドレイン電極ＤＴの一端は、その一端に近接する個所にドレイン信号線ＤＬとの接続部ＪＣによって突出部ＰＪＩが形成され、他端はその他端に近接する個所に突出部ＰＪ５が新たに形成されている。
【０１０５】
なお、この実施例では、上述した構成を前提として、さらに、ソース電極ＳＴを図６に示した構成とするようにしてもよいことはもちろんである。この場合、ドレイン電極ＤＴはソース電極ＳＴの一方の辺側のみに位置づけられていることから、該ソース電極ＳＴに形成する突出部は、少なくとも前記ドレイン電極ＤＴの辺側の一部に形成すればよい。
【０１０６】
上述した実施例では、液晶にいわゆる横電界を生じさせて該液晶の駆動を行っているものである。しかし、これに限定されることはなく、たとえば縦電界と称される方向に電界を生じさせるものにおいても本発明を適用できるものである。
【０１０７】
図１および図６に示した各実施例では、ドレイン電極ＤＴをＵ字状、ソース電極ＳＴをＩ字状としたものである。しかし、これらの関係を逆にし、ソース電極ＳＴをＵ字状、ドレイン電極ＤＴをＩ字状とするようにした場合でも、本発明を適用させることができる。
【０１０８】
上述した実施例では、レジストリフロー方式を用いたが、たとえばハーフトーン露光技術を用いても同様の効果を得ることが可能である。また、液晶表示装置を例に挙げて本発明の表示装置を説明したものである。しかし、本発明は、たとえば有機ＥＬ表示装置等の他の表示装置にも適用できる。有機ＥＬ表示装置等においてもたとえば画素毎に薄膜トランジスタを備えて構成され、上述したと同様の課題を有するからである。
【０１０９】
上述した各実施例はそれぞれ単独に、あるいは組み合わせて用いても良い。それぞれの実施例での効果を単独であるいは相乗して奏することができるからである。
【図面の簡単な説明】
【０１１０】
【図１】本発明による表示装置の一実施例を示す要部構成図である。
【図２】本発明による表示装置の各画素の一実施例を示す等価回路図である。
【図３】本発明による表示装置の画素の一実施例を示す構成図である。
【図４】本発明による表示装置の薄膜トランジスタによる効果を示す説明図である。
【図５】本発明による表示装置の製造方法の一実施例を示す工程図である。
【図６】本発明による表示装置の他の実施例を示す要部構成図である。
【図７】本発明による表示装置の他の実施例を示す要部構成図である。
【図８】導電体層の選択エッチングの際に用いたフォトレジストをリフローさせた場合の輪廓を前記導電体層との関係で示した説明図である。
【符号の説明】
【０１１１】
ＰＪ１、ＰＪ２、ＰＪ３、ＰＪ４、ＰＪ５……突出部、ＧＬ……ゲート信号線、ＤＬ……ドレイン信号線、ＣＬ……コモン信号線、ＴＦＴ……薄膜トランジスタ、ＰＸ……画素電極、ＣＴ……対向電極、ＳＵＢ……基板、ＧＩ……絶縁膜、ＡＳ……半導体層、ＤＴ……ドレイン電極、ＳＴ……ソース電極、ＰＡＳ……保護膜、ＪＣ……接続部、ＰＤ……パッド部、ＬＨ……透孔、ＣＮＬ……高濃度不純物層、ＣＤＴ……導電体層、ＰＴＲ……フォトレジスト膜、ＰＴＲ’……変形フォトレジスト膜。
【図１】
2008159643.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2008159643.tif 000008
【図７】
2008159643.tif 000009
【図８】
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