(57)【要約】【課題】ゲート絶縁膜の膜厚が薄くなった部分、即ち、段差部による半導体素子特性への影響を低減し、半導体素子の信頼性を向上させることを目的とする。また、そのような半導体素子を有する半導体装置を実現するための作製方法を提供することも課題とする。【解決手段】絶縁表面上に形成される半導体層と、半導体層上に形成される第１の絶縁層と、半導体層の端部を酸素を含む雰囲気下でプラズマ処理することにより形成される第２の絶縁層と、第１の絶縁層上及び第２の絶縁層上に形成されるゲート電極と、を有する。なお、第２の絶縁層は、半導体層のチャネル形成領域と接する酸化膜である。【選択図】図１
2008141108.tif 000002
【特許請求の範囲】
【請求項１】
絶縁表面上に形成される半導体層と、
前記半導体層上に形成される第１の絶縁層と、
前記半導体層の端部を酸素を含む雰囲気下でプラズマ処理することにより形成される第２の絶縁層と、
前記第１の絶縁層上及び前記第２の絶縁層上に形成されるゲート電極と、を有する半導体装置。
【請求項２】
絶縁表面上に形成されるチャネル形成領域を有する半導体層と、
前記半導体層上に形成される第１の絶縁層と、
前記半導体層の端部を酸素を含む雰囲気下でプラズマ処理することにより、前記チャネル形成領域に接して形成される第２の絶縁層と、
前記第１の絶縁層上及び前記第２の絶縁層上に形成されるゲート電極と、を有する半導体装置。
【請求項３】
請求項１又は請求項２において、
前記プラズマ処理は、電子密度が１×１０１１ｃｍ−３以上１×１０１３ｃｍ−３以下で、電子温度が０．５ｅＶ以上１．５ｅＶ以下のプラズマを用いて行われる半導体装置。
【請求項４】
請求項１乃至請求項３のいずれか一項において、
前記プラズマ処理は、酸素と希ガスとの混合ガス雰囲気下、酸素と水素と希ガスとの混合ガス雰囲気下、一酸化二窒素と希ガスとの混合ガス雰囲気下、または一酸化二窒素と水素と希ガスとの混合ガス雰囲気下で行われる半導体装置。
【請求項５】
絶縁表面上に半導体層を形成し、
前記半導体層上に第１の絶縁層を形成し、
前記半導体層及び前記第１の絶縁層をエッチングして前記半導体層の端部を露出させ、
酸素を含む雰囲気下で前記半導体層の露出した部分をプラズマ処理して第２の絶縁層を形成し、
前記第１の絶縁層上及び前記第２の絶縁層上にゲート電極を形成する半導体装置の作製方法。
【請求項６】
絶縁表面上に半導体層を形成し、
前記半導体層上に第１の絶縁層を形成し、
前記半導体層及び前記第１の絶縁層をエッチングして前記半導体層の端部を露出させ、
酸素を含む雰囲気下で前記半導体層の露出した部分をプラズマ処理して第２の絶縁層を形成し、
前記第１の絶縁層上及び前記第２の絶縁層上にゲート電極を形成し、
前記半導体層に不純物を添加して、前記半導体層に前記不純物が添加された不純物領域と、前記不純物が添加されないチャネル形成領域と、を形成し、
前記チャネル形成領域と前記第２の絶縁層は接する半導体装置の作製方法。
【請求項７】
請求項６又は請求項７において、
前記プラズマ処理は、電子密度が１×１０１１ｃｍ−３以上１×１０１３ｃｍ−３以下で、電子温度が０．５ｅＶ以上１．５ｅＶ以下のプラズマを用いて行う半導体装置の作製方法。
【請求項８】
請求項６乃至請求項８のいずれか一項において、
前記プラズマ処理は、酸素と希ガスとの混合ガス雰囲気下、酸素と水素と希ガスとの混合ガス雰囲気下、一酸化二窒素と希ガスとの混合ガス雰囲気下、または一酸化二窒素と水素と希ガスとの混合ガス雰囲気下で行う半導体装置の作製方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその作製方法に関する。
【背景技術】
【０００２】
近年、ガラス等の絶縁表面を有する基板上に薄膜トランジスタ（ＴＦＴ）を形成し、当該薄膜トランジスタをスイッチング素子等として利用する半導体装置の作製が盛んに行われている。当該薄膜トランジスタは、絶縁表面を有する基板上にＣＶＤ法、フォトリソグラフィ工程等を用いて島状の半導体膜を形成し、当該島状の半導体膜の一部をトランジスタのチャネル形成領域として利用するように設けられている（例えば特許文献１）。
【０００３】
一般的な薄膜トランジスタの模式図を図２２に示す。図２２（Ａ）は、薄膜トランジスタの上面図を示し、図２２（Ｂ）は図２２（Ａ）のＡ１とＢ１とを結ぶ破線における断面図を示し、図２２（Ｃ）は図２２（Ａ）のＡ２とＢ２とを結ぶ破線における断面図を示し、図２２（Ｄ）は図２２（Ｃ）の半導体層３２の端部２５の拡大図を示す。図２２（Ｂ）〜（Ｄ）に示すように、薄膜トランジスタは、基板３０上に、下地膜として機能する絶縁層３１が形成され、絶縁層３１上に、チャネル形成領域３２ａ、ソース領域及びドレイン領域として機能する不純物領域３２ｂ、３２ｃを有する半導体層３２が形成され、半導体層３２及び絶縁層３１上にゲート絶縁膜として機能する絶縁層３３が形成され、絶縁層３３上にゲート電極として機能する導電層３４が形成される。
【０００４】
図２２に示した薄膜トランジスタを作製する工程において、選択的にエッチングされた半導体層３２上にゲート絶縁膜として機能する絶縁層３３を形成する場合、半導体層３２の端部２５において絶縁層３３の膜厚が不均一となり絶縁層３３の被覆不良が生じる。絶縁層３３の膜厚が薄くなった部分においては、ゲート電圧の電界強度が強くなり、薄膜トランジスタの耐圧や信頼性に悪影響を与えていた。
【０００５】
また、半導体層３２の端部２５には、基板及び各薄膜の応力が集中するため、素子特性の変動を引き起こし問題となっていた。
【０００６】
この半導体層３２の端部の段差に起因するゲート絶縁膜の被覆性の低下を改善する手段として、活性層の端部をテーパー形状とする手段が用いられている（例えば、特許文献２）。
【０００７】
一方、高速動作を必要とする回路を構成する薄膜トランジスタとしては、チャネル長が短く、且つゲート絶縁膜の膜厚が薄いことが好ましい。このため、ゲート絶縁膜の膜厚は、数十ナノメートルと膜厚が薄くなっている。
【特許文献１】特開平０８−０１８０５５号公報
【特許文献２】特開２００５−１６７２０７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、半導体層の端部をテーパー形状にしても、電界や応力の集中は依然として問題となっている。
【０００９】
つまり、半導体層の端部をテーパー形状にしても、半導体層の端部においてゲート絶縁膜の膜厚が不均一となり、ゲート絶縁膜が薄い箇所において電界集中が生じてしまう。電界集中が起きることでリーク電流が増大し、デバイスの消費電力が増大する。更には、電界集中が過度な場合にはゲート絶縁膜の破壊が起こり、ゲートリーク不良が発生する。そのため、ゲート耐圧が低下する。これらはゲート絶縁膜の膜厚を数十ナノメートルと薄くした場合に特に顕著な問題である。
【００１０】
本願発明はこのような課題を解決するための技術であり、ゲート絶縁層の膜厚が薄くなった部分、即ち、段差部におけるゲート絶縁層の膜厚の不均一による半導体装置の特性への影響を低減し、半導体装置の信頼性を向上させることを目的とする。
【課題を解決するための手段】
【００１１】
本発明の半導体装置は、絶縁表面上に形成される半導体層と、半導体層上に形成される第１の絶縁層と、半導体層の端部を酸素を含む雰囲気下でプラズマ処理することにより形成される第２の絶縁層と、第１の絶縁層上及び第２の絶縁層上に形成されるゲート電極と、を有する。なお、第２の絶縁層は、半導体層のチャネル形成領域と接する酸化膜である。
【００１２】
また、本発明の半導体装置は、絶縁表面上に半導体層を形成し、半導体層上に第１の絶縁層を形成し、半導体層及び第１の絶縁層をエッチングして半導体層の端部を露出させ、酸素を含む雰囲気下で半導体層の露出した部分をプラズマ処理して第２の絶縁層を形成し、前記第１の絶縁層上及び前記第２の絶縁層上にゲート電極を形成することで作製することができる。
【００１３】
また、プラズマ処理は、電子密度が１×１０１１ｃｍ−３以上１×１０１３ｃｍ−３以下で、電子温度が０．５ｅＶ以上１．５ｅＶ以下のプラズマを用いて行うことができる。プラズマ処理は例えば、酸素と希ガスとの混合ガス雰囲気下、酸素と水素と希ガスとの混合ガス雰囲気下、一酸化二窒素と希ガスとの混合ガス雰囲気下、または一酸化二窒素と水素と希ガスとの混合ガス雰囲気下で行うことができる。
【発明の効果】
【００１４】
本発明において、ゲート電極下の半導体層のチャネル形成領域の端部（側面）に絶縁層を有するため、ゲート絶縁膜の半導体層表面への被覆不良が半導体装置に及ぼす影響を低減することができる。つまり、半導体層のチャネル形成領域の側面とゲート電極とが接するのを防ぐことができる。
【００１５】
また、ゲート絶縁層の実効膜厚に比べて半導体層の端部に形成される酸化膜の実効膜厚を厚くすることができるため、半導体層の端部における電界集中を緩和することができる。
【００１６】
また、半導体層の端部と下地膜として機能する絶縁層との接する部分において絶縁層に凹部が形成される場合があるが、半導体層の端部に選択的に絶縁層を形成することができるため、下地の絶縁層に凹部が形成されても、半導体層とゲート電極とが接することがなくなる。
【００１７】
従って、ゲートリーク不良を低減し、ゲート電極の耐圧を向上させることが可能となる。本発明は、ゲート絶縁層として機能する絶縁膜の膜厚が数ナノメートル〜数十ナノメートルのように、膜厚が半導体層の膜厚よりも薄い場合に特に効果的である。従って、信頼性が高い半導体装置を作製することができる。
【発明を実施するための最良の形態】
【００１８】
本発明の実施の形態について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同じものを指す符号は異なる図面間で共通して用いる場合がある。
【００１９】
（実施の形態１）
本実施の形態では、半導体層の端部におけるゲート絶縁膜の被覆不良によるリーク電流を抑制することが可能な半導体装置の構造について説明する。
【００２０】
図１は本発明に係る半導体装置の主要な構成を説明するための上面図及び断面図である。図１（Ａ）は、特に薄膜トランジスタの要部の上面図を示し、図１（Ｂ）は図１（Ａ）のＡ１とＢ１とを結ぶ破線における断面図を示し、図１（Ｃ）は図１（Ａ）のＡ２とＢ２とを結ぶ破線における断面図を示している。
【００２１】
本実施の形態に示す薄膜トランジスタは、基板３０上に絶縁層３１を介して島状に設けられた半導体層３２と、半導体層３２上に形成されたゲート絶縁層３３と、半導体層３２の上方にゲート絶縁層３３を介して設けられたゲート電極として機能する導電層３４と、を含む薄膜トランジスタ２０５と、ゲート絶縁層３３及び導電層３４を覆って設けられた絶縁層２０３と、絶縁層２０３上に設けられたソース電極又はドレイン電極として機能する導電層２０４とを有している（図１（Ａ）〜（Ｃ））。なお、半導体層３２は、チャネル形成領域３２ａとソース領域又はドレイン領域として機能する不純物領域３２ｂ、３２ｃとに加えて、半導体層３２の端部、ここでは導電層３４の下方のチャネル形成領域３２ａに接した部分に形成された絶縁層３６とを有している。なお、チャネル形成領域３２ａ中に、不純物領域３２ｂ、３２ｃに添加した不純物とは逆の導電型の不純物が添加されていてもよい。
【００２２】
ここで、絶縁層３６は、酸素を含む雰囲気下で半導体層３２の端部をプラズマ処理することにより形成された酸化膜である。半導体層の端部に形成された絶縁層３６は、半導体層３２の端部とゲート電極として機能する導電層３４が短絡してリーク電流が流れるのを防止するために設ける。従って、絶縁層３６は、少なくとも半導体層３２のチャネル形成領域３２ａの側面（露出している部分）に形成されていればよい。ただし、それ以外の部分に形成されていてももちろん構わない。なお、本実施の形態において、絶縁層３６はゲート絶縁層３３の下側（基板側）の領域にゲート絶縁層３３と接して形成されている。
【００２３】
本実施の形態において、基板３０上に形成された絶縁層３１上に、半導体層とゲート絶縁層として機能する絶縁層とを順次形成し、半導体層と絶縁層とをエッチングすることにより、島状に設けられた半導体層３２及びゲート絶縁層３３を形成する。その後、ゲート絶縁層３３及び半導体層３２の端部の半導体層が露出している部分に対してプラズマ処理を行うことにより、半導体層３２の端部に絶縁層３６を形成することができる。
【００２４】
なお、本実施の形態において、ゲート絶縁層３３の表面からプラズマ処理を行うため、半導体層３２の端部のみではなく、ゲート絶縁層３３と接する半導体層３２表面も酸化される。従って、ゲート絶縁層３３と接する半導体層３２表面にも絶縁層３６が形成されている。
【００２５】
本実施の形態に示す半導体装置は、ゲート電極下の半導体層のチャネル形成領域の端部（側面）に絶縁層を有するため、ゲート絶縁膜の半導体層表面への被覆不良が半導体装置に及ぼす影響を低減することができる。つまり、半導体層のチャネル形成領域の側面とゲート電極とが接しない構造にできるため、ゲートリーク不良を低減し、ゲート電極の耐圧を向上させることが可能となる。
【００２６】
本実施の形態において、ゲート絶縁層３３は、酸化シリコン（ＳｉＯ）膜、窒化シリコン（ＳｉＮ）膜、酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ＞０）膜、窒化酸化シリコン（ＳｉＮｘＯｙ）（ｘ＞ｙ＞０）膜、Ｈｆ系酸化膜等を単層又は積層した膜を用いて形成することができる。このような絶縁層は、気相成長法やスパッタリング法で形成することができる。なお、気相成長法やスパッタリング法で形成されたゲート絶縁膜表面をプラズマ処理してもよい。また、半導体層３２を形成した後に、酸素を含む雰囲気又は窒素を含む雰囲気下で半導体膜表面をプラズマ処理することにより、半導体膜表面に形成された酸化シリコン（ＳｉＯ）膜、窒化シリコン（ＳｉＮ）膜、酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ＞０）膜、又は窒化酸化シリコン（ＳｉＮｘＯｙ）（ｘ＞ｙ＞０）膜をゲート絶縁層として用いることもできる。
【００２７】
ここで、ゲート絶縁層３３として、酸化シリコン（ＳｉＯ）膜、窒化シリコン（ＳｉＮ）膜、酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ＞０）膜、窒化酸化シリコン（ＳｉＮｘＯｙ）（ｘ＞ｙ＞０）膜、Ｈｆ系酸化膜等を単層又は積層した膜を、気相成長法やスパッタリング法を用いて形成する場合、これらの膜の誘電率に比べて半導体層３２の端部に形成される酸化膜の誘電率は小さくなる。よって、ゲート絶縁層３３と半導体層の端部に形成される絶縁層３６とを同程度の膜厚で形成した場合でも、ゲート絶縁層３３の実効膜厚に比べて半導体層３２の端部に形成される絶縁層３６（酸化膜）の実効膜厚を厚くすることができ、半導体層３２の端部における電界集中を緩和することができる。例えば、ゲート絶縁層３３を５〜２０ｎｍ程度の膜厚で形成した場合、ゲート絶縁層３３の実効膜厚に比べて半導体層３２の端部に形成される酸化膜の実効膜厚は厚くなり、半導体層３２の端部における電界集中を緩和することができる。従って、ゲートリーク不良を低減し、ゲート電極の耐圧を向上させることが可能となる。
【００２８】
また、ゲート絶縁層３３として窒化シリコン（ＳｉＮ）膜や窒化酸化シリコン（ＳｉＮｘＯｙ）（ｘ＞ｙ＞０）膜を用いた場合、ゲート絶縁層３３に接する半導体層３２の酸化速度に比べて、半導体層３２の端部の露出している部分の酸化速度が速いため、半導体層３２の端部に厚く酸化膜を形成することができる。よって、半導体層３２の端部付近における電界集中を緩和することができ、ゲートリーク不良を低減し、ゲート電極の耐圧を向上させることが可能となる。
【００２９】
また、エッチングして半導体層３２及び絶縁層３３を形成する際に、図２（Ａ）に示すように、半導体層３２の下地膜として形成される絶縁層３１も部分的に除去され、窪み３７が形成されることがある。窪み３７が形成された場合に、半導体層３２上にゲート絶縁層３３を形成すると、半導体層３２及び窪み３７の段差を覆いきれず、ゲート絶縁層３３が部分的に切断されてしまい、半導体層３２とゲート電極として機能する導電層３４とが接して半導体層３２及びゲート電極層の間でリーク電流が生じてしまう可能性がある。
【００３０】
しかしながら本実施の形態で示すように、島状の半導体層３２とゲート絶縁層３３を形成した後に半導体層３２表面を酸素を含む雰囲気下でプラズマ処理して半導体層３２の端部に絶縁層３６を形成することにより、図２（Ｂ）に示すように半導体層３２の表面を絶縁層で覆うことができる。従って、絶縁層３１が部分的に除去されて窪み３７が形成された場合でも、半導体層３２のチャネル形成領域３２ａと半導体層３２上に形成される導電層３４とが接することがなくなる。従って、ゲートリーク不良を低減し、ゲート電極の耐圧を向上させることが可能となる。
【００３１】
なお、酸素を含む雰囲気下として例えば、酸素（Ｏ２）と希ガス（Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅの少なくとも一つを含む）との混合ガス雰囲気下、酸素と水素（Ｈ２）と希ガスとの混合ガス雰囲気下、一酸化二窒素と希ガスとの混合ガス雰囲気下、または一酸化二窒素と水素と希ガスとの混合ガス雰囲気下で行うことができる。例えば、酸素（Ｏ２）、水素（Ｈ２）とアルゴン（Ａｒ）との混合ガスを用いることができる。その場合、酸素を０．１〜１００ｓｃｃｍ、水素を０．１〜１００ｓｃｃｍ、アルゴンを１００〜５０００ｓｃｃｍ含んだ混合ガスを用いることができる。なお、酸素：水素：アルゴン＝１：１：１００の比率で混合ガスを導入することが好ましい。例えば、酸素を５ｓｃｃｍ、水素を５ｓｃｃｍ、アルゴンを５００ｓｃｃｍとして導入すればよい。
【００３２】
また、窒素を含む雰囲気下として例えば、窒素（Ｎ２）と希ガス（Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅの少なくとも一つを含む）との混合ガス雰囲気下、窒素と水素と希ガスとの混合ガス雰囲気下、またはアンモニア（ＮＨ３）と希ガスとの混合ガス雰囲気下で行うことができる。
【００３３】
なお、プラズマ処理は、上記ガスの雰囲気中において、電子密度が１×１０１１ｃｍ−３以上であり、電子温度が１．５ｅＶ以下のプラズマを用いて行う。より詳しくいうと、電子密度が１×１０１１ｃｍ−３以上１×１０１３ｃｍ−３以下で、電子温度が０．５ｅＶ以上１．５ｅＶ以下のプラズマで行う。上記プラズマはプラズマの電子密度が高密度であり、基板３０上に形成された被処理物（ここでは、半導体層３２）付近での電子温度が低いため、被処理物に対するプラズマによる損傷を防止することができる。また、プラズマの電子密度が１×１０１１ｃｍ−３以上と高密度であるため、プラズマ処理を用いて、被照射物を酸化することよって形成される酸化物または窒化膜は、ＣＶＤ法やスパッタ法等により形成された膜と比較して膜厚等が均一性に優れ、且つ緻密な膜を形成することができる。また、プラズマの電子温度が１．５ｅＶ以下と低いため、従来のプラズマ処理や熱酸化法と比較して低い温度で酸化または窒化処理を行うことができる。例えば、ガラス基板の歪点よりも１００度以上低い温度でプラズマ処理を行っても十分に酸化を行うことができる。また、プラズマを形成するための周波数としては、マイクロ波（２．４５ＧＨｚ）等の高周波を用いることができる。
【００３４】
なお、薄膜トランジスタの形状は図１に示すものに限られるものではなく、例えばゲート電極として機能する導電層３４の側壁に接して絶縁物からなるサイドウォール３０１を形成してもよいし、ソース領域又はドレイン領域として機能する不純物領域３２ｂ、３２ｃとチャネル形成領域３２ａとの間に、不純物領域３２ｂ、３２ｃより低濃度に不純物が添加された低濃度不純物領域（ＬＤＤ領域）３２ｄ、３２ｅが形成されていてもよい（図９（Ａ））。また、薄膜トランジスタの構造として上述した構造に限られず、チャネル形成領域が１つ形成されるシングルゲート構造でもよいし、２つ形成されるダブルゲート構造または３つ形成されるトリプルゲート構造等のマルチゲート構造を用いることができる。また、ゲート電極を積層構造で設けてもよい。例えば、ゲート電極を第１の導電層３４ａと第１の導電層３４ａ上に形成される第２の導電層３４ｂとの２層構造とし、第１の導電膜をテーパー状で形成し、第１の導電膜にのみ重なるように低濃度不純物領域３２ｄ、３２ｅを設ける構造（図９（Ｂ））としてもよい。また、ゲート電極を第１の導電層３４ａと第１の導電層３４ａ上に形成される第２の導電層３４ｂで設け、第２の導電層３４ｂの側壁に接し且つ導電層３４ａの上方に形成されるようにサイドウォール３０１を設ける構造（図９（Ｃ））としてもよい。また、ソース領域またはドレイン領域として機能する不純物領域３２ｂ、３２ｃをＮｉ、Ｃｏ、Ｗ等のシリサイドで形成することも可能である。
【００３５】
（実施の形態２）
本実施の形態では、図１に示した半導体装置の作製方法の一例に関して図面を参照して説明する。なお、本実施の形態では図１（Ａ）のＡ１とＢ１とを結ぶ破線での断面における作製工程を図３（Ａ）〜（Ｃ）、図４（Ａ）〜（Ｂ）を用いて、図１（Ａ）のＡ２とＢ２とを結ぶ破線での断面における作製工程を図３（Ｄ）〜（Ｆ）、図４（Ｃ）〜（Ｄ）を用いて説明する。
【００３６】
まず、基板３０上に絶縁層３１を形成する（図３（Ａ）、（Ｄ））。
【００３７】
基板３０は、ガラス基板、石英基板、金属基板（例えばセラミック基板またはステンレス基板など）、Ｓｉ基板等の半導体基板などを用いることができる。また、他にもプラスチック基板として、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフィン（ＰＥＳ）、アクリルなどの基板を選択することもできる。
【００３８】
絶縁層３１は、基板３０からアルカリ金属などの不純物が拡散して、上に形成される素子の汚染を防ぐものであり、ブロッキング層として適宜設ければ良い。例えば、ＣＶＤ法やスパッタリング法等を用いて、酸化シリコン、窒化シリコン、酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ＞０）、窒化酸化シリコン（ＳｉＮｘＯｙ）（ｘ＞ｙ＞０）等の絶縁材料を用いて形成することができる。例えば、絶縁層３１を２層構造とする場合、第１層目の絶縁膜として窒化酸化シリコン膜を形成し、第２層目の絶縁膜として酸化窒化シリコン膜を形成するとよい。また、第１層目の絶縁膜として窒化シリコン膜を形成し、第２層目の絶縁膜として酸化シリコン膜を形成してもよい。
【００３９】
続いて、絶縁層３１上に半導体膜２０１を形成する。半導体膜２０１は、非晶質半導体膜又は結晶質半導体膜で形成することができる。結晶性半導体膜としては、絶縁層３１上に形成した非晶質半導体膜を熱処理やレーザー光の照射によって結晶化させたものなどを用いることができる。なお、半導体材料としては、シリコンが好ましく、その他にシリコンゲルマニウム半導体等を用いることもできる。
【００４０】
半導体膜２０１は、１０ｎｍ〜２００ｎｍ、好ましくは１０ｎｍ〜５０ｎｍ程度、更に好ましくは１０ｎｍ〜３０ｎｍ程度の膜厚で形成するとよい。なお、５０ｎｍ以下の半導体膜を形成する場合、５０ｎｍ以上の膜厚で半導体膜を形成した後で、半導体膜の表面をドライエッチング処理することにより１０ｎｍ〜５０ｎｍ程度の膜厚の半導体膜を形成してもよい。このときのエッチングの際のエッチングガスとしては、Ｃｌ２、ＢＣｌ３、ＳｉＣｌ４等の塩素系のガス、ＣＦ４、ＮＦ３、ＳＦ６、ＣＨＦ３、ＣＦ４等のフッ素系のガス、又はフッ素系ガスにＯ２ガス、Ｈ２ガス、ＨｅやＡｒ等の不活性ガスを適宜加えた混合ガス等を用いることができる。なお、ドライエッチングの前に、半導体膜表面を希フッ酸処理して半導体表面に形成される自然酸化膜を除去し、その後半導体表面をオゾン水などで処理して半導体表面に酸化膜を形成しておいてもよい。
【００４１】
半導体膜２０１を５０ｎｍ以下程度の薄膜で形成することにより、半導体膜表面に形成されるゲート絶縁層の被覆不良を低減することができる。また、半導体膜を薄膜で形成することにより、ＴＦＴをより小型化することができる。また、ＴＦＴのしきい値電圧を小さくするためにチャネル形成領域への不純物元素のドープ量を増加させた場合でも、半導体膜を薄膜で形成することにより完全空乏型のＴＦＴを作製しやすくなるため、良好なＳ値でしきい値電圧の小さなＴＦＴを作製することができる。
【００４２】
また、非結晶半導体膜をレーザー光の照射によって結晶化若しくは再結晶化した膜を半導体膜２０１として用いる場合、レーザー光の光源としてＬＤ励起の連続発振（ＣＷ）レーザー（ＹＶＯ４、第２高調波（波長５３２ｎｍ））を用いることができる。特に第２高調波に限定する必要はないが、第２高調波はエネルギー効率の点で、さらに高次の高調波より優れている。ＣＷレーザーを半導体膜に照射すると、連続的に半導体膜にエネルギーが与えられるため、一旦半導体膜を溶融状態にすると、溶融状態を継続させることができる。さらに、ＣＷレーザーを走査することによって半導体膜の固液界面を移動させ、この移動の方向に沿って一方向に長い結晶粒を形成することができる。また、固体レーザーを用いるのは、気体レーザー等と比較して、出力の安定性が高く、安定した処理が見込まれるためである。なお、ＣＷレーザーに限らず、繰り返し周波数が１０ＭＨｚ以上のパルスレーザを用いることも可能である。繰り返し周波数が高いパルスレーザを用いると、半導体膜が溶融してから固化するまでの時間よりもレーザーのパルス間隔が短ければ、常に半導体膜を溶融状態にとどめることができ、固液界面の移動により一方向に長い結晶粒で構成される半導体膜を形成することができる。その他のＣＷレーザー及び繰り返し周波数が１０ＭＨｚ以上のパルスレーザを使用することもできる。例えば、気体レーザーとしては、Ａｒレーザー、Ｋｒレーザー、ＣＯ２レーザー等がある。固体レーザーとして、ＹＡＧレーザー、ＹＬＦレーザー、ＹＡｌＯ３レーザー、ＧｄＶＯ４レーザー、ＫＧＷレーザー、ＫＹＷレーザー、アレキサンドライトレーザー、Ｔｉ：サファイアレーザー、Ｙ２Ｏ３レーザー、ＹＶＯ４レーザー等がある。また、ＹＡＧレーザー、Ｙ２Ｏ３レーザー、ＧｄＶＯ４レーザー、ＹＶＯ４レーザーなどのセラミックスレーザがある。金属蒸気レーザーとしてはヘリウムカドミウムレーザ等が挙げられる。また、レーザー発振器において、レーザー光をＴＥＭ００（シングル横モード）で発振して射出すると、被照射面において得られる線状のビームスポットのエネルギー均一性を上げることができるので好ましい。その他にも、パルス発振のエキシマレーザーを用いても良い。
【００４３】
続いて、半導体膜２０１上にゲート絶縁層として機能する絶縁層２０６を形成する（図３（Ａ）、（Ｄ））。絶縁層２０６は、酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ＞０）膜、窒化酸化シリコン（ＳｉＮｘＯｙ）（ｘ＞ｙ＞０）膜、Ｈｆ系酸化膜等を用いて形成することができる。このような絶縁層は、気相成長法やスパッタリング法で形成することができる。また、半導体層２０１表面を酸素を含む雰囲気下又は窒素を含む雰囲気下でプラズマ処理することにより形成することもできる。
【００４４】
次に、絶縁層２０６上にレジスト２０２を選択的に形成する（図３（Ａ）、（Ｄ））。そして、レジスト２０２をマスクとして絶縁層２０６及び半導体膜２０１をドライエッチングして、ゲート絶縁層３３及び島状の半導体層３２を形成する（図３（Ｂ）、（Ｅ））。なお、レジスト２０２は、エッチングの際のマスクとして用いるものであり、ポジ型のフォトレジストやネガ型のフォトレジスト等を適宜選択して用いることができる。
【００４５】
なお、ドライエッチングのときのエッチングガスとしては、ＣＦ４、ＮＦ３、ＳＦ６、ＣＨＦ３、ＣＦ４等のフッ素系のガス、又は該フッ素系ガスにＯ２ガス、Ｈ２ガス、ＨｅやＡｒ等の不活性ガスを適宜加えた混合ガス等を用いることができる。好ましくは、ＣＦ４とＯ２との混合ガス、ＳＦ６とＯ２との混合ガス、ＣＨＦ３とＨｅとの混合ガス、又はＣＦ４とＨ２との混合ガスを用いるとよい。また、エッチングはドライエッチングに限られずウェットエッチングで行ってもよい。その場合、半導体膜２０１に対してＴＭＡＨ（ｔｅｔｒａｍｅｔｈｙｌａｎｍｍｏｎｉｕｍ  ｈｙｄｒｏｘｉｄｅ、テトラメチルアンモニウムヒドロキシド）に代表される有機アルカリ系水溶液を用いたウェットエッチングを行うことにより島状の半導体層３２を形成することができる。なお、エッチング液としてＴＭＡＨ等を用いた場合、半導体膜２０１のみが選択的にエッチングされるため、下地の絶縁層３１にダメージを与えずにエッチングすることができる。このように、絶縁表面に形成された半導体層を島状に分離形成することで、同一基板上に複数の薄膜トランジスタと周辺回路を形成した場合に、それぞれの素子を分離をすることができる。すなわち、１０Ｖ〜２０Ｖ程度の電圧で書き込みや消去を行う必要のあるメモリ素子アレイと、３Ｖ〜７Ｖ程度の電圧で動作してデータの入出力や命令の制御を主として行う周辺回路を同一基板上に形成した場合でも、各素子に印加する電圧の違いによる相互の干渉を防ぐことができる。
【００４６】
また、島状の半導体層３２の端部の断面形状は必ずしもテーパー状になっている必要はない。半導体層の端部付近に形成される膜の被覆不良の低減を考慮すると、よりθの角度が小さいほうが好ましいが、θが４５°〜９５°程度のテーパー状や垂直形状にエッチングしてもよい。
【００４７】
続いて、ゲート絶縁層３３上に形成されたレジスト２０２を除去する。そして、酸素を含む雰囲気中でプラズマ処理することにより、半導体層３２の端部及びゲート絶縁層３３と接する半導体層３２の表面に絶縁層３６を形成する（図３（Ｃ）、（Ｆ））。
【００４８】
次に、ゲート絶縁層３３上にゲート電極として機能する導電層３４を形成する（図４（Ａ）、（Ｃ））。ここでは、導電層３４は単層で形成した例を示しているが、もちろん導電性材料を２層又は３層以上の積層で設けた構造としてもよい。なお、ここでは図示しないが、導電層３４は、ゲート絶縁層３３上を覆って形成された導電層を選択的にエッチングすることにより形成することができる。
【００４９】
また、導電層３４は、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）等から選択された元素またはこれらの元素を主成分とする合金材料若しくは化合物材料で形成することができる。また、リン等の不純物元素をドーピングした多結晶珪素に代表される半導体材料により形成することもできる。例えば、導電層３４を第１の導電膜と第２の導電膜との積層構造とする場合、第１の導電膜として窒化タンタルを用い、第２の導電膜としてタングステンを用いて形成するとよい。なお、この組み合わせに限られず、導電層３４を積層して形成する場合には、上記材料を自由に組み合わせて設けることができる。
【００５０】
続いて、導電層３４をマスクとして半導体層３２に不純物元素１２１を導入することによって、半導体層３２に不純物領域３２ｂ、３２ｃ及び不純物元素１２１が導入されないチャネル形成領域３２ａを形成する（図４（Ａ）、（Ｃ））。なお、ここでは、導電層３４を島状の半導体層３２を横断するように形成した後に不純物元素を導入するため、導電層３４に覆われていない半導体層３２の領域に不純物が導入されて不純物領域３２ｂ、３２ｃが形成され、導電層３４に覆われた半導体層３２の領域には不純物元素１２１が導入されないチャネル形成領域３２ａが形成される。
【００５１】
ここで、不純物元素１２１としては、ｎ型を付与する不純物元素又はｐ型を付与する不純物元素を用いることができる。ｎ型を示す不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等を用いることができる。ｐ型を示す不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。例えば、不純物元素１２１として、リン（Ｐ）を１×１０１８〜１×１０２１／ｃｍ３の濃度で含まれるように半導体層３２に導入し、ｎ型を示す不純物領域３２ｂ、３２ｃを形成すればよい。なお、チャネル形成領域３２ａとソース領域又はドレイン領域との間に、ソース領域又はドレイン領域より低濃度に不純物が添加された低濃度不純物領域（ＬＤＤ領域）を形成してもよい。低濃度不純物領域を設けることにより、ドレイン端の電界を緩和して、書き込み及び消去の繰り返しによる劣化を抑制することができる。
【００５２】
また、チャネル形成領域３２ａ中に、不純物領域３２ｂ、３２ｃに添加した不純物とは逆の導電型を有する不純物元素（例えばｎ型ＴＦＴに対してはボロン）を添加してもよい。チャネル形成領域３２ａ中に逆導電型の不純物を添加することにより、ＴＦＴのしきい値電圧を制御することができる。なお、この不純物元素はゲート電極を介してドープすることによって添加してもよいし、ゲート電極形成前に予め添加しておいてもよい。
【００５３】
次に、導電層３４、ゲート絶縁層３３、絶縁層３１等を覆うように絶縁層２０３を形成する（図４（Ｂ）、（Ｄ））。その後、ゲート絶縁層３３及び絶縁層２０３にコンタクトホールを形成し、絶縁層２０３上にソース電極又はドレイン電極として機能する導電層２０４を選択的に形成する（図４（Ｂ）、（Ｄ））。ここで、導電層２０４は、半導体層３２のソース領域又はドレイン領域として機能する不純物領域３２ｂ、３２ｃと電気的に接続されるように設ける。
【００５４】
ここで、絶縁層２０３は、ＣＶＤ法やスパッタリング法等で形成した、酸化シリコン、酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ＞０）、窒化酸化シリコン（ＳｉＮｘＯｙ）（ｘ＞ｙ＞０）などを用いることができる。また、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、アクリル、エポキシ等の有機材料、またはシロキサン樹脂等のシロキサン材料、オキサゾール樹脂などからなる単層または積層構造で設けることができる。なお、シロキサン材料とは、Ｓｉ−Ｏ−Ｓｉ結合を含む材料に相当する。シロキサンは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基（例えばアルキル基、芳香族炭化水素）が用いられる。置換基として、フルオロ基を用いることもできる。オキサゾール樹脂は、例えば、感光性ポリベンゾオキサゾール等である。感光性ポリベンゾオキサゾールは、誘電率が低く（常温１ＭＨｚで誘電率２．９）、耐熱性が高く（示差熱天秤（ＴＧＡ：ｔｈｅｒｍａｌ  ｇｒａｖｉｔｙ  ａｎａｌｙｓｉｓ）昇温５℃／ｍｉｎで熱分解温度５５０℃）、吸水率が低い（常温２４時間で０．３％）材料である。オキサゾール樹脂は、ポリイミド等の比誘電率（３．２〜３．４程度）と比較すると、比誘電率が低いため（２．９程度）、寄生容量の発生を抑制し、高速動作を行うことができる。ここでは、絶縁層２０３として、ＣＶＤ法で形成した酸化シリコン、酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ＞０）又は窒化酸化シリコン（ＳｉＮｘＯｙ）（ｘ＞ｙ＞０）を単層又は積層して形成する。また、さらに、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、アクリル、エポキシ等の有機材料、シロキサン樹脂等のシロキサン材料、又はオキサゾール樹脂を積層して形成してもよい。
【００５５】
また、導電層２０４は、アルミニウム、タングステン、チタン、タンタル、モリブデン、ニッケル、ネオジウムから選ばれた一種の元素または当該元素を複数含む合金からなる単層構造または積層構造を用いることができる。例えば、当該元素を複数含む合金からなる導電膜として、チタンを含有したアルミニウム合金、ネオジウムを含有したアルミニウム合金などで形成することができる。また、積層構造で設ける場合、例えば、アルミニウム層若しくは前記したようなアルミニウム合金層を、チタン層で挟んで積層させた構造としても良い。
【００５６】
以上の工程により、薄膜トランジスタ２０５を含む半導体装置を作製することができる。
【００５７】
本実施の形態に示す半導体装置の作製工程を用いることにより、ゲート電極下の半導体層のチャネル形成領域の端部（側面）に絶縁層を有する半導体装置を作製することができる。従って、ゲート絶縁膜の半導体層表面への被覆不良が半導体装置に及ぼす影響を低減することができる。つまり、本実施の形態の方法を用いて作製された半導体装置は、半導体層のチャネル形成領域の側面はゲート電極と接することがなくなるため、ゲートリーク不良を低減し、ゲート電極の耐圧を向上させることが可能となる。
【００５８】
また、半導体層のチャネル形成領域の端部に選択的に厚く絶縁層を設けることができるため、半導体層のチャネル形成領域の端部における電界集中を緩和することができる。従って、ゲートリーク不良を低減し、ゲート電極の耐圧を向上させることが可能となる。
【００５９】
（実施の形態３）
本実施の形態では、図１に示す半導体装置の作製方法について実施の形態２とは異なる方法について説明する。本実施の形態では図１（Ａ）のＡ１とＢ１とを結ぶ破線での断面における作製工程を図５（Ａ）〜（Ｂ）を用いて、図１（Ａ）のＡ２とＢ２とを結ぶ破線での断面における作製工程を図５（Ｃ）〜（Ｄ）を用いて説明する。
【００６０】
まず、実施の形態２と同様に、基板３０上に絶縁層３１を形成し、絶縁層３１上に半導体層３２及びゲート絶縁層３３を形成する（図５（Ａ）、（Ｄ））。ここで、ゲート絶縁層３３上にはレジスト２０２が形成されている。
【００６１】
続いて、半導体層３２及びゲート絶縁層をエッチングする際に使用したレジスト２０２を除去する前に、プラズマ処理を行い、半導体層３２の端部を選択的に酸化する。プラズマ処理することにより、半導体層３２の端部に絶縁層３６を形成することができる（図５（Ｂ）、（Ｅ））。本実施の形態では、レジスト２０２を除去する前にプラズマ処理を行っているため、半導体層３２の端部のみを選択的に酸化することが可能である。よって、絶縁層３３に接する半導体層３２上が酸化されることがなく、絶縁層３３の実効膜厚に比べて半導体層３２の端部に形成される絶縁層３６の実効膜厚を厚くすることができる。従って、半導体層３２の端部付近における電界集中を緩和することができ、ゲートリーク不良を低減し、ゲート電極の耐圧を向上させることが可能となる。なお、本実施の形態において、レジストの耐熱温度以下でプラズマ処理を行うことが好ましい。
【００６２】
続いて、レジスト２０２を除去する。以降の工程は、実施の形態２と同様に行うことによって図１に示す半導体装置を作製することができる。
【００６３】
本実施の形態に示す半導体装置の作製工程を用いることにより、ゲート電極下の半導体層のチャネル形成領域の端部（側面）に絶縁層を有する半導体装置を作製することができる。従って、ゲート絶縁膜の半導体層表面への被覆不良が半導体装置に及ぼす影響を低減することができる。つまり、本実施の形態の方法を用いて作製された半導体装置は、半導体層のチャネル形成領域の側面はゲート電極と接することがなくなる、ゲートリーク不良を低減し、ゲート電極の耐圧を向上させることが可能となる。
【００６４】
また、半導体層のチャネル形成領域の端部に選択的に厚く絶縁層を設けることができるため、半導体層のチャネル形成領域の端部における電界集中を緩和することができる。従って、ゲートリーク不良を低減し、ゲート電極の耐圧を向上させることが可能となる。
（実施の形態４）
本実施の形態では、単結晶シリコン基板上に酸化シリコンでなる酸化膜を形成し、酸化膜上に形成された単結晶半導体薄膜をチャネル形成領域として用いる半導体装置について説明する。本実施の形態では、ＳＩＭＯＸと呼ばれるＳＯＩ基板を用いた半導体装置について説明する。
【００６５】
まず、単結晶シリコン層の形成材料となる単結晶シリコン基板６０１を用意する（図６（Ａ））。ここではＰ型の単結晶シリコン基板を用いる場合を説明するがＮ型の単結晶シリコン基板であってもよい。もちろん、単結晶シリコンゲルマニウム基板を用いることもできる。
【００６６】
続いて、単結晶シリコン基板６０１に対して酸素イオンを添加し、所定の深さに酸素含有層６０２を形成する（図６（Ｂ））。酸素イオンは、例えば１×１０１８ａｔｏｍｓ／ｃｍ２程度のドーズ量で添加すれば良い。なお、酸素含有層６０２が形成される深さ（単結晶シリコン基板６０１の主表面と酸素含有層６０２との間の距離）は、後に形成されるＴＦＴの活性層として機能する単結晶シリコン層の膜厚となる。
【００６７】
次に、８００〜１２００℃の温度で熱処理を行い、酸素含有層６０２を埋め込み絶縁層６０３に変化させる（図６（Ｃ））。酸素含有層６０２の深さ方向の幅はイオン添加時の酸素イオンの分布で決まっており、裾をひくような分布を持っているが、この熱処理工程により単結晶シリコン基板６０１と埋め込み絶縁層６０３との界面は非常に急峻なものとなる。
【００６８】
この埋め込み絶縁層６０３の膜厚は１０〜５００ｎｍ（代表的には２０〜５０ｎｍ）とする。本実施の形態では、単結晶シリコン基板６０１と埋め込み絶縁層６０３の界面が安定に接合されているため、２０〜５０ｎｍといった薄い埋め込み絶縁層を形成することができる。
【００６９】
こうして埋め込み絶縁層６０３が形成されると、埋め込み絶縁層６０３の上には部分的に単結晶シリコン基板の一部が残存し、単結晶シリコン層６０４が形成される。なお、単結晶シリコン層６０４の膜厚は１０〜２００ｎｍ（好ましくは１０〜５０ｎｍ、更に好ましくは１０ｎｍ〜３０ｎｍ）となる様に、酸素含有層６０２が形成される深さを調節すればよい。
【００７０】
次に、単結晶シリコン層６０４上にゲート絶縁層として機能する絶縁層２０６を形成する。なお、絶縁層２０６は実施の形態２で示した絶縁層２０６と同様に形成することができる。
【００７１】
次に、絶縁層２０６上に選択的にレジストを形成して、単結晶シリコン層６０４及び絶縁層２０６を選択的にエッチングすることにより、後に形成されるＴＦＴの活性層となる島状の単結晶シリコン層６０５及び島状の単結晶シリコン層６０５の表面を覆うゲート絶縁層３３を形成する。なお、本実施の形態では一つの島状の単結晶シリコン層しか記載していないが、同一基板上に複数個が形成されていてもよい。（図６（Ｄ））
【００７２】
以降の工程は、実施の形態２又は実施の形態３と同様に行うことにより、図７に示すような半導体装置を作製することができる。なお、本実施の形態において、半導体装置として薄膜トランジスタの例を示す。図７（Ａ）は、薄膜トランジスタの上面図を示し、図７（Ｂ）は図７（Ａ）のＡ１とＢ１とを結ぶ破線における断面図を示し、図７（Ｃ）は図７（Ａ）のＡ２とＢ２とを結ぶ破線における断面図を示している。
【００７３】
図７に示す薄膜トランジスタは、単結晶シリコン基板６０１上に埋め込み絶縁層６０３を介して島状に設けられた島状の単結晶シリコン層６０５と、島状の単結晶シリコン層６０５上に形成されたゲート絶縁層３３と、島状の単結晶シリコン層６０５の上方にゲート絶縁層３３を介して設けられたゲート電極として機能する導電層３４と、を含む薄膜トランジスタ２０５と、ゲート絶縁層３３及び導電層３４を覆って設けられた絶縁層２０３と、絶縁層２０３上に設けられたソース電極又はドレイン電極として機能する導電層２０４とを有している。なお、島状の単結晶シリコン層６０５は、チャネル形成領域６０５ａとソース領域又はドレイン領域として機能する不純物領域６０５ｂ、６０５ｃとに加えて、島状の単結晶シリコン層６０５の端部、ここでは導電層３４の下方のチャネル形成領域６０５ａに接した部分に形成された絶縁層３６とを有している。なお、絶縁層３６は、島状の単結晶シリコン層６０５の表面を酸素を含む雰囲気中でプラズマ処理することにより形成することができる。なお、チャネル形成領域６０５ａ中に、不純物領域３２ｂ、３２ｃに添加した不純物とは逆の導電型の不純物が添加されていてもよい。
【００７４】
本実施の形態によって、ゲート電極下の半導体層のチャネル形成領域の端部（側面）に絶縁層を有する半導体装置を作製することができる。従って、ゲート絶縁膜の半導体層表面への被覆不良が半導体装置に及ぼす影響を低減することができる。つまり、本実施の形態の方法を用いて作製された半導体装置は、半導体層のチャネル形成領域の側面はゲート絶縁膜と接しないため、電界集中が生じず、ゲートリーク不良を低減し、ゲート電極の耐圧を向上させることが可能となる。
【００７５】
また、半導体層のチャネル形成領域の端部に選択的に厚く絶縁層を設けることができるため、半導体層のチャネル形成領域の端部における電界集中を緩和することができる。従って、ゲートリーク不良を低減し、ゲート電極の耐圧を向上させることが可能となる。
【００７６】
（実施の形態５）
本実施の形態では、単結晶シリコン基板上に酸化シリコンでなる酸化膜を形成し、酸化膜上に形成された単結晶半導体薄膜をチャネル形成領域として用いる半導体装置について説明する。本実施の形態では、Ｓｍａｒｔ−Ｃｕｔ法を用いて形成されるＳＯＩ基板を用いた半導体装置について説明する。
【００７７】
まず、単結晶シリコン層の形成材料となる単結晶シリコン基板８０１を用意する。ここではＰ型の単結晶シリコン基板を用いる場合を説明するがＮ型の単結晶シリコン基板であってもよい。もちろん、単結晶シリコンゲルマニウム基板を用いることもできる。
【００７８】
次いで熱酸化処理を行い、その主表面（素子形成面に相当する）に酸化シリコン膜８０２を形成する。膜厚は実施者が適宜決定すれば良いが、１０〜５００ｎｍ（代表的には２０〜５０ｎｍ）とすれば良い。この酸化シリコン膜８０２は後にＳＯＩ基板の埋め込み絶縁層の一部として機能する（図８（Ａ））。
【００７９】
次に、単結晶シリコン基板８０１の主表面側から酸化シリコン膜８０２を通して水素を添加して水素含有層８０３を形成する（図８（Ｂ））。なお、水素含有層８０３が形成される深さ（単結晶シリコン基板８０１の主表面と水素含有層８０３との間の距離）は、後にＴＦＴの活性層として機能する単結晶シリコン層の膜厚となる。例えば、単結晶シリコン基板８０１の主表面と水素含有層８０３との間に５０ｎｍ厚の単結晶シリコン層が残る様に、イオンインプランテーション法を用いて水素イオンを１×１０１６〜１×１０１７ａｔｏｍｓ／ｃｍ２のドーズ量で添加することができる。
【００８０】
次に、単結晶シリコン基板８０１と支持基板とを貼り合わせる。本実施例では支持基板として単結晶シリコン基板８０４を用い、その表面には貼り合わせ用の酸化シリコン膜８０５を設けておく（図８（Ｃ））。なお、単結晶シリコン基板８０４のかわりに、ＦＺ法で形成されたシリコン基板、多結晶シリコン基板等を用いてもよい。また、石英基板、セラミックス基板、結晶化ガラス基板などの高耐熱性基板を用いてもよい。
【００８１】
この時、貼り合わせ界面は親水性の高い酸化シリコン膜同士となるので、両表面に含まれた水分の反応により水素結合で接着される。
【００８２】
次に、４００〜６００℃（例えば５００℃）の熱処理（第１熱処理）を行う。この熱処理により水素含有層８０３では微小空乏の体積変化が起こり、水素含有層８０３に沿って破断面が発生する。これにより単結晶シリコン基板８０１は分断され、支持基板の上には酸化シリコン膜８０２と単結晶シリコン層８０６が残される（図８（Ｄ））。
【００８３】
次に、第２熱処理工程として１０５０〜１１５０℃（例えば１１００℃）の温度範囲でファーネスアニール工程を行う。この工程では貼り合わせ界面において、Ｓｉ−Ｏ−Ｓｉ結合の応力緩和が起こり、貼り合わせ界面が安定化する。即ち、単結晶シリコン層８０６を支持基板上に完全に接着させるための工程となる。こうして貼り合わせ界面が安定化することで埋め込み絶縁層８０７が形成される（図８（Ｅ））。なお、本実施の形態では、水素含有層８０３を形成し、水素含有層８０３に沿って破断面を発生させて薄膜の単結晶シリコン層８０６を形成しているが、これに限られるものではなく、水素含有層８０３を設けずに単結晶シリコン基板８０１を研磨することにより薄膜の単結晶シリコン層８０６を形成してもよい。
【００８４】
次に、単結晶シリコン層８０６の表面を平坦化する処理を行ってもよい。平坦化にはＣＭＰ（ケミカルメカニカルポリッシング）と呼ばれる研磨工程や還元雰囲気中で高温（９００〜１２００℃程度）のファーネスアニール処理を行えば良い。
【００８５】
最終的な単結晶シリコン層８０６の膜厚は１０〜２００ｎｍ（好ましくは１０〜５０ｎｍ、更に好ましくは１０ｎｍ〜３０ｎｍ）とすれば良い。
【００８６】
次に、単結晶シリコン層８０６上にゲート絶縁層として機能する絶縁層２０６を形成する。なお、絶縁層２０６は実施の形態２で示した絶縁層２０６と同様に形成することができる。
【００８７】
次に、絶縁層２０６上に選択的にレジストを形成して、単結晶シリコン層８０６及び絶縁層２０６を選択的にエッチングすることにより、後に形成されるＴＦＴの活性層となる島状の単結晶シリコン層８０８及び島状の単結晶シリコン層８０８表面を覆うゲート絶縁層３３を形成する。なお、本実施の形態では一つの島状の単結晶シリコン層しか記載していないが、同一基板上に複数の島状の単結晶シリコン層が形成されていてもよい。（図８（Ｆ））
【００８８】
以降の工程は、実施の形態２又は実施の形態３と同様に行うことにより、半導体装置として、島状の単結晶シリコン層を活性層として用いた薄膜トランジスタを形成することができる。
【００８９】
本実施の形態において作製される薄膜トランジスタは、例えば、単結晶シリコン基板８０４上に埋め込み絶縁層８０７を介して島状に設けられた島状の単結晶シリコン層８０８と、島状の単結晶シリコン層８０８上に形成されたゲート絶縁層と、島状の単結晶シリコン層８０８の上方にゲート絶縁層を介して設けられたゲート電極として機能する導電層と、を含む薄膜トランジスタ２０５と、を有している。なお、島状の単結晶シリコン層８０８は、チャネル形成領域とソース領域又はドレイン領域として機能する不純物領域とに加えて、島状の単結晶シリコン層８０８の端部、ここではゲート電極として機能する導電層の下方のチャネル形成領域に接した部分に形成された絶縁層とを有している。なお、チャネル形成領域に接して形成された絶縁層は、島状の単結晶シリコン膜の表面を酸素を含む雰囲気中でプラズマ処理することにより形成することができる。
【００９０】
本実施の形態によって、ゲート電極下の半導体層のチャネル形成領域の端部（側面）に絶縁層を有する半導体装置を作製することができる。従って、ゲート絶縁膜の半導体層表面への被覆不良が半導体装置に及ぼす影響を低減することができる。つまり、本実施の形態の方法を用いて作製された半導体装置は、半導体層のチャネル形成領域の側面はゲート絶縁膜と接しないため、電界集中が生じず、ゲートリーク不良を低減し、ゲート電極の耐圧を向上させることが可能となる。
【００９１】
また、半導体層のチャネル形成領域の端部に選択的に厚く絶縁層を設けることができるため、半導体層のチャネル形成領域の端部における電界集中を緩和することができる。従って、ゲートリーク不良を低減し、ゲート電極の耐圧を向上させることが可能となる。
【００９２】
（実施の形態６）
本実施の形態では、実施の形態１〜５において用いることができるプラズマ処理を行うための装置の構成例について図１０を用いて説明する。
【００９３】
図１０に示すプラズマ処理装置は、基板２１０を配置するための支持台２８０と、ガスを導入するためのガス供給部２７６、ガスを排気するために真空ポンプに接続する排気口２７８、アンテナ２７２、誘電体板２７４、プラズマ発生用のマイクロ波を供給するマイクロ波供給部２８４を有している。また、支持台２８０に温度制御部２８２を設けることによって、基板２１０の温度を制御することも可能である。
【００９４】
以下に、プラズマ処理方法の一例について説明する。
【００９５】
酸化処理若しくは窒化処理を行うには以下のようにすれば良い。まず、処理室内を真空にし、ガス供給部２７６から酸素又は窒素を含むプラズマ処理用ガスを導入する。基板２１０は室温若しくは温度制御部２８２により１００℃〜５５０℃に加熱する。なお、基板２１０と誘電体板２７４との間隔は、２０ｎｍ〜８０ｍｍ（好ましくは２０ｎｍから６０ｍｍ）程度である。次に、マイクロ波供給部２８４からアンテナ２７２にマイクロ波を供給する。そしてマイクロ波をアンテナ２７２から誘電体板２７４を通して処理室内に導入することによって、プラズマ２８６を生成する。マイクロ波の導入によりプラズマの励起を行うと、低電子温度（３ｅＶ以下、好ましくは１．５ｅＶ以下）で高電子密度（１×１０１１ｃｍ−３以上）のプラズマを生成することができる。この高密度プラズマで生成された酸素ラジカル（ＯＨラジカルを含む場合もある）及び／又は窒素ラジカル（ＮＨラジカルを含む場合もある）によって、半導体基板の表面を酸化又は窒化することができる。プラズマ処理用ガスにアルゴンなどの希ガスを混合させると、希ガスの励起種により酸素ラジカルや窒素ラジカルを効率良く生成することができる。この方法は、プラズマで励起した活性なラジカルを有効に使うことにより、５００℃以下の低温で固相反応による酸化、窒化をすることができる。
【００９６】
上記のようなプラズマ処理による固相酸化処理若しくは固相窒化処理を用いることで、耐熱温度が７００℃以下のガラス基板を用いても、９５０℃〜１０５０℃で形成される熱酸化膜と同等な絶縁層を得ることができる。すなわち、半導体素子、特に薄膜トランジスタや不揮発性記憶素子の絶縁層として信頼性の高い絶縁層を形成することができる。
【００９７】
例えば、図１０に示すプラズマ処理装置を用いて図１に示す絶縁層３３を形成する場合、酸化雰囲気下のプラズマ処理により、例えばシリコンからなる半導体層３２の表面を酸化して３ｎｍ〜６ｎｍの厚さの酸化珪素層を形成し、その後窒素雰囲気下でその酸化珪素層の表面を窒化プラズマで処理した窒素プラズマ処理層を形成することが好ましい。具体的には、まず、酸素雰囲気下でのプラズマ処理により半導体層３２上に３ｎｍ〜６ｎｍの厚さで酸化珪素層を形成する。その後、続けて窒素雰囲気下でプラズマ処理を行うことにより酸化珪素層の表面又は表面近傍に窒素濃度の高い窒素プラズマ処理層を設ける。なお、表面近傍とは、酸化珪素層の表面から概略０．５ｎｍ〜１．５ｎｍの深さをいう。例えば、窒素雰囲気下でプラズマ処理を行うことによって、酸化珪素層の表面から概略１ｎｍの深さに窒素を２０〜５０原子％の割合で含有した構造となる。このように酸化珪素膜表面を窒化することにより、さらに膜を緻密化することができ、絶縁耐圧が高い絶縁層を形成することができる。
【００９８】
なお、本実施の形態で示すプラズマ処理装置は、半導体基板、絶縁層、導電層に対する酸化処理、窒化処理、酸窒化処理、水素化処理、表面改質処理等を行うことができる。これらの処理を行う際は、その目的に応じてガス供給部２７６から供給するガスを適宜選択すればよい。
【００９９】
（実施の形態７）
なお、本発明の半導体装置は、薄膜トランジスタに限らず様々な形態をとることができる。本実施の形態では、本発明を適用した半導体装置の一例として不揮発性記憶素子の構成について説明する。
【０１００】
図１１（Ａ）に示す不揮発性記憶素子は、半導体層３２上にトンネル酸化膜として機能する絶縁層８３が形成され、絶縁層８３上に電荷蓄積層８４、コントロール絶縁膜として機能する絶縁層８５、ゲート電極として機能する導電層８６が形成される。また、電荷蓄積層８４及びゲート電極として機能する導電層８６の端部が揃っている。なお、本実施の形態では、上記実施の形態で説明した方法を用いて半導体層３２の端部に形成された絶縁層３６を有している。また、図１１（Ａ）に示す不揮発性記憶素子は、半導体層３２に低濃度不純物領域を有さず、チャネル形成領域３２ａ、及び高濃度の不純物領域３２ｂ、３２ｃで構成されるシングルドレイン構造である。このような不揮発性記憶素子は、低濃度不純物領域を形成する工程が必要ないため、スループットを向上させることができる。
【０１０１】
トンネル酸化膜として機能する絶縁層８３としては、電荷蓄積層８４に電荷を注入するためのトンネル絶縁層として用いる。絶縁層８３は、実施の形態１で示すゲート絶縁層３３と同様の材料及び方法により形成することができる。代表的には、酸化珪素、若しくは酸化珪素と窒化珪素の積層構造等で形成することができる。また、半導体層３２の表面を、図１０に示す装置により高密度プラズマ処理して半導体層３２の表面を酸化して絶縁層を形成してもよい。さらには、プラズマＣＶＤ法により酸化珪素を用いて絶縁層を形成した後、図１０に示す装置によりプラズマ処理して、酸化又は窒化することにより絶縁層を形成してもよい。この場合、酸化珪素の表面を窒化した場合は、酸化珪素層の表面又は表面近傍に窒素濃度の高い窒素プラズマ処理層が設けられる。なお、表面近傍とは、酸化珪素層の表面から概略０．５ｎｍ〜１．５ｎｍの深さをいう。例えば、窒素雰囲気下でプラズマ処理を行うことによって、酸化珪素層１６ａの表面から概略１ｎｍの深さに窒素を２０〜５０原子％の割合で含有した構造となる。
【０１０２】
後述する電荷蓄積層が導電層または半導体層で形成されるフローティングゲートの場合、絶縁層８３は３ｎｍ〜６ｎｍの厚さに形成することが好ましい。例えば、ゲート長を６００ｎｍとする場合、絶縁層８３は３ｎｍ〜６ｎｍの厚さに形成することができる。また、後述する電荷蓄積層が絶縁層で形成される場合、絶縁層８３は１ｎｍ〜１０ｎｍ、好ましくは１ｎｍ〜５ｎｍの厚さに形成することが好ましい。例えば、ゲート長を６００ｎｍとする場合、絶縁層８３は１ｎｍ〜３ｎｍの厚さに形成することができる。
【０１０３】
電荷蓄積層８４としては、半導体材料または導電性材料の層または粒子で形成し浮遊ゲートとすることができる。半導体材料としては、シリコン、シリコンゲルマニウム等がある。シリコンを用いる場合、アモルファスシリコンやポリシリコンを用いることができる。さらには、リンがドープされたポリシリコンを用いることができる。導電性材料としては、タンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）から選ばれた元素、前記元素を主成分とする合金、前記元素を組み合わせた合金膜（代表的にはＭｏ−Ｗ合金膜、Ｍｏ−Ｔａ合金膜）、あるいは導電性を付与した珪素膜で形成すれば良い。このような材料から成る導電層の下には窒化タンタル（ＴａＮ）、窒化タングステン（ＷＮ）、窒化チタン（ＴｉＮ）膜、窒化モリブデン（ＭｏＮ）などの窒化物、タングステンシリサイド、チタンシリサイド、モリブデンシリサイドなどのシリサイドを形成しておいても良い。更には、上記半導体材料同士、導電性材料同士、または半導体材料及び導電性材料の積層構造としてもよい。例えば、シリコン層及びゲルマニウム層の積層構造としてもよい。
【０１０４】
また、電荷蓄積層８４として、絶縁性であり、電荷を保持するトラップを有する層で形成することもできる。このような材料の代表例として、代表的にはシリコン化合物、ゲルマニウム化合物がある。シリコン化合物としては、窒化珪素、酸窒化珪素、水素が添加された酸窒化珪素等がある。ゲルマニウム化合物としては、窒化ゲルマニウム、酸素が添加された窒化ゲルマニウム、窒素が添加された酸化ゲルマニウム、酸素及び水素が添加された窒化ゲルマニウム、窒素及び水素が添加された酸化ゲルマニウム等のゲルマニウム化合物等がある。
【０１０５】
コントロール絶縁膜として機能する絶縁層８５としては、酸化珪素、窒化珪素、酸窒化珪素、酸化アルミニウムなどの一層若しくは複数層を、減圧ＣＶＤ法やプラズマＣＶＤ法などで形成する。絶縁層８５の厚さは１ｎｍ〜２０ｎｍ、好ましくは５〜１０ｎｍで形成する。例えば、窒化珪素層を３ｎｍの厚さに堆積し、酸化珪素層の厚さを５ｎｍの厚さに堆積したものを用いることができる。
【０１０６】
ゲート電極として機能する導電層８６としては、実施の形態で示すゲート電極として機能する導電層３４の材料及び作製方法を適宜用いることができる。
【０１０７】
また、図１１（Ｂ）に示すように、電荷蓄積層８４、コントロール絶縁膜として機能する絶縁層８５、及びゲート電極として機能する導電層８６の側面にマスク８７が形成されていてもよい。なお、マスクは、トンネル酸化膜として機能する絶縁層８３、電荷蓄積層８４、コントロール絶縁膜として機能する絶縁層８５、及びゲート電極として機能する導電層８６の側面に形成されていてもよい。又、マスク８７、及び低濃度不純物領域３２ｄ、３２ｅが絶縁層８３を介して重畳する。マスク８７を形状することで、マスク８７を通過して半導体層に不純物を添加することができる。即ち、不純物を添加する工程により半導体層３２において、チャネル形成領域３２ａ、高濃度の不純物領域３２ｂ、３２ｃ、及び低濃度不純物領域３２ｄ、３２を同時に形成することが可能である。このため、スループットを向上させることができる。
【０１０８】
また、図１１（Ｃ）に示すように、電荷蓄積層９１がゲート電極として機能する導電層８６と比較して大きい構造であっても良い。即ち、電荷蓄積層８９が外側に突出した形状であってもよい。電荷蓄積層８９において導電層８６の外側に形成される領域と、低濃度不純物領域３２ｄ、３２ｅが絶縁層３３を介して重畳する。電荷蓄積層８９及びゲート電極として機能する導電層８６をこのような形状とすることで、電荷蓄積層８９において導電層８６の外側に形成される領域を通過して半導体層に不純物を添加することができる。即ち、不純物を添加する工程により半導体層３２において、チャネル形成領域３２ａ、高濃度の不純物領域３２ｂ、３２ｃ、及び低濃度不純物領域３２ｄ、３２を同時に形成することが可能である。このため、スループットを向上させることができる。
【０１０９】
また、図１１（Ｄ）に示すように、電荷蓄積層８９の方が小さくゲート電極として機能する導電層９３の方が大きくてもよい。このような構造の薄膜トランジスタは、ゲート電極として機能する導電層９３を形成する前に、低濃度の不純物を半導体層３２に添加して、低濃度不純物領域３２ｄ、３２ｅを形成した後、ゲート電極として機能する導電層９３を形成する。次に、導電層９３をマスクとして半導体層３２に不純物を高濃度添加することで、形成することができる。
【０１１０】
本実施の形態において、ゲート電極下の半導体層の端部（側面）に絶縁層を有する不揮発性記憶素子を作製することができる。従って、ゲート絶縁膜の半導体層表面への被覆不良が半導体装置に及ぼす影響を低減することができる。つまり、本実施の形態の方法を用いて作製された半導体装置において、半導体層の側面はゲート電極と接することがないため、ゲートリーク不良を低減し、ゲート電極の耐圧を向上させることが可能となる。
【０１１１】
また、半導体層の端部に選択的に厚く絶縁層を設けることができるため、半導体層の端部における電界集中を緩和することができる。従って、ゲートリーク不良を低減し、ゲート電極の耐圧を向上させることが可能となる。
【０１１２】
（実施の形態８）
本実施の形態では、上記実施の形態で示した不揮発性記憶素子を用いたメモリセルアレイの構成について説明する。図１６にＮＯＲ型のメモリセルアレイの等価回路の一例を示す。１ビットの情報を記憶するメモリセルＭＳ０１は、選択トランジスタＳ０１と不揮発性記憶素子Ｍ０１で構成されている。選択トランジスタＳ０１は、ビット線ＢＬ０と不揮発性記憶素子Ｍ０１の間に直列に挿入され、ゲートがワード線Ｗ１に接続されている。不揮発性記憶素子Ｍ０１のゲートはワード線Ｗ１１に接続されている。不揮発性記憶素子Ｍ０１にデータの書き込むときは、ワード線Ｗ１とビット線ＢＬ０をＨレベル、ＢＬ１をＬレベルとして、ワード線Ｗ１１に高電圧を印加すると、前述のように電荷蓄積層に電荷が蓄積される。データを消去する場合には、ワード線Ｗ１とビット線ＢＬ０をＨレベルとし、ワード線Ｗ１１に負の高電圧を印加すれば良い。
【０１１３】
このメモリセルＭＳ０１において、選択トランジスタＳ０１と不揮発性記憶素子Ｍ０１をそれぞれ、絶縁表面に島状に分離して形成された半導体層で形成することにより、素子分離領域を特段設けなくても、他の選択トランジスタ若しくは不揮発性記憶素子との干渉を防ぐことができる。また、メモリセルＭＳ０１内の選択トランジスタＳ０１と不揮発性記憶素子Ｍ０１は共にｎチャネル型なので、この両者を一つの島状に分離した半導体層で形成することにより、この二つの素子を接続する配線を省略することができる。
【０１１４】
図１７は、ビット線に不揮発性記憶素子を直接接続したＮＯＲ型の等価回路を示している。このメモリセルアレイは、ワード線ＷＬとビット線ＢＬが互いに交差して配設し、各交差部に不揮発性記憶素子を配置している。ＮＯＲ型は、個々の不揮発性記憶素子のドレインをビット線ＢＬに接続する。ソース線ＳＬには不揮発性記憶素子のソースが共通接続される。
【０１１５】
この場合もこのメモリセルＭＳ０１において、不揮発性記憶素子Ｍ０１を絶縁表面に島状に分離して形成された半導体層で形成することにより、素子分離領域を特段設けなくても、他の不揮発性記憶素子との干渉を防ぐことができる。また、複数の不揮発性記憶素子（例えば、図１７に示すＭ０１〜Ｍ２３）を一つのブロックとして扱い、これらの不揮発性記憶素子を一つの島状に分離した半導体層で形成することにより、ブロック単位で消去動作を行うことができる。
【０１１６】
ＮＯＲ型の動作は、例えば、次の通りである。データ書き込みは、ソース線ＳＬを０Ｖとし、データを書込むために選択されたワード線ＷＬに高電圧を与え、ビット線ＢＬにはデータ”０”と”１”に応じた電位を与える。例えば、”０”と”１”に対してそれぞれＨレベル、Ｌレベルの電位をビット線ＢＬに付与する。”０”データを書き込むべく、Ｈレベルが与えられた不揮発性記憶素子ではドレイン近傍でホットエレクトロンが発生し、これが浮遊ゲートに注入される。”１”データの場合この様な電子注入は生じない。
【０１１７】
“０”データが与えられたメモリセルでは、ドレインとソースとの間の強い横方向電界により、ドレインの近傍でホットエレクトロンが生成され、これが電荷蓄積層に注入される。これにより、電荷蓄積層に電子が注入されてしきい値電圧が高くなった状態が”０”である。”１”データの場合はホットエレクトロンが生成されず、電荷蓄積層に電子が注入されずしきい値電圧の低い状態、すなわち消去状態が保持される。
【０１１８】
データを消去するときは、ソース線ＳＬに１０Ｖ程度の正の電圧を印加し、ビット線ＢＬは浮遊状態としておく。そしてワード線に負の高電圧を印加して（制御ゲートに負の高電圧を印加して）、電荷蓄積層から電子を引き抜く。これにより、データ”１”の消去状態になる。
【０１１９】
データ読み出しは、ソース線ＳＬを０Ｖにすると共にビット線ＢＬを０．８Ｖ程度とし、選択されたワード線Ｗに、データ”０”と”１”のしきい値の中間値に設定された読み出し電圧を与え、不揮発性記憶素子の電流引き込みの有無を、ビット線ＢＬに接続されるセンスアンプで判定することにより行う。
【０１２０】
図１８は、ＮＡＮＤ型のメモリセルアレイの等価回路を示す。ビット線ＢＬには、複数の不揮発性記憶素子を直列に接続したＮＡＮＤセルＮＳ１が接続されている。複数のＮＡＮＤセルが集まってブロックＢＬＫ１を構成している。図１８で示すブロックＢＬＫ１のワード線は３２本である（ワード線ＷＬ０〜ＷＬ３１）。ブロックＢＬＫ１の同一行に位置する不揮発性記憶素子には、この行に対応するワード線が共通接続されている。
【０１２１】
この場合、選択トランジスタＳ１、Ｓ２と不揮発性記憶素子Ｍ０〜Ｍ３１が直列に接続されているので、これらを一つのまとまりとして一つの半導体層で形成しても良い。それにより不揮発性記憶素子を繋ぐ配線を省略することが出来るので、集積化を図ることができる。また、隣接するＮＡＮＤセルとの分離を容易に行うことができる。また、選択トランジスタＳ１、Ｓ２の半導体層とＮＡＮＤセルＮＳ１の半導体層を分離して形成しても良い。不揮発性記憶素子Ｍ０〜Ｍ３１の電荷蓄積層から電荷を引き抜く消去動作を行うときに、そのＮＡＮＤセルの単位で消去動作を行うことができる。また、一つのワード線に共通接続する不揮発性記憶素子（例えばＭ３０の行）を一つの半導体層で形成しても良い。
【０１２２】
書込み動作では、ＮＡＮＤセルＮＳ１が消去状態、つまりＮＡＮＤセルＮＳ１の各不揮発性記憶素子のしきい値が負電圧の状態にしてから実行される。書込みは、ソース線ＳＬ側のメモリ素子Ｍ０から順に行う。メモリ素子Ｍ０への書込みを例として説明すると概略以下のようになる。
【０１２３】
図１９（Ａ）は、”０”書込みをする場合、選択ゲート線ＳＧ２に例えばＶｃｃ（電源電圧）を印加して選択トランジスタＳ２をオンにすると共にビット線ＢＬ０を０Ｖ（接地電圧）にする。選択ゲート線ＳＧ１は０Ｖとして、選択トランジスタＳ１はオフとする。次に、メモリセルＭ０のワード線ＷＬ０を高電圧Ｖｐｇｍ（２０Ｖ程度）とし、これ以外のワード線を中間電圧Ｖｐａｓｓ（１０Ｖ程度）にする。ビット線ＢＬの電圧は０Ｖなので、選択されたメモリセルＭ０のチャネル形成領域の電位は０Ｖとなる。ワード線Ｗ０とチャネル形成領域との間の電位差が大きいため、メモリセルＭ０の電荷蓄積層には前述のようにＦ−Ｎトンネル電流により電子が注入される。これにより、メモリセルＭ０のしきい値電圧が正の状態（”０”が書込まれた状態）となる。
【０１２４】
一方”１”書込みをする場合は、図１９（Ｂ）に示すように、ビット線ＢＬを例えばＶｃｃ（電源電圧）にする。選択ゲート線ＳＧ２の電圧がＶｃｃであるため、選択トランジスタＳ２のしきい値電圧Ｖｔｈに対して、ＶｃｃマイナスＶｔｈ（Ｖｃｃ−Ｖｔｈ）になると、選択トランジスタＳ２がカットオフする。従って、メモリセルＭ０のチャネル形成領域はフローティング状態となる。次に、ワード線Ｗ０に高電圧Ｖｐｇｍ（２０Ｖ）、それ以外のワード線に中間電圧Ｖｐａｓｓ（１０Ｖ）の電圧を印加すると、各ワード線とチャネル形成領域との容量カップリングにより、チャネル形成領域の電圧がＶｃｃ−Ｖｔｈから上昇し例えば８Ｖ程度となる。チャネル形成領域７の電圧が高電圧に昇圧されるため、”０”の書込みの場合と異なり、ワード線Ｗ０とチャネル形成領域の間の電位差が小さい。したがって、メモリセルＭ０の浮遊ゲートには、Ｆ−Ｎトンネル電流による電子注入が起こらない。よって、メモリセルＭ３１のしきい値は、負の状態（”１”が書込まれた状態）に保たれる。
【０１２５】
消去動作をする場合は、図２０（Ａ）に示すように、選択されたブロック内の全てのワード線に負の高電圧（Ｖｅｒｓ）を印加する。ビット線ＢＬ、ソース線ＳＬをフローティング状態とする。これにより、ブロックの全てのメモリセルにおいて浮遊ゲート中の電子がトンネル電流により半導体層に放出される。この結果、これらのメモリセルのしきい値電圧が負方向にシフトする。
【０１２６】
図２０（Ｂ）に示す読み出し動作では、読出しの選択がされたメモリセルＭ０のワード線Ｗ０の電圧Ｖｒ（例えば０Ｖ）とし、非選択のメモリセルのワード線ＷＬ１〜３１及び選択ゲート線ＳＧ１、ＳＧ２を電源電圧より少し高い読出し用中間電圧Ｖｒｅａｄとする。すなわち、図２１に示すように、選択メモリ素子以外のメモリ素子はトランスファートランジスタとして働く。これにより、読出しの選択がされたメモリセルＭ０に電流が流れるか否かを検出する。つまり、メモリセルＭ３０に記憶されたデータが”０”の場合、メモリセルＭ０はオフなので、ビット線ＢＬは放電しない。一方、”１”の場合、メモリセルＭ０はオンするので、ビット線ＢＬが放電する。
【０１２７】
（実施の形態９）
本実施の形態では、上記実施の形態で示した薄膜トランジスタ及び不揮発性メモリを有する非接触でデータの入出力が可能である半導体装置の構成の一例について説明する。非接触でデータの入出力が可能である半導体装置は利用の形態によっては、ＲＦＩＤタグ、ＩＤタグ、ＩＣタグ、ＩＣチップ、ＲＦタグ、無線タグ、電子タグまたは無線チップともよばれる。
【０１２８】
本実施の形態の半導体装置の上面図を図１２（Ａ）に、図１２（Ａ）における線Ｘ−Ｙの断面図を図１２（Ｂ）に示す。
【０１２９】
図１２（Ａ）に示すように、基板４００上に半導体装置は記憶回路４０４、集積回路部４２１、アンテナ４３１が設けられている。なお、、上記実施の形態で示した薄膜トランジスタを用いて、記憶回路４０４、集積回路部４２１を形成することができる。また、上記不揮発性記憶装置を用いて記憶回路４０４を形成することができる。
【０１３０】
図１２（Ｂ）に示すように、半導体装置は、素子形成層４０３が基板４００、４０１によって挟持されている。また、素子形成層４０３と基板４００、４０１それぞれは、接着材４０２、４０５によって固着されている。また、素子形成層４０３には、絶縁層４５３、不揮発性記憶素子４４０、トランジスタ４４１、４４２が形成される。また、不揮発性記憶素子４４０、トランジスタ４４１、４４２上に絶縁層４５４が形成され、絶縁層４５４には配線が形成される。また、絶縁層４５４及び配線上にアンテナ４３１が形成され、アンテナ４３１及び絶縁層４５５上に絶縁層４３２が形成される。アンテナ４３１は、絶縁層４５５に形成される開口部において、絶縁層４５４上に形成される配線４５６と接続される。配線４５６は集積回路の一部である高周波回路に接続される。また、記憶回路４０４には不揮発性記憶素子４４０、トランジスタ４４１を有し、集積回路部４２１にはトランジスタ４４２を有する例を示したが、その他抵抗素子、容量素子、整流素子等も有する。
【０１３１】
本実施例では、絶縁層４５５にポリイミド層を用いて形成し、導電層にチタン膜、アルミニウム膜、及びチタン膜が積層された導電層を用い、アンテナ４３１に印刷法により形成された銀合金層をそれぞれ用いている。絶縁層４３２はアンテナ４３１の凹凸を緩和するために形成しており、塗布法により組成物を塗布し、乾燥・焼成をして形成することが好ましい。ここでは、絶縁層４３２として、エポキシ樹脂層を用いて形成する。基板４００、４０１にＰＥＮフィルムを用い、接着材４０２、４０５に熱可塑性樹脂を用いる。
【０１３２】
なお、アンテナは、記憶回路に対して、重なって設けてもよいし、重ならずに周囲に設ける構造でもよい。また重なる場合も全面が重なってもよいし、一部が重なっている構造でもよい。アンテナ部と記憶回路が重なる構造であると、アンテナが交信する際に信号に載っているノイズ等や、電磁誘導により発生する起電力の変動等の影響による、半導体装置の動作不良を減らすことが可能であり、信頼性が向上する。また、半導体装置を小型化することもできる。
【０１３３】
また、上述した非接触データの入出力が可能である半導体装置における信号の伝送方式は、電磁結合方式、電磁誘導方式またはマイクロ波方式等を用いることができる。伝送方式は、実施者が使用用途を考慮して適宜選択すればよく、伝送方式に伴って最適なアンテナを設ければよい。
【０１３４】
例えば、半導体装置における信号の伝送方式として、電磁結合方式または電磁誘導方式（例えば１３．５６ＭＨｚ帯）を適用する場合には、磁界密度の変化による電磁誘導を利用するため、アンテナとして機能する導電層を輪状（例えば、ループアンテナ）、らせん状（例えば、スパイラルアンテナ）に形成する。
【０１３５】
また、半導体装置における信号の伝送方式として、マイクロ波方式（例えば、ＵＨＦ帯（８６０〜９６０ＭＨｚ帯）、２．４５ＧＨｚ帯等）を適用する場合には、信号の伝送に用いる電磁波の波長を考慮してアンテナとして機能する導電層の長さ等の形状を適宜設定すればよく、例えば、アンテナとして機能する導電層を線状（例えば、ダイポールアンテナ）、平坦な形状（例えば、パッチアンテナ）またはリボン型の形等に形成することができる。また、アンテナとして機能する導電層の形状は線状に限られず、電磁波の波長を考慮して曲線状や蛇行形状またはこれらを組み合わせた形状で設けてもよい。
【０１３６】
アンテナとして機能する導電層は、ＣＶＤ法、スパッタリング法、スクリーン印刷やグラビア印刷等の印刷法、液滴吐出法、ディスペンサ法、メッキ法等を用いて、導電性材料により形成する。導電性材料は、アルミニウム（Ａｌ）、チタン（Ｔｉ）、銀（Ａｇ）、銅（Ｃｕ）、金（Ａｕ）、白金（Ｐｔ）ニッケル（Ｎｉ）、パラジウム（Ｐｄ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）から選択された元素、又はこれらの元素を主成分とする合金材料若しくは化合物材料で、単層構造又は積層構造で形成する。
【０１３７】
例えば、スクリーン印刷法を用いてアンテナとして機能する導電層を形成する場合には、粒径が数ナノメートから数十μｍの導電体粒子を有機樹脂に溶解または分散させた導電性のペーストを選択的に印刷し、乾燥・焼成することによって設けることができる。導電体粒子としては、銀（Ａｇ）、金（Ａｕ）、銅（Ｃｕ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）およびチタン（Ｔｉ）等のいずれか一つ以上の金属粒子やハロゲン化銀の微粒子、または分散性ナノ粒子を用いることができる。また、導電性ペーストに含まれる有機樹脂は、金属粒子のバインダー、溶媒、分散剤および被覆材として機能する有機樹脂から選ばれた一つまたは複数を用いることができる。代表的には、エポキシ樹脂、珪素樹脂等の有機樹脂が挙げられるまた、上述した材料以外にも、セラミックやフェライト等をアンテナに適用してもよい。
【０１３８】
また、電磁結合方式または電磁誘導方式を適用する場合であって、アンテナを備えた半導体装置を金属に接して設ける場合には、当該半導体装置と金属との間に透磁率を備えた磁性材料を設けることが好ましい。アンテナを備えた半導体装置を金属に接して設ける場合には、磁界の変化に伴い金属に渦電流が流れ、当該渦電流により発生する反磁界によって、磁界の変化が弱められて通信距離が低下する。そのため、半導体装置と金属との間に透磁率を備えた材料を設けることにより金属の渦電流を抑制し通信距離の低下を抑制することができる。なお、磁性材料としては、高い透磁率を有し高周波損失の少ないフェライトや金属薄膜を用いることができる。
【０１３９】
また、本実施例においては、素子形成層においてトランジスタ等の半導体素子とアンテナとして機能する導電層を直接形成した半導体装置を示したが、これに限定される物ではない。例えば、半導体素子とアンテナとして機能する導電層を別々の基板上に設けた後に、電気的に接続するように貼り合わせることによって設けてもよい。
【０１４０】
本発明により、半導体層及びゲート電極間のリーク電流を抑制した素子を用いた信頼性の高い半導体装置を作製することができる。
【０１４１】
図１３に非接触でデータの入出力が可能である半導体装置のブロック図を示す。非接触でデータの入出力が可能である半導体装置８００は、非接触でデータを交信する機能を有し、高周波回路８１０、電源回路８２０、リセット回路８３０、クロック発生回路８４０、データ復調回路８５０、データ変調回路８６０、他の回路の制御を行う制御回路８７０、記憶回路８８０およびアンテナ８９０を有している。なお、図１３に示す記憶回路８８０は図１２に示す記憶回路４０４に相当し、図１３に示す高周波回路８１０、電源回路８２０、リセット回路８３０、クロック発生回路８４０、データ復調回路８５０、データ変調回路８６０、及び制御回路８７０は図１２に示す集積回路部４２１に相当し、図１３に示すアンテナ８９０は図１２に示すアンテナ４３１に相当する。
【０１４２】
高周波回路８１０はアンテナ８９０より信号を受信して、データ変調回路８６０より受信した信号をアンテナ８９０から出力する回路であり、電源回路８２０は受信信号から電源電位を生成する回路であり、リセット回路８３０はリセット信号を生成する回路であり、クロック発生回路８４０はアンテナ８９０から入力された受信信号を基に各種クロック信号を生成する回路であり、データ復調回路８５０は受信信号を復調して制御回路８７０に出力する回路であり、データ変調回路８６０は制御回路８７０から受信した信号を変調する回路である。また、制御回路８７０としては、例えばコード抽出回路９１０、コード判定回路９２０、ＣＲＣ判定回路９３０および出力ユニット回路９４０が設けられている。なお、コード抽出回路９１０は制御回路８７０に送られてきた命令に含まれる複数のコードをそれぞれ抽出する回路であり、コード判定回路９２０は抽出されたコードとリファレンスに相当するコードとを比較して命令の内容を判定する回路であり、ＣＲＣ判定回路９３０は判定されたコードに基づいて送信エラー等の有無を検出する回路である。
【０１４３】
次に、上述した半導体装置の動作の一例について説明する。まず、アンテナ８９０により無線信号が受信される。無線信号は高周波回路８１０を介して電源回路８２０に送られ、高電源電位（以下、ＶＤＤと記す。）が生成される。ＶＤＤは半導体装置８００が有する各回路に供給される。また、高周波回路８１０を介してデータ復調回路８５０に送られた信号は復調される（以下、復調信号と記す。）。さらに、高周波回路８１０を介してリセット回路８３０およびクロック発生回路８４０を通った信号及び復調信号は制御回路８７０に送られる。制御回路８７０に送られた信号は、コード抽出回路９１０、コード判定回路９２０およびＣＲＣ判定回路９３０等によって解析される。そして、解析された信号にしたがって、記憶回路８８０内に記憶されている半導体装置の情報が出力される。出力された半導体装置の情報は出力ユニット回路９４０を通って符号化される。さらに、符号化された半導体装置８００の情報はデータ変調回路８６０を通って、アンテナ８９０により無線信号に載せて送信される。なお、半導体装置８００を構成する複数の回路においては、低電源電位（以下、ＶＳＳ）は共通であり、ＶＳＳはＧＮＤとすることができる。また、上記した半導体素子、代表的には薄膜トランジスタを用いて高周波回路８１０、電源回路８２０、リセット回路８３０、クロック発生回路８４０、データ復調回路８５０、データ変調回路８６０、他の回路の制御を行う制御回路８７０、記憶回路８８０等を形成することができる。また、上記した不揮発性半導体記憶装置を記憶回路８８０に適用することができる。本発明の半導体装置は、駆動電圧を低くすることができるため、非接触でデータを交信できる距離をのばすことが可能となる。
【０１４４】
このように、リーダ／ライタから半導体装置８００に信号を送り、当該半導体装置８００から送られてきた信号をリーダ／ライタで受信することによって、半導体装置のデータを読み取ることが可能となる。
【０１４５】
また、半導体装置８００は、各回路への電源電圧の供給を電源（バッテリー）を搭載せず電磁波により行うタイプとしてもよいし、電源（バッテリー）を搭載して電磁波と電源（バッテリー）により各回路に電源電圧を供給するタイプとしてもよい。
【０１４６】
次に、非接触でデータの入出力が可能な半導体装置の使用形態の一例について説明する。表示部３２１０を含む携帯端末の側面には、リーダ／ライタ３２００が設けられ、品物３２２０の側面には半導体装置３２３０が設けられる（図１４（Ａ））。品物３２２０に含まれる半導体装置３２３０にリーダ／ライタ３２００をかざすと、表示部３２１０に品物の原材料や原産地、生産工程ごとの検査結果や流通過程の履歴等、更に商品の説明等の商品に関する情報が表示される。また、商品３２６０をベルトコンベアにより搬送する際に、リーダ／ライタ３２４０と、商品３２６０に設けられた半導体装置３２５０を用いて、該商品３２６０の検品を行うことができる（図１４（Ｂ））。このように、システムに半導体装置を活用することで、情報の取得を簡単に行うことができ、高機能化と高付加価値化を実現する。
【０１４７】
また、本発明の不揮発性半導体記憶装置は、メモリを具備したあらゆる分野の電子機器に用いることが可能である。例えば、本発明の不揮発性半導体記憶装置を適用した電子機器として、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、コンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等）、記録媒体を備えた画像再生装置（具体的にはＤＶＤ（ｄｉｇｉｔａｌ  ｖｅｒｓａｔｉｌｅ  ｄｉｓｃ）等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）などが挙げられるそれら電子機器の具体例を図１５に示す。
【０１４８】
図１５（Ａ）、（Ｂ）は、デジタルカメラを示している。図１５（Ｂ）は、図１５（Ａ）の裏側を示す図である。このデジタルカメラは、筐体２１１１、表示部２１１２、レンズ２１１３、操作キー２１１４、シャッター２１１５などを有する。また、取り出し可能な不揮発性のメモリ２１１６を備えており、当該デジタルカメラで撮影したデータをメモリ２１１６に記憶させておく構成となっている。本発明を用いて形成された不揮発性の半導体記憶装置は当該メモリ２１１６に適用することができる。
【０１４９】
また、図１５（Ｃ）は、携帯電話を示しており、携帯端末の１つの代表例である。この携帯電話は筐体２１２１、表示部２１２２、操作キー２１２３などを含む。また、携帯電話は、取り出し可能な不揮発性のメモリ２１２５を備えており、当該携帯電話の電話番号等のデータ、映像、音楽データ等をメモリ２１２５に記憶させ再生することができる。本発明を用いて形成された不揮発性の半導体記憶装置は当該メモリ２１２５に適用することができる。
【０１５０】
また、図１５（Ｄ）は、デジタルプレーヤーを示しており、オーディオ装置の１つの代表例である。図１５（Ｄ）に示すデジタルプレーヤーは、本体２１３０、表示部２１３１、メモリ部２１３２、操作部２１３３、イヤホン２１３４等を含んでいる。なお、イヤホン２１３４の代わりにヘッドホンや無線式イヤホンを用いることができる。メモリ部２１３２は、本発明を用いて形成された不揮発性の半導体記憶装置を用いることができる。例えば、記録容量が２０〜２００ギガバイト（ＧＢ）のＮＡＮＤ型不揮発性メモリを用い、操作部２１３３を操作することにより、映像や音声（音楽）を記録、再生することができる。なお、表示部２１３１は黒色の背景に白色の文字を表示することで消費電力を抑えられる。これは携帯型のオーディオ装置において特に有効である。なお、メモリ部２１３２に設けられた不揮発性の半導体記憶装置は、取り出し可能な構成としてもよい。
【０１５１】
また、図１５（Ｅ）は、電子ブック（電子ペーパーともいう）を示している。この電子ブックは、本体２１４１、表示部２１４２、操作キー２１４３、メモリ部２１４４を含んでいる。またモデムが本体２１４１に内蔵されていてもよいし、無線で情報を送受信できる構成としてもよい。メモリ部２１４４は、本発明を用いて形成された不揮発性の半導体記憶装置を用いることができる。例えば、記録容量が２０〜２００ギガバイト（ＧＢ）のＮＡＮＤ型不揮発性メモリを用い、操作キー２１４３を操作することにより、映像や音声（音楽）を記録、再生することができる。なお、メモリ部２１４４に設けられた不揮発性の半導体記憶装置は、取り出し可能な構成としてもよい。
【０１５２】
以上の様に、本発明の不揮発性半導体記憶装置の適用範囲は極めて広く、メモリを有するものであればあらゆる分野の電子機器に用いることが可能である。
【図面の簡単な説明】
【０１５３】
【図１】本発明の薄膜トランジスタの構成を説明する上面図及び断面図。
【図２】本発明の薄膜トランジスタの構成を説明する断面図。
【図３】本発明の薄膜トランジスタの作製工程を説明する断面図。
【図４】本発明の薄膜トランジスタの作製工程を説明する断面図。
【図５】本発明の薄膜トランジスタの作製工程を説明する断面図。
【図６】本発明の薄膜トランジスタの作製工程を説明する断面図。
【図７】本発明の薄膜トランジスタの構成を説明する上面図及び断面図。
【図８】本発明の薄膜トランジスタの作製工程を説明する断面図。
【図９】本発明の薄膜トランジスタの構成を説明する断面図。
【図１０】プラズマ処理装置の構成を説明する断面図。
【図１１】本発明の不揮発性記憶装置の構成を説明する断面図。
【図１２】本発明の半導体装置の構成を説明する断面図。
【図１３】本発明の半導体装置の構成を説明するブロック図。
【図１４】本発明の半導体装置の使用形態を説明する図。
【図１５】本発明の半導体装置の使用形態を説明する図。
【図１６】不揮発性メモリセルアレイの等価回路の一例を示す図。
【図１７】ＮＯＲ型不揮発性メモリセルアレイの等価回路の一例を示す図。
【図１８】ＮＡＮＤ型不揮発性メモリセルアレイの等価回路の一例を示す図。
【図１９】ＮＡＮＤ型不揮発性メモリの書き込み動作を説明する図。
【図２０】ＮＡＮＤ型不揮発性メモリの消去及び読み出し動作を説明する図。
【図２１】電荷が蓄積された”０”の場合と消去された”１”の場合における不揮発性記憶素子のしきい値電圧の変化を示す図。
【図２２】従来の薄膜トランジスタの構成を説明する上面図及び断面図。
【符号の説明】
【０１５４】
３０    基板
３１    絶縁層
３２    半導体層
３３    ゲート絶縁層
３４    導電層
３６    絶縁層
２０３    絶縁層
２０４    導電層
２０５    薄膜トランジスタ
３２ａ    チャネル形成領域
３２ｂ    不純物領域
３２ｃ    不純物領域
３２ｄ    低濃度不純物領域
３２ｅ    低濃度不純物領域
【図１】
2008141108.tif 000003
【図２】
2008141108.tif 000004
【図３】
2008141108.tif 000005
【図４】
2008141108.tif 000006
【図５】
2008141108.tif 000007
【図６】
2008141108.tif 000008
【図７】
2008141108.tif 000009
【図８】
2008141108.tif 000010
【図９】
2008141108.tif 000011
【図１０】
2008141108.tif 000012
【図１１】
2008141108.tif 000013
【図１２】
2008141108.tif 000014
【図１３】
2008141108.tif 000015
【図１４】
2008141108.tif 000016
【図１５】
2008141108.tif 000017
【図１６】
2008141108.tif 000018
【図１７】
2008141108.tif 000019
【図１８】
2008141108.tif 000020
【図１９】
2008141108.tif 000021
【図２０】
2008141108.tif 000022
【図２１】
2008141108.tif 000023
【図２２】
2008141108.tif 000024