(57)【要約】【課題】  デバイス特性を低下させることなく製造マージンを大きくすることができる半導体装置及びその製造方法を提供する。【解決手段】  フィン型の活性領域と、活性領域を挟むように対向配置された一対のゲート電極とを有するダブルゲートトランジスタを含む半導体装置において、ゲート電極の高さを活性領域の高さよりも高くし、かつ数式１に基づき求められる高さ以下とする。［数１］    (ゲート電極高さ[nm]−活性領域高さ[nm])／活性領域高さ[nm]        ＝3.5ｅ−５×(ゲート長[nm])２−0.002×(ゲート長[nm])＋0.16【選択図】    図１
2008159972.tif 000002
【特許請求の範囲】
【請求項１】
フィン型の活性領域と、該活性領域を挟むように対向配置された一対のゲート電極とを有するダブルゲートトランジスタを含む半導体装置において、
前記ゲート電極の高さと前記活性領域の高さとが等しいときのオン電流よりも高いオン電流が得られるように、前記ゲート電極の高さを前記活性領域の高さよりも高くしたことを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記ゲート電極の高さが、下記数式１に基づき求められるゲート電極の高さ以下であることを特徴とする半導体装置。
［数１］
(ゲート電極高さ[nm]−活性領域高さ[nm])／活性領域高さ[nm]
＝3.5ｅ−５×(ゲート長[nm])２−0.002×(ゲート長[nm])＋0.16
【請求項３】
請求項１又は請求項２に記載の半導体装置において、
前記ゲート電極の上面位置を、前記活性領域を形成するために当該活性領域の上に形成されたハードマスクの上面位置に一致させたことを特徴とする半導体装置。
【請求項４】
フィン型の活性領域と、該活性領域を挟むように対向配置された一対のゲート電極とを有するダブルゲートトランジスタを含む半導体装置の製造方法において、
前記活性領域の上に形成され、当該活性領域の形成に用いられたハードマスクの膜厚を所定の値に調整する工程と、
前記ゲート電極となる電極層を形成し、その上面が前記ハードマスクの上面と一致するまで前記電極層を研磨する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項５】
請求項４に記載の半導体装置の製造方法において、
前記所定の値は、前記ゲート電極の高さが下記数式２に基づき求められるゲート電極の高さ以下となるように定められていることを特徴とする半導体装置の製造方法。
［数２］
(ゲート電極高さ[nm]−活性領域高さ[nm])／活性領域高さ[nm]
＝3.5ｅ−５×(ゲート長[nm])２−0.002×(ゲート長[nm])＋0.16
【請求項６】
請求項４又は５に記載の半導体装置の製造方法において、
前記電極層を研磨する工程が、前記ハードマスクを終点検出膜とするＣＭＰにより行なわれることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特にダブルゲートトランジスタを含む半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
ダブルゲートトランジスタは、突出形成されたフィン型の活性領域の両側面に、ゲート絶縁膜を介して互いに対向するように形成された一対のゲート電極を有している。
【０００３】
そして、このような構成を採用したことにより、ダブルゲートトランジスタは、短チャネル効果を抑制することができるとともに、サブスレッショルド特性を改善することができる。また、ダブルゲートトランジスタは、活性領域の両側の側面にチャネルが形成されるため、同一投影面積をもつプレーナ型トランジスタと比較して実効的なゲート幅を大きくすることができ、それによって駆動電流を大きくすることができる。
【０００４】
従来のダブルゲートトランジスタは、上記のような特長を発揮させるために、ゲート電極の高さを活性領域の高さに一致させるように構成されている（例えば、特許文献１参照。）。
【０００５】
【特許文献１】特表２００６−５００７８６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
従来のダブルゲートトランジスタは、上述したとおり、ゲート電極の高さを活性領域の高さに一致させるように構成されている。これは、以下のような理由による。
【０００７】
図１５（ａ）及び（ｂ）は、ダブルゲートトランジスタの要部概略断面図である。図１５（ａ）及び（ｂ）において、ダブルゲートトランジスタは、活性領域が突出形成されたＳｉ基板５０１と、素子分離酸化膜５０２と、活性領域の側面に形成されたゲート酸化膜５０３と、下地酸化膜を介して活性領域上に形成された窒化膜５０４と、一対のゲート電極５０５とを有している。なお、図１５（ｂ）では、窒化膜５０４が省略されている。
【０００８】
図１５(ａ）に示すように、ゲート電極５０５の高さが活性領域の高さよりも高い場合には、ゲート電極５０５からの電界が活性領域上面端部に集中し、部分的にしきい値電圧が低くなる。また、図１５（ｂ）に示すように、活性領域の高さよりもゲート電極５０５の高さが低い場合は、活性領域上方のチャネル５０６が形成されない部分にも空乏層が広がるため、ゲート電極垂直方向（図の左右方向）に広がる空乏層の幅が狭くなり、完全空乏型トランジスタとして動作することが困難になる。このような理由により、従来のダブルゲートトランジスタは、ゲート電極の高さを活性領域の高さに一致させるようにしている。
【０００９】
しかしながら、ゲート電極の高さを活性領域の高さに正確に一致させることは、困難であり、デバイスを製造する際のマージンが小さいという問題がある。
【００１０】
そこで、本発明は、デバイス特性を低下させることなく製造マージンを大きくすることができる半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
発明者は、ゲート電極の高さが活性領域の高さよりも低くなると、しきい値電圧が急激に高くなり、トランジスタの駆動能力が低下するのに対し、ゲート電極の高さが活性領域の高さよりも数〜数１０％高い場合には、電界の集中が起こらず、余計な空乏層の形成もなく、しきい値電圧の変化が緩やかな領域があり、また、その領域ではトランジスタの駆動電流が向上することを見出した。これは、ゲート電極の高さを活性領域の高さに一致させようとした場合、ゲート電極が低くなる側の加工マージンが高くなる側の加工マージンに比べ非常に小さいこと意味する。したがって、ゲート電極の高さを活性領域の高さよりある程度高くすることにより、ゲート電極が低くなる側の加工マージンを大きくすることができ、それによって実質的な加工マージンを拡大することができる。
【００１２】
そこで、本発明は、フィン型の活性領域と、該活性領域を挟むように対向配置された一対のゲート電極とを有するダブルゲートトランジスタを含む半導体装置において、前記ゲート電極の高さと前記活性領域の高さとが等しいときのオン電流よりも高いオン電流が得られるように、前記ゲート電極の高さを前記活性領域の高さよりも高くしたことを特徴とする。
【００１３】
ゲート電極の高さは、活性領域の高さよりも数％〜数十％高くすることが望ましいが、ゲート長に依存するので、下記数式１に基づき求められるゲート電極の高さ以下とする。
【００１４】
［数１］
(ゲート電極高さ[nm]−活性領域高さ[nm])／活性領域高さ[nm]
＝3.5ｅ−５×(ゲート長[nm])２−0.002×(ゲート長[nm])＋0.16
また、本発明は、フィン型の活性領域と、該活性領域を挟むように対向配置された一対のゲート電極とを有するダブルゲートトランジスタを含む半導体装置の製造方法において、前記活性領域の上に形成され、当該活性領域の形成に用いられたハードマスクの膜厚を所定の値に調整する工程と、前記ゲート電極となる電極層を形成し、その上面が前記ハードマスクの上面と一致するまで前記電極層を研磨する工程と、を含むことを特徴とする。
【００１５】
前記所定の値は、前記ゲート電極の高さが下記数式２に基づき求められるゲート電極の高さ以下となるように定められている。
【００１６】
［数２］
(ゲート電極高さ[nm]−活性領域高さ[nm])／活性領域高さ[nm]
＝3.5ｅ−５×(ゲート長[nm])２−0.002×(ゲート長[nm])＋0.16
【発明の効果】
【００１７】
本発明によれば、ゲート電極の高さを活性領域の高さよりも高くし、数式３により求められるゲート電極の高さ以下としたことで、ダブルゲートトランジスタの能力を損ねることなく加工マージンを広げることができる。
【００１８】
［数３］
(ゲート電極高さ[nm]−活性領域高さ[nm])／活性領域高さ[nm]
＝3.5ｅ−５×(ゲート長[nm])２−0.002×(ゲート長[nm])＋0.16
【発明を実施するための最良の形態】
【００１９】
以下、図面を参照して本発明の実施の形態について詳細に説明する。
【００２０】
図１（ａ）に本発明の一実施の形態に係る半導体装置の概略構成を示す斜視図を、図１（ｂ）にそのゲート平行方向の縦断面図をそれぞれ示す。なお、図示の半導体装置は、ＣＭＯＳ用トランジスタや、ＤＲＡＭのメモリセル駆動用トランジスタに用いることができるダブルゲートトランジスタである。
【００２１】
図示のダブルゲートトランジスタは、シリコン基板１０１、素子分離領域（酸化膜）１０２、ゲート酸化膜１０３、下地酸化膜１０４、窒化膜１０５、ゲート電極１０６、層間絶縁膜１０７及びコンタクト１０８を有している。
【００２２】
シリコン基板１０１の一部は、活性領域として素子分離領域１０２から突出している。この活性領域は、素子分離領域１０２を形成する前にＰ型にドーピングされる。
【００２３】
窒化膜１０５は、素子分離領域１０２を形成する際にハードマスクとして用いたもので、その後の工程によっても下地酸化膜１０４とともに除去されずに残ったものである。この下地酸化膜１０４及び窒化膜１０５は、後述するように、ゲート電極１０６の高さを活性領域の高さよりも高くするために用いられる。
【００２４】
ゲート酸化膜１０３は活性領域の両側の側面に形成されている。一対のゲート電極１０６は、Ｎ型多結晶シリコンからなり、ゲート酸化膜１０３を介して活性領域を挟むように形成される。ゲート電極１０６の上面は、形成時にＣＭＰ（Chemical Mechanical Polishing）法により研磨され、窒化膜１０５と同じ高さにしてある。その結果、ゲート電極１０６の高さは、活性領域の高さより、下地酸化膜１０４と窒化膜１０５の合計膜厚分（数〜数十ｎｍ）だけ高くなっている。
【００２５】
図２に、活性領域の高さに対するゲート電極の高さの割合と、しきい値及びオン電流との関係を示す。なお、オン電流は、各トランジスタのしきい値Ｖｔよりも１［Ｖ］高いゲート電圧を印加したときのドレイン電流の値である。
【００２６】
図２に示すように、ゲート電極の高さが活性領域よりも高い領域（数〜数１０％高い領域）において、ゲート電極の高さが活性領域の高さと等しい場合よりも、高いオン電流が得られる領域が存在する。この領域では、しきい値電圧の変化も緩やかで、電界の集中や、余計な空乏層の形成も生じない。そこで、本実施の形態では、活性領域の高さに対するゲート電極の高さの割合がこの領域内となるように、ゲート電極の高さを決定する。
【００２７】
より具体的には、プロセスマージンが確保できるゲート電極の高さはゲート長によって図３に示すように変化する。このため、下記の数式４（経験式）に基づいてゲート電極の高さ（最大値）を決定する。
【００２８】
［数４］
(ゲート電極高さ[nm]−活性領域高さ[nm])／活性領域高さ[nm]
＝3.5ｅ−５×(ゲート長[nm])２−0.002×(ゲート長[nm])＋0.16
このように、本実施の形態に係る半導体装置では、ゲート電極の高さが活性領域の高さよりも数〜数１０％高い構造としたことで、トランジスタ能力を損ねることなく加工マージンを広くとることができる。
【００２９】
以下、図１の半導体装置の製造方法について、図４乃至図１４を参照して説明する。
【００３０】
まず、図４に示すように、Ｐ型にドーピングを行ったシリコン基板４０１の表面に５ｎｍ程度の熱酸化膜４０２を形成し、その上に約１００ｎｍの窒化膜４０３を堆積させる。
【００３１】
次に、リソグラフィーとドライエッチングにより、図５に示すように、窒化膜４０３及び熱酸化膜４０２をマスクの形状に加工する。
【００３２】
そして、窒化膜４０３をハードマスクとしてシリコン基板４０１をエッチングし、図６に示すように素子分離領域４０４を形成する。
【００３３】
次に、図７に示すように、素子分離領域４０４を酸化膜４０５で埋め込む。そして、窒化膜４０３を終点検出膜として酸化膜４０５の表面をＣＭＰ法により平坦化し、図８に示すように、酸化膜４０５の表面を窒化膜４０３の表面に一致させる。
【００３４】
次に、窒化膜４０３を熱リン酸によりエッチングし、図９に示すように、その膜厚を減少させる。窒化膜４０３のエッチング量は、エッチング条件により任意に制御することができる。
【００３５】
エッチング後の窒化膜４０３の厚さと酸化膜４０２の厚さの合計と、数式４における“（ゲート電極高さ−活性領域高さ）”との間には、数式５の関係が成り立つ。
【００３６】
［数５］
窒化膜４０３の厚さ＋酸化膜４０２の厚さ
＝ゲート電極の高さ−活性領域の高さ
したがって、例えばゲート長５０ｎｍ、活性領域高さ１００ｎｍの場合には、数式５を満たすように窒化膜４０３と酸化膜４０２の厚さの和を１５ｎｍ以内にする必要がある。本実施の形態では、酸化膜４０２の厚さを５ｎｍとしたので、エッチング後の窒化膜４０３の厚さが１０ｎｍ以内になるようにエッチング時間を制御すればよい。例えば、１８０℃の熱燐酸を用いて８分１０秒間エッチングすることで、窒化膜４０３の膜厚を１０ｎｍとすることができる。これにより、窒化膜４０３の厚さ＋酸化膜４０２の厚さ＝１５ｎｍになるため、数式４を満たすことができる。この場合のエッチング時間制御に対するマージンは３０秒程度あり、十分に広いマージンを確保できる。
【００３７】
次に、素子分離酸化膜４０５を希フッ酸によりエッチングし、図１０に示すように、シリコン基板４０１の一部を素子分離酸化膜４０５から突出させて活性領域とする。突出した活性領域の高さは数十ｎｍから１００ｎｍ程度、幅は数十ｎｍ程度とする。
【００３８】
次に、図１１に示すように、活性領域の側面に厚み数ｎｍのゲート酸化膜４０６を熱酸化により形成する。それから、図１２に示すように、ゲート電極用のＮ型多結晶シリコン４０７を堆積し、その表面を平坦化する。平坦化は、窒化膜４０３を終点検出膜として、多結晶シリコン４０７の表面をＣＭＰ法により研磨することにより行なう。
【００３９】
上述したように、窒化膜４０３の膜厚は、そのエッチング条件により任意に調整することができる。そして、この膜厚調整された窒化膜４０３をＣＭＰ法により多結晶シリコン４０７（即ち、ゲート電極）を研磨する際の終点検出膜とすることで、ゲート電極の高さを任意に調節することができる。
【００４０】
次に、図１３に示すように、ハードマスクとして酸化膜４０８を形成し、多結晶シリコン４０７をパターニング（ドライエッチング）してゲート電極を形成する。
【００４１】
次に、ゲート電極で挟まれた領域以外の活性領域を覆っている窒化膜４０３、下地酸化膜４０２、及びゲート酸化膜４０６をウェットエッチによって除去する。そして、露出した活性領域にＮ型不純物をイオン注入し、ソースおよびドレイン領域を形成する。その後、層間絶縁膜を成長させ、ゲート、ソース及びドレインの各領域にコンタクトを設けて、図１４に示すダブルゲートトランジスタを得る。
【００４２】
以上のようにして、図1に示すダブルゲートトランジスタを製造することができる。
【００４３】
本実施の形態によれば、活性領域の形成に用いたハードマスクの厚みを上記数式４に基づいて調整し、それを終点検出膜としてゲート電極用多結晶シリコンの上面を研磨するようにしたことで、ゲート電極高さを数式４で与えられるプロセスマージン内に確実に収めることができる。その結果、得られるダブルゲートトランジスタにおいて、電界の集中や余計な空乏層の形成を避けることができ、良好な特性を得ることができる。
【００４４】
また、本実施の形態によれば、上記数式４に基づき決定されるゲート電極の高さが、ゲート電極高さの変化に対するしきい値電圧の変化が緩やかな領域にあるため、ゲート電極高さの加工バラツキにたいして広いプロセスマージンを得ることができる。
【００４５】
以上、本発明について一実施の形態に即して説明したが、本発明は上記実施の形態に限定されるものではない。例えば、ゲート電極用多結晶シリコンをドライエッチングした後に酸化処理を行ない、ゲート端部におけるゲート酸化膜を比較的厚く（バーズビークを形成）することにより、デバイス動作時のドレイン端における電界を緩和するようにしてもよい。また、ソースおよびドレイン領域を形成する際に、イオン注入に代えて、プラズマドーピングを適用するようにしてもい。あるいは、ソースおよびドレイン領域を形成する際に、比較的低濃度のイオン注入を行った後、数１０ｎｍ程度の酸化膜を堆積してエッチバックし、その後、高濃度のイオン注入を行なうことによりソース、ドレイン領域を形成するＬＤＤ（Lightly Doped Drain）構造としてもよい。また、ゲート電極多結晶シリコンをＰ型とすることで、しきい値電圧を高くしてもよい。ただし、この場合は、ゲート酸化膜を窒化するもしくは窒化膜／酸化膜の積層構造にする必要がある。さらにまた、上記実施の形態では、ダブルゲートトランジスタがＮＭＯＳの場合について説明したが、ＰＭＯＳとすることも可能である。この場合、Ｐ型多結晶シリコンをゲート電極とするならば、上記と同様にゲート酸化膜を窒化するもしくは窒化膜／酸化膜の積層構造にする必要がある。
【図面の簡単な説明】
【００４６】
【図１】（ａ）は、本発明の一実施の形態に係る半導体装置の概略構成を示す斜視図であり、（ｂ）は、（ａ）のゲート平行方向縦断面図である。
【図２】活性領域の高さに対するゲート電極の高さの割合と、しきい値及びオン電流との関係を示すグラフである。
【図３】ゲート長とプロセスマージンを確保することができるゲート電極の高さとの関係を示すグラフである。
【図４】図１（ａ）及び（ｂ）に示す半導体装置の製造方法の一工程を説明するための斜視図である。
【図５】図４に続く工程を説明するための斜視図である。
【図６】図５に続く工程を説明するための斜視図である。
【図７】図６に続く工程を説明するための斜視図である。
【図８】図７に続く工程を説明するための斜視図である。
【図９】図８に続く工程を説明するための斜視図である。
【図１０】図９に続く工程を説明するための斜視図である。
【図１１】図１０に続く工程を説明するための斜視図である。
【図１２】図１１に続く工程を説明するための斜視図である。
【図１３】図１２に続く工程を説明するための斜視図である。
【図１４】図１３に続く工程により完成した半導体装置を示す斜視図である。
【図１５】（ａ）は、ゲート電極の高さが活性領域の高さよりも高い場合の問題点を説明するための縦断面図であり、（ｂ）は、ゲート電極の高さが活性領域の高さよりも低い場合の問題点を説明するための縦断面図である。
【符号の説明】
【００４７】
１０１    シリコン基板
１０２    素子分離領域（酸化膜）
１０３    ゲート酸化膜
１０４    下地酸化膜
１０５    窒化膜
１０６    ゲート電極
１０７    層間絶縁膜
１０８    コンタクト
４０１    シリコン基板
４０２    熱酸化膜
４０３    窒化膜
４０４    素子分離領域
４０５    酸化膜
４０６    ゲート酸化膜
４０７    Ｎ型多結晶シリコン
５０１    Ｓｉ基板
５０２    素子分離酸化膜
５０３    ゲート酸化膜
５０４    窒化膜
５０５    ゲート電極
５０６    チャネル
【図１】
2008159972.tif 000003
【図２】
2008159972.tif 000004
【図３】
2008159972.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
2008159972.tif 000012
【図１１】
2008159972.tif 000013
【図１２】
2008159972.tif 000014
【図１３】
2008159972.tif 000015
【図１４】
2008159972.tif 000016
【図１５】
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