(57)【要約】【課題】微細化プロセスにおいても、また、Ｎｃｈトランジスタ及びＰｃｈトランジスタの両方を持つデバイスにおいても、欠陥等を発生させることなく、トランジスタのチャネル領域に対する応力制御を行うことを可能にする。【解決手段】Ｎｃｈトランジスタの第１のゲート電極１０７及びＰｃｈトランジスタの第２のゲート電極１０８のそれぞれの構成材料として、互いに応力の大きさが異なる材料を用いている。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１のゲート電極を有するＮｃｈトランジスタと、第２のゲート電極を有するＰｃｈトランジスタとを備え、
前記第１のゲート電極及び前記第２のゲート電極のそれぞれの構成材料として、互いに応力の大きさが異なる材料を用いていることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第１のゲート電極の構成材料が生じる引っ張り応力は、前記第２のゲート電極の構成材料が生じる引っ張り応力よりも大きいことを特徴とする半導体装置。
【請求項３】
請求項１又は２に記載の半導体装置において、
前記第１のゲート電極の構成材料の密度は、前記第２のゲート電極の構成材料の密度よりも大きいことを特徴とする半導体装置。
【請求項４】
請求項１〜３のいずれか１項に記載の半導体装置において、
前記第１のゲート電極及び前記第２のゲート電極はシリサイドからなり、
前記第１のゲート電極の構成金属のシリサイド化時膨張率は、前記第２のゲート電極の構成金属のシリサイド化時膨張率よりも大きいことを特徴とする半導体装置。
【請求項５】
請求項１に記載の半導体装置において、
前記第１のゲート電極は、Ｚｒ−Ｇｅ、Ｖ−Ｇｅ、Ｔａ−Ｓｉ、Ｔａ−Ｇｅ、Ｃｒ−Ｇｅ、Ｐｔ−Ｓｉ、Ｐｔ−Ｇｅ、Ｐｄ−Ｓｉ、Ｐｄ−Ｇｅ、Ｆｅ−Ｓｉ及びＦｅ−Ｇｅのうちの少なくとも１つからなる第１の合金化合物層を有することを特徴とする半導体装置。
【請求項６】
請求項５に記載の半導体装置において、
前記第１のゲート電極は、前記第１の合金化合物層の下側に、閾値制御用の第１の導電層をさらに有することを特徴とする半導体装置。
【請求項７】
請求項１、５又は６のいずれか１項に記載の半導体装置において、
前記第２のゲート電極は、Ｎｉ−Ｓｉ、Ｎｉ−Ｇｅ、Ｃｏ−Ｓｉ、Ｃｏ−Ｇｅ、Ｍｏ−Ｓｉ、Ｍｏ−Ｇｅ、Ｗ−Ｓｉ、Ｗ−Ｇｅ、Ｍｇ−Ｓｉ、Ｍｇ−Ｇｅ、Ａｌ−Ｇｅ、Ａｕ−Ｇｅ、Ｃｕ−Ｓｉ及びＣｕ−Ｇｅのうちの少なくとも１つからなる第２の合金化合物層を有することを特徴とする半導体装置。
【請求項８】
請求項７に記載の半導体装置において、
前記第２のゲート電極は、前記第２の合金化合物層の下側に、閾値制御用の第２の導電層をさらに有することを特徴とする半導体装置。
【請求項９】
請求項１〜８のいずれか１項に記載の半導体装置において、
前記第１のゲート電極及び前記第２のゲート電極のそれぞれの側面には絶縁性サイドウォールスペーサが形成されていることを特徴とする半導体装置。
【請求項１０】
請求項９に記載の半導体装置において、
前記絶縁性サイドウォールスペーサは、シリコン酸化膜とシリコン窒化膜との積層構造を持つことを特徴とする半導体装置。
【請求項１１】
請求項９又は１０に記載の半導体装置において、
前記第１のゲート電極の側面に形成されている前記絶縁性サイドウォールスペーサの高さは、前記第２のゲート電極の側面に形成されている前記絶縁性サイドウォールスペーサの高さよりも高いことを特徴とする半導体装置。
【請求項１２】
請求項１〜１１のいずれか１項に記載の半導体装置において、
前記Ｎｃｈトランジスタと前記Ｐｃｈトランジスタとの間には、３００ｎｍ以上で且つ４００ｎｍ以下の深さを持つ溝型素子分離領域が設けられていることを特徴とする半導体装置。
【請求項１３】
請求項１〜１２のいずれか１項に記載の半導体装置において、
前記第１のゲート電極及び前記第２のゲート電極のそれぞれの高さは１５０ｎｍ以上で且つ２００ｎｍ以下であることを特徴とする半導体装置。
【請求項１４】
請求項１〜１３のいずれか１項に記載の半導体装置において、
前記第１のゲート電極及び前記第２のゲート電極のそれぞれの下側には、１ｎｍ以上で且つ３ｎｍ以下の厚さを持つゲート絶縁膜が設けられていることを特徴とする半導体装置。
【請求項１５】
Ｚｒ−Ｇｅ、Ｖ−Ｇｅ、Ｔａ−Ｓｉ、Ｔａ−Ｇｅ、Ｃｒ−Ｇｅ、Ｐｔ−Ｓｉ、Ｐｔ−Ｇｅ、Ｐｄ−Ｓｉ、Ｐｄ−Ｇｅ、Ｆｅ−Ｓｉ及びＦｅ−Ｇｅのうちの少なくとも１つの合金化合物からなる応力制御層を有するゲート電極を備えていることを特徴とするＮｃｈトランジスタ。
【請求項１６】
Ｎｉ−Ｓｉ、Ｎｉ−Ｇｅ、Ｃｏ−Ｓｉ、Ｃｏ−Ｇｅ、Ｍｏ−Ｓｉ、Ｍｏ−Ｇｅ、Ｗ−Ｓｉ、Ｗ−Ｇｅ、Ｍｇ−Ｓｉ、Ｍｇ−Ｇｅ、Ａｌ−Ｇｅ、Ａｕ−Ｇｅ、Ｃｕ−Ｓｉ及びＣｕ−Ｇｅのうちの少なくとも１つの合金化合物からなる応力制御層を有するゲート電極を備えていることを特徴とするＰｃｈトランジスタ。
【請求項１７】
基板におけるＮｃｈトランジスタ形成領域の上に第１のゲート電極を形成する工程（ａ）と、
前記基板におけるＰｃｈトランジスタ形成領域の上に第２のゲート電極を形成する工程（ｂ）とを備え、
前記第１のゲート電極及び前記第２のゲート電極のそれぞれの構成材料として、互いに応力の大きさが異なる材料を用いることを特徴とする半導体装置の製造方法。
【請求項１８】
請求項１７に記載の半導体装置の製造方法において、
前記工程（ａ）及び前記工程（ｂ）よりも前に、前記基板上にシリコン含有膜を形成すする工程（ｃ）と、前記シリコン含有膜をパターニングして、前記基板における前記Ｎｃｈトランジスタ形成領域の上に前記第１のゲート電極となる第１のシリコン含有膜パターンを形成すると共に前記基板における前記Ｐｃｈトランジスタ形成領域の上に前記第２のゲート電極となる第２のシリコン含有膜パターンを形成する工程（ｄ）とをさらに備え、
前記工程（ａ）は、少なくとも前記第１のシリコン含有膜パターンの上に第１の金属膜を形成した後、第１のシリサイド化熱処理を行って前記第１のゲート電極を形成する工程を含み、
前記工程（ｂ）は、少なくとも前記第２のシリコン含有膜パターンの上に第２の金属膜を形成した後、第２のシリサイド化熱処理を行って前記第２のゲート電極を形成する工程を含み、
前記第１の金属膜の構成金属のシリサイド化時膨張率は、前記第２の金属膜の構成金属のシリサイド化時膨張率よりも大きいことを特徴とする半導体装置の製造方法。
【請求項１９】
請求項１８に記載の半導体装置の製造方法において、
前記工程（ｃ）よりも前に、前記基板上に、前記Ｎｃｈトランジスタ形成領域と前記Ｐｃｈトランジスタ形成領域とを区画する素子分離領域を形成する工程と、前記基板上にゲート絶縁膜を形成する工程とをさらに備えていることを特徴とする半導体装置の製造方法。
【請求項２０】
請求項１８又は１９に記載の半導体装置の製造方法において、
前記工程（ｄ）の後で前記工程（ａ）及び前記工程（ｂ）よりも前に、前記第１のシリコン含有膜パターン及び前記第２のシリコン含有膜パターンのそれぞれの上にハードマスクを形成する工程（ｇ１）をさらに備え、
前記工程（ｇ１）と前記工程（ａ）との間に、前記第１のシリコン含有膜パターン上に形成された前記ハードマスクを除去する工程（ｇ２）をさらに備え、
前記工程（ｇ１）と前記工程（ｂ）との間に、前記第２のシリコン含有膜パターン上に形成された前記ハードマスクを除去する工程（ｇ３）をさらに備えていることを特徴とする半導体装置の製造方法。
【請求項２１】
請求項１８〜２０のいずれか１項に記載の半導体装置の製造方法において、
前記工程（ｄ）の後で前記工程（ａ）及び前記工程（ｂ）よりも前に、前記第１のシリコン含有膜パターン及び前記第２のシリコン含有膜パターンのそれぞれの側面に絶縁性サイドウォールスペーサを形成する工程（ｊ１）をさらに備えていることを特徴とする半導体装置の製造方法。
【請求項２２】
請求項２１に記載の半導体装置の製造方法において、
前記工程（ｄ）の後で前記工程（ｊ１）よりも前に、前記基板における前記Ｎｃｈトランジスタ形成領域及び前記Ｐｃｈトランジスタ形成領域にそれぞれＬＤＤ領域を形成する工程（ｊ２）をさらに備え、
前記工程（ｊ１）の後で前記工程（ａ）及び前記工程（ｂ）よりも前に、前記基板における前記Ｎｃｈトランジスタ形成領域及び前記Ｐｃｈトランジスタ形成領域にそれぞれソース・ドレイン領域を形成する工程（ｊ３）をさらに備えていることを特徴とする半導体装置の製造方法。
【請求項２３】
請求項１８〜２２のいずれか１項に記載の半導体装置の製造方法において、
前記第１のシリコン含有膜パターン及び前記第２のシリコン含有膜パターンのそれぞれの厚さは４０ｎｍ以上で且つ６０ｎｍ以下であり、
前記第１の金属膜及び前記第２の金属膜のそれぞれの厚さは５ｎｍ以上で且つ１５ｎｍ以下であることを特徴とする半導体装置の製造方法。
【請求項２４】
請求項１８〜２３のいずれか１項に記載の半導体装置の製造方法において、
前記第１のシリサイド化熱処理及び前記第２のシリサイド化熱処理のそれぞれとして、反応温度を４００℃以上で且つ６００℃以下とする急速加熱プロセスを２ステップに分けて実施することを特徴とする半導体装置の製造方法。
【請求項２５】
請求項１７に記載の半導体装置の製造方法において、
前記工程（ａ）は、前記基板における少なくとも前記Ｎｃｈトランジスタ形成領域の上に第１の導電材料膜を形成した後、当該第１の導電材料膜をパターニングして前記第１のゲート電極を形成する工程を含み、
前記工程（ｂ）は、前記基板における少なくとも前記Ｐｃｈトランジスタ形成領域の上に第２の導電材料膜を形成した後、当該第２の導電材料膜をパターニングして前記第２のゲート電極を形成する工程を含み、
前記第１の導電材料膜が生じる引っ張り応力は、前記第２の導電材料膜が生じる引っ張り応力よりも大きいことを特徴とする半導体装置の製造方法。
【請求項２６】
請求項２５に記載の半導体装置の製造方法において、
前記工程（ａ）及び前記工程（ｂ）よりも前に、前記基板上に、前記Ｎｃｈトランジスタ形成領域と前記Ｐｃｈトランジスタ形成領域とを区画する素子分離領域を形成する工程と、前記基板上にゲート絶縁膜を形成する工程とをさらに備えていることを特徴とする半導体装置の製造方法。
【請求項２７】
請求項２５又は２６に記載の半導体装置の製造方法において、
前記工程（ａ）及び前記工程（ｂ）よりも後に、前記第１のゲート電極及び前記第２のゲート電極のそれぞれの側面に絶縁性サイドウォールスペーサを形成する工程（ｋ１）をさらに備えていることを特徴とする半導体装置の製造方法。
【請求項２８】
請求項２７に記載の半導体装置の製造方法において、
前記工程（ａ）及び前記工程（ｂ）の後で前記工程（ｋ１）よりも前に、前記基板における前記Ｎｃｈトランジスタ形成領域及び前記Ｐｃｈトランジスタ形成領域にそれぞれＬＤＤ領域を形成する工程（ｋ２）をさらに備え、
前記工程（ｋ１）の後に、前記基板における前記Ｎｃｈトランジスタ形成領域及び前記Ｐｃｈトランジスタ形成領域にそれぞれソース・ドレイン領域を形成する工程（ｋ３）をさらに備えていることを特徴とする半導体装置の製造方法。
【請求項２９】
請求項１７〜２８のいずれか１項に記載の半導体装置の製造方法において、
前記工程（ｂ）よりも前に前記工程（ａ）を行うことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、大規模集積回路（Large Scale Integrated Circuit：ＬＳＩ）等の半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
近年、次世代半導体プロセスとしてフルシリサイド（Fully Silicided ：ＦＵＳＩ）電極構造を形成するプロセスが注目されている。
【０００３】
ＦＵＳＩ電極構造を形成する従来の方法について図３２を参照しながら説明する（特許文献１参照）。まず、半導体基板１上にゲート酸化膜２を介してポリシリコンゲート電極を形成した後、ポリシリコンゲート電極の側壁にサイドウォール絶縁膜４を形成する。その後、ポリシリコンゲート電極及びサイドウォール絶縁膜４をマスクとしたイオン注入により、ソース・ドレイン領域６を形成する。その後、ポリシリコンゲート電極を被覆するように半導体基板１上に高融点金属膜を堆積させた後、アニール処理を行うことにより、ポリシリコンゲート電極をフルシリサイド化してＦＵＳＩゲート電極３ａを形成すると共にソース・ドレイン領域６の表面部にシリサイド層７ａを形成する。
【０００４】
ところで、トランジスタ能力を向上させるために応力制御を用いたプロセスが採用されているが、そのような方法の一つである、ライナー窒化膜を用いた従来の方法について図３３を参照しながら説明する。まず、シリコン基板１１におけるＳＴＩ領域１２に囲まれた活性領域上にポリシリコンゲート電極１３を形成した後、ポリシリコンゲート電極１３の両側面上にオフセットスペーサ１４及び酸化物層１５を介して側壁スペーサ（図示省略）を形成する。次に、ポリシリコンゲート電極１３、オフセットスペーサ１４及び側壁スペーサをマスクとしたイオン注入により、ポリシリコンゲート電極１３の両側に位置する部分のシリコン基板１１に一対のソース・ドレイン領域１７を形成する。次に、ポリシリコンゲート電極１３及びソース・ドレイン領域１７のそれぞれの上部にシリサイド層１８を形成した後、側壁スペーサを除去し、その後、ポリシリコンゲート電極１３を覆うように応力ライナー窒化膜１９を形成する。
【特許文献１】特開２００６−２６１２８２号公報（特に図１）
【特許文献２】特開２００７−０４９１６６号公報（特に図１Ｂ）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、前述のようなＦＵＳＩ電極を用いたデバイスやライナー窒化膜を用いた応力制御方法においては、以下のような問題が考えられる。
【０００６】
まず、Ｎｃｈトランジスタ及びＰｃｈトランジスタのそれぞれのゲート電極として、ポリシリコンをフルシリサイド化したＦＵＳＩ電極を用いた場合、Ｎｃｈトランジスタにはシリサイド化時の電極の膨張に起因して引っ張り応力がかかるため、Ｎｃｈトランジスタ性能が向上する一方、Ｐｃｈトランジスタにも同様の引っ張り応力がかかるため、Ｐｃｈトランジスタ性能の向上が阻害されてしまうという問題がある。
【０００７】
さらに、トランジスタの応力制御の方法としてトランジスタを覆うように堆積したライナー窒化膜を用いる場合、このライナー窒化膜による応力の作用を向上させるためにはライナー窒化膜の膜厚をなるべく厚くする必要がある。ところが、ライナー窒化膜の膜厚を厚くすると、ゲート電極間におけるコンタクト形成領域の確保が微細化に伴って著しく困難になるという加工上の問題が懸念される。また、ライナー窒化膜のクラックに起因して結晶欠陥等のデバイスとして致命的な問題が発生する。
【０００８】
以上の問題に鑑み、本発明は、微細化されても応力制御が可能な半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
前記の目的を達成するために、本発明に係る半導体装置は、第１のゲート電極を有するＮｃｈトランジスタと、第２のゲート電極を有するＰｃｈトランジスタとを備え、前記第１のゲート電極及び前記第２のゲート電極のそれぞれの構成材料として、互いに応力の大きさが異なる材料を用いている。
【００１０】
本発明の半導体装置によると、ＮｃｈトランジスタとＰｃｈトランジスタとの間でゲート電極材料を使い分けるため、各トランジスタのタイプに応じて所望の大きさの応力を生じるゲート電極材料を用いることにより、ライナー窒化膜を用いることなく、各トランジスタのチャネル領域に対して適切な応力制御を行うことができる。従って、ライナー窒化膜に起因する欠陥（例えばクラック起因の結晶欠陥）等を発生させることなく、Ｎｃｈトランジスタ及びＰｃｈトランジスタの両方の性能の向上が可能となる。
【００１１】
尚、前述の効果を得るために、本発明の半導体装置において、前記第１のゲート電極の構成材料が生じる引っ張り応力は、前記第２のゲート電極の構成材料が生じる引っ張り応力よりも大きいこと、又は前記第１のゲート電極の構成材料の密度は、前記第２のゲート電極の構成材料の密度よりも大きいことが好ましい。或いは、前記第１のゲート電極及び前記第２のゲート電極はシリサイドからなり、前記第１のゲート電極の構成金属のシリサイド化時膨張率は、前記第２のゲート電極の構成金属のシリサイド化時膨張率よりも大きくてもよい。具体的には、前記第１のゲート電極は、Ｚｒ−Ｇｅ、Ｖ−Ｇｅ、Ｔａ−Ｓｉ、Ｔａ−Ｇｅ、Ｃｒ−Ｇｅ、Ｐｔ−Ｓｉ、Ｐｔ−Ｇｅ、Ｐｄ−Ｓｉ、Ｐｄ−Ｇｅ、Ｆｅ−Ｓｉ及びＦｅ−Ｇｅのうちの少なくとも１つからなる第１の合金化合物層を有していてもよく、このとき、前記第１のゲート電極は、前記第１の合金化合物層の下側に、閾値制御用の第１の導電層をさらに有していてもよい。一方、前記第２のゲート電極は、Ｎｉ−Ｓｉ、Ｎｉ−Ｇｅ、Ｃｏ−Ｓｉ、Ｃｏ−Ｇｅ、Ｍｏ−Ｓｉ、Ｍｏ−Ｇｅ、Ｗ−Ｓｉ、Ｗ−Ｇｅ、Ｍｇ−Ｓｉ、Ｍｇ−Ｇｅ、Ａｌ−Ｇｅ、Ａｕ−Ｇｅ、Ｃｕ−Ｓｉ及びＣｕ−Ｇｅのうちの少なくとも１つからなる第２の合金化合物層を有していてもよく、このとき、前記第２のゲート電極は、前記第２の合金化合物層の下側に、閾値制御用の第２の導電層をさらに有していてもよい。
【００１２】
また、本発明の半導体装置において、前記第１のゲート電極及び前記第２のゲート電極のそれぞれの側面には絶縁性サイドウォールスペーサが形成されていてもよく、このとき、前記絶縁性サイドウォールスペーサは、シリコン酸化膜とシリコン窒化膜との積層構造を持っていてもよい。また、前記第１のゲート電極の側面に形成されている前記絶縁性サイドウォールスペーサの高さが、前記第２のゲート電極の側面に形成されている前記絶縁性サイドウォールスペーサの高さよりも高いと、Ｐｃｈトランジスタのチャネル領域に対する応力を緩和することができるので、Ｐｃｈトランジスタの性能をより一層向上させることができる。
【００１３】
また、本発明の半導体装置において、前記Ｎｃｈトランジスタと前記Ｐｃｈトランジスタとの間には、３００ｎｍ以上で且つ４００ｎｍ以下の深さを持つ溝型素子分離領域が設けられていてもよい。
【００１４】
また、本発明の半導体装置において、前記第１のゲート電極及び前記第２のゲート電極のそれぞれの高さは１５０ｎｍ以上で且つ２００ｎｍ以下であってもよい。
【００１５】
また、本発明の半導体装置において、前記第１のゲート電極及び前記第２のゲート電極のそれぞれの下側には、１ｎｍ以上で且つ３ｎｍ以下の厚さを持つゲート絶縁膜が設けられていてもよい。
【００１６】
本発明に係るＮｃｈトランジスタは、Ｚｒ−Ｇｅ、Ｖ−Ｇｅ、Ｔａ−Ｓｉ、Ｔａ−Ｇｅ、Ｃｒ−Ｇｅ、Ｐｔ−Ｓｉ、Ｐｔ−Ｇｅ、Ｐｄ−Ｓｉ、Ｐｄ−Ｇｅ、Ｆｅ−Ｓｉ及びＦｅ−Ｇｅのうちの少なくとも１つの合金化合物からなる応力制御層を有するゲート電極を備えている。
【００１７】
本発明のＮｃｈトランジスタによると、比較的大きい応力を生じる材料からなる応力制御層をゲート電極が有しているため、ライナー窒化膜を用いることなく、Ｎｃｈトランジスタのチャネル領域に対して適切な応力制御を行うことができる。従って、ライナー窒化膜に起因する欠陥（例えばクラック起因の結晶欠陥）等を発生させることなく、Ｎｃｈトランジスタの性能の向上が可能となる。
【００１８】
本発明に係るＰｃｈトランジスタは、Ｎｉ−Ｓｉ、Ｎｉ−Ｇｅ、Ｃｏ−Ｓｉ、Ｃｏ−Ｇｅ、Ｍｏ−Ｓｉ、Ｍｏ−Ｇｅ、Ｗ−Ｓｉ、Ｗ−Ｇｅ、Ｍｇ−Ｓｉ、Ｍｇ−Ｇｅ、Ａｌ−Ｇｅ、Ａｕ−Ｇｅ、Ｃｕ−Ｓｉ及びＣｕ−Ｇｅのうちの少なくとも１つの合金化合物からなる応力制御層を有するゲート電極を備えている。
【００１９】
本発明のＰｃｈトランジスタによると、比較的小さい応力を生じる材料からなる応力制御層をゲート電極が有しているため、ライナー窒化膜を用いることなく、Ｐｃｈトランジスタのチャネル領域に対して適切な応力制御を行うことができる。従って、ライナー窒化膜に起因する欠陥（例えばクラック起因の結晶欠陥）等を発生させることなく、Ｐｃｈトランジスタの性能の向上が可能となる。
【００２０】
本発明に係る半導体装置の製造方法は、基板におけるＮｃｈトランジスタ形成領域の上に第１のゲート電極を形成する工程（ａ）と、前記基板におけるＰｃｈトランジスタ形成領域の上に第２のゲート電極を形成する工程（ｂ）とを備え、前記第１のゲート電極及び前記第２のゲート電極のそれぞれの構成材料として、互いに応力の大きさが異なる材料を用いる。
【００２１】
本発明の半導体装置の製造方法によると、ＮｃｈトランジスタとＰｃｈトランジスタとの間でゲート電極材料を使い分けるため、各トランジスタのタイプに応じて所望の大きさの応力を生じるゲート電極材料を用いることにより、ライナー窒化膜を用いることなく、各トランジスタのチャネル領域に対して適切な応力制御を行うことができる。従って、ライナー窒化膜に起因する欠陥（例えばクラック起因の結晶欠陥）等を発生させることなく、Ｎｃｈトランジスタ及びＰｃｈトランジスタの両方の性能の向上が可能となる。
【００２２】
具体的には、前述の効果を得るために、本発明の半導体装置の製造方法において、前記工程（ａ）及び前記工程（ｂ）よりも前に、前記基板上にシリコン含有膜を形成する工程（ｃ）と、前記シリコン含有膜をパターニングして、前記基板における前記Ｎｃｈトランジスタ形成領域の上に前記第１のゲート電極となる第１のシリコン含有膜パターンを形成すると共に前記基板における前記Ｐｃｈトランジスタ形成領域の上に前記第２のゲート電極となる第２のシリコン含有膜パターンを形成する工程（ｄ）とをさらに備え、前記工程（ａ）は、少なくとも前記第１のシリコン含有膜パターンの上に第１の金属膜を形成した後、第１のシリサイド化熱処理を行って前記第１のゲート電極を形成する工程を含み、前記工程（ｂ）は、少なくとも前記第２のシリコン含有膜パターンの上に第２の金属膜を形成した後、第２のシリサイド化熱処理を行って前記第２のゲート電極を形成する工程を含み、前記第１の金属膜の構成金属のシリサイド化時膨張率は、前記第２の金属膜の構成金属のシリサイド化時膨張率よりも大きいことが好ましい。この場合、前記工程（ｃ）よりも前に、前記基板上に、前記Ｎｃｈトランジスタ形成領域と前記Ｐｃｈトランジスタ形成領域とを区画する素子分離領域を形成する工程と、前記基板上にゲート絶縁膜を形成する工程とをさらに備えていてもよい。また、前記工程（ｄ）の後で前記工程（ａ）及び前記工程（ｂ）よりも前に、前記第１のシリコン含有膜パターン及び前記第２のシリコン含有膜パターンのそれぞれの上にハードマスクを形成する工程（ｇ１）をさらに備え、前記工程（ｇ１）と前記工程（ａ）との間に、前記第１のシリコン含有膜パターン上に形成された前記ハードマスクを除去する工程（ｇ２）をさらに備え、前記工程（ｇ１）と前記工程（ｂ）との間に、前記第２のシリコン含有膜パターン上に形成された前記ハードマスクを除去する工程（ｇ３）をさらに備えていてもよい。さらに、前記工程（ｄ）の後で前記工程（ａ）及び前記工程（ｂ）よりも前に、前記第１のシリコン含有膜パターン及び前記第２のシリコン含有膜パターンのそれぞれの側面に絶縁性サイドウォールスペーサを形成する工程（ｊ１）をさらに備えていてもよく、このとき、前記工程（ｄ）の後で前記工程（ｊ１）よりも前に、前記基板における前記Ｎｃｈトランジスタ形成領域及び前記Ｐｃｈトランジスタ形成領域にそれぞれＬＤＤ領域を形成する工程（ｊ２）をさらに備え、前記工程（ｊ１）の後で前記工程（ａ）及び前記工程（ｂ）よりも前に、前記基板における前記Ｎｃｈトランジスタ形成領域及び前記Ｐｃｈトランジスタ形成領域にそれぞれソース・ドレイン領域を形成する工程（ｊ３）をさらに備えていてもよい。また、前記第１のシリコン含有膜パターン及び前記第２のシリコン含有膜パターンのそれぞれの厚さは４０ｎｍ以上で且つ６０ｎｍ以下であり、前記第１の金属膜及び前記第２の金属膜のそれぞれの厚さは５ｎｍ以上で且つ１５ｎｍ以下であってもよい。また、前記第１のシリサイド化熱処理及び前記第２のシリサイド化熱処理のそれぞれとして、反応温度を４００℃以上で且つ６００℃以下とする急速加熱プロセスを２ステップに分けて実施してもよい。
【００２３】
或いは、前述の効果を得るために、本発明の半導体装置の製造方法において、前記工程（ａ）は、前記基板における少なくとも前記Ｎｃｈトランジスタ形成領域の上に第１の導電材料膜を形成した後、当該第１の導電材料膜をパターニングして前記第１のゲート電極を形成する工程を含み、前記工程（ｂ）は、前記基板における少なくとも前記Ｐｃｈトランジスタ形成領域の上に第２の導電材料膜を形成した後、当該第２の導電材料膜をパターニングして前記第２のゲート電極を形成する工程を含み、前記第１の導電材料膜が生じる引っ張り応力は、前記第２の導電材料膜が生じる引っ張り応力よりも大きいことが好ましい。この場合、前記工程（ａ）及び前記工程（ｂ）よりも前に、前記基板上に、前記Ｎｃｈトランジスタ形成領域と前記Ｐｃｈトランジスタ形成領域とを区画する素子分離領域を形成する工程と、前記基板上にゲート絶縁膜を形成する工程とをさらに備えていてもよい。また、前記工程（ａ）及び前記工程（ｂ）よりも後に、前記第１のゲート電極及び前記第２のゲート電極のそれぞれの側面に絶縁性サイドウォールスペーサを形成する工程（ｋ１）をさらに備えていてもよく、このとき、前記工程（ａ）及び前記工程（ｂ）の後で前記工程（ｋ１）よりも前に、前記基板における前記Ｎｃｈトランジスタ形成領域及び前記Ｐｃｈトランジスタ形成領域にそれぞれＬＤＤ領域を形成する工程（ｋ２）をさらに備え、前記工程（ｋ１）の後に、前記基板における前記Ｎｃｈトランジスタ形成領域及び前記Ｐｃｈトランジスタ形成領域にそれぞれソース・ドレイン領域を形成する工程（ｋ３）をさらに備えていてもよい。
【００２４】
また、本発明の半導体装置の製造方法において、前記工程（ｂ）よりも前に前記工程（ａ）を行ってもよい。
【発明の効果】
【００２５】
以上のように、本発明によれば、各トランジスタのタイプに応じて所望の大きさの応力を生じるゲート電極材料を用いることにより、ライナー窒化膜を用いることなく、各トランジスタのチャネル領域に対して適切な応力制御を行うことができる。従って、ライナー窒化膜に起因する欠陥（例えばクラック起因の結晶欠陥）等を発生させることなく、Ｎｃｈトランジスタ及びＰｃｈトランジスタの両方の性能の向上が可能となる。
【発明を実施するための最良の形態】
【００２６】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。
【００２７】
図１は、第１の実施形態に係る半導体装置におけるゲート電極及びその周辺の構造を示す断面図である。
【００２８】
図１に示すように、例えばシリコンからなる基板１００の（１００）主面上には、Ｎｃｈトランジスタ形成領域とＰｃｈトランジスタ形成領域とを区画する素子分離領域１０２が形成されている。素子分離領域１０２は、例えば、基板１００に形成された３００ｎｍ以上で且つ４００ｎｍ以下の深さを持つ分離溝にＨＤＰ−ＮＳＧ（high density plasma−non-doped silicate glass ）膜を埋め込むことによって形成されている。基板１００におけるＮｃｈトランジスタ形成領域の上にはゲート絶縁膜１０１を介して、フルシリサイド化した第１のゲート電極１０７が形成されている。基板１００におけるＰｃｈトランジスタ形成領域の上にはゲート絶縁膜１０１を介して、フルシリサイド化した第２のゲート電極１０８が形成されている。ゲート絶縁膜１０１の厚さは例えば１ｎｍ以上で且つ３ｎｍ以下である。ゲート電極１０７及び１０８のそれぞれの高さは例えば１５０ｎｍ以上で且つ２００ｎｍ以下である。ゲート電極１０７及び１０８のそれぞれの側面にはオフセットスペーサ１１５並びに内側サイドウォールスペーサ１０３及び外側サイドウォールスペーサ１０４が順次形成されている。また、基板１００における第１のゲート電極１０７の両側及び第２のゲート電極１０８の両側にはソース・ドレイン領域１０５が形成されている。ソース・ドレイン領域１０５の表面部はシリサイド化されている。ゲート電極１０７及び１０８のそれぞれの上面を除く基板１００の表面は、例えばＳＡ−ＮＳＧ（self align silicided−non-doped silicate glass）膜等からなる絶縁膜１０６によって覆われている。
【００２９】
本実施形態の特徴は、第１のゲート電極１０７及び第２のゲート電極１０８のそれぞれの構成材料として、互いに応力の大きさが異なる材料を用いていることである。これにより、各トランジスタのタイプに応じて所望の大きさの応力を生じるゲート電極材料を用いることによって、ライナー窒化膜を用いることなく、各トランジスタのチャネル領域に対して適切な応力制御を行うことができる。従って、ライナー窒化膜に起因する欠陥（例えばクラック起因の結晶欠陥）等を発生させることなく、Ｎｃｈトランジスタ及びＰｃｈトランジスタの両方の性能の向上が可能となる。
【００３０】
尚、本実施形態の半導体装置において、前述の効果を得るために、第１のゲート電極１０７の構成材料が生じる引っ張り応力が、第２のゲート電極１０８の構成材料が生じる引っ張り応力よりも大きいこと、又は第１のゲート電極１０７の構成材料の密度が、第２のゲート電極１０８の構成材料の密度よりも大きいことが好ましい。或いは、第１のゲート電極１０７の構成金属のシリサイド化時膨張率が、第２のゲート電極１０８の構成金属のシリサイド化時膨張率よりも大きいことが好ましい。
【００３１】
具体的には、本実施形態の半導体装置において、第１のゲート電極１０７は、比較的大きい応力を生じるシリサイド材料、例えばＴａ−Ｓｉ、Ｐｔ−Ｓｉ、Ｐｄ−Ｓｉ又はＦｅ−Ｓｉ等から構成されていてもよい。また、第２のゲート電極１０８は、比較的小さい応力を生じるシリサイド材料、例えばＮｉ−Ｓｉ、Ｃｏ−Ｓｉ、Ｍｏ−Ｓｉ、Ｗ−Ｓｉ、Ｍｇ−Ｓｉ又はＣｕ−Ｓｉ等から構成されていてもよい。尚、ゲート電極１０７及び１０８の材料は特に限定されるものではなく、例えば図３０及び図３１（「独立行政法人  物質・材料研究機構」のデータベース・ステーション参照）に密度を示すＳｉ含有金属化合物のうちから、第１のゲート電極１０７の材料として比較的高密度の化合物を、第２のゲート電極１０８の材料として比較的低密度の化合物をそれぞれ選択して使用可能である。
【００３２】
また、本実施形態において、ゲート電極１０７及び１０８のそれぞれの下側に同じゲート絶縁膜１０１を形成しているが、ゲート電極１０７及び１０８のそれぞれの下側に異なるゲート絶縁膜を形成してもよい。
【００３３】
次に、第１の実施形態に係る半導体装置の製造方法について説明する。図２（ａ）、（ｂ）、図３（ａ）、（ｂ）、図４（ａ）、（ｂ）、図５（ａ）、（ｂ）、図６（ａ）、（ｂ）、図７（ａ）、（ｂ）、図８（ａ）、（ｂ）、図９（ａ）、（ｂ）、図１０（ａ）、（ｂ）、図１１（ａ）、（ｂ）、図１２（ａ）、（ｂ）及び図１３（ａ）、（ｂ）は第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【００３４】
まず、図２（ａ）に示すように、例えばシリコンからなる基板１００の（１００）主面上に、Ｎｃｈトランジスタ形成領域とＰｃｈトランジスタ形成領域とを区画する素子分離領域１０２を形成する。素子分離領域１０２は、例えば、基板１００に形成した３００ｎｍ以上で且つ４００ｎｍ以下の深さを持つ分離溝にＨＤＰ−ＮＳＧ膜を埋め込むことによって形成される。
【００３５】
次に、図示は省略するが、Ｎウェル形成領域以外の他の領域をマスクして、Ｎウェル形成用のリン注入を、例えば注入エネルギー２５０〜６００ｋｅＶ、注入量１×１０13〜５×１０13ｃｍ-2の条件で実施した後、ヒ素注入を、例えば注入エネルギー５０〜１００ｋｅＶ、注入量１×１０11〜５×１０11ｃｍ-2の条件で実施する。続いて、Ｐウェル形成領域以外の他の領域をマスクして、Ｐウェル形成用のボロン注入を、例えば注入エネルギー１０〜３００ｋｅＶ、注入量１×１０11〜１×１０14ｃｍ-2の条件で実施する。その後、例えば温度７００〜９００℃で注入後アニールを行う。
【００３６】
次に、図２（ａ）に示すように、例えば酸素ラジカル酸化炉等を用いて温度１０００〜１１００℃でゲート酸化処理を行う。これにより、基板１００の主面上に、例えば厚さ２〜５ｎｍのシリコン酸化膜からなるゲート絶縁膜１０１が形成される。
【００３７】
次に、図示は省略するが、ＰｃｈＬＤＤ（lightly doped drain ）形成領域以外の他の領域をマスクして、ＰｃｈＬＤＤ形成用のヒ素注入を、例えば注入エネルギー３〜１０ｋｅＶ、注入量１×１０14〜３×１０14ｃｍ-2の条件で実施する。その後、ＮｃｈＬＤＤ形成領域以外の他の領域をマスクして、ＮｃｈＬＤＤ形成用のボロン注入を、例えば注入エネルギー１０〜１５ｋｅＶ、注入量１×１０12〜１×１０13ｃｍ-2の条件で実施する。その後、例えば温度８００〜１０００℃で注入後アニールを行う。
【００３８】
次に、図２（ｂ）に示すように、例えばＣＶＤ（chemical vapor deposition ）装置等を用いて温度４００〜６００℃で厚さ３０〜１００ｎｍのポリシリコン膜１２０を基板１００の主面上に堆積する。
【００３９】
次に、図３（ａ）に示すように、ポリシリコン膜１２０上にゲート電極形成領域を覆うレジストパターン１１１を形成する。次に、図３（ｂ）に示すように、レジストパターン１１１をマスクとして、例えばＣＦ系ガスを用いてポリシリコン膜１２０に対してドライエッチングを行うことによって、マスクされていない領域のポリシリコン膜１２０をエッチバックして除去する。その後、図４（ａ）に示すように、例えば硫酸・過酸化水素水混合液を用いた洗浄によりレジストパターン１１１を除去する。これにより、基板１００におけるＮｃｈトランジスタ形成領域及びＰｃｈトランジスタ形成領域のそれぞれの上にはポリシリコン膜パターン１２０Ａ及び１２０Ｂが残存する。
【００４０】
次に、図４（ｂ）に示すように、例えば縦型バッチ式炉等を用いて温度３００〜６００℃で厚さ１２０〜１６０ｎｍのハードマスク膜１１３を基板１００上の全面に亘って堆積する。
【００４１】
次に、図５（ａ）に示すように、ハードマスク膜１１３上にゲート電極形成領域を覆うレジストパターン１１４を形成する。次に、図５（ｂ）に示すように、レジストパターン１１４をマスクとして、ハードマスク膜１１３及びゲート絶縁膜１０１に対してエッチングを行うことによって、マスクされていない領域のハードマスク膜１１３及びゲート絶縁膜１０１をエッチバックして除去する。その後、図６（ａ）に示すように、例えば硫酸・過酸化水素水混合液を用いた洗浄によりレジストパターン１１４を除去する。
【００４２】
次に、図６（ｂ）に示すように、例えば縦型バッチ式炉等を用いて温度８００〜１０００℃で酸化処理を行うことによって、基板１００上の全面に亘って例えば厚さ１０〜２０ｎｍのシリコン酸化膜１１５Ａを形成する。次に、図７（ａ）に示すように、シリコン酸化膜１１５Ａに対してエッチバックを行う。ここで、シリコン酸化膜１１５Ａのエッチバックは、ポリシリコン膜パターン１２０Ａ及び１２０Ｂ上のハードマスク膜１１３の表面、並びにゲート電極形成領域以外の基板１００の表面が露出し、且つポリシリコン膜パターン１２０Ａ及び１２０Ｂの側面にはシリコン酸化膜１１５Ａつまりオフセットスペーサ１１５が残存するように行う。
【００４３】
次に、図７（ｂ）に示すように、例えば縦型バッチ式炉等を用いて温度３００〜６００℃で厚さ１０〜２０ｎｍのシリコン酸化膜１０３Ａを基板１００上の全面に亘って堆積する。続いて、図８（ａ）に示すように、例えば縦型バッチ式炉等を用いて温度５００〜１０００℃で厚さ５０〜１００ｎｍのシリコン窒化膜１０４Ａを基板１００上の全面に亘って堆積する。次に、図８（ｂ）に示すように、例えば温度２００〜４００℃でシリコン窒化膜１０４Ａに対してエッチバックを行う。ここで、シリコン窒化膜１０４Ａのエッチバックは、ポリシリコン膜パターン１２０Ａ及び１２０Ｂの側面に厚さ５０〜９０ｎｍのシリコン窒化膜１０４Ａつまり外側サイドウォールスペーサ１０４が残存し、且つゲート電極形成領域間の活性領域において基板１００の表面が例えば２０〜６０ｎｍの幅で露出するように行う。また、このとき、外側サイドウォールスペーサ１０４とオフセットスペーサ１１５との間にはシリコン酸化膜１０３Ａつまり内側サイドウォールスペーサ１０３が介在する。
【００４４】
次に、図示は省略するが、Ｐｃｈソース・ドレイン形成領域以外の他の領域をマスクして、Ｐｃｈソース・ドレイン形成用のボロン注入を、例えば注入エネルギー２〜２０ｋｅＶ、注入量５×１０12〜１×１０15ｃｍ-2の条件で実施する。続いて、Ｎｃｈソース・ドレイン形成領域以外の他の領域をマスクして、Ｎｃｈソース・ドレイン形成用のヒ素注入を、例えば注入エネルギー１０〜２０ｋｅＶ、注入量１×１０14〜１×１０16ｃｍ-2の条件で実施した後、リン注入を、例えば注入エネルギー１５〜３０ｋｅＶ、注入量１×１０12〜１×１０14ｃｍ-2の条件で実施する。その後、形成した各ソース・ドレイン領域の表面部をシリサイド化してもよい。
【００４５】
次に、図９（ａ）に示すように、例えばＣＶＤ装置等を用いて温度５００〜７００℃で厚さ１００〜２００ｎｍのＳＡ−ＮＳＧ膜からなる絶縁膜１０６を基板１００上の全面に亘って堆積する。次に、図９（ｂ）に示すように、絶縁膜１０６が厚さ５０〜１００ｎｍ程度残存するようにエッチバックを行う。これにより、ポリシリコン膜パターン１２０Ａ及び１２０Ｂ上のハードマスク膜１１３が露出する。
【００４６】
次に、図１０（ａ）に示すように、Ｐｃｈトランジスタ形成領域のポリシリコン膜パターン１２０Ｂ上のハードマスク膜１１３を覆うレジストパターン１１６を形成した後、図１０（ｂ）に示すように、Ｎｃｈトランジスタ形成領域のポリシリコン膜パターン１２０Ａ上のハードマスク膜１１３を選択的にエッチングして除去する。これにより、ポリシリコン膜パターン１２０Ａの表面が露出する。このとき、ポリシリコン膜パターン１２０Ａの側面に形成されたオフセットスペーサ１１５並びに内側サイドウォールスペーサ１０３及び外側サイドウォールスペーサ１０４のそれぞれの上部もエッチング除去される。また、このとき、ポリシリコン膜パターン１２０Ａが厚さ４０〜６０ｎｍ程度残存するようにエッチバックを行ってもよい。その後、図１１（ａ）に示すように、レジストパターン１１６を除去する。
【００４７】
次に、図１１（ｂ）に示すように、例えばスパッタ法を用いてＮｉ、Ｃｏ、Ｗ、Ｍｇ、Ａｌ、Ａｕ、Ｃｕ、Ｔｉ、Ｚｒ、Ｖ、Ｔａ、Ｃｒ、Ｐｔ、Ｐｄ又はＦｅ等からなる厚さ５〜１５ｎｍの第１の金属膜１１７を基板１００上の全面に亘って形成する。その後、図１２（ａ）に示すように、第１のシリサイド化熱処理を行い、ポリシリコン膜パターン１２０Ａを完全にシリサイド化させ、フルシリサイド電極である第１のゲート電極１０７を形成する。ここで、第１のシリサイド化熱処理としては、例えば熱処理温度を４００〜６００℃とするＲＴＰ（Rapid Thermal Process ）を２ステップに分けて実施しても良い。第１のシリサイド化熱処理の終了後、未反応の第１の金属膜１１７を選択的に除去する。
【００４８】
次に、図１２（ｂ）に示すように、Ｐｃｈトランジスタ形成領域のポリシリコン膜パターン１２０Ｂ上のハードマスク膜１１３を選択的にエッチングして除去する。これにより、ポリシリコン膜パターン１２０Ｂの表面が露出する。このとき、ポリシリコン膜パターン１２０Ｂの側面に形成されたオフセットスペーサ１１５並びに内側サイドウォールスペーサ１０３及び外側サイドウォールスペーサ１０４のそれぞれの上部もエッチング除去される。また、このとき、ポリシリコン膜パターン１２０Ｂが厚さ４０〜６０ｎｍ程度残存するようにエッチバックを行ってもよい。
【００４９】
次に、図１３（ａ）に示すように、例えばスパッタ法を用いてＮｉ、Ｃｏ、Ｗ、Ｍｇ、Ａｌ、Ａｕ、Ｃｕ、Ｔｉ、Ｚｒ、Ｖ、Ｔａ、Ｃｒ、Ｐｔ、Ｐｄ又はＦｅ等からなる厚さ５〜１５ｎｍの第２の金属膜１１８を基板１００上の全面に亘って形成する。ここで、第２の金属膜１１８の構成金属のシリサイド化時膨張率は、第１の金属膜１１７の構成金属のシリサイド化時膨張率よりも低い。その後、図１３（ｂ）に示すように、第２のシリサイド化熱処理を行い、ポリシリコン膜パターン１２０Ｂを完全にシリサイド化させ、フルシリサイド電極である第２のゲート電極１０８を形成する。ここで、第２のシリサイド化熱処理としては、例えば熱処理温度を４００〜６００℃とするＲＴＰを２ステップに分けて実施しても良い。第２のシリサイド化熱処理の終了後、未反応の第２の金属膜１１８を選択的に除去する。最後に、フルシリサイド化したゲート電極１０７及び１０８の表面部を例えば化学的機械研磨により平坦化させる。
【００５０】
以上に説明した本実施形態の方法によると、第２の金属膜１１８の構成金属のシリサイド化時膨張率が、第１の金属膜１１７の構成金属のシリサイド化時膨張率よりも低いため、第２のゲート電極１０８が生じる引っ張り応力は、第１のゲート電極１０７が生じる引っ張り応力よりも小さくなる。すなわち、各トランジスタのタイプに応じて所望の大きさの応力を生じるゲート電極材料を用いることにより、ライナー窒化膜を用いることなく、各トランジスタのチャネル領域に対して適切な応力制御を行うことができる。従って、ライナー窒化膜に起因する欠陥（例えばクラック起因の結晶欠陥）等を発生させることなく、Ｎｃｈトランジスタ及びＰｃｈトランジスタの両方の性能の向上が可能となる。
【００５１】
尚、本実施形態の方法において、第１の金属膜１１７の材料は特に限定されるものではなく、シリサイド化時膨張率が比較的大きい材料、例えばＴａ、Ｐｔ、Ｐｄ又はＦｅ等を用いることができる。また、第２の金属膜１１８の材料は特に限定されるものではなく、シリサイド化時膨張率が比較的小さい材料、例えばＮｉ、Ｃｏ、Ｍｏ、Ｗ、Ｍｇ又はＣｕ等を用いることができる。
【００５２】
また、本実施形態の方法において、シリサイド形成用にポリシリコン膜１２０を用いたが、これに代えて、アモルファスシリコン膜又は他のシリコン含有膜を用いてもよい。
【００５３】
（第１の実施形態の第１変形例）
以下、本発明の第１の実施形態の第１変形例に係る半導体装置及びその製造方法について、図面を参照しながら説明する。
【００５４】
図１４は、第１の実施形態の第１変形例に係る半導体装置におけるゲート電極及びその周辺の構造を示す断面図である。尚、図１４において、図１に示す第１の実施形態と同じ構成要素には同じ符号を付すことにより、説明を省略する。
【００５５】
図１４に示すように、本変形例が第１の実施形態と異なっている点は、Ｎｃｈトランジスタにおいてシリサイド化した第１のゲート電極１０７とゲート絶縁膜１０１との間に、例えばポリシリコンからなる閾値制御用の導電層１２１が形成されていると共にＰｃｈトランジスタにおいてシリサイド化した第２のゲート電極１０８とゲート絶縁膜１０１との間に、例えばポリシリコンからなる閾値制御用の導電層１２２が形成されていることである。尚、導電層１２１及び１２２はそれぞれ対応するゲート電極の一部として機能する。
【００５６】
本変形例によると、第１の実施形態と同様の効果に加えて、閾値制御が容易になるという効果が得られる。
【００５７】
（第１の実施形態の第２変形例）
以下、本発明の第１の実施形態の第２変形例に係る半導体装置及びその製造方法について、図面を参照しながら説明する。
【００５８】
図１５は、第１の実施形態の第２変形例に係る半導体装置におけるゲート電極及びその周辺の構造を示す断面図である。尚、図１５において、図１に示す第１の実施形態と同じ構成要素には同じ符号を付すことにより、説明を省略する。
【００５９】
図１５に示すように、本変形例が第１の実施形態と異なっている点は、Ｎｃｈトランジスタの第１のゲート電極１０７の高さがＰｃｈトランジスタの第２のゲート電極１０８の高さよりも高く、且つ第１のゲート電極１０７の側面に形成されたオフセットスペーサ１１５並びに内側サイドウォールスペーサ１０３及び外側サイドウォールスペーサ１０４のそれぞれの高さも、第２のゲート電極１０８の側面に形成されたオフセットスペーサ１１５並びに内側サイドウォールスペーサ１０３及び外側サイドウォールスペーサ１０４のそれぞれの高さよりも高いことである。
【００６０】
本変形例によると、第１の実施形態と同様の効果に加えて、Ｐｃｈトランジスタのチャネル領域に対する応力をより緩和することができるので、Ｐｃｈトランジスタの性能をより一層向上させることができるという効果が得られる。
【００６１】
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。
【００６２】
図１６は、第２の実施形態に係る半導体装置におけるゲート電極及びその周辺の構造を示す断面図である。
【００６３】
図１６に示すように、例えばシリコンからなる基板２００の（１００）主面上には、Ｎｃｈトランジスタ形成領域とＰｃｈトランジスタ形成領域とを区画する素子分離領域２０２が形成されている。素子分離領域２０２は、例えば、基板２００に形成された３００ｎｍ以上で且つ４００ｎｍ以下の深さを持つ分離溝にＨＤＰ−ＮＳＧ膜を埋め込むことによって形成されている。基板２００におけるＮｃｈトランジスタ形成領域の上にはゲート絶縁膜２０１を介して第１のゲート電極２０７が形成されている。基板２００におけるＰｃｈトランジスタ形成領域の上にはゲート絶縁膜２０１を介して第２のゲート電極２０８が形成されている。ゲート絶縁膜２０１の厚さは例えば１ｎｍ以上で且つ３ｎｍ以下である。ゲート電極２０７及び２０８のそれぞれの高さは例えば１５０ｎｍ以上で且つ２００ｎｍ以下である。ゲート電極２０７及び２０８のそれぞれの側面にはオフセットスペーサ２１５並びに内側サイドウォールスペーサ２０３及び外側サイドウォールスペーサ２０４が順次形成されている。また、基板２００における第１のゲート電極２０７の両側及び第２のゲート電極２０８の両側にはソース・ドレイン領域２０５が形成されている。ソース・ドレイン領域２０５の表面部はシリサイド化されている。ゲート電極２０７及び２０８のそれぞれの上面を除く基板２００の表面は、例えばＳＡ−ＮＳＧ膜等からなる絶縁膜２０６によって覆われている。
【００６４】
本実施形態の特徴は、第１のゲート電極２０７及び第２のゲート電極２０８のそれぞれの構成材料として、互いに応力の大きさが異なる材料を用いていることである。これにより、各トランジスタのタイプに応じて所望の大きさの応力を生じるゲート電極材料を用いることによって、ライナー窒化膜を用いることなく、各トランジスタのチャネル領域に対して適切な応力制御を行うことができる。従って、ライナー窒化膜に起因する欠陥（例えばクラック起因の結晶欠陥）等を発生させることなく、Ｎｃｈトランジスタ及びＰｃｈトランジスタの両方の性能の向上が可能となる。
【００６５】
尚、本実施形態の半導体装置において、前述の効果を得るために、第１のゲート電極２０７の構成材料が生じる引っ張り応力が、第２のゲート電極２０８の構成材料が生じる引っ張り応力よりも大きいこと、又は第１のゲート電極２０７の構成材料の密度が、第２のゲート電極２０８の構成材料の密度よりも大きいことが好ましい。
【００６６】
具体的には、本実施形態の半導体装置において、第１のゲート電極２０７は、比較的大きい応力を生じる合金化合物材料、例えばＺｒ−Ｇｅ、Ｖ−Ｇｅ、Ｔａ−Ｇｅ、Ｃｒ−Ｇｅ、Ｐｔ−Ｇｅ、Ｐｄ−Ｇｅ又はＦｅ−Ｇｅ等から構成されていてもよい。また、第２のゲート電極２０８は、比較的小さい応力を生じる合金化合物材料、例えばＮｉ−Ｇｅ、Ｃｏ−Ｇｅ、Ｍｏ−Ｇｅ、Ｗ−Ｇｅ、Ｍｇ−Ｇｅ、Ａｌ−Ｇｅ、Ａｕ−Ｇｅ又はＣｕ−Ｇｅ等から構成されていてもよい。尚、ゲート電極２０７及び２０８の材料は特に限定されるものではなく、例えば図３０及び図３１に密度を示すＧｅ含有金属化合物のうちから、第１のゲート電極２０７の材料として比較的高密度の化合物を、第２のゲート電極２０８の材料として比較的低密度の化合物をそれぞれ選択して使用可能である。
【００６７】
また、本実施形態において、ゲート電極２０７及び２０８のそれぞれの下側に同じゲート絶縁膜２０１を形成しているが、ゲート電極２０７及び２０８のそれぞれの下側に異なるゲート絶縁膜を形成してもよい。
【００６８】
次に、第２の実施形態に係る半導体装置の製造方法について説明する。図１７（ａ）、（ｂ）、図１８（ａ）、（ｂ）、図１９（ａ）、（ｂ）、図２０（ａ）、（ｂ）、図２１（ａ）、（ｂ）、図２２（ａ）、（ｂ）、図２３（ａ）、（ｂ）、図２４（ａ）、（ｂ）、図２５（ａ）、（ｂ）、図２６（ａ）、（ｂ）及び図２７は第２の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【００６９】
まず、図１７（ａ）に示すように、例えばシリコンからなる基板２００の（１００）主面上に、Ｎｃｈトランジスタ形成領域とＰｃｈトランジスタ形成領域とを区画する素子分離領域２０２を形成する。素子分離領域２０２は、例えば、基板２００に形成した３００ｎｍ以上で且つ４００ｎｍ以下の深さを持つ分離溝にＨＤＰ−ＮＳＧ膜を埋め込むことによって形成される。
【００７０】
次に、図示は省略するが、Ｎウェル形成領域以外の他の領域をマスクして、Ｎウェル形成用のリン注入を、例えば注入エネルギー２５０〜６００ｋｅＶ、注入量１×１０13〜５×１０13ｃｍ-2の条件で実施した後、ヒ素注入を、例えば注入エネルギー５０〜１００ｋｅＶ、注入量１×１０11〜５×１０11ｃｍ-2の条件で実施する。続いて、Ｐウェル形成領域以外の他の領域をマスクして、Ｐウェル形成用のボロン注入を、例えば注入エネルギー１０〜３００ｋｅＶ、注入量１×１０11ｃｍ-2〜１×１０14１４ｃｍ-2の条件で実施する。その後、例えば温度７００〜９００℃で注入後アニールを行う。
【００７１】
次に、図１７（ａ）に示すように、例えば酸素ラジカル酸化炉等を用いて温度１０００〜１１００℃でゲート酸化処理を行う。これにより、基板２００の主面上に、例えば厚さ２〜５ｎｍのシリコン酸化膜からなるゲート絶縁膜２０１が形成される。
【００７２】
次に、図示は省略するが、ＰｃｈＬＤＤ形成領域以外の他の領域をマスクして、ＰｃｈＬＤＤ形成用のヒ素注入を、例えば注入エネルギー３〜１０ｋｅＶ、注入量１×１０14〜３×１０14ｃｍ-2の条件で実施する。その後、ＮｃｈＬＤＤ形成領域以外の他の領域をマスクして、ＮｃｈＬＤＤ形成用のボロン注入を、例えば注入エネルギー１０〜１５ｋｅＶ、注入量１×１０12〜１×１０13ｃｍ-2の条件で実施する。その後、例えば温度８００〜１０００℃で注入後アニールを行う。
【００７３】
次に、図１７（ｂ）に示すように、例えばＣＶＤ装置等を用いて温度３００〜１０００℃で第２のゲート電極材料よりも相対的に密度が高い材料からなる厚さ１００〜１５０ｎｍの第１のゲート電極材料膜２０７Ａを基板２００の主面上に堆積する。
【００７４】
次に、図１８（ａ）に示すように、第１のゲート電極材料膜２０７Ａ上にＮｃｈトランジスタのゲート電極形成領域を覆うレジストパターン２１１を形成する。次に、図１８（ｂ）に示すように、レジストパターン２１１をマスクとして、例えばＣＦ系ガスを用いて第１のゲート電極材料膜２０７Ａに対してドライエッチングを行うことによって、マスクされていない領域の第１のゲート電極材料膜２０７Ａをエッチバックして除去する。これにより、Ｎｃｈトランジスタの第１のゲート電極２０７が形成される。その後、図１９（ａ）に示すように、例えば硫酸・過酸化水素水混合液を用いた洗浄によりレジストパターン２１１を除去する。
【００７５】
次に、図１９（ｂ）に示すように、例えばＣＶＤ装置等を用いて温度３００〜１０００℃で第１のゲート電極材料よりも相対的に密度が低い材料からなる厚さ１００〜１５０ｎｍの第２のゲート電極材料膜２０８Ａを基板２００の主面上に堆積する。ここで、第２のゲート電極材料膜２０８Ａが生じる引っ張り応力は、第１のゲート電極材料膜２０７Ａが生じる引っ張り応力よりも小さい。
【００７６】
次に、図２０（ａ）に示すように、第２のゲート電極材料膜２０８Ａ上にＰｃｈトランジスタのゲート電極形成領域を覆うマスク２１２を形成する。ここで、マスク２１２の材料としては、後工程での装置汚染を回避するために、レジスト等の有機材料の使用を避けて、例えばＴＥＯＳ（tetraethylorthosilicate ）等のハードマスク材料を用いることが好ましい。次に、図２０（ｂ）に示すように、マスク２１２を用いて第２のゲート電極材料膜２０８Ａに対してドライエッチングを行うことによって、マスクされていない領域の第２のゲート電極材料膜２０８Ａをエッチバックして除去する。これにより、Ｐｃｈトランジスタの第２のゲート電極２０８が形成される。その後、図２１（ａ）に示すように、例えば硫酸・過酸化水素水混合液を用いた洗浄によりマスク２１２を除去する。
【００７７】
次に、図２１（ｂ）に示すように、例えば縦型バッチ式炉等を用いて温度３００〜６００℃で厚さ１２０〜１６０ｎｍのハードマスク膜２１３を基板２００上の全面に亘って堆積する。
【００７８】
次に、図２２（ａ）に示すように、ハードマスク膜２１３上にゲート電極形成領域を覆うレジストパターン２１４を形成する。次に、図２２（ｂ）に示すように、レジストパターン２１４をマスクとして、ハードマスク膜２１３及びゲート絶縁膜２０１に対してエッチングを行うことによって、マスクされていない領域のハードマスク膜２１３及びゲート絶縁膜２０１をエッチバックして除去する。その後、図２３（ａ）に示すように、例えば硫酸・過酸化水素水混合液を用いた洗浄によりレジストパターン２１４を除去する。
【００７９】
次に、図２３（ｂ）に示すように、例えば縦型バッチ式炉等を用いて温度８００〜１０００℃で酸化処理を行うことによって、基板２００上の全面に亘って例えば厚さ１０〜２０ｎｍのシリコン酸化膜２１５Ａを形成する。次に、図２４（ａ）に示すように、シリコン酸化膜２１５Ａに対してエッチバックを行う。ここで、シリコン酸化膜２１５Ａのエッチバックは、ゲート電極２０７及び２０８上のハードマスク膜２１３の表面、並びにゲート電極形成領域以外の基板２００の表面が露出し、且つゲート電極２０７及び２０８の側面にはシリコン酸化膜２１５Ａつまりオフセットスペーサ２１５が残存するように行う。
【００８０】
次に、図２４（ｂ）に示すように、例えば縦型バッチ式炉等を用いて温度３００〜６００℃で厚さ１０〜２０ｎｍのシリコン酸化膜２０３Ａを基板２００上の全面に亘って堆積する。続いて、図２５（ａ）に示すように、例えば縦型バッチ式炉等を用いて温度５００〜１０００℃で厚さ５０〜１００ｎｍのシリコン窒化膜２０４Ａを基板２００上の全面に亘って堆積する。次に、図２５（ｂ）に示すように、例えば温度２００〜４００℃でシリコン窒化膜２０４Ａに対してエッチバックを行う。ここで、シリコン窒化膜２０４Ａのエッチバックは、ゲート電極２０７及び２０８の側面に厚さ５０〜９０ｎｍのシリコン窒化膜２０４Ａつまり外側サイドウォールスペーサ２０４が残存し、且つゲート電極形成領域間の活性領域において基板２００の表面が例えば２０〜６０ｎｍの幅で露出するように行う。また、このとき、外側サイドウォールスペーサ２０４とオフセットスペーサ２１５との間にはシリコン酸化膜２０３Ａつまり内側サイドウォールスペーサ２０３が介在する。
【００８１】
次に、図示は省略するが、Ｐｃｈソース・ドレイン形成領域以外の他の領域をマスクして、Ｐｃｈソース・ドレイン形成用のボロン注入を、例えば注入エネルギー２〜２０ｋｅＶ、注入量５×１０12〜１×１０15ｃｍ-2の条件で実施する。続いて、Ｎｃｈソース・ドレイン形成領域以外の他の領域をマスクして、Ｎｃｈソース・ドレイン形成用のヒ素注入を、例えば注入エネルギー１０〜２０ｋｅＶ、注入量１×１０14〜１×１０16ｃｍ-2の条件で実施した後、リン注入を、例えば注入エネルギー１５〜３０ｋｅＶ、注入量１×１０12〜１×１０14ｃｍ-2の条件で実施する。その後、形成した各ソース・ドレイン領域の表面部をシリサイド化してもよい。
【００８２】
次に、図２６（ａ）に示すように、例えばＣＶＤ装置等を用いて温度５００〜７００℃で厚さ１００〜２００ｎｍのＳＡ−ＮＳＧ膜からなる絶縁膜２０６を基板２００上の全面に亘って堆積する。次に、図２６（ｂ）に示すように、絶縁膜２０６が厚さ５０〜１００ｎｍ程度残存するようにエッチバックを行う。これにより、ゲート電極２０７及び２０８上のハードマスク膜２１３が露出する。
【００８３】
次に、図２７に示すように、ゲート電極２０７及び２０８上のハードマスク膜２１３を選択的にエッチングして除去する。これにより、ゲート電極２０７及び２０８の表面が露出する。このとき、ゲート電極２０７及び２０８の側面に形成されたオフセットスペーサ２１５並びに内側サイドウォールスペーサ２０３及び外側サイドウォールスペーサ２０４のそれぞれの上部もエッチング除去される。
【００８４】
以上に説明した本実施形態の方法によると、第２のゲート電極材料膜２０８Ａが生じる引っ張り応力は、第１のゲート電極材料膜２０７Ａが生じる引っ張り応力よりも小さい。すなわち、各トランジスタのタイプに応じて所望の大きさの応力を生じるゲート電極材料を用いることにより、ライナー窒化膜を用いることなく、各トランジスタのチャネル領域に対して適切な応力制御を行うことができる。従って、ライナー窒化膜に起因する欠陥（例えばクラック起因の結晶欠陥）等を発生させることなく、Ｎｃｈトランジスタ及びＰｃｈトランジスタの両方の性能の向上が可能となる。
【００８５】
尚、本実施形態の方法において、第１のゲート電極材料膜２０７Ａの材料は特に限定されるものではなく、引っ張り応力が比較的大きい材料、例えばＺｒ−Ｇｅ、Ｖ−Ｇｅ、Ｔａ−Ｇｅ、Ｃｒ−Ｇｅ、Ｐｔ−Ｇｅ、Ｐｄ−Ｇｅ又はＦｅ−Ｇｅ等を用いることができる。また、第２のゲート電極材料膜２０８Ａの材料は特に限定されるものではなく、引っ張り応力が比較的小さい材料、例えばＮｉ−Ｇｅ、Ｃｏ−Ｇｅ、Ｍｏ−Ｇｅ、Ｗ−Ｇｅ、Ｍｇ−Ｇｅ、Ａｌ−Ｇｅ、Ａｕ−Ｇｅ又はＣｕ−Ｇｅ等を用いることができる。
【００８６】
（第２の実施形態の第１変形例）
以下、本発明の第２の実施形態の第１変形例に係る半導体装置及びその製造方法について、図面を参照しながら説明する。
【００８７】
図２８は、第２の実施形態の第１変形例に係る半導体装置におけるゲート電極及びその周辺の構造を示す断面図である。尚、図２８において、図１６に示す第２の実施形態と同じ構成要素には同じ符号を付すことにより、説明を省略する。
【００８８】
図２８に示すように、本変形例が第２の実施形態と異なっている点は、Ｎｃｈトランジスタにおいて第１のゲート電極２０７とゲート絶縁膜２０１との間に、例えばポリシリコンからなる閾値制御用の導電層２２１が形成されていると共にＰｃｈトランジスタにおいて第２のゲート電極２０８とゲート絶縁膜２０１との間に、例えばポリシリコンからなる閾値制御用の導電層２２２が形成されていることである。尚、導電層２２１及び２２２はそれぞれ対応するゲート電極の一部として機能する。
【００８９】
本変形例によると、第２の実施形態と同様の効果に加えて、閾値制御が容易になるという効果が得られる。
【００９０】
（第２の実施形態の第２変形例）
以下、本発明の第２の実施形態の第２変形例に係る半導体装置及びその製造方法について、図面を参照しながら説明する。
【００９１】
図２９は、第２の実施形態の第２変形例に係る半導体装置におけるゲート電極及びその周辺の構造を示す断面図である。尚、図２９において、図１６に示す第２の実施形態と同じ構成要素には同じ符号を付すことにより、説明を省略する。
【００９２】
図２９に示すように、本変形例が第２の実施形態と異なっている点は、Ｎｃｈトランジスタの第１のゲート電極２０７の高さがＰｃｈトランジスタの第２のゲート電極２０８の高さよりも高く、且つ第１のゲート電極２０７の側面に形成されたオフセットスペーサ２１５並びに内側サイドウォールスペーサ２０３及び外側サイドウォールスペーサ２０４のそれぞれの高さも、第２のゲート電極２０８の側面に形成されたオフセットスペーサ２１５並びに内側サイドウォールスペーサ２０３及び外側サイドウォールスペーサ２０４のそれぞれの高さよりも高いことである。
【００９３】
本変形例によると、第２の実施形態と同様の効果に加えて、Ｐｃｈトランジスタのチャネル領域に対する応力をより緩和することができるので、Ｐｃｈトランジスタの性能をより一層向上させることができるという効果が得られる。
【産業上の利用可能性】
【００９４】
本発明は、半導体装置及びその製造方法に関し、微細化プロセスにおいても、また、Ｎｃｈトランジスタ及びＰｃｈトランジスタの両方を持つデバイスにおいても、欠陥等を発生させることなく、トランジスタのチャネル領域に対する応力制御を行うことを可能にするという効果を奏し、非常に有用である。
【図面の簡単な説明】
【００９５】
【図１】図１は、本発明の第１の実施形態に係る半導体装置におけるゲート電極及びその周辺の構造を示す断面図である。
【図２】図２（ａ）及び（ｂ）はそれぞれ本発明の第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図３】図３（ａ）及び（ｂ）はそれぞれ本発明の第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図４】図４（ａ）及び（ｂ）はそれぞれ本発明の第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図５】図５（ａ）及び（ｂ）はそれぞれ本発明の第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図６】図６（ａ）及び（ｂ）はそれぞれ本発明の第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図７】図７（ａ）及び（ｂ）はそれぞれ本発明の第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図８】図８（ａ）及び（ｂ）はそれぞれ本発明の第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図９】図９（ａ）及び（ｂ）はそれぞれ本発明の第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図１０】図１０（ａ）及び（ｂ）はそれぞれ本発明の第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図１１】図１１（ａ）及び（ｂ）はそれぞれ本発明の第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図１２】図１２（ａ）及び（ｂ）はそれぞれ本発明の第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図１３】図１３（ａ）及び（ｂ）はそれぞれ本発明の第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図１４】図１４は、本発明の第１の実施形態の第１変形例に係る半導体装置におけるゲート電極及びその周辺の構造を示す断面図である。
【図１５】図１５は、本発明の第１の実施形態の第２変形例に係る半導体装置におけるゲート電極及びその周辺の構造を示す断面図である。
【図１６】図１６は、本発明の第２の実施形態に係る半導体装置におけるゲート電極及びその周辺の構造を示す断面図である。
【図１７】図１７（ａ）及び（ｂ）はそれぞれ本発明の第２の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図１８】図１８（ａ）及び（ｂ）はそれぞれ本発明の第２の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図１９】図１９（ａ）及び（ｂ）はそれぞれ本発明の第２の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図２０】図２０（ａ）及び（ｂ）はそれぞれ本発明の第２の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図２１】図２１（ａ）及び（ｂ）はそれぞれ本発明の第２の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図２２】図２２（ａ）及び（ｂ）はそれぞれ本発明の第２の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図２３】図２３（ａ）及び（ｂ）はそれぞれ本発明の第２の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図２４】図２４（ａ）及び（ｂ）はそれぞれ本発明の第２の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図２５】図２５（ａ）及び（ｂ）はそれぞれ本発明の第２の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図２６】図２６（ａ）及び（ｂ）はそれぞれ本発明の第２の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図２７】図２７は本発明の第２の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図２８】図２８は、本発明の第２の実施形態の第１変形例に係る半導体装置におけるゲート電極及びその周辺の構造を示す断面図である。
【図２９】図２９は、本発明の第２の実施形態の第２変形例に係る半導体装置におけるゲート電極及びその周辺の構造を示す断面図である。
【図３０】図３０は本発明の第１及び第２の実施形態に係る半導体装置においてゲート電極材料として使用可能な化合物の密度を示す図である。
【図３１】図３１は本発明の第１及び第２の実施形態に係る半導体装置においてゲート電極材料として使用可能な化合物の密度を示す図である。
【図３２】図３２は従来の方法により形成したＦＵＳＩ電極構造を含む半導体装置におけるゲート電極及びその周辺の構造を示す断面図である。
【図３３】図３３は従来の方法により形成したライナー窒化膜を含む半導体装置におけるゲート電極及びその周辺の構造を示す断面図である。
【符号の説明】
【００９６】
１００、２００    基板
１０１、２０１    ゲート絶縁膜
１０２、２０２    素子分離領域
１０３、２０３    内側サイドウォールスペーサ
１０３Ａ、２０３Ａ    シリコン酸化膜
１０４、２０４    外側サイドウォールスペーサ
１０４Ａ、２０４Ａ    シリコン窒化膜
１０５、２０５    ソース・ドレイン領域
１０６、２０６    絶縁膜
１０７、２０７    第１のゲート電極
１０８、２０８    第２のゲート電極
１１１、１１４、１１６、２１１、２１４    レジストパターン
１１３、２１３    ハードマスク膜
１１５、２１５    オフセットスペーサ
１１５Ａ、２１５Ａ    シリコン酸化膜
１１７            第１の金属膜
１１８            第２の金属膜
１２０            ポリシリコン膜
１２０Ａ、１２０Ｂ    ポリシリコン膜パターン
１２１、１２２、２２１、２２２    閾値制御用の導電層
２０７Ａ          第１のゲート電極材料膜
２０８Ａ          第２のゲート電極材料膜
２１２            マスク
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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