(57)【要約】【課題】  基本ブロックと各増設ブロックとの間におけるデータのやり取りを高速に行なうことができ、しかも、外部コネクタにおける接触不良等を原因とする通信障害の発生を早期に検出することができる増設可能なＰＬＣ装置を提供すること。【解決手段】  ケーブルチェック手段は、所定のチェック開始指令が到来するのに応答して、所定のテストパターンを有する複数ビットデータを、増設ケーブル内バスラインを二分してなる一群の信号ラインを介して下流側に位置する増設ユニットへと送出する一方、残りの一群の信号ラインを介して下流側に位置する増設ユニットから所定のテストパターンを有する複数ビットデータが正常に返送されたか否かを判定して、その判定結果を内部レジスタに記憶させるように仕組まれている。【選択図】  図８
2008084276.tif 000002
【特許請求の範囲】
【請求項１】
基本ブロックと１又は２以上の増設ブロックとを増設ケーブルを介して連設してなるＰＬＣ装置であって、
基本ブロックは、
ＣＰＵユニット及びＩ／Ｏユニットを含む複数の制御ユニットと、
それらの制御ユニット同士を結ぶ内部バスと、
内部バスを外部へ導出する下流側外部コネクタとを含み、
増設ブロックは、
Ｉ／Ｏユニットを含む複数の制御ユニットと、
それらの制御ユニット同士を結ぶ内部バスと、
内部バスを外部へ導出する上流側外部コネクタ、又は、内部バスを外部へ導出する上流側外部コネクタ及び下流側外部コネクタとを含み、
基本ブロックと増設ブロックとの間、及び増設ブロックと増設ブロックとの間は、外部コネクタ同士を繋ぐ増設ケーブルを介して接続されており、
前記基本ブロックには、
所定のチェック開始指令が到来するのに応答して、所定のテストパターンを有する複数ビットデータを、増設ケーブル内バスラインを二分してなる一群の信号ラインを介して下流側に位置する増設ユニットへと送出する一方、残りの一群の信号ラインを介して下流側に位置する増設ユニットから所定のテストパターンを有する複数ビットデータが正常に返送されたか否かを判定して、その判定結果を内部レジスタに記憶させるように仕組まれたケーブルチェック手段が含まれており、
前記増設ブロックのそれぞれには、
所定のチェック開始指令が到来するのに応答して、所定のテストパターンを有する複数ビットデータを、増設ケーブル内バスラインを二分してなる一群の信号ラインを介して下流側に位置する増設ユニットへと送出する一方、残りの一群の信号ラインを介して下流側に位置する増設ユニットから所定のテストパターンを有する複数ビットデータが正常に返送されたか否かを判定して、その判定結果を内部レジスタに記憶させるように仕組まれたケーブルチェック手段と、
所定のチェック開始指令が到来するのに応答して、増設ケーブル内バスラインを二分してなる一群の信号ラインを介して、上流側に位置する基本ブロック又は増設ブロックから所定のテストパターンを有する複数ビットデータが正常に受領されたか否かを判定すると共に、正常に受領されたときには、残りの一群の信号ラインを介して上流側に位置する基本ブロック又は増設ブロックへと所定のテストパターンを有する複数ビットデータを返送するように仕組まれたケーブルチェック折り返し手段とが含まれている、ことを特徴とするＰＬＣ装置。
【請求項２】
基本ブロックは、内部バスと下流側外部コネクタとの間に介在されるインタフェース回路を含み、
増設ブロックは、内部バスと上流側外部コネクタとの間、又は、内部バスと上流側外部コネクタ及び下流側外部コネクタとの間に介在されるインタフェース回路を含み、
外部コネクタのそれぞれは、互いに並列的な関係にある第１系統の外部コネクタと第２系統の外部コネクタとを含み、
基本ブロックと増設ブロックとの間、及び増設ブロックと増設ブロックとの間は、第１系統の外部コネクタ同士を接続する第１系統の増設ケーブルと、第２系統の外部コネクタ同士を接続する第２系統の増設ケーブルとを介して並列接続されており、
インタフェース回路のそれぞれは、内部バスを構成する各信号ラインのそれぞれを第１系統の外部コネクタと第２系統の外部コネクタとに分岐接続する複数の分岐回路を含み、かつそれらの分岐回路のそれぞれは、流出する信号については第１系統及び第２系統への分流を許容する一方、流入する信号については第１系統と第２系統からの論理和による合流を許容するように仕組まれており、
それにより、基本ブロックと増設ブロックとの間、及び増設ブロックと増設ブロックとの間における内部バス同士の接続を、常時、互いに並列な第１系統及び第２系統の増設ケーブルを通じて行う、ことを特徴とする請求項１に記載のＰＬＣ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、基本ブロックと１又は２以上の増設ブロックとを増設ケーブルを介して連設してなるプログラマブル・コントローラ装置（以下、ＰＬＣ装置と言う）に関する。
【背景技術】
【０００２】
基本ブロックと１又は２以上の増設ブロックとを増設ケーブルを介して連設してなるＰＬＣ装置は、従来より知られている。
【０００３】
このようなＰＬＣ装置の一例が図１６に示されている。同図に示されるように、このＰＬＣ装置２００は、１台の基本ブロック６と２台の増設ブロック７，８とを増設ケーブル９１，９２を介して連設して構成されている。
【０００４】
図示の基本ブロック６は、電源ユニット６１と、ＣＰＵユニット６２と、３台のＩ／Ｏユニット６３と、ブロック間接続ユニット６４とを含んでいる。なお、基本ブロック６には、それら以外にも、例えば、モーションコントロールユニット、ＰＩＤ演算ユニット、通信ユニット等々の各種の特殊機能ユニットを含むこともできる。
【０００５】
それらのユニット６２，６３は、バックプレーン６０上に敷設された内部バス（図示せず）に対して、図示しないコネクタを介して電気的及び機械的に接続されている。
【０００６】
ブロック間接続ユニット６４は、その前面に下流側外部コネクタ６４ｂを有する。この下流側外部コネクタ６４ｂは、ブロック間接続ユニット６４の内部において、内部バスと導通している。
【０００７】
増設ブロック７には、電源ユニット７１と、５台のＩ／Ｏユニット７２と、ブロック間接続ユニット７３とが含まれている。増設ブロック７には、勿論それ以外にも、例えば、モーションコントロールユニット、ＰＩＤ演算ユニット、通信ユニット等々の各種の特殊機能ユニットを含むこともできる。
【０００８】
それらのＩ／Ｏユニット７２は、バックプレーン７０上に敷設された内部バス（図示せず）に対して、図示しないコネクタを介して電気的及び機械的に接続されている。
【０００９】
ブロック間接続ユニット７３は、その前面に上流側外部コネクタ７３ａ及び下流側外部コネクタ７３ｂを有する。これらの外部コネクタ７３ａ，７３ｂは、ブロック間接続ユニット７３の内部において、内部バスと導通している。
【００１０】
同様にして、増設ブロック８には、電源ユニット８１と、５台のＩ／Ｏユニット８２と、ブロック間接続ユニット８３とが含まれている。増設ブロック８には、勿論それ以外にも、例えば、モーションコントロールユニット、ＰＩＤ演算ユニット、通信ユニット等々の各種の特殊機能ユニットを含むこともできる。
【００１１】
それらのＩ／Ｏユニット８２は、バックプレーン８０上に敷設された内部バス（図示せず）に対して、図示しないコネクタを介して電気的及び機械的に接続されている。
【００１２】
ブロック間接続ユニット８３は、その前面に上流側外部コネクタ８３ａ及び下流側外部コネクタ８３ｂを有する。これらの外部コネクタ８３ａ，８３ｂは、ブロック間接続ユニット８３の内部において、内部バスと導通している。
【００１３】
そして、基本ブロック６と増設ブロック７との間は、外部コネクタ６４ｂ，７３ａ同士を結ぶ増設ケーブル９１で接続され、また増設ブロック７と増設ブロック８との間は、外部コネクタ７３ｂ，８３ａ同士を結ぶ増設ケーブル９２で接続されている。
【００１４】
このような構成よりなるＰＬＣ装置によれば、基本ブロック６及び増設ブロック７，８に含まれる内部バスは、外部コネクタ６４ｂ，７３ａ，７３ｂ，８３ａ，８３ｂへとそのまま導出されているので、それらの外部コネクタ同士を増設ケーブルで繋ぐだけで、基本ブロック６と各増設ブロック７，８との間における高速な信号のやり取りを低コストに実現することができる利点がある。
【００１５】
すなわち、基本ブロック６と各増設ブロック７，８との間をシリアル通信で結ぶとすれば、シリアル・パラレル変換処理を含む通信処理のために遅れ時間が発生することに加えて、通信のためのマイコンを各ブロックに搭載する必要からコストアップを招来する。
【００１６】
なお、現用系と待機系とを結ぶケーブルの一端にパイロット信号折り返し部を設け、パイロット信号の送受信が正常に行われている場合に限り、現用系からの診断信号の判定を行う二重化構成装置については、従来より知られている（特許文献１参照）。
【００１７】
また、運転中の第１装置の異常状態信号を２回以上連続して検出した場合に、第２の装置の起動信号を出力する検出回路を有する二重化装置の監視回路についても、従来より知られている（特許文献２参照）。
【特許文献１】特開平１１−９６０８８号公報
【特許文献２】特開昭６３−３０５６２３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１８】
しかしながら、このような増設ケーブルを介して内部バス同士を直結するタイプの増設可能なＰＬＣ装置にあっては、基本ブロックと各増設ブロックとの間におけるデータのやり取りを高速に行える利点を有する反面、各外部コネクタには内部バスを構成する信号ラインが全て導出されているため、外部コネクタの接続ピンの本数が多数となり、外部コネクタにおける接触不良を原因とする通信障害が発生しやすいと言う問題点がある。
【００１９】
この発明は、上述の問題点に着目してなされたものであり、その目的とするところは、基本ブロックと各増設ブロックとの間におけるデータのやり取りを高速に行なうことができ、しかも、外部コネクタにおける接触不良等を原因とする通信障害の発生を早期に検出することができる増設可能なＰＬＣ装置を提供することにある。
【課題を解決するための手段】
【００２０】
上記の課題は、次のようなＰＬＣ装置により解決することができる。すなわち、このＰＬＣ装置は、基本ブロックと１又は２以上の増設ブロックとを増設ケーブルを介して連設して構成される。
【００２１】
基本ブロックは、ＣＰＵユニット及びＩ／Ｏユニットを含む複数の制御ユニットと、それらの制御ユニット同士を結ぶ内部バスと、内部バスを外部へ導出する下流側外部コネクタとを含んでいる。
【００２２】
増設ブロックは、Ｉ／Ｏユニットを含む複数の制御ユニットと、それらの制御ユニット同士を結ぶ内部バスと、内部バスを外部へ導出する上流側外部コネクタ、又は、内部バスを外部へ導出する上流側外部コネクタ及び下流側外部コネクタとを含んでいる。
【００２３】
基本ブロックと増設ブロックとの間、及び増設ブロックと増設ブロックとの間は、外部コネクタ同士を繋ぐ増設ケーブルを介して接続されている。
【００２４】
前記基本ブロックには、ケーブルチェック手段が含まれている。このケーブルチェック手段は、所定のチェック開始指令が到来するのに応答して、所定のテストパターンを有する複数ビットデータを、増設ケーブル内バスラインを二分してなる一群の信号ラインを介して下流側に位置する増設ユニットへと送出する一方、残りの一群の信号ラインを介して下流側に位置する増設ユニットから所定のテストパターンを有する複数ビットデータが正常に返送されたか否かを判定して、その判定結果を内部レジスタに記憶させるように仕組まれている。
【００２５】
前記増設ブロックのそれぞれには、ケーブルチェック手段とケーブルチェック折り返し手段とが含まれている。ケーブルチェック手段は、所定のチェック開始指令が到来するのに応答して、所定のテストパターンを有する複数ビットデータを、増設ケーブル内バスラインを二分してなる一群の信号ラインを介して下流側に位置する増設ユニットへと送出する一方、残りの一群の信号ラインを介して下流側に位置する増設ユニットから所定のテストパターンを有する複数ビットデータが正常に返送されたか否かを判定して、その判定結果を内部レジスタに記憶させるように仕組まれている。
【００２６】
ケーブルチェック折り返し手段は、所定のチェック開始指令が到来するのに応答して、増設ケーブル内バスラインを二分してなる一群の信号ラインを介して、上流側に位置する基本ブロック又は増設ブロックから所定のテストパターンを有する複数ビットデータが正常に受領されたか否かを判定すると共に、正常に受領されたときには、残りの一群の信号ラインを介して上流側に位置する基本ブロック又は増設ブロックへと所定のテストパターンを有する複数ビットデータを返送するように仕組まれたケーブルチェック折り返し手段とが含まれている。
【００２７】
このような構成によれば、基本ブロックにはケーブルチェック手段が、また各増設ブロックにはケーブルチェック手段とケーブルチェック折り返し手段とが含まれているため、それらの手段を例えばタイマにより定期的に、或いは、ＣＰＵユニットからの指令で随時に作動させれば、各手段が自発的にケーブルチェックを行うと共に、各ブロック内の内部レジスタにはチェック結果が記憶保存されるため、これをＣＰＵユニット側で適宜に参照することにより、ブロック間で高速な信号のやり取りを行いつつも、各増設ケーブルの接続状態を監視して、外部コネクタにおける接触不良等を原因とする通信障害の発生を早期に検出することができる。
【００２８】
このＰＬＣ装置は、より具体的には、次のように構成することもできる。すなわち、このＰＬＣ装置においては、基本ブロックは、内部バスと下流側外部コネクタとの間に介在されるインタフェース回路を含み、増設ブロックは、内部バスと上流側外部コネクタとの間、又は、内部バスと上流側外部コネクタ及び下流側外部コネクタとの間に介在されるインタフェース回路を含んでいる。
【００２９】
外部コネクタのそれぞれは、互いに並列的な関係にある第１系統の外部コネクタと第２系統の外部コネクタとを含み、基本ブロックと増設ブロックとの間、及び増設ブロックと増設ブロックとの間は、第１系統の外部コネクタ同士を接続する第１系統の増設ケーブルと、第２系統の外部コネクタ同士を接続する第２系統の増設ケーブルとを介して並列接続されている。
【００３０】
インタフェース回路のそれぞれは、内部バスを構成する各信号ラインのそれぞれを第１系統の外部コネクタと第２系統の外部コネクタとに分岐接続する複数の分岐回路を含み、かつそれらの分岐回路のそれぞれは、流出する信号については第１系統及び第２系統への分流を許容する一方、流入する信号については第１系統と第２系統からの論理和による合流を許容するように仕組まれている。
【００３１】
このような構成によれば、基本ブロックと増設ブロックとの間、及び増設ブロックと増設ブロックとの間における内部バス同士の接続を、常時、互いに並列な第１系統及び第２系統の増設ケーブルを通じて行なわれるため、いずれかの系統において外部コネクタにおける接触不良等を原因とする通信障害が発生しても残りの系統にて信号の送受信を継続することができる。
【００３２】
なお、以上の基本ブロック及び増設ブロックにおける複数の制御ユニットとしては、ＣＰＵユニット、Ｉ／Ｏユニット以外にも、モーションコントロールユニット、ＰＩＤ演算ユニット、通信ユニット等々の特殊機能ユニットを含むようにしてもよい。
【００３３】
また、それらの制御ユニット同士を結ぶ内部バスとしては、バックプレーン上に敷設された構造のものに限るものではなく、各制御ユニット内にバスの一部を含ませておき、それらを複数コネクタを介して隣接接続することにより、一連のバスが出現する構造のもの（所謂、バックプレーンレスタイプのもの）であってもよい。
【００３４】
さらに、本発明は、ユニット単位での増減が不能なオールインワンタイプの基本ブロック、増設ブロックを有するＰＬＣ装置にも適用することができる。
【発明の効果】
【００３５】
本発明によれば、基本ブロックと各増設ブロックとの間におけるデータのやり取りを高速に行なうことができ、しかも、外部コネクタにおける接触不良等を原因とする通信障害の発生を早期に検出することができる増設可能なＰＬＣ装置を提供することができる。
【発明を実施するための最良の形態】
【００３６】
以下に、この発明が適用されたＰＬＣ装置の好適な実施の一形態を添付図面を参照しながら詳細に説明する。
【００３７】
本発明が適用されたＰＬＣ装置の外観図が図１に示されている。同図に示されるように、このＰＬＣ装置１００は、１台の基本ブロック１と１台又は２台以上（この例では２台）の増設ブロック２，３とを含んで構成される。
【００３８】
図示の基本ブロック１は、１台の電源ユニット１１と、１台のＣＰＵユニット１２と、２台のＩ／Ｏユニット１３と、第１系統のブロック間接続ユニット１４と、第２系統のブロック間接続ユニット１５とを含んでいる。なお、基本ブロック１には、それら以外にも、例えば、モーションコントロールユニット、ＰＩＤ演算ユニット、通信ユニット等々の各種の特殊機能ユニットを含むこともできる。
【００３９】
それらのユニット１２，１３は、バックプレーン１０上に敷設された内部バス１０Ｂ（図３、図４参照）に対して、図示しないコネクタを介して電気的及び機械的に接続されている。
【００４０】
第１系統のブロック間接続ユニット１４は、その前面に下流側外部コネクタ１４ｂを有する。この下流側外部コネクタ１４ｂは、後に詳細に説明するように、ブロック間接続ユニット１４の内部において、内部コネクタＣＮを介して、内部バス１０Ｂと導通している（図３、図４参照）。同様にして、第２系統のブロック間接続ユニット１５も、その前面に下流側外部コネクタ１５ｂを有する。この下流側外部コネクタ１５ｂも、ブロック間接続ユニット１５の内部において、内部コネクタＣＮを介して、内部バス１０Ｂと導通している（図３、図４参照）。
【００４１】
増設ブロック２には、電源ユニット２１と、４台のＩ／Ｏユニット２２と、第１系統のブロック間接続ユニット２３と、第２系統のブロック間接続ユニット２４とが含まれている。増設ブロック２には、勿論それ以外にも、例えば、モーションコントロールユニット、ＰＩＤ演算ユニット、通信ユニット等々の各種の特殊機能ユニットを含むこともできる。
【００４２】
４台のＩ／Ｏユニット２２は、バックプレーン２０上に敷設された内部バス２０Ｂ（図３、図４参照）に対して、図示しないコネクタを介して電気的及び機械的に接続されている。
【００４３】
第１系統のブロック間接続ユニット２３は、その前面に上流側外部コネクタ２３ａ及び下流側外部コネクタ２３ｂを有する。これらの外部コネクタ２３ａ，２３ｂは、ブロック間接続ユニット２３の内部において、内部コネクタＣＮを介して内部バス２０Ｂと導通している（図３、図４参照）。同様にして、第２系統のブロック間接続ユニット２４にも、その前面に上流側外部コネクタ２４ａ及び下流側コネクタ２４ｂを有する。これらの外部コネクタ２４ａ，２４ｂも、ブロック間接続ユニット２４の内部において、内部コネクタＣＮを介して内部バス２０Ｂと導通している（図３、図４参照）。
【００４４】
増設ブロック３には、電源ユニット３１と、４台のＩ／Ｏユニット３２と、第１系統のブロック間接続ユニット３３と、第２系統のブロック間接続ユニット３４とが含まれている。増設ブロック３には、勿論それ以外にも、例えば、モーションコントロールユニット、ＰＩＤ演算ユニット、通信ユニット等々の各種の特殊機能ユニットを含むこともできる。
【００４５】
それらのＩ／Ｏユニット３２は、バックプレーン３０上に敷設された内部バス３０Ｂ（図７参照）に対して、図示しないコネクタを介して電気的及び機械的に接続されている。
【００４６】
第１系統のブロック間接続ユニット３３は、その前面に上流側外部コネクタ３３ａ及び下流側外部コネクタ３３ｂを有する。これらの外部コネクタ３３ａ，３３ｂは、ブロック間接続ユニット３３の内部において、内部コネクタＣＮを介して内部バス３０Ｂと導通している。同様にして、第２系統のブロック間接続ユニット３４も、その前面に上流側外部コネクタ３４ａ及び下流側コネクタ３４ｂを有する。これらの外部コネクタ３４ａ，３４ｂも、ブロック間接続ユニット３４の内部において、内部コネクタＣＮを介して内部バス３０Ｂと導通している。
【００４７】
そして、基本ブロック１と２台の増設ブロック２，３とは、第１系統の２本の増設ケーブル４１，５１と第２系統の２本の増設ケーブル４２，５２とで順に連接されている。
【００４８】
具体的には、第１系統について観察すると、基本ブロック１の第１系統のブロック間接続ユニット１４の下流側外部コネクタ１４ｂと増設ブロック２の第１系統のブロック間接続ユニット２３の上流側外部コネクタ２３ａとの間は、第１系統の増設ケーブル４１を介して接続される。同様にして、増設ブロック２の第１系統のブロック間接続ユニット２３の下流側外部コネクタ２３ｂと増設ブロック３の第１系統のブロック間接続ユニット３３の上流側外部コネクタ３３ａとの間は、第１系統の増設ケーブル５１を介して接続される。
【００４９】
第２系統について観察すると、基本ブロック１の第２系統のブロック間接続ユニット１５の下流側外部コネクタ１５ｂと増設ブロック２の第２系統のブロック間接続ユニット２４の上流側外部コネクタ２４ａとの間は、第２系統の増設ケーブル４２を介して接続される。同様にして、増設ブロック２の第２系統のブロック間接続ユニット２４の下流側外部コネクタ２４ｂと増設ブロック３の第２系統のブロック間接続ユニット３４の上流側外部コネクタ３４ａとの間は、第２系統の増設ケーブル５２を介して接続される。
【００５０】
基本ブロック１及び増設ブロック２の概略内部構成図が図２に示されている。同図に示されるように、基本ブロック１に着目すると、外部コネクタ１４ｂと外部コネクタ１５ｂとは互いに並列的な関係にあり、それらのコネクタ１４ｂ，１５ｂと内部バス１０Ｂとの間には、インタフェース回路１０Ａが介在される。
【００５１】
また、増設ブロック２に着目すると、外部コネクタ２３ａと外部コネクタ２４ａとは互いに並列的な関係にあり、外部コネクタ２３ｂと外部コネクタ２４ｂとも互いに並列的な関係にある。そして、それら対をなす二組の外部コネクタと内部バス２０Ｂとの間には、インタフェース回路２０Ａが介在されている。
【００５２】
基本ブロック及び増設ブロックの詳細構成図（一方向信号線部分）が図３に、同詳細構成図（双方向信号線部分）が図４に示されている。
【００５３】
それらの図から明らかなように、インタフェース回路１０Ａは、内部バス１０Ｂを構成する各信号ラインのそれぞれを第１系統の外部コネクタ１４ｂと第２系統の外部コネクタ１５ｂとに分岐接続する複数の分岐回路を含み、かつそれらの分岐回路のそれぞれは、流出する信号については第１系統及び第２系統への分流を許容する一方、流入する信号については第１系統と第２系統からの論理和による合流を許容するように仕組まれている。同様にして、インタフェース回路２０Ａは、内部バス２０Ｂを構成する各信号ラインのそれぞれを第１系統の外部コネクタ２３ａ，２３ｂと第２系統の外部コネクタ２４ａ，２４ｂとに分岐接続する複数の分岐回路を含んでいる。
【００５４】
より具体的には、この例にあっては、内部バス１０Ｂ，２０Ｂは、それぞれ、１６本のデータ信号ライン（双方向）と、５本のアドレス信号ライン（上流から下流への一方向）と、１０本の制御信号ライン（上流から下流への一方向）と、４本の制御信号ライン（下流から上流への一方向）とを有している。なお、１６本のデータ信号ラインは、アドレス信号ラインも兼ねている。
【００５５】
図３には、内部バスを構成する信号ラインの中で、上流から下流へと向かう一方向の第１の制御信号ラインと、下流から上流へと向かう一方向の第２の制御信号ラインとが取り出して示されている。
【００５６】
第１の信号ラインに着目すると、基本ブロック１のインタフェース回路１０Ａにおいては、バックプレーン上の幹線ライン１０１と、バックプレーン上の２本の支線ライン１０１ａ，１０１ｂとで分岐回路が構成される。支線ライン１０１ａ，１０１ｂは、ブロック間接続ユニット１４，１５内の支線ライン１４１，１５１を経由して、第１系統の外部コネクタ１４ｂ，第２系統の外部コネクタ１５ｂへと導出される。増設ブロック２のインタフェース回路２０Ａにおいては、バックプレーン上の幹線ライン２０１と、バックプレーン上の２本の支線ライン２０１ａ，２０１ｂとで分岐回路が構成される。この場合、それら３本のラインの分岐点には、２本の支線ライン２０１ａ，２０１ｂから１本の幹線ライン２０１への合流方向に向けて、ＯＲ回路２０３が介在される。支線ライン２０１ａ，２０１ｂは、ブロック間接続ユニット２３，２４内の支線ライン２３１，２４１を経由して、第１系統の外部コネクタ２３ａ，２３ｂ，第２系統の外部コネクタ２４ａ，２４ｂへと導出される。
【００５７】
第２の信号ラインに着目すると、基本ブロック１のインタフェース回路１０Ａにおいては、バックプレーン上の幹線ライン１０２と、バックプレーン上の２本の支線ライン１０２ａ，１０２ｂとで分岐回路が構成される。この場合、それら３本のラインの分岐点には、２本の支線ライン１０２ａ，１０２ｂから１本の幹線ライン１０２への合流方向の流れに向けて、ＯＲ回路１０３が介在される。支線ライン１０２ａ，１０２ｂは、ブロック間接続ユニット１４，１５内の支線ライン１４２，１５２を経由して、第１系統の外部コネクタ１４ｂ，第２系統の外部コネクタ１５ｂへと導出される。増設ブロック２のインタフェース回路２０Ａにおいては、バックプレーン上の幹線ライン２０２と、バックプレーン上の２本の支線ライン２０２ａ，２０２ｂとで分岐回路が構成される。支線ライン２０２ａ，２０２ｂは、ブロック間接続ユニット２３，２４内の支線ライン２３２，２４２を経由して、第１系統の外部コネクタ２３ａ，２３ｂ、及び第２系統の外部コネクタ２４ａ，２４ｂへと導出される。
【００５８】
図４には、内部バスを構成する信号ラインの中で、データ信号の方向を切り替えるための方向切替用の信号ラインと、双方向への流れを許容するデータ信号ラインとが取り出して示されている。
【００５９】
方向切替用の制御信号ラインに着目すると、基本ブロック１のインタフェース回路１０Ａにおいては、バックプレーン上の幹線ライン１０４と、バックプレーン上の２本の支線ライン１０４ａ，１０４ｂとで分岐回路が構成される。支線ライン１０４ａ，１０４ｂは、ブロック間接続ユニット１４，１５内の支線ライン１４３，１５３を経由して、第１系統の外部コネクタ１４ｂ，第２系統の外部コネクタ１５ｂへと導出される。増設ブロック２のインタフェース回路２０Ａにおいては、バックプレーン上の幹線ライン２０４と、バックプレーン上の２本の支線ライン２０４ａ，２０４ｂとで分岐回路が構成される。この場合、それら３本のラインの分岐点には、２本の支線ライン２０４ａ，２０４ｂから１本の幹線ライン２０４への合流方向に向けてＯＲ回路２０６が介在される。支線ライン２０４ａ，２０４ｂは、ブロック間接続ユニット２３，２４内の支線ライン２３３，２４３を経由して、第１系統の外部コネクタ２３ａ，２３ｂ、及び第２系統の外部コネクタ２４ａ，２４ｂへと導出される。
【００６０】
データ信号ラインに着目すると、基本ブロック１のインタフェース回路１０Ａにおいては、バックプレーン上の幹線ライン１０５と、バックプレーン上の２本の支線ライン１０５ａ，１０５ｂとで分岐回路が構成される。
【００６１】
この分岐回路は、より具体的には、互いに並列な関係を有する２つの分岐経路１０５−１，１０５−２を含んでいる。第１の分岐経路１０５−１には、ＯＲ回路１０６とスリーステートバッファ１０７ａとが外部から信号を受領する方向に向けて介在されており、第２の分岐経路１０５−２にはスリーステートバッファ１０７ｂが外部へと信号を送出する方向へ向けて介在されている。スリーステートバッファ１０７ａの切替入力端には、切替用の制御信号ライン１０４がインバータ素子１０７ｃを介して接続されるのに対して、スリーステートバッファ１０７ｂの切替入力端には、切替用の制御用の信号ライン１０４が直接に接続されている。そのため、それら二つのスリーステートバッファ１０７ａ，１０７ｂは、方向切替用の信号ライン１０４の論理状態に応じて択一的にイネーブルされる。
【００６２】
支線ライン１０５ａ，１０５ｂは、ブロック間接続ユニット１４，１５内の支線ライン１４４，１５４を経由して、第１系統の外部コネクタ１４ｂ，第２系統の外部コネクタ１５ｂへと導出される。増設ブロック２のインタフェース回路２０Ａにおいては、バックプレーン上の幹線ライン２０５と、バックプレーン上の２本の支線ライン２０５ａ，２０５ｂとで分岐回路が構成される。
【００６３】
この分岐回路は、より具体的には、互いに並列な関係を有する２つの分岐経路２０５−１，２０５−２を含んでいる。第１の分岐経路２０５−１には、ＯＲ回路２０６とスリーステートバッファ２０７ａが外部から信号を受領する方向へと向けて介在されており、第２の分岐経路１０５−２にはスリーステートバッファ１０７ｂが外部へと信号を送出する方向へ向けて介在されている。スリーステートバッファ２０７ａの切替入力端には、切替用の制御信号ライン２０４がそのまま接続されるのに対して、スリーステートバッファ２０７ｂの切替入力端には、切替用の制御用の信号ライン２０４がインバータ素子２０７ｃを介して接続されている。そのため、それら二つのスリーステートバッファ２０７ａ，２０７ｂは、方向切替用の信号ライン２０４の論理状態に応じて択一的にイネーブルされる。
【００６４】
支線ライン２０４ａ，２０４ｂは、ブロック間接続ユニット２３，２４内の支線ライン２３３，２４３を経由して、第１系統の外部コネクタ２３ａ，２３ｂ、及び第２系統の外部コネクタ２４ａ，２４ｂへと導出される。
【００６５】
以上のＰＬＣ装置１００のＩ／Ｏリフレッシュ動作を説明する。周知のように、ＰＬＣ装置のＣＰＵユニット１２は、電源投入により起動されると、共通処理、Ｉ／Ｏリフレッシュ処理、ユーザプログラム実行処理、周辺サービス処理を繰り返し実行することにより、ユーザが適宜に作成したプログラム（ユーザプログラムと呼ぶ）を実行しつつ、所望の制御を実現する。
【００６６】
このとき、Ｉ／Ｏリフレッシュ処理においては、基本ブロック１に搭載されたＩ／Ｏユニット１３のみならず、増設ユニット２，３に搭載されたＩ／Ｏユニット２２，３２に対しても、ＩＮ処理並びにＯＵＴ処理を実行する。ここで、ＯＵＴ処理においては、ＣＰＵユニット１２に内蔵されたＩ／Ｏメモリ（図示せず）のＯＵＴ領域からＯＵＴデータを読み出して、これを指定のＩ／Ｏユニットの出力領域に書き込む。一方、ＩＮ処理においては、指定のＩ／Ｏユニットの入力領域からＩＮデータを読み出すと共に、これをＣＰＵユニット１２に内蔵されるＩ／ＯメモリのＩＮ領域に書き込む。
【００６７】
ＯＵＴ処理を実行する場合、ＣＰＵユニット１２のマイクロプロセッサ（図示せず）は、方向切替用の信号ライン１０４の論理レベルを“Ｈ”とすることにより、基本ブロック１のインタフェース回路１０Ａにおいては、バッファ１０７ａをディスイネーブル、バッファ１０７ｂをイネーブルとし、同時に、増設ブロック２のインタフェース回路２０Ａにおいては、バッファ２０７ａをイネーブル、バッファ２０７ｂをディスイネーブルに設定する。
【００６８】
すると、図５に示されるように、基本ブロック１内においては、ＣＰＵユニット１２からデータ信号ライン１０５上に出力されたデータ信号は、図中太線に示されるように、イネーブル状態にあるバッファ１０７ｂを通過したのち、２系統に分岐され、２系統の増設ケーブル４１，４２のそれぞれへと並列に送出される。一方、増設ブロック２内においては、２系統の増設ケーブル４１，４２から受領されたデータ信号は、ＯＲ回路２０６を経由して論理和処理されたのち、イネーブル状態にあるバッファ２０７ａを経由してＩ／Ｏユニット２２へと書き込まれる。
【００６９】
このとき、基本ブロック１から増設ブロック２へのデータ信号の送出は、互いに並列な２系統の増設ケーブル４１，４２を介して行われることに加えて、それら２系統のデータ信号はＯＲ回路２０６を介して論理和処理されるため、２系統のケーブル４１，４２のうちで、いずれか一方の側にコネクタピンの接触不良等に起因する信号欠落があったとしても、他方の側が正常であるかぎり、通信に支障を来すことはなくなる。
【００７０】
ＩＮ処理を実行する場合、ＣＰＵユニット１２のマイクロプロセッサ（図示せず）は、方向切替用の信号ライン１０４の論理レベルを“Ｌ”とすることにより、基本ブロック１のインタフェース回路１０Ａにおいては、バッファ１０７ａをイネーブル、バッファ１０７ｂをディスイネーブルとし、同時に、増設ブロック２のインタフェース回路２０Ａにおいては、バッファ２０７ａをディスイネーブル、バッファ２０７ｂをイネーブルに設定する。
【００７１】
すると、図６に示されるように、増設ブロック２内においては、Ｉ／Ｏユニット２２からデータ信号ライン２０５上に出力されたデータ信号は、図中太線に示されるように、イネーブル状態にあるバッファ２０７ｂを通過したのち、２系統に分岐され、２系統の増設ケーブル４１，４２のそれぞれへと並列に送出される。一方、基本ブロック１内においては、２系統の増設ケーブル４１，４２から受領されたデータ信号は、ＯＲ回路１０６を経由して論理和処理されたのち、イネーブル状態にあるバッファ１０７ａを経由してＣＰＵユニット１２へと書き込まれる。
【００７２】
このとき、増設ブロック２から基本ブロック１へのデータ信号の送出は、互いに並列な２系統の増設ケーブル４１，４２を介して行われることに加えて、それら２系統のデータ信号はＯＲ回路１０６を介して論理和処理されるため、２系統のケーブル４１，４２のうちで、いずれか一方の側にコネクタの接触不良等に起因する信号欠落があったとしても、他方の側が正常であるかぎり、通信に支障を来すことはなくなる。
【００７３】
次に、以上の構成（図１〜図６参照）よりなるＰＬＣ装置１００を前提として、運転中に各増設ケーブル４１，４２，５１，５２（図９参照）が正常か異常かのチェックを行うための処理について説明する。
【００７４】
先に説明したように、上述のＰＬＣ装置１００は、基本ブロックと増設ブロックとの間、並びに、増設ブロック同士の間を、互いに並列な２本の増設ケーブルで結ぶと共に、信号を受け取る側ではそれら２本の増設ケーブル内信号線の論理和（ＯＲ）をとるものであるから、それら２本の増設ケーブルのいずれか一方においてコネクタピンの接触不良等が生じたとしても、他方が正常であれば、支障なく運転を継続できる利点を有するものであるが、とはいえ、そのような一方のケーブルにおいて導通不良が存在する状態を放置すれば、他方のケーブルにおいて同様な導通不良が生ずれば、最早、運転を停止せざるを得ない事態となるであろう。
【００７５】
そこで、このＰＬＣ装置１００においては、運転中に各増設ケーブル４１，４２，５１，５２（図９参照）が正常か異常かのチェックを行なうように仕組まれている。
【００７６】
ケーブルチェックのための要部の概略構成図が図７に示されている。なお、図では、説明の便宜上、増設ケーブルは１系統分しか示されていないが、実際には、図９に示されるように、基本ブロック１と増設ブロック２との間、並びに、増設ブロック２，３同士の間は、互いに並列な２系統の増設ケーブル（４１と４２、５１と５２）で結ばれている。
【００７７】
同図に示されるように、基本ブロック１のバックプレーン１０上には、内部レジスタ１０８とケーブルチェック手段１０９とがそれぞれ内部バス１０Ｂと接続された状態で搭載されている。ケーブルチェック手段１０９は、この例にあっては、所定の機能を有するＡＳＩＣで構成されている。ケーブルチェック手段１０９を構成するＡＳＩＣの機能については、後に、図１４のフローチャートを参照しつつ詳細に説明する。
【００７８】
各増設ブロック２，３のバックプレーン２０，３０には、内部レジスタ２０８，３０８と、ＡＳＩＣで構成されたケーブルチェック手段２０９，３０９と、ＡＳＩＣで構成されたケーブルチェック折返し手段２１０，３１０とが、それぞれ内部バス２０Ｂ，３０Ｂと接続された状態で搭載されている。ケーブルチェック折返し手段２１０，３１０を構成するＡＳＩＣの機能については、後に、図１５のフローチャートを参照しつつ詳細に説明する。
【００７９】
ケーブルチェック処理の概念図が図１０に、ケーブルチェック処理におけるデータ（テストパターン）の流れを示す説明図が図１１に、チェック用テストパターンの説明図が図１２にそれぞれ示されている。
【００８０】
それらの図から明らかなように、ここで採用されているケーブルチェックの手法は、ケーブルの１本１本について、その上流側ブロックから下流側ブロックへと所定のテストパターンデータを流す第１のステップと、下流側ブロックにおいて、受領したテストパターンデータの正誤を判定する第２のステップと、受領したテストパターンデータが正しいことを条件として、下流側ブロックから上流側ブロックへと所定のテストパターンデータを流す第３のステップと、上流側ブロックにおいて、受領したテストパターンデータの正誤を判定する第４のステップとを含んでいる（図１０参照）。
【００８１】
このとき、ケーブル内にテストパターンデータを流すについては、ケーブルに含まれる全ての信号ラインを一括使用して流すのではなく、それらの信号ラインを二つの群に分けると共に、上流側から下流側へとテストパターンデータを流すについては、それら二群の信号ラインのうちで一方の群の信号ラインを使用し、下流側から上流側へとテストパターンデータを流すについては、それら二群の信号ラインのうちで他方の群の信号ラインを使用するようにしている。（図１１参照）。
【００８２】
この例にあっては、図１２に示されるように、各ケーブル内には３１本の信号ラインが含まれている。その内訳は、５本のアドレス信号ラインと、１０本の制御信号ラインと、１６本のデータ信号ラインとから構成される。そして、上流側ブロックから下流側ブロックへとテストパターンデータを流すについては、５本のアドレス信号ライン（アドレス信号１〜５）と１０本の制御信号ライン（制御信号１〜１０）の合わせて１５本の信号ラインを使用する。一方、下流側ブロックから上流側ブロックへとテストパターンデータを流すについては、１６本のデータ信号ライン（データ信号１〜１６）を使用する。
【００８３】
このように、ケーブルに含まれる全信号ラインを二群に分けて、一群毎にテストパターンデータを流す理由は、信号ラインによってデータを流す方向に制限があることや、一度に流せるテストパターンデータのデータ幅に制限があるからである。データを流す方向に制限がなく、全信号ラインに一度にテストパターンデータを流せる場合は二群に分けなくても良い。
【００８４】
実際のケーブルチェック処理は、基本ブロック１に搭載されるＣＰＵユニット１２、内部レジスタ１０８、及びケーブルチェック手段１０９と、各増設ブロック２，３に搭載される内部レジスタ２０８，３０８、ケーブルチェック手段２０９，３０９、及びケーブル折返し手段２０１，３１０とが協働することにより実現される。
【００８５】
以下に、図１３〜図１５のフローチャート、並びに、図８のケーブルチェックのための要部の詳細構成図を参照しながら、ケーブルチェック処理について説明する。なお、図１３〜図１５のフローチャート上で使用された符号（ａ）〜（ｇ）と図８内で使用される符号（ａ）〜（ｇ）とは対応する。
【００８６】
ＣＰＵユニット側のケーブルチェック関連処理を示すフローチャートが図１３に示されている。このフローチャートに示される処理は、例えば、ＣＰＵユニットの共通処理又は周辺サービス処理、或いは、定時割込処理等で実行することができる。すなわち、当業者にはよく知られているように、ＰＬＣ装置のＣＰＵユニットは、電源投入により起動されたのちにあっては、共通処理、Ｉ／Ｏリフレッシュ処理、ユーザプログラム実行処理、及び周辺サービス処理を繰り返し実行するものである。
【００８７】
図１３のフローチャートにおいて処理が開始されると、先ず、図８に示されるように、基本ブロック１上の内部レジスタ１０８に含まれるケーブルチェック開始レジスタ１０８ａをセット（“１”）することにより（ａ）、ケーブルチェック手段１０９に対して、ケーブルチェック開始通知を行う（ステップ１３０１）。しかるのち、ＣＰＵユニット１２の側では、一定時間の経過を待機する状態となる（ステップ１３０２ＮＯ）。一方、ケーブルチェック手段１０９の側では、常時、ケーブルチェック開始レジスタ１０８ａの状態を監視しており、その内容がセット（“１”）されると共に、ケーブルチェックモードの動作が開始される（ｂ）。
【００８８】
ケーブルチェック手段１０９の機能を示すフローチャートが図１４に示されている。同図において、ケーブルチェックモードが開始されると、先ず、下流側に位置する増設ブロック２のケーブルチェック折返し手段２１０及びケーブルチェック手段２０９へとケーブルチェックモードの開始を通知する処理（ｃ）が実行される（ステップ１４０１）。このとき、通知を受けた下流側のケーブルチェック手段２０９は、さらに、自分より下流側に位置する増設ブロックのケーブルチェック折返し手段及びケーブルチェック手段へとケーブルチェックモードの開始を通知する（ｃ）。これにより、一連の増設ブロック２，３，４上のケーブルチェック折返し手段２１０，３１０及びケーブルチェック手段２０９，３０９がほぼ同時に起動されることとなる。
【００８９】
続いて、各ケーブルチェック手段２０９，３０９では、所定のテストパターンを有するデータを下流側に位置するブロックへと、５本のアドレス信号ライン（アドレス信号１〜５）と１０本の制御信号ライン（制御信号１〜１０）の合わせて１５本の信号ラインを使用して送出する（ｄ）（ステップ１４０２）。このとき使用されるテストパターンとしては、図１２（ａ）に示されるように、隣接する２本の信号ライン間では常に信号の論理値が異なるようにしたテストパターンを使用することができる。このようなテストパターンによれば、隣接する信号ライン間における短絡の判定が容易となる。しかるのち、規定のケーブルチェック終了条件が成立するまでに（ステップ１４０４）、下流側ブロックから正常応答（所定のテストパターン）が受信されるのを待機する（ステップ１４０３ＮＯ）。ここでステップ１４０４の規定のケーブルチェック終了条件とは、例えば、ＣＰＵユニット１２によりケーブルチェック開始レジスタ１０８ａがリセット（“０”）されることである。ここで、正常応答受信と判定されれば（ステップ１４０３ＹＥＳ）、ケーブルチェック結果ＯＫをケーブルチェックレジスタに書き込み（ｆ）（ステップ１４０５）、ケーブルチェックモードを終了する。これに対して、正常応答受信と判定されることなく（ステップ１４０３ＮＯ）、所定時間が経過してケーブルチェック終了と判定されると（ステップ１４０４ＹＥＳ）、ケーブルチェック結果ＮＧをケーブルチェック結果レジスタに書き込み（ｆ）（ステップ１４０６）、ケーブルチェックモードを終了する。
【００９０】
ケーブルチェック折返し手段２１０，３１０の機能を示すフローチャートが図１５に示されている。同図に示されるように、ケーブルチェック折返し手段２１０，３１０のそれぞれは、ケーブルチェック開始信号の受信（ｃ）により、ケーブルチェックモードが開始されると、規定のケーブルチェック終了条件が成立するまでに（ステップ１５０２）、上流側に位置するブロックから正常応答（所定のテストパターン）が受信されるのを待機する（ステップ１５０１ＮＯ）。
【００９１】
規定のケーブルチェック終了条件が成立するまでに（ステップ１５０２）、上流側に位置するブロックから正常応答（所定のテストパターン）が受信されると（ステップ１５０１ＹＥＳ）、ケーブルチェック折返し手段２１０，３１０のそれぞれは、所定のテストパターンを有するデータを上流側に位置するブロックへと、１６本のデータ信号ライン（データ信号１〜１６）を使用して送出する（ｅ）（ステップ１５０３）。このとき使用れさるテストパターンとしても、図１２（ｂ）に示されるように、隣接する２本の信号ライン間では常に信号の論理値が異なるようにしたテストパターンを使用することができる。このようなテストパターンによれば、隣接する信号ライン間における短絡の判定が容易となる。しかるのち、ケーブルチェック終了条件が成立するのを待って（ステップ１５０４ＹＥＳ）、ケーブルチェックモードを終了する。一方、正常応答が受信されないまま、規定のケーブルチェック終了条件が成立すれば（ステップ１５０２ＹＥＳ）、ただちにケーブルチェックモードは終了する。ここでステップ１５０２、１５０４の規定のケーブルチェック終了条件とは、例えば、ＣＰＵユニット１２によりケーブルチェック開始レジスタ１０８ａがリセット（“０”）されることである。
【００９２】
図１４のフローチャートに戻って、規定のケーブルチェック終了条件が成立するまでに（ステップ１４０４ＮＯ）、下位側に位置するブロックから正常応答（所定のテストパターン）が受信されれば（ステップ１４０３ＹＥＳ）、ケーブルチェック結果レジスタ１０８ｂ、２０８ｂ，３０８ｂに「ケーブルチェック結果ＯＫ」に相当するデータを書き込んだのち（ｆ）、ケーブルチェックモードを終了する。これに対して、正常応答が受信されないまま、規定のケーブルチェック終了条件が成立すれば（ステップ１４０４ＹＥＳ）、ケーブルチェック結果レジスタ１０８ｂ、２０８ｂ，３０８ｂに「ケーブルチェック結果ＮＧ」に相当するデータを書き込んだのち（ｆ）、ケーブルチェックモードを終了する。
【００９３】
図１３のフローチャートに戻って、ＣＰＵユニット１２の側では、一定の時間が経過するのを待って（ステップ１３０２ＹＥＳ）、ケーブルチェック開始レジスタ１０８ａをリセット（“０”）することで、ケーブルチェック手段１０９に対してケーブルチェックの終了を通知（ａ）したのち（ステップ１３０３）、各ブロック１，２，３の内部レジスタ内のケーブルチェック結果レジスタ１０８ｂ，２０８ｂ，３０８ｂの内容をリード（ｇ）することにより、ケーブルチェック結果の確認を行う（ステップ１３０４）。
【００９４】
しかるのち、ＣＰＵユニット１２の側では、確認されたケーブルチェック結果をＣＰＵユニット内のユーザプログラムを構成する命令で参照可能な内部フラグに反映する（ステップ１３０５）。
【００９５】
以上の一連の処理（図１３、図１４、図１５）が、図９に示されるように、全ての増設ケーブルのそれぞれについて実行されることにより、各増設ケーブルの正常、異常を示すデータが、内部フラグの内容として生成されるから、ＰＬＣ装置のユーザは、それらのフラグを種々の異常対策処理の実行条件として、ユーザプログラムを組み込むことにより、ケーブル異常時における適切な対応が可能となる。
【００９６】
すなわち、このＰＬＣ装置１００は、基本ブロックと増設ブロックとの間、並びに、増設ブロック同士の間を、互いに並列な２本の増設ケーブルで結ぶと共に、信号を受け取る側ではそれら２本の増設ケーブル内信号線の論理和（ＯＲ）をとるものであるから、それら２本の増設ケーブルのいずれか一方においてコネクタピンの接触不良等が生じたとしても、他方が正常であれば、支障なく運転を継続できる利点を有するものであるが、とはいえ、そのような一方のケーブルにおいて導通不良が存在する状態を放置すれば、他方のケーブルにおいて同様な導通不良が生ずれば、最早、運転を停止せざるを得ない事態となるであろう。
【００９７】
そこで、このようなケーブルチェック機能を組み込むことにより、片方のケーブルだけで運転しているような異常状況が発生した場合には、ただちに、これをユーザに警告等することにより、適切なメンテナンスを行って、２本のケーブルを使用する正常な状態に復帰させることが可能となり、より一層の信頼性を向上することができる。
【００９８】
以上説明したＰＬＣ装置１００によれば、基本ブロック１にはケーブルチェック手段１０９が、また各増設ブロック２，３にはケーブルチェック手段２０９，３０９とケーブルチェック折り返し手段２１０，３１０とが含まれているため、それらの手段を例えばタイマにより定期的に、或いは、ＣＰＵユニットからの指令で随時に作動させれば、各手段が自発的にケーブルチェックを行うと共に、各ブロック内の内部レジスタ１０８，２０８，３０８にはチェック結果が記憶保存されるため、これをＣＰＵユニット１２側で適宜に参照することにより、ブロック間で高速な信号のやり取りを行いつつも、各増設ケーブルの接続状態を監視して、外部コネクタにおける接触不良等を原因とする通信障害の発生を早期に検出することができる。
【産業上の利用可能性】
【００９９】
本発明によれば、基本ブロックと各増設ブロックとの間におけるデータのやり取りを高速に行なうことができ、しかも、外部コネクタにおける接触不良等を原因とする通信障害の発生を早期に検出することができるケーブルを介して増設可能なＰＬＣ装置を提供することができる。
【図面の簡単な説明】
【０１００】
【図１】本発明が適用されたＰＬＣ装置の外観図である。
【図２】基本ブロック及び増設ブロックの概略内部構成図である。
【図３】基本ブロック及び増設ブロックの詳細内部構成図（一方向信号線部分）である。
【図４】基本ブロック及び増設ブロックの詳細内部構成図（双方向信号線部分）である。
【図５】上流ブロックから下流ブロックへのデータの流れを示す説明図である。
【図６】下流ブロックから上流ブロックへのデータの流れを示す説明図である。
【図７】ケーブルチェックのための要部の概略構成図である。
【図８】ケーブルチェックのための要部の詳細構成図である。
【図９】ケーブルチェック処理の手順を示す説明図である。
【図１０】ケーブルチェック処理の概念図である。
【図１１】ケーブルチェック処理におけるデータの流れを示す説明図である。
【図１２】チェック用テストパターンの説明図である。
【図１３】ＣＰＵユニット側のケーブルチェック関連処理を示すフローチャートである。
【図１４】ケーブルチェック手段の機能を示すフローチャートである。
【図１５】ケーブルチェック折り返し手段の機能を示すフローチャートである。
【図１６】従来のＰＬＣ装置の外観図である。
【符号の説明】
【０１０１】
１                      基本ブロック
２，３                  増設ブロック
１０，２０，３０        バックプレーン
１０Ａ，２０Ａ          インタフェース回路
１０Ｂ，２０Ｂ          内部バス
１１，２１，３１        電源ユニット
１２                    ＣＰＵユニット
１３，２２，３２        Ｉ／Ｏユニット
１４，２３，３３        第１系統のブロック間接続ユニット
１５，２４，３４        第２系統のブロック間接続ユニット
４１，５１              第１系統の増設ケーブル
４２，５２              第２系統の増設ケーブル
２３ａ，３３ａ          第１系統の上流側外部コネクタ
１４ｂ，２３ｂ，３３ｂ  第１系統の下流側外部コネクタ
２４ａ，３４ａ          第２系統の上流側外部コネクタ
１５ｂ，２４ｂ，３４ｂ  第２系統の下流側外部コネクタ
１０１                  一方向幹線ライン（バックプレーン上）
１０１ａ，１０１ｂ      一方向支線ライン（バックプレーン上）
１０２                  一方向幹線ライン（バックプレーン上）
１０２ａ，１０２ｂ      一方向支線ライン（バックプレーン上）
１０３                  ＯＲ回路
１０４                  一方向支線ライン（バックプレーン上）
１０４ａ，１０４ｂ      一方向支線ライン（バックプレーン上）
１０５                  双方向幹線ライン（バックプレーン上）
１０５−１，１０５−２  一方向支線ライン（バックプレーン上）
１０５ａ，１０５ｂ      双方向支線ライン（バックプレーン上）
１０６                  ＯＲ回路
１０７ａ，１０７ｂ      スリーステートバッファ
１０７ｃ                インバータ素子
１４１，１４２          一方向支線ライン（ブロック間接続ユニット内）
１４３，１４４          一方向支線ライン（ブロック間接続ユニット内）
１５１，１５２          一方向支線ライン（ブロック間接続ユニット内）
１５３，１５４          一方向支線ライン（ブロック間接続ユニット内）
２０１                  一方向幹線ライン（バックプレーン上）
２０１ａ，２０１ｂ      一方向支線ライン（バックプレーン上）
２０２                  一方向幹線ライン（バックプレーン上）
２０２ａ，２０２ｂ      一方向支線ライン（バックプレーン上）
２０３                  ＯＲ回路
２０４                  一方向支線ライン（バックプレーン上）
２０５                  双方向幹線ライン（バックプレーン上）
２０５−１，２０５−２  一方向支線ライン（バックプレーン上）
２０５ａ，２０５ｂ      双方向支線ライン（バックプレーン上）
２０６                  ＯＲ回路
２０７ａ，２０７ｂ      スリーステートバッファ
２０７ｃ                  インバータ素子
２３１，２３２          一方向支線ライン（ブロック間接続ユニット内）
２３３，２３４          一方向支線ライン（ブロック間接続ユニット内）
２４１，２４２          一方向支線ライン（ブロック間接続ユニット内）
２４３，２４４          一方向支線ライン（ブロック間接続ユニット内）
１０８                  内部レジスタ
１０８ａ                ケーブルチェック開始レジスタ
１０８ｂ                ケーブルチェック結果レジスタ
１０９                  ケーブルチェック手段
２０８                  内部レジスタ
２０８ｂ                ケーブルチェック結果レジスタ
２０９                  ケーブルチェック手段
２１０                  ケーブルチェック折り返し手段
３０８                  内部レジスタ
３０８ｂ                ケーブルチェック結果レジスタ
３０９                  ケーブルチェック手段
３１０                  ケーブルチェック折り返し手段
ＣＮ                    内部コネクタ
【図１】
2008084276.tif 000003
【図２】
2008084276.tif 000004
【図３】
2008084276.tif 000005
【図４】
2008084276.tif 000006
【図５】
2008084276.tif 000007
【図６】
2008084276.tif 000008
【図７】
2008084276.tif 000009
【図８】
2008084276.tif 000010
【図９】
2008084276.tif 000011
【図１０】
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【図１１】
2008084276.tif 000013
【図１２】
2008084276.tif 000014
【図１３】
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【図１４】
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【図１５】
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【図１６】
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