(57)【要約】【課題】トレンチに印加される高電界を緩和して耐量性を確保し、高電界によるゲート電極の誤動作を抑制して半導体素子の安定性を確保し、マスク工程を余分に追加することなく安価に半導体素子を生産する。【解決手段】半導体基板５０の主動作領域５１にあるトレンチ３３にゲート電極３１を形成し、半導体基板５０の副動作領域５２にあるトレンチ３４にゲート電極３１と非導通のフローティング電極３２を形成する。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板が基層上に複数の半導体領域を層状に重ねて形成してなり、前記基層上の第１の半導体領域が前記基層と同導電型の半導体層からなり、第１の半導体領域とｐｎ接合する第２の半導体領域が第１の半導体領域と異なる導電型の半導体層からなり、第２の半導体領域の上層をなす第３の半導体領域が第２の半導体領域と同導電型で不純物濃度が高い半導体層からなり、
前記半導体基板の一方の主面に第３の半導体領域と接合する第１の電極層を有するとともに、他方の主面に前記基層に接合する第２の電極層を有し、前記半導体基板の一方の主面から第１の半導体領域に達する複数のトレンチに電気的に周囲から絶縁した第３の電極層を有し、
前記半導体基板の主動作領域内にある前記トレンチの第３の電極層がゲート電極をなし、前記ゲート電極の相互間において第２の半導体領域の上層をなして第３の半導体領域に隣接する第４の半導体領域が第１の半導体領域と同導電型の半導体層からなり、第４の半導体領域が第２および第３の半導体領域にｐｎ接合し、かつ第１の電極層と接合し、
前記半導体基板において副動作領域内にある前記トレンチの第３の電極層が前記ゲート電極と非導通のフローティング電極をなすことを特徴とする半導体装置。
【請求項２】
前記第３の電極層は、不純物が添加されたシリコンを主体とする材料からなることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記副動作領域は、前記半導体基板において前記主動作領域より外側の周辺部に形成されていることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記副動作領域は、前記半導体基板において前記主動作領域の域内に少なくとも１つが形成されていることを特徴とする請求項１記載の半導体装置。
【請求項５】
前記主動作領域と前記副動作領域との間において第２の半導体領域が第１の電極層と接合することを特徴とする請求項１記載の半導体装置。
【請求項６】
前記主動作領域と前記副動作領域との間において第３の半導体領域が第１の電極層と接合することを特徴とする請求項１記載の半導体装置。
【請求項７】
前記主動作領域と前記副動作領域との間において相対向するゲート電極とフローティング電極との相互間に第２の半導体領域もしくは第３の半導体領域のみを形成したことを特徴とする請求項１記載の半導体装置。
【請求項８】
前記主動作領域のトレンチおよび前記副動作領域のトレンチのそれぞれを前記半導体基板の主面に沿って、かつ平行なストライプ状に形成したことを特徴とする請求項１〜７記載の半導体装置。
【請求項９】
前記主動作領域のトレンチと前記副動作領域のトレンチとを直交する方向に配置したことを特徴とする請求項８記載の半導体装置。
【請求項１０】
前記主動作領域のトレンチおよび前記副動作領域のトレンチの何れか一方を前記半導体基板の主面に沿って、かつ平行なストライプ状に形成し、他方を前記半導体基板の主面に沿って、かつメッシュ状に形成したことを特徴とする請求項１〜７記載の半導体装置。
【請求項１１】
前記主動作領域のトレンチおよび前記副動作領域のトレンチのそれぞれを前記半導体基板の主面に沿って、かつメッシュ状に形成したことを特徴とする請求項１〜７記載の半導体装置。
【請求項１２】
前記主動作領域のトレンチおよび前記副動作領域のトレンチのメッシュ構造は、非円形構造、円形構造、多角形構造の何れか１つもしくは何れか複数の構造からなり、前記半導体基板の主面においてハニカム状あるいは格子状をなすことを特徴とする請求項１０または１１に記載の半導体装置。
【請求項１３】
前記主動作領域のトレンチおよび前記副動作領域のトレンチが同一幅をなすことを特徴とする請求項８〜１１の何れか１項に記載の半導体装置。
【請求項１４】
前記主動作領域のトレンチおよび前記副動作領域のトレンチはそれぞれが同一間隔で相対向することを特徴とする請求項８〜１１の何れか１項に記載の半導体装置。
【請求項１５】
前記主動作領域と前記副動作領域との間は、前記主動作領域および前記副動作領域のトレンチの間隔よりも広く設けていることを特徴とする請求項８〜１１の何れか１項に記載の半導体装置。
【請求項１６】
前記副動作領域のトレンチは、終端部が半円、円形、楕円形、四角形、多角形あるいは非円形の何れかの形状をなすことを特徴とする請求項８〜１０の何れか１項に記載の半導体装置。
【請求項１７】
前記副動作領域のトレンチの前記終端部は、トレンチの途中幅よりも大きい形状をなすことを特徴とする請求項１６に記載の半導体装置。
【請求項１８】
前記副動作領域の隣接し合うトレンチの前記終端部は、トレンチの軸心方向において異なる位置にあることを特徴とする請求項１６記載の半導体装置。
【請求項１９】
基層上に複数の半導体領域を層状に重ねてなる半導体基板を形成するものであって、前記基層上に前記基層と同導電型の半導体層からなる第１の半導体領域を形成する工程と、前記第１の半導体領域の上に酸化膜を形成する工程と、前記酸化膜の下方に隣接する前記第１の半導体領域の上側域に第１の半導体領域と異なる導電型の半導体層からなり、第１の半導体領域とｐｎ接合する第２の半導体領域を形成する工程と、前記酸化膜及び第２の半導体領域を貫通し、前記第１の半導体領域に達するトレンチを形成する工程と、前記トレンチの前記酸化膜が形成されていない内壁面上に酸化膜を形成する工程と、前記トレンチに電極層を形成することで、前記半導体基板の主動作領域にある前記トレンチにゲート電極を形成し、前記半導体基板の副動作領域にある前記トレンチにフローティング電極を形成する工程と、前記ゲート電極および前記フローティング電極の上に絶縁膜を形成する工程と、前記主動作領域および副動作領域にある前記トレンチの相互間における第２の半導体領域の上側域に第２の半導体領域と同導電型の半導体層からなる第３の半導体領域を形成する工程と、前記主動作領域にある前記トレンチの相互間における第２の半導体領域の上側域に前記トレンチに隣接して第１の半導体領域と同導電型の半導体層からなる第４の半導体領域を形成する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項２０】
同一工程において前記主動作領域および前記副動作領域に前記トレンチを形成することを特徴とする請求項１９記載の半導体装置の製造方法。
【請求項２１】
同一工程において前記主動作領域のゲート電極と前記副動作領域のフローティング電極を形成することを特徴とする請求項１９記載の半導体装置の製造方法。
【請求項２２】
同一工程において前記主動作領域と前記副動作領域に第３の半導体領域を形成することを特徴とする請求項１９記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トレンチの絶縁ゲート電極を有する半導体装置に関し、特にパワーＭＯＳＦＥＴやＩＧＢＴなどの半導体素子に係る技術である。
【背景技術】
【０００２】
近年、通信機器やオーディオ機器の小型軽量化に伴い、トランジスタにおいてもパッケージ寸法の小型化の要求が高まっている。この要求に応えるためには、パッケージ内に内蔵される半導体素子も小型化する必要がある。
【０００３】
そこで、ＭＯＳＦＥＴ（金属酸化膜形電界効果トランジスタ）やＩＧＢＴ（絶縁ゲート形バイポーラトランジスタ）においては、従来のプレーナ構造に代わってトレンチを形成することによって、実動作領域が占有する面積の縮小を図っていた。
【０００４】
以下に、従来の半導体素子の一例として、トレンチ型ＮｃｈＭＯＳＦＥＴの構造について説明する。図１２（ａ）、（ｂ）は、従来のトレンチ型ＮｃｈＭＯＳＦＥＴ（以後、トレンチＮＭＯＳと呼ぶ）の平面模式図及び断面模式図を示しており、（ｂ）の断面模式図は、（ａ）の平面模式図のＨ−Ｈ’矢視断面に対応する。
【０００５】
図１２（ａ）、（ｂ）において、トレンチＮＭＯＳは、ｎ＋型基板２１の表面にｎ−型半導体層２２を形成し、ｎ−型半導体層２２の表面にｐ−型半導体層１０を形成し、さらにｐ−型半導体層１０を貫通して選択的にトレンチを形成しており、トレンチの内部に酸化膜（ゲート酸化膜）３０、ゲート電極３１及び絶縁膜４０が形成してある。隣接し合うトレンチの酸化膜３０の間にあるｐ−型半導体層１０の表面には、ｎ＋型半導体層２及びｐ＋型半導体層３を選択的に形成している。
【０００６】
半導体基板の一方の主面側にはソース電極１がｎ＋型半導体層２及びｐ＋型半導体層３の表面に形成してあり、他方の主面側にはドレイン電極２０がｎ＋型基板２１の裏面に形成してある。ｐ＋型半導体層２は一般にボディコンタクト電極と呼ばれ、トレンチＮＭＯＳにおいてはソース電極１と同電位になるように接続している。
【０００７】
半導体基板の一方の主面側にはソース電極１の外周を囲んで絶縁膜４０を配置しており、絶縁膜４０を介してソース電極１と電気的に絶縁される下方領域にはゲート電極３１および酸化膜３０を積層している。ゲート電極３１はｎ−型半導体層２２及びｐ−半導体層１０の表面に形成しており、酸化膜３０の上に形成するゲート電極３１は絶縁膜４０によってソース電極１と絶縁してある。
【０００８】
このトレンチＮＭＯＳの動作原理は次の通りである。ドレイン電極２０に正電位の電圧を印加し、ソース電極１を接地する。この条件下で、ゲート電極３１に閾値以上の正電位の電圧を印加すると、各トレンチのゲート電極３１と酸化膜３０を介して隣接するｐ−型半導体層１０にチャネルが形成され、ドレイン電極２０からソース電極１に向かって電流が流れ、トレンチＮＭＯＳが動作状態となる。
【０００９】
このように、トレンチＮＭＯＳは、チャネルが半導体基板の鉛直方向に形成されることから、チャネルが半導体基板の平面方向に形成されるプレーナ構造に比べて、実動作領域を縮小することが可能であることが特徴である。
【００１０】
一方で、トレンチＮＭＯＳの場合、実動作領域の周辺部（半導体基板の外周側）に位置するトレンチ部に高電界が印加されやすい構造となる。
すなわち、ドレイン電極２０とソース電極１に対して降伏電圧を超えるサージ電圧が印加された場合には、実動作領域の周辺に位置するトレンチにおいて底部に位置する酸化膜３０に高電界が印加され、電圧値によっては絶縁破壊が起こる。また、高電界の強度によってはゲート電極３１が誤作動を起こして動作状態となって、局所的にサージ電流が流れ込んで半導体素子が破壊される。
【００１１】
そこで、絶縁破壊を防ぐために、図１２（ｂ）に示すように、実動作領域の周辺部にｐ−型半導体層１０よりも不純物濃度の濃いｐ＋型半導体層６０を形成することで、サージ電圧の印加時にトレンチに作用する高電界を緩和して絶縁破壊を抑制し、且つｐ＋型半導体層６０を通してサージ電流を逃すことが出来る。このｐ＋型半導体層６０はマスク工程を１つ追加することで形成する。また、実動作領域の周辺部に位置するゲート電極３１のうち何本かをソース電極１と同電位にすることで誤動作を防止することが可能である。
【特許文献１】特開平９−２７５２１２号公報
【特許文献２】特開２００５−１７５３０１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
ところで、従来の半導体装置においては、トレンチを微細化した構造とすると、トレンチの底部に高電界が生じる特性が高まることになり、トレンチの微細化によってゲート電極と半導体層とを隔てるゲート酸化膜の膜厚が薄膜化されるために、高電界による誤動作の率も高くなる。その結果、トレンチＮＭＯＳの動作状態において、ドレイン電極とソース電極の間にサージ電圧が印加された場合には、半導体素子の破壊を起こし易くなり、安定動作が期待できなくなる。
【００１３】
上述したように、図１２（ｂ）に示す構成では、実動作領域の周辺部にｐ−型半導体層１０よりも不純物濃度の濃いｐ＋型半導体層６０を形成することで、サージ電圧の印加時にトレンチに作用する高電界を緩和して絶縁破壊を抑制する。
【００１４】
しかし、この構成はトレンチＮＭＯＳを作る工程において、ｐ＋型半導体層６０を形成するためにマスク工程を余分に追加する必要があり、コストアップとなって安価に半導体素子を生産することが出来ない。
【００１５】
本発明は、半導体素子において実動作領域の周辺部に形成したトレンチに印加される高電界を緩和することで、サージ電圧に対する耐量性を確保するとともに、高電界によるゲート電極の誤動作を抑制して半導体素子の安定性を確保し、且つマスク工程を余分に追加することなく安価に生産することができる半導体素子を提供することを目的とする。
【課題を解決するための手段】
【００１６】
上記課題を解決するために、本発明の半導体装置は、半導体基板が基層上に複数の半導体領域を層状に重ねて形成してなり、前記基層上の第１の半導体領域が前記基層と同導電型の半導体層からなり、第１の半導体領域とｐｎ接合する第２の半導体領域が第１の半導体領域と異なる導電型の半導体層からなり、第２の半導体領域の上層をなす第３の半導体領域が第２の半導体領域と同導電型で不純物濃度が高い半導体層からなり、前記半導体基板の一方の主面に第３の半導体領域と接合する第１の電極層を有するとともに、他方の主面に前記基層に接合する第２の電極層を有し、前記半導体基板の一方の主面から第１の半導体領域に達する複数のトレンチに電気的に周囲から絶縁した第３の電極層を有し、前記半導体基板の主動作領域内にある前記トレンチの第３の電極層がゲート電極をなし、前記ゲート電極の相互間において第２の半導体領域の上層をなして第３の半導体領域に隣接する第４の半導体領域が第１の半導体領域と同導電型の半導体層からなり、第４の半導体領域が第２および第３の半導体領域にｐｎ接合し、かつ第１の電極層と接合し、前記半導体基板において副動作領域内にある前記トレンチの第３の電極層が前記ゲート電極と非導通のフローティング電極をなすことを特徴とする。
【００１７】
また、前記第３の電極層は、不純物が添加されたシリコンを主体とする材料からなることを特徴とする。
また、前記副動作領域は、前記半導体基板において前記主動作領域より外側の周辺部に形成されていることを特徴とする。
【００１８】
また、前記副動作領域は、前記半導体基板において前記主動作領域の域内に少なくとも１つが形成されていることを特徴とする。
また、前記主動作領域と前記副動作領域との間において第２の半導体領域が第１の電極層と接合することを特徴とする。
【００１９】
また、前記主動作領域と前記副動作領域との間において第３の半導体領域が第１の電極層と接合することを特徴とする。
また、前記主動作領域と前記副動作領域との間において相対向するゲート電極とフローティング電極との相互間に第２の半導体領域もしくは第３の半導体領域のみを形成したことを特徴とする。
【００２０】
また、前記主動作領域のトレンチおよび前記副動作領域のトレンチのそれぞれを前記半導体基板の主面に沿って、かつ平行なストライプ状に形成したことを特徴とする。
また、前記主動作領域のトレンチと前記副動作領域のトレンチとを直交する方向に配置したことを特徴とする。
【００２１】
また、前記主動作領域のトレンチおよび前記副動作領域のトレンチの何れか一方を前記半導体基板の主面に沿って、かつ平行なストライプ状に形成し、他方を前記半導体基板の主面に沿って、かつメッシュ状に形成したことを特徴とする。
【００２２】
また、前記主動作領域のトレンチおよび前記副動作領域のトレンチのそれぞれを前記半導体基板の主面に沿って、かつメッシュ状に形成したことを特徴とする。
また、前記主動作領域のトレンチおよび前記副動作領域のトレンチのメッシュ構造は、非円形構造、円形構造、多角形構造の何れか１つもしくは何れか複数の構造からなり、前記半導体基板の主面においてハニカム状あるいは格子状をなすことを特徴とする。
【００２３】
また、前記主動作領域のトレンチおよび前記副動作領域のトレンチが同一幅をなすことを特徴とする。
また、前記主動作領域のトレンチおよび前記副動作領域のトレンチはそれぞれが同一間隔で相対向することを特徴とする。
【００２４】
また、前記主動作領域と前記副動作領域との間は、前記主動作領域および前記副動作領域のトレンチの間隔よりも広く設けていることを特徴とする。
また、前記副動作領域のトレンチは、終端部が半円、円形、楕円形、四角形、多角形あるいは非円形の何れかの形状をなすことを特徴とする。
【００２５】
また、前記副動作領域のトレンチの前記終端部は、トレンチの途中幅よりも大きい形状をなすことを特徴とする。
また、前記副動作領域の隣接し合うトレンチの前記終端部は、トレンチの軸心方向において異なる位置にあることを特徴とする。
【００２６】
本発明の半導体装置の製造方法は、基層上に複数の半導体領域を層状に重ねてなる半導体基板を形成するものであって、前記基層上に前記基層と同導電型の半導体層からなる第１の半導体領域を形成する工程と、前記第１の半導体領域の上に酸化膜を形成する工程と、前記酸化膜の下方に隣接する前記第１の半導体領域の上側域に第１の半導体領域と異なる導電型の半導体層からなり、第１の半導体領域とｐｎ接合する第２の半導体領域を形成する工程と、前記酸化膜及び第２の半導体領域を貫通し、前記第１の半導体領域に達するトレンチを形成する工程と、前記トレンチの前記酸化膜が形成されていない内壁面上に酸化膜を形成する工程と、前記トレンチに電極層を形成することで、前記半導体基板の主動作領域にある前記トレンチにゲート電極を形成し、前記半導体基板の副動作領域にある前記トレンチにフローティング電極を形成する工程と、前記ゲート電極および前記フローティング電極の上に絶縁膜を形成する工程と、前記主動作領域および副動作領域にある前記トレンチの相互間における第２の半導体領域の上側域に第２の半導体領域と同導電型の半導体層からなる第３の半導体領域を形成する工程と、前記主動作領域にある前記トレンチの相互間における第２の半導体領域の上側域に前記トレンチに隣接して第１の半導体領域と同導電型の半導体層からなる第４の半導体領域を形成する工程とを含むことを特徴とする。
【００２７】
また、同一工程において前記主動作領域および前記副動作領域に前記トレンチを形成することを特徴とする。
また、同一工程において前記主動作領域のゲート電極と前記副動作領域のフローティング電極を形成することを特徴とする。
【００２８】
また、同一工程において前記主動作領域と前記副動作領域に第３の半導体領域を形成することを特徴とする。
【発明の効果】
【００２９】
以上のように本発明によれば、外周側に位置するトレンチ部に高電界が印加されやすい構造の半導体基板において、主動作領域の外側の外周部に位置する副動作領域のトレンチにフローティング電極を形成し、このフローティング電極を主動作領域のトレンチに形成するゲート電極等の半導体素子の他の電極と電気的に絶縁した状態に形成することによって、降伏電圧を超えるサージ電圧が印加された場合に、高電界で印加される副動作領域の隣接し合うトレンチにおいて双方のフローティング電極間の半導体領域を電流経路となし、アバランシェ降伏やサージ流入時に生じる電流が主動作領域に入ることを抑制し、主動作領域の絶縁破壊を防止し、半導体素子を保護する機能を発揮することができる。
【００３０】
これらの構造は、従来の半導体装置の製造工程において、新たなマスクやプロセス工程の追加を必要とせずに実現することができ、追加コストが発生しない。また、主動作領域の外側に位置するゲート電極が半導体基板の外周部で生じる電界の影響を受けなくなるため、安定動作が実現できる。
【発明を実施するための最良の形態】
【００３１】
以下、本発明の実施の形態を図面に基づいて説明する。図１において、本発明の半導体装置に用いる半導体素子は、半導体基板５０が基層をなすｎ＋型基板２１の上にエピタキシャル成長によって複数の半導体領域を層状に重ねて形成したものである。
【００３２】
基層のｎ＋型基板２１の上に形成した第１の半導体領域は基層のｎ＋型基板２１と同導電型で低濃度のｎ−型半導体層２２からなり、第１の半導体領域のｎ−型半導体層２２の上に形成した第２の半導体領域は第１の半導体領域と異なる導電型のｐ−型半導体層１０からなり、第１の半導体領域とｐｎ接合する。第２の半導体領域の上に形成した第３の半導体領域は第２の半導体領域のｐ−型半導体層１０と同導電型で不純物濃度が高濃度のｐ＋型半導体層３からなる。
【００３３】
半導体基板５０の一方の主面に形成した第１の電極層からなるソース電極１は、第３の半導体領域のｐ＋型半導体層３と接合し、他方の主面に形成した第２の電極層からなるドレイン電極２０は基層のｎ＋型基板２１に接合する。
【００３４】
半導体基板５０は中央部の主動作領域５１および外側の周辺部の副動作領域５２において一方の主面をなす第３の半導体領域のｐ＋型半導体層３の表面から第１の半導体領域のｎ−型半導体層２２に達する複数の溝状のトレンチ３３、３４を有しており、トレンチ３３、３４は半導体基板５０の主面に沿って、かつ平行なストライプ状に形成している。トレンチ３３、３４の他の形態については後に述べる。
【００３５】
本実施の形態では、副動作領域５２を主動作領域５１の外側に形成しているが、図２に示すように、副動作領域５２は主動作領域５１の域内に形成することも可能であり、副動作領域５２は分散して１箇所もしくは複数個所に形成することも可能である。
【００３６】
トレンチ３３、３４には酸化膜３０および絶縁膜４０で電気的に周囲から絶縁した第３の電極層を形成しており、第３の電極層は不純物が添加されたシリコンを主体とする材料からなり、酸化膜３０はトレンチ３３、３４の内壁面上に形成し、絶縁膜４０は第３の電極層の上に形成している。
【００３７】
半導体基板５０の主動作領域５１にあるトレンチ３３の第３の電極層はゲート電極３１をなし、副動作領域５２にあるトレンチ３４の第３の電極層がゲート電極３１と非導通のフローティング電極３２をなす。ゲート電極３１は半導体基板５０の外周にも環状に形成してあり、この環状のゲート電極３１は半導体基板５０の一方の主面に酸化膜３０を介して形成しており、ゲート電極３１を覆って形成した絶縁膜４０でソース電極１と絶縁されている。主動作領域５１にあるストライプ状のトレンチ３３の直線状のゲート電極３１は両端で環状のゲート電極３１に接合しており、フローティング電極３２はその両端が環状のゲート電極３１からは離間してゲート電極３１と非導通の状態をなす。
【００３８】
主動作領域５１において直線状のゲート電極３１の相互間に形成した第４の半導体領域は第１の半導体領域と同導電型のｎ＋型半導体層２からなり、第４の半導体領域のｎ＋型半導体層２は第２の半導体領域のｐ−型半導体層１０の上層をなして第３の半導体領域のｐ＋型半導体層３に隣接し、第２および第３の半導体領域にｐｎ接合している。ソース電極１は第３の半導体領域のｐ＋型半導体層３および第４の半導体領域のｎ＋型半導体層２と接合している。
【００３９】
本実施の形態では、主動作領域５１の外縁にあるゲート電極３１と副動作領域５２の外縁にあるフローティング電極３２との間には、第２の半導体領域のｐ−型半導体層１０および第３の半導体領域のｐ＋型半導体層３が存在し、第３の半導体領域のｐ＋型半導体層３がソース電極１と接合している。本実施の形態では、ゲート電極３１とフローティング電極３２との間にｐ−型半導体層１０およびｐ＋型半導体層３を形成しているが、何れか一方の半導体層を形成することも可能である。また、他の構成として図３に示すように、主動作領域５１の外縁にあるゲート電極３１と副動作領域５２の外縁にあるフローティング電極３２との間において第２の半導体領域のｐ−型半導体層１０が第３の半導体領域のｐ＋型半導体層３とともにソース電極１と接合することも可能である。
【００４０】
上述のトレンチＮＭＯＳにおける動作原理は次の通りである。ドレイン電極２０に正電位の電圧を印加し、ソース電極１を接地し、ゲート電極３１に閾値以上の正電位の電圧を印加する。
【００４１】
主動作領域５１の各トレンチではゲート電極３１と酸化膜３０を介して隣接するｐ−型半導体層１０にチャネルが形成され、主動作領域５１においてドレイン電極２０からソース電極１に向かって電流が流れ、トレンチＮＭＯＳが動作状態となる。副動作領域５２のフローティング電極３２はドレイン電極２０と非導通で電圧が印加されないので、不活性の状態を維持する。
【００４２】
一方、ドレイン電極２０とソース電極１に対して降伏電圧を超えるサージ電圧が印加された場合には、主動作領域５１の周辺に位置する副動作領域５２のトレンチ３４において底部に位置する酸化膜３０に高電界が印加される。
【００４３】
この場合には半導体素子を保護する機能が発揮される。つまり、高電界で印加される副動作領域の隣接し合うトレンチ３４において双方のフローティング電極３２の間の第２の半導体領域のｐ−型半導体層１０、第３の半導体領域のｐ＋型半導体層３を電流経路となしてサージ電流を逃すことで、アバランシェ降伏やサージ流入時に生じる電流が主動作領域５１に入ることを抑制し、主動作領域５１のトレンチ３３に作用する高電界を緩和して絶縁破壊を抑制できる。フローティング電極３２をゲート電極３１と電気的に絶縁した状態に形成することによって、高電圧下においてもフローティング電極３２が誤作動を起こすことはなく、フローティング電極３２を通してサージ電流が流れ込んで半導体素子が破壊されることもない。主動作領域５１の外縁に位置するゲート電極３１が半導体基板５０の外周部で生じる電界の影響を受けなくなるため、安定動作が実現できる。
【００４４】
本実施の形態では、トレンチ３３、３４を半導体基板５０の主面に沿って、かつ平行なストライプ状に形成しているが、図４に示すように、主動作領域５１のトレンチ３３と副動作領域５２のトレンチ３４とを直交する方向に配置することも可能である。あるいは、図５に示すように、主動作領域５１のトレンチ３３および副動作領域５２のトレンチ３４のそれぞれを半導体基板５０の主面に沿って、かつメッシュ状に形成することも可能である。さらには、図６に示すように、主動作領域５１のトレンチ３３および副動作領域５２のトレンチ３４の何れか一方を半導体基板５０の主面に沿って、かつ平行なストライプ状に形成し、他方を半導体基板５０の主面に沿って、かつメッシュ状に形成することも可能である。
【００４５】
上述した主動作領域５１のトレンチ３３および副動作領域５２のトレンチ３４のメッシュ構造は、非円形構造、円形構造、多角形構造の何れか１つもしくは何れか複数の構造からなり、半導体基板５０の主面においてハニカム状あるいは格子状に形成することが可能である。
【００４６】
上述した本実施の形態では、主動作領域５１のトレンチ３３および副動作領域５２のトレンチ３４は同一幅をなし、主動作領域５１のトレンチ３３および副動作領域５２のトレンチ３４はそれぞれが同一間隔で相対向しており、主動作領域５１と副動作領域５２との間は、主動作領域５１および副動作領域５２のトレンチ３３、３４の間隔よりも広く設けている。
【００４７】
他の構成としては、図７に示すように、副動作領域５２のトレンチ３４において、終端部を四角形に形成し、トレンチ３４の終端部をトレンチ３４の途中幅よりも大きい形状に形成することも可能であり、あるいは半円、円形、楕円形、多角形、非円形の何れかの形状に形成することも可能である。また、本実施の形態では、副動作領域５２の隣接し合うトレンチ３４の終端部は、トレンチ３４の軸心方向において同位置に揃えて形成しているが、図８に示すように、副動作領域５２の隣接し合うトレンチ３４の終端部は、トレンチ３４の軸心方向において異なる位置に配置することも可能である。
【００４８】
以下に本発明の半導体装置の製造方法を説明する。図９（ａ）に示すように、基層をなすｎ＋型基板２１を用意する。
図９（ｂ）に示すように、第１の半導体領域として基層のｎ＋型基板２１と同導電型で低濃度のｎ−型半導体層２２を基層のｎ＋型基板２１の上にエピタキシャル成長させる。（ｎ−型半導体層形成工程）
図９（ｃ）に示すように、ｎ−型半導体層２２の上に酸化膜３０を形成する。（酸化膜形成工程）
図９（ｄ）に示すように、酸化膜３０を半導体基板５０の周囲に対応する部位を除いて薄くエッチングし、ｎ−型半導体層２２にＰ型ドーパントを拡散させて、酸化膜３０の下方に隣接する第１の半導体領域をなすｎ−型半導体層２２の上側域に第１の半導体領域と異なる導電型のｐ−型半導体層１０を形成する。（ｐ−型半導体層形成工程）
図９（ｅ）に示すように、半導体基板５０の主動作領域５１および副動作領域５２に同一工程において、酸化膜３０および第２の半導体領域のｐ−型半導体層１０を貫通し、第１の半導体領域のｎ−型半導体層２２に達する複数のトレンチ３３、３４を形成する。
図１０（ａ）に示すように、トレンチ３３、３４の酸化膜３０が形成されていない内壁面上に酸化膜３０を形成する。（第２酸化膜形成工程）
図１０（ｂ）に示すように、トレンチ３３、３４の酸化膜３０の上に不純物が添加されたシリコンを主体とする材料からなる電極層を形成し、同一工程において半導体基板３０の主動作領域５１にあるトレンチ３３にゲート電極３１を形成し、半導体基板３０の副動作領域５２にあるトレンチ３４にフローティング電極３２を形成する。（ゲート電極形成工程）
図１０（ｃ）に示すように、半導体基板５０の一方の主面側に絶縁膜４０の層を形成し、図１０（ｄ）に示すように、選択的エッチングを行い、半導体基板５０の外周部、ゲート電極３１およびフローティング電極３２の上に絶縁膜４０を形成する。（絶縁膜形成工程）
図１１（ａ）に示すように、主動作領域５１および副動作領域５２にあるトレンチ３３、３４の相互間におけるｐ−型半導体層１０の上側域に同導電型で不純物濃度が高濃度のｐ＋型半導体層６０からなる第３の半導体領域を形成する。第３の半導体領域は同一工程において主動作領域５１と副動作領域５２に形成する。また、主動作領域５１にあるトレンチ３３の相互間におけるｐ−型半導体層１０の上側域にトレンチ３３に隣接して第１の半導体領域のｎ−型半導体層２２と同導電型で高濃度のｎ＋型半導体層２からなる第４の半導体領域を形成する。（ｎ＋型半導体層形成工程）
図１１（ｂ）に示すように、第３の半導体領域のｐ＋型半導体層６０および第４の半導体領域のｎ＋型半導体層２の上の酸化膜３０を除去し、図１１（ｃ）に示すように、半導体基板の一方の主面にソース電極１を形成する。又、ｎ+基板２１の裏面側にドレイン電極２０を形成する。（ソース電極工程・ドレイン電極工程）
【００４９】
上述したように、本発明の半導体装置は、従来の半導体装置の製造工程において、新たなマスクやプロセス工程の追加を必要とせずに実現することができ、追加コストが発生しない。
【産業上の利用可能性】
【００５０】
本発明は、降伏電圧を超えるサージ電圧が印加された場合に、高電界で印加される副動作領域において、隣接し合うトレンチのフローティング電極間の半導体領域を電流経路となすことで、主動作領域の絶縁破壊を防止し、半導体素子を保護する機能を発揮し、主動作領域のゲート電極が半導体基板の外周部で生じる電界の影響を受けなくなることで安定動作が実現できるので、パワーＭＯＳＦＥＴやＩＧＢＴなどの半導体素子に有効である。
【図面の簡単な説明】
【００５１】
【図１】本発明の実施の形態における半導体素子を示し、（ａ）は平面模式図、（ｂ）は（ａ）に示された領域Ａ１の拡大平面模式図、（ｃ）は領域Ａ１のＡ−Ａ’に対応する断面模式図
【図２】本発明の他の実施の形態における半導体素子を示し、（ａ）は平面模式図、（ｂ）は（ａ）に示されたＢ−Ｂ’に対応する拡大断面模式図
【図３】本発明の第３の実施の形態における半導体素子を示し、（ａ）は平面模式図、（ｂ）は（ａ）に示された領域Ｃ１に対応する拡大平面模式図、（ｃ）は領域Ｃ１のＣ−Ｃ’に対応する断面模式図
【図４】本発明の第４の実施の形態における半導体素子を示す平面模式図である。
【図５】本発明の第５の実施の形態における半導体素子を示す平面模式図である。
【図６】本発明の第６の実施の形態における半導体素子を示す平面模式図である。
【図７】本発明の第７の実施の形態における半導体素子を示し、（ａ）は平面模式図、（ｂ）は（ａ）に示された領域Ｄ１に対応する拡大平面模式図、（ｃ）は領域Ｄ１のＤ−Ｄ’に対応する断面模式図
【図８】本発明の第８の実施の形態を示し、（ａ）は平面模式図、（ｂ）は（ａ）に示された領域Ｅ１に対応する平面模式図
【図９】（ａ）から（ｅ）は、本発明の半導体装置の製造方法を示す工程図
【図１０】（ａ）から（ｄ）は、本発明の半導体装置の製造方法を示す工程図
【図１１】（ａ）から（ｃ）は、本発明の半導体装置の製造方法を示す工程図
【図１２】従来の半導体素子を示し、（ａ）は平面模式図、（ｂ）は（ａ）のＨ−Ｈ’に対応する断面模式図
【符号の説明】
【００５２】
１  ソース電極
２  ｎ＋型半導体層
３  ｐ＋型半導体層
１０  ｐ−型半導体層
２０  ドレイン電極
２１  ｎ＋型基板
２２  ｎ−型半導体層
３０  酸化膜
３１  ゲート電極
３２  フローティング電極
３３、３４  トレンチ
４０  絶縁膜
５０  半導体基板
５１  主動作領域
５２  副動作領域
６０  ｐ＋型半導体層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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