(57)【要約】【課題】  従来は、位相差制御がパスの高速移動に追従できず、逆拡散の際にジッタが大きくなって、復調信号の品質が劣化してしまうという問題点があり、位相差制御の周期を可変として、ジッタの発生を抑制し、復調信号の品質の劣化を防ぐことができるＤＬＬ回路を提供する。【解決手段】  チャネル推定回路１１が、受信ベースバンド信号を逆拡散した相関値からフェージングによる歪を推定し、フェージング周波数推定回路１２が、チャネル推定回路１１の出力に基づいてフェージング周波数を推定してフェージング周波数推定値を出力し、ＤＬＬ制御部１３が、フェージング周波数推定値に応じて、拡散符号発生回路７のクロックタイミングを調整する位相差制御の周期を調整し、調整された周期でクロックタイミングの位相差制御を行うＤＬＬ回路としている。【選択図】        図１
2008294900.tif 000002
【特許請求の範囲】
【請求項１】
複素受信ベースバンド信号と位相の遅れた拡散符号との相関値を算出する第１の相関器と、
複素受信ベースバンド信号と位相の進んだ拡散符号との相関値を算出する第２の相関器と、
複素受信ベースバンド信号を拡散符号で逆拡散して相関値を出力する第３の相関器と、
前記第３の相関器出力のフェージング歪を推定するチャネル推定回路と、
前記チャネル推定回路出力からフェージング周波数を推定して、フェージング周波数推定値を出力するフェージング周波数推定回路と、
前記第１の相関器出力の電力値を出力する第１の電力化回路と、
前記第２の相関器出力の電力値を出力する第２の電力化回路と、
前記第１の電力化回路出力と前記第２の電力化回路出力とを減算して出力する加算器と、
前記加算器出力を平均化して位相差として出力する平均化回路と、
クロックに従って、前記第２の相関器に、前記第３の相関器に入力される拡散符号より位相の進んだ拡散符号を出力する拡散符号発生回路と、
前記拡散符号発生回路から出力された位相の進んだ拡散符号を、拡散符号の１ビット周期の半分に相当する時間遅延して、逆拡散用の拡散符号として出力する第１の遅延器と、
前記第１の遅延器出力を、前記拡散符号の１ビット周期の半分に相当する時間遅延して、前記逆拡散用の拡散符号より位相の遅れた拡散符号を出力する第２の遅延器と、
前記平均化回路から入力される位相差の絶対値と、予め設定されているしきい値とを比較して、前記位相差の絶対値が前記しきい値より大きい場合には、前記位相差がなくなるよう前記拡散符号発生回路のクロックタイミングを調整する位相差制御を行うと共に、前記フェージング周波数推定回路から入力されるフェージング周波数推定値に応じて、前記位相差制御を行う周期を調整するＤＬＬ制御部とを備えたことを特徴とするＤＬＬ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ｗ−ＣＤＭＡ（Wideband-Code Division Multiple Access）方式の受信機の復調回路に用いられるＤＬＬ（Delay Locked Loop）回路に係り、特にジッタの発生を抑制し、復調品質を向上させることができるＤＬＬ回路に関する。
【背景技術】
【０００２】
［先行技術の説明：図３］
従来のＤＬＬ回路について図３を用いて説明する。図３は、従来のＤＬＬ回路の構成ブロック図である。
図３に示すように、従来のＤＬＬ回路は、第１の相関器２１と、第２の相関器２２と、第１の電力化回路２３と、第２の電力化回路２４と、加算器２５と、平均化回路２６と、ＤＬＬ制御部３０と、拡散符号発生回路２７と、第１の遅延器２８と、第２の遅延器２９とから構成されている。
【０００３】
各構成部分について具体的に説明する。
第１の相関器２１は、入力信号（複素受信ベースバンド信号）と、第２の遅延器２９から出力される信号（以下「Ｌａｔｅ信号」とする）との相関値を算出して、第１の電力化回路２３に出力する。
第２の相関器２２は、入力信号と、拡散符号発生回路２７から出力される信号（以下「Ｅａｒｌｙ信号」とする）との相関値を算出して、第２の電力化回路２４に出力する。
【０００４】
第１の電力化回路２３は、第１の相関器２１から入力される相関値を電力に変換して出力する。具体的には、相関値の絶対値又は自乗値を電力の大きさとして出力するものである。
同様に、第２の電力化回路２４は、第２の相関器２２から入力される相関値を電力に変換して出力する。
【０００５】
加算器２５は、第２の電力化回路の出力から第１の電力化回路の出力を減算し、出力する。加算器２５の出力は、複素ベースバンド信号の拡散符号の位相と、受信機の拡散符号の位相差に由来する値である。
【０００６】
平均化回路２６は、加算器２５から入力される信号を平均化して、位相誤差として出力する。加算器２５から入力される信号には、雑音の影響による誤差が含まれているが、平均化回路２６で平均化して誤差の影響を小さくすることにより、ＤＬＬ制御部３０から出力される位相差制御信号の急激な変動を防ぐものである。
【０００７】
ＤＬＬ制御部３０は、平均化回路２６が出力する位相差の絶対値と内部に記憶しているしきい値とを比較して、位相差制御が必要であるか否かを判断し、必要な場合には位相差を制御する位相差制御信号を出力する。
また、ＤＬＬ制御部３０は、前回の位相差制御結果が平均化回路２６の出力に反映されてから次の位相差制御を行うよう、位相差制御を行う周期を制御している。
【０００８】
拡散符号発生回路２７は、ＤＬＬ制御部３０から出力される位相差制御信号に基づいて、当該位相差がなくなるよう、拡散符号を発生させるクロックタイミングを調整して、調整されたタイミングに基づいて拡散符号を出力する。出力された拡散符号は、Ｅａｒｌｙ信号として第２の相関器に入力されると共に、第１の遅延器８に入力される。
【０００９】
第１の遅延器２８は、拡散符号発生回路２７からの拡散符号の入力を受けて、拡散符号１ビットの周期分の時間Ｔｃの半分、つまりＴｃ／２だけ遅延してから当該拡散符号を出力する。出力されたＴｃ／２だけ遅延された拡散符号は、復調信号を得るための判定回路（図示せず）と第２の遅延器２９に入力される。
【００１０】
尚、図示は省略するが、判定回路に入力された拡散符号は、入力信号（複素受信ベースバンド信号）と相関演算が為され、更にＢＰＦ（Band Pass Filter）で帯域制限され、復調器で復調されて検波出力が得られるものである。
【００１１】
第２の遅延器は、第１の遅延器２８から入力された拡散符号を更にＴｃ／２だけ遅延してから出力する。出力された信号はＬａｔｅ信号として第１の相関器に入力される。
つまり、Ｅａｒｌｙ信号は、情報信号判定用の拡散符号の位相よりもＴｃ／２だけ位相が進んでいる拡散符号であり、Ｌａｔｅ信号は、情報信号判定用の拡散符号の位相よりもＴｃ／２だけ位相が進んでいる拡散符号である。
【００１２】
［従来のＤＬＬ制御部の処理：図４］
次に、従来のＤＬＬ制御部３０における処理について図４を用いて説明する。図４は、従来のＤＬＬ制御部３０における処理を示すフローチャート図である。
図４に示すように、従来のＤＬＬ制御部３０は、まず、位相差制御の周期を規定するタイマカウンタを予め設定されたカウンタ値で初期化する（２００）。タイマカウンタの初期値は、位相差制御結果が平均化回路２６の出力に反映されると考えられる時間（例えば４０ｍｓ）に応じた値である。
【００１３】
そして、ＤＬＬ制御部３０は、タイマ割り込みにより、タイマカウンタを、例えば６６６．７μｓ毎にデクリメントしていく（２１０）。
そして、ＤＬＬ制御部３０は、タイマカウンタが０以下になったか否かを判断し（２０２）、０以下になっていない場合には、処理２０２を繰り返す。
【００１４】
処理２０２でタイマカウンタが０以下になった場合には、前回のクロックタイミングの調整が出力に反映されて、次の制御が可能なタイミングとなった場合であるから、ＤＬＬ制御部３０は、平均化回路２６から入力された位相誤差の絶対値と、内部に記憶されているしきい値とを比較し（２０４）、位相誤差の絶対値がしきい値以下であれば位相差制御の必要はないとして、処理２０２に移行して、処理２０４で位相誤差としきい値との比較を行う。位相誤差の絶対値がしきい値を超えるまで、処理２０２と２０４が繰り返される。
【００１５】
処理２０４で位相誤差の絶対値がしきい値を超えた場合、ＤＬＬ制御部３０は、拡散符号発生回路２７に位相差制御信号を出力し、位相差を無くすよう拡散符号発生回路２７のクロックタイミングを調整し（２０６）、処理２００に移行してタイマカウンタを初期化する。
このようにして従来のＤＬＬ回路の制御が行われるようになっていた。
【００１６】
［先行技術文献］
尚、ＤＬＬ回路に関する先行技術としては、特開平１０−７９６８５号公報（特許文献１）、特開２０００−２６９８６１号公報（特許文献２）がある。
特許文献１には、電力化回路で一旦スカラ量とした相関値に係る信号に、判定回路入力信号を複素乗算して、受信ベースバンド信号と同様の位相を有するベクトルとし、平均化することにより、Ｉ軸に対しての位相が時間的に変化する雑音を効率よく低減するＤＬＬ回路が記載されている。
【００１７】
また、特許文献２には、先行波とＥａｒｌｙ信号との相関値と、遅延波とＬａｔｅ信号との相関値との位相差を算出し、平均化て、先行波と遅延波の両方に対して拡散符号を発生させるクロックタイミングを、当該位相差がなくなるよう調整するＤＬＬ回路が記載されている。
【００１８】
【特許文献１】特開平１０−７９６８５号公報
【特許文献２】特開２０００−２６９８６１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１９】
しかしながら、従来のＤＬＬ回路では、位相差制御によりクロックタイミングの調整を行った後、次の位相差制御を行うまでの間隔、つまりＤＬＬ制御部におけるタイマカウンタの初期値が固定されているため、位相差制御がパスの高速移動に追従できず、拡散符号発生回路２７で発生する拡散符号のクロックタイミングが受信ベースバンド信号のチップタイミングに対して誤差を生じ、逆拡散の際にジッタが大きくなって、復調信号の品質が劣化してしまうという問題点があった。
【００２０】
本発明は上記実状に鑑みて為されたもので、拡散符号を発生するクロックタイミングの調整の周期を可変として、ジッタの発生を抑制し、復調信号の品質の劣化を防ぐことができるＤＬＬ回路を提供することを目的とする。
【課題を解決するための手段】
【００２１】
上記従来例の問題点を解決するための本発明は、ＤＬＬ回路において、複素受信ベースバンド信号と位相の遅れた拡散符号との相関値を算出する第１の相関器と、複素受信ベースバンド信号と位相の進んだ拡散符号との相関値を算出する第２の相関器と、複素受信ベースバンド信号を拡散符号で逆拡散して相関値を出力する第３の相関器と、第３の相関器出力のフェージング歪を推定するチャネル推定回路と、チャネル推定回路出力からフェージング周波数を推定して、フェージング周波数推定値を出力するフェージング周波数推定回路と、第１の相関器出力の電力値を出力する第１の電力化回路と、第２の相関器出力の電力値を出力する第２の電力化回路と、第１の電力化回路出力と第２の電力化回路出力とを減算して出力する加算器と、加算器出力を平均化して位相差として出力する平均化回路と、クロックに従って、第２の相関器に、拡散符号発生回路から出力された位相の進んだ拡散符号を、拡散符号の１ビット周期の半分に相当する時間遅延して、逆拡散用の拡散符号として出力する第１の遅延器と、第１の遅延器出力を、拡散符号の１ビット周期の半分に相当する時間遅延して、逆拡散用の拡散符号より位相の遅れた拡散符号を出力する第２の遅延器と、平均化回路から入力される位相差の絶対値と、予め設定されているしきい値とを比較して、位相差の絶対値がしきい値より大きい場合には、当該位相差がなくなるよう拡散符号発生回路のクロックタイミングを調整する位相差制御を行うと共に、フェージング周波数推定回路から入力されるフェージング周波数推定値に応じて、位相差制御を行う周期を調整するＤＬＬ制御部とを備えたことを特徴としている。
【発明の効果】
【００２２】
本発明によれば、複素受信ベースバンド信号と位相の遅れた拡散符号との相関値を算出する第１の相関器と、複素受信ベースバンド信号と位相の進んだ拡散符号との相関値を算出する第２の相関器と、複素受信ベースバンド信号を拡散符号で逆拡散して相関値を出力する第３の相関器と、第３の相関器出力のフェージング歪を推定するチャネル推定回路と、チャネル推定回路出力からフェージング周波数を推定して、フェージング周波数推定値を出力するフェージング周波数推定回路と、第１の相関器出力の電力値を出力する第１の電力化回路と、第２の相関器出力の電力値を出力する第２の電力化回路と、第１の電力化回路出力と第２の電力化回路出力とを減算して出力する加算器と、加算器出力を平均化して位相差として出力する平均化回路と、クロックに従って、第２の相関器に、拡散符号発生回路から出力された位相の進んだ拡散符号を、拡散符号の１ビット周期の半分に相当する時間遅延して、逆拡散用の拡散符号として出力する第１の遅延器と、第１の遅延器出力を、拡散符号の１ビット周期の半分に相当する時間遅延して、逆拡散用の拡散符号より位相の遅れた拡散符号を出力する第２の遅延器と、平均化回路から入力される位相差の絶対値と、予め設定されているしきい値とを比較して、位相差の絶対値がしきい値より大きい場合には、当該位相差がなくなるよう拡散符号発生回路のクロックタイミングを調整する位相差制御を行うと共に、フェージング周波数推定回路から入力されるフェージング周波数推定値に応じて、位相差制御を行う周期を調整するＤＬＬ制御部とを備えたＤＬＬ回路としているので、フェージング周波数が小さい時には位相差制御の周期を長くして、フェージング周波数が大きいときには位相差制御の周期を短くするよう調整することにより、パスの高速移動に追従した位相差制御を行うことができ、ジッタの発生を抑制して、復調品質を向上させることができる効果がある。
【発明を実施するための最良の形態】
【００２３】
［発明の概要］
本発明の実施の形態について図面を参照しながら説明する。
本発明の実施の形態に係るＤＬＬ回路は、受信ベースバンド信号を逆拡散した相関値からフェージングによる歪を推定するチャネル推定回路と、当該フェージングによる歪に基づいてフェージング周波数推定値を出力するフェージング周波数推定回路を設け、ＤＬＬ制御部が、フェージング周波数推定値に基づいて位相差制御の周期を調整し、当該調整された周期に基づいて拡散符号発生回路のクロックタイミングを制御するものであり、フェージング周波数が小さい時には位相差制御の周期を長くし、フェージング周波数が大きいときには位相差制御の周期を短くするよう調整することにより、パスの高速移動に追従した位相差制御を行うことができ、ジッタの発生を抑制して、復調品質を向上させることができるものである。
【００２４】
［実施の形態の構成：図１］
図１は、本発明の実施の形態に係るＤＬＬ回路の構成ブロック図である。
図１に示すように、本発明の実施の形態に係るＤＬＬ回路（本回路）は、第１の相関器１と、第２の相関器２と、第１の電力化回路３と、第２の電力化回路４と、加算器５と、平均化回路６と、ＤＬＬ制御部１３と、拡散符号発生回路７と、第１の遅延器８と、第２の遅延器９と、第３の相関器１０と、チャネル推定回路１１と、フェージング周波数推定回路１２とから構成されている。
【００２５】
尚、第１の相関器１と、第２の相関器２と、第１の電力化回路３と、第２の電力化回路４と、加算器５と、平均化回路６と、拡散符号発生回路７と、第１の遅延器８と、第２の遅延器９は、図３を用いて説明した従来のＤＬＬ回路の構成部分と同様であるため、説明は省略する。
また、ＤＬＬ制御部１３の処理は、従来のＤＬＬ制御部３０の処理とは一部異なっている。
【００２６】
［各部の構成］
本回路の各構成部分について説明する。
第３の相関器１０は、判定用相関器であり、第１の遅延器８から入力された、Ｔｃ／２だけ遅延された拡散符号を用いて複素受信ベースバンド信号を逆拡散して相関値を出力する。送受信間は無線伝送路であるため、相関信号には、フェージングによる歪が含まれる。
【００２７】
チャネル推定回路１１は、第３の相関器１０からの相関値に基づいて、フェージングによる歪、つまりフェージング歪によって発生する位相回転量を推定する。
チャネル推定回路１１は、例えば、送信側で既知のパイロットシンボルを情報シンボル毎に挿入し、受信側では受信したパイロットシンボルに基づいてフェージング歪を測定し、更に測定値を内挿補間して情報シンボルのフェージング歪を推定するものである。
尚、図示は省略するが、チャネル推定回路１１からの出力は分岐されて、チャネル推定回路１１で推定されたフェージング歪を補償され、判定回路に入力されて、復調信号となる。
【００２８】
フェージング周波数推定回路１２は、チャネル推定回路１１からの出力に基づいて、フェージング周波数を推定して出力する。
フェージング周波数を推定する方法としては、例えば、パイロットシンボルを用いたチャネル推定値の内積演算結果から推定する方法が提案されており、『安藤英浩・奥村幸彦・中村武広・尾上誠蔵、B-5-59.「パイロットシンボルを用いるドップラ周波数検出」、2000年電子情報通信学会総合大会』に詳細が記載されている。
【００２９】
そして、本回路の特徴として、ＤＬＬ制御部１３は、フェージング周波数推定回路１２から出力されたフェージング周波数推定値に基づいて、拡散符号を発生するクロックタイミングを調整する位相差制御の周期（間隔）を調整するものである。
【００３０】
具体的には、ＤＬＬ制御部１３は、フェージング周波数推定値が大きくない場合（例えば１０Ｈｚ未満の場合）には、無線伝送路におけるパスの移動が比較的遅いため、位相差制御の周期を長くして、例えば１６０ｍｓとする。
逆に、フェージング周波数推定値が大きい場合（例えば１６０Ｈｚ以上の場合）には、無線伝送路におけるパスの移動速度が速くなるため、位相差制御の周期を短くしてパスの移動に追従できるよう、例えば１０ｍｓとする。
フェージング周波数推定値が通常程度（例えば１０〜１６０Ｈｚ）の場合には、従来と同様の通常の位相差制御周期（例えば４０ｍｓ）とする。
【００３１】
位相差制御の周期を変えるしきい値となるフェージング周波数推定値の値や数、また、それらに応じた位相差制御の周期の値はこれに限るものではなく、実際の伝送路の状況に応じて適宜設定可能なものである。尚、具体的には、位相差制御の周期は、後述するようにフェージング周波数推定値に対応したタイマカウンタの初期値として記憶されているものである。
【００３２】
［本回路の動作］
ここで、本回路の動作について説明する。
本回路に入力された複素受信ベースバンド信号は、第１の相関器１でＬａｔｅ信号との相関値が算出され、第１の電力化回路３で電力化される。同様に、複素受信ベースバンド信号は、第２の相関器２でＥａｒｌｙ信号との相関値が算出され、第２の電力化回路で電力化される。
【００３３】
そして、加算器５において、第１の電力化回路３の出力と第２の電力化回路４の出力との差が算出され、この差が平均化回路６で平均化され、位相誤差としてＤＬＬ制御部１３に入力される。
【００３４】
一方、複素受信ベースバンド信号は、第３の相関器１０に入力されて、第１の遅延器８から出力される拡散符号で逆拡散されて相関値が算出され、チャネル推定回路１１でフェージング歪が推定され、更に、フェージング周波数推定回路１２でフェージング周波数が推定されて、フェージング周波数推定値としてＤＬＬ制御部１３に入力される。
【００３５】
ＤＬＬ制御部１３では、従来と同様に、平均化回路６から入力された位相誤差の絶対値と内部に記憶するしきい値とを比較して、位相誤差の絶対値がしきい値よりも大きい場合に、位相差制御信号を拡散符号発生回路７に出力する。
それと共に、本回路の特徴として、ＤＬＬ制御部１３は、フェージング周波数推定回路１２から入力されたフェージング周波数推定値に基づいて、位相差制御を行う周期を調整する。
【００３６】
そして、拡散符号発生回路７で、位相差制御信号に基づいてクロックタイミングが調整され、当該クロックタイミングに従って拡散符号が出力され、Ｅａｒｌｙ信号として第２の相関器に出力されると共に第１の遅延器８に入力される。第１の遅延器でＴｃ／２だけ遅延された拡散符号は判定用として第３の相関器１０に出力されると共に第２の遅延器９に入力される。第２の遅延器９で更にＴｃ／２だけ遅延されて第１の相関器１に入力される。
このようにして、本回路の動作が行われる。
【００３７】
［ＤＬＬ制御部１３の処理：図２］
次に、本回路の特徴部分であるＤＬＬ制御部１３の処理について図２を用いて説明する。図２は、本回路のＤＬＬ制御部１３における処理を示すフローチャート図である。
図２に示すように、本回路のＤＬＬ制御部１３は、まず、クロックタイミングを調整する位相差制御の周期を規定するタイマカウンタを予め設定された基準となるカウンタ値で初期化する（１００）。タイマカウンタの基準となる初期値は、フェージング周波数推定値が通常の場合に、位相差制御結果が平均化回路２６の出力に反映されると考えられる時間（例えば４０ｍｓ）に対応するカウンタ値である。
【００３８】
そして、ＤＬＬ制御部１３は、カウンタが初期化されると、タイマ割り込みにより、タイマカウンタを例えば６６６．７μｓ毎にデクリメントしていく（１１０）。
そして、ＤＬＬ制御部１３は、タイマカウンタが０以下になったか否かを判断し（１０２）、０以下になっていない場合には、処理１０２を繰り返す。すなわち、タイマカウンタが０になるまでの間は位相差制御は行われないものであり、タイマカウンタに設定される初期値が位相差制御の周期を決めるものとなっている。
【００３９】
処理１０２で、タイマカウンタが０以下になった場合には、ＤＬＬ制御部１３は、平均化回路６から入力された位相誤差の絶対値と、内部に記憶されているしきい値とを比較し（１０４）、位相誤差の絶対値がしきい値以下であれば、ＤＬＬ制御部１３は、位相差制御の必要はないとして位相差制御信号を出力せず、処理１０２に移行する。そして、処理１０４で位相誤差の絶対値がしきい値を超えるまで、処理１０２と１０４が繰り返される。
【００４０】
処理１０４において、位相誤差の絶対値がしきい値を超えた場合、ＤＬＬ制御部１３は、拡散符号発生回路２７に位相差制御信号を出力し、位相差を無くすように拡散符号発生回路７のクロックタイミングを調整する（１０６）。尚、処理１０２〜１０６が位相差制御に相当する処理である。
【００４１】
そして、本回路の特徴として、ＤＬＬ制御部１３は、フェージング周波数推定回路１２から入力されるフェージング周波数推定値に基づいて、フェージング周波数推定値に応じて予め記憶されているタイマカウンタの初期値でタイマカウンタを初期化する（１０８）。これにより、位相差制御によってクロックタイミングの調整が行われる度に位相差制御の周期が見直され、フェージング周波数推定値に基づいて最適な位相差制御の周期がタイマカウンタの初期値として設定されるものである。つまり、クロックタイミングの調整を行ってから次のクロックタイミング調整を行うまでの間隔を、フェージング周波数推定値に応じて設定するものである。
【００４２】
そして、ＤＬＬ制御部１３は、処理１０２に移行すると共にタイマ割り込みによりタイマカウンタのデクリメントを行う（１１０）。
このようにして、本回路のＤＬＬ制御部１３の処理が行われるものである。
【００４３】
フェージング周波数推定値とタイマカウンタの初期値との関係は、予めＤＬＬ制御部１３に記憶されており、例えば、フェージング周波数推定値が１０Ｈｚ未満であれば、タイマカウンタの初期値は１６０ｍｓの周期に対応する値とし、フェージング周波数推定値が１０〜１６０Ｈｚの間であれば、初期値は４０ｍｓの周期に対応する値とし、フェージング周波数推定値が１６０Ｈｚ以上であれば、初期値は１０ｍｓの周期に対応する値とする、といった具合に設定されている。
【００４４】
［実施の形態の効果］
本発明の実施の形態に係るＤＬＬ回路によれば、チャネル推定回路１１が、受信ベースバンド信号を逆拡散した相関値からフェージングによる歪を推定し、フェージング周波数推定回路１２が、チャネル推定回路１１の出力に基づいてフェージング周波数を推定してフェージング周波数推定値を出力し、ＤＬＬ制御部１３が、フェージング周波数推定値に応じて位相差制御の周期を調整し、調整された周期で拡散符号発生回路７のクロックタイミングの位相差制御を行うようにしているので、フェージング周波数が小さい時にはパスの移動速度が小さいため位相差制御の周期を長くし、フェージング周波数が大きい時にはパスの移動速度が大きいため位相差制御の周期を短くすることにより、パスの移動が速い時には高速移動に追従した位相差制御を行うことができ、ジッタの発生を抑制して、復調品質を向上させることができる効果がある。
【産業上の利用可能性】
【００４５】
本発明は、位相差制御をパスの高速移動に追従させてジッタの発生を抑制し、復調品質を向上させることができるＤＬＬ回路に適している。
【図面の簡単な説明】
【００４６】
【図１】本発明の実施の形態に係るＤＬＬ回路の構成ブロック図である。
【図２】本回路のＤＬＬ制御部１３における処理を示すフローチャート図である。
【図３】従来のＤＬＬ回路の構成ブロック図である。
【図４】従来のＤＬＬ制御部３０における処理を示すフローチャート図である。
【符号の説明】
【００４７】
１，２１…第１の相関器、  ２，２２…第２の相関器、  ３，２３…第１の電力化回路、  ４，２４…第２の電力化回路、  ５，２５…加算器、  ６，２６…平均化回路、  ７，２７…拡散符号発生回路、  ８，２８…第１の遅延器、  ９，２９…第２の遅延器、  １０…第３の相関器、  １１…チャネル推定回路、  １２…フェージング周波数推定回路、  １３，３０…ＤＬＬ制御部
【図１】
2008294900.tif 000003
【図２】
2008294900.tif 000004
【図３】
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【図４】
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