(57)【要約】【課題】低コストで、効率よく、かつ高精度に半導体集積回路装置に設けられたＩ／ＯバッファのＡＣテストを行う。【解決手段】Ｉ／Ｏバッファのテストにおいて、ＣＰＵ２は、セレクタ制御信号をテスト制御レジスタ８に設定し、Ｉ／Ｏバッファ３ａ１〜３ａＮがリングオシュレータを構成する接続となるようにセレクタ１１1 〜１１N を接続させる。その後、ＣＰＵ２は、発振開始制御信号がイネーブルとなるようにテスト制御レジスタ８を設定し、リングオシレータを発振させ、カウンタ１５によってカウントを行う。任意の時間が経過すると、ＣＰＵ２は、カウンタ１５にカウントされたカウンタ値に読み出し、そのカウント値が、予めテスト用プログラムにおいて判定値の範囲内であるか否を判定し、判定値内である場合は合格とし、判定値外の場合には不合格と判断する。【選択図】  図２
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【特許請求の範囲】
【請求項１】
入力、および出力をイネーブルにすることができる複数の入出力バッファを有した半導体集積回路装置であって、
複数の前記入出力バッファの動作特性をテストするバッファテスト部を備え、
前記バッファテスト部は、
前記複数の入出力バッファのうち、任意の入出力バッファをカスケード接続してリングオシレータを構成し、任意の時間に前記リングオシレータから出力されたクロック信号をカウントし、そのカウント値から任意の前記入出力バッファのテストを行うことを特徴とする半導体集積回路装置。
【請求項２】
請求項１記載の半導体集積回路装置において、
前記バッファテスト部は、
発振開始制御信号に基づいて、クロック信号を発振する発振部と、
セレクト制御信号に基づいて、前記入出力バッファ、および前記発振部をカスケード接続するセレクタと、
前記発振部と任意の前記入出力バッファとにより構成されたリングオシレータのクロック信号をカウントするカウンタと、
前記カウンタによりカウントされたカウント値と予め設定された設定値とを比較し、前記カウンタのカウント値が設定値の範囲内であるか否かを判断し、前記入出力バッファのテストの良否を判定する制御判定部とを備えたことを特徴とする半導体集積回路装置。
【請求項３】
請求項２記載の半導体集積回路装置において、
前記バッファテスト部は、
前記制御判定部が判定したテスト結果を格納するテスト結果格納部を備えたことを特徴とする半導体集積回路装置。
【請求項４】
請求項３記載の半導体集積回路装置において、
前記制御判定部は、中央処理装置であり、
前記テスト結果格納部は、前記中央処理装置がアクセス可能なレジスタよりなることを特徴とする半導体集積回路装置。
【請求項５】
請求項１〜４のいずれか１項に記載の半導体集積回路装置において、
前記バッファテスト部は、
前記入出力バッファをテストするテスト用プログラムを格納するプログラム格納用メモリを備え、
前記制御判定部は、
前記プログラム格納用メモリに格納されたテスト用プログラムに基づいて、発振開始制御信号、セレクト制御信号の生成、および前記入出力バッファのテストの良否判定を行うことを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置のテスト技術に関し、特に、入出力（Ｉ／Ｏ：Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）バッファにおける動作特性の高精度なテストに有効な技術に関する。
【背景技術】
【０００２】
半導体集積回路装置に設けられたＩ／Ｏバッファにおけるダイナミックな動作特性をテストする技術としてＡＣテストが知られている。
【０００３】
この場合、被測定デバイスとなる半導体チップに設けられた任意のＩ／Ｏ端子に対して、テスタから、Ｈｉ信号（’１’）とＬｏ信号（’０’）とを交互に遷移させたテスト信号を入力し、任意のＩ／Ｏ端子から出力される該テスト信号の遅延時間（位相差）などを測定し、Ｉ／Ｏバッファの良否判定を行っている。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところが、上記のようなＩ／ＯバッファのＡＣテスト技術術では、次のような問題点があることが本発明者により見い出された。
【０００５】
すなわち、テスタに設けられた半導体チップのＩ／Ｏ端子に対するインタフェースとして使用されるピンエレクトロニクスは、大きな静電容量を有しており、そのため、半導体集積回路装置の実働時のスペックよりも大きな静電容量の条件でＩ／Ｏバッファを駆動する必要があり、正確な特性の測定できないという問題がある。
【０００６】
また、テスタは、種類や機種毎のインピーダンスなどの差が大きく、該インピーダンスが半導体集積回路装置の補償の範囲を超えている場合があり、安定した再現性のあるテストが困難となってしまっている。
【０００７】
さらに、Ｉ／Ｏバッファの種類毎にテストを行う必要があるので、テスト時間が長時間になってしまい、半導体集積回路装置の製造工数が大きくなってしまうという問題がある。
【０００８】
本発明の目的は、低コストで、効率よく、かつ高精度に半導体集積回路装置に設けられたＩ／ＯバッファのＡＣテストを行うことのできる技術を提供することにある。
【０００９】
本発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１１】
本発明は、入力、および出力をイネーブルにすることができる複数の入出力バッファを有した半導体集積回路装置であって、複数の入出力バッファの動作特性をテストするバッファテスト部を備え、該バッファテスト部は、複数の入出力バッファのうち、任意の入出力バッファをカスケード接続してリングオシレータを構成し、任意の時間に該リングオシレータから出力されたクロック信号をカウントし、そのカウント値から任意の入出力バッファのテストを行うものである。
【００１２】
また、本願のその他の発明の概要を簡単に示す。
【００１３】
本発明は、前記バッファテスト部が、発振開始制御信号に基づいて、クロック信号を発振する発振部と、セレクト制御信号に基づいて、入出力バッファ、および発振部をカスケード接続するセレクタと、発振部と任意の入出力バッファとにより構成されたリングオシレータのクロック信号をカウントするカウンタと、該カウンタによりカウントされたカウント値と予め設定された設定値とを比較し、カウンタのカウント値が設定値の範囲内であるか否かを判断し、入出力バッファのテストの良否を判定する制御判定部とを備えたものである。
【００１４】
また、本発明は、前記バッファテスト部が、制御判定部が判定したテスト結果を格納するテスト結果格納部を備えたものである。
【００１５】
さらに、本発明は、前記制御判定部が中央処理装置よりなり、前記テスト結果格納部が、中央処理装置がアクセス可能なレジスタよりなるものである。
【００１６】
また、本発明は、前記バッファテスト部が、入出力バッファをテストするテスト用プログラムを格納するプログラム格納用メモリを備え、前記制御判定部は、プログラム格納用メモリに格納されたテスト用プログラムに基づいて、発振開始制御信号、セレクト制御信号の生成、および入出力バッファのテストの良否判定を行うものである。
【発明の効果】
【００１７】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１８】
（１）半導体集積回路装置の入出力バッファの動作特性テストを高精度に行うことができる。
【００１９】
（２）半導体集積回路装置の入出力バッファのＡＣ特性テストを短時間で効率よく行うことができる。
【００２０】
（３）上記（１）、（２）により、信頼性の高い半導体集積回路装置を低いテストコストにより提供することができる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２２】
図１は、本発明の一実施の形態による半導体集積回路装置のブロック図、図２は、図１の半導体集積回路装置に設けられたテスト回路、およびＩ／Ｏバッファの構成例を示した説明図、図３は、図２のバッファテスト部によるテスト処理例を示すフローチャートである。
【００２３】
本実施の形態において、半導体集積回路装置１は、図１に示すように、制御判定部として機能するＣＰＵ２、Ｉ／Ｏ（入出力）バッファ部３、バッファテスト部４、バスインタフェース５、およびその他の周辺回路から構成されている。
【００２４】
これらＣＰＵ２、Ｉ／Ｏバッファ部３、バッファテスト部４、バスインタフェース５、および周辺回路は、ＣＰＵバス６を介して相互に接続されている。
【００２５】
ＣＰＵ２は、中央処理装置であり、半導体集積回路装置１におけるすべての制御を司る。Ｉ／Ｏバッファ部３は、外部デバイスなどから半導体集積回路装置１に入出力される信号の受け渡しを行う。このＩ／Ｏバッファ部３には、半導体集積回路装置１から入出力される信号を一時的に格納して転送するＮ個のＩ／Ｏバッファ３ａ1 〜３ａN （図２）が設けられた構成からなる。
【００２６】
バッファテスト部４は、Ｉ／Ｏバッファ部３に設けられたＩ／Ｏバッファ３ａ1 〜３ａN のＡＣテストをそれぞれ行う。
【００２７】
バスインタフェース５は、半導体集積回路装置１と外部接続された周辺機器とのデータ通信インタフェースとなる。周辺回路は、たとえば、ＤＭＡコントローラ、タイマ、シリアルインタフェース、ならびにパラレルインタフェースなどからなる。ＤＭＡコントローラは、ＤＭＡ（Ｄｉｒｅｃｔ  Ｍｅｍｏｒｙ  Ａｃｃｅｓｓ）処理を行うための制御回路である。
【００２８】
タイマは、タイマクロックなどのカウントアップを行い、タイマカウンタ信号を出力する。シリアルインタフェースは、シリアル信号を送受信するためにインタフェースであり、パラレルインタフェースは、パラレル信号を送受信するためのインタフェースである。
【００２９】
バッファテスト部４は、プログラム格納用メモリ７、テスト結果格納部として機能するテスト制御レジスタ８、外部端子動作モード制御部９、およびテスト回路１０から構成されている。
【００３０】
プログラム格納用メモリ７は、たとえば、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）などの揮発性半導体メモリ、あるいはフラッシュメモリなどに例示される不揮発性半導体メモリからなり、Ｉ／Ｏバッファ３ａ1 〜３ａN のテスト用のプログラムを格納する。
【００３１】
テスト制御レジスタ８は、ＣＰＵ２がアクセス可能であり、該ＣＰＵ２によってＩ／Ｏバッファのテスト時におけるテスト制御の各種設定データが格納される。外部端子動作モード制御部９は、テスタから入力されたテストモード信号に基づいて、通常モードとテストモードの動作制御を行う。
【００３２】
テスト回路１０は、スイッチ制御信号に基づいて、Ｉ／Ｏバッファ３ａ1 〜３ａN をカスケード接続してリングオシレータを構成し、任意の時間に該リングオシレータから出力されたクロック信号をカウントする。
【００３３】
図２は、テスト回路１０、およびＩ／Ｏバッファ３ａ1 〜３ａN の構成を示した説明図である。
【００３４】
テスト回路１０は、Ｎ個のセレクタ１１1 〜１１N 、発振部として機能する論理和回路１２とインバータ１３，１４、ならびにカウンタ１５から構成されている。また、Ｉ／Ｏバッファ３ａ1 〜３ａN は、出力バッファとして機能するドライバ１６と入力バッファとして機能する論理積回路１７とからそれぞれ構成されている。
【００３５】
ドライバ１６の出力部、および論理積回路１７の一方の入力部には、Ｉ／Ｏ端子がそれぞれ接続されており、ドライバ１６の入力部には、半導体集積回路装置１から出力される出力信号が入力されるように接続されている。論理積回路１７の出力部には、Ｉ／Ｏ端子を介して入力された入力データが出力される。
【００３６】
ドライバ１６の制御端子には、テスト制御レジスタ８から出力される出力イネーブル信号が入力されるように接続されており、論理積回路１７の他方の入力部には、テスト制御レジスタ８から出力される入力イネーブル信号が入力されるように接続されている。
【００３７】
ドライバ１６は、出力イネーブル信号に基づいて出力信号の転送制御を行い、論理積回路１７は、入力イネーブル信号に基づいて入力信号の転送制御を行う。
【００３８】
また、これらドライバ１６の制御端子、ならびに論理積回路１７の他方の入力部には、各々のＩ／Ｏバッファの接続先となる周辺回路などから出力される出力イネーブル信号、または入力イネーブル信号が入力されるように接続されており、通常動作時には、ドライバ１６、または論理積回路１７のいずれか一方のみが動作を行う。
【００３９】
セレクタ１１2 〜１１N の第１の接続部には、論理積回路１７の出力部がそれぞれ接続されており、同じくセレクタ１１2 〜１１N における第２の接続部には、ドライバ１６の入力部がそれぞれ接続されている。
【００４０】
また、１個目のセレクタ１１1 における第２の接続部は、Ｉ／Ｏバッファ３ａ1 におけるドライバ１６の入力部が接続されており、該セレクタ１１1 の第２の接続部には、論理和回路１２の出力部、ならびにカウンタ１５のカウント入力部がそれぞれ接続されている。
【００４１】
インバータ１４の入力部には、Ｉ／Ｏバッファ３ａN に設けられた論理積回路１７の出力部が接続されており、該インバータ１４の出力部には、論理和回路１２の一方の入力部が接続されている。
【００４２】
インバータ１３の入力部、およびカウンタ１５のリセット端子には、テスト制御レジスタ８から出力される発振信号開始制御信号が入力されるように接続されており、該インバータ１３の出力部は、論理和回路１２の他方の入力部が接続されている。
【００４３】
また、セレクタ１１1 〜１１N の第３の接続部には、各々のＩ／Ｏバッファの接続先となる周辺回路などに接続されている。これらセレクタ１１1 〜１１N の制御端子には、テスト制御レジスタ８から出力されるセレクタ制御信号が入力されるように接続されている。セレクタ１１1 〜１１N は、セレクタ制御信号に基づいて、第２の接続部の接続先を第１の接続部、あるいは、第３の接続部のいずれかに切り替える。
【００４４】
テスト時には、第１の接続部と第２の接続部とが接続され、これにより、テスト時には任意のＩ／Ｏバッファ３ａ1 〜３ａN がカスケード接続される構成となるとともに、論理和回路１２、インバータ１３，１４を介して接続されることにより、リングオシレータが構成される。カウンタ１５は、リングオシレータが発振した際のクロック信号をカウントする。
【００４５】
ここでは、Ｉ／Ｏバッファ３ａ1 〜３ａN をカスケード接続する場合について記載したが、これらＩ／Ｏバッファ３ａ1 〜３ａN のうち、任意のＩ／Ｏバッファにのみセレクタを接続し、それら任意のＩ／Ｏバッファによってカスケード接続を構成するようにしてもよい。
【００４６】
次に、本実施の形態によるバッファテスト部４の動作について説明する。
【００４７】
まず、テストされる半導体集積回路装置とテスタとを接続した状態で、Ｉ／Ｏバッファのテスト用プログラムをプログラム格納用メモリ７に書き込む。この場合、半導体集積回路装置１の外部端子を介してプログラム格納用メモリ７にテスト用プログラムを書き込む、あるいはＣＰＵ２が外部バスからバスインタフェース５を介してプログラム格納用メモリ７にテスト用プログラムを書き込むのいずれかである。
【００４８】
また、半導体集積回路装置１の外部端子から直接プログラム格納用メモリ７にテスト用プログラムを書き込むようにしてもよい。この際、外部端子動作モード制御部９に制御信号を入力し、外部から直接プログラム格納用メモリ７にテスト用プログラムを書き込むモードに設定し、書き込みを行う。
【００４９】
続いて、外部端子動作モード制御部９にＩ／Ｏバッファ３ａ1 〜３ａN のテストを開始する信号を入力する。これを受けて外部端子動作モード制御部９は、半導体集積回路装置１がテストモードに設定され、ＣＰＵ２は、プログラム格納用メモリ７に格納されたテスト用プログラムに基づいて、Ｉ／Ｏバッファ３ａ1 〜３ａN のテストを開始する。
【００５０】
図３は、バッファテスト部３のテスト処理例を示すフローチャートである。
【００５１】
ＣＰＵ２は、テスト制御レジスタ８に、カウンタ１４をクリア状態にし、前述したリングオシレータが発振しないように発振開始制御信号（たとえば、’１’）を設定する初期設定を行う（ステップＳ１０１）。
【００５２】
続いて、ＣＰＵ２は、セレクタ制御信号をテスト制御レジスタ８に設定する。セレクタ１１1 〜１１N は、テスト制御レジスタ８に設定されたセレクタ制御信号により、第１の接続部と第２の接続部とが接続され、リングオシュレータを構成する接続を行う（ステップＳ１０２）。
【００５３】
その後、ＣＰＵ２は、発振開始制御信号がイネーブル（たとえば、’０’）となるようにテスト制御レジスタ８を設定する（ステップＳ１０３）。これにより、リングオシレータの発振が開始するとともに、カウンタ１５がイネーブルとなり、カウンタ１５によるカウントが開始される（ステップＳ１０４）。
【００５４】
ＣＰＵ２は、テスト用プログラムに設定された時間が経過すると、カウンタ１５にカウントされたカウンタ値に読み出し、そのカウント値が、予めテスト用プログラムにおいて判定値の範囲内であるか否を判定し、判定値内である場合は合格とし、判定値外の場合には不合格と判断する（ステップＳ１０５）。
【００５５】
ＣＰＵ２は、カウンタ１５から読み出したカウント値、およびテストの合否結果をテスト制御レジスタ８に格納した後、バスインタフェース５を介して出力され（ステップＳ１０６）、Ｉ／Ｏバッファのテストが終了となる。
【００５６】
また、ステップＳ１０６の処理においては、テスト制御レジスタ８にカウンタ値、およびテスト結果を格納するのではなく、外部端子動作モード制御部９に制御信号を入力し、任意の外部端子からカウンタ値、およびテスト結果を出力するようにしてもよい。
【００５７】
それにより、本実施の形態によれば、Ｉ／Ｏバッファ３ａ1 〜３ａN のＡＣ特性テストを短時間で効率よく行うことができる。
【００５８】
また、Ｉ／Ｏバッファ３ａ1 〜３ａN のＡＣ特性テストをテスタなどを用いずに行うことができるので、高精度で信頼性の高いテスト結果を得ることが可能となる。
【００５９】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００６０】
たとえば、テストするＩ／Ｏバッファに反転論理などを含むものがあり、カスケード接続されているＩ／Ｏバッファからの出力信号が反転信号となる場合には、図４に示すように、インバータ１４（図２）の代わりに、排他的論理和回路１８を設ける構成とする。
【００６１】
この場合、排他的論理和回路１８の出力部に論理和回路１２の一方の入力部が接続され、排他的論理和回路１８の一方の入力部には、Ｉ／Ｏバッファ３ａN の論理積回路１７の出力部が接続され、排他的論理和回路１８の他方の入力部に、ＣＰＵ２がテスト制御レジスタ８に設定する段数制御信号が入力されるように接続されている。
【００６２】
そして、カスケード接続されているＩ／Ｏバッファからの出力信号が反転信号の際には、段数制御信号を’０’とし、該出力信号が反転していない場合には段数制御信号を’１’として設定する。
【００６３】
これにより、カスケード接続されているＩ／Ｏバッファからの出力信号が反転信号、または非反転信号のいずれの場合であってもＩ／Ｏバッファのテストを行うことができる。
【産業上の利用可能性】
【００６４】
本発明は、半導体集積回路装置に設けられたＩ／Ｏバッファの動作特性テストを効率よく高精度に行う技術に適している。
【図面の簡単な説明】
【００６５】
【図１】本発明の一実施の形態による半導体集積回路装置のブロック図である。
【図２】図１の半導体集積回路装置に設けられたテスト回路、およびＩ／Ｏバッファの構成例を示した説明図である。
【図３】図２のバッファテスト部によるテスト処理例を示すフローチャートである。
【図４】本発明の他の実施の形態によるテスト回路、およびＩ／Ｏバッファの構成例を示した説明図である。
【符号の説明】
【００６６】
１  半導体集積回路装置
２  ＣＰＵ
３  Ｉ／Ｏバッファ部
３ａ1 〜３ａN   Ｉ／Ｏバッファ
４  バッファテスト部
５  バスインタフェース
６  ＣＰＵバス
７  プログラム格納用メモリ
８  テスト制御レジスタ
９  外部端子動作モード制御部
１０  テスト回路
１１1 〜１１N   セレクタ
１２  論理和回路
１３，１４  インバータ
１５  カウンタ
１６  ドライバ
１７  論理積回路
１８  排他的論理和回路
【図１】
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【図２】
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【図３】
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【図４】
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