(57)【要約】【課題】製造時における素子分離絶縁膜のダメージを軽減する。【解決手段】メモリセルアレイ領域と選択ゲート領域とを有する不揮発性半導体記憶装置の製造方法であって、第１絶縁膜を形成する工程と、第１シリコン膜を形成する工程と、素子形成領域を区画する素子分離絶縁膜を形成する工程と、素子分離絶縁膜の表面をエッチングする工程と、第２絶縁膜を形成する工程と、第２シリコン膜を形成する工程と、選択ゲート領域に開口を有するマスク膜を形成する工程と、選択ゲート領域における第２シリコン膜をシリコン酸化膜に変換／置換する工程と、開口下の前記第１シリコン膜が露出するまで、シリコン酸化膜及び第２絶縁膜をエッチングする工程と、薬液によりマスク膜を除去する工程とを備えたことを特徴とする不揮発性半導体記憶装置の製造方法。【選択図】図１１
2008159730.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルアレイ領域と、前記メモリセルアレイ領域に隣接して配置される選択トランジスタを設けた選択ゲート領域とを有する不揮発性半導体記憶装置の製造方法であって、
半導体基板上に第１絶縁膜を形成する工程と、
前記第１絶縁膜上に第１シリコン膜を形成する工程と、
前記第１絶縁膜及び前記第１シリコン膜の形成された前記半導体基板に素子形成領域を区画する素子分離絶縁膜を形成する工程と、
前記素子分離絶縁膜の表面を後退させる工程と、
前記後退させた後の素子分離絶縁膜及び第１シリコン膜上に第２絶縁膜を形成する工程と、
前記第２絶縁膜上に第２シリコン膜を形成する工程と、
前記第２シリコン膜上に前記選択ゲート領域に開口を有するマスク膜を形成する工程と、
前記選択ゲート領域における前記開口下の第２シリコン膜をシリコン酸化膜に変換／置換する工程と、
前記選択ゲート領域における前記開口下の前記第１シリコン膜が露出するまで、前記シリコン酸化膜及び前記第２絶縁膜をエッチングする工程と、
前記エッチングする工程の後、薬液により前記マスク膜を除去する工程と、
を備えたことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項２】
前記第２シリコン膜を前記シリコン酸化膜に変換／置換する工程は、
前記選択ゲート領域における前記開口下の前記第２シリコン膜を熱酸化することにより、シリコン酸化膜を形成する工程であることを特徴とする請求項１に記載の不揮発性半導体記憶装置の製造方法。
【請求項３】
前記第２シリコン膜を前記シリコン酸化膜に変換／置換する工程は、
前記選択ゲート領域における前記開口下の前記第２シリコン膜をエッチングすることにより除去する工程と、
前記第２シリコン膜が除去された領域に、シリコン酸化膜を気相成長法により堆積させる工程と、
からなることを特徴とする請求項１に記載の不揮発性半導体記憶装置の製造方法。
【請求項４】
前記第２絶縁膜をエッチングする工程の後、
シリコンの選択エッチング法により、前記選択ゲート領域における前記表面の露出した第１シリコン膜を部分的に除去する工程をさらに備えたことを特徴とする請求項１に記載の不揮発性半導体装置の製造方法。
【請求項５】
前記シリコン酸化膜及び前記第２絶縁膜をエッチングする工程は、前記選択ゲート領域における前記素子分離絶縁膜上の前記第２絶縁膜及びシリコン酸化膜を残存させつつ、前記素子形成領域の前記第１シリコン膜を露出させる工程であることを特徴とする請求項１から４のいずれかに記載の不揮発性半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置の製造方法、特に、素子分離絶縁膜を有する構造の不揮発性半導体記憶装置の製造方法に関するものである。
【背景技術】
【０００２】
浮遊ゲートと制御ゲートが積層されたスタックト・ゲート構造のメモリセルを用いて電気的書き換え可能とした不揮発性半導体メモリ（ＥＥＰＲＯＭ）が知られている。具体的には、フラッシュメモリと呼ばれるものであり、浮遊ゲートと制御ゲートを有するメモリトランジスタと、メモリトランジスタに近接して配置された選択トランジスタと、メモリトランジスタと選択トランジスタを駆動する周辺回路とを同一チップ上に配置させたものである。このようなフラッシュメモリの代表的なものとしては、ＮＡＮＤ型フラッシュメモリがある。
【０００３】
このＮＡＮＤ型フラッシュメモリは、複数個のメモリトランジスタが直列に接続され、両端部のメモリトランジスタに近接させて選択トランジスタが配置され、メモリトランジスタや選択トランジスタを駆動する周辺回路トランジスタが搭載されている。尚、メモリトランジスタを設けた領域をメモリセルアレイ領域、選択トランジスタを設けた領域を選択ゲート領域、周辺回路トランジスタを設けた領域を周辺回路領域と呼ぶ。
【０００４】
このフラッシュメモリでは、一般的に、半導体基板上に第１ゲート絶縁膜を形成し、この第１ゲート絶縁膜上にメモリトランジスタの浮遊ゲートとなるポリシリコン膜を形成し、その後に素子分離絶縁膜が形成される方法がとられる。この場合、選択ゲート領域においては、メモリセルアレイ領域と同様に、浮遊ゲートと制御ゲートからなる２層のゲート電極が存在する。
【０００５】
このフラッシュメモリにおいては、浮遊ゲートと半導体基板の間の第１ゲート絶縁膜にはトンネル絶縁膜が用いられ、浮遊ゲートと制御ゲートの間の第２ゲート絶縁膜には、通常、シリコン酸化膜（Ｏ）／シリコン窒化膜（Ｎ）／シリコン酸化膜（Ｏ）の積層構造であるＯＮＯ膜が用いられる。
【０００６】
各メモリセルは、素子分離絶縁膜により区画された素子形成領域に形成される。一般に浮遊ゲート電極膜は、素子分離絶縁膜上でスリット加工することにより、制御ゲート線（ワード線）方向の分離がなされる。このスリット加工の段階ではビット線方向の浮遊ゲート分離はなされていない。そして、スリット加工された浮遊ゲート電極膜上を含む半導体基板全面にＯＮＯ膜を介して制御ゲート電極膜を堆積し、この制御ゲート電極膜、ＯＮＯ膜、浮遊ゲート電極膜を順次エッチングすることにより、ビット線方向に制御ゲートと浮遊ゲートの分離がなされる。この後、ソース、ドレイン拡散層が制御ゲートに自己整合的に形成される。
【０００７】
特許文献１では、選択ゲート領域における抵抗遅延を回避し、かつメモリセルアレイ領域と選択ゲート領域とのゲート加工を同時に行う発明が開示されている。このような場合では、選択ゲート領域におけるＯＮＯ膜を剥離する際に、選択ゲート線方向に隣接する選択トランジスタ間の素子形成領域における素子分離絶縁膜においてダメージを生じることがある。
【特許文献１】特開２００２−１７６１１４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、素子分離絶縁膜を有する構造の不揮発性半導体記憶装置の製造方法において、素子分離絶縁膜の受けるダメージを軽減し、高い歩留まりの不揮発性半導体記憶装置を得ることのできる不揮発性半導体記憶装置の製造方法を提供する。
【課題を解決するための手段】
【０００９】
本発明の一態様に係る不揮発性半導体記憶装置の製造方法は、メモリセルアレイ領域と、前記メモリセルアレイ領域に隣接して配置される選択トランジスタを設けた選択ゲート領域とを有する不揮発性半導体記憶装置の製造方法であって、半導体基板上に第１絶縁膜を形成する工程と、前記第１絶縁膜上に第１シリコン膜を形成する工程と、前記第１絶縁膜及び前記第１シリコン膜の形成された前記半導体基板に素子形成領域を区画する素子分離絶縁膜を形成する工程と、前記素子分離絶縁膜の表面を後退させる工程と、前記後退させた後の素子分離絶縁膜及び第１シリコン膜上に第２絶縁膜を形成する工程と、前記第２絶縁膜上に第２シリコン膜を形成する工程と、前記第２シリコン膜上に前記選択ゲート領域に開口を有するマスク膜を形成する工程と、前記選択ゲート領域における前記開口下の第２シリコン膜をシリコン酸化膜に変換／置換する工程と、前記選択ゲート領域における前記開口下の前記第１シリコン膜が露出するまで、前記シリコン酸化膜及び前記第２絶縁膜をエッチングする工程と、前記エッチングする工程の後、薬液により前記マスク膜を除去する工程と、を備えたことを特徴とする。
【発明の効果】
【００１０】
本発明によれば、素子分離絶縁膜を有する構造の不揮発性半導体記憶装置を製造する際、素子分離絶縁膜の受けるダメージを軽減することができるため、高い歩留まりの不揮発性半導体記憶装置を得ることができる。
【発明を実施するための最良の形態】
【００１１】
〔第１の実施の形態〕
本発明における一実施の形態を以下に記載する。
【００１２】
図１は、本実施の形態における不揮発性半導体記憶装置の製造方法により製造されたＮＡＮＤ型ＥＥＰＲＯＭのセルアレイのレイアウト図である。このＮＡＮＤ型ＥＥＰＲＯＭには、メモリセルアレイ領域ＭＣＡと、このメモリセルアレイ領域ＭＣＡに隣接する選択ゲート領域ＳＧＡとが形成され、これらの領域を跨るように形成されたビット線（ＢＬ）と、これに略垂直にメモリセルアレイ領域ＭＣＡに形成されたワード線（ＷＬ）と、選択ゲート領域ＳＧＡに形成された選択ゲート線（ＳＧ）からなるものである。また、隣接するビット線（ＢＬ）とビット線（ＢＬ）との間には、後述する素子分離絶縁膜が形成されている。
【００１３】
本実施の形態におけるＥＥＰＲＯＭの具体的な製造工程を図２〜図１０に基づき説明する。尚、図２〜図１０において、（ａ）は、図１における直線Ａ１−Ａ２における断面図、即ち、選択ゲート線（ＳＧ）の形成されている領域の断面図であり、（ｂ）は、図１における直線Ｂ１−Ｂ２における断面図、即ち、ビット線（ＢＬ）の形成されている領域の断面図である。
【００１４】
図２（ａ）、（ｂ）に示すように、シリコン基板１１に第１絶縁膜である第１ゲート絶縁膜１２として、１０〔ｎｍ〕のシリコン酸化膜を形成し、その上に、ゲート電極材料である１００〔ｎｍ〕の第１多結晶シリコン膜１３を堆積し、更に、素子分離のためのマスク材としてＳｉＮ膜１４を５０〔ｎｍ〕形成し、その上に、素子形成領域にレジストが形成されるレジストパターン１５を形成する。このレジストパターン１５は、ＳｉＮ膜１４上に、レジストを塗布し、露光装置により露光を行い、現像することにより形成する。この後、ＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）等により、レジストパターン１５の形成されていない領域のＳｉＮ膜１４を除去し、第１多結晶シリコン膜１３、第１ゲート絶縁膜１２、シリコン基板１１の一部をエッチングすることにより、素子分離溝１６を形成する。
【００１５】
この後、図３（ａ）、（ｂ）に示すように、レジストパターン１５を除去し、酸素雰囲気中で１０００〔℃〕の加熱を行い、素子分離溝１６の内壁に約６〔ｎｍ〕のシリコン酸化膜１７を形成する。この後、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）によりシリコン酸化膜１８を堆積し、これをＣＭＰ（化学機械研磨）により平坦化処理して、素子分離溝１６内に素子分離絶縁膜１９を形成する。
【００１６】
この後、図４（ａ）、（ｂ）に示すように、カップリング比を増大させるために素子分離絶縁膜１９を所定の深さまでエッチングにより後退させる。このエッチングは、ＤＨＦ（希フッ酸）を用いたウエットエッチング、或いは、ＲＩＥ等により行う。
【００１７】
この後、図５（ａ）、（ｂ）に示すように、ＳｉＮ膜１４をウエットエッチングにより除去する。この後、第１多結晶シリコン膜１３上に形成されている自然酸化膜をウエットエッチングにより除去し、ＯＮＯ構造（ＳｉＯ２／ＳｉＮ／ＳｉＯ２）からなる第２絶縁膜であるインターポリ絶縁膜２０を形成する。このインターポリ絶縁膜２０は第２ゲート絶縁膜となる。
【００１８】
次に、図６（ａ）、（ｂ）に示すように、インターポリ絶縁膜２０上に第２多結晶シリコン膜２１を約５０〔ｎｍ〕形成し、更に、その上に、シリコン酸化膜（ＢＳＧ膜）２２を約１５０〔ｎｍ〕形成する。
【００１９】
次に、図７（ａ）、（ｂ）に示すように、シリコン酸化膜（ＢＳＧ膜）２２上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、メモリセルアレイ領域ＭＣＡを選択的に覆う不図示のレジストパターンを形成し、更に、ＲＩＥ等により異方性エッチングを行うことにより、選択ゲート領域ＳＧＡにおいてシリコン酸化膜（ＢＳＧ膜）２２に開口を設ける。この後、レジストを除去する。
【００２０】
次に、図８（ａ）、（ｂ）に示すように、開口を有するシリコン酸化膜（ＢＳＧ膜）２２をマスク膜として、選択ゲート領域ＳＧＡにおけるシリコン酸化膜（ＢＳＧ膜）２２の開口下の領域の第２多結晶シリコン膜２１を熱酸化により酸化しシリコン酸化膜２３を形成する。
【００２１】
次に、図９（ａ）、（ｂ）に示すように、選択ゲート領域ＳＧＡにおけるシリコン酸化膜（ＢＳＧ膜）２２の開口下のシリコン酸化膜２３及び、インターポリ絶縁膜２０を異方性エッチングにより除去する。尚、このエッチングは、選択ゲート領域ＳＧＡにおける素子形成領域で、第１多結晶シリコン膜１３が露出するまで行われる。
【００２２】
次に、図１０（ａ）、（ｂ）に示すように、シリコン酸化膜２３は殆どエッチングされることはないが、シリコンに対しては高いエッチングレートを示す選択エッチングを行い、所望の深さまで第１多結晶シリコン膜１３のエッチングを行う。この選択エッチングにより選択ゲート領域ＳＧＡにおける第１多結晶シリコン膜１３の表面は段差を有する凹状態に部分的に除去されるため、その表面積は広くなる。尚、この選択エッチングにおいては、シリコン酸化膜２３は殆どエッチングされることはない。
【００２３】
この後、図１１、図１２に示すように、マスク膜であるシリコン酸化膜（ＢＳＧ膜）２２を薬液により除去するとともに、全面に第３多結晶シリコン膜２４を形成する。これにより、選択ゲート線（ＳＧ）の形成される選択ゲート領域ＳＧＡにおいて、第１多結晶シリコン膜１３上に第３多結晶シリコン膜２４が形成され、第１多結晶シリコン膜１３と第３多結晶シリコン膜２４との導通をとることができる。尚、図１１は、図１に示す線Ａ１−Ａ２における断面図、即ち、選択ゲート領域ＳＧＡにおける断面図であり、図１２は、図１に示すＢ１−Ｂ２における断面図である。
【００２４】
この後、ワード線（ＷＬ）の形成される領域、選択ゲート線（ＳＧ）の形成される領域にＳｉＮ膜２５を形成し、ＲＩＥによりＳｉＮ膜２５の形成されていない領域において、第１ゲート絶縁膜１２の表面までエッチングを行い、その後、不図示のイオン注入により拡散層を形成した後、ＣＶＤ等により絶縁膜２６を形成し、層間絶縁膜２７を形成する。
【００２５】
このとき図１２に示すように、第１多結晶シリコン膜１３の表面の段差が選択ゲート線（ＳＧ）内に配置されるようなレイアウトを採用することにより、選択ゲート線（ＳＧ）の形成される選択ゲート領域ＳＧＡにおいては、第１多結晶シリコン膜１３と第３多結晶シリコン膜２４とが広い面積で接触するように形成することができる。よって、第１多結晶シリコン膜１３と第３多結晶シリコン膜２４における接触抵抗を低くすることができる。
【００２６】
尚、ワード線（ＷＬ）の形成されるメモリセルアレイ領域ＭＣＡにおいては、各々第１ゲート絶縁膜１２と第２ゲート絶縁膜となるインターポリ絶縁膜２０により挟まれた第１多結晶シリコン膜１３からなる浮遊ゲートと、第２多結晶シリコン膜２１と第３多結晶シリコン膜２４からなる制御ゲート３１とを備えたメモリセルが形成される。
【００２７】
この後、絶縁膜２６及び層間絶縁膜２７にコンタクトホールを開口したうえで、不図示のビット線を形成し、更に配線等を適宜形成することにより、ＮＡＮＤ型ＥＥＰＲＯＭが作製される。
【００２８】
本実施の形態における製造方法では、以下の効果がある。
【００２９】
即ち、通常は開口を有するシリコン酸化膜（ＢＳＧ膜）２２をマスク膜として開口下の第２多結晶シリコン膜２１及びインターポリ絶縁膜２０を直ちにエッチング除去するので、選択ゲート領域ＳＧＡにおける素子分離絶縁膜１９上には、インターポリ絶縁膜２０と第２多結晶シリコン膜２１が残留する。この場合、マスク膜の剥離の際に、第２多結晶シリコン膜２１やインターポリ絶縁膜２０に存在しているピンホールより薬液が進入しやすく、素子分離絶縁膜１９が薬液によりダメージを受けやすいといった問題があった。特に、素子形成領域における第１多結晶シリコン膜１３を凹状にオーバーエッチングした場合には、同時に素子分離絶縁膜１９上の第２多結晶シリコン膜２１が薄くなるため、この問題が顕著となる。しかしながら、本実施の形態では、素子分離絶縁膜１９上にはインターポリ絶縁膜２０を介し、シリコン酸化膜２３が形成されているため、素子分離絶縁膜１９までＤＨＦやＨ２ＳＯ４−Ｈ２Ｏ２といったマスク膜のエッチングに用いられる薬液が到達することを防ぐことができ、これらの薬液により素子分離絶縁膜１９が受けるダメージを防止することができる。
【００３０】
即ち、ＮＡＮＤ型ＥＥＰＲＯＭにおいて、微細化に伴い素子分離溝１６へのシリコン酸化膜１８の埋め込みが困難となる傾向にあることから、埋め込み性の良いシリコン酸化膜１８の開発が進んでいるが、このような埋め込み性の良いシリコン酸化膜１８は、薬液によるダメージを受けやすいという問題がある。このため、不揮発性半導体記憶装置を製造する際に行われるウエットエッチング等の薬液を用いた工程において、素子分離絶縁膜１９におけるシリコン酸化膜１８をこれら薬液から保護する必要があるが、本実施の形態では、素子分離絶縁膜１９上にシリコン酸化膜２３を形成することにより、シリコン酸化膜１８への薬液の進入を防ぐことができ、シリコン酸化膜１８が薬液から受けるダメージを防止することができる。
【００３１】
また、素子分離絶縁膜１９上にはシリコン酸化膜２３が形成されているため、素子形成領域上に形成された第１多結晶シリコン膜１３のみを選択的にエッチングすることができ、素子形成領域上の第１多結晶シリコン膜１３を凹形状にオーバーエッチングした場合であっても、素子分離絶縁膜１９上のシリコン酸化膜２３は殆どエッチングされることがない。従って、他の要因を考慮することなく、素子形成領域上の第１多結晶シリコン膜１３を所望の深さまでエッチングすることができるため、製造マージンの拡大、製造プロセスの簡略化が可能となる。
【００３２】
〔第２の実施の形態〕
第２の実施の形態は、第１の実施の形態において、シリコン酸化膜（ＢＳＧ膜）２２の開口下の第２多結晶シリコン膜２１を熱酸化してシリコン酸化膜２３に変換するかわりに、第２多結晶シリコン膜２１をエッチングにより除去した後、第２多結晶シリコン膜２１を除去した領域に、シリコン酸化膜（ＢＳＧ膜）２３をＣＶＤにより置換形成するものである。
【００３３】
具体的には、図７（ａ）、（ｂ）において、選択ゲート領域ＳＧＡにおけるシリコン酸化膜（ＢＳＧ膜）２２の開口下の第２多結晶シリコン膜２１をエッチングにより除去する。この後、図８（ａ）、（ｂ）に示すように、この領域にＣＶＤによりシリコン酸化膜２３を堆積し平坦化する。これにより、高温の加熱を行うことなく、所望の領域のみシリコン酸化膜２３を形成することができる。
【００３４】
以上、本発明の各実施の形態の不揮発性半導体記憶装置の製造方法について詳細に説明したが、本発明は上記実施の形態に限定されるものではなく、これ以外の形態をとることが可能である。例えば、周辺回路領域における周辺回路トランジスタを選択トランジスタと同様に形成してもよく、その他、本発明の主旨を逸脱しない範囲内で種々変形して実施することができる。
【図面の簡単な説明】
【００３５】
【図１】本発明の実施の形態におけるＥＥＰＲＯＭのメモリセルアレイのレイアウト図
【図２】本発明の実施の形態におけるＥＥＰＲＯＭの製造工程断面図（１）
【図３】本発明の実施の形態におけるＥＥＰＲＯＭの製造工程断面図（２）
【図４】本発明の実施の形態におけるＥＥＰＲＯＭの製造工程断面図（３）
【図５】本発明の実施の形態におけるＥＥＰＲＯＭの製造工程断面図（４）
【図６】本発明の実施の形態におけるＥＥＰＲＯＭの製造工程断面図（５）
【図７】本発明の実施の形態におけるＥＥＰＲＯＭの製造工程断面図（６）
【図８】本発明の実施の形態におけるＥＥＰＲＯＭの製造工程断面図（７）
【図９】本発明の実施の形態におけるＥＥＰＲＯＭの製造工程断面図（８）
【図１０】本発明の実施の形態におけるＥＥＰＲＯＭの製造工程断面図（９）
【図１１】本発明の実施の形態により製造されたＥＥＰＲＯＭの図１のＡ１−Ａ２における断面図
【図１２】本発明の実施の形態により製造されたＥＥＰＲＯＭの図１のＢ１−Ｂ２における断面図
【符号の説明】
【００３６】
１１・・・シリコン基板、  １２・・・第１ゲート絶縁膜、  １３・・・第１多結晶シリコン膜、  １７・・・酸化シリコン膜、１８・・・酸化シリコン膜、１９・・・素子分離絶縁膜、２１・・・第２多結晶シリコン膜、２３・・・シリコン酸化膜、２４・・・第３多結晶シリコン膜、  ２５・・・ＳｉＮ膜、  ２６・・・絶縁膜、  ２７・・・層間絶縁膜、  ＳＧＡ・・・選択ゲート領域、  ＭＣＡ・・・メモリセル領域、  ＳＧ・・・選択ゲート線、  ＷＬ・・・ワード線、  ＢＬ・・・ビット線
【図１】
2008159730.tif 000003
【図２】
2008159730.tif 000004
【図３】
2008159730.tif 000005
【図４】
2008159730.tif 000006
【図５】
2008159730.tif 000007
【図６】
2008159730.tif 000008
【図７】
2008159730.tif 000009
【図８】
2008159730.tif 000010
【図９】
2008159730.tif 000011
【図１０】
2008159730.tif 000012
【図１１】
2008159730.tif 000013
【図１２】
2008159730.tif 000014