(57)【要約】【課題】不揮発性半導体記憶装置のデータ保持特性を向上させる。【解決手段】電荷蓄積部である窒化シリコン膜ＳＩＮと、その上下に位置する酸化膜ＢＯＴＯＸ、ＴＯＰＯＸの積層膜からなるＯＮＯ膜、その上部のメモリゲート電極ＭＧ、ソース領域ＭＳおよびドレイン領域ＭＤを有し、ホットキャリア注入により書込みもしくは消去を行うメモリセルにおいて、窒化シリコン膜ＳＩＮに含まれるＮ−Ｈ結合とＳｉ−Ｈ結合の合計密度を５×１０２０ｃｍ−３以下にする。【選択図】図１
2008277530.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板中に形成された一対のソース及びドレイン領域と、
前記ソース及びドレイン領域の間の前記半導体基板の領域上に形成された第１のゲート電極と、
前記半導体基板の表面と前記第１のゲート電極との間に形成された電荷蓄積部と、
を有し、
前記電荷蓄積部は、Ｎ−Ｈ結合とシリコンとＳｉ−Ｈ結合との合計の密度が５×１０２０ｃｍ−３以下の第１の窒化膜を含み、
前記電荷蓄積部にホットキャリアの注入により書込み又は消去が行なわれることを特徴とする不揮発性半導体記憶装置。
【請求項２】
請求項１記載の不揮発性半導体記憶装置において、
さらに、前記電荷蓄積部は第２の窒化膜を含み、
前記第１の窒化膜は前記第２の窒化膜と前記半導体基板の表面との間に配置されていることを特徴とする不揮発性半導体記憶装置。
【請求項３】
請求項２記載の不揮発性半導体記憶装置において、
前記第１の窒化膜の膜厚は３ｎｍ以下であることを特徴とする不揮発性半導体記憶装置。
【請求項４】
請求項２記載の不揮発性半導体記憶装置において、
さらに、前記電荷蓄積部は第３の窒化膜を含み、
前記第３の窒化膜は前記第２の窒化膜と前記第１のゲート電極との間に配置され、
前記第３の窒化膜は、Ｎ−Ｈ結合とＳｉ−Ｈ結合との合計の密度が５×１０２０ｃｍ−３以下の窒化膜であることを特徴とする不揮発性半導体記憶装置。
【請求項５】
請求項４記載の不揮発性半導体記憶装置において、
前記第３の窒化膜の膜厚は３ｎｍ以下であることを特徴とする不揮発性半導体記憶装置。
【請求項６】
請求項１記載の不揮発性半導体記憶装置において、
さらに、前記ソース及びドレイン領域の間の前記半導体基板の領域上に形成された第２のゲート電極とを有することを特徴とする不揮発性半導体記憶装置。
【請求項７】
請求項１記載の不揮発性半導体記憶装置において、
前記第１の窒化膜は、化学的気相堆積法により窒化膜を堆積した後、プラズマ状態の窒素で窒化して形成されていることを特徴とする不揮発性半導体記憶装置。
【請求項８】
請求項１記載の不揮発性半導体記憶装置において、
前記第１の窒化膜は、スパッタリング法により堆積して形成されていることを特徴とする不揮発性半導体記憶装置。
【請求項９】
請求項１記載の不揮発性半導体記憶装置において、
前記第１の窒化膜は、ＳｉＣｌ４もしくはＳｉ２Ｃｌ６とプラズマ状態の窒素ガスとを交互に暴露する原子層堆積法により堆積して形成されていることを特徴とする不揮発性半導体記憶装置。
【請求項１０】
請求項１記載の不揮発性半導体記憶装置において、
さらに、前記第１の窒化膜と前記半導体基板の表面との間に酸化膜が配置され、
前記第１の窒化膜は、前記酸化膜の一部をプラズマ窒化することにより形成されていることを特徴とする不揮発性半導体記憶装置。
【請求項１１】
請求項１記載の不揮発性半導体記憶装置において、
前記第１の窒化膜は酸窒化膜であることを特徴とする不揮発性半導体記憶装置。
【請求項１２】
請求項１記載の不揮発性半導体記憶装置において、
前記窒化膜は、窒化シリコン膜であって、前記窒化シリコン膜の組成をＳｉ３＋ＸＮ４とした場合に、Ｘが０．０５以下であることを特徴とする不揮発性半導体記憶装置。
【請求項１３】
請求項１記載の不揮発性半導体記憶装置において、
更に、メモリ領域内に形成された第１のメモリセルと第２のメモリセルとを有し、
前記第１のメモリセルは、前記ソース及びドレイン領域と、前記第１のゲート電極と、前記電荷蓄積部と、前記電荷蓄積部と前記半導体基板の表面との間に酸化膜とを有し、
前記第２のメモリセルは、第２のゲート電極と、前記半導体基板の表面と前記第２のゲート電極との間に第２の窒化膜とを有し、
前記第１の窒化膜は、前記第２の窒化膜の膜の一部であり、
前記第２の窒化膜は、前記メモリ領域の前記半導体基板の表面のコンタクト部以外の全面を覆っていることを特徴とする不揮発性半導体記憶装置。
【請求項１４】
請求項１記載の不揮発性半導体記憶装置において、
更に、前記半導体基板の表面と前記電荷蓄積部との間に形成された酸化膜と、
を有し
前記酸化膜と前記半導体基板との界面もしくは前記酸化膜内に、ハロゲン元素とシリコン元素との結合を有することを特徴とする不揮発性半導体記憶装置。
【請求項１５】
請求項１４記載の不揮発性半導体記憶装置において、
前記ハロゲン元素は、フッ素であることを特徴とする不揮発性半導体記憶装置。
【請求項１６】
メモリ領域内に形成され、窒化膜を含むゲート絶縁膜を有する、ホットキャリアの注入により書込み又は消去を行なう第１のトランジスタと、
ロジック領域内に形成された第２のトランジスタと、
前記第１トランジスタの第１のソース又は第１のドレインに対し電気的に接続された第１のコンタクトと、
前記第２トランジスタの第２のソース又は第２のドレインに対し電気的に接続された第２のコンタクトと、
を有し、
前記第１のトランジスタの前記第１のゲート電極、前記第１のソース及び第１のドレインは、自己整合コンタクトを形成するための窒化シリコン膜に覆われていないか、又は、一部が覆われており、
前記第２のトランジスタの前記第２のコンタクトが接続されている前記第２のソース又は第２のドレイン上に、自己整合コンタクトを形成するための窒化シリコン膜が形成されていることを特徴とする不揮発性半導体記憶装置。
【請求項１７】
請求項１６記載の不揮発性半導体記憶装置において、
前記一部は、前記第１のコンタクトが接続されている前記第１のソース又は前記第１のドレインであることを特徴とする不揮発性半導体記憶装置。
【請求項１８】
半導体基板中に形成された一対のソース及びドレイン領域と、
前記ソース及びドレイン領域の間の前記半導体基板の領域上に形成された第１のゲート電極と、
前記半導体基板の表面と前記第１のゲート電極との間に形成された電荷蓄積部と、
前記半導体基板の表面と前記電荷蓄積部との間に形成された酸化膜と、
を有し、
前記酸化膜と前記半導体基板との界面もしくは前記酸化膜内に、ハロゲン元素とシリコン元素との結合を有し、
前記電荷蓄積部にホットキャリアの注入により書込み又は消去が行なわれることを特徴とする不揮発性半導体記憶装置。
【請求項１９】
請求項１８記載の不揮発性半導体記憶装置において、
前記ハロゲン元素は、フッ素であることを特徴とする不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に関し、特に、データ保持特性の向上に適した不揮発性半導体記憶装置に関するものである。
【背景技術】
【０００２】
電気的に書込・消去が可能な不揮発性半導体記憶装置として、ＥＥＰＲＯＭ(Electrically Erasable and Programmable Read Only Memory)が広く使用されている。現在広く用いられているフラッシュメモリに代表されるこれらの記憶装置（メモリ）は、ＭＯＳ(Metal Oxide Semiconductor)トランジスタのゲート電極下に、酸化膜で囲まれた導電性の浮遊ゲート電極やトラップ性絶縁膜を有しており、浮遊ゲートやトラップ性絶縁膜での電荷蓄積状態を記憶情報とし、それをトランジスタの閾値として読み出すものである。
【０００３】
このトラップ性絶縁膜とは、電荷の蓄積可能な絶縁膜をいい、一例として、窒化シリコン膜等があげられる。このような電荷蓄積領域への電荷の注入・放出によってＭＯＳトランジスタのしきい値をシフトさせ記憶素子として動作させる。このような窒化シリコン膜を電荷蓄積領域とする不揮発性メモリをＭＯＮＯＳ(Metal Oxide Nitride Oxide Semiconductor)型メモリと呼んでおり、導電性の浮遊ゲート膜と比べ、離散的に電荷を蓄積するためにデータ保持の信頼性に優れる。また、データ保持の信頼性に優れているために窒化シリコン膜上下の酸化膜を薄膜化でき、書込み・消去動作の低電圧化が可能である、等の利点を有する。
【０００４】
上記ＭＯＮＯＳ型メモリの電荷蓄積領域に用いられている窒化シリコン膜は、必ず水素を含有しており、一般的に用いられる減圧化学的気相堆積（ＬＰＣＶＤ：Low Pressure Chemical Vapor Deposition)法で成膜した場合の含有水素濃度は３×１０２１ｃｍ−３程度であることが知られている（例えば非特許文献１参照）。これらの水素は、シリコンと水素の結合（Ｓｉ−Ｈ結合）もしくは窒素と水素の結合（Ｎ−Ｈ結合）の形で存在しており、一般に、Ｓｉ−Ｈ結合よりもＮ−Ｈ結合の方が多い（例えば非特許文献２参照）。
【０００５】
ＭＯＮＯＳ型メモリの電荷蓄積領域に用いられている窒化シリコン膜の水素に関しては、Ｓｉ−Ｈ結合の密度を下げることでデータ保持特性を向上させる提案が幾つかなされている。特許文献１（特開２００６−１２８５９３号公報）では、ジクロルシラン（ＤＣＳ：ＳｉＣｌ２Ｈ２）／アンモニア（ＮＨ３）の流量比が０．１以下の条件で化学的気相堆積（ＣＶＤ：Chemical Vapor Deposition)法により窒化シリコン膜を成膜し、Ｓｉ−Ｈ結合の密度を１×１０２１ｃｍ−３以下とする。その結果、窒化シリコン膜中のトラップ密度が下がって、窒化シリコン膜中の電荷の移動を起こりにくくなり、データ保持特性を向上させることができるとする。
【０００６】
特許文献２（特開２００４−３５６５６２号公報）では、原子層堆積（ＡＬＤ：Atomic Layer Deposition)法を用いて、窒化シリコン膜中のＳｉ−Ｈ結合の密度を１×１０２０ｃｍ−３以下とする。その結果、窒化シリコン膜中の浅いトラップを減って、窒化シリコン膜中の電荷の移動を起こりにくくなり、データ保持特性を向上させることができるとする。
【０００７】
窒化シリコン膜中にＳｉ−Ｈ結合より高い密度で存在するＮ−Ｈ結合ではなく、Ｓｉ−Ｈ結合が着目されるのは、Ｓｉ−Ｈ結合の方がより結合エネルギーが小さく、製造工程中の熱負荷等のエネルギーで結合が切れやすいためである。
【０００８】
Ｎ−Ｈ結合も含めて水素濃度の低い窒化シリコン膜を形成する方法としては、水素が含まれないガスを用いて成膜する方法があり、特許文献３（特開２００２−２０３９１７号公報）に、四塩化珪素ＳｉＣｌ４と電離したプラズマ状態の窒素を用いて窒化シリコン膜を形成する方法が開示されている。
【特許文献１】特開２００６−１２８５９３号公報
【特許文献２】特開２００４−３５６５６２号公報
【特許文献３】特開２００２−２０３９１７号公報
【非特許文献１】Physical Review B, Vol. 48, pp. 5444, 1993.
【非特許文献２】Journal of the Electrochemical Society, Vol. 124, pp. 909, 1977.
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明が解決しようとする課題は、電荷蓄積領域として窒化シリコン膜を用い、ホットキャリア（ホットエレクトロンもしくはホットホール）を注入して書込みもしくは消去を行う不揮発性半導体メモリを有する半導体装置において、本発明者が発見した従来知られていないメカニズムで引き起こされるデータ保持特性の悪化である。
【００１０】
上記データ保持特性を悪化させるメカニズムは、「水素の放出」、「水素の拡散」、「水素による劣化反応」、の３つから成る。以下に、各々のメカニズムを説明する。
【００１１】
なお、ここでは、窒化シリコン膜に電子を注入してＭＯＮＯＳ型メモリのしきい値電圧を上げることを「書込み」、しきい値電圧が上がった状態を「書込み状態」、窒化シリコン膜にホールを注入する、もしくは、窒化シリコン膜に蓄積した電子を放出してＭＯＮＯＳ型メモリのしきい値電圧を下げることを「消去」、しきい値電圧が下がった状態を「消去状態」と定義する。また、以下、ｎチャネルのＭＯＮＯＳ型メモリをもとに説明を行う。ｐチャネルのＭＯＮＯＳ型メモリでも原理的に同様に取り扱うことができる。
【００１２】
最初の「水素の放出」は、電荷蓄積領域の窒化シリコン膜に、書込み時にホットエレクトロンを注入する、もしくは、消去時にホットホールを注入することで引き起こされる。ホットキャリアのエネルギーで窒化シリコン膜中に存在するＮ−Ｈ結合およびＳｉ−Ｈ結合が切断され、未結合の水素が生じる。その状態で１００℃〜１５０℃程度の高温に温度が上がると、窒化シリコン膜から未結合の水素が酸化シリコン膜やシリコン基板に放出される。製造工程中の熱エネルギーと比べホットキャリアのエネルギーは高く、Ｓｉ−Ｈ結合だけでなく、Ｓｉ−Ｈ結合より結合エネルギーが高いＮ−Ｈ結合も切断される。
【００１３】
よって、Ｓｉ−Ｈ結合よりも密度の高いＮ−Ｈ結合を減らすことが、水素の放出量の低減に有効である。また、ホットキャリア注入の温度が高いほど、データ保持特性の悪化が大きくなるという特徴がある。これは、水素が放出されやすくなる高温でホットキャリア注入を行う方が、未結合状態になった水素が再結合する前に放出される確率が高まるので、水素の放出量が多くなるためである。
【００１４】
続く「水素の拡散」は、高温に保持している最中に起こる。電荷蓄積領域の窒化シリコン膜から放出された水素が、酸化シリコン膜中もしくはシリコン基板中を拡散して、水素が放出されたメモリセルから周囲に拡がっていく。ホットキャリア注入を行っていないメモリセルにおいても、周囲のホットキャリア注入を行ったメモリセルから放出された水素が拡散してくると、データ保持特性の悪化が起こる。また、保持の温度が高いほど拡散は速くなるため、データ保持特性の悪化は大きくなる。
【００１５】
「水素による劣化反応」は、ｐ型トランジスタの劣化現象としてよく知られているＮＢＴＩ(Negative Bias Temperature Instability)と同様の劣化反応が起きると考えている。拡散した水素が書込み状態でしきい値電圧の高いメモリセルに到達すると、拡散してきた水素とシリコン基板に蓄積しているホールがＮＢＴＩ反応を起こし、シリコン基板／酸化シリコン膜の界面に界面準位が、酸化シリコン膜中に正の固定電荷が生成される。これら界面準位と正の固定電荷が書込み状態のしきい値電圧が低下させ、データ保持の悪化を引き起こす。シリコン基板にホールが蓄積していることがデータ保持特性悪化の条件であるため、水素による劣化反応は、消去状態でしきい値電圧の低いメモリセルではシリコン基板の表面にホールが蓄積されていないため起こらない。また、ｐチャネルのＭＯＮＯＳ型メモリの場合、しきい値電圧が高くチャネルが反転状態にあるメモリセルにおいて、水素による劣化反応が起こる。
【００１６】
以上のメカニズムから分かるように、本劣化の特徴として、（ａ）ホットキャリア注入する際の基板温度が高いほど、データ保持特性の悪化が大きい、（ｂ）データ保持の温度が高いほど、データ保持特性の悪化が大きい、（ｃ）消去状態ではしきい値電圧の低下は起こらない、（ｄ）周囲のメモリセルでホットキャリア注入を行うと、ホットキャリア注入を行っていないメモリセルでもデータ保持特性の悪化が見られる、等が挙げられる。
【００１７】
これらの特徴（ａ）〜（ｄ）を表すデータ保持特性を、図１９〜図２２にそれぞれ示す。図１９は、基板温度１２５℃と１５０℃で書換えを行った後に基板温度１５０℃で保持した場合の書き込みを行った後のメモリセルのデータ保持特性であり、書換え時にホットキャリア注入をする際の基板温度が高いほどしきい値電圧の低下量が大きくデータ保持特性が悪い。悪これは、上記（ａ）の特徴が示されている。
【００１８】
図２０は、基板温度１５０℃で書換えを行った後に基板温度１２５℃と１５０℃で保持した場合の書き込みを行った後のメモリセルのデータ保持特性であり、（ｂ）のデータ保持時の温度が高いほど、しきい値電圧の低下量が大きくデータ保持特性の悪化が大きい特徴が示されている。
【００１９】
図２１は、基板温度１５０℃で書換えを行った後に１５０℃の温度で保持した場合の消去状態のメモリセルのデータ保持特性であり、消去状態ではしきい値電圧の低下は起こらない（ｃ）の特徴が示されている。
【００２０】
図２２は、隣のセルを基板温度１５０℃で書換えを行った場合と行っていない場合の１５０℃での書き込みを行なった後のメモリセルのデータ保持特性であり、データ保持特性を測定したメモリセルは書換えを行っていない。隣のメモリセルでホットキャリア注入を行うことでホットキャリア注入を行っていないメモリセルでもデータ保持特性の悪化が見られ、（ｄ）の特徴が示されている。
【００２１】
本発明の目的は、不揮発性半導体記憶装置のデータ保持特性の悪化を抑制し、信頼性の向上を図ることにある。より具体的には、ホットキャリアの注入により窒化シリコン膜から放出された水素とシリコン基板に蓄積したホールとが引き起こすＮＢＴＩ反応によるデータ保持特性の悪化を抑制することにある。
【００２２】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００２３】
本願において開示される発明は、課題であるデータ保持特性の悪化を引き起こす３つのメカニズム、「水素の放出」、「水素の拡散」、「水素による劣化反応」、を抑制するものである。そのうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００２４】
本発明に係る不揮発性半導体記憶装置は、半導体基板中に形成された一対のソース及びドレイン領域と、ソース及びドレイン領域の間の半導体基板の領域上に形成された第１のゲート電極と、半導体基板の表面と第１のゲート電極との間に形成された電荷蓄積部と、を有し、電荷蓄積部は、窒素と水素の結合（Ｎ−Ｈ結合）とシリコンと水素の結合（Ｓｉ−Ｈ結合）との合計の密度が５×１０２０ｃｍ−３以下の第１の窒化膜を含み、電荷蓄積部にホットキャリアの注入により書込み又は消去が行なわれるものである。
【００２５】
また、本発明の他の不揮発性半導体記憶装置は、メモリ領域内に形成され、窒化膜を含むゲート絶縁膜を有する、ホットキャリアの注入により書込み又は消去を行なう第１のトランジスタと、ロジック領域内に形成された第２のトランジスタと、第１トランジスタの第１のソース又は第１のドレインに対し電気的に接続された第１のコンタクトと、第２トランジスタの第２のソース又は第２のドレインに対し電気的に接続された第２のコンタクトと、を有し、第１のトランジスタの第１のゲート電極、第１のソース及び第１のドレインは、自己整合コンタクトを形成するための窒化シリコン膜に覆われていないか、又は、一部が覆われており、第２のトランジスタの第２のコンタクトが接続されている第２のソース又は第２のドレイン上に、自己整合コンタクトを形成するための窒化シリコン膜が形成されているものである。
【００２６】
また、本発明の他の不揮発性半導体記憶装置は、半導体基板中に形成された一対のソース及びドレイン領域と、ソース及びドレイン領域の間の半導体基板の領域上に形成された第１のゲート電極と、半導体基板の表面と前記第１のゲート電極との間に形成された電荷蓄積部と、を有し、酸化膜と前記半導体基板との界面もしくは前記酸化膜内にハロゲン元素とシリコン元素との結合を有し、電荷蓄積部にホットキャリアの注入により書込み又は消去が行なわれるものである。
【発明の効果】
【００２７】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００２８】
不揮発性半導体記憶装置の高信頼化を図ることができる。特に、書換え後のデータ保持特性の劣化抑制を図ることができる。
【発明を実施するための最良の形態】
【００２９】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態を説明する図面においては、構成をわかりやすくするために平面図であってもハッチングを付す場合がある。
【００３０】
また、以下の実施の形態では、ｎ型チャネルのメモリセルをもとに説明を行う。ｐ型チャネルのメモリセルの場合も、ｎ型チャネルのメモリセルと同様に、取り扱うことができる。すなわち、ｐ型チャネルのメモリセルにおいても、電荷蓄積部の窒化シリコン膜へのホットキャリア注入によって水素を放出し、放出した水素とシリコン基板のホールがＮＢＴＩ反応を引き起こして、データ保持特性を悪化させる。
【００３１】
（実施の形態１）
第１の実施の形態では、データ保持特性の悪化を引き起こす３つのメカニズムのうち「水素の放出」を減らすことで、データ保持特性の悪化を抑制する。具体的には、電荷蓄積部である窒化シリコン膜中に存在するＮ−Ｈ結合とＳｉ−Ｈ結合を減らして、ホットキャリア注入による水素の放出量を減らす。以下、水素濃度はＮ−Ｈ結合とＳｉ−Ｈ結合の合計の濃度を表しており、水素濃度は、ＳＩＭＳ(Secondary Ion Mass Spectroscopy)又は、昇温脱離分析ＴＤＳ(thermal desorption spectroscopy)で測定することができる。
【００３２】
図１は、本実施の形態の代表的な不揮発性半導体記憶装置（フラッシュメモリ）の要部断面図である。
【００３３】
図１に示されるように、メモリセルは、電荷蓄積部である窒化シリコン膜（窒化膜）ＳＩＮと、その上下に位置する酸化膜（酸化シリコン膜）ＢＯＴＯＸ、ＴＯＰＯＸの積層膜からなるＯＮＯ膜（ＯＮＯ）、ｎ型ポリシリコンのような導電体からなるメモリゲート電極ＭＧ、ｎ型の不純物（が導入された半導体領域（シリコン領域））よりなるソース領域（ソース拡散層、ｎ型半導体領域）ＭＳ、ｎ型の不純物（が導入された半導体領域（シリコン領域））よりなるドレイン領域（ドレイン拡散層、ｎ型半導体領域）ＭＤを有する。
【００３４】
ソース領域ＭＳおよびドレイン領域ＭＤは、ｐ型のシリコン基板（半導体基板）ＰＳＵＢ上に設けられたｐ型ウェル領域ＰＷＥＬ中に形成される。窒化シリコン膜ＳＩＮには、水素濃度を低減した膜を用いる。窒化シリコン膜ＳＩＮとして、水素濃度を低減したシリコン酸窒化膜を用いても良い。
【００３５】
図１に示すメモリセルの書込み動作および消去動作を図２に示す。書込み動作は、チャネルホットエレクトロン注入によって行う。書込み電圧としては、例えば、ソース領域ＭＳに印加する電圧は５Ｖ、メモリゲート電極ＭＧに印加する電圧は７Ｖ、ドレイン領域ＭＤに印加する電圧は０Ｖ、ウェルに印加する電圧は０Ｖとする。消去動作は、バンド間トンネル現象（ＢＴＢＴ：Band-To-Band Tunneling）で発生したホールを加速し注入する。消去電圧としては、例えば、メモリゲート電極ＭＧに印加する電圧を−５Ｖとし、ソース領域ＭＳに印加する電圧は６Ｖ、ドレイン領域ＭＤに印加する電圧は０Ｖ、ウェルに印加する電圧は０Ｖとする。読出し動作は、例えば、ドレイン領域ＭＤに印加する電圧を１．５Ｖ、ソース領域ＭＳに印加する電圧を０Ｖ、メモリゲート電極ＭＧに印加する電圧を１．５Ｖとし、ソース・ドレイン間の電圧を書込み時と逆方向にして行う。
【００３６】
書込み動作、消去動作および読出し動作を、ソースとドレインに印加する電圧を反対にして行うことで、電荷の蓄積箇所をソース側とドレイン側の２箇所にして、２ビット／セル動作にすることも可能である。
【００３７】
上記消去方式の代わりに、メモリゲートに負電圧を印加し、ＦＮトンネリングで電子をシリコン基板に引き抜く、もしくは、ＦＮトンネリングでホールを基板から注入する消去方式でも良い。また、メモリゲートに正電圧を印加し、ＦＮトンネリングで電子をメモリゲートに引き抜く、もしくは、ＦＮトンネリングでホールをメモリゲートから注入する消去方式でも良い。
【００３８】
続いて、電荷蓄積部の窒化シリコン膜に含まれる水素量を低減する効果を説明する。上で説明したように、窒化シリコン膜から放出される水素とシリコン基板に蓄積しているホールの両方の存在が、ＮＢＴＩ反応を起こし、データ保持特性を悪化させる。このＮＢＴＩ反応の速度は、水素量に比べホール量が十分多い場合には水素量により律則され、逆にホール量に比べ水素量が十分多い場合にはホール量により律則されることになる。
【００３９】
図３に窒化シリコン膜中のＮ−Ｈ結合とＳｉ−Ｈ結合の合計密度と基板温度１５０℃の高温で１０万回書換えを行った後の１５０℃・１０００時間のデータ保持時の閾値電圧低下量との関係を示す。窒化シリコン膜中のＮ−Ｈ結合とＳｉ−Ｈ結合の合計密度は、６５０℃でのＬＰＣＶＤ法で成膜した用いた場合２．２×１０２１ｃｍ−３、温度を上げて７００℃のＬＰＣＶＤ法で成膜した場合９×１０２０ｃｍ−３、ＳｉＨ２Ｃｌ２ガスとＮＨ３プラズマガスを交互に導入して成膜する一般的なＡＬＤ法では水素濃度を同じ温度におけるＬＰＣＶＤ法で成膜した場合よりも１／２から１／３減すことができ６３０℃で成膜した場合１．１×１０２１ｃｍ−３となった。これらの窒化シリコン膜を用いたメモリセルでデータ保持特性を測定すると特性は変わらない。これは、ＮＢＴＩ反応の速度をホール量が律則している領域であり、水素量ではなくホール量が特性を決めているためである。
【００４０】
これに対して、詳細を後述する水素を含まないシリコン含有ガスと窒化プラズマガスを交互に暴露するＡＬＤ法で成膜した窒化シリコン膜では、Ｎ−Ｈ結合とＳｉ−Ｈ結合の合計密度を１０２０ｃｍ−３台前半まで減らすことができ、その結果、データ保持特性が改善する。若干の水素含有ＮＨ３プラズマガスを合わせて導入することで、１０２０ｃｍ−３台前半でＮ−Ｈ結合とＳｉ−Ｈ結合の合計密度を振ると、Ｎ−Ｈ結合とＳｉ−Ｈ結合の合計密度に依存して、データ特性が変化する。これは、ＮＢＴＩ反応の速度が水素量に律則している領域へ移ったことを示しており、ホール量ではなく水素量が特性を決めている。以上より、窒化シリコン膜中のＮ−Ｈ結合とＳｉ−Ｈ結合の合計密度を５×１０２０ｃｍ−３以下にすることで、データ保持特性改善の効果が得られることが分かる。
【００４１】
以下、別の方法にて、データ保持特性の改善効果が現れる窒化シリコン膜中のＮ−Ｈ結合とＳｉ−Ｈ結合の合計密度を導出する。上記「発明が解決しようとする課題」にて説明したように、窒化シリコン膜中にホットエレクトロンを注入すると窒化シリコン膜から水素が放出する。このホットエレクトロン注入による水素の放出によって窒化シリコン膜中の水素濃度を減らし、どこまで減らせばリテンション特性の劣化が改善するかの確認を行った。
【００４２】
確認実験には、図３に示した７００℃で成膜したＬＰＣＶＤ法の窒化シリコン膜を用いたメモリセルを使用した。実験手順は以下の通りである。まず、１５０℃の高温で窒化膜へ一度目のホットエレクトロン注入をｔ秒間行って窒化膜中の水素を放出して、窒化膜の残留水素濃度を低減する。次に、ホットエレクトロン注入で放出した水素がその後のリテンション実験に影響を与えないように、ホットエレクトロンを注入したメモリセルの近傍に放出された水素の濃度を下げるための十分なアニール（３００℃１時間）を行う。続いて、１５０℃で二度目のホットエレクトロン注入を行って窒化膜中の水素を放出し、ホットエレクトロン注入を行っていない隣のメモリセルでリテンション特性の評価を行う。一度目のホットエレクトロン注入時間ｔを変えて実験を複数回行い、リテンション劣化の抑制効果が現れる窒化膜の残留水素濃度（一度目のホットエレクトロン注入時間ｔの関数）を導出する。
【００４３】
図２３に、一度目のホットエレクトロン注入時間ｔとリテンションのしきい値電圧低下量との関係を評価した実験結果を示す。ホットエレクトロン注入時間ｔを増やすと、１００ｓの時間まではしきい値電圧低下量はほぼ変わらず、１０００ｓs以上ではしきい値電圧の低下量が小さくなりリテンション劣化の抑制効果が現れている。１００ｓまでしきい値電圧低下量が変わらないのは、水素量ではなくホール量でリテンション劣化が決まる反応律則の領域であるためである。１０００ｓ以上でしきい値電圧低下量が小さくなるのは、ホール量ではなく水素量でリテンション劣化が決まる拡散律則の領域であるためと理解できる。
【００４４】
図２３の結果から、リテンション劣化抑制効果が現れる１０００ｓのホットエレクトロン注入時の窒化膜中の水素濃度を見積もる。
【００４５】
窒化膜中の残留水素濃度Ｒ（ｔ）の変化速度ｄＲ（ｔ）／ｄｔは、ホットエレクトロン注入による水素放出速度E(t)に負の符号を付けた値と等しい。水素放出速度は、残留水素とホットエレクトロンが出会う確率、すなわち、ホットエレクトロン注入量残留水素濃度Ｒ（ｔ）とホットエレクトロン注入量Ｊ（Ｃ／ｃｍ２／ｓ）の積に比例する。よって、比例定数をＡとすると、ｄＲ（ｔ）／ｄｔは、
ｄＲ（ｔ）／ｄｔ＝−Ｅ（ｔ）＝−Ａ×Ｊ×Ｒ（ｔ）      式（１）
で表される。式（１）よりＲ（ｔ）をｔの関数で表すと、
Ｒ（ｔ）＝Ｒ０×ｅｘｐ（−αｔ）    式（２）
となる。ここで、Ｒ０、αは定数である。
【００４６】
ｔ＝１０００秒でのＲ（ｔ）が、図２３でリテンション劣化抑制効果が現れる水素密度に相当し、Ｒ０とαが分かれば、その値を導出することができる。
【００４７】
１つ目のＲ０は、ｔ＝０秒での窒化膜中の水素濃度、すなわち、窒化膜に元々含まれる水素濃度である。本実験で用いた窒化膜は７００℃で成膜したＬＰＣＶＤ法の窒化シリコン膜であり、図３に示したように膜の水素濃度Ｒ０は９×１０２０ｃｍ／３である。
【００４８】
もう一方のαを図２３に示したリテンション劣化の実験結果から求められる。図２３に示したリテンションしきい値電圧低下量ΔＶｔｈ＿ｒ（ｔ）は、電荷がシリコン基板に抜ける等の水素劣化以外の成分もしきい値電圧低下量に含まれ、水素劣化による低下成分ΔＶｔｈ＿Ｈ（ｔ）と水素劣化以外の低下成分ΔＶｔｈ＿ｅの和で表される。前者の水素劣化による低下成分ΔＶｔｈ＿Ｈ（ｔ）は二度目のホットエレクトロン注入による水素放出量に比例し、この二度目のホットエレクトロン注入による水素放出量は残留水素濃度Ｒ（ｔ）に比例すると言える。
【００４９】
よって、ΔＶｔｈ＿Ｈ（ｔ）とＲ（ｔ）は比例関係で表される。後者の水素劣化以外の低下成分ΔＶｔｈ＿ｅはｔによらず一定である。すなわち、リテンションのしきい値電圧低下量ΔＶｔｈ＿ｒ（ｔ）は、
ΔＶｔｈ＿ｒ（ｔ）＝ΔＶｔｈ＿Ｈ（ｔ）＋ΔＶｔｈ＿ｅ＝Ｂ×Ｒ（ｔ）＋ΔＶｔｈ＿ｅ＝Ｃ×ｅｘｐ（−αｔ）＋  ΔＶｔｈ＿ｅ    式（３）
となる。式（３）を、図２３の測定データのうちリテンション劣化が拡散律則で決まっている１０００ｓ以降の３点にフィッティングした結果を図２４に示す。この結果より、式（３）の定数Ｃ、α、ΔＶｔｈ＿ｅを求めると、Ｃ＝０．４、α＝０．０００４、ΔＶｔｈ＿ｅ＝０．５となる。
【００５０】
以上のＲ０とαを式（２）に代入して、ｔ＝１０００秒でのＲ（ｔ）を求めると、
Ｒ（１０００ｓ）＝Ｒ０ｅｘｐ（−α×１０００）＝９×１０２０×ｅｘｐ（−０．０００４×１０００）＝６×１０２０
となる。以上より、水素密度低減によるリテンション劣化抑制効果が現れる窒化膜中の水素濃度は約６×1020/cm2と見積もられ、図３に示したリテンション劣化抑制効果が現れる窒化膜中の水素濃度が少なくとも５×1020/cm2以下で効果が得られることが別の方法により確認された。
【００５１】
続いて、以下に、図４〜図７を参照しながら、図１に示す不揮発性半導体記憶装置（メモリセル）の製造方法の一例を説明する。図４〜図７は、本実施の形態の不揮発性半導体記憶装置の製造方法を示す基板の要部断面図である。メモリセルは、メモリ領域にアレイ状に配列しているが、各図には、メモリセル１個のみの断面部を示している。
【００５２】
まず、図４を説明する。ｐ型シリコン基板ＰＳＵＢ上に、必要に応じて、素子分離酸化膜領域ＳＴＩを形成し、メモリセル領域となるｐ型ウェル領域ＰＷＥＬを形成する。このｐ型ウェル領域ＰＷＥＬの表面部に、しきい値を調整するｐ型もしくはｎ型不純物領域（チャネル領域）ＭＥを形成する。
【００５３】
次いで、シリコン基板表面を清浄化処理した後、水素濃度(Ｎ−Ｈ結合とＳｉ−Ｈ結合の合計の濃度)が５×１０２０ｃｍ−３以下の窒化シリコン膜を含むＯＮＯ(Oxide Nitride Oxide)膜を積層する。ＯＮＯ膜を形成するには、例えば下部酸化膜ＢＯＴＯＸを熱酸化もしくはＩＳＳＧ(In-Situ Steam Generation)酸化により形成した後、水素濃度が５×１０２０ｃｍ−３以下の窒化シリコン膜ＳＩＮを形成し、さらに、上部酸化膜ＴＯＰＯＸを気相成長法と熱酸化もしくはＩＳＳＧ酸化で形成する。
【００５４】
書込みおよび消去をともにホットキャリア注入で行う場合、下部酸化膜ＢＯＴＯＸおよび上部酸化膜ＴＯＰＯＸの膜厚は、トンネリング現象が起こりにくい３ｎｍ以上であることが望ましい。消去を、ＦＮトンネリングで電子をシリコン基板に引き抜く、もしくは、ＦＮトンネリングでホールを基板から注入して行う場合、下部酸化膜ＢＯＴＯＸの膜厚を１．５ｎｍ〜３ｎｍ程度と薄くする必要がある。また、消去を、ＦＮトンネリングで電子をゲートに引き抜く、もしくは、ＦＮトンネリングでホールをゲートから注入して行う場合、上部酸化膜ＴＯＰＯＸを形成しないか、上部酸化膜ＴＯＰＯＸの膜厚を２ｎｍ以下に薄くする必要がある。窒化シリコン膜ＳＩＮの膜厚は、しきい値電圧のシフトが十分に得られる電荷を蓄積できる２ｎｍ以上とする。水素濃度の低い窒化シリコン膜の形成方法は、後に詳細に示す。
【００５５】
続いて、ＯＮＯ膜の上に、メモリゲート電極ＭＧとなるｎ型ポリシリコン層ＮＭＧ（１５０ｎｍ程度）を堆積する。
【００５６】
次に、図５を説明する。フォトリソグラフィ技術とドライエッチング技術を用いて、図６に示したｎ型ポリシリコン層ＮＭＧを加工し、メモリゲート電極ＭＧを形成する。このメモリゲート電極は、図面の奥行き方向に延在し、線状のパターンである。続いて、露出した上部酸化膜ＴＯＰＯＸ、窒化シリコン膜ＳＩＮをそれぞれフッ酸と熱リン酸で除去する。その後、低濃度のｎ型不純物のイオン打ち込みを行い、ドレイン部に低濃度ｎ型不純物領域ＭＤＭを、ソース部に低濃度ｎ型不純物領域ＭＳＭを形成する。
【００５７】
次に、図６を説明する。ＯＮＯ膜の下部酸化膜ＢＯＴＯＸのうち表面に露出した部分をフッ酸で除去した後、酸化膜を堆積し、異方性エッチング技術を用いてエッチングすることで、メモリゲート電極ＭＧの側壁に側壁スペーサＳＷを形成する。ｎ型不純物のイオン打ち込みを行うことによりドレイン領域ＭＤとソース領域ＭＳを形成する。続いて、自己整合コンタクト(SAC:Self Align Contact)用の窒化シリコン膜ＳＡＣＳＩＮを堆積させる。
【００５８】
次に、図７を説明する。シリコン基板の全面に配線層間絶縁膜ＩＮＳ１を堆積する。フォトリソグラフィ技術とドライエッチング技術を用いて、ドレイン領域ＭＤ上にコンタクトホールを開口し、開口部（コンタクトホール）に金属層（プラグ）ＣＯＮＴを形成する。その後、フォトリソグラフィ技術とエッチング技術を用いて第１層配線Ｍ１を形成する。次いで、配線層間絶縁膜ＩＮＳ２を堆積する。以降、図示は省略するが、配線層間絶縁膜ＩＮＳ２にコンタクトホールを形成し、さらに、導電性膜を堆積し、パターニングすることにより配線を形成する。このように、配線層間絶縁膜と配線の形成工程を繰り返すことによって、多層の配線を形成することが可能となる。
【００５９】
以上、図４〜図７に示した方法で製造したメモリセルの配線方向は、図７に図示されるように、メモリゲート電極ＭＧとソース領域ＭＳは、紙面に垂直な方向に延在し、ドレイン領域ＭＤに接続され、ビット線となる第１層配線Ｍ１は、メモリゲート電極ＭＧやソース領域ＭＳと直交する方向に延在する。
【００６０】
ソース領域ＭＳは、第１層配線を使って、ドレイン領域ＭＤと平行な方向に延在させても良い。さらには、図８に示すメモリセルのように、ドレイン領域ＭＤとソース領域ＭＳは、拡散層配線として、紙面に垂直な方向に延在し、メモリゲート電極ＭＧは、ドレイン領域ＭＤやソース領域ＭＳの拡散層配線と直交する方向に延在しても良い。
【００６１】
図８に示すメモリセルの製造方法は、図４〜図７に示したメモリセルの製造方法とは異なる。まず、ＯＮＯ膜の下部酸化膜ＢＯＴＯＸ、水素濃度が５×１０２０ｃｍ−３以下の窒化シリコン膜ＳＩＮ、上部酸化膜ＴＯＰＯＸを形成し、フォトリソグラフィ技術とドライエッチング技術を用いて、ソースとドレインを形成する領域のＯＮＯ膜を除去する。次に、熱酸化でＯＮＯ膜を除去した領域に酸化膜ＬＯを形成し、ｎ型の不純物を注入してドレイン領域ＭＤとソース領域ＭＳを形成する。続いて、ポリシリコン層を堆積して、フォトリソグラフィ技術とドライエッチング技術により、メモリゲート電極ＭＧを形成する。このメモリゲート電極は、図面の左右方向に延在し、線状のパターンである。
【００６２】
図８に示したメモリセルでは、ＯＮＯ膜がソース領域ＭＳとドレイン領域ＭＤの上で除去されており、電荷蓄積部として用いる窒化シリコン膜が残っているのは、メモリ領域の一部のみである。これに対し、図９に示すメモリセルのように、電荷蓄積部に用いる窒化シリコン膜でメモリ領域の全面が覆われた構造としても良い。この場合には、コンタクト部を除き、メモリアレイのメモリ領域の全領域を窒化シリコン膜で覆う。窒化シリコン膜は水素を通しにくい膜であるため、窒化シリコン膜で全面を覆うことで、窒化シリコン膜成膜後の製造工程中に電荷蓄積部となる窒化シリコン膜の領域に水素が入り込んで窒化シリコン膜中の水素濃度が５×１０２０ｃｍ−３よりも増加するのを抑制することができる。
【００６３】
図９では、１つのメモリセルのみを開示しているが、本実施例においては、図９における窒化シリコン膜は、他のメモリセルの電荷蓄積膜となるシリコン窒素膜とで共有されるように形成されており、この窒化シリコン膜の側面の端部は、図８のようにメモリセル内にあるのではなく、少なくともメモリ領域の外側に配置されるように形成されていて、窒化シリコン膜は、ボトム酸化膜を覆うように形成されている。すなわち、メモリ領域内では、コンタクト部を除き全面に窒化シリコン膜が形成されており、かつ、ボトム酸化膜の全面を覆っている。
【００６４】
このような構成にするのは、窒化シリコン膜成膜後の製造工程中に発生する水素は、ボトム酸化膜を介して、電荷蓄積部となる窒化シリコン膜の領域に入り込むため、図８の構造と異なり、水素のボトム酸化膜への主な到達経路を、メモリ領域外側の領域を介する経路とすることが可能となる。よって、ボトム酸化膜の全面を窒化シリコン膜で覆うことにより、水素が電荷蓄積部となる窒化シリコン膜の領域に、ボトム酸化膜を介して、入り込み、窒化シリコン膜中の水素濃度を５×１０２０ｃｍ−３よりも増加させてしまう現象を抑制することができる。
【００６５】
なお、メモリ領域のコンタクト部にボトム酸化膜と窒化シリコン膜が形成されていないことは言うまでもない。また、図９では、ボトム酸化膜を全面に形成しているが、ボトム酸化膜を全面に形成することは当該効果を得るためには必須ではなく、ボトム酸化膜形成後に一部を取り除き、その後、全面に窒化シリコン膜を形成しても良い。
【００６６】
以上は、図１に示したシングルゲート型のメモリセルに関する実施例を示してきたが、本発明は、図１０〜図１３に要部断面図を示すスプリットゲート型のメモリセルにおいても電荷蓄積部となる窒化膜に水素濃度が５×１０２０ｃｍ−３以下の窒化膜を用いることにより、同様の効果を得ることができる。
【００６７】
図１０に示すメモリセルは、電荷を蓄積するための窒化シリコン膜ＳＩＮと、その上下に位置する酸化膜ＢＯＴＯＸ、ＴＯＰＯＸの積層膜からなるＯＮＯ膜、ｎ型ポリシリコンのような導電体からなるメモリゲート電極ＭＧ、ｎ型ポリシリコンからなる選択ゲート電極ＳＧ、選択ゲート電極ＳＧ下に位置するゲート絶縁膜ＳＧＯＸ、ｎ型の不純物よりなるソース領域ＭＳ、ｎ型の不純物よりなるドレイン領域ＭＤを有する。なお、ソース領域ＭＳおよびドレイン領域ＭＤは、ｐ型のシリコン基板ＰＳＵＢ上に設けられたｐ型ウェル領域ＰＷＥＬ中に形成される。メモリゲート電極ＭＧを選択ゲート電極ＳＧの側壁スペーサの形状で構成しており、先に、選択ゲートＳＧを形成した後、ＯＮＯ膜（ＢＯＴＯＸ、ＳＩＮおよびＴＯＰＯＸ）を形成し、異方性エッチング技術を利用してメモリゲート電極ＭＧを形成する。
【００６８】
図１１は、選択ゲート電極ＳＧをメモリゲート電極ＭＧの側壁スペーサの形状で構成したメモリセルである。このようなメモリセルの場合は、先に、ＯＮＯ膜（ＢＯＴＯＸ、ＳＩＮおよびＴＯＰＯＸ）およびメモリゲート電極ＭＧを形成し、その側壁に絶縁膜よりなる側壁スペーサＧＡＰＳＷを形成する。さらに、その側壁に、異方性エッチング技術を利用して選択ゲート電極ＳＧを形成する。メモリゲート電極ＭＧと選択ゲート電極ＳＧの耐圧を確保するため、メモリゲート電極ＭＧの上にキャップ酸化膜層ＣＡＰを形成している。
【００６９】
図１２は、メモリゲート電極ＭＧを選択ゲート電極ＳＧ上に乗り上げた構成のメモリセルである。このようなメモリセルの場合は、選択ゲート電極ＳＧを先に形成し、ＯＮＯ膜およびメモリゲート電極ＭＧを、フォトリソグラフィ技術を用いて形成する。
【００７０】
図１３は、選択ゲート電極ＳＧをメモリゲート電極ＭＧ上に乗り上げた構成のメモリセルである。このようなメモリセルの場合は、フォトリソグラフィ技術で選択ゲート電極ＳＧを形成する以外は、図１１に示したメモリセルと同様に形成することができる。すなわち、ＯＮＯ膜およびメモリゲート電極ＭＧを先に形成した後、選択ゲート電極ＳＧを形成する。
【００７１】
図１０〜図１３に示すメモリセルは、同じ書込み方式、消去方式および読出し方式で動作させることができる。図１に示したメモリセルの動作方式と異なるのは、基本的に、書込み動作のみである。書込み動作は、いわゆるソースサイド注入方式と呼ばれるホットエレクトロン注入によって行う。書込み電圧としては、例えば、ソース領域ＭＳに印加する電圧Ｖｓは５Ｖ、メモリゲート電極ＭＧに印加する電圧Ｖｍｇは１０Ｖ、選択ゲート電極ＳＧに印加する電圧Ｖｓｇは１．５Ｖ、ドレイン領域ＭＤに印加する電圧Ｖｄはチャネルに流れる電流が1μＡとなるよう０．７Ｖ程度、ウェルに印加する電圧Ｖｗｅｌｌは０Ｖとする。消去動作は、図１に示したメモリセルと同様に、ＢＴＢＴを利用したホットホール注入か、ＦＮトンネリングによって行う。読出し動作も、図１に示したメモリセルと同様に、ソース・ドレイン間の電圧を書込み時と逆方向にして行う。
【００７２】
図１０〜図１３に示したスプリットゲート型構造は、メモリセルの面積は大きくなるものの、図１のメモリセルと比べ、書込み電流を少なくすることができる、選択ゲートのゲート絶縁膜を薄膜化することでワードドライバを低電圧ＭＯＳトランジスタで構成できる、高速の読出し動作ができる等の利点を有する。
【００７３】
次に、水素濃度が５×１０２０ｃｍ−３以下となる電荷蓄積部の窒化シリコン膜ＳＩＮの製造方法を説明する。水素濃度の低い窒化シリコン膜は、以下の（ａ）〜（ｃ）のいずれかの製造方法で成膜することができる。
【００７４】
（ａ）ＬＰＣＶＤ法で窒化シリコン膜をした後、窒素ガスを用いたプラズマ窒化を行う。プラズマのエネルギーで窒化シリコン膜中のＮ−Ｈ結合とＳｉ−Ｈ結合が切断されて水素が脱離し、その結果現れる未結合手に窒素原子が結合して、水素濃度を低減することができる。具体的な製造方法は、例えば、以下の通りである。
【００７５】
まず、ＬＰＣＶＤ装置の反応炉内の温度を７５０℃程度とした後、ジクロルシラン（ＳｉＨ２Ｃｌ２）とアンモニア（ＮＨ３）のガスを、それぞれ５０ｓｃｃｍ、５００ｓｃｃｍの流量で、炉内に導入し、ＯＮＯ膜の下部酸化膜上に窒化シリコン膜を堆積する。窒化シリコン膜の膜厚は１ｎｍ〜８ｎｍ、より好ましくは１ｎｍ〜３ｎｍとする。その後、プラズマ窒化装置にて、窒素ガスとアルゴンガスを１３．５６ＭＨｚの交流電磁場により電離して窒素プラズマガスを発生させ、その窒素プラズマガスを暴露してＬＰＣＶＤ法で窒化シリコン膜をプラズマ窒化する。このとき、基板温度は４５０℃にする。プラズマ窒化する窒化シリコン膜の膜厚が厚くなると、水素濃度を低減しにくくなるので、厚い窒化シリコン膜を形成する場合は、ＬＰＣＶＤ法での窒化シリコン膜の堆積と窒素ガスを用いたプラズマ窒化を交互に行うと良い。ここでは、平行平板型のプラズマＣＶＤを用いたが、誘導結合プラズマ(Inductively Coupled Plasma)やマイクロ波を用いたラジカル性の窒化を行うことも可能である。
【００７６】
（ｂ）水素含有量が少ないターゲット材料、ガスを用いたスパッタリング法で窒化シリコン膜を堆積する。ターゲット材料、ガスの水素含有量が少ないため、水素濃度の低い窒化シリコン膜ができる。例えば、基板温度を４００℃とし、シリコンのターゲットをアルゴンと窒素ガスでスパッタし、窒化シリコン膜を成膜する。
【００７７】
（ｃ）水素を含まないシリコン含有ガスと窒素プラズマガスを交互に暴露するＡＬＤ法で窒化シリコン膜を成膜する。原料ガスに水素が含まれないため、低水素濃度の窒化シリコン膜となる。また、ＡＬＤ法を用いないプラズマＣＶＤ法では、薄膜の窒化シリコン膜を形成しようとすると、プラズマ生成のパワーを抑える必要があり、Ｓｉ３Ｎ４の組成比と比べシリコンが過剰な窒化シリコン膜が形成されてしまう。シリコンが過剰な窒化シリコン膜は、膜中に浅い準位のトラップが多数存在するために、電荷保持能力に劣る。これに対し、ＡＬＤ法を用いることで、窒化シリコン膜中に十分の窒素を導入することができ、シリコンと窒素の組成比Ｓｉ３＋ＸＮ４のＸが０．０５以下になるまでシリコンの組成比を下げることができる。
【００７８】
このように、Ｓｉ３＋ＸＮ４のＸを０．０５以下にまで組成比を下げた窒化シリコン膜を用いることにより、電荷保持能力の高い窒化シリコン膜が得られる。電荷保持能力の高い電荷蓄積膜を形成することができる。具体的な製造方法としては、ＡＬＤ装置の反応炉内の温度を５５０℃にした後、シリコン含有ガスと窒素プラズマガスを交互に導入する。水素を含まないシリコン含有ガスとしては、四塩化珪素ＳｉＣｌ４もしくはヘキサクロルジシランＳｉ２Ｃｌ６を、窒素プラズマガスとしては、Ｎ２もしくはＮ２とＡｒ等の希ガスのプラズマガスを用いると良い。プラズマガスは、反応炉の外で生成して導入する。
【００７９】
以上は、窒化シリコン膜の膜中全体で水素濃度を低減する電荷蓄積用の窒化シリコン膜の形成方法について説明したが、窒化シリコン膜の下部酸化膜との界面近傍もしくは上部酸化膜との界面近傍で窒化シリコン膜中の水素濃度を低減すれば、データ保持特性の悪化を抑制することができる。これは、窒化シリコン膜中を水素は拡散しにくく、ホットキャリア注入で結合が切断された水素の中で窒化シリコン膜の界面から深い位置に存在する水素は脱出できないためである。具体的には、１５０℃の保持温度で、窒化シリコン膜と下部酸化膜の界面もしくは窒化シリコン膜と上部酸化膜の界面から３ｎｍ以下の領域の水素が、データ保持特性を悪化させている。
【００８０】
したがって、図１４に示すように、下部酸化膜との界面側に膜厚３ｎｍ以下の窒化シリコン膜ＳＩＮ１のみを水素濃度の低い、水素濃度が５×１０２０ｃｍ−３以下の窒化シリコン膜とし、その上部の窒化シリコン膜ＳＩＮ２にはＬＰＣＶＤ法など通常用いられる方法で窒化シリコン膜を成膜することで、水素放出量を低減できる。また、図１５に示すように、下部酸化膜との界面側に膜厚３ｎｍ以下の窒化シリコン膜ＳＩＮ１に加え、上部酸化膜との界面側に膜厚３ｎｍ以下の窒化シリコン膜ＳＩＮ３も水素濃度の低い、水素濃度が５×１０２０ｃｍ−３以下の窒化シリコン膜とすると、さらに水素放出量が抑制することができる。
【００８１】
水素濃度の低い窒化シリコン膜の薄膜ＳＩＮ１もしくはＳＩＮ３は、上記（ａ）〜（ｃ）の製造方法で形成することができる。また、下部酸化膜との界面側の窒化シリコン膜ＳＩＮ１は、下記（ｄ）の方法でも形成することができる。
【００８２】
（ｄ）下部酸化膜ＢＯＴＯＸを窒素プラズマガスでプラズマ窒化し、下部酸化膜ＢＯＴＯＸ中の酸素を窒素に置き換えることで窒化シリコン膜を形成する。下部酸化膜ＢＯＴＯＸの酸素が残り、酸素を含んだ窒化シリコン膜となる。下部酸化膜ＢＯＴＯＸの水素濃度が低く、窒化に用いるガスにも含まれないので、水素濃度の低い窒化シリコン膜となる。
【００８３】
水素濃度の低い窒化シリコン膜ＳＩＮ１もしくはＳＩＮ３は、上記（ａ）〜（ｄ）の製造方法を組み合わせて形成しても良い。また、水素濃度の低い窒化シリコン膜の薄膜ＳＩＮ１もしくはＳＩＮ３を挿入した電荷蓄積用の窒化シリコン膜は、図１０〜図１３のスプリットゲート型のメモリセルにも使うことができる。
【００８４】
なお、これまでの説明では電荷蓄積部となる窒化膜の水素濃度が５×１０２０ｃｍ−３以下により、データ保持特性が改善されることを説明したが、望ましくは３×１０２０ｃｍ−３以下の水素濃度、さらに望ましくは１×１０２０ｃｍ−３以下の水素濃度の窒化膜を用いることにより、データ保持特性のさらなる改善が可能となる。
【００８５】
（実施の形態２）
本実施の形態では、データ保持特性の悪化を引き起こす３つのメカニズムのうち「水素の拡散」を制御することで、放出された水素の濃度を低下させ、データ保持特性の悪化を抑制する。具体的には、メモリセル上のＳＡＣ用の窒化シリコン膜を無くすことで、水素がメモリセルの上方へ拡散する経路を確保し、メモリセル近傍の水素濃度を低下させる。ただし、ＳＡＣ技術は近年のＭＯＳトランジスタを使った半導体装置では必須の技術であり、ＳＡＣ用の窒化シリコン膜を不揮発性半導体記憶装置の全領域で無くすことはできない。したがって、メモリアレイの領域のみでＳＡＣ用の窒化シリコン膜を無くす。
【００８６】
なお、このようにＳＡＣ用の窒化シリコン膜を無くすことにより、データ保持特性の悪化を抑制することができるので、電荷保持部となる窒化膜の水素濃度を５×１０２０ｃｍ−３以下にする必要はない。しかし、データ保持特性の観点からすると電荷保持部となる窒化膜の水素濃度を５×１０２０ｃｍ−３以下とすることが望ましい。
【００８７】
図１６は、本実施の形態の不揮発性半導体記憶装置の要部断面図であり、左右の断面図は、それぞれ、同一の半導体装置内に作られたＭＯＮＯＳ型メモリセルとＭＯＳトランジスタを表している。
【００８８】
左側のＭＯＮＯＳ型メモリセルは、メモリ領域に存在する１個のメモリセルを代表して示しており１つのＭＯＳトランジスタで構成され、図７に示したメモリセルとはＳＡＣ用の窒化シリコン膜ＳＡＣＳＩＮが無い点だけが異なる。
【００８９】
右側のトランジスタは、不揮発性半導体記憶装置の中にあるｎ型もしくはｐ型のＭＯＳトランジスタを代表して示しており、ここではｎ型の場合を例に表している。ＭＯＳトランジスタは、不揮発性半導体メモリを動作させる周辺回路、外部とデータの入出力をするＩ/Ｏ回路、および、フラッシュ混載マイコンではマイコン機能を実現するロジック回路に用いられている。ここでは、ロジック回路が形成されているロジック領域のトランジスタを示している。図１６の右側に示すように、ＭＯＳトランジスタの上には、ＳＡＣ用の窒化シリコン膜ＳＡＣＳＩＮが形成されている。
【００９０】
言い換えると、図１６では、メモリ領域内に形成されたメモリセルを構成するトランジスタと、ロジック領域内に形成されたトランジスタと、メモリ領域に形成されたトランジスタのソース又はドレインに接続されたコンタクトと、ロジック領域のトランジスタのソース又はドレインに接続された第２のコンタクトとが開示されており、メモリ領域のトランジスタのゲート電極、ソース及びドレインは、自己整合コンタクトを形成するための窒化シリコン膜に覆われておらず、その一方で、ロジック領域のトランジスタのコンタクトが接続されているゲート電極、ソース及びドレイン上に、自己整合コンタクトを形成するための窒化シリコン膜に覆われている。なお、ロジック領域における自己整合コンタクト用の窒化シリコン膜は、必ずしも全面を覆う必要はなく、少なくともコンタクトが接続されているソース又はドレイン上に形成されていれば良い。
【００９１】
図１６に示した構造は、ＳＡＣ用窒化シリコン膜をウエハ全面に堆積した後、フォトリソグラフィ技術とエッチング技術により、メモリ領域の窒化シリコン膜を選択的に除去することで、作ることができる。この構造にすると、メモリアレイ以外の領域では、ＳＡＣ技術を用いて高密度にＭＯＳトランジスタを配置した回路を作ることができ、メモリアレイの領域では、コンタクトの合わせ余裕を取らなければいけない欠点はあるものの、電荷蓄積部の窒化シリコン膜から放出された水素によるデータ保持特性の悪化を抑制することが可能となる。
【００９２】
図１７に、本実施の別の形態を示す。図１６に示した実施例では、メモリアレイ上のＳＡＣ用窒化シリコン膜をすべて除去するのに対し、図１７に示す実施例では、メモリ領域のコンタクト部付近のＳＡＣ用窒化シリコン膜は残し、それ以外のメモリ領域上のＳＡＣ用窒化シリコン膜を除去する。この構造は、ＳＡＣ用窒化シリコン膜をウエハ全面に堆積した後、フォトリソグラフィ技術により窒化シリコン膜を除去したい領域のみ露出させ、窒化シリコン膜をエッチングすると、作ることができる。
【００９３】
言い換えると、図１７では、メモリ領域のトランジスタにおいて、メモリセルを構成するトランジスタの全部をＳＡＣ用の窒化シリコン膜で覆うのではなく、少なくともコンタクトが接続されているソース又はドレイン上に、自己整合コンタクトを形成するための窒化シリコン膜を形成したものである。なお、図１６と同様にロジック領域における自己整合コンタクト用の窒化シリコン膜は、必ずしも全面を覆う必要はなく、少なくともコンタクトが接続されているソース又はドレイン上に形成されていれば良い。
【００９４】
図１７に示す例は、図１６の例とは異なり、コンタクトの合わせ余裕を取らなければいけない欠点がなくなる。また、水素がメモリセルの上方へ拡散する経路が確保されているため、図１６の例と比べると効果は少なくなるが、データ保持特性の悪化を抑制することができる。図１６と図１７では、図１のシングルゲート型メモリセルを用いた例を示したが、図１０〜図１４に示したスプリットゲート型メモリセルを用いた場合でも、同様の効果を得ることができる。
【００９５】
（実施の形態３）
本実施の形態では、データ保持特性の悪化を引き起こす３つのメカニズムのうち「水素による劣化反応」を抑えることで、データ保持特性の悪化を抑制する。具体的には、メモリセルのシリコン基板／ボトム酸化膜界面およびボトム酸化膜中に、水素よりもシリコンとの結合エネルギーが大きい元素、例えば、ハロゲン元素を導入することで、水素が引き起こす界面準位や正の固定電荷の生成反応を起こりにくくする。
【００９６】
図１８は、本実施の形態を実現する製造工程を表す不揮発性半導体記憶装置の要部断面図であり、導入する元素がハロゲン元素であるフッ素である場合を例に説明する。
【００９７】
フォトリソグラフィ技術とドライエッチング技術を用いてメモリゲート電極ＭＧを形成し、上部酸化膜ＴＯＰＯＸ、窒化シリコン膜ＳＩＮをそれぞれフッ酸と熱リン酸で除去した後に、フッ素のイオン打ち込みを行う。例えば、フッ素のイオン打ち込み量は２×１０１５ｃｍ−２、打ち込みエネルギーは１５ｋｅＶとする。その後の熱処理の過程で、フッ素がシリコン基板とボトム酸化膜との界面もしくはボトム酸化膜中に取り込まれ、Ｓｉ−Ｆ結合が形成される。フッ素以外にも、塩素や重水素など、水素よりもシリコンとの結合エネルギーが大きい他の元素を注入しても良い。これにより、ボトム酸化膜中にＳｉ−Ｆ結合が形成される。
【００９８】
なお、ハロゲン元素を用いた場合には、ハロゲン元素とシリコン元素との結合が形成されることは言うまでもない。また、特に、ハロゲン元素の中でも、フッ素や塩素は、質量が小さいため、フッ素又は塩素元素を用いた場合には、他のハロゲン元素を用いた場合に比べ、イオン打ち込みの際に、酸化シリコン膜およびシリコン基板へのダメージが小さいというメリットがある。
【００９９】
図１８では、第１の実施の形態で示した図１のシングルゲート型のメモリセルを用いた場合を例に示したが、図１０〜図１４に示したスプリットゲート型のメモリセルを用いた場合でも、同様の効果を得ることができる。
【０１００】
以上、実施の形態１〜３を説明してきたが、これらの実施の形態を単独で実施するだけでなく、複数を組み合わせて実施することで、更なるデータ保持特性向上の効果を得ることができる。
【０１０１】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【産業上の利用可能性】
【０１０２】
本発明は、不揮発性半導体記憶装置に適用できる。
【図面の簡単な説明】
【０１０３】
【図１】本発明の実施の形態の不揮発性半導体記憶装置（フラッシュメモリ）の要部断面図である。
【図２】本発明の実施の形態の不揮発性半導体記憶装置の書込み・消去方式を示す基板の要部断面図である。
【図３】Ｎ-Ｈ結合とＳｉ−Ｈ結合の合計密度とリテンションのしきい値低下量との関係を表すグラフである。
【図４】本発明の実施の形態の不揮発性半導体記憶装置の製造方法を示す基板の要部断面図である。
【図５】本発明の実施の形態の不揮発性半導体記憶装置の製造方法を示す基板の要部断面図である。
【図６】本発明の実施の形態の不揮発性半導体記憶装置の製造方法を示す基板の要部断面図である。
【図７】本発明の実施の形態の不揮発性半導体記憶装置の製造方法を示す基板の要部断面図である。
【図８】本発明の実施の形態の他の不揮発性半導体記憶装置（フラッシュメモリ）の要部断面図である。
【図９】本発明の実施の形態の他の不揮発性半導体記憶装置（フラッシュメモリ）の要部断面図である。
【図１０】本発明の実施の形態の他の不揮発性半導体記憶装置（フラッシュメモリ）の要部断面図である。
【図１１】本発明の実施の形態の他の不揮発性半導体記憶装置（フラッシュメモリ）の要部断面図である。
【図１２】本発明の実施の形態の他の不揮発性半導体記憶装置（フラッシュメモリ）の要部断面図である。
【図１３】本発明の実施の形態の他の不揮発性半導体記憶装置（フラッシュメモリ）の要部断面図である。
【図１４】本発明の実施の形態の他の不揮発性半導体記憶装置（フラッシュメモリ）の要部断面図である。
【図１５】本発明の実施の形態の他の不揮発性半導体記憶装置（フラッシュメモリ）の要部断面図である。
【図１６】本発明の実施の形態の不揮発性半導体記憶装置（フラッシュメモリ）の要部断面図である。
【図１７】本発明の実施の形態の他の不揮発性半導体記憶装置（フラッシュメモリ）の要部断面図である。
【図１８】本発明の実施の形態の不揮発性半導体記憶装置の製造方法を示す基板の要部断面図である。
【図１９】書込み側のデータ保持特性の保持温度依存性を表すグラフである。
【図２０】書込み側のデータ保持特性の書換え温度依存性を表すグラフである。
【図２１】消去側のデータ保持特性を表すグラフである。
【図２２】隣接セルを書き換えた場合と書き換えていない場合のデータ保持特性を比較したグラフである。
【図２３】電子注入時間とリテンションしきい値電圧低下量との関係を表すグラフである。
【図２４】図２３のデータのうち、拡散律則領域のデータをフィッティングした結果を表すグラフである。
【符号の説明】
【０１０４】
ＢＯＴＯＸ  下部酸化膜（酸化膜）
ＣＡＰ  酸化シリコン膜
ＣＯＮＴ  コンタクトの金属層（プラグ）
ＧＡＰＳＷ  側壁スペーサ
ＩＮＳ１  配線層間絶縁膜
ＩＮＳ２  配線層間絶縁膜
ＬＯ  素子分離の酸化シリコン膜
Ｍ１  第１層配線
ＭＤ  ドレイン領域
ＭＤＭ  低濃度ｎ型不純物領域
ＭＥ  メモリのしきい値調整用不純物領域
ＭＧ  メモリゲート電極
ＭＳ  ソース領域
ＭＳＭ  低濃度ｎ型不純物領域
ＮＭＧ  ｎ型ポリシリコン層
ＯＮＯ  ＯＮＯ膜
ＰＳＵＢ  ｐ型シリコン基板
ＰＷＥＬ  ｐ型ウェル領域
ＳＡＣＳＩＮ  ＳＡＣ用の窒化シリコン膜
ＳＧ  選択ゲート電極
ＳＧＯＸ  ゲート絶縁膜
ＳＩＮ、ＳＩＮ１、ＳＩＮ２、ＳＩＮ３  電荷蓄積用の窒化シリコン膜
ＳＷ  側壁スペーサ
ＴＯＰＯＸ  上部酸化膜（酸化膜）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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