(57)【要約】【課題】従来の半導体装置では、コレクタ領域が拡散層により形成され、横方向拡散によりデバイスサイズが縮小し難いという問題があった。【解決手段】本発明の半導体装置では、Ｐ型の単結晶シリコン基板２上にＮ型のエピタキシャル層３が形成されている。コレクタ領域としてのＮ型の埋め込み拡散層６が基板２とエピタキシャル層３に渡り形成されている。エピタキシャル層４には、Ｎ型の埋め込み拡散層６に達するトレンチ９が形成されている。トレンチ９は、Ｎ型不純物が導入されたポリシリコン１６により埋設されている。この構造により、ＮＰＮトランジスタ１では、コレクタ領域でのシート抵抗値が低減され、デバイスサイズが縮小される。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体層と、
前記半導体層に形成され、コレクタ領域としての埋め込み拡散層と、
前記埋め込み拡散層まで達するように前記半導体層に形成されたコレクタ領域としてのトレンチと、
前記トレンチ内に埋設された導電材料と、
前記半導体層に形成され、ベース領域としての拡散層及びエミッタ領域としての拡散層とを有することを特徴とする半導体装置。
【請求項２】
前記コレクタ領域としてのトレンチ内壁には絶縁層が形成され、前記トレンチ底部の前記絶縁層には開口部が形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ベース領域としての拡散層の一部は、前記絶縁層と隣接していることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記半導体層に形成された分離領域としてのトレンチとを有し、前記分離領域としてのトレンチは前記絶縁層で埋設されていることを特徴とする請求項２に記載の半導体装置。
【請求項５】
前記ベース領域としての拡散層の一部は、前記分離領域としてのトレンチ内の絶縁層と隣接していることを特徴とする請求項４に記載の半導体装置。
【請求項６】
一導電型の半導体基板上に逆導電型のエピタキシャル層を形成し、前記半導体基板及び前記エピタキシャル層に逆導電型の埋め込み拡散層を形成する工程と、
前記エピタキシャル層に前記埋め込み拡散層に達するトレンチを形成し、前記トレンチ内壁に絶縁層を形成した後、前記トレンチ底部の前記絶縁層に開口部を形成し、前記トレンチを導電材料で埋設する工程と、
前記エピタキシャル層に一導電型の拡散層を形成した後、前記一導電型の拡散層と重畳するように逆導電型の拡散層を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項７】
前記トレンチを形成する工程では、コレクタ用のトレンチ及び分離領域用のトレンチが形成され、前記分離領域用のトレンチは前記絶縁層で埋設されることを特徴とする請求項６に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トレンチを用いることで、デバイスサイズを縮小する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
従来の半導体装置の一実施例として、下記のＮＰＮトランジスタが知られている。Ｐ型のシリコン基板上に２層のＮ型のエピタキシャル層が形成されている。１層目のエピタキシャル層と２層目のエピタキシャル層に渡り、Ｎ型の埋め込み拡散層が形成されている。そして、基板及びエピタキシャル層にはトレンチが形成され、トレンチ内はシリコン酸化膜、ポリシリコン膜、ＢＰＳＧ膜等の絶縁物により埋設されている。絶縁物で埋設されたトレンチは、分離領域として用いられている。一方、２層目のエピタキシャル層には、コレクタ領域として用いられるＮ型の拡散層が形成されている。コレクタ領域としてのＮ型の拡散層は、Ｎ型の埋め込み拡散層と連結するように拡散されている。また、２層目のエピタキシャル層には、ベース領域として用いられるＰ型の拡散層が形成されている。Ｐ型の拡散層には、エミッタ領域として用いられるＮ型の拡散層が形成されている（例えば、特許文献１参照。）。
【特許文献１】特開２００１−１３５７１９号公報（第２−４頁、第１図）
【発明の開示】
【発明が解決しようとする課題】
【０００３】
従来の半導体装置では、上述したように、Ｐ型のシリコン基板上にＮ型のエピタキシャル層が積層されている。エピタキシャル層はＮＰＮトランジスタのコレクタ領域として用いられるが、低不純物濃度でありそのシート抵抗値が大きくなる。そこで、エピタキシャル層には、高不純物濃度の埋め込み拡散層及び拡散層が形成され、コレクタ領域でのシート抵抗値の低減が実現されている。しかしながら、ＮＰＮトランジスタの耐圧特性の劣化を防止する為に、コレクタ領域としての高不純物濃度の拡散層とベース領域としてのＰ型の拡散層との離間距離が必要となり、デバイスサイズを縮小し難いという問題がある。
【課題を解決するための手段】
【０００４】
上述した各事情に鑑みて成されたものであり、本発明の半導体装置では、半導体層と、前記半導体層に形成され、コレクタ領域としての埋め込み拡散層と、前記埋め込み拡散層まで達するように前記半導体層に形成されたコレクタ領域としてのトレンチと、前記トレンチ内に埋設された導電材料と、前記半導体層に形成され、ベース領域としての拡散層及びエミッタ領域としての拡散層とを有することを特徴とする。従って、本発明では、コレクタ領域の一部として導電材料が用いられ、コレクタ領域でのシート抵抗値が低減される。
【０００５】
また、本発明の半導体装置では、前記コレクタ領域としてのトレンチ内壁には絶縁層が形成され、前記トレンチ底部の前記絶縁層には開口部が形成されていることを特徴とする。従って、本発明では、トレンチ側面での絶縁性が実現され、コレクタ領域での電流経路が埋め込み拡散層となり、コレクタ領域でのシート抵抗値が低減される。
【０００６】
また、本発明の半導体装置では、前記ベース領域としての拡散層の一部は、前記絶縁層と隣接していることを特徴とする。従って、本発明では、コレクタ領域−ベース領域間距離が狭められ、トランジスタのデバイスサイズが縮小される。
【０００７】
また、本発明の半導体装置では、前記半導体層に形成された分離領域としてのトレンチとを有し、前記分離領域としてのトレンチは前記絶縁層で埋設されていることを特徴とする。従って、本発明では、コレクタ領域−分離領域間距離が狭められ、トランジスタのデバイスサイズが縮小される。
【０００８】
また、本発明の半導体装置では、前記ベース領域としての拡散層の一部は、前記分離領域としてのトレンチ内の絶縁層と隣接していることを特徴とする。従って、本発明では、ベース領域−分離領域間距離が狭められ、トランジスタのデバイスサイズが縮小される。
【０００９】
また、本発明の半導体装置の製造方法では、一導電型の半導体基板上に逆導電型のエピタキシャル層を形成し、前記半導体基板及び前記エピタキシャル層に逆導電型の埋め込み拡散層を形成する工程と、前記エピタキシャル層に前記埋め込み拡散層に達するトレンチを形成し、前記トレンチ内壁に絶縁層を形成した後、前記トレンチ底部の前記絶縁層に開口部を形成し、前記トレンチを導電材料で埋設する工程と、前記エピタキシャル層に一導電型の拡散層を形成した後、前記一導電型の拡散層と重畳するように逆導電型の拡散層を形成する工程とを有することを特徴とする。従って、本発明では、トレンチを用いてコレクタ領域を形成することで、コレクタ領域でのシート抵抗値を低減し、トランジスタのデバイスサイズを縮小することができる。
【００１０】
また、本発明の半導体装置の製造方法では、前記トレンチを形成する工程では、分離領域用のトレンチが形成され、前記分離領域用のトレンチは前記絶縁層で埋設されることを特徴とする。従って、本発明では、コレクタ領域−ベース領域間距離を狭めることで、トランジスタのデバイスサイズを縮小することができる。
【発明の効果】
【００１１】
本発明では、コレクタ領域としてのトレンチが形成され、トレンチ内は導電材料により埋設されている。この構造により、コレクタ領域でのシート抵抗値が低減される。
【００１２】
また、本発明では、コレクタ領域としてのトレンチ側面の内壁には絶縁層が形成されている。この構造により、トレンチが形成された領域では、コレクタ領域の横方向拡散がなく、トランジスタの耐圧特性を劣化させることなく、デバイスサイズが縮小される。
【００１３】
また、本発明では、分離領域としてのトレンチが形成され、トレンチ内は絶縁層により埋設されている。この構造により、ベース領域−分離領域間の離間距離が省略され、トランジスタのデバイスサイズが縮小される。
【発明を実施するための最良の形態】
【００１４】
以下に、本発明の一実施の形態である半導体装置について、図１を参照し、詳細に説明する。図１（Ａ）は、本実施の形態であるトレンチを用いた半導体装置を説明するための断面図である。図１（Ｂ）は、本実施の形態であるトレンチを用いない半導体装置を説明するための断面図である。
【００１５】
図１（Ａ）に示す如く、トレンチを用いたＮＰＮトランジスタ１は、主に、Ｐ型の単結晶シリコン基板２と、Ｎ型のエピタキシャル層３と、分離領域４、５と、Ｎ型の埋込拡散層６と、ベース領域として用いられるＰ型の拡散層７と、エミッタ領域として用いられるＮ型の拡散層８と、コレクタ領域として用いられるトレンチ９から構成されている。
【００１６】
Ｎ型のエピタキシャル層３は、Ｐ型の単結晶シリコン基板２上に形成されている。尚、本実施の形態では、基板２上に１層のエピタキシャル層３が形成されている場合を示すが、この場合に限定するものではない。例えば、基板上面に複数のエピタキシャル層が積層されている場合でも良い。
【００１７】
分離領域４、５が、基板２及びエピタキシャル層３に形成されている。エピタキシャル層３は、分離領域４、５により複数の素子形成領域に区分されている。そして、分離領域４、５は、基板２まで達するトレンチ１０、１１を用いて形成されている。トレンチ１０、１１内は、例えば、シリコン酸化膜１２、１３により埋設されている。尚、分離領域４、５は、ＮＰＮトランジスタ１の形成領域を囲むように一環状に形成されている。
【００１８】
Ｎ型の埋込拡散層６が、基板２及びエピタキシャル層３の両領域に渡り形成されている。図示したように、Ｎ型の埋込拡散層６は、分離領域４、５で区画された、ＮＰＮトランジスタ１の形成領域に渡り、形成されている。そして、Ｎ型の埋め込み拡散層６は、コレクタ領域として用いられる。
【００１９】
Ｐ型の拡散層７が、エピタキシャル層３に形成されている。Ｐ型の拡散層７は、ベース領域として用いられる。
【００２０】
Ｎ型の拡散層８が、Ｐ型の拡散層７に形成されている。Ｎ型の拡散層８は、エミッタ領域として用いられる。
【００２１】
トレンチ９が、Ｎ型の埋め込み拡散層６に達するように形成されている。トレンチ９内壁には、シリコン酸化膜１４が形成されている。トレンチ９の底面に位置する絶縁層１４には開口部１５が形成されている。そして、トレンチ９内は、例えば、ポリシリコン１６により埋設されている。上述したように、絶縁層１５の開口部１５を介して、ポリシリコン１６は、Ｎ型の埋め込み拡散層６と接続している。この構造により、ＮＰＮトランジスタ１は、トレンチ９を用いたコレクタ領域が実現されている。
【００２２】
更に、ポリシリコン１６には、Ｎ型不純物、例えば、リン（Ｐ）が多量に導入され、高濃度なＮ型領域が形成されている。この構造により、Ｙ軸方向におけるコレクタ領域でのシート抵抗値が大幅に低減されている。
【００２３】
尚、図示していないが、エピタキシャル層３上面には、絶縁層が形成されている。絶縁層は、ＢＰＳＧ（Ｂｏｒｏｎ  Ｐｈｏｓｐｈｏ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜、ＳＯＧ（Ｓｐｉｎ  Ｏｎ  Ｇｌａｓｓ）膜等により、形成されている。そして、公知のフォトリソグラフィ技術を用い、例えば、ＣＨＦ３またはＣＦ４系のガスを用いたドライエッチングにより、絶縁層にコンタクトホールが形成されている。コンタクトホールには、例えば、Ａｌ−Ｓｉ膜、Ａｌ−Ｓｉ−Ｃｕ膜、Ａｌ−Ｃｕ膜等から成るアルミ合金膜が選択的に形成され、コレクタ電極、ベース電極及びエミッタ電極が形成されている。
【００２４】
次に、図１（Ｂ）に示す如く、トレンチを用いないＮＰＮトランジスタ２１は、主に、Ｐ型の単結晶シリコン基板２２と、Ｎ型のエピタキシャル層２３と、分離領域２４、２５と、Ｎ型の埋込拡散層２６と、ベース領域として用いられるＰ型の拡散層２７と、エミッタ領域として用いられるＮ型の拡散層２８と、コレクタ領域として用いられるＮ型の拡散層２９、３０から構成されている。
【００２５】
Ｎ型のエピタキシャル層２３は、Ｐ型の単結晶シリコン基板２２上に形成されている。尚、本実施の形態では、基板２２上に１層のエピタキシャル層２３が形成されている場合を示すが、この場合に限定するものではない。例えば、基板上面に複数のエピタキシャル層が積層されている場合でも良い。
【００２６】
分離領域２４、２５が、基板２２及びエピタキシャル層２３に形成されている。エピタキシャル層２３は、分離領域２４、２５により複数の素子形成領域に区分されている。例えば、分離領域２４、２５は、ＮＰＮトランジスタ２１の形成領域を囲むように一環状に形成されている。
【００２７】
Ｎ型の埋込拡散層２６が、基板２２及びエピタキシャル層２３の両領域に渡り形成されている。図示したように、Ｎ型の埋込拡散層２６は、分離領域２４、２５で区画された、ＮＰＮトランジスタ２１の形成領域に渡り、形成されている。
【００２８】
Ｐ型の拡散層２７が、エピタキシャル層２３に形成されている。Ｐ型の拡散層２７は、ベース領域として用いられる。
【００２９】
Ｎ型の拡散層２８が、Ｐ型の拡散層２７に形成されている。Ｎ型の拡散層２８は、エミッタ領域として用いられる。
【００３０】
Ｎ型の拡散層２９、３０が、エピタキシャル層２３に形成されている。Ｎ型の拡散層２９、３０はコレクタ領域として用いられる。
【００３１】
尚、図示していないが、エピタキシャル層２３上面には、絶縁層が形成されている。絶縁層は、ＢＰＳＧ膜、ＳＯＧ膜等により、形成されている。そして、公知のフォトリソグラフィ技術を用い、例えば、ＣＨＦ３またはＣＦ４系のガスを用いたドライエッチングにより、絶縁層にコンタクトホールが形成されている。コンタクトホールには、例えば、Ａｌ−Ｓｉ膜、Ａｌ−Ｓｉ−Ｃｕ膜、Ａｌ−Ｃｕ膜等から成るアルミ合金膜が選択的に形成され、コレクタ電極、ベース電極及びエミッタ電極が形成されている。
【００３２】
図１（Ａ）を用いて上述したように、ＮＰＮトランジスタ１は、トレンチ９、１０、１１を用いて形成されている。先ず、コレクタ領域としてのトレンチ９は、トレンチ９の内壁に絶縁層１４が形成されているため、Ｘ軸方向における絶縁性が実現されている。つまり、Ｘ軸方向におけるベース領域とコレクタ領域とのＰＮ接合分離を考慮する必要がなく、ベース領域としてのＰ型の拡散層７は、絶縁層１４と隣接するように形成されている。この構造により、ＮＰＮトランジスタ１の耐圧特性を劣化させることなく、ベース領域−コレクタ領域間の離間幅Ｗ１（図１（Ｂ）参照）を省略することができる。そして、ＮＰＮトランジスタ１のデバイスサイズを縮小することができる。
【００３３】
また、エミッタ領域としてのＮ型の拡散層８においても、絶縁層１４によりコレクタ領域とエミッタ領域とが絶縁されている。この構造により、Ｎ型の拡散層８は、絶縁層１４と隣接するように形成でき、コレクタ領域での電流経路が短縮され、ＮＰＮトランジスタ１のコレクタ領域でのシート抵抗値が低減される。
【００３４】
次に、分離領域としてのトレンチ１０、１１には、絶縁層１２、１３が埋設されている。この構造により、分離領域４とベース領域としてのＰ型の拡散層７とが対向する領域では、分離領域４とＰ型の拡散層７との離間を考慮する必要がない。つまり、分離領域４とＰ型の拡散層７とがショートすることなく、ベース領域−分離領域間の離間幅Ｗ２（図１（Ｂ）参照）を省略することができる。そして、ＮＰＮトランジスタ１のデバイスサイズを縮小することができる。更に、トレンチ１０、１１を用いて分離領域を形成することで、拡散層を用いて分離領域を形成する場合と比較して、分離領域の幅が狭められる。この構造により、ＮＰＮトランジスタ１のデバイスサイズを縮小することができる。尚、分離領域５とコレクタ領域としてのトレンチ９とが対向する領域では、分離領域の横方向拡散幅（Ｘ軸方向拡散幅）を考慮する必要がなくなり、コレクタ領域−分離領域間の離間幅Ｗ３（図１（Ｂ）参照）を狭めることができる。
【００３５】
尚、本実施の形態では、トレンチ９を埋設する導電材料としてポリシリコン１６を用いる場合について説明したが、この場合に限定するものではない。例えば、トレンチ９を埋設する導電材料として、トレンチ９埋設後の熱処理により、材質特性が変化しない高融点導電材料であればよい。具体的には、タングステン（Ｗ）やチタン（Ｔｉ）系材料が用いられる場合でもよい。また、本実施の形態では、トレンチ９の内壁に形成された絶縁層１４とＰ型の拡散層７とが隣接する場合について説明したが、この場合に限定するものではない。例えば、絶縁層１４とＰ型の拡散層７との離間距離が、図１（Ｂ）に示す幅Ｗ１より狭い構造であればよい。また、本実施の形態では、トレンチ９、１０、１１を用いたＮＰＮトランジスタ１について説明したが、この場合に限定するものではない。例えば、トレンチを用いて縦型ＰＮＰトランジスタを形成した場合においても、デバイスサイズを縮小できる等の効果を得ることができる。その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【００３６】
次に、本発明の一実施の形態である半導体装置の製造方法について、図２〜図７を参照し、詳細に説明する。図２〜図７は、本実施の形態における半導体装置の製造方法を説明するための断面図である。
【００３７】
先ず、図２に示す如く、Ｐ型の単結晶シリコン基板２を準備する。基板２上にシリコン酸化膜４０を形成し、Ｎ型の埋込拡散層６の形成領域上に開口部が形成されるように、シリコン酸化膜４０を選択的に除去する。そして、シリコン酸化膜４０をマスクとして用い、基板２の表面にＮ型不純物、例えば、アンチモン（Ｓｂ）を含む液体ソース４１を回転塗布法により塗布する。その後、アンチモン（Ｓｂ）を熱拡散し、Ｎ型の埋込拡散層６を形成した後、シリコン酸化膜４０及び液体ソース４１を除去する。
【００３８】
次に、図３に示す如く、基板２を気相エピタキシャル成長装置のサセプタ上に配置し、基板２上にＮ型のエピタキシャル層３を形成する。気相エピタキシャル成長装置は、主に、ガス供給系、反応炉、排気系、制御系から構成されている。本実施の形態では、縦型の反応炉を用いることで、エピタキシャル層の膜厚均一性を向上させることができる。このエピタキシャル層３の形成工程における熱処理により、Ｎ型の埋込拡散層６が熱拡散される。
【００３９】
次に、エピタキシャル層３の表面にシリコン窒化膜（図示せず）を全面に堆積する。公知のフォトリソグラフィ技術により、トレンチ９、１０、１１が形成される領域に開口部が設けられるようにシリコン窒化膜を選択的に除去する。そして、例えば、ドライエッチングにより、基板２に到達するトレンチ９、１０、１１を形成する。その後、エピタキシャル層３表面を熱酸化し、トレンチ９、１０、１１の内壁を含めシリコン酸化膜４２を形成する。この熱酸化工程により、トレンチ１０内はシリコン酸化膜１２で埋設され、トレンチ１１内はシリコン酸化膜１３で埋設される。また、トレンチ９では、底面も含めその内壁にはシリコン酸化膜１４が形成される。
【００４０】
次に、図４に示す如く、公知のフォトリソグラフィ技術により、例えば、ドライエッチングにより、トレンチ９底面のシリコン酸化膜１４を除去し、開口部１５を形成する。その後、トレンチ９内に、例えば、ポリシリコン１６を堆積する。このとき、トレンチ９内をポリシリコン１６で埋設する際に、ポリシリコン１６にＮ型不純物、例えば、リン（Ｐ）が導入される。そして、ポリシリコン１６内の不純物濃度が、１．０×１０１８〜１．０×１０２０（／ｃｍ３）となるように多量の不純物が導入される。後工程の熱拡散工程を利用して、ポリシリコン１６内の不純物は、均一に拡散される。
【００４１】
この製造方法により、トレンチ９内に埋設されたポリシリコン１６は、開口部１５を介してＮ型の埋め込み拡散層６と電気的に接続する。そして、高不純物濃度であるポリシリコン１６が形成されることで、コレクタ領域でのシート抵抗値を低減することができる。一方、トレンチ９側面の内壁には、絶縁層１４が形成されているため、ポリシリコン１６内の不純物が横方向拡散することを防止できる。その結果、ＮＰＮトランジスタのコレクタ領域でのシート抵抗値を低減しつつ、デバイスサイズも縮小することができる。
【００４２】
次に、図５に示す如く、シリコン酸化膜４２上にフォトレジスト４３を形成する。公知のフォトリソグラフィ技術を用い、Ｐ型の拡散層７が形成される領域上のフォトレジスト４３に開口部を形成する。そして、エピタキシャル層３の表面から、Ｐ型不純物、例えば、ホウ素（Ｂ）を加速電圧６０〜９０（ｋｅＶ）、導入量１．０×１０１４〜１．０×１０１６（／ｃｍ２）でイオン注入する。その後、フォトレジスト４３を除去し、熱拡散し、Ｐ型の拡散層７を形成する。
【００４３】
次に、図６に示す如く、シリコン酸化膜４２上にフォトレジスト４４を形成する。公知のフォトリソグラフィ技術を用い、Ｎ型の拡散層８が形成される領域上のフォトレジスト４４に開口部を形成する。そして、エピタキシャル層３の表面から、Ｎ型不純物、例えば、リン（Ｐ）を加速電圧９０〜１１０（ｋｅＶ）、導入量１．０×１０１４〜１．０×１０１６（／ｃｍ２）でイオン注入する。その後、フォトレジスト４４を除去し、熱拡散し、Ｎ型の拡散層８を形成する。
【００４４】
次に、図７に示す如く、エピタキシャル層３上に絶縁層４５として、例えば、ＢＰＳＧ膜、ＳＯＧ膜等を堆積する。そして、公知のフォトリソグラフィ技術を用い、例えば、ＣＨＦ３またはＣＦ４系のガスを用いたドライエッチングで、絶縁層４５にコンタクトホール４６、４７、４８を形成する。コンタクトホール４６、４７、４８には、例えば、Ａｌ−Ｓｉ膜、Ａｌ−Ｓｉ−Ｃｕ膜、Ａｌ−Ｃｕ膜等から成るアルミ合金膜を選択的に形成し、ベース電極４９、エミッタ電極５０及びコレクタ電極５１を形成する。
【００４５】
尚、本実施の形態では、トレンチ９を埋設する導電材料としてポリシリコン１６を用いる場合について説明したが、この場合に限定するものではない。例えば、トレンチ９を埋設する導電材料として、トレンチ９埋設後の熱処理により、材質特性が変化しない高融点導電材料であればよい。具体的には、タングステン（Ｗ）やチタン（Ｔｉ）系材料が用いられる場合でもよい。その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【図面の簡単な説明】
【００４６】
【図１】本発明の実施の形態における（Ａ）トレンチを有する半導体装置を説明する断面図であり、（Ｂ）トレンチを有しない半導体装置を説明する断面図である。
【図２】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図３】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図４】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図５】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図６】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図７】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【符号の説明】
【００４７】
１  ＮＰＮトランジスタ
２  Ｐ型の単結晶シリコン基板
３  Ｎ型のエピタキシャル層
６  Ｎ型の埋め込み拡散層
９  トレンチ
１０  トレンチ
１１  トレンチ
１４  絶縁層
１６  ポリシリコン
【図１】
2008159675.tif 000003
【図２】
2008159675.tif 000004
【図３】
2008159675.tif 000005
【図４】
2008159675.tif 000006
【図５】
2008159675.tif 000007
【図６】
2008159675.tif 000008
【図７】
2008159675.tif 000009