(57)【要約】  【課題】本発明は、配線基板に凹部を設け、その凹部内で接合層を膨張させるため、膨張した接合層が配線基板上に流出するのを抑制し、生産性に優れた実装構造体を提供することを目的とする。  【解決手段】本発明は、配線基板２と、配線基板２の上面に実装される半導体素子３とを備えた実装構造体１であって、配線基板２の上面に形成される複数の凹部２１と、複数の凹部２１の内周面に膜形成される導電層２４と、半導体素子３の下面に形成され、凹部２１に下端部が位置する凸部３０と、を備え、導電層２４と凸部３０との間に、導電層２４及び凸部３０を構成する材料よりも融点の低い材料から成る低融点金属層２５が形成されており、低融点金属層２５は、凸部３０と接する領域又は前記導電層２４と接する領域の少なくとも一方に、接合層２６が形成されていることを特徴とする。【選択図】図３
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【特許請求の範囲】
【請求項１】
配線基板と、前記配線基板の上面に実装される半導体素子とを備えた実装構造体であって、
前記配線基板の上面に形成される複数の凹部と、
前記複数の凹部の内周面に膜形成される導電層と、
前記半導体素子の下面に形成され、前記凹部に下端部が位置する凸部と、を備え、
前記導電層と前記凸部との間に、前記導電層及び前記凸部を構成する材料よりも融点の低い材料から成る低融点金属層が形成されており、
前記低融点金属層は、前記凸部と接する領域又は前記導電層と接する領域の少なくとも一方に、接合層が形成されていることを特徴とする実装構造体。
【請求項２】
請求項１に記載の実装構造体において、
前記接合層は、前記低融点金属層との界面が凹凸状に形成されていることを特徴とする実装構造体。
【請求項３】
請求項２に記載の実装構造体において、
前記接合層は、前記低融点金属層との界面の最大高さ（Ｒｚ）が、３μｍから１０μｍであることを特徴とする実装構造体。
【請求項４】
請求項１乃至請求項３のいずれかに記載の実装構造体において、
前記接合層は、錫、インジウム又はビスマスから成る低融点金属材料と、銅、銀又は金から成る高融点金属材料と、を含有することを特徴とする実装構造体。
【請求項５】
凹部の内周面に導電層を有する基板と、凸部を有する半導体素子とを準備する工程と、
前記凹部の導電層上に、前記導電層及び前記凸部を構成する材料よりも融点の低い材料から成る低融点金属層を膜形成する工程と、
前記凹部に前記凸部を進入し、前記凸部と前記低融点金属層とを接する工程と、
前記凸部及び前記低融点金属層を加熱し、前記凸部及び前記低融点金属層を発熱反応させ、前記凸部と前記低融点金属層との間に、前記凸部と前記低融点金属層との間の隙間を埋める接合層を形成する工程と、
を備えたことを特徴とする実装構造体の製造方法。
【請求項６】
凹部の内周面に導電層を有する基板と、凸部を有する半導体素子とを準備する工程と、
前記凸部の表面に、前記導電層及び前記凸部を構成する材料の融点よりも低い融点の材料から成る低融点金属層を膜形成する工程と、
前記凹部に前記凸部を進入し、前記導電層と前記低融点金属層とを接する工程と、
前記導電層及び前記低融点金属層を加熱し、前記導電層及び前記低融点金属層を発熱反応させ、前記導電層と前記低融点金属層との間に、前記導電層と前記低融点金属層との間の隙間を埋める接合層を形成する工程と、
を備えたことを特徴とする実装構造体の製造方法。
【請求項７】
請求項５又は請求項６に記載の実装構造体の製造方法において、
前記低融点金属層を加熱する温度は、前記低融点金属層を構成する材料の融点未満の温度であって、前記低融点金属層を構成する材料の融点より−１００℃以上の温度であることを特徴とする実装構造体の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＩＣ（Integrated Circuit）又はＬＳＩ（Large Scale Integration）等の半導体素子を実装した実装構造体及びその製造方法に関する。
【背景技術】
【０００２】
従来より、半導体素子と、該半導体素子を実装可能な配線基板とを備えた実装構造体が知られている。
【０００３】
かかる実装構造体は、配線基板の上面に形成された導電層と、半導体素子の下面に形成されたバンプとを接続することで、両者を固定したものが知られている（下記特許文献１）。
【０００４】
なお、導電層とバンプとの間には、導電層及びバンプを加熱することで、両者の構成材料を含有する接合層が形成されている。
【特許文献１】特開２００２−３６８０３８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところが、上述した特許文献１に記載の実装構造体は、接合層が配線基板の上面と半導体素子の下面との間に形成される導電層及びバンプを加熱することによって形成されるため、加熱時に接合層の一部が、配線基板上に流出し、隣接する導電層及びバンプと接することがある。その結果、隣接する導電層及びバンプ同士が、電気的にショートし、製品不良が生じる結果、生産性が低下するという問題があった。
【０００６】
本発明は、上述した課題に鑑みなされたものであって、接合層が配線基板上に流出するのを抑制し、生産性に優れた実装構造体を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記の課題を解決するため、本発明の実装構造体は、配線基板と、前記配線基板の上面に実装される半導体素子とを備えた実装構造体であって、前記配線基板の上面に形成される複数の凹部と、前記複数の凹部の内周面に膜形成される導電層と、前記半導体素子の下面に形成され、前記凹部に下端部が位置する凸部と、を備え、前記導電層と前記凸部との間に、前記導電層及び前記凸部を構成する材料よりも融点の低い材料から成る低融点金属層が形成されており、前記低融点金属層は、前記凸部と接する領域又は前記導電層と接する領域の少なくとも一方に、接合層が形成されていることを特徴とする。
【０００８】
また、本発明の実装構造体は、前記接合層が、前記低融点金属層との界面が凹凸状に形成されていることを特徴とする。
【０００９】
また、本発明の実装構造体は、前記接合層が、前記低融点金属層との界面の最大高さ（Ｒｚ）が、３μｍから１０μｍであることを特徴とする。
【００１０】
また、本発明の実装構造体は、前記接合層が、錫、インジウム又はビスマスから成る低融点金属材料と、銅、銀又は金から成る高融点金属材料と、を含有することを特徴とする。
【００１１】
また、本発明の実装構造体の製造方法は、凹部の内周面に導電層を有する基板と、凸部を有する半導体素子とを準備する工程と、前記凹部の導電層上に、前記導電層及び前記凸部を構成する材料よりも融点の低い材料から成る低融点金属層を膜形成する工程と、前記凹部に前記凸部を進入し、前記凸部と前記低融点金属層とを接する工程と、前記凸部及び前記低融点金属層を加熱し、前記凸部及び前記低融点金属層を発熱反応させ、前記凸部と前記低融点金属層との間に、前記凸部と前記低融点金属層との間の隙間を埋める接合層を形成する工程と、を備えたことを特徴とする。
【００１２】
また、本発明の実装構造体の製造方法は、凹部の内周面に導電層を有する基板と、凸部を有する半導体素子とを準備する工程と、前記凸部の表面に、前記導電層及び前記凸部を構成する材料の融点よりも低い融点の材料から成る低融点金属層を膜形成する工程と、前記凹部に前記凸部を進入し、前記導電層と前記低融点金属層とを接する工程と、前記導電層及び前記低融点金属層を加熱し、前記導電層及び前記低融点金属層を発熱反応させ、前記導電層と前記低融点金属層との間に、前記導電層と前記低融点金属層との間の隙間を埋める接合層を形成する工程と、を備えたことを特徴とする。
【００１３】
また、本発明の実装構造体の製造方法は、前記低融点金属層を加熱する温度が、前記低融点金属層を構成する材料の融点未満の温度であって、前記低融点金属層を構成する材料の融点より−１００℃以上の温度であることを特徴とする。
【発明の効果】
【００１４】
本発明によれば、接合層が配線基板上に流出するのを抑制することができ、生産性に優れた実装構造体及びその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１５】
以下に、本発明について、図面を参照しつつ説明する。
【００１６】
図１（ａ）は、本発明の実施形態に係る実装構造体１の上方斜視図である。また、図１（ｂ）は、本発明の実施形態に係る実装構造体１の下方斜視図である。
【００１７】
図１（ａ）および図１（ｂ）に示すように、実装構造体１は、配線基板２に半導体素子３を実装したものである。この実装構造体１は、配線基板２の裏面に複数のハンダボール１０がマトリクス状に配置されたものであり、いわゆるＢＧＡ（Ball Grid Array）として構成されている。実装構造体１ではさらに、配線基板２と半導体素子３との間にアンダーフィル１１が設けられている。アンダーフィル１１は、半導体素子３における回路素子を異物や水分から保護し、配線基板２と半導体素子３との間の接続部位を保護するためのものである。このアンダーフィル１１は、たとえばエポキシ樹脂やポリイミド樹脂から成り、配線基板２と半導体素子３との間に充填することにより形成されている。
【００１８】
半導体素子３は、ＩＣ、ＬＳＩ等のシリコンチップであり、複数の凸部としてのバンプ３０を有している。
【００１９】
図２は、図１（ａ）のII−II線に沿った断面図である。図３は、配線基板２と半導体素子３との接続部位の拡大断面図である。
【００２０】
図２および図３に示すように、複数のバンプ３０は、配線基板２に導通接続されるものであり、半導体素子３の下面３１側であって、半導体素子３の外周に沿って並ぶように形成された電極パッド３２上に形成されている。隣接するバンプ３０間のピッチは、たとえば２００μｍ以下に形成されている。各バンプ３０は、先端部が丸みを帯びているとともに、たとえば銅により、横断面が円形または多角形の柱状に形成されている。各バンプ３０の寸法は、たとえばバンプ３０の下端から上端までの長さＨが１５μｍ以上７０μｍ以下、幅寸法Ｗが１０μｍ以上５０μｍ以下とされている。ここで、幅Ｗとは、半導体素子３の主面３１と接する上端の幅であって、横断面が円形のバンプ３０では横断面の直径を意味し、角柱状のバンプでは横断面の最大対角線長さを意味している。また、バンプ３０は、上部よりも下部が幅狭な逆テーパ状に形成されている。このようなバンプ３０は、ウエハプロセスにおいて、マスクを用いためっき法により電極パッド３２上に形成される。
【００２１】
バンプ３０としては、先端が平坦な柱状バンプ、あるいはスタッドバンプなどを採用することもできる。柱状バンプは、たとえばアルミニウムなどを用いた蒸着法により形成することができる。スタッドバンプは、金線などを用いたワイヤーボールボンディング法により形成することができる。このようにバンプ３０は、たとえば銅、金あるいはアルミニウムにより形成されるが、バンプ３０を形成するための材料としては、後述する低融点金属層２５を構成する材料よりも融点が高い導電性材料であればよい。
【００２２】
配線基板２は、半導体素子３が実装されるものである。この配線基板２は、半導体素子３を実装する上面２０に複数の凹部２１が形成されたものである。
【００２３】
複数の凹部２１は、半導体素子３における複数のバンプ３０の配置に対応して形成されたものである。凹部２１とバンプ３０とは一対一に対応している。各凹部２１は、底部２２、側壁２７および開口部２３を有しており、底部２２から開口部２３に向かって広がるテーパ状に形成されている。凹部２１は、たとえば横断面が円形または多角形に形成されており、その寸法は、深さＤがたとえば１０μｍ以上３０μｍ以下、底部２２における幅寸法Ｗ１がたとえば１０μｍ以上５０μｍ以下、開口部２３における幅寸法Ｗ２がたとえば２０μｍ以上８０μｍ以下とされている。ここで、幅Ｗ１，Ｗ２とは、横断面が円形の凹部２１では直径を意味し、横断面が多角形の凹部２１では最大対角線長さを意味している。また、凹部２１の側面の傾きは、凹部２１の底部２２に沿った直線Ｌ１と、凹部２１の側壁２７に沿った直線Ｌ２とのなす角度αが、例えば６０度以上９０度以下になるように設定されている。
【００２４】
各凹部２１には、導電層２４、低融点金属層２５および接合層２６が形成されている。
【００２５】
導電層２４は、電気信号を伝達するための伝達路としての機能を有するものであり、凹部２１の内周面を覆う膜状に形成されている。このような導体層２４は、たとえば銅、銀、金、アルミニウム、ニッケルあるいはクロムの金属材料から成り、たとえば膜厚が３μｍ以上２０μｍ以下に形成されている。
【００２６】
低融点金属層２５は、導電層２４と半導体素子３におけるバンプ３０との間の導通を図るためのものであり、導電層２４の内周面を被覆するように膜状に形成されている。このように、導電層２４の内周面を被覆することで、導電層２４とバンプ３０との接する領域を多くし、後述する接合層２６を形成し易くすることができる。接合層２６を多く形成することによって、凹部２１とバンプ３０との間の隙間Ｋを埋めやすくすることができ、バンプ３０を凹部２１に強く固着することができ、半導体素子３と配線基板２との電気的接続を安定させることができる。この低融点金属層２５は、錫、インジウム又はビスマスなどの低融点金属材料から成り、たとえば膜厚が３μｍ以上１２μｍ以下に形成されている。
【００２７】
接合層２６は、低融点金属層２５とバンプ３０との間、低融点金属層２５と導電層２４との間の少なくとも一方に形成される。接合層２６は、低融点金属層２５を構成する材料と、バンプ３０又は導電層２４を構成する材料とから成り、低融点金属層２５が隣接する高融点の金属材料から成るバンプ３０又は導電層２４と発熱反応を起こすことによって生成される。
【００２８】
接合層２６は、低融点金属層２５とバンプ３０の両者および／または低融点金属層２５と導電層２４の両者が加熱されると、低融点金属層２５の内部にバンプ３０および／または導電層２４から高融点金属材料が拡散し、低融点金属材層２５を構成する原子間に、高融点金属の原子が進入し、低融点金属層２５を構成する原子間の結合距離が長くなって生成される。従って、接合層２６は、低融点金属材料と高融点金属材料とが発熱反応することによって、低融点金属層２５が、体積膨張を起こしたものである。そのため、接合層２６は膨張して、凹部２１とバンプ３０との間で形成されるため、凹部２１とバンプ３０との間の隙間Ｋを埋めることができる。また、接合層２６は、凹部２１内で形成されるため、接合層２６が凹部２１から配線基板２上に大量に流出し、隣接するバンプ３０同士をショートするといった問題が生じない。このように、製品不良を低減することができ、実装構造体の生産性を向上させることができる。
【００２９】
また、接合層２６は、低融点金属層２５と接する界面が、凹凸状に形成されている。
【００３０】
その凹凸は、ＪＩＳＢ０６０１−２００１に準ずる表面粗さの最大高さ（Ｒｚ）が、３μｍ以上１０μｍ以下であることが好ましい。凹凸の最大高さ（Ｒｚ）を３μｍ以上にすることによって、低融点金属層２５が十分に体積膨張を起こし、膨張した接合層２６によってバンプ３０を凹部２１との間の隙間Ｋを埋めることができる。逆に、膨張した接合層２６によって、バンプ３０に応力が強く印可され、バンプ３０が破壊されることがある。そのため、凹凸の最大高さ（Ｒｚ）を１０μｍ以下にすることによって、バンプ３０が破壊されるほどの応力がバンプ３０に印加されず、半導体素子３とバンプ３０との接続を維持することができ、半導体素子３とバンプ３０との電気的な接続を安定させることができる。
【００３１】
図４は、配線基板２の断面図である。図４に示すように、配線基板２は、平板状に形成されたコア基板４と、コア基板４の上面および下面に積層されたビルドアップ配線層５，６と、を含んでいる。
【００３２】
コア基板４は、絶縁体４０、スルーホール４１、スルーホール導体４２および充填樹脂４３を備えている。
【００３３】
絶縁体４０は、織布に熱硬化性樹脂を含浸させた絶縁シートを固化させたものである。好ましくは、絶縁体４０は、複数の樹脂シートを積層・固化させて形成される。織布としては、たとえば単繊維を平織りしたものを使用することができる。熱硬化性樹脂としてエポキシ樹脂、ビスマレイミドトリアジン樹脂あるいはシアネート樹脂などを使用することができる。この絶縁体４０は、たとえば厚みが０．３ｍｍ以上１．５ｍｍ以下に形成されている。
【００３４】
ここで、配線基板２の全体での熱膨張を半導体素子３と同程度（半導体素子３との間の熱膨張率の差が±５ｐｐｍ／℃以下）とするためには、絶縁体４０における織布の体積比率を４５％以上５５％以下とするとともに、織布のための単繊維としては、たとえば全芳香族ポリエステル樹脂、全芳香族ポリアミド樹脂、ポリベンズオキサゾール樹脂あるいは液晶ポリマー樹脂などの有機繊維、又はＳガラスやＴガラスなどの無機繊維を用いるのが好ましい。
【００３５】
スルーホール４１は、スルーホール導体４２が形成される部分であり、コア基板４の厚み方向に貫通している。スルーホール４１の直径は、たとえば０．１ｍｍ以上１０ｍｍ以下に設定されている。スルーホール４１は、たとえばドリル加工やレーザ加工によって形成することができる。
【００３６】
スルーホール導体４２は、ビルドアップ配線層５とビルドアップ配線層６との間の導通を図るためのものである。このスルーホール導体４２は、スルーホール４１の内面において、たとえば金、銀、銅、錫あるいはニッケルなどの金属材料により、たとえば厚みが３μｍ以上５０μｍ以下に形成されている。
【００３７】
充填樹脂４３は、スルーホール４１の残存空間を埋めるためのものである。充填樹脂４３は、たとえばポリイミド樹脂、アクリル樹脂、エポキシ樹脂、シアネート樹脂、テフロン（登録商標）樹脂、シリコン樹脂、ポリフェニレンエーテル樹脂あるいはビスマレイミドトリアジン樹脂などにより形成されている。
【００３８】
図５は、配線基板２におけるビア導体５２の拡大断面図である。
【００３９】
図４および図５に示すように、ビルドアップ配線層５，６は、複数の導体層５０，６０および絶縁層５１，６１を交互に積層したものであり、ビア導体５２，６２をさらに含んでいる。
【００４０】
導体層５０，６０は、電気信号を伝達するための伝達路としての機能を備えている。この導体層５０，６０は、たとえば銅、銀、金、アルミニウム、ニッケルあるいはクロムなどの金属材料により形成されている。
【００４１】
絶縁層５１，６１は、絶縁層５１，６１を厚み方向に貫通するビア孔５１Ａ，６１Ａを有するものであり、たとえばポリイミド樹脂、アクリル樹脂、エポキシ樹脂、シアネート樹脂、ウレタン樹脂、シリコン樹脂あるいはビスマレイミドトリアジン樹脂などの樹脂材料により形成されている。ビア孔５１Ａ，６１Ａは、ビア導体５２，６２を形成するための部分である。
【００４２】
ビア導体５２，６２は、上下の導体層５０，６０を電気的に接続するためのものであり、ビア孔５１Ａ，６１Ａにおいて、絶縁層５１，６１の上下に形成された導体層５０，６０の間に設けられる。ビア導体５２，６２は、たとえば銅、銀、金、アルミニウム、ニッケルあるいはクロムなどの金属材料により形成されている。ビア導体５２，６２は、ビア孔５１Ａ，６１Ａの内面５１Ａａ，６１Ａａの表面を覆う膜状に形成されている。なお、ビア導体５２，６２は、ビア孔５１Ａ，６１Ａの全部または大部分を埋めるように形成してもよい。
【００４３】
次に、図１ないし図５を参照して説明した実装構造体１の製造方法を、図６ないし図１２を参照しつつ説明する。
【００４４】
図６（ａ）ないし図６（ｅ）に示すように、まず、コア基板４を作製する。コア基板４は、絶縁体４０の形成工程、絶縁体４０に貫通孔４１を形成する工程、貫通孔４１にスルーホール導体４２を形成する工程、スルーホール４１の内部における残存空間に充填樹脂４３を充填する工程を経て作製される。
【００４５】
絶縁体４０を形成する工程は、図６（ａ）および図６（ｂ）に示すように、織布に熱硬化性樹脂を含浸させた樹脂シート４０Ａを熱プレスして硬化することによって行なわれる。なお、織布としては、たとえばポリパラフェニレンベンズビスオキサゾール樹脂などの繊維を縦横に織り込んだものを使用することができる。繊維としては、繊維の径がたとえば０．４ｍｍ以上１．２ｍｍ以下の単繊維を数百本束ねたものを使用することができる。
【００４６】
スルーホール４１を形成する工程は、図６（ｃ）に示すように、従来周知のドリル加工あるいはレーザ加工によって行なわれる。レーザ加工は、たとえばエキシマレーザ装置、ＹＡＧレーザ装置あるいはＣＯ２レーザ装置などを用いて行なうことができる。
【００４７】
スルーホール導体４２を形成する工程は、図６（ｄ）に示すように、たとえば無電解めっきにより、絶縁体４０の表面にメッキを被着し、スルーホール４１の内面に導電性を有する膜を膜形成することにより行なわれる。無電解めっき液としては、たとえば金、銀、銅、錫あるいはニッケルなどの被着金属イオンを含むものが使用される。
【００４８】
充填樹脂４３をスルーホール４１の内部における残存空間に充填する工程は、図６（ｅ）に示すように、たとえばポリイミド樹脂などをスクリーン印刷などにより充填することにより行なうことができる。さらに、スルーホール４１に充填した充填樹脂４３の直上に、従来周知の蒸着法、ＣＶＤ法又はスパッタリング法等によって金属材料からなるメッキを被着させる。
【００４９】
次に、コア基板４の上面および下面に、ビルドアップ配線層５，６を形成する。
【００５０】
まず、図７（ａ）に示すように、コア基板４の上面に導体層５０を形成する。この導体層５０は、絶縁体４０の表面に被着した金属材料からなるメッキを、フォトリソグラフィ法によりパターン形成することにより形成される。導体層５０の厚みは、たとえば３μｍ以上５０μｍ以下とされる。
【００５１】
次いで、図７（ｂ）に示すように、導体層５０の上面に絶縁層５１を形成する。絶縁層５１は、従来周知のスピンコート法等によって、樹脂層を形成した後に、樹脂層を加熱・固化させることにより形成することができる。絶縁層５１の厚みは、たとえば７μｍ以上５０μｍ以下とされる。
【００５２】
なお、絶縁層５１の形成は、減圧雰囲気あるいは不活性ガス雰囲気で行なうのが好ましい。このような雰囲気で絶縁層５１を形成することにより、導体層５０が絶縁層５１によって覆われるまでの間に、導体層５０が酸化してしまうことを抑制することができる。
【００５３】
次に、図７（ｃ）および図８（ａ）に示すように、絶縁層５１にビア孔５１Ａを形成し、導体層５０の一部を露出させる。このビア孔５１Ａは、底部５１Ａａにおける幅寸法Ｗ′がたとえば１０μｍ以上５０μｍ以下、上部５１Ａｂにおける幅寸法Ｗ″がたとえば２０μｍ以上８０μｍ以下であって、上部よりも下部が幅広なテーパ状に形成される。このようなビア孔５１Ａは、たとえばレーザ加工により形成することができる。レーザ加工としては、たとえばエキシマレーザ装置、ＹＡＧレーザ装置あるいはＣＯ２レーザ装置などを用いることができる。
【００５４】
次に、図７（ｄ）および図８（ｂ）に示すように、導体層５０における露出面５０Ａおよびビア孔５１Ａの内面を覆うようにビア導体５２を膜状に形成する。
【００５５】
図８（ｂ）に示すように、ビア導体５２は、たとえばスパッタリング法、無電解めっきにより金属材料を被着させた後、フォトリソグラフィ法によりパターン形成することにより形成される。
【００５６】
次いで、図９（ａ）ないし図９（ｄ）に示すように、上述した工程を所定回数繰り返し、導体層５０、絶縁層５１、およびビア導体５２を所定層形成することにより、コア基板４の上面にビルドアップ配線層５を形成することができる。ただし、図１０（ａ）および図１０（ｂ）に示すように、ビルドアップ配線層５における最外層となる絶縁層５１のビア孔５１Ａに対しては、ビア孔５１Ａを完全に埋めることなく、膜状にビア導体５２を形成する。
【００５７】
そして、ビア導体５２のうちの半導体素子３におけるバンプ３０に対応するものについては、ビア導体５２の内周面に低融点金属層２５を形成する。すなわち、最外層となる絶縁層５１のビア孔５１Ａに形成されるビア導体５２のうち、半導体素子３におけるバンプ３０に対応するものは、それぞれ配線基板２における凹部２１および導電層２４となるものである。
【００５８】
低融点金属層２５は、ビア導体５２（導電層２４）に対して、従来周知の無電界めっきにより、たとえば錫、インジウム又はビスマスなどの低融点金属材料を用いて、膜形成することができる。なお、低融点金属層２５の厚み寸法は、たとえば３μｍから１２μｍである。
【００５９】
さらに、ビルドアップ配線層５を形成する場合と同様な手法により、コア基板４の下面にビルドアップ配線層６を形成することができる。ただし、半導体素子３を実装しないビルドアップ配線層６においては、最外層となる絶縁層６１の形成に当たっては、ビア孔６１Ａに低融点金属層２５を形成する工程は省略される。
【００６０】
一方、図１１（ａ）ないし図１１（ｅ）に示すように、バンプ３０を備えた半導体素子３を形成する。このような半導体素子３は、ウエハプロセスにおいてシリコン基板などのウエハ７に所定の複数の回路素子を造り込んだ後に、各回路素子における電極７０に対してバンプ３０を一括して形成した後に、ウエハを切断することにより形成することができる。
【００６１】
バンプ３０の形成に当たっては、まず図１１（ａ）ないし図１１（ｃ）に示すように、ウエハ７に対して電極パッド７０を覆うようにレジスト７１を形成した後に、このレジスト７１に対して、ウエハ７における電極パッド７０に対応する部分に貫通孔７２を形成する。レジスト７１および貫通孔７２の形成は、従来周知のフォトリソグラフィ法により形成することができる。すなわち、レジスト７１は、たとえばスクリーン印刷やスピンコート法によりウエハ７の表面に紫外線硬化性の樹脂などの感光性樹脂を、厚みがたとえば１５μｍ以上８０μｍ以下となるように被着させることにより形成することができる。一方、貫通孔７２は、所定のマスクを用いて、目的部位に紫外線などの光エネルギを照射した後に、不要部分をエッチング駅により除去することにより形成することができる。貫通孔７２は、開口部７４と底部７５とを有しており、たとえば深さＤ′（底部７５から開口部７４までの長さ）が１５μｍ以上７０μｍ以下、たとえば開口部７４における幅寸法Ｗ３が５μｍ以上４０μｍ以下、たとえば底部７５における幅寸法Ｗ４が２０μｍ以上８０μｍ以下とされている。
【００６２】
次いで、図１１（ｄ）に示すように、レジスト７１の貫通孔７２に金属材料を充填して導体部７３を形成する。金属材料の充填は、たとえば銅を用いた無電解めっきにより行なうことができる。無電解めっきを採用する場合には、たとえばめっき時間などをコントロールすることにより、レジスト７１の表面から、導体部７３の一部が丸みを帯びた状態で突出させることができる。また、めっき時間などをコントロールして導体部７３の端面とレジスト７１の表面とを面一としてもよく、研磨などにより、導体部７３の端面を平坦な面に仕上げてもよい。
【００６３】
また、導体部７３は、無電解めっきに代えて、たとえばアルミニウムなどを用いた蒸着法により形成することができ、銅やアルミニウム以外の金属材料により形成してもよい。ただし、導体部７３は、配線基板２における低融点金属層２５よりも、融点が高い導電性材料、たとえば融点が３６０℃以上の導電性材料により形成するのが好ましい。
【００６４】
次いで、図１１（ｄ）および図１１（ｅ）に示すようにレジスト７１を除去することにより、ウエハ７における電極パッド７０上に導体部７３が形成された状態とし、ウエハ７を切断することにより、図１ないし図３を参照して説明した半導体素子３を得ることができる。
【００６５】
次いで、図１２（ａ）ないし図１２（ｃ）に示すように、配線基板２に対して、半導体素子３を実装する。
【００６６】
まず、図１２（ａ）および図１２（ｂ）に示すように、半導体素子３のバンプ３０を、配線基板２の凹部２１に位置合わせし、バンプ３０を凹部２１に進入する。このとき、バンプ３０の下端部３０ａは、凹部２１に位置する。
【００６７】
図１３は、凹部２１にバンプ３０を進入している状態を示す、配線基板２と半導体素子３との接続部位の拡大断面図である。図１３に示すように、凹部２１が上部に向うほど広がるテーパ状に形成されているとともに、導電層２４および低融点金属層２５が膜状に形成され、凹部２１にバンプ３０の少なくとも一部を収容し得る空間が確保されていることから、凹部２１に対して容易かつ確実にバンプ３０を進入することができる。このとき、凹部２１とバンプ３０との間に隙間Ｋが存在する。
【００６８】
次いで、図１２（ｃ）に示すように、熱圧着あるいは超音波熱圧着などの手法により、半導体素子３を配線基板２に押し付けた状態で、バンプ３０及び低融点金属層２５を加熱し、バンプ３０と低融点金属層２５との間に、接合層２６を形成することができる。このときの低融点金属層２５を加熱する温度は、低融点金属層２５を構成する材料の融点未満の温度であって、低融点金属層２５を構成する材料の融点より−１００℃以上の温度であることが好ましい。
【００６９】
低融点金属層２５を加熱する温度を、低融点金属層２５を構成する材料の融点未満の温度にすると、低融点金属層２５が溶融し、液化することがない。液化すると、低融点金属層２５を構成する原子の移動が活発になり、低融点金属層２５全てが接合層になってしまう。接合層は、体積が膨張することで、バンプ３０に応力が強く印可され、バンプ３０が破壊されることがあり、半導体素子３と配線基板２との電気的接続が不安定になることがある。そこで、低融点金属層２５を加熱する温度は、低融点金属層２５を構成する材料の融点未満とし、低融点金属層２５が溶融するのを防止することによって、低融点金属層２５が全て合金化するのを抑制することができる。また、低融点金属層２５を加熱する温度は、低融点金属層２５を構成する材料の融点より−１００℃以上の温度にすることによって、低融点金属層２５を構成する原子の移動が活性化し、低融点金属層２５内に高融点金属材料の原子が拡散され、合金化が促進される。なお、半導体素子３を配線基板２に押圧する押圧力は、例えば０．５ＭＰａから５ＭＰａに設定されており、低融点金属層２５を加熱する時間は、例えば３０分から２時間程度である。
【００７０】
接合層２６は、低融点金属層２５に熱を印加しながら、その低融点金属層２５に対してバンプ３０を押圧することによって、低融点金属層２５が隣接する高融金属材料から成るバンプ３０と接するようにすることができ、両者の間で発熱反応を起こすことができる。また、接合層２６を、室温程度（２０℃から３０℃）の温度に冷却し、生成された接合層２６を固化して、バンプ３０と凹部２１との間の隙間Ｋを埋めることができる。
【００７１】
最後に、配線基板２と半導体素子３との間に絶縁性樹脂を充填してアンダーフィル１１を形成することにより実装構造体１を作製することができる。アンダーフィル１１は、たとえばエポキシ樹脂やポリイミド樹脂などの熱硬化性樹脂から成り、その場合には、配線基板２と半導体素子３との間に熱硬化性樹脂を充填した後に加熱・硬化させることにより形成することができる。
【００７２】
接合層２６は、凹部２１内で形成されるため、凹部２１から接合層２６が流出するのを抑制することができ、隣接するバンプ３０（電極パッド３２）同士が相互に接触してしまうことを抑制することができる。その結果、実装構造体１は、たとえばバンプ３０（電極パッド３２）間のピッチが狭小化され、配線基板２と半導体素子３との間の距離が小さく設定される場合であっても、隣接するバンプ３０同士がショートするのを防止することができる。
【００７３】
なお、本発明は上述の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更、改良等が可能である。
【００７４】
本発明はまた、バンプ３０のピッチを狭小化しても、安定して導電層２４とバンプ３０とを電気接続することができるのであれば、図１３に示すように、予めバンプ３０の表面に無電解めっき法を用いて低融点金属層２５を膜形成し、そのバンプ３０を凹部２１に進入し、バンプ３０の表面に形成された低融点金属層２５を加熱し、接合層２６を形成し、バンプ３０と導電層２４とを導通接続するものであっても構わない。
【００７５】
本発明は、たとえば、配線基板２におけるコア基板４を省略し、ビルドアップ配線のみの配線基板としてよい。
【図面の簡単な説明】
【００７６】
【図１】図１（ａ）は本発明に係る実装構造体の一例を示す全体斜視図であり、図１（ｂ）は図１（ａ）に示した実装構造体を裏面側から見た全体斜視図である。
【図２】図１（ａ）のII−II線に沿う断面図である。
【図３】図１および図２に示した実装構造体の要部を示す断面図である。
【図４】図１および図２に示した実装構造体における配線基板の要部を拡大して示した断面図である。
【図５】図１および図２に示した実装構造体におけるビルドアップ配線の要部を拡大して示した断面図である。
【図６】図６（ａ）ないし図６（ｅ）は図４に示した配線基板におけるコア基板を形成する方法を説明するための断面図である。
【図７】図７（ａ）ないし図７（ｄ）は図４に示した配線基板におけるビルドアップ配線層を形成する方法を説明するための要部を示す断面図である。
【図８】図８（ａ）および図８（ｂ）はビア導体を形成する方法を説明するための要部を示す断面図である。
【図９】図９（ａ）ないし図９（ｄ）は図３に示した配線基板におけるビルドアップ配線層を形成する方法を説明するための要部を示す断面図である。
【図１０】図１０（ａ）および図１０（ｂ）はビア導体の表面に低融点金属層を形成する方法を説明するための要部を示す断面図である。
【図１１】図１１（ａ）ないし図１１（ｅ）は半導体素子におけるバンプを形成する方法を説明するための要部を示す断面図である。
【図１２】図１２（ａ）ないし図１２（ｃ）は、配線基板に対して半導体素子を実装する工程を説明するための要部を示す断面図である。
【図１３】図１３は、凹部にバンプを進入した状態を示す、実装構造体の要部の断面図である。
【図１４】図１４は、半導体素子と配線基板との接続構造の他の例を説明するための図３に相当する断面図である。
【符号の説明】
【００７７】
１    実装構造体
２    配線基板
２１  凹部
２４  導電層
２５  低融点金属層
２６  接合層
３    半導体素子
３０  バンプ（凸部）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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