(57)【要約】【課題】ソース選択ライン(Source Select Line; SSL)とドレイン選択ライン(Drain Select Line; DSL)の形成領域である半導体基板の一部の選択トランジスタ領域にて干渉現象の発生の抑制に有効なフラッシュメモリ素子とこの製造方法を提供する。【解決手段】半導体基板１００上のセル領域と選択トランジスタ領域のうち、その選択トランジスタ領域をエッチングし、その選択トランジスタ領域とセル領域との間に段差が生じるように形成する。そうしたセル領域にセルゲートを形成し、選択トランジスタ領域にはトランジスタを形成する。それによって、選択トランジスタ領域とセルゲートとの間で干渉現象が発生するのを抑え、選択トランジスタ領域に最隣接のセルゲートとの間の幅を減らして保存特性を改善し、選択トランジスタ周辺のセルゲートの電流特性を維持するとともに、流れる電圧の過多過小を防いで好適なセル特性を得て、セルゲートのプログラム特性を均一に維持する。【選択図】  図１Ｅ
2008141159.tif 000002
【特許請求の範囲】
【請求項１】
セル領域及び選択トランジスタ領域が設定された半導体基板を提供する工程と、
前記半導体基板の選択トランジスタ領域をエッチングし、その選択トランジスタ領域と前記セル領域との間に段差が生じるように形成する工程と、
前記セル領域にセルゲートを形成するとともに、前記選択トランジスタ領域にトランジスタを形成する工程と、
を含むことを特徴とするフラッシュメモリ素子の製造方法。
【請求項２】
エッチングされた前記選択トランジスタ領域の幅が、前記トランジスタの幅の4倍〜6倍で設定されることを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
【請求項３】
前記段差が、300Å〜1000Åであることを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
【請求項４】
前記トランジスタとこのトランジスタに隣接する前記セルゲートとの間に傾斜が設けられることを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
【請求項５】
前記傾斜の程度が、前記半導体基板のエッチング工程にてポリマーの形成方法及びポリマー量によって調節されることを特徴とする請求項４に記載のフラッシュメモリ素子の製造方法。
【請求項６】
前記セルゲートが、フローティングゲート、誘電体膜及びコントロールゲートが積層された構造でもって形成されることを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
【請求項７】
前記フローティングゲートが、ポリシリコン膜としてSiH4、Si2H6またはSiH2Cl2のソースガスにPまたはBドーパントをイン-サイチュウで注入して形成されることを特徴とする請求項６に記載のフラッシュメモリ素子の製造方法。
【請求項８】
前記コントロールゲートの形成時に前記選択トランジスタ領域に前記トランジスタが形成されることを特徴とする請求項６に記載のフラッシュメモリ素子の製造方法。
【請求項９】
前記セルゲート及び前記トランジスタを形成後に、前記セルゲート及び前記ランジスタの側面にスペーサを形成する工程と、
前記スペーサ、前記セルゲート及び前記トランジスタを含む前記半導体基板の上部に絶縁膜を形成する工程と、
前記絶縁膜上に第１の層間絶縁膜を形成後、ソース領域と連結されるようにソースコンタクトプラグをこのソースコンタクトプラグが形成された前記第１の層間絶縁膜の上部に第２の層間絶縁膜を形成する工程と、
前記第１，第２の層間絶縁膜の各ドレイン領域をエッチングし、それらドレイン領域に接するドレインコンタクトプラグを形成する工程と、
をさらに含むことを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
【請求項１０】
前記第１，第２の層間絶縁膜の形成工程時、前記選択トランジスタ領域で段差を有することを特徴とする請求項９に記載のフラッシュメモリ素子の製造方法。
【請求項１１】
セル領域と選択トランジスタ領域との間に段差を有する半導体基板と、
前記選択トランジスタ領域に形成されたトランジスタと、
前記セル領域に形成されたメモリセルと、
を含んでなっていることを特徴とするフラッシュメモリ素子。
【請求項１２】
前記選択トランジスタ領域の幅が、前記トランジスタ幅の4倍〜6倍で設定されてなっていることを特徴とする請求項１１に記載のフラッシュメモリ素子。
【請求項１３】
前記段差が、300Å〜1000Åであることを特徴とする請求項１１に記載のフラッシュメモリ素子。
【請求項１４】
前記トランジスタの間にソースコンタクトプラグとドレインコンタクトプラグが形成されてなっていることを特徴とする請求項１１に記載のフラッシュメモリ素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、特に干渉(interference)現象の防止に有効なフラッシュメモリとこの製造方法に関するものである。
【背景技術】
【０００２】
データ格納に用いられる半導体メモリ素子は、揮発性メモリ素子または不揮発性メモリ素子に大別される。揮発性メモリ素子はそれらの電源供給が遮断される場合にそれらの格納されたデータが消滅するが、不揮発性メモリ素子はそれらの電源供給が遮断されてもそれらの格納されたデータを保持できるようになっている。
【０００３】
不揮発性メモリ素子の代表的なものにフラッシュメモリ素子がある。フラッシュメモリ素子の単位セルとして以下の構成が汎用されている。すなわち、半導体基板の所定領域上に限定された活性領域と、活性領域上に形成されたトンネル絶縁膜と、トンネル絶縁膜上に形成されたフローティングゲート(floating gate)と、そのフローティングゲート上に形成されたゲート層間絶縁膜と、そしてこのゲート層間絶縁膜上に形成されたコントロールゲート(control gate)電極などで構成されている。近年、フラッシュメモリは特にMP3プレーヤ(MP3 player)、デジタルカメラ、コンピュータのバイオス(bios)格納用メモリ、携帯電話、そして携帯用データ格納装置などに広く用いられている。
【０００４】
フラッシュメモリセルは、外部からコントロールゲート電極に印加される電圧がフローティングゲートにカップリングされながらデータを格納することができる。したがって、短時間内に低いプログラム電圧でデータを格納しようとすれば、コントロールゲート電極に印加された電圧対比フローティングゲートに誘起される電圧の比を大きくすることが求められる。ここで、コントロールゲート電極に印加された電圧対比フローティングゲートに誘起される電圧の比をカップリング比(Coupling Ratio; CR)であるという。また、カップリング比はトンネル絶縁膜とゲート層間絶縁膜の静電容量の和に対するゲート層間絶縁膜の静電容量の比で表現され得る。
【０００５】
ここで、フラッシュメモリ素子はたとえば以下のように製造される。イオン注入工程による半導体基板の損傷を最小限に抑えるために半導体基板上部にバッファ絶縁膜を形成する。バッファ絶縁膜は酸化膜で形成する。イオン注入工程後にバッファ絶縁膜を除去し、半導体基板上部にトンネル絶縁膜を形成してから熱処理工程を実施する。
【０００６】
つぎに、トンネル絶縁膜の上部にフローティングゲート用の第１の導電膜を形成する。第１の導電膜の上部に酸化膜と窒化膜が積層構造された第１のハードマスク膜を形成した後、写真及び現像工程で第１のハードマスク膜、第１の導電膜、トンネル絶縁膜及び半導体基板の一部をエッチングしてトレンチを形成するとともに、第１の導電膜で構成されたフローティングゲートが形成される。トレンチが埋め込まれるようにトレンチを含む半導体基板の上部に第１の絶縁膜を形成した後、第１の絶縁膜を研磨して素子分離膜を形成する。第１の絶縁膜は高密度プラズマ(High Density Plasma; HDP)酸化膜、またはSOG(Spin on Glass)を用いる。素子分離膜のEFH(Effective Field Height)を調節するために、クリーニング(cleaning)工程である湿式エッチング工程を実施して素子分離膜の上部を一部除去する。
【０００７】
素子分離膜と第１の導電膜を含む半導体基板の上部に誘電体膜を形成した後、熱処理工程及び酸化工程を実施して、その誘電体膜の上部にコントロールゲート用の第２の導電膜及び第２のハードマスク膜を形成する。第２の導電膜はポリシリコン膜とタングステンシリサイド(WSix)膜またはタングステン(W)が積層された構造で形成し、第２のハードマスク膜は、酸化膜またはシリコン酸化窒化膜(SiON)で形成する。写真及び現像工程で第２のハードマスク膜、第２の導電膜、誘電体膜及び第１の導電膜をエッチングしてゲートを形成する。ゲートを互いに分離するために、ゲートの側面にスペーサを形成し、セルゲートを保護するためにスペーサとゲートを含む半導体基板の上部に第２の絶縁膜を酸化膜または窒化膜で形成する。
【０００８】
第２の絶縁膜の上部にソースコンタクトプラグが形成された第１の層間絶縁膜を形成した後、ソースコンタクトプラグと第１の層間絶縁膜を含む半導体基板の上部にドレインコンタクトプラグが形成された第２の層間絶縁膜を形成する。ソースコンタクトプラグとドレインコンタクトプラグは、ポリシリコン膜またはタングステンを用いて形成する。セルゲートを選択してデータを格納し、格納されたデータを読み出すために形成されたソースコンタクトプラグとドレインコンタクトプラグに外部電圧を伝達するために第２の層間絶縁膜の上部に金属配線を形成する。
【０００９】
一般に、フラッシュメモリ素子においては、特定のセルゲートを選択するためにソース選択ライン(Source Select Line; SSL)と金属配線とに電圧を印加し、それらの印加電圧の差でもってセルゲートに電流が流れるようにする。電流がセルゲートのみ流れるようにするため、上記ソース選択ライン(SSL)と、ドレイン選択ライン(Drain Select Line; DSL)と呼ばれる選択トランジスタが用いられている。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
ところで、かかるフラッシュメモリ素子の製造においては、素子が高集積化されるに伴い単位アクティブ領域とフィールド領域が形成される空間が減少する傾向にある。そのため、狭いアクティブ空間内にフローティングゲートを含む誘電体膜とコントロールゲートを形成することでゲート間の距離が狭くなるので、干渉による影響が問題となっている。特に、改善された自己整列-STI(Advanced Self-Align Shallow Trench Isolation)を適用した一般的なナンドフラッシュメモリ素子においてマルチ-レベル-セル(Multi-Level-Cell;MLC)を開発するには、フローティングゲート間の干渉電荷を減少させる必要がある。
【００１１】
すなわち、選択トランジスタのＯＮ/ＯＦＦ時、印加電圧のために選択トランジスタとこれに最隣接したセルゲートとの間で発生する干渉のために、選択トランジスタ周辺のゲートの電流特性が変化して流れる電圧に過多過小が生じ、所要のセル特性が得られなくなる。
【００１２】
以上に鑑み、本発明の目的は、ソース選択ラインとドレイン選択ラインが形成される半導体基板の一部の選択トランジスタ領域にて干渉現象が発生するのを有効に抑制できるフラッシュメモリ素子とその製造方法を提供することにある。
【課題を解決するための手段】
【００１３】
上記目的を達成するために本発明の代表的なフラッシュメモリ素子の製造方法は、セル領域及び選択トランジスタ領域が設定された半導体基板を提供する工程と、前記半導体基板の選択トランジスタ領域をエッチングし、その選択トランジスタ領域と前記セル領域との間に段差が生じるように形成する工程と、前記セル領域にセルゲートを形成するとともに、前記選択トランジスタ領域にトランジスタを形成する工程と、を含むことを特徴とする。
【００１４】
また、本発明の代表的なフラッシュメモリ素子は、セル領域と選択トランジスタ領域との間に段差を有する半導体基板と、前記選択トランジスタ領域に形成されたトランジスタと、前記セル領域に形成されたメモリセルと、を含んでなっていることを特徴とするものである。
【発明の効果】
【００１５】
本発明のフラッシュメモリ素子とその製造方法によれば、ソース選択ラインとドレイン選択ラインが形成される半導体基板の一部である選択トランジスタ領域をエッチングし、セル領域と選択トランジスタ領域との間に段差を設けるように形成する。それによって、選択トランジスタとセルゲートとの間で干渉現象が発生するのを抑える。干渉現象を抑制することで、選択トランジスタ領域とこの選択トランジスタ領域に最隣接のセルゲートとの間の幅を減らして保存特性を改善できる。結果、選択トランジスタ周辺のセルゲートの電流特性を維持でき、流れる電圧の過多過小を防いで好適なセル特性を得ることができ、また、セルゲートのプログラム特性を均一に維持することができる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明に係るフラッシュメモリ素子とその製造方法のそれぞれ好適な実施形態について工程順を示す図１Ａ〜図１Ｅを参照して詳細に説明する。
【００１７】
図１Ａに示すように、イオン注入工程による半導体基板のダメージ（損傷）を最小限に抑えるために、半導体基板(100)の上部に第１の絶縁膜を形成する。その際、第１の絶縁膜は、酸化膜または窒化膜を利用して50Å〜200Åの厚さで形成する。セル領域及び周辺領域を設定するために、NタイプまたはPタイプの不純物を半導体基板(100)内に注入した後に、第１の絶縁膜を除去する。
【００１８】
半導体基板(100)においてソース選択ライン(SSL)とドレイン選択ライン(DSL)が形成される領域である選択トランジスタ領域の一部をエッチングし、第１のトレンチ(102)を形成する。その際、第１のトレンチ(102)の幅は、ソース選択ラインまたはドレイン選択ラインの幅の4倍〜6倍で設定し、第１のトレンチ(102)の厚さは300Å〜1000Åで形成する。第１のトレンチ(102)の形成工程時に第１のトレンチ(102)の側面が垂直にならないように傾斜を有するようになるが、その傾斜程度は半導体基板(100)のエッチング工程にてポリマーの形成方法とポリマー量によって調節される。また、第１のトレンチ(102)の側面を傾斜させるのは、後続の複数の膜を蒸着した後、エッチング工程を進行させるうえでエッチング選択性を良好にするためである。選択トランジスタの領域に第１のトレンチ(102)を形成し、セル領域と選択トランジスタ領域間に段差を有するようにする。
【００１９】
つぎに、図１Ｂに示すように、第１のトレンチ(102)を含む半導体基板(100)の上部にトンネル絶縁膜(104)を形成後、半導体基板(100)とトンネル絶縁膜(104)との間の界面で発生するトラップ現象を除去して、トランジスタのデータ格納能力を高めるための熱処理工程を実施する。熱処理時、トンネル絶縁膜(104)としてはH2またはO2ガス雰囲気と750℃〜850℃の温度で湿式または乾式酸化工程を実施して形成する。また、熱処理工程はポスト熱処理工程でN2、N2OまたはNOガスと750℃〜1100℃の温度で実施する。
【００２０】
トンネル絶縁膜(104)の上部に、フローティングゲート用の第１の導電膜(106)と第１のハードマスク膜を形成する。第１の導電膜(106)は、ポリシリコン膜としてSiH4、Si2H6またはSiH2Cl2のソースガスにPまたはBドーパントをイン-サイチュウで注入して形成する。第１のハードマスク膜は、パッド酸化膜または窒化膜を単一層で形成するか、またはパッド酸化膜と窒化膜を積層構造で形成する。
【００２１】
写真及び現像工程で第１のハードマスク膜、第１の導電膜(106)、トンネル絶縁膜(104)及び半導体基板(100)の一部をエッチングし、素子分離膜のための第２のトレンチを形成するとともに、第１の導電膜で構成されたフローティングゲートパターンが形成される。第２のトレンチが埋め込まれるように第２のトレンチを含む半導体基板(100)の上部に第１の絶縁膜を形成後、第１の絶縁膜を研磨して素子分離膜を形成する。その際、第１の絶縁膜は、高密度プラズマ(HDP)酸化膜またはSOG(Spin On Glass)を用いて形成する。素子分離膜の有効膜厚保ともいうべきEFH(Effective Field Height)を調節するために、クリーニング工程である湿式エッチング工程を実施して素子分離膜の上部を一部除去する。
【００２２】
素子分離膜と第１の導電膜(106)を含む半導体基板(100)の上部に誘電体膜(108)を形成した後、熱処理工程及び酸化工程を実施する。熱処理工程は、O2またはH2ガスを用いて600℃〜900℃の温度で実施する。誘電体膜(108)の上部にコントロールゲート用第２の導電膜(110)及び第２のハードマスク膜(112)を形成する。第２の導電膜(110)は、ポリシリコン膜とタングステンシリサイド(WSix)膜またはタングステン(W)が積層された構造で形成し、第２のハードマスク膜(112)は酸化膜またはシリコン酸化窒化膜(SiON)で形成する。
【００２３】
つぎに、図１Ｃに示すように、写真及び現像工程で第２のハードマスク膜(112)、第２の導電膜(110)、誘電体膜(108)、第１の導電膜(106)及びトンネル絶縁膜(104)を順次エッチングし、トンネル絶縁膜(104)、第１の導電膜(106)、誘電体膜(108)、第２の導電膜(110)及び第２のハードマスク膜(112)が積層されたゲート(114)を形成する。その際、セルゲート(114)が形成される間、第１のトレンチ(102)が形成された領域である選択トランジスタ領域にはゲート(114)であるソース選択ライン(SSL)とドレイン選択ライン(DSL)が形成される。第１のトレンチ(102)によりセルゲート(114)と選択トランジスタ領域に形成されたソース選択ライン(SSL)またはドレイン選択ライン(DSL)との間に段差を有する。
【００２４】
つぎに、図１Ｄに示すように、ゲート(114)を形成するためのエッチング工程で発生する損傷を除去するために、再酸化(re-oxidation)工程を実施した後、ゲート(114)を互いに分離するためにゲート(114)の側面にスペーサ(116)を形成する。セルゲート(114)を保護するために、スペーサ(116)とゲート(114)を含む半導体基板(100)の上部に第２の絶縁膜(118)を酸化膜または窒化膜で形成する。
【００２５】
そして、図１Ｅに示すように、第２の絶縁膜(118)の上部に第１の層間絶縁膜(120)を形成する。第１の層間絶縁膜(120)の形成工程時、選択トランジスタ領域で段差を有するようになるため、これを防止するために化学的機械的研磨(Chemical Mechanical Polishing; CMP)工程を実施して第１の層間絶縁膜(120)を平坦化させることができる。第１の層間絶縁膜(120)をエッチングし、選択トランジスタ領域のソース選択ラインの間にソースコンタクトホールを形成した後、ソースコンタクトホールを第３の導電膜で満たしてソースコンタクトプラグ(122)を形成する。第３の導電膜はポリシリコン膜またはタングステン(W)を用いて形成する。
【００２６】
その後、ソースコンタクトプラグ(122)と第１の層間絶縁膜(120)を含む半導体基板(100)の上部に第２の層間絶縁膜(124)を形成した後、上記したＣＭＰ工程を実施して第２の層間絶縁膜(124)を平坦化させる。第２の層間絶縁膜(124)の形成工程時に選択トランジスタ領域で段差を有するようになる。この段差を除去せずに、後続工程であるドレインコンタクトホールを形成するためのフォトレジストパターンを形成すれば、フォトレジストパターンが段差を有するようになり、エッチング工程が十分になされない。また、エッチング工程が十分になされないため、メタル物質が一部残留し、セル特性を劣化させる。写真及び現像工程で第２の層間絶縁膜(124)及び第１の層間絶縁膜(120)をエッチングし、選択トランジスタ領域のドレイン選択ラインの間にドレインコンタクトホールを形成した後、ドレインコンタクトホールが満たされるようにドレインコンタクトホールを含む半導体基板(100)の上部に第４の導電膜を形成する。この第４の導電膜は、ポリシリコン膜またはタングステン(W)で形成する。第２の層間絶縁膜(124)の上部が露出されるまで研磨工程を実施してドレインコンタクトプラグ(126)を形成する。
【００２７】
上記のように、ソース選択ラインとドレイン選択ラインが形成される領域である選択トランジスタ領域の半導体基板(100)の一部をエッチングしてセル領域と選択トランジスタ領域に互いに段差を有させる。そうすることで選択トランジスタ領域とこの選択トランジスタ領域に最も隣接したセルゲートとの間の干渉現象を抑えて改善できる。
【００２８】
また、干渉現象を改善すれば、選択トランジスタ領域周辺のセルゲートの電流特性が変わって電圧の流れに過多過小を生じてセル特性が低下するのを防ぐことができる。
【００２９】
また、選択トランジスタ領域と、この選択トランジスタ領域に最も隣接したセルゲートとの間の保存性が改善され、干渉現象が改善されたセルゲートのプログラム特性を均一にすることができる。
【００３０】
なお、本発明のフラッシュメモリ素子とその製造方法の実施形態を説明したが、そうした実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内でその他の実施形態、応用例、変形例、そしてそれらの組み合わせも可能である。
【図面の簡単な説明】
【００３１】
【図１Ａ】本発明に係るフラッシュメモリ素子の製造方法の実施形態における工程を示す断面図。
【図１Ｂ】本実施形態における次工程を示す断面図。
【図１Ｃ】本実施形態における次工程を示す断面図。
【図１Ｄ】本実施形態における次工程を示す断面図。
【図１Ｅ】本実施形態における次工程を示す断面図。
【符号の説明】
【００３２】
100   半導体基板
102   第１のトレンチ
104   トンネル絶縁膜
106   第１の導電膜
108   誘電体膜
110   第２の導電膜
112   第２のハードマスク膜
114   セルゲート
116   スペーサ
118   第２の絶縁膜
120   第１の層間絶縁膜
122   ソースコンタクトプラグ
124   第２の層間絶縁膜
126   ドレインコンタクトプラグ
【図１Ａ】
2008141159.tif 000003
【図１Ｂ】
2008141159.tif 000004
【図１Ｃ】
2008141159.tif 000005
【図１Ｄ】
2008141159.tif 000006
【図１Ｅ】
2008141159.tif 000007