(57)【要約】【課題】厚膜化しない場合であっても格子不整合を０．０８５％未満に緩和することが可能であり、これによりデバイス特性を向上させることの可能なメタモルフィックデバイスを提供する。【解決手段】メタモルフィックバッファ層１２が基板１１（ＧａＡｓ基板）とトランジスタ動作部２０との間に設けられている。メタモルフィックバッファ層１２は基板１１上にＩｎＰ層（図示せず）を結晶成長させると共にそのＩｎＰ層の全体にＡｓをドープすることにより形成されたＡｓドープＩｎＰ層１２Ａである。【選択図】図１
2008085018.tif 000002
【特許請求の範囲】
【請求項１】
ＧａＡｓ基板と、
前記ＧａＡｓ基板上に設けられたＩｎＰ層と
を備え、
前記ＩｎＰ層は、当該ＩｎＰ層の全体または一部にＡｓを含有する
ことを特徴とするメタモルフィック基板。
【請求項２】
前記ＩｎＰ層に含まれるＡｓ組成は０％より大きく１６％より小さい
ことを特徴とする請求項１に記載のメタモルフィック基板。
【請求項３】
前記ＩｎＰ層に含まれるＡｓ組成は８％である
ことを特徴とする請求項１に記載のメタモルフィック基板。
【請求項４】
メタモルフィック基板上にＩｎＰ系のデバイス部を備えたメタモルフィックデバイスであって、
前記メタモルフィック基板は、
ＧａＡｓ基板と、
前記ＧａＡｓ基板上に設けられたＩｎＰ層と
を有し、
前記ＩｎＰ層は、当該ＩｎＰ層の全体または一部にＡｓを含有する
ことを特徴とするメタモルフィックデバイス。
【請求項５】
前記デバイス部は、ＨＥＭＴ(High Electron Mobility Transistor)またはＨＢＴ(Heterojunction Bipolar Transistor)を構成する
ことを特徴とする請求項４に記載のメタモルフィックデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＧａＡｓ基板上にＩｎＰ層が形成されたメタモルフィック基板およびそれを備えたメタモルフィックデバイスに関する。
【背景技術】
【０００２】
移動度の高いＩｎＧａＡｓ層および飽和速度の高いＩｎＰ層を有するＨＥＭＴ(High Electron Mobility Transistor)またはＨＢＴ(Heterojunction Bipolar Transistor)は、次世代の高速デバイスの１つとして期待されている。これらのデバイスはＩｎＧａＡｓ層およびＩｎＰ層（以下、単に「ＩｎＰ層等」と称する。）と格子整合するＩｎＰ基板上に形成されることが極めて好ましいが、ＩｎＰ基板についてはコストが極めて高く、脆弱であることから、ＩｎＰ基板上に形成されたＨＥＭＴまたはＨＢＴは広く実用化されるには至っていない。
【０００３】
そこで、ＩｎＰ基板の代わりに、ＩｎＰと格子定数が近く、かつＩＩＩ−Ｖ族の中で最も安価なＧａＡｓ基板を用いることが考えられる。しかし、ＧａＡｓ基板上に直接ＩｎＰ層等を形成すると、格子不整合による欠陥が発生したり、ＧａＡｓ基板から受ける圧縮応力によってＩｎＰ層等に歪が発生し、これによってデバイス特性が変化する虞がある。そこで、ＧａＡｓ基板とＩｎＰ層等との間に、格子不整合を緩和するための中間層（メタモルフィックバッファ層）を設けることが考えられる。これにより、格子不整合による欠陥の発生を抑制することができ、さらにメタモルフィックバッファ層のＩｎＰ層等と接する表層の格子定数がＩｎＰの格子定数に近づくので、圧縮応力による歪を緩和することによりＩｎＰ基板上に形成されたデバイスに近いデバイス特性を得ることができる。
【０００４】
このメタモルフィックバッファ層の材料としては、例えば、ＩｎＡｌＡｓ、ＩｎＧａＡｓ、ＡｌＧａＡｓＳｂ、ＩｎＰなどが提案されている。例えば、メタモルフィックバッファ層の材料としてＩｎＡｌＡｓを用いた場合には、メタモルフィックバッファ層中のＩｎ組成をＧａＡｓ基板から遠ざかるにつれて徐々に増加させることにより、５×１０７ｃｍ−２程度の欠陥密度を実現することができる。ところが、パワーアンプ等の大電力デバイスへの応用を考えたとき、ＩｎＡｌＡｓは、熱抵抗が高いので、デバイスの温度を上昇させ、デバイスのＤＣ特性や信頼性を悪化させる虞がある。また、表面モフォロジーを悪化させ、デバイスを作製したときに新たな欠陥を発生させる虞もある。他方、ＩｎＰは、ある程度厚く形成することにより５×１０７ｃｍ−２程度の欠陥密度を実現することができ、上記した３元、４元混晶材料よりも熱抵抗が低く、より良好な表面モフォロジーを実現することができることから、有望な材料の１つとして注目されている（特許文献１参照）。
【０００５】
【特許文献１】特許２５２２４２８号
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところで、上で例示したＩｎＰをメタモルフィックバッファ層の材料として用いた場合であっても、ＧａＡｓ基板から受ける圧縮応力による歪が残留してしまい、格子不整合を完全に緩和することができない。また、ＩｎＰを１０μｍ程度に厚く形成したとしても、この残留歪の量は数μｍ程度形成した場合とほとんど変わらないので、厚膜化によって格子不整合を完全に緩和することは容易ではない。実際に、ＧａＡｓ基板上に、メタモルフィックバッファ層としてＩｎＰを数μｍ程度形成した場合には、メタモルフィックバッファ層の格子定数が積層面内方向に５．８６４Å（０．５８６４ｎｍ）となるので、メタモルフィックバッファ層はＩｎＰの格子定数５．８６９Å（０．５８６９ｎｍ）に対して積層面内方向に０．０８５％だけ圧縮された格子定数となってしまうという。そのため、格子不整合による欠陥が発生したり、ＧａＡｓ基板から受ける圧縮応力によってＩｎＰ層等に歪が発生し、これによってデバイス特性が変化する虞が依然として残っているという問題があった。
【０００７】
図４は、ＩｎＰからなるメタモルフィックバッファ層上にＩｎｘＧａ１−ｘＡｓ層（０＜ｘ＜１）を結晶成長させたときの格子不整合率（（ａ２−ａ１）/ａ１)×１００）と、そのときの臨界膜厚との関係を表すものである。ここで、ａ１はメタモルフィックバッファ層の積層面内方向の格子定数、ａ２はＩｎｘＧａ１−ｘＡｓ層の積層面内方向の格子定数をそれぞれ表している。ＩｎＰと格子定数が等しいＩｎ０．５３Ｇａ０．４７ＡｓをＩｎＰからなるメタモルフィックバッファ層上に結晶成長させた場合には、格子不整合率は０．０８５％となるが、このときの臨界膜厚は図４からおよそ５００ｎｍとなるので、このメタモルフィックバッファ層上にＨＢＴ等のデバイス部を、臨界膜厚を超える厚さで結晶成長させたときには、デバイス部中に転位が発生してしまい、デバイス特性を悪化させてしまう虞があるという問題があった。
【０００８】
そして、これらの問題はメタモルフィックバッファ層中の欠陥が充分に低減されたときに顕在化すると予想される。
【０００９】
本発明はかかる問題点に鑑みてなされたもので、その目的は、厚膜化しなくても格子不整合を０．０８５％未満に緩和することが可能であり、これによりデバイス特性を向上させることの可能なメタモルフィック基板およびメタモルフィックデバイスを提供することにある。
【課題を解決するための手段】
【００１０】
本発明のメタモルフィック基板はＧａＡｓ基板上にＩｎＰ層を備えたものである。このＩｎＰ層は当該ＩｎＰ層の全体または一部にＡｓを含有している。本発明のメタモルフィックデバイスは、上記メタモルフィック基板上（ＩｎＰ層上）にＩｎＰ系のデバイス部を備えたものである。ここで、「ＩｎＰ系」とは、一般的に、デバイス部を構成する各半導体層がＩｎＰと格子定数が等しいまたはほぼ等しい材料により構成されていることを意味している。
【００１１】
本発明のメタモルフィック基板およびメタモルフィックデバイスでは、ＧａＡｓ基板上に形成されたＩｎＰ層の全体または一部にＡｓが含まれている。これにより、ＧａＡｓ基板上に形成されたＩｎＰ層の格子定数が、Ａｓを含有していないＩｎＰ層をＧａＡｓ基板上に設けた場合と比べてＩｎＰの格子定数に近い値となる。
【発明の効果】
【００１２】
本発明のメタモルフィック基板およびメタモルフィックデバイスによれば、ＧａＡｓ基板上に形成されたＩｎＰ層の全体または一部にＡｓを含有するようにしたので、ＧａＡｓ基板上に形成されたＩｎＰ層の格子定数を、Ａｓを含有していないＩｎＰ層をＧａＡｓ基板上に設けた場合よりもＩｎＰの格子定数に近づけることができる。これにより、厚膜化しなくても格子不整合を０．０８５％未満にすることができるので、ＧａＡｓ基板から受ける圧縮応力による歪をより緩和することができる。従って、メタモルフィックデバイスにおいて、歪に起因するデバイス特性の変化をほとんどなくすることができる。特に、ＩｎＰ層に含まれるＡｓ組成を８％とした場合にはＩｎＰの格子定数に整合させることができるので、ＧａＡｓ基板から受ける圧縮応力による歪をなくすることができる。従って、この場合には、歪に起因するデバイス特性の変化を完全になくすることができる。
【００１３】
また、格子不整合を０．０８５％未満に緩和することによりメタモルフィック基板上に形成されるデバイス部中に転位が発生するのを抑制することができ、さらにＡｓを混ぜることによる固容体硬化の影響によって転位が屈曲し貫通転位が発生するのを抑制することもできる。これにより、転位に起因するデバイス特性の変化をほとんどなくすることができる。なお、Ａｓはアイソエレクトロニックドーパントであるので、キャリアの発生源にはならず、デバイス特性に影響を及ぼす虞はない。
【００１４】
以上のことから、厚膜化しなくても格子不整合を０．０８５％未満に緩和することが可能であり、これによりデバイス特性が向上し、ＩｎＰ基板上に形成されたデバイスと同様のデバイス特性を得ることが可能となる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施の形態について、図面を参照して詳細に説明する。
【００１６】
図１は本発明の一実施の形態に係るメタモルフィックデバイス１の断面構成を表すものである。このメタモルフィックデバイス１はパワーアンプ等の大電力デバイスに対して適用可能なＩｎＰ系ＨＢＴである。
【００１７】
メタモルフィックデバイス１は、メタモルフィック基板１０上にトランジスタ動作部２０を、例えばＭＯＣＶＤ(Metal-Organic Chemical Vapor Deposition)やＭＢＥ(Molecular Beam Epitaxy)を用いて結晶成長させたものである。メタモルフィック基板１０は、基板１１上にメタモルフィックバッファ層１２を上記と同様にして結晶成長させたものである。つまり、トランジスタ動作部２０は、メタモルフィックバッファ層１２を介して基板１１上に形成されている。
【００１８】
ここで、基板１１は半絶縁性のＧａＡｓ基板である。このＧａＡｓ基板はＩｎＰと格子定数が近く、かつＩＩＩ−Ｖ族の中で最も安価なものであることから、ＩｎＰ基板の代替基板として用いられている。
【００１９】
メタモルフィックバッファ層１２は、基板１１上にＩｎＰ層（図示せず）を例えば数μｍ程度、結晶成長させると共にそのＩｎＰ層にＰよりも原子サイズの大きなＡｓをドープしたものである。ＡｓのドーピングはＩｎＰ層の全体または一部になされている。なお、図１には、ＩｎＰ層の全体にＡｓをドープして、メタモルフィックバッファ層１２全体がＡｓドープＩｎＰ層１２Ａとなっている場合が例示されており、図２には、ＩｎＰ層の一部（表層）にＡｓをドープして、メタモルフィックバッファ層１２の一部がＡｓドープＩｎＰ層１２Ｂとなっている場合が例示されている。
【００２０】
上記したＡｓドープＩｎＰ層１２Ａ，１２ＢのＡｓ組成は０％より大きく１６％より小さな範囲内の値となっており、８％となっていることが最も好ましい。なお、Ａｓをこのような範囲内でＩｎＰ層中にドープした場合には、メタモルフィックバッファ層１２の基板１１とは反対側の表層（以下、単に「メタモルフィックバッファ層１２の表層」と称する。）における欠陥密度は１０×１０８ｃｍ−２以下となっており、ＩｎＰ層中Ａｓをドープしていない場合とほとんど変わらない。
【００２１】
ここで、基板１１上に数μｍ程度ＩｎＰ層を形成した場合には、ＩｎＰ層の格子定数が積層面内方向において５．８６４Å（０．５８６４ｎｍ）となるので、ＩｎＰ層は基板１１によって、ＩｎＰの格子定数５．８６９Å（０．５８６９ｎｍ）に対して積層面内方向に０．０８５％だけ圧縮される。一方、本実施の形態では、基板１１上に形成したＩｎＰ層中にＡｓ組成が０％より大きく１６％より小さなＡｓドープＩｎＰ層１２Ａ，１２Ｂを形成しているので、図３に示したように、ＡｓドープＩｎＰ層１２Ａ，１２Ｂの積層面内方向の格子定数がＩｎＰの格子定数５．８６９Å（０．５８６９ｎｍ）に対して±０．０８５％未満となっている。つまり、基板１１上に単にＩｎＰ層を設けた場合と比べて、メタモルフィックバッファ層１２の表層の格子定数がＩｎＰの格子定数に近づいている。特に、ＡｓドープＩｎＰ層１２Ａ，１２ＢのＡｓ組成を８％とした場合には、メタモルフィックバッファ層１２の表層の格子定数がＩｎＰの格子定数と完全に整合している。これらのことから、メタモルフィックバッファ層１２に含まれるＡｓは、基板１１による圧縮応力によってメタモルフィックバッファ層１２の表層の格子定数がＩｎＰの格子定数から遠ざかるのを抑制するためのものであるといえる。
【００２２】
なお、メタモルフィックバッファ層１２の表層の格子定数をＩｎＰの格子定数に近づける（元に戻す）目的でＡｓをドープする場合には、わざわざＡｓドープＩｎＰ層１２Ａ，１２Ｂの積層面内方向の格子定数がＩｎＰの格子定数よりも大きくなるまでＡｓをドープする必要は無いので、このような場合には、ＡｓドープＩｎＰ層１２Ａ，１２ＢのＡｓ組成は０％より大きく８％以下の範囲内の値とすれば足りる。
【００２３】
トランジスタ動作部２０は、エミッタとベースにヘテロ接合（異種の半導体接合）を利用したＩｎＰ系バイポーラトランジスタである。このトランジスタ動作部２０は、サブコレクタ層２１、コレクタ層２２、ベース層２３、エミッタ層２４およびキャップ層２５を、メタモルフィック基板１０上にこの順に積層して構成されており、縦型の３端子構造を有している。そのため、メタモルフィックデバイス１を製造するときには表面から順次掘り込んでいき，エミッタ電極３３、ベース電極３２、最後にコレクタ電極３１が形成される。
【００２４】
サブコレクタ層２１は例えば高濃度のｎ型不純物を含有するｎ型ＩｎＧａＡｓからなり、コレクタ層２２は例えばアンドープまたは低濃度のｎ型不純物を含有するｎ型ＩｎＰからなる。ベース層２３は例えば高濃度のｐ型不純物を含有するｐ型ＩｎＧａＡｓからなる。
【００２５】
エミッタ層２４はベース層２３よりバンドギャップの大きな半導体材料からなり、例えば低濃度のｎ型不純物を含有する低濃度ｎ型ＩｎＰ層と、高濃度のｎ型不純物を含有する高濃度ｎ型ＩｎＰ層とをこの順に積層して構成されている。キャップ層２５は例えば高濃度のｎ型不純物を含有するｎ型ＩｎＧａＡｓからなる。
【００２６】
ここで、ｎ型不純物としては例えばＳｉ、Ｔｅなどがあり、ｐ型不純物としては例えばＣ、Ｚｎ、Ｂｅなどがある。
【００２７】
このような構成のメタモルフィックデバイス１の動作は基本的には通常のバイポーラトランジスタと同様である。上で例示したようにトランジスタ動作部２０をｎｐｎ型で構成した場合には、エミッタ層２４からコレクタ層２２に向かって流れる電子の量をベース電流(ホール電流)により制御しトランジスタ動作させている。通常のバイポーラトランジスタでは、ホール電流を増やすことによりコレクタ電流が増大し、ホール電流を更に増やすとベース層２３からエミッタ層２４に向かってホールが漏れ出し、トンジスタの電流増幅率が低下しやすくなる。しかし、本実施の形態では、エミッタ層２４にベース層２３よりもバンドギャップの大きな異種半導体材料を用いているので、ベース−エミッタ界面に障壁ができ，ホールのエミッタ層２４への漏れを抑えることができる。これにより、電流増幅率を低下させずに，コレクタ電流を大きくすることができる。
【００２８】
このように、メタモルフィックデバイス１には大電流を流すことができるが、大電流を流すとそれに伴って大量の熱が発生する。しかし、本実施の形態では、トランジスタ動作部２０は熱抵抗の低いＩｎＰからなるメタモルフィックバッファ層１２上に形成されているので、熱抵抗の高いＩｎＡｌＡｓやＡｌＧａＡｓＳｂなどでメタモルフィックバッファ層を構成した場合と比べてより大電流を流すことが可能である。
【００２９】
また、本実施の形態では、基板１１上に形成されたメタモルフィックバッファ層１２の全体または一部にＡｓを含有するようにしたので、メタモルフィックバッファ層１２の格子定数を、Ａｓを含有していないＩｎＰ層をＧａＡｓ基板上に設けた場合よりもＩｎＰの格子定数に近づけることができる。これにより、厚膜化しなくても格子不整合を０．０８５％未満にすることができるので、基板１１から受ける圧縮応力による歪をより緩和することができる。従って、歪に起因するデバイス特性の変化をほとんどなくすることができる。特に、メタモルフィックバッファ層１２に含まれるＡｓ組成を８％とした場合にはＩｎＰの格子定数に完全に整合させることができるので、基板１１から受ける圧縮応力による歪をなくすることができる。従って、この場合には、歪に起因するデバイス特性の変化を完全になくすることができる。
【００３０】
また、格子不整合を０．０８５％未満に緩和することにより、図４に例示したように臨界膜厚を大きくすることができるので、メタモルフィック基板１０上に形成されるトランジスタ動作部２０中に転位が発生するのを抑制することができる。さらにＡｓを混ぜることによる固容体硬化の影響によって転位が屈曲し貫通転位が発生するのを抑制することもできる。これにより、転位に起因するデバイス特性の変化をほとんどなくすることができる。なお、Ａｓはアイソエレクトロニックドーパントであるので、キャリアの発生源にはならず、デバイス特性に影響を及ぼす虞はない。
【００３１】
以上のことから、厚膜化しなくても格子不整合を０．０８５％未満に緩和することが可能であり、これによりデバイス特性が向上し、ＩｎＰ基板上に形成されたデバイスと同様のデバイス特性を得ることが可能となる。
【００３２】
以上、実施の形態を挙げて本発明について説明したが、本発明は上記実施の形態に限定されるものではなく、本発明のメタモルフィックデバイス１の構成やその製造方法に関する手順などは、上記実施の形態等と同様の効果を得ることが可能な限りにおいて自由に変形可能である。
【００３３】
また、上記実施の形態では、本発明のメタモルフィックデバイスをＨＢＴに適用した場合について説明したが、他のデバイス、例えばＨＥＭＴなどに適用させることが可能である。
【００３４】
また、上記実施の形態では、基板１１はＧａＡｓ基板であったが、何らかの基板上にＧａＡｓを結晶成長させたものであってもよい。
【図面の簡単な説明】
【００３５】
【図１】本発明の一実施の形態に係るメタモルフィックデバイスの断面構成図である。
【図２】図１のメタモルフィックデバイスの一変形例の断面構成図である。
【図３】メタモルフィックバッファ層のＡｓ組成と格子定数との関係を表す関係図である。
【図４】ＩｎＰからなるメタモルフィックバッファ層上にＩｎｘＧａ１−ｘＡｓ層を結晶成長させたときの格子不整合率と、そのときの臨界膜厚との関係を表す関係図である。
【符号の説明】
【００３６】
１…メタモルフィックデバイス、１０…メタモルフィック基板、１１…基板、１２…メタモルフィックバッファ層、１２Ａ，１２Ｂ…ＡｓドープＩｎＰ層、２０…トランジスタ動作部、２１…サブコレクタ層、２２…コレクタ層、２３…ベース層、２４…エミッタ層、２５…キャップ層、３１…コレクタ電極、３２…ベース電極、３３…エミッタ電極。
【図１】
2008085018.tif 000003
【図２】
2008085018.tif 000004
【図３】
2008085018.tif 000005
【図４】
2008085018.tif 000006