(57)【要約】【課題】回路面積を縮小可能で、階調電圧の選択処理を高速に行うことができる階調電圧選択回路および表示制御回路を提供する。【解決手段】階調電圧選択回路は、４つの階調電圧の中から１つを選択する複数の階調選択部１１と、複数の階調選択部１１のそれぞれが選択した階調電圧を二者択一で選択する動作を繰り返して、最終的に１つの階調電圧を選択する複数のトーナメント回路１２と、複数のトーナメント回路１２のそれぞれが選択した複数の階調電圧の中から１つを選択して出力配線DECOUTに供給するデコーダ回路１３と、を備えている。階調選択部１１を複数個行方向に配置し、各階調選択部１１内の２つの第１スイッチ回路１４を横方向に分離して配置し、これら２つの第１スイッチ回路１４の間に、第２スイッチ回路１５と、トーナメント回路１２と、デコーダ回路１３とを配置するため、デコーダ回路１３の回路規模を縮小できる。【選択図】図１
2008256902.tif 000002
【特許請求の範囲】
【請求項１】
それぞれが４階調電圧の中から１つを選択する複数の階調選択部と、
前記複数の階調選択部のそれぞれが選択した階調電圧を、二者択一で選択する動作を繰り返して、最終的に１つの階調電圧をそれぞれ選択する複数のトーナメント回路と、
前記複数のトーナメント回路が選択した複数の階調電圧の中から１つを選択して出力配線に供給するデコーダ回路と、を備え、
前記複数の階調選択部のそれぞれは、
階調選択信号の最下位ビットの論理により、２種類の階調電圧の中から１つを選択する２つの第１スイッチ回路と、
前記階調選択信号の最上位ビットまたは下位２ビット目の論理により、前記２つの第１スイッチ回路の出力のうちいずれかを選択して前記トーナメント回路に供給する第２スイッチ回路と、を有し、
前記トーナメント回路は、前記第１スイッチ回路および前記第２スイッチ回路の選択動作に用いた前記階調選択信号のビット以外のビットのうちの一部ビットの論理に基づいて、二者択一で階調電圧を選択する動作を繰り返し、
前記デコーダ回路は、前記第１スイッチ回路、前記第２スイッチ回路および前記トーナメント回路の選択動作に用いた前記階調選択信号のビット以外のビットをデコードした結果に基づいて、前記トーナメント回路から出力された複数の階調電圧の中から１つを選択して前記出力配線に供給することを特徴とする階調電圧選択回路。
【請求項２】
前記複数の階調選択部は第１方向に隣接配置され、
前記第２スイッチ回路、前記トーナメント回路および前記デコーダ回路は、前記第１方向とは異なる第２方向に隣接配置され、
前記２つの第１スイッチ回路は、隣接配置された前記第２スイッチ回路、前記トーナメント回路および前記デコーダ回路の前記第２方向の両側に配置されることを特徴とする請求項１に記載の階調電圧選択回路。
【請求項３】
前記２つの第１スイッチ回路は、前記階調選択信号の最下位ビット線の下方に配置される拡散層を有し、
前記複数の階調選択部を組として、複数組の前記複数の階調選択部が前記第２方向に隣接配置され、
隣接する組同士内の隣接する２つの前記第１スイッチ回路は、前記拡散層を共有することを特徴とする請求項２に記載の階調電圧選択回路。
【請求項４】
前記第２スイッチ回路は、前記階調選択信号の最上位ビット線または下位ビット目のビット線の下方に配置される第１拡散層を有し、
前記トーナメント回路は、前記階調選択信号の前記一部ビットに対応するビット線の下方に配置される第２拡散層を有し、
前記デコーダ回路は、デコード動作に用いる前記階調選択信号のビット線の下方に配置される第３拡散層を有し、
前記第１、第２および第３拡散層は、前記第２方向に延在され、
前記第２および第３拡散層は、互いに接続されていることを特徴とする請求項１乃至３のいずれかに記載の階調電圧選択回路。
【請求項５】
正極性の階調電圧を生成する正極性階調電圧選択回路と、
負極性の階調電圧を生成する負極性階調電圧選択回路と、
前記正極性の階調電圧と前記負極性の階調電圧とのいずれかを選択する極性切替回路と、
前記極性切替回路にて選択した階調電圧をゲイン調整した後に、対応する信号線に供給する出力回路と、を備え、
前記正極性階調電圧選択回路および前記負極性階調電圧選択回路のそれぞれは、
それぞれが４階調電圧の中から１つを選択する複数の階調選択部と、
前記複数の階調選択部のそれぞれが選択した階調電圧を、二者択一で選択する動作を繰り返して、最終的に複数の階調電圧を選択するトーナメント回路と、
前記トーナメント回路が選択した複数の階調電圧の中から１つを選択して出力配線に供給するデコーダ回路と、を備え、
前記複数の階調選択部のそれぞれは、
階調選択信号の最下位ビットの論理により、２種類の階調電圧の中から１つを選択する２つの第１スイッチ回路と、
前記階調選択信号の最上位ビットまたは下位２ビット目の論理により、前記２つの第１スイッチ回路の出力のうちいずれかを選択して前記トーナメント回路に供給する第２スイッチ回路と、を有し、
前記トーナメント回路は、前記第１スイッチ回路および前記第２スイッチ回路の選択動作に用いた前記階調選択信号のビット以外のビットのうちの一部ビットの論理に基づいて、二者択一で階調電圧を選択する動作を繰り返し、
前記デコーダ回路は、前記第１スイッチ回路、前記第２スイッチ回路および前記トーナメント回路の選択動作に用いた前記階調選択信号のビット以外のビットをデコードした結果に基づいて、前記トーナメント回路から出力された複数の階調電圧の中から１つを選択して前記出力配線に供給し、
前記出力配線上の階調電圧は、前記極性切替回路に供給されることを特徴とする表示制御回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、階調選択信号の論理に基づいて複数の階調電圧の中から１つを選択する階調電圧選択回路および表示制御回路に関する。
【背景技術】
【０００２】
液晶表示装置では、従来から階調電圧選択回路が用いられている。この種の従来の階調電圧選択回路は、階調選択信号の下位側ビットにて、奇数番目または偶数番目の階調電圧配線を選択し、選択した階調電圧配線のいずれかを、上位側ビットをデコードした結果に基づいて選択している（特許文献１参照）。
【０００３】
この特許文献１の階調電圧選択回路では、階調選択信号の下位側ビットで階調電圧配線の選択処理を行うため、行方向に配置されるトランジスタの数を削減できる。ところが、階調選択信号の上位側ビットについては、デコード処理により信号選択を行っており、階調選択信号のビット数が増えるにつれて、デコーダ回路の面積が増大するという問題がある。
【０００４】
階調電圧選択回路は、ＬＣＤドライバ等のチップ内に形成されることが多いが、チップサイズ削減のためには、デコーダ回路のサイズを削減することが必須になる。デコーダ回路のサイズを削減するには、デコーダ回路を構成するトランジスタのチャネル幅を小さくすることが考えられる。
【０００５】
ところが、チャネル幅を小さくすると、ドレインとソース間を流れる電流Ｉdsが減少し、トランジスタのオン抵抗が大きくなって、スイッチング動作が遅くなり、所望の電気的特性が得られなくなる。
【特許文献１】特開２００１−１３３７５４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、回路面積を縮小可能で、階調電圧の選択処理を高速に行うことができる階調電圧選択回路および表示制御回路を提供するものである。
【課題を解決するための手段】
【０００７】
本発明の一態様によれば、それぞれが４階調電圧の中から１つを選択する複数の階調選択部と、前記複数の階調選択部のそれぞれが選択した階調電圧を、二者択一で選択する動作を繰り返して、最終的に１つの階調電圧をそれぞれ選択する複数のトーナメント回路と、前記複数のトーナメント回路が選択した複数の階調電圧の中から１つを選択して出力配線に供給するデコーダ回路と、を備え、前記複数の階調選択部のそれぞれは、階調選択信号の最下位ビットの論理により、２種類の階調電圧の中から１つを選択する２つの第１スイッチ回路と、前記階調選択信号の最上位ビットまたは下位２ビット目の論理により、前記２つの第１スイッチ回路の出力のうちいずれかを選択して前記トーナメント回路に供給する第２スイッチ回路と、を有し、前記トーナメント回路は、前記第１スイッチ回路および前記第２スイッチ回路の選択動作に用いた前記階調選択信号のビット以外のビットのうちの一部ビットの論理に基づいて、二者択一で階調電圧を選択する動作を繰り返し、前記デコーダ回路は、前記第１スイッチ回路、前記第２スイッチ回路および前記トーナメント回路の選択動作に用いた前記階調選択信号のビット以外のビットをデコードした結果に基づいて、前記トーナメント回路から出力された複数の階調電圧の中から１つを選択して前記出力配線に供給することを特徴とする階調電圧選択回路が提供される。
【発明の効果】
【０００８】
本発明によれば、回路面積を縮小可能で、階調電圧の選択処理を高速に行うことができる。
【発明を実施するための最良の形態】
【０００９】
以下、図面を参照しながら、本発明の一実施形態について説明する。
【００１０】
（第１の実施形態）
図１は本発明の第１の実施形態による階調電圧選択回路の回路図である。図１の階調電圧選択回路は、例えばＬＣＤドライバに内蔵される。まず、図１の階調電圧選択回路について詳述する前に、ＬＣＤドライバの内部構成について説明する。
【００１１】
図２はＬＣＤドライバの内部構成の一例を示すブロック図である。図２のＬＣＤドライバは、複数の正極側階調電圧を生成する正極側階調電圧発生回路１と、複数の正極側階調電圧の中から１つを階調選択信号の論理に基づいて選択する正極階調電圧選択回路２と、複数の負極側階調電圧を生成する負極側階調電圧発生回路３と、複数の負極側階調電圧の中から１つを階調選択信号の論理に基づいて選択する負極階調電圧選択回路４と、表示すべき画素データをクロック信号に同期してラッチするデータレジスタ５と、複数画素分の画素データをロード信号に同期してラッチするロードレジスタ６と、正極性と負極性を切り替える極性切替回路７ａ，７ｂと、階調電圧の電圧レベルを極性に応じた電圧に変換するレベルシフタ回路８ａ，８ｂと、選択された階調電圧のゲイン調整を行って液晶パネル内の信号線に供給する出力バッファ９とを備えている。
【００１２】
正極階調電圧選択回路２、負極階調電圧選択回路４、データレジスタ５、ロードレジスタ６、極性切替回路７ａ，７ｂおよびレベルシフタ回路８ａ，８ｂを組とする信号線駆動回路１０は、２つの信号線ごとに設けられており、各信号線駆動回路１０には、２つずつ出力バッファ９が接続されている。
【００１３】
図１には、２つの信号線駆動回路１０のみが図示されているが、実際には、多数の信号線駆動回路１０が隣接配置されている。正極側階調電圧発生回路１と負極側階調電圧発生回路３は、複数の信号線駆動回路１０が共有する。
【００１４】
不図示のホストコンピュータから供給された画素データは、データレジスタ５にて画素ごとに順にラッチされた後、複数画素分の画素データが同時にロードレジスタ６にてラッチされる。極性切替回路７ａ，７ｂは、１画素単位、複数画素単位、１水平ライン単位または１フレーム単位で、画素データの極性を切り替える。
【００１５】
極性切替回路７ａを通過した画素データは、レベルシフタ回路８ａ，８ｂによりレベル調整されて、階調選択信号が生成される。このように、階調選択信号は、画素データの論理に対応する信号である。
【００１６】
正極階調電圧選択回路２は、レベルシフタ回路８ａ，８ｂから出力された階調選択信号の論理に基づいて、複数の正極側階調電圧の中から１つを選択する。負極階調電圧選択回路４は、レベルシフタ回路８ａ，８ｂから出力された階調選択信号の論理に基づいて、複数の負極側階調電圧の中から１つを選択する。
【００１７】
極性切替回路７ａ，７ｂは、正極階調電圧選択回路２が選択した階調電圧と負極階調電圧選択回路４が選択した階調電圧のいずれかを極性信号に基づいて選択する。
【００１８】
極性切替回路７ａ，７ｂには、２つの出力バッファ９が接続されており、各出力バッファ９は隣接する２本の信号線に画素電圧を供給する。例えば、カラー表示用のＬＣＤドライバの場合、図１の左側３つの出力バッファ９は、同一画素のＲ用の信号線、Ｇ用の信号線、Ｂ用の信号線にそれぞれ画素電圧を供給する。
【００１９】
本実施形態では、図２に示すように、複数の信号線駆動回路１０内の複数の正極階調電圧選択回路２を隣接して配置している。負極階調電圧選択回路４についても同様である。このように、正極階調電圧選択回路２をまとめて隣接配置し、負極階調電圧選択回路４もまとめて隣接配置することにより、信号線駆動回路１０全体の回路面積を削減できる。
【００２０】
正極階調電圧選択回路２と負極階調電圧選択回路４はいずれも、図１の回路で構成されている。ただし、正極階調電圧選択回路２と負極階調電圧選択回路４では、回路内部のトランジスタの導電型が異なる。正極階調電圧選択回路２はPMOSトランジスタを用いて構成され、負極階調電圧選択回路４はNMOSトランジスタを用いて構成される。
【００２１】
図１の回路は、NMOSトランジスタを用いて構成されているが、以下では単に階調電圧選択回路と呼ぶ。図１の階調電圧選択回路は、４つの階調電圧の中から１つを選択する複数の階調選択部１１と、複数の階調選択部１１のそれぞれが選択した階調電圧を二者択一で選択する動作を繰り返して、最終的に１つの階調電圧を選択する複数のトーナメント回路１２と、複数のトーナメント回路１２のそれぞれが選択した複数の階調電圧の中から１つを選択して出力配線DECOUTに供給するデコーダ回路１３と、を備えている。
【００２２】
複数の階調選択部１１のそれぞれは、階調選択信号の最下位ビットＤ０の論理により、２種類の階調電圧の中から１つを選択する２つの第１スイッチ回路１４と、階調選択信号の下位２ビット目の論理Ｄ１により、２つの第１スイッチ回路１４の出力のうちいずれかを選択してトーナメント回路１２に供給する第２スイッチ回路１５とを有する。
【００２３】
トーナメント回路１２は、階調選択信号のビットＤ２，Ｄ３の論理により、二者択一の選択動作を繰り返して、隣接する４つの第２スイッチ回路１５の出力のいずれかを選択する。
【００２４】
デコーダ回路１３は、階調選択信号のビットＤ４，Ｄ５の論理によりデコード処理を行って、トーナメント回路１２の出力を出力配線DECOUTに供給するかどうかを選択する。
【００２５】
図１では、４行分（１６階調分）の回路しか詳細に表示していないが、実際には、１６行分（６４階調分）の回路が存在する。図示されていない１２行分の回路は、デコーダ回路１３内の回路構成が異なることを除いて、図１の回路と同様に構成されている。より具体的には、図１に図示されたデコーダ回路１３は、階調選択信号のビットＤ４，Ｄ５が「０，０」をデコードする回路構成を示しており、それ以外に、「０，１」、「１，０」、「１，１」のそれぞれをデコードする回路がデコーダ回路１３内に存在する。
【００２６】
トーナメント回路１２は、行方向（第１方向）に隣接する４つの第２スイッチ回路１５に１つの割合で設けられている。デコーダ回路１３は、階調選択信号Ｄ４，Ｄ５の論理に基づいて、４つのトーナメント回路１２の出力のいずれかを選択する。
【００２７】
このように、階調電圧選択回路全体では、１６個の階調選択部１１と、４個のトーナメント回路１２と、１個のデコーダ回路１３とが設けられている。１６個の階調選択部１１のいずれにも階調選択信号Ｄ０，Ｄ１が供給され、４個のトーナメント回路１２のいずれにも階調選択信号Ｄ２，Ｄ３が供給され、デコード回路には階調選択信号Ｄ４，Ｄ５が供給される。これにより、図１の階調電圧選択回路は、計６４通りの階調電圧Ｖ０〜Ｖ６３の中からいずれかを選択して出力配線DECOUTに供給する。
【００２８】
図３は、階調選択信号Ｄ０〜Ｄ５とその反転信号ＢＤ０〜ＢＤ５の論理値と、選択される階調電圧との関係を示す図である。図３は一例であり、論理値と階調電圧との対応関係は一対一であれば任意に変更可能である。
【００２９】
１６個の階調選択部１１は、行方向（第１方向）に隣接配置されている。図１の１行目の階調選択部１１は、階調電圧Ｖ０〜Ｖ３の中から１つを選択する。２行目の階調選択部１１は、階調電圧Ｖ４〜Ｖ７の中から１つを選択し、３行目の階調選択部１１は、階調電圧Ｖ８〜Ｖ１１の中から１つを選択し、４行目の階調選択部１１は、階調電圧Ｖ１２〜Ｖ１５の中から１つを選択する。図２では省略しているが、最終行の階調選択部１１は、階調電圧Ｖ６０〜Ｖ６３の中から１つを選択する。
【００３０】
階調電圧選択回路内の階調選択部１１、トーナメント回路１２およびデコーダ回路１３は、NMOSトランジスタまたはPMOSトランジスタを用いて構成されるが、以下では、単にトランジスタと記載する。
【００３１】
階調選択部１１内の第１スイッチ回路１４は、階調選択信号の最下位ビットＤ０の論理により、２種類の階調電圧の中から１つを選択する。第１スイッチ回路１４は、２つのトランジスタＱ１，Ｑ２を有する。トランジスタＱ１のゲートには最下位ビットの反転信号ＢＤ０が入力され、トランジスタＱ２のゲートには最下位ビットＤ０が入力される。トランジスタＱ１は、最下位ビットＢＤ０が「１」のときにオンして、階調電圧Ｖ０を出力端子に供給する。トランジスタＱ２は、最下位ビットＤ０が「１」のときにオンして、階調電圧Ｖ１を出力端子に供給する。
【００３２】
例えば、１行目の階調選択部１１内の左端の第１スイッチ回路１４は、最下位ビットＤ０の論理により、階調電圧Ｖ０，Ｖ１のうち１つを選択し、右端の第１スイッチ回路１４は、最下位ビットＤ０の論理により、階調電圧Ｖ２，Ｖ３のうち１つを選択する。
【００３３】
階調選択部１１内の第２スイッチ回路１５は、階調選択信号の下位２ビット目Ｄ１の論理により、両側２つの第１スイッチ回路１４の出力のうち１つを選択する。第２スイッチ回路１５は、２つのトランジスタＱ３，Ｑ４を有する。トランジスタＱ３のゲートには下位２ビット目の反転信号ＢＤ１が入力され、トランジスタＱ４のゲートには下位２ビット目Ｄ１が入力される。下位２ビット目Ｄ１が「０」であれば、トランジスタＱ３がオンし、左側の第１スイッチ回路１４の出力が第２スイッチ回路１５から出力される。下位２ビット目Ｄ１が「１」であれば、右側の第１スイッチ回路１４の出力が第２スイッチ回路１５から出力される。
【００３４】
トーナメント回路１２は、階調選択信号の下位３ビット目Ｄ２と４ビット目Ｄ３の論理に基づいて、行方向に隣接する４つの第２スイッチ回路１５の出力をトーナメント形式で二者択一する。より具体的には、階調選択信号の下位３ビット目Ｄ２の論理に基づいて、奇数行の第２スイッチ回路１５の出力と偶数行の第２スイッチ回路１５の出力とのいずれかを選択する。また、下位４ビット目Ｄ３の論理に基づいて、隣接する２行同士のいずれかを選択する。これにより、階調電圧選択回路全体で、階調電圧の候補が４つに絞られる。
【００３５】
デコーダ回路１３は、階調選択信号の残り２ビットＤ４，Ｄ５をデコードした結果に基づいて、トーナメント回路１２から出力された４つの階調電圧のいずれか１つを選択する。
【００３６】
図４は図１の階調電圧選択回路のレイアウトパターンの一例を示す図である。図４では、４行分の階調選択部１１に対応するレイアウトパターンを図示している。各階調選択部１１内の第１および第２スイッチ回路１４，１５用の拡散層２１，２２と、トーナメント回路１２およびデコーダ回路１３用の拡散層２３と、第１スイッチ回路１４用の拡散層２１とが、順に横方向（第２方向）に形成されている。また、階調選択信号Ｄ０〜Ｄ５、ＢＤ０〜ＢＤ５の配線は縦方向（第１方向）に形成されている。
【００３７】
トーナメント回路１２の拡散層２３とデコーダ回路１３の拡散層２４は一体化されており、右側に配置された出力配線DECOUTに近い側の拡散層２３の幅が広くなっている。出力配線DECOUT側の拡散層２３を広くできる理由は、隣接する２行分の階調選択部１１内のデコーダ回路１３は同じデコード値を出力することから、拡散層２３を共有化できるためである。
【００３８】
図５は図４の変形例のレイアウトパターン図であり、隣接する４行分の階調選択部１１内のデコーダ回路１３の拡散層２３を一体化したものである。図５の方が図４よりもさらにデコーダ回路１３の寄生容量を削減できる。
【００３９】
図６は隣接する３つの階調電圧選択回路に対応するレイアウトパターンの一例を示す図であり、３つの階調電圧選択回路を横方向に隣接配置している。図６の各階調電圧選択回路は図４と同様のレイアウトパターンを有するが、各階調電圧選択回路の境界部分の拡散層を共有している。より具体的には、第１スイッチ回路１４内の拡散層２１を共有している。このように、各階調電圧選択回路が境界部分の拡散層２１を共有することで、回路面積を削減できる。
【００４０】
図６では、３つの階調電圧選択回路を図示しているが、実際には、数百個（例えば、３６０個）の階調電圧選択回路が横方向に隣接配置されるため、それぞれの階調電圧選択回路が境界部分の拡散層を共有することで、大幅な回路面積の削減が図れる。
【００４１】
図７は図１の回路構成からなる階調電圧選択回路の出力配線DECOUTと従来の階調電圧選択回路の出力配線DECOUTとの応答性を比較したシミュレーション結果を示す図である。図７では、PMOSトランジスタで構成された正極階調電圧選択回路２の応答特性曲線ｃｂ１，ｃｂ２と、NMOSトランジスタで構成された負極階調電圧選択回路４の応答特性曲線ｃｂ３，ｃｂ４を図示している。図７の実線曲線ｃｂ１，ｃｂ３が本実施形態の応答特性、破線曲線ｃｂ２，ｃｂ４が従来の応答特性を示している。
【００４２】
図７から明らかなように、本実施形態の方が、出力配線DECOUTの信号波形の立ち上がりと立ち下がりが従来よりも急峻である。これは、本実施形態では、デコーダ回路１３の回路規模を従来よりも小型化したために、デコーダ回路１３の寄生容量が小さくなり、かつ、出力配線DECOUTに近い側のトランジスタのチャネル幅を大きくしたため、同トランジスタのオン抵抗が低くなり、出力配線DECOUTに供給される信号のなまりが抑制されて高速応答が可能なためと考えられる。
【００４３】
このように、第１の実施形態では、４階調を選択可能な階調選択部１１を複数個行方向に配置し、各階調選択部１１内の２つの第１スイッチ回路１４を横方向に分離して配置し、これら２つの第１スイッチ回路１４の間に、第２スイッチ回路１５と、トーナメント回路１２と、デコーダ回路１３とを配置するため、デコーダ回路１３の回路規模を縮小でき、デコーダ回路１３に接続された出力配線DECOUTの寄生容量を大幅に削減できる。また、出力配線DECOUTに近い側の拡散層の幅を広げることが可能であり、デコーダ回路１３内のトランジスタのチャネル幅を広げることができ、トランジスタのスイッチング動作を高速化できる。これにより、階調電圧選択回路の動作速度向上が図れる。
【００４４】
上述した第１の実施形態では、階調選択信号Ｄ２，Ｄ３をトーナメント回路１２に供給し、階調選択信号Ｄ４，Ｄ５をデコーダ回路１３に供給したが、トーナメント回路１２に供給するビットとデコーダ回路１３に供給するビットは任意に変更可能である。実際には、トーナメント回路１２とデコーダ回路１３の総面積が小さくなるように、各回路１２，１３に階調選択信号のビットを割り振るのが望ましい。
【００４５】
（第２の実施形態）
第１の実施形態では、第２スイッチ回路１５が階調選択信号の下位２ビット目Ｄ１の論理に基づいて、２つの第１スイッチ回路１４の出力のいずれかを選択する例を説明した。以下に説明する第２の実施形態は、第２スイッチ回路１５が階調選択信号の最上位ビットＤ５の論理に基づいて、２つの第１スイッチ回路１４の出力のいずれかを選択するものである。
【００４６】
図８は本発明の第２の実施形態に係る階調電圧選択回路の内部構成を示す回路図である。図８の基本回路構成は図１と同様であるが、第２スイッチ回路１５、トーナメント回路１２およびデコーダ回路１３に供給される階調選択信号の種類が異なる。図８の第２スイッチ回路１５には階調選択信号Ｄ５，ＢＤ５が供給され、トーナメント回路１２には階調選択信号Ｄ１，ＢＤ１，Ｄ２，ＢＤ２が供給され、デコーダ回路１３には階調選択信号Ｄ３，ＢＤ３，Ｄ４，ＢＤ４が供給される。
【００４７】
図８の回路の場合も、図４と同様のレイアウトパターンで形成でき、第１の実施形態と同様の効果が得られる。
【００４８】
第２の実施形態においても、トーナメント回路１２とデコーダ回路１３に供給する階調選択信号のビットは任意に変更可能である。
【００４９】
（第３の実施形態）
第１および第２の実施形態では、６ビットの階調選択信号を用いて６４階調の階調電圧を出力する例を説明したが、以下に説明する第３の実施形態は、８ビットの階調選択信号を用いて２５６階調の階調電圧を出力するものである。
【００５０】
図９は本発明の第３の実施形態に係る階調電圧選択回路の内部構成を示す回路図である。図９の階調電圧選択回路は、行方向に配置された６４個の階調選択部１１と、８個のトーナメント回路１２と、１個のデコーダ回路１３とを有する。各階調選択部１１は、第１および第２の実施形態と同様に、両側に配置された２つの第１スイッチ回路１４と、第２スイッチ回路１５とを有する。
【００５１】
２つの第１スイッチ回路１４のそれぞれは、階調選択信号Ｄ０の論理に基づいて２種類の階調電圧のいずれかを選択する。第２スイッチ回路１５は、階調選択信号Ｄ１の論理に基づいて２つの第１スイッチ回路１４の出力のいずれかを選択する。トーナメント回路１２は、階調選択信号Ｄ２〜Ｄ４の論理に基づいて、８個の第２スイッチ回路１５の出力を二者択一で順次選択する。最終的に、階調電圧選択回路全体では、トーナメント回路１２により８種類の階調電圧の候補が選択される。デコーダ回路１３は、階調選択信号Ｄ５〜Ｄ７の論理によりデコードした結果に基づいて、最終的な階調電圧を出力配線DECOUTに供給する。
【００５２】
図１０は図９の階調電圧選択回路に対応するレイアウトパターンの一例を示す図である。図示のように、６４個の階調選択部１１は縦方向（第１方向）に隣接配置され、各階調選択部１１内の第１スイッチ回路１４、第２スイッチ回路１５、トーナメント回路１２およびデコーダ回路１３は、横方向（第２方向）に順に配置されている。トーナメント回路１２の拡散層２３とデコーダ回路１３の拡散層２４は接続されており、デコーダ回路１３の拡散層２４は、複数行で共有化されている。
【００５３】
図１１は図９の回路構成からなる階調電圧選択回路の出力配線DECOUTと従来の階調電圧選択回路の出力配線DECOUTとの応答性を比較したシミュレーション結果を示す図である。図１１では、PMOSトランジスタで構成された正極階調電圧選択回路２の応答特性曲線ｃｂ１，ｃｂ２と、NMOSトランジスタで構成された負極階調電圧選択回路４の応答特性曲線ｃｂ３，ｃｂ４を図示している。図１１の実線曲線ｃｂ１，ｃｂ３が本実施形態の応答特性、破線曲線ｃｂ２，ｃｂ４が従来の応答特性を示している。
【００５４】
図１１と図７を比較すればわかるように、図９の回路は図１の回路よりもトランジスタが多くて寄生容量が大きいため、波形のなまりが大きくなるが、従来の信号波形よりははるかに信号の立ち上がりと立ち下がりが急峻になる。
【００５５】
これにより、第３の実施形態においても、第１および第２の実施形態と同様に、出力配線DECOUTの寄生容量削減と階調電圧選択回路の動作速度向上が図れる。
【００５６】
第３の実施形態では、第２スイッチ回路１５に階調選択信号の下位２ビット目Ｄ１を供給したが、第２の実施形態と同様に最上位ビットを供給してもよい。また、第３の実施形態においても、トーナメント回路１２とデコーダ回路１３に供給する階調選択信号は、任意に変更可能であり、回路面積が小さくなるようにビットを割り振るのが望ましい。
【図面の簡単な説明】
【００５７】
【図１】本発明の第１の実施形態による階調電圧選択回路の回路図。
【図２】ＬＣＤドライバの内部構成の一例を示すブロック図。
【図３】階調選択信号Ｄ０〜Ｄ５とその反転信号ＢＤ０〜ＢＤ５の論理値と、選択される階調電圧との関係を示す図。
【図４】図１の階調電圧選択回路のレイアウトパターンの一例を示す図。
【図５】図４の変形例のレイアウトパターン図。
【図６】隣接する３つの階調電圧選択回路に対応するレイアウトパターンの一例を示す図。
【図７】図１の回路構成からなる階調電圧選択回路の出力配線DECOUTと従来の階調電圧選択回路の出力配線DECOUTとの応答性を比較したシミュレーション結果を示す図。
【図８】本発明の第２の実施形態に係る階調電圧選択回路の内部構成を示す回路図。
【図９】本発明の第３の実施形態に係る階調電圧選択回路の内部構成を示す回路図。
【図１０】図９の階調電圧選択回路に対応するレイアウトパターンの一例を示す図。
【図１１】図９の回路構成からなる階調電圧選択回路の出力配線DECOUTと従来の階調電圧選択回路の出力配線DECOUTとの応答性を比較したシミュレーション結果を示す図。
【符号の説明】
【００５８】
１  正極側階調電圧発生回路
２  正極階調電圧選択回路
３  負極側階調電圧発生回路
４  負極階調電圧選択回路
５  データレジスタ
６  ロードレジスタ
７ａ，７ｂ  極性切替回路
８ａ，８ｂ  レベルシフタ回路
９  出力バッファ
１０  信号線駆動回路
１１  階調選択部
１２  トーナメント回路
１３  デコーダ回路
１４  第１スイッチ回路
１５  第２スイッチ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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