(57)【要約】【課題】テストモード決定信号の誤動作を極めて少なくすることができる半導体集積回路を提供する。【解決手段】テストモード信号選択回路１２は、外部のテスタから供給されるテストモード選択信号CMDを受けて信号CMD_INを生成し、Ｄ型フリップフロップ１３へ出力する。Ｄ型フリップフロップ１３は、クロックパルスCLKに基づいて信号CMD_INを読み込み、信号S1としてＤ型フリップフロップ１４へ出力する。Ｄ型フリップフロップ１４は信号S1を受け、Hレベルの信号を読み込み、テストモード決定信号TMDとして次段へ出力する。Ｄ型フリップフロップ１４は一旦セットされると、外部からリセット信号RSが加えられるまでテストモード決定信号TMDを連続的に出力する。【選択図】図１
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【特許請求の範囲】
【請求項１】
外部から供給されるテストモード選択信号を受けてテストモード信号を生成し出力するテストモード信号生成回路と、
前記テストモード信号を受けて所定レベルの信号を読み込み、テストモード決定信号として出力すると共に、外部から供給されるリセット信号によってリセットされる記憶回路と、
を具備することを特徴とする半導体集積回路。
【請求項２】
前記記憶回路は、データ入力端子に前記所定レベルの信号が加えられ、クロック端子に前記テストモード信号が加えられ、リセット端子に前記リセット信号が加えられたフリップフロップまたはラッチであることを特徴とする請求項１に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、テスト回路を内蔵する半導体集積回路に関する。
【背景技術】
【０００２】
近年、半導体集積回路は複雑化の一途をたどっており、それに伴い不良品の選別を行うための検査工程および検査時間も複雑化および増大の一途をたどっている。そこで、近年の半導体集積回路は、複雑化する機能を効率良くかつ精密に検査するため、図３に示すように、内部にテスト回路を内蔵し、通常動作モードとは異なる専用のテストモードによって動作テストができるようになっている（特許文献１参照）。この動作テストにおいては、外部のテスタによりドライブされるデバイスの特定ピンのH/Lの組み合わせをテスト回路でラッチすることによりテストモードへのエントリを行う。なお、以降において、Hはハイレベルであり、Lはローレベルである。
【０００３】
このようなテストの一つとしてバーンインテストが知られている。バーンインテストは、半導体集積回路に対して基準を超える過度の電圧ストレスを加えた状態で機能スクリーニングを行なうことにより、短時間で経年劣化に関連する不良を摘出することを目的としている。上述した内蔵のテスト回路は、ファンクションテストやバーンインテストなどの半導体検査実施時に必要な機能動作(以降専用テストモードとする）を効率的に実現するための内部回路であり、半導体検査の効率化に関して大きな役割を果たしている。
【０００４】
ところで、近年の動作高速化および信号小振幅化により、半導体集積回路の外部ノイズに対する耐性が急速に悪化しており、それらの半導体集積回路を検査する場合、外部ノイズに対する耐性の観点から高速動作対応テスタの使用が必須であるにもかかわらず、特にバーンインテストなどの場合には、検査コストの観点から高速動作対応テスタを容易に導入できない場合がある。
半導体集積回路のバーンインテストにおいては、テスト効率を上げる為、図４に示すように、多くのデバイス出力をWired-ORしてテストする。例えば、デバイス１のテストを行なう際は、他のデバイス（デバイス２〜ｎ）は出力がHi-Z（ハイインピーダンス）になるように、個別コントロール信号φ２〜φｎで制御している。通常、この信号φ２〜φｎで出力をHi-Zにする動作は専用のテストモードにエントリする事で実現される。しかし、テストモードにエントリできなかったために、１つでもHi-Zにならないデバイスがあると、そのラインのデバイス１〜ｎが全部が不良として認識されてしまい、不良率が上がってしまう。
【０００５】
他方、テスタのドライブピンは、多くのデバイスをドライブするため高負荷であること、および、テストコストの問題から高周波対応のテスタでないこと等により、テスタからデバイスへの入力波形の遷移時間(tT)は数10ns以上であることがある。それに対し、近年の半導体集積回路は、製品としての通常動作時の入力が小振幅となり、あるリファレンス電位を基準にH/Lを認識するようになっているため、このような数10nsの遷移時間では、その波形のノイズをH/Lに遷移したと感知し、誤動作する場合がある。
【０００６】
図５は、従来の半導体集積回路内のテスト回路の一例であり、この図において、符号１は外部からのテスト信号を受ける論理回路、２は外部からのテスト信号に基づいてテストモードを選択するテストモード選択回路、３、４はテストモード選択回路２の内部に設けられたＤ型フリップフロップ（以下、ＤＦＦという）である。
【０００７】
この例では、外部のテスタから供給されるテストモード選択信号CMD0,CMD1に応じて決まる内部信号CMD_INと外部クロックCKから決まる内部クロックCLKでテストモードへのエントリが行われる。この構成の場合、テストモード０、1にエントリする場合のタイミングチャートは図６のようになる。まず、外部クロックCKの第一の立ち上がリ（a)でテストモード選択信号CMD0,CMD1をH,Lにすることで、テスト回路へのリセット信号RESET_BをLOWにする。次に、外部クロックCKの第２の立ち上がり(b)でテストモード選択信号CMD0,CMD1をH,Hとする。これにより、内部信号CMD_INがHとなり、内部クロックCLKの立ち上がりでＤＦＦ３の出力、すなわち、テストモード０決定信号をHとする。
【０００８】
次に、外部クロックCKの第３の立ち上がり(c)でテストモード選択信号CMD0,CMD1をL,Lにする。これにより、内部信号CMD_INがLとなり、内部クロックCLKの立ち上がりでＤＦＦ３の出力であるテストモード０決定信号がL、ＤＦＦ４の出力であるテストモード１決定信号がHとなる。このように、テストモード決定信号が正しく出力されることによって、所望のテストを正常に行うことができる。なお、信号CMD_INは、信号CMD0と信号CMD1のAND出力である。
【０００９】
なお以上のようにして決定されたテストモード０決定信号またはテストモード１決定信号は、図３のテスト回路または制御回路に入力される。テスト回路または制御回路は、入力されたテストモード決定信号に応じて、テストモード、または、通常動作モードで動作する。
【００１０】
【特許文献１】特開平11-144498号公報
【特許文献２】特開2005-353145号公報
【特許文献３】特開2002-298599号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
ところで、外部ピンへ加えられる信号に何らかの要因で外部ノイズが重畳した場合、意図したモードにエントリできず検査工程における不良率が増加してしまうという問題があった。図７はそのような場合のタイミングチャートであり、外部ノイズによってクロックCKの信号品質の劣化があると、クロックCLKにノイズが重畳され（図７の符号P1）、このノイズにより、本来のタイミングと異なるタイミングでテストモード決定信号０が立ち下がり、また、テストモード決定信号１が立ち上がってしまう（符号P2）。
【００１２】
また、従来のテスト回路は、テストモードをリセットする信号が、テストモードエントリに用いられるピンと共通するピンを用いて作られているため、テストモードエントリ動作時にノイズでリセット信号が出てしまい、所望のテストモードに入れず、検査工程における不良率が増加してしまうという問題もあった。
本発明は上記事情を考慮してなされたもので、その目的は、テストモード決定信号の誤動作を極めて少なくすることができる半導体集積回路を提供することにある。
【課題を解決するための手段】
【００１３】
この発明は上記の課題を解決するためになされたもので、請求項１に記載の発明は、外部から供給されるテストモード選択信号を受けてテストモード信号を生成し出力するテストモード信号生成回路と、前記テストモード信号を受けて所定レベルの信号を読み込み、テストモード決定信号として出力すると共に、外部から供給されるリセット信号によってリセットされる記憶回路とを具備することを特徴とする半導体集積回路である。
【００１４】
請求項２に記載の発明は、請求項１に記載の半導体集積回路において、前記記憶回路は、データ入力端子に前記所定レベルの信号が加えられ、クロック端子に前記テストモード信号が加えられ、リセット端子に前記リセット信号が加えられたフリップフロップまたはラッチであることを特徴とする。
【発明の効果】
【００１５】
この発明によれば、外部からのテストモード選択信号をフリップフロップ回路等の記憶回路で受け、また、外部からのリセット信号をテストモード解除信号に割り当てているので、検査時(テストモード遷移時)にノイズ等によりエントリできない、または、リセットモードへ誤遷移する確率を大幅に削減することができる。言い換えれば、本発明はテストモードの解除を特定ピン(リセットピン)からのみ可能にする回路構成とし、これにより、テストモードエントリに使用する外部ピンとリセットに使用する外部ピンを分離することで、外部ノイズに対する耐性を高めている。この結果、本発明によれば、低コストかつ安定した検査体制の下で半導体集積回路を生産することが可能になるため、製品のコストダウン・品質安定化などを実現することが可能になる。
【発明を実施するための最良の形態】
【００１６】
以下、図面を参照し、この発明の実施の形態について説明する。図１はこの発明の一実施の形態による半導体集積回路１１に内蔵されるテストモード選択回路１２の構成を示すブロック図、図２は同テストモード選択回路の動作を説明するためのタイミングチャートである。図１において、CMDは外部のテスタから供給されるテストモード選択信号、CKはテスタから供給されるクロックパルス、RSはテスタから供給されるリセット信号である。テストモード選択回路１２は、内部に論理回路（図５参照）を有し、該論理回路が信号CMDに基づいて信号CMD_INを生成して出力し、また、クロックパルスCKに基づいてクロックパルスCLKを生成して出力する（図２参照）。また、該論理回路は、リセット信号RSをそのまま出力する。この論理回路は、例えば、テストモード選択信号CMDをデコードして、内部信号CMD_INを生成して出力する。
【００１７】
１３はＤＦＦであり、そのデータ入力端子へは上記論理回路から出力される信号CMD_INが加えられ、クロック端子へは論理回路から出力されるクロックパルスCLKが加えられ、リセット端子へは外部のテスタから出力されるリセット信号RSが加えられ、また、その出力信号S1はＤＦＦ１４のクロック端子へ加えられる。ＤＦＦ１４のデータ入力端子へは所定レベルの信号である信号H（電源電圧VDD）が加えられ、そのリセット端子へはリセット信号RSが加えられ、その出力がテストモード決定信号TMDとして次段へ出力される。このテストモード決定信号TMDは、図５のテストモード０決定信号またはテストモード１決定信号に相当する信号である。なお、ここでは、１つのテストモードがある場合にのみについて説明している。
【００１８】
次に、上記テストモード選択回路１２の動作を説明する。
まず、正常時の動作を説明する。テスタから出力されるテストモード選択信号CMDが立ち上がり、同時にクロックパルスCKが立ち上がると、テストモード選択回路１２内の論理回路から出力される信号CMD_INが立ち上がり、また、クロックパルスCLKが立ち上がる。これにより、ＤＦＦ１３に信号Hが読み込まれ、ＤＦＦ１３の出力信号S１がHとなる。信号S1がHに立ち上がると、ＤＦＦ１４がデータ入力端子の信号Hを読み込み、Hレベルのテストモード選択信号TMDを出力する。そして、テスタからリセット信号RSが出力されると、ＤＦＦ１３、１４がリセットされ、テストモード決定信号TMDがＬに立ち下がる。
【００１９】
次に、異常時の動作を、図２を参照して説明する。外部ノイズによってクロックパルスCKの信号品質の劣化があると、クロックCLKにノイズが重畳され（図２の符号P３参照）、このノイズにより、信号CMD_INがLにある場合、ＤＦＦ１３の出力信号S1が立ち下がる（符号Ｐ４）。しかし、ＤＦＦ１４は、そのデータ入力端子に信号Hが印加されているため、信号S1の変化がその出力（テストモード決定信号TMD）に影響を与えることはない。そして、テスタからリセット信号RSが出力されると、ＤＦＦ１４がリセットされ、テストモード決定信号TMDがLに立ち下がる。
【００２０】
このように、上記テストモード選択回路１２によれば、テストモード選択用に用いられる信号CMDとテストモード解除用に用いられるリセット信号RSを分離している。これにより、ＤＦＦ１４により一度確定したテストモードは、リセット信号RSによってのみ解除されるため、テストモードエントリ時の外部ノイズによる誤遷移、あるいは、テストモード自体にエントリできなくなるという可能性が削減される。例えば、誤遷移する確率を10％とすると、上記テストモード選択回路１２を有する半導体集積回路は、テストモードに２回エントリすることにより誤遷移する確率は1％、４回エントリすることで誤遷移する確率を0.01％にまで削減することが可能になる。これにより、半導体集積回路に関する安定した検査体制を確立することが可能になる。
【００２１】
なお、図１のＤＦＦ１３は、図５のＤＦＦ３またはＤＦＦ４に対応する。なお、テストモード選択回路１２の構成の説明において、図１を用いて１つのＤＦＦ１３のみについて説明したが、このテストモード選択回路１２は、図５を用いて説明したテストモード選択回路と同様に、複数のＤＦＦを有してもよい。このようにすることにより、この発明の実施の形態は、半導体集積回路が複数のテストモードを有する場合にも、適応可能である。
【００２２】
なお、本発明のテストモード信号生成回路は、論理回路とＤＦＦ１３とにより構成される。このテストモード信号生成回路は、テストモード選択信号CMDを受けて、受けたテストモード選択信号CMDをデコードすることにより内部信号CMD_INを生成する。また、このテストモード信号生成回路は、生成した内部信号CMD_INを、外部から入力されたクロックCLKに同期して、テストモード信号（出力信号S1）として出力する。また、このテストモード信号生成回路は、外部から供給されるリセット信号によって、テストモード信号（出力信号S1）をリセットする。
【００２３】
なお、上記においては、ＤＦＦ１４は、Ｄ型フリップフロップとして説明したがこれに限られるものではなく、ＲＳ型フリップフロップなど他の型のフリップフロップであってもよく、また、任意の型のラッチであってもよく、また、リセット端子（リセット手段）を有する記憶回路であってもよい。
【産業上の利用可能性】
【００２４】
この発明は、検査専用のモードを有する各種の半導体集積回路に用いて好適である。
【図面の簡単な説明】
【００２５】
【図１】この発明の一実施形態による半導体集積回路に内蔵されるテストモード選択回路の構成を示すブロック図である。
【図２】同テストモード選択回路の異常時の動作を説明するためのタイミングチャートである。
【図３】内部にテスト回路が設けられた半導体メモリの概略構成を示すブロック図である。
【図４】テスト中の複数の半導体集積回路と、テスタとの接続状態を示す図である。
【図５】従来の半導体集積回路に内蔵されるテストモード選択回路の構成を示すブロック図である。
【図６】同テストモード選択回路の正常時の動作を説明するためのタイミングチャートである。
【図７】同テストモード選択回路の異常時の動作を説明するためのタイミングチャートである。
【符号の説明】
【００２６】
１１…半導体集積回路
１２…テストモード選択回路
１３、１４…Ｄ型フリップフロップ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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