(57)【要約】【課題】比較的簡単な回路構成で、且つ、小規模の回路構成で、再実装の不要な汎用的なクロック乗せ替え回路を実現する。【解決手段】クロック乗せ替え回路は、例えば、電源投入時等のリセット実施後の回路立ち上げの段階で、その時に使用する２つのクロック周波数差を、基準信号生成部１１，１２及びクロック周波数比判定部１３，１４により自動的に認識する。そして、信号伸長部２４−１，２４−２を有する信号再生成部２０により、その認識結果の状況に応じた適切な信号伝達回路（即ち、伝達すべき信号の有効幅を伸長する回路）を自動的に構成する。【選択図】図１
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【特許請求の範囲】
【請求項１】
位相及び周波数の異なる第１及び第２のクロックの周波数比を認識する認識手段と、
前記第１のクロックに同期して伝達される第１の信号と、前記第２のクロックに同期して伝達される第２の信号と、の間でやり取りされる信号の有効幅を、前記認識した周波数比に基づき調整する調整手段と、
を備えたことを特徴とするクロック乗せ替え回路。
【請求項２】
前記認識手段は、
前記第１のクロックに基づき第１の基準信号を生成すると共に、前記第２のクロックに基づき第２の基準信号を生成する基準信号生成部と、
前記第１の基準信号と前記第２のクロックとのクロック周波数比を判定すると共に、前記第２の基準信号と前記第１のクロックとのクロック周波数比を判定し、前記認識した周波数比を求めるクロック周波数比判定部と、
を有することを特徴とする請求項１記載のクロック乗せ替え回路。
【請求項３】
前記基準信号生成部は、
前記第１のクロックに基づき前記第１の基準信号を生成する第１の基準信号生成部と、
前記第２のクロックに基づき第２の基準信号を生成する第２の基準信号生成部と、
により構成されていることを特徴とする請求項２記載のクロック乗せ替え回路。
【請求項４】
前記クロック周波数比判定部は、
前記第２のクロックをカウントし、前記第１の基準信号に基づきクロック周波数比を判定する第１のクロック周波数比判定部と、
前記第１のクロックをカウントし、前記第２の基準信号に基づきクロック周波数比を判定する第２のクロック周波数比判定部と、
により構成されていることを特徴とする請求項２記載のクロック乗せ替え回路。
【請求項５】
前記調整手段は、
前記認識した周波数比を保持する保持手段と、
前記保持された周波数比の値に対して任意の値を加算して求めたサイクル幅に基づき、前記第１又は第２の信号の有効幅を伸長する信号伸長手段と、
を有することを特徴とする請求項１〜４のいずれか１項に記載のクロック乗せ替え回路。
【請求項６】
前記任意の値は、１であることを特徴とする請求項５記載のクロック乗せ替え回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数のクロック（クロック信号）を使用するデジタル回路より構成される装置一般において、異なる位相及び周波数のクロックで生成された信号（即ち、クロックに同期して伝達されるデータ等の信号）を、お互いに確実にやり取りするためのクロック乗せ替え回路に関するものである。
【背景技術】
【０００２】
従来、複数のクロックを使用するデジタル回路より構成される装置において、異なる位相及び周波数のクロックで生成されたデータ等の信号を、お互いに確実にやり取りするためのクロック乗せ替え回路に関する技術としては、例えば、下記のような文献等に記載されている。
【０００３】
【特許文献１】特開平１０−１９０６５２号公報
【特許文献２】特開２００５−１０１７７１号公報
【０００４】
特許文献１には、速度の異なるクロック（同期信号）にデータの乗せ替えを行うことによってデータの速度変換を行うエラスティック回路の技術が記載されている。
【０００５】
又、特許文献２には、高速デジタルデータ通信系において、受信データに同期した書き込みクロックから読み出しクロックにデータを載せ替えるためのクロック乗せ替え回路の技術が記載されている。
【０００６】
図７は、特許文献１、２等に記載された従来のクロック乗せ替え回路において非同期クロック間の信号伝達動作を示すタイムチャートである。
【０００７】
従来のクロック乗せ替え回路を設計するに当たっては、使用するクロック周波数比を基にして、特に、高速クロックから低速クロックヘのデータ等の信号の伝達においては、相応の注意を払って設計する必要がある。
【０００８】
例えば、高周波数のクロックＣＫ１で動作する回路から、低周波数のクロックＣＫ２で動作する回路へのデータ等のシリアル信号Ｓ１，Ｓ２（このシリアル信号Ｓ１，Ｓ２は、レベル信号とは逆に、有効なクロックサイクル数が限定されている信号）の伝達を例に挙げて説明する。
【０００９】
高周波数のクロックＣＫ１により生成された有効サイクルが１サイクルであるような信号Ｓ１（この信号Ｓ１は、有効（Valid）のデータの前後に無効（Invalid）のデータが繋がっている。）を、クロックＣＫ１の１／２強の周波数（周期はクロックＣＫ１の２倍弱）のクロックＣＫ２で必ず認識できるようにするためには、信号ＣＫ１の有効幅（「アサート幅」ともいう。）が１サイクルのままでは取りこぼす可能性がある。そのため、少なくとも信号Ｓ２のように、有効幅を伸長して２サイクル以上の有効サイクルを持たせる必要があり、このような回路構成すれば、非同期クロックＣＫ１，ＣＫ２間の信号伝達を的確に行うことができる。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、図７に示すような従来のクロック乗せ替え回路においては、例えば、過去のクロック乗せ替え回路を流用しようとしても、実際に使用するクロックＣＫ１，ＣＫ２の周波数差に応じて適切な再実装（回路構成の変更）を行う必要があり、相応の工数を必要とし、不利不便であった。
【００１１】
これを解決するために、前記特許文献１、２等の技術を適用することも可能であるが、回路構成が複雑になったり、回路規模が大きくなるといった課題が生じる。
【課題を解決するための手段】
【００１２】
本発明のクロック乗せ替え回路は、位相及び周波数の異なる第１及び第２のクロックの周波数比を認識する認識手段と、調整手段とを備えている。前記調整手段は、前記第１のクロックに同期して伝達される第１の信号と、前記第２のクロックに同期して伝達される第２の信号と、の間でやり取りされる信号の有効幅を、前記認識した周波数比に基づき調整するものである。
【発明の効果】
【００１３】
本発明によれば、認識手段により、実際に使用する２つのクロック周波数差を自動的に認識し、調整手段により、その認識結果の状況に応じた適切な信号伝達回路（即ち、伝達すべき信号の有効幅を伸長する回路）を自動的に構成することが可能となるため、比較的簡単な回路構成で、且つ、小規模の回路構成で、再実装の不要な汎用的なクロック乗せ替え回路を実現できる。
【発明を実施するための最良の形態】
【００１４】
クロック乗せ替え回路は、例えば、電源投入時等のリセット実施後の回路立ち上げの段階でその時に使用する２つのクロック周波数差を認識手段にて自動的に認識し、この認識結果の状況に応じた適切な信号伝達回路（即ち、伝達すべき信号の有効幅を伸長する回路）を自動的に構成する。
【実施例１】
【００１５】
（実施例１の構成）
図１は、本発明の実施例１を示すクロック乗せ替え回路の概略の構成図である。
このクロック乗せ替え回路１は、電源投入時等のリセット実施後の回路立ち上げの段階でその時に使用する第１のクロックＣＫ１と第２のクロックＣＫ２との周波数比を自動的に認識するための認識手段と、その第１のクロックＣＫ１に同期したデータ等のシリアルな第１の信号ＩＮ１と、その第２のクロックＣＫ２に同期したデータ等のシリアルな第２の信号ＩＮ２と、の間でやり取りされる信号の有効幅を、前記認識した周波数比に基づき調整する調整手段（例えば、信号再生成部）２０と、を備えている。
【００１６】
前記認識手段は、第１、第２の基準信号生成部１１，１２、及び第１、第２のクロック周波数比判定部１３，１４を有している。第１の基準信号生成部１１は、例えば、フリップフロップ回路（以下「ＦＦ」という。）等により構成され、リセット信号Ｒによりリセットされ、入力される第１のクロックＣＫ１に基づき、第１の信号ＩＮ１を伸長するための基準となる基準信号Ｓ１１ａと、この基準信号Ｓ１１ａの生成完了を通知するための基準生成完了通知Ｓ１１ｂとを生成して出力する回路であり、この出力側に、第１のクロック周波数比判定部１３が接続されている。第１のクロック周波数比判定部１３は、例えば、検出カウンタ１３ａ等により構成され、リセット信号Ｒによりリセットされ、入力される第２のクロックＣＫ２をカウントし、入力される基準信号Ｓ１１ａ、及び基準生成完了通知Ｓ１１ｂに基づきクロック周波数比を判定して判定完了通知Ｓ１３ａ、及び判定結果Ｓ１３ｂを出力する回路であり、この出力側に、信号再生成部２０が接続されている。
【００１７】
第２の基準信号生成部１２は、例えば、ＦＦ等により構成され、リセット信号Ｒによりリセットされ、入力される第２のクロックＣＫ２に基づき、第２の信号ＩＮ２を伸長するための基準となる基準信号Ｓ１２ａと、この基準信号Ｓ１２ａの生成完了を通知するための基準生成完了通知Ｓ１２ｂとを生成して出力する回路であり、この出力側に、第２のクロック周波数比判定部１４が接続されている。第２のクロック周波数比判定部１４は、例えば、検出カウンタ１４ａ等により構成され、リセット信号Ｒによりリセットされ、入力される第１のクロックＣＫ１をカウントし、入力される基準信号Ｓ１２ａ、及び基準生成完了通知Ｓ１２ｂに基づきクロック周波数比を判定して判定完了通知Ｓ１４ａ、及び判定結果Ｓ１４ｂを出力する回路であり、この出力側に、信号再生成部２０が接続されている。
【００１８】
信号再生成部２０は、前段回路から与えられる第２のクロックＣＫ２に同期した信号ＩＮ２を入力し、この信号ＩＮ２の有効幅を伸長して、クロックＣＫ２に同期した信号ＩＮ２ａを後段回路へ出力する第１のクロック調整回路部と、前段回路から与えられる第１のクロックＣＫ１に同期した信号ＩＮ１を入力し、この信号ＩＮ１の有効幅を伸長して、クロックＣＫ１に同期した信号ＩＮ１ａを後段回路へ出力する第２のクロック調整回路部とにより構成され、周波数比の判定結果Ｓ１３ｂ，Ｓ１４ｂに基づき、クロックＣＫ２，ＣＫ１間でやり取りされる信号ＩＮ２，ＩＮ１の有効幅を自動的に調整する回路である。
【００１９】
前記第１のクロック調整回路部は、判定完了通知Ｓ１３ａの“Ｈ”を検出する検出回路（例えば、セレクタ）２１−１を有している。セレクタ２１−１は、判定完了通知Ｓ１３ａが“Ｈ”の時に判定結果Ｓ１３ｂを選択して出力し、判定完了通知Ｓ１３ａが“Ｌ”の時に前の値を保持する回路であり、この出力側に、保持手段（例えば、レジスタ）２２−１が接続されている。レジスタ２２−１は、判定結果１３ｂを保持する回路であり、この出力側に、信号伸長手段（例えば、カウンタ２３−１及び信号伸長部２４−１）が接続されている。信号伸長部２４−１は、カウンタ２３−１のカウント結果に基づき、入力された信号ＩＮ２の有効幅を伸長して信号ＩＮ２ａを出力する回路である。
【００２０】
前記第２クロック調整回路部は、判定完了通知Ｓ１４ａの“Ｈ”を検出する検出回路（例えば、セレクタ）２１−２を有している。セレクタ２１−２は、判定完了通知Ｓ１４ａが“Ｈ”の時に判定結果Ｓ１４ｂを選択して出力し、判定完了通知Ｓ１４ａが“Ｌ”の時に前の値を保持する回路であり、この出力側に、保持手段（例えば、レジスタ）２２−２が接続されている。レジスタ２２−２は、判定結果１４ｂを保持する回路であり、この出力側に、信号伸長手段（例えば、カウンタ２３−２及び信号伸長部２４−２）が接続されている。信号伸長部２４−２は、カウンタ２３−２のカウント結果に基づき、入力された信号ＩＮ１の有効幅を伸長して信号ＩＮ１ａを出力する回路である。
【００２１】
（実施例１の動作）
本実施例１のクロック乗せ替え回路１において、準備動作（１）（ａ）〜（ｃ）と、準備動作完了後の具体的な動作（２）とを、以下説明する。
【００２２】
なお、以下の動作説明において、例えば、リセット信号ＲがクロックＣＫ１、クロックＣＫ２に対して非同期に変化する他は、全てクロックＣＫ１あるいはクロックＣＫ２の立ち上がりエッジに同期して動作するものとする。
【００２３】
（１）  準備動作
（１）（ａ）  
図２は、図１中の基準信号生成部１１及びクロック周波数比判定部１３の動作を示すタイムチャートである。
【００２４】
基準信号生成部１１において、リセット信号Ｒが解除された後、クロックＣＫ１によリ１サイクル幅の論理“Ｈ”区間を持つ基準信号Ｓ１１ａを生成し、その後、基準生成完了通知Ｓ１１ｂを“Ｈ”に立ち上げる。
【００２５】
クロック周波数比判定部１３において、リセット信号Ｒが解除された後、クロックＣＫ２により基準信号Ｓ１１ａの監視を開始し、“Ｈ”を検出する毎にクロック周波数比判定部１３内の検出カウンタ１３ａ（このカウンタ１３ａのリセット解除後の初期値は０）のインクリメント（＋１）を行う。更に、クロックＣＫ２により基準生成完了通知Ｓ１１ｂの監視を並行して行い、基準生成完了通知Ｓ１１ｂの“Ｈ”を検出したタイミングにおいて、判定完了通知Ｓ１３ａを“Ｈ”に立ち上げると同時に、その時点での検出カウンタ１３ａの値を取り込んだ判定結果Ｓ１３ｂを信号再生成部２０へ出力する。
【００２６】
（１）（ｂ）  
図３は、図１中の基準信号生成部１２及びクロック周波数比判定部１４の動作を示すタイムチャートである。
【００２７】
基準信号生成部１２において、リセット信号Ｒが解除された後、クロックＣＫ２によリ１サイクル幅の“Ｈ”区間を持つ基準信号Ｓ１２ａを生成し、その後、基準生成完了通知Ｓ１２ｂを“Ｈ”に立ち上げる。
【００２８】
クロック周波数比判定部１４において、リセット信号Ｒが解除された後、クロックＣＫ１により基準信号Ｓ１２ａの監視を開始し、“Ｈ”を検出する毎にクロック周波数比判定部１４内の検出カウンタ１４ａ（このカウンタ１４ａのリセット解除後の初期値は０）のインクリメント（＋１）を行う。更に、クロックＣＫ１により基準生成完了通知Ｓ１２ｂの監視を並行して行い、基準生成完了通知Ｓ１２ｂの“Ｈ”を検出したタイミングにおいて、判定完了通知Ｓ１４ａを“Ｈ”に立ち上げると同時に、その時点での検出カウンタ１４ａの値を取り込んだ判定部１４ｂを信号再生成部２０へ出力する。但し、ここではクロックＣＫ１がクロックＣＫ２よりも周波数が低い（＝周期が長い）ため、検出カウンタ１４ａの値は０のままである。
【００２９】
（１）（ｃ）  
図４は、図１中の信号再生成部２０の動作を示すタイムチャートである。
信号再生成部２０において、リセット信号Ｒが解除された後、クロックＣＫ１によりセレクタ２１−２で判定完了通知Ｓ１４ａの監視を開始し、セレクタ２１−２により判定完了通知Ｓ１４ａの“Ｈ”を検出したタイミングにおいて、判定結果Ｓ１４ｂをセレクタ２１−２で選択してレジスタ２２−２に取り込む。又、同様にリセット信号Ｒが解除された後、クロックＣＫ２によりセレクタ２１−１で判定完了通知Ｓ１３ａの監視を開始し、判定完了通知Ｓ１３ａの“Ｈ”を検出したタイミングにおいて、判定結果Ｓ１３ｂをセレクタ２１−１で選択してレジスタ２２−１に取り込む。
【００３０】
（２）  準備動作完了後の具体的な動作
前記（１）の準備動作を完了した後、信号再生成部２０では、クロックＣＫ１に同期した信号ＩＮ１を入力すると、カウンタ２３−２及び信号伸長部２４−２により、（レジスタ２２−２の値＋１）のサイクル幅を持つ信号ＩＮ１ａとして再生成して出力することにより、クロックＣＫ２で動作する後段回路での当該信号ＩＮ１ａの取り込みを可能とする。又同様に、クロックＣＫ２に同期した信号ＩＮ２を入力すると、カウンタ２３−１及び信号伸長部２４−１により、（レジスタ２２−１の値＋１）のサイクル幅を持つ信号ＩＮ２ａとして再生成して出力することにより、クロックＣＫ１で動作する後段回路での当該信号ＩＮ２ａの取り込みを可能とする。以下、図５を参照しつつ詳細に説明する。
【００３１】
図５は、図１中の信号再生成部２０の具体的な動作を示すタイムチャートである。
クロックＣＫ１に同期した信号ＩＮ１が入力された場合、信号再生成部２０内の信号伸長部２４−２では、セレクタ２１−２、レジスタ２２−２、及びカウンタ２３−２の動作により、レジスタ２２−２の値＋１（＝１）サイクル幅の、クロックＣＫ１に同期した信号ＩＮ１ａとして出力する。クロックＣＫ２で動作する後段回路においてその信号ＩＮ１ａを取り込むことが可能なので、これによりクロック乗せ替えが完了する。
【００３２】
同様に、クロックＣＫ２に同期した信号ＩＮ２が入力された場合、信号再生成部２０内の信号伸長部２４−１では、セレクタ２１−１、レジスタ２２−１、及びカウンタ２３−１の動作により、レジスタ２２−１の値＋１（＝４）サイクル幅の、クロックＣＫ２に同期した信号ＩＮ２ａとして出力する。クロックＣＫ１で動作する後段回路においてその信号ＩＮ２ａを取り込むことが可能なので、これによりクロック乗せ替えが完了する。
【００３３】
（実施例１の効果）
本実施例１によれば、基準信号生成部１１，１２及びクロック周波数比判定部１３，１４により、実際に使用する２つのクロック周波数差を自動的に認識し、信号再生成部２０により、その認識結果の状況に応じた適切な信号伝達回路（即ち、伝達すべき信号ＩＮ１又はＩＮ２の有効幅を伸長する回路）を自動的に構成することが可能となるため、比較的簡単な回路構成で、且つ、小規模の回路構成で、再実装の不要な汎用的なクロック乗せ替え回路を実現できる。
【実施例２】
【００３４】
実施例１は、複数のクロックを使用するデジタル回路より構成される装置一般において、異なる位相及び周波数のクロックＣＫ１，ＣＫ２で生成された信号ＩＮ１，ＩＮ２を、お互いに確実にやり取りするためのクロック乗せ替え回路１として汎用的に適用可能である。この適用例を図６に示す。
【００３５】
図６は、実施例１のクロック乗せ替え回路１が搭載された本発明の実施例２を示す中央処理装置（以下「ＣＰＵ」という。）搭載装置の概略の構成図である。
【００３６】
このＣＰＵ搭載装置１００は、例えば、ＣＰＵバスクロックＣＫＢに同期して動作する回路部１００Ａと、ＣＰＵバスクロックＣＫＢに対して位相及び周波数の異なるシステムクロックＣＫＣに同期して動作する回路部１００Ｂとを備え、その両回路部１００Ａ，１００Ｂが、実施例１のクロック乗せ替え回路１により相互に接続されている。
【００３７】
回路部１００Ａは、装置全体をプログラム制御するためのＣＰＵ１１０を有し、このＣＰＵ１１０に対してＣＰＵバス１２０が接続されている。ＣＰＵバス１２０には、ハンドシェイク信号Ｓ１２０，Ｓ１３０ａにより信号のやり取りを行うＣＰＵバスプロトコル処理回路１３０が接続されている。ＣＰＵバスプロトコル処理回路１３０は、ハンドシェイク信号Ｓ３０ａ，Ｓ１３０ｂにより信号のやり取りを行うクロック乗せ替え回路１に接続されている。
【００３８】
回路部１００Ｂは、クロック乗せ替え回路１に対して、ハンドシェイク信号Ｓ３０ｂ，Ｓ１４１ａにより信号のやり取りを行うシステム処理回路１４０を備えている、このシステム処理回路１４０は、クロック乗せ替え回路１に対して、ハンドシェイク信号Ｓ３０ｂ，Ｓ１４１ａにより信号のやり取りを行う制御用レジスタ１４１と、このレジスタ１４１からの各種制御情報Ｓ１４１ｂを処理するメイン処理回路１４２とを有している。
【００３９】
このＣＰＵ搭載装置１００において、例えば、システムクロックＣＫＣに同期して動作するシステム処理回路１４０にて所定のデジタル処理を行う場合、ＣＰＵ１１０のプログラム制御により、ＣＰＵバスクロックＣＫＢに同期して動作するＣＰＵバス１２０、及びＣＰＵバスプロトコル処理回路１３０と、クロックの乗せ替えを行うクロック乗せ替え回路１とを経由して、システム処理回路１４０へ、ハンドシェイク通信によりＣＰＵ命令が伝達される。これにより、システム処理回路１４０が所定のデジタル処理を行う。
【００４０】
このように、ＣＰＵ搭載装置１００におけるＣＰＵバスクロックＣＫＢとシステムクロックＣＫＣとの間のハンドシェイク信号Ｓ３０ｂ，Ｓ１４１ａ，Ｓ１３０ｂ，Ｓ３０ａ，Ｓ１２０，Ｓ１３０ａのクロック乗せ替えにも、実施例１のクロック乗せ替え回路１を適用することができる。
【００４１】
（変形例）
本発明は、上記実施例に限定されず、例えば、図１のクロック乗せ替え回路１を構成する信号再生成部２０等を他の回路構成に変更したり、あるいは、図１のクロック乗せ替え回路１を図６以外の他の装置等に適用する等、種々の利用形態や変形が可能である。
【図面の簡単な説明】
【００４２】
【図１】本発明の実施例１を示すクロック乗せ替え回路の概略の構成図である。
【図２】図１中の基準信号生成部１１及びクロック周波数比判定部１３の動作を示すタイムチャートである。
【図３】図１中の基準信号生成部１２及びクロック周波数比判定部１４の動作を示すタイムチャートである。
【図４】図１中の信号再生成部２０の動作を示すタイムチャートである。
【図５】図１中の信号再生成部２０の具体的な動作を示すタイムチャートである。
【図６】実施例１のクロック乗せ替え回路１が搭載された本発明の実施例２を示すＣＰＵ搭載装置の概略の構成図である。
【図７】従来のクロック乗せ替え回路において非同期クロック間の信号伝達動作を示すタイムチャートである。
【符号の説明】
【００４３】
１      クロック乗せ替え回路
１１，１２        基準信号生成部
１３，１４        クロック周波数比判定部
１３ａ，１４ａ      検出カウンタ
２０      信号再生成部
２２−１，２２−２      レジスタ
２４−１，２４−２      信号伸長部
【図１】
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【図２】
2008294708.tif 000004
【図３】
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【図４】
2008294708.tif 000006
【図５】
2008294708.tif 000007
【図６】
2008294708.tif 000008
【図７】
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