(57)【要約】【課題】パルス動作により間歇的に高周波電力増幅を行う、高周波用のパワーＭＯＳ・ＦＥＴを用いた高周波電力増幅回路において、ゲートパルスによるバイアス電圧の掛け方を工夫することで、パワーＭＯＳ・ＦＥＴの出力パルス幅を拡げて、かつ安全性の高い動作を期待できる、経済的に有利な回路構成とした。【解決手段】波形成形回路２０は、ゲートパルス入力端２１に入力されたゲートパルスＧＰ（ｉｎ）を出力電位が漸減する所定幅のゲートパルスＧＰ（ｏｕｔ）に成形して、増幅回路１０のパワーＭＯＳ・ＦＥＴ１２，１３のゲート電極（Ｇ）に供給する。【選択図】    図１
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【特許請求の範囲】
【請求項１】
パルス動作により間歇的に高周波電力増幅を行う、パワーＭＯＳ・ＦＥＴを用いた高周波電力増幅回路において、
ゲートパルスを入力するゲートパルス入力端と、
前記ゲートパルスに同期してパルス幅変調された高周波信号を入力する高周波信号入力端と、
前記ゲートパルス入力端に入力されたゲートパルスを出力電位が漸減する所定幅のゲートパルスに成形する波形成形回路と、
前記波形成形回路から出力されたゲートパルスをもとに、前記高周波信号入力端に入力された高周波信号を電力増幅するパワーＭＯＳ・ＦＥＴを用いた増幅部と
を具備したことを特徴とする高周波電力増幅回路。
【請求項２】
前記波形成形回路は、前記パワーＭＯＳ・ＦＥＴのドレイン電流からアイドル電流の増分が打ち消されるように電位が漸減する波形形状のゲートパルスを出力することを特徴とする請求項１記載の高周波電力増幅回路。
【請求項３】
前記波形成形回路は、
前記ゲートパルス入力端に入力されたゲートパルスを積分するＣＲ時定数回路と、
前記ＣＲ時定数回路の出力信号を反転増幅するオペアンプと、
前記ゲートパルスの出力幅を調整する回路素子と
を具備したことを特徴とする請求項２記載の高周波電力増幅回路。
【請求項４】
前記増幅部は、ＡＢ級でプッシュプル動作する一対のパワーＭＯＳ・ＦＥＴにより構成したことを特徴とする請求項１記載の高周波電力増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高周波用パワーＭＯＳ−ＦＥＴを用いた高周波電力増幅回路に関する。
【背景技術】
【０００２】
ＭＯＳ−ＦＥＴを用いた高周波電力増幅回路における回路補償技術として、従来では、ＭＯＳ−ＦＥＴと定電流回路とで構成される補償回路を付加したＭＯＳ−ＦＥＴ増幅回路が存在する。
【０００３】
パルス動作により間歇的に高周波電力増幅を行う、高周波用のパワーＭＯＳ・ＦＥＴを用いた高周波電力増幅回路においては、出力パルス幅を拡げてゆくと、パワーＭＯＳ・ＦＥＴの特性（過渡熱抵抗）により、ドレインを流れるアイドル電流（ΔＩｄ）が増加し、自己発熱が増大して、ドレイン電流（ＩD ）が上昇の一途を辿り、やがてＳＯＡ領域（Safe Operating Area）を超えて、パワーＭＯＳ・ＦＥＴの破壊を招く。このため従来では、数キロワット乃至数十キロワット程度の高周波電力増幅出力を得る大電力用の高周波電力増幅回路を構成する場合、要求される出力電力値に応じて選定した複数の高周波用のパワーＭＯＳ・ＦＥＴを並列回路接続し、これら各パワーＭＯＳ・ＦＥＴを、それぞれＳＯＡ領域内で動作する出力パルス幅により動作させていた。
【特許文献１】特開２００１−６８９４８号公報
【非特許文献１】ＮＥＣ  ユーザーズ・マニュアル「パワーＭＯＳ・ＦＥＴの安全動作領域について」（２００４年３月発行）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上述したように、パルス動作により間歇的に高周波電力増幅を行う、高周波用のパワーＭＯＳ・ＦＥＴを用いた高周波電力増幅回路において、従来では、実装する各パワーＭＯＳ・ＦＥＴを、それぞれＳＯＡ領域内で安全に動作する出力パルス幅で動作させなければならないことから、複数のパワーＭＯＳ・ＦＥＴを用いて大電力用の高周波大電力増幅回路を構成する場合に回路構成が煩雑かつ大型化するとともに、経済的にもコスト上昇を招くという問題があった。
【０００５】
本発明は上記問題点を解決したもので、パルス動作により間歇的に高周波電力増幅を行う、高周波用のパワーＭＯＳ・ＦＥＴを用いた高周波電力増幅回路において、ゲートパルスによるバイアス電圧の掛け方を工夫することで、パワーＭＯＳ・ＦＥＴの出力パルス幅を拡げて効率のよい電力増幅を可能にし、かつ安全性の高い動作を期待できる、経済的に有利な回路構成とした高周波電力増幅回路を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明は、パルス動作により間歇的に高周波電力増幅を行う、パワーＭＯＳ・ＦＥＴを用いた高周波電力増幅回路において、ゲートパルスを入力するゲートパルス入力端と、前記ゲートパルスに同期してパルス幅変調された高周波信号を入力する高周波信号入力端と、前記ゲートパルス入力端に入力されたゲートパルスを出力電位が漸減する所定幅のゲートパルスに成形する波形成形回路と、前記波形成形回路から出力されたゲートパルスをもとに、前記高周波信号入力端に入力された高周波信号を電力増幅するパワーＭＯＳ・ＦＥＴを用いた増幅部とを具備したことを特徴とする。
【発明の効果】
【０００７】
本発明によれば、パルス動作により間歇的に高周波電力増幅を行う、高周波用のパワーＭＯＳ・ＦＥＴを用いた高周波電力増幅回路において、ゲートパルスによるバイアス電圧の掛け方を工夫することで、安全性の高い動作を確保しつつパワーＭＯＳ・ＦＥＴの出力パルス幅を拡げることができ、これにより、大電力用の高周波大電力増幅回路を構成する場合に、パワーＭＯＳ・ＦＥＴの実装数を低減し、回路構成を簡素化した、経済的に有利な構成の高周波電力増幅回路を提供できる。
【発明を実施するための最良の形態】
【０００８】
パワーＭＯＳ・ＦＥＴのパルス出力動作において、パルス幅を拡げてゆくと、上述したようにパワーＭＯＳ・ＦＥＴの過渡熱抵抗により自己発熱が増大してドレイン電流（ＩD ）が上昇の一途を辿り、やがてＳＯＡ領域を超えて、パワーＭＯＳ・ＦＥＴの破壊を招く。そこで、本発明の実施形態においては、高周波電力増幅用のパワーＭＯＳ・ＦＥＴを用いて、例えばＡＢ級プッシュプル増幅を行う場合、パワーＭＯＳ・ＦＥＴのゲートバイアス回路に、アイドル電流が徐々に漸減するような補償回路を設けて、上記ゲートバイアスのパルス幅を補償回路を設けない回路構成に比して広くとれるようにした。これによりパワーＭＯＳ・ＦＥＴの過渡熱抵抗分を等価的に小さくすることができ、大電力用の高周波大電力増幅回路を構成する場合に、パワーＭＯＳ・ＦＥＴの実装数を低減し、回路構成を簡素化できる。
【０００９】
以下図面を参照して本発明の実施形態を説明する。
【００１０】
本発明の実施形態に係る高周波電力増幅回路の構成を図１に示す。
【００１１】
本発明の実施形態に係る高周波電力増幅回路は、増幅回路１０と、ゲートパルス波形成形回路２０とを有して構成される。
【００１２】
増幅回路１０は、高周波信号入力端１１に入力された高周波信号を電力増幅する。高周波信号入力端１１には、所定の間隔で間歇的にパルス幅変調された正弦波の高周波信号ＲＦ（ｉｎ）が供給される。
【００１３】
ゲートパルス波形成形回路２０は、ゲートパルス入力端２１に入力されたゲートパルスを波形成形して増幅回路１０に供給する。ゲートパルス入力端２１には、高周波信号ＲＦ（ｉｎ）に同期した所定幅のゲートパルスＧＰ（ｉｎ）が供給される。
【００１４】
増幅回路１０は、高周波信号入力端１１と、ＡＢ級プッシュプル増幅回路を構成する一対の高周波電力増幅用のパワーＭＯＳ・ＦＥＴ１２，１３と、高周波信号出力端１５と、高周波信号入力端１１に入力された高周波信号ＲＦ（ｉｎ）をパワーＭＯＳ・ＦＥＴ１２，１３のゲート電極（Ｇ）に供給する回路と、波形成形回路２０から出力されたゲートパルスＧＰ（ｏｕｔ）をパワーＭＯＳ・ＦＥＴ１２，１３のゲート電極（Ｇ）に供給する回路と、パワーＭＯＳ・ＦＥＴ１２，１３のドレイン電極（Ｄ）に高電圧（例えば１３０〜１５０Ｖ）の電力増幅用動作電源（ＶＤＤ）を供給する回路と、パワーＭＯＳ・ＦＥＴ１２，１３で電力増幅された高周波信号ＲＦ（ｏｕｔ）を高周波信号出力端１５に出力する回路とを具備して構成される。なお、ゲートパルスＧＰ（ｏｕｔ）をパワーＭＯＳ・ＦＥＴ１２，１３のゲート電極（Ｇ）に供給する回路、およびパワーＭＯＳ・ＦＥＴ１２，１３のドレイン電極（Ｄ）に電力増幅用動作電源（ＶＤＤ）を供給する回路には、ＲＦカット（高周波成分除去）のためのチョークコイルが介挿される。
【００１５】
ゲートパルス波形成形回路２０は、ゲートパルス入力端２１に入力されたゲートパルスＧＰ（ｉｎ）の積分波形を生成するＣＲ時定数回路２２と、ゲートパルス入力端２１に入力されたゲートパルスＧＰ（ｉｎ）に同期して、ＣＲ時定数回路２２で生成した積分波形の出力を有効にするスイッチング回路２３と、ＣＲ時定数回路２２の出力を反転増幅するオペアンプ２４と、出力するゲートパルスＧＰ（ｏｕｔ）の幅を、高周波信号ＲＦ（ｉｎ）の信号幅を超えない範囲で調整する演算回路素子２５とを具備して構成される。ゲートパルス波形成形回路２０の出力端（演算回路素子２５の出力端）２６に出力された波形成形後のゲートパルスＧＰ（ｏｕｔ）は、ゲートバイアス調整用の可変抵抗器（ＶＲ）を介してパワーＭＯＳ・ＦＥＴ１２，１３のゲート電極（Ｇ）にゲートバイアス信号として供給される。
【００１６】
上記したゲートパルス波形成形回路２０から出力されるゲートパルスＧＰ（ｏｕｔ）の波形を図２（ａ）に示し、この波形成形されたゲートパルスＧＰ（ｏｕｔ）に伴うパワーＭＯＳ・ＦＥＴ１２，１３のドレイン電流（ＩＤ）波形を図２（ｂ）に示している。
【００１７】
図２（ａ）に示すように、ゲートパルス波形成形回路２０から出力されるゲートパルスＧＰ（ｏｕｔ）は、高周波信号入力端１１に入力された高周波信号ＲＦ（ｉｎ）の信号幅（パルス幅変調された高周波信号の幅）を超えない範囲で拡げられた、電位が漸減する（徐々に下降する）パルス波形である。図２（ｂ）に、破線で示す、ΔＩｄは、パワーＭＯＳ・ＦＥＴ１２，１３のドレイン電流（ＩＤ）に含まれるアイドル電流であり、上昇する変化部分がアイドル電流（ΔＩｄ）の増大分（漸増分）である。図２（ａ）に示すゲートパルスＧＰ（ｏｕｔ）は、同図（ｂ）に示すドレイン電流（ＩＤ）から、波線で示すアイドル電流（ΔＩｄ）の増大分（漸増分）が打ち消されるように（すなわち、ドレイン電流（ＩＤ）に含まれるアイドル電流（ΔＩｄ）からアイドル電流（ΔＩｄ）の増大分が見掛け上取り除かれるように）電位が漸減されるパルスであり、かつ幅が拡張されたパルスである。
【００１８】
上記構成に於いて、増幅回路１０の高周波信号入力端１１に高周波信号ＲＦ（ｉｎ）が供給され、波形成形回路２０のゲートパルス入力端２１に、ゲートパルスＧＰ（ｉｎ）が供給されることによって、増幅回路１０が波形成形回路２０のゲートバイアスを受けて、高周波信号入力端１１に供給された高周波信号ＲＦ（ｉｎ）を高周波電力増幅する。
【００１９】
この際、波形成形回路２０は、ゲートパルス入力端２１に入力されたゲートパルスＧＰ（ｉｎ）を、図２（ａ）に示すように、高周波信号ＲＦ（ｉｎ）の信号幅を超えない範囲で幅を拡げ、かつ電位が漸減するゲートパルスＧＰ（ｏｕｔ）を出力する。
【００２０】
波形成形回路２０に於いて、ゲートパルス入力端２１に入力されたゲートパルスＧＰ（ｉｎ）は、ＣＲ時定数回路２２により積分され、その積分波形が、スイッチング回路２３のスイッチオフ期間に亘り、オペアンプ２４の負側（−）入力端に入力されて反転増幅され、さらに演算回路素子２５によりパルス幅が拡幅調整されて、出力端２６より波形成形後のゲートパルスＧＰ（ｏｕｔ）として出力される。
【００２１】
上記波形成形回路２０で図２（ａ）に示すように波形成形されたゲートパルスＧＰ（ｉｎ）は、ゲートバイアス調整用の可変抵抗器（ＶＲ）を介して、増幅回路１０に設けられたパワーＭＯＳ・ＦＥＴ１２，１３のゲート電極（Ｇ）に供給される。
【００２２】
増幅回路１０に於いて、高周波信号入力端１１に入力された高周波信号ＲＦ（ｉｎ）は、パワーＭＯＳ・ＦＥＴ１２，１３により電力増幅され、高周波信号出力端１５から高周波信号ＲＦ（ｏｕｔ）として出力される。この際、パワーＭＯＳ・ＦＥＴ１２，１３は、波形成形回路２０から、ゲートバイアス調整用の可変抵抗器（ＶＲ）を介して入力された、図２（ａ）に示す、電位が漸減するパルス波形のゲートパルスＧＰ（ｏｕｔ）をゲート電極（Ｇ）に受け、このパルス信号をゲートバイアスとして、高周波信号入力端１１に入力された高周波信号ＲＦ（ｉｎ）をＡＢ級プッシュプル増幅する。
【００２３】
このように、パワーＭＯＳ・ＦＥＴ１２，１３のゲートバイアスに、アイドル電流（ΔＩｄ）の漸増分を見掛け上打ち消す補償回路を設けて、パワーＭＯＳ・ＦＥＴ１２，１３のゲートに、パワーＭＯＳ・ＦＥＴ１２，１３の過渡熱抵抗によるドレイン電流（ＩＤ）の増大分を抑制するような逆特性のゲートパルスを入力したことにより、上記補償回路なしの場合に比べてパルス幅を拡げることができ、効率の良い電力増幅が行える。とくに上述したような大電力用の高周波電力増幅回路を構成する場合に、パワーＭＯＳ・ＦＥＴの実装個数を減らして効率の良い経済的に有利な構成の高周波電力増幅回路を提供することができる。
【図面の簡単な説明】
【００２４】
【図１】本発明の実施形態に係る高周波電力増幅回路の構成を示すブロック図。
【図２】上記実施形態に係るゲートパルスおよびドレイン電流の信号波形を示す図。
【符号の説明】
【００２５】
１０…増幅回路、１１…高周波信号入力端、１２，１３…パワーＭＯＳ・ＦＥＴ、１５…高周波信号出力端、２０…波形成形回路、２１…ゲートパルス入力端、２３…スイッチング回路、２４…オペアンプ、２５…演算回路素子、２６…出力端、ＶＲ…ゲートバイアス調整用の可変抵抗器。
【図１】
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【図２】
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