(57)【要約】【課題】リソグラフィ工程を追加することなく、様々な線幅およびレイアウトで配置された電極を、均一な組成でフルシリサイド化させることが可能な製造方法を提供する。【解決手段】シリコン基板１上にポリシリコンからなるゲート電極５をパターン形成する。シリコン基板１上を絶縁膜１１で覆った状態で、絶縁膜１１から露出させたゲート電極５を覆ように第１金属材料を主成分とする第１金属膜３１を成膜する。熱処理によってゲート電極５の表面層のみを第1金属膜と反応させる第１回目のシリサイド化を行い上層シリサイド膜３３を形成する。次いで第１金属膜を除去する。上層シリサイド膜３３を覆う状態で、第１金属材料よりも拡散速度の速い第２金属材料を主成分とする第２金属膜３５を成膜する。上層シリサイド膜３３で表面が覆われたゲート電極５の全層を熱処理によって第２金属膜と反応させる第２回目のシリサイド化を行い、ゲート電極５をフルシリサイド化させる。【選択図】図２
2008159834.tif 000002
【特許請求の範囲】
【請求項１】
基板上にシリコンからなる電極をパターン形成する第１工程と、
前記電極を覆う状態で前記基板上に第１金属材料を主成分とする第１金属膜を成膜する第２工程と、
熱処理によって前記電極の表面層のみを前記第1金属膜と反応させる第１回目のシリサイド化を行い上層シリサイド膜を形成する第３工程と、
前記第１回目のシリサイド化で残された前記第１金属膜を除去する第４工程と、
前記上層シリサイド膜を覆う状態で、前記第１金属材料よりも拡散速度の速い第２金属材料を主成分とする第２金属膜を成膜する第５工程と、
前記上層シリサイド膜で表面が覆われた前記電極の全層を熱処理によって前記第２金属膜と反応させる第２回目のシリサイド化を行い、当該電極をフルシリサイド化させる第６工程と、
前記第２回目のシリサイド化で残された前記第２金属膜を除去する第７工程とを行う
ことを特徴とする半導体装置の製造方法。
【請求項２】
請求項1記載の半導体装置の製造方法において、
前記第３工程では、前記第1金属材料として貴金属を用いることにより、前記上層シリサイド膜として貴金属のシリサイドを主成分とした膜を形成し、
前記第７工程では、前記上層シリサイド膜に対して選択的に前記第２金属膜の除去を行う
ことを特徴とする半導体装置の製造方法。
【請求項３】
請求項１記載の半導体装置の製造方法において、
前記第1金属材料としてプラチナ、パラジウム、エルビウム、またはインジウムを用いる
ことを特徴とする半導体装置の製造方法。
【請求項４】
請求項１記載の半導体装置の製造方法において、
前記第６工程の前に、前記第２金属膜上にキャップ膜を積層成膜する
ことを特徴とする半導体装置の製造方法。
【請求項５】
請求項１記載の半導体装置の製造方法において、
前記電極は、前記基板上にゲート絶縁膜を介してゲート電極として形成される
ことを特徴とする半導体装置の製造方法。
【請求項６】
基板上に全層が金属シリサイドからなる電極がパターン形成された半導体装置において、
前記電極は、第１金属材料のシリサイドを用いた上層シリサイド膜と、当該第１金属材料よりも拡散速度の速い第２金属材料のシリサイドを用いた下層シリサイド膜との積層構造となっている
ことを特徴とする半導体装置。
【請求項７】
請求項６記載の半導体装置において、
前記上層シリサイド膜は、前記電極の線幅が細いほど、また当該電極のレイアウトが疎であるほど膜厚が厚く形成されている
ことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法および半導体装置に関し、特には基板上にフルシリサイド化された電極を形成する工程を備えた半導体装置の製造方法およびこれによって得られる半導体装置に関する。
【背景技術】
【０００２】
素子構造の微細化にともない、ゲート絶縁膜が薄膜化したＭＯＳ型の電界効果トランジスタにおいては、ポリシリコンからなるゲート電極の空乏化により実効的なゲート絶縁膜の膜厚が厚くなり、駆動電流の低下を引き起こすことが問題となっている。その対策として、ゲート電極全体をシリサイド化するフルシリサイドゲート(FUlly SIlicided gate：ＦＵＳＩ)技術が検討されている。
【０００３】
図４には、ＦＵＳＩ技術を適用した半導体装置の製造方法の一例を示す。先ず図４（１）に示すように、シリコン基板１０１上に、ゲート絶縁膜１０３を介してポリシリコンからなるゲート電極１０５を形成する。ゲート電極１０５の上部には、後の化学機械研磨（ＣＭＰ）のストッパ層１０７として窒化シリコン膜を積層させておく。その後、これらの側壁に酸化シリコンからなるサイドウォール１０９を形成する。次に、図４（２）に示すように、ゲート電極１０５およびストッパ層１０７等を埋め込むように、酸化シリコン膜などからなる絶縁膜１１１を成膜する。その後、絶縁膜１１１をＣＭＰによってストッパ層１０７が露出するまで平坦化する。次に、図４（３）に示すように、ストッパ層１０７を熱燐酸によって剥離して、ゲート電極１０５を露出させる。次いで、図４（４）に示すように、絶縁膜１１１およびサイドウォール１０９を、ゲート電極１０５の高さにまでエッチバックする。次に、図４（５）に示すように、ゲート電極１０５を覆う状態で、ニッケル膜１１３を堆積成膜する。その後、図４（６）に示すように、熱処理を行うことによってゲート電極１０５全体をフルシリサイド化させる。以上の後には、混酸を用いて未反応のニッケル膜１１３をエッチング除去することにより、フルシリサイド化されたゲート電極（フルシリサイドゲート）１０５ａを形成する。
【０００４】
ところが、上述した手順でフルシリサイドゲート１０５ａを形成する場合、他の部分と比較して線幅が細い部分や、レイアウトが疎な領域に配置された部分では、ゲート電極１０５のシリコン量に対してシリサイド化に寄与するニッケルの量が多くなる。このため、これらの部分は、他の部分と比較してニッケル組成の高いシリサイドとなってしまう。そして、混酸を用いて未反応のニッケル膜１１３をエッチング除去する際には、図５に示すように、ニッケル組成の高いシリサイド部分、すなわち他の部分と比較して線幅が細いフルシリサイドゲート１０５ａ部分や、レイアウトが疎な領域に配置されたフルシリサイドゲート１０５ａ部分が同時にエッチング除去され、フルシリサイドゲート１０５ａが部分的に消失する問題が発生する。
【０００５】
そこで、ゲート電極の幅に応じて、ゲート電極の上層をエッチングして高さを調節することにより、全てのゲート電極部分を均一な組成でフルシリサイド化する方法が考案されている（下記特許文献１参照）。
【０００６】
【特許文献１】特開２００６−１４０３２０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、特許文献１の方法は、それぞれの線幅に対応してゲート電極の高さを調整する構成であるため、リソグラフィ工程やエッチング工程を追加する必要がある。このため、実際の半導体装置に設けられる様々な線幅およびレイアウトのゲート電極毎にゲート電極の高さを対応させることは、工程数を大幅に増加にさせることになる。したがって、全てのゲート電極を均一な組成でフルシリサイド化することは、実質的に不可能である。
【０００８】
そこで本発明は、リソグラフィ工程を追加することなく、様々な線幅およびレイアウトで配置された電極を、均一な組成でフルシリサイド化させることが可能な製造方法を提供すること、およびこのような製造方法によって得られた均一な組成の電極を用いることにより面内均一な特性の半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
このような目的を達成するための本発明の半導体装置の製造方法は、次の第１〜第７の工程を順次行うことを特徴としている。先ず第１工程では、基板上にシリコンからなる電極をパターン形成する。第２工程では、電極を覆う状態で基板上に第１金属材料を主成分とする第１金属膜を成膜する。第３工程では、熱処理によって電極の表面層のみを第1金属膜と反応させる第１回目のシリサイド化を行う。これにより、電極の表面層に上層シリサイド膜を形成する。第４工程では、第１回目のシリサイド化で残された第１金属膜を除去する。次の第５工程では、上層シリサイド膜を覆う状態で、第１金属材料よりも拡散速度の速い第２金属材料を主成分とする第２金属膜を成膜する。第６工程では、上層シリサイド膜で表面が覆われた電極の全層を熱処理によって第２金属膜と反応させる第２回目のシリサイド化を行う。これにより、電極をフルシリサイド化させる。第７工程では、第２回目のシリサイド化で残された前記第２金属膜を除去する。
【００１０】
このような製造方法では、第１回目のシリサイド化においてシリコンからなる電極の表面層のみをシリサイド化させる際には、電極の線幅が細い部分ほど、また電極のレイアウトが疎なほど、シリコン量に対してシリサイド化に寄与する第１金属材料の供給量が多くなる。そして、電極の表面層には、各電極の線幅やレイアウトに依存した膜厚で上層シリサイド膜が形成される。このため、第２回目のシリサイド化においては、電極の線幅やレイアウトに依存した膜厚の上層シリサイド膜により、電極を構成するシリコンに対して第２金属材料の供給が制御されるようになる。これにより、電極の線幅が細い部分ほど、また電極のレイアウトが疎なほど、シリコン量に対してシリサイド化に寄与する第２金属材料の供給量が多くなるが、逆に上層シリサイド膜の膜厚が厚いためにこの下層のシリコン部分にまで達する第２金属材料の量が抑制されることになる。このため、第２回目のシリサイド化においては、電極の線幅やレイアウトによらずに、より均一な組成で電極がフルシリサイド化される。
【００１１】
また本発明は、以上の製造方法によって得られた半導体装置でもあり、基板上に全層が金属シリサイドからなる電極がパターン形成されている。そして特に、この電極の構成が、第１金属材料のシリサイドを用いた上層シリサイド膜と、当該第１金属材料よりも拡散速度が速い第２金属材料のシリサイドを用いた下層シリサイド膜との積層構造となっていることを特徴としている。
【発明の効果】
【００１２】
以上説明したように本発明によれば、リソグラフィ工程を追加することなく、電極の線幅やレイアウトによらずに、より均一な組成で電極をフルシリサイド化することが可能になる。このため、特に金属リッチな電極部分が形成されることはなく、シリサイド化の後の金属膜のエッチング除去における電極の部分的な消失を防止することができる。さらに、電極の組成が均一化することにより、この電極を用いて構成される半導体装置における特性の面内均一化を達成することが可能になる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明を適用した各実施の形態を図面に基づいて説明する。尚、各実施形態においては、ＭＯＳ型の電界効果トランジスタを備えた半導体装置の製造に本発明を適用した製造手順を説明し、次いでこれによって形成された半導体装置の構成を説明する。
【００１４】
＜第１実施形態＞
先ず、図１（１）に示すように、シリコン基板１の表面側に素子分離２を形成する。次に、素子分離２で分離されたシリコン基板１上の領域を横切る状態で、酸窒化シリコンからなるゲート絶縁膜３を介してポリシリコンからなるゲート電極５をパターン形成する。この際、酸窒化シリコン膜、ポリシリコン膜、窒化シリコン膜をこの順に積層成膜し、この積層膜をパターンエッチングすることにより、ポリシリコン膜をパターニングしてなるゲート電極５上に、窒化シリコンからなるストッパ層７が設けられるようにする。
【００１５】
尚、ゲート絶縁膜３は、ハフニウムやアルミを含んだ金属酸化膜で構成されても良い。よい。またゲート電極５は、ポリシリコンからなるものに特定するものではなく、金属材料を含んだ膜で構成されても良い。さらにゲート電極５に対して必要に応じた部分にｎ型またはｐ型の不純物を導入することにより、仕事関数を部分的に変調しておくこともできる。さらにストッパ層７は、酸化シリコンであっても良く、金属材料を含んでいてもよい。
【００１６】
以上のような状態において、必要に応じてソース／ドレインのエクステンション領域（図示省略）を形成するためのイオン注入を行う。
【００１７】
次に、ストッパ層７およびゲート電極５の側壁に絶縁性のサイドウォール９を形成する。この際先ず、ストッパ層７およびゲート電極５を覆う状態で、酸化シリコン膜、窒化シリコン膜、またはこれらの積層膜からなる絶縁膜を成膜する。次いで、成膜した絶縁膜をエッチバックすることにより、ストッパ層７およびゲート電極５の側壁のみに絶縁膜を２０ｎｍ程度の膜厚で残してサイドウォール９とする。
【００１８】
その後、イオン注入によってシリコン基板１の表面層に不純物を導入し、アニールを行うことによりソース・ドレイン領域Ｓ／Ｄを形成する。この際、レジストパターをマスクに用いたイオン注入により、ｎチャンネルのＭＯＳ型ＦＥＴ領域にはｎ型不純物であるリン（Ｐ）を、ｐチャンネルのＭＯＳＦＥＴ領域にはｐ型不純物であるボロン（Ｂ）をそれぞれに分けて導入する。
【００１９】
次に、図１（２）に示すように、ストッパ層７およびサイドウォール９を埋め込む状態で、化学気相堆積法(ＣＶＤ)やスピンコート法によって絶縁膜１１を成膜し、ストッパ層７が露出するまで絶縁膜１１を化学機械研磨(ＣＭＰ)する。これにより、絶縁膜１１の平坦化を行う。
【００２０】
次いで、図１（３）に示すように、ストッパ層７を選択的にエッチング除去してゲート電極５を露出させる。この際、ストッパ層７が窒化シリコンからなるものであれば、熱燐酸を用いたウェットエッチングを行う。
【００２１】
また引き続き、図１（４）に示すように、ゲート電極５よりも低くなる程度に、絶縁膜１１およびサイドウォール９をエッチバックする。この際、絶縁膜１１およびサイドウォール９が酸化シリコンからなるものであれば、希フッ酸を用いたウェットエッチングを行う。
【００２２】
尚、以上のようなストッパ層７、絶縁膜１１、およびサイドウォール９のエッチングは、それぞれの材質によって適するエッチングを行えば良く、これらが同一の材質で構成されていれば図１（３）、図１（４）のエッチングを１段階で行っても良い。
【００２３】
また、以上までの工程は従来のＦＵＳＩ技術と同様の手順であって、以降に説明する工程からが本実施形態に特有の手順となる。
【００２４】
先ず、図２（１）に示すように、露出させたゲート電極５に接する状態で、シリコン基板１の上方に第１金属材料を用いた第１金属膜３１を成膜する。第１金属材料としては、以降の工程で用いる第２金属材料よりもポリシリコンに対する拡散速度が遅い材料であることが必須である。特にこの中でも、第１金属材料としてはプラチナ（Ｐｔ）およびパラジウム（Ｐｄ）のような貴金属や、エルビウム（Ｅｒ）またはインジウム（Ｉｎ）のような拡散速度が遅い材料を用いることが好ましい。また、この第１金属膜３１は、これらの第１金属材料を主成分としたものであれば他の金属材料を含有していても良い。
【００２５】
ここでは一例としてプラチナからなる第１金属膜３１を成膜することとし、物理堆積法や電子ビーム蒸着を用いてプラチナからなる第１金属膜３１を１〜８ｎｍの膜厚で堆積成膜する。
【００２６】
次に、図２（２）に示すように、熱処理によって、ゲート電極５の表面層のみを第1金属膜３１と反応させる第１回目のシリサイド化を行う。これにより、ゲート電極５の表面層のみに、例えばプラチナシリサイドからなる上層シリサイド膜３３を形成する。
【００２７】
この際の熱処理は、ランプアニールまたはファーネスアニールの何れの方式でも良く、処理温度は４００〜６５０℃、処理時間はランプアニールであれば５〜１２０秒、ファーネスアニールであれば５〜６０分の範囲で実施する。この処理温度および処理時間は、上層シリサイド膜３３の成長が、ゲート電極５の全ての部分において表面層のみに止まる範囲で設定され、上層シリサイド膜３３の必要膜厚や、既に形成されているソース・ドレイン領域Ｓ／Ｄのような拡散層の広がりを防止できる程度に適切な値を選択すれば良い。
【００２８】
尚、第１金属膜３１がパラジウムからなる場合の熱処理温度は３００〜５５０℃、エルビウムまたはインジウムからなる場合の熱処理温度は４００〜６００℃とする。
【００２９】
このシリサイド化においては、ゲート電極５の線幅Ｗ１，Ｗ２が細くゲート電極５のレイアウトが疎なほど（つまりゲート電極５が疎なほど）、シリコン量に対してシリサイド化に寄与する第１金属材料の供給量が多くなる。このため、以上のようにゲート電極５の表面層のみをシリサイド化させた場合には、各ゲート電極５の線幅Ｗ１，Ｗ２やレイアウトに依存し、ゲート電極５が疎なほど膜厚ｔ１，ｔ２の厚い上層シリサイド膜３３が形成されることになる。
【００３０】
以上の後には、第１回目のシリサイド化で残された第１金属膜３１を、上層シリサイド膜３３に対して選択的に除去する工程を行う。ここでは、王水を用いたエッチングにより、プラチナからなる第１金属膜３１を選択剥離する。王水は、例えば７０％に希釈し、液温５０℃で用いる。
【００３１】
尚、このように第１金属膜３１を選択剥離した状態で、必要に応じて上層シリサイド膜３３の改質のためのセカンドアニールを施しても良い。
【００３２】
次に、図２（３）に示すように、上層シリサイド膜３３を覆う状態で、第１金属材料よりもポリシリコンに対する拡散速度が速い第２金属材料を主成分とする第２金属膜３５を成膜する。このような第２金属材料としては、例えばニッケル（Ｎｉ）が用いられる。この第２金属膜３５は、ゲート電極５の全体をシリサイド化できる程度の充分な膜厚で成膜されることが重要である。例えば、ゲート電極５が１００ｎｍ程度の膜厚で形成されている場合、ニッケルからなる第２金属膜３５を７０ｎｍ程度の膜厚で成膜する。
【００３３】
その後、図２（４）に示すように、熱処理によって、上層シリサイド膜３３で表面が覆われたゲート電極５の全層を第２金属膜３５と反応させる第２回目のシリサイド化を行う。ここでは、第２金属膜３５を構成する第２金属材料（例えばニッケル）が、上層シリサイド膜３３を構成する第１金属材料よりも速く下層のゲート電極５分部に拡散していくため、上層シリサイド膜３３の下層に第２金属材料のシリサイドが形成される。そして、ゲート電極５における残りポリシリコン部分の全層を第２金属材料のシリサイドとした下層シリサイド膜３７を形成する。
【００３４】
この際の熱処理は、ランプアニールまたはファーネスアニールの何れの方式でも良く、処理温度は３００〜５５０℃、処理時間はランプアニールであれば５〜１２０秒、ファーネスアニールであれば５〜６０分の範囲で実施する。この処理温度および処理時間は、第２金属膜３５の膜厚やゲート電極５の膜厚によって適切な値を選択すれば良い。
【００３５】
尚、この熱処理は、第２金属膜３５の上部に、窒化チタン膜、酸化シリコン膜、または窒化シリコン膜などからなるキャップ膜を積層成膜した状態で行っても良い。これにより、ニッケルシリサイドを安定して形成することができる。
【００３６】
このような第２回目のシリサイド化を行うことにより、ゲート電極５は、第１金属材料のシリサイドを用いた上層シリサイド膜３３と、第１金属材料よりも拡散速度の速い第２金属材料のシリサイドを用いた下層シリサイド膜３７との積層構造からなるフルシリサイドゲート５ａとなる。また、第２回目のシリサイド化においては、上層シリサイド膜３３中に第２金属膜３５中から第２金属材料が供給される。このため、上層シリサイド膜３３は、第１金属材料のシリサイドを主成分とし第２金属材料のシリサイドも含有されたものとなる。さらに、このような第２回目のシリサイド化においては、上層シリサイド膜３３にもともと含有されていた第１金属材料の拡散も進む。このため、上層シリサイド膜３３の膜厚方向には第１金属材料の濃度分布が発生する場合もある。
【００３７】
以上の後、図３（１）に示すように、第２回目のシリサイド化で残された第２金属膜３５を上層シリサイド膜３３に対して選択的に除去する。ここでは、例えば硫酸過水などの混酸を用いたウェットエッチングにより、ニッケルからなる第２金属膜３５を剥離除去する。尚、第２金属膜３５上にキャップ膜を積層させた場合には、第２金属膜３５の剥離除去に先だってキャップ膜の除去を行うこととする。
【００３８】
以上の後には、絶縁膜１１をドライエッチングによってエッチバック除去するか、またはフッ酸系の薬液を用いたウェットエッチングによって剥離除去する。これにより、シリコン基板１の表面、すなわちソース・ドレイン領域Ｓ／Ｄの表面を露出させる。
【００３９】
尚、このように第２金属膜３５を選択剥離した状態、またはさらに絶縁膜１１を剥離除去した状態で、必要に応じて下層シリサイド膜３７の改質のためのセカンドアニールを施しても良い。
【００４０】
次いで、図３（２）に示すように、希釈フッ酸によるウェットエッチングやＮＦ3ガスを用いたドライエッチング等による前処理を行った後、フルシリサイドゲート５ａを覆う状態でシリコン基板１上にニッケルなどからなる金属膜４１を成膜する。この金属膜４１は、例えば１０ｎｍの膜厚で成膜する。
【００４１】
その後、図３（３）に示すように、熱処理によって、ソース・ドレイン領域Ｓ／Ｄの表面層に、シリサイド層４３を形成する。
【００４２】
この際の熱処理は、ランプアニールまたはファーネスアニールの何れの方式でも良く、処理温度は３００〜５５０℃、処理時間はランプアニールであれば５〜９０秒、ファーネスアニールであれば５〜３０分の範囲で実施する。この処理温度および処理時間は、シリサイド化がソース・ドレイン領域Ｓ／Ｄの表面層に止まる範囲で、金属膜４１の膜厚やゲート電極５の膜厚によって適切な値を選択すれば良い。
【００４３】
次に、図３（４）に示すように、混酸を用いてシリサイド化において未反応のまま残された金属膜４１を剥離する。その後は、必要に応じて、層間絶縁膜、接続孔、および上層配線を形成することにより、半導体装置４５を完成させる。
【００４４】
尚、金属膜４１を選択剥離した状態で、必要に応じてシリサイド層４３の改質のためのセカンドアニールを施しても良い。
【００４５】
以上のようにして得られた半導体装置４５は、シリコン基板１上にゲート絶縁膜３を介して形成されたゲート電極が、フルシリサイドゲート５ａとして形成されたＭＯＳ型の電界効果トランジスタを備えたものとなる。そして特に、フルシリサイドゲート６ａは、第１金属材料のシリサイドを用いた上層シリサイド膜３３と、第１金属材料よりも拡散速度の速い第２金属材料のシリサイドを用いた下層シリサイド膜３７との積層構造となっている。
【００４６】
そして、上層シリサイド膜３３は、フルシリサイドゲート５ａの線幅が細くレイアウトが疎であるほど膜厚が厚く形成されたものとなっている。ただし、上層シリサイド膜３３は、第１金属材料のシリサイドを主成分としているが、第２金属材料のシリサイドや他の成分が含有されていても良い。さらに、上層シリサイド膜３３は、膜厚方向の組成分布を持つものであっても良い。
【００４７】
以上説明した第１実施形態によれば、図２（２）を用いて説明したように、第１回目のシリサイド化においてシリコンからなる電極の表面層のみをシリサイド化させる工程を行うことによって、ゲート電極５が疎なほど膜厚ｔ１，ｔ２の厚い上層シリサイド膜３３が形成される。これにより、図２（４）を用いて説明した第２回目のシリサイド化においては、ゲート電極５が疎なほど、ゲート電極５への第２金属材料の供給割合が多くなるものの、より膜厚が厚い上層シリサイド膜３３がブロック層となり、上層シリサイド膜３３下のポリシリコン分部への第２金属材料の供給が制御されるようになる。これにより、第２回目のシリサイド化においては、ゲート電極５の線幅Ｗ１，Ｗ２やレイアウトによらずに、より均一な組成でゲート電極５がフルシリサイド化されるようになる。
【００４８】
したがって、リソグラフィ工程を追加することなく、ゲート電極５の線幅Ｗ１，Ｗ２やレイアウトによらずに、より均一な組成でゲート電極５をフルシリサイド化したフルシリサイドゲート５ａを得ることが可能になる。
【００４９】
これにより、特に金属リッチなフルシリサイドゲート５ａ部分が形成されることはなく、図３（１）で説明したフルシリサイドゲート５ａ形成後の金属膜（第２金属膜３５）のエッチング除去において、フルシリサイドゲート５ａの部分的な消失を防止することができる。しかも、上層シリサイド層３３が貴金属のシリサイドからなる場合には、この上層シリサイド層３３が下層シリサイド層（例えばニッケルシリサイド）３３のバリア層となり、下層シリサイド層（例えばニッケルシリサイド）３３がエッチング溶液に溶出することが防止される。したがって、フルシリサイドゲート５ａの消失を確実に防ぐことが可能となる。
【００５０】
さらに、フルシリサイドゲート５ａにおける特に下層シリサイド膜３３の組成が均一化する。また、上層シリサイド層３３の影響によるＭＯＳ型の電界効果トランジスタにおけるしきい値電圧のシフトも発生しない。したがって、このフルシリサイドゲート５ａを用いて構成されるＭＯＳ型の電界効果トランジスタにおける特性の面内均一化を図ることが可能になる。
【００５１】
以上の結果、フルシリサイドゲート５ａによる移動度向上と、サリサイドに対する安定性を両立させたフルシリサイドゲート・トランジスタの形成が可能となる。
【００５２】
＜第２実施形態＞
本第２実施形態は、第１実施形態の手順において図３（２）〜図３（４）を用いて説明したシリサイド層４３の形成を、図１（１）で説明したソース・ドレイン領域Ｓ／Ｄの形成後に行う手順である。
【００５３】
このような手順であっても、第１回目のシリサイド化と第２回目のシリサイド化とを含む他の工程を第１実施形態と同様の手順で行うことにより、第１実施形態と同様の効果を得ることができる。
【００５４】
＜第３実施形態＞
本第３実施形態は、第１実施形態の手順において図１（１）を用いて説明したソース・ドレイン領域Ｓ／Ｄの形成を、図３（１）で説明した絶縁膜１１を剥離除去した後に行う手順である。
【００５５】
このような手順であっても、第１回目のシリサイド化と第２回目のシリサイド化とを含む他の工程を第１実施形態と同様の手順で行うことにより、第１実施形態と同様の効果を得ることができる。
【００５６】
尚、以上第２実施形態および第３実施形態で説明したように、本発明は、シリサイド層４３の形成およびソース・ドレイン領域Ｓ／Ｄの形成のタイミングを限定するものではなく、シリサイド層４３の形成およびソース・ドレイン領域Ｓ／Ｄの形成は、第１回目のシリサイド化と第２回目のシリサイド化とを含む他の工程手順の間の可能なタイミングで行って良い。
【図面の簡単な説明】
【００５７】
【図１】第１実施形態の製造方法を示す断面工程図（その１）である。
【図２】第１実施形態の製造方法を示す断面工程図（その２）である。
【図３】第１実施形態の製造方法を示す断面工程図（その３）である。
【図４】従来の製造方法を示す断面工程図（その１）である。
【図５】従来の製造方法を示す断面工程図（その２）である。
【符号の説明】
【００５８】
１・基板、３…ゲート絶縁膜、５…ゲート電極（電極）、５ａ…フルシリサイドゲート（ゲート電極）、３１…第１金属膜、３３…上層シリサイド膜、３５…第２金属膜、３７…下層シリサイド膜、４５…半導体装置、Ｗ１，Ｗ２…線幅、ｔ１，ｔ２…膜厚、
【図１】
2008159834.tif 000003
【図２】
2008159834.tif 000004
【図３】
2008159834.tif 000005
【図４】
2008159834.tif 000006
【図５】
2008159834.tif 000007