(57)【要約】【課題】終端領域にフローティング電極を形成する場合において、耐圧を向上させることが可能な半導体装置を提供することを目的とする。【解決手段】ＭＯＳＦＥＴが設けられるアクティブ領域４１と、そのアクティブ領域４１の外側に位置する終端領域４２とを有する半導体装置１のその終端領域４２において、ドレイン電極５０に接続されエピタキシャル層４４上の終端に形成される端部電極５２と、エピタキシャル層４４の表面に形成される複数のトレンチ５３と、複数のトレンチ５３内にそれぞれ形成されるフローティング電極５４と、アクティブ領域４１のソース電極４９と端部電極５２との間で互いに直列接続されると共に各フローティング電極５４に接続され、それぞれがｎ型の導電体２及びｐ型の導電体３からなる複数のツェナーダイオード４とを備える。【選択図】図１
2008085086.tif 000002
【特許請求の範囲】
【請求項１】
第１の導電体からなる半導体層と、その半導体層の表面に形成され前記第１の導電体と異なる第２の導電体からなる第１の半導体領域と、その第１の半導体領域の表面に選択的に形成され前記第１の導電体からなる第２の半導体領域と、その第２の半導体領域の表面から前記半導体層まで形成される第１のトレンチと、その第１のトレンチ内に絶縁膜を介して形成される第１の電極と、前記第１及び第２の半導体領域のそれぞれの表面に接続される第２の電極と、前記半導体層の裏面側に接続される第３の電極とを備えるアクティブ素子が設けられるアクティブ領域と、そのアクティブ領域の外側に位置する終端領域とを有する半導体装置であって、
前記終端領域において、
前記第３の電極に接続され前記半導体層上の終端に形成される端部電極と、
前記半導体層の表面に形成される複数の第２のトレンチと、
前記複数の第２のトレンチ内にそれぞれ絶縁膜を介して形成されるフローティング電極と、
前記アクティブ領域の第１の電極または第２の電極と前記端部電極との間で互いに直列接続されると共に前記各フローティング電極に接続され、それぞれが前記第１及び第２の導電体からなる複数のツェナーダイオードと、
を備えることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
前記複数のツェナーダイオードは、前記半導体層にブレークダウン電流が流れるときに前記第２の電極と前記第３の電極との間に印加される電圧よりも前記複数のツェナーダイオードの全体の降伏電圧が低くなるような数で構成されている、
ことを特徴とする半導体装置。
【請求項３】
請求項１に記載の半導体装置であって、
前記複数のツェナーダイオードは、前記半導体層にブレークダウン電流が流れたときに前記第１の電極と前記第３の電極との間に印加された電圧よりも前記複数のツェナーダイオードの全体の降伏電圧が低くなるような数で構成されている、
ことを特徴とする半導体装置。
【請求項４】
請求項１に記載の半導体装置であって、
前記終端領域における前記半導体層の表面に前記第１の半導体領域が形成されている、
ことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特には、耐圧を向上させた半導体装置に関する。
【背景技術】
【０００２】
従来では、耐圧を向上させた半導体装置として、例えば、ゲートトレンチ型のＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）が設けられるアクティブ領域の外側の終端領域において、半導体基板上のエピタキシャル層の表面にそのエピタキシャル層と異なる導電体の半導体領域、いわゆる、ＦＬＲ（Ｆｉｅｌｄ  Ｌｉｍｉｔｔｉｎｇ  Ｒｉｎｇ）が形成されると共に、エピタキシャル層上の終端にドレイン電極に接続される端部電極が形成されるものがある。（例えば、特許文献１参照）
上記半導体装置によれば、ドレイン電極とソース電極との間の電圧の上昇に伴ってアクティブ領域に形成される空乏層をＦＬＲにより終端領域へのばすことができる。そのため、アクティブ領域の終端のゲートトレンチの角部に集中する電界を緩和させることができるので、アクティブ領域にブレークダウン電流が流れ難くなり耐圧を向上させることができる。
【０００３】
しかしながら、上記半導体装置では、空乏層を終端領域へのばすためにＦＬＲを深く形成する必要があり、ＦＬＲ形成時の長時間の熱処理により半導体基板が劣化してしまうおそれがある。
【０００４】
そこで、この問題を解決するための半導体装置として、例えば、終端領域においてＦＬＲの代わりにフローティング電極を内部に有するトレンチが形成されるものがある。（例えば、特許文献２参照）
図４は、終端領域においてフローティング電極を内部に有するトレンチが形成される半導体装置を示す図である。
【０００５】
図４に示す半導体装置４０は、ＭＯＳＦＥＴが設けられるアクティブ領域４１と、そのアクティブ領域４１の外側に位置する終端領域４２とを有して構成されている。
上記ＭＯＳＦＥＴは、ｎ型の導電体からなる半導体基板４３と、その半導体基板４３上に形成されるｎ−のエピタキシャル層４４と、そのエピタキシャル層４４の表面に拡散形成されるｐ−の半導体領域４５と、その半導体領域４５の表面に選択的に拡散形成されるｎ＋の半導体領域４６と、その半導体領域４６の表面からエピタキシャル層４４まで形成されるトレンチ４７と、そのトレンチ４７内に絶縁膜を介して形成されるゲート電極４８と、半導体領域４５及び半導体領域４６のそれぞれの表面（所定のコンタクトパターンの絶縁膜５５により形成されるコンタクト領域）に接続されるソース電極４９と、半導体基板４３の裏面に接続されるドレイン電極５０とを備えて構成されている。
【０００６】
上記ＭＯＳＦＥＴのターンオン時の動作について説明する。まず、ドレイン電極５０とソース電極４９との間に電圧を印加した状態で、ゲート電極４８に正の電圧を印加すると、トレンチ４７の周囲の半導体領域４５内にｎ型のチャネルが形成される。すると、エピタキシャル層４４と半導体領域４６とが短絡し、ドレイン電極５０とソース電極４９との間に電流が流れる。
【０００７】
上記終端領域４２のエピタキシャル層４４上の終端には、ｎ型の導電体からなる半導体領域５１を介して端部電極５２が形成されている。端部電極５２は、ドレイン電極５０と電気的に接続されている。また、終端領域４２には、半導体領域４５を電気的に分割する複数のトレンチ５３が形成されている。複数のトレンチ５３のそれぞれの内部には、絶縁膜を介してフローティング電極５４がポリシリコンなどで形成されている。また、終端領域４２において半導体領域４５やトレンチ５３の上に絶縁膜５５が形成されている。
【０００８】
このように、上記半導体装置４０は、終端領域４２において半導体領域４５をトレンチ５３により電気的に複数に分割しているので、半導体領域４５と各フローティング電極５４との間のそれぞれの絶縁膜に電界を集中させることができアクティブ領域４１の終端のトレンチ４７の角部に集中する電界を緩和させることができる。従って、半導体装置４０は、終端領域４２にＦＬＲを形成することなく耐圧を向上させることができるので、ＦＬＲ形成時の長時間の熱処理による半導体基板４３の劣化の問題を解消することができる。
【特許文献１】特開平９−１８６３１５号公報
【特許文献２】特開平９−２８３７５４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、上記半導体装置４０では、製造後におけるフローティング電極５４内の電荷の移動などによりフローティング電極５４の電位が不安定になってしまうと、あるトレンチ５３に電界が集中し終端領域４２においてブレークダウン電流が流れ易くなり耐圧の向上を妨げてしまうおそれがあるという問題がある。
【００１０】
そこで、本発明では、終端領域にフローティング電極を形成する場合において、耐圧を向上させることが可能な半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記の課題を解決するために本発明では、以下のような構成を採用した。
すなわち、本発明の半導体装置は、第１の導電体からなる半導体層と、その半導体層の表面に形成され前記第１の導電体と異なる第２の導電体からなる第１の半導体領域と、その第１の半導体領域の表面に選択的に形成され前記第１の導電体からなる第２の半導体領域と、その第２の半導体領域の表面から前記半導体層まで形成される第１のトレンチと、その第１のトレンチ内に絶縁膜を介して形成される第１の電極と、前記第１及び第２の半導体領域のそれぞれの表面に接続される第２の電極と、前記半導体層の裏面側に接続される第３の電極とを備えるアクティブ素子が設けられるアクティブ領域と、そのアクティブ領域の外側に位置する終端領域とを有する半導体装置であって、前記終端領域において、前記第３の電極に接続され前記半導体層上の終端に形成される端部電極と、前記半導体層の表面に形成される複数の第２のトレンチと、それら複数の第２のトレンチ内にそれぞれ絶縁膜を介して形成されるフローティング電極と、前記アクティブ領域の第１の電極または第２の電極と前記端部電極との間で互いに直列接続されると共に前記各フローティング電極に接続され、それぞれが前記第１及び第２の導電体からなる複数のツェナーダイオードとを備える。
【００１２】
ここで、「前記半導体層の裏面側に接続される第３の電極」とは、第１の半導体領域が形成される表面とは反対側の裏面側に、直接または間接的に、第３の電極が接続されていることを意味する。例えば直接接続されればＭＯＳＦＥＴであり、第２の導電体を介して接続されればＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）となる。
【００１３】
このように、終端領域において、アクティブ領域の所定電極（例えば、第１の電極または第２の電極）と端部電極との間を複数のツェナーダイオードで接続し、各フローティング電極をツェナーダイオードに接続しているので、第２のトレンチ間の電位差により第２のトレンチ間の半導体層に形成される空乏層が第２のトレンチに沿って拡がっていき、アクティブ領域に形成される空乏層を終端領域へのばすことができる。そのため、アクティブ領域の終端の第１のトレンチの角部に集中する電界を緩和することができる。また、各フローティング電極を、アクティブ領域の所定電極と端部電極との間に接続されるツェナーダイオードに接続しているため、フローティング電極の電位が安定し終端領域に形成される空乏層が均一に拡がり終端領域における電界集中を防止することができる。これにより、アクティブ領域や終端領域においてブレークダウン電流が流れ難くなり半導体装置の耐圧を向上させることができる。
【００１４】
また、上記所定電極を前記第２の電極とする場合、前記複数のツェナーダイオードは、前記半導体層にブレークダウン電流が流れるときに前記第２の電極と前記第３の電極との間に印加される電圧よりも前記複数のツェナーダイオードの全体の降伏電圧が低くなるような数で構成してもよい。
【００１５】
これにより、半導体装置にサージ電圧が印加しても、そのサージ電圧により半導体層にブレークダウン電流が流れる前にツェナーダイオードをオンさせることができるので、そのサージ電圧によるエネルギーをツェナーダイオードで吸収することができ半導体装置のサージ耐量を向上させることができる。
【００１６】
また、上記所定電極を前記第１の電極とする場合、前記複数のツェナーダイオードは、前記半導体層にブレークダウン電流が流れるときに前記第１の電極と前記第３の電極との間に印加される電圧よりも前記複数のツェナーダイオードの全体の降伏電圧が低くなるような数で構成してもよい。
【００１７】
これにより、半導体装置にサージ電圧が印加しても、そのサージ電圧により半導体層にブレークダウン電流が流れる前にツェナーダイオードをオンさせてアクティブ素子をオンさせることができるので、そのサージ電圧によるエネルギーをアクティブ素子で吸収することができ半導体装置のサージ耐量を向上させることができる。
【００１８】
また、上記半導体装置は、前記終端領域における前記半導体層の表面に前記第１の半導体領域を形成してもよい。
【発明の効果】
【００１９】
本発明によれば、半導体装置の終端領域にフローティング電極を形成する場合において、その半導体装置の耐圧を向上させることができる。
【発明を実施するための最良の形態】
【００２０】
以下、図面を用いて本発明の実施形態を説明する。
図１（ａ）は、本発明の実施形態の半導体装置を示す図である。また、図１（ｂ）は、図１（ａ）に示す破線枠Ａ内の拡大図である。なお、図１（ａ）または図１（ｂ）において、図４に示す構成と同じ構成には同じ符号を付している。
【００２１】
図１（ａ）に示す半導体装置１は、図４に示す半導体装置４０と同様に、ＭＯＳＦＥＴ（アクティブ素子）が設けられるアクティブ領域４１と、終端領域４２とを有して構成されている。
【００２２】
上記ＭＯＳＦＥＴは、半導体基板４３と、エピタキシャル層４４と、半導体領域４５（第１の半導体領域）と、半導体領域４６（第２の半導体領域）と、トレンチ４７（第１のトレンチ）と、ゲート電極４８（第１の電極）と、ソース電極４９（第２の電極）と、ドレイン電極５０（第３の電極）とを備えて構成されている。なお、特許請求の範囲に記載される「半導体層」は、半導体基板４３及びエピタキシャル層４４により構成されてもよいし、半導体基板４３またはエピタキシャル層４４により構成されてもよい。
【００２３】
上記終端領域４２には、複数のトレンチ５３（第２のトレンチ）が形成され、各トレンチ５３の内部には、それぞれ、絶縁膜を介してフローティング電極５４が形成されている。また、終端領域４２のエピタキシャル層４４上の終端には、端部電極５２が形成されている。
【００２４】
本実施形態の半導体装置１の特徴とする点は、図１（ｂ）に示すように、それぞれがｎ型の導電体２及びｐ型の導電体３からなる複数のツェナーダイオード４を互いに直列接続してアクティブ領域４１のソース電極４９と端部電極５２との間に接続し、各フローティング電極５４をツェナーダイオード４のｎ型の導電体２に接続している点である。本実施形態の半導体装置１では、カソード同士またはアノード同士で複数のツェナーダイオード４が互いに直列接続され、一方端のツェナーダイオード４のｎ型の導電体２とソース電極４９とが接続され、他方端のツェナーダイオード４のｎ型の導電体２と端部電極５２とが接続されている。また、各フローティング電極５４は、それらフローティング電極５４の上方に形成される各ツェナーダイオード４のｎ型の導電体２にそれぞれ接続されている。
【００２５】
なお、トレンチ５３の間隔やツェナーダイオード４に接続されるフローティング電極５４の位置（ソース電極４９から数えた時のツェナーダイオード４の段数）は、終端領域４２のエピタキシャル層４４に形成される空乏層がトレンチ５３に沿って均一に拡がっていくように設定されるものとする。
【００２６】
また、ツェナーダイオード４の総数は、ツェナーダイオード４全体の降伏電圧が半導体装置１の定格電圧よりも大きくなるように設定されているものとする。例えば、半導体装置１の定格電圧を６０Ｖ、１つのツェナーダイオード４の降伏電圧を６Ｖとする場合、ツェナーダイオード４の総数は１１個以上になる。
【００２７】
ドレイン電極５０とソース電極４９との間に電圧を印加すると、その電圧に比例して各トレンチ５３のそれぞれの電位が定まる。各トレンチ５３のそれぞれの電位は、内側（ソース電極４９に近い側）から外側（端部電極５２に近い側）に向かって順番に高くなっていく。各トレンチ５３のそれぞれの電位Ｖは下記数式（１）により求めることができる。
【００２８】
Ｖ＝Ｖｄｓ×（Ｎｄ÷Ｎａｄ）  ・・・（１）
なお、Ｖｄｓはドレイン電極５０とソース電極４９との間に印加される電圧を示し、Ｎｄはソース電極４９から数えたときのツェナーダイオード４の数を示し、Ｎａｄはツェナーダイオード４の総数を示している。
【００２９】
このように、上記半導体装置１では、終端領域４２において、アクティブ領域４１のソース電極４９と端部電極５２との間を複数のツェナーダイオード４で接続し、各フローティング電極５４をツェナーダイオード４に接続しているので、トレンチ５３間の電位差によりトレンチ５３間のエピタキシャル層４４に形成される空乏層が各トレンチ５３に沿って拡がっていき、アクティブ領域４１に形成される空乏層を終端領域４２へのばすことができ、アクティブ領域４１の終端のトレンチ４７の角部に集中する電界を緩和することができる。また、半導体装置１では、各フローティング電極５４を、アクティブ領域４１のソース電極４９と端部電極５２との間に接続されるツェナーダイオード４に接続しているので、フローティング電極５４の電位が安定し終端領域４２に形成される空乏層が均一に拡がり終端領域４２における電界集中を緩和することができる。これにより、アクティブ領域４１や終端領域４２においてブレークダウン電流が流れ難くなり半導体装置１の耐圧を向上させることができる。
【００３０】
また、上記半導体装置１では、終端領域４２のエピタキシャル層４４に形成される空乏層が各トレンチ５３に沿って拡がっていき、アクティブ領域４１に形成される空乏層を終端領域４２へのばすことができるので、図４に示す半導体装置４０のように、終端領域４２のエピタキシャル層４４の表面に半導体領域４５を形成する必要がなく、設計自由度を高めることができる。
【００３１】
また、上記半導体装置１では、終端領域４２にＦＬＲを形成する必要がないため、ＦＬＲを形成するための熱処理工程を省略することができ、半導体基板４３の劣化による欠陥の発生（品質低下）を抑制すると共に、熱処理工程を省略する分のコストを低減することができる。
【００３２】
なお、上記半導体装置１は、エピタキシャル層４４にブレークダウン電流が流れるときにドレイン電極５０とソース電極４９との間に印加される電圧よりもツェナーダイオード４全体の降伏電圧が低くなるような数のツェナーダイオード４を使用してもよい。
【００３３】
このように構成した場合、半導体装置１にサージ電圧が印加しても、エピタキシャル層４４にブレークダウン電流が流れる前にツェナーダイオード４をオンさせてサージ電圧によるエネルギーをツェナーダイオード４により吸収させることができるので、半導体装置１のサージ耐量を向上させることができる。
【００３４】
次に、上記半導体装置１の製造方法について説明する。
図２（ａ）〜図２（ｅ）は、半導体装置１の製造工程を説明するための図である。なお、図２（ａ）〜図２（ｅ）は、図１に示す破線枠Ｂ内の製造工程を示し、エピタキシャル層４４の表面にｐ−の半導体領域４５を拡散形成した後の製造工程を示している。
【００３５】
まず、図２（ａ）に示すように、エピタキシャル層４４や半導体領域４５の上に選択的にトレンチマスクパターン２０を形成する。なお、終端領域４２におけるトレンチマスクパターン２０は、ツェナーダイオード４とエピタキシャル層４４との間の絶縁膜になる。
【００３６】
次に、図２（ｂ）に示すように、Ｓｉ異方性エッチングを行いトレンチ４７やトレンチ５３を形成した後、トレンチ４７やトレンチ５３の内側壁にゲート酸化膜２１を形成する。このゲート酸化膜２１がトレンチ４７やトレンチ５３の内側壁に形成される絶縁膜になる。
【００３７】
次に、図２（ｃ）に示すように、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）などによりトレンチ４７やトレンチ５３の内部及びトレンチマスクパターン２０の上にｎ型にドーピングされたポリシリコンを形成した後、アクティブ領域４１におけるトレンチマスクパターン２０やトレンチ４７の上のポリシリコンをエッチバックにより除去する。トレンチ４７内に形成されるポリシリコンは上記ゲート電極４８になる。トレンチ５３内に形成されるポリシリコンは上記フローティング電極５４になる。トレンチマスクパターン２０の上に形成されるポリシリコンは上記ツェナーダイオード４のｎ型の導電体２になる。
【００３８】
次に、図２（ｄ）に示すように、アクティブ領域４１のトレンチマスクパターン２０を除去した後、アクティブ領域４１の半導体領域４５の表面に不純物を選択的に拡散しｎ＋の半導体領域４６を形成すると共に終端領域４２のトレンチマスクパターン２０上のポリシリコンの所定部分に不純物を拡散しツェナーダイオード４のｐ＋の導電体３を形成する。
【００３９】
そして、図２（ｅ）に示すように、アクティブ領域４１や終端領域４２において所定のコンタクトパターンの絶縁膜５５を形成した後、半導体領域４５及び半導体領域４６のそれぞれの表面（コンタクト領域）や一方端のツェナーダイオード４のｎ型の導電体２に接続されるようにアルミニウムなどのソース電極４９を形成する。
【００４０】
図３は、本発明の他の実施形態の半導体装置を示す図である。なお、図３において、図１（ａ）に示す構成と同じ構成には同じ符号を付している。
図３に示す半導体装置３０において図１に示す半導体装置１と異なる点は、複数のツェナーダイオード４によりアクティブ領域４１のゲート電極４８と端部電極５２との間を接続している点である。
【００４１】
これにより、図３に示す半導体装置３０は、図１（ａ）に示す半導体装置１と同様に、アクティブ領域４１に形成される空乏層を終端領域４２へのばすことができ、かつ、各フローティング電極５４の電位を安定させて終端領域４２に形成される空乏層を均一に拡げることができるので、アクティブ領域４１や終端領域４２における電界集中を緩和することができる。従って、アクティブ領域４１や終端領域４２にブレークダウン電流が流れ難くなり半導体装置１の耐圧を向上させることができる。
【００４２】
また、図３に示す半導体装置３０においても、終端領域４２のエピタキシャル層４４の表面に半導体領域４５を形成する必要がないので、設計自由度を高めることができる。
また、図３に示す半導体装置３０においても、終端領域４２においてＦＬＲを形成する必要がないため、ＦＬＲを形成するための熱処理工程を省略することができ、半導体基板４３の劣化による欠陥の発生を抑制すると共に、熱処理工程を省略する分のコストを低減することができる。
【００４３】
また、図３に示す半導体装置３０においても、図１に示す半導体装置１と同様に、エピタキシャル層４４にブレークダウン電流が流れるときにドレイン電極５０とゲート電極４８との間に印加された電圧よりもツェナーダイオード４の全体のブレークダウン電圧が低くなるような数のツェナーダイオード４を使用してもよい。
【００４４】
このように構成した場合、半導体装置３０にサージ電圧が印加しても、エピタキシャル層４４にブレークダウン電流が流れる前にツェナーダイオード４をオンさせてＭＯＳＦＥＴをオンさせることができるので、サージ電圧によるエネルギーをＭＯＳＦＥＴにより吸収させることができ半導体装置３０のサージ耐量を向上させることができる。
【００４５】
なお、図１に示す半導体装置１または図３に示す半導体装置３０において、終端領域４２のエピタキシャル層４４の表面に、図４に示す半導体装置４０と同じように、半導体領域４５を形成してもよい。
【００４６】
また、図１に示す半導体装置１または図３に示す半導体装置では、複数のツェナーダイオード４がそれぞれアノード同士またはカソード同士で接続されているが、複数のツェナーダイオード４をそれぞれアノード−カソードで接続してもよい。
【００４７】
また、図１に示す半導体装置１または図３に示す半導体装置では、ｎチャネルのＭＯＳＦＥＴがアクティブ領域４１に設けられているが、ｐチャネルのＭＯＳＦＥＴをアクティブ領域４１に設けてもよい。
【００４８】
また、上記実施形態において、ＭＯＳＦＥＴの代わりにＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）をアクティブ領域４１に設けてもよい。
【図面の簡単な説明】
【００４９】
【図１】本発明の実施形態の半導体装置を示す図である。
【図２】本実施形態の半導体装置の製造工程を示す図である。
【図３】本発明の他の実施形態の半導体装置を示す図である。
【図４】既存の半導体装置を示す図である。
【符号の説明】
【００５０】
１  半導体装置
２  ｎ型の導電体
３  ｐ型の導電体
４  ツェナーダイオード
２０  トレンチマスクパターン
２１  ゲート酸化膜
３０  半導体装置
４０  半導体装置
４１  アクティブ領域
４２  終端領域
４３  半導体基板
４４  エピタキシャル層
４５  半導体領域
４６  半導体領域
４７  トレンチ
４８  ゲート電極
４９  ソース電極
５０  ドレイン電極
５１  半導体領域
５２  端部電極
５３  トレンチ
５４  フローティング電極
５５  絶縁膜
【図１】
2008085086.tif 000003
【図２】
2008085086.tif 000004
【図３】
2008085086.tif 000005
【図４】
2008085086.tif 000006