(57)【要約】【課題】シャロージャンクション化を可能にし、従来になくオン抵抗を低減した半導体装置の製造方法を提供すること。【解決手段】本発明に係る半導体装置の製造方法は、半導体基板上にトレンチ１０５を形成し、トレンチ１０５内部にゲート電極１０７を埋め込み、ゲート電極上１０７に熱酸化膜１０８ａを形成し、熱酸化膜１０８ａ上にシリケートガラス膜１０８ｂをトレンチ１０５開口部まで形成した後、半導体基板内部にベース領域１０３を形成し、半導体基板内部のベース領域１０３上にソース領域１０４を形成するものである。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板上にトレンチを形成し、
前記トレンチ内部にゲート電極を埋め込み、
前記ゲート電極上に熱酸化膜を形成し、
前記熱酸化膜上にシリケートガラス膜をトレンチ開口部まで形成した後、
前記半導体基板内部にベース領域を形成し、
前記半導体基板内部の前記ベース領域上にソース領域を形成する半導体装置の製造方法。
【請求項２】
前記シリケートガラス膜は、トレンチ内部及び半導体基板表面をシリケートガラス膜で覆った後、半導体基板表面が露出するまで当該シリケートガラス膜をエッチバックすることにより形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記シリコン酸化膜は、前記ゲート電極を構成するポリシリコンの熱酸化膜を備えることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記ポリシリコンの熱酸化膜は、前記トレンチ側面に形成される単結晶シリコンの熱酸化膜よりも厚いことを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記シリケートガラス膜は、ＢＰＳＧ又はＮＳＧからなることを特徴とする請求項１〜４のいずれか一項に記載の半導体装置の製造方法。
【請求項６】
前記ソース領域を、前記トレンチに囲われた各領域の長手方向において、ベースコンタクト領域を介して分割して形成することを特徴とする請求項１〜５のいずれか一項に記載の半導体装置の製造方法。
【請求項７】
前記ソース領域を形成した後、前記半導体基板表面上にソース電極を、絶縁膜を介さずに形成することを特徴とする請求項１〜６のいずれか一項に記載の半導体装置の製造方法。
【請求項８】
半導体基板内部に形成されたベース領域と、
前記ベース領域上に形成されたソース領域と、
前記半導体基板上に形成されたトレンチ内部に埋め込まれたゲート電極と、
前記トレンチ内部において前記ゲート電極上に形成された熱酸化膜と、
前記熱酸化膜上に前記トレンチ開口部まで形成されたシリケートガラス膜とを備える半導体装置。
【請求項９】
前記熱酸化膜は、前記ゲート電極を構成するポリシリコンの熱酸化膜を備えることを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記熱酸化膜は、前記トレンチ側面に形成される熱酸化膜よりも厚いことを特徴とする請求項８又は９に記載の半導体装置。
【請求項１１】
前記シリケートガラス膜は、ＢＰＳＧ又はＮＳＧからなることを特徴とする請求項８〜１０のいずれか一項に記載の半導体装置。
【請求項１２】
前記ソース領域は、前記トレンチに囲われた各領域の長手方向において、ベースコンタクト領域を介して分割して形成されていることを特徴とする請求項８〜１１のいずれか一項に記載の半導体装置。
【請求項１３】
前記半導体基板表面上にソース電極が、絶縁膜を介さず形成されていることを特徴とする請求項８〜１２のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、さらに言えば、縦型ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）を備えた半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
大電流、高電圧を扱う電力用のスイッチとして使用されるパワーＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）などのパワーデバイスには、一般に、縦型ＭＯＳＦＥＴが使用されている。縦型ＭＯＳＦＥＴでは、半導体基板の一方の表面にソース電極が、他方の表面にドレイン電極が形成されており、半導体基板の縦方向に電流が流れる。パワーＭＯＳＦＥＴには、消費電力を抑えるため、動作時の抵抗（オン抵抗）ができる限り低いことが要求される。
【０００３】
具体的には、ゲート電極同士の間隔を狭くし、高密度にチャネル領域を形成することで、単位面積当たりのオン抵抗を低減することができる。特許文献１に開示されているような従来の縦型ＭＯＳＦＥＴは、ゲート電極同士の間に、ソース領域を貫通するベースコンタクト領域が形成されていた。すなわち、ゲート電極同士の間に、ソース領域、ベースコンタクト領域、ソース領域の３領域が並んだ構造であった。このゲート電極同士の間隔を狭くするため、特許文献２に開示されている縦型ＭＯＳＦＥＴのように、ゲート電極同士の間に、ソース電極をベース領域に接続するためのコンタクトホールを形成する技術が開示されている。しかしながら、ゲート電極同士の間隔を狭くすることには限界があった。
【０００４】
これに対し、ゲート電極同士の間に、ベースコンタクト領域やコンタクトホールを形成せず、ゲート電極同士の間隔を究極的に狭くした縦型ＭＯＳＦＥＴが、例えば、特許文献３〜５に開示されている。図５に、特許文献３に記載のＰチャネル型の縦型ＭＯＳＦＥＴを備える半導体装置１の構造を示し、図６には同様に製造したＮチャネル型の縦型ＭＯＳＦＥＴを備える半導体装置１の構造を示した。いずれの半導体装置１も、ドレイン領域２、ベース領域３、ソース領域４、トレンチ５、ゲート絶縁膜６、ゲート電極７、層間絶縁膜８、ドレイン電極９及びソース電極１０を備える。上述の通り、ゲート電極７同士の間に、ソース領域４を貫通するベースコンタクト領域やコンタクトホールが形成されていないため、ゲート電極同士の間隔を狭くすることができる。なお、通常の縦型ＭＯＳＦＥＴでは、ドレイン領域２は、Ｐチャネル型の場合、Ｐ＋型半導体基板とＰ−型エピタキシャル層との２層構造となり、Ｎチャネル型の場合、Ｎ＋型半導体基板とＮ−型エピタキシャル層との２層構造となる。しかしながら、図５及び図６においては、簡略化して各々Ｐ型及びＮ型のドレイン領域２と図示している。
【特許文献１】米国特許第４７６７７２２号明細書
【特許文献２】国際公開第２００３／０４６９９９号パンフレット
【特許文献３】特開２００３−１０１０２７号公報
【特許文献４】特開２０００−２５２４６８号公報
【特許文献５】特開２００５−１９１３５９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
一方、チャネル長を短くすることでも、オン抵抗を低減することはできる。すなわち、ベース領域を浅くするいわゆるシャロージャンクション化が有効であるが、ＤＳ（ドレイン・ソース）間の耐圧を低下させないようにする必要がある。
【０００６】
例えば、特許文献３に記載されている縦型ＭＯＳＦＥＴでは、ベース領域３及びソース領域４を形成した後、トレンチ５を形成し、ゲート酸化を行う。そのため、トレンチ５の側面のゲート絶縁膜６とシリコン基板との界面近傍において、シリコン基板におけるベース領域３及びソース領域４の形状が変化する。具体的には、図５に示すように、Ｐ型シリコン層の不純物であるホウ素は、酸化過程でゲート絶縁膜中に拡散するため、ゲート絶縁膜６近傍において濃度が低下し、Ｐ＋型のソース領域４は浅くなる。一方、Ｎ型シリコン層の不純物であるリンやヒ素は、逆にゲート絶縁膜６との界面に偏析するため、ゲート絶縁膜６近傍において濃度が増加し、Ｎ型のベース領域３は深くなる。従って、チャネル長が長くなり、オン抵抗が増大する問題があった。しかも、このチャネル長は変動が大きく、制御が困難であるため、製造マージンを大きくする必要があった。
【０００７】
また、図６に示す特許文献３のＰチャネル型ＭＯＳＦＥＴと同様の手順で製造するＮチャネル型ＭＯＳＦＥＴの場合、反対に、チャネル長が短くなり、意図しない耐圧低下やリーク電流の増大が起こる恐れがあった。
【０００８】
さらに、特許文献４に記載されている縦型ＭＯＳＦＥＴでは、ベース領域のみを形成した後、トレンチを形成し、ゲート酸化を行う。この場合も、上記Ｎチャネル型ＭＯＳＦＥＴ程ではないものの、チャネル長が短くなり、意図しない耐圧低下やリーク電流の増大が起こる恐れがあった。
【０００９】
上述の通り、従来の製造方法による縦型ＭＯＳＦＥＴでは、チャネル長のばらつきが大きく、その制御が困難であった。そのため、シャロージャンクション化によるオン抵抗の低減も、現実的には困難な側面があった。
【課題を解決するための手段】
【００１０】
本発明に係る半導体装置の製造方法は、半導体基板上にトレンチを形成し、前記トレンチ内部にゲート電極を埋め込み、前記ゲート電極上に熱酸化膜を形成し、前記熱酸化膜上にシリケートガラス膜をトレンチ開口部まで形成した後、前記半導体基板内部にベース領域を形成し、前記半導体基板内部の前記ベース領域上にソース領域を形成するものである。
【００１１】
また、本発明に係る半導体装置は、半導体基板内部に形成されたベース領域と、前記ベース領域上に形成されたソース領域と、前記半導体基板上に形成されたトレンチ内部に埋め込まれたゲート電極と、前記トレンチ内部において前記ゲート電極上に形成された熱酸化膜と、前記熱酸化膜上に前記トレンチ開口部まで形成されたシリケートガラス膜とを備えるものである。
【発明の効果】
【００１２】
本発明により、シャロージャンクション化を可能にし、従来になくオン抵抗を低減した半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００１３】
以下に、本発明の実施の形態について説明する。ただし、本発明が以下の実施の形態に限定される訳ではない。また、説明を明確にするため、以下の記載および図面は、適宜、簡略化されている。
【００１４】
本実施の形態は、例えば、多数のＭＯＳＦＥＴが集合して１つのＭＯＳＦＥＴを構成する大電流又は低抵抗用途の半導体装置に、本発明を適用したものである。トランジスタ１つであれば通常数１０〜数１００μＡ程度の電流であるのに対し、このようなトランジスタは、１〜２００Ａの電流を流すことができ、例えば、各種民生機器の電源用、自動車のエンジンのモータ駆動用等に用いることができる。
【００１５】
以下、本発明の好適な実施の形態について図１及び図２を参照して説明する。図１は、本発明の実施の形態に係る半導体装置１００を示す断面図である。図２に、半導体装置１００の平面図を示す。ただし、最上面に位置するソース電極は省略されている。図１は、図２のＸ−Ｘ'断面図に該当する。
【００１６】
図１に示す半導体装置１００は、Ｎ＋型半導体基板１０１、エピタキシャル層１０２、ベース領域１０３、ソース領域１０４、トレンチ１０５、ゲート絶縁膜１０６、ゲート電極１０７、層間絶縁膜１０８、ドレイン電極１０９及びソース電極１１０を備えたＮチャネル型縦型ＭＯＳＦＥＴである。当然のことながら、本実施の形態は、Ｐチャネル型縦型ＭＯＳＦＥＴにも適用できる。なお、本明細書中にて、単に半導体基板という場合、Ｎ＋型半導体基板１０１でなく、半導体基板全体を指す。
【００１７】
図１に示すＮ＋型半導体基板１０１は、例えばシリコンなどで形成されたＮ＋型の半導体基板である。このＮ＋型半導体基板１０１上の全面には、エピタキシャル層１０２が形成されている。エピタキシャル層１０２は、例えばシリコンなどで形成されたＮ−型の半導体層であり、Ｎ＋型半導体基板１０１半導体基板１０１と共に縦型ＭＯＳＦＥＴのドレインとして動作する。
【００１８】
エピタキシャル層１０２上には、ベース領域１０３が形成されている。ベース領域１０３は、例えばホウ素を含んだＰ型半導体領域であり、縦型ＭＯＳＦＥＴの動作時にゲート電極１０７近傍にチャネルが形成される領域である。
【００１９】
ベース領域１０３上の全面には、ソース領域１０４が形成されている。ソース領域１０４は、例えばリン又はヒ素を含んだＮ＋型半導体領域であり、ＭＯＳＦＥＴのソースとして動作する。
【００２０】
このＮ＋型半導体基板１０１上には、ソース領域１０４及びベース領域１０３よりも深い位置まで達するトレンチ１０５が形成されている。このトレンチ１０５の内面には、トレンチ１０５の内面を覆うようにゲート絶縁膜１０６が形成されている。また、このトレンチ１０５の内部には、ゲート電極１０７が形成されている。ゲート電極１０７は、例えばポリシリコン層からなり、このトレンチ１０５内部に埋設されている。
【００２１】
Ｎ＋型半導体基板１０１上に複数形成されるゲート電極１０７上には、トレンチ１０５の上端近傍すなわち開口部まで層間絶縁膜１０８が形成されている。理想的には、層間絶縁膜１０８の表面と半導体基板の表面とが完全にフラットな状態であることが好ましい。しかしながら、詳細には後述するように、層間絶縁膜１０８はトレンチ１０５内部及び半導体基板表面を絶縁膜で覆った後、半導体基板表面が露出するまで絶縁膜をエッチバックすることにより形成する。半導体基板表面の絶縁膜は、完全に除去する必要があるため、トレンチ１０５において形成される層間絶縁膜１０８の表面は、実際には、半導体基板表面すなわち最終的にはソース領域１０４よりもやや窪んだ形状となりやすい。
【００２２】
また、層間絶縁膜１０８は、少なくともゲート電極１０７を構成するポリシリコン層の熱酸化膜１０８ａと埋め込み性に優れるシリケートガラス膜１０８ｂとを備えている。シリケートガラス膜１０８ｂとしては、ＢＰＳＧ（Boron doped Phospho-Silicate Glass）膜又はＮＳＧ（Non-doped Silicate Glass）膜などのシリケートガラス膜が好ましい。ＣＶＤ酸化膜などに比べ絶縁耐圧に優れる熱酸化膜と、その上に埋め込み性に優れるシリケートガラス膜とを備えることにより、絶縁性を確保しつつ、できる限り膜厚を薄くすることができる。これにより、ソース領域１０４を浅く、ベース領域１０３を浅く、そのためトレンチ１０５を浅くすることができ、シャロージャンクション化によりオン抵抗を低減することができる。また、ＢＰＳＧとＮＳＧとでは、ＢＰＳＧが埋め込み性に優れ、一方、ＮＳＧは絶縁耐圧に優れている。従って、埋め込み性よりも絶縁耐圧を重視する場合、ＮＳＧを用い、一方、熱酸化膜により絶縁耐圧が十分確保できている場合、埋め込み性を重視してＢＰＳＧを用いる等の使い方ができる。
【００２３】
具体的には、熱酸化膜の絶縁耐圧は約８ＭＶ／ｃｍであり、ＮＳＧ膜の絶縁耐圧は約４ＭＶ／ｃｍである。この値は酸化条件や成長条件によって変化する。例えば、約４０ｎｍの熱酸化膜と約８０ｎｍのＮＳＧ膜とにより、合計約６４Ｖの十分な絶縁耐圧を得ることができる。なお、図中、層間絶縁膜１０８は２層構造となっているが、３層以上の構造であってもよい。具体的には、熱酸化膜上に、ＢＰＳＧ膜とＮＧＰ膜の両方を備えていてもよい。さらに、高温ＣＶＤにより形成されるシリコン酸化膜であるいわゆるＨＴＯ（High Temperature Oxide）膜などを備えていてもよい。ただし、上述の通り、層間絶縁膜１０８は、絶縁性を確保しつつ、シャロージャンション化のためには、できる限り薄い方が好ましい。
【００２４】
図１に示すように、Ｎ＋型半導体基板１０１の下側には、例えばＴｉ、Ｃｒ、Ｎｉ、Ａｕ、Ａｇなどで多層に構成されるドレイン電極１０９が形成されている。一方、ソース領域１０４上には、ＴｉＮ、ＴｉＷなどからなるバリアメタル膜を介して、例えばアルミニウムからなるソース電極１１０が形成されている。ここで、ソース電極１１０は、半導体基板表面上すなわちソース領域表面１０４上に、絶縁膜を介さず形成されており、かつ、ゲート電極１０７同士の間には、ソース電極１１０をベース領域１０３に接続するためのコンタクトホールやベースコンタクト領域は形成されていない。すなわち、半導体装置１００は、特許文献３〜５に開示された縦型ＭＯＳＦＥＴと同様に、ゲート電極１１０同士の間隔を究極的に狭くした構造を有する。
【００２５】
ここで、図２に示すように、トレンチ１０５に囲われた各領域の長手方向において、Ｎ＋型のソース領域１０４はＰ＋型のベースコンタクト領域１１１を介して分割して形成されている。図１に示すソース電極１１０は、図２に示す半導体基板表面の略全面に形成され、Ｐ＋型のベースコンタクト領域１１１によりベース領域１０３と接続されている。このように、Ｎ＋型のソース領域１０４とＰ＋型のベースコンタクト領域１１１とを、ゲート電極１０７に囲われた各領域の長手方向に、１列に配置することにより、ゲート電極１１０同士の間隔を究極的に狭くすることができる。なお、単位ＭＯＳＦＥＴ１１２は、上記トレンチ１０５に囲われた各々の領域であるが、この単位ＭＯＳＦＥＴ１１２の平面上の配置は図２に限定されるものではなく、種々の配置が可能である。
【００２６】
次に、本実施の形態に係る半導体装置の製造方法について、図３を参照しながら説明する。まず、図３（ａ）に至るまでの工程について説明する。最初に、Ｎ＋型半導体基板１０１の表面全体にＮ−型半導体からなるエピタキシャル層１０２をエピタキシャル成長させる。なお、図３では、Ｎ＋型半導体基板１０１を図示していない。その後、例えばＬＯＣＯＳ（LOCal Oxidation of Silicon）法などにより、素子分離膜が形成される。
【００２７】
次に、フォトリソグラフィ技術及びＲＩＥ（Reactive Ion Etching）法により、エピタキシャル層１０２を選択的に除去する。トレンチ開口幅は０．２５〜０．５μｍ程度が一般的であるが、露光技術により縮小が可能である。このエッチングによりエピタキシャル層１０２に、格子状のゲート電極を形成するための約１μｍ程度の深さのトレンチ１０５が形成される。その後、例えば１１００℃から１２００℃程度でトレンチ１０５の内部に酸化膜を形成し、その酸化膜を除去することでトレンチの屈曲部を丸める工程が行われる。
【００２８】
次に、半導体基板すなわちエピタキシャル層１０２の表面に、得たいＭＯＳＦＥＴ特性（ゲート・ソース間耐圧、閾値電圧、オン抵抗など）に応じた、例えば３０〜８０ｎｍ程度のゲート絶縁膜１０６を形成する。このゲート絶縁膜１０６は、例えば、Ｈ２−Ｏ２雰囲気中でエピタキシャル層１０２の表面を酸化させて形成される。
【００２９】
次に、例えば減圧ＣＶＤ法により、半導体基板すなわちエピタキシャル層１０２上の全体にポリシリコン層が堆積される。このとき堆積されるポリシリコン層の厚さは、ポリシリコンがトレンチ１０５内部を完全に埋め込み、さらにポリシリコン層の最表面が平坦に近くなるように設定される。これは、エッチバック後に、トレンチ１０５内部に形成されるゲート電極１０７の表面をできる限り平坦にするためである。ポリシリコン層の厚さはトレンチ開口幅以上であることが望ましく、ここでは、約６００ｎｍである。
【００３０】
その後、ポリシリコン層を、半導体基板すなわちエピタキシャル層１０２の表面上のゲート絶縁膜１０６が露出し、さらにトレンチ１０５内部に後に形成する層間絶縁膜１０８を埋め込む深さまで、ＲＩＥ法により全面エッチバックする。このエッチングにより、トレンチ１０５の内部にのみ選択的にポリシリコン層が残る。こうして、図３（ａ）に示すように、トレンチ１０５の内部にポリシリコンからなるゲート電極１０７を形成する。なお、半導体基板（チップ）の外周部において、トレンチ１０５からポリシリコン層を表面に引き出す部分のポリシリコン層はレジストで保護され、エッチングされない（不図示）。
【００３１】
次に、図３（ｂ）に示すように、ウェットエッチングにより半導体基板すなわちエピタキシャル層１０２の表面上のゲート絶縁膜１０６を除去してエピタキシャル層１０２表面を露出させる。同時に、トレンチ１０５の側面に形成されているゲート絶縁膜１０６も、トレンチ１０５内部に形成されたポリシリコン層の表面近傍まで除去する。なお、後述するように、この工程は省略することもできる。
【００３２】
次に、図３（ｃ）に示すように、半導体基板すなわちエピタキシャル層１０２の表面及びゲート電極１０７の表面に、熱酸化膜１０８ａを形成する。この熱酸化膜１０８ａは、例えば、Ｈ２−Ｏ２雰囲気中でエピタキシャル層１０２及びゲート電極１０７の表面を酸化させて形成される。ここで、ゲート電極１０７を構成するポリシリコンには、ドーズ量１×１０２０／ｃｍ２〜１×１０２２／ｃｍ２の高濃度の不純物が添加されているため、増速酸化される。従って、ゲート電極１０７上におけるポリシリコンの熱酸化膜の厚さは、トレンチ１０５側面におけるエピタキシャル層１０２の熱酸化膜の厚さの約２〜４倍となる。具体的には、トレンチ１０５側面には、約１０ｎｍの厚さで熱酸化膜を形成し、ゲート電極１０７上には、約４０ｎｍの厚さで熱酸化膜を形成する。両者は一体に形成され、熱酸化膜１０８ａとなる。
【００３３】
次に、図３（ｄ）に示すように、半導体基板エピタキシャル層１０２の表面の全面において、熱酸化膜１０８ａ上にＮＳＧ又はＢＰＳＧ層を堆積させて、シリケートガラス膜１０８ｂを形成する。このとき堆積されるシリケートガラス膜１０８ｂの厚さは、シリケートガラスがトレンチ１０５内部のゲート電極１０７上を完全に埋め込み、さらにシリケートガラス膜１０８ｂの最表面が平坦に近くなるように設定される。これは、エッチバック後に、シリケートガラス膜１０８ｂの表面と半導体基板表面とをできる限りフラットにするためである。ここでは、シリケートガラス膜１０８ｂの厚さは約６００ｎｍである。
【００３４】
その後、図３（ｅ）に示すように、シリケートガラス膜１０８ｂ及び熱酸化膜１０８ａを、半導体基板すなわちエピタキシャル層１０２の表面が露出するまで、全面エッチバックする。このエッチングにより、トレンチ１０５の内部にのみ選択的に厚さ約８０〜３００ｎｍシリケートガラス膜１０８ｂ及び厚さ約４０ｎｍの熱酸化膜１０８ａが残る。シリケートガラス膜１０８ｂの厚さは、エッチバックによりばらつきやすい。ここで、シリケートガラス膜１０８ｂは、トレンチ１０５の上端近傍すなわち開口部まで形成されている。理想的には、シリケートガラス膜１０８ｂの表面と半導体基板すなわちエピタキシャル層１０２の表面は完全にフラットな状態であることが好ましい。しかしながら、半導体基板表面の絶縁膜は、完全に除去する必要があるため、形成されるシリケートガラス膜１０８ｂの表面は、図３（ｅ）に示すように、半導体基板表面すなわち最終的にはソース領域１０４よりもやや窪んだ形状となりやすい。
【００３５】
次に、図３（ｆ）に示すように、半導体基板すなわちエピタキシャル層１０２の表面の全面に、高温ＣＶＤにより形成されるシリコン酸化膜であるいわゆるＨＴＯ（High Temperature Oxide）膜１１３を例えば１０〜３０ｎｍ程度の厚さで形成する。このＨＴＯ膜１１３は、次工程のイオン注入における半導体基板へのダメージを防止するためのものである。なお、ＨＴＯ膜に代えて、同等の厚さの熱酸化膜を形成してもよい。
【００３６】
次に、図３（ｇ）に示すように、エピタキシャル層１０２上にホウ素（Ｂ）などのＰ型不純物をイオン注入した後、熱処理を行う。ホウ素を使用した場合のイオン注入の条件は、例えば、ドーズ量５×１０１２〜２×１０１３／ｃｍ−２、加速電圧５０〜１５０ｋｅＶである。熱処理は、例えば、温度９５０〜１０５０℃のＮ２雰囲気中で３０〜１２０分間行う。この工程により、エピタキシャル層１０２の上部にＰ型の拡散層であるベース領域１０３を形成する。続いて、ベース領域１０３上にヒ素（Ａｓ）などのＮ型不純物をイオン注入し、さらに熱処理を行う。ヒ素を使用した場合のイオン注入の条件は、例えば、ドーズ量１×１０１５〜１×１０１６／ｃｍ２、加速電圧３０〜７０ｋｅＶである。熱処理は、例えば、温度９００〜１０００℃のＮ２雰囲気中で１０〜６０分間行う。この工程によりベース領域１０３の表面領域をｎ型化する。こうして、図３（ｇ）に示すように、ベース領域１０３の表面にＮ＋型拡散層からなるソース領域１０４を形成する。ここで、ソース領域１０４を形成するためのイオン注入の際には、図２においてベースコンタクト領域１１１が形成される領域上は、フォトレジストマスクを形成しておき、図２に示すような平面配置でソース領域１０４を形成する。次に、ソース領域１０４が形成された領域をマスクして、ベース領域１０３上にホウ素（Ｂ）などのＰ型不純物をイオン注入し、さらに熱処理を行い、Ｐ＋型拡散層からなるベースコンタクト領域１１１を形成する（不図示）。
【００３７】
図３（ｇ）の後、ＨＴＯ膜１１３をエッチングにより除去する。ここで、半導体基板上のＨＴＯ膜１１３は完全に除去する必要があるが、トレンチ１０５においては、ＨＴＯ膜１１３が層間絶縁膜１０８の一部として残存してもよい。最後に、半導体基板上の全体に、Ｔｉ及びＴｉＮなどのバリアメタル（不図示）をスパッタリングにより形成し、続けて、その上に例えばアルミニウムからなるソース電極１１０をスパッタリングにより形成する。さらに、Ｎ＋型半導体基板１０１の裏側全体にＴｉ、Ｃｒ、Ｎｉ、Ａｕ、Ａｇなどで多層に構成されるドレイン電極１１１をスパッタリングにより形成する。以上の工程により、図１に示す半導体装置１００が製造される。
【００３８】
なお、図３（ｂ）に示すゲート絶縁膜１０６の除去工程は省略することもできる。図４に、その場合の製造工程を示す。図４（ａ）は図３（ａ）と同一である。図４（ｂ）は図３（ｃ）に対応する。図３（ｃ）では、半導体基板表面及びトレンチ１０５側面上部のゲート絶縁膜１０６が除去されているのに対し、図４（ｂ）では、残存している。図４（ｃ）〜（ｆ）は各々図３（ｄ）〜（ｇ）に対応し、基本的に同じ工程であるため、詳細な説明は省略するが、半導体基板表面上のゲート絶縁膜１０６は、図４（ｄ）に示す工程において、シリケートガラス膜１０８ｂと共に除去される。このような製造工程では、図４（ｆ）に示すように、最終的に、ゲート絶縁膜１０６は、トレンチ１０５の開口部すなわち上端まで残存する。
【００３９】
本発明においては、上述の通り、トレンチ１０５内部に形成されたゲート電極１０７上に、２層からなる層間絶縁膜１０８をトレンチ１０５の上端すなわち開口部まで形成した後、イオン注入によりベース領域１０３及びソース領域１０４を形成する。そのため、イオン注入の際、トレンチ側面からイオン注入されることがない。従って、熱拡散後のベース領域１０３及びソース領域１０４はトレンチ１０５近傍の領域と、それ以外の領域において不純物濃度に差がなく、エピタキシャル層１０２とベース領域１０３との界面及びベース領域１０３とソース領域１０４との界面の形状は、全体に亘り、半導体基板表面に対し略平行で平坦な形状となる。しかも、その後の製造工程により、ベース領域１０３及びソース領域１０４の形状が変化することもない。従って、チャネル長の制御が容易になり、チャネル長を短くするシャロージャンクション化が可能となった。その上で、層間絶縁膜１０８が熱酸化膜１０８ａとシリケートガラス膜１０８ｂとを備えることにより、その膜厚を薄くすることができ、さらなるシャロージャンクション化が可能となった。従って、従来になくオン抵抗を低減した半導体装置を提供することができる。
【図面の簡単な説明】
【００４０】
【図１】本発明の実施の形態に係る半導体装置を示す断面図である。
【図２】本発明の実施の形態に係る半導体装置を示す平面図である。
【図３】本発明の実施の形態に係る半導体装置の製造方法を示す断面図である。
【図４】本発明の実施の形態に係る他の半導体装置の製造方法を示す断面図である。
【図５】従来の半導体装置を示す断面図である。
【図６】従来の半導体装置を示す断面図である。
【符号の説明】
【００４１】
１、１００  半導体装置
２  ドレイン領域
３、１０３  ベース領域
４、１０４  ソース領域
５、１０５  トレンチ
６、１０６  ゲート絶縁膜
７、１０７  ゲート電極
８、１０８  層間絶縁膜
９、１０９  ドレイン電極
１０、１１０  ソース電極
１０１  Ｎ＋型半導体基板
１０２  エピタキシャル層
１０８ａ  熱酸化膜
１０８ｂ  シリケートガラス膜
１１１  ベースコンタクト領域
１１２  単位ＭＯＳＦＥＴ
１１３  ＨＴＯ膜
【図１】
2008085134.tif 000003
【図２】
2008085134.tif 000004
【図３】
2008085134.tif 000005
【図４】
2008085134.tif 000006
【図５】
2008085134.tif 000007
【図６】
2008085134.tif 000008