(57)【要約】  【課題】２層の層間絶縁膜からなるシリンダ層間絶縁膜を備え、シリンダ孔の下方の孔径を上方よりも大きくすることにより孔下方での電荷蓄積容量が増大されており、しかも、リーク電流の低いキャパシタを有する半導体装置を提供する。  【解決手段】第一シリンダ層間絶縁膜２３ａは、第一シリンダ層間絶縁膜２３ａおよび第二シリンダ層間絶縁膜２３ｂのウエットエッチングに用いられるエッチング液に対するエッチング速度が第二シリンダ層間絶縁膜２３ｂの２倍以上６倍未満のものであり、第一シリンダ孔５０ａの孔径が、第二シリンダ孔５０ｂの孔径よりも大きく形成され、第一シリンダ層間絶縁膜２３ａと第二シリンダ層間絶縁膜２３ｂとの境界２３ｃ近傍の第二シリンダ孔の孔径５０ｂが、境界２３ｃに近づくほど大きく形成されている半導体装置とする。  【選択図】図２
2008159988.tif 000002
【特許請求の範囲】
【請求項１】
第一シリンダ層間絶縁膜と、
前記第一シリンダ層間絶縁膜上に形成された第二シリンダ層間絶縁膜と、
前記第一シリンダ層間絶縁膜を開孔してなる第一シリンダ孔と前記第二シリンダ層間絶縁膜を開孔してなる第二シリンダ孔とが連通されてなるシリンダ孔と、
前記シリンダ孔の底面及び側面を覆って形成された下部電極と前記下部電極の表面に容量絶縁膜を介して形成された上部電極とからなるキャパシタと、を有し、
前記第一シリンダ層間絶縁膜は、前記第一シリンダ層間絶縁膜および前記第二シリンダ層間絶縁膜のウエットエッチングに用いられるエッチング液に対するエッチング速度が前記第二シリンダ層間絶縁膜の２倍以上６倍未満のものであり、
前記第一シリンダ孔の孔径が、前記第二シリンダ孔の孔径よりも大きく形成され、
前記第一シリンダ層間絶縁膜と前記第二シリンダ層間絶縁膜との境界近傍の前記第二シリンダ孔の孔径が、前記境界に近づくほど大きく形成されていることを特徴とする半導体装置。
【請求項２】
前記第一シリンダ層間絶縁膜がＵＳＧ膜からなることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第二シリンダ層間絶縁膜がＰＥ−ＴＥＯＳ膜からなることを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項４】
前記エッチング液がＮＨ３とＨ２Ｏ２との混合溶液からなることを特徴とする請求項１〜３のいずれかに記載の半導体装置。
【請求項５】
前記下部電極が窒化チタン膜からなることを特徴とする請求項１〜４のいずれかに記載の半導体装置。
【請求項６】
前記容量絶縁膜が、酸化アルミニウム膜、酸化ハフニウム膜、酸化ジルコニウム膜、酸化タンタル膜のいずれか単層膜、もしくは少なくとも２つ以上の積層膜からなることを特徴とする請求項１〜５のいずれかに記載の半導体装置。
【請求項７】
前記下部電極が、前記キャパシタの下部に設けられたメモリセル選択用ＭＩＳＦＥＴと電気的に接続されていることを特徴とする請求項１〜６のいずれかに記載の半導体装置。
【請求項８】
前記境界に接する前記第二シリンダ孔の内壁の延在方向と前記境界とのなす角度θが６０°〜８５°の範囲であることを特徴とする請求項１〜７のいずれかに記載の半導体装置。
【請求項９】
シリンダ孔の底面及び側面を覆って形成された下部電極と前記下部電極の表面に容量絶縁膜を介して形成された上部電極とからなるキャパシタを有する半導体装置の製造方法であって、
前記キャパシタの形成工程が、
第一シリンダ層間絶縁膜と第二シリンダ層間絶縁膜とを順次形成する工程と、
前記第一シリンダ層間絶縁膜を開孔してなる第一シリンダ孔と前記第二シリンダ層間絶縁膜を開孔してなる第二シリンダ孔とを形成することにより、前記第一シリンダ孔と前記第二シリンダ孔とが連通されてなる前記シリンダ孔を形成する工程と、
前記第一シリンダ層間絶縁膜のエッチング速度が前記第二シリンダ層間絶縁膜のエッチング速度の２倍以上６倍未満となるエッチング液を用いて、前記シリンダ孔内をウエットエッチングすることにより、前記第一シリンダ孔の孔径を前記第二シリンダ孔の孔径よりも大きく形成するとともに、前記第一シリンダ層間絶縁膜と前記第二シリンダ層間絶縁膜との境界近傍の前記第二シリンダ孔の孔径を前記境界に近づくほど大きく形成するエッチング工程と、
前記シリンダ孔の底面及び側面に前記下部電極を形成する下部電極形成工程と、
前記下部電極の表面に前記容量絶縁膜を介して前記上部電極を形成する工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項１０】
前記第一シリンダ層間絶縁膜がＵＳＧ膜からなることを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記第二シリンダ層間絶縁膜がＰＥ−ＴＥＯＳ膜からなることを特徴とする請求項９または請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記エッチング液がＮＨ３とＨ２Ｏ２との混合溶液からなることを特徴とする請求項９〜１１のいずれかに記載の半導体装置の製造方法。
【請求項１３】
前記下部電極が窒化チタン膜からなることを特徴とする請求項９〜１２のいずれかに記載の半導体装置の製造方法。
【請求項１４】
前記容量絶縁膜が、酸化アルミニウム膜、酸化ハフニウム膜、酸化ジルコニウム膜、酸化タンタル膜のいずれか単層膜、もしくは少なくとも２つ以上の積層膜からなることを特徴とする請求項９〜１３のいずれかに記載の半導体装置の製造方法。
【請求項１５】
前記下部電極形成工程は、前記下部電極となる導電膜を形成する工程と、
前記導電膜上にレジスト膜を形成し、前記レジスト膜を選択的に除去することにより所定形状を有する保護レジスト膜を形成する工程と、
前記保護レジスト膜を用いて前記導電膜を選択的に除去して前記下部電極とする工程と、
前記保護レジスト膜をドライアッシング法により除去するレジスト除去工程と、を含むことを特徴とする請求項９〜１４のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の製造方法に関し、特に、ＤＲＡＭ型のキャパシタを有する半導体装置及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等のメモリセルは、選択用トランジスタとキャパシタとから成るが、微細加工技術の進展によるメモリセルの微細化に伴いキャパシタの電荷蓄積量の減少が問題となってきた。この問題を解決するため、ＣＯＢ（Ｃａｐａｃｉｔｏｒ Ｏｖｅｒ Ｂｉｔｌｉｎｅ）構造、及びＳＴＣ（Ｓｔａｃｋｅｄ Ｔｒｅｎｃｈ Ｃａｐａｃｉｔｏｒ）構造を採用するに到っている。すなわち、キャパシタをビット線よりも上方に形成することでキャパシタの底面積（投影面積）を大きく取れるようにし、また、キャパシタの高さを大きく取れるようにして、キャパシタ電極の面積を増加させている。
【０００３】
一般に、キャパシタの形成されるシリンダ層間絶縁膜にシリンダ孔を開孔するには、ドライエッチング技術が用いられている。しかし、ドライエッチングにより開孔されたシリンダ孔は、孔上方に比して孔下方の孔径が小さくなるため、孔下方での電荷蓄積容量が小さくなってしまうという問題があった。
この問題を解決するために、下記非特許文献１では、シリンダ層間絶縁膜としてウエットエッチング速度の異なる２層の層間絶縁膜の積層膜を用いている。すなわち、非特許文献１では、上層と、上層よりもウエットエッチング速度の速い下層とからなる２層の層間絶縁膜に開孔したシリンダ孔を、ウエットエッチングにより拡大することにより、シリンダ孔の下方の孔径を上方よりも拡大して、孔下方での電荷蓄積容量を増大させている。
【非特許文献１】Ｓ．Ｇ．Ｋｉｍ他、「ＳＳＤＭ（固体素子材料学会）２００４」ｐ７１４〜７１５
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記技術により形成したシリンダ孔内にキャパシタを形成した場合、リーク電流が増大するという不都合が生じる。特に、下部電極と上部電極とに窒化チタン（ＴｉＮ）膜などの金属を用いたＭＩＭ（金属／容量絶縁膜／金属）型キャパシタでは、リーク電流が顕著に増大するため問題となっていた。
【０００５】
本発明はこのような事情に鑑みてなされたものであって、２層の層間絶縁膜からなるシリンダ層間絶縁膜を備え、シリンダ孔の下方の孔径を上方よりも大きくすることにより孔下方での電荷蓄積容量が増大されており、しかも、リーク電流の低いキャパシタを有する半導体装置を提供することを目的とする。
また、本発明は、２層の層間絶縁膜からなるシリンダ層間絶縁膜を備え、シリンダ孔の下方の孔径が上方よりも大きく、しかも、リーク電流の低いキャパシタを有する半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明者等は、上記問題を解決するために鋭意検討した結果、リーク電流の増大する問題は、シリンダ孔の孔径を拡大する工程において、シリンダ孔内における２層の層間絶縁膜の境界部分に急峻な段差が生じ、その段差に下部電極形成工程に由来する異物が残留することによって生じることを見出した。
【０００７】
さらに、本発明者等は、シリンダ孔内の段差とリーク電流の増大との関係について鋭意検討を重ね、ＭＩＭ型キャパシタでリーク電流の増大する問題が特に顕著である原因が、ＭＩＭ型キャパシタの下部電極を形成する際に下部電極のエッチバックを保護する目的で設けられたレジストの除去方法にあることを見出した。
すなわち、下部電極にシリコンなどの半導体を用いるＭＩＳ（金属／容量絶縁膜／半導体）型キャパシタでは、通常、下部電極のエッチバックを保護する目的で設けられたレジストを、レジスト除去効果の高い酸剥離液を用いて除去している。
これに対し、ＭＩＭ型キャパシタでは、下部電極に窒化チタンなどの金属が用いられているので、下部電極のエッチバックを保護する目的で設けられたレジストの除去に、酸剥離液を用いることができない。このため、ＭＩＭ型キャパシタでは、ドライ・アッシング法により下部電極のエッチバックを保護するレジストを除去している。
【０００８】
酸剥離液を用いてレジストを除去する場合、レジストの除去は等方的に進むため、シリンダ孔内に段差があっても異物の残留は生じにくい。しかし、ドライ・アッシング法によりレジストを除去する場合、シリンダ孔内に段差があると、方向性を有するアッシング粒子(イオンやラジカル)の到達しにくい部分が生じてしまうため、異物が残留しやすくなってしまう。このため、ＭＩＭ型キャパシタでは、ＭＩＳ型キャパシタと比較して、リーク電流の増大する問題が顕著となる。
【０００９】
そして、本発明者等は、シリンダ孔の下方の孔径が上方よりも大きく、しかも、シリンダ孔内に段差のない半導体装置とすることで、リーク電流の増大する問題を解決できることを見出し、本発明を完成した。
即ち、本発明は以下に関する。
【００１０】
本発明の半導体装置は、第一シリンダ層間絶縁膜と、前記第一シリンダ層間絶縁膜上に形成された第二シリンダ層間絶縁膜と、前記第一シリンダ層間絶縁膜を開孔してなる第一シリンダ孔と前記第二シリンダ層間絶縁膜を開孔してなる第二シリンダ孔とが連通されてなるシリンダ孔と、前記シリンダ孔の底面及び側面を覆って形成された下部電極と前記下部電極の表面に容量絶縁膜を介して形成された上部電極とからなるキャパシタと、を有し、前記第一シリンダ層間絶縁膜は、前記第一シリンダ層間絶縁膜および前記第二シリンダ層間絶縁膜のウエットエッチングに用いられるエッチング液に対するエッチング速度が前記第二シリンダ層間絶縁膜の２倍以上６倍未満のものであり、前記第一シリンダ孔の孔径が、前記第二シリンダ孔の孔径よりも大きく形成され、前記第一シリンダ層間絶縁膜と前記第二シリンダ層間絶縁膜との境界近傍の前記第二シリンダ孔の孔径が、前記境界に近づくほど大きく形成されていることを特徴とする。
【００１１】
本発明の半導体装置は、第一シリンダ孔の孔径が、第二シリンダ孔の孔径よりも大きく形成され、第一シリンダ層間絶縁膜と第二シリンダ層間絶縁膜との境界近傍の前記第二シリンダ孔の孔径が、前記境界に近づくほど大きく形成されたものであるので、キャパシタの下部電極を形成する際に下部電極のエッチバックを保護する目的で設けられたレジストを、酸剥離液を用いる方法で除去する場合であってもドライ・アッシング法で除去する場合であっても、レジスト除去効果に与える影響が小さいものとなり、下部電極形成工程に由来する異物の残留が生じにくいものとなる。
よって、本発明の半導体装置は、シリンダ孔の下方を構成する第一シリンダ孔での電荷蓄積容量が増大されており、しかも、リーク電流の低いキャパシタを有する優れたものとなる。
【００１２】
本発明の半導体装置は、前記第一シリンダ層間絶縁膜がＵＳＧ膜からなるものとすることができる。
また、本発明の半導体装置は、前記第二シリンダ層間絶縁膜がＰＥ−ＴＥＯＳ膜からなるものとすることができる。
【００１３】
本発明の半導体装置は、前記エッチング液がＮＨ３とＨ２Ｏ２との混合溶液からなるものとすることができる。
また、本発明の半導体装置は、前記下部電極が窒化チタン膜からなるものとすることができる。
また、本発明の半導体装置は、前記容量絶縁膜が、酸化アルミニウム膜、酸化ハフニウム膜、酸化ジルコニウム膜、酸化タンタル膜のいずれか単層膜、もしくは酸化アルミニウム膜と酸化ハフニウム膜との積層膜など少なくとも２つ以上の積層膜からなるものとすることができる。
【００１４】
また、本発明の半導体装置は、前記下部電極が、前記キャパシタの下部に設けられたメモリセル選択用ＭＩＳＦＥＴと電気的に接続されているものとすることができる。
【００１５】
本発明の半導体装置は、前記境界に接する前記第二シリンダ孔の内壁の延在方向と前記境界とのなす角度θが６０°〜８５°の範囲であるものとすることができる。
【００１６】
本発明の半導体装置の製造方法は、シリンダ孔の底面及び側面を覆って形成された下部電極と前記下部電極の表面に容量絶縁膜を介して形成された上部電極とからなるキャパシタを有する半導体装置の製造方法であって、前記キャパシタの形成工程が、第一シリンダ層間絶縁膜と第二シリンダ層間絶縁膜とを順次形成する工程と、前記第一シリンダ層間絶縁膜を開孔してなる第一シリンダ孔と前記第二シリンダ層間絶縁膜を開孔してなる第二シリンダ孔とを形成することにより、前記第一シリンダ孔と前記第二シリンダ孔とが連通されてなる前記シリンダ孔を形成する工程と、前記第一シリンダ層間絶縁膜のエッチング速度が前記第二シリンダ層間絶縁膜のエッチング速度の２倍以上６倍未満となるエッチング液を用いて、前記シリンダ孔内をウエットエッチングすることにより、前記第一シリンダ孔の孔径を前記第二シリンダ孔の孔径よりも大きく形成するとともに、前記第一シリンダ層間絶縁膜と前記第二シリンダ層間絶縁膜との境界近傍の前記第二シリンダ孔の孔径を前記境界に近づくほど大きく形成するエッチング工程と、前記シリンダ孔の底面及び側面に前記下部電極を形成する下部電極形成工程と、前記下部電極の表面に前記容量絶縁膜を介して前記上部電極を形成する工程と、を含むことを特徴とする。
【００１７】
本発明の半導体装置の製造方法によれば、エッチング工程において、第一シリンダ層間絶縁膜のエッチング速度が前記第二シリンダ層間絶縁膜のエッチング速度の２倍以上６倍未満となるエッチング液を用いて、前記シリンダ孔内をウエットエッチングするので、前記第一シリンダ孔と前記第二シリンダ孔との境界近傍に急峻な段差を生じることなく、前記第一シリンダ孔の孔径を前記第二シリンダ孔の孔径よりも大きく形成するとともに、前記第一シリンダ層間絶縁膜と前記第二シリンダ層間絶縁膜との境界近傍の前記第二シリンダ孔の孔径を前記境界に近づくほど大きく形成することができる。よって、エッチング工程によって得られたシリンダ孔の形状が、キャパシタの下部電極を形成する際に下部電極のエッチバックを保護する目的で設けられたレジストを、酸剥離液を用いる方法で除去する場合であってもドライ・アッシング法で除去する場合であっても、レジスト除去効果に与える影響が小さいものとなり、下部電極形成工程において異物の残留が生じにくいものとなる。
【００１８】
したがって、本発明の半導体装置の製造方法によれば、シリンダ孔の下方を構成する第一シリンダ孔での電荷蓄積容量が増大されており、しかも、リーク電流の低いキャパシタを有する優れた半導体装置を製造できる。
【００１９】
また、本発明の半導体装置の製造方法は、前記第一シリンダ層間絶縁膜がＵＳＧ膜からなる方法とすることができる。
また、本発明の半導体装置の製造方法は、前記第二シリンダ層間絶縁膜がＰＥ−ＴＥＯＳ（Ｐｌａｓｍａ  Ｅｎｈｎｃｅｄ  ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ-ＴＥＯＳ）膜からなる方法とすることができる。
【００２０】
本発明の半導体装置の製造方法は、前記エッチング液がＮＨ３とＨ２Ｏ２との混合溶液からなる方法とすることができる。
また、本発明の半導体装置の製造方法は、前記下部電極が窒化チタン膜からなる方法とすることができる。
また、本発明の半導体装置の製造方法は、前記容量絶縁膜が、酸化アルミニウム膜、酸化ハフニウム膜、酸化ジルコニウム膜、酸化タンタル膜のいずれか単層膜、もしくは酸化アルミニウム膜と酸化ハフニウム膜との積層膜など少なくとも２つ以上の積層膜からなる方法とすることができる。
【００２１】
本発明の半導体装置の製造方法は、前記下部電極形成工程は、前記下部電極となる導電膜を形成する工程と、前記導電膜上にレジスト膜を形成し、前記レジスト膜を選択的に除去することにより所定形状を有する保護レジスト膜を形成する工程と、前記保護レジスト膜を用いて前記導電膜を選択的に除去して前記下部電極とする工程と、前記保護レジスト膜をドライアッシング法により除去するレジスト除去工程と、を含む方法とすることができる。
【発明の効果】
【００２２】
本発明により得られる効果は、下記の通りである。
本発明の半導体装置によれば、第一シリンダ孔の孔径が、第二シリンダ孔の孔径よりも大きく形成され、第一シリンダ層間絶縁膜と第二シリンダ層間絶縁膜との境界近傍の前記第二シリンダ孔の孔径が、前記境界に近づくほど大きく形成されたものであるので、シリンダ孔の下方を構成する第一シリンダ孔での電荷蓄積容量が増大されており、しかも、リーク電流の低いキャパシタを有する信頼性に優れた半導体装置を実現できる。
また、本発明の半導体装置の製造方法によれば、エッチング工程において、第一シリンダ層間絶縁膜のエッチング速度が前記第二シリンダ層間絶縁膜のエッチング速度の２倍以上６倍未満となるエッチング液を用いて、前記シリンダ孔内をウエットエッチングするので、第一シリンダ層間絶縁膜と第二シリンダ層間絶縁膜との境界近傍に急峻な段差を生じることなく、シリンダ孔の下方を構成する第一シリンダ孔での電荷蓄積容量が増大されており、しかも、リーク電流の低いキャパシタを有する信頼性に優れた半導体装置を実現できる。 
【発明を実施するための最良の形態】
【００２３】
本発明の第１の実施形態であるＭＩＭ型キャパシタを有する半導体記憶装置及びその製造方法について、図１乃至図１２を用いて説明する。
【００２４】
（１）半導体記憶装置、及びキャパシタの構造 
図１は、本実施形態の半導体記憶装置の縦断面図である。図１に示すメモリセル領域において、シリコン基板１０の主面を分離絶縁膜２によって区画してなる活性領域には、２つの選択用トランジスタ（メモリセル選択用ＭＩＳＦＥＴ）が形成されている。各々の選択用トランジスタは、シリコン基板１０の主面上にゲート絶縁膜３を介して形成されたゲート電極４、及びソース領域、ドレイン領域となる一対の拡散層領域５、６から成り、各々の選択用トランジスタの拡散層領域６は一体として共有化されている。また、選択用トランジスタは、層間絶縁膜２１と層間絶縁膜３１上に形成されたビット線８（タングステン膜）と、一対の拡散層領域５、６のうちの一方の拡散層領域６とが、層間絶縁膜２１を貫通するポリシリコンプラグ１１ａと接続されている。
【００２５】
ビット線８は、層間絶縁膜２２（酸化シリコン膜）に覆われており、層間絶縁膜２２上にキャパシタが構成されている。
図２は、図１に示す半導体記憶装置のキャパシタ部分の拡大図である。図２に示すように、キャパシタは、第一シリンダ層間絶縁膜２３ａを開孔してなる第一シリンダ孔５０ａと、第一シリンダ層間絶縁膜２３ａ上に形成された第二シリンダ層間絶縁膜２３ｂを開孔してなる第二シリンダ孔５０ｂとが連通されてなるシリンダ孔９６に形成されている。
【００２６】
第一シリンダ層間絶縁膜２３ａは、ＵＳＧ（Ｕｎｄｏｐｅｄ  ＳｉｌｉｃａｔｅＧｌａｓｓ）膜である。層間絶縁膜２３ｂは、ＰＥ―ＴＥＯＳ膜である。第一シリンダ層間絶縁膜２３ａは、第一シリンダ層間絶縁膜２３ａおよび第二シリンダ層間絶縁膜２３ｂのウエットエッチングに用いられるエッチング液に対するエッチング速度が第二シリンダ層間絶縁膜２３ｂの２倍以上６倍未満のものである。 
【００２７】
下部電極５１は、第１の窒化チタン膜より成り、シリンダ孔９６の底面及び側面を覆ってコップ形状に形成されている。下部電極５１の表面には、酸化アルミニウム膜より成る容量絶縁膜５２を介して第２の窒化チタン膜より成る上部電極５３が形成されている。
容量絶縁膜５２は、上述したように、酸化アルミニウム膜より成るものとすることができるが、容量絶縁膜５２は酸化アルミニウム膜に限定されるものではなく、例えば、酸化ハフニウム膜、酸化ジルコニウム膜、酸化タンタル膜のいずれか単層膜、もしくは酸化アルミニウム膜と酸化ハフニウム膜との積層膜など２つ以上の積層膜のいずれかからなるものとしてもよい。
【００２８】
図２に示すように、第一シリンダ孔５０ａの孔径は、第二シリンダ孔５０ｂの孔径よりも大きく形成されている。また、第一シリンダ層間絶縁膜２３ａと第二シリンダ層間絶縁膜２３ｂとの境界２３ｃ近傍の第二シリンダ孔５０ｂの孔径が、境界２３ｃに近づくほど大きく形成されている。したがって、下部電極５１の孔径は、下方が上方よりも広がっており、境界２３ｃ付近で最大とされ、下部電極５１の縦断面形状が、急峻な段差のないなだらかな形状とされている。
【００２９】
また、本実施形態においては、図２に示すように、境界２３ｃに接する第二シリンダ孔５０ｂの内壁の延在方向と境界２３ｃとのなす角度θが６０°〜８５°の範囲とされている。
上記なす角度θが上記範囲未満である場合、境界２３ｃに接する第二シリンダ孔５０ｂの内壁がシリンダ孔９６内の段差となって、後述する下部電極形成工程において形成されるレジスト膜の除去効果に悪影響を来たす場合があるため、リーク電流の大きいキャパシタである恐れがあるので好ましくない。
また、上記なす角度θが上記範囲を超える場合、第一シリンダ孔５０ａの孔径と第二シリンダ孔５０ｂの孔径との差が不十分となり、第一シリンダ孔５０ａでの電荷蓄積容量が不十分である場合があるので好ましくない。
【００３０】
また、図１に示すように、下部電極５１は、窒化シリコン膜３２を貫通する底面でポリシリコンプラグ１２と接続され、さらにポリシリコンプラグ１２は、その下方のポリシリコンプラグ１１を介してトランジスタの拡散層領域５に電気的に接続されている。
また、上部電極５３上には、第２層配線６１が形成され、両者は層間絶縁膜２４を貫通して形成された金属プラグ４４によって電気的に接続されている。
【００３１】
一方、図１に示す周辺回路領域において、シリコン基板１０の主面を分離絶縁膜２によって区画した活性領域に周辺回路用のトランジスタが形成されている。周辺回路用のトランジスタは、ゲート絶縁膜３を介して形成されたゲート電極４、及びソース領域、ドレイン領域となる一対の拡散層領域７、７ａから成る。このトランジスタの一方の拡散層領域７は、金属プラグ４１と金属プラグ４３を介して第２層配線６１と電気的に接続され、他方の拡散層領域７ａは金属プラグ４１ａを介して第１層配線８ａと電気的に接続されている。さらに、第１層配線８ａは、金属プラグ４２を介して第２層配線６１ａと電気的に接続されている。 
【００３２】
（２）半導体記憶装置、及びキャパシタの製造方法 
次に、図１に示す半導体記憶装置の製造方法を図１乃至図１２を用いて説明する。
まず、シリコン基板１０の主面を分離絶縁膜２によって区画し、ゲート酸化膜３、ゲート電極４、拡散層領域５，６，７，７ａ、層間絶縁膜３１、ポリシリコンプラグ１１、金属プラグ４１，４１ａ、ビット線８及び第１層配線８ａを形成する。次いで、ビット線８及び第１層配線８ａの上に層間絶縁膜２２を形成し、層間絶縁膜２２を貫通するコンタクト孔をポリシリコン膜で埋め込んだ後、エッチバックしてポリシリコンプラグ１２を形成する（図３）。
【００３３】
次に、窒化シリコン膜３２を形成する。この窒化シリコン膜３２は、後にシリンダ孔を開孔する際のエッチングストッパ膜として機能する。続いて、シリンダ層間絶縁膜としてＵＳＧ膜からなる第一シリンダ層間絶縁膜２３ａと、ＰＥ―ＴＥＯＳ膜からなる第二シリンダ層間絶縁膜２３ｂとを順に形成する（図４）。
第一シリンダ層間絶縁膜２３ａは、例えば、モノシラン（ＳｉＨ4）と一酸化窒素（Ｎ2Ｏ）を用いたＰＥＣＶＤ（Ｐｌａｓｍａ―Ｅｎｈａｎｃｅｄ  ＣＶＤ）法により形成する。また、第二シリンダ層間絶縁膜２３ｂは、例えば、ＴＥＯＳ（Ｓｉ(ＯＣ2Ｈ5)4）と酸素（Ｏ2）を用いたＰＥＣＶＤ法により形成する。
【００３４】
上述したように、第一シリンダ層間絶縁膜２３ａは、第一シリンダ層間絶縁膜２３ａおよび第二シリンダ層間絶縁膜２３ｂのウエットエッチングに用いられるエッチング液に対するエッチング速度が第二シリンダ層間絶縁膜２３ｂの２倍以上６倍未満のものである。 上記の第一シリンダ層間絶縁膜２３ａのエッチング速度が上記範囲未満であると、第一シリンダ孔５０ａの孔径と第二シリンダ孔５０ｂの孔径との差が十分に得られず、第一シリンダ孔５０ａでの電荷蓄積容量が不十分となる場合があるため好ましくない。また、上記の第一シリンダ層間絶縁膜２３ａのエッチング速度が上記範囲を超えると、境界２３ｃに接する第二シリンダ孔５０ｂの内壁がシリンダ孔９６内の段差となり、後述する下部電極形成工程において形成されるレジスト膜の除去効果に悪影響を来たす恐れが生じるため好ましくない。
【００３５】
次に、第一シリンダ層間絶縁膜２３ａと第二シリンダ層間絶縁膜２３ｂと窒化シリコン膜３２とを貫くシリンダ孔９６を、ホトリソグラフィー技術とドライエッチング技術とを用いて開孔し、該シリンダ孔９６の底面部分にポリシリコンプラグ１２の表面を露出させる（図５）。このことにより、第一シリンダ層間絶縁膜２３ａを開孔してなる第一シリンダ孔５０ａと第二シリンダ層間絶縁膜２３ｂを開孔してなる第二シリンダ孔５０ｂとが連通されてなるシリンダ孔９６が形成される。
【００３６】
次に、シリンダ孔９６を拡大するためにウエットエッチング処理（エッチング工程）を行う。ウエットエッチング処理は、第一シリンダ層間絶縁膜２３ａのエッチング速度が第二シリンダ層間絶縁膜２３ｂのエッチング速度の２倍以上６倍未満となるエッチング液を用いて行なう。具体的には、エッチング液として、アンモニア（ＮＨ3）と過酸化水素水（Ｈ2Ｏ2）との混合溶液、希釈したフッ化水素水（ＤＨＦ）、フッ化アンモニア（ＮＨ４Ｆ）とフッ化水素（ＨＦ）との混合溶液、また、これらに界面活性剤を加えた溶液などを用いることができる。
【００３７】
エッチング液として、アンモニアと過酸化水素水との混合溶液を用いる場合、アンモニアと過酸化水素との割合は（ＮＨ3：Ｈ2Ｏ2）１０：１〜１：１０の割合とし、さらに水（Ｈ2Ｏ）で１〜１０００倍に希釈することが好ましい。アンモニアの割合が上記範囲未満の場合、及びアンモニアの割合が上記範囲を超える場合、エッチング速度が急激に低下するので好ましくない。
【００３８】
エッチング液として、希釈したフッ化水素水（ＤＨＦ）を用いる場合、ＤＨＦ中のフッ化水素（ＨＦ）の濃度は０．０００１〜０．１質量％とすることが好ましい。ＤＨＦ中のフッ化水素（ＨＦ）の濃度が上記範囲未満である場合、エッチング速度が急激に低下するので好ましくない。また、ＤＨＦ中のフッ化水素（ＨＦ）の濃度が上記範囲を超える場合、エッチング速度が制御不能なほど大きくなるため好ましくない。
【００３９】
ここでのウエットエッチング処理は、例えば、エッチング液として、アンモニア（ＮＨ3）と過酸化水素水（Ｈ2Ｏ2）とを（ＮＨ3：Ｈ2Ｏ2）1：１〜１：５の割合で混合し、さらに水（Ｈ2Ｏ）で２０倍に希釈した混合溶液を用いた場合、混合溶液を５０〜８０℃で１〜５分間程度浸すことにより行うことができる。このウエットエッチング処理により、第一シリンダ孔５０ａは３〜６０ｎｍ孔径が拡大され、第二シリンダ孔５０ｂは１〜２０ｎｍ孔径が拡大される。
【００４０】
そして、ウエットエッチング処理後に得られたシリンダ孔９６の形状は、第一シリンダ孔５０ａの孔径が第二シリンダ孔５０ｂの孔径よりも大きく、第一シリンダ層間絶縁膜２３ａと第二シリンダ層間絶縁膜２３ｂとの境界２３ｃ近傍の第二シリンダ孔５０ｂの孔径が境界２３ｃに近づくほど大きいものとなる。よって、シリンダ孔９６の縦断面形状は、急峻な段差のないなだらかな形状となる（図６）。
【００４１】
次に、第一シリンダ層間絶縁膜２３ａと第二シリンダ層間絶縁膜２３ｂの応力を緩和する目的で熱処理を行う。その後、シリンダ孔９６の底面及び側面に下部電極５１を形成する（下部電極形成工程）。
下部電極形成工程では、まず、下部電極５１となる厚み１５ｎｍの第１の窒化チタン膜５１ａ（導電膜）をＣＶＤ法により成長する（図７）。
【００４２】
次に、窒化チタン膜５１ａ上にレジスト膜を形成し、レジスト膜を選択的に除去することにより所定形状を有するホトレジスト膜７１（保護レジスト膜）を形成する（図８）。続いて、ホトレジスト膜７１を用いて窒化チタン膜５１ａを選択的にエッチバック除去してコップ型の下部電極５１とする（図９）。その後、水蒸気（Ｈ２Ｏ）と酸素（Ｏ２）とアルゴン（Ａｒ）ガスを用いたドライアッシング法によりホトレジスト膜７１を除去する（レジスト除去工程）。その後、有機剥離液によりアッシング残渣を溶解除去する（図１０）。
【００４３】
次に、下部電極５１の表面に容量絶縁膜５２となる酸化アルミニウム膜５２ａをＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により形成する。続いて、容量絶縁膜５２上に上部電極５３となる第２の窒化チタン膜５３ａをＣＶＤ法により形成する(図１１)。
その後、第２の窒化チタン膜５３ａを、酸化アルミニウム膜５２ａとともに、ホトリソグラフィー技術とドライエッチング技術とにより上部電極５３の形状に加工して、シリンダ形状のキャパシタを得る（図１２）。 
【００４４】
次に、酸化シリコン膜より成る層間絶縁膜２４を形成し、層間絶縁膜２４のみ、または層間絶縁膜２４、第二シリンダ層間絶縁膜２３ｂ、第一シリンダ層間絶縁膜２３ａ、窒化シリコン膜３２、及び層間絶縁膜２２を貫いた金属プラグ４２，４３，４４となる接続孔を形成し、接続孔に第３の窒化チタン膜とタングステン膜を埋め込んだ後に、接続孔外の第３の窒化チタン膜とタングステン膜をＣＭＰ法により除去して、図１に示す金属プラグ４２，４３，４４を形成する。
その後、チタン膜とアルミニウム膜と窒化チタン膜とを順にスパッタ法により形成し、これらの積層膜をリソグラフィー技術とドライエッチング技術を用いてパターニングして、第２層配線６１、６１ａを形成する（図１）。その後、第３層配線等を形成し、パッケージにマウントし、ボンディング配線を施すなどしてＤＲＡＭを完成させる。
【００４５】
なお、本発明は上記実施例に限定されず、本発明の技術思想の範囲内において適宜変更され得ることは明らかである。 
【００４６】
（３）キャパシタの特性評価
「実施例１」
図１３は、本発明の第１の実施形態の半導体装置のキャパシタ特性を評価するために作成した試料ウエハの断面概略図である。図１３に示す半導体装置は、以下のようにして製造した。まず、砒素（Ａｓ）を４ｅ２０／ｃｍ３ドープしたシリコン基板１０ａ上に層間絶縁膜２２を形成し、層間絶縁膜２２を貫通するポリシリコンプラグ１２を形成した。次に、窒化シリコン膜３２を形成し、窒化シリコン膜３２上に、モノシラン（ＳｉＨ4）と一酸化窒素（Ｎ2Ｏ）を用いたＰＥＣＶＤ法により厚さ１．５μｍのＵＳＧ膜からなる第一シリンダ層間絶縁膜２３ａを形成し、第一シリンダ層間絶縁膜２３ａ上に、ＴＥＯＳ（Ｓｉ(ＯＣ2Ｈ5)4）と酸素（Ｏ2）を用いたＰＥＣＶＤ法により厚さ１．５μｍのＰＥ―ＴＥＯＳ膜からなる第二シリンダ層間絶縁膜２３ｂとを順に形成した。
【００４７】
次に、第一シリンダ層間絶縁膜２３ａと第二シリンダ層間絶縁膜２３ｂと窒化シリコン膜３２とを貫くシリンダ孔９６を、ホトリソグラフィー技術とドライエッチング技術とを用いて開孔し、該シリンダ孔９６の底面部分にポリシリコンプラグ１２の表面を露出させた。次に、シリンダ孔９６を拡大するためにウエットエッチング処理（エッチング工程）を行った。ウエットエッチング処理は、エッチング液として、アンモニア（ＮＨ3）と過酸化水素水（Ｈ2Ｏ2）とを１：４の割合で混合した溶液を用い、７０℃で、表１に示すように、１分間浸すことにより行った。
【００４８】
【表１】
2008159988.tif 000003
【００４９】
次に、窒素雰囲気中で７００℃、１０分間の熱処理を行った。その後、下部電極５１となる厚み１５ｎｍの第１の窒化チタン膜５１ａ（導電膜）を、原料ガスとして四塩化チタン(ＴｉＣｌ4)とアンモニア(ＮＨ３)とを用いて、ウエハ温度を６００℃に設定した枚葉式成膜装置を用いるＣＶＤ法により成長した。
【００５０】
次に、窒化チタン膜５１ａ上にレジスト膜を形成し、レジスト膜を選択的に除去することにより所定形状を有するホトレジスト膜７１（保護レジスト膜）を形成し、ホトレジスト膜７１を用いて窒化チタン膜５１ａを選択的にエッチバック除去してコップ型の下部電極５１とした。その後、水蒸気（Ｈ２Ｏ）と酸素（Ｏ２）とアルゴン（Ａｒ）ガスを用いたドライアッシング法によりホトレジスト膜７１を除去し、有機剥離液によりアッシング残渣を溶解除去した。
【００５１】
その後、下部電極５１の表面に容量絶縁膜５２となる酸化アルミニウム膜５２ａ（６ｎｍ厚）を、原料ガスとしてトリメチル・アルミニウム（（ＣＨ３）３Ａｌ）とオゾン（Ｏ３）とを用い、ウエハ温度を３５０℃に設定したバッチ式成膜装置にてＡＬＤ法により形成した。続いて、容量絶縁膜５２上に上部電極５３となる第１の窒化チタン膜５３ａ（２０ｎｍ厚）を、原料ガスとして四塩化チタンとアンモニアとを用い、ウエハ温度を４５０℃に設定した枚葉式成膜装置を用いＣＶＤ法により形成した。その後、第２の窒化チタン膜５３ａを酸化アルミニウム膜５２ａとともに、ホトリソグラフィー技術とドライエッチング技術とにより上部電極５３の形状に加工して、高さ３μｍのシリンダ形状のキャパシタを得た。 
【００５２】
次に、酸化シリコン膜より成る層間絶縁膜２４を形成し、層間絶縁膜２４を貫いた金属プラグ４４となる接続孔を形成し、接続孔に第３の窒化チタン膜とタングステン膜を埋め込んだ後に、接続孔外の第３の窒化チタン膜とタングステン膜をＣＭＰ法により除去して、金属プラグ４４を形成した。
その後、チタン膜とアルミニウム膜と窒化チタン膜とを順にスパッタ法により形成し、これらの積層膜をリソグラフィー技術とドライエッチング技術を用いてパターニングして、第２層配線６１を形成し、図１３に示す実施例１の試料ウエハを作成した。
【００５３】
「実施例２〜実施例４」
ウエットエッチング処理（エッチング工程）において、表１に示すように、処理時間を２〜４分間としたこと以外は、実施例１の試料ウエハと同様にして製造し、実施例２〜実施例４の試料ウエハを作成した。
【００５４】
「比較例１」
第一シリンダ層間絶縁膜としてＢＰＳＧ（Ｂｏｒｏ―ＰｈｏｓｐｈｏＳｉｌｉｃａｔｅＧｌａｓｓ）膜２３ｄを用い、第二シリンダ層間絶縁膜としてＰＥ―ＴＥＯＳ膜２３ｅを用いたこと以外は、図１３に示す実施例１の試料ウエハと同様にして製造した図１４に示す比較例１の試料ウエハを作成した。
【００５５】
「比較例２〜比較例４」
ウエットエッチング処理（エッチング工程）において、表１に示すように、処理時間を２〜４分間としたこと以外は、比較例１の試料ウエハと同様にして製造し、比較例２〜比較例４の試料ウエハを作成した。
【００５６】
そして、キャパシタが１０キロ・ビット並列に接続された実施例１〜実施例４および比較例１〜比較例４の試料ウエハの面内８２箇所（ＴＥＧ：Ｔｅｓｔ  Ｅｌｅｍｅｎｔ  Ｇｒｏｕｐ）について、シリコン基板１０ａ（端子Ｘ）の電位を０Ｖに固定し、第２層配線６１（端子Ｙ）の電位(Ｖｐｌ)を０から±１０Ｖまでスィープさせたときの電流値を測定し、Ｉ−Ｖ特性のデータを得た。
そして、得られたＩ−Ｖ特性のデータから全ＴＥＧ数（８２）のうち、印加電圧が±１Ｖにおいて、リーク電流が１×１０―１６Ａ／cell以上となったＴＥＧ数の割合を求めた。その結果を表１に示す。
【００５７】
表１において、実施例１〜実施例４に示すように、本発明の試料ウエハでは、シリンダ孔９６を拡大するためのウエットエッチング処理時間に関わらずリーク電流が１×１０―１６Ａ／cell以上となったＴＥＧは見られず、良好な結果が得られた。
これに対し、比較例１〜比較例４に示すように、比較例の試料ウエハでは、シリンダ孔９６を拡大するためのウエットエッチング処理時間が長いほど、リーク電流が１×１０―１６Ａ／cell以上となったＴＥＧ数が増加した。この理由は、比較例の試料ウエハでは、シリンダ孔内におけるＢＰＳＧ膜２３ｄとＰＥ―ＴＥＯＳ膜２３ｅの境界部分に、ウエットエッチング処理時間が長いほど急峻な段差が生じ、この段差部分によって、下部電極５１の窒化チタン膜をエッチバックした後のドライアッシング時に、イオンやラジカルなどのアッシング粒子が到達しにくい部分が生じて、シリンダ孔９６内に異物が残留したことが原因であると考えられる。 
【００５８】
また、キャパシタが１０キロ・ビット並列に接続された実施例４および比較例４の試料ウエハの面内８２箇所（ＴＥＧ）について、シリコン基板１０ａ（端子Ｘ）の電位を０Ｖに固定し、第２層配線６１（端子Ｙ）の電位(Ｖｐｌ)を０から±６Ｖまでスィープさせたときの電流値を測定し、Ｉ−Ｖ特性のデータを得た。その結果を図１５および図１６に示す。
【００５９】
図１５は、実施例４の試料ウエハのＩ−Ｖ特性を示したグラフであり、図１５（ａ）は電位(Ｖｐｌ)を０から−６Ｖまでスィープさせたときの電流値であり、図１５（ｂ）は電位(Ｖｐｌ)を０から＋６Ｖまでスィープさせたときの電流値である。
また、図１６は、比較例４の試料ウエハのＩ−Ｖ特性を示したグラフであり、図１６（ａ）は電位(Ｖｐｌ)を０から−６Ｖまでスィープさせたときの電流値であり、図１６（ｂ）は電位(Ｖｐｌ)を０から＋６Ｖまでスィープさせたときの電流値である。
【００６０】
図１５に示すように、実施例４の試料ウエハでは、面内の全てのＴＥＧにおいてリーク電流が小さかった（＜１ｅ―１６Ａ／cell、１Ｖ）。
これに対し、図１６に示すように、比較例４の試料ウエハでは、面内にリーク電流の大きいＴＥＧが存在した。 
【００６１】
「実験例１〜実験例７」
表２に示す第一シリンダ層間絶縁膜（下層）、第二シリンダ層間絶縁膜（上層）、シリンダ孔９６を拡大するためのウエットエッチング液（エッチング液）、第一シリンダ層間絶縁膜のエッチング速度に対する第二シリンダ層間絶縁膜のエッチング速度（（上層／下層）ウエットエッチング速度比）とし、処理時間を４分間としたこと以外は、実施例１の試料ウエハと同様にして実験例１〜実験例７の試料ウエハを作成した。
【００６２】
【表２】
2008159988.tif 000004
【００６３】
そして、キャパシタが１０キロ・ビット並列に接続された実験例１〜実験例７の試料ウエハの面内８２箇所（ＴＥＧ）について、シリコン基板１０ａ（端子Ｘ）の電位を０Ｖに固定し、第２層配線６１（端子Ｙ）の電位(Ｖｐｌ)を０から    Ｖまでスィープさせたときの電流値を測定し、Ｉ−Ｖ特性のデータを得た。
そして、得られたＩ−Ｖ特性のデータから全ＴＥＧ数（８２）のうちのリーク電流が１×１０―１６Ａ／cell以上となったＴＥＧ数の割合を求めた。その結果を表２に示す。
【００６４】
表２に示すように、ウエットエッチング速度比が２倍以上６倍未満である本発明の試料ウエハ（実験例５、実験例６）では、リーク電流が１×１０―１６Ａ／cell以上となったＴＥＧ数はなかった。
これに対し、ウエットエッチング速度比が６倍以上である比較例の試料ウエハ（実験例１、実験例３、実験例７）では、リーク電流が１×１０―１６Ａ／cell以上となったＴＥＧ数が多かった。この理由は、ウエットエッチング速度比が６倍以上であると、シリンダ孔内に急峻な段差が生じて、リーク電流が増大するためと推定される。このことにより、ウエットエッチング速度比を６倍未満とすれば、シリンダ孔内に急峻な段差が形成されず、シリンダ孔の内壁がなだらかになるので、下部電極形成工程において形成されるレジスト膜のドライアッシング時の異物がシリンダ孔内に残留しなくなり、リーク電流が増大しないと考えられる。
【００６５】
また、ウエットエッチング速度比が２倍未満である比較例の試料ウエハ（実験例２、実験例４）では、第一シリンダ孔５０ａの孔径と第二シリンダ孔５０ｂの孔径との差が十分に得られず、第一シリンダ孔５０ａでの電荷蓄積容量が不十分となった。このことより、シリンダ孔を拡大して効果的に電荷蓄積容量を増大するには、ウエットエッチング速度比が２倍以上であることが望ましいことが分かった。
【産業上の利用可能性】
【００６６】
本発明の活用例として、ＤＲＡＭや、ＤＲＡＭを含む混載ＬＳＩが挙げられる。 
【図面の簡単な説明】
【００６７】
【図１】本発明の第１の実施形態であるＭＩＭ型キャパシタを有する半導体記憶装置の縦断面図である。
【図２】図１に示す半導体記憶装置のキャパシタ部分の拡大図である。
【図３】図１に示す半導体記憶装置の製造方法を工程毎に示す縦断面図である。
【図４】図１に示す半導体記憶装置の製造方法を工程毎に示す縦断面図である。
【図５】図１に示す半導体記憶装置の製造方法を工程毎に示す縦断面図である。
【図６】図１に示す半導体記憶装置の製造方法を工程毎に示す縦断面図である。
【図７】図１に示す半導体記憶装置の製造方法を工程毎に示す縦断面図である。
【図８】図１に示す半導体記憶装置の製造方法を工程毎に示す縦断面図である。
【図９】図１に示す半導体記憶装置の製造方法を工程毎に示す縦断面図である。
【図１０】図１に示す半導体記憶装置の製造方法を工程毎に示す縦断面図である。
【図１１】図１に示す半導体記憶装置の製造方法を工程毎に示す縦断面図である。
【図１２】図１に示す半導体記憶装置の製造方法を工程毎に示す縦断面図である。
【図１３】実施例１の試料ウエハの縦断面図である。
【図１４】比較例１の試料ウエハの縦断面図である。
【図１５】実施例４の試料ウエハのＩ−Ｖ特性を示したグラフである。
【図１６】比較例４の試料ウエハのＩ−Ｖ特性を示したグラフである。
【符号の説明】
【００６８】
２…分離絶縁膜、３…ゲート絶縁膜、４…ゲート電極、５，６，７，７ａ…拡散層領域、８…ビット線、８ａ…第１層配線、１０、１０ａ…シリコン基板、１１，１１ａ，１２…ポリシリコンプラグ、２１，２２，２４…層間絶縁膜、２３ａ…第一シリンダ層間絶縁膜，２３ｂ…第二シリンダ層間絶縁膜、２３ｃ…境界、２３ｃ…ＢＰＳＧ膜、２３ｄ…ＰＥ―ＴＥＯＳ膜、３１…層間絶縁膜，３２…窒化シリコン膜、４１，４１ａ，４２，４３，４４…金属プラグ、５０ａ…第一シリンダ孔、５０ｂ…第二シリンダ孔、５１…下部電極、５１ａ…第１の窒化チタン膜、５２…容量絶縁膜、５２ａ…酸化アルミニウム膜、５３…上部電極、５３ａ…第１の窒化チタン膜、６１，６１ａ…第２層配線、７１…ホトレジスト膜、９６…シリンダ孔。
【図１】
2008159988.tif 000005
【図２】
2008159988.tif 000006
【図３】
2008159988.tif 000007
【図４】
2008159988.tif 000008
【図５】
2008159988.tif 000009
【図６】
2008159988.tif 000010
【図７】
2008159988.tif 000011
【図８】
2008159988.tif 000012
【図９】
2008159988.tif 000013
【図１０】
2008159988.tif 000014
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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