(57)【要約】【課題】径の小さいコンタクトと大面積トレンチを少ない工程で形成する。【解決手段】半導体基板上に形成された積層構造中の絶縁膜に、開口幅の小さい第１開口部と開口幅の大きい第２開口部とを有するレジストマスクが形成される。第１開口部において絶縁膜を貫通する第１孔が形成されるようにエッチングが行われるれる。第１孔が埋められ第２開口部が埋められない条件でデポジション膜が形成される。第２開口部において絶縁膜が露出するようにデポジション膜がエッチングされる。第２開口部において露出した絶縁膜を貫通する第２孔が形成されるようにエッチングされる。【選択図】図９
2008085006.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成された積層構造中の絶縁膜に開口幅の小さい第１開口部と開口幅の大きい第２開口部とを有するレジストマスクを形成するステップと、
前記第１開口部において前記絶縁膜を貫通する第１孔が形成されるようにエッチングする第１エッチングステップと、
デポジション膜を形成するステップと、
前記第２開口部において前記絶縁膜が露出するように前記デポジション膜をエッチングする第２エッチングステップと、
前記第２開口部において露出した前記絶縁膜を貫通する第２孔が形成されるようにエッチングする第３エッチングステップ
とを具備する
半導体装置の製造方法。
【請求項２】
請求項１において、
前記第１エッチングステップは、前記第１開口部におけるエッチングレートに比べて前記第２開口部におけるエッチングレートが小さい条件で行われる
半導体装置の製造方法。
【請求項３】
請求項２において、
前記第１開口部の開口幅は１００ｎｍ以下である
半導体装置の製造方法。
【請求項４】
請求項２または３において、
前記第２開口部の開口幅は１μｍ以上である
半導体装置の製造方法。
【請求項５】
請求項１から４のいずれか１項において、
前記積層構造は、前記半導体基板と前記絶縁膜との間に形成された他の絶縁膜と、前記他の絶縁膜に形成されたコンタクトと、前記絶縁膜中に形成された配線層とを含み、
前記第１開口部は、前記配線層において配線が存在しない位置に対応して設けられ、
前記第１孔は、前記コンタクトに接続する
半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体プロセスに関する。
【背景技術】
【０００２】
ＤＲＡＭなどの半導体装置において、導電膜からなる下層プラグに、配線の間を通るコンタクトが開口されることがある。こうしたコンタクトは、次のような工程によって形成される。
【０００３】
シリコン窒化膜をマスクとして配線が加工される。配線の側壁がシリコン窒化膜によって覆われる。その結果、配線の上部と側壁がシリコン窒化膜によって覆われる。配線層が絶縁膜で埋め込まれ、平坦化が行われる。リソグラフィ技術によりレジストパターニングされる。シリコン窒化膜と絶縁膜とのエッチング選択比が大きいドライエッチングによってコンタクトが加工される。
【０００４】
この方法は、ＳＡＣ（Ｓｅｌｆ  Ａｌｉｇｎｅｄ  Ｃｏｎｔａｃｔ）と呼ばれ、一般的に用いられている。ところが近年、半導体のパターンの微細化に伴い、コンタクト加工時に絶縁膜とシリコン窒化膜とのエッチング選択比が大きい条件を満たすことが困難となってきている。このためＳＡＣという手法を使用することが困難になってきている。
【０００５】
ＳＡＣ手法を使用せずにコンタクトを形成する場合、コンタクトを確実に配線に接触しないように形成する技術が求められる。そのような技術として、本発明の発明者は、径の小さいコンタクトを形成する技術に着目した。
【０００６】
配線の間に配置されるコンタクトの径をより小さく設定することにより、配線に接触しないようにコンタクトを形成する工程での位置決めの余裕幅がより大きく得られる。そのためにコンタクトの径は、製造工程で発生する可能性のあるズレを考慮してもコンタクトと配線とが接触しないように設定される。製造工程で発生する可能性のあるズレとして、コンタクトリソグラフィ工程での配線層に対する位置合わせマージン、コンタクト開口におけるコンタクトの寸法のばらつき、および配線層でのコンタクトの寸法ばらつきが挙げられる。例えば配線ピッチ１９０ｎｍ、配線間スペース１４０ｎｍの場合、コンタクトの径は１００ｎｍ以下に設定されることが望ましい。
【０００７】
一方、このような微小なコンタクトを製造する工程の後で、重ね合わせとアラインメントを行ってリソグラフィ工程が実施されることがある。そのため、微小なコンタクトを有する半導体装置には、アラインメントのために幅１μｍ以上の大面積トレンチが形成される。
【０００８】
すなわち、ＳＡＣ手法を用いずに径の小さいコンタクトを形成する技術においては、極端に面積の異なるパターン（径１００ｎｍ以下のコンタクトと、幅１μｍ以上のトレンチ）を同一の半導体装置に形成することが求められる。
【０００９】
面積の異なるパターンを形成する技術の例として、特許文献１には、径の異なるコンタクトを開口する方法について記載されている。この方法によれば、自己整合コンタクト孔と共に、自己整合コンタクト孔よりも径の大きなコンタクト孔が形成される。以下、図１Ａ〜１Ｄを参照して、この方法について説明する。
【００１０】
図１Ａに示される断面構造を備えた半導体装置が以下の工程により製造される。ｐ型シリコン基板１０１上に設けられたメモリセル部のゲート電極１０５Ｇと、周辺回路部の第１の配線層１０５ａが、ＳｉＮ膜１０７で覆われる。ゲート電極１０５Ｇと第１の配線層１０５ａは、ＢＰＳＧ膜１０９に覆われる。
【００１１】
図１Ｂを参照して、パターニングされたレジストマスクにより、ＢＰＳＧ膜が選択的にエッチングされる。セルフアラインドコンタクト（ＳＡＣ）による基板へのコンタクトホール１１１ａがゲート電極間に、第１の配線層へのコンタクトホール１１１ｂが周辺回路部に形成される。コンタクトホール１１１ａのホール径が０．１５μｍ程度である場合、コンタクトホール１１１ｂのホール径は０．４５μｍ程度であることが好ましいと記載されている。
【００１２】
図１Ｃを参照して、減圧ＣＶＤ法によりドープトシリコン層が形成される。この形成によって、ドープトシリコン層は狭いコンタクトホール１１１ａは埋め込むが、第１の配線層への広いコンタクトホール１１１ｂは埋め込まない。次いで、異方性エッチングにより平坦部上のドープトシリコン層が除去される。基板へのコンタクトホール１１１ａにはプラグ１１３が形成される。第１の配線層へのコンタクトホール１１１ｂにはサイドウォール１１５が形成される。
【００１３】
図１Ｄを参照して、第１の配線層１０５ａの上のＳｉＮ膜７がドライエッチングされ、第１の配線層に達するコンタクトホール１１１ｃが自己整合的に形成される。
【００１４】
この技術によれば、ＳＡＣによる微細化において、周辺回路部の第１の配線層に接続するコンタクトホールを形成するために、さらなる工程が必要とされない。
【００１５】
この特許文献１に記載の技術においては、径の異なるコンタクトが加工されている。上記の例では、コンタクトの径は０．１５μｍと０．４５μｍである（［００５７］）。これは、本発明が課題とする、径が１００ｎｍ以下のコンタクトと幅１μｍ以上のトレンチに例示される極端にエッチング面積の異なるコンタクトを加工することとは異なる技術である。
【００１６】
特許文献２には、アラインメントマークを形成する技術が記載されている。この技術について、図２Ａから２Ｆを参照して説明する。
【００１７】
図２Ａを参照して、シリコン基板２０１表面に窒化シリコン膜２０２が形成され、この上層にフォトリソグラフィによりレジストパターン２０３が形成されパターニングされる。
【００１８】
図２Ｂを参照して、レジストパターン２０３をマスクとしてエッチングが行われ、トレンチ形成領域に開口Ｈを有する窒化シリコン膜からなる第１のマスク２０２が形成される。
【００１９】
図２Ｃを参照して、窒化シリコン膜が形成される。これがフォトリソグラフィによりパターニングされる。開口Ｈのうちアラインメントマーク形成領域の開口周縁を覆うように第３のマスク２０８が形成される。このマスク２０２を介してプラズマエッチングが行われ、素子分離のためのトレンチ２０４が形成される。
【００２０】
図２Ｄを参照して、第３のマスク２０８が剥離除去される。ＣＶＤ法により酸化シリコン膜が形成され、トレンチ２０４内部に酸化シリコン膜２０５が形成される。このとき第３のマスク２０８が除去されたあとのアラインメントマーク形成領域にも酸化シリコン膜が形成される。続いて、酸化シリコン膜２０５が除去されアラインメントマーク形成領域の基板表面２０１が露呈するまでＣＭＰが行われる。
【００２１】
図２Ｅを参照して、シリコンのエッチングが行われ、アラインメントマーク形成領域にアラインメントマーク用トレンチ２０７が形成される。
【００２２】
図２Ｆを参照して、窒化シリコン膜２０２が除去され、表面の平坦な素子分離ウェハが形成される。
【特許文献１】特開平１０−３２１７２４号公報
【特許文献２】特開２００３−１５８１７９号公報
【発明の開示】
【発明が解決しようとする課題】
【００２３】
配線と接触しないようにコンタクトを形成するためには、コンタクトを開口するためのエッチングの工程において、リソグラフィパターンからの径の拡大が抑制されることが望まれる。すなわち、エッチングがリソグラフィパターンに対応して垂直に進み、リソグラフィパターンに水平な方向のエッチングが抑制されることが望まれる。
【００２４】
１００ｎｍ以下の径の小さなコンタクトを、リソグラフィパターンからの径の拡大を抑制して開口するために、以下の条件でドライエッチングが行われる。条件１：対レジストマスク選択比が高い条件。条件２：デポジション種が多い条件。望ましくは、この両方の条件が設定される。
【００２５】
ところが、このような条件下ではエッチング面積の広いトレンチ部分ではデポジション種がエッチング種よりも多くなり、エッチングがストップしてしまう。このようにエッチング面積の小さい部分に対してエッチング面積の大きい部分のエッチングレートが遅くなる現象は、逆マイクロローディング現象と呼ばれる。
【００２６】
この現象のために、通常のリソグラフィ工程によって１００ｎｍ以下の径の小さなコンタクトと幅１μｍ以上のトレンチとを同一の半導体デバイス上に形成するためには、各々の開口を形成するためのリソグラフィ工程を別個に実施することが必要とされる。その結果としてリソグラフィ工程が増加するため、生産性を向上させることが困難となる。径の小さなコンタクトと大面積トレンチを少ない工程で形成する技術が望まれる。  
【課題を解決するための手段】
【００２７】
以下に、［発明を実施するための最良の形態］で使用される番号を括弧付きで用いて、課題を解決するための手段を説明する。これらの番号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００２８】
本発明による半導体装置の製造方法は、半導体基板上に形成された積層構造中の絶縁膜（１０）に開口幅の小さい第１開口部（１３）と開口幅の大きい第２開口部（１４）とを有するレジストマスク（１２）を形成するステップと、第１開口部（１３）において絶縁膜（１０）を貫通する第１孔（１６）が形成されるようにエッチングする第１エッチングステップと、デポジション膜（１５）を形成するステップと、第２開口部（１４）において絶縁膜（１０）が露出するようにデポジション膜（１５）をエッチングする第２エッチングステップと、第２開口部（１４）において露出した絶縁膜（１０）を貫通する第２孔（１７）が形成されるようにエッチングする第３エッチングステップとを備える。
【発明の効果】
【００２９】
本発明により、半導体装置に径の小さなコンタクトと大面積トレンチとを少ない工程数で形成することが可能となる。  
【発明を実施するための最良の形態】
【００３０】
以下、図面を参照しながら本発明を実施するための最良の形態について説明する。図３Ａと図３Ｂは、本実施の形態における半導体装置の製造方法によって加工される対象である半導体装置の構成を示す。図３Ａにおける半導体装置において、配線９の長手方向は紙面に平行である。図３Ｂにおける半導体装置において、配線９の長手方向は紙面の法線方向である。本実施の形態における半導体装置の製造方法は、図３Ａと図３Ｂに示される加工対象半導体装置に対して適用される。
【００３１】
加工対象半導体装置は、以下のように製造される。半導体基板１にイオン注入を用いてｐ型領域、ｎ型領域、素子分離領域が形成される。ゲート絶縁膜３、ゲート電極４、シリコン窒化膜５を含むゲート電極構造が形成される。ゲート層間絶縁膜６が形成される。ゲート層間絶縁膜６の表面が平坦化される。半導体基板１とゲート層間絶縁膜６の表面とを接続する第１のコンタクト７が形成される。ゲート層間絶縁膜６の表面に絶縁膜８が形成される。絶縁膜８上に配線９が形成される。絶縁膜８と配線９の上に配線層間絶縁膜１０が形成される。配線層間絶縁膜１０の表面が平坦化される。典型的には、配線９の厚さ（深さ）は５０ｎｍ、配線９の幅は５０ｎｍ、配線間スペース（隣接する配線９の間の距離の典型値）は１４０ｎｍ、配線９上の層間絶縁膜１０の厚さは２００ｎｍである。
【００３２】
加工対象半導体装置には、以下のように、互いにサイズの大きく異なる孔である第２のコンタクトと大面積トレンチとが形成される。
【００３３】
第２のコンタクトは、第１のコンタクト７と配線層間絶縁膜１０の表面とを接続する。第２のコンタクトは、配線９と接触しないように形成される。配線９と接触しないように第２のコンタクトを形成するために、径の小さい孔を形成することが望まれる。このため、高精度な異方性エッチングを行うことが求められる。具体的には、リソグラフィによって１００ｎｍ以下の径でパターニングされた後、そのパターンのホール径からの拡大が抑制されたドライエッチング手法が用いられる。
【００３４】
第２のコンタクトを形成するとき、その次の段階で行われるリソグラフィ工程における重ね合わせとアラインメントのために、アラインメントマーク用に幅１μｍ以上の大面積トレンチが同時に形成される。
【００３５】
１００ｎｍ以下の径の小さなコンタクトをリソグラフィパターンのホール径からの拡大を抑制して開口するために、対レジストマスク選択比が高く、デポジション種が多い条件でドライエッチングが行われる。このような条件下では、エッチング面積の大きいトレンチ部分ではデポジション種がエッチング種よりも多くなり、エッチングがストップする。もしエッチング面積の大きいトレンチ部分をエッチングするためにデポジション種を減らすと、対マスク選択比が減少し、第２のコンタクトの径がリソグラフィパターンのホール径よりも大きく形成される。
【００３６】
アラインメントマーク部におけるエッチングが深さ２００ｎｍ以下でエッチストップする場合、次の段階で行われるリソグラフィ工程における重ね合わせとアラインメントが困難であり、製品の品質を維持することが難しくなる。第２のコンタクトの径がドライエッチングにおいてリソグラフィパターンよりも大きくなると、配線９と第２のコンタクトとの絶縁を維持することが困難であり、製品の品質を維持することが難しくなる。
【００３７】
以下、図４Ａから図９を用いて、互いにサイズの大きく異なる孔である第２のコンタクト（すなわち微小コンタクト、または径の小さいコンタクト）と大面積トレンチとを同時に形成する工程について説明する。図４Ａ、５Ａ、６Ａ、７Ａ、８Ａ及び９（ａ）は第２のコンタクトが形成される領域の断面を示す。図４Ｂ、５Ｂ、６Ｂ、７Ｂ、８Ｂ及び９（ｂ）は大面積トレンチが形成される領域の断面を示す。第２のコンタクトが形成される領域付近には配線９が存在する。大面積トレンチが形成される領域付近には配線９が存在しない。
【００３８】
図４Ａ、４Ｂは、第２のコンタクトとトレンチを形成するためのリソグラフィ工程後の半導体装置の断面を示す。配線層間絶縁膜１０の上に有機物からなる反射防止膜１１が形成される。反射防止膜１１の厚さは５０ｎｍである。反射防止膜１１の上に、ＫｒＦ露光によってパターニングされたレジスト１２が形成される。レジスト１２の膜厚は４５０ｎｍである。第２のコンタクトを形成するためにレジスト１２に設けられる孔である径小コンタクトパターン１３の径は１００ｎｍである。トレンチを形成するためにレジスト１２に設けられる大面積トレンチパターン１４の幅は１μｍ以上である。
【００３９】
図５Ａ、５Ｂは、リソグラフィ工程後に第１のエッチングステップが行われた後の半導体装置の断面を示す。図５Ａを参照して、レジスト１２の径小コンタクトパターン１３が設けられた位置に、有機反射防止膜１１、配線層間絶縁膜１０及び絶縁膜８を貫通するスルーホールが形成される。スルーホールは配線９に接しない。スルーホールの底はゲート層間絶縁膜６と第１のコンタクト７との表面に接する。スルーホールの底において第１のコンタクト７の表面が露出する。
【００４０】
第１のエッチングステップにおいて、径小コンタクトパターン１３に対するスルーホールの径の拡大が抑制される微小コンタクト条件でエッチングが行われる。微小コンタクト条件は、例えば以下のように設定される。上部電極とウェハが置かれる下部電極それぞれにＲＦ電極を印加する２周波ＲＩＥ装置が用いられる。エッチングガスはＣ５Ｆ８、Ｏ２及びＡｒである。Ｃ５Ｆ８、Ｏ２及びＡｒのガス流量はそれぞれ３０ｓｃｃｍ、４５ｓｃｃｍ、４００ｓｃｃｍである。圧力は２５ｍＴｏｒｒである。上部電極に印加されるＲＦパワーは２５００Ｗ、下部電極に印加されるＲＦパワーは３０００Ｗである。この条件での対レジスト選択比は５程度であるため、レジスト下層の有機物からなる反射防止膜１１をエッチングするのに相当の時間が必要である。この時間は、反射防止膜１１をエッチングするための反射防止膜エッチングステップを実行することにより削減される。反射防止膜エッチングステップにおいては、エッチングガスのＯ２の流量が増加され、エッチングガスにＣＦ４が混合されてもよい。
【００４１】
図５Ｂを参照して、レジスト１２の大面積トレンチパターン１４が設けられた位置に、浅いトレンチが形成される。浅いトレンチは、有機反射防止膜１１と、配線層間絶縁膜１０の表面に近い一部分とがエッチされることによって形成される。微小コンタクト条件でエッチングが行われると、アラインメントマークに例示される大面積トレンチパターン１４ではエッチング深さ５０ｎｍ程度でエッチングストップする。
【００４２】
図６Ａ、６Ｂは、第１のエッチングステップの後に行われるデポジションステップが終了した後の半導体装置の断面を示す。図６Ａを参照して、第１のエッチングステップにおいて径小コンタクトパターン１３に対応する位置に形成されたホールがデポジション１５によって埋められる。径小コンタクトパターン１３に対応する位置のデポジション１５の表面とレジスト１２に対応する位置のデポジション１５の表面とは実質的に同一平面を形成する。
【００４３】
デポジションステップは、以下の条件で行われる。デポジションガスはＣＨＦ３とＡｒ。ＣＨＦ３とＡｒのガス流量はそれぞれ３０ｓｃｃｍ、４００ｓｃｃｍ。圧力は２５ｍＴｏｒｒ。上部電極印加ＲＦパワーは２５００Ｗ。下部電極印加ＲＦパワーは５００Ｗ。デポジションレートは３０ｎｍ／ｍｉｎ．程度である。デポジションレートはガス条件及び印加されるＲＦパワーで制御可能である。
【００４４】
この条件でデポジションが行われると、大面積トレンチパターン１４における浅いトレンチはデポジション１５によって埋められない。すなわち、デポジション１５の表面は浅いトレンチの底部の形状に沿った形状に形成される。
【００４５】
図７Ａ、７Ｂは、デポジションステップの後に行われる第２のエッチングステップが終了した後の半導体装置の断面を示す。図７Ａを参照して、ドライエッチングによりレジスト１２上のデポジション１５が除去され、レジスト１２の表面が露出する。径小コンタクトパターン１３に対応する位置に設けられたホールに充填されたデポジション１５は除去されない。図７Ｂを参照して、大面積トレンチパターン１４の底のデポジション１５が除去される。その結果、大面積トレンチパターン１４の底の配線層間絶縁膜１０が露出する。また、大面積トレンチパターン１４の付近のレジスト１２上のデポジション１５が除去される。大面積トレンチパターン１４の側壁にデポジション１５が残される。
【００４６】
このエッチングは、以下の条件で行われる。エッチングガスはＯ２を含み、典型的にはＣＦ４、Ｏ２及びＡｒを含む。ＣＦ４、Ｏ２及びＡｒのガス流量はそれぞれ７０ｓｃｃｍ、３０ｓｃｃｍ、７５０ｓｃｃｍである。圧力は２５ｍＴｏｒｒ。上部電極印加ＲＦパワーは３０００Ｗ。下部電極印加ＲＦパワーは１０００Ｗ。この条件下で、大面積トレンチパターン１４の底部に堆積しているデポジション１５は１０ｓｅｃ程度の処理時間で除去可能である。
【００４７】
図８Ａ、８Ｂは、第２のエッチングステップの後に行われる第３のエッチングステップが終了した後の半導体装置の断面を示す。図８Ａを参照して、半導体装置の表面にはレジスト１２と、径小コンタクトパターン１３の位置に埋められたデポジション１５が残される。図８Ｂを参照して、第２のエッチングステップによって配線層間絶縁膜１０が露出した大面積トレンチパターン１４の底がエッチングされる。エッチング深さは、以後のアラインメントで使用されるのに必要な深さである。図８Ｂの例では、大面積トレンチパターン１４に対応する位置の配線層間絶縁膜１０と絶縁膜８が除去され、ゲート層間絶縁膜６が露出している。
【００４８】
第３のエッチングステップでの大面積トレンチパターン１４におけるエッチング深さは、第１のエッチングステップよりも大きくなるようにエッチングの条件が設定される。第３のエッチングステップでの大面積トレンチパターン１４におけるエッチング深さは、このステップで形成されるトレンチがアラインメントとして使用されるのに十分な深さである。この十分な深さは、少なくとも２００ｎｍ以上であり、以後にこのトレンチを用いたアラインメントと共に実施されるリソグラフィ工程までに施される工程によって大きく異なる。
【００４９】
第３のエッチングステップは、具体的には以下のような条件で実施される。エッチングガスはＣ５Ｆ８、Ｏ２及びＡｒを含む。Ｃ５Ｆ８、Ｏ２及びＡｒのガス流量はそれぞれ３０ｓｃｃｍ、５５ｓｃｃｍ、４００ｓｃｃｍである。Ｏ２のガス流量は第１のエッチングステップよりも大きく設定されている。希ガスが加えられることも好ましい。圧力は２５ｍＴｏｒｒ。上部電極に印加されるＲＦパワーは２５００Ｗ。下部電極に印加されるＲＦパワーは３０００Ｗ。
【００５０】
図９は、第３のエッチングステップの後に行われる除去ステップが終了した後の半導体装置の断面を示す。除去ステップは、アッシング処理とウェットクリーンによりレジスト１２、反射防止膜１１及びデポジション１５を除去するステップである。図９（ａ）を参照して、径小コンタクトパターン１３の位置に設けられたスルーホールに充填されたデポジション１５が除去されることにより、第２のコンタクト１６が形成される。第２のコンタクト１６は、配線層間絶縁膜１０の表面に開口し、第１のコンタクト７に届く。図９（ｂ）を参照して、大面積トレンチパターン１４の位置に大面積トレンチ１７が形成される。配線層間絶縁膜１０の表面に近い部分での第２のコンタクト１６の径は１００ｎｍである。大面積トレンチ１７はアラインメントに必要な深さを有する。
【００５１】
以上の工程は、同一チャンバー内の連続的なステップによって実施することが可能である。すなわち、同一チャンバー内の連続的なステップにより径が１００ｎｍ以下の小さなコンタクトとアラインメントマーク用の幅１μｍ以上の大面積トレンチを同時に加工することが可能である。
【００５２】
次に、上述の説明で例示した処理条件以外に可能な処理条件について説明する。第１のエッチングステップにおいて、Ｃ５Ｆ８に代えて、Ｃ４Ｆ８及びＣ４Ｆ６に例示されるカーボンリッチなガスを用いることが可能である。こうしたガスによっても、ホール径の小さなコンタクトではエッチストップせず、アラインメントマークに用いられるような大面積トレンチパターンではエッチストップする条件を実現することが可能である。
【００５３】
デポジションステップにおいて、ＣＨ３Ｆに代えて、ＣＦ４とＨ２の混合ガスまたはＣＨ２Ｆ２ガスを用いてデポジション膜を形成することが可能である。
【００５４】
第３のエッチングステップにおいて、Ｃ５Ｆ８に代えて、Ｃ４Ｆ８、Ｃ４Ｆ6等のガスを用い、かつ酸素の流量を増加することで、大面積トレンチパターンにおいて十分なエッチング深さを達成することが可能である。また第３のエッチングステップでは、第１のエッチングステップに比べて酸素流量が大きく他の条件は同一の例が示された。この条件に代えて、ＣＦ４、ＣＨＦ３に例示されるカーボンの少ないガスを混合することによっても、大面積トレンチパターンにおける十分なエッチング深さを達成することが可能である。
【図面の簡単な説明】
【００５５】
【図１Ａ】図１Ａは、背景技術を説明するための図である。
【図１Ｂ】図１Ｂは、背景技術を説明するための図である。
【図１Ｃ】図１Ｃは、背景技術を説明するための図である。
【図１Ｄ】図１Ｄは、背景技術を説明するための図である。
【図２Ａ】図２Ａは、背景技術を説明するための図である。
【図２Ｂ】図２Ｂは、背景技術を説明するための図である。
【図２Ｃ】図２Ｃは、背景技術を説明するための図である。
【図２Ｄ】図２Ｄは、背景技術を説明するための図である。
【図２Ｅ】図２Ｅは、背景技術を説明するための図である。
【図２Ｆ】図２Ｆは、背景技術を説明するための図である。
【図３Ａ】図３Ａは、実施の形態における製造方法が適用される対象となる半導体装置を示す。
【図３Ｂ】図３Ｂは、実施の形態における製造方法が適用される対象となる半導体装置を示す。
【図４Ａ】図４Ａは、微小コンタクトのリソグラフィ工程を示す。
【図４Ｂ】図４Ｂは、大面積トレンチのリソグラフィ工程を示す。
【図５Ａ】図５Ａは、微小コンタクトの第１のエッチングステップを示す。
【図５Ｂ】図５Ｂは、大面積トレンチの第１のエッチングステップを示す。
【図６Ａ】図６Ａは、微小コンタクトのデポジションステップを示す。
【図６Ｂ】図６Ｂは、大面積トレンチのデポジションステップを示す。
【図７Ａ】図７Ａは、微小コンタクトの第２のエッチングステップを示す。
【図７Ｂ】図７Ｂは、大面積トレンチの第２のエッチングステップを示す。
【図８Ａ】図８Ａは、微小コンタクトの第３のエッチングステップを示す。
【図８Ｂ】図８Ｂは、大面積トレンチの第３のエッチングステップを示す。
【図９】図９は、除去ステップによって形成が完了した微小コンタクトと大面積トレンチを示す。
【符号の説明】
【００５６】
１…半導体基板
２…素子分離領域
３…ゲート絶縁膜
４…ゲート電極
５…シリコン窒化膜
６…ゲート層間絶縁膜
７…第１のコンタクト
８…絶縁膜
９…配線
１０…配線層間絶縁膜
１１…反射防止膜
１２…レジスト
１３…径小コンタクトパターン
１４…大面積トレンチパターン
１５…デポジション
１６…第２のコンタクト
１７…大面積トレンチ
【図１Ａ】
2008085006.tif 000003
【図１Ｂ】
2008085006.tif 000004
【図１Ｃ】
2008085006.tif 000005
【図１Ｄ】
2008085006.tif 000006
【図２Ａ】
2008085006.tif 000007
【図２Ｂ】
2008085006.tif 000008
【図２Ｃ】
2008085006.tif 000009
【図２Ｄ】
2008085006.tif 000010
【図２Ｅ】
2008085006.tif 000011
【図２Ｆ】
2008085006.tif 000012
【図３Ａ】
2008085006.tif 000013
【図３Ｂ】
2008085006.tif 000014
【図４Ａ】
2008085006.tif 000015
【図４Ｂ】
2008085006.tif 000016
【図５Ａ】
2008085006.tif 000017
【図５Ｂ】
2008085006.tif 000018
【図６Ａ】
2008085006.tif 000019
【図６Ｂ】
2008085006.tif 000020
【図７Ａ】
2008085006.tif 000021
【図７Ｂ】
2008085006.tif 000022
【図８Ａ】
2008085006.tif 000023
【図８Ｂ】
2008085006.tif 000024
【図９】
2008085006.tif 000025