(57)【要約】【課題】ＭＯＳ型半導体素子について、簡易かつ低コストな手段を用いて精度の高いスクリーニングを可能とする。【解決手段】本発明に係る半導体装置１０は、ドライバ回路１２と、該ドライバ回路１２の出力素子からの信号をゲートに入力して作動するＭＯＳ型半導体素子１４とを備え、前記ドライバ回路１２は、ゲート耐圧試験時にゲート耐圧試験用電圧を前記ＭＯＳ型半導体素子１４のゲートに印加する試験用電圧印加端子ＶＧと、前記ゲート耐圧試験時に、前記出力素子をオフ状態に固定する出力素子オフ手段とを備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
ドライバ回路と、該ドライバ回路の出力素子からの信号をゲートに入力して作動するＭＯＳ型半導体素子とを備える半導体装置であって、
前記ドライバ回路は、
ゲート耐圧試験時にゲート耐圧試験用電圧を前記ＭＯＳ型半導体素子のゲートに印加する試験用電圧印加端子と、
前記ゲート耐圧試験時に、前記出力素子をオフ状態に固定する出力素子オフ手段と
を備える、半導体装置。
【請求項２】
前記出力素子は、プッシュプル回路を構成していることを特徴とする、請求項１に記載の半導体装置。
【請求項３】
前記ドライバ回路は、パルス幅変調された信号に基づくオン・オフ信号を前記出力素子から出力するように構成されていることを特徴とする、請求項１に記載の半導体装置。
【請求項４】
ドライバ回路と、該ドライバ回路の出力素子からの信号をゲートに入力して作動するＭＯＳ型半導体素子とを備える半導体装置において、該ＭＯＳ型半導体素子のゲート電流値に基づいて、ゲート耐圧が不良か否かを判定するゲート耐圧試験方法であって、
ドライブ回路の出力素子をオフ状態に固定するステップと、
ゲート耐圧試験用電圧を前記ＭＯＳ型半導体素子のゲートに印加して、ゲート電流を測定するステップと
を含む、ゲート耐圧試験方法。
【請求項５】
前記ゲート電流を測定するステップは、
前記ゲート耐圧試験用電圧として、第１の電圧を前記ＭＯＳ型半導体素子のゲートに印加し、その状態で第１のゲート電流を測定するステップと、
前記ゲート耐圧試験用電圧として、前記第１の電圧よりも大きい第２の電圧を前記ＭＯＳ型半導体素子のゲートに印加するステップと、
前記ゲート耐圧試験用電圧として、前記第１の電圧と同じ大きさである第３の電圧を前記ＭＯＳ型半導体素子のゲートに印加し、その状態で第２のゲート電流を測定するステップと、
前記第１のゲート電流の測定値と前記第２のゲート電流の測定値とを比較して、該比較結果に基づいて、ゲート耐圧が不良であるか否かを判定するステップと
を含む、請求項４に記載のゲート耐圧試験方法。
【請求項６】
前記第２の電圧は、前記ＭＯＳ型半導体素子のゲートに対する最大定格電圧であることを特徴とする、請求項５に記載のゲート耐圧試験方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＯＳ型半導体素子を備える半導体装置及び前記ＭＯＳ型半導体素子のゲートの耐圧を試験する方法に関する。
【背景技術】
【０００２】
一般的に、出力段に使用されるパワーＭＯＳＦＥＴ等のＭＯＳ型半導体素子は、オフ耐圧も高く、また、オン抵抗も低いため、素子面積の割合もチップの約５０％程度を占めることが多い。そのため、ウェハの結晶欠陥などが原因のゲート耐圧不良を引き起こす確率が高くなる。そこで、連続運転時の寿命低下を防止するためにも、ゲート耐圧不良をスクリーニングするためのゲート耐圧試験が必要となる。
【０００３】
ゲート耐圧試験の一例については、特許文献１に開示されている。特許文献１では、パワーＩＣの出力段に使用されるパワーＭＯＳＦＥＴのゲートに試験用の高電圧を印加して、該ゲートの不良に関するスクリーニング試験を行っている。
【０００４】
このスクリーニング試験では、パワーＭＯＳＦＥＴのゲート電極から外部にゲート端子を引き出し、そのゲート端子からゲートに試験用の高電圧を印加する際に、該ゲートと、通常動作時にこのゲートに駆動信号を出力する駆動制御回路部とを切り離すようにしている。これは、上記駆動制御回路が、上記高電圧による悪影響を受けないようにするためである。
【０００５】
上記切り離しのための手段には、パワーＭＯＳＦＥＴのゲートと駆動制御回路部との間に介在させたヒューズ又はダイオードが用いられている。ヒューズを用いた場合には、試験用高電圧印加時に該ヒューズが溶断することによって前記切り離しが実現され、ダイオードを用いた場合には、試験用高電圧印加時に該ダイオードの特性によって前記切り離しが実現される。
【０００６】
試験後には、パワーＭＯＳＦＥＴのゲートと駆動制御回路部とが再接続される。すなわち、ヒューズ使用時には、その溶断部分を導線又は導体層で接続することにより、また、ダイオード使用時には、該ダイオードを電気的に破壊して短絡させることにより、パワーＭＯＳＦＥＴのゲートと駆動制御回路部とを再接続している。
【特許文献１】特開平７−２８３３７０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、この従来技術においては、通常時の回路動作には不要な上記ヒューズ又はダイオードを予め設ける必要があり、しかも、試験後にパワーＭＯＳＦＥＴのゲートと駆動制御回路部を再接続するための処理も必要となるため、手間とコストを要する。加えて、ダイオードを使用した場合には、該ダイオードに印加される短絡用の高電圧のために、周辺の回路要素がダメージを受ける可能性がある。
【０００８】
ところで、スクリーニング試験においては、上記試験用高電圧を印加したときの、パワーＭＯＳＦＥＴのゲートの電気的特性をチェックする必要がある。しかし、上記従来技術では、前記ヒューズを切り離し手段に用いた場合に次のような問題がある。すなわち、試験用高電圧の印加開始からヒューズが溶断するまでの間、パワーＭＯＳＦＥＴのゲートと駆動制御回路部が接続状態を継続しているので、上記電気的特性をチェックする際に、駆動制御回路部側からの電気的影響を排除できない。
【０００９】
一方、前記ダイオードを切り離し手段に用いた場合には、駆動制御回路部の出力が「Ｈ」レベルであると、試験用に印加した電圧が、この「Ｈ」レベルの電圧を超えるまでの間、上記「Ｈ」レベルの出力がダイオードを介して前記ゲートに加えられることになる。
上記の理由から、引用文献１に開示された技術によっては、パワーＭＯＳＦＥＴのゲートの電気的特性を精度良くチェックすることができない。
【００１０】
そこで、本発明の目的は、上記従来技術の問題点を克服し、ＭＯＳ型半導体素子のスクリーニングを簡易かつ低コストな手段を用いて高精度に行うことが可能な半導体装置及びゲート耐圧試験方法を提供することにある。
【課題を解決するための手段】
【００１１】
本発明は、ドライバ回路と、該ドライバ回路の出力素子からの信号をゲートに入力して作動するＭＯＳ型半導体素子とを備える半導体装置に係るものである。上記目的を達成するため、本発明では、前記ドライバ回路が、ゲート耐圧試験時にゲート耐圧試験用電圧をＭＯＳ型半導体素子のゲートに印加する試験用電圧印加端子と、ゲート耐圧試験時に、出力素子をオフ状態に固定する出力素子オフ手段とを備えた構成を有する。
【００１２】
前記ドライブ回路の出力素子は、プッシュプル回路を構成するものであっても良い。前記ドライバ回路は、例えば、パルス幅変調された信号に基づくオン・オフ信号を前記出力素子から出力するように構成される。
【００１３】
本発明は、ドライバ回路と、該ドライバ回路の出力素子からの信号をゲートに入力して作動するＭＯＳ型半導体素子とを備える半導体装置において、該ＭＯＳ型半導体素子のゲート電流値に基づいて、ゲート耐圧が不良か否かを判定するゲート耐圧試験方法に係るものである。このゲート耐圧試験方法においては、ドライブ回路の出力素子をオフ状態に固定するステップと、ゲート耐圧試験用電圧をＭＯＳ型半導体素子のゲートに印加して、ゲート電流を測定するステップとを含むことによって、上記目的を達成している。
【００１４】
前記ゲート電流を測定するステップは、ゲート耐圧試験用電圧として、第１の電圧をＭＯＳ型半導体素子のゲートに印加し、その状態で第１のゲート電流を測定するステップと、ゲート耐圧試験用電圧として、第１の電圧よりも大きい第２の電圧をＭＯＳ型半導体素子のゲートに印加するステップと、ゲート耐圧試験用電圧として、第１の電圧と同じ大きさである第３の電圧をＭＯＳ型半導体素子のゲートに印加し、その状態で第２のゲート電流を測定するステップと、前記第１のゲート電流の測定値と前記第２のゲート電流の測定値とを比較して、該比較結果に基づいて、ゲート耐圧が不良であるか否かを判定するステップとを含むことができる。
【００１５】
本発明の実施形態では、前記第２の電圧として、ＭＯＳ型半導体素子のゲートに対する最大定格電圧を用いている。
【発明の効果】
【００１６】
本発明によれば、ゲート耐圧試験時に、ＭＯＳ型半導体のゲートを駆動するドライバ回路の出力素子がオフ状態に固定されるので、該ドライバ回路の出力がハイインピーダンスとなって、ＭＯＳ型半導体のゲートとドライバ回路とが電気的に切り離される。つまり、ＭＯＳ型半導体のゲートとドライバ回路の間に、上記ヒューズ又はダイオードといった専用の切り離し手段を設けることなく、両者間を電気的に切り離すことができる。そして、ヒューズ又はダイオードといった専用の切り離し手段を設けた場合には、ゲート耐圧試験時にＭＯＳ型半導体のゲートとドライバ回路の間を電気的に再接続する工程が必要となるが、そのような工程は不要となる。
したがって、本発明に係る半導体装置においては、ＭＯＳ型半導体のゲートとドライバ回路との電気的な切り離し及び再接続を簡易かつ低コストで実現することができる。
【００１７】
また、上記ヒューズ又はダイオードといった専用の切り離し手段を使用しないので、それらの影響を受けることなく、ＭＯＳ型半導体の電気的特性チェックを精度良く行うことができる。その結果、より精度の高いスクリーニングが可能となる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施の形態を添付の図により説明する。図１に本発明の実施形態に係る半導体装置の回路図を示す。
【００１９】
本実施形態係る半導体装置は、スイッチング電源を構成する半導体集積回路１０である。この半導体集積回路１０は、スイッチング電源の構成要素であるドライバ回路１２と、該ドライバ回路１２によって駆動されるパワーＭＯＳＦＥＴ１４を備えている。
【００２０】
ドライバ回路１２は、電源部１８を備える。電源部１８は、トランジスタＱ１とトランジスタＱ２とからなる第１の増幅回路と、トランジスタＱ３とトランジスタＱ４とからなるダーリントン接続構成の第２の増幅回路と、その出力ライン１ａと接地間に並列に接続されたツェナーダイオードＺＤ１及び抵抗Ｒ５とを備えている。上記トランジスタＱ１のベースは、半導体集積回路１０に内蔵された図示していない電圧レギュレータの出力に接続されている。この電圧レギュレータは、電源電圧ＶＣＣに基づいて規定の安定化した電圧を出力する。電源部１８は、上記電圧レギュレータの出力（例えば、５Ｖ）に基づいて、所定の電圧（本実施形態では、５Ｖ）を出力するように構成されている。
【００２１】
この電源部１８の出力は、ドライバ回路における直列接続された最終段の出力素子Ｍ２及びＭ３に上記出力ラインｌａを介して供給される。出力ライン１ａには、入力端子ＶＤＲＶが接続されている。この入力端子ＶＤＲＶは、後述のゲート耐圧試験時に、出力素子Ｍ２の寄生ダイオードＤ1のオン動作を防止するための電圧を入力するものである。
【００２２】
本実施形態において、ＰチャネルＭＯＳＦＥＴである上記出力素子Ｍ２と、ＮチャネルＭＯＳＦＥＴである上記出力素子Ｍ３は、出力ライン１ａと接地間においてプッシュプル回路を構成している。出力素子Ｍ２及び出力素子Ｍ３の間には、スイッチングノイズ抑制用抵抗Ｒ３が設けられ、かつ出力ライン１ｂが接続されている。
【００２３】
上記出力ライン１ｂは、前記パワーＭＯＳＦＥＴ１４のゲートに接続され、かつプルダウン抵抗Ｒ４を介して接地されている。端子ＶＧは、後述の試験用電圧を印加するものであり、上記出力ライン１ｂに接続されている。
【００２４】
インバータＩＮＶ１には、半導体集積回路１０に内蔵された図示しないＰＷＭ信号発生回路が接続されている。このＰＷＭ信号発生回路の構成は周知であるので、ここではそれについての説明は省略する。インバータＩＮＶ１の出力は、オア回路ＯＲ１を介して、ノア回路ＮＯＲ１の第１入力及びナンド回路ＮＡＮＤ１の第３入力に接続されている。
ノア回路ＮＯＲ１の出力は、インバータＩＮＶ４を介して、出力素子Ｍ２のゲートとナンド回路ＮＡＮＤ１の第１入力とに接続されている。また、ナンド回路ＮＡＮＤ１の出力は、インバータＩＮＶ５を介して、出力素子Ｍ３のゲートとノア回路ＮＯＲ１の第３入力とに接続されている。
【００２５】
信号入力端子ＴＥＳＴは、ゲート耐圧試験時に、Ｈレベルの信号を入力するために設けられている。この信号入力端子ＴＥＳＴは、インバータＩＮＶ２の入力に接続され、かつプルダウン抵抗Ｒ２を介して接地されている。インバータＩＮＶ２の出力は、インバータＩＮＶ３を介してノア回路ＮＯＲ１の第２入力に接続されると共に、ナンド回路ＮＡＮＤ１の第２入力に接続されている。
【００２６】
上記ドライブ回路１２には、半導体集積回路１０に内蔵された図示していないＵＶＬＯ（低電圧ロックアウト）回路からの出力信号が入力される。ＵＶＬＯ回路の出力信号は、上記オア回路ＯＲ１の第１入力に加えられるとともに、前記電源部１８におけるトランジスタＱ３のベースに接続されたＮチャネルＭＯＳＦＥＴＭ１のゲートに加えられる。
【００２７】
上記ＵＶＬＯ回路は、低電圧による半導体集積回路１０の誤動作を防止するため、電源電圧ＶＣＣを監視して、電源電圧ＶＣＣが所定の電圧よりも低い場合には、Ｈレベルの警告信号を出力し、電源電圧ＶＣＣが前記所定の電圧以上である場合にはＬレベルの正常信号を出力する。Ｈレベルの警告信号が出力された場合、オア回路ＯＲ１からの出力がＨレベルに固定されて出力素子Ｍ２がオフすると共に、ＮチャネルＭＯＳＦＥＴＭ１がオン状態となって前記電源部１８からの出力が遮断される。
【００２８】
次に、本実施形態に係る半導体集積回路１０の動作について説明する。初めに、ゲート耐圧試験時以外での通常動作について説明する。
【００２９】
インバータＩＮＶ１に入力される前記ＰＷＭ信号発生回路からのＰＷＭ信号は、該インバータＩＮＶ１で反転された後、オア回路ＯＲ１に加えられる。したがって、ＵＶＬＯ回路からの信号がＬレベルであるとすると、オア回路ＯＲ１からは反転されたＰＷＭ信号が出力される。
【００３０】
通常動作時において、信号入力端子ＴＥＳＴはプルダウン抵抗Ｒ２によってＬレベルに固定されている。したがって、ノア回路ＮＯＲ１の第２入力はＬレベル、ナンド回路ＮＡＮＤ１の第２入力はＨレベルの状態になる。
この状態において、オア回路ＯＲ１の出力がＨレベルのときには、ノア回路ＮＯＲ１の出力がＬレベル、インバータＩＮＶ４の出力がＨレベル、ナンド回路ＮＡＮＤ１の出力がＬレベル、インバータＩＮＶ５の出力がＨレベルになる。したがって、出力素子Ｍ２及び出力素子Ｍ３のゲートが、共にＨレベルになって、出力素子Ｍ２はオフ状態に、出力素子Ｍ３はオン状態になる。
一方、オア回路ＯＲ１の出力がＬレベルのときには、出力素子Ｍ２及び出力素子Ｍ３のゲートが共にＬレベルになるので、出力素子Ｍ２はオン状態に、出力素子Ｍ３はオフ状態になる。
【００３１】
以上の説明から明らかなように、出力素子Ｍ２及び出力素子Ｍ３のゲートには、ＰＷＭ信号に基づく同一論理レベルの信号が繰り返し加えられる。これにより、出力素子Ｍ２と出力素子Ｍ３は、交互にオン・オフ状態を繰り返し、その結果、出力ライン１ｂには、ＰＷＭ信号に基づくゲート駆動信号が出力される。パワーＭＯＳＦＥＴ１４は、上記ゲート駆動信号によりオン・オフ動作して、図示していない負荷を駆動する。
【００３２】
次にゲート耐圧試験時の半導体集積回路１０の動作について説明する。ゲート耐圧試験時には、信号入力端子ＴＥＳＴにＨレベルの信号が入力される。これに伴い、インバータＩＮＶ２の出力はＬレベル、インバータＩＮＶ３の出力はＨレベル、ノア回路ＮＯＲ１の出力はＬレベル、インバータＩＮＶ４の出力はＨレベル、ナンド回路ＮＡＮＤ１の出力はＨレベル、インバータＩＮＶ５の出力はＬレベルとなる。したがって、出力素子Ｍ２は、そのゲートがＨレベルになってオフし、また出力素子Ｍ３は、そのゲートがＬレベルになってオフする。つまり、出力素子Ｍ２と出力素子Ｍ３は、共にオフ状態となる。
【００３３】
上記に説明したように、本実施形態に係るドライブ回路１２では、信号入力端子ＴＥＳＴをＨレベルにすることにより、出力素子Ｍ２、Ｍ３を共にオフさせることができる。なお、信号入力端子ＴＥＳＴをＨレベルにした場合には、インバータＩＮＶ１に入力されるＰＷＭ信号の論理レベルによらず、出力素子Ｍ２、Ｍ３が、共にオフ状態に固定される。
なお、上記のように要素ＩＮＶ２、ＩＮＶ３、ＮＯＲ１、ＩＮＶ４、ＮＡＮＤ１及びＩＮＶ５は、出力素子Ｍ２、Ｍ３のオフ手段及びオフ解除手段を構成している。
【００３４】
上記のように出力素子Ｍ２と出力素子Ｍ３を共にオフ状態に固定した後、入力端子ＶＤＲＶに所定の電圧を印加して、前記電源部１８の出力ライン１ａの電圧を後述する試験用印加電圧と同じ大きさまで上げる。これは、パワーＭＯＳＦＥＴ１４のゲートに試験用電圧を印加するときに、出力素子Ｍ２の寄生ダイオードＤ１が導通しないようにするためである。本実施形態では、後述の試験用印加電圧が７Ｖのため、電源部１８の出力ライン１ａの電圧を７Ｖまで上げる。
なお、上記入力端子ＶＤＲＶに電圧を印加する代わりに、トランジスタＱ１のベースに接続した端子ＶＤＤに電源部１８の出力電圧を７Ｖにするための電圧を印加しても良い。前記電圧レギュレータは、シリーズレギュレータとしての構成を有するので、上記端子ＶＤＤへの電圧印加によって、前記電圧レギュレータがダメージを受けることはない。
【００３５】
次に、試験用電圧印加端子ＶＧに試験用電圧を印加して、パワーＭＯＳＦＥＴ１４のゲート電圧を７Ｖに上げる。なお、本実施形態におけるパワーＭＯＳＦＥＴ１４の最大定格電圧は７．５Ｖである。上記試験用電圧７Ｖが、パワーＭＯＳＦＥＴ１４のゲートに印加されている状態で、該ゲートに流れる電流を測定する。電流は、例えば、試験用電圧印加端子ＶＧに直列に接続した電流測定手段によって測定される。
ゲート酸化膜の欠陥等のために、試験用電圧７Ｖの印加によって絶縁破壊が生じた場合は、ゲートに漏れ電流が生じる。したがって、ゲート電流の測定により、パワーＭＯＳＦＥＴ１４のゲート耐圧が不良である半導体集積回路１０を検出して、スクリーニングすることができる。
【００３６】
ところで、本実施形態においては、パワーＭＯＳＦＥＴ１４のゲートに接続されているプルダウン抵抗Ｒ４に電流が流れることを考慮する必要がある。すなわち、本実施形態では、プルダウン抵抗Ｒ４の値が１ＭΩに設定されているので、試験用電圧印加端子ＶＧに７Ｖの試験用電圧を入力した場合には、該抵抗Ｒ４に７μＡの電流が流れることになる。なお、プルダウン抵抗Ｒ４は、起動時のパワーＭＯＳＦＥＴの誤動作を防止するために設けたものであるから、スイッチ等で切り離すことができない。
【００３７】
試験用電圧印加端子ＶＧへの入力電圧を増加させていった場合、該端子ＶＧから出力ライン１ｂに流れ込む電流は、図２に例示する形態で変化する。この図において線形に増加する電流は、プルダウン抵抗Ｒ４に流れる電流を示している。また、７．３Ｖ付近で急激に増加する電流は、ゲートの絶縁破壊による漏れ電流とプルダウン抵抗Ｒ４に流れる電流との合成電流である。
【００３８】
上記のように、パワーＭＯＳＦＥＴ１４のゲートに７Ｖの電圧を印加したときの測定電流の値が、プルダウン抵抗Ｒ４に流れる電流値よりも明らかに大きい場合には、ゲートの絶縁破壊による漏れ電流が生じていると判定して、つまり、ゲートの耐圧が不良であると判定して、当該半導体集積回路１０をスクリーニングする。
【００３９】
一方、測定した電流の値が、プルダウン抵抗Ｒ４に流れる電流値と同じか又は所定の許容範囲内の値と認められる場合には、さらに精度の高いゲート耐圧試験を実現するため、試験用電圧印加端子ＶＧにパワーＭＯＳＦＥＴ１４のゲートに対する最大定格電圧である７．５Ｖの電圧を入力し、その後、試験用電圧印加端子ＶＧに再び７Ｖの電圧を入力して、電流を測定する。そして、７．５Ｖ印加前後の電流値、すなわち最初に７Ｖの電圧をゲートに印加して測定した電流値と、７．５Ｖの電圧をゲートに印加した後に再度７Ｖの電圧をゲートに印加して測定した電流値とを比較して、その相違が所定の許容値を越える場合に、ゲート耐圧不良であると判定する。本実施形態では、上記最初の測定電流値に対して後の測定電流値が１μＡ以上変化している場合に、ゲート耐圧不良であると判定している。
【００４０】
なお、本実施の形態ではパワーＭＯＳＦＥＴ１４のゲートに７．５Ｖの電圧を印加するときの電流測定は実施しないので、７．５Ｖ印加時に寄生ダイオードＤ１が導通してもゲート耐圧試験としては問題ない。従い、パワーＭＯＳＦＥＴ１４のゲートに７．５Ｖの電圧を印加するときは、電源部１８の出力ライン１ａの電位を７Ｖのままとしてもよい。但し、試験用電圧印加端子ＶＧに外付けされた電源が寄生ダイオードＤ１導通時の電流を供給しきれない場合や、別の試験仕様において７．５Ｖ印加時の電流測定を実施する場合は、端子ＶＤＲＶ又は端子ＶＤＤへの入力電圧を変更して電源部１８の出力ライン１ａの電位を７．５Ｖに変更する必要がある。
【００４１】
ところで、本実施形態によれば、上記ゲート耐圧試験時において、パワーＭＯＳＦＥＴ１４のゲートを駆動するドライバ回路１２の出力素子Ｍ２及び出力素子Ｍ３が共にオフ状態に固定されるので、ドライバ回路１２の出力インピーダンスがハイインピーダンスとなって、パワーＭＯＳＦＥＴ１４のゲートとドライバ回路１２とが電気的に切り離される。つまり、パワーＭＯＳＦＥＴ１４のゲートとドライバ回路１２の間に、専用の切り離し手段を設けることなく、両者間を電気的に切り離すことができる。
【００４２】
そして、両者間を再接続するための特別な工程を経ることなく、信号入力端子ＴＥＳＴを再びＬレベルにすることによって、パワーＭＯＳＦＥＴ１４のゲートとドライバ回路１２とを電気的に再接続することができる。したがって、本実施形態においては、パワーＭＯＳＦＥＴ１４のゲートとドライバ回路１２との電気的な切り離し及び再接続を簡易かつ低コストで実現することができる。
【００４３】
また、試験時に上記出力素子Ｍ２及び出力素子Ｍ３がオフ状態に固定されていることから、ドライバ回路１２側からの漏れ電流がゲート電流の測定値に影響を与えることがない。このため、信頼性の高いゲート耐圧試験結果を得て、より精度の高いスクリーニングを実行することが可能となる。
【００４４】
加えて、上記に説明した試験用電圧を３回印加するゲート耐圧良否判定処理を行うことによって、さらに精度の高いスクリーニングを実行することが可能となる。
【００４５】
上記実施形態において説明した試験用電圧のゲートへの印加、ゲート電流の測定、ゲート電流測定値に基づくゲート耐圧が不良か否かの判定等を含むゲート耐圧試験方法は、図示していないコンピュータ等のプロセッサにより自動的に実行することができる。また、本発明にかかる半導体装置は、スイッチング電源以外の用途に用いられる半導体装置として構成することもできる。また、本発明のＭＯＳ型半導体素子として、上記実施形態ではパワーＭＯＳＦＥＴを例示したが、パワーＭＯＳＦＥＴに限定されるものではなく、例えば、ＩＧＢＴ（Insulated Gate Bipolar Transistor）であってもよい。
【図面の簡単な説明】
【００４６】
【図１】本発明の一実施形態に係る半導体装置の構成を示す回路図である。
【図２】本発明の一実施形態に係る試験用印加電圧と電圧の印加に伴って生じる電流との関係を示すグラフである。
【符号の説明】
【００４７】
１０  半導体集積回路
１２  ドライバ回路
１４  パワーＭＯＳＦＥＴ
１８  電源部
【図１】
2008294334.tif 000003
【図２】
2008294334.tif 000004