(57)【要約】【課題】パッドピッチが異なるチップ同士の接続を容易に行うことができる半導体装置を提供する。【解決手段】本発明にかかる半導体装置は、第１のパッドが第１の間隔で配置された第１の半導体チップ２０と、第２のパッドが第１の間隔より大きい間隔である第２の間隔で配置された第２の半導体チップ３０と、第１の半導体チップ２０と第２の半導体チップ３０との間に配置され、第１の間隔で配置された第１中継パッド４０ａが第１の半導体チップ２０と対向する辺に沿って形成され、第２の間隔で配置された第２中継パッド４０ｂが第２の半導体チップ３０と対向する辺に沿って形成されている中継基板４０とを有し、中継基板４０を介して第１の半導体チップ２０と第２の半導体チップ３０とを接続する。【選択図】図１
2008141084.tif 000002
【特許請求の範囲】
【請求項１】
第１のパッドが第１の間隔で配置された第１の半導体チップと、
第２のパッドが前記第１の間隔より大きい間隔である第２の間隔で配置された第２の半導体チップと、
前記第１の半導体チップと前記第２の半導体チップとの間に配置され、前記第１の間隔で配置された前記第１中継パッドが前記第１の半導体チップと対向する辺に沿って形成され、前記第２の間隔で配置された第２中継パッドが前記第２の半導体チップと対向する辺に沿って形成されている中継基板とを有し、
前記中継基板を介して前記第１の半導体チップと前記第２の半導体チップとを接続する半導体装置。
【請求項２】
前記中継基板は、前記第２の半導体チップにおける前記第１の半導体チップと対向する辺とは異なる他の辺と対向する辺を有する
ことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記中継基板はコの字形状又はＨの字形状である
ことを特徴とする請求項１又は２記載の半導体装置。
【請求項４】
前記第１中継パッド及び前記第２の中継パッドのうち少なくとも一方は、前記第１の半導体チップと前記第２の半導体チップが対向する辺に加えて、当該辺とは異なる辺に沿って形成される
ことを特徴とする請求項３記載の半導体装置。
【請求項５】
前記中継基板は、前記半導体装置内で送受信される信号のノイズを低減する素子を有する
ことを特徴とする請求項１乃至４のいずれか１項記載の半導体装置。
【請求項６】
前記素子は、チップコンデンサ、チップ抵抗、及びレギュレータのうち少なくとも１つからなる
ことを特徴とする請求項５記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数のチップを１パッケージ化したＳｉＰ（Ｓｙｓｔｅｍ  ｉｎ  Ｐａｃｋａｇｅ）に搭載される半導体チップを接続する中継基板を有する半導体装置に関する。
【背景技術】
【０００２】
基板上に搭載する半導体チップ等の高密度化と供に半導体装置の小型化及び薄型化が進んでいる。このような半導体装置には、例えば、半導体装置を略チップサイズにしたＳｉＰがある。ＳｉＰは、複数の異なる機能の半導体チップを単一の基板上に形成し単一パッケージ化したものである。そして、ＳｉＰ内部において、ＳｉＰに搭載された半導体チップ同士の信号の送受信を行うと供に、所望の信号をＳｉＰ外部に引き出す構造を有している。
【０００３】
このようなＳｉＰを用いた半導体システムが特許文献１に記載されている。特許文献１に記載の半導体システムは、ＳｉＰ内のそれぞれの半導体チップ上に配置されたパッド同士がボンディングワイヤを用いて接続されている。しかしながら、特許文献１に記載の半導体装置は、半導体チップ同士を直接ボンディングワイヤで接続している。このため、ボンディングワイヤを介して送受信される信号がノイズの影響を受けやすいという問題点があった。
【０００４】
半導体チップを相互に直接接続しないで、中継基板を介して接続する半導体装置としては、特許文献２乃至４がある。特許文献２に記載の半導体装置は、２つの半導体チップ（電力用素子）を、中継基板を介して並列に接続したものである。これは、同時に並列動作を行うことを目的としているため、特許文献１とは異なり、半導体チップ（電力用素子）相互に信号を送受信する構成ではない。また、主半導体チップ（主電力用素子）にのみ電流検出端子が設けられており、この電流検出端子、両半導体チップ（電力用素子）に共通するゲート制御電極及びソース制御電極の３端子が中継基板内を配線で引き回されて外部に引き出される構造を有している。すなわち、特許文献２に記載の半導体装置は、この３本の配線をできるだけ近づけることにより、周囲磁界の影響を最小限にし、その結果、電流検出精度を向上させるものである。このため、特許文献１のように、半導体チップ間で送受信される信号のノイズが問題となることはない。
【０００５】
特許文献２に対し、半導体チップが相互に中継基板を介して接続されている半導体装置が特許文献３及び特許文献４に記載されている。特許文献３に記載の半導体装置は、第１のＩＣチップと第２のＩＣチップが対向して配置されている。そして、第１のＩＣチップ及び第２のＩＣチップに対向して第３のＩＣチップが配置されている。すなわち、第３のＩＣチップの一辺に対向する位置に第１のＩＣチップと第２のＩＣチップが並列に配置されている。第１のＩＣチップ及び第２のＩＣチップと第３のＩＣチップの間には中継基板が形成されている。そして、第１のＩＣチップ上に形成されたパッド、第２のＩＣチップ上に形成されたパッド、及び第３のＩＣチップ上に形成されたパッドをそれぞれ中継基板に接続することによって、中継基板を介してそれぞれのＩＣチップが相互に接続されている。
【０００６】
また、特許文献４に記載の半導体装置を図４に示す。図４に示す半導体装置は、支持基板９１上にチップ９２乃至９５が配置されている。そして、チップ９２上には複数の入出力端子９２ａ、チップ９３上には入出力端子９３ａ、チップ９４上には入出力端子９４ａがそれぞれ配置されている。また、チップ９５上には複数の入出力端子９５ａ及び９５ｂが配置されている。チップ９２上に配置された入出力端子９２ａは配線９６によって支持基板９１上に配置された入出力端子９１ａと接続されている。同様に、チップ９３上に形成された入出力端子９３ａは配線９７によって入出力端子９１ａと、チップ９４上に形成された入出力端子９４ａは配線９８によって入出力端子９１ａと接続されている。チップ９２及びチップ９３はチップ９５を介して接続されている。すなわち、入出力端子９２ａとチップ９５の入出力端子９５ａとが配線９９によって、入出力端子９３ａとチップ９５の入出力端子９５ｂとが配線１００によって接続されている。さらに、チップ９３とチップ９４とが配線１０１によって接続されている。チップ９５は複数の配線層で構成されている。このため、入出力端子９５ａと入出力端子９５ｂはチップ９５内で接続されている。すなわち、チップ９２とチップ９３はチップ９５を介して相互に接続されている。
【特許文献１】特開平１１−０８６５４６号公報
【特許文献２】特開平８−２０３９２１号公報
【特許文献３】特開平２−２７７５８号公報
【特許文献４】特開２００１−２６７４９３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、特許文献３及び特許文献４に記載の従来の半導体装置は、それぞれの半導体チップ上に形成されたパッドのパッド間距離（以下、パッドピッチという。）が一定の場合のみが想定されていた。すなわち、パッドピッチが半導体チップ毎に異なる場合は想定されていなかった。近年、パッドピッチが異なる半導体チップのパッドを接続することがユーザから要求されている。以下にパッドピッチが異なる場合について説明する。
【０００８】
近年、半導体装置の製造プロセスや組み立て技術の進歩が著しく、１〜２年で新しい半導体チップが開発されている。このため、新たに開発された半導体チップと従来の半導体チップとを同一の半導体装置に搭載する場合がある。すなわち、異なる世代の半導体チップを同一の半導体装置に搭載する場合がある。例えば、最先端の中央演算処理装置（ＣＰＵ）と２乃至３世代前等の古いゲートアレイとを単一の半導体装置に搭載する場合が考えられる。最先端のＣＰＵは高速動作が可能となるように最新の製造プロセスで設計製造される。一方、ゲートアレイは従来から用いられている製造プロセスで製造される。このような場合に半導体チップ上に形成されるパッドのパッドピッチが異なることとなる。また、半導体装置に搭載する全てのチップを新たに設計開発することにより、チップの開発等にかかる一連の工程に必要な時間であるＴＡＴ（Ｔｕｒｎ  Ａｒｏｕｎｄ  Ｔｉｍｅ）が長くなる。このＴＡＴを短縮するために、機能変更等をしたいチップのみ設計製造を行う場合があるため、単一の半導体装置において異なるパッドピッチを有するチップが搭載される場合がある。
【０００９】
半導体チップ毎にパッドピッチが異なることにより、半導体チップが対向する辺にそれぞれ形成されるパッド数が異なる。しかしながら、従来の中継基板は、半導体チップのパッドピッチが異なる場合が想定されておらず、半導体チップのパッドピッチに係らず中継基板に形成されているパッドは一律一定幅で形成されていた。このため、それぞれの半導体チップに形成され、中継基板を介して半導体チップの相互接続を行うパッドが、中継基板に接続されず、相互接続できないパッドを有するという問題点があった。なお、特許文献２に記載の半導体装置は、パッドピッチの異なる半導体チップ間の接続において、半導体チップ間に中継基板を介在させ、半導体チップ間で信号の送受信を行うものではない。
【課題を解決するための手段】
【００１０】
本発明に係る半導体装置は、第１のパッドが第１の間隔で配置された第１の半導体チップと、第２のパッドが前記第１の間隔より大きい間隔である第２の間隔で配置された第２の半導体チップと、前記第１の半導体チップと前記第２の半導体チップとの間に配置され、前記第１の間隔で配置された前記第１中継パッドが前記第１の半導体チップと対向する辺に沿って形成され、前記第２の間隔で配置された第２中継パッドが前記第２の半導体チップと対向する辺に沿って形成されている中継基板とを有し、前記中継基板を介して前記第１の半導体チップと前記第２の半導体チップとを接続するものである。
【００１１】
本発明においては、第１の半導体チップ上に第１の間隔で配置される第１のパッドと第２の半導体チップ上に形成される第２のパッドのパッド間隔が異なる場合にそれぞれのパッドの間隔に応じたパッドを有する中継基板を用いることによって、第１の半導体チップと第２の半導体チップを相互に接続することができる。
【発明の効果】
【００１２】
本発明によれば、パッドピッチが異なるチップ同士の接続を容易に行うことができる。
【発明を実施するための最良の形態】
【００１３】
実施の形態１．
以下、本実施の形態について、図１を参照しながら詳細に説明する。本実施の形態は、本発明をＳｉＰに適用したものである。図１は本実施の形態にかかるＳｉＰの斜視図である。図１に示すように、ＳｉＰは複数層からなる基板１０上に第１の半導体チップ（以下、第１チップという。）２０と第２の半導体チップ（以下、第２チップという。）３０と、複数の配線層からなる中継基板４０と、周辺パッド５０を有する。ここで、基板１０上であって第１チップ２０及び／又は第２チップ３０の間にグランド又は電源と接続されたチップ搭載基板（図示せず）を形成してもよい。
【００１４】
基板１０は例えば、ＰＢＧＡ（Ｐｌａｓｔｉｃ  Ｂａｌｌ  Ｇｒｉｄ  Ａｒｒａｙ）基板であって、裏面に半田ボール６０が形成されている。第１チップ２０は複数の第１接続パッド２０ａを有する。本実施の形態では、例えば、第１接続パッド２０ａは２列に形成されていて、列を互いにずらして千鳥状に形成されている。そして、第１接続パッド２０ａのうち、後述する第２接続パッド３０ｂと中継基板４０を介して接続される第１接続パッド２０ｂを有する。本実施の形態では第１接続パッド２０ｂは第１チップ２０と第２チップ３０が対向する辺（以下、対向辺という。）に沿って形成されていることとする。また、第２チップ３０は複数の第２接続パッド３０ａを有する。本実施の形態では、第２接続パッド３０ａは２列に形成されていて、列を互いにずらして千鳥状に形成されている。そして、第２接続パッド３０ａのうち、第１接続パッド２０ａと中継基板４０を介して接続される第２接続パッド３０ｂを有する。
【００１５】
中継基板４０は、第１接続パッド２０ｂと接続される第１中継パッド４０ａ及び第２接続パッド３０ｂと接続される第２中継パッド４０ｂを有する。また、中継基板４０は例えば、コの字形状（馬蹄型あるいはＵの字形状）に形成されていることとする。そして、コの字形状（馬蹄型あるいはＵの字形状）に形成された中継基板４０は第１チップ２０と第２チップ３０の間であって、第２チップ３０を囲むように配置されている。ここで、本実施の形態においては、第１チップ２０上に形成される第１接続パッド２０ａ及び２０ｂと、第２接続パッド３０ａ及び３０ｂのパッドピッチが異なる。具体的には、第１接続パッド２０ａ及び２０ｂのパッドピッチが、第２接続パッド３０ａ及び３０ｂのパッドピッチより短い。
【００１６】
このため、本実施の形態では、中継基板４０上に、第１接続パッド２０ａのうち中継基板４０と接続される第１接続パッド２０ｂのパッドピッチに対応した第１中継パッド４０ａ、及び第２接続パッド３０ａのうち中継基板４０と接続される第２接続パッド３０ｂのパッドピッチに対応した第２中継パッド４０ｂを設ける。第１中継パッド４０ａは第１チップ２０と対抗する辺に沿って形成されており、第２中継パッド４０ｂは第２チップ３０と対向する辺に沿って形成される。これにより、パッドピッチが異なる半導体チップを単一のＳｉＰに搭載する場合にも、中継基板４０を介して半導体チップを接続することができる。また、第１接続パッド２０ｂのパッドピッチに対応した第１中継パッド４０ａ、及び第２接続パッド３０ｂのパッドピッチに対応した第２中継パッド４０ｂを設けたため、後述するボンディングワイヤ７０ｂを平面上において対向辺に対して略直交して接続することができる。これにより、例えば、第１接続パッド２０ｂと第１中継パッド４０ａとを接続するボンディングワイヤ７０ｂの配線長を略最短長にすることができる。さらに、ボンディングワイヤ７０ｂを介して送受信される信号のノイズを抑制することができる。
【００１７】
また、第１チップ２０及び第２チップ３０上に配置される接続パッドのパッドピッチが異なるため、第１チップ２０上及び第２チップ３０上であって対向辺に沿ってそれぞれ形成される接続パッドのパッド数が異なる。本実施の形態では、第１接続パッド２０ａ及び２０ｂのパッドピッチが、第２接続パッド３０ａ及び３０ｂのパッドピッチより短いため、第１チップ２０上の対向辺に沿って形成される第１接続パッド２０ｂ数が、第２チップ３０上の対向辺に沿って形成される第２接続パッド３０ａ数より多い。このため、第２チップ３０上の対向辺に沿って形成される第２接続パッド３０ａを第１接続パッド２０ｂと接続される第２接続パッド３０ｂとした場合、対向辺に形成されている第２接続パッド３０ｂのみでは第１接続パッド２０ｂを全て接続することができないこととなる。
【００１８】
そこで、本実施の形態では、第２チップ３０上において対向辺に沿って形成されている第２接続パッド３０ｂに加えて、対向辺とは異なる他の辺に沿って形成されている第２接続パッド３０ａの一部を第２接続パッド３０ｂとする。例えば、対向辺の両隣の辺に沿って形成されている第２接続パッド３０ａの一部を中継基板４０ｂと接続する第２接続パッド３０ｂとする。すなわち、第２チップ３０の３辺に沿って、第２接続パッド３０ｂが形成される。
【００１９】
ここで、本実施の形態の中継基板４０はコの字形状（馬蹄形あるいはＵの字形状）に形成されている。すなわち、第２チップ３０の３辺に対向する辺を有する型に形成されている。このため、第２チップ３０上であって対向辺とは異なる他の辺に沿って形成され、第２接続パッド３０ｂと接続される第２中継パッド４０ｂを形成することができる。これにより、第１チップ２０上であって対向辺に沿って形成されている第１接続パッド２０ｂを、中継基板４０を介して第２チップ３０上に形成された第２接続パッド３０ｂと接続することができる。この第１接続パッド２０ｂと第１中継パッド４０ａ及び第２接続パッド３０ｂと第２中継パッド４０ｂはそれぞれボンディングワイヤ７０ｂを用いて接続されている。
【００２０】
そして、第１接続パッド２０ａ及び第２接続パッド３０ａは周辺パッド５０とボンディングワイヤ７０ａを用いて接続されている。この周辺パッド５０は、例えば、基板１０内で半田ボール６０に接続されていて、ＳｉＰ外部と信号の送受信の出入力を行う送受信パッド等である。
【００２１】
ここで、中継基板４０について図２を用いてさらに詳細に説明する。図２に中継基板４０が有する層の斜視図及び分解斜視図を示す。図２に示すように、中継基板４０は、例えば４層で構成されている。１層目に第１チップ２０に供給される電源及び第２チップ３０に供給される電源からなる電源層４１、２層目に第１接続パッド２０ｂと第２接続パッド３０ｂを接続する配線が形成されている配線層４２、３層目に第１チップ２０及び第２チップ３０にグランド電圧を供給するグランド層４３、４層目に第１接続パッド２０ｂと、第２チップ３０上で対向辺とは異なる他の辺に沿って配置される第２接続パッド３０ｂとを接続する配線及び後述するチップコンデンサ用パッド４６ａが形成されている配線層４４、そして、４層目の上にチップコンデンサ用パッド４６ｂを有するカバー層４５が形成されている。また、カバー層４５には、第１チップ２０と対向する辺に沿って第１接続パッド２０ｂと接続される第１中継パッド４０ａが形成されている。また、第２チップ３０と対向する辺に沿って第２接続パッド３０ｂと接続される第２中継パッド４０ｂが形成されている。これらの層は例えば、有機基板で形成されている。
【００２２】
すなわち、中継基板４０上の第１接続パッド４０ａと接続された第１パッド２０ｂと、中継基板４０上の第２接続パッド４０ｂと接続された第２接続パッド３０ｂとが中継基板４０内の配線層４２及び４４等で接続されている。例えば、第１チップ２０と第２チップ３０をボンディングワイヤのみで接続させる場合、このボンディングワイヤを介して送受信される信号はノイズの影響を受けやすい。しかしながら、本実施の形態では、有機基板に配線を形成した中継基板４０を介して第１チップ２０と第２チップ３０の信号の送受信を行っている。このため、配線内の信号が受けるノイズの影響を低減することができる。
【００２３】
また、中継基板４０の配線層４２及び配線層４４を介して送受信される信号の速度等に応じて、グランド層４３及び配線層４４をマイクロストリップライン構造にすることが可能である。また、グランド層４３、配線層４２、及び電源層４１をストリップライン構造にすることが可能である。これにより、例えば、グランド層４３と配線層４４又は配線層４２間の信号の送受信の際に発生する反射ノイズを低減することができる。これを、配線のＳＩ（Ｓｉｇｎａｌ  Ｉｎｔｅｇｒｉｔｙ）特性向上という。さらに、適宜中継基板４０の層数を増加させてもよい。例えば、配線層４２と配線層４４の間に絶縁層を挟むことが考えられる。これにより、例えば、高速信号の送受信を行う場合は、第１チップ２０と第２チップ３０とを接続する配線が形成されている配線層４２及び４４を複数の絶縁層で挟むことによって信号のノイズを低減することができる。すなわち、第１チップ２０と第２チップ３０を接続する配線のＳＩ特性を向上させることができる。さらに、基板１０上に複数の半導体チップを有する場合は、１層目の電源層４１を半導体チップの電源の数に合わせて複数の電源に分離させることが好ましい。これにより、それぞれの半導体チップに安定して電源電圧を供給することができる。
【００２４】
そして、配線層４４に設けたチップコンデンサ用パッド４６ａ及びカバー層４５に設けたチップコンデンサ用パッド４６ｂを用いて、中継基板４０にチップコンデンサ４６を搭載してもよい。このとき、チップコンデンサ４６はチップコンデンサ用パッド４６ｂに接続される。このチップコンデンサ用パッド４６ｂはチップコンデンサ用パッド４６ａを介して、下層のグランド層４３からグランド電圧又は電源層４１から電源電圧が供給されている。このチップコンデンサ４６は、半導体装置内で送受信される信号のノイズを低減する素子である。
【００２５】
ここで、図３にチップコンデンサ４６を搭載した中継基板４０を示す。中継基板４０にチップコンデンサ４６を搭載することにより、例えば、ＳｉＰ組み立てラインにチップコンデンサを組み込む装置等がない場合においても、中継基板４０上にチップコンデンサ４６を予め搭載することができる。予め中継基板４０にチップコンデンサ４６を搭載することにより、チップコンデンサ４６に不具合等がある場合は、中継基板４０を基板１０上に形成する前にリペアする、又は中継基板４０のみを交換すればよい。このため、ＳｉＰの良品率を向上させることができる。また、ＳｉＰ内に搭載される第１チップ２０等に電源電圧及びグランド電圧を安定して供給することができる。さらに、チップコンデンサ４６ではなく、例えば、チップ抵抗又は第１チップ２０及び第２チップ３０等の電圧の制御を行うレギュレータ等を搭載することも可能である。
【００２６】
本実施の形態では、第１チップ２０上に形成される第１接続パッド２０ａ及び２０ｂと第２チップ３０上に形成される第２接続パッド３０ａ及び３０ｂのパッドピッチが異なる。また、第１接続パッド２０ａ及び２０ｂのパッドピッチが第２接続パッド３０ａ及び３０ｂのパッドピッチより短い。ここで、第１接続パッド２０ａのうち中継基板４０を介して第２チップ３０と接続されるパッドが第１接続パッド２０ｂであって、第１接続パッド２０ｂは第２チップ３０と対向する辺に沿って形成されている。また、第２接続パッド３０ａのうち、中継基板４０を介して第１チップ２０と接続されるパッドが第２接続パッド３０ｂであって、第２接続パッド３０ｂは第１チップ２０と対向する辺に沿って形成されている。この場合、第１チップ２０と第２チップ３０の間に配置される中継基板４０上に、第１接続パッド２０ｂのパッドピッチに対応した第１中継パッド４０ａ、及び第２接続パッド３０ｂのパッドピッチに対応した第２中継パッド４０ｂを形成する。第１中継パッド４０ａは、第１チップ２０と対向する辺側に形成される。また、第２中継パッド４０ｂは、第２チップ３０と対向する辺側に形成される。
【００２７】
例えば、この中継基板４０はコの字形状（馬蹄形あるいはＵの字形状）とする。これにより、第１チップ２０と第２チップ３０に形成される接続パッドのパッドピッチが異なる場合でも、中継基板４０を介して半導体チップを接続することができる。また、中継基板４０に形成される中継パッドは、それぞれ半導体チップ上に形成されたパッドのパッドピッチに対応しているため、第１チップ２０と中継基板４０とを接続するボンディングワイヤ７０ｂ、及び第２チップ３０と中継基板４０を接続するボンディングワイヤ７０ｂを平面上において、対向辺に対して略直交して接続することができる。また、これにより、ボンディングワイヤ７０ｂの配線長を略最短とすることができるため、ボンディングワイヤ７０ｂを介して送受信される信号の劣化を抑制することができる。
【００２８】
本実施の形態では、第１接続パッド２０ｂと第２接続パッド３０ｂのパッドピッチが異なるため、対向辺に沿ってそれぞれ形成される第１接続パッド２０ｂと第２接続パッド３０ｂのパッド数が異なる。この場合、第１接続パッド２０ｂとの接続において、第２チップ３０上であって対向辺に沿って形成されている第２接続パッド３０ｂのみでは足りない。そこで、第２チップ３０上において、第１チップ２０と対向する辺に沿って形成されている第２接続パッド３０ｂに加えて、第１チップ２０と対向する辺とは異なる他の辺に沿って形成されている第２接続パッド３０ａの一部を第２接続パッド３０ｂとする。例えば、本実施の形態では、第１チップ２０と対向する辺に加えて、この対向辺の両隣の辺に沿って形成されている第２接続パッド３０ａの一部を第２接続パッド３０ｂとする。この場合、本実施の形態では、中継基板４０はコの字形状（馬蹄型あるいはＵの字形状）であるため、第２チップ３０上であって対向辺とは異なる他の辺に沿って形成される第２接続パッド３０ｂに対応した第２中継パッド４０ｂを形成することができる。これにより、第１接続パッド２０ｂの全てを、中継基板４０を介して第２接続パッド３０ｂと接続することができる。
【００２９】
なお、本発明は上述した実施の形態のみに限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能であることは勿論である。例えば、本実施の形態では、第１接続パッド２０ａ及び第２接続パッド３０ａを２列に形成し、列を互いにずらして千鳥状に形成したが、例えば、１列であってもよい。また、第１接続パッド２０ａ及び第２接続パッド３０ａを複数列形成してもよい。また、本実施の形態では、中継基板４０はコの字形状（馬蹄形あるいはＵの字形状）としたが、例えば、Ｌの字形状、及びＨの字形状等であってもよい。さらに、本実施の形態では、第１チップ２０上に形成され、第２チップ３０と接続される第１接続パッド２０ｂを対向辺に沿って形成したが、対向辺とは異なる他の辺に沿って形成されてもよい。この場合、中継基板４０の形状を、例えばＨの字形状に変えて、第１接続パッド２０ｂと接続される第１中継パッド４０ａを形成すればよい。
【００３０】
また、例えば、中継基板４０上に形成される第１中継パッド４０ａ及び第２中継パッド４０ｂを予め、可能な限り短いパッドピッチで形成してもいてもよい。この場合、第１接続パッド２０ｂと第１中継パッド４０ａを接続するボンディングワイヤ及び第２接続パッド３０ｂと第２中継パッド４０ｂを接続するボンディングワイヤが、平面上において対向辺に対して略直交するように接続できない場合がある。このとき、例えば、基板１０上であって、第１チップ２０と中継基板４０の間及び／又は第２チップ３０と中継基板４０に、電源電圧に接続されたパッド（以下、電源パッドという。）又はグランド電圧に接続されたパッド（以下、グランドパッドという。）を形成する。これらの電源パッドは例えば、基板１０内に形成された電源層に接続され、グランドパッドは例えば、基板１０内に形成されたグランド層に接続される。そして、第１接続パッド２０ｂ及び第２接続パッド３０ｂをグランドパッド又は電源パッドに接続してもよい。
【００３１】
これにより、第１接続パッド２０ｂと第１中継パッド４０ａとを接続するボンディングワイヤ７０ｂ及び第２接続パッド３０ｂと第２中継パッド４０ｂとを接続するボンディングワイヤ７０ｂの傾きを調整して、対向辺に対して略直交するように接続することができる。そして、ボンディングワイヤ７０ｂ上からＳｉＰを樹脂で封止等する場合に、ボンディングワイヤ７０ｂがショートすること等を防止することができる。また、第１チップ２０及び第２チップ３０を、電源電圧を供給する電源層又はグランド電圧を供給するグランド層に接続することにより、第１チップ２０、及び第２チップ３０に供給される電位を安定させることができる。さらに、第１接続パッド２０ｂと接続されない第１中継パッド４０ａ及び第２接続パッド３０ｂと接続されない第２中継パッド４０ｂを電源パッド及び／又はグランドパッドに接続してもよい。これにより、中継基板４０の電位を安定させることができる。
【図面の簡単な説明】
【００３２】
【図１】本実施の形態にかかるＳｉＰの斜視図である。
【図２】本実施の形態にかかる中継基板の構造を示す図である。
【図３】チップコンデンサを搭載した中継基板を示す斜視図である。
【図４】従来の半導体システムの平面図の一部である。
【符号の説明】
【００３３】
１０  基板
２０  第１チップ  
２０ａ、２０ｂ  第１接続パッド
３０  第２チップ
３０ａ、３０ｂ  第２接続パッド
４０  中継基板
４０ａ  第１中継パッド
４０ｂ  第２中継パッド
４１  電源層
４２、４４  配線層
４３  グランド層
４５カバー層
４６  チップコンデンサ
４６ａ、４６ｂ  チップコンデンサ用パッド
５０  周辺パッド
６０  半田ボール
７０ａ、７０ｂ  ボンディングワイヤ
９１  支持基板
９２、９３、９４、９５  チップ
９６、９７、９８、９９、１００、１０１  配線
９１ａ、９２ａ、９３ａ、９４ａ、９５ａ、９５ｂ  入出力端子
【図１】
2008141084.tif 000003
【図２】
2008141084.tif 000004
【図３】
2008141084.tif 000005
【図４】
2008141084.tif 000006