(57)【要約】【課題】低コストで製造できる、高周波数、高電圧で、漏れ電流が低く、小型化されたＤＭＯＳＴを実現する。【解決手段】本発明は、段状のチャネル厚さを有するＳＯＩ  ＤＭＯＳＴの製造方法であり、外面を有するＳｉトップ層を含むＳＯＩ基板を準備する工程と、Ｓｉトップ層に薄膜化した領域を形成する工程と、薄膜化したＳｉトップ層領域にソース領域を形成する工程と、薄膜化していないＳｉトップ層の領域にドレイン領域を形成する工程と、第一の種類のドーパントを含むソース領域近傍の第一の厚さ領域と、第一の種類のドーパントと反対の第二の種類のドーパントを含む、第一の厚さよりその厚さが厚い、ドレイン領域近傍の第二の厚さ領域と、第二の種類のドーパントを含む、第一の厚さと第二の厚さとの間の傾斜した厚さ領域とを含むチャネルを形成する工程と、チャネル上に段状のゲートを形成する工程とを含む。【選択図】図２
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【特許請求の範囲】
【請求項１】
段状のチャネル厚さを有するシリコン・オン・インシュレータ（ＳＯＩ）二重拡散金属酸化物半導体トランジスタ（ＤＭＯＳＴ）の製造方法であり、
外面を有するＳｉトップ層を含むＳＯＩ基板を準備する工程と、
上記Ｓｉトップ層に、薄膜化した領域を形成する工程と、
薄膜化した上記Ｓｉトップ層領域にソース領域を形成する工程と、
薄膜化していない上記Ｓｉトップ層の領域にドレイン領域を形成する工程と、
第一の種類のドーパントを含む上記ソース領域近傍の第一の厚さ領域と、第一の種類のドーパントと反対の第二の種類のドーパントを含む、第一の厚さよりその厚さが厚い、上記ドレイン領域近傍の第二の厚さ領域と、第二の種類のドーパントを含む、第一の厚さと第二の厚さとの間の傾斜した厚さ領域と、を含むチャネルを形成する工程と、
上記チャネル上に重なるように、段状のゲートを形成する工程と、
を含むことを特徴とするＤＭＯＳＴの製造方法。
【請求項２】
薄膜化した上記Ｓｉトップ層領域を形成する上記工程は、
Ｓｉトップ層の外面上に第一の熱酸化物を形成する工程と、
上記第一の熱酸化物上に重なるように窒化ケイ素を堆積させる工程と、
上記ソース領域上に重なる、上記第一の熱酸化物及び窒化ケイ素を、選択的にエッチングする工程と、
上記ソース領域上に重なるＳｉトップ層上に、第二の熱酸化物を形成する工程と、
上記第二の熱酸化物を形成することにより、上記ソース領域上に重なるＳｉトップ層を薄膜化する工程と、
上記第二の熱酸化物をエッチングして、ソース領域とドレイン領域との間のＳｉトップ層に、隆起した段を形成する工程と、
残存する上記窒化ケイ素を除去し、上記ドレイン領域と、チャネルの上記第二の厚さ領域と、チャネルの上記傾斜した厚さ領域との上に重なる第一の熱酸化物を残す工程と、
を含むことを特徴とする請求項１に記載の製造方法。
【請求項３】
第一の熱酸化物を形成する上記工程では、膜厚が２０ｎｍ以上５０ｎｍ以下の範囲内の熱酸化物を形成し、
窒化ケイ素を堆積させる上記工程では、膜厚が２０ｎｍ以上２００ｎｍ以下の範囲内の窒化ケイ素を堆積させ、
第二の熱酸化物を形成する上記工程では、膜厚が５００ｎｍ以上２０００ｎｍ以下の範囲内の熱酸化物を形成し、
ソース領域上に重なるＳｉトップ層を薄膜化する上記工程では、１０ｎｍ以上１００ｎｍ以下の範囲内の厚さにＳｉトップ層を薄膜化することを特徴とする請求項２に記載の製造方法。
【請求項４】
薄膜化したＳｉトップ層の領域を形成する上記工程は、
窒化ケイ素を除去した後に、上記ソース領域とチャネルの上記第一の厚さ領域との上に重なる、膜厚が５ｎｍ以上２０ｎｍ以下の第三の熱酸化物を形成する工程を更に含むことを特徴とする請求項２に記載の製造方法。
【請求項５】
段状のゲートを形成する上記工程では、チャネルの、上記第一の厚さ領域と、上記第二の厚さ領域と、上記傾斜した厚さ領域との上に重なるｎ＋ポリシリコン層を形成することを特徴とする請求項４に記載の製造方法。
【請求項６】
ＳＯＩ基板を準備する上記工程では、上記Ｓｉトップ層は、０．５μｍ以上１．５μｍ以下の範囲内の厚さを有し、１×１０１５ｃｍ−３以上１×１０１７ｃｍ−３以下の範囲内の密度でｎ−ドープされていることを特徴とする請求項５に記載の製造方法。
【請求項７】
チャネルを形成する上記工程では、
１×１０１２ｃｍ−２以上１×１０１３ｃｍ−２以下の範囲のイオン注入量、並びに５ＫｅＶ以上５０ＫｅＶ以下の範囲のエネルギーで、ボロン（Ｂ）イオン注入により、上記ソース領域を選択的にｐドーピングし、
上記ソース領域から上記チャネルの第一の厚さ領域へＢイオンを熱的に拡散することにより、第一の種類のドーパントを含む上記第一の厚さ領域を形成することを含むことを特徴とする請求項６に記載の製造方法。
【請求項８】
上記ソース領域からチャネルの上記第一の厚さ領域へのＢイオンの熱的拡散では、
基板を９５０℃以上１０５０℃以下の範囲内の温度で１０分以上１０時間以下の時間加熱する工程を含むことを特徴とする請求項７に記載の製造方法。
【請求項９】
チャネルを形成する上記工程では、
ｎ−ドーピングされた上記チャネルの第二の厚さ領域及び傾斜した厚さ領域を残すことにより、第二の種類のドーパントを含む、第二の厚さ領域及び傾斜した厚さ領域を形成することを特徴とする請求項８に記載の製造方法。
【請求項１０】
ソース領域及びドレイン領域を形成する工程では、
段状のゲート領域と、ソース領域と、ドレイン領域とにｎ型イオン注入する工程と、
上記ドレインと上記段状のゲートとの距離が０μｍ以上５μｍの範囲内であり、且つ１×１０１９ｃｍ−３以上１×１０２１ｃｍ−３以下のドーピング密度を有する、ｎ＋ドープした、ソース領域及びドレイン領域を形成する工程と、
を含むことを特徴とする請求項９に記載の製造方法。
【請求項１１】
段状のチャネル厚さを有するシリコン・オン・インシュレータ（ＳＯＩ）二重拡散金属酸化物半導体トランジスタ（ＤＭＯＳＴ）であり、
Ｓｉトップ層を有するＳＯＩ基板と、
第一の厚さを有するＳｉトップ層の領域に形成されたソース領域と、
上記第一の厚さよりも厚い第二の厚さを有するＳｉトップ層の領域に形成されたドレイン領域と、
第一の種類のドーパントを有する、ソース領域近傍の第一の厚さ領域と、第一の種類のドーパントとは反対の第二のドーパントを有する、ドレイン領域近傍の第二の厚さ領域及び第一の厚さ領域と第二の厚さ領域との間の傾斜した厚さ領域とを含むＳｉトップ層の領域にあるチャネルと、
上記チャネル上に重なる、段状のゲートと、
を含むことを特徴とするＤＭＯＳＴ。
【請求項１２】
上記ソース領域の第一の厚さは、１０ｎｍ以上１００ｎｍ以下の範囲内であることを特徴とする請求項１１に記載のＤＭＯＳＴ。
【請求項１３】
チャネルの上に重なる、段状のゲート酸化層を更に含み、
上記ゲート酸化層は、チャネルの上記第一の厚さ領域上に重なる、厚さが５ｎｍ以上２０ｎｍ以下である領域と、チャネルの上記第二の厚さ領域と上記傾斜した厚さ領域との上に重なる、厚さが２０ｎｍ以上５０ｎｍ以下の範囲内である領域とを有することを特徴とする請求項１１に記載のＤＭＯＳＴ。
【請求項１４】
段状の上記ゲートがｎ＋ポリシリコンであることを特徴とする請求項１１に記載のＤＭＯＳＴ。
【請求項１５】
ドレイン領域の上記第二の厚さが０．５μｍ以上１．５μｍ以下の範囲内であることを特徴とする請求項１１に記載のＤＭＯＳＴ。
【請求項１６】
チャネルの上記第二の厚さ領域及び上記傾斜した厚さ領域は、１×１０１５ｃｍ−３以上１×１０１７ｃｍ−３以下の範囲内の密度でｎ−ドープされていることを特徴とする請求項１４に記載のＤＭＯＳＴ。
【請求項１７】
チャネルの上記第一の厚さ領域は、１×１０１５ｃｍ−３以上１×１０１８ｃｍ−３以下の範囲内の密度でｐドープされていることを特徴とする請求項１６に記載のＤＭＯＳＴ。
【請求項１８】
上記ソース領域は、１×１０１９ｃｍ−３以上１×１０２１ｃｍ−３以下の範囲内の密度でｎ＋ドープされており、
上記ドレイン領域と上記段状のゲートとの距離は０μｍ以上５μｍであり、上記ドレイン領域は、１×１０１９ｃｍ−３以上１×１０２１ｃｍ−３以下の密度でｎ＋ドープされており、上記段状のゲートは、１×１０１９ｃｍ−３以上１×１０２１ｃｍ−３以下の密度でｎ＋ドープされていることを特徴とする請求項１７に記載のＤＭＯＳＴ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路（ＩＣ）製造に関するものである。より具体的には、中出力デバイス向けの、ＳＯＩ上に作製される、複数の厚さのチャネルを有する二重拡散金属酸化物半導体トランジスタ（ＤＭＯＳＴ）に関するものである。
【背景技術】
【０００２】
図１は、従来の、ドレインアウトプットにつながる基板接点を有する、垂直方向にアウトプットするＤＭＯＳＴデバイスの概略構成を示す部分断面図である。
【０００３】
従来の平面ＭＯＳデバイスの一つの限界は、チャネル長が絶縁破壊電圧に比例するが、電流には反比例することである。即ち、高電流平面デバイスは、非常に短いチャネル長を要求し、それにより非常に低い絶縁破壊電圧を有している。
【０００４】
この短いチャネル長の限界を解決するため、ＤＭＯＳＴデバイスが開発された。ＤＭＯＳＴデバイスは二重拡散により形成される。例えば、ｎチャネルＤＭＯＳＴは、深くｐ＋を注入させ、その後浅くｎ＋を注入させることにより従来形成されている。フォトリソグラフィ処理によりチャネル長を制御する平面ＭＯＳデバイスとは違い、ＤＭＯＳＴのチャネル長は、ｐ型の領域を形成するｐ＋注入種による拡散と、ｎ＋ソース領域を形成するｎ＋注入種による拡散との間の差を利用して制御される。最新技術の高電圧高出力トランジスタは、従来、バルクシリコン上か、化合物半導体上に加工される。
【０００５】
一方、高温出力デバイスの加工において、シリコン・オン・インシュレータ（ＳＯＩ）基板を使用することは、多くの潜在的な強みがある。上記潜在的な強みとしては、デバイスの完全な素子分離、デバイスの小型化、高温での低い漏れ電流、シンプルな加工プロセス等が挙げられる。
【０００６】
デバイスを完全に分離することにより、同じチップ内でのデバイス間での混信が削減される。上記分離により、大きな素子分離領域を用いることなく、パワーデバイス、線形回路、及びデジタル回路を一体化することができる。場合によっては、非常に薄いトップ活性シリコン膜を使用することにより低い漏れ電流を達成できる。つまり、接合空乏層の容積を、高温であっても多くの漏れ電流が生じないように、十分小さくし得る。
【０００７】
パワートランジスタは、従来のＤＭＯＳトランジスタ設計、つまり、従来のＤＭＯＳとバイポーラトランジスタとの組み合わせにより、バイポーラトランジスタからＳＯＩ基板上に加工される（例えば、非特許文献１〜３参照）。
【非特許文献１】A-BCD Technology, Philip Semiconductors Advanced Bipolar-CMOS-DMOS Smart Power Process Technology
【非特許文献２】N. Nenadovic, et al, "RF Power Silicon-On-Glass VDMOSFETs" IEEE EDL25, #6 p424, 2004
【非特許文献３】M. Wasekura et al, "An SOI-BiCDMOS Chipset for Automotive Electronically Controlled Brake System" 2006 IEEE SOI International OSI conference Proceeding,Paper 7.1
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、上記従来の構成では、低コストで製造できる、高周波数、高電圧で、漏れ電流が低く、小型化されたＤＭＯＳＴを実現することができないという問題を生じる。
【０００９】
具体的には、化合物半導体基板の価格は非常に高い。加えて、化合物半導体のプロセスは、シリコン集積回路プロセスと両立できない。その結果、化合物半導体の高電圧高出力デバイスの価格は非常に高く、民生用の利用には適切ではなかった。
【００１０】
高圧トランジスタをバルクシリコン上に作製する場合、それは必然的にＤＭＯＳＴ設計となると考えられる。ＤＭＯＳＴは、二重拡散を利用して、高い電圧を維持するための非常に長い空乏領域を有し、非常に短いチャネル長のトランジスタを形成する。
【００１１】
バルクシリコンＤＭＯＳＴは、従来、広いデバイス領域を必要とし、加えて、そのアウトプットは、トランジスタ活性領域の下にある基板接点を通ってなされる。フロント（トップ）アウトプットである、横型のＤＭＯＳＴ（ＬＤＭＯＳＴｓ）もまた作製されるが、このようなデバイスに要求される領域は、バックアウトプットデバイスよりも更に大きい。
【００１２】
バックアウトプット若しくはフロントアウトプットであるＤＭＯＳＴでは空乏領域もまた大きい。空乏領域は、温度により指数関数的に増加する漏れ電流の主な発生源となるため、バルクシリコンＤＭＯＳＴは、高温、高電圧での適用には適切ではない。
【００１３】
一方、従来のＤＭＯＳ及びバイポーラトランジスタ設計は何れも厚いシリコン膜を必要とするため、ＳＯＩ基板を用いる設計では、ＳＯＩ基板の使用により得られる、上述した潜在的な強みの全てを利用することができない。
【００１４】
例えば、非特許文献１に記載のＰｈｉｌｉｐのＡ−ＢＣＤ技術では、１．５μｍの活性シリコン膜層が必要とされる。非特許文献２に記載のＮｅｎａｄｏｖｉｃにより提案される設計では、５μｍの活性トップシリコン膜（Ｓｉトップ層）が必要とされ、非特許文献３に記載のＷａｓｅｋｕｒａにより提案される設計では、１２μｍのトップ活性シリコン膜（Ｓｉトップ層）が要求される。
【００１５】
漏れ電流は接合空乏層の容積に比例するため、このような厚いトップ活性シリコン膜（Ｓｉトップ層）は、高温で特に問題となる、高い漏れ電流を発生させる。更には、従来の市販のＳＯＩウエハは、トップ活性シリコン膜（Ｓｉトップ層）の厚さが１．５μｍ未満で加工されているので、上述した厚膜設計は高コストとなり、ＳＯＩウエハを特別注文する必要がある。
【００１６】
本発明は、上記の問題点に鑑みてなされたものであり、その目的は、低コストで製造できる、高周波数、高電圧で、漏れ電流が低く、小型化されたＤＭＯＳＴ、並びにその製造方法を実現することにある。
【課題を解決するための手段】
【００１７】
本発明者は上記課題を解決するために、高出力ＤＭＯＳＴデバイスをＳＯＩウエハ上で、漏れ電流を最小化する活性薄膜領域を用いて加工できれば有利となると考え、鋭意検討を行った。その結果、段状のチャネル厚さを有するシリコン・オン・インシュレータ（ＳＯＩ）二重拡散金属酸化物半導体トランジスタ（ＤＭＯＳＴ）により上記課題を解決できることを見出し、本発明を完成するに至った。
【００１８】
即ち、本発明に係るＳＯＩ  ＤＭＯＳＴの製造方法は、上記課題を解決するために、段状のチャネル厚さを有するＳＯＩ  ＤＭＯＳＴの製造方法であり、外面を有するＳｉトップ層を含むＳＯＩ基板を準備する工程と、上記Ｓｉトップ層に、薄膜化した領域を形成する工程と、薄膜化した上記Ｓｉトップ層領域にソース領域を形成する工程と、薄膜化していない上記Ｓｉトップ層の領域にドレイン領域を形成する工程と、第一の種類のドーパントを含む上記ソース領域近傍の第一の厚さ領域と、第一の種類のドーパントと反対の第二の種類のドーパントを含む、第一の厚さよりその厚さが厚い、上記ドレイン領域近傍の第二の厚さ領域と、第二の種類のドーパントを含む、第一の厚さと第二の厚さとの間の傾斜した厚さ領域と、を含むチャネルを形成する工程と、上記チャネル上に重なるように段状のゲートを形成する工程と、を含むことを特徴としている。
【００１９】
上記方法によれば、市販のＳＯＩ基板を用いて、各デバイスがそれぞれ独立に孤立して分離され、非常に小さい空乏領域の容量を有するＤＭＯＳＴを製造できる。
【００２０】
つまり、得られるＤＭＯＳＴでは、ソース領域において非常に薄いＳｉトップ層（トップシリコン層）が設けられるため、接合空乏層の容積が小さく、漏れ電流が低い。また、ドレインは高い電圧を保持し、ドレイン領域は、寄生抵抗をできるだけ少なくする厚いＳｉとなる。更には、チャネルには、段状のゲートと共に、傾斜した厚さ領域が設けられる。このため、高電圧で、漏れ電流が低く、小型化されたＤＭＯＳＴを製造することができる。
【００２１】
より具体的には、本発明に係る方法では、完全空乏型ＳＯＩ技術（ＦＤ  ＳＯＩ）と相性が良い、活性ゲートが、非常に薄いＳｉトップ層（トップシリコン層）上で加工され、ドレインドリフト領域は、ドレイン寄生抵抗を減少させるように、厚いＳｉトップ層（トップシリコン膜）を有する。完全空乏型の活性チャネル領域は、非常に小さい寄生容量を生じる。このデバイスは、より低い抵抗、より小さいデバイス面積で、従来のＤＭＯＳ設計に匹敵する高い駆動電流を供与する。
【００２２】
出発するウエハは、標準的な市販のＳＯＩウエハである。そのデバイス構造及びプロセスもまた、ＦＤ  ＳＯＩ技術と相性が良い。上記デバイスはそれぞれ独立に孤立して分離され、非常に小さい空乏領域の容量を有する。それゆえ、高周波数で、小さい面積で、高電圧で、漏れ電流が低いデバイスを実現できる。ＦＤ  ＳＯＩ適合性について本出願で記載しているが、デバイスのチューニングによっては、本発明は、部分空乏型（ＰＤ）ＳＯＩデバイスの加工とも相性が良い。
【００２３】
ＦＤ  ＳＯＩデバイスを使用することによる上記利点は、ＰＤ  ＳＯＩデバイスにも当てはまる。より具体的には、本発明に係る活性ゲートは、デバイスのチューニングによってはＦＤ  ＳＯＩ及びＰＤ  ＳＯＩデバイスと相性が良い。
【００２４】
従って、上記方法によれば、高周波数、高電圧で、漏れ電流が低く、小型化されたＤＭＯＳＴを低コストで製造することができるという効果を奏する。
【００２５】
本発明に係るＳＯＩ  ＤＭＯＳＴの製造方法では、薄膜化した上記Ｓｉトップ層領域を形成する上記工程は、Ｓｉトップ層の外面上に第一の熱酸化物を形成する工程と、上記第一の熱酸化物上に重なるように窒化ケイ素を堆積させる工程と、上記ソース領域上に重なる、上記第一の熱酸化物及び窒化ケイ素を、選択的にエッチングする工程と、上記ソース領域上に重なるＳｉトップ層上に、第二の熱酸化物を形成する工程と、上記第二の熱酸化物を形成することにより、上記ソース領域上に重なるＳｉトップ層を薄膜化する工程と、上記第二の熱酸化物をエッチングして、ソース領域とドレイン領域との間のＳｉトップ層に、隆起した段を形成する工程と、残存する上記窒化ケイ素を除去し、上記ドレイン領域と、チャネルの上記第二の厚さ領域と、チャネルの上記傾斜した厚さ領域との上に重なる第一の熱酸化物を残す工程と、を含むことが好ましい。
【００２６】
本発明に係るＳＯＩ  ＤＭＯＳＴの製造方法では、第一の熱酸化物を形成する上記工程は、膜厚が２０ｎｍ以上５０ｎｍ以下の範囲内の熱酸化物を形成し、窒化ケイ素を堆積させる上記工程では、膜厚が２０ｎｍ以上２００ｎｍ以下の範囲内の窒化ケイ素を堆積させ、第二の熱酸化物を形成する上記工程では、膜厚が５００ｎｍ以上２０００ｎｍ以下の範囲内の熱酸化物を形成し、ソース領域上に重なるＳｉトップ層を薄膜化する上記工程では、１０ｎｍ以上１００ｎｍ以下の範囲内の厚さにＳｉトップ層を薄膜化することが好ましい。
【００２７】
本発明に係るＳＯＩ  ＤＭＯＳＴの製造方法では、薄膜化したＳｉトップ層の領域を形成する上記工程は、窒化ケイ素を除去した後に、上記ソース領域とチャネルの上記第一の厚さ領域との上に重なる、膜厚が５ｎｍ以上２０ｎｍ以下の第三の熱酸化物を形成する工程を更に含むことが好ましい。
【００２８】
本発明に係るＳＯＩ  ＤＭＯＳＴの製造方法では、段状のゲートを形成する上記工程は、チャネルの、上記第一の厚さ領域と、上記第二の厚さ領域と、上記傾斜した厚さ領域との上に重なるｎ＋ポリシリコン層を形成することが好ましい。
【００２９】
本発明に係るＳＯＩ  ＤＭＯＳＴの製造方法では、ＳＯＩ基板を準備する上記工程は、上記Ｓｉトップ層は、０．５μｍ以上１．５μｍ以下の範囲内の厚さを有し、１×１０１５ｃｍ−３以上１×１０１７ｃｍ−３以下の範囲内の密度でｎ−ドープされていることが好ましい。
【００３０】
本発明に係るＳＯＩ  ＤＭＯＳＴの製造方法では、チャネルを形成する上記工程は、１×１０１２ｃｍ−２以上１×１０１３ｃｍ−２以下の範囲のイオン注入量、並びに５ＫｅＶ以上５０ＫｅＶ以下の範囲のエネルギーで、ボロン（Ｂ）イオン注入により、上記ソース領域を選択的にｐドーピングし、上記ソース領域から上記チャネルの第一の厚さ領域へＢイオンを熱的に拡散することにより、第一の種類のドーパントを含む上記第一の厚さ領域を形成することを含むことが好ましい。
【００３１】
本発明に係るＳＯＩ  ＤＭＯＳＴの製造方法では、上記ソース領域からチャネルの上記第一の厚さ領域へのＢイオンの熱的拡散は、基板を９５０℃以上１０５０℃以下の範囲内の温度で１０分以上１０時間以下の時間加熱する工程を含むことが好ましい。
【００３２】
本発明に係るＳＯＩ  ＤＭＯＳＴの製造方法では、チャネルを形成する上記工程は、ｎ−ドーピングされた上記チャネルの第二の厚さ領域及び傾斜した厚さ領域を残すことにより、第二の種類のドーパントを含む、第二の厚さ領域及び傾斜した厚さ領域を形成することが好ましい。
【００３３】
本発明に係るＳＯＩ  ＤＭＯＳＴの製造方法では、ソース領域及びドレイン領域を形成する工程は、段状のゲート領域と、ソース領域と、ドレイン領域とにｎ型イオン注入する工程と、上記ドレインと上記段状のゲートとの距離が０μｍ以上５μｍの範囲内であり、且つ１×１０１９ｃｍ−３以上１×１０２１ｃｍ−３以下のドーピング密度を有する、ｎ＋ドープした、ソース領域及びドレイン領域を形成する工程と、を含むことが好ましい。
【００３４】
本発明に係るＳＯＩ  ＤＭＯＳＴは、上記課題を解決するために、段状のチャネル厚さを有するＳＯＩ  ＤＭＯＳＴであり、Ｓｉトップ層を有するＳＯＩ基板と、第一の厚さを有するＳｉトップ層の領域に形成されたソース領域と、上記第一の厚さよりも厚い第二の厚さを有するＳｉトップ層の領域に形成されたドレイン領域と、第一の種類のドーパントを有する、ソース領域近傍の第一の厚さ領域と、第一の種類のドーパントとは反対の第二のドーパントを有する、ドレイン領域近傍の第二の厚さ領域及び第一の厚さ領域と第二の厚さ領域との間の傾斜した厚さ領域とを含むＳｉトップ層の領域にあるチャネルと、上記チャネル上に重なる、段状のゲートと、を含むことを特徴としている。
【００３５】
上記構成によれば、市販のＳＯＩ基板を用いて製造でき、各デバイスがそれぞれ独立に孤立して分離され、非常に小さい空乏領域の容量を有する。よって、低コストで製造できる、高周波数、高電圧で、漏れ電流が低く、小型化されたＤＭＯＳＴを提供することができるという効果を奏する。
【００３６】
本発明に係るＳＯＩ  ＤＭＯＳＴでは、上記ソース領域の第一の厚さは１０ｎｍ以上１００ｎｍ以下の範囲内であることが好ましい。
【００３７】
本発明に係るＳＯＩ  ＤＭＯＳＴでは、チャネルの上に重なる、段状のゲート酸化層を更に含み、上記ゲート酸化層は、チャネルの上記第一の厚さ領域上に重なる、厚さが５ｎｍ以上２０ｎｍ以下である領域と、チャネルの上記第二の厚さ領域と上記傾斜した厚さ領域との上に重なる、厚さが２０ｎｍ以上５０ｎｍ以下の範囲内である領域とを有することが好ましい。
【００３８】
本発明に係るＳＯＩ  ＤＭＯＳＴでは、段状の上記ゲートがｎ＋ポリシリコンであることが好ましい。
【００３９】
本発明に係るＳＯＩ  ＤＭＯＳＴでは、ドレインの上記第二の厚さが０．５μｍ以上１．５μｍ以下の範囲内であることが好ましい。
【００４０】
本発明に係るＳＯＩ  ＤＭＯＳＴでは、チャネルの上記第二の厚さ領域及び上記傾斜した厚さ領域は、１×１０１５ｃｍ−３以上１×１０１７ｃｍ−３以下の範囲内の密度でｎ−ドープされていることが好ましい。
【００４１】
本発明に係るＳＯＩ  ＤＭＯＳＴでは、チャネルの上記第一の厚さ領域は、１×１０１５ｃｍ−３以上１×１０１８ｃｍ−３以下の範囲内の密度でｐドープされていることが好ましい。
【００４２】
本発明に係るＳＯＩ  ＤＭＯＳＴでは、上記ソース領域は、１×１０１９ｃｍ−３以上１×１０２１ｃｍ−３以下の範囲内の密度でｎ＋ドープされており、上記ドレイン領域と上記段状のゲートとの距離は０μｍ以上５μｍであり、上記ドレイン領域は１×１０１９ｃｍ−３以上１×１０２１ｃｍ−３以下の密度でｎ＋ドープされており、上記段状のゲートは、１×１０１９ｃｍ−３以上１×１０２１ｃｍ−３以下の密度でｎ＋ドープされていることが好ましい。
【発明の効果】
【００４３】
本発明に係るＳＯＩ  ＤＭＯＳＴの製造方法は、以上のように、外面を有するＳｉトップ層を含むＳＯＩ基板を準備する工程と、上記Ｓｉトップ層に、薄膜化した領域を形成する工程と、薄膜化した上記Ｓｉトップ層領域にソース領域を形成する工程と、薄膜化していない上記Ｓｉトップ層の領域にドレイン領域を形成する工程と、第一の種類のドーパントを含む上記ソース領域近傍の第一の厚さ領域と、第一の種類のドーパントと反対の第二の種類のドーパントを含む、第一の厚さよりその厚さが厚い、上記ドレイン領域近傍の第二の厚さ領域と、第二の種類のドーパントを含む、第一の厚さと第二の厚さとの間の傾斜した厚さ領域と、を含むチャネルを形成する工程と、上記チャネル上に重なるように段状のゲートを形成する工程と、を含むことを特徴としている。
【００４４】
このため、高周波数、高電圧で、漏れ電流が低く、小型化されたＤＭＯＳＴを低コストで製造することができるという効果を奏する。
【００４５】
本発明に係るＳＯＩ  ＤＭＯＳＴは、以上のように、Ｓｉトップ層を有するＳＯＩ基板と、第一の厚さを有するＳｉトップ層の領域に形成されたソース領域と、上記第一の厚さよりも厚い第二の厚さを有するＳｉトップ層の領域に形成されたドレイン領域と、第一の種類のドーパントを有する、ソース領域近傍の第一の厚さ領域と、第一の種類のドーパントとは反対の第二のドーパントを有する、ドレイン領域近傍の第二の厚さ領域及び第一の厚さ領域と第二の厚さ領域との間の傾斜した厚さ領域とを含むＳｉトップ層の領域にあるチャネルと、上記チャネル上に重なる、段状のゲートと、を含むことを特徴としている。
【００４６】
このため、低コストで製造できる、高周波数、高電圧で、漏れ電流が低く、小型化されたＤＭＯＳＴを提供することができるという効果を奏する。
【発明を実施するための最良の形態】
【００４７】
本発明の実施の一形態について説明すれば、以下の通りである。尚、本明細書では、範囲を示す「Ａ〜Ｂ」は、Ａ以上Ｂ以下であることを示す。また、本明細書における「段状」とは、少なくとも２種類の、厚さを有する領域を含む形状を意味し、本実施の形態で説明するように、各厚さ領域が傾斜した厚さ領域を介して存在している形状も「段状」に含まれる。
【００４８】
本発明は、ＳＯＩウエハ上で加工される新型のＤＭＯＳである。上述のように、本明細書では、段状のチャネル厚さを有するシリコン・オン・インシュレータ（ＳＯＩ）二重拡散金属酸化物半導体トランジスタ（ＤＭＯＳＴ）を加工する方法が提供される。
【００４９】
上記方法では、外面を有するＳｉトップ層を含むＳＯＩ基板を準備する。上記Ｓｉトップ層の膜膜化領域が形成され、ソース領域が当該膜膜化Ｓｉトップ層領域に形成される。ドレイン領域は、非薄膜化Ｓｉトップ層領域に形成される。上記チャネルは、第一の種類のドーパントを有するソース領域近傍の第一の厚さ領域と、第一の厚さ領域の厚さよりも厚さが厚く、ドレイン領域近傍の第二の厚さ領域とを有する。また、上記チャネルは上記第一の厚さ領域と第二の厚さ領域との間に、傾斜した厚さ領域を有する。上記第二の厚さ領域及び傾斜した厚さ領域は、第一の種類のドーパントとは反対の、第二の種類のドーパントを有している。段状のゲートは、上記チャネル上に重なっている。
【００５０】
例えば、上記ＳＯＩにおけるＳｉトップ層は、（加工前の）厚さが０．５〜１．５μｍの範囲内であり、立方センチメートルあたりの（ｃｍ−３）密度が１×１０１５〜１×１０１７の範囲内となるようにｎドープすることができる。チャネルの上記第一の厚さ領域の厚さは、例えば、ボロン（Ｂ）イオンの注入で、ソース領域を選択的にｐドーピングすることによりドープすることができる。チャネルの上記第二の厚さ領域及び上記傾斜した厚さ領域は、ｎドープしたチャネルの領域を単純に残すことにより、第二の種類のドーパントによりドープされる。
【００５１】
上述の方法、並びに段状のチャネル厚さを有するＳＯＩ  ＤＭＯＳＴについて以下に詳述する。
【００５２】
図２は、本実施の形態に係る、段状のチャネル厚さを有するシリコン（Ｓｉ）・オン・インシュレータ（ＳＯＩ）二重拡散金属酸化物半導体トランジスタ（ＤＭＯＳＴ）の部分断面図である。
【００５３】
図２に示すように、ＤＭＯＳＴ２００は、Ｓｉトップ層２０４を有するＳＯＩ基板２０２を含む。ソース領域２０６は、第一の厚さ２１０を有するＳｉトップ層の領域２０８に形成される。ドレイン領域２１２は、第一の厚さ２１０よりも厚い第二の厚さ２１６を有するＳｉトップ層２０４の領域２１４に形成される。
【００５４】
チャネル２１８は、第一の種類のドーパントを有するソース領域２０６近傍の第一の厚さ領域２２０と、ドレイン領域２１２近傍の第二の厚さ領域２２２と、第一の厚さ及び第二の厚さの間の傾斜した厚さ領域２２４とを含む。上記チャネルの第二の厚さ領域２２２及び傾斜した厚さ領域２２４は、第一の種類のドーパントとは反対の種類である、第二の種類のドーパントを有している。例えば、第一のドーパントがｐ型であれば、第二のドーパントはｎ型である。
【００５５】
段状のゲート２２６はチャネル２１８上に重なっている。
【００５６】
一形態において、上記ソース領域２０６の第一の厚さ２１０は１０〜１００ｎｍの範囲内である。ドレイン領域２１２の第二の厚さ２１６は、従来の市販のＳＯＩウエハのＳｉトップ層２０４の厚さである０．５〜１．５μｍの範囲内である。
【００５７】
他の形態においては、段状のゲート酸化層２２８は、チャネル２１８の上に重なっており、厚さ２３０が５〜２０ｎｍ（より好ましくは約１０ｎｍ）の範囲であり、上記チャネル２１８の第一の厚さ領域２２０上に重なる領域を有する。また、段状のゲート酸化層２２８は、厚さ２３２が２０〜５０ｎｍの範囲である、第二の厚さ領域２２２及び傾斜した厚さ領域２２４のそれぞれの上に重なる領域を有する。
【００５８】
一例として、段状のゲート２２６は、１×１０１９〜１×１０２１ｃｍ−３の範囲内の密度でドープされたｎ＋ポリシリコンとすることができる。この場合、上記チャネル２１８の第二の厚さ領域２２２及び傾斜した厚さ領域２２４は、１×１０１５〜１×１０１７ｃｍ−３の範囲内の密度でｎ−ドープされており、チャネル２１８の第一の厚さ領域２２０は、１×１０１５〜１×１０１８ｃｍ−３（より好ましくは１×１０１６〜１×１０１８ｃｍ−３）の範囲内の密度でｐドープされており、上記ソース領域２０６は、１×１０１９〜１×１０２１ｃｍ−３の範囲内の密度でｎ＋ドープされている。更には、上記ドレイン領域２１２と上記段差のあるゲート２２６との距離２３４は、０〜５μｍの範囲内であり、上記ドレイン領域２１２は１×１０１９〜１×１０２１ｃｍ−３の範囲内の密度でｎ＋ドープされている。
【００５９】
ここで、距離２３４が０より長い場合、フォトリソグラフィー・プロセス・マスク（図示せず）を使用して当該距離を作り出すことが適当である。スペーサ２３６も示される。
【００６０】
尚、同様のＤＭＯＳＴデバイスは、当業者であれば、上述のドーピングの基本構想を変化させることにより加工することができるであろう。
【００６１】
〔機能記述〕
図３〜１０は、図１の段状のチャネル厚さを有するＤＭＯＳＴデバイスを加工するプロセスを示す。尚、以下に記載するプロセスは、本発明の実施形態の一例を示すものであり、本発明は以下の記載には限定されない。
【００６２】
図３では、上記デバイス加工プロセスは市販のＳＯＩ基板２０２から始まる。ＳＯＩ基板２０２において、Ｓｉトップ層２０４の厚さは０．５〜１．５μｍであり、埋め込み酸化層（ＢＯＸ）の厚さは、０．５〜３μｍの範囲である。上記Ｓｉトップ層２０４は、リンイオンにより１×１０１５〜１×１０１７ｃｍ−３の範囲内のドープ密度でｎ−ドープされる。
【００６３】
上記Ｓｉトップ層２０４は熱酸化され、２０〜５０ｎｍの熱酸化物（第一の熱酸化物）を成長させることができる。次に、２０〜２００ｎｍの厚さの窒化物（窒化ケイ素、Ｓｉ３Ｎ４）を堆積させる。フォトレジストマスクを形成した後、当該Ｓｉ３Ｎ４及び第一の熱酸化物は、上記ドレイン領域の上の領域を除いて選択的にエッチングされる。
【００６４】
図４では、熱酸化プロセスにより、ＦＤ  ＳＯＩトランジスタ（図示せず）の要件となる上記Ｓｉトップ層２０４を、熱酸化物（第二の熱酸化物）を形成することにより薄膜化する。上記Ｓｉトップ層２０４は、上記ウエハの他の部分上で加工してもよい。
【００６５】
上記熱酸化により形成される酸化膜の厚さは、５００ｎｍ〜２０００ｎｍの範囲内である。ウエハ上に製作される他のトランジスタ（非ＤＭＯＳ）のために、Ｓｉトップ層２０４は互い違いに、薄膜化されない領域を残す。つまり、Ｓｉトップ層２０４は部分的にのみ薄膜化される。例えば、部分空乏型（ＰＤ）ＳＯＩトランジスタは、上記ウエハの領域近傍に形成され得る。
【００６６】
図５では、第二の熱酸化層はエッチングされ、その後Ｓｉ３Ｎ４が除去される。
【００６７】
図６では、熱酸化プロセスによりゲート酸化物（第三の熱酸化物）（５〜２０ｎｍ）を成長させる。このゲート酸化物は、ＦＤ  ＳＯＩトランジスタ（図示せず）のためのゲート酸化物としても使用される。ポリシリコン、即ち任意の最新技術のゲート電極材料を、ゲート電極のために堆積させることができる。
【００６８】
ポリシリコンはｎ＋にドープしたポリシリコンであっても、ドープされていないポリシリコンであってもよい。このポリシリコンは、ＦＤ  ＳＯＩトランジスタのためのゲート電極としても使用される。
【００６９】
図６に示すような段状のゲート電極は、フォトレジストマスクにより、ポリシリコンを選択的にエッチングすることにより形成することができる。
【００７０】
図７に示すように、フォトレジストを、高電圧ＤＭＯＳトランジスタのドレイン領域をマスクすることに使用することができる。フォトレジストによるマスク後、ソース領域２０６に対して、ボロンイオン注入によりｐドーピングを行う。ここで、ボロンイオンの注入は、１０１２〜１０１３／ｃｍ２のオーダーのイオン注入量で行われる。上記ボロンイオンのエネルギーは、５ＫｅＶ〜５０Ｋｅｖである。上記注入後、上記フォトレジストマスクは除去される。
【００７１】
図８では、ボロンイオンをソース領域２０６からチャネル領域近傍へと拡散させるために、熱処理が利用される。上記拡散温度は９５０〜１０５０℃の範囲内であり、拡散時間は１０分〜１０時間の範囲内である。
【００７２】
図９では、サイドウォール酸化物形成、選択的エピタキシー成長、サリサイデーション、メタライゼーションのための任意の最新技術を使用することにより、残りのプロセスの工程を実行できる。
【００７３】
図１０は、完成した薄膜化ＳＯＩ  ＤＭＯＳを示す。上述したように、上記ゲートのドレイン側における厚い酸化物は、熱的に成長させた酸化物であり、同じウエハ上に作製する、より低い電圧のＰＤ若しくはＦＤ  ＳＯＩトランジスタに要求される厚さとなるように、Ｓｉトップ層（トップシリコン膜）２０４を薄くする前に形成される。上記チャネル領域は、ゲート領域の下に広がる、ソース側に注入されたボロンから広がっている。隆起したソース領域２０６及びドレイン領域２１２は、寄生抵抗を低下させることに利用され得る。
【００７４】
図１１は、段状のチャネル厚さを有するＳＯＩ  ＤＭＯＳＴを作製する方法を説明するためのフローチャートである。
【００７５】
上記フローチャートでは、説明を明確にする目的で、一連の番号付けされた工程として示しているが、上記番号付けは、必ずしも上記工程の順番を決定するものではない。つまり、これらの工程の幾つかは省略してもよく、平行して実施してもよく、これら工程の順番を厳密に維持することは要件とせずに実施してもよい、と理解すべきである。
【００７６】
上記方法は、工程１１００から開始する。工程１１０２では、外面を有するＳｉトップ層２０４を含むＳＯＩ基板２０２を準備する。上記準備されるＳＯＩ基板２０２は、厚さが０．５〜１．５μｍの範囲であり、且つ単位体積あたりの密度が１×１０１５〜１×１０１７の範囲内でｎ−ドープされたＳｉトップ層２０４を含ませることができる。
【００７７】
工程１１０４では、Ｓｉトップ層２０４の薄膜化した領域を形成する。
【００７８】
工程１１０６では、Ｓｉトップ層２０４の薄膜化した領域にソース領域２０６を形成する。
【００７９】
工程１１０８では、Ｓｉトップ層２０４の薄膜化していない領域にドレイン層（ドレイン領域２１２）を形成する。
【００８０】
工程１１１０では、第一の種類のドーパントを有する上記ソース領域２０６近傍の第一の厚さ領域２２０と、上記ドレイン領域２１２近傍で、第一の厚さ領域２２０の厚さよりもその厚さ厚い第二の厚さ領域２２２と、第一の厚さ領域２２０と第二の厚さ領域２２２との間の傾斜した厚さ領域２２４とを形成する。上記第二の厚さ領域２２２及び上記傾斜した厚さ領域２２４は、第一の種類のドーパントと反対の種類の第二の種類のドーパントを有する。
【００８１】
工程１１１２では、上記チャネル２１８上に重なる、段状のゲート２２６を形成する。
【００８２】
一つの形態において、工程１１０４におけるＳｉトップ層２０４の薄膜化した領域の形成は副工程１１０４ａ〜１１０４ｈを含む。
【００８３】
具体的には、工程１１０４ａでは、Ｓｉトップ層２０４の表面上に第一の熱酸化物を形成する。
【００８４】
工程１１０４ｂでは、上記第一の熱酸化物上に重なるように窒化ケイ素を堆積させる。
【００８５】
工程１１０４ｃでは、上記ソース領域２０６上に重なる、上記第一の熱酸化物及び上記窒化ケイ素を選択的にエッチングする。
【００８６】
工程１１０４ｄでは、ソース領域２０６上に重なる上記Ｓｉトップ層２０４表面上に、第二の熱酸化物を形成する。
【００８７】
工程１１０４ｅでは、上記第二の熱酸化物を形成することに応じて、ソース領域２０６上に重なるＳｉトップ層２０４を薄くする。
【００８８】
工程１１０４ｆでは、第二の熱酸化物をエッチングし、上記ソース領域２０６とドレイン領域２１２との間のトップＳｉ層２０４において、隆起した段差を形成する。
【００８９】
工程１１０４ｇでは、残存する任意の窒化ケイ素を除去し、上記ドレイン層（ドレイン領域２１２）上に重なる第一の熱酸化物と、上記チャネル２１８の第二の厚さ領域２２２と、上記チャネル２１８の傾斜した厚さ領域２２４とを残す。
【００９０】
工程１１０４ｈでは、上記窒化ケイ素を除去した後、上記ソース領域２０６と厚さが５〜２０ｎｍの範囲内である上記チャネル２１８の第一の厚さ領域２２０との上に重なる第三の熱酸化物を形成する。最終的には、Ｓｉトップ層２０４が１０〜１００ｎｍの範囲の厚さに薄膜化される。
【００９１】
例えば、上記第一の熱酸化物は、厚さを５〜２０ｎｍの範囲内とすることができ、上記窒化ケイ素は２０〜２００ｎｍの範囲内の厚さで堆積させることができる。上記第二の熱酸化物は５００〜２０００ｎｍの範囲内の厚さとすることができる。
【００９２】
一つの形態として、工程１１１２での段状のゲート２２６形成には、上記チャネル２１８における、第一の厚さ領域２２０と第二の厚さ領域２２２と傾斜した厚さ領域２２４との上に重なるｎ＋ポリシリコン層を選択的に形成させることが含まれる。
【００９３】
他の形態として、工程１１１０での第一の種類のドーパントを含むチャネル２１８の第一の厚さ領域２２０の形成には、副工程１１１０ａ、１１１０ｂが含まれる。
【００９４】
具体的には、工程１１１０ａは、１×１０１２〜１×１０１３ｃｍ−２のイオン注入量、５〜５０ＫｅＶの範囲内のエネルギーによるボロン（Ｂ）イオン注入により、ソース領域２０６を選択的にｐドープする。
【００９５】
工程１１１０ｂでは、ソース領域２０６からチャネル２１８の第一の厚さ領域２２０へとＢイオンを熱的に拡散させる。
【００９６】
一つの形態として、工程１１１０ｂでのソース領域２０６から、チャネル２１８の第一の厚さ領域２２０へのＢイオンの拡散では、基板を９５０℃〜１０５０℃の範囲に加熱すること、並びに１０分〜１０時間の範囲で加熱を行うこと、が含まれる。
【００９７】
工程１１１０での第二の種類のドーパントを有する、チャネル２１８の第二の厚さ領域２２２及び傾斜した厚さ領域２２４を形成することには、ｎ−ドープしたチャネル２１８の第二の厚さ領域２２２及び傾斜した厚さ領域２２４を残すことが含まれる。
【００９８】
一つの形態として、工程１１０６及び１１０８でのソース領域２０６及びドレイン領域２１２を形成することには、段状のゲート２２６領域、ソース領域２０６及びドレイン領域２１２へｎ型イオンを注入することや、０〜５μｍの範囲の距離、段状のゲート２２６から離れたドレインを有し、１×１０１９〜１×１０２１ｃｍ−３の範囲内のドーピング密度でｎ＋ドープしたソース及びドレインを形成することを含む。
【００９９】
段状のチャネル厚さを有するＳＯＩ  ＤＭＯＳＴは、関連した製造プロセスと同様に提供される。構造、原料、ドーピングレベル、及び層の厚さの具体例は、上記発明の説明において記載した通りである。しかしながら、上記発明は、これらの例にのみ限定されるものではない。上記発明の他の変形例や実施形態は、当業者であれば当然に想到できるものである。
【０１００】
つまり、本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
【産業上の利用可能性】
【０１０１】
本発明のＳＯＩ  ＤＭＯＳＴは、低コストで製造できる、高周波数、高電圧で、漏れ電流が低く、小型化できる。このため、各種電子デバイスに好適に使用できる。
【図面の簡単な説明】
【０１０２】
【図１】従来技術である、ドレインに対する基板接点を有する垂直アウトプットＤＭＯＳＴデバイスの部分断面図である。
【図２】本実施の形態に係る、段状のチャネル厚さを有するＳＯＩ  ＤＭＯＳＴの部分断面図である。
【図３】図１の段状のチャネル厚さを有するＤＭＯＳＴデバイスの製造プロセスにおける一工程を示す部分断面図である。
【図４】図１の段状のチャネル厚さを有するＤＭＯＳＴデバイスの製造プロセスにおける別の一工程を示す部分断面図である。
【図５】図１の段状のチャネル厚さを有するＤＭＯＳＴデバイスの製造プロセスにおける更に別の一工程を示す部分断面図である。
【図６】図１の段状のチャネル厚さを有するＤＭＯＳＴデバイスの製造プロセスにおける更に別の一工程を示す部分断面図である。
【図７】図１の段状のチャネル厚さを有するＤＭＯＳＴデバイスの製造プロセスにおける更に別の一工程を示す部分断面図である。
【図８】図１の段状のチャネル厚さを有するＤＭＯＳＴデバイスの製造プロセスにおける更に別の一工程を示す部分断面図である。
【図９】図１の段状のチャネル厚さを有するＤＭＯＳＴデバイスの製造プロセスにおける更に別の一工程を示す部分断面図である。
【図１０】図１の段状のチャネル厚さを有するＤＭＯＳＴデバイスの製造プロセスにおける更に別の一工程を示す部分断面図である。
【図１１】段状のチャネル厚さを有するＳＯＩ  ＤＭＯＳＴデバイスの製造方法を示すフローチャートである。
【符号の説明】
【０１０３】
２０２    ＳＯＩ基板
２０４    Ｓｉトップ層
２０６    ソース領域
２０８    第一の厚さを有するＳｉトップ層の領域
２１０    第一の厚さ
２１２    ドレイン領域
２１４    第二の厚さを有するＳｉトップ層の領域
２１６    第二の厚さ
２１８    チャネル
２２０    第一の厚さ領域
２２２    第二の厚さ領域
２２４    傾斜した厚さ領域
２２６    ゲート
２２８    ゲート酸化層
２３０    第一の厚さ領域上に重なる領域
２３２    第二の厚さ領域と上記傾斜した厚さ領域との上に重なる領域
２３４    距離
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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