(57)【要約】【課題】ファセット形成工程での処理温度や電界強度に対する条件を緩和することによりショットキーエミッタの製造に要する時間を短縮する。【解決手段】＜１００＞方位をもつ単結晶タングステンワイアからなるエミッタ基材２に対して、その先端を電解エッチングにより鋭くとがらせる工程、そのエミッタ基材２を真空中で加熱して付着物を脱離除去するとともに先端表面をなめらかにする工程、その後、酸化ジルコニウムをエミッタ基材２中に拡散浸透させる工程、及びその後、エミッタ基材２を真空中で加熱するとともにエミッタ基材２の先端部に対向して配置した引出し電極１０とエミッタ基材２との間に電界を印加して先端部に平らな（１００）面を形成するファセッティング処理工程を含むショットキーエミッタの製造方法であって、ファセッティング処理工程ではエミッタ基材２に対して引出し電極１０側が負電位になるように電界を印加する。【選択図】図１
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【特許請求の範囲】
【請求項１】
＜１００＞方位をもつ単結晶タングステンワイアからなるエミッタ基材に対して、その先端を電解エッチングにより鋭くとがらせる工程、前記エミッタ基材を真空中で加熱して付着物を脱離除去するとともに先端表面をなめらかにする工程、その後、酸化ジルコニウムをエミッタ基材中に拡散浸透させる工程、及びその後、エミッタ基材を真空中で加熱するとともにエミッタ基材の先端部に対向して配置した引出し電極とエミッタ基材との間に電界を印加して先端部に平らな（１００）面を形成するファセッティング処理工程を含むショットキーエミッタの製造方法において、
前記ファセッティング処理工程ではエミッタ基材に対して前記引出し電極側が負電位になるように前記電界を印加することを特徴とするショットキーエミッタの製造方法。
【請求項２】
前記電界は、そのときの処理温度においてエミッタ基材の先端部が結晶の熱平衡状態を維持しながら熱平衡結晶形状を変化させていくことのできる速度で電界強度を大きくしていく請求項１に記載のショットキーエミッタの製造方法。
【請求項３】
前記ファセッティング処理工程では、エミッタ基材の側方にエミッタ基材に対して負の電位に設定されるべきサプレッサ電極を設けない請求項１又は２に記載のショットキーエミッタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電子顕微鏡、ＳＥＭ（走査型電子顕微鏡）、ＥＰＭＡ（電子線プローブマイクロアナライザ）、マイクロフォーカスＸ線管などの電子源として利用されるショットキーエミッタ（Schottky emitter）と呼ばれるポイント陰極に関する。
【背景技術】
【０００２】
高輝度電子源として（１００）軸方位をもつ単結晶タングステン（Ｗ）チップに酸化ジルコニウム（ＺｒＯ）を単原子層被覆したショットキーエミッタと呼ばれるポイント陰極がひろく使われている。基材となるタングステンの上にＺｒＯ層を形成することによって仕事関数を大幅に下げることができるためである。すなわち、タングステンの仕事関数φWは４.５ｅＶであるのに対し、タングステンの上に酸化ジルコニウム層を形成した場合の仕事関数φZrO/Wは２.７ｅＶとなるからである。その結果、タングステンエミッタの上にＺｒＯ層を形成したショットキーエミッタは、高い陰極電流密度を実現でき、電子源エミッタとして用いた場合、高輝度が得られる（特許文献１参照。）。
【０００３】
また、そのようなショットキーエミッタの中でも、ディスペンサー型陰極と呼ばれるものは、予めＺｒＯ複合体をタングステン基材中に拡散浸透させておくという工夫により、表面のＺｒＯ層が蒸発しても内部からの補給によって長時間の安定動作を可能にしている（特許文献２参照。）。
【０００４】
このため、現在、高性能電子顕微鏡等では、電子源としては専らショットキーエミッタが用いられるようになってきた。
【０００５】
ショットキーエミッタの製造はいくつかの工程を経て行われる。図６から図１０に製造工程を模式的に示す。
【０００６】
（Ａ）図７（Ａ）に示されるように、タングステンワイアからなるエミッタ基材２はタングステンからなる加熱用フィラメント４に予めスポット溶接により固着されている。エミッタ基材２は＜１００＞方位をもつ単結晶タングステンワイアである。
まず、図６に示されるように、電解エッチングの手法によりエミッタ基材２の先端を鋭くとがらせる。図６で１，２，３として順に示されているのは電解エッチングの進行状態であり、その下の拡大図は電解エッチング完了後のエミッタ基材２の先端部分である。
【０００７】
（Ｂ）次に、エミッタ基材２を真空中で高温加熱して付着物を脱離除去するとともに、図７（Ｂ）に示されるように表面張力の効果で先端表面６をなめらかにする。
【０００８】
（Ｃ）その後、図８に示されるように、エミッタ基材２の根元部に水素化ジルコニウム（ＺｒＨ2）をつけて、真空チャンバ内で低圧力の酸素分圧中で高温加熱する。このとき、エミッタ基材２の根元部につけたＺｒＨ2は酸化されエミッタ基材２中に拡散浸透していく。
【０００９】
（Ｄ）酸化処理が終わったエミッタ基材２を引出し電極１０、サプレッサ１２をもつモジュールに装着した状態で、超高真空中でエミッタ基材２を高温加熱すると、エミッタ基材２中に拡散浸透していたＺｒＯが再びエミッタ表面に現れ、単原子層を構成して陰極の仕事関数を下げる。均一なエミッション分布を得るためにエミッタ基材２の先端部に平らな（１００）面を形成するのがファセッティング処理である。このとき、超高真空中である程度以上の強度をもつ電界をエミッタ基材２に印加すると、図１０の上の図で符号１４で示されるように電子放出が起こるとともに、エミッタ基材２の先端の原子が再配置して先端に平らな（１００）面が成長していく。
【００１０】
図１０の上の図はエミッタ基材２の先端形状の変化を（ａ）〜（ｄ）として時系列で模式的に示したものである。図１０の下の４つの画像（ａ）〜（ｄ）はファセット形成過程における放出電子１４を蛍光板上で受けて、エミッションパターンとして観察した結果を示したものである。ファセッティング処理を行うことによって、はじめはリング状の強度分布を示していたエミッション分布が均一になっていく様子がわかる。ショットキーエミッタを安定した電子源として使用するためにはこのファセッティング処理が欠かせないものである。
ｓ    
【特許文献１】米国特許第３８１４９７５号公報
【特許文献２】米国特許第４３２５０００号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
ファセッティング処理はタングステンエミッタ基材表面の原子の移動によってなされるのでエミッタ基材を１８００°Ｋ程度というような比較的高温に保ち、原子移動を誘起するために５×１０8Ｖ／ｍ程度以上というようなある程度以上の電界強度をかけて行う必要がある。このためファセッティング処理工程には必然的に相当の電子放出が伴うことになる。電子放出の大きさはエミッタ基材の温度と印加する電界の強度に依存するため、処理時間を短縮するためにこれらを任意に上げることは困難である。電子放出の限界値を超えると放電によってエミッタ基材を破損してしまうからである。
【００１２】
そのため、電子放出やそれに伴う脱ガスによる真空度の劣化に注意しながら処理温度や電界強度を徐々に上げていかなければならないため、ファセッティング過程には通常、１０時間程度の時間を要している。また先端に大きな曲率半径をもったエミッタ基材の処理には更に長い時間がかかることになる。
【００１３】
本発明は、ファセット形成工程での処理温度や電界強度に対する条件を緩和することによりショットキーエミッタの製造に要する時間を短縮することを目的とするものである。
【課題を解決するための手段】
【００１４】
本発明ではファセット形成工程で印加する電界の極性を通常用いられているものと反転させて電子放出が起こらないようにすることで、ファセット形成工程の処理温度や電界強度を任意に上げられるようにした。
【００１５】
すなわち、本発明は＜１００＞方位をもつ単結晶タングステンワイアからなるエミッタ基材に対して、その先端を電解エッチングにより鋭くとがらせる工程、前記エミッタ基材を真空中で加熱して付着物を脱離除去するとともに先端表面をなめらかにする工程、その後、酸化ジルコニウムをエミッタ基材中に拡散浸透させる工程、及びその後、エミッタ基材を真空中で加熱するとともにエミッタ基材の先端部に対向して配置した引出し電極とエミッタ基材との間に電界を印加して先端部に平らな（１００）面を形成するファセッティング処理工程を含むショットキーエミッタの製造方法であって、ファセッティング処理工程ではエミッタ基材に対して引出し電極側が負電位になるように前記電界を印加することを特徴としている。
【００１６】
本発明者らの研究によれば、ファセットの形成はエミッタ基材先端のまわりに蓄えられる静電界エネルギによってエミッタ基材先端の表面張力が実効的に下げられ、結果として表面張力の異方性が顕著になることによって促進される。エミッタ基材先端の形状は表面張力の異方性を示すγ−プロットからＷｕｌｆｆの方法を使って得られる「熱平衡結晶形状」（Equilibrium Crystal Shape：ＥＣＳ）によって決められているからである。
【００１７】
そして、静電界エネルギの大きさは電界の極性には依存しないので極性を反転させた電界を用いても通常と同じようにファセット形成がなされる。
【００１８】
ファセット形成工程で印加する電界は、そのときの処理温度においてエミッタ基材の先端部が結晶の熱平衡状態を維持しながら熱平衡結晶形状を変化させていくことのできる速度で電界強度を大きくしていくことが好ましい。この速度で電界強度を大きくしていくと、エミッタ基材先端の表面上のタングステン原子の移動により常に熱平衡形状が保たれてファセットの形成がスムーズに進行する。これより速い速度で高い電圧を印加するとエミッタ基材先端が熱平衡状態から外れた状態に置かれることになり、熱平衡結晶形状への移行が円滑に行われず、途中で形状が固定されてしまうことがある。それとは反対に、この速度よりも遅い速度で電界強度を大きくしていくと、熱平衡結晶形状への移行を行わせる点では問題はないが、処理時間が長くなるため、あまり遅い速度で電界強度を大きくしていくことは好ましくない。
【００１９】
従来の方法におけるファセッティング処理工程では、エミッタ基材に対して引出し電極側が正電位になるように電界を印加しているので、エミッタ基材からの電子放出が起こる。その電子放出を抑えるために、ファセッティング処理工程ではエミッタ基材の側方にエミッタ基材に対して負の電位に設定されるサプレッサ電極を設けることが必要になる。それに対し、本発明では、ファセッティング処理工程においてはエミッタ基材に対して引出し電極側が負電位になるように電界を印加するので、エミッタ基材からの電子放出が全く起こらない。そのため、ファセッティング処理工程では、エミッタ基材の側方にエミッタ基材に対して負の電位に設定されるべきサプレッサ電極を設けない構成とすることもできる。そして、エミッタ基材の側方にサプレッサ電極を設けない状態でエミッタ基材先端を引出し電極に対向して配置すれば、より大きな電界をエミッタ基材先端部にかけることができる。このことは、例えばより大きな曲率半径をもったショットキーエミッタのファセット形成処理において十分な電界強度を確保するための有効な手段となる。
【００２０】
従来の方法におけるファセッティング処理工程ではエミッタ基材からの電子放出が起こり、電子放出は処理温度が高くなるほど起こりやすくなるので、処理温度を任意に高くすることはできない。それに対し、本発明では電子放出が起こらないので、処理時間を短縮するために処理温度を高くしても電子放出による問題は生じない。
【発明の効果】
【００２１】
本発明では、ファセッティング処理工程においてエミッタ基材に対して引出し電極側が負電位になるように電界を印加するので、エミッタ基材からの電子放出が全く起こらないため、電子放出やそれに伴う脱ガスによる真空度の劣化といった問題がなく、したがって処理温度や電界強度に対する条件が緩和されるので、処理温度や電界強度を適切に設定することによりショットキーエミッタの製造に要する時間を短縮することができる。
【発明を実施するための最良の形態】
【００２２】
本発明によるショットキーエミッタの製造方法は、ファセッティング処理工程におけるエミッタ基材に印加する電界の極性を除いて、図６から図８により説明した製造工程と同じである。再び図６から図８を用い、さらに図１の装置を用いて一実施例を説明する。
【００２３】
（Ａ）図７（Ａ）に示されるように、エミッタ基材２は＜１００＞方位をもつ単結晶タングステンワイアからなり、同じくタングステンからなる加熱用フィラメント４に予めスポット溶接により固着されている。
【００２４】
まず、図６に示されるように、電解エッチングの手法によりエミッタ基材２の先端を鋭くとがらせる。電解エッチングは、先端の曲率半径Ｒが０.１〜０.５μｍ程度となるまで行う。
【００２５】
（Ｂ）次に、真空中で加熱フィラメント４に通電して加熱し、エミッタ基材２の温度を２０００°Ｋ程度にまで上昇させて付着物を脱離除去するとともに、図７（Ｂ）に示されるように表面張力の効果で先端表面６をなめらかにする。
【００２６】
（Ｃ）その後、図８に示されるように、エミッタ基材２の根元部にＺｒＨ2をつけて、再び真空チャンバに入れ、圧力が１×１０-6ｍｂａｒ程度の酸素分圧中で、１８００°Ｋ程度の温度で２０時間程度加熱する。これにより、エミッタ基材２の根元部につけたＺｒＨ2は酸化されエミッタ基材２中に拡散浸透していく。
【００２７】
（Ｄ）ファセッティング処理：
ファセッティング処理は均一なエミッション分布を得るためにエミッタ基材２の先端部に平らな（１００）面を形成するためのものである。
【００２８】
酸化処理が終わったエミッタ基材２を、図１に示されるように、引出し電極１０、サプレッサ電極１２をもつモジュールに装着した状態で超高真空チャンバに入れる。エミッタ基材２はエミッタ碍子１６に取りつけられた加熱用フィラメント４の先端にスポット溶接されている。エミッタ碍子１６はサプレッサ電極１２の中に挿入され、エミッタ基材２の先端部だけがサプレッサ電極１２の上部に空けられた穴から突き出すように固定される。その状態は図９と同じものとなる。サプレッサ電極１２の上部の穴から突き出すエミッタ基材２の先端部の高さは０.２〜０.３ｍｍが適当である。サプレッサ電極１２の対極に絶縁碍子１８をはさんで引出し電極１０が置かれる。
【００２９】
超高真空中（圧力１０-9ｍｂａｒ程度以上の高真空）で加熱用フィラメント４に通電して発熱させることによりエミッタ基材２を１８００°Ｋ程度に加熱する。これによりエミッタ基材２中に拡散浸透していたＺｒＯが再びエミッタ表面に現れ、単原子層を構成して陰極の仕事関数を下げる。このとき重要なことは、ＺｒＯ層はタングステンの（１００）面の仕事関数を選択的に下げることができるため、他の面からの電子放出は抑えられるということである。逆に言えば、タングステン表面に凹凸などができて平らな（１００）面が形成されないと電子放出分布は不均一になってしまうということである。
【００３０】
そして、加熱用フィラメント４に電流Ｉｆを流しながら引出し電極１０に高電圧Ｖｅｘｔを印加する。高電圧Ｖｅｘｔは、エミッタ基材２に対して引出し電極１０が負側になるように、エミッタ基材２と引出し電極１０の間に５×１０8Ｖ／ｍ以上の電界強度がかかるように設定する。
【００３１】
サプレッサ電極１２には、加熱用フィラメント４に対して数百Ｖ程度の負電圧、例えば−３００Ｖをかけて加熱用フィラメント４からの熱電子放出を抑える。
【００３２】
これに対して、図１１は従来の方法におけるファセッティング処理でのエミッタ基材２への電圧印加方法を示したものである。図１の実施例のものとの違いは、エミッタ基材２に対して引出し電極１０が正側になるように電圧が印加される点である。
【００３３】
従来の「通常法」と、実施例による「反転法」のふたつの方法によるファセット形成を比較するための、図２に示す電圧印加シーケンスを使ってファセット形成を行い、結果を比較した。エミッタ基材２の温度は双方とも１７５０°Ｋとした。
【００３４】
ファセッティング処理では真空度などを監視しながら工程を行う必要があるため、従来の通常法では、電流放出が小さく真空度劣化の懸念をなくすために、一晩、Ｖｅｘｔ＝２.０ｋＶという比較的低い電圧におき、翌日、作業者が手動で電圧を徐々に上げてファセット形成をすすめるという手法をとった。これは従来から行われている通常の工程方法に準拠したものである。
【００３５】
一方、本発明による反転法では電子放出による放電の危険性がないため、一晩の間に電圧Ｖｅｘｔが０Ｖから−６.０ｋＶまで上昇するようプログラム設定した。
【００３６】
図３にファセット形成の様子をモニターするために観察したエミッションパターンの変化を示す。上の欄が本発明による反転法、下の欄が通常法である。
【００３７】
通常法では、一晩明けた段階でのエミッションパターンはリング状になっており、（１００）面の成長が終わっていないことが分かる。これは電界強度が十分でないためである。作業者が印加電圧Ｖｅｘｔを徐々に３.２ｋＶまで上げ３時間程度待つことによってファセットが成長していく様子がパターンの変化から見て取れる。
【００３８】
本発明による反転法では、一晩明けた段階で既にファセットの形成は完了していた。これは、印加電圧Ｖｅｘｔが最大で−６.０ｋＶという十分な強度の電界がエミッタ基材の先端に既に印加されているためである。
【００３９】
このように、本発明による反転法では、ファセット形成工程での電界強度に対する条件が緩和されることにより、ショットキーエミッタの製造に要する時間を短縮することができる。
【００４０】
図４に通常法（Ａ）と本発明による反転法（Ｂ）によってファセット形成されたショットキーエミッタの先端部のＳＥＭ画像を比べた。両方の手法ともほぼ同じ形状に先端部がファセットできていることが分かる。
【００４１】
実施例では反転法を用いてファセット形成を行う場合も電圧を０Ｖから徐々に上げている。最終的に印加する電圧を初めからかけてしまわないことには意味がある。電界を少しずつ上げていくことによりエミッタ基材先端の熱平衡結晶形状をゆっくりと変化させていけるからである。エミッタ基材先端表面上のタングステン原子の移動により常に熱平衡形状が保たれ、ファセットの形成がスムーズに進行する。もし、いきなり高い電圧を印加するとエミッタ基材先端は熱平衡形状から大きくはずれた状態に置かれることになり、ここから熱平衡結晶形状への移行が円滑に行われず、途中で形状が固定してしまうことがある。その例を図５に示す。ここでは初めから電圧Ｖｅｘｔを−６.０ｋＶに設定した。エミッションパターンから先端（１００）面が成長していくことは分かるが、最終的にも先端面が２段に分かれた状態で形状が固定してしまっている。
【００４２】
実施例では、ファセッティング処理工程において加熱用フィラメント４からの熱電子放出を抑えるために、加熱用フィラメント４に対して負電圧を印加するサプレッサ電極１２を設けている。しかし、本発明では、ファセッティング処理工程においてはエミッタ基材２及び加熱用フィラメント４に対して引出し電極１０側が負電位になるように電界を印加するので、エミッタ基材２及び加熱用フィラメント４からの電子放出が起こらない。そのため、他の実施例としては、ファセッティング処理工程では、エミッタ基材２及び加熱用フィラメント４の側方にエミッタ基材２及び加熱用フィラメント４に対して負の電位に設定されるべきサプレッサ電極１２を設けない構成とする。この場合には、引出し電極１０によりエミッタ基材２の先端部により大きな電界をかけることができ、大きな曲率半径をもったショットキーエミッタのファセット形成処理に好都合となる。
【００４３】
また、実施例ではファセッティング処理の処理温度を１８００°Ｋ程度としたが、さらに他の実施例として、ファセッティング処理の処理温度を１９００°Ｋに上げた。その場合でもエミッタ基材からの電子放出は起こらなかった。このようにファセッティング処理の処理温度を高めることにより処理時間を短縮することができる。
【図面の簡単な説明】
【００４４】
【図１】一実施例におけるファセッティング処理時の電圧印加状態を示す装置の概略図である
【図２】従来の「通常法」と実施例による「反転法」についてのファセッティング処理時の電圧印加シーケンスを示すタイムチャートである。
【図３】ファセット形成の様子を示すエミッションパターンの画像であり、上の欄は本発明による場合、下の欄は従来の方法による場合である。
【図４】ファセット形成されたショットキーエミッタの先端部を示すＳＥＭ画像であり、（Ａ）は通常法、（Ｂ）は本発明による反転法によるものである。
【図５】ファセッティング処理時に初めから高電圧を印加した場合のエミッションパターンの画像を示す図である。
【図６】電解エッチング工程を示す図である。
【図７】エミッタ基材の先端をなめらかにする工程を示す図である。
【図８】エミッタ基材へのＺｒＯの拡散工程を示す図である。
【図９】従来のファセッティング処理工程を示す概略断面図である。
【図１０】従来のファセッティング処理工程を時系列に示す図であり、上の図はエミッタ基材先端部の形状変化を示す断面図、下の図は各段階でのエミッションパターンの画像を示す図である。
【図１１】従来の方法におけるファセッティング処理時の電圧印加状態を示す装置の概略図である
【符号の説明】
【００４５】
２      エミッタ基材
４      加熱用フィラメント
１０      引出し電極
１２      サプレッサ電極
【図１】
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【図２】
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【図７】
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【図８】
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【図９】
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【図１１】
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【図３】
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【図４】
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【図５】
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【図６】
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【図１０】
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