(57)【要約】【課題】パケット長に係わりなくパケットの伝送が可能であり、他のユーザーが一時的に大容量の帯域が必要となった場合にも対応可能である。【解決手段】光回線終端装置10と、光端末装置34及び光端末装置36との間で、光ファイバ伝送路30と光合分岐器32を介して、符号分割多重方式による双方向光通信を行う光アクセスネットワークシステムである。光回線終端装置は、帯域制御部14と帯域分配部12とを具え、帯域制御部は、光端末装置の数に等しい個数の信号変換器対が設置されている。また、光端末装置は、それぞれ帯域制御部42及び44と、帯域分配部38及び40とを具え、帯域制御部には、それぞれ、信号変換器対が1組ずつ設置されている。光回線終端装置及び光端末装置の帯域制御部は、それぞれ通信帯域可変制御機能をそれぞれ有する1組の可変シリアル/パラレル変換部及び可変パラレル/シリアル変換部とから構成される信号変換器対を具えている。【選択図】図1
2008079121.tif 000002
【特許請求の範囲】
【請求項１】
光ファイバ伝送路の一端に光合分岐器を設け、
前記光ファイバ伝送路の他端に結合された光回線終端装置と、前記光合分岐器によって分岐されて形成される複数の分岐光ファイバ伝送路のそれぞれに結合された複数の光端末装置との間で、符号分割多重による双方向光通信を行う光アクセスネットワークシステムであって、
前記光回線終端装置は、帯域分配部と、前記光端末装置の数に等しい個数の信号変換器対を具える帯域制御部とを具え、
前記光端末装置のそれぞれは、帯域分配部と、1組の信号変換器対を具える帯域制御部とを具えており、
前記信号変換器対のそれぞれは、通信帯域可変制御機能をそれぞれ有する1組の可変シリアル/パラレル変換部と可変パラレル/シリアル変換部との組として設置されており、
前記帯域分配部は、前記可変シリアル/パラレル変換部から出力されるパラレル信号を符号化する複数の符号器からなる符号器群と、該符号器群から出力されるパラレル信号を多重するパラレル信号合成器とを具え、及び前記可変パラレル/シリアル変換部に入力されるパラレル信号を復号化する複数の復号器からなる復号器群と、該復号器群に入力されるパラレル信号を生成するためのシリアル信号を分割するシリアル信号分配器とを具える
ことを特徴とする符号分割多重光アクセスネットワークシステム。
【請求項２】
前記光回線終端装置が、更に、
レイヤー3スイッチに入力されるシリアル信号及び該レイヤー3スイッチから出力されるシリアル信号を4B5B変換する機能を具える、前記光端末装置の数に等しい個数のPHY/MACインターフェースと、
前記帯域分配部に入力される信号を電気信号に変換し、及び前記帯域分配部から出力される電気信号を光信号に変換する光電変換器と
を具え、
前記光端末装置のそれぞれが、更に、
シリアル信号を4B5B変換する機能を具えるPHY/MACインターフェースと、
前記帯域分配部に入力される信号を電気信号に変換し、及び前記帯域分配部から出力される信号を光信号に変換する光電変換器と
を具えることを特徴とする請求項１に記載の符号分割多重光アクセスネットワークシステム。
【請求項３】
前記可変シリアル/パラレル変換部は、シリアル信号をパラレル信号に変換する分岐回路と、シリアル信号を一時記憶して前記分岐回路に入力する第1バッファ回路と、前記分岐回路から出力されるパラレル信号を一時記憶して前記帯域分配部に入力する第1バッファ回路群と、可変シリアル/パラレル変換部制御部とを具え、
前記可変パラレル/シリアル変換部は、パラレル信号をシリアル信号に変換する多重回路と、前記帯域分配部が具える前記復号器群から出力されるパラレル信号を一時記憶して前記多重回路に入力する第2バッファ回路群と、前記多重回路から出力されるシリアル信号を一時記憶して出力する第2バッファ回路と、可変パラレル/シリアル変換部制御部とを具え、
前記可変シリアル/パラレル変換部制御部は、分岐回路制御信号生成器、第1高速可変クロック信号生成器及び第1遅延クロック信号生成器を具え、前記分岐回路、前記第1バッファ回路及び前記第1バッファ回路群に対して、制御信号を供給し、
前記可変パラレル/シリアル変換部制御部は、多重回路制御信号生成器、第2高速可変クロック信号生成器及び第2遅延クロック信号生成器を具え、前記多重回路、前記第2バッファ回路及び前記第2バッファ回路群に対して、制御信号を供給する
ことを特徴とする請求項1又は2に記載の符号分割多重光アクセスネットワークシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、PON（Passive Optical Network）において、事業者と加入者とが符号分割多重（CDM: Code Division Multiplexing）方式によって通信するための光アクセスネットワークシステムに関する。
【背景技術】
【０００２】
事業者（以後、「センター」ということもある。）と複数の加入者（以後、「ユーザー」ということもある。）を、PONを介して接続して構成される光アクセスネットワークシステムが注目されている。以後の説明において、事業者側の装置を光回線終端装置（Optical Line Terminal: OLT）、加入者側の装置を光端末装置(Optical Network Unit: ONU)ということもある。
【０００３】
PONとは、光ファイバ伝送路の途中に受動素子である光合分岐器（star coupler）を接続して一本の光ファイバ伝送路を複数の光ファイバ伝送路に分岐し、この光合分岐器を中心にしてスター型に複数の光端末装置を接続するネットワークである。センターとユーザー間を結ぶネットワークにPONを採用することによって、センターと光合分岐器間の光ファイバ伝送路を複数のユーザーで共有することができ、設備コストを抑制することが可能である。
【０００４】
PONシステムにおいては、通信資源を効率よく利用できるようにするため、ベストエフォートサービスが主流となっている。しかしながら、PONシステムにおいて提供されるアプリケーションサービスには、音声(電話)サービス、映像サービス、データ通信サービス等を同時に実行するために、音声や映像通信用として最低限度の帯域を確保しておく必要がある。また、企業内に構築されるPONネットワークにおいては、データベースの更新等、一時的に大容量通信が必要となることもある。このように、PONネットワークが利用される状況に対応させて常に効率の良い通信を保障するためには、合理的な帯域制御及び使用帯域の管理を行う必要がある。
【０００５】
そこで、光回線終端装置が、光端末装置ごとの動作中の待ち情報量、又は待ち情報量の増加量に応じて、各光端末装置に対してタイムスロットの割り当てを行って、効率的な帯域制御を可能にするタイムスロット割り当て制御装置が開示されている（例えば、特許文献1参照）。このタイムスロット割り当て制御装置によれば、まず、光回線終端装置は全ての光端末装置に対して個別管理スロットを1タイムスロット以上送出するように要求し、一方、各光端末装置は、光回線終端装置から個別管理スロットの送出を要求された時点で、光回線終端装置に対して光端末装置の待ち情報量を通知する。
【０００６】
光回線終端装置は、各光端末装置から通知された待ち情報量を基に、次のフレームのタイムスロットの割り当てを行う。各光端末装置への割り当て容量は、例えば、待ち情報量に比例するように決定される。あるいは、最低容量を割り当てるように補正したり、割り当て値の超過分を割り当てたり、最低容量以上に割り当てられた端末から均等に分配する等の方法で、各光端末装置への割り当て容量が決定される。
【０００７】
上述の装置は、制御が簡便であり、光端末装置ごとに割り当てられた容量に応じた課金処理をすることも可能である。
【０００８】
また、伝送量の変化に応じてタイムスロットの割り当てを効率よく行える、ダイナミックタイムスロット割り当てシステムが開示されている（例えば、特許文献2参照）。このダイナミックタイムスロット割り当てシステムは、複数の光端末装置と一つの光回線終端装置をPONで接続されたシステムであり、ポーリング（polling）方式が採用されている。ポーリング方式とは、光回線終端装置が各光端末装置に対して、順番に送信要求がないか尋ねていく方式である。光回線終端装置はいつでも各光端末装置に対してデータを送信できるが、各光端末装置は要求確認があった場合にのみ光回線終端装置に対してデータを送信することができる。
【０００９】
すなわち、ダイナミックタイムスロット割り当てシステムにおいては、光端末装置は、光回線終端装置に対してポーリング要求を行う手段を有し、光回線終端装置は、光端末装置から送られてくるポーリング要求を識別し、最低保障ポーリングの空き領域にポーリング待ち情報量に応じてタイムスロットを割り当てる手段を有している。これによって、複数の光端末装置と一つの光回線終端装置をPONで接続されたシステム全体として、タイムスロットの割り当てをダイナミックに効率よく行うことが可能となるように構成されている。
【００１０】
このダイナミックタイムスロット割り当てシステムは、上述したように、最低限の帯域を各光端末装置に保障し、空き帯域等の情報に基づいて、各光端末装置に対して必要な帯域を開放することによって、ダイナミックに帯域を制御すすることが可能にされたシステムである。すなわち、このシステムは、通信資源を効率よく利用できるように工夫されたシステムであるといえる。
【特許文献１】特開平10-107755号公報
【特許文献２】特許第3490583号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
上述のタイムスロット割り当て制御装置において、様々なパケット長のパケットに対して伝送可能とするためには、パケットの分離あるいは合成のための制御が必要となる。また、パケットの分離のための分割信号を遅延制御することが必要である。しかしながら、タイムスロット割り当て制御装置において、これら分離あるいは合成のための制御、及び分割信号の遅延制御を実行可能とすることは、困難である。
【００１２】
また、上述のダイナミックタイムスロット割り当てシステムにおいて実行される方法では、特定のユーザーが常に大容量の帯域を使用している状況下で、他のユーザーが一時的に大容量の帯域が必要となった場合に、対応ができないという事態が発生する。
【００１３】
そこで、この発明の目的は、様々な長さのパケット信号に対して対処が可能であり、また、他のユーザーが一時的に大容量の帯域が必要となった場合にも対応可能な、帯域制御及び使用帯域管理が採用された符号分割多重光アクセスネットワークシステムを提供することにある。
【課題を解決するための手段】
【００１４】
この発明は、事業者側に設置される装置である光回線終端装置と、ユーザー側に設置される装置である光端末装置との間で符号分割多重方式による双方向光通信を行う光アクセスネットワークシステムである。光回線終端装置と複数の光端末装置とは、光ファイバ伝送路、光合分岐器及び複数の分岐光ファイバ伝送路を介して結合される。光ファイバ伝送路は、その一端に光合分岐器が設けられ、この光ファイバ伝送路の他端には、光回線終端装置が結合される。また、この光ファイバ伝送路は光合分岐器によって複数の分岐光ファイバ伝送路に分岐されて、その分岐光ファイバ伝送路それぞれには一つずつ光端末装置が結合される。
【００１５】
上述の目的を達成するため、この発明の要旨によれば、以下の構成の符号分割多重光アクセスネットワークシステムが提供される。
【００１６】
この発明の符号分割多重光アクセスネットワークシステムの基本構成要素である光回線終端装置と複数の光端末装置とは、それぞれ以下の特徴を具えている。
【００１７】
光回線終端装置は、帯域制御部と帯域分配部とを具え、帯域制御部は、光端末装置の数に等しい個数の信号変換器対を具えている。また、光端末装置は、帯域制御部と帯域分配部とを具え、帯域制御部は、信号変換器対を1組具えている。
【００１８】
光回線終端装置及び光端末装置のそれぞれの信号変換器対は、通信帯域可変制御機能をそれぞれ有する1組の可変シリアル/パラレル変換部と可変パラレル/シリアル変換部との組として設置される。
【００１９】
帯域分配部は、可変シリアル/パラレル変換部から出力されるパラレル信号を符号化する複数の符号器（以後、符号器群ということもある。）と、及び可変パラレル/シリアル変換部に入力されるパラレル信号を復号化する複数の復号器（以後、復号器群ということもある。）とを具えている。また、帯域分配部は、符号器群から出力されるパラレル信号を多重するパラレル信号合成器、及び復号器群に入力されるパラレル信号を生成するためにシリアル信号を分割するシリアル信号分配器を具えている。
【００２０】
この発明の符号分割多重光アクセスネットワークシステムを構成するに当たり、光回線終端装置が、光端末装置の数に等しい個数のPHY/MAC（Physical layer/Media Access Control layer：物理層／メディアアクセスコントロール層）インターフェースと、光電変換器とを具えるのが好適である。また、光端末装置のそれぞれが、PHY/MACインターフェースと、光電変換器とを具えるのが好適である。
【００２１】
光回線終端装置が具えるPHY/MACインターフェースは、この発明の符号分割多重光アクセスネットワークシステムが接続された外部ネットワークであるメトロエリアネットワーク（Metropolitan Area Network）からレイヤー3スイッチに入力されるシリアル信号及びレイヤー3スイッチから出力されるシリアル信号を4B5B変換する機能を具えている。すなわち、レイヤー3スイッチは、光回線終端装置から出力される4B5B変換されたシリアル信号を、外部のメトロネットワーク等に送り出し、及び外部のメトロネットワーク等からこの発明の符号分割多重光アクセスネットワークシステムに宛てて送られてくるシリアル信号を光回線終端装置に入力させる機能を具えている。
【００２２】
レイヤー3スイッチは、OSI(Open System Interconnection)参照モデルの第3層のルーティング機能及びOSI参照モデルの第2層の転送機能（メディアアクセスコントロール機能）を有している。PHY/MACインターフェースは、OSI参照モデルのメディアアクセスコントロール層である第2層とOSI参照モデルの物理層である第1層とのインターフェースとしての機能を有している。
【００２３】
光回線終端装置及び光端末装置がそれぞれ具える光電変換器は、光回線終端装置及び光端末装置がそれぞれ具える帯域分配部に入力される信号を電気信号に変換し、及び帯域分配部から出力される信号を光信号に変換する。
【００２４】
好ましくは、可変シリアル/パラレル変換部は、分岐回路（ディマルチプレクサ: demultiplexer）と、第1バッファ回路と、第1バッファ回路群と、可変シリアル/パラレル変換部制御部とを具えるのが良い。分岐回路は、シリアル信号をパラレル信号に変換する。第1バッファ回路は、シリアル信号を一時記憶して分岐回路に入力する。第1バッファ回路群は、分岐回路から出力されるパラレル信号を一時記憶して帯域分配部に入力する。可変シリアル/パラレル変換部制御部は、分岐回路制御信号生成器、高速可変クロック信号生成器及び遅延クロック信号生成器を具えるのが良い。可変シリアル/パラレル変換部制御部は、分岐回路、第1バッファ回路及び第1バッファ回路群に対して、制御信号を供給する。
【００２５】
また、可変パラレル/シリアル変換部は、多重回路（マルチプレクサ: multiplexer）と、第2バッファ回路群と、第2バッファ回路と、可変パラレル/シリアル変換部制御部とを具えるのが良い。多重回路は、パラレル信号をシリアル信号に変換する。第2バッファ回路群は、帯域分配部が具える復号器群から出力されるパラレル信号を一時記憶して多重回路に入力する。第2バッファ回路は、多重回路から出力されるシリアル信号を一時記憶して出力する。可変パラレル/シリアル変換部制御部は、多重回路制御信号生成器、高速可変クロック信号生成器及び遅延クロック信号生成器を具えるのが良い。可変パラレル/シリアル変換部制御部は、多重回路、第2バッファ回路及び第2バッファ回路群に対して、制御信号を供給する。
【発明の効果】
【００２６】
この発明の符号分割多重光アクセスネットワークシステムによれば、光回線終端装置及び光端末装置は、それぞれ帯域制御部と帯域分配部とを具えている。そして、帯域制御部は、可変シリアル/パラレル変換部と可変パラレル/シリアル変換部との組からなる信号変換器対が設けられている。
【００２７】
メトロエリアネットワーク等、この発明の符号分割多重光アクセスネットワークシステムが接続された外部から、光回線終端装置に入力されるパケット信号等のシリアル信号は、帯域制御部が具える可変シリアル/パラレル変換部によってパラレル信号に変換される。すなわち、可変シリアル/パラレル変換部に、シリアル信号という1個の入力信号が、パラレル信号という複数（nを1以上の整数として、n個とする。）の出力信号群に変換される。
【００２８】
以下の説明において、可変シリアル/パラレル変換部から出力される出力信号群を構成する出力信号の個数nをパラレル数というものとする。また、分岐回路等から出力されるパラレル信号は、並列する複数の出力信号の集合であるので、出力信号群というのが正確であるが、混乱が生じない範囲で、単に出力信号ということもある。例えば、「可変シリアル/パラレル変換部から出力されるパラレル信号を構成する複数の出力信号のそれぞれは、帯域分配部に入力される。」と記載する代わりに、「可変シリアル/パラレル変換部から出力される出力信号は、帯域分配部に入力される。」と略記することもある。同様に、多重回路等に入力されるパラレル信号も、入力信号群というのが正確であるが、単に入力信号と略記することもある。
【００２９】
可変シリアル/パラレル変換部から出力される出力信号は、帯域分配部に入力される。帯域分配部は、可変シリアル/パラレル変換部から出力されるパラレル信号を符号化する複数の符号器から成る符号器群を具えており、パラレル信号を構成する複数の出力信号は、この符号器群を構成する符号器に一つずつ入力されて符号化される。パラレル数がnであるパラレル信号の場合には、n個の出力信号のそれぞれが、帯域分配部が具えている符号器群を構成するn個の符号器に一つずつ並列に入力されて符号化される。
【００３０】
帯域制御部が具える、可変シリアル/パラレル変換部に入力されるシリアル信号（例えば、パケット信号）の時間軸上での長さが長い場合は、大きなパラレル数を設定し、また、パケット信号が短い場合には、小さなパラレル数を設定する。
【００３１】
すなわち、光回線終端装置に入力されるパケット信号の長さに応じて、可変シリアル/パラレル変換部のパラレル数を設定することによって、様々の長さのパケット信号をパラレル信号に変換することが可能となる。言い換えると、光回線終端装置が具える可変シリアル/パラレル変換部は、通信帯域可変制御機能を有しているといえる。従って、この発明の光アクセスネットワークシステムによれば、様々な長さのパケット信号に対しても対処が可能となる。この通信帯域可変制御機能を利用して、使用帯域管理を実行することが可能である。
【００３２】
光回線終端装置の帯域制御部は、光端末装置の数に等しい個数の信号変換器対が設置されており、光端末装置の帯域制御部は、信号変換器対が1組設置されている。そして、光回線終端装置及び光端末装置が具えるそれぞれの帯域分配部は、可変シリアル/パラレル変換部から出力されるパラレル信号を符号化する符号器群、及び可変パラレル/シリアル変換部に入力されるパラレル信号を復号化する復号器群を具えている。
【００３３】
符号器群から出力されるパラレル信号は、パラレル信号合成器によって多重され、復号器群から出力されるシリアル信号は、シリアル信号分配器によって分割される。光回線終端装置から光端末装置に伝送される信号、あるいは光端末装置から光回線終端装置に伝送される信号は、いずれもパラレル信号が符号器で符号化された信号が多重された符号分割多重信号である。
【００３４】
すなわち、光回線終端装置から光端末装置に伝送される信号は、光回線終端装置の帯域分配部が具える符号器群によって符号化され、多重されることでシリアル信号に変換された符号分割多重信号である。言い換えると、光回線終端装置から光端末装置に伝送される信号は、光回線終端装置の帯域分配部が具える符号器群によって符号化されて出力された段階では、符号化されたパラレル信号であるが、パラレル信号合成器によって多重されることによってシリアル信号に変換された符号分割多重信号となる。
【００３５】
この符号分割多重信号は、光端末装置で受信されて、光端末装置の帯域分配部が具えるシリアル信号分配器に入力され分割されることによって、パラレル信号に変換される。シリアル信号分配器から出力された直後のパラレル信号は、符号化された状態のパラレル信号である。この符号化された状態のパラレル信号は、帯域分配部が具える復号器によって復号化される。この復号化されたパラレル信号は、光端末装置の帯域制御部が具える可変パラレル/シリアル変換部に入力されてシリアル信号に変換される。
【００３６】
光端末装置から光回線終端装置に伝送される信号は、上述の光回線終端装置から光端末装置に伝送される信号と同様に、光端末装置の帯域分配部が具える符号器によって符号化され、多重されることでシリアル信号に変換された符号分割多重信号となる。この符号分割多重信号は、光回線終端装置で受信されて、光回線終端装置の帯域分配部が具えるシリアル信号分配器に入力されて分割されることによって、パラレル信号に変換され、帯域分配部が具える復号器によって復号化される。この復号化されたパラレル信号は、光回線終端装置の帯域制御部が具える可変パラレル/シリアル変換部に入力されてシリアル信号に変換される。
【００３７】
仮に、ある特定の光端末装置を割り当てられているユーザーが一時的に大容量の帯域が必要となった場合には、この光端末装置に対応する、光回線終端装置の信号変換器対及びこの光端末装置が具える信号変換器対に対して、パラレル数を多く設定する。こうすることで、ユーザーが一時的に大容量の帯域が必要となった場合にも、光回線終端装置とこのユーザーが割り当てられている光端末装置との間の送受信に対して、対応が可能となる。すなわち、帯域制御及び使用帯域管理が実現される。
【００３８】
光回線終端装置が、例えば、この発明の符号分割多重光アクセスネットワークシステムの外部ネットワーク（メトロエリアネットワーク）とレイヤー3スイッチを介して接続されることによって、次の機能が実現される。レイヤー3スイッチによって、この発明の符号分割多重光アクセスネットワークシステムが、メトロエリアネットワーク等への接続が容易に実現される。レイヤー3スイッチが有するルーティング機能によって、異なるネットワークアドレスを持った複数のサブネット（この発明の符号分割多重光アクセスネットワークシステムと同種のシステム）間で、相互にパケットによる通信が可能となる。
【００３９】
光回線終端装置及び光端末装置が、それぞれ4B5B変換機能を具えるPHY/MACインターフェースを具えることによって、この発明の符号分割多重光アクセスネットワークシステムへ入力され、あるいは出力される2値デジタルシリアル信号が、同一の値（1あるいは0の値）が連続するデジタル信号である場合にも、同一の値が連続しないデジタル信号へと変換される。そのため、例えば、パケット信号を構成する2値デジタルシリアル信号に同一の値が連続する部分が含まれていることによって発生する、同期信号の抽出が難しくなる等の固有の問題を回避できる。
【００４０】
PHY/MACインターフェースが、OSI参照モデルのメディアアクセスコントロール層である第2層とOSI参照モデルの物理層である第1層とのインターフェースとしての機能を果たすことによって、レイヤー3スイッチと可変シリアル/パラレル変換部との接続、及びレイヤー3スイッチと可変パラレル/シリアル変換部との接続が可能となる。
【００４１】
また、光回線終端装置及び光端末装置が、それぞれ光電変換器を具えることによって、帯域分配部から出力される電気符号分割多重信号が光符号分割多重信号に変換され、帯域分配部には、光符号分割多重信号が電気符号分割多重信号に変換されて入力される。この光電変換機能によって、光回線終端装置と光端末装置とをPONによって接続することが可能となる。
【００４２】
可変シリアル/パラレル変換部が、分岐回路と、第1バッファ回路と、第1バッファ回路群と、可変シリアル/パラレル変換部制御部とを具えることによって、次の機能が実現される。PHY/MACインターフェースから出力されるシリアル信号は、まず第1バッファ回路に入力されて一時的に記憶される。第1バッファ回路からは、このシリアル信号が、第1高速可変クロック信号生成器から出力される高速可変クロック信号に従って出力されて分岐回路に入力される。分岐回路では、このシリアル信号がパラレル信号に変換される。分岐回路から出力されるパラレル信号は、第1バッファ回路群に入力されて一時的に記憶される。
【００４３】
詳細は後述するが、第1バッファ回路に入力される、可変シリアル/パラレル変換部制御部から供給される読み出し信号の設定の仕方によって、PHY/MACインターフェースから出力されるシリアル信号を、パラレル数が幾つのパラレル信号に変換するかを設定できる。例えば、パラレル数が3であるパラレル信号に変換されるように読み出し信号を設定する場合は、パラレル信号の通信速度であるPONレート（低速クロック信号の周波数に対応する。）の1周期の範囲に、シリアル信号の通信速度であるインターフェースレート（高速クロック信号の周波数に対応する。）クロックパルスを、PONレートの1周期の先頭位置から連続して3つ生成されるように設定すればよい。従って、このクロックパルスの数と等しいパラレル数のパラレル信号に変換できるので、このクロックパルスの数を選択することで通信帯域を可変とすることができる。すなわち、通信帯域可変制御機能を有するシリアル/パラレル変換が実現される。
【００４４】
また、可変パラレル/シリアル変換部が、多重回路と、第2バッファ回路群と、第2バッファ回路と、可変パラレル/シリアル変換部制御部とを具えることによって、次の機能が実現される。帯域分配部の復号器群から出力されるパラレル信号は、まず第2バッファ回路群に入力されて一時的に記憶される。第2バッファ回路群からは、このパラレル信号が、第2高速可変クロック信号生成器から出力される高速可変クロック信号に従って出力されて多重回路に入力される。多重回路ではこのパラレル信号がシリアル信号に変換される。多重回路から出力されるシリアル信号は、第2バッファ回路に入力されて一時的に記憶される。
【００４５】
可変パラレル/シリアル変換部におけるパラレル信号からシリアル信号への変換においても、詳細は後述するが、上記のシリアル信号からパラレル信号への変換の場合と同様である。すなわち、第2バッファ回路に入力される、可変パラレル/シリアル変換部制御部から供給される読み出し信号の設定の仕方によって、パラレル数が幾つのパラレル信号であっても、シリアル信号に変換することが可能である。すなわち、通信帯域可変制御機能を有するパラレル/シリアル変換が実現される。
【発明を実施するための最良の形態】
【００４６】
以下、図を参照して、この発明の実施の形態につき説明する。なお、各図は、この発明に係る一構成例を示し、この発明が理解できる程度に各構成要素の配置関係等を概略的に示しているに過ぎず、この発明を図示例に限定するものではない。また、以下の説明において、特定のパラレル数を仮定し、特定の回路部品等を用いることがあるが、これらは好適例の一つに過ぎず、したがって、何らこれらに限定されない。各図において、信号の伝送路に沿った矢印で、その伝送路中を伝播する信号を識別する識別番号あるいは識別符号を付してあるが、伝送路に沿った矢印を省略して直接伝送路にその伝送路中を伝播する信号を識別する識別番号を付する場合もある。また、各図において同様の構成要素については、同一の番号を付して示し、その重複する説明を省略することもある。
【００４７】
＜符号分割多重光アクセスネットワークシステム＞
図1を参照して、この発明の符号分割多重光アクセスネットワークシステムの構成及びその動作を説明する。図1は、この発明の符号分割多重光アクセスネットワークシステムの概略的ブロック構成図である。図1では、加入者数（ユーザー数）が2である場合、すなわち、光端末装置が2台である場合を想定してあるが、2台にかかわらず何台であっても同様である。また、複数の光端末装置を識別するために、第1チャンネルを割り当てられた光端末装置をONU-1とし、第2チャンネルを割り当てられた光端末装置をONU-2として説明する場合もある。すなわち、光端末装置34がONU-1であり、光端末装置36がONU-2である。ONU-1とONU-2とは同一の構成であるので、以後の説明において、ONU-1及びONU-2の構造を説明する場合には、混乱が生じない範囲で、単に光端末装置と表記して、両者を区別せずに説明することもある。
【００４８】
この発明の符号分割多重光アクセスネットワークシステムは、事業者側に設置される装置である光回線終端装置10と、ユーザー側に設置される装置であるONU-1及びONU-2との間で符号分割多重方式による双方向光通信を行う光アクセスネットワークシステムである。以後、光回線終端装置10をOLTということもある。OLTと複数の光端末装置（ONU-1及びONU-2）とは、光ファイバ伝送路30、光合分岐器32及び複数の分岐光ファイバ伝送路（分岐光ファイバ伝送路24-1及び24-2）を介して結合されている。光ファイバ伝送路30は、その一端に光合分岐器32が設けられ、この光ファイバ伝送路30の他端には、光回線終端装置10が結合される。また、この光ファイバ伝送路30は光合分岐器32によって、分岐光ファイバ伝送路24-1と分岐光ファイバ伝送路24-2とに分岐されて、その分岐光ファイバ伝送路24-1及び24-2それぞれにはONU-1及びONU-2が結合される。
【００４９】
この発明の符号分割多重光アクセスネットワークシステムの特徴は、光回線終端装置10が帯域制御部14と帯域分配部12とを具え、帯域制御部14は、光端末装置の数（ここでは2個）に等しい個数の信号変換器対を具えていることである。図1に示す例では、光端末装置の数は2個であるので、信号変換器対14-1及び14-2を具えている。また、ONU-1及びONU-2は、それぞれ帯域制御部42及び44と、帯域分配部38及び40とを具えている。帯域制御部42及び44は、それぞれ、信号変換器対を1組ずつ具えている。
【００５０】
光回線終端装置10と、ONU-1及びONU-2とがそれぞれ具える帯域制御部、帯域分配部、及び信号変換器対は、同一の構成である。従って、これらの構成は、光回線終端装置10の構成の説明において行い、ONU-1及びONU-2の構成の説明においては、その説明を省略する。
【００５１】
光回線終端装置10に具えられている信号変換器対14-1及び14-2は、それぞれ通信帯域可変制御機能をそれぞれ有する1組の可変シリアル/パラレル変換部及び可変パラレル/シリアル変換部の組によって構成されている。例えば、信号変換器対14-1は、可変シリアル/パラレル変換部14-1-aと可変パラレル/シリアル変換部14-1-bとの組として構成されている。図１に示すように、信号変換器対14-2についても同様である。
【００５２】
帯域分配部12は、符号器１〜8から成る符号器群及び符号器9〜16から成る符号器群を具えている。符号器１〜8から成る符号器群は、ONU-1に対応して具える符号器群であり、符号器9〜16から成る符号器群は、ONU-2に対応して具える符号器群である。いずれの符号器群も、構成及びその動作は同一であるので、ここでは、光端末装置34（ONU-1）に対応して具える符号器群について説明する。なお、図1では、符号器2〜7及び符号器10〜15を省略して示してある。また、復号器についても、同様に、復号器2〜7及び復号器10〜15を省略して示してある。
【００５３】
符号器群（符号器1〜8の複数の符号器から構成される。）には、可変シリアル/パラレル変換部14-1-aから出力されるパラレル信号15-1が入力される。PHY/MACインターフェース16-1から可変シリアル/パラレル変換部14-1-aに供給されるシリアル信号17-1の長短に応じて、パラレル信号15-1のパラレル数が決められる。従って、シリアル信号17-1が長いほど、可変シリアル/パラレル変換部14-1-aから符号器群を構成する符号器1〜8へ供給されるパラレル数は大きく設定され、パラレル信号が入力される符号器の個数が多くなる。
【００５４】
すなわち、シリアル信号17-1の長さが十分短い場合は、パラレル数は1とすればよく、この場合は、パラレル信号が入力される符号器が符号器1だけとなる。一方、シリアル信号17-1の長さが大きくなるについて、パラレル数は2〜8まで順に大きく設定することとなり、これに従って、パラレル信号は、符号器1及び2、符号器1、2、及び3、符号器1、2、3、及び4と、最大で符号器1〜8全てに入力されることになる。図1に示す帯域分配部12においては、シリアル信号17-1の長さに対して、最大でパラレル数を8まで設定することが可能である。
【００５５】
また、帯域分配部12は、復号器１〜8から成る復号器群及び復号器9〜16から成る復号器群を具えている。復号器１〜8から成る復号器群は、ONU-1の符号器１〜8に対応して具える復号器群であり、復号器9〜16から成る復号器群は、ONU-2の符号器9〜16に対応して具える復号器群である。いずれの復号器群も、構成及びその動作は同一であるので、ここでは、ONU-1に対応して具える復号器群について説明する。
【００５６】
復号器群（復号器1〜8の複数の復号器から構成される。）からは、可変パラレル/シリアル変換部14-1-bにパラレル信号15-2が入力される。光電変換器28から出力されるシリアル信号は、ONU-1及びONU-2から符号化されて多重化されて伝送された光符号分割多重信号が光電変換されて、電気符号分割多重信号として生成された信号である。電気符号分割多重信号は、シリアル信号分配器26-2で強度分割されて、復号器1〜16にそれぞれ入力される。
【００５７】
復号器1〜8のそれぞれに設定されている符号と、ONU-1が具える符号器1〜8のそれぞれに設定されている符号は等しい。また、復号器9〜16のそれぞれに設定されている符号と、ONU-2が具える符号器9〜16のそれぞれに設定されている符号とは等しい。すなわち、光回線終端装置10が具える復号器iに設定されている符号と、ONU-1が具える符号器iに設定されている符号とは等しく、光回線終端装置10が具える復号器jに設定されている符号と、ONU-2が具える符号器jに設定されている符号とは等しい。ここで、iは1〜8の全ての整数であり、jは9〜16の全ての整数である。
【００５８】
なお、OLTが具える符号器1〜16には、互いに相異なる符号が設定される。そして、これら符号器1〜16に設定された符号に対応させて、ONU-1及びONU-2が具える復号器1〜16に符号が設定される。同様に、ONU-1及びONU-2が具える符号器1〜16には、互いに相異なる符号が設定される。そして、これら符号器1〜16に設定された符号に対応させて、OLTが具える復号器1〜16に符号が設定される。
【００５９】
また、OLTが具える帯域分配部12は、符号器1〜16から成る符号器群から出力されるパラレル信号を多重するパラレル信号合成器26-1、及び復号器1〜16からなる復号器群に入力されるパラレル信号を生成するためにシリアル信号を分割するシリアル信号分配器26-2を具えている。ONU-1が具える帯域分配部38は、符号器1〜8から成る符号器群から出力されるパラレル信号を多重するパラレル信号合成器48-1、及び復号器1〜8からなる復号器群に入力されるパラレル信号を生成するためにシリアル信号を分割するシリアル信号分配器48-2を具えている。ONU-2が具える帯域分配部40は、符号器9〜16から成る符号器群から出力されるパラレル信号を多重するパラレル信号合成器52-1、及び復号器9〜16からなる復号器群に入力されるパラレル信号を生成するためにシリアル信号を分割するシリアル信号分配器52-2を具えている。
【００６０】
OLTは、PHY/MACインターフェース16-1及び16-2を具えている。一般的にPHY/MACインターフェースは、光端末装置の数に等しい個数だけ具えることが望ましい。図1に示すこの発明の符号分割多重光アクセスネットワークシステムは、光端末装置を2つ具えるシステムであるので、OLTは、PHY/MACインターフェースを2つ具えている。PHY/MACインターフェース16-1及び16-2は、それぞれ1000 Base-Tイーサネット（登録商標、以下同様）20及び22を介してレイヤー3スイッチ18に接続されている。すなわち、レイヤー3スイッチ18を介して、PHY/MACインターフェース16-1及び16-2は、外部ネットワークである、メトロネットワーク74に接続されている。
【００６１】
また、ONU-1及びONU-2は、それぞれPHY/MACインターフェース62及び64を具えている。PHY/MACインターフェース62及び64は、それぞれONU-1及びONU-2の送受信信号処理部70及び72に、1000 Base-Tイーサネット66及び68を介して接続されている。
【００６２】
OLTが具える光電変換器28は、光ファイバ伝送路30から供給される光符号分割多重信号31を、電気符号分割多重信号に変換して、シリアル信号分配器26-2に供給する。シリアル信号分配器26-2では、この電気符号分割多重信号を強度分割してパラレル信号として出力し、帯域分配部12が具える復号器群12-2に供給する。また、帯域分配部12が具える符号器群12-1から出力されるパラレル信号は、パラレル信号合成器26−1に入力されて、シリアル信号として出力され、光電変換器28に入力される。光電変換器28は、このシリアル信号を光シリアル信号29に変換して、光ファイバ伝送路30に出力する。
【００６３】
光電変換器28は、光ファイバ伝送路30から供給される光符号分割多重信号31を、電気符号分割多重信号に変換する役割と、パラレル信号合成器26-1から出力されるシリアル信号を光シリアル信号29に変換する役割とを有している。すなわち、OLTが具える帯域分配部12に入力される信号を電気信号に変換し、及び帯域分配部12から出力される信号を光信号に変換する役割を果たしている。
【００６４】
ここで、光の形態のシリアル信号を光シリアル信号と表記して、電気の形態のシリアル信号と区別をした。以後の記載においても、同様に光の形態のシリアル信号であるか、電気の形態のシリアル信号であるかを区別する必要があるときは、光の形態のシリアル信号を光シリアル信号と表記して区別する。
【００６５】
ONU-1が具える光電変換器46は、光ファイバ伝送路24-1から供給される光符号分割多重信号41-1を、電気符号分割多重信号に変換して、シリアル信号分配器48-2に供給する。シリアル信号分配器48-2では、この電気符号分割多重信号を強度分割することによりパラレル信号として、帯域分配部38が具える復号器群58に供給する。また、帯域分配部38が具える符号器群54から出力されるパラレル信号は、パラレル信号合成器48-1に入力されて、シリアル信号として出力され、光電変換器46に入力される。光電変換器46は、このシリアル信号を光シリアル信号43-1に変換して、分岐光ファイバ伝送路24-1に出力する。
【００６６】
すなわち、光電変換器46は、ONU-1が具える帯域分配部38に入力される信号を電気信号に変換し、及び帯域分配部38から出力される信号を光信号に変換する役割を果たしている。また、同様に、ONU-2が具える光電変換器50は、ONU-2が具える帯域分配部40に入力される信号を電気信号に変換し、及び帯域分配部40から出力される信号を光信号に変換する役割を果たしている。
【００６７】
ここで、メトロネットワーク74からレイヤー3スイッチ18を介して、第1チャンネルを割り当てられた光端末装置(ONU-1) 34に宛てられた信号が、センターである光回線終端装置(OLT) 10に取り込まれる場合について、光端末装置(ONU-1) 34に届くまでを、信号の流れに沿って説明する。
【００６８】
メトロネットワーク74からレイヤー3スイッチ18を介して、OLTに取り込まれるONU-1宛ての信号は、PHY/MACインターフェース16-1に入力されて、4ビットごとに5ビットのデータパターンに変換する4B5B変換がなされて、帯域制御部14が具える可変シリアル/パラレル変換部14-1-aに入力される。そして、可変シリアル/パラレル変換部14-1-aから、パラレル信号15-1として生成されて出力される。
【００６９】
このときパラレル数は、OLTに取り込まれたONU-1宛ての信号の長さに応じて、1から8までの大きさに設定される。すなわち、ONU-1宛ての信号の長さに応じて、可変シリアル/パラレル変換部のパラレル数を設定することによって、様々の長さのONU-1宛ての信号をパラレル信号に変換することができる。従って、仮に、ONU-1を割り当てられているユーザーが一時的に大容量の帯域が必要となった場合には、このONU-1に対応する、OLTの可変シリアル/パラレル変換部14-1-a及びこのONU-1が具える帯域制御部42の可変パラレル/シリアル変換部42-2に対して、パラレル数を多く設定する。こうすることで、このユーザーが一時的に大容量の帯域が必要となった場合にも対応が可能である。
【００７０】
可変シリアル/パラレル変換部14-1-aから出力されるパラレル信号15-1は、符号器群12-1が具える符号器1〜8に入力される。このとき、パラレル数がiである場合は、符号器1〜iにパラレル信号が入力され、これ以外の符号器には何も入力されない。ここで、iは1〜8の整数である。すなわち、パラレル数が8である場合以外、符号器群12-1が具える符号器1〜8のうち、パラレル信号が入力されない符号器が存在する。
【００７１】
符号器群12-1が具える符号器1〜8によって符号化されたパラレル信号は、パラレル信号合成器26-1に入力され多重されて、シリアル信号として出力され、光電変換器28に入力される。光電変換器28は、このシリアル信号を光シリアル信号29に変換して、光ファイバ伝送路30に出力する。
【００７２】
光ファイバ伝送路30を伝播した光シリアル信号29は、光合分岐器32によって分岐光シリアル信号41-1及び41-2に分岐されて、それぞれONU-1及びONU-2に入力される。ONU-2に入力される分岐光シリアル信号41-2は、光電変換器50及びシリアル信号分配器52-2を介して入力される。ここで、復号器群60が具える復号器9〜16に設定されている符号が、符号器群12-1が具える符号器1〜8に設定されている符号と異なるために、復号化されず、信号としては受信されない。すなわち、第2チャンネルを割り当てられた光端末装置(ONU-2) 36では、第1チャンネルを割り当てられた光端末装置(ONU-1) 34に宛てられた信号は、受信されないことを意味する。
【００７３】
ONU-1に入力される分岐光シリアル信号41-1は、分岐光ファイバ伝送路24-1を伝播して、光電変換器46に入力される。光電変換器46に入力された分岐光シリアル信号41-1は、電気符号分割多重信号に変換されて、シリアル信号分配器48-2に供給される。この電気符号分割多重信号は、シリアル信号分配器48-2で強度分割されて、帯域分配部38が具える復号器群58に供給される。
【００７４】
復号器群58が具える復号器1〜8の全てにシリアル信号分配器48-2で強度分割されたパラレル信号が入力されるが、ここで復号化されるのは、送信側であるOLTが具える、符号器群12-1で符号化された信号成分だけである。すなわち、例えば、符号器群12-1でパラレル数が6であるパラレル信号として符号化された場合は、符号器1〜6で符号化された信号成分だけが復号器群58が具える復号器1〜6で、それぞれ復号化される。復号器7及び8に入力されたシリアル信号分配器48-2で強度分割された信号成分は、信号として複合化されることはない。パラレル数が6である場合に限らず、パラレル数が1〜8のうち幾つであっても、同様である。
【００７５】
復号器群58から出力されたパラレル信号は、可変パラレル/シリアル変換部42-2に入力されてシリアル信号に変換されて出力さる。この可変パラレル/シリアル変換部42-2で変換されて出力されたシリアル信号は、上述したレイヤー3スイッチ18から1000 Base-Tイーサネット20を介してPHY/MACインターフェース16-1に供給された、第1チャンネル宛のシリアル信号と同一の内容の信号である。
【００７６】
可変パラレル/シリアル変換部42-2で変換されて出力されたシリアル信号63は、PHY/MACインターフェース62に入力され、4B5B変換されて1000 Base-Tイーサネット6を介して送受信信号処理部70に伝送される。これで、OLTからOUN-1に向けて伝送された第1チャンネル宛ての信号は、第1チャンネルの送受信信号処理部70に伝送されたことになる。
【００７７】
上述の説明では、第1チャンネル宛ての信号の伝送経路について説明したが、第2チャンネル宛ての信号の伝送経路についても同様である。OLTは、第1チャンネル用の構成部分と、第2チャンネル用の構成部分とは、対称に形成されている。例えば、第1チャンネル用の、PHY/MACインターフェース16-1、可変シリアル/パラレル変換部14-1-a、及び符号器群12-1の符号器1〜8に対しては、それぞれPHY/MACインターフェース16-2、可変シリアル/パラレル変換部14-2-a、及び符号器群12-1の符号器9〜16が対応する。従って、上述の説明において、PHY/MACインターフェース16-1、可変シリアル/パラレル変換部14-1-a、及び符号器群12-1の符号器1〜8とあるところを、それぞれPHY/MACインターフェース6-2、可変シリアル/パラレル変換部14-2-a、及び符号器群12-2の符号器9〜16に置き換えれば、第2チャンネル宛ての信号の伝送経路について同様に説明できる。また、ONU-1とONU-2とは、同一の構造であるので、上述の説明において、ONU-1の構成部分に対応するONU-2の構成部分と置き換えれば、第2チャンネル宛ての信号の伝送経路について同様に説明できる。
【００７８】
次に、第2チャンネルの送受信信号処理部72からOLTに向けて伝送される、第2チャンネルの信号について、信号の流れに沿って説明する。
【００７９】
第2チャンネルの送受信信号処理部72から出力される第2チャンネルの信号は、1000 Base-Tイーサネット68を介してPHY/MACインターフェース64に入力され、4ビットごとに5ビットのデータパターンに変換する4B5B変換が為されて出力される。PHY/MACインターフェース64から4B5B変換されて出力されたシリアル信号65は、帯域制御部44が具える可変シリアル/パラレル変換部44-1に入力されて、パラレル信号45-1として生成されて出力される。このときパラレル数は、第2チャンネルの送受信信号処理部72から出力される第2チャンネルの信号の長さに応じて、1から8までの大きさに設定される。すなわち、第2チャンネルの信号の長さに応じて、可変シリアル/パラレル変換部のパラレル数を設定することによって、様々の長さの第2チャンネルの信号をパラレル信号に変換することができる。従って、仮に、光端末装置(ONU-2) 36を割り当てられているユーザーが一時的に、OLTに伝送するため大容量帯域が必要となった場合には、ONU-2が具える帯域制御部44の可変シリアル/パラレル変換部44-1、及びOLTが具える可変パラレル/シリアル変換部14-2-bに対して、パラレル数を多く設定する。このようにすることで、このユーザーが一時的に大容量の帯域が必要となった場合にも対応が可能である。
【００８０】
可変シリアル/パラレル変換部44-1から出力されるパラレル信号45-1は、符号器群56が具える符号器9〜16に入力される。このとき、パラレル数が(j+1)である場合は、符号器9〜(j+9)にパラレル信号が入力され、これ以外の符号器には何も入力されない。ここで、jは0〜7の整数である。すなわち、パラレル数が8である場合以外、符号器群56が具える符号器9〜16のうち、パラレル信号が入力されない符号器が存在する。
【００８１】
符号器群56が具える符号器9〜16によって符号化されたパラレル信号は、パラレル信号合成器52-1に入力されて、シリアル信号として出力され、光電変換器50に入力される。光電変換器50は、このシリアル信号を光シリアル信号43-2に変換して、分岐光ファイバ伝送路24-2に出力する。
【００８２】
分岐光ファイバ伝送路24-2を伝播した光シリアル信号43-2は、光合分岐器32を経由して、光ファイバ伝送路30を光シリアル信号31として伝播して、OLTが具える光電変換器28に入力されて、光電変換されてシリアル信号として出力される。
【００８３】
光電変換器28から出力されるシリアル信号は、シリアル信号分配器26-2に入力されて8分割されて、復号器群12-2が具える復号器9〜16にそれぞれ入力され、複合化されて、パラレル数が8であるパラレル信号15-3として出力される。パラレル信号15-3は、信号変換器対14-2が具える可変パラレル/シリアル変換部14-1-cに入力される。可変パラレル/シリアル変換部14-1-cに入力されたパラレル信号15-3は、シリアル信号17-2として生成されて出力される。シリアル信号17-2は、PHY/MACインターフェース16-2に入力されて、4B5B変換されて出力され、1000 Base-Tイーサネット22を介してレイヤー3スイッチ18に入力される。シリアル信号17-2が4B5B変換されたシリアル信号は、第2チャンネルの送受信信号処理部72から出力され、1000 Base-Tイーサネット68を介して光端末装置36が具えるPHY/MACインターフェース64に入力された、OLTに向けて伝送される第2チャンネルの伝送信号と同一の内容の信号である。
【００８４】
シリアル信号17-2が4B5B変換されて、レイヤー3スイッチ18に入力されたシリアル信号は、レイヤー3スイッチ18を介してメトロネットワーク74に伝送される。これで、光端末装置36からOLTに向けて伝送された第2チャンネルの信号は、メトロネットワーク74に伝送されたことになる。
【００８５】
上述の説明では、第2チャンネルの信号が、ONU-2からOLTに向けて伝送される場合の信号の伝送経路について説明したが、第1チャンネルの信号の伝送経路についても同様である。第2チャンネルが割り当てられたONU-2と、第1チャンネルが割り当てられたONU-1とは、その構成が同一である。
【００８６】
従って、例えば、ONU-2のPHY/MACインターフェース64、帯域制御部44、帯域分配部40及び光電変換器50に対しては、それぞれONU-1のPHY/MACインターフェース62、帯域制御部42、帯域分配部38及び光電変換器46が対応する。従って、上述の説明において、ONU-2の構成部分と対応するONU-1の構成部分とを置き換えれば、第2チャンネルの信号の伝送経路について同様に説明できる。また、OLTの第1チャンネル用の構成部分と、第2チャンネル用の構成部分とは対称の構造であるので、上述の説明において、第2チャンネル用の構成部分に対応する第1チャンネル用の構成部分とを置き換えれば、第1チャンネルの信号の伝送経路について同様に説明できる。
【００８７】
＜可変シリアル/パラレル変換部＞
［構成］
図2を参照して、可変シリアル/パラレル変換部の構成を説明する。図2は、可変シリアル/パラレル変換部の概略的ブロック構成図である。
【００８８】
図2に示す可変シリアル/パラレル変換部は、図1に示す符号分割多重光アクセスシステムの、OLTの帯域制御部14に、可変シリアル/パラレル変換部14-1-a及び14-2-aとして設置され、ONU-1の帯域制御部42に、可変シリアル/パラレル変換部42-1として、及びONU-2の帯域制御部44に可変シリアル/パラレル変換部44-1として設置されている。
【００８９】
可変シリアル/パラレル変換部80は、分岐回路84、第1バッファ回路82、第1バッファ回路群86及び可変シリアル/パラレル変換部制御部88を具えている。分岐回路84は、第1バッファ回路82から出力されるシリアル信号g1をパラレル信号85に変換する。パラレル信号85は、例えば、図1におけるパラレル信号15-1に相当する。第1バッファ回路82は、PHY/MACインターフェース110と分岐回路84との間に設置され、PHY/MACインターフェース110から供給されるシリアル信号e1を一時記憶して、シリアル信号g1として出力する。シリアル信号g1は、分岐回路84に入力される。第1バッファ回路群86は、分岐回路84から出力されるパラレル信号85を一時記憶して、パラレル信号81を生成して出力する。パラレル信号81は、帯域分配部112が具える符号器群114に入力される。
【００９０】
可変シリアル/パラレル変換部制御部88は、制御信号生成部172、高速クロック信号生成器92及び分周器98を具えている。制御信号生成部172は、分岐回路制御信号生成器94、高速可変クロック信号生成器90及び遅延クロック信号生成器96を具えている。図2において、制御信号生成部172は、その機能を説明するための便宜上、分岐回路制御信号生成器94、高速可変クロック信号生成器90及び遅延クロック信号生成器96に分離して示してあるが、後述するように、回路実装上は一体的に構成されることもある。
【００９１】
分岐回路制御信号生成器94は、分岐回路84のスイッチ切換信号h1を生成して、分岐回路84に供給する。高速可変クロック信号生成器90は、第1バッファ回路82の読み出し信号f1を生成して、第1バッファ回路82に供給する。遅延クロック信号生成器96は、分岐回路84からの出力信号であるパラレル信号85を、第1バッファ回路群86に書き込むための書き込み信号i1-1〜i1-8を生成して、第1バッファ回路群86に供給する。
【００９２】
図2において、分岐回路制御信号生成器94から分岐回路84に供給されるスイッチ切換信号h1を伝送する信号線路を1本で示してあるが、実装回路では複数本の信号線で形成される。
【００９３】
第1バッファ回路群86は、8個のバッファ回路(1〜8)が並列に設けられて形成されており、パラレル信号85を一時記憶してパラレル信号81として出力する。図2では、第1バッファ回路群86は、8個のバッファ回路を並列に具えて構成される場合、すなわち、パラレル数の最大が8である場合を示してあるが、パラレル数の最大は8に限定されるものではない。
【００９４】
シリアル信号e1が、OLTからONU-1あるいはONU-2に向けた送信信号である場合は、例えば、シリアル信号e1とは、PHY/MACインターフェース16-1から可変シリアル/パラレル変換部14-1-aに供給されるシリアル信号17-1に相当する。また、シリアル信号e1が、ONU-1あるいはONU-2からOLTに向けた送信信号である場合は、例えば、シリアル信号e1とは、光端末装置36が具えるPHY/MACインターフェース64から可変シリアル/パラレル変換部44-1に供給されるシリアル信号65に相当する。
【００９５】
第1バッファ回路群86は、分岐回路84から出力されるパラレル信号85を一時記憶して帯域分配部112にパラレル信号81として入力する。ここで帯域分配部112とは、OLTが具える帯域分配部12、あるいはONU-1及びONU-2がそれぞれ具える帯域分配部38及び40等を総称しており、図2では、帯域分配部の一部のみを図示してある。図2に示す可変シリアル/パラレル変換部制御部88が、図1に示すOLTに設置されている場合は、第1バッファ回路群82から出力されるパラレル信号81は、帯域分配部12に入力されるパラレル信号15-1等に相当する。また、図2に示す可変シリアル/パラレル変換部制御部88が、図1に示すONU-1及びONU-2にそれぞれ設置されている場合は、第1バッファ回路群82から出力されるパラレル信号81は、それぞれ帯域分配部38及び40に入力されるパラレル信号45-1等に相当する。なお、帯域管理部100の構成及びその動作については、後述する。
【００９６】
［動作］
図3を参照して、可変シリアル/パラレル変換部80の動作について説明する。図3は、可変シリアル/パラレル変換部80の動作の説明に供するタイミングチャートである。説明の便宜上、図3は、第1バッファ回路群86が並列に具えるバッファ回路数が8である例を示し、処理する信号のパラレル数が3である場合を想定して動作説明を行なうが、以下の説明は、これらの条件に限らず成立する。
【００９７】
図3の最上段の第1段目から最下段の第18段目までに示すタイミングチャートは、それぞれ次の通りである。
【００９８】
第1段目に示す時間波形(a1)は、高速クロック信号生成器92から出力され、高速可変クロック信号生成器90に供給される高速クロック信号の時間波形である。また、高速クロック信号生成器92からは、同一の信号が分周器98、分岐回路制御信号生成器94及び遅延クロック信号生成器96にも供給される。高速クロック信号生成器92から出力される高速クロック信号を、高速クロック信号a1ということもある。高速クロック信号a1の周波数は、1000 Base-Tイーサネットのクロック信号周波数に等しい。
【００９９】
以後、同様に、タイミングチャートの第2段目以降に示された時間波形を示す信号を、それぞれ時間波形を識別するために付した記号、b1、c1等を用いて、低速クロック信号b1、帯域設定信号c1等と記載することもある。
【０１００】
第2段目に示す時間波形(b1)は、分周回路98から出力される低速クロック信号b1の時間波形である。低速クロック信号b1は、高速クロック信号a1が分周器98によって分周されて生成された信号であり、その周波数は、パラレル信号の通信速度であるPONレート周波数に等しい。
【０１０１】
第3段目に示す時間波形(c1)は、後述する、帯域管理部100から供給される帯域設定信号c1の時間波形であり、パラレル数の設定信号である。制御信号生成部172において高速可変クロック信号生成器90及び遅延クロック信号生成器96で読み取られ、可変シリアル/パラレル変換におけるパラレル数を決定するために使われる信号である。図3には、パラレル数を3に設定するための信号（第3段目に示す時間波形では「3」と表してある。）と、この後、これに続いてパラレル数を4に設定するための信号（第3段目に示す時間波形では「4」と表してある。）が出力されている様子を示してある。帯域設定信号c1の具体的な信号の形式は、帯域管理部100及び制御信号生成部172の設計的な事項に属する。また、帯域設定信号c1を伝送する線路を、図3では1本であるとして示しているが、複数本の平行した伝送路として設けられることもある。
【０１０２】
第4段目に示す時間波形(d1)は、PHY/MACインターフェース110から第1バッファ回路82に供給される、後述するPHY/MACインターフェース110から出力されるシリアル信号e1に同期した高速クロック信号d1の時間波形である。
【０１０３】
第5段目に示す時間波形(e1)は、PHY/MACインターフェース110から出力されるシリアル信号e1の時間波形である。ここで、D1、D2及びD3等は、データの内容を示す記号である。データの内容は、例えば、2値デジタル信号の形式で表されている。実際の通信では、D1、D2及びD3等は、IPパケットの形式の信号である。シリアル信号e1は、高速クロック信号d1によって、第1バッファ回路82に書き込まれる。
【０１０４】
第6段目に示す時間波形(f1)は、後述するように、高速可変クロック信号生成器90において、高速クロック信号a1及び帯域設定信号c1から生成される、高速可変クロック信号f1の時間波形である。高速可変クロック信号f1は、第1バッファ回路82に供給されて、第1バッファ回路82からの読み出し信号として機能する。
【０１０５】
高速可変クロック信号f1の時間波形を示す第6段目の図では、左端から右端に向って、まず3つのクロックパルスが現れ5個分のタイムスロットを挟んで再び3つのクロックパルスが現れている。そして更に5個分のタイムスロットを挟んで4つのクロックパルスが現れている。この図では、クロックパルスが存在しないタイムスロットを細い線の矩形波で示し、クロックパルスが存在するタイムスロットを太い線の矩形波で示してある。
【０１０６】
高速可変クロック信号f1によって、まず、図3に示す最初の1周期に含まれる3つのクロックパルスの列によって、第1バッファ回路82から、シリアル信号e1のデータD1、D2、D3が読み出され、次の周期に含まれる3つのクロックパルスの列によって、シリアル信号e1のデータD4、D5、D6が読み出される。同様に、その次の周期に含まれる4つのクロックパルスの列によって、シリアル信号e1のデータD7、D8、D9、D10が読み出される。
【０１０７】
第７段目に示す時間波形(g1)は、第1バッファ回路82から出力される第1バッファ回路の出力信号g1の時間波形である。高速可変クロック信号f1の矩形クロックパルスに同期して、シリアル信号e1の成分であるデータD1、D2、...が、第1バッファ回路82から出力される。
【０１０８】
第8段目に示す時間波形(h1)は、分岐回路制御信号生成器94から出力されて、分岐回路84に供給されるスイッチ切換信号h1の時間波形である。スイッチ切換信号h1は、高速クロック信号a1に同期しており、分岐回路84に供給されることによって、低速クロック信号b1の1周期の間に、分岐回路84の出力ポートがP1〜P8まで順次切り換わる。また、分岐回路84の出力ポートのP1〜P8の切換のタイミングは、第1バッファ回路82の出力信号g1の読み出しのタイミングとも同期している。
【０１０９】
第9、11及び13段目に示す時間波形(i1-1、i1-2及びi1-3)は、遅延クロック信号生成器96で生成されて、それぞれ第1バッファ回路群86のバッファ回路-1、バッファ回路-2及びバッファ回路-3に供給される遅延クロック信号i1-1、i1-2及びi1-3の時間波形である。遅延クロック信号i1-1、i1-2及びi1-3の周波数は、低速クロック信号b1の周波数と等しく、それぞれの立ち上がり時間（図3中で、矩形クロックパルスの立ち上がりを、上向きの矢印を付して示してある。）が、分岐回路84の出力ポートのP1、P2及びP3の切換時刻と同期するように、遅延が加えられている。
【０１１０】
例えば、遅延クロック信号i1-1の立ち上がり時刻は、スイッチ切換信号h1の分岐回路84の出力ポートのP1と同期しており、このクロックパルスがバッファ回路-1に供給されることによって、遅延クロック信号i1-1の1周期の間に、シリアル信号e1の成分であるデータD1がバッファ回路-1に書き込まれる。同様に、遅延クロック信号i1-2及びi1-3の立ち上がり時刻は、それぞれスイッチ切換信号h1の分岐回路84の出力ポートのP2及びP3と同期しており、このクロックパルスがバッファ回路-2及びバッファ回路-3に供給されることによって、それぞれ遅延クロック信号i1-2及びi1-3の1周期の間に、シリアル信号e1の成分であるデータD2及びD3がバッファ回路-2及びバッファ回路-3に書き込まれる。これに続くシリアル信号e1の成分であるデータD4〜D8についても同様である。
【０１１１】
ここで、バッファ回路-4〜8に対しては、分岐回路84の出力ポートP4〜P8から信号が出力されないので、書き込まれる信号が存在しない。
【０１１２】
第10、12及び14段目に示す時間波形(j1-1、j1-2及びj1-3)は、それぞれ分岐回路84の出力ポートP1〜P3から出力され、バッファ回路-1〜3に入力されるパラレル信号成分j1-1、j1-2及びj1-3の時間波形である。
【０１１３】
第15段目に示す時間波形(k1)は、分周器98から出力されて第1バッファ回路群86に供給される低速クロック信号k1の時間波形であり、第2段目に示す低速クロック信号b1と同一の信号である。低速クロック信号k1は、第1バッファ回路群86からパラレル信号81を読み出すための読み出し信号として機能する。
【０１１４】
第16から18段目に示す時間波形(m1-1〜3)は、それぞれ、低速クロック信号k1によって第1バッファ回路群86から読み出されて出力されるパラレル信号成分(m1-1〜3)の時間波形である。低速クロック信号k1に同期して、第1バッファ回路群86のバッファ回路-1〜3から並列にパラレル信号成分(m1-1〜3)として、データD1〜D3が出力され、低速クロック信号k1の続く次の周期において、第1バッファ回路群86のバッファ回路-1〜3から並列にパラレル信号成分(m1-1〜3)として、データD4〜D6が出力される。すなわち、PHY/MACインターフェース110から出力されるシリアル信号e1が、パラレル数3のパラレル信号81に変換されたことになる。ここでは、パラレル信号81はパラレル数が3のパラレル信号であるから、パラレル信号成分(m1-1〜3)には、実際のデータが含まれるが、パラレル信号成分(m1-4〜8)には、実際のデータは含まれていない。
【０１１５】
上述の説明において、データ信号D1、D2等の時間波形を、高速クロック信号あるいは低速クロック信号のビットレートに等しいビットレートのデジタル信号のアイパターンを模して模式的に示してあるが、実際の通信においては、高速クロック信号あるいは低速クロック信号のビットレートの数倍以上の高ビットレートのデジタル信号のアイパターンとなる。この発明の符号分割多重光アクセスネットワークシステムにおいては、これら模式的なアイパターンで示された信号のビットレートの如何にかかわらず、上述の説明が成立する。また、以後の説明においても、デジタル信号のアイパターンを模して模式的に示す時間波形は、同様に解釈されたい。
【０１１６】
以上、図3に示すタイミングチャートを参照して説明した内容を、整理すると以下の通りとなる。
【０１１７】
可変シリアル/パラレル変換部80に入力されるシリアル信号e1は、まず第1バッファ回路82に入力される。第1バッファ回路82に一時記憶されたシリアル信号e1は、第1バッファ回路82に供給される読み出しクロック信号（高速可変クロック信号f1）によってシリアル信号g1として読み出される。いま、可変シリアル/パラレル変換部80では、シリアル信号g1をパラレル数が3であるパラレル信号に変換するように設定する。このためには、高速可変クロック信号生成器90から供給される読み出しクロック信号f1を、PONレートのタイムスロットの間に、PONレートのタイムスロットの開始時点から連続して、インターフェースレートのクロックパルスが3つ存在するように、高速可変クロック信号生成器90のクロック生成条件を設定すればよい。図3に示すように、帯域設定信号c1によってパラレル数が3であるパラレル信号に変換するように設定されている間は、読み出しクロック信号（可変高速クロック信号f1）の矩形のクロックパルスが3つ連続して続いている。
【０１１８】
分岐回路84は、イーサネットのインターフェースのクロック速度で、出力ポートを循環的に切り換わる動作を続けている。すなわちインターフェースレートのクロック信号の1クロックが占める時間間隔で、出力ポートP1からP2に切り換わり、次にP2からP3に切り換わるという動作をP8に切り換わるまで行い、引き続いてP8からP1、P1からP2と順次切り換わる動作を続けている。出力ポートP1〜P8に切り換わるまでの周期がPONレートの1周期になる。
【０１１９】
第1バッファ回路82から出力されるシリアル信号g1が担っているデータの内容は、PONレートの1周期の間で時間順に信号成分を並べると、（D1, D2, D3, 0, 0, 0, 0, 0）という内容である。ここで、「0」としたところは、データが存在しないことを意味している。
【０１２０】
従って、分岐回路84の出力ポートP1からデータD1が、P2からデータD2が、P3からデータD3がそれぞれ出力され、続いてP4、P5、P6、P7及びP8からは何も出力されない。これでシリアル信号g1のPONレートの1タイムスロットに含まれるデータ（D1, D2, D3）が、パラレル信号に変換されて分岐回路84からパラレル信号85として出力される。そして、再びシリアル信号g1の次のPONレートの1タイムスロットに含まれるデータ（D4, D5, D6）が同様にパラレル信号85として出力されるという動作が実行される。
【０１２１】
分岐回路84のP1〜P8の出力ポートの切換タイミングに合わせて、第1バッファ回路群86に、遅延クロック信号生成器96から遅延クロック信号（ここでは、パラレル数を3としてあるので、i1-1〜3を指す。）が供給される。遅延クロック信号生成器96から出力される遅延クロック信号i1-1、i1-2は、そのクロック周波数がPONレートであり、そして、その遅延値を分岐回路84の出力ポートの切換のタイミングとして分岐回路84に与えるための信号である。第9、11及び13段目に示す時間波形(i1-1、i1-2及びi1-3)は、高速可変クロック信号f1に対して、インターフェースレートの1タイムスロット分ずつの遅延（図3の第9、11及び13段目に示す時間波形では右向き矢印によって遅延量を示してある。）が与えられている。すなわち、パラレル信号成分j1-1、j1-2及びj1-3は順にインターフェースレートの1タイムスロット分ずつの遅延が与えられている。
【０１２２】
従って、第1バッファ回路群86のバッファ回路-1、2及び3への書き込みは、それぞれ出力ポートP1、P2及びP3の切換タイミングで行われる。第9、11及び13段目に示す時間波形(i1-1、i1-2及びi1-3)に示すように、それぞれの遅延クロック信号(i1-1、i1-2及びi1-3)の立ち上がり時刻（出力ポートP1、P2及びP3への切換時刻）に、バッファ回路-1〜3へデータD1〜D3の書き込みが行われる。遅延クロック信号i1-1の、次の立ち上がり時刻は、PONレートの1タイムスロット終了後の次のタイムスロットの出力ポートP1への切換時刻であり、このときはデータD4の書き込みが行われる。
【０１２３】
ここで、バッファ回路-4〜8へは、データを書き込む必要がないので、これらのバッファ回路にはクロックパルスが供給されない。すなわち、遅延クロック信号生成器96からバッファ回路4〜8へはクロックパルスが供給されない。
【０１２４】
第1バッファ回路群86のバッファ回路-1、2及び3から、それぞれ書き込まれたデータD1、D2及びD3を読み出すために、バッファ回路-1、2及び3には、分周器98から、PONレートのクロック周波数である読み出しクロック信号k1が供給される。この読み出しクロック信号k1は、図3の第15段目に示す時間波形を有するクロック信号であって、バッファ回路-1、2及び3に同時に同一の信号が供給される。この結果、バッファ回路-1、2及び3から同時刻に並列してそれぞれ書き込まれたデータD1、D2及びD3が出力される。データD1、D2及びD3が並列して構成されるパラレル信号が、パラレル信号81である。
【０１２５】
可変シリアル/パラレル変換部80におけるパラレル数を変更するには、高速可変クロック信号生成器90で生成されるクロックパルスの数を変更する。図3に示した例では、パラレル数が3である場合を想定しているので、高速可変クロック信号生成器90で生成されるクロックパルスの数は、図3の第6段目に示す高速可変クロック信号f1のように連続するクロックパルスを3つ含む波形として設定されている。可変シリアル/パラレル変換部80におけるパラレル数の変更は、後述するように、帯域管理部100から供給される帯域設定信号c1によって行なわれる。
【０１２６】
第1バッファ回路82への書き込みはインターフェースレート（高速クロック信号d1）で行なわれ、読み出しは高速クロック信号（高速可変クロック信号f1）で行われる。すなわち、読み出し信号である高速可変クロック信号f1のクロックパルスが存在しないタイムスロットにおいても、高速クロック信号d1のクロックパルスが存在するタイムスロットが存在する。読み出しが行なわれないにもかかわらず書き込みが行なわれるタイムスロットが存在するため、このタイムスロットにおいて入力されないクロックパルス分のデータが第1バッファ回路82に残される。図3に示す例のように、書き込みが6ビット行われたときの読み出しは3ビットしか行われない。そのため、PONレートの1タイムスロットにおいて、3ビット分のデータが第1バッファ回路82に蓄積され、第1バッファ回路82ではオーバーフローが発生する。言い換えると、6ビット書き込みの平均レートがインターフェースレートであり、3ビット読み出しの平均レートがPONレートであることになる。
【０１２７】
オーバーフローが発生した場合、図1に示すレイヤー3スイッチ等において、パケットの廃棄が発生しないように転送速度を調整する機能が具えられている。これによって光回線終端装置10からはPONレートに対応した通信速度でパケットが送信される。なお、ここで廃棄されたパケットは、レイヤー3スイッチによって再送される。
【０１２８】
イーサネットのTCP/IP（Transmission Control Protocol/Internet Protocol）は、パケット受信のACK（acknowledgement）信号が帰ってこないと、送信側ではパケットの送信タイミングを遅らせてACK信号が帰ってくるまで再送を続けるという規格になっている。ここで、ACK信号とは、確認応答あるいは設定応答を指し、通信における送達確認の方法で、相手側から送信されたデータを受信側が正しく受信できた場合に送信側に返す応答信号を意味する。ACK信号が帰ってこないことに対応して、送信タイミングを遅らせた分、転送レートが低下する。
【０１２９】
＜可変シリアル/パラレル変換部の実装電気回路＞
［構成］
図4を参照して、可変シリアル/パラレル変換部の実装電気回路の例を説明する。図4は、可変シリアル/パラレル変換部の概略的電気回路図である。説明を簡潔にするために、可変シリアル/パラレル変換において最大のパラレル数が4である場合を仮定し、図2に示した分岐回路84に対応する分岐回路160の出力ポート数を4として説明する。
【０１３０】
図4に示す可変シリアル/パラレル変換部の実装電気回路では、図2に示した第1バッファ回路82及び第1バッファ回路群86を構成するバッファ回路をFIFO(First In First Out)バッファ回路で構成する。すなわち、第1バッファ回路82に対応するバッファ回路が、図4ではFIFO-1を用いた第1スタックメモリ162に対応し、第1バッファ回路群86を構成するバッファ回路群が、図4では第1スタックメモリ群164に対応する。第1スタックメモリ群164を構成するバッファ回路は、FIFO-11〜14である。
【０１３１】
図4では、第1バッファ回路及び第1バッファ回路群を構成するバッファ回路にFIFOを採用してあるので、これらを識別する必要があるときは、FIFO-1、FIFO-11、FIFO-12、FIFO-13及びFIFO-14と、識別番号を付して区別できるようにしてある。以後の説明において、第1スタックメモリ162という代わりにFIFO-1ということもある。また、第1スタックメモリ群164を構成するバッファ回路FIFO-11、FIFO-12、FIFO-13及びFIFO-14を、第1スタックメモリ群164を構成するバッファ回路であると断らず、単にFIFO-11、FIFO-12、FIFO-13及びFIFO-14ということもある。
【０１３２】
FIFOは、書き込みクロック信号（WE: Write Enable）に従って入力された順序に書き込まれ、読み出しクロック信号（RE: Read Enable）に従って書き込まれた順序に読み出されるという機能を持つ一時記憶装置（バッファ装置）である。すなわち、アドレス制御を必要とせず、書き込みが行なわれた信号から順次読み出しが行なわれるという特長を有している。
【０１３３】
FIFOの書き込み信号入力端子をWE、読み出し信号入力端子をREと記載することもある。また、FIFO-11、FIFO-12、FIFO-13等への書き込み信号入力端子を識別するために、WE-1、WE-2、WE-3等と識別番号を付して示すこともある。同様にFIFO-11、FIFO-12、FIFO-13等からの読み出し信号入力端子を識別するために、RE-1、RE-2、RE-3等と識別番号を付して示すこともある。
【０１３４】
分岐回路160は、出力ポートP1〜P4を識別するアンドゲート群160-Aと、データ（D1、D2等）出力のON/OFF制御をするアンドゲート群160-Bによって構成する。
【０１３５】
［動作］
図5を参照して、可変シリアル/パラレル変換部の実装電気回路の動作について説明する。図5は、可変シリアル/パラレル変換部の分岐回路を中心とした動作説明に供するタイミングチャートである。説明の便宜上、ここでは、処理する信号のパラレル数が2である場合を想定して動作説明を行なうが、以下の説明は、これらの条件に限らず成立する。
【０１３６】
図5の最上段の第1段目から最下段の第15段目までに示すタイミングチャートは、それぞれ次の通りである。
【０１３７】
第1段目に示す時間波形(d1)は、図2に示したPHY/MACインターフェース110からFIFO-1に供給される高速クロック信号d1の時間波形である。すなわち、高速クロック信号d1は、FIFO-1の書き込み許可（WE: Write Enable）クロック信号である。この高速クロック信号d1（WE信号）によって、シリアル信号e1からデータ信号D1〜D8がFIFO-1に書き込まれる。第2段目に示す時間波形(e1)はFIFO-1に書き込まれた、データ信号D1〜D8の時間波形である。
【０１３８】
第3段目に示す時間波形(f1)は、図2に示した高速可変クロック信号生成器90からFIFO-1に供給される高速可変クロック信号f1の時間波形である。すなわち、高速可変クロック信号f1は、FIFO-1の読み出し許可（RE: Read Enable）クロック信号である。高速可変クロック信号f1（RE信号）は、連続する2ビットずつの矩形クロックパルスの組が一定間隔で時間軸上に並んでいる。この2ビットずつの矩形クロックパルスの組によって、FIFO-1からデータ（D1, D2）の組、データ（D3, D4）の組、データ（D5, D6）の組、データ（D7, D8）の組というように出力されて（読み出されて）、分岐回路160に入力される。第4段目に示す時間波形（g1）がFIFO-1から出力されるFIFO-1出力データ信号g1の時間波形である。高速可変クロック信号f1の矩形クロックパルスの一つ一つに対応して(同期して)データD1、D2等が時間軸上に並んでいる。
【０１３９】
第5及び6段目に示す時間波形(h1)は、制御信号生成部172から出力される、分岐回路160を制御するセレクト信号h1であり、セレクト信号S1及びセレクト信号S2との組からなる。セレクト信号h1は、分岐回路160の出力ポートP1、P2、P3及びP4を切り換える信号である。セレクト信号S1及びS2は、矩形のクロックパルスからなる矩形波である。そして、セレクト信号S2はセレクト信号S1の1/2倍の周波数矩形波でありであり、セレクト信号S1の周波数は、高速クロック信号d1の1/2倍の周波数である。
【０１４０】
高速可変クロック信号f1の連続する2ビットずつの矩形クロックパルスの最初のクロックパルスの立ち上がり時刻（上向きの矢印を付してある。）と、セレクト信号S1及びS2の立下り時刻（下向きの矢印が付してある。）と、が一致するように、高速可変クロック信号f1とセレクト信号h1は同期している。高速可変クロック信号f1の1周期の間に、セレクト信号S1及びS2の値の組み合わせは、（S1, S2）＝（0, 0）、（1, 0）、（0, 1）、（1, 1）となる。（S1, S2）に対するこの変化が、高速可変クロック信号f1の1周期ごとに繰り返される。
【０１４１】
セレクト信号h1は、図4に示すように、アンドゲート群160-Bに入力される。高速可変クロック信号f1がアンドゲート群160-Bに入力されると、（S1, S2）＝（0, 0）、（1, 0）、（0, 1）、（1, 1）のとき、それぞれ、分岐回路160の出力ポートP1、P2、P3、P4からデータ信号が出力される状態となる。
【０１４２】
第7及び8段目に示す時間波形（j1-1）及び（j1-2）は、それぞれ分岐回路160の出力ポートP1およびP2から出力されるパラレル信号成分（j1-1）及び（j1-2）の時間波形である。（S1, S2）＝（0, 0）のタイミングで、出力ポートP1からデータD1、D3、D5、D7が出力され、（S1, S2）＝（1, 0）のタイミングで、出力ポートP2からデータD2、D4、D6、D8が出力される。
【０１４３】
第9及び10段目に示す時間波形（i1-1）及び（i1-2）は、制御信号生成部172においてそれぞれ生成されて出力される、遅延クロック信号i1-1及びi1-2の時間波形である。遅延クロック信号（i1-1）及び（i1-2）は、FIFO-11のWE-1及びFIFO-12のWE-2のWEクロック信号入力部に入力される。
【０１４４】
第11及び12段目に示す時間波形（FIFO-11）及び（FIFO-12）は、それぞれFIFO-11及びFIFO-12に一時記憶されるデータ信号の時間波形（FIFO-11）及び（FIFO-12）である。第13段目に示す時間波形(k1)は、可変シリアル/パラレル変換部制御部88から供給される低速クロック信号k1の時間波形である。低速クロック信号k1をFIFO-11〜FIFO-14のREクロック信号として、FIFO-11〜FIFO-14のそれぞれのREクロック信号入力部に入力することによって、低速クロック信号k1に同期して、第1スタックメモリ群164からパラレル信号成分(m1-1及びm1-2)が出力される。第14及び15段目に示す時間波形が、それぞれパラレル信号成分(m1-1及びm1-2)の時間波形である。
【０１４５】
低速クロック信号k1に同期して、FIFO-11及びFIFO-12から並列にパラレル信号成分(m1-1及びm1-2)として、データ（D1、D2）が出力され、低速クロック信号k1の次の周期において、データ（D3、D4）が出力され、低速クロック信号k1のさらに次の周期において、データ（D5、D6）が出力される。すなわち、PHY/MACインターフェース110から出力されるシリアル信号e1が、パラレル数2のパラレル信号に変換されたことになる。ここでは、パラレル信号はパラレル数が2のパラレル信号であるから、パラレル信号成分(m1-1及びm1-2)には、実際のデータが含まれるが、パラレル信号成分(m1-3及びm1-4)には、実際のデータは含まれていない。
【０１４６】
＜可変パラレル/シリアル変換部＞
［構成］
図6を参照して、可変パラレル/シリアル変換部の構成を説明する。図6は、可変パラレル/シリアル変換部の概略的ブロック構成図である。
【０１４７】
図6に示す可変パラレル/シリアル変換部は、図1に示す符号分割多重光アクセスシステムの、OLTの帯域制御部14に可変パラレル/シリアル変換部14-1-b及び14-2-bとして設置され、ONU-1の帯域制御部42に可変パラレル/シリアル変換部42-2として、及びONU-2の帯域制御部44に可変パラレル/シリアル変換部44-2として設置されている。
【０１４８】
可変パラレル/シリアル変換部120は、多重回路124、第2バッファ回路122、第2バッファ回路群126及び可変パラレル/シリアル変換部制御部128を具えている。多重回路124は、第2バッファ回路群126から出力されるパラレル信号125をシリアル信号i2に変換する。シリアル信号i2は、例えば、図1におけるシリアル信号17-2に相当する。第2バッファ回路122は、PHY/MACインターフェース150と多重回路124との間に設置され、PHY/MACインターフェース150に供給するシリアル信号i2を一時記憶して、シリアル信号m2として出力する。パラレル信号125は、多重回路124に入力される。第2バッファ回路群126は、多重回路124に入力するパラレル信号121を一時記憶して、パラレル信号125として出力する。パラレル信号121は、帯域分配部152が具える復号器群154から出力される。
【０１４９】
可変パラレル/シリアル変換部制御部128は、制御信号生成部178、高速クロック信号生成器132及び分周器138を具えている。制御信号生成部178は、多重回路制御信号生成器134、高速可変クロック信号生成器130及び遅延クロック信号生成器136を具えている。図6において、制御信号生成部178は、その機能を説明するための便宜上、多重回路制御信号生成器134、高速可変クロック信号生成器130及び遅延クロック信号生成器136に分離して示してあるが、後述するように、回路実装上は一体的に構成されることもある。
【０１５０】
多重回路制御信号生成器134は、多重回路124のスイッチ切換信号h2を生成して、多重回路124に供給する。高速可変クロック信号生成器130は、第2バッファ回路122の読み出し信号j2を生成して、第2バッファ回路122に供給する。遅延クロック信号生成器136は、多重回路124への入力信号であるパラレル信号125を、第2バッファ回路群126から読み出すための読み出し信号f2-1〜f2-8を生成して、第2バッファ回路群126に供給する。
【０１５１】
図6において、多重回路制御信号生成器134から多重回路124に供給されるスイッチ切換信号h2を伝送する信号線路を1本で示してあるが、実装回路では複数本の信号線で形成される。
【０１５２】
第2バッファ回路群126は、8個のバッファ回路(1〜8)が並列に設けられて形成されており、パラレル信号121を一時記憶してパラレル信号125として出力する。図6では、第2バッファ回路群126は、8個のバッファ回路を並列に具えて構成される場合、すなわち、パラレル数の最大が8である場合を示してあるが、パラレル数の最大は8に限定されるものではない。
【０１５３】
シリアル信号m2が、ONU-1あるいはONU-2からOLTに向けた送信信号である場合は、例えば、シリアル信号m2とは、OLTが具えるPHY/MACインターフェース16-2に可変パラレル/シリアル変換部14-2-bから供給されるシリアル信号17-2に相当する。また、シリアル信号m2が、OLTからONU-1あるいはONU-2に向けた送信信号である場合は、例えば、シリアル信号m2とは、OUN-1が具えるPHY/MACインターフェース62に可変パラレル／シリアル変換部42-2に供給されるシリアル信号63に相当する。
【０１５４】
高速可変クロック信号生成器130は、第2バッファ回路122に読み出し信号j2を供給する。第2バッファ回路群126は、帯域分配部152から出力されるパラレル信号121を一時記憶して多重回路124にパラレル信号125として入力する。ここでいう帯域分配部152とは、OLTが具える帯域分配部12、あるいはONU-1及びONU-2がそれぞれ具える帯域分配部38及び40を総称しており、図6では、帯域分配部の一部のみを図示してある。図6に示す可変パラレル/シリアル変換部120が、図1に示すOLTに設置されている場合は、第2バッファ回路群126から出力されるパラレル信号125は、帯域分配部12から出力されるパラレル信号15-2等に相当する。また、図6に示す可変パラレル/シリアル変換部120が、図1に示すONU-1及びONU-2にそれぞれ設置されている場合は、第2バッファ回路群126から出力されるパラレル信号125は、それぞれ帯域分配部38及び40から出力されるパラレル信号45-2等に相当する。
【０１５５】
［動作］
図7を参照して、可変パラレル／シリアル変換部120の動作について説明する。図7は、可変パラレル／シリアル変換部の動作の説明に供するタイミングチャートである。説明の便宜上、図7は、第2バッファ群126が並列に具えるバッファ回路数が8である例を示し、処理する信号のパラレル数が3である場合を想定して動作説明を行なうが、以下の説明は、これらの条件に限らず成立する。
【０１５６】
図7の最上段の第1段目から最下段の第19段目までに示すタイミングチャートは、それぞれ次の通りである。
【０１５７】
第1段目に示す時間波形(a2)は、高速クロック信号生成器132から出力され、高速可変クロック信号生成器130に供給される高速クロック信号の時間波形である。また、高速クロック信号生成器132からは、同一の信号が分周器138、多重回路制御信号生成器134及び遅延クロック生成器136にも供給される。高速クロック信号生成器132から出力される高速クロック信号を、高速クロック信号a2ということもある。高速クロック信号a2の周波数は、1000 Base-Tイーサネットのクロック信号周波数に等しい。
【０１５８】
以後、同様に、タイミングチャートの第2段目以降に示された時間波形を示す信号を、それぞれ時間波形を識別するために付した記号、b2、c2等を用いて、低速クロック信号b2、帯域設定信号c2等と記載することもある。
【０１５９】
第2段目に示す時間波形(b2)は、分周回路138から出力される低速クロック信号b2の時間波形である。低速クロック信号b2は、高速クロック信号a2が分周器138によって分周されて生成された信号であり、その周波数は、パラレル信号の通信速度であるPONレート周波数に等しい。
【０１６０】
第3段目に示す時間波形(c2)は、帯域管理部140から供給される帯域設定信号c2の時間波形であり、パラレル数の設定信号である。制御信号生成部178において高速可変クロック信号生成器130及び遅延クロック信号生成器136で読み取られ、可変パラレル/シリアル変換におけるパラレル数を決定するために使われる信号である。図7には、パラレル数を3に設定するための信号（第3段目に示す時間波形では「3」と表してある。）と、これに続いてパラレル数を4に設定するための信号（第3段目に示す時間波形では「4」と表してある。）が出力されている様子を示してある。帯域設定信号c2の具体的な信号の形式は、帯域管理部140及び制御信号生成部178の設計的な事項に属する。また、帯域設定信号c2を伝送する線路を、図6では1本であるとして示しているが、複数本の平行した伝送路として設けられることもある。
【０１６１】
第4段目に示す時間波形(d2)は、分周器138から出力されて第2バッファ回路群126に供給される低速クロック信号d2の時間波形であり、第2段目に示す低速クロック信号b2と同一の信号である。低速クロック信号d2は、第2バッファ回路群126へのパラレル信号の書き込み信号として機能する。
【０１６２】
第5から8段目に示す時間波形(e2-1〜4)は、それぞれ、低速クロック信号d2によって第2バッファ回路群126へ入力されて書き込まれるパラレル信号成分(e2-1〜4)の時間波形である。帯域分配部152が具える復号器群154から出力されるパラレル信号121が、低速クロック信号d2に同期して、第2バッファ回路群126のバッファ回路-1〜3へ並列にパラレル信号121のパラレル信号成分(e2-1〜3)として、データD1〜D3が入力され、低速クロック信号d2の続く次の周期において、第2バッファ回路群126のバッファ回路-1〜3へ並列にパラレル信号成分(e2-1〜3)として、データD4〜D6が入力される。
【０１６３】
すなわち、復号器群154が具える復号器-1、復号器-2及び復号器-3からは、低速クロック信号d2の周期に同期して、まず、それぞれデータD1、D2及びD3が同時に出力される。低速クロック信号d2の続く次の周期において、復号器-1、復号器-2及び復号器-3から、データD4、D5及びD6が同時に出力され、更に次の周期においてデータD7、D8及びD9が同時に出力される。そして、復号器-4、復号器-5復号器-6、復号器-7及び復号器-8からは、データが出力されない。
【０１６４】
図7では、パラレル数が3であるパラレル信号をシリアル信号に変換した後、このパラレル数が4に変更される場合を、参考までに示してある。そのため、帯域設定信号c2において、パラレル数が3と指定する信号の後、図7の右側に近い位置でパラレル数が4と指定する信号が現れている。このため、図7では、復号器-1、復号器-2及び復号器-3からデータD7、D8及びD9が同時に出力されたあと、復号器-4からデータD10が出力されれている様子が示されている。しかしながら、パラレル数を3のまま変更しなければ、復号器-4、復号器-5復号器-6、復号器-7及び復号器-8からは、データが出力されない。
【０１６５】
第9、11及び13段目に示す時間波形(f2-1、f2-2及びf2-3)は、遅延クロック信号生成器136で生成されて、それぞれ第2バッファ回路群126のバッファ回路-1、バッファ回路-2及びバッファ回路-3に供給される遅延クロック信号f2-1、f2-2及びf2-3の時間波形である。遅延クロック信号f2-1、f2-2及びf2-3の周波数は、低速クロック信号b2の周波数と等しく、それぞれの立ち上がり時間（図7中で、矩形クロックパルスの立ち上がりを、上向きの矢印を付して示してある。）が、多重回路124の入力ポートのQ1、Q2及びQ3の切換時刻と同期するように、遅延が加えられている。
【０１６６】
例えば、遅延クロック信号f2-1の立ち上がり時刻は、後述する多重回路制御信号生成器134から供給される、スイッチ切換信号h2の多重回路124の入力ポートのQ1と同期しており、このクロックパルスがバッファ回路-1から供給されることによって、遅延クロック信号f2-1の1周期の間に、シリアル信号i2の成分であるデータD1がバッファ回路-1から読み出される。同様に、遅延クロック信号f2-2及びf2-3の立ち上がり時刻は、それぞれスイッチ切換信号h2の多重回路124の入力ポートのQ2及びQ3の取り込み時刻と同期しており、このクロックパルスがバッファ回路-2及びバッファ回路-3に供給されることによって、それぞれ遅延クロック信号f2-2及びf2-3の1周期の間に、シリアル信号i2の成分であるデータD2及びD3が、バッファ回路-2及びバッファ回路-3から読み出される。これに続くシリアル信号i2の成分であるデータD4〜D8についても同様である。
【０１６７】
ここで、バッファ回路-4〜8に対しては、復号器群154の復号器-4〜8から信号が出力されないので、書き込まれる信号が存在しない。
【０１６８】
第10、12及び14段目に示す時間波形(g2-1、g2-2及びg2-3)は、バッファ回路-1〜3から出力されて、それぞれ多重回路124の入力ポートQ1〜Q3へ入力されるパラレル信号成分g2-1、g2-2及びg2-3の時間波形である。
【０１６９】
第15段目に示す時間波形(h2)は、多重回路制御信号生成器134から出力されて、多重回路124に供給されるスイッチ切換信号h2の時間波形である。スイッチ切換信号h2は、高速クロック信号a2に同期しており、多重回路124に供給されることによって、低速クロック信号b2の1周期の間に、多重回路124の入力ポートがQ1〜Q8まで順次切り換わる。また、多重回路124の入力ポートのQ1〜Q8の切換のタイミングは、第2バッファ回路122の入力信号i2の書き込みのタイミングとも同期している。
【０１７０】
第16段目に示す時間波形(i2)は、第2バッファ回路122に入力される多重回路124の出力信号i2の時間波形である。後述する、高速可変クロック信号j2の矩形クロックパルスに同期して、シリアル信号m2の成分であるデータD1、D2、...が、第2バッファ回路122へ入力される。
【０１７１】
第17段目に示す時間波形(j2)は、高速可変クロック信号生成器130において、高速クロック信号a2及び帯域設定信号c2から生成される、高速可変クロック信号j2の時間波形である。高速可変クロック信号j2は、第2バッファ回路122に供給されて、第2バッファ回路122への書き込み信号として機能する。
【０１７２】
高速可変クロック信号j2の時間波形を示す第17段目の図では、左端から右端に向って、まず3つのクロックパルスが現れ5個分のタイムスロットを挟んで再び3つのクロックパルスが現れている。そして更に5個分のタイムスロットを挟んで4つのクロックパルスが現れている。この図では、クロックパルスが存在しないタイムスロットを細い線の矩形波で示し、クロックパルスが存在するタイムスロットを太い線の矩形波で示してある。
【０１７３】
高速可変クロック信号j2によって、まず、最初の1周期に含まれる3つのクロックパルスの列によって、第2バッファ回路122へ、最初の1周期においてパラレル信号125のデータD1、D2、D3が書き込まれ、次の周期に含まれる3つのクロックパルスの列によって、パラレル信号125のデータD4、D5、D6が書き込まれる。同様に、その次の周期に含まれる4つのクロックパルスの列によって、パラレル信号125のデータD7、D8、D9、D10が書き込まれる。
【０１７４】
第18段目に示す時間波形(k2)は、PHY/MACインターフェース150から第2バッファ回路122に供給される、パラレル信号125に同期した高速クロック信号k2の時間波形である。
【０１７５】
第19段目に示す時間波形(m2)は、PHY/MACインターフェース150へ入力されるシリアル信号m2の時間波形である。ここで、D1、D2及びD3等は、データの内容を示す記号である。データの内容は、例えば、2値デジタル信号の形式で表されている。実際の通信では、D1、D2及びD3等は、IPパケットの形式の信号である。シリアル信号m2は、高速クロック信号k2によって、第2バッファ回路122から読み出される。
【０１７６】
以上説明した様に、可変パラレル/シリアル変換部120において、パラレル数が3であるパラレル信号121がシリアル信号m2に変換され、PHY/MACインターフェース150へ入力される。ここで、パラレル信号121は、パラレル数が3のパラレル信号であるから、パラレル信号成分(e2-1〜3)には、実際のデータが含まれるが、パラレル信号成分(e2-4〜8)には、実際のデータは含まれていない。
【０１７７】
図7においても図3と同様に、データ信号D1、D2等の時間波形を、高速クロック信号あるいは低速クロック信号のビットレートに等しいビットレートのデジタル信号のアイパターンを模して模式的に示してある。
【０１７８】
以上、図7に示すタイミングチャートを参照して説明した内容を、整理すると以下の通りとなる。
【０１７９】
可変パラレル/シリアル変換部120に入力されるパラレル信号121は、まず第2バッファ回路群126に入力される。第2バッファ回路群126に一時記憶されたパラレル信号121は、第2バッファ回路群126に供給される読み出しクロック信号（遅延クロック信号f2-1〜8）によってパラレル信号125として読み出される。いま、可変パラレル/シリアル変換部120では、パラレル数が3であるパラレル信号125をシリアル信号に変換するように設定する。このためには、高速可変クロック信号生成器130から供給される読み出しクロック信号j2を、PONレートのタイムスロットの間に、PONレートのタイムスロットの開始時点から連続して、インターフェースレートのクロックパルスが3つ存在するように、高速可変クロック信号生成器130のクロック生成条件を設定すればよい。図7に示すように、帯域設定信号c2によってパラレル数が3であるパラレル信号に変換するように設定されている間は、読み出しクロック信号（可変高速クロック信号j2）の矩形のクロックパルスが3つ連続して続いている。
【０１８０】
多重回路124は、イーサネットのインターフェースのクロック速度で、入力ポートを循環的に切り換わる動作を続けている。すなわちインターフェースレートのクロック信号の1クロックが占める時間間隔で、入力ポートQ1からQ2に切り換え、次にQ2からQ3に切り換わるという動作をQ8に切り換わるまで行い、引き続いてQ8からQ1、Q1からQ2と順次切り換わる動作を続けている。入力ポートQ1〜Q8に切り換わるまでの周期がPONレートの1周期になる。
【０１８１】
第2バッファ回路122に入力されるシリアル信号i2が担っているデータの内容は、PONレートの1周期の間で時間順に信号成分を並べると、（D1, D2, D3, 0, 0, 0, 0, 0）という内容である。ここで、「0」としたところは、データが存在しないことを意味している。
【０１８２】
従って、多重回路124の入力ポートQ1へデータD1が、Q2へデータD2が、Q3へデータD3がそれぞれ入力され、続いてQ4、Q5、Q6、Q7及びQ8へは何も入力されない。これでPONレートの1タイムスロットに含まれるデータ（D1, D2, D3）が、シリアル信号i2として多重回路124から出力される。そして、再び次のPONレートの1タイムスロットに含まれるデータ（D4, D5, D6）が同様にシリアル信号i2として出力されるという動作が実行される。
【０１８３】
多重回路124のQ1〜Q8の入力ポートの切換タイミングに合わせて、第2バッファ回路群126に、遅延クロック信号生成器136から遅延クロック信号（ここでは、パラレル数を3としてあるので、f2-1〜3を指す。）を供給する。遅延クロック信号生成器136は、クロック周波数がPONレートであり、そして、遅延値が多重回路124の入力ポートの切換のタイミングを与える。第9、11及び13段目に示す時間波形(f2-1、f2-2及びf2-3)は、高速可変クロック信号j2に対して、インターフェースレートの1タイムスロット分ずつの遅延（図3の第9、11及び13段目に示す時間波形では右向き矢印によって遅延量を示してある。）が与えられている。すなわち、パラレル信号成分f2-1、f2-2及びf2-3は順にインターフェースレートの1タイムスロット分ずつの遅延が与えられている。
【０１８４】
従って、第2バッファ回路群126のバッファ回路-1、2及び3からの読み出しは、それぞれ入力ポートQ1、Q2及びQ3の切換タイミングで行われる。第9、11及び13段目に示す時間波形(f2-1、f2-2及びf2-3)に示すように、それぞれの遅延クロック信号(f2-1、f2-2及びf2-3)の立ち上がり時刻（出力ポートQ1、Q2及びQ3への切換時刻）に、バッファ回路-1〜3からデータD1〜D3が読み出される。遅延クロック信号f2-1の、次の立ち上がり時刻は、PONレートの1タイムスロット終了後の次のタイムスロットの入力ポートQ1への切換時刻であり、このときはデータD4が読み出される。
【０１８５】
ここで、バッファ回路-4〜8からは、読み出されるデータがないので、これらのバッファ回路へはクロックパルスが供給されない。すなわち、遅延クロック信号生成器136からバッファ回路4〜8へはクロックパルスが供給されない。
【０１８６】
第2バッファ回路群126のバッファ回路-1、2及び3へ、それぞれデータD1、D2及びD3を書き込むために、バッファ回路-1、2及び3には、分周器138から、PONレートのクロック周波数である書き込みクロック信号d2が供給される。この書き込みクロック信号d2は、図7の第4段目に示す時間波形を有するクロック信号であって、バッファ回路-1、2及び3に同時に同一の信号が供給される。この結果、バッファ回路-1、2及び3に同時刻に並列してデータD1、D2及びD3が書き込まれる。データD1、D2及びD3が並列して構成されるパラレル信号が、パラレル信号121である。
【０１８７】
可変パラレル/シリアル変換部120におけるパラレル数を変更するには、高速可変クロック信号生成器130で生成されるクロックパルスの数を変更する。図7に示した例では、パラレル数が3である場合を想定しているので、高速可変クロック信号生成器130で生成されるクロックパルスの数は、図7の第17段目に示す高速可変クロック信号j2のように連続するクロックパルスを3つ含む波形として設定されている。
【０１８８】
＜可変パラレル/シリアル変換部の実装電気回路＞
［構成］
図8を参照して、可変パラレル/シリアル変換部の実装電気回路の例を説明する。図8は、可変パラレル/シリアル変換部の概略的電気回路図である。説明を簡潔にするために、可変パラレル/シリアル変換において最大のパラレル数が4である場合を仮定し、図6に示した多重回路124に対応する多重回路166の入力ポート数を4として説明する。
【０１８９】
図8に示す可変パラレル/シリアル変換部の実装電気回路では、図6に示した第2バッファ回路122及び第2バッファ回路群126を構成するバッファ回路をFIFO(First In First Out)バッファ回路で構成する。すなわち、第2バッファ回路122に対応するバッファ回路が、図8ではFIFO-2を用いた第2スタックメモリ168に対応し、第2バッファ回路群126を構成するバッファ回路群が、図8では第2スタックメモリ群170に対応する。第2スタックメモリ群170を構成するバッファ回路は、FIFO-21〜24である。
【０１９０】
図8では、第2バッファ回路及び第2バッファ回路群を構成するバッファ回路にFIFOを採用してあるので、これらを識別する必要があるときは、FIFO-2、FIFO-21、FIFO-22、FIFO-23及びFIFO-24と、識別番号を付して区別できるようにしてある。以後の説明において、第2スタックメモリ168という代わりにFIFO-2ということもある。また、第2スタックメモリ群170を構成するバッファ回路FIFO-21、FIFO-22、FIFO-23及びFIFO-24を、第2スタックメモリ群170を構成するバッファ回路であると断らず、単にFIFO-21、FIFO-22、FIFO-23及びFIFO-24ということもある。
【０１９１】
FIFOの書き込み信号入力端子をWE、読み出し信号入力端子をREと記載することもある。また、FIFO-21、FIFO-22、FIFO-23等への書き込み信号入力端子を識別するために、WE-1、WE-2、WE-3等と識別番号を付して示すこともある。同様にFIFO-21、FIFO-22、FIFO-23等からの読み出し信号入力端子を識別するために、RE-1、RE-2、RE-3等と識別番号を付して示すこともある。
【０１９２】
多重回路166は、入力ポートQ1〜Q4を識別するアンドゲート群166-Aと、データ（D1、D2等）を統合するオアゲート160-Bによって構成する。
【０１９３】
［動作］
図9を参照して、可変パラレル/シリアル変換部の実装電気回路の動作について説明する。図9は、可変パラレル/シリアル変換部の多重回路を中心とした動作説明に供するタイミングチャートである。説明の便宜上、ここでは、処理する信号のパラレル数が2である場合を想定して動作説明を行なうが、以下の説明は、これらの条件に限らず成立する。
【０１９４】
図9の最上段の第1段目から最下段の第14段目までに示すタイミングチャートは、それぞれ次の通りである。
【０１９５】
第1段目に示す時間波形(d2)は、図6に示した分周器138から供給される低速クロック信号d2の時間波形である。低速クロック信号d2をFIFO-21〜FIFO-24のWEクロック信号として、FIFO-21〜FIFO-24のそれぞれのWEクロック信号入力端子に入力することによって、低速クロック信号d2に同期して、第1スタックメモリ群170へパラレル信号成分(e2-1及びe2-2)が入力される。第2及び3段目に示す時間波形が、それぞれパラレル信号成分(e2-1及びe2-2)の時間波形である。
【０１９６】
低速クロック信号d2に同期して、FIFO-21及びFIFO-22へ並列にパラレル信号成分(e2-1及びe2-2)として、データ（D1、D2）が入力され、低速クロック信号d2の次の周期において、データ（D3、D4）が入力され、低速クロック信号d2のさらに次の周期において、データ（D5、D6）が入力される。
【０１９７】
第4及び5段目に示す時間波形（f2-1）及び（f2-2）は、制御信号生成部178において生成されてそれぞれ出力される、遅延クロック信号f2-1及びf2-1の時間波形である。遅延クロック信号（f2-1）及び（f2-1）は、FIFO-21のRE-1及びFIFO-22のRE-2のREクロック信号入力端子に入力される。
【０１９８】
第6及び7段目に示す時間波形（g2-1）及び（g2-2）は、それぞれ多重回路166の入力ポートQ1およびQ2へ入力されるパラレル信号成分（g2-1）及び（g2-2）の時間波形である。FIFO-22から出力されるパラレル信号成分（g2-2）は、FIFO-21から出力されるパラレル信号成分（g2-1）より、高速クロック信号の1クロックパルス分だけ遅れて出力される。
【０１９９】
第8及び9段目に示す時間波形(h2)は、制御信号生成部178から出力される、多重回路166を制御するセレクト信号h2であり、セレクト信号S1及びセレクト信号S2との組からなる。セレクト信号h2は、多重回路166の入力ポートQ1、Q2、Q3及びQ4を切り換える信号である。セレクト信号S1及びS2は、矩形のクロックパルスからなる矩形波である。そして、セレクト信号S2はセレクト信号S1の1/2倍の周波数矩形波であり、セレクト信号S1の周波数は、後述する高速クロック信号k2の1/2倍の周波数である。セレクト信号h2は、図8に示すように、アンドゲート群166-Aに入力される。
【０２００】
セレクト信号S1及びS2の値の組み合わせは、（S1, S2）＝（0, 0）、（1, 0）、（0, 1）、（1, 1）となる。（S1, S2）＝（0, 0）、（1, 0）、（0, 1）、（1, 1）のとき、それぞれ、多重回路166の入力ポートQ1、Q2、Q3、Q4へデータ信号が入力される状態となる。
【０２０１】
第10段目に示す時間波形(i2)は、多重回路166から出力される多重出力データ信号i2の時間波形である。セレクト信号h2に同期してオアゲート166-Bに入力されたデータ信号（D1、D2）、（D3、D4）等が、オアゲート166-Bの出力端から多重出力データ信号i2として、時間軸上に並んで出力される。
【０２０２】
第11段目に示す時間波形(j2)は、図6に示した高速可変クロック信号生成器130からFIFO-2に供給される高速可変クロック信号j2の時間波形である。すなわち、高速可変クロック信号j2は、FIFO-2のWEクロック信号である。高速可変クロック信号j2（WE信号）は、連続する2ビットずつの矩形クロックパルスの組が一定間隔で時間軸上に並んでいる。この2ビットずつの矩形クロックパルスの組によって、FIFO-2へデータ（D1, D2）の組、データ（D3, D4）の組、データ（D5, D6）の組、データ（D7, D8）の組というように入力（書き込まれて）される。第12段目に示す時間波形（FIFO-2）がFIFO-2に書き込まれるデータ信号の時間波形である。データ信号（D1、D2）、（D3、D4）等が時間軸上に並んでいる。
【０２０３】
第13段目に示す時間波形(k2)は、図6に示したPHY/MACインターフェース150からFIFO-1に供給される高速クロック信号k2の時間波形である。すなわち、高速クロック信号k2は、FIFO-2のREクロック信号である。この高速クロック信号k2（RE信号）によって、FIFO-2から多重出力データ信号m2が出力される。第14段目に示す時間波形(m2)はFIFO-2から読み出された、データ信号D1〜D8の時間波形である。
【０２０４】
すなわち、PHY/MACインターフェース150に入力されるシリアル信号m2が、パラレル数2のパラレル信号から変換されたことになる。ここでは、パラレル信号はパラレル数が2のパラレル信号であるから、FIFO-21及びFIFO-22には、実際のデータが一時記憶されるが、FIFO-23及びFIFO-24には、実際のデータは一時記憶されていない。
【０２０５】
＜帯域管理部＞
帯域管理部100は、図2に示すように、コマンドラインインターフェース102、タイマ104及びメモリ106を具えて構成され、可変シリアル／パラレル変換部80に帯域設定信号c1を供給する機能を有している。また、帯域管理部140は、図6に示すように、コマンドラインインターフェース142、タイマ144及びメモリ146を具えて構成され、可変パラレル／シリアル変換部120に帯域設定信号c2を供給する機能を有している。
【０２０６】
帯域管理部100及び帯域管理部140の構成は同一であり、構成要素であるコマンドラインインターフェース、タイマ及びメモリも同一であるので、ここでは帯域管理部100を例にして説明する。
【０２０７】
コマンドラインインターフェース102は、シリアル/パラレル変換におけるパラレル数を、外部のコンソール等の外部装置から可変シリアル／パラレル変換部80に与えることができるように、制御及び管理するためのインターフェースである。すなわち、外部装置から指示されるパラレル数を認識して、可変シリアル／パラレル変換部80に通知する。帯域設定信号c1は、可変シリアル／パラレル変換部80に供給すると共に、タイマ104に供給され、またメモリ106にも供給されて記憶される。メモリ106に記憶されたパラレル数の情報は、コマンドラインインターフェース102を介して、外部装置からの要求によって、読み出される。また、タイマ104によって、帯域設定信号c1が持続した時間が計測される。
【０２０８】
メモリ106に記憶されたパラレル数の情報及び、タイマ104によって計測された帯域設定信号c1が持続した時間に関する情報は、コマンドラインインターフェース102を介して、外部装置からの要求によって、読み出され、利用することができる。例えば、メモリ106に記憶されているパラレル数及び帯域設定信号c1が持続した時間に関する情報に基づく、帯域管理が可能となる。また、この帯域管理情報を蓄積することによって、例えば、これらの帯域管理情報に基づく合理的な根拠を以って、光端末装置を利用するユーザーに対する課金処理を行なうことも可能となる。
【０２０９】
＜制御信号生成回路＞
［構成］
図10を参照して、制御信号生成回路の実装電気回路の例を説明する。図10は、制御信号生成回路の概略的電気回路図である。説明を簡潔にするために、シリアル/パラレル変換あるいはパラレル/シリアル変換において、パラレル数が最大で4まで対応可能な場合を想定して説明する。
【０２１０】
図10に示す制御信号生成回路190は、2ビットカウンタ174、シフトレジスタ176、ナンドゲート群180、アンドゲート群182、オアゲート184、アンドゲート186及びフリップフロップ回路188を具えている。シフトレジスタ176は、4段からなる4ビットのシフトレジスタである。
【０２１１】
高速クロック信号HCLC、段数切換信号T1〜T3、低速クロック信号LCLC、セレクト信号S1、S2、高速可変クロック信号VHCLC及び遅延クロック信号DCLCの、上述の図2及び図6を参照して説明したシリアル/パラレル変換部、あるいはパラレル/シリアル変換部の動作説明において取り上げた、各種信号との対応関係は以下の通りである。
【０２１２】
高速クロック信号HCLCは、高速クロック信号生成器92あるいは132から出力される信号である。段数切換信号T1〜T3は、帯域管理部100あるいは140から出力される帯域設定信号c1あるいはc2である。図2及び図6では、帯域管理部100あるいは140から帯域設定信号c1あるいはc2として、信号線が1本で示してあるが、実装回路では複数本の信号線で形成される。
【０２１３】
低速クロック信号LCLCは、分周器98あるいは138から出力される信号である。セレクト信号S1、S2は、分岐回路制御信号生成器94から出力される分岐回路84のスイッチ切換信号h1あるいは、多重回路制御信号生成器134から出力される多重回路124のスイッチ切換信号h2に対応する。
【０２１４】
高速可変クロック信号VHCLCは、高速可変クロック信号生成器90から出力される読み出し信号f1あるいは、高速可変クロック信号生成器130から出力される読み出し信号j2に対応する。
【０２１５】
遅延クロック信号DCLC（DC1〜4）は、遅延クロック信号生成器96から出力される遅延クロック信号i1-1、i1-2及びi1-3等、あるいは遅延クロック信号発生136出力される遅延クロック信号f2-1、f2-2及びf2-3等に対応する。
【０２１６】
［動作］
図11を参照して、制御信号生成回路の実装電気回路の動作について説明する。図11は、制御信号生成回路の動作説明に供するタイミングチャートである。図11の最上段の第1段目から最下段の第11段目までに示すタイミングチャートは、それぞれ次の通りである。
【０２１７】
第1段目に示す時間波形(HCLC)は、高速クロック信号の時間波形であり、2ビットカウンタ174のクロック信号入力端子に入力される。高速クロック信号HCLCが2ビットカウンタ174に入力されることによって、セレクト信号S1、S2が生成されて出力される。
【０２１８】
第2及び第3段目に示す時間波形（S1, S2）は、それぞれセレクト信号S1及びS2の時間波形である。2ビットカウンタ174から、（S1, S2）＝（0, 0）、（1, 0）、（0, 1）、（1, 1）という出力信号が周期的に繰り返し出力される。
【０２１９】
第4段目に示す時間波形（i-EN）は、フリップフロップ回路188から出力される、内部イネーブル信号i-ENの時間波形である。
【０２２０】
第5段目に示す時間波形(VHCLC)は、アンドゲート186から出力される高速可変クロック信号VHCLCの時間波形である。
【０２２１】
第6段目に示す時間波形（LCLC）は、シフトレジスタ176に入力される低速クロック信号LCLCの時間波形である。
【０２２２】
第7段目から第10段目に示す時間波形（DCLC:DC1〜4）は、それぞれ、シフトレジスタ176の第1〜第4段から出力される遅延クロック信号DC1〜4の時間波形である。
【０２２３】
2ビットカウンタ174から、（S1, S2）＝（0, 0）が出力されている時に、フリップフロップ回路188において「1」を保持しておいて、段数切換信号T1〜T3で指示されたパラレル数に達した時に、フリップフロップ回路188をリセットすることによって、フリップフロップ回路188から内部イネーブル信号i-ENが生成されて出力される。内部イネーブル信号i-ENと高速クロック信号HCLCをアンドゲート186に入力することによって、アンドゲート186から高速可変クロック信号VHCLCが生成されて出力される。
【０２２４】
4ビットのシフトレジスタ176に、低速クロック信号LCLCと高速クロック信号HCLCを反転した信号とを入力する。このようにすることによって、シフトレジスタ176の第1段から第4段から、それぞれ遅延クロック信号DC1からDC4が出力される。シフトレジスタ176の第1段から第4段からそれぞれ出力される遅延クロック信号DC1からDC4は、順に高速クロック信号HCLCの1周期分ずつ遅延が加えられて、シフトレジスタ176から出力される。
【図面の簡単な説明】
【０２２５】
【図１】符号分割多重光アクセスネットワークシステムの概略的ブロック構成図である。
【図２】可変シリアル/パラレル変換部の概略的ブロック構成図である。
【図３】可変シリアル/パラレル変換部の動作説明に供するタイミングチャートである。
【図４】可変シリアル/パラレル変換部の概略的電気回路図である。
【図５】可変シリアル/パラレル変換部の分岐回路を中心とした動作説明に供するタイミングチャートである。
【図６】可変パラレル/シリアル変換部の概略的ブロック構成図である。
【図７】可変パラレル/シリアル変換部の動作説明に供するタイミングチャートである。
【図８】可変パラレル/シリアル変換部の概略的電気回路図である。
【図９】可変パラレル/シリアル変換部の多重回路を中心とした動作説明に供するタイミングチャートである。
【図１０】制御信号生成回路の概略的電気回路図である。
【図１１】制御信号生成回路の動作説明に供するタイミングチャートである。
【符号の説明】
【０２２６】
10：光回線終端装置（Optical Line Terminal）
12、38、40、112、152：帯域分配部
12-1、54、56、114：符号器群
12-2、58、60、154：復号器群
14、42、44：帯域制御部
14-1、14-2：信号変換器対
16-1、16-2、62、64：PHY/MACインターフェース
18：レイヤー3スイッチ
20、22、66、68：1000 Base-Tイーサネット
24-1、24-2：分岐光ファイバ伝送路
26-1、48-1、52-1：パラレル信号合成器
26-2、48-2、52-2：シリアル信号分配器
28、46、50：光電変換器
30：光ファイバ伝送路
32：光合分岐器
34、36：光端末装置（Optical Network Unit）
70、72：送受信信号処理部
74：メトロネットワーク
80：可変シリアル/パラレル変換部
82：第1バッファ回路
84、160：分岐回路
86：第1バッファ回路群
88：可変シリアル/パラレル変換部制御部
90、130：高速可変クロック信号生成器
92、132：高速クロック信号生成器
94：分岐回路制御信号生成器
96、136：遅延クロック信号生成器
98、138：分周器
100、140：帯域管理部
102、142：コマンドラインインターフェース
104、144：タイマ
106、146：メモリ
110、150：PHY/MACインターフェース
120：可変パラレル/シリアル変換部
122：第2バッファ回路
124、166：多重回路
126：第2バッファ回路群
128：可変パラレル/シリアル変換部制御部
134：多重回路制御信号生成器
160-A、160-B、166-A、182：アンドゲート群
162：第1スタックメモリ(FIFO-1)
164：第1スタックメモリ群
166-B、184：オアゲート
168：第2スタックメモリ(FIFO-2)
170：第2スタックメモリ群
172、178：制御信号生成部
174：2ビットカウンタ
176：シフトレジスタ
180：ナンドゲート群
186：アンドゲート
188：フリップフロップ回路
190：制御信号生成回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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