(57)【要約】【課題】フリップチップ実装を行なっても共振や不要発振を起こしにくく且つ寄生効果が小さいＭＭＩＣを実現できるようにすると共に、ＭＭＩＣ及びＭＦＩＣの実装を確実に行なえるようにする。【解決手段】Ｓｉ等からなる基板１１の主面には、ＧＮＤプレーン１２と誘電体膜１３と第１の配線パターン１４とが順次形成され、該第１の配線パターン１４，誘電体膜１３及びＧＮＤプレーン１２によりマイクロストリップ線路が構成されている。基板１１上には、素子形成面に高周波トランジスタ及び第２の配線パターン２１が形成されたＭＭＩＣチップ２２がその素子形成面と基板１１の主面とを対向させ、ＭＢＢ法を用いて固着されている。ＭＭＩＣチップ２２においては、第２の配線パターン２１と基板１１に設けられた誘電体膜１３とＧＮＤプレーン１２とによってマイクロストリップ線路が構成されている。【選択図】図１
2008141215.tif 000002
【特許請求の範囲】
【請求項１】
主面に、導体膜からなる接地パターン、誘電体膜、及び導体膜からなる第１の配線パターンが順次形成された基板と、
素子形成面に、高周波トランジスタ、及び該高周波トランジスタと接続された導体膜からなる第２の配線パターンを有する半導体チップとを備え、
前記半導体チップの素子形成面が前記基板の主面と対向した状態で、前記第２の配線パターンと前記第１の配線パターンとが互いに接続されていると共に、
前記第２の配線パターン、前記誘電体膜及び前記接地パターンにより前記半導体チップのマイクロストリップ線路が構成されていることを特徴とする半導体装置。
【請求項２】
主面に導体膜からなる第１の配線パターンを有すると共に前記主面と反対側の面に接地パターンを有する誘電体からなる基板と、
素子形成面に、高周波トランジスタ及び該高周波トランジスタと接続された導体膜からなる第２の配線パターンを有する半導体チップとを備え、
前記半導体チップの素子形成面が前記基板の主面と対向した状態で、前記第２の配線パターンと前記第１の配線パターンとが互いに接続されていると共に、
前記第２の配線パターン、前記誘電体膜及び前記接地パターンにより前記半導体チップのマイクロストリップ線路が構成されていることを特徴とする半導体装置。
【請求項３】
主面に、導体膜からなる第１の接地パターン、誘電体膜、及び導体膜からなる第１の配線パターンが順次形成された基板と、
素子形成面に高周波トランジスタ及び該高周波トランジスタと接続された導体膜からなる第２の配線パターンを有すると共に、前記素子形成面の反対側の面に導体膜からなる第２の接地パターンを有する半導体チップとを備え、
前記半導体チップの素子形成面が前記基板の主面と対向した状態で、前記第２の配線パターンと前記第１の配線パターンとが互いに接続されていると共に、
前記第１の接地パターンは、該第１の配線パターンにおける前記半導体チップの素子形成面と対向する領域に開口部を有していることを特徴とする半導体装置。
【請求項４】
前記誘電体膜はＢＣＢ又はポリイミドからなることを特徴とする請求項１又は３に記載の半導体装置。
【請求項５】
主面に導体膜からなる第１の配線パターンを有すると共に前記主面と反対側の面に第１の接地パターンを有する誘電体からなる基板と、
素子形成面に高周波トランジスタ及び該高周波トランジスタと接続された導体膜からなる第２の配線パターンを有すると共に、前記素子形成面の反対側の面に導体膜からなる第２の接地パターンを有する半導体チップとを備え、
前記半導体チップの素子形成面が前記基板の主面と対向した状態で、前記第２の配線パターンと前記第１の配線パターンとが互いに接続されていると共に、
前記第１の接地パターンは、該第１の配線パターンにおける前記半導体チップの素子形成面と対向する領域に開口部を有していることを特徴とする半導体装置。
【請求項６】
前記第１の配線パターンと前記第２の配線パターンとは、厚さが５μｍ以下のバンプを介して接続されていることを特徴とする請求項１〜３及び５のうちのいずれか１項に記載の半導体装置。
【請求項７】
前記高周波トランジスタの動作周波数は１０ＧＨｚ以上であることを特徴とする請求項１〜３及び５のうちのいずれか１項に記載の半導体装置。
【請求項８】
前記半導体チップは、少なくとも１つの高周波トランジスタと、少なくとも１つの受動素子とを有するＭＭＩＣであることを特徴とする請求項１〜３及び５のうちのいずれか１項に記載の半導体装置。
【請求項９】
主面に凹部又は孔部からなる空間部を有すると共に導体膜からなる第１の配線パターンを有する第１の基板と、
主面が前記第１の基板の主面と対向し且つ前記第１の基板の前記空間部を跨ぐように設けられ、主面に接地パターン、誘電体膜、及び導体膜からなる第２の配線パターンが順次形成された第２の基板と、
素子形成面が前記第２の基板の主面と対向するように設けられ、前記素子形成面に高周波トランジスタ及び該高周波トランジスタと接続された導体膜からなる第３の配線パターンを有する半導体チップとを備え、
前記半導体チップは、前記第１の基板の前記空間部に位置するように設けられており、
前記第１の配線パターンと前記第２の配線パターンとは互いに接続され、
前記第２の配線パターンと前記第３の配線パターンとは互いに接続されていることを特徴とする半導体装置。
【請求項１０】
前記第１の配線パターンと前記第２の配線パターンとはバンプを介して接続されていることを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記第１の基板と前記第２の基板とは光硬化型樹脂材により互いに固着されていることを特徴とする請求項９に記載の半導体装置。
【請求項１２】
前記第１の基板はポリイミドを主成分とするフィルムからなることを特徴とする請求項９に記載の半導体装置。
【請求項１３】
前記第１の基板は、
前記第１の配線パターンと電気的に接続された外部リードをさらに有していることを特徴とする請求項９に記載の半導体装置。
【請求項１４】
第１の基板上に主面が前記第１の基板と反対側に位置するように設けられ、該主面に、高周波トランジスタ又は高周波回路が形成された半導体チップ、及び該半導体チップと電気的に接続された第１の配線パターンをそれぞれ有する第２の基板と、
前記第１の基板上に主面が前記第１の基板と反対側に位置するように設けられ、該主面に第２の配線パターンを有する第３の基板と、
前記第２の基板の主面上及び第３の基板の主面上に、互いに隣接する前記第２の基板の端部と前記第３の基板の端部とを跨ぐように設けられ、前記第１の配線パターンと前記第２の配線パターンとを電気的に接続する板状の接続手段とを備えていることを特徴とする半導体装置。
【請求項１５】
前記接続手段は導電性のリードからなることを特徴とする請求項１４に記載の半導体装置。
【請求項１６】
前記リードは、
前記第１の配線パターンとの間及び前記第２の配線パターンとの間にそれぞれバンプを介して接続されていることを特徴とする請求項１５に記載の半導体装置。
【請求項１７】
前記リードは、
前記第１の配線パターン及び前記第２の配線パターンとそれぞれ光硬化型樹脂材により固着されていることを特徴とする請求項１５に記載の半導体装置。
【請求項１８】
前記接続手段は接続用半導体チップと該接続用半導体チップに設けられた第３の配線パターンとからなることを特徴とする請求項１４に記載の半導体装置。
【請求項１９】
前記第３の配線パターンは、
前記第１の配線パターンとの間及び前記第２の配線パターンとの間にそれぞれバンプを介して接続されていることを特徴とする請求項１８に記載の半導体装置。
【請求項２０】
前記第３の配線パターンは、
前記第１の配線パターン及び前記第２の配線パターンとそれぞれ光硬化型樹脂材により固着されていることを特徴とする請求項１８に記載の半導体装置。
【請求項２１】
前記接続用半導体チップは前記第３の配線パターンと接続された素子をさらに有していることを特徴とする請求項１８に記載の半導体装置。
【請求項２２】
前記接続用半導体チップは前記第３の配線パターンと接続されたフィルタ回路をさらに有していることを特徴とする請求項１８に記載の半導体装置。
【請求項２３】
前記接続手段は樹脂からなるフィルムと該フィルムに設けられた第３の配線パターンとからなることを特徴とする請求項１４に記載の半導体装置。
【請求項２４】
前記第３の配線パターンは、
前記第１の配線パターンとの間及び前記第２の配線パターンとの間にそれぞれバンプを介して接続されていることを特徴とする請求項２３に記載の半導体装置。
【請求項２５】
前記第３の配線パターンは、
前記第１の配線パターン及び前記第２の配線パターンとそれぞれ光硬化型樹脂材により固着されていることを特徴とする請求項２３に記載の半導体装置。
【請求項２６】
前記第３の配線パターンはコプレーナ線路であることを特徴とする請求項２３に記載の半導体装置。
【請求項２７】
前記第３の基板は主面上に高周波トランジスタ又は高周波回路をさらに有していることを特徴とする請求項１４に記載の半導体装置。
【請求項２８】
第１の基板上に主面が前記第１の基板と反対側に位置するように設けられ、該主面に、高周波トランジスタ又は高周波回路、及び前記高周波トランジスタ又は前記高周波回路と電気的に接続された第１の配線パターンを有する第２の基板と、
前記第１の基板上に主面が前記第１の基板と反対側に位置するように設けられ、該主面に第２の配線パターンを有する第３の基板と、
前記第２の基板の主面上及び第３の基板の主面上に、互いに隣接する前記第２の基板の端部と前記第３の基板の端部とを跨ぐように設けられ、前記第１の配線パターンと前記第２の配線パターンとを電気的に接続する板状の接続手段とを備えていることを特徴とする半導体装置。
【請求項２９】
前記接続手段は導電性のリードからなることを特徴とする請求項２８に記載の半導体装置。
【請求項３０】
前記接続手段は、接続用半導体チップと該接続用半導体チップに設けられた第３の配線パターンとからなることを特徴とする請求項２８に記載の半導体装置。
【請求項３１】
前記接続手段は、樹脂からなるフィルムと該フィルムに設けられた第３の配線パターンとからなることを特徴とする請求項２８に記載の半導体装置。
【請求項３２】
主面に第１の配線パターンを有する第１の基板と、
素子形成面が前記第１の基板の主面と対向するように設けられ、前記素子形成面に前記第１の配線パターンと電気的に接続された高周波トランジスタ又は高周波回路を有する半導体チップと、
前記第１の基板の主面に、一端が前記第１の配線パターンと電気的に接続され且つ他端が導波管の内部に位置するように設けられた導体部材とを備えていることを特徴とする半導体装置。
【請求項３３】
主面に、高周波トランジスタ又は高周波回路、及び前記高周波トランジスタ又は前記高周波回路と接続された第１の配線パターンを有する第１の基板と、
前記第１の基板の主面に、一端が前記第１の配線パターンと電気的に接続され且つ他端が導波管の内部に位置するように設けられた導体部材とを備えていることを特徴とする半導体装置。
【請求項３４】
前記導体部材は板状又は針状であることを特徴とする請求項３２又は３３に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、準ミリ波帯域からミリ波帯域までの高周波用半導体装置に関し、特に、寄生効果を低減する半導体装置に関する。
【背景技術】
【０００２】
近年、情報通信分野における技術の進展は著しく、通信機器が扱う周波数帯域もマイクロ波帯域からミリ波帯域へとより高い周波数帯域への展開が図られている。これに伴い、通信機器に用いられるトランジスタ素子の高速化も著しく、最近では、III−Ｖ族等の化合物半導体を用いたヘテロ接合トランジスタ素子等において１００ＧＨｚを越えるカットオフ周波数を持つデバイスが実現されている。ところが、このようなマイクロ波帯域からミリ波帯域までの高周波帯域を扱う通信機器においては、トランジスタの素子特性と同様に回路を構成する半導体チップの実装方法が問題となる。例えば、実装工程を経た後に新たな寄生容量や寄生インダクタンス（＝寄生リアクタンス）が回路中に生じることが多く、この寄生リアクタンスが通信機器に与える影響は、その通信機器が扱う周波数に比例して大きくなるため、該周波数が上昇するほど寄生リアクタンス成分を抑える必要がある。また、前述のマイクロ波帯域からミリ波帯域までの周波数帯域を扱う通信機器においては、回路を構成する素子同士又は回路同士を接続する接続部品等の寸法が信号の波長と近づくため、回路設計を行なう際には接続部品の寸法を十分に考慮する必要がある。
【０００３】
このような問題を解決する技術に、第１の従来例として、トランジスタ素子と受動回路とを半導体基板上に半導体プロセスを用いて作製するＭＭＩＣ（＝Ｍｏｎｏｌｉｔｈｉｃ Ｍｉｃｒｏｗａｖｅ ＩＣ）がある。このＭＭＩＣは、１つの半導体チップにトランジスタと周辺回路とが一体化されてなり、一体化されることにより接続部品の数が減るため寄生リアクタンス成分が減少する。また、微細加工に優れた半導体プロセスを用いているため高精度な加工を実現できると共に、半導体プロセスの量産効果によって製造コストの低減も期待できる。
【０００４】
また、第２の従来例として、さらなる低コスト及び高性能で且つ応用範囲の広い準ミリ波帯域からミリ波帯域までの半導体集積回路を実現する、非特許文献１等に開示されたＭＦＩＣ(Ｍｉｌｌｉｍｅｔｅｒ−ｗａｖｅ Ｆｌｉｐ−ｃｈｉｐ ＩＣ)がある。このＭＦＩＣは、マイクロバンプボンディング法（以下、ＭＢＢ法と称す。）と呼ばれるフリップチップ実装法を用いて寄生効果を抑制するＩＣモジュール技術であって、半導体プロセスの精密性及び量産性を生かしながら設計自由度をも確保し、高性能なミリ波帯域の半導体ＩＣを低コストで実現できるのが特徴である。
【０００５】
以下、第２の従来例に係るＭＦＩＣについて図面を参照しながら説明する。
【０００６】
図１０は従来のＭＦＩＣの断面構成を示している。図１０に示すように、Ｓｉ等からなる基板１０１の主面上には、ＡｕからなるＧＮＤプレーン１０２とＳｉＯ２ からなる誘電体膜１０３と導体膜からなる配線パターン１０４とが順次形成され、該配線パターン１０４，誘電体膜１０３及びＧＮＤプレーン１０２によりマイクロストリップ線路が構成されている。基板１０１の上における配線パターン１０４の上には、素子形成面に化合物半導体等からなり高周波トランジスタを有する半導体チップ１０５が該素子形成面を配線パターン１０４と対向させて光硬化性絶縁樹脂１０６を用いて固着されている。半導体チップ１０５の素子形成面には電極パッド１０７が選択的に形成され、配線パターン１０４にはボンディングパッド１０４ａが選択的に形成され、互いにマイクロバンプ１０８を介在させて電気的に接続されている。
【０００７】
このように、第２の従来例に係るＭＦＩＣは、バンプ１０８の厚みを数μｍと小さくできるので、バンプ１０８の寄生インダクタ成分を無視することができる。また、配線パターン１０４を半導体プロセスを用いて作製できるため、アルミナ基板等の上に印刷技術を用いて配線を行なう通常のハイブリッドＩＣと比べてはるかに高精度のパターニングを実現できる。さらに、同様な半導体プロセスを用いる第１の従来例に係るＭＭＩＣに比べても、このＭＦＩＣは受動回路を化合物半導体基板上ではなくＳｉ等からなる安価な基板１０１上に形成できるので大幅な低コスト化が可能になる。
【非特許文献１】電子情報通信学会１９９４年秋季大会講演論文集第３９項
【非特許文献２】電子情報通信学会１９９７年総合大会講演論文集  エレクトロニクス１分冊  第６８ページ（講演番号Ｃ−２−１３）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、前記第１の従来例に係るＭＭＩＣは、現状では通信機器のすべての回路を１チップの半導体ＩＣに集積化することは極めて困難であり、実際には、通信機器のすべての回路を幾つかのＭＭＩＣに分割し、分割したＭＭＩＣごとにそれぞれ異なる機能を持たせておき、各ＭＭＩＣを組み合わせて所定の回路を構成する必要がある。
【０００９】
そこで、ＭＭＩＣの実装方法としてフリップチップ実装が試みられているが、ＭＭＩＣのフリップチップ実装には、例えば、非特許文献２に述べられているような問題が存在する。この問題を図面に基づいて説明する。
【００１０】
図１１は従来のＭＭＩＣがフリップチップ実装されてなる半導体装置の断面構成を示している。図１１に示すように、絶縁性基板１１１の主面には第１の配線パターン１１２が形成され、主面と反対側の面には第１のＧＮＤプレーン１１３が形成され、第１の配線パターン１１２と第１のＧＮＤプレーン１１３とにより第１のマイクロストリップ線路が構成され、第１の配線パターン１１２は絶縁性基板１１１に適当に設けられた第１のビアホール１１４を通して接地されている。
【００１１】
絶縁性基板１１１の主面には、素子形成面を該主面と対向させたＭＭＩＣチップ１１５がバンプ１１６を介在させて実装されている。ＭＭＩＣチップ１１５の素子形成面には高周波トランジスタ（図示せず）及び第２の配線パターン１１７が形成され、素子形成面と反対側の面には第２の配線パターン１１７と第２のマイクロストリップ線路を構成する第２のＧＮＤプレーン１１８が形成され、第２の配線パターン１１７は基板に適当に設けられた第２のビアホール１１９を通して接地されている。
【００１２】
このように、従来のＭＭＩＣ１１５を用いたフリップチップ実装は、絶縁性基板１１１及びＭＭＩＣチップ１１５のそれぞれがＧＮＤプレーン１１３，１１８を有しており、これらが空間的に分離しているため、接地電位が安定せず、共振や不要発振といった予期せぬトラブルを生じる危険性がある。また、図１１に示すように、第１のＧＮＤプレーン１１３，第１のビアホール１１４，第１の配線１１２，バンプ１１６，第２のビアホール１１９及び第２のＧＮＤプレーン１１８からなる擬似的な閉空間が構成され、この閉空間はマイクロストリップ線路中を伝搬する信号によって容易に励起されて空洞共振を起こす。その結果、絶縁性基板１１１及びＭＭＩＣチップ１１５の材料や寸法によって空洞共振の共振周波数が使用周波数に近づくような場合には回路動作に予期せぬ大きな影響を与えてしまうという問題を有している。
【００１３】
一方、図１０に示すＭＦＩＣにおいても、現状では、基板１０１上に通信機器のすべての回路を集積化することは不可能であり、前述のＭＭＩＣと同様に、機能ごとに１つのＭＦＩＣに集積化し、互いに機能が異なるこれらのＭＦＩＣ同士を接続することにより回路全体の機能を実現するという方法が現実的である。従って、ＭＭＩＣと同様に、ＭＦＩＣチップ同士又はＭＦＩＣチップと他の基板との接続をどのように行なうかは未解決のままである。しかも、図１０に示すように、ＭＭＩＣチップと異なり、ＭＦＩＣチップの場合は既に半導体チップ１０５が基板１０１上に設けられているため、ＭＭＩＣの技術の延長のみでは実装できないという問題を有している。
【００１４】
本発明は、前記従来の問題に鑑み、フリップチップ実装を行なっても共振や不要発振を起こしにくく且つ寄生効果が小さいＭＭＩＣを実現できるようにすることを第１の目的とし、ＭＦＩＣ又はＭＭＩＣを組み合わせて用いる高周波回路用の半導体装置において、フリップチップ実装を可能にすることを第２の目的とし、さらに、フリップチップ実装に代わる実装方法を実現することを第３の目的とする。
【課題を解決するための手段】
【００１５】
本発明に係る第１の半導体装置は、前記第１の目的を達成するＭＭＩＣであって、主面に、導体膜からなる接地パターン、誘電体膜、及び導体膜からなる第１の配線パターンが順次形成された基板と、素子形成面に、高周波トランジスタ、及び該高周波トランジスタと接続された導体膜からなる第２の配線パターンを有する半導体チップとを備え、半導体チップの素子形成面が基板の主面と対向した状態で、第２の配線パターンと第１の配線パターンとが互いに接続されていると共に、第２の配線パターン、誘電体膜及び接地パターンにより半導体チップのマイクロストリップ線路が構成されている。
【００１６】
第１の半導体装置によると、基板上の半導体チップの素子形成面が基板の主面と対向した状態で初めて、該半導体チップの第２の配線パターンと基板上に設けられた誘電体膜と接地パターンとからなる半導体チップのマイクロストリップ線路を構成するため、半導体チップの素子形成面と反対側の面には接地パターンを設ける必要がない。従って、半導体チップの素子形成面と反対側の面に接地パターンを設けなくても半導体チップにマイクロストリップ線路が形成されるため、該マイクロストリップ線路が擬似的な閉空間を構成することがない。
【００１７】
本発明に係る第２の半導体装置は、前記第１の目的を達成するＭＭＩＣであって、主面に導体膜からなる第１の配線パターンを有すると共に主面と反対側の面に接地パターンを有する誘電体からなる基板と、素子形成面に、高周波トランジスタ及び該高周波トランジスタと接続された導体膜からなる第２の配線パターンを有する半導体チップとを備え、半導体チップの素子形成面が基板の主面と対向した状態で、第２の配線パターンと第１の配線パターンとが互いに接続されていると共に、第２の配線パターン、誘電体膜及び接地パターンにより半導体チップのマイクロストリップ線路が構成されている。
【００１８】
第２の半導体装置によると、基板上の半導体チップの素子形成面が基板の主面と対向した状態で初めて、該半導体チップの第２の配線パターンと基板と接地パターンとからなる半導体チップのマイクロストリップ線路が構成されるため、半導体チップの素子形成面と反対側の面には接地パターンを設ける必要がない。従って、半導体チップの主面と反対側の面に接地パターンを設けなくても半導体チップにマイクロストリップ線路が形成されるため、該マイクロストリップ線路が擬似的な閉空間を構成することがない。
【００１９】
本発明に係る第３の半導体装置は、前記第１の目的を達成するＭＭＩＣであって、主面に、導体膜からなる第１の接地パターン、誘電体膜、及び導体膜からなる第１の配線パターンが順次形成された基板と、素子形成面に高周波トランジスタ及び該高周波トランジスタと接続された導体膜からなる第２の配線パターンを有すると共に、素子形成面の反対側の面に導体膜からなる第２の接地パターンを有する半導体チップとを備え、半導体チップの素子形成面が基板の主面と対向した状態で、第２の配線パターンと第１の配線パターンとが互いに接続されていると共に、第１の接地パターンは、該第１の配線パターンにおける半導体チップの素子形成面と対向する領域に開口部を有している。
【００２０】
第３の半導体装置によると、素子形成面が基板の主面と対向する半導体チップが、素子形成面と反対側の面に第２の接地パターンを有するとしても、基板上の第１の接地パターンが該第１の接地パターンにおける半導体チップの素子形成面と対向する領域に開口部を有しているため、該第１の接地パターンが半導体チップの第２の配線パターンと擬似的な閉空間を構成することがない。
【００２１】
第１又は第２の半導体装置において、誘電体膜がＢＣＢ又はポリイミドからなることが好ましい。
【００２２】
本発明に係る第４の半導体装置は、前記第１の目的を達成するＭＭＩＣであって、主面に導体膜からなる第１の配線パターンを有すると共に主面と反対側の面に第１の接地パターンを有する誘電体からなる基板と、素子形成面に高周波トランジスタ及び該高周波トランジスタと接続された導体膜からなる第２の配線パターンを有すると共に、素子形成面の反対側の面に導体膜からなる第２の接地パターンを有する半導体チップとを備え、半導体チップの素子形成面が基板の主面と対向した状態で、第２の配線パターンと第１の配線パターンとが互いに接続されていると共に、第１の接地パターンは、該第１の配線パターンにおける半導体チップの素子形成面と対向する領域に開口部を有している。
【００２３】
第４の半導体装置によると、素子形成面が基板の主面と対向する半導体チップが、素子形成面と反対側の面に第２の接地パターンを有するとしても、基板の主面と反対側の面に設けられた第１の接地パターンが該第１の接地パターンにおける半導体チップの素子形成面と対向する領域に開口部を有しているため、第１の接地パターンが半導体チップの第２の配線パターンと擬似的な閉空間を構成することがない。
【００２４】
第１〜第４の半導体装置において、第１の配線パターンと第２の配線パターンとが、厚さが５μｍ以下のバンプを介して接続されていることが好ましい。
【００２５】
第１〜第４の半導体装置において、高周波トランジスタの動作周波数が１０ＧＨｚ以上であることが好ましい。
【００２６】
第１〜第４の半導体装置において、半導体チップが、少なくとも１つの高周波トランジスタと、少なくとも１つの受動素子とを有するＭＭＩＣであることが好ましい。
【００２７】
本発明に係る第５の半導体装置は、前記第２の目的を達成するＭＦＩＣであって、主面に凹部又は孔部からなる空間部を有すると共に導体膜からなる第１の配線パターンを有する第１の基板と、主面が第１の基板の主面と対向し且つ第１の基板の空間部を跨ぐように設けられ、主面に接地パターン、誘電体膜、及び導体膜からなる第２の配線パターンが順次形成された第２の基板と、素子形成面が第２の基板の主面と対向するように設けられ、素子形成面に高周波トランジスタ及び該高周波トランジスタと接続された導体膜からなる第３の配線パターンを有する半導体チップとを備え、半導体チップは、第１の基板の空間部に位置するように設けられており、第１の配線パターンと第２の配線パターンとは互いに接続され、第２の配線パターンと第３の配線パターンとは互いに接続されている。
【００２８】
第５の半導体装置によると、主面が半導体チップの素子形成面と対向する第２の基板は、その主面が第１の基板に設けられた凹部又は孔部からなる空間部を跨ぐように対向し、且つ、第２の基板の主面に設けられた半導体チップが第１の基板の空間部に位置するように設けられているため、第２の基板を第１の基板に対してフリップチップ実装を行なう際に、第２の基板の主面に設けられた半導体チップが妨げとならない。
【００２９】
第５の半導体装置において、第１の配線パターンと第２の配線パターンとがバンプを介して接続されていることが好ましい。
【００３０】
第５の半導体装置において、第１の基板と第２の基板とが光硬化型樹脂材により互いに固着されていることが好ましい。
【００３１】
第５の半導体装置において、第１の基板がポリイミドを主成分とするフィルムからなることが好ましい。
【００３２】
第５の半導体装置において、第１の基板が、第１の配線パターンと電気的に接続された外部リードをさらに有していることが好ましい。
【００３３】
本発明に係る第６の半導体装置は、前記第３の目的を達成するＭＦＩＣであって、第１の基板上に主面が第１の基板と反対側に位置するように設けられ、該主面に、高周波トランジスタ又は高周波回路が形成された半導体チップ、及び該半導体チップと電気的に接続された第１の配線パターンをそれぞれ有する第２の基板と、第１の基板上に主面が第１の基板と反対側に位置するように設けられ、該主面に第２の配線パターンを有する第３の基板と、第２の基板の主面上及び第３の基板の主面上に、互いに隣接する第２の基板の端部と第３の基板の端部とを跨ぐように設けられ、第１の配線パターンと第２の配線パターンとを電気的に接続する板状の接続手段とを備えている。
【００３４】
第６の半導体装置によると、第１の基板上にそれぞれの主面が第１の基板と反対側に位置するように設けられ、主面に半導体チップ及び第１の配線パターンを有する第２の基板と主面に第２の配線パターンを有する第３の基板とが、板状の接続手段により電気的に接続されているため、第２の基板と第３の基板とをフリップフロップ実装を用いることなく組み合わせることができる。また、接続手段が板状を有するため、ボンディングワイヤやリボンよりも機械的強度が向上する。
【００３５】
第６の半導体装置において、接続手段が導電性のリードからなることが好ましい。
【００３６】
第６の半導体装置において、リードが、第１の配線パターンとの間及び第２の配線パターンとの間にそれぞれバンプを介して接続されていることが好ましい。
【００３７】
第６の半導体装置において、リードが、第１の配線パターン及び第２の配線パターンとそれぞれ光硬化型樹脂材により固着されていることが好ましい。
【００３８】
第６の半導体装置において、接続手段が接続用半導体チップと該接続用半導体チップに設けられた第３の配線パターンとからなることが好ましい。
【００３９】
第６の半導体装置において、接続用半導体チップが第３の配線パターンと接続された素子をさらに有していることが好ましい。
【００４０】
第６の半導体装置において、接続用半導体チップが第３の配線パターンと接続されたフィルタ回路をさらに有していることが好ましい。
【００４１】
第６の半導体装置において、接続手段が樹脂からなるフィルムと該フィルムに設けられた第３の配線パターンとからなることが好ましい。
【００４２】
第６の半導体装置において、第３の配線パターンはコプレーナ線路であることが好ましい。
【００４３】
第６の半導体装置において、第３の基板が主面上に高周波トランジスタ又は高周波回路をさらに有していることが好ましい。
【００４４】
本発明に係る第７の半導体装置は、前記第３の目的を達成するＭＭＩＣであって、第１の基板上に主面が第１の基板と反対側に位置するように設けられ、該主面に、高周波トランジスタ又は高周波回路、及び高周波トランジスタ又は高周波回路と電気的に接続された第１の配線パターンを有する第２の基板と、第１の基板上に主面が第１の基板と反対側に位置するように設けられ、該主面に第２の配線パターンを有する第３の基板と、第２の基板の主面上及び第３の基板の主面上に、互いに隣接する第２の基板の端部と第３の基板の端部とを跨ぐように設けられ、第１の配線パターンと第２の配線パターンとを電気的に接続する板状の接続手段とを備えている。
【００４５】
第７の半導体装置によると、第１の基板上にそれぞれの主面が第１の基板と反対側に位置するように設けられ、主面に高周波トランジスタまたは高周波回路及び第１の配線パターンを有する第２の基板と主面に第２の配線パターンを有する第３の基板とが、板状の接続手段により電気的に接続されているため、第２の基板と第３の基板とをフリップフロップ実装を用いることなく組み合わせることができる。また、接続手段が板状を有するため、ボンディングワイヤやリボンよりも機械的強度が向上する。
【００４６】
本発明に係る第８の半導体装置は、前記第２又は第３の目的を達成するＭＦＩＣであって、主面に第１の配線パターンを有する第１の基板と、素子形成面が第１の基板の主面と対向するように設けられ、素子形成面に第１の配線パターンと電気的に接続された高周波トランジスタ又は高周波回路を有する半導体チップと、第１の基板の主面に、一端が第１の配線パターンと電気的に接続され且つ他端が導波管の内部に位置するように設けられた導体部材とを備えている。
【００４７】
第８の半導体装置によると、主面に、第１の配線パターン及び該第１の配線パターンと電気的に接続された半導体チップを有する第１の基板に、一端が第１の配線パターンと接続され、他端が導波管の内部に位置するように設けられた導体部材を備えれているため、半導体チップと導波管とが容易に且つ確実に接続されるので、さらに高い周波数帯域で動作させることが可能となる。
【００４８】
本発明に係る第９の半導体装置は、前記第２又は第３の目的を達成するＭＭＩＣであって、主面に、高周波トランジスタ又は高周波回路、及び高周波トランジスタ又は高周波回路と接続された第１の配線パターンを有する第１の基板と、第１の基板の主面に、一端が第１の配線パターンと電気的に接続され且つ他端が導波管の内部に位置するように設けられた導体部材とを備えている。
【００４９】
第９の半導体装置によると、主面に形成された高周波トランジスタ又は高周波回路と該高周波トランジスタ又は高周波回路と接続された第１の配線パターンとを有する第１の基板に、一端が第１の配線パターンと接続され、他端が導波管の内部に位置するように設けられた導体部材を備えているため、半導体チップと導波管とが容易に且つ確実に接続されるので、さらに高い周波数帯域で動作させることが可能となる。
【００５０】
第８又は第９の半導体装置において、導体部材が板状又は針状であることが好ましい。
【発明の効果】
【００５１】
本発明の第１又は第２の半導体装置によると、基板上の半導体チップが、素子形成面と基板の主面とを対向させた状態で初めて、半導体チップの第２の配線パターンと基板上に設けられた誘電体膜と接地パターンとからなるマイクロストリップ線路が構成されるため、半導体チップの素子形成面と反対側の面には接地パターンを設ける必要がなくなる。その結果、半導体チップの素子形成面と反対側の面に接地パターンを設けなくてもマイクロストリップ線路が形成されるため、該マイクロストリップ線路が擬似的な閉空間を構成しなくなるので、共振や不要発振が生じなくなり、半導体チップに対して安定且つ高性能なフリップチップ実装を実現できる。
【００５２】
本発明の第３又は第４の半導体装置によると、素子形成面が基板の主面と対向する半導体チップが、該素子形成面と反対側の面に第２の接地パターンを有するとしても、基板上の第１の接地パターンが該第１の接地パターンにおける半導体チップの素子形成面と対向する領域に開口部を有しているため、基板の第１の接地パターンが半導体チップの第２の接地パターンと擬似的な閉空間を構成することがないので、共振や不要発振が生じなくなり、半導体チップに対して安定且つ高性能なフリップチップ実装を実現できる。
【００５３】
第１又は第３の半導体装置において、誘電体膜がＢＣＢ又はポリイミドからなると、所望の特性を有するマイクロストリップ線路を確実に形成できる。
【００５４】
第１〜第４の半導体装置において、第１の配線パターンと第２の配線パターンとが、厚さが５μｍ以下のバンプを介して接続されていると、バンプを介在させてもその厚みが５μｍ以下であるため、該バンプの厚みに起因する寄生インダクタンスの増加を無視できる。
【００５５】
第１〜第４の半導体装置において、高周波トランジスタの動作周波数が１０ＧＨｚ以上であると、準ミリ波帯域からミリ波帯域までの高周波半導体装置を確実に得ることができる。
【００５６】
第１〜第４の半導体装置において、半導体チップが、少なくとも１つの高周波トランジスタと、少なくとも１つの受動素子とを有するＭＭＩＣであると、一般に多機能で且つ高性能なＭＭＩＣチップのフリップチップ実装を実現できる。
【００５７】
本発明の第５の半導体装置によると、主面にフリップチップ実装された半導体チップを有する第２の基板を第１の基板に対してフリップチップ実装する際に、半導体チップが第１の基板に設けられた凹部又は孔部からなる空間部に入り込むため、第２の基板上に半導体チップが突出していても確実に実装できる。
【００５８】
第５の半導体装置において、第１の配線パターンと第２の配線パターンとがバンプを介在して接続されていると、第１の配線パターンと第２の配線パターンとの電気的接続を安定に且つ確実に行なうことができる。
【００５９】
第５の半導体装置において、第１の基板と第２の基板とが光硬化型樹脂材により互いに固着されていると、第１の基板と第２の基板とがより強固に固着されるため、装置の信頼性が向上する。
【００６０】
第５の半導体装置において、第１の基板がポリイミドを主成分とするフィルムからなると、装置の特性を犠牲にすることなく製造コストを低減できる。
【００６１】
第５の半導体装置において、第１の基板が、第１の配線パターンと電気的に接続された外部リードをさらに有していると、他の半導体装置と容易に接続することができる。
【００６２】
本発明の第６又は第７の半導体装置によると、第１の基板上にそれぞれの主面が第１の基板と反対側に位置するように設けられ、且つ、板状の接続手段により第２の基板と第３の基板とが電気的に接続されているため、フリップフロップ実装を用いることなく互いに異なる基板を組み合わせることができる。また、第２の基板と第３の基板との電気的接続にボンディングワイヤやリボンよりも機械的強度が大きい板状の接続手段を用いているため、接続部においてインピーダンスに乱れが生じず、また、インダクタンスも低減できる。
【００６３】
第６又は第７の半導体装置において、接続手段が導電性のリードからなると、電気的な接続が容易に且つ確実に行なえると共に、ボンディングワイヤに比べてインダクタンスが小さくなる。
【００６４】
第６又は第７の半導体装置において、リードが、第１の配線パターンとの間及び第２の配線パターンとの間にそれぞれバンプを介して接続されていると、異なる基板の配線パターン同士を容易に且つ安定に接続できる。
【００６５】
第６又は第７の半導体装置において、接続手段が接続用半導体チップと該接続用半導体チップに設けられた第３の配線パターンとからなると、接続手段本体の形状と第３の配線パターンの形状とを独立に決定できるため、接続手段本体の機械的強度を犠牲にすることなく第３の配線パターンの形状を最適化できる。
【００６６】
第６又は第７の半導体装置において、接続用半導体チップが第３の配線パターンと接続された素子をさらに有していると、例えば、接続用半導体チップ上に、容量素子，抵抗素子又はインダクタ等の受動素子からなるインピーダンス整合回路を設けたり、受動素子を設けたりして、種々の機能を持たせることができるため、高周波半導体装置の設計の自由度を向上できる。
【００６７】
第６又は第７の半導体装置において、接続用半導体チップが第３の配線パターンと接続されたフィルタ回路をさらに有していると、所望の周波数を持つ信号のみを伝達することができるため、第２の基板又は第３の基板に形成される回路の構成を簡略化できる。
【００６８】
第６又は第７の半導体装置において、接続手段が樹脂からなるフィルムと該フィルムに設けられた第３の配線パターンとからなると、接続手段本体の形状と第３の配線パターンの形状とを独立に決定できるため、接続手段本体の機械的強度を犠牲にすることなく第３の配線パターンの形状を最適化できる上に、この最適化を半導体チップを用いる場合よりも低コストで行なえる。
【００６９】
第６又は第７の半導体装置において、第３の配線パターンはコプレーナ線路であると、第２の基板側及び第３の基板側との特性インピーダンスを乱すことなく接続できる。
【００７０】
第６又は第７の半導体装置において、第３の基板が主面上に高周波トランジスタ又は高周波回路をさらに有していると、多段構成の高周波半導体装置を容易に且つ確実に得ることができる。
【００７１】
本発明の第８又は第９の半導体装置によると、高周波トランジスタ等が設けられた半導体チップがフリップチップ実装された第１の基板に、一端が第１の配線パターンと接続され、他端が導波管の内部に位置する導体部材を備えているため、半導体チップと導波管とが容易に且つ確実に接続されるので、さらに高い周波数帯域で動作させることが可能となる。
【発明を実施するための最良の形態】
【００７２】
（第１の実施形態）
本発明の第１の実施形態はフリップチップ実装を可能とするＭＭＩＣに関する。
【００７３】
以下、本発明の第１の実施形態について図面を参照しながら説明する。
【００７４】
図１（ａ）は第１の実施形態に係る半導体装置の断面構成を示している。図１（ａ）に示すように、Ｓｉ又はガラス等からなる基板１１の主面には、例えば、チタン（Ｔｉ）及び金（Ａｕ）が積層されてなるＧＮＤプレーン１２とベンゾシクロブテン（ＢＣＢ）からなる誘電体膜１３と、Ｔｉ及びＡｕが積層されてなる第１の配線パターン１４とが順次形成され、該第１の配線パターン１４，誘電体膜１３及びＧＮＤプレーン１２によりマイクロストリップ線路が構成されている。第１の配線パターン１４は接地を必要とする箇所ではビアホール（図示せず）を介してＧＮＤプレーン１２と接続されている。
【００７５】
基板１１上には、素子形成面に動作周波数が３０ＧＨｚの高周波トランジスタ（図示せず）及び該高周波トランジスタと接続された第２の配線パターン２１が形成されたガリウムヒ素（ＧａＡｓ）からなるＭＭＩＣチップ２２がその素子形成面と基板１１の主面とを対向させ、基板１１との隙間に光硬化性樹脂材２３が充填されることにより固着されている。
【００７６】
ＭＭＩＣチップ２２の第２の配線パターン２１には適当な位置に複数の電極パッド２１ａが設けられており、第２の配線パターン２１と基板１１の第１の配線パターン１４とは、電極パッド２１ａと第１の配線パターン１４との間にそれぞれバンプ２４を介在させ、ＭＢＢ法を用いて電気的に接続されている。
【００７７】
本実施形態に係るＭＭＩＣチップ２２においては、該ＭＭＩＣチップ２２がフリップチップ実装されることにより、第２の配線パターン２１と基板１１に設けられた誘電体膜１３とＧＮＤプレーン１２とによりマイクロストリップ線路が構成されるため、ＭＭＩＣチップ２２の素子形成面と反対側の面にＧＮＤプレーンを設ける必要がない。
【００７８】
すなわち、ＭＭＩＣチップ２２の第２の配線パターン２１は、あらかじめ基板１１の誘電体膜１３の材料及び膜厚、バンプ２４の高さ寸法並びにＭＭＩＣチップ２２と基板１１との間に位置する部材の材料の種類及び距離等を考慮に入れ、ＭＭＩＣチップ２２が基板１１上にフリップチップ実装された状態で所望の特性を持つマイクロストリップ線路が得られるように設計されている。
【００７９】
本願発明者らは、ＭＢＢ法を用いてＭＭＩＣチップ２２をフリップチップ実装を行なう際に誘電体膜１３に例えば厚さが２６μｍのＢＣＢ膜を用いると、ＭＭＩＣチップ２２の線路幅を約７０μｍとすれば特性インピーダンスが５０Ωの線路を得られるという知見を得ている。
【００８０】
このように、本実施形態に係る半導体装置は、ＭＭＩＣチップ２２が基板１１に対してフリップチップ実装されて初めて高周波回路として正常に機能し、本来、実装時に寄生効果として悪影響を及ぼすと考えられる基板１１側の誘電体膜１３及びＧＮＤプレーン１２を積極的にＭＭＩＣチップ２２側の回路の一部として用いている。これにより、ＭＭＩＣチップ２２の主面と反対側の面（裏面）にＧＮＤプレーンが設けられていないため、マイクロストリップ線路がビアホールやバンプと疑似的な閉空間を構成しないので、空洞共振が生じなくなり、その結果、動作が安定な高周波回路を得ることができる。
【００８１】
また、ＭＭＩＣチップ２２を形成する際に、チップ全体の厚みの調整、ＧＮＤプレーンを形成するための裏面メタライズ、ＧＮＤプレーンと素子形成面の配線パターンとを電気的に接続するためのビアホールの形成がそれぞれ不要となるので、裏面にＧＮＤプレーンを有する通常のＭＭＩＣチップよりも製造コストを低減できる。
【００８２】
また、図１（ｂ）の一変形例に示すように、基板１１の代わりにセラミックからなる基板１１Ａを用いてもよい。ここで、図１（ｂ）において、図１（ａ）に示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。この場合には、図１（ｂ）に示すように、ＧＮＤプレーン１２を基板１１Ａの主面と反対側の面に形成すると共に、主面に第１の配線パターン１４を形成して、基板１１Ａ自体を誘電体として用いたマイクロストリップ線路を構成する。
【００８３】
このような構成であっても、ＭＭＩＣチップ２２の第２の配線パターン２１の形状を基板１１Ａの厚さと誘電率とを勘案して設計することにより、本実施形態と同様の効果を奏することができる。
【００８４】
なお、本実施形態及び後述の各実施形態において、バンプ２４は必ずしも必要でなく、各配線パターン１４，２１と電極パッド２１ａ等とを直接接合させたり、単に接触させておいて収縮性樹脂材を用いてＭＭＩＣチップ２２と基板１１とを固着させてもよい。
【００８５】
（第２の実施形態）
本発明の第２の実施形態は通常のＭＭＩＣのフリップチップ実装を可能にする基板構造に関する。
【００８６】
以下、本発明の第２の実施形態について図面を参照しながら説明する。
【００８７】
図２（ａ）は第２の実施形態に係る半導体装置の断面構成を示している。図２（ａ）において、図１（ａ）に示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。基板１１上の第１のＧＮＤプレーン１２Ａにおける半導体チップ２２Ａの素子形成面と対向する領域には開口部１２ａが設けられており、ＭＭＩＣチップ２２Ａは、該素子形成面と反対側の面に第２のＧＮＤプレーン２５を有し、通常のＭＭＩＣの構成を持つ。
【００８８】
このように、本実施形態によると、基板１１上の第１のＧＮＤプレーン１２Ａにおける半導体チップ２２Ａの素子形成面と対向する領域に開口部１２ａが設けられているため、マイクロストリップ線路が導体膜で囲まれてなる疑似的な閉空間が構成されなくなるので、空洞共振が生じることがなくなり、その結果、動作が安定する高周波回路を実現できる。
【００８９】
また、一般に、高周波回路を用いるフリップチップ実装においては、半導体チップの回路を構成するマイクロストリップ線路の近傍に基板側のＧＮＤプレーンからなる面積が相対的に大きい導体面が設けられているため、半導体チップのマイクロストリップ線路から放射された電磁波がこの導体面に反射することにより、半導体チップの回路の動作に影響を与えることがある。従って、導体面が半導体チップのマイクロストリップ線路に近接する程、その影響は大きくなるため、例えばＭＢＢ法の特徴を生かしてバンプの高さ寸法を小さくして、バンプ部の寄生効果を低減しようとしても、かえって導体面からの電磁波の反射の影響が大きくなり、回路の特性を劣化させるおそれがある。
【００９０】
しかしながら、本実施形態においては、第１のＧＮＤプレーン１２ＡにおけるＭＭＩＣチップ２２Ａの素子形成面と対向する領域が除去されているため、第１のＧＮＤプレーン１２Ａからの反射の影響を考慮する必要がなく最適なバンプの高さ寸法を選ぶことができる。
【００９１】
なお、図２（ｂ）の一変形例に示すように、基板１１の代わりにセラミックからなる基板１１Ａを用いてもよい。ここで、図２（ｂ）において、図２（ａ）に示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。この場合には、図２（ｂ）に示すように、ＧＮＤプレーン１２Ａを基板１１Ａの主面と反対側の面に形成すると共に、主面に第１の配線パターン１４を形成して、基板１１Ａ自体を誘電体として用いたマイクロストリップ線路を構成する。
【００９２】
このような構成であっても、第２の実施形態と同様の効果を奏する。ただし、基板１１Ａの下側近傍に他の導体があった場合には、第１のＧＮＤプレーン１２Ａに開口部１２ａを設けた効果が十分に得られなくなるので注意を要する。
【００９３】
（第３の実施形態）
本発明の第３の実施形態はＭＦＩＣのフリップチップ実装を可能にする基板構造に関する。
【００９４】
以下、本発明の第３の実施形態について図面を参照しながら説明する。
【００９５】
図３は第３の実施形態に係る半導体装置の断面構成を示している。図３に示すように、セラミック等からなり、主面に凹部からなる空間部３１ａを有する第１の基板３１は、主面にＴｉ及びＡｕが積層されてなる第１の配線パターン３２が形成され、主面と反対側の面にはＴｉ及びＡｕが積層されてなる第１のＧＮＤプレーン３３が形成され、第１の配線パターン３２，第１の基板３１及び第１のＧＮＤプレーン３３から第１のマイクロストリップ線路３４が構成されている。第１の配線パターン３２は第１の基板３１に適当に設けられたビアホール（図示せず）を通して接地されている。
【００９６】
第１の基板３１の主面には、Ｓｉからなる第２の基板４１が第１の基板３１の空間部３１ａを跨ぐようにフリップチップ実装されている。さらに、第２の基板４１の主面には、例えば動作周波数が３０ＧＨｚの高周波トランジスタ（図示せず）等が形成されたＧａＡｓ等からなる半導体チップ４２が、第１の基板３１の凹部からなる空間部３１ａに入り込むようにフリップチップ実装されることにより第２の基板４１とＭＦＩＣチップ４０を構成している。
【００９７】
第２の基板４１の主面上には、Ｔｉ及びＡｕが積層されてなる第２のＧＮＤプレーン４３ａ，ＢＣＢからなる誘電体膜４３ｂ及びＴｉ及びＡｕが積層されてなる第２の配線パターン４３ｃが順次形成され、第２のＧＮＤプレーン４３ａ，誘電体膜４３ｂ及び第２の配線パターン４３ｃから第２のマイクロストリップ線路４３が構成されている。第２の配線パターン４３ｃはバンプ４４を介在させて第１の基板３１の第１の配線パターン３２及び半導体チップ４２とそれぞれ電気的に接続されている。ここで、第１の基板３１及び第２の基板４１の接続部、すなわちバンプ４４の近傍を光硬化型樹脂材を用いて固着すればさらに強固に接続できる。
【００９８】
このように、本実施形態によると、第１の基板３１には凹部からなる空間部３１ａが設けられているため、ＭＦＩＣチップ４０における第２の基板４１の主面上に設けられた半導体チップ４２が第１の基板３１に設けられた空間部３１ａに入り込むようにすれば確実にフリップチップ実装が可能となる。
【００９９】
なお、本実施形態においては、１つの半導体チップ４２を持つＭＦＩＣチップ４０を第２の基板４１にフリップチップ実装したが、複数の半導体チップ４２を持つＭＦＩＣチップ４０を用いてもよい。この場合には、第１の基板３１の主面に、ＭＦＩＣチップ４０と対向する領域に全面にわたって空間部３１ａを設けてもよく、各半導体チップ４２に対向する領域ごとに複数の空間部３１ａを設けてもよい。
【０１００】
また、本実施形態では第１の基板３１上に設けた線路をマイクロストリップ線路３４としたが、コプレーナ線路等の他の形態の線路であってもよい。
【０１０１】
また、第１の基板３１には、凹部からなる空間部３１ａの代わりに凹部を貫通させた孔部からなる空間部を設けてもよい。
【０１０２】
（第４の実施形態）
本発明の第４の実施形態はＭＦＩＣのフリップチップ実装を可能にする基板構造に関する。
【０１０３】
以下、本発明の第４の実施形態について図面を参照しながら説明する。
【０１０４】
図４は第４の実施形態に係る半導体装置の断面構成を示している。図４において、図３に示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。図４に示すように、第３の実施形態に係る半導体装置との差異は、第１の基板として、ポリイミド等からなり孔部からなる空間部３１ｂを有するフィルムベース３１Ａを用いていることである。従って、ＭＦＩＣチップ４０における第２の基板４１の主面上に設けられた半導体チップ４２が第１の基板３１Ａに設けられた空間部３１ｂに入り込むようにフリップチップ実装されている。
【０１０５】
本実施形態においては、ＭＦＩＣチップ４０を実装する基板の材料に安価で且つ加工が容易なフィルムを用いている。一般に、セラミック等からなる高硬度な基板を機械的に加工して凹部を形成することは難しくコストも高くなりがちであるが、本実施形態のように、ポリイミド等からなるフィルムベース３１Ａの場合はパンチ等を用いれば容易に孔部からなる空間部３１ｂを形成できるため、ＭＦＩＣチップ４０の実装が極めて容易に実現できる。
【０１０６】
なお、フィルムベース３１Ａには、孔部からなる空間部３１ｂの代わりに凹部からなる空間部を設けてもよい。
【０１０７】
（第５の実施形態）
本発明の第５の実施形態はＭＦＩＣのパッケージングに関する。
【０１０８】
以下、本発明の第５の実施形態について図面を参照しながら説明する。
【０１０９】
図５（ａ）及び（ｂ）は第５の実施形態に係る半導体装置であって、（ａ）は断面構成を示し、（ｂ）は（ａ）のＩ−Ｉ線におけるＭＦＩＣチップの実装前の平面構成を示している。図５（ａ）に示すように、パッケージ用の筐体５１には、主面に凹部５２ａと導体膜からなる第１の配線パターン５３とを有し、主面と反対側の面に導体膜からなるＧＮＤプレーン５４が形成された第１の基板としてのセラミックからなるパッケージベース５２が嵌合され、配線パターン５３，パッケージベース５２及びＧＮＤプレーン５４によりマイクロストリップ線路が構成されている。
【０１１０】
パッケージベース５２の主面には、第３の実施形態に示した、第２の基板４１と該第２の基板４１にフリップチップ実装された半導体チップ４２とからなるＭＦＩＣチップ４０がパッケージベース５２の凹部５２ａを跨ぎ且つ半導体チップ４２を該凹部５２ａに入り込ませるようにフリップチップ実装されている。配線パターン５３は、筐体５１の内側で内部リード５５と接続され、該内部リード５５は筐体の外部に延びる外部リード５６と接続されている。ここで、内部リード５５と外部リード５６とは一体に形成されていてもよい。
【０１１１】
図５（ｂ）に示すように、パッケージベース５２の主面上であって、方形状の凹部５２ａの周辺部の図面上の左端部側及び右端部側で且つ配線パターン５３の両側部にそれぞれ間隔をおいて４つの接地パターン５７が形成され、各接地パターン５７はパッケージベース５２を貫通するビアホール（図示せず）を介してＧＮＤプレーン５４に接続されている。
【０１１２】
本実施形態に係る半導体装置のパッケージは、図５（ｂ）に示す接地パターン５７が形成されている側の外部リード５６から高周波信号を取り出し、他の側の外部リード５６からバイアス信号を取り出すのに適した構成を持つ。従って、例えばＭＦＩＣチップ４０側の配線パターンにもコプレーナ線路のようにＧＮＤプレーンが形成されていれば配線パターンと同一面で接地が可能となるため、より高い周波数帯域においてもインピーダンスの乱れを少なくすることができる。
【０１１３】
このように、本実施形態によると、ＭＦＩＣチップ４０が寄生効果が小さいフリップチップ実装によってパッケージングされているため、ＭＦＩＣが持つ優れた高周波特性を生かしたまま、他の基板に容易に接続することができる。
【０１１４】
（第６の実施形態）
本発明の第６の実施形態はフリップチップ実装に代わる実装方法であって、ＭＦＩＣ又はＭＭＩＣを母基板上に実装する実装構造に関する。
【０１１５】
以下、本発明の第６の実施形態について図面を参照しながら説明する。
【０１１６】
図６（ａ）は第６の実施形態に係る半導体装置の断面構成を示している。図６（ａ）に示すように、例えば、真ちゅう等からなり導電性を有する母基板としての第１の基板６１上には、Ｓｉからなる第２の基板７１及び該第２の基板７１の両側にセラミックからなる第３の基板８１が、それぞれ主面を第１の基板と反対側に位置するように、例えば導電性のペースト等を用いて固着されている。
【０１１７】
第２の基板７１は、主面上にＴｉ及びＡｕが積層されてなる第１のＧＮＤプレーン７２ａ，ＢＣＢからなる誘電体膜７２ｂ及びＴｉ及びＡｕが積層されてなる第１の配線パターン７２ｃが順次形成され、第１のＧＮＤプレーン７２ａ，誘電体膜７２ｂ及び第１の配線パターン７２ｃから第１のマイクロストリップ線路７２が構成されている。第１の配線パターン７２ｃは第２の基板７１に適当に設けられたビアホール（図示せず）を通して接地されている。
【０１１８】
第２の基板７１上には、素子形成面に動作周波数が３０ＧＨｚの高周波トランジスタ又は高周波回路（図示せず）を有するＭＭＩＣチップ７３がマイクロバンプ７４を用いたＭＢＢ法によってフリップチップ実装されており、第２の基板７１と共にＭＦＩＣチップ７０を構成している。
【０１１９】
第３の基板８１にはそれぞれ、主面に銅，チタン又は金等からなる第２の配線パターン８２が形成され、主面と反対側の面には銅，チタン又は金等からなる第２のＧＮＤプレーン８３が形成され、第２の配線パターン８２，第３の基板８１及び第２のＧＮＤプレーン８３から第２のマイクロストリップ線路がそれぞれ形成されて回路基板８０を構成している。さらに、第３の基板８１上には受動素子が設けられていてもよい。
【０１２０】
ここで、第１の基板６１の基板面を基準とする、ＭＦＩＣチップ７０の第１の配線パターン７２ｃの上面の高さ位置と回路基板８０の第２の配線パターン８２の上面の高さ位置とはほぼ同一であり、第１の配線パターン７２ｃと第２の配線パターン８２とは板状の接続手段としての導電性のリード８４を用いて互いに接続されている。
【０１２１】
リード８４は、例えば、表面を金メッキされた金属からなり、第１の配線パターン７２ｃと第２の配線パターン８２の各接続部とは、例えば、熱圧着されて接続されている。また、ＭＢＢ法を用いて、Ａｕからなるマイクロバンプを介在させてもよく、さらに、光硬化型樹脂材を用いて固着すればより強固な接続を得られる。
【０１２２】
本実施形態によると、ＭＦＩＣチップ７０と回路基板８０とを第１の基板６１上に固着し、互いにリード８４を用いて電気的（高周波的）に接続されている。従って、通常のボンディングワイヤ又はリボンを用いる場合に比べて、リード８４自体が強固であり変形が少ないため、基板同士を電気的に接続する接続部においてインピーダンスに乱れが生じない接続構造を実現できる。
【０１２３】
また、あらかじめ、ＭＦＩＣチップ７０及び回路基板８０の各ＧＮＤプレーン７２ａ，８３に対して適当なインピーダンスのマイクロストリップ線路となるようリード８４の幅寸法を設計することもでき、ＭＦＩＣチップ７０及び回路基板８０にそれぞれ最適化された低損失な接続部を形成できる。すなわち、リード８４の幅寸法を、同一幅ではなく、ＭＦＩＣチップ７０上又はその近傍においては該ＭＦＩＣチップ７０の第１の配線パターン７２ｃの配線幅に合わせると共に、回路基板８０上又はその近傍においては該回路基板８０の第２の配線パターン８２の配線幅に合わせることにより、該第１の配線パターン７２ｃ及び該第２の配線パターン８２とそれぞれ一致するインピーダンス調整機能を持たせることができる。
【０１２４】
なお、本実施形態においては、ＭＦＩＣチップ７０の第１の配線パターン７２ｃの上面と回路基板８０の第２の配線パターン８２の上面との第１の基板６１の基板面からの高さがほぼ同一となるようにしているが、ＭＦＩＣチップ７０における第２の基板７１及び第１のマクロストリップ線路７２の総膜厚と、回路基板８０における第３の基板８１，第２の配線パターン８２及び第２のＧＮＤプレーン８３の総膜厚とが異なる場合であっても、第１の基板６１における、ＭＦＩＣチップ７０の下側の膜厚と回路基板８０の下側の膜厚とを第１の配線パターン７２ｃの上面及び第２の配線パターン８２の上面とがほぼ同一の高さとなるように加工して調整すればよい。
【０１２５】
なお、ＭＦＩＣチップ７０，回路基板８０及びリード８４の位置関係を図面上で明確にするために、互いに隣接するＭＦＩＣチップ７０と回路基板８０との側面にそれぞれ間隙を設けているが、実際の半導体装置は必ずしもこの間隙を必要としない。
【０１２６】
また、図６（ｂ）の第１変形例に示すように、第１の基板６１上に、互いにリード８４を用いて電気的に接続された複数のＭＦＩＣチップ７０を有する構成としてもよい。このようにすると、多段構成の高周波回路を容易に且つ確実に得ることができる。
【０１２７】
また、図６（ｃ）の第２変形例に示すように、第１の基板６１上には、ＭＦＩＣチップ７０の代わりにＭＭＩＣチップ７５を設けてもよい。ＭＭＩＣチップ７５は、例えば、ＧａＡｓからなる第２の基板７６の素子形成面に動作周波数が３０ＧＨｚの高周波トランジスタを有する高周波トランジスタ部７７及び第１の配線パターン７８が設けられ、素子形成面と反対側の面には第１のＧＮＤプレーン７９が形成されている。
【０１２８】
このように、ＭＭＩＣチップ７５を直接第１の基板６１上に設けることもでき、図６（ａ），（ｂ）及び（ｃ）から容易に類推できるように、第１の基板６１上に、１つ以上のＭＦＩＣチップ７０，ＭＭＩＣチップ７５及び回路基板８０をそれぞれ所望の特性が得られるように適当に組み合わせてもよい。
【０１２９】
（第７の実施形態）
本発明の第７の実施形態はフリップチップ実装に代わる実装方法であって、ＭＦＩＣ又はＭＭＩＣを母基板上に実装する実装構造に関する。
【０１３０】
以下、本発明の第７の実施形態について図面を参照しながら説明する。
【０１３１】
図７は第７の実施形態に係る半導体装置の断面構成を示している。図７において、図６（ａ）に示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。図７に示すように、ＭＦＩＣチップ７０と回路基板８０とを電気的に接続する板状の接続手段に接続用半導体チップ８５を用いている。
【０１３２】
接続用半導体チップ８５は、主面がＭＦＩＣチップ７０の第２の基板７１及び回路基板８０の第３の基板８１に跨るように該主面を第２及び第３の基板７１，８１に対向させて実装され、且つ、該主面に第３の配線パターン８６が形成されている。第３の配線パターン８６は第２の基板７１の第１の配線パターン７２ｃ及び第３の基板８１の第２の配線パターン８２とそれぞれバンプ８７を介在させて接続されている。ここで、接続用半導体チップ８５と第２の基板７１及び第３の基板８１とを光硬化型樹脂材を用いて固着すれば、該接続用半導体チップ８５と第２及び第３の基板７１，８１との互いの電気的な接続がさらに確実となると共に、装置の長期信頼性が向上する。
【０１３３】
本実施形態は、ＭＦＩＣチップ７０と回路基板８０との電気的な接続手段としてリード８４に代わって接続用半導体チップ８５を用いている。このため、リード８４の場合はその機械的強度の制約からリード８４の形状が制限されるが、接続用半導体チップ８５の場合は、該接続用半導体チップ８５に設けられた第３の配線パターン８６を用いてＭＦＩＣチップ７０と回路基板８０とを電気的に接続するため、該第３の配線パターン８６の形状を機械的強度とは独立に設計できる。
【０１３４】
さらに、容量素子，抵抗素子又はインダクタ等の受動素子からなるインピーダンス整合回路を設けたり、受動素子を設けたりして接続手段に種々の機能を持たせることが可能となる。
【０１３５】
また、接続用半導体チップ８５上に第３の配線パターン８６を用いてフィルタ回路を構成し、所望の周波数帯域のみを伝達するような接続手段を設けることもできる。
【０１３６】
また、接続用半導体チップ８５として適当な能動素子を含むＭＭＩＣチップを用いてもよく、この場合には、さらに多様な機能を持たせることも可能となる。
【０１３７】
なお、本実施形態においても、第６の実施形態に示したように、第１の基板６１上に、１つ以上のＭＦＩＣチップ７０，ＭＭＩＣチップ７５及び回路基板８０をそれぞれ所望の特性が得られるように適当に組み合わせられることはいうまでもない。
【０１３８】
（第８の実施形態）
本発明の第８の実施形態はフリップチップ実装に代わる実装方法であって、ＭＦＩＣ又はＭＭＩＣを母基板上に簡便に実装する実装構造に関する。
【０１３９】
以下、本発明の第８の実施形態について図面を参照しながら説明する。
【０１４０】
図８（ａ）は第８の実施形態に係る半導体装置の断面構成を示している。図８（ａ）において、図６（ａ）に示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。図８（ａ）に示すように、ＭＦＩＣチップ７０と回路基板８０とを電気的に接続する板状の接続手段にポリイミド等の樹脂からなる接続用フィルム８８を用いている。
【０１４１】
接続用フィルム８８は、ＭＦＩＣチップ７０の第２の基板７１及び回路基板８０の第３の基板８１に跨るように設けられ、基板側との対向面には、図８（ｂ）の平面図に示すように、信号線８９Ａと該信号線８９Ａの両側部と互いに間隔をおいた２本の接地線８９Ｂとからなる第３の配線パターンとしてのコプレーナ線路８９が形成されている。
【０１４２】
コプレーナ線路８９は、信号線８９Ａの線路幅の寸法と該信号線８９Ａ及び接地線８９Ｂの側部同士の間隔の寸法とを適当に選ぶことにより所定のインピーダンスを得られる。コプレーナ線路８９は、信号線８９Ａ及び各接地線８９Ｂの両端部にそれぞれ設けられたバンプ９０を介在させて、第２の基板７１の第１の配線パターン７２ｃ及び第３の基板８１の第２の配線パターン８２とそれぞれ接続されている。ここで、接続用フィルム８８と第２の基板７１及び第３の基板８１とを光硬化型樹脂材を用いて固着すれば、該接続用半導体チップ８５と第２及び第３の基板７１，８１との互いの接続がさらに確実となる。
【０１４３】
このように、本実施形態によると、ＭＦＩＣチップ７０と回路基板８０との電気的な接続手段としてリード８４又は接続用半導体チップ８５に代わって接続用フィルム８８を用いている。このため、接続手段の配線形状の自由度及び多様な機能の追加を接続用半導体チップ８５を用いる場合よりも簡便に且つ低コストで実現できる。
【０１４４】
なお、接続用フィルム８８上の配線パターンはコプレーナ線路８９に限らない。例えば、コプレーナ線路８９を用いずに、インピーダンス整合をとる場合には、接続用フィルム８８上の配線パターンの線幅が、ＭＦＩＣチップ７０側の領域においては第１の配線パターン７２ｃと同一とし、且つ、回路基板８０側の領域においては第２の配線パターン８２と同一となるようにすればよい。
【０１４５】
なお、本実施形態においても、第６の実施形態に示したように、第１の基板６１上に、１つ以上のＭＦＩＣチップ７０，ＭＭＩＣチップ７５及び回路基板８０をそれぞれ所望の特性が得られるように適当に組み合わせられることはいうまでもない。
【０１４６】
（第９の実施形態）
本発明の第９の実施形態はＭＦＩＣ又はＭＭＩＣをより高い周波帯域で使用できるパッケージングに関する。
【０１４７】
以下、本発明の第９の実施形態について図面を参照しながら説明する。
【０１４８】
図９は第９の実施形態に係る半導体装置の断面構成を示している。図９において、図６（ａ）に示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。図９に示すように、導体からなる筐体９１には、その一部に半導体装置を実装する実装ステージ部９１ａと導波管となる導波部９１ｂが設けられている。実装ステージ部９１ａには、接続用リード８４Ａを用いて電気的に接続されたＭＦＩＣチップ７０と回路基板８０とが導電性のペースト等を用いて固着されており、ＭＦＩＣチップ７０の第１の配線パターン７２ｃにおける回路基板８０と反対側の端部には、一端が第１の配線パターン７２ｃと電気的に接続され、他端が導波部９１ｂに位置するアンテナ用リード９４が設けられている。
【０１４９】
導波部９１ｂは、所望の周波数の電磁波に対して導波路となる寸法を有しており、アンテナ用リード９４の端部が導波部９１ｂの内部に置かれていることにより、導波部９１ｂを伝播する電波信号をＭＦＩＣチップ７０に伝えることができる。
【０１５０】
このように、本実施形態によると、導波管の設計技術として公知のように、導波部９１ｂの終端部の位置とアンテナ用リード９４の位置とを最適化することにより、所望の周波数帯域において低損失な信号伝達が可能となる。
【０１５１】
なお、筐体９１を直接に導波管回路（図示せず）に接続してもよく、導波部９１ｂの開口部を利用して空間に電波を放出することもできる。
【０１５２】
また、本実施形態においては、アンテナにアンテナ用リード９４を用いたが、導体からなる針状の部材であってもよい。
【０１５３】
また、ＭＦＩＣチップ７０と回路基板８０との電気的な接続手段に接続用リード８４Ａを用いたが、図７に示す接続用半導体チップ８５又は図８に示す接続用フィルム８８を用いてもよい。
【０１５４】
さらに、筐体９１の実装ステージ部９１ａ上には、第６の実施形態に示すように、１つ以上のＭＦＩＣチップ７０，ＭＭＩＣチップ７５及び回路基板８０をそれぞれ所望の特性が得られるように組み合わせてもよく、また、第３又は第４の実施形態に示すフリップチップ実装されたＭＦＩＣチップ４０を用いてもよい。
【図面の簡単な説明】
【０１５５】
【図１】（ａ）は本発明の第１の実施形態に係る半導体装置を示す構成断面図である。図１（ｂ）は本発明の第１の実施形態の一変形例に係る半導体装置を示す構成断面図である。
【図２】（ａ）は本発明の第２の実施形態に係る半導体装置を示す構成断面図である。図２（ｂ）は本発明の第２の実施形態の一変形例に係る半導体装置を示す構成断面図である。
【図３】本発明の第３の実施形態に係る半導体装置を示す構成断面図である。
【図４】本発明の第４の実施形態に係る半導体装置を示す構成断面図である。
【図５】（ａ）及び（ｂ）は第５の実施形態に係る半導体装置であって、（ａ）は構成断面図であり、（ｂ）は（ａ）のＩ−Ｉ線におけるＭＦＩＣチップの実装前の平面図である。
【図６】（ａ）は本発明の第６の実施形態に係る半導体装置を示す構成断面図である。図６（ｂ）は本発明の第６の実施形態の第１変形例に係る半導体装置を示す構成断面図である。図６（ｃ）は本発明の第６の実施形態の第２変形例に係る半導体装置を示す構成断面図である。
【図７】本発明の第７の実施形態に係る半導体装置を示す構成断面図である。
【図８】（ａ）及び（ｂ）は第８の実施形態に係る半導体装置であって、（ａ）は構成断面図であり、（ｂ）は（ａ）の接続手段の平面図である。
【図９】本発明の第９の実施形態に係る半導体装置であって、ＭＦＩＣチップを実装したパッケージを示す部分構成断面図である。
【図１０】従来のＭＦＩＣを示す構成断面図である。
【図１１】従来のＭＭＩＣがフリップチップ実装されてなる半導体装置を示す構成断面図である。
【符号の説明】
【０１５６】
１１    基板
１１Ａ  基板（誘電体）
１２    ＧＮＤプレーン（接地パターン）
１２Ａ  第１のＧＮＤプレーン
１２ａ  開口部
１３    誘電体膜
１４    第１の配線パターン
２１    第２の配線パターン
２１ａ  電極パッド
２２    ＭＭＩＣチップ（半導体チップ）
２２Ａ  ＭＭＩＣチップ（半導体チップ）
２３    光硬化性樹脂材
２４    バンプ
２５    第２のＧＮＤプレーン
３１    第１の基板
３１Ａ  フィルムベース（第１の基板）
３１ａ  空間部（凹部）
３１ｂ  空間部（孔部）
３２    第１の配線パターン
３３    第１のＧＮＤプレーン
３４    第１のマイクロストリップ線路
４０    ＭＦＩＣチップ
４１    第２の基板４１
４２    半導体チップ
４３    第２のマイクロストリップ線路
４３ａ  第２のＧＮＤプレーン
４３ｂ  誘電体膜
４３ｃ  第２の配線パターン
４４    バンプ
５１    筐体
５２    パッケージベース（第１の基板）
５２ａ  凹部
５３    配線パターン
５４    ＧＮＤプレーン
５５    内部リード
５６    外部リード
５７    接地パターン
６１    第１の基板
７０    ＭＦＩＣチップ
７１    第２の基板
７２    第１のマイクロストリップ線路
７２ａ  第１のＧＮＤプレーン
７２ｂ  誘電体膜
７２ｃ  第１の配線パターン
７３    ＭＭＩＣチップ
７４    マイクロバンプ
７５    ＭＭＩＣチップ
７６    第２の基板
７７    高周波トランジスタ部
７８    第１の配線パターン
７９    第１のＧＮＤプレーン
８０    回路基板
８１    第３の基板
８２    第２の配線パターン
８３    第２のＧＮＤプレーン
８４    リード（接続手段）
８４Ａ  接続用リード
８５    接続用半導体チップ（接続手段）
８６    第３の配線パターン
８７    バンプ
８８    接続用フィルム（接続手段）
８９    コプレーナ線路（第３の配線パターン）
８９Ａ  信号線
８９Ｂ  接地線
９０    バンプ
９１    筐体
９１ａ  実装ステージ部
９１ｂ  導波部（導波管）
９４    アンテナ用リード（導体部材）
【図１】
2008141215.tif 000003
【図２】
2008141215.tif 000004
【図３】
2008141215.tif 000005
【図４】
2008141215.tif 000006
【図５】
2008141215.tif 000007
【図６】
2008141215.tif 000008
【図７】
2008141215.tif 000009
【図８】
2008141215.tif 000010
【図９】
2008141215.tif 000011
【図１０】
2008141215.tif 000012
【図１１】
2008141215.tif 000013
【手続補正書】
【提出日】平成20年1月21日(2008.1.21)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
主面に、導体膜からなる第１の接地パターン、誘電体膜、及び導体膜からなる第１の配線パターンが順次形成された基板と、
素子形成面に高周波トランジスタ及び該高周波トランジスタと接続された導体膜からなる第２の配線パターンを有すると共に、前記素子形成面の反対側の面に導体膜からなる第２の接地パターンを有する半導体チップとを備え、
前記半導体チップの素子形成面が前記基板の主面と対向した状態で、前記第２の配線パターンと前記第１の配線パターンとが互いに接続されていると共に、
前記第１の接地パターンは、該第１の配線パターンにおける前記半導体チップの素子形成面と対向する領域に開口部を有していることを特徴とする半導体装置。
【請求項２】
前記誘電体膜はＢＣＢ又はポリイミドからなることを特徴とする請求項１に記載の半導体装置。
【請求項３】
主面に導体膜からなる第１の配線パターンを有すると共に前記主面と反対側の面に第１の接地パターンを有する誘電体からなる基板と、
素子形成面に高周波トランジスタ及び該高周波トランジスタと接続された導体膜からなる第２の配線パターンを有すると共に、前記素子形成面の反対側の面に導体膜からなる第２の接地パターンを有する半導体チップとを備え、
前記半導体チップの素子形成面が前記基板の主面と対向した状態で、前記第２の配線パターンと前記第１の配線パターンとが互いに接続されていると共に、
前記第１の接地パターンは、該第１の配線パターンにおける前記半導体チップの素子形成面と対向する領域に開口部を有していることを特徴とする半導体装置。
【請求項４】
前記第１の配線パターンと前記第２の配線パターンとは、厚さが５μｍ以下のバンプを介して接続されていることを特徴とする請求項１又は３に記載の半導体装置。
【請求項５】
前記高周波トランジスタの動作周波数は１０ＧＨｚ以上であることを特徴とする請求項１又は３に記載の半導体装置。
【請求項６】
前記半導体チップは、少なくとも１つの高周波トランジスタと、少なくとも１つの受動素子とを有するＭＭＩＣであることを特徴とする請求項１又は３に記載の半導体装置。