(57)【要約】【課題】より確実な信号処理を可能とする信号伝送技術を提供する。【解決手段】送信回路２０のパラレルシリアル変換部２２は、同期クロックＣＫ＿ＳＹＮＣよりもｎ倍（ｎは２以上の整数）以上高速な伝送クロックに同期してｎ本の信号を多重化してシリアル形式へ変換する。パラレルシリアル変換部２２は、タイミング上の制約が厳しい信号を最初に処理することにより、その信号が最初に含まれる形で信号フレームを形成する。受信回路３０のシリアルパラレル変換部３２は、伝送クロックＣＫ＿ＴＲＳに同期して、シリアル形式の信号を、パラレル形式の信号に展開する際、シリアル形式にて受信した各信号のタイミングに応じて、順次、後段の回路へ出力する。【選択図】図１
2008085635.tif 000002
【特許請求の範囲】
【請求項１】
パラレル形式の信号をシリアル形式の信号へ多重化する際、タイミング上の制約が厳しい信号を先に処理することにより、当該信号が最初に含まれる形で信号フレームを形成して送信することを特徴とする信号送信方法。
【請求項２】
システムクロックに同期して処理を行う第１の回路にてパラレル形式の信号をシリアル形式に変換し、第２の回路へ送信する方法であって、
前記第１の回路において、前記システムクロックよりもｎ倍（ｎは２以上の整数）以上高速な伝送クロックに同期してｎ本の信号を多重化してシリアル形式へ変換する過程を含み、
当該過程は、タイミング上の制約が厳しい信号を最初に処理することにより、その信号が最初に含まれる形で信号フレームを形成して前記第２の回路へ送信することを特徴とする信号送信方法。
【請求項３】
システムクロックに同期して処理を行う第１の回路に内蔵され、パラレル形式の信号をシリアル形式に変換し、第２の回路へ送信する送信回路であって、
前記システムクロックよりもｎ倍（ｎは２以上の整数）以上高速な伝送クロックに同期してｎ本の信号を多重化してシリアル形式へ変換する変換部を含み、
前記変換部は、タイミング上の制約が厳しい信号を最初に処理することにより、その信号が最初に含まれる形で信号フレームを形成して前記第２の回路へ送信することを特徴とする送信回路。
【請求項４】
シリアル形式で送信された信号を受信してパラレル形式の信号へ展開する際、タイミング上の制約が厳しい信号を先に展開し、他の信号の展開を待たずに後段の回路へ与えることを特徴とする信号受信方法。
【請求項５】
システムクロックに同期して処理を行う第１の回路からシリアル形式で送信された信号を第２の回路にて受信する方法であって、
前記第２の回路において、前記システムクロックよりもｎ倍（ｎは２以上の整数）以上高速な伝送クロックに同期してシリアル形式の信号をｎ本のパラレル形式の信号に展開する過程を含み、
当該過程は、タイミング上の制約が厳しい信号を最初に展開して後段の回路へ出力することを特徴とする信号受信方法。
【請求項６】
システムクロックに同期して処理を行う第１の回路からシリアル形式で送信された信号を、第２の回路にて受信する受信回路であって、
前記システムクロックよりもｎ倍（ｎは２以上の整数）以上高速な伝送クロックに同期して、シリアル形式の信号を、ｎ本のパラレル形式の信号に展開する変換部を含み、
前記変換部は、シリアル形式にて受信した各信号のタイミングに応じて、順次、後段の回路へ出力することを特徴とする受信回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、異なる回路ブロック間の信号伝送技術に関し、特に、パラレルシリアル変換を利用した信号伝送技術に関する。
【背景技術】
【０００２】
近年のＬＳＩ（Large Scale Integration）における信号処理内容の高度化にともない、異なるＬＳＩ間、あるいは異なるデバイス間（本明細書において、ある信号処理を行う単位を、回路ブロックともいう）で送受信されるデジタル信号の情報量は、上昇の一途をたどっている。
【０００３】
こうした状況において、信号を送受信する異なる回路ブロック間に、スペースの制約などから、十分な本数の配線を敷設できない場合がある。この場合、通信を行う回路ブロックの間の信号線を削減するために、送信側の回路ブロックにおいて、パラレルシリアル変換を行い、回路ブロック間の通信をシリアル形式の信号で行う手法がとられる場合がある。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、パラレルシリアル変換を利用したシリアル形式の信号伝送は、信号線の本数と伝送速度がトレードオフの関係となり、高速な信号伝送が難しくなる。
【０００５】
本発明はかかる状況に鑑みてなされたものであり、その目的のひとつは、より確実な信号処理を可能とする信号伝送技術の提供にある。
【課題を解決するための手段】
【０００６】
本発明のある態様は信号送信方法に関する。この信号送信方法は、パラレル形式の信号をシリアル形式の信号へ多重化する際、タイミング上の制約が厳しい信号を先に処理することにより、当該信号が最初に含まれる形で信号フレームを形成して送信する。
【０００７】
「信号」とは、データ信号、アドレス信号などのバス信号であってもよく、それ以外の、任意の信号、たとえば、コントロール信号、ステータス信号などであってもよい。
この態様によれば、タイミング上の制約が厳しい信号が信号フレームの先頭に配置されるため、受信側の回路ブロックにおいて、制約が厳しい信号を先に受信することができ、より確実な信号処理を行うことができる。
【０００８】
本発明の別の態様は、信号受信方法に関する。この信号受信方法は、シリアル形式で送信された信号を受信してパラレル形式の信号へ展開する際、タイミング上の制約が厳しい信号を先に展開し、他の信号の展開を待たずに後段の回路へ与える。
【０００９】
この態様によれば、後段の回路は、タイミング上の制約が厳しい信号を先に受け取ることができ、より確実な信号処理を行うことができる。
【発明の効果】
【００１０】
本発明によれば、より確実な信号処理が可能となる。
【発明を実施するための最良の形態】
【００１１】
はじめに、本発明の実施の形態に係る信号伝送技術の概要について説明する。本実施の形態に係る信号伝送技術は、同一のシステムクロックにもとづいて演算処理を行う、異なる回路ブロック間における信号伝送に関する。
【００１２】
本発明のある実施の形態は、信号送信方法に関する。この方法は、システムクロックに同期して処理を行う第１の回路にてパラレル形式の信号をシリアル形式に変換し、第２の回路へ送信する方法であって、第１の回路において、システムクロックよりもｎ倍（ｎは２以上の整数）以上高速な伝送クロックに同期してｎ本の信号を多重化してシリアル形式へ変換する過程を含む。当該過程は、タイミング上の制約が厳しい信号を最初に処理することにより、その信号が最初に含まれる形で信号フレームを形成して第２の回路へ送信する。
【００１３】
この実施の形態によれば、タイミング上の制約が厳しい信号が先に送信されるため、受信側において、より確実な信号処理が可能となる。
【００１４】
本発明の別の態様は、信号受信方法である。この方法は、システムクロックに同期して処理を行う第１の回路からシリアル形式で送信された信号を第２の回路にて受信する方法であって、第２の回路において、システムクロックよりもｎ倍（ｎは２以上の整数）以上高速な伝送クロックに同期してシリアル形式の信号をｎ本のパラレル形式の信号に展開する過程を含む。当該過程は、タイミング上の制約が厳しい信号を最初に展開して後段の回路へ出力する。
【００１５】
この実施の形態によれば、タイミング上の制約が厳しい信号が、先に後段の回路に送出されるため、より確実な信号処理が可能となる。
【００１６】
第１、第２の回路は、同一のシステムクロックにもとづいて動作してもよい。特に、第２の回路が、第１の回路と同期動作する場合、第２の回路において、パラレル形式に再変換されたデータが、第２の回路のいずれかの箇所において、システムクロックの次の周期でラッチされる場合には、そのクロックによるラッチタイミングが、伝送される信号に制約を与える。この場合に、実施の形態の信号送受信技術を利用すれば、好適である。
【００１７】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【００１８】
図１は、実施の形態に係る信号伝送システム３の構成を示すブロック図である。信号伝送システム３は、第１同期回路１、第２同期回路２を含んで構成される。第１同期回路１、第２同期回路２は、同一のシステムクロック（以下、同期クロックＣＫ＿ＳＹＮＣという）にもとづき、同期して所定の信号処理を実行する回路であり、別々のＬＳＩとして構成される。別の実施の形態において、第１同期回路１、第２同期回路２は、同一のＬＳＩ内の、異なる回路ブロックであってもよい。
【００１９】
第１同期回路１、第２同期回路２は、それぞれ、同期クロックＣＫ＿ＳＹＮＣにもとづいて所定の信号処理を行う第１ユーザ回路１０、第２ユーザ回路４０を含む。第１ユーザ回路１０、第２ユーザ回路４０は、以下に説明するシリアルインターフェースを介して、データの送受信を行う。本実施の形態では、第１ユーザ回路１０から出力されたデータを、第２ユーザ回路４０が受信するものとする。
【００２０】
第１同期回路１、第２同期回路２は、いわゆる３線シリアルインターフェースで接続され、第１同期回路１と第２同期回路２の間には、シリアルデータ線５、クロック線６、フレーム線７が設けられる。シリアルデータ線５は、シリアル形式のデータを伝送し、クロック線６は、シリアル形式のデータに同期した伝送クロックＣＫ＿ＴＲＳを伝送し、フレーム線７は、シリアル形式のデータフレームの少なくとも先頭を通知するフレーム信号ＦＲＭを伝送するために設けられる。なお、伝送クロックＣＫ＿ＴＲＳは、シリアル伝送に利用されるクロック信号であって、第１同期回路１、第２同期回路２を含むシステム全体は、あくまでも、同期クロックＣＫ＿ＳＹＮＣにもとづいて動作する。
【００２１】
第１同期回路１、第２同期回路２は、離れた位置に配置されるため、第１同期回路１、第２同期回路２に供給される同期クロックＣＫ＿ＳＹＮＣには遅延が生じるのが一般的であるが、以下の説明では、第１同期回路１、第２同期回路２の内部に供給される同期クロックを、いずれもＣＫ＿ＳＹＮＣと表記する。
【００２２】
はじめに、第１同期回路１の構成について説明する。第１同期回路１は、第１ユーザ回路１０、送信回路２０を含んで構成される。送信回路２０は、第１ユーザ回路１０から出力されたパラレル形式のｎ（ｎは２以上の整数）ビットの信号（以下、パラレルデータＤｐ１〜Ｄｐｎと記す）をシリアル形式に変換し、第２同期回路２へ送信する。
【００２３】
送信回路２０は、パラレルシリアル変換部２２、第１レジスタＲＥＧ１、第２レジスタＲＥＧ２を含む。
送信回路２０には、外部から、同期クロックＣＫ＿ＳＹＮＣよりもｎ倍以上高速なシリアル伝送クロック（以下、伝送クロックＣＫ＿ＴＲＳという）が供給されている。本実施の形態において、伝送クロックＣＫ＿ＴＲＳは、第１同期回路１の外部から供給されているが、別の実施の形態では、これを第１同期回路１の内部において、同期クロックＣＫ＿ＳＹＮＣを逓倍して生成してもよい。なお、伝送クロックＣＫ＿ＴＲＳは、第２同期回路２にも供給されており、第１同期回路１、第２同期回路２に供給される伝送クロックＣＫ＿ＴＲＳには遅延が生じるが、以下の説明では、第１同期回路１、第２同期回路２の内部の伝送クロックを、いずれもＣＫ＿ＴＲＳと記す。
【００２４】
第１レジスタＲＥＧ１は、同期クロックＣＫ＿ＳＹＮＣのポジティブエッジを検出し、そのエッジを利用してフレーム信号ＦＲＭを生成する。フレーム信号ＦＲＭは、送信側において、パラレルデータＤｐ１〜Ｄｐｎを取り込むタイミングを指定する信号であり、たとえば、第１レジスタＲＥＧ１は、同期クロックＣＫ＿ＳＹＮＣのポジティブエッジから所定数の伝送クロックＣＫ＿ＴＲＳをカウントした後のタイミングにて、フレーム信号ＦＲＭを所定レベル（ハイレベル）とする。このフレーム信号ＦＲＭは、第２同期回路２に転送され、シリアル形式の信号フレームの先頭を通知するために利用される。フレーム信号ＦＲＭは、ポジティブエッジによりシリアル形式の信号フレームの先頭を判別できればよいため、そのパルス幅は、任意でよく、本実施の形態では、フレーム信号ＦＲＭは、伝送クロックＣＫ＿ＴＲＳの１周期だけハイレベルとなる。
【００２５】
パラレルシリアル変換部２２には、パラレルデータＤｐ１〜Ｄｐｎとともに、第１レジスタＲＥＧ１から出力されるフレーム信号ＦＲＭが入力される。パラレルシリアル変換部２２は、伝送クロックＣＫ＿ＴＲＳに同期してｎ本の信号を多重化してシリアル形式へ変換する。具体的には、パラレルシリアル変換部２２は、フレーム信号ＦＲＭがハイレベルに遷移すると、それ以降、伝送クロックＣＫ＿ＴＲＳの一周期ごとに、順番にデータＤｐ１、Ｄｐ２、…、Ｄｐｎが配置されるシリアル形式のデータ（以下、シリアルデータＤ＿ＳＲという）に変換していく。
【００２６】
第２レジスタＲＥＧ２は、出力バッファであって、パラレルシリアル変換部２２から出力されるシリアルデータＤ＿ＳＲに加えて、伝送クロックＣＫ＿ＴＲＳが入力される。第２レジスタＲＥＧ２は、シリアルデータＤ＿ＳＲに含まれるビットデータを、伝送クロックＣＫ＿ＴＲＳと同期して、第２同期回路２へと出力する。シリアルデータ線５を介して第２同期回路２に入力されるシリアルデータを、Ｄ＿ＳＲ’と記す。
【００２７】
本実施の形態において、パラレルシリアル変換部２２は、タイミング上の制約が厳しい信号を最初に処理することにより、その信号が最初に含まれる形で信号フレームを形成して第２同期回路２へ送信する。詳しくは後述するが、「タイミング上の制約が厳しい信号」とは、その信号が受信側の第２ユーザ回路４０の内部において、（１）もっとも早いタイミングで処理される信号であり、あるいは、（２）処理のタイミングが同一の場合には、本実施の形態の図１の信号伝送システム３において、第２ユーザ回路４０内の素子であって、タイミング上の制約を受ける最初の処理を実行する素子と、受信回路３０の出力端子との間の伝搬時間がもっとも長い信号である。ここでの「タイミング上の制約を受ける処理」とは、同期クロックによるラッチ動作、あるいはデコード処理、あるいは複数の信号から所定の信号を選択するセレクト処理等をいう。特に、ラッチ動作は、クロック信号のポジティブエッジより先に信号レベルが確定している必要があるから、タイミング上の制約を受ける処理の端的な例である。上記（１）と（２）の両方の性質を有する信号が、タイミング上の制約が厳しい場合もある。
【００２８】
次に、第２同期回路２の構成について説明する。第２同期回路２は、受信回路３０、第２ユーザ回路４０を含んで構成される。受信回路３０は、第１同期回路１からシリアル形式で送信されたシリアルデータＤ＿ＳＲ’を受信する。
【００２９】
受信回路３０は、シリアルパラレル変換部３２、第３レジスタＲＥＧ３、第４レジスタＲＥＧ４を含む。第３レジスタＲＥＧ３、第４レジスタＲＥＧ４は、入力バッファである。第３レジスタＲＥＧ３には、シリアルデータＤ＿ＳＲ’および伝送クロックＣＫ＿ＴＲＳが入力される。第３レジスタＲＥＧ３は、入力されたシリアルデータＤ＿ＳＲ’を、伝送クロックＣＫ＿ＴＲＳと同期して、順次、後段のシリアルパラレル変換部３２へと出力する。フレーム線７を介して第２同期回路２に入力されるフレーム信号ＦＲＭは、伝送クロックＣＫ＿ＴＲＳとタイミングがずれている場合があるため、第４レジスタＲＥＧ４は、伝送クロックＣＫ＿ＴＲＳを用いてフレーム信号ＦＲＭをラッチし、伝送クロックＣＫ＿ＴＲＳと同期したフレーム信号ＦＲＭ’を生成してシリアルパラレル変換部３２へと出力する。
【００３０】
シリアルパラレル変換部３２は、第３レジスタＲＥＧ３から出力されるシリアルデータＤ＿ＳＲ’’、伝送クロックＣＫ＿ＴＲＳ、ならびに第４レジスタＲＥＧ４から出力されるフレーム信号ＦＲＭ’を受ける。
【００３１】
シリアルパラレル変換部３２は、フレーム信号ＦＲＭ’のポジティブエッジにもとづいて、入力されたシリアルデータＤ＿ＳＲ’’の信号フレームの先頭を検出し、信号フレームに含まれるビットデータを、伝送クロックＣＫ＿ＴＲＳに応じて、順にパラレルデータＤｐ１’〜Ｄｐｎ’に展開する。シリアルパラレル変換部３２は、その内部に、シリアルデータＤ＿ＳＲ’’が入力される端子と、パラレルデータＤｐ１’〜Ｄｐｎ’が出力される出力端子の間に設けられた複数のスイッチを含み、伝送クロックＣＫ＿ＴＲＳと同期して、各スイッチを順にオンすることにより、シリアルデータをパラレルの信号線に展開する。
【００３２】
受信回路３０は、シリアルデータＤ＿ＳＲ’’を、パラレルデータＤｐ１’〜Ｄｐｎ’に展開する際、タイミング上の制約が厳しい信号を先に展開し、他の信号の展開を待たずに後段の回路、すなわち第２ユーザ回路４０へと与える。
【００３３】
図２は、実施の形態に係る送信回路２０の動作を示すタイムチャートである。また、図３は、実施の形態に係る受信回路３０の動作を示すタイムチャートである。図２の上から順に示される同期クロックＣＫ＿ＳＹＮＣ、伝送クロックＣＫ＿ＴＲＳ、パラレルデータＤｐ１、Ｄｐ２…、フレーム信号ＦＲＭ、シリアルデータＤ＿ＳＲは、第１同期回路１内の信号である。図３に示される、伝送クロックＣＫ＿ＴＲＳ、フレーム信号ＦＲＭ、ＦＲＭ’、シリアルデータＤ＿ＳＲ’、パラレルデータＤｐ１’、Ｄｐ２’…Ｄｐｎ’、同期クロックＣＫ＿ＳＹＮＣは、第２同期回路２内の信号である。
【００３４】
まず、送信側の動作について図２を参照して説明する。時刻ｔ０に、第１同期回路１において同期クロックＣＫ＿ＳＹＮＣがハイレベルとなると、その時刻のパラレルデータＤｐ１〜Ｄｐｎがラッチされる。このラッチ動作は、第１ユーザ回路１０の内部で行われる。その後、所定の期間Ｔｌ１経過後の時刻ｔ１に、フレーム信号ＦＲＭがハイレベルとなり、パラレルシリアル変換部２２によりパラレルシリアル変換が開始され、その時刻ｔ１、もしくはその直後に発生する伝送クロックＣＫ＿ＴＲＳのポジティブエッジによって、第１のパラレルデータＤｐ１がシリアルデータＤ＿ＳＲの信号フレームの先頭に取り込まれる。その後、伝送クロックＣＫ＿ＴＲＳのポジティブエッジが現れるごとに、順次、第２、第３のパラレルデータＤｐ２、Ｄｐ３がシリアルデータＤ＿ＳＲに変換されていく。シリアルデータへの変換は、公知技術を利用すればよく、たとえば、パラレルデータが入力される各端子と、出力端子の間に設けられたスイッチを順にオンしていくことにより実現される。
【００３５】
ここで、同期クロックＣＫ＿ＳＹＮＣによるラッチから、フレーム信号ＦＲＭがハイレベルとなるまでは、所定の期間Ｔｌ１が設けられる。この期間Ｔｌ１は、パラレルデータＤｐ１のレイテンシである。第２のパラレルデータＤｐ２のレイテンシは、この期間Ｔｌ１に、同期クロックＣＫ＿ＳＹＮＣの１周期を加算した時間Ｔｌ２となる。第３、第４のパラレルデータＤｐ３、Ｄｐ４と、シリアルデータの後ろのビットとなるほど、送信側におけるレイテンシは長く設定されることになる。後述のように、各信号に対して、それぞれのレイテンシを利用して、演算処理を行ってもよい。
【００３６】
続いて受信側について、図３を参照して説明する。第２同期回路２には、伝送クロックＣＫ＿ＴＲＳ、フレーム信号ＦＲＭ、シリアルデータＤ＿ＳＲ’が入力される。第３レジスタＲＥＧ３によって、シリアルデータＤ＿ＳＲ’に含まれるデータＤ１、Ｄ２、…が、順に、伝送クロックＣＫ＿ＴＲＳに同期してラッチされ、シリアルデータＤ＿ＳＲ’’としてシリアルパラレル変換部３２に入力される。時刻ｔ３に、フレーム信号ＦＲＭがハイレベルとなると、シリアルパラレル変換部３２は、伝送クロックＣＫ＿ＴＲＳと同期した時刻ｔ４に、先頭のデータＤ１をパラレルデータＤｐ１’として展開し出力する。その後、伝送クロックＣＫ＿ＴＲＳのポジティブエッジごとに、時刻ｔ５〜ｔ６の期間、データＤ２〜ＤｎがパラレルデータＤｐ２’〜Ｄｐｎ’として後段の第２ユーザ回路４０へと出力される。
【００３７】
受信回路３０から出力されるパラレルデータＤｐ１’〜Ｄｐｎ’は、受信した順に、論理レベルが確定して、他の後続する信号の受信を待たずに、後段の第２ユーザ回路４０へと出力される。
【００３８】
時刻ｔ７に、第２同期回路２側の同期クロックＣＫ＿ＳＹＮＣがハイレベルとなると、後段の第２ユーザ回路４０に配置されるもっとも手前のラッチ回路（不図示）によって、これらのパラレルデータＤｐ１’〜Ｄｐｎ’はラッチされ、論理レベルが保持される。なお、本明細書において、「ラッチ回路」は、クロックに応じて信号を取り込む素子の総称として用いるものとし、具体的には、レジスタ、ＲＳフリップフロップ、Ｄフリップフロップ、ＲＳラッチ、Ｄラッチ、などがこれに含まれる。
【００３９】
ここで、受信回路３０において受信されたパラレルデータＤｐ１’〜Ｄｐｎ’のセットアップタイムに対するマージンについて検討する。図３のタイムチャートにおいて、パラレルデータＤｐ１’は、時刻ｔ４にその論理レベルが確定し、時刻ｔ７に、次段のラッチ回路によってラッチされるため、時刻ｔ４と、時刻ｔ５の間の期間Ｔｓ１がセットアップマージンとなる。同様に、シリアルデータＤ＿ＳＲ’の信号フレームの最後に位置するデータＤｎのセットアップマージンは、パラレルデータＤｐｎ’に展開される時刻ｔ６から、同期クロックＣＫ＿ＳＹＮＣがハイレベルとなる時刻ｔ７までの期間Ｔｓｎとなる。
【００４０】
このように、本実施の形態に係る送信回路２０、受信回路３０によれば、シリアルデータの信号フレーム内の位置に応じて、異なるセットアップマージンＴｓが規定される。そこで、本実施の形態に係る送信回路２０、受信回路３０では、各信号の伝送パス、信号の性質、などに応じて、シリアルデータＤ＿ＳＲ内におけるデータの位置を決定する。
【００４１】
受信側に着目すると、シリアルデータＤ＿ＳＲ’の信号フレームの先頭に位置するデータＤ１のセットアップマージンＴｓ１がもっとも長く、最後のデータＤｎのセットアップマージンＴｓｎがもっとも短い。そこで、本実施の形態に係る送信回路２０は、タイミング上の制約が厳しい信号を先に処理し、当該信号が最初に含まれる形で信号フレームを形成して送信する。また、受信回路３０においても、そのタイミング上の制約が厳しい信号を先に展開し、他の信号の展開を待たずに後段の回路へ与える。その結果、タイミング上の制約が厳しい信号のセットアップマージンＴｓをもっとも長く設定することができる。
【００４２】
以下、タイミング上の制約が厳しい信号の類型について説明する。
第１は、信号の伝搬遅延の大きな信号である。図１の回路において、シリアルパラレル変換部３２から出力され、第２ユーザ回路４０の内部に設けられる直近のタイミングの制約が存在する素子、たとえばラッチ回路に至る間には、伝搬遅延が存在し、この伝搬遅延は、データＤｐ１’〜Ｄｐｎ’ごとに異なった値を有する。一般に、伝搬遅延によりタイミング上の制約が厳しくなる場合とは、以下の場合である。
（１）  その信号の負荷が多い、すなわちファンアウトが大きい場合
（２）  その信号が通過する回路の段数が多い場合
（３）  その信号の配線長が長い場合
【００４３】
伝搬遅延は、これらの要因の組み合わせに依存して決定されるため、いずれかひとつ、あるいは複数にあてはまる信号は、タイミング上の制約が厳しいといえる。こうした信号は、クリティカルパスを形成するため、実際に回路を構成してシミュレーションを行うことにより判別することができる。
【００４４】
また、第１同期回路１から第２同期回路２に伝送される信号は、さまざまな性質を有することが想定される。たとえば、信号には、データ信号や、アドレス信号、第２同期回路２を制御するための制御信号などが含まれよう。
【００４５】
信号がアドレス信号である場合、その上位ビットは、タイミング上の制約が厳しいといえる。なぜなら、メモリマップやＩ／Ｏマップをデコードする際、まず上位ビットが参照されることが多いからである。
【００４６】
また、データの最上位ビットＭＳＢ（Most Significant Bit）や最下位ビットＬＳＢ(Least Significant Bit)は、比較的多くのシステムレジスタで参照されることがあるため、タイミング上の制約が厳しくなりやすい。
【００４７】
さらに、チップセレクト信号、バッファのイネーブル信号、セレクタを制御するためのセレクト信号などの制御信号は、タイミング上の制約が厳しくなる傾向にある。たとえばセレクタで、データが先に到達しても、セレクト信号が遅れて到着すると、データの伝搬が全部遅れてしまうからである。
【００４８】
すなわち、実施の形態に係る送信回路２０、受信回路３０では、パラレル形式の信号フレームに含まれる所定の信号が、同じ信号フレームに含まれる別の信号よりもシステムクロック（同期クロック）による同期タイミングに対するセットアップタイムのマージンが短い場合に、その所定の信号を別の信号よりも前に配置する。
【００４９】
このように、タイミング上の制約が厳しい信号を、シリアル形式の信号フレームの先頭に配置することにより、第２同期回路２における第２ユーザ回路４０において、より確実な信号処理を行うことができる。
【００５０】
本実施の形態に係る送信回路２０、受信回路３０を利用すれば、第１ユーザ回路１０、第２ユーザ回路４０を、より柔軟に設計することが可能となる。以下、この点について説明する。
【００５１】
図４は、第１ユーザ回路１０、第２ユーザ回路４０の内部回路および送信回路２０、受信回路３０を示す回路図である。
受信回路３０によりパラレルデータＤｐ１’〜Ｄｐｎ’に展開されたデータはそれぞれ、第２ユーザ回路４０の内部において、受信側のラッチ回路Ｌｒ１〜Ｌｒｎによって、同期クロックＣＫ＿ＳＹＮＣのポジティブエッジを契機にラッチされる。ここでのラッチ回路Ｌｒ１〜Ｌｒｎは、上述した「タイミング上の制約を受ける処理」として、ラッチ動作を行う場合を考慮して示されているが、必ずしもラッチ回路である必要はなく、セレクタやデコード回路であってもよい。
【００５２】
上述したように、第１のパラレルデータＤｐ１’のセットアップマージンは、最長のＴｓ１となり、第ｎのパラレルデータＤｐｎ’のセットアップマージンは、最短のＴｓｎとなる。そこで、受信回路３０からラッチ回路Ｌｒ１〜Ｌｒｎに至るそれぞれの経路に、それぞれのセットアップタイム条件に違反しない範囲で、ゲート素子群Ｇｒ１〜Ｇｒｎを配置することができる。経由するゲート素子が多いほうが、信号遅延は大きくなるため、第１のパラレルデータＤｐ１’の経路には相対的に多くの、第ｎのパラレルデータＤｐｎ’の経路には、相対的に少ない個数のゲート素子が配置されることになる。
ゲート素子群Ｇｒによるｉ番目のデータＤｐｉの経路の遅延時間をＴｄｉとするとき、そのデータに対するセットアップマージンＴｓｉとの間に、Ｔｄｉ＜Ｔｓｉが成り立てばよい。
【００５３】
このように、本実施の形態によれば、受信回路３０から出力されるパラレルデータＤｐ１’〜Ｄｐｎ’は、他の信号の到着を待たずに、順次出力されるため、システムの同期クロックＣＫ＿ＳＹＮＣによってラッチされるまでの間、ゲート素子群Ｇｒ１〜Ｇｒｎによって、必要な演算処理を実行することが可能となる。
【００５４】
第１ユーザ回路１０側においては、第１ユーザ回路１０の内部で生成されたｎ個のデータＤ１〜Ｄｎは、送信側のラッチ回路Ｌｔ１〜Ｌｔｎによって、共通の同期クロックＣＫ＿ＳＹＮＣによってラッチされ、それぞれパラレルデータＤｐ１〜Ｄｐｎとして送信回路２０に入力される。ラッチ回路Ｌｔ１〜Ｌｔｎによるラッチ動作は、図２のタイムチャートにおける時刻ｔ０のラッチ動作に対応する。図２に示されるように、第１のパラレルデータＤｐ１と、第ｎのパラレルデータＤｐｎは、異なるレイテンシＴｌを有し、信号フレームの後ろのデータほど、レイテンシＴｌは長くなる。
【００５５】
そこで、このレイテンシＴｌを利用して、ラッチ回路Ｌｔ１〜Ｌｔｎから、送信回路２０に至るそれぞれの経路上に、それぞれのセットアップタイム条件に違反しない範囲で、ゲート素子群Ｇｔ１〜Ｇｔｎを配置することができる。経由するゲート素子が多いほうが、信号遅延は大きくなるため、第１のパラレルデータＤｐ１の経路には相対的に少なく、第ｎのパラレルデータＤｐｎの経路には、相対的に多くの個数のゲート素子が配置することができる。
ゲート素子群Ｇｔによるｉ番目のデータＤｉの経路の遅延時間をＴｄｉとするとき、そのデータに対するレイテンシＴｌｉとの間に、Ｔｄｉ＜Ｔｌｉが成り立てばよい。
【００５６】
第１ユーザ回路１０において、ラッチ回路Ｌｔ１〜Ｌｔｎと、送信回路２０との間にゲート素子を配置し、あるいは、第２ユーザ回路４０において、受信回路３０とラッチ回路Ｌｒ１〜Ｌｒｎとの間にゲート素子を配置することにより、効率的な演算処理が可能となる。
【００５７】
さらに、図４に示す回路図によれば、以下の設計思想を実現することができる。
送信回路２０および受信回路３０は、実体的な演算処理を行うものではないため、無視する。そうすると、第１のデータＤ１は、同期クロックＣＫ＿ＳＹＮＣにもとづくラッチ回路Ｌｔ１から、次の同期クロックＣＫ＿ＳＹＮＣにもとづくラッチ回路Ｌｒ１に至るまでに、図４の例では、送信側で２個、受信側で３個、計５個のゲート素子群を経由する。同様に、第ｎのデータＤｎは、ラッチ回路Ｌｔｎからラッチ回路Ｌｒｎに至るまでに、送信側で３個、受信側で１個、計４個のゲート素子群を経由する。
【００５８】
ある信号に対して作用するゲート素子の個数は、演算処理内容から決定されるものであるから、一定であると考える。そうすると、各データごとの伝搬時間も、ゲート素子の個数に応じて一意に決定される。
【００５９】
上述のように、第１のデータＤ１に対しては、送信側のレイテンシＴｌが短く、受信側のセットアップマージンＴｓが長くなる。そこで、第１のデータＤ１に対しては、それに作用するすべてのゲート素子のうち、受信側のゲート素子群Ｇｒ１に多くを割り当てればよい。
【００６０】
逆に、第ｎのデータＤｎに対しては、送信側のレイテンシが長く、受信側のセットアップマージンは短くなる。そのため、第ｎのデータＤｎに対しては、それに作用するすべてのゲート素子のうち、送信側のゲート素子群Ｇｔｎに多くを割り当てればよい。
【００６１】
このように、本実施の形態に係る信号伝送システム３によれば、送信側の最終段のラッチ回路Ｌｔから、受信側の初段のラッチ回路Ｌｒの間に、ゲート素子を配置し、演算処理を実行することが可能となる。この際に、パラレルシリアル変換されたシリアルデータの信号フレームに含まれる順番に応じて、送信側と、受信側のゲート素子の個数を適切に振り分けることにより、タイミング違反を抑制しつつ、より確実な演算処理を実行できる。
【００６２】
図５は、送信側のレイテンシと、受信側のセットアップマージンの関係を示すタイムチャートである。図５は、ｎ＝４、ｍ＝１０の例を示す。送信側の信号Ｄ１に対するレイテンシＴｌ１は、同期クロックＣＫ＿ＳＹＮＣの、あるポジティブエッジから、フレーム信号ＦＲＭのポジティブエッジまでの時間に相当する。一方、受信側のセットアップマージンＴｓ１は、シリアルデータＤ＿ＳＲ内の各データと、同期クロックＣＫ＿ＳＹＮＣの次のポジティブエッジとの時間差に応じて定まる。
【００６３】
図５において、レイテンシＴｌ１を長くすれば、シリアルデータＤ＿ＳＲの信号フレームの位置は、同期クロックＣＫ＿ＳＹＮＣに対して相対的に遅れて配置される。したがって、第１同期回路１と第２同期回路２が同期したシステムクロックにもとづいて動作する場合、同じデータに対する送信側のレイテンシＴｌと、受信側のセットアップマージンＴｓには、トレードオフの関係が成り立つ。
【００６４】
上述のように、本実施の形態に係る信号伝送システム３では、送信側のレイテンシＴｌを利用した処理、あるいは受信側のセットアップマージンＴｓを利用した処理を行うことができる。この場合に、パラレルデータの信号フレームの先頭の位置、すなわち、フレーム信号ＦＲＭのポジティブエッジの位置を調節することにより、送信側のレイテンシＴｌとセットアップマージンＴｓを調節することができ、送信側と受信側のそれぞれに配置すべきゲート数に応じた最適な信号処理を実現することができる。
【００６５】
本実施の形態に係る信号伝送システム３の設計手法は、以下のようにも把握することができる。
１．  まず、パラレル信号の各データについて、シリアルパラレル変換部３２から、第２ユーザ回路４０の内部に設けられる素子であって、最初にタイミングの制約を受ける処理を実行する素子（以下、制限素子という）までの伝搬に要する時間（伝搬時間Ｔｘ）を算出する。
２．  そして、伝搬時間Ｔｘがもっとも長い信号を、送信回路２０においてパラレルシリアル変換する際に、信号フレームの先頭に配置する。他のデータについても、算出された伝搬時間Ｔｘが長い順に、信号フレームの先頭から順に配置する。
【００６６】
この設計手法によれば、伝搬時間が長い信号、すなわち、タイミング上の制約が厳しい信号が送信回路２０から最初に送信され、受信回路３０において、他の信号を待つことなく、制限素子に対して送出される。確実な信号処理のためには、伝搬時間Ｔｘと、受信側におけるセットアップマージンＴｓの間に、Ｔｘ＜Ｔｓが成り立つ必要があるが、この設計手法によれば、伝搬時間Ｔｘが長い信号ほど、セットアップマージンＴｓが長く設定することができるため、より確実な信号処理を実現できる。
【００６７】
以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである
【００６８】
実施の形態において、第１同期回路１、第２同期回路２は、同一のシステムクロックに同期する回路であったが、本発明は非同期回路間のデータ伝送にも適用することができる。受信側におけるタイミングの制約は、システムクロック以外の要因である場合もあるため、同期回路でなくても、タイミング上の制約が厳しい信号を先に送ることによる利益を享受できる。また、第１、第２同期回路に供給されるクロック信号は、異なる周波数のシステムクロックにもとづいて動作してもよい。
【図面の簡単な説明】
【００６９】
【図１】実施の形態に係る信号伝送システムの構成を示すブロック図である。
【図２】実施の形態に係る送信回路の動作を示すタイムチャートである。
【図３】実施の形態に係る受信回路の動作を示すタイムチャートである。
【図４】第１ユーザ回路、第２ユーザ回路の内部回路および送信回路、受信回路を示す回路図である。
【図５】送信側のレイテンシと、受信側のセットアップマージンの関係を示すタイムチャートである。
【符号の説明】
【００７０】
１  第１同期回路、  ２  第２同期回路、  ３  信号伝送システム、  ５  シリアルデータ線、  ６  クロック線、  ７  フレーム線、  １０  第１ユーザ回路、  ２０  送信回路、  ２２  パラレルシリアル変換部、  ３０  受信回路、  ３２  シリアルパラレル変換部、  ４０  第２ユーザ回路、  ＲＥＧ１  第１レジスタ、  ＲＥＧ２  第２レジスタ、  ＲＥＧ３  第３レジスタ、  ＲＥＧ４  第４レジスタ、  ＣＫ＿ＳＹＮＣ  同期クロック、  ＣＫ＿ＴＲＳ  シリアル伝送クロック。
【図１】
2008085635.tif 000003
【図２】
2008085635.tif 000004
【図３】
2008085635.tif 000005
【図４】
2008085635.tif 000006
【図５】
2008085635.tif 000007