(57)【要約】【課題】表面ドレイン電極型の縦型ＭＯＳＦＥＴを有する半導体装置のオン抵抗を小さくすることは容易でなかった。【解決手段】Ｎ＋型のシリコン基板１およびＮ型のせり上がり層２９にてドレイン領域が形成され、その上にＮ−型のドリフト領域２１が形成されている。ドリフト領域２１の一部にドレインコンタクトトレンチ３０を形成し、その中にドレイン電極１５を埋め込み、ドレインコンタクトトレンチ３０とドレイン領域との間にドリフト領域２１よりも高い不純物濃度を有するドレインコンタクト領域２５、２６を形成することで、オン抵抗を小さくできる。【選択図】図２
2008277365.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型のドレイン領域と、
前記ドレイン領域の上に形成された前記ドレイン領域よりも低い不純物濃度の第１導電型のドリフト領域と、
前記ドリフト領域の上に形成された第２導電型のベース領域と、
前記ベース領域に形成された第１導電型のソース領域と、
前記ソース領域から前記ドリフト領域に達するように形成されたゲートトレンチと、
前記ゲートトレンチの中に形成されたゲート絶縁膜およびゲート電極と、
前記ベース領域および前記ソース領域に接続されたソース電極と、
前記ドリフト領域の一部に設けられたドレインコンタクトトレンチと、
前記ドレインコンタクトトレンチと前記ドレイン領域の間に介在し、前記ドリフト領域よりも高い不純物濃度の第１導電型のドレインコンタクト領域と、
前記ドレインコンタクトトレンチの中に形成され、前記ドレインコンタクト領域に接続されたドレイン電極とを有する半導体装置。
【請求項２】
前記ドレインコンタクトトレンチは、前記ゲートトレンチとほぼ同程度の深さを有する請求項１記載の半導体装置。
【請求項３】
前記ドレインコンタクトトレンチは、前記ゲートトレンチとほぼ同程度の深さを有する第１のドレインコンタクトトレンチと、前記第１のドレインコンタクトトレンチのよりも深く形成された第２のドレインコンタクトトレンチを有する請求項１記載の半導体装置。
【請求項４】
前記ベース領域、前記ソース領域、前記ゲート電極および前記ドレインコンタクトトレンチの表面に形成された層間絶縁膜と、
前記層間絶縁膜の一部が除去され、側面の一部に前記ソース領域を露出し、前記ベース領域に達するように設けられたコンタクトトレンチをさらに有し、
前記コンタクトトレンチと前記第２のドレインコンタクトトレンチの前記層間絶縁膜の表面からの深さはほぼ同程度である請求項３記載の半導体装置。
【請求項５】
前記ゲート電極に接続されたゲート引き出し配線と、
前記ゲート電極および前記ゲート引き出し配線よりも外側に設けられた環状の導電層をさらに有し、
前記環状の導電層は前記ドレイン電極に接続されている請求項１乃至４のいずれか一に記載の半導体装置。
【請求項６】
前記環状の導電層は、前記ゲート引き出し配線と同じ材料で形成されている請求項５記載の半導体装置。
【請求項７】
前記層間絶縁膜は、前記環状の導電層の表面にも形成され、
前記環状の導電層は、前記第２のドレインコンタクトトレンチとほぼ同程度の深さを有するトレンチを介して前記ドレイン電極に接続されている請求項５または６記載の半導体装置。
【請求項８】
前記ゲート電極および前記ゲート引き出し配線よりも外側に設けられ、前記ベース領域とほぼ同じ不純物プロファイルを有する第２導電型領域が環状に形成されている請求項１乃至７のいずれか一に記載の半導体装置。
【請求項９】
前記環状の導電層と前記第２導電型領域との間に前記ゲート絶縁膜とほぼ同じ厚さの絶縁膜が形成されており、前記環状の導電層と前記第２導電型領域と前記絶縁膜とでコンデンサを形成している請求項８記載の半導体装置。
【請求項１０】
前記第２導電型領域が前記ドレイン電極に接続されている請求項８記載の半導体装置。
【請求項１１】
前記ソース電極に接続された外部ソース端子と、
前記ゲート引き出し配線に電気的に接続された外部ゲート端子と、
前記ドレイン電極に接続された外部ドレイン端子とをさらに有し、
前記外部ソース端子、前記外部ゲート端子および前記外部ドレイン端子が前記半導体基板の一主面に形成されている請求項１乃至１０のいずれか一に記載の半導体装置。
【請求項１２】
第１導電型のドレイン領域の上に、前記ドレイン領域よりも低い不純物濃度の第１導電型のドリフト領域を形成する工程と、
前記ドリフト領域の上に、第２導電型のベース領域と第１導電型のソース領域を形成する工程と、
前記ソース領域および前記ベース領域を一部除去し、前記ドリフト領域に達するゲートトレンチを形成すると同時に、ドレインコンタクトトレンチを形成する工程と、
前記ゲートトレンチの中に、ゲート絶縁膜およびゲート電極を形成する工程と、
前記ドレインコンタクトトレンチと前記ドレイン領域との間に、前記ドリフト領域よりも高い不純物濃度の第１導電型のドレインコンタクト領域を形成する工程と、
前記ドレインコンタクトトレンチの中に、前記ドレインコンタクト領域に接続されたドレイン電極を形成する工程とを有する半導体装置の製造方法。
【請求項１３】
前記ゲート絶縁膜およびゲート電極を形成する工程の後に、層間絶縁膜を形成する工程と、前記層間絶縁膜の一部が除去され、側面の一部に前記ソース領域を露出し、前記ベース領域に達するようにコンタクトトレンチを形成する工程をさらに有し、
前記コンタクトトレンチを形成する工程は、前記ゲートトレンチと同時に形成されたドレインコンタクトトレンチを第１のドレインコンタクトトレンチと称したとき、さらに、前記第１のドレインコンタクトトレンチの中に、第２のドレインコンタクトトレンチを前記コンタクトトレンチと同時に形成する請求項１２記載の半導体装置の製造方法。
【請求項１４】
前記ゲート絶縁膜およびゲート電極を形成する工程は、前記ゲート絶縁膜と同時に形成された絶縁膜の上に、前記ゲート電極に接続されたゲート引き出し配線と、前記ゲート電極および前記ゲート引き出し配線よりも外側に設けられた環状の導電層とを、前記ゲート電極と同じ材料で形成する工程をさらに有し、
前記ドレイン電極を形成する工程は、さらに、前記ドレイン電極が前記環状の導電層にも接続される請求項１２または１３記載の半導体装置の製造方法。
【請求項１５】
前記ベース領域を形成すると同時に、前記ゲート電極および前記ゲート引き出し配線よりも外側に第２導電型領域が形成され、
前記ドレイン電極を形成する工程は、さらに、前記ドレイン電極が前記第２導電型領域にも接続される請求項１２または１３記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、縦型ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）を有する半導体装置およびその製造方法に関し、特に表面ドレイン電極型の縦型ＭＯＳＦＥＴ（ＵＭＯＳＦＥＴ）を有する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
大電流、高電圧を扱う電力用のスイッチとして使用されるパワーＭＯＳＦＥＴなどのパワーデバイスには、一般に、縦型ＭＯＳＦＥＴが使用されている。縦型ＭＯＳＦＥＴでは、半導体基板の一方の表面にソース電極およびゲート電極が、他方の表面にドレイン電極が形成されており、半導体基板の縦方向にドレイン電流が流れる。パワーＭＯＳＦＥＴには、消費電力を抑えるため、動作時の抵抗（オン抵抗）ができる限り低いことが要求される。そのため、トレンチ溝にゲート電極を形成し、チャネル領域を縦方向に形成することによって、ゲート電極同士の間隔を狭くし、高密度化して単位面積当たりのオン抵抗を低減した縦型ＭＯＳＦＥＴが開発されている。
【０００３】
近年、縦型ＭＯＳＦＥＴのソース電極、ゲート電極およびドレイン電極を半導体基板の一方の面に形成した表面ドレイン電極型のチップ・サイズ・パッケージ（ＣＳＰ）が登場した。特許文献１に開示された従来の縦型ＭＯＳＦＥＴは、半導体基板の一方の表面に形成されたドレイン電極と、半導体基板の他方の表面の側に形成されたドレイン領域とを、高濃度拡散領域や埋め込み導電層により接続している。
【０００４】
特許文献１に開示された従来の縦型ＭＯＳＦＥＴについて、図面を用いて説明する。図３０は、従来の半導体装置１０を示す斜視図である。図３１は、従来の半導体装置１０を示す断面図である。図３２は、従来の半導体装置１０のドレイン接続部分の他の例を示す断面図である。
【０００５】
図３０に示すように、シリコン基板１の一主面には、外部ソース端子２、外部ドレイン端子３および外部ゲート端子４が形成されている。ゲート電極１１は、図３１に示すように、ゲートトレンチ１６の中に埋め込まれており、図３０に示したゲート配線５を介して外部ゲート端子４に電気的に接続されている。
【０００６】
図３１に示すように、ドレイン領域となるＰ＋型のシリコン基板１の一方の表面に、Ｐ型エピタキシャル層からなるドリフト領域６が形成され、その中にＮ型のベース領域７が形成されている。ベース領域７の表面には、Ｐ＋型のソース領域８が形成されている。ソース領域８およびベース領域７を貫き、ドリフト領域６に達するようにゲートトレンチ１６が形成され、その内部に、ゲート絶縁膜１２を介してゲート電極１１が埋め込まれている。ゲート電極１１は互いに電気的に接続され、ゲート配線５に電気的に接続されている（図示せず）。ゲート電極１１の上部には層間絶縁膜１３が形成され、その上面を覆うようにソース電極１４が形成されている。ソース電極１４は、ソース領域８の一部を貫くように形成されたコンタクトホール１７を埋め込み、ソース領域８と電気的に接続されるとともに、コンタクトホール１７の底面に形成されたベースコンタクト領域９を介してベース領域７と電気的に接続されている。ソース電極１４は、外部ソース端子２に電気的に接続されている（図示せず）。
【０００７】
ドレイン電流が流れるチャネル領域は、ゲートトレンチ１６の側面に沿って縦方向に形成され、ソース領域８からベース領域７およびドリフト領域６を通って、ドレイン領域であるシリコン基板１にドレイン電流が流れる。ドレイン領域に流れ込んだドレイン電流をシリコン基板１の一方の表面に引き出すために、ドレイン電極１５の下方にはＰ＋型のシリコン基板１が残され、ドレイン電極１５に接続されている。ドレイン電極１５は、外部ドレイン端子３に電気的に接続されている（図示せず）。
【０００８】
図３２は、図３１に示したシリコン基板１（ドレイン領域）とドレイン電極１５との接続部分についての他の例を示す断面図である。図３２（ａ）はＰ＋型の高濃度拡散領域１８を形成した例であり、図３２（ｂ）はシリコン基板１（ドレイン領域）に達するトレンチ１９を形成し、その中に埋め込み導電層２０を形成した例である。この従来技術によれば、シリコン基板１の裏面側に形成されたドレイン領域とシリコン基板１の一主面に形成されたドレイン電極１５とを接続するドレイン電流経路をシリコン基板１の中に形成することによって、表面ドレイン電極型のＣＳＰを実現している。
【特許文献１】米国特許公報第６，６５３，７４０号
【発明の開示】
【発明が解決しようとする課題】
【０００９】
ドレイン領域からドレイン電極１５までのドレイン電流経路の長さは、ドリフト領域６の厚さに相当する長さとなる。ドリフト領域６の厚さは半導体装置１０の設計耐圧に基づいて決定され、ドリフト領域６の不純物濃度やベース領域７の不純物濃度および厚さなどの条件にもよるが、例えば２〜３μｍ程度必要である。半導体装置１０のオン抵抗を小さくするためには、このドレイン電流経路の抵抗値を小さくする必要があるが、図３１のように半導体基板１をそのままドレイン電流経路に用いるためには、半導体基板１の不純物濃度を増大させるか、ドレイン電流経路の断面積を広げて抵抗値を小さくする必要があり、現実には困難である。
【００１０】
また、図３２（ａ）のように深い高濃度拡散領域１８にて低抵抗となるように形成しようとすると、非常に高い加速エネルギーにて不純物をイオン注入し、長時間の熱処理により不純物を押し込む必要があるため、製造が容易ではない。しかも、高濃度拡散領域１８の最も深い部分では不純物濃度が下がってしまうため、ドレイン電極１５とシリコン基板１との間の抵抗値が高くなる恐れがある。
【００１１】
図３２（ｂ）の埋め込み導電層２０によれば、図３２（ａ）よりも低抵抗にできるが、２〜３μｍ程度の深さのトレンチを形成し、その中を導電層で埋め込む必要がある。このような深いトレンチに導電層を埋め込もうとしても、ボイドや段差部での導電層の膜厚不足が生じてしまい、抵抗値が高くなる恐れがある。
【００１２】
従来技術では、表面ドレイン電極型の縦型ＭＯＳＦＥＴを有する半導体装置のオン抵抗を小さくすることは容易でなかった。
【課題を解決するための手段】
【００１３】
本発明によれば、ドレイン電極をドレインコンタクトトレンチの中に形成し、ドレインコンタクトトレンチとドレイン領域との間にドリフト領域よりも高濃度のドレインコンタクト領域を形成することによって、ドレイン電極とドレイン領域間の抵抗値を小さくした半導体装置が提供される。本発明の半導体装置は、第１導電型のドレイン領域と、ドレイン領域の上に形成されたドレイン領域よりも低い不純物濃度の第１導電型のドリフト領域と、ドリフト領域の上に形成された第２導電型のベース領域と、ベース領域に形成された第１導電型のソース領域と、ソース領域からドリフト領域に達するように形成されたゲートトレンチと、ゲートトレンチの中に形成されたゲート絶縁膜およびゲート電極と、ベース領域およびソース領域に接続されたソース電極と、ドリフト領域の一部に設けられたドレインコンタクトトレンチと、ドレインコンタクトトレンチとドレイン領域の間に介在し、ドリフト領域よりも高い不純物濃度の第１導電型のドレインコンタクト領域と、ドレインコンタクトトレンチの中に形成され、ドレインコンタクト領域に接続されたドレイン電極とを有している。
【００１４】
また、本発明によれば、ドレイン電極を埋め込むためのドレインコンタクトトレンチを、ゲートトレンチと同時に形成する半導体装置の製造方法が提供される。本発明の半導体装置の製造方法は、第１導電型のドレイン領域の上に、前記ドレイン領域よりも低い不純物濃度の第１導電型のドリフト領域を形成する工程と、ドリフト領域の上に、第２導電型のベース領域と第１導電型のソース領域を形成する工程と、ソース領域およびベース領域を一部除去し、ドリフト領域に達するゲートトレンチを形成すると同時に、ドレインコンタクトトレンチを形成する工程と、ゲートトレンチの中に、ゲート絶縁膜およびゲート電極を形成する工程と、ドレインコンタクトトレンチとドレイン領域との間に、ドリフト領域よりも高い不純物濃度の第１導電型のドレインコンタクト領域を形成する工程と、ドレインコンタクトトレンチの中に、ドレインコンタクト領域に接続されたドレイン電極を形成する工程とを有している。
【発明の効果】
【００１５】
本発明の半導体装置は、ドレインコンタクトトレンチをドリフト領域の一部に設けるようにして、深さを従来よりも浅くしている。浅くしたドレインコンタクトトレンチの中にドレイン電極を埋め込んでいるので、ドレイン電極へのボイドや膜厚不足などの発生を防止できる。また、ドレイン電極とドレイン領域の距離がドレインコンタクトトレンチの分だけ近づくため、ドレインコンタクトトレンチとドレイン領域との間に介在させたドレインコンタクト領域を高い不純物濃度とすることが容易にでき、オン抵抗を小さくできる。
【００１６】
また、本発明の半導体装置の製造方法は、ドレイン電極を埋め込むためのドレインコンタクトトレンチをゲートトレンチと同時に形成しているので、工程の増加がない。
【発明を実施するための最良の形態】
【００１７】
以下、図面を用いて本発明の最良の実施形態を説明する。機能上特段の差異がない構成要素には同一の符号を付与したが、完全に同一のものという意味ではなく、導電型が異なる場合や、パターン形状が異なる場合などの種々の変形を含んでいる。
【実施例１】
【００１８】
図１は、本発明の実施例１を説明するための半導体装置１００の平面図である。シリコン基板１の表面には、四隅に外部ソース端子２、外部ドレイン端子３および外部ゲート端子４が形成されている。外部ソース端子２は、シリコン基板１の表面中央部に形成されたソース電極１４に電気的に接続されている。ソース電極１４の下には、ほぼ同じ領域全体に図示しない複数のトランジスタセルが形成されており、素子領域をなしている。素子領域を囲うように周辺領域が形成されており、ゲート配線５およびゲートパッド４０がソース電極１４を囲うように周辺領域に形成されている。ゲートパッド４０には外部ゲート端子４が接続されている。ゲート配線５の外側にはドレイン電極１５が形成され、外部ドレイン端子３が接続されている。
【００１９】
図２は、図１のＡ−Ａ断面図である。図面の右側はトレンチゲート型の複数のトランジスタセルを有する素子領域とソース電極１４が形成されている。周辺領域には、中央に素子分離のためのＬＯＣＯＳ酸化膜２２やゲート配線５などが形成されている。その左側には外部ドレイン端子３、ドレイン電極１５およびドレイン領域となるシリコン基板１からドレイン電流を引き出す電流経路が形成されている。なお、図面の各部の大きさや形状のイメージは、わかりやすくするため、実際の半導体装置の各部の寸法のイメージとは異なっている。
【００２０】
本発明の半導体装置１００を、導電型がＮ型の場合で説明する。Ｎ＋型のシリコン基板１の上にドリフト領域２１となるＮ−型のエピタキシャル層が形成される。エピタキシャル層の底部にはＮ＋型のシリコン基板１から不純物拡散して濃度傾斜がついたＮ型のせり上がり層２９が形成されている。せり上がり層２９は、ドレイン領域となるシリコン基板１よりも不純物濃度が低く、ドリフト領域２１よりも不純物濃度が高い領域をいう。せり上がり層２９はドレイン領域の一部として機能する。
【００２１】
素子領域にはＰ型のベース領域７およびＮ＋型のソース領域８が形成されている。ソース領域８およびベース領域７の表面からドリフト領域２１に達するゲートトレンチ１６が形成され、その中にゲート絶縁膜１２およびゲート電極１１が形成されている。ゲートトレンチ１６とソース領域８の一部が層間絶縁膜１３にて覆われ、その上にバリアメタル２７を介してソース電極１４が形成されている。ソース電極１４は、ソース領域８に電気的に接続されるとともに、ベースコンタクト領域９を介してベース領域７に電気的に接続されている。ドレイン電流は、シリコン基板１からせり上がり層２９、ドリフト領域２１、ゲートトレンチ１２の側面のベース領域７中に形成されたチャネル領域およびソース領域８を介してソース電極１４に流れる。
【００２２】
外側のゲートトレンチ１６からＬＯＣＯＳ酸化膜２２の中ほどにかけてＰ型ウェル２３が形成され、ソース領域８との耐圧を高くしている。ゲートトレンチ１６は紙面の法線方向に延び、半導体装置１００の上面から見るとストライプや網目の形状となっている。ゲートトレンチ１６に挟まれた部分に１つのまたは複数のトランジスタセルが形成され、それらのトランジスタセルが並列接続されている。ゲート電極１１は、ゲートトレンチ１６の終端部にてゲート引き出し配線６１に接続され（図示せず）、ゲート配線５に電気的に接続される。
【００２３】
ドレイン電極１５の下には、ドレインコンタクトトレンチ３０が形成されている。ドレインコンタクトトレンチ３０は、ゲートトレンチ１２とほぼ同じ深さを有している。ドレインコンタクトトレンチ３０の周辺にはＰ型のベース領域７と同時に形成された第２導電型領域２８が存在しているが、ドレインコンタクトトレンチ３０は第２導電型領域２８を貫くように形成されている。ドレインコンタクトトレンチ３０の下のドリフト領域２１には、Ｎ＋型の第１のドレインコンタクト領域２５とＮ＋型の第２のドレインコンタクト領域２６が形成され、Ｎ型のせり上がり層２９に接している。ドレイン電極１５はドレインコンタクトトレンチ３０の底で第１のドレインコンタクト領域２５に接続されている。第１のドレインコンタクト領域２５と第２のドレインコンタクト領域２６は、協働してドレインコンタクト領域として機能する。
【００２４】
本発明によれば、ドレインコンタクトトレンチ３０をドリフト領域２１の一部に浅く形成することによって、ドレイン電極１５をドレインコンタクトトレンチ３０に埋め込んでもボイドや膜厚不足が生じないようにできる。また、ドレインコンタクトトレンチ３０とドレイン領域との間に残されたドリフト領域２１にドレインコンタクト領域（第１のドレインコンタクト領域２５および第２のドレインコンタクト領域２６）を形成することにより、ドレイン電極１５とドレイン領域間の抵抗値を小さくしている。しかも、ドレイン電極１５とドレイン領域間の距離がドレインコンタクトトレンチの深さ分だけ小さくなったので、ドレインコンタクト領域を深く形成する必要がなくなり、ドレインコンタクト領域の不純物濃度を底部まで高くすることができるため、抵抗値を小さくすることができる。例えば耐圧２０Ｖ程度の場合、Ｎ−型のエピタキシャル層の厚さは３μｍ程度必要である。せり上がり層２９が１μｍ程度形成されたとしても、２μｍ程度の深さのドリフト領域が存在する。本発明によれば、およそ１．１〜１．２μｍの深さのドレインコンタクトトレンチ３０を形成し、残りの０．８〜０．９μｍ程度を第１のドレインコンタクト領域２５および第２のドレインコンタクト領域２６によって低抵抗化すれば良い。ドレインコンタクトトレンチ３０の範囲内で第１のドレインコンタクト領域２５および第２のドレインコンタクト領域２６の面積をできるだけ広くすれば、抵抗値をより小さくできる。
【００２５】
次に、図３〜図９の断面図を用いて本発明の実施例１の半導体装置１００の製造工程を説明する。まず、図３を用いて説明する。Ｎ＋型のシリコン基板１の上にＮ−型のエピタキシャル層を厚さ３μｍ程度形成する。次に、素子分離のためのＬＯＣＯＳ酸化膜２２が形成される。このＬＯＣＯＳ酸化膜２２を形成するための熱処理にて、Ｎ＋型のシリコン基板１からＮ−型のエピタキシャル層にＮ型の不純物が拡散し、Ｎ型のせり上がり層２９が形成される。せり上がり層２９はＬＯＣＯＳ酸化膜２２形成時に概ね形成され、その後の熱処理によっても徐々に厚みを増し、最終的には１μｍ程度となる。次に、ゲートトレンチ１６とドレインコンタクトトレンチ３０を同時にエッチングして形成する。ゲートトレンチ１６の開口幅を例えば０．１５〜０．５μｍ程度、ゲートトレンチ１６の深さを１μｍ程度としたとき、ドレインコンタクトトレンチ３０の開口幅を例えば１０〜１００μｍ程度と広くしているため、ドレインコンタクトトレンチ３０の深さは１．１〜１．２μｍ程度とゲートトレンチ１６よりもやや深くなる。次に、外側のゲートトレンチ１６からＬＯＣＯＳ酸化膜２２の中ほどにかけてＰ型ウェル２３が形成される。次に、ゲートトレンチ１６とドレインコンタクトトレンチ３０の表面にゲート絶縁膜１２を形成し、その上にポリシリコン層２４を形成する。ゲートトレンチ１６の内部はポリシリコン層２４で埋められるが、ドレインコンタクトトレンチ３０は開口部を広くしているため段差の形状に沿ってポリシリコン層２４が形成されている。ポリシリコン層２４には、リン等の不純物が高濃度に、例えば１×１０２０〜１×１０２２ｃｍ−３程度導入される。
【００２６】
次に、図４を用いて説明する。ポリシリコン層２４をパターニングして、ゲート電極１１およびゲート引き出し配線６１を形成する。このとき、ドレインコンタクトトレンチ３０の側壁にポリシリコン層２４が残る。このポリシリコン層２４がドレイン電極１５と第１のドレインコンタクト領域２５との接続領域に残存してしまうと抵抗値を増大させてしまうため、ドレインコンタクトトレンチ３０の底面にはポリシリコン層２４が残らないようにする必要がある。つまり、ポリシリコン層２４がドレインコンタクトトレンチ３０の側壁に残ったとしても、ドレインコンタクトトレンチ３０の底面にドレイン電極１５を接続できるように、ドレインコンタクトトレンチ３０の開口幅を決定している。この側壁に残ったポリシリコン層２４は、層間絶縁膜１３やバリアメタル層２７およびドレイン電極１５となる導電膜のカバレッジ向上にも役立つ。その後、Ｐ型の不純物をイオン注入して、素子領域にベース領域７を形成する。このとき、ドレインコンタクトトレンチ３０の周辺を含む半導体装置１００の外周にも同時に第２導電型領域２８が形成される。この第２導電型領域２８は必要ではないが、この領域に第２導電型領域２８が形成されないようにするにはマスクパターン形成工程を追加する必要がある。半導体ウエハのダイシングラインには、ゴミ等の発生を防ぐため、絶縁膜等を形成しないようにしている。そのため、外周にはＬＯＣＯＳ酸化膜２２が形成されないようにする必要があり、第２導電型領域２８を外周に形成しないためのマスクパターン形成工程が必要となるからである。なお、この第２導電型領域２８が存在することによる不都合はない。
【００２７】
次に、図５のように、フォトレジスト３７をマスクとして、ソース領域８および第１のドレインコンタクト領域２５となるＮ＋型の不純物をイオン注入する。その後フォトレジスト３７を除去し、熱処理して不純物を活性化する。なお、この熱処理を省略して、後の不純物活性化のための熱処理と兼ねても良い。
【００２８】
次に、図６のように、フォトレジスト３８をマスクとしてベースコンタクト領域９となるＰ＋型の不純物をイオン注入する。その後フォトレジスト３８を除去し、熱処理して不純物を活性化する。なお、図６の工程と図５の工程は逆に行ってもよい。また、ソース領域８となるＮ＋型の不純物の活性化熱処理とベースコンタクト領域９となるＰ＋型の不純物の活性化熱処理をまとめて同時に行ってもよい。または、この熱処理を省略して、後の不純物活性化のための熱処理と兼ねても良い。
【００２９】
次に、図７のように、フォトレジスト３９をマスクとして第２のドレインコンタクト領域２６となるＮ型の不純物をせり上がり層２９に達するようにイオン注入する。なお、オン抵抗を小さくするため、第１のドレインコンタクト領域２５および第２のドレインコンタクト領域２６の不純物濃度はせり上がり層２９の不純物濃度と同程度以上となるようにする。ここで、図５のフォトレジスト３７に第１のドレインコンタクト領域２５となるＮ＋型の不純物をイオン注入する開口部を設けず、本工程で第１のドレインコンタクト領域２５となるＮ＋型の不純物のイオン注入と第２のドレインコンタクト領域２６となるＮ型の不純物のイオン注入を行っても良い。その後フォトレジスト３９を除去し、熱処理して不純物を活性化する。この不純物を活性化するための熱処理は、ソース領域８やベースコンタクト領域９の不純物活性化熱処理とまとめて同時に行ってもよい。せり上がり層２９の厚さは、この熱処理でほぼ確定する。
【００３０】
次に、全面にＢＰＳＧ等の絶縁膜を形成し、コンタクトホールをパターニングして、図８のように層間絶縁膜１３を形成する。なお、層間絶縁膜１３はリフローを行って平坦化しても良く、この場合、せり上がり層２９の厚さはこのリフローのための熱処理により最終的に確定する。
【００３１】
次に、全面にチタン／窒化チタン（Ｔｉ／ＴｉＮ）等のバリアメタル層２７とアルミニウムシリコン銅（ＡｌＳｉＣｕ）やＡｌＣｕ等の導電層をスパッタ法により形成し、パターニングして、図９のようにドレイン電極１５、ゲート配線５およびソース電極１４を形成する。抵抗成分を減らすため、ＡｌＳｉＣｕやＡｌＣｕ等の導電層の厚さは厚いほど良く、通常は４〜６μｍ程度形成する。バリアメタル層２７とドレイン電極１５がドレインコンタクトトレンチ３０の中に形成され、ドレインコンタクト領域の一部である第１のドレインコンタクト領域２５に接続されて、協働してドレイン電極として機能する。その後、必要に応じてカバー絶縁膜４８と半田接続可能なＵＢＭ（Under Bump Metal）４９を形成し、半田ボールや半田バンプ等で外部ソース端子２、外部ドレイン端子３および外部ゲート端子４を形成すると、図１および図２のような半導体装置１００が形成できる。
【００３２】
本発明の実施例１によれば、ドレインコンタクトトレンチ３０をゲートトレンチ１６と同時にエッチングして形成するので、エッチング工程が増加しない。また、ドレインコンタクトトレンチ３０をせり上がり層２９に達するように形成した場合、ゲートトレンチ１６のエッチングとは別にエッチング工程を追加しなければならず、深いドレインコンタクトトレンチ３０の中にボイドや膜厚不足を生じることなく導電層を埋め込むことも容易ではないが、本発明によれば、ドレインコンタクトトレンチ３０の深さはゲートトレンチ１６とほぼ同程度に浅く形成しているため、ボイドや膜厚不足が生じる恐れはない。さらに、ドレインコンタクト領域を従来のように深く形成する必要がないため、高エネルギーイオン注入装置のような特別な製造設備を必要とせず、若干のパターニング用マスクの変更と拡散層形成工程の追加だけで製造できる。
【００３３】
図１０は、本発明の実施例１の半導体装置１００の変形例を説明するための平面図である。図１ではドレイン電極１５が図面の下辺側に寄って形成されているが、図１０ではドレイン電極１５がゲート配線５およびゲートパッド４０を囲うように形成されており、外部ドレイン端子３が左上と右下の対角線上に形成されている。このようにドレイン電極１５を半導体装置１００の外周の端部を環状に囲うようにレイアウトした場合、耐圧向上のための等電位リング（ＥＱＲ（equipotential ring）ともいう）として機能させることができる。等電位リングに関しては後述する。図１０は、外部ソース端子２を中央に平均的に配置し、外部ドレイン端子３と外部ゲート端子４とを対角線上で交差するように配置したレイアウトで、電子は、ソース電極１４の面全体から、ソース領域８、ベース領域７、ドリフト領域２１およびせり上がり層２９を通ってＮ＋型のシリコン基板１に向かって（紙面の表面側から裏面側に向かって）流れ込み、左上と右下に形成された第２のドレインコンタクト領域２６に向かってシリコン基板１の中を横に流れ、第２のドレインコンタクト領域２６および第１のドレインコンタクト領域２５を通過してドレイン電極１５に（紙面の裏面側から表面に向かって）流れ出る。図１のレイアウトでは、ドレイン電極が半導体装置１００の一辺に形成されているので、ドレイン電極１５から遠い側のソース領域８からシリコン基板１に流れ込んだ電子は、シリコン基板１の中を長距離流れる（抵抗が高い）ことになるので、オン抵抗がやや高くなる。これに対し、図１０のレイアウトではソース領域８とドレイン電極１５までの距離が平均して短くなるので、オン抵抗が改善できる。
【００３４】
図１１は、図１０の左下のゲートパッド４０を無くし、ソース電極１４の面積を広げたレイアウトである。ソース電極１４の面積が広くなるので、オン抵抗をさらに小さくできる。
【００３５】
図１２は、図１１の外部ソース端子２を左下１つに減らしたレイアウトである。大電流用途のような面積の大きな半導体装置の場合は、図１１のように外部ソース端子２を複数設けると良く、ドレイン電流が比較的小さく、小面積の半導体装置の場合は、外部ソース端子２の数を１つにしてコストを抑えるようにしても良い。
【００３６】
図１３は、ゲート抵抗を下げるため、ゲート配線１５を半導体装置の中央部まで延長したレイアウトである。ドレイン電極１５は必ずしも１つに連続させる必要はなく、このレイアウトのように島状に複数設けても良い。
【００３７】
図１４は、ゲート配線５とゲートパッド４０が非連続のレイアウトである。ゲート配線５とゲートパッド４０とは、下層に形成されたゲート電極１１にて電気的に接続されている。
【実施例２】
【００３８】
図１５は、本発明の実施例２を説明するための半導体装置２００の平面図である。相違点をわかりやすくするため、平面レイアウトは実施例１と同じとした。
【００３９】
図１６は、図１５のＢ−Ｂ断面図である。実施例１と大きく相違する点は、ドレインコンタクトトレンチを、実施例１と同様に形成した第１のドレインコンタクトトレンチ３０と、それよりも深い第２のドレインコンタクトトレンチ３４とにより構成した点である。実施例２では、ソース電極１４とソース領域８およびベース領域７との接続を、側面の一部にソース領域８を露出し、底面にベース領域７を露出するコンタクトトレンチ３２と、その中に形成した導電層からなるコンタクトプラグ３３を介して行っている。このコンタクトプラグ３３と同時に第２のドレインコンタクトトレンチ３４を形成することで、第１のドレインコンタクトトレンチ３０の中にそれよりも深い第２のドレインコンタクトトレンチ３４を形成している。実施例１のドレインコンタクトトレンチの深さは第１のドレインコンタクトトレンチ３０の深さであるが、本実施例２のドレインコンタクトトレンチの深さは第２のドレインコンタクトトレンチ３４の底面の位置まで深くなり、その分残ったドリフト領域２１の距離が短くなるので、ドレインコンタクト領域（第１のドレインコンタクト領域、第２のドレインコンタクト領域６５および第３のドレインコンタクト領域６６）を実施例１よりもドレイン領域に近づけて形成することができ、抵抗値をさらに低減することができる。
【００４０】
次に、図１７〜図２２の断面図を用いて本発明の実施例２の半導体装置２００の製造工程を説明する。図１７は、実施例１においてソース領域８およびベース領域７が形成された段階に相当する。第１のドレインコンタクトトレンチ３０は、実施例１と同様にゲートトレンチ１６と同時に形成されている。第１のドレインコンタクトトレンチ３０の底面には、ドレインコンタクト領域の一部として機能する第１のドレインコンタクト領域２５が形成される。なお、ベース領域７の表面全体にソース領域８が形成されている点が実施例１と異なるため、本工程のフォトレジスト３７は実施例１のフォトレジスト３７とはパターン形状が異なっている。その後、フォトレジスト３７を除去し、熱処理を行って不純物を活性化する。なお、この熱処理を省略して、後の不純物活性化のための熱処理と兼ねても良い。
【００４１】
次に、全面にＢＰＳＧ等の絶縁膜を形成して層間絶縁膜３１を形成する。層間絶縁膜３１はリフローを行って平坦化しても良い。次に、フォトレジスト６８を形成して、図１８のようにコンタクトトレンチ３２、ゲートプラグトレンチ４４および第２のドレインコンタクトトレンチ３４を同時に形成する。コンタクトトレンチ３２は、ソース領域８を突き抜け、ベース領域７に達する深さとする。ソース領域８は、その側面でソース電極１４（図示せず）に接続される。ゲートプラグトレンチ４４はゲート引き出し配線６１の途中まで形成されている。ゲート引き出し配線６１の厚さが薄く、ゲートプラグトレンチ４４がこれを突き抜けてＬＯＣＯＳ酸化膜２２を露出したとしても、ＬＯＣＯＳ酸化膜２２が厚いため、耐圧に問題はない。第２のドレインコンタクトトレンチ３４は、第１のドレインコンタクトトレンチ３０の底面よりも深くなるように形成される。その後、コンタクトトレンチ３２、ゲートプラグトレンチ４４および第１のドレインコンタクトトレンチ３４の底部には、ベースコンタクト領域５０となるＰ＋型の不純物がイオン注入される。ここで、ＬＯＣＯＳ酸化膜２２にＰ＋型の不純物がイオン注入されても絶縁性が損なわれることはない。また、ゲート引き出し配線６１にもＰ＋型の不純物がイオン注入される可能性があるが、ポリシリコン２４には大幅に高い濃度の不純物が導入されているため、ほとんど影響はない。その後、フォトレジスト６８を除去し、熱処理を行って不純物を活性化する。なお、ここでの不純物活性化のための熱処理を省略して、後の不純物活性化のための熱処理と兼ねても良い。
【００４２】
次に、図１９のように、第２のドレインコンタクトトレンチ３４を露出するフォトレジスト６９を形成し、第２のドレインコンタクト領域６５となるＮ＋型の不純物と、第３のドレインコンタクト領域６６となるＮ型の不純物をイオン注入する。第２のドレインコンタクト領域６５と第３のドレインコンタクト領域６６も協働してドレインコンタクト領域として機能する。第３のドレインコンタクト領域６６はせり上がり層２９に達していれば良いが、さらに深い位置までせり上がり層２９よりも不純物濃度が高くなるようにイオン注入することによって、抵抗値をより小さくすることができる。加速エネルギーを変えて複数回イオン注入しても良い。なお、先の工程で第２のドレインコンタクトトレンチ３４の底部にはベースコンタクト領域５０と同じＰ＋型の不純物がイオン注入されているので、第２のドレインコンタクトトレンチ３４の底部にＰ型の不純物領域が残らないように、Ｎ型の不純物濃度が高くなるように形成した方が良い。
【００４３】
その後、図２０のように、フォトレジスト６９を除去し、熱処理を行って不純物を活性化する。不純物活性化のための熱処理は、これが最後となる。せり上がり層２９の厚さは、この熱処理により確定する。
【００４４】
次に、図２１のように、全面に、例えばＴｉ／ＴｉＮ等のバリアメタル層２７とタングステン（Ｗ）等の導電層３５（第２の導電層）を形成する。
【００４５】
次に、導電層３５をエッチバックして、コンタクトトレンチ３２、ゲートプラグトレンチ４４および第２のドレインコンタクトトレンチ３４の内部に導電層３５を残し、コンタクトプラグ３３、ゲート配線プラグ４５およびドレインプラグ３６を形成する。次に、実施例１と同様にＡｌＳｉＣｕやＡｌＣｕ等の導電層を形成して、図２２のようにドレイン電極１５、ゲート配線５およびソース電極１４を形成する。本実施例においては、バリアメタル層２７、導電層３５およびドレイン電極１５がドレインコンタクトトレンチ（第１のドレインコンタクトトレンチ３０と第２のドレインコンタクトトレンチ３４）の中に形成され、ドレインコンタクト領域の一部である第１のドレインコンタクト領域２５および第２のドレインコンタクト領域６５に接続されて、協働してドレイン電極として機能する。その後、実施例１と同様に、カバー絶縁膜４８、ＵＢＭ４９、外部ソース端子２、外部ドレイン端子３および外部ゲート端子４を形成すると、図１５および図１６のような半導体装置２００が形成できる。
【００４６】
本発明の実施例２によれば、第２のドレインコンタクトトレンチ３４を形成することにより、ドレインコンタクトトレンチを第１のドレインコンタクトトレンチ３０よりも深い位置まで掘り込むことができる。よって、ドレインコンタクト領域を実施例１よりも深い位置に形成することが容易となり、抵抗値をより小さくすることができるため、実施例１よりもオン抵抗を下げることができる。また、コンタクトプラグ３３やゲート配線プラグ４５と同様に、第２のドレインコンタクトトレンチ３４の中にバリアメタル層２７およびドレインプラグ３６を埋め込み、その上にドレイン電極１５を形成しているので、ボイドや膜厚不足が生じる恐れはない。
【００４７】
ここで、第１のドレインコンタクト領域２５は必須ではないが、あれば第１のドレインコンタクト領域２５を介してドレイン電極１４の側面にも電流経路が形成されるので、抵抗値が小さくなる。第１のドレインコンタクト領域２５と第２のドレインコンタクト領域６５とが接するように形成すれば、抵抗値をさらに小さくできる。第１のドレインコンタクト領域２５はソース領域８と同時に形成できるため、工程が増加することはない。
【００４８】
また、第１のドレインコンタクトトレンチ３０および第２のドレインコンタクトトレンチ３４をゲートトレンチ１６およびコンタクトトレンチ３２と同時に形成し、ドレインプラグ３６をコンタクトプラグ３３と同時に形成できるため、トレンチ形成工程およびプラグ形成工程が増加することはない。
【００４９】
ところで、ベース領域７の底面とせり上がり層２９の上面までの距離を近くしてトランジスタセルのオン抵抗を下げようとした場合、コンタクトトレンチ３２の底面とせり上がり層２９までの距離が縮まり、同様に第２のドレインコンタクトトレンチ３４の底面とせり上がり層２９までの距離も縮まる。第２のドレインコンタクトトレンチ３４をせり上がり層２９に到達するように深く形成すれば、ドレイン領域とドレイン電極間の抵抗値はより小さくできるため、その点では好都合である。しかし、ベース領域７の底面とせり上がり層２９の上面までの距離を近づけると耐圧が下がってしまうため、パンチスルー防止構造を追加形成するなどして耐圧を回復させる必要がある。
【実施例３】
【００５０】
図２３は、本発明の実施例３を説明するための半導体装置３００の平面図である。この実施例は、半導体装置の外周に環状の導電層である等電位リング４１を追加している。等電位リング４１は、半導体装置の外周にリング状の導電体を設け、半導体装置の端部において半導体基板の電位を安定させることで、半導体装置の端部での耐圧を上げるものである。実施例１および実施例２に対して大きく相違する点は、ゲート引き出し配線６１と同時に形成したポリシリコンからなる等電位リング４１と、等電位リング４１をドレイン電極１５に接続する等電位リングコンタクト４２を有する点である。本実施例３では、実施例１および実施例２との相違点をわかりやすくするため、等電位リング４１および等電位リングコンタクト４２以外の部分は実施例１および実施例２と同じとした。
【００５１】
図２４は、半導体装置３００の左下のドレイン電極１５近傍の拡大図である。本実施例３の等電位リング４１は、ゲート配線５の外側の領域と重なり、ＬＯＣＯＳ酸化膜２２（図示せず）の外側のエッジを越えて第２導電型領域２８の上面まで延長して形成されている。第２導電型領域２８はＬＯＣＯＳ酸化膜２２の外側に形成されているため、半導体装置３００の端部にリング状に形成されている。等電位リング４１は、一部がドレイン電極１５に重なるように延長され、ドレイン電極１５に等電位リングコンタクト４２により接続されている。
【００５２】
図２５は、図２４のＣ−Ｃ断面図であり、実施例１のタイプの半導体装置に本発明を適用した例である。半導体装置３００は、ゲート引き出し配線６１と同時に形成された等電位リング４１を備えている。つまり、等電位リング４１は導電体であるポリシリコン層２４にて形成される。等電位リング４１の下には、ゲート引き出し配線６１と同様にゲート酸化膜１２が形成されている。等電位リング４１は層間絶縁膜１３に形成された等電位リングコンタクト４２を介してドレイン電極１５に接続される。等電位リングコンタクト４２は層間絶縁膜１３へのコンタクトホール形成時に同時に形成される。従って、等電位リング４１および等電位リングコンタクト４２を形成するための工程の増加はない。
【００５３】
本実施例３によれば、等電位リング４１と第２導電型領域２８とそれらに挟まれたゲート酸化膜とにより半導体装置３００の外周に環状にコンデンサが形成され、等電位リング４１がドレイン電位に安定することによって、第２導電型領域２８の電位が安定する。したがって、半導体装置３００の端部の電位が安定するため、耐圧を向上できる。本実施例によれば、実施例１のタイプの半導体装置に対して、工程を増加させることなく等電位リングを形成でき、耐圧を向上できる。
【００５４】
図２６は、図２４のＣ−Ｃ断面図であり、実施例２のタイプの半導体装置に本発明を適用した例である。半導体装置４００は、等電位リング４１と等電位リングコンタクト４７を備えている。等電位リング４１は上述した半導体装置３００と同じである。等電位リングコンタクト４７は、層間絶縁膜３１へのゲートプラグトレンチ４４および第２のドレインコンタクトトレンチ３４の形成と、コンタクトプラグ３３およびドレインプラグ３６の形成と同時に形成される。等電位リング４１および等電位リングコンタクト４７の機能は、上述した上記半導体装置３００と同様である。本実施例によれば、実施例２のタイプの半導体装置に対して、工程を増加させることなく等電位リングを形成でき、耐圧を向上できる。
【実施例４】
【００５５】
実施例４は、等電位リングを実施例３のようにポリシリコン層で形成するのではなく、ドレイン電極１５を延長して外周を囲うように形成することにより、ドレイン電極１５を等電位リングとして兼用する例を示したものである。図２７は、本発明の実施例４を説明するための半導体装置５００の平面図である。図２７に示すように、ドレイン電極１５は半導体装置５００の外周を囲うように形成されている。ドレイン電極１５には、ほぼ等間隔に等電位リングコンタクト５２が形成されている。
【００５６】
図２８は、図２７のＥ−Ｅ断面図であり、実施例１のタイプの半導体装置に本発明を適用した例である。半導体装置５００は、実施例３の半導体装置３００（図２５）とは異なり、ポリシリコン層で形成された等電位リング４１を有さず、層間絶縁膜１３に形成された等電位リングコンタクト５２を介してドレイン電極１５が第２導電型領域２８に直接接続され、等電位リングとして機能している。第２導電型領域２８は半導体装置５００の端部にリング状に形成されており、ドレイン電極１５が適当な間隔で接続されているため、半導体装置５００の端部がドレイン電位に固定される。第２導電型領域２８はその下のドリフト領域２１とは導電型が異なるが、ドリフト領域２１も第１のドレインコンタクト領域２５および第２のドレインコンタクト領域２６を介してドレイン電極１５に電気的に接続されているため、第２導電型領域２８もドリフト領域２１もドレイン電位に安定している。この第２導電型領域２８を形成せずにドレイン電極１５をドリフト領域２１に直接接続するようにしても良いが、工程が増加するため、製造コストは上がる。なお、等電位リングコンタクト５２は、層間絶縁膜１３へのコンタクトホール形成時に同時に形成されるため、工程の増加はない。本実施例によれば、実施例１のタイプの半導体装置に対して、工程を増加させることなくドレイン電極１５を等電位リングとして兼用することができ、耐圧を向上できる。
【００５７】
図２９は、図２７のＥ−Ｅ断面図であり、実施例２のタイプの半導体装置に本発明を適用した例である。半導体装置６００は、実施例３の半導体装置４００（図２６）とは異なり、ポリシリコン層で形成された等電位リング４１を有さず、ドレイン電極１５が層間絶縁膜３１に形成された等電位リングコンタクト５７を介して第２導電型領域２８に直接接続され、等電位リングとして機能している。なお、等電位リングコンタクト５７は、層間絶縁膜３１へのコンタクトトレンチ３２、ゲートプラグトレンチ４４および第２のドレインコンタクトトレンチ３４の形成と、コンタクトプラグ３３、ゲート配線プラグ４５およびドレインプラグ３６の形成と同時に形成されるため、工程の増加はない。本実施例によれば、実施例２のタイプの半導体装置に対して、工程を増加させることなくドレイン電極１５を等電位リングとして兼用することができ、耐圧を向上できる。
【００５８】
上述した実施例では、Ｎチャネル型の縦型ＭＯＳＦＥＴの例について説明したが、Ｐチャネル型としてもよい。また、本発明の技術的範囲は、上述した実施例に限定されるものではなく、本発明の要旨を逸脱しない範囲で種々の変形、実施が可能である。
【図面の簡単な説明】
【００５９】
【図１】本発明の実施例１の半導体装置を説明するための平面図である。
【図２】図１のＡ−Ａ断面図である。
【図３】図１の製造工程を説明するためのＡ−Ａ断面図である。
【図４】図１の製造工程を説明するためのＡ−Ａ断面図である。
【図５】図１の製造工程を説明するためのＡ−Ａ断面図である。
【図６】図１の製造工程を説明するためのＡ−Ａ断面図である。
【図７】図１の製造工程を説明するためのＡ−Ａ断面図である。
【図８】図１の製造工程を説明するためのＡ−Ａ断面図である。
【図９】図１の製造工程を説明するためのＡ−Ａ断面図である。
【図１０】本発明の実施例１の半導体装置の変形例を説明するための平面図である。
【図１１】本発明の実施例１の半導体装置の他の変形例を説明するための平面図である。
【図１２】本発明の実施例１の半導体装置のその他の変形例を説明するための平面図である。
【図１３】本発明の実施例１の半導体装置のその他の変形例を説明するための平面図である。
【図１４】本発明の実施例１の半導体装置のその他の変形例を説明するための平面図である。
【図１５】本発明の実施例２の半導体装置を説明するための平面図である。
【図１６】図１０のＢ−Ｂ断面図である。
【図１７】図１０の製造工程を説明するためのＢ−Ｂ断面図である。
【図１８】図１０の製造工程を説明するためのＢ−Ｂ断面図である。
【図１９】図１０の製造工程を説明するためのＢ−Ｂ断面図である。
【図２０】図１０の製造工程を説明するためのＢ−Ｂ断面図である。
【図２１】図１０の製造工程を説明するためのＢ−Ｂ断面図である。
【図２２】図１０の製造工程を説明するためのＢ−Ｂ断面図である。
【図２３】本発明の実施例３の半導体装置を説明するための平面図である。
【図２４】本発明の実施例３の半導体装置を説明するための拡大平面図である。
【図２５】図２４のＣ−Ｃ断面図である。
【図２６】本発明の実施例３の半導体装置の変形例を説明するためのＣ−Ｃ断面図である。
【図２７】本発明の実施例４の半導体装置を説明するための平面図である。
【図２８】図２７のＥ−Ｅ断面図である。
【図２９】本発明の実施例４の半導体装置の変形例を説明するためのＥ−Ｅ断面図である。
【図３０】従来の半導体装置１０を示す斜視図である。
【図３１】従来の半導体装置１０を示す断面図である。
【図３２】従来の半導体装置１０のドレイン電極部分の他の例を示す断面図である。
【符号の説明】
【００６０】
１    シリコン基板
２    外部ソース端子
３    外部ドレイン端子
４    外部ゲート端子
５    ゲート配線
７    ベース領域
８    ソース領域
９    ベースコンタクト領域
１１    ゲート電極
１２    ゲート絶縁膜
１３    層間絶縁膜
１４    ソース電極
１５    ドレイン電極
１６    ゲートトレンチ
１７    コンタクトホール
２１    ドリフト領域
２５    第１のドレインコンタクト領域
２６    第２のドレインコンタクト領域
２９    せり上がり層
３０    ドレインコンタクトトレンチ
【図１】
2008277365.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
2008277365.tif 000010
【図９】
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【図１０】
2008277365.tif 000012
【図１１】
2008277365.tif 000013
【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
2008277365.tif 000019
【図１８】
2008277365.tif 000020
【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
2008277365.tif 000028
【図２７】
2008277365.tif 000029
【図２８】
2008277365.tif 000030
【図２９】
2008277365.tif 000031
【図３０】
2008277365.tif 000032
【図３１】
2008277365.tif 000033
【図３２】
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