(57)【要約】【課題】本発明は、パターン形成時のパターン不良発生を防止してライン・アンド・スペースが的確に形成される半導体装置を提供することを目的とする。【解決手段】複数のトランジスタを有する少なくとも２個のトランジスタブロックと、前記複数のトランジスタにそれぞれ接続された複数のゲートと、を有し、前記複数のゲートは、概略Ｕ字型の開ループ形状を有し、前記トランジスタブロック内に配置される前記複数のゲートは、隣接する２個のトランジスタブロック間で、それぞれ前記開ループ形状の開口部が対向して対称的に配置されることを特徴とする半導体装置。【選択図】  図１６
2008277857.tif 000002
【特許請求の範囲】
【請求項１】
複数のトランジスタを有する少なくとも２個のトランジスタブロックと、前記複数のトランジスタにそれぞれ接続された複数のゲートと、を有し、
前記複数のゲートは、概略Ｕ字型の開ループ形状を有し、
前記トランジスタブロック内に配置される前記複数のゲートは、隣接する２個のトランジスタブロック間で、それぞれ前記開ループ形状の開口部が対向して対称的に配置されることを特徴とする半導体装置。
【請求項２】
前記複数のゲートは、
１個の前記トランジスタブロック内で前記開口部が全て同一方向を向いて配置されることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記複数のゲートは、
１個の前記トランジスタブロック内で前記開口部が互いに反対方向を向いて複数本ずつ配置されることを特徴とする請求項１記載の半導体装置。
【請求項４】
被加工材上に第１ハードマスクを堆積し、
前記第１ハードマスク上に、概略矩形の閉ループ形状のレジストパターンを形成し、
前記レジストパターンをマスクとして前記第1ハードマスクを概略矩形の閉ループ形状に加工し、
前記レジストパターンを除去した後前記被加工材及び前記第１ハードマスクの上に第２ハードマスクを形成し、
前記第２ハードマスクを異方的にエッチングし前記第１ハードマスクの両側面に前記第1ハードマスクを囲む概略矩形の閉ループ形状の前記第２ハードマスクを形成し、
前記第１ハードマスクを選択的に除去した後前記閉ループ形状の第２ハードマスクをマスクとして前記被加工材をエッチングすること、を含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の構造および製造方法に関する。
【背景技術】
【０００２】
半導体装置の微細化は世代とともに進展し、リソグラフィ技術に大きく依存している。そのため、特にライン等の形成においては、リソグラフィの解像限界より微細な幅を有するライン・アンド・スペースパターンを形成することは、一般的に困難である。
【０００３】
このような問題に対して、ダミーパターンの側壁に側壁パターンを形成し、この側壁パターンをマスクとしてエッチングを行う方法が提案されている。いわゆる「側壁マスクトランスファー技術」である。かかる方法によれば、ダミーパターンのピッチの半分のピッチでライン・アンド・スペースパターンを形成することが一応は可能である（例えば、特許文献１乃至３参照）。
【０００４】
しかしながら、このような方法においても、ライン・アンド・スペースパターン及び他のパターンを含んだ全体的なパターンを的確かつ効果的に形成することが困難なことが多い。また、例えばセルゲート（いわゆるワード線を意味する。以下、説明上セルゲートという。）を形成する場合、ダミーパターン形成時にパターンの先端が細くなったり、切れたりしてしまう、いわゆる細りオープンになってしまう恐れも指摘される。従って、今後微細化が進行した場合、かかる方法で形成されたライン上に、十分な合わせマージンを持ってコンタクトを設けることが困難になることが考えられる。
【特許文献１】特開平07-263677号公報
【特許文献２】特開2005-116969号公報
【特許文献３】特開2002-280388号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、パターン形成時のパターン不良発生を防止してライン・アンド・スペースが的確に形成される半導体装置を提供することを課題とする。
【課題を解決するための手段】
【０００６】
本発明の一実施形態によって、複数のトランジスタを有する少なくとも２個のトランジスタブロックと、前記複数のトランジスタにそれぞれ接続された複数のゲートと、を有し、前記複数のゲートは、概略Ｕ字型の開ループ形状を有し、前記トランジスタブロック内に配置される前記複数のゲートは、隣接する２個のトランジスタブロック間で、それぞれ前記開ループ形状の開口部が対向して対称的に配置されることを特徴とする半導体装置が提供される。
【０００７】
本発明のさらに他の実施形態によって、被加工材上に第１ハードマスクを堆積し、前記第１ハードマスク上に、概略矩形の閉ループ形状のレジストパターンを形成し、前記レジストパターンをマスクとして前記第1ハードマスクを概略矩形の閉ループ形状に加工し、前記レジストパターンを除去した後前記被加工材及び前記第１ハードマスクの上に第２ハードマスクを形成し、前記第２ハードマスクを異方的にエッチングし前記第１ハードマスクの両側面に前記第1ハードマスクを囲む概略矩形の閉ループ形状の前記第２ハードマスクを形成し、前記第１ハードマスクを選択的に除去した後前記閉ループ形状の第２ハードマスクをマスクとして前記被加工材をエッチングこと、を含むことを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【０００８】
本発明の実施形態によって、パターン形成時のパターン不良発生を防止してライン・アンド・スペースが的確に形成される半導体装置が提供される。
【発明を実施するための最良の形態】
【０００９】
半導体装置の微細化は世代とともに進展しているが、かかる微細化はリソグラフィ技術に大きく依存している。しかし、ピッチの幅が１００ｎｍ（ゲート長が５０ｎｍ以下）より小さいフラッシュメモリのロードマップにおいては、露光装置のロードマップよりも先行した微細化の要求がなされている。また、微細化の要求に応じるためには高価な露光装置設備が必要とされる。
【００１０】
かかる要求に応じるため、様々な対応が考えられているが、現在の技術水準から考えると、特にゲートやＳｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ（以下、ＳＴＩ）、配線を形成する際には、露光技術だけを用いたのでは要求寸法を達成するのが困難と考えられる。従って、要求寸法に応えるためには、以下に述べるような側壁マスクトランスファー技術を用いなければ要求寸法が達成できない。また、前記技術を利用した方が、高価な露光装置設備を用いる必要がないため、コストを抑えることが出来る。
【００１１】
ここで一般的な側壁マスクトランスファー技術について説明する。図２８乃至図３２は、側壁マスクトランスファー技術を用いてゲートを形成する場合の半導体装置の構成図である。図２８乃至図３２において、（Ａ）は断面図、（Ｂ）は平面図である。
【００１２】
図２８において、トランジスタなどの半導体素子が形成されたシリコン基板１０上に、シリコン酸化膜などのゲート絶縁膜１１を熱酸化処理などにより形成し、更に、ポリシリコンと絶縁膜とポリシリコンの３層構造などからなるゲート材料膜（ここでは、単純にポリシリコン膜）１２をＣＶＤ技術を用いてゲート絶縁膜１１上に堆積する。なお、前記ゲート材料膜は、前記３層構造であってもよいし、単純なポリシリコン膜であってもよい。
【００１３】
次に、前記ポリシリコン膜１２上に、ＳｉＯ２などの第１ハードマスク１３をＣＶＤ技術を用いて堆積する。更に、加工寸法の微細化による露光光の短波長化に伴い、露光にエキシマレーザーが用いられるが、従来のｉ線、ｇ線に比べて酸化膜などからの反射の影響が大きくなることから、レジストパターン１７に反射光が作用するのを防ぐため、Ｂｏｔｔｏｍ反射防止膜（以下、ＢＡＲＣ１６という。）を、スピンコート技術を用いて堆積する。そして、同様にスピンコート技術を用いてレジスト材を堆積する。
【００１４】
レジスト材の堆積が終わったら、露光技術を用いて前記レジスト材にライン・アンド・スペースパターンなどをパターニングしてレジストパターン１７を形成する。この際、前記レジストパターン１７は、要求されているピッチの倍のピッチの寸法でパターン形成される。
【００１５】
続いて、レジストパターン１７をマスクとして、ドライエッチング技術を用いて、ＢＡＲＣ１６及び第１ハードマスク１３を加工するが、ＢＡＲＣ加工時又は第１ハードマスク加工時に寸法を細める（以下、スリミング技術という。）、又は第１ハードマスク加工後に第１ハードマスクをウェットエッチングなどで寸法を所望の寸法に細めることで、第１ハードマスク１３を要求ピッチの半分の寸法のパターンにスリミングする（図２９）。レジストは、第１ハードマスク加工後にアッシング技術により除去する。
【００１６】
要求されたピッチの約半分の寸法にスリミングされた第１ハードマスク１３上に、Ｓｉ３Ｎ４などの第２ハードマスク１４をＣＶＤ技術を用いて堆積する。この際、堆積される第２ハードマスク１４の膜厚は、要求ピッチの約半分の寸法とされる（図３０）。
【００１７】
次にドライエッチング技術を用いて、第２ハードマスク１４を、第１ハードマスク１３の表面が露出するまで異方的にエッチングすることにより、第１ハードマスク１３の側壁に第２ハードマスク１４からなるマスク構成となる（図３１）。
【００１８】
第１ハードマスク１３を選択的に剥離すると、要求ピッチのライン・アンド・スペースパターンの第２ハードマスク１４を形成することができる。但し、ここでの第２ハードマスク１４は、隣接する２本のラインの端部が繋がった環状形状で形成される。
【００１９】
この第２ハードマスク１４をマスクにポリシリコンをドライエッチングし、続いて第２ハードマスク１４を剥離することで要求ピッチのゲート材１２を完成することができる（図３２）。
【００２０】
上述のような技術を用いることにより、要求されるデザインが厳しくなってきても要求ピッチの２倍の寸法のピッチを露光することができれば、要求ピッチのライン・アンド・スペースを形成することができる。
【００２１】
しかし、かかる方法によってセルゲートを形成する場合、図３２で示したとおり、隣接する２本のゲート材１２がゲート端で繋がった状態のセルゲートが形成される。従って、要求ピッチのセルゲートを作成した後に、前記ゲート端を加工して、目的のセルゲートを２本作成する工程が必要になる。
【００２２】
図３３は、側壁マスクトランスファー技術を用いてゲートを形成する場合の一般的なゲート形成を示す模式図である。図３３において示すように、図３２において形成した２本のセルゲート２２のゲート端が繋がった状態のセルゲート２２の、残したい部分を覆うようにレジストパターン１７を形成し、エッチングによってセルゲート端をオープンになるように加工しなければならない。従って、加工工程が増加することになる。
【００２３】
また、側壁マスクトランスファー技術を用いてラインを形成する場合、図３３に示す工程でセルゲート端をオープンにしようとする場合、実際には、セルゲート端でスペースが細くなったり、セルゲート２２がショートしたりしてしまう。図３４は、側壁マスクトランスファー技術を用いてゲートを形成する場合の一般的なゲート形成におけるゲート端のスペースの細りやショートを示す模式図である。
【００２４】
図３４において左側に示すレジストパターン１７は、上述した図２８乃至図２９で形成されたレジストパターン１７であるが、図３４に示すように、該レジストパターン１７自体が、細ったり、切れてしまい、このパターンを基に側壁マスクトランスファー技術を用いてセルゲート２２を形成した場合、図３４右側に示すとおりセルゲート２２間がショートなどしてしまうのである。
【００２５】
上述のように、レジストパターン１７が細ったり、切れてしまう原因は、図２８乃至図２９で示したように、セルゲート２２を構成するゲート絶縁膜１１、ゲート材１２を積層した後フォトレジストを塗布してゲートパターンを焼き付けるが、ゲートパターン焼付け時の露光装置や加工装置のゆらぎ等により、パターンの疎な部分については、形成されるレジストパターン１７が細ってしまうからである。
【００２６】
上述したような、細ったり、切れたレジストパターン１７を基に側壁膜を堆積してセルゲート２２を形成した場合、図３４右側に示すように、形成したセルゲート２２自体がゲート端が細ったり、ゲート端で２本のセルゲート２２が接触してしまいショートの原因となる。
【００２７】
本発明の実施形態は、側壁マスクトランスファー技術を用いてセルゲート等のラインを形成する場合に、ラインの細り又はショートの影響を意識する必要のない半導体装置を提供するとともに、ラインの細りやショートの影響を排除できるライン形成方法を提供する。
【００２８】
図１は、本発明の一実施形態に係る半導体装置のメモリセルブロック内のセルゲート配置の平面図である。本発明の一実施形態に係る半導体装置は、メモリセルブロック内の２つのセレクトゲート間に配置されるセルゲートが概略矩形の閉ループ形状を有し、かつ隣接する２個のメモリセルブロックが前記セルゲートを共有していることを特徴とする。図1においては、ＮＡＮＤ型フラッシュメモリを例に図示しているが、本発明の一実施形態にかかる半導体装置は、これに限定されるわけではない。また、図３６は、図1に示す本発明の第１の実施形態に係る半導体装置の等価回路図である。
【００２９】
図１及び図３６を基に説明する。図１において、隣接する２個のメモリセルブロック２８が並列に配置される。図１においては、例として、ＮＡＮＤ型フラッシュメモリのメモリセルブロック２８を示している。前記２個のメモリセルブロック２８は、それぞれが、２個（1対）のセレクトゲート（選択ゲート線）２１を有する。
【００３０】
図３６において、ＮＡＮＤ型フラッシュメモリの各ＮＡＮＤセルユニットは、複数のメモリセルが直列に接続されて構成され、その一端は選択ゲート線ＳＧＤ４２に接続された選択ゲートトランジスタＳＴｒ１を介してビット線ＢＬ４１に、他端は選択ゲート線ＳＧＳ４３に接続された選択ゲートトランジスタＳＴｒ２を介して共通ソース線４６に接続されている。各々のメモリセルの制御ゲートは、セルゲート２２（セルゲート１〜セルゲート４）に接続されている。一本のセルゲート２２（ワード線）に接続される複数のメモリセルが「ページ」という単位を構成する。セルゲート２２は、それぞれ引き出されて転送ゲートを通じてロウデコーダ４７に接続される。図１の第１、第２のセレクトゲートＳＧ１（２１a）とＳＧ２(２１b)を制御することによってデータの書き込みや読み出しを行うメモリセルブロック２８が選択される。
【００３１】
図1において、２個（１対）のセレクトゲート２１間には、セルゲート２２が配置される。本発明の一実施形態に係る半導体装置においては、前記セルゲート２２が概略矩形の閉ループ形状を有し、かつ隣接する２個のメモリセルブロック２８を跨いで配置され、前記一対のセレクトゲートは前記１個のメモリセルブロック内において前記複数のセルゲート２２を挟む位置に配置されることを特徴とする。
【００３２】
一対のセレクトゲート２１間には、一つのＮＡＮＤセルユニットに接続されるメモリセルの個数に対応するセルゲート２２が配置される。言い換えれば、セレクトゲート２１は１個のメモリセルブロック内において前記複数のセルゲート２２を挟む位置に配置される。図１においては、説明上４本のセルゲート２２が配置されている例を示しているが、上述のようにＮＡＮＤセルユニットに接続されるメモリセルの数に対応して配置されるため、本図の例に制限されるわけではない。
【００３３】
ここで、上述のように本発明の一実施形態に係る半導体装置においては、セルゲート２２が、概略矩形の閉ループ形状を有し、かつ、隣接するメモリセルブロック２８間を跨いで配置されることを特徴とする。即ち、図１に示すように、４本のセルゲート２２は当初から隣接メモリセルブロック１及びメモリセルブロック２（２８）を跨ぐように概略矩形の閉ループ形状に形成される。この際、メモリセルブロック１（２８）の２個のセレクトゲート２１のうちメモリセルブロック２（２８）に近い側に配置されるセレクトゲートＳＧ２（２１ｂ）と、メモリセルブロック２（２８）の２個のセレクトゲート２１のうちメモリセルブロック１（２８）に近い側に配置されるセレクトゲートＳＧ１（２１ａ）が、前記概略矩形の閉ループ形状のセルゲート２２の内部に囲まれて配置されるように形成される。
【００３４】
また、本発明の一実施形態に係る半導体装置は、概略矩形の閉ループ形状に形成される複数のセルゲートが、矩形の４辺のうちの一つの辺において隣接セルゲートとの間の距離が広く設定されることを特徴とする。図２は、図１に示した本発明の一実施形態に係る半導体装置の概略矩形の閉ループ形状のセルゲートの４角のうち、左側上部角の拡大模式図である。
【００３５】
図１において、２つのメモリセルブロック１（２８）及びメモリセルブロック２（２８）を跨ぐ形で概略矩形の閉ループ形状に形成される複数のセルゲート２２は、概略矩形の閉ループ形状の４辺のうち、相対するセレクトゲート２１が延在する方向、即ちトランジスタのゲートとして働く方向に対して直交する方向の辺のうち上部の辺において、隣接するセルゲート２２間の間隔が広くなるように設定されている。より具体的には、図１の相対するセレクトゲート２１に平行な方向及び図２の活性領域２４に垂直な方向の辺の前記複数のセルゲート２２間の間隔Ｓ１と、図１の相対するセレクトゲート２１に垂直な方向及び図２の活性領域２４に平行な方向の辺、即ち相対するセレクトゲート２１に対して直交する方向に平行な辺のうち上部の辺の前記複数のセルゲート２２間の間隔Ｓ２とは大きさが異なり、Ｓ２＞Ｓ１と上部の辺の隣接セルゲート２２間の間隔が広くなるように設定されている。
【００３６】
微細化が要求されるライン・アンド・スペースの形成に伴い、ゲートへのコンタクトを取る場合のコンタクト形成の微細化も要求されるが、微細化技術が若干追いついていないのが現状であり、コンタクトの形成が、所定の位置、大きさと僅差ずれてしまう場合がある。所定の位置、大きさとずれた製品は不良品となるため、製造ロスが生じる。従って、セルゲート２２にコンタクトを設ける場合、コンタクトとの合わせのマージンが要求される。
【００３７】
図１及び図２に示したとおり、本発明の一実施形態においては、概略矩形の閉ループ形状のセルゲート２２の隣接セルゲート間の間隔が、相対するセレクトゲート２１に対して直交する方向に平行な辺のうち上部の辺において広くなるように設定されているため、この部分にコンタクト２３を取ることで、前記合わせのマージンを取ることができ、製造ロスを削減できる。
【００３８】
また、一般的に半導体装置においては、セルゲートがセレクトゲート間に直線で配置されるため、コンタクトもセレクトゲート間に配置されたセルゲートに設けられることになる。前記セレクトゲート間には、多数のセルゲートが配置されるが、例えばＮＡＮＤセルユニットに３２個のメモリセルが接続されていれば、微細な間隔に３２本のセルゲートが配置されることになる。このような微細な間隔において、合わせのマージンを取りながら所定の位置に必要なコンタクトを設けることは容易ではない。今後更なる微細化が進行した場合問題となる。
【００３９】
本発明の一実施形態に係る半導体装置においては、コンタクトを、相対するセレクトゲート間に直交する方向に配置されるセルゲートに設けることを特徴とする。上述のとおり、本発明の一実施形態に係る半導体装置は、複数の概略矩形の閉ループ形状のセルゲートを有し、該複数の概略矩形の閉ループ形状のセルゲートは、相対するセレクトゲート間に直交する方向に平行な辺の1辺において隣接セルゲート間の間隔が広く設定されている。従って、本発明の一実施形態に係る半導体装置においては、相対するセレクトゲート間に直交する方向に平行なセルゲートの辺にコンタクトを設けることが可能となる。
【００４０】
この結果、本発明の一実施形態に係る半導体装置においては、余裕を持って合わせマージンを取りながらコンタクトを形成することが可能となり、微細化の進行に対応することができる。
【００４１】
図６は、本発明の一実施形態に係る半導体装置のコンタクトの配置を示す平面図である。図６に示すように、２つのメモリセルブロック２８に跨って複数のセルゲート２２が配置される。前記セルゲート２２は概略矩形の閉ループ形状を有し、相対するセレクトゲート２１間に直交する方向に平行な上部の辺において、隣接セルゲート間の間隔が広く設定されている。前記セルゲート２２及びセレクトゲート２１には、コンタクト２３が設けられて配線が接続される。また、活性領域ＡＡ２４にもコンタクトが設けられ配線が接続される。
【００４２】
図６に示すように本発明の一実施形態に係る半導体装置においては、セルゲート２２のコンタクト２３は、概略矩形の閉ループ形状の４辺のうち、隣接セルゲート間の間隔が広く設定された相対するセレクトゲート２１間に直交する方向に平行な上部の辺に設けられる。該上部の辺は、隣接セルゲート間の間隔が広いため、十分な合わせのマージンを取ってコンタクト２３を設けることができる。一方、概略矩形の閉ループ形状を有する前記複数のセルゲート２２の、相対するセレクトゲート２１間に平行する方向の２辺は、隣接セルゲート間の間隔が狭い。従って、微細化が進行し、配置されるセルゲート２２の数が増えるほど前記間隔が狭まり、該２辺にコンタクト２３を設けることは容易ではなくなる。本発明の一実施形態によれば、微細化の進行にも対応することが可能となる。
【００４３】
なお、図１及び図２においては、隣接セルゲート間の間隔が広くなる辺を、概略矩形の閉ループ形状のセルゲート２２の４辺のうち、相対するセレクトゲート２１に対して直交する方向に平行な上部の辺としているが、これに限定されるわけではない。図示はしないが、概略矩形の閉ループ形状のセルゲートの４辺のうち、相対するセレクトゲート間に直交する方向に平行な下部の辺としても良い。また、隣接セルゲート間の間隔が広くなる辺は、概略矩形の閉ループ形状のセルゲートの４辺のうちの１辺に限られず、相対するセレクトゲート間に直交する方向に平行な２辺とも広くすることも可能である。従って、コンタクトも前記２辺に分散して設けることが可能となり、設計の自由度を確保することができる。
【００４４】
結果として、図示はしないが、本発明の一実施形態に係る半導体装置においては、概略矩形の閉ループ形状のセルゲートの４辺のうち、相対するセレクトゲートに直交する方向に平行な２辺のいずれにおいても隣接セルゲート間の間隔を広げることが可能であり、従ってセルゲートに設けるコンタクトを、隣接セルゲート間隔が広げられた上部の辺に設けること、また、隣接セルゲート間隔が広げられた下部の辺に設けること、及び、隣接セルゲート間隔が広げられた上下２辺に分散して設けることも可能になる。いずれの位置にコンタクトを設けても、隣接セルゲート間隔が予め広く設定されているため、余裕を持って合わせマージンを取ることができ、メモリの微細化の進行に対応することができる。
【００４５】
上述した概略矩形の閉ループ形状のセルゲートを形成する製造方法について説明する。本発明の一実施形態に係る半導体装置は、側壁マスクトランスファー技術によってライン・アンド・スペースを形成する。
【００４６】
図７乃至図１１は、本発明の一実施形態に係る半導体装置の、メモリセルブロックの製造工程を示す断面図である。各図においては、説明上、特にセルゲートとセレクトゲートの部分について図示している。また、図１２乃至図１５は、本発明の一実施形態における側壁マスクトランスファー技術のマスクパターン形成を示す平面図である。側壁マスクトランスファー技術を用いた本発明の一実施形態に係る半導体装置の製造工程において、重要な役割を果たすマスクパターンの形成過程を説明する図である。
【００４７】
まず、半導体基板上に、トンネル絶縁膜及びフローティングゲート電極膜を順次形成する（図示せず）。続いて、半導体基板、トンネル絶縁膜及びフローティングゲート電極膜をパターニングして、ビット線方向に延伸した複数の素子領域及び素子分離溝を形成する（図示せず）。続いて、素子分離溝内に絶縁物を形成して素子分離領域を形成する（図示せず）。更に、電極間絶縁膜及びコントロールゲート電極膜を順次形成する（図示せず）。このようにして、下地領域が形成される。このようにして形成された下地領域を加工してセルゲート及びセレクトゲートが形成されることになるが、図７乃至図１１においては、前記下地領域を簡略化して説明する。
【００４８】
図７において、シリコン基板１０上に、シリコン酸化膜などのゲート絶縁膜１１を熱酸化処理などにより堆積させ、更に、ポリシリコンなどからなるゲート配線材料膜（ここでは、ポリシリコン膜）１２をＣＶＤ技術を用いてゲート絶縁膜１１上に堆積する。
【００４９】
次に、前記ゲート配線材ポリシリコン膜１２上に、ゲートを加工するための第３ハードマスク１５として、ＳｉＯ２を、ＣＶＤ技術を用いて酸化シリコン膜として堆積する。
【００５０】
続いて、側壁マスクトランスファー技術を用いる基となる第１ハードマスク１３を、アモルファスシリコンを用いて、周知のＣＶＤ技術によってアモルファスシリコン膜として堆積する。
【００５１】
更に、セルゲート及びセレクトゲートのゲートパターンを形成するために、スピンコート技術を用いてレジストを堆積する（図示せず）。
【００５２】
レジストの堆積が終わったら、露光技術を用いて前記レジストにセルゲート及びセレクトゲートのライン・アンド・スペースパターンをパターニングする。前記ライン・アンド・スペースパターンは概略矩形の閉ループ形状に構成される。この際、レジストパターンは、要求されているピッチの２倍のピッチ２Ｐでリソグラフィされる。ここで、ピッチＰとは、形成されるセルゲートのライン幅Ｗと隣接セルゲートまでのスペースＳの合計の長さをいう。従って、Ｐ＝Ｗ＋Ｓであり、前記レジストパターンは２Ｐ＝２（Ｗ＋Ｓ）＝２Ｗ＋２Ｓで形成される。
【００５３】
ここで、本発明の一実施形態に係る半導体装置の形成にあたっては、最終的に形成される概略矩形の閉ループ形状を持つセルゲートの４辺のうち、相対するセレクトゲートの間に配置される２辺については、微細化のためライン幅Ｗと隣接セルゲートまでのスペースＳは可能な限り小さくなっている。これに対して、最終的に形成される概略矩形の閉ループ形状のセルゲートの他の２辺については、ライン幅ＷとスペースＳによるピッチＰ＝Ｗ＋Ｓはそれほど小さくする必要はない。コンタクト形成等の設計にあわせて、スペースＳについては余裕を持って設定される。
【００５４】
続いて概略矩形の閉ループ形状の前記レジストパターンをマスクとして、ドライエッチング技術を用いて第１ハードマスク１３を加工し、アッシング技術を用いて前記レジストパターンを除去することにより、第１ハードマスク１３を半分程度の寸法のライン幅Ｗ１（最終的に希望されているスペース幅Ｓ＝Ｗ１）のパターンにスリミングする。この工程で形成されたマスクパターンが図１２に示す第１マスクパターンである。図１２において、最終的に形成する概略矩形の閉ループ形状のセルゲートの４辺のうち、相対するセレクトゲート間に配置される２辺を形成するために、第１マスクパターン３０の４辺のうち、最終的に形成される相対するセレクトゲート間に平行する方向の２辺のライン幅Ｗ１は、当初約２倍の寸法で形成されたレジストパターンをスリミングし、最終的に形成されるセルゲートのスペースＳと同じ寸法に形成される。
【００５５】
要求されたライン幅Ｗにパターニングされた第１ハードマスク１３上にＳｉ３Ｎ４を用いて、周知のＣＶＤ技術によって第２ハードマスク１４を堆積する。前記堆積は、第２ハードマスク１４の膜厚が要求されたライン幅Ｗと同一になるように堆積される。この状態の断面図が図７となる。
【００５６】
第１ハードマスク乃至第３ハードマスクは、本実施形態においては、第１ハードマスクがアモルファスシリコン膜、第２ハードマスクが窒化シリコン膜、第３ハードマスクが酸化シリコン膜を用いているが、これに限定されるわけではない。お互いに選択比を取ってエッチングできる膜であれば良い。
【００５７】
第２ハードマスク１４を堆積させた後、前記第２ハードマスク１４を、ＣＦ４やＣＨＦ３のようなＣｘＦｙやＣｘＨｙＦｚガスをメインとしたガス系のドライエッチングにより異方的にエッチングを行い、第１ハードマスク１３と前記第１ハードマスク１３の側壁に堆積された第２ハードマスク１４の側壁部分のみを残す（図８）。この工程で形成されたマスクパターンが図１３に示す第２マスクパターン３１である。
【００５８】
次に、第１ハードマスク１３を、第２ハードマスク１４乃至第３ハードマスク１５と選択比を取れるようにＣＦ４、ＳＦ６及びＮＦ３などのガスを用いたＣｈｅｍｉｃａｌ  Ｄｒｙ  Ｅｔｃｈｉｎｇ（以下、ＣＤＥという。）やＲｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ（以下、ＲＩＥという。）により選択的にエッチングして剥離する（図９）。この際、図８に示すように、第１ハードマスク１３のうち、残したい部分については、レジストパターン１７で覆っておき、前記エッチング後にレジストパターン１７を除去することで、第１ハードマスク部分を残すこともできる。
【００５９】
この工程で形成されたマスクパターンが、図１４に示す第３マスクパターン３２である。図１４では、上述したように図８において第１ハードマスク１３のうち、セレクトゲート２１を形成する部分について、レジストパターン１７で覆って、第１ハードマスク１３を残した場合の第３マスクパターン３２を表している。したがって図１４において図示することはできないが、セレクトゲート２１を形成する部分については、レジストパターン１７の下に、第１ハードマスク１３が剥離されずに残っている。
【００６０】
図１３で形成した第２マスクパターン３１の最終的に形成される相対するセルゲート間に平行する方向の辺のライン幅Ｗ２は、上述のとおり最終的に形成されるセルゲートのライン幅Ｗの３倍の幅３Ｗである。図１４に示した工程で前記第２マスクパターン３１のライン幅Ｗ２から第１マスクパターン３０のライン幅Ｗ１（＝ライン幅Ｗ）が剥離される結果、残された第３マスクパターン３２のラインはライン幅Ｗ３＝所望のライン幅Ｗのライン２本が形成される。従って、第３マスクパターン３２においては、ライン幅Ｗ３は所望のライン幅Ｗとなる。また、第２マスクパターン３１のスペースＳ２はＳ２＝２（Ｗ＋Ｓ）−３Ｗで、本発明の一実施形態においてはＷ＝Ｓとしているため、結果としてＳ２＝２Ｓ−Ｗ＝Ｓとなり、所望のスペースＳが形成される。
【００６１】
続いて、第２ハードマスク１４と残された第１ハードマスク１３をマスクとして、第３ハードマスク１５を、ＣＦ４やＣＨＦ３のようなＣｘＦｙやＣｘＨｙＦｚガスをメインとしたガス系のドライエッチングにより異方的にエッチングを行い、
最終的な所定のマスクを形成する（図１０）。この工程で形成されたマスクパターンが、図１５に示す最終マスクパターン３３である。図１５に示す最終マスクパターン３３は、第３マスクパターン３２で形成されたライン幅及びスペースをそのまま反映するため、前記最終マスクパターン３３によって所望のライン・アンド・スペースの形状が形成される。
【００６２】
この最終的な第３ハードマスク１５をマスクとして、ゲート材（ここではポリシリコン膜）１２をエッチングしてセルゲート２２及びセレクトゲート２１を形成する（図１１）。上述した方法によって、本発明の一実施形態に係る半導体装置が製造される。なお、前記製造工程においては第３ハードマスク１５を使用しているが、前記第３ハードマスクを使用しないで形成しても良い。
【００６３】
上述のようなレジストパターンと側壁マスクトランスファー技術を利用した製造工程を、書き込みや読み込みを行うメモリセルＭＣをセレクトゲートにより選択する仕組みのメモリのゲート形成に適用した例が既に示した図６である。
【００６４】
図６に示す半導体装置においては、セルゲート２２の両端にあるセレクトゲート２１を制御することにより、前記セルゲート２２に接続されたメモリセルＭＣが選択される。また、各セルゲート２２を制御することで、各セルゲート２２が接続されたメモリセルＭＣに、データの書き込み読み込みを行うことが出来る。ただし、図６に示すように、本発明の一実施形態に係る半導体装置は、概略矩形の閉ループ形状を有するセルゲート２２を隣接する２つのメモリセルブロック２８で共有するため、セレクトゲート２２の動作の選択性を上げなければ、選択されていないセルで誤動作が発生するおそれが生じる。前記誤動作は書き込みで発生する。従って、この誤書き込みを防ぐためには、セレクトゲート２１の寸法を大きくするなどの工夫が必要であり、本発明の一実施形態に係る半導体装置においても、セレクトゲート２１の寸法は通常の寸法に比して大きく（＞３Ｗ）設定されている。また、このようなタイプのメモリでは、消去を行う際には各セレクトゲート２１を制御していない。従って、このような回路を用いる場合には、２メモリセルブロックの同時消去を行うことになる。
【００６５】
本発明の一実施形態に係る半導体装置のセルゲートは、上述の工程で形成されるため、図１に示した概略矩形の閉ループ形状を有し、かつ隣接する２個のメモリセルブロックを跨いで配置されるように形成することができる。しかも、ライン・アンド・スペースが同時に形成されることから、概略矩形の閉ループ形状を有する前記セルゲートの４辺のうち、相対するセレクトゲート間に直交する方向に平行する２辺のうちの1辺について、隣接セルゲート間のスペースＳを広く設定することができる。
【００６６】
また、本発明の一実施形態に係る半導体装置においては、コンタクトの合わせマージンを十分に取りながら、コンタクトを設けることができ、微細化に対応することができる。
【００６７】
更に本発明の一実施形態に係る半導体装置においては、ライン・アンド・スペースパターン及び他のパターンを含んだ全体的なパターンを的確かつ効果的に形成することができるため、微細化が進行しても、ラインの細り又はショートの影響を排除した半導体装置を製造することができる。また、ゲート端を加工する工程を省略することができる。
【００６８】
また、本発明の一実施形態に係る半導体装置は上述した製造工程で製造されるが、製造工程においてレジストパターンの先細りや切れを防止するために、以下に述べる対策が採られる。その結果として、前記半導体装置の最終的に形成される概略矩形の閉ループ形状の複数のセルゲートは複数の辺を有し、且つ、前記複数の辺の２辺以上から形成される角を有し、外周側から内周側に向かってｎ番目のセルゲートと（ｎ＋１）番目(ｎは奇数）のセルゲートが形成する間隔が、所定の位置から前記角に向かって徐々に内周側に広くなるように設定されている。図２で説明する。図２において、概略矩形の閉ループ形状のセルゲートのうち、外周側から１番目と２番目のセルゲートの間隔及び３番目と４番目のセルゲートの間隔が、セレクトゲートが延在する方向と概略平行部分の辺のゲート間の間隔は、辺の中央から一定部分については同一間隔Ｓ１−１であるが、一定部分から左上部角に向かって内側に広がる。従って、角に近い部分の間隔Ｓ１−２は前記間隔Ｓ１−１よりも広い。同様に、セレクトゲートが延在する方向と概略直交部分の辺のゲート間の間隔も、中央部分から一定の部分は間隔Ｓ２−１で同一であるが一定部分から左上部角に向かって内側に広がり、該部分の間隔Ｓ２−２は前記間隔Ｓ２−１よりも広い。一方、セルゲートの幅は、概略平行部分の辺の幅Ｗ１−１、左上部角の幅Ｗ１−２、概略直交部分の辺の幅Ｗ２−１及び左上部角の幅Ｗ２−２とも同一幅である。
【００６９】
上述したとおり、側壁マスクトランスファー技術を用いてライン・アンド・スペースを形成する場合、図３４で示したようにレジストパターンの細りや切れに起因してゲート端が細ったり、又は切れたりすることが生じる。本発明の一実施形態においては、セルゲートを概略矩形の閉ループ形状とすることで、前記ゲート端の細りや切れを抑制しているが、更に複数のセルゲートの隣接するセルゲートとの間隔は、外周側から内周側に向かって奇数番目の間隔については、セルゲートの概略矩形の閉ループ形状の角の部分について、所定の位置から角に向かって、隣接セルゲートとの間隔が徐々に内周側に広くなるように設定することで前記細りや切れの抑制が徹底でき、製造ロスを減少することができる。
【００７０】
セルゲートの４つの角の部分の形成方法について概略を説明する。基本的な製造方法はすでに述べたとおりであるので、角の部分の形成に関連する点を中心に説明する。図３乃至図５を基に説明するが、図３は製造過程で形成されるレジストパターンの模式図、図４は前記レジストパターンをスリミングした第１マスクパターンの模式図、図５はラインを形成する第３マスクパターンの模式図である。
【００７１】
第１ハードマスクを堆積するまでの工程は、上述したとおりである。次にスピンコート技術を用いて図３に示すレジストを堆積してレジストパターン１７を形成する。この際、図３に示すようにレジストパターン１７の角の部分について、レジストパターン１７のライン幅を所定の位置から角に向かって太くなるように形成する。従って、レジストパターン１７の内周側の角は、直交する方向に配置された２辺と、前記２辺のそれぞれに９０度超１８０度未満の角度で角部に向かって接続される他の２辺から構成される角部を形成する。前記レジストパターン１７をマスクに第１ハードマスクを加工して、その後半分程度の寸法にスリミングして図４に示す第１マスクパターン３０を形成する。前記スリミングされた第１ハードマスクにＣＶＤ技術によって第２ハードマスクを堆積し、異方的にエッチングを行い、第１ハードマスクと第２ハードマスクの側壁部分を残す。更に、第１ハードマスクをＣＤＥ等で選択的にエッチングして剥離し第３マスクパターンを形成する。この状態が図５である。更に第３マスクパターンをマスクとして第３ハードマスクを異方的にエッチングして最終マスクパターンを形成し、前記最終マスクパターンをマスクとしてゲート材をエッチングしてセルゲートを形成する。以上の方法で形成されるため、セルゲートの角部が先細りしたり切れたりせずに形成することができる。
【００７２】
なお、本発明の一実施形態に係る半導体装置においては、セルゲートが概略矩形の閉ループ形状を有し、かつ隣接する２個のメモリセルブロックが前記セルゲートを共有していることを特徴とするが、セルゲート配置は図１に示した配置に限定されるわけではない。図３５に、本発明の一実施形態に係る概略矩形の閉ループ形状を有するセルゲートの、他の配置例を示す。図３５では、メモリセルブロック１、２及び３（各２８）において、セルゲート２２は、メモリセルブロック１と２（各２８）、メモリセルブロック２と３（各２８）で共有される。即ち、連続して隣接するメモリセルブロック２８の両端のメモリセルブロック２８以外のメモリセルブロック２８については、隣接する二つのメモリセルブロック２８とセルゲート２２を共有することになる。図３５においては、メモリセルブロック２（２８）が、メモリセルブロック１及び３（各２８）とセルゲート２２を共有する。
【００７３】
かかる配置は、相対するセレクトゲート２１間に概略矩形の閉ループ形状のセルゲート２２を配置する場合に、相対するセレクトゲート２１間の概略中央の部分を境界とし、前記境界から左側には、当該メモリセルブロック２８の左側に位置するメモリセルブロック２８と共有するセルゲート２２を配置し、前記境界から右側には、当該メモリセルブロック２８の右側に位置するメモリセルブロック２８と共有するセルゲート２２を配置する配置方法である。連続して隣接するメモリセルブロックの両端については、外側のセレクトゲート２１より更に外側に配置されるセルゲート２２の部分は、実質上はダミーパターンとなる。
【００７４】
なお、図３５においては、概略矩形の閉ループ形状のセルゲート２２の、相対するセレクトゲート２１間に直交する方向に平行な２辺部について、他の２辺部よりも隣接するセルゲート間の間隔が広く設定され、且つ、隣接するセルゲート間の間隔Ｓ２及びＳ３は、全て実質的に同一の間隔で設定されている。図１に示したように、相対するセレクトゲート２１間に直交する方向に平行な２辺部の上部の辺について隣接するセルゲート間の間隔Ｓ２を広く設定したり、また、相対するセレクトゲート２１間に直交する方向に平行な２辺部の下部の辺について隣接するセルゲート間の間隔Ｓ３を広く設定しても良い。設計に合せて選択が可能であり、設計の自由度が確保される。また、かかる隣接するセルゲート間の間隔を広く設定した辺に、コンタクトの合わせマージンを十分に取りながらコンタクトを設けることができ、微細化に対応することができる。
【００７５】
なお、本発明の一実施形態に係る半導体装置について、ＮＡＮＤ型フラッシュメモリのＮＡＮＤセルユニットに適用した例について説明したが、これに限られるわけではなく、ＮＡＮＤセルユニットのメモリセルを通常のトランジスタに置き換えて構成しても良い。但しその際、セルゲートがトランジスタのゲート線となるように構成し、それぞれのトランジスタ間を接続したりアイソレートしたりして特定の機能を有する回路を構成するようにしてもよい。その場合、本実施形態で説明したセルゲートはゲートを意味し、メモリセルブロックは、例えば複数のゲート線が一定のライン・アンド・スペースパターンで形成されるトランジスタブロックを意味する。
【００７６】
更に、上述した製造方法はゲートの製造に限定されるわけではなく、例えば、活性領域ＡＡや配線層等の製造においても有効であり、これは以下の実施形態においても全く同様である。
【００７７】
本発明の一実施形態に係る半導体装置においては、２つのメモリセルブロックが概略矩形の閉ループ形状のセルゲートを共有するが、前記セルゲートは、上述した製造方法によって形成される。この製造方法を応用すれば、各メモリセルブロックが、独自のセルゲートを有する半導体装置を提供することができる。本発明の第２の実施形態に係る半導体装置は、各メモリセルブロックが、概略Ｕ字型の開ループ形状の複数のセルゲートを有し、隣接する２個のメモリセルブロックにおいて、それぞれのメモリセルブロック内に配置される前記複数のセルゲートは、それぞれの開口部が対向して配置されることを特徴とする。ここで概略Ｕ字型の開ループ形状とは、一辺部が開放された馬蹄形の形状を指し、前記概略Ｕ字型の開ループ形状には、平行な２辺部と前記２辺部に概略垂直な１辺から構成される凹型、及び前記凹型の角部が直交する方向に配置された２辺と前記２辺を接続する複数の辺から構成され、前記複数の辺の交差する角度が９０度超１８０度未満のものも含まれる。また、前記角部が曲線から構成されるものも含まれる。
【００７８】
本発明の第２の実施形態に係る半導体装置について図を基に説明する。図１６は、本発明の第２の実施形態に係る半導体装置の、メモリセルブロック２８内のセルゲート配置の平面図である。また、図３７は、図１６に示す半導体装置の等価回路図である。図１６に示すメモリセルブロックは、図１と同様にＮＡＮＤ型フラッシュメモリのメモリセルブロック２８を示しているがこれに限定されるわけではなく、ＮＡＮＤセルユニットのメモリセルを通常のトランジスタに置き換えて構成しても良い。但しその際、セルゲートがトランジスタのゲート線となるように構成し、それぞれのトランジスタ間を接続したりアイソレートしたりして特定の機能を有する回路を構成するようにしてもよい。図１６で示すように、メモリセルブロック２８に、相対する２個（１対）のセレクトゲート２１が配置される。前記セレクトゲート２１間には、複数のセルゲート２２が配置される。
【００７９】
複数のセルゲート２２は、概略Ｕ字型の開ループ形状の形状を有し、一つのメモリセルブロック２８内において開ループ形状の開口部が同一方向を向いて配置され、隣接する２個のメモリセルブロック２８において、それぞれのメモリセルブロック２８内に配置される前記複数のセルゲート２２の前記開口部が対向して対称的に配置される。図１６においてはセルゲート２２が４本の例を示しているが、これに限定されるわけではない。上述した一実施形態と同様に、本数に制限はない。
【００８０】
これを等価回路図で示すと、図３７において、複数のメモリセル（ＭＣ０Ｌ〜ＭＣ３Ｌ及びＭＣ０Ｒ〜ＭＣ３Ｒ）が直列に接続されて構成され、その一端は選択ゲート線ＳＧＤ４２に接続された選択ゲートトランジスタＳＴｒ１を介してビット線ＢＬ４１に、他端は選択ゲート線ＳＧＳ４３に接続された選択ゲートトランジスタＳＴｒ２を介して共通ソース線４６に接続されている。各々のメモリセルの制御ゲートは、セルゲート２２（セルゲート１〜セルゲート４）に接続されている。一本のセルゲート２２に接続される複数のメモリセルが「ページ」という単位を構成する。セルゲート２２は、それぞれ引き出されて転送ゲートを通じてロウデコーダ４７に接続される。図１６のセレクトゲート２１を制御することによってデータの書き込みや読み出しを行うメモリセルブロック２８が選択される。
【００８１】
複数のセルゲート２２は、隣接する２個のメモリセルブロック２８間で、開口部が対向して配置される。即ち、該隣接する２個のメモリセルブロック２８の境界線を中心に概略対称の形状となるように配置されている。また、前記複数のセルゲート２２の隣接セルゲート間隔が、一つのメモリセルブロック２８内において、相対するセレクトゲート２１が延在する方向、即ちトランジスタのゲートとして働く方向に対して直交する方向の２辺のうち上部の辺において、間隔が広くなるように設定されている。
【００８２】
上述したような配置により、本発明の第２の実施形態に係る半導体装置は、一つのメモリセルブロック２８が、独自の複数のセルゲート２２を有することになり、本発明の一実施形態に係る半導体装置と異なり、１メモリセルブロック単位で消去が可能である。また、余裕を持って合わせマージンを取りながらコンタクトを形成することが可能となる。
【００８３】
図１６においては、複数のセルゲート２２の隣接セルゲート間隔が、一つのメモリセルブロック２８内において、相対するセレクトゲート２１が延在する方向、即ちトランジスタのゲートとして働く方向に対して直交する方向の２辺のうち上部の辺において、間隔が広くなるように設定されているが、本発明の第２の実施形態に係る半導体装置においては、前記隣接セルゲート間隔が広くなる辺を、セレクトゲート２１が延在する方向、即ちトランジスタのゲートとして働く方向に対して直交する方向の２辺のうち下部の辺において広くなるように設定することも可能である。
【００８４】
図１７は、本発明の第２の実施形態に係る半導体装置の、メモリセルブロック内の第２のセルゲート配置の平面図である。図１７においては、図１６と異なり、隣接セルゲート２２間隔が広くなる辺を、セレクトゲート２１が延在する方向、即ちトランジスタのゲートとして働く方向に対して直交する方向の２辺のうち下部の辺において広くなるように設定されている。メモリセルを含めたメモリ全体の設計において、前記下部の辺の側を広く設定せざるを得ない場合もある。かかる場合に対応が可能である。
【００８５】
また、本発明の第２の実施形態に係る半導体装置においては、隣接セルゲート間隔を、相対するセレクトゲートが延在する方向、即ちトランジスタのゲートとして働く方向に対して直交する方向の２辺とも広げることも可能である。微細化が進行し、いずれかの辺だけに十分な合わせのマージンを取ってコンタクトを設けることが困難になった場合、コンタクトを２辺に分散し、セルゲートごとに上部の辺にコンタクトを設定するものと、下部の辺にコンタクトを設定するものとに区分して設定することで対応が可能である。また、微細化が進みセルゲートの抵抗が問題になった場合には、一つのセルゲートに対し上下の２辺にコンタクトを取り、動作速度の向上を図ることも可能である。
【００８６】
図１８は、本発明の第２の実施形態に係る半導体装置の、メモリセルブロック内の第３のセルゲート配置の平面図である。２個（１対）のセレクトゲート２１間に、複数の概略Ｕ字型の開ループ形状のセルゲート２２が、開ループ形状の開口部が同一方向を向くように配置される。隣接するメモリセルブロック１（２８）及びメモリセルブロック２（２８）間において、前記複数のセルゲート２２は前記開口部が対向して配置される。前記セルゲート２２の隣接セルゲート間隔は、相対するセレクトゲート２１間に直交する方向に平行な２辺が、相対するセレクトゲート２１間に平行する方向の辺に比して広く設定されている。そして、前記２辺における隣接セルゲート間隔Ｓ２、Ｓ３は実質的に同一の間隔で設定されている。従って、コンタクトを前記２辺のいずれに設けても余裕を持って合わせマージンを設定できる。
【００８７】
図１６乃至図１８で示したとおり、本発明の第２の実施形態に係る半導体装置においては、隣接セルゲート間隔が広くなる辺を、相対するセレクトゲート間に直交する方向に平行な２辺のいずれに設定してもよく、また２辺とも広く設定することも可能である。かかる配置とした場合のコンタクトの設定例が、図２２乃至図２４である。図２２は、図１８に示したセルゲート配置の場合のコンタクト設定例を示す平面図である。図２３は、図２２に示したコンタクト設定の上部拡大平面図である。図２４は、図１８に示したセルゲート設定の場合における第２のコンタクトの設定例を示す平面図である。なお、図２２乃至図２４においては、コンタクトについてわかり易く説明するために、一部セレクトゲートを省略して図示している。
【００８８】
図２２に示すように、本発明の第２の実施形態に係る半導体装置は、相対するセレクトゲート２１間に直交する方向に平行な２辺が、相対するセレクトゲート２１間に平行する方向の辺に比して隣接セルゲート間隔が広く設定されている。かかるセルゲート２２を有するメモリセルブロックに対して、上層乃至下層の配線とコンタクト２３を設ける場合、図２２に示すような設定となる。この場合のコンタクト２３は、図２３に示すように、コンタクト２３が設けられるセルゲート２２の辺の隣接セルゲート間隔が広く設定されているため、合わせマージンを十分に取ってコンタクト２３を設けることができる。
【００８９】
図２３において示すように、一つ一つの配線２６とセルゲート２２とのコンタクト２３は、微細化によって配線が細くなり、また、これに合わせてセルゲート２２のライン幅が狭くなった場合、狭小な位置にコンタクトを設ける必要がある。一般に、配線２６とセルゲート２２を電気的に接続するコンタクト２３を、狭小な位置に高精度で接続することは非常に高度な技術を要するため、通常一定の合わせマージンを設定する。しかし、例えば図２３において、セルゲート２２の、相対するセレクトゲート間に平行する方向の辺にコンタクト２３を設ける場合、この辺においては隣接セルゲート間隔が狭いため、ピンポイントでコンタクト２３を取ることが必要になり、大容量化に伴いセルゲート２２の本数が増加した場合やサイズダウンの要求が進んだ場合には、十分な合わせマージンが取れない可能性がある。本発明の第２の実施形態に係る半導体装置においては、隣接セルゲート間隔を広く設定した辺でコンタクト２３を取ることができるため、十分な合わせマージンを取ることができ、コンタクト２３の若干のずれ等を吸収することができる。
【００９０】
また、本発明の第２の実施形態に係る半導体装置においては、更なる微細化が進行した場合であっても対応が可能である。図２４は、図１８に示したセルゲート配置の場合における第２のコンタクトの設定例を示す平面図である。図２４において、配線２６は、セルゲート２２と１対１でコンタクト２３によって接続されるが、コンタクト２３の位置は、セルゲート２２ごとに相対するセレクトゲート間に直交する方向に平行な２辺の上部の辺と下部の辺に交互に配置される。前記２辺は隣接セルゲート間隔が広く設定されているが、コンタクト２３を前記２辺のうちの1辺のみに設定する場合、微細化が進行し一方でコンタクト２３の接続精度の向上が追いつかない場合には、配線２６の間隔も狭くなることからコンタクト２３を設けることが困難になることが予想される。しかし、コンタクト２３を上下２辺に分散して配置すれば、配線２６の間隔が狭くなっても隣接セルゲート間隔が広いことで吸収することができる。従って、本発明の第２の実施形態に係る半導体装置においては、十分な合わせマージンを持ってコンタクトを設けることができる。
【００９１】
本発明の第２の実施形態に係る半導体装置は、図１６においては図示を省略しているが、複数のセルゲート２２は複数の辺を有し、且つ、前記複数の辺の２辺以上から形成される角を有し、外周側から内周側に向かってｎ番目のセルゲートと（ｎ＋１）番目(ｎは奇数）のセルゲートが形成する間隔が、所定の位置から前記角に向かって徐々に内周側に広くなるように設定されている。これは本発明の一実施形態と同様である。かかる設定とすることで、細りや切れが起きやすいゲート角部について、側壁マスクトランスファー技術を用いて細りや切れを生じないで製造することができる。
【００９２】
本発明の第２の実施形態に係る半導体装置は、上述したように、隣接する２個のメモリセルブロック間において、開ループ形状の開口部が対向するように概略Ｕ字型の開ループ形状のセルゲートが配置されるが、かかるセルゲート及びセレクトゲートは、一連の工程で製造される。
【００９３】
具体的には、本発明の一実施形態で説明した隣接する２つのメモリセルブロック間で共有される概略矩形の閉ループ形状の複数のセルゲートを形成する製造工程と共通する工程で形成される。即ち、上述した製造工程において概略矩形の閉ループ形状の第３マスクパターンを形成する工程までは同一であるので説明は省略する。
【００９４】
第３マスクパターン３２を形成した後、図２５左側に示すとおり、全体を覆い、且つ、概略矩形の閉ループ形状の第３マスクパターン３２の４辺のうち、相対するセレクトゲート間に直交する方向に平行する２辺の中央部に相当する部分に開口を設けた抜きのレジストパターン１７を設ける。前記開口は、概略矩形の閉ループ形状の第３マスクパターン３２の、相対するセレクトゲート間に直交する方向に平行する辺の全てのラインについて、前記ラインの概略中央部を完全に露出させるように形成されている。前記レジストパターン１７をマスクとして、第３マスクパターン３２をエッチングすると、図２５右側に示す、最終マスクパターン３３が形成される。
【００９５】
最終マスクパターン３３は、図２５に示すとおり、隣接する２個のメモリセルブロック間を跨いで形成された概略矩形の閉ループ形状のマスクパターンが、相対するセレクトゲート間に平行する方向に中央部で２分割され、隣接する２個のメモリセルブロック間において概略対称の位置に概略Ｕ字型の開ループ形状マスクパターンが配置されることになる。続いてこれをマスクにゲート材１２をドライエッチングすることにより、前記セルゲート形状を形成する。
【００９６】
上述した工程で形成されるため、本発明の第２の実施形態に係る半導体装置のセルゲートは、各メモリセルブロックが、独自のセルゲートを有することとなり、本発明の一実施形態と異なり、１メモリセルブロック単位で消去が可能となる。
【００９７】
また、本発明の第２の実施形態に係る半導体装置においては、セルゲート２２は、当初概略矩形の閉ループ形状に形成され最終的にエッチングにより概略Ｕ字型の開ループ形状に形成されるため、レジストパターンの細りや切れが生じることはない。また、本発明の一実施形態と同様に、複数のセルゲート２２のライン間の間隔は、外周側から内周側に向かって奇数番目の間隔に関し、概略Ｕ字型の開ループ形状のセルゲート２２の２つの角に向かって、徐々に広くなるように設定されている。この結果、レジストパターンの細りや切れが生じることが更に抑制され、最終的に形成されるセルゲート２２のライン間がショートすることはない。
【００９８】
更に、本発明の第２の実施形態に係る半導体装置のセルゲートは、上述の工程で形成されるため、概略Ｕ字型の開ループ形状に形成される複数のセルゲート２２は、相対するセレクトゲート２１間に直交する方向に平行な辺において隣接セルゲート間隔を広げることができる。従って、十分な合わせマージンを取ってコンタクトを設けることができ、コンタクトの若干のずれ等を吸収することができる。
【００９９】
本発明の第２の実施形態に係る半導体装置は、各メモリセルブロックが概略Ｕ字型の開ループ形状の独自のセルゲートを有することを特徴とする。そして、前記概略Ｕ字型の開ループ形状のセルゲートは、当初隣接メモリセルブロック間で概略矩形の閉ループ形状で形成され、形成工程でエッチングによって前記概略Ｕ字型の開ループ形状に分割される。また、前記概略Ｕ字型の開ループ形状のセルゲートは、相対するセレクトゲート間に直交する方向に平行な辺の1辺乃至２辺において隣接セルゲート間隔が広く設定される。しかし、メモリ全体のスペースの関係で、隣接セルゲート間隔を、相対するセレクトゲート間に直交する方向に平行な辺の1辺乃至２辺においてそれほど広く設定できない場合も生じる。本発明の第３の実施形態に係る半導体装置においては、メモリセルブロック内に配置される複数のセルゲートは、概略Ｕ字型の開ループ形状を有し、一つのメモリセルブロック内で、前記複数のセルゲートにおける開ループ形状の開口部とは反対側の部分（背部）が互いに対向して反対方向を向くように配置され、隣接する２個のメモリセルブロックにおいて、それぞれのメモリセルブロック内に配置される前記複数のセルゲートのそれぞれの前記開口部が対向して対称的に配置されることを特徴とする。即ち、１個のメモリセルブロック内で、複数のセルゲートが一対のセレクトゲート間において背合わせの状態で配置されることになる。
【０１００】
図１９は、本発明の第３の実施形態に係る半導体装置のメモリセルブロック２８内のセルゲート２２配置の平面図である。隣接する２個のメモリセルブロック１及び２（２８）が示されているが、各メモリセルブロック１（２８）及びメモリセルブロック２（２８）内の複数のセルゲート２２は、一つのメモリセルブロック２８内において、それらの半数が開ループ形状の開口部とは反対側の部分（背部）で残りの半数と互いに対向するように配置される。即ち、前記開口部が相反する方向（反対方向）を向くように背合わせの状態で複数本ずつ配置される。図１９において、メモリセルブロック１（２８）内の複数のセルゲート２２は、メモリセルブロック１（２８）の２個のセレクトゲートＳＧ１、ＳＧ２（２１）の間に配置される。そして、前記複数のセルゲート２２は、図１９においては、概略Ｕ字型の開ループ形状の開口部がセレクトゲートＳＧ１（２１ａ）の方向を向けて配置されるセルゲート２２と、概略Ｕ字型の開ループ形状の開口部がセレクトゲートＳＧ２（２１ｂ）の方向を向けて配置されるセルゲート２２が４本ずつ背合わせで配置される。
【０１０１】
かかる配置をされたセルゲート２２は、隣接メモリセルブロック２８のセルゲート２２とは切断されており、従って、メモリセルブロック１（２８）及び２（２８）は、それぞれ独自のセルゲート２２を有することになる。その結果、本発明の第３の実施形態に係る半導体装置においては、第２の実施形態に係る半導体装置と同様に、１メモリセルブロック単位で消去が可能となる。
【０１０２】
また、本発明の第３の実施形態に係る半導体装置においては、メモリセルブロック内に配置されるセルゲートが、相対するセレクトゲート間に直交する方向に平行する辺において、隣接セルゲート間隔が広く設定されている。図１９においては、相対するセレクトゲート間に直交する方向に平行な２辺の上部の辺において隣接セルゲート間隔が広く設定されている。従って、この辺にコンタクトを設けることによって、十分な合わせマージンを取ってコンタクトを設けることができ、コンタクトの若干のずれ等を吸収することができる。
【０１０３】
ここで、図１９に示す本発明の第３の実施形態によれば、８本のセルゲート２２が４本ずつ概略対称の位置に背合わせで配置されている。従って、隣接セルゲート間隔が広く設定されている相対するセレクトゲート間に直交する方向に平行な２辺の上部の辺においては、４本ずつのセルゲート２２間に形成される隣接セルゲート間隔は３つである。一方、図１６に示した本発明の第２の実施形態においては、概略Ｕ字型の開ループ形状のセルゲート２２を一つのメモリセルブロック２８内に同一方向に配置するため、８本のセルゲート２２を配置する場合には、８本のセルゲート２２間に形成される隣接セルゲート間隔は７つとなる。従って、配置するセルゲート２２の本数が増加すれば、増加にあわせて隣接セルゲート間隔数も増加することになり、スペース的に配置が困難となることも生じる。本発明の第３の実施形態においては、セルゲート２２を一つのメモリセルブロック内に概略対称の位置に、開ループ形状の開口部を反対方向に向けて背合わせで配置するため、隣接セルゲート間隔は、本発明の第２の実施形態の約半分で済むことになる。従って、スペース的に設定が厳しい場合に有利となる。
【０１０４】
図１９で示した例は、隣接セルゲート間隔を広く設定する辺を、相対するセレクトゲート間に直交する方向に平行な２辺のうち上部の辺に設定しているが、これに限定されるわけではない。図２０及び図２１は本発明の第３の実施形態に係る半導体装置のメモリセルブロック内の他のセルゲート配置の平面図である。図２０に示すように、前記隣接セルゲート間隔が広くなる辺を、相対するセレクトゲート間に直交する方向に平行な２辺のうち下部の辺に設定してもよい。また図２１に示すように、相対するセレクトゲート間に直交する方向に平行な２辺とも広く設定してもよい。設計スペースに合わせて自由に設定できる。
【０１０５】
また、本発明の第３の実施形態においては、概略Ｕ字型の開ループ形状に形成される複数のセルゲートは複数の辺を有し、且つ、前記複数の辺の２辺以上からから形成される角を有し、外周側から内周側に向かってｎ番目のセルゲートと（ｎ＋１）番目(ｎは奇数）のセルゲートが形成する間隔が、所定の位置から前記角に向かって徐々に内周側に広くなるように設定される。この点は上述した本発明の一実施形態及び第２の実施形態と同様である。
【０１０６】
本発明の第３の実施形態に係る半導体装置のセルゲートの製造方法は、上述した本発明の第２の実施形態と同様である。即ち、上述した本発明の第２の実施形態に係る半導体装置のセルゲートの製造方法において、隣接（相対）する２個のセレクトゲートを囲む形で概略矩形の閉ループ形状の第３マスクパターンを形成し、所定の開口を有するレジストパターンを用いて概略Ｕ字型の開ループ形状の最終マスクパターンを形成し、これをマスクにポリシリコン等のゲート材をエッチングして形成する。同じ製造工程で形成されるが、セルゲートの配置が異なるのは概略矩形の閉ループ形状の第３マスクパターンの形成位置が異なるからである。これを図２６、図２７にて説明する。
【０１０７】
本発明の第２の実施形態と第３の実施形態の相違点は、以下のとおりである。例えば隣接するメモリセルブロックａ、ｂ、ｃ及びｄ（各２８）でセルゲートを構成する場合、本発明の第２の実施形態においては、メモリセルブロックａとｂ（各２８）、及びメモリセルブロックｃとｄ（各２８）でそれぞれ概略矩形の閉ループ形状の第３マスクパターンを形成して、これを開口を有するレジストパターンで分割して最終マスクパターンを形成して、前記最終マスクパターンをマスクにしてゲート材をエッチングして形成する（図２６）。従って、形成されたセルゲート２２は、メモリセルブロックａとｂ（各２８）において概略対称となり、また、メモリセルブロックｃとｄ（各２８）において概略対称となる。一方、本発明の第３の実施形態においては、前記隣接する４つのメモリセルブロック２８を例に取ると、メモリセルブロックａとｂ（各２８）、メモリセルブロックｂとｃ（各２８）、メモリセルブロックｃとｄ（各２８）を、それぞれ跨いで概略矩形の閉ループ形状の第３マスクパターンを形成して上述の工程で最終的なセルゲートを形成する（図２７）。従って形成されたセルゲート２２はメモリセルブロックａ、ｂ、ｃ及びｄ（各２８）のそれぞれのメモリセルブロックにおいて、それぞれのメモリセルブロック２８のセレクトゲート間で概略対称となる。但し、本発明の第３の実施形態においては、上述の図２７に示したメモリセルブロックｂ（２８）を例に取ると、隣接する一方のメモリセルブロックａ（２８）との間で閉ループ形状のマスクパターンを共有していたセルゲートの本数と、隣接する他方のメモリセルブロックｃ（２８）との間で閉ループ形状のマスクパターンを共有していたセルゲートの本数を互いに異なる本数とすることも可能である。この場合、複数のセルゲート２８は隣接（相対）するセレクトゲート２１を挟んで概略対称に形成されるが、メモリセルブロック内の２個（１対）のセレクトゲート間では概略対称とはならない。
【０１０８】
図２７に示した本発明の第３の実施形態に係る半導体装置は、１つのメモリセルブロック２８内の複数の概略Ｕ字型の開ループ形状のセルゲート２２が、開ループ形状の開口部とは反対側の部分（背部）で対向するように背合わせの状態で配置される。従って、一つのメモリセルブロック２８内で複数の概略Ｕ字型の開ループ形状のセルゲート２２を前記開口部が同一方向を向くように配置する場合に比して、同一のセルゲート本数配置する場合、相対するセレクトゲート間に直交する方向に平行な２辺を配置するスペースを少なくすることができる。また、前記スペースを同一スペースとした場合には、隣接するセルゲート間の間隔を広く取ることができ、コンタクトを十分な余裕を持って設けることが可能になる。即ち、微細化が進行した場合に十分なセルゲート配置スペースを確保することができる。一方で、図２７に示したセルゲート配置では、互いに背合わせの状態で配置された隣接するセルゲート間のスペースを要求される寸法に制御するうえで精度の高い位置合わせが必要となるが、図２６に示したセルゲート配置においては、このような高精度の位置合わせを行わなくても、メモリセルブロック内の全てのライン幅及びスペースを設計に合わせて規則的に形成することが容易である利点を有する。
【０１０９】
以上の製造工程で製造される本発明の第３の実施形態に係る半導体装置においては、各メモリセルブロックが、独自のセルゲートを有することとなり、本発明の一実施形態と異なり１メモリセルブロック単位で消去が可能となる。また、製造過程でのレジストパターンの細りや切れが生じることが抑制され、ライン間のショートがないセルゲートを提供することができる。
【０１１０】
更に、本発明の第３の実施に係る半導体装置においては、概略Ｕ字型の開ループ形状に形成される複数のセルゲートについて、相対するセレクトゲート間に直交する方向に平行な辺において隣接セルゲート間隔を広げることができる。従って、十分な合わせマージンを取ってコンタクトを設けることができ、コンタクトの若干のずれ等を吸収することができる。
【図面の簡単な説明】
【０１１１】
【図１】本発明の一実施形態に係る半導体装置のメモリセルブロック内のセルゲート配置の平面図である。
【図２】図１に示した本発明の一実施形態に係る半導体装置の概略矩形の閉ループ形状のセルゲートの左側上部角の拡大模式図である。
【図３】製造過程で形成されるレジストパターンの模式図である。
【図４】図３で示されたレジストパターンをスリミングした第１マスクパターンの模式図である。
【図５】ラインを形成する第３マスクパターンの模式図である。
【図６】本発明の一実施形態に係る半導体装置のコンタクトの配置を示す平面図である。
【図７】本発明の一実施形態に係る半導体装置の、第１製造工程を示す断面図である。
【図８】本発明の一実施形態に係る半導体装置の、第２製造工程を示す断面図である。
【図９】本発明の一実施形態に係る半導体装置の、第３製造工程を示す断面図である。
【図１０】本発明の一実施形態に係る半導体装置の、第４製造工程を示す断面図である。
【図１１】本発明の一実施形態に係る半導体装置の、第５製造工程を示す断面図である。
【図１２】本発明の一実施形態における側壁マスクトランスファー技術の第１マスクパターン形成を示す平面図である。
【図１３】本発明の一実施形態における側壁マスクトランスファー技術の第２マスクパターン形成を示す平面図である。
【図１４】本発明の一実施形態における側壁マスクトランスファー技術の第３マスクパターン形成を示す平面図である。
【図１５】本発明の一実施形態における側壁マスクトランスファー技術の最終マスクパターン形成を示す平面図である。
【図１６】本発明の第２の実施形態に係る半導体装置の、メモリセルブロック内の第１のセルゲート配置の平面図である。
【図１７】本発明の第２の実施形態に係る半導体装置の、メモリセルブロック内の第２のセルゲート配置の平面図である。
【図１８】本発明の第２の実施形態に係る半導体装置の、メモリセルブロック内の第３のセルゲート配置の平面図である。
【図１９】本発明の第３の実施形態に係る半導体装置の、メモリセルブロック内の第１のセルゲート配置の平面図である。
【図２０】本発明の第３の実施形態に係る半導体装置の、メモリセルブロック内の第２のセルゲート配置の平面図である。
【図２１】本発明の第３の実施形態に係る半導体装置の、メモリセルブロック内の第３のセルゲート配置の平面図である。
【図２２】本発明の一実施形態に係る半導体装置の、メモリセルブロック内のコンタクト設定例を示す平面図である。
【図２３】図２２に示すコンタクトの拡大図である。
【図２４】本発明の一実施形態に係る半導体装置の、メモリセルブロック内の第２のコンタクト設定例を示す平面図である。
【図２５】本発明の第２の実施形態に係る半導体装置の最終マスクパターン作成過程を示す模式図である。
【図２６】本発明の第２の実施形態に係る半導体装置のセルゲートの形成方法を表す模式図である。
【図２７】本発明の第３の実施形態に係る半導体装置のセルゲートの形成方法を表す模式図である。
【図２８】側壁マスクトランスファー技術を用いてゲートを形成する場合の半導体装置の第１の工程の構成図である。
【図２９】側壁マスクトランスファー技術を用いてゲートを形成する場合の半導体装置の第２の工程の構成図である。
【図３０】側壁マスクトランスファー技術を用いてゲートを形成する場合の半導体装置の第３の工程の構成図である。
【図３１】側壁マスクトランスファー技術を用いてゲートを形成する場合の半導体装置の第４の工程の構成図である。
【図３２】側壁マスクトランスファー技術を用いてゲートを形成する場合の半導体装置の第５の工程の構成図である。
【図３３】側壁マスクトランスファー技術を用いてゲートを形成する場合の一般的なゲート形成を示す模式図である。
【図３４】側壁マスクトランスファー技術を用いてゲートを形成する場合の一般的なゲート形成におけるゲート端のスペースの細りやショートを示す模式図である。
【図３５】本発明の第１の実施形態に係る半導体装置の、メモリセルブロック内の第２のセルゲート配置の平面図である。
【図３６】本発明の第１の実施形態に係る半導体装置の、等価回路図である。
【図３７】本発明の第２の実施形態に係る半導体装置の、等価回路図である。
【符号の説明】
【０１１２】
１０：シリコン基板
１１：ゲート絶縁膜
１２：ゲート材（ポリシリコン膜）
１３：第１ハードマスク
１４：第２ハードマスク
１５：第３ハードマスク
１６：ＢＡＲＣ（Ｂｏｔｔｏｍ反射防止膜）
１７：レジストパターン
２１：セレクトゲート
２１ａ:セレクトゲートＳＧ１
２１ｂ:セレクトゲートＳＧ２
２２：セルゲート
２３：コンタクト
２４：活性領域ＡＡ
２６：配線
２７：配線層
２８：メモリセルブロック
３０：第１マスクパターン
３１：第２マスクパターン
３２：第３マスクパターン
３３：最終マスクパターン
４０：ワード線
４１：ビット線
４２：選択ゲート線ＳＧＤ
４３：選択ゲート線ＳＧＳ
４６：ソース線
４７：ロウデコーダ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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