(57)【要約】      （修正有）【課題】磁気ランダムアクセスメモリの大容量化と製法の提供。【解決手段】第１の固定層Ｐｓ１と第１の記録層Ｆｓと前記第１の固定層及び前記第１の記録層の間に設けられた第１の非磁性層Ｔｓ１とを有し、前記第１の固定層及び前記第１の記録層の電流の向きに応じて磁化方向が平行状態又は反平行状態となる１重トンネル接合素子ＭＴＪｓと、第２及び第３の固定層Ｐｗ１，Ｐｗ２と第２の記録層Ｆｗと前記第２の固定層及び前記第２の記録層の間に設けられた第２の非磁性層Ｔｗ１と前記第３の固定層及び前記第２の記録層の間に設けられた第３の非磁性層Ｔｗ２とを有し、前記第２の固定層及び前記第２の記録層の間に流す電流の向きに応じて前記第２の固定層及び前記第２の記録層の前記磁化方向が平行状態又は反平行状態となる２重トンネル接合素子ＭＴＪｗと、互いに並列接続された前記１重トンネル接合素子及び前記２重トンネル接合素子を有するメモリセルＭＣ。【選択図】図１
2008277542.tif 000002
【特許請求の範囲】
【請求項１】
磁化方向が固定された第１の固定層と磁化方向が反転可能な第１の記録層と前記第１の固定層及び前記第１の記録層の間に設けられた第１の非磁性層とを有し、前記第１の固定層及び前記第１の記録層の間に流す電流の向きに応じて前記第１の固定層及び前記第１の記録層の前記磁化方向が平行状態又は反平行状態となる１重トンネル接合素子と、
磁化方向が固定された第２及び第３の固定層と磁化方向が反転可能な第２の記録層と前記第２の固定層及び前記第２の記録層の間に設けられた第２の非磁性層と前記第３の固定層及び前記第２の記録層の間に設けられた第３の非磁性層とを有し、前記第２の固定層及び前記第２の記録層の間に流す電流の向きに応じて前記第２の固定層及び前記第２の記録層の前記磁化方向が平行状態又は反平行状態となる２重トンネル接合素子と、
互いに並列接続された前記１重トンネル接合素子及び前記２重トンネル接合素子を有するメモリセルに接続されたトランジスタと
を具備することを特徴とする磁気ランダムアクセスメモリ。
【請求項２】
前記１重トンネル接合素子及び前記２重トンネル接合素子が配置された下部電極と、
前記１重トンネル接合素子上に形成された第１の上部電極と、
前記２重トンネル接合素子上に形成された第２の上部電極と、
前記第１及び第２の上部電極上に形成されたビット線と
をさらに具備することを特徴とする請求項１に記載の磁気ランダムアクセスメモリ。
【請求項３】
前記第１及び第２の固定層の上面の高さは等しく、
前記第１及び第２の非磁性層の上面の高さは等しく、
前記第１及び第２の記録層の上面の高さは等しく、
前記第１及び第２の上部電極の上面の高さは等しい
ことを特徴とする請求項２に記載の磁気ランダムアクセスメモリ。
【請求項４】
トランジスタを形成する工程と、
前記トランジスタに接続する下部電極を形成する工程と、
第１の固定層、第１の非磁性層、第１の記録層、第２の非磁性層、第２の固定層、及び第１の上部電極が順に積層された第１の積層部と第３の固定層、第３の非磁性層、第２の記録層、第４の非磁性層、第４の固定層、及び第２の上部電極が順に積層された第２の積層部とを前記下部電極上に形成する工程と、
前記第１及び第２の積層部を覆う層間絶縁膜を形成する工程と、
前記層間絶縁膜の一部を除去し、前記第１の上部電極のみを露出させる工程と、
前記第１の上部電極及び前記第２の固定層を除去し、溝を形成する工程と、
前記溝内に第３の上部電極を形成する工程と、
前記第１及び第３の上部電極にビット線を形成する工程と
を具備し、
前記第１の固定層、前記第１の非磁性層、及び前記第１の記録層で１重トンネル接合素子が形成され、
前記第３の固定層、前記第３の非磁性層、前記第２の記録層、前記第４の非磁性層、及び前記第４の固定層で２重トンネル接合素子が形成され、
前記下部電極及び前記ビット線により互いに並列接続された前記１重トンネル接合素子及び前記２重トンネル接合素子を有するメモリセルに前記トランジスタが接続されていることを特徴とする磁気ランダムアクセスメモリの製造方法。
【請求項５】
前記下部電極を形成した後、前記下部電極上に積層磁性膜を形成する工程と、
前記積層磁性膜上に第１の材料からなる第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に第２の材料からなる第２の絶縁膜を形成する工程と、
前記第２の絶縁膜の側面のみに前記第１の材料からなる第３の絶縁膜を形成する工程と、
前記第３の絶縁膜の周囲及び前記第２の絶縁膜上に前記第２の材料からなる第４の絶縁膜を堆積する工程と、
前記第４の絶縁膜を平坦化し、前記第２及び第３の絶縁膜を露出する工程と、
前記第３の絶縁膜で覆われていない領域の前記第１、第２及び第４の絶縁膜を除去し、前記積層磁性膜上に前記第１及び第３の絶縁膜からなるマスクを形成する工程と、
前記マスクを用いて前記積層磁性膜を除去し、前記第１及び第２の積層部を前記下部電極上に形成する工程と
をさらに具備することを特徴とする請求項４に記載の磁気ランダムアクセスメモリの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スピン注入型の磁気ランダムアクセスメモリ及びその製造方法に関する。
【背景技術】
【０００２】
従来のスピン注入型の磁気ランダムアクセスメモリ（ＭＲＡＭ：Magnetoresistive Random Access Memory）は、１つの選択トランジスタに対して、１つの磁気トンネル接合素子のみを具備する。このため、大容量化することが困難である。
【０００３】
尚、この出願の発明に関連する先行技術文献情報としては、次のようなものがある。
【特許文献１】特開２００５−３４０４６８号公報
【特許文献２】特開２０００−２０８８３１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、大容量化を図ることが可能な磁気ランダムアクセスメモリ及びその製造方法を提供する。
【課題を解決するための手段】
【０００５】
本発明の第１の視点による磁気ランダムアクセスメモリは、磁化方向が固定された第１の固定層と磁化方向が反転可能な第１の記録層と前記第１の固定層及び前記第１の記録層の間に設けられた第１の非磁性層とを有し、前記第１の固定層及び前記第１の記録層の間に流す電流の向きに応じて前記第１の固定層及び前記第１の記録層の前記磁化方向が平行状態又は反平行状態となる１重トンネル接合素子と、磁化方向が固定された第２及び第３の固定層と磁化方向が反転可能な第２の記録層と前記第２の固定層及び前記第２の記録層の間に設けられた第２の非磁性層と前記第３の固定層及び前記第２の記録層の間に設けられた第３の非磁性層とを有し、前記第２の固定層及び前記第２の記録層の間に流す電流の向きに応じて前記第２の固定層及び前記第２の記録層の前記磁化方向が平行状態又は反平行状態となる２重トンネル接合素子と、互いに並列接続された前記１重トンネル接合素子及び前記２重トンネル接合素子を有するメモリセルに接続されたトランジスタとを具備する。
【０００６】
本発明の第２の視点による磁気ランダムアクセスメモリの製造方法は、トランジスタを形成する工程と、前記トランジスタに接続する下部電極を形成する工程と、第１の固定層、第１の非磁性層、第１の記録層、第２の非磁性層、第２の固定層、及び第１の上部電極が順に積層された第１の積層部と第３の固定層、第３の非磁性層、第２の記録層、第４の非磁性層、第４の固定層、及び第２の上部電極が順に積層された第２の積層部とを前記下部電極上に形成する工程と、前記第１及び第２の積層部を覆う層間絶縁膜を形成する工程と、前記層間絶縁膜の一部を除去し、前記第１の上部電極のみを露出させる工程と、前記第１の上部電極及び前記第２の固定層を除去し、溝を形成する工程と、前記溝内に第３の上部電極を形成する工程と、前記第１及び第３の上部電極にビット線を形成する工程とを具備し、前記第１の固定層、前記第１の非磁性層、及び前記第１の記録層で１重トンネル接合素子が形成され、前記第３の固定層、前記第３の非磁性層、前記第２の記録層、前記第４の非磁性層、及び前記第４の固定層で２重トンネル接合素子が形成され、前記下部電極及び前記ビット線により互いに並列接続された前記１重トンネル接合素子及び前記２重トンネル接合素子を有するメモリセルに前記トランジスタが接続されている。
【発明の効果】
【０００７】
本発明によれば、大容量化を図ることが可能な磁気ランダムアクセスメモリ及びその製造方法を提供できる。
【発明を実施するための最良の形態】
【０００８】
本発明の実施の形態を以下に図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【０００９】
［１］メモリセルのレイアウト及び構造
図１は、本発明の一実施形態に係る磁気ランダムアクセスメモリのメモリセルアレイの平面図を示す。図２は、図１のＩＩ−ＩＩ線に沿った断面図を示す。以下に、メモリセルのレイアウト及び構造について説明する。
【００１０】
図１に示すように、１つのメモリセルＭＣは、１重トンネル接合素子ＭＴＪｓと２重トンネル接合素子ＭＴＪｗとからなる２ビットのＭＴＪ（Magnetic Tunnel Junction）素子（磁気抵抗効果素子）を有する。この２ビットのメモリセルＭＣには、１つのトランジスタＴｒが接続されている。
【００１１】
メモリセルＭＣ内において、１重トンネル接合素子ＭＴＪｓと２重トンネル接合素子ＭＴＪｗとは、ビット線ＢＬの延在方向（ｘ方向）に一直線上に配置されている。このように配置されたメモリセルＭＣがｘ方向及びｙ方向にそれぞれ配置され、メモリセルアレイＭＣＡが形成されている。
【００１２】
本図の場合、ｘ方向においては、一直線上に１重トンネル接合素子ＭＴＪｓと２重トンネル接合素子ＭＴＪｗとが交互に配置され、ｙ方向においては、１重トンネル接合素子ＭＴＪｓだけが配置された列と２重トンネル接合素子ＭＴＪｗだけが配置された列とが存在する。
【００１３】
尚、１セル内に１重トンネル接合素子ＭＴＪｓと２重トンネル接合素子ＭＴＪｗとが配置されるのであれば、以下のように変更することは可能である。例えば、ｘ方向において、一直線上に１重トンネル接合素子ＭＴＪｓが連続して配置されたり、２重トンネル接合素子ＭＴＪｗが連続して配置されたりしてもよいし、ｙ方向においては、１重トンネル接合素子ＭＴＪｓと２重トンネル接合素子ＭＴＪｗとが混在した列が存在してもよい。
【００１４】
本実施形態では、最小加工寸法をＦとすると、メモリセルＭＣのビット線ＢＬの延在方向（ｘ方向）の幅は３Ｆであり、ビット線ＢＬの延在方向と垂直な方向（ｙ方向）の幅は２Ｆである。従って、メモリセルＭＣは、６Ｆ２のセル面積で２ビットのＭＴＪ素子（１重トンネル接合素子ＭＴＪｓと２重トンネル接合素子ＭＴＪｗ）を有している。
【００１５】
１つのメモリセルＭＣ内において、１重トンネル接合素子ＭＴＪｓと２重トンネル接合素子ＭＴＪｗとの間の距離、具体的には、１重トンネル接合素子ＭＴＪｓの２重トンネル接合素子ＭＴＪｗ側の側面から２重トンネル接合素子ＭＴＪｗの１重トンネル接合素子ＭＴＪｓの側面までの距離は、Ｆとなる。
【００１６】
ｘ方向に隣接するメモリセルＭＣ、ＭＣｘにおいて、メモリセルＭＣの２重トンネル接合素子ＭＴＪｗとメモリセルＭＣｘの１重トンネル接合素子ＭＴＪｓｘとの距離、具体的には、２重トンネル接合素子ＭＴＪｗの１重トンネル接合素子ＭＴＪｓ側の側面から１重トンネル接合素子ＭＴＪｓｘの２重トンネル接合素子ＭＴＪｗｘ側の側面までの距離は、２Ｆとなる。
【００１７】
ｙ方向に隣接するメモリセルＭＣ、ＭＣｙにおいて、メモリセルＭＣの１重トンネル接合素子ＭＴＪｓ及び２重トンネル接合素子ＭＴＪｗとメモリセルＭＣｙの１重トンネル接合素子ＭＴＪｓｙ及び２重トンネル接合素子ＭＴＪｗｙとの距離、具体的には、１重トンネル接合素子ＭＴＪｓ及び２重トンネル接合素子ＭＴＪｗのメモリセルＭＣｙ側の側面から１重トンネル接合素子ＭＴＪｓｙ及び２重トンネル接合素子ＭＴＪｗｙのメモリセルＭＣ側の側面までの距離は、２Ｆとなる。
【００１８】
図２に示すように、１重トンネル接合素子ＭＴＪｓと２重トンネル接合素子ＭＴＪｗとは、同じ下部電極３０上に配置されている。１重トンネル接合素子ＭＴＪｓ及び２重トンネル接合素子ＭＴＪｗ上には上部電極４１ｓ、４０ｗがそれぞれ配置され、この上部電極４１ｓ、４０ｗ上にビット線ＢＬが配置されている。従って、１重トンネル接合素子ＭＴＪｓ及び２重トンネル接合素子ＭＴＪｗの上端部はビット線ＢＬにつながり、１重トンネル接合素子ＭＴＪｓ及び２重トンネル接合素子ＭＴＪｗの下端部は下部電極３０につながるため、１重トンネル接合素子ＭＴＪｓ及び２重トンネル接合素子ＭＴＪｗは互いに並列接続されている。
【００１９】
１重トンネル接合素子ＭＴＪｓは、磁化方向が固定された固定層（ピン層）Ｐｓ１と、磁化方向が反転可能な記録層（フリー層）Ｆｓと、固定層Ｐｓ１及び記録層Ｆｓの間に設けられたトンネル接合層（非磁性層）Ｔｓ１とを有する。つまり、１重トンネル接合素子ＭＴＪｓは、１つのトンネル接合層Ｔｓ１を強磁性層（固定層Ｐｓ１、記録層Ｆｓ）で挟んでいる。１重トンネル接合素子ＭＴＪｓの記録層Ｆｓ上にはトンネル接合層Ｔｓ２が形成され、このトンネル接合層Ｔｓ２上には上部電極４１ｓが形成されている。固定層Ｐｓ１／トンネル接合層Ｔｓ１／記録層Ｆｓ／トンネル接合層Ｔｓ２／上部電極４１ｓで構成された積層部は、同じ平面形状であり、互いの側面が一致している。尚、本実施形態では、メモリセルアレイＭＣＡ中の全ての１重トンネル接合素子ＭＴＪｓは互いに同じ積層構造である。
【００２０】
２重トンネル接合素子ＭＴＪｗは、磁化方向が固定された固定層Ｐｗ１、Ｐｗ２と、磁化方向が反転可能な記録層Ｆｗと、固定層Ｐｗ１及び記録層Ｆｗの間に設けられたトンネル接合層Ｔｗ１と、固定層Ｐｗ２及び記録層Ｆｗの間に設けられたトンネル接合層Ｔｗ２とを有する。つまり、２重トンネル接合素子ＭＴＪｗは、２つのトンネル接合層Ｔｗ１、Ｔｗ２を強磁性層（固定層Ｐｗ１、Ｐｗ２、記録層Ｆｗ）でそれぞれ挟んでいる。２重トンネル接合素子ＭＴＪｗの固定層Ｐｗ２上には上部電極４０ｗが形成されている。固定層Ｐｗ１／トンネル接合層Ｔｗ１／記録層Ｆｗ／トンネル接合層Ｔｗ２／固定層Ｐｗ２／上部電極４０ｗで構成された積層部は、同じ平面形状であり、互いの側面が一致している。尚、本実施形態では、メモリセルアレイＭＣＡ中の全ての２重トンネル接合素子ＭＴＪｗは互いに同じ積層構造である。
【００２１】
１重トンネル接合素子ＭＴＪｓの積層部と２重トンネル接合素子ＭＴＪｗの積層部とは、例えば、次のような関係がある。固定層Ｐｓ１の膜厚と固定層Ｐｗ１の膜厚とは同じであり、固定層Ｐｓ１の上面と固定層Ｐｗ１の上面とは同じ高さである。トンネル接合層Ｔｓ１の膜厚とトンネル接合層Ｔｗ１の膜厚とは同じであり、トンネル接合層Ｔｓ１の上面とトンネル接合層Ｔｗ１の上面とは同じ高さである。記録層Ｆｓの膜厚と記録層Ｆｗの膜厚とは同じであり、記録層Ｆｓの上面と記録層Ｆｗの上面とは同じ高さである。トンネル接合層Ｔｓ２の膜厚とトンネル接合層Ｔｗ２の膜厚とは同じであり、トンネル接合層Ｔｓ２の上面とトンネル接合層Ｔｗ２の上面とは同じ高さである。上部電極４１ｓの膜厚と固定層Ｐｗ２及び上部電極４０ｗの合計膜厚とは同じであり、上部電極４１ｓの上面と上部電極４０ｗの上面とは同じ高さである。
【００２２】
尚、１重トンネル接合素子ＭＴＪｓのトンネル接合層Ｔｓ２を削除し、そのトンネル接合層Ｔｓ２の膜厚分だけ上部電極４１ｓを厚くし、上部電極４１ｓの上面と上部電極４０ｗの上面とを同じ高さにしてもよい。
【００２３】
［２］メモリセルの製造方法
図３乃至図８は、本発明の一実施形態に係る磁気ランダムアクセスメモリのメモリセルの製造工程図を示す。以下に、磁気ランダムアクセスメモリのメモリセルの製造方法について説明する。
【００２４】
まず、図３に示すように、後述する［３］ＭＴＪ素子の積層部の製造方法により、例えば下部電極３０上に積層部１３ｓ、１３ｗが形成される。積層部１３ｓは、固定層Ｐｓ１／トンネル接合層Ｔｓ１／記録層Ｆｓ／トンネル接合層Ｔｓ２／固定層Ｐｓ２／上部電極４０ｓで形成されている。積層部１３ｗは、固定層Ｐｗ１／トンネル接合層Ｔｗ１／記録層Ｆｗ／トンネル接合層Ｔｗ２／固定層Ｐｗ２／上部電極４０ｗで形成されている。次に、例えばＲＩＥ（Reactive Ion Etching）等のエッチングにより、下部電極３０がセル毎に分離される。これにより、２つの積層部１３ｓ、１３ｗに対して１つの下部電極３０が設けられる。次に、積層部１３ｓ、１３ｗを覆うように例えばシリコン酸化膜からなる層間絶縁膜３２が堆積される。そして、ＣＭＰ（Chemical Mechanical Polish）により層間絶縁膜３２が平坦化される。この際、積層部１３ｓ、１３ｗが露出されないようにする。
【００２５】
次に、図４（ａ）及び（ｂ）に示すように、層間絶縁膜３２上にレジスト３３が塗布される。その後、１つの下部電極３０上に配置された２つの積層部１３ｓ、１３ｗのうち一方の積層部１３ｓ上が開口されるように、レジスト３３が加工される。このレジスト３３の開口部３４の大きさは、例えばＦ×Ｆである。
【００２６】
次に、図５に示すように、レジスト３３をマスクとして、例えばＲＩＥにより、開口部３４から露出する層間絶縁膜３２がエッチングされる。これにより、積層部１３ｓの上部電極４０ｓのみが露出される。その後、レジスト３３が剥離される。
【００２７】
次に、図６に示すように、例えばイオンミリングで積層部１３ｓの固定層Ｐｓ２及び上部電極４０ｓがエッチングされ、トンネル接合層Ｔｓ２が露出される。これにより、溝３５が形成される。
【００２８】
次に、図７に示すように、例えばスパッタリングにより、例えばＴａからなる電極材４１が層間絶縁膜３２上に堆積され、この電極材４１で溝３５が埋め込まれる。その後、例えばＣＭＰにより電極材４１が平坦化され、層間絶縁膜３２が露出される。これにより、積層部１３ｓの上部電極４１ｓが形成される。
【００２９】
次に、図８に示すように、例えばＲＩＥにより層間絶縁膜３２及び上部電極４１ｓがエッチバックされる。これにより、２つの積層部１３ｓ、１３ｗの上部電極４１ｓ、４０ｗが露出される。ここで、積層部１３ｓにおける固定層Ｐｓ１／トンネル接合層Ｔｓ１／記録層Ｆｓによって１重トンネル接合素子ＭＴＪｓが形成され、積層部１３ｗにおける固定層Ｐｗ１／トンネル接合層Ｔｗ１／記録層Ｆｗ／トンネル接合層Ｔｗ２／固定層Ｐｗ２によって２重トンネル接合素子ＭＴＪｗが形成される。
【００３０】
次に、図１及び図２に示すように、例えばスパッタにより上部電極４１ｓ、４０ｗ及び層間絶縁膜３２上に例えばＡｌからなる配線材が堆積され、この配線材がリソグラフィ及びＲＩＥにより加工される。これにより、ビット線ＢＬが形成される。このようにして、互いに並列接続された１重トンネル接合素子ＭＴＪｓ及び２重トンネル接合素子ＭＴＪｗが１メモリセルＭＣ内に形成される。
【００３１】
［３］ＭＴＪ素子の積層部の製造方法
図９乃至図１６は、本発明の一実施形態に係るＭＴＪ素子の積層部の製造工程図を示す。以下に、ＭＴＪ素子の積層部の製造方法について説明する。
【００３２】
まず、図９（ａ）及び（ｂ）に示すように、選択トランジスタ（図示せず）を形成した後、この選択トランジスタに接続するコンタクト１２が絶縁膜１１内に形成される。次に、絶縁膜１１及びコンタクト１２上にＴａからなる下部電極３０が形成され、この下部電極３０上に積層膜１３が形成される。この積層膜１３は、固定層Ｐ１／トンネル接合層Ｔ１／記録層Ｆ／トンネル接合層Ｔ２／固定層Ｐ２／上部電極４０で形成されている。例えば、固定層Ｐ１、Ｐ２はＰｔＭｎ、ＣｏＦｅ、Ｒｕ、ＣｏＦｅＢが順に積層された積層膜からなり、トンネル接合層Ｔ１はＭｇＯからなり、記録層ＦはＣｏＦｅＢからなり、トンネル接合層Ｔ２はＣｕからなり、上部電極４０はＴａからなる。次に、積層膜１３上にシリコン酸化膜１５のエッチングのストッパーであるシリコン窒化膜１４が堆積され、このシリコン窒化膜１４上にシリコン酸化膜１５が堆積される。次に、フォトリソグラフィ工程及びＲＩＥ工程を経て、シリコン酸化膜１５のラインアンドスペースが形成される。このラインアンドスペースのシリコン酸化膜１５及びシリコン窒化膜１４上にシリコン窒化膜１６が堆積される。次に、垂直性の高い異方性エッチング（例えばＲＩＥ）によりシリコン窒化膜１６の一部が除去される。これにより、シリコン酸化膜１５の側壁のみにシリコン窒化膜１６が残される。
【００３３】
次に、図１０に示すように、シリコン窒化膜１４、１６及びシリコン酸化膜１５上にシリコン酸化膜１７が埋め込み性良く堆積される。
【００３４】
次に、図１１に示すように、図１０の構造に対して、ＣＭＰ工程又はＲＩＥ工程によって全面エッチバックが行われる。これにより、シリコン酸化膜１５上に堆積したシリコン窒化膜１６の肩落ち部を除去すると共に、平坦なシリコン酸化膜１５、１７とシリコン窒化膜１６のラインが形成される。その後、シリコン酸化膜１５、１７及びシリコン窒化膜１６上にストッパーであるシリコン窒化膜１８が堆積される。
【００３５】
次に、図１２（ａ）乃至（ｃ）に示すように、シリコン窒化膜１８上にシリコン酸化膜１９が堆積される。次に、フォトリソグラフィ工程及びＲＩＥ工程を経て、シリコン酸化膜１９のラインアンドスペースが形成される。この図１２（ａ）のラインアンドスペースは、図９（ａ）のラインアンドスペースを９０度回転させた向き（ｘ方向）である。次に、ラインアンドスペースのシリコン酸化膜１９及びシリコン窒化膜１８上にシリコン窒化膜２０が堆積される。次に、垂直性の高い異方性エッチング（例えばＲＩＥ）によりシリコン窒化膜２０の一部が除去される。これにより、シリコン酸化膜１９の側壁のみにシリコン窒化膜２０が残される。
【００３６】
次に、図１３（ａ）乃至（ｃ）に示すように、ＲＩＥ工程や薬液等により、シリコン酸化膜１９が除去される。
【００３７】
ここで、図１４（ｂ）に示すように、図１４（ａ）のＸＩＶＢ−ＸＩＶＢ断面では、積層膜１３上に、シリコン窒化膜１４／シリコン窒化膜１６／シリコン窒化膜１８／シリコン窒化膜２０が堆積されている。
【００３８】
図１４（ｃ）に示すように、図１４（ａ）のＸＩＶＣ−ＸＩＶＣ断面では、積層膜１３上に、シリコン窒化膜１４／シリコン窒化膜１６／シリコン窒化膜１８が堆積されている。
【００３９】
図１４（ｄ）に示すように、図１４（ａ）のＸＩＶＤ−ＸＩＶＤ断面では、積層膜１３上に、シリコン窒化膜１４／シリコン窒化膜１６／シリコン窒化膜１８／シリコン窒化膜２０が堆積されている。
【００４０】
図１４（ｅ）に示すように、図１４（ａ）のＸＩＶＥ−ＸＩＶＥ断面では、積層膜１３上に、シリコン窒化膜１４／シリコン酸化膜１５／シリコン窒化膜１８／シリコン窒化膜２０が堆積されている。
【００４１】
従って、シリコン窒化膜１６とシリコン窒化膜２０が交差する領域では、積層膜１３上にシリコン窒化膜１４、１６、１８、２０のみが堆積している。
【００４２】
次に、図１５（ａ）及び（ｂ）に示すように、シリコン窒化膜よりシリコン酸化膜のエッチングが早い条件でＲＩＥが行われる。これにより、積層膜１３上にシリコン窒化膜１４、１６、１８、２０のみからなるハードマスクＨＭが形成される。
【００４３】
ここで、シリコン窒化膜１４、１６、１８、２０のハードマスクＨＭの寸法は、シリコン窒化膜１６、２０によって決定する。ハードマスクＨＭのｘ方向の幅Ｗ１は、シリコン窒化膜１６の堆積膜厚によって制御でき、ハードマスクＨＭのｙ方向の幅Ｗ２は、シリコン窒化膜２０の堆積膜厚によって制御できる。これにより、シリコン窒化膜１４、１６、１８、２０のハードマスクＨＭの寸法を露光装置の解像度に依存せずに自由に設計できる。
【００４４】
次に、図１６（ａ）及び（ｂ）に示すように、ハードマスクＨＭを用いて、イオンミリング工程やＲＩＥ工程によって積層膜１３がエッチングされる。これにより、１つのメモリセルＭＣ内に２つの積層部１３ｓ、１３ｗが形成される。
【００４５】
尚、本実施形態では、ハードマスクＨＭの材料としてシリコン窒化膜を選び、このシリコン窒化膜と選択比が高くとれる材料であるシリコン酸化膜を用いている。しかし、この組み合わせに限定されず、選択比の高くとれる材料を選択することは可能である。例えば、ハードマスクＨＭとなる符号１４、１６、１８、２０の第１の材料と符号１５、１７、１９の第２の材料としては、Ｓｉ、ＳｉＯ、ＳｉＮ、Ｔａ等があげられる。これらの材料のうち、第２の材料が第１の材料よりもエッチングレートが早くなる材料を組み合わせ、さらに、ＲＩＥのエッチング条件を調整するとよい。尚、第１及び第２の材料として同じ材料を選ぶことも可能であり、この場合ＲＩＥ条件でエッチングレートの調整を行う。
【００４６】
［４］多値メモリの原理
［４−１］４値メモリ
図１７は、本発明の一実施形態に係る４値メモリの１重トンネル接合素子及び２重トンネル接合素子の低抵抗状態及び高抵抗状態の抵抗値の説明図を示す。図１８は、本発明の一実施形態に係るメモリセルの４値データの説明図を示す。図１９は、本発明の一実施形態に係る４値メモリの電圧印加時の抵抗変化の特性図を示す。以下に、４値メモリの原理について説明する。
【００４７】
図１７に示すように、本実施形態による１重トンネル接合素子ＭＴＪｓでは、低抵抗状態（０状態）の抵抗値Ｒｍｉｎは「Ｒ」と規定され、高抵抗状態（１状態）の抵抗値Ｒｍａｘは「２Ｒ」と規定される。従って、１重トンネル接合素子ＭＴＪｓのＭＲ（磁気抵抗）比は１００％となる。
【００４８】
一方、本実施形態による２重トンネル接合素子ＭＴＪｗでは、低抵抗状態の抵抗値Ｒｍｉｎは「２Ｒ」と規定され、高抵抗状態の抵抗値Ｒｍａｘは「４Ｒ」と規定される。従って、２重トンネル接合素子ＭＴＪｗのＭＲ比は１００％となる。
【００４９】
この場合、互いに並列接続された１重トンネル接合素子ＭＴＪｓ及び２重トンネル接合素子ＭＴＪｗのメモリセルＭＣの全体の抵抗値は、４つの値をとる。本例では、図１８に示すように、この４値をデータ０〜３と規定する。
【００５０】
データ０は、１重トンネル接合素子ＭＴＪｓ及び２重トンネル接合素子ＭＴＪｗの両方が低抵抗状態（０状態）の場合である。この場合、メモリセルＭＣの全体の抵抗Ωは、Ｒと２Ｒの並列接続された抵抗、すなわち０．６７Ｒとなる。
【００５１】
データ１は、１重トンネル接合素子ＭＴＪｓが低抵抗状態（０状態）、２重トンネル接合素子ＭＴＪｗが高抵抗状態（１状態）の場合である。この場合、メモリセルＭＣの全体の抵抗Ωは、Ｒと４Ｒの並列接続された抵抗、すなわち０．８Ｒとなる。
【００５２】
データ２は、１重トンネル接合素子ＭＴＪｓが高抵抗状態（１状態）、２重トンネル接合素子ＭＴＪｗが低抵抗状態（０状態）の場合である。この場合、メモリセルＭＣの全体の抵抗Ωは、２Ｒと２Ｒの並列接続された抵抗、すなわち１Ｒとなる。
【００５３】
データ３は、１重トンネル接合素子ＭＴＪｓ及び２重トンネル接合素子ＭＴＪｗの両方が高抵抗状態（１状態）の場合である。この場合、メモリセルＭＣの全体の抵抗Ωは、２Ｒと４Ｒの並列接続された抵抗、すなわち１．３Ｒとなる。
【００５４】
次に、図１９を用いて、電圧印加時のメモリセルＭＣの抵抗変化について説明する。
【００５５】
状態Ａでは、１重トンネル接合素子ＭＴＪｓ及び２重トンネル接合素子ＭＴＪｗの両方が低抵抗状態である。この状態Ａを「データ０」と規定する。
【００５６】
この状態Ａから電圧印加量を増加させると、上部固定層Ｐｗ２と下部固定層Ｐｗ１によってスピントルクを受ける記録層Ｆｗの磁化が反転し、２重トンネル接合素子ＭＴＪｗが高抵抗状態になる。これが状態Ｂである。つまり、状態Ｂでは、１重トンネル接合素子ＭＴＪｓは低抵抗状態のままで、２重トンネル接合素子ＭＴＪｗは高抵抗状態となっている。この状態を「データ１」と規定する。
【００５７】
続いて、この状態Ｂから電圧印加量をさらに増大させると、記録層Ｆｓの磁化が反転し、１重トンネル接合素子ＭＴＪｓが高抵抗状態になる。これが状態Ｃである。つまり、状態Ｃでは、１重トンネル接合素子ＭＴＪｓ及び２重トンネル接合素子ＭＴＪｗの両方が高抵抗状態である。この状態Ｃを「データ３」と規定する。
【００５８】
この状態Ｃから電圧印加量を減少させると、上部固定層Ｐｗ２と下部固定層Ｐｗ１によってスピントルクを受ける記録層Ｆｗの磁化が反転し、２重トンネル接合素子ＭＴＪｗが低抵抗状態になる。これが状態Ｄである。つまり、状態Ｄでは、１重トンネル接合素子ＭＴＪｓは高抵抗状態のままで、２重トンネル接合素子ＭＴＪｗは低抵抗状態となっている。この状態を「データ２」と規定する。
【００５９】
続いて、この状態Ｄから電圧印加量をさらに減少させると、記録層Ｆｓの磁化が反転し、１重トンネル接合素子ＭＴＪｓが低抵抗状態になり、状態Ａに戻る。
【００６０】
以上のループにより、１つの選択トランジスタＴｒで４値の抵抗状態を実現することが可能となり、６Ｆ２のセル面積で２ビット（４値）のスピン注入型ＭＲＡＭを形成することが可能となる。
【００６１】
［４−２］３値メモリ
図２０は、本発明の一実施形態に係る３値メモリの１重トンネル接合素子及び２重トンネル接合素子の低抵抗状態及び高抵抗状態の抵抗値の説明図を示す。図２１は、本発明の一実施形態に係るメモリセルの３値データの説明図を示す。図２２は、本発明の一実施形態に係る３値メモリの電圧印加時の抵抗変化の特性図を示す。以下に、３値メモリの原理について説明する。
【００６２】
図２０に示すように、本実施形態による１重トンネル接合素子ＭＴＪｓでは、低抵抗状態（０状態）の抵抗値Ｒｍｉｎは「Ｒ」と規定され、高抵抗状態（１状態）の抵抗値Ｒｍａｘは「２Ｒ」と規定される。従って、１重トンネル接合素子ＭＴＪｓのＭＲ（磁気抵抗）比は１００％となる。
【００６３】
同様に、本実施形態による２重トンネル接合素子ＭＴＪｗでは、低抵抗状態の抵抗値Ｒｍｉｎは「Ｒ」と規定され、高抵抗状態の抵抗値Ｒｍａｘは「２Ｒ」と規定される。従って、２重トンネル接合素子ＭＴＪｗのＭＲ比は１００％となる。
【００６４】
このように、１重トンネル接合素子ＭＴＪｓと２重トンネル接合素子ＭＴＪｗの低抵抗状態の抵抗値Ｒｍｉｎが同じ値になるように規定され、１重トンネル接合素子ＭＴＪｓと２重トンネル接合素子ＭＴＪｗの高抵抗状態の抵抗値Ｒｍａｘが同じ値になるように規定されている。
【００６５】
この場合、互いに並列接続された１重トンネル接合素子ＭＴＪｓ及び２重トンネル接合素子ＭＴＪｗのメモリセルＭＣの全体の抵抗値は、３つの値をとる。本例では、図２１に示すように、この３値をデータ０〜２と規定する。
【００６６】
データ０は、１重トンネル接合素子ＭＴＪｓ及び２重トンネル接合素子ＭＴＪｗの両方が低抵抗状態（０状態）の場合である。この場合、メモリセルＭＣの全体の抵抗Ωは、ＲとＲの並列接続された抵抗、すなわち０．５Ｒとなる。
【００６７】
データ１は、１重トンネル接合素子ＭＴＪｓが低抵抗状態（０状態）、２重トンネル接合素子ＭＴＪｗが高抵抗状態（１状態）の場合と、１重トンネル接合素子ＭＴＪｓが高抵抗状態（１状態）、２重トンネル接合素子ＭＴＪｗが低抵抗状態（０状態）の場合との２つのケースがある。この場合、メモリセルＭＣの全体の抵抗Ωは、Ｒと２Ｒの並列接続された抵抗、すなわち０．６７Ｒとなる。
【００６８】
データ２は、１重トンネル接合素子ＭＴＪｓ及び２重トンネル接合素子ＭＴＪｗの両方が高抵抗状態（１状態）の場合である。この場合、メモリセルＭＣの全体の抵抗Ωは、２Ｒと２Ｒの並列接続された抵抗、すなわち１Ｒとなる。
【００６９】
次に、図２２を用いて、電圧印加時のメモリセルＭＣの抵抗変化について説明する。
【００７０】
状態Ａでは、１重トンネル接合素子ＭＴＪｓ及び２重トンネル接合素子ＭＴＪｗの両方が低抵抗状態である。この状態Ａを「データ０」と規定する。
【００７１】
この状態Ａから電圧印加量を増加させると、上部固定層Ｐｗ２と下部固定層Ｐｗ１によってスピントルクを受ける記録層Ｆｗの磁化が反転し、２重トンネル接合素子ＭＴＪｗが高抵抗状態になる。これが状態Ｂである。つまり、状態Ｂでは、１重トンネル接合素子ＭＴＪｓは低抵抗状態のままで、２重トンネル接合素子ＭＴＪｗは高抵抗状態となっている。この状態を「データ１」と規定する。
【００７２】
続いて、この状態Ｂから電圧印加量をさらに増大させると、記録層Ｆｓの磁化が反転し、１重トンネル接合素子ＭＴＪｓが高抵抗状態になる。これが状態Ｃである。つまり、状態Ｃでは、１重トンネル接合素子ＭＴＪｓ及び２重トンネル接合素子ＭＴＪｗの両方が高抵抗状態である。この状態Ｃを「データ２」と規定する。
【００７３】
この状態Ｃから電圧印加量を減少させると、上部固定層Ｐｗ２と下部固定層Ｐｗ１によってスピントルクを受ける記録層Ｆｗの磁化が反転し、２重トンネル接合素子ＭＴＪｗが低抵抗状態になる。これが状態Ｄである。つまり、状態Ｄでは、１重トンネル接合素子ＭＴＪｓは高抵抗状態のままで、２重トンネル接合素子ＭＴＪｗは低抵抗状態となっている。この状態は、状態Ｂと同様の抵抗値であるため、「データ１」となる。
【００７４】
続いて、この状態Ｄから電圧印加量をさらに減少させると、記録層Ｆｓの磁化が反転し、１重トンネル接合素子ＭＴＪｓが低抵抗状態になり、状態Ａに戻る。
【００７５】
以上のループにより、１つの選択トランジスタＴｒで３値の抵抗状態を実現することが可能となり、６Ｆ２のセル面積で３値のスピン注入型ＭＲＡＭを形成することが可能となる。
【００７６】
［５］書き込み動作
本実施形態では、スピン注入書き込み方式を採用する、このスピン注入書き込みでは、固定層及び記録層の間に流す電流の向きに応じて、固定層及び記録層の磁化方向が平行状態又は反平行状態となる。このため、電流の流す方向を以下のように規定する。
【００７７】
１状態に記録する場合、固定層から記録層の方向に電流を流す。すなわち、電子を記録層側から固定層側へ注入する。これにより、固定層及び記録層の磁化は、逆方向に向き、反平行状態となる。この高抵抗状態を１状態と規定する。
【００７８】
一方、０状態に記録する場合、ＭＴＪ素子ＭＴＪの記録層から固定層の方向に電流を流す。すなわち、電子を固定層側から記録層側へ注入する。これにより、固定層及び記録層の磁化は、同じ方向に向き、平行状態となる。この低抵抗状態を０状態と規定する。
【００７９】
尚、図２に示す２重トンネル接合素子ＭＴＪｗの場合、固定層Ｐｗ１及び記録層Ｆｗの磁化方向が平行状態又は反平行状態に変化することで、０状態又は１状態と規定する。
【００８０】
［６］読み出し動作
本実施形態の読み出し動作では、磁気抵抗（Magneto Resistive）効果を利用する。
【００８１】
選択セルに対応したビット線ＢＬと、読み出しワード線を選択し、読み出し用の選択トランジスタＴｒをオン状態にする。そして、ビット線ＢＬとソース線に電圧を印加することによって１重トンネル接合素子ＭＴＪｓ及び２重トンネル接合素子ＭＴＪｗに読み出し電流を流す。この読み出し電流に基づいて１重トンネル接合素子ＭＴＪｓ及び２重トンネル接合素子ＭＴＪｗからなる１セル全体の抵抗値を読み出し、センスアンプを介した増幅動作によって、“０”、“１”の記録状態を判別する。
【００８２】
尚、読み出し動作時は、定電圧を印加して電流値を読み出してもよいし、定電流を印加して電圧値を読み出してもよい。
【００８３】
［７］ＭＴＪ素子
［７−１］磁化配置
１重トンネル接合素子ＭＴＪｓ及び２重トンネル接合素子ＭＴＪｗの固定層及び記録層の磁化方向は、膜面に対して垂直方向を向いていてもよいし（垂直磁化型）、膜面に対して平行方向に向いていてもよい（平行磁化型、面内磁化型）。
【００８４】
尚、垂直磁化型のＭＴＪ素子であれば、従来のように素子形状の長手方向で磁化方向が決定されることがなくなるという利点がある。
【００８５】
［７−２］材料
１重トンネル接合素子ＭＴＪｓ及び２重トンネル接合素子ＭＴＪｗは、例えば以下のような材料からなる。
【００８６】
固定層及び記録層の材料には、例えば、Ｆｅ、Ｃｏ、Ｎｉ又はそれらの合金、スピン分極率の大きいマグネタイト、ＣｒＯ２、ＲＸＭｎＯ３ーｙ（Ｒ；希土類、Ｘ；Ｃａ、Ｂａ、Ｓｒ）などの酸化物の他、ＮｉＭｎＳｂ、ＰｔＭｎＳｂなどのホイスラー合金などを用いることが好ましい。また、これら磁性体には、強磁性を失わないかぎり、Ａｇ、Ｃｕ、Ａｕ、Ａｌ、Ｍｇ、Ｓｉ、Ｂｉ、Ｔａ、Ｂ、Ｃ、Ｏ、Ｎ、Ｐｄ、Ｐｔ、Ｚｒ、Ｉｒ、Ｗ、Ｍｏ、Ｎｂ、Ｒｕなどの非磁性元素が多少含まれていてもよい。
【００８７】
ここで、固定層は、Ｃｏ、Ｆｅ、Ｎｉ、Ｉｒ、Ｐｔ、Ｍｎ、Ｂ、Ｒｕのいずれかを含む合金で形成することが望ましい。また、記録層は、Ｃｏ、Ｆｅ、Ｎｉ、Ｂのいずれかを含む合金で形成することが望ましい。この際、固定層及び記録層は、このような合金からなる単層膜でもよいし、複数の膜からなる積層膜でもよい。
【００８８】
非磁性層は、常磁性金属又は絶縁酸化物で形成される。ここで、常磁性金属としては、Ｃｕ、Ａｕ、Ａｇ等があげられる。絶縁酸化物としては、Ａｌ２Ｏ３、ＭｇＯ等があげられる。その他、ＳｉＯ２、ＡｌＮ、Ｂｉ２Ｏ３、ＭｇＦ２、ＣａＦ２、ＳｒＴｉＯ２、ＡｌＬａＯ３などの様々な誘電体を使用することができる。これらの誘電体には、酸素、窒素、フッ素欠損が存在していてもよい。
【００８９】
尚、固定層のトンネル接合層と反対側の面には、固定層の磁化方向を固着させるための反強磁性層を設けてもよい。この反強磁性層の材料としては、Ｆｅ−Ｍｎ、Ｐｔ−Ｍｎ、Ｐｔ−Ｃｒ−Ｍｎ、Ｎｉ−Ｍｎ、Ｉｒ−Ｍｎ、ＮｉＯ、Ｆｅ２Ｏ３などを用いることが好ましい。
【００９０】
［７−３］固定層及び記録層
固定層及び記録層の各層は、図示するような単層に限定されない。例えば、固定層及び記録層は、複数の強磁性層からなる積層膜でもよい。固定層及び記録層の少なくとも一方は、第１の強磁性層／非磁性層／第２の強磁性層の３層からなり、第１及び第２の強磁性層の磁化方向が反平行状態となるように磁気結合（層間交換結合）した反強磁性結合構造であってもよいし、第１及び第２の強磁性層の磁化方向が平行状態となるように磁気結合（層間交換結合）した強磁性結合構造であってもよい。
【００９１】
［７−４］トンネル接合層
図２３（ａ）乃至（ｃ）は、本発明の一実施形態に係る１重トンネル接合素子及び２重トンネル接合素子のトンネル接合層の例を示す。
【００９２】
図２３（ａ）に示すように、下方のトンネル接合層Ｔｓ１、Ｔｗ１と上方のトンネル接合層Ｔｓ２、Ｔｗ２とを異なる材料で形成してもよい。例えば、下方のトンネル接合層Ｔｓ１、Ｔｗ１として絶縁酸化物の例えばＭｇＯを用い、上方のトンネル接合層Ｔｓ２、Ｔｗ２として常磁性金属の例えばＣｕを用いる。
【００９３】
図２３（ｂ）に示すように、１重トンネル接合素子ＭＴＪｓの上方のトンネル接合層Ｔｓ２は除去してもよい。すわなち、記録層Ｆｗのトンネル接合層Ｔｓ１と反対側の面に上部電極４１ｓが直接接し、固定層Ｐｗ２のトンネル接合層Ｔｗ２と反対側の面に上部電極４０ｗが直接接する。この場合、トンネル接合層Ｔｓ１は絶縁酸化物で形成することが望ましいため例えばＭｇＯで形成し、このトンネル接合層Ｔｓ１と同一層レベルのトンネル接合層Ｔｗ１もＭｇＯで形成するとよい。トンネル接合層Ｔｓ１、Ｔｗ１を同一材料で同時に形成することでプロセスが容易となるからである。
【００９４】
図２３（ｃ）に示すように、下方のトンネル接合層Ｔｓ１、Ｔｗ１と上方のトンネル接合層Ｔｓ２、Ｔｗ２とを同じ材料で形成してもよい。例えば、トンネル接合層Ｔｓ１、Ｔｗ１、Ｔｗ２としてＭｇＯを用いる。ＭｇＯのような抵抗値の高い材料を用いた場合は、１重トンネル接合素子ＭＴＪｓの上方のトンネル接合層Ｔｓ２は除去することが望ましい。
【００９５】
尚、図２３（ｃ）において、２重トンネル接合素子ＭＴＪｗの下方のトンネル接合層Ｔｗ１の膜厚よりも上方のトンネル接合層Ｔｗ２の膜厚を薄くするとよい。
【００９６】
［７−５］面積
図２４は、本発明の一実施形態に係る１重トンネル接合素子及び２重トンネル接合素子の大きさが異なる例を示す。
【００９７】
図２４に示すように、１重トンネル接合素子ＭＴＪｓの平面形状の面積を２重トンネル接合素子ＭＴＪｗの平面形状の面積よりも大きくしてもよい。これにより、１重トンネル接合素子ＭＴＪｓの抵抗値を２重トンネル接合素子ＭＴＪｗの抵抗値よりも下げることができる。このため、１重トンネル接合素子ＭＴＪｓと２重トンネル接合素子ＭＴＪｗとに抵抗差がより生じ、多値メモリが実現できる。
【００９８】
［８］効果
本発明の一実施形態によれば、１重トンネル接合素子ＭＴＪｓと２重トンネル接合素子ＭＴＪｗを並列接続して１セルを構成し、この１セルに対して１つの選択トランジスタＴｒを接続させている。ここで、１セル内の１重トンネル接合素子ＭＴＪｓ及び２重トンネル接合素子ＭＴＪｗでは、１状態及び０状態において、スピントルクによって磁化反転する閾値電流値が全て異なるため、例えば４値メモリを実現できる。従って、大容量の多ビットスピン注入型磁気ランダムアクセスメモリを実現できる。
【００９９】
その他、本発明は、上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【０１００】
【図１】本発明の一実施形態に係わる磁気ランダムアクセスメモリを示す平面図。
【図２】図１のＩＩ−ＩＩ線に沿った断面図。
【図３】本発明の一実施形態に係わる磁気ランダムアクセスメモリの製造工程を示す断面図。
【図４】図３に続く、本発明の一実施形態に係わる磁気ランダムアクセスメモリの製造工程を示す図であって、図４（ａ）は平面図、図４（ｂ）は図４（ａ）のＩＶＢ−ＩＶＢ線に沿った断面図。
【図５】図４（ａ）及び（ｂ）に続く、本発明の一実施形態に係わる磁気ランダムアクセスメモリの製造工程を示す断面図。
【図６】図５に続く、本発明の一実施形態に係わる磁気ランダムアクセスメモリの製造工程を示す断面図。
【図７】図６に続く、本発明の一実施形態に係わる磁気ランダムアクセスメモリの製造工程を示す断面図。
【図８】図７に続く、本発明の一実施形態に係わる磁気ランダムアクセスメモリの製造工程を示す断面図。
【図９】本発明の一実施形態に係るＭＴＪ素子の積層部の製造工程を示す図であって、図９（ａ）は平面図、図９（ｂ）は図９（ａ）のＩＸＢ−ＩＸＢ線に沿った断面図。
【図１０】図９（ａ）及び（ｂ）に続く、本発明の一実施形態に係るＭＴＪ素子の製造工程を示す断面図。
【図１１】図１０に続く、本発明の一実施形態に係るＭＴＪ素子の積層部の製造工程を示す断面図。
【図１２】図１１に続く、本発明の一実施形態に係るＭＴＪ素子の積層部の製造工程を示す図であって、図１２（ａ）は平面図、図１２（ｂ）は図１２（ａ）のＸＩＩＢ−ＸＩＩＢ線に沿った断面図、図１２（ｃ）は図１２（ａ）のＸＩＩＣ−ＸＩＩＣ線に沿った断面図。
【図１３】図１２（ａ）乃至（ｃ）に続く、本発明の一実施形態に係るＭＴＪ素子の積層部の製造工程を示す図であって、図１３（ａ）は平面図、図１３（ｂ）は図１３（ａ）のＸＩＩＩＢ−ＸＩＩＩＢ線に沿った断面図、図１３（ｃ）は図１３（ａ）のＸＩＩＩＣ−ＸＩＩＩＣ線に沿った断面図。
【図１４】図１４（ａ）は図１３（ａ）の一部拡大図、図１４（ｂ）は図１４（ａ）のＸＩＶＢ−ＸＩＶＢ線に沿った断面図、図１４（ｃ）は図１４（ａ）のＸＩＶＣ−ＸＩＶＣ線に沿った断面図、図１４（ｄ）は図１４（ａ）のＸＩＶＤ−ＸＩＶＤ線に沿った断面図、図１４（ｅ）は図１４（ａ）のＸＩＶＥ−ＸＩＶＥ線に沿った断面図。
【図１５】図１３（ａ）乃至（ｃ）に続く、本発明の一実施形態に係るＭＴＪ素子の積層部の製造工程を示す図であって、図１５（ａ）は平面図、図１５（ｂ）は図１５（ａ）のＸＶＢ−ＸＶＢ線に沿った断面図。
【図１６】図１５（ａ）及び（ｂ）に続く、本発明の一実施形態に係るＭＴＪ素子の積層部の製造工程を示す図であって、図１６（ａ）は平面図、図１６（ｂ）は図１６（ａ）のＸＶＩＢ−ＸＶＩＢ線に沿った断面図。
【図１７】本発明の一実施形態に係る４値メモリの１重トンネル接合素子及び２重トンネル接合素子の低抵抗状態及び高抵抗状態の抵抗値の説明図。
【図１８】本発明の一実施形態に係るメモリセルの４値データの説明図。
【図１９】本発明の一実施形態に係る４値メモリの電圧印加時の抵抗変化の特性図。
【図２０】本発明の一実施形態に係る３値メモリの１重トンネル接合素子及び２重トンネル接合素子の低抵抗状態及び高抵抗状態の抵抗値の説明図。
【図２１】本発明の一実施形態に係るメモリセルの３値データの説明図。
【図２２】本発明の一実施形態に係る３値メモリの電圧印加時の抵抗変化の特性図。
【図２３】本発明の一実施形態に係る１重トンネル接合素子及び２重トンネル接合素子のトンネル接合層の例を示す断面図。
【図２４】本発明の一実施形態に係る１重トンネル接合素子及び２重トンネル接合素子の大きさが異なる例を示す断面図。
【符号の説明】
【０１０１】
１１…絶縁膜、１２…コンタクト、１３…積層膜、１３ｓ、１３ｗ…積層部、１４、１６、１８、２０…シリコン窒化膜、１５、１７、１９、２１…シリコン酸化膜、
３０…下部電極、３２…層間絶縁膜、３３…レジスト、３４…開口部、３５…溝、４１…電極材、４１ｓ、４０ｗ…上部電極、ＭＴＪｓ…１重トンネル接合素子、ＭＴＪｗ…２重トンネル接合素子、Ｐｓ１、Ｐｗ１、Ｐｗ２…固定層、Ｆｓ、Ｆｗ…記録層、Ｔｓ１、Ｔｓ２、Ｔｗ１、Ｔｗ２…トンネル接合層、Ｔｒ…トランジスタ、ＭＣ、ＭＣｘ、ＭＣｙ…メモリセル、ＭＣＡ…メモリセルアレイ、ＢＬ…ビット線、ＨＭ…ハードマスク。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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