(57)【要約】【課題】ライト動作時の消費電力を削減可能な半導体記憶装置を提供する。【解決手段】振幅縮小部１２は入力されたライトデータの振幅を縮小してグローバルデータ伝送路ＧＷ、／ＧＷに伝送し、グローバルデータ伝送路ＧＷ、／ＧＷは複数のメモリセルアレイ部ＭＡ００〜ＭＡｎ１ごとに設けられたライト用センスアンプＳＡ００〜ＳＡｎ１に対して小振幅化されたライトデータを供給し、ライト用センスアンプＳＡ００〜ＳＡｎ１は小振幅化されたライトデータの振幅を増幅した後、ライトデータをメモリセルに書き込む構成にすることにより、ライトデータ伝送時の消費電力を削減し、書き込み不良を防止する。【選択図】図１
2008084484.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルアレイ部を有する半導体記憶装置において、
複数の前記メモリセルアレイ部に対してライトデータを供給するグローバルデータ伝送路と、
入力された前記ライトデータの振幅を縮小し、前記グローバルデータ伝送路に伝送する振幅縮小部と、
前記メモリセルアレイ部ごとに設けられ、小振幅化された前記ライトデータの振幅を増幅した後、前記ライトデータをメモリセルに書き込む振幅増幅部と、
を有することを特徴とする半導体記憶装置。
【請求項２】
前記振幅縮小部は、前記グローバルデータ伝送路と、データ入力側との間にドレイン端子及びソース端子を接続し、オン状態としたｐチャネルＭＯＳＦＥＴを有し、前記ｐチャネルＭＯＳＦＥＴの閾値電圧分、ロウ電圧を引き上げることで、前記振幅を縮小することを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
ライト時には前記グローバルデータ伝送路と前記振幅増幅部とを電気的に接続し、リード時には前記メモリセルアレイ部とリード用センスアンプとを電気的に接続させる切替部を有することを特徴とする請求項１記載の半導体記憶装置
【請求項４】
前記切替部は、前記グローバルデータ伝送路と前記振幅増幅部との間にドレイン端子及びソース端子を接続したｐチャネルＭＯＳＦＥＴを有することを特徴とする請求項３記載の半導体記憶装置。
【請求項５】
前記振幅縮小部は、レベルシフト回路であることを特徴とする請求項１記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体記憶装置に関し、特に、複数のメモリセルアレイ部を有する半導体記憶装置に関する。
【背景技術】
【０００２】
近年のシステムＬＳＩ（Large Scale Integration）の大規模化、高機能化に伴い、所定の機能を有する回路ブロック（以下マクロと呼ぶ）ごとに回路設計を行い、システムＬＳＩの開発期間を短縮することが行われている。ＤＲＡＭ（Dynamic Random Access Memory）やＳＲＡＭ（Static RAM）などの半導体記憶装置も、複数のメモリセルアレイ部やセンスアンプなどを含むようなメモリマクロとして扱われている。
【０００３】
図４は、従来の半導体記憶装置の構成図である。
従来の半導体記憶装置５０は、図示しないメモリセルが配列されたメモリセルアレイ部ＭＡ００、ＭＡ０１、…、ＭＡｎ０、ＭＡｎ１と、各メモリセルアレイ部ＭＡ００〜ＭＡｎ１の列を選択するコラムスイッチＣＳ００、ＣＳ０１、…、ＣＳｎ０、ＣＳｎ１、ライトデータを入力するライトデータ入力部５１、及びリードデータを増幅するセンスアンプ５２を有している。
【０００４】
なお、ここでは、簡略化のためメモリセルアレイ部ＭＡ００〜ＭＡｎ１を列方向に２個行方向にｎ個配置した場合について示している。また、各メモリセルアレイ部ＭＡ００〜ＭＡｎ１は、それぞれ、図示しないメモリセルが一列に配列している構成としている。
【０００５】
各メモリセルにはワード線ＷＬ００、…、ＷＬ０ｍ、…、ＷＬｎ０、…、ＷＬｎｍが接続され、ワード線ＷＬ００〜ＷＬｎｍの電位レベルに応じて、何れかの行のメモリセルが選択される。さらに、各メモリセルには互いに相補のデータが伝送されるビット線ＢＬ、／ＢＬが接続されている。
【０００６】
コラムスイッチＣＳ００〜ＣＳｎ１は、ｎチャネルＭＯＳＦＥＴ（Metallic Oxide Semiconductor Field Effect Transistor）及びｐチャネルＭＯＳＦＥＴから構成されている。ｎチャネルＭＯＳＦＥＴはビット線ＢＬ、／ＢＬとグローバルデータ伝送路ＧＷ、／ＧＷとの間に接続され、ゲート端子に入力されるライト用コラム選択信号ＷＣ００、ＷＣ０１、…、ＷＣｎ０、ＷＣｎ１がＨ（High）レベルの場合（ライト動作の場合）、ビット線ＢＬ、／ＢＬとグローバルデータ伝送路ＧＷ、／ＧＷとを電気的に接続する。ｐチャネルＭＯＳＦＥＴはビット線ＢＬ、／ＢＬとセンスアンプ５２との間に接続され、ゲート端子に入力されるリード用コラム選択信号ＲＣ００、ＲＣ０１、…、ＲＣｎ０、ＲＣｎ１がＬ（Low）レベルの場合（リード動作の場合）、ビット線ＢＬ、／ＢＬとセンスアンプ５２とを電気的に接続する。
【０００７】
ライトデータ入力部５１は、ライトデータを入力してライト許可信号ＷＥＰがアクティブ（例えばＨレベル）の場合には、ライトデータをグローバルデータ伝送路ＧＷに、ライトデータと相補のデータをグローバルデータ伝送路／ＧＷに供給する。
【０００８】
センスアンプ５２は、メモリセルアレイ部ＭＡ００〜ＭＡｎ１から読み出されたリードデータを増幅する。
以下、上記のような従来の半導体記憶装置５０の動作を説明する。
【０００９】
まずリード動作を説明する。
ワード線ＷＬ００〜ＷＬｎｍの何れかが活性化されることによりメモリセルが選択され、リード用コラム選択信号ＲＣ００〜ＲＣｎ１の何れかがＬレベルになると、対応するコラムスイッチＣＳ００〜ＣＳｎ１のｐチャネルＭＯＳＦＥＴがオンする。これによって選択状態となったメモリセルから、リードデータがビット線ＢＬ、／ＢＬ及びｐチャネルＭＯＳＦＥＴを介してセンスアンプ５２に入力される。センスアンプ５２はリードデータを増幅して出力する。
【００１０】
次にライト動作を説明する。
図５は、ライト動作時の信号の様子を示す図である。
ライト動作の前には、ライト許可信号ＷＥＰがＬレベルとなっており、ライトデータ入力部５１は、グローバルデータ伝送路ＧＷ、／ＧＷの電位レベルを共にＨレベルとしている。ここで、あるワード線ＷＬｘの電位がＨレベルとなり、例えば、ライト用コラム選択信号ＷＣ００がＨレベルとなると、そのワード線ＷＬｘ及びコラムスイッチＣＳ００に接続したメモリセルアレイ部ＭＡ００のメモリセルが選択される。
【００１１】
そして、ライト許可信号ＷＥＰがＨレベルになると、ライトデータ入力部５１は、入力されたライトデータを、グローバルデータ伝送路ＧＷ、／ＧＷに伝送する。例えば、入力されたライトデータがＬ（ロウレベル電源電圧ＶＳＳ（以下単にＶＳＳという。））の場合、グローバルデータ伝送路ＧＷはＬ（ＶＳＳ）、グローバルデータ伝送路／ＧＷはＨ（ハイレベル電源電圧ＶＤＤ（以下単にＶＤＤという。））となる。このデータはオン状態であるコラムスイッチＣＳ００のｎチャネルＭＯＳＦＥＴを介してビット線ＢＬ、／ＢＬに伝わり、ビット線ＢＬはＬ、ビット線／ＢＬはＨとなり、選択されたメモリセルに“Ｌ”が書き込まれる。
【００１２】
ところで、例えば、特許文献１には、リード時にグローバルビット線の電位振幅を所定の幅に制限して消費電力を低減する半導体記憶装置が開示されている。
【特許文献１】特開２００４−２１３８２９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかし、図４で示したような従来の半導体記憶装置において、複数のメモリセルアレイ部にライトデータを供給するグローバルデータ伝送路は、記憶容量が大きいほど長配線となり、ライト動作時に、消費電力が増大する問題があった。ここで、ライト動作時に特許文献１のように電位振幅を制限した場合、書き込み不良が生じる可能性があった。
【００１４】
本発明はこのような点に鑑みてなされたものでありライト動作時の消費電力を削減可能な半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００１５】
本発明では上記問題を解決するために、複数のメモリセルアレイ部を有する半導体記憶装置において、図１に示すように、複数のメモリセルアレイ部ＭＡ００〜ＭＡｎ１に対してライトデータを供給するグローバルデータ伝送路ＧＷ、／ＧＷと、入力されたライトデータの振幅を縮小し、グローバルデータ伝送路ＧＷ、／ＧＷに伝送する振幅縮小部１２と、メモリセルアレイ部ＭＡ００〜ＭＡｎ１ごとに設けられ、小振幅化されたライトデータの振幅を増幅した後、ライトデータをメモリセルに書き込むライト用センスアンプ（振幅増幅部）ＳＡ００〜ＳＡｎ１と、を有することを特徴とする半導体記憶装置１０が提供される。
【００１６】
上記の構成によれば、振幅縮小部１２は入力されたライトデータの振幅を縮小してグローバルデータ伝送路ＧＷ、／ＧＷに伝送し、グローバルデータ伝送路ＧＷ、／ＧＷは複数のメモリセルアレイ部ＭＡ００〜ＭＡｎ１ごとに設けられたライト用センスアンプＳＡ００〜ＳＡｎ１に対して小振幅化されたライトデータを供給し、ライト用センスアンプＳＡ００〜ＳＡｎ１は小振幅化されたライトデータの振幅を増幅した後、ライトデータをメモリセルに書き込む。
【発明の効果】
【００１７】
本発明は、振幅縮小部によりグローバルデータ伝送路に伝送するライトデータの振幅を縮小するとともに、メモリセルアレイ部ごとに設けられたライト用センスアンプで、小振幅化されたライトデータの振幅を増幅した後、ライトデータをメモリセルに書き込むので、書き込み不良を引き起こすことなくライト動作時の消費電力を削減することができる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施の形態を図面を参照して詳細に説明する。
図１は、本実施の形態の半導体記憶装置の構成を示す図である。
半導体記憶装置１０は、図示しないメモリセルが配列されたメモリセルアレイ部ＭＡ００、ＭＡ０１、…、ＭＡｎ０、ＭＡｎ１、各メモリセルアレイ部ＭＡ００〜ＭＡｎ１の列を選択するコラムスイッチＣＳａ００、ＣＳａ０１、…、ＣＳａｎ０、ＣＳａｎ１、ライトデータを入力するライトデータ入力部１１、入力されたライトデータの振幅を縮小する振幅縮小部１２、リードデータを増幅するリード用センスアンプ１３、及びメモリセルアレイ部ＭＡ００〜ＭＡｎ１ごとに隣接して設けられたライト用センスアンプＳＡ００、ＳＡ０１、…、ＳＡｎ０、ＳＡｎ１を有している。
【００１９】
なお、ここでは、簡略化のためメモリセルアレイ部ＭＡ００〜ＭＡｎ１を列方向に２個、行方向にｎ個配置した場合について示している。また、各メモリセルアレイ部ＭＡ００〜ＭＡｎ１は、それぞれ、図示しないメモリセルが一列に配列している構成としている。
【００２０】
各メモリセルにはワード線ＷＬ００、…、ＷＬ０ｍ、…、ＷＬｎ０、…、ＷＬｎｍが接続され、ワード線ＷＬ００〜ＷＬｎｍの電位レベルに応じて、何れかの行のメモリセルが選択される。さらに、各メモリセルには互いに相補のデータが伝送されるビット線ＢＬ、／ＢＬが接続されている。
【００２１】
コラムスイッチＣＳａ００〜ＣＳａｎ１は、ライト用コラム選択信号ＷＣ００〜ＷＣｎ１、またはリード用コラム選択信号ＲＣ００〜ＲＣｎ１に応じて、ビット線ＢＬ、／ＢＬをグローバルデータ伝送路ＧＷ、／ＧＷに接続するか、リード用センスアンプ１３に接続するかを切り替える。
【００２２】
各コラムスイッチＣＳａ００〜ＣＳａｎ１は、４つのｐチャネルＭＯＳＦＥＴから構成されている。以下、コラムスイッチＣＳａ００を例にして説明する。
ｐチャネルＭＯＳＦＥＴ２１、２２はビット線ＢＬ、／ＢＬとグローバルデータ伝送路ＧＷ、／ＧＷとの間に接続され、ゲート端子に入力されるライト用コラム選択信号ＷＣ００、ＷＣ０１がＬレベルの場合（ライト動作の場合）、ビット線ＢＬ、／ＢＬとグローバルデータ伝送路ＧＷ、／ＧＷとを電気的に接続する。
【００２３】
一方、ｐチャネルＭＯＳＦＥＴ２３、２４はビット線ＢＬ、／ＢＬとリード用センスアンプ１３との間に接続され、ゲート端子に入力されるリード用コラム選択信号ＲＣ００、ＲＣ０１がＬレベルの場合（リード動作の場合）、ビット線ＢＬ、／ＢＬとリード用センスアンプ１３とを電気的に接続する。
【００２４】
コラムスイッチＣＳａ００〜ＣＳａｎ１において、図４で示した従来の半導体記憶装置５０のようにｎチャネルＭＯＳＦＥＴを用いずに、ｐチャネルＭＯＳＦＥＴを用いた理由については後述する。
【００２５】
ライトデータ入力部１１は、ライトデータを入力してライト許可信号ＷＥＰがアクティブ（例えばＨレベル）の場合には、ライトデータと同じデータ（例えばライトデータが“Ｈ”の場合は“Ｈ”）をダミーデータ伝送路ＤＷに、ライトデータと相補のデータ（例えばライトデータが“Ｈ”の場合は“Ｌ”）をダミーデータ伝送路／ＤＷに供給する。本明細書中では、この相補のデータもライトデータということにする。
【００２６】
振幅縮小部１２は、ダミーデータ伝送路ＤＷ、／ＤＷを介して入力されたライトデータの振幅を縮小し、グローバルデータ伝送路ＧＷ、／ＧＷに伝送する。振幅縮小部１２は、例えば、グローバルデータ伝送路ＧＷ、／ＧＷと、ダミーデータ伝送路ＤＷ、／ＤＷとの間にドレイン端子及びソース端子を接続した２つのｐチャネルＭＯＳＦＥＴ２５、２６で実現することができる。ｐチャネルＭＯＳＦＥＴ２５、２６のゲート端子にはＶＳＳが印加され、常時オン状態となっている。これにより、ダミーデータ伝送路ＤＷ、／ＤＷの何れか一方がＶＳＳの場合、グローバルデータ伝送路ＧＷ、／ＧＷの電位レベルは、ｐチャネルＭＯＳＦＥＴ２５、２６の一方の閾値電圧ΔＶだけＶＳＳに落ちきらず、一方の電位レベルはＶＳＳ＋ΔＶとなり、Ｌレベル電圧が引き上げられ、振幅がΔＶ分だけ縮小する。これによって、小規模な回路構成の振幅縮小部１２で消費電力を削減することができる。
【００２７】
なお、振幅縮小部１２として図１のような回路以外にレベルシフト回路を用いてもよい。その場合、“Ｈ”のライトデータの振幅もＶＤＤ−ΔＶに縮小するようにしてもよい。
リード用センスアンプ１３は、メモリセルアレイ部ＭＡ００〜ＭＡｎ１から読み出されたリードデータを増幅する。
【００２８】
ライト用センスアンプＳＡ００〜ＳＡｎ１は、メモリセルアレイ部ＭＡ００〜ＭＡｎ１ごとに設けられ、小振幅化されたライトデータの振幅を増幅した後、ライトデータをメモリセルに書き込む。
【００２９】
図２は、ライト用センスアンプの構成を示す図である。
ここでは、例としてライト用センスアンプＳＡ００の構成を示している。他のライト用センスアンプＳＡ０１〜ＳＡｎ１も同様の構成である。
【００３０】
ライト用センスアンプＳＡ００は、ｐチャネルＭＯＳＦＥＴ３１、３２とｎチャネルＭＯＳＦＥＴ３３、３４、３５を有している。
ｐチャネルＭＯＳＦＥＴ３１、３２のソース端子にはＶＤＤが印加されている。ｐチャネルＭＯＳＦＥＴ３１のドレイン端子は、ビット線ＢＬ、ｎチャネルＭＯＳＦＥＴ３３のドレイン端子、ｐチャネルＭＯＳＦＥＴ３２及びｎチャネルＭＯＳＦＥＴ３４のゲート端子に接続されている。ｐチャネルＭＯＳＦＥＴ３２のドレイン端子は、ビット線／ＢＬ、ｎチャネルＭＯＳＦＥＴ３４のドレイン端子、ｐチャネルＭＯＳＦＥＴ３１及びｎチャネルＭＯＳＦＥＴ３３のゲート端子に接続されている。ｎチャネルＭＯＳＦＥＴ３３、３４のソース端子は共にｎチャネルＭＯＳＦＥＴ３５のドレイン端子に接続されている。ｎチャネルＭＯＳＦＥＴ３５のソース端子にはＶＳＳが印加されている。またゲート端子にはライト用センスアンプ選択信号ＷＳ００が入力される。
【００３１】
ライト用センスアンプ選択信号ＷＳ００がＨレベルになると、ｎチャネルＭＯＳＦＥＴ３５がオンし、ビット線ＢＬ、／ＢＬの電位レベルは、一方がＶＤＤ、他方がＶＳＳになる。つまり、振幅縮小部１２にてライトデータの振幅が縮小されていた場合には、その振幅が増幅され、元に戻る。
【００３２】
以下、本実施の形態の半導体記憶装置１０の動作を説明する。
まずリード動作を説明する。
ワード線ＷＬ００〜ＷＬｎｍの何れかが活性化され、リード用コラム選択信号ＲＣ００〜ＲＣｎ１の何れかがＬレベルになると、対応するコラムスイッチＣＳａ００〜ＣＳａｎ１のｐチャネルＭＯＳＦＥＴがオンする。
【００３３】
例えば、メモリセルアレイ部ＭＡ００のメモリセルのデータを読み出す場合には、コラムスイッチＣＳａ００のｐチャネルＭＯＳＦＥＴ２３、２４をオンする。リード動作の際には、ライト用コラム選択信号ＷＣ００〜ＷＣｎ１はＨレベルとなっており、ｐチャネルＭＯＳＦＥＴ２１、２２はオフ状態である。
【００３４】
これによって選択状態となったメモリセルから、リードデータがビット線ＢＬ、／ＢＬ及びｐチャネルＭＯＳＦＥＴ２３、２４を介してリード用センスアンプ１３に入力される。リード用センスアンプ１３はリードデータを増幅して出力する。
【００３５】
次にライト動作を説明する。
図３は、ライト動作時の信号の様子を示す図である。
ライト動作の前には、ライト許可信号ＷＥＰがＬレベルとなっており、ライトデータ入力部１１は、ダミーデータ伝送路ＤＷ、／ＤＷの電位レベルを共にＨレベルとしている。ここで、あるワード線ＷＬｘの電位がＨレベルとなり、ライト用コラム選択信号ＷＣ００がＬレベルとなると、そのワード線ＷＬｘ及びコラムスイッチＣＳａ００に接続されているメモリセルアレイ部ＭＡ００のメモリセルが選択される。
【００３６】
そして、ライト許可信号ＷＥＰがＨレベルになると、ライトデータ入力部１１は、入力されたライトデータを、ダミーデータ伝送路ＤＷ、／ＤＷを介して、振幅縮小部１２に伝送する。
【００３７】
例えば、入力されたライトデータがＬの場合、ダミーデータ伝送路ＤＷはＬ、ダミーデータ伝送路／ＤＷはＨとなる。このとき図３のように、グローバルデータ伝送路ＧＷの電位レベルもＶＳＳに低下しようとするが、振幅縮小部１２のｐチャネルＭＯＳＦＥＴ２５の閾値電圧ΔＶにより、ＶＳＳに下がりきらずグローバルデータ伝送路ＧＷの振幅がΔＶ分縮小し、ＶＳＳ＋ΔＶとなる。なお、このときのグローバルデータ伝送路／ＧＷはＨとなるが、電位レベルはＶＤＤであり、振幅は変わらない。
【００３８】
一方、入力されたライトデータがＨの場合、ダミーデータ伝送路ＤＷはＨ、ダミーデータ伝送路／ＤＷはＬとなる。すると、グローバルデータ伝送路／ＧＷの電位レベルは、振幅縮小部１２のｐチャネルＭＯＳＦＥＴ２６の閾値電圧ΔＶによりＶＳＳ＋ΔＶとなり、振幅がΔＶ分縮小される。
【００３９】
ライト用コラム選択信号ＷＣ００はＬレベルであるので、グローバルデータ伝送路ＧＷ、／ＧＷのライトデータはビット線ＢＬ、／ＢＬに伝送される。すなわち、ライトデータに応じて、ビット線ＢＬまたはビット線／ＢＬの一方の電位レベルもＶＳＳ＋ΔＶになり、他方の電位レベルはＶＤＤとなる。そしてあるタイミングで、ライト用センスアンプ選択信号ＷＳ００をＨレベルにすると、ライト用センスアンプＳＡ００が起動し、ＶＳＳ＋ΔＶとなっていたビット線ＢＬまたはビット線／ＢＬの電位レベルをＶＳＳに戻す。これにより、メモリセルアレイ部ＭＡ００のメモリセルへの誤書き込みを防止することができる。
【００４０】
なお、本実施の形態の半導体記憶装置１０では、コラムスイッチＣＳａ００のｐチャネルＭＯＳＦＥＴ２１、２２を介して、ビット線ＢＬ、／ＢＬとグローバルデータ伝送路ＧＷ、／ＧＷとを接続しているので、ライト用センスアンプでビット線ＢＬ、／ＢＬの電位レベルがＶＳＳに戻されても、グローバルデータ伝送路ＧＷ、／ＧＷの電位はＶＳＳに引き戻されることがない。
【００４１】
このように、本実施の形態の半導体記憶装置１０によれば、ライト時にグローバルデータ伝送路ＧＷ、／ＧＷを伝送するライトデータの振幅を縮小することができるので、グローバルデータ伝送路ＧＷ、／ＧＷが長配線となっても、消費電力を削減することができる。また、振幅を縮小したライトデータを、メモリセルアレイ部ＭＡ００〜ＭＡｎ１ごとに隣接して配置したライト用センスアンプＳＡ００〜ＳＡｎ１により増幅して、メモリセルに書き込むようにしたので、書き込み不良を防止することができる。
【００４２】
なお、上記では簡略化のため、メモリセルアレイ部を列方向に２個配置した場合ついて説明したが、３以上配置するようにしてもよい。その場合、ライト用センスアンプ及びコラムスイッチをメモリセルアレイ部ごとに設ける。
【００４３】
また上記の説明では、メモリセルアレイ部は１列のメモリセルが配列されているとしたが、２列以上としてもよい。なお、その場合には、コラムスイッチ及び図２で示したライト用センスアンプを列数分だけ設ければよい。
【図面の簡単な説明】
【００４４】
【図１】本実施の形態の半導体記憶装置の構成を示す図である。
【図２】ライト用センスアンプの構成を示す図である。
【図３】ライト動作時の信号の様子を示す図である。
【図４】従来の半導体記憶装置の構成図である。
【図５】従来の半導体記憶装置のライト動作時の信号の様子を示す図である。
【符号の説明】
【００４５】
１０  半導体記憶装置
１１  ライトデータ入力部
１２  振幅縮小部
１３  リード用センスアンプ
２１、２２、２３、２４、２５、２６  ｐチャネルＭＯＳＦＥＴ
ＢＬ、／ＢＬ  ビット線
ＣＳａ００〜ＣＳａｎ１  コラムスイッチ
ＤＷ、／ＤＷ  ダミーデータ伝送路
ＧＷ、／ＧＷ  グローバルデータ伝送路
ＭＡ００〜ＭＡｎ１  メモリセルアレイ部
ＳＡ００〜ＳＡｎ１  ライト用センスアンプ
ＷＬ００〜ＷＬｎｍ  ワード線
【図１】
2008084484.tif 000003
【図２】
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【図３】
2008084484.tif 000005
【図４】
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【図５】
2008084484.tif 000007