(57)【要約】【課題】メモリセルの書き込み特性の悪化を防止できる。【解決手段】本発明の例に関わる不揮発性半導体メモリは、半導体基板１内に設けられる２つの拡散層９と、チャネル領域表面に設けられるゲート絶縁膜２と、ゲート絶縁膜２上に設けられる積層ゲート電極と、積層ゲート電極を覆う層間絶縁膜１０とを具備し、積層ゲート電極は、ゲート絶縁膜２上に設けられる第１のゲート電極３と、第１のゲート電極３上に設けられるゲート間絶縁膜４と、ゲート間絶縁膜４上に設けられ第２のゲート電極５と、第２のゲート電極５上に設けられる第３のゲート電極１１とを有し、第２のゲート電極５のチャネル長方向の側面と、前記層間絶縁膜１０の間には、酸化膜８が介在し、第３のゲート電極１１のチャネル長方向の側面は、層間絶縁膜１０に接触することを備える。【選択図】図３
2008294149.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、前記半導体基板内に設けられる２つの拡散層と、前記２つの拡散層間のチャネル領域表面に設けられるゲート絶縁膜と、前記ゲート絶縁膜上に設けられる積層ゲート電極と、前記積層ゲート電極を覆う層間絶縁膜とを具備し、前記積層ゲート電極は、前記ゲート絶縁膜上に設けられる第１のゲート電極と、前記第１のゲート電極上に設けられるゲート間絶縁膜と、前記ゲート間絶縁膜上に設けられ第２のゲート電極と、前記第２のゲート電極上に設けられる第３のゲート電極とを有し、前記第２のゲート電極のチャネル長方向の側面と、前記層間絶縁膜の間には、酸化膜が介在し、前記第３のゲート電極のチャネル長方向の側面は、前記層間絶縁膜に接触することを特徴とする不揮発性半導体メモリ。
【請求項２】
半導体基板と、前記半導体基板内に設けられる２つの拡散層と、前記２つの拡散層間のチャネル領域表面に設けられるゲート絶縁膜と、前記ゲート絶縁膜上に設けられる積層ゲート電極と、前記積層ゲート電極を覆う層間絶縁膜とを具備し、前記積層ゲート電極は、前記ゲート絶縁膜上に設けられる第１のゲート電極と、前記第１のゲート電極上に設けられるゲート間絶縁膜と、前記ゲート間絶縁膜上に設けられ第２のゲート電極と、前記第２のゲート電極上に設けられる第３のゲート電極とを有し、前記第３のゲート電極は、酸化膜を介して、前記第２のゲート電極のチャネル長方向の側面を覆い、前記第２のゲート電極のチャネル長方向の側面と、前記層間絶縁膜の間には、前記第３のゲート電極と前記酸化膜が介在し、前記第３のゲート電極のチャネル長方向の側面は、前記層間絶縁膜と直接接触することを特徴とする不揮発性半導体メモリ。
【請求項３】
半導体基板上の第１のゲート電極材上に、ゲート間絶縁膜材を形成する工程と、前記ゲート間絶縁膜材上に、第２のゲート電極材を形成する工程と、前記第２のゲート電極材上に、マスク膜を形成する工程と、前記マスク膜、前記第２のゲート電極材、前記ゲート間絶縁膜材、前記第１のゲート電極材を順次エッチングし、積層ゲート電極を形成する工程と、熱酸化処理により、前記積層ゲート電極の側面上に、酸化膜を形成する工程と、前記酸化膜の形成後に、前記積層ゲート電極をマスクとして、前記半導体基板内に、拡散層を自己整合的に形成する工程と、前記拡散層を形成した後、前記マスク膜を除去し、前記積層ゲート電極上に第３のゲート電極を形成する工程とを具備することを特徴とする不揮発性半導体メモリの製造方法。
【請求項４】
半導体基板上の第１のゲート電極材上に、ゲート間絶縁膜材を形成する工程と、前記ゲート間絶縁膜材上に、第２のゲート電極材を形成する工程と、前記第２のゲート電極材上に、マスク膜を形成する工程と、前記マスク膜、前記第２のゲート電極材、前記ゲート間絶縁膜材、前記第１のゲート電極材を順次エッチングし、積層ゲート電極を形成する工程と、熱酸化処理により、前記積層ゲート電極の側面上に、酸化膜を形成する工程と、前記酸化膜の形成後に、前記積層ゲート電極をマスクとして、前記半導体基板内に、拡散層を自己整合的に形成する工程と、前記酸化膜上に、コンタクト保護膜としての絶縁膜を形成する工程と、前記拡散層を形成した後、前記マスク膜を除去し、前記積層ゲート電極上に第３のゲート電極を形成する工程とを具備することを特徴とする不揮発性半導体メモリの製造方法。
【請求項５】
前記第３のゲート電極は、前記半導体基板上に、前記積層ゲート電極を覆う層間絶縁膜を形成する工程と、前記層間絶縁膜の上面を前記マスク膜の上面と一致させる工程と、前記マスク膜を除去し、前記第２のゲート電極材の上面と前記層間絶縁膜の側面から構成される凹部を形成する工程と、前記凹部に第３のゲート電極材を自己整合的に埋め込む工程とにより形成されることを特徴とする請求項３又は４に記載の不揮発性半導体メモリの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体メモリの製造方法に係り、ゲート電極に金属シリサイドを含むメモリセルの製造方法に関する。
【背景技術】
【０００２】
近年、不揮発性半導体メモリ、例えば、ＮＯＲ型又はＮＡＮＤ型フラッシュメモリは、様々な電子機器に搭載されている。
【０００３】
フラッシュメモリは、例えば、複数の積層ゲート構造のメモリセルから構成され、このメモリセルのフローティングゲート電極に、電子を注入することによって、データの書き込みを行っている。
【０００４】
ＮＯＲ型フラッシュメモリの書き込み動作は、コントロールゲート電極（ワード線）に例えば、２０Ｖ程度の書き込み電圧を印加し、ホットエレクトロン効果によって、電子を電荷蓄積層としてフローティングゲート電極に注入している。
【０００５】
メモリセルの製造プロセスにおいて、積層ゲート電極のゲート加工後に、イオン注入保護膜及びゲート端への電界集中を防止するための酸化膜を形成するために、ゲート側壁酸化工程が行われる。
【０００６】
メモリセルの積層ゲート電極は、メモリセルのコントロールゲート電極上に、例えば、タングステンシリサイド（ＷＳｉ）等の低抵抗率層がさらに形成され、ポリサイド構造のコントロールゲート電極（ワード線）を構成している（例えば、特許文献１及び２参照）。
【０００７】
この構成の場合、側壁酸化工程が行われると、ＷＳｉの酸化速度が、他の積層ゲートを構成する材料（ポリシリコン）の酸化速度よりも速いため、ゲート側面上に形成される酸化膜は、均一な膜厚とならない。  
即ち、ＷＳｉは過剰に酸化されて、大きく膨らんだ酸化膜（以下、過剰酸化膜と呼ぶ）が形成されてしまう。
【０００８】
一般に、メモリセルのソース／ドレイン拡散層は、積層ゲート電極形成後に、ゲート電極をマスクとして、半導体基板内に、自己整合的に形成される。
【０００９】
しかし、上述のように、ＷＳｉのチャネル長方向側面上に過剰酸化膜による膨らみがあると、ソース／ドレイン拡散層形成のためのイオン注入の際に、オフセットが生じ、ソース／ドレイン拡散層が積層ゲート電極のゲート端から離れた場所に形成されてしまう。
【００１０】
このソース／ドレイン拡散層のゲート端からのずれの影響は、メモリセルの微細化が進むにつれて顕著に現れ、メモリセルの駆動能力が低下し、書き込みに十分なホットエレクトロン効果が得られない。
【００１１】
それゆえ、メモリセルの書き込み特性が悪化するという問題が生じる。
【特許文献１】特開平８−６４７０２号公報
【特許文献２】特開平１０−１７３１７９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
本発明は、メモリセルの書き込み特性の悪化を防止できる技術を提案する。
【課題を解決するための手段】
【００１３】
本発明の例の不揮発性半導体メモリは、半導体基板と、前記半導体基板内に設けられる２つの拡散層と、前記２つの拡散層間のチャネル領域表面に設けられるゲート絶縁膜と、前記ゲート絶縁膜上に設けられる積層ゲート電極と、前記積層ゲート電極を覆う層間絶縁膜とを具備し、前記積層ゲート電極は、前記ゲート絶縁膜上に設けられる第１のゲート電極と、前記第１のゲート電極上に設けられるゲート間絶縁膜と、前記ゲート間絶縁膜上に設けられ第２のゲート電極と、前記第２のゲート電極上に設けられる第３のゲート電極とを有し、前記第２のゲート電極のチャネル長方向の側面と、前記層間絶縁膜の間には、酸化膜が介在し、前記第３のゲート電極のチャネル長方向の側面は、前記層間絶縁膜に接触することを備える。
【００１４】
本発明の例の不揮発性半導体メモリは、半導体基板と、前記半導体基板内に設けられる２つの拡散層と、前記２つの拡散層間のチャネル領域表面に設けられるゲート絶縁膜と、前記ゲート絶縁膜上に設けられる積層ゲート電極と、前記積層ゲート電極を覆う層間絶縁膜とを具備し、前記積層ゲート電極は、前記ゲート絶縁膜上に設けられる第１のゲート電極と、前記第１のゲート電極上に設けられるゲート間絶縁膜と、前記ゲート間絶縁膜上に設けられ第２のゲート電極と、前記第２のゲート電極上に設けられる第３のゲート電極とを有し、前記第３のゲート電極は、酸化膜を介して、前記第２のゲート電極のチャネル長方向の側面を覆い、前記第２のゲート電極のチャネル長方向の側面と、前記層間絶縁膜の間には、前記第３のゲート電極と前記酸化膜が介在し、前記第３のゲート電極のチャネル長方向の側面は、前記層間絶縁膜と直接接触することを備える。
【００１５】
本発明の例に関わる不揮発性半導体メモリの製造方法は、半導体基板上の第１のゲート電極材上に、ゲート間絶縁膜材を形成する工程と、前記ゲート間絶縁膜材上に、第２のゲート電極材を形成する工程と、前記第２のゲート電極材上に、マスク膜を形成する工程と、前記マスク膜、前記第２のゲート電極材、前記ゲート間絶縁膜材、前記第１のゲート電極材を順次エッチングし、積層ゲート電極を形成する工程と、熱酸化処理により、前記積層ゲート電極の側面上に、酸化膜を形成する工程と、前記酸化膜の形成後に、前記積層ゲート電極をマスクとして、前記半導体基板内に、拡散層を自己整合的に形成する工程と、前記拡散層を形成した後、前記マスク膜を除去し、前記積層ゲート電極上に第３のゲート電極を形成する工程とを備える。
【００１６】
本発明の例に関わる不揮発性半導体メモリの製造方法は、半導体基板上の第１のゲート電極材上に、ゲート間絶縁膜材を形成する工程と、前記ゲート間絶縁膜材上に、第２のゲート電極材を形成する工程と、前記第２のゲート電極材上に、マスク膜を形成する工程と、前記マスク膜、前記第２のゲート電極材、前記ゲート間絶縁膜材、前記第１のゲート電極材を順次エッチングし、積層ゲート電極を形成する工程と、熱酸化処理により、前記積層ゲート電極の側面上に、酸化膜を形成する工程と、前記酸化膜の形成後に、前記積層ゲート電極をマスクとして、前記半導体基板内に、拡散層を自己整合的に形成する工程と、前記酸化膜上に、コンタクト保護膜としての絶縁膜を形成する工程と、前記拡散層を形成した後、前記マスク膜を除去し、前記積層ゲート電極上に第３のゲート電極を形成する工程とを備える。
【発明の効果】
【００１７】
本発明の例によれば、メモリセルの書き込み特性の悪化を防止できる。
【発明を実施するための最良の形態】
【００１８】
１．  実施形態  
（１）  第１の実施形態  
（ａ）  構造  
図１は、フラッシュメモリの全体構成を示すレイアウト図である。
【００１９】
メモリセルアレイ１００は、複数のメモリセルが、アレイ状に配列されている。また、メモリセルアレイ１００の周辺には、センスアンプ回路１１０、ロウデコーダ回路１２０及び制御回路１３０などの周辺回路が配置される。
【００２０】
メモリセルアレイ１００は、例えば、図２に示すような、ＮＯＲ型メモリセルアレイの回路構成で、複数のメモリセルＭＣが接続されている。尚、メモリセルアレイ１００の回路構成は、これに限定されず、ＮＡＮＤ型メモリセルアレイなど、他の回路構成でもよい。
【００２１】
図２に示すように、点線で囲まれたＵは、１つのＮＯＲセルユニットを示す。複数のＮＯＲセルユニットＵは、メモリセルアレイ１００内に、ワード線が延びる方向（ｘ方向）に隣接して配置される。
【００２２】
ＮＯＲセルユニットＵ内において、隣接する２つのメモリセルＭＣは、ソース及びドレインを共有している。そして、共有ソースには、ソース線ＳＬ１〜ＳＬｎが接続され、共有ドレインには、ビット線ＢＬ１〜ＢＬｎが、それぞれ接続されている。
【００２３】
更に、各ワード線ＷＬ１〜ＷＬｎが、ｘ方向に隣接するＮＯＲセルユニットＵ間で、メモリセルトランジスタのゲートに、共通接続される。
【００２４】
図３及び図４を用いて、メモリセルアレイ１００内に設けられる１つのメモリセルＭＣの構造について説明する。図３は、１つのメモリセルＭＣのチャネル長方向（ｙ方向）の断面図を示し、図４は、１つのメモリセルＭＣのチャネル幅方向（ｘ方向）の断面図を示す。
【００２５】
図３に示すように、メモリセルＭＣは、フローティングゲート電極（第１のゲート電極）３、コントロールゲート電極（第２のゲート電極）５及び低抵抗率のゲート電極（第３のゲート電極）１１が積層された積層ゲート構造のＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタとなっている。
【００２６】
フローティングゲート電極３は、例えば、ポリシリコンから構成され、半導体基板１表面のゲート絶縁膜２上に設けられる。フローティングゲート電極３は、電荷蓄積層と機能し、フローティングゲート電極３に、電子（電荷）が注入されることにより、データの書き込みが行われている。
【００２７】
コントロールゲート電極５は、例えば、ポリシリコンから構成され、ゲート間絶縁膜４を介して、フローティングゲート電極３上に設けられる。そして、コントロールゲート電極５は、例えば、図４に示すように、フローティングゲート電極３のチャネル幅方向の側面を、ゲート間絶縁膜４の側面を覆っている。尚、ゲート間絶縁膜４は、シリコン酸化膜、シリコン窒化膜、Ａｌ２Ｏ３、ＨｆＳｉＯＮ等の高誘電体膜の単層膜或いはこれらの多層膜である。
【００２８】
コントロールゲート電極５上には、低抵抗率のゲート電極１１が配置され、コントロールゲート電極５とゲート電極１１により、図２に示すワード線ＷＬ１〜ＷＬｎを構成している。
【００２９】
ゲート電極１１は、例えば、タングステンシリサイド（ＷＳｉ）、コバルトシリサイド（ＣｏＳｉ）等の金属シリサイド、又は、金属シリサイドよりも抵抗率の低い、銅（Ｃｕ）、アルミニウム（Ａｌ）等のメタル材が用いられる。
【００３０】
また、半導体基板１内には、ソース／ドレイン拡散層９が設けられ、ソース／ドレイン拡散層９の端部がメモリセルＭＣのゲート端に接触している。このソース／ドレイン拡散層９は、上記の積層ゲート電極をマスクとして、自己整合的に形成される。
【００３１】
積層ゲート電極の側面上には、酸化膜８が設けられている。酸化膜８は、イオン注入保護膜及びゲート端での電界の集中を防止する膜（以下、電界集中防止膜と呼ぶ）として、機能する。
【００３２】
本実施形態において、上記の酸化膜８を形成する際に、第３のゲート電極１１（金属シリサイド）が過剰に酸化されて形成される過剰酸化膜は、第３のゲート電極１１のチャネル長方向の側面上になく、ゲート電極１１のチャネル長方向の側面が平坦な構造となっている。
【００３３】
そして、積層ゲート電極は、層間絶縁膜１０により覆われ、フローティングゲート電極３及びコントロールゲート電極５のチャネル長方向の側面と層間絶縁膜１０との間には、酸化膜８が介在し、ゲート電極１１のチャネル長方向の側面は、層間絶縁膜１０と直接接触する構造となっている。
【００３４】
この構造は、酸化膜８が金属シリサイドを含まない積層ゲート電極の側面上に形成された後に、ソース／ドレイン拡散層９が、積層ゲート電極をマスクとして、半導体基板１内に形成され、それから、金属シリサイドから構成される第３のゲート電極１１がコントロールゲート電極５上に形成されることで得られる。
【００３５】
このようにメモリセルを形成することで、例えば、金属シリサイドから構成される第３のゲート電極１１は、ソース／ドレイン拡散層９の形成前に酸化されない。
【００３６】
そのため、本実施形態によれば、従来のように、イオン注入保護膜及び電界集中防止膜として機能する酸化膜８を形成するための熱酸化工程により、金属シリサイドからなるゲート電極１１の側面上に過剰酸化膜が形成されることはない。
【００３７】
それゆえ、その過剰酸化膜によって、積層ゲート電極をマスクして自己整合的形成されるソース／ドレイン拡散層９が、ゲート端から離れて形成されるのを防止できる。
【００３８】
したがって、本実施形態によれば、ソース／ドレイン拡散層９が、ゲート端から離れて形成されるのを防止することができる。
【００３９】
また、本実施形態では、第３のゲート電極１１は、高温の熱処理が施されない。それゆえ、第３のゲート電極１１に、例えば、Ａｌなどの比較的融点が低いメタル材を用いても、Ａｌ原子が半導体基板１内に拡散して、固定電荷を形成することはない。それゆえ、金属シリサイドよりも抵抗率の低いメタル材を用いることもできる。
【００４０】
以上のように、本実施形態によれば、書き込み特性等のメモリセルの動作特性が悪化するのを防止できる。
【００４１】
（ｂ）  製造方法  
図５乃至図１４を用いて、本発明の第１の実施形態の製造方法について説明する。尚、本発明の実施形態において、簡単化のため、１つのメモリセルのみを図示して、その製造方法について説明する。
【００４２】
はじめに、図５に示すように、半導体基板１表面に、ゲート絶縁膜２が、例えば、熱酸化法により形成される。次に、ゲート絶縁膜２上に、例えば、ポリシリコンからなるフローティングゲート電極材（第１のゲート電極材）３が、例えば、ＣＶＤ（Ｃｈｅｍｉｃｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により堆積される。
【００４３】
フローティングゲート電極材３が所望のチャネル幅となるように加工された後、フローティングゲート電極材３上に、ゲート間絶縁膜材４及びコントロールゲート電極材（第２のゲート電極材）５が、例えば、ＣＶＤ法により、順次堆積される。  
ゲート間絶縁膜４は、例えば、シリコン酸化膜、シリコン窒化膜、Ａｌ２Ｏ３、ＨｆＳｉＯＮ等の高誘電体膜の単層膜、或いは、これらの積層膜である。  
また、コントロールゲート電極材５は、例えば、ポリシリコン膜である。
【００４４】
さらに、コントロールゲート電極５上に、例えば、シリコン窒化膜からなるマスク膜６が、例えば、ＣＶＤ法により堆積される。このマスク膜６は、ゲート加工時のエッチングマスクとなる。
【００４５】
次に、マスク膜６上にレジストが塗布され、このレジストにパターニングが施される。すると、図６に示すように、レジストマスク７が、マスク膜６上に形成される。この際、パターニングされたレジストマスク７のチャネル長方向の寸法は、メモリセルが所定のゲート長（チャネル長）となるように形成される。メモリセルのゲート長は、例えば、１３０ｎｍ以下である。
【００４６】
続いて、図７に示すように、レジストマスク７をマスクとして、マスク膜６、コントロールゲート電極材５、ゲート間絶縁膜材４、フローティングゲート電極材３が、例えば、ＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）法により、順次エッチングされ、積層ゲート構造のゲート電極が形成される。
【００４７】
レジストを除去した後、図８に示すように、イオン注入保護膜及びゲートエッジへの電界集中防止を目的とする酸化膜８が、例えば、酸素雰囲気中で１０００℃程度の加熱処理を行って、積層ゲート電極の上面及び側面上に形成される。この酸化膜８の膜厚は、例えば、１０ｎｍ程度である。  
この積層ゲート電極の酸化工程の際に、積層ゲート電極は、過剰に酸化される金属シリサイドを含まず、ポリシリコンからなるフローティングゲート電極３及びコントロールゲート電極５から構成されている。  
それゆえ、積層ゲート電極の側面上に過剰酸化膜は形成されず、積層ゲート電極の側面は、均一に酸化される。
【００４８】
尚、マスク膜６はシリコン窒化膜で構成されているため、ゲート電極３，５を構成するポリシリコン膜と比較して、酸化レートが小さく、マスク膜６上に酸化膜は形成されない。
【００４９】
次に、図９に示すように、ソース／ドレイン拡散層９が、例えば、イオン注入法により、積層ゲート電極をマスクとして、自己整合的に半導体基板１内に形成される。  
この際、積層ゲート電極の側面は均一に酸化されているので、ソース／ドレイン拡散層９をゲート電極のゲート端と接するように形成することができる。
【００５０】
続いて、図１０に示すように、例えば、ＴＥＯＳ、ＢＰＳＧ等の層間絶縁膜１０が、積層ゲート電極の全面を覆うように形成される。
【００５１】
その後、マスク膜６をストッパ膜として、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法により、層間絶縁膜１０に対して、表面平坦化処理が行われると、図１１に示すように、層間絶縁膜１０の上面が、マスク膜（シリコン窒化膜）６の上面と一致した構造となる。
【００５２】
その後、例えば、リン酸（Ｈ３ＰＯ４）溶液によるウェットエッチングにより、マスク膜（シリコン窒化膜）６が除去されると、図１２に示すように、層間絶縁膜１０の側面とコントロールゲート電極５の上面からなる凹部Ｘが、積層ゲート電極の上部に形成される。
【００５３】
そして、図１３に示すように、例えば、ＷＳｉなどの低抵抗のゲート電極材（第３のゲート電極材）１１が、例えば、ＣＶＤ法により、層間絶縁膜１０上及びコントロールゲート電極５上に堆積される。尚、第３のゲート電極材は、ＣｏＳｉ２等の金属シリサイドでもよく、例えば、Ｃｏ膜とコントロールゲート電極５を構成するポリシリコンとを固相反応させて、金属シリサイドからなる第３のゲート電極を形成しても良い。また、第３のゲート電極材１１は、Ｃｕ及びＡｌ等の金属シリサイドよりも低抵抗率のメタル材でもよい。
【００５４】
その後、層間絶縁膜１０をストッパとして、低抵抗率のゲート電極材１１に対して、例えば、ＣＭＰ法による平坦化処理を施すと、図１４に示すように、ゲート電極１１が、凹部Ｘ内に自己整合的に残存して、形成される。
【００５５】
以上の工程により、本実施形態のメモリセルが形成される。
【００５６】
上述のように、本発明の第１の実施形態の製造方法によれば、ゲート電極１１のチャネル長方向の側面が平坦な構造となる。そして、層間絶縁膜１０により覆われるメモリセルの積層ゲート電極において、フローティングゲート電極３及びコントロールゲート電極５のチャネル長方向の側面と層間絶縁膜１０との間には、酸化膜８が介在し、ゲート電極１１のチャネル長方向の側面は、層間絶縁膜と１０と直接接触する構造となるように、製造できる。
【００５７】
また、本実施形態によれば、第３のゲート電極材１１を構成する金属シリサイド膜は、側壁酸化工程及びソース／ドレイン拡散層のためのイオン注入工程の後に形成される。  
そのため、側壁酸化工程によって、第３のゲート電極材１１を構成する金属シリサイド膜の側面上に、ソース／ドレイン拡散層９のオフセットの原因となる過剰酸化膜が形成されることは無い。
【００５８】
それゆえ、金属シリサイドのチャネル長方向の側面上に形成された過剰酸化膜によって、ソース／ドレイン拡散層９が、ゲート端から離れて形成されることはない。
【００５９】
又、本実施形態によれば、第３のゲート電極材１１は、高温の熱処理工程が施されない。そのため、比較的融点の低いＡｌやＣｕ等のメタル材を用いても、それらが、熱拡散し、半導体基板１内に固定電荷を形成することはない。
【００６０】
それゆえ、金属シリサイドよりも抵抗率の低いメタル材を、第３のゲート電極材として用いることもできる。
【００６１】
したがって、本発明の第１の実施形態の製造方法によれば、書き込み特性等のメモリセルの動作特性が悪化するのを防止できるメモリセルを形成できる。
【００６２】
尚、本実施形態においては、フローティングゲート電極を有するメモリセルを例として説明したが、メモリセルの構造はそれに限定されない。例えば、絶縁膜に電荷（電子）を蓄積させて、データの書き込みを行うＭＯＮＯＳ（Ｍｅｔａｌ―Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造のメモリセルでもよい。
【００６３】
（２）  第２の実施形態
（ａ）  構造
図１５を用いて、本発明の第２の実施形態のメモリセルの構造について、説明する。尚、第１の実施形態と同一部材に関しては、同一符号を付し、詳細な説明を省略する。また、本実施形態のチャネル幅方向の構造は、第１の実施形態の図４に示す構造と同じである。
【００６４】
図１５に示すように、本実施形態のメモリセルも、第１の実施形態と同様に、フローティングゲート電極（第１のゲート電極）３とコントロールゲート電極（第２のゲート電極）５が積層された積層ゲート構造のＭＩＳトランジスタとなっている。
【００６５】
そして、コントロールゲート電極５上に、例えば、金属シリサイド又はメタル材からなる低抵抗率のゲート電極（第３のゲート電極）１１が、配置される。
【００６６】
また、ポリシリコンからなるフローティング電極３及びコントロールゲート電極５の側面上には、イオン注入保護膜及び電界集中防止膜となる酸化膜８（例えば、シリコン酸化膜）が形成される。さらに酸化膜８上には、絶縁膜１３（例えば、シリコン窒化膜）が形成される。この絶縁膜１３は、ソース／ドレイン拡散層９に接続されるビット線又はソース線コンタクト（図示せず）を層間絶縁膜内１０に埋め込むためのコンタクト開口時に、あわせズレが生じた場合に、図４に示す素子分離絶縁膜２０がエッチングされないようにするために設けられるコンタクト保護膜である。
【００６７】
本実施形態においても、上記の酸化膜８を形成する際に、第３のゲート電極１１を構成する、例えば、金属シリサイドが過剰に酸化されて形成される過剰酸化膜が、第３のゲート電極１１のチャネル長方向の側面上になく、第３のゲート電極１１のチャネル長方向の側面が平坦な構造となっている。
【００６８】
そして、本実施形態において、上記の酸化膜８を形成する際に、第３のゲート電極１１（金属シリサイド）が過剰に酸化されて形成される過剰酸化膜は、第３のゲート電極１１のチャネル長方向の側面上にない。
【００６９】
また、絶縁膜１３の上端が半導体基板方向に後退し、その上端と酸化膜８及び層間絶縁膜１０とで凹部Ｙを形成している。そして、その凹部Ｙには、第３のゲート電極材（例えば、金属シリサイド膜）が埋め込まれている。つまり、第３のゲート電極１１は、逆凹型構造となっている。
【００７０】
それゆえ、層間絶縁膜１０により覆われる積層ゲート電極において、コントロールゲート電極５のチャネル長方向の側面と層間絶縁膜１０との間には、酸化膜８及びゲート電極１１が介在し、ゲート電極１１のチャネル長方向の側面は、層間絶縁膜１０と直接接触する構造となっている。尚、フローティングゲート電極３のチャネル長方向の側面と、層間絶縁膜１０の間には、酸化膜８と絶縁膜１３が介在している。また、フローティングゲート電極３のチャネル長方向の側面と層間絶縁膜１０との間には、コンタクト保護膜としてのシリコン窒化膜１３と電界集中防止膜としての酸化膜８が介在した構造となっている。
【００７１】
この構造は、酸化膜８が金属シリサイドを含まない積層ゲート電極の側面上に形成された後に、ソース／ドレイン拡散層９が、積層ゲート電極をマスクとして、半導体基板１内に形成され、それから、金属シリサイドから構成される第３のゲート電極１１がコントロールゲート電極５上に形成されることで得られる。
【００７２】
また、コンタクト保護膜１３と積層ゲート電極上のマスク材が同一の材料から構成された場合、コンタクト保護膜１３を形成した後に、マスク材をウェットエッチングにより除去すると、コンタクト保護膜１３もエッチングされ、半導体基板方向に後退し、凹部Ｙが形成される。
【００７３】
本実施形態においても、第１の実施形態と同様に、積層ゲート電極をマスクして自己整合的形成されるソース／ドレイン拡散層９が、ゲート端から離れて形成されるのを防止できる。また、金属シリサイドよりも抵抗率の低いメタル材を用いることもできる。
【００７４】
以上のように、本実施形態によれば、書き込み特性等のメモリセルの動作特性が悪化するのを防止できる。
【００７５】
（ｂ）  製造方法
以下、図１６乃至図２３を用いて、本発明の第２の実施形態の製造方法ついて説明する。
【００７６】
はじめに、図１６に示すように、第１の実施形態の図５に示す工程と同様の工程で、半導体基板１上に、ゲート絶縁膜２、フローティングゲート電極材３（例えば、ポリシリコン）、ゲート間絶縁膜材４、コントロールゲート電極材５（例えば、ポリシリコン）が、順次形成される。  
次に、コントロールゲート電極材５上に、例えば、シリコン窒化膜からなる第１のマスク膜６Ａが、例えば、ＣＶＤ法により、形成される。さらに、例えば、シリコン酸化膜からなる第２のマスク膜６Ｂが、例えば、ＣＶＤ法により、第１のマスク膜６Ｂ上に形成される。第１及び第２のマスク膜６Ａ，６Ｂは、ゲート加工時のエッチングマスクとなる。尚、ここでは、第１のマスク膜６Ａは窒化シリコンから構成され、第２のマスク膜６Ｂは酸化シリコンから構成されているが、これに限定されず、それぞれのエッチング時に、十分なエッチング選択比が確保できる材料で構成されていればよい。
【００７７】
次に、図１７に示すように、第１の実施形態の図６及び図７に示す工程と同様の工程で、第２のマスク膜６Ｂ上に、レジストマスク７が形成される。そして、そのレジストマスク７をマスクとして、マスク材６Ａ，６Ｂ、コントロールゲート電極材５、ゲート間絶縁膜材４、フローティングゲート電極材３が順次エッチングされて、積層ゲート電極が形成される。
【００７８】
続いて、レジストマスク７及びマスク膜６Ｂが除去された後、図１８に示すように、図８及び図９に示す工程と同様の工程で、積層ゲート電極の側面上に、酸化膜８が形成される。この積層ゲート電極の酸化工程の際に、積層ゲート電極は、過剰に酸化される金属シリサイドを含まず、ポリシリコンからなるフローティングゲート電極３及びコントロールゲート電極５から構成されている。それゆえ、積層ゲート電極の側面上に過剰酸化膜が形成されることはなく、積層ゲート電極の側面は、均一に酸化される。また、第１の実施形態と同様に、シリコン窒化膜で構成されるマスク膜６Ａ上には、酸化膜は形成されない。
【００７９】
その後、ソース／ドレイン拡散層９が、例えば、イオン注入法により、積層ゲート電極をマスクとして、自己整合的に半導体基板１内に形成される。上述のように、積層ゲート電極の側面は均一に酸化されているので、ソース／ドレイン拡散層９をゲート電極のゲート端と接するように形成することができる。
【００８０】
続いて、図１９に示すように、例えば、シリコン窒化膜からなるコンタクト保護膜１３が、例えば、ＣＶＤ法により形成される。さらに、図２０に示すように、層間絶縁膜１０（例えば、ＴＥＯＳ膜）が、積層ゲート電極の全面を覆うように、例えば、ＣＶＤ法によりコンタクト保護膜１３上に、形成される。
【００８１】
次に、例えば、ＣＭＰ法により、コンタクト保護膜１３をストッパとして、層間絶縁膜の上面に平坦化処理が施されると、図２１に示すように、コンタクト保護膜の上面が露出する構造となる。
【００８２】
その後、例えば、リン酸溶液を用いた、ウェットエッチングによって、積層ゲート電極上端のコンタクト保護膜１３及びマスク膜６Ａが除去されると、図２２に示すように、コントロールゲート電極５の上面が露出する構造になる。
【００８３】
それゆえ、コントロールゲート電極５の上端と層間絶縁膜１０からなる凹部Ｘが形成される。また、コンタクト保護膜としてのシリコン窒化膜１３の上端は、同じくシリコン窒化膜からなるマスク膜の除去の際に、同時にエッチングされ、半導体基板側に後退する。それゆえ、シリコン窒化膜（コンタクト保護膜）１３の上端と、酸化膜８及び層間絶縁膜１０の側面からなる凹部Ｙが形成される。
【００８４】
その結果として、コントロールゲート電極５、層間絶縁膜１０及びシリコン窒化膜１３によって、逆凹型の溝部が形成される。
【００８５】
続いて、第１の実施形態の図１３に示す工程と同様の工程で、第３のゲート電極材１１として、金属シリサイド又はメタル材が堆積される。
【００８６】
その後、第１の実施形態の図１４に示す工程と同様の工程で、ゲート電極材１１に対して、例えば、ＣＭＰ法による平坦化処理が施される。  
すると、図２３に示すように、第３のゲート電極１１が、コントロールゲート電極５条に、自己整合的に残存して、形成される。この際、凹部Ｙ内にも、ゲート電極材１１が残存する構造となる。よって、ゲート電極１１は、逆凹型の構造となる。  
それゆえ、ゲート電極１１は、酸化膜８を介して、コントロールゲート電極５のチャネル長方向の側面の一部を覆う構造となる。
【００８７】
以上の工程により、本実施形態のメモリセルが形成される。
【００８８】
上述のように、本発明の第２の実施形態の製造方法によれば、ゲート電極１１のチャネル長方向の側面が平坦な構造となり、第３のゲート電極１１は、逆凹型構造となる。そのため、層間絶縁膜１０により覆われるメモリセルの積層ゲート電極において、コントロールゲート電極５のチャネル長方向の側面と層間絶縁膜１０との間には、酸化膜８及びゲート電極１１が介在し、ゲート電極１１のチャネル長方向の側面は、層間絶縁膜と１０と直接接触する構造となるように、製造できる。また、フローティングゲート電極３のチャネル長方向の側面と層間絶縁膜１０との間には、コンタクト保護膜としてのシリコン窒化膜１３と酸化膜８が介在した構造となっている。
【００８９】
また、本実施形態の製造方法においても、過剰に酸化される第３のゲート電極材としての金属シリサイドは、側壁酸化工程及びソース／ドレイン拡散層形成工程の後に形成される。
【００９０】
それゆえ、金属シリサイドのチャネル長方向の側面上に形成された過剰酸化膜によって、ソース／ドレイン拡散層９が、ゲート端から離れて形成されることはない。
【００９１】
又、本実施形態においても、第３のゲート電極材１１は、高温の熱処理工程が施されない。それゆえ、金属シリサイドよりも抵抗率の低い、例えば、の比較的融点の低いＡｌやＣｕ等のメタル材を用いても、それらが、熱拡散し、半導体基板１内に固定電荷を形成することはない。
【００９２】
したがって、本発明の第２の実施形態の製造方法においても、書き込み特性等のメモリセルの動作特性が悪化するのを防止できるメモリセルを形成できる。
【００９３】
尚、本実施形態においても、メモリセルはＭＯＮＯＳ型のメモリセルでも良い。
【００９４】
２．  比較例  
図２５及び図２６を用いて、本発明の実施形態と従来との比較例について説明する。
【００９５】
図２５は、本実施形態と従来例のメモリセルのチャネル長方向の断面構造を示す。図２５の（ａ）は従来例を示し、図２５の（ｂ）は本実施形態を示す。
【００９６】
図２５（ａ）に示すように、従来例のメモリセルにおいて、例えば、金属シリサイドからなる第３のゲート電極１１Ａは、側壁酸化工程によって、ポリシリコンからなるフローティングゲート電極３及びコントロールゲート電極５よりも、過剰に酸化される。
【００９７】
そのため、ポリシリコンからなるゲート電極３，５の側面上の酸化膜８の膜厚（例えば、１０ｎｍ）よりも、金属シリサイドからなるゲート電極１１の側面上の過剰酸化膜８Ａの膜厚（例えば、３０ｎｍ）は厚くなる。
【００９８】
それゆえ、積層ゲート電極に対して自己整合的に形成されるソース／ドレイン拡散層９Ａが、ゲート端から離れて形成されてしまう。
【００９９】
したがって、従来例では、メモリセルの駆動能力が低下し、メモリセルの書き込み特性が悪化してしまう。
【０１００】
一方、図２５（ｂ）に示すように本実施形態のメモリセルにおいては、金属シリサイドからなるゲート電極１１は、側壁酸化工程が施されず、第３のゲート電極の側面上には、従来例のように、過剰酸化膜が形成されない。  
それゆえ、ソース／ドレイン拡散層９は、ゲート端に接触するように形成できる。
【０１０１】
したがって、本実施形態によれば、メモリセルの書き込み特性が悪化することはなく、メモリセルの駆動特性を改善できる。
【０１０２】
また、図２６は、本実施形態及び従来例の製造方法によって形成されたメモリセルアレイの構造を示す平面図である。図２６の（ａ）は従来例を示し、図２６の（ｂ）は本実施形態の例を示す。図２６においては、簡単化のため、それぞれ２本のワード線のみを図示している。
【０１０３】
図２６（ａ）及び図２６（ｂ）に示すワード線ＷＬ１Ａ，ＷＬ２Ａ，ＷＬ１Ｂ，ＷＬ２Ｂは、金属シリサイドを含むゲート電極材から構成されている。
【０１０４】
図２６（ａ）に示すように、従来例では、ワード線ＷＬ１Ａ，ＷＬ２Ａとしての金属シリサイドは、上述のように積層ゲート電極の側壁酸化工程によって、過剰に酸化される。そして、ワード線ＷＬ１Ｂ，ＷＬ２Ｂは、酸化された部分が細くなり、その全体が不規則に細くなってしまう。
【０１０５】
それゆえ、従来例のワード線ＷＬ１Ａ，ＷＬ２Ａは、歪んでしまう。
【０１０６】
一方、図２６（ｂ）に示すように、本実施形態によれば、ワード線ＷＬ１Ｂ，ＷＬ２Ｂを構成する金属シリサイドは、酸化されない。また、第１及び第２の実施形態に示したように、ワード線ＷＬ１Ａ，ＷＬ２Ａを構成する金属シリサイドは、凹部Ｘに対して自己整合的に埋め込まれる。  
それゆえ、本実施形態によれば、ワード線ＷＬ１Ｂ，ＷＬ２Ｂは線幅が均一になっている。
【０１０７】
ここで、図２６（ａ）に示すように、従来例のワード線ＷＬ１Ｂ，ＷＬ２Ｂは、酸化されて細くなる。ワード線ＷＬ１Ｂ，ＷＬ２Ｂが細くなることで、ワード線の抵抗値は高くなってしまう。
【０１０８】
また、従来例では、金属シリサイドはランダムに酸化されるため、メモリセルアレイ内の複数のワード線のばらつき、そして、ワード線に接続される複数のメモリセルのばらつきも多くなる。したがって、フラッシュメモリとしての制御も困難となる。
【０１０９】
一方で、本実施形態では、第３のゲート電極１１とコントロールゲート電極５との接触面積Ｓ１は、側壁酸化工程によって金属シリサイドが小さくなることがないので、従来例の接触面積Ｓ２よりも大きくできる。
【０１１０】
また、ワード線ＷＬ１Ａ，ＷＬ２Ａとしての金属シリサイドは、酸化工程が施されないので、ワード線ＷＬ１Ａ，ＷＬ２Ａが、酸化によって細くなることで抵抗値が高くなることはない。
【０１１１】
したがって、ワード線の抵抗値に起因する電圧降下の影響は少ない。
【０１１２】
さらに、ワード線ＷＬ１Ｂ，ＷＬ２Ｂは、凹部に自己整合的に埋め込まれた構造となっているため、従来例よりも、複数のワード線のばらつきを小さくすることができる。
【０１１３】
したがって、本発明の実施形態では、メモリセル及びフラッシュメモリ全体としての制御が困難になることは無い。
【０１１４】
３．  その他  
本発明の例は、上述の他に、以下の特徴を有する。マスク膜（シリコン窒化膜）は、ウェットエッチングによって除去されることを特徴とする。
【０１１５】
本発明の例は、上述の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施の形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施の形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施の形態の構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【０１１６】
【図１】フラッシュメモリの全体構成を示すレイアウト図。
【図２】ＮＯＲ型メモリセルアレイの回路構成を示す等価回路図。
【図３】第１の実施形態のメモリセルの構造を示す断面図。
【図４】第１の実施形態のメモリセルの構造を示す断面図。
【図５】第１の実施形態のメモリセルの製造工程の一工程を示す断面図。
【図６】第１の実施形態のメモリセルの製造工程の一工程を示す断面図。
【図７】第１の実施形態のメモリセルの製造工程の一工程を示す断面図。
【図８】第１の実施形態のメモリセルの製造工程の一工程を示す断面図。
【図９】第１の実施形態のメモリセルの製造工程の一工程を示す断面図。
【図１０】第１の実施形態のメモリセルの製造工程の一工程を示す断面図。
【図１１】第１の実施形態のメモリセルの製造工程の一工程を示す断面図。
【図１２】第１の実施形態のメモリセルの製造工程の一工程を示す断面図。
【図１３】第１の実施形態のメモリセルの製造工程の一工程を示す断面図。
【図１４】第１の実施形態のメモリセルの製造工程の一工程を示す断面図。
【図１５】第２の実施形態のメモリセルの構造を示す断面図。
【図１６】第２の実施形態のメモリセルの製造工程の一工程を示す断面図。
【図１７】第２の実施形態のメモリセルの製造工程の一工程を示す断面図。
【図１８】第２の実施形態のメモリセルの製造工程の一工程を示す断面図。
【図１９】第２の実施形態のメモリセルの製造工程の一工程を示す断面図。
【図２０】第２の実施形態のメモリセルの製造工程の一工程を示す断面図。
【図２１】第２の実施形態のメモリセルの製造工程の一工程を示す断面図。
【図２２】第２の実施形態のメモリセルの製造工程の一工程を示す断面図。
【図２３】第２の実施形態のメモリセルの製造工程の一工程を示す断面図。
【図２４】第２の実施形態のメモリセルの製造工程の一工程を示す断面図。
【図２５】本発明の実施形態の比較例を示す図。
【図２６】本発明の実施形態の比較例を示す図。
【符号の説明】
【０１１７】
１：半導体基板、２：ゲート絶縁膜、３：フローティングゲート電極(第１のゲート電極)、４：ゲート間絶縁膜、５：コントロールゲート電極（第２のゲート電極材）、６，６Ａ，６Ｂ：マスク膜、７：レジストマスク、８：酸化膜、９：ソース／ドレイン拡散層、１０：層間絶縁膜、１１：ゲート電極（第３のゲート電極）、１３：コンタクト保護膜、１００：メモリセルアレイ、１１０：センスアンプ、１２０：ロウデコーダ回路、１３０：制御回路、ＭＣ：メモリセル、ＷＬ１Ａ，ＷＬ１Ｂ，ＷＬ２Ａ，ＷＬ２Ｂ，ＷＬｎ−１，ＷＬｎ：ワード線、ＳＬ：ソース線、ＢＬ１，ＢＬ２，ＢＬｎ−１，ＢＬｎ：ビット線、Ｕ：ＮＯＲセルユニット
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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