(57)【要約】【課題】相変化メモリ素子及びその製造方法を提供する。【解決手段】本発明は、スイッチング素子とこれに連結されるストレージノードとを備え、ストレージノードは、下部電極と上部電極、下部電極及び上部電極間に介在された相変化層、上部電極と相変化層との間に介在されたＴｉ−Ｔｅ系拡散防止膜を備えることを特徴とする相変化メモリ素子及びその製造方法である。Ｔｉ−Ｔｅ系拡散防止膜は、ＴｉｘＴｅ１−ｘ膜（０＜ｘ＜０．５）でありうる。【選択図】図４
2008141199.tif 000002
【特許請求の範囲】
【請求項１】
スイッチング素子と、
前記スイッチング素子に連結されるストレージノードと、を含み、
前記ストレージノードは、
下部電極と上部電極、前記下部電極と前記上部電極との間に介在された相変化層、前記上部電極と前記相変化層との間に介在されたＴｉ−Ｔｅ系拡散防止膜を備えることを特徴とする相変化メモリ素子。
【請求項２】
前記Ｔｉ−Ｔｅ系拡散防止膜は、ＴｉｘＴｅ１−ｘ膜（０＜ｘ＜０．５）であることを特徴とする請求項１に記載の相変化メモリ素子。
【請求項３】
前記Ｔｉ−Ｔｅ系拡散防止膜の厚さは、１〜２０ｎｍであることを特徴とする請求項２に記載の相変化メモリ素子。
【請求項４】
前記Ｔｉ−Ｔｅ系拡散防止膜と前記上部電極との間に付着層がさらに備えられたことを特徴とする請求項１に記載の相変化メモリ素子。
【請求項５】
前記付着層は、Ｔｉ層であることを特徴とする請求項４に記載の相変化メモリ素子。
【請求項６】
前記相変化層は、カルコゲナイド物質層であることを特徴とする請求項１に記載の相変化メモリ素子。
【請求項７】
前記カルコゲナイド物質層は、ＧｅＳｂＴｅ系の物質層であることを特徴とする請求項６に記載の相変化メモリ素子。
【請求項８】
スイッチング素子とこれに連結されたストレージノードを備える相変化メモリ素子の製造方法において、
前記ストレージノードを形成する段階は、
下部電極を形成する段階と、
前記下部電極上に相変化層を形成する段階と、
前記相変化層上にＴｉ−Ｔｅ系拡散防止膜を形成する段階と、
前記Ｔｉ−Ｔｅ系拡散防止膜上に上部電極を形成する段階と、を含むことを特徴とする相変化メモリ素子の製造方法。
【請求項９】
前記Ｔｉ−Ｔｅ系拡散防止膜は、ＴｉｘＴｅ１−ｘ膜（０＜ｘ＜０．５）で形成されることを特徴とする請求項８に記載の相変化メモリ素子の製造方法。
【請求項１０】
前記Ｔｉ−Ｔｅ系拡散防止膜は、１〜２０ｎｍの厚さに形成することを特徴とする請求項８に記載の相変化メモリ素子の製造方法。
【請求項１１】
前記Ｔｉ−Ｔｅ系拡散防止膜は、スパッタリング、化学気相蒸着法、蒸発法または原子層蒸着法で形成されることを特徴とする請求項８に記載の相変化メモリ素子の製造方法。
【請求項１２】
前記拡散防止膜上に上部電極を形成する段階は、
前記拡散防止膜上に付着層を形成する段階と、
前記付着層上に上部電極を形成する段階と、をさらに含むことを特徴とする請求項８に記載の相変化メモリ素子の製造方法。
【請求項１３】
前記付着層は、Ｔｉ層であることを特徴とする請求項１２に記載の相変化メモリ素子の製造方法。
【請求項１４】
前記相変化層は、カルコゲナイド物質で形成されることを特徴とする請求項８に記載の相変化メモリ素子の製造方法。
【請求項１５】
前記カルコゲナイド物質は、ＧｅＳｂＴｅ系の物質であることを特徴とする請求項１４に記載の相変化メモリ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ素子に係り、さらに詳細には、Ｔｉ拡散を防止しうる相変化メモリ素子及びその製造方法に関する。
【背景技術】
【０００２】
相変化メモリ（ｐｈａｓｅ−ｃｈａｎｇｅ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）素子は、一般的に相変化層が備えられたストレージノードとこれに連結されたトランジスタを備える。前記相変化層の状態は、印加電圧によって結晶状態から非晶質状態に変化されるか、あるいは逆に変化される。すなわち、前記印加電圧がセット（ｓｅｔ）電圧である時、前記相変化層は、非晶質状態から結晶状態に変化される。そして、前記印加電圧がリセット（ｒｅｓｅｔ）電圧である時、前記相変化層は結晶状態から非晶質状態に変化される。
【０００３】
前記相変化層が有することができる結晶状態と非晶質状態とのうち、１つはデータ１に対応し、残りはデータ０に対応しうる。前記相変化層が結晶状態である時の前記相変化層の抵抗は、前記相変化層が非晶質状態にある時の抵抗より小さい。これは、前記相変化層が結晶状態であるときに測定される電流は、前記相変化層が非晶質状態である時に測定される電流より大きいということ意味する。
【０００４】
したがって、前記相変化層に読取り電圧を印加して測定される電流を基準電流と比較することによって、前記相変化層に記録されたデータを読取ることができる。
【０００５】
現在まで紹介された相変化メモリ素子（以下、従来の相変化メモリ）は、ストレージノードで相変化層、例えば、ＧＳＴ（ＧｅＳｂＴｅ）層上にチタン（Ｔｉ）層とチタンナイトライド（ＴｉＮ）層とが順次に積層される。前記ＴｉＮ層は、上部電極コンタクト層として使われる。そして、前記Ｔｉ層は、前記ＴｉＮ層の付着力を高めるための付着層（ａｄｈｅｓｉｏｎ  ｌａｙｅｒ）として使われる。
【０００６】
ところで、前記従来の相変化メモリで書込み動作や読取り動作が反復されつつ、前記Ｔｉ層でＴｉが相変化層に広がる現象が現れる。これにより、相変化層の組成及び抵抗が変わり、このような結果によって、従来の相変化メモリにはいろいろな欠陥が現れる。例えば、従来の相変化メモリは、耐久性試験（ｅｎｄｕｒａｎｃｅ  ｔｅｓｔ）でＴｉの拡散による結果として、セットスタック欠陥（ｓｅｔ  ｓｔｕｃｋ  ｆａｉｌ）とリセットスタック欠陥（ｒｅｓｅｔ  ｓｔｕｃｋ  ｆａｉｌ）を示す。
【０００７】
従来の技術による相変化メモリのストレージノードでＴｉが相変化層に広がることは、図１ないし図３を通じて分かる。
【０００８】
図１は、３５０℃で１時間熱処理された従来の相変化メモリのストレージノードに対する透過電子顕微鏡（ＴＥＭ）イメージを示す。図１に示されたストレージノードで下部電極２はＴｉＮ層であり、相変化層４はＧＳＴ層であり、付着層６はＴｉ層であり、上部電極８はＴｉＮ電極である。
【０００９】
図２は、図１の熱処理されたストレージノードに対するＨＡＡＤＦ−ＳＴＥＭイメージを示す。そして、図３は、図２のａ−ａ’線に係る成分プロファイルを示すＥＤＳデータである。
【００１０】
図３のＴｉ成分グラフＡ１を参照すれば、ＴｉがＧＳＴ膜、すなわち、相変化層４まで広がっていることが分かる。また、Ｔｅ成分グラフＡ４を参照すれば、Ｔｉと高い結合特性を有するＴｅが付着層６側に移動したことが分かる。
【００１１】
一方、Ｇｅ及びＳｂ成分グラフＡ２、Ａ３を参照すれば、Ｓｂ及びＧｅは、Ｔｅの移動と逆方向に、すなわち、付着層６と逆方向に移動したことが見られるが、これは、Ｔｉが相変化層４に広がりつつ相変化層４の組成が変化されたことを意味する。
【発明の開示】
【発明が解決しようとする課題】
【００１２】
本発明が解決しようとする技術的課題は、前記問題点を改善するためのものであって、相変化層上に積層された上部構造物から相変化層に、相変化層の特性を低下させる不純物の拡散を防止する相変化メモリ素子を提供するところにある。
【００１３】
本発明が解決しようとする他の技術的課題は、このような相変化メモリ素子の製造方法を提供するところにある。
【課題を解決するための手段】
【００１４】
前記技術的課題を達成するために、本発明は、スイッチング素子とこれに連結されるストレージノードを含み、前記ストレージノードは、電極と上部電極、前記下部電極と前記上部電極との間に介在された相変化層、前記上部電極と前記相変化層との間に介在されたＴｉ−Ｔｅ系拡散防止膜を備えることを特徴とする相変化メモリ素子を提供する。
【００１５】
本発明の具現例によれば、前記Ｔｉ−Ｔｅ系拡散防止膜は、ＴｉｘＴｅ１−ｘ膜（０＜ｘ＜０．５）でありうる。そして、前記Ｔｉ−Ｔｅ系拡散防止膜の厚さは、１〜２０ｎｍでありうる。
【００１６】
本発明の他の具現例によれば、前記Ｔｉ−Ｔｅ系拡散防止膜と前記上部電極との間に付着層がさらに備えられうる。この際、前記付着層は、Ｔｉ層でありうる。
【００１７】
前記相変化層は、カルコゲナイド物質層でありうる。この際、前記カルコゲナイド物質層は、ＧｅＳｂＴｅ系の物質層でありうる。
【００１８】
前記他の技術的課題を達成するために、本発明は、スイッチング素子とこれに連結されたストレージノードを含む相変化メモリ素子の製造方法において、前記ストレージノードを形成する段階は、下部電極を形成する段階、前記下部電極上に相変化層を形成する段階、前記相変化層上にＴｉ−Ｔｅ系拡散防止膜を形成する段階及び前記Ｔｉ−Ｔｅ系拡散防止膜上に上部電極を形成する段階を含むことを特徴とする相変化メモリ素子の製造方法を提供する。
【００１９】
本発明の具現例によれば、前記Ｔｉ−Ｔｅ系拡散防止膜は、ＴｉｘＴｅ１−ｘ膜（０＜ｘ＜０．５）で形成しうる。そして、前記Ｔｉ−Ｔｅ系拡散防止膜は、１〜２０ｎｍの厚さに形成しうる。前記Ｔｉ−Ｔｅ系拡散防止膜は、スパッタリング、化学気相蒸着法、蒸発法または原子層蒸着法で形成しうる。
【００２０】
本発明の他の具現例によれば、前記拡散防止膜上に上部電極を形成する段階は、前記拡散防止膜上に付着層を形成する段階及び前記付着層上に上部電極を形成する段階をさらに含むことができる。この際、前記付着層は、Ｔｉ層でありうる。
【００２１】
前記相変化層は、カルコゲナイド物質で形成しうる。この際、前記カルコゲナイド物質は、ＧｅＳｂＴｅ系の物質であり得る。
【発明の効果】
【００２２】
本発明によれば、相変化層上に積層された上部構造物から相変化層へのＴｉの拡散を防止しうる。従って、Ｔｉ拡散による相変化メモリ素子のいろいろな欠陥を減らせるところ、相変化メモリ素子の動作信頼性を高めうる。
【発明を実施するための最良の形態】
【００２３】
以下、本発明の具現例に係る相変化メモリ素子及びその製造方法を、添付された図面を参照して詳細に説明する。この過程で、図面に示された層や領域の厚さは、明細書の明確性のために誇張して図示したものである。
【００２４】
図４は、本発明の第１具現例に係る相変化メモリ素子（以下、第１メモリ素子）を示す。
【００２５】
図４を参照すれば、基板１０に第１及び第２不純物領域１２、１４が離隔形成されている。第１及び第２不純物領域１２、１４は、所定の導電性不純物、例えば、ｎ型不純物がドーピングされて形成されうる。第１及び第２不純物領域１２、１４のうち、１つはソースであり、残りはドレインでありうる。第１及び第２不純物領域１２、１４間の基板１０上にゲート積層物２０が存在する。ゲート積層物２０の下にチャンネル領域１６が存在する。ゲート積層物２０は、順次に積層されたゲート絶縁膜１８とゲート電極１９とを備える。第１及び第２不純物領域１２、１４が形成された基板１０とゲート積層物２０は、トランジスタを構成する。基板１０上に前記トランジスタを覆う第１層間絶縁層２２が形成されている。第１層間絶縁層２２は、シリコン酸化物（ＳｉＯｘ）またはシリコンオキシナイトライド（ＳｉＯｘＮｙ）のような誘電体物質で形成しうる。第１層間絶縁層２２に第２不純物領域１４が露出される第１コンタクトホールｈ１が形成されている。第１コンタクトホールｈ１は、導電性プラグ２４で充填されている。第１層間絶縁層２２上に導電性プラグ２４の露出面を覆う下部電極（Ｂｏｔｔｏｍ  Ｅｌｅｃｔｒｏｄｅ）３０が存在する。第１層間絶縁層２２上に下部電極３０を覆う第２層間絶縁層３２が積層されている。第２層間絶縁層３２に下部電極３０の一部領域が露出される第２コンタクトホールｈ２が形成されている。第２コンタクトホールｈ２は、下部電極コンタクト層３０ａで充填されている。下部電極コンタクト層３０ａは、ＴｉＮまたはＴｉＡｌＮのような導電性物質層であり得る。第２層間絶縁層３２は、第１層間絶縁層２２と同じ物質層であり得る。第２層間絶縁層３２上に下部電極コンタクト層３０ａの露出面を覆う相変化層３８が存在する。相変化層３８上に拡散防止膜３６及び上部電極４０が順次に積層されている。下部電極３０、下部電極コンタクト層３０ａ、相変化層３８、拡散防止膜３６及び上部電極４０は、ストレージノードＳをなす。この際、拡散防止膜３６は、付着層の役割をも兼ねることができる。そして、上部電極４０は、例えば、ＴｉＮ電極またはＴｉＡｌＮ電極でありうる。
【００２６】
このようなストレージノードＳで相変化層３８は、ＧＳＴ基盤のカルコゲナイド（ｃｈａｌｃｏｇｅｎｉｄｅ）物質で形成しうる。例えば、相変化層３８は、カルコゲナイド合金、５Ａ族元素を含むアンチモン−テルル（Ｓｂ−Ｔｅ）合金、５Ａ族元素を含むアンチモン−セレン（Ｓｂ−Ｓｅ）合金、６Ａ族元素を含むアンチモン−テルル（Ｓｂ−Ｔｅ）合金、６Ａ族元素を含むアンチモン−セレン（Ｓｂ−Ｓｅ）合金、二元系相変化カルコゲナイド合金（ｂｉｎａｒｙ  ｐｈａｓｅ−ｃｈａｎｇｅ  ｃｈａｌｃｏｇｅｎｉｄｅ  ａｌｌｏｙｓ）、四元系相変化カルコゲナイド合金（ｑｕａｔｅｒｎａｒｙ  ｐｈａｓｅ−ｃｈａｎｇｅ  ｃｈａｌｃｏｇｅｎｉｄｅ  ａｌｌｏｙｓ）及び複数の抵抗状態を有する遷移金属酸化物（ｔｒａｎｓｉｔｉｏｎ  ｍｅｔａｌ  ｏｘｉｄｅ）のうち、いずれか１つで形成しうる。
【００２７】
前記カルコゲナイド合金は、ゲルマニウム−アンチモン−テルル（Ｇｅ−Ｓｂ−Ｔｅ）、窒素−ゲルマニウム−アンチモン−テルル（Ｎ−Ｇｅ−Ｓｂ−Ｔｅ）、砒素−アンチモン−テルル（Ａｓ−Ｓｂ−Ｔｅ）、インジウム−アンチモン−テルル（Ｉｎ−Ｓｂ−Ｔｅ）、ゲルマニウム−ビスマス−テルル（Ｇｅ−Ｂｉ−Ｔｅ）、錫−アンチモン−テルル（Ｓｎ−Ｓｂ−Ｔｅ）、銀−インジウム−アンチモン−テルル（Ａｇ−Ｉｎ−Ｓｂ−Ｔｅ）、金−インジウム−アンチモン−テルル（Ａｕ−Ｉｎ−Ｓｂ−Ｔｅ）、ゲルマニウム−インジウム−アンチモン−テルル（Ｇｅ−Ｉｎ−Ｓｂ−Ｔｅ）、セレン−アンチモン−テルル（Ｓｅ−Ｓｂ−Ｔｅ）、錫−インジウム−アンチモン−テルル（Ｓｎ−Ｉｎ−Ｓｂ−Ｔｅ）及び砒素−ゲルマニウム−アンチモン−テルル（Ａｓ−Ｇｅ−Ｓｂ−Ｔｅ）のうち、いずれか１つでありうる。
【００２８】
前記５Ａ族元素を含むアンチモン−テルル合金は、タンタル−アンチモン−テルル（Ｔａ−Ｓｂ−Ｔｅ）、ニオビウム−アンチモン−テルル（Ｎｂ−Ｓｂ−Ｔｅ）及びバナジウム−アンチモン−テルル（Ｖ−Ｓｂ−Ｔｅ）のうち、いずれか１つでありうる。
【００２９】
前記５Ａ族元素を含むアンチモン−セレン合金は、タンタル−アンチモン−セレン（Ｔａ−Ｓｂ−Ｓｅ）、ニオビウム−アンチモン−セレン（Ｎｂ−Ｓｂ−Ｓｅ）及びバナジウム−アンチモン−セレン（Ｖ−Ｓｂ−Ｓｅ）のうち、いずれか１つでありうる。
【００３０】
前記６Ａ族元素を含むアンチモン−テルル合金は、タングステン−アンチモン−テルル（Ｗ−Ｓｂ−Ｔｅ）、モリブデン−アンチモン−テルル（Ｍｏ−Ｓｂ−Ｔｅ）及びクロム−アンチモン−テルル（Ｃｒ−Ｓｂ−Ｔｅ）のうち、いずれか１つでありうる。
【００３１】
前記６Ａ族元素を含むアンチモン−セレン合金は、タングステン−アンチモン−セレン（Ｗ−Ｓｂ−Ｓｅ）、モリブデン−アンチモン−セレン（Ｍｏ−Ｓｂ−Ｓｅ）及びクロム−アンチモン−セレン（Ｃｒ−Ｓｂ−Ｓｅ）のうち、いずれか１つでありうる。
【００３２】
前記二元系相変化カルコゲナイド合金は、Ｇａ−Ｓｂ、Ｇｅ−Ｓｂ、Ｉｎ−Ｓｂ、Ｉｎ−Ｓｅ、Ｓｂ−Ｔｅ及びＧｅ−Ｔｅのうち、いずれか１つ以上を含むことができる。
【００３３】
前記四元系相変化カルコゲナイド合金は、Ａｇ−Ｉｎ−Ｓｂ−Ｔｅ、（Ｇｅ−Ｓｎ）−Ｓｂ−Ｔｅ、Ｇｅ−Ｓｂ−（Ｓｅ−Ｔｅ）及びＴｅ−Ｇｅ−Ｓｂ−Ｓのうち、いずれか１つ以上を含むことができる。
【００３４】
前記複数の抵抗状態を有する遷移金属酸化物は、ＮｉＯ、ＴｉＯ２、ＨｆＯ、Ｎｂ２Ｏ５、ＺｎＯ、ＷＯ３、ＣｏＯ及びＰＣＭＯ（ＰｒｘＣａ（１−ｘ）ＭｎＯ３）からなる群のうち、選択された少なくともいずれか１つでありうる。
【００３５】
一方、前記ストレージノードＳにおいて拡散防止膜３６は、Ｔｉ−Ｔｅ系物質膜であり得る。
【００３６】
前記Ｔｉ−Ｔｅ系物質膜は、Ｔｉ及びＴｅ成分を含む物質からなり、望ましくは、ＴｉｘＴｅ１−ｘ（０＜ｘ＜０．５）で表示される物質からなりうる。さらに望ましくは、前記Ｔｉ−Ｔｅ系物質膜は、ＴｉｘＴｅ１−ｘ（０．２＜ｘ＜０．４）からなりうる。
【００３７】
Ｔｉは、Ｔｅとの結合力が高いという性質を示す。したがって、Ｔｉ成分がＴｅ成分と共に薄膜を形成する場合、Ｔｉ成分が固定され、相変化層３８の内部にＴｉが拡散されることを防止しうる。
【００３８】
拡散防止膜３６の厚さは、１〜２０ｎｍ、望ましくは、５〜１５ｎｍでありうる。
【００３９】
ストレージノードＳに拡散防止膜３６を備えることによって、相変化層３８と上部電極４０との間でＴｉの拡散現象を防止しうる。また、相変化層３８と上部電極４０との間のピーリング現象を抑制することが可能である。
【００４０】
図５は、本発明の第２具現例に係る相変化メモリ素子（以下、第２メモリ素子）を示す。
【００４１】
図５を参照すれば、第２メモリ素子の主要構成は、ほとんど前記第１メモリ素子の構成と同一である。但し、前記第２メモリ素子は、拡散防止膜３６と上部電極４０との間に付着層３９を備える。付着層３９は、Ｔｉ系の物質層でありうる。
【００４２】
付着層３９は、相変化層３８と上部電極４０との間のピーリング現象を改善させる役割を果たす。拡散防止膜３６は、付着層３９から相変化層３８にＴｉが直接広がることを防止する。付着層３９は、望ましくは、Ｔｉで形成された単層でありうる。付着層３９の厚さは、５〜１５ｎｍ程度である。
【００４３】
本発明者は、図４のストレージノードＳに備えられた拡散防止膜３６のＴｉ拡散遮断特性を確認するための実験を実施した。
【００４４】
前記実験では、前述した通り、ストレージノードを形成した後、形成されたストレージノードを３５０℃で１時間熱処理した。以後、熱処理されたストレージノードを対象にＴｉの拡散如何を測定した。この測定は、ＴＥＭ、ＨＡＡＤＦ−ＳＴＥＭなどを用いて行った。
【００４５】
一方、前記実験に使用したストレージノードで下部電極コンタクト層３０ａは、ＴｉＮを用いて形成した。そして、相変化層３８はＧＳＴ層、拡散障壁膜３６はＴｉＴｅ膜、上部電極４０はＴｉ電極で各々形成した。
【００４６】
図６は、前記実験に使用した熱処理後のストレージノードに対するＴＥＭイメージを示し、図７は、前記熱処理されたストレージノードに対するＨＡＡＤＦ−ＳＴＥＭイメージを示す。そして、図８は、図７のａ−ａ’線によるＥＤＳ成分分析結果を示す。
【００４７】
図８において、Ｔｉ成分についてのグラフＧ１と相変化層３８の構成成分であるＧｅ、Ｓｂ、Ｔｅ成分グラフＧ２−Ｇ４とを比較解釈すれば、ＴｉはＧＳＴ膜、すなわち、相変化層３８まで広がっていないことが分かる。
【００４８】
このような事実は、再び前記実験と同じ条件で実施した従来技術の相変化メモリについての測定結果を示す図３のＴｉ成分グラフＡ１と図８のＴｉ成分グラフＧ１との比較を通じても容易に分かる。
【００４９】
次いで、本発明の第１具現例に係る相変化メモリ素子の製造方法について説明する。
【００５０】
下記説明で紹介される物質層は、半導体メモリ素子の製造工程で通常用いられる気相蒸着法、すなわち、ＰＶＤ（ｐｈｙｓｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）とＣＶＤ（ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）の範ちゅうに入るスパッタリング（ｓｐｕｔｔｅｒｉｎｇ）、ＭＯＣＶＤ（ｍｅｔａｌ  ｏｒｇａｎｉｃ  ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）または蒸着法（ｅｖａｐｏｒａｔｉｏｎ）により形成されうる。これら工程は、広く知られているので、これらについての詳細な説明は省略する。
【００５１】
図９を参照すれば、基板１０の与えられた領域上にゲート積層物２０を形成する。ゲート積層物２０は、ゲート絶縁膜１８とゲート電極１９とを順次に積層して形成しうる。ゲート積層物２０をマスクとして使用して基板１０に導電性不純物をイオン注入する。前記導電性不純物は、例えば、ｎ型不純物でありうる。前記導電性不純物を注入した結果、ゲート積層物２０を挟んで基板１０に第１及び第２不純物領域１２、１４が形成される。第１及び第２不純物領域１２、１４のうち１つはソースとして、残りはドレインとして使われうる。したがって、第１及び第２不純物領域１２、１４が形成されつつ、基板１０にスイッチング素子の１つであるトランジスタが形成される。基板１０のゲート絶縁膜１８の直下領域、すなわち、第１及び第２不純物領域１２、１４間の領域は、チャンネル領域１６となる。
【００５２】
図１０を参照すれば、基板１０上に前記トランジスタを覆う第１層間絶縁層２２を形成する。第１層間絶縁層２２は、ＳｉＯｘまたはＳｉＯｘＮｙのような誘電体物質で形成しうる。第１層間絶縁層２２に第２不純物領域１４が露出される第１コンタクトホールｈ１を形成する。第１コンタクトホールｈ１を導電性物質で充填して導電性プラグ２４を形成する。第１層間絶縁層２２上に導電性プラグ２４の露出面を覆う下部電極３０を形成する。下部電極３０は、ＴｉＮまたはＴｉＡｌＮで形成しうる。また、下部電極３０は、金属イオンとしてＡｇ、Ａｕ、Ａｌ、Ｃｕ、Ｃｒ、Ｃｏ、Ｎｉ、Ｔｉ、Ｓｂ、Ｖ、Ｍｏ、Ｔａ、Ｎｂ、Ｒｕ、Ｗ、Ｐｔ、Ｐｄ、Ｚｎ及びＭｇからなる群のうちから選択されたいずれか１つを含むシリサイド（ｓｉｌｉｃｉｄｅ）で形成しうる。下部電極３０は、ＣＶＤ、ＡＬＤ、金属イオン注入による熱処理などの方法で形成できるが、このような方法に制限されない。
【００５３】
図１１を参照すれば、第１層間絶縁層２２上に下部電極３０を覆う第２層間絶縁層３２を形成する。第２層間絶縁層３２は、ＳｉＯｘまたはＳｉＯｘＮｙのような誘電体物質で形成しうる。第２層間絶縁層３２に下部電極３０の上面の一部が露出される第２コンタクトホールｈ２を形成する。第２コンタクトホールｈ２をＴｉＮまたはＴｉＡｌＮ物質で充填して下部電極コンタクト層３０ａを形成する。下部電極コンタクト層３０ａは、抵抗性発熱体である。下部電極コンタクト層３０ａの上面の幅は、下部電極３０の上面の幅より狭い。
【００５４】
図１２を参照すれば、第２層間絶縁層３２上に下部電極コンタクト層３０ａの上面を覆う相変化層３８、拡散防止膜３６及び上部電極４０を順次に積層する。このような積層構造において拡散防止膜３６は、付着層の役割を兼ねることができる。相変化層３８、拡散防止膜３６及び上部電極４０は、図４の説明で言及したような物質で形成しうる。拡散防止膜３６の厚さも図４の説明と同様である。拡散防止膜３６は、気相蒸着法で形成できるが、例えば、スパッタリング、ＭＯＣＶＤまたは蒸着法で形成しうる。上部電極４０は、ＣＶＤ、ＡＬＤ、スパッタリングまたは蒸着法などで形成しうる。
【００５５】
スパッタリング法で拡散防止膜３６を形成する場合、Ｔｅターゲットに対してスパッタリングパワーを３０Ｗに固定し、Ｔｉターゲットに対しては、スパッタリングパワーを３０〜１００Ｗに可変させる。これにより、拡散防止膜３６の組成を変化させうる。Ｔｉターゲットに印加されるスパッタリングパワーは、望ましくは、５０〜８０Ｗで制御しうるが、適正パワー数値は、ターゲットの大きさによって決定されうる。このようなスパッタリング法で拡散防止膜３６の蒸着温度は、１５０℃〜３５０℃で制御することが望ましいが、さらに望ましくは、約２００℃程度である。
【００５６】
上部電極４０を形成した後、上部電極４０上に図４のストレージノードＳが形成される領域を限定する感光膜パターンＰ１を形成する。感光膜パターンＰ１をエッチングマスクとして使用して上部電極４０、拡散防止膜３６及び相変化層３８を順次にエッチングする。以後、感光膜パターンＰ１を除去すれば、図１３に示したように下部電極３０、下部電極コンタクト層３０ａ、相変化層３８、拡散防止膜３６及び上部電極４０からなるストレージノードＳが形成される。
【００５７】
一方、前記したストレージノードＳの形成過程に他の物質膜を追加しうる。例えば、拡散防止膜３６と上部電極４０との間にＴｉ系付着層をさらに形成しうる。したがって、ストレージノードＳは、拡散防止膜３６、Ｔｉ系付着層及び上部電極４０が順次に積層された構造で形成されうる。これにより、相変化層３８と上部電極４０との付着力を高めることができる。付着層の形成は、選択的である。
【００５８】
前記説明で多くの事項が具体的に記載されているが、それらは発明の範囲を限定するというよりは、望ましい実施例の例示として解釈されねばならない。例えば、当業者ならば、拡散防止膜を備える条件でストレージノードの構成を多様に変形でき、下部電極と導電性プラグとを経ずとも、下部電極コンタクト層を直接トランジスタに接触させることができる。従って、本発明の範囲は、説明された実施例によって決まるものではなく、特許請求の範囲に記載された技術的思想により定まるべきである。
【００５９】
前述したように、本発明の相変化メモリ素子は、相変化層３８の上部面上に拡散防止膜３６を備える。これにより、相変化層３８上に積層された上部構造物、例えば、上部電極４０及び／またはＴｉ系付着層から相変化層３８の特性を低下させる不純物、例えば、Ｔｉが相変化層３８に広がることを防止することができる。したがって、Ｔｉの相変化層３８への拡散による相変化層３８の特性低下による相変化メモリ素子の多様な欠陥、例えば、セット／リセット欠陥、耐久性試験で現れる欠陥などを改善しうる。従って、本発明の相変化メモリ素子を用いると、前記欠陥により信頼性が低くなることを防止できるところ、つまり、素子の信頼性が高まる。
【産業上の利用可能性】
【００６０】
本発明は、半導体メモリ素子が使われるあらゆる電子製品に使われうる。例えば、携帯電話、カムコーダ、ＭＰ３、ＰＤＡ、ＧＰＳ、ＤＭＢフォン、デジタルカメラのようなデジタル機器、各種映像ディスプレイ、家電製品などに適用されうる。
【図面の簡単な説明】
【００６１】
【図１】従来の技術に係る相変化メモリ素子のストレージノードに対する透過電子顕微鏡（ＴＥＭ）イメージである。
【図２】図１のストレージノードを熱処理した後、測定したＨＡＡＤＦ−ＳＴＥＭイメージである。
【図３】図２のａ−ａ’線による成分プロファイルを示すＥＤＳデータである。
【図４】本発明の第１具現例に係る相変化メモリ素子の概略的断面図である。
【図５】本発明の第２具現例に係る相変化メモリ素子の概略的断面図である。
【図６】本発明の第１具現例に係る相変化メモリ素子のストレージノードのＴＥＭイメージである。
【図７】図６のストレージノードを熱処理した後、測定したＨＡＡＤＦ−ＳＴＥＭイメージである。
【図８】図７のａ−ａ’線による成分プロファイルを示すＥＤＳデータである。
【図９】本発明の第１具現例に係る相変化メモリ素子の製造方法を段階別に示す断面図である。
【図１０】本発明の第１具現例に係る相変化メモリ素子の製造方法を段階別に示す断面図である。
【図１１】本発明の第１具現例に係る相変化メモリ素子の製造方法を段階別に示す断面図である。
【図１２】本発明の第１具現例に係る相変化メモリ素子の製造方法を段階別に示す断面図である。
【図１３】本発明の第１具現例に係る相変化メモリ素子の製造方法を段階別に示す断面図である。
【符号の説明】
【００６２】
１０  基板
１２，１４  第１及び第２不純物領域
１６  チャンネル領域
１８  ゲート絶縁膜
１９  ゲート電極
２０  ゲート積層物
２２  第１層間絶縁層
２４  導電性プラグ
３０  下部電極
３０ａ  下部電極コンタクト層
３２  第２層間絶縁層
３６  拡散防止膜
３８  相変化層
４０  上部電極
ｈ１  第１コンタクトホール
ｈ２  第２コンタクトホール
Ｓ  ストレージノード
【図１】
2008141199.tif 000003
【図２】
2008141199.tif 000004
【図４】
2008141199.tif 000005
【図５】
2008141199.tif 000006
【図６】
2008141199.tif 000007
【図７】
2008141199.tif 000008
【図９】
2008141199.tif 000009
【図１０】
2008141199.tif 000010
【図１１】
2008141199.tif 000011
【図１２】
2008141199.tif 000012
【図１３】
2008141199.tif 000013
【図３】
2008141199.tif 000014
【図８】
2008141199.tif 000015