(57)【要約】      （修正有）【課題】共通の回路基板を用いることができ、コストの低減化が図れる半導体装置の製造方法を提供する。【解決手段】ＡＳＩＣチップ２０が搭載可能な共通の回路基板２５を用意し、各メモリチップ２１〜２３ごとの台座ターミナルチップ２９〜３１を用意し、共通の回路基板２５上に、ＡＳＩＣチップ２０をフリップチップ接続して搭載し、ＡＳＩＣチップ２０上に台座ターミナルチップ２９を固定し、台座ターミナルチップ２９上に、メモリチップ２１を搭載し、メモリチップ２９の端子と台座ターミナルチップ２９のメモリチップ用端子とをワイヤ３３にて電気的に接続し、台座ターミナルチップ２９の外部接続端子と各回路基板２５の端子とをワイヤ３５で電気的に接続する。【選択図】図１
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【特許請求の範囲】
【請求項１】
ＡＳＩＣチップとＡＳＩＣチップ用のメモリチップとが回路基板に搭載された半導体装置の製造方法において、
１種類のＡＳＩＣチップに対して、複数の異なるメモリチップがある場合、
前記ＡＳＩＣチップが搭載可能な共通の回路基板を用意し、
前記複数の異なるメモリチップがそれぞれ搭載可能で、該各メモリチップの端子との間がワイヤで接続可能なメモリチップ用端子と、前記回路基板上の端子との間がワイヤで接続可能な外部接続端子とを有する配線パターンが形成された各メモリチップごとの台座ターミナルチップを用意し、
前記ＡＳＩＣチップと前記異なるメモリチップの組ごとに、
前記共通の回路基板上に、前記ＡＳＩＣチップをフリップチップ接続して搭載し、
該ＡＳＩＣチップ上に前記台座ターミナルチップを固定し、
該台座ターミナルチップ上に、該台座ターミナルチップに対応する前記メモリチップを搭載し、
該メモリチップの端子と対応する台座ターミナルチップのメモリチップ用端子とをワイヤにて電気的に接続し、
前記台座ターミナルチップの外部接続端子と前記各回路基板の端子とをワイヤで電気的に接続することを特徴とする半導体装置の製造方法。
【請求項２】
ＡＳＩＣチップとＡＳＩＣチップ用のメモリチップとが回路基板に搭載された半導体装置の製造方法において、
１種類のＡＳＩＣチップに対して、複数の同一のもしくは異なるメモリチップがある場合、
前記ＡＳＩＣチップが搭載可能な共通の回路基板を用意し、
前記複数のメモリチップのうちの任意の数のメモリチップが搭載可能で、該各メモリチップの端子との間がワイヤで接続可能なメモリチップ用端子と、前記回路基板上の端子との間がワイヤで接続可能な外部接続端子とを有する配線パターンが形成された共通の台座ターミナルチップを用意し、
前記共通の回路基板上に、前記ＡＳＩＣチップをフリップチップ接続して搭載し、
該ＡＳＩＣチップ上に前記台座ターミナルチップを固定し、
該台座ターミナルチップ上に、任意の数の前記メモリチップを搭載し、
該メモリチップの端子と対応する台座ターミナルチップのメモリチップ用端子とをワイヤにて電気的に接続し、
前記台座ターミナルチップの外部接続端子と前記各回路基板の端子とをワイヤで電気的に接続することを特徴とする半導体装置の製造方法。
【請求項３】
１種類のＡＳＩＣチップに対して、複数のメモリチップが存在し、該複数のメモリチップを前記台座ターミナルチップ上にスペーサを介在させて積層して搭載することを特徴とする請求項２記載の半導体装置の製造方法。
【請求項４】
１種類のＡＳＩＣチップに対して、複数のメモリチップが存在し、該複数のメモリチップを前記台座ターミナルチップ上に併設して搭載することを特徴とする請求項２記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＡＳＩＣチップとＡＳＩＣチップ用のメモリチップとを回路基板に搭載する場合、ＡＳＩＣチップを回路基板に接続して搭載し、ＡＳＩＣチップ上にメモリチップを積層して搭載した半導体装置が知られている（特開２００５−２５１９５３）。
【０００３】
【特許文献１】特開２００５−２５１９５３
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで、１種類のＡＳＩＣチップに対して、複数の異なるメモリチップを用いる場合がある。メモリチップも回路基板上の所定の端子にワイヤにより電気的に接続する必要があるが、異なるメモリチップの場合、一般的に回路基板上の端子の位置が異なってくることから、従来、異なるメモリチップごとにそれぞれ回路基板を設計しなければならず、厄介であると共にコスト高となるという課題があった。
【０００５】
例えば、図１５（ａ）、図１６（ａ）、図１７（ａ）に示すように、メモリチップ１、２、３ではその端子配列が微妙に異なっている。この場合に、図１５（ｂ）、図１６（ｂ）、図１７（ｂ）に示すように、各基板４、５、６は、メモリチップ１、２、３の端子配列に合わせた端子配列を有する専用の回路基板４、５、６をそれぞれ設計し、製造しなければならない。なお、図１５（ｃ）、図１６（ｃ）、図１７（ｃ）は各メモリチップを各基板に搭載した平面図、図１５（ｄ）、図１６（ｄ）、図１７（ｄ）はその正面図であり、８はＡＳＩＣチップである。
【０００６】
また、図１８（ａ）〜図１８（ｄ）に、同じ容量のメモリチップ１０、１０をＡＳＩＣチップ８上に２段に重ねて搭載する例を示すが、このように、回路基板１２に、複数のメモリチップ１０を重ねて積層する場合に、重ねるメモリチップ１０の枚数ごとに、それぞれ専用の端子を作りこんだ回路基板１２を設計し、用意しなければならなかった。なお、９は絶縁体からなるスペーサである。
【０００７】
なお、図１８（ｂ）に示す回路基板１２は、１個のメモリチップを搭載することにも対応できるように設計できるが、複数個までのメモリチップを搭載できるようにするためには、あらかじめ最大数のメモリチップに対応できる端子配列を備えた回路基板を用意する必要がある。しかし、回路基板は、一般的に多層で複雑な構造を有するものであるので、設計、製造が容易でなく、コスト高となる課題がある。
本発明は、上記課題を解決すべくなされたものであり、その目的とするところは、共通の回路基板を用いることができ、コストの低減化が図れる半導体装置の製造方法を提供するにある。
【課題を解決するための手段】
【０００８】
本発明は次の構成を有する。
すなわち、ＡＳＩＣチップとＡＳＩＣチップ用のメモリチップとが回路基板に搭載された半導体装置の製造方法において、１種類のＡＳＩＣチップに対して、複数の異なるメモリチップがある場合、前記ＡＳＩＣチップが搭載可能な共通の回路基板を用意し、前記複数の異なるメモリチップがそれぞれ搭載可能で、該各メモリチップの端子との間がワイヤで接続可能なメモリチップ用端子と、前記回路基板上の端子との間がワイヤで接続可能な外部接続端子とを有する配線パターンが形成された各メモリチップごとの台座ターミナルチップを用意し、前記ＡＳＩＣチップと前記異なるメモリチップの組ごとに、前記共通の回路基板上に、前記ＡＳＩＣチップをフリップチップ接続して搭載し、該ＡＳＩＣチップ上に前記台座ターミナルチップを固定し、該台座ターミナルチップ上に、該台座ターミナルチップに対応する前記メモリチップを搭載し、該メモリチップの端子と対応する台座ターミナルチップのメモリチップ用端子とをワイヤにて電気的に接続し、前記台座ターミナルチップの外部接続端子と前記各回路基板の端子とをワイヤで電気的に接続することを特徴とする。
【０００９】
また本発明は、ＡＳＩＣチップとＡＳＩＣチップ用のメモリチップとが回路基板に搭載された半導体装置の製造方法において、１種類のＡＳＩＣチップに対して、複数の同一のもしくは異なるメモリチップがある場合、前記ＡＳＩＣチップが搭載可能な共通の回路基板を用意し、前記複数のメモリチップのうちの任意の数のメモリチップが搭載可能で、該各メモリチップの端子との間がワイヤで接続可能なメモリチップ用端子と、前記回路基板上の端子との間がワイヤで接続可能な外部接続端子とを有する配線パターンが形成された共通の台座ターミナルチップを用意し、前記共通の回路基板上に、前記ＡＳＩＣチップをフリップチップ接続して搭載し、該ＡＳＩＣチップ上に前記台座ターミナルチップを固定し、該台座ターミナルチップ上に、任意の数の前記メモリチップを搭載し、該メモリチップの端子と対応する台座ターミナルチップのメモリチップ用端子とをワイヤにて電気的に接続し、前記台座ターミナルチップの外部接続端子と前記各回路基板の端子とをワイヤで電気的に接続することを特徴とする半導体装置の製造方法。
【００１０】
また、１種類のＡＳＩＣチップに対して、複数のメモリチップが存在し、該複数のメモリチップを前記台座ターミナルチップ上にスペーサを介在させて積層して搭載することを特徴とする。
また、１種類のＡＳＩＣチップに対して、複数のメモリチップが存在し、該複数のメモリチップを前記台座ターミナルチップ上に併設して搭載することを特徴とする。
【発明の効果】
【００１１】
本発明によれば、設計、製造にコストのかかる回路基板を共通のものにし、設計、製造が容易で、コストの比較的かからない台座ターミナルチップ側に、複数のメモリチップに対応する共通の、あるいは個別の配線パターンを設けるようにしたので、製造コストの低減化が図れる半導体装置を提供できる。
【発明を実施するための最良の形態】
【００１２】
以下本発明における最良の実施の形態を添付図面に基づいて詳細に説明する。
図１〜図３は第１の実施の形態を示す。
本実施の形態は、一種類のＡＳＩＣチップ２０に対して、３種類のメモリチップ２１、２２、２３をそれぞれ搭載する場合の例である。各メモリチップ２１、２２、２３はその端子２１ａ、２２ａ、２３ａの位置にずれがある。すなわち、本例では、メモリチップ２２の端子２２ａの位置に対して、メモリチップ２１の端子２１ａは相対的に左側に、またメモリチップ２３の端子２３ａは相対的に右側にずれている。
【００１３】
このような場合、従来においては、それぞれのメモリチップに対応する端子位置に設計した回路基板を個別に用意していた。
しかし、本実施の形態では、端子２５ａの位置を共通にした共通の回路基板２５を用いる（図４）。
そして、本実施の形態では、図１（ｂ）、図２（ｂ）、図３（ｂ）に示すように、異なるメモリチップ２１、２２、２３がそれぞれ搭載可能で、該各メモリチップ２１、２２、２３の端子２１ａ、２２ａ、２３ａとの間がワイヤで接続可能なメモリチップ用端子２６ａ、２７ａ、２８ａと、回路基板２５上の端子２５ａとの間がワイヤで接続可能な外部接続端子２６ｂ、２７ｂ、２８ｂとを有する配線パターン２６、２７、２８が形成された各メモリチップごとの台座ターミナルチップ２９、３０、３１を用意する。
【００１４】
各台座ターミナルチップ２９、３０、３１におけるメモリチップ用端子２６ａ、２７ａ、２８ａは、搭載する各メモリチップ２１，２２、２３の端子２１ａ、２２ａ、２３ａとワイヤにて接続しやすい、例えば、両端子が直近となる位置に設ける。同様に、各台座ターミナルチップ２９、３０、３１における外部接続用端子２６ｂ、２７ｂ、２８ｂは、回路基板２５の端子２５ａとワイヤにて接続しやすい、例えば、両端子が直近となる位置に設けるとよい。
【００１５】
各配線パターン２６、２７、２８は、それぞれ端子２６ａと２６ｂとの間、端子２７ａと２７ｂとの間、端子２８ａと２８ｂとの間が接続されるように、台座ターミナルチップ２９、３０、３１に形成される。
各台座ターミナルチップ２９、３０、３１は、各端子を備える配線パターン２６、２７、２８を形成するのみであるから、その設計も製造も容易で、かつ安価に行える。すなわち、各台座ターミナルチップ２９、３０、３１は、多層の回路基板２５をそれぞれ個別に形成するのと比して、設計も製造も容易で、かつ極めて安価に製造できる。この台座ターミナルチップ２９、３０、３１はシリコンウェーハを用いて作製することができる。
【００１６】
上記のように、回路基板２５は共通のものとし、各メモリチップ２１、２２、２３が搭載可能な台座ターミナルチップ２９、３０、３１をそれぞれ個別に用意するのである。
そして、ＡＳＩＣチップ２０と異なるメモリチップ２１、２２、２３の組ごとに、共通の回路基板２５を用いて、それぞれ回路基板２５上に、ＡＳＩＣチップ２０をフリップチップ接続して搭載し、このＡＳＩＣチップ２０上に、それぞれ台座ターミナルチップ２９、３０、３１を接着剤を用いて固定し、台座ターミナルチップ２９、３０、３１上に、それぞれ対応するメモリチップ２１、２２、２３を接着剤を用いて固定する。
【００１７】
次いで、メモリチップ２１、２２、２３の端子２１ａ、２２ａ，２３ａと対応する台座ターミナルチップ２９、３０、３１のメモリチップ用端子２６ａ、２７ａ、２８ａとをワイヤ３３にてそれぞれ電気的に接続し、台座ターミナルチップ２９、３０、３１の外部接続端子２６ｂ、２７ｂ、２８ｂと各回路基板２５の端子２５ａとをワイヤ３５でそれぞれ電気的に接続して半導体装置３７に完成する（図１（ｃ）、（ｄ）、図２（ｃ）、（ｄ）、図３（ｃ）、（ｄ））。なお、ＡＳＩＣチップ２０、メモリチップ、ワイヤ３３、３５は封止樹脂（図示せず）にて封止するとよい。
【００１８】
図５〜図９は第２の実施の形態を示す。
本実施の形態は、ＡＳＩＣチップ２０に比して小型の複数、例えば４個までのメモリチップを搭載する場合の例である。従来は、メモリチップを１個、２個、３個、あるいは４個搭載する場合、それぞれ１個用、２個用、３個用、４個用の回路基板を別途設計、製造していた。
【００１９】
本実施の形態では、あらかじめ搭載するメモリチップの数がわかっている場合に、その最小数から最大数のメモリチップに対応できる端子２５ａの配列を有する共通の回路基板２５を予め設計し、作製しておく（図６）。
本例では、４個までのメモリチップ４０、４１、４２、４３（図５）に対応できる回路基板２５とした。なお、メモリチップ４０〜４３は、同一のものでも異なるものでもよい。
【００２０】
また、本実施の形態では、複数の、例えば４個までのメモリチップ４０〜４３を搭載できる共通の台座ターミナルチップ４５を用意する（図７）。この台座ターミナルチップ４５には、搭載される最大４個のメモリチップと電気的に接続される配線パターン４６が形成されている。
例えば、図７のエリアＡ、Ｂ、Ｃ、Ｄはメモリチップ４０、４１、４２、４３がそれぞれ搭載されるエリアであり、その周りに、メモリチップ４０、４１、４２、４３の端子４０ａ、４１ａ、４２ａ、４３ａとワイヤ３３にてそれぞれ接続可能なメモリチップ用端子４６ａが所要の配列で形成されている。
【００２１】
また、各メモリチップ用端子４６ａと接続する外部接続用端子４６ｂが、台座ターミナルチップ４５の縁辺に所要配列で形成されている。これら両端子４６ａ、４６ｂは、配線パターン４６により引き回すことで、所要位置に所要配列で形成できる。
外部接続用端子４６ｂは、ワイヤ３５により回路基板２５の端子２５ａと接続可能な配列となっている。
【００２２】
隣接するメモリチップは、バスラインなど、いくつかは共用できるので、台座ターミナルチップ４５上の共通の配線（例えば４６ｃ）上に、隣接するメモリチップの共通の端子がワイヤ３３にて接続されるメモリチップ用端子４６ａ、４６ａを２つ形成し、これを１つの外部接続用端子４６ｂに接続するようにして、配線パターン４６を形成するようにしている。図７の例では、隣接するメモリチップ間で、３本の共通の配線４６ｃが形成されている。台座ターミナルチップ４５は、やはり半導体ウェーハを用いて容易に作製できる。
【００２３】
上記のように回路基板２５と台座ターミナルチップ４５とを準備する。
まず回路基板２５上にＡＳＩＣチップ２０をフリップチップ接続して搭載する。
ＡＳＩＣチップ２０上に接着剤により台座ターミナルチップ４５を固定する。
そして、台座ターミナルチップ上に、所要数のメモリチップ（図示の例では４個）を所用の位置に接着剤を用いて固定し、メモリチップの端子と台座ターミナルチップ４５のメモリチップ用端子４６ａとをワイヤ３３で電気的に接続し、台座ターミナルチップ４５の外部接続用端子４６ｂと回路基板２５の端子２５ａとをワイヤ３５で電気的に接続し、半導体装置３７に完成する（図８：平面図、図９：正面図）。なお、ＡＳＩＣチップ２０、メモリチップ、ワイヤ３３、３５は封止樹脂（図示せず）にて封止するとよい。
【００２４】
図１０〜図１４は第３の実施の形態を示す。
本実施の形態は、１種類のＡＳＩＣチップ２０に対して、同一のメモリチップ５０（図１０）を複数搭載する場合の例である。同一のメモリチップ５０であるから、その端子５０ａの位置、機能も全て同一である。本例では２個までのメモリチップ５０を搭載する場合で説明する。
【００２５】
本実施の形態でも、共通の端子２５ａを有する回路基板２５を用意する（図１１）。
この場合の端子２５ａの配列は、１つのメモリチップ５０を搭載する場合と同一の配列でよい。
また、本実施の形態でも、複数個までのメモリチップを搭載できる、共通の台座ターミナルチップ５２を用意し、この台座ターミナルチップ５２上に複数のメモリチップ５０をスペーサ５１を介在させて積層して搭載するようにしている。
【００２６】
図１２は、２個までのメモリチップ５０を搭載できる共通の台座ターミナルチップ５２を示す。この台座ターミナルチップ５２には、配線パターン５４が形成され、この配線パターン５４には、搭載するメモリチップ５０の端子５０ａからワイヤ３３で接続可能なメモリチップ用端子５４ａが形成され、さらにこのメモリチップ用端子５４ａと接続し、回路基板２５の端子２５ａとワイヤ３５により接続される外部接続用端子５４ｂが形成されている。外部接続用端子５４ｂは、台座ターミナルチップ５２の縁辺に、回路基板２５の端子２５ａと同配列で形成されている。
【００２７】
本実施の形態では、同一の２個までのメモリチップ５０が積層して搭載される。メモリチップ５０が２個の場合、上下のメモリチップ５０において、同一の性質の端子５０ａが同一の位置にくる。そこで、図１２に示すように、台座ターミナルチップ５２上の共通の配線（例えば５４ｃ）上に、上下のメモリチップ５０の共通の端子５０ａがワイヤ３３にて接続されるメモリチップ用端子５０ａ、５０ａを２つ形成し、これを１つの外部接続用端子５０ｂに接続するようにして、配線パターン５４を形成するようにしている。
【００２８】
上記のように回路基板２５と台座ターミナルチップ５２とを準備する。
まず回路基板２５上にＡＳＩＣチップ２０をフリップチップ接続して搭載する。
ＡＳＩＣチップ２０上に接着剤により台座ターミナルチップ５２を固定する。
そして、台座ターミナルチップ５２上に、１段めのメモリチップ５０を接着剤を用いて固定し、メモリチップ５０の端子５０ａと台座ターミナルチップ５２のメモリチップ用端子５４ａとをワイヤ３３で電気的に接続する。
【００２９】
次に、１段目のメモリチップ５０上に２段目のメモリチップ５０をスペーサ５１を介在させて接着剤により固定し、この２段目のメモリチップ５０の端子５０ａと台座ターミナルチップ５２のメモリチップ用端子５４ａとをワイヤ３３で電気的に接続する。
次いで、台座ターミナルチップ５２の外部接続用端子５４ｂと回路基板２５の端子２５ａとをワイヤ３５で電気的に接続し、半導体装置３７に完成する（図１３：平面図、図１４：正面図）。なお、ＡＳＩＣチップ２０、メモリチップ、ワイヤ３３、３５は封止樹脂（図示せず）にて封止するとよい。
メモリチップ５０が１個の場合には、もちろん１段目のメモリチップ５０を搭載するだけとなる。
【００３０】
なお、上記実施の形態では、同一のメモリチップ５０を２個まで重ねて搭載するようにしたが、３個以上の複数個までのメモリチップ５０をスペーサを介在させて重ねて搭載するようにしてもよい。この場合、共通の配線５４ｃに、その複数個のメモリチップ５０の端子５０ａをワイヤ３３で接続可能な複数個のメモリチップ用端子５４ａを形成するようにする。
なお、必ずしも同一のメモリチップを重ねて搭載するのでなく、複数の異なるメモリチップを重ねて搭載するようにすることもできる。この場合、台座ターミナルチップ５２には、当該複数のメモリチップを全部搭載可能な配線パターン（図示せず）を形成しておくことはもちろんである。
【図面の簡単な説明】
【００３１】
【図１】第１の実施の形態におけるメモリチップの搭載例を示す説明図である。
【図２】第１の実施の形態におけるメモリチップの他の搭載例を示す説明図である。
【図３】第１の実施の形態におけるメモリチップのさらに他の搭載例を示す説明図である。
【図４】第１の実施の形態における回路基板の説明図である。
【図５】第２の実施の形態におけるメモリチップの説明図である。
【図６】第２の実施の形態における回路基板の説明図である。
【図７】第２の実施の形態における台座ターミナルチップの説明図である。
【図８】第２の実施の形態における半導体装置の平面図である。
【図９】第２の実施の形態における半導体装置の正面図である。
【図１０】第３の実施の形態におけるメモリチップの説明図である。
【図１１】第３の実施の形態における回路基板の説明図である。
【図１２】第３の実施の形態における台座ターミナルチップの説明図である。
【図１３】第３の実施の形態における半導体装置の平面図である。
【図１４】第３の実施の形態における半導体装置の正面図である。
【図１５】従来の半導体装置におけるメモリチップの搭載例を示す説明図である。
【図１６】従来の半導体装置におけるメモリチップの他の搭載例を示す説明図である。
【図１７】従来の半導体装置におけるメモリチップのさらに他の搭載例を示す説明図である。
【図１８】従来の半導体装置におけるメモリチップのまたさらに他の搭載例を示す説明図である。
【符号の説明】
【００３２】
２０  ＡＳＩＣチップ
２１〜２３  メモリチップ
２１ａ〜２３ａ  端子
２５  回路基板
２５ａ  端子
２６〜２８  配線パターン
２６ａ〜２８ａ  メモリチップ用端子
２６ｂ〜２８ｂ  外部接続用端子
２９〜３１  台座ターミナルチップ
３３、３５  ワイヤ
３７  半導体装置
４０〜４３  メモリチップ
４０ａ〜４３ａ  端子
４５  台座ターミナルチップ
４６  配線パターン
４６ａ  メモリチップ用端子
４６ｂ  外部接続用端子
５０  メモリチップ
５０ａ  端子
５２  台座ターミナルチップ
５４  配線パターン
５４ａ  メモリチップ用端子
５４ｂ  外部接続用端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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