(57)【要約】      （修正有）【課題】記憶素子の微細化の阻害と製造プロセスの複雑化を解決する、安価な不揮発の記憶装置及び半導体装置を提供する。【解決手段】絶縁表面を有する基板１０１上に第１の導電層１０２と、第２の導電層１０３と、それらの間に配置された混合膜１０４とを配置し、混合膜１０４は、幅が電極間隔ｄよりも広く、第１の導電層１０２及び第２の導電層１０３上に一部重なっている。混合膜１０４は、無機化合物と有機化合物とハロゲン原子を含む膜である。記憶素子は、電極間隔ｄで設けられた一対の電極１０２、１０３に電圧を印加することで、混合膜１０４が基板１０１から剥がれることによって一対の電極間の抵抗値を大幅に増加させることで記憶素子の書き込みを行うことができる。【選択図】図１
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【特許請求の範囲】
【請求項１】
同一絶縁膜上に第１の導電層と、前記第１の導電層と並ぶ位置に第２の導電層と、混合膜とを配置し、
前記混合膜は、無機化合物と有機化合物とハロゲン原子を含む膜であり、
前記混合膜を前記第１の導電層と前記第２の導電層との間に配置する記憶素子を複数備えた記憶装置。
【請求項２】
請求項１において、前記無機化合物は、モリブデン酸化物であり、
前記有機化合物はホール輸送材料であることを特徴とする記憶装置。
【請求項３】
請求項２において、前記モリブデン酸化物は三酸化モリブデンであることを特徴とする記憶装置。
【請求項４】
請求項２において、前記ホール輸送材料は芳香族アミン化合物であることを特徴とする記憶装置。
【請求項５】
請求項２において、前記ホール輸送材料はアントラセン誘導体であることを特徴とする記憶装置。
【請求項６】
請求項２において、前記ハロゲン原子はフッ素であることを特徴とする記憶装置。
【請求項７】
請求項２において、前記ハロゲン原子は塩素であることを特徴とする記憶装置。
【請求項８】
請求項１乃至７のいずれか一において、前記第１の導電層はビット線であり、前記前記第２の導電層はワード線である記憶装置。
【請求項９】
請求項１乃至７のいずれか一において、前記第１の導電層はワード線であり、前記前記第２の導電層はビット線である記憶装置。
【請求項１０】
請求項１乃至９のいずれか一に記載の記憶装置と薄膜トランジスタを有し、前記薄膜トランジスタは、前記第１の導電層あるいは前記第２の導電層と電気的に接続している半導体装置。
【請求項１１】
請求項１乃至９のいずれか一に記載の記憶装置とアンテナと、電源生成回路とを有する半導体装置。
【請求項１２】
絶縁表面上に、導電膜を形成し、
前記導電膜上にマスクを形成し、
前記マスクを用いて前記導電膜を選択的にエッチングして第１の導電層と第２の導電層を形成し、
前記第１の導電層の側面と該側面に対向する前記第２の導電層の側面との間に混合膜を形成し、
前記混合膜は、無機化合物と有機化合物とハロゲン原子を含む膜である記憶装置の作製方法。
【請求項１３】
請求項１２において、前記無機化合物は、モリブデン酸化物であり、
前記有機化合物はホール輸送材料であることを特徴とする記憶装置の作製方法。
【請求項１４】
請求項１３において、前記モリブデン酸化物は三酸化モリブデンであることを特徴とする記憶装置の作製方法。
【請求項１５】
請求項１３において、前記ホール輸送材料は芳香族アミン化合物であることを特徴とする記憶装置の作製方法。
【請求項１６】
請求項１３において、前記ホール輸送材料はアントラセン誘導体であることを特徴とする記憶装置の作製方法。
【請求項１７】
請求項１３において、前記ハロゲン原子はフッ素であることを特徴とする記憶装置の作製方法。
【請求項１８】
請求項１３において、前記ハロゲン原子は塩素であることを特徴とする記憶装置の作製方法。
【請求項１９】
請求項１２乃至請求項１８において、前記ハロゲン原子はイオン注入により混合膜に添加することを特徴とする記憶装置の作製方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は記憶素子を含む回路を有する記憶装置および半導体装置並びに記憶装置の作製方法に関する。
【０００２】
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。
【背景技術】
【０００３】
有機化合物を用いた記憶素子は、特許文献１に示すように、記憶素子の二端子として有機化合物層の上下に２つの電極を配置している構造が一般的である。
【特許文献１】米国特許出願公開第２００５／０００６６４０号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００４】
半導体装置に設けられる記憶回路として、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、ＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、マスクＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）、ＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  ａｎｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）、フラッシュメモリなどが挙げられる。このうち、ＤＲＡＭ、ＳＲＡＭは揮発性の記憶回路であり、電源をオフするとデータが消去されてしまうため、電源をオンする度にデータを書き込む必要がある。ＦｅＲＡＭは不揮発性の記憶回路であるが、強誘電体層を含む容量素子を用いているため、作製工程が増加してしまう。マスクＲＯＭは、簡単な構造であるが、製造工程でデータを書き込む必要があり、追記することはできない。ＥＰＲＯＭ、ＥＥＰＲＯＭ、フラッシュメモリは、不揮発性の記憶回路ではあるが、２つのゲート電極を含む素子を用いているため、作製工程が増加してしまうといった問題があった。
【０００５】
また、一般的な有機化合物を用いた記憶回路は、一対の上下電極間に有機化合物を設けて記憶素子を形成するが、有機層の上に電極を形成した場合、電極の形成時の温度によっては有機層への影響があるため温度に制限がある。この温度の制限のため形成方法が限定され、希望通りの電極を形成することができず、素子の微細化を阻害している問題があった。有機層の上に電極を形成することは、素子の微細化を阻害している面から解決されるべき問題である。
【０００６】
また、特許文献１に示されている二端子として有機層の上下に形成した一対の電極を用いた記憶素子の場合、一対の電極を上下に配置することで、一対の電極を複数の工程に分けて形成しなければならない。そのため製造プロセスが複雑化するといった問題があった。製造プロセスが複雑化することは、製造コストの面から解決されるべき問題である。
【０００７】
また、記憶素子を携帯情報端末や、チップなどの小片に搭載することを考慮した場合、限られた電力で記憶素子の書き込みや読み出しが行えることが好ましく、記憶素子の書き込みや読み出しに要する電力の低消費電力化も課題とする。
【０００８】
上記問題を鑑み、本発明は、記憶素子の微細化の阻害と製造プロセスの複雑化を解決することを課題とする。また、製造時以外にデータの追記が可能であり、書き換えによる偽造等を防止可能な不揮発の記憶装置及びそれを有する半導体装置を提供することを目的とする。また、安価な不揮発の記憶装置及び半導体装置の提供を課題とする。
【課題を解決するための手段】
【０００９】
上記課題を鑑み、同一絶縁膜上に第１の導電層と、該第１の導電層と並ぶ位置に第２の導電層と、無機化合物と有機化合物及びハロゲン原子の混合膜とを配置し、該混合膜を第１の導電層と第２の導電層との間に配置する記憶素子を特徴とする。本発明は、上記課題の少なくとも一つを解決する。
【００１０】
前記無機化合物の具体例としては、モリブデン酸化物、バナジウム酸化物、ルテニウム酸化物、タングステン酸化物等があげられる。この他、インジウム酸化物や亜鉛酸化物、錫酸化物を用いることができる。但し、ここに示したものに限らず、その他の物質を用いてもよい。
【００１１】
前記有機化合物はホール輸送材料が適しており、例えば４，４’−ビス［Ｎ−（１−ナフチル）−Ｎ−フェニル−アミノ］−ビフェニル（略称：ＮＰＢ）や４，４’−ビス［Ｎ−（３−メチルフェニル）−Ｎ−フェニルアミノ］ビフェニル（略称：ＴＰＤ）や４，４’，４’’−トリス（Ｎ，Ｎ―ジフェニルアミノ）トリフェニルアミン（略称：ＴＤＡＴＡ）、４，４’−ビス（Ｎ−｛４−［Ｎ’−（３−メチルフェニル）−Ｎ’−フェニルアミノ］フェニル｝−Ｎ−フェニルアミノ）ビフェニル（略称：ＤＮＴＰＤ）などの芳香族アミン化合物が挙げられる。この他、９，１０−ジ（フェニル）アントラセンなどのアントラセン誘導体を用いることができる。但し、ここに示したものに限らず、その他の物質を用いてもよい。
【００１２】
前記ハロゲン原子はフッ素や塩素が適している。但し、ここに示したものに限らず、その他の物質を用いてもよい。
【００１３】
前記無機化合物と前記有機化合物を混合することにより電荷移動錯体を形成し、キャリア密度が増加することで、導電性が向上する。その導電性の値は通常の有機半導体膜に比べて極めて大きい。
【００１４】
また、前記無機化合物と前記有機化合物の混合物にハロゲン原子を添加することにより、その導電性は飛躍的に増加し、混合膜が基板から剥がれやすいという特徴を有することができる。
【００１５】
また、無線信号を用いて記憶素子への書き込みをする場合には、上記構成に加え、さらにアンテナと、電源生成回路とを有する半導体装置とする。
【００１６】
また、上記構成においては、記憶素子の二端子間に電圧を印加し、混合膜中に電流を流すことにより、混合膜が基板から剥がれ、電極間の抵抗値を大幅に増加させることで記憶素子へ書き込みを行う。同一絶縁膜上に第１の導電層と、第２の導電層とが形成されているため、絶縁膜平面にほぼ平行な方向に電圧が印加されることとなる。
【００１７】
ハロゲン原子を添加することで基板と混合膜とも密着性が低下し、低い印加電圧で剥がれが生じる。
【００１８】
また、同一絶縁膜平面上に設けられる第１の導電層と第２の導電層の電極間距離は、電極形成の加工精度にもよるが、数ｎｍ〜数百ｎｍとすることができる。例えば、電極間距離を３５ｎｍ以上とする場合、ＥＢ露光によってレジストを露光してマスクを形成し、導電膜を選択的にエッチングして、第１の導電層と第２の導電層を形成すればよい。
【００１９】
また、第１の導電層及び第２の導電層の側面をテーパー形状としてもよく、本明細書で開示する他の構成は、同一絶縁平面上に第１の導電層及び第２の導電層と、前記第１の導電層の側面と該側面に対向する前記第２の導電層の側面との間に混合膜を有する記憶素子を複数備えた記憶装置であり、第１の導電層及び第２の導電層の側面を絶縁平面に対して９０°未満のテーパー角とする。テーパー形状とすることで、対向する２つの側面の間の領域を拡大し、その領域に混合膜を多く配置することができる。
【００２０】
また、上記構造を実現するための発明の構成は、絶縁表面上に第１の導電層と、電極間隔ｄを開けて配置された第２の導電層を形成し、第１の導電層の側面と該側面に対向する前記第２の導電層の側面との間に混合膜を形成する記憶装置の作製方法である。
【００２１】
電極間隔ｄを小さくし、位置合わせを高精度に第１の導電層及び第２の導電層を形成する場合には、絶縁表面上に導電膜を形成し、前記導電膜上にマスクを形成し、前記マスクを用いて前記導電膜を選択的にエッチングして第１の導電層と第２の導電層を形成することが好ましい。
【００２２】
また、電極間距離を数ｎｍとする場合には、ナノインプリント法を用いてレジストマスクを形成し、第１の導電層と第２の導電層を形成すればよい。また、一つの配線に対してレーザ光の照射によって部分的に除去して切断または分離し、一対の電極を形成してもよい。
【００２３】
また、第１の導電層及び第２の導電層は、湿式法であるインクジェット法やディスペンス法などによって形成してもよい。
【００２４】
また、前記混合膜形成方法としては無機化合物及び有機化合物を共蒸着法で作製した後に、ハロゲン原子をイオン注入法で注入するのが好ましい。
【００２５】
また、前記混合膜は、湿式法であるインクジェット法やディスペンス法などによって形成してもよい。
【発明の効果】
【００２６】
本発明は、記憶素子の製造プロセスの単純化を図ることができる。よって、製造コストの低減された記憶装置を提供することができる。
【００２７】
また、製造時以外にデータの追記が可能であり、書き換えによる偽造等を防止可能な不揮発の記憶装置及びそれを有する半導体装置を提供する。また、安価な記憶装置及びそれを有する半導体装置を提供する。
【発明を実施するための最良の形態】
【００２８】
本発明の実施形態について、以下に説明する。
【００２９】
（実施の形態１）
ここでは、半導体装置の一例を示す。図１（Ａ）に上面図を示す。また、図１（Ｂ）は、図１（Ａ）中の点線Ａ−Ａ’で切断した断面図に対応する図である。
【００３０】
図１（Ａ）では、３個の記憶素子を示している。ここでは３個の記憶素子の例を示したが、説明を簡単にするためであり、個数は特に限定されず、半導体装置の設計者が所望のビット数に合わせて設ければよい。例えば、８ビット、１６ビット、３２ビット、６４ビットなどに合わせて記憶素子を形成すればよい。図１（Ｂ）に示すように記憶素子は、絶縁表面を有する基板１０１上に第１の導電層１０２と、第２の導電層１０３と、それらの間に配置された混合膜１０４とを含む構成となっている。
【００３１】
混合膜１０４は、幅が電極間隔ｄよりも広く、第１の導電層１０２及び第２の導電層１０３上に一部重なっている。また、混合膜１０４は、図１（Ａ）の上面形状に限定されず、少なくとも第１の導電層１０２の側面と、該側面に対向する第２の導電層１０３の側面との間に配置する。
【００３２】
また、混合膜１０４は、３つの記憶素子に延在させた一つのパターン形状となっているが、隣り合う記憶素子の間隔が電極間隔ｄよりも広くすることが好ましい。また、混合膜１０４は、３つの記憶素子に延在させているが、それぞれ記憶素子毎に独立に設けてもよい。
【００３３】
混合膜は、無機化合物と有機化合物及びハロゲン原子を含む。混合膜に用いる無機化合物としては、無機酸化物が挙げられる。具体的には、遷移金属酸化物を挙げることができる。また、元素周期表における第４族乃至第８族に属する金属の酸化物を挙げることができる。具体的には、酸化バナジウム、酸化ニオブ、酸化タンタル、酸化クロム、酸化モリブデン、酸化タングステン、酸化マンガン、酸化レニウムは電子受容性が高いため好ましい。この他、酸化インジウムや酸化亜鉛、酸化錫を用いることもできる。中でも特に、酸化モリブデンは大気中でも安定であり、吸湿性が低く、扱いやすいため、蒸着法を用いて混合膜を形成する場合には好ましい。特に、三酸化モリブデンであることが好ましい。
【００３４】
混合膜に用いる有機化合物としては、芳香族アミン化合物、カルバゾール誘導体、芳香族炭化水素、高分子化合物（オリゴマー、デンドリマー、ポリマー等）など、種々の化合物を用いることができる。なお、混合膜に用いる有機化合物としては、１０−６ｃｍ２／Ｖｓ以上のホール移動度を有する物質（ホール輸送材料）であることが好ましい。但し、電子よりもホールの輸送性の高い物質であれば、これら以外のものを用いてもよい。以下では、混合膜に用いることのできる有機化合物を具体的に列挙する。
【００３５】
例えば、混合膜に用いることのできる芳香族アミン化合物としては、Ｎ，Ｎ’−ビス（４−メチルフェニル）（ｐ−トリル）−Ｎ，Ｎ’−ジフェニル−ｐ−フェニレンジアミン（略称：ＤＴＤＰＰＡ）、４，４’−ビス［Ｎ−（４−ジフェニルアミノフェニル）−Ｎ−フェニルアミノ］ビフェニル（略称：ＤＰＡＢ）、４，４’−ビス（Ｎ−｛４−［Ｎ’−（３−メチルフェニル）−Ｎ’−フェニルアミノ］フェニル｝−Ｎ−フェニルアミノ）ビフェニル（略称：ＤＮＴＰＤ）、１，３，５−トリス［Ｎ−（４−ジフェニルアミノフェニル）−Ｎ−フェニルアミノ］ベンゼン（略称：ＤＰＡ３Ｂ）等を挙げることができる。
【００３６】
混合膜に用いることのできるカルバゾール誘導体としては、具体的には、３−［Ｎ−（９−フェニルカルバゾール−３−イル）−Ｎ−フェニルアミノ］−９−フェニルカルバゾール（略称：ＰＣｚＰＣＡ１）、３，６−ビス［Ｎ−（９−フェニルカルバゾール−３−イル）−Ｎ−フェニルアミノ］−９−フェニルカルバゾール（略称：ＰＣｚＰＣＡ２）、３−［Ｎ−（１−ナフチル）−Ｎ−（９−フェニルカルバゾール−３−イル）アミノ］−９−フェニルカルバゾール（略称：ＰＣｚＰＣＮ１）等を挙げることができる。
【００３７】
また、混合膜に用いることのできるカルバゾール誘導体としては、４，４’−ジ（Ｎ−カルバゾリル）ビフェニル（略称：ＣＢＰ）、１，３，５−トリス［４−（Ｎ−カルバゾリル）フェニル］ベンゼン（略称：ＴＣＰＢ）、９−［４−（１０−フェニル−９−アントリル）フェニル］−９Ｈ−カルバゾール（略称：ＣｚＰＡ）、１，４−ビス［４−（Ｎ−カルバゾリル）フェニル］−２，３，５，６−テトラフェニルベンゼン等を用いることができる。
【００３８】
また、混合膜に用いることのできる芳香族炭化水素としては、例えば、２−ｔｅｒｔ−ブチル−９，１０−ジ（２−ナフチル）アントラセン（略称：ｔ−ＢｕＤＮＡ）、２−ｔｅｒｔ−ブチル−９，１０−ジ（１−ナフチル）アントラセン、９，１０−ビス（３，５−ジフェニルフェニル）アントラセン（略称：ＤＰＰＡ）、２−ｔｅｒｔ−ブチル−９，１０−ビス（４−フェニルフェニル）アントラセン（略称：ｔ−ＢｕＤＢＡ）、９，１０−ジ（２−ナフチル）アントラセン（略称：ＤＮＡ）、９，１０−ジフェニルアントラセン（略称：ＤＰＡｎｔｈ）、２−ｔｅｒｔ−ブチルアントラセン（略称：ｔ−ＢｕＡｎｔｈ）、９，１０−ビス（４−メチル−１−ナフチル）アントラセン（略称：ＤＭＮＡ）、９，１０−ビス［２−（１−ナフチル）フェニル］−２−ｔｅｒｔ−ブチルアントラセン、９，１０−ビス［２−（１−ナフチル）フェニル］アントラセン、２，３，６，７−テトラメチル−９，１０−ジ（１−ナフチル）アントラセン、２，３，６，７−テトラメチル−９，１０−ジ（２−ナフチル）アントラセン、９，９’−ビアントリル、１０，１０’−ジフェニル−９，９’−ビアントリル、１０，１０’−ビス（２−フェニルフェニル）−９，９’−ビアントリル、１０，１０’−ビス［（２，３，４，５，６−ペンタフェニル）フェニル］−９，９’−ビアントリル、アントラセン、テトラセン、ルブレン、ペリレン、２，５，８，１１−テトラ（ｔｅｒｔ−ブチル）ペリレン等が挙げられる。また、この他、ペンタセン、コロネン等も用いることができる。このように、１×１０−６ｃｍ２／Ｖｓ以上の移動度を有し、炭素数１４〜４２である芳香族炭化水素を用いることがより好ましい。
【００３９】
なお、混合膜に用いることのできる芳香族炭化水素は、ビニル骨格を有していてもよい。ビニル基を有している芳香族炭化水素としては、例えば、４，４’−ビス（２，２−ジフェニルビニル）ビフェニル（略称：ＤＰＶＢｉ）、９，１０−ビス［４−（２，２−ジフェニルビニル）フェニル］アントラセン（略称：ＤＰＶＰＡ）等が挙げられる。
【００４０】
混合膜に用いるハロゲン原子としては、フッ素や塩素が適している。但し、ここに示したものに限らず、その他の物質を用いてもよい。
【００４１】
第１の導電層１０２及び第２の導電層１０３の材料としては、Ｔａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕ、Ａｇ、Ａｕ、Ｉｎ、Ｚｎから選ばれた元素、または前記元素を主成分とする合金材料若しくは化合物材料の単層、またはこれらの積層で形成してもよい。また、リン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜を用いてもよい。
【００４２】
また、第１の導電層１０２及び第２の導電層１０３は異なる材料を用いて別々の工程で形成してもよい。製造工程数を低減する上では、第１の導電層１０２及び第２の導電層１０３は同じ材料を用いることが好ましい。また、第１の導電層１０２及び第２の導電層１０３を同じ材料とすると、位置合わせを高精度に行うこともできる。
【００４３】
また、第１の導電層１０２及び第２の導電層１０３は電圧が印加され、発熱するため、表面が露呈していると酸化して配線抵抗が高くなってしまう恐れがある。従って、第１の導電層１０２及び第２の導電層１０３を覆う保護膜を設けることが好ましい。また、第１の導電層１０２及び第２の導電層１０３の材料として、酸化してもある程度の導電性を有する材料、例えばＴｉやＺｎなどを用いる場合には特に保護膜を設けなくてもよい。
【００４４】
また、図１（Ａ）において、第１の導電層１０２及び第２の導電層１０３の上面形状は、矩形状としているが、特に限定されず、折れ曲がった形状や、鋭角な突出部を有する形状であってもよい。また、一つの記憶素子において、第１の導電層１０２と第２の導電層１０３の間隔が一定でなくともよく、一方または両方の上面形状を、互いの間隔が部分的に狭くなるような形状であってもよい。この場合、電極間隔ｄは最も狭い間隔距離を指す。部分的に間隔を狭くした部分には電界が集中するため、より低い書き込み電圧値で記憶素子へ書き込みを行うことができる。
【００４５】
図１（Ａ）及び図１（Ｂ）に示す記憶素子は、電極間隔ｄで設けられた一対の電極に電圧を印加することで、混合膜が基板から剥がれることによって一対の電極間の抵抗値を大幅に増加させることで記憶素子の書き込みを行うことができる。また、記憶素子に電圧印加を行わなければ、混合膜が一対の電極間に存在しており、導電率を高く保持することができる。このように、電圧印加の有無で記憶素子の電気抵抗値を大幅に変化させることで、記憶素子に２値を記憶させることができる。
【００４６】
また、一旦、一対の電極間に電圧をかけて記憶素子への書き込みを行った記憶素子は、電圧印加前の電気抵抗値に戻ることはない。不揮発性を有している。
【００４７】
（実施の形態２）
ここでは、ビット線とワード線とを交差させ、交差させた近傍に記憶素子を設けるパッシブマトリクス型の記憶素子を含む記憶装置の例を示す。図２（Ｂ）に上面図を示す。また、図２（Ａ）は、図２（Ｂ）中の点線Ｂ−Ｂ’で切断した断面図に対応する図である。
【００４８】
図２（Ａ）において、絶縁表面を有する基板上にワード線２０２が設けられ、ワード線２０２上には第１の絶縁層２０３ａ、２０３ｂが設けられている。第１の絶縁層２０３ａ、第１の絶縁層２０３ｂは、基板面に対して垂直な膜厚０．８μｍから１．５μｍとする。絶縁表面を有する基板は、ガラス基板や、石英基板や、プラスチック基板を用いる。他に用いることのできる基板として、半導体基板、ＳＯＩ基板、セラミックス基板、または表面に絶縁膜を形成した金属基板なども用いることができる。
【００４９】
第１の絶縁層２０３ａ、第１の絶縁層２０３ｂは同じ材料で形成されており、ワード線２０２に達する開口（コンタクトホール）が設けられている。この開口を覆うようにワード線電極２０４が設けられている。また、開口を介してワード線２０２と電気的に接続しているワード線電極２０４は、第１の絶縁層２０３ａ、２０３ｂ上に設ける。図２（Ａ）では、同じ平面上に、即ち第１の絶縁層２０３ａ上にワード線電極２０４とビット線２０１とを設けている。
【００５０】
ワード線２０２は、メモリセルアレイの中から一列を選択するための制御信号線である。メモリセルアレイは、マトリクス状に複数のメモリセルが配置されたものである。一つの記憶素子は、ワード線２０２とビット線２０１の交点付近にそれぞれ一つ配置されており、読み出し、書き込みを行なうアドレスに対応するワード線の電圧を印加することで書き込み、読み出しが可能になる。
【００５１】
また、ビット線２０１は、メモリセルアレイからデータを取り出すための信号線である。電圧が印加されたワード線２０２に接続されているメモリセルが、記憶素子に記録されたデータをビット線２０１に出力することで、データの読み出しが行われる。
【００５２】
また、ワード線電極２０４とビット線２０１との間に混合膜２０５を設ける。混合膜２０５は、ワード線２０２とビット線２０１の交点付近に配置された一つ一つの記憶素子に独立して形成している。
【００５３】
また、ワード線電極２０４とビット線２０１の側面をテーパー形状としている。電極間隔ｄは、対向する側面の下端部の距離となる。
【００５４】
図２（Ａ）に示すように、混合膜２０５は、ワード線電極２０４の一方側の側面（テーパー状の側面）に接している。また、混合膜２０５に接しているワード線電極２０４の側面に対向するビット線２０１の側面も混合膜２０５に接している。
【００５５】
また、工程数削減のため、同一工程でワード線電極２０４とビット線２０１とを形成することが好ましい。また、ワード線電極２０４とビット線２０１との間隔ｄを精密に制御するため、同じフォトマスクを用いて、ワード線電極２０４とビット線２０１とをパターニングすることが好ましい。ワード線電極２０４とビット線２０１との距離間隔ｄを狭めることによって低電圧での書き込みを行うことができる。すなわち、低消費電力で書き込みを行うことが可能となる。
【００５６】
ワード線２０２やビット線２０１やワード線電極２０４は、蒸着法、スパッタ法、ＣＶＤ法、印刷法、電解メッキ法、無電解メッキ法、または液滴吐出法等を用いて形成する。
【００５７】
混合膜２０５には有機化合物を含んでいるため、混合膜よりも先にビット線２０１及びワード線電極２０４を形成することはプロセス上有用である。混合膜２０５よりも先にビット線２０１及びワード線電極２０４を形成するため、用いる配線の形成方法、特に成膜温度が限定されず、様々な方法を用いることができる点が長所である。
【００５８】
また、ワード線２０２とビット線２０１とワード線電極２０４は、互いに異なる材料を使用してもよい。また、ワード線２０２とビット線２０１とワード線電極２０４は、配線の形成方法も互いに異なるものとしてもよい。
【００５９】
また、パターニング時のエッチング条件を適宜調節することにより、テーパー状の側面を有するビット線２０１及びワード線電極２０４を形成することができる。同一工程で形成する場合にはビット線２０１及びワード線電極２０４は同じテーパー形状となる。テーパー形状とは、電極の側面の断面が傾斜していることである。好ましくは、基板面に対してビット線２０１及びワード線電極２０４の側面は、１０度以上８５度未満、好ましくは６０度以上８０度以下の傾斜角度を有する。
【００６０】
図２（Ａ）では、ビット線２０１は、ワード線２０２上方に設けた例を示しているが、特に形成順序は限定されず、ビット線上方にワード線を配置してもよい。ビット線上方にワード線を配置する場合、第１の絶縁層の開口を介してビット線と電気的に接続するビット線電極を設け、ビット線電極とワード線との間に混合膜を配置する構成となる。
【００６１】
このように、ビット線とワード線とを交差させ、交差させた近傍に記憶素子を設けるパッシブマトリクス型の記憶素子とすることによって、記憶素子の占有面積の縮小化が図れる。
【００６２】
また、本実施の形態は実施の形態１と自由に組み合わせることができる。
【００６３】
（実施の形態３）
ここでは、アクティブマトリクス型の記憶装置の一例を示す。図３（Ｂ）に上面図を示す。また、図３（Ａ）は、図３（Ｂ）中の点線Ｃ−Ｃ’で切断した断面図に対応する図である。
【００６４】
図３（Ａ）において、絶縁表面を有する基板３０１上に第１の絶縁層３０２が設けられ、第１の絶縁層３０２上には半導体層３０３が設けられている。第１の絶縁層３０２、半導体層３０３上には第２の絶縁層３０４が設けられ、第２の絶縁層３０４上にはワード線（ゲート線）３０５が設けられている。ワード線（ゲート線）３０５上には第３の絶縁層３０６が設けられ、第３の絶縁層３０６上には第４の絶縁層３０７が設けられている。第４の絶縁層３０７上にはビット線３０９、第１の電極３０８及び、コモン電極３１２が設けられている。ビット線３０９、第１の電極３０８及び、コモン電極３１２は同じ材料で形成されている。第２の絶縁層３０４、第３の絶縁層３０６及び、第４の絶縁層３０７には半導体層３０３に達する左右一対の開口（コンタクトホール）が合計６個設けられている。この開口を覆うようにビット線３０９、及び第１の電極３０８が設けられている。同じ層に、即ち第４の絶縁層３０７上にビット線３０９と第１の電極３０８とコモン電極３１２とを設けている。
【００６５】
半導体層３０３、ワード線（ゲート線）３０５、第１の電極３０８、及びビット線３０９はトランジスタを構成している。
【００６６】
図３（Ａ）においては、混合膜３１３が第１の電極３０８、及びコモン電極３１２の側面、及び上面の一部（上端部）と接している。混合膜３１３の幅は少なくとも電極間隔Ｄｘよりも大きい。
【００６７】
また、図３（Ａ）に示す記憶素子において、ビット線３０９、第１の電極３０８、コモン電極３１２、及び混合膜３１３を覆うように保護層３１４を設けてもよい。
【００６８】
本実施の形態では、アクティブマトリクス型の記憶装置とすることで、記憶素子の集積化を図ることができる。また、電極間隔Ｄｘを狭くすることで低消費電力化を図ることができる。
【００６９】
また、本実施の形態は実施の形態１または実施の形態２と自由に組み合わせることができる。
【実施例１】
【００７０】
本実施例では、実施の形態２で示したパッシブマトリクス型の記憶装置の構成とデータの書き込み方法について説明する。
【００７１】
図４（Ａ）においてワード線はＷｎ（１≦ｎ≦ｙ）、ビット線はＢｍ（１≦ｍ≦ｘ）である。
【００７２】
図４（Ａ）に本発明の記憶装置の構成を示す。本発明の記憶装置５００８はカラムデコーダ５００１、ローデコーダ５００２、読み出し回路５００４、書き込み回路５００５、セレクタ５００３、メモリセルアレイ２２を有する。メモリセルアレイ２２は複数のメモリセル２１を有する。
【００７３】
メモリセル２１は、一つの記憶素子８０を有する。
【００７４】
本発明においては、実施の形態２に示したように、ビット線（第１の導電層）と、ワード線に接続されたワード線電極（第２の導電層）とが同一平面上に形成されている。記憶素子８０は、ワード線電極と、ビット線と、ワード線電極とビット線との間に混合膜とを有する。
【００７５】
なお、ここで示す記憶装置５００８の構成はあくまで一例であり、読み出し方式や書き込み方式によって適切な回路構成とすればよい。
【００７６】
カラムデコーダ５００１はメモリセルアレイの列を指定するアドレス信号を受けて、セレクタ５００３に信号を与える。セレクタ５００３はカラムデコーダ５００１の信号を受けて指定列のビット線を選択し、選択されたビット線を書き込み回路５００５や読み出し回路５００４に接続する。ローデコーダ５００２はメモリセルアレイの行を指定するアドレス信号を受けて、指定行のワード線に所定の電位を与える。上記動作によりアドレス信号に対応する一つのメモリセル２１が選択される。読み出し回路５００４は選択されたメモリセルが有するデータを読み出し、増幅して出力する。書き込み回路５００５は書き込みに必要な電圧を生成し、選択されたメモリセルの記憶素子に電圧を印加することでデータの書き込みを行う。
【００７７】
図４（Ｂ）に本発明の記憶装置が有する書き込み回路５００５の構成を示す。書き込み回路５００５は電圧発生回路７００１、タイミング制御回路７００２、スイッチＳＷ０、ＳＷ１、出力端子Ｐｗを有する。また、書き込み制御信号（ＷＥと記載する）、データ信号（ＤＡＴＡと記載する）、クロック信号（ＣＬＫと記載する）等が入力される。電圧発生回路７００１は昇圧回路等で構成され、書き込みに必要な電圧Ｖ１を生成し、出力端子Ｐａから出力する。タイミング制御回路７００２は、スイッチＳＷ０、ＳＷ１をそれぞれ制御する信号Ｓ０、Ｓ１を生成し、それぞれ出力端子Ｐ０、Ｐ１から出力する。スイッチＳＷ０は接地電位との接続、ＳＷ１は電圧発生回路７００１の出力端子Ｐａとの接続を制御し、これらのスイッチによって、書き込み回路の出力端子Ｐｗからの出力電圧Ｖｗを切り替えることができる。
【００７８】
次に記憶素子の導電性を変化させない初期状態を「０」とし、記憶素子の導電性を変化させる電極間抵抗が高い場合を「１」としたときの書き込み動作について説明する。まず入力信号ＷＥがＨｉｇｈレベルになると、列を指定するアドレス信号を受けたカラムデコーダ５００１はセレクタ５００３に信号を与え、セレクタ５００３は指定列のビット線を書き込み回路の出力端子Ｐｗに接続する。指定されていないビット線は非接続（フローティングと記載する）状態となる。同様に行を指定するアドレス信号を受けたローデコーダ５００２は指定行のワード線に電圧Ｖ２を印加し、指定されていないワード線はフローティングとなる。上記動作によりアドレス信号に対応する一つの記憶素子８０が選択される。
【００７９】
同時に入力信号ＤＡＴＡがＨｉｇｈレベルを受けることにより、タイミング制御回路７００２は信号Ｓ０＝Ｌｏｗレベル、Ｓ１＝Ｈｉｇｈレベルを生成し、出力端子Ｐ０、Ｐ１から出力する。当該信号によりスイッチＳＷ０がオフ、ＳＷ１オンになり、書き込み回路５００５は出力端子Ｐｗから出力電圧Ｖｗとして電圧Ｖ１を出力する。
【００８０】
選択された記憶素子は、上記動作により第１の導電層に電圧Ｖ１が印加され、第２の導電層に電圧Ｖ２が印加される。すると混合膜が剥がれる。その結果、記憶素子の導電性が変化し、高抵抗状態になり「１」が書き込まれる。電圧Ｖ１、Ｖ２は記憶装置に電圧Ｖ１−Ｖ２を印加することにより記憶装置の導電性が変化する範囲から決定する。
【００８１】
また入力信号ＷＥがＬｏｗレベルになると、全てのビット線とワード線がフローティング状態となる。上記動作により、書き込みは行われなくなる。
【００８２】
次に、「０」の書き込みを説明する。「０」の書き込みは記憶素子の導電性を変化させない書き込みであり、これは記憶素子に電圧を印加しない。つまり初期状態を維持することで実現される。まず「１」の書き込みと同様に入力信号ＷＥがＨｉｇｈレベル（書き込み許可となる高い電圧）になると、列を指定するアドレス信号を受けたカラムデコーダ５００１は指定列のセレクタ５００３に信号を与え、セレクタ５００３は指定列のビット線を書き込み回路の出力端子Ｐｗに接続する。このとき指定されていないビット線はフローティング状態となる。同様に行を指定するアドレス信号を受けたローデコーダ５００２は指定行のワード線にＶ２を印加し、指定されていないワード線はフローティング状態となる。上記動作によりアドレス信号に対応する一つの記憶素子８０が選択される。
【００８３】
同時に入力信号ＤＡＴＡがＬｏｗレベルを受け、タイミング制御回路７００２はそれぞれ制御信号Ｓ０＝Ｈｉｇｈレベル、Ｓ１＝Ｌｏｗレベルを生成し、当該制御信号を出力端子Ｐ０、Ｐ１からそれぞれ出力する。当該制御信号によりスイッチＳＷ０はオン、ＳＷ１はオフとなり、出力端子Ｐｗから出力電圧Ｖｗとして０Ｖを出力する。
【００８４】
選択された記憶素子は、上記動作によりビット線に０Ｖが印加され、ワード線にＶ２が印加される。電圧Ｖ２は記憶装置に電圧Ｖ２を印加することにより記憶装置の導電性が変化しない範囲から決定する。記憶素子の導電性は変化しないので、初期状態である「０」を維持する。
【００８５】
入力信号ＷＥがＬｏｗレベルになると、全てのビット線とワード線はフローティング状態となる。
【００８６】
このようにして「１」又は「０」の書き込みを行うことができる。
【００８７】
次に、データ読み出しについて説明する。
【００８８】
図５においてワード線は１４である。またビット線は１６である。
【００８９】
書き込み時と同様にアドレス信号に対応する一つの記憶素子１８ａが選択される。図５には一つの選択されたセル１８ａと、他の非選択セル１８ｂが示されている。選択セル１８ａに接続されたワード線１４は電圧Ｖｓが印加され、他の指定されていないワード線はフローティング状態となる。また、選択セル１８ａに接続されたビット線には読み出し回路が接続され、指定されていないビット線はフローティング状態となる。読み出し回路では、選択セル１８ａに流れる電流から、メモリの状態が１であるか０であるかを判別する。
【００９０】
また、本実施例は、実施の形態１、実施の形態２、または実施の形態３と自由に組み合わせることができる。
【実施例２】
【００９１】
本実施例では、図６（Ａ）及び図６（Ｂ）に示す等価回路を用いて、実施の形態３で示したアクティブマトリクス型の記憶装置の構成とデータの書き込み方法について説明する。
【００９２】
本実施例で示す記憶装置の一構成例は、カラムデコーダ８０１、ローデコーダ８０２、読み出し回路８０４、書き込み回路８０５、セレクタ８０３、メモリセルアレイ８２２を有する。メモリセルアレイ８２２はビット線Ｂｍ（１≦ｍ≦ｘ）、ワード線Ｗｎ（１≦ｎ≦ｙ）、ビット線とワード線との交点にｘ×ｙ個のメモリセル８２１を有する。
【００９３】
メモリセル８２１は、ビット線Ｂｘ（１≦ｘ≦ｍ）を構成する第１の配線と、ワード線Ｗｙ（１≦ｙ≦ｎ）を構成する第２の配線と、トランジスタ８４０と、記憶素子８４１とを有する。記憶素子８４１は、実施の形態３のように、平行に並べて配置された一対の導電層の間に、混合膜が挟まれた構造を有する。
【００９４】
なお、ここで示す記憶装置８１６の構成はあくまで一例であり、読み出し方式や書込み方式によって適切な回路構成とすればよい。
【００９５】
カラムデコーダ８０１はメモリセルアレイの列を指定するアドレス信号を受けて、セレクタ８０３に信号を与える。セレクタ８０３はカラムデコーダ８０１の信号を受けて指定列のビット線を選択する。ローデコーダ８０２はメモリセルアレイの行を指定するアドレス信号を受けて、指定行のワード線を選択する。上記動作によりアドレス信号に対応する一つのメモリセル８２１が選択される。
【００９６】
メモリセル８２１はトランジスタ８４０と記憶素子８４１とを有する。本明細書の添付図においてメモリセル８２１は長方形を用いて表す。トランジスタ８４０はゲート電極にワード線が接続され、トランジスタの一方の高濃度不純物領域にビット線が接続され、トランジスタのもう一方の高濃度不純物領域に記憶素子８４１の第１の電極が接続されている。記憶素子の第２の電極はメモリセルアレイ内の全ての記憶素子の第２の電極と導通しており、記憶装置の動作時、つまり書き込み時、読み出し時に共通の電圧が印加される。読み出し回路８０４は選択されたメモリセルの記憶素子の状態を判別することで、メモリセルに格納されたデータを読み出して出力する。書き込み回路８０５は書き込みに必要な電圧を生成し、選択されたメモリセルの記憶素子に電圧を印加することでデータの書き込みを行う。
【００９７】
図６（Ｂ）に本発明の記憶装置が有する書き込み回路８０５の構成を示す。書き込み回路８０５は電圧発生回路８１１、タイミング制御回路８１２、スイッチＳＷ０、ＳＷ１、出力端子Ｐｗを有する。また、書き込み制御信号（ＷＥと記載する）、データ信号（ＤＡＴＡと記載する）、クロック信号（ＣＬＫと記載する）等が入力される。電圧発生回路８１１は昇圧回路等で構成され、書き込みに必要な電圧Ｖ１を生成し、出力端子Ｐａから出力する。タイミング制御回路８１２は、スイッチＳＷ０、ＳＷ１をそれぞれ制御する信号Ｓ０、Ｓ１を生成し、それぞれ出力端子Ｐ０、Ｐ１から出力する。スイッチＳＷ０は接地との接続、スイッチＳＷ１は電圧発生回路８１１の出力Ｐａとの接続を制御し、スイッチがいずれかの接続状態となるかによって、書き込み回路の出力端子Ｐｗからの出力電圧Ｖｗを切り替えることができる。
【００９８】
次に記憶素子の導電性を変化させない初期状態を「０」とし、記憶素子の導電性を変化させ高抵抗の場合を「１」としたときの書き込み動作について説明する。まず入力信号ＷＥがＨｉｇｈレベルになると、列を指定するアドレス信号を受けたカラムデコーダ８０１はセレクタ８０３に信号を与え、セレクタ８０３は指定列のビット線と書き込み回路の出力端子Ｐｗとを電気的に接続する。指定されていないビット線は非接続（フローティングと記載する）状態となっている。指定行のビット線には書き込み回路の出力電圧Ｖｗが印加される。同様に行を指定するアドレス信号を受けたローデコーダ８０２は指定行のワード線に電圧Ｖ２を印加し、指定されていないワード線に０Ｖを印加する。上記動作によりアドレス信号に対応する一つの記憶素子８４１が選択される。電圧Ｖ２はゲート電極に電圧Ｖ２を印加するとトランジスタ８４０がオン状態になる範囲から決定する。
【００９９】
同時にＨｉｇｈレベルのデータ信号ＤＡＴＡを受けることにより、電圧発生回路８１１は電圧Ｖ１を生成し、出力Ｐａから出力することができる。タイミング制御回路８１２は入力信号ＷＥ、ＤＡＴＡ、ＣＬＫ、電源電位（ＶＤＤ）等から、スイッチＳＷ０、ＳＷ１を制御する信号Ｓ０＝Ｌｏｗレベル、Ｓ１＝Ｈｉｇｈレベルを生成し、出力Ｐ０、Ｐ１から出力することができる。当該信号Ｓ０、Ｓ１によりスイッチＳＷ０はオフ、ＳＷ１はオンとなり、書き込み回路８０５は出力端子Ｐｗから出力電圧Ｖｗとして電圧Ｖ１を出力することができる。
【０１００】
選択された記憶素子は、上記動作によりワード線に電圧Ｖ２が印加され、ビット線に電圧Ｖ１が印加され、第２の電極には０Ｖが印加されているので、記録素子には電圧Ｖ１が印加される。すると薄膜トランジスタの不純物領域が導通して、ビット線の電圧Ｖ１が記憶素子に印加される。その結果、記憶素子の導電性が変化し、高抵抗状態となり「１」が書き込まれる。
【０１０１】
また入力信号ＷＥがＬｏｗレベルになると、全てのワード線は０Ｖとなり、全てのビット線はフローティング状態となる。同時にタイミング制御回路８１２は信号Ｓ０、Ｓ１としてそれぞれＬｏｗレベルを生成し、出力端子Ｐ０、Ｐ１から出力し、出力端子Ｐｗはフローティング状態となる。上記動作により、「１」の書き込みは終了する。
【０１０２】
次に、「０」の書き込みを説明する。「０」の書き込みは記憶素子の導電性を変化させない書き込みであり、これは記憶素子に電圧を印加しない、つまり初期状態を維持することで実現される。まず「１」の書き込みと同様に入力信号ＷＥがＨｉｇｈレベルになると、列を指定するアドレス信号を受けたカラムデコーダ８０１は指定列のセレクタに信号を与え、セレクタ８０３は指定列のビット線を書き込み回路の出力端子Ｐｗに接続する。このとき指定されていないビット線はフローティング状態となる。同様に行を指定するアドレス信号を受けたローデコーダ８０２は指定行のワード線に電圧Ｖ２を印加し、指定されていないワード線に０Ｖを印加する。上記動作によりアドレス信号に対応する一つの記憶素子８４１が選択される。
【０１０３】
同時にＬｏｗレベルの入力信号ＤＡＴＡを受け、タイミング制御回路８１２はそれぞれ制御信号Ｓ０＝Ｈｉｇｈレベル、Ｓ１＝Ｌｏｗレベルを生成し、当該制御信号を出力Ｐ０、Ｐ１からそれぞれ出力する。当該制御信号によりスイッチＳＷ０はオン、ＳＷ１はオフとなり、出力端子Ｐｗから出力電圧Ｖｗとして０Ｖを出力する。
【０１０４】
選択された記憶素子は、上記動作によりワード線にＶ２が印加され、トランジスタがオン状態になるがビット線に繋がっている第１の電極と第２の電極には０Ｖが印加されているため、記憶素子には電圧が印加されず、導電性は変化しないので、初期状態である「０」を維持する。
【０１０５】
入力信号ＷＥがＬｏｗレベルになると、全てのワード線は０Ｖ、全てのビット線はフローティング状態となる。同時にタイミング制御回路８１２は信号Ｓ０、Ｓ１はＬｏｗレベルを生成して、それぞれ出力Ｐ０、Ｐ１から出力し、出力端子Ｐｗはフローティング状態となる。上記動作により、「０」の書き込みは終了する。
【０１０６】
このようにして「１」又は「０」の書き込みを行うことができる。
【０１０７】
また、メモリセルアレイ８２２は、絶縁表面を有する基板上にスイッチング素子として機能するトランジスタ８４０および当該トランジスタ８４０に接続された記憶素子８４１とを複数有している。
【０１０８】
また、本実施例は、実施の形態２、実施の形態３、または実施の形態４と自由に組み合わせることができる。
【実施例３】
【０１０９】
半導体装置の構成について、図７を参照して説明する。図７に示すように、本発明の半導体装置１５２０は、非接触でデータを交信する機能を有し、電源回路１５１１、クロック発生回路１５１２、データ復調／変調回路１５１３、他の回路を制御する制御回路１５１４、インターフェイス回路１５１５、記憶回路１５１６、データバス１５１７、アンテナ（アンテナコイル）１５１８、センサ１５２３ａ、センサ回路１５２３ｂを有する。
【０１１０】
電源回路１５１１は、アンテナ１５１８から入力された交流信号を基に、半導体装置１５２０の内部の各回路に供給する各種電源を生成する回路である。クロック発生回路１５１２は、アンテナ１５１８から入力された交流信号を基に、半導体装置１５２０の内部の各回路に供給する各種クロック信号を生成する回路である。データ復調／変調回路１５１３は、リーダライタ１５１９と交信するデータを復調／変調する機能を有する。制御回路１５１４は、記憶回路１５１６を制御する機能を有する。アンテナ１５１８は、電波の送受信を行う機能を有する。リーダライタ１５１９は、半導体装置との交信、制御及びそのデータに関する処理を制御する。なお、半導体装置は上記構成に制約されず、例えば、電源電圧のリミッタ回路や暗号処理専用ハードウエアといった他の要素を追加した構成であってもよい。
【０１１１】
記憶回路１５１６は、記憶素子として実施の形態１乃至３で述べた、混合膜が一対の導電層間に挟まれた記憶素子を有する。この記憶素子は、外部からの電気的作用により電気抵抗の変化が生じる。なお、記憶回路１５１６は、一対の導電層間に混合膜が挟まれた記憶素子のみを有していてもよいし、他の構成の記憶回路を有していてもよい。他の構成の記憶回路とは、例えば、ＤＲＡＭ、ＳＲＡＭ、ＦｅＲＡＭ、マスクＲＯＭ、ＰＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ及びフラッシュメモリから選択される１つ又は複数に相当する。
【０１１２】
センサ１５２３ａは抵抗素子、容量結合素子、誘導結合素子、光起電力素子、光電変換素子、熱起電力素子、トランジスタ、サーミスタ、ダイオードなどの半導体素子で形成される。センサ回路１５２３ｂはインピーダンス、リアクタンス、インダクタンス、電圧又は電流の変化を検出し、アナログ／デジタル変換（Ａ／Ｄ変換）して制御回路１５１４に信号を出力する。
【０１１３】
また、本実施例は、実施の形態１乃至３、実施例１、または実施例２と自由に組み合わせることができる。
【実施例４】
【０１１４】
本発明により無線チップとして機能する半導体装置を形成することができる。無線チップの用途は広範にわたるが、例えば、紙幣、硬貨、有価証券類、無記名債券類、証書類（運転免許証や住民票等、図９（Ａ）参照）、包装用容器類（包装紙やボトル等、図９（Ｃ）参照）、記録媒体（ＤＶＤソフトやビデオテープ等、図９（Ｂ）参照）、乗物類（自転車等、図９（Ｄ）参照）、身の回り品（鞄や眼鏡等）、食品類、植物類、動物類、人体、衣類、生活用品類、電子機器等の商品や荷物の荷札（図９（Ｅ）、図９（Ｆ）参照）等の物品に設けて使用することができる。電子機器とは、液晶表示装置、ＥＬ表示装置、テレビジョン装置（単にテレビ、テレビ受像機、テレビジョン受像機とも呼ぶ）及び携帯電話等を指す。
【０１１５】
本発明の半導体装置９２１０は、プリント基板への実装、表面への貼りつけ、または埋め込む等により、物品に固定される。例えば、本なら紙に埋め込む、または有機樹脂からなるパッケージなら当該有機樹脂に埋め込む等により、各物品に固定される。本発明の半導体装置９２１０は、小型、薄型、軽量を実現するため、物品に固定した後も、その物品自体のデザイン性を損なうことがない。また、紙幣、硬貨、有価証券類、無記名債券類、証書類等に本発明の半導体装置９２１０を設けることにより、認証機能を設けることができ、この認証機能を活用すれば、偽造を防止することができる。また、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、電子機器等に本発明の半導体装置を設けることにより、検品システム等のシステムの効率化を図ることができる。
【０１１６】
次に、本発明の半導体装置を実装した電子機器の一態様について図面を参照して説明する。ここで例示する電子機器は携帯電話機であり、筐体２７００、２７０６、パネル２７０１、ハウジング２７０２、プリント配線基板２７０３、操作ボタン２７０４、バッテリ２７０５を有する（図８参照）。パネル２７０１はハウジング２７０２に脱着自在に組み込まれ、ハウジング２７０２はプリント配線基板２７０３に嵌着される。ハウジング２７０２はパネル２７０１が組み込まれる電子機器に合わせて、形状や寸法が適宜変更される。プリント配線基板２７０３には、パッケージングされた複数の半導体装置が実装されており、このうちの１つとして、本発明の半導体装置を用いることができる。プリント配線基板２７０３に実装される複数の半導体装置は、コントローラ、中央処理ユニット（ＣＰＵ、Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）、メモリ、電源回路、音声処理回路、送受信回路等のいずれかの機能を有する。
【０１１７】
パネル２７０１は、接続フィルム２７０８を介して、プリント配線基板２７０３と固定される。上記のパネル２７０１、ハウジング２７０２、プリント配線基板２７０３は、操作ボタン２７０４やバッテリ２７０５と共に、筐体２７００、２７０６の内部に収納される。パネル２７０１が含む画素領域２７０９は、筐体２７００に設けられた開口窓から視認できるように配置されている。
【０１１８】
上記の通り、本発明の半導体装置は、小型、薄型、軽量であることを効果としており、上記効果により、電子機器の筐体２７００、２７０６内部の限られた空間を有効に利用することができる。
【０１１９】
また、本発明の半導体装置は、外部からの電気的作用により変化する混合膜が一対の導電層に挟まれた単純な構造の記憶素子を有するため、安価な半導体装置を用いた電子機器を提供することができる。また、本発明の半導体装置は高集積化が容易なため、大容量の記憶回路を有する半導体装置を用いた電子機器を提供することができる。本発明の半導体装置が有する記憶素子として、実施の形態１乃至３のいずれか一で述べた記憶素子を用いることができる。
【０１２０】
また、本発明の半導体装置が有する記憶装置は、外部からの電気的作用によりデータの書き込みを行うものであり、不揮発性であって、データの追記が可能である。上記特徴により、書き換えによる偽造を防止することができ、新たなデータを追加して書き込むことができる。従って、高機能化と高付加価値化を実現した半導体装置を用いた電子機器を提供することができる。
【０１２１】
なお、筐体２７００、２７０６は、携帯電話機の外観形状を一例として示したものであり、本実施の形態に係る電子機器は、その機能や用途に応じて様々な態様に変容しうる。
【０１２２】
また、本実施例は、実施の形態１乃至３、実施例１乃至３のいずれか一と自由に組み合わせることができる。
【図面の簡単な説明】
【０１２３】
【図１】本発明の記憶装置の上面図および断面図。
【図２】本発明の記憶装置の上面図および断面図。
【図３】本発明の記憶装置の上面図および断面図。
【図４】本発明の記憶装置を説明する図、および本発明の記憶装置が有する書き込み回路を説明する図。
【図５】本発明の記憶装置が有する読み出し回路を説明する図。
【図６】本発明の半導体装置の等価回路図を示す図。
【図７】本発明の半導体装置の構成例について説明する図。
【図８】本発明の半導体装置の使用形態について説明する図。
【図９】本発明の半導体装置を有する電子機器を説明する図。
【符号の説明】
【０１２４】
１４  ワード線
１６  ビット線
１８ａ  選択セル
１８ｂ  非選択セル
２１  メモリセル
２２  メモリセルアレイ
８０  記憶素子
１０１  基板
１０２  第１の導電層
１０３  第２の導電層
１０４  混合膜
２０１  ビット線
２０２  ワード線
２０３ａ  第１の絶縁層
２０３ｂ  第１の絶縁層
２０４  ワード線電極
２０５  混合膜
３０１  基板
３０２  第１の絶縁層
３０３  半導体層
３０４  第２の絶縁層
３０５  ワード線（ゲート線）
３０６  第３の絶縁層
３０７  第４の絶縁層
３０８  第１の電極
３０９  ビット線
３１２  コモン電極
３１３  混合膜
３１４  保護層
８０１    カラムデコーダ
８０２    ローデコーダ
８０３    セレクタ
８０４    読み出し回路
８０５    書き込み回路
８１１    電圧発生回路
８１２    タイミング制御回路
８１６    記憶装置
８２１    メモリセル
８２２    メモリセルアレイ
８４０    トランジスタ
８４１    記憶素子
１５１１  電源回路
１５１２  クロック発生回路
１５１３  データ復調／変調回路
１５１４  制御回路
１５１５  インターフェイス回路
１５１６  記憶回路
１５１７  データバス
１５１８  アンテナ（アンテナコイル）
１５１９  リーダライタ
１５２０  半導体装置
１５２３ａ  センサ
１５２３ｂ  センサ回路
２７００  筐体
２７０１  パネル
２７０２  ハウジング
２７０３  プリント配線基板
２７０４  操作ボタン
２７０５  バッテリ
２７０６  筐体
２７０８  接続フィルム
２７０９  画素領域
５００１  カラムデコーダ
５００２  ローデコーダ
５００３  セレクタ
５００４  読み出し回路
５００５  書き込み回路
５００８  記憶装置
７００１  電圧発生回路
７００２  タイミング制御回路
９２１０  半導体装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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