(57)【要約】【課題】サージ耐量が高い半導体装置を提供する。【解決手段】クランプダイオード２１とＨＦＥＴ２２とを並列に接続し、クランプダイオード２１においては、ＧａＮ層１上にＡｌＧａＮ層２を設け、ＡｌＧａＮ層２上にアノード電極４及びカソード電極５を設け、ＡｌＧａＮ層２におけるアノード電極４とカソード電極５との間の領域にｐバリア層３を形成する。アノード電極４とカソード電極５との間に高電圧が印加されると、ｐバリア層３が空乏化する。これにより、アノード電極４とカソード電極５との間で電流が流れ、電圧がクランプされる。このようなクランプダイオード２１をＨＦＥＴ２２のソース電極９とドレイン電極１０との間に接続することで、高サージ耐量を実現する。【選択図】図５
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【特許請求の範囲】
【請求項１】
アンドープＡｌｘＧａ１−ｘＮ（０≦ｘ＜１）からなる第１の半導体層と、
前記第１の半導体層上に設けられ、アンドープ又はｎ型ＡｌｙＧａ１−ｙＮ（０＜ｙ≦１、ｘ＜ｙ）からなる第２の半導体層と、
前記第２の半導体層に接続されたアノード電極及びカソード電極と、
前記第２の半導体層の上面に対して垂直な方向から見て、前記アノード電極と前記カソード電極との間に設けられたｐ型の第３の半導体層と、
を備えたことを特徴とする半導体装置。
【請求項２】
第１の半導体素子と、
第２の半導体素子と、
を備え、
前記第１の半導体素子は、
アンドープＡｌｘＧａ１−ｘＮ（０≦ｘ＜１）からなる第１の半導体層と、
前記第１の半導体層上に設けられ、アンドープ又はｎ型ＡｌｙＧａ１−ｙＮ（０＜ｙ≦１、ｘ＜ｙ）からなる第２の半導体層と、
前記第２の半導体層に接続されたアノード電極及びカソード電極と、
前記第２の半導体層の上面に対して垂直な方向から見て、前記アノード電極と前記カソード電極との間に設けられたｐ型の第３の半導体層と、
を有し、
前記第２の半導体素子は、
アンドープＡｌｚＧａ１−ｚＮ（０≦ｚ＜１）からなる第４の半導体層と、
前記第４の半導体層上に設けられ、アンドープ又はｎ型ＡｌｕＧａ１−ｕＮ（０＜ｕ≦１、ｚ＜ｕ）からなる第５の半導体層と、
前記第５の半導体層に接続されたソース電極及びドレイン電極と、
前記第５の半導体層上における前記ソース電極と前記ドレイン電極との間に設けられたゲート電極と、
を有し、
前記アノード電極は前記ソース電極に接続されており、前記カソード電極は前記ドレイン電極に接続されていることを特徴とする半導体装置。
【請求項３】
前記第３の半導体層と前記カソード電極との間の距離は、前記ゲート電極と前記ドレイン電極との間の距離よりも短いことを特徴とする請求項２記載の半導体装置。
【請求項４】
アンドープＡｌｘＧａ１−ｘＮ（０≦ｘ＜１）からなる第１の半導体層と、
前記第１の半導体層上に設けられ、アンドープ又はｎ型ＡｌｙＧａ１−ｙＮ（０＜ｙ≦１、ｘ＜ｙ）からなる第２の半導体層と、
前記第２の半導体層に接続されたアノード電極、カソード電極及びソース電極と、
前記第２の半導体層の上面に対して垂直な方向から見て、前記アノード電極と前記カソード電極との間に設けられたｐ型の第３の半導体層と、
前記第２の半導体層上における前記カソード電極と前記ソース電極との間に設けられたゲート電極と、
を備えたことを特徴とする半導体装置。
【請求項５】
前記第３の半導体層は、前記アノード電極と前記カソード電極との間に所定電圧以上の電圧が印加されたときに空乏化することを特徴とする請求項１〜４のいずれか１つに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、横形の窒化物半導体素子を備えた半導体装置に関する。
【背景技術】
【０００２】
窒化ガリウム（ＧａＮ）はシリコン（Ｓｉ）に比べてバンドギャップが大きいため、ＧａＮを用いた半導体素子はＳｉを用いた半導体素子よりも臨界電界が高く、小型で高耐圧な素子を実現しやすい。このため、ＧａＮを用いて電力制御用の半導体素子（パワー素子）を作製すれば、オン抵抗が低く、損失が小さい素子を実現できる。特に、ＡｌＧａＮ／ＧａＮヘテロ構造を用いた電界効果トランジスタ（ＨＦＥＴ：Heterostructure Field-Effect Transistor）は、単純な素子構造で良好な特性を期待できる（例えば、特許文献１参照。）。
【０００３】
一方、電源回路においては、電源投入時などにサージ電圧が印加されることがある。このとき、電源回路内のパワー素子には耐圧以上の電圧が印加される場合がある。従来のＳｉを用いたパワー素子においては、ｐｎ接合面に耐圧以上の電圧が加わるとアバランシェ降伏が起こり、高電圧を保持したまま電流を流すことができる。これにより、サージによって入力された電力をパワー素子内で消費し、パワー素子の破壊を防止すると共に、電源回路におけるパワー素子以外の部分が破壊されることも防止できる。
【０００４】
しかしながら、上述のＧａＮなどを用いた窒化物半導体素子においては、ｐ型半導体層はコンタクト抵抗率が高いため、アバランシェ降伏が発生しても、大きなアバランシェ電流を流すことができない。このため、アバランシェ降伏が発生しても、サージ電力を消費する能力は低く、高いサージ耐量を得ることができない。
【０００５】
【特許文献１】特開２００３−２２９５６６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、サージ耐量が高い半導体装置を提供することである。
【課題を解決するための手段】
【０００７】
本発明の一態様によれば、アンドープＡｌｘＧａ１−ｘＮ（０≦ｘ＜１）からなる第１の半導体層と、前記第１の半導体層上に設けられ、アンドープ又はｎ型ＡｌｙＧａ１−ｙＮ（０＜ｙ≦１、ｘ＜ｙ）からなる第２の半導体層と、前記第２の半導体層に接続されたアノード電極及びカソード電極と、前記第２の半導体層の上面に対して垂直な方向から見て、前記アノード電極と前記カソード電極との間に設けられたｐ型の第３の半導体層と、を備えたことを特徴とする半導体装置が提供される。
【０００８】
本発明の他の一態様によれば、第１の半導体素子と、第２の半導体素子と、を備え、前記第１の半導体素子は、アンドープＡｌｘＧａ１−ｘＮ（０≦ｘ＜１）からなる第１の半導体層と、前記第１の半導体層上に設けられ、アンドープ又はｎ型ＡｌｙＧａ１−ｙＮ（０＜ｙ≦１、ｘ＜ｙ）からなる第２の半導体層と、前記第２の半導体層に接続されたアノード電極及びカソード電極と、前記第２の半導体層の上面に対して垂直な方向から見て、前記アノード電極と前記カソード電極との間に設けられたｐ型の第３の半導体層と、を有し、前記第２の半導体素子は、アンドープＡｌｚＧａ１−ｚＮ（０≦ｚ＜１）からなる第４の半導体層と、前記第４の半導体層上に設けられ、アンドープ又はｎ型ＡｌｕＧａ１−ｕＮ（０＜ｕ≦１、ｚ＜ｕ）からなる第５の半導体層と、前記第５の半導体層に接続されたソース電極及びドレイン電極と、前記第５の半導体層上における前記ソース電極と前記ドレイン電極との間に設けられたゲート電極と、を有し、前記アノード電極は前記ソース電極に接続されており、前記カソード電極は前記ドレイン電極に接続されていることを特徴とする半導体装置が提供される。
【０００９】
本発明の更に他の一態様によれば、アンドープＡｌｘＧａ１−ｘＮ（０≦ｘ＜１）からなる第１の半導体層と、前記第１の半導体層上に設けられ、アンドープ又はｎ型ＡｌｙＧａ１−ｙＮ（０＜ｙ≦１、ｘ＜ｙ）からなる第２の半導体層と、前記第２の半導体層に接続されたアノード電極、カソード電極及びソース電極と、前記第２の半導体層の上面に対して垂直な方向から見て、前記アノード電極と前記カソード電極との間に設けられたｐ型の第３の半導体層と、前記第２の半導体層上における前記カソード電極と前記ソース電極との間に設けられたゲート電極と、を備えたことを特徴とする半導体装置が提供される。
【発明の効果】
【００１０】
本発明によれば、サージ耐量が高い半導体装置を実現することができる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施形態について図面を参照しながら説明する。なお、図面中の同一又は対応する部分には、同一の符号を付している。
【００１２】
（第１の実施形態）  
図１は、本発明の第１の実施形態に係る半導体装置の構成を模式的に例示する断面図である。なお、図１には、素子内のポテンシャル分布も模式的に示している。
【００１３】
図１に示すように、本実施形態に係る半導体装置においては、クランプダイオード２１を構成する横形の窒化物半導体素子が設けられている。この窒化物半導体素子においては、基板（図示せず）上に、第１の半導体層として、アンドープのＡｌｘＧａ１−ｘＮ（０≦ｘ＜１）、例えば、ＧａＮからなるＧａＮ層１が設けられている。また、このＧａＮ層１上には、第２の半導体層として、アンドープ又はｎ型のＡｌｙＧａ１−ｙＮ（０＜ｙ≦１、ｘ＜ｙ）、例えば、アンドープのＡｌＧａＮからなるＡｌＧａＮ層２が設けられている。
【００１４】
更に、ＡｌＧａＮ層２の上面における一部の領域には、第３の半導体層としてｐバリア層３が形成されている。ｐバリア層３は、導電型がｐ型の半導体領域であり、ＡｌＧａＮ層２を厚さ方向に突き抜けてＧａＮ層１の上層部まで達している。ｐバリア層３は、例えば、ＡｌＧａＮ層２の上面に対して、フッ素又はマグネシウムなどのｐ型ドーパントとなる不純物をドーピングすることによって形成することができる。なお、ｐバリア層３は必ずしもＧａＮ層１まで到達している必要はなく、少なくともＡｌＧａＮ層２の上面に形成されているか、又はＡｌＧａＮ層２に接していればよい。
【００１５】
更にまた、ＡｌＧａＮ層２上には、アノード電極４及びカソード電極５が相互に離隔して設けられている。ＧａＮ層１におけるＡｌＧａＮ層２との界面近傍（以下、「ＡｌＧａＮ／ＧａＮへテロ界面」ともいう）には、二次元電子ガス（２ＤＥＧ）が発生するが、アノード電極４及びカソード電極５は、この２ＤＥＧにオーミック接続されている。そして、ＡｌＧａＮ層２の上面に垂直な方向から見て（以下、「平面視で」という）、ｐバリア層３はアノード電極４とカソード電極５との間の領域に配置されている。そして、ｐバリア層３は、アノード電極４とカソード電極５との間の電流経路に介在している。
【００１６】
次に、本実施形態の動作について説明する。  
アノード電極４とカソード電極５との間（以下、「アノード−カソード間」ともいう）に、通常の動作電圧が印加されている場合（以下、「通常電圧印加時」ともいう）には、ｐバリア層３の存在により、ｐバリア層３内及びその近傍において、ＡｌＧａＮ／ＧａＮへテロ界面における二次元電子ガス（２ＤＥＧ）が空乏化される。このため、図１に破線で示すように、アノード−カソード間におけるｐバリア層３に相当する位置にポテンシャルバリアが形成され、電流が流れない。なお、２ＤＥＧを空乏化させるためには、ｐバリア層３のシート不純物濃度は、２ＤＥＧのシート濃度よりも高くする必要がある。
【００１７】
一方、アノード−カソード間に通常の電圧よりも高いある所定電圧以上のサージ電圧が印加されると（以下、「高電圧印加時」ともいう）、ｐバリア層３がが空乏化し、図１に実線で示すように、ｐバリア層３によるポテンシャルバリアが押し下げられて、アノード電極４とカソード電極５との間の電流経路に電流が流れるようになる。すなわち、ｐバリア層３内を電子が通過するようになり、アノード−カソード間にリーク電流が流れる。このとき、アノード−カソード間の電圧は一定の電圧にクランプされる。これにより、アバランシェ降伏が起きた場合と同様に、高電圧で大電流が流れる状況を作り出すことが可能となる。アノード−カソード間に電流が流れ始める電圧、すなわち、クランプ電圧の大きさは、電流が流れる方向におけるｐバリア層３の長さ及びｐバリア層３における不純物濃度によって決定される。
【００１８】
次に、本実施形態の効果について説明する。  
上述の如く、本実施形態においては、ＡｌＧａＮ／ＧａＮへテロ界面を備えた窒化物半導体素子に、高電圧印加時にアノード−カソード間にリーク電流が流れるようなダイオード構造を形成している。これにより、サージなどにより突発的に高電圧が印加されても、電圧をクランプしたまま電流を流すことができる。この結果、アバランシェ降伏を発生させた場合と同様に、サージによる電力を素子内で消費することができ、この窒化物半導体素子を、サージ電圧を処理するクランプダイオードとして機能させることができる。また、本実施形態においては、アノード電極４とカソード電極５との間にサージ電流が流れるため、ｐバリア層３のコンタクト抵抗率によって流せる電流の大きさが制約されることはない。従って、窒化物半導体素子においてもクランプダイオードとして十分に機能させることができる。このように、本実施形態によれば、サージ耐量が高い半導体装置を実現することができる。
【００１９】
（第１の実施形態の第１の変形例）  
図２は、第１の実施形態の第１の変形例に係る半導体装置を例示する断面図である。図２に示す構成要素のうち、図１に示す構成要素と同一又は対応する構成要素には図１と同じ符号を付し、その詳細な説明を省略する。後述する他の図においても同様である。
【００２０】
図２に示すように、本変形例に係る半導体装置においては、前述の第１の実施形態に係る半導体装置（図１参照）と比較して、ＡｌＧａＮ層２内にはｐバリア層３（図１参照）が形成されておらず、その替わりに、第３の半導体層として、ＡｌＧａＮ層２上にｐ型ＧａＮ層３ａが設けられている。ｐ型ＧａＮ層３ａは、ＡｌＧａＮ層２上におけるアノード電極４とカソード電極５との間の領域に選択的に形成されており、ＡｌＧａＮ層２に接している。
【００２１】
前述のクランプダイオードとしての効果を得るためには、通常電圧印加時に、アノード電極４とカソード電極５の間の領域において２ＤＥＧが空乏化され、ポテンシャルバリアが発生していればよい。このため、クランプダイオードは図２に示すような構成としてもよい。この場合にも、高電圧印加時にはｐバリア層３が空乏化し、アノード−カソード間に電流が流れる。本変形例における上記以外の構成、動作及び効果は、前述の第１の実施形態と同様である。
【００２２】
（第１の実施形態の第２の変形例）  
図３（ａ）は、第１の実施形態の第２の変形例に係る半導体装置を例示する平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による断面図であり、（ｃ）は（ａ）に示すＢ−Ｂ’線による断面図である。
【００２３】
図３（ａ）乃至（ｃ）に示すように、本変形例に係る半導体装置においては、平面視で、ｐバリア層３の形状が櫛状となっており、櫛の先端部がアノード電極４に接触している。換言すれば、ｐバリア層３には、アノード電極４からカソード電極５に向かう方向に直交する方向に沿って複数の接続部３ｂが周期的に配列されており、この接続部３ｂがアノード電極４に接することでアノード電極４に電気的に接続されている。
【００２４】
前述の如く、高電圧印加時には、ｐバリア層３が空乏化することにより、ポテンシャルバリアが押し下げられる。このとき、高電圧の印加によりｐバリア層３においてはホールの充放電が起きる。本変形例においては、ｐバリア層３がアノード電極４に直接接続されているため、このホールの充放電を速やかに行うことができる。本変形例における上記以外の構成、動作及び効果は、前述の第１の実施形態と同様である。
【００２５】
（第１の実施形態の第３の変形例）  
図４（ａ）は、第１の実施形態の第３の変形例に係る半導体装置を例示する平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による断面図であり、（ｃ）は（ａ）に示すＢ−Ｂ’線による断面図である。
【００２６】
図４（ａ）乃至（ｃ）に示すように、本変形例に係る半導体装置は、前述の第１の実施形態の第２の変形例と比較して、ｐバリア層３におけるアノード電極４との接触部にｐ＋コンタクト層６が形成されている点が異なっている。ｐ＋コンタクト層６は、導電型がｐ型であり、ｐ型不純物濃度がｐバリア層３のｐ型不純物濃度よりも高い領域である。
【００２７】
本変形例によれば、ｐ＋コンタクト層６を形成することにより、ｐバリア層３とアノード電極４との間のコンタクト抵抗を低減することができる。これにより、アバランシェ降伏が発生してホールが大量に発生しても、このホールの排出を速やかに行うことができ、素子の破壊を防ぐことができる。本変形例における上記以外の構成、動作及び効果は、前述の第１の実施形態の第２の変形例と同様である。
【００２８】
（第２の実施形態）  
図５は、本発明の第２の実施形態に係る半導体装置の構成を模式的に例示する断面図である。  
図５に示すように、本実施形態に係る半導体装置においては、前述の第１の実施形態において示したクランプダイオード２１の他に、ヘテロ構造電界効果トランジスタ（ＨＦＥＴ）２２が設けられている。
【００２９】
ＨＦＥＴ２２においては、基板（図示せず）上に、第４の半導体層として、アンドープのＡｌｚＧａ１−ｚＮ（０≦ｚ＜１）、例えば、ＧａＮからなるＧａＮ層７が設けられている。また、このＧａＮ層７上には、第５の半導体層として、アンドープ又はｎ型のＡｌｕＧａ１−ｕＮ（０＜ｕ≦１、ｚ＜ｕ）、例えば、アンドープのＡｌＧａＮからなるＡｌＧａＮ層８が設けられている。更に、ＡｌＧａＮ層８上には、ソース電極９及びドレイン電極１０が相互に離隔して設けられており、ＡｌＧａＮ層８上におけるソース電極９とドレイン電極１０との間には、ゲート電極１１が設けられている。ソース電極９及びドレイン電極１０は、ＧａＮ層７におけるＡｌＧａＮ層８との界面近傍（ＡｌＧａＮ／ＧａＮへテロ界面）に発生している２ＤＥＧにオーミック接続されている。また、ゲート電極１１はＡｌＧａＮ層８にショットキーゲート接続されている。
【００３０】
そして、クランプダイオード２１のアノード電極４はＨＦＥＴ２２のソース電極９に配線を介して接続されており、カソード電極５はドレイン電極１０に配線を介して接続されている。これにより、クランプダイオード２１は、ＨＦＥＴ２２のソース・ドレイン間に並列に接続されている。
【００３１】
本実施形態によれば、ＨＦＥＴ２２自体にサージ耐量がなくても、クランプダイオード２１を接続することにより、ＨＦＥＴ２２にサージが印加されたときに、クランプダイオード２１が導通状態となってサージ電流を流し、ＨＦＥＴ２２を保護することができる。このとき、ＨＦＥＴ２２自体がアバランシェ降伏を起こして電圧をクランプさせるよりも、本実施形態のように、クランプダイオード２１をクランプさせる方が、安定した動作を期待できる。
【００３２】
すなわち、仮に、ＨＦＥＴ２２内でアバランシェ降伏が起きると、ゲート電極１１とドレイン電極１０との間で電子とホールが発生する。しかし、発生したホールはゲート電極１１からは速やかに排出されないため、素子が破壊され易い。仮にソース電極９にホールが排出されるようにｐ層を形成しても、ホールの一部がゲート電極１１とＡｌＧａＮ層８との間のショットキー接合に飛び込み、ショットキー接合界面を劣化させてしまう。また、後述する第１の変形例のように、ゲート絶縁膜１２（図６参照）を設けても、ホールがこのゲート絶縁膜１２に飛び込むことで、ゲートの信頼性を劣化させてしまう。これに対して、本実施形態においては、サージが印加されたときにクランプダイオード２１が導通状態となることにより、ＨＦＥＴ２２自体はアバランシェ降伏を起こさない。このため、ＨＦＥＴ２２の信頼性を劣化させることなく、安定した動作を期待できる。本実施形態における上記以外の構成、動作及び効果は、前述の第１の実施形態と同様である。
【００３３】
（第２の実施形態の第１の変形例）  
図６は、第２の実施形態の第１の変形例に係る半導体装置の構成を模式的に例示する断面図である。  
図６に示すように、本変形例に係る半導体装置においては、前述の第２の実施形態に係る半導体装置（図５参照）と比較して、ＨＦＥＴ２２におけるＡｌＧａＮ層８とゲート電極１１との間に、ゲート絶縁膜１２が形成されている。これにより、ＨＦＥＴ２２が絶縁ゲート型素子となっている。この結果、ＨＦＥＴ２２におけるゲートリーク電流を低減することができる。本変形例においては、ＨＦＥＴ２２にクランプダイオード２１を並列接続することにより、ＨＦＥＴ２２内でアバランシェ降伏を起こさなくなる。このため、アバランシェ降伏によって発生したホールを流すための経路としてショットキー接合やｐｎ接合を形成する必要がなくなり、絶縁ゲート構造とすることが可能となる。本変形例における上記以外の構成、動作及び効果は、前述の第２の実施形態と同様である。
【００３４】
（第２の実施形態の第２の変形例）  
図７は、第２の実施形態の第２の変形例に係る半導体装置の構成を模式的に例示する断面図である。  
図７に示すように、本変形例に係る半導体装置においては、クランプダイオード２１におけるｐバリア層３とカソード電極５との間の距離ａが、ＨＦＥＴ２２におけるゲート電極１１とドレイン電極１０との間の距離ｂよりも短くなっている。これにより、クランプダイオード２１のクランプ電圧、すなわち、電流が流れ始める電圧を、確実にＨＦＥＴ２２の耐圧よりも低くすることができる。この結果、ＨＦＥＴ２２が破壊される前に、クランプダイオード２１に確実に電流を流すことができる。本変形例における上記以外の構成、動作及び効果は、前述の第２の実施形態の第１の変形例と同様である。
【００３５】
（第２の実施形態の第３の変形例）  
図８は、第２の実施形態の第３の変形例に係る半導体装置の構成を模式的に例示する断面図である。  
図８に示すように、本変形例に係る半導体装置においては、前述の第２の実施形態の第２の変形例に係る半導体装置（図７）の構成に加えて、ＨＦＥＴ２２において、ＡｌＧａＮ層８上にフィールド絶縁膜１３が設けられており、フィールド絶縁膜１３上にゲート電極１１に接続されたゲートフィールドプレート（ＦＰ）電極１４が設けられている。ゲートＦＰ電極１４は、ゲート電極１１の直上域からドレイン電極１０の直上域に向けて延出しているが、ドレイン電極１０には接続されていない。本変形例によれば、ゲートＦＰ電極１４を設けることにより、ゲート電極１１の端部における電界の集中を抑制し、ＨＦＥＴ２２の耐圧を向上させることができる。本変形例における上記以外の構成、動作及び効果は、前述の第２の実施形態の第２の変形例と同様である。
【００３６】
（第２の実施形態の第４の変形例）  
図９は、第２の実施形態の第４の変形例に係る半導体装置の構成を模式的に例示する断面図である。  
図９に示すように、本変形例に係る半導体装置においては、前述の第２の実施形態の第３の変形例に係る半導体装置（図８）の構成に加えて、ＨＦＥＴ２２において、フィールド絶縁膜１３上にゲートＦＰ電極１１を覆うようにフィールド絶縁膜１３ａが設けられており、フィールド絶縁膜１３ａ上にソース電極９に接続されたソースフィールドプレート（ＦＰ）電極１５が設けられている。ソースＦＰ電極１５は、ソース電極９の直上域からゲート電極１１の直上域を越えて、ドレイン電極１４の直上域に向けて延出している。また、ソースＦＰ電極１５は、フィールド絶縁膜１３ａにより、ゲートＦＰ電極１１から絶縁されている。本変形例によれば、ゲートＦＰ電極１４に加えてソースＦＰ電極１５を設けることにより、ゲート電極１１の端部における電界の集中をより効果的に抑制し、ＨＦＥＴ２２の耐圧をより一層向上させることができる。本変形例における上記以外の構成、動作及び効果は、前述の第２の実施形態の第３の変形例と同様である。
【００３７】
（第２の実施形態の第５の変形例）  
図１０は、第２の実施形態の第５の変形例に係る半導体装置の構成を模式的に例示する断面図である。  
図１０に示すように、本変形例に係る半導体装置においては、前述の第２の実施形態の第４の変形例に係る半導体装置（図９）の構成に加えて、クランプダイオード２１において、ＡｌＧａＮ層２上にフィールド絶縁膜１３ｂが設けられており、フィールド絶縁膜１３ｂ上にアノード電極４に接続されたアノードフィールドプレート（ＦＰ）電極１６が設けられている。アノードＦＰ電極１６は、アノード電極４の直上域からｐバリア層３の直上域を越えてカソード電極５の直上域に向けて延出しているが、カソード電極５には接続されていない。
【００３８】
本変形例によれば、アノードＦＰ電極１６を設けることにより、クランプダイオード２１のクランプ電圧を制御することができる。すなわち、電流方向におけるアノードＦＰ電極１６の長さを長くすれば、ｐバリア層３に印加される電界を低下させることになり、ｐバリア層３のポテンシャルが下がりにくくなる。この結果、クランプ電圧は増加する。一方、フィールド絶縁膜１３ｂを厚くすれば、ｐバリア層３とアノードＦＰ電極１６との間の距離は増大する。この結果、ｐバリア層３に印加される電界が緩和されにくくなり、クランプ電圧は低下する。このように、本変形例によれば、クランプ電圧を、ｐバリア層３の濃度及び長さだけでなく、アノードＦＰ電極１６の長さ及びフィールド絶縁膜１３の厚さによっても調節することができる。本変形例における上記以外の構成、動作及び効果は、前述の第２の実施形態の第４の変形例と同様である。
【００３９】
（第３の実施形態）  
図１１は、本発明の第３の実施形態に係る半導体装置の構造を模式的に例示する断面図である。  
図１１に示すように、本実施形態に係る半導体装置は、前述の第２の実施形態（図５参照）と比較して、クランプダイオードとＨＦＥＴとが同一の基板上に形成されている点が異なっている。すなわち、単一の基板（図示せず）上にＧａＮ層１及びＡｌＧａＮ層２が形成されており、ＡｌＧａＮ層２上には、アノード電極４、共通電極２３、ゲート電極１１及びソース電極９がこの順に配列されるように設けられている。共通電極２３は、第２の実施形態におけるカソード電極５及びドレイン電極１０の機能を併せ持つ電極である。そして、ＧａＮ層１及びＡｌＧａＮ層２におけるアノード電極４と共通電極２３との間の領域に、ｐバリア層３が形成されている。
【００４０】
これにより、本実施形態においては、クランプダイオードとＨＦＥＴからなる半導体装置が単一のチップとして形成されている。すなわち、ＧａＮ層１、ＡｌＧａＮ層２、アノード電極４、共通電極２３及びｐバリア層３により、クランプダイオードが構成されており、ＧａＮ層１、ＡｌＧａＮ層２、ソース電極９、共通電極２３及びゲート電極１１により、ＨＦＥＴが構成されている。そして、本実施形態においても、前述の第２の実施形態の第２の変形例（図７参照）と同様に、平面視で、ｐバリア層３と共通電極２３との間の距離は、ゲート電極１１と共通電極２３との間の距離よりも短い。
【００４１】
上述の如く、クランプダイオードもＨＦＥＴも同一のヘテロ構造を用いていることから、本実施形態のように、同一基板上に形成することが可能である。そして、カソード電極とドレイン電極とは一体的に形成することができる。また、アノード電極４とソース電極９は、どちらも２ＤＥＧに電気的に接続される電極であるから、同時に形成することができる。
【００４２】
図１２は、本実施形態に係る半導体装置の構造を模式的に例示する平面図である。  
なお、図１１は図１２に示すＤ−Ｄ’線による断面図に相当する。また、図１２に示す平面構造は本実施形態の一例であり、本実施形態の平面構造は図１２に示す構造には限定されない。
【００４３】
図１２に示すように、本実施形態に係る半導体装置は、単一のチップとして形成されている。そして、平面視で、チップの中央部に例えば２本のストライプ状のソース電極９が相互に平行に設けられており、各ソース電極９の三方を囲むように、コ字形状のゲート電極１１が２つ設けられている。また、２つのゲート電極１１の間及び両側に配置され、ゲート電極１１の三方を囲むように、Ｅ字形状の共通電極２３が設けられている。更に、チップの外周部には、枠状のアノード電極４が設けられている。アノード電極４は各ソース電極９の一端部に接続されている。更にまた、アノード電極４と共通電極２３との間には、ｐバリア層３が枠状に形成されている。
【００４４】
一般に、クランプダイオードの素子面積とＨＦＥＴの素子面積とは等しくなくてもよい。通常、高電圧印加時においてクランプダイオードが流す電流の大きさは、通常電圧印加時にＨＦＥＴが流すオン電流の大きさよりも小さいので、クランプダイオードの素子面積はＨＦＥＴの素子面積よりも小さくすることが好ましい。本実施形態によれば、クランプダイオードとＨＦＥＴとを同一の基板上に集積した場合、例えば図１２に示すように、半導体装置を構成するチップの外周部にクランプダイオードを配置して、チップの中央部にＨＦＥＴを配置することにより、適切な素子面積比率とすることが可能である。
【００４５】
図１１及び図１２に示す半導体装置は、通常の使用時には、ゲート電極１１の電圧に応じてソース電極９と共通電極２３との間がオン状態又はオフ状態とされることにより、ＨＦＥＴとして機能する。一方、アノード電極４と共通電極２３との間にサージが印加されたときには、ｐバリア層３が空乏化し、ポテンシャルが押し下げられる。これにより、ｐバリア層３内に２ＤＥＧが流れるようになり、アノード電極４と共通電極２３との間に電流が流れ、サージ電力が消費される。これにより、高いサージ耐量を得ることができる。
【００４６】
本実施形態によれば、クランプダイオード及びＨＦＥＴを一連のプロセスで形成することができるため、クランプダイオードとＨＦＥＴとを相互に独立して形成する場合と比較して、工程数を低減することができる。また、クランプダイオード及びＨＦＥＴが単一のチップとして一体的に形成されているため、ウェーハの利用効率が高く、アセンブリが単純である。本実施形態における上記以外の構成、動作及び効果は、前述の第２の実施形態と同様である。
【００４７】
（第４の実施形態）  
図１３は、本発明の第４の実施形態に係る半導体装置の構造を模式的に例示する断面図である。  
図１３に示すように、本実施形態に係る半導体装置においては、前述の第３の実施形態に係る半導体装置（図１１参照）の構成に加えて、ＨＦＥＴのゲート電極１１とＡｌＧａＮ層２との間にゲート絶縁膜１２が設けられており、ＧａＮ層１の上層部及びＡｌＧａＮ層２におけるゲート電極１１の直下域に、ｐ型のｐ層１７が選択的に形成されている。ｐ層１７の不純物濃度は、ｐバリア層３の不純物濃度よりも高い。
【００４８】
本実施形態によれば、ゲート絶縁膜１２が設けられていることにより、ＨＦＥＴのゲートリーク電流を低減することができる。また、ゲート電極１１の直下域にｐ層１７が形成されていることにより、ゲート電極１１に印加されるゲート電圧がゼロであっても、２ＤＥＧチャネルが空乏化されて、ノーマリーオフの動作を実現できる。更に、ｐ層１７の不純物濃度がｐバリア層３の不純物濃度よりも高いため、高電圧印加時にクランプダイオードがオンしても、ＨＦＥＴはオンしない。これにより、ＨＦＥＴをより確実に保護することができる。本実施形態における上記以外の構成、動作及び効果は、前述の第３の実施形態と同様である。
【００４９】
（第４の実施形態の変形例）  
図１４は、第４の実施形態の変形例に係る半導体装置の構成を模式的に例示する断面図である。  
図１４に示すように、本変形例に係る半導体装置は、前述の第４の実施形態に係る半導体装置（図１３）と比較して、ｐバリア層３の不純物濃度とｐ層１７の不純物濃度とが相互に等しく、また、アノード電極４から共通電極２３に向かう方向におけるｐバリア層３の長さｃが、共通電極２３からソース電極９に向かう方向におけるｐ層１７の長さｄ（チャネル長）よりも短い点が異なっている。
【００５０】
クランプダイオードのｐバリア層３は、高電圧印加時には空乏化しなければならないため、その長さｃは相対的に短いことが望ましい。一方、ＨＦＥＴのｐ層１７は、高電圧印加時にも空乏化しないことが望ましいため、その長さｄは相対的に長いことが望ましい。従って、図１４に示すようにｃ＜ｄとすることが好ましい。このように、ｐバリア層３とｐ層１７との寸法の関係を選択することにより、ｐバリア層３及びｐ層１７の不純物濃度を相互に等しくすることができ、ｐバリア層３及びｐ層１７を同時に形成することが可能となる。なお、この場合においても、図７に示すように、平面視で、ｐバリア層３と共通電極２３との間の距離は、共通電極２３とｐ層１７との間の距離よりも短くすることが好ましい。本変形例における上記以外の構成、動作及び効果は、前述の第４の実施形態と同様である。
【００５１】
（第５の実施形態）  
図１５は、本発明の第５の実施形態に係る半導体装置の構造を模式的に例示する断面図である。  
図１５に示すように、本実施形態に係る半導体装置は、前述の第２の実施形態に係る半導体装置（図５）と比較して、ＨＦＥＴ２２の替わりにＨＳＢＤ（Heterostructure Schottky Barrier Diode：ヘテロ接合ショットキーバリアダイオード）２４が設けられている点が異なっている。すなわち、本実施形態に係る半導体装置においては、クランプダイオード２１とＨＳＢＤ２４とが並列に接続されている。
【００５２】
ＨＳＢＤ２４においては、基板（図示せず）上にＧａＮ層７及びＡｌＧａＮ層８が積層されており、ＡｌＧａＮ層８上には、ショットキー電極１８及びオーミック電極１９が相互に離隔して設けられている。ショットキー電極１８はＡｌＧａＮ層８にショットキーゲート接続されている。また、オーミック電極１９はＧａＮ層７におけるＡｌＧａＮ層８との界面近傍（ＡｌＧａＮ／ＧａＮへテロ界面）に発生している２ＤＥＧにオーミック接続されている。そして、クランプダイオード２１のアノード電極４はＨＳＢＤ２４のショットキー電極１８に配線を介して接続されており、カソード電極５はオーミック電極１９に配線を介して接続されている。
【００５３】
本実施形態によれば、高電圧印加時にＨＳＢＤ２４内でアバランシェ降伏が起きなくても、クランプダイオード２１に高電圧で電流が流れてサージ電力を消費するため、電圧をクランプさせる状態を実現することができる。これにより、ＨＳＢＤ２４のショットキー接合にホール電流が流れることがなく、ショットキー接合を劣化させることがない。本実施形態における上記以外の構成、動作及び効果は、前述の第２の実施形態と同様である。
【００５４】
（第５の実施形態の変形例）  
図１６は、第５の実施形態の変形例に係る半導体装置の構成を模式的に例示する断面図である。  
図１６に示すように、本変形例に係る半導体装置においては、前述の第５の実施形態に係る半導体装置（図１５）と比較して、ＨＳＢＤ２４におけるショットキー電極１８とオーミック電極１９との間の距離ｅが、クランプダイオード２１におけるｐバリア層３とカソード電極５との間の距離ａよりも長くなっている。これにより、ＨＳＢＤ２４の耐圧をクランプダイオード２１のクランプ電圧よりも高くすることができ、ＨＳＢＤ２４内でアバランシェ降伏が起きることを確実に防止できる。本変形例における上記以外の構成、動作及び効果は、前述の第５の実施形態と同様である。
【００５５】
（第６の実施形態）  
図１７は、本発明の第６の実施形態に係る半導体装置の構造を模式的に例示する断面図である。  
図１７に示すように、本実施形態に係る半導体装置は、前述の第５の実施形態に係る半導体装置（図１５参照）と比較して、クランプダイオードとＨＳＢＤとが同一の基板上に形成されている点が異なっている。すなわち、単一の基板（図示せず）上にＧａＮ層１及びＡｌＧａＮ層２が形成されており、ＡｌＧａＮ層２上には、アノード電極４、共通電極２５及びショットキー電極１８がこの順に配列されるように設けられている。共通電極２５は、第５の実施形態におけるカソード電極５及びオーミック電極１９の機能を併せ持つ電極である。そして、ＧａＮ層１及びＡｌＧａＮ層２におけるアノード電極４と共通電極２５との間の領域に、ｐバリア層３が形成されている。これにより、ＧａＮ層１、ＡｌＧａＮ層２、アノード電極４、共通電極２５及びｐバリア層３により、クランプダイオードが構成されており、ＧａＮ層１、ＡｌＧａＮ層２、ショットキー電極１８及び共通電極２５により、ＨＳＢＤが構成されている。
【００５６】
上述の如く、クランプダイオードもＨＳＢＤも同一のヘテロ構造を用いていることから、同一基板上に形成することが可能である。そして、カソード電極とドレイン電極とは一体的に形成することができる。また、アノード電極とオーミック電極は、どちらも２ＤＥＧに電気的に接続される電極であるから、同時に形成することができる
【００５７】
（第７の実施形態）  
図１８（ａ）は、本発明の第７の実施形態に係る半導体装置を例示する平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による断面図であり、（ｃ）は（ａ）に示すＢ−Ｂ’線による断面図であり、（ｄ）は（ａ）に示すＣ−Ｃ’線による断面図である。
【００５８】
図１８（ａ）乃至（ｄ）に示すように、本実施形態に係る半導体装置においては、平面視で、アノード電極４とショットキー電極１８とが交互に且つ周期的に配列されており、アノード電極４及びショットキー電極１８からなる列と平行に、ストライプ状の共通電極２５が設けられている。これにより、クランプダイオードとＨＳＢＤとが周期的に形成されている。そして、ＧａＮ層１の上層部及びＡｌＧａＮ層２におけるアノード電極４の直下域から共通電極２５に向けて延出した領域に、ｐバリア層３が形成されている。ｐバリア層３のアノード電極４側の端部はアノード電極４に接触している。一方、ｐバリア層３の共通電極２５側の端部は、ショットキー電極１８よりも共通電極２５側に張り出しているが、共通電極２５には接触していない。また、ｐバリア層３は、共通電極２５側の端部において両側に延出しており、全体としてＴ字形状をなしている。
【００５９】
本実施形態においては、ｐバリア層３がアノード電極４に直接接続されているため、ｐバリア層３へのホールの充放電を速やかに行うことができる。また、ショットキー電極１８と共通電供２５との間の距離は、ｐバリア層３と共通電極２５との間の距離よりも長いため、高電圧印加時にもショットキー電極１８とＡｌＧａＮ層２との間のショットキー接合にはあまり電圧が印加されず、ショットキー接合のリーク電流を増加させない。本実施形態における上記以外の構成、動作及び効果は、前述の第６の実施形態と同様である。
【００６０】
（第８の実施形態）  
図１９は、本発明の第８の実施形態に係る半導体装置を例示する平面図である。  
図１９に示すように、本実施形態に係る半導体装置は、単一のチップとして形成されている。そして、平面視で、チップの中央部に例えば２本のストライプ状のショットキー電極１８が相互に平行に設けられている。また、２本のショットキー電極１８の間及び両側に配置され、ショットキー電極１８の三方を囲むように、Ｅ字形状の共通電極２５が設けられている。更に、半導体装置の外周部には、枠状のアノード電極４が設けられている。アノード電極４は各ショットキー電極１８の一端部に接続されている。更にまた、アノード電極４と共通電極２５との間には、ｐバリア層３が枠状に形成されている。
【００６１】
クランプダイオードに流れる逆方向電流は、ＨＳＢＤに流れる順方向電流よりも小さいため、クランプダイオードの素子面積はＨＳＢＤの素子面積よりも小さいことが望ましい。本実施形態によれば、半導体装置を単一のチップとして構成し、このチップの外周部にクランプダイオードを配置し、チップの中央部にＨＳＢＤを配置することにより、各素子の面積を適切に設定することができる。本実施形態における上記以外の構成、動作及び効果は、前述の第６の実施形態と同様である。
【００６２】
以上、本発明を第１乃至第８の実施形態及びそれらの変形例によって説明したが、本発明はこれらの実施形態及び変形例に限定されるものではなく、これらの例以外にも当該技術分野の技術者が容易に考え得る変形はすべて適用可能である。すなわち、前述の各実施形態及び変形例に対して、当業者が適宜、構成要素の追加、削除、設計変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含有される。また、前述の各実施形態及び変形例は、相互に組み合わせて実施することも可能である。
【００６３】
例えば、本発明は、ＧａＮ層１及びＡｌＧａＮ層２を形成するための支持基板の材料によって限定されることはなく、支持基板には、ＳｉＣ基板、サファイア基板、Ｓｉ基板又はＧａＮ基板などを用いることができる。また、これらの支持基板とＧａＮ層１との間にはバッファー層を設けてもよい。このバッファー層の構造及び材料も特に限定されず、例えば、ＡｌＮ層、ＡｌＧａＮ層、又はＡｌＮ層とＧａＮ層との積層構造などを結晶成長させることができる。
【００６４】
また、前述の各実施形態及び変形例においては、ＧａＮ層１がアンドープのＧａＮにより形成されている例を示したが、ＧａＮ層１はアンドープのＡｌＧａＮにより形成されていてもよい。また、前述の各実施形態及び変形例においては、ＡｌＧａＮ層２がアンドープのＡｌＧａＮにより形成されている例を示したが、ＡｌＧａＮ層２はｎ型にドープされたＡｌＧａＮにより形成されていてもよい。又は、ＡｌＧａＮ層２はＡｌＮにより形成されていてもよい。すなわち、前述の各実施形態及び変形例においては、ＡｌＧａＮ／ＧａＮへテロ構造が形成されている例を示したが、本発明はこれに限定されず、ＡｌＮ／ＡｌＧａＮへテロ構造など、各層のＡｌとＧａとの組成比を任意に設定したヘテロ構造を形成してもよい。
【００６５】
更に、前述の各実施形態及び変形例においては、ゲート部分をプレナーショットキーゲート構造とする例を示したが、本発明はこれに限定されず、リセスゲート構造又はＧａＮキャップ層が形成された構造など、他のゲート構造でも実施可能である。更にまた、前述の第４の実施形態においては、ＨＦＥＴをノーマリーオフ化させるためにｐ層１７（図１３参照）を形成する例を示したが、第１の実施形態の第１の変形例に示すように、ＡｌＧａＮ層２上にｐ型ＧａＮ層３ａ又はｐ型ＡｌＧａＮ層を形成することにより、２ＤＥＧを空乏化させてノーマリーオフを実現してもよい。
【図面の簡単な説明】
【００６６】
【図１】本発明の第１の実施形態に係る半導体装置を例示する断面図である。
【図２】第１の実施形態の第１の変形例に係る半導体装置を例示する断面図である。
【図３】（ａ）は、第１の実施形態の第２の変形例に係る半導体装置を例示する平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による断面図であり、（ｃ）は（ａ）に示すＢ−Ｂ’線による断面図である。
【図４】（ａ）は、第１の実施形態の第３の変形例に係る半導体装置を例示する平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による断面図であり、（ｃ）は（ａ）に示すＢ−Ｂ’線による断面図である。
【図５】本発明の第２の実施形態に係る半導体装置を例示する断面図である。
【図６】第２の実施形態の第１の変形例に係る半導体装置を例示する断面図である。
【図７】第２の実施形態の第２の変形例に係る半導体装置を例示する断面図である。
【図８】第２の実施形態の第３の変形例に係る半導体装置を例示する断面図である。
【図９】第２の実施形態の第４の変形例に係る半導体装置を例示する断面図である。
【図１０】第２の実施形態の第５の変形例に係る半導体装置を例示する断面図である。
【図１１】本発明の第３の実施形態に係る半導体装置を例示する断面図である。
【図１２】第３の実施形態に係る半導体装置を例示する平面図である。
【図１３】本発明の第４の実施形態に係る半導体装置を例示する断面図である。
【図１４】第４の実施形態の変形例に係る半導体装置を例示する断面図である。
【図１５】本発明の第５の実施形態に係る半導体装置を例示する断面図である。
【図１６】第５の実施形態の変形例に係る半導体装置を例示する断面図である。
【図１７】本発明の第６の実施形態に係る半導体装置を例示する断面図である。
【図１８】（ａ）は、本発明の第７の実施形態に係る半導体装置を例示する平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による断面図であり、（ｃ）は（ａ）に示すＢ−Ｂ’線による断面図であり、（ｄ）は（ａ）に示すＣ−Ｃ’線による断面図である。
【図１９】本発明の第８の実施形態に係る半導体装置を例示する平面図である。
【符号の説明】
【００６７】
１  ＧａＮ層、２  ＡｌＧａＮ層、３  ｐバリア層、３ａ  ｐ型ＧａＮ層、３ｂ  接続部、４  アノード電極、５  カソード電極、６  ｐ＋コンタクト層、７  ＧａＮ層、８  ＡｌＧａＮ層、９  ソース電極、１０  ドレイン電極、１１  ゲート電極、１２  ゲート絶縁膜、１３、１３ａ、１３ｂ  フィールド絶縁膜、１４  ゲートＦＰ電極、１５  ソースＦＰ電極、１６  アノードＦＰ電極、１７  ｐ層、１８  ショットキー電極、１９  オーミック電極、２１  クランプダイオード、２２  ＨＦＥＴ、２３  共通電極、２４  ＨＳＢＤ、２５  共通電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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