(57)【要約】【課題】診断プログラムを実行することにより短時間で不良箇所を特定するとともに、不良箇所よりも後段の回路に対しても動作確認を行うことが可能な半導体試験装置を提供する。【解決手段】半導体試験装置内に装着されたＰＥカード１００は、自己診断機能が実行されると、コンパレータ１４６により処理データの内容が期待値データの先頭部分と一致した時点から開始して、シフトレジスタ１４２が処理データを順次受け取っていく毎に応じて処理データと期待値データとを比較して一致するか否かを判定し、一致しない場合には、期待値データをシフトレジスタ１４２にプリセットしてセレクタ１４４を介してＡＳＩＣ／ＦＰＧＡ１２０に出力する。【選択図】図２
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【特許請求の範囲】
【請求項１】
被試験対象に印加される試験信号の伝送処理を行う伝送回路と、
前記伝送回路により伝送処理が行われることで生成される処理データの期待値データを発生させる信号発生手段と、
前記信号発生手段により発生した期待値データを記憶する期待値記憶手段と、
前記伝送回路により伝送処理が行われて生成された処理データと前記期待値データとを比較し、その結果、相互に一致しないと判定された場合、前記処理データに代えて前記期待値記憶手段に記憶された期待値データを出力する期待値出力手段とを備えたことを特徴とする半導体試験装置。
【請求項２】
被試験対象に印加される試験信号の伝送処理を行う第１の回路と、
前記第１の回路から試験信号を受け取って伝送処理を引き継ぐ第２の回路と、
前記第１の回路により伝送処理が行われることで生成される処理データの期待値データを発生させる信号発生手段と、
前記信号発生手段により発生した期待値データを記憶する期待値記憶手段と、
前記第１の回路により伝送処理が行われて生成された処理データと前記期待値データとを比較して相互に一致するか否かを判定する比較判定手段と、
前記比較判定手段により一致しないと判定された場合、前記第２の回路に対して前記期待値記憶手段に記憶された期待値データを出力する期待値出力手段とを備えたことを特徴とする半導体試験装置。
【請求項３】
請求項２に記載の半導体試験装置において、
前記期待値出力手段は、
前記第１の回路により試験信号の伝送処理が行われて生成された処理データと、前記期待値記憶手段により記憶された期待値データとを入力し、これら処理データおよび期待値データのうちのいずれかを選択して第２の回路に出力するデータ選択部と、
前記比較判定手段により一致しないと判定された場合に前記期待値データを選択し、前記比較判定手段により一致すると判定された場合に前記処理データを選択する旨の指示を前記データ選択部に対して与える選択指示部とを有することを特徴とする半導体試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイス等の被試験対象に対して試験を行う半導体試験装置に係り、特に、試験信号が伝送する装置内の回路の動作確認を行う自己診断機能を備えた構成に関するものである。
【背景技術】
【０００２】
従来、半導体デバイス等の被試験対象（以下、ＤＵＴと称する。）に対して、試験信号を出力して試験を行う半導体試験装置が知られている。この半導体試験装置では、テストヘッドに実装されたピンエレクトロニクス（以下、ＰＥと称する。）カード等の各回路を通じて試験信号を伝送し、その伝送経路上で各種の処理を行い、ＤＵＴに試験信号を出力している。
【０００３】
半導体試験装置内のＰＥカードに異常が発生すると、ＤＵＴに対して試験信号を正しく入力することができず、正常な試験結果が得られなくなる。このためＰＥカードの不良箇所を解析する場合には、ＰＥカード用に設けられた試験装置上で診断プログラムを実行し、その実行した結果からユーザが自己の経験を頼りに不良箇所を推定して、オシロスコープ等を用いて信号波形の確認を行いつつ、具体的に不良箇所を特定している。
【０００４】
以下の特許文献１に記載された自己診断装置では、第１の論理回路の入力端に入力する第１の入力パターンと、第１の論理回路用の第１の期待値パターンであり且つ第２の論理回路の入力端に入力する第２の入力パターンと、第２の論理回路用の第２の期待値パターンとをパターン生成回路によって生成する。そして、第１の入力パターンと第２の期待値パターンとで半導体回路全体の論理の検証を行い、第１の入力パターンと第１の期待値パターンとで第１の論理回路の論理検証を行い、第２の入力パターンと第２の期待値パターンとで第２の論理回路の論理検証を行っている。このようにして、第１の論理回路に不具合が生じた場合でも、この影響を受けることなしに第２の論理回路の検証を可能としている（例えば、特許文献１参照。）。
【特許文献１】特開２００１−９１５８５号公報（図１）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
また従来、半導体試験装置におけるＰＥカードの不良解析は以下のように行っている。図７に示されるように、例えばＰＥカード２００は試験装置内のマザーボード（バックプレーン）上に実装され、試験装置で診断プログラムを実行しながら発生させた試験信号は、マザーボードを通じてＰＥカード２００に入力される。入力された信号は、ＰＥカード２００上の前段回路２１０からＡＳＩＣ／ＦＰＧＡ２２０、そして後段回路２３０の各回路を通じて伝送されるが、ユーザが図中に楕円で記される箇所Ａに不良があると推測する場合、この箇所Ａでの信号をオシロスコープに取り込み、その信号波形の解析を行って不良箇所を特定している。
【０００６】
しかしながら、このような従来技術における不良解析では、診断プログラムの実行結果に基づいてユーザが経験によって不良箇所を特定しているため、解析に多大な時間が必要である上、不良箇所の特定にはある程度の経験に基づく熟練が必要である。また、信号が基板内部（内層）の配線のみを伝送する場合にはオシロスコープで信号の観測が出来ないため信号の解析が困難であり、判断を誤ると繰り返し診断プログラムを実行する場合があった。
【０００７】
また、回路の一部で不良箇所を特定した場合には、その部分で正常に処理が行われていない不良データが発生しているため、その部分より後段の回路では、不良データが伝送されて正常な処理が行われておらず動作確認を行うことができないという問題があった。
【０００８】
そこで本発明は、診断プログラムを実行することにより短時間で不良箇所を特定するとともに、不良箇所よりも後段の回路に対しても動作確認を行うことが可能な半導体試験装置を提供することを課題とする。
【課題を解決するための手段】
【０００９】
以上のような課題を達成するために、本発明に係る半導体試験装置は、被試験対象に印加される試験信号の伝送処理を行う伝送回路と、前記伝送回路により伝送処理が行われることで生成される処理データの期待値データを発生させる信号発生手段と、前記信号発生手段により発生した期待値データを記憶する期待値記憶手段と、前記伝送回路により伝送処理が行われて生成された処理データと前記期待値データとを比較し、その結果、相互に一致しないと判定された場合、前記処理データに代えて前記期待値記憶手段に記憶された期待値データを出力する期待値出力手段とを備えたことを特徴とする。
【００１０】
このような構成により、処理データと期待値データとを比較した結果、これらが相互に一致しないと判定された場合には、伝送回路で処理データが不良データとなっていることを容易に特定することができる。これにより、伝送回路についての自己診断が可能となる。またこの場合、伝送回路からは不良となった処理データではなく、正しい内容の期待値データを出力することにより、これ以降の回路に対して正常なデータを出力することができるため、不良箇所よりも後段の回路に対して通常に動作確認を行うことが可能となる。また、伝送回路で処理データが不良データとなっていても、診断プログラムを繰り返し実行することなく短時間で不良箇所を特定することが可能となる。
【００１１】
また、本発明に係る他の半導体試験装置は、被試験対象に印加される試験信号の伝送処理を行う第１の回路と、前記第１の回路から試験信号を受け取って伝送処理を引き継ぐ第２の回路と、前記第１の回路により伝送処理が行われることで生成される処理データの期待値データを発生させる信号発生手段と、前記信号発生手段により発生した期待値データを記憶する期待値記憶手段と、前記第１の回路により伝送処理が行われて生成された処理データと前記期待値データとを比較して相互に一致するか否かを判定する比較判定手段と、前記比較判定手段により一致しないと判定された場合、前記第２の回路に対して前記期待値記憶手段に記憶された期待値データを出力する期待値出力手段とを備えたことを特徴とする。
【００１２】
このような構成により、比較判定手段が処理データと期待値データとを比較した結果、相互に一致しないと判定した場合、第１の回路で処理データが不良データとなっていることを容易に特定することができる。これにより、第１の回路についての自己診断が可能となる。またこの場合、第１の回路からは不良となった処理データではなく、正しい内容の期待値データを出力することにより、第２の回路に対して正常なデータを出力することができるため、不良箇所よりも後段の回路に対して通常に動作確認を行うことが可能となる。また、第１の回路で処理データが不良データとなっていても、診断プログラムを繰り返し実行することなく短時間で不良箇所を特定することが可能となる。
【００１３】
上述の半導体試験装置において、前記期待値出力手段は、前記第１の回路により試験信号の伝送処理が行われて生成された処理データと、前記期待値記憶手段により記憶された期待値データとを入力し、これら処理データおよび期待値データのうちのいずれかを選択して第２の回路に出力するデータ選択部と、前記比較判定手段により一致しないと判定された場合に前記期待値データを選択し、前記比較判定手段により一致すると判定された場合に前記処理データを選択する旨の指示を前記データ選択部に対して与える選択指示部とを有する構成であっても良い。
【００１４】
このような構成により、処理データと期待値データとが相互に一致しなかった場合にはデータ選択部に対して期待値データを選択する旨の指示が与えられ、その結果、期待値データが第２の回路に出力されることになる。したがって、たとえ第１の回路に不良箇所があっても、第２の回路に対して不良な処理データが出力されないことから、不良箇所よりも後段の回路に対しても動作確認を行うことが可能となる。
【発明の効果】
【００１５】
本発明に係る半導体試験装置によれば、診断プログラムを実行することにより短時間で不良箇所を特定するとともに、不良箇所よりも後段の回路に対しても動作確認を行うことが可能となるという効果が得られる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の一実施形態について図面を用いて詳細に説明する。
図１は、本発明に係る半導体試験装置の一実施形態である半導体試験装置内に実装された各種の試験に応じたＰＥカード１００の各回路の構成例を示した説明図である。このＰＥカード１００を実装した半導体試験装置は、ＤＵＴを試験するための試験信号を発生させ、試験信号が各回路を伝送して各種の処理が行われてＤＵＴに出力され、この試験信号がＰＥカード等の各回路を伝送する際に各種の処理が正常に行われたか動作確認を行う自己診断機能を備えた装置である。
【００１７】
半導体試験装置内に実装されたＰＥカード１００は、ＤＵＴを試験するための試験信号の生成に用いられる信号を図示しないマザーボード等から受け取り、この信号の伝送処理を行う前段回路１１０を備えている。
【００１８】
前段回路１１０は、例えば演算回路や論理回路等を集積したものであり、この前段回路１１０は、図示しない信号発生部で発生させた信号を受け取り、この信号に基づいて演算処理や論理演算等の伝送処理を行う。また、前段回路１１０は、この伝送処理によって生成した処理データを自己診断回路１４０に出力する。
【００１９】
またＰＥカード１００は、試験信号の伝送経路上で前段回路１１０に続くＡＳＩＣまたはＦＰＧＡ（以下、「ＡＳＩＣ／ＦＰＧＡ」と記す。）１２０を備えている。このＡＳＩＣ／ＦＰＧＡ１２０は、前段回路１１０が伝送処理を行って生成した処理データを用いて別の伝送処理を行う。
【００２０】
またＰＥカード１００は後段回路１３０を備え、この後段回路１３０は、ＡＳＩＣ／ＦＰＧＡ１２０が伝送処理を行って生成したデータに基づいて別の伝送処理を行う。後段回路１３０は、例えばタイミング調整回路やドライバ等であり、ＡＳＩＣ／ＦＰＧＡ１２０が伝送処理を行って生成したデータに基づいてタイミング調整等の処理を行う。また、後段回路１３０は、この処理を行った後にテストヘッドを介してＤＵＴに試験信号を出力する。
【００２１】
本実施形態のＰＥカード１００は、自己診断回路１４０を備えている。この自己診断回路１４０は、前段回路１１０とＡＳＩＣ／ＦＰＧＡ１２０との間に設けられており、前段回路１１０が生成した処理データに基づいて動作確認を行う。またＰＥカード１００にはＢＵＳ１５０が形成されており、このＢＵＳ１５０には、図示しないマザーボードから期待値データや制御信号等が伝送される。そして、伝送された期待値データは、ＢＵＳ１５０を通じてＡＳＩＣ／ＦＰＧＡ１２０や自己診断回路１４０に入出力される。
【００２２】
図２は、自己診断回路１４０の構成を示す説明図である。自己診断回路１４０は、前段回路１１０とＡＳＩＣ／ＦＰＧＡ１２０とに接続されており、自己診断機能開始時に前段回路１１０から出力された処理データを受け取ったことに応じてリセット信号を出力するリセット生成回路１４１を備えている。
【００２３】
リセット生成回路１４１は、自己診断機能開始時にｎビットのシフトレジスタ１４２が前段回路１１０から出力された処理データを順次受け取ったことに応じて、ＪＫＦＦ（フリップフロップ）１４７をリセットするリセット信号を生成し、ＪＫＦＦ１４７に出力する機能を有する。
【００２４】
またｎビットのシフトレジスタ１４２は、前段回路１１０から出力された処理データを順次受け取った順にシフトして記憶する機能を有する。また、コンパレータ１４６が処理データと期待値データとを比較して判定した結果一致しないと判定した場合に、ｎビットのレジスタ１４３に書き込まれている期待値データがシフトレジスタ１４２にプリセットされ、順次セレクタ１４４から出力される。レジスタ１４３は、マザーボード等に設けられた信号発生部が発生させた処理データの期待値データをＢＵＳ１５０を介して受け取って記憶する。なお「ｎ」は、試験信号のパターンに応じてシフトレジスタ１４２やレジスタ１４３のビット数を定める自然数である。
【００２５】
自己診断回路１４０は、前段回路１１０から出力された処理データとシフトレジスタ１４２から出力された期待値データとを入力し、これらの処理データおよび期待値データのうちのいずれかを選択してＡＳＩＣ／ＦＰＧＡ１２０に出力するセレクタ１４４を備えている。
【００２６】
セレクタ１４４は、前段回路１１０から出力された処理データと、シフトレジスタ１４２がプリセットして記憶している期待値データとを入力し、レジスタ１４５から出力された選択データに従ってこれらの処理データおよび期待値データのうちのいずれかを選択してＡＳＩＣ／ＦＰＧＡ１２０に出力する。レジスタ１４５から選択データ「０」が出力されたことに応じて処理データをＡＳＩＣ／ＦＰＧＡ１２０に出力し、レジスタ１４５から選択データ「１」が出力されたことに応じて期待値データをＡＳＩＣ／ＦＰＧＡ１２０に出力する。
【００２７】
自己診断回路１４０は、処理データと期待値データとを比較して判定した結果に応じて処理データおよび期待値データのうちのいずれかを選択する選択信号をセレクタ１４４に出力するレジスタ１４５を備えている。
【００２８】
レジスタ１４５は、制御部から出力された制御信号をＢＵＳ１５０を介して受け取って、処理データと期待値データとを比較して判定した結果に応じて処理データおよび期待値データのうちのいずれかを選択する選択信号をセレクタ１４４に出力する。コンパレータ１４６が処理データと期待値データとを比較して判定した結果一致しないと判定した場合に、期待値データを選択する選択信号「１」をセレクタ１４４に出力し、一致しないと判定していない場合に、処理データを選択する選択信号「０」をセレクタ１４４に出力する。
【００２９】
自己診断回路１４０は、処理データと期待値データとを比較して一致するか否かを判定するコンパレータ１４６を備えている。コンパレータ１４６は、シフトレジスタ１４２が順次受け取って記憶している処理データと、レジスタ１４３が記憶している期待値データの先頭部分が一致した時点から、シフトレジスタ１４２が処理データを順次受け取っていく毎に応じて処理データと期待値データとを比較して一致するか否かを判定する機能を有する。また、コンパレータ１４６は、処理データと期待値データとを比較して判定した結果のデータをＪＫＦＦ１４７に出力する。
【００３０】
自己診断回路１４０は、コンパレータ１４６が処理データと期待値データとを比較して判定した結果のデータを一時的に保持するＪＫＦＦ（ＪＫフリップフロップ）１４７を備えている。
【００３１】
続いて、本実施の形態における半導体試験装置内に実装されたＰＥカード１００の動作について、図３に示すフローチャートを用いて詳細に説明する。このＰＥカード１００の動作は、ＤＵＴに対して試験を行わない自己診断プログラムの実行時に行われる。
【００３２】
ステップＳ３０１：前段回路１１０が生成する処理データの期待値データをレジスタ１４３に記憶させる処理を行う。具体的には、図示しない信号発生部が期待値データを発生させ、図４の「ａ」に示すように、この期待値データをＢＵＳ１５０を介してレジスタ１４３に書き込む。また、期待値データを全てレジスタ１４３に書き込んだ後、信号発生部がＢＵＳ１５０を介してレジスタ１４３の内容を読み出して正常に書き込まれていることをチェックする処理を行う。
【００３３】
ステップＳ３０２：シフトレジスタ１４２が前段回路１１０から処理データを順次受け取って記憶する処理を開始すると、次に、リセット生成回路１４１によりＪＫＦＦ１４７をリセットする処理を行う。例えば、自己診断用の試験信号を前段回路１１０が受け取って伝送処理を行い、図４の「ｄ」に示すように、処理データを生成してシフトレジスタ１４２に順次出力する。
【００３４】
合わせて図４の「ｃ」に示すように、リセット生成回路１４１によりリセット信号を生成し、ＪＫＦＦ１４７に出力する。ＪＫＦＦ１４７は、リセット信号を受け取ると自己診断機能の前回実行時に保持したデータ等をリセットする。
【００３５】
ステップＳ３０３：シフトレジスタ１４２は、前段回路１１０が出力した処理データを順次受け取り、その受け取った順にシフトして記憶する。
【００３６】
ステップＳ３０４、Ｓ３０５：コンパレータ１４６により処理データと期待値データとを比較して一致するか否かを判定する処理を行う。具体的には、図４の「ｅ」に示すように、処理データの内容がレジスタ１４３が記憶している期待値データの先頭部分と一致した時点から開始して、シフトレジスタ１４２が処理データを順次受け取っていく毎に処理データと期待値データとを比較し、これらが相互に一致するか否かを判定する。コンパレータ１４６が処理データと期待値データとを比較した結果、相互に一致する場合はＪＫＦＦ１４７に判定結果信号「１」が出力され、ＪＫＦＦ１４７で保持される。
【００３７】
ここで、半導体試験装置は、コンパレータ１４６により処理データと期待値データとを比較した結果、一致すると判定した場合には（ステップＳ３０５のＹＥＳ）、ここで処理を終了する。
【００３８】
ステップＳ３０６：半導体試験装置は、コンパレータ１４６により処理データと期待値データとを比較して判定した結果、一致しないと判定した場合には（ステップＳ３０５のＮＯ）、レジスタ１４３が記憶している期待値データをシフトレジスタ１４２にプリセットする処理を行う。半導体試験装置は、図４の「ｆ」に示すように、制御部によりＪＫＦＦ１４７が保持しているデータをＢＵＳ１５０を介して読み出す。
【００３９】
そして、半導体試験装置は、この読み出したデータの内容を参照し、ステップＳ３０５において処理データと期待値データとが相互に一致しないと判定した場合には、制御部がレジスタ１４３に書き込まれている期待値データをシフトレジスタ１４２にプリセットする。
【００４０】
ステップＳ３０７：半導体試験装置は、セレクタ１４４によりシフトレジスタ１４２にプリセットした期待値データをＡＳＩＣ／ＦＰＧＡ１２０に出力する処理を行う。半導体試験装置は、ステップＳ３０５において処理データと期待値データとが相互に一致しないと判定した場合には、制御部により期待値データを選択することを指示する制御信号をＢＵＳ１５０を介してレジスタ１４５に出力する。レジスタ１４５は、図５の「ｇ」に示すように、制御信号を受け取ると期待値データを選択する選択信号「１」をセレクタ１４４に出力する。
【００４１】
半導体試験装置は、セレクタ１４４により前段回路１１０から出力された処理データと、シフトレジスタ１４２がプリセットにより書き込まれた期待値データとを入力し、図５の「ｈ」に示すように、レジスタ１４５から選択信号「１」が出力されたことに応じて期待値データをＡＳＩＣ／ＦＰＧＡ１２０に出力する。
【００４２】
なおここで、半導体試験装置は、ステップＳ３０５において処理データと期待値データとが相互に一致すると判定した場合、制御部により処理データを選択することを指示する制御信号をレジスタ１４５に出力し、レジスタ１４５から処理データを選択する選択信号「０」をセレクタ１４４に出力されたことに応じて処理データをＡＳＩＣ／ＦＰＧＡ１２０に出力する。
【００４３】
以上のように、本実施の形態における半導体試験装置内に実装されたＰＥカード１００では、自己診断機能が実行されると、コンパレータ１４６により処理データの内容が期待値データの先頭部分と一致した時点から開始して、シフトレジスタ１４２が処理データを順次受け取っていく毎に処理データと期待値データとを比較して一致するか否かを判定し、これらが相互に一致しない場合には、期待値データをシフトレジスタ１４２にプリセットしてセレクタ１４４を介してＡＳＩＣ／ＦＰＧＡ１２０に出力する。
【００４４】
このため、前段回路１１０から出力された処理データが不良データとなっていても、期待値データをプリセットしてＡＳＩＣ／ＦＰＧＡ１２０に出力するので、不良の処理データがそのまま出力されてＡＳＩＣ／ＦＰＧＡ１２０や後段回路１３０で正常な処理が行われなくなることを防止することができ、これらの回路に対しても動作確認を行うことができる。これにより、ＰＥカード２００上の不良箇所よりも後段の回路に対して、引き続き動作確認を行うことが可能となる。
【００４５】
また、処理データが不良データとなっていても再度自己診断機能や診断プログラムを繰り返し実行することなく前段回路１１０においての不良箇所よりも後段の回路に対しても動作確認を行うことが可能となり、短時間で他の不良箇所を特定することが可能となる。
【００４６】
また、前段回路１１０やＡＳＩＣ／ＦＰＧＡ１２０等の回路がＰＥカード１００の内層に構成されており、プローブの端子等を接触させることができない場合であっても、自己診断回路１４０によって不良解析を行うことができる。
【００４７】
〔他の実施の形態〕
上述の実施の形態において、自己診断回路１４０が前段回路１１０とＡＳＩＣ／ＦＰＧＡ１２０との間に設けられ前段回路１１０が生成した処理データに基づいて動作確認を行っていたが、これに限られず、図６に示すＰＥカード３００のように、前段回路１１０の前段側や、ＡＳＩＣ／ＦＰＧＡ１２０と後段回路１３０との間に設けて動作確認を行っても良い。
【００４８】
また、上述の実施の形態において、自己診断機能を実行してＰＥカード１００の回路を伝送する際に各種の処理が正常に行われたか動作確認を行っていたが、これに限られず、半導体試験装置内のマザーボードやテストヘッド部分等の他の構成部分で各種の処理が正常に行われたか動作確認を行っても良い。
【図面の簡単な説明】
【００４９】
【図１】本実施形態の半導体試験装置に装着されたＰＥカードの構成を示す説明図である。
【図２】本実施形態の半導体試験装置に装着されたＰＥカードの自己診断回路の構成を示す説明図である。
【図３】本実施形態の半導体試験装置に装着されたＰＥカードの動作を示すフローチャートである。
【図４】本実施形態の半導体試験装置に装着されたＰＥカードのデータの入出力の様子を示すタイミングチャートである。
【図５】本実施形態の半導体試験装置に装着されたＰＥカードの期待値データをプリセットする際のデータの入出力の様子を示すタイミングチャートである。
【図６】他の実施形態の半導体試験装置に装着されたＰＥカードの構成を示す説明図である。
【図７】従来技術の半導体試験装置に装着されたＰＥカードの構成を示す説明図である。
【符号の説明】
【００５０】
１００，２００，３００    ＰＥカード
１１０，２１０    前段回路（伝送回路、第１の回路）
１２０，２２０    ＡＳＩＣまたはＦＰＧＡ（第２の回路）
１３０，２３０    後段回路
１４０    自己診断回路
１５０    ＢＵＳ
１４１    リセット生成回路
１４２    シフトレジスタ
１４３    レジスタ
１４４    セレクタ
１４５    レジスタ
１４６    コンパレータ
１４７    ＪＫＦＦ（ＪＫフリップフロップ）
【図１】
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【図２】
2008256649.tif 000004
【図３】
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【図４】
2008256649.tif 000006
【図５】
2008256649.tif 000007
【図６】
2008256649.tif 000008
【図７】
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