(57)【要約】【課題】Ａｌ配線のコンタクト抵抗を増大させることなく、チップサイズを小さくすることができる半導体装置を提供すること。【解決手段】この半導体装置１において、半導体基板２上の、コンタクトホール５の内部を含む絶縁膜４上には、各コンタクト３と電気的に接続されたＡｌ配線６が形成されている。Ａｌ配線６上には、絶縁膜８が形成されている。絶縁膜８には、Ａｌ配線６における、コンタクト３ａ〜３ｃの直上部分を一括して露出させるビアホール９が形成されている。ビアホール９の内部を含む絶縁膜８上には、Ａｌ配線６と電気的に接続されたＡｌ配線１０が形成されている。ビアホール９が、コンタクト３ａ〜３ｃを一括して露出させるように形成されているため、ビアホール９と半導体基板２との間の領域には、複数のコンタクトホール５ａ〜５ｃが配置されている。【選択図】図１
2008294041.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成され、前記半導体基板を部分的に露出させるコンタクトホールを有する第１絶縁膜と、
前記第１絶縁膜上に形成され、前記コンタクトホールを介して前記半導体基板に接続された第１アルミニウム配線と、
前記第１アルミニウム配線上に形成され、前記第１アルミニウム配線を部分的に露出させるビアホールを有する第２絶縁膜と、
前記第２絶縁膜上に形成され、前記ビアホールを介して前記第１アルミニウム配線に接続された第２アルミニウム配線と、を含み、
前記ビアホールと前記半導体基板との対向領域内に、複数の前記コンタクトホールが配置されている、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、アルミニウム配線を有する半導体装置に関する。
【背景技術】
【０００２】
従来より、大電流を制御するパワーＬＳＩにおける配線の形成技術として、半導体基板上に、Ａｌ（アルミニウム）配線層が複数積層されたＡｌ多層配線技術が知られている。
図３Ａ〜３Ｅは、Ａｌ多層配線を有する半導体装置の製造工程を工程順に示す図解的な断面図である。
まず、Ｓｉ（シリコン）からなる半導体基板５１が用意される。半導体基板５１の表層部には、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）などの複数の機能素子が作り込まれている。次いで、半導体基板５１の表面が、ＳｉＯ2（酸化シリコン）からなる絶縁膜５２で被覆される。そして、図３Ａに示すように、絶縁膜５２が所定のパターンでドライエッチングされる。これにより、半導体基板５１の表面を各機能素子との電気接続のためのコンタクト５４として部分的に露出させる、複数（図３では３つ）のコンタクトホール５３が形成される。
【０００３】
その後、図３Ｂに示すように、コンタクトホール５３の内部を含む絶縁膜５２上に、所定パターンのＡｌ配線５７が形成される。Ａｌ配線５７は、各コンタクトホール５３を介して、各コンタクト５４と電気的に接続される。
次に、絶縁膜５２およびＡｌ配線５７が、ＳｉＯ2からなる絶縁膜５８で被覆される。そして、図３Ｃに示すように、絶縁膜５８が所定のパターンでドライエッチングされる。これにより、Ａｌ配線５７の表面を部分的に露出させる複数（図３では４つ）のビアホール５９が形成される。
【０００４】
続いて、図３Ｄに示すように、ビアホール５９の内部を含む絶縁膜５８上に、所定パターンのＡｌ配線６２が形成される。Ａｌ配線６２は、各ビアホール５９を介してＡｌ配線５７と電気的に接続される。
Ａｌ配線６２が形成された後には、絶縁膜５８およびＡｌ配線６２が、ＳｉＯ2からなる絶縁膜６３で被覆される。そして、絶縁膜６３が所定のパターンでドライエッチングされる。これにより、Ａｌ配線６２の表面を部分的に露出させる複数（図３では３つ）のパッド開口６４が形成される。その後は、図３Ｅに示すように、外部との電気接続のためのＡｌからなる電極パッド６５が、パッド開口６４に埋設される。
【０００５】
こうして、Ａｌ多層配線（図３では２層配線）を有する半導体装置５０が得られる。
【特許文献１】特開平１０−１０６９７２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
半導体装置５０において、絶縁膜５２にコンタクトホール５３が形成されていることにより、Ａｌ配線５７は、コンタクトホール５３の直上部分が残余部分（絶縁膜５２上の部分）に対して凹んだ形状に形成される。そのため、絶縁膜５８においては、コンタクトホール５３の直上部分の厚みが、絶縁膜５２上の部分の厚みより厚くなる。
この絶縁膜５８における膜厚の厚い部分には、ビアホールを形成することが困難である。たとえば、絶縁膜５８における膜厚の厚い部分（コンタクトホール５３の直上部分）と膜厚の薄い部分（絶縁膜５２上の部分）との両方にビアホールを同時に形成しようとすると、膜厚の薄い部分でオーバーエッチを生じ、絶縁膜５２上のＡｌ配線５７の表面を覆う反射防止膜（たとえば、ＴｉＮ膜）が切削されたり、ポリマー残留物が発生したりするという不具合を生じるおそれがある。
【０００７】
このため、従来の半導体装置では、図３Ｃに示すように、絶縁膜５８における膜厚の薄い部分（絶縁膜５２上の部分）に、ビアホール５９が形成される。それゆえ、コンタクトホール５３は、隣接するコンタクトホール５３との間隔がビアホール５９の開口幅より大きくなるように形成されている。しかし、隣接するコンタクトホール５３間の間隔（隣接するコンタクト５４間の間隔）が大きくなると、半導体装置全体としての面積（チップサイズ）が大きくなるという問題を生じる。
【０００８】
そこで、コンタクトホール５３にＷ（タングステン）プラグを埋設し、このＷプラグを介して、絶縁膜５２上に形成されるＡｌ配線５７と各コンタクト５４とを接続することが検討される。Ｗプラグは、その上面が絶縁膜５２の上面と面一となるように、コンタクトホール５３に埋設される。これにより、Ｗプラグおよび絶縁膜５２の平坦な面にＡｌ配線５７を形成することができるので、Ａｌ配線５７上に形成される絶縁膜５８の厚みを全体的に均一にすることができる。その結果、コンタクトホール５３の直上の位置にビアホール５９を配置することできるので、互いに隣接するコンタクト５４間の間隔を小さくすることができる。しかし、ＷはＡｌに比べて電気抵抗値が高いため、Ｗプラグを用いる構成では、Ａｌ配線５７のコンタクト抵抗が増大するという、別の問題を生じる。
【０００９】
そこで、この発明の目的は、Ａｌ配線のコンタクト抵抗を増大させることなく、チップサイズを小さくすることができる半導体装置を提供することにある。
【課題を解決するための手段】
【００１０】
上記目的を達成するための請求項１記載の発明は、半導体基板と、前記半導体基板上に形成され、前記半導体基板を部分的に露出させるコンタクトホールを有する第１絶縁膜と、前記第１絶縁膜上に形成され、前記コンタクトホールを介して前記半導体基板に接続された第１アルミニウム配線と、前記第１アルミニウム配線上に形成され、前記第１アルミニウム配線を部分的に露出させるビアホールを有する第２絶縁膜と、前記第２絶縁膜上に形成され、前記ビアホールを介して前記第１アルミニウム配線に接続された第２アルミニウム配線と、を含み、前記ビアホールと前記半導体基板との対向領域内に、複数の前記コンタクトホールが配置されている、半導体装置である。
【００１１】
この半導体装置は、半導体基板を有する。半導体基板上には、半導体基板を部分的に露出させるコンタクトホールを有する第１絶縁膜が形成されている。第１絶縁膜上には、コンタクトホールを介して半導体基板に接続された第１アルミニウム配線が形成されている。第１アルミニウム配線上には、第１アルミニウム配線を部分的に露出させるビアホールを有する第２絶縁膜が形成されている。第２絶縁膜上には、ビアホールを介して第１アルミニウム配線に接続された第２アルミニウム配線が形成されている。そして、ビアホールと半導体基板との対向領域内に、複数のコンタクトホールが配置されている。
【００１２】
従来の半導体装置では、ビアホールは、隣接するコンタクトホール間に配置されていた。それゆえ、コンタクトホールの配置位置（半導体基板表面のコンタクトの配置位置）は、ビアホールの配置位置によって制約を受けていた。
しかし、請求項１に係る半導体装置では、ビアホールは、複数のコンタクトホールに跨って形成されている。すなわち、ビアホールを、互いに隣接するコンタクト間に配置する必要がない。そのため、ビアホールの配置位置とは無関係にコンタクトの配置位置を決めることができるので、コンタクトを最小のデザインルールで配置することができる。コンタクトを最小のデザインルールで配置することにより、半導体装置全体としての面積（チップサイズ）を小さくすることができる。
【００１３】
また、ビアホールは、複数のコンタクトホールに跨って形成されるため、その開口幅（開口径）が大きくなる。そのため、たとえば、ドライエッチングにより第２絶縁膜にビアホールを形成する際のエッチングレートを増大させることができるので、短時間でビアホールを形成することができる。たとえば、第２絶縁膜に膜厚の厚い部分と膜厚の薄い部分とが存在していても、膜厚の厚い部分に短時間でビアホールを形成できるので、膜厚の薄い部分でオーバーエッチが生じることを抑制することができる。
【００１４】
さらに、Ｗ（タングステン）プラグを用いた構成とは異なり、第２アルミニウム配線がビアホールを介して第１アルミニウム配線に直接接続され、第１アルミニウム配線がコンタクトホールを介して半導体基板に直接接続される。そのため、第１アルミニウム配線および第２アルミニウム配線のコンタクト抵抗が増大することもない。
【発明を実施するための最良の形態】
【００１５】
以下では、この発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、この発明の一実施形態に係る半導体装置１の構造を説明するための図解的な断面図である。
この半導体装置１は、Ａｌ（アルミニウム）からなるＡｌ配線が積層されたＡｌ多層配線（図１では２層配線）を有する半導体装置であって、半導体基板２を備えている。
【００１６】
半導体基板２は、たとえば、Ｓｉ（シリコン）からなるＳｉ基板である。半導体基板２の表層部には、たとえば、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）などの複数の機能素子が作り込まれている。
半導体基板２の上には、たとえば、ＳｉＯ2（酸化シリコン）からなる絶縁膜４（第１絶縁膜）が形成されている。
【００１７】
絶縁膜４には、絶縁膜４を膜厚方向に貫通する、複数のコンタクトホール５（コンタクトホール５ａ〜５ｅ）が形成されている。半導体基板２の表面における各コンタクトホール５に臨む部分は、機能素子に対する電気接続のためのコンタクト３（コンタクト３ａ〜３ｅ）として、各コンタクトホール５を介して絶縁膜４から露出している。
絶縁膜４の上面におけるコンタクトホール５の開口幅（開口径）Ｗ１は、たとえば、５００ｎｍ〜２０００ｎｍである。
【００１８】
コンタクトホール５の内部を含む絶縁膜４上には、ＡｌからなるＡｌ配線６（第１アルミニウム配線）が、所定のパターンで形成されている。
コンタクトホール５の内部におけるＡｌ配線６は、各コンタクト３に接触している。これにより、Ａｌ配線６は、各コンタクトホール５を介して各コンタクト３と電気的に接続されている。なお、Ａｌ配線６と各コンタクト３との接触形態としては、たとえば、オーミック接触、ショットキー接触が挙げられる。これらの接触形態は、半導体装置１の種類（たとえば、ＭＯＳＦＥＴ、ショットキーダイオードなど）によって適宜選択される。
【００１９】
互いに隣接するコンタクト３間（たとえば、コンタクト３ａとコンタクト３ｂとの間）の幅Ｗ２は、たとえば、８００ｎｍ〜２０００ｎｍである。
Ａｌ配線６上には、たとえば、ＳｉＯ2（酸化シリコン）からなる絶縁膜８が形成されている。
絶縁膜８には、たとえば、複数のコンタクト３（図１では、コンタクト３ａ，コンタクト３ｂおよびコンタクト３ｃ）を一括して覆う部分に、絶縁膜８を膜厚方向に貫通する、ビアホール９が形成されている。ビアホール９の形成により、Ａｌ配線６における、コンタクト３ａ，コンタクト３ｂおよびコンタクト３ｃの直上部分は、絶縁膜８から露出している。
【００２０】
絶縁膜８の上面におけるビアホール９の開口幅（開口径）Ｗ３は、たとえば、２０００ｎｍ〜２×１０6ｎｍである。
なお、図１には表われていないが、絶縁膜８は、絶縁膜４におけるＡｌ配線６が形成されていない部分上にも形成されている。
ビアホール９の内部を含む絶縁膜８上には、ＡｌからなるＡｌ配線１０（第２アルミニウム配線）が、所定のパターンで形成されている。
【００２１】
ビアホール９の内部におけるＡｌ配線１０は、絶縁膜８から露出するＡｌ配線６に接触している。これにより、Ａｌ配線１０は、ビアホール９を介して、Ａｌ配線６と電気的に接続されている。
ビアホール９が、複数のコンタクト３（コンタクト３ａ，コンタクト３ｂおよびコンタクト３ｃ）を一括して覆うように形成されているため、ビアホール９と半導体基板２との間の領域（対向領域）には、複数のコンタクトホール５（コンタクト３）が配置されている。
【００２２】
Ａｌ配線１０上には、たとえば、ＳｉＯ2（酸化シリコン）からなる絶縁膜１２が形成されている。
絶縁膜１２には、絶縁膜１２を膜厚方向に貫通する、パッド開口１３が形成されている。パッド開口１３の形成により、Ａｌ配線１０は、部分的に絶縁膜１２から露出している。
【００２３】
なお、図１には表われていないが、絶縁膜１２は、絶縁膜８におけるＡｌ配線１０が形成されていない部分上にも形成されている。
パッド開口１３の内部および絶縁膜１２におけるパッド開口１３の周縁部には、導電性金属（たとえば、Ａｌなど）からなる外部との電気接続のための電極パッド１４が形成されている。
【００２４】
パッド開口１３の内部における電極パッド１４は、絶縁膜１２から露出するＡｌ配線１０に接触している。これにより、電極パッド１４は、Ａｌ配線１０と電気的に接続されている。
図２Ａ〜２Ｆは、図１に示す半導体装置の製造方法を工程順に示す図解的な断面図である。
【００２５】
半導体装置１の製造に際しては、図２Ａに示すように、まず、半導体基板２上に、たとえば、プラズマＣＶＤ（Chemical Vapor Deposition：化学気相成長）法により、ＳｉＯ2からなる絶縁膜４が形成される。
次いで、公知のフォトリソグラフィ技術およびエッチング技術（たとえば、ドライエッチング）により、絶縁膜４が所定パターンでエッチングされる。これにより、半導体基板２の表面における各コンタクト３を露出させる、複数のコンタクトホール５（コンタクトホール５ａ〜５ｅ）が形成される。
【００２６】
続いて、たとえば、スパッタ法により、コンタクトホール５の内部を含む絶縁膜４の表面全域に、ＡｌからなるＡｌ膜が被着される。Ａｌ膜が被着された後には、このＡｌ膜が公知のフォトリソグラフィ技術およびエッチング技術（たとえば、ドライエッチング）によりエッチングされる。これにより、図２Ｂに示すように、所定パターンのＡｌ配線６が形成される。
【００２７】
その後、たとえば、半導体基板２、絶縁膜４およびＡｌ配線６を備える構造物がシンター処理（熱処理）される。これにより、Ａｌ配線６は、各コンタクト３とオーミック接触する。こうして、Ａｌ配線６は、各コンタクト３と電気的に接続される。
次に、図２Ｃに示すように、Ａｌ配線６上の領域を含む絶縁膜４上に、たとえば、プラズマＣＶＤ（Chemical Vapor Deposition：化学気相成長）法により、ＳｉＯ2からなる絶縁膜８が形成される。絶縁膜４にコンタクトホール５が形成されていることにより、Ａｌ配線６は、コンタクトホール５の直上部分が残余部分（絶縁膜４上の部分）に対して凹んだ形状に形成される。そのため、絶縁膜８においては、コンタクトホール５の直上部分の厚みＴ１（たとえば、１．８μｍ〜２．４μｍ）が、絶縁膜４上の部分の厚みＴ２（たとえば、１．２μｍ〜１．６μｍ）より厚くなる。
【００２８】
続いて、図２Ｄに示すように、公知のフォトリソグラフィ技術およびエッチング技術（たとえば、ドライエッチング）により、絶縁膜８が所定パターン（たとえば、コンタクト３ａ，コンタクト３ｂおよびコンタクト３ｃを一括して覆うパターン）でエッチングされる。これにより、Ａｌ配線６における、コンタクト３ａ，コンタクト３ｂおよびコンタクト３ｃの直上部分を露出させる、ビアホール９が形成される。
【００２９】
次いで、たとえば、スパッタ法により、ビアホール９の内部を含む絶縁膜８の表面全域に、ＡｌからなるＡｌ膜が被着される。Ａｌ膜が被着された後には、このＡｌ膜が公知のフォトリソグラフィ技術およびエッチング技術（たとえば、ドライエッチング）によりエッチングされる。これにより、図２Ｅに示すように、所定パターンのＡｌ配線１０が形成される。Ａｌ配線１０は、ビアホール９を介して、Ａｌ配線６と電気的に接続される。
【００３０】
その後は、Ａｌ配線１０上の領域を含む絶縁膜８上に、たとえば、プラズマＣＶＤ（Chemical Vapor Deposition：化学気相成長）法により、ＳｉＯ2からなる絶縁膜１２が形成される。絶縁膜１２が形成された後には、この絶縁膜１２にＡｌ配線１０を部分的に露出させるパッド開口１３が形成される。そして、図２Ｆに示すように、パッド開口１３の内部および絶縁膜１２におけるパッド開口１３の周縁部に電極パッド１４が形成される。こうして、半導体装置１が得られる。
【００３１】
以上のように、ビアホール９は、複数のコンタクト３（コンタクト３ａ，コンタクト３ｂおよびコンタクト３ｃ）を一括して覆うように形成されている。すなわち、ビアホール９と半導体基板２との間の領域（対向領域）には、複数のコンタクトホール５（コンタクト３）が配置されている。そのため、ビアホール９を互いに隣接するコンタクト３間（たとえば、コンタクト３ａとコンタクト３ｂとの間）に配置する必要がない。そのため、ビアホール９の配置位置とは無関係にコンタクト３の配置位置を決めることができるので、コンタクト３を最小のデザインルールで配置することができる。コンタクト３を最小のデザインルールで配置することにより、半導体装置１全体としての面積（チップサイズ）を小さくすることができる。
【００３２】
また、ビアホール９は、複数のコンタクト３（コンタクト３ａ，コンタクト３ｂおよびコンタクト３ｃ）を一括して覆うように形成されるため、その開口幅（開口径）Ｗ３が大きくなる。そのため、たとえば、ドライエッチングにより絶縁膜８にビアホール９を形成する際のエッチングレートを増大させることができる。その結果、図２Ｃに示すように、絶縁膜８において膜厚の厚い（厚みＴ２）部分があっても、膜厚の厚い部分に短時間でビアホール９を形成することができる。そのため、膜厚の薄い部分（厚みＴ１）でオーバーエッチが生じることを抑制することができる。
【００３３】
さらに、Ｗ（タングステン）プラグを用いた構成とは異なり、Ａｌ配線１０がビアホール９を介してＡｌ配線６に直接接続され、Ａｌ配線６が各コンタクトホール５を介して半導体基板２（各コンタクト３）に直接接続される。そのため、Ａｌ配線６およびＡｌ配線１０のコンタクト抵抗が増大することもない。
以上、この発明の一実施形態を説明したが、この発明は他の実施形態で実施することもできる。
【００３４】
たとえば、前述の実施形態では、ビアホール９と半導体基板２との間の領域には、コンタクトホール５ａ，コンタクトホール５ｂおよびコンタクトホール５ｃが配置されるとして説明したが、たとえば、これらのコンタクトホール５ａ〜５ｃに加えてコンタクトホール５ｄがさらに配置されてもよい。
また、前述の実施形態では、半導体装置１の配線構造を２層配線構造として説明したが、半導体装置１の配線構造は、多層配線構造であれば、たとえば、３層配線構造、４層配線構造などであってもよい。
【００３５】
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【図面の簡単な説明】
【００３６】
【図１】この発明の一実施形態に係る半導体装置の構造を説明するための図解的な断面図である。
【図２Ａ】図１に示す半導体装置の製造工程を示す図解的な断面図である。
【図２Ｂ】図２Ａの次の工程を示す図解的な断面図である。
【図２Ｃ】図２Ｂの次の工程を示す図解的な断面図である。
【図２Ｄ】図２Ｃの次の工程を示す図解的な断面図である。
【図２Ｅ】図２Ｄの次の工程を示す図解的な断面図である。
【図２Ｆ】図２Ｅの次の工程を示す図解的な断面図である。
【図３Ａ】従来の半導体装置の製造工程を示す図解的な断面図である。
【図３Ｂ】図３Ａの次の工程を示す図解的な断面図である。
【図３Ｃ】図３Ｂの次の工程を示す図解的な断面図である。
【図３Ｄ】図３Ｃの次の工程を示す図解的な断面図である。
【図３Ｅ】図３Ｄの次の工程を示す図解的な断面図である。
【符号の説明】
【００３７】
１    半導体装置
２    半導体基板
３    コンタクト
４    絶縁膜
５    コンタクトホール
６    Ａｌ配線
８    絶縁膜
９    ビアホール
１０  Ａｌ配線
【図１】
2008294041.tif 000003
【図２Ａ】
2008294041.tif 000004
【図２Ｂ】
2008294041.tif 000005
【図２Ｃ】
2008294041.tif 000006
【図２Ｄ】
2008294041.tif 000007
【図２Ｅ】
2008294041.tif 000008
【図２Ｆ】
2008294041.tif 000009
【図３Ａ】
2008294041.tif 000010
【図３Ｂ】
2008294041.tif 000011
【図３Ｃ】
2008294041.tif 000012
【図３Ｄ】
2008294041.tif 000013
【図３Ｅ】
2008294041.tif 000014