(57)【要約】【課題】ボディコンタクトを備えていないＳＯＩデバイスのボディ―ソース間若しくはボディ―ドレイン間の容量を正確に求める方法およびこれを実現するための評価用ＴＥＧを提供する。【解決手段】第１のＴＥＧは、容量取得対象のＦＥＴのゲート電極と同一形状、同一寸法の第１基本部と、第１基本部の一方の端部において付加された第１付加部とを含む。一方、第２のＴＥＧは、第１基本部と同一形状、同一寸法の第２基本部と第２基本部の一方の端部に付加された第１付加部と同一形状、同一寸法の第２付加部と、第２基本部の他方の端部に付加された第２付加部と同一形状、同一寸法の第３付加部とを含む。第１のＴＥＧと第２のＴＥＧのボディ―ソース間若しくはボディ―ドレイン間の容量差から、容量取得対象のＦＥＴのボディ―ソース間若しくはボディ―ドレイン間の容量を推定する。【選択図】図８
2008085024.tif 000002
【特許請求の範囲】
【請求項１】
ＦＥＴの容量測定用ＴＥＧであって、
ＦＥＴの構造を各々が有する第１及び第２のＴＥＧからなり、
前記第１および第２のＴＥＧのゲート電極は、互いに異なる面積を有することを特徴とする容量測定用ＴＥＧ。
【請求項２】
前記第１のＴＥＧのゲート電極は、長手形状の第１基本部と、これに付加された第１付加部とを含み、
前記第２のＴＥＧのゲート電極は、前記第１のＴＥＧの第１基本部と等しい形状の第２基本部と、前記第１付加部と等しい形状の第２付加部と、前記第２基本部に付加された第３付加部と、を含むことを特徴とする請求項１に記載の容量測定用ＴＥＧ。
【請求項３】
前記第１付加部は、前記第１基本部の一方の端部に付加され、
前記第２付加部は前記第２基本部の一方の端部に付加され、前記第３付加部は前記第２基本部の他方の端部に付加されていることを特徴とする請求項２に記載の容量測定用ＴＥＧ。
【請求項４】
前記第２付加部と前記第３付加部は、同一面積を有することを特徴とする請求項２又は３に記載の容量測定用ＴＥＧ。
【請求項５】
前記第１のＴＥＧおよび前記第２のＴＥＧは、
シリコン基板と、
前記シリコン基板上に形成された絶縁層と、
前記絶縁層上に形成された半導体層と、
前記半導体層に形成された第１の導電型のソース領域、ドレイン領域および前記第１の導電型とは異なる第２の導電型のボディ領域と、
前記ソース領域と電気的に接続するソース電極と、
前記ドレイン領域と電気的に接続するドレイン電極と、
前記ボディ領域と電気的に接続するボディ電極と、を含むＳＯＩ型ＭＯＳ構造であることを特徴とする請求項１乃至４のいずれか１に記載の容量測定用ＴＥＧ。
【請求項６】
前記第１および第２のＴＥＧは、同一ウエハ面内において隣接して設けられていることを特徴とする請求項１乃至５のいずれか１に記載の容量測定用ＴＥＧ。
【請求項７】
請求項１乃至６のいずれか１に記載の容量測定用ＴＥＧを用いたＦＥＴの容量取得方法であって、
前記第１のＴＥＧのボディ―ソース間若しくはボディ―ドレイン間の容量を求める第１の容量測定ステップと、
前記第２のＴＥＧのボディ―ソース間若しくはボディ―ドレイン間の容量を求める第２の容量測定ステップと、
前記第２の容量測定ステップで求めた容量値から前記第１の容量測定ステップで求めた容量値を差し引く第１の演算ステップと、
前記第１の容量測定ステップで求めた容量値から前記第１の演算ステップで算出した値を差し引く第２の演算ステップと、からなることを特徴とするＦＥＴの容量取得方法。
【請求項８】
請求項１乃至６のいずれか１に記載の容量測定用ＴＥＧを用いたＦＥＴの容量取得方法であって、
前記第１のＴＥＧのボディ―ソース間若しくはボディ―ドレイン間の容量を求める第１の容量測定ステップと、
前記第２のＴＥＧのボディ―ソース間若しくはボディ―ドレイン間の容量を求める第２の容量測定ステップと、
前記第１の容量測定ステップで求めた容量値を２倍した値から前記第２の容量測定ステップで求めた容量値を差し引く演算ステップと、からなることを特徴とするＦＥＴの容量取得方法。
【請求項９】
請求項７又は８に記載のＦＥＴの容量測定方法を用いた半導体装置の設計方法であって、
取得された前記ＦＥＴの容量値をパラメータとして回路シミュレーションを実行し、得られたシミュレーション結果に基づいて前記ＦＥＴを含む回路を構成することを特徴とする半導体装置の設計方法。
【請求項１０】
請求項７又は８に記載のＦＥＴの容量測定方法を用いた半導体装置の製造方法であって、
取得された前記ＦＥＴの容量値をパラメータとして回路シミュレーションを実行するステップを含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の容量取得方法に関し、特にボディコンタクトを備えていないＳＯＩデバイスの容量測定方法および容量測定用ＴＥＧに関する。
【背景技術】
【０００２】
ＳＯＩデバイスは、半導体基板層と、その上に形成されるトランジスタ形成層とが埋め込み酸化膜で絶縁分離される。これにより、隣接する素子間の絶縁分離を容易に行うことができ、また、半導体基板層を介して寄生サイリスタが形成されることがないためラッチアップ現象を防ぐことが可能となる。また、トランジスタをＳＯＩ層に作り込むことが、トランジスタの微細化に伴って消費電力が増大するいわゆる短チャンネル効果の抑制に有効となる。更に、ＳＯＩ構造で形成されたトランジスタの接合容量は、バルク構造のトランジスタに比べ小さいため、高速動作が可能である。このようにＳＯＩ構造のトランジスタは、多くの優れた特性を有し、従来のバルク基板に形成された半導体素子と比べ高速化、低消費電力化を図ることができるデバイスとして期待されている。
【０００３】
ＳＯＩデバイスは、半導体形成層（ＳＯＩ層）の厚さによって、部分空乏型ＳＯＩ（Partially Depleted SOI:PD SOI）と、完全空乏型ＳＯＩ（Fully Depleted SOI:FD SOI）に分類される。ＰＤ  ＳＯＩは通常のバルク構造のＣＭＯＳプロセスをそのまま使用することができ、ＦＤ  ＳＯＩに比べ安価に製造することができる。しかしながら、ＰＤ  ＳＯＩはＳＯＩ層（トランジスタ形成層）が厚いため、いわゆるインパクトイオン化現象により絶縁層直上部（チャンネル下層部）にホールが蓄積してしまう。これにより、トランジスタの電流電圧特性にキンク効果が現れてしまい問題となる。これを解決するために、ＰＤ  ＳＯＩではトランジスタ形成層にボディコンタクト領域を設け、ボディ電位を固定することによって、ボディ領域に蓄積されたホールを取り除いている。一方、ＦＤ  ＳＯＩでは、ＳＯＩ層が十分に薄く、このような現象は現れないため、通常ボディコンタクト領域を備えておらず、ボディ電位はフローティングとなっている。
【０００４】
ところで、上記した如きＳＯＩデバイスの基本特性を把握するためにＴＥＧ（Test Element Group）が使用される場合がある。このＴＥＧによってトランジスタの電気的特性や信頼性等を評価することによって、デバイスの製造プロセスの良否判定等がなされている。また、ＬＳＩの設計現場では，回路方式、定数設計、構成素子の特性公差等による特性ばらつき等を検証する際、回路シミュレータが活用されており、コンピュータを使って回路の動作や特性を予測することで、仕上がりの性能や動作安定性などをコントロールし、試作の回数や工数の削減を図っている。回路シミュレーションを実行する際には、回路を構成する各素子のパラメータをシミュレータに入力する必要があり、新たな製造プロセスによって製造された半導体デバイスは、シミュレータに入力すべき各種パラメータが未知であるため、ＴＥＧを用いた実測データをもとに必要なパラメータを取得している。実測に基づくパラメータをシミュレータに入力することにより、そのデバイスにおける適切なシミュレーション結果が得られるのである。
【０００５】
特許文献１には、互いに電極幅の異なる３つのＴＥＧを用いて、ＳＯＩデバイスの寄生トランジスタの容量を測定する方法について開示している。
【特許文献１】特開２００４−２５３５６４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ＳＯＩトランジスタのボディ―ソース間若しくはボディ―ドレイン間の容量を求めようとする場合、上記したＰＤ  ＳＯＩの如きボディコンタクトを有するデバイスにおいては、ソース（ドレイン）電極とボディコンタクト電極間とをプロービングすることにより容易に測定することができるが、上記したＦＤ  ＳＯＩの如きボディコンタクトが設けられていないデバイス（以下ボディフローティング型と称する）においては、直接容量を測定することはできない。また、ボディコンタクトを有するＳＯＩデバイスは、ボディコンタクト形成部分近傍のゲート電極が拡大されたいわゆるＨ型又はＴ型ゲートとなっており、ボディフローティング型デバイスよりもゲート電極面積が大きくなっている。このため、ボディコンタクトを有するデバイスのボディ―ソース（ドレイン）間の容量は、ボディフローティング型デバイスに比べ大きくなっている。すなわち、ボディ―ソース（ドレイン）間の容量は、ボディ―ソース（ドレイン）間の接合容量とゲート容量とが合成されたものであるため、ゲート電極の面積の影響を受けることとなる。従って、ボディコンタクトを有するデバイスによって測定されたボディ―ソース（ドレイン）間の容量値をそのままボディフローティン型デバイスに適用することはできず、仮にその値を適用して回路シミュレーションを実行すると、例えば遅延時間等のシミュレーション結果は、実測とかけ離れたものとなってしまい、回路設計等を適切に行うことができない。
【０００７】
本発明は上記した点に鑑みてなされたものであり、ボディコンタクトを備えていないＳＯＩデバイスのボディ―ソース間若しくはボディ―ドレイン間の容量を正確に求める方法およびこれを実現するための評価用ＴＥＧを提供することを目的としている。
【課題を解決するための手段】
【０００８】
本発明に係る容量測定用ＴＥＧは、ＦＥＴの容量測定用ＴＥＧであって、ＦＥＴの構造を各々が有する第１及び第２のＴＥＧからなり、前記第１および第２のＴＥＧのゲート電極は、互いに異なる面積を有することを特徴としている。
【０００９】
また、本発明に係る容量取得方法は、上記評価用ＴＥＧを用いた容量取得方法であって、前記第１のＴＥＧのボディ―ソース間若しくはボディ―ドレイン間の容量を求める第１の容量測定ステップと、前記第２のＴＥＧのボディ―ソース間若しくはボディ―ドレイン間の容量を求める第２の容量測定ステップと、前記第２の容量測定ステップで求めた容量値から前記第１の容量測定ステップで求めた容量値を差し引く第１の演算ステップと、前記第１の容量測定ステップで求めた容量値から前記第１の演算ステップで算出した値を差し引く第２の演算ステップと、からなることを特徴としている。
【００１０】
また、本発明に係る半導体装置の設計方法は、上記容量測定方法を用いた半導体装置の設計方法であって  取得された前記ＦＥＴの容量値をパラメータとして回路シミュレーションを実行し、得られたシミュレーション結果に基づいて前記ＦＥＴを含む回路を構成することを特徴としている。
【００１１】
また、本発明に係る半導体装置の製造方法は、上記容量測定方法を用いた半導体装置の製造方法であって  取得された前記ＦＥＴの容量値をパラメータとして回路シミュレーションを実行するステップを含むことを特徴としている。
【発明の効果】
【００１２】
本発明の容量取得方法によれば、互いに異なるゲート電極構造を有する第１および第２のＴＥＧから測定された容量に基づいて、ボディフローティング型ＳＯＩ−ＭＯＳ  ＦＥＴに形成されたゲート容量成分を加味したボディ―ソース間又はボディ―ドレイン間の容量を推定するので、ボディコンタクト端子を有していないボディフローティング型ＳＯＩ−ＭＯＳ  ＦＥＴにおいても正確な容量値を得ることができる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施例について図面を参照しつつ説明する。尚、以下に示す図において、実質的に同一又は等価な構成要素、部分には同一の参照符を付している。また、以下に示す説明においては、ＮチャンネルＭＯＳ  ＦＥＴの場合を例に説明するが、ＰチャンネルＭＯＳ  ＦＥＴの場合に適用することも可能である。
【００１４】
図１は、ボディフローティング型ＳＯＩ−ＭＯＳ  ＦＥＴの上面図であり、図２は図１の２−２線断面図である。本発明においては、このボディコンタクトを備えていないボディフローティング型ＳＯＩ−ＭＯＳ  ＦＥＴのボディ―ソース間およびボディ―ドレイン間容量を正確に求めることを目的としている。
【００１５】
容量取得対象のボディフローティング型ＳＯＩ−ＭＯＳ  ＦＥＴは、図１および図２に示す如く、シリコン基板層１７上に、絶縁層としての埋め込み酸化膜１６が形成され、埋め込み酸化膜１６上に半導体層１０が形成されている。半導体層１０は、埋め込み酸化膜１６によってシリコン基板層１７と絶縁されている。半導体層１０には、ＮチャンネルＭＯＳ  ＦＥＴが形成されており、高濃度のＮ＋拡散層からなるドレイン領域１１およびソース領域１２が形成される。このドレイン領域１１とソース領域１２の間にＰ型のチャンネル領域が形成され、このチャンネル領域によってボディ領域１５が形成される。本デバイスはボディコンタクトを備えていない構造であるために、ボディ領域１５の電位はフローティングとなっている。ボディ領域１５の上にはゲート酸化膜１４を介してゲート電極１３が形成されている。ゲート電極１３は、Ｎ＋多結晶シリコンによって形成され、その形状は図１に示す如く、ドレイン領域１１、ボディ領域１５、ソース領域１２が並ぶ方向と略直交する方向を長手方向とする長さＬ１、幅Ｗ１の略長方形を呈している。半導体層１０およびゲート電極１３上には層間絶縁膜１８が形成されており、ドレイン領域１１およびソース領域１２にはそれぞれドレイン電極１１ａおよびソース電極１２ａが接続されている。
【００１６】
かかる構造のＳＯＩ−ＭＯＳ  ＦＥＴは、上記したようにボディコンタクトを備えていないため、ボディ―ソース間およびボディ―ドレイン間の容量を直接測定することができない。そこで、本発明に係る容量の測定方法においては、ボディコンタクト端子を有する２種類のＴＥＧを作成し、これら２種類のＴＥＧから取得した容量値から、ボディフローティング型ＳＯＩ−ＭＯＳ  ＦＥＴのボディ―ソース（ドレイン）間容量を正確に求めるようにした。以下にその詳細について説明する。
【００１７】
図３は、本発明の実施例であるＳＯＩ−ＭＯＳ  ＦＥＴの第１のＴＥＧの上面図であり、図４は図３における４−４線断面図である。第１のＴＥＧは、上記図１および図２に示したボディフローティング型ＳＯＩ−ＭＯＳ  ＦＥＴと同様ＳＯＩ構造で構成され、シリコン基板層１７上に埋め込み酸化膜１６が形成され、この埋め込み酸化膜１６上に半導体層１０が形成されている。半導体層１０には、ＮチャンネルＭＯＳ  ＦＥＴが形成されており、高濃度のＮ＋拡散層からなるドレイン領域１１およびソース領域１２が形成される。このドレイン領域１１とソース領域１２の間にＰ型のチャンネル領域が形成され、このチャンネル領域によってボディ領域１５が形成される。そして、第１のＴＥＧは、ボディ領域１５の一方の端部においてＰ型のボディ引き出し領域２０が形成され、このボディ引き出し領域２０の先端部には高濃度のＰ＋拡散層からなるボディコンタクト領域２１が形成されている。すなわち、ボディ領域１５、ボディ引き出し領域２０、ボディコンタクト領域２１は、全てＰ型で形成されており、ボディ領域１５とボディコンタクト領域２１とはほぼ同電位となっている。ボディコンタクト領域２１上には、例えばアルミニウム等の金属からなるボディ電極２２が形成され、デバイスの外部にボディ領域１５の電位を取り出せるようになっている。ボディコンタクト領域２１は、高濃度のＰ＋拡散層によって形成されており、これにより、ボディコンタクト領域２１とボディ電極２２との界面にオーミックコンタクトが形成され、コンタクト抵抗が低減される。尚、ボディ引き出し領域２０は、ボディ領域１５の不純物拡散濃度と略同程度で形成される。
【００１８】
ボディ領域１５およびボディ引き出し領域２０上にはゲート酸化膜１４を介してゲート電極３３が形成されている。ゲート電極３３は、図３に示す如くドレイン領域１１、ボディ領域１５、ソース領域１２が並ぶ方向と略直交する方向に伸長する第１基本部３３ａと、第１基本部３３ａのボディコンタクト領域２１が形成されている側の端部において第１基本部３３ａを挟んだ両側に長さＷ２だけ拡張形成された第１付加部３３ｂとで構成され、ゲート電極全体としては略Ｔ型の形状を呈している。また、第１基本部３３ａの幅寸法はＷ１、長さ寸法はＬ１であり、容量取得対象のボディフローティング型ＳＯＩ−ＭＯＳ  ＦＥＴのゲート電極１３と同一形状、同一寸法で形成されている。すなわち、ゲート電極３３は、ボディフローティング型ＳＯＩ−ＭＯＳ  ＦＥＴのゲート電極１３と同一形状、同一寸法の第１基本部３３ａに第１付加部３３ｂが付加された構成となっている。図３においては理解を助ける為、第１基本部３３ａに相当する部分に斜線を施した。
【００１９】
第１のＴＥＧにおいてゲート電極３３の形状が上記した如き略Ｔ型とされるのは、第１付加部３３ｂを設けることによってゲート電極３３の端部の面積を拡張させ、ボディコンタクト領域２１を形成するためのＰ型不純物イオン注入を行う際にこの部位をマスクとして機能させるためである。また、半導体層１０およびゲート電極３３上には層間絶縁膜１８が形成されており、ドレイン領域１１およびソース領域１２はそれぞれドレイン電極１１ａおよびソース電極１２ａが形成されている
かかる構造の第１のＴＥＧは、第１付加部３３ｂが形成されることによって、ゲート電極全体の面積が上記したボディフローティング型ＳＯＩ−ＭＯＳ  ＦＥＴのゲート電極１３の面積よりも大きくなり、故にボディ―ドレイン間およびボディ―ソース間の容量は、ボディフローティング型ＳＯＩ−ＭＯＳ  ＦＥＴよりも大きくなる。
【００２０】
次に、第２のＴＥＧについて説明する。図５は、本発明の実施例であるＳＯＩ−ＭＯＳ  ＦＥＴの第２のＴＥＧの上面図であり、図６は、図５における６−６線断面図である。第２のＴＥＧは、上記ボディフローティング型ＳＯＩ−ＭＯＳ  ＦＥＴおよび第１のＴＥＧと同様ＳＯＩ構造で構成され、シリコン基板層１７、絶縁層としての埋め込み酸化膜１６、半導体層１０が形成され、半導体層１０には、高濃度のＮ＋拡散層からなるドレイン領域１１およびソース領域１２が形成される。このドレイン領域１１とソース領域１２の間にＰ型のチャンネル領域が形成され、このチャンネル領域によってボディ領域１５が形成される。そして、第２のＴＥＧは、ボディ領域１５の両端部においてＰ型のボディ引き出し領域２０ａ、２０ｂが形成され、このボディ引き出し領域２０ａ、２０ｂの先端部にはそれぞれ高濃度のＰ＋拡散層からなるボディコンタクト領域２１ａ、２１ｂが形成されている。すなわち、ボディ領域１５、ボディ引き出し領域２０ａ、２０ｂ、ボディコンタクト領域２１ａ、２１ｂは、全てＰ型で形成されており、ボディ領域１５とボディコンタクト領域２１ａ、２１ｂは、ほぼ同電位となっている。
【００２１】
ボディコンタクト領域２１ａ、２１ｂ上には、それぞれアルミニウム等の金属からなるボディ電極２２ａ、２２ｂが形成され、デバイスの外部にボディ領域１５の電位を取り出せるようになっている。尚、ボディ引き出し領域２０ａ、２０ｂは、ボディ領域１５の不純物拡散濃度と略同程度で形成される。
【００２２】
ボディ領域１５およびボディ引き出し領域２０ａ、２０ｂ上にはゲート酸化膜１４を介してゲート電極４３が形成されている。ゲート電極４３は、図５に示す如くドレイン領域１１、ボディ領域１５、ソース領域１２が並ぶ方向と略直交する方向に伸長する第２基本部４３ａと、第２基本部４３ａの長手方向両端部の第２基本部４３ａを挟んだ両側に長さＷ２だけ拡張形成された第２付加部４３ｂおよび第３付加部４３ｃとで構成され、ゲート電極全体としては略Ｈ型の形状を呈している。この第２のＴＥＧに形成された第２、３付加部は、いずれも第１のＴＥＧに形成された第１付加部３３ｂと同一形状、同一寸法で形成され、互いに同じ面積を有する。すなわち、第２のＴＥＧに形成されたゲート電極４３は、第１のＴＥＧに形成されたゲート電極３３に対して、第１付加部３３ｂと同一形状、同一寸法の第３付加部４３ｃがさらに結合した構成となっている。また、第１のＴＥＧの場合と同様、第２基本部４３ａの幅寸法はＷ１、長さ寸法はＬ１であり、上記ボディフローティング型ＳＯＩ−ＭＯＳ  ＦＥＴのゲート電極１３および第１のＴＥＧに形成された第１基本部３３ａと、同一形状、同一寸法で形成されている。図５においては理解を助ける為、第２基本部４３ａに相当する部分に斜線を施した。
【００２３】
かかる構造の第２のＴＥＧは、第２、第３付加部４３ｂ、４３ｃが形成されることによって、ゲート電極全体の面積が上記したボディフローティング型ＳＯＩ−ＭＯＳ  ＦＥＴのゲート電極および第１のＴＥＧのゲート電極３３の面積よりも大きく、ボディ―ドレイン間およびボディ―ソース間容量は、これらのＳＯＩ−ＭＯＳ  ＦＥＴよりも大きくなる。
【００２４】
次に上記した第１のＴＥＧおよび第２のＴＥＧの製造工程について図７を参照しつつ説明する。まず、ＳＯＩ基板１００には、シリコン基板１７上に例えば厚さ４００ｎｍのシリコン酸化膜からなる埋め込み酸化膜１６が形成され、埋め込み酸化膜１６上には例えば厚さ５０ｎｍのＰ型の半導体層１０が形成されている。半導体層１０はこの埋め込み酸化膜１６によってシリコン基板１７と絶縁分離される。そして、ＳＯＩ基板１００の半導体層１０の上にシリコン酸化膜からなる例えば厚さ５００Åのゲート酸化膜１４Ｘを形成し、さらにその上にＣＶＤ法によってポリシリコン膜３３Ｘを形成する（図７（ａ））。
【００２５】
続いて、ポリシリコン膜３３Ｘ上にゲート電極形成用のレジストを形成し、このレジストをマスクとしてポリシリコン膜３３Ｘおよびゲート酸化膜１４をエッチングし、Ｔ型ゲート電極３３又はＨ型ゲート電極４３を形成する。その後レジストを除去する。（図７（ｂ））
続いて、ゲート電極３３（４３）をマスクとして、ヒ素をイオン注入によって半導体層１０に打ち込み、熱拡散によって高濃度Ｎ＋拡散層からなるドレイン領域１１およびソース領域１２を形成する。さらにゲート電極３３（４３）をマスクとしてボロンをイオン注入によって半導体層１０に打ち込み、熱拡散によって高濃度Ｐ＋拡散層からなるボディコンタクト領域２１（２１ａ、２１ｂ）を形成する（図７（ｃ））。
【００２６】
次に全面に層間絶縁膜１８を形成した後、ゲート電極３３（４３）、ドレイン領域１１、ソース領域１２およびボディコンタクト領域２１上に位置する部分の層間絶縁膜にコンタクトホールを形成し、アルミニウム等の金属を真空蒸着法によって全面に堆積させる。続いてレジストによって電極配線パターンを形成し、不要部分をエッチングによって除去し、ドレイン電極１１ａ、ソース電極１２ａ、ゲート電極配線（図示せず）、ボディ電極２２（２２ａ、２２ｂ）を形成する。この後、電極材料とシリコンとの電気的接続を良好にするために、約５００℃でシンタリングする（図７（ｄ））。
【００２７】
以上の工程を経ることによって第１のＴＥＧおよび第２のＴＥＧが形成される。上記したＳＯＩ基板１００、ゲート酸化膜１４の膜厚、ゲート電極３３（４３）の形成方法、イオン注入の条件等は、容量を求めるべき上記ボディフローティング型ＳＯＩ−ＭＯＳ  ＦＥＴと同一であることが好ましい。また、ウエハ面内における製造ばらつきの影響を排除するべく、第１のＴＥＧと第２のＴＥＧはウエハ面内において隣接して形成することが望ましい。すなわち、本発明の容量取得方法は、以下において説明するように、第１のＴＥＧと第２のＴＥＧとのゲート電極面積の違いに基づく容量差を利用するものであり、ゲート電極面積の相違以外の他の要因によって第１のＴＥＧと第２のＴＥＧとの間の容量差に変動が生じてしてしまうことを極力回避する必要がある。そこで、第１のＴＥＧと第２のＴＥＧをウエハ面内において隣接して形成することによって、ウエハ面内における拡散温度ばらつき、イオン注入量のばらつき等を抑制するのである。尚、第１、第２のＴＥＧは同一チップ内に形成することとしてもよいし、チップ毎に個別に形成することとしてもよい。また、容量を測定すべきボディフローティング型ＳＯＩ−ＭＯＳ  ＦＥＴを含むＩＣ等を量産する場合には、その量産用ウエハ内の一部に上記した第１のＴＥＧおよび第２のＴＥＧを形成することとしてもよい。これにより、ウエハ毎に本発明に係る容量測定を実施し、その結果に基づいてウエハの良否判定を行うことができる。
【００２８】
次に、上記製造工程を経て形成された第１のＴＥＧおよび第２のＴＥＧを使用して、ボディフローティング型ＳＯＩ−ＭＯＳ  ＦＥＴのボディ―ドレイン間、ボディ―ソース間の容量を正確に求める方法について図８のフローチャートを参照しつつ説明する。以下の説明においては、ボディ―ソース間の容量を求める場合を例に説明するが、ボディ―ドレイン間の場合についても同様の要領で求めることが可能である。
【００２９】
まず、第１のＴＥＧのソース電極１２ａおよびボディ電極２２間をプロービングして第１のＴＥＧについてボディ―ソース間の容量を測定する（ステップＳ０１）。ここで、図９は、ＳＯＩ−ＭＯＳ  ＦＥＴにおける各容量成分の結合状態を示す図である。このステップＳ０１の測定によって得られる容量Ｃbs1は、ボディ―ソース間の接合容量Ｃjbsとゲート容量Ｃg1との合成容量であり、
Ｃbs1＝Ｃjbs＋Ｃg1・・・（１）
と表すことができる。ここでゲート容量Ｃg1は、ゲート電極形成に伴って生成される容量成分であり、ゲート―ソース間容量Ｃgs1およびゲート―ボディ間容量Ｃgb1の合成容量であり、第１のＴＥＧに形成されたＴ型ゲート電極３３の面積に応じた値となる。
【００３０】
次に、第２のＴＥＧのソース電極１２ａおよびボディ電極２２ａをプロービングして第２のＴＥＧについてボディ―ソース間容量を測定する（ステップＳ０２）。このステップＳ０２の測定によって得られる容量Ｃbs2は、上記第１のＴＥＧの場合と同様、ボディ―ソース間の接合容量Ｃjbsとゲート容量Ｃg2との合成容量であり、
Ｃbs2＝Ｃjbs＋Ｃg2・・・（２）
と表すことができる。ここでゲート容量Ｃg2は、ゲート電極形成に伴って生成される容量成分であり、ゲート―ソース間容量Ｃgs2およびゲート―ボディ間容量Ｃgb2の合成容量であり、第２のＴＥＧに形成されたＨ型ゲート電極４３の面積に応じた値となる。
【００３１】
次に、ステップＳ０２において得られた容量Ｃbs2の値からステップＳ０１において得られた容量Ｃbs1の値を差し引く（ステップＳ０３）。かかる演算によって得られる値Ｃgxは、上記式（１）および（２）から
Ｃgx＝Ｃbs2−Ｃbs1＝Ｃg2−Ｃg1・・・（３）
と表すことができる。つまり、かかる演算の結果得られた値Ｃgxは、上記式（３）より、第２のＴＥＧに形成されたＨ型ゲート電極４３に基づくゲート容量Ｃg2の値から第１のＴＥＧに形成されたＴ型ゲート電極３３に基づくゲート容量Ｃg1の値を差し引いた値に相当する。すなわち、ゲート容量Ｃg1およびＣg2は共にゲート電極の面積と比例関係にあり、Ｃgxの値は図１０（ａ）に示すように、Ｈ型ゲート電極４３の面積からＴ型ゲート電極３３の面積を差し引いた図中の斜線部Ｓ１の面積に応じたゲート容量を表している。ここで斜線部Ｓ１は、Ｈ型ゲート電極４３の第３付加部４３ｃに相当する部分であり、これと同一形状、同一寸法で形成されるＴ型ゲート電極３３の第１付加部３３ｂにも相当する。
【００３２】
次に、ステップＳ０１において得られたＣbs1の値からステップＳ０３において得られたＣgxの値を差し引く（ステップＳ０４）。かかる演算によって得られる値Ｃbs0は、上記式（１）から
Ｃbs0＝Ｃbs1−Ｃgx＝Ｃjbs＋（Ｃg1−Ｃgx）・・・（４）
と表すことができる。すなわち、かかる演算の結果得られた値Ｃbs0は、上記式（４）より、ボディ―ソース間接合容量Ｃjbsと、第１のＴＥＧに形成されたＴ型ゲート電極３３に基づくゲート容量Ｃg1の値から上記ステップＳ０３において算出されたＣgxの値を差し引いた値とを足し合わせた値に相当する。ここで式（４）の括弧内のＣg1−Ｃgxは、容量Ｃg1に対応するＴ型ゲート電極３３の面積から容量Ｃgxに対応する図１０（ａ）における斜線部Ｓ１の面積を差し引いた図１０（ｂ）の斜線部Ｓ２の面積に応じたゲート容量を表している。すなわち、斜線部Ｓ１は、上記したようにＴ型ゲート電極のうちボディコンタクトの形成に伴って拡張形成された第１付加部３３ｂに相当する部分であることから、斜線部Ｓ２はＴ型ゲート電極３３のうち、第１付加部３３ｂを除いた部分、すなわち、第１基本部３３ａに相当する部分であるといえる。第１基本部３３ａは、上記したようにボディフローティング型ＳＯＩ−ＭＯＳ  ＦＥＴのゲート電極１３と同一形状、同一寸法で形成されているため、上記式（４）の括弧内Ｃg1−Ｃgxは、ボディフローティング型ＳＯＩ−ＭＯＳ  ＦＥＴのゲート容量に相当する。すなわち、ボディフローティング型ＳＯＩ−ＭＯＳ  ＦＥＴのゲート容量に相当する（Ｃg1−Ｃgx）と、ボディ―ソース間接合容量Ｃjbsとを足し合わせた値を示すＣbs0は、ボディフローティング型ＳＯＩ−ＭＯＳ  ＦＥＴのボディ―ソース間容量に他ならない。以上のステップを経ることによって、ボディコンタクトを備えていないボディフローティング型ＳＯＩ  ＭＯＳ  ＦＥＴのボディ―ソース間の容量を正確に求めることができる。
【００３３】
尚、ボディフローティング型ＳＯＩ  ＭＯＳ  ＦＥＴのボディ―ソース（ドレイン）間の容量を求める方法は上記した例に限らず、他の方法によっても求めることが可能である。以下にその他の例について図１１のフローチャートを参照しつつ説明する。
【００３４】
まず、第１のＴＥＧのソース電極１２ａおよびボディ電極２２間をプロービングして第１のＴＥＧについてボディ―ソース間の容量を測定する（ステップＳ１１）。ここで得られる容量Ｃbs1は、ボディ―ソース間の接合容量Ｃjbsとゲート容量Ｃg1との合成容量であり、先の例と同様
Ｃbs1＝Ｃjbs＋Ｃg1・・・（５）
と表すことができる。
【００３５】
次に、第２のＴＥＧのソース電極１２ａおよびボディ電極２２ａをプロービングして第２のＴＥＧについてボディ―ソース間容量を測定する（ステップＳ１２）。ここで得られる容量Ｃbs2は、ボディ―ソース間の接合容量Ｃjbsとゲート容量Ｃg2との合成容量であり、先の例と同様
Ｃbs2＝Ｃjbs＋Ｃg2・・・（６）
と表すことができる。
【００３６】
次に、ステップＳ１１において得られた容量Ｃbs1の値を２倍した値から、ステップＳ１２において得られた容量Ｃbs2の値を差し引く（ステップＳ１３）。かかる演算によって得られる値Ｃbs0は、上記式（５）および（６）から
Ｃbs0＝２Ｃbs1−Ｃbs2＝Ｃjbs＋（２Ｃg1−Ｃg2）・・・（７）
ここで、上記式（７）の括弧内の２Ｃg1−Ｃg2は、Ｔ型ゲート電極３３の面積を２倍したものからＨ型電極の面積を差し引いた面積に応じたゲート容量を示している。すなわち、２Ｃg1−Ｃg2は、Ｔ型ゲート電極の第１基本部３３ａに相当する部分の面積に応じたゲート容量であり、つまり、ボディフローティング型ＳＯＩ−ＭＯＳ  ＦＥＴのゲート容量に相当する。従って、ステップＳ１３の演算結果によって得られた値Ｃbs0は、ボディフローティング型ＳＯＩ−ＭＯＳ  ＦＥＴのボディ―ソース間容量に相当する。
【００３７】
尚、上記実施例においては、第１のＴＥＧにおいて略Ｔ型のゲート電極を形成し、第２のＴＥＧにおいて略Ｈ型のゲート電極を形成することとしたが、これに限定されない。すなわち、第１のＴＥＧのゲート電極については、容量を求めるべきボディフローティング型ＳＯＩ−ＭＯＳ  ＦＥＴのゲート電極と同一形状、同一寸法の第１基本部を有し、その一方の端部にボディコンタクトを形成するために必要な拡張部としての第１付加部が形成されていればよく、第２のＴＥＧのゲート電極については、第１のＴＥＧに形成された第１付加部と同一形状、同一寸法の第２、第３付加部が、形成されていればよい。図１２は、第２のＴＥＧの他の実施例を示す図である。同図に示す如く、第３付加部４３ｃは、第２付加部４３ｂと一体形成された構造であってもよい。すなわち、この場合、第２付加部４３ｂが第１のＴＥＧにおける第１付加部３３ｂに対して、２倍の面積を有しているものとみなすことができる。尚、この場合、第２のＴＥＧには、ボディコンタクト領域を、第２および第３付加部が設けられた側の１箇所のみに形成することとしてもよい。
【００３８】
以上の説明から明らかなように、本発明に係る評価用ＴＥＧは、ボディコンタクトを有し、かつゲート電極面積が互いに異なる２つのＴＥＧによって構成される。すなわち、第１のＴＥＧは、容量取得対象となるボディフローティング型ＳＯＩ−ＭＯＳ  ＦＥＴのゲート電極と同一形状、同一寸法の第１基本部と、第１基本部の一方の端部において付加された第１付加部とを含み、略Ｔ型形状を呈する。一方、第２のＴＥＧは、第１基本部と同一形状、同一寸法の第２基本部と第２基本部の一方の端部に付加された第１付加部と同一形状、同一寸法の第２付加部と、第２基本部の他方の端部に付加された第２付加部と同一形状、同一寸法の第３付加部とを含み、略Ｈ型形状を呈する。
【００３９】
そして、本発明の容量取得方法は、かかるゲート電極構造を備えた第１および第２のＴＥＧから測定されたボディ―ソース間又はボディ―ドレイン間の容量に基づいて、ボディフローティング型ＳＯＩ−ＭＯＳ  ＦＥＴのゲート容量を加味したボディ―ソース間又はボディ―ドレイン間の容量を推定するので、ボディコンタクト端子を有していないボディフローティング型ＳＯＩ−ＭＯＳ  ＦＥＴにおいても正確な容量値を得ることができる。これにより、回路シミュレータによって、ボディフローティング型ＳＯＩ−ＭＯＳ  ＦＥＴを含んだ回路のシミュレーションを行う際、シミュレータに実測に基づく正確なパラメータを入力することができ、シミュレーション結果の信憑性を高めることができる。すなわち、本発明の容量測定方法を用いることにより、シミュレーションの実行を含む半導体装置の設計および製造が可能となる。例えば、本発明の容量取得方法によって得られた容量値をシミュレータに入力し、ボディフローティング型ＳＯＩ−ＭＯＳ  ＦＥＴを含む回路の遅延時間データ等を回路シミュレーションによって取得して、得られた遅延時間データが許容範囲内に収まるように、回路定数を変更したり、ゲート酸化膜厚を調整したりする等の半導体装置の設計および製造に資することができる。
【図面の簡単な説明】
【００４０】
【図１】本発明に係る容量取得方法により容量を求めるべきボディフローティング型ＳＯＩ−ＭＯＳ  ＦＥＴの上面図である。
【図２】図１における２−２線断面図である。
【図３】本発明の実施例である第１のＴＥＧの上面図である。
【図４】図３における４−４線断面図である。
【図５】本発明の実施例である第２のＴＥＧの上面図である。
【図６】図３における６−６線断面図である。
【図７】本発明の実施例である第１のＴＥＧおよび第２のＴＥＧの製造工程を示す図である。
【図８】本発明の実施例である容量取得方法を示すフローチャートである。
【図９】ＳＯＩ−ＭＯＳ  ＦＥＴにおける各容量成分の結合状態を示す図である。
【図１０】図１０（ａ）、（ｂ）は本発明の実施例である容量取得方法の説明図である。
【図１１】本発明の他の実施例である容量取得方法を示すフローチャートである。
【図１２】本発明の実施例である第２のＴＥＧの他の例を示す上面図である。
【符号の説明】
【００４１】
１０  半導体層
１１  ドレイン領域
１２  ソース領域
１４  ゲート酸化膜
１５  ボディ領域
１６  埋め込み酸化膜
１７  シリコン基板層
２１ａ  ボディコンタクト領域
２１ｂ  ボディコンタクト領域
２２ａ  ボディ電極
２２ｂ  ボディ電極
３３  ゲート電極
３３ａ  第１基本部
３３ｂ  第１付加部
４３  ゲート電極
４３ａ  第２基本部
４３ｂ  第２付加部
４３ｃ  第３付加部
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１】
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