(57)【要約】【課題】隣り合う第１のゲート電極間の短絡を防止しつつ構成した構造において、第２のゲート電極の高抵抗化を抑制する。【解決手段】第１の導電層６のゲート下部６ａが逆テーパ形状をなしている。このため、隣り合うフローティングゲート電極ＦＧ間の短絡を防止することができる。しかも、第１の導電層６のゲート上部６ｂが順テーパ形状をなしている。このため、第１の導電層６のゲート上部６ｂの上に第２のゲート絶縁膜７や第２の導電層８が形成されたときに第２の導電層８内にボイドを発生させることなく構成することができる。【選択図】図３
2008085162.tif 000002
【特許請求の範囲】
【請求項１】
複数の溝部が表層に形成された半導体基板と、
前記複数の溝部内にそれぞれ埋込まれると共に上部が前記半導体基板の表面から上方に突出して形成された複数の素子分離絶縁膜と、
隣り合う前記複数の素子分離絶縁膜の前記上部間の前記半導体基板上に第１のゲート絶縁膜を介して形成された第１のゲート電極と、
前記第１のゲート電極の上に第２のゲート絶縁膜を介して形成された第２のゲート電極とを備え、
前記第１のゲート電極は、前記第１のゲート絶縁膜に接するゲート下部とこのゲート下部の上に位置しかつ前記第２のゲート絶縁膜に接するゲート上部とからなり、このゲート上部は断面幅寸法が前記ゲート下部方向に向けて広がる順テーパ形状部を備え、前記ゲート下部は断面幅寸法が前記ゲート上部方向に向けて広がる逆テーパ形状部を備えていることを特徴とする半導体装置。
【請求項２】
前記第１のゲート電極は、前記ゲート下部が隣り合う前記複数の素子分離絶縁膜の前記上部の側面に挟まれるように構成され、前記ゲート上部が第２のゲート絶縁膜に接触するように構成されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
複数の溝部が表層に形成された半導体基板と、
前記複数の溝部内にそれぞれ埋込まれると共に上部が前記半導体基板の表面から上方に突出して形成された複数の素子分離絶縁膜と、
隣り合う前記複数の素子分離絶縁膜の前記上部間の前記半導体基板上に第１のゲート絶縁膜を介して形成された第１のゲート電極と、
前記第１のゲート電極の上に第２のゲート絶縁膜を介して形成された第２のゲート電極とを備え、
前記第１のゲート電極は、前記第１のゲート絶縁膜に接するゲート下端部と、前記第２のゲート絶縁膜に接するゲート上端部と、前記ゲート上端部と前記ゲート下端部との間に位置するゲート中間部とを有し、ゲート中間部の断面幅寸法が前記ゲート上端部の断面幅寸法および前記ゲート下端部の断面幅寸法より広い形状を有することを特徴とする半導体装置。
【請求項４】
半導体基板の表面に第１のゲート絶縁膜を形成する工程と、
前記第１のゲート絶縁膜の上に第１の導電層を形成する工程と、
前記第１の導電層をその上部よりも下部を細くする逆テーパ形状部にして複数に分断しながら前記第１のゲート絶縁膜を複数に分断し前記半導体基板に溝部を形成する工程と、
前記溝部内に素子分離絶縁膜を形成する工程と、
前記第１の導電層をその下部に対して前記逆テーパ形状部を残しながらその上側に対して当該第１の導電層の上部が上方に向けて細くなるように順テーパ形状部として形成する工程と、
前記第１の導電層の順テーパ形状部の上に第２のゲート絶縁膜を形成する工程と、
前記第２のゲート絶縁膜上に第２の導電層を形成する工程とを備えたことを特徴とする半導体装置の製造方法。
【請求項５】
半導体基板の表面に第１のゲート絶縁膜を形成する工程と、
前記第１のゲート絶縁膜の上に第１の導電層を形成する工程と、
ＲＩＥ法により、前記第１の導電層および前記第１のゲート絶縁膜を所定方向に分断すると共に前記半導体基板に溝部を形成する工程であって、前記溝部の形成後にオーバーエッチングを行うことにより、前記第１の導電層の断面形状を逆テーパー状に加工する工程と、
前記溝部内および分断された前記第１の導電層間に素子分離絶縁膜を形成する工程と、
ＲＩＥ法により前記素子分離絶縁膜をエッチバックすると共に、前記第１の導電層の上部の断面形状を順テーパ状に加工する工程と、
前記第１の導電層上および前記素子分離絶縁膜上に第２のゲート絶縁膜を形成する工程と、
前記第２のゲート絶縁膜上に第２の導電層を形成する工程と、
前記第２の導電層、前記第２のゲート絶縁膜、前記第１の導電層を前記所定方向と交差する方向に分断する工程とを備えたことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板の上にゲート絶縁膜およびゲート電極を順次形成した後に溝部を形成しこの溝部の内側に素子分離絶縁膜を形成した構造を備えた半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
半導体基板上に第１のゲート絶縁膜および第１のゲート電極を順次形成し、これらの膜を複数に分断すると共に半導体基板に溝部を形成し溝部の内側にＳＴＩ(Shallow Trench Isolation)構造の素子分離領域を形成する技術が開発されている（例えば、特許文献１参照）。
【０００３】
この特許文献１記載の構成によれば、第１のゲート電極が逆テーパ形状の断面形状で形成されているため、第１のゲート電極のエッチング処理が素子分離絶縁膜により妨げられることがない。したがって、エッチング残渣による第１のゲート電極間の短絡の発生を防止することができる。
【０００４】
しかしながら、第１のゲート電極の材料となる第１のゲート電極の側面が例えば略全て逆テーパ形状に形成される場合等には、その後、その上に第２のゲート絶縁膜を等方的に形成し、その上に第２のゲート電極の材料膜を形成すると、隣り合う第１のゲート電極間に位置する第２のゲート絶縁膜上に形成された第２のゲート電極内にボイドが発生してしまう虞がある。すると第２のゲート電極が高抵抗化してしまうため好ましくない。
【特許文献１】特開２００２−１６１５４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、上記事情に鑑みてなされたもので、その目的は、隣り合う第１のゲート電極間の短絡を防止しつつ構成すると共に、第２のゲート電極の高抵抗化を防止した半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
本発明の半導体装置は、複数の溝部が表層に形成された半導体基板と、複数の溝部内にそれぞれ埋込まれると共に上部が半導体基板の表面から上方に突出して形成された複数の素子分離絶縁膜と、隣り合う前記複数の素子分離絶縁膜の上部間の半導体基板上に第１のゲート絶縁膜を介して形成された第１のゲート電極と、第１のゲート電極の上に第２のゲート絶縁膜を介して形成された第２のゲート電極とを備え、第１のゲート電極は、第１のゲート絶縁膜に接するゲート下部とこのゲート下部の上に位置しかつ第２のゲート絶縁膜に接するゲート上部とからなり、このゲート上部は断面幅寸法がゲート下部方向に向けて広がる順テーパ形状部を備え、ゲート下部は断面幅寸法がゲート上部方向に向けて広がる逆テーパ形状部を備えていることを特徴としている。
【０００７】
本発明の半導体装置の製造方法は、半導体基板の表面に第１のゲート絶縁膜を形成する工程と、第１のゲート絶縁膜の上に第１の導電層を形成する工程と、第１の導電層をその上部よりも下部を細くする逆テーパ形状部にして複数に分断しながら第１のゲート絶縁膜を複数に分断し半導体基板に溝部を形成する工程と、溝部内に素子分離絶縁膜を形成する工程と、第１の導電層をその下部に対して逆テーパ形状部を残しながらその上側に対して当該第１の導電層の上部が上方に向けて細くなるように順テーパ形状部として形成する工程と、第１の導電層の順テーパ形状部の上に第２のゲート絶縁膜を形成する工程と、第２のゲート絶縁膜上に第２の導電層を形成する工程とを備えたことを特徴としている。
【発明の効果】
【０００８】
本発明の半導体装置によれば、隣り合う浮遊ゲート電極間の短絡を防止すると共にゲート電極の高抵抗化を防止できる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の一実施形態について、図面を参照しながら説明する。図１は、ＮＡＮＤ型のフラッシュメモリ装置のメモリセル領域に形成されるメモリセルアレイの等価回路を示しており、図２は、図１に示すメモリセル領域についてメモリセルの配設状態を模式的な平面図により示している。
【００１０】
図１に示す半導体装置としてのＮＡＮＤ型のフラッシュメモリ装置１において、そのメモリセルアレイＡｒは、２個の選択ゲートトランジスタＴｒｓと、当該選択ゲートトランジスタＴｒｓ間に対して直列接続された複数個（例えば８個：２のｎ乗個（ｎは正数））のメモリセルトランジスタＴｒｎとからなるＮＡＮＤセルユニットＳＵが行列状に形成されることにより構成されている。
【００１１】
複数個のメモリセルトランジスタＴｒｎは、隣接するもの同士でソース／ドレイン領域を共用して形成されている。
図１中Ｘ方向（ワード線方向、ゲート幅方向に相当）に配列されたメモリセルトランジスタＴｒｎは、ワード線（コントロールゲート線）ＷＬにより共通接続されている。また、図１中Ｘ方向に配列された選択ゲートトランジスタＴｒｓは、共通の選択ゲート線ＳＬで共通接続されている。さらに、選択ゲートトランジスタＴｒｓは、ビット線コンタクトＣＢを介して図１中Ｘ方向に直交するＹ方向（ゲート幅方向の交差方向、ゲート長方向、ビット線方向、に相当）に延びるビット線ＢＬに接続されている。
【００１２】
複数のＮＡＮＤセルユニットＳＵは、図２に示すように、ＳＴＩ(Shallow  Trench Isolation)構造の素子分離領域Ｓｂにより互いに分離されている。メモリセルトランジスタＴｒｎのゲート電極は、Ｙ軸方向に延びる素子形成領域（活性領域：アクティブエリア）Ｓａと、Ｘ軸方向の所定間隔をもって形成されるＹ軸方向に延びるワード線ＷＬとの交差部に位置して形成されている。
【００１３】
＜フラッシュメモリ装置１のメモリセル領域Ｍのゲート電極形成領域ＧＣにおけるゲート電極構造の説明＞
以下、本実施形態に係る構造の特徴部分を中心に図２および図３を参照しながら説明する。図３は、図２に示すゲート電極形成領域ＧＣおよびゲート電極分離領域ＧＶの一部構造（図２に示す領域Ａ１参照）を斜視図により模式的に示している。
【００１４】
この図３に示すように、フラッシュメモリ装置１は、半導体基板としてのｐ型のシリコン基板２に対してメモリセル領域Ｍおよび周辺回路領域（図示せず）の両領域に区画形成されている。図２に示すように、メモリセル領域Ｍは、Ｙ方向に対してゲート電極形成領域ＧＣが複数並設されており、隣り合う互いのゲート電極形成領域ＧＣ間に対してゲート電極分離領域ＧＶが設けられている。
【００１５】
図３に示すように、ゲート電極形成領域ＧＣには、フローティングゲート電極ＦＧおよびコントロールゲート電極ＣＧがシリコン基板２上に第１の絶縁膜５を介して積層ゲート電極として構成されている。図３には図示しないが、Ｙ方向に隣り合うフローティングゲート電極ＦＧおよびコントロールゲート電極ＣＧがそれぞれゲート電極分離領域ＧＶによって物理的に分断されている。このゲート電極分離領域ＧＶには、シリコン基板２上に層間絶縁膜（図示せず）が埋込まれており、Ｙ方向に隣り合う積層ゲート電極が電気的に絶縁分離された構造をなしている。
【００１６】
以下、メモリセル領域Ｍのゲート電極形成領域ＧＣに形成される積層ゲート電極の構造を中心に説明する。図３に示すように、シリコン基板２の表面（主表面）側には、複数の素子分離領域Ｓｂに対して素子分離溝３が溝部としてＹ方向に沿って形成されており、この素子分離溝３内には素子分離絶縁膜４が埋込まれている。
【００１７】
この素子分離絶縁膜４は、後述する絶縁膜４ｂ〜４ｄの複数層構造により構成されており、Ｘ方向に隣り合うフローティングゲート電極層ＦＧや素子形成領域Ｓａを電気的に絶縁分離すると共に構造的に分離するように設けられている。この素子分離絶縁膜４は、所謂ＳＴＩ(Shallow  Trench Isolation)構造の素子分離領域Ｓｂを構成している。
【００１８】
素子分離絶縁膜４は、シリコン基板２の表層部に対して素子分離領域Ｓｂの素子分離溝３に埋め込まれると共に当該シリコン基板２の表面部２ａの上方に突出した上部４ａを備えて構成される。素子分離絶縁膜４は、素子形成領域ＳａをＸ方向に対して複数に分断するように形成されている。
【００１９】
素子分離絶縁膜４は、素子分離溝３の内面に沿ってシリコン酸化膜４ｂが、そのシリコン酸化膜４ｂの内面に沿ってシリコン酸化膜４ｃが形成され、シリコン酸化膜４ｃの内側に塗布型絶縁膜４ｄが形成された構成となっている。素子分離絶縁膜４の上部４ａにおいて、シリコン酸化膜４ｂは側部が後述する第１の絶縁膜５上に張り出している。この第１の絶縁膜５上に張り出した素子分離絶縁膜４の上部４ａの側壁面４ｆは、第１の絶縁膜５に接する下端部から素子分離絶縁膜４の上面部４ｅ方向に向けて、Ｘ方向断面の幅寸法が徐々に狭くなる順テーパー形状を有している。すなわち、側壁面４ｆはシリコン基板２の上方に向けて露出して形成されている。尚、本実施形態では素子分離絶縁膜４を３層構造としているが、本発明においてこの素子分離絶縁膜は２層構造であっても単層構造であっても良い。
【００２０】
素子形成領域Ｓａのシリコン基板２上には第１の絶縁膜５が形成されている。この第１の絶縁膜５は、例えば熱酸化処理によってシリコン酸化膜により構成されトンネル絶縁膜、第１のゲート絶縁膜として機能する。
【００２１】
この第１の絶縁膜５の上には第１の導電層６が形成されている。この第１の導電層６は、例えばリン等の不純物がドープされた多結晶シリコン、アモルファスシリコンにより構成されている。第１の導電層６は、ゲート電極形成領域ＧＣにおける隣り合う素子分離絶縁膜４および４間において第１の絶縁膜５上に形成されている。
【００２２】
第１の導電層６は、素子分離絶縁膜４の側壁面４ｆ間に埋め込まれて第１の絶縁膜５に接するよう形成されたゲート下部６ａと、このゲート下部６ａの上に位置し素子分離絶縁膜４の上面部４ｅより上方に位置するゲート上部６ｂから構成されている。ここで、素子分離絶縁膜４の上面部４ｅのシリコン基板２の表面からの高さと同じ高さに位置するゲート下部６ａとゲート上部６ｂとの境界部分をゲート中間部６ａａと称する。第１の導電層６のゲート下部６ａは、側壁面４ｆ間に埋め込まれて形成されることから、第１の絶縁膜５と接するゲート下端部のＸ方向の幅寸法がこのゲート下端部より上方部分の幅寸法より狭く、Ｘ方向の断面形状が逆テーパ状の逆テーパ形状部として構成されている。このゲート下部６ａに対し、第１の導電層６のゲート上部６ｂは、ゲート上端部のＸ方向の幅寸法がこのゲート上端部より下方部分の幅寸法より狭く、Ｘ方向の断面形状が順テーパ状の順テーパ形状部として構成されている。尚、第１の導電層６に関して使用される順テーパ形状とは、ゲート中間部６ａａ側から上方に向けて徐々に細くなる（図３のＸ方向断面においては幅が狭くなる）、またはゲート下部６ａのＸ方向の断面寸法がゲート上部６ｂ方向に向けて広がる形状を意味する。また、第１の導電層６に関して使用される逆テーパ形状とは、ゲート中間部６ａａ側から下方に向けて徐々に細くなる（図３のＸ方向断面においては幅が狭くなる）、またはゲート上部６ｂのＸ方向の断面寸法がゲート下部６ａ方向に向けて広がる形状を意味している。
【００２３】
言い換えると、第１の導電層６は、高さ方向におけるゲート中間部分のＸ方向断面の幅寸法がゲート上端部およびゲート下端部の幅寸法より広い所謂樽型形状に形成されている。この第１の導電層６は、第１のゲート電極、フローティングゲート電極ＦＧとして機能する。
【００２４】
素子分離絶縁膜４は、その上面部４ｅの上面位置が当該素子分離絶縁膜４の脇に形成された第１の絶縁膜５の上面部５ａより高く構成されていると共に第１の導電層６の上面部６ｃよりも低く構成されている。
【００２５】
第２のゲート絶縁膜７は、第１の導電層６および素子分離絶縁膜４を覆うように形成されている。この第２のゲート絶縁膜７は、例えばＯＮＯ膜（Oxide（酸化膜層）−Nitride（窒化膜層）−Oxide（酸化膜層））やＮＯＮＯＮ膜（Nitride−Oxide−Nitride−Oxide-Nitride）等による酸化膜層や窒化膜層の積層構造、またはアルマイト材料により構成されている。
【００２６】
第２のゲート絶縁膜７は、第１の導電層６と後述する第２の導電層８との間に対して導電層間絶縁膜として構成されている。また第２のゲート絶縁膜７は、フローティングゲート電極ＦＧおよびコントロールゲート電極ＣＧ間に形成されておりゲート間絶縁膜として機能する。第１および第２の導電層６および８が不純物のドープされた多結晶シリコンにより形成されているときには、第２のゲート絶縁膜７はインターポリ絶縁膜として機能する。
【００２７】
第２の導電層８は、第２のゲート絶縁膜７上を覆うように形成されている。この第２の導電層８は、下導電層９とその下導電層９の上に形成された上導電層１０とにより構成されている。
【００２８】
下導電層９は、例えばリン等の不純物がドープされた多結晶シリコン、アモルファスシリコンにより構成されている。上導電層１０は、例えばタングステンシリサイド等の金属シリサイドにより構成されており低抵抗化金属層として機能する。第２の導電層８は、コントロールゲート電極ＣＧ（第２のゲート電極に相当）として機能する。すなわち、コントロールゲート電極ＣＧは、ゲート電極形成領域ＧＣにおいて、第２のゲート絶縁膜７およびフローティングゲート電極ＦＧを覆うように構成されており、複数の素子形成領域Ｓａおよび素子分離領域Ｓｂの上方を渡って形成されている。
【００２９】
コントロールゲート電極ＣＧの上には、シリコン窒化膜１１が形成されている。図示しないが、このシリコン窒化膜１１の上には層間絶縁膜やビット線ＢＬの構造が形成されており、フラッシュメモリ装置１のメモリセル領域Ｍを構成している。
【００３０】
尚、図示しないが、コントロールゲート電極ＣＧと選択ゲート電極ＳＧとは、ほぼ同様の構造によって構成されている。
以上説明したように、本実施形態に係る構造によれば、素子分離絶縁膜４の上部４ａのＸ方向断面が順テーパ形状で、かつ第１の導電層６のゲート下部６ａのＸ方向断面が逆テーパ形状をなしているため、ゲート電極分離領域ＧＶでＹ方向に隣り合うフローティングゲート電極ＦＧ（第１のゲート電極）を分離する際にゲート電極分離領域ＧＶに導電層が残存するのを防止でき、Ｙ方向に隣り合うフローティングゲート電極ＦＧ間の短絡を防止することができる。しかも、第１の導電層６のゲート上部６ｂが順テーパ形状をなしているため、第１の導電層６のゲート上部６ｂの上に第２のゲート絶縁膜７を介して第２の導電層８が形成されたときに、ゲート電極形成領域ＧＣの素子分離絶縁膜４上で第１の導電層６間に埋め込まれる第２の導電層８内にボイドを生じさせることなく構成でき、ゲート電極の高抵抗化を防止できる。
【００３１】
＜製造方法について＞
以下、上記構造の製造方法について、図４ないし図１４を参照しながら説明する。尚、本実施形態の特徴部分を中心に説明するが、本発明を実現できれば、後述説明する工程は必要に応じて省いても良いし、以下の説明工程途中に一般的な工程が必要であれば付加しても良い。また、各機能膜の材料に代えて他材料を適用可能であれば変更して適用しても良い。
【００３２】
図４に示すように、シリコン基板２の上に第１の絶縁膜５を約１０［ｎｍ］の膜厚で熱酸化法により形成する。この第１の絶縁膜５は、例えばシリコン酸化膜により構成され第１のゲート絶縁膜として機能する膜である。次に、図５に示すように、この第１の絶縁膜５の上に減圧ＣＶＤ(Chemical Vapor Deposition)法により例えばリン等の不純物が添加されたシリコン（例えば多結晶シリコン、アモルファスシリコン）を堆積することによって第１の導電層６を約１２０［ｎｍ］の膜厚で形成する。この第１の導電層６は、フローティングゲート電極ＦＧ、第１のゲート電極として機能する層である。
【００３３】
次に、図６に示すように、第１の導電層６の上に減圧ＣＶＤ法によりシリコン窒化膜１２を約７０［ｎｍ］の膜厚で形成する。次に、図７に示すように、シリコン窒化膜１２上にシリコン酸化膜１３を形成すると共にその上にレジスト１４を塗布し、レジスト１４について浮遊ゲート電極層ＦＧを形成するためのＹ軸方向に沿って設けられた所定領域Ｇに対してパターニングする。
【００３４】
次に、図８に示すように、レジスト１４をマスクとしてシリコン酸化膜１３およびシリコン窒化膜１２をＲＩＥ（reactive ion etching）法により除去する。この除去領域は、図３のＸ軸方向に隣り合う２（複数）のフローティングゲート電極ＦＧおよびＦＧの形成領域間（領域ＧおよびＧ間）の領域であり、フローティングゲート電極ＦＧをＸ方向に対して複数に分離（分断）するための領域である。
【００３５】
次に、Ｏ２プラズマ中にシリコン基板２をさらすことでレジスト１４を除去し、シリコン酸化膜１３をマスクとしてシリコン窒化膜１２と第１の導電層６と第１の絶縁膜５およびシリコン基板２を同一領域についてＲＩＥ法により加工し、シリコン基板２の上部に素子分離溝３を形成する。このときの処理条件は、シリコン酸化膜１３もしくはシリコン窒化膜１２に対して高選択性を有する条件下で第１の導電層６、シリコン基板２を除去処理可能な条件である。尚、第１の絶縁膜５は、シリコン酸化膜１３やシリコン窒化膜１２に比較して薄いため容易に除去処理可能となる。
【００３６】
しかもこの場合、除去条件を調整することにより、第１の導電層６のゲート下部６ａの断面形状を逆テーパ形状となるように構成する。すなわち、まず圧力５［ｍＴｏｒｒ］、出力ＴＣＰ３５０［Ｗ］、出力バイアス電圧２５０［Ｖ］、ガス流量をＣＦ４＝５０［ｓｃｃｍ］として第１のエッチングを行い、シリコン窒化膜１２と第１の導電層６を除去する。次に、圧力１２．５［ｍＴｏｒｒ］、出力ＴＣＰ４００［Ｗ］、出力バイアス電圧２００［Ｖ］、ガス流量をＨＢｒ／Ｏ２／Ｎ２／ＣＦ４＝２３０／２／１６／５０［ｓｃｃｍ］として第２のエッチングを行い、第１の絶縁膜５およびシリコン基板２を除去する。その後、出力ＴＣＰ６００［Ｗ］、出力バイアス電圧２５０［Ｖ］、ガス流量をＨＢｒ／Ｏ２／Ｈｅ＝１４０／２／２００［ｓｃｃｍ］としてオーバーエッチングを行い、図８に示すように、第１の導電層６のＸ方向断面形状を逆テーパ形状とする。ここで［ｓｃｃｍ］とは、standard cc/minの略を示し流量の単位を表している。
【００３７】
次に、図９に示すように、例えば酸素雰囲気中で１０００℃に加熱することでシリコン酸化膜４ｂを素子分離溝３の内面、第１の導電層６およびシリコン窒化膜１２の側壁面に対し約２ｎｍ〜６ｎｍ程度形成する。
【００３８】
次に、図１０に示すように、シリコン酸化膜４ｂの内側に沿ってＨＴＯ(High Temperature Oxide)によるシリコン酸化膜４ｃを形成する。この場合、成膜条件として、温度条件８００℃、ＤＣＳ（ジクロルシラン）ガスおよびＮ２Ｏを適用したＬＰ−ＣＶＤ（Low Pressure Chemical Vapor Deposition）法により行う。
【００３９】
続いて、ＳＯＧ（Spin on Glass）法により例えば塗布型絶縁膜４ｄ（例えば、ＰＳＺ（ポリシラザン）膜：ＳＯＧによる塗布型絶縁膜、塗布型低誘電率（Ｌｏｗ−ｋ）層間絶縁膜）を形成する。尚、ＳＯＧ法ではシリコン基板２を回転させながらノズル（図示せず）からシリコン酸化膜が溶融した薬液を塗布しその後焼成する。ＳＯＧ法を適用する理由は、素子分離溝３内に対してオーバーハング形状が生じたとしても素子分離絶縁膜４内にボイドを発生させることなく構成できるためである。その後、例えば５００度程度の水蒸気雰囲気中で希釈したフッ酸溶液で処理し、塗布型絶縁膜４ｄおよびシリコン酸化膜４ｂおよび４ｃを後退させる。
【００４０】
続いて、シリコン窒化膜１２をストッパとしてＣＭＰ法により膜４ｂ〜４ｄを平坦化し９００℃の窒素雰囲気中で加熱する。これにより、素子分離溝３内に膜４ｂ〜４ｄを埋込むときにボイド等の空隙を生じることなく構成でき、シリコン酸化膜４ｂおよび４ｃ並びに塗布型絶縁膜４ｄを素子分離絶縁膜４として構成できる。このとき、Ｘ方向断面形状が逆テーパ形状の第１の導電層６の側壁面に沿って素子分離絶縁膜４が形成されるようになるため、素子分離絶縁膜４の上部４ａのＸ方向断面形状が上に凸となると共に、上部４ａの側面が第１の導電層６の側壁面に沿って斜形状に形成されるようになる。
【００４１】
設計ルールの縮小化、素子の微細化に伴い素子分離領域Ｓｂの幅が狭くなってきているため、本実施形態においては埋込性の良い塗布型絶縁膜４ｄをシリコン酸化膜４ｂおよび４ｃと併用して素子分離絶縁膜４に適用している。尚、例えば、塗布型絶縁膜４ｄ（ＳＯＧ法により形成されるシリコン酸化膜）を下層側に適用し、ＨＤＰ−ＣＶＤ法によるシリコン酸化膜４ｃをその上層側に形成して構成しても塗布型絶縁膜４ｄおよびシリコン酸化膜４ｂおよび４ｃにボイドを生じることなく埋込性良く素子分離溝３内に対して形成することができ、前述と略同様の効果を得ることができる。
【００４２】
次に、図１１（ａ）に示すように、ＲＩＥ法により素子分離絶縁膜４の上部４ａの最上部４ａａを、第１の導電層６の上面部６ｃから下方例えば８０ｎｍ程度の位置で且つ第１の絶縁膜５の上方位置までエッチバックする。尚、図１１（ｂ）は、図１１（ａ）のＸ軸方向に沿う断面図を示している。素子分離絶縁膜４の最上部４ａａのエッチバック処理は、シリコン窒化膜１２および素子分離絶縁膜４（シリコン酸化膜系の膜）間において選択比の低い条件下で行われる。これにより、素子分離絶縁膜４の最上部４ａａを除去すると共にシリコン窒化膜１２をも同時に除去することができ、さらに第１の導電層６のゲート上部６ｂの側壁部６ｂｂを第１の導電層６のゲート上部６ｂの側面に沿って除去できる。したがって、除去後のゲート上部６ｂの側面部６ｂａを上側に露出面を備えた斜形状に形成でき、掘下げ処理後の素子分離絶縁膜４の上部４ａより上方側の領域においては、第１の導電層６のゲート上部６ｂの断面を上側が細く（狭く）下側が太い（広い）順テーパ形状部として形成することができる。これにより、第１の導電層６の断面形状を所謂樽型形状として構成することができる。
【００４３】
尚、素子分離絶縁膜４の最上部４ａａおよびシリコン窒化膜１２をそれぞれ別工程で除去処理しても良い。シリコン窒化膜１２を除去する際には、１５０℃のリン酸処理によりシリコン窒化膜１２を除去しＮＨ４溶液に浸すと良い。
【００４４】
次に、図１２に示すように、次に、減圧ＣＶＤ法により第２のゲート絶縁膜７として例えばＯＮＯ（Oxide-Nitride-Oxide：酸化膜−窒化膜−酸化膜）膜を等方的に形成する。尚、ＯＮＯ膜に代えてＮＯＮＯＮ膜や、窒化膜および酸化膜の積層構造膜、アルミナ等を第２のゲート絶縁膜７として形成しても良い。
【００４５】
次に、図１３（ａ）に示すように、リン等の不純物が添加された多結晶シリコン、アモルファスシリコン等を下導電層９として減圧ＣＶＤ法により堆積する。この場合、図１３（ｂ）に示すように、第１の導電層６のゲート上部６ｂの側面部６ｂａが上側に露出面を備えた斜形状に形成され、第２のゲート絶縁膜７がこの側面部６ｂａに沿って等方的に形成されるため、隣り合う第１の導電層６のゲート上部６ｂおよび６ｂ間における下導電層９中（例えば図１３（ｂ）の点線領域９ａ参照）にボイドを生じさせることなく下導電層９を形成することができる。
【００４６】
次に、図１４に示すように、下導電層９の上に上導電層１０として例えばタングステンシリサイド膜をＰＶＤ法により形成し、次に減圧ＣＶＤ法によりシリコン窒化膜１１を形成する。次に、図１５に示すように、シリコン窒化膜１１の上にフォトレジスト１２を塗布し、通常の光蝕刻法によりフォトレジスト１２を所望のパターンに加工する。このとき、フォトレジスト１２のパターニング領域はゲート電極ＦＧおよびＣＧの形成予定領域となるゲート電極形成領域ＧＣである。
【００４７】
フォトレジスト１２をマスクとして、隣り合うゲート電極形成領域ＧＣおよびＧＣ間の領域となるゲート電極分離領域ＧＶのシリコン窒化膜１１をＲＩＥ法により加工する。次に、フォトレジスト１２を除去した後、図３に示すように、シリコン窒化膜１１をマスクとして、上導電層１０、下導電層９、第２のゲート絶縁膜７、第１の導電層６を同時に異方性エッチング処理により除去する。このとき、シリコン窒化膜１１に対して高選択性を有する条件で各膜６〜１０を除去加工する。
【００４８】
この場合、第１の導電層６のゲート下部６ａが逆テーパ形状に形成されていると共に、素子分離絶縁膜４の上部４ａが上側に凸となる形状に形成されており、上部４ａの側壁面４ｆが上側に向けて露出した面となるように形成されているため、ゲート電極分離領域ＧＶにおける第１の導電層６を異方性エッチング処理によって除去するときに素子分離絶縁膜４の上部４ａの側壁面４ｆに対して第１の導電層６の残渣が残ることなく全て除去できるようになる。これにより、隣り合うゲート電極形成領域ＧＣのフローティグゲート電極ＦＧおよびＦＧ間が電気的に導通することなく不具合を生じることもなくなる。このような製造工程を経て不揮発性半導体記憶装置１のメモリセル領域Ｍを構成することができる。
【００４９】
本実施形態に係る製造方法によれば、次の特徴を備えている。シリコン基板２の主表面に対して第１の絶縁膜５を第１のゲート絶縁膜として形成する。第１の絶縁膜５上に第１の導電層６を形成する。第１の導電層６をそのゲート上部６ｂよりもゲート下部６ａ側を細くするような逆テーパ形状にして複数に分断しながら第１の絶縁膜５を複数に分断し、シリコン基板２に素子分離溝３を形成する。素子分離溝３内に素子分離絶縁膜４を形成する。このとき同時に、第１の導電層６のゲート下部６ａの側壁面に沿って素子分離絶縁膜４が形成される。第１の導電層６をそのゲート下部６ａの逆テーパ形状を残しながらその上側に対して第１の導電層６のゲート上部６ｂが狭くなるように順テーパ形状に形成する。
【００５０】
第１の導電層６の順テーパ形状部分の上に第２のゲート絶縁膜７を等方的に形成する。第２のゲート絶縁膜７上に第２の導電層８を形成する。この後、所定の工程後、上導電層１０および下導電層９、第２のゲート絶縁膜７、第１の導電層６を分断するが、素子分離絶縁膜４の上部４ａの側壁面４ｆが上側に露出面となる斜形状に形成されているため、素子分離絶縁膜４の上部４ａに第１の導電層６が残渣として残留することがなくなる。これにより、隣り合うフローティングゲート電極ＦＧおよびＦＧ間が電気的に導通するという不具合を生じる虞がなくなる。
【００５１】
しかも、第１の導電層６のゲート上部６ｂが順テーパ形状に形成されているため、たとえ第１の導電層６の上に第２のゲート絶縁膜７を等方的に形成した後、当該第２のゲート絶縁膜７の上に第２の導電層８を形成したとしても実質的にアスペクト比の低い領域に第２の導電層８を埋め込むことになるため、隣り合う第１の導電層６および６間の素子分離絶縁膜４上にボイド等の空隙を生じることなく構成できるようになり、コントロールゲート電極ＣＧの高抵抗化を防止することができる。
【００５２】
素子分離溝３内に素子分離絶縁膜４を形成する工程では、同時に複数の第１の導電層６間、複数の第１の絶縁膜５間にも素子分離絶縁膜４を形成しており、第１の導電層６のゲート上部６ｂを細くするように順テーパ形状に形成する工程では、複数の第１の導電層６間および複数の第１の絶縁膜５間の素子分離絶縁膜４の最上部４ａａを除去すると同時に第１の導電層６の上部６ｃの幅を狭く（細く）するように順テーパ形状に形成しているため、素子分離絶縁膜４の形状を所望の形状に形成すると同時に第１の導電層６の形状を所望の形状に形成できるようになり、これらを同一工程で処理することができる。これにより、別途新たな工程を設ける必要がなくなる。
【００５３】
（他の実施形態）
本願発明は上記実施形態に限定されるものではなく、例えば、以下に示す変形もしくは拡張が可能である。
尚、ＮＡＮＤ型のフラッシュメモリ装置１に適用したが、その他のＮＯＲ型のフラッシュメモリ装置に適用できるのはいうまでもなく、フラッシュメモリに限らず、２層またはそれ以上の積層ゲート電極構造を備えた半導体装置（例えばＥＰＲＯＭ）にも適用可能である。
【００５４】
上記実施形態に示される全構成要件からいくつかの構成要件が削除されたとしても発明が解決しようとする課題の欄で述べられた課題を解決することができ、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成要件を発明として適用可能である。
【図面の簡単な説明】
【００５５】
【図１】本発明の一実施形態を示すメモリセル領域の一部の電気的構成図
【図２】メモリセル領域の一部領域の構造を模式的に示す平面図
【図３】ゲート電極形成領域およびゲート電極分離領域の一部を模式的に示す斜視図
【図４】一製造工程におけるゲート電極形成領域およびゲート電極分離領域の一部を模式的に示す斜視図（その１）
【図５】一製造工程におけるゲート電極形成領域およびゲート電極分離領域の一部を模式的に示す斜視図（その２）
【図６】一製造工程におけるゲート電極形成領域およびゲート電極分離領域の一部を模式的に示す斜視図（その３）
【図７】一製造工程におけるゲート電極形成領域およびゲート電極分離領域の一部を模式的に示す斜視図（その４）
【図８】一製造工程におけるゲート電極形成領域およびゲート電極分離領域の一部を模式的に示す斜視図（その５）
【図９】一製造工程におけるゲート電極形成領域およびゲート電極分離領域の一部を模式的に示す斜視図（その６）
【図１０】一製造工程におけるゲート電極形成領域およびゲート電極分離領域の一部を模式的に示す斜視図（その７）
【図１１】（ａ）一製造工程におけるゲート電極形成領域およびゲート電極分離領域の一部を模式的に示す斜視図（その８）、（ｂ）拡大断面図
【図１２】一製造工程におけるゲート電極形成領域およびゲート電極分離領域の一部を模式的に示す斜視図（その９）
【図１３】（ａ）一製造工程におけるゲート電極形成領域およびゲート電極分離領域の一部を模式的に示す斜視図（その１０）、（ｂ）不具合の説明図
【図１４】一製造工程におけるメモリセル領域の状態を示す斜視図（その１１）
【図１５】一製造工程におけるメモリセル領域の状態を示す斜視図（その１２）
【符号の説明】
【００５６】
図面中、１はフラッシュメモリ装置（半導体装置）、２はシリコン基板（半導体基板）、３は素子分離溝（溝部）、４は素子分離絶縁膜、５は第１の絶縁膜（第１のゲート絶縁膜）、６は第１の導電層（第１のゲート電極）、６ａは第１の導電層のゲート下部（逆テーパ形状部）、６ｂは第１の導電層のゲート上部（順テーパ形状部）、７は第２のゲート絶縁膜、８は第２の導電層（第２のゲート電極）を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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