(57)【要約】【課題】半導体装置の高耐圧化とオン電圧の低下を同時に図ること。【解決手段】半導体装置は、ｎ型半導体基板１とｐ型チャネル領域４と、ｎ型半導体基板１とｐ型チャネル領域４との間に設けられ、ｎ型ドレイン領域２およびｐ型仕切り領域３が、ｎ型半導体基板１の主面に対し平行な方向に交互に配列されている接合層と、を備え、接合層を構成するｐ型仕切り領域３の不純物濃度が、ｎ型ドリフト領域２の不純物濃度よりも高くなっている。【選択図】図１
2008159601.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型半導体基板と、
第２導電型チャネル領域と、
前記第１導電型半導体基板と前記第２導電型チャネル領域との間に設けられ、複数の第１導電型半導体領域および複数の第２導電型半導体領域が、前記第１導電型半導体基板の主面に対し平行な方向に交互に配列されている接合層と、を備え、
前記第２導電型半導体領域が、前記第１導電型半導体領域よりも平均不純物濃度が高いことを特徴とする半導体装置。
【請求項２】
前記第２導電型チャネル領域はその表面から前記接合層に達するように形成された複数のトレンチを有しており、各トレンチにはその内面に絶縁膜が形成され、その絶縁膜を介して電極が充填されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１導電型半導体領域の不純物濃度の平均値（Ｎ1-semiconductor）は、下記式（１）を満たすことを特徴とする請求項１または２に記載の半導体装置。
【数１】
2008159601.tif 000010
ただし、ＶBDは前記半導体装置の阻止可能な最大電圧、εsemiconductorは半導体装置の誘電率、Ｅcriticalは臨界電界強度、ｑは素電荷である。
【請求項４】
前記第１導電型半導体領域が互いに不純物濃度を異にする複数の第１導電型の層から構成され、そのうち、最も不純物濃度の低い層の濃度の平均値（Ｎ1min-semiconductor）は、下記式（２）を満たすことを特徴とする請求項１または２に記載の半導体装置。
【数２】
2008159601.tif 000011
ただし、ＶBDは前記半導体装置の阻止可能な最大電圧、εsemiconductorは半導体装置の誘電率、Ｅcriticalは臨界電界強度、ｑは素電荷である。
【請求項５】
前記第２導電型半導体領域の不純物濃度の平均値（Ｎ2-superjunction）と、前記第１導電型半導体領域の不純物濃度の平均値（Ｎ1-superjunction）との相関が下記式（３）によって表されることを特徴とする請求項１〜４のいずれか一つに記載の半導体装置。
【数３】
2008159601.tif 000012
【請求項６】
前記第２導電型半導体領域が基板の厚さ方向で幅が広がっていき、前記接合層の平均不純物濃度が２．４×１０14ｃｍ-3以上となることを特徴とする請求項１に記載の半導体装置。
【請求項７】
前記接合層の平均不純物濃度が８．４×１０13ｃｍ-3以上となることを特徴とする請求項４に記載の半導体装置。
【請求項８】
前記接合層は、ストライプ状に形成されていることを特徴とする請求項１〜７のいずれか一つに記載の半導体装置。
【請求項９】
前記絶縁膜は、シリコン酸化膜により形成されていることを特徴とする請求項２に記載の半導体装置。
【請求項１０】
前記第１導電型半導体領域は、珪素により形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項１１】
前記半導体装置は、ＭＯＳＦＥＴであることを特徴とする請求項２に記載の半導体装置。
【請求項１２】
前記半導体装置は、絶縁ゲート型バイポーラトランジスタであることを特徴とする請求項２に記載の半導体装置。
【請求項１３】
第１導電型半導体基板と、
第２導電型チャネル領域と、
前記第１導電型半導体基板と前記第２導電型チャネル領域との間に設けられ、複数の第１導電型半導体領域および複数の第２導電型半導体領域が、前記第１導電型半導体基板の主面に対し平行な方向に交互に配列されている接合層と、を備え、
前記第２導電型チャネル領域はその表面から前記接合層に達するように形成された複数のトレンチを有しており、各トレンチにはその内面に絶縁膜が形成され、その絶縁膜を介して電極が充填され、
前記トレンチ近傍の電界強度が、前記接合層内の前記トレンチ近傍以外の領域の電界強度よりも低いことを特徴とする半導体装置。
【請求項１４】
前記接合層の電界強度は前記トレンチ底部から離れるにしたがって増加することを特徴とする請求項１３に記載の半導体装置。
【請求項１５】
前記半導体装置は、活性領域と非活性領域とを備え、
前記接合層は、前記活性領域と前記非活性領域とにわたって形成されていることを特徴とする請求項１〜１４のいずれか一つに記載の半導体装置。
【請求項１６】
所定の不純物濃度の第１導電型半導体基板上に、エピタキシャル成長により、前記所定の不純物濃度よりも低い不純物濃度の第１導電型半導体層を生成する第１の形成工程と、
前記第１の形成工程により形成された第１導電型半導体層に複数のトレンチを形成する第２の形成工程と、
前記第２の形成工程によって形成されたトレンチ内に、エピタキシャル成長により、前記第１導電型半導体層の不純物濃度よりも高い不純物濃度の第２導電型半導体層を形成させる第３の形成工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項１７】
前記第１の形成工程は、それぞれ不純物濃度の異なる複数の第１導電型半導体層を成長させることを特徴とする請求項１６に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、大電力用縦型絶縁ゲート半導体装置に関する。より詳細には、トレンチとそこに形成される絶縁膜、トレンチに絶縁膜を介して埋め込まれる制御電極を有するトレンチゲートを有し、半導体基板内に超接合層を有するトレンチゲート型超接合半導体装置に関する。
【背景技術】
【０００２】
近年、パワーエレクトロニクスの分野における電源機器の小型化、高性能化への要求を受けて、電力用半導体装置では、高耐圧化、大電流化と共に、低損失化、高破壊耐量化、高速化に対する性能の改善に力が注がれている。これらの高耐圧化、大電流化、低損失化が可能な電力用半導体装置の基板構造としては超接合型基板が検討されている。また、電力用半導体装置の表面構造としては、縦型あるいはトレンチ型ＭＯＳパワーデバイスが提案されている。
【０００３】
電力用半導体装置の基板構造としては、単一の導電型を有する半導体基板と超接合型基板の２種類が広く知られている。ここで、超接合型基板とは、複数の第１導電型の半導体領域（たとえば、ｎ型のドリフト領域）と複数の第２導電型の半導体領域（たとえば、ｐ型の仕切り領域）が交互に繰り返し接合された層である超接合層を有する半導体基板である。
【０００４】
超接合基板は、超接合層を形成することによって、個々の超接合層の不純物濃度が高い場合においても、オフ時に超接合層全体の空間電荷領域を広げることが可能であるため、特に高耐圧半導体装置においてオン抵抗を小さくできるという点で単一の導電型を有する半導体基板よりも有利とされている。
【０００５】
超接合型半導体基板を用いたパワーＭＯＳＦＥＴにおいて、ｐリサーフ層の不純物濃度を深さ方向に小さくしていく分布（傾斜プロファイル）を持たせることにより、ｐリサーフ層の不純物量とｎドリフト層の不純物量とのアンバランス量に対する耐圧低下を従来よりも小さくする技術が知られている（たとえば、下記特許文献１参照。）。
【０００６】
また、オフ状態で空乏化するドリフト領域の構造を改良することにより、高耐圧でオン抵抗を低減した半導体装置が知られている（たとえば、下記特許文献２参照。）。
【０００７】
つぎに、電力用半導体装置の表面構造について説明する。電力用半導体装置の表面構造としては、ＭＯＳゲートを平板上に設けたプレーナ構造およびＭＯＳゲートを溝内に埋め込んで形成したトレンチ構造の２種類が知られている。トレンチ型ＭＯＳパワーデバイスは、トレンチ側壁をチャネル領域とするトレンチＭＯＳセルを半導体基板上に多数併設したトレンチゲート構造を有するものであり、一般的には、トレンチＭＯＳデバイスはチャネルの抵抗の低減により性能を向上させやすい点でプレーナＭＯＳデバイスよりも有利とされている。
【０００８】
最近の縦型デバイスにおいては、構造的に低オン抵抗特性が得やすいことから、トレンチ溝内にゲート電極を埋め込んだ構造のトレンチ型デバイスが注目されている。このような縦型／トレンチ型ＭＯＳパワーデバイスとしては、スイッチング動作のしきい値電圧を大きくすることなく入力容量を小さくして、ドライブ駆動損失およびスイッチング損失を大幅に改善した縦型ＭＯＳＦＥＴ装置およびその製造方法が知られている（たとえば、下記特許文献３参照。）。
【０００９】
また、ゲートをトレンチ内部に形成したＭＯＳＦＥＴを微細化し、その製造工程を簡略化する技術が知られている（たとえば、下記特許文献４参照。）。
【００１０】
また、高速かつ高耐圧であってもオン電圧の低い絶縁ゲート・バイポーラ型の半導体装置とその製造方法が知られている（たとえば、下記特許文献５参照。）。
【００１１】
つぎに、上述した特許文献１〜５に開示されている縦型ＭＯＳＦＥＴの構造の一例を図４１に、縦型ＩＧＢＴの構造の一例を図４２に示す。ここでは、図４１を参照して従来技術について示す。また、図４２には、図４１と同様の名称の部分には、図４１と同様の符号を付している。図４１において、半導体基板は、ｎ+型ドレイン層１０１とｎ-型ドレイン層１０２とにより構成され、当該ｎ-型ドレイン層１０２の表面にｐ-型チャネル領域１０３が設けられている。
【００１２】
ｐ-型チャネル領域１０３の表面から複数のトレンチ１０４がｎ-型ドレイン層１０２に達する深さまで形成されている。トレンチ１０４の表面には、ゲート酸化膜１０５が形成され、さらにその内部には、たとえば多結晶シリコンなどからなるゲート電極１０６が埋設されている。そして、ｐ-型チャネル領域１０３の表面には、隣接するトレンチ１０４の略中間にｐ+型ボディ領域１０７が形成されている。このｐ+型ボディ領域１０７と、トレンチ１０４との間には、ｎ++型ソース領域１０８が形成されている。
【００１３】
また、ゲート電極１０６の上には、絶縁膜１０９が形成されており、さらに、その上は、セル領域の全面に、たとえばアルミなどの金属電極１１０が形成されている。絶縁膜１０９は、ゲート電極１０６と金属電極１１０とを分離している。金属電極１１０は、ｎ++型ソース領域１０８とｐ+型ボディ領域１０７とにオーミック接触するように構成されている。そして、半導体基板の金属電極１１０が形成されている面と反対側の面にも金属電極１１１が形成されている。図４２の縦型ＩＧＢＴでは、ｎ+型ドレイン層１０１と金属電極１１１の間にｐ+型の領域が介在している。
【００１４】
上述した縦型ＭＯＳＦＥＴあるいは縦型ＩＧＢＴにおいては、ｎ型半導体基板の各ドレイン層（１０１、１０２）と各ｎ++型ソース領域１０８との間に、ゲート電極１０６に所定の閾値以上の電圧を印加することにより、ｐ-型チャネル領域１０３内のトレンチ１０４に沿ってｎ型の反転層が形成され、電流路が形成される。この電流路が形成されることにより、縦型ＭＯＳＦＥＴのソース・ドレイン間がオン状態となる。一方、ゲート電極１０６に印加する電圧を閾値以下とすることにより、ｐ-型チャネル領域１０３のｎ型の反転層がなくなり、縦型ＭＯＳＦＥＴのソース・ドレイン間がオフ状態となる。
【００１５】
上述した構成の縦型ＭＯＳＦＥＴでは、各トレンチ１０４に沿って縦型の電流路が形成されるため、プレーナ型の縦型ＭＯＳＦＥＴと比較すると、ｐ-型チャネル領域１０３間のＪＦＥＴ抵抗Ｒｊがないので、オン抵抗を小さくできるという利点がある。その一方で、トレンチ縦型ＭＯＳＦＥＴは、トレンチ１０４底部の電界強度が上昇し、半導体素子の耐圧がさがり、さらに、トレンチ１０４底部の電界強度が高い状態（半導体装置がオフ時）では、ゲート酸化膜１０５中にキャリアが注入されることによりＭＯＳゲート部の長期信頼性を損ねてしまう。
【００１６】
つぎに、図４１に示した構造のトレンチゲートＭＯＳＦＥＴと、トレンチを形成しないダイオード構造のアバランシェ降伏時の電界強度分布を示す。図４３は、トレンチゲートＭＯＳＦＥＴとトレンチを形成してないダイオード構造のアバランシェ降伏時の電界強度分布について示すグラフである。図４３において、縦軸は電界強度（Ｖ／ｃｍ）を示しており、横軸は深さ方向の距離（μｍ）を示している。また、波形１２１は、トレンチがない場合の電界強度分布、波形１２２は、トレンチがある場合（トレンチゲートＭＯＳＦＥＴ）の電界強度分布をそれぞれ示している。
【００１７】
図４１では、トレンチ１０４底部は、矩形状で示したが、実際には、トレンチ１０４の底部は、曲率半径０．６μｍを有する円筒状に形成されており、トレンチ１０４が並んで形成されている方向と略垂直方向に伸びている。ゲート酸化膜１０５は、トレンチ１０４に沿って厚さ０．１μｍで形成されている。また、ゲート酸化膜１０５の内部には、ゲート電極１０６が埋設され、当該ゲート電極１０６の底部の曲率半径は０．５μｍとなっている。さらに、各トレンチ１０４間の間隔は５μｍである。また、ｎ-型ドレイン層１０２の濃度は、２．５×１０14ｃｍ-3に設定されている。
【００１８】
図４３において、波形１２２で示されるトレンチゲートＭＯＳＦＥＴの電界強度は、波形１２１で示されるトレンチ１０４を形成しない場合に比べて、トレンチ１０４底部において急激に増加している。トレンチゲートＭＯＳＦＥＴは、この部位においてアバランシェ降伏しており、トレンチ１０４が形成されていない場合よりも低い耐圧しか得られない。
【００１９】
上述した特許文献１〜５に開示されているトレンチ底部での電界上昇を緩和し、耐圧を向上させる方法として、トレンチ底部にｐ型層を形成する、あるいはｐ型チャネル層を深く形成するなどした半導体装置の構造およびその製造方法が知られている（たとえば、下記非特許文献１、下記非特許文献２参照。）。
【００２０】
【特許文献１】特開２００４−１１９６１１号公報
【特許文献２】特開平０９−２６６３１１号公報
【特許文献３】特開平０５−３３５５８２号公報
【特許文献４】特開平０４−２３３７６５号公報
【特許文献５】特開平０４−１４６６７４号公報
【非特許文献１】ヒデフミ  タカヤ（Ｈｉｄｅｆｕｍｉ  Ｔａｋａｙａ）ｅｔ．ａｌ．「―フローティング  アイランド  アンド  シック  ボトム  オキサイド  トレンチ  ゲート  モスエフイーティー（エフアイエムオーエス）−ア  ６０ボルト  ウルトラ  ロウ  オン−レジスタンス  ノベル  モスエフイーティー  ウィス  シュペリアー  インターナル  ボディ  ダイオード−（Ｆｌｏａｔｉｎｇ  Ｉｓｌａｎｄ  ａｎｄ  Ｔｈｉｃｋ  Ｂｏｔｔｏｍ  Ｏｘｉｄｅ  Ｔｒｅｎｃｈ  Ｇａｔｅ  ＭＯＳＦＥＴ（ＦＩＭＯＳ）−Ａ  ６０Ｖ  Ｕｌｔｒａ  Ｌｏｗ  Ｏｎ−Ｒｅｓｉｓｔａｎｃｅ  Ｎｏｖｅｌ  ＭＯＳＦＥＴ  ｗｉｔｈ  Ｓｕｐｅｒｉｏｒ  Ｉｎｔｅｒｎａｌ  Ｂｏｄｙ  Ｄｉｏｄｅ−）」，Ｐｒｏｃｅｅｄｉｎｇｓ  ｏｆ  ＩＳＰＳＤ  ２００５，ｐｐ４３−５０．
【非特許文献２】ティー．ダイア（Ｔ．Ｄｙｅｒ）  ｅｔ．ａｌ．「−モノリシック  インテグレイション  オブ  トレンチ  バーティカル  ディーエムオーエス（ブイディーエムオーエス）  パワー  トランジスターズ  イントゥー  ビーシーディー  プロセス−（Ｍｏｎｏｌｉｔｈｉｃ  Ｉｎｔｅｇｒａｔｉｏｎ  ｏｆ  Ｔｒｅｎｃｈ  Ｖｅｒｔｉｃａｌ  ＤＭＯＳ（ＶＤＭＯＳ）  Ｐｏｗｅｒ  Ｔｒａｎｓｉｓｔｏｒｓ  ｉｎｔｏ  ＢＣＤ  Ｐｒｏｃｅｓｓ）」，Ｐｒｏｃｅｅｄｉｎｇｓ  ｏｆ  ＩＳＰＳＤ  ２００５，ｐｐ４７−５０．
【発明の開示】
【発明が解決しようとする課題】
【００２１】
しかしながら、上述した非特許文献１または２に記載の従来技術では、トレンチ底部の電界強度を低下させることにより、半導体装置の耐圧を高くすることができるが、耐圧の上昇に伴い、半導体装置のオン電圧も急激に上昇してしまうという問題点があった。一方、オン電圧を低下させようとすると半導体装置の耐圧が急激に下がってしまうという問題点があった。
【００２２】
この発明は、上述した従来技術による問題点を解消するため、トレンチ底部の電界強度を弱めることにより、オフ時の特性である耐圧を高め、同時に半導体装置のオン状態の特性であるオン電圧を低下させることができる半導体装置および半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００２３】
超接合型基板は、高濃度の半導体基板とチャネル領域に挟まれたドリフト層にｎ型領域とｐ型領域の双方を有しているため、従来の基板構造では不可能であった電界強度分布（チャネル領域とは反対側の基板面の電界強度がチャネル領域側の電界強度より強くなるような電界強度分布）としても、ＭＯＳＦＥＴがオンする特徴を利用する。
【００２４】
上述した課題を解決し、目的を達成するため、請求項１の発明にかかる半導体装置は、第１導電型半導体基板と、第２導電型チャネル領域と、前記第１導電型半導体基板と前記第２導電型チャネル領域との間に設けられ、複数の第１導電型半導体領域および複数の第２導電型半導体領域が、前記第１導電型半導体基板の主面に対し平行な方向に交互に配列されている接合層と、を備え、前記第２導電型半導体領域が、前記第１導電型半導体領域よりも平均不純物濃度が高いことを特徴とする。
【００２５】
また、請求項２の発明にかかる半導体装置は、請求項１に記載の発明において、前記第２導電型チャネル領域はその表面から前記接合層に達するように形成された複数のトレンチを有しており、各トレンチにはその内面に絶縁膜が形成され、その絶縁膜を介して電極が充填されていることを特徴とする。
【００２６】
また、請求項３の発明にかかる半導体装置は、請求項１または２に記載の発明において、前記第１導電型半導体領域の不純物濃度の平均値（Ｎ1-semiconductor）は、下記式（１）を満たすことを特徴とする。
【数１】
2008159601.tif 000003
ただし、ＶBDは前記半導体装置の阻止可能な最大電圧、εsemiconductorは半導体装置の誘電率、Ｅcriticalは臨界電界強度、ｑは素電荷である。
【００２７】
また、請求項４の発明にかかる半導体装置は、請求項１または２に記載の発明において、前記第１導電型半導体領域が互いに不純物濃度を異にする複数の第１導電型の層から構成させ、そのうち、最も不純物濃度の低い層の濃度の平均値（Ｎ1min-semiconductor）は、下記式（２）を満たすことを特徴とする。
【数２】
2008159601.tif 000004
ただし、ＶBDは前記半導体装置の阻止可能な最大電圧、εsemiconductorは半導体装置の誘電率、Ｅcriticalは臨界電界強度、ｑは素電荷である。
【００２８】
また、請求項５の発明にかかる半導体装置は、請求項１〜４のいずれか一つに記載の発明において、前記第２導電型半導体領域の不純物濃度の平均値（Ｎ2-superjunction）と、前記第１導電型半導体領域の不純物濃度の平均値（Ｎ1-superjunction）との相関が下記式（３）によって表されることを特徴とする。
【数３】
2008159601.tif 000005
【００２９】
また、請求項６の発明にかかる半導体装置は、請求項１に記載の発明において、前記第２導電型半導体領域が基板の厚さ方向で幅が広がっていき、前記接合層の平均不純物濃度が２．４×１０14ｃｍ-3以上となることを特徴とする。
【００３０】
また、請求項７の発明にかかる半導体装置は、請求項４に記載の発明において、前記接合層の平均不純物濃度が８．４×１０13ｃｍ-3以上となることを特徴とする。
【００３１】
また、請求項８の発明にかかる半導体装置は、請求項１〜７のいずれか一つに記載の発明において、前記接合層は、ストライプ状に形成されていることを特徴とする。
【００３２】
また、請求項９の発明にかかる半導体装置は、請求項２に記載の発明において、前記絶縁膜は、シリコン酸化膜により形成されていることを特徴とする。
【００３３】
また、請求項１０の発明にかかる半導体装置は、請求項１に記載の発明において、前記第１導電型半導体領域は、珪素により形成されていることを特徴とする。
【００３４】
また、請求項１１の発明にかかる半導体装置は、請求項２に記載の発明において、前記半導体装置は、ＭＯＳＦＥＴであることを特徴とする。
【００３５】
また、請求項１２の発明にかかる半導体装置は、請求項２に記載の発明において、前記半導体装置は、絶縁ゲート型バイポーラトランジスタであることを特徴とする。
【００３６】
また、請求項１３の発明にかかる半導体装置は、第１導電型半導体基板と、第２導電型チャネル領域と、前記第１導電型半導体基板と前記第２導電型チャネル領域との間に設けられ、複数の第１導電型半導体領域および複数の第２導電型半導体領域が、前記第１導電型半導体基板の主面に対し平行な方向に交互に配列されている接合層とを備え、前記第２導電型チャネル領域はその表面から前記接合層に達するように形成された複数のトレンチを有しており、各トレンチにはその内面に絶縁膜が形成され、その絶縁膜を介して電極が充填され、前記トレンチ近傍の電界強度が、前記接合層内の前記トレンチ近傍以外の領域の電界強度よりも低いことを特徴とする。
【００３７】
また、請求項１４の発明にかかる半導体装置は、請求項１３に記載の発明において、前記接合層の電界強度は前記トレンチ底部から離れるにしたがって増加することを特徴とする。
【００３８】
また、請求項１５の発明にかかる半導体装置は、請求項１〜１４のいずれか一つに記載の発明において、前記半導体装置は、活性領域と非活性領域とを備え、前記接合層は、前記活性領域と前記非活性領域とにわたって形成されていることを特徴とする
【００３９】
また、請求項１６の発明にかかる半導体装置の製造方法は、所定の不純物濃度の第１導電型半導体基板上に、エピタキシャル成長により、前記所定の不純物濃度よりも低い不純物濃度の第１導電型半導体層を生成する第１の形成工程と、前記第１の形成工程により形成された第１導電型半導体層に複数のトレンチを形成する第２の形成工程と、前記第２の形成工程によって形成されたトレンチ内に、エピタキシャル成長により、前記第１導電型半導体層の不純物濃度よりも高い不純物濃度の第２導電型半導体層を形成させる第３の形成工程と、を含むことを特徴とする。
【００４０】
また、請求項１７の発明にかかる半導体装置の製造方法は、請求項１５に記載の発明において、前記第１の形成工程は、それぞれ不純物濃度の異なる複数の第１導電型半導体層を成長させることを特徴とする。
【００４１】
この請求項１の発明によれば、第２導電型チャネル領域付近の接合層内の電界強度を下げることができる。そのため、半導体装置の耐圧を高め、同時に半導体装置のオン電圧を低下させることができる。
【００４２】
この請求項２の発明によれば、接合層内のトレンチ底部の電界強度を下げることができる。そのため、半導体装置の耐圧を高め、同時に半導体装置のオン電圧を低下させることができる。
【００４３】
この請求項３〜１０の発明によれば、第２導電型チャネル領域付近の接合層内の電界強度を下げることができる。
【００４４】
この請求項１１の発明によれば、請求項２に記載の発明をＭＯＳＦＥＴにより実現することができる。
【００４５】
この請求項１２の発明によれば、請求項２に記載の発明を絶縁ゲート型バイポーラトランジスタにより実現することができる。
【００４６】
この請求項１３または１４の発明によれば、半導体装置の耐圧を高め、同時に半導体装置のオン電圧を低下させることができる。
【００４７】
この請求項１５の発明によれば、活性領域および非活性領域を有する半導体装置において、非活性領域耐圧を活性領域耐圧よりも向上させ、耐圧が活性領域律速にすることができる。その結果、活性領域の耐圧とアバランシェ耐量を保持する半導体装置を得ることができる。
【００４８】
この請求項１６または１７の発明によれば、第２導電型チャネル領域付近の接合層内の電界強度を下げることができる。そのため、半導体装置の耐圧を高め、同時に半導体装置のオン電圧を低下させることができる。
【発明の効果】
【００４９】
本発明にかかる半導体装置および半導体装置の製造方法によれば、トレンチ底部の電界強度を弱めることにより、オフ時の特性である耐圧を上昇させ、同時に半導体装置のオン状態の特性であるオン電圧の低下を図ることができるという効果を奏する。
【発明を実施するための最良の形態】
【００５０】
以下に添付図面を参照して、この発明にかかる半導体装置および半導体装置の製造方法の好適な実施の形態を詳細に説明する。
【００５１】
（実施の形態１）
（半導体装置の構成）
まず、この発明の実施の形態１にかかる半導体装置の構成について説明する。図１は、この発明の実施の形態１にかかる半導体装置の構成の一例について示す説明図である。実施の形態１では、縦型トレンチゲートＭＯＳパワーデバイスの一例として、耐圧６００Ｖの超接合型ＭＯＳＦＥＴを示す。また、以下では、第１導電型をｎ型、第２導電型をｐ型として説明する。
【００５２】
図１において、ｎ型半導体基板１の上には、ｎ型ドリフト領域２（第１導電型半導体領域）と、ｐ型仕切り領域３（第２導電型半導体領域）とが、ｎ型半導体基板１の一方の主面の上に交互に並んで設けられている。このｎ型ドリフト領域２とｐ型仕切り領域３とは、超接合層を形成する。この超接合層の上には、ｐ型チャネル領域４が形成されている。このｐ型チャネル領域４には、その表面から超接合層に達するトレンチ５が形成されている。
【００５３】
各トレンチ５の底部は、曲率半径０．６μｍを有している。また、トレンチ５は、ｎ型ドリフト領域２と、ｐ型仕切り領域３とにより、超接合層が形成されている方向と略垂直方向に伸びて形成されている。また、各トレンチ５は、開口幅が約１．２μｍ、深さが約３．５μｍ、ピッチ５μｍで形成されている。トレンチ５の内部には、トレンチ５内部の側壁に沿って、ゲート酸化膜６が形成されている。ゲート酸化膜６は、たとえば１００ｎｍの厚さを有している。ここで、ゲート酸化膜６は、たとえばシリコン酸化膜とすることができる。
【００５４】
また、トレンチ５の内部には、ゲート酸化膜６を介して、たとえばポリシリコンなどからなるゲート電極７が埋設されている。ゲート電極７の底部は、たとえば曲率半径０．４μｍを有している。また、ｐ型チャネル領域４の表面には、トレンチ５の側壁のゲート酸化膜６の外側の一部に接するようにｎ型ソース領域８が形成されている。上述したｎ型半導体基板１からｎ型ソース領域８までが超接合半導体基板１２である。
【００５５】
さらに、トレンチ５と、ｎ型ソース領域８の一部とを覆うように絶縁膜９が形成されている。そして、絶縁膜９とｎ型ソース領域８の残りの部分を含むｐ型チャネル領域４の表面の一部とを覆うようにソース電極１０が形成されている。また、ｎ型半導体基板１の、超接合層が形成されている面と反対側の面には、ドレイン電極１１が形成されている。
【００５６】
（半導体装置の製造方法）
つぎに、上述した半導体装置の製造方法について説明する。図２〜図６は、図１に示した半導体装置の製造途中の工程における構成について示す断面図である。まず、図２に示すように、面方位（１００）で十分に高濃度のｎ型半導体基板１（第１導電型半導体基板）を用意する。ここでは、ｎ型半導体基板１として、たとえばアンチモンなどが２×１０18ｃｍ-3程度であるｎ型の低抵抗シリコン基板を用いた。
【００５７】
そして、図３に示すように、ｎ型半導体基板１の上に、たとえばリンの不純物濃度が１．３×１０16ｃｍ-3程度であるｎ型半導体１３を、たとえば約５０μｍの厚さにエピタキシャル成長させる。このｎ型半導体１３は、上述したｎ型ドリフト領域２を形成するため、ここでは、同じ符号を付している。
【００５８】
つぎに、図４に示すように、ｎ型半導体１３の表面に、たとえば厚さ１．６μｍの絶縁膜として、たとえば酸化膜（または、窒化膜など）を成長させる。この酸化膜（または窒化膜など）の厚さは、酸化膜（または、窒化膜など）とシリコンとの選択比に基づいて、たとえば５０μｍの深さのトレンチを形成した後でも酸化膜（または、窒化膜など）が残るように設定されている。つづいて、フォトリソグラフィーあるいはエッチングなどによって酸化膜（または、窒化膜など）のパターニングをおこない、トレンチ形成用のマスク１４を形成する。
【００５９】
マスク１４の、酸化膜（または、窒化膜など）の部分および開口部分の幅は、それぞれたとえば２μｍである。つまり、たとえば２μｍの間隔で２μｍ幅のマスクが配置されている。つづいて、たとえばドライエッチングにより、ｎ型半導体１３に、たとえば約５０μｍの深さのトレンチ１５を形成する。
【００６０】
つぎに、図５に示すように、トレンチ１５の内にボロンドープのｐ型半導体１６をエピタキシャル成長させて、トレンチ１５をｐ型半導体で埋設する。その際、マスク１４の上面よりも高くなるまでｐ型半導体１６のエピタキシャル成長層を成長させる。このトレンチ１５内に埋め込まれたｐ型半導体１６が超接合層のｐ型仕切り領域３となる。
【００６１】
そして、図６に示すように、ＣＭＰ（化学機械研磨）および酸化膜エッチングなどにより並列ｐｎ接合の表面を平坦化し、超接合半導体基板１２を形成する。このとき、超接合半導体基板１２の超接合層の厚さを、たとえば４７μｍとする。その後は、従来技術により、深さ３．５μｍ、開口幅１．２μｍのトレンチ５を、ピッチ５μｍで等間隔に形成する。
【００６２】
トレンチ５は、十分に注意深く形成することにより、トレンチ５底部の曲率半径を０．６μｍとすることが可能である。その後、１００ｎｍのゲート酸化膜６をトレンチ５の側壁に沿って成長させ、ゲート電極７を埋設する。ついで、ｐ型チャネル領域４、ｎ型ソース領域８を形成する。つづいて、絶縁膜９、ソース電極１０、ドレイン電極１１、およびパッシベーション層などの形成をおこなうことで、図１に示した超接合型ＭＯＳＦＥＴが完成する。
【００６３】
上述した超接合半導体基板１２のオン抵抗は、約５ｍΩｃｍ2となっている。つぎに、実施の形態１の半導体装置と従来技術の半導体装置の耐圧とオン抵抗の関係を示す。図７は、オン抵抗と耐圧の関係について示すグラフである。図７において、縦軸はオン抵抗（ｍΩｃｍ2）を示しており、横軸は耐圧（Ｖ）を示している。また、符号１７は、トレンチ５を２μｍ間隔で形成した場合、符号１８は、トレンチ５を５μｍ間隔で形成した場合のオン抵抗特性をそれぞれ示している。また、符号１９は、従来技術のＭＯＳＦＥＴのオン抵抗特性を示している。
【００６４】
図７のグラフでは、符号１７、符号１８、符号１９のグラフはいずれも耐圧が上昇するにつれてオン抵抗の値も大きくなっている。符号１７および符号１８のグラフの傾きはほぼ同一となっており、符号１９のグラフに比べて小さくなっている。つまり、符号１９に示す従来技術と比較すると、耐圧の値の上昇に対してオン抵抗の値の上昇する割合は小さくなっている。このように、実施の形態１の半導体装置は、従来の基板構造を有する半導体装置に比べて耐圧−オン抵抗のトレードオフ特性が優れた値を示している、これは、超接合層のリン濃度を下記式（４）で表される数値の範囲で形成したためである。
【００６５】
【数４】
2008159601.tif 000006
【００６６】
ただし、Ｎ1-semiconductorはｎ型ドリフト領域２の不純物濃度の平均値、ＶBDは半導体装置の阻止可能な最大電圧、εsemiconductorは半導体装置の誘電率、Ｅcriticalは臨界電界強度、ｑは素電荷である。
【００６７】
以上説明したように、実施の形態１の半導体装置によれば、基板中において、トレンチ底部の電界強度が最も高い値となることを回避することができる。そのため、耐圧とオン電圧（抵抗）のトレードオフを改善することができる。また、トレンチ底部の電界強度を大幅に下げることができ、ゲート酸化膜の信頼性を向上することができる。さらに、電界強度の上昇量（あるいは低下量）を制御することができる。
【００６８】
（実施の形態２）
つぎに、実施の形態２にかかる半導体装置の製造方法について説明する。実施の形態１では、ｐ型チャネル領域４とｎ型半導体基板１に挟まれたドリフト層全体が超接合層となっていたが、実施の形態２では、ドリフト層の一部が超接合層となっている点で異なっている。
【００６９】
図８〜図１３は、実施の形態２の半導体装置の製造途中の工程における構成を示す断面図である。まず、図８に示すように、面方位（１００）で十分に高濃度のｎ型半導体基板２１を用意する。
【００７０】
そして、図９に示すように、ｎ型半導体基板２１の上に、たとえばリンの不純物濃度が１．０×１０15ｃｍ-3程度であるｎ型シリコン層２２をエピタキシャル成長させる。つぎに、図１０に示すように、ｎ型シリコン層２２の表面に、たとえばリンの不純物濃度が４．４６×１０15ｃｍ-3程度であるｎ型シリコン層２３を、たとえば２５μｍエピタキシャル成長させる。さらに、リンの不純物濃度が４．１×１０15ｃｍ-3程度であるｎ型シリコン層２４を、たとえば２５μｍエピタキシャル成長させる。
【００７１】
そして、図１１に示すように、実施の形態１と同様に酸化膜２５をマスクとして、トレンチ２６を形成する。ついで、図１２に示すように、トレンチ２６の内にボロンドープのｐ型半導体２７をエピタキシャル成長させて、トレンチ２６をｐ型半導体２７で埋設する。その際、マスク（酸化膜）２５の上面よりも高くなるまでｐ型半導体２７のエピタキシャル成長層を成長させる。このトレンチ２６内に埋め込まれたｐ型半導体２７が超接合層のｐ型仕切り領域（以下、ｐ型仕切り領域２７という）となる。また、上述したｎ型シリコン層２３とｎ型シリコン層２４とがｐ型仕切り領域２７と超接合層を形成する。
【００７２】
そして、図１３に示すように、ＣＭＰ（化学機械研磨）および酸化膜エッチングなどにより並列ｐｎ接合の表面を平坦化し、超接合半導体基板２８を形成する。このとき、超接合半導体基板２８の超接合層の厚さを、たとえば４７μｍとする。その後は、実施の形態１に示した従来技術と同様にしてＭＯＳＦＥＴを形成する。
【００７３】
上述した超接合半導体基板２８のオン抵抗は、約１６ｍΩｃｍ2となっている。このように、実施の形態２の半導体装置の製造方法によって製造された半導体装置は、従来の基板構造を有する半導体装置に比べて耐圧−オン抵抗のトレードオフ特性が優れた値を示している（不図示）。これは、超接合層のリン濃度あるいはｎ型ドリフト領域２を下記式（５）で表される数値の範囲で形成したためである。
【００７４】
【数５】
2008159601.tif 000007
【００７５】
ここで、Ｎ1min-semiconductorはｎ型ドリフト領域の不純物濃度の平均値、ＶBDは半導体装置の阻止可能な最大電圧、εsemiconductorは半導体装置の誘電率、Ｅcriticalは臨界電界強度、ｑは素電荷である。
【００７６】
つぎに、上述した半導体装置の製造方法によって製造された半導体装置の超接合層の部分の平均濃度を算出する。超接合層部分の平均濃度は、以下に示す式（６）によって算出される。
【００７７】
｛Ａ−（Ｂ＋Ｃ）｝／Ｄ＝８．４２５５×１０13・・・（６）
【００７８】
ここで、Ａはｐ型半導体（ｐ型仕切り領域２７）の単位面積の不純物量で、Ａ＝４．４６×１０15（不純物濃度ｃｍ-3）×０．０００５（幅ｃｍ）×０．００４７（平坦化後の厚さｃｍ）、Ｂはｎ型シリコン層２３の単位面積の不純物量で、Ｂ＝４．４６×１０15（不純物濃度ｃｍ-3）×０．０００５（幅ｃｍ）×０．００２５（厚さｃｍ）、Ｃはｎ型シリコン層２４の単位面積の不純物量で、Ｃ＝４．１×１０15（不純物濃度ｃｍ-3）×０．０００５（幅ｃｍ）×０．００２２（平坦化後の厚さｃｍ）、ＤはＡ＋Ｂ＋Ｃの総面積で、Ｄ＝０．００１（幅ｃｍ）×０．００４７（平坦化後の厚さｃｍ）である。
【００７９】
上述した式（６）から超接合層の平均濃度は、８．４×１０13ｃｍ-3と算出され、式（６）のＡ、即ちｐ型仕切り領域２７の不純物濃度の方が、式（６）のＢ＋Ｃ、即ちｎ型ドリフト領域の不純物濃度よりも高くなっていることがわかる。このように超接合層を形成する層の平均不純物濃度を８．４×１０13ｃｍ-3（ｐ型リッチ）とすることが好ましい。
【００８０】
以上説明したように、実施の形態２の半導体装置の製造方法によれば、基板中において、トレンチ底部の電界強度が最も高い値となることを回避することができる。そのため、耐圧とオン電圧（抵抗）のトレードオフを改善することができる。また、トレンチ底部の電界強度を大幅に下げることができ、ゲート酸化膜の信頼性を向上することができる。さらに、電界強度の上昇量（あるいは低下量）を制御することができる。
【００８１】
（実施の形態３）
つぎに、実施の形態３にかかる半導体装置の製造方法について説明する。実施の形態１では、ｎ型ドリフト領域２とｐ型仕切り領域３の接合面はｐ型チャネル領域４に対して、ほぼ９０°で形成されていたが、実施の形態３では、接合面がｐ型チャネル領域に対して、ほぼ８９°程度となっている点で異なっている。
【００８２】
図１４〜図１８は、実施の形態３の半導体装置の製造途中の工程における構成について示す断面図である。まず、図１４に示すように、面方位（１００）で十分に高濃度のｎ型半導体基板３１を用意する。
【００８３】
そして、図１５に示すように、ｎ型半導体基板３１の上に、たとえばボロンの不純物濃度が４．４６×１０15ｃｍ-3程度であるｐ型シリコン層３２を、たとえば５０μｍの厚さにエピタキシャル成長させる。つぎに、ｐ型シリコン層３２の表面層に、たとえば厚さ１．６μｍの酸化膜を成長させる。そして、図１６に示すように、フォトリソグラフィーあるいはエッチングにより、５μｍおきに５μｍの幅のマスク３３を形成する。
【００８４】
そして、マスク３３を形成した後、たとえばドライエッチングにより、ｐ型シリコン層３２にトレンチ３４を形成する。このとき、トレンチ３４の側壁とｎ型半導体基板３１とのなす角が８９．７°となるようにトレンチ３４を形成する。そして、図１７に示すように、トレンチ３４の内部に不純物として、たとえばリンを４．４６×１０15ｃｍ-3程度含む、ｎ型シリコン層３５を成長させる。このとき、ｎ型シリコン層３５が、マスク３３の上面よりも高くなるように形成する。
【００８５】
そして、図１８に示すように、ＣＭＰ（化学機械研磨）および酸化膜エッチングなどにより並列ｐｎ接合の表面を平坦化し、超接合半導体基板３６を形成する。このとき、超接合半導体基板３６の超接合層の厚さを、たとえば４７μｍとする。その後は、実施の形態１に示した従来技術と同様にしてＭＯＳＦＥＴを形成する。上述した超接合半導体基板３６のオン抵抗は、約１２ｍΩｃｍ2となっている。
【００８６】
つぎに、上述した実施の形態３の半導体装置の製造方法によって製造された半導体装置の超接合層の部分の平均濃度を算出する。超接合層のｐ型仕切り領域の幅の１／２は、ｐ型チャネル領域４側で２．５μｍ、（高濃度）ｎ型半導体基板３１側で２．５＋５０×ｃｏｓ（８９．７°）≒２．７６μｍである。一方、超接合層のｎ型ドリフト領域の幅の１／２は、ｐ型チャネル領域４側で２．５μｍ、（高濃度）ｎ型半導体基板３１側で２．５−５０×ｃｏｓ（８９．７°）≒２．２４μｍである。なお、表面の平坦化後の超接合層の厚さが４７μｍであるから、ｐ型チャネル領域４側が３μｍ減少している。よって、ｐ型チャネル領域４側で、ｐ型仕切り領域の幅は、２．５＋３×ｃｏｓ（８９．７°）≒２．５２であり、ｎ型ドリフト領域の幅は、２．５−３×ｃｏｓ（８９．７°）≒２．４８である。したがって、超接合層の平均濃度は、以下の式（７）により算出される。
【００８７】
（Ｅ−Ｆ）／Ｇ＝２．４９７６×１０14・・・（７）
【００８８】
ここで、Ｅはｐ型仕切り領域の単位面積（台形）の不純物量で、Ｅ＝（０．０００２５２（上辺ｃｍ）＋０．０００２７６（下辺ｃｍ））×０．００４７（平坦化後の厚さｃｍ）／２×４．４６×１０15（不純物濃度ｃｍ-3）、Ｆはｎ型ドリフト領域の単位面積（台形）の不純物量で、Ｆ＝（０．０００２４８（上辺ｃｍ）＋０．００２２４（下辺ｃｍ））×０．００４７（平坦化後の厚さｃｍ）／２×４．４６×１０15（不純物濃度ｃｍ-3）、Ｇ＝０．０００５（Ｅ＋Ｆの幅ｃｍ）×０．００４７（平坦化後の厚さｃｍ）である。
【００８９】
上述した式（７）から超接合層の平均濃度は、２．５×１０14ｃｍ-3と算出され、ｐ型仕切り領域の不純物濃度の方が、ｎ型ドリフト領域の不純物濃度よりも高くなっていることがわかる。このように超接合層の平均不純物濃度を２．５×１０14ｃｍ-3（ｐ型リッチ）とすることが好ましい。
【００９０】
以上説明したように、実施の形態３によれば、耐圧とオン電圧（抵抗）のトレードオフを改善することができる。また、実施の形態２の半導体装置に比べてオン抵抗を小さくすることができる。また、トレンチ底部の電界強度を大幅に下げることができ、ゲート酸化膜の信頼性を向上することができる。さらに、電界強度の上昇量（あるいは低下量）を制御することができる。
【実施例】
【００９１】
つぎに、この発明の実施例について説明する。図１９は、図１に示した半導体装置のボロンの割合と耐圧の関係について示すグラフである。図１９のグラフにおいて、縦軸は耐圧（Ｖ）を示しており、横軸はボロンの割合を示している。ここでボロンの割合とは、具体的にはｎ型ドリフト領域のリンの濃度に対するボロンの割合である。ここでは、ｎ型ドリフト領域２のリン濃度を１．３×１０16ｃｍ-3程度に固定してボロン濃度を変え、超接合層の厚さを約４５μｍとした場合の超接合型ダイオードの耐圧のボロン濃度依存性を示す。
【００９２】
図１９のグラフにおいて、ボロンの濃度が８３％〜１００％の間では、ボロンの濃度が増加するにつれて耐圧も上昇している。ボロンの濃度がほぼ１００％（ボロン濃度とリン濃度が等しい）において、耐圧は最大値（約８００Ｖ）となり、その後はボロンの濃度が増えるにつれて耐圧は減少している。このときボロン濃度１００％から数％程度ずれても６００Ｖ以上の耐圧を有している。具体的には、たとえばボロン濃度がおよそ９７％〜１０４％の場合に、６００Ｖ以上の耐圧を有している。
【００９３】
以上より、ｎ型ドリフト領域２とｐ型仕切り領域との濃度の関係は、下記式（８）を満たしていることが好ましい。
【００９４】
【数６】
2008159601.tif 000008
【００９５】
ただし、Ｎ2-superjunctionはｐ型仕切り領域３の不純物濃度の平均値、Ｎ1-superjunctionはｎ型ドリフト領域２の不純物濃度の平均値である。
【００９６】
つぎに、厚さ方向に対する電解強度の関係について示す。図２０は、厚さ方向に対する電界強度の関係について示すグラフである。図２０のグラフにおいて、縦軸は電界強度（Ｖ／ｃｍ）を示しており、横軸はｐ型チャネル領域４の表面からの厚さ方向の距離（μｍ）を示している。また、符号４１、４２、４３は、それぞれボロン濃度をリン濃度の９９％、１００％（ボロン濃度＝リン濃度）、１０２％にした場合の厚さ方向に対する電解強度分布をシミュレーションした結果を示している。グラフ中の点線４４は、トレンチ５の底部が形成されている深さを示している。
【００９７】
図２０では、ボロン濃度をリン濃度の９９％にした場合は、電界強度分布４１で示されるように従来基板構造と同様に、ｐ型チャネル領域４側の電界強度が高くなっている。また、ボロン濃度をリン濃度と同じ（１００％）にした場合には、電界強度分布４２で示されるようにｐ型チャネル領域４側と（高濃度）ｎ型半導体基板１側の電界強度は、ほぼ等しくなっている。また、ボロン濃度をリン濃度の１０２％とした場合には、電界強度分布４３で示されるように（高濃度）ｎ型半導体基板１側の電界強度がもっとも高くなっていることがわかる。上述したように、ｐ型仕切り領域３の不純物濃度をｎ型ドリフト領域２の不純物濃度よりも高くすると、電界強度分布の特性の傾きが逆転する。すなわち、ボロン濃度がリン濃度の９９％の場合には、電界強度分布の特性の傾きが負であったのに対して、ボロン濃度をリン濃度の１０２％とした場合は、傾きが正となる。
【００９８】
トレンチゲート構造を形成すると、図２５に示したようにトレンチ５底部での電界強度が上昇するため、ボロン濃度をリン濃度の９９％、１００％にした場合の半導体装置の耐圧はトレンチ５底部の電界強度によって決定されることは明白である。
【００９９】
超接合層の平均濃度（ｎ型ドリフト領域２の平均濃度−ｐ型仕切り領域３の平均濃度）がｎ型の場合（具体的には、ｎ型ドリフト領域２の平均濃度がｐ型仕切り領域３の平均濃度よりも大きい場合）は、従来構造ｎ型基板を適用した場合と同様にｐ型チャネル領域４側の電界強度が高くなり、さらにトレンチ５の形成によりトレンチ５底部の電界強度が高くなる。そのため、半導体装置の耐圧の低下やゲート酸化膜６の信頼性の低下が起こる。
【０１００】
一方、超接合層の平均濃度がｐ型の場合（具体的には、ｐ型仕切り領域３の平均濃度がｎ型ドリフト領域２の平均濃度よりも大きい場合）は、ｐ型チャネル領域４側よりも、（高濃度）ｎ型半導体基板１側の電界強度の方が高くなり、さらにトレンチ５底部での電界強度が低下する。そのため、半導体装置の耐圧の低下の度合いを小さくすることが可能となっている。さらに、トレンチ５底部での電界強度は相対的には大幅な増加を示すが、絶対値では上述のように低下しているため、ゲート酸化膜６の信頼性も向上している。このように、ボロン濃度とリン濃度の割合を変えることにより、電界強度の上昇量あるいは低下量を制御することが可能となる。
【０１０１】
つぎに、実施の形態２の半導体装置の製造方法によって製造された超接合型トレンチＭＯＳＦＥＴのアバランシェ降伏時における電界強度分布を示す。図２１は、実施の形態２の製造方法により製造された半導体装置の厚さ方向の電界強度分布について示すグラフである。図２１において、縦軸は電界強度（Ｖ／ｃｍ）を示しており、横軸はｐ型チャネル領域４の表面から半導体基板の厚さ方向の距離（μｍ）示している。波形５１は、電界強度分布を示している。また、点線５２は、トレンチ５の底部が形成されている深さを示している。また、グラフ中の符号２１〜２４は、それぞれ実施の形態２に示したｎ型半導体基板２１およびｎ型シリコン層２２〜２４の範囲を示している。
【０１０２】
電界強度は、ｎ型シリコン層２４内において、トレンチ５近傍で極小値をとり、ｐ型チャネル領域４の表面からの距離が増すとともに増加する。ｎ型シリコン層２３内において、電界強度はほぼ一定である。そして、ｎ型シリコン層２２内において、電界強度は下降してから一気に上昇し、ｎ型半導体基板２１との境界付近で大きく下降している。このように、ｐ型仕切り領域の不純物濃度をｎ型ドリフト領域の不純物濃度よりも高くすることにより、トレンチ５底部近傍の電界強度は、ｎ型シリコン層２３の電界強度よりも低くなることがわかる。
【０１０３】
つぎに、実施の形態３の半導体装置の製造方法によって製造された超接合型トレンチＭＯＳＦＥＴのアバランシェ降伏時における電界強度分布を示す。図２２は、実施の形態３の製造方法により製造された半導体装置の厚さ方向の電界強度分布について示すグラフである。図２２において、縦軸は電界強度（Ｖ／ｃｍ）を示しており、横軸はｐ型チャネル領域４の表面から半導体基板の厚さ方向の距離（μｍ）示している。波形６１は、電界強度分布を示している。また、点線６２は、トレンチ５の底部が形成されている深さを示している。
【０１０４】
電界強度は、接合層内のトレンチ５近傍において、極小値をとり、ｐ型チャネル領域４の表面からの距離が増すとともに単調に増加する。そして、接合層と半導体基板の境界付近までの距離に対して上昇する。このように、ｐ型仕切り領域の不純物濃度をｎ型ドリフト領域の不純物濃度よりも高くすることにより、トレンチ５底部近傍の電界強度は、ｎ型半導体基板３１近傍の電界強度よりも低くなることがわかる。
【０１０５】
上述した実施の形態１〜３では、半導体装置の一例としてトレンチゲート型ＭＯＳＦＥＴを例として説明したが、この発明は、トレンチゲート型ＭＯＳＦＥＴに限らず、たとえばプレーナ型の半導体素子にも適用することができる。
【０１０６】
（実施の形態の変更例）
以下、実施の形態の変更例について説明する。図２３は、実施の形態２の半導体装置の変更例を示す説明図である。図２３に示す半導体装置は、ｎ型半導体基板１上にドリフト層となるｎ型シリコン層２２が設けられていない点で、実施の形態２の半導体装置と異なる。なお、接合層以外の構成であるｐ型チャネル領域４、トレンチ５、ゲート酸化膜６、ゲート電極７、ｎ型ソース領域８、絶縁膜９、ソース電極１０、ドレイン電極１１については、実施の形態１と同様であるので、図１と同じ符号を付している。
【０１０７】
図２３に示す半導体装置の製造方法について説明する。まず、実施の形態２と同様に、面方位（１００）で十分に高濃度のｎ型半導体基板２１を用意する。このｎ型半導体基板２１の上に、たとえばリンの不純物濃度が４．４６×１０15ｃｍ-3程度であるｎ型シリコン層２３を、たとえば２５μｍエピタキシャル成長させる。つぎに、たとえばリンの不純物濃度が４．１×１０15ｃｍ-3程度であるｎ型シリコン層２４を、たとえば２５μｍエピタキシャル成長させる。
【０１０８】
以降の工程は、実施の形態２と同様である。すなわち、酸化膜をマスクとして、トレンチを形成する。ついで、トレンチの内にボロンドープのｐ型半導体をエピタキシャル成長させて、トレンチをｐ型半導体で埋設する。その際、マスク（酸化膜）の上面よりも高くなるまでｐ型半導体のエピタキシャル成長層を成長させる。このトレンチ内に埋め込まれたｐ型半導体が超接合層のｐ型仕切り領域２７となる。また、上述したｎ型シリコン層２３とｎ型シリコン層２４とがｐ型仕切り領域２７と超接合層を形成する。また、ｎ型シリコン層２３とｎ型シリコン層２４とがｎ型ドリフト領域を形成する。
【０１０９】
そして、ＣＭＰ（化学機械研磨）および酸化膜エッチングなどにより並列ｐｎ接合の表面を平坦化し、超接合半導体基板２８を形成する。このとき、超接合半導体基板２８の超接合層の厚さを、たとえば４７μｍとする。その後は、実施の形態１に示した従来技術と同様にしてＭＯＳＦＥＴを形成する。
【０１１０】
上述した超接合半導体基板のオン抵抗は、約５ｍΩｃｍ2となっている。図２３の半導体装置と従来技術の半導体装置の耐圧とオン抵抗の関係を比較すると、図２３の半導体装置の方が、耐圧の値の上昇に対してオン抵抗の値の上昇する割合が小さく、従来の基板構造を有する半導体装置に比べて耐圧−オン抵抗のトレードオフ特性が優れている。これは、超接合層のリン濃度を、上述した式（５）（実施の形態２参照）で表される数値の範囲で形成したためである。
【０１１１】
つぎに、図２３の半導体装置と従来技術の半導体装置の耐圧波形を示す。図２４は、図２３の半導体装置と従来技術の半導体装置の耐圧波形を示すグラフである。図２４において、縦軸はドレイン電流密度（Ａ／ｃｍ2）、横軸はドレイン電圧（Ｖ）を示す。符号２４０１は、図２３の半導体装置において、超接合層の表面リン濃度を４．１×１０16ｃｍ-3とし、ｐ型仕切り領域２７のボロン濃度を、下記式（９）に適合するように変更した場合の耐圧波形である。また、符号２４０２は、ｐ型仕切り領域２７の不純物量とｎ型ドリフト領域の不純物量を等しくした従来技術の半導体装置の耐圧波形である。
【０１１２】
【数７】
2008159601.tif 000009
【０１１３】
ただし、Ｎ2-superjunctionはｐ型仕切り領域２７の不純物濃度の平均値、Ｄ2-superjunctionはｐ型仕切り領域２７の体積、Ｎ1-superjunctionはｎ型ドリフト領域の不純物濃度の平均値、Ｄ1-superjunctionはｎ型ドリフト領域の体積である。
【０１１４】
従来技術の半導体装置の場合、高電圧が印加され、半導体装置がアバランシェ状態に入るとすぐに（図２４では、ドレイン電流密度が約０．３５Ａ／ｃｍ2となったとき）に破壊に至る。しかし、図２３に示した半導体装置の場合、半導体装置がアバランシェ状態に入った後も破壊することなく電流を流し続け、電流密度が６００Ａ／ｃｍ2程度となるまで破壊しないことがわかる。図示しないが、上記式（８）の係数１．０２を１．０３とした半導体装置について同様の測定をおこなったところ、６２０Ａ／ｃｍ2まで破壊しないことがわかった。
【０１１５】
つぎに、図２３の半導体装置と従来技術の半導体装置のターンオフ特性を示す。比較例として、ｐ型仕切り領域の不純物量とｎ型ドリフト領域の不純物量が等しい従来技術の半導体装置のターンオフ特性を示す。図２５は、図２３の半導体装置のターンオフ波形を示すグラフである。また、図２６は、従来技術の半導体装置のターンオフ波形を示すグラフである。図２５および図２６において、縦軸はドレイン電圧（Ｖ）およびドレイン電流密度（Ａ／ｃｍ2）、横軸は時間（ｔ）を示す。また、符号２５０１、２６０１は電流密度、符号２５０２、２６０２は電圧を示す。
【０１１６】
図２５に示すように、図２３に示した半導体装置は、約４００Ａ／ｃｍ2程度の大電流であっても、破壊することなくターンオフできる。一方、図２６に示すように、従来技術の半導体装置は、約１Ａ／ｃｍ2程度で破壊してしまう。すなわち、超接合層のｎ型層を２層化し、かつｐ層の不純物濃度を表面ｎ型層に対して２％以上の濃度に設定することによって、従来構造に比べアバランシェ破壊耐量を格段に向上させることができる。また、オン抵抗についても十分に低い値を達成することができる。
【０１１７】
（超接合層の変更例）
つづいて、超接合層の構造の変更例について説明する。上述した実施の形態２では、ｐ型仕切り領域２７がｎ型シリコン層２２内に突出していたが、これに限らず、様々な形で変更可能である。図２７〜図２９は、実施の形態２にかかる半導体装置の変更例を示す説明図である。図２７〜図２９に示す半導体装置は、ｎ型半導体基板２０１の上に、ｎ型シリコン層２０２、ｎ型シリコン層２０３、ｎシリコン層２０４がエピタキシャル成長で形成されている。各層の不純物濃度および厚さは、たとえば、実施の形態２と同様とする。
【０１１８】
また、図２７〜図２９に示す半導体装置には、トレンチにエピタキシャル成長で形成されたｐ型仕切り領域２０６、Ｐ型チャネル領域２０７、ｎ型ソース領域２０８、ｐ+ボディ領域２０９、ゲート酸化膜２１０、ソース領域２１１、ゲート電極２１２、ドレイン電極２１３が形成されている。
【０１１９】
実施の形態２の半導体装置では、ｐ型仕切り領域２７がｎ型シリコン層２２内に突出していた。すなわち、図２７の符号を用いると、ｎ型シリコン層２０４の厚さをＴｎ1、ｎ型シリコン層２０３の厚さをＴｎ2、ｎシリコン層２０２の厚さをＴｎ3、ｐ型仕切り領域２０６の厚さをＴｐとすると、Ｔｎ1＋Ｔｎ2＜Ｔｐ＜Ｔｎ1＋Ｔｎ2＋Ｔｎ3である。
【０１２０】
一方、図２７の半導体装置では、ｐ型仕切り領域２０６の端部の深さとｎ型シリコン層２０２の端部の深さとが同じになっている。すなわち、Ｔｐ＝Ｔｎ1＋Ｔｎ2である。また、図２８の半導体装置では、ｐ型仕切り領域２０６がｎ型シリコン層２０２を突き抜けて、ｎ型半導体基板２０１と接している。すなわち、Ｔｐ＝Ｔｎ1＋Ｔｎ2＋Ｔｎ3である。また、図２９の半導体では、ｐ型仕切り領域２０６がｎ型シリコン層２０２に達していない。すなわち、Ｔｎ1＜Ｔｐ＜Ｔｎ1＋Ｔｎ2である。
【０１２１】
図２７〜図２９の半導体装置は、図８〜図１３に示した実施の形態２の半導体装置の製造工程において、図１１に示したトレンチ形成時にトレンチの形成深さを変更することによって製造することができる。
【０１２２】
なお、図８〜図１３に示した実施の形態２の半導体装置の製造工程では、ｎ型半導体基板２１上にｎ型シリコン層２２，２３，２４をエピタキシャル成長で形成した後に、トレンチ２６を形成し、トレンチ２６内にｐ型半導体をエピタキシャル成長させて、ｐ型仕切り領域２７を形成した。しかし、これに限らず、たとえば、ｎ型半導体基板（または、ｎ型半導体層上に形成されたｎ型シリコン層）上にｐ型半導体層をエピタキシャル成長させ、ｐ型半導体層にトレンチを形成し、そのトレンチ内にｎ型シリコン層をエピタキシャル成長で形成してもよい。すなわち、ｎシリコン層より先にｐ型仕切り領域２７を形成してもよい。
【０１２３】
この方法によれば、トレンチ内にｐ型半導体をエピタキシャル成長させるのではなく、ｎ型半導体基板（または、ｎ型半導体層上に形成されたｎ型シリコン層）上にｐ型半導体層をエピタキシャル成長させるため、トレンチ深さのばらつきの影響を受けず、ｐ型仕切り領域の深さを均一にすることができる。
【０１２４】
また、上述した説明では、各ｎ型シリコン層の不純物濃度および厚さは、実施の形態２と同様としたが、これには限らない。たとえば、ｎ型シリコン層２０４の不純物濃度をＮ１、ｎ型シリコン層２０３の不純物濃度をＮ2、ｎ型シリコン層２０２の不純物濃度をＮ3として、Ｎ1＜Ｎ2かつＮ3＜Ｎ2とすることによって、半導体装置の耐圧とアバランシェ耐量とのトレードオフを向上させることができる。
【０１２５】
なお、以下の説明において、ｐ型仕切り領域２０６の不純物濃度をＰ0とする。また、ｎ型シリコン層２０４の厚さをＴｎ1、ｎ型シリコン層２０３の厚さをＴｎ2、ｎ型シリコン層２０２の厚さをＴｎ3、ｐ型仕切り領域２０６の厚さをＴｐとする。また、ｎ型シリコン層の幅をＷｎ、ｐ型仕切り領域２０６の厚さをＷｐとする。
【０１２６】
図３０は、図２７の半導体装置の不純物濃度をＮ1＜Ｎ2かつＮ3＜Ｎ2にした場合の電界強度分布を示すグラフである。図３１は、図２７の半導体装置の不純物濃度をＮ2＝Ｎ1にした場合の電界強度分布を示すグラフである。図３０および図３１において、縦軸はｐベース領域の表面からの厚さ方向の距離を示しており、Ｌ0〜Ｌ1はｐベース領域、Ｌ1〜Ｌ2はｎ型シリコン層２０４、Ｌ2〜Ｌ3はｎ型シリコン層２０３、Ｌ3〜Ｌ4はｎ型シリコン層２０２、Ｌ4〜Ｌ5はｎ型半導体基板２０１を示す。横軸は電界強度（Ｅ）であり、Ｅｃは臨界電界強度である。また、符号３００１，３１０１は、耐圧がドレイン〜ソース間にかかったときの電界強度分布、符号３００２，３１０２は、アバランシェ電流が流れたときの電界強度分布である。
【０１２７】
符号３００１で示すように、不純物濃度をＮ1＜Ｎ2かつＮ3＜Ｎ2にした場合、耐圧がドレイン〜ソース間にかかったとき、ｎ型シリコン層２０３に臨界電界強度Ｅｃに近い平坦な電界分布が生じる。一方、符号３１０１で示すように、不純物濃度をＮ2＝Ｎ1にした場合、耐圧がドレイン〜ソース間にかかってもｎ型シリコン層２０３には平坦な電界分布が生じていない。すなわち、不純物濃度をＮ1＜Ｎ2かつＮ3＜Ｎ2とすることによって、ドレイン〜ソース間電圧が増えて耐圧が向上している。
【０１２８】
一方、符号３００２，３１０２で示すように、アバランシェ電流が流れたときはどちらのグラフにおいても、ｎ型シリコン層２０３では電界強度が若干低くなり、ｐベース領域２０７とｎ型シリコン層２０３との境界、およびｎ型シリコン層２０４とｎ型シリコン層２０５との境界で電界強度のピークとなっている。
【０１２９】
このように、不純物濃度をＮ1＜Ｎ2かつＮ3＜Ｎ2にした場合、不純物濃度をＮ2＝Ｎ1とした場合と比べ、耐圧が増える一方でアバランシェ耐量がほぼ同等であるため、耐圧とアバランシェ耐量とのトレードオフが向上していることがわかる。なお、最適なトレードオフを得るためには、不純物濃度Ｎ1，Ｎ2を下記式（１０）のようにするのがよい。これは、超接合層が電荷的に中性となり、耐圧とともにアバランシェ耐量も最適化できるからである。
【０１３０】
Ｗｎ・（Ｎ1・Ｔｎ1＋Ｎ2・Ｔｎ2）＝Ｗｐ・Ｐ0・Ｔｐ・・・（１０）
【０１３１】
ここで、ｎ型シリコン層の不純物濃度をＮ1＜Ｎ2＜Ｎ3とした場合の電界強度分布を図３２に示す。図３２は、図２７の半導体装置の不純物濃度をＮ1＜Ｎ2＜Ｎ3とした場合の電界強度分布を示すグラフである。図３２において、縦軸はｐベース領域２０１の表面からの厚さ方向の距離を示している。横軸は電界強度（Ｅ）であり、Ｅｃは臨界電界強度である。また、符号３２０１は、耐圧がドレイン〜ソース間にかかったときの電界強度分布、符号３２０２は、アバランシェ電流が流れたときの電界強度分布である。
【０１３２】
ｎ型シリコン層の不純物濃度がＮ1＜Ｎ2＜Ｎ3の場合においても、図３１に示したＮ1＝Ｎ2の場合と比較して、耐圧とアバランシェ耐量とのトレードオフが向上していることがわかる。ただし、Ｎ3については、下記式（１１）を満たすようにするのが望ましい。これは、不純物濃度Ｎ3を下記式（１１）以上とすると、空乏層がｎ型シリコン層２０３の途中で留まり、耐圧が低下してアバランシェ耐量とのトレードオフが悪化してしまうからである。
Ｎ3≦Ｐ0・（Ｗｐ・Ｔｐ）／（Ｗｎ・Ｔｎ3）・・・（１１）
【０１３３】
また、ｎ型シリコン層の不純物濃度をＮ1＞Ｎ2とした場合の電界強度分布を図３３に示す。図３３は、図２７の半導体装置の不純物濃度をＮ1＞Ｎ2とした場合の電界強度分布を示すグラフである。縦軸および横軸が示す数値については、図３２と同様である。また、符号３３０１は、耐圧がドレイン〜ソース間にかかったときの電界強度分布、符号３３０２は、アバランシェ電流が流れたときの電界強度分布である。
【０１３４】
符号３３０１で示すように、Ｎ1＞Ｎ2とした場合、ｐベース領域２０７とｎシリコン層２０５とのｐｎ接合界面で臨界強度となっており、以降第１主面側からの距離が長くなるとともに電界が弱まっている。このため、空乏層が広がりにくく、耐圧が落ちてしまうので好ましくない。
【０１３５】
以上説明したように、図２７の半導体装置において耐圧とアバランシェ耐性の最適なトレードオフを得るためには、不純物濃度をＮ1＜Ｎ2かつＮ3＜Ｎ2とし、さらに上記式（９）に適合するようにするのが望ましい。
【０１３６】
また、実施の形態２にかかる半導体装置（Ｔｎ1＋Ｔｎ2＜Ｔｐ＜Ｔｎ1＋Ｔｎ2＋Ｔｎ3）についても、上述した耐圧−アバランシェ耐性のトレードオフとｎシリコン層の不純物濃度との関係は成り立つが、耐圧を低下させないためには、ＴｐをＴｐ≦Ｔｎ1＋Ｔｎ2＋０．５・Ｔ３とするのが望ましい。
【０１３７】
また、図２８の半導体装置（Ｔｐ＝Ｔｎ1＋Ｔｎ2＋Ｔｎ3）についても、上述した耐圧−アバランシェ耐性のトレードオフとｎシリコン層の不純物濃度との関係は成り立つが、最適なトレードオフを得るためには、Ｎ1＜Ｎ2かつＮ3＜Ｎ2とし、かつ下記式（１２）を満たすようにする。また、耐圧を低下させないためには、ＴｐをＴｐ≦Ｔｎ1＋Ｔｎ2＋０．５・Ｔ３とするのが望ましい。
Ｗｎ・（Ｎ1・Ｔｎ1＋Ｎ2・Ｔｎ2＋Ｎ3・Ｔｎ3）＝Ｗｐ・Ｐ0・Ｔｐ・・・（１２）
【０１３８】
さらに、図２９の半導体装置（Ｔｎ1＋Ｔｎ2＋Ｔｎ3＜Ｔｐ＜Ｔｎ1＋Ｔｎ2＋Ｔｎ3＋Ｔｎ0）についても、上述した耐圧−アバランシェ耐性のトレードオフとｎシリコン層の不純物濃度との関係は成り立つが、耐圧を低下させないためには、ＴｐをＴｐ≧０．９・（Ｔｎ1＋Ｔｎ2）とするのが望ましい。
【０１３９】
（非活性領域への適用）
上述した説明では、半導体装置の活性部についてのみ説明したが、半導体装置の非活性領域に対して、本発明を適用してもよい。本発明を適用することによって、非活性領域耐圧を活性領域耐圧よりも向上させ、耐圧が活性領域律速にすることができる。その結果、活性領域の耐圧とアバランシェ耐量を保持する半導体装置を得ることができる。
【０１４０】
図３４は、本発明を非活性領域にも適用した半導体装置の構造を示す説明図である。符号２０１〜２１３は、図２７〜図２９と同様であるので、説明を省略する。図３４の半導体装置において、超接合層の構造（ｐ型仕切り領域２０６がｎ型シリコン層内に突出する形状）は、実施の形態２と同様である。すなわち、ｎ型シリコン層２０４の厚さをＴｎ1、ｎ型シリコン層２０３の厚さをＴｎ2、ｎ型シリコン層２０２の厚さをＴｎ3とし、ｐ型仕切り領域２０６の厚さをＴｐとすると、Ｔｎ1＋Ｔｎ2＜Ｔｐ＜Ｔｎ1＋Ｔｎ2＋Ｔｎ3となっている。
【０１４１】
非活性領域２１４は、半導体装置の破壊を防ぐために形成された活性領域２１５の耐圧構造部である。活性領域２１５の外端部に設けられたｐチャネル領域２０７ａとｐ+ボディ領域２０９ａには、ｎ型ソース領域２０８が形成されず、トランジスタとして機能しない。このため、非活性領域２１４には電流が流れない。
【０１４２】
終端部２１７は、厚いフィールド絶縁膜２１６上を外端部に向かって形成され、ソース電極２１１から延びるフィールドプレートとして機能する。非活性領域２１４の縁部は、ストッパ電極２１９によって覆われている。ストッパ電極２１９は、非活性領域２１４の縁部の表面層に設けられたｎ+型半導体領域２０８に接している。
【０１４３】
図３４の半導体装置の製造方法について説明する。まず、実施の形態２の半導体装置と同様に十分に高濃度のｎ型半導体基板２０１に、ｎ型シリコン層２０２，２０３，２０４を順にエピタキシャル成長させる（図１０参照）。つぎに、ｎ型シリコン層２０３の表面に酸化膜３０１を堆積し、トレンチ３０２を形成する（図１１参照）。その後、トレンチ３０２内部にｐ型仕切り領域２０６をエピタキシャル成長で形成する（図１２参照）。このとき、ｎ型シリコン層とｐ型半導体層の幅を、それぞれ６μｍとする。そして、酸化膜３０１を除去し、表面を平坦化する（図１３参照）。
【０１４４】
これより後は、通常のＭＯＳ工程に従って表面構造を形成する。非活性領域２１４については、フィールド絶縁膜２１６（例えば、酸化膜として膜厚１．６ｕｍ〜２．７ｕｍ）を堆積し、その上にストッパ電極２１９を形成すればよい。
【０１４５】
ここで、ｎ型シリコン層２０５の平均不純物濃度をＮ1、ｎ型シリコン層２０４の平均不純物濃度をＮ2、ｎ型シリコン層２０３の平均不純物濃度をＮ3とすると、下記式（１３）および（１４）をともに満たすように各層を形成する。
Ｎ1＜Ｎ2・・・（１３）
Ｎ3＜Ｎ2・・・（１４）
【０１４６】
ここで、Ｎ1＜Ｎ2とする理由は、表面に近いｎ型シリコン層２０５の不純物濃度Ｎ1を下げることによって、超接合層の表面実効濃度を下げて半導体装置表面での電界集中を抑え、非活性領域２１４の耐圧を向上させるためである。また、Ｎ3＜Ｎ2とする理由は、超接合層の第２主面に最も近いバルク領域の実効濃度を下げることによってリサーフ型構造を形成し、非活性領域２１４の耐圧をさらに向上させるためである。
【０１４７】
ここで、ｐ型仕切り領域２０６の平均不純物濃度をＰ0とすると、超接合層の表面ならびに第２主面側バルク領域でリサーフ型構造をつくるためには、下記式（１５）および（１６）をともに満たすようにする。
Ｎ1＜Ｐ0・・・（１５）
Ｎ3＜Ｐ0・・・（１６）
【０１４８】
ただし、活性領域２１５の耐圧を、非活性領域２１４の耐圧の０．７倍以上とするとともに、耐圧とアバランシェ耐量が活性領域律速となるためには、さらに、下記式（１７）および（１８）をともに満たすようにする。なお、ＮＳJ1はｎ型シリコン層２０２〜２０４の平均不純物濃度である。
０．５≦Ｎ1／Ｎ2≦０．８・・・（１７）
０．８≦Ｐ0／ＮＳJ1≦１．３・・・（１８）
【０１４９】
また、オン抵抗（ＲｏｎＡ）の上昇をＮ2＝Ｎ3の場合と比べて５％以内に抑えるためには、下記式（１９）を満たすようにする。
０．４≦Ｎ3／Ｎ2≦０．８・・・（１９）
【０１５０】
例えば、０．４≦Ｎ3／Ｎ2≦０．８を満たす例として、Ｎ1＝２．５×１０15／ｃｍ3，Ｎ2＝４．０×１０15／ｃｍ3，Ｎ3＝２．０×１０15／ｃｍ3，Ｔｎ1＝１５ｕｍ，Ｔｎ2＝３０ｕｍ，Ｔｎ3＝１０ｕｍとした際の活性領域２１５と非活性部２１４の耐圧とＰ0／ＮＳJ1との関係を、図３５に示す。図３５は、活性領域と非活性領域の耐圧とＰ0／ＮＳJ1の関係を示すグラフである。図３５において、縦軸は耐圧（Ｖ）、横軸はＰ0／ＮＳJ1比を示す。また、符号３５０１は活性領域２１５の耐圧、符号３５０２は非活性領域２１４の耐圧を示す。Ｐ0／ＮＳJ1比が０．８≦Ｐ0／ＮＳJ1≦１．３の範囲で活性領域耐圧５００Ｖ〜６８０Ｖ程度（非活性領域耐圧はさらに＋２０Ｖ〜＋５０Ｖ程度高耐圧）が得られることがわかる。
【０１５１】
また、ドレイン〜ソース間にオフ耐圧がかかった場合の図３４の半導体装置の電気的状態を図３６に示す。図３６は、ドレイン〜ソース間にオフ耐圧がかかった際の図３４の半導体装置の電気的状態を示す説明図である。図３６において、符号３６０１は半導体装置内の電位を、符号３６０２は半導体装置内の電界を、符号３６０３は半導体装置内の衝突電離量を示す。
【０１５２】
符号３６０１に示すように、等電位線は非活性領域２１４の表面でほぼ均等に広がり、表面での電界集中が抑えられる。また、符号３６０２に示すように、電界が集中する箇所（図中Ｍ）は活性領域２１５のバルク領域である。また、符号３６０３に示すように、アバランシェモードで電子正孔対が生成する場所も活性領域２１５のバルク領域である。すなわち、図３４の半導体装置の耐圧は活性領域律速であり、活性領域が非活性領域よりも先にアバランシェモードに入っている。
【０１５３】
また、図３４の半導体装置のオン抵抗（ＲｏｎＡ）とＰ0／ＮＳJ1との関係を図３７に示す。図３７は、図３４の半導体装置のＲｏｎＡとＰ0／ＮＳJ1の関係を示すグラフである。図３７において、縦軸はオン抵抗（Ω・ｃｍ2）、横軸はＰ0／ＮＳJ1比を示す。図３７に示すように、図３４の半導体装置のオン抵抗は、Ｐ0／ＮＳJ1比が０．８≦Ｐ0／ＮＳJ1≦１．３の範囲において１７ｍΩ・ｃｍ2程度以下となる。
【０１５４】
また、図３４の半導体装置のアバランシェ耐性とＰ0／ＮＳJ1との関係を図３８に示す。図３８は、図３４の半導体装置のアバランシェ耐性とＰ0／ＮＳJ1の関係を示すグラフである。図３８において、縦軸はアバランシェ耐性（Ａ／ｃｍ2）、横軸はＰ0／ＮＳJ1比を示す。図３８に示すように、図３４の半導体装置のアバランシェ耐性は、Ｐ0／ＮＳJ1比が０．８≦Ｐ0／ＮＳJ1≦１．３の範囲において１５００Ａ／ｃｍ2以上なる。
【０１５５】
なお、図３４の半導体装置の超接合層の構造は、実施の形態２と同様であるとしたが、これには限らない。たとえば、図３９に示すように、ｐ型仕切り領域２０６がｎ型シリコン層２０２を突き抜けて、ｎ型半導体基板２０１と接するようにし、Ｔｐ＝Ｔｎ1＋Ｔｎ2＋Ｔｎ3としてもよい。
【０１５６】
図３９は、図３４の半導体装置の変更例を示す説明図である。図３９の半導体装置においても、各層の不純物濃度と半導体装置の特性との関係は、上記式（１３）〜（１９）を適用することができる。また、ドレイン〜ソース間にオフ耐圧がかかった際の電気的状態を図３６に、オン抵抗（ＲｏｎＡ）とＰ0／ＮＳJ1との関係は図３７に、アバランシェ耐性とＰ0／ＮＳJ1との関係は図３８に示したとおりである。
【０１５７】
また、図３９の半導体装置の活性領域２１５と非活性部２１４の耐圧とＰ0／ＮＳJ1との関係を図４０に示す。図４０は、図３９の半導体装置の活性領域と非活性領域の耐圧とＰ0／ＮＳJ1の関係を示すグラフである。図４０は、上記式（Ｌ７：０．４≦Ｎ3／Ｎ2≦０．８）を満たす例として、たとえば、Ｎ1＝２．５ｅ１５／ｃｍ３，Ｎ2＝４．０ｅ１５／ｃｍ３，Ｎ3＝２．０ｅ１５／ｃｍ３，Ｔｎ1＝１５ｕｍ，Ｔｎ2＝３０ｕｍ，Ｔｎ3＝１０ｕｍとした際の活性領域２１５と非活性部２１４の耐圧とＰ0／ＮＳJ1との関係示している。
【０１５８】
また、図４０において、縦軸は耐圧（Ｖ）、横軸はＰ0／ＮＳJ1比を示す。また、符号４００１は活性領域２１５の耐圧、符号４００２は非活性領域２１４の耐圧を示す。Ｐ0／ＮＳJ1比が０．８≦Ｐ0／ＮＳJ1≦１．３の範囲で活性領域耐圧６００Ｖ〜７８０Ｖ程度（非活性領域耐圧はさらに＋４０Ｖ〜＋６０Ｖ程度高耐圧）が得られることがわかる。
【０１５９】
また、たとえば、ｐ半導体層２０６をｎ型半導体基板２０１の内部まで達するようにしてもよい。すなわち、ｎ型半導体基板２０１の厚さをＴｎ0、ｎ型シリコン層２０４の厚さをＴｎ1、ｎ型シリコン層２０３の厚さをＴｎ2、ｎシリコン層２０２の厚さをＴｎ3、ｐ型仕切り領域２０６の厚さをＴｐとすると、Ｔｎ1＋Ｔｎ2＋Ｔｎ3＜Ｔｐ＜Ｔｎ0＋Ｔｎ1＋Ｔｎ2＋Ｔｎ3とする。
【０１６０】
この場合においても、各層の不純物濃度と半導体装置の特性との関係は、上記式（１３）〜（１９）を適用することができる。また、活性領域２１５と非活性部２１４の耐圧とＰ0／ＮＳJ1との関係は図４０と同様である。また、ドレイン〜ソース間にオフ耐圧がかかった際の電気的状態は図３６に、オン抵抗（ＲｏｎＡ）とＰ0／ＮＳJ1との関係は図３７に、アバランシェ耐性とＰ0／ＮＳJ1との関係は図３８に示したとおりである。
【０１６１】
また、たとえば、ｐ型仕切り領域２０６の端部の深さとｎ型シリコン層２０３の端部の深さを同じとし、Ｔｐ＝Ｔｎ1＋Ｔｎ2としてもよい（図２７参照）。この場合においても、各層の不純物濃度と半導体装置の特性との関係は、上記式（１３）〜（１９）を適用することができる。また、活性領域２１５と非活性部２１４の耐圧とＰ0／ＮＳJ1との関係は図３５と同様である。また、ドレイン〜ソース間にオフ耐圧がかかった場合の電気的状態は図３６に、オン抵抗（ＲｏｎＡ）とＰ0／ＮＳJ1との関係は図３７に、アバランシェ耐性とＰ0／ＮＳJ1との関係は図３８に示したとおりである。
【０１６２】
さらに、たとえば、ｐ型仕切り領域２０６がｎ型シリコン層２０２に達しない、すなわち、Ｔｎ1＜Ｔｐ＜Ｔｎ1＋Ｔｎ2としてもよい（図２９参照）。この場合においても、各層の不純物濃度と半導体装置の特性との関係は、上記式（１３）〜（１９）を適用することができる。ただし、活性領域２１５の耐圧を、非活性領域２１４の耐圧の０．７倍以上とするとともに、耐圧とアバランシェ耐量が活性領域律速となるためには、上記式（１７）および（１８）に加え、下記式（２０）を満たすようにする。
１＞Ｔｐ／（Ｔｎ1＋Ｔｎ2）≧０．９５・・・（２０）
【０１６３】
また、活性領域２１５と非活性部２１４の耐圧とＰ0／ＮＳJ1との関係は図３５と同様である。また、ドレイン〜ソース間にオフ耐圧がかかった際の電気的状態は図３６に、オン抵抗（ＲｏｎＡ）とＰ0／ＮＳJ1との関係は図３７に、アバランシェ耐性とＰ0／ＮＳJ1との関係は図３８に示したとおりである。
【０１６４】
以上説明したように、半導体装置および半導体装置の製造方法によれば、トレンチ底部の電界強度を弱めることにより、半導体装置の耐圧を高め、同時に半導体装置のオン電圧を低下させることができる。
【産業上の利用可能性】
【０１６５】
以上のように、本発明にかかる半導体装置および半導体装置の製造方法は、大電力用半導体素子の製造に有用であり、特に、超接合層をドリフト部に有するＭＯＳＦＥＴやＩＧＢＴやバイポーラトランジスタなどの高耐圧化とオン特性の改善を両立させることのできる半導体装置に適している。
【図面の簡単な説明】
【０１６６】
【図１】この発明の実施の形態１にかかる半導体装置の構成の一例について示す説明図である。
【図２】図１に示した半導体装置の製造途中の構成について示す断面図である。
【図３】図１に示した半導体装置の製造途中の構成について示す断面図である。
【図４】図１に示した半導体装置の製造途中の構成について示す断面図である。
【図５】図１に示した半導体装置の製造途中の構成について示す断面図である。
【図６】図１に示した半導体装置の製造途中の構成について示す断面図である。
【図７】オン抵抗と耐圧の関係について示すグラフである。
【図８】実施の形態２の半導体装置の製造途中の構成を示す断面図である。
【図９】実施の形態２の半導体装置の製造途中の構成を示す断面図である。
【図１０】実施の形態２の半導体装置の製造途中の構成を示す断面図である。
【図１１】実施の形態２の半導体装置の製造途中の構成を示す断面図である。
【図１２】実施の形態２の半導体装置の製造途中の構成を示す断面図である。
【図１３】実施の形態２の半導体装置の製造途中の構成を示す断面図である。
【図１４】実施の形態３半導体装置の製造途中の構成について示す断面図である。
【図１５】実施の形態３半導体装置の製造途中の構成について示す断面図である。
【図１６】実施の形態３半導体装置の製造途中の構成について示す断面図である。
【図１７】実施の形態３半導体装置の製造途中の構成について示す断面図である。
【図１８】実施の形態３半導体装置の製造途中の構成について示す断面図である。
【図１９】図１に示した半導体装置のボロンの割合と耐圧の関係について示すグラフである。
【図２０】厚さ方向に対する電界強度の関係について示すグラフである。
【図２１】実施の形態２の製造方法により製造された半導体装置の電界強度分布について示すグラフである。
【図２２】実施の形態３の製造方法により製造された半導体装置の電界強度分布について示すグラフである。
【図２３】実施の形態２の半導体装置の変更例を示す説明図である。
【図２４】図２３の半導体装置と従来技術の半導体装置の耐圧波形を示すグラフである。
【図２５】図２３の半導体装置のターンオフ波形を示すグラフである。
【図２６】従来技術の半導体装置のターンオフ波形を示すグラフである。
【図２７】実施の形態２にかかる半導体装置の変更例を示す説明図である。
【図２８】実施の形態２にかかる半導体装置の変更例を示す説明図である。
【図２９】実施の形態２にかかる半導体装置の変更例を示す説明図である。
【図３０】図２７の半導体装置の不純物濃度をＮ1＜Ｎ2かつＮ3＜Ｎ2にした場合の電界強度分布を示すグラフである。
【図３１】図２７の半導体装置の不純物濃度をＮ2＝Ｎ1にした場合の電界強度分布を示すグラフである。
【図３２】図２７の半導体装置の不純物濃度をＮ1＜Ｎ2＜Ｎ3とした場合の電界強度分布を示すグラフである。
【図３３】図２７の半導体装置の不純物濃度をＮ1＞Ｎ2とした場合の電界強度分布を示すグラフである。
【図３４】本発明を非活性領域にも適用した半導体装置の構造を示す説明図である。
【図３５】活性領域と非活性領域の耐圧とＰ0／ＮＳJ1の関係を示すグラフである。
【図３６】ドレイン〜ソース間にオフ耐圧がかかった際の図３４の半導体装置内の電気的状態を示す説明図である。
【図３７】図３４の半導体装置のＲｏｎＡとＰ0／ＮＳJ1の関係を示すグラフである。
【図３８】図３４の半導体装置のアバランシェ耐性とＰ0／ＮＳJ1の関係を示すグラフである。
【図３９】図３４の半導体装置の変更例を示す説明図である。
【図４０】図３９の半導体装置の活性領域と非活性領域の耐圧とＰ0／ＮＳJ1の関係を示すグラフである。
【図４１】縦型ＭＯＳＦＥＴの構造の一例を示す説明図である。
【図４２】縦型ＩＧＢＴの構造の一例を示す説明図である。
【図４３】トレンチゲートＭＯＳＦＥＴとトレンチを形成してないダイオード構造のアバランシェ降伏時の電界強度分布について示すグラフである。
【符号の説明】
【０１６７】
１  ｎ型半導体基板
２  ｎ型ドリフト領域
３  ｐ型仕切り領域
４  ｐ型チャネル領域
５  トレンチ
６  ゲート酸化膜
７  ゲート電極
８  ｎ型ソース領域
９  絶縁膜
１０  ソース電極
１１  ドレイン電極
１２  超接合半導体基板
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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