(57)【要約】【課題】従来の半導体装置では、メモリ回路のトグル率を効率良く向上させるために、外部からテストパターン等を入力しなければならず、高機能の装置を用いなければダイナミックＢＴにおけるトグル率を向上させることが困難である問題があった。【解決手段】本発明にかかるテスト制御回路４は、ＢＩＳＴ回路２Ａが実行するメモリテストの終了を検出し、リセット信号を出力する検出器１２と、リセット信号に基づきＢＩＳＴ回路２Ａを繰り返し動作させるＢＩＳＴ回路コントローラ１３とを有することを特徴とするものである。【選択図】図１
2008084461.tif 000002
【特許請求の範囲】
【請求項１】
ＢＩＳＴ回路が実行するメモリテストの終了を検出し、リセット信号を出力する検出器と、
前記リセット信号に基づき前記ＢＩＳＴ回路を繰り返し動作させるＢＩＳＴ回路コントローラとを有することを特徴とするテスト制御回路。
【請求項２】
前記テスト制御回路は、さらに所定時間ごとにリセット信号を出力する周期カウンタを有し、前記検出器は、前記周期カウンタが出力するリセット信号と前記メモリテストの終了の検出に基づき出力されるリセット信号とのいずれか一方に基づき前記リセット信号を出力することを特徴とする請求項１に記載のテスト制御回路。
【請求項３】
前記検出器は、前記ＢＩＳＴ回路が出力するメモリのアドレスが所定時間変化しないことを検出することで前記メモリテストの終了を検出することを特徴とする請求項１に記載のテスト制御回路。
【請求項４】
前記検出器は、前記ＢＩＳＴ回路が出力するメモリのアドレスのうち最大のアドレスを検出することで前記メモリテストの終了を検出することを特徴とする請求項１に記載のテスト制御回路。
【請求項５】
前記検出器は、前記ＢＩＳＴ回路が出力するテスト終了信号を検出することで前記メモリテストの終了を検出することを特徴とする請求項１に記載のテスト制御回路。
【請求項６】
前記ＢＩＳＴ回路は、配置されるメモリに応じて複数個が配置され、前記検出回路は、複数のＢＩＳＴ回路のうち最も大きなアドレス値を生成する前記ＢＩＳＴ回路の動作に応じて前記リセット信号を生成し、前記ＢＩＳＴ回路コントローラは、前記リセット信号に基づき前記複数のＢＩＳＴ回路を繰り返し動作させることを特徴とする請求項１乃至５のいずれか１項に記載のテスト制御回路。
【請求項７】
前記ＢＩＳＴ回路は、配置されるメモリに応じて複数個が配置され、前記検出回路は、複数のＢＩＳＴ回路がそれぞれ実行する前記メモリテストが全て終了したことに基づき前記リセット信号を生成し、前記ＢＩＳＴ回路コントローラは、前記リセット信号に基づき前記複数のＢＩＳＴ回路を繰り返し動作させることを特徴とする請求項１乃至５のいずれか１項に記載のテスト制御回路。
【請求項８】
前記ＢＩＳＴ回路は、配置されるメモリに応じて複数個が配置され、前記検出回路及び前記ＢＩＳＴ回路コントローラは、複数のＢＩＳＴ回路のそれぞれに対応して配置され、前記ＢＩＳＴ回路コントローラは、対応して配置される前記ＢＩＳＴ回路をそれぞれ繰り返し動作させることを特徴とする請求項１乃至５のいずれか１項に記載のテスト制御回路。
【請求項９】
前記テスト制御回路は、さらに前記ＢＩＳＴ回路に接続される不揮発性メモリを有し、当該不揮発性メモリに実行したテストの結果を保存することを特徴とする請求項１乃至８のいずれか１項に記載のテスト制御回路。
【請求項１０】
前記テスト制御回路は、さらにクロック信号を生成する発振器を有し、前記テスト制御回路と、前記ＢＩＳＴ回路と、前記ＢＩＳＴ回路によってテストされるメモリとは、前記クロック信号に基づき動作することを特徴とする請求項１乃至９のいずれか１項に記載のテスト制御回路。
【請求項１１】
前記発振器は、前記テスト制御回路の外部から入力されるイネーブル信号に応じて動作することを特徴とする請求項１０に記載のテスト制御回路。
【請求項１２】
請求項１乃至１１のいずれか１項に記載される前記テスト制御回路と、前記ＢＩＳＴ回路と、前記ＢＩＳＴ回路によってテストされるメモリと、が同一の半導体基板に形成されることを特徴とする半導体装置。
【請求項１３】
前記半導体装置は、さらに外部端子を有し、当該外部端子に供給される定電圧に基づき動作モードが設定され、当該動作モードがバーンインモードである場合に、前記テスト制御回路の動作に基づき前記ＢＩＳＴ回路及び前記メモリを動作させることを特徴とする請求項１２に記載の半導体装置。
【請求項１４】
メモリと当該メモリのテストを実行するＢＩＳＴ回路とを有する半導体装置のテスト制御方法であって、
前記ＢＩＳＴ回路が実行するテストの終了を検出し、
当該検出結果に基づき前記ＢＩＳＴ回路を繰り返し動作させることを特徴とする半導体装置のテスト制御方法。
【請求項１５】
前記テストの終了は、前記ＢＩＳＴ回路が出力するメモリのアドレスが所定時間変化しないことを検出することで行われることを特徴とする請求項１４に記載の半導体装置のテスト制御方法。
【請求項１６】
前記テストの終了は、前記ＢＩＳＴ回路が出力するメモリのアドレスのうち最大のアドレスを検出することで行われることを特徴とする請求項１４に記載の半導体装置のテスト制御方法。
【請求項１７】
前記テストの終了は、前記ＢＩＳＴ回路が出力するテスト終了信号を検出することで行われることを特徴とする請求項１４に記載の半導体装置のテスト制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はテスト制御回路に関し、特にテストの終了を検出し、テストを繰り返し実行させるテスト制御回路に関する。
【背景技術】
【０００２】
半導体装置では、製品寿命の予測や出荷後の動作保証のためにバーンインテスト（以下、場合に応じてＢＴと称す）と呼ばれるテストが行われる。このバーンインテストは、電源が供給され動作可能な状態の半導体装置を高温環境下に所定時間放置し、その後の動作を確認するものである。そして、高温の環境を作るためにバーンインテスト装置が用いられる。また、近年ではテストの条件に応じて様々なバーンテストが提案されている。例えば、スタティックＢＴ、ダイナミックＢＴ、モニタＢＴなどである。
【０００３】
スタティックＢＴは、半導体装置に電源を印可し動作可能な状態とするが、入力端子をプルアップ又はプルダウンするなどして電気的に固定する。つまり、スタティックＢＴでは、半導体装置は、動作可能でありながら内部回路の状態は固定される。外部から半導体装置に電源を印加することとスタティックな信号を入力するだけのため、低機能なバーンインテスト装置を使用することが可能である。
【０００４】
ダイナミックＢＴは、半導体装置に電源を印可し動作可能な状態とし、入力信号としてクロック信号とテストパターンとを与え、内部回路をトグルさせる。つまり、ダイナミックＢＴでは、スタティックＢＴよりも半導体装置の負荷が大きくなる。このような高負荷のバーンインテストを行うことで、ダイナミックＢＴが行われた半導体装置は、スタティックＢＴでテストされた半導体装置よりも高い信頼性を保証することが可能である。しかしながら、ダイナミックＢＴでは、外部からクロック信号とテストパターンとを入力する必要があるため、クロック信号とテストパターンとを入力する機能を有する高機能なバーンインテスト装置が要求される。
【０００５】
モニタＢＴは、ダイナミックＢＴ中にそのテスト結果を測定するものである。つまり、モニタＢＴでは、ダイナミックＢＴで使用されるバーンインテスト装置の機能に加えてテスト結果を測定する機能を有するバーンインテスト装置が必要になる。
【０００６】
このようなことから、バーンインテストによって、半導体装置のより高い信頼性を保証するためには、高機能なバーンインテスト装置を用いてテストを行う必要があることが分かる。しかしながら、高機能なバーンインテスト装置は、一般的に高価であって、大量に装置をそろえることが困難である問題があった。そこで、より負荷の大きなバーンインテストを低機能なバーンインテスト装置で実行する技術が特許文献１に開示されている。
【０００７】
特許文献１は、ダイナミックＢＴが可能な半導体装置が紹介されている。この従来例で示される半導体装置１００のブロック図を図１２に示す。図１２に示すように、半導体装置１００は、メモリ１０７、１０８を有し、このメモリをダイナミックＢＴ中に動作させるために第１の発振器１０１、第２の発振器１０３、フリップフロップ１０５、１０６を有している。第１の発振器１０１１と第２の発振器１０３とは、それぞれ異なる位相のクロック信号を出力する。そして、第１の発振器１０１が出力するクロック信号は、セレクタ１０２を介してフリップフロップ１０５、１０６に動作クロックとして与えられる。また、第２の発振器１０３が出力するクロック信号は、セレクタ１０４を介してフリップフロップ１０５の入力信号として与えられる。そして、フリップフロップ１０５、１０６は、メモリ１０７、１０８のスキャンチェーン回路として動作する。
【０００８】
つまり、半導体装置１００は、位相の異なる２つのクロック信号を用いて、メモリ１０７、１０８に対してランダムなアクセスパターンを半導体装置１００内で発生させるものである。そして、このランダムなアクセスパターンによって外部から信号を与えることなくダイナミックＢＴを実行する。
【特許文献１】特開平０９−７３９４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、従来例の半導体装置１００は、ランダムなアクセスパターンを２つのクロック信号の位相差に基づき生成しているため、生成されるクロック信号の位相差によっては、活性化されないメモリ素子が発生する可能性がある。つまり、半導体装置１００は、ダイナミックＢＴ中に全メモリ素子を効率よくトグルさせることができない問題がある。
【課題を解決するための手段】
【００１０】
本発明にかかるテスト制御回路は、ＢＩＳＴ回路が実行するメモリテストの終了を検出し、リセット信号を出力する検出器と、前記リセット信号に基づき前記ＢＩＳＴ回路を繰り返し動作させるＢＩＳＴ回路コントローラとを有することを特徴とするものである。
【００１１】
本発明にかかるテスト制御回路によれば、メモリを効率よくトグルさせるためにＢＩＳＴ回路を用い、ＢＩＳＴ回路コントローラによって、このＢＩＳＴ回路を繰り返し動作させることによって、長時間にわたってメモリ素子を効率よくトグルさせることが可能である。
【発明の効果】
【００１２】
本発明にかかるテスト制御回路によれば、低機能なバーンインテスト装置で半導体装置を高負荷で動作させることが可能である。
【発明を実施するための最良の形態】
【００１３】
実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。実施の形態１にかかるテスト制御回路４を有する半導体装置１のブロック図を図１に示す。図１に示すように、半導体装置１は、テスト制御回路４に加えて、第１のＢＩＳＴ（Build In Self Test）回路２Ａ、第１のメモリ３Ａ、第２のＢＩＳＴ回路２Ｂ、第２のメモリ３Ｂ、クロックセレクタ回路５、クロック分配網６、データセレクタ回路７を有している。
【００１４】
テスト制御回路４は、第１のＢＩＳＴ回路２Ａ、第２のＢＩＳＴ回路２Ｂを繰り返し動作させる制御を行う。また、テスト制御回路４は、第１のＢＩＳＴ回路２Ａ、第１のメモリ３Ａ、第２のＢＩＳＴ回路２Ｂ、第２のメモリ３Ｂを動作させるためのクロック信号を生成し、これらの回路にこのクロック信号を供給する。テスト制御回路４の詳細については後述する。
【００１５】
第１のＢＩＳＴ回路２Ａは、半導体装置１に内蔵され、ＢＩＳＴ回路自体でテストパターンを生成して、第１のメモリ３Ａのメモリテストを実行し、外部端子８ｅを介してそのテストの結果を出力するものである。なお、第１のＢＩＳＴ回路２Ａが実行するメモリテストでは、接続されるメモリのメモリ素子の全てに対して動作確認が行われる。また、第１のメモリ３Ａは、第１のＢＩＳＴ回路２Ａに接続され、データの記憶を行うメモリ素子が配列されるものである。第２のＢＩＳＴ回路２Ｂと第２のメモリ３Ｂは、第１のＢＩＳＴ回路２Ａと第１のメモリ３Ａと実質的に同じものである。なお、本実施の形態では、第１のメモリ３Ａは、第２のメモリ３Ｂよりも大きな容量を有している。すなわち、第１のメモリ３Ａは、第２のメモリ３Ｂよりも多くのワード線を有している。
【００１６】
クロックセレクタ回路５は、外部端子８ｃを介して入力される外部クロック信号とテスト制御回路４が生成するクロック信号とのうちいずれか一方を、外部端子９の電圧レベルに基づき選択し、出力する。クロック分配網６は、クロックセレクタ回路５が出力するクロック信号を第１のＢＩＳＴ回路２Ａ、第２のＢＩＳＴ回路２Ｂ、第１のメモリ３Ａ、第２のメモリ３Ｂに分配する。このとき、クロック分配網６は、各回路に到達するクロック信号の位相がほぼ同じなるように調節する。データセレクタ回路７は、外部端子８ａ及び外部端子８ｅを介して入力されるデータ信号とテスト制御回路４が出力するＢＩＳＴ制御信号とのうちいずれか一方を外部端子９の電圧レベルに応じて選択し、第１のＢＩＳＴ回路２Ａ及び第２のＢＩＳＴ回路２Ｂに出力する。
【００１７】
ここで、テスト制御回路４について詳細に説明する。テスト制御回路４は、発振器１０、周期カウンタ１１、検出器１２、ＢＩＳＴ回路コントローラ１３を有している。発振器１０は、例えばリングオシレータ等の回路であって、所定の周波数を有するクロック信号を出力する。この発振器１０は、外部端子９の電圧レベルをイネーブル信号として動作する。図１に示す例では、外部端子９が抵抗Ｒを介して電源電圧ＶＤＤにプルアップされているため、外部端子９の電圧レベルはハイレベル（例えば、電源電圧）となる。イネーブル信号は、外部端子９がハイレベルである場合にバーンインモードを示し、発振器１０が動作する。一方、外部端子９が抵抗を介して接地電圧ＶＳＳにプルダウンされている場合、外部端子９の電圧レベルはロウレベル（例えば、接地電位）となる。この場合にはイネーブル信号は通常動作モードを示し、発振器１０は動作を停止する。また、発振器１０が生成するクロック信号に基づいて周期カウンタ１１、検出器１２、ＢＩＳＴ回路コントローラ１３は動作する。
【００１８】
つまり、バーンインモードは、半導体装置１が、発振器１０が生成するクロック信号に基づき動作するモードである。このとき、クロックセレクタ回路５は、発振器１０が生成するクロック信号を出力し、データセレクタ回路７は、ＢＩＳＴ回路コントローラ１３の出力信号を選択して、出力する。これに対し、通常動作モードは、例えば外部端子８ｃから入力される外部クロック信号に基づき半導体装置１が動作するモードである。
【００１９】
周期カウンタ１１は、発振器１０が生成するクロック信号のクロック数をカウントし、所定の周期でリセット信号を出力する。検出器１２は、ＢＩＳＴ回路が実行しているメモリテストが終了したことを検出し、リセット信号を出力する。本実施の形態では、検出器１２は、テスト対象となるメモリのうち最大のワード数を有するメモリをテストするＢＩＳＴ回路からのアドレス信号に基づきテストの終了を検出する。図１に示す例では、第１のＢＩＳＴ回路２Ａが出力するアドレス信号に基づきテストの終了を検出する。なお、検出器１２が出力するリセット信号は、周期カウンタ１１が出力するリセット信号と検出器１２がメモリテストの終了を検出したことに基づき生成されるリセット信号との論理和に基づき生成されるものである。以下では、リセット信号を区別するために、周期カウンタ１１が出力するリセット信号を周期リセット信号と称し、検出器１２がメモリテストの終了を検出したことに基づき生成されるリセット信号を終了リセット信号と称す。そして、この周期リセット信号と終了リセット信号との論理和に基づき生成されるリセット信号を単にリセット信号と称す。
【００２０】
ＢＩＳＴ回路コントローラ１３は、検出器１２から出力されるリセット信号に基づき第１のＢＩＳＴ回路２Ａ及び第２のＢＩＳＴ回路２Ｂを制御する。本実施の形態では、ＢＩＳＴ回路コントローラ１３は、リセット信号のロウレベルからハイレベルへの切り替わりに応じて第１のＢＩＳＴ回路２Ａ及び第２のＢＩＳＴ回路２Ｂをリセットする。そして、第１のＢＩＳＴ回路２Ａ及び第２のＢＩＳＴ回路２Ｂは、このリセットに基づきテストの状態を初期状態とし、テストを最初から実行する。
【００２１】
周期カウンタ１１と検出器１２とについてより詳細な説明をする。周期カウンタ１１と検出器１２とのブロック図を図２に示す。図２に示すように、周期カウンタ１１は、例えば複数のフリップフロップを有するカウンタである。そして、周期カウンタ１１は、例えばカウントしているクロック数が所定の個数に達すると周期リセット信号を出力する。
【００２２】
検出器１２は、アドレスバッファ２０、ＥＸ−ＮＯＲ回路２１、ＢＩＳＴ終了カウンタ２２、ＯＲ回路２３を有している。アドレスバッファ２０は、例えばクロック信号の立ち上がりに応じて、その時点で第１のＢＩＳＴ回路２Ａが出力しているメモリのアドレスを保持する。ＥＸ−ＮＯＲ回路２１は、アドレスバッファ２０が出力するアドレス信号と、第１のＢＩＳＴ回路２Ａから出力されているアドレス信号との排他的論理和の反転信号を出力する。また、このＥＸ−ＮＯＲ回路２１が出力する信号は、カウンタリセット信号としてＢＩＳＴ終了カウンタ２２に出力される。つまり、カウンタリセット信号は、アドレスバッファ２０が出力するアドレス信号と、第１のＢＩＳＴ回路２Ａから出力されているアドレス信号とが一致していればハイレベルとなり、異なっている場合はロウレベルとなる。
【００２３】
ＢＩＳＴ終了カウンタ２２は、例えば複数のリセット付きフリップフロップを有するカウンタである。このリセット付きフリップフロップは、カウンタリセット信号がロウレベルである場合にリセット状態となり、ロウレベルを出力する。一方、カウンタリセット信号がハイレベルである場合にリセット付きフリップフロップのリセット状態が解除され、カウンタはクロック数をカウントする。そして、ＢＩＳＴ終了カウンタ２２は、例えば３０００個のクロックをカウントした場合に終了リセット信号を出力する。ＯＲ回路２３は、終了リセット信号と周期リセット信号との論理和に基づきリセット信号を出力する。つまり、ＯＲ回路２３の動作によって、リセット信号は、終了リセット信号と周期リセット信号とのうち少なくとも一方がハイレベルである場合にハイレベルとなる。
【００２４】
上記のような構成とすることにより、本実施の形態の検出器１２は、第１のＢＩＳＴ回路２Ａが出力するアドレス信号の値が所定の期間（例えば３０００クロック分の期間）の間変わらない場合にテストが終了したとして、これを検出する。なお、所定の期間は、ＢＩＳＴ終了カウンタ２２の構成を変えることによって所望のクロック数、すなわち所望の期間とすることができる。
【００２５】
本実施の形態にかかる半導体装置１は、バーンインテストにおけるバーンイン工程でテスト制御回路に基づき動作する。このバーンインテストについて説明する。バーンインテストのフローチャートを図３に示す。図３に示すように、バーンインテストは、大きく３つのステップに分かれる。まず、バーンインテストが開始されると、半導体装置１の良品判定が行われる（ステップＳ１）。ステップＳ１では、例えばテスタ等の装置を利用して半導体装置１が不良なく動作しているか否かを検査する。そして、半導体装置１に不良があった場合はその半導体装置１は廃棄され、不良がない場合はステップＳ２工程に進む。
【００２６】
ステップＳ２は、バーンイン工程であって、半導体装置１に電源を供給し、テスト制御回路４の動作に基づき第１のＢＩＳＴ回路２Ａ、第１のメモリ３Ａ、第２のＢＩＳＴ回路２Ｂ、第２のメモリ３Ｂを動作させる。そして、バーンイン工程では、半導体装置１は、バーンインテスト装置の中に入れられ、高温環境で動作することになる。バーンイン工程中の半導体装置１の動作についての詳細は後述する。
【００２７】
そして、ステップＳ２が終了すると、ステップＳ３でステップＳ１と同じ良品判定が行われる。ここのステップＳ３で半導体装置１が良品と判定された場合、その半導体装置１は、テストに合格したとしてテストは終了する。一方、ステップＳ３で不良品と判定され場合、その半導体装置１は廃棄されるか、バーンインテスト不合格の原因を調査するための解析用チップとなる。
【００２８】
ここで、バーンイン工程における半導体装置１の動作について説明する。このときの半導体装置１の動作を示すタイミングチャートを図４に示す。なお、図４では、ＢＩＳＴ回路のタイミングチャートとして、検出器１２にアドレス信号を供給する第１のＢＩＳＴ回路２Ａについてのみを示した。また、図４のクロック信号の波形は模式的なものであり、実際のクロック信号はさらに早い周波数である。また、上記説明では、外部端子８ａ〜８ｃ、８ｄ、８ｅは、特に何も接続されていなかったが、バーンインテスト装置で加熱する場合は、これらの端子に電圧負荷をかけるため、これらの端子をプルアップしておくことが好ましい。
【００２９】
図４を参照して半導体装置１の動作について説明する。まず、タイミングＴ１０で電源が立ち上がり、タイミングＴ１１で電源電圧が安定すると半導体装置１の動作が開始される。本実施の形態では、外部端子９がプルアップされているため、イネーブル信号はバーンインモードを示している。従って、タイミングＴ１１以降は、発振器１０が出力するクロック信号に基づき半導体装置１は動作する。そして、タイミングＴ１１から所定時間が経過したタイミングＴ１２で周期リセット信号が立ち上がる。
【００３０】
この周期リセット信号は、検出器１２を介してリセット信号となるため、タイミングＴ１２では、リセット信号が立ち上がる。そして、リセット信号の立ち上がりに応じて、ＢＩＳＴ回路コントローラ１３は、第１のＢＩＳＴ回路２Ａをリセットする。このリセットに応じて第１のＢＩＳＴ回路２Ａは、ＢＩＳＴの状態を初期状態に戻し、ＢＩＳＴを最初から実行する。また、このときのＢＩＳＴ回路コントローラ１３は、第１のＢＩＳＴ回路２Ａを制御するモードとなる。
【００３１】
続いて、タイミングＴ１３で第１のＢＩＳＴ回路２ＡのＢＩＳＴ動作が終了すると、検出器１２は、このＢＩＳＴの終了を検出し、終了リセット信号に基づきリセット信号を出力する。これによって、リセット信号が立ち上がる。そして、このリセット信号の立ち上がりに応じて、ＢＩＳＴ回路コントローラ１３は、第１のＢＩＳＴ回路２Ａをリセットする。このリセットに応じて第１のＢＩＳＴ回路２Ａは、ＢＩＳＴの状態を初期状態に戻し、ＢＩＳＴを最初から実行する。また、このときのＢＩＳＴ回路コントローラ１３は、第１のＢＩＳＴ回路２Ａを制御するモードとなる。
【００３２】
つまり、リセット信号の立ち上がりがＢＩＳＴ回路コントローラ１３に入力されると、ＢＩＳＴ回路コントローラ１３は、第１のＢＩＳＴ回路２Ａをリセットし、第１のＢＩＳＴ回路２ＡにＢＩＳＴの再実行を指示する。タイミングＴ１４、Ｔ１６では、第１のＢＩＳＴ回路２Ａは、このような動作によってＢＩＳＴを再実行するように制御される。
【００３３】
一方、タイミングＴ１５のリセット信号は、周期リセット信号に基づき立ち上がる。このタイミングＴ１５では、第１のＢＩＳＴ回路２Ａは、ＢＩＳＴの実行中である。しかし、リセット信号が立ち上がることで、ＢＩＳＴ回路コントローラ１３は、第１のＢＩＳＴ回路２Ａにリセットを指示する。これによって、第１のＢＩＳＴ回路２Ａがそれまで実行していたＢＩＳＴは強制的に終了させられる。そして、第１のＢＩＳＴ回路２ＡはＢＩＳＴの状態を初期状態に戻し、ＢＩＳＴを最初から実行する。
【００３４】
このように、本実施の形態にかかる半導体装置は、テスト制御回路４の検出器１２でＢＩＳＴの終了を検出してリセット信号を生成する。そして、このリセット信号に応じて、ＢＩＳＴ回路コントローラ１３は、ＢＩＳＴが繰り返し実行されるように第１のＢＩＳＴ回路２Ａを制御する。また、周期的に生成される周期リセット信号によってもリセット信号は制せされるため、この周期に応じて、ＢＩＳＴ回路コントローラ１３は、ＢＩＳＴが繰り返し実行されるように第１のＢＩＳＴ回路２Ａを制御する。
【００３５】
また、本実施の形態では、第２のＢＩＳＴ回路２Ｂも第１のＢＩＳＴ回路２Ａと同様にＢＩＳＴを繰り返し実行するようにＢＩＳＴ回路コントローラ１３によって制御される。ここで、第２のＢＩＳＴ回路２Ｂの動作を含めた半導体装置１の動作について説明する。図５に第２のＢＩＳＴ回路２Ｂの動作を含めた半導体装置１のフローチャートを示す。なお、図５に示すフローチャートは、図４のタイミングチャートのＴ１２の直前からＴ１５の直前部分までの期間に特に注目したものである。
【００３６】
図５に示すように、タイミングＴ１２で周期リセット信号が立ち上がる。検出器１２は、この周期リセット信号をリセット信号として出力する。そして、リセット信号の立ち上がりに応じて、ＢＩＳＴ回路コントローラ１３は、第１のＢＩＳＴ回路２Ａ及び第２のＢＩＳＴ回路２Ｂをリセットする。このリセットに応じて第１のＢＩＳＴ回路２Ａ及び第２のＢＩＳＴ回路２Ｂは、ＢＩＳＴの状態を初期自体に戻し、ＢＩＳＴを最初から実行する。また、このときのＢＩＳＴ回路コントローラ１３は、第１のＢＩＳＴ回路２Ａ及び第２のＢＩＳＴ回路２Ｂを制御するモードとなる。
【００３７】
その後、第２のＢＩＳＴ回路２ＢのＢＩＳＴは、第１のＢＩＳＴ回路２ＡのＢＩＳＴよりも早く終了する（タイミングＴ１２ａ）。これは、第２のメモリ３Ｂが、第１のメモリ３Ａよりもワード線の数が少ないためである。つまり、タイミングＴ１２ａ以降は、第２のＢＩＳＴ回路２Ｂは停止状態となる。これに対して、第１のＢＩＳＴ回路２Ａは、タイミングＴ１２ａ以降もＢＩＳＴを実行する。
【００３８】
続いて、タイミングＴ１３で第１のＢＩＳＴ回路２ＡのＢＩＳＴが終了すると終了リセット信号が立ち上がる。そして、検出器１２は、この終了リセット信号に基づきリセット信号を出力する。ＢＩＳＴ回路コントローラ１３は、このリセット信号の立ち上がりに応じて、第１のＢＩＳＴ回路２Ａ及び第２のＢＩＳＴ回路２Ｂをリセットする。そして、第１のＢＩＳＴ回路２Ａ及び第２のＢＩＳＴ回路２Ｂは、ＢＩＳＴの状態を初期状態に戻し、ＢＩＳＴを最初から実行する。
【００３９】
なお、タイミングＴ１３以降のタイミングＴ１３ａ、Ｔ１４ａの動作はタイミングＴ１２ａと同じ動作となり、タイミングＴ１４の動作はタイミングＴ１３と同じものとなる。つまり、第２のＢＩＳＴ回路２Ｂも第１のＢＩＳＴ回路２Ａと同様に繰り返しＢＩＳＴを実行する。
【００４０】
上記説明より、実施の形態１にかかる半導体装置１によれば、テスト制御回路４によって、ＢＩＳＴ動作の終了を検出して、この検出結果に基づき第１のＢＩＳＴ回路２Ａ及び第２のＢＩＳＴ回路２Ｂを繰り返し動作させることが可能である。この第１のＢＩＳＴ回路２Ａ及び第２のＢＩＳＴ回路２Ｂは、接続されるメモリの全メモリ素子を動作させられるようなテストパターンを発生させられるように設計される。そのため、本実施の形態では、メモリ素子を満遍なくトグルさせることが可能である。また、本実施の形態にかかる半導体装置１はこのＢＩＳＴ動作を繰り返し実行させることが可能である。これによって、バーンイン工程で電源を投入している間のメモリのトグル率を効率よく向上させることが可能である。
【００４１】
また、本実施の形態の半導体装置１によれば、発振器１０とＢＩＳＴ回路とが内蔵されているため、バーンイン工程において、特に外部から信号を与えなくても、ＢＩＳＴ回路を動作させることが可能である。つまり、本実施の形態の半導体装置１は、低機能なバーンインテスト装置を使用しながらダイナミックＢＴを行うことが可能である。また、本実施の形態の半導体装置１は、所定の周期で周期リセット信号を出力し、この周期リセット信号に基づきリセット信号を出力する。これによって、例えばＢＩＳＴ回路が暴走し、テストが終了しない場合であっても、強制的にＢＩＳＴ回路の動作を初期化できるため、ＢＩＳＴ回路の暴走の影響を他の帰還に及ぼすことがない。つまり、この周期リセット信号によって、ＢＩＳＴ回路を安定させることで、効率の良くメモリのトグル率を向上させることが可能である。
【００４２】
なお、上記実施の形態では、テスト制御回路４が半導体装置に内蔵された例について説明したが、テスト制御回路４は、例えば半導体装置１とは分離しては位置されていても良い。例えば、複数の半導体装置が搭載されバーンイン工程での半導体装置とともにバーンインテスト装置に入れられるバーンインボード上にテスト制御回路４を搭載しても良い。この場合、クロックセレクタ回路５とデータセレクタ回路７とは必要ない。
【００４３】
また、ＢＩＳＴの終了を検知する方法も上記実施の形態の例に限られるものではない。例えば、ＢＩＳＴ回路が出力するアドレス信号のうち最終アドレスを示す値が検出器１２に入力された場合にＢＩＳＴが終了したことを検出しても良い。さらに、別の方法としては、ＢＩＳＴ回路にテスト終了信号を別途出力させる構成とし、このテスト終了信号に基づき検出回路にＢＩＳＴの終了を検出させても良い。
【００４４】
実施の形態２
実施の形態２にかかる半導体装置１は、実施の形態１にかかる半導体装置１の外部に不揮発性メモリが接続されている。この半導体装置１のブロック図を図６に示す。図６に示すように、この不揮発性メモリ３０は、ＢＩＳＴ回路２Ｂの外部端子８ｄ及びＢＩＳＴ回路２Ａの外部端子８ｅに接続されている。このとき、外部端子８ｄは抵抗Ｒ２を介してプルアップされており、外部端子８ｅは抵抗Ｒ３を介してプルアップされている。不揮発性メモリ３０は、ＢＩＳＴ回路が実行したメモリテストの結果を記憶する。実施の形態２にかかるテスト方法のタイミングチャートを図７に示す。
【００４５】
図７を用いて、不揮発性メモリ３０へのテスト結果の書き込みについて説明する。図７に示すように、半導体装置１は、ＢＩＳＴ回路２Ａが実行するＢＩＳＴが終了すると、その結果を不揮発性メモリ３０に書き込む。この書き込みは、ＢＩＳＴが周期リセット信号に基づき強制終了された場合は行われない。
【００４６】
バーンインテスト装置から半導体装置１を取り出した後にこの不揮発性メモリ３０に記憶された結果を読み出すことで、バーンインテスト装置内での半導体装置１の動作をモニタすることが可能である。つまり、本実施の形態の半導体装置１は、バーンインテスト装置がモニタＢＴの機能を有していない場合であっても、この不揮発性メモリ３０によってモニタＢＴを行うことが可能である。なお、不揮発性メモリ３０は、半導体装置１に内蔵されるものであっても良い。
【００４７】
実施の形態３
実施の形態３にかかる半導体装置１のブロック図を図８に示す。図８に示すように、実施の形態３にかかる半導体装置１は、ＢＩＳＴ回路ごとに検出器を有している。図８に示す例では、ＢＩＳＴ回路２Ａに対して検出器１２Ａが接続され、ＢＩＳＴ回路２Ｂに対して、検出器１２Ｂが接続されている。また、検出器１２Ａ、１２Ｂには、それぞれ周期カウンタ１１が接続され、周期リセット信号が入力される。そして、検出器１２Ａ、１２Ｂからは、それぞれリセット信号Ａとリセット信号Ｂとが出力され、ＡＮＤ回路１４に入力される。そして、この２つのリセット信号の論理積に基づきＢＩＳＴ回路コントローラ１３にリセット信号が与えられる。
【００４８】
実施の形態３にかかる半導体装置１の動作のタイミングチャートを図９に示す。図９に示すように、タイミングＴ１２ａで、ＢＩＳＴ回路２ＢのＢＩＳＴが終了すると、リセット信号Ｂがロウレベルからハイレベルになる。そして、タイミングＴ１３で、ＢＩＳＴ回路２ＡのＢＩＳＴが終了し、リセット信号Ａがロウレベルからハイレベルになる。これによって、リセット信号Ａ、Ｂがともにハイレベルになるため、ＢＩＳＴ回路コントローラ１３に供給されるリセット信号が立ち上がり、ＢＩＳＴ回路コントローラ１３は、ＢＩＳＴ回路２Ａ、２Ｂをリセットする。そして、このリセットに応じてＢＩＳＴ回路２Ａ、２Ｂは、ＢＩＳＴの状態を初期状態とし、ＢＩＳＴを最初から実行する。
【００４９】
実施の形態１にかかる半導体装置１では、ＢＩＳＴの終了を検出するメモリにＢＩＳＴに最も時間が必要なメモリを選択する必要があった。これに対し、実施の形態３にかかる半導体装置１では、複数のＢＩＳＴ回路が実行するＢＩＳＴが全て終了した後に、ＢＩＳＴ回路コントローラにリセット信号が送信される。つまり、実施の形態３にかかる半導体装置１は、どのメモリがＢＩＳＴに時間がかかるかを考慮することなくＢＩＳＴ回路と検出器を接続するのみで効率の良くトグル率を向上させることが可能である。
【００５０】
実施の形態４
実施の形態４にかかる半導体装置１のブロック図を図１０に示す。実施の形態４にかかる半導体装置１は、ＢＩＳＴ回路ごとに検出器とＢＩＳＴ回路コントローラとの組が接続される。図１０に示す例では、ＢＩＳＴ回路２Ａに検出器１２ＡとＢＩＳＴ回路コントローラ１３Ａが接続され、ＢＩＳＴ回路２Ｂに検出器１２とＢＩＳＴ回路コントローラ１３Ｂが接続される。そして、複数のＢＩＳＴ回路は、それぞれ独立して繰り返し動作を行う。
【００５１】
実施の形態４にかかる半導体装置１の動作のタイミングチャートを図１１に示す。図１１に示すように、リセット信号Ａは、ＢＩＳＴ回路２ＡのＢＩＳＴの終了に応じて立ち上がり、ＢＩＳＴ回路コントローラ１３Ａは、このリセット信号Ａの立ち上がりに応じてＢＩＳＴ回路２Ａをリセットする。そして、このリセットに応じてＢＩＳＴ回路２Ａは繰り返し動作を行う。一方、リセット信号Ｂは、ＢＩＳＴ回路２ＢのＢＩＳＴの終了に応じて立ち上がり、ＢＩＳＴ回路コントローラ１３Ｂは、このリセット信号Ｂの立ち上がりに応じてＢＩＳＴ回路２Ｂをリセットする。そして、このリセットに応じてＢＩＳＴ回路２Ｂは繰り返し動作を行う。
【００５２】
つまり、実施の形態１〜３では、ＢＩＳＴが早く終了するＢＩＳＴ回路は、ＢＩＳＴ動作が終了してからＢＩＳＴに時間がかかるＢＩＳＴ回路の動作が終了するまでの間停止していたため、トグル率が低下していた。これに対して、実施の形態４にかかる半導体装置１では、ＢＩＳＴ回路がそれぞれ独立して繰り返し動作を行うため、ＢＩＳＴにかかる時間によらずＢＩＳＴ回路が停止する時間が無くなるため、半導体装置１全体のトグル率を向上させることが可能である。
【００５３】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、検出器や周期カウンタは、上記実施の形態に限らず、適宜最適な回路を選択することが可能である。
【図面の簡単な説明】
【００５４】
【図１】実施の形態１にかかる半導体装置のブロック図である。
【図２】実施の形態１にかかる周期カウンタ及び検出器のブロック図である。
【図３】実施の形態１にかかるバーンインテストのフローチャートである。
【図４】実施の形態１にかかる半導体装置のタイミングチャートである。
【図５】実施の形態１にかかる半導体装置のタイミングチャートである。
【図６】実施の形態２にかかる半導体装置のブロック図である。
【図７】実施の形態２にかかる半導体装置のタイミングチャートである。
【図８】実施の形態３にかかる半導体装置のブロック図である。
【図９】実施の形態３にかかる半導体装置のタイミングチャートである。
【図１０】実施の形態４にかかる半導体装置のブロック図である。
【図１１】実施の形態４にかかる半導体装置のタイミングチャートである。
【図１２】従来の半導体装置のブロック図である。
【符号の説明】
【００５５】
１    半導体装置
２Ａ、２Ｂ    ＢＩＳＴ回路
３Ａ、３Ｂ    メモリ
４、４１、４２    テスト制御回路
５    クロックセレクタ回路
６    クロック分配網
７    データセレクタ回路
８ａ〜８ｅ、９    外部端子
１０    発振器
１１    周期カウンタ
１２、１２Ａ、１２Ｂ    検出器
１３、１３Ａ、１３Ｂ    ＢＩＳＴ回路コントローラ
１４    ＡＮＤ回路
２０    アドレスバッファ
２１    ＥＸ−ＮＯＲ回路
２２    ＢＩＳＴ終了カウンタ
２３    ＯＲ回路
３０    不揮発性メモリ
【図１】
2008084461.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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