(57)【要約】【課題】昇圧回路の消費電力を低減することである。【解決手段】昇圧モードの信号がアクティブである場合に、クロックに応答して第１の出力ノードの電圧を電源電圧よりも高い電圧に昇圧する第１の昇圧部（２１０）と、昇圧モードの信号がアクティブである場合に、クロックに応答して第２の出力ノードの電圧を電源電圧よりも高い電圧に昇圧する第２の昇圧部（２２０）と、前記第１の出力ノードと前記第２の出力ノードとが接続されて形成された電圧供給ノードと、前記電圧供給ノードに接続する出力端子と、前記出力端子の電位が一旦所定電圧に昇圧された場合に、前記第１の昇圧部への昇圧モードのアクティブ信号の供給を停止させる制御部と、を有する昇圧回路（２０３）。【選択図】図１０
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【特許請求の範囲】
【請求項１】
昇圧モードの信号がアクティブである場合に、クロックに応答して第１の出力ノードの電圧を電源電圧よりも高い電圧に昇圧する第１の昇圧部と、
昇圧モードの信号がアクティブである場合に、クロックに応答して第２の出力ノードの電圧を電源電圧よりも高い電圧に昇圧する第２の昇圧部と、
前記第１の出力ノードと前記第２の出力ノードとが接続されて形成された電圧供給ノードと、
前記電圧供給ノードに接続する出力端子と、
前記出力端子の電位が一旦所定電圧に昇圧された場合に、前記第１の昇圧部への昇圧モードのアクティブ信号の供給を停止させる制御部と、
を有する昇圧回路。
【請求項２】
前記制御部は、前記第１の昇圧部への昇圧モードの信号を保持する順序回路をさらに有し、前記制御部は順序回路をリセットすることにより、前記第１の昇圧部への昇圧モードのアクティブ信号の供給を停止させる、
請求項１に記載の昇圧回路。
【請求項３】
前記第１の昇圧部の電流供給能力は、前記第２の昇圧部の電流供給能力よりも高く設定されている、
請求項１に記載の昇圧回路。
【請求項４】
前記制御部は、前記出力端子の電位が所定電圧に昇圧された場合に、前記第２の昇圧部に入力するアクティブ信号を遮断する、
請求項１に記載の昇圧回路。
【請求項５】
前記出力端子には、前記第２の出力ノードの電圧に応じてオンオフするスイッチング素子を介してキャパシタが接続された
請求項１に記載の昇圧回路。
【請求項６】
前記制御部は、前記第１の昇圧部への昇圧モードのアクティブ信号の供給を停止させる場合に、前記昇圧回路が一旦所定電圧に昇圧した旨を報知する信号を発生させる
請求項１に記載の昇圧回路。
【請求項７】
外部からの電力に基づいて動作するＩＣカードであって、
定電圧よりも高い電圧で動作する昇圧モードを含む回路、を少なくとも有し、
上記昇圧モードを含む回路は、昇圧回路を含み、
前記昇圧回路は、
昇圧モードの信号がアクティブである場合に、クロックに応答して第１の出力ノードの電圧を電源電圧よりも高い電圧に昇圧する第１の昇圧部と、
昇圧モードの信号がアクティブである場合に、クロックに応答して第２の出力ノードの電圧を電源電圧よりも高い電圧に昇圧する第２の昇圧部と、
前記第１の出力ノードと前記第２の出力ノードとが接続されて形成された電圧供給ノードと、
前記電圧供給ノードに接続する出力端子と、
前記出力端子の電位が所定電圧に昇圧された場合に、前記第１の昇圧部への昇圧モードのアクティブ信号の供給を停止させる制御部と、を有し、
前記昇圧モードを含む回路は、
前記昇圧回路の昇圧モードの終了を報知する第１の信号と、
前記昇圧回路が一旦所定電圧に昇圧した旨を報知する第２の信号と、
を少なくとも発生させる、
ＩＣカード。
【請求項８】
前記昇圧モードを含む回路は、不揮発性メモリであり、前記昇圧モードはデータの書き換えまたは／および消去動作である
請求項７に記載のＩＣカード。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アンテナから発生された電力で動作する非接触型ＩＣカード等の電子デバイスに適用可能な昇圧回路およびそれを搭載したＩＣカードに関するものである。
【背景技術】
【０００２】
近年、駅の改札や電子マネー用途、磁気カードの置換用途としてＩＣカードが普及してきている。ＩＣカードは、大きく分けて、カード面にホストとの接触用の接点を持つ接触式のカードと、接点を持たない非接触式のカードに分けられる。
【０００３】
非接触式のＩＣカードは、内部に配置されたアンテナを介して微弱電磁波でホストと通信して必要な情報のやり取りを行うため、パスケースや財布から取出さないでも処理が行え、使い勝手は良い。
この処理におけるＩＣカード内での動作は、アンテナで微弱な電磁波を受けてそれを電圧に変換してホストからの信号を取出すと共に、その電圧を用いてＩＣカード内のＬＳＩを動作させて必要な処理を行う。このため、この構成のＬＳＩでは使用できる電力に上限がある。
【０００４】
一方で、ＩＣカードはお金や機密情報等、ホストとやり取りするための機密情報をＬＳＩ内の不揮発性メモリに保持していて、これを狙う攻撃者からの攻撃にさらされる危険性が存在する。
【０００５】
攻撃方法の１つとして、電圧を仕様の範囲外に設定して誤動作を発生させて、その出力値を解析して機密情報を取出す攻撃がある。ＩＣカード内で発生する電力は、微弱な電磁波を発生するホストとＩＣカードの距離の２乗に反比例するため、内部発生する電圧が仕様の下限以下になる位置にＩＣカードを設定（配置）すれば、ＣＰＵ動作やメモリの読み出し・書き換え動作において誤動作が発生する可能性がある。これは、通常使用時にも発生しうる。
【０００６】
非接触のＩＣカードの使用に際しては、ＩＣカードを微弱な電磁波の発生源に（１）近づける（２）保持する（３）遠ざける。という動作が必ずあり、（３）の遠ざける動作において、ＩＣカード内ではアンテナから発生する電圧が低下していき、ついにはＬＳＩの動作保証電圧以下に低下し、この時ＬＳＩが動作中の場合、誤動作を発生する。
【０００７】
これに対処するため、通常は、ＩＣ内で電源電圧が仕様の範囲外になるとそれを検知してＣＰＵに対してリセット要求を発生させる異常電圧検知回路（耐タンパー回路）を搭載している。この回路は、絶えず動作しているため、回路設計時には、電源電圧が検知電圧より低下しないように制御する必要がある。
【０００８】
一方で、駅の改札等に使われる交通系の非接触式のＩＣカードでは、改札での人の流れをスムースにする観点から、一回の処理に要する時間に上限が設定されている。
一連の処理において、長い処理時間を要するものに、不揮発性メモリのデータ書き換えがある。不揮発性メモリはその書き換えに高電圧（数ボルト〜２０ボルト）を必要とし、その電圧は昇圧回路を用いて電源電圧から発生させる。
データの書き換えには、たとえばＦＮトンネリングという物理現象を用いるが、この現象は昇圧回路の出力が所定の電圧に達しないと書き換え動作は起こらないため、所望の電圧への到達時間の短縮が書き換え時間の短縮につながる。
【０００９】
昇圧時間短縮のために昇圧回路へ供給するクロック周波数を上げる方法がある。しかし、この場合、昇圧回路での消費電流が増加し、それに伴って電源電圧が低下して電源電圧の仕様以下になると異常電圧検知回路が動作してシステムリセットが起動されるおそれがある。
【００１０】
図１は、リモート動作のＩＣカードに使われるＬＳＩの構成例を示す図である。
【００１１】
このＩＣカード１は、図１に示すように、アンテナ２およびＬＳＩ３により形成される。ＬＳＩ３には、整流回路４、平滑キャパシタ５、基準電圧発生回路６、定電圧化回路７、保持キャパシタ８、異常電圧検知回路（耐タンパー回路）９、ＣＰＵ１０、ロジック回路１１、不揮発性メモリ（ＥＥＰＲＯＭ）１２、マスクＲＯＭ１３、ＳＲＡＭ１４、および通信回路１５が集積化されている。
【００１２】
ＬＳＩ３にアンテナ２が接続された状態でＩＣカード１に封入され、これをホストの微弱な電磁波の発生源に近づけた時、微弱な電磁波をアンテナ２で受けて、たとえば図２（Ａ）に示すように、これを電圧に変換し、この電圧は通信回路１５を通して通信データおよびクロック信号が取出されてＣＰＵ１０およびロジック回路１１に供給されて必要な処理を実行する。
同時にこの電圧は、図２（Ｂ）に示すように、たとえばダイオードで構成された整流回路４で整流された後、図２（Ｃ）に示すように、キャパシタ５により平滑化され、図２（Ｄ）に示すように、定電圧化回路で一定の電圧値“Ｖｃｃ”に制御して、ＣＰＵ１０やロジック回路１１およびメモリ回路(不揮発性メモリ１２、マスクＲＯＭ１３，ＳＲＡＭ１４)の電源線１６に供給される。
定電圧化回路７では、電源線１６の電圧が常にＶｃｃになる様に制御しているが、電力の元はアンテナで変換された電圧であるため、使用できる電力に上限があり、動作電流がある値を超えると電源電圧は低下し始め、これが異常電圧検知回路９に感知されるレベルまで下がるとシステムリセットが起動される。
したがって、電源線１６につながる回路ブロックは、その合計の消費電力がアンテナの起電力から算出される設定値を超えないように制御する必要がある。
【００１３】
このＩＣカードの動作において、その消費電力が大きくなおかつ処理時間の長いものに、不揮発性メモリのデータ書き換えがある。
たとえば不揮発性メモリとして図３に示す構造のＥＥＰＲＯＭ（たとえば特許文献１参照）を用いる場合を考える。
図３のＥＥＰＲＯＭ２０は、メモリセル２１、ドレイン側選択トランジスタ２２、ソース側選択トランジスタ２３を有する。
このＥＥＰＲＯＭは、消去・書込動作はＮＡＮＤフラッシュメモリと同じオペレーションで動作し、異なる点は、選択トランジスタ２２，２３で挟まれた間に配置されるセルが複数個の直列接続されているセルではなく、１個のセル２１である点である。
【００１４】
セルが１個であるため、通常のＮＡＮＤフラッシュメモリに比べて読み出し時のセル電流が大きく、高速な読み出しが実現できるという特徴があり、なおかつ、ＮＡＮＤフラッシュメモリと同じプロセス技術が用いられているため、消去・書込動作および信頼性の点で同じ利点を持つという特徴がある。
【００１５】
このＥＥＰＲＯＭの各動作時の各ノードへの印加電圧の例を図４に示す。
図４において、ＶBLは選択トランジスタ２２のドレインが接続されるビット線ＢＬの電圧を、ＶＤＳＧは選択トランジスタ２２のゲート電極ＤＳＧが接続されるドレイン側選択ゲート線ＤＳＧＬの電圧を、ＶＷＬはセル２１のコントロールゲートＣＧが接続されるワード線ＷＬの電圧を、ＶＳＳＧは選択トランジスタ２３のゲート電極ＳＳＧが接続されるソース側選択ゲート線ＳＳＧＬの電圧を、ＶSLは選択トランジスタ２３のソースが接続されるソース線ＳＬの電圧を、Ｖpwellはメモリウェル２４のｐウェルに印加される電圧をそれぞれ示している。
【００１６】
図５は、図３に示す構造のＥＥＰＲＯＭを採用した不揮発性メモリの構成例を示すブロック図である。
【００１７】
図５の不揮発性メモリ３０（図１の不揮発性メモリ１２に相当）は、シーケンスコントローラ(Sequence Controller)３１、昇圧回路３３、ウェルコントロール回路３４、メモリアレイ３５、アドレスバッファ３６、プリデコーダ３７Ｒ，３７Ｃ、ロウデコーダ(Row Decoder)３８、並びに、センスアンプＳＡおよびデータラッチ３９を有する。
【００１８】
ＩＣカード１が微弱な電磁波の発生源に近づけられた時、アンテナ２からの起電力によってＶｃｃ系の電源線に電圧が供給され、動作保証電圧以上になったとき、ＣＰＵ１０は初期化され、その後一連の動作を行う。
そしてＣＰＵ１０より消去または書込命令が発せられたとき、不揮発性メモリ３０においては、それをシーケンシャルコントローラ３１で受けて、各回路ブロックに対して必要な制御を行う。
昇圧回路３３は、シーケンシャルコントローラ３１がイレーズライトイネーブル（ＥＷ：Erase Write Enable)信号をハイレベルに設定したときにクロックＣＬＫが供給されて昇圧動作が可能となる。
【００１９】
図６は、図５の昇圧回路の構成例を示す回路図である。
【００２０】
図６の昇圧回路３３は、昇圧ノードＮＤ０〜ＮＤｎ＋１、ゲートとドレインが接続されたｎチャネルＭＯＳ（以下、ＮＭＯＳという）トランジスタにより形成される電圧伝達用トランジスタＴ１−０〜Ｔ１−ｎ、ＮＭＯＳトランジスタにより形成されるプリチャージ用トランジスタＴ２−０〜Ｔ２−ｎ＋１、ＮＭＯＳトランジスタＴ３〜Ｔ５、ポンピング用キャパシタＣ１−０〜Ｃ１−ｎ、保持用キャパシタＣ２、３入力ＡＮＤゲートＡＤ１、インバータＩＮＶ１〜ＩＮＶ３、抵抗素子Ｒ１，Ｒ２、および比較器ＣＯＭＰ１を有している。
【００２１】
図７（Ａ），（Ｂ）は、図６の昇圧回路の動作時の出力電圧の変化およびこの時の消費電流の概念図である。
図５に示した構成を有する不揮発性メモリ３０（１２）において、ＣＰＵ１０から消去または書込命令が起動された場合、シーケンスコントローラ３１によりＥＷ(Erase Write Enable)信号がハイレベルに設定され、昇圧回路３３にクロックＣＬＫが供給されて昇圧動作が開始される。このとき、シーケンスコントローラ３１は、ロウレベルに設定された／ＢＵＳＹ信号を発生し、ＣＰＵ１０に対して送るようにする。
【００２２】
ここで、／ＢＵＳＹ信号は、ハイレベルに設定されている場合は、不揮発性メモリ３０が処理を行っていないことをＣＰＵ１０に対して報知し、ロウレベルに設定されている場合は、不揮発性メモリ３０が書込み又は消去を行っているシーケンスであることをＣＰＵ１０に対して報知するために、シーケンスコントローラ３１が発生する信号である。
【００２３】
昇圧回路３３により昇圧動作が開始すると、最終段の昇圧ノードＮＤｎ＋１の電圧およびそれにつながる負荷の電圧は、抵抗素子Ｒ１と抵抗素子Ｒ２で抵抗分割される。そして、その電圧は基準電圧発生回路６からの電圧Ｖｒｅｆを比較回路ＣＯＭＰ１で比較し、その比較結果によってクロックＣＬＫがON/OFFされる制御が行われて所望の電圧Ｖｐｐに保持される。
【００２４】
昇圧回路３３の出力は、ロウデコーダ３８およびウェルコントロール回路３４に供給され、書き込み時にはロウデコーダ３８により選択されたワード線に昇圧電圧Ｖｐｐが供給され、消去時にはウェルコントロール回路３４からメモリアレイ３５のウェル３５ａに昇圧電圧Ｖｐｐが供給される。
【００２５】
昇圧電圧Ｖｐｐに到達した後、昇圧回路の動作が停止すると、負荷でのリークにより負荷の電圧は低下する。その場合は、図７（Ａ）に示したように比較回路ＣＯＭＰ１の出力がハイレベルとなり、クロックＣＬＫの出力がＡＤゲート１から供給されるようになるので、再び昇圧回路３３による昇圧が開始される。このとき、図７（Ｂ）に示したように、昇圧電流が生ずる。
【００２６】
そして、所定の消去または書込時間経過後、シーケンスコントローラ３１によりＥＷ(Erase Write Enable)信号がロウレベルに設定され、昇圧回路３３へのクロックＣＬＫの供給が停止されて昇圧回路３３の昇圧動作を中止させる。また、昇圧電圧Ｖｐｐをゼロボルトとするために、ディスチャージ（ＤＩＳ：discharge）信号をハイレベルにして放電トランジスタＴ５を動作させて負荷の電荷の放電を開始する。
【００２７】
放電に設定された時間が経過した時点で、設定されていた消去または書込動作を終了すると共に、リードイネーブル（ＲＤ：Read Eｎable)信号をハイレベルにしてトランジスタＴ４をＯＮさせて、出力“Ｖpout”をＶcc−Ｖthに充電する。
以上により、不揮発性メモリ３０の処理が完全に終了するために、その旨を報知するため、シーケンスコントローラ３１は、ロウレベルとなった／ＢＵＳＹ信号を再びハイレベルにして、不揮発性メモリ３０が処理を行っていないことをＣＰＵ１０に対して報知する。
【００２８】
【特許文献１】特開２０００−１４９５８１号公報
【発明の開示】
【発明が解決しようとする課題】
【００２９】
ＣＰＵとＥＥＰＲＯＭを含んだ通常のＩＣでは、常時通電している電源を使用しているため、ＩＣが使用可能な電力に制約を受けにくい。しかし、アンテナから発生された電力で動作する非接触型ＩＣカードでは、微弱な電磁波を電力に変換して使用するため、ＩＣが使用可能な電力は大きな制約を受ける。
【００３０】
特に、非接触型ＩＣカードのＩＣにＥＥＰＲＯＭが含まれている場合は、ＥＥＰＲＯＭの消去または書込動作において、昇圧回路により昇圧された高電圧を必要とするため、昇圧回路の動作には大きな電力が必要となる。そのため、ＩＣ全体で使用される電力を抑えるために、ＥＥＰＲＯＭの消去または書込動作中は、ＣＰＵの処理動作を中断させる必要があった。
【００３１】
さらに、ＥＥＰＲＯＭの消去または書込動作には一回につき通常数ｍｓ要し、その動作をＣＰＵの一連の処理の中で何回か実行するため、ＩＣの所定の処理時間の中で十数ｍｓがＥＥＰＲＯＭの消去または書込動作を行う時間のために占有されてしまう。そのため、ＣＰＵの処理動作が遅延し、全体の処理時間短縮の妨げとなる。
【００３２】
そこで、本発明が解決しようとする課題は、ＣＰＵがＥＥＰＲＯＭの消去または書込動作のために停止している時間の短縮を図るために、ＥＥＰＲＯＭの動作に必要な昇圧回路の消費電力を低減することである。また、昇圧回路を有するＩＣカードに搭載されたＩＣの全体の処理時間短縮が可能なＩＣカードの提供を目的とする。
【課題を解決するための手段】
【００３３】
本発明の第一の観点は、昇圧モードの信号がアクティブである場合に、クロックに応答して第１の出力ノードの電圧を電源電圧よりも高い電圧に昇圧する第１の昇圧部と、昇圧モードの信号がアクティブである場合に、クロックに応答して第２の出力ノードの電圧を電源電圧よりも高い電圧に昇圧する第２の昇圧部と、前記第１の出力ノードと前記第２の出力ノードとが接続されて形成された電圧供給ノードと、前記電圧供給ノードに接続する出力端子と、前記出力端子の電位が一旦所定電圧に昇圧された場合に、前記第１の昇圧部への昇圧モードのアクティブ信号の供給を停止させる制御部と、を有する昇圧回路、である。
【００３４】
本発明の第二の観点は、外部からの電力に基づいて動作するＩＣカードであって、定電圧よりも高い電圧で動作する昇圧モードを含む回路、を少なくとも有し、上記昇圧モードを含む回路は、昇圧回路を含み、前記昇圧回路は、昇圧モードの信号がアクティブである場合に、クロックに応答して第１の出力ノードの電圧を電源電圧よりも高い電圧に昇圧する第１の昇圧部と、昇圧モードの信号がアクティブである場合に、クロックに応答して第２の出力ノードの電圧を電源電圧よりも高い電圧に昇圧する第２の昇圧部と、前記第１の出力ノードと前記第２の出力ノードとが接続されて形成された電圧供給ノードと、前記電圧供給ノードに接続する出力端子と、前記出力端子の電位が所定電圧に昇圧された場合に、前記第１の昇圧部への昇圧モードのアクティブ信号の供給を停止させる制御部と、を有し、前記昇圧モードを含む回路は、前記昇圧回路の昇圧モードの終了を報知する第１の信号と、前記昇圧回路が一旦所定電圧に昇圧した旨を報知する第２の信号と、を少なくとも発生させる、ＩＣカードである。
【００３５】
好適には、前記昇圧モードを含む回路は、不揮発性メモリであり、前記昇圧モードはデータの書き換えまたは／および消去動作である。
【発明の効果】
【００３６】
本発明の第一の観点の昇圧回路では、消費電力を低減させることができる。また、本発明の第二の観点のＩＣカードでは、処理時間短縮が可能である。
【発明を実施するための最良の形態】
【００３７】
以下、本発明の実施形態を添付図面に関連付けて説明する。
【００３８】
＜第１実施形態＞
図８は、本発明の第１の実施形態に係るリモート動作のＩＣカードに使われるＬＳＩの構成例を示す図である。
このＩＣカード(電子デバイス)１００は、図８に示すように、アンテナ１１０およびＬＳＩ(集積回路)１２０により形成される。ＬＳＩ１２０には、整流回路１２１、平滑キャパシタ１２２、基準電圧発生回路１２３、定電圧化回路１２４、保持キャパシタ１２５、異常電圧検知回路（耐タンパー回路）１２６、ＣＰＵ１２７、ロジック回路１２８、不揮発性メモリ（ＥＥＰＲＯＭ）１２９、マスクＲＯＭ１３０、ＳＲＡＭ１３１、および通信回路１３２が集積化されている。
【００３９】
本実施形態のＩＣカード１００は、アンテナ１１０からの起電力を整流・平滑した電圧を、不揮発性メモリ１２９の昇圧回路のプリチャージ（Pre Charge）部に直接供給し、その出力を昇圧回路のプリチャージトランジスタのゲートに印加する構成を採用している。
【００４０】
ＬＳＩ１２０にアンテナ１１０が接続された状態でＩＣカード１００に封入され、これをホストの微弱な電磁波の発生源に近づけた時、微弱な電磁波をアンテナ１１０で受けて、たとえば図２（Ａ）に示すように、これを電圧に変換し、この電圧は通信回路１３２を通して通信データおよびクロック信号が取出されてＣＰＵ１２７およびロジック回路１２８に供給されて必要な処理を実行する。
同時にこの電圧は、図２（Ｂ）に示すように、たとえばダイオードで構成された整流回路１２１で整流された後、図２（Ｃ）に示すように、キャパシタ１２２により平滑化され、その出力電圧（Ｖｐ＿ｉｎ）は、図２（Ｄ）に示すように、定電圧化回路によってＶｃｃに定電圧化されてＣＰＵ１２７やロジック回路１２８およびメモリ回路(不揮発性メモリ１２９、マスクＲＯＭ１３０，ＳＲＡＭ１３１)の電源線１３３に供給される。
【００４１】
定電圧化回路１２４では、電源線１３３の電圧が常にＶｃｃになるように制御しているが、電力の元はアンテナ１１０で変換された電圧であるため、使用できる電力に上限があり、動作電流がある値を超えると電源電圧は低下し始め、これが異常電圧検知回路１２６に感知されるレベルまで下がるとシステムリセットが起動される。
したがって、電源線１３３につながる回路ブロックは、その合計の消費電力がアンテナの起電力から算出される設定値を超えないように制御する必要がある。
【００４２】
定電圧化回路１２４は、ｐチャネルＭＯＳ（ＰＭＯＳ）トランジスタ１２４１、比較器１２４２、抵抗素子１２４３，１２４４を有する。
この定電圧化回路１２４においては、比較器１２４２の非反転入力（＋）に供給される基準電圧発生回路１２３による基準電圧Ｖｒｅｆと抵抗素子１２４３，１２４４で分圧された出力電圧を比較し、出力電圧Ｖｃｃが一定となるように、ＰＭＯＳトランジスタ１２４１のゲート電圧を制御している。
【００４３】
以下に、不揮発性メモリ１２９の全体構成および昇圧回路の具体的な構成について説明する。
【００４４】
図９は、図３に示す構造のＥＥＰＲＯＭを採用した不揮発性メモリの構成例を示すブロック図である。
【００４５】
図９の不揮発性メモリ２００（図８の不揮発性メモリ１２９に相当）は、シーケンスコントローラ(Sequence Controller)２０１、ＡＮＤゲート２０２、昇圧回路２０３、ウェルコントロール回路２０４、メモリアレイ２０５、アドレスバッファ２０６、プリデコーダ２０７Ｒ，２０７Ｃ、ロウデコーダ(Row Decoder)２０８、並びに、センスアンプＳＡおよびデータラッチ２０９を有する。
【００４６】
この不揮発性メモリ２００においては、ＣＰＵ１２７より命令（Ｃｏｍｍａｎｄ）が起動されたとき、それをシーケンシャルコントローラ２０１で受けて、各回路ブロックに対して必要な制御を行う。
そして、昇圧回路２０３は、平滑化後のＶｐ＿ｉｎが直接供給され、シーケンシャルコントローラ２０１が昇圧回路２０３への信号入力となるＥＷ(Erase Write Enable)信号をハイレベルに設定したときにＡＮＤゲート２０２によるクロックＣＬＫが供給されて昇圧動作が可能となる。
【００４７】
また、シーケンスコントローラ２０１は、ＣＰＵ１２７に対して送られる／ＢＵＳＹ１と／ＢＵＳＹ２の２つの系統の／ＢＵＳＹ信号を発生する。／ＢＵＳＹ１の信号は、不揮発性メモリ２００が書込みまたは消去を行っているシーケンスの最中である場合は、ロウレベルに設定され、当該シーケンスが行われていない場合には、ハイレベルに設定される。
そして、／ＢＵＳＹ２の信号は通常ハイレベルに設定されているが、ＡＮＤゲート２０２によるクロックＣＬＫが供給されて、昇圧回路２０３が昇圧動作を開始した場合にはロウレベルに設定され、一旦昇圧が完了した場合には再びハイレベルに設定されるようにする。
【００４８】
また、シーケンスコントローラ２０１は、昇圧回路２０３からＥＷＣＰの信号を受ける。ＥＷＣＰの信号は、通常ロウレベルに設定されているが、昇圧回路２０３が昇圧動作を開始した場合にはハイレベルに設定され、一旦昇圧が完了した場合には再びロウレベルに設定されるようにする。すなわち、ＥＷＣＰの信号は、／ＢＵＳＹ２の信号を反転させた関係にある。
【００４９】
以下に、不揮発性メモリ１２９に配置される昇圧回路について詳述する。
なお、本第１の実施形態に係る昇圧回路は、平滑された電圧の下限値が、昇圧電圧Ｖｐｐより低い場合に対応可能な回路として形成されている。
【００５０】
図１０は、本第１の実施形態に係る昇圧回路の構成例を示す回路図である。
昇圧回路２０３は、図１０に示すように、電流供給能力の高い第１の昇圧部２１０、電流供給能力の低い第２の昇圧部２２０、第１および第２の昇圧部２１０，２２０の昇圧動作を制御する電圧制御回路２３０、および出力部２４０により構成されている。
【００５１】
第１の昇圧部２１０は、昇圧ノードＮＤ１０〜ＮＤ１ｎ＋１、ゲートとドレインが接続されたＮＭＯＳトランジスタにより形成される電圧伝達用トランジスタＴ１１−１０〜Ｔ１１−１ｎ、ＮＭＯＳトランジスタにより形成されるプリチャージ用トランジスタＴ１２−１０〜Ｔ１２−１ｎ、ポンピング用キャパシタＣ１１−１０〜Ｃ１１−１ｎ、およびインバータＩＮＶ１１〜ＩＮＶ１３を有している。
なお、ノードＮＤ１ｎ＋１は、第１の昇圧部２１０の第１の出力ノードを形成し、また、キャパシタにより直接的に昇圧されるノードではないが、トランジスタＴ１１−１ｎにより昇圧されたノードＮＤ１ｎの電圧が伝達されるノードであり、ここでは、昇圧ノードともしている。
【００５２】
第２の昇圧部２２０は、昇圧ノードＮＤ２０〜ＮＤ２ｎ＋１、ゲートとドレインが接続されたＮＭＯＳトランジスタにより形成される電圧伝達用トランジスタＴ１１−２０〜Ｔ１１−２ｎ、ＮＭＯＳトランジスタにより形成されるプリチャージ用トランジスタＴ１２−２０〜Ｔ１２−２ｎ、ポンピング用キャパシタＣ１１−２０〜Ｃ１１−２ｎ、およびインバータＩＮＶ２１〜ＩＮＶ２３を有している。
なお、ノードＮＤ２ｎ＋１は、第２の昇圧部２２０の第２の出力ノードを形成し、キャパシタにより直接的に昇圧されるノードではないが、トランジスタＴ１１−２ｎにより昇圧されたノードＮＤ２ｎの電圧が伝達されるノードであり、ここでは、昇圧ノードともしている。
【００５３】
第１の昇圧部２１０の出力ノードＮＤ１ｎ＋１と第２の昇圧部２２０の出力ノードＮＤ２ｎ＋１が接続され、その接続点により電圧供給ノードＮＶｃｐが形成されている。
【００５４】
出力部２４０は、電圧供給ノードＮＶｃｐと接続し、出力端子ＴＯＵＴから昇圧された電圧“Ｖｐｏｕｔ”を出力する。また出力部２４０は、ＮＭＯＳトランジスタＮＴ６１、およびＮＴ６２を有している。
【００５５】
第１の昇圧部２１０において、電圧伝達用トランジスタＴ１１−１０〜Ｔ１１−１ｎがノードＮＤ１０とＮＤ１ｎ＋１間に直列に接続され、各トランジスタのソースとドレインとの接続点によりノードＮＤ１１〜ＮＤ１ｎが形成されている。電圧伝達用トランジスタＴ１１−１０〜Ｔ１１−１ｎはゲートが自身のドレインに接続されたダイオード接続を形成している。
プリチャージ用トランジスタＴ１２−１０〜Ｔ１２−１ｎは定電圧化回路１２４より電圧Ｖｃｃが供給される電源線１３３と対応する各ノードＮＤ１０〜ＮＤ１ｎとの間にドレイン・ソースが接続され、各ゲートが定電圧化回路１２４より電圧Ｖｃｃが供給される電源線１３３に共通に接続されている。
ポンピング用キャパシタＣ１１−１０〜Ｃ１１−１ｎは、一方の電極が対応する各ノードＮＤ１０〜ＮＤ１ｎに接続され、偶数ノードＮＤ１０、ＮＤ１２、・・に接続されたキャパシタＣ１１−１０、Ｃ１１−１２、・・の他方の電極はインバータＩＮＶ１１の出力に接続され、奇数ノードＮＤ１１、ＮＤ１３、・・に接続されたキャパシタＣ１１−１１、Ｃ１１−１３、・・の他方の電極はインバータＩＮＶ１３の出力に接続されている。
インバータＩＮＶ１１の入力は電圧制御回路２３０のＡＮＤゲートＡＤ３１の出力に接続されている。ＩＮＶ１３の入力はインバータＩＮＶ１２の出力に接続され、インバータＩＮＶ１２の入力はＡＮＤゲート３１の出力に接続されている。
そして、ノードＮＤ１ｎ＋１は第１の昇圧部２１０の出力ノードとしても機能し、第２の昇圧部２２０のノードＮＤ２ｎ＋１に接続されている。
【００５６】
第２の昇圧部２２０において、電圧伝達用トランジスタＴ１１−２０〜Ｔ１１−２ｎがノードＮＤ２０とＮＤ２ｎ＋１間に直列に接続され、各トランジスタのソースとドレインとの接続点によりノードＮＤ２１〜ＮＤ２ｎが形成されている。電圧伝達用トランジスタＴ１１−２０〜Ｔ１１−２ｎはゲートが自身のドレインに接続されたダイオード接続を形成している。
プリチャージ用トランジスタＴ１２−２０〜Ｔ１２−２ｎは定電圧化回路１２４より電圧Ｖｃｃが供給される電源線１３３と対応する各ノードＮＤ２０〜ＮＤ２ｎとの間にドレイン・ソースが接続され、各ゲートが定電圧化回路１２４より電圧Ｖｃｃが供給される電源線１３３に共通に接続されている。
ポンピング用キャパシタＣ１１−２０〜Ｃ１１−２ｎは、一方の電極が対応する各ノードＮＤ２０〜ＮＤ２ｎに接続され、偶数ノードＮＤ２０、ＮＤ２２、・・に接続されたキャパシタＣ１１−２０、Ｃ１１−２２、・・の他方の電極はインバータＩＮＶ２１の出力に接続され、奇数ノードＮＤ２１、ＮＤ２３、・・に接続されたキャパシタＣ１１−２１、Ｃ１１−２３、・・の他方の電極はインバータＩＮＶ２３の出力に接続されている。
インバータＩＮＶ２１の入力は電圧制御回路２３０のＡＮＤゲートＡＤ３２の出力に接続されている。ＩＮＶ２３の入力はインバータＩＮＶ２２の出力に接続され、インバータＩＮＶ２２の入力はＡＮＤゲート３２の出力に接続されている。
そして、ノードＮＤ２ｎ＋１は第２の昇圧部２２０の出力ノードとしても機能し、第１の昇圧部２１０のノードＮＤ１ｎ＋１に接続され、これらノードの接続点により電圧供給ノードＮＶｃｐが形成されている。
【００５７】
電圧制御回路２３０において、抵抗素子Ｒ３１の一端が第２の昇圧部２２０の出力ノードＮＤ２ｎ＋１、すなわちノードＮＶｃｐに接続され、他端が抵抗素子Ｒ３２の一端に接続され、その接続点が比較器ＣＯＭＰ３１の反転入力（−）に接続されている。抵抗素子Ｒ３２の他端は接地されている。
【００５８】
また、比較器ＣＯＭＰ３１の非反転入力（＋）は基準電圧発生回路１２３で生成される基準電圧Ｖｒｅｆの供給ラインに接続されている。比較器ＣＯＭＰ３１の出力は、反転入力（−）が非反転入力（＋）よりもロウレベルの場合は、ハイレベルであり、反転入力（−）が非反転入力（＋）よりもハイレベルの場合は、ロウレベルとなる。すなわち、電圧供給ノードＮＶｃｐにおける電圧が昇圧し切っていない状態では、比較器ＣＯＭＰ３１の出力はハイレベルであり（昇圧部２１０，２２０が昇圧動作を継続するべき信号となる）、電圧供給ノードＮＶｃｐにおける電圧が昇圧し切った状態では、比較器ＣＯＭＰ３１の出力はロウレベルとなる（昇圧部２１０，２２０が昇圧動作を中止できる信号となる）。
【００５９】
ここで、第２の昇圧部２２０は、ＥＷ信号がアクティブのハイレベルのときにのみ昇圧動作を行うように電圧制御回路２３０により制御されるようにする。そのためには、ＡＮＤゲート３２の一方の入力に、ＥＷ信号とクロックＣＬＫとのアンドを出力するＡＮＤゲート３３を設ける。そうすると、ＥＷ信号がアクティブのハイレベルであり、かつ、比較器ＣＯＭＰ３１の出力がハイレベルの状態の場合は、第２の昇圧部２２０はクロックＣＬＫに応答して昇圧動作が行われる。
【００６０】
一方で、第１の昇圧部２１０は、ＥＷ信号がアクティブのハイレベルのときにのみ昇圧動作を行うように電圧制御回路２３０により制御されるようにするとともに、一旦所定の電圧にまで昇圧した場合には、昇圧動作を中止できるように電圧制御回路２３０により制御されるようにする。
【００６１】
そのためには、ＡＮＤゲート３１の一方に、ＥＷ信号とクロックＣＬＫとのアンドを出力するＡＮＤゲート３３の出力が入力されるようにするとともに、ＡＮＤゲート３１の他方に、順序回路３４の出力端を接続するようにする。図１０に示した本第１の実施形態に係る昇圧回路２０３における順序回路３４は、クリア／ＣＬ端子を有するＤフリップフロップとなっている。Ｄ端子には、例えば電源線１３３と同じように、ハイレベルの信号電圧が常時加わっている。そして、Ｄフリップフロップのクロック端子には、ＥＷ信号が入力されるようにする。なお、クリア／ＣＬ端子には、比較器ＣＯＭＰ３１の出力信号が入力されるようにし、比較器ＣＯＭＰ３１の出力がロウレベルの場合は、Ｄフリップフロップの出力Ｑがリセットされ、アクティブ状態のＥＷ信号が昇圧回路１へ供給されるのを停止させるようにする。
【００６２】
以上のようにすると、ＥＷ信号がアクティブのハイレベルの状態の場合は、第１の昇圧部２１０はクロックＣＬＫに応答して昇圧動作が行われる。しかし、順序回路３４を構成するＤフリップフロップのクリア／ＣＬ端子には、比較器ＣＯＭＰ３１の出力信号が入力されるようになっているので、一旦第１の昇圧部２１０が所定の電圧にまで昇圧した場合は、Ｄフリップフロップの出力Ｑはロウレベルとなり、第１の昇圧部２１０の昇圧動作は中止される。
【００６３】
Ｄフリップフロップのクロック端子に入力するＥＷ信号がハイレベルの状態で継続している間は、クリア端子／ＣＬに一旦リセット信号が加わると、出力Ｑはロウレベルのままである。そのため、ＥＷ信号がハイレベルの状態が継続している間は第１の昇圧部２１０の昇圧動作の中止は継続される。
【００６４】
なお、順序回路３４を構成するＤフリップフロップの出力Ｑは、ＥＷＣＰの端子が接続している。そのため、第１の昇圧部２１０が昇圧動作を開始した場合はＥＷＣＰの出力がハイレベルになり、第１の昇圧部２１０の昇圧動作が一旦完了した場合は、再びロウレベルとなる。
【００６５】
出力部２４０において、トランジスタＮＴ６１のドレインが電圧Ｖｃｃの供給ラインに接続され、ソースが出力端子ＴＯＵＴに接続されたノードＮＤ６１に接続され、ゲートがＲＤ(Read Enable)信号の供給ラインに接続されている。
トランジスタＮＴ６２のドレインがノードＮＤ６１に接続され、ソースが接地され、ゲートがＤＩＳ信号の供給ラインに接続されている。
【００６６】
次に、この昇圧回路２０３の動作を、図１１に関連付けて説明する。
図９に示した構成を有する不揮発性メモリ２００において、ＣＰＵ１２７から消去または書込命令が起動された場合、シーケンスコントローラ２０１によりＥＷ(Erase Write Enable)信号がハイレベルに設定され、昇圧回路２０３にクロックＣＬＫが供給されて昇圧動作が開始される。昇圧回路２０３による昇圧動作は、第１の昇圧部２１０と第２の昇圧部２２０の両方により行われるので、図１１（Ｂ）に示したように、昇圧電流は大きい。      このとき、シーケンスコントローラ２０１は、ロウレベルに設定された／ＢＵＳＹ１信号を発生し、ＣＰＵ１２７に対して送るようにする。
【００６７】
ここで、／ＢＵＳＹ１信号は、ハイレベルに設定されている場合は、不揮発性メモリ２００が処理を行っていないことをＣＰＵ１２７に対して報知し、ロウレベルに設定されている場合は、不揮発性メモリ２００が書込み又は消去を行っているシーケンスであることをＣＰＵ１２７に対して報知するために、シーケンスコントローラ２０１が発生する信号である。
【００６８】
第１の昇圧部２１０の最終段の昇圧ノードＮＤ１ｎ＋１及び第２の昇圧部２２０の最終段の昇圧ノードＮＤ２ｎ＋１が接続する電圧供給ノードＮＶｃｐの電圧は、抵抗素子Ｒ３１と抵抗素子Ｒ３２で抵抗分割されている。そして、その電圧は基準電圧発生回路６からの電圧Ｖｒｅｆを比較回路ＣＯＭＰ３１で比較し、その比較結果によってクロックＣＬＫがON/OFFされる制御が行われて所望の電圧Ｖｐｐに保持される。
【００６９】
ここで、図１１（Ｂ）に示したように、“Ｖｐｏｕｔ”における昇圧電圧が一旦所定電圧のＶｐｐまで昇圧された場合は、第１の昇圧部２１０と接続するＤフリップフロップのクリア端子／ＣＬにリセット信号が加わり、第１の昇圧部２１０における昇圧動作が中止される。このとき、図１１（Ａ）に示したように、ハイレベルになっていたＥＷＣＰの出力がロウレベルとなると同時に、ロウレベルになっていた／ＢＵＳＹ２の出力がハイレベルとなる。
【００７０】
／ＢＵＳＹ２の出力がハイレベルとなっている場合は、電流供給能力が高く、消費電力の大きい第１の昇圧部２１０の昇圧動作が停止されているので、ＩＣカード１００全体で使用可能な電力に余裕が発生する。そのため、ＥＷ信号がハイレベルである書換設定時間中であっても、／ＢＵＳＹ２の出力がハイレベルの場合には、ＣＰＵ１２７の処理を行わせることができ、ＣＰＵ１２７全体の処理時間短縮が可能となる。
【００７１】
有効な書換時間中に、負荷でのリーク電流により、いったんＶｐｐに昇圧した電圧が徐々に降下し、状況によっては制御レベルより低下する。その場合は、図１１（Ａ）に示したように比較回路ＣＯＭＰ３１の出力がハイレベルとなりクロックＣＬＫがＯＮとなり、再び昇圧回路２０３による昇圧が開始される。このとき、図１１（Ｂ）に示したように、一時的な昇圧電流が再び生ずる。
【００７２】
この場合でも、昇圧回路２０３の第１の昇圧部２１０における昇圧動作は中止され続けるので、昇圧動作は、第２の昇圧部２２０にのみにより行われる。第２の昇圧部２２０の電流供給能力は、リーク電流の補償程度であるため、第１の昇圧部２１０の電流供給能力よりもかなり低く設定されているため、第２の昇圧部２２０による昇圧動作が行われたとしても、図１１（Ｂ）に示した一時的に流れる昇圧電流は小さい。そのため、同時に実行されているＣＰＵ動作による電流との合計が、耐タンパー回路１２６で異常電流として検知される事はない。
【００７３】
なお、一時的に降下した電圧を再び昇圧回路２０３の第２の昇圧部２２０のみによってＶｐｐに昇圧させる場合、第２の昇圧部２２０の電流供給能力が低いので、昇圧が多少遅くなる。しかし、Ｖｐｐから若干降圧した電圧を昇圧させるだけであるため、昇圧の遅れはクロックＣＬＫの数クロック程度で済む。
【００７４】
そして、所定の消去または書込時間経過後、シーケンスコントローラ２０１によりＥＷ(Erase Write Enable)信号がロウレベルに設定され、昇圧回路２０３へのクロックＣＬＫの供給が停止されて昇圧回路２０３の昇圧動作を中止させる。また、昇圧電圧Ｖｐｐをゼロボルトとするために、ディスチャージ（ＤＩＳ：discharge）信号をハイレベルにして放電トランジスタＮＴ６２を動作させて負荷の電荷の放電を開始する。電荷の放電は、負荷ノードのＴＯＵＴとＧＮＤをショートさせるので、その際にＣＰＵ１２７が誤動作する恐れがある。そこで、ＤＩＳ信号がハイレベルの間は、／ＢＵＳＹ２の出力をロウレベルにして、ＣＰＵ１２７の動作を禁止するようにしてもよい。
【００７５】
以上により、不揮発性メモリ２００の処理が完全に終了する。そこで、シーケンスコントローラ２０１は、ロウレベルとなった／ＢＵＳＹ１信号を再びハイレベルにして、不揮発性メモリ２００が処理を行っていないことをＣＰＵ１２７に対して報知する。
【００７６】
＜第２実施形態＞
図１２は、本第２の実施形態に係る昇圧回路の構成例を示す回路図である。
本第２の実施形態に係る昇圧回路２０３Ａは、本第１の実施形態に係る昇圧回路２０３と共通な構成がある。すなわち、昇圧回路２０３Ａは、図１２に示すように、図１０に示した昇圧回路２０３と同様の、電流供給能力の高い第１の昇圧部２１０、電流供給能力の低い第２の昇圧部２２０、第１および第２の昇圧部２１０，２２０の昇圧動作を制御する電圧制御回路２３０、および出力部２４０により構成されている。
【００７７】
本第２の実施形態に係る昇圧回路２０３Ａと本第１の実施形態に係る昇圧回路２０３とで構成が異なる点は、出力部２４０の出力端子ＴＯＵＴと電圧供給ノードＮＶｃｐのそれぞれに、ソース／ドレイン端子が接続された第１のＮＭＯＳトランジスタＮ１と、第１のＮＭＯＳトランジスタＮ１のゲートと第２の昇圧部２２０の出力のそれぞれに、ソース／ドレイン端子が接続され、ダイオード接続した第２のＮＭＯＳトランジスタＮ２とを有している。なお、第１のＮＭＯＳトランジスタＮ１及び第２のＮＭＯＳトランジスタＮ２はそれぞれ、所定のゲートしきい値電圧Ｖｔｈを有している。
そして、電圧供給ノードＮＶｃｐと第１のＮＭＯＳトランジスタＮ１のドレインの間に一端を接続した保持用キャパシタＣｏｕｔと、を有している。
【００７８】
次に、この昇圧回路２０３Ａの動作を、図１３に関連付けて説明する。
昇圧回路２０３Ａの第１の昇圧部２１０及び第２の昇圧部２２０の動作は、図１０に示した昇圧回路２０３の第１の昇圧部２１０及び第２の昇圧部２２０の動作と同様である。
すなわち、ＣＰＵ１２７から消去または書込命令が起動された場合、シーケンスコントローラ２０１によりＥＷ信号がハイレベルに設定され、昇圧回路２０３ＡにクロックＣＬＫが供給されて昇圧動作が開始される。昇圧回路２０３Ａによる昇圧動作は、第１の昇圧部２１０と第２の昇圧部２２０の両方により行われるので、図１３（Ｂ）に示したように、昇圧電流は大きい。このとき、シーケンスコントローラ２０１は、ロウレベルに設定された／ＢＵＳＹ１信号を発生し、ＣＰＵ１２７に対して送るようにする。
【００７９】
第１の昇圧部２１０の最終段の昇圧ノードＮＤ１ｎ＋１及び第２の昇圧部２２０の最終段の昇圧ノードＮＤ２ｎ＋１が接続する電圧供給ノードＮＶｃｐの電圧は、抵抗素子Ｒ３１と抵抗素子Ｒ３２で抵抗分割されている。そして、その電圧は基準電圧発生回路１２３からの電圧Ｖｒｅｆを比較回路ＣＯＭＰ３１で比較し、その比較結果によってクロックＣＬＫがON/OFFされる制御が行われて所望の電圧Ｖｐｐに保持される。
【００８０】
昇圧動作の過程において、第１のＮＭＯＳトランジスタＮ１のゲートにおける電圧Ｖｃｐｇとドレインにおける電圧Ｖｃｐｄとは次の関係にある。
Ｖｃｐｇ＝Ｖｐｏｕｔ＋Ｖｔｈ，  
Ｖｃｐｄ＝Ｖｃｐｇ＝Ｖｐｏｕｔ＋Ｖｔｈ
そのため、出力端子ＴＯＵＴの出力電圧Ｖｐｏｕｔは、電圧供給ノードＮＶｃｐの出力電圧ＶｃｐｄよりもＶｔｈだけ低い電圧になる（図１３（Ｂ）参照）。
【００８１】
ここで、図１３（Ｂ）に示したように、“Ｖｐｏｕｔ”における昇圧電圧が一旦所定電圧のＶｐｐまで昇圧された場合は、第１の昇圧部２１０と接続するＤフリップフロップのクリア端子／ＣＬにリセット信号が加わり、第１の昇圧部２１０における昇圧動作が中止される。このとき、図１３（Ａ）に示したように、ハイレベルになっていたＥＷＣＰの出力がロウレベルとなると同時に、ロウレベルになっていた／ＢＵＳＹ２の出力がハイレベルとなる。
【００８２】
昇圧動作が一旦完了した場合、第１のＮＭＯＳトランジスタＮ１のゲートにおける電圧Ｖｃｐｇとドレインにおける電圧Ｖｃｐｄとは次の関係にある。
Ｖｃｐｇ＝Ｖｐｏｕｔ＋Ｖｔｈ＝Ｖｐｐ＋Ｖｔｈ，
Ｖｃｐｄ＝Ｖｃｐｇ＝Ｖｐｏｕｔ＋Ｖｔｈ＝Ｖｐｐ＋Ｖｔｈ
これにより、Ｖｃｐｄの電圧が加わる保持用キャパシタＣｏｕｔは、Ｖｐｐ＋Ｖｔｈの電圧に充電されている。第１のＮＭＯＳトランジスタＮ１のソースはＶｐｐに充電後、当該トランジスタＮ１はカットオフの状態となる。
【００８３】
図１３（Ｂ）における有効な書換時間内において書込みや消去が行われる期間、出力端子ＴＯＵＴにおける“Ｖｐｐ”に昇圧された電圧Ｖｐｏｕｔは、負荷でのリークにより低下する。ここで、第１のＮＭＯＳトランジスタＮ１において、ゲートリークが無視できる程度であり、ゲートに加わる電圧（Ｖｃｐｇ）が変化しないと仮定した場合は、出力端子ＴＯＵＴにおける電圧が低下した場合であっても、保持用キャパシタＣｏｕｔの電圧（Ｖｃｐｄ）が“Ｖｐｐ”以下にならない限り、保持用キャパシタＣｏｕｔから電荷が供給され、出力端子ＴＯＵＴにおける電圧Ｖｐｏｕｔの降下が補償される。
【００８４】
保持用キャパシタＣｏｕｔから電荷が供給されると、図１３（Ｂ）に示したようにＶｃｐｄの電圧が低下し、ｃｐｎのノードから電荷が供給される。このとき、ｃｐｎのノード電圧は降下するが、ｃｐｎのノードに接続する第２のＮＭＯＳトランジスタＮ２はダイオード接続されているため逆バイアスになり、カソード側のＶｃｐｇの電圧は“Ｖｐｐ＋Ｖｔｈ”に保持される。そのため、出力端子ＴＯＵＴにおける電圧Ｖｐｏｕｔは、“Ｖｐｐ”に保持される。
【００８５】
一方で、保持用キャパシタＣｏｕｔから電荷が供給され続け、Ｖｃｐｄの電圧がＶｐｐ以下になると、第１のＮＭＯＳトランジスタＮ１はオンする。そうなると、保持用キャパシタＣｏｕｔから電荷が供給されないので、出力端子ＴＯＵＴにおける電圧降下が補償されなくなる。
【００８６】
そしてその後も出力端子ＴＯＵＴにおける電圧Ｖｐｏｕｔが降下し続け、制御電圧以下になると、図１３（Ａ）に示したように比較回路ＣＯＭＰ３１の出力がハイレベルとなりクロックＣＬＫが昇圧回路２０３に入力されるようになり、再び昇圧回路２０３Ａによる昇圧が開始される。このとき、図１３（Ｂ）に示したように、一時的な昇圧電流が再び生ずる。
【００８７】
この場合は、昇圧回路２０３Ａの第１の昇圧部２１０における昇圧動作は中止され続けるので、昇圧動作は、第２の昇圧部２２０にのみにより行われる。第２の昇圧部２２０の電流供給能力は、リークの補償電流程度であるため、第１の昇圧部２１０の電流供給能力よりもかなり低く設定され、第２の昇圧部２２０による昇圧動作が行われたとしても、図１３（Ｂ）に示した一時的に流れる昇圧電流は小さい。そのため、同時に実行されているＣＰＵ動作による電流との合計が、耐タンパー回路１２６で異常電流として検知される事はない。
【００８８】
なお、保持用キャパシタＣｏｕｔの容量は大きくするほど、電圧Ｖｐｏｕｔの降下を補償する能力が高くなる。しかし保持用キャパシタＣｏｕｔは、昇圧回路２０３Ａによる昇圧動作が行われる際に、充電される負荷でもあるため、容量を大きくした場合には昇圧時間が長くなる。そのため、保持用キャパシタＣｏｕｔの容量を昇圧回路の仕様に応じて最適化する必要がある。
【００８９】
＜第３実施形態＞
図１４は、本第３の実施形態に係る昇圧回路の構成例を示す回路図である。
本第３の実施形態に係る昇圧回路２０３Ｂは、本第２の実施形態に係る昇圧回路２０３Ａと共通な構成がある。すなわち、昇圧回路２０３Ｂは、図１４に示すように、図１２に示した昇圧回路２０３Ａと同様の、電流供給能力の高い第１の昇圧部２１０、電流供給能力の低い第２の昇圧部２２０、第１および第２の昇圧部２１０，２２０の昇圧動作を制御する電圧制御回路２３０、および出力部２４０により構成されている。
【００９０】
また、出力部２４０の出力端子ＴＯＵＴと電圧供給ノードＮＶｃｐのそれぞれに、ソース／ドレイン端子が接続された第１のＮＭＯＳトランジスタＮ１と、第１のＮＭＯＳトランジスタＮ１のゲートと第２の昇圧部２２０の出力のそれぞれに、ソース／ドレイン端子が接続され、ダイオード接続した第２のＮＭＯＳトランジスタＮ２とを有している。そして、電圧供給ノードＮＶｃｐと第１のＮＭＯＳトランジスタＮ１のドレインの間に一端を接続した保持用キャパシタＣｏｕｔと、を有している。
【００９１】
ここで、第２の実施形態に係る昇圧回路２０３Ａでは、ダイオード接続された第２のＮＭＯＳトランジスタＮ２のアノードが、第２の昇圧部２２０のｎ段のノードＮＤ２０〜ＮＤ２ｎのうち、最上段のノードＮＤ２ｎに接続されているのに対して、第３の実施形態に係る昇圧回路２０３Ｂでは、ノードＮＤ２ｎ−１に接続されている。
【００９２】
ダイオード接続された第２のＮＭＯＳトランジスタＮ２のアノードがノードＮＤ２ｎ−１に接続されることにより、保持用キャパシタＣｏｕｔの両極間の電圧（Ｖｃｐｄ）は、第２の実施形態に係る昇圧回路２０３Ａの場合よりも高くなる。そのため、出力端子ＴＯＵＴにおける電圧降下を補償する能力をより高くすることができる。
【図面の簡単な説明】
【００９３】
【図１】リモート動作のＩＣカードに使われるＬＳＩの構成例を示す図である。
【図２】ＩＣカードのＬＳＩ内における電源電圧Ｖｃｃの生成過程を説明するための図である。
【図３】不揮発性メモリとしてＥＥＰＲＯＭの構造例を示す図である。
【図４】図３のＥＥＰＥＯＭの動作電圧例を示す図である。
【図５】図３に示す構造のＥＥＰＲＯＭを採用した不揮発性メモリの構成例を示すブロック図である。
【図６】図５の昇圧回路の構成例を示す回路図である。
【図７】図６の昇圧回路の動作時の出力電圧の変化およびこの時の消費電流の概念図である。
【図８】本発明の第１の実施形態に係るリモート動作のＩＣカードに使われるＬＳＩの構成例を示す図である。
【図９】図３に示す構造のＥＥＰＲＯＭを採用した不揮発性メモリの構成例を示すブロック図である。
【図１０】第１の実施形態に係る昇圧回路の構成例を示す回路図である。
【図１１】第１の実施形態に係る昇圧回路の動作時の出力電圧の変化およびこの時の消費電流の概念図である。
【図１２】第２の実施形態に係る昇圧回路の構成例を示す回路図である。
【図１３】第２の実施形態に係る昇圧回路の動作時の出力電圧の変化およびこの時の消費電流の概念図である。
【図１４】第３の実施形態に係る昇圧回路の構成例を示す回路図である。
【符号の説明】
【００９４】
１００・・・ＩＣカード（電子デバイス）、１１０・・・アンテナ、１２０・・・ＬＳＩ(集積回路)、１２１・・・整流回路、１２２・・・平滑キャパシタ、１２３・・・基準電圧発生回路、１２４・・・定電圧化回路、１２５・・・保持キャパシタ、１２６・・・異常電圧検知回路（耐タンパー回路）、１２７・・・ＣＰＵ、１２８・・・ロジック回路、１２９・・・不揮発性メモリ（ＥＥＰＲＯＭ）、１３０・・・マスクＲＯＭ、１３１・・・ＳＲＡＭ、１３２・・・通信回路、２００・・・不揮発性メモリ（ＥＥＰＲＯＭ）、２０１・・・シーケンスコントローラ(Sequence Controller)、２０３・・・昇圧回路、２０４・・・ウェルコントロール回路、２０５・・・メモリアレイ、２０５ａ・・・メモリウェル、２０６・・・アドレスバッファ、２０７Ｒ，２０７Ｃ・・・プリデコーダ、２０８・・・ロウデコーダ(Row Decoder)、２０９・・・センスアンプＳＡおよびデータラッチ、２０３，２０３Ａ，２０３Ｂ・・・昇圧回路、２１０・・・第１の昇圧部、２２０・・・第２の昇圧部、２３０・・・電圧制御回路、２４０・・・出力部、ＮＶｃｐ・・・電圧供給ノード。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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