(57)【要約】【課題】層間絶縁膜エッチバック構造の半導体装置において、ゲート−ソース間の絶縁耐圧を確保しつつ、セルピッチの間隔を十分に狭めること。【解決手段】下半部にゲート絶縁膜２７を介してゲート電極２８が埋め込まれたトレンチ２６内および隣り合うトレンチ２６間のメサ領域の表面上にｎ型不純物を含有するガラス膜２９を、トレンチ２６の開口幅の１／２以下の厚さに堆積する。トレンチ２６が十分に埋まるまで、ガラス膜２９の上にシリコン窒化膜３０を堆積する。ガラス膜２９をストップ膜としてシリコン窒化膜３０をエッチングし、ガラス膜２９を露出させる。ガラス膜２９の中央部の窪んだ部分に残ったシリコン窒化膜３０をマスクとしてガラス膜２９をエッチングし、ｐベース領域２４の表面を露出させる。ガラス膜２９からｐベース領域２４へｎ型不純物を拡散させて、ｎ+ソース領域２５をセルフアラインで形成する。【選択図】図７
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【特許請求の範囲】
【請求項１】
第１導電型半導体層上の第２導電型半導体領域の表面から該第２導電型半導体領域を貫通して前記第１導電型半導体層に達するトレンチを形成する工程と、
前記トレンチの底面および側面の下半部を被覆するゲート絶縁膜、および該ゲート絶縁膜を介して前記トレンチの下半部内に埋め込まれるゲート電極により構成されるトレンチゲート構造を形成する工程と、
前記トレンチの上半部内および隣り合う前記トレンチ間の露出面上に、第１導電型不純物を含有するガラス膜を前記トレンチが塞がらない程度に堆積する工程と、
前記ガラス膜上に窒化膜を前記トレンチが塞がるまで堆積する工程と、
前記ガラス膜および前記窒化膜の一部を除去して、隣り合う前記トレンチ間の半導体表面を露出させる工程と、
前記第２導電型半導体領域内の浅い領域に前記ゲート絶縁膜の一部に接する第１導電型半導体領域を形成する工程と、
隣り合う前記トレンチ間に露出する前記第１導電型半導体領域および前記第２導電型半導体領域の両方に接触する表面電極を形成する工程と、
装置裏面の半導体に接触する裏面電極を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記第１導電型半導体領域を形成する工程では、前記ガラス膜に含まれる第１導電型不純物を前記第２導電型半導体領域の浅い領域へ拡散させることにより、前記第１導電型半導体領域を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記ガラス膜および前記窒化膜の一部を除去する工程では、ＣＤＥ（Ｃｈｅｍｉｃａｌ  Ｄｒｙ  Ｅｔｃｈｉｎｇ）またはプラズマエッチングによる等方性エッチングを行って、前記窒化膜を前記トレンチの上半部内にのみ残すことを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記ガラス膜および前記窒化膜の一部を除去する工程では、前記トレンチの上半部内にのみ残る前記窒化膜をマスクとして、隣り合う前記トレンチ間に前記第１導電型半導体領域および前記第２導電型半導体領域が露出するまでドライエッチングを行うことを特徴とする請求項３に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置の製造方法に関し、特にトレンチゲート型の半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来、電力制御用半導体装置として、パワーＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）やＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）などのＭＯＳ型トランジスタがある。近年、このようなＭＯＳ型トランジスタでは、省エネルギー化等の観点から、より高い効率が要求されている。例えば、高い効率を得るため、素子の導通損失の低減、すなわちオン抵抗の低減が求められている。従来、主にセルを微細化することによって、オン抵抗の低減が図られている。
【０００３】
また、近年、ベース領域の表面上にゲート絶縁膜を介してゲート電極が設けられたプレーナーゲート構造に代えて、ベース領域を貫通してドリフト領域に達するトレンチ内にゲート絶縁膜を介してゲート電極が埋め込まれたトレンチゲート構造の採用により、大幅な微細化が実現されている。さらに、近時、パターニングとエッチング技術の飛躍的な進歩により、トレンチの間隔（セルピッチ）をより一層、狭めることが可能となり、素子のオン抵抗が大幅に改善されている。
【０００４】
しかし、製造プロセスにおいて、マスクの位置合わせ精度等に限界がある。そのため、セルピッチが狭くなると、トレンチ間に形成されるソース領域にソース電極を十分に接触させることができないという問題が生じる。この問題を解決する技術として、層間絶縁膜エッチバック構造が知られている。
【０００５】
層間絶縁膜エッチバック構造では、ゲート電極とソース電極の間の層間絶縁膜がトレンチ内にだけ設けられる。そして、ソース電極は、トレンチ間の基板表面全体に接触する。また、層間絶縁膜エッチバック構造の半導体装置を製造する際に、層間絶縁膜に含まれる不純物をベース領域のトレンチ近傍領域に拡散させることにより、ソース領域をセルフアラインで形成する技術が知られている（例えば、特許文献１、特許文献２参照。）。
【０００６】
図８は、従来の層間絶縁膜エッチバック構造を有する半導体装置の構成を示す断面図である。図８に示すように、半導体装置１は、ＭＯＳＦＥＴであり、装置の下側から順にドレイン電極１２、ｎ+ドレイン領域２、ｎ-ドリフト領域３、ｐベース領域４およびソース電極１１となっている。トレンチ６は、ｐベース領域４を貫通してｎ-ドリフト領域３に達するように形成されている。
【０００７】
ゲート電極８は、トレンチ６内にゲート絶縁膜７を介して埋め込まれている。層間絶縁膜９は、トレンチ６内の、ゲート絶縁膜７およびゲート電極８とソース電極１１との間に設けられている。ｎ+ソース領域５は、ｐベース領域４の表面層においてゲート絶縁膜７に接して設けられている。ソース電極１１は、隣り合うトレンチ６間のメサ領域の全面において、ｐベース領域４およびｎ+ソース領域５に接触している。
【０００８】
図９〜図１４は、図８に示す半導体装置の製造工程を順に示す断面図である。まず、下から順にｎ+ドレイン領域２、ｎ-ドリフト領域３およびｐベース領域４が積層された半導体の積層構造体に、ｐベース領域４を貫通してｎ-ドリフト領域３に達するトレンチ６を形成する。そのトレンチ６の内壁面にゲート絶縁膜７を形成した後、ゲート電極８を堆積し、トレンチ６をゲート電極８で埋め込む。そして、ゲート電極８をエッチバックして、ゲート電極８の上面がトレンチ６内で所定の深さになるようにする（図９）。
【０００９】
次いで、ゲート絶縁膜７の、メサ領域の表面およびゲート電極８よりも上のトレンチ側壁面を被う部分を除去する（図１０）。次いで、トレンチ６の開口部が埋まるまで、ｎ型不純物を含有するガラス膜（ＰＳＧ：燐ガラス）などからなる層間絶縁膜９を堆積する（図１１）。次いで、メサ領域の表面が露出するまで層間絶縁膜９をエッチバックして、トレンチ６の開口部にのみ層間絶縁膜９を残す（図１２）。
【００１０】
次いで、層間絶縁膜９に含まれるｎ型不純物をｐベース領域４へ拡散させることにより、ｐベース領域４の表面層にｎ+ソース領域５を形成する（図１３）。次いで、ｐベース領域４の表面を所定の厚さだけ除去する（図１４）。次いで、ソース電極１１とドレイン電極１２を形成し、図８に示す半導体装置１が完成する。
【００１１】
【特許文献１】特開２００６−７３９７１号公報（図１、図３〜図５）
【特許文献２】特開２００２−１１０９７８号公報（図３）
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、上述した従来の製造方法では、次のような問題点がある。トレンチ開口部の深さ、すなわちトレンチ内に埋め込まれる層間絶縁膜の厚さは、基板表面からのソース領域の深さと、ゲート−ソース間の絶縁耐圧を確保するのに必要な層間絶縁膜の厚さにより決まる。一方、近時、素子のオン抵抗を下げるためにトレンチの開口幅が狭くなってきている。そのため、トレンチの、層間絶縁膜を埋め込む部分のアスペクト比が大きくなる傾向にあり、基板表面とトレンチの、層間絶縁膜を埋め込む部分の底とで、層間絶縁膜の堆積速度の差が大きくなってしまう。その結果、トレンチの、層間絶縁膜を埋め込む部分の底部分が層間絶縁膜で埋まる前にトレンチの開口端が塞がってしまい、層間絶縁膜内にボイド（空隙）が生じる。
【００１３】
図１５は、トレンチの、層間絶縁膜を埋め込む部分を模した溝に、従来の製造方法により、層間絶縁膜としてｎ型不純物を含有するガラス膜（ＰＳＧ）を堆積させたときの断面の様子を示す模式図である。図１５に示すように、従来の製造方法では、トレンチの、層間絶縁膜を埋め込む部分を模した溝１６の底部分がガラス膜１７で充填される前に、溝１６の開口端がガラス膜１７で塞がってしまい、それによって溝１６内にボイド１８が残っている。この状態でガラス膜１７をエッチングしていくと、エッチングの途中でボイド１８が開口する。さらにエッチングを続けると、ガラス膜１７の、ボイド１８の下の部分がエッチングされ、溝１６内に残るガラス膜１７が所望の厚さよりも薄くなってしまうため、ゲート−ソース間の絶縁耐圧が低下してしまう。
【００１４】
この発明は、上述した従来技術による問題点を解消するため、ゲート−ソース間の絶縁耐圧を確保しつつ、セルピッチの間隔を十分に狭めることができる、層間絶縁膜エッチバック構造を有する半導体装置を製造する製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１５】
上述した課題を解決し、目的を達成するため、請求項１の発明にかかる半導体装置の製造方法は、第１導電型半導体層上の第２導電型半導体領域の表面から該第２導電型半導体領域を貫通して前記第１導電型半導体層に達するトレンチを形成する工程と、前記トレンチの底面および側面の下半部を被覆するゲート絶縁膜、および該ゲート絶縁膜を介して前記トレンチの下半部内に埋め込まれるゲート電極により構成されるトレンチゲート構造を形成する工程と、前記トレンチの上半部内および隣り合う前記トレンチ間の露出面上に、第１導電型不純物を含有するガラス膜を前記トレンチが塞がらない程度に堆積する工程と、前記ガラス膜上に窒化膜を前記トレンチが塞がるまで堆積する工程と、前記ガラス膜および前記窒化膜の一部を除去して、隣り合う前記トレンチ間の半導体表面を露出させる工程と、前記第２導電型半導体領域内の浅い領域に前記ゲート絶縁膜の一部に接する第１導電型半導体領域を形成する工程と、隣り合う前記トレンチ間に露出する前記第１導電型半導体領域および前記第２導電型半導体領域の両方に接触する表面電極を形成する工程と、装置裏面の半導体に接触する裏面電極を形成する工程と、を含むことを特徴とする。
【００１６】
この請求項１の発明によれば、トレンチが塞がらない程度にガラス膜を堆積し、その上にトレンチが塞がるまで窒化膜を堆積することによって、２層構造の層間絶縁膜を形成するので、層間絶縁膜内にボイドを残すことなく、トレンチの上半部を層間絶縁膜で埋めることができる。
【００１７】
また、請求項２の発明にかかる半導体装置の製造方法は、請求項１に記載の発明において、前記第１導電型半導体領域を形成する工程では、前記ガラス膜に含まれる第１導電型不純物を前記第２導電型半導体領域の浅い領域へ拡散させることにより、前記第１導電型半導体領域を形成することを特徴とする。
【００１８】
この請求項２の発明によれば、ガラス膜に含まれる第１導電型不純物を拡散させることによって、第１導電型半導体領域を形成するので、第２導電型半導体領域の浅い領域で、かつゲート絶縁膜の一部に接する領域に第１導電型半導体領域をセルフアラインで形成することができる。
【００１９】
また、請求項３の発明にかかる半導体装置の製造方法は、請求項１または２に記載の発明において、前記ガラス膜および前記窒化膜の一部を除去する工程では、ＣＤＥ（Ｃｈｅｍｉｃａｌ  Ｄｒｙ  Ｅｔｃｈｉｎｇ）またはプラズマエッチングによる等方性エッチングを行って、前記窒化膜を前記トレンチの上半部内にのみ残すことを特徴とする。
【００２０】
この請求項３の発明によれば、窒化膜とガラス膜の選択比が大きいので、ガラス膜をストップ膜として窒化膜をエッチングすることによって、トレンチの上半部内にのみに窒化膜を残して、トレンチ上半部を平坦に埋めることができる。
【００２１】
また、請求項４の発明にかかる半導体装置の製造方法は、請求項３に記載の発明において、前記ガラス膜および前記窒化膜の一部を除去する工程では、前記トレンチの上半部内にのみ残る前記窒化膜をマスクとして、隣り合う前記トレンチ間に前記第１導電型半導体領域および前記第２導電型半導体領域が露出するまでドライエッチングを行うことを特徴とする。
【００２２】
この請求項４の発明によれば、窒化膜をマスクとしてドライエッチングを行うことによって、トレンチ上半部にガラス膜を残すことができる。
【発明の効果】
【００２３】
本発明にかかる半導体装置の製造方法によれば、ゲート−ソース間の絶縁耐圧を確保しつつ、セルピッチの間隔を十分に狭めることができる、層間絶縁膜エッチバック構造を有する半導体装置を製造することができるという効果を奏する。
【発明を実施するための最良の形態】
【００２４】
以下に添付図面を参照して、この発明にかかる半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
【００２５】
図１は、この発明の実施の形態にかかる半導体装置の構成を示す断面図である。図１に示すように、半導体装置２１は、ＭＯＳＦＥＴである。ｎ+ドレイン領域２２の上にｎ-ドリフト領域２３が設けられている。ｎ-ドリフト領域２３の上にｐベース領域２４が設けられている。
【００２６】
トレンチ２６は、ｐベース領域２４の表面からｐベース領域２４を貫通してｎ-ドリフト領域２３に達するように形成されている。トレンチ２６は、互いに平行に複数個、形成されている。ゲート絶縁膜２７は、トレンチ２６の底面および側面の下半部を被覆している。ゲート電極２８は、ゲート絶縁膜２７を介してトレンチ２６の下半部内に埋め込まれている。
【００２７】
トレンチ２６の上半部、すなわちトレンチ２６内の、ゲート絶縁膜２７およびゲート電極２８の上の部分は、ガラス膜（ＰＳＧ：燐ガラス）２９およびシリコン窒化膜３０の２層構造からなる層間絶縁膜で埋め込まれている。この層間絶縁膜の下側の層は、断面形状が略Ｕ字状をなすガラス膜２９であり、その中央部の窪んだ部分を層間絶縁膜の上側の層となるシリコン窒化膜３０が埋めている。
【００２８】
ｎ+ソース領域２５は、ｐベース領域２４の表面層においてガラス膜２９とゲート絶縁膜２７の一部に接して設けられている。ソース電極３１は、隣り合うトレンチ２６間のメサ領域の全面において、ｐベース領域２４およびｎ+ソース領域２５に接触している。ソース電極３１とゲート電極２８は、ガラス膜２９およびシリコン窒化膜３０により互いに絶縁されている。ドレイン電極３２は、ｎ+ドレイン領域２２に接触している。
【００２９】
ここで、ｎ-ドリフト領域２３およびｐベース領域２４は、それぞれ、第１導電型半導体層および第２導電型半導体領域に相当する。ｎ+ソース領域２５は、第１導電型半導体領域に相当する。ソース電極３１およびドレイン電極３２は、それぞれ、表面電極および裏面電極に相当する。
【００３０】
図２〜図７は、図１に示す半導体装置の製造工程を順に示す断面図である。まず、図２に示すように、基板濃度が例えば１０20ｃｍ-3程度であるｎ+型シリコン基板を用意する。このシリコン基板は、ｎ+ドレイン領域２２となる。そして、このシリコン基板の主面上に、例えば１×１０16ｃｍ-3程度の不純物濃度のｎ-エピタキシャル層を例えば約１０μｍの厚さに成長させる。このエピタキシャル層は、ｎ-ドリフト領域２３となる。
【００３１】
次いで、エピタキシャル層の表面に酸化膜を形成し、エピタキシャル層の表面層にｐ型の不純物、例えばボロン（Ｂ）を５×１０13〜15ｃｍ-2のドーズ量でイオン注入し、注入イオンを拡散させてｐ型のウェル領域を形成する。このウェル領域は、ｐベース領域２４となる。次いで、ＰＥＰ（Ｐｈｏｔｏ−Ｅｎｇｒａｖｉｎｇ  Ｐｒｏｃｅｓｓ）技術により酸化膜の表面にレジストマスクを形成する。そして、例えばＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）によりシリコン表面に達するまで酸化膜のドライエッチングを行う。その後、レジストマスクを除去することによって、トレンチマスクを形成する。
【００３２】
次いで、そのトレンチマスクを用いて例えばＲＩＥにより、ｐ型のウェル領域（ｐベース領域２４）の表面から該ウェル領域を貫通してｎ-エピタキシャル層（ｎ-ドリフト領域２３）に達するまでドライエッチングを行い、トレンチ２６を形成する。次いで、ＣＤＥ等のソフトエッチングおよび犠牲酸化処理を行って、トレンチ２６の内壁面およびその周囲の表面のエッチングダメージを除去する。トレンチマスクを除去した後、トレンチ２６の内壁面およびその周囲の表面にゲート絶縁膜２７を形成する。その後、トレンチ２６が十分に埋まるまで、例えばＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により、ｎ型不純物が高濃度にドープされたポリシリコンを堆積して、ゲート電極２８を形成する。
【００３３】
次いで、レジストマスクにより素子外周部をマスクしてＣＤＥ等の等方性エッチングを行い、素子活性部の表面全体を被うポリシリコンを除去する。素子活性部においては、トレンチ２６の下半部にのみゲート電極２８としてポリシリコンが残る。その際、エッチング後のポリシリコン表面の位置が、この後の工程で形成されるｎ+ソース領域２５とｐベース領域２４との接合位置よりも、ｎ型不純物を含有するガラス膜２９からｎ型不純物を拡散させる深さ分だけ、上側になるようにする。
【００３４】
次いで、ｐ型のウェル領域（ｐベース領域２４）の表面およびトレンチ２６の側壁面に接するゲート絶縁膜２７のうち、ポリシリコンに接していない部分を除去する。素子活性部においては、トレンチ２６の底面および側壁面の下半部にのみゲート絶縁膜２７が残る。そして、隣り合うトレンチ２６間のメサ領域の表面およびトレンチ２６の側壁面の上半部においては、ｐ型のウェル領域（ｐベース領域２４）が露出する。図２には、ここまでの状態が示されている。
【００３５】
次いで、図３に示すように、例えばＣＶＤ法により、トレンチ２６内および隣り合うトレンチ２６間のメサ領域の表面上にｎ型不純物を含有するガラス膜（ＰＳＧ）２９を堆積する。このときのガラス膜２９の厚さは、トレンチ２６の開口幅の１／２以下とする。これは、トレンチ２６の上半部内にボイドが残ったまま、トレンチ２６の開口端が塞がるのを防ぐためである。
【００３６】
次いで、図４に示すように、例えばＣＶＤ法により、トレンチ２６が十分に埋まるまで、ｎ型不純物を含有するガラス膜２９の上にシリコン窒化膜３０を堆積する。次いで、図５に示すように、素子活性部の表面全体のシリコン窒化膜３０をＣＤＥやプラズマエッチング等の等方性エッチングにより除去し、ガラス膜２９を露出させる。その際、シリコン窒化膜３０とガラス膜２９の選択比が大きいので、ガラス膜２９をストップ膜としてシリコン窒化膜３０をエッチングすることができる。シリコン窒化膜３０は、トレンチ２６の上半部において、ガラス膜２９の中央部の窪んだ部分にのみ残る。それによって、トレンチ２６の開口端が平坦化される。
【００３７】
次いで、図６に示すように、素子活性部の表面全体において、ガラス膜２９をドライエッチングして、ｐ型のウェル領域（ｐベース領域２４）の表面を露出させる。その際、トレンチ２６の上半部の中央部を埋めるシリコン窒化膜３０がマスクとなるので、トレンチ２６の上半部内にガラス膜２９が層間絶縁膜として残る。このとき、トレンチ２６の側壁を保護する条件でドライエッチングを行うことによって、トレンチ２６の上半部を埋めるガラス膜２９の上端面にテーパをつけることができる。
【００３８】
次いで、図７に示すように、ｎ型不純物を含有するガラス膜２９を拡散源とし、該ガラス膜２９からｐ型のウェル領域（ｐベース領域２４）へｎ型不純物を拡散させることによって、ｐベース領域２４の浅い領域で、かつゲート絶縁膜２７の一部に接する領域に、ｎ+ソース領域２５をセルフアラインで形成する。最後に、素子活性部の表面全体にメタルを蒸着してソース電極３１を形成する。そして、図示しないパッシベーション膜を形成し、パターニングを行った後、基板裏面にドレイン電極３２を形成する。このようにして、図１に示す半導体装置２１が完成する。
【００３９】
以上説明したように、実施の形態によれば、トレンチ２６が塞がらない程度にｎ型不純物を含有するガラス膜２９を堆積し、その上にトレンチ２６が塞がるまでシリコン窒化膜３０を堆積するので、トレンチ２６内にボイドを残すことなく、トレンチ２６の上半部を、ガラス膜２９とシリコン窒化膜３０からなる層間絶縁膜で埋めることができる。従って、ガラス膜２９をエッチングする際にトレンチ２６内の層間絶縁膜が薄くなるのを防ぐことができるので、ゲート−ソース間の絶縁耐圧を確保しつつ、セルピッチの間隔を十分に狭めることができるという効果を奏する。
【００４０】
以上において本発明は、上述した実施の形態に限らず、種々変更可能である。例えば、実施の形態中に記載した寸法や濃度などは一例であり、本発明はそれらの値に限定されるものではない。また、実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。また、本発明は、ＭＯＳＦＥＴに限らず、ＩＧＢＴ等のＭＯＳ型半導体装置に適用できる。
【産業上の利用可能性】
【００４１】
以上のように、本発明にかかる半導体装置の製造方法は、電力制御などに用いられるトレンチゲート型の半導体装置の製造に有用であり、特に、層間絶縁膜エッチバック構造を有する半導体装置の製造に適している。
【図面の簡単な説明】
【００４２】
【図１】この発明の実施の形態にかかる半導体装置の構成を示す断面図である。
【図２】この発明の実施の形態にかかる半導体装置の製造工程を示す断面図である。
【図３】この発明の実施の形態にかかる半導体装置の製造工程を示す断面図である。
【図４】この発明の実施の形態にかかる半導体装置の製造工程を示す断面図である。
【図５】この発明の実施の形態にかかる半導体装置の製造工程を示す断面図である。
【図６】この発明の実施の形態にかかる半導体装置の製造工程を示す断面図である。
【図７】この発明の実施の形態にかかる半導体装置の製造工程を示す断面図である。
【図８】従来の半導体装置の構成を示す断面図である。
【図９】従来の半導体装置の製造工程を示す断面図である。
【図１０】従来の半導体装置の製造工程を示す断面図である。
【図１１】従来の半導体装置の製造工程を示す断面図である。
【図１２】従来の半導体装置の製造工程を示す断面図である。
【図１３】従来の半導体装置の製造工程を示す断面図である。
【図１４】従来の半導体装置の製造工程を示す断面図である。
【図１５】従来の製造方法により層間絶縁膜を堆積させたときの断面の様子を示す模式図である。
【符号の説明】
【００４３】
２１  半導体装置
２３  第１導電型半導体層
２４  第２導電型半導体領域
２５  第１導電型半導体領域
２６  トレンチ
２７  ゲート絶縁膜
２８  ゲート電極
２９  ガラス膜
３０  窒化膜
３１  表面電極
３２  裏面電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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