(57)【要約】【課題】制御ゲート線間のショートを抑制できる。【解決手段】本発明の例に関わる半導体メモリ装置は、メモリセルアレイ領域１００及びこのメモリセルアレイ領域１００に隣接した引き出し配線領域１５０を有する半導体基板１と、メモリセルアレイ領域１００に設けられたメモリセルＭＣと、引き出し配線領域１５０に設けられたコンタクトプラグＣＰと、引き出し配線領域１５０内からメモリセルアレイ領域１００内にわたり設けられ、コンタクトプラグＣＰとメモリセルＭＣとを接続する制御ゲート線ＣＧＬとを具備し、メモリセルアレイ領域１００内に設けられる制御ゲート線ＣＧＬは、金属シリサイド６Ａを含み、引き出し配線領域内に設けられる制御ゲート線ＣＧＬは、引き出し配線領域内のいずれか一部分で、金属シリサイドを含まない。【選択図】図５
2008294220.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルアレイ領域及びこのメモリセルアレイ領域に隣接した引き出し配線領域を有する半導体基板と、前記メモリセルアレイ領域内に設けられたメモリセルと、前記引き出し配線領域内に設けられたコンタクトプラグと、前記引き出し配線領域内から前記メモリセルアレイ領域内にわたり設けられ、前記コンタクトプラグと前記メモリセルとを接続する制御ゲート線とを具備し、前記メモリセルアレイ領域内に設けられる前記制御ゲート線は、金属シリサイドを含み、前記引き出し配線領域内に設けられる前記制御ゲート線は、前記引き出し配線領域内のいずれか一部分で、金属シリサイドを含まないことを特徴とする半導体メモリ装置。
【請求項２】
メモリセルアレイ領域及びこのメモリセルアレイ領域に隣接した引き出し配線領域を有する半導体基板と、前記メモリセルアレイ領域内のアクティブエリアの前記半導体基板上にゲート絶縁膜を介して設けられたメモリセルと、前記引き出し配線領域内の前記半導体基板の表層に埋め込まれた素子分離絶縁膜と、前記メモリセルアレイ領域と前記素子分離絶縁膜との間に設けられたダミーセルと、前記メモリセル上、前記ダミーセル上及び前記素子分離絶縁膜上にわたりゲート間絶縁膜を介して設けられた制御ゲート線とを具備し、前記制御ゲート線は、前記メモリセルアレイ領域から前記引き出し配線領域にわたり前記ゲート間絶縁膜上に形成されたポリシリコン膜を有し、前記メモリセルアレイ領域においては前記ポリシリコン膜上に金属シリサイド膜が形成され、前記ダミーセルと前記素子分離絶縁膜との境界部分においては、前記ポリシリコン膜上に前記金属シリサイド膜が形成されていないことを特徴とする半導体メモリ装置。
【請求項３】
前記メモリセルアレイ領域に設けられた前記制御ゲート線の上面の高さは、前記引き出し配線領域の前記素子分離絶縁膜上に形成された前記制御ゲート線の上面の高さより高く形成されており、前記制御ゲート線は前記ダミーセルと前記素子分離絶縁膜との境界部分において段差を有することを特徴とする請求項２に記載の半導体メモリ装置。
【請求項４】
メモリセルアレイ領域及びこのメモリセルアレイ領域に隣接した引き出し配線領域を有する半導体基板と、前記メモリセルアレイ領域内に設けられたメモリセルと、前記引き出し配線領域内に設けられたコンタクトプラグと、前記引き出し配線領域内から前記メモリセルアレイ領域内にわたり設けられ、前記コンタクトプラグと前記メモリセルとを接続する制御ゲート線とを具備し、前記メモリセルアレイ領域内に設けられる前記制御ゲート線は、金属シリサイドを含み、前記引き出し配線領域内に設けられる前記制御ゲート線は、金属シリサイドを含まないことを特徴とする半導体メモリ装置。
【請求項５】
前記金属シリサイドは、コバルト、ニッケル、チタン及びタングステンのうちいずれか１つを含むことを特徴とする請求項１乃至４のいずれか１項に記載の半導体メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ装置に係り、特に、制御ゲート線（ワード線）の構造に関する。
【背景技術】
【０００２】
不揮発性半導体メモリ、例えば、フラッシュメモリは、様々な電子機器に搭載されている。
【０００３】
フラッシュメモリのメモリセルアレイは、複数のメモリセルから構成されている。また、メモリセルアレイの周辺には、例えば、制御ゲート線・選択ゲート線ドライバ等の、メモリセルアレイを制御するための様々な周辺回路が設けられている。
【０００４】
一般に、メモリセルと制御ゲート線・選択ゲート線ドライバとを接続する制御ゲート線（ワード線）の構造は、ポリシリコン膜と金属シリサイド膜が積層されたポリサイド構造が採用され、制御ゲート線の全体がポリサイド構造となっている技術が開示されている（例えば、特許文献１参照）。
【０００５】
これまで、制御ゲート線の金属シリサイド膜として、成膜及び加工の容易なタングステンシリサイド（ＷＳｉ２）が用いられていた。
【０００６】
近年では、寄生容量に起因するパルス（データ）の伝達遅延を抑制するために、制御ゲート線の抵抗値をより低減するため、ＷＳｉ２よりも低抵抗率な金属シリサイド、例えば、コバルトシリサイド（ＣｏＳｉ２）、チタンシリサイド（ＴｉＳｉ２）、ニッケルシリサイド（ＮｉＳｉ２）等が、新たな制御ゲート線材として、提案されている。しかし、ＣｏＳｉ２等は低抵抗率であるが、ＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）法では加工できないという問題がある。  
それゆえ、これらの金属シリサイドは、ポリシリコン膜上に金属膜を堆積させた後に、加熱処理を施して、ポリシリコン膜と金属膜とを固相反応させることで形成されている。
【０００７】
上記のように、制御ゲート線を構成する金属シリサイド層を形成した場合、書き込み／消去動作が繰り返し行われると、隣接する制御ゲート間にリークパス（以下、制御ゲート線間ショートと呼ぶ）が発生する懸念がある。この原因は、以下のように考えられる。
【０００８】
ポリシリコンのシリサイド化のために、ポリシリコンを覆う層間絶縁膜の全面に対してエッチバックを行うと、絶縁膜の埋め込み性の悪い箇所でボイドが発生し、このボイドに、微量の金属イオンが残留する。  
そして、書き込み動作時に、選択された制御ゲート線に書き込み電圧（例えば、２０Ｖ）が印加され、それと隣接する制御ゲート線に中間電位（例えば、８Ｖ）が印加されると、隣接する制御ゲート線間に電界が発生し、その電界によって、金属イオンが移動する。
【０００９】
金属イオンの移動によって、制御ゲート線を覆う層間絶縁膜の界面に、電流のリークパスが形成され、制御ゲート間ショートが引き起こされる。
【００１０】
また、制御ゲート線間ショートは、コンタクトプラグが設けられる引き出し配線領域とメモリセルアレイ領域との間の境界領域で、多く発生する。
【００１１】
これは、引き出し配線領域とメモリセルアレイ領域の下地構造が異なることが要因と考えられる。より具体的には、以下のとおりである。
【００１２】
引き出し配線領域とメモリセルアレイ領域の下地構造が異なり、２つの領域間で段差が生じてしまう。その段差によってリソグラフィに差異が生じるため、引き出し配線領域内の制御ゲート線の線幅は、メモリセルアレイ領域内の制御ゲート線の線幅よりも細くなる。その結果として、引き出し配線領域内の隣接する制御ゲート線の間隔は広くなる。
【００１３】
そのため、引き出し配線領域内の段差部分で、層間絶縁膜内に形成されるボイドが大きくなり、金属イオンが多く残留する。一方で、制御ゲート線の間隔が広いので、隣接する制御ゲート線間の電界は、メモリセルアレイ領域の電界よりも小さくなる。
【００１４】
制御ゲート線間ショートは、制御ゲート線間の電界と残留金属イオン量の両方に依存すると考えられため、その発生確率は、引き出し配線領域とメモリセルアレイ領域との間の境界領域の段差部分で増加する。
【特許文献１】特開２００７−２７６６６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
本発明の例は、制御ゲート線間のショートを抑制できる技術を提案する。
【課題を解決するための手段】
【００１６】
本発明の例に関わる半導体メモリ装置は、メモリセルアレイ領域及びこのメモリセルアレイ領域に隣接した引き出し配線領域を有する半導体基板と、前記メモリセルアレイ領域内に設けられたメモリセルと、前記引き出し配線領域内に設けられたコンタクトプラグと、前記引き出し配線領域内から前記メモリセルアレイ領域内にわたり設けられ、前記コンタクトプラグと前記メモリセルとを接続する制御ゲート線とを具備し、前記メモリセルアレイ領域内に設けられる前記制御ゲート線は、金属シリサイドを含み、前記引き出し配線領域内に設けられる前記制御ゲート線は、前記引き出し配線領域内のいずれか一部分で、金属シリサイドを含まない。
【００１７】
本発明の例に関わる半導体メモリ装置は、メモリセルアレイ領域及びこのメモリセルアレイ領域に隣接した引き出し配線領域を有する半導体基板と、前記メモリセルアレイ領域内のアクティブエリアの前記半導体基板上にゲート絶縁膜を介して設けられたメモリセルと、前記引き出し配線領域内の前記半導体基板の表層に埋め込まれた素子分離絶縁膜と、前記メモリセルアレイ領域と前記素子分離絶縁膜との間に設けられたダミーセルと、前記メモリセル上、前記ダミーセル上及び前記素子分離絶縁膜上にわたりゲート間絶縁膜を介して設けられた制御ゲート線とを具備し、前記制御ゲート線は、前記メモリセルアレイ領域から前記引き出し配線領域にわたり前記ゲート間絶縁膜上に形成されたポリシリコン膜を有し、前記メモリセルアレイ領域においては前記ポリシリコン膜上に金属シリサイド膜が形成され、前記ダミーセルと前記素子分離絶縁膜との境界部分においては、前記ポリシリコン膜上に前記金属シリサイドが形成されていない。
【００１８】
本発明の例に関わる半導体メモリ装置は、メモリセルアレイ領域及びこのメモリセルアレイ領域に隣接した引き出し配線領域を有する半導体基板と、前記メモリセルアレイ領域内に設けられたメモリセルと、前記引き出し配線領域内に設けられたコンタクトプラグと、前記引き出し配線領域内から前記メモリセルアレイ領域内にわたり設けられ、前記コンタクトプラグと前記メモリセルとを接続する制御ゲート線とを具備し、前記メモリセルアレイ領域内に設けられる前記制御ゲート線は、金属シリサイドを含み、前記引き出し配線領域内に設けられる前記制御ゲート線は、金属シリサイドを含まない。
【発明の効果】
【００１９】
本発明の例によれば、制御ゲート線間のショートを抑制できる。
【発明を実施するための最良の形態】
【００２０】
１．  概要  
本発明の実施形態は、不揮発性半導体メモリの制御ゲート線（ワード線）の構造に関する。
【００２１】
制御ゲート線は、メモリセルアレイ領域内に設けられたメモリセルのゲート電極に接続される。そして、その制御ゲート線は、メモリセル領域に隣接した引き出し配線領域に引き出され、引き出し配線領域内で、ドライバ回路と接続するためのコンタクトプラグに接続される。
【００２２】
本発明の実施形態において、その制御ゲート線が、引き出し配線領域内の制御ゲート線間のショートの発生する確率の高い部分で、金属シリサイドを含まない部分を有することを特徴とする。
【００２３】
本実施形態においては、制御ゲート線の所定部分が金属シリサイドを含まないようにするために、ポリシリコン膜をメタル材と固相反応させてシリサイド化させる工程で、メモリセルアレイ領域内の制御ゲート電極としてのポリシリコンを覆う層間絶縁膜に対して行うエッチバックを、引き出し配線領域内の所定の部分では行わない。
【００２４】
それによって、引き出し配線領域内の所定の部分では、制御ゲート線としてのポリシリコン膜は、層間絶縁膜に覆われているので、シリサイド化されず、金属シリサイドを含まない。
【００２５】
上記の構造によれば、引き出し配線領域内の所定の部分の層間絶縁膜はエッチバックされないので、その部分の層間絶縁膜内にはボイドが発生しない。そのため、金属シリサイド層を形成するためのメタル材（例えば、コバルト（Ｃｏ））の金属イオンの残留を抑制できる。
【００２６】
また、ボイドが発生しない領域を形成できるので、メモリセルアレイ領域と引き出し配線領域との間でボイドを分断でき、金属イオンの移動を抑えることができる。
【００２７】
したがって、本発明の実施形態によれば、残留した金属イオンに起因する制御ゲート線ショートの発生確率を低減できる。
【００２８】
２．  実施形態  
（１）  第１の実施形態  
はじめに、本発明の実施形態が適用される不揮発性半導体メモリについて、フラッシュメモリを例として、説明する。
【００２９】
図１は、本実施形態に係るフラッシュメモリのメモリチップの主要部を示すブロック図である。
【００３０】
メモリセルアレイ領域１００は、複数のメモリセルと選択ゲートトランジスタとを有する。
【００３１】
制御ゲート線・選択ゲート線ドライバ１０１は、メモリセルアレイ１００内から延びる制御ゲート線及び選択ゲート線に接続される。制御ゲート線・選択ゲート線ドライバ１０１は、アドレスバッファ１０２からのアドレス信号に基づいて選択されたメモリセルにアクセスするために、制御ゲート線及び選択ゲート線を駆動する。
【００３２】
カラムデコーダ１０３は、アドレスバッファ１０２からのアドレス信号に基づいて、メモリセルアレイ領域１００のカラムを選択し、選択されたビット線を駆動する。
【００３３】
メモリチップの全体的な動作は、外部装置（例えば、ホストマイコン）からの制御信号に基づき、コマンドインターフェイス回路１０５及びステートマシーン１０６により制御される。そして、フラッシュメモリの動作モード（書き込み、読み出し、消去）に応じて、ウェル・ソース線電位制御回路１０４、データ回路１０７、センスアンプ１０８、電位生成回路１０９、書き込み制御回路１１０、一括検知回路１１１、データ入出力回路１１２が、それぞれ制御される。
【００３４】
図２及び図３は、メモリセルアレイ領域１００の周辺に配置される制御ゲート線・選択ゲート線ドライバ１０１及び引き出し配線領域１５０の位置関係を示している。
【００３５】
図２の例では、メモリセルアレイ１００の両端にそれぞれ制御ゲート線・選択ゲート線ドライバ１０１が配置される。図３の例では、メモリセルアレイ１０１の一端に制御ゲート線・選択ゲート線ドライバ２が配置される。
【００３６】
メモリセルアレイ領域１００と制御ゲート線・選択ゲート線ドライバ１０１などの周辺回路は、それぞれ配線ピッチが異なる。そのため、メモリセルアレイ１００と制御ゲート線・選択ゲート線ドライバ１０１との間には、配線ピッチを変換するための引き出し配線領域１５０が設けられている。
【００３７】
以下、ＮＡＮＤ型フラッシュメモリを例として、本発明の第１の実施形態について説明する。尚、本発明の実施形態は、ＮＡＮＤ型フラッシュメモリに限定されるものではなく、例えば、ＮＯＲ型フラッシュメモリ、ＡＮＤ型フラッシュメモリ、２トランジスタ型フラッシュメモリ、３トランジスタ型フラッシュメモリ等でも良い。
【００３８】
図４乃至図７を用いて、メモリセルアレイ領域１００及び引き出し配線領域１５０の構造について、説明する。
【００３９】
図４は、本発明の第１の実施形態におけるメモリセルアレイ領域１００及び引き出し配線領域１５０の構造を示す平面図である。また、図５は、図４のＶ−Ｖ線に沿う断面図を示し、図６は、図４のＶＩ−ＶＩ線に沿う断面図を示す。図７は、図４のＶＩＩ−ＶＩＩ線に沿う断面図を示す。尚、本実施形態においては、簡単化のため、メモリセルアレイ領域１００の一端部とこの一端部に隣接して設けられた引き出し配線領域１５０のみを図示する。
【００４０】
図４乃至図７に示すように、半導体基板１は、メモリセルアレイ領域１００とこのメモリセルアレイ領域１００に隣接して設けられた引き出し配線領域１５０とを有する。メモリセルアレイ領域１００内において、素子分離エリアＳＴＩに取り囲まれたアクティブエリアＡＡが、半導体基板１の表面領域に所定方向（図４中においてはｙ方向）に沿って複数本設けられる。そして、複数のメモリセルＭＣと選択ゲートトランジスタＳＧが、アクティブエリアＡＡ内に設けられる。  
アクティブエリアＡＡを分離する素子分離エリアＳＴＩには、例えば、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｒａｔｉｏｎ）構造の素子分離絶縁膜８が埋め込まれている。
【００４１】
引き出し配線領域１５０内においては、メモリセルは設けられず、半導体基板１内に素子分離絶縁膜８よりｘ方向のサイズ（幅）が広い素子分離絶縁膜８Ａが埋め込まれ、この素子分離絶縁層８Ａが下地層となっている。引き出し配線領域１５０に対し、メモリセルアレイ領域１００においては、ゲート電極３Ａ，３Ｂが下地層となっている。
【００４２】
また、引き出し配線領域１５０のうち、素子分離絶縁膜８Ａとメモリセルアレイ領域との間には、メモリセルとしては機能しないダミーセルが形成されるダミーアクティブエリアＤＡＡが設けられている。ダミーアクティブエリアＤＡＡのｘ方向のサイズは、メモリセルが設けられるアクティブエリアＡＡのｘ方向のサイズよりも広く設計されている。
【００４３】
複数の制御ゲート線ＣＧＬ１〜ＣＧＬｎが、メモリセルアレイ領域１００内及び引き出し配線領域１５０内に設けられる。
【００４４】
制御ゲート線ＣＧＬ１〜ＣＧＬｎ（例えば、ｎ本）は、ｘ方向に延び、ｙ方向に所定間隔をもって隣接して設けられている。そして、メモリセルアレイ領域１００のアクティブエリアＡＡと制御ゲート線ＣＧＬ１〜ＣＧＬｎとの交差位置において、複数のメモリセルＭＣが、制御ゲート線ＣＧＬ１〜ＣＧＬｎにそれぞれ接続されている。
【００４５】
また、２本の選択ゲート線ＳＧＬ１，ＳＧＬ２が、ｎ本の制御ゲート線ＣＧＬ１〜ＣＧＬｎを挟み込むように、制御ゲート線ＣＧＬ１〜ＣＧＬｎに沿って、メモリセルアレイ領域１００内及び引き出し配線領域１５０内に設けられる。そして、メモリセルアレイ領域１００のアクティブエリアＡＡと選択ゲート線ＳＧＬ１，ＳＧＬ２との交差位置において、複数の選択ゲートトランジスタＳＧが選択ゲート線ＳＧＬ１，ＳＧＬ２に接続される。
【００４６】
制御ゲート線ＣＧＬ１〜ＣＧＬｎは、引き出し配線領域１５０内に設けられたフリンジＦに接続される。フリンジＦは、コンタクトプラグＣＰ、中間メタル層Ｍ０及びビアコンタクトＶ１を介して、引き出し配線としてのメタル層Ｍ１に接続される。尚、フリンジＦを設けずに、制御ゲート線とコンタクトプラグＣＰとを直接接続しても良い。  
また、選択ゲート線ＳＧＬ１，ＳＧＬ２も、同様に、コンタクトプラグＣＰ、中間メタル層Ｍ０及びビアコンタクトＶ１を介して、引き出し配線としてのメタル層Ｍ１に接続される。尚、本実施形態においては、図５に示すように、メモリセルＭＣの制御ゲート電極ＣＧＬが、ｘ方向に隣接する素子間で共有され、制御ゲート線ＣＧＬ１〜ＣＧＬｎとして機能している。
【００４７】
図５に示すように、下地構造の違いから、素子分離絶縁膜８Ａ上の制御ゲート電極ＣＧＬの上面の高さは、メモリセルアレイ領域１００の制御ゲート線ＣＧＬの上面の高さより低く形成されている。この高低差により、ダミーアクティブエリアＤＡＡと素子分離絶縁膜８Ａとの境界付近において、制御ゲート線ＣＧＬ（及びその上部に形成された層間絶縁膜１０，１１）には段差Ｘを有する段差部が形成されている。
【００４８】
また、ダミーアクティブエリアＤＡＡと素子分離絶縁膜８Ａとの境界付近の制御ゲート線ＣＧＬは、メモリセルアレイ領域１００の制御ゲート線ＣＧＬ及びコンタクトプラグＣＰの形成領域付近の制御ゲート線ＣＧＬと構造を異にしている。即ち、メモリセルアレイ領域１００の制御ゲート線ＣＧＬ及びコンタクトプラグＣＰの形成領域付近の制御ゲート線ＣＧＬは、ポリシリコン膜５Ａと金属シリサイド膜６Ａから構成されているのに対し、ダミーアクティブエリアＤＡＡと素子分離絶縁膜８Ａとの境界付近はシリサイド化ブロックエリアとして、このエリア内の制御ゲート線ＣＧＬはポリシリコン膜５Ａのみで構成されており、金属シリサイド膜６Ａが形成されない。シリサイド化ブロックエリアは、ダミーアクティブＤＡＡと素子分離絶縁層８Ａとの境界付近に形成された段差部を含むように形成されている。
【００４９】
図６は、１つのＮＡＮＤセルユニット、即ち、直列接続された複数のメモリセルＭＣ（例えば、ｎ個）と、その一端及び他端に接続された選択ゲートトランジスタＳＴ１，ＳＴ２を図示している。
【００５０】
図６に示すように、メモリセルＭＣは、例えば、ポリシリコン膜からなる浮遊ゲート電極３Ａを電荷蓄積層とする積層ゲート構造のＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタである。
【００５１】
浮遊ゲート電極３Ａは、半導体基板１表面に形成されたゲート絶縁膜２Ａ上に設けられる。制御ゲート電極５Ａ，６Ａは、浮遊ゲート電極３Ａ上に形成されたゲート間絶縁膜４を介して、浮遊ゲート電極３Ａ上に積層されている。  
制御ゲート電極ＣＧＬは、ポリシリコン膜５Ａと、例えば、コバルトシリサイド（ＣｏＳｉ２）などの金属シリサイドからなる金属シリサイド膜６Ａから構成される。  
そのため、メモリセルアレイ領域１００内の制御ゲート線ＣＧＬ１〜ＣＧＬｎは、ポリシリコン膜５Ａと金属シリサイド膜６Ａから構成される、いわゆる、ポリサイド構造となっている。そして、上述のように、制御ゲート電極ＣＧＬが、ｘ方向に隣接する複数のメモリセルＭＣ同士で共有され、制御ゲート線ＣＧＬ１〜ＣＧＬｎとして機能する。
【００５２】
また、ｙ方向に隣接する複数（例えば、ｎ個）のメモリセルＭＣは、ソース／ドレイン拡散層７を共有して、直列接続されている。
【００５３】
直列接続されたメモリセルＭＣの一端（ドレイン側）及び他端（ソース側）には、選択ゲートトランジスタＳＧ１，ＳＧ２がそれぞれ設けられ、ソース／ドレイン拡散層７Ａを介して、隣接するメモリセルＭＣと接続される。
【００５４】
選択ゲートトランジスタＳＧ１，ＳＧ２は、メモリセルＭＣと同時工程で形成されるため、積層ゲート構造のＭＩＳトランジスタとなる。浮遊ゲート電極３Ａと同時に形成されるポリシリコン膜からなる第１のゲート電極３Ｂは、半導体基板１表面に形成されたゲート絶縁膜２Ｂ上に設けられる。ポリシリコン膜５Ｂは、ゲート間絶縁膜４Ｂに形成された開口部Ｐを介して、第１のゲート電極３Ｂと接続されている。このポリシリコン膜５Ｂ上に金属シリサイド膜６Ｂが形成される。そして、ゲート電極３Ｂ、ポリシリコン膜５Ｂ及び金属シリサイド膜６Ｂからなる選択ゲートトランジスタＳＧ１，ＳＧ２のゲート電極３Ｂ，５Ｂ，６Ｂが、ｘ方向に隣接する複数の選択ゲートトランジスタ同士で共有され、選択ゲート線ＳＧＬ１，ＳＧＬ２として機能する。
【００５５】
選択ゲートトランジスタＳＧ１のソース／ドレイン拡散層７Ａと反対側のドレイン拡散層７Ｂは、ビット線コンタクトＢＣを経由して、第１のメタル層ＭＥ０に接続される。第１のメタル層ＭＥ０は、ビアコンタクトＶ１を経由して、ビット線ＢＬに接続される。
【００５６】
また、選択ゲートトランジスタＳＧ２のソース／ドレイン拡散層７Ａと反対側のソース拡散層７Ｃは、ソース線コンタクトＳＣを経由して、ソース線ＳＬに接続される。
【００５７】
図６において、メモリセルＭＣのゲート電極間の半導体基板１上、メモリセルＭＣと選択ゲートトランジスタＳＧ１，ＳＧ２との間の半導体基板１上、ドレイン拡散層７Ｂ及びソース拡散層７Ｃが形成された半導体基板１上には層間絶縁膜９が形成されている。この層間絶縁膜９は、半導体基板１表面からの高さがポリシリコン膜５Ａ，５Ｂと金属シリサイド膜６Ａ，６Ｂの界面近傍になるように形成されている。層間絶縁膜９上には、金属シリサイド膜６Ａ，６Ｂを覆い隠すように層間絶縁膜１０が形成されている。この層間絶縁膜１０上に層間絶縁膜１１が形成され、層間絶縁膜１１上にビット線ＢＬが形成されている。
【００５８】
図７は、図４のＶＩＩ−ＶＩＩ線に沿う、ダミーアクティブエリアＤＡＡの断面構造を示している。
【００５９】
図７に示すように、ダミーアクティブエリアＤＡＡ内のｘ方向の断面構造は、メモリセルセルアレイ領域１００のアクティブエリアＡＡのｘ方向断面構造と近似する構造となっている。
【００６０】
浮遊ゲート電極３Ａと同時に形成されるダミー層（ポリシリコン膜）３Ｂ，３Ｄは、半導体基板１表面上に形成された絶縁膜２Ｄ上に設けられる。但し、このダミー層３Ｂは、電荷蓄積層としては機能しない。また、絶縁膜２Ｄの膜厚は、メモリセルＭＣのゲート絶縁膜２Ａの膜厚よりも厚く、例えば、４０ｎｍである。
【００６１】
また、ダミー層３Ｂ，３Ｄ上には、ゲート間絶縁膜４Ａ，４Ｂを介して、制御ゲート線ＣＧＬ１〜ＣＧＬｎ及び選択ゲート線ＳＧ１，ＳＧ２としてのポリシリコン膜５Ａ，５Ｂが設けられる。このポリシリコン膜５Ａ，５Ｂ上には、後述するマスク材１３が設けられている。図７に示すように、引き出し配線領域１５０のポリシリコン膜５Ａ，５Ｂ上には、メモリセルアレイ領域１００のポリシリコン膜５Ａ，５Ｂ上に形成されている金属シリサイド膜６Ａ，６Ｂは形成されていない。
【００６２】
図７において、ダミー層３Ａ及びポリシリコン膜５Ａ，５Ｂ、ダミー層３Ｂ，３Ｄからなるダミーセルのゲート電極間の半導体基板１上には、層間絶縁膜９が形成されている。この層間絶縁膜９は、ダミーセル上に形成されたマスク材１３を覆い隠すように形成されている。層間絶縁膜９上には、層間絶縁膜１０，１１が順次形成される。
【００６３】
尚、上述のように、ダミーアクティブエリアＤＡＡのｘ方向のサイズは、メモリセルＭＣが設けられるアクティブエリアＡＡのｘ方向のサイズよりも大きい。
【００６４】
本発明の実施形態において、ｘ方向に延びる制御ゲート線ＣＧＬ１〜ＣＧＬｎが、引き出し配線領域１５０内の所定部分で、金属シリサイドを含まないことを特徴とする。
【００６５】
図４乃至図７に示すように、制御ゲート線ＣＧＬ１〜ＣＧＬｎのうち金属シリサイドを含まない部分は、例えば、引き出し配線領域１５０内の段差Ｘがある領域（段差部）を含むように設けられる。
【００６６】
この制御ゲート線のうち金属シリサイドを含まない部分は、メモリセルアレイ領域１００内の制御ゲート線をシリサイド化する際に、引き出し配線領域１５０内の一部分を覆う層間絶縁膜９に対してエッチバックを行わず、ポリシリコン層５Ａのシリサイド化を行わないことで形成される。
【００６７】
シリサイド化ブロックエリア内においては、制御ゲート線の構造は、ポリシリコン層５Ａの単層構造となる。また、シリサイド化ブロックエリア以外の引き出し配線領域１５０内では、メモリセルアレイ領域１００と同様に、ポリサイド構造の制御ゲート線ＣＧＬ１〜ＣＧＬｎとなっている。特に、制御ゲート線ＣＧＬ１〜ＣＧＬｎのうちコンタクトプラグと接続される部分（フリンジＦ）は、コンタクトプラグＣＰとの寄生抵抗を低減するために、金属シリサイドを含む構造とすることが望ましい。
【００６８】
メモリセルアレイ領域１００においては、微細化に伴い、制御ゲート線ＣＧＬ１〜ＣＧＬｎ間のピッチが狭くなっている。それゆえ、ピッチの狭い制御ゲート線ＣＧＬ１〜ＣＧＬｎ間において、層間絶縁膜９の埋め込み性が悪く、例えば、図７に示すように、絶縁膜同士が接触しているだけで絶縁膜の結合が弱い部分（シーム）Ｚが生じてしまう。
【００６９】
そして、ポリシリコン膜５Ａを固相反応によってシリサイド化させるために、層間絶縁膜９に対してエッチバックを行うと、シームＺが発生している部分が、過剰にエッチングされ、図６に示すように、ボイドＹとなってしまう。
【００７０】
このボイドＹに、金属シリサイド膜形成時のＣｏなどの金属イオンが残留し、それが特に段差部分において制御ゲート間ショートの原因となる。
【００７１】
しかし、本実施形態においては、段差部などの制御ゲート間ショートが発生しやすい領域に、シリサイド化ブロックエリアを設け、そのエリア内の層間絶縁膜９に対して、エッチバックを行わない。
【００７２】
それによって、シリサイド化ブロックエリアにおいては、層間絶縁膜９はエッチバックされないので、メモリセルアレイ領域１００内に形成されるようなボイドＹが、形成されない。そのため、段差部を含むシリサイド化ブロックエリア内においては、ボイドが発生しないので、金属イオンの残留量が少なくなる。
【００７３】
また、シリサイド化ブロックエリアにより、メモリセルアレイ領域１００と引き出し配線領域１５０との間で、ボイドＹを分断できる。そのため、メモリセルアレイ領域内１００と引き出し配線領域１５０内に残留した金属イオンが、２つの領域間を移動して、シリサイド化ブロックエリア内に供給されるのを防止することができる。
【００７４】
それゆえ、金属イオンに起因する制御ゲート線間のリークパスの発生を抑制できる。
【００７５】
したがって、制御ゲート線間のショートの発生確率を低減できる。
【００７６】
（ｂ）  製造方法  
図４乃至図２０を用いて、本発明の実施形態の製造方法について説明する。
【００７７】
はじめに、図８及び図９を用いて、本実施形態の製造方法の一工程について説明する。図８は、本実施形態の製造工程の一工程を示す平面図である。図９は、図８のＩＸ−ＩＸ線に沿う断面図である。
【００７８】
図８及び図９に示すように、半導体基板１上に、例えば、熱酸化法により、ゲート絶縁膜２Ａ及び絶縁膜２Ｄがそれぞれ形成される。  
次に、メモリセルの浮遊ゲート電極となるポリシリコン膜３、第１のマスク膜１２（例えば、シリコン窒化膜）が、例えば、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法によって、順次形成される。
【００７９】
続いて、メモリセルアレイ領域１００内には、所定のｘ方向のサイズのアクティブエリアＡＡが複数形成されるように、例えば、ＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）法により、半導体基板１内に複数の素子分離溝が形成される。
【００８０】
それと同時に、引き出し配線領域１５０内に、素子分離溝が形成される。また、引き出し配線領域のうち、メモリセルアレイ領域側の端部には、ダミーアクティブエリアＤＡＡが形成される。ダミーアクティブエリアＤＡＡのｘ方向のサイズは、アクティブエリアＡＡのｘ方向のサイズよりも大きくなるように、形成される。
【００８１】
そして、メモリセルアレイ領域１００及び引き出し配線領域１５０において、素子分離絶縁膜８，８Ａが、素子分離溝に形成される。
【００８２】
その後、素子分離絶縁膜８は、ポリシリコン膜３（３Ａ，３Ｂ，３Ｄ）のｘ方向の側面が露出するまでエッチングされる。尚、ダミーエリアＤＡＡ内に形成される絶縁膜２Ｄの膜厚は、ゲート絶縁膜２Ａの膜厚よりも厚く、例えば、絶縁膜２Ｄの膜厚は、４０ｎｍである。
【００８３】
次に、図１０乃至図１２を用いて、図８及び図９に続く製造工程について説明する。
【００８４】
図１０は、本実施形態の製造工程の一工程の平面図を示す。図１１は、図１０のＸＩ−ＸＩ線に沿う断面図を示し、図１２は、図１０のＸＩＩ−ＸＩＩ線に沿う断面図を示す。
【００８５】
第１のマスク膜が除去された後、図１０乃至図１２に示すように、ゲート間絶縁膜４Ａ，４Ｂが、ポリシリコン膜３Ａ，３Ｂ，３Ｄの上面及び側面、素子分離絶縁膜８，８Ａの上面を覆うように、メモリセルアレイ領域１００内及び引き出し配線領域１５０内の全面に形成される。そして、選択ゲートトランジスタ形成予定領域では、ゲート絶縁膜４Ｂに開口部が形成される。ゲート絶縁膜４Ａ，４Ｂは、例えば、シリコン酸化膜、シリコン窒化膜、ＨｆＳｉＯＮやＡｌ２Ｏ３等の高誘電体膜の単層膜或いは多層膜から構成される。
【００８６】
続いて、制御ゲート電極となるポリシリコン膜５Ａ，５Ｂ及び第２のマスク膜１３（例えば、シリコン窒化膜）が、例えば、ＣＶＤ法により、メモリセルアレイ領域１００内及び引き出し配線領域１５０内のゲート間絶縁膜４Ａ，４Ｂ上に順次堆積される。この際、選択ゲートトランジスタ形成予定領域においては、ゲート間絶縁膜４Ｂに開口部Ｐが形成される。
【００８７】
続いて、メモリセルが所望のゲート長となるように、例えば、フォトリソグラフィ技術によって、第２のマスク膜１３に対してパターニングが施される。そして、制御ゲート電極及び浮遊ゲート電極となるポリシリコン膜、ゲート間絶縁膜が、順次エッチングされて、ゲート加工される。  
すると、浮遊ゲート電極膜３Ａ、ゲート間絶縁膜４Ａ及び制御ゲート電極５Ａから構成されるメモリセルＭＣが形成される。それと同時に、第１及び第２のゲート電極３Ｂ，５Ｂから構成される選択ゲートトランジスタＳＧ１，ＳＧ２が形成される。尚、第１及び第２のゲート電極３Ｂ，５Ｂは、ゲート絶縁膜４Ｂに形成された開口部Ｐを介して接続されている。  
また、上記のゲート加工の際に、メモリセルアレイ領域１００及び引き出し配線領域１５０において、例えば、閉ループ状のパターンで、マスク層１３にパターニングが施される。そして、閉ループ状のパターンの一部が引き出し配線領域１５０内で分断されて、ポロシリコン膜５Ａ及び金属シリサイド膜６Ａから構成されるフリンジＦが、ゲート加工と同時に、引き出し配線領域１５０内に形成される。  
尚、側壁（サイドウォール）を利用して下地層を加工する微細加工技術によって、メモリセルのゲート加工を行っても良い。
【００８８】
その後、ゲート加工により形成された積層ゲート電極をマスクとして、ソース／ドレイン拡散層７，７Ａ，７Ｂ，７Ｃが、半導体基板１内に自己整合的に形成される。
【００８９】
さらに、メモリセル及び選択ゲートトランジスタのゲート電極を覆う第１の層間絶縁膜９（例えば、ＴＥＯＳ膜）が、例えば、ＣＶＤ法により形成される。
【００９０】
ここで、図１１に示すように、メモリセルアレイ領域１００と引き出し配線領域１５０との境界付近、例えば、ダミーアクティブエリアＤＡＡ上において、メモリセルアレイ領域１００と引き出し配線領域１５０との下地構造が違うために、段差Ｘが生じる。そのため、メモリセルアレイ領域と引き出し配線領域とで、層間絶縁膜９の上端の高さが一致しない構造となる。  
また、図１２に示すように、シームＺが、制御ゲート線ＣＧＬ１〜ＣＧＬｎ間の第１の層間絶縁膜９内に生じる。
【００９１】
続いて、図１３乃至図１６を用いて、図１０乃至図１２に続く製造工程について説明する。図１３は、本実施形態の製造工程の一工程の平面図を示す。図１４は、図１３のＸＩＶ−ＸＩＶ線に沿う断面図を示す。また、図１５は、図１３のＸＶ−ＸＶ線に沿う断面図を示し、図１６は、図１３のＸＶＩ−ＸＶＩ線に沿う断面図を示す。
【００９２】
図１３乃至図１６に示すように、制御ゲート線のシリサイド化を行わない領域（シリサイド化ブロックエリア）には、層間絶縁膜９がエッチバックされないように、層間絶縁膜９上に、レジストマスク１４が、例えば、フォトリソグラフィ技術により形成される。
【００９３】
シリサイド化ブロックエリアは、引き出し配線領域１５０内のダミーアクティブエリアＤＡＡ上の段差Ｘがある段差部を含むように設けられる。このシリサイド化ブロックエリアは、段差部に限らず制御ゲート間ショートの発生確率が高い領域に設けられることが好ましい。
【００９４】
その後、層間絶縁膜９に対して、例えば、ＲＩＥ法により、エッチバックが施される。
【００９５】
すると、図１５に示すように、レジストマスク１４に覆われてない領域、例えば、メモリセルアレイ領域１００においては、層間絶縁膜９がエッチングされる。この際、隣接する制御ゲート電極５Ａ（制御ゲート線ＣＧＬ１〜ＣＧＬｎ）間において、層間絶縁膜９のシーム部分が過剰にエッチングされてシームが拡大した溝部Ｙ’が形成される。  
一方、図１６に示すように、レジストマスク１４で覆われている領域、即ち、シリサイド化ブロックエリアにおいては、層間絶縁膜９がエッチングされずに、層間絶縁膜９が制御ゲート線となるポリシリコン膜５Ａを覆ったままの構造となっている。それゆえ、シリサイド化ブロックエリアにおいては、シームＺの部分はエッチングされず、メモリセルアレイ領域１００内のようなシームの拡大は起こらない。
【００９６】
さらに、図１３に示すように、シリサイド化ブロックエリアを設けることで、メモリセルアレイ領域１００と引き出し配線領域１５０との間の領域で、溝部Ｙ’を分断できる。
【００９７】
続いて、図１７乃至図２０を用いて、図１３乃至図１６に続く製造工程について説明する。図１７は、本実施形態の製造工程の一工程の平面図を示す。図１８は、図１７のＸＶＩＩＩ−ＸＶＩＩＩ線に沿う断面図を示す。また、図１９は、図１７のＸＩＸ−ＸＩＸ線に沿う断面図を示し、図２０は、図１７のＸＸ−ＸＸ線に沿う断面図である。
【００９８】
レジストマスクが除去された後、層間絶縁膜９上及びポリシリコン膜５Ａ，５Ｂ上に、例えば、コバルト（Ｃｏ）が、スパッタリング法により堆積される。尚、Ｃｏに限定されず、ニッケル（Ｎｉ）、チタン（Ｔｉ）、タングステン（Ｗ）等の金属膜をスパッタリング法で堆積しても良い。
【００９９】
そして、半導体基板１に対して熱処理を施し、ポリシリコン膜５Ａ，５ＢとＣｏとを固相反応させて、シリサイド化を行う。その後、ポリシリコン膜５Ａ，５Ｂと反応しなかったＣｏが、例えば、ウェットエッチングにより除去される。  
すると、図１７乃至図２０に示すように、メモリセルアレイ領域１００内及び引き出し配線領域１５０内において、ポリシリコン膜５Ａと金属シリサイド膜（例えば、ＣｏＳｉ２）６Ａの２層構造（ポリサイド構造）の制御ゲート線ＣＧＬ１〜ＣＧｎが形成される。尚、金属シリサイド膜６Ａは、ＣｏＳｉ２に限定されず、ＴｉＳｉ２、ＮｉＳｉ２、ＷＳｉ２等で、他の金属シリサイド膜を固相反応により形成してもよい。
【０１００】
一方、図２０に示すように、シリサイド化ブロックエリア内においては、ポリシリコン膜５Ａ，５Ｂの全体が、層間絶縁膜９によって覆われているので、メタル材が層間絶縁膜９上に形成されても、ポリシリコン膜５Ａ，５Ｂがシリサイド化されることはない。それゆえ、この領域内の制御ゲート線は、金属シリサイドを含まず、ポリシリコン膜５Ａの単層構造となる。  
また、この領域では、層間絶縁層９がエッチングされないので、シームの拡大が起こらない。それゆえ、シリサイド化ブロックエリアにおいては、金属イオンが溝部Ｙ’内に残留することもない。
【０１０１】
尚、制御ゲート線ＣＧＬ１〜ＣＧＬｎのうちフリンジＦの部分は、後の工程で形成されるコンタクトプラグとの寄生抵抗を低減するために、ポリシリコンをシリサイド化させて、金属シリサイド膜６Ａを形成することが望ましい。
【０１０２】
その後、図４乃至図７に示すように、第１の層間絶縁膜９上の全面に第２の層間絶縁膜１０が形成される。そして、第１及び第２の層間絶縁膜９，１０内に形成されたコンタクトホール内に、ビット線コンタクトＢＣ、ソース線コンタクトＳＣ及びコンタクトプラグＣＰが埋め込まれ、これらに第１のメタル層Ｍ０及びソース線ＳＬがそれぞれ接続される。この際、シリサイド化ブロックエリア以外の部分の制御ゲート線ＣＧＬ１〜ＣＧＬｎ間においては、溝部Ｙ’中に層間絶縁膜１０が埋まりきれないことから、ボイドＹが生じる。
【０１０３】
さらに、層間絶縁膜１０上に、第３の層間絶縁膜１１が形成される。そして、層間絶縁膜１１内に形成されたコンタクトホール内に、ビアコンタクトＶ１が埋め込まれ、このビアコンタクトＶ１に、ビット線ＢＬ及び制御ゲート線・選択ゲート線ドライバに接続される引き出し配線として第２のメタル層Ｍ１が、それぞれ接続される。
【０１０４】
以上の工程により、本発明の第１の実施形態のフラッシュメモリが形成される。
【０１０５】
以上のように、本実施形態の製造方法によれば、メモリセルアレイ領域１００内の制御ゲート線は、ポリシリコン膜５Ａと金属シリサイド膜６Ａから構成され、ポリサイド構造となる。
【０１０６】
一方で、引き出し配線領域１５０内の制御ゲート線のうち、その所定部分は、金属シリサイド膜を含まないポリシリコン膜５Ａのみから構成される。この金属シリサイド膜を含まない部分は、制御ゲート線間ショートの発生確率が高い領域、例えば、メモリセルアレイ領域と引き出し配線領域との間で段差Ｘのある領域内の制御ゲート線の一部分である。
【０１０７】
上述のように、この金属シリサイド層を含まない部分を形成する際に、例えば、段差部上にレジストマスク１４を形成して、シリサイド化ブロックエリアを設け、そのエリア内のポリシリコン膜５Ａを覆う層間絶縁膜９に対して、エッチバックを行わない。
【０１０８】
それによって、シリサイド化ブロックエリア内では、層間絶縁膜９内のシームＺが過剰にエッチングされることは無く、ボイドが発生しない。それゆえ、シリサイドブロックエリア内のＣｏなどの金属イオンの残留量は少なくなる。
【０１０９】
また、シリサイド化ブロックエリアにより、メモリセルアレイ領域１００と引き出し配線領域１５０との間で、ボイドＹを分断できる。そのため、メモリセルアレイ領域内１００と引き出し配線領域１５０内に残留した金属イオンが、２つの領域間を移動して、シリサイド化ブロックエリア内に供給されるのを防止することができる。
【０１１０】
それゆえ、書き込み電圧が印加された場合に、制御ゲート線間のリークパスの発生を抑制でできる。
【０１１１】
したがって、本実施形態の製造方法によれば、制御ゲート線間ショートの発生確率が低減されたフラッシュメモリを提供できる。
【０１１２】
（２）  第２の実施形態  
図２１及び図２２を用いて、本発明の第２の実施形態について説明する。尚、第１の実施形態と同一部材に関しては、同一符号を付し、詳細な説明は省略する。  
また、メモリセルアレイ領域１００及び引き出し配線領域１５０のｘ方向の断面構造は、第１の実施形態の図６及び図７と同一であるため、詳細な説明は省略する。
【０１１３】
図２１に示すように、本実施形態においては、メモリセルＭＣとコンタクトプラグＣＰを接続する制御ゲート線ＣＧＬ１〜ＣＧＬｎのうち、引き出し配線領域１５０内に設けられる制御ゲート線の全部分が、金属シリサイドを含まないことを特徴とする。
【０１１４】
即ち、引き出し配線領域１５０内の制御ゲート線は、ポリシリコン層５Ａの単層構造となる。
【０１１５】
このような制御ゲート線ＣＧＬ１〜ＣＧＬｎの構造は、段差部を含む引き出し配線領域１５０の全体に、シリサイド化ブロックエリアを設けることで形成される。
【０１１６】
よって、本実施形態によれば、引き出し配線領域１５０内の全面で、ボイドが形成されない。
【０１１７】
それゆえ、本実施形態のように、層間絶縁膜９にボイドが発生しない引き出し配線領域１５０内において、ボイド内に残留した金属イオンに起因する制御ゲート線間のリークパスは発生しない。
【０１１８】
したがって、金属イオンに起因する制御ゲート線間ショートの発生確率をさらに低減できる。
【０１１９】
尚、本実施形態の製造方法は、第１の実施形態と同様の工程で、メモリセルアレイ領域１００及び引き出し配線領域１５０内に層間絶縁膜９を形成した後、図１３乃至図１６に示す工程において、図２３に示すように、レジストマスク１４が、引き出し配線領域１５０の全面を覆うように形成される。
【０１２０】
そして、メモリセルアレイ領域１００の層間絶縁膜９に対してのみ、エッチバックを行う。それによって、引き出し配線領域１５０内に設けられる制御ゲート線となるポリシリコン膜５Ａはシリサイド化されない。また、引き出し配線領域１５０内の層間絶縁膜９がエッチングされないので、シームの部分もエッチングされず、シームが拡大した溝部が形成されない。それによって、後の工程で、層間絶縁膜９上に層間絶縁膜１０を形成しても、引き出し配線領域１５０内の制御ゲート線ＣＧＬ１〜ＣＧＬｎ間においては、ボイドが生じない。
【０１２１】
その後、第１の実施形態と同様の工程で、層間絶縁膜１０，１１、ビット線コンタクトＢＣ、ソース線コンタクトＳＣ、コンタクトプラグＣＰ、メタル層Ｍ０，Ｍ１が、それぞれ形成される。
【０１２２】
したがって、本実施形態の製造方法によれば、制御ゲート線間ショートの発生確率が低減されたフラッシュメモリを提供できる。
【０１２３】
（３）  変形例  
本発明の第１及び第２の実施形態においては、メモリセルアレイ領域１００内の制御ゲート線ＣＧＬ１〜ＣＧＬｎの構造が、金属シリサイド膜とポリシリコン膜とが積層された構造、ポリサイド構造の場合について説明した。
【０１２４】
しかし、本発明の実施形態は、それに限定されず、引き出し配線領域１５０内の制御ゲート線の一部或いは全体が金属シリサイドを含まなければよく、メモリセルアレイ領域１００内の制御ゲート線が、金属シリサイドの単層構造となる、いわゆる、フルシリサイド構造の制御ゲート線となっても良い。
【０１２５】
この場合に、第１の実施形態の図１７乃至図２０に示す工程において、メモリセルアレイ領域１００内の制御ゲート線となるポリシリコン膜と、例えば、Ｃｏとを固相反応させて、ポリシリコン膜の全体をシリサイド化させる。
【０１２６】
一方、引き出し配線領域１５０内においては、シリサイド化工程の際に、シリサイド化ブロックエリアを設け、引き出し配線領域内に設けられる制御デート線の一部分或いは全部分を、シリサイド化させない。
【０１２７】
それによって、引き出し配線領域１５０内の制御ゲート線に、金属シリサイド膜を含まない部分を形成することができる。
【０１２８】
したがって、第１乃至第２の実施形態と同様に、制御ゲート線間ショートの発生確率を低減できる。
【０１２９】
また、本発明の第１及び第２の実施形態において、メモリセルアレイ領域内に設けられるメモリセルは、浮遊ゲート電極を電荷蓄積層とするメモリセルを例として説明した。
【０１３０】
しかし、本発明の実施形態は、引き出し配線領域１５０内の制御ゲート線の一部或いは全体が金属シリサイドを含まなければよく、それに接続されるメモリセルの構造には限定されない。例えば、絶縁膜を電荷蓄積層とするＭＯＮＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造のメモリセルでも良い。
【０１３１】
３．  その他  
本発明の実施形態においては、不揮発性半導体メモリ（フラッシュメモリ）を用いて、説明したが、それに限定されない。本発明の実施形態は、例えば、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）やＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）など、他の半導体メモリに用いても良い。
【０１３２】
本発明の例は、上述の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【０１３３】
【図１】フラッシュメモリの構成を示すブロック図。
【図２】メモリセルアレイ領域周辺の構造を示すレイアウト図。
【図３】メモリセルアレイ領域周辺の構造を示すレイアウト図
【図４】第１の実施形態のメモリセルアレイ領域近傍の構造を示す平面図。
【図５】図４のＶ−Ｖ線に沿う断面図。
【図６】図４のＶＩ−ＶＩ線に沿う断面図。
【図７】図４のＶＩＩ−ＶＩＩ線に沿う断面図。
【図８】第１の実施形態の製造工程の一工程を示す平面図。
【図９】図８のＩＸ−ＩＸ線に沿う断面図。
【図１０】第１の実施形態の製造工程の一工程を示す平面図。
【図１１】図１０のＸＩ−ＸＩ線に沿う断面図。
【図１２】図１０のＸＩＩ−ＸＩＩ線に沿う断面図。
【図１３】第１の実施形態の製造工程の一工程を示す平面図。
【図１４】図１３のＸＩＶ−ＸＩＶ線に沿う断面図。
【図１５】図１３のＸＶ−ＸＶ線に沿う断面図。
【図１６】図１３のＸＶＩ−ＸＶＩ線に沿う断面図。
【図１７】第１の実施形態の製造工程の一工程を示す平面図。
【図１８】図１７のＸＶＩＩＩ−ＸＶＩＩＩ線に沿う断面図。
【図１９】図１７のＸＩＸ−ＸＩＸ線に沿う断面図。
【図２０】図１７のＸＸ−ＸＸ線に沿う断面図。
【図２１】第２の実施形態のメモリセルアレイ領域近傍の構造を示す平面図。
【図２２】図２１のＸＸＩＩ−ＸＸＩＩ線に沿う断面図。
【図２３】第２の実施形態の製造工程の一工程を示す平面図。
【符号の説明】
【０１３４】
１：半導体基板、２Ａ，２Ｂ：ゲート絶縁膜、２Ｄ：絶縁膜、３Ａ：浮遊ゲート電極、３Ｂ：第１のゲート電極、３Ｄ：ポリシリコン層（ダミー層）、４Ａ，４Ｂ：ゲート間絶縁膜、５Ａ：制御ゲート電極（ポリシリコン層）、５Ｂ：第２のゲート電極（ポリシリコン層）、６Ａ：制御ゲート電極（金属シリサイド層）、６Ｂ：第２のゲート電極（金属シリサイド層）、７Ａ，７Ｂ，７Ｃ：ソース／ドレイン拡散層、８：素子分離絶縁膜、９：第１の層間絶縁膜、１０：第２の層間絶縁膜、１１：第３の層間絶縁膜、Ｙ：ボイド、Ｙ’：溝部、１００：メモリセルアレイ領域、１５０：引き出し配線領域、ＢＬ：ビット線、ＢＣ：ビット線コンタクト、ＳＬ：ソース線、ＳＣ：ソース線コンタクト、Ｍ０：中間メタル層、Ｖ１；ビアプラグ、ＭＣ：メモリセル、ＳＧ，ＳＧ１，ＳＧ２：選択ゲートトランジスタ、ＡＡ：アクティブエリア、ＤＡＡ：ダミーアクティブエリア、ＳＴＩ：素子分離エリア、ＣＧＬ，ＣＧＬ１〜ＣＧＬｎ：制御ゲート線、ＳＧＬ１，ＳＧＬ２：選択ゲート線、ＣＰ：コンタクトプラグ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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