(57)【要約】【課題】クロック高調波を低減して従来よりもＥＭＩを低減する。【解決手段】クロック周波数拡散装置は、入力クロック信号Clk_inを遅延させて位相の異なる複数のクロックClkd[15:0]を生成して出力する複数位相クロック生成器４０と、複数のクロックClkd[15:0]に基づき任意の乱数Cnt1[3:0]を発生して出力する乱数発生器５０と、乱数Cnt1[3:0]に基づき、複数のクロックClkd[15:0]を選択してクロックClkn,Clkpを出力するクロックセレクタ６０と、クロックClkn,Clkpに応答した論理値を有する拡散された周波数の出力クロックClkoを生成して出力するクロック生成器７０とを有している。【選択図】図１
2008277960.tif 000002
【特許請求の範囲】
【請求項１】
入力クロック信号から位相の異なる複数の第１のクロック信号を生成して出力する複数位相クロック生成手段と、
任意の乱数に基づき、前記複数の第１のクロック信号を切り替えて、拡散された周波数の出力クロック信号を出力する出力手段と、
を有することを特徴とするクロック周波数拡散装置。
【請求項２】
前記複数位相クロック生成器は、
前記入力クロック信号を遅延させて位相の異なる前記複数の第１のクロック信号を生成して出力する構成であり、
前記出力手段は、
前記複数の第１のクロック信号に基づき前記任意の乱数を発生して出力する乱数発生器と、
前記乱数に基づき、前記複数の第１のクロック信号を選択して第２のクロック信号を出力するクロックセレクタと、
前記第２のクロック信号に応答した論理値を有する拡散された周波数の前記出力クロック信号を生成して出力するクロック生成器と、
を有することを特徴とする請求項１記載のクロック周波数拡散装置。
【請求項３】
前記クロックセレクタは、前記乱数に基づき、前記複数の第１のクロック信号を選択して、立ち下がりエッジとこれに対して逆相の立ち上がりエッジとの２種類の前記第２のクロック信号を出力する構成であり、
前記クロック生成器は、前記２種類の第２のクロック信号に応答した論理値を有する拡散された周波数の前記出力クロック信号を生成して出力する構成であることを特徴とする請求項２記載のクロック周波数拡散装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力クロック信号（このクロック信号を以下単に「クロック」という。）から、拡散された周波数の出力クロックを生成して出力するクロック周波数拡散装置、特に、入力クロックに対する高調波を低減して電磁波干渉（ElectroMagnetic  Interference、以下「ＥＭＩ」という。）を低減するためのクロック周波数拡散装置に関するものである。
【背景技術】
【０００２】
図１０は、従来のクロック周波数拡散装置の一例を示す概略の構成図である。
このクロック周波数拡散装置は、入力クロックClk_inをカウント（計数）するアップダウンカウンタ１を有している。アップダウンカウンタ１は、リセット信号Rstbによりリセットされ、入力クロックClk_inをカウントアップ及びカウントダウンして単調増加、単調減少の４ビットのデータCnt1[3:0]を生成するカウンタであり、この出力側に電圧デジタル／アナログ変換器（以下「電圧ＤＡＣ」という。）２が接続されている。電圧ＤＡＣ２は、カウントされたデータCnt1[3:0]のデジタル電圧をアナログ電圧VCTRLに変換する回路であり、この出力側に電圧／周波数変換器３が接続されている。電圧／周波数変換器３は、アナログ電圧VCTRLの周波数を変換して、入力クロックClk_inの周波数が拡散された出力クロックClkoを出力する回路である。
【０００３】
図１１は、図１０中のアップダウンカウンタ１において経過時間に対する出力値（カウントデータCnt1[3:0]＝Cnt1[0]，Cnt1[1]，Cnt1[2]，Cnt1[3]）を示すタイミングチャートである。このアップダウンカウンタ１から出力されるカウントデータCnt1[3:0]は、電圧ＤＡＣ２に入力される。
【０００４】
図１２は、図１０中の電圧ＤＡＣ２において時間経過に対する出力電圧（アナログ電圧VCTRL）のグラフを示す図である。アナログ電圧VCTRLは、周波数拡散幅に応じた範囲で変化し、最小電圧Vmin〜最大電圧Vmaxの値をとり、電圧／周波数変換器３に入力され、この電圧／周波数変換器３から、周波数拡散された出力クロックClkoが出力される。
【０００５】
図１３は、図１０のクロック周波数拡散装置において経過時間に対する出力クロックClkoの周波数のグラフを示す図である。出力クロックClkoの周波数は、最小周波数Fmin〜最大周波数Fmaxの範囲で変化し、例えば、中心周波数５ＭＨｚに対して±５％の程度の範囲で変化する。この変化範囲は、周波数拡散効果に応じて、任意の範囲に設定されている。そのため、図１０のクロック周波数拡散装置では、時間経過と共に出力クロックClkoの周波数を増減させることで、ＥＭＩのピークノイズを低減する効果を有している。
【０００６】
このようなクロック周波数拡散装置に関連する技術としては、例えば、下記の特許文献１に位相変調クロックパルス発生器の技術が記載されており、又、出力クロックClkoの利用例として、下記の特許文献２に表示装置の技術が記載されている。
【０００７】
【特許文献１】特開平７−２０２６５２号公報
【特許文献２】特開２００５−１５６８５９号公報
【０００８】
特許文献１に記載された位相変調クロックパルス発生器は、位相変調によりクロックパルスによる無線周波干渉（以下「ＲＦＩ」という。）を低減するために、クロックパルスをタップつき遅延回路に入力し、このタップの１つを定遅延のマルチプレクサで選択することにより、位相変調されたクロックパルスを得る。この結果、周波数拡散効果により、ＲＦＩレベルが低下する回路構成が記載されている。
【０００９】
特許文献２に記載された表示装置は、自発光素子である有機エレクトロルミネッセンス素子（以下単に「ＥＬ素子」という。）を用いた表示パネルとこれを駆動する駆動装置とを有するパッシブ駆動型表示装置の技術が記載されている。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、従来の図１０のクロック周波数拡散装置から出力されるクロックを、例えば従来の図１４のようなパッシブ型有機表示装置のクロックとして利用した場合には、下記の（１）のような課題があり、更に、特許文献１に記載された位相変調クロックパルス発生器では、下記の（２）のような課題があった。
【００１１】
（１）  従来のパッシブ型有機表示装置のクロックとして利用した場合の課題
図１４は、特許文献２に記載された従来のパッシブ型有機表示装置を示す概略の構成図である。
【００１２】
このパッシブ型有機表示装置は、例えば、図１０のクロック周波数拡散装置により構成されるクロック発生器５と、このクロック発生器５の出力クロックClkoと発光データＤＡとを入力してスイッチ切替え信号Ｓ６ａ，Ｓ６ｂを出力する発光制御回路６と、パッシブ駆動型表示パネル１０と、この表示パネル１０に対する陽極駆動回路２０と、表示パネル１０に対する陰極駆動回路３０とを有している。
【００１３】
表示パネル１０は、複数のデータ線である陽極線ＣＬ（＝ＣＬ０，ＣＬ１，ＣＬ２，・・・，ＣＬｍ）と複数（例えば、１００本）の走査線である陰極線（以下「表示ライン」という。）COM[99:0]（＝COM[0] ，COM[1] ，・・・，COM[99] ）とがマトリクス状に配置され、その各交点位置に自発光素子であるＥＬ素子１１（＝１１−００，１１−０１，・・・）がそれぞれ接続されている。ＥＬ素子１１は、電気的にダイオード成分からなる発光エレメントＥと、この発光エレメントＥに並列に結合する寄生容量Ｃｐとによる等価回路構成に置換できる容量性の発光素子である。
【００１４】
陽極駆動回路２０は、電源電圧Ｖ１が印加されて動作する駆動源である複数の定電流源２１（＝２１−０，２１−１，２１−２，・・・，２１−ｍ）と、発光制御回路６から与えられる切替え信号Ｓ６ａにより切り替えられて各陽極線ＣＬを選択する複数の駆動スイッチ２２（＝２２−０，２２−１，２２−２，・・・，２２−ｍ）とを有している。各駆動スイッチ２２は、発光制御回路６から出力されるスイッチ切替え信号Ｓ６ａにより、陽極線ＣＬと定電流源２１又はグランド（以下「ＧＮＤ」という。）とを切り替え接続する。
【００１５】
陰極駆動回路３０は、各表示ラインCOM[99:0]
を順に走査（スキャン）する複数の走査スイッチ３１（＝３１−０，３１−１，３１−２，・・・，３１−９９）を有し、各走査スイッチ３１は、発光制御回路６から出力される切替え信号Ｓ６ｂにより切り替えられて、各表示ラインCOM[99:0]と逆バイアス電圧Ｖ２又はＧＮＤとを切り替え接続する。
【００１６】
このようなパッシブ型表示装置において、発光制御回路６から出力されるスイッチ切替え信号Ｓ６ｂにより、各表示ラインCOM[99:0]が一定の時間間隔で順次選択されて走査されると共に、この走査に同期したスイッチ切替え信号Ｓ６ａにより、定電流源２１から供給される定電流により陽極線ＣＬが駆動され、任意の交点位置のＥＬ素子１１が発光する。
【００１７】
例えば、陽極線ＣＬ０及び表示ラインCOM[0]
の交点位置のＥＬ素子１１−００を発光させる場合、先ず、走査スイッチ３１−０がＧＮＤ側に切り替えられ、表示ラインCOM[0] が走査される。一方、陽極線ＣＬ０には、駆動スイッチ２２−０によって定電流源２１−０が接続される。又、他の表示ラインCOM[1]
，COM[2]，・・・には、走査スイッチ３１−１，３１−２，・・・により逆バイアス電圧Ｖ２が印加されると共に、他の陽極線ＣＬ１，ＣＬ２，・・・が、駆動スイッチ２２−１，２２−２，・・・によりＧＮＤ側に接続される。これにより、ＥＬ素子１１−００のみが順方向にバイアスされて発光し、他のＥＬ素子１１は、定電流源２１−１，２１−２，・・・から定電流が供給されないために発光しない。
【００１８】
ＥＬ素子１１は、発光制御電圧（駆動電圧）が印加されると、先ず、このＥＬ素子１１の電気容量に相当する電荷が電極に変位電流として流れ込み蓄積される。当該素子固有の一定の電圧（発光閾値電圧）を越えると、電極（発光エレメントＥのアノード側）から発光層を構成する有機層に電流が流れ初め、この電流（駆動電流）にほぼ比例した強度（輝度）で発光する。駆動電圧が発光閾値電圧以下の場合には、ＥＬ素子１１には電流が殆ど流れず発光しない。輝度特性は、発光閾値電圧より大なる発光可能領域においては、それに印加される駆動電圧の値が大きくなるほど、その発光輝度が大きくなる特性を有している。
【００１９】
しかしながら、図１４のクロック発生器５を、従来の図１０のクロック周波数拡散装置により構成した場合、表示輝度には、出力クロックClkoの周波数の変動に伴ってばらつきが発生する。又、１画面を表示するためのフレーム周波数も大きく変動するため、フリッカ等の表示むらが発生する。
【００２０】
図１５は、図１４に示す表示ライン数１００のパッシブ型有機表示装置における陰極駆動波形を示す図である。
【００２１】
この図１５において、１Ｖは表示ラインCOM[99:0]
における１フレームの時間幅、１Ｈは、各走査スイッチ３１のオン期間（選択期間）である。表示ラインCOM[0]〜COM[99]は、論理“Ｌ”出力の時発光（オン）して、論理“Ｈ”出力の時オフする。
【００２２】
例えば、出力クロックClkoの周波数が５ＭＨｚ（１Clko＝２００ｎＳ）、周波数拡散幅±５％の場合、フレーム周波数１００Ｈｚの設定では、１Ｖ時間と１Ｈ時間は、次の（ａ）〜（ｃ）のような表示条件１〜３において下記の値をとる。
【００２３】
（ａ）  表示条件１
図１５において、パッシブ型ＥＬの陰極駆動波形の表示ラインCOM[49]、表示ラインCOM[50]付近の条件である。１Ｈ選択時は、出力クロック表示ラインの周波数が５ＭＨｚ、１Ｖは表示ラインCOM[0]
選択〜COM[99] 選択期間の平均値なので、
Clko＝５ＭＨｚ  （１Clko＝２００ｎＳ）
１Ｖ＝１０ｍＳ  ５０，０００×１Clko
１Ｈ＝１００ｕＳ    ５００×１Clko
となる。
【００２４】
（ｂ）  表示条件２
図１５のパッシブ型ＥＬの陰極駆動波形の表示ラインCOM[0] 付近の条件である。１Ｖは表示ラインCOM[0] 選択〜COM[99] 選択期間の平均値なので、
Clko＝４．７５ＭＨｚ    （１Clko＝２１０ｎＳ）
１Ｖ＝１０ｍＳ        ５０，０００×１Clko
１Ｈ＝１０５ｕＳ      ５００×１Clko
となる。
【００２５】
（ｃ）  表示条件３
図１５のパッシブ型ＥＬの陰極駆動波形の表示ラインCOM[99] 付近の条件である。１Ｖは表示ラインCOM[0] 選択〜COM[99] 選択期間の平均値なので、
Clko＝５．２５ＭＨｚ    （１Clko＝１９０ｎＳ）
１Ｖ＝１０ｍＳ        ５０，０００×１Clko
１Ｈ＝９５ｕＳ      ５００×１Clko
となる。
【００２６】
一般的に、図１４のようなパッシブ型有機表示装置の輝度は、１Ｖに対する１Ｈの比率（オン／オフ比）で表される。ここで、ＥＬ素子１１は、１Ｖ期間のうち、１Ｈ期間にオンして、それ以外の期間はオフ動作している。各表示条件１〜３におけるオン／オフ比は、下記の値である。
１Ｖ＝表示条件１〜表示条件３
１Ｈ＝表示条件３
オン／オフ比＝９５／１００００    ０．００９５
１Ｖ＝表示条件１〜表示条件３
１Ｈ＝表示条件２
オン／オフ比＝１０５／１００００    ０．０１０５
となり、オン／オフ比の最大、最小ばらつきは、１０％程度の輝度ばらつきが発生する。
【００２７】
（２）  特許文献１に記載された位相変調クロックパルス発生器の課題
特許文献１に記載された位相変調クロックパルス発生器は、源振のクロックをセレクタで選択している構成である。そのため、クロックのデューティは一定のクロックが出力される。クロックをセレクタで選択しただけの回路構成のため、基本クロックの高調波成分のＥＭＩが発生する。
【課題を解決するための手段】
【００２８】
本発明のうちの請求項１に係る発明のクロック周波数拡散装置では、入力クロックから位相の異なる複数の第１のクロックを生成して出力する複数位相クロック生成手段と、任意の乱数に基づき、前記複数の第１のクロックを切り替えて、拡散された周波数の出力クロックを出力する出力手段とを有することを特徴とする。
【００２９】
請求項２に係る発明では、請求項１に係る発明のクロック周波数拡散装置において、前記複数位相クロック生成器は、前記入力クロックを遅延させて位相の異なる前記複数の第１のクロックを生成して出力する構成である。更に、前記出力手段は、前記複数の第１のクロックに基づき前記任意の乱数を発生して出力する乱数発生器と、前記乱数に基づき、前記複数の第１のクロックを選択して第２のクロックを出力するクロックセレクタと、前記第２のクロックに応答した論理値を有する拡散された周波数の前記出力クロックを生成して出力するクロック生成器とを有することを特徴とする。
【００３０】
請求項３に係る発明では、請求項２に係る発明のクロック周波数拡散装置において、前記クロックセレクタは、前記乱数に基づき、前記複数の第１のクロックを選択して、立ち下がりエッジとこれに対して逆相の立ち上がりエッジとの２種類の前記第２のクロックを出力する構成である。更に、前記クロック生成器は、前記２種類の第２のクロックに応答した論理値を有する拡散された周波数の前記出力クロックを生成して出力する構成である。
【発明の効果】
【００３１】
本発明のうちの請求項１及び２に係る発明によれば、複数の位相のクロックを切り替える構成にしたので、クロック高調波を低減することにより、従来よりもＥＭＩを低減できる。例えば、本発明を表示装置のクロックに利用した場合、クロックをカウントした時の積算誤差をなくし、フレーム周波数変動とオン／オフ比の変動を抑え込むことができる。
【００３２】
請求項３に係る発明によれば、クロックセレクタは、乱数に基づき、複数の第１のクロックを選択して、立ち下がりエッジとこれに対して逆相の立ち上がりエッジとの２種類の第２のクロックを出力する構成にしたので、生成される第２のクロックは、立ち上がりエッジ、立ち下がりエッジそれぞれをランダムに拡散する。このため、クロックディユーティと位相を拡散することができるため、高調波を低減することが可能となる。
【発明を実施するための最良の形態】
【００３３】
クロック周波数拡散装置は、入力クロック信号を遅延させて位相の異なる複数の第１のクロックを生成して出力する複数位相クロック生成器と、前記複数の第１のクロックに基づき任意の乱数を発生して出力する乱数発生器と、前記乱数に基づき、前記複数の第１のクロックを選択して第２のクロックを出力するクロックセレクタと、前記第２のクロックに応答した論理値を有する拡散された周波数の出力クロックを生成して出力するクロック生成器とを有している。
【実施例１】
【００３４】
（実施例１の構成）
図１は、本発明の実施例１を示すクロック周波数拡散装置の概略の構成図である。
本実施例１のクロック周波数拡散装置は、入力クロックClk_inを遅延させて位相の異なる複数（例えば、１６個）の第１のクロックClkd[15:0] を生成して出力する複数位相クロック生成手段（例えば、多位相クロック生成器）４０を有し、この出力側に、出力クロックClkoを出力する出力手段が接続されている。
【００３５】
前記出力手段は、任意の乱数（例えば、４ビットの乱数Cnt1[3:0]）に基づき、複数の第１のクロックClkd[15:0] を切り替えて、拡散された周波数の出力クロックClkoを出力するものであり、例えば、多位相クロック生成器４０の出力側に接続された乱数発生器５０、及びクロックセレクタ６０と、クロック生成器７０とにより構成されている。
【００３６】
乱数発生器５０は、リセット信号Rstbによりリセットされ、第１のクロック（例えば、Clkd[15]）に基づき任意の乱数（例えば、４ビットの乱数）Cnt1[3:0]を発生して出力する回路であり、この出力側に、クロックセレクタ６０が接続されている。クロックセレクタ６０は、乱数Cnt1[3:0]に基づき、複数の第１のクロックClkd[15:0]
を選択して第２のクロック（例えば、立ち下がりエッジとこれに対して逆相の立ち上がりエッジとの２種類のクロックClkn，Clkp）を出力する回路であり、この出力側に、クロック生成器７０が接続されている。クロック生成器７０は、リセット信号Rstbによりリセットされ、第２のクロックClkn，Clkpに応答した論理値を有する拡散された周波数の出力クロックClkoを生成して出力する回路である。
【００３７】
図２は、図１中の多位相クロック生成器４０を示す概略の構成図である。
この多位相クロック生成器４０は、入力クロックClk_inを遅延させて位相の異なる１６ビットの第１のクロックClkd[15:0]
を生成する回路であり、例えば、１６個の遅延回路ＤＬ０〜ＤＬ１５が縦続接続され、各遅延回路ＤＬ０〜ＤＬ１５の出力信号がタップ（端子）Tapから出力される構成になっている。
【００３８】
図３は、図１中のクロックセレクタ６０を示す概略の構成図である。
このクロックセレクタ６０は、４ビットの乱数Cnt1[3:0]に基づき、複数の第１のクロックClkd[15:0]
を選択して立ち上がりエッジの第２のクロックClkpを出力する第１のセレクタ６１と、４ビットの乱数Cnt1[3:0]に基づき、複数の第１のクロックClkd[15:0]
を選択して立ち下がりエッジの第２のクロックClknを出力する第２のセレクタ６２とにより、構成されている。
【００３９】
図４−１は、図３のセレクタ６２において入力（Cnt1[3:0]，Clkd[15:0]
）に対する立ち下がりエッジの出力（Clkn）の真理値表を示す図である。図４−２は、図３のセレクタ６１において入力（Cnt1[3:0]，Clkd[15:0] ）に対する立ち上がりエッジの出力（Clkp）の真理値表を示す図である。図５は、図１中のクロック生成器７０において入力条件（Rstb，Clkp，Clkn）に対する出力状態（Clko）の真理値表を示す図である。
【００４０】
（実施例１の動作）
本実施例１のクロック周波数拡散装置の動作では、先ず、リセット信号Rstbを“Ｌ”に設定して、乱数発生器５０、及びクロック生成器７０を初期化する。
【００４１】
入力クロックClk_inが多位相クロック生成器４０に入力されると、この多位相クロック生成器４０において、１６個の遅延回路ＤＬ０〜ＤＬ１５により、入力クロックClk_inが１６層に遅延された第１のクロックClkd[15:0]
がタップTapから出力される。
【００４２】
例えば、多位相クロック生成器４０を構成する１６個の遅延回路ＤＬ０〜ＤＬ１５において、遅延回路ＤＬ０の遅延時間だけ遅れたクロックClkd[0]が出力される。遅延回路（ＤＬ０＋ＤＬ１）の遅延時間だけ遅れたクロックClkd[1]が出力される。遅延回路（ＤＬ０＋ＤＬ１＋ＤＬ２）の遅延時間だけ遅れたクロックClkd[2]が出力される。遅延回路（ＤＬ０＋ＤＬ１＋ＤＬ２＋ＤＬ３）の遅延時間だけ遅れたクロックClkd[3]が出力される。以降同様に、遅延回路（ＤＬ０＋ＤＬ１＋ＤＬ２＋ＤＬ３＋・・・＋ＤＬ１５）の遅延時間だけ遅れたクロックClkd[15]
が出力される。
【００４３】
乱数発生器５０は、リセット信号Rstbの“Ｌ”で初期化され、クロック信号Clkd[15]
の立ち下がりを遅延させたタイミングでカウントし、乱数Cnt1[3:0]を発生する。この乱数発生器５０では、例えば、１２７クロックで１順する乱数Cnt1[3:0]を発生し、クロックClkd[15:0]
の切り替わりタイミングと競合しないタイミングに調整され、乱数Cnt1[3:0]をカウントアップする。
【００４４】
なお、乱数発生器５０は、本実施例１の構成に限定されず、例えば、隣接する乱数が無相関な、一般的な乱数発生器でもかまわない。又、１順する周期は、周波数を低域にシフトするためには、１２７クロックに限らず、長い周期であることが望ましい。
【００４５】
クロックセレクタ６０により、２種類のクロックClkp，Clknが生成される。このクロックセレクタ６０は、図３のように２個のセレクタ６１，６２により構成され、乱数Cnt1[3:0]の値に対応したクロックClkd[15:0]
が選択されてクロックClkn，Clkpが出力される。一方のセレクタ６２は、図４−１に示す真理値表の値を選択してクロックClknを出力する。他方のセレクタ６１は、図４−２に示す真理値表の値を選択してクロックClknを出力する。
【００４６】
クロック生成器７０により、図５に示す真理値表に従った動作が行われ、出力クロックClkoが生成される。出力クロックClkoは、リセット信号Rstbが“Ｌ”の時、“Ｌ”出力に初期化される。クロックClkpの立ち上がりエッジで、出力クロックClkoが“Ｈ”に設定され、クロックClknの立ち下がりエッジで、出力クロックClkoが“Ｌ”に設定される。
【００４７】
図６−１は、図１のクロック周波数拡散装置における動作タイミング１を示すタイミングチャートである。
【００４８】
乱数発生器５０で発生される乱数Cnt1[3:0]は、隣り合った乱数２と乱数１の差分が無相関である。このため、図６−１に示すように、出力クロックClkoのサイクルタイムは、多位相クロックの遅延時間幅の範囲で多様な値を持つ。
【００４９】
乱数１が０、隣り合った乱数２が３の値をとる場合は、立ち上がりエッジの時間幅は下記の値をとる。出力クロックClkoの立ち上がり＜−＞立ち上がりサイクル時間は、
Tcycle＝TBaseCycle＋ＤＬ０＋ＤＬ１＋ＤＬ２＋ＤＬ３
となる。ここで、例えば、入力クロックClk_inが５ＭＨｚの場合は、TBaseCycleは２００ｎＳ、遅延回路ＤＬ０〜ＤＬ１５の遅延時間をそれぞれ１．２５ｎＳとすると、サイクル時間はTcycle＝２０６ｎＳとなる。
【００５０】
立ち下がり＜−＞立ち下がりサイクル時間も同様に変化し、立ち上がり＜−＞立ち下がりサイクル時間、立ち下がり＜−＞立ち上がりサイクル時間も、乱数Cnt1の値の変化によって多様な値をとる。
【００５１】
以上の動作により、少ない素子数で、効果的に周波数を拡散することができる。その結果、クロック高調波が低減され、従来よりもＥＭＩを低減できる。
【００５２】
（実施例１の効果）
本実施例１によれば、次の（Ａ）〜（Ｃ）のような効果がある。
【００５３】
（Ａ）  本実施例１のクロック周波数拡散装置の出力クロックClkoを、例えば、図１４に示すような従来のパッシブ型有機表示装置のクロックとして利用した場合の効果
図１４に示すような従来のパッシブ型有機表示装置におけるクロック発生器５を、例えば、本実施例１のクロック周波数拡散装置により構成すれば、フレーム周波数変動とオン／オフ比の変動を抑え込むことができる。クロック変動の時間ずれは、源振（５ＭＨｚ）に対するディレイ（遅延）クロックである。このため、クロックを例えば図１４の発光制御回路６にてカウントしても、時間ずれは積算せずに、最大でも±２０ｎＳである。
【００５４】
図６−２は、図１４に示すような従来のパッシブ型有機表示装置におけるクロック発生器５を本実施例１のクロック周波数拡散装置により構成した場合の動作タイミング２を示すタイミングチャートである。
【００５５】
次の（１）〜（３）のような各表示条件１〜３でのオン／オフ比は、下記の値である。なお、図６−２において、１Ｖは、１フレームの時間幅、１Ｈは、表示ラインCOM[0] 〜COM[99] それぞれの選択期間である。
【００５６】
（１）  表示条件１
表示条件１は、１Ｖの立ち上がり、立ち下がり、１Ｈの立ち上がり、立ち下がりタイミングで、クロックディレイがない条件である。
出力クロックClko＝５ＭＨｚ  （１Clko＝２００ｎＳ）
１Ｖ＝１０ｍＳ  ５０，０００×１Clko  
１Ｈ＝１００ｕＳ    ５００×１Clko
【００５７】
（２）  表示条件２
表示条件２は、１Ｖ，１Ｈの立ち上がりタイミングでクロックディレイが０ｎＳ（最小）、１Ｖ，１Ｈの立ち下がりタイミングでクロックディレイが２０ｎＳ（最大）の場合の条件である。
出力クロックClko＝５ＭＨｚ    （１Clko＝２００ｎＳ  ）
１Ｖ＝１０．００００２ｍＳ        ５０，０００×１Clko＋２０ｎＳ
１Ｈ＝１００．０２μＳ      ５００×１Clko＋２０ｎＳ
【００５８】
（３）  表示条件３
表示条件３は、１Ｖ，１Ｈの立ち上がりタイミングでクロックディレイが２０ｎＳ（最大）、１Ｖ，１Ｈの立ち下がりタイミングでクロックディレイが０ｎＳ（最小）の場合の条件である。
出力クロックClko＝５ＭＨｚ    （１Clko＝２００ｎＳ）
１Ｖ＝９．９９９９８ｍＳ        ５０，０００×１Clko−２０ｎＳ
１Ｈ＝９９．９８ｕＳ            ５００×１Clko−２０Ｎｓ
【００５９】
一般的に図１４のようなパッシブ型有機表示装置の輝度は、１Ｖに対する１Ｈの比率（オン／オフ比）で表される。ここで、ＥＬ素子１１は、１Ｈ期間にオンして、それ以外の期間はオフ動作している。各表示条件１〜３におけるオン／オフ比は、下記の値である。
１Ｖ＝表示条件２
１Ｈ＝表示条件３
オン／オフ比＝９９．９８／１００００．０２      ０．００９９９８
１Ｖ＝表示条件３
１Ｈ＝表示条件２
オン／オフ比＝１００．０２／９９９９．９８    ０．０１０００２
となり、オン／オフ比の最大、最小ばらつきは、０．０２％程度の輝度ばらつきとなり、従来に比べて、本実施例１の方が、輝度ばらつきが小さいことが分かる。
【００６０】
（Ｂ）  図８は、本実施例１における経過時間に対するサイクル時間のグラフを示す図である。図９は、本実施例１における経過時間に対する周波数のグラフを示す図である。
これらの図８及び図９に示すように、本実施例１によれば、多位相クロックの段数が少なくても、効率よく周波数を拡散することができる。つまり、従来の図１３の経過時間対周波数グラフを示す図と同程度の周波数拡散効果を持ちつつ、輝度ばらつきを低減することができる。
【００６１】
（Ｃ）  図３のクロックセレクタ６０は、立ち上がりエッジでクロックClkpを出力するセレクタ６１と、逆相の立ち下がりエッジでクロックClknを出力するセレクタ６２とにより構成されているので、立ち上がり→立ち下がりサイクル時間と、立ち下がり→立ち上がりエッジのサイクル時間との両方の周波数を拡散することが可能となる。例えば、立ち上がり、立ち下がりダブルエッジ動作の論埋回路を駆動する場合、高調波の成分を低減することが可能となる。図７−１は、特許文献１の方式の周波数拡散装置から出力されたクロックによりパッシブ型有機表示装置を動作させた電流スペクトラムを示す図である。図７−２は、本実施例１の周波数拡散クロックによりパッシブ型有機表示装置を動作させた電流スペクトラムを示す図である。
【００６２】
（変形例）
本発明は、上記実施例１に限定されず、例えば、図１のクロック周波数拡散装置を構成する各回路ブロックを図示以外の回路構成に変更したり、本実施例１のクロック周波数拡散装置の出力クロックClkoを他の形式の表示装置や、あるいは表示装置以外の他の装置等に利用する等、種々の利用形態や変形が可能である。
【図面の簡単な説明】
【００６３】
【図１】本発明の実施例１を示すクロック周波数拡散装置の概略の構成図である。
【図２】図１中の多位相クロック生成器４０を示す概略の構成図である。
【図３】図１中のクロックセレクタ６０を示す概略の構成図である。
【図４−１】図３のセレクタ６２において入力に対する立ち下がりエッジの出力の真理値表を示す図である。
【図４−２】図３のセレクタ６１において入力に対する立ち上がりエッジの出力の真理値表を示す図である。
【図５】図１中のクロック生成器７０において入力条件に対する出力状態の真理値表を示す図である。
【図６−１】図１のクロック周波数拡散装置における動作タイミング１を示すタイミングチャートである。
【図６−２】図１４に示すような従来のパッシブ型有機表示装置におけるクロック発生器５を本実施例１のクロック周波数拡散装置により構成した場合の動作タイミング２を示すタイミングチャートである。
【図７−１】特許文献１の方式の周波数拡散装置から出力されたクロックによりパッシブ型有機表示装置を動作させた電流スペクトラムを示す図である。
【図７−２】本実施例１の周波数拡散クロックによりパッシブ型有機表示装置を動作させた電流スペクトラムを示す図である。
【図８】本実施例１における経過時間に対するサイクル時間のグラフを示す図である。
【図９】本実施例１における経過時間に対する周波数のグラフを示す図である。
【図１０】従来のクロック周波数拡散装置の一例を示す概略の構成図である。
【図１１】図１０中のアップダウンカウンタ１において経過時間に対する出力値を示すタイミングチャートである。
【図１２】図１０中の電圧ＤＡＣ２において時間経過に対する出力電圧のグラフを示す図である。
【図１３】図１０のクロック周波数拡散装置において経過時間に対する出力クロックの周波数のグラフを示す図である。
【図１４】従来のパッシブ型有機表示装置を示す概略の構成図である。
【図１５】図１４に示すパッシブ型有機表示装置における陰極駆動波形を示す図である。
【符号の説明】
【００６４】
５      クロック発生器
６      発光制御回路
１０      表示パネル
２０      陽極駆動回路
３０      陰極駆動回路
４０      多位相クロック生成器
５０      乱数発生器
６０      クロックセレクタ
６１，６２      セレクタ
７０      クロック生成器
【図１】
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【図２】
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【図３】
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【図４−１】
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【図４−２】
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【図５】
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【図６−１】
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【図６−２】
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【図７−１】
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【図７−２】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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