(57)【要約】【課題】ワード線間のリークの発生を抑制することが可能な不揮発性半導体記憶装置およびその製造方法を提供する。【解決手段】不揮発性半導体記憶装置は、基板１００内に列方向に延伸する拡散層ビット線１１０と、拡散層ビット線１１０の上に形成され、列方向に延伸するビット線上絶縁膜１１２と、基板１００のうち平面的に見て拡散層ビット線１１０の間に位置する領域の上に形成された電荷捕獲層１０４と、電荷捕獲層１０４上に形成された第１のゲート電極膜１０５と、第１のゲート電極膜１０５およびビット線上絶縁膜１１２の上に形成され、行方向に延伸する第２のゲート電極膜１１３とを備えている。ビット線上絶縁膜１１２はテーパ形状で形成され、行方向における中央部に設けられた埋め込み酸化膜１１１の膜厚が、両端部に設けられた注入オフセット膜１０９の膜厚よりも大きい。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板と、
前記基板内に列方向に延伸する複数の拡散層ビット線と、
前記基板のうち平面的に見て前記複数の拡散層ビット線の間に位置する領域の上に形成された電荷捕獲層と、
前記複数の拡散層ビット線の各々の上に形成され、前記電荷捕獲層を貫通し、行方向における両端部の膜厚が中央部の膜厚よりも小さいビット線上絶縁膜と、
前記電荷捕獲層および前記ビット線上絶縁膜の上に行方向に延伸し、前記複数の拡散層ビット線と立体的に交差するゲート電極とを備えていることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記ビット線上絶縁膜は、行方向における中央部に形成された第１の絶縁膜と、行方向における両端部に形成された注入オフセット膜とから構成されていることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記ビット線上絶縁膜は、単層の絶縁膜であることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項４】
前記ビット線上絶縁膜は、テーパ形状であることを特徴とする請求項１〜３に記載の不揮発性半導体記憶装置。          
【請求項５】
前記ビット線上絶縁膜は、凸形状であることを特徴とする請求項２に記載の不揮発性半導体記憶装置。
【請求項６】
前記注入オフセット膜は、前記第１の絶縁膜よりエッチングレートが大きいことを特徴とする請求項５に記載の不揮発性半導体記憶装置。 
【請求項７】
前記電荷捕獲層は、第１のシリコン酸化膜、シリコン窒化膜、第２のシリコン酸化膜が下から順に積層された多層構造を有していることを特徴とする請求項１〜６のうちいずれか１つに記載の不揮発性半導体記憶装置。
【請求項８】
前記第２のシリコン酸化膜は、前記シリコン窒化膜上から複数箇所の前記ビット線上絶縁膜上にわたって形成されており、前記ゲート電極は前記第２のシリコン酸化膜上に行方向に延伸することを特徴とする請求項７に記載の不揮発性半導体記憶装置。
【請求項９】
前記ゲート電極は、前記電荷捕獲層の上に形成された第１のゲート電極と、前記ビット線上絶縁膜および前記第１のゲート電極の上に形成された第２のゲート電極とから構成されていることを特徴とする請求項１〜７のうちいずれか一つに記載の不揮発性半導体記憶装置。
【請求項１０】
前記電荷捕獲層の一部と前記複数の拡散層ビット線のうち、前記電荷捕獲層の一部の両側方に位置する部分と、前記ゲート電極のうち前記電荷捕獲層の一部の上に位置する部分とを有するメモリトランジスタが行列状に配置されていることを特徴とする請求項１〜９のうちいずれか１つに記載の不揮発性半導体記憶装置。
【請求項１１】
基板上に、絶縁性の電荷捕獲層、導電体からなる第１のゲート電極形成膜、絶縁性のバッファ層、および絶縁性のビット線加工膜を順次形成する工程（ａ）と、
第１のマスクを用いて、前記電荷捕獲層、前記第１のゲート電極形成膜、前記バッファ層、および前記ビット線加工膜を選択的にエッチング除去することにより、列方向に延伸し前記基板に達する開口部を形成する工程（ｂ）と、
前記第１のマスクを除去した後、前記開口部から不純物を導入し、前記基板内に列方向に延伸する複数の拡散層ビット線を形成する工程（ｃ）と、
前記開口部に第１の絶縁膜を埋め込むことで、ビット線上絶縁膜を形成する工程（ｄ）と、
前記ビット線加工膜を除去した後、前記第１のゲート電極形成膜が露出するまで、前記バッファ層および前記ビット線上絶縁膜をエッチング除去することで、前記ビット線上絶縁膜の行方向における両端部の膜厚を中央部の膜厚よりも小さくする工程（ｅ）と、
前記第１のゲート電極形成膜および前記ビット線上絶縁膜の上に、第２のゲート電極形成膜を形成する工程（ｆ）と、
第２のマスクを用いて、前記第２のゲート電極形成膜と前記第１のゲート電極形成膜の一部とを選択的にエッチング除去し、前記第１のゲート電極形成膜と前記第２のゲート電極絶縁膜とで構成され、行方向に延伸するゲート電極を形成する工程（ｇ）とを備えていることを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項１２】
前記工程（ｃ）は、前記第１のマスクを除去した後、且つ前記不純物の導入前に、前記開口部の内側面に注入オフセット膜を形成する工程をさらに含んでおり、
前記ビット線上絶縁膜は前記第１の絶縁膜と前記注入オフセット膜とから構成されていることを特徴とする請求項１１に記載の不揮発性半導体記憶装置の製造方法。
【請求項１３】
前記工程（ｆ）では、前記バッファ層および前記ビット線上絶縁膜を等方性エッチングにより除去することで、テーパ形状の前記ビット線上絶縁膜を形成することを特徴とする請求項１１〜１２のうちいずれか１つに記載の不揮発性半導体記憶装置の製造方法。
【請求項１４】
前記工程（ｆ）では、前記第１の絶縁膜のエッチングレートが前記注入オフセット膜のエッチングレートよりも小さい条件でエッチングを行うことにより、凸形状の前記ビット線上絶縁膜を形成することを特徴とする請求項１２に記載の不揮発性半導体記憶装置の製造方法。
【請求項１５】
前記工程（ｄ）の後且つ前記工程（ｅ）の前に、前記ビット線上絶縁膜の上面が前記バッファ層の上面よりも所定の範囲内で高くなるように、前記ビット線上絶縁膜をエッチング除去する工程（ｈ）をさらに備えていることを特徴とする請求項１１〜１４のうちいずれか１つに記載の不揮発性半導体記憶装置の製造方法。
【請求項１６】
基板上に、電荷捕獲層、犠牲シリコン窒化膜、犠牲シリコン酸化膜、およびビット線加工膜を順次形成する工程（ａ）と、
第１のマスクを用いて、前記捕獲層、前記犠牲シリコン窒化膜、前記犠牲シリコン酸化膜、および前記ビット線加工膜を選択的にエッチング除去することにより、列方向に延伸し前記基板に達する開口部を形成する工程（ｂ）と、
前記第１のマスクを除去した後、前記開口部から不純物を導入し、前記基板内に列方向に延伸する複数の拡散層ビット線を形成する工程（ｃ）と、
前記開口部に第１の絶縁膜を埋め込むことで、ビット線上絶縁膜を形成する工程（ｄ）と、
前記ビット線加工膜を除去した後、前記犠牲シリコン窒化膜が露出するまで、前記犠牲シリコン酸化膜および前記ビット線上絶縁膜をエッチング除去することで、前記ビット線上絶縁膜の行方向における両端部の膜厚を中央部の膜厚よりも小さくする工程（ｅ）と、
前記犠牲シリコン窒化膜を除去した後、前記電荷捕獲層および前記ビット線上絶縁膜の上にゲート電極形成膜を形成する工程（ｆ）と、
第２のマスクを用いて、前記ゲート電極形成膜を選択的にエッチング除去し、前記電荷捕獲層および前記ビット線上絶縁膜の上に行方向に延伸するゲート電極を形成する工程（ｇ）とを備えていることを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項１７】
前記工程（ｃ）は、前記第１のマスクを除去した後、且つ前記不純物の導入前に、前記開口部の内側面に注入オフセット膜を形成する工程をさらに含んでおり、
前記ビット線上絶縁膜は前記第１の絶縁膜と前記注入オフセット膜とから構成されていることを特徴とする請求項１６に記載の不揮発性半導体記憶装置の製造方法。  
【請求項１８】
前記工程（ｅ）では、前記犠牲シリコン酸化膜および前記ビット線上絶縁膜を等方性エッチングにより除去することで、テーパ形状の前記ビット線上絶縁膜を形成することを特徴とする請求項１６または１７に記載の不揮発性半導体記憶装置の製造方法。
【請求項１９】
前記工程（ｅ）では、前記第１の絶縁膜のエッチングレートが前記注入オフセット膜のエッチングレートよりも小さい条件でエッチングを行うことにより、凸形状の前記ビット線上絶縁膜を形成することを特徴とする請求項１７に記載の不揮発性半導体記憶装置の製造方法。
【請求項２０】
前記工程（ｄ）の後且つ前記工程（ｅ）の前に、前記ビット線上絶縁膜の上面が前記犠牲シリコン酸化膜の上面よりも所定の範囲内で高くなるように、前記ビット線上絶縁膜をエッチング除去する工程（ｉ）をさらに備えていることを特徴とする請求項１７〜１９のうちいずれか１つに記載の不揮発性半導体記憶装置の製造方法。
【請求項２１】
基板上に、下から順に第１のシリコン酸化膜、シリコン窒化膜、および犠牲シリコン酸化膜が積層されてなる電荷捕獲層およびビット線加工膜を順次形成する工程（ａ）と、
第１のマスクを用いて、前記電荷捕獲層および前記ビット線加工膜を選択的にエッチング除去することにより、列方向に延伸し前記基板に達する開口部を形成する工程（ｂ）と、
前記第１のマスクを除去した後、前記開口部から不純物を導入し、前記基板内に列方向に延伸する複数の拡散層ビット線を形成する工程（ｃ）と、
前記開口部に第１の絶縁膜を埋め込むことで、ビット線上絶縁膜を形成する工程（ｄ）と、
前記ビット線加工膜を除去した後、前記シリコン窒化膜が露出するまで、前記犠牲シリコン酸化膜および前記ビット線上絶縁膜をエッチング除去することで、前記ビット線上絶縁膜の行方向における両端部の膜厚を中央部の膜厚よりも小さくする工程（ｅ）と、
前記シリコン窒化膜の上から複数箇所の前記ビット線上絶縁膜の上にわたって、第２のシリコン酸化膜を形成する工程（ｆ）と、
前記第２のシリコン酸化膜上に、ゲート電極形成膜を形成する工程（ｇ）と、
第２のマスクを用いて、前記ゲート電極形成膜を選択的にエッチングし、前記第２のシリコン酸化膜上に行方向に延伸するゲート電極を形成する工程（ｈ）とを備えていることを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項２２】
前記工程（ｆ）では、前記犠牲シリコン酸化膜および前記ビット線上絶縁膜を等方性エッチングにより除去することで、テーパ形状の前記ビット線上絶縁膜を形成することを特徴とする請求項２１に記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば埋め込みビット線構造を有するＭＯＮＯＳ型などの不揮発性半導体記憶装置およびその製造方法に関するものである。
【背景技術】
【０００２】
従来から、不揮発性半導体記憶装置として、半導体基板の表層に形成された不純物拡散層をビット線（埋め込みビット線）とし、電荷をトラップしてデータを記憶するゲート絶縁膜を介して、該ビット線と直交するようにワード線が半導体基板上に形成された不揮発性半導体記憶装置が知られている。
【０００３】
一方で、近年、不揮発性半導体記憶装置の小型化、微細化、高速化、そして高信頼性化が求められている。このような中、ビット線とワード線とを分離する絶縁膜として機能するビット線上酸化膜を備えた不揮発性半導体記憶装置が用いられている。以下、従来の埋め込みビット線構造を有する不揮発性半導体記憶装置の製造方法について、図面を参照しながら説明する。なお、各図の（ａ）は、従来の不揮発性半導体記憶装置の製造方法をそれぞれ示す上面図であり、（ｂ）、（ｃ）は、従来の不揮発性半導体記憶装置の製造方法をそれぞれ示す断面図である。
【０００４】
図７５〜図８０は、それぞれ従来の不揮発性半導体記憶装置の製造方法を示す図である。最初に、図７５（ａ）〜（ｃ）に示すように、半導体基板１０上に第１のシリコン酸化膜１１、シリコン窒化膜１２、および第２のシリコン酸化膜１３からなるＯＮＯ積層膜１４を形成する。さらに、ＯＮＯ積層膜１４上に、第１のゲート電極膜１５および列方向に延伸する溝が設けられた第１のマスク１６を順次形成する。
【０００５】
次に、図７６（ａ）〜（ｃ）に示すように、第１のマスク１６を用いて、半導体基板１０が露出するまで第１のゲート電極膜１５およびＯＮＯ積層膜１４をエッチング加工し、列方向に延伸する開口部を形成する。次に、開口部から半導体基板１０の表層にイオン注入を行った後、第１のマスク１６を除去する。続いて、半導体基板１０全体にアニール処理を行い、注入した不純物を活性化させることで、埋め込みビット線１７を形成する。
【０００６】
次に、図７７（ａ）〜（ｃ）に示すように、半導体基板１０の全面に埋め込み膜１８を形成し、開口部に埋め込み膜１８を埋め込む。
【０００７】
続いて、図７８（ａ）〜（ｃ）に示すように、第１のゲート電極膜１５が露出するまで、埋め込み膜１８を除去し、ビット線上酸化膜１９を形成する。
【０００８】
次に、図７９（ａ）〜（ｃ）に示すように、第１のゲート電極膜１５およびビット線上酸化膜１９の上に、第２のゲート電極膜２０上および行方向に延伸する溝が設けられた第２のマスク２１を形成する。
【０００９】
最後に、図８０（ａ）〜（ｃ）に示すように、第２のマスク２１を用いて、第１のゲート電極膜１５および第２のゲート電極膜２０の一部を選択的にエッチングすることで、埋め込みビット線１７と立体的に交差するよう行方向に延伸し、第１のゲート電極膜１５と第２のゲート電極膜２０とから構成されるワード線２２を形成する。
【００１０】
その後、周知技術を用いて、金属配線形成工程、保護膜形成工程およびボンディングパッド形成工程を行うが、これらの工程の説明は省略する。以上の工程により、従来の不揮発性半導体記憶装置を製造することができる。
【特許文献１】特開２００３−１６３２８９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、上記の従来の不揮発性半導体記憶装置の製造方法では、図８０（ｄ）に示すような不具合が生じるおそれがある。図８０（ｄ）は、図８０（ｃ）に示すビット線上酸化膜１９の側壁部２３を拡大した図である。同図に示すように、ビット線上酸化膜１９の側壁部２３において、サイドウォール状の第１のゲート電極膜１５の残渣２４が発生する。これは、従来の不揮発性半導体記憶装置がビット線上酸化膜１９とＯＮＯ積層膜１４との膜厚差による段差形状を有しており、また、ビット線上酸化膜１９の上端部が垂直な形状であることにより、図８０（ｃ）に示す工程において、第１のゲート電極膜１５を完全にエッチング除去することが難しいからである。この第１のゲート電極膜１５の残渣２４が発生すると、隣接するワード線２２間でリークが引き起こされるといった不具合が生じる可能性がある。
【００１２】
本発明は上記の不具合に鑑みてなされたものであり、ゲート電極膜の残渣が発生するのを抑制し、ワード線間のリークの発生を抑制することが可能な不揮発性半導体記憶装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１３】
上記課題を解決するために、本発明の不揮発性半導体記憶装置は、基板と、前記基板内に列方向に延伸する複数の拡散層ビット線と、前記基板のうち平面的に見て前記複数の拡散層ビット線の間に位置する領域の上に形成された電荷捕獲層と、前記複数の拡散層ビット線の各々の上に形成され、前記電荷捕獲層を貫通し、行方向における両端部の膜厚が中央部の膜厚よりも小さいビット線上絶縁膜と、前記電荷捕獲層および前記ビット線上絶縁膜の上に行方向に延伸し、前記複数の拡散層ビット線と立体的に交差するゲート電極とを備えている。例えば、前記ビット線上絶縁膜は、テーパ形状であることが好ましい。
【００１４】
この構成によれば、行方向における両端部の膜厚が中央部の膜厚より小さくなるように、テーパ形状に形成されたビット線上絶縁膜を備えている。これにより、電荷捕獲層の上面とビット線上絶縁膜の両端部との段差が小さくなるため、ゲート電極を作製する際に用いるゲート電極形成膜を比較的容易にエッチング除去することができ、エッチング除去後にゲート電極形成膜の残渣が発生するのを抑えることができる。その結果、本発明の不揮発性半導体記憶装置は、ワード線間のリークの発生を抑制することが可能となる。
【００１５】
なお、前記ビット線上絶縁膜は、行方向における中央部に形成された第１の絶縁膜と、行方向における両端部に形成された注入オフセット膜とから構成されていてもよい。
【００１６】
あるいは、前記ビット線上絶縁膜は単層の絶縁膜で構成されていてもよい。
【００１７】
また、本発明の第１の不揮発性半導体記憶装置の製造方法は、基板上に、絶縁性の電荷捕獲層、導電体からなる第１のゲート電極形成膜、絶縁性のバッファ層、および絶縁性のビット線加工膜を順次形成する工程（ａ）と、第１のマスクを用いて、前記電荷捕獲層、前記第１のゲート電極形成膜、前記バッファ層、および前記ビット線加工膜を選択的にエッチング除去することにより、列方向に延伸し前記基板に達する開口部を形成する工程（ｂ）と、前記第１のマスクを除去した後、前記開口部から不純物を導入し、前記基板内に列方向に延伸する複数の拡散層ビット線を形成する工程（ｃ）と、前記開口部に第１の絶縁膜を埋め込むことで、ビット線上絶縁膜を形成する工程（ｄ）と、前記ビット線加工膜を除去した後、前記第１のゲート電極形成膜が露出するまで、前記バッファ層および前記ビット線上絶縁膜をエッチング除去することで、前記ビット線上絶縁膜の行方向における両端部の膜厚を中央部の膜厚よりも小さくする工程（ｅ）と、前記第１のゲート電極形成膜および前記ビット線上絶縁膜の上に、第２のゲート電極形成膜を形成する工程（ｆ）と、第２のマスクを用いて、前記第２のゲート電極形成膜と前記第１のゲート電極形成膜の一部とを選択的にエッチング除去し、前記第１のゲート電極形成膜と前記第２のゲート電極絶縁膜とで構成され、行方向に延伸するゲート電極を形成する工程（ｇ）とを備えている。
【００１８】
この方法によれば、工程（ｅ）で、行方向における両端部の膜厚が中央部よりも小さくなるようにビット線上絶縁膜を形成することにより、ビット線上絶縁膜と電荷捕獲層の上面との段差を小さくすることができる。このため、工程（ｇ）において、ゲート電極形成膜を比較的容易にエッチング除去することができ、ゲート電極形成膜の残渣の発生を抑制することができる。その結果、本発明の第１の製造方法を用いると、ワード線間のリークの発生が抑制された不揮発性半導体記録装置を作製することが可能となる。
【００１９】
次に、本発明の第２の不揮発性半導体記憶装置の製造方法は、基板上に、電荷捕獲層、犠牲シリコン窒化膜、犠牲シリコン酸化膜、およびビット線加工膜を順次形成する工程（ａ）と、第１のマスクを用いて、前記捕獲層、前記犠牲シリコン窒化膜、前記犠牲シリコン酸化膜、および前記ビット線加工膜を選択的にエッチング除去することにより、列方向に延伸し前記基板に達する開口部を形成する工程（ｂ）と、前記第１のマスクを除去した後、前記開口部から不純物を導入し、前記基板内に列方向に延伸する複数の拡散層ビット線を形成する工程（ｃ）と、前記開口部に第１の絶縁膜を埋め込むことで、ビット線上絶縁膜を形成する工程（ｄ）と、前記ビット線加工膜を除去した後、前記犠牲シリコン窒化膜が露出するまで、前記犠牲シリコン酸化膜および前記ビット線上絶縁膜をエッチング除去することで、前記ビット線上絶縁膜の行方向における両端部の膜厚を中央部の膜厚よりも小さくする工程（ｅ）と、前記犠牲シリコン窒化膜を除去した後、前記電荷捕獲層および前記ビット線上絶縁膜の上にゲート電極形成膜を形成する工程（ｆ）と、第２のマスクを用いて、前記ゲート電極形成膜を選択的にエッチング除去し、前記電荷捕獲層および前記ビット線上絶縁膜の上に行方向に延伸するゲート電極を形成する工程（ｇ）とを備えている。
【００２０】
この方法によれば、工程（ｇ）において、ワード線として機能するゲート電極が、単一のゲート電極形成膜から形成されている。ここで、ワード線が複数のゲート電極形成膜から形成される場合、各ゲート電極膜間の界面が自然酸化される結果、ワード線の抵抗が大きくなるおそれがある。しかし、本発明の第２の製造方法を用いると、ゲート電極が単一な膜からなるため比較的抵抗が低いワード線を形成することができ、さらには本発明の第１の製造方法と同様に、ワード線間のリークの発生を抑制することが可能な不揮発性半導体記憶装置を作製することができる。
【００２１】
また、本発明の第３の不揮発性記憶装置の製造方法は、基板上に、下から順に第１のシリコン酸化膜、シリコン窒化膜、および犠牲シリコン酸化膜が積層されてなる電荷捕獲層およびビット線加工膜を順次形成する工程（ａ）と、第１のマスクを用いて、前記電荷捕獲層および前記ビット線加工膜を選択的にエッチング除去することにより、列方向に延伸し前記基板に達する開口部を形成する工程（ｂ）と、前記第１のマスクを除去した後、前記開口部から不純物を導入し、前記基板内に列方向に延伸する複数の拡散層ビット線を形成する工程（ｃ）と、前記開口部に第１の絶縁膜を埋め込むことで、ビット線上絶縁膜を形成する工程（ｄ）と、前記ビット線加工膜を除去した後、前記シリコン窒化膜が露出するまで、前記犠牲シリコン酸化膜および前記ビット線上絶縁膜をエッチング除去することで、前記ビット線上絶縁膜の行方向における両端部の膜厚を中央部の膜厚よりも小さくする工程（ｅ）と、前記シリコン窒化膜の上から複数箇所の前記ビット線上絶縁膜の上にわたって、第２のシリコン酸化膜を形成する工程（ｆ）と、前記第２のシリコン酸化膜上に、ゲート電極形成膜を形成する工程（ｇ）と、第２のマスクを用いて、前記ゲート電極形成膜を選択的にエッチングし、前記第２のシリコン酸化膜上に行方向に延伸するゲート電極を形成する工程（ｈ）とを備えている。
【００２２】
この方法によれば、工程（ｅ）で両端部の膜厚が中央部よりも小さくなるようにビット線上絶縁膜を形成することで、工程（ｆ）において第２のシリコン酸化膜もビット線上絶縁膜の形状と同様に形成され、比較的段差の小さい第２のシリコン酸化膜が形成される。このため、本発明の第１の製造方法と同様に、工程（ｈ）でゲート電極形成膜を比較的容易にエッチング除去することができ、ゲート電極形成膜の残渣が発生するのを抑制することができる。その結果、本発明の第３の製造方法を用いることで、ワード線間のリークの発生が抑制された不揮発性半導体記録装置を作製することが可能となる。
【発明の効果】
【００２３】
本発明の不揮発性半導体記憶装置およびその製造方法によれば、ビット線上絶縁膜の行方向の両端部の膜厚が中央部の膜厚より小さくなっているため、ワード線を構成するゲート電極形成膜を比較的容易にエッチング除去することが可能となる。その結果、ゲート電極形成膜の残渣の発生を抑えることができ、ワード線間でリークの発生を抑制可能な不揮発性半導体記憶装置を実現することができる。
【発明を実施するための最良の形態】
【００２４】
（第１の実施形態）
以下、本発明の第１の実施形態に係る不揮発性半導体記憶装置およびその製造方法について図面を参照しながら説明する。
【００２５】
−不揮発性半導体記憶装置の構成−
最初に、本実施形態に係る不揮発性半導体記憶装置の構成について、図１（ａ）〜（ｃ）を用いて詳細に説明する。図１（ａ）は、本実施形態の不揮発性半導体記憶装置の構成を示す上面図であり、図１（ｂ）は図１（ａ）に示すIｂ−Iｂ線における断面図であり、図１（ｃ）は図１（ａ）に示すIｃ−Iｃ線における断面図である。
【００２６】
図１（ａ）〜（ｃ）に示すように、本実施形態の不揮発性半導体記憶装置は、半導体基板１００と、半導体基板１００内に列方向に延伸する複数の拡散層ビット線１１０と、複数の拡散層ビット線１１０の各々の上に形成され、列方向に延伸するビット線上絶縁膜１１２と、半導体基板１００のうち平面的に見て複数の拡散層ビット線１１０の間に位置する領域の上に形成された電荷捕獲層１０４と、電荷捕獲層１０４上に形成された第１のゲート電極膜１０５と、第１のゲート電極膜１０５およびビット線上絶縁膜１１２の上に形成され、行方向に延伸する第２のゲート電極膜１１３とを備えている。なお、電荷捕獲層１０４は、下から順に第１のシリコン酸化膜１０１、シリコン窒化膜１０２、および第２のシリコン酸化膜１０３が積層された多層構造を有している。
【００２７】
ここで、ビット線上絶縁膜１１２は、行方向における中央部に形成され、ＨＤＰ（High Density Plasma）などからなる埋め込み酸化膜１１１と、例えば１５ｎｍの膜厚で行方向における両端部に形成され、ＨＴＯ（High Temperature Oxide）などからなる注入オフセット膜１０９とから構成されている。また、ビット線上絶縁膜１１２は、埋め込み酸化膜１１１の膜厚が注入オフセット膜１０９の膜厚よりも大きいテーパ形状に形成されている。なお、第１のゲート電極膜１０５と第２のゲート電極膜１１３とからワード線１１５が構成されている。
【００２８】
以上のように、本実施形態の不揮発性半導体記憶装置は、電荷捕獲層１０４の一部と、複数の拡散層ビット線１１０のうち、電荷捕獲層１０４の一部の両側方に位置する部分と、ワード線１１５のうち電荷捕獲層１０４の一部の上に位置する部分とを有するメモリセルトランジスタが行列状に配置されている。
【００２９】
本実施形態の不揮発性半導体記憶装置においては、選択されたワード線１１５に高電圧が印加された状態で、拡散層ビット線１１０に電圧を印加することにより、電荷がシリコン窒化膜１０２に保持され、情報が書き込まれる。
【００３０】
−不揮発性半導体記憶装置の製造方法−
最初に、本実施形態に係る不揮発性半導体記憶装置の第１の製造方法について、図２〜図１１を用いて説明する。なお、各図の（ａ）は、それぞれ本実施形態の第１の製造方法を示す上面図であり、各図の（ｂ）、（ｃ）は、それぞれ本実施形態の第１の製造方法を示す断面図である。
【００３１】
まず、図２（ａ）〜（ｃ）に示すように、半導体基板１００上に、熱酸化法により例えば７ｎｍの膜厚で第１のシリコン酸化膜１０１を形成する。その後、減圧ＣＶＤ(Chemical Vapor Deposition)法により、膜厚が例えば１０ｎｍのシリコン窒化膜１０２および膜厚が例えば１０ｎｍの第２のシリコン酸化膜１０３を順次堆積させ、第１のシリコン酸化膜１０１、シリコン窒化膜１０２、および第２のシリコン酸化膜１０３からなる電荷捕獲層１０４を形成する。続いて、電荷捕獲層１０４上に、多結晶シリコンなどからなる第１のゲート電極膜１０５、ＴＥＯＳ(Tetra Ethyl Ortho Silicate)膜などからなるバッファ層１０６、およびＳｉＮ（シリコン窒化膜）などからなるビット線加工膜１０７を順次形成する。なお、第１のゲート電極膜１０５は、減圧ＣＶＤ（Chemical Vapor Deposition）法により例えば５０ｎｍの膜厚で形成され、バッファ層１０６は、ＣＶＤ法により例えば１０ｎｍの膜厚で形成される。また、ビット線加工膜１０７は、減圧ＣＶＤ法により例えば１００ｎｍの膜厚で形成される。ビット線加工膜１０７を形成した後、ビット線加工膜１０７上に、リソグラフィ技術を用いて列方向に延伸する溝が設けられた第１のマスク１０８を形成する。
【００３２】
次に、図３（ａ）〜（ｃ）に示すように、第１のマスク１０８を用いて、ビット線加工膜１０７、バッファ層１０６、第１のゲート電極膜１０５、および電荷捕獲層１０４を選択的にエッチング除去することで、列方向に延伸し、半導体基板１００に達する開口部を形成する。その後、第１のマスク１０８を灰化処理などにより除去する。
【００３３】
次に、図４（ａ）〜（ｃ）に示すように、開口部の内側面に、ＣＶＤ法にて、例えば１５ｎｍの膜厚でＨＴＯなどからなる注入オフセット膜１０９を形成する。続いて、開口部から半導体基板１００内の所定の領域に、ポケット注入としてボロンイオンを加速電圧５０ｋｅＶ、ドーズ量３×１０１３／ｃｍ２で注入し、ソース・ドレイン注入としてヒ素イオンを加速電圧２０ｋｅＶ、ドーズ量２×１０１５／ｃｍ２で注入する。その後、窒素雰囲気中において例えば９００℃で６０分間の熱処理を施すことで、メモリトランジスタのソース領域及びドレイン領域として機能する拡散層ビット線１１０を形成する。なお、注入オフセット膜１０９が形成されていると、拡散層ビット線の濃度プロファイルを調節することができる。
【００３４】
続いて、図５（ａ）〜（ｃ）に示すように、半導体基板１００上の全面に例えばＨＤＰからなる埋め込み酸化膜１１１を堆積させ、開口部に埋め込み酸化膜１１１を埋め込む。
【００３５】
次に、図６（ａ）〜（ｃ）に示すように、ビット線加工膜１０７が露出するまでＣＭＰ（Chemical Mechanical Polish）により埋め込み酸化膜１１１を研磨し、注入オフセット膜１０９と埋め込み酸化膜１１１からなるビット線上絶縁膜１１２を形成する。ここで、ＣＭＰの代わりに、公知の全面エッチバック除去技術を用いてもよい。
【００３６】
続いて、図７（ａ）〜（ｃ）に示すように、例えばＢＨＦ溶液を用いてウェットエッチングを行うことにより、ビット線上絶縁膜１１２の上面がバッファ層１０６の上面よりも例えば５ｎｍ以上２０ｎｍ以下の範囲内で高くなるように、注入オフセット膜１０９および埋め込み酸化膜１１１を加工する。ここで、ＢＨＦ溶液を用いた場合、注入オフセット膜１０９のエッチングレートは埋め込み酸化膜１１１のエッチングレートより比較的大きく、埋め込み酸化膜１１１に対するエッチングレート比は２．５である。なお、ウェットエッチングの代わりに、公知のドライエッチングを用いてもよく、ウェットエッチングとドライエッチングを併用してもよい。また、注入オフセット膜１０９のエッチングレートは、埋め込み酸化膜１１１のエッチングレートより大きければよく、エッチングレート比は２．５に限られない。
【００３７】
次に、図８（ａ）〜（ｃ）に示すように、ビット線加工膜１０７を除去する。
【００３８】
続いて、図９（ａ）〜（ｃ）に示すように、例えばＢＨＦ溶液を用いて、等方性のウェットエッチングを行うことによりバッファ層１０６を除去し、第１のゲート電極膜１０５を露出させる。この時、注入オフセット膜１０９および埋め込み酸化膜１１１もそれぞれエッチングされ、テーパ形状のビット線上絶縁膜１１２が形成される。また、第１のゲート電極膜１０５の上面とビット線上絶縁膜１１２の上面とは、互いにほぼ等しい高さになっている。これは、図７に示す工程において、ビット線上絶縁膜１１２の上面とバッファ層１０６の上面との高さの差が所定の範囲に入るように高さ調整を行ったためである。
【００３９】
ここで、ＢＨＦ溶液を用いた場合、バッファ層１０６のエッチングレートおよび注入オフセット膜１０９のエッチングレートは、それぞれ埋め込み酸化膜１１１より比較的大きく、埋め込み酸化膜１１１に対するエッチングレート比がそれぞれ２．５〜３．５の範囲に入っている。また、ウェットエッチングは等方性エッチングを用いることが好ましい。これにより、図９に示す工程において、注入オフセット膜１０９は上面からだけでなく側面からもエッチングされ、且つ、埋め込み酸化膜１１１はエッチングされにくいため、行方向における中央部の膜厚が両端部の膜厚よりも大きくなり、テーパ形状を有するビット線上絶縁膜１１２を形成することができる。なお、等方性エッチングであれば、ウェットエッチングの代わりにドライエッチングを用いてもよく、ウェットエッチングとドライエッチングを併用してもよい。
【００４０】
次に、図１０（ａ）〜（ｃ）に示すように、半導体基板１００の全面に多結晶シリコンなどからなる第２のゲート電極膜１１３を堆積させる。その後、第２のゲート電極膜１１３上に、リソグラフィ技術を用いて行方向に延伸する溝が設けられた第２のマスク１１４を形成する。
【００４１】
最後に、図１１（ａ）〜（ｃ）に示すように、第２のマスク１１４を用いて、第１のゲート電極膜１０５および第２のゲート電極膜１１３の一部をエッチング除去し、第１のゲート電極膜１０５と第２のゲート電極膜１１３とから構成されるワード線１１５を形成する。その後、第２のマスク１１４を灰化処理等により除去する。
【００４２】
ここで、図９に示す工程において、ビット線上絶縁膜１１２がテーパ形状で形成されるため、ビット線上絶縁膜１１２の行方向における両端部と電荷捕獲層１０４の上面との段差が軽減されている。これにより、第１のゲート電極膜１０５を比較的容易にエッチング除去することができ、エッチング除去後に第１のゲート電極膜１０５の残渣が発生するのを抑制することができる。
【００４３】
その後、金属配線形成工程、保護膜形成工程、およびボンディングパッド形成工程を行うが、ここではこれらの工程の説明は省略する。以上の工程により、本実施形態の不揮発性半導体記憶装置を製造することができる。
【００４４】
以上説明したように、本実施形態の不揮発性半導体記憶装置の第１の製造方法においては、図９に示すようにビット線上絶縁膜１１２がテーパ形状で形成されるため、第１のゲート電極膜１０５の残渣が発生するのを抑制することができる。その結果、ワード線間のリークの発生が抑制された不揮発性半導体記憶装置を製造することが可能となる。また、図７に示す工程においてビット線上絶縁膜１１２の高さ調整を行うことにより、段差が少なく平坦性が良好で、構造的に安定性の高い不揮発性半導体記憶装置を実現することができる。
【００４５】
次に、本実施形態に係る不揮発性半導体記憶装置の第２の製造方法について、図１２〜２０を参照しながら説明する。ここで、各図の（ａ）は、それぞれ本実施形態の第２の製造方法を示す上面図であり、各図の（ｂ）、（ｃ）は、それぞれ本実施形態の第２の製造方法を示す断面図である。なお、図１２〜図１６に示す工程は、上述の本実施形態の第１の製造方法における図２〜図６に示す工程と同様であるため、ここでは簡単に説明する。
【００４６】
まず、図１２（ａ）〜（ｃ）に示すように、半導体基板２００上に、第１のシリコン酸化膜２０１、シリコン窒化膜２０２、および第２のシリコン酸化膜２０３を順次堆積させ、これら３種の層からなる電荷捕獲層２０４を形成する。その後、電荷捕獲層２０４の上に、多結晶シリコンなどからなる第１のゲート電極膜２０５、ＴＥＯＳ膜などからなるバッファ層２０６、ＳｉＮなどからなるビット線加工膜２０７、および列方向に延伸する溝が設けられた第３のマスク２０８を順次形成する。なお、各層の形成方法は、本実施形態の第１の製造方法と同様の方法を用いることができる。
【００４７】
次に、図１３（ａ）〜（ｃ）に示すように、第３のマスク２０８を用いて、ビット線加工膜２０７、バッファ層２０６、第１のゲート電極膜２０５、および電荷捕獲層２０４を選択的にエッチング除去することで、列方向に延伸し、半導体基板２００に達する開口部を形成する。その後、第３のマスク２０８を灰化処理等により除去する。
【００４８】
次に、図１４（ａ）〜（ｃ）に示すように、開口部の内側面に注入オフセット膜２０９を形成する。続いて、開口部から半導体基板２００内の所定の領域に、ポケット注入としてボロンイオンを加速電圧５０ｋｅＶ、ドーズ量３×１０１３／ｃｍ２で注入し、ソース・ドレイン注入としてヒ素イオンを加速電圧２０ｋｅＶ、ドーズ量２×１０１５／ｃｍ２で注入する。その後、窒素雰囲気中において例えば９００℃で６０分間の熱処理を施すことで、メモリトランジスタのソース領域及びドレイン領域として機能する拡散層ビット線２１０を形成する。
【００４９】
続いて、図１５（ａ）〜（ｃ）に示すように、半導体基板２００の全面にＨＤＰなどからなる埋め込み酸化膜２１１を堆積させ、開口部に埋め込み酸化膜２１１を埋め込む。
【００５０】
次に、図１６（ａ）〜（ｃ）に示すように、ビット線加工膜２０７が露出するまでＣＭＰにより埋め込み酸化膜２１１を研磨し、注入オフセット膜２０９と埋め込み酸化膜２１１とからなるビット線上絶縁膜２１２を形成する。
【００５１】
続いて、図１７（ａ）〜（ｃ）に示すように、ビット線加工膜２０７を除去する。
【００５２】
次に、図１８（ａ）〜（ｃ）に示すように、例えばＢＨＦ溶液を用いて、ウェットエッチングを行うことによりバッファ層２０６を除去し、第１のゲート電極膜２０５を露出させる。この時、注入オフセット膜２０９および埋め込み酸化膜２１１もそれぞれエッチングされ、テーパ形状のビット線上絶縁膜２１２が形成される。
【００５３】
ここで、ＢＨＦ溶液を用いた場合、バッファ層２０６のエッチングレートおよび注入オフセット膜２０９のエッチングレートは、それぞれ埋め込み酸化膜２１１より比較的大きく、埋め込み酸化膜２１１に対するエッチングレート比がそれぞれ２．５〜３．５の範囲内にある。また、ウェットエッチングは等方性エッチングを用いることが好ましい。これにより、図１８に示す工程において、注入オフセット膜２０９は上面からだけでなく側面からもエッチングされ、且つ、埋め込み酸化膜２１１はエッチングされにくいため、行方向における中央部の膜厚が両端部の膜厚よりも大きくなり、テーパ形状を有するビット線上絶縁膜２１２を形成することができる。
【００５４】
さらに、本実施形態の第２の製造方法では、第１の製造方法における図７に示す高さ調整の工程が省略されており、図１７に示す工程において注入オフセット膜２０９の上面の高さとバッファ層２０６の上面の高さの差がより大きくなっている。これにより、図１８に示す工程において、注入オフセット膜２０９の側面からのエッチングが顕著に進行する。その結果、行方向における中央部の膜厚と両端部の膜厚との差が第１の製造方法よりも大きくなり、より顕著なテーパ形状を有するビット線上絶縁膜２１２を形成することができる。なお、等方性エッチングであれば、ウェットエッチングの代わりにドライエッチングを用いてもよく、ウェットエッチングとドライエッチングを併用してもよい。
【００５５】
次に、図１９（ａ）〜（ｃ）に示すように、半導体基板２００上の全面に多結晶シリコンなどからなる第２のゲート電極膜２１３を堆積させる。その後、第２のゲート電極膜２１３上に、リソグラフィ技術を用いて行方向に延伸する溝が設けられた第４のマスク２１４を形成する。
【００５６】
最後に、図２０（ａ）〜（ｃ）に示すように、第４のマスク２１４を用いて、第１のゲート電極膜２０５および第２のゲート電極膜２１３の一部をエッチング除去し、第１のゲート電極膜２０５と第２のゲート電極膜２１３とから構成されるワード線２１５を形成する。その後、第４のマスク２１４を灰化処理等により除去する。
【００５７】
ここで、図１８に示す工程において、ビット線上絶縁膜２１２が顕著なテーパ形状で形成されるため、第１のゲート電極膜２０５を本実施形態の第１の製造方法よりも容易にエッチング除去することができる。そのため、本実施形態の第２の製造方法では、第１のゲート電極膜２０５の残渣の発生がより抑制された不揮発性半導体記憶装置を作製することが可能となる。
【００５８】
その後、金属配線形成工程、保護膜形成工程、およびボンディングパッド形成工程を行うが、ここではこれらの工程の説明は省略する。以上の工程により、本実施形態の不揮発性半導体記憶装置を製造することができる。
【００５９】
以上説明したように、本実施形態の不揮発性半導体記憶装置の第２の製造方法では、図１８に示す工程において、顕著なテーパ形状を有するビット線上絶縁膜２１２が形成されるため、第１のゲート電極膜２０５の残渣が発生するのを抑制することができ、ワード線間のリークの発生が抑制された不揮発性半導体記憶装置を製造することが可能となる。また、上述の本実施形態の第１の製造方法と異なり、ビット線上絶縁膜２１２の高さ調整の工程が省略されているため、比較的容易に不揮発性半導体記憶装置を作製することができる。
【００６０】
（第２の実施形態）
以下、本発明の第２の実施形態に係る不揮発性半導体記憶装置およびその製造方法について図面を参照しながら説明する。
【００６１】
−不揮発性半導体記憶装置の構成−
最初に、本実施形態に係る不揮発性半導体記憶装置の構成について、図２１（ａ）〜（ｃ）を用いて詳細に説明する。図２１（ａ）は、本実施形態の不揮発性半導体記憶装置の構成を示す上面図であり、図２１（ｂ）は図２１（ａ）に示すXXIｂ−XXIｂ線における断面図であり、図２１（ｃ）は図２１（ａ）に示すXXIｃ−XXIｃ線における断面図である。
【００６２】
図２１（ａ）〜（ｃ）に示すように、本実施形態の不揮発性半導体記憶装置は、半導体基板３００と、半導体基板３００内に列方向に延伸する複数の拡散層ビット線３１０と、複数の拡散層ビット線３１０の各々の上に形成され、列方向に延伸するビット線上絶縁膜３１２と、半導体基板３００のうち平面的に見て複数の拡散層ビット線３１０の間に位置する領域の上に形成された電荷捕獲層３０４と、電荷捕獲層３０４上に形成された第１のゲート電極膜３０５と、第１のゲート電極膜３０５およびビット線上絶縁膜３１２の上に形成され、行方向に延伸する第２のゲート電極膜３１３とを備えている。なお、電荷捕獲層３０４は、下から順に第１のシリコン酸化膜３０１、シリコン窒化膜３０２、および第２のシリコン酸化膜３０３が積層された多層構造を有している。
【００６３】
ここで、ビット線上絶縁膜３１２は、行方向における中央部に形成され、ＨＤＰ（High Density Plasma）などからなる埋め込み酸化膜３１１と、例えば１５ｎｍの膜厚で行方向における両端部に形成され、ＨＴＯ（High Temperature Oxide）などからなる注入オフセット膜３０９とから構成されている。また、ビット線上絶縁膜３１２は、埋め込み酸化膜３１１の膜厚が注入オフセット膜３０９の膜厚よりも大きく、凸形状に形成されている。注入オフセット膜３０９の上面は、第１の実施形態の不揮発性半導体記憶装置と異なり、平坦になっている。なお、第１のゲート電極膜３０５と第２のゲート電極膜３１３とからワード線３１５が構成されている。
【００６４】
以上のように、本実施形態の不揮発性半導体記憶装置は、電荷捕獲層３０４の一部と複数の拡散層ビット線３１０のうち、電荷捕獲層３０４の一部の両側方に位置する部分と、ワード線３１５のうち電荷捕獲層３０４の一部の上に位置する部分とを有するメモリセルトランジスタが行列状に配置されている。なお、メモリ動作については、上述の第１の実施形態と同様であるため、ここでは省略する。
【００６５】
−不揮発性半導体記憶装置の製造方法−
本実施形態に係る不揮発性半導体記憶装置の製造方法について、図２２〜図３０を用いて説明する。ここで、各図の（ａ）は、それぞれ本実施形態の製造方法を示す上面図であり、各図の（ｂ）、（ｃ）は、それぞれ本実施形態の製造方法を示す断面図である。なお、図２２〜図２６に示す工程は、上述の第１の実施形態における第１の製造方法（図２〜図６）と同様であるため、ここでは簡略化して説明する。
【００６６】
まず、図２２（ａ）〜（ｃ）に示すように、半導体基板３００上に、第１のシリコン酸化膜３０１、シリコン窒化膜３０２、および第２のシリコン酸化膜３０３を順次堆積させ、これら３種の層からなる電荷捕獲層３０４を形成する。その後、電荷捕獲層３０４の上に、多結晶シリコンなどからなる第１のゲート電極膜３０５、ＴＥＯＳ膜などからなるバッファ層３０６、ＳｉＮからなるビット線加工膜３０７、および列方向に延伸する溝が設けられた第５のマスク３０８を順次形成する。
【００６７】
次に、図２３（ａ）〜（ｃ）に示すように、第５のマスク３０８を用いて、ビット線加工膜３０７、バッファ層３０６、第１のゲート電極膜３０５、および電荷捕獲層３０４を選択的にエッチング除去することで、列方向に延伸し半導体基板３００に達する開口部を形成する。その後、第５のマスク３０８を灰化処理等により除去する。
【００６８】
次に、図２４（ａ）〜（ｃ）に示すように、開口部の内側面に注入オフセット膜３０９を形成する。続いて、開口部から半導体基板３００内の所定の領域に、ポケット注入としてボロンイオンを、ソース・ドレイン注入として砒素イオンをそれぞれ注入する。その後、窒素雰囲気中において例えば９００℃で６０分間の熱処理を施すことで、メモリトランジスタのソース領域及びドレイン領域として機能する拡散層ビット線３１０を形成する。
【００６９】
続いて、図２５（ａ）〜（ｃ）に示すように、半導体基板３００上の全面にＨＤＰなどからなる埋め込み酸化膜３１１を堆積させ、開口部に埋め込み酸化膜３１１を埋め込む。
【００７０】
次に、図２６（ａ）〜（ｃ）に示すように、ビット線加工膜３０７が露出するまでＣＭＰにより埋め込み酸化膜３１１を研磨し、注入オフセット膜３０９と埋め込み酸化膜３１１からなるビット線上絶縁膜３１２を形成する。
【００７１】
続いて、図２７（ａ）〜（ｃ）に示すように、ビット線加工膜３０７を除去する。
【００７２】
次に、図２８（ａ）〜（ｃ）に示すように、例えばＢＨＦ溶液を用いてウェットエッチングを行うことによりバッファ層３０６を除去し、第１のゲート電極膜３０５を露出させる。この時、注入オフセット膜３０９および埋め込み酸化膜３１１もそれぞれエッチングされ、凸形状のビット線上絶縁膜３１２が形成される。
【００７３】
ここで、ＢＨＦ溶液を用いた場合、注入オフセット膜３０９のエッチングレートは、埋め込み酸化膜３１１よりも大きく、該埋め込み酸化膜３１１に対するエッチングレート比が３．５となっている。これにより、図２８に示す工程において、注入オフセット膜３０９は著しくエッチングされるが、埋め込み酸化膜３１１はエッチングされにくいため、注入オフセット膜３０９と埋め込み酸化膜３１１の膜厚差が大きくなり、凸状のビット線上絶縁膜３１２を形成することができる。なお、本実施形態の製造方法では、等方性エッチングおよび異方性エッチングのどちらを用いてもよい。また、ウェットエッチングの代わりにドライエッチングを用いてもよく、ウェットエッチングとドライエッチングを併用してもよい。
【００７４】
次に、図２９に示すように、半導体基板３００上の全面に多結晶シリコンなどからなる第２のゲート電極膜３１３を堆積させる。その後、第２のゲート電極膜３１３上に、リソグラフィ技術を用いて行方向に延伸する溝が設けられた第６のマスク３１４を形成する。
【００７５】
最後に、図３０（ａ）〜（ｃ）に示すように、第６のマスク３１４を用いて、第１のゲート電極膜３０５および第２のゲート電極膜３１３の一部をエッチング除去し、第１のゲート電極膜３０５と第２のゲート電極膜３１３とから構成されるワード線３１５を形成する。その後、第６のマスク３１４を灰化処理等により除去する。
【００７６】
ここで、図２８に示す工程でビット線上絶縁膜３１２が凸形状で形成されるため、ビット線上絶縁膜３１２の行方向における両端部と電荷捕獲層３０４の上面との段差が軽減されている。これにより、第１のゲート電極膜３０５を比較的容易にエッチング除去することができ、エッチング除去後に第１のゲート電極膜３０５の残渣が発生するの抑制することができる。
【００７７】
その後、金属配線形成工程、保護膜形成工程、およびボンディングパッド形成工程を行うが、ここではこれらの工程の説明は省略する。以上の工程により、本実施形態の不揮発性半導体記憶装置を製造することができる。
【００７８】
以上説明したように、本実施形態の不揮発性半導体記憶装置の製造方法においては、図２８に示すようにビット線上絶縁膜３１２が凸状に形成されるため、第１のゲート電極膜３０５の残渣が発生するのを抑制することができる。その結果、ワード線間のリークの発生が抑制された不揮発性半導体記憶装置を製造することが可能となる。また、ビット線上絶縁膜３１２を構成する注入オフセット膜３０９と埋め込み酸化膜３１１とのエッチングレートの差が顕著であるため、図２８に示すエッチングの工程では、エッチング処理の条件を比較的容易に導出することができる。
【００７９】
（第３の実施形態）
以下、本発明の第３の実施形態に係る不揮発性半導体記憶装置およびその製造方法について図面を参照しながら説明する。
【００８０】
−不揮発性半導体記憶装置の構成−
最初に、本実施形態に係る不揮発性半導体記憶装置の構成について、図３１（ａ）〜（ｃ）を用いて詳細に説明する。図３１（ａ）は、本実施形態の不揮発性半導体記憶装置の構成を示す上面図であり、図３１（ｂ）は図３１（ａ）に示すXXXIｂ−XXXIｂ線における断面図であり、図３１（ｃ）は図３１（ａ）に示すXXXIｃ−XXXIｃ線における断面図である。
【００８１】
図３１（ａ）〜（ｃ）に示すように、本実施形態の不揮発性半導体記憶装置は、半導体基板４００と、半導体基板４００内に列方向に延伸する複数の拡散層ビット線４０９と、複数の拡散層ビット線４０９の各々の上に形成され、列方向に延伸するビット線上絶縁膜４１１と、半導体基板４００のうち平面的に見て複数の拡散層ビット線４０９の間に位置する領域の上に形成された電荷捕獲層４０４と、電荷捕獲層４０４上に形成された第１のゲート電極膜４０５と、第１のゲート電極膜４０５およびビット線上絶縁膜４１１の上に形成され、行方向に延伸する第２のゲート電極膜４１２とを備えている。なお、電荷捕獲層４０４は、下から順に第１のシリコン酸化膜４０１、シリコン窒化膜４０２、および第２のシリコン酸化膜４０３が積層された多層構造を有している。
【００８２】
ここで、ビット線上絶縁膜４１１は単一のＨＤＰなどからなる酸化膜から構成されている。また、ビット線上絶縁膜４１１は、両端部の膜厚が中央部の膜厚よりも小さいテーパ形状を有している。なお、第１のゲート電極膜４０５と第２のゲート電極膜４１２とからワード線４１４が構成されている。なお、本実施形態の不揮発性記憶装置のメモリ動作に関しては、第１の実施形態の不揮発性半導体記憶装置と同様であるため、ここでは省略する。
【００８３】
−不揮発性半導体記憶装置の製造方法−
最初に、本実施形態に係る不揮発性半導体記憶装置の製造方法について、図３２〜図４１を用いて説明する。ここで、各図の（ａ）は、それぞれ本実施形態の製造方法を示す上面図であり、各図の（ｂ）、（ｃ）は、それぞれ本実施形態の製造方法を示す断面図である。なお、図３２および図３３に示す工程は、上述の実施形態の製造方法（図２および図３）と同様であるため、ここでは簡単に説明する。
【００８４】
まず、図３２（ａ）〜（ｃ）に示すように、半導体基板４００上に、第１のシリコン酸化膜４０１、シリコン窒化膜４０２、および第２のシリコン酸化膜４０３からなる電荷捕獲層４０４、多結晶シリコンなどからなるビット線加工膜４０７、ＴＥＯＳ膜などからなるバッファ層４０６、ＳｉＮなどからなるビット線上絶縁膜４１１、および列方向に延伸する溝が設けられた第７のマスク４０８を順次形成する。なお、各層の形成方法は、第１の実施形態の製造方法と同様の方法を用いることができる。
【００８５】
次に、図３３（ａ）〜（ｃ）に示すように、第７のマスク４０８を用いて、ビット線加工膜４０７、バッファ層４０６、第１のゲート電極膜４０５、および電荷捕獲層４０４を選択的にエッチング除去することで、列方向に延伸し、半導体基板４００に達する開口部を形成する。その後、第７のマスク４０８を灰化処理などにより除去する。
【００８６】
次に、図３４（ａ）〜（ｃ）に示すように、開口部から半導体基板４００内の所定の領域に、ポケット注入としてボロンイオンを、ソース・ドレイン注入として砒素イオンをそれぞれ注入する。その後、窒素雰囲気中において例えば９００℃で６０分間の熱処理を施すことで、メモリトランジスタのソース領域及びドレイン領域として機能する拡散層ビット線４０９を形成する。
【００８７】
次に、図３５（ａ）〜（ｃ）に示すように、半導体基板４００上の全面にＨＤＰなどからなる埋め込み酸化膜４１０を堆積させ、開口部に埋め込み酸化膜４１０を埋め込む。
【００８８】
続いて、図３６（ａ）〜（ｃ）に示すように、ビット線加工膜４０７が露出するまでＣＭＰにより埋め込み酸化膜を４１０を研磨し、ビット線上絶縁膜４１１を形成する。
【００８９】
次に、図３７（ａ）〜（ｃ）に示すように、例えばＢＨＦ溶液を用いてウェットエッチングを行うことにより、ビット線上絶縁膜４１１の上面がバッファ層４０６の上面よりも
例えば５ｎｍ以上２０ｎｍ以下の範囲内で高くなるように、ビット線上絶縁膜４１１を加工し、高さ調整を行う。ここで、ウェットエッチングの代わりに、公知のドライエッチングを用いてもよく、ウェットエッチングとドライエッチングを併用してもよい。なお、この高さ調整の工程は必須ではなく、省略しても構わない。
【００９０】
続いて、図３８（ａ）〜（ｃ）に示すように、ビット線加工膜４０７を除去する。
【００９１】
次に、図３９（ａ）〜（ｃ）に示すように、例えばＢＨＦ溶液を用いて、等方性のウェットエッチングを行うことによりバッファ層４０６を除去し、第１のゲート電極膜４０５を露出させる。この時、ビット線上絶縁膜４１１もエッチングされ、テーパ形状となる。また、高さ調整の工程（図３７）を行ったことにより、第１のゲート電極膜４０５の上面とビット線上絶縁膜４１１の上面とは、互いにほぼ等しい高さになっている。
【００９２】
ここで、図３９に示す工程において、等方性エッチングを行うことが好ましい。なお、等方性エッチングであれば、ウェットエッチングの代わりにドライエッチングを用いてもよく、両者を併用してもよい。このように、等方性エッチングを用いることで、ビット線上絶縁膜４１１は、上面からだけでなく側面からもエッチングされる。このため、中央部の膜厚よりも両端部の膜厚が小さいテーパ形状を有するビット線上絶縁膜４１１を形成することができる。
【００９３】
次に、図４０（ａ）〜（ｃ）に示すように、半導体基板４００上の全面に多結晶シリコンなどからなる第２のゲート電極膜４１２を堆積させる。その後、第２のゲート電極膜４１２上に、リソグラフィ技術を用いて行方向に延伸する溝が設けられた第８のマスク４１３を形成する。
【００９４】
最後に、図４１（ａ）〜（ｃ）に示すように、第８のマスク４１３を用いて、第１のゲート電極膜４０５および第２のゲート電極膜４１２の一部をエッチング除去することにより、第１のゲート電極膜４０５および第２のゲート電極膜４１２とから構成されるワード線４１４を形成する。その後、第８のマスク４１３を灰化処理等により除去する。
【００９５】
ここで、図３９に示す工程においてビット線上絶縁膜４１１がテーパ形状で形成されるため、ビット線上絶縁膜４１１の行方向における両端部と電荷捕獲層４０４の上面との段差が軽減される。これにより、第１のゲート電極膜４０５を比較的容易にエッチング除去することができ、エッチング除去後に第１のゲート電極膜４０５の残渣が発生されるのを抑制することができる。
【００９６】
その後、金属配線形成工程、保護膜形成工程、およびボンディングパッド形成工程を行うが、ここではこれらの工程の説明は省略する。以上の工程により、本実施形態の不揮発性半導体記憶装置を製造することができる。
【００９７】
以上説明したように、本実施形態の不揮発性半導体記憶装置の製造方法では、図３９に示すようにビット線上絶縁膜４１１がテーパ形状で形成されるため、第１のゲート電極膜４０５の残渣が発生するのを抑制することができる。その結果、ワード線間のリークの発生が抑制された不揮発性半導体記憶装置を製造することが可能となる。
【００９８】
また、本実施形態の不揮発性半導体記憶装置では、ビット線上絶縁膜４１１が単一の膜から形成されるため、図３５に示す工程では、上述の第１の実施形態の製造方法よりもアスペクト比が小さい開口部に埋め込み酸化膜４１０を埋め込めばよい。このため、不揮発性半導体記憶装置を微細化しても、埋め込み特性が良好なビット線上絶縁膜４１１を得ることができる。さらに、単一の膜からなるビット線上絶縁膜４１１では、複数の膜からなるビット線上絶縁膜で生じるおそれのある各膜の界面での耐圧の低下や劣化を防ぐことができる。このため、ワード線４１４と拡散層ビット線４０９とを絶縁する耐圧特性に優れたビット線上絶縁膜４１１を作製することが可能となる。
【００９９】
（第４の実施形態）
以下、本発明の第４の実施形態に係る不揮発性半導体記憶装置およびその製造方法について図面を参照しながら説明する。
【０１００】
−不揮発性半導体記憶装置の構成−
最初に、本実施形態に係る不揮発性半導体記憶装置の構成について、図４２（ａ）〜（ｃ）を用いて詳細に説明する。図４２（ａ）は、本実施形態の不揮発性半導体記憶装置の構成を示す上面図であり、図４２（ｂ）は図４２（ａ）に示すXLIIｂ−XLIIｂ線における断面図であり、図４２（ｃ）は図４２（ａ）に示すXLIIｃ−XLIIｃ線における断面図である。
【０１０１】
図４２（ａ）〜（ｃ）に示すように、本実施形態の不揮発性半導体記憶装置は、半導体基板５００と、半導体基板５００内に列方向に延伸する複数の拡散層ビット線５０９と、複数の拡散層ビット線５０９の各々の上に形成され、列方向に延伸するビット線上絶縁膜５１１と、半導体基板５００のうち平面的に見て複数の拡散層ビット線５０９の間に位置する領域の上に形成された電荷捕獲層５０４と、電荷捕獲層５０４およびビット線上絶縁膜５１１の上に、行方向に延伸するワード線５１４とを備えている。なお、電荷捕獲層５０４は、下から順に第１のシリコン酸化膜５０１、シリコン窒化膜５０２、第２のシリコン酸化膜５０３が積層された多層構造を有している。
【０１０２】
ここで、ビット線上絶縁膜５１１は、単一のＨＤＰなどからなる酸化膜から構成されている。また、ビット線上絶縁膜５１１は、両端部の膜厚が中央部の膜厚よりも小さいテーパ形状を有している。
【０１０３】
また、ワード線５１４は単層の膜から形成されており、拡散層ビット線５０９と立体的に交差している。なお、本実施形態の不揮発性記憶装置のメモリ動作に関しては、第１の実施形態の不揮発性半導体記憶装置と同様であるため、ここでは省略する。
【０１０４】
−不揮発性半導体記憶装置の製造方法−
最初に、本実施形態に係る不揮発性半導体記憶装置の第１の製造方法について、図４３〜５３を用いて説明する。ここで、各図の（ａ）は、それぞれ本実施形態の第１の製造方法を示す上面図であり、各図の（ｂ）、（ｃ）は、それぞれ本実施形態の第１の製造方法を示す断面図である。
【０１０５】
まず、図４３（ａ）〜（ｃ）に示すように、半導体基板５００上に、第１のシリコン酸化膜５０１、シリコン窒化膜５０２、および第２のシリコン酸化膜５０３からなる電荷捕獲層５０４を形成する。その後、電荷捕獲層５０４上に、犠牲シリコン窒化膜５０５、犠牲シリコン酸化膜５０６、および多結晶シリコンなどからなるビット線加工膜５０７を順次形成する。なお、犠牲シリコン窒化膜５０５は、減圧ＣＶＤ法により例えば１０ｎｍの膜厚で形成され、犠牲シリコン酸化膜５０６は、ＣＶＤ法により例えば１０ｎｍの膜厚で形成される。また、ビット線加工膜５０７は、減圧ＣＶＤ法により例えば１００ｎｍの膜厚で形成される。ビット線加工膜５０７を形成した後、ビット線加工膜５０７上に、リソグラフィ技術を用いて列方向に延伸する溝が設けられた第９のマスク５０８を形成する。
【０１０６】
次に、図４４（ａ）〜（ｃ）に示すように、第９のマスク５０８を用いて、ビット線加工膜５０７、犠牲シリコン酸化膜５０６、犠牲シリコン窒化膜５０５、および電荷捕獲層５０４を選択的にエッチング除去することで、列方向に延伸し、半導体基板５００に達する開口部を形成する。その後、第９のマスク５０８を灰化処理などにより除去する。
【０１０７】
次に、図４５（ａ）〜（ｃ）に示すように、開口部から半導体基板５００内の所定の領域に、ポケット注入としてボロンイオンを加速電圧５０ｋｅＶ、ドーズ量３×１０１３／ｃｍ２で注入し、ソース・ドレイン注入としてヒ素イオンを加速電圧２０ｋｅＶ、ドーズ量２×１０１５／ｃｍ２で注入する。その後、窒素雰囲気中において例えば９００℃で６０分間の熱処理を施すことで、メモリトランジスタのソース領域及びドレイン領域として機能する拡散層ビット線５０９を形成する。
【０１０８】
続いて、図４６（ａ）〜（ｃ）に示すように、半導体基板５００上の全面に例えばＨＤＰからなる埋め込み酸化膜５１０を堆積させ、開口部に埋め込み酸化膜５１０を埋め込む。  次に、図４７（ａ）〜（ｃ）に示すように、ビット線加工膜５０７が露出するまでＣＭＰにより埋め込み酸化膜５１０を研磨し、ビット線上絶縁膜５１１を形成する。
【０１０９】
続いて、図４８（ａ）〜（ｃ）に示すように、例えばＢＨＦ溶液を用いてウェットエッチングを行うことにより、ビット線上絶縁膜５１１の上面が犠牲シリコン酸化膜５０６の上面よりも例えば５ｎｍ以上２０ｎｍ以下の範囲内で高くなるように、ビット線上絶縁膜５１１を加工する。ここで、ウェットエッチングの代わりに、公知のドライエッチングを用いてもよく、ウェットエッチングとドライエッチングを併用してもよい。なお、この高さ調整の工程は必須ではなく、省略しても構わない。
【０１１０】
次に、図４９（ａ）〜（ｃ）に示すように、ビット線加工膜５０７を除去する。
【０１１１】
続いて、図５０（ａ）〜（ｃ）に示すように、例えばＢＨＦ溶液を用いて、等方性のウェットエッチングを行うことにより犠牲シリコン酸化膜５０６を除去し、犠牲シリコン窒化膜５０５を露出させる。この時、ビット線上絶縁膜５１１もエッチングされ、テーパ形状となる。
【０１１２】
ここで、図５０に示す工程において、等方性エッチングを行うことが好ましい。なお、等方性エッチングであれば、ウェットエッチングの代わりにドライエッチングを用いてもよく、両者を併用してもよい。このように、等方性エッチングを用いることで、ビット線上絶縁膜５１１は、上面からだけでなく側面からもエッチングされる。このため、中央部の膜厚よりも両端部の膜厚が小さいテーパ形状を有するビット線上絶縁膜５１１を形成することができる。
【０１１３】
次に、図５１（ａ）〜（ｃ）に示すように、犠牲シリコン窒化膜５０５を除去する。
【０１１４】
次いで、図５２（ａ）〜（ｃ）に示すように、半導体基板５００上の全面に多結晶シリコンなどからなるゲート電極膜５１２を堆積させる。その後、ゲート電極膜５１２上に、リソグラフィ技術を用いて行方向に延伸する溝が設けられた第１０のマスク５１３を形成する。
【０１１５】
最後に、図５３（ａ）〜（ｃ）に示すように、第１０のマスク５１３を用いて、ゲート電極膜５１２の一部を選択的にエッチング除去し、行方向に延伸するワード線５１４を形成する。その後、第１０のマスク５１３を灰化処理等により除去する。
【０１１６】
ここで、図５０に示す工程でビット線上絶縁膜５１１がテーパ形状で形成されるため、ビット線上絶縁膜５１１の行方向における両端部と電荷捕獲層５０４の上面との段差が軽減される。これにより、ゲート電極膜５１２を比較的容易にエッチング除去することができ、エッチング除去後にゲート電極膜５１２の残渣が発生するのを抑制することができる。
【０１１７】
その後、金属配線形成工程、保護膜形成工程、およびボンディングパッド形成工程を行うが、ここではこれらの工程の説明は省略する。以上の工程により、本実施形態の不揮発性半導体記憶装置を製造することができる。
【０１１８】
次に、本実施形態に係る不揮発性半導体記憶装置の第２の製造方法について、図５４〜図６４を参照しながら説明する。ここで、各図の（ａ）は、それぞれ本実施形態の第２の製造方法を示す上面図であり、各図の（ｂ）、（ｃ）は、それぞれ本実施形態の第２の製造方法を示す断面図である。なお、図５４および図５５に示す工程は、上述の本実施形態の第１の製造方法における図４３および図４４に示す工程と同様である。  
【０１１９】
まず、図５４（ａ）〜（ｃ）に示すように、半導体基板６００上に、第１のシリコン酸化膜６０１、シリコン窒化膜６０２、および第２のシリコン酸化膜６０３を順次堆積させ、これら３種の層からなる電荷捕獲層６０４を形成する。その後、電荷捕獲層６０４上に、犠牲シリコン窒化膜６０５、犠牲シリコン酸化膜６０６、および多結晶シリコンなどからなるビット線加工膜６０７を順次形成する。なお、各膜の形成方法は、本実施形態の第１の製造方法と同様である。ビット線加工膜６０７を形成した後、ビット線加工膜６０７上に、リソグラフィ技術を用いて列方向に延伸する溝が設けられた第１１のマスクを形成する。
【０１２０】
次に、図５５（ａ）〜（ｃ）に示すように、第１１のマスク６０８を用いて、ビット線加工膜６０７、犠牲シリコン酸化膜６０６、犠牲シリコン窒化膜６０５、および電荷捕獲層６０４を選択的にエッチング除去することで、列方向に延伸し、半導体基板６００に達する開口部を形成する。その後、第１１のマスク６０８を灰化処理などにより除去する。
【０１２１】
次に、図５６（ａ）〜（ｃ）に示すように、開口部の内側面に、ＣＶＤ法にて、例えば１５ｎｍの膜厚で窒化シリコン（ＳｉＮ）などからなる注入オフセット膜６０９を形成する。続いて、開口部から半導体基板６００内の所定の領域に、ポケット注入としてボロンイオンを加速電圧５０ｋｅＶ、ドーズ量３×１０１３／ｃｍ２で注入し、ソース・ドレイン注入としてヒ素イオンを加速電圧２０ｋｅＶ、ドーズ量２×１０１５／ｃｍ２で注入する。その後、窒素雰囲気中において例えば９００℃で６０分間の熱処理を施すことで、メモリトランジスタのソース領域及びドレイン領域として機能する拡散層ビット線６１０を形成する。
【０１２２】
続いて、図５７（ａ）〜（ｃ）に示すように、半導体基板６００上の全面に例えばＨＤＰからなる埋め込み酸化膜６１１を堆積させ、開口部に埋め込み酸化膜６１１を埋め込む。
【０１２３】
次に、図５８（ａ）〜（ｃ）に示すように、ビット線加工膜６０７が露出するまでＣＭＰにより埋め込み酸化膜６１１を研磨し、注入オフセット膜６０９と埋め込み酸化膜６１１からなるビット線上絶縁膜６１２を形成する。
【０１２４】
続いて、図５９（ａ）〜（ｃ）に示すように、例えばＢＨＦ溶液を用いてウェットエッチングを行うことにより、上面が犠牲シリコン酸化膜６０６の上面よりも例えば５ｎｍ以上２０ｎｍ以下の範囲内で高くなるように、埋め込み酸化膜６１１を加工する。ここで、注入オフセット膜６０９が例えばＳｉＮのようなＢＨＦ溶液に対し耐性がある（エッチングされにくい）膜から構成されている場合、注入オフセット膜６０９と埋め込み酸化膜６１１とは同時にエッチングされない。なお、ウェットエッチングの代わりに、公知のドライエッチングを用いてもよく、ウェットエッチングとドライエッチングを併用してもよい。また、この高さ調整の工程は必須ではなく、省略しても構わない。
【０１２５】
次に、図６０（ａ）〜（ｃ）に示すように、注入オフセット膜６０９の上部およびビット線加工膜６０７を除去する。ここで、注入オフセット膜６０９は、上面が埋め込み酸化膜６１１の上面とほぼ同等の高さになるように、加工される。
【０１２６】
続いて、図６１（ａ）〜（ｃ）に示すように、例えばＢＨＦ溶液を用いて、等方性のウェットエッチングを行うことにより犠牲シリコン酸化膜６０６を除去し、犠牲シリコン窒化膜６０５を露出させる。この時、注入オフセット膜６０９および埋め込み酸化膜６１１もそれぞれエッチングされ、テーパ形状のビット線上絶縁膜６１２が形成される。
【０１２７】
ここで、図６１に示す工程において、等方性エッチングを行うことが好ましい。なお、等方性エッチングであれば、ウェットエッチングの代わりにドライエッチングを用いてもよく、両者を併用してもよい。このように、等方性エッチングを用いることで、ビット線上絶縁膜６１２は、上面だけでなく側面からもエッチングされる。このため、中央部の膜厚よりも両端部の膜圧が小さいテーパ形状を有するビット線上絶縁膜６１２を形成することができる。
【０１２８】
次に、図６２（ａ）〜（ｃ）に示すように、犠牲シリコン窒化膜６０５を除去する。
【０１２９】
続いて、図６３（ａ）〜（ｃ）に示すように、半導体基板６００上の全面に多結晶シリコンなどからなるゲート電極膜６１３を堆積させる。その後、ゲート電極膜６１３上に、リソグラフィ技術を用いて行方向に延伸する溝が設けられた第１２のマスク６１４を形成する。
【０１３０】
最後に、図６４（ａ）〜（ｃ）に示すように、第１２のマスク６１４を用いて、ゲート電極膜６１３の一部をエッチング除去することにより、ゲート電極膜６１３からなるワード線６１５を形成する。その後、第１２のマスク６１４を灰化処理等により除去する。
【０１３１】
ここで、図６１に示す工程でビット線上絶縁膜６１２がテーパ形状で形成されるため、ビット線上絶縁膜６１２の行方向における両端部と電荷捕獲層６０４の上面との段差が軽減される。これにより、ゲート電極膜６１３を比較的容易エッチング除去することができ、エッチング除去後にゲート電極膜６１３の残渣が発生するのを抑制することができる。
【０１３２】
その後、金属配線形成工程、保護膜形成工程、およびボンディングパッド形成工程を行うが、ここではこれらの工程の説明は省略する。以上の工程により、本実施形態の不揮発性半導体記憶装置を製造することができる。
【０１３３】
以上説明したように、本実施形態の不揮発性半導体記憶装置の第１の製造方法および第２の製造方法では、ビット線上絶縁膜５１１、６１２がテーパ形状で形成されるため、ゲート電極膜を比較的容易にエッチングすることができ、ゲート電極膜の残渣が発生するのを抑制することができる。その結果、ワード線間のリークの発生が抑制された不揮発性半導体記憶装置を製造することが可能となる。
【０１３４】
また、ワード線が単一のゲート電極膜から形成されている。これにより、ワード線が複数のゲート電極膜から形成される場合、各ゲート電極膜間の界面が自然酸化される結果、抵抗が大きくなるおそれがあるが、本実施形態の不揮発性半導体記憶装置の製造方法では、比較的抵抗が低いワード線を形成することができる。
【０１３５】
さらに、ワード線が単一の膜から構成されていることで、上述の自然酸化膜の影響を考慮する必要がないため、図５３および図６４に示すゲート電極膜を選択的にエッチングする際には、第２のシリコン酸化膜に対するエッチングレートが比較的大きくなるようなエッチング処理の条件を用いることができ、ゲート電極膜が十分にエッチングされ、残渣が発生するのをより抑制することが可能となる。
【０１３６】
（第５の実施形態）
以下、本発明の第５の実施形態に係る不揮発性半導体記憶装置およびその製造方法について図面を参照しながら説明する。
【０１３７】
−不揮発性半導体記憶装置の構成−
最初に、本実施形態に係る不揮発性半導体記憶装置の構成について、図６５（ａ）〜（ｃ）を用いて詳細に説明する。図６５（ａ）は、本実施形態の不揮発性半導体記憶装置の構成を示す上面図であり、図６５（ｂ）は図６５（ａ）に示すLXVｂ−LXVｂ線における断面図であり、図６５（ｃ）は図６５（ａ）に示すLXVｃ−LXVｃ線における断面図である。
【０１３８】
図６５（ａ）〜（ｃ）に示すように、本実施形態の不揮発性半導体記憶装置は、半導体基板７００と、半導体基板７００内に列方向に延伸する複数の拡散層ビット線７０６と、複数の拡散層ビット線７０６の各々の上に形成され、列方向に延伸するビット線上絶縁膜７０８と、半導体基板７００のうち平面的に見て複数の拡散層ビット線７０６の間に位置する領域の上に、下から順に形成された第１のシリコン酸化膜７０１およびシリコン窒化膜７０２と、シリコン窒化膜７０２上から複数箇所のビット線上絶縁膜７０８上にわたって形成された第２のシリコン酸化膜７０９と、第２のシリコン酸化膜上に行方向に延伸するワード線７１３とを備えている。なお、第１のシリコン酸化膜７０１、シリコン窒化膜７０２、および第２のシリコン酸化膜７０９は、電荷捕獲層７１０を構成している。
【０１３９】
ここで、ビット線上絶縁膜７０８は、単一のＨＤＰなどからなる酸化膜から構成されている。また、ビット線上絶縁膜７０８は、行方向における両端部の膜厚が中央部の膜厚よりも小さいテーパ形状を有している。なお、ワード線７１３は単層の膜から構成されており、拡散層ビット線７０６と立体的に交差している。
【０１４０】
以上のように、本実施形態の不揮発性半導体記憶装置は、列方向に延伸する各ビット線上絶縁膜７０８の間に形成された電荷捕獲層７１０の一部と、複数の拡散層ビット線７０６のうち電荷捕獲層７１０の一部の両側方に位置する部分と、ワード線７１３のうち電荷捕獲層７１０の一部の上に位置する部分とを有するメモリトランジスタが行列状に配置されている。また、本実施形態の不揮発性記憶装置のメモリ動作に関しては、上述の第１の実施形態と同様である。
【０１４１】
−不揮発性半導体記憶装置の製造方法−
最初に、本実施形態に係る不揮発性半導体記憶装置の製造方法について、図６６〜図７４を用いて説明する。ここで、各図の（ａ）は、それぞれ本実施形態の製造方法を示す上面図であり、各図の（ｂ）、（ｃ）は、それぞれ本実施形態の製造方法を示す断面図である。
【０１４２】
まず、図６６（ａ）〜（ｃ）に示すように、半導体基板７００上に、第１のシリコン酸化膜７０１、シリコン窒化膜７０２、犠牲シリコン酸化膜７０３、および多結晶シリコンなどからなるビット線加工膜７０４を順次堆積させる。なお、第１のシリコン酸化膜７０１は、熱酸化法により例えば７ｎｍの膜厚で形成され、シリコン窒化膜７０２および犠牲シリコン酸化膜７０３は、減圧ＣＶＤ法によりそれぞれ１０ｎｍの膜厚で形成される。また、ビット線加工膜７０４は、減圧ＣＶＤ法により５０ｎｍの膜厚で形成される。ビット線加工膜７０４を形成した後、ビット線加工膜７０４上に、リソグラフィ技術を用いて列方向に延伸する溝が設けられた第１３のマスク７０５を形成する。
【０１４３】
次に、図６７（ａ）〜（ｃ）に示すように、第１３のマスク７０５を用いて、ビット線加工膜７０４、犠牲シリコン酸化膜７０３、シリコン窒化膜７０２、第１のシリコン酸化膜７０１を選択的にエッチング除去し、列方向に延伸し、半導体基板７００に達する開口部を形成する。その後、第１３のマスク７０５を灰化処理などにより除去する。
【０１４４】
次に、図６８（ａ）〜（ｃ）に示すように、開口部から半導体基板７００内の所定の領域に、ポケット注入としてボロンイオンを加速電圧５０ｋｅＶ、ドーズ量３×１０１３／ｃｍ２で注入し、ソース・ドレイン注入としてヒ素イオンを加速電圧２０ｋｅＶ、ドーズ量２×１０１５／ｃｍ２で注入する。その後、窒素雰囲気中において例えば９００℃で６０分間の熱処理を施すことで、メモリトランジスタのソース領域及びドレイン領域として機能する拡散層ビット線７０６を形成する。
【０１４５】
次に、図６９（ａ）〜（ｃ）に示すように、半導体基板７００上の全面に例えばＨＤＰからなる埋め込み酸化膜７０７を堆積させ、開口部に埋め込み酸化膜７０７を埋め込む。
【０１４６】
次に、図７０（ａ）〜（ｃ）に示すように、ビット線加工膜７０４が露出するまでＣＭＰにより埋め込み酸化膜７０７を研磨し、ビット線上絶縁膜７０８を形成する。  
【０１４７】
続いて、図７１（ａ）〜（ｃ）に示すように、ビット線加工膜７０４を除去する。
【０１４８】
次に、図７２（ａ）〜（ｃ）に示すように、例えばＢＨＦ溶液を用いて、等方性のウェットエッチングを行うことにより犠牲シリコン酸化膜７０３を除去し、シリコン窒化膜７０２を露出させる。この時、ビット線上絶縁膜７０８もエッチングされ、テーパ形状となる。
【０１４９】
ここで、図７２に示す工程においては、等方性エッチングを行うことが好ましい。なお、等方性エッチングであれば、ウェットエッチングの代わりにドライエッチングを用いてもよく、両者を併用してもよい。このように、等方性エッチングを用いることで、ビット線上絶縁膜７０８は、上面からだけでなく側面からもエッチングされる。このため、中央部の膜厚よりも両端部の膜厚が小さいテーパ形状を有するビット線上絶縁膜７０８を形成することができる。
【０１５０】
次いで、図７３（ａ）〜（ｃ）に示すように、半導体基板７００上の全面に第２のシリコン酸化膜７０９を形成する。これにより、第１のシリコン酸化膜７０１、シリコン窒化膜７０２および第２のシリコン酸化膜７０９から構成される電荷捕獲層７１０が形成される。続いて、第２のシリコン酸化膜７０９上に、多結晶シリコンなどからなるゲート電極膜７１１を堆積させる。その後、ゲート電極膜７１１上に、リソグラフィ技術を用いて行方向に延伸する溝が設けられた第１４のマスク７１２を形成する。
【０１５１】
最後に、図７４（ａ）〜（ｃ）に示すように、第１４のマスク７１２を用いて、ゲート電極膜７１１の一部を選択的にエッチング除去し、行方向に延伸するワード線７１３を形成する。その後、第１４のマスク７１２を灰化処理等により除去する。
【０１５２】
次いで、金属配線形成工程、保護膜形成工程、およびボンディングパッド形成工程を行うが、ここではこれらの工程の説明は省略する。以上の工程により、本実施形態の不揮発性半導体記憶装置を製造することができる。
【０１５３】
本実施形態の不揮発性半導体記憶装置の製造方法では、ビット線上絶縁膜７０８がテーパ形状で形成されることで、図７３に示す工程でビット線上絶縁膜７０８の形状に沿って設けられる第２のシリコン酸化膜７０９もテーパ形状となる。このため、比較的段差の小さい第２のシリコン酸化膜７０９が形成される。その結果、ゲート電極膜７１１をエッチング除去する際に、該ゲート電極膜７１１の残渣が発生するのを抑制することができ、ワード線間のリークの発生が抑制された不揮発性半導体記憶装置を製造することができる。
【０１５４】
また、上述の第４の実施形態と同様に、ワード線７１３が単一の膜（ゲート電極膜７１１）から構成されているため、膜内に自然酸化膜が形成されることがなく、比較的抵抗が低いワード線７１３を形成することができる。
【０１５５】
また、本実施形態の不揮発性半導体記憶装置の製造方法では、上述の第１の実施形態の製造方法のように、注入オフセット膜やバッファ層を形成していないため、より簡単な工程で不揮発性半導体記憶装置を作製することができる。
【産業上の利用可能性】
【０１５６】
本発明の不揮発性半導体記憶装置およびその製造方法は、例えば記憶装置を必要とする種々の電子機器において有用である。
【図面の簡単な説明】
【０１５７】
【図１】本発明の第１の実施形態に係る不揮発性半導体記憶装置の構成を示す図である。
【図２】本発明の第１の実施形態に係る不揮発性半導体記憶装置の第１の製造方法を示す図である。
【図３】第１の実施形態に係る不揮発性半導体記憶装置の第１の製造方法を示す図である。
【図４】第１の実施形態に係る不揮発性半導体記憶装置の第１の製造方法を示す図である。
【図５】第１の実施形態に係る不揮発性半導体記憶装置の第１の製造方法を示す図である。
【図６】第１の実施形態に係る不揮発性半導体記憶装置の第１の製造方法を示す図である。
【図７】第１の実施形態に係る不揮発性半導体記憶装置の第１の製造方法を示す図である。
【図８】第１の実施形態に係る不揮発性半導体記憶装置の第１の製造方法を示す図である。
【図９】第１の実施形態に係る不揮発性半導体記憶装置の第１の製造方法を示す図である。
【図１０】第１の実施形態に係る不揮発性半導体記憶装置の第１の製造方法を示す図である。
【図１１】第１の実施形態に係る不揮発性半導体記憶装置の第１の製造方法を示す図である。
【図１２】本発明の第１の実施形態に係る不揮発性半導体記憶装置の第２の製造方法を示す図である。
【図１３】第１の実施形態に係る不揮発性半導体記憶装置の第２の製造方法を示す図である。
【図１４】第１の実施形態に係る不揮発性半導体記憶装置の第２の製造方法を示す図である。
【図１５】第１の実施形態に係る不揮発性半導体記憶装置の第２の製造方法を示す図である。
【図１６】第１の実施形態に係る不揮発性半導体記憶装置の第２の製造方法を示す図である。
【図１７】第１の実施形態に係る不揮発性半導体記憶装置の第２の製造方法を示す図である。
【図１８】第１の実施形態に係る不揮発性半導体記憶装置の第２の製造方法を示す図である。
【図１９】第１の実施形態に係る不揮発性半導体記憶装置の第２の製造方法を示す図である。
【図２０】第１の実施形態に係る不揮発性半導体記憶装置の第２の製造方法を示す図である。
【図２１】本発明の第２の実施形態に係る不揮発性半導体記憶装置の構成を示す図である。
【図２２】本発明の第２の実施形態に係る不揮発性半導体記憶装置の製造方法を示す図である。
【図２３】第２の実施形態に係る不揮発性半導体記憶装置の製造方法を示す図である。
【図２４】第２の実施形態に係る不揮発性半導体記憶装置の製造方法を示す図である。
【図２５】第２の実施形態に係る不揮発性半導体記憶装置の製造方法を示す図である。
【図２６】第２の実施形態に係る不揮発性半導体記憶装置の製造方法を示す図である。
【図２７】第２の実施形態に係る不揮発性半導体記憶装置の製造方法を示す図である。
【図２８】第２の実施形態に係る不揮発性半導体記憶装置の製造方法を示す図である。
【図２９】第２の実施形態に係る不揮発性半導体記憶装置の製造方法を示す図である。
【図３０】第２の実施形態に係る不揮発性半導体記憶装置の製造方法を示す図である。
【図３１】本発明の第３の実施形態に係る不揮発性半導体記憶装置の構成を示す図である。
【図３２】本発明の第３の実施形態に係る不揮発性半導体記憶装置の製造方法を示す図である。
【図３３】第３の実施形態に係る不揮発性半導体記憶装置の製造方法を示す図である。
【図３４】第３の実施形態に係る不揮発性半導体記憶装置の製造方法を示す図である。
【図３５】第３の実施形態に係る不揮発性半導体記憶装置の製造方法を示す図である。
【図３６】第３の実施形態に係る不揮発性半導体記憶装置の製造方法を示す図である。
【図３７】第３の実施形態に係る不揮発性半導体記憶装置の製造方法を示す図である。
【図３８】第３の実施形態に係る不揮発性半導体記憶装置の製造方法を示す図である。
【図３９】第３の実施形態に係る不揮発性半導体記憶装置の製造方法を示す図である。
【図４０】第３の実施形態に係る不揮発性半導体記憶装置の製造方法を示す図である。
【図４１】第３の実施形態に係る不揮発性半導体記憶装置の製造方法を示す図である。
【図４２】本発明の第４の実施形態に係る不揮発性半導体記憶装置の構成を示す図である。
【図４３】本発明の第４の実施形態に係る不揮発性半導体記憶装置の第１の製造方法を示す図である。
【図４４】第４の実施形態に係る不揮発性半導体記憶装置の第１の製造方法を示す図である。
【図４５】第４の実施形態に係る不揮発性半導体記憶装置の第１の製造方法を示す図である。
【図４６】第４の実施形態に係る不揮発性半導体記憶装置の第１の製造方法を示す図である。
【図４７】第４の実施形態に係る不揮発性半導体記憶装置の第１の製造方法を示す図である。
【図４８】第４の実施形態に係る不揮発性半導体記憶装置の第１の製造方法を示す図である。
【図４９】第４の実施形態に係る不揮発性半導体記憶装置の第１の製造方法を示す図である。
【図５０】第４の実施形態に係る不揮発性半導体記憶装置の第１の製造方法を示す図である。
【図５１】第４の実施形態に係る不揮発性半導体記憶装置の第１の製造方法を示す図である。
【図５２】第４の実施形態に係る不揮発性半導体記憶装置の第１の製造方法を示す図である。
【図５３】第４の実施形態に係る不揮発性半導体記憶装置の第１の製造方法を示す図である。
【図５４】本発明の第４の実施形態に係る不揮発性半導体記憶装置の第２の製造方法を示す図である。
【図５５】第４の実施形態に係る不揮発性半導体記憶装置の第２の製造方法を示す図である。
【図５６】第４の実施形態に係る不揮発性半導体記憶装置の第２の製造方法を示す図である。
【図５７】第４の実施形態に係る不揮発性半導体記憶装置の第２の製造方法を示す図である。
【図５８】第４の実施形態に係る不揮発性半導体記憶装置の第２の製造方法を示す図である。
【図５９】第４の実施形態に係る不揮発性半導体記憶装置の第２の製造方法を示す図である。
【図６０】第４の実施形態に係る不揮発性半導体記憶装置の第２の製造方法を示す図である。
【図６１】第４の実施形態に係る不揮発性半導体記憶装置の第２の製造方法を示す図である。
【図６２】第４の実施形態に係る不揮発性半導体記憶装置の第２の製造方法を示す図である。
【図６３】第４の実施形態に係る不揮発性半導体記憶装置の第２の製造方法を示す図である。
【図６４】第４の実施形態に係る不揮発性半導体記憶装置の第２の製造方法を示す図である。
【図６５】本発明の第５の実施形態に係る不揮発性半導体記憶装置の構成を示す図である。
【図６６】本発明の第５の実施形態に係る不揮発性半導体記憶装置の製造方法を示す図である。
【図６７】第５の実施形態に係る不揮発性半導体記憶装置の製造方法を示す図である。
【図６８】第５の実施形態に係る不揮発性半導体記憶装置の製造方法を示す図である。
【図６９】第５の実施形態に係る不揮発性半導体記憶装置の製造方法を示す図である。
【図７０】第５の実施形態に係る不揮発性半導体記憶装置の製造方法を示す図である。
【図７１】第５の実施形態に係る不揮発性半導体記憶装置の製造方法を示す図である。
【図７２】第５の実施形態に係る不揮発性半導体記憶装置の製造方法を示す図である。
【図７３】第５の実施形態に係る不揮発性半導体記憶装置の製造方法を示す図である。
【図７４】第５の実施形態に係る不揮発性半導体記憶装置の製造方法を示す図である。
【図７５】従来の不揮発性半導体記憶装置の製造方法を示す図である。
【図７６】従来の不揮発性半導体記憶装置の製造方法を示す図である。
【図７７】従来の不揮発性半導体記憶装置の製造方法を示す図である。
【図７８】従来の不揮発性半導体記憶装置の製造方法を示す図である。
【図７９】従来の不揮発性半導体記憶装置の製造方法を示す図である。
【図８０】従来の不揮発性半導体記憶装置の製造方法を示す図である。
【符号の説明】
【０１５８】
１０      半導体基板 
１１      第１のシリコン酸化膜 
１２      シリコン窒化膜
１３      第２のシリコン酸化膜 
１４      電荷捕獲層 
１５      第１のゲート電極膜 
１６      第１のマスク 
１７      ビット線 
１８      埋め込み膜 
１９      ビット線上酸化膜 
２０      第２のゲート電極膜 
２１      第２のマスク 
２２      ワード線 
２３      側壁部 
２４      残渣 
１００、２００、３００、４００、５００、６００、７００    半導体基板
１０１、２０１、３０１、４０１、５０１、６０１、７０１    第１のシリコン酸化膜
１０２、２０２、３０２、４０２、５０２、６０２、７０２    シリコン窒化膜
１０３、２０３、３０３、４０３、５０３、６０３、７０９    第２のシリコン酸化膜
１０４、２０４、３０４、４０４、５０４、６０４、７１０    電荷捕獲層
１０５、２０５、３０５、４０５        第１のゲート電極膜
１０６、２０６、３０６、４０６        バッファ層 
１０７、２０７、３０７、４０７、５０７、６０７、７０４    ビット線加工膜
１０８      第１のマスク 
１０９、２０９、３０９、６０９        注入オフセット膜 
１１０、２１０、３１０、４０９、５０９、６１０、７０６      拡散層ビット線 
１１１、２１１、３１１、４１０、５１０、６１１、７０７      埋め込み酸化膜 
１１２、２１２、３１２、４１１、５１１、６１２、７０８      ビット線上絶縁膜 
１１３、２１３、３１３、４１２、      第２のゲート電極膜 
１１４      第２のマスク 
１１５、２１５、３１５、４１４、５１４、６１５、７１３      ワード線 
２０８      第３のマスク 
２１４      第４のマスク 
３０８      第５のマスク 
３１４      第６のマスク 
４０８      第７のマスク 
４１３      第８のマスク 
５０５、６０５      犠牲シリコン窒化膜 
５０６、６０６、７０３      犠牲シリコン酸化膜 
５０８      第９のマスク 
５１２、６１３、７１１      ゲート電極膜 
５１３      第１０のマスク
６０８      第１１のマスク
６１４      第１２のマスク 
７０５      第１３のマスク 
７１２      第１４のマスク
【図１】
2008084927.tif 000003
【図２】
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【図３】
2008084927.tif 000005
【図４】
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【図５】
2008084927.tif 000007
【図６】
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【図７】
2008084927.tif 000009
【図８】
2008084927.tif 000010
【図９】
2008084927.tif 000011
【図１０】
2008084927.tif 000012
【図１１】
2008084927.tif 000013
【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
2008084927.tif 000039
【図３９】
2008084927.tif 000040
【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
2008084927.tif 000051
【図５１】
2008084927.tif 000052
【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
2008084927.tif 000057
【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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【図７０】
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【図７１】
2008084927.tif 000072
【図７２】
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【図７３】
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【図７４】
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【図７５】
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【図７６】
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【図７７】
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【図７８】
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【図７９】
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【図８０】
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【図２７】
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