(57)【要約】【課題】本発明は、ＮＡＮＤ型フラッシュメモリをデジタル画像データの記録媒体として利用することができる遊技機を提供する。【解決手段】パチンコ機１０の表示制御部６０は、ＮＡＮＤ型フラッシュメモリ６６０と、ＲＯＭインタフェース６５８と、ＮＡＮＤ型フラッシュメモリ６６０とＲＯＭインタフェース６５８との間のデータ伝送を中継する中継ＣＰＵ６５８とを備え、中継ＣＰＵ６５８は、ライト端子６５８に入力されたライト信号の値に基づいてＮＡＮＤ型フラッシュメモリ６６０に対するデータの書き込みを禁止する。【選択図】図３
2008079753.tif 000002
【特許請求の範囲】
【請求項１】
遊技機の表示画面に表示される動画像の表示態様を制御する遊技機用制御装置であって、
デジタル画像データが記録されたＮＡＮＤ型フラッシュメモリと、
シーケンシャルアクセスを行うシーケンシャル・インタフェースと、
前記ＮＡＮＤ型フラッシュメモリと前記シーケンシャル・インタフェースとの間のデータ伝送を中継する中継部と、
前記シーケンシャル・インタフェースを通じて前記ＮＡＮＤ型フラッシュメモリから読み出したデジタル画像データに基づいて、前記動画像を表示させる映像信号を生成するビデオディスプレイプロセッサと
を備え、
前記ＮＡＮＤ型フラッシュメモリは、一連の物理ブロックアドレスが物理的なメモリ配列順にそれぞれ割り当てられた複数の物理データブロックを有し、
前記デジタル画像データは、前記複数の物理データブロックのうち、物理的にデータの記録が不可能な不良ブロックを避けて、物理的にデータの記録が可能な良ブロックに記録され、
前記中継部は、
前記デジタル画像データが記録された良ブロックの物理ブロックアドレスを並べた一連の物理ブロックアドレスを、前記シーケンシャル・インタフェースがデータのやり取りに用いる一連の論理ブロックアドレスに順次対応付けたアドレス対応テーブルを記憶するアドレス対応手段と、
前記アドレス対応テーブルに基づいて、前記シーケンシャル・インタフェースから読み出し指定された論理ブロックアドレスに対応する物理ブロックアドレスを特定するアドレス特定手段と、
前記特定した物理ブロックアドレスが割り当てられた物理データブロックから、前記デジタル画像データを読み出すリード手段と、
前記読み出したデジタル画像データを前記シーケンシャル・インタフェースに提供するデータ提供手段と、
前記ＮＡＮＤ型フラッシュメモリに対するデータの書き込みを禁止するライト禁止手段と
を備える遊技機用制御装置。
【請求項２】
請求項１記載の遊技機用制御装置であって、
前記ライト禁止手段は、
前記シーケンシャル・インタフェースに電気的に接続され、前記ＮＡＮＤ型フラッシュメモリに対するデータの書き込みの可否を示すライト信号の入力を受け付けるライト端子と、
前記ライト端子に入力されたライト信号がデータの書き込み可を示す場合、前記シーケンシャル・インタフェースから指示された前記ＮＡＮＤ型フラッシュメモリに対するデータの書き込みを実行するライト実行手段と、
前記ライト端子に入力されたライト信号がデータの書き込み不可を示す場合、前記シーケンシャル・インタフェースから指示された前記ＮＡＮＤ型フラッシュメモリに対するデータの書き込みを拒否するライト拒否手段と
を備える遊技機用制御装置。
【請求項３】
請求項２記載の遊技機用制御装置であって、
前記ライト信号は、前記ＮＡＮＤ型フラッシュメモリに対するデータの書き込み可を二値信号のハイレベルで示すと共に、前記ＮＡＮＤ型フラッシュメモリに対するデータの書き込み不可を二値信号のローレベルで示す信号であり、
前記ライト端子は、グランドに接続された遊技機用制御装置。
【請求項４】
請求項１記載の遊技機用制御装置であって、
前記ライト禁止手段は、
前記ＮＡＮＤ型フラッシュメモリに対するデータの書き込みの可否を示すライトフラグを記憶するフラグ記憶部と、
前記フラグ記憶部に記憶されたライトフラグがデータの書き込み可を示す場合、前記シーケンシャル・インタフェースから指示された前記ＮＡＮＤ型フラッシュメモリに対するデータの書き込みを実行するライト実行手段と、
前記フラグ記憶部に記憶されたライトフラグがデータの書き込み不可を示す場合、前記シーケンシャル・インタフェースから指示された前記ＮＡＮＤ型フラッシュメモリに対するデータの書き込みを拒否するライト拒否手段と
を備える遊技機用制御装置。
【請求項５】
前記ライトフラグは、前記ＮＡＮＤ型フラッシュメモリが前記遊技機用制御装置に実装される前に、前記ＮＡＮＤ型フラッシュメモリに対するデータの書き込み不可を示す値で前記フラグ記憶部に予め記憶された請求項４記載の遊技機用制御装置。
【請求項６】
前記デジタル画像データは、前記一連の物理ブロックアドレスの順に従って前記ＮＡＮＤ型フラッシュメモリに順次記録され、該記録対象となった物理データブロックが不良ブロックである場合、該不良ブロック以降に記録すべきデータは、該不良ブロックに後続する良ブロック以降に順次記録された請求項１ないし５のいずれか記載の遊技機用制御装置。
【請求項７】
前記デジタル画像データは、前記一連の物理ブロックアドレスの順に従って前記ＮＡＮＤ型フラッシュメモリに順次記録され、該記録対象となった物理データブロックが不良ブロックである場合、該不良ブロックに記録すべきデータは、該不良ブロックを他の良ブロックで代替した代替ブロックに記録された請求項１ないし５のいずれか記載の遊技機用制御装置。
【請求項８】
請求項１ないし７のいずれか記載の遊技機用制御装置であって、
前記デジタル画像データは、圧縮データとして前記ＮＡＮＤ型フラッシュメモリに記録され、
遊技機用制御装置は、更に、
前記中継部によって提供されたデジタル画像データを伸張する伸張回路と、
前記伸張したデジタル画像データを記憶する二つの伸張メモリと、
前記伸張回路による前記伸張メモリの一方に対するメモリアクセスと、前記ビデオディスプレイプロセッサによる前記伸張メモリの他方に対するメモリアクセスとを同時に実行可能に、前記二つの伸張メモリの各々に対するメモリバス接続を切り替えるバススイッチ回路と、
前記二つの伸張メモリにおけるアドレス空間の各々を、前記ビデオディスプレイプロセッサがメモリアクセスに用いる同じ論理ブロックアドレス空間に共通して対応付ける共通アドレス手段と
を備える遊技機用制御装置。
【請求項９】
請求項１ないし８のいずれか記載の遊技機用制御装置を備える遊技機。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、動画像を表示する表示画面を備える遊技機に関する。
【背景技術】
【０００２】
遊技機には、液晶ディスプレイなどの画像表示装置を備え、この画像表示装置に動画像を表示させることによって、遊技の興趣を高めたものが知られている。動画像表示のひとつである描画表示では、マスクＲＯＭ（Masked Read Only Memory）に予め書き込まれたキャラクタデータを用いて次々に描画した複数の静止画像を、画像表示装置に連続的に表示することによって、動画像表示が実現される。また、動画像表示のひとつである再生表示では、マスクＲＯＭに書き込まれたムービデータから次々に再生したフレームを、画像表示装置に連続的に表示させることによって、動画像表示が実現される。
【０００３】
描画表示や再生表示による動画表示の趣向を凝らすに連れて、動画表示の元となるキャラクタデータやムービデータ等のデジタル画像データのデータ量は増大するため、デジタル画像データを記憶するためのマスクＲＯＭに必要とされる記憶容量は増大の一途を辿っている。下記特許文献１には、マスクＲＯＭに書き込まれたデジタル画像データを用いて動画表示を行う遊技機が開示されている。
【０００４】
【特許文献１】特開２００４−８４８３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
近年、大容量・低価格のＮＡＮＤ型フラッシュメモリが普及しており、デジタル画像データを記録する媒体として、マスクＲＯＭに代わりＮＡＮＤ型フラッシュメモリを遊技機に採用することが考えられるが、両メモリの特性の違いから種々の問題があった。
【０００６】
例えば、ＮＡＮＤ型フラッシュメモリは、その構造上、データの記録が不可能な不良ブロックを有する場合があり、その不良ブロックの有無および部位は個体毎に異なる。そのため、ＮＡＮＤ型フラッシュメモリの場合、不良ブロックを避けるためのメモリアドレスの飛びの有無や部位も個体毎に不定となり、マスクＲＯＭのように一連のメモリアドレスを用いてデータアクセスすることができないという問題や、遊技機特有の問題として、メモリ内に記録されたデータの改竄をチェックする際、マスクＲＯＭのように同一型式のメモリに共通のメモリアドレスを用いてデータチェックを行うことができないという問題があった。
【０００７】
本発明は、上記した課題を踏まえ、ＮＡＮＤ型フラッシュメモリをデジタル画像データの記録媒体として利用することができる遊技機を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記した課題を解決するため、本発明の遊技機用制御装置は、遊技機の表示画面に表示される動画像の表示態様を制御する遊技機用制御装置であって、デジタル画像データが記録されたＮＡＮＤ型フラッシュメモリと、シーケンシャルアクセスを行うシーケンシャル・インタフェースと、前記ＮＡＮＤ型フラッシュメモリと前記シーケンシャル・インタフェースとの間のデータ伝送を中継する中継部と、前記シーケンシャル・インタフェースを通じて前記ＮＡＮＤ型フラッシュメモリから読み出したデジタル画像データに基づいて、前記動画像を表示させる映像信号を生成するビデオディスプレイプロセッサとを備え、前記ＮＡＮＤ型フラッシュメモリは、一連の物理ブロックアドレスが物理的なメモリ配列順にそれぞれ割り当てられた複数の物理データブロックを有し、前記デジタル画像データは、前記複数の物理データブロックのうち、物理的にデータの記録が不可能な不良ブロックを避けて、物理的にデータの記録が可能な良ブロックに記録され、前記中継部は、前記デジタル画像データが記録された良ブロックの物理ブロックアドレスを並べた一連の物理ブロックアドレスを、前記シーケンシャル・インタフェースがデータのやり取りに用いる一連の論理ブロックアドレスに順次対応付けたアドレス対応テーブルを記憶するアドレス対応手段と、前記アドレス対応テーブルに基づいて、前記シーケンシャル・インタフェースから読み出し指定された論理ブロックアドレスに対応する物理ブロックアドレスを特定するアドレス特定手段と、前記特定した物理ブロックアドレスが割り当てられた物理データブロックから、前記デジタル画像データを読み出すリード手段と、前記読み出したデジタル画像データを前記シーケンシャル・インタフェースに提供するデータ提供手段と、前記ＮＡＮＤ型フラッシュメモリに対するデータの書き込みを禁止するライト禁止手段とを備えることを特徴とする。
【０００９】
上述の遊技機用制御装置によれば、ＮＡＮＤ型フラッシュメモリに書き込まれたデジタル画像データの改変を防止することができる。したがって、デジタル画像データが記録されたＮＡＮＤ型フラッシュメモリを、シーケンシャル・インタフェースからデータアクセス可能なマスクＲＯＭとして取り扱うことができる。
【００１０】
不良ブロックを避けてデジタル画像データを記録する第１の方式として、前記デジタル画像データは、前記一連の物理ブロックアドレスの順に従って前記ＮＡＮＤ型フラッシュメモリに順次記録され、該記録対象となった物理データブロックが不良ブロックである場合、該不良ブロック以降に記録すべきデータは、該不良ブロックに後続する良ブロック以降に順次記録されても良い。
【００１１】
不良ブロックを避けてデジタル画像データを記録する第２の方式として、前記デジタル画像データは、前記一連の物理ブロックアドレスの順に従って前記ＮＡＮＤ型フラッシュメモリに順次記録され、該記録対象となった物理データブロックが不良ブロックである場合、該不良ブロックに記録すべきデータは、該不良ブロックを他の良ブロックで代替した代替ブロックに記録されても良い。
【００１２】
上述した遊技機用制御装置は、次の態様を採ることもできる。例えば、前記ライト禁止手段は、前記シーケンシャル・インタフェースに電気的に接続され、前記ＮＡＮＤ型フラッシュメモリに対するデータの書き込みの可否を示すライト信号の入力を受け付けるライト端子と、前記ライト端子に入力されたライト信号がデータの書き込み可を示す場合、前記シーケンシャル・インタフェースから指示された前記ＮＡＮＤ型フラッシュメモリに対するデータの書き込みを実行するライト実行手段と、前記ライト端子に入力されたライト信号がデータの書き込み不可を示す場合、前記シーケンシャル・インタフェースから指示された前記ＮＡＮＤ型フラッシュメモリに対するデータの書き込みを拒否するライト拒否手段とを備えるとしても良い。これによって、ＮＡＮＤ型フラッシュメモリに対するデータの書き込みの可否を、中継部の外部からのデータであるライト信号によって制御することができる。
【００１３】
また、前記ライト信号は、前記ＮＡＮＤ型フラッシュメモリに対するデータの書き込み可を二値信号のハイレベルで示すと共に、前記ＮＡＮＤ型フラッシュメモリに対するデータの書き込み不可を二値信号のローレベルで示す信号であり、前記ライト端子は、グランドに接続されても良い。これによって、中継部に対して複雑な制御を行うことなしに、遊技機用制御装置に実装されたＮＡＮＤ型フラッシュメモリに対するデータの書き込みを禁止することができる。この場合、遊技機用制御装置へのＮＡＮＤ型フラッシュメモリの実装に先立って、ライト端子にハイレベルのライト信号を出力するＲＯＭライタを用いて、デジタル画像データがＮＡＮＤ型フラッシュメモリに書き込まれる。
【００１４】
また、前記ライト禁止手段は、前記ＮＡＮＤ型フラッシュメモリに対するデータの書き込みの可否を示すライトフラグを記憶するフラグ記憶部と、前記フラグ記憶部に記憶されたライトフラグがデータの書き込み可を示す場合、前記シーケンシャル・インタフェースから指示された前記ＮＡＮＤ型フラッシュメモリに対するデータの書き込みを実行するライト実行手段と、前記フラグ記憶部に記憶されたライトフラグがデータの書き込み不可を示す場合、前記シーケンシャル・インタフェースから指示された前記ＮＡＮＤ型フラッシュメモリに対するデータの書き込みを拒否するライト拒否手段とを備えても良い。これによって、ＮＡＮＤ型フラッシュメモリに対するデータの書き込みの可否を、中継部の内部で保持されたデータであるライトフラグによって制御することができる。
【００１５】
また、前記ライトフラグは、前記ＮＡＮＤ型フラッシュメモリが前記遊技機用制御装置に実装される前に、前記ＮＡＮＤ型フラッシュメモリに対するデータの書き込み不可を示す値で前記フラグ記憶部に予め記憶されても良い。これによって、中継部に対して煩雑な制御を行うことなしに、遊技機用制御装置に実装されたＮＡＮＤ型フラッシュメモリに対するデータの書き込みを禁止することができる。この場合、遊技機用制御装置へのＮＡＮＤ型フラッシュメモリの実装に先立って、ＲＯＭライタを用いて、デジタル画像データがＮＡＮＤ型フラッシュメモリに書き込まれた後、データの書き込み不可を示すライトフラグがフラグ記憶部に設定される。
【００１６】
また、前記デジタル画像データは、圧縮データとして前記ＮＡＮＤ型フラッシュメモリに記録され、遊技機用制御装置は、更に、前記中継部によって提供されたデジタル画像データを伸張する伸張回路と、前記伸張したデジタル画像データを記憶する二つの伸張メモリと、前記伸張回路による前記伸張メモリの一方に対するメモリアクセスと、前記ビデオディスプレイプロセッサによる前記伸張メモリの他方に対するメモリアクセスとを同時に実行可能に、前記二つの伸張メモリの各々に対するメモリバス接続を切り替えるバススイッチ回路と、前記二つの伸張メモリにおけるアドレス空間の各々を、前記ビデオディスプレイプロセッサがメモリアクセスに用いる同じ論理ブロックアドレス空間に共通して対応付ける共通アドレス手段とを備えても良い。これによって、伸張回路によるデジタル画像データの伸張と、ビデオディスプレイプロセッサによるデジタル画像データの読み出しとを同時に実行することができるため、ＮＡＮＤ型フラッシュメモリからビデオディスプレイプロセッサへのデジタル画像データの転送における処理効率を向上させることができる。また、二つの伸張メモリにおけるアドレス空間の各々が、同じ論理ブロックアドレス空間に共通して対応付けられているため、ビデオディスプレイプロセッサにおけるメモリ管理処理の簡素化を図ることができる。
【００１７】
なお、本発明の態様は、遊技機用制御装置に限るものではなく、本発明の遊技機用制御装置を備える遊技機や、遊技機の表示画面に表示されるデジタル画像データを記憶した遊技機用メモリデバイス、ＮＡＮＤ型フラッシュメモリを取り扱う方法、遊技機用制御装置を制御するためのコンピュータプログラムなどの種々の態様に適用することが可能である。なお、本発明が適用される遊技機は、パチンコ機およびスロットマシンを含む。
【発明を実施するための最良の形態】
【００１８】
以上説明した本発明の構成および作用を一層明らかにするために、以下本発明を適用した遊技機について説明する。
【００１９】
Ａ．第１の実施例におけるパチンコ機１０の構成：
Ａ−１．パチンコ機１０の全体構成：
本発明の実施例の一つであるパチンコ機１０の構成について説明する。図１は、パチンコ機１０の全体構成を示す正面図である。パチンコ機１０は、パチンコ店のいわゆる島設備に固定される外枠２０と、外枠２０に嵌め込まれる内枠３０と、内枠３０の中央上寄りに嵌め込まれ遊技球による遊技が行われる遊技パネル４０と、遊技パネル４０の前面を覆うガラス板を有し内枠３０に開閉可能に軸着されるガラス枠５０と、プリペイドカードによる遊技球の貸し出しを受け付けるカードユニット８０とを備える。
【００２０】
パチンコ機１０の遊技パネル４０は、遊技球の入賞を受け付ける入賞口４４と、遊技の演出として映像の表示を行う液晶ディスプレイ（ＬＣＤ）４２と、遊技の演出として発光する発光ダイオード（ＬＥＤ）４６２を複数内蔵する電飾部４６と、遊技の演出としてキャラクタ人形を動かす演出駆動部４５と、遊技者に遊技の演出態様を選定させるために遊技者がかざした手の赤外線を感知する演出センサ４７とを備える。入賞口４４は、入賞口４４に入賞した遊技球を検知する遊技球センサ４４２と、入賞口４４への遊技球の導入経路を拡縮する入賞口駆動部４４４とを備える。なお、本実施例では、遊技球センサ４４２は、渦電流方式のセンサを含み、入賞口駆動部４４４は、ソレノイド（図示しない）を動力源として駆動する機構を含み、演出駆動部４５は、ステップモータ（図示しない）を動力源として駆動する機構を含む。
【００２１】
パチンコ機１０のガラス枠５０は、遊技の演出として高音域の音声を出力するスピーカ５５と、遊技の演出として発光する発光ダイオード（ＬＥＤ）５６２を複数内蔵する電飾部５６とを備える。パチンコ機１０の内枠３０は、遊技パネル４０に遊技球を発射するための遊技者による操作を受け付けるハンドル３２と、遊技の演出として低音域の音声を出力するスピーカ３４と、遊技者に遊技の演出態様を選定させるために遊技者からのボタン入力を検知する演出センサ３６とを備える。
【００２２】
図２は、パチンコ機１０の電気的な概略構成を示すブロック図である。パチンコ機１０は、遊技球センサ４４２からの入力に基づいて遊技の進行を制御する主制御基板４１０と、主制御基板４１０からの指示である主コマンドに基づいて遊技の進行に応じた各部の演出を制御する周辺制御基板４２０と、周辺制御基板４２０からの指示である表示コマンドに基づいてＬＣＤ４２に表示される動画像の表示態様を制御する表示制御部６０と、周辺制御基板４２０からの指示である階調コマンドに基づいてＬＥＤ４６２の輝度階調を制御するパネル電飾基板４３０と、周辺制御基板４２０からの各種信号をパチンコ機１０の各部に分配する周辺分配基板４４０と、周辺分配基板４４０を介した周辺制御基板４２０からの指示に基づいてＬＥＤ５６２の輝度階調を制御する枠電飾基板４５０と、主制御基板４１０からの指示である払出コマンドに基づいて遊技球の払い出しを制御する払出制御基板３１０とを備える。主制御基板４１０、周辺制御基板４２０、パネル電飾基板４３０、周辺分配基板４４０、表示制御部６０、枠電飾基板４５０、払出制御基板３１０の各回路基板は、図１に示した内枠３０の裏面側（図示しない）に備えられる。
【００２３】
本実施例では、主制御基板４１０，周辺制御基板４２０，表示制御部６０，払出制御基板３１０は、種々の演算処理を実行するＣＰＵと、ＣＰＵの演算処理を規定したプログラムを予め記憶するリードオンリメモリ（Read Only Memory、以下、「ＲＯＭ」という）と、ＣＰＵが取り扱うデータを一時的に記憶するランダムアクセスメモリ（Random Access Memory、以下、「ＲＡＭ」という）などの各回路基板の機能に応じた電子部品が実装された電子回路を備える。本実施例では、パネル電飾基板４３０，周辺分配基板４４０，枠電飾基板４５０は、各回路基板の機能に応じた大規模集積回路（Large Scale Integration、以下、「ＬＳＩ」という）などの各回路基板の機能に応じた電子部品が実装された電子回路を備える。
【００２４】
主制御基板４１０から周辺制御基板４２０に送信される主コマンドは、いわゆる「大当たり」や「はずれ」などの遊技に関する基本的な演出を指示する情報を含む。主制御基板４１０から主コマンドを受信した周辺制御基板４２０は、主コマンドに基づいてＬＣＤ４２，ＬＥＤ４６２，ＬＥＤ５６２，スピーカ３４，スピーカ５５，演出駆動部４５などの演出実行部でそれぞれ実施される演出を決定し、各演出実行部に応じた種々の信号を出力する。周辺制御基板４２０から表示制御部６０に対する信号は、ＬＣＤ４２に表示すべき映像の内容を表示制御部６０に指示する表示コマンドを含む。周辺制御基板４２０からパネル電飾基板４３０に対する信号は、ＬＥＤ４６２の発光態様を指定した階調コマンドを含む。
【００２５】
Ａ−２．パチンコ機１０における表示制御部６０の詳細構成：
図３は、パチンコ機１０における表示制御部６０の電気的構成を主に示すブロック図である。表示制御部６０は、遊技機専用に設計された遊技機用制御装置を含み、本実施では、表示制御部６０は、周辺制御基板４２０およびＬＣＤ４２とは別体の電子回路基板として構成されているが、周辺制御基板４２０と一体的に構成されても良いし、ＬＣＤ４２と一体的に構成されても良い。
【００２６】
表示制御部６０は、周辺制御基板４２０からの表示コマンドに基づいて表示制御部６０の各部を制御する描画制御部６１０と、ＬＣＤ４２における動画像表示に用いられるデジタル画像データ７３０が記録されたＲＯＭとして機能する擬似ＲＯＭデバイス６５０と、ＲＯＭとのデータ伝送方式に準拠したシーケンシャルアクセスによって擬似ＲＯＭデバイス６５０とのデータのやり取りを行うＲＯＭインタフェース６４０と、描画制御部６１０からのＶＤＰコマンドに基づいて、ＬＣＤ４２を駆動する映像信号を擬似ＲＯＭデバイス６５０のデジタル画像データ７３０から生成する画像表示プロセッサ（Video Display Processor、ＶＤＰ）６２０とを備える。本実施例では、表示制御部６０の描画制御部６１０は、ＣＰＵ，ＲＯＭ，ＲＡＭなどの電子部品を備えるコンピュータである。本実施例では、表示制御部６０のＶＤＰ６２０がＬＣＤ４２に出力する映像信号は、ＲＧＢ(Red Green Blue)信号と、ＳＹＮＣ（同期）信号とを含む。表示制御部６０の擬似ＲＯＭデバイス６５０についての詳細は後述する。
【００２７】
本実施例では、擬似ＲＯＭデバイス６５０のデジタル画像データ７３０は、キャラクタデータやムービデータ等の動画表示の元となるデータを含み、圧縮された圧縮データとして記録されている。本実施例では、表示制御部６０は、更に、描画制御部６１０からの伸張コマンドに基づいてＲＯＭインタフェース６４０を介して擬似ＲＯＭデバイス６５０から読み出したデジタル画像データ７３０を伸張する伸張回路６３２と、伸張回路６３２によって伸張されたデジタル画像データ７３０を記憶する二つの伸張ＲＡＭ６３６，６３８と、伸張ＲＡＭ６３６，６３８のそれぞれに対する伸張回路６３２およびＶＤＰ６２０とのメモリバス接続を切り替えるバススイッチ回路６３４とを備える。
【００２８】
本実施例では、表示制御部６０のバススイッチ回路６３４は、伸張回路６３２による伸張ＲＡＭ６３６，６３８の一方に対するメモリアクセスと、ＶＤＰ６２０による伸張ＲＡＭ６３６，６３８の他方に対するメモリアクセスとを同時に実行可能に、描画制御部６１０からの指示に基づいて伸張ＲＡＭ６３６，６３８の各々に対するメモリバス接続を切り替える。バススイッチ回路６３４によるメモリバス接続の切り替えによって、伸張ＲＡＭ６３６，６３８におけるアドレス空間の各々は、ＶＤＰ６２０がメモリアクセスに用いる同じ論理ブロックアドレス空間に共通して対応付けられ、伸張ＲＡＭ６３６，６３８は、ＶＤＰ６２０からは単一のＲＡＭとして認識される。これによって、伸張回路６３２によるデジタル画像データ７３０の書き込みと、ＶＤＰ６２０によるデジタル画像データ７３０の読み出しとが同時に実行可能となり、圧縮されたデジタル画像データ７３０を擬似ＲＯＭデバイス６５０からＶＤＰ６２０に対して効率良く伝送することができる。
【００２９】
Ａ−３．表示制御部６０における擬似ＲＯＭデバイス６５０の詳細構成：
表示制御部６０の擬似ＲＯＭデバイス６５０は、遊技機専用に設計された遊技機用メモリデバイスであり、デジタル画像データ７３０が記録されたＮＡＮＤ型フラッシュメモリ（NAND type flash memory）６６０と、擬似ＲＯＭデバイス６５０の各部を制御する中継ＣＰＵ６５２と、中継ＣＰＵ６５２の動作が規定された中継プログラム７１０を予め記憶する中継メモリ６５６と、中継ＣＰＵ６５２が取り扱うデータを一時的に記憶する中継ＲＡＭ６５４と、ＲＯＭデバイスとしてＲＯＭインタフェース６４０とのデータのやり取りを行う擬似ＲＯＭインタフェース６５８とを備える。擬似ＲＯＭデバイス６５０の中継ＣＰＵ６５２の動作の詳細については後述する。
【００３０】
擬似ＲＯＭデバイス６５０の擬似ＲＯＭインタフェース６５８は、ＲＯＭインタフェース６４０に電気的に接続される種々の端子の一つとして、ＮＡＮＤ型フラッシュメモリ６６０に対するデータ書き込みの可否を示すライト信号の入力を受け付けるライト端子６５９を備える。本実施例では、表示制御部６０に実装された擬似ＲＯＭデバイス６５０において、擬似ＲＯＭインタフェース６５８のライト端子６５９は、グランドに接続されることによって、ライト端子６５９に入力されるライト信号は、二値信号の「ローレベル（０）」に常時維持される。
【００３１】
擬似ＲＯＭデバイス６５０のＮＡＮＤ型フラッシュメモリ６６０は、一連の物理ブロックアドレスが物理的なメモリ配列順にそれぞれ割り当てられた複数の物理データブロックを有する。ＮＡＮＤ型フラッシュメモリ６６０の物理データブロックには、物理的にデータの記録が可能な「良ブロック」と、物理的にデータの記録が不可能な「不良ブロック」とを含む。本実施例では、ＮＡＮＤ型フラッシュメモリ６６０には、物理データブロックあたり６４ページの記憶領域が構成され、１ページあたり２０４８バイトのユーザデータ領域と６４バイトの冗長領域とが構成されている。デジタル画像データ７３０は、良ブロックにおけるユーザデータ領域に格納されている。本実施例では、物理ブロックが不良ブロックである場合には、その物理ブロックの冗長領域に、不良ブロックを示すフラグが書き込まれている。
【００３２】
擬似ＲＯＭデバイス６５０のＮＡＮＤ型フラッシュメモリ６６０には、擬似ＲＯＭインタフェース６５８とＮＡＮＤ型フラッシュメモリ６６０との間におけるアドレス対応が規定されたアドレス対応テーブル７２０が予め記録されている。アドレス対応テーブル７２０は、ＮＡＮＤ型フラッシュメモリ６６０におけるデジタル画像データ７３０の格納状態に応じて、擬似ＲＯＭデバイス６５０に搭載された個々のＮＡＮＤ型フラッシュメモリ６６０毎に予め用意されたデータである。本実施例では、アドレス対応テーブル７２０は、デジタル画像データ７３０が記録された良ブロックよりも先行する物理ブロックアドレスが割り当てられた良ブロックにおけるユーザデータ領域に格納されている。
【００３３】
図４は、中継メモリ６５６に記憶されたアドレス対応テーブル７２０の一例を示す説明図である。アドレス対応テーブル７２０には、ＲＯＭインタフェース６４０がデータのやり取りに用いる一連の論理ブロックアドレス７２２と、ＮＡＮＤ型フラッシュメモリ６６０における一連の物理ブロックアドレス７２４と、各物理ブロックアドレスが良ブロックか不良ブロックであるかを示すブロック状態７２６と、各物理ブロックアドレスに記録されている格納データ７２８とが示され、一連の論理ブロックアドレス７２２は、デジタル画像データ７３０が記録された良ブロックの物理ブロックアドレスに対応付けられている。
【００３４】
本実施例では、ＮＡＮＤ型フラッシュメモリ６６０は、一万個の物理データブロックを有し、これらの物理データブロックには、「ＰＢＡ００００」から「ＰＢＡ９９９９」までの一万個の物理ブロックアドレスが、ＮＡＮＤ型フラッシュメモリ６６０における物理的なメモリ配列順にそれぞれ割り当てられている。本実施例では、ＮＡＮＤ型フラッシュメモリ６６０には、９８００個分の物理データブロックのデータ量に相当する「ＧＤ００００」から「ＧＤ９７９９」までの符号で示すデジタル画像データ７３０が記録されている。本実施例では、ＮＡＮＤ型フラッシュメモリ６６０に記録されたデジタル画像データ７３０のデータ量に合わせて、「ＬＢＡ００００」から「ＬＢＡ９７９９」までの９８００個の論理ブロックアドレスが用意されている。
【００３５】
本実施例では、デジタル画像データ７３０は、アドレス対応テーブル７２０に続いて、一連の物理ブロックアドレスの順に従ってＮＡＮＤ型フラッシュメモリ６６０に順次記録され、記録対象となった物理データブロックが不良ブロックである場合、その不良ブロック以降に記録すべきデータは、その不良ブロックに後続する良ブロック以降に順次記録されている。図４に示す例では、最初の良ブロックである物理ブロックアドレスＰＢＡ００００の物理データブロックには、アドレス対応テーブル７２０が記録されている。図４に示す例では、アドレス対応テーブル７２０が記録された良ブロックに後続する良ブロックである物理ブロックアドレスＰＢＡ０００１〜ＰＢＡ０００３の物理データブロックには、デジタル画像データＧＤ００００〜ＧＤ０００２が順次記録され、不良ブロックである物理ブロックアドレスＰＢＡ０００４の物理データブロックを飛ばして、後続の良ブロックである物理ブロックアドレスＰＢＡ０００５の物理データブロックにデジタル画像データ「ＧＤ０００３」が記録され、後続のデジタル画像データは、同様に順次記録されている。
【００３６】
本実施例では、一連の論理ブロックアドレス７２２は、デジタル画像データ７３０が記録された良ブロックの物理ブロックアドレスを昇順に並べた一連の物理ブロックアドレスに順次対応付けられている。図４に示す例では、論理ブロックアドレスＬＢＡ００００は、物理ブロックアドレスＰＢＡ０００１に対応付けられ、論理ブロックアドレスＬＢＡ０００１は、物理ブロックアドレスＰＢＡ０００２に対応付けられ、論理ブロックアドレスＬＢＡ０００２は、物理ブロックアドレスＰＢＡ０００３に対応付けられ、論理ブロックアドレスＬＢＡ０００３は、不良ブロックである物理ブロックアドレスＰＢＡ０００４を飛ばして、物理ブロックアドレスＰＢＡ０００５に対応付けられ、後続の論理ブロックアドレスは、同様に物理ブロックアドレスに順次対応付けられている。
【００３７】
本実施例では、擬似ＲＯＭデバイス６５０のデジタル画像データ７３０は、表示制御部６０への実装に先立って、擬似ＲＯＭデバイス６５０の擬似ＲＯＭインタフェース６４０とデータのやり取りを行う擬似ＲＯＭライタ（図示しない）によって記録される。本実施例では、擬似ＲＯＭデバイス６５０の中継ＣＰＵ６５２は、擬似ＲＯＭライタ（図示しない）に接続された最初の電源投入時に、ＮＡＮＤ型フラッシュメモリ６６０の不良ブロックの検出を行い、不良ブロックの検出結果に基づいてアドレス対応テーブル７２０を作成して、最初の良ブロックにアドレス対応テーブル７２０を書き込む。その後、中継ＣＰＵ６５２は、擬似ＲＯＭライタ（図示しない）からのデジタル画像データ７３０の書き込み信号に従って、アドレス対応テーブル７２０に基づいて不良ブロックを避けてデジタル画像データ７３０をＮＡＮＤ型フラッシュメモリ６６０に記録する。その後、擬似ＲＯＭデバイス６５０は表示制御部６０に実装される。
【００３８】
Ｂ．第１の実施例におけるパチンコ機１０の動作：
Ｂ−１．中継ＣＰＵ６５２の動作：
図５は、擬似ＲＯＭデバイス６５０の中継ＣＰＵ６５２によって実行されるリード中継処理を示すフローチャートである。データの読み出し信号が、擬似ＲＯＭインタフェース６５８に入力されると、中継ＣＰＵ６５２は、図５に示すリード中継処理を開始する。中継ＣＰＵ６５２は、図５に示すリード中継処理を開始すると、擬似ＲＯＭインタフェース６５８から読み出し信号を受け取る（ステップＳ１１０）。その後、中継ＣＰＵ６５２は、受け取った読み出し信号によって指定された論理ブロックアドレスをアドレス対応テーブル７２０に参照して、その論理ブロックアドレスに対応付けられている物理ブロックアドレスを特定する（ステップＳ１２０）。その後、中継ＣＰＵ６５２は、特定した物理ブロックアドレスに記録されているデジタル画像データ７３０をＮＡＮＤ型フラッシュメモリ６６０から読み出す（ステップＳ１３０）。その後、中継ＣＰＵ６５２は、読み出したデジタル画像データ７３０を、擬似ＲＯＭインタフェース６５８を介して擬似ＲＯＭデバイス６５０の外部であるＲＯＭインタフェース６５９に提供する（ステップＳ１４０）。
【００３９】
なお、本実施例では、パチンコ機１０の電源投入時に、中継ＣＰＵ６５２は、初期設定として、ＮＡＮＤ型フラッシュメモリ６６０からアドレス対応テーブル７２０を中継ＲＡＭ６５４に読み込む。その後、中継ＣＰＵ６５２は、中継ＲＡＭ６５４に読み込んだアドレス対応テーブル７２０を参照して、図５のリード中継処理を実行する。これによって、ＮＡＮＤ型フラッシュメモリ６６０からのデータの読み出し速度の向上を図ることができる。
【００４０】
図６は、擬似ＲＯＭデバイス６５０の中継ＣＰＵ６５２によって実行されるライト中継処理を示すフローチャートである。データの書き込み信号が、擬似ＲＯＭインタフェース６５８に入力されると、中継ＣＰＵ６５２は、図６に示すライト中継処理を開始する。中継ＣＰＵ６５２は、図６に示すライト中継処理を開始すると、擬似ＲＯＭインタフェース６５８から書き込み信号を受け取る（ステップＳ２１０）。その後、中継ＣＰＵ６５２は、擬似ＲＯＭインタフェース６５８のライト端子６５９に入力されたライト信号がハイレベル（１）であるか否かを判断する（ステップＳ２１５）。
【００４１】
ライト端子６５９に入力されたライト信号がローレベル（０）である場合、例えば、擬似ＲＯＭデバイス６５０が表示制御部６０に実装されている場合（ステップＳ２１５）、中継ＣＰＵ６５２は、擬似ＲＯＭインタフェース６５８から受け取った書き込み信号に基づくデータの書き込みを実行することなく、ライト中継処理を終了する。
【００４２】
一方、ライト端子６５９に入力されたライト信号がハイレベル（１）である場合、例えば、表示制御部６０への実装に先立って擬似ＲＯＭデバイス６５０にデジタル画像データ７３０が記録される場合（ステップＳ２１５）、中継ＣＰＵ６５２は、擬似ＲＯＭインタフェース６５８から受け取った書き込み信号によって書き込み指定された論理ブロックアドレスをアドレス対応テーブル７２０に参照して、その論理ブロックアドレスに対応付けられている物理ブロックアドレスを特定する（ステップＳ２２０）。その後、中継ＣＰＵ６５２は、アドレス対応テーブル７２０で特定した物理ブロックアドレスに、書き込み信号に含まれるデジタル画像データ７３０を書き込む（ステップＳ２３０）。
【００４３】
以上説明したパチンコ機１０によれば、ＮＡＮＤ型フラッシュメモリ６６０においてデジタル画像データ７３０が記録された良ブロックの物理ブロックアドレスを並べた一連の物理ブロックアドレスが、ＲＯＭインタフェース６４０で取り扱われる論理ブロックアドレスに対応付けられているため、ＲＯＭインタフェース６４０を介してＮＡＮＤ型フラッシュメモリ６６０からデジタル画像データ７３０を読み出すことができる。すなわち、異なる不良ブロック構成を有するＮＡＮＤ型フラッシュメモリ６６０であっても、ＲＯＭインタフェース６４０側からは、同一のデータ配列を有するＲＯＭとして認識される。したがって、パチンコ機１０において、ＮＡＮＤ型フラッシュメモリ６６０をデジタル画像データ７３０の記録媒体として利用することができる。
【００４４】
また、擬似ＲＯＭデバイス６５０の外部からＮＡＮＤ型フラッシュメモリ６６０に対するデータの書き込みの可否を、ライト端子６５９に入力されるライト信号によって管理することができる。また、表示制御部６０に実装された擬似ＲＯＭデバイス６５０のライト端子６５９はグランドに接続されることによって、ＮＡＮＤ型フラッシュメモリ６６０に対するデータの書き込みが常時禁止される。これによって、擬似ＲＯＭデバイス６５０に対する複雑な制御を行うことなしに、ＮＡＮＤ型フラッシュメモリ６６０に書き込まれたデジタル画像データ７３０の改変を防止することができる。
【００４５】
また、圧縮されたデジタル画像データの伸張を二つの伸張ＲＡＭ６３６，６３８を切り替えて実行するため、伸張回路６３２によるデジタル画像データの伸張と、ＶＤＰ６２０によるデジタル画像データの読み出しとを同時に実行することができるため、ＮＡＮＤ型フラッシュメモリ６６０からＶＤＰ６２０へのデジタル画像データの転送における処理効率を向上させることができる。また、二つの伸張ＲＡＭ６３６，６３８におけるアドレス空間の各々が、同じ論理ブロックアドレス空間に共通して対応付けられているため、ＶＤＰ６２０におけるメモリ管理処理の簡素化を図ることができる。
【００４６】
Ｃ．第２の実施例：
第２の実施例におけるパチンコ機１０の構成は、ＮＡＮＤ型フラッシュメモリ６６０に対するデータの書き込みの禁止を管理するために、擬似ＲＯＭインタフェース６５８のライト端子６５９に代えて、またはライト端子６５９と共に、擬似ＲＯＭデバイス６５０の内部に設定されたライトフラグ７１５を有する点を除き、第１の実施例と同様である。
【００４７】
図７は、第２の実施例のパチンコ機１０における表示制御部６０の電気的構成を主に示すブロック図である。第２の実施例における表示制御部６０に実装された擬似ＲＯＭデバイス６５０のＮＡＮＤ型フラッシュメモリ６６０には、アドレス対応テーブル７２０およびデジタル画像データ７３０に加えて、ＮＡＮＤ型フラッシュメモリ６６０に対するデータの書き込みの可否を示すライトフラグ７１５が、アドレス対応テーブル７２０と同じ良ブロックに予め記録されている。本実施例では、ライトフラグ７１５は、「０」と「１」で表される二値データであり、「０」の場合にＮＡＮＤ型フラッシュメモリ６６０に対するデータの書き込み可を示し、「１」の場合にデータＮＡＮＤ型フラッシュメモリ６６０に対するデータの書き込み不可を示す。本実施例では、表示制御部６０に実装された擬似ＲＯＭデバイス６５０のＮＡＮＤ型フラッシュメモリ６６０には、ライトフラグ７１５が「１」の値で予め設定されている。
【００４８】
本実施例では、擬似ＲＯＭデバイス６５０のライトフラグ７１５は、表示制御部６０への実装に先立って、擬似ＲＯＭデバイス６５０の擬似ＲＯＭインタフェース６４０とデータのやり取りを行う擬似ＲＯＭライタ（図示しない）からのフラグ変更信号に基づいて記録される。本実施例では、擬似ＲＯＭデバイス６５０の中継ＣＰＵ６５２は、接続された擬似ＲＯＭライタ（図示しない）から擬似ＲＯＭデバイス６５０に書き込まれる予定であるデータの総容量値を取得した後、取得した総容量値に応じた良ブロックを確保するまで、ＮＡＮＤ型フラッシュメモリ６６０の不良ブロックの検出を行い、不良ブロックの検出結果に基づいてアドレス対応テーブル７２０を作成して、最初の良ブロックにアドレス対応テーブル７２０を書き込む。本実施例では、中継ＣＰＵ６５２は、擬似ＲＯＭライタ（図示しない）からのフラグ変更信号に基づいてライトフラグ７１５を「０」に設定した後、擬似ＲＯＭライタ（図示しない）からのデジタル画像データ７３０の書き込み信号に従って、不良ブロックを避けてデジタル画像データ７３０をＮＡＮＤ型フラッシュメモリ６６０に記録する。その後、中継ＣＰＵ６５２は、擬似ＲＯＭライタ（図示しない）からのフラグ変更信号に基づいてライトフラグ７１５を「１」に設定する。その後、擬似ＲＯＭデバイス６５０は表示制御部６０に実装される。
【００４９】
第２の実施例におけるパチンコ機１０の動作は、擬似ＲＯＭインタフェース６５８のライト端子６５９に代えて、擬似ＲＯＭデバイス６５０の内部に設定されたライトフラグ７１５に基づいてライト中継処理を行う点を除き、第１の実施例の動作と同様である。
【００５０】
図８は、第２の実施例において擬似ＲＯＭデバイス６５０の中継ＣＰＵ６５２によって実行されるライト中継処理を示すフローチャートである。データの書き込み信号が、擬似ＲＯＭインタフェース６５８に入力されると、中継ＣＰＵ６５２は、図８に示すライト中継処理を開始する。中継ＣＰＵ６５２は、図８に示すライト中継処理を開始すると、擬似ＲＯＭインタフェース６５８から書き込み信号を受け取る（ステップＳ３１０）。その後、中継ＣＰＵ６５２は、ライトフラグ７１５がハイレベル（１）であるか否かを判断する（ステップＳ３１５）。
【００５１】
ライトフラグ７１５がハイレベル（１）である場合、例えば、擬似ＲＯＭデバイス６５０が表示制御部６０に実装されている場合（ステップＳ３１５）、中継ＣＰＵ６５２は、擬似ＲＯＭインタフェース６５８から受け取った書き込み信号に基づくデータの書き込みを実行することなく、ライト中継処理を終了する。
【００５２】
一方、ライトフラグ７１５がローレベル（０）である場合、例えば、表示制御部６０への実装に先立って擬似ＲＯＭデバイス６５０にデジタル画像データ７３０が記録される場合（ステップＳ３１５）、中継ＣＰＵ６５２は、擬似ＲＯＭインタフェース６５８から受け取った書き込み信号によって書き込み指定された論理ブロックアドレスをアドレス対応テーブル７２０に参照して、その論理ブロックアドレスに対応付けられている物理ブロックアドレスを特定する（ステップＳ３２０）。その後、中継ＣＰＵ６５２は、アドレス対応テーブル７２０で特定した物理ブロックアドレスに、書き込み信号に含まれるデジタル画像データ７３０を書き込む（ステップＳ３３０）。
【００５３】
なお、本実施例では、パチンコ機１０の電源投入時に、中継ＣＰＵ６５２は、初期設定として、アドレス対応テーブル７２０と共に、ＮＡＮＤ型フラッシュメモリ６６０からライトフラグ７１５を中継ＲＡＭ６５４に読み込む。これによって、図８のライト中継処理の処理速度の向上を図ることができる。
【００５４】
以上説明した第２の実施例におけるパチンコ機１０によれば、第１の実施例と同様に、パチンコ機１０において、ＮＡＮＤ型フラッシュメモリ６６０をデジタル画像データの記録媒体として利用することができる。また、擬似ＲＯＭデバイス６５０の外部からＮＡＮＤ型フラッシュメモリ６６０に対するデータの書き込みの可否を、擬似ＲＯＭデバイス６５０の内部に設定されたライトフラグ７１５によって管理することができる。また、表示制御部６０に実装された擬似ＲＯＭデバイス６５０のライトフラグ７１５は「１」の値に予め設定されることによって、ＮＡＮＤ型フラッシュメモリ６６０に対するデータの書き込みが常時禁止される。これによって、擬似ＲＯＭデバイス６５０に対する複雑な制御を行うことなしに、ＮＡＮＤ型フラッシュメモリ６６０に書き込まれたデジタル画像データ７３０の改変を防止することができる。
【００５５】
Ｄ．その他の実施形態：
以上、本発明の実施の形態について説明したが、本発明はこうした実施の形態に何ら限定されるものではなく、本発明の趣旨を逸脱しない範囲内において様々な形態で実施し得ることは勿論である。例えば、ＮＡＮＤ型フラッシュメモリ６６０は、不良ブロックを飛ばしてデジタル画像データが順次記録されたものに限るものではなく、不良ブロックを他の良ブロックで代替した代替ブロックを利用してデジタル画像データが記録されたものであっても良い。
【００５６】
図９は、他の実施形態における中継メモリ６５６に記憶されたアドレス対応テーブル７２０の一例を示す説明図である。図９のアドレス対応テーブル７２０で管理されるＮＡＮＤ型フラッシュメモリ６６０には、良ブロックの一部が代替ブロックとして用意され、デジタル画像データ７３０は、一連の物理ブロックアドレスの順に従ってＮＡＮＤ型フラッシュメモリ６６０に順次記録され、記録対象となった物理データブロックが不良ブロックである場合、その不良ブロックに記録すべきデータは、代替ブロックに記録される。図９に示す例では、良ブロックである物理ブロックアドレスＰＢＡ０００１〜ＰＢＡ０００３の物理データブロックには、デジタル画像データＧＤ００００〜ＧＤ０００２が順次記録され、不良ブロックである物理ブロックアドレスＰＢＡ０００４の物理データブロックに記録すべきデジタル画像データＧＤ０００３は、代替ブロックである物理ブロックアドレスＰＢＡ９９９９の物理データブロックに記録され、後続のデジタル画像データは、同様に順次記録されている。図９に示す例では、一連の論理ブロックアドレス７２２は、デジタル画像データが記録された良ブロックの物理ブロックアドレスをデジタル画像データの格納順に並べた一連の物理ブロックアドレスに順次対応付けられている。例えば、論理ブロックアドレスＬＢＡ０００３は、物理ブロックアドレスＰＢＡ０００３の不良ブロックに対応する代替ブロックである物理ブロックアドレスＰＢＡ９９９９に対応付けられている。
【００５７】
また、本実施例では、ＮＡＮＤ型フラッシュメモリ６６０に記録されたデジタル画像データ７３０は圧縮データとしたが、他の実施形態として、ＮＡＮＤ型フラッシュメモリ６６０に記録されたデジタル画像データ７３０は非圧縮データであっても良い。また、本実施例では、ＮＡＮＤ型フラッシュメモリ６６０に対するデータの書き込みの禁止は、中継ＣＰＵ６５２のソフトウェアに基づく動作によって実現したが、中継ＣＰＵ６５２などの機能をＡＳＩＣ（Application Specific Integrated Circuit）でハード的に構成することによって実現しても良い。また、本実施例では、ライト端子６５９に入力されるライト信号は、ハイレベル（１）の値の場合にＮＡＮＤ型フラッシュメモリ６６０に対するデータの書き込み可を示し、ローレベル（０）の値の場合にＮＡＮＤ型フラッシュメモリ６６０に対するデータの書き込み不可を示すとしたが、他の実施形態として、ローレベル（０）の値の場合にＮＡＮＤ型フラッシュメモリ６６０に対するデータの書き込み可を示し、ハイレベル（１）の値の場合にＮＡＮＤ型フラッシュメモリ６６０に対するデータの書き込み不可を示すとしても良い。また、本実施例では、擬似ＲＯＭデバイス６５０に設定されるライトフラグ７１５は、ローレベル（０）の値の場合にＮＡＮＤ型フラッシュメモリ６６０に対するデータの書き込み可を示し、ハイレベル（１）の値の場合にＮＡＮＤ型フラッシュメモリ６６０に対するデータの書き込み不可を示すとしたが、他の実施形態として、ハイレベル（１）の値の場合にＮＡＮＤ型フラッシュメモリ６６０に対するデータの書き込み可を示し、ローレベル（０）の値の場合にＮＡＮＤ型フラッシュメモリ６６０に対するデータの書き込み不可を示すとしても良い。
【図面の簡単な説明】
【００５８】
【図１】パチンコ機１０の全体構成を示す正面図である。
【図２】パチンコ機１０の電気的な概略構成を示すブロック図である。
【図３】パチンコ機１０における表示制御部６０の電気的構成を主に示すブロック図である。
【図４】中継メモリ６５６に記憶されたアドレス対応テーブル７２０の一例を示す説明図である。
【図５】擬似ＲＯＭデバイス６５０の中継ＣＰＵ６５２によって実行されるリード中継処理を示すフローチャートである。
【図６】擬似ＲＯＭデバイス６５０の中継ＣＰＵ６５２によって実行されるライト中継処理を示すフローチャートである。
【図７】第２の実施例のパチンコ機１０における表示制御部６０の電気的構成を主に示すブロック図である。
【図８】第２の実施例における擬似ＲＯＭデバイス６５０の中継ＣＰＵ６５２によって実行されるライト中継処理を示すフローチャートである。
【図９】他の実施形態における中継メモリ６５６に記憶されたアドレス対応テーブル７２０の一例を示す説明図である。
【符号の説明】
【００５９】
１０…パチンコ機
２０…外枠
３０…内枠
３２…ハンドル
３４…スピーカ
３６…演出センサ
４０…遊技パネル
４２…ＬＣＤ
４４…入賞口
４４２…遊技球センサ
４４４…入賞口駆動部
４５…演出駆動部
４６…電飾部
４６２…ＬＥＤ
４７…演出センサ
５０…ガラス枠
５５…スピーカ
５６…電飾部
５６２・・・ＬＥＤ
８０…カードユニット
３１０…払出制御基板
４１０…主制御基板
４２０…周辺制御基板
４３０…パネル電飾基板
４４０…周辺分配基板
４５０…枠電飾基板
６０…表示制御部
６１０…描画制御部
６２０…ＶＤＰ
６３２…伸張回路
６３４…バススイッチ回路
６３６，６３８…伸張ＲＡＭ
６５０…擬似ＲＯＭデバイス
６５２…中継ＣＰＵ
６５４…中継ＲＡＭ
６５６…中継メモリ
６５８…擬似ＲＯＭインタフェース
６５９…ライト端子
７１０…中継プログラム
７１５…ライトフラグ
７２０…アドレス対応テーブル
７２２…論理ブロックアドレス
７２４…物理ブロックアドレス
７２６…ブロック状態
７２８…格納データ
７３０…デジタル画像データ
【図１】
2008079753.tif 000003
【図２】
2008079753.tif 000004
【図３】
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【図４】
2008079753.tif 000006
【図５】
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【図６】
2008079753.tif 000008
【図７】
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【図８】
2008079753.tif 000010
【図９】
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