(57)【要約】【課題】製造工程を簡略化して、製造コストを低減することができる半導体装置およびその製造方法を提供する。【解決手段】低耐圧ＮＭＯＳトランジスタ１００Ａのウェル領域１１０の下部には、高耐圧ＮＭＯＳトランジスタ１００Ｂのウェル領域１０５の不純物濃度よりも不純物濃度が高くなるように不純物が注入されており、かつ、高耐圧ＮＭＯＳトランジスタ１００Ｂの素子分離領域１０２Ｂの下には、高耐圧ＮＭＯＳトランジスタ１００Ｂのウェル領域１０５の不純物濃度よりも不純物濃度が高い反転防止領域１１１が形成されている。これにより、低耐圧ＮＭＯＳトランジスタ１００Ａに対する不純物注入と、高耐圧ＮＭＯＳトランジスタ１００Ｂに対する不純物注入とを同時に行えるので、製造工程の数を減らすことができる。【選択図】図１Ｌ
2008277510.tif 000002
【特許請求の範囲】
【請求項１】
動作電圧の異なる複数のトランジスタが半導体基板に形成された半導体装置であって、
上記各トランジスタは、
上記半導体基板の表面に形成された素子分離領域と、
上記素子分離領域により仕切られた活性領域と、
上記活性領域に形成されたソース領域と、
上記活性領域に形成されたドレイン領域と、
上記ソース領域と上記ドレイン領域との間の領域上に形成されたゲート絶縁膜と、
上記ゲート絶縁膜上に形成されたゲート電極と
を備え、
上記複数のトランジスタの中には、低耐圧トランジスタと、この低耐圧トランジスタの耐圧よりも耐圧が高い高耐圧トランジスタとがあり、
上記低耐圧トランジスタの上記活性領域およびその低耐圧トランジスタの上記素子分離領域の下には、上記高耐圧トランジスタの上記活性領域の不純物濃度よりも不純物濃度が高くなるように不純物が注入されており、かつ、上記高耐圧トランジスタの上記素子分離領域の下には、上記高耐圧トランジスタの上記活性領域の不純物濃度よりも不純物濃度が高い反転防止領域が形成されていることを特徴とする半導体装置。
【請求項２】
動作電圧の異なる複数のトランジスタが半導体基板に形成された半導体装置の製造方法であって、
上記各トランジスタは、
上記半導体基板の表面に形成された素子分離領域と、
上記素子分離領域により仕切られた活性領域と、
上記活性領域に形成されたソース領域と、
上記活性領域に形成されたドレイン領域と、
上記ソース領域と上記ドレイン領域との間の領域上に形成されたゲート絶縁膜と、
上記ゲート絶縁膜上に形成されたゲート電極と
を備え、
上記複数のトランジスタの中には、低耐圧トランジスタと、この低耐圧トランジスタの耐圧よりも耐圧が高い第１高耐圧トランジスタとがあり、
複数回の不純物注入を行って、上記低耐圧トランジスタの上記活性領域およびその低耐圧トランジスタの上記素子分離領域の下に、上記第１高耐圧トランジスタの上記活性領域の不純物濃度よりも不純物濃度が高くなるように不純物を注入し、かつ、上記第１高耐圧トランジスタの上記素子分離領域の下に、上記第１高耐圧トランジスタの上記活性領域の不純物濃度よりも不純物濃度が高い反転防止領域を形成することを特徴とする半導体装置の製造方法。
【請求項３】
請求項２に記載の半導体装置の製造方法において、
上記低耐圧トランジスタの上記ゲート絶縁膜は、上記第１高耐圧トランジスタの上記ゲート絶縁膜よりも薄いことを特徴とする半導体装置の製造方法。
【請求項４】
請求項２または３に記載の半導体装置の製造方法において、
上記第１高耐圧トランジスタの上記反転防止領域は、上記活性領域の不純物濃度よりも不純物濃度が５倍以上２０倍以下高いことを特徴とする半導体装置の製造方法。
【請求項５】
請求項２から４までのいずれか一項に記載の半導体装置の製造方法において、
上記第１高耐圧トランジスタの上記反転防止領域と、上記低耐圧トランジスタの上記活性領域とを、同じマスクで形成することを特徴とする半導体装置の製造方法。
【請求項６】
請求項２から５までのいずれか一項に記載の半導体装置の製造方法において、
上記低耐圧トランジスタは、上記低耐圧トランジスタの上記活性領域に形成されて上記ソース領域およびドレイン領域よりも不純物濃度が低いライトリードープドレイン領域を備え、
上記第１高耐圧トランジスタの上記反転防止領域と、上記低耐圧トランジスタの上記ライトリードープドレイン領域とを、同じマスクを用いて形成することを特徴とする半導体装置の製造方法。
【請求項７】
請求項２から６までのいずれか一項に記載の半導体装置の製造方法において、
上記複数のトランジスタの中には、上記低耐圧トランジスタよりも耐圧が高い第２高耐圧トランジスタがあり、
上記第２高耐圧トランジスタは、上記第２高耐圧トランジスタの上記活性領域に形成されたドリフト領域を備え、
上記低電圧トランジスタの上記活性領域と、上記第１高耐圧トランジスタの上記反転防止領域と、上記第２高耐圧トランジスタの上記ドリフト領域とを、同じマスクを用いて形成することを特徴とする半導体装置の製造方法。
【請求項８】
請求項２から７までのいずれか一項に記載の半導体装置の製造方法において、
上記複数のトランジスタの中には、上記低耐圧トランジスタの耐圧よりも耐圧が高い第２，第３，第４高耐圧トランジスタがあり、
上記第２高耐圧トランジスタは、上記第２高耐圧トランジスタの上記活性領域に形成されたドリフト領域を備え、
上記低電圧トランジスタの上記活性領域と、上記第１高耐圧トランジスタの上記反転防止領域と、上記第２高耐圧トランジスタの上記ドリフト領域と、上記第３高耐圧トランジスタの上記活性領域と、上記第４高耐圧トランジスタの上記活性領域とを、同じマスクを用いて形成することを特徴とする半導体装置の製造方法。
【請求項９】
請求項２から８までのいずれか一項に記載の半導体装置の製造方法において、
上記第１高耐圧トランジスタを静電気から保護するための保護ダイオードを形成し、
上記保護ダイオードの耐圧を、上記第１高耐圧トランジスタの耐圧と、上記第１高耐圧トランジスタを含む回路の動作電圧と間の値となるように設定することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばＭＯＳ（金属酸化膜半導体）型トランジスタを備えた半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
論理回路用トランジスタにおいて、動作速度向上・コスト低減を図るために、トランジスタの微細化は不可欠であり、低消費電力化するべく電源電圧も下がる傾向がある。
【０００３】
一方、電源用入出力インターフェース用、フラッシュメモリ等でのデータ書き込み消去用、液晶パネルの駆動用の回路部では、一般の論理回路部よりも高い入出力電圧を取り扱うため、耐圧の高いトランジスタを必要とする。
【０００４】
一般的に、高耐圧トランジスタについては、下記関係式（イ）〜（ニ）が成り立つ。
ゲート膜耐圧：ＢＶｏｘ∝Ｔ_gate…（イ）
接合耐圧：ＢＶｊ∝Ｎｂ−１…（ロ）
トランジスタ閾値：Ｖｔｈ∝√（Ｎａ）×Ｔ_gate…（ハ）
素子分離反転電圧：ＦＶｔｈ∝√（Ｎａ’）×Ｔ_field…（ニ）
【０００５】
なお、上記関係式（イ）〜（ニ）において、Ｔ_gateはゲート膜厚、Ｎａは表面濃度、Ｎａ’は素子分離下濃度、Ｎｂはウェル濃度、Ｔ_fieldは素子分離膜厚である。
【０００６】
この関係式（イ）〜（ニ）により、高耐圧トランジスタは、耐圧を確保するために、ゲート膜を厚くし、ウェル濃度を下げる必要があり、トランジスタ寸法、素子分離寸法は低電圧トランジスタよりも大きくなる傾向がある。このため、上記高耐圧トランジスタを含む高耐圧回路部の縮小化が難しい。
【０００７】
また、上記関係式（ロ），（ニ）から、耐圧を上げるためには、ウェル濃度を下げる必要がある一方、素子分離反転電圧はウェル濃度を上げる必要があるため、トレードオフの関係が成り立つ。
【０００８】
このトレードオフ関係を回避するために、素子分離領域の下に反転防止層を形成するか、素子分離膜厚を厚くして耐圧を確保していた。
【０００９】
特許第２６４４７７６号公報（特許文献１）には、低耐圧トランジスタと高耐圧トランジスタとを混載する半導体装置が開示されている。この半導体装置では、高耐圧トランジスタの素子分離耐圧向上のために、素子分離領域のみにチャネルストッパ層を形成することにより、高耐圧トランジスタ側で不純物の注入量を少なくして、高耐圧トランジスタの接合耐圧に悪影響が及ばないようにしている。
【００１０】
また、特開平９−１３９３８２号公報（特許文献２）の半導体装置は、低耐圧トランジスタと、高耐圧トランジスタと、幅が狭くて膜厚が薄い素子分離絶縁膜と、幅が広くて膜厚が厚い素子分離絶縁膜とを備えている。この半導体装置の製造では、膜厚が薄い素子分離絶縁膜の底部の深さまで不純物が到達する浅い不純物注入と、膜厚が厚い素子分離絶縁膜の底部の深さまで不純物が到達する深い不純物注入とが行われる。これにより、上記各素子分離絶縁膜の底部にチャネルストッパ層を形成している。
【００１１】
また、特開２０００−１５０６６２号公報（特許文献３）においては、低耐圧トランジスタ、中耐圧トランジスタおよび高耐圧トランジスタを混載する半導体装置が開示されている。この半導体装置では、低耐圧トランジスタ、中耐圧トランジスタおよび高耐圧トランジスタが一つのウェルを共有しており、中耐圧トランジスタおよび高耐圧トランジスタの耐圧が確保されている。さらに、上記ウェルでは、素子分離絶縁膜の底部近傍に不純物の高濃度領域を形成して、素子分離耐圧を上げている。
【００１２】
しかしながら、上記特許文献１〜３の半導体装置は、耐圧が互いに異なる複数のトランジスタを混載するので、各トランジスタ毎にイオン注入を行わなければならず、工程数が増加して、製造コストが上昇してしまうという問題がある。
【００１３】
上記特許文献３では、工程を削減するために、高耐圧トランジスタの耐圧を確保できるようなウェルを形成しているが、このウェルの不純物濃度は低耐圧トランジスタにとって薄い。
【００１４】
したがって、上記低耐圧トランジスタにおいて、短チャネル効果の影響の抑制するため、ソース/ドレイン間耐圧確保のために、ゲート長（ソースードレイン間距離）を大きくする必要がある。
【００１５】
その結果、上記低耐圧トランジスタの縮小ができず、論理回路が大きくなり、チップサイズを小さくすることができない。
【特許文献１】特許第２６４４７７６号公報
【特許文献２】特開平９−１３９３８２公報
【特許文献３】特開２０００−１５０６６２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１６】
そこで、本発明の課題は、製造工程を簡略化して、製造コストを低減することができる半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【００１７】
上記課題を解決するため、本発明の半導体装置は、
動作電圧の異なる複数のトランジスタが半導体基板に形成された半導体装置であって、
上記各トランジスタは、
上記半導体基板の表面に形成された素子分離領域と、
上記素子分離領域により仕切られた活性領域と、
上記活性領域に形成されたソース領域と、
上記活性領域に形成されたドレイン領域と、
上記ソース領域と上記ドレイン領域との間の領域上に形成されたゲート絶縁膜と、
上記ゲート絶縁膜上に形成されたゲート電極と
を備え、
上記複数のトランジスタの中には、低耐圧トランジスタと、この低耐圧トランジスタの耐圧よりも耐圧が高い高耐圧トランジスタとがあり、
上記低耐圧トランジスタの上記活性領域およびその低耐圧トランジスタの上記素子分離領域の下には、上記高耐圧トランジスタの上記活性領域の不純物濃度よりも不純物濃度が高くなるように不純物が注入されており、かつ、上記高耐圧トランジスタの上記素子分離領域の下には、上記高耐圧トランジスタの上記活性領域の不純物濃度よりも不純物濃度が高い反転防止領域が形成されていることを特徴としている。
【００１８】
上記構成の半導体装置によれば、上記低耐圧トランジスタの活性領域およびその低耐圧トランジスタの素子分離領域の下には、高耐圧トランジスタの活性領域の不純物濃度よりも不純物濃度が高くなるように不純物が注入されており、かつ、高耐圧トランジスタの素子分離領域の下には、高耐圧トランジスタの活性領域の不純物濃度よりも不純物濃度が高い反転防止領域が形成されているので、低耐圧トランジスタに対する不純物注入と、高耐圧トランジスタに対する不純物注入とを同時に行うことができる。
【００１９】
したがって、上記半導体装置の製造工程の数を減らし、その製造工程を簡略化して、製造コストを低減することができる。
【００２０】
また、上記高耐圧トランジスタの素子分離領域の下には、高耐圧トランジスタの活性領域の不純物濃度よりも不純物濃度が高い反転防止領域が形成されているので、素子間のパンチスルー耐圧を向上させ、素子分離幅の縮小ができ、高耐圧トランジスタの縮小が可能となる。
【００２１】
本発明の半導体装置の製造方法は、
動作電圧の異なる複数のトランジスタが半導体基板に形成された半導体装置の製造方法であって、
上記各トランジスタは、
上記半導体基板の表面に形成された素子分離領域と、
上記素子分離領域により仕切られた活性領域と、
上記活性領域に形成されたソース領域と、
上記活性領域に形成されたドレイン領域と、
上記ソース領域と上記ドレイン領域との間の領域上に形成されたゲート絶縁膜と、
上記ゲート絶縁膜上に形成されたゲート電極と
を備え、
上記複数のトランジスタの中には、低耐圧トランジスタと、この低耐圧トランジスタの耐圧よりも耐圧が高い第１高耐圧トランジスタとがあり、
複数回の不純物注入を行って、上記低耐圧トランジスタの上記活性領域およびその低耐圧トランジスタの上記素子分離領域の下に、上記第１高耐圧トランジスタの上記活性領域の不純物濃度よりも不純物濃度が高くなるように不純物を注入し、かつ、上記第１高耐圧トランジスタの上記素子分離領域の下に、上記第１高耐圧トランジスタの上記活性領域の不純物濃度よりも不純物濃度が高い反転防止領域を形成することを特徴としている。
【００２２】
上記構成の半導体装置の製造方法によれば、例えば、上記複数回の不純物注入のうち、一回を比較的高エネルギの不純物注入とすることによって、低耐圧トランジスタの活性領域およびその低耐圧トランジスタの素子分離領域の下に、第１高耐圧トランジスタの活性領域の不純物濃度よりも不純物濃度が高くなるように不純物を注入し、かつ、第１高耐圧トランジスタの素子分離領域の下に、第１高耐圧トランジスタの活性領域の不純物濃度よりも不純物濃度が高い反転防止領域を形成することができる。
【００２３】
したがって、上記低耐圧トランジスタに対する不純物注入と、高耐圧トランジスタに対する不純物注入とを同時に行うことができる。
【００２４】
したがって、上記半導体装置の製造工程の数を減らし、その製造工程を簡略化して、製造コストを低減することができる。
【００２５】
また、上記複数回の不純物注入のうち、他の一回を比較的低エネルギの不純物注入とすることによって、第１高耐圧トランジスタの特性に影響を及ぼすことなく、低耐圧トランジスタの特性を制御することができる。
【００２６】
また、上記第１高耐圧トランジスタの素子分離領域下に、第１高耐圧トランジスタの活性領域の不純物濃度よりも不純物濃度が高い反転防止領域を形成しているので、素子間のパンチスルー耐圧を向上させ、素子分離幅の縮小ができ、第１高耐圧トランジスタの縮小が可能となる。
【００２７】
なお、上記比較的低エネルギの不純物注入を行った後、比較的高エネルギの不純物注入を行ってもよいし、あるいは、比較的高エネルギの不純物注入を行った後、比較的低エネルギの不純物注入を行ってもよい。つまり、上記比較的高エネルギの不純物注入と、上記比較的低エネルギの不純物注入とは、どちらを先に行ってもよい。
【００２８】
一実施形態の半導体装置の製造方法では、
上記低耐圧トランジスタの上記ゲート絶縁膜は、上記第１高耐圧トランジスタの上記ゲート絶縁膜よりも薄い。
【００２９】
上記実施形態の半導体装置の製造方法によれば、上記低耐圧トランジスタのゲート絶縁膜が第１高耐圧トランジスタのゲート絶縁膜よりも薄いので、低耐圧トランジスタの動作電圧が大きくなるのを防ぐことができる。
【００３０】
一実施形態の半導体装置の製造方法では、
上記第１高耐圧トランジスタの上記反転防止領域は、上記活性領域の不純物濃度よりも不純物濃度が５倍以上２０倍以下高い。
【００３１】
上記実施形態の半導体装置の製造方法によれば、上記第１高耐圧トランジスタの反転防止領域の不純物濃度が、活性領域の不純物濃度よりも５倍以上高いので、第１高耐圧トランジスタの耐圧を確実かつ十分に上げることができる。
【００３２】
また、上記第１高耐圧トランジスタの反転防止領域の不純物濃度が、活性領域の不純物濃度よりも２０倍を越えてないので、トランジスタの接合耐圧を低下させることなく、反転電圧、パンチスルー耐圧を上げることができ、素子分離幅を縮小できる。
【００３３】
一実施形態の半導体装置の製造方法では、
上記第１高耐圧トランジスタの上記反転防止領域と、上記低耐圧トランジスタの上記活性領域とを、同じマスクで形成する。
【００３４】
上記実施形態の半導体装置の製造方法によれば、上記第１高耐圧トランジスタの反転防止領域と、低耐圧トランジスタの活性領域とを、同じマスクで形成するので、製造工程の数を削減することができる。
【００３５】
一実施形態の半導体装置の製造方法では、
上記低耐圧トランジスタは、上記低耐圧トランジスタの上記活性領域に形成されて上記ソース領域およびドレイン領域よりも不純物濃度が低いライトリードープドレイン領域を備え、
上記第１高耐圧トランジスタの上記反転防止領域と、上記低耐圧トランジスタの上記ライトリードープドレイン領域とを、同じマスクを用いて形成する。
【００３６】
上記実施形態の半導体装置の製造方法によれば、上記第１高耐圧トランジスタの反転防止領域と、低耐圧トランジスタのライトリードープドレイン領域とを、同じマスクを用いて形成するので、製造工程の数を削減することができる。
【００３７】
一実施形態の半導体装置の製造方法では、
上記複数のトランジスタの中には、上記低耐圧トランジスタよりも耐圧が高い第２高耐圧トランジスタがあり、
上記第２高耐圧トランジスタは、上記第２高耐圧トランジスタの上記活性領域に形成されたドリフト領域を備え、
上記低電圧トランジスタの上記活性領域と、上記第１高耐圧トランジスタの上記反転防止領域と、上記第２高耐圧トランジスタの上記ドリフト領域とを、同じマスクを用いて形成する。
【００３８】
上記実施形態の半導体装置の製造方法によれば、上記低電圧トランジスタの上記活性領域と、第１高耐圧トランジスタの反転防止領域と、第２高耐圧トランジスタのドリフト領域とを、同じマスクを用いて形成するので、製造工程の数を削減することができる。
【００３９】
一実施形態の半導体装置の製造方法では、
上記複数のトランジスタの中には、上記低耐圧トランジスタの耐圧よりも耐圧が高い第２，第３，第４高耐圧トランジスタがあり、
上記第２高耐圧トランジスタは、上記第２高耐圧トランジスタの上記活性領域に形成されたドリフト領域を備え、
上記低電圧トランジスタの上記活性領域と、上記第１高耐圧トランジスタの上記反転防止領域と、上記第２高耐圧トランジスタの上記ドリフト領域と、上記第３高耐圧トランジスタの上記活性領域と、上記第４高耐圧トランジスタの上記活性領域とを、同じマスクを用いて形成する。
【００４０】
上記実施形態の半導体装置の製造方法によれば、上記第１高耐圧トランジスタの反転防止領域と、第２高耐圧トランジスタのドリフト領域と、第３高耐圧トランジスタの活性領域と、第４高耐圧トランジスタの活性領域とを、同じマスクを用いて形成するので、製造工程の数を削減することができる。
【００４１】
一実施形態の半導体装置の製造方法では、
上記第１高耐圧トランジスタを静電気から保護するための保護ダイオードを形成し、
上記保護ダイオードの耐圧を、上記第１高耐圧トランジスタの耐圧と、上記第１高耐圧トランジスタを含む回路の動作電圧と間の値となるように設定する。
【００４２】
上記実施形態の半導体装置の製造方法によれば、上記保護ダイオードの耐圧を、第１高耐圧トランジスタの耐圧と、第１高耐圧トランジスタを含む回路の動作電圧と間の値とすることにより、回路内部へのサージ電流の流れ込みを防止し、回路の保護ができる。
【００４３】
なお、上記保護ダイオードの耐圧の調整は、例えば、半導体基板の表面と平行な方向において、高耐圧トランジスタの反転防止領域の表面における高濃度領域側の端と、その高濃度領域との間の距離を変えることにより行える。
【００４４】
一実施形態の半導体装置またはその製造方法では、
上記低耐圧トランジスタの耐圧は１．８Ｖ〜５Ｖの範囲内であり、
上記第１高耐圧トランジスタの耐圧は１０Ｖ〜３０Ｖの範囲内である。
【００４５】
一実施形態の半導体装置またはその製造方法では、
上記第１高耐圧トランジスタの上記素子分離領域は、ＬＯＣＯＳ（シリコン局所酸化）法またはＳＴＩ（浅溝型素子分離）法により形成されて、３００ｎｍ〜１．０μｍの範囲内の膜厚を有する。
【００４６】
一実施形態の半導体装置またはその製造方法では、
上記第２高耐圧トランジスタのドリフト領域は電界を緩和し、
上記第３高耐圧トランジスタはＬＤ（横方向拡散）ＭＯＳトランジスタであり、
上記第４高耐圧トランジスタはフローティングロジックトランジスタである。
【発明の効果】
【００４７】
本発明の半導体装置によれば、低耐圧トランジスタの活性領域およびその低耐圧トランジスタの素子分離領域の下には、高耐圧トランジスタの活性領域の不純物濃度よりも不純物濃度が高くなるように不純物が注入されており、かつ、高耐圧トランジスタの素子分離領域の下には、高耐圧トランジスタの活性領域の不純物濃度よりも不純物濃度が高い反転防止領域が形成されているので、低耐圧トランジスタに対する不純物注入と、高耐圧トランジスタに対する不純物注入とを同時に行うことができる。
【００４８】
したがって、上記半導体装置の製造工程の数を減らし、その製造工程を簡略化して、製造コストを低減することができる。
【００４９】
また、本発明の半導体装置は、低耐圧トランジスタおよび高耐圧トランジスタの耐圧の仕様に柔軟に対応することができる。
【００５０】
本発明の半導体装置によれば、複数回の不純物注入のうちの一回によって、低耐圧トランジスタの活性領域およびその低耐圧トランジスタの素子分離領域の下に、第１高耐圧トランジスタの活性領域の不純物濃度よりも不純物濃度が高くなるように不純物を注入し、かつ、第１高耐圧トランジスタの素子分離領域の下に、第１高耐圧トランジスタの活性領域の不純物濃度よりも不純物濃度が高い反転防止領域を形成することができるので、低耐圧トランジスタに対する不純物注入と、高耐圧トランジスタに対する不純物注入とを同時に行うことができる。
【００５１】
したがって、上記半導体装置の製造工程の数を減らし、その製造工程を簡略化して、製造コストを低減することができる。
【００５２】
また、上記複数回の不純物注入のうちの他の一回によって、第１高耐圧トランジスタの特性に影響を及ぼすことなく、低耐圧トランジスタの特性を制御することができる。
【００５３】
また、本発明の半導体装置の製造方法は、低耐圧トランジスタおよび第１高耐圧トランジスタの耐圧の仕様に柔軟に対応することができる。
【発明を実施するための最良の形態】
【００５４】
（第１実施形態）
以下、図１Ａ〜図１Ｌを用いて、本発明の第１実施形態の半導体装置の製造方法について説明する。なお、図１Ａ〜図１Ｌにおいて、低耐圧トランジスタ領域とは図１Ｌの低耐圧ＮＭＯＳ（Ｎチャンネル金属酸化膜半導体）トランジスタ１００Ａを形成するための領域であり、高耐圧トランジスタ領域とは図１Ｌの高耐圧ＮＭＯＳトランジスタ１００Ｂを形成するための領域である。また、上記低耐圧ＮＭＯＳトランジスタ１００Ａは低圧トランジスタの一例であり、高耐圧ＮＭＯＳトランジスタ１００Ｂは第１高耐圧トランジスタの一例である。
【００５５】
上記半導体装置を製造する場合、まず、図１Ａに示すように、Ｐ型半導体基板１０１に、概知のＬＯＣＯＳ法またはＳＴＩ法を用いて、素子分離領域１０２Ａ，１０２Ｂを深さ０．３μｍ〜１．０μｍで形成する。なお、上記素子分離領域１０２Ａは低耐圧トランジスタの素子分離領域の一例である。また、上記素子分離領域１０２Ｂが第１高耐圧トランジスタの素子分離領域の一例である。
【００５６】
次に、図１Ｂに示すように、上記Ｐ型半導体基板１０１上に犠牲酸化膜１０３を膜厚１０ｎｍ〜３０ｎｍで形成した後、高耐圧トランジスタ領域が露出するようにレジストマスク１０４を形成する。
【００５７】
引き続き、上記高耐圧トランジスタ領域に対してＰ型不純物のイオン注入および熱処理を行って、Ｐ型のウェル領域１０５を形成する。このウェル領域１０５の形成では、例えばボロンイオンをＰ型半導体基板１０１に注入する。なお、上記ウェル領域１０５の一部は、高耐圧トランジスタの活性領域の一例、または、第１高耐圧トランジスタの活性領域の一例である。
【００５８】
次に、上記犠牲酸化膜１０３を除去した後、８５０℃〜９５０℃の酸素雰囲気中でＰ型半導体基板１０１の表面を熱酸化して、図１Ｃに示すように、膜厚３０ｎｍ〜５０ｎｍのゲート酸化膜１０６を形成する。このゲート酸化膜１０６はＣＶＤ（化学蒸気堆積）法で形成してもよい。また、上記ゲート酸化膜１０６の代わりに、ＣＶＤ法で形成した誘電体膜を用いてもよい。なお、上記ゲート酸化膜１０６の一部は、後述する工程を経て第１高耐圧トランジスタのゲート絶縁膜の一例となる。
【００５９】
次に、図１Ｄに示すように、上記ゲート酸化膜１０６上にレジストマスク１０７を形成して、Ｎ型不純物の一例である燐イオンを、ドーズ量５．０×１０１２ｉｏｎｓ／ｃｍ２かつ注入エネルギ１００ＫｅＶでウェル領域１０５に注入する。これにより、上記ウェル領域１０５に、Ｎ型のドリフト領域１０８を形成する。なお、上記ドリフト領域１０８を形成するための不純物注入は、高耐圧ＮＭＯＳトランジスタの耐圧仕様に応じて変更できるのは言うまでもない。
【００６０】
次に、上記レジストマスク１０７を除去した後、図１Ｅに示すように、ゲート酸化膜１０６上に、フォトリソグラフィによりレジストマスク１０９を形成する。このとき、上記レジストマスク１０９の端面と、Ｐ型半導体基板１０１の表面におけるドリフト領域１０８の素子分離領域１０２Ｂ側の端と間の距離Ｈ１は、０．５μｍ以上とする。
【００６１】
引き続き、上記レジストマスク１０９を用いて、Ｐ型不純物の一例であるボロンイオンの注入を複数回行う。つまり、上記ボロンイオンのいわゆる多段注入を行う。これにより、上記低耐圧トランジスタ領域にＰ型のウェル領域１１０を形成すると共に、素子分離領域１０２Ｂ下にＰ型の反転防止領域１１１を形成する。このとき、上記距離Ｈ１が０．５μｍ以上となっているので、ボロンイオンの注入を複数回行っても、高耐圧トランジスタ領域における接合耐圧に悪影響が及ばない。
【００６２】
上記ウェル領域１１０の下部（ゲート酸化膜１０６とは反対側の部分つまり底部）には、ウェル領域１０５の不純物濃度よりも不純物濃度が高くなるように不純物が注入され、かつ、反転防止領域１１１の不純物濃度はウェル領域１０５の不純物濃度よりも高くなっている。
【００６３】
より詳しくは、上記素子分離領域１０２Ａ，１０２Ｂの膜厚が３５０ｎｍの場合、イオン種ボロンを、２００ＫｅＶで１．５×１０１３ｉｏｎｓ／ｃｍ２、１００ＫｅＶで７×１０１２ｉｏｎｓ／ｃｍ２、２０ＫｅＶで５×１０１２ｉｏｎｓ／ｃｍ２程度の３段注入を行うことにより、高耐圧部の接合耐圧（＞２５Ｖ）には影響なく、反転電圧が３０Ｖを越えるようにし、低耐圧ＮＭＯＳトランジスタ１００Ａの閾値の制御が可能である。
【００６４】
なお、上記ボロンイオンの注入において、高エネルギでの注入は、素子分離領域１０２Ｂの膜厚と所望の耐圧に合わせて、注入エネルギ、注入量の調整を行うのは言うまでもない。
【００６５】
次に、上記高耐圧トランジスタ領域のレジストマスク１０７と低耐圧トランジスタ領域のゲート酸化膜１０６とを除去した後、８００〜９００℃の酸素雰囲気中で低耐圧トランジスタ領域の表面を熱酸化して、図１Ｆに示すように、膜厚３ｎｍ〜１５ｎｍのゲート酸化膜１１２を低耐圧トランジスタ領域上に形成する。このゲート酸化膜１１２はＣＶＤ法で形成してもよい。また、上記ゲート酸化膜１１２の代わりに、ＣＶＤ法で形成した誘電体膜を用いてもよい。なお、上記ゲート酸化膜１１２は低耐圧トランジスタのゲート絶縁膜の一例である。
【００６６】
次に、上記ゲート酸化膜１０６，１１２上にポリシリコン層をＣＶＤ法により形成して、このポリシリコン層をパターニングすることにより、図１Ｇに示すように、ゲート酸化膜１０６上にポリシリコン層１１３Ａを形成すると共に、ゲート絶縁膜１０６上にポリシリコン層１１３Ｂを形成する。このポリシリコン層１１３Ａ，１１３Ｂは共に膜厚が２００ｎｍとなっている。なお、上記ポリシリコン層１１３Ａは低耐圧トランジスタのゲート電極の一例であり、ポリシリコン層１１３Ｂは第１高耐圧トランジスタのゲート電極の一例である。
【００６７】
次に、図１Ｈに示すように、フォトリソグラフィを用いて、高耐圧トランジスタ領域にレジストマスク１１４を形成した後、低耐圧トランジスタ領域にＬＤＤ注入を行うことにより、ＬＤＤ（ライトリードープドレイン）領域１１５を形成する。このＬＤＤ注入では、燐イオンをウェル領域１１０に注入する。
【００６８】
次に、全面に酸化膜を１００ｎｍＣＤＶ法により堆積させた後、全面エッチバックを行うことにより、図１Ｉに示すように、ポリシリコン層１１３Ａ，１１３Ｂの側面にゲート電極サイドウォール１１６Ａ，１１６Ｂを形成する。
【００６９】
次に、所定のパターンにて砒素イオンをドーズ量３．０×１０１５ｉｏｎｓ／ｃｍ２でエネルギ４０ＫｅＶの条件で注入した後、７００〜８５０℃の不活性ガス雰囲気中で熱処理を行うか、または、ＲＴＡ（急速熱処理）法等を行う。これにより、上記砒素イオンの注入による欠陥の回復と、砒素イオンの活性化とを行い、図１Ｊに示すソース・ドレイン領域１１７Ａ，１１７Ｂを形成する。このとき、上記ポリシリコン層１１３Ａ，１１３Ｂおよびソース・ドレイン領域１１７Ａ，１１７Ｂに対して、周知の技術によりシリサイド形成して、ポリシリコン層１１３Ａ，１１３Ｂおよびソース・ドレイン領域１１７Ａ，１１７Ｂを低抵抗化してもよい。なお、上記ソース・ドレイン領域１１７Ａは、低耐圧トランジスタのソース領域，ドレイン領域の一例である。また、上記ソース・ドレイン領域１１７Ｂは、第１高耐圧トランジスタのソース領域，ドレイン領域の一例である。
【００７０】
次に、例えばＰ−ＳｉＯをＣＶＤ法により１０００ｎｍ堆積させて、そのＰ−ＳｉＯをＣＭＰ法により平坦化する。これにより、図１Ｋに示すように、上記ゲート酸化膜１０６，１１２およびポリシリコン層１１３Ａ，１１３Ｂを覆う層間絶縁膜１１８を形成する。
【００７１】
次に、図１Ｌに示すように、上記層間絶縁膜１１８にコンタクトホール１１９を形成して、コンタクトホール１１９を形成した層間絶縁膜１１８上に電極１２０を形成すると、低耐圧トランジスタ領域に低耐圧ＮＭＯＳトランジスタ１００Ａが得られ、高耐圧トランジスタ領域に高耐圧ＮＭＯＳトランジスタ１００Ｂが得られる。
【００７２】
上述したように、上記高耐圧ＮＭＯＳトランジスタ１００Ｂの反転防止領域１１０を形成するためのボロンイオン注入を複数回行うので、その複数回のうちの一回のボロンイオン注入を他のボロンイオン注入よりも低いエネルギで行うことにより、高耐圧ＮＭＯＳトランジスタ１００Ｂの特性に影響を及ぼさないで、低耐圧ＮＭＯＳトランジスタ１００Ａの特性を制御できる。
【００７３】
また、上記複数回のうちの一回のボロンイオン注入を他のボロンイオン注入よりも高いエネルギで行うことにより、高耐圧ＮＭＯＳトランジスタ１００Ｂのウェル領域１０５の不純物濃度よりも高不純物濃度の反転防止領域１１１を確実に得ることができる。
【００７４】
したがって、上記高耐圧ＮＭＯＳトランジスタ１００Ｂの反転防止領域１１０の形成工程によって、低耐圧ＮＭＯＳトランジスタ１００Ａのウェル領域１１０も形成することができるので、製造工程の数を削減することができる。
【００７５】
その結果、上記低耐圧ＮＭＯＳトランジスタ１００Ａおよび高耐圧ＮＭＯＳトランジスタ１００Ｂを混載した半導体装置の製造工程を簡略化して、製造コストを低減することができる。
【００７６】
言うまでもないが、上記低耐圧ＮＭＯＳトランジスタ１００Ａおよび高耐圧ＮＭＯＳトランジスタ１００Ｂは、それぞれ、１つでよいし、２つ以上であってもよい。
【００７７】
上記第１実施形態では、低耐圧ＮＭＯＳトランジスタ１００Ａおよび高耐圧ＮＭＯＳトランジスタ１００Ｂを形成したが、上述の製造工程で不純物種を変えて、低耐圧ＰＭＯＳ（Ｐチャンネル金属酸化膜半導体）トランジスタおよび高耐圧ＰＭＯＳトランジスタを形成してもよい。
【００７８】
上記第１実施形態では、ドリフト領域１０８を形成した後、ポリシリコン層１１３Ａ，１１３Ｂを形成したが、ポリシリコン層１１３Ａ，１１３Ｂを形成した後、ドリフト領域１０８を形成してもよい。
【００７９】
（第２実施形態）
以下、図２Ａ〜図２Ｇを用いて、本発明の第２実施形態の半導体装置の製造方法について説明する。なお、図２Ａ〜図２Ｇにおいて、低耐圧トランジスタ領域とは低耐圧ＮＭＯＳトランジスタを形成するための領域であり、高耐圧トランジスタ領域とは高耐圧ＮＭＯＳトランジスタを形成するための領域である。また、上記低耐圧ＮＭＯＳトランジスタは低圧トランジスタの一例であり、高耐圧ＮＭＯＳトランジスタは第１高耐圧トランジスタの一例である。
【００８０】
上記半導体装置を製造する場合、まず、図２Ａに示すように、Ｐ型半導体基板２０１に、概知のＬＯＣＯＳ法またはＳＴＩ法を用いて、素子分離領域２０２Ａ，２０２Ｂを深さ０．３μｍ〜１．０μｍで形成する。なお、上記素子分離領域２０２Ａは低耐圧トランジスタの素子分離領域の一例である。また、上記素子分離領域２０２Ｂが第１高耐圧トランジスタの素子分離領域の一例である。
【００８１】
次に、図２Ｂに示すように、上記Ｐ型半導体基板２０１上に犠牲酸化膜２０３を膜厚１０ｎｍ〜３０ｎｍで形成した後、高耐圧トランジスタ領域が露出するようにレジストマスク２０４を形成する。
【００８２】
引き続き、上記高耐圧トランジスタ領域に対してＰ型不純物のイオン注入および熱処理を行って、Ｐ型のウェル領域２０５を形成する。このウェル領域２０５の形成では、例えばボロンイオンをＰ型半導体基板２０１に注入する。なお、上記ウェル領域２０５の一部は、高耐圧トランジスタの活性領域の一例、または、第１高耐圧トランジスタの活性領域の一例である。
【００８３】
次に、上記犠牲酸化膜２０３を除去した後、８５０℃〜９５０℃の酸素雰囲気中でＰ型半導体基板２０１の表面を熱酸化して、図２Ｃに示すように、膜厚３０ｎｍ〜５０ｎｍのゲート酸化膜２０６を形成する。このゲート酸化膜２０６はＣＶＤ法で形成してもよい。また、上記ゲート酸化膜２０６の代わりに、ＣＶＤ法で形成した誘電体膜を用いてもよい。なお、上記ゲート酸化膜２０６の一部は、後述する工程を経て第１高耐圧トランジスタのゲート絶縁膜の一例となる。
【００８４】
次に、図２Ｄに示すように、上記ゲート酸化膜２０６上にレジストマスク２０７を形成して、Ｎ型不純物の一例である燐イオンを、ドーズ量５．０×１０１２ｉｏｎｓ／ｃｍ２かつエネルギ１００ＫｅＶでウェル領域２０５に注入する。これにより、上記ウェル領域２０５に、Ｎ型のドリフト領域２０８を形成する。なお、上記ドリフト領域２０８を形成するための不純物注入は、高耐圧ＮＭＯＳトランジスタの耐圧仕様に応じて変更できるのは言うまでもない。
【００８５】
次に、上記レジストマスク２０７と低耐圧トランジスタ領域のゲート酸化膜２０６とを除去した後、８００℃〜９００℃の酸素雰囲気中で低耐圧トランジスタ領域の表面を熱酸化して、図２Ｅに示すように、膜厚３ｎｍ〜１５ｎｍのゲート酸化膜２１２を低耐圧トランジスタ領域上に形成する。このゲート酸化膜２１２はＣＶＤ法で形成してもよい。また、上記ゲート酸化膜２１２の代わりに、ＣＶＤ法で形成した誘電体膜を用いてもよい。なお、上記ゲート酸化膜２１２は低耐圧トランジスタのゲート絶縁膜の一例である。
【００８６】
次に、上記ゲート酸化膜２０６，２１２上にポリシリコン層をＣＶＤ法により形成して、このポリシリコン層をパターニングすることにより、図２Ｆに示すように、ゲート酸化膜２０６上にポリシリコン層２１３Ａを形成すると共に、ゲート絶縁膜２０６上にポリシリコン層２１３Ｂを形成する。このポリシリコン層２１３Ａ，２１３Ｂは共に膜厚が２００ｎｍとなっている。なお、上記ポリシリコン層２１３Ａは低耐圧トランジスタのゲート電極の一例であり、ポリシリコン層２１３Ｂは第１高耐圧トランジスタのゲート電極の一例である。
【００８７】
次に、図２Ｇに示すように、上記高耐圧トランジスタ領域に、フォトリソグラフィによりレジストマスク２１４を形成する。このとき、上記レジストマスク２１４の端面と、Ｐ型半導体基板２０１の表面におけるドリフト領域２０８の素子分離領域２０２Ｂ側の端と間の距離Ｈ２は、０．３μｍ以上とする。
【００８８】
引き続き、上記レジストマスク１０９を用いて、Ｐ型不純物の一例であるボロンイオンの注入を複数回行う。つまり、上記ボロンイオンのいわゆる多段注入を行う。これにより、上記低耐圧トランジスタ領域にＰ型のウェル領域２１０を形成すると共に、素子分離領域２０２Ｂの下にＰ型の反転防止領域２１１を形成する。このとき、上記距離Ｈ２が０．３μｍ以上となっているので、ボロンイオンの注入を複数回行っても、高耐圧トランジスタ領域における接合耐圧に悪影響が及ばない。
【００８９】
上記ウェル領域２１０の下部（ゲート酸化膜２１２とは反対側の部分つまり底部）には、ウェル領域２０５の不純物濃度よりも不純物濃度が高くなるように不純物が注入され、かつ、反転防止領域２１１の不純物濃度はウェル領域２０５の不純物濃度よりも高くなっている。
【００９０】
より詳しくは、上記素子分離領域２０２Ａ，２０２Ｂの膜厚が３５０ｎｍ、ポリシリコン層２１３Ａ，２１３Ｂの膜厚が２００ｎｍの場合、イオン種ボロンを、２６０ＫｅＶで１．５×１０１３ｉｏｎｓ／ｃｍ２、１６０ＫｅＶで５×１０１２ｉｏｎｓ／ｃｍ２、８０ＫｅＶで５×１０１２ｉｏｎｓ／ｃｍ２程度の３段注入を行って後述する工程を行うことにより、高耐圧部の接合耐圧（＞２５Ｖ）には影響なく、反転電圧が３０Ｖを越えるようにし、低耐圧ＮＭＯＳトランジスタの閾値０．７Ｖの特性を確保できる。
【００９１】
その後、上記レジストマスク２１４を残したまま、低耐圧トランジスタ領域にＬＤＤ注入を行うことにより、ＬＤＤ領域２１５を形成する。このＬＤＤ注入では、例えば燐イオンをウェル領域２１０に注入する。
【００９２】
次に、上記ゲート酸化膜２０６，２１２におけるイオン注入によるダメージを回復させせるためのアニールを行った後、上記第１実施形態の図１Ｉ〜図１Ｌと同様の工程を行って、低耐圧トランジスタ領域に低耐圧ＮＭＯＳトランジスタを形成すると共に、高耐圧トランジスタ領域に高耐圧ＮＭＯＳトランジスタを形成する。
【００９３】
上述したように、反転防止領域２１１およびウェル領域２１０の形成でレジスタマスク２１４を用い、さらに、ＬＤＤ領域２１５の形成でもそのレジスタマスク２１４を用いるので、ＬＤＤ領域２１５の形成のためだけにマスクを形成しなくてもよい。
【００９４】
したがって、上記第１実施形態よりも製造工程の数を１つ減らすことができるので、半導体装置の製造工程のさらなる簡略化を実現し、製造コストもさらに低減することができる。
【００９５】
また、上記ゲート酸化膜２１２を形成するための加熱処理を行った後に、ウェル領域２１０、反転防止領域２１１およびＬＤＤ領域２１５を形成するので、ウェル領域２１０、反転防止領域２１１およびＬＤＤ領域２１５がその加熱処理の影響を受けることがない。
【００９６】
したがって、上記ウェル領域２１０、反転防止領域２１１およびＬＤＤ領域２１５が含む不純物が熱拡散することで生じる不具合を防ぐことができる。
【００９７】
上記第２実施形態では、ドリフト領域２０８を形成した後、ポリシリコン層２１３Ａ，２１３Ｂを形成したが、ポリシリコン層２１３Ａ，２１３Ｂを形成した後、ドリフト領域２０８を形成してもよい。
【００９８】
（第３実施形態）
以下、図３Ａ〜図３Ｇを用いて、本発明の第３実施形態の半導体装置の製造方法について説明する。なお、図３Ａ〜図３Ｇにおいて、低耐圧トランジスタ領域とは図３Ｇの低耐圧ＮＭＯＳトランジスタ３００Ａを形成するための領域、高耐圧ＮＭＯＳトランジスタ領域とは図３Ｇの高耐圧ＮＭＯＳトランジスタ３００Ｂを形成するための領域、高耐圧ＰＭＯＳトランジスタ領域とは図３Ｇの高耐圧ＰＭＯＳトランジスタ３００Ｃを形成するための領域、ＬＤＭＯＳトランジスタ領域とは図３ＧのＬＤＭＯＳトランジスタ３００Ｄを形成するための領域、フローティングロジックＮＭＯＳトランジスタ領域とは図３ＧのフローティングロジックＮＭＯＳトランジスタ３００Ｅを形成するための領域である。また、上記低耐圧ＮＭＯＳトランジスタ３００Ａは低圧トランジスタの一例、高耐圧ＮＭＯＳトランジスタ３００Ｂは第１高耐圧トランジスタの一例、高耐圧ＰＭＯＳトランジスタ３００Ｃは第２高耐圧トランジスタの一例、ＬＤＭＯＳトランジスタ３００Ｄは第３高耐圧トランジスタの一例、フローティングロジックＮＭＯＳトランジスタ３００Ｅは第４高耐圧トランジスタの一例である。また、以下では、フローティングロジックＮＭＯＳトランジスタは「ＦＬＮＭＯＳトランジスタ」と言う。
【００９９】
上記半導体装置を製造する場合、まず、図３Ａに示すように、Ｐ型半導体基板３０１に、概知のＬＯＣＯＳ法またはＳＴＩ法を用いて、素子分離領域３０２Ａ〜３０２Ｅを深さ０．３μｍ〜１．０μｍで形成する。なお、上記素子分離領域３０２Ａは低耐圧トランジスタの素子分離領域の一例である。また、上記素子分離領域３０２Ｂが第１高耐圧トランジスタの素子分離領域の一例である。
【０１００】
次に、図３Ｂに示すように、上記Ｐ型半導体基板３０１上に犠牲酸化膜３０３を膜厚１０ｎｍ〜３０ｎｍで形成した後、高耐圧ＮＭＯＳトランジスタ領域が露出するようにレジストマスク３０４を形成する。
【０１０１】
引き続き、上記高耐圧ＮＭＯＳトランジスタ領域に対してＰ型不純物のイオン注入および熱処理を行って、Ｐ型のウェル領域３０５を形成する。このウェル領域３０５の形成では、例えばボロンイオンをＰ型半導体基板３０１に注入する。なお、上記ウェル領域３０５の一部は、高耐圧トランジスタの活性領域の一例、または、第１高耐圧トランジスタの活性領域の一例である。
【０１０２】
次に、上記レジストマスク３０４を除去した後、図３Ｃに示すように、高耐圧ＰＭＯＳトランジスタ領域、ＬＤＭＯＳトランジスタ領域およびＦＬＮＭＯＳトランジスタ領域が露出するように、レジストマスク３０４を形成する。
【０１０３】
引き続き、上記高耐圧ＰＭＯＳトランジスタ領域、ＬＤＭＯＳトランジスタ領域およびＦＬＮＭＯＳトランジスタ領域に対してＮ型不純物のイオン注入および熱処理を行って、Ｎ型のウェル領域３３１と、Ｎ型のドリフト領域３３２と、Ｎ型のウェル領域３３３とを形成する。
【０１０４】
次に、上記レジストマスク３０４および犠牲酸化膜３０３を除去した後、８５０℃〜９５０℃の酸素雰囲気中でＰ型半導体基板３０１の表面を熱酸化して、図３Ｄに示すように、膜厚３０ｎｍ〜５０ｎｍのゲート酸化膜３０６を形成する。このゲート酸化膜３０６はＣＶＤ法で形成してもよい。また、上記ゲート酸化膜３０６の代わりに、ＣＶＤ法で形成した誘電体膜を用いてもよい。なお、上記ゲート酸化膜３０６の一部は、後述する工程を経て第１高耐圧トランジスタのゲート絶縁膜の一例となる。
【０１０５】
次に、図３Ｅに示すように、上記ゲート酸化膜３０６上にレジストマスク３０７を形成して、Ｎ型不純物の一例である燐イオンを、ドーズ量５．０×１０１２ｉｏｎｓ／ｃｍ２でエネルギ１００ＫｅＶでウェル領域３０５に注入する。これにより、上記ウェル領域３０５に、高耐圧ＮＭＯＳトランジスタ用のドリフト領域３０８を形成する。
【０１０６】
次に、上記レジストマスク３０７を除去した後、図３Ｆに示すように、ゲート酸化膜３０６上に、フォトリソグラフィによりレジストマスク３０９を形成する。このとき、上記レジストマスク３０９の端面と、Ｐ型半導体基板３０１の表面におけるドリフト領域３０８の素子分離領域３０２Ｂ側の端と間の距離は、０．５μｍ以上とする。つまり、上記レジストマスク３０９において高耐圧ＮＭＯＳトランジスタ領域の部分は、上記第１実施形態のレジストマスク１０９と同様の条件で形成するものです。また、上記レジストマスク３０９は、高耐圧ＰＭＯＳトランジスタ３００ＣおよびＬＤＭＯＳトランジスタ３００Ｄに対して一部のみ覆っている。
【０１０７】
引き続き、上記レジストマスク３０９を用いて、Ｐ型不純物の一例であるボロンイオンの注入を複数回行う。つまり、上記ボロンイオンのいわゆる多段注入を行う。これにより、低耐圧トランジスタ領域にＰ型のウェル領域３１０、高耐圧ＮＭＯＳトランジスタ領域にＰ型の反転防止領域３１１、高耐圧ＰＭＯＳトランジスタ領域にＰ型のドリフト領域３３４、ＬＤＭＯＳトランジスタ領域にＰ型のウェル領域３３５、および、ＦＬＮＭＯＳトランジスタ領域にＰ型のウェル領域３３６を形成する。なお、上記ウェル領域３１０の一部は低電圧トランジスタの活性領域の一例、ドリフト領域３３４は第２高耐圧トランジスタのドリフト領域の一例、ウェル領域３３５の一部は第３高耐圧トランジスタのウェル領域の一例、ウェル領域３３６は第４高耐圧トランジスタのウェル領域の一例である。
【０１０８】
また、上記ウェル領域３１０の下部（ゲート酸化膜３０６とは反対側の部分つまり底部）には、ウェル領域３０５の不純物濃度よりも不純物濃度が高くなるように不純物が注入され、かつ、反転防止領域３１１の不純物濃度はウェル領域３０５の不純物濃度よりも高くなっている。
【０１０９】
次に、上記第１実施形態の図１Ｉ〜図１Ｌと同様の工程を行って、図３Ｇに示すように、低耐圧トランジスタ領域に低耐圧ＮＭＯＳトランジスタ３００Ａ、高耐圧ＮＭＯＳトランジスタ領域に高耐圧ＮＭＯＳトランジスタ３００Ｂ、高耐圧ＰＭＯＳトランジスタ領域に高耐圧ＰＭＯＳトランジスタ３００Ｃ、ＬＤＭＯＳトランジスタ領域にＬＤＭＯＳトランジスタ３００Ｄ、フローティングロジックＮＭＯＳトランジスタ領域にフローティングロジックＮＭＯＳトランジスタ３００Ｅを形成する。
【０１１０】
なお、図３Ｇにおいて、３１２はゲート酸化膜、３１３はポリシリコン層、３１５はＬＤＤ領域、３１６はゲート電極サイドウォール、３１７，３３７はソース・ドレイン領域、３１８は層間絶縁膜、３１９はコンタクトホール、３２０は電極である。また、上記ゲート酸化膜３１２は、ゲート酸化膜３０６よりも膜厚が薄くなるように形成されている。
【０１１１】
上述から明らかなように、上記低耐圧ＮＭＯＳトランジスタ３００Ａ、高耐圧ＮＭＯＳトランジスタ３００Ｂ、高耐圧ＰＭＯＳトランジスタ３００Ｃ、ＬＤＭＯＳトランジスタ３００Ｄ、フローティングロジックＮＭＯＳトランジスタ３００Ｅを備える半導体装置を製造する場合であっても、上記第１実施形態と同様に、半導体装置の製造工程を簡略化して、製造コストを低減することができる。
【０１１２】
また、上記ウェル領域３１０、反転防止領域３１１、ドリフト領域３３４、ウェル領域３３５およびウェル領域３３６を形成する工程で、ドリフト領域３０８を形成すれば、半導体装置の製造工程の数をさらに削減することができる。
【０１１３】
図４Ａに、第１比較例（説明の便宜上挙げているものであって従来例ではない）の半導体装置の要部の概略断面図を示す。また、図４Ｂに、上記第１実施形態の半導体装置の要部の概略断面図を示す。
【０１１４】
上記第１比較例の半導体装置の製造方法は、反転防止領域を１回の不純物注入で形成している点のみが上記第１実施形態の半導体装置の製造方法と異なる。
【０１１５】
図５Ａに、図４Ａの点線（１）〜（３）における不純物濃度を示す。また、図５Ｂに、図４Ｂの点線（１’）〜（３’）における不純物濃度を示す。
【０１１６】
図５Ａに示すように、上記第１比較例の半導体装置の低耐圧トランジスタ領域では、活性領域の基板表面近傍の部分しか、不純物濃度が高くなっていない。また、上記第１比較例の半導体装置の高耐圧トランジスタ領域では、素子分離領域の一部だけの不純物濃度が活性領域の不純物濃度に比べて高くなっている。
【０１１７】
これに対して、図５Ｂに示すように、上記第１実施形態の半導体装置の低耐圧トランジスタ領域では、活性領域の深い部分まで、不純物濃度が高くなっている。また、上記第１実施形態の半導体装置の高耐圧トランジスタ領域では、素子分離領域の全部の不純物濃度が活性領域の不純物濃度に比べて高くなっている。
【０１１８】
図６に、本発明の半導体装置の高耐圧トランジスタ領域での活性領域から反転防止領域までの距離Ｈと接合耐圧との関係を示す。
【０１１９】
図６から明らかなように、上記距離Ｈを大きく取ることにより、接合耐圧を高くすることができる。
【０１２０】
図７に、第２比較例（説明の便宜上挙げているものであって従来例ではない）の半導体装置の素子分離下濃度（反転防止領域の不純物濃度）と接合耐圧，反転電圧との関係を示す。
【０１２１】
上記素子分離下濃度を高くすると、反転電圧を高くすることができるが、接合耐圧が低下してしまう。
【０１２２】
図８に、上記第１実施形態の半導体装置の反転防止領域１１１の不純物濃度と接合耐圧，反転電圧との関係を示す。
【０１２３】
上記第反転防止領域１１１の不純物濃度であれば、良好な反転電圧および接合耐圧を得ることができる。
【０１２４】
上記第１〜第３実施形態の半導体装置の製造方法において、図９に示すように、高耐圧系回路９００を静電気から保護するための保護ダイオード９０１を形成してもよい。この保護ダイオード９０１は高耐圧系回路９００に並列に電気的に接続する。この高耐圧系回路９００は上記第１〜第３実施形態の半導体装置を含む回路である。
【０１２５】
上記保護ダイオード９０１を形成する場合、保護ダイオード９０１の耐圧を、高耐圧回路９００で使用するトランジスタの耐圧と、高耐圧回路９００の動作電圧との間の値となるようにＨの距離を設定するのが好ましい。
【０１２６】
本発明は、上述した第１〜第３実施形態に限定されず、様々な実施形態を取り得る。例えば、上記第１〜第３実施形態を適宜組み合わせて、本発明の一実施形態としてもよい。
【図面の簡単な説明】
【０１２７】
【図１Ａ】図１Ａは本発明の第１実施形態の半導体装置の一製造工程の概略断面図である。
【図１Ｂ】図１Ｂは本発明の第１実施形態の半導体装置の一製造工程の概略断面図である。
【図１Ｃ】図１Ｃは本発明の第１実施形態の半導体装置の一製造工程の概略断面図である。
【図１Ｄ】図１Ｄは本発明の第１実施形態の半導体装置の一製造工程の概略断面図である。
【図１Ｅ】図１Ｅは本発明の第１実施形態の半導体装置の一製造工程の概略断面図である。
【図１Ｆ】図１Ｆは本発明の第１実施形態の半導体装置の一製造工程の概略断面図である。
【図１Ｇ】図１Ｇは本発明の第１実施形態の半導体装置の一製造工程の概略断面図である。
【図１Ｈ】図１Ｈは本発明の第１実施形態の半導体装置の一製造工程の概略断面図である。
【図１Ｉ】図１Ｉは本発明の第１実施形態の半導体装置の一製造工程の概略断面図である。
【図１Ｊ】図１Ｊは本発明の第１実施形態の半導体装置の一製造工程の概略断面図である。
【図１Ｋ】図１Ｋは本発明の第１実施形態の半導体装置の一製造工程の概略断面図である。
【図１Ｌ】図１Ｌは本発明の第１実施形態の半導体装置の一製造工程の概略断面図である。
【図２Ａ】図２Ａは本発明の第２実施形態の半導体装置の一製造工程の概略断面図である。
【図２Ｂ】図２Ｂは本発明の第２実施形態の半導体装置の一製造工程の概略断面図である。
【図２Ｃ】図２Ｃは本発明の第２実施形態の半導体装置の一製造工程の概略断面図である。
【図２Ｄ】図２Ｄは本発明の第２実施形態の半導体装置の一製造工程の概略断面図である。
【図２Ｅ】図２Ｅは本発明の第２実施形態の半導体装置の一製造工程の概略断面図である。
【図２Ｆ】図２Ｆは本発明の第２実施形態の半導体装置の一製造工程の概略断面図である。
【図２Ｇ】図２Ｇは本発明の第２実施形態の半導体装置の一製造工程の概略断面図である。
【図３Ａ】図３Ａは本発明の第３実施形態の半導体装置の一製造工程の概略断面図である。
【図３Ｂ】図３Ｂは本発明の第３実施形態の半導体装置の一製造工程の概略断面図である。
【図３Ｃ】図３Ｃは本発明の第３実施形態の半導体装置の一製造工程の概略断面図である。
【図３Ｄ】図３Ｄは本発明の第３実施形態の半導体装置の一製造工程の概略断面図である。
【図３Ｅ】図３Ｅは本発明の第３実施形態の半導体装置の一製造工程の概略断面図である。
【図３Ｆ】図３Ｆは本発明の第３実施形態の半導体装置の一製造工程の概略断面図である。
【図３Ｇ】図３Ｇは本発明の第３実施形態の半導体装置の一製造工程の概略断面図である。
【図４Ａ】図４Ａは第１比較例の半導体装置の要部の概略断面図である。
【図４Ｂ】図４Ｂは上記第１実施形態の半導体装置の要部の概略断面図である。
【図５Ａ】図５Ａは図４Ａの点線（１）〜（３）における不純物濃度のグラフである。
【図５Ｂ】図５Ｂは図４Ｂの点線（１’）〜（３’）における不純物濃度のグラフである。
【図６】図６は本発明の半導体装置の高耐圧トランジスタ領域での活性領域から反転防止領域までの距離と接合耐圧との関係を示すグラフである。
【図７】図７は第２比較例の半導体装置の素子分離下濃度と接合耐圧，反転電圧との関係を示すグラフである。
【図８】図８は上記第１実施形態の半導体装置の反転防止領域の不純物濃度と接合耐圧，反転電圧との関係を示すグラフである。
【図９】図９は上記第１〜第３実施形態の半導体装置の変形例を説明するための回路図である。
【符号の説明】
【０１２８】
１００Ａ，３００Ａ  低耐圧ＮＭＯＳトランジスタ
１００Ｂ，３００Ｂ  高耐圧ＮＭＯＳトランジスタ
１０１，２０１，３０１  Ｐ型半導体基板
１０２Ａ，１０２Ｂ，２０２Ａ，２０２Ｂ，３０２Ａ，３０２Ｂ，３０２Ｃ，３０２Ｄ，
１０６，１１２，２０６，２１２，３０６，３１２  ゲート酸化膜
１１３Ａ，１１３Ｂ，２１３Ａ，２１３Ｂ，３１３  ポリシリコン層
１１７Ａ，１１７Ｂ，３１７，３３７  ソース・ドレイン領域
１０５，２０５，３０５，３１０，３３５，３３６  ウェル領域
２１５  ＬＤＤ領域
３００Ｃ  高耐圧ＰＭＯＳトランジスタ
３００Ｄ  ＬＤＭＯＳトランジスタ
３００Ｅ  フローティングロジックＮＭＯＳトランジスタ
３０２Ｅ  素子分離領域
３３４  ドリフト領域
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図１Ｄ】
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【図１Ｅ】
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【図１Ｆ】
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【図１Ｇ】
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【図１Ｈ】
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【図１Ｉ】
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【図１Ｊ】
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【図１Ｋ】
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【図１Ｌ】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図２Ｅ】
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【図２Ｆ】
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【図２Ｇ】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図３Ｅ】
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【図３Ｆ】
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【図３Ｇ】
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【図４Ａ】
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【図４Ｂ】
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【図５Ａ】
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【図５Ｂ】
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【図６】
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【図７】
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【図８】
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【図９】
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