(57)【要約】【課題】シリサイドを形成した際のワード線の高抵抗化、金属シリサイド膜の不均質化による抵抗のバラつき増加、及びアグロメレーションなどによる劣化を抑制する。【解決手段】半導体基板上に絶縁膜５を介して浮遊ゲート６と制御ゲート１０，１２，１６，１７とが積層された構造をなす少なくとも一つのメモリセルＭＣ及びこのメモリセルＭＣに接続された少なくとも一つの選択ゲートトランジスタＳを有するメモリセルユニットＭＣＵと、このメモリセルユニットＭＣＵの一端に接続された共通ソース線ＳＲＣと、メモリセルユニットＭＣＵの他端に接続されたビット線ＢＬとを備え、制御ゲートを、ゲート長方向において、浮遊ゲート６の幅よりも広い幅に形成する。【選択図】図１５
2008085131.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に絶縁膜を介して浮遊ゲートと制御ゲートとが積層された構造をなす少なくとも一つのメモリセル及び前記メモリセルに接続された少なくとも一つの選択ゲートトランジスタを有するメモリセルユニットと、
前記メモリセルユニットの一端に接続された共通ソース線と、
前記メモリセルユニットの他端に接続されたビット線と、
を備え、
前記制御ゲートは、ゲート長方向において、前記浮遊ゲートの幅よりも広い幅に形成された
ことを特徴とする半導体記憶装置。
【請求項２】
前記制御ゲートは、金属シリサイド膜を含み、
前記金属シリサイド膜は、前記ゲート長方向において、前記浮遊ゲートの幅よりも広い幅に形成された
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記金属シリサイド膜は、コバルト、チタン、ニッケル、及びタングステンのうち１又は２以上によって形成され、
前記浮遊ゲートは、浮遊ゲート電極材による第一の電極膜からなり、
前記制御ゲートは、制御ゲート電極材による第二の電極膜、第三の電極膜、及び前記第二の電極膜と前記第三の電極膜の上層に形成される第四の電極膜の三層からなる
ことを特徴とする請求項２記載の半導体記憶装置。
【請求項４】
前記制御ゲートは、前記ゲート長方向に隣接する前記メモリセル間を分離するための絶縁膜の上端位置と略等しい上端位置となるように形成された
ことを特徴とする請求項１から請求項３のうちいずれかに記載の半導体記憶装置。
【請求項５】
周辺トランジスタ領域を備え、
この周辺トランジスタ領域では、前記浮遊ゲートと前記制御ゲートとが開口部を介して接続されてゲートを形成し、前記ゲートのゲート長方向において、前記ゲートの上部の幅が前記ゲートの下部の幅よりも広い幅に形成されている
ことを特徴とする請求項１から請求項４のうちいずれかに記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、浮遊ゲートと制御ゲートが積層されたゲート構造を有するメモリセルを備えた半導体記憶装置に関する。
【背景技術】
【０００２】
従来より、半導体記憶装置の一つとして、データを電気的に書換え可能とした不揮発性半導体記憶装置（ＥＥＰＲＯＭ）が知られている。中でも、１ビットを記憶する単位であるメモリセルを複数個直列接続して構成されたＮＡＮＤセルを有するＮＡＮＤ型ＥＥＰＲＯＭは、高集積化できるものとして注目されている。ＮＡＮＤ型は、例えば、ディジタルスチルカメラの画像データを記憶するためのメモリカード等に利用されている。
【０００３】
ＮＡＮＤ型ＥＥＰＲＯＭのメモリセルは、チャネル領域となる半導体基板上に絶縁膜を介して浮遊ゲート（電荷蓄積層）と制御ゲート（ＣＧ）とが積層されたＭＯＳＦＥＴ構造を有する。メモリセルユニットは、複数個のメモリセルを隣接するもの同士で不純物領域（ソース／ドレイン）が共用される形で直列接続してなる回路と、この直列回路の両端にそれぞれ接続された選択ゲートトランジスタとを備えて構成される。一方の選択ゲートトランジスタのドレインは、メモリセルの配列方向と平行に延びるビット線に接続され、他方の選択ゲートトランジスタのソースは、ソース線に接続されている。各メモリセルの制御ゲートは、ビット線と直交するワード線を構成し、選択ゲートトランジスタのゲートは、ビット線と直交する選択ゲートを構成している。通常、これらワード線を構成するメモリセルの制御ゲート等には、低抵抗化を図るためにシリサイドを形成する（例えば特許文献１）。
【０００４】
このような従来の半導体記憶装置においては、近年のメモリセルの微細化に伴うワード線の細線化により、ワード線の高抵抗化が問題となっている。特に、ワード線をシリサイド化した場合、金属シリサイド膜の不均質化による抵抗のバラつき増加、及びアグロメレーションなどによる劣化が問題となっている。この問題は、非常に微小な領域に多くの金属シリサイド膜が生成されていることによるものであると考えられる。
【０００５】
【特許文献１】特開２００４−６３７８９号公報、段落００３１、図２５
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、メモリセルの微細化に伴うワード線の高抵抗化を抑制することが可能な半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明に係る半導体記憶装置は、半導体基板上に絶縁膜を介して浮遊ゲートと制御ゲートとが積層された構造をなす少なくとも一つのメモリセル及び前記メモリセルに接続された少なくとも一つの選択ゲートトランジスタを有するメモリセルユニットと、前記メモリセルユニットの一端に接続された共通ソース線と、前記メモリセルユニットの他端に接続されたビット線とを備え、前記制御ゲートは、ゲート長方向において、前記浮遊ゲートの幅よりも広い幅に形成されたことを特徴とする。
【発明の効果】
【０００８】
本発明によれば、メモリセルの微細化に伴うワード線の高抵抗化を抑制することが可能な半導体記憶装置を提供することができる。
【発明を実施するための最良の形態】
【０００９】
以下、図面を参照して本発明の実施の形態について説明する。
【００１０】
図１６は、ＮＡＮＤ型ＥＥＰＲＯＭの回路図である。ＮＡＮＤ型のメモリセルユニットＭＣＵは、複数個のメモリセルＭＣを隣接するもの同士で不純物領域（ソース／ドレイン）が共用される形で直列接続してなる回路と、この回路の両端にそれぞれ接続された選択ゲートトランジスタＳとを備えて構成される。一方の選択ゲートトランジスタＳのドレインは、メモリセルＭＣの配列方向と平行に延びるビット線ＢＬに接続され、他方の選択ゲートトランジスタＳのソースは、ソース線ＳＲＣに接続されている。各メモリセルＭＣの制御ゲートは、ビット線ＢＬと直交するワード線２（ＷＬ）を構成し、選択ゲートトランジスタＳのゲートは、ビット線３と直交する選択ゲート１（ＳＧ）を構成している。
【００１１】
図１は、本発明の一実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭ（不揮発性半導体記憶装置）のセル領域の平面図である。図１６の回路図と同一部分には同一符号を付してある。このセル領域は、メモリセルユニット（ＭＣＵ）を複数備えて構成されている。このセル領域の周囲に図示しない周辺トランジスタ領域が形成される。セル領域には、図中横方向に延びる選択ゲート１と共に、この選択ゲート１に挟まれて選択ゲート１と平行に複数のワード線２が形成されている。これら選択ゲート１及びワード線２の下側に、これらと直交する方向に延びる複数の素子分離絶縁膜８によって素子形成領域３が区画されている。ワード線２と素子形成領域３の交差部にメモリセルＭＣ（以下、「セルトランジスタ」とも呼ぶ）が形成され、選択ゲート１と素子形成領域３の交差部に選択ゲートトランジスタＳが形成されている。
【００１２】
図２〜図１５は、本実施形態のＮＡＮＤ型ＥＥＰＲＯＭを製造工程順に示した断面図である。図２（Ａ）〜図１５（Ａ）は、図１におけるＡ−Ａ’断面図であり、図２（Ｂ）〜図１５（Ｂ）は、図１におけるＢ−Ｂ’断面図であり、図２（Ｃ）〜図１５（Ｃ）は、図１には図示しないがセル領域と同一工程により形成される周辺トランジスタ領域のＢ−Ｂ’線と平行な断面図である。
【００１３】
図１５において、シリコンからなる半導体基板４は、シリコン基板４ａにｎ型ウェル領域４ｂを形成し、更にこのｎ型ウェル４ｂのセル領域にｐ型ウェル４ｃを形成すると共に、周辺トランジスタ領域にｎ型ウェル４ｂとｐ型ウェル４ｃとを隣接して形成したウェル構造を有する。半導体基板４には、素子分離絶縁膜８により互いにワード線２方向に分離されたストライプ状の素子形成領域３が形成されている。ここでＢ−Ｂ’方向に幅の狭い素子形成領域３がメモリセルＭＣのトランジスタとして機能し、Ｂ−Ｂ’方向に幅の広い素子形成領域３が、選択ゲートトランジスタＳとして機能する。メモリセルＭＣの各素子形成領域３では、半導体基板４上に第一の絶縁膜５を介して浮遊ゲートとなる第一の電極膜６が形成され、更に第一の電極膜６の上に第二の絶縁膜９を介して制御ゲートとなる第二の電極膜１０が形成されている。第二の電極膜１０の上には、第三の電極膜１２、第四の電極膜１６及び金属シリサイド膜１７がこの順に形成されており、これらの膜１０，１２，１６，１７がメモリセルユニットＭＣＵでは、制御ゲート、即ちワード線２（ＷＬ）を構成している。また、選択ゲートトランジスタＳの各素子形成領域３では、第一の電極膜６と第三の電極膜１２とが開口を介して接続されている。したがって、選択ゲートトランジスタＳでは、膜６,１０,１２，１６，１７が選択ゲート１（ＳＧ）を構成する。第四の電極膜１６及び金属シリサイド膜１７は、第一の電極膜６、第二の電極膜１０及び第三の電極膜１２よりも、ゲート長方向（Ｂ−Ｂ’方向）の幅が広く形成されている。隣接するメモリセルＭＣ間及びメモリセルＭＣと選択ゲートトランジスタＳとの間は、半導体基板４から、金属シリサイド膜１７の上面と同じ高さまで延びる第三の絶縁膜１３によって絶縁分離されている。この第三の絶縁膜１３と半導体基板４と接する位置に、隣接するメモリセル間又はメモリセルと選択ゲートトランジスタとの間で共有されるソースドレイン拡散層２２が形成されている。また、選択ゲートトランジスタのメモリセルとは反対側の半導体層には、電極材とのコンタクト及びドレイン、ソースを形成する拡散層２３，２４が形成されている。
【００１４】
選択ゲートトランジスタのメモリセルと反対側のゲート側面には、金属シリサイド膜１７の上面まで延びる第四の絶縁膜１４及び第五の絶縁膜１５が形成されている。そして、これら絶縁膜１３，１４，１５と金属シリサイド膜１７とで平坦化された上面には、第六の絶縁膜１８及び第七の絶縁膜１９がこの順に積層されている。絶縁膜には適宜開口が形成されて金属配線材が形成されている。このうち、図１５（Ｂ）に示す選択ゲートトランジスタＳのドレインに接続されている金属配線材がビット線２０である。
【００１５】
なお、周辺トランジスタ領域についても、セル領域の選択ゲートトランジスタとほぼ同様な構造を有する周辺トランジスタが形成され、第四の電極膜１６及び金属シリサイド膜１７は、第一の電極膜６、第二の電極膜１０及び第三の電極膜１２よりも、ゲート長方向（Ｂ−Ｂ’方向）の幅が広く形成されている。また、絶縁膜１５，１８，１９には、適宜開口が形成されて金属配線材２１が形成されている。
【００１６】
次に、この一実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭの製造工程について説明する。
【００１７】
まず、図２に示すように、半導体基板４の上に、セル領域ではメモリセルＭＣのトンネル酸化膜、並びに選択ゲートトランジスタＳ及び周辺トランジスタのゲート酸化膜となる第一の絶縁膜５を形成し、セルトランジスタＭＣの浮遊ゲート並びに選択ゲートトランジスタの選択ゲート及び周辺トランジスタのゲートとなる第一の電極膜６を堆積する。また、第一の電極膜６にマスク材７を堆積させる。次に、図３に示すように、リソグラフィー技術とエッチング技術とを用いて、素子分離絶縁膜８を形成し、この素子分離絶縁膜８により素子形成領域３を形成する。続けて、図４に示すように、素子分離絶縁膜８をエッチングした後、マスク材７を剥離する。セル領域の素子分離絶縁膜８は、第一の電極膜６の高さより低い位置までエッチングする。
【００１８】
次に、図５に示すように、セルトランジスタＭＣのゲート間絶縁膜となる第二の絶縁膜９を堆積し、さらにセルトランジスタＭＣの制御ゲートの一部、並びに選択ゲートトランジスタの選択ゲート及び周辺トランジスタのゲートの一部となる第二の電極膜１０を堆積する。
【００１９】
次に、図６（Ｂ），（Ｃ）に示すように、セル領域において、次の工程で形成される選択ゲートトランジスタＳの選択ゲート及び周辺トランジスタのゲートとなる第三の電極膜１２と、第一の電極膜６及び第二の電極膜１０とを電気的に接続する為、選択ゲートトランジスタＳの選択ゲート及び周辺トランジスタのゲートのゲート領域の一部、或いは全面の第二の電極膜１０と第二の絶縁膜９を剥離する。続けて、図６に示すように、セルトランジスタＭＣの制御ゲート、並びに選択ゲートトランジスタＳの選択ゲート１及び周辺トランジスタのゲート電極となる第三の電極膜１２を堆積し、その後にマスク材１１を堆積する。
【００２０】
次に、図７（Ｂ）に示すように、リソグラフィー技術とエッチング技術を用いてセルトランジスタＭＣ、選択ゲートトランジスタＳ及び周辺トランジスタの形成領域にゲート電極を形成し、このゲート電極をマスクとして半導体基板４にＮ型不純物を打ち込み、ドレインソース拡散層２２及び拡散層２３，２４を自己整合的に形成する。続いて、第三の絶縁膜１３を堆積後、選択エッチング技術を用いて、セルトランジスタＭＣ、選択ゲートトランジスタＳ及び周辺トランジスタのゲート側壁構造を形成する。第三の絶縁膜１３としては、第一の電極膜６、第二の電極膜１０、第三の電極膜１２、及びマスク材１１に対して適切なエッチング選択比が得られる絶縁膜を選択する。
【００２１】
次に、リソグラフィー技術とエッチング技術を用いて選択ゲートトランジスタＳのゲート側壁に残っている第三の絶縁膜１３’（図７）を剥離し、その後、図８に示すように、第四の絶縁膜１４と、第五の絶縁膜１５とを堆積する。
【００２２】
次に、図９に示すように、エッチング技術を用いてセルトランジスタＭＣ、選択ゲートトランジスタＳ及び周辺トランジスタのゲート上の第四の絶縁膜１４と、マスク材１１と、第五の絶縁膜１５とを剥離し、セルトランジスタＭＣの制御ゲート、選択ゲートトランジスタ及び周辺トランジスタのゲートの一部となる第三の電極膜１２をエッチングにより薄くする。これにより、電極膜１２の上層に形成されるゲート電極の高さを高くすることができる。なお、第三の電極膜１２をこのようにエッチングする方法の他、最初から薄く形成するようにしても良い。
【００２３】
次に、図１０に示すように、ウェットエッチング工程によって、第三の絶縁膜１３及び第四の絶縁膜１４のうち第三の電極膜１２の上方に位置する部分の内壁側を後退させることで、ゲート長方向（Ｂ−Ｂ’方向）において、第三の電極膜１２の上部の開口部分の幅Ｗ１を第三の電極膜１２の幅Ｗ２、即ち第一の電極膜６の幅よりも広く形成する。
【００２４】
そして、図１１に示すように、金属シリサイド工程において、均質にシリサイドを形成するための均質な第四の電極膜１６を堆積する。また、図１２に示すように、均質な第四の電極膜１６上にシリサイドを形成して、金属シリサイド膜１７を形成させる。本実施形態では、この第四の電極膜１６は、例えば、コバルト、チタン、ニッケル、タングステン、プラチナのうち１又は２以上で構成され、この第四の電極膜１６によって金属シリサイド膜１７が形成される。
【００２５】
その後、図１３に示すように、ＣＭＰ技術を用いて金属シリサイド膜１７の上層部を研磨し、金属シリサイド膜１７を分離させる。これにより、ゲート電極加工後に形成されるゲート幅よりも大きなゲート幅をもつ制御ゲートを実現するとともに、ゲート間絶縁膜である第三，第四の絶縁膜１３，１４の上部、及び制御ゲート上部が完全に平坦化されたセルトランジスタＭＣを形成することができる。
【００２６】
その後は、図１４に示すように一般的なコンタクト形成工程により第六の絶縁膜１８と第七の絶縁膜１９とを堆積し、図１５に示すように一般的な配線形成工程によってビット線２０及び金属配線材２１を配する。このようにして、本実施形態のＮＡＮＤ型ＥＥＰＲＯＭを形成することができる。
【００２７】
本実施形態によれば、チャネル領域となる半導体基板上に絶縁膜９を介して浮遊ゲートと制御ゲートとが積層された構造をなすセルトランジスタＭＣが複数個直列接続された回路及びその両端に接続された選択ゲートトランジスタＳからなるＮＡＮＤ型のメモリセルユニットＭＣＵと、メモリセルユニットＭＣＵの一端に接続された共通ソース線ＳＲＣと、メモリセルユニットＭＣＵの他端に接続されたビット線ＢＬとを備えたＮＡＮＤ型ＥＥＰＲＯＭにおいて、三層の制御ゲート電極材１０，１２，１６，１７による制御ゲートの上部を、ゲート長方向において、浮遊ゲート電極材６による浮遊ゲートの幅よりも広い幅に形成するようにしたので、シリサイドを形成した際の制御ゲート、すなわちワード線の高抵抗化、金属シリサイド膜の不均質化による抵抗のバラつき増加、及びアグロメレーションなどによる劣化を抑制することが可能なＮＡＮＤ型ＥＥＰＲＯＭを得ることができる。すなわち、制御ゲートを構成する第四の電極膜１６の堆積の前に、堆積部分の開口幅を広げ、そのあとで第四の電極膜１６を堆積して金属シリサイドを形成することにより、制御ゲート幅の広いワード線２を実現することができ、均質な金属シリサイド膜の生成が可能となり、ワード線２の抵抗値の低減、及びバラつき抑制、またアグロメレーションなどによる劣化の抑制が可能となる。
【００２８】
半導体記憶装置においては、例えば図１７に示すセル領域をビット線方向に切ったワード線の断面のように、近年のＮＡＮＤセルの微細化に伴うワード線の細線化により、シリサイドを形成した際のワード線の高抵抗化、金属シリサイド膜の不均質化による抵抗のバラつき増加、及びアグロメレーションなどによる劣化が問題となっている。これに対し、上記実施形態では、制御ゲートが金属シリサイド膜１７を含み、この金属シリサイド膜１７が、ゲート長方向において、浮遊ゲートの幅よりも広い幅に形成されるようにしたので、シリサイドを形成する際のワード線の高抵抗化、金属シリサイド膜の不均質化による抵抗のバラつき増加、及びアグロメレーションなどによる劣化を抑制することが可能となるのである。
【００２９】
具体的には、例えば浮遊ゲートの幅が５０ｎｍであるときに、金属シリサイド膜１７（第四の電極膜１６）の幅を５６ｎｍ程度するようにすればよい。このようにすれば、制御ゲートの上層部に位置する金属シリサイド膜１７がテーパー化してしまったとしても、その幅を５０ｎｍ以上に保つことが可能となる。すなわち、金属シリサイド膜１７の幅は、テーパー化したときに浮遊ゲートの幅以上の幅を保つことができるようにすればよい。なお、第四の電極膜１６の幅が３０ｎｍ程度にまで細くなると問題化することが知られているため、浮遊ゲートの幅以下であっても、例えば４０ｎｍなどの問題とならない十分な幅を第四の電極膜１６が保つように、第四の電極膜１６の幅を定めるようにしてもよい。
【００３０】
なお、図２（Ｂ），（Ｃ）〜図１５（Ｂ），（Ｃ）に表れているように、選択ゲートトランジスタＳ及び周辺トランジスタにおいても、ゲートの上層部が、ゲート長方向において、下層部の幅よりも広い幅に形成されているので、シリサイドを形成する際のワード線の高抵抗化、金属シリサイド膜の不均質化による抵抗のバラつき増加、及びアグロメレーションなどによる劣化を抑制することが可能となる。
【００３１】
また、上記実施形態においては、以下の（１），（２）の製造方法も示されている。
（１）素子分離領域を有し、制御ゲートとなる電極膜１６をゲート加工時に堆積する不揮発性半導体記憶装置の製造方法であって、制御ゲートの下層部形成後に、制御ゲートの上層部を形成する電極膜１６の堆積部分の開口幅をウェットエッチング工程によって広げたあとその電極膜１６を堆積し、金属シリサイドを形成することを特徴とする半導体記憶装置の製造方法。
【００３２】
（２）素子分離領域を有し、制御ゲートとなる電極膜１６をゲート加工時に堆積する不揮発性半導体記憶装置の製造方法であって、制御ゲートの下層部形成後に、制御ゲートの上層部を形成する電極膜１６の堆積部分の開口幅をウェットエッチング工程によって広げたあとその電極膜１６を堆積し、金属シリサイドを形成することにより、上層部のゲート幅が下層部のゲート幅よりも大きな制御ゲートを実現するとともに、ゲート間絶縁膜９の上部、及び制御ゲート上部が完全に平坦化されたトランジスタを形成することを特徴とする半導体記憶装置の製造方法。
【００３３】
また、上記実施形態では、ＮＡＮＤ型ＥＥＰＲＯＭを例に挙げたが、ＮＯＲ型の半導体記憶装置などにも本発明を同様に適用可能であることは言うまでもない。
【図面の簡単な説明】
【００３４】
【図１】本発明の一実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭ（不揮発性半導体記憶装置）の平面図である。
【図２】ＮＡＮＤ型ＥＥＰＲＯＭを製造工程順に示した断面図である。
【図３】ＮＡＮＤ型ＥＥＰＲＯＭを製造工程順に示した断面図である。
【図４】ＮＡＮＤ型ＥＥＰＲＯＭを製造工程順に示した断面図である。
【図５】ＮＡＮＤ型ＥＥＰＲＯＭを製造工程順に示した断面図である。
【図６】ＮＡＮＤ型ＥＥＰＲＯＭを製造工程順に示した断面図である。
【図７】ＮＡＮＤ型ＥＥＰＲＯＭを製造工程順に示した断面図である。
【図８】ＮＡＮＤ型ＥＥＰＲＯＭを製造工程順に示した断面図である。
【図９】ＮＡＮＤ型ＥＥＰＲＯＭを製造工程順に示した断面図である。
【図１０】ＮＡＮＤ型ＥＥＰＲＯＭを製造工程順に示した断面図である。
【図１１】ＮＡＮＤ型ＥＥＰＲＯＭを製造工程順に示した断面図である。
【図１２】ＮＡＮＤ型ＥＥＰＲＯＭを製造工程順に示した断面図である。
【図１３】ＮＡＮＤ型ＥＥＰＲＯＭを製造工程順に示した断面図である。
【図１４】ＮＡＮＤ型ＥＥＰＲＯＭを製造工程順に示した断面図である。
【図１５】ＮＡＮＤ型ＥＥＰＲＯＭを製造工程順に示した断面図である。
【図１６】ＮＡＮＤ型ＥＥＰＲＯＭの回路図である。
【図１７】従来の半導体記憶装置においてセル領域をビット線方向に切ったワード線の断面図である。
【符号の説明】
【００３５】
１…選択ゲート、２…ワード線、３…素子形成領域、４…半導体基板、５…第一の絶縁膜、６…第一の電極膜（浮遊ゲート電極材）、７…マスク材、８…素子分離絶縁膜、９…第二の絶縁膜、１０…第二の電極膜（制御ゲート電極材１）、１１…マスク材、１２…第三の電極膜（制御ゲート電極材２）、１３…第三の絶縁膜、１４…第四の絶縁膜、１５…第五の絶縁膜、１６…第三の電極膜（制御ゲート電極材３）、１７…金属シリサイド膜（制御ゲート電極材４）、１８…第六の絶縁膜、１９…第七の絶縁膜、２０…ビット線、２１…金属配線材、２２…ソースドレイン拡散層、２３，２４…拡散層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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