(57)【要約】【課題】半導体基板の特性の劣化を十分に抑制しつつ、ｐ型領域の不純物を活性化することによりホール密度を十分に向上させた半導体基板を製造することが可能な、半導体基板の製造方法および半導体基板を提供する。【解決手段】ＭＯＳＦＥＴ用基板の製造方法は、基板が準備される基板準備工程と、当該基板上に、導電型がｐ型である不純物を含む半導体からなるｐ型ウェルが形成されるｐ型ウェル形成工程と、ｐ型ウェルに接触し、遷移金属を含む水素除去層が形成される水素除去層形成工程と、水素除去層が形成されたｐ型ウェルに、波長２μｍ以下、パルス幅１００ｎｓ以下の光が照射される光照射工程とを備えている。【選択図】図２
2008277440.tif 000002
【特許請求の範囲】
【請求項１】
基板が準備される工程と、
前記基板上に、導電型がｐ型である不純物を含む半導体からなるｐ型領域が形成される工程と、
前記ｐ型領域に接触し、遷移金属を含む水素除去層が形成される工程と、
前記水素除去層が形成された少なくとも前記ｐ型領域に、波長２μｍ以下、パルス幅１００ｎｓ以下の光が照射される工程とを備えた、半導体基板の製造方法。
【請求項２】
前記水素除去層が除去される工程をさらに備えた、請求項１に記載の半導体基板の製造方法。
【請求項３】
前記水素除去層が形成されている前記ｐ型領域が２００℃以上５００℃以下の温度域に加熱される工程をさらに備えた、請求項１または２に記載の半導体基板の製造方法。
【請求項４】
前記ｐ型領域が形成される工程の後においては、前記ｐ型領域は、２００℃未満の温度に保持される、請求項１または２に記載の半導体基板の製造方法。
【請求項５】
前記水素除去層は、前記ｐ型領域が、前記基板に対向する領域以外の領域に、前記水素除去層とは接触しない露出領域を含むように形成される、請求項１〜４のいずれか１項に記載の半導体基板の製造方法。
【請求項６】
請求項１〜５のいずれか１項に記載の半導体基板の製造方法により製造された半導体基板。
【請求項７】
基板と、
前記基板上に形成され、導電型がｐ型である不純物を含む半導体からなるｐ型領域と、
前記ｐ型領域に接触して形成され、遷移金属を含む水素除去層とを備え、
前記ｐ型領域は、前記基板に対向する領域以外の領域に、前記水素除去層とは接触しない露出領域を含んでいる、半導体基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体基板の製造方法および半導体基板に関し、より特定的には、基板上に、導電型がｐ型である不純物を含む半導体からなるｐ型領域が形成された半導体基板の製造方法および半導体基板に関する。
【背景技術】
【０００２】
基板上に、導電型がｐ型である不純物を含む半導体からなるｐ型領域が形成された半導体基板は、その製造工程において、ｐ型領域を活性化させる目的で７００℃以上の温度に加熱される場合がある。これは、以下のような理由による。
【０００３】
すなわち、基板上のｐ型領域は、たとえば気相成長法により形成されている。このとき、ｐ型領域を形成するための原料を基板上にまで運搬するためのキャリアガスとして、水素（Ｈ２）ガスが採用されることがある。また、ｐ型領域を構成する窒素の原料ガスとして、アンモニア（ＮＨ３）ガスが採用されることがある。このような場合、ｐ型領域には、水素ガスやアンモニアガスに含まれる水素が侵入する。そして、ｐ型領域に侵入した水素は、ｐ型領域に含まれる不純物と結合する。その結果、ｐ型領域のホール密度が十分に向上しない。これに対し、上述のように半導体基板を７００℃以上の温度に加熱することにより、ｐ型領域から水素を除去し、ｐ型領域の不純物を活性化する対策が採用される。
【０００４】
しかし、半導体基板が７００℃以上の高温に加熱されることにより、半導体基板内に導入された不純物が拡散すること等に起因して、半導体基板の特性が劣化する場合がある。
【０００５】
半導体基板の特性の劣化を抑制しつつ、半導体基板に導入された不純物を活性化する方法に関しては多くの検討がなされ、種々の対策が提案されている（たとえば特許文献１〜６参照）。
【特許文献１】特開２００１−３３８８９４号公報
【特許文献２】特開２００４−１５８６２７号公報
【特許文献３】特開平１１−２２４９５７号公報
【特許文献４】特開平４−７９２１５号公報
【特許文献５】特開平９−２６６２１８号公報
【特許文献６】特開２００１−１２７００２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記特許文献１〜６に開示された対策を含め、従来の対策では、半導体基板の特性の劣化が十分に抑制されない、ホール密度が十分に向上しない等の問題があり、必ずしも十分とはいえなかった。
【０００７】
そこで、本発明の目的は、半導体基板の特性の劣化を十分に抑制しつつ、ｐ型領域の不純物を活性化することによりホール密度を十分に向上させた半導体基板を製造することが可能な半導体基板の製造方法、および半導体基板を提供することである。
【課題を解決するための手段】
【０００８】
本発明に従った半導体基板の製造方法は、基板が準備される工程と、基板上に、導電型がｐ型である不純物を含む半導体からなるｐ型領域が形成される工程と、ｐ型領域に接触し、遷移金属を含む水素除去層が形成される工程と、水素除去層が形成されたｐ型領域に、波長２μｍ以下、パルス幅１００ｎｓ以下の光が照射される工程とを備えている。
【０００９】
本発明の半導体基板の製造方法においては、ｐ型領域に接触し、遷移金属を含む水素除去層が形成される。これにより、侵入した水素の、ｐ型領域からの離脱が促進される。これは、水素除去層に含まれる遷移金属が触媒として作用し、ｐ型領域から水素が離脱するための活性化エネルギーが減少するためであると考えられる。さらに、本発明の半導体基板の製造方法においては、水素除去層が形成された少なくともｐ型領域に、波長２μｍ以下、パルス幅１００ｎｓ以下の光が照射される。これにより、半導体基板の温度上昇が抑えられ、特性の劣化が抑制されつつ、ｐ型領域から水素が効率よく離脱する。その結果、本発明の半導体基板の製造方法によれば、半導体基板の特性の劣化を十分に抑制しつつ、ｐ型領域の不純物を活性化することによりホール密度を十分に向上させた半導体基板を製造することができる。
【００１０】
ここで、半導体基板の温度上昇を一層抑えて、特性の劣化を抑制するためには、ｐ型領域に照射される光は、パルス幅が３００ｆｓ以下、より好ましくは２００ｆｓ以下の短パルスレーザであることが好ましい。また、ｐ型領域中の水素に対して短時間で十分なエネルギーを与え、ｐ型領域からの水素の離脱を効率よく進行させるためには、ｐ型領域に照射される光は、エネルギーの大きい１２００ｎｍ（１．２μｍ）以下の波長を有していることが好ましい。一方、波長が２００ｎｍ未満の場合、ｐ型領域に光を照射するためのレンズなどの光学系の損傷が短時間で進み、半導体基板の製造コストが上昇するおそれがある。そのため、ｐ型領域に照射される光は、２００ｎｍ以上の波長を有していることが好ましい。
【００１１】
上記半導体基板の製造方法においては、水素除去層が除去される工程をさらに備えていてもよい。
【００１２】
半導体基板を用いて半導体装置が作製される場合、当該装置の構成によっては、水素除去層が装置の特性に悪影響を与える可能性がある。そのため、水素除去層が形成された後、当該水素除去層が除去される工程が実施されてもよい。なお、上記光が照射される工程は、水素除去層が形成されている状態で実施されることが好ましいため、水素除去層が除去される工程は、光が照射される工程よりも後で実施されることが好ましい。
【００１３】
上記半導体基板の製造方法においては、水素除去層が形成されているｐ型領域が２００℃以上５００℃以下の温度域に加熱される工程をさらに備えてもよい。
【００１４】
これにより、ｐ型領域からの水素の離脱を一層促進し、半導体基板の生産効率を向上させることができる。なお、このｐ型領域が加熱される工程は、上記水素除去層が形成されている状態で実施される必要があり、上記光が照射される工程と同時に実施されてもよいし、当該工程の後に実施されてもよい。いずれの場合においても、半導体基板が加熱されることに起因した半導体基板の特性の劣化を抑制するため、ｐ型領域が加熱される温度は、できるだけ低温であることが好ましい。
【００１５】
上記半導体基板の製造方法においては、ｐ型領域が形成される工程の後においては、ｐ型領域は、２００℃未満の温度に保持されてもよい。
【００１６】
これにより、半導体基板が加熱されることに起因した半導体基板の特性の劣化が一層抑制される。本発明の半導体基板の製造方法においては、上述のように、ｐ型領域に接触する水素除去層が形成されてｐ型領域からの水素の離脱が促進された状態で、ｐ型領域に光が照射される。そのため、ｐ型領域が形成された後、半導体基板が完成するまでの工程において半導体基板の温度を２００℃未満の低温に保持しつつ、ｐ型領域から水素を離脱させ、十分なホール密度を確保することができる。なお、半導体基板の特性の劣化をさらに抑制するためには、ｐ型領域が形成される工程の後においては、ｐ型領域は、１００℃以下の温度に保持されることが好ましい。
【００１７】
上記半導体基板の製造方法において好ましくは、水素除去層は、ｐ型領域が、基板に対向する領域以外の領域に、水素除去層とは接触しない露出領域を含むように形成される。
【００１８】
露出領域が形成されることにより、ｐ型領域からの水素の離脱が容易になるとともに、光を照射する工程において、当該露出領域からｐ型領域に光を容易に入射させることができる。そして、この露出領域が基板に対向する領域以外の領域、たとえばｐ型領域からみて基板とは反対側の面、あるいは半導体基板の側面側の面に形成されることにより、上記水素の離脱および光の入射が一層容易となる。
【００１９】
本発明に従った半導体基板は、上述の半導体基板の製造方法により製造されている。半導体基板の特性の劣化を十分に抑制しつつ、ｐ型領域の不純物を活性化することによりホール密度を十分に向上させた、半導体基板を製造することが可能な上記本発明の半導体基板の製造方法により製造されていることにより、本発明の半導体基板によれば、半導体基板の特性の劣化が十分に抑制されつつ、ホール密度を十分に向上した半導体基板を提供することができる。
【００２０】
本発明に従った半導体基板は、基板と、基板上に形成され、導電型がｐ型である不純物を含む半導体からなるｐ型領域と、ｐ型領域に接触して形成され、遷移金属を含む水素除去層とを備えている。そして、ｐ型領域は、基板に対向する領域以外の領域に、水素除去層とは接触しない露出領域を含んでいる。
【００２１】
本発明の半導体基板においては、水素除去層がｐ型領域に接触して形成されているとともに、ｐ型領域は露出領域を含んでいる。そのため、ｐ型領域からの水素の離脱が促進されており、ｐ型領域が十分なホール密度を有している。また、ｐ型領域からの水素の離脱が促進されているため、製造工程において、高温に加熱される必要がなく、加熱による特性の劣化が抑制されている。その結果、本発明の半導体基板によれば、半導体基板の特性の劣化が十分に抑制されつつ、ホール密度が十分に向上した半導体基板を提供することができる。
【００２２】
なお、本発明の半導体基板の製造方法および半導体基板において、水素除去層に含まれる遷移金属としては、触媒機能の高いＴｉ（チタン）、Ｖ（バナジウム）、Ｃｒ（クロム）、Ｍｎ（マンガン）、Ｆｅ（鉄）、Ｃｏ（コバルト）、Ｎｉ（ニッケル）、Ｃｕ（銅）、Ｚｒ（ジルコニウム）、Ｎｂ（ニオブ）、Ｐｄ（パラジウム）、Ａｇ（銀）、Ｐｔ（白金）、Ａｕ（金）などが好ましく、触媒機能とコストとのバランスから、Ｎｉ、Ｔｉ、ＣｏおよびＦｅが特に好ましい。
【００２３】
また、本発明の半導体基板の製造方法および半導体基板において、ｐ型領域を構成する半導体材料としては、ＧａＮ、ＡｌＮ、ＩｎＮ、ＢＮ、ＢＰ、ＢＡｓ、ＡｌＰ、ＡｌＡｓ、ＡｌＳｂ、ＧａＰ、ＧａＡｓ、ＩｎＰの他、３元あるいは４元混晶であるＡｌＧａＮ、ＩｎＧａＮ、ＩｎＡｌＧａＮなどが挙げられ、特にＧａＮ、ＡｌＮ、ＡｌＧａＮなどが好適である。さらに、本発明の半導体基板の製造方法および半導体基板において、導電型がｐ型である不純物としては、Ｍｇ、Ｂｅ、Ｚｎなどが挙げられ、特にＭｇが好適である。
【発明の効果】
【００２４】
以上の説明から明らかなように、本発明の半導体基板の製造方法および半導体基板によれば、半導体基板の特性の劣化を十分に抑制しつつ、ｐ型領域の不純物を活性化することによりホール密度を十分に向上させた半導体基板を製造することが可能な半導体基板の製造方法、および半導体基板を提供することができる。
【発明を実施するための最良の形態】
【００２５】
以下、図面に基づいて本発明の実施の形態を説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付しその説明は繰り返さない。
【００２６】
（実施の形態１）
以下、本発明の一実施の形態である実施の形態１における半導体基板について説明する。図１は、実施の形態１における半導体基板を示す概略断面図である。
【００２７】
図１を参照して、ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ；酸化膜電界効果トランジスタ）の作製に用いられる実施の形態１における半導体基板としてのＭＯＳＦＥＴ用基板１は、ＧａＮからなるＧａＮ自立基板である基板１１と、基板１１上に形成され、導電型がｎ型であるｎ型不純物を含む半導体としてのＧａＮからなるｎ型層１２とを備えている。ｎ型層１２において、基板１１に接する第１の面１２Ａとは反対側の第２の面１２Ｂ側の端部には、一対のｐ型領域としてのｐ型ウェル１３が間隔を置いて形成されている。すなわち、一対のｐ型ウェル１３は、ｎ型層１２の第２の面１２Ｂ側の端部に、ｎ型層１２を挟んで対向するように配置されている。ｐ型ウェル１３は、導電型がｐ型であるｐ型不純物としてのＭｇ（マグネシウム）を含む半導体としてのＧａＮからなっている。
【００２８】
ｐ型ウェル１３の各々の、基板１１に対向する側の面である第１の面１３Ａとは反対側の面である第２の面１３Ｂに沿う位置には、高濃度のｎ型不純物を含むｎ＋領域１４が形成されている。ｎ＋領域１４は、それぞれｐ型ウェル１３の内部に形成されている。
【００２９】
さらに、一対のｐ型ウェル１３の各々において、他方のｐ型ウェル１３に対向する面である第３の面１３Ｃとは反対側の面である第４の面１３Ｄおよび第２の面１３Ｂを含む端部には、遷移金属としてのＮｉを含む水素除去層１５が形成されている。より具体的には、ｐ型ウェル１３には、ｐ型ウェル１３の第２の面１３Ｂの一部から第１の面１３Ａ側に向けて形成され、ｐ型ウェル１３の内部に底壁を有する溝部が形成されており、水素除去層１５は、当該溝部の側壁および底壁に沿って形成されている。したがって、ｐ型ウェル１３は、基板１１に対向する領域以外の領域である第２の面１３Ｂおよび第４の面１３Ｄに、水素除去層１５とは接触しない露出領域１３１を含んでいる。
【００３０】
すなわち、実施の形態１におけるＭＯＳＦＥＴ用基板１は、基板１１と、基板１１上に形成され、導電型がｐ型である不純物を含む半導体からなるｐ型領域としてのｐ型ウェル１３と、ｐ型ウェル１３に接触して形成され、遷移金属であるＮｉを含む水素除去層１５とを備えている。そして、ｐ型ウェル１３は、基板１１に対向する領域以外の領域である第２の面１３Ｂおよび第４の面１３Ｄに、水素除去層１５とは接触しない露出領域１３１を含んでいる。
【００３１】
上記実施の形態１における半導体基板としてのＭＯＳＦＥＴ用基板１においては、水素除去層１５がｐ型ウェル１３に接触して形成されているとともに、ｐ型ウェル１３は露出領域１３１を含んでいる。そのため、ｐ型ウェル１３からの水素の離脱が促進されており、ｐ型ウェル１３が十分なホール密度を有している。また、ｐ型ウェル１３からの水素の離脱が促進されているため、製造工程において、高温に加熱される必要がなく、加熱による特性の劣化が抑制されている。その結果、実施の形態１におけるＭＯＳＦＥＴ用基板１は、特性の劣化が十分に抑制されつつ、ホール密度が十分に向上した半導体基板となっている。
【００３２】
なお、水素除去層１５の厚みは、０．１ｎｍ未満ではアイランド状となり、表面積が小さくなる可能性があるため、０．１ｎｍ以上とすることが好ましい。一方、１００ｎｍを超えるとデバイスの小型化に影響を与えるため、１００ｎｍ以下とすることが好ましい。また、より好ましくは、水素除去層１５の厚みは１ｎｍ以上、２０ｎｍ以下である。
【００３３】
また、水素除去層１５に含まれる遷移金属としてのＮｉは、単体金属の状態で存在してもよいが、たとえば酸素と結合した遷移金属としてのＮｉＯ、ＮｉＯ２、酸素および水素と結合した遷移金属としてのＮｉ（ＯＨ）２、ＮｉＯ２Ｈなどの形態で存在してもよい。
【００３４】
次に、本発明の半導体基板の製造方法の一実施の形態である実施の形態１における半導体基板としてのＭＯＳＦＥＴ用基板の製造方法について説明する。上記実施の形態１におけるＭＯＳＦＥＴ用基板１は、たとえば以下に説明する実施の形態１におけるＭＯＳＦＥＴ用基板の製造方法により製造することができる。
【００３５】
図２は、実施の形態１における半導体基板の製造方法の概略を示す流れ図である。また、図３〜図８は、実施の形態１における半導体基板の製造方法に含まれる工程を説明するための概略断面図である。
【００３６】
図２を参照して、実施の形態１におけるＭＯＳＦＥＴ用基板の製造方法においては、まず、基板が準備される基板準備工程が実施される。具体的には、図３を参照して、たとえばＨＶＰＥ（Ｈｙｄｒｉｄｅ  Ｖａｐｏｒ  Ｐｈａｓｅ  Ｅｐｉｔａｘｙ；ハイドライド気相成長）法により、ＧａＮからなるＧａＮ自立基板としての基板１１が作製される。基板１１は、たとえば４００μｍ程度の厚みを有しており、高濃度のｎ型不純物を含有することにより、１×１０１８ｃｍ−３以上のキャリア濃度、たとえば３×１０１８ｃｍ−３程度のキャリア濃度を有している。
【００３７】
次に、図２を参照して、基板上にｎ型層が形成されるｎ型層形成工程が実施される。具体的には、図３を参照して、基板１１上に、たとえばＨＶＰＥ法により、ＧａＮからなり、ｎ型不純物を含むｎ型層１２が形成される。ｎ型層１２は、０．５μｍ以上１０００μｍ以下の厚み、たとえば２０μｍ程度の厚みを有しており、１×１０１４ｃｍ−３以上１×１０１７ｃｍ−３以下のキャリア濃度、たとえば低濃度のｎ型不純物を含有することにより、５×１０１５ｃｍ−３程度のキャリア濃度を有している。
【００３８】
次に、図２を参照して、ｐ型領域としてのｐ型ウェルを形成するｐ型ウェル形成工程が実施される。ｐ型ウェル形成工程は、マスクパターン形成工程、エッチング工程、選択成長工程の順に実施される。
【００３９】
具体的には、図４を参照して、マスクパターン形成工程においては、ｎ型層１２において基板１１に接する面である第１の面１２Ａとは反対側の面である第２の面１２Ｂ上に、レジスト２１Ａが塗布される。その後、ｐ型ウェルが形成されるべき領域以外の領域上のレジスト２１Ａが、フォトリソグラフィーにより除去される。さらに、レジスト２１Ａの膜が形成されたｎ型層１２の第２の面上に、ＳｉＯ２（二酸化珪素）からなる酸化物層３１Ａが、たとえばＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ；化学蒸着）法により形成される。そして、リフトオフ法により、レジスト２１Ａ上の酸化物層３１Ａがレジスト２１Ａとともに除去されることによって、ｎ型層１２の第２の面１２Ｂ上に、ｐ型ウェルが形成されるべき一対の領域上に開口を有する酸化物層３１Ａからなるマスクパターンが形成される。これにより、マスクパターン形成工程は完了する。
【００４０】
次に、エッチング工程においては、図５を参照して、上記酸化物層３１Ａをマスクとして用いて、たとえばＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ；反応性イオンエッチング）法により、ｐ型ウェルが形成されるべき領域が除去されることにより、ｎ型層１２に凹部１２Ｅが形成される。さらに、選択成長工程においては、図５および図６を参照して、上記酸化物層３１Ａを選択成長マスクとして用いて、たとえばＨＶＰＥ法により、ＧａＮからなり、ｐ型不純物としてのＭｇを含む一対のｐ型ウェル１３が、凹部１２Ｅを充填するように形成される。これにより、ｐ型ウェル形成工程が完了する。
【００４１】
次に、図２を参照して、ｐ型ウェル１３の、基板１１に対向する側の面である第１の面１３Ａとは反対側の面である第２の面１３Ｂに沿う位置に、高濃度のｎ型不純物を含むｎ＋領域が形成されるｎ＋領域形成工程が実施される。具体的には、図５および図６を参照して、マスクとして使用された酸化物層３１Ａがフッ酸などを用いたエッチングによりすべて除去された後、図７を参照して、ｐ型ウェル１３において基板１１に対向する側の面である第１の面１３Ａとは反対側の面である第２の面１３Ｂ上、およびｎ型層１２の第２の面１２Ｂ上にわたって、たとえばＣＶＤにより酸化物層３１Ｂが形成される。そして、酸化物層３１Ｂ上に、フォトリソグラフィーにより所望のｎ＋領域１４の形状に応じた開口を有するレジスト膜が形成される。このレジスト膜をマスクとして用いて、たとえばＲＩＥにより酸化物層３１Ｂが部分的に除去されることにより、ｐ型ウェル１３上に開口パターンを有する酸化物層３１Ｂからなるマスク層が形成される。このマスク層をマスクとして用いてｎ型不純物のイオン注入を行なうことにより、ｎ＋領域１４が形成される。なお、ｎ＋領域１４は、ＳｉＨ４を用いたＭＯＣＶＤ（Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）により、ｎ型ドーパントとしてＳｉを採用して形成してもよい。
【００４２】
次に、図２を参照して、ｐ型ウェル１３に接触し、遷移金属としてのＮｉを含む水素除去層が形成される水素除去層形成工程が実施される。具体的には、図７を参照して、酸化物層３１Ｂがフッ酸などを用いたエッチングによりすべて除去された後、図８を参照して、一対のｐ型ウェル１３の各々において、ｎ＋領域１４からみて、他方のｐ型ウェル１３に対向する面である第３の面１３Ｃとは反対側の領域の第２の面上にフォトリソグラフィーにより開口が形成されたレジスト膜２１Ｂが形成される。このレジスト膜２１Ｂをマスクとして用いて、たとえばＲＩＥにより、ｐ型ウェル１３の第２の面１３Ｂの一部から第１の面１３Ａ側に向けて延在し、ｐ型ウェル１３の内部に底壁を有する溝部１３Ｅが形成される。そして、レジスト膜２１Ｂをマスクとして用いて、たとえば蒸着法によりＮｉの酸化物層である水素除去層１５が形成される。その後、レジスト膜２１Ｂが除去されることにより、図１に示す実施の形態１におけるＭＯＳＦＥＴ用基板１が完成する。
【００４３】
さらに、図２を参照して、水素除去層１５が形成されたｐ型ウェル１３に、波長２μｍ以下、パルス幅１００ｎｓ以下の光、たとえば波長８００ｎｍ、パルス幅８０ｆｓのレーザが、フルエンス５×１０−１Ｗ／ｃｍ２で照射される光照射工程が実施される。このとき、レーザは、特に露出領域１３１からｐ型ウェル１３の内部に照射される。なお、フルエンスは、大きすぎると被照射物がアブレーションされ、除去されるおそれがあり、小さすぎると照射された光による元素のインタラクションの効果が生じないという問題が生じるので、１．２×１０５Ｗ／ｃｍ２以上２×１０１２Ｗ／ｃｍ２以下とすることが好ましい。
【００４４】
次に、図２を参照して、水素除去層１５が形成されているｐ型ウェル１３が、２００℃以上５００℃以下の温度域に加熱される加熱工程が実施される。これにより、ｐ型ウェル１３からの水素の離脱が促進される。以上の工程により、実施の形態１における半導体基板としてのＭＯＳＦＥＴ用基板の製造方法の実施が完了する。なお、図２を参照して、ＭＯＳＦＥＴ用基板の用途等を考慮して、水素除去層１５が除去されていることが好ましい場合、水素除去層１５が除去される水素除去層除去工程が光照射子工程の後に実施されてもよい。水素除去層除去工程は、たとえば濃度３０質量％程度の塩酸により、水素除去層１５を除去することにより実施することができる。
【００４５】
本実施の形態におけるＭＯＳＦＥＴ用基板の製造方法によれば、ＭＯＳＦＥＴ用基板の特性の劣化を十分に抑制しつつ、ｐ型ウェルの不純物を活性化することによりホール密度を十分に向上させた、ＭＯＳＦＥＴ用基板を製造することができる。また、加熱工程が実施されることにより、ｐ型ウェルからの水素の離脱を一層促進し、ＭＯＳＦＥＴ用基板の生産効率を向上させることができる。
【００４６】
次に、実施の形態１における半導体基板としてのＭＯＳＦＥＴ用基板１の用途について説明する。ＭＯＳＦＥＴ用基板１は、以下に示す実施の形態１におけるＭＯＳＦＥＴの製造に使用することができる。図９は、実施の形態１におけるＭＯＳＦＥＴ用基板１を用いて製造された実施の形態１におけるＭＯＳＦＥＴの構成を示す概略断面図である。
【００４７】
図９を参照して、実施の形態１におけるＭＯＳＦＥＴ７０は、実施の形態１におけるＭＯＳＦＥＴ用基板上に、電極等が形成された構成を有している。すなわち、実施の形態１におけるＭＯＳＦＥＴ７０は、実施の形態１におけるＭＯＳＦＥＴ用基板１のｎ型層１２およびｐ型ウェル１３上に、その一部がｐ型ウェル１３の一部に対向するようにゲート電極４１が形成されている。より具体的には、一対のｐ型ウェル１３のうちの一方のｐ型ウェル１３の上部表面におけるｎ＋領域１４が形成されていない部分に対向する位置から、他方のｐ型ウェル１３の上部表面におけるｎ＋領域１４が形成されていない部分に対向する位置にまで延在するように、ゲート電極４１は配置されている。
【００４８】
そして、ゲート電極４１とｎ型層１２およびｐ型ウェル１３との間には、ゲート酸化膜３１Ｃが形成されている。これにより、ゲート電極４１とｐ型ウェル１３とは直接接触しない。また、ゲート酸化膜３１Ｃとともにゲート電極４１を取り囲むように、層間絶縁膜３１Ｄが形成されている。
【００４９】
さらに、ｐ型ウェル１３の上部表面を覆い、かつゲート酸化膜３１Ｃおよび層間絶縁膜３１Ｄを取り囲むように、ｎ＋領域１４とオーミックコンタクト可能なオーミックコンタクト電極４２が形成されており、オーミックコンタクト電極４２上には、オーミックコンタクト電極４２に接触するようにボンディングの容易なボンディング電極４３が形成されている。オーミックコンタクト電極４２およびボンディング電極４３はソース電極４４を構成している。ソース電極４４は、ｎ＋領域１４の上部表面およびｐ型ウェル１３の上部表面に接触している。また、ソース電極４４とゲート電極４１との間には層間絶縁膜３１Ｄが介在し、ソース電極４４とゲート電極４１とは直接接触していない。一方、基板１１の、ｎ型層１２が形成されている側とは反対側の主面に接触するように、ドレイン電極４５が形成されている。ドレイン電極４５には、本実施の形態のように基板１１としてＧａＮ自立基板が採用される場合、ＧａＮとオーミック接触可能な電極、たとえばＴｉ／Ａｌ（基板１１に接触するＴｉ膜を形成し、さらにＴｉ膜上にＡｌ膜を形成したもの；以下同様の形式で記載する）、Ｔｉ／Ａｌ／Ｎｉ／Ａｕ、Ｎｉ／Ａｕなどを採用することができる。
【００５０】
次に、実施の形態１におけるＭＯＳＦＥＴ７０の動作について説明する。図９を参照して、ゲート電極４１の電圧が０Ｖの状態すなわちオフ状態では、ｐ型ウェル１３のゲート酸化膜３１Ｃと接触する付近において反転層が形成されず、ｐ型ウェル１３とｎ型層１２との間が逆バイアスとなり、非導通状態となる。
【００５１】
一方、ゲート電極４１に正の電圧を印加していくと、ｐ型ウェル１３のゲート酸化膜３１Ｃと接触する付近において反転層が形成される。その結果、ｎ＋領域１４とｎ型層１２とが電気的に接続され、電子の流れ７１に沿って電子が移動することにより電流が流れる。
【００５２】
次に、実施の形態１におけるＭＯＳＦＥＴの製造方法について説明する。図１０は、実施の形態１におけるＭＯＳＦＥＴの製造方法の概略を示す流れ図である。また、図１１は、実施の形態１におけるＭＯＳＦＥＴの製造方法に含まれる工程を説明するための概略断面図である。
【００５３】
図１０を参照して、まず、ＭＯＳＦＥＴ用基板が準備されるＭＯＳＦＥＴ用基板準備工程が実施される。ＭＯＳＦＥＴ用基板準備工程は、上述の実施の形態１におけるＭＯＳＦＥＴ用基板の製造方法を用いて実施される。
【００５４】
次に、ＭＯＳＦＥＴのゲートを形成するゲート形成工程が実施される。ゲート形成工程は、ゲート酸化膜形成工程、ゲート電極形成工程および層間絶縁膜形成工程を含んでいる。具体的には、図１１を参照して、まず、ｐ型ウェル１３、ｎ＋領域１４およびｎ型層１２の上部表面を覆い、溝部１３Ｅを充填するように、たとえばＣＶＤにより酸化物層３１Ｃが形成される。さらに、酸化物層３１Ｃ上にたとえばＣＶＤによりゲート電極となるべきポリシリコン膜４１が形成される。そして、たとえばゲート電極となるべきポリシリコン膜４１上にフォトリソグラフィーにより所望のゲート電極４１の形状以外の部分に開口を有するレジスト膜が形成される。そして、当該レジスト膜をマスクとして用いてＲＩＥによりポリシリコン膜が部分的に除去されることにより、図１１に示すようにゲート電極４１が形成される（ゲート電極形成工程）。ここで、たとえばゲート電極４１を形成するためのポリシリコン膜は、低圧化学蒸着（Ｌｏｗ  Ｐｒｅｓｓｕｒｅ  ＣＶＤ；ＬＰＣＶＤ）により形成することができる。また、たとえばゲート電極４１を形成するためのポリシリコン膜の除去は、たとえばＣＦ４系ガスを使用したＲＩＥにより実施することができる。
【００５５】
さらに、図１１を参照して、たとえばレジスト膜が除去された後、ゲート電極４１が形成されたｎ型層１２およびｐ型ウェル１３の上部表面を覆うように、ＣＶＤにより酸化膜が形成される。そして、たとえば当該酸化膜上にフォトリソグラフィーによりソース電極４４と接触すべきｐ型ウェル１３およびｎ＋領域１４の表面領域の形状に応じた開口を有するレジスト膜が形成される。さらに、このレジスト膜をマスクとして用いて、たとえばＲＩＥにより酸化膜が部分的に除去される。この結果、図９を参照して、ゲート電極４１を取り囲むように、ゲート酸化膜３１Ｃおよび層間絶縁膜３１Ｄが残存する。（ゲート酸化膜形成工程および層間絶縁膜形成工程）。
【００５６】
次に、図１０を参照して、ソース電極形成工程が実施される。ソース電極形成工程は、オーミックコンタクト電極形成工程、ボンディング電極形成工程の順に実施される。具体的には、図９を参照して、たとえばレジスト膜を除去した後、ｐ型ウェル１３、ｎ＋領域１４および層間絶縁膜３１Ｄの上部表面を覆うように、少なくともｎ＋領域１４とオーミックコンタクト可能な金属、たとえばＴｉなどの金属膜からなるオーミックコンタクト電極４２が形成されることにより、オーミックコンタクト電極形成工程が実施される。
【００５７】
さらに、オーミックコンタクト電極４２上にボンディングの容易な金属、たとえばＡｌなどの金属膜からなるボンディング電極４３が、オーミックコンタクト電極４２の上部全体を覆うように形成されることにより、ボンディング電極形成工程が実施される。このオーミックコンタクト電極４２およびボンディング電極４３は、たとえば蒸着により形成することができる。上記オーミックコンタクト電極４２およびボンディング電極４３は、ソース電極４４を構成する。以上の工程により、ソース電極形成工程が完了する。さらに、ドレイン電極４５が形成されるドレイン電極形成工程が実施される。ドレイン電極４５の形成は、たとえば基板１１の、ｎ型層１２が形成されている側とは反対側の主面に、ドレイン電極４５を構成する金属を蒸着することにより実施することができる。パシベーション処理等を行なうことにより、本実施の形態におけるＭＯＳＦＥＴ７０が完成する。
【００５８】
なお、ソース電極４４は、オーミックコンタクト電極４２およびボンディング電極４３のうちいずれか一方により構成されてもよいが、上述のようにオーミックコンタクト電極４２およびボンディング電極４３を組み合わせることにより、低損失であるとともにボンディングが容易なＭＯＳＦＥＴ７０を構成することができる。
【００５９】
（実施の形態２）
以下、本発明の一実施の形態である実施の形態２における半導体基板について説明する。図１２は、実施の形態２における半導体基板を示す概略断面図である。
【００６０】
図１２を参照して、ＭＯＳＦＥＴの作製に用いられる実施の形態２における半導体基板としてのＭＯＳＦＥＴ用基板２は、基本的には、実施の形態１におけるＭＯＳＦＥＴ用基板１と同様の構成を有し、かつ同様の用途に用いられるとともに同様の効果を奏する。しかし、図１２に示すように、水素除去層１５の構成において、実施の形態２におけるＭＯＳＦＥＴ用基板２は、実施の形態１のＭＯＳＦＥＴ用基板１とは異なっている。
【００６１】
すなわち、実施の形態２におけるＭＯＳＦＥＴ用基板２においては、水素除去層１５は、ｎ型層１２およびｐ型ウェル１３上に形成されている。そして、水素除去層１５には、窓部１５Ａが複数個形成されている。また、ｐ型ウェル１３の第４の面１３Ｄには、水素除去層１５が形成されていない。その結果、ｐ型ウェル１３は、第２の面１３Ｂに、水素除去層１５とは接触しない露出領域１３１を含んでいる。窓部１５Ａの平面形状は、たとえば矩形などの多角形形状である。また、窓部１５Ａは、たとえばｐ型ウェル１３およびｎ型層１２上に、格子状に複数個形成されている。
【００６２】
上記実施の形態２における半導体基板としてのＭＯＳＦＥＴ用基板２においては、実施の形態１におけるＭＯＳＦＥＴ用基板１と同様に、水素除去層１５がｐ型ウェル１３に接触して形成されているとともに、ｐ型ウェル１３は露出領域１３１を含んでいる。そのため、ｐ型ウェル１３からの水素の離脱が促進されており、ｐ型ウェル１３が十分なホール密度を有している。また、ｐ型ウェル１３からの水素の離脱が促進されているため、製造工程において高温に加熱される必要がなく、加熱による特性の劣化が抑制されている。その結果、実施の形態２におけるＭＯＳＦＥＴ用基板２は、特性の劣化が十分に抑制されつつ、ホール密度が十分に向上した半導体基板となっている。
【００６３】
次に、本発明の半導体基板の製造方法の一実施の形態である実施の形態２における半導体基板としてのＭＯＳＦＥＴ用基板の製造方法について説明する。上記実施の形態２におけるＭＯＳＦＥＴ用基板２は、たとえば以下に説明する実施の形態２におけるＭＯＳＦＥＴ用基板の製造方法により製造することができる。
【００６４】
図１３は、実施の形態２における半導体基板の製造方法の概略を示す流れ図である。また、図１４は、実施の形態２における半導体基板の製造方法に含まれる工程を説明するための概略断面図である。
【００６５】
図１３を参照して、実施の形態２におけるＭＯＳＦＥＴ用基板の製造方法は、基本的には、図２〜図８に基づいて説明した実施の形態１におけるＭＯＳＦＥＴ用基板の製造方法と同様に実施される。すなわち、図１３を参照して、基板準備工程、ｎ型層形成工程、ｐ型ウェル形成工程およびｎ＋領域形成工程は、図２〜図７に基づいて説明した実施の形態１の場合と同様に実施される。その後、図１３を参照して、実施の形態２におけるＭＯＳＦＥＴ用基板の製造方法においては、以下のように水素除去層形成工程が実施される。すなわち、水素除去層形成工程においては、まず、図７を参照して、酸化物層３１Ｂがフッ酸などを用いたエッチングによりすべて除去された後、図１４を参照して、ｎ型層１２およびｐ型ウェル１３上に、フォトリソグラフィーにより所望の窓部１５Ａの形状に応じた開口を有するレジスト膜２１Ｃが形成される。そして、レジスト膜２１Ｃをマスクとして用いて、たとえば蒸着法によりＴｉの酸化物層である水素除去層１５が形成される。その後、レジスト膜２１Ｃが除去されることにより、図１２に示す実施の形態２におけるＭＯＳＦＥＴ用基板２が完成する。
【００６６】
さらに、図１３を参照して、実施の形態１の場合と同様に、光照射工程が実施される。その後、実施の形態１においては、水素除去層１５が形成されているｐ型ウェル１３が、２００℃以上５００℃以下の温度域に加熱される加熱工程が実施されたが、実施の形態２においては、当該工程は実施されず、ｐ型ウェル形成工程の後においては、ｐ型ウェルは、１００℃以下の温度に保持される。
【００６７】
これにより、半導体基板であるＭＯＳＦＥＴ用基板２が加熱されることに起因したＭＯＳＦＥＴ用基板２の特性の劣化が一層抑制される。本実施の形態における半導体基板の製造方法においては、上述のように、ｐ型ウェル１３に接触する水素除去層１５が形成されてｐ型ウェル１３からの水素の離脱が促進された状態で、ｐ型ウェル１３に光が照射される。そのため、ｐ型ウェル１３が形成された後、ＭＯＳＦＥＴ用基板２が完成するまでの工程において半導体基板の温度を１００℃以下の低温に保持しつつ、ｐ型ウェル１３から水素を離脱させ、十分なホール密度を確保することができる。なお、実施の形態１の場合と同様に、図１３を参照して、ＭＯＳＦＥＴ用基板の用途等を考慮して、水素除去層１５が除去されていることが好ましい場合、水素除去層１５が除去される水素除去層除去工程が光照射工程の後に実施されてもよい。
【００６８】
次に、実施の形態２における半導体基板としてのＭＯＳＦＥＴ用基板２の用途について説明する。ＭＯＳＦＥＴ用基板２は、以下に示す実施の形態２におけるＭＯＳＦＥＴの製造に使用することができる。図１５は、実施の形態２におけるＭＯＳＦＥＴ用基板２を用いて製造された実施の形態２におけるＭＯＳＦＥＴの構成を示す概略断面図である。
【００６９】
図１５を参照して、実施の形態２におけるＭＯＳＦＥＴ８０は、実施の形態１の場合と同様に、実施の形態２におけるＭＯＳＦＥＴ用基板２上に、電極等が形成された構成を有している。また、実施の形態２におけるＭＯＳＦＥＴ８０は、実施の形態１におけるＭＯＳＦＥＴ７０と同様に動作する。
【００７０】
次に、実施の形態２におけるＭＯＳＦＥＴの製造方法について説明する。図１６は、実施の形態２におけるＭＯＳＦＥＴの製造方法に含まれる工程を説明するための概略断面図である。
【００７１】
実施の形態２におけるＭＯＳＦＥＴの製造方法は、基本的には、実施の形態１の場合と同様に実施される。図１０を参照して、まず、ＭＯＳＦＥＴ用基板が準備されるＭＯＳＦＥＴ用基板準備工程が実施される。ＭＯＳＦＥＴ用基板準備工程は、上述の実施の形態２におけるＭＯＳＦＥＴ用基板の製造方法を用いて実施される。
【００７２】
次に、ＭＯＳＦＥＴのゲートを形成するゲート形成工程が実施される。ゲート形成工程は、ゲート酸化膜形成工程、ゲート電極形成工程および層間絶縁膜形成工程を含んでいる。具体的には、図１６を参照して、まず、水素除去層１５が形成されたｐ型ウェル１３およびｎ型層１２の上部表面を覆うように、たとえばＣＶＤにより酸化物層３１Ｃが形成される。その後、実施の形態１と同様にゲート酸化膜形成工程、ゲート電極形成工程および層間絶縁膜形成工程が実施されて、ゲート形成工程が完了する。さらに、実施の形態１と同様にソース電極形成工程およびドレイン電極形成工程が実施されるとともに、パシベーション処理等を行なうことにより、本実施の形態におけるＭＯＳＦＥＴ８０が完成する。
【００７３】
なお、上記実施の形態においては、本発明の半導体基板およびその製造方法として、ＭＯＳＦＥＴの製造に使用されるＭＯＳＦＥＴ用基板およびその製造方法について説明したが、本発明の半導体基板および半導体基板の製造方法はこれに限られない。たとえば、本発明の半導体基板および半導体基板の製造方法は、ＪＦＥＴ（Ｊｕｎｃｔｉｏｎ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ；接合型電界効果トランジスタ）、ｐｎダイオードなどの製造に使用される半導体基板の他、半導体発光素子の製造に使用される半導体基板、ならびに低オン抵抗、高耐圧、ノーマリオフ動作等のスイッチング素子や、インバータに応用される半導体基板など、導電型がｐ型である不純物を含む半導体からなるｐ型領域を備えた種々の半導体基板およびその製造方法に適用することができる。
【００７４】
今回開示された実施の形態はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【００７５】
本発明の半導体基板の製造方法および半導体基板は、基板上に、導電型がｐ型である不純物を含む半導体からなるｐ型領域が形成された半導体基板の製造方法および半導体基板に、特に有利に適用され得る。
【図面の簡単な説明】
【００７６】
【図１】実施の形態１における半導体基板を示す概略断面図である。
【図２】実施の形態１における半導体基板の製造方法の概略を示す流れ図である。
【図３】実施の形態１における半導体基板の製造方法に含まれる工程を説明するための概略断面図である。
【図４】実施の形態１における半導体基板の製造方法に含まれる工程を説明するための概略断面図である。
【図５】実施の形態１における半導体基板の製造方法に含まれる工程を説明するための概略断面図である。
【図６】実施の形態１における半導体基板の製造方法に含まれる工程を説明するための概略断面図である。
【図７】実施の形態１における半導体基板の製造方法に含まれる工程を説明するための概略断面図である。
【図８】実施の形態１における半導体基板の製造方法に含まれる工程を説明するための概略断面図である。
【図９】実施の形態１におけるＭＯＳＦＥＴの構成を示す概略断面図である。
【図１０】実施の形態１におけるＭＯＳＦＥＴの製造方法の概略を示す流れ図である。
【図１１】実施の形態１におけるＭＯＳＦＥＴの製造方法に含まれる工程を説明するための概略断面図である。
【図１２】実施の形態２における半導体基板を示す概略断面図である。
【図１３】実施の形態２における半導体基板の製造方法の概略を示す流れ図である。
【図１４】実施の形態２における半導体基板の製造方法に含まれる工程を説明するための概略断面図である。
【図１５】実施の形態２におけるＭＯＳＦＥＴの構成を示す概略断面図である。
【図１６】実施の形態２におけるＭＯＳＦＥＴの製造方法に含まれる工程を説明するための概略断面図である。
【符号の説明】
【００７７】
１，２  ＭＯＳＦＥＴ用基板、１１  基板、１２  ｎ型層、１２Ａ  第１の面、１２Ｂ  第２の面、１２Ｅ  凹部、１３  ｐ型ウェル、１３Ａ  第１の面、１３Ｂ  第２の面、１３Ｃ  第３の面、１３Ｄ  第４の面、１３Ｅ  溝部、１４  ｎ＋領域、１５  水素除去層、１５Ａ  窓部、２１Ａ  レジスト、２１Ｂ，２１Ｃ  レジスト膜、３１Ａ，３１Ｂ，３１Ｃ  酸化物層（ゲート酸化膜）、３１Ｄ  層間絶縁膜、４１  ポリシリコン膜（ゲート電極）、４２  オーミックコンタクト電極、４３  ボンディング電極、４４  ソース電極、４５  ドレイン電極、７０，８０  ＭＯＳＦＥＴ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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