(57)【要約】【課題】基板と素子との接続特性を向上させた半導体装置の製法もしくは構成を提供する。【解決手段】第１基板（Ｓ２）上の一部に樹脂膜（２１）を形成する工程と、樹脂膜（２１）上に導電膜（２２ｂ）を形成する工程と、第１基板（Ｓ２）上に接着剤（３１）を介して薄膜チップ（ＣＨ）を配置する工程と、を有し、薄膜チップ（ＣＨ）は、第２基板（Ｓ１）上に配置され、素子（ＴＦＴ）と、素子と電気的に接続する接続端子（Ｐ）とを有し、薄膜チップ（ＣＨ）を配置する工程において、接続端子（Ｐ）と導電膜（２２ｂ）とが接するように薄膜チップ（ＣＨ）を配置する。このように、接続端子（Ｐ）と樹脂膜（２１）上の導電性膜（２２ｂ）が接するよう薄膜チップ（ＣＨ）を配置することで、薄膜チップ（ＣＨ）に加わる応力を低減することができる。また、微細化にも対応することができる。【選択図】図５
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【特許請求の範囲】
【請求項１】
第１基板上の一部に樹脂膜を形成する工程と、
前記樹脂膜上に導電膜を形成する工程と、
前記第１基板上に接着剤を介して薄膜チップを配置する工程と、を有し、
前記薄膜チップは、第２基板上に配置され、素子と、前記素子と電気的に接続する接続端子とを含み、
前記薄膜チップを配置する工程は、前記接続端子と前記導電膜とが接するように前記薄膜チップを配置する工程を有することを特徴とする半導体装置の製造方法。
【請求項２】
接続端子を有する第１基板を準備する工程と、
薄膜チップを形成する工程と、
前記第１基板上に接着剤を介して薄膜チップを配置する工程と、を有し、
前記薄膜チップを形成する工程は、
第２基板上に素子を形成する工程と、
前記素子の上部に樹脂膜を形成する工程と、
前記樹脂膜上に導電膜を形成し、前記素子と前記導電膜を電気的に接続する工程と、を有し、
前記薄膜チップを配置する工程は、前記接続端子と前記導電膜とが接するように前記薄膜チップを配置する工程を有することを特徴とする半導体装置の製造方法。
【請求項３】
前記樹脂膜の弾性は前記第２基板の弾性より大きいことを特徴とする請求項１又は２記載の半導体装置の製造方法。
【請求項４】
前記樹脂膜の形状は、略半球状であることを特徴とする請求項１乃至３のいずれか一項記載の半導体装置の製造方法。
【請求項５】
前記樹脂膜の形状は、略半球状であり、
前記樹脂膜を形成する工程は、前記第１基板上にインクジェット法により樹脂を吐出する工程を有することを特徴とする請求項１乃至３のいずれか一項記載の半導体装置の製造方法。
【請求項６】
前記樹脂膜の形状は、略半球状であり、
前記樹脂膜を形成する工程は、前記第１基板上に樹脂膜を形成し、前記樹脂膜をパターニングした後、リフローする工程を有することを特徴とする請求項１乃至３のいずれか一項記載の半導体装置の製造方法。
【請求項７】
前記導電膜は、スパッタリング法を用いて形成されることを特徴とする請求項１乃至６のいずれか一項記載の半導体装置の製造方法。
【請求項８】
前記導電膜は、メッキ法を用いて形成されることを特徴とする請求項１乃至６のいずれか一項記載の半導体装置の製造方法。
【請求項９】
前記接着剤は、非導電性材料であることを特徴とする請求項１乃至８のいずれか一項記載の半導体装置の製造方法。
【請求項１０】
前記薄膜チップを配置する工程は、前記第２基板を剥離する工程を有することを特徴とする請求項１乃至９のいずれか一項記載の半導体装置の製造方法。
【請求項１１】
請求項１乃至１０のいずれか一項記載の半導体装置の製造方法を有することを特徴とする電子機器の製造方法。
【請求項１２】
基板上に配置され、樹脂部と前記樹脂部上の導電膜を有する突起電極と、
素子と、前記素子と電気的に接続される接続端子と、を有する薄膜チップと、
前記基板と前記薄膜チップとの間に位置する接着剤と、を有し、
前記突起電極と前記接続端子とが接していることを特徴とする半導体装置。
【請求項１３】
基板上に配置される接続端子と、
素子と、前記素子と電気的に接続され、樹脂部と前記樹脂部上の導電膜を有する突起電極と、を有する薄膜チップと、
前記基板と前記薄膜チップとの間に位置する接着剤と、を有し、
前記突起電極と前記接続端子とが接していることを特徴とする半導体装置。
【請求項１４】
前記突起電極の形成領域は、前記素子の形成領域と平面的に重なることを特徴とする請求項１２又は１３記載の半導体装置。
【請求項１５】
請求項１１乃至１３のいずれか一項記載の半導体装置を有することを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法および半導体装置等に関し、特に、転写技術を用いて半導体素子を回路基板上に実装させる方法もしくは構造等に関するものである。
【背景技術】
【０００２】
液晶やエレクトロルミネッセンス（ＥＬ：electroluminescence）素子、エレクトロクロミック素子、電気泳動粒子等を利用した表示装置には、スイッチング素子や駆動回路として薄膜トランジスタ（ＴＦＴ：thin film transistor）が広く用いられている。
【０００３】
このＴＦＴを例えば可撓性有する基板（例えばプラスチック基板等）上に形成する場合は、下記特許文献１に示すような転写技術が用いられる。下記特許文献１には、基板（１００）上に分離層（１２０）を設けておき、その基板上にＴＦＴ等の薄膜素子（１４０）を形成し、基板側からレーザー光を照射することによって分離層を剥離し、薄膜素子を接着層（１６０）を介して転写体（１８０）に接合し、基板（１００）を離脱させる技術が開示されている。
【０００４】
一方、回路基板とチップ等の接続には、ＡＣＰ（Anisotropic Conductive Paste）やＡＣＦ（Anisotropic Conductive Film）を用いた接続方法がある。また、下記特許文献２には、フェイスダウンボンディング等に使用する突起電極の形成方法が開示されている。
【特許文献１】特開平１０−１２５９３１号公報
【特許文献２】特開平５−９０２６９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上記転写技術は、表示装置等の各種電子機器の用途や利便性に応じＴＦＴ等を有する薄膜チップを任意の基板上に形成し得る技術として注目されている。
【０００６】
しかしながら、本発明者が検討したところ、例えば、配線基板上に上記ＡＣＰやＡＣＦ法を用いて薄膜チップを圧着する際、ＡＣＰ等が有する導電性粒子により薄膜チップ内において断線等が生じることが判明した。
【０００７】
また、ＡＣＰ等が有する導電性粒子によるショートが生じることが分かった。これに対しては、接続端子と半導体素子等を離間して配置する。もしくは、接続端子を小さくするなどの対策がある。しかしながら、かかる対策では装置が大きくなり、また、接続不良が生じやすくなるなどの新たな問題が生じる。
【０００８】
そこで、本発明は、基板と素子との接続特性を向上させた半導体装置の製法もしくは構成を提供することを目的とする。また、微細化にも対応し得る半導体装置の製法もしくは構成を提供することを目的とする。
【課題を解決するための手段】
【０００９】
（１）本発明の半導体装置の製造方法は、第１基板上の一部に樹脂膜を形成する工程と、上記樹脂膜上に導電膜を形成する工程と、上記第１基板上に接着剤を介して薄膜チップを配置する工程と、を有し、上記薄膜チップは、第２基板上に配置され、素子と、上記素子と電気的に接続する接続端子とを含み、上記薄膜チップを配置する工程は、上記接続端子と上記導電膜とが接するように上記薄膜チップを配置する工程を有する。
【００１０】
このように、接続端子と樹脂膜上の導電膜（導電性膜）が接するよう薄膜チップを配置することで、薄膜チップに加わる圧力を低減することができる。例えば、ＡＣＰ等が有する導電性粒子を用いた場合、導電性粒子を介して薄膜チップに圧力が加わるが、かかる圧力を低減することができる。また、微細化にも対応することができる。
【００１１】
（２）本発明の半導体装置の製造方法は、接続端子を有する第１基板を準備する工程と、薄膜チップを形成する工程と、上記第１基板上に接着剤を介して薄膜チップを配置する工程と、を有し、上記薄膜チップを形成する工程は、第２基板上に素子を形成する工程と、上記素子の上部に樹脂膜を形成する工程と、上記樹脂膜上に導電膜を形成し、上記素子と上記導電膜を電気的に接続する工程と、を有し、上記薄膜チップを配置する工程は、上記接続端子と上記導電膜とが接するように上記薄膜チップを配置する工程を有する。
【００１２】
このように、樹脂膜上の導電膜を薄膜チップ側に設けてもよい。この場合も、接続端子と樹脂膜上の導電膜が接するよう薄膜チップを配置することで、薄膜チップに加わるＡＣＰ等が有する導電性粒子にかかる圧力を低減することができる。また、微細化にも対応することができる。
【００１３】
好ましくは、上記樹脂膜の弾性は上記第２基板の弾性より大きい。かかる方法によれば、樹脂膜により、さらに応力が緩和される。
【００１４】
好ましくは、上記樹脂膜の形状は、略半球状である。かかる方法によれば、接着剤が樹脂膜上からその周囲に流れ込み易くなるため、薄膜チップに加わる応力をさらに低減することができる。また、接続端子と導電膜との接続特性を向上させることができる。
【００１５】
上記樹脂膜の形状は、略半球状であり、上記樹脂膜を形成する工程は、上記第１基板上にインクジェット法により樹脂を吐出する工程を有する。このように、インクジェット法を用いれば、容易に略半球状の樹脂膜を形成することができる。また、樹脂の吐出量や吐出回数を増やすだけで、容易に樹脂膜の厚さ（高さ）を調整することができる。
【００１６】
上記樹脂膜の形状は、略半球状であり、上記樹脂膜を形成する工程は、上記第１基板上に樹脂膜を形成し、上記樹脂膜をパターニングした後、リフローする工程を有する。このように、リフローを行うことにより略半球状の樹脂膜を形成してもよい。
【００１７】
上記導電膜は、スパッタリング法を用いて形成される。このように、スパッタリング法を用いて導電膜を形成することにより、スパッタリング法により打ち込まれる導電性粒子によって、これらの間の密着強度が増し、導電膜の特性を向上させることができる。
【００１８】
上記導電膜は、メッキ法を用いて形成される。このように、メッキ法を用いて導電膜を形成してもよい。
【００１９】
上記薄膜チップを配置する工程は、上記第２基板を剥離する工程を有する。かかる工程により第１基板上に薄膜チップを転写することができる。
【００２０】
例えば、上記接着剤は、非導電性材料である。
【００２１】
（３）本発明に係る電子機器の製造方法は、上記半導体装置の製造方法を有する。ここで、電子機器とは、本発明に係る半導体装置を備えた一定の機能を奏する機器一般をいい、その構成に特に限定はないが、例えば、ディスプレイ装置、テレビジョン装置、電子ペーパ、時計、電卓、携帯電話、携帯情報端末等を含む。
【００２２】
（４）本発明に係る半導体装置は、基板上に配置され、樹脂部と上記樹脂部上の導電膜を有する突起電極と、素子と、上記素子と電気的に接続される接続端子と、を有する薄膜チップと、上記基板と上記薄膜チップとの間に位置する接着剤と、を有し、上記突起電極と上記接続端子とが接している。
【００２３】
かかる構成によれば、樹脂膜を有する突起電極を用いて接続端子との接続を図るため、薄膜チップ（素子）に加わるＡＣＰ等が有する導電性粒子にかかる圧力を低減することができる。また、微細化にも対応することができる。
【００２４】
（５）本発明に係る半導体装置は、基板上に配置される接続端子と、素子と、上記素子と電気的に接続され、樹脂部と上記樹脂部上の導電膜を有する突起電極と、を有する薄膜チップと、上記基板と上記薄膜チップとの間に位置する接着剤と、を有し、上記突起電極と上記接続端子とが接している。
【００２５】
このように、薄膜チップ（素子）側に突起電極を設けてもよい。この場合も、樹脂膜を有する突起電極を用いて接続端子との接続を図るため、素子に加わるＡＣＰ等が有する導電性粒子かかる圧力を低減することができる。また、微細化にも対応することができる。
【００２６】
上記突起電極の形成領域は、上記素子の形成領域と平面的に重なる。かかる構成により、薄膜チップを縮小化することができる。
【００２７】
（６）本発明に係る電子機器は、上記半導体装置を有する。
【発明を実施するための最良の形態】
【００２８】
以下、本発明の実施の形態を図面を参照しながら詳細に説明する。なお、同一の機能を有するものには同一もしくは関連の符号を付し、その繰り返しの説明を省略する。
＜実施の形態１＞
図１〜図５は、本実施の形態の半導体装置の製造方法を示す工程断面図もしくは平面図である。最終工程断面図である図５（Ｃ）に示すように、本実施の形態の半導体装置は、第２基板Ｓ２上に薄膜チップＣＨが実装された構成を有し、これらの間は、接着剤３１で封止されている。また、薄膜チップＣＨのパッド電極Ｐは、第２基板Ｓ２の樹脂バンプ電極（突起電極）ＢＰと接している。
【００２９】
次いで、本実施の形態の半導体装置の製造方法を説明するとともに、さらに、その構成を明確にする。
（薄膜チップの形成工程）
図１（Ａ）に示すように、第１基板（素子形成基板、転写元基板）Ｓ１上に分離膜として例えばアモルファスシリコン膜３をＣＶＤ（chemical vapor deposition、化学気相成長）法により形成する。
【００３０】
第１基板の条件としては、以降のＴＦＴ（半導体素子）の形成工程の各処理（例えば、熱処理やエッチング等の薬液処理など）に耐え得る基板である必要がある。例えば、ガラス基板は、耐熱性や耐薬液性に優れ、また、応力にも耐え得るため、第１基板として用いて好適である。
【００３１】
分離層（犠牲層、剥離層）としては、アモルファスシリコン膜のように、エネルギー光の照射を受けてアブレーションを起こし層の内部もしくは当該層と他の層との界面において剥離を起こす材料を用いることができる。なお、分離層については、剥離を起こす材料であれば、光の照射に限られず、例えば加熱により接着力が低下する接着材層であってもよい。
【００３２】
次いで、アモルファスシリコン膜３上にＴＦＴを形成する。図１（Ｂ）に示すように、アモルファスシリコン膜３上に下地保護膜５として例えば酸化シリコン膜をＣＶＤ法により形成し、さらに、その上部に半導体層７として例えばアモルファスシリコン膜をＣＶＤ法により形成する。次いで、この膜にレーザー照射することにより結晶化させ多結晶シリコン膜とする。
【００３３】
図１（Ｃ）に示すように、半導体膜７をパターニングし、島状の半導体膜７を複数形成する。例えば、半導体膜７上にフォトレジスト膜を形成し、露光・現像することにより島状にフォトレジスト膜を残存させる。次いで、残存するフォトレジスト膜をマスクにドライエッチングすることにより島状の半導体膜７を形成する。この後、残存するフォトレジスト膜をアッシングにより除去する。このフォトレジストの形成、露光・現像およびレジスト除去までの一連の工程を「パターニング」という。
【００３４】
次いで、半導体膜７上にゲート絶縁膜９として例えば酸化シリコン膜をＣＶＤ法で形成する。なお、熱酸化によりゲート絶縁膜９を形成してもよい。次いで、ゲート絶縁膜９上にゲート電極１１として、例えばアルミニウム（Ａｌ）膜をスパッタリング法で形成し、パターニングする。なお、Ａｌ等の金属膜の他、シリコン等の半導体膜を用いてゲート電極を形成してもよい。
【００３５】
次いで、図２（Ａ）に示すように、ゲート電極１１をマスクに不純物イオンとして、例えば、ボロン（Ｂ）もしくはリン（Ｐ）を半導体層７中にイオン打ち込みすることによりソース、ドレイン領域７ａ、７ｂを形成する。ボロンをイオン打ち込みした場合、ｐ型のソース、ドレイン領域７ａ、７ｂが形成され、リンをイオン打ち込みした場合、ｎ型のソース、ドレイン領域７ａ、７ｂが形成される。以上の工程によりＴＦＴが形成される。
【００３６】
次いで、図２（Ｂ）に示すように、導電性膜１１上に層間絶縁膜１３として例えば酸化シリコン膜をＣＶＤ法で形成し、ソース、ドレイン領域７ａ、７ｂ上の層間絶縁膜１３をエッチングすることによりコンタクトホールＣ１を形成する。次いで、コンタクトホールＣ１内を含む層間絶縁膜１３上に導電性膜として例えばＡｌ膜をスパッタリング法により堆積し、パターニングすることにより、ソース、ドレイン領域７ａ、７ｂと電気的に接続された第１層配線Ｍ１を形成する。
【００３７】
次いで、図２（Ｃ）に示すように、第１層配線Ｍ１上に層間絶縁膜１７として例えば酸化シリコン膜をＣＶＤ法で形成し、第１層配線Ｍ１上の層間絶縁膜１７を選択的に除去することによりコンタクトホールＣ２を形成する。次いで、コンタクトホールＣ２内を含む層間絶縁膜１７上に導電性膜として例えばＡｌ膜をスパッタリング法により堆積し、パターニングすることにより、第１層配線Ｍ１に接続された第２層配線Ｍ２を形成する。
【００３８】
次いで、第２層配線Ｍ２上に保護絶縁膜１９として例えば酸化シリコン膜をＣＶＤ法で形成し、第２層配線Ｍ２上の保護絶縁膜１９を選択的に除去することによりコンタクトホールＣ３を形成する。次いで、コンタクトホールＣ３内を含む保護絶縁膜１９上に導電性膜として例えばＡｌ膜をスパッタリング法により堆積し、パターニングすることにより、接続端子となるパッド電極Ｐを形成する。
【００３９】
なお、本実施の形態においては、第１、第２層配線Ｍ１、Ｍ２を形成したが、さらに、多層の配線を形成してもよい。また、第１層配線Ｍ１上にパッド電極Ｐを設けてもよい。また、最上層のコンタクトホール（図２においてはＣ３）の底部の最上層配線（図２においてはＭ２）の露出部をパッド電極としてもよい。
【００４０】
以上の工程により第１基板Ｓ１上に薄膜チップＣＨが形成される。なお、上記工程においては、１のＴＦＴのみ示したが、薄膜チップには、複数のＴＦＴ、容量素子、抵抗素子等の複数の素子が集積されていることは言うまでもない。
【００４１】
このような複数の素子よりなる薄膜チップＣＨが、図３に示すように、第１基板Ｓ１上に複数形成される。図３は、本実施の形態の薄膜チップを示す平面図および断面図である。図３（Ａ）に示すように、第１基板Ｓ１上に薄膜チップＣＨがアレイ上に形成されている。図３（Ｂ）は、図３（Ａ）の部分断面図である。第１基板Ｓ１と薄膜チップＣＨの間には、前述の通り、アモルファスシリコン膜（分離膜）３が位置する。また、薄膜チップＣＨの上面からは、パッド電極Ｐが露出している。ここでは、図２（Ｃ）のアモルファスシリコン膜３より上層の膜より構成される素子部を「薄膜チップＣＨ」と称する。このパッド電極Ｐは、例えば、図３（Ｃ）に示すように、薄膜チップＣＨ上に複数形成される。図３（Ｃ）中の破線で囲む領域は、ＴＦＴなどの素子形成領域Ａを示す。追って詳細に説明するように、本実施の形態においては、素子形成領域Ａとパッド電極Ｐとが重なるようにレイアウトすることが可能となる。例えば、図２（Ｃ）にも示すように、ＴＦＴの上部にパッド電極Ｐをレイアウトすることができる。
（配線基板の形成工程）
次いで、薄膜チップＣＨが転写（実装）される配線基板の形成工程について説明する。
【００４２】
第２基板Ｓ２として例えばプラスチック基板を準備する。プラスチック基板は、例えばポリイミドやポリエステル、ポリカーボネイト、ポリエーテルサルフォン、ポリエチレンテレフタレート、ポリエチレンナフタレート等よりなる。なお、例えば粘土が主成分であり層状の結晶構造を持った珪酸塩鉱物、有機無機複合基板、金属基板等よりなるフレキシブル基板を用いてもよい。かかる基板は、軽量でかつ安価であり、また、応力にも強く、可撓性を有する。
【００４３】
まず、図４（Ａ）に示すように、第２基板Ｓ２上に、樹脂膜（突起樹脂）２１を形成する。この樹脂膜２１は、バンプ形成予定領域に形成される。また、この樹脂膜２１は、例えば、インクジェット法により液状の樹脂を滴下し、樹脂を硬化させることにより形成する。樹脂としては、感光性のアクリル樹脂やエポキシ樹脂などを用い、例えば、紫外線（ＵＶ）照射により硬化させる。この樹脂膜２１は、略半球状である。インクジェット法を用いることで、その表面が略半球状の樹脂膜２１を容易に形成することができる。また、樹脂膜２１の厚さ（高さ）を吐出量や吐出回数により容易に調整することができる。また、樹脂膜を全面に形成し、パターニングした後、リフロー（加熱処理）を行ってもよい。このリフローによって、その表面を略半球状にすることができる。
【００４４】
次いで、図２（Ｂ）に示すように、樹脂膜２１上を含む配線形成予定領域に、メッキ触媒２２をインクジェット法により順次吐出する。次いで、例えば、第２基板Ｓ２をメッキ液に浸漬し、無電界メッキを施し、図２（Ｃ）に示すように、メッキ触媒上にメッキ膜を成長させることにより導電性膜（２２ａ、２２ｂ）を形成する。この導電性膜のうち、樹脂膜２１上の部分を２２ｂ、配線の部分を２２ａと示す。なお、導電性膜（２２ａ、２２ｂ）をスパッタリング法で形成してもよい。例えば、樹脂膜２１上を含む第２基板Ｓ２上に導電性膜をスパッタリング法で形成した後、パターニングを行い導電性膜（２２ａ、２２ｂ）を形成してもよい。スパッタリング法によれば、打ち込まれる導電性粒子によって、これらの間の密着強度が増し、導電性膜の特性を向上させることができる。また、導電性膜を蒸着法で形成した後、パターニングを行い導電性膜（２２ａ、２２ｂ）を形成してもよい。以降、樹脂膜２１とその上部の導電性膜２２ｂとを「樹脂バンプ電極ＢＰ」という。
【００４５】
なお、予め印刷配線が形成された第２基板Ｓ２を用意し、バンプ形成予定領域となる配線端部に上記樹脂膜２１を形成し、この上部に導電性膜を上述の無電界メッキ法やスパッタリング法で形成し、樹脂膜２１を導電性膜で覆うと共に印刷配線と樹脂バンプ電極とを接続してもよい。
（転写工程）
次いで、第２基板Ｓ２上に第１基板Ｓ１上の薄膜チップＣＨを転写する。図５（Ａ）に示すように、第２基板Ｓ２の樹脂バンプ電極ＢＰ上に、接着剤３１を形成する。接着剤３１としては、例えば、ＮＣＰ（Non Conductive Paste）材料を用いる。このＮＣＰ材料をインクジェット法（吐出法）もしくは印刷法を用いて樹脂バンプ電極ＢＰ上に配置する。
【００４６】
次いで、転写対象の薄膜チップＣＨを下側に向けて第１基板Ｓ１を対向させる。次いで、第１基板Ｓ１と第２基板Ｓ２とを接合させる。この際、樹脂バンプ電極ＢＰと薄膜チップＣＨのパッド電極Ｐとが接（接合）し、電気的接続が図れる。
【００４７】
次いで、第１基板Ｓ１側からアモルファスシリコン膜（分離膜）３にエキシマレーザー光ＥＲを照射し、アブレーションを生じさせることにより、アモルファスシリコン膜３の内部、もしくは他の膜との界面において剥離（亀裂）を生じさせる。なお、転写対象の薄膜チップＣＨのみにエキシマレーザー光ＥＲを照射する。
【００４８】
次いで、第１基板Ｓ１を剥離することにより、薄膜チップＣＨが第２基板Ｓ２上に転写される（図５（Ｃ））。
【００４９】
ここで、本実施の形態においては、樹脂バンプ電極ＢＰを用いたので、第１および第２基板Ｓ１、Ｓ２の接合時において、薄膜チップＣＨに加わる応力（圧力）を緩和することができる。例えば、後述するように、薄膜チップＣＨ内のＡＣＰ等が有する導電性粒子にかかる圧力によるクラックや断線を低減でき、ＴＦＴなどの内部素子の特性を向上させることができる。
【００５０】
また、ＡＣＰを用いて第２基板と薄膜チップを接続する場合と異なり、次のメリットがある。(1)接続時の押圧が小さくてよい。また、(2)第２基板と薄膜チップ間を小さくできる。さらに、(3)パッド電極間を小さくでき、また、(4)素子形成領域を避けてパッド電極を配置する必要がない。
【００５１】
図１１は、ＡＣＰを用いて第２基板上に薄膜チップを転写する場合（比較例）の工程断面図および平面図である。
【００５２】
図１１（Ａ）に示すように、ＡＣＰ３３中には、導電性粒子３３ａが混在している。この導電性粒子３３ａによって、第１基板Ｓ１側の電極端子Ｔ１と、第２基板Ｓ２側の電極端子Ｔ２との電気的接続を図る。この際、電極端子Ｔ１、Ｔ２間の高さＨ１は、導電性粒子３３ａの直径の約３０〜４０％程度となるよう押圧される。一方、第２基板Ｓ２と薄膜チップＣＨと間の高さＨ２は、導電性粒子３３ａが仮に３つ縦に配置されても不要な導通がなされないよう導電性粒子３３ａの直径の３倍以上の高さＨ２となるよう設定されている。
【００５３】
このように、上記比較例の場合には、薄膜チップＣＨに応力が加わり、薄膜チップＣＨの内部素子の破壊が懸念される。そこで、図１１（Ｂ）に示すように、接続端子Ｔ１を素子形成領域Ａ１の外周に設け、内部素子に対するＡＣＰ等が有する導電性粒子の影響を緩和している。
【００５４】
これに対し、本実施の形態によれば、上記の通りＡＣＰ等が有する導電性粒子の影響を緩和することが可能であり、薄膜チップＣＨが過剰に歪まず、その内部のＴＦＴなどの内部素子の特性を向上させることができる。また、導電性粒子３３ａのように、小面積部に応力が集中しない。また、樹脂バンプ電極ＢＰの接触面積を向上させることができる。さらに、導電性粒子３３ａによるショートの懸念が払拭される。また、素子形成領域Ａと樹脂バンプ電極ＢＰ形成領域を重ねて配置することができ（図３（Ｃ）参照）、薄膜チップＣＨの縮小化を図ることができる。また、第２基板Ｓ２と薄膜チップＣＨと間の高さを低減でき、薄膜チップＣＨの転写（実装）後の装置の薄型化を図ることができる。
【００５５】
また、樹脂バンプ電極ＢＰを構成する樹脂膜２１は、その弾性が第１基板Ｓ１より大きいことが好ましい。図５（Ｂ）に示す接着時において、樹脂膜２１の弾性を大きくすることで、樹脂膜２１に応力を集中させ、第１基板Ｓ１側の薄膜チップＣＨに対する応力をさらに緩和することができる。
【００５６】
また、樹脂膜２１の形状を略半球状とすることで、接着剤３１が樹脂バンプ電極ＢＰ上からその周囲に流れ込み易くなるため、薄膜チップＣＨに加わる応力をさらに低減することができる。また、樹脂バンプ電極ＢＰとパッド電極Ｐとの接続特性を向上させることができる。
【００５７】
また、上記転写技術を用いることで、プラスチック基板のような可撓性基板上にもＴＦＴのような半導体素子（薄膜チップＣＨ）を容易に形成することができる。また、上記転写技術を用いることで、薄膜チップＣＨの厚さを低減でき、装置の薄型化を図ることができる。例えば、シリコン基板等の半導体基板上にトランジスタ等の半導体素子を形成し、類似の半導体チップを形成することは可能である。しかしながら、チップの薄型化のためには、半導体素子形成後、素子面を下側にして、半導体基板の裏面をＣＭＰ（chemical mechanical polishing、化学機械研磨）等により研磨する必要がある。これに対し、上記転写技術を用いることで、容易に薄膜チップＣＨを形成することができる。
＜実施の形態２＞
実施の形態１においては、第２基板Ｓ２側に樹脂バンプ電極ＢＰを形成したが、第１基板Ｓ１側に樹脂バンプ電極を形成してもよい。図６〜図８は、本実施の形態の半導体装置の製造方法を示す工程断面図である。なお、実施の形態１と同じ部位には同一の符号を付しその詳細な説明を省略する。
【００５８】
最終工程断面図である図８（Ｃ）に示すように、本実施の形態の半導体装置は、第２基板Ｓ２上に薄膜チップＣＨが実装された構成を有し、これらの間は、接着剤３１で封止されている。また、薄膜チップＣＨは、樹脂バンプ電極ＢＰを有し、この樹脂バンプ電極ＢＰは、第２基板Ｓ２の外部接続端子２３ａと接している。
【００５９】
次いで、本実施の形態の半導体装置の製造方法を説明するとともに、さらに、その構成を明確にする。
（薄膜チップの形成工程）
実施の形態１と同様に、ＴＦＴ、第１層配線Ｍ１を形成する。次いで、図６（Ａ）に示すように、第１層配線Ｍ１上に層間絶縁膜１７を形成する。ここでは、例えば、インクジェット法により液状の樹脂を滴下し、乾燥させる。次いで、図６（Ｂ）に示すように、バンプ形成予定領域上にさらに、液状の樹脂をインクジェット法にて吐出し、略半球状の樹脂膜（突起樹脂）２１を形成する。次いで、層間絶縁膜１７および樹脂膜２１を硬化させる。樹脂としては、感光性のアクリル樹脂やエポキシ樹脂などを用い、例えば、紫外線（ＵＶ）照射により硬化させる。
【００６０】
次いで、図７（Ａ）に示すように、層間絶縁膜１７をエッチングすることにより第１層配線Ｍ１上にコンタクトホールＣ２を形成し、このコンタクトホール上から樹脂膜２１上まで延在する導電性膜（２２ａ、２２ｂ）を形成する。この導電性膜（２２ａ、２２ｂ）は、実施の形態１と同様に無電界メッキ法もしくはスパッタリング法で形成することができる。この導電性膜のうち、樹脂膜２１上の導電性膜を２２ｂとし、樹脂膜２１と導電性膜２２ｂとを「樹脂バンプ電極ＢＰ」という。
【００６１】
なお、上記工程においては、層間絶縁膜１７上に樹脂バンプ電極ＢＰおよび配線２２ａを形成したが、図７（Ｂ）に示すように、層間絶縁膜１９上に樹脂バンプ電極ＢＰを形成してもよい。この場合、実施の形態１と同様に、第２層配線Ｍ２上に層間絶縁膜１９を形成した後、コンタクトホールＣ３を形成する。次いで、コンタクトホールＣ３近傍のバンプ形成予定領域に樹脂膜２１を形成し、さらに、コンタクトホールＣ３内から樹脂膜２１上に延在する導電性膜（２２ａ、２２ｂ）を無電界メッキ法もしくはスパッタリング法により形成する。
【００６２】
以上の工程により第１基板Ｓ１上に樹脂バンプ電極ＢＰを有する薄膜チップＣＨが形成される。
（配線基板の形成工程）
次いで、薄膜チップＣＨが転写（実装）される配線基板の形成工程について説明する。
【００６３】
実施の形態１と同様に、第２基板Ｓ２として例えばプラスチック基板を準備し、図８（Ａ）に示すように、配線２３を印刷法などを用いて形成する。この配線２３の端部は、外部接続端子２３ａであり、実装される薄膜チップＣＨの樹脂バンプ電極ＢＰと接続される。
（転写工程）
次いで、第２基板Ｓ２上に第１基板Ｓ１上の薄膜チップＣＨを転写する。図８（Ｂ）に示すように、第２基板Ｓ２の外部接続端子２３ａ上に、接着剤３１を形成する。接着剤３１としては、実施の形態１と同様に、例えば、ＮＣＰ材料を用いる。
【００６４】
次いで、転写対象の薄膜チップＣＨを下側に向けて第１基板Ｓ１を対向させる。次いで、第１基板Ｓ１と第２基板Ｓ２とを接合させる。この際、外部接続端子２３ａと薄膜チップＣＨの樹脂バンプ電極ＢＰが接し、電気的接続が図れる。
【００６５】
次いで、第１基板Ｓ１側からアモルファスシリコン膜（分離膜）３にエキシマレーザー光ＥＲを照射し、アブレーションを生じさせることにより、アモルファスシリコン膜３の内部、もしくは他の膜との界面において剥離（亀裂）を生じさせる。
【００６６】
次いで、第１基板Ｓ１を剥離することにより、薄膜チップＣＨが第２基板Ｓ２上に転写される（図８（Ｃ））。
【００６７】
本実施の形態においても、実施の形態１の場合と同様に、薄膜チップＣＨに加わる応力を緩和することができ、ＴＦＴなどの内部素子の特性を向上させることができる。また、素子形成領域Ａと樹脂バンプ電極ＢＰ形成領域を重ねて配置することができ（図３（Ｃ）参照）、薄膜チップＣＨの縮小化を図ることができる。また、樹脂バンプ電極ＢＰを構成する樹脂膜２１の弾性を第１基板Ｓ１の弾性より大きくすることで、薄膜チップＣＨに対する応力をさらに緩和することができる。また、薄膜チップＣＨの転写（実装）後の装置の薄型化を図ることができるなどの効果を奏する。
【００６８】
なお、実施の形態１および２においては、第２基板Ｓ２および薄膜チップＣＨのいずれかに樹脂バンプ電極ＢＰを形成したが、図９に示すように、これらの双方に樹脂バンプ電極ＢＰを形成してもよい。図９は、本実施の形態の半導体装置の他の構成例およびその製造方法を示す断面図である。即ち、図４（Ｃ）に示す第２基板と図８（Ｂ）に示す第１基板（薄膜チップＣＨ）Ｓ１を接合し、薄膜チップＣＨを転写してもよい（図９参照）。この場合も、樹脂バンプ電極ＢＰを構成する樹脂膜２１の弾性を第１基板Ｓ１の弾性より大きくすることが好ましい。
【００６９】
また、上記実施の形態においては、接続端子や樹脂バンプ電極を２行×５列に配置した例（図３（Ｃ）参照）を説明したが、これらの個数やレイアウトに限定はなく、例えば、中央に１行配置してもよい。また、３行以上配置してもよい。
【００７０】
また、上記実施の形態においては、ガラス基板のような第１基板Ｓ１上に形成された薄膜チップをプラスチック基板のような第２基板Ｓ２に転写する場合を例に説明したが、これらの基板の素材は上記のものに限定されるものではない。例えば、ガラス基板からガラス基板への転写を行ってもよい。また、転写回数も１回に限られず、例えば、一時的な転写を行い、２回上の転写工程を行ってもよい。
＜実施の形態３＞
上記実施の形態においては、ＴＦＴを有する薄膜チップＣＨを例に説明したが、例えば、薄膜チップＣＨ内に、アクティブマトリックス型の表示部を設けてもよい。図１０は、アクティブマトリックス型の表示部を模式的に示す回路図である。図示するように、画素領域Ａ１には、ソース線（配線）ＳＬとゲート線ＧＬとで区画された単位画素領域が、アレイ状に配置されている。この単位画素領域には、ＴＦＴと画素電極ＰＥとが配置されている。ＴＦＴの一端（ソース領域）はソース線ＳＬに他端（ドレイン領域）は画素電極ＰＥに接続されている。また、ＴＦＴのゲート電極はゲート線ＧＬに接続されている。なお、ゲート電極自身をゲート線ＧＬとしてもよい。
【００７１】
また、図１０に示すように、画素領域Ａ１の周囲には、周辺回路領域Ａ２が設けられる。かかる領域には、例えば、ゲートドライバＧＤやソースドライバＳＤのような、画素の駆動に必要な回路（周辺回路）が形成される。このような回路は、例えば、論理回路で構成され、ｎチャネル型ＴＦＴやｐチャネル型ＴＦＴなどの素子を適宜接続することで構成される。
【００７２】
このように、薄膜チップＣＨ内に、ＴＦＴ、画素電極、配線および周辺回路などを設けてもよい。本実施の形態によれば、画素領域Ａ１や周辺回路領域Ａ２上にも樹脂バンプ電極ＢＰを配置することができる。なお、表示部には、液晶層又はＥＬ層、対向基板などが適宜配置されることは言うまでもない。
＜電気光学装置および電子機器の説明＞
次に、上記実施の形態１等で説明したＴＦＴの具体的な適用箇所について図１２および図１３を参照しながら説明する。
【００７３】
ＴＦＴは、例えば、電気光学装置や電子機器の表示部である液晶パネルに用いられる。図１２に、電気光学装置を用いた電子機器の例を示す。図１２（Ａ）は携帯電話への適用例であり、図１２（Ｂ）は、ビデオカメラへの適用例である。また、図１２（Ｃ）は、テレビジョンへ（ＴＶ）の適用例であり、図１２（Ｄ）は、ロールアップ式テレビジョンへの適用例である。
【００７４】
図１２（Ａ）に示すように、携帯電話５３０には、アンテナ部５３１、音声出力部５３２、音声入力部５３３、操作部５３４および電気光学装置（表示部）５００を備えている。この電気光学装置に、本発明を適用することができる。即ち、装置を構成する基板に本発明の転写方法を用いて表示部を転写する。また、装置内に転写した基板を組み込む。
【００７５】
図１２（Ｂ）に示すように、ビデオカメラ５４０には、受像部５４１、操作部５４２、音声入力部５４３および電気光学装置（表示部）５００を備えている。この電気光学装置に、この電気光学装置に、本発明を適用することができる。
【００７６】
図１２（Ｃ）に示すように、テレビジョン５５０は、電気光学装置（表示部）５００を備えている。この電気光学装置に、この電気光学装置に、本発明を適用することができる。なお、パーソナルコンピュータ等に用いられるモニタ装置（電気光学装置）にも本発明を適用することができる。
【００７７】
図１２（Ｄ）に示すように、ロールアップ式テレビジョン５６０は、電気光学装置（表示部）５００を備えている。この電気光学装置に、本発明を適用することができる。
【００７８】
なお、電気光学装置を有する電子機器としては、上記の他、表示機能付きファックス装置、デジタルカメラのファインダ、携帯型ＴＶ、電子手帳、電光掲示板、宣伝広告用ディスプレイなどがある。
【００７９】
また、表示装置のみならず、図１３（Ａ）および（Ｂ）に示すように、フレキシブル基板上に形成されたマイクロコンピュータにも本発明は適用可能である。５７１は、フレキシブル基板であり、例えば、５７３はＲＡＭ（random access memory）、５７５はＣＰＵ（central processing unit）、５７７は、入出力回路、５７９は、太陽電池である。例えば、これらの部位（ＲＡＭ、ＣＰＵ、入出力回路）が形成された薄膜チップＣＨを本発明を用いてフレキシブル基板上に転写する。また、この他、各種電子機器に、本発明を適用することができる。
【００８０】
なお、上記発明の実施の形態を通じて説明された実施例や応用例は、用途に応じて適宜に組み合わせて、又は変更若しくは改良を加えて用いることができ、本発明は上述した実施の形態の記載に限定されるものではない。そのような組み合わせ又は変更若しくは改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【図面の簡単な説明】
【００８１】
【図１】実施の形態１の半導体装置の製造方法を示す工程断面図である。
【図２】実施の形態１の半導体装置の製造方法を示す工程断面図である。
【図３】実施の形態１の半導体装置の製造方法を示す工程断面図および平面図である。
【図４】実施の形態１の半導体装置の製造方法を示す工程断面図である。
【図５】実施の形態１の半導体装置の製造方法を示す工程断面図である。
【図６】実施の形態２の半導体装置の製造方法を示す工程断面図である。
【図７】実施の形態２の半導体装置の製造方法を示す工程断面図である。
【図８】実施の形態２の半導体装置の製造方法を示す工程断面図である。
【図９】実施の形態２の半導体装置の他の構成例およびその製造方法を示す断面図である。
【図１０】アクティブマトリックス型の表示部を模式的に示す回路図である。
【図１１】ＡＣＰを用いて第２基板上に薄膜チップを転写する場合（比較例）の工程断面図および平面図である。
【図１２】電気光学装置を用いた電子機器の例を示す斜視図である。
【図１３】フレキシブル基板上に形成されたマイクロコンピュータの構成を示す斜視図である。
【符号の説明】
【００８２】
３…アモルファスシリコン膜、５…下地保護膜、７…半導体層、７ａ、７ｂ…ソース、ドレイン領域、９…ゲート絶縁膜、１１…ゲート電極、１３…層間絶縁膜、１７…層間絶縁膜、１９…保護絶縁膜、２１…樹脂膜、２２…メッキ触媒、２２ａ…導電性膜（配線）、２２ｂ…導電性膜、２３…配線、２３ａ…外部接続端子、３１…接着剤、３３…ＡＣＰ、３３ａ…導電性粒子、５００…電気光学装置、５３０…携帯電話、５３１…アンテナ部、５３２…音声出力部、５３３…音声入力部、５３４…操作部、５４０…ビデオカメラ、５４１…受像部、５４２…操作部、５４３…音声入力部、５５０…テレビジョン、５６０…ロールアップ式テレビジョン、５７１…フレキシブル基板、５７３…ＲＡＭ、５７５…ＣＰＵ、５７７…入出力回路、５７９…太陽電池、Ａ…素子形成領域、Ａ１…画素領域、Ａ２…周辺回路領域、ＢＰ…樹脂バンプ電極、Ｃ１、Ｃ２、Ｃ３…コンタクトホール、ＣＨ…薄膜チップ、ＧＬ…ゲート線、Ｍ１…第１層配線、Ｍ２…第２層配線、Ｐ…パッド電極、ＰＥ…画素電極、Ｓ１…第１基板、Ｓ２…第２基板、ＳＬ…ソース線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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