(57)【要約】【課題】  個片化後の半導体チップに発生したバリ（メタル剥がれ）と隣り合うインナーリードや、配線とがショートする確率が低減され、結果的に１枚の半導体ウェハから多数の良品半導体チップを製造することが可能な半導体ウェハを提供する。【解決手段】本発明の半導体ウェハでは、半導体素子形成層を有する基板と、半導体素子形成層上に形成される最下メタル層と、最下メタル層上に形成される最上メタル層とを備えると共に、半導体ウェハは、複数のチップ領域と、複数のチップ領域間に規定されると共に、チップを個片化する際にダイシングされる切除領域と、チップを個片化する際にダイシングされない残留領域とを有する評価素子領域と、を有し、残留領域且つパッド領域に形成される最下層電極パッド及び最上層電極パッドは、所定の線幅以下の金属の組み合わせによって構成される。【選択図】  図４
2008085043.tif 000002
【特許請求の範囲】
【請求項１】
半導体素子形成層を有する基板と、前記半導体素子形成層上に形成される最下メタル層と、前記最下メタル層上に形成される最上メタル層とを備えた半導体ウェハであって、
複数のチップ領域と、
前記複数のチップ領域間に規定されると共に、チップを個片化する際にダイシングされる切除領域と、チップを個片化する際にダイシングされない残留領域とを有する評価素子領域と、
前記評価素子領域に形成される評価素子と、
前記評価素子領域内の前記残留領域から前記切除領域に亘って規定されるパッド領域に形成されると共に、前記最下メタル層に形成されて、前記評価素子と電気的に接続された最下層電極パッドと、
前記パッド領域に形成されると共に、前記最下層電極パッドと電気的に接続された最上層電極パッドと、を有し、
前記残留領域且つ前記パッド領域に形成される前記最下層電極パッド及び前記最上層電極パッドは、所定の線幅以下の金属の組み合わせによって構成されていることを特徴とする半導体ウェハ。
【請求項２】
所定の線幅とは５ｕｍであることを特徴とする請求項１に記載の半導体ウェハ。
【請求項３】
前記所定の線幅以下の金属の組み合わせによって構成されているとは、前記所定の線幅以下の金属が１平面において複数個組み合わさって一体形成されていることであることを特徴とする請求項１に記載の半導体ウェハ。
【請求項４】
前記パッド領域は、矩形の領域であって、ダイシング方向である長辺方向ともう一方の短辺方向とを有し、
前記切除領域上に、前記短辺方向に幅５ｕｍよりも広く、前記長辺方向へ延在した中央部を有することを特徴とする請求項１に記載の半導体ウェハ。
【請求項５】
隣り合う前記チップ領域の間の距離は１００ｕｍ以下であることを特徴とする請求項１に記載の半導体ウェハ。
【請求項６】
請求項１記載の半導体ウェハを準備する工程と、
請求項４に記載のパッド領域の短辺の長さより薄いダイシングブレードにより、前記切除領域をダイシングすることにより、半導体チップを個片化する工程と、
を有することを特徴とする半導体チップの製造方法。
【請求項７】
半導体素子形成層を有する基板と、前記半導体素子形成層上に第１層間絶縁膜を介して形成される第１メタル層とを備えた半導体ウェハであって、
複数のチップ領域と、
前記複数のチップ領域間に規定されると共に、チップを個片化する際にダイシングされる切除領域と、チップを個片化する際にダイシングされない残留領域とを有する評価素子領域と、
前記評価素子領域に形成される評価素子と、
前記評価素子領域内の前記残留領域から前記切除領域に亘って規定されるパッド領域に形成されると共に、前記第１層間絶縁膜上に形成されて、前記評価素子と電気的に接続された第１電極パッドと、
前記第１層間絶縁膜及び前記第１電極パッド上に形成されるとともに、前記第１電極パッドを開口部より露出する第２層間絶縁膜と、を有し、
前記第２層間絶縁膜の表面より、前記第１電極パッドの表面が低いところに形成されていることを特徴とする半導体ウェハ。
【請求項８】
前記第１電極パッドは、前記残留領域且つ前記パッド領域に形成されると共に、所定の線幅以下の金属の組み合わせによって構成されていることを特徴とする請求項７に記載の半導体ウェハ。
【請求項９】
半導体素子形成層を有する基板上に複数のチップ領域と、前記複数のチップ領域間に規定されると共に、チップを個片化する際にダイシングされる切除領域と、チップを個片化する際にダイシングされない残留領域とを有する評価素子領域と、を有する半導体ウェハから、個片化された半導体チップであって、
前記チップ領域の周辺の残留領域には、所定の線幅以下の金属の組み合わせによって構成されたTEGを有する半導体チップ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、チップ  領域と評価素子領域を有する半導体ウェハ及びこの半導体ウェハから個片化された半導体チップに関する。また、チップ領域と評価素子領域を有する半導体ウェハから半導体チップを生成する製造方法に関する。
【背景技術】
【０００２】
半導体チップの製造において、従来から、ＴＥＧ（Ｔｅｓｔ  Ｅｌｅｍｅｎｔ  Ｇｒｏｕｐ）と称される評価素子を半導体ウェハのチップ領域の間（スクライブライン）に配置し、半導体チップ個片化を行う前に、評価素子の特性を見る。半導体チップを形成する工程と同一の工程で形成されたＴＥＧの特性を見ることで、半導体チップの素子の特性を見ることと同様の効果が得られることが知られている。
【０００３】
【特許文献１】特開平０７−３０２７７３号公報
【特許文献２】特開２００３−２３４３１２号公報
【特許文献３】特開２００４−１４０１５７号公報  近年では、１枚の半導体ウェハから多数の半導体チップを取るために、スクライブラインの幅を小さくしていく方向で技術が進んでいる。すると特許文献１に記載されている発明のように、評価素子測定用の電極パッドをダイシングによって切断することとなる。引用文献２に記載されているように、評価素子測定用の電極パッドでは、材料にアルミニウムのような柔らかい素材を使用すると、ダイシングの際にバリ（メタル剥がれ）が発生する。ＴＣＰ（Ｔａｐｅ  Ｃａｒｒｉｅｒ  Ｐａｃｋａｇｅ）形や、ＣＳＰ（Ｃｈｉｐ  Ｓｉｚｅ  Ｐａｃｋａｇｅ）形などのＴＡＢ（Ｔａｐｅ  Ａｕｔｏｍａｔｅｄ  Ｂｏｎｄｉｎｇ）技術や、半導体チップを直接ガラス基板へ搭載するＣＯＧ（Ｃｈｉｐ  Ｏｎ  Ｇｌａｓｓ）技術によって、半導体装置又は半導体チップを搭載する際、バリ（メタル剥がれ）を介して隣り合うインナーリードや、配線とショートしてしまう恐れがある。特許文献２だけでなく、同様な課題についての発明は、特許文献３のようなものもある。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、近年では、ＴＥＧの電極パッドも多層化されているにもかかわらず、各配線層は、非常に薄くなってきている。このような技術進歩の中で本願発明者は、上述の特許文献１〜３のような技術を使用したとしても、バリ（メタル剥がれ）の発生を有効に低減出来ていないという問題に気がついた。また、多少なりとも低減出来ていたとしても発生したバリ（メタル剥がれ）と隣り合うインナーリードや、配線とのショートは防げていなかった。本発明は、上記の点に鑑みてなされたものであり、より効果的にバリ（メタル剥がれ）の発生を低減し、例え、発生したとしてもバリ（メタル剥がれ）と隣り合うインナーリードや、配線とがショートする確率が低減され、結果的に１枚の半導体ウェハから多数の良品半導体チップを製造出来る半導体ウェハを提供する。
【課題を解決するための手段】
【０００５】
本発明の半導体ウェハでは、基板と、基板上に形成される半導体素子形成層と、半導体素子形成層上に形成される最下メタル層と、最下メタル層上に形成される最上メタル層とを有する半導体ウェハであって、複数のチップ領域と、複数のチップ領域間に規定されると共に、チップを個片化する際にダイシングされる切除領域と、チップを個片化する際にダイシングされない残留領域とを有する評価素子領域と、評価素子領域に形成される評価素子と、評価素子領域内に規定されるパッド領域に形成されると共に、最下メタル層に形成されて、評価素子と電気的に接続された最下層電極パッドと、パッド領域に形成されると共に、最下層電極パッドと電気的に接続された最上層電極パッドと、を有し、残留領域且つパッド領域に形成される最下層電極パッド及び最上層電極パッドは、所定の線幅以下の金属の組み合わせによって構成されている。
【発明の効果】
【０００６】
本発明の半導体ウェハの構成を取ることで、個片化後の半導体チップに発生したバリ（メタル剥がれ）と隣り合うインナーリードや、配線とがショートする確率が低減され、結果的に１枚の半導体ウェハから多数の良品半導体チップを製造することが可能となる。
【発明を実施するための最良の形態】
【０００７】
以下、図面に基づいて本発明の実施の形態を詳細に説明する。なお、以下の説明及び添付の図面において、略同一の機能及び構成を有する構成要素については、同一の符号を付すことにより重複説明を省略する。
【実施例１】
【０００８】
まず、本発明の実施例１に係る半導体ウェハについて、図１、図２、図３及び図４を用いて説明する。図１は、本発明の実施例１における半導体ウェハ１００の上面図である。図示するように、半導体ウェハ１００は、半導体チップ１０と評価素子３０とが形成されている。図２は、図１のＡ部の拡大図である。半導体チップ１０とは、図２に示すように、半導体素子層を有する基板上の領域であって、後の個片化工程によって半導体チップ１０となる機能回路が形成された基板上の複数のチップ領域２０を示す。また、評価素子３０とは、基板上であって、上述のチップ領域２０を除く領域に形成される素子である。以下、評価素子３０が形成される領域を評価素子形成領域４０と称する。なお、評価素子形成領域４０は、先に述べた個片化工程において、ダイシングされる切除領域５０と、個片化工程においてダイシングされない残留領域６０から構成される。
【０００９】
評価素子形成領域４０上には、評価素子３０が形成されると共に、半導体ウェハ１００の表面上には、評価素子３０と電気的に接続された測定パッド７０が形成されている。
【００１０】
図３（ａ）〜（ｄ）に示すのは、測定パッド７０の構造、或いは、測定パッド７０の下層に位置する配線の構造である。また、図４は、多層構造になった、測定パッド及び測定パッドの下層に位置する配線に関する。以下、測定パッド７０或いは、測定パッドの下層に位置する配線を総称してメタル３１０と称する。図３（ａ）に示すメタル３１０の構造は、短辺が幅ａであり、長辺が幅ｂである。幅ａ及びｂは、例えば、ａ＝６０ｕｍ、ｂ＝９０ｕｍである。また、メタル３１０は、短辺方向の中央付近に幅ｃを有し、長辺方向へ延びる中央部３１１と、中央部３１１から短辺方向へ幅ｄを持って延びる複数の延在部３１２とを有する。中央部３１１が形成される中央付近とは、切除領域５０内のことである。また、延在部３１２は、中央部３１１と一体形成されると共に、切除領域５０から残留領域６０に亘って形成される。幅ｃ及びｄは、例えば、ｃ＝１０ｕｍ、ｄ＝１〜５ｕｍである。複数の延在部３１２はそれぞれ間隔ｅを空けて形成されている。間隔ｅは、例えば、ｅ＝１〜３ｕｍである。
【００１１】
図３（ｂ）に示すメタル３２０の構造は、図３（ａ）と同様に短辺が幅ａであり、長辺が幅ｂである。幅ｃの中央部３２１を有し、中央部３２１に沿って長辺方向へ延びる複数のスリット３２２を有する。スリット３２２は幅ｆを有する。それぞれのスリット３２２は間隔ｇを空けて形成されている。幅ｆ及び間隔ｇは、例えば、ｆ＝１〜５ｕｍ、ｇ＝１〜５ｕｍである。
【００１２】
図３（ｃ）に示すメタル３３０の構造は、図３（ａ）と同様に短辺が幅ａであり、長辺が幅ｂである。幅ｃの中央部３２１を有し、短辺方向へ延びる複数の延在部３３２と長辺方向へ延びる複数の延在部３３３とを有する。メタル３３０は、中央部３３１と延在部３３２、３３３とが一体形成されている。言い換えれば、中央部３３１と延在部３３２、３３３とが組み合わされた網目状に形成される。メタル３３０は、中央部と、延在部３３２、３３３は、それぞれ幅ｈを有している。幅ｈは、例えばｈ＝１〜５ｕｍである。
【００１３】
図３（ｄ）に示すメタル３４０の構造は、図３（ａ）の変形例である。図３（ａ）の延在部３１２の形状が変形されている。図３（ｄ）に示す延在部３４２は、幅が異なるｉとｊを有する。言い換えれば、団子形状のようにそれぞれの延在部３４２に複数のくびれを有する。幅ｉ及び幅ｊは、例えば、ｉ＝２〜５ｕｍ、ｊ＝１〜２．５ｕｍ、かつ、ｉ＞ｊである。図３（ａ）〜（ｄ）で示したメタルは、総括すると、残留領域に形成されるメタルは幅５ｕｍ以下の組み合わせによって、形成されている。
【００１４】
図４は、図３（ｄ）に示すＣ部の拡大斜視図である。Ｃ部は、半導体ウェハ１００の評価素子形成領域４０上である。図３（ｄ）に示す測定パッド７０に相当するのは、最上層メタル３３である。評価素子形成領域に形成された評価素子３０上には、図示されていないが、絶縁膜を介して最下層メタル３１が形成される。最下層メタル３１は、評価素子３０と電気的に接続されている。最下層メタル３１上には、図示しない絶縁膜を介して中間メタル３２が形成される。中間メタル３２は、コンタクト４４等を介して最下層メタル３１と電気的に接続されている。中間メタル３２上には、図示しない絶縁膜を介して最上層メタル３３が形成される。最上層メタル３３は、コンタクト４５等を介して中間層メタル３２と電気的に接続される。よって、最下層メタル３１、中間層メタル３２、及び最上層メタル３３は、それぞれ電気的に接続されていることとなる。
【００１５】
なお、ここで示す最下層メタル３１、中間層メタル３２、及び最上層メタル３３は、図３（ａ）〜（ｄ）に示すどのメタルを用いてもかまわないが、図３の説明でも述べたように、残留領域上に形成されるメタルが幅５ｕｍ以下で形成されていることが重要である。最下層メタル３１、中間層メタル３２、及び最上層メタル３３のすべてのメタル層において、図３（ａ）〜（ｄ）に示す構造を用いることが本発明の最大の特徴である。なお、本発明は、特に隣り合うチップ領域２０の間の距離、すなわち評価素子形成領域４０の幅が１００ｕｍ以下であり、個片化工程のダイシングの際に測定パッド７０が残留してしまう場合に有効である。言い換えると、ダイシングブレードは、測定パッド７０の短辺の長さより薄いものを使用するということである。
よって、本発明の実施例１の構造を取ることで、素子形成領域４０の幅が小さくなり、測定パッド７０を残留させてダイシングしなければならない場合においてもバリ（メタル剥がれ）の発生を効果的に低減することが可能となる。
【実施例２】
【００１６】
本発明の実施例２に係る半導体ウェハについて、図５を用いて説明する。図５は、実施例１の評価素子領域４０の断面図である。実施例２は、実施例１の評価素子領域に変更を加えた構成となっている。よって、評価素子領域４０以外については説明を省略する。
図５に示すように、実施例２に係る半導体ウェハ５００は、評価素子形成領域上に評価素子３０が形成される。評価素子３０上には、層間絶縁膜５０１を介して最下層メタル３１が形成される。最下層メタル３１上には層間絶縁膜５０２を介して中間メタル３２が形成される。層間絶縁膜５０２及び中間メタル３２上には層間絶縁膜５０３が形成される。なお、図示しないが、必要に応じて絶縁膜５０３上に保護膜等が形成される。
【００１７】
半導体ウェハ５００の素子形成領域４０の表面が、層間絶縁膜５０３の上面に相当する。場合によっては、保護膜の上面に相当する。半導体ウェハ５００の素子形成領域４０の表面よりも中間メタル３２の上面は低い所に位置する。実施例１の最上層メタル３３に相当するメタルは実施例２では、存在しない。なお、実施例１で形成されていた最上層メタル３３の位置は、層間絶縁膜５０３上である。実施例２では、中間メタル３２が層間絶縁膜５０３から露出されていることが最大の特徴である。中間メタル３２の露出は層間絶縁膜５０３のエッチングによって実現される。よって、実施例１の測定パッド７０に相当するのが中間メタル３２となる。実施例１と比べて、半導体ウェハ５００の表面に対して、測定パッド７０に相当する中間メタル３２が低いところに位置するため、例えバリ（メタル剥がれ）が発生したとしてもインナーリードや配線とショートする可能性を低減することが可能となる。また、実施例１の構造と組み合わせることで、バリ（メタル剥がれ）の発生の低減と、低確率の発生が起きた場合でも良品の半導体チップの製造が可能となる。
【００１８】
なお、実施例２の変形例として、最下層メタル３１が露出する構造も考えられる。評価素子３０上に層間絶縁膜５０１を介して最下層メタル３１が形成され、層間絶縁膜５０１及び最下層メタル３１上には、層間絶縁膜５０２、５０３が形成される。最下層メタル３１は、層間絶縁膜５０２、５０３から露出されている。最下層メタル３１が測定パッド７０相当となる。半導体ウェハ５００の素子形成領域４０の表面より最下層メタル３１の上面は低い位置に位置する。実施例２に比べて最下層メタル３１の上面から半導体ウェハ５００の表面までの距離が長くなったため、いっそう、インナーリードや配線とショートする可能性を低減することが可能となる。
【図面の簡単な説明】
【００１９】
【図１】本発明の実施例１における半導体ウェハの上面図である。
【図２】図１におけるＡ部の拡大図である。
【図３】図２におけるＢ部の測定パッドの拡大図である。
【図４】図３（ａ）の測定パッドにおけるＣ部の斜視図である。
【図５】本発明の実施例２における断面図である。
【符号の説明】
【００２０】
１０            半導体チップ
２０            チップ領域
３０            評価素子
４０            評価素子形成領域
５０            切除領域
６０            残留領域
７０            測定パッド
１００            半導体ウェハ
【図１】
2008085043.tif 000003
【図２】
2008085043.tif 000004
【図３】
2008085043.tif 000005
【図４】
2008085043.tif 000006
【図５】
2008085043.tif 000007