(57)【要約】【課題】製造プロセスなどに依存することなく、安定した高精度なサンプリングクロックを生成する。【解決手段】遅延段検出回路１４は、位相検出部１３の位相検出結果から、デジタル可変遅延ライン１２の出力信号が基本クロックＣＬＫｒｅｆから１周期遅延するバッファの遅延段数を検出する。遅延段数選定部２１は、遅延段検出回路１４が検出した最新の検出結果と過去の任意の回数分の検出結果との差を算出し、設定された遅延段数以下の際に最新の検出結果を出力する。位相／遅延段数変換部１５は、入力された位相遅延の設定信号と使用検出遅延段数保持部２２の遅延段数のデータとから、位相遅延に必要なバッファの遅延段数を算出し、遅延設定データとして算出し、デジタル可変遅延ライン１１1 〜１１n は、遅延設定データに基づいて遅延したサンプリング信号を生成する。【選択図】図２
2008277912.tif 000002
【特許請求の範囲】
【請求項１】
直列接続された複数の遅延素子と、任意の前記遅延素子の接続点から信号を選択するセレクタとを備え、遅延設定データに基づいて基本クロックを任意に遅延させ、サンプリング信号として出力する１以上の遅延回路と、
直列接続された複数の遅延素子と、任意の前記遅延素子の接続点から信号を選択するセレクタとを備え、検出用遅延設定データに基づいて、前記基本クロックを任意に遅延させ、検出用サンプリング信号として出力する検出用遅延回路と、
前記基本クロックと前記検出用遅延回路から出力された検出用サンプリング信号との位相差を検出し、その検出結果を出力する位相検出部と、
位相検出開始信号が入力された際に、前記位相検出部の検出結果から、前記検出用遅延回路から出力された検出用サンプリング信号が前記基本クロックよりも１周期分遅延する前記遅延素子の接続段数を検出する遅延段数検出回路と、
前記遅延段数検出回路が検出した遅延段数と外部入力される位相遅延の設定信号とから、位相遅延の設定信号で設定された位相遅延に必要な遅延素子の遅延段数を算出し、前記遅延回路に遅延設定データとして出力する遅延制御部とを有したクロック発生部を備えたことを特徴とする半導体集積回路装置。
【請求項２】
直列接続された複数の遅延素子と、任意の前記遅延素子の接続点から信号を選択するセレクタとを備え、遅延設定データに基づいて基本クロックを任意に遅延させ、サンプリング信号として出力する１以上の遅延回路と、
前記基本クロックを遅延させるクロック遅延回路と、
直列接続された複数の遅延素子と、任意の前記遅延素子の接続点から信号を選択するセレクタとを備え、検出用遅延設定データに基づいて、前記クロック遅延回路から出力された基本クロックを任意に遅延させ、検出用サンプリング信号として出力する検出用遅延回路と、
前記基本クロックと前記検出用遅延回路から出力された検出用サンプリング信号との位相差を検出し、その検出結果を出力する位相検出部と、
前記位相検出部の検出結果から、前記検出用遅延回路から出力された検出用サンプリング信号が前記基本クロックよりも１周期分遅延する前記遅延素子の接続段数を検出する遅延段数検出回路と、
前記遅延段数検出回路が検出した遅延段数から検出した遅延段数選定データと外部入力される位相遅延の設定信号とから、位相遅延の設定信号で設定された位相遅延に必要な遅延素子の遅延段数を算出し、前記遅延回路に遅延設定データとして出力する遅延制御部とを有したクロック発生部を備えたことを特徴とする半導体集積回路装置。
【請求項３】
請求項１または２記載の半導体集積回路装置において、
第１のサンプリングクロックに同期して、撮像素子から出力される信号レベルと基準電位である黒レベルとを交互にサンプリングし、その差電圧を取り出す差電圧検出部と、
第２のサンプリングクロックに同期して、前記差電圧検出部から出力された差電圧を増幅する差電圧増幅部と、
第３のサンプリングクロックに同期して、前記差電圧増幅部が増幅した差電圧をデジタル値に変換するＡ／Ｄ変換器とを備え、
前記クロック発生部は、
少なくとも前記第１〜第３のサンプリングクロックを生成することを特徴とする半導体集積回路装置。
【請求項４】
請求項１〜３のいずれか１項に記載の半導体集積回路装置において、
前記遅延制御部は、
前記遅延段数検出回路が検出した最新の遅延段数と過去に検出された任意の回数の遅延段数との差をそれぞれ検出し、それらの差が予め設定された任意の設定段数以下である場合、最新の遅延段数を遅延段数選定データとして出力し、それらの差が予め設定された任意の設定段数よりも多い場合に不正確な検出結果と判断し、１つ前に検出された遅延段数を遅延段数選定データとして出力する遅延段数選定部と、
前記遅延段数選定部から出力された遅延段数選定データと外部入力される位相遅延の設定信号とから、位相遅延の設定信号で設定された位相遅延に必要な遅延素子の遅延段数を算出し、前記遅延回路に遅延設定データとして出力する遅延設定部とよりなることを特徴とする半導体集積回路装置。
【請求項５】
請求項４記載の半導体集積回路装置において、
前記遅延制御部は、
外部入力されるタイミング入力信号に基づいて前記遅延段数検出回路に位相検出開始信号を出力する検出開始タイミング決定部を備え、
前記検出開始タイミング決定部に入力されるタイミング入力信号は、垂直同期信号であり、任意の回数の垂直同期信号が入力される毎に、１回の割合で前記タイミング入力信号を生成することを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置において用いられるサンプリングクロックの生成技術に関し、特に、デジタルカメラなどに用いられるサンプリング信号の生成に有効な技術に関する。
【背景技術】
【０００２】
たとえば、デジタルカメラなどにおけるサンプリングクロックの調整用として、ＤＬＬ（Ｄｅｌａｙ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路が用いられている。このＤＬＬ回路は、クロックの遅延時間を外部クロックの１周期分遅らせるように働くフィードバックループである。
【０００３】
ＤＬＬ回路のクロック遅延は、たとえば、遅延回路、位相比較器、および電圧制御部などから構成されている。このようなＤＬＬ回路において、入力となる基本クロックは遅延回路に入力され、制御電圧端子に与えられた制御電圧により、該基本クロックがある時間だけ遅延した遅延クロックとして出力される。
【０００４】
たとえば、制御電圧が上がると遅延時間は短くなり、制御電圧が下がると遅延時間が長くなる。そこで、フィードバックループにより制御電圧を制御し、ちょうど外部クロックの１周期分遅らせたところでフィードバックループが収束するよう設計される。
【０００５】
遅延時間を直接測定する手段はないため、１周期分遅れの検出を基本クロックおよび遅延クロックのライジングエッジ同士を位相比較器により位相比較することにより行う。すなわち、基本クロックに対してロックしたい遅延時間より遅延クロックが遅い場合にはＵＰパルスを、その逆の場合にはＤＯＷＮパルスを電圧制御部に与える。電圧制御部は、位相比較器の出力であるＵＰパルス、およびＤＯＷＮパルスに応じてアナログ電圧の制御電圧を作り出す。
【０００６】
そして、インバータ列で実現された遅延回路の各段の出力をそれぞれ取り出せるように構成することにより、微調整された高精度なクロック信号の生成が可能となり、該クロック信号をＣＣＤなどの撮像素子、ＣＤＳ（相関二重サンプリング）、ＰＧＡ（プログラマブルゲインアンプ）、Ａ／Ｄ変換器などのサンプリングクロックとして入力することにより、より高精細な画像情報の処理が可能となる。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところが、上記のようなＤＬＬ回路によるサンプリングクロックの生成技術では、次のような問題点があることが本発明者により見い出された。
【０００８】
すなわち、ＤＬＬ回路は、プロセス依存度が大きいため、半導体集積回路装置の設計ルールなどのプロセスルールが変わると、フィードバックループの特性などが大きく変わってしまうことになり、高精度なサンプリングクロックを生成することができず、画像処理などに悪影響が生じてしまう恐れがある。
【０００９】
また、プロセスルールが変わった際に、該プロセスルールに合わせたＤＬＬ回路の再設計を行うことも考えられるが、この再設計に伴い、設計コストや期間などが新たに必要となってしまうという問題がある。
【００１０】
本発明の目的は、製造プロセスなどに依存することなく、安定した高精度なサンプリングクロックを生成することのできる技術を提供することにある。
【００１１】
本発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１２】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１３】
本発明による半導体集積回路装置は、直列接続された複数の遅延素子と、任意の遅延素子の接続点から信号を選択するセレクタとを備え、遅延設定データに基づいて基本クロックを任意に遅延させ、サンプリング信号として出力する１以上の遅延回路と、直列接続された複数の遅延素子と、任意の遅延素子の接続点から信号を選択するセレクタとを備え、検出用遅延設定データに基づいて、基本クロックを任意に遅延させ、検出用サンプリング信号として出力する検出用遅延回路と、基本クロックと検出用遅延回路から出力された検出用サンプリング信号との位相差を検出し、その検出結果を出力する位相検出部と、位相検出開始信号が入力された際に、位相検出部の検出結果から、検出用遅延回路から出力された検出用サンプリング信号が基本クロックよりも１周期分遅延する遅延素子の接続段数を検出する遅延段数検出回路と、該遅延段数検出回路が検出した遅延段数と外部入力される位相遅延の設定信号とから、位相遅延の設定信号で設定された位相遅延に必要な遅延素子の遅延段数を算出し、遅延回路に遅延設定データとして出力する遅延制御部とを有したクロック発生部を備えたものである。
【００１４】
また、本願のその他の発明の概要を簡単に示す。
【００１５】
本発明による半導体集積回路装置は、直列接続された複数の遅延素子と、任意の遅延素子の接続点から信号を選択するセレクタとを備え、遅延設定データに基づいて基本クロックを任意に遅延させ、サンプリング信号として出力する１以上の遅延回路と、基本クロックを遅延させるクロック遅延回路と、直列接続された複数の遅延素子と、任意の遅延素子の接続点から信号を選択するセレクタとを備え、検出用遅延設定データに基づいて、クロック遅延回路から出力された基本クロックを任意に遅延させ、検出用サンプリング信号として出力する検出用遅延回路と、基本クロックと検出用遅延回路から出力された検出用サンプリング信号との位相差を検出し、その検出結果を出力する位相検出部と、該位相検出部の検出結果から、検出用遅延回路から出力された検出用サンプリング信号が基本クロックよりも１周期分遅延する遅延素子の接続段数を検出する遅延段数検出回路と、遅延段数検出回路が検出した遅延段数から検出した遅延段数選定データと外部入力される位相遅延の設定信号とから、位相遅延の設定信号で設定された位相遅延に必要な遅延素子の遅延段数を算出し、遅延回路に遅延設定データとして出力する遅延制御部とを有したクロック発生部を備えたものである。
【００１６】
また、本発明による半導体集積回路装置は、第１のサンプリングクロックに同期して、撮像素子から出力される信号レベルと基準電位である黒レベルとを交互にサンプリングし、その差電圧を取り出す差電圧検出部と、第２のサンプリングクロックに同期して、差電圧検出部から出力された差電圧を増幅する差電圧増幅部と、第３のサンプリングクロックに同期して、差電圧増幅部が増幅した差電圧をデジタル値に変換するＡ／Ｄ変換器とを備え、クロック発生部は、少なくとも第１〜第３のサンプリングクロックを生成するものである。
【００１７】
さらに、本発明による半導体集積回路装置は、前記遅延制御部が、遅延段数検出回路が検出した最新の遅延段数と過去に検出された任意の回数の遅延段数との差をそれぞれ検出し、それらの差が予め設定された任意の設定段数以下である場合、最新の遅延段数を遅延段数選定データとして出力し、それらの差が予め設定された任意の設定段数よりも多い場合に不正確な検出結果と判断し、１つ前に検出された遅延段数を遅延段数選定データとして出力する遅延段数選定部と、該遅延段数選定部から出力された遅延段数選定データと外部入力される位相遅延の設定信号とから、位相遅延の設定信号で設定された位相遅延に必要な遅延素子の遅延段数を算出し、遅延回路に遅延設定データとして出力する遅延設定部とよりなるものである。
【００１８】
さらに、本発明による半導体集積回路装置は、前記遅延制御部が、外部入力されるタイミング入力信号に基づいて遅延段数検出回路に位相検出開始信号を出力する検出開始タイミング決定部を備え、該検出開始タイミング決定部に入力されるタイミング入力信号は、垂直同期信号であり、任意の回数の垂直同期信号が入力される毎に、１回の割合でタイミング入力信号を生成するものである。
【発明の効果】
【００１９】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００２０】
（１）半導体集積回路装置の製造プロセスなどに変更があっても、安定したサンプリングクロックを高精度に生成することができる。
【００２１】
（２）また、上記（１）により、半導体集積回路装置の信頼性を向上させることができる。
【００２２】
（３）さらに、上記（１）により、半導体集積回路装置の設計コストを抑えることができる。
【発明を実施するための最良の形態】
【００２３】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２４】
（実施の形態１）
図１は、本発明の実施の形態１による画像前処理部の構成を示すブロック図、図２は、図１の画像前処理部に設けられたクロック発生部の構成を示すブロック図、図３は、図２のクロック発生部９の動作の一例を示すフローチャート、図４は、図２のクロック発生部による遅延段数の検出動作を示す説明図である。
【００２５】
本実施の形態１において、画像前処理部１は、たとえば、デジタルカメラシステムにおける画像前処理用半導体集積回路装置である。この画像前処理部１は、各画素から取り込んだ信号レベルと基準となる黒レベルとをそれぞれ交互にサンプリングし、それらを比較することにより信号レベルを決定する。
【００２６】
画像前処理部１は、図１に示すように、撮像素子２、ＣＤＳ（差電圧検出部）３、ＰＧＡ（差電圧増幅部）４、Ａ／Ｄ変換器５、ロジック回路６、タイミング発生器７、ＤＳＰ８、ならびにクロック発生部９から構成される。
【００２７】
これらＣＤＳ３、ＰＧＡ４、Ａ／Ｄ変換器５、ロジック回路６、およびクロック発生部９などは、１チップ化した半導体集積回路装置などによって構成するようにしてもよい。
【００２８】
撮像素子２は、たとえばＣＣＤやＣＭＯＳセンサなどからなり、レンズによって結像した映像を電圧信号に変換する。この撮像素子２は、基準となる黒レベルと取り込んだ信号レベルとを交互に出力する。
【００２９】
撮像素子２には、ＣＤＳ３が接続されている。ＣＤＳ３は、相関二重サンプリング回路であり、撮像素子２から出力される黒レベルと信号レベルとをクロック発生部９から出力される第１のサンプリングクロックとなる黒レベルサンプリングクロックＳＰＢＬＫ、同じく第１のサンプリングクロックとなる信号サンプリングクロックＳＰＳＩＧに同期してサンプリングし、その差信号を出力する。
【００３０】
ＣＤＳ３が検出した差信号は、ＰＧＡ４で増幅し、Ａ／Ｄ変換器５でデジタル値に変換して出力される。このＡ／Ｄ変換器５には、ＤＳＰ８が接続されている。ＤＳＰ８は、Ａ／Ｄ変換器５から出力されたデジタルデータを処理する。
【００３１】
ロジック回路６には、クロック発生部９が接続されている。このロジック回路６からは、位相遅延の設定信号が出力される。また、タイミング発生器７には、クロック発生部９が接続されている。このタイミング発生器７は、外部入力された外部クロックから、クロック発生部９に供給する基本クロックＣＬＫｒｅｆを生成して出力する。
【００３２】
クロック発生部９は、後述するタイミング入力信号に基づいて、入力された基本クロックから、ＣＤＳ３に供給する信号サンプリングクロックＳＰＳＩＧ、黒レベルサンプリングクロックＳＰＢＬＫ、および撮像素子２に供給するサンプリング信号、ＰＧＡ４に供給する第２のサンプリングクロックとなるサンプリング信号、およびＡ／Ｄ変換器５に供給する第３のサンプリングクロックとなるサンプリング信号をそれぞれ生成する。
【００３３】
図２は、クロック発生部９の構成例を示すブロック図である。
【００３４】
クロック発生部９は、図示するように、制御部１０、デジタル可変遅延ライン１１1 〜１１n 、デジタル可変遅延ライン１２、位相検出部１３、および遅延段数検出回路１４から構成されている。
【００３５】
遅延制御部となる制御部１０は、遅延段数の検出結果からデジタル可変遅延ライン１１1 〜１１n の遅延段数の設定を行う。遅延回路であるデジタル可変遅延ライン１１1 〜１１n は、入力された基本クロックＣＬＫｒｅｆを遅延し、ＣＤＳ３に供給する信号サンプリングクロックＳＰＳＩＧ、黒レベルサンプリングクロックＳＰＢＬＫ、および撮像素子２やＡ／Ｄ変換器５に供給するサンプリング信号として供給される。
【００３６】
デジタル可変遅延ライン１１1 〜１１n は、遅延素子となる直列接続された複数のバッファとセレクタからなり、制御部１０に設定された遅延設定データに基づいて、任意のバッファの出力部からの遅延クロックを選択し、出力信号として出力する。
【００３７】
検出用遅延回路であるデジタル可変遅延ライン１２は、遅延段数検出回路１４から出力される検出用遅延段数設定信号に応じて、検出用信号となる入力された基本クロックＣＬＫｒｅｆを遅延する。このデジタル可変遅延ライン１２も、デジタル可変遅延ライン１１1 〜１１n と同様に、直列接続された複数のバッファとセレクタとからなる。
【００３８】
位相検出部１３は、デジタル可変遅延ライン１２から出力される出力信号と基本クロックＣＬＫｒｅｆとの位相差を検出し、検出信号として出力する。遅延段数検出回路１４は、デジタル可変遅延ライン１２から出力される出力信号が検出基準信号となる基本クロックＣＬＫｒｅｆよりも１周期分遅延する遅延段数を検出する。
【００３９】
また、制御部１０は、位相／遅延段数変換部１５、遅延設定部１６、フィードバックタイミング決定部１７、検出開始タイミング決定部１８、検出期間終了検出部１９、検出遅延段数保持部２０、遅延段数選定部２１、ならびに使用検出遅延段数保持部２２から構成されている。
【００４０】
位相／遅延段数変換部１５は、ロジック回路６から出力される位相遅延の設定信号と使用検出遅延段数保持部２２に格納された遅延段数の検出結果からデジタル可変遅延ライン１１1 〜１１n に設定する遅延設定データを算出する。
【００４１】
位相／遅延段数変換部１５には、遅延設定部１６が接続されている。この遅延設定部１６は、たとえば、レジスタからなり、位相／遅延段数変換部１５から出力された遅延設定データを格納する。
【００４２】
遅延設定部１６には、デジタル可変遅延ライン１１1 〜１１n がそれぞれ接続されており、デジタル可変遅延ライン１１1 〜１１n は、遅延設定部１６に設定された遅延設定データに応じて遅延を微調整した出力信号を出力する。
【００４３】
フィードバックタイミング決定部１７は、遅延設定部１６がデータを取り込む際のタイミング信号を生成して出力し、検出開始タイミング決定部１８は、遅延段数検出回路１４が遅延段数を検出する際の開始タイミングを示すタイミング信号を生成する。
【００４４】
これらフィードバックタイミング決定部１７、および検出開始タイミング決定部１８は、タイミング入力信号に基づいてタイミング信号を生成する。このタイミング入力信号は、たとえば、信号処理用半導体集積回路装置から出力される垂直同期信号などを用いる。
【００４５】
検出期間終了検出部１９は、遅延段数検出回路１４が遅延段数の検出を終了したことを検出し、取り込みタイミング信号として検出遅延段数保持部２０、ならびに遅延段数選定部２１に出力する。
【００４６】
検出遅延段数保持部２０は、たとえば、レジスタからなり、遅延段数検出回路１４による遅延段数の検出結果を検出期間終了検出部１９から出力された取り込みタイミング信号に同期して格納する。この検出遅延段数保持部２０には、遅延段数検出回路１４が検出した遅延段数の検出結果が任意の回数分格納される。
【００４７】
遅延段数選定部２１は、前記した取り込みタイミング信号に同期して、検出遅延段数保持部２０に格納された任意の回数分の検出結果を取り込み、遅延段数検出回路１４が検出した最新の遅延段数の検出結果が正しいか否かを判定し、検出結果が正しい場合には、その結果を使用検出遅延段数保持部２２に出力する。使用検出遅延段数保持部２２は、たとえば、レジスタからなり、遅延段数選定部２１から出力された検出結果を格納する。
【００４８】
次に、本実施の形態によるクロック発生部９の動作について、図３のフローチャートを用いて説明する。
【００４９】
まず、検出開始タイミング決定部１８にタイミング入力信号が入力されると、該検出開始タイミング決定部１８は、位相検出開始信号を遅延段数検出回路１４に出力する（ステップＳ１０１）。
【００５０】
ここで、タイミング入力信号が前述したように垂直同期信号である場合、検出開始タイミング決定部１８は、該タイミング入力信号が入力される毎に位相検出開始信号を出力するのではなく、たとえば、数回のタイミング入力信号に１回の割合でタイミング入力信号を出力するものとする。
【００５１】
位相検出開始信号が入力されると、遅延段数検出回路１４は、ビジー信号を検出期間終了検出部１９に出力するとともに、位相検出部１３からの位相検出結果を受けて該デジタル可変遅延ライン１２から出力される出力信号が検出用基準信号となる基本クロックＣＬＫｒｅｆから１周期分遅延するようにデジタル可変遅延ライン１２に検出用遅延段数設定信号を出力して調整し、その時のデジタル可変遅延ライン１２におけるバッファの遅延段数を検出する（ステップＳ１０２）。
【００５２】
ここで、ステップＳ１０２の処理でのデジタル可変遅延ライン１２、位相検出部１３、および遅延段数検出回路１４によるバッファの遅延段数の検出について、図４を用いて説明する。
【００５３】
図４の左側の上方から下方には、基本クロックＣＬＫｒｅｆ、デジタル可変遅延ライン１２から出力される遅延段数が０段〜ｄ段までの出力信号の信号タイミングをそれぞれ示しており、中央部には、その時の位相検出部１３の位相比較結果を示し、その右側には、遅延段数検出回路１４の遅延段数を検出する際の算出式を示している。
【００５４】
図示するように、遅延段数検出回路１４は、デジタル可変遅延ライン１２に対して検出用遅延段数設定信号を出力し、デジタル可変遅延ライン１２のバッファ遅延段数を０段から順に１段ずつ増加させていく。
【００５５】
そして、位相検出部１３の出力信号（位相検出結果）が最初にＨｉ信号からＬｏ信号に変化した時の遅延段数（図４、遅延段数ａ段）と、その次に位相検出部１３の出力信号がＨｉ信号からＬｏ信号に変化した時の遅延段数（図４、遅延段数ｄ段）との遅延段数の差を１周期分の遅延段数の検出結果（図４、ｄ段−ａ段）として検出遅延段数保持部２０に出力する。
【００５６】
続いて、図３において、遅延段数の検出が終了すると、遅延段数検出回路１４は、検出期間終了検出部１９に対するビジー信号の出力を停止する。これにより、検出期間終了検出部１９は、検出遅延段数保持部２０、および遅延段数選定部２１に取り込みタイミング信号をそれぞれ出力し、検出遅延段数保持部２０は、遅延段数検出回路１４が検出した遅延段数の検出結果を取り込む（ステップＳ１０３）。
【００５７】
そして、遅延段数選定部２１は、遅延段数検出回路１４が検出した最新の検出結果と過去に検出された任意の回数分の検出結果とを比較し、最新の検出結果の遅延段数と過去に検出された検出結果の遅延段数との差が予め設定された遅延段数以下にそれぞれなっていれば、最新の検出結果は正確であると判断し、最新の検出結果を使用検出遅延段数保持部２２に出力する（ステップＳ１０４）。
【００５８】
また、最新の検出結果と過去に検出された検出結果とが予め設定された遅延段数よりも多い場合には、その最新の検出結果が、たとえば、電源電圧変動などの影響を受けた不正確な検出結果の可能性があるので、過去に検出された検出結果（たとえば、）１回前に検出された遅延段数）を使用検出遅延段数保持部２２に出力する。
【００５９】
さらに、ここでは、最新の検出結果と過去に検出された検出結果との差が予め設定された遅延段数よりも多いか少ないかで判断しているが、たとえば、遅延段数選定部２１は、最新の検出結果と過去に検出された検出結果との平均値を算出し、その算出結果を遅延段数として出力するようにしてもよい。
【００６０】
その後、使用検出遅延段数保持部２２は、遅延段数選定部２１から出力された遅延段数のデータを格納する。そして、位相／遅延段数変換部１５は、ロジック回路６から出力された位相遅延の設定信号と使用検出遅延段数保持部２２に格納された遅延段数のデータとから、位相遅延の設定信号で設定された位相遅延に必要なバッファの遅延段数を算出して出力し（ステップＳ１０５）、遅延設定部１６にその算出結果が格納される。
【００６１】
その後、フィードバックタイミング決定部１７にタイミング入力信号が入力されると、該フィードバックタイミング決定部１７は、タイミング信号を遅延設定部１６に出力する（ステップＳ１０６）。
【００６２】
この場合も、検出開始タイミング決定部１８と同様に、タイミング入力信号が前述したように垂直同期信号である場合、フィードバックタイミング決定部１７は、該タイミング入力信号が入力される毎に位相検出開始信号を出力するのではなく、たとえば、数回のタイミング入力信号に１回の割合でタイミング入力信号を出力するものとする。
【００６３】
また、タイミング入力信号として垂直同期信号を用いることにより、画像切り替わりブランキング期間に遅延段数の算出結果が更新されるので、遅延時間変更による画像への影響を大幅に抑えることができる。
【００６４】
遅延設定部１６は、フィードバックタイミング決定部１７から出力されたタイミング信号を受けて、格納されているバッファの遅延段数の算出結果をデジタル可変遅延ライン１１1 〜１１n に出力する（ステップＳ１０７）。
【００６５】
これにより、各々のデジタル可変遅延ライン１１1 〜１１n のバッファ遅延段数が更新され、最適なタイミングの遅延信号がデジタル可変遅延ライン１１1 〜１１n からそれぞれ出力され、ＣＤＳ３に供給する信号サンプリングクロックＳＰＳＩＧ、黒レベルサンプリングクロックＳＰＢＬＫ、および撮像素子２やＡ／Ｄ変換器５のサンプリング信号として供給される。
【００６６】
それにより、本実施の形態１によれば、各種サンプリング信号を生成するデジタル可変遅延ライン１１1 〜１１n とは別に、遅延段数検出用のデジタル可変遅延ライン１２を設けたことにより、遅延段数検出に必要な遅延段数変更の処理を実動作中に行うことができる。
【００６７】
また、電源電圧の変動などによる短期的な遅延変動には対応せず、温度や電圧などで少しずつ遅延量が変化していく場合に対して遅延段数を補正することができるので、高精度なサンプリング信号を生成することができる。
【００６８】
さらに、プロセス依存度が小さくなるので、画像前処理部１のプロセス変更があった場合でも、クロック発生部９の再設計などが不要となり、低コストで、高精度なサンプリング信号を生成することができる。
【００６９】
（実施の形態２）
図５は、本発明の実施の形態２によるクロック発生部の構成例を示すブロック図、図６は、図５のクロック発生部によるバッファの遅延段数の検出動作を示す説明図、図７は、本発明者が検討したクロック発生部に遅延回路が設けられていない場合の位相検出の一例を示す説明図、図８は、図５のクロック発生部による位相検出例を示す説明図である。
【００７０】
本実施の形態２において、画像前処理部１は、前記実施の形態１（図１）と同様に、撮像素子２、ＣＤＳ（差電圧検出部）３、ＰＧＡ（差電圧増幅部）４、Ａ／Ｄ変換器５、ロジック回路６、タイミング発生器７、ＤＳＰ８、ならびにクロック発生部９から構成されている。
【００７１】
また、クロック発生部９は、図５に示すように、制御部１０、デジタル可変遅延ライン１１1 〜１１n 、デジタル可変遅延ライン１２、位相検出部１３、および遅延段数検出回路１４からなる前記実施の形態１の構成に、新たに遅延回路２３が新たに設けられた構成となっている。
【００７２】
制御部１０は、位相／遅延段数変換部１５、遅延設定部１６、フィードバックタイミング決定部１７、検出開始タイミング決定部１８、検出期間終了検出部１９、検出遅延段数保持部２０、遅延段数選定部２１、ならびに使用検出遅延段数保持部２２から構成されており、これも前記実施の形態１と同様である。
【００７３】
遅延回路２３は、基本クロックＣＬＫｒｅｆを遅延する。この遅延回路２３に遅延された基本クロックＣＬＫｒｅｆは、位相検出部１３に入力されるように接続されている。遅延回路２３は、遅延段数検出回路１４を介して出力される遅延段数が０段のときの出力信号よりも基本クロックＣＬＫｒｅｆの位相が遅くなるように基本クロックＣＬＫｒｅｆを遅延する。
【００７４】
位相検出部１３は、デジタル可変遅延ライン１２から出力される出力信号と遅延回路２３に遅延された基本クロックＣＬＫｒｅｆとの位相差を検出し、検出信号として出力する。クロック発生部９において、その他の接続構成は、実施の形態１と同様となっている。
【００７５】
図６は、デジタル可変遅延ライン１２、遅延回路２３、位相検出部１３、および遅延段数検出回路１４によるバッファの遅延段数の検出動作を示す説明図である。
【００７６】
図６の左側の上方から下方には、遅延回路２３に遅延された基本クロックＣＬＫｒｅｆ、デジタル可変遅延ライン１２から出力される遅延段数が０段〜ｄ段までの出力信号の信号タイミングをそれぞれ示しており、中央部には、その時の位相検出部１３の位相比較結果を示し、その右側には、遅延段数検出回路１４の遅延段数を検出する際の算出式を示している。
【００７７】
この場合、遅延段数検出回路１４は、デジタル可変遅延ライン１２に対して検出用遅延段数設定信号を出力し、デジタル可変遅延ライン１２のバッファ遅延段数を０段から順に１段ずつ増加させていく。
【００７８】
そして、位相検出部１３の出力信号（位相検出結果）が最初にＨｉ信号からＬｏ信号に変化した時の遅延段数（図６、遅延段数ａ段）と、その次に位相検出部１３の出力信号がＨｉ信号からＬｏ信号に変化した時の遅延段数（図６、遅延段数ｄ段）との遅延段数の差を１周期分の遅延段数の検出結果（図４、ｄ段−ａ段）として検出遅延段数保持部２０に出力する。
【００７９】
遅延回路２３が設けられていない場合、位相検出部１３に入力される基本クロックＣＬＫｒｅｆとデジタル可変遅延ライン１２から出力される信号とはほぼ同じである。このように、位相検出部１３に入力される基本クロックＣＬＫｒｅｆとデジタル可変遅延ライン１２から出力される信号とはほぼ同じであればよいが、たとえば、図７に示すように、配線長の違いなどによる信号遅延が生じ、基本クロックＣＬＫｒｅｆよりもデジタル可変遅延ライン１２から出力され信号が遅延した場合には、その状態から、位相検出部１３の出力がＨｉ信号からＬｏ信号に遷移するまでに（遅延段数ａ段）、より多くのバッファ遅延段数が必要となってしまう。
【００８０】
そこで、遅延回路２３を設けて、基本クロックＣＬＫｒｅｆがデジタル可変遅延ライン１２から出力され信号よりも確実に遅延するように調整することにより、図８に示すように、遅延段数ａ段となるまでのバッファ遅延段数を少なくすることができる。
【００８１】
それにより、本実施の形態２では、配線遅延などによる信号遅延が生じても、位相検出の時間をより短縮化することができる。
【００８２】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【００８３】
本発明は、デジタルカメラなどに用いられる高精度なサンプリングクロックの生成技術に適している。
【図面の簡単な説明】
【００８４】
【図１】本発明の実施の形態１による画像前処理部の構成を示すブロック図である。
【図２】図１の画像前処理部に設けられたクロック発生部の構成を示すブロック図である。
【図３】図２のクロック発生部の動作の一例を示すフローチャートである。
【図４】図２のクロック発生部による遅延段数の検出動作を示す説明図である。
【図５】本発明の実施の形態２によるクロック発生部の構成例を示すブロック図である。
【図６】図５のクロック発生部によるバッファの遅延段数の検出動作を示す説明図である。
【図７】本発明者が検討したクロック発生部に遅延回路が設けられていない場合の位相検出の一例を示す説明図である。
【図８】図５のクロック発生部による位相検出例を示す説明図である。
【符号の説明】
【００８５】
１  画像前処理部
２  撮像素子
３  ＣＤＳ
４  ＰＧＡ
５  Ａ／Ｄ変換器
６  ロジック回路
７  タイミング発生器
８  ＤＳＰ
９  クロック発生部
１０  制御部
１１1 〜１１n   デジタル可変遅延ライン
１２  デジタル可変遅延ライン
１３  位相検出部
１４  遅延段数検出回路
１５  位相／遅延段数変換部
１６  遅延設定部
１７  フィードバックタイミング決定部
１８  検出開始タイミング決定部
１９  検出期間終了検出部
２０  検出遅延段数保持部
２１  遅延段数選定部
２２  使用検出遅延段数保持部
２３  遅延回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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