(57)【要約】【課題】スーパージャンクション構造のトランジスタを高集積化する。【解決手段】第１導電型の第１の半導体層上に第２の半導体層をエピタキシャル成長により形成し、第２の半導体層に第１導電型及び第２導電型の少なくとも一方の導電型の不純物領域を形成する工程を複数回繰り返して第２の半導体層内に深さ方向に配列された複数の不純物領域を形成する。次いで、第２の半導体層に形成された深さ方向に配列された複数の不純物領域を熱拡散させることにより、第２の半導体層の深さ方向に隣接する不純物領域を結合させて第１のピラー層を形成する。第１のピラー層にその中心領域を深さ方向に貫通するトレンチを形成する。トレンチ内に第１のピラー層と異なる導電型の半導体材料を埋め込むことにより第２のピラー層を形成する。。【選択図】図１
2008294109.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の第１の半導体層と、
前記第１の半導体層上に形成され第１導電型ピラー層及び第２導電型ピラー層を面方向に交互に形成してなるドリフト層と、
前記ドリフト層上に選択的に形成された第２導電型のベース層と、
前記ベース層内に選択的に形成された第１導電型のソース層と、
前記第１の半導体層に接続された第１の主電極と、
前記ベース層及びソース層に接続された第２の主電極と、
前記第１導電型ピラー層、ベース層及びソース層に絶縁膜を介して対向する制御電極と
を有する半導体装置において、
前記第１導電型ピラー層及び第２導電型ピラー層の一方は、不純物の打込み及び拡散により形成され、
前記第1導電型ピラー層及び第２導電型ピラー層の他方は、前記不純物の打込み及び拡散により形成されたピラー層を深さ方向に貫通するように形成されたトレンチ内に埋め込み形成されたものである
ことを特徴とする半導体装置。
【請求項２】
第１導電型の第１の半導体層上に第２の半導体層をエピタキシャル成長により形成する工程、及び前記第２の半導体層に第１導電型及び第２導電型の少なくとも一方の導電型の不純物領域を形成する工程を複数回繰り返して前記第２の半導体層内に深さ方向に配列された複数の不純物領域を形成する工程と、
前記第２の半導体層に形成された深さ方向に配列された複数の不純物領域を熱拡散させることにより、前記第２の半導体層の深さ方向に隣接する不純物領域を結合させて第１のピラー層を形成する工程と、
前記第１のピラー層にその中心領域を深さ方向に貫通するトレンチを形成する工程と、
前記トレンチ内に前記第１のピラー層と異なる導電型の半導体材料を埋め込むことにより第２のピラー層を形成する工程と
を備えたことを特徴とする半導体装置の製造方法。
【請求項３】
前記第２の半導体層は、前記第１のピラー層と異なる導電型であり、
前記第１のピラー層を形成する工程は、面方向に隣接する前記第１のピラー層間に、前記第２の半導体層である前記第１のピラー層とは異なる導電型の第３のピラー層を形成する工程である
ことを特徴とする請求項２記載の半導体装置の製造方法。
【請求項４】
面方向に隣接する前記第１のピラー層間に前記第２の半導体層を深さ方向に貫通するトレンチを形成する工程と、
この工程で形成されたトレンチ内に前記第１のピラー層と異なる導電型の半導体材料を埋め込むことにより第３のピラー層を形成する工程と
を更に備えたことを特徴とする請求項２記載の半導体装置の製造方法。
【請求項５】
前記不純物領域を形成する工程は、第１導電型の不純物領域と第２導電型の不純物領域とを面方向に交互に形成する工程であり、
前記第１のピラー層を形成する工程は、第１導電型の第１のピラー層と第２導電型の第１のピラー層を面方向に交互に形成する工程であり、
前記第２のピラー層を形成する工程は、前記第１導電型の第１のピラー層内に第２導電型の第２のピラー層を埋め込み形成すると共に、第２導電型の第１のピラー層内に第１導電型の第２のピラー層を埋め込み形成する工程である
ことを特徴とする請求項２記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の製造方法に関するものであり、特に、高耐圧構造の電力用の半導体装置及び半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
近年のパワーエレクトロニクス分野における電源機器の小型化・高性能化への要求を受けて、パワー半導体素子では、高耐圧化・大電流化とともに、低損失化・高速化に対する性能改善が注力されている。その中で、パワーＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）は、その高速スイッチング性能のため、スイッチング電源分野などでキーデバイスとして定着している。
【０００３】
ＭＯＳＦＥＴは多数キャリアデバイスであるため、少数キャリア蓄積時間がなくスイッチングが速いという利点を有する。しかし、この反面、伝導度変調がないために高耐圧素子では、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）などのバイポーラ素子と比べるとオン抵抗の面で不利になる。これは、ＭＯＳＦＥＴにおいて高い耐圧を得るためには、ｎ型ベース層を厚くし不純物濃度も低くする必要があるため、高耐圧の素子ほどＭＯＳＦＥＴのオン抵抗が増大することに起因する。
【０００４】
パワーＭＯＳＦＥＴのオン抵抗は、伝導層（Ｎ型ドリフト層）部分の電気抵抗に大きく依存する。そして、このＮ型ドリフト層の電気抵抗を決定する不純物濃度は、Ｐ型ベースとＮ型ドリフト層とにより形成されるＰＮ接合の耐圧に対応し、上限を有している。従って、素子耐圧とオン抵抗にはトレードオフの関係が存在する。このトレードオフを改善することが低消費電力素子には重要となる。このトレードオフには素子の材料により決定されるため限界があり、この限界を越えることが既存のパワー素子を超える低オン抵抗素子の実現につながる。
【０００５】
この問題を解決するために、スーパージャンクション構造と呼ばれる、Ｎ型ドリフト層（Ｎ型ピラー層）にＰ型ドリフト層（Ｐ型ピラー層）を埋め込んだ構造が知られている。具体的には、特許文献１、２において、ドリフト層として、不純物濃度を高めたＮ型の領域とＰ型の領域とを交互に配置した並列ＰＮ層により形成され、オフ状態のときは、空乏化して耐圧を維持する構造の半導体装置が開示されている。
【０００６】
特許文献１、２に記載されている半導体装置において、Ｎ型ピラー層、Ｐ型ピラー層を形成する方法としては、Ｎ型半導体層をエピタキシャル成長により形成し、レジストパターンを形成し、Ｂ等をイオン注入することによりＰ型半導体領域を形成し、レジストパターンを除去する一連のプロセスを繰り返した後、熱拡散によりＰ型ピラー層、Ｎ型ピラー層を形成する方法が開示されている。
【０００７】
しかしながら、Ｐ型ピラー層、Ｎ型ピラー層は熱拡散により形成されるため、Ｐ型ピラー層、Ｎ型ピラー層の幅を狭めることには限界を有しており、この方法により、いわゆるスーパージャンクション構造の半導体素子を作製する場合において、高集積化には限界を有していた。
【０００８】
また、隣接する不純物領域からの熱拡散によりピラーが形成されるため、隣接するＰ型ピラー層、Ｎ型ピラー層に含まれるドーパントとの打ち消しあいにより、オン抵抗が増大するという弊害が生じていいた。
【特許文献１】特開２０００−４０８２２号
【特許文献２】特開２００１−１６８０３６号
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、いわゆるスーパージャンクション構造を有する半導体装置において、微細化及び高集積化を目的とする。
【課題を解決するための手段】
【００１０】
本発明の一の態様に係る半導体装置は、第１導電型の第１の半導体層と、前記第１の半導体層上に形成され第１導電型ピラー層及び第２導電型ピラー層を面方向に交互に形成してなるドリフト層と、前記ドリフト層上に選択的に形成された第２導電型のベース層と、前記ベース層内に選択的に形成された第１導電型のソース層と、前記第１の半導体層に接続された第１の主電極と、前記ベース層及びソース層に接続された第２の主電極と、前記第１導電型ピラー層、ベース層及びソース層に絶縁膜を介して対向する制御電極とを有する半導体装置において、前記第１導電型ピラー層及び第２導電型ピラー層の一方は、不純物の打込み及び拡散により形成され、前記第1導電型ピラー層及び第２導電型ピラー層の他方は、前記不純物の打込み及び拡散により形成されたピラー層を深さ方向に貫通するように形成されたトレンチ内に埋め込み形成されたものであることを特徴とする。
【００１１】
また、本発明の一の態様に係る半導体装置の製造方法は、第１導電型の第１の半導体層上に第２の半導体層をエピタキシャル成長により形成する工程、及び前記第２の半導体層に第１導電型及び第２導電型の少なくとも一方の導電型の不純物領域を形成する工程を複数回繰り返して前記第２の半導体層内に深さ方向に配列された複数の不純物領域を形成する工程と、前記第２の半導体層に形成された深さ方向に配列された複数の不純物領域を熱拡散させることにより、前記第２の半導体層の深さ方向に隣接する不純物領域を結合させて第１のピラー層を形成する工程と、前記第１のピラー層にその中心領域を深さ方向に貫通するトレンチを形成する工程と、前記トレンチ内に前記第１のピラー層と異なる導電型の半導体材料を埋め込むことにより第２のピラー層を形成する工程とを備えたことを特徴とする。
【発明の効果】
【００１２】
本発明は、いわゆるスーパージャンクション構造を有する半導体装置において、微細化及び高集積化することができる。
【発明を実施するための最良の形態】
【００１３】
〔第１の実施の形態〕
本発明における一実施の形態を以下に記載する。
【００１４】
図１は、本発明の第１の実施の形態に係るＳＪ（スーパージャンクション）ＭＯＳＦＥＴの概略構成を示す断面図であり、図２〜図１０は、同ＳＪＭＯＳＦＥＴを製造工程順に示した断面図である。なお、ここでは、第１、第２の導電型がそれぞれＮ型、Ｐ型であるとして、Ｐ型ベース層を持つＮチャネルＭＯＳＦＥＴを例に説明するが、第１、第２の導電型をそれぞれＰ型、Ｎ型としても良い。
【００１５】
図１に示すように、Ｎ＋型の半導体基板２１はドレイン層を形成する。この半導体基板２１上に、Ｎ−型の半導体層２２が形成され、更にその上に、Ｐ型ピラー層２６、Ｎ型ピラー層３０、Ｐ型ピラー層２６、Ｎ型ピラー層２７が、この順で半導体基板２１の主面方向に交互に配列されたＳＪ構造をなすドリフト層３１が形成されている。Ｐ型ピラー層２６の上には、Ｐ型ベース層３２が選択的に形成され、このＰ型ベース層３２の上層部にＮ型領域（ソース）３３，３５及びＰ型領域３４が選択的に形成されている。
【００１６】
ここで、Ｐ型ピラー層２６は、半導体層２２上に後述するエピタキシャル成長により形成されたＮ型半導体層２３内に、Ｂ等のＰ型不純物を注入する工程を繰り返し、最後に熱拡散により深さ方向に配列された複数の不純物領域を結合して形成されたものである。Ｎ型ピラー層２７は、隣接するＰ型ピラー層２６間に残ったＮ型半導体層２３である。また、Ｎ型ピラー層３０は、Ｐ型ピラー層２６内を深さ方向に貫通するように形成されたトレンチ内にエピタキシャル形成により埋め込み形成されたものである。
【００１７】
Ｎ型ピラー層２７，３０、Ｐ型ベース層３２及びＮ型領域３３，３５の上には、ゲート酸化膜３６を介してゲート電極３７が形成されている。ゲート電極３７は、層間絶縁膜３８により覆われている。その上には、ソース電極３９が形成されている。ソース電極３９は、Ｎ型領域３３，３５及びＰ型領域３４と接続されている。一方、半導体基板２１の下面には、ドレイン電極４０が形成されている。
【００１８】
次に、図２〜図１０を参照しながら、本実施の形態に係る半導体装置の製造方法について説明する。
【００１９】
最初に、図２に示すように、シリコン等の半導体に高濃度のＰ（リン）等がドープされているＮ＋型の半導体基板２１上に、エピタキシャル成長により、Ｐ等がドープされたＮ−型半導体層２２を形成する。
【００２０】
次に、図３に示すように、Ｐ等がドープされたＮ型半導体層２３をエピタキシャル成長により、約１０〔μｍ〕形成する。
【００２１】
次に、図４に示すように、Ｎ型半導体層２３の表面において、後にＰ型ピラーが形成される領域となる部分が開口しているレジストパターン２４を形成する。
【００２２】
次に、図５に示すように、Ｂ（ボロン）等をイオン注入することにより、Ｐ型半導体領域２５を形成する。
【００２３】
次に、図６に示すように、レジストパターン２４を除去する。
【００２４】
図３から図６のプロセス、即ち、Ｎ型半導体層２３をエピタキシャル成長により形成した後、レジストパターンを形成し、Ｂ等のイオン注入することによりＰ型半導体領域２５を形成し、レジストパターンを除去するといった、一連のプロセスを繰り返すことにより、図７に示すように、Ｎ型半導体層２３の内部に、Ｐ型半導体領域２５が深さ方向に沿って複数形成される。尚、これらの複数のＰ型半導体領域２５は、半導体基板２１に対し垂直に配列するように形成される。
【００２５】
この後、図８に示すように、熱処理を行なうことにより不純物であるＢ等を拡散させる。これにより、半導体基板２１に対し垂直に隣接するＰ型半導体領域２５同士は接合され、半導体基板２１に対し、垂直なＰ型ピラー層２６が形成される。これと同時にＰ型ピラー層２６とＰ型ピラー層２６との間にＮ型ピラー層２７が形成される。尚、この熱処理においては、半導体基板２１に対し、隣接するＰ型ピラー層２６同士が接触しないように、熱処理条件を調整し熱処理が行なわれる。
【００２６】
次に、図９に示すように、形成されたＰ型ピラー層２６内において、新たなＮ型ピラー層を形成するために、この領域に開口を有するレジストパターン２８を形成し、ＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎｅ  Ｅｔｃｈｉｎｇ）により、Ｎ−型半導体層２２の表面までエッチングを行ない、トレンチ２９を形成する。
【００２７】
次に、図１０に示すように、レジストパターン２８を除去した後、選択性エピタキシャル成長によりトレンチ２９の内部にのみＮ型半導体材料を埋め込むか、又は全面へのエピタキシャル成長により、トレンチ２９内部及び表面にＮ型半導体材料を堆積させた後、表面に堆積したＮ型半導体材料をＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈ）により除去する。これにより、新たなＮ型ピラー層３０が形成される。以上のプロセスにより、Ｐ型ピラー層２６、Ｎ型ピラー層３０、Ｐ型ピラー層２６、Ｎ型ピラー層２７が、基板の主面方向に交互に配列されたドリフト層３１が形成される。
【００２８】
この後、図１に示すように、本実施の形態における半導体装置が形成される。具体的には、Ｐ型ピラー層２６の表面近傍に、Ｂ等のイオン注入によりＰ型ベース層３２を形成し、更に、Ｐ型ベース層３２内に、Ｐ等のイオン注入によりＮ型領域３３、３５を形成すると共に、これらＮ型領域３３，３５の間にＢ等のイオン注入によりＰ型領域３４を形成する。この後更に、ゲート酸化膜３６、ゲート電極３７、層間絶縁膜３８、ソース電極３９を形成する。そして、半導体基板２１の裏面にはドレイン電極４０を形成する。
【００２９】
これにより、微細化及び高集積化されたスーパージャンクション構造の半導体装置を得ることができる。
【００３０】
本実施の形態では、熱拡散により形成されたＰ型ピラー層２６内にトレンチ形成技術によりＮ型ピラー層３０が形成され、Ｐ型ピラー層２６の間にＮ型ピラー層２７が形成される。これにより、Ｎ型ピラー層２７、３０とＰ型ピラー層２６とのピッチを狭めることができ、スーパージャンクション構造の半導体装置を高集積化することができる。
【００３１】
また、Ｎ型ピラー層３０は不純物の熱拡散により形成されるのではなく、エピタキシャル成長による埋め込みにより形成される。よって、Ｎ型ピラー層３０とＰ型ピラー層２６の境界面では、不純物が拡散により低濃度となるといったことはない。このため、ピラー間のピッチを狭めた場合であっても、オン抵抗の値の上昇度合いは低い。
【００３２】
図１１に、熱拡散のみによりピラーを形成する方法により作製したスーパージャンクション構造のＭＯＳトランジスタ（比較例）と、本実施の形態における製造方法により作製したスーパージャンクション構造のＭＯＳトランジスタ（実施例）について、ピラー間ピッチとオン抵抗の関係を示す。これより、同じピラー間ピッチにおいては、比較例よりも実施例の方がオン抵抗は低くなる。これは、実施例においては、本実施の形態に基づきＮ型ピラー層３０は、トレンチを形成した後、埋め込むことにより形成しているため、不純物拡散により形成する場合とは異なり、不純物濃度低下によりオン抵抗が高抵抗化しないためである。
【００３３】
以上より、本実施の形態におけるスーパージャンクション構造のＭＯＳトランジスタにおいては、オン抵抗を高抵抗化させることなく、高集積化することができる。
【００３４】
〔第２の実施の形態〕
次に、第２の実施の形態について説明する。本実施の形態は、半導体装置の別の製造方法に関するものである。
【００３５】
図１２に示すように、シリコン等の半導体に高濃度のＰ（リン）等がドープされているＮ＋型の半導体基板５１上に、エピタキシャル成長により、Ｐ等がドープされたＮ−型半導体層５２を形成し、更に、その上に、Ｎ−型又は不純物のドープされていないアンドープの半導体層５３をエピタキシャル成長により、約１０〔μｍ〕形成する。
【００３６】
次に、図１３に示すように、半導体層５３の表面において、後にＰ型ピラーが形成される領域となる部分が開口しているレジストパターン５４を形成する。
【００３７】
次に、図１４に示すように、Ｂ（ボロン）等をイオン注入することにより、Ｐ型半導体領域５５を形成する。
【００３８】
次に、図１５に示すように、レジストパターン５４を除去する。
【００３９】
図１２から図１５のプロセス、即ち、半導体層５３をエピタキシャル成長により形成した後、レジストパターンを形成し、Ｂ等のイオン注入することによりＰ型半導体領域５５を形成し、レジストパターンを除去するといった、一連のプロセスを繰り返すことにより、図１６に示すように、半導体層５３の内部に、Ｐ型半導体領域５５が深さ方向に沿って複数形成される。尚、これらの複数のＰ型半導体領域５５は、半導体基板５１に対し垂直に配列するように形成される。
【００４０】
この後、図１７に示すように、熱処理を行なうことにより不純物であるＢ等を拡散させる。これにより、半導体基板５１に対し垂直に隣接するＰ型半導体領域５５同士は接合され、半導体基板５１に対し、垂直なＰ型ピラー層５６が形成される。尚、この熱処理においては、半導体基板５１に対し、隣接するＰ型ピラー層５６同士が接触しないように、熱処理条件を調整し熱処理が行なわれる。
【００４１】
次に、図１８に示すように、形成されたＰ型ピラー層５６内、及び、形成されたＰ型ピラー層５６の間において、新たなＮ型ピラー層を形成するため、この領域に開口を有するレジストパターン５８を形成し、ＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎｅ  Ｅｔｃｈｉｎｇ）により、Ｎ−型半導体層５２の表面までエッチングを行ない、トレンチ５９を形成する。
【００４２】
次に、図１９に示すように、レジストパターン５８を除去した後、選択性エピタキシャル成長によりトレンチ５９の内部にのみＮ型半導体材料を埋め込むか、又は全面へのエピタキシャル成長により、トレンチ５９内部及び表面にＮ型半導体材料を堆積させた後、表面に堆積したＮ型半導体材料をＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈ）により除去する。これにより、新たなＮ型ピラー層６０が形成される。以上のプロセスにより、Ｐ型ピラー層５６、Ｎ型ピラー層６０が、基板の主面方向に交互に配列されたドリフト層６１が形成される。
【００４３】
この後、図２０に示すように、本実施の形態における半導体装置が形成される。具体的には、Ｐ型ピラー層５６の表面近傍に、Ｂ等のイオン注入によりＰ型ベース層６２を形成し、更に、Ｐ型ベース層６２内に、Ｐ等のイオン注入によりＮ型領域６３、６５を形成すると共に、これらＮ型領域６３，６５の間にＢ等のイオン注入によりＰ型領域６４を形成する。この後更に、ゲート酸化膜６６、ゲート電極６７、層間絶縁膜６８、ソース電極６９を形成する。
【００４４】
これにより、微細化及び高集積化されたスーパージャンクション構造の半導体装置を得ることができる。
【００４５】
本実施の形態では、Ｎ型ピラー層６０は、熱拡散により形成されたＰ型ピラー層５６内及びＰ型ピラー層５６の間にトレンチ形成技術により形成されるため、Ｎ型ピラー層６０と、Ｐ型ピラー層５６のピッチを狭めることができる。これによりスーパージャンクション構造の半導体装置を高集積化することができる。
【００４６】
また、Ｎ型ピラー層６０は不純物の熱拡散により形成されるのではなく、エピタキシャル成長による埋め込みにより形成される。よって、Ｎ型ピラー層６０とＰ型ピラー層５６の境界面では、不純物が拡散により低濃度となるといったことはない。このため、ピラー間のピッチを狭めた場合であっても、オン抵抗の値の上昇度合いは低い。
【００４７】
以上より、スーパージャンクション構造のＭＯＳトランジスタにおいて、オン抵抗を高抵抗化させることなく、高集積化させることが可能となる。
【００４８】
尚、本実施の形態において、Ｎ型とＰ型を入れ替えても、同様の構造の半導体装置を製造することができる。具体的には、図２１に示すように、Ｎ＋型半導体基板７１上にＮ−型半導体層７２を形成したものの上に、Ｎ型ピラー層７６をＰ等の熱拡散により形成し、その後、Ｐ型ピラー層７７は、トレンチ開口を形成した後埋め込みにより形成する。この後、Ｐ型ピラー層７７の表面近傍に、Ｂ等のイオン注入によりＰ型ベース層８２を形成し、更に、Ｐ型ベース層８２内に、Ｂ等又はＰ等のイオン注入によりＮ型領域８３、８５、この間にＰ型領域８４を形成する。この後更に、ゲート酸化膜８６、ゲート電極８７、層間絶縁膜８８、ソース電極８９を形成することにより作製することができる。
【００４９】
〔第３の実施の形態〕
次に、第３の実施の形態について説明する。本実施の形態は、半導体装置の別の製造方法に関するものである。
【００５０】
図２２に示すように、シリコン等の半導体に高濃度のＰ（リン）等がドープされているＮ＋型の半導体基板１１１上に、エピタキシャル成長により、Ｐ等がドープされたＮ−型半導体層１１２を形成し、更に、その上に、Ｎ−型又は不純物のドープされていないアンドープの半導体層１１３をエピタキシャル成長により、約１０〔μｍ〕形成する。
【００５１】
次に、図２３に示すように、半導体層１１３の表面において、後にＰ型ピラーが形成される領域となる部分が開口しているレジストパターン１１４を形成する。
【００５２】
次に、図２４に示すように、Ｂ（ボロン）等をイオン注入することにより、Ｐ型半導体領域１１５を形成する。
【００５３】
次に、図２５に示すように、レジストパターン１１４を除去する。
【００５４】
次に、図２６に示すように、半導体層１１３の表面において、形成されたＰ型半導体領域１１５間であって、後にＮ型ピラーが形成される領域となる部分が開口しているレジストパターン１１６を形成する。
【００５５】
次に、図２７に示すように、Ｐ（ボロン）等をイオン注入することにより、Ｎ型半導体領域１１７を形成する。
【００５６】
次に、図２８に示すように、レジストパターン１１６を除去する。これにより、アンドープの半導体層１１３の表面近傍に、Ｐ型半導体領域１１５とＮ型半導体領域１１７とが交互に配列した状態で形成される。
【００５７】
この後、図２２から図２８のプロセス、即ち、半導体層５３をエピタキシャル成長により形成した後、Ｂ等のイオン注入することによりＰ型半導体領域１１５を形成し、Ｐ等のイオン注入することによりＮ型半導体領域１１７を形成するといった、一連のプロセスを繰り返すことにより、図２９に示すように、アンドープの半導体層１１３の内部に、Ｐ型半導体領域１１５及びＮ型半導体領域１１７が深さ方向に沿って複数形成される。尚、これらの複数のＰ型半導体領域１１５及びＮ型半導体領域１１７は、半導体基板１１１に対し略垂直に配列するように形成される。
【００５８】
この後、図３０に示すように、熱処理を行なうことにより不純物であるＢ等を拡散させる。これにより、半導体基板１１１に対し垂直に隣接するＰ型半導体領域１１５同士は接合され、半導体基板１１１に対し垂直なＰ型ピラー層１１８が形成される。同様に、半導体基板１１１に対し垂直に隣接するＮ型半導体領域１１７同士は接合され、半導体基板１１１に対し垂直なＮ型ピラー層１１９が形成される。
【００５９】
尚、この熱処理においては、半導体基板１１１に対し、水平に隣接するＰ型ピラー層１１８、Ｎ型ピラー層１１９同士が接触した後、各々の層において他の不純物が拡散しないように、熱処理条件を調整し熱処理が行なわれる。
【００６０】
次に、図３１に示すように、形成されたＰ型ピラー層１１８内、及びＮ型ピラー層１１９内において、新たなＮ型ピラー層及びＰ型ピラー層を形成するため、この部分に開口を有するレジストパターン１２０を形成し、ＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎｅ  Ｅｔｃｈｉｎｇ）により、Ｎ−型半導体層１１２の表面までエッチングを行ない、Ｐ型ピラー層１１８内のトレンチ１２１及び、Ｎ型ピラー層１１９内のトレンチ１２２を形成する。
【００６１】
次に、図３２に示すように、レジストパターン１２０を除去した後、選択性エピタキシャル成長によりＰ型ピラー層１１８の内部に形成されたトレンチ１２１の内部にのみＮ型半導体材料を埋め込むか、又は全面へのエピタキシャル成長により、トレンチ開口１２１の内部及び表面にＮ型半導体材料を堆積させた後、表面に堆積したＮ型半導体材料をＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈ）により除去する。これにより、新たなＮ型ピラー層１２３が形成される。この際、Ｎ型ピラー層１１９の内部に形成されたトレンチ１２２の内部にはレジスト等を形成し、Ｎ型半導体材料が堆積されない。
【００６２】
この後、上述のトレンチ１２２の内部に形成されているレジスト等を除去した後、選択性エピタキシャル成長によりトレンチ１２２の内部にのみＰ型半導体材料を埋め込むか、又は全面へのエピタキシャル成長により、トレンチ１２２の内部及び表面にＰ型半導体材料を堆積させた後、表面に堆積したＰ型半導体材料をＣＭＰにより除去する。
【００６３】
以上のプロセスにより、Ｐ型ピラー層１１８、Ｎ型ピラー層１２３、Ｐ型ピラー層１１８、Ｎ型ピラー層１１９、Ｐ型ピラー層１２４、Ｎ型ピラー層１１９と、Ｎ型ピラー層とＰ型ピラー層とが基板の主面方向に交互に配列されたドリフト層１２５が形成される。
【００６４】
この後、第１、第２の実施の形態と同様に、Ｐ型ピラー層１１８、１２４の表面近傍に、Ｂ等のイオン注入によりＰ型ベース層を形成し、更に、Ｐ型ベース層内に、Ｂ等又はＰ等のイオン注入により、Ｐ型領域とその両側にＮ型領域を形成する。この後更に、ゲート酸化膜、ゲート電極、層間絶縁膜、ソース電極を形成する。
【００６５】
これにより、微細化及び高集積化されたスーパージャンクション構造の半導体装置を得ることができる。
【００６６】
本実施の形態では、Ｎ型ピラー層１２３は、熱拡散により形成されたＰ型ピラー層１１８内に形成され、Ｐ型ピラー層１２４は、熱拡散により形成されたＮ型ピラー層１１９内に形成される。従って、Ｎ型ピラー層、Ｐ型ピラー層のピッチを狭めることができ、これによりスーパージャンクション構造の半導体装置を高集積化することができる。
【００６７】
また、Ｎ型ピラー層１２３及びＰ型ピラー層１２４は不純物の熱拡散により形成されるのではなく、エピタキシャル成長による埋め込みにより形成される。よって、Ｎ型ピラー層１２３とＰ型ピラー層１１８の境界面及び、Ｐ型ピラー層１２４とＰ型ピラー層１１９の境界面においては、不純物が拡散することにより濃度が低くなるといったことはない。このため、ピラー間のピッチを狭めた場合であっても、オン抵抗の値の上昇度合いは低い。
【００６８】
以上より、スーパージャンクション構造のＭＯＳトランジスタにおいて、オン抵抗を高抵抗化させることなく、高集積化させることが可能となる。
【００６９】
なお、以上述べた各実施の形態によれば、基板上にトレンチを形成した後にＰ型又はＮ型半導体を埋め込む手法よりも、Ｐ型又はＮ型ピラー層を不純物イオンの打込みと熱拡散とで形成し、その後トレンチを形成してＮ型又はＰ型半導体を埋め込むという手法を採用しているため、微細化と同時に深さ方向の不純物濃度分布の制御がし易いという利点がある。この利点を利用して、例えば、ソース・ドレイン端近傍における高電界集中を緩和するようにインプラドーズ量を制御してピラー層の上端及び下端での不純物濃度を他の部分よりも低下させるように不純物濃度分布の傾斜プロファイルを形成するということも容易である。これにより、ピラー層の表面のキャリア増加によるアバランシェ耐量を増加させて電界上昇のマージンを増加させることができる。更に、不純物濃度の傾斜プロファイルを形成することで、ＳＪ形成時のプロセスばらつきに起因したチャージアンバランスによる耐圧低下も抑制でき、耐圧マージンを向上させることも容易になる。
【００７０】
以上、上記実施の形態に開示されている複数の構成要件の適宜な組み合わせにより、種々の発明が形成可能である。例えば、実施の形態に示される全構成要素から幾つかの構成要素を削除してもよい。更に、異なる実施形態にわたる構成要件を適宜追加し組み合わせてもよい。
【図面の簡単な説明】
【００７１】
【図１】第１の実施の形態における半導体装置の断面図
【図２】第１の実施の形態における半導体装置の製造方法の工程図（１）
【図３】第１の実施の形態における半導体装置の製造方法の工程図（２）
【図４】第１の実施の形態における半導体装置の製造方法の工程図（３）
【図５】第１の実施の形態における半導体装置の製造方法の工程図（４）
【図６】第１の実施の形態における半導体装置の製造方法の工程図（５）
【図７】第１の実施の形態における半導体装置の製造方法の工程図（６）
【図８】第１の実施の形態における半導体装置の製造方法の工程図（７）
【図９】第１の実施の形態における半導体装置の製造方法の工程図（８）
【図１０】第１の実施の形態における半導体装置の製造方法の工程図（９）
【図１１】ピラー間ピッチと抵抗の相関図
【図１２】第２の実施の形態における半導体装置の製造方法の工程図（１）
【図１３】第２の実施の形態における半導体装置の製造方法の工程図（２）
【図１４】第２の実施の形態における半導体装置の製造方法の工程図（３）
【図１５】第２の実施の形態における半導体装置の製造方法の工程図（４）
【図１６】第２の実施の形態における半導体装置の製造方法の工程図（５）
【図１７】第２の実施の形態における半導体装置の製造方法の工程図（６）
【図１８】第２の実施の形態における半導体装置の製造方法の工程図（７）
【図１９】第２の実施の形態における半導体装置の製造方法の工程図（８）
【図２０】第２の実施の形態における半導体装置の製造方法の工程図（９）
【図２１】第２の実施の形態における別の半導体装置の構造図
【図２２】第３の実施の形態における半導体装置の製造方法の工程図（１）
【図２３】第３の実施の形態における半導体装置の製造方法の工程図（２）
【図２４】第３の実施の形態における半導体装置の製造方法の工程図（３）
【図２５】第３の実施の形態における半導体装置の製造方法の工程図（４）
【図２６】第３の実施の形態における半導体装置の製造方法の工程図（５）
【図２７】第３の実施の形態における半導体装置の製造方法の工程図（６）
【図２８】第３の実施の形態における半導体装置の製造方法の工程図（７）
【図２９】第３の実施の形態における半導体装置の製造方法の工程図（８）
【図３０】第３の実施の形態における半導体装置の製造方法の工程図（９）
【図３１】第３の実施の形態における半導体装置の製造方法の工程図（１０）
【図３２】第３の実施の形態における半導体装置の製造方法の工程図（１１）
【符号の説明】
【００７２】
２１・・・半導体基板、２２・・・Ｎ−型半導体層、２３・・・Ｎ型半導体層、２６・・・Ｐ型ピラー層、２７・・・Ｎ型ピラー層、３２・・・Ｐ型ベース層、３３・・・Ｎ型領域、３４・・・Ｐ型領域、３５・・・Ｎ型領域、３６・・・ゲート酸化膜、３７・・・ゲート電極、３８・・・層間絶縁膜、３９・・・ソース電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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