(57)【要約】【課題】複数の機能ブロックを有する半導体チップを含む半導体装置において、それぞれの機能ブロックと他の半導体チップとの通信が非効率的なため、通信速度が十分に得られない。【解決手段】特定の機能を実現するための単位回路である複数の第１機能ブロック２２を備える第１半導体チップ２０と、複数の第１機能ブロック２２のそれぞれに接続され、複数の第１機能ブロック２２のそれぞれから入出力を行う複数の第１通信経路１２と、第１半導体チップ２０を搭載したインターポーザ１０と、を備え、第１通信経路１２は、前記インターポーザを垂直に貫通する構成とする。【選択図】図２
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【特許請求の範囲】
【請求項１】
特定の機能を実現するための単位回路である複数の第１機能ブロックを備える第１半導体チップと、
前記複数の第１機能ブロックのそれぞれに接続され、前記複数の第１機能ブロックのそれぞれから入出力を行う複数の第１通信経路と、
前記第１半導体チップを搭載したインターポーザと、を備え、
前記第１通信経路は、前記インターポーザを垂直に貫通することを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第１半導体チップは、前記複数の第１機能ブロック間の通信経路を含むことを特徴とする半導体装置。
【請求項３】
請求項１または２に記載の半導体装置において、
前記インターポーザは、前記第１半導体チップと外部との間の通信経路である第２通信経路を更に含む半導体装置。
【請求項４】
請求項１乃至３いずれかに記載の半導体装置において、
前記インターポーザは、前記第１半導体チップに電力を供給する第１の電力供給経路を更に含む半導体装置。
【請求項５】
請求項１乃至４いずれかに記載の半導体装置において、
前記第１機能ブロックはプロセッサコアであり、
前記第１半導体チップは複数のプロセッサコアを備えるプロセッサチップであることを特徴とする半導体装置。
【請求項６】
請求項１乃至５いずれかに記載の半導体装置において、
前記インターポーザの前記第１半導体チップを搭載した面と反対側の面に第２半導体チップがさらに搭載され、
前記第１および第２半導体チップは、前記第１通信経路により互いに接続された半導体装置。
【請求項７】
請求項６に記載の半導体装置において、
前記第２半導体チップは特定の機能を実現するための単位回路である複数の第２機能ブロックを有し、
前記複数の第２機能ブロックは、それぞれ相異なる前記複数の第１機能ブロックと第１通信経路により、電気的に接続されていることを特徴とする半導体装置。
【請求項８】
請求項６に記載の半導体装置において、
前記第２半導体チップは複数の第２機能ブロックを有し、
前記複数の第２機能ブロックは、前記第１機能ブロックによって共有されることを特徴とする半導体装置。
【請求項９】
請求項７または８に記載の半導体装置において、
前記第２機能ブロックはメモリコアであり、
前記第２半導体チップは複数のメモリコアを備えるメモリチップであることを特徴とする半導体装置。
【請求項１０】
請求項９に記載の半導体装置において、
前記第２半導体チップは積層された複数のメモリチップからなることを特徴とする半導体装置。
【請求項１１】
請求項６乃至１０いずれかに記載の半導体装置において、
前記インターポーザは、前記第２半導体チップと外部との間の通信経路である第３通信経路を更に含む半導体装置。
【請求項１２】
請求項６乃至１１いずれかに記載の半導体装置において、
前記インターポーザは、前記第１半導体チップまたは前記第２半導体チップより外側まで延在している半導体装置。
【請求項１３】
請求項６乃至１２いずれかに記載の半導体装置において、
前記インターポーザは、前記第２半導体チップに電力を供給する第２の電力供給経路を更に含む半導体装置。
【請求項１４】
請求項１乃至１３いずれかに記載の半導体装置において、
前記インターポーザは、絶縁性材料からなる半導体装置。
【請求項１５】
請求項１乃至１４いずれかに記載の半導体装置において、
前記インターポーザには、能動素子が形成されていない半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
図７は、半導体装置を示すブロック図である。半導体装置１００においては、プロセッサチップ１１０とメモリチップ１２０とが、半導体パッケージの基板またはシステムボードに設けられた通信経路１３０を介して互いに接続されている。プロセッサチップ１１０は、いわゆるマルチコアプロセッサであり、複数のプロセッサコア１１２を含んでいる。
【０００３】
このようにマルチコアプロセッサ（プロセッサチップ１１０）が設けられた半導体装置１００には、複数のプロセッサコア１１２を並列的に動作させることにより、高いパフォーマンスを発揮することが期待される。
【０００４】
しかしながら、複数のプロセッサコア１１２は、プロセッサチップ１１０上に設けられた共通のＩＯ領域（不図示）から信号の入出力を行う。このため、複数のプロセッサコア１１２の並列動作にも関わらず、メモリチップ１２０との通信が効率的ではなく、本来の高速性が充分に発揮できず、半導体装置１００のパフォーマンスが制限されるという問題がある。さらに、半導体装置１００では、プロセッサチップ１１０とメモリチップ１２０との間の通信が、半導体パッケージの基板またはシステムボードに設けられた通信経路１３０を通じて行われる。そのため、プロセッサチップ１１０とメモリチップ１２０との間の通信距離が長くなってしまう。したがって、通信の遅延により、半導体装置１００のパフォーマンスが制限されるという問題がある。
【０００５】
かかる通信の遅延の問題に対して、図８に示すように、プロセッサコア１４２を含む半導体チップ１４０内にメモリ領域１４４を設けるという手法が考えられる。これにより、プロセッサコア１４２とメモリ領域１４４との間の通信速度を向上させることができる。ところが、この手法では、メモリ領域１４４が設けられた分だけ、半導体チップ１４０の面積が増大してしまう。また、メモリ領域１４４の容量を大きくしようとすれば、半導体チップ１４０の面積の一層の増大を招くため、メモリ領域１４４の容量を充分に確保することが困難である。また、複数のプロセッサコアを備えていたとしても、複数のプロセッサコアの並列動作による本来の高速性が充分に発揮できないという問題点も解決されない。
【０００６】
非特許文献１には、複数のプロセッサコアを有するプロセッサチップ上に、シリコン基板を貫通するビアを有するメモリチップをバンプにより積層接続した構造が示唆されている。これにより、各プロセッサコアに対して大容量のメモリを割り当てる事が可能になる。この場合、プロセッサコアとメモリチップとの通信はシリコン基板を貫通するビアを介することになる。この構成では、プロセッサコアとメモリとの通信が、メモリチップに形成された貫通ビア経由で行われる。メモリチップに形成された貫通ビアの側壁には、シリコンと電気的に絶縁するため、絶縁膜が形成される。このため、メモリチップ中（シリコン基板中）に形成された貫通ビアは寄生容量が大きく、通信の高速化が困難である。また、プロセッサからの通信経路の数を増やすためには、メモリチップ中の貫通ビアの数を増やさなければならない。さらには、貫通ビアの形成された領域にはトランジスタ等の素子を形成できないため、結果として単位メモリ容量あたりのメモリチップのコストが上昇するという問題もある。
【０００７】
なお、本発明に関連する先行技術文献としては、特許文献１〜４、非特許文献１、２が挙げられる。
【特許文献１】特開２００６−１９４３３号公報
【特許文献２】特開２００３−６０１５３号公報
【特許文献３】特開２００１−２４１５０号公報
【特許文献４】特開２００１−２４０８９号公報
【非特許文献１】http://techon.nikkeibp.co.jp/article/NEWS/20060927/121563/
【非特許文献２】http://japan.cnet.com/news/ent/story/0,2000056022,20254608,00.htm
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上述のように、複数のプロセッサコアを有するプロセッサチップを含む半導体装置においては、その並列動作による処理速度の大幅な向上が期待されるにも関わらず、プロセッサチップの各プロセッサコアとメモリチップとの充分な通信速度が得られていなかった。
【０００９】
また、複数の機能ブロックを有する半導体チップにおいても同様の問題点があった。つまり、複数の機能ブロックを有する半導体チップにおいて、共通のＩＯ領域しか持たないため他の半導体チップとの通信が効率的でないこと、それぞれの機能ブロックと他の半導体チップとの通信距離が長いことによる通信の遅延、他の半導体チップとの通信経路（貫通ビア等）の寄生容量による通信の遅延、といった問題があった。
【００１０】
本発明はかかる問題点を鑑み、複数の機能ブロックを有する半導体チップを含む半導体装置において、それぞれの機能ブロックと他の半導体チップとの通信速度を向上させることが可能な半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明による半導体装置は、特定の機能を実現するための単位回路である複数の第１機能ブロックを備える第１半導体チップと、前記複数の第１機能ブロックのそれぞれに接続され、前記複数の第１機能ブロックのそれぞれから入出力を行う複数の第１通信経路と、  前記第１半導体チップを搭載したインターポーザと、を備え、前記第１通信経路は、前記インターポーザを垂直に貫通することを特徴とする。
【００１２】
この半導体装置においては、第１半導体チップの複数の第１機能ブロックのそれぞれが、通信経路（第１の通信経路）に接続される。その通信経路は、第１半導体チップを搭載すするインターポーザを垂直に貫通する。このため、各機能ブロック間で並列に通信することができ、通信速度を向上させることが可能となる。さらに、通信経路（第１の通信経路）は、インターポーザを垂直に貫通するため、他のチップや外部端子との通信距離を短縮し、通信速度を向上させることが可能となる。
【００１３】
また、本発明による半導体装置では、前記第１半導体チップが前記複数の第１機能ブロック間の通信経路を含んでいてもよい。
【００１４】
また、本発明による半導体装置では、前記第１機能ブロックはプロセッサコアであり、前記第１半導体チップは複数のプロセッサコアを備えるプロセッサチップであってもよい。
【００１５】
また、本発明による半導体装置では、前記インターポーザの前記第１半導体チップを搭載した面と反対側の面に第２半導体チップがさらに搭載され、前記第１および第２半導体チップは、前記第１通信経路により互いに接続されていてもよい。
【００１６】
また、本発明による半導体装置では、前記第２半導体チップは特定の機能を実現するための単位回路である複数の第２機能ブロックを有し、前記複数の第２機能ブロックは、前記複数の第１機能ブロックと第１通信経路によりそれぞれ電気的に接続されていてもよい。
【００１７】
また、本発明による半導体装置では、前記第２半導体チップは複数の第２機能ブロックを有し、前記複数の第２機能ブロックは、前記第１機能ブロックによって共有されていてもよい。
【００１８】
また、本発明による半導体装置では、前記第２機能ブロックはメモリコアであり、前記第２半導体チップは複数のメモリコアを備えるメモリチップであってもよい。
【００１９】
この半導体装置においては、複数のプロセッサコアを有するプロセッサチップと、複数のメモリコアを有するメモリチップとが、インターポーザを挟んで配置されている。そして、それぞれのプロセッサコアに接続された通信経路（第１の通信経路）を通じて、メモリチップと並列で通信することができるため、通信速度を向上させることが可能となる。さらに、インターポーザを垂直に貫通する通信経路（第１の通信経路）を通じて、両チップ間の通信が行われる。これにより、両チップ間の通信距離を短縮し、通信速度を向上させることが可能となる。
【発明の効果】
【００２０】
本発明によれば、複数の機能ブロックを有する半導体チップを含む半導体装置において、それぞれの機能ブロックと他の半導体チップとの通信速度を向上させることが可能な半導体装置が実現される。
【発明を実施するための最良の形態】
【００２１】
以下、図面を参照しつつ、本発明の好適な実施形態について詳細に説明する。なお、図面の説明においては、同一要素には同一符号を付し、重複する説明を省略する。
（第１実施形態）
【００２２】
図１は、本発明による半導体装置の第１実施形態を示す平面図である。図１（ａ）は第１半導体チップ２０の平面図であり、図１（ｂ）はインターポーザ１０の平面図である。また、図２は、図１に置けるＩＩ−ＩＩ線に沿った断面図である。半導体装置１は特定の機能を実現するための単位回路である複数の第１機能ブロック２２を備える第１半導体チップ２０と、複数の第１機能ブロック２２のそれぞれに接続され、複数の第１機能ブロック２２のそれぞれから入出力を行う複数の第１通信経路１２と、第１半導体チップ２０を搭載したインターポーザ１０と、を備え、第１通信経路１２は、前記インターポーザ１０を垂直に貫通する。
【００２３】
インターポーザ１０の一方の面には、第１半導体チップ２０が実装されている。第１半導体チップ２０は、回路面をインターポーザ１０に向けてバンプ（図示せず）を介して実装されている。
【００２４】
図１（ａ）に示すように、第１半導体チップ２０は複数の第１機能ブロック２２を備える。ここで、機能ブロックとは、例えばプロセッサコアやメモリコア等、特定の機能を実現するための単位回路である。また、同一半導体チップに複数の機能ブロックを備える場合、複数の機能ブロックそれぞれは、同一の機能を有していてもよいし、異なる機能を有していてもよい。本実施形態では、第１機能ブロック２２はすべてプロセッサコアであり、第１半導体チップ２０は複数のプロセッサコアを備えるプロセッサチップ、いわゆるマルチコアプロセッサである。ここで、プロセッサコアとは、独立してプロセッサとしての機能を果たすことが可能な回路ブロックのことである。複数の第１機能ブロック２２のそれぞれには、第１機能ブロック２２のそれぞれから入出力を行う複数の通信経路１２（第１通信経路）が接続されている。図２に示すように、第１半導体チップ２０には、第１機能ブロック２２（プロセッサコア）間の通信経路２４が形成されている。この通信経路２４は、第１半導体チップ２０に形成された配線（図示せず）によって構成されている。
【００２５】
図１（ｂ）の点線Ａで囲まれる領域上に、インターポーザ１０は第１半導体チップ２０を搭載している。図２に示すように、複数の通信経路１２は、インターポーザ１０を垂直に貫通している。具体的には、インターポーザ１０を垂直に貫通する貫通電極（図示せず）が形成されており、この貫通電極が通信経路１２を構成している。さらに、第１半導体チップ２０は、複数の第１機能ブロック２２間の通信経路２４を含んでいる。
【００２６】
インターポーザ１０には、通信経路１４（第２の通信経路）、および電力供給経路１６（第１の電力供給経路）も設けられている。通信経路１４は、第１半導体チップ２０と外部との間の通信経路として機能する。ここで、「外部」とは、インターポーザ１０に実装された、第１半導体チップ２０以外の電子部品（図示せず）を指している。かかる電子部品には、第１半導体チップ２０（プロセッサチップ）とは別のプロセッサチップも含まれる。また、電力供給経路１６は、第１半導体チップ２０に電力を供給する経路として機能する。これらの通信経路１４および電力供給経路１６は、インターポーザ１０に形成された配線（図示せず）によって構成されている。
【００２７】
インターポーザ１０には、第２の通信経路１４に電気的に接続される半田バンプ等の外部接続端子が接続されていてもよい。また、インターポーザ１０の第１半導体チップを搭載した面と反対側の面には、別の半導体チップが搭載されていてもよい。
【００２８】
インターポーザ１０の材料は、樹脂等の絶縁材料であることが好ましい。かかる絶縁材料としては、例えばポリイミド樹脂を用いることができる。ただし、インターポーザ１０の材料として、シリコンを用いてもよい。また、インターポーザ１０には、トランジスタ等の能動素子が形成されていてもよいし、されていなくてもよい。
【００２９】
なお、プロセッサチップ（第１半導体チップ２０）は、ホモジニアス型であってもよいし、ヘテロジニアス型であってもよい。つまり、プロセッサチップに設けられた複数のプロセッサコア（第１機能ブロック２２）は、同種であってもよいし、異種であってもよい。また、各プロセッサコアは、汎用プロセッサコアであってもよいし、特定用途向けのプロセッサコアであってもよい。後者の例としては、画像処理、音声処理または通信処理向けのプロセッサコアが挙げられる。さらに、汎用プロセッサコアおよび特定用途向けのプロセッサコアがプロセッサチップに混載されていてもよい。
【００３０】
本実施形態の効果を説明する。半導体装置１は、特定の機能を実現するための単位回路である複数の第１機能ブロック２２を備える第１半導体チップ２０と、複数の第１機能ブロック２２のそれぞれに接続され、複数の第１機能ブロック２２のそれぞれから入出力を行う複数の第１通信経路１２と、第１半導体チップ２０を搭載したインターポーザ１０と、を備え、第１通信経路１２は、前記インターポーザを垂直に貫通する。これにより、複数の第１機能ブロック２２は並列通信することができ、さらに入出力信号を最短距離で取り出すことができる。よって、通信速度を向上させることが可能となる。
【００３１】
また、第１半導体チップ２０には、複数の第１機能ブロック２２間の通信経路２４が形成されており、インターポーザ１０には、第１半導体チップ２０と外部との間の通信経路である第２通信経路１４および第１半導体チップ２０に電力を供給する第１の電力供給経路１６が形成されている。よって、第１機能ブロックをプロセッサコアとした場合、各プロセッサコアを並列動作させ、プロセッサコア間でデータ通信することが可能である。
【００３２】
本実施形態においては、第１機能ブロック２２はプロセッサコアであり、第１半導体チップ２０は複数のプロセッサコアを備えるプロセッサチップである。複数の第１通信経路１２がプロセッサチップ（第１半導体チップ２０）の複数のプロセッサコア（第１機能ブロック２２）にそれぞれ接続される。そして、複数のプロセッサコアそれぞれから入出力を行う。これにより、プロセッサコアの並列動作とともに、通信も並列化することができるため、通信の高速化が可能である。また、インターポーザ１０を垂直に貫通する通信経路１２を通じて、各プロセッサコアからの入出力信号を最短距離で取り出すことができる。よって、通信速度を向上させることが可能となる。
【００３３】
さらに、本実施形態においては、複数のプロセッサコアを並列的に動作させることで、単一プロセッサを高い周波数で動作させる場合に比較して低い消費電力を実現できる。
【００３４】
また、インターポーザ１０の材料が樹脂のような絶縁材料である場合には、インターポーザ１０の材料がシリコンである場合に比して、寄生容量を小さく抑えることができる。これは、通信経路１２を構成する貫通電極の側壁に絶縁膜を形成する必要がないためである。これにより、インターポーザ１０の配線のインピーダンスが一層低減するとともに、通信経路１２を構成する貫通電極のインピーダンスも低減する。このため、通信経路１２を介した通信速度を一層向上させることができる。
（第２実施形態）
【００３５】
図３は、本発明による半導体装置の第２実施形態を示す断面図である。半導体装置２では、インターポーザ１０の第１半導体チップ２０を搭載した面と反対側の面に第２半導体チップ３０がさらに搭載されている点で、第１実施形態と異なる。前記第１半導体チップ２０および第２半導体チップ３０は、第１通信経路１２により互いに接続されている。
【００３６】
インターポーザ１０の面Ｓ１上には、第１半導体チップ２０が搭載されている。また、インターポーザ１０の第１半導体チップを搭載した面と反対側の面（面Ｓ２）上には第２半導体チップ３０が実装されている。これにより、第１半導体チップ２０および第２半導体チップ３０がインターポーザ１０を挟んで対向した構成となっている。これらの第１半導体チップ２０および第２半導体チップ３０は、バンプ（図示せず）を介してフェイスダウンで実装されている。つまり、第１半導体チップ２０および第２半導体チップ３０は、各々の回路面をインターポーザ１０に向けて実装されている。なお、第１半導体チップ２０の面積と第２半導体チップ３０の面積とは、互いに等しくてもよいし、相異なっていてもよい。
【００３７】
また、第１実施形態と同様、第１半導体チップ２０は複数の第１機能ブロック２２を備え、複数の第１機能ブロック２２のそれぞれには、第１機能ブロック２２のそれぞれから入出力を行う複数の通信経路１２（第１通信経路）が接続されている。本実施形態では、第１機能ブロック２２はプロセッサコアであり、第１半導体チップ２０は複数のプロセッサコアを備えるプロセッサチップである。また、第２半導体チップ３０はメモリチップである。
【００３８】
インターポーザ１０は、プロセッサチップ（第１半導体チップ２０）の各プロセッサコア（第１機能ブロック２２）とメモリチップ（第２半導体チップ３０）との間の通信経路１２（第１の通信経路）を含んでいる。具体的には、インターポーザ１０には当該インターポーザ１０を垂直に貫通する貫通電極（図示せず）が形成されており、この貫通電極が通信経路１２を構成している。このように、各プロセッサコアとメモリチップとは、インターポーザ１０を垂直に貫通する通信経路１２を介して互いに電気的に接続されている。
【００３９】
インターポーザ１０には、通信経路１４（第２および第３の通信経路）、および電力供給経路１６（第１および第２の電力供給経路）も設けられている。通信経路１４は、第１半導体チップ２０および第２半導体チップ３０の各々と外部との間の通信経路として機能する。ここで、「外部」とは、インターポーザ１０に実装された、第１半導体チップ２０および第２半導体チップ３０以外の電子部品（図示せず）を指している。かかる電子部品には、第１半導体チップ２０（プロセッサチップ）とは別のプロセッサチップ、および第２半導体チップ３０（メモリチップ）とは別のメモリチップも含まれる。また、電力供給経路１６は、第１半導体チップ２０および第２半導体チップ３０の各々に電力を供給する経路として機能する。これらの通信経路１４および電力供給経路１６は、インターポーザ１０に形成された配線（図示せず）によって構成されている。
【００４０】
本実施形態においてインターポーザ１０は、第１半導体チップ２０および第２半導体チップ３０より外側に延在している。すなわち、第１半導体チップ２０および第２半導体チップ３０の間からインターポーザ１０が、はみ出した構成となっている。なお、第１半導体チップ２０の面積と第２半導体チップ３０の面積とが相異なる場合、インターポーザ１０は、第１半導体チップ２０または第２半導体チップ３０の少なくとも一方（面積が小さい方）より外側に延在していることが好ましい。インターポーザ１０の材料は、樹脂等の絶縁材料であることが好ましい。かかる樹脂としては、例えばポリイミド樹脂を用いることができる。ただし、インターポーザ１０の材料として、シリコンを用いてもよい。また、インターポーザ１０には、トランジスタ等の能動素子が形成されていてもよいし、されていなくてもよい。
【００４１】
第１半導体チップ２０は、いわゆるマルチコアプロセッサであり、複数のプロセッサコア（第１機能ブロック２２）を含んでいる。第１半導体チップ２０には、複数のプロセッサコア間の通信経路２４が形成されている。この通信経路２４は、第１半導体チップ２０に形成された配線（図示せず）によって構成されている。第２半導体チップ３０は、メモリチップであり、複数のプロセッサコアによって共有されている。
【００４２】
本実施形態の効果を説明する。半導体装置２においては、第１半導体チップ２０および第２半導体チップ３０が、インターポーザ１０を挟んで三次元的に配置されている。そして、インターポーザ１０を垂直に貫通する通信経路１２を通じて、第１半導体チップ２０の第１機能ブロック２２である各プロセッサコアとメモリチップ間との通信が並列して行われる。これにより、プロセッサコア（第１機能ブロック２２）と、メモリチップ（第２半導体チップ３０）との間の通信距離を短縮し、かつ通信を並列化することにより、通信速度を大幅に向上させることが可能となる。よって、マルチコアプロセッサ（第１半導体チップ２０）を備える半導体装置２のパフォーマンスが充分に発揮される。
【００４３】
これに対して、図７に示した半導体装置１００においては、上述のとおり、通信経路１３０が半導体パッケージの基板またはシステムボードに設けられている。この構造では、プロセッサチップ１１０とメモリチップ１２０との間の接続ピン数が制限される上、通信距離が長くなってしまう。このため、プロセッサチップ１１０とメモリチップ１２０との間のデータ通信帯域不足や通信遅延により、充分なパフォーマンスが得られない上、通信のための消費電力が増大するという問題があった。本実施形態によれば、かかる問題が解消される。
【００４４】
さらに、本実施形態においては、複数のプロセッサコアを並列的に動作させることで、単一プロセッサを高い周波数で動作させる場合に比較して低い消費電力を実現できる。また、これらのプロセッサコアは、インターポーザ１０を挟んで対向配置されたメモリチップに接続されている。これにより、充分なメモリ容量と高いメモリバンド幅とを得ることができる。
【００４５】
また、本実施形態においては、図８に示した半導体チップ１４０とは異なり、プロセッサおよびメモリが別々のチップ上に形成されている。このため、プロセッサコアの集積密度が向上する。これにより、プロセッサコア間の距離が小さくなり、プロセッサコア間の通信の遅延が低減するとともに、消費電力も低減する。
【００４６】
通信経路１２が、インターポーザ１０を垂直に貫通する貫通電極によって構成されている。これにより、第１半導体チップ２０と第２半導体チップ３０とを最短距離で接続することができる。また、第１半導体チップ２０と第２半導体チップ３０との間の接続密度を最大化することができる。
【００４７】
インターポーザ１０が、第１半導体チップ２０および第２半導体チップ３０より外側まで延在している。これにより、インターポーザ１０に形成された通信経路１４を通じて、第１半導体チップ２０および第２半導体チップ３０の各々と外部との間で通信を行うことが可能となる。メモリチップである第２半導体チップ３０と外部との間で通信ができれば、外部から当該メモリチップのメモリコアへの直接的なアクセス、およびメモリ領域のテストが可能となる。
【００４８】
インターポーザ１０には、第１半導体チップ２０および第２半導体チップ３０の各々に電力を供給する電力供給経路１６が設けられている。これにより、第１半導体チップ２０および第２半導体チップ３０への電力供給を効率的に行うことができる。
【００４９】
インターポーザ１０においては、第１半導体チップ２０または第２半導体チップ３０等の半導体チップに比して、配線幅および配線間隔を広く設計することが可能である。そうすることにより、インターポーザ１０の配線のインピーダンスを低減し、第１半導体チップ２０および第２半導体チップ３０の各々と外部との通信速度の向上、および消費電力の低減を図ることができる。また、第１半導体チップ２０および第２半導体チップ３０に対して、ロスの小さい電力供給が可能となる。
【００５０】
特にインターポーザ１０の材料が樹脂のような絶縁材料である場合には、インターポーザ１０の材料がシリコンである場合に比して、寄生容量を小さく抑えることができる。これは、通信経路１２を構成する貫通電極の側壁に絶縁膜を形成する必要がないためである。これにより、インターポーザ１０の配線のインピーダンスが一層低減するとともに、通信経路１２を構成する貫通電極のインピーダンスも低減する。このため、第１半導体チップ２０および第２半導体チップ３０間の通信速度を一層向上させることができる。
【００５１】
メモリチップ（第２半導体チップ３０）には、複数のプロセッサコア（第１機能ブロック）によって共有されるメモリコアが設けられている。つまり、各プロセッサコアは、当該メモリコアのうち他のプロセッサコアによって利用されていないメモリコアを利用することになる。これにより、空き領域が最小限に抑えられるため、当該メモリコアを有効に活用することができる。
（第３実施形態）
【００５２】
図４は、本発明による半導体装置の第３実施形態を示す断面図である。半導体装置３においては、第２半導体チップ３０が複数の第２機能ブロック３２を含んでいる点で、第２実施形態と異なっている。本実施形態において、第２機能ブロック３２はメモリコアであり、第２半導体チップ３０は複数のメモリコアを備えるメモリチップである。そして、複数のプロセッサコア（第１機能ブロック２２）は、それぞれ相異なるメモリコア（第２機能ブロック３２）と、通信経路１２（第１通信経路）により、電気的に接続されている。具体的には、各プロセッサコアとそれに対向するメモリコア（ローカルメモリ）とが、通信経路１２を介して互いに電気的に接続されている。
【００５３】
本実施形態においては、各プロセッサコアに専用のメモリコアが割り当てられている。したがって、各プロセッサコアは、他のプロセッサコアによるメモリコアの利用状況に関係なく、自己に割り当てられたメモリコアを利用することができる。これにより、メモリコアの利用状況に関する情報を複数のプロセッサコア間でやり取りする必要がなくなる。このため、プロセッサチップにおける信号処理の負担が軽減されるとともに、プロセッサチップおよびメモリチップ間の通信速度が一層向上する。本実施形態のその他の構成および効果は、第２実施形態と同様である。
（第４実施形態）
【００５４】
図５は、本発明による半導体装置の第４実施形態を示す断面図である。半導体装置４においては、互いに積層された複数のメモリチップ３０ａ，３０ｂ，３０ｃ，３０ｄが設けられている。具体的には、インターポーザ１０の面Ｓ２上に、メモリチップ３０ａ，３０ｂ，３０ｃ，３０ｄが順に積層されている。各プロセッサコア（第１機能ブロック２２）は、これらのメモリチップ３０ａ，３０ｂ，３０ｃ，３０ｄと、第１通信経路１２により電気的に接続されている。
【００５５】
メモリチップ３０ａ，３０ｂ，３０ｃ，３０ｄ同士は、通信経路３４によって接続されている。メモリチップ３０ａには、当該メモリチップ３０ａを貫通し、通信経路３４を構成する配線（図示せず）が形成されている。メモリチップ３０ｂ，３０ｃについても同様である。各メモリチップ３０ａ，３０ｂ，３０ｃ，３０ｄは、図３のメモリチップ（第２半導体チップ３０）と同様に、複数のプロセッサコア（第１機能ブロック２２）によって共有されるメモリコアを含んでいる。本実施形態によれば、各プロセッサコアに接続されるメモリの総容量を増大させることができる。本実施形態のその他の構成および効果は、第２実施形態と同様である。
（第５実施形態）
【００５６】
図６は、本発明による半導体装置の第５実施形態を示す断面図である。半導体装置５においては、積層された複数のメモリチップ３０ａ，３０ｂ，３０ｃ，３０ｄが、それぞれ複数のメモリコア（ローカルメモリ）３２ａ，３２ｂ，３２ｃ，３２ｄを含んでいる。複数のプロセッサコア（第１機能ブロック２２）は、それぞれ相異なるメモリコア３２ａと電気的に接続されている。さらに、複数のプロセッサコアは、それぞれ相異なるメモリコア３２ｂと電気的に接続されている。メモリコア３２ｃ，３２ｄについても同様である。具体的には、各プロセッサコアとそれに対向するメモリコア３２ａ，３２ｂ，３２ｃ，３２ｄとが、通信経路１２および通信経路３４を介して互いに接続されている。
【００５７】
本実施形態においては、各プロセッサコア（第１機能ブロック２２）に専用のメモリコア３２ａ，３２ｂ，３２ｃ，３２ｄ（第２機能ブロック）が割り当てられている。したがって、各プロセッサコアは、他のプロセッサコアによるメモリコア３２ａ，３２ｂ，３２ｃ，３２ｄの利用状況に関係なく、自己に割り当てられたメモリコア３２ａ，３２ｂ，３２ｃ，３２ｄを利用することができる。これにより、メモリコア３２ａ，３２ｂ，３２ｃ，３２ｄの利用状況に関する情報を複数のプロセッサコア間でやり取りする必要がなくなる。このため、プロセッサチップにおける信号処理の負担が軽減されるとともに、プロセッサチップとメモリチップ３０ａ，３０ｂ，３０ｃ，３０ｄとの間の通信速度が一層向上する。本実施形態のその他の構成および効果は、第４実施形態と同様である。
【００５８】
本発明は、上記実施形態に限定されるものではなく、様々な変形が可能である。例えば、第５実施形態（図６参照）においては、各メモリチップ３０ａ，３０ｂ，３０ｃ，３０ｄがフェイスダウンで実装された例を示した。しかし、各メモリチップ３０ａ，３０ｂ，３０ｃ，３０ｄは、フェイスアップで実装されていてもよい。すなわち、図６において、メモリコア３２ａ，３２ｂ，３２ｃ，３２ｄが、それぞれメモリチップ３０ａ，３０ｂ，３０ｃ，３０ｄの上側に位置していてもよい。また、図５および図６においては、複数のメモリチップ３０ａ，３０ｂ，３０ｃ，３０ｄを積層する方法を示した。しかし、予め素子レベルで複数のメモリ領域が積層された三次元メモリチップを実装するなど、各種の方法を用いることが可能である。
【００５９】
また、図１〜図６においては、第１機能ブロック２２それぞれの直上に通信経路１２が配置された例を示した。しかし、通信経路１２は、第１半導体チップ２０の一部に集中して配置されていてもよい。また、図３〜図６においては、第１機能ブロック２２それぞれと第２半導体チップ３０との間の通信経路１２を共有化してもよい。すなわち、同一の通信経路１２が、複数の第１機能ブロック２２によって共有されてもよい。
【００６０】
なお、図３〜図６においては、図示を簡素化したため、外部との通信経路である通信経路１４が、第１半導体チップ２０および第２半導体チップ３０によって共有されているように示されている。しかし、実際には、第１半導体チップ２０と外部との間の通信経路（第２の通信経路）、および第２半導体チップ３０と外部との間の通信経路（第３の通信経路）は、別々に設けられている。第２または第３の通信経路を介して、第２半導体チップ３０とは別のメモリチップが接続されていてもよい。ただし、実際に、通信経路１４が第１半導体チップ２０および第２半導体チップ３０によって共有されてもよい。
【００６１】
同様に、図３〜図６においては、電力供給経路１６が、第１半導体チップ２０および第２半導体チップ３０によって共有されているように示されている。しかし、実際には、第１半導体チップ２０に電力を供給する経路、および第２半導体チップ３０に電力を供給する経路は、別々に設けられている。ただし、実際に、電力供給経路１６が第１半導体チップ２０および第２半導体チップ３０によって共有されてもよい。
【図面の簡単な説明】
【００６２】
【図１】本発明による半導体装置の第１実施形態を示す平面図である。
【図２】図１のＩＩ−ＩＩ線に沿った断面図である。
【図３】本発明による半導体装置の第２実施形態を示す断面図である。
【図４】本発明による半導体装置の第３実施形態を示す断面図である。
【図５】本発明による半導体装置の第４実施形態を示す断面図である。
【図６】本発明による半導体装置の第５実施形態を示す断面図である。
【図７】従来の半導体装置を示すブロック図である。
【図８】従来技術の課題を説明するための図である。
【符号の説明】
【００６３】
１    半導体装置
２    半導体装置
３    半導体装置
４    半導体装置
５    半導体装置
１０    インターポーザ
１２    通信経路
１４    通信経路
１６    電力供給経路
２０    第１半導体チップ
２２    第１機能ブロック
２４    通信経路
３０    第２半導体チップ
３０ａ    メモリチップ
３０ｂ    メモリチップ
３０ｃ    メモリチップ
３０ｄ    メモリチップ
３２    第２機能ブロック
３２ａ    メモリコア
３２ｂ    メモリコア
３２ｃ    メモリコア
３２ｄ    メモリコア
３４    通信経路
【図１】
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【図２】
2008294423.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2008294423.tif 000009
【図８】
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