(57)【要約】【課題】プロセスを複雑化させることなく、キンクレベルの低下を抑制でき、従来よりも水平放射角度を広くできる半導体レーザ素子を提供する。【解決手段】第１導電型半導体基板１と、第１導電型半導体基板上に設けられた第１導電型クラッド層２と、第１導電型クラッド層上に設けられた活性層３と、活性層上に設けられた第２導電型クラッド層４と、第２導電型クラッド層上に設けられたリッジ１０と、リッジの両側にリッジの段差を埋めるように設けられた第１導電型電流ブロック層１２とを有する構成とし、第１導電型電流ブロック層を、活性層よりも屈折率が低くバンドギャップが大きく、厚さが０．１１μｍ〜０．３０μｍの範囲内とする。【選択図】図５
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【特許請求の範囲】
【請求項１】
第１導電型半導体基板と、
前記第１導電型半導体基板上に設けられた第１導電型クラッド層と、
前記第１導電型クラッド層上に設けられた活性層と、
前記活性層上に設けられた第２導電型クラッド層と、
前記第２導電型クラッド層上に設けられたリッジと、
前記リッジの両側に該リッジの段差を埋めるように設けられた第１導電型電流ブロック層と、
を有し、
前記第１導電型電流ブロック層は、前記活性層よりも屈折率が低く、前記活性層よりもバンドギャップが大きく、厚さが０．１１μｍ〜０．３０μｍの範囲内である半導体レーザ素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体レーザ素子に係り、特に、リッジ構造を有する実屈折率導波型の半導体レーザ素子に関する。
【背景技術】
【０００２】
半導体レーザ素子の一形態としてリッジ構造を有するものがある。
この半導体レーザ素子に外部から電流を印加してレーザ光を出射させた際に、素子自体が発熱しこの発熱により出射するレーザ光の出力が低下するといった問題がありその改善が望まれていた。
特に、高温環境下におけるレーザ光の出力の低下は顕著であり、このようなレーザ光の出力の低下を抑制するためにはしきい値電流を６０ｍＡ以下とすることが望ましい。
半導体レーザ素子が発熱する原因の１つは、リッジから漏れ出した光がこのリッジの段差を埋めるようにリッジの両側に形成された電流ブロック層で吸収されこの吸収された光が熱に変換されることにある。
【０００３】
そこで、電流ブロック層の屈折率をリッジの屈折率よりも小さくすることによってこの屈折率の差を利用してリッジから電流ブロック層側に漏れ出した光を閉じ込める、所謂、実屈折率導波型の半導体レーザ素子が特許文献１に記載されている。
実屈折率導波型の半導体レーザ素子は、リッジから電流ブロック層側に漏れ出した光を閉じ込めると共に、電流ブロック層のバンドギャップを活性層よりも広くすることにより電流ブロック層は活性層で発振されたレーザ光に対して透明となるためレーザ光がこの電流ブロック層で吸収されないので、レーザ光を出射させた際に生じる素子自体の発熱量を低減させることができる。
従って、このような実屈折率導波型の半導体レーザ素子を用いれば、高温環境下においても低い動作電流でレーザ光を出射させることが可能となる。
上述した効果を得るために、通常、電流ブロック層の厚さは０．５〜０．８μｍ程度に設定されている。
【特許文献１】特開２００４−２１４２８９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１に記載されているような従来の実屈折率導波型の半導体レーザ素子は、キンクレベルが低くその改善が望まれている。
半導体レーザ素子を広い温度範囲で動作させるためには、キンクレベルの最小値が６ｍＷ以上であることが望ましい。
実屈折率導波型の半導体レーザ素子においてキンクレベルが低くなる原因として、水平横モードが０次から１次に変化しやすいことがある。これは、電流ブロック層における光の吸収がないため、リッジ外における光密度の割合が高い１次モードの損失が小さいことが原因と推察される。
【０００５】
また、従来の実屈折率導波型の半導体レーザ素子は、キンクレベルが半導体レーザ素子の動作温度に依存して周期的に変化し、場合によっては５ｍＷ程度に低下する。
これは、半導体レーザ素子の動作温度により発振されるレーザ光の波長が変わることで素子内部における実効屈折率が変化し、これにより０次と１次それぞれの縦モードも変化してこの２つの縦モードが重なるポイントで０次と１次とが同時に発振しやすくなるため、キンクレベルが極端に低下するものと推察される。
【０００６】
また、従来の実屈折率導波型の半導体レーザ素子は、水平放射角度が狭いため、この半導体レーザ素子を光ピックアップ装置等に用いる場合にデータの読み取りエラーが発生する場合があった。
【０００７】
また、特許文献１に記載されているように、電流ブロック層をＡｌＩｎＰ（アルミニウムインジウムリン）層として、このＡｌＩｎＰ層を上述したように厚さが０．５〜０．８μｍ程度となるように形成する際に、リッジ上にも非晶質のＡｌＩｎＰが大量に付着する場合があり、このリッジ上のＡｌＩｎＰを除去する除去プロセスが複雑になるためその改善が望まれている。
【０００８】
そこで、本発明が解決しようとする課題は、プロセスを複雑化させることなく、キンクレベルの低下を抑制でき、従来よりも水平放射角度が広い半導体レーザ素子を提供することにある。
【課題を解決するための手段】
【０００９】
上記の課題を解決するために、本願発明は次の手段を有する。
第１導電型半導体基板（１）と、前記第１導電型半導体基板上に設けられた第１導電型クラッド層（２）と、前記第１導電型クラッド層上に設けられた活性層（３）と、前記活性層上に設けられた第２導電型クラッド層（４）と、前記第２導電型クラッド層上に設けられたリッジ（１０）と、前記リッジの両側に該リッジの段差を埋めるように設けられた第１導電型電流ブロック層（１２）と、を有し、前記第１導電型電流ブロック層は、前記活性層よりも屈折率が低く、前記活性層よりもバンドギャップが大きく、厚さが０．１１μｍ〜０．３０μｍの範囲内である半導体レーザ素子（５０）である。
【発明の効果】
【００１０】
本発明によれば、特にリッジ構造を有する半導体レーザ素子において、プロセスを複雑化させることなく、キンクレベルの低下を抑制でき、従来よりも水平放射角度を広くできるという効果を奏する。
【発明を実施するための最良の形態】
【００１１】
本発明の実施の形態を、好ましい実施例により図１〜図８を用いて説明する。
＜実施例＞
後述する半導体レーザ素子５０を得るための製造方法を第１工程〜第５工程として図１〜図５を用いて説明する。
図１〜図５は、本発明に係る半導体レーザ素子の実施例における第１工程〜第５工程をそれぞれ説明するための模式的断面図である。
実施例では、第１導電型をｎ型、第２導電型をｐ型とするが、これに限定されるものではなく、第１導電型をｐ型、第２導電型をｎ型としてもよい。
また、実施例では、第１工程〜第４工程において、ｎ型ドーパントとしてＳｉ（シリコン）を用い、ｐ型ドーパントとしてＺｎ（亜鉛）を用いることとする。
【００１２】
（第１工程）［図１参照］
まず、１回目の結晶成長として、ＧａＡｓ（ガリウム砒素）からなるｎ型基板１上に、ＡｌＧａＩｎＰ（アルミニウムガリウムインジウムリン）からなり厚さが約１．５μｍであるｎ型クラッド層２、厚さが約０．１μｍである活性層３、ＡｌＧａＩｎＰからなり厚さが約０．２μｍである第１のｐ型クラッド層４、ＡｌＧａＩｎＰからなり厚さが約０．０３μｍであるｐ型エッチングストップ層５、ＡｌＧａＩｎＰからなり厚さが約１．１μｍである第２のｐ型クラッド層６、及びＧａＩｎＰ（ガリウムインジウムリン）からなり厚さが約０．１μｍであるｐ型キャップ層７を、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法により順次積層成膜する。
活性層３は、アンドープＡｌＧａＩｎＰガイド層、アンドープＧａＩｎＰ量子井戸層、及びアンドープＡｌＧａＩｎＰバリア層により構成されている。
【００１３】
（第２工程）［図２参照］
ｐ型キャップ層７及び第２のｐ型クラッド層６を、フォトリソ法により部分的にエッチングして、ｐ型エッチングストップ層５を露出させると共にｐ型キャップ層７及び第２のｐ型クラッド層６からなるｐ型リッジ１０をストライプ状に複数形成する。
図２には、ストライプ状に複数形成されたｐ型リッジ１０の１つを示す。
【００１４】
（第３工程）［図３参照］
２回目の結晶成長として、第２工程により露出したｐ型エッチングストップ層５の表面上に、ｐ型リッジ１０の段差を埋めるように、ＡｌＩｎＰ（アルミニウムインジウムリン）からなり厚さが０．１１μｍ〜０．３０μｍの範囲内である第１のｎ型電流ブロック層１２と、ＧａＡｓからなり厚さが約０．１μｍである第２のｎ型電流ブロック層１４とを、ＭＯＣＶＤ法により順次積層成膜する。
第１のｎ型電流ブロック層１２は、活性層３に対して構成材料であるＡｌ（アルミニウム）の構成比率が高くなるように成膜されているので、活性層３よりも屈折率が低くバンドギャップが大きい。
【００１５】
第２のｎ型電流ブロック層１４は、２回目の結晶成長が終了した後にこの第１のｎ型電流ブロック層１２が成膜されたｎ型基板１を大気中に取り出した際に、第１のｎ型電流ブロック層１２の構成材料であるＡｌＩｎＰが大気中の酸素と反応して酸化することを防止する酸化防止用保護層としての機能を有している。
また、２回目の結晶成長の際、ｐ型リッジ１０上に非晶質のＡｌＩｎＰやＧａＡｓが付着していないことを確認した。
なお、第１のｎ型電流ブロック層１２の厚さを０．１１μｍ〜０．３０μｍの範囲内とした理由については後述することとする。
【００１６】
（第４工程）［図４参照］
３回目の結晶成長として、ｐ型リッジ１０及び第２のｎ型電流ブロック層１４上に、ＧａＡｓからなり厚さが約３μｍであるｐ型コンタクト層１６をＭＯＣＶＤ法により積層成膜する。
【００１７】
（第５工程）［図５参照］
ｐ型コンタクト層１６上にｐ側電極１８を成膜し、ｎ型基板１の積層方向とは反対側の面（図５における下側の面）にｎ側電極２０を成膜する。
ｐ側電極１８及びｎ側電極２０は、Ａｕ（金）系の材料を含む導電性膜からなり、真空蒸着法やスパッタ法を用いて成膜することができる。
【００１８】
上述した第１工程〜第５工程により、半導体レーザ素子５０を得る。
この半導体レーザ素子５０は、ｐ側電極１８側からｎ側電極２０側に向かって順方向電流を注入した際、この電流はｐ側電極１８とオーミック接合しているｐ型コンタクト層１６を通って半導体レーザ素子５０内部に流れ、この電流が発振しきい値以上になったとき、ｐ型リッジ１０の下部に対応した活性層３部からレーザ光を出射させるものである。
【００１９】
ここで、上述した第３工程において、ＡｌＩｎＰからなる第１のｎ型電流ブロック層１２の厚さを０．１１μｍ〜０．３０μｍの範囲内とした理由について説明する。
【００２０】
発明者は、キンクレベル，しきい値電流，及び水平放射角度においてバランスのよい条件を得るための手段として、第１のｎ型電流ブロック層１２の厚さに着目した。
そこで、発明者は、第１の電流ブロック層の厚さと、キンクレベル，しきい値電流，及び水平放射角度との関係について検討実験を行い、その結果を図６〜図８に示す。
図６は第１の電流ブロック層の厚さとキンクレベル最小値との関係を説明するための図である。
図７は第１の電流ブロック層の厚さとしきい値電流との関係を説明するための図である。
図８は、第１の電流ブロック層の厚さと水平放射角度との関係を説明するための図である。
なお、図６〜８において、第１の電流ブロック層の厚さが０．５μｍであるものを従来例とした。
【００２１】
図６より、ｐ型リッジ１０の幅Ｗ１０（図５参照）が３μｍ〜５μｍの範囲において、第１のｎ型電流ブロック層１２の厚さを薄くすることによって従来よりもキンクレベル最小値を高くすることができ、第１のｎ型電流ブロック層１２の厚さを０．３０μｍ以下とすることによって、キンクレベル最小値を６ｍＷ以上にできることを確認した。
図７より、ｐ型リッジ１０の幅Ｗ１０が３μｍ〜５μｍの範囲において、第１のｎ型電流ブロック層１２の厚さを０．１１μｍ以上とすることによって、しきい値電流を６０ｍＡ以下にできることを確認した。
図８より、ｐ型リッジ１０の幅Ｗ１０が３μｍ〜５μｍの範囲において、第１のｎ型電流ブロック層１２の厚さを薄くすることによって従来よりも水平放射角度を広くすることができ、例えばｎ型電流ブロック層１２の厚さを０．２３μｍ以下とすることによって、水平放射角度度を７°以上にできることを確認した。
【００２２】
上述したように、第１のｎ型電流ブロック層１２の厚さを０．１１μｍ〜０．３０μｍの範囲内とすることにより、キンクレベル最小値を６ｍＷ以上、しきい値電流を６０ｍＡ以下とすることができ、水平放射角度を従来よりも広くすることができる。
そこで、実施例では第１のｎ型電流ブロック層１２の厚さを０．１１μｍ〜０．３０μｍの範囲内とした。
また、第１のｎ型電流ブロック層１２の厚さを０．１１μｍ〜０．３０μｍの範囲内とすることによって、ｎ型リッジ１０上に非晶質のＡｌＩｎＰが付着することを抑制できる。
【００２３】
本発明の実施例は、上述した構成及び手順に限定されるものではなく、本発明の要旨を逸脱しない範囲において変形例としてもよいのは言うまでもない。
【図面の簡単な説明】
【００２４】
【図１】本発明に係る半導体レーザ素子の実施例を製造するための第１工程を説明するための模式的断面図である。
【図２】本発明に係る半導体レーザ素子の実施例を製造するための第２工程を説明するための模式的断面図である。
【図３】本発明に係る半導体レーザ素子の実施例を製造するための第３工程を説明するための模式的断面図である。
【図４】本発明に係る半導体レーザ素子の実施例を製造するための第４工程を説明するための模式的断面図である。
【図５】本発明に係る半導体レーザ素子の実施例を製造するための第５工程を説明するための模式的断面図である。
【図６】第１の電流ブロック層の厚さとキンクレベル最小値との関係を説明するための図である。
【図７】第１の電流ブロック層の厚さとしきい値電流との関係を説明するための図である。
【図８】第１の電流ブロック層の厚さと水平放射角度との関係を説明するための図である。
【符号の説明】
【００２５】
１  ｎ型基板、  ２  ｎ型クラッド層、  ３  活性層、  ４  第１のｐ型クラッド層、  ５  ｐ型エッチングストップ層、  ６  第２のｐ型クラッド層、  ７  ｐ型キャップ層、  １０  ｐ型リッジ、  １２  第１のｎ型電流ブロック層、  １４  第２のｎ型電流ブロック層、  １６  ｐ型コンタクト層、  １８  ｐ側電極、  ２０  ｎ側電極、  ５０  半導体レーザ素子、  Ｗ１０  幅
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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