(57)【要約】【課題】スーパージャンクション構造の半導体装置の耐圧を向上させる。【解決手段】  半導体基板上に柱状の第１導電型の第１の半導体層と第２導電型の第２の半導体層とが交互に周期的に形成されたピラー構造のドリフト層が形成される。素子領域の周辺の終端領域では、ピラー構造の第１導電型の不純物が第２導電型の不純物に対し過剰である。終端領域において、トランジスタのゲートと接続するためピラー構造上に層間絶縁層を介し形成された電極層のエッジ部、又は１８０度未満の屈曲部が、終端領域におけるピラー構造の第２導電型の半導体層の直上に形成されている。【選択図】図２
2008294028.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に柱状の第１導電型の第１の半導体層と第２導電型の第２の半導体層とが交互に周期的に形成されたピラー構造のドリフト層を有する半導体装置であって、
前記第１の半導体層と前記第２の半導体層とにより構成されるトランジスタが複数配列されている素子領域と、
前記素子領域の周辺であって前記トランジスタが形成されていない前記ピラー構造のドリフト層における第１導電型の不純物が第２導電型の不純物に対し過剰である終端領域とを有し、且つ、
前記終端領域において、前記トランジスタのゲートと接続するため前記ピラー構造上に層間絶縁層を介し形成された電極層を備え、
前記電極層のエッジ部、又は１８０度未満の屈曲部が、前記終端領域における前記ピラー構造の第２導電型の半導体層の直上に形成されていることを特徴とする半導体装置。
【請求項２】
半導体基板上に柱状の第１導電型の第１の半導体層と第２導電型の第２の半導体層とが交互に周期的に形成されたピラー構造のドリフト層を有する半導体装置であって、
前記第１の半導体層と前記第２の半導体層とにより構成されるトランジスタが複数配列されている素子領域と、
前記素子領域の周辺であって前記トランジスタが形成されていない前記ピラー構造のドリフト層における第１導電型の不純物が第２導電型の不純物に対し過剰である終端領域とを有し、且つ
前記終端領域において、前記ピラー構造上に層間絶縁層を介して形成された電極端子におけるエッジ部、又は１８０度未満の屈曲部が、前記ピラー構造の第２導電型の半導体層の直上に形成されていることを特徴とする半導体装置。
【請求項３】
半導体基板上に柱状の第１導電型の第１の半導体層と第２導電型の第２の半導体層とが交互に周期的に形成されたピラー構造のドリフト層を有する半導体装置であって、
前記第１の半導体層と前記第２の半導体層とにより構成されるトランジスタが複数配列されている素子領域と、
前記素子領域の周辺であって前記トランジスタが形成されていない前記ピラー構造のドリフト層における第１導電型の不純物が第２導電型の不純物に対し過剰である終端領域とを有し、且つ
前記終端領域において、前記ピラー構造のドリフト層と層間絶縁層との間に形成される第１導電型のリサーフ層を備え、
前記リサーフ層のエッジ部、又は１８０度未満の屈曲部が、前記ピラー構造の第２導電型の半導体層の直上に形成されていることを特徴とする半導体装置。
【請求項４】
半導体基板上に柱状のＮ型半導体層とＰ型半導体層とが交互に周期的に形成されたピラー構造のドリフト層を有する半導体装置であって、
前記Ｎ型半導体層と前記Ｐ型半導体層とにより構成されるトランジスタが複数配列されている素子領域と、
前記素子領域の周辺であって前記トランジスタが形成されていない前記ピラー構造のドリフト層を有する終端領域とを有し、且つ
前記終端領域において、前記トランジスタのゲートと接続するため前記ピラー構造上に層間絶縁層を介し形成された電極層を備え、
前記電極層におけるエッジ部、又は１８０度未満の屈曲部のうち、基準位置より前記素子領域に近い側に存在する前記エッジ部又は前記屈曲部は、前記Ｐ型半導体層の直上に形成され、
前記基準位置よりも前記素子領域から見て遠い側に存在する前記エッジ部又は前記屈曲部は、前記Ｎ型半導体層の直上に形成されていることを特徴とする半導体装置。
【請求項５】
半導体基板上に柱状のＮ型半導体層とＰ型半導体層とが交互に周期的に形成されたピラー構造のドリフト層を有する半導体装置であって、
前記Ｎ型半導体層と前記Ｐ型半導体層とにより構成されるトランジスタが複数配列されている素子領域と、
前記素子領域の周辺であって前記トランジスタが形成されていない前記ピラー構造のドリフト層を有する終端領域とを有し、且つ
前記終端領域において、前記ピラー構造上に層間絶縁層を介して形成された電極端子を備え、
前記電極端子のエッジ部、又は１８０度未満の屈曲部のうち、基準位置より前記素子領域に近い側に存在する前記エッジ部又は前記屈曲部は、前記Ｐ型半導体層の直上に形成され、
前記基準位置より前記素子領域から見て遠い側に存在する前記エッジ部又は前記屈曲部は、前記Ｎ型半導体層の直上に形成されていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関するものであり、特に、高耐圧構造の電力用の半導体装置に関するものである。
【背景技術】
【０００２】
近年のパワーエレクトロニクス分野における電源機器の小型化・高性能化への要求を受けて、パワー半導体素子では、高耐圧化・大電流化とともに、低損失化・高速化に対する性能改善が注力されている。
その中で、パワーＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）は、その高速スイッチング性能を有し、スイッチング電源分野などでキーデバイスとして定着している。
【０００３】
ＭＯＳＦＥＴは多数キャリアデバイスであるため、少数キャリア蓄積時間がなくスイッチングが速いという利点を有する。しかし、この反面、伝導度変調がないために高耐圧素子では、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）などのバイポーラ素子と比べるとオン抵抗の面で不利になる。これは、ＭＯＳＦＥＴにおいて高い耐圧を得るためには、ドリフト層を厚くし不純物濃度も低くする必要があるため、高耐圧の素子ほどＭＯＳＦＥＴのオン抵抗が増大することに起因する。
【０００４】
パワーＭＯＳＦＥＴのオン抵抗は、伝導層（Ｎ型ドリフト層）部分の電気抵抗に大きく依存する。そして、このＮ型ドリフト層の電気抵抗を決定する不純物濃度は、Ｐ型ベースとＮ型ドリフト層により形成されるＰＮ接合の耐圧に対応するため、上限を有している。従って、素子耐圧とオン抵抗にはトレードオフの関係が存在する。このトレードオフを改善することが低消費電力素子の実現のためには重要となる。
【０００５】
このトレードオフには素子の材料により決定されるため限界があり、この限界を越えることが既存のパワー素子を超える低オン抵抗素子の実現につながる。
【０００６】
この問題を解決するために、スーパージャンクション構造と呼ばれる、Ｎ型ドリフト層（Ｎ型ピラー層）にＰ型ドリフト層（Ｐ型ピラー層）を埋め込んだ構造が知られている。具体的には、特許文献１、２において、ドリフト層として、不純物濃度を高めたＮ型の領域とＰ型の領域とを交互に配置した並列ＰＮ層により形成され、オフ状態のときは、空乏化して耐圧を維持する構造の半導体装置が開示されている。
【０００７】
特許文献１、２に記載されている半導体装置において、Ｎ型ピラー層、Ｐ型ピラー層を形成する方法としては、Ｎ型半導体層をエピタキシャル成長により形成し、レジストパターンを形成し、ボロン（Ｂ）等のイオン注入することによりＰ型半導体領域を形成し、レジストパターンを除去し、更に別のＮ型半導体層をエピタキシャル成長させる一連のプロセスを繰り返した後、熱拡散によりＰ型ピラー層、Ｎ型ピラー層を交互に形成する方法が開示されている。
【０００８】
このようなＰ型ピラー層、Ｎ型ピラー層を交互に形成した半導体装置では、トランジスタの形成される素子領域と、その周囲を取り囲むトランジスタの形成されていない終端領域を有している。
【０００９】
終端領域においてトランジスタが形成されない場合であっても、プロセス等の関係上、終端領域にＰ型ピラー層、Ｎ型ピラー層を交互に形成する場合があるが、この場合では、素子領域よりも終端領域の耐圧が低下し、半導体装置全体を破壊してしまうという問題があった。具体的には、終端領域での局所的な電界集中によるリーク電流に起因した耐圧低下や、ホットキャリアによる破壊が発生するのである。
【特許文献１】特開２０００−４０８２２号公報
【特許文献２】特開２００１−１６８０３６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明は、いわゆるスーパージャンクション構造を有する半導体装置の高耐圧化を目的とする。
【課題を解決するための手段】
【００１１】
本発明の一の態様に係る半導体装置は、半導体基板上に柱状の第１導電型の第１の半導体層と第２導電型の第２の半導体層とが交互に周期的に形成されたピラー構造のドリフト層を有する半導体装置であって、前記第１の半導体層と前記第２の半導体層とにより構成されるトランジスタが複数配列されている素子領域と、前記素子領域の周辺であって前記トランジスタが形成されていない前記ピラー構造のドリフト層における第１導電型の不純物が第２導電型の不純物に対し過剰である終端領域とを有し、且つ前記終端領域において、前記トランジスタのゲートと接続するため前記ピラー構造上に層間絶縁層を介し形成された電極層を備え、前記電極層のエッジ部、又は１８０度未満の屈曲部が、前記終端領域における前記ピラー構造の第２導電型の半導体層の直上に形成されていることを特徴とする。
【００１２】
また、本発明の一の態様に係る半導体装置は、半導体基板上に柱状の第１導電型の第１の半導体層と第２導電型の第２の半導体層とが交互に周期的に形成されたピラー構造のドリフト層を有する半導体装置であって、前記第１の半導体層と前記第２の半導体層とにより構成されるトランジスタが複数配列されている素子領域と、前記素子領域の周辺であって前記トランジスタが形成されていない前記ピラー構造のドリフト層における第１導電型の不純物が第２導電型の不純物に対し過剰である終端領域とを有し、且つ前記終端領域において、前記ピラー構造上に層間絶縁層を介して形成された電極端子におけるエッジ部、又は１８０度未満の屈曲部が、前記ピラー構造の第２導電型の半導体層の直上に形成されていることを特徴とする。
【００１３】
また、本発明の一の態様に係る半導体装置は、半導体基板上に柱状の第１導電型の第１の半導体層と第２導電型の第２の半導体層とが交互に周期的に形成されたピラー構造のドリフト層を有する半導体装置であって、前記第１の半導体層と前記第２の半導体層とにより構成されるトランジスタが複数配列されている素子領域と、前記素子領域の周辺であって前記トランジスタが形成されていない前記ピラー構造のドリフト層における第１導電型の不純物が第２導電型の不純物に対し過剰である終端領域とを有し、且つ前記終端領域において、前記ピラー構造のドリフト層と層間絶縁層との間に形成される第１導電型のリサーフ層を備え、前記リサーフ層のエッジ部、又は１８０度未満の屈曲部が、前記ピラー構造の第２導電型の半導体層の直上に形成されていることを特徴とする。
【００１４】
また、本発明の一の態様に係る半導体装置は、半導体基板上に柱状のＮ型半導体層とＰ型半導体層とが交互に周期的に形成されたピラー構造のドリフト層を有する半導体装置であって、前記Ｎ型半導体層と前記Ｐ型半導体層とにより構成されるトランジスタが複数配列されている素子領域と、前記素子領域の周辺であって前記トランジスタが形成されていない前記ピラー構造のドリフト層を有する終端領域とを有し、且つ前記終端領域において、前記トランジスタのゲートと接続するため前記ピラー構造上に層間絶縁層を介し形成された電極層を備え、前記電極層におけるエッジ部、又は１８０度未満の屈曲部のうち、基準位置より前記素子領域に近い側に存在する前記エッジ部又は前記屈曲部は、前記Ｐ型半導体層の直上に形成され、前記基準位置より前記素子領域から見てに遠い側に存在する前記エッジ部又は前記屈曲部は、前記Ｎ型半導体層の直上に形成されていることを特徴とする。
【００１５】
また、本発明の一の態様に係る半導体装置は、半導体基板上に柱状のＮ型半導体層とＰ型半導体層とが交互に周期的に形成されたピラー構造のドリフト層を有する半導体装置であって、前記Ｎ型半導体層と前記Ｐ型半導体層とにより構成されるトランジスタが複数配列されている素子領域と、前記素子領域の周辺であって前記トランジスタが形成されていない前記ピラー構造のドリフト層を有する終端領域とを有し、且つ前記終端領域において、前記ピラー構造上に層間絶縁層を介して形成された電極端子を備え、前記電極端子のエッジ部、又は１８０度未満の屈曲部のうち、基準位置より前記素子領域に近い側に存在する前記エッジ部又は前記屈曲部は、前記Ｐ型半導体層の直上に形成され、前記基準位置より前記素子領域から見て遠い側に存在する前記エッジ部又は前記屈曲部は、前記Ｎ型半導体層の直上に形成されていることを特徴とする。
【発明の効果】
【００１６】
本発明は、いわゆるスーパージャンクション構造を有する半導体装置を容易に高耐圧にすることができる。
【発明を実施するための最良の形態】
【００１７】
〔第１の実施の形態〕
本発明における一実施の形態を以下に記載する。本実施の形態における半導体装置を図１に示す。本実施における半導体装置は、電力用半導体装置であって、素子領域１と終端領域２により構成されている。
【００１８】
素子領域１において形成されるトランジスタは、Ｎ型ドリフト層１１と、このＮ型ドリフト層１１中に形成される複数のＰ型ピラー層１２から構成されるスーパージャンクション構造（ピラー構造）を有している。Ｎ型ドリフト層１１の一方の表面（図１において、下側の表面）に、Ｎ型ドリフト層１１よりも不純物濃度の高いＮ＋型ドレイン層１３が形成され、Ｎ＋型ドレイン層１３の表面には、不図示のドレイン電極が形成されている。
【００１９】
尚、本実施の形態では、ドリフト層１４は、Ｎ型ドリフト層１１とＰ型ピラー層１２からなる。また、Ｎ型ドリフト層１１とＮ＋型ドレイン層１３の形成方法は、Ｎ型ドリフト層１１の片面に不純物を拡散する方法や、Ｎ＋型ドレイン層１３を基板としてＮ型ドリフト層１１を結晶成長させる方法により形成される。
【００２０】
Ｎ型ドリフト層１１においてＮ＋型ドレイン層１３の形成されていない面は、上述のとおり、Ｐ型ピラー層１２が周期的に形成される。尚、隣接するＰ型ピラー層１２とＰ型ピラー層１２の間に形成されているＮ型ドリフト層１１を別途Ｎ型ピラー層１１Ａと称する場合もある。Ｐ型ピラー層１２の表面に広がる領域には、イオン注入によりＰ型ベース層１５が形成される。このように形成された各々のＰ型ベース層１５の表面には、２ヶ所のＮ型ソース層１６が形成されている。
【００２１】
更に、隣接するＰ型ベース層１５とＰ型ベース層１５とに挟まれたＮ型ドリフト層１１の表面、即ち、隣接するＮ型ソース層１６とＮ型ソース層１６との間であって、その間にＰ型ベース層１５に挟まれたＮ型ドリフト層１１を有する表面領域には、ゲート絶縁膜１８が形成される。このゲート絶縁膜１８は、例えば、膜厚が約０．１〔μｍ〕の酸化シリコン膜からなるものである。
【００２２】
更に、ゲート絶縁膜１８上には、ゲート電極１９が形成されており、ゲート電極１９同士が接続されている。また、ゲート電極１９上には、層間絶縁膜２０が形成されている。
【００２３】
ゲート電極１９とゲート電極１９との間に挟まれた領域においては、Ｐ型ベース層１５及び、このＰ型ベース層１５内に設けられた２つのＮ型ソース層１６と接するように、ソース電極１７が形成される。ソース電極１７は層間絶縁膜２０を覆うように形成されており、各々と接続されている。また、ソース電極１７とゲート電極１９とは、層間絶縁膜２０を介し電気的に絶縁がとられている。
【００２４】
一方、終端領域２においても、Ｎ型ドリフト層１１（Ｎ型ピラー層１１Ａを含む）及びＰ型ピラー層１２が形成されており、スーパージャンクション構造（ピラー構造）が形成されている。終端領域２において、Ｎ型ドリフト層１１及びＰ型ピラー層１２の形成されている素子領域１の近傍の表面には、イオン注入によりＰ＋型ガードリング層２１が形成されており、Ｐ＋型ガードリング層２１の表面は、ソース電極１７と接触している。
【００２５】
また、終端領域２において、Ｐ＋型ガードリング層２１に接し、素子領域１に対し反対側に広がるように、表面にＰ型リサーフ層２２が形成される。更に、終端領域２におけるＰ型リサーフ層２２、Ｎ型ドリフト層１１、Ｐ型ピラー層１２の表面には、層間絶縁膜２３が形成されており、その内部には、ゲート電極１９との接続のためのフィールドプレート２４が形成され、ゲート端子２５と接続されている。
【００２６】
次に、本実施の形態における半導体装置の構成についてより詳細に説明する。本実施の形態における半導体装置は、終端領域２における耐圧低下等による半導体装置の破壊を防止するための構造に関するものである。
【００２７】
図２に、本実施の形態における終端領域の構造を示す。図２（ａ）は上面図、図２（ｂ）は断面図である。また、図３（ａ）は、図２（ｂ）の拡大した断面図を示し、図３（ｂ）は、Ｐ型ピラー層１２とＮ型ピラー層１１Ａからなるドリフト層１４における電界分布を示す。
【００２８】
本実施の形態では、終端領域におけるＰ型ピラー層１２とＮ型ピラー層１１Ａからなるドリフト層１４において、Ｎ型不純物がＰ型不純物よりも多いＮリッチとなっており、図３（ｂ）に示すような電界分布となる。
【００２９】
ドリフト層１４がＮリッチの場合において、電極等の導電性部材のエッジが、Ｎ型ピラー層１１Ａの直上に位置するように形成すると、電極等のエッジとＮ型ピラー層１１Ａとの間において、破壊が発生しやすくなるといった現象を発明者らは研究の結果得た。本実施の形態は、この結果に基づくものであり、電極等のエッジ部分や電極等の屈曲位置をＮ型ピラー層１１Ａ上ではなく、Ｐ型ピラー層１２上に形成したことを特徴とするものである。
【００３０】
具体的には、Ｐ型ピラー層１２とＮ型ピラー層１１Ａからなるドリフト層１４上に、Ｐ＋型ガードリング層２１及び、Ｐ型リサーフ層２２が形成される。Ｐ型リサーフ層２２の両端位置ａ１、ａ８は、Ｐ型ピラー層１２の直上となる位置に形成される。
【００３１】
更にこの上に、層間絶縁膜２３が形成され、その内部には、不図示のゲート電極との接続のためのフィールドプレート２４が形成される。フィールドプレート２４の両端位置ａ２、ａ６及び、フィールドプレート２４において、所定角度、例えば１８０度未満の狭い角度の屈曲位置ａ３、ａ４（図３では、屈曲角度は略９０°である）は、それぞれＰ型ピラー層１２の直上となる位置に形成される。
【００３２】
更に、この上に、金属電極として、ソース電極１７及び、フィールドプレート２４と接続されるゲート端子２５が形成される。ソース電極１７の端位置ａ２、ゲート端子２５の両端位置（エッジ）ａ３、ａ７、ゲート端子２５において、所定角度例えば１８０度未満の狭い角度の屈曲位置ａ４、ａ５は、Ｐ型ピラー層１２の直上となる位置に形成される。
【００３３】
尚、電極等のエッジだけではなく、所定角度例えば１８０度未満の狭い角度の屈曲位置も対象としているのは、電極の屈曲位置において電界の集中が起こりやすく、特に破壊が生じやすいため、本実施の形態では、これらの部分も両端位置（エッジ）と同様に考えることができるからである。ここで、屈曲位置での角度は１８０度未満と定義しているが、状況に応じて、１２０度以下のものを屈曲位置と定義してもよいし、あるいは９０度前後、それ以下の角度を屈曲位置と定義してもよい。
【００３４】
以上のように、終端領域におけるＰ型ピラー層１２とＮ型ピラー層１１Ａからなるドリフト層１４が、Ｎリッチ状態である場合において、Ｐ型リサーフ層２２、フィールドプレート２４、ソース電極１７、ゲート端子２５のエッジ及び所定角度よりも狭い角度の屈曲位置が、Ｐ型ピラー層１２の直上に形成され、Ｎ型ピラー層１１Ａの直上には形成されないため、耐圧低下を招くことなく、破壊に対し強い半導体装置を得ることができる。
【００３５】
〔第２の実施の形態〕
次に、本実施の形態における半導体装置の構成について説明する。図４に、本実施の形態における終端領域の構造を示す。図４（ａ）は上面図、図４（ｂ）は断面図である。また、図５（ａ）は、図４（ｂ）の拡大した断面図を示し、図５（ｂ）は、Ｐ型ピラー層３２とＮ型ピラー層３１Ａからなるドリフト層３４における電界分布を示す。
【００３６】
本実施の形態では、終端領域におけるＰ型ピラー層３２とＮ型ピラー層３１Ａからなるドリフト層３４において、Ｐ型不純物がＮ型不純物よりも多いＰリッチとなっており、図５（ｂ）に示すような電界分布となる。
【００３７】
ドリフト層３４がＰリッチの場合において、電極等の導電性部材のエッジが、Ｐ型ピラー層３２の直上に位置するように形成すると、電極等のエッジとＰ型ピラー層３２との間において、破壊が発生しやすくなるといった現象を発明者らは研究の結果得た。本実施の形態は、この結果に基づくものであり、電極等のエッジ部分や電極等の屈曲位置をＰ型ピラー層３２上ではなく、Ｎ型ピラー層３１Ａ上に形成したことを特徴とするものである。
【００３８】
具体的には、Ｐ型ピラー層３２とＮ型ピラー層３１Ａからなるドリフト層３４上に、Ｐ＋型ガードリング層４１及び、Ｐ型リサーフ層４２が形成される。Ｐ型リサーフ層４２の両端位置ｂ１、ｂ８は、Ｎ型ピラー層３１Ａの直上となる位置に形成される。更にこの上に、層間絶縁膜４３が形成され、その内部には、不図示のゲート電極との接続のためのフィールドプレート４４が形成される。
【００３９】
フィールドプレート４４の両端位置ｂ２、ｂ６及び、フィールドプレート４４において、所定角度よりも狭い角度の屈曲位置ｂ３、ｂ４は、Ｎ型ピラー層３１Ａの直上となる位置に形成される。
【００４０】
更に、この上に、金属電極として、ソース電極３７及び、フィールドプレート４４と接続されるゲート端子４５が形成される。ソース電極３７の端位置ｂ２、ゲート端子４５の両端位置ｂ３、ｂ７、ゲート端子４５において、所定角度よりも狭い角度の屈曲位置ｂ４、ｂ５は、Ｎ型ピラー層３１Ａの直上となる位置に形成される。
【００４１】
尚、電極等のエッジだけではなく、所定角度よりも狭い角度の屈曲位置も対象としているのは、電極の屈曲位置において、電界の集中が起こりやすく、このため特に破壊が生じやすいため、本実施の形態では、これら屈曲位置もエッジと同様に考えることができるからである。
【００４２】
以上のように、終端領域におけるＰ型ピラー層３２とＮ型ピラー層３１Ａからなるドリフト層３４が、Ｐリッチ状態である場合において、Ｐ型リサーフ層４２、フィールドプレート４４、ソース電極３７、ゲート端子４５のエッジ及び所定角度よりも狭い角度の屈曲位置が、Ｎ型ピラー層３１Ａの直上に形成され、Ｐ型ピラー層３２の直上には形成されないため、耐圧低下を招くことなく、破壊に対し強い半導体装置を得ることができる。
【００４３】
〔第３の実施の形態〕
次に、本実施の形態における半導体装置の構成について説明する。  図６に、本実施の形態における終端領域の構造を示す。図６（ａ）は上面図、図６（ｂ）は断面図である。また、図７（ａ）は、図６（ｂ）の拡大した断面図を示し、図７（ｂ）は、Ｐ型ピラー層５２とＮ型ピラー層５１Ａからなるドリフト層５４における電界分布を示す。
【００４４】
本実施の形態では、終端領域におけるＰ型ピラー層５２とＮ型ピラー層５１Ａからなるドリフト層５４において、Ｐ型不純物とＮ型不純物とが、ほぼ同等の状態となっており、図７（ｂ）に示すような電界分布となる。
【００４５】
ドリフト層３４における不純物濃度がほぼ同等の場合においては、電極等の導電性部材のエッジ、または１８０度未満の屈曲部が、次のような位置関係にあると、破壊が発生しやすくなる現象を、発明者らは研究の結果得た。
（１）、ある基準位置よりも素子領域に近い側（内側方向）において、電極等のエッジ又は屈曲部が、Ｎ型ピラー層の直上に位置する
（２）ある基準位置よりも素子領域から見て遠い側（外側方向）において、電極等のエッジ又は屈曲部が、Ｐ型ピラー層の直上に位置する
本実施の形態は、この結果に基づくものであり、電極等のエッジ部分や電極等の屈曲位置のうち、内側方向に存在しているものは、Ｐ型ピラー層５２上に形成し、電極等のエッジ部分や電極等の屈曲位置のうち、外側方向に存在しているものは、Ｎ型ピラー層５１上に形成したことを特徴とするものである。尚、本実施の形態における内側方向と外側方向との境界は、ゲート端子６５とフィールドプレート６４の接触面の中心を基準としている。
【００４６】
具体的には、Ｐ型ピラー層５２とＮ型ピラー層５１Ａからなるドリフト層５４上に、Ｐ＋型ガードリング層６１及び、Ｐ型リサーフ層６２が形成される。Ｐ型リサーフ層６２の両端位置（エッジ）のうち内側方向の端位置（エッジ）ｃ１は、Ｐ型ピラー層５２の直上となる位置に形成される。また、外側方向の端位置（エッジ）ｃ８は、Ｎ型ピラー層５１Ａの直上となる位置に形成される。
【００４７】
更にこの上に、層間絶縁膜６３が形成され、その内部には、不図示のゲート電極との接続のためのフィールドプレート６４が形成される。フィールドプレート６４の両端位置のうち内側方向の端位置（エッジ）ｃ２は、Ｐ型ピラー層５２の直上となる位置に形成される。また、外側方向の端位置（エッジ）ｃ６は、Ｎ型ピラー層５１Ａの直上となる位置に形成される。また、フィールドプレート６４において、所定角度よりも狭い角度の屈曲位置ｃ３、ｃ４は、ともに、ゲート端子６５とフィールドプレート６４の接触面の中心よりも内側方向に位置しているため、Ｐ型ピラー層５２の直上となる位置に形成される。
【００４８】
更に、この上に、金属電極として、ソース電極５７及び、フィールドプレート６４と接続されるゲート端子６５が形成される。ソース電極５７の端位置ｃ２、ゲート端子６５の両端位置のうち内側方向の端位置（エッジ）ｃ３は、Ｐ型ピラー層５２の直上となる位置に形成される。
【００４９】
また、ゲート端子６５の両端位置のうち外側方向の端位置（エッジ）ｃ７は、Ｎ型ピラー層５１Ａの直上となる位置に形成される。また、ゲート端子６５において、所定角度よりも狭い角度の屈曲位置のうち、内側方向の端位置ｃ４（エッジ）は、Ｐ型ピラー層５２の直上となる位置に形成される。外側方向の端位置（エッジ）ｃ５は、Ｎ型ピラー層５１Ａ直上となる位置に形成される。
【００５０】
以上のように、終端領域におけるＰ型ピラー層５２とＮ型ピラー層５１Ａからなるドリフト層５４が、ＮリッチでもＰリッチでもなくチャージバランスが保たれている状態においては、Ｐ型リサーフ層６２、フィールドプレート６４、ソース電極５７、ゲート端子６５のエッジ及び所定角度よりも狭い角度の屈曲位置のうち、内側方向に位置するものは、Ｐ型ピラー層５２の直上に形成され、外側方向に位置するものは、Ｎ型ピラー層５１Ａの直上には形成されるため、耐圧低下を招くことなく、破壊に対し強い半導体装置を得ることができる。尚、本実施の形態では、ドリフト層５４がＮリッチかＰリッチか不明である場合において、最も破壊に強いものとなる。
【００５１】
以上より、スーパージャンクション構造のＭＯＳトランジスタにおいて、逆バイアス時の漏れ電流を大きく増大させることなく、耐圧を向上させることができる。
【００５２】
以上、上記実施の形態に開示されている複数の構成要件の適宜な組み合わせにより、種々の発明が形成可能である。例えば、実施の形態に示される全構成要素から幾つかの構成要素を削除してもよい。更に、異なる実施形態にわたる構成要件を適宜追加し組み合わせてもよい。
【図面の簡単な説明】
【００５３】
【図１】スーパージャンクション構造の半導体装置の構造概要図
【図２】第１の実施の形態における半導体装置の構造図
【図３】第１の実施の形態における半導体装置の構造拡大図
【図４】第２の実施の形態における半導体装置の構造図
【図５】第２の実施の形態における半導体装置の構造拡大図
【図６】第３の実施の形態における半導体装置の構造図
【図７】第３の実施の形態における半導体装置の構造拡大図
【符号の説明】
【００５４】
１・・・素子領域、２・・・終端領域、１１Ａ・・・Ｎ型ピラー層、１２・・・Ｐ型ピラー層、１４・・・ドリフト層、１７・・・ソース電極、２１・・・Ｐ＋型ガードリング層、２２・・・Ｐ型リサーフ層、２３・・・層間絶縁膜、２４・・・フィールドプレート、２５・・・ゲート端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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