(57)【要約】【課題】各種デバイス間でインターフェース電圧の相異がある場合でも、デバイス間の信号授受のときに動的にそのインターフェース電圧の相異を吸収する。【解決手段】複数のデバイスが共通接続線を介して信号を授受するとき、デバイスと共通接続線との間に介在するインターフェース回路であって、デバイスから前記共通接続線への信号の出力時に、デバイス内での信号レベルを共通接続線で授受されるデバイスに相応の信号レベルに変換する出力変換部、および、共通線からデバイスへの信号の入力時に、共通接続線で授受されるデバイスに相応の信号レベルをデバイス内での信号レベルに変換する入力変換部の少なくとも一方を備える。【選択図】図１
2008085876.tif 000002
【特許請求の範囲】
【請求項１】
複数のデバイスが共通接続線を介して信号を授受するとき、前記デバイスと前記共通接続線との間に介在するインターフェース回路であって、
前記デバイスから前記共通接続線への信号の出力時に、前記デバイス内での信号レベルを前記共通接続線で授受される信号レベルに変換する出力変換部、および、前記共通接続線から前記デバイスへの信号の入力時に、前記共通接続線で授受される信号レベルを前記デバイス内での信号レベルに変換する入力変換部の少なくとも一方を備えるインターフェース回路。
【請求項２】
前記出力変換部および前記入力変換部は、所定の選択信号にしたがって前記共通接続線へ前記デバイスを接続し、または前記共通接続線と前記デバイスとを遮断するスイッチ部を含む請求項１に記載のインターフェース回路。
【請求項３】
前記出力変換部および前記入力変換部は、増幅回路と、前記増幅回路に対して２以上の駆動電圧をそれぞれ供給する２以上の電源のいずれか１つを接続し、前記接続された電源以外を前記増幅回路から遮断する、電源切り替え部を含む請求項１または２に記載のインターフェース回路。
【請求項４】
前記インターフェース回路は、接地電位を基準に設定される上位電位および下位電位によって信号値が定義される第１の信号方式と、所定の基準電位から正方向の正側振幅値および前記基準電圧より負方向の負側振幅値によって信号値が定義される第２の信号方式との間で信号値を変換する信号方式変換部をさらに有する請求項１から３のいずれかに記載のインターフェース回路。
【請求項５】
複数のデバイスと、
前記デバイスを接続する共通接続線と、
前記デバイスが共通接続線を介して信号を授受するとき、前記デバイスと前記共通接続線との間に介在するインターフェース回路を制御する制御回路と、を備え、
前記デバイスは、それぞれ前記インターフェース回路を有し、
前記インターフェース回路は、
前記デバイスから前記共通接続線への信号の出力時に、前記デバイス内での信号レベルを前記共通接続線で授受される信号レベルに変換する出力変換部、および、前記共通接続線から前記デバイスへの信号の入力時に、前記共通接続線で授受される信号レベルを前記デバイス内での信号レベルに変換する入力変換部の少なくとも一方を有する回路システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、インターフェース回路、およびこれを用いた回路システムに関する。
【背景技術】
【０００２】
従来は、複数のインターフェース電圧を持つデバイス同士を接続することは困難であり、特性上の理由からインターフェースの電源電圧が下げられないデバイスに合わせてインターフェース電圧を設定していた。逆にいえば、特性上の理由でインターフェース電圧を下げることが可能なデバイスに関しても、接続相手のデバイスのインターフェース電圧に合わせなければならず、積極的にインターフェース電圧を下げることができなかった。
【特許文献１】特開２００３−２０３０４４号公報
【特許文献２】特開２０００−２３５４４１号公報
【特許文献３】特開２００５−１１７６２８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
すなわち、様々なデバイスを互いに接続して構成するシステムを考えると、各々のデバイスの特性に合わせてインターフェースを低電圧化することができず、インターフェース電圧を下げられないデバイスの電圧に合わせる必要があった。
【０００４】
そのため、デバイス内部のコア電圧は、テクノロジの進歩や低消費電力化の要求に合わせて低電圧化してきたが、相対的にインターフェース電圧は低電圧化が進んでいなかった。インターフェースでの消費電力の占める割合も高くなってきていた。
【０００５】
また、インターフェース電圧とＬＳＩ内部のコア電圧の電圧差が大きくなるほど、トランジスタの製造ばらつきや、電圧変動等の、デバイス特性(動作速度、スペック等)への影響が大きくなるという弊害も顕在化してきていた。
【０００６】
本発明の目的は、以上のような各種デバイスでインターフェース電圧間の相異がある場合でも、デバイス間の信号授受のときに動的にそのインターフェース電圧の相異を吸収できる技術を提供することにある。
【課題を解決するための手段】
【０００７】
本発明は前記課題を解決するために、以下の手段を採用した。すなわち、本発明は、複数のデバイスが共通接続線を介して信号を授受するとき、前記デバイスと前記共通接続線との間に介在するインターフェース回路であって、前記デバイスから前記共通接続線への信号の出力時に、前記デバイス内での信号レベルを前記共通接続線で授受されるデバイスに相応の信号レベルに変換する出力変換部、および、前記共通接続線から前記デバイスへの信号の入力時に、前記共通接続線で授受される信号レベルを前記デバイス内での信号レベルに変換する入力変換部の少なくとも一方を備えるインターフェース回路である。
【０００８】
また、本発明は、複数のデバイスと、前記デバイスを接続する共通接続線と、前記デバイスが共通接続線を介して信号を授受するとき、前記デバイスと前記共通接続線との間に介在するインターフェース回路を制御する制御回路と、を備え、前記デバイスは、それぞれ前記インターフェース回路を有し、前記インターフェース回路は、前記デバイスから前記共通接続線への信号の出力時に、前記デバイス内での信号レベルを前記共通接続線で授受されるデバイスに相応の信号レベルに変換する出力変換部、および、前記共通接続線から前記デバイスへの信号の入力時に、前記共通接続線で授受される信号レベルを前記デバ
イス内での信号レベルに変換する入力変換部の少なくとも一方を有する回路システムであってもよい。
【発明の効果】
【０００９】
本発明によれば、各種デバイスでインターフェース電圧間の相異がある場合でも、デバイス間の信号授受のときに動的にそのインターフェース電圧の相異を吸収することができる。
【発明を実施するための最良の形態】
【００１０】
以下、図面を参照して本発明を実施するための最良の形態（以下、実施形態という）に係る回路システムについて説明する。以下の実施形態の構成は例示であり、本発明は実施形態の構成には限定されない。
【００１１】
《発明の骨子》
本回路システムは、必ずしも電圧レベルやインターフェースの規格が互いに一致しない信号を処理する各種デバイスをバスに接続して構成される。本回路システムに含まれるデバイスにおいては、入力インターフェースまたは出力インターフェース、あるいは、その双方が、バスを通じて他のデバイスと信号を授受するタイミングで動的にその信号を双方のインターフェースの規格に合致させる。
【００１２】
図１に、本回路システムの基本構成を示す。本回路システムは、バス１（本発明の共通接続線に相当）と、バス１に接続される各種のデバイス２Ａ−２Ｄと、バス１に対する各種デバイス２Ａ−２Ｄの接続の可否および接続時の信号の変換を制御する制御回路３とを有している。
【００１３】
図１において、バス１の種類に制限はない。例えば、ＵＳＢ（Universal Serial Bus 
）、Fiber Channel、ＳＳＡ（Serial Storage Architecture ）、ＩＥＥＥ１３９４等の
ようなシリアルインターフェースを構成するバスでもよい。また、ＳＣＳＩ（Small Computer System Interface ）、ＩＳＡ（Industry Standard Architecture ）、ＩＤＥ（Integrated Drive Electronics）、ＡＴＡ（AT Attachment）等のパラレルインターフェースを接続するバスでもよい。また、ＣＰＵとメモリを接続する内部バスでもよい。
【００１４】
また、デバイス２Ａ−２Ｄは、バス１から信号と授受し、その信号による情報を処理するＬＳＩである。なお、デバイス２Ａ−２Ｄを総称する場合には、デバイス２という。また、個別には、デバイス２Ａ、デバイス２Ｂ等のように呼ぶ。ただし、本実施形態において、デバイス２の数が４個に限定される訳ではない。また、デバイス２のインターフェース電圧の種類が4種類に限定されるわけではない。
【００１５】
制御回路３は、チップ選択信号によって、デバイス２のバス１への接続の可否および接続時の信号の変換を制御する。デバイス２Ａ−２Ｄのうち、制御回路３のチップ選択信号によってバス１への接続を許可されたデバイス２が、そのチップ選択信号にしたがってデバイス２内部の信号をバス１によって接続される相手デバイスの規格に合致する信号に変換して、バス１から信号を入力し、あるいは、バス１に信号を出力する。チップ選択信号は、個々のデバイス２ごとに個別に設けてもよい。また、同時に信号を処理する複数のデバイス２に対して、１つのチップ選択信号を共用してもよい。
【００１６】
図２に、個々のデバイス２にチップ選択信号を設けた場合のそれぞれのチップ選択信号のタイミングチャートの例である。図２において、それぞれの信号は、デバイス２Ａ−２Ｄのチップ選択信号（／ＣＳＡ、／ＣＳＢ、／ＣＳＣ、／ＣＳＤ）を示している。そして、それぞれの信号がＬＯレベルのときに、各デバイス２が選択されることになる。
【００１７】
図３に、様々なインターフェース電圧を持つ複数のデバイス２と、それらに対応する切り替え可能なインターフェース電圧を持つデバイスＸとがバス１によって接続される回路システムの例を示す。このシステムでは、デバイス２Ａが１．８ｖ、デバイス２Ｂが２．５ｖ、デバイス２Ｃが３．３ｖ、デバイス２Ｄが１．２ｖの信号のインターフェースを有している。ここで、インターフェース電圧とは、例えば、バス１に接続される増幅器の信号振幅を規定する電圧である。
【００１８】
このシステムでは、例えば、デバイス２ＡとデバイスＸとが接続されるときには、デバイスＸの１．８Ｖの電圧のインターフェースが選択されて使用される。このとき、デバイス２ＡとデバイスＸ以外のデバイス２は、バス１から切り離される。同様に、デバイス２ＢとデバイスＸとが接続されるときには、デバイスＸの２．５Ｖの電圧のインターフェースが選択されて使用される。
【００１９】
図４に、様々なインターフェース電圧を持つ複数のデバイス２と、それらに対応する切り替え可能な電圧を供給する電源４からインターフェース部に電力を供給されるデバイスＸとがバス１によって接続される回路システムの例を示す。この例では、デバイスＸのインターフェース部には、信号レベルを変換する増幅器５が設けられている。この増幅器５には、電源電圧を変更可能な電源４から電力が供給される。したがって、例えば、インターフェース電圧が１．８ｖのデバイス２ＡとデバイスＸとをバス１に接続する場合には、電源４から供給される電源電圧を１．８ｖに制御してデバイスＸのインターフェース部の増幅器５に電力を供給すればよい。他のデバイス２Ｂ−２Ｄについても同様である。
【００２０】
図５Ａに、複数のインターフェース電圧を有するデバイスのインターフェースをスイッチで切り替えて制御する処理手順を示す。図５Ａは、図３の回路システムの制御回路３の処理手順に該当する。
【００２１】
この処理では、制御回路３は、インターフェースの規格が複数か否かを判定する（Ｓ１）。ここで、インターフェースの規格とは、接地電位すなわち０ｖを基準に、電源電圧に対応して設定される上位電位および下位電位によって信号値が定義される第１の信号方式、または、所定の基準電位から正方向の正側振幅値および前記基準電圧より負方向の負側振幅値によって相対的に信号値が定義される第２の信号方式等である。
【００２２】
ここで、第１の信号方式は、０ｖからの絶対値が定義された信号方式である。また、第２の信号方式は、基準電位を中心にした正負の振幅が定義された信号方式であるといえる。これらのインターフェースの規格の種類数は、例えば、制御回路３内のレジスタに設定し、制御回路３が参照するようにすればよい。
【００２３】
インターフェースの規格が一種類の場合、制御回路は、チップ選択信号を制御対象のデバイス２、デバイスＸ（選択されたデバイス２、デバイスＸ）に送信する（Ｓ２）。このとき、チップ選択信号によって、それぞれのデバイス２、デバイスＸにおいて、該当するインターフェース電圧が設定される。そして、選択されたデバイス２、デバイスＸの間で信号が送受信される（Ｓ３）。
【００２４】
インターフェースの規格が２以上の場合、制御回路は、チップ選択信号およびチップ選択信号に応じたインターフェース選択信号を制御対象のデバイス２、デバイスＸ（選択されたデバイス２、デバイスＸ）に送信する（Ｓ４）。このとき、チップ選択信号によって、それぞれのデバイス２、デバイスＸにおいて、該当するインターフェース規格と、インターフェース電圧が設定される。そして、選択されたデバイス２、デバイスＸの間で信号が送受信される（Ｓ５）。
【００２５】
なお、インターフェースの規格が２以上の場合でも、チップ選択信号によって選択されるデバイス間で使用される規格が固定できる場合には、制御回路からのインターフェース選択信号は不要である。その場合には、インターフェースの組み合わせに対応したインターフェース規格を選択する回路をそれぞれのデバイスに組み込めばよい。例えば、デバイスＡ、Ｂともに第１の規格であって、デバイスＣが第２の規格であるとする。この場合に、デバイスＡ、Ｂ間の接続では、第１の規格のインターフェースを選択し、デバイスＡ、Ｃ間の接続では、第２の規格のインターフェースを選択する選択回路をデバイスＡに設ければよい。
【００２６】
図５Ｂに、切り替え可能な電圧を供給する電源４からインターフェース部に電力を供給される回路システムでの制御回路３の処理手順を示す。図５Ａは、図４の回路システムの制御回路３の処理手順に該当する。
【００２７】
この処理では、制御回路３は、まず、チップ選択信号を対象のデバイス２、デバイスＸ等、および電源４に送信する（Ｓ１１）。すると、電源４は、供給する電源電圧をそのチップ選択信号の種類に応じた値に制御する（Ｓ１２）。
【００２８】
次に、制御回路３は、インターフェースの規格が複数か否かを判定する（Ｓ１３）。インターフェースの規格が１種類の場合、Ｓ１１で選択されたデバイス２、デバイスＸの間で信号が送受信される（Ｓ１４）。すなわち、この場合には、インターフェース電圧は、電源電圧の変更に伴って変更され、デバイス２ごとに制御する必要がない。
【００２９】
インターフェースの規格が２以上の場合、制御回路は、チップ選択信号に応じたインターフェース選択信号を制御対象のデバイス２、デバイスＸ（Ｓ１１で選択されたデバイス２、あるいはデバイスＸ）に送信する。これによってインターフェースの方式が切り替えられる（Ｓ１５）。そして、選択されたデバイス２、デバイスＸの間で信号が送受信される（Ｓ１６）。
【００３０】
《第１実施形態》
図６Ａおよび図６Ｂを参照して本発明の第１実施形態に係る回路システムを説明する。図６Ａは、本回路システムの出力インターフェース部ＩＦ１（本発明のインターフェース回路に相当）の構成図である。この出力インターフェース部ＩＦ１は、デバイス２の内部回路とバス１との間に介在し、デバイス２からバス１に出力される信号レベルを信号送受信する相手デバイスに相応の信号レベルに変換する。
【００３１】
本回路システムの特徴は、システム内に供給電圧が可変である電源４（電圧供給源ともいう）を持つ点にある。電源４には、制御回路３（図４参照）から、すべてのチップ選択信号が入力されている。電源４は、アサートされたチップ選択信号の種類に応じて、電源電圧を変更する。したがって、制御回路３によって選択され、バス１にアクセスするデバイス(ペア)に応じて供給電圧が変化されることになる。
【００３２】
図６Ａの出力インターフェース部ＩＦ１は、内部ロジックからの出力信号が入力される内部ロジック端子ＤＶＡと、バス１に接続され、バス１に信号を出力する外部出力単位ｏｕｔと、内部ロジック端子ＤＶＡと外部出力端子ｏｕｔとの間で信号を変換する変換回路（本発明の出力変換部に相当）とを有している。また、変換回路は、内部ロジック端子ＤＶＡの信号を反転するインバータＩＶ１と、３個のＰチャンネルのトランジスタＰＭ１−ＰＭ３と、３個のＮチャンネルのトランジスタＮＭ１−ＮＭ３と、を有している。
【００３３】
このうち、トランジスタＰＭ１とＰＭ２とは、ともにソースが電源４に接続され、互い
に自身のドレインに相手のゲートが接続され、フリップフロップＦＦ１を構成している。また、トランジスタＰＭ１のドレインはトランジスタＮＭ１のドレインおよびソースを介してアース電位に接続されている。そして、トランジスタＮＭ１のゲートはインバータＩＶ１を介して内部ロジック端子ＤＶＡに接続されている。また、トランジスタＰＭ２のドレインはトランジスタＮＭ２のドレインおよびソースを介してアース電位に接続されている。そして、トランジスタＮＭ２のゲートは内部ロジック端子ＤＶＡに接続されている。また、トランジスタＰＭ３およびＮＭ３は、相補的に縦続接続され、ＣＭＯＳの反転増幅器ＡＭＰ１を構成している。ＡＭＰ１は、出力ドライバとも呼ばれる。
【００３４】
内部ロジック端子ＤＶＡには、デバイス２の内部ロジックから出力信号が出力される。以下、出力インターフェースＩＦ１の動作を説明する。図６Ｂは、この出力インターフェースＩＦ１の信号のタイミングダイアグラムである。図６Ｂでは、電源４の出力電圧ＶＩＦ、内部ロジック端子ＤＶＡ、および外部出力端子ｏｕｔでの信号の時間変化が示されている。
【００３５】
図６Ｂのように、電源４の電源電圧は、例えば、ＶＩＦＢ、ＶＩＦＡ、およびＶＩＦＣのように変化する。一方、内部ロジック端子ＤＶＡには、ＬＯレベルをＶＳＳとし、ＨＩレベルをＶＤＤＩとするパルス波形の信号が入力される。
【００３６】
ここで、内部ロジック端子ＤＶＡがＬＯレベルの場合、インバータＩＶ１にて反転され、トランジスタＮＭ１のゲートがＨＩレベルとなり、トランジスタＮＭ１がオンとなる。すると、トランジスタＰＭ１のドレインおよびトランジスタＰＭ２のゲートがいずれもＬＯレベルとなり、トランジスタＰＭ２がオンする。
【００３７】
一方、トランジスタＮＭ２のゲートは、ＬＯレベルであるので、トランジスタＮＭ２は、オフする。したがって、フリップフロップ回路ＦＦ１の出力端子であるトランジスタＰＭ２のドレイン（トランジスタＮＭ２のドレイン）はＨＩレベルとなる。このフリップフロップ回路ＦＦ１の出力端子の信号は、反転増幅器ＡＭＰ１によって反転出力される。
【００３８】
したがって、内部ロジック端子ＤＶＡがＬＯレベルの場合、外部出力端子は、ＬＯレベルとなる。同様に、内部ロジック端子ＤＶＡがＨＩレベルの場合、外部出力端子は、ＨＩレベルとなる。
【００３９】
そして、フリップフロップ回路ＦＦ１および反転増幅器ＡＭＰ１の電源電圧は、制御回路３からの制御信号にしたがって、ＶＩＦＡ〜ＶＩＦＣの間で可変である。したがって、出力インターフェース部ＩＦ１は、内部ロジック端子ＤＶＡに入力された信号の信号レベルすなわち振幅を制御回路３の指示に応じて動的に、バス１への接続が許可されている相手デバイスの信号レベルに合致した信号レベルに変換できる。
【００４０】
以上述べたように、本実施形態の回路システムによれば、デバイス２の内部ロジックで処理された信号をバス１に出力するときに動的に、その信号レベルをバス１で授受される信号レベルに変換できる。
【００４１】
《第２実施形態》
図７Ａおよび図７Ｂを参照して本発明の第２実施形態に係る回路システムを説明する。上記第１実施形態では、供給電圧が可変である電源４によって出力インターフェース部ＩＦ１から出力される信号レベルを変換した。本実施形態では、複数の電源電圧をスイッチによって切り替えることで信号レベルを変換するシステムの例を説明する。本回路システムの他の構成および作用は、第１実施形態と同様である。そこで、同一の構成要素については、同一の符号を付してその説明を省略する。
【００４２】
図７Ａは、本回路システムの出力インターフェース部ＩＦ２の構成図である。図７Ａに示すように、トランジスタＰＭ１、ＰＭ２、およびＰＭ３のソースは、共通端子ＮＤ１に接続されている。さらに、共通端子ＮＤ１は、スイッチＳＷ１を介して電源電圧ＶＩＦＡの電源に接続されている。ここで、スイッチＳＷ１は、例えばＰチャンネルトランジスタで構成され、そのゲートは、デバイス２Ａのチップ選択信号／ＣＳＡが入力されている。したがって、本回路システムで、デバイス２Ａが選択された場合には、スイッチＳＷ１がオンになり、共通端子ＮＤ１には、電源電圧ＶＩＦＡが供給される。
【００４３】
同様の構成により、本回路システムで、デバイス２Ｂが選択された場合には、スイッチＳＷ２がオンになり、共通端子ＮＤ１には、電源電圧ＶＩＦＢが供給される。また、同様の構成により、本回路システムで、デバイス２Ｃが選択された場合には、スイッチＳＷ３がオンになり、共通端子ＮＤ１には、電源電圧ＶＩＦＣが供給される。ＳＷ１からＳＷ３が本発明の電源切り替え部に相当する。
【００４４】
このようにして、本実施形態の出力インターフェース部ＩＦ２によれば、制御回路３によるチップ選択信号に応じて、共通端子ＮＤ１に供給される電源電圧を制御できる。したがって、第１実施形態の場合と同様、出力インターフェース部ＩＦ２は、内部ロジック端子ＤＶＡに入力された信号の信号レベルすなわち振幅を制御回路３の指示に応じて動的に、信号送受信の相手デバイスに相応の信号レベルに変換できる。図７Ｂに、インターフェース部ＩＦ２のタイミングダイアグラムを示す。
【００４５】
このようにして、インターフェース部ＩＦ２も、第１実施形態のインターフェース部ＩＦ１と同様に機能する。したがって、本実施形態の回路システムによれば、デバイス２の内部ロジックで処理された信号をバス１に出力するときに動的に、その信号レベルをバス１で授受される相手デバイスに相応の信号レベルに変換できる。
【００４６】
《第３実施形態》
図８Ａおよび図８Ｂを参照して本発明の第３実施形態に係る回路システムを説明する。上記第１実施形態および第２実施形態は、デバイス２の内部ロジックで処理された信号をバス１に出力するときにバス１の信号レベルに信号を変換する出力インターフェース部ＩＦ１、ＩＦ２の例を示した。本実施形態では、制御回路３に制御されたタイミングで、デバイス２の内部ロジックと信号レベルおよび信号の方式が異なる信号をバス１から入力し、デバイス２の内部ロジックで処理可能な信号レベルおよび信号の方式に変換する入力インターフェース部ＩＦ３の例を説明する。なお、本回路システムにおいても、第１実施形態と同様、システム内に供給電圧が可変である電源４（電圧供給源）が設けられている。
【００４７】
図８Ａは、本実施形態の入力インターフェース部ＩＦ３の構成図であり、図８Ｂは、各端子の信号を示すタイミングダイアグラムである。図８Ａに示すように、入力インターフェース部ＩＦ３は、バス１（図３参照）に接続される入力端子ｉｎと、入力端子ｉｎに接続される差動増幅器ＡＭＰ３と、差動増幅器ＡＭＰ３の次段に接続される反転増幅器ＡＭＰ４と、差動増幅器ＡＭＰ３に並列に入力端子ｉｎに接続されるインバータＩＶ３とＩＶ３の次段に接続されるＩＶ４とを含む。反転増幅器ＡＭＰ４の出力信号と、インバータＩＶ４の出力信号は、いずれもデバイス２の内部ロジックに接続される内部ロジック端子ＤＶＸに接続されている。
【００４８】
差動増幅器ＡＭＰ３は、比較回路を構成するＮチャンネルのトランジスタＮＭ４およびＮＭ５と、トランジスタＮＭ４およびＮＭ５のドレインをそれぞれ電源４に接続するＰチャンネルのトランジスタＰＭ４およびＰＭ５と、トランジスタＮＭ４およびＮＭ５のソースをそれぞれアース電位に接続するＮチャンネルのトランジスタＮＭ６を有している。
【００４９】
比較回路の一方の入力であるトラジスタＮＭ４のゲートは、入力端子ｉｎに接続される。また、比較回路の他方の入力であるトラジスタＮＭ５のゲートは、基準電位ｖｒｅｆに接続される。さらに、トランジスタＰＭ４、ＰＭ５のゲートは、ともにトランジスタＮＭ５のドレインに接続される。
【００５０】
さらに、比較回路のトランジスタＮＭ４およびＮＭ５のソースは、ＮチャンネルのトランジスタＮＭ６のドレインおよびソースを介してアース電位に接続され、かつ、トランジスタＮＭ６のゲートには、制御端子ＩＦＳＷの信号を反転した信号が入力される。したがって、制御端子ＩＦＳＷがＨＩレベルのときに、トランジスタＮＭ６がオフとなり、比較回路を含む差動増幅器ＡＭＰ３が遮断状態となる。一方、制御端子ＩＦＳＷがＬＯレベルのときに、トランジスタＮＭ６がオンとなり、比較回路を含む差動増幅器ＡＭＰ３が動作する。
【００５１】
このような構成による差動増幅器ＡＭＰ３（本発明の信号方式変換部に相当）の動作状態での動作を説明する。入力端子ｉｎの電位が基準電位ｖｒｅｆより高い場合には、トランジスタＮＭ５よりトランジスタＮＭ４により多くの電流が流れ、トランジスタＮＭ４のドレインは、ＬＯレベルとなる。このとき、トランジスタＮＭ５のドレインは上昇し、電源４に接続されるトランジスタＰＭ４、ＰＭ５に流れる電流は減少する。
【００５２】
一方、入力端子ｉｎの電位が基準電位ｖｒｅｆより低い場合には、トランジスタＮＭ４よりトランジスタＮＭ５により多くの電流が流れ、トランジスタＮＭ５のドレインは、ＬＯレベルとなる。その結果、電源４に接続されるトランジスタＰＭ４、ＰＭ５に流れる電流が増加し、トランジスタＮＭ４のドレイン電位が上昇する。このように、入力端子ｉｎの電位と基準電位ｖｒｅｆとの差分値によって、差動増幅器ＡＭＰ３の出力は、ＬＯレベルまたはＨＩレベルに切り替わる。
【００５３】
したがって、入力端子ｉｎに入力される信号が、ＳＳＴＬ規格の信号の場合に、その信号を内部ロジックの信号レベル(電源電圧ＶＤＤＩ−ＶＳＳ間でフル振幅)に変換することができる。
なお、本実施例はＳＳＴＬ（Stub Series terminated Transceiver Logic、本発明の第２の信号方式に相当）規格の信号、およびＬＶＴＴＬ（Low Voltage Transistor Transistor Logic、本発明の第１の信号方式に相当）規格の信号を想定した回路である。ここで、
ＳＳＴＬ規格の信号は、基準電位に対して所定値以上高い電位がＨＩレベルとして定義され、基準電位に対して所定値以上低い電位がＬＯレベルとして定義される規格の信号である。また、ＬＶＴＴＬ規格の信号は、いわゆるフル振幅の信号であり、接地電位０ｖを基準にして電源電圧に相当する所定値以上の信号レベルがＨＩレベルとして定義される。また、アース電位（または負の電源電圧）に相当する所定値以下の信号レベルがＬＯレベルとして定義される。
【００５４】
反転増幅器ＡＭＰ４は、差動増幅器ＡＭＰ３の出力を反転増幅して内部ロジック端子ＤＶＸに出力する。ただし、図８Ａのように、反転増幅器ＡＭＰ４は、ＰチャンネルのトランジスタとＮチャンネルのトランジスタとが相補的にＣＭＯＳ（Complementary Metal-Oxide Semiconductor ）結合され、かつ、ＰチャンネルのトランジスタＰＭ７、ＰＭ８が縦続結合され、ＮチャンネルのトランジスタＮＭ７、ＮＭ８が２個縦続結合されている。そして、一方のＰチャンネルのトランジスタＰＭ７のゲートには、制御端子ＩＦＳＷの信号が入力される。また、一方のＮチャンネルのトランジスタＮＭ７のゲートには、制御端子ＩＦＳＷの信号がインバータＩＶ２で反転されて入力される。したがって、制御端子ＩＦＳＷがＨＩレベルの場合には、反転増幅器ＡＭＰ４が遮断状態となる。一方、制御端子ＩＦＳＷがＬＯレベルのときに、反転増幅器ＡＭＰ４が動作する。
【００５５】
また、差動増幅器ＡＭＰ３の電源電圧は、デバイス２のチップ外部の回路システム内で電圧可変の電源４から例えば電圧ＶＩＦＡを供給されている。ＶＩＦＡは、入力されるＳＳＴＬに相応の電圧ＶＩＦＡに設定されている。一方、反転増幅器ＡＭＰ４は、デバイス２の内部ロジックで処理されている信号のレベルに対応した電圧ＶＤＤＩで駆動される。
【００５６】
さらに、制御端子ＩＦＳＷの信号は、例えば他のデバイス２Ｂまたは２Ｃが選択された場合はＨＩレベル、図８Ａに示したデバイス２Ａおよびその相手デバイス２Ｄが選択された場合にはＬと出力するような回路で構成できる。
【００５７】
このような構成よる反転増幅器ＡＭＰ４の動作状態の動作は、以下の通りである。すなわち、ＶＤＤＩがＶＩＦＡより等しいか、低い場合には、反転増幅器ＡＭＰ４において、信号が電源電圧ＶＤＤＩまで振り切れることによって、最大振幅がデバイス２の内部ロジックで処理されている信号のレベルに変換される。一方、ＶＤＤＩがＶＩＦＡより高い場合には、反転増幅器ＡＭＰ４において、信号が電源電圧ＶＤＤＩまで増幅されることによって、最大振幅がデバイス２の内部ロジックで処理されている信号のレベルに変換される。
【００５８】
また、２段接続されるインバータＩＶ３とＩＶ４のうち、１段目のインバータＩＶ３の電源電圧は、電圧可変の電源４から例えば電圧ＶＩＦＢ（あるいはＶＩＦＣ）を供給されている。また、２段目のインバータＩＶ４の電源電圧は、デバイス２の内部ロジックで処理されている信号のレベルに対応した電圧ＶＤＤＩで駆動される。したがって、差動増幅器ＡＭＰ３および反転増幅器ＡＭＰ４の場合と同様、２段接続されるインバータＩＶ３とＩＶ４とによっても、入力端子ｉｎに入力される信号の最大振幅が変換される。インバータＩＶ３、ＩＶ４の場合には、ＬＶＴＴＬ規格で入力される信号をそのまま内部ロジックで処理されている信号レベルに対応した電圧ＶＤＤＩ−ＶＳＳの振幅で内部ロジック端子ＤＶＸに出力する。
【００５９】
なお、例えばＳＳＴＬ規格の信号とＬＶＴＴＬ規格の信号というように、信号の種類が混在しない場合は、ＩＦＳＷの切り替えが不要となり、図８Ａの入力インターフェースＩＦ３の上下どちらか一方のみ回路を設ければよい。
【００６０】
図９Ａに、基準電圧を生成するｖｒｅｆ回路の実施例１を示す。図８Ａにおいて、動的に設定される差動増幅器ＡＭＰ３の電源電圧と、図９ＡのＶＩＦとを等しく設定する。その場合、例えば、図９Ａに示すように、電源電圧ＶＩＦを抵抗にて２分割してｖｒｅｆを生成すればよい。また、図９Ｂに示すように、抵抗に代えて、トランジスタのゲート電位を制御し導電状態によって電源電圧ＶＩＦを２分割してｖｒｅｆを生成してもよい。
【００６１】
以上の動作を図８Ｂのタイミングダイアグラムに示す。図８Ｂは、制御端子ＩＦＳＷ、入力端子ｉｎ、内部ロジック端子ＤＶＸの信号の時間変化を示している。ＩＦＳＷがＬＯレベル（図８ＢでＶＳＳ）のとき、差動増幅器ＡＭＰ３および反転増幅器ＡＭＰ４が動作し、ＳＳＴＬの信号の入力が可能になり、信号振幅の変換が実行される。また、ＩＦＳＷがＨＩレベル（図８ＢでＶＩＦ）のとき、インバータＩＶ３、ＩＶ４が動作し、ＬＶＴＴＬ規格の信号の入力が可能になり、信号振幅が変換される。本発明の差動増幅器ＡＭＰ３、および反転増幅器ＡＭＰ４が本発明の入力変換部に相当する。また、インバータＩＶ３およびＩＶ４が本発明の入力変換部に相当する。
【００６２】
《第４実施形態》
図１０Ａおよび図１０Ｂを参照して本発明の第４実施形態に係る回路システムを説明する。上記第３実施形態では、第１実施形態と同様、回路システム内に設けた供給電圧が可
変である電源４により、差動増幅器ＡＭＰ３およびインバータＩＶ３の電源電圧を制御した。そして、信号レベルおよび信号の方式が変化するバス１から信号を入力し、デバイス２の内部ロジックで処理可能な信号レベルおよび信号の方式に変換する入力インターフェース部ＩＦ３の例を説明した。本実施形態では、供給電圧が可変である電源４に代えて、第２実施形態と同様、複数の電源電圧をスイッチによって切り替えることで信号レベルを変換し、バス１の信号をデバイス２の内部ロジックで処理可能な信号レベルおよび信号の方式に変換する入力インターフェース部ＩＦ４を説明する。本実施形態の他の構成および作用は、第３実施形態と同様である。そこで、同一の構成要素については、同一の符号を付してその説明を省略する。
【００６３】
図１０Ａは、本実施形態の入力インターフェース部ＩＦ４の構成図であり、図１０Ｂは、各端子の信号を示すタイミングダイアグラムである。
【００６４】
図１０Ａ、図１０Ｂに示すように、差動増幅器ＡＭＰ３および反転増幅器ＡＭＰ４の電源電圧が、チップ選択信号／ＣＳＡから／ＣＳＤに応じて、ＶＩＦＡからＶＩＦＤの間で切り替えられ、第３実施形態と同様の信号変換処理が実現される。
【００６５】
《第５実施形態》
図１１Ａおよび図１１Ｂを参照して、本発明の第５実施形態に係る回路システムを説明する。図１１Ａ、図１１Ｂに示すように、本実施形態では、第１実施形態から第４実施形態の構成に対し、回路システム内で選択可能な電源電圧のうち、最も高い電源電圧を出力インターフェース部ＩＦ５、ＩＦ６のＰチャンネルトランジスタのバックゲートに供給する。このような構成によって、各Ｐチャンネルトランジスタの電源電圧を可変に制御した場合でも、すべてのＰチャンネルトランジスタで基板（Ｎ型領域）とソースおよびドレイン（Ｐ型領域）との逆バイアスが確保される。
【００６６】
なお、同様に、負側の電源電圧のうち、最も低い電圧をＮチャンネルトランジスタでバックゲートに供給するようにすればよい。ただし、通常、負側の電源電圧のうち、最も低い電圧はアース電位であるので、その場合には、Ｎチャンネルトランジスタのバックゲートを接地すればよい。
【００６７】
以上のような構成により、回路システムで複数の電源電圧を切り替え制御する場合でも、各デバイス２のＰ型領域とＮ型領域との間の逆バイアスを保証でき、安定動作が実現される。このような構成は、上記第１実施形態から第４実施形態のいずれに対しても適用できる。
【００６８】
《第６実施形態》
図１２Ａから図１２Ｄを参照して、本発明の第６実施形態に係る回路システムを説明する。図１２Ａは、本実施形態の回路システムの構成図である。本実施形態では、上記第１実施形態から第５実施形態の構成に加えて、バス１と各デバイス２との間に遮断スイッチを設ける。
【００６９】
図１２Ｃによって、遮断スイッチの機能を示す。ここでは、デバイス２の出力インターフェース部において、電源電圧１．８ｖ、アース電位０ｖであって、高インピーダンス状態でバス１から切り離されている場合を仮定する。この場合、例えば、出力インターフェース部のＣＭＯＳインバータで、ＰチャンネルトランジスタのゲートをＨＩレベル（例えば、１．８ｖ）、ＮチャンネルトランジスタのゲートをＬＯレベル（例えば、０ｖ）に設定することで、デバイス２の内部ロジックをバス１から切り離すことができる。
【００７０】
しかし、このような状態で、バス１にＨＩレベルが例えば３．３ｖである信号が伝搬し
た場合、バス１を伝搬する信号のＨＩレベルが、Ｐチャンネルトランジスタのゲート電位よりさらに高電位であるため、Ｐチャンネルトランジスタがオンとなって、電流が流入する可能性がある。そのような場合でも、図１２Ｃのように遮断スイッチ６を設けることで、デバイス２を確実にバス１から切り離すことができる。
【００７１】
図１２Ｄに、遮断スイッチの構成を示す。遮断スイッチ６は、例えば、ＰチャンネルトランジスタとＮチャンネルトランジスタとを並列に接続して構成される。そして、Ｐチャンネルトランジスタのゲートには、デバイス２のチップ選択信号／ＣＳ＃(例えばデバイ
スＡならば／ＣＳＡ)を加える（ＬＯレベルで選択）。一方、Ｎチャンネルトランジスタ
のゲートには、デバイス２のチップ選択信号／ＣＳ＃の反転信号（ＨＩレベル）を加える。これによって、デバイス２のチップ選択時には、２つのトランジスタがともにオンとなり、デバイス２がバス１に接続される。
【００７２】
一方、デバイス２のチップ非選択時には、２つのトランジスタがともにオフとなり、デバイス２がバス１に接続される。ただし、チップ選択信号／ＣＳ＃の非選択でのＨＩレベルは、回路システム内で、現在バス１につながっているデバイス２のうち、インターフェース電圧のＨＩレベルが最も高いものと等しい電圧にする。
【００７３】
すなわち、Ｐチャンネルトランジスタのゲートには、バス１に接続されているデバイスの中でＨＩレベルのインターフェース電圧が最も高いものの電源電圧を加える。また、Ｐチャンネルトランジスタのバックゲートにも、上記インターフェース電圧の最も高いものの電源電圧を加える。一方、Ｎチャンネルトランジスタのバックゲートには、バス１に接続されているデバイスの中でＬＯレベルのインターフェース電圧が最も低いものの電源電圧（例えば、アース電位）を加える。これによって、バス１につながるすべての非選択のデバイス２に対して、図１２Ｃの点線の矢印のような電流の流入を防止できる。
【００７４】
図１２Ａの例では、バス１に接続されるデバイス２のうち、デバイス２Ｃが最も高いインターフェース電圧３．３ｖで動作している。したがって、この場合には、チップ選択信号は、３．３ｖで使用する。また、最も高いインターフェース電圧３．３ｖのデバイス２Ｃは、非選択時に電流が流入する可能性がないので、遮断スイッチ６を設ける必要がない。
【００７５】
図１２Ｂでは、バス１のある信号については、デバイス２Ｃ、２Ｄが接続されていないシステムの例を示す。例えば、デバイス２Ｃ、２Ｄは、他の信号についてはデータの授受を行うと仮定する。この場合には、該信号についてバス１に接続されるデバイスの中では、デバイス２Ｂが最も高いインターフェース電圧２．５ｖで動作することになる。したがって、この電圧より低いインターフェース電圧１．８ｖでバス１に接続されるデバイス２Ａに遮断スイッチを設ければよい。
【００７６】
《第７実施形態》
図１３Ａから図１４Ｂを参照して、本発明の第７実施形態に係る回路システムを説明する。図１３Ａから図１３Ｃは、本回路システムをパッケージに実装する場合の構成を示している。
【００７７】
本実施形態では、１つのパッケージに、複数のデバイス２（すなわち、半導体チップ）を実装する場合の構成を説明する。この場合に、１つのデバイス２において、信号を授受する相手デバイスとのインターフェースとして、特定デバイスに対する専用ＩＦとその他のデバイスに対するＩＦをそれぞれ持つ場合について考える。
【００７８】
図１３Ａは、パッドとボンディングワイヤとの接続関係のイメージ図である。ここで、
第２実施形態、第４実施形態、および第５実施形態で説明した切り替えスイッチは図１３ＡのＩＯ回路内に存在する。ここでは、同一パッケージ内の相手デバイスへのボンディングワイヤとパッケージのピンを経由してシステムバスへ接続されるボンディングワイヤとを別のパッドを介して接続する。図１３Ｂはチップの断面イメージ図である。図１３Ｂに示すように、パッドをＩＯ回路の上層に配置する技術がある。また、図１３Ｂのように、パッドの層では、配線層と比較して、パターン密度が低く、十分に空き領域が存在する。そこで、本実施形態の回路システムでのパッド増加分をＩＯ回路上の領域に配置することで、チップサイズの増大を抑制しながらパッド数の増加を実現できる。このようにパッドを配置すれば、パッケージ内デバイスとパッケージ外のシステムバスとに対してそれぞれ別にパッドを設けボンディングワイヤを接続しても、ＩＯ回路の大きさはほとんど増大しない。
【００７９】
また、図１３Ｃは、１つのパッケージ内に複数のデバイス２を同梱する回路システムの例を示している。
【００８０】
通常、図１３Ｂのようにそれぞれのパッドから別々のパッケージピンを経由して出力する場合はパッケージピン数の増加が懸念される。しかし、本実施形態の回路システムのような構成により、複数デバイスを同一パッケージ内に同梱するシステム構成（ＳｉＰ（Ｓｙｓｔｅｍ  ｉｎ  Ｐａｃｋａｇｅ）、ＭＣＰ（Ｍｕｉｔｉ  Ｃｈｉｐ  Ｐａｃｋａｇｅ）等と呼ぶ）の場合は、同梱デバイス同士の接続はボンディングワイヤによる接続のみで実現できるため、パッケージピン数の増加なく実現可能になる。
【００８１】
図１４Ａは、本回路システムのインターフェースＩＦ７の構成図である。また、図１４Ｂは、それぞれの端子の信号レベルの時間変化を示すタイミングダイアグラムである。図１４Ａの内部ロジック端子ＤＶＡには、ＬＯレベルＶＳＳ、ＨＩレベルＶＤＤＩの内部ロジックで処理された信号が入力される。ここでは、電源電圧がＶＤＤＩの出力ドライバと、その他の電源電圧の出力ドライバを別に持つ場合の、切り替えスイッチ付き出力インターフェース部ＩＦ７について、説明する。
【００８２】
図１４Ａで、フリップフロップＦＦ１および反転増幅器ＡＭＰ１の構成および作用は、第１実施形態と同様である。したがって、内部ロジック端子ＤＶＡ、フリップフロップＦＦ１、反転増幅器ＡＭＰ１、および外部端子ｏｕｔ２を含む回路によって第１実施形態と同様、内部ロジック回路での信号レベルＶＤＤＩがバス１の信号レベルＶＩＦへ変換される。そして、外部端子ｏｕｔ２は、例えば、図１３Ａのシステムバスへのボンディングワイヤへ接続するよう構成すればよい。
【００８３】
一方、内部ロジック端子ＤＶＡ、インバータＩＶ５、反転増幅器ＡＭＰ５、および外部端子ｏｕｔ１を含む回路では、内部ロジック回路での信号レベルＶＤＤＩがそのまま出力される。そして、外部端子ｏｕｔ１は、例えば、図１３Ａの同一パッケージ内のデバイス２Ｄへのボンディングワイヤへ接続するよう構成すればよい。
【００８４】
図１４Ａにおいて、制御端子／ＣＳ＝Ｌのとき、ｏｕｔ１またはｏｕ２への出力が可能となる。その場合、図１４Ｂに示すように、制御端子Ｏｕｔｐｕｔ  ｓｗｉｔｃｈ＝Ｈのとき、外部端子ｏｕｔ１への信号（デバイス２Ｄへの出力）が有効となる。また、Ｏｕｔｐｕｔ  ｓｗｉｔｃｈ＝Ｌのとき、外部端子ｏｕｔ２への信号（システムバスへの出力）が有効となる。なお、図１４Ａでは、Ｏｕｔｐｕｔ  ｓｗｉｔｃｈ＝Ｈの場合、レベルシフタである反転増幅器ＡＭＰ１も非活性化し、無駄な電流を消費しないようにしている。
【００８５】
さらに、制御端子／ＣＳ＝Ｈのとき、Ｏｕｔ１，２とも非選択となる。この場合は、反転増幅器ＡＭＰ１およびＡＭＰ５は、ともに高インピーダンス状態となる。
【００８６】
以上のような構成により、信号レベルの変換が不要な相手デバイス２Ｄとの信号授受は、レベル変換のない出力ドライバを通じて実施すればよい。同一パッケージ内のデバイスは、自デバイスと同一の信号レベル、信号規格で実現できる可能性がある。したがって、そのようなレベル変換不要の専用出力を設けることで、アクセス頻度の多い、同一パッケージ内デバイスと高速に、低消費電力で信号授受が実現される。
【００８７】
また、図１３Ａのようなパッドを設けることで、パッケージピンの増加を抑制し、さらにチップサイズを抑制して、レベル変換がなされるインターフェースと、レベル変換がなされないインターフェースを設けることができる。
【００８８】
《第８実施形態》
図１５Ａ、図１５Ｂを参照して、本発明の第８実施形態に係る回路システムのインターフェースＩＦ８を説明する。本実施形態の回路システムは、第７実施形態の構成に対して、さらに、レベル変換がなされるインターフェースへと、レベル変換がなされないインターフェースとの対して同時出力機能を設けた。他の構成および作用は第７実施形態と同様である。そこで、同一の構成要素については、第７実施形態と同様の符号を付してその説明を省略する。
【００８９】
図１５Ａにおいて、制御端子／ＣＳ＝Ｌのとき、ｏｕｔ１またはｏｕｔ２への出力が可能となる。そして、図１５Ｂに示すように、制御端子／ｂｏｔｈ  ｅｎａｂｌｅ＝Ｌかつｏｕｔｐｕｔ  ｓｗｉｔｃｈ＝Ｈのとき、ｏｕｔ１，ｏｕｔ２両方へ同時出力される。また、／ｂｏｔｈ  ｅｎａｂｌｅ＝Ｈのときは、ｏｕｔｐｕｔ  ｓｗｉｔｃｈ＝Ｌのとき、ｏｕｔ２（システムバスへの出力）が有効となる。さらに、ｏｕｔｐｕｔ  ｓｗｉｔｃｈ＝Ｈ  のとき、ｏｕｔ１（デバイスＤへの出力）が有効となる。さらにまた、ｏｕｔｐｕｔ  ｓｗｉｔｃｈ＝Ｈの場合、レベルシフタである反転増幅器ＡＭＰ１は非活性化し、無駄な電流を消費しないようにしている。  さらに、制御端子／ＣＳ＝Ｌのとき、Ｏｕｔ１，２とも非選択となる。この場合は、反転増幅器ＡＭＰ１およびＡＭＰ５は、ともに高インピーダンス状態となる。
【００９０】
《第９実施形態》
図１６Ａ、図１６Ｂを参照して、本発明の第９実施形態に係る回路システムのインターフェースＩＦ９を説明する。本実施形態の回路システムは、第１実施形態、あるいは第７実施形態のように、システム内に供給電圧が可変である電源４（電圧供給源）を持つ代わりに、第２実施形態と同様、複数の電源電圧をスイッチによって切り替えることで信号レベルを切り替える。他の構成および作用は、第７実施形態と同様である。そこで、同一の構成要素については、第７実施形態と同様の符号を付してその説明を省略する。
【００９１】
図１６Ａにおいて、制御端子／ＣＳ＝Ｌのとき、ｏｕｔ１またはｏｕｔ２への出力が可能となる。そして、図１６Ｂに示すように、制御端子Ｏｕｔｐｕｔ  ｓｗｉｔｃｈ＝Ｈのとき、ｏｕｔ１（デバイス２Ｄへの出力）が有効となる。また、Ｏｕｔｐｕｔ  ｓｗｉｔｃｈ＝Ｌ  のとき、ｏｕｔ２（システムバスへの出力）が有効となる。さらにまた、Ｏｕｔｐｕｔ  ｓｗｉｔｃｈ＝Ｈの場合、レベルシフタも非活性化し、無駄な電流を消費しないようにしている。
【００９２】
さらに、制御端子／ＣＳ＝Ｈのとき、Ｏｕｔ１，２とも非選択となる。この場合は、反転増幅器ＡＭＰ１およびＡＭＰ５は、ともに高インピーダンス状態となる。電源電圧は、第２実施形態と同様、ＰｓｗｉｔｃｈでＶＩＦＡ／Ｂを切り替える  （ＶＩＦＡ≦ＶＩＦＢの例）。Ｐｓｗｉｔｃｈ＝Ｈのとき、ＶＩＦＡの信号レベルで出力し、ｐｓｗｉｔｃｈ＝Ｌのとき、ＶＩＦＢの信号レベルで出力する。
【００９３】
《第１０実施形態》
図１７Ａ、図１７Ｂを参照して、本発明の第８実施形態に係る回路システムのインターフェースＩＦ１０を説明する。本実施形態の回路システムは、第９実施形態の構成に対して、さらに、レベル変換がなされるインターフェースへと、レベル変換がなされないインターフェースとに対して同時出力機能を設けた。他の構成および作用な第９実施形態と同様である。そこで、同一の構成要素については、第９実施形態と同様の符号を付してその説明を省略する。
【００９４】
図１７Ａにおいて、制御端子／ＣＳ＝Ｌのとき、ｏｕｔ１またはｏｕｔ２への出力が可能となる。そして、図１７Ｂに示すように、制御端子／ｂｏｔｈ  ｅｎａｂｌｅ＝Ｌかつｏｕｔｐｕｔ  ｓｗｉｔｃｈ＝Ｈのとき、ｏｕｔ１，ｏｕｔ２両方へ同時出力する。／ｂｏｔｈ  ｅｎａｂｌｅ＝Ｈのときは、ｏｕｔｐｕｔ  ｓｗｉｔｃｈ＝Ｌのとき、ｏｕｔ２（システムバスへの出力）が有効となる。また、ｏｕｔｐｕｔ  ｓｗｉｔｃｈ＝Ｈ  のとき、ｏｕｔ１（デバイスＤへの出力）が有効となる。さらに、  ｏｕｔｐｕｔ  ｓｗｉｔｃｈ＝Ｈの場合、レベルシフタである反転増幅器ＡＭＰ１が非活性化し、無駄な電流を消費しないようにしている。
【００９５】
さらに、制御端子／ＣＳ＝Ｈのとき、Ｏｕｔ１，２とも非選択となる。この場合は、反転増幅器ＡＭＰ１およびＡＭＰ５は、ともに高インピーダンス状態となる。
【００９６】
《第１１実施形態》
図１８Ａおよび図１８Ｂを参照して、本発明の第１１実施形態に係る回路システムのインターフェースＩＦ１１を説明する。本実施形態では、第３実施形態の構成に対して、信号規格を変換しない入力インターフェースを有する回路システムを説明する。
【００９７】
すなわち、図１８Ａにおいて、外部端子ｉｎ２、インバータＩＶ７、ＩＶ８を含む回路は、信号規格を変換しない入力回路である。一方、外部端子ｉｎ１、差動増幅器ＡＭＰ３および反転増幅器ＡＭＰ４は、ＳＳＴＬ規格の信号をロジック内部の信号レベルに変換する回路であり、第３実施系形態で説明したものと同様である。
【００９８】
図１８Ｂに示すように、ＩＦＳＷ＝Ｈのとき、ｉｎ１（ｄｅｖｉｃｅＤの入力）が有効となる。また、ＩＦＳＷ＝Ｌのとき、ｉｎ２（システムバス信号の入力）が有効となる。
【００９９】
《第１２実施形態》
図１９Ａおよび図１９Ｂを参照して、本発明の第１２実施形態に係る回路システムのインターフェースＩＦ１２を説明する。本実施形態では、ＶＤＤＩ電位の入力回路とその他の電圧の入力回路を別に持つ場合の、切り替えスイッチ付き入力インターフェース部を示す。本実施形態では、第１１実施形態に対して、同一パッケージ内のデバイス２Ｄとの信号送受信がＬＶＴＴＬで行われる点が相違する。
【０１００】
図１９Ｂに示すように、ＩＦＳＷ＝Ｈのとき、ｉｎ１（ｄｅｖｉｃｅＤの入力）が有効となる。また、ＩＦＳＷ＝Ｌのとき、ｉｎ２（システムバス信号の入力）が有効となる。
【０１０１】
《第１３実施形態》
図２０Ａおよび図２０Ｂを参照して本発明の第１３実施形態に係る回路システムを説明する。本実施形態では、入力インターフェースと出力インターフェースの双方において、信号レベルを変換する入出力回路をもつ回路システムの例を説明する。
【０１０２】
図２０Ａにおいて、回路ブロックＩＦ１３が出力インターフェースを示している。回路
ブロックＩＦ１３内のフリップフロップＦＦ１および反転増幅器ＡＭＰ１の構成および作用は、第１実施形態の場合と同様である。また、回路ブロックＩＦ１４が入力インターフェースを示している。回路ブロックＩＦ１４内の差動増幅器ＡＭＰ３および反転増幅器ＡＭＰ４の構成および作用は、第３実施形態の場合と同様である。
【０１０３】
図２０Ｂに示すように、ＯＥ（Ｏｕｔｐｕｔ  ｅｎａｂｌｅ）＝Ｈのときに、出力可能となる。ＯＥ＝Ｌのときは、入力可能となる。ＯＥ＝Ｌのときはｎ０１＝Ｈ、ｎ０２＝Ｌとなり、出力ドライバ側は高インピーダンス状態になり、入力信号を妨害しない。
【０１０４】
《本実施形態におけるシステム設計》
図２１に、本実施形態の回路システムを設計する場合の設計時フローチャートを示す。この設計では、まず、データの送受信を行うデバイスの組み合わせが既知か否かが判定される（Ｓ２１）。デバイスの組み合わせが既知でない場合、デバイス間のデータ送受信が設計される（Ｓ２２）。
【０１０５】
デバイスの組み合わせが既知である場合、デバイスの組み合わせとインターフェース電圧の大小関係が明示される（Ｓ２３）。そして、電源可変の方式がスイッチングによるか否かが判定される（Ｓ２４）。
【０１０６】
電源可変の方式がスイッチングによる場合、デバイスのＩＯ部が設計される（Ｓ２５）。次に、インターフェースの規格が１種類か否かが判定される（Ｓ２６）。インターフェースの規格が一種類の場合、スイッチを有し、規格に対応したインターフェースの回路を１種類設計する（Ｓ２７）。一方、インターフェースの規格が二種類以上の場合、スイッチを有し、規格に対応したインターフェースの回路を該当する種類数設計する（Ｓ２８）。
【０１０７】
また、電源可変の方式がスイッチングによらない場合、回路システム内に可変電源を配置する（Ｓ２９）。そして、デバイスのＩＯ部が設計される（Ｓ３０）。次に、インターフェースの規格が１種類か否かが判定される（Ｓ３１）。インターフェースの規格が１種類の場合、規格に対応したインターフェースの回路を１種類設計する（Ｓ３２）。一方、インターフェースの規格が二種類以上の場合、規格に対応したインターフェースの回路を該当する種類数設計する（Ｓ３３）。
【０１０８】
《実施形態の効果》
デジタル、アナログ、複数種のメモリといった多種類のデバイスを搭載して構成するシステムなどに利用でき、デバイスの選択肢を広げることができる。また、インターフェース電圧を下げられるデバイスについてはインターフェース電圧の低いデバイスを作製し、本システムを適用することにより、インターフェースでの消費電力の削減に有効である。特に、バス本数が多い信号(メモリインターフェース等)に関わるインターフェース電圧を低電圧化できると、消費電力削減の効果が大きい。また、バスを複数の信号で共有し、バスリソースを削減することが可能となる。さらに、ＬＳＩ内部のコア電圧とインターフェース電圧の電圧差により生じていた特性の劣化を抑制する可能性が期待できる。
【０１０９】
《その他》
本実施形態は、以下の発明の態様（以下、付記という）を含む。
（付記１）
複数のデバイスが共通接続線を介して信号を授受するとき、前記デバイスと前記共通接続線との間に介在するインターフェース回路であって、
前記デバイスから前記共通接続線への信号の出力時に、前記デバイス内での信号レベルを前記共通接続線で授受されるデバイスに相応の信号レベルに変換する出力変換部、およ
び、前記共通接続線から前記デバイスへの信号の入力時に、前記共通接続線で授受されるデバイスに相応の信号レベルを前記デバイス内での信号レベルに変換する入力変換部の少なくとも一方を備えるインターフェース回路。（１）
（付記２）
前記出力変換部および前記入力変換部は、所定の選択信号にしたがって前記共通接続線へ前記デバイスを接続し、または前記共通接続線と前記デバイスとを遮断するスイッチ部を含む付記１に記載のインターフェース回路。（２）
（付記３）
前記出力変換部および前記入力変換部は、増幅回路と、前記増幅回路に対して２以上の駆動電圧をそれぞれ供給する２以上の電源のいずれか１つを接続し、前記接続された電源以外を前記増幅回路から遮断する、電源切り替え部を含む付記１または２に記載のインターフェース回路。（３）
（付記４）
前記インターフェース回路は、接地電位を基準に設定される上位電位および下位電位によって信号値が定義される第１の信号方式と、所定の基準電位から正方向の正側振幅値および前記基準電圧より負方向の負側振幅値によって信号値が定義される第２の信号方式との間で信号値を変換する信号方式変換部をさらに有する付記１から３のいずれかに記載のインターフェース回路。（４）
（付記５）
複数のデバイスと、
前記デバイスを接続する共通接続線と、
前記デバイスが共通接続線を介して信号を授受するとき、前記デバイスと前記共通接続線との間に介在するインターフェース回路を制御する制御回路と、を備え、
前記デバイスは、それぞれ前記インターフェース回路を有し、
前記インターフェース回路は、
前記デバイスから前記共通接続線への信号の出力時に、前記デバイス内での信号レベルを前記共通接続線で授受されるデバイスに相応の信号レベルに変換する出力変換部、および、前記共通接続線から前記デバイスへの信号の入力時に、前記共通接続線で授受されるデバイスに相応の信号レベルを前記デバイス内での信号レベルに変換する入力変換部の少なくとも一方を有する回路システム。（５）
（付記６）
前記制御回路は、前記共通接続線に前記信号を出力し、または、前記共通デジタル線から前記信号を入力するデバイスを選択する選択信号出力部を有する付記５に記載の回路システム。
（付記７）
前記出力変換部および前記入力変換部は、前記選択信号にしたがって前記共通接続線へ前記デバイスを接続し、または前記共通接続線と前記デバイスとを遮断するスイッチ部を含む付記６に記載の回路システム。
（付記８）
前記出力変換部および前記入力変換部は、増幅回路と、前記増幅回路に対して２以上の駆動電圧をそれぞれ供給する２以上の電源のいずれか１つを接続し、前記接続された電源以外を前記増幅回路から遮断する、電源切り替え部を含む付記６または７に記載のインターフェース回路。
（付記９）
前記インターフェース回路は、前記制御回路からの制御信号にしたがって出力電圧を制御される電源によって駆動される増幅器を有する付記４に記載の回路システム。
（付記１０）
前記インターフェース回路は、接地電位を基準にして設定される上位電位および下位電位によって信号値が定義される第１の信号方式と、所定の基準電位から正方向の正側振幅値および前記基準電圧より負方向の負側振幅値によって信号値が定義される第２の信号方
式と間で信号値を変換する信号方式変換部をさらに有する付記５から９のいずれかに記載の回路システム。
（付記１１）
前記出力変換部にＰチャンネルトランジスタが含まれる場合に、そのＰチャンネルトランジスタのバックゲート電圧には、前記複数の信号レベルに対応して設けられている電源電圧のうち最も高い電源電圧が供給される付記５から１０のいずれかに記載の回路システム。
（付記１２）
前記出力変換部にＮチャンネルトランジスタが含まれる場合に、そのＮチャンネルトランジスタのバックゲート電圧には、前記複数の信号レベルに対応して設けられている負側電源電圧および接地電位のうち最も低い電圧が供給される付記５から１０のいずれかに記載の回路システム。
【産業上の利用可能性】
【０１１０】
本発明は、複数種類の半導体デバイスを用いてシステムを構成する場合、特にインターフェース電圧の異なる複数種類の半導体デバイスを使用する場合に、有効に利用できる。また、データ送受信に関わる消費電力を低く抑えるなどの利点のために、本技術を積極的に利用しインターフェース電圧の異なる(低い)デバイスを作製し、使用することによりシステムを構成するような場合にも、活用できる。
【図面の簡単な説明】
【０１１１】
【図１】本発明の実施形態に係る回路システムの基本構成を示す図である。
【図２】個々のデバイス２にチップ選択信号を設けた場合のそれぞれのチップ選択信号のタイミングチャートの例である。
【図３】様々なインターフェース電圧を持つ複数のデバイスと、それらに対応する切り替え可能なインターフェース電圧を持つデバイスとがバスによって接続される回路システムの例を示す図である。
【図４】様々なインターフェース電圧を持つ複数のデバイスと、それらに対応する切り替え可能な電圧を供給する電源からインターフェース部に電力を供給されるデバイスとがバスによって接続される回路システムの例を示す図である。
【図５Ａ】複数のインターフェース電圧を有するデバイスのインターフェースをスイッチで切り替えて制御する処理手順を示す図である。
【図５Ｂ】切り替え可能な電圧を供給する電源４からインターフェース部に電力を供給される回路システムでの制御回路３の処理手順を示す図である。
【図６Ａ】本発明の第１実施形態に係る出力インターフェース部の構成図である。
【図６Ｂ】第１実施形態の回路システムのタイミングダイアグラムである。
【図７Ａ】本発明の第２実施形態に係る出力インターフェース部の構成図である。
【図７Ｂ】第２実施形態の回路システムのタイミングダイアグラムである。
【図８Ａ】本発明の第３実施形態に係る入力インターフェース部の構成図である。
【図８Ｂ】第３実施形態の回路システムのタイミングダイアグラムである。
【図９Ａ】基準電圧を生成するｖｒｅｆ回路の実施例１を示す図である。
【図９Ｂ】基準電圧を生成するｖｒｅｆ回路の実施例２を示す図である。
【図１０Ａ】本発明の第４実施形態に係る入力インターフェース部の構成図である。
【図１０Ｂ】第４実施形態の回路システムのタイミングダイアグラムである。
【図１１Ａ】本発明の第５実施形態に係る出力インターフェース部の構成図である。
【図１１Ｂ】第４実施形態の回路システムのタイミングダイアグラムである。
【図１２Ａ】本発明の第６実施形態に係る回路システムの構成図（その１）である。
【図１２Ｂ】本発明の第６実施形態に係る回路システムの構成図（その２）である。
【図１２Ｃ】遮断スイッチの機能を示す図である。
【図１２Ｄ】遮断スイッチの構成を示す図である。
【図１３Ａ】パッドとボンディングワイヤとの接続関係のイメージ図である。
【図１３Ｂ】本発明の第７実施形態に係るチップの断面イメージ図である。
【図１３Ｃ】本発明の第７実施形態に係るパッケージ内に複数のデバイス２を同梱する回路システムの例を示す図である。
【図１４Ａ】本発明の第７実施形態に係る回路システムの構成図である。
【図１４Ｂ】第７実施形態の回路システムのタイミングダイアグラムである。
【図１５Ａ】本発明の第８実施形態に係る回路システムの構成図である。
【図１５Ｂ】第８実施形態の回路システムのタイミングダイアグラムである。
【図１６Ａ】本発明の第９実施形態に係る回路システムの構成図である。
【図１６Ｂ】第９実施形態の回路システムのタイミングダイアグラムである。
【図１７Ａ】本発明の第１０実施形態に係る回路システムの構成図である。
【図１７Ｂ】第１０実施形態の回路システムのタイミングダイアグラムである。
【図１８Ａ】本発明の第１１実施形態に係る回路システムの構成図である。
【図１８Ｂ】第１１実施形態の回路システムのタイミングダイアグラムである。
【図１９Ａ】本発明の第１２実施形態に係る回路システムの構成図である。
【図１９Ｂ】第１２実施形態の回路システムのタイミングダイアグラムである。
【図２０Ａ】本発明の第１２実施形態に係る回路システムの構成図である。
【図２０Ｂ】第１２実施形態の回路システムのタイミングダイアグラムである。
【図２１】本発明の実施形態に係る回路システムを設計する場合の設計時フローチャートである。
【符号の説明】
【０１１２】
１  バス
２、２Ａ、２Ｂ、２Ｃ、２Ｄ  デバイス
３  制御回路
４  電源
５  増幅器
ＡＭＰ１  反転増幅器
ＡＭＰ３  差動増幅器
ＡＭＰ４  反転増幅器
ＦＦ１    フリップフロップ
ＩＦ１−ＩＦ１１  インターフェース回路
ＩＶ１、ＩＶ２、ＩＶ３、ＩＶ４、ＩＶ５  インバータ
ＰＭ１、ＰＭ２、ＰＭ３  Ｐチャンネルのトランジスタ
ＮＭ１、ＮＭ２、ＮＭ３  Ｎチャンネルのトランジスタ
【図１】
2008085876.tif 000003
【図２】
2008085876.tif 000004
【図３】
2008085876.tif 000005
【図４】
2008085876.tif 000006
【図５Ａ】
2008085876.tif 000007
【図５Ｂ】
2008085876.tif 000008
【図６Ａ】
2008085876.tif 000009
【図６Ｂ】
2008085876.tif 000010
【図７Ａ】
2008085876.tif 000011
【図７Ｂ】
2008085876.tif 000012
【図８Ａ】
2008085876.tif 000013
【図８Ｂ】
2008085876.tif 000014
【図９Ａ】
2008085876.tif 000015
【図９Ｂ】
2008085876.tif 000016
【図１０Ａ】
2008085876.tif 000017
【図１０Ｂ】
2008085876.tif 000018
【図１１Ａ】
2008085876.tif 000019
【図１１Ｂ】
2008085876.tif 000020
【図１２Ａ】
2008085876.tif 000021
【図１２Ｂ】
2008085876.tif 000022
【図１２Ｃ】
2008085876.tif 000023
【図１２Ｄ】
2008085876.tif 000024
【図１３Ａ】
2008085876.tif 000025
【図１３Ｂ】
2008085876.tif 000026
【図１３Ｃ】
2008085876.tif 000027
【図１４Ａ】
2008085876.tif 000028
【図１４Ｂ】
2008085876.tif 000029
【図１５Ａ】
2008085876.tif 000030
【図１５Ｂ】
2008085876.tif 000031
【図１６Ａ】
2008085876.tif 000032
【図１６Ｂ】
2008085876.tif 000033
【図１７Ａ】
2008085876.tif 000034
【図１７Ｂ】
2008085876.tif 000035
【図１８Ａ】
2008085876.tif 000036
【図１８Ｂ】
2008085876.tif 000037
【図１９Ａ】
2008085876.tif 000038
【図１９Ｂ】
2008085876.tif 000039
【図２０Ａ】
2008085876.tif 000040
【図２０Ｂ】
2008085876.tif 000041
【図２１】
2008085876.tif 000042