(57)【要約】【課題】スイッチング電源装置に使われる高耐圧半導体スイッチング素子において、軽負荷時から重負荷までの全域にわたって損失を低減し、且つ、ＩＧＢＴ動作時のスイッチング損失を低減することを目的とする。【解決手段】半導体スイッチング素子１において、半導体基板３０１内にはＮ型リサーフ領域３０２が設けられており、リサーフ領域３０２内にはＰ型コレクタ領域３０３ａとＮ型ドレイン領域３０６ｂとＮ型バッファ領域３１４とが設けられている。Ｎ型バッファ領域３１４は、Ｐ型コレクタ領域３０３ａの一部分から離隔した状態でその一部分を覆うように設けられている。Ｐ型コレクタ領域３０３ａの一部分は、コレクタ領域３０３ａのうちシリコン基板３０１の上面と面一である部分およびドレイン領域３０６ｂに接している部分以外の部分である。【選択図】図２
2008141120.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板の上面と面一となるように、前記半導体基板内に設けられた第２導電型のリサーフ領域と、
前記半導体基板の上面と面一となるように且つ前記半導体基板の上面では前記リサーフ領域に隣接するように、前記半導体基板内に設けられた第１導電型のベース領域と、
前記半導体基板の上面と面一となるように、前記リサーフ領域内に設けられた第２導電型のドレイン領域と、
前記半導体基板の上面と面一となるように且つ前記ドレイン領域に隣接するように、前記リサーフ領域内に設けられた第１導電型のコレクタ領域と、
前記リサーフ領域内のうち前記コレクタ領域から離隔した位置に設けられ、前記コレクタ領域の一部分を覆う第２導電型のバッファ領域と、
前記半導体基板の上面と面一となるように、前記ベース領域内に設けられたエミッタ／ソース領域と、
前記半導体基板の上面のうち前記エミッタ／ソース領域と前記リサーフ領域との間の部分を覆うように設けられたゲート絶縁膜と、
前記ゲート絶縁膜の上に設けられたゲート電極と、
前記半導体基板の上に配置され、前記コレクタ領域および前記ドレイン領域にそれぞれ電気的に接続されたコレクタ／ドレイン電極と、
前記半導体基板の上に配置され、前記ベース領域および前記エミッタ／ソース領域にそれぞれ電気的に接続されたエミッタ／ソース電極とを備えた、半導体スイッチング素子。
【請求項２】
請求項１に記載の半導体スイッチング素子において、
前記バッファ領域は、前記リサーフ領域内のうち前記ドレイン領域から離隔した位置にも設けられ、前記ドレイン領域の一部分も覆っている、半導体スイッチング素子。
【請求項３】
請求項１または２に記載の半導体スイッチング素子において、
前記リサーフ領域は第２導電型の不純物を含んでおり、前記リサーフ領域における不純物濃度は１×１０１７／ｃｍ3以下であり、
前記バッファ領域と前記コレクタ領域との間には、前記リサーフ領域の一部分が設けられており、
前記半導体基板の上面における前記リサーフ領域の前記一部分の幅および前記半導体基板の厚み方向における前記リサーフ領域の前記一部分の厚みは、それぞれ、０．５μｍ以上である、半導体スイッチング素子。
【請求項４】
請求項１または２に記載の半導体スイッチング素子において、
前記コレクタ領域と前記バッファ領域との間には、第２導電型の第２のバッファ領域が設けられており、
前記バッファ領域および前記第２のバッファ領域は、それぞれ、第２導電型の不純物を含んでおり、
前記第２のバッファ領域における不純物濃度は、前記バッファ領域における不純物濃度よりも低い、半導体スイッチング素子。
【請求項５】
請求項４に記載の半導体スイッチング素子において、
前記第２のバッファ領域における不純物濃度は、１×１０１７／ｃｍ3以下であり、
前記半導体基板の上面における前記第２のバッファ領域の幅および前記半導体基板の厚み方向における前記第２のバッファ領域の厚みは、それぞれ、０．５μｍ以上である、半導体スイッチング素子。
【請求項６】
請求項１乃至５の何れか１つに記載の半導体スイッチング素子において、
前記バッファ領域は不純物を含んでおり、前記バッファ領域における不純物濃度は１×１０１７／ｃｍ3以上である、半導体スイッチング素子。
【請求項７】
請求項１から６の何れか１つの記載の半導体スイッチング素子において、
前記リサーフ領域内に設けられ、前記ベース領域と電気的に接続する第１導電型の半導体層をさらに備えている、半導体スイッチング素子。
【請求項８】
第１導電型の半導体基板内に第２導電型のリサーフ領域を設ける工程（ａ）と、
前記リサーフ領域に第２導電型の不純物をドープして、互いに離隔した状態で前記半導体基板の厚み方向に延びるように一対の第１ドープ部を設ける工程（ｂ）と、
前記リサーフ領域のうち前記一対の第１ドープ部に挟まれた部分であって前記一対の第１ドープ部から離隔した位置に、第１導電型のコレクタ領域を設ける工程（ｃ）と、
前記リサーフ領域のうち前記コレクタ領域に隣接するように第２導電型のドレイン領域を設ける工程（ｄ）と
前記リサーフ領域に前記不純物をドープして、前記コレクタ領域よりも下に第２ドープ部を設ける工程（ｅ）と、
加熱により前記第２ドープ部を前記一対の第１ドープ部にそれぞれ接続させて第２導電型のバッファ領域を設ける工程（ｆ）と
を備えている、半導体スイッチング素子の製造方法。
【請求項９】
請求項８に記載の半導体スイッチング素子の製造方法において、
前記工程（ｃ）では、前記コレクタ領域を、前記一対の第１ドープ部から０．５μｍ以上離れた位置に設け、
前記工程（ｅ）では、前記第２ドープ部を、前記コレクタ領域の下面よりも０．５μｍ以上下方に設ける、半導体スイッチング素子の製造方法。
【請求項１０】
請求項８または９に記載の半導体スイッチング素子の製造方法において、
前記工程（ｅ）では、１ＭｅＶ以上の加速エネルギーで前記不純物をドープする、半導体スイッチング素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体スイッチング素子およびその製造方法に関するものである。
【背景技術】
【０００２】
電力変換機器や電力制御機器などに用いられるスイッチング電源装置の分野では、近年、地球温暖化防止対策の見地から、家電製品等のスタンバイ電力の削減が要求されている。
【０００３】
以下に従来のスイッチング電源装置について説明する。
【０００４】
図４２は従来のスイッチング電源装置の回路構成の一例を示している。図４２に示すように、従来のスイッチング電源装置は、一次側整流平滑回路１１１と、本体回路１１２と、トランス１０４と、二次側整流平滑回路１２１とを有している。
【０００５】
具体的には、一次側整流平滑回路１１１の入力端子１１６と入力端子１１７との間には、交流電圧が入力される。入力された交流電圧は、一次側整流平滑回路１１１によって整流平滑され、入力直流電圧として本体回路１１２に供給される。ここで、一次側整流平滑回路１１１はダイオードブリッジ１３１と入力コンデンサ１３２とを有しており、入力された交流電圧はダイオードブリッジ１３１によって全波整流され、さらに入力コンデンサ１３２によって平滑されて本体回路１１２に供給される。
【０００６】
本体回路１１２内には、半導体スイッチング素子１１３と電圧制御回路１１４とが設けられている。この半導体スイッチング素子１１３と電圧制御回路１１４とはワンチップに集積化可能である。トランス１０４内には一次巻線１４１が設けられており、当該本体回路１１２に一次側整流平滑回路１１１からの入力直流電圧が供給されている。
【０００７】
半導体スイッチング素子１１３の制御端子は電圧制御回路１１４に接続されており、電圧制御回路１１４が出力するゲート信号によって半導体スイッチング素子１１３の導通と遮断とが制御されている。
【０００８】
トランス１０４内には、一次巻線１４１と、一次巻線１４１に磁気結合した二次巻線１４２と、一次巻線１４１及び二次巻線１４２にそれぞれ磁気結合した補助巻線１４３とが設けられている。半導体スイッチング素子１１３がスイッチング動作して一次巻線１４１に断続的に電流が流れると、二次巻線１４２と補助巻線１４３とにそれぞれ電圧が誘起される。
【０００９】
二次側整流平滑回路１２１は、二次巻線１４２に誘起された電圧を整流平滑して直流出力電圧を生成し、出力端子１２６及び出力端子１２７から出力する。具体的には、二次側整流平滑回路１２１は、ダイオード１２２と、チョークコイル１２３と、第一及び第二の出力コンデンサ１２４及び１２５とを有している。チョークコイル１２３と第一及び第二の出力コンデンサ１２４及び１２５とはπ型接続されており、二次巻線１４２に誘起された電圧はダイオード１２２によって半波整流されると共にチョークコイル１２３と第一及び第二の出力コンデンサ１２４及び１２５とによって平滑されるようになっている。
【００１０】
補助巻線１４３の両端に生じる電圧は、電圧制御回路１１４を介して、半導体スイッチング素子１１３の制御端子に入力される。
【００１１】
出力端子１２６と出力端子１２７との間の電圧は、フォトカプラ１２９を介して電圧制御回路１１４にフィードバックされている。例えば出力端子１２６と出力端子１２７との間の電圧が低下した場合には、電圧制御回路１１４は、半導体スイッチング素子１１３の導通期間を強制的に長くする。逆に、出力端子１２６と出力端子１２７との間の電圧が上昇した場合には、電圧制御回路１１４は、スイッチング素子１１３の導通期間を強制的に短くする。これにより、出力端子１２６と出力端子１２７との間に印加される電圧は、一定値に維持されるようになっている。
【００１２】
尚、スイッチング電源装置の始動時、つまり入力端子１１６と入力端子１１７との間に交流電圧を投入した時には、半導体スイッチング１１３がスイッチング動作をしていないために、補助巻線１４３への電圧の誘起がなく、電圧制御回路１１４は無電源の状態である。従って、半導体スイッチング素子１１３にスイッチングを開始させるために、一次側整流平滑回路１１１から外付けの抵抗１５１を通して、電圧制御回路１１４を起動させるのに見合う低電圧を供給する。
【００１３】
上記のようなスイッチング電源では、損失は主に半導体スイッチング素子１１３で生じる。このスイッチング素子１１３には、通常ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field-Effect Transistor）が用いられている。一般に、バイポーラトランジスタでは、導通状態から遮断状態に切り替わるときのスイッチング損失が大きいが、ＭＯＳＦＥＴでは、スイッチング速度が速いためにスイッチング損失は小さい。その反面、ＭＯＳＦＥＴは、バイポーラトランジスタとは異なり、導通抵抗が大きいために導通損失が無視できない。従って、ＭＯＳＦＥＴに大電流が流れると、損失が大きくなってしまう。
【００１４】
近年では、スイッチング電源の技術分野においても、ユニポーラ型のＭＯＳＦＥＴに対して、ドリフト層に少数キャリアを注入するバイポーラ型のＩＧＢＴ（Insulated Gate Bipolar Transistor）が注目されている。図４２に示すスイッチング電源装置において、ＩＧＢＴをスイッチング素子１１３に用いた場合、バイポーラトランジスタと同様に伝導度変調作用が生じるため、導通抵抗は小さくなるものの、少数キャリアを利用するため、スイッチング速度が遅くなってスイッチング損失が大きくなる。
【００１５】
一方、上記のようなスイッチング電源では、出力端子１２６及び１２７に接続される負荷が重い場合には、スイッチング素子１１３のスイッチング周波数が低下すると共にスイッチング素子１１３の導通期間が長くなり、その結果、一次巻線１４１に大電流が流れることによって出力端子１２６及び１２７間の電圧が一定値に維持される。逆に、待機モードのような軽負荷時には、スイッチング素子１１３のスイッチング周波数が高くなると共に導通期間が短くなり、その結果、一次巻線１４１に流れる電流が減少することによって出力端子１２６及び１２７間の電圧が一定値に維持される。
【００１６】
従って、スイッチング損失及び導通損失の両方を鑑みた場合、重負荷の場合には、低周波・大電流になるため、ＭＯＳＦＥＴが不利になり、ＩＧＢＴが有利になる。逆に、待機モードのような軽負荷時には、高周波・低電流になるため、ＭＯＳＦＥＴが有利になり、ＩＧＢＴが不利になり、軽負荷から重負荷までの全域にわたって損失を低減することは、従来の半導体スイッチング素子では困難であった。
【特許文献１】特開平８−２２７９９９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１７】
前記課題を解決するため、従来、特許文献１に示す横型ＩＧＢＴと横型ＭＯＳＦＥＴとを１チップ内に共存させる構成が提案されている。以下、図４３を用いて前記横型ＩＧＢＴと横型ＭＯＳＦＥＴとを共存させた半導体スイッチング素子の構造および動作について説明する。尚、図４３（ｂ）は図４３（ａ）に示すXLIIIB−XLIIIBにおける断面図、図４３（ｃ）は図４３（ａ）に示すXLIIIC−XLIIICにおけるの断面図を示している。
【００１８】
図４３に示す半導体スイッチング素子は、Ｐ型シリコン基板２０１の表面にＮ型リサーフ領域２０２と、リサーフ領域２０２と隣り合うようにＰ型ベース領域２０４が形成されている。また、ベース領域２０４内にはＰ型コンタクト領域２０５と、Ｎ型エミッタ／ソース領域２０６が形成され、エミッタ／ソース領域２０６からリサーフ領域２０２までの表面にはゲート絶縁膜２０９と、前記ゲート絶縁膜２０９上にゲート電極２１０が形成されている。更に、リサーフ領域内にはＮ型バッファ領域２１４が形成され、バッファ領域２１４内にはＰ型コレクタ領域２０３と、Ｎ型ドレイン領域２１３が形成されている。また、コレクタ領域２０３及びドレイン領域２１３上には前記両領域に電気的に接続されたコレクタ／ドレイン電極２１１が形成され、ベース領域２０４及びエミッタ／ソース領域２０６上には前記両領域に電気的に接続されたエミッタ／ソース電極２１２が形成されている。そして、リサーフ領域２０２上にはフィールド絶縁膜２０７と、層間膜２０８が形成されている。
【００１９】
図４３に示す半導体スイッチング素子において、コレクタ／ドレイン電極２１１とエミッタ／ソース電極２１２との間に正の電圧（以下、コレクタ電圧と示す）を印加し、ゲート電極２１０に正の電圧を印加すると、ドレイン領域２１３からリサーフ領域２０２およびベース領域２０４を通ってエミッタ／ソース領域２０６へ電流（以下、コレクタ電流と示す）が流れ始める（ＭＯＳＦＥＴ動作）。更に、コレクタ電圧を印加してコレクタ電流が大きくなると、リサーフ領域２０２とコレクタ領域２０３との間の電位差が大きくなり、コレクタ領域２０３からリサーフ領域２０２にホールが注入される。このホールの注入により、ＭＯＳＦＥＴ動作からＩＧＢＴ動作へと移行する。
【００２０】
従って、図４３に示す半導体スイッチング素子では、コレクタ電流が小さい時にはＭＯＳＦＥＴ動作をさせると共に、前記コレクタ電流が大きい時にはＩＧＢＴ動作をさせることができる。すなわち、ＭＯＳＦＥＴ及びＩＧＢＴの二種類を使い分けることができる。
【００２１】
しかしながら、図４３に示す本従来例の場合は、バッファ領域２１４がコレクタ領域２０３の周囲を取り囲むように配置されているため、コレクタ領域２０３とリサーフ領域２０２との間の抵抗成分が小さくなり、コレクタ領域２０３からリサーフ領域２０２への電圧降下が起こりにくくなってしまう。このため、ＭＯＳＦＥＴ動作からＩＧＢＴ動作に移行するためには、ＭＯＳＦＥＴ動作時にコレクタ／ドレイン電極２１２に高バイアスを印加してコレクタ電流を大きくしなければならないので、軽負荷時の導通損失が大きくなる。よって、軽負荷から重負荷までの全域にわたって導通損失を低減することは難しい。
【００２２】
また、前記コレクタ領域２０３からリサーフ領域２０２への電圧降下を容易にするためにバッファ領域２１４を取り除くと、バッファ領域２１４を設けた場合に比べコレクタ領域２０３周辺のＮ型濃度が低くなりＩＧＢＴ動作時のコレクタ領域２０３からリサーフ領域２０２へのホールの注入効率が増加する。よって、バッファ領域２１４を取り除くと、バッファ領域２１４を設けている場合比べてフォールタイム（降下時間ｔｆ：ターンオフ時、コレクタ電流がピーク値の９０％から１０％まで小さくなるのに要する時間）が長くなり、ＩＧＢＴ動作におけるスイッチング損失が大きくなる。
【００２３】
前記課題に鑑み本発明は、特に電力用半導体装置において、軽負荷から重負荷までの全域にわたって損失を低減でき、且つ、ＩＧＢＴ動作時のスイッチング損失を低減できる半導体スイッチング素子およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００２４】
本発明の半導体スイッチング素子は、第１導電型の半導体基板の上面と面一となるように、半導体基板内に設けられた第２導電型のリサーフ領域と、半導体基板の上面と面一となるように且つ半導体基板の上面ではリサーフ領域に隣接するように、半導体基板内に設けられた第１導電型のベース領域と、半導体基板の上面と面一となるように、リサーフ領域内に設けられた第２導電型のドレイン領域と、半導体基板の上面と面一となるように且つドレイン領域に隣接するように、リサーフ領域内に設けられた第１導電型のコレクタ領域と、リサーフ領域内のうちコレクタ領域から離隔した位置に設けられ、コレクタ領域の一部分を覆う第２導電型のバッファ領域と、半導体基板の上面と面一となるように、ベース領域内に設けられたエミッタ／ソース領域と、半導体基板の上面のうちエミッタ／ソース領域とリサーフ領域との間の部分を覆うように設けられたゲート絶縁膜と、ゲート絶縁膜の上に設けられたゲート電極と、半導体基板の上に配置され、コレクタ領域およびドレイン領域にそれぞれ電気的に接続されたコレクタ／ドレイン電極と、半導体基板の上に配置され、ベース領域およびエミッタ／ソース領域にそれぞれ電気的に接続されたエミッタ／ソース電極とを備えている。
【００２５】
上記構成では低濃度のリサーフ領域がコレクタ領域の一部分を取り囲むように配置されているので、コレクタ領域とリサーフ領域との間の抵抗成分が大きくなり、コレクタ領域からリサーフ領域への電圧降下が起こりやすくなる。これにより、ＭＯＳＦＥＴ動作時においてコレクタ電流を大きくしなくてもコレクタ領域からリサーフ領域にホールが注入されるようになり、容易にＭＯＳＦＥＴ動作からＩＧＢＴ動作へと移行する。更に、リサーフ領域より高濃度の第１バッファ領域を設けることにより、設けない場合に比べコレクタ領域周辺のＮ型濃度が高くなり、ＩＧＢＴ動作時のコレクタ領域からリサーフ領域へのホールの注入効率が減少するため、ターンオフ時のスイッチング速度が改善し、ＩＧＢＴ動作におけるスイッチング損失が低減できる。
【００２６】
本発明の半導体スイッチング素子では、バッファ領域は、リサーフ領域内のうちドレイン領域から離隔した位置にも設けられ、ドレイン領域の一部分も覆っていることが好ましい。
【００２７】
上記構成により、バッファ領域をドレイン領域の一部分を覆うように配置しない場合に比べてドレイン領域周辺のＮ型不純物濃度が高くなり、エミッタ／ソース領域とドレイン領域との間の抵抗成分が減少する。よって、ＭＯＳＦＥＴ動作時において、より大きなコレクタ（ドレイン）電流を流すことができる。
【００２８】
本発明の半導体スイッチング素子では、リサーフ領域は第２導電型の不純物を含んでおり、リサーフ領域における不純物濃度は１×１０１７／ｃｍ3以下であり、バッファ領域とコレクタ領域との間には、リサーフ領域の一部分が設けられており、半導体基板の上面におけるリサーフ領域の一部分の幅および半導体基板の厚み方向におけるリサーフ領域の一部分の厚みは、それぞれ、０．５μｍ以上であることが好ましい。
【００２９】
上記構成により、コレクタ領域の周囲をリサーフ領域が確実に取り囲むように配置されるので、コレクタ領域からリサーフ領域への電圧降下が起こりやすくなる。これにより、コレクタ電流を大きくしなくてもコレクタ領域からリサーフ領域にホールが注入されるようになり、ＭＯＳＦＥＴ動作からＩＧＢＴ動作への切り換えができる。
【００３０】
本発明の半導体スイッチング素子では、コレクタ領域とバッファ領域との間には、第２導電型の第２のバッファ領域が設けられており、バッファ領域および第２のバッファ領域は、それぞれ、第２導電型の不純物を含んでおり、第２のバッファ領域における不純物濃度は、バッファ領域における不純物濃度よりも低いことが好ましい。
【００３１】
上記構成により、第２のバッファ領域の不純物濃度を変更することにより、コレクタ領域とバッファ領域との間における不純物濃度を変更することができる。これにより、コレクタ領域とリサーフ領域との間の抵抗成分を変えることができ、ＭＯＳＦＥＴ動作からＩＧＢＴ動作へと切り換わるときのコレクタ電圧を制御することができる。
【００３２】
また、本発明の半導体スイッチング素子が第２のバッファ領域を備えている場合には、第２のバッファ領域における不純物濃度は、１×１０１７／ｃｍ3以下であり、半導体基板の上面における第２のバッファ領域の幅および半導体基板の厚み方向における第２のバッファ領域の厚みは、それぞれ、０．５μｍ以上であることが好ましい。
【００３３】
上記構成により、コレクタ領域とリサーフ領域との間の抵抗成分が大きくなり、コレクタ領域からリサーフ領域への電圧降下が起こりやすくなる。これにより、コレクタ電流を大きくしなくてもコレクタ領域からリサーフ領域にホールが注入されるようになり、ＭＯＳＦＥＴ動作からＩＧＢＴ動作への切り換えができる。
【００３４】
本発明の半導体スイッチング素子では、バッファ領域は不純物を含んでおり、バッファ領域における不純物濃度は１×１０１７／ｃｍ3以上であることが好ましい。
【００３５】
上記構成により、ＩＧＢＴ動作時のコレクタ領域からリサーフ領域へのホールの注入効率が確実に減少するので、ＩＧＢＴ動作におけるスイッチング損失を確実に低減することができる。
【００３６】
本発明の半導体スイッチング素子では、リサーフ領域内に設けられ、ベース領域と電気的に接続する第１導電型の半導体層をさらに備えていることが好ましい。
【００３７】
上記構成により、コレクタ／ドレイン電極に高電圧が印加された場合の半導体層とリサーフ領域接合間の空乏層を広げることができる。従って、リサーフ領域の不純物濃度を高くし、オン抵抗を低減してもリサーフ領域全体に空乏層が形成されるため、高耐圧を維持することできる。
【００３８】
本発明の半導体スイッチング素子の製造方法は、第１導電型の半導体基板内に第２導電型のリサーフ領域を設ける工程（ａ）と、リサーフ領域に第２導電型の不純物をドープして、互いに離隔した状態で半導体基板の厚み方向に延びるように一対の第１ドープ部を設ける工程（ｂ）と、リサーフ領域のうち一対の第１ドープ部に挟まれた部分であって一対の第１ドープ部から離隔した位置に、第１導電型のコレクタ領域を設ける工程（ｃ）と、リサーフ領域のうちコレクタ領域に隣接するように第２導電型のドレイン領域を設ける工程（ｄ）とリサーフ領域に不純物をドープして、コレクタ領域よりも下に第２ドープ部を設ける工程（ｅ）と、加熱により第２ドープ部を一対の第１ドープ部にそれぞれ接続させて第２導電型のバッファ領域を設ける工程（ｆ）とを備えている。
【００３９】
上記製造方法を用いて半導体スイッチング素子を製造すると、軽負荷時から重負荷までの全域にわたってスイッチング損失の低減と共に、ＩＧＢＴ動作時のスイッチング損失の低減が可能となる。
【００４０】
本発明の半導体スイッチング素子の製造方法では、工程（ｃ）では、コレクタ領域を、一対の第１ドープ部から０．５μｍ以上離れた位置に設け、工程（ｅ）では、第２ドープ部を、コレクタ領域の下面よりも０．５μｍ以上下方に設けることが好ましい。
【００４１】
本発明の半導体スイッチング素子の製造方法では、工程（ｅ）では、１ＭｅＶ以上の加速エネルギーで不純物をドープすることが好ましい。
【発明の効果】
【００４２】
本発明によると、軽負荷時から重負荷までの全域にわたって損失を低減でき、且つ、ＩＧＢＴ動作時のスイッチング損失を低減できる高耐圧半導体スイッチング素子を実現することができる。
【発明を実施するための最良の形態】
【００４３】
以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、以下では、半導体スイッチング素子として高耐圧半導体スイッチング素子を例に挙げて説明する。また、本発明は、以下の実施形態に限定されない。また、実質的に同一の部分には同一の符号を付けてその説明を省略する。
【００４４】
《発明の実施形態１》
図１〜図３はそれぞれ、実施形態１の高耐圧半導体スイッチング素子１の構成の一例を示す図面であり、図１はシリコン基板（半導体基板）３０１を上から見たときの各注入領域の範囲を表した図である。また、図２は図１に示すII−II線における断面図であり、図３は図１に示すIII−III線における断面図である。
【００４５】
本実施形態にかかる高耐圧半導体スイッチング素子１は、シリコン基板３０１を備えている。シリコン基板３０１はＰ型シリコン（Ｓｉ）からなる基板であり、その不純物平均濃度は１×１０１４／ｃｍ3である。シリコン基板３０１内には、Ｎ型リサーフ領域３０２とＰ型ベース領域３０４とが設けられている。Ｎ型リサーフ領域３０２およびＰ型ベース領域３０４の上面はそれぞれシリコン基板３０１の上面と面一であり、シリコン基板の上面においてはＮ型リサーフ領域３０２はシリコン基板３０１の幅方向（図１〜図３における左右方向）においてＰ型ベース領域３０４に接している。Ｎ型リサーフ領域３０２における不純物（例えばＰ）の平均濃度は１×１０１６／ｃｍ3であり、その厚さは４μｍである。また、Ｐ型ベース領域３０４における不純物（例えばＢ）の平均濃度は１×１０１７／ｃｍ3である。
【００４６】
Ｎ型リサーフ領域３０２内には例えば３つのＰ型コレクタ領域３０３ａ，３０３ａ，３０３ａと例えば２つのＮ型ドレイン領域３０６ｂ，３０６ｂと例えば３つのＮ型バッファ領域３１４，３１４，３１４とが設けられており、各Ｐ型コレクタ領域３０３ａ、各Ｎ型ドレイン領域３０６ｂおよび各Ｎ型バッファ領域３１４の上面はそれぞれシリコン基板３０１の上面と面一である。Ｐ型コレクタ領域３０３ａ，３０３ａ，３０３ａはシリコン基板３０１の奥行き方向（図１における上下方向）においてＮ型ドレイン領域３０６ｂ，３０６ｂとは交互に並んで配置されており、各Ｐ型コレクタ領域３０３ａはシリコン基板３０１の上面において各Ｎ型ドレイン領域３０６ｂよりも狭く形成されている。各Ｎ型バッファ領域３１４は、各Ｐ型コレクタ領域３０３ａから離隔した位置に設けられており、そのＰ型コレクタ領域３０３ａの一部を覆っている。具体的には、各Ｎ型バッファ領域３１４は各Ｐ型コレクタ領域３０３ａのうち各Ｎ型ドレイン領域３０６ｂに接していない部分を覆うように設けられており、各Ｎ型バッファ領域３１４と各Ｐ型コレクタ領域３０３ａの上記部分との間にはＮ型リサーフ領域３０２の一部分が存在している。
【００４７】
ここで、Ｐ型コレクタ領域３０３ａにおける不純物（例えばＢ）の平均濃度は例えば１×１０１９／ｃｍ3であり、Ｎ型ドレイン領域３０６ｂにおける不純物（例えばＡｓ）の平均濃度はそれぞれ例えば１×１０１９／ｃｍ3であり、Ｎ型バッファ領域３１４における不純物（例えばＰ）の平均濃度は例えば１×１０１７／ｃｍ3である。なお、Ｎ型バッファ領域３１４における不純物の平均濃度が１×１０１６／ｃｍ3以上であれば、Ｐ型コレクタ領域３０３ａからＮ型リサーフ領域３０２へのホールの注入効率を減少させることができる。
【００４８】
また、各Ｐ型コレクタ領域３０３ａと各Ｎ型バッファ領域３１４との間にはＮ型リサーフ領域３０２の一部分が設けられているとしたが、シリコン基板３０１の厚み方向におけるＮ型リサーフ領域３０２のその一部分の厚みおよびシリコン基板３０１の上面におけるＮ型リサーフ領域３０２のその一部分の幅は、それぞれ、０．５μｍ以上であることが好ましい。
【００４９】
Ｐ型ベース領域３０４内にはＰ型コンタクト領域３０３ｂとＮ型エミッタ／ソース領域３０６ａとが設けられており、Ｐ型コンタクト領域３０３ｂおよびＮ型エミッタ／ソース領域３０６ａの上面はシリコン基板３０１の上面と面一である。Ｐ型コンタクト領域３０３ｂは、シリコン基板３０１の幅方向においてＮ型エミッタ／ソース領域３０６ａに接しており、Ｎ型エミッタ／ソース領域３０６ａよりもシリコン基板３０１の上面の周縁に設けられている。ここで、Ｐ型コンタクト領域３０３ｂにおける不純物（例えばＢ）濃度は例えば１×１０１８／ｃｍ3であり、Ｎ型エミッタ／ソース領域３０６ａにおける不純物（例えばＡｓ）濃度は例えば１×１０１９／ｃｍ3である。
【００５０】
また、分離層３０７ａおよび分離層３０７ｂが、シリコン基板３０１内からシリコン基板３０１の上面よりも突出するように、設けられている。シリコン基板３０１の上面において、分離層３０７ａはＮ型リサーフ領域３０２内のうちＮ型バッファ領域３１４の外側に設けられており、分離層３０７ｂはＰ型ベース領域３０４内のうちＰ型コンタクト領域３０３ｂよりも周縁部分に設けられている。ここで、分離層３０７ａ，３０７ｂはそれぞれ例えば酸化シリコンからなり、その厚みはそれぞれ例えば８００ｎｍである。
【００５１】
シリコン基板３０１の上には層間絶縁膜３０８が設けられており、層間絶縁膜３０８の上には保護膜３１５が設けられている。層間絶縁膜３０８は例えばＢＰＳＧ膜からなり、その厚みは例えば１４００ｎｍである。また、保護膜３１５は例えば窒化シリコンからなり、その厚みは例えば１６００ｎｍである。
【００５２】
層間絶縁膜３０８には、コレクタ／ドレイン電極３１１およびエミッタ／ソース電極３１２が設けられている。コレクタ／ドレイン電極３１１は、例えばＡｌＳｉＣｕなどのアルミニウム合金からなり、Ｐ型コレクタ領域３０３ａの上面から層間絶縁膜３０８を貫通して層間絶縁膜３０８の上面の上に設けられている。エミッタ／ソース電極３１２は、例えばＡｌＳｉＣｕなどのアルミニウム合金からなり、Ｐ型コンタクト領域３０３ｂの上面とＮ型エミッタ／ソース領域３０６ａの上面との境界から層間絶縁膜３０８を貫通して層間絶縁膜３０８の上面の上に設けられている。
【００５３】
シリコン基板３０１と層間絶縁膜３０８との間には、ゲート酸化膜３０９とゲート電極３１０とが設けられている。ゲート酸化膜３０９は、例えば厚さ４０ｎｍの酸化シリコンからなり、シリコン基板３０１の上面のうち分離層３０７ａ，３０７ｂとコレクタ／ドレイン電極３１１とエミッタ／ソース電極３１２とが設けられている部分以外の部分に設けられている。ゲート電極３１０は、例えばポリシリコンからなり、ゲート酸化膜３０９のうちＰ型ベール領域３０４の上に設けられた部分および分離層３０７ａの一部に一体形成されている。
【００５４】
本実施形態における高耐圧半導体スイッチング素子１では、コレクタ／ドレイン電極３１１とエミッタ／ソース電極３１２との間に正の電圧を印加し、ゲート電極３１０に正の電圧を印加すると、Ｎ型ドレイン領域３０６ｂからＮ型リサーフ領域３０２およびＰ型ベース領域３０４を通ってＮ型エミッタ／ソース領域３０６ａへコレクタ電流が流れ始める（ＭＯＳＦＥＴ動作）。更に、コレクタ電圧を印加するとコレクタ電流が大きくなり、その結果、Ｎ型リサーフ領域３０２の電位がＰ型コレクタ領域３０３ａの電位よりも例えば０．６Ｖ下がると、Ｐ型コレクタ領域３０３ａからＮ型リサーフ領域３０２にホールが注入される。このホールの注入によりＭＯＳＦＥＴ動作からＩＧＢＴ動作へと移行する。このとき、コレクタ電流は、Ｐ型コレクタ領域３０３ａからＮ型リサーフ領域３０２およびＰ型ベース領域３０４を通ってＰ型コンタクト領域３０３ｂへ流れる。図４は、本実施形態の高耐圧半導体スイッチング素子１におけるコレクタ電圧とコレクタ電流との相関を示している。図４に示すように、本実施形態の高耐圧半導体スイッチング素子１は、コレクタ電流を大きくしなくてもＭＯＳＦＥＴ動作からＩＧＢＴ動作へ移行させることができる。
【００５５】
更に、本実施形態における高耐圧半導体スイッチング素子１によると、Ｎ型バッファ領域３１４を設けているので、Ｎ型バッファ領域３１４を設けない場合に比べて、Ｐ型コレクタ領域３０３ａ周辺のＮ型の不純物濃度が高くなり、ＩＧＢＴ動作時のＰ型コレクタ領域３０３ａからＮ型リサーフ領域３０２へのホールの注入効率が減少する。これにより、ターンオフ時のフォールタイムを短くすることができ、ＩＧＢＴ動作時におけるスイッチング損失を低減できる。例えば、高耐圧半導体スイッチング素子のフォールタイムはＮ型バッファ領域３１４を備えていない高耐圧半導体スイッチング素子では３００ｎｓｅｃであるのに対し、本実施形態に示す高耐圧半導体スイッチング素子１では２００ｎｓｅｃであり、Ｎ型バッファ領域３１４を設けることにより高耐圧半導体スイッチング素子におけるフォールタイムを減少させることができる。
【００５６】
従って、本実施形態に係る高耐圧半導体スイッチング素子１においては、待機時や軽負荷時のようなコレクタ電流が小さい時にはＭＯＳＦＥＴ動作をさせることができると共に、重負荷時のようなコレクタ電流が大きい時にはＩＧＢＴ動作をさせることができる。すなわち、軽負荷時から重負荷までの全域にわたって損失を低減できる。更に、本実施形態に係る高耐圧半導体スイッチング素子１においては、ＩＧＢＴ動作時のスイッチング損失を低減できる。
【００５７】
なお、本実施形態において、Ｎ型リサーフ領域３０２、Ｐ型コレクタ領域３０３ａ、Ｐ型コンタクト領域３０３ｂ、Ｐ型ベース領域３０４、Ｎ型エミッタ／ソース領域３０６ａ、Ｎ型ドレイン領域３０６ｂおよびＮ型バッファ領域３１４における不純物の濃度および不純物のイオン種は、いずれも、上記記載に限定されない。
【００５８】
ここで、Ｎ型リサーフ領域３０２における不純物の濃度は１×１０１７ｃｍ３以上であることが好ましく、Ｐ型コレクタ領域３０３ａとＮ型バッファ領域３１４との間に介在するＮ型リサーフ領域３０２の一部分は、シリコン基板３０１の厚み方向においては０．５μｍ以上の厚みを有していることが好ましく、シリコン基板３０１の上面においては０．５μｍ以上の幅を有していることが好ましい。なぜならば、上記のように設計すると、Ｐ型コレクタ領域３０３ａとＮ型リサーフ領域３０２との間の抵抗成分を大きくすることができ、その結果、Ｐ型コレクタ３０３ａからＮ型リサーフ領域３０２への電圧降下を起こりやすくできるためである。
【００５９】
また、Ｎ型バッファ領域３１４における不純物の濃度は１×１０１７ｃｍ３以上であることが好ましい。なぜならば、上記のように設計すると、ＩＧＢＴ動作時においてＰ型コレクタ領域３０３ａからＮ型リサーフ領域３０２へのホールの注入効率を確実に減少することができるためである。
【００６０】
また、分離層３０７ａ、分離層３０７ｂ、層間絶縁膜３０８、ゲート酸化膜３０９、ゲート電極３１０、コレクタ／ドレイン電極３１１、エミッタ／ソース電極３１２および保護膜３１５の材質や厚み等は、いずれも、上記記載に限定されない。
【００６１】
図５〜図１６は、本実施形態にかかる高耐圧半導体スイッチング素子１の製造方法を示す断面図である。ここで、何れの図においても、（ａ）は図１に示すII−II線における断面図に関するものであり、（ｂ）は図１に示すIII−III線における断面図に関するものである。
【００６２】
まず、図５（ａ）および図５（ｂ）に示すように、シリコン基板３０１の上にＳｉＯ２膜３１を堆積し、ＳｉＯ２膜３１の上にレジストパターン３２を形成する。そして、レジストパターン３２をマスクとして３．９×１０１２／ｃｍ２のドーズ量且つ１５０ｋｅＶの加速エネルギーでリン（Ｐ）をドープする。すると、シリコン基板３０１のうちレジストパターン３２で覆われていない部分に、リンがドープされる。
【００６３】
次に、レジストパターン３２を除去した後に、１２００℃の窒素雰囲気中で５時間の熱処理を行う。これにより、図６（ａ）および図６（ｂ）に示すように、シリコン基板３０１内に、リンの平均濃度が１×１０１６／ｃｍ3であり厚さが４μｍであるＮ型リサーフ領域３０２が形成される。
【００６４】
次に、図７（ａ）および図７（ｂ）に示すように、ＳｉＯ２膜３１の上にレジストパターン３３を形成する。そして、レジストパターン３３をマスクとして１×１０１５／ｃｍ２のドーズ量且つ１００ｋｅＶの加速エネルギーでリン（Ｐ）をドープする。すると、シリコン基板３０１のうちレジストパターン３３で覆われていない部分にはリンがドープされ、図８（ａ）に示すように一対の第１ドープ部３１４ａ，３１４ａが形成される。具体的には、一対の第１ドープ部３１４ａ，３１４ａのうち片方の第１ドープ部３１４ａはもう片方の第１ドープ部３１４ａに対してシリコン基板３０１の幅方向において間隔を開けて形成され、その一対の第１ドープ部３１４ａ，３１４ａはシリコン基板３０１の奥行き方向において互いに間隔を開けて複数組み（例えば３組み）形成される。その後、レジストパターン３３およびＳｉＯ２膜３１を除去する。
【００６５】
次に、図８（ａ）および図８（ｂ）に示すように、厚さ５０ｎｍのＳｉＯ２膜３４および厚さ１２０ｎｍのＳｉＮ膜１３５をシリコン基板３０１の上に順に堆積し、レジストパターン３６をＳｉＮ膜１３５の上に形成する。そして、レジストパターン３６をマスクとしてＳｉＮ膜１３５をエッチングすることにより、ＳｉＮからなるＳｉＮパターン３５を形成する。そして、レジストパターン３６を除去後、図９（ａ）および（ｂ）に示すようにＮ型リサーフ領域３０２を覆うようにＳｉＯ２膜３４の上にレジストパターン３７を新たに形成する。
【００６６】
次に、レジストパターン３７をマスクとして、ボロン（Ｂ）を１×１０１３／ｃｍ２のドーズ量および１００ｋｅＶの加速エネルギーで注入する。すると、シリコン基板３０１のうちレジストパターン３７で覆われていない部分にはボロンがドープされ、図１０（ａ）および図１０（ｂ）に示すように、ボロンの平均濃度が１×１０１６／ｃｍ3であるＰ型ベース領域３０４がシリコン基板３０１の幅方向においてＮ型リサーフ領域３０２に隣接して形成される。その後、レジストパターン３７を除去する。
【００６７】
次に、ＳｉＮパターン３５をマスクとして、例えば熱酸化法を用いて厚さ８００ｎｍの酸化シリコン（ＳｉＯ２）からなる分離層３０７ａ、３０７ｂを形成する。そして、図１０（ａ）および図１０（ｂ）に示すように、ＳｉＮ膜３５およびＳｉＯ２膜３４を除去する。
【００６８】
次に、シリコン基板３０１の上面のうち分離層３０７ａ，３０７ｂが設けられていない部分に厚さ４０ｎｍのＳｉＯ２膜および厚さ４００ｎｍのポリシリコン膜を形成した後、所望の領域に形成したレジストパターンをマスクにしてそのＳｉＯ２膜およびそのポリシリコン膜をエッチングする。その後、レジストパターンを除去すると、図１１（ａ）および図１１（ｂ）に示すように、ＳｉＯ２膜がゲート酸化膜３０９となり、ポリシリコン膜がゲート電極３１０となる。
【００６９】
次に、図１１（ａ）および図１１（ｂ）に示すように、シリコン基板３０１の上にレジストパターン３８を設ける。そして、レジストパターン３８をマスクとしてドーズ量を５．０×１０１５／ｃｍ２とし加速エネルギーを８０ｋｅＶとしてヒ素（Ａｓ）を注入する。すると、シリコン基板３０１の上面のうちレジストパターン３８に覆われていない部分には、ヒ素が注入され、図１２（ａ）および図１２（ｂ）に示すようにヒ素の平均濃度が１×１０１９／ｃｍ２であるＮ型エミッタ／ソース領域３０６ａがＰ型ベース領域３０４内に形成され、図１２（ｂ）に示すようにヒ素の平均濃度が１×１０１９／ｃｍ２であるＮ型ドレイン領域３０６ｂがＮ型リサーフ領域３０２内に形成される。その後、レジストパターン３８を除去する。
【００７０】
次に、図１２（ａ）および図１２（ｂ）に示すように、シリコン基板３０１の上にレジストパターン３９を新たに設ける。そして、レジストパターン３９をマスクとして、２×１０１５／ｃｍ２のドーズ量且つ８０ｋｅＶの加速エネルギーでボロン（Ｂ）を注入する。すると、シリコン基板３０１のうちレジストパターン３９で覆われていない部分にボロンが注入される。これにより、図１３（ａ）に示すようにボロンの平均濃度が１×１０１９／ｃｍ3であるＰ型コレクタ領域３０３ａが一対の第１ドープ部３１４ａ，３１４ａのうち片方の第１ドープ部３１４ａともう片方の第１ドープ部３１４ａとの間に形成される。また、図１３（ａ）および図１３（ｂ）に示すように、ボロンの平均濃度が１×１０１８／ｃｍ3であるＰ型コンタクト領域３０３ｂがＮ型エミッタ／ソース領域３０６ａに隣接するようにＰ型ベース領域３０４内に形成される。その後、レジストパターン３９を除去する。
【００７１】
このとき、シリコン基板３０１の上面において、Ｐ型コレクタ領域３０３ａを、一対の第１ドープ部３１４ａ，３１４ａからそれぞれ０．５μｍずつ離れた位置に設けることが好ましい。
【００７２】
次に、図１３（ａ）および図１３（ｂ）に示すように、シリコン基板３０１の上にレジストパターン４０を新たに設ける。その後、レジストパターン４０をマスクとして、１．０×１０１３／ｃｍ２のドーズ量且つ１０００ｋｅＶの加速エネルギーでリン（Ｐ）を注入する。すると、シリコン基板３０１のうちレジストパターン４０で覆われていない部分にはリンが注入され、図１４（ａ）に示すように、リンの平均濃度が１×１０１７／ｃｍ3である第２ドープ部３１４ｂがＮ型リサーフ領域３０２内であってＰ型コレクタ領域３０３ａよりも下に形成される。その後、レジストパターン４０を除去する。
【００７３】
次に、層間絶縁膜３０８となる厚さ１４００ｎｍのＢＰＳＧ膜を堆積し、９００℃の温度で熱処理する。これにより、ＢＰＳＧ膜の表面を平坦化でき、ヒ素およびボロンが活性化され、リンが活性化および拡散する。リンの拡散により第２ドープ部３１４ｂが一対の第１ドープ部３１４ａ，３１４ａにそれぞれ接続され、図１５（ａ）に示すようにＮ型バッファ領域３１４が形成される。
【００７４】
次に、所望の領域に形成したレジストパターンをマスクとして層間絶縁膜３０８をエッチングした後、レジストパターンを除去する。これにより、図１５（ａ）および図１５（ｂ）に示すようにコンタクトホール３０８ａ，３０８ａが形成される。
【００７５】
続いて、例えばスパッタリング法を用いて、ＡｌＳｉＣｕなどのＡｌを主成分とする厚さ１５００ｎｍの合金膜４１を、層間絶縁膜３０８の上に堆積するとともにコンタクトホール３０８ａ，３０８ａ内に充填させる。その後、所望の領域にレジストパターン（不図示）を形成し、このレジストパターンをマスクとして合金膜４１をエッチング後、レジストパターンを除去する。これにより、図１６（ａ）および図１６（ｂ）に示すように、エミッタ／ソース電極３１２およびコレクタ／ドレイン電極３１１を形成する。
【００７６】
そして、例えばプラズマＣＶＤ法を用いて、窒化シリコンからなり厚さ１８００ｎｍの保護膜３１５を形成する。これにより、本実施形態に係る高耐圧半導体スイッチング素子１が得られる。
【００７７】
なお、本実施形態の製造方法において、Ｎ型リサーフ領域３０２、Ｐ型コレクタ領域３０３ａ、Ｐ型コンタクト領域３０３ｂ、Ｐ型ベース領域３０４、Ｎ型エミッタ／ソース領域３０６ａ、Ｎ型ドレイン領域３０６ｂおよびＮ型バッファ領域３１４における不純物の濃度および不純物のイオン種は、いずれも、上記記載に限定されない。また、上記領域をそれぞれ形成するためのイオン注入工程におけるイオンのドーズ量および加速エネルギーは、上記記載に限定されない。しかし、第２ドープ部３１４ｂを形成する際の加速エネルギーは１ＭｅＶ以上であることが好ましい。これにより、第２ドープ部３１４ｂをＰ型コレクタ領域３０３ａの下面よりも０．５μｍ下方に設けることができる。
【００７８】
また、分離層３０７ａ、分離層３０７ｂ、層間絶縁膜３０８、ゲート酸化膜３０９、ゲート電極３１０、コレクタ／ドレイン電極３１１、エミッタ／ソース電極３１２および保護膜３１５の材質や厚み等は、いずれも、上記記載に限定されない。
【００７９】
さらに、ＳｉＯ２膜３１、ＳｉＯ２膜３４、ＳｉＮ膜３５および合金膜４１の膜厚や材質は、いずれも、上記記載に限定されない。
【００８０】
《発明の実施形態２》
実施形態２では、上記実施形態１とは異なり、Ｎ型バッファ領域３１４は、Ｎ型ドレイン領域３０６ｂの外側にも設けられている。以下では、上記実施形態１とは異なる箇所を主に説明する。
【００８１】
図１７〜図１９はそれぞれ、実施形態２の高耐圧半導体スイッチング素子２の構成の一例を示す図面であり、図１７はシリコン基板３０１を上から見たときの各注入領域の範囲を表した図である。また、図１８は図１７に示すXVII−XVII線における断面図であり、図１９は図１７に示すXIX−XIX線における断面図である。
【００８２】
Ｎ型リサーフ領域３０２内には、３つのＰ型コレクタ領域３０３ａ，３０３ａ，３０３ａと２つのＮ型ドレイン領域３０６ｂ，３０６ｂと１つのＮ型バッファ領域３１４とが設けられており、各Ｐ型コレクタ領域３０３ａ、各Ｎ型ドレイン領域３０６ｂおよびＮ型バッファ領域３１４の上面はシリコン基板３０１の上面と面一である。Ｐ型コレクタ領域３０３ａ，３０３ａ，３０３ａはシリコン基板３０１の奥行き方向（図１７における上下方向）においてＮ型ドレイン領域３０６ｂ，３０６ｂとは交互に並んで配置されており、シリコン基板３０１の上面においてはＮ型ドレイン領域３０６ｂ，３０６ｂと略同程度の大きさに形成されている。Ｎ型バッファ領域３１４は、シリコン基板３０１の奥行き方向に延びるように形成されており、Ｐ型コレクタ領域３０３ａ，３０３ａ，３０３ａおよびＮ型ドレイン領域３０６ｂ，３０６ｂから離隔した位置に設けられており、それらの一部分を覆っている。本実施形態においても、Ｐ型コレクタ領域３０３ａ，３０３ａ，３０３ａおよびＮ型ドレイン領域３０６ｂ，３０６ｂとＮ型バッファ領域３１４との間にはＮ型リサーフ領域３０２の一部分が介在しており、また、Ｎ型バッファ領域３１４における不純物の平均濃度は例えば１×１０１７／ｃｍ3である。
【００８３】
本実施形態における高耐圧半導体スイッチング素子２では、上記実施形態１に係る高耐圧半導体スイッチング素子１に比べて、Ｎ型ドレイン領域３０６ｂ周辺におけるＮ型濃度を増加させることができるので、ＭＯＳＦＥＴ動作時の抵抗を減少させることができ、その結果、より大きなコレクタ電流（ドレイン電流）を流すことができる。
【００８４】
図２０〜図２３は、本実施形態に係る高耐圧半導体スイッチング素子２の製造方法の一部を示す断面図である。何れの図においても、（ａ）は図１７に示すXVIII−XVIII線における断面図に関するものであり、（ｂ）は図１７に示すXIX−XIX線における断面図に関するものである。
【００８５】
まず、上記実施形態１における図５（ａ）および図５（ｂ）に示すように、シリコン基板３０１の上にＳｉＯ２膜３１を堆積し、ＳｉＯ２膜３１の上にレジストパターン３２を形成する。そして、レジストパターン３２をマスクとして３．９×１０１２／ｃｍ２のドーズ量且つ１５０ｋｅＶの加速エネルギーでリン（Ｐ）をドープする。すると、シリコン基板３０１のうちレジストパターン３２で覆われていない部分に、リンがドープされる。
【００８６】
次に、レジストパターン３２を除去した後に、１２００℃の窒素雰囲気中で５時間の熱処理を行う。これにより、上記実施形態１における図６（ａ）および図６（ｂ）に示すように、シリコン基板３０１内に、リンの平均濃度が１×１０１６／ｃｍ3であり厚さが４μｍであるＮ型リサーフ領域３０２が形成される。
【００８７】
次に、図２０（ａ）および図２０（ｂ）に示すようにシリコン基板３０１の上に設けられているＳｉＯ２膜３１の上にレジストパターン４３を設ける。ここで、レジストパターン４３は、上記実施形態１におけるレジストパターン３３とはパターン形状が異なる。
【００８８】
次に、レジストパターン４３をマスクとして、１×１０１５／ｃｍ２のドーズ量且つ１００ｋｅＶの加速エネルギーでリン（Ｐ）をドープする。すると、シリコン基板３０１のうちレジストパターン４３で覆われていない部分にはリンがドープされ、図２１（ａ）および図２１（ｂ）に示すように一対の第１ドープ部３１４ａ，３１４ａが形成される。具体的には、一対の第１ドープ部３１４ａ，３１４ａのうち片方の第１ドープ部３１４ａはもう片方の第１ドープ部３１４ａに対してシリコン基板３０１の幅方向において間隔を開けて形成される。また、その一対の第１ドープ部３１４ａ，３１４ａはシリコン基板３０１の奥行き方向およびシリコン基板３０１の厚み方向に延びるように形成される。その後、レジストパターン４３およびＳｉＯ２膜３１を除去する。
【００８９】
次に、上記実施形態１における図８（ａ）および図８（ｂ）に示すように、厚さ５０ｎｍのＳｉＯ２膜３４および厚さ１２０ｎｍのＳｉＮ膜１３５をシリコン基板３０１の上に順に堆積し、レジストパターン３６をＳｉＮ膜１３５の上に形成する。そして、レジストパターン３６をマスクとしてＳｉＮ膜１３５をエッチングすることにより、ＳｉＮからなるＳｉＮパターン３５を形成する。そして、レジストパターン３６を除去後、上記実施形態１における図９（ａ）および図９（ｂ）に示すようにＮ型リサーフ領域３０２を覆うようにＳｉＯ２膜３４の上にレジストパターン３７を新たに形成する。
【００９０】
次に、レジストパターン３７をマスクとして、ボロン（Ｂ）を１×１０１３／ｃｍ２のドーズ量および１００ｋｅＶの加速エネルギーで注入する。すると、シリコン基板３０１のうちレジストパターン３７で覆われていない部分にはボロンがドープされ、上記実施形態１における図１０（ａ）および図１０（ｂ）に示すように、ボロンの平均濃度が１×１０１６／ｃｍ3であるＰ型ベース領域３０４がシリコン基板３０１の幅方向においてＮ型リサーフ領域３０２に隣接して形成される。その後、レジストパターン３７を除去する。
【００９１】
次に、ＳｉＮパターン３５をマスクとして、例えば熱酸化法を用いて厚さ８００ｎｍの酸化シリコン（ＳｉＯ２）からなる分離層３０７ａ、３０７ｂを形成する。そして、上記実施形態１における図１０（ａ）および図１０（ｂ）に示すように、ＳｉＮ膜３５およびＳｉＯ２膜３４を除去する。
【００９２】
次に、シリコン基板３０１の上面のうち分離層３０７ａ，３０７ｂが設けられていない部分に厚さ４０ｎｍのＳｉＯ２膜および厚さ４００ｎｍのポリシリコン膜を形成した後、所望の領域に形成したレジストパターンをマスクにしてそのＳｉＯ２膜およびそのポリシリコン膜をエッチングする。その後、レジストパターンを除去すると、上記実施形態１における図１１（ａ）および図１１（ｂ）に示すように、ＳｉＯ２膜がゲート酸化膜３０９となり、ポリシリコン膜がゲート電極３１０となる。
【００９３】
次に、上記実施形態１における図１１（ａ）および図１１（ｂ）に示すように、シリコン基板３０１の上にレジストパターン３８を設ける。そして、レジストパターン３８をマスクとしてドーズ量を５．０×１０１５／ｃｍ２とし加速エネルギーを８０ｋｅＶとしてヒ素（Ａｓ）を注入する。すると、シリコン基板３０１の上面のうちレジストパターン３８に覆われていない部分には、ヒ素が注入され、上記実施形態１における図１２（ａ）および図１２（ｂ）に示すようにヒ素の平均濃度が１×１０１９／ｃｍ２であるＮ型エミッタ／ソース領域３０６ａがＰ型ベース領域３０４内に形成され、上記実施形態１における図１２（ｂ）に示すようにヒ素の平均濃度が１×１０１９／ｃｍ２であるＮ型ドレイン領域３０６ｂがＮ型リサーフ領域３０２内に形成される。その後、レジストパターン３８を除去する。
【００９４】
次に、上記実施形態１における図１２（ａ）および図１２（ｂ）に示すように、シリコン基板３０１の上にレジストパターン３９を新たに設ける。そして、レジストパターン３９をマスクとして、２×１０１５／ｃｍ２のドーズ量且つ８０ｋｅＶの加速エネルギーでボロン（Ｂ）を注入する。すると、シリコン基板３０１のうちレジストパターン３９で覆われていない部分にボロンが注入される。これにより、上記実施形態１における図１３（ａ）に示すようにボロンの平均濃度が１×１０１９／ｃｍ3であるＰ型コレクタ領域３０３ａが一対の第１ドープ部３１４ａ，３１４ａのうち片方の第１ドープ部３１４ａともう片方の第１ドープ部３１４ａとの間に形成される。また、上記実施形態１における図１３（ａ）および図１３（ｂ）に示すように、ボロンの平均濃度が１×１０１８／ｃｍ3であるＰ型コンタクト領域３０３ｂがＮ型エミッタ／ソース領域３０６ａに隣接するようにＰ型ベース領域３０４内に形成される。その後、レジストパターン３９を除去する。
【００９５】
このとき、シリコン基板３０１の上面において、Ｐ型コレクタ領域３０３ａを、一対の第１ドープ部３１４ａ，３１４ａからそれぞれ０．５μｍずつ離れた位置に設けることが好ましい。
【００９６】
次に、図２２（ａ）および図２２（ｂ）に示すように、シリコン基板３０１の上にはレジストパターン５０を新たに設ける。ここで、レジストパターン５０は、上記実施形態１におけるレジストパターン４０とはパターン形状が異なる。その後、レジストパターン５０をマスクとして、１．０×１０１３／ｃｍ２のドーズ量且つ１０００ｋｅＶの加速エネルギーでリンを注入する。すると、シリコン基板３０１のうちレジストパターン５０が設けられていない部分にはリンが注入され、図２３（ａ）および図２３（ｂ）に示すように、第２ドープ部３１４ｂがＮ型リサーフ領域３０２内であってＰ型コレクタ領域３０３ａおよびＮ型ドレイン領域３０６ｂよりも下に形成される。その後、レジストパターン５０を除去する。
【００９７】
次に、図２３（ａ）および図２３（ｂ）に示すように層間絶縁膜３０８を形成し、熱処理を行う。これにより、第２ドープ部３１４ｂが一対の第１ドープ部３１４ａ，３１４ａにそれぞれ接続され、図１８および図１９に示すＮ型バッファ領域３１４が形成される。
【００９８】
次に、層間絶縁膜３０８となる厚さ１４００ｎｍのＢＰＳＧ膜を堆積し、９００℃の温度で熱処理する。これにより、ＢＰＳＧ膜の表面を平坦化でき、ヒ素、ボロンおよびリンが活性化され、さらにリンが拡散する。リンの拡散により第２ドープ部３１４ｂが一対の第１ドープ部３１４ａ，３１４ａにそれぞれ接続され、上記実施形態１における図１５（ａ）に示すようにＮ型バッファ領域３１４が形成される。
【００９９】
次に、所望の領域に形成したレジストパターンをマスクとして層間絶縁膜３０８をエッチングした後、レジストパターンを除去する。これにより、上記実施形態１における図１５（ａ）および図１５（ｂ）に示すようにコンタクトホール３０８ａ，３０８ａが形成される。
【０１００】
次に、例えばスパッタリング法を用いて、ＡｌＳｉＣｕなどのＡｌを主成分とする厚さ１５００ｎｍの合金膜４１を、層間絶縁膜３０８の上に堆積するとともにコンタクトホール３０８ａ，３０８ａ内に充填させる。その後、所望の領域にレジストパターン（不図示）を形成し、このレジストパターンをマスクとして合金膜４１をエッチング後、レジストパターンを除去する。これにより、上記実施形態１における図１６（ａ）および図１６（ｂ）に示すように、エミッタ／ソース電極３１２およびコレクタ／ドレイン電極３１１を形成する。
【０１０１】
そして、例えばプラズマＣＶＤ法を用いて、窒化シリコンからなり厚さ１８００ｎｍの保護膜３１５を形成する。これにより、本実施形態にかかる高耐圧半導体スイッチング素子２が得られる。
【０１０２】
《発明の実施形態３》
上記実施形態１では、Ｐ型コレクタ領域３０３ａとＮ型バッファ領域３１４との間にはＮ型リサーフ領域３０２の一部分が存在しているが、本実施形態では、Ｐ型コレクタ領域３０３ａとＮ型バッファ領域３１４との間には第２Ｎ型バッファ領域３１６が存在している。以下では、上記実施形態１とは異なる箇所を主に説明する。
【０１０３】
図２４〜図２６はそれぞれ、本実施形態の高耐圧半導体スイッチング素子３の構成の一例を示す図面であり、図２４はシリコン基板３０１を上から見たときの各注入領域の範囲を表した図である。また、図２５は図２４に示すXXV−XXV線における断面図であり、図２６は図２４に示すXXVI−XXVI線における断面図である。
【０１０４】
Ｎ型リサーフ領域３０２内にはＰ型コレクタ領域３０３ａとＮ型ドレイン領域３０６ｂとＮ型バッファ領域３１４と第２Ｎ型バッファ領域３１６とが設けられており、Ｐ型コレクタ領域３０３ａ、Ｎ型ドレイン領域３０６ｂ、Ｎ型バッファ領域３１４および第２Ｎ型バッファ領域３１６の上面はシリコン基板３０１の上面と面一である。Ｐ型コレクタ領域３０３ａは、シリコン基板３０１の厚み方向においてＮ型ドレイン領域３０６ｂとは交互に並んで配置されており、シリコン基板３０１の上面においてＮ型ドレイン領域３０６ｂよりも狭く形成されている。各Ｎ型バッファ領域３１４は上記実施形態１と同じく各Ｐ型コレクタ領域３０３ａから離隔した位置に設けられ、各Ｐ型コレクタ領域３０３ａの一部分を覆っている。各第２のＮ型バッファ領域３１６は上述のように各Ｐ型コレクタ領域３０３ａと各Ｎ型バッファ領域３１４との間に設けられている。
【０１０５】
第２Ｎ型バッファ領域３１６は、Ｎ型バッファ領域３１４に比べて不純物（例えばＰ）濃度が薄いことが好ましい。例えば、第２Ｎ型バッファ領域３１６における不純物濃度は１×１０１６／ｃｍ3であり、Ｎ型バッファ領域３１４における不純物濃度は１×１０１７／ｃｍ3である。
【０１０６】
また、シリコン基板３０１の厚み方向における各第２のＮ型バッファ領域３１６の厚みおよびシリコン基板３０１の上面における各第２のＮ型バッファ領域３１６の幅は、それぞれ、０．５μｍ以上であることが好ましい。
【０１０７】
本実施形態では、Ｎ型バッファ領域３１４とＰ型コレクタ領域３０３ａとの間には第２Ｎ型バッファ領域３１６が存在している。そして、第２Ｎ型バッファ領域３１６における不純物の濃度を変更することにより、Ｐ型コレクタ領域３０３ａとＮ型リサーフ領域３０２との間の抵抗成分を変えることができる。これにより、本実施形態は、上記実施形態１および２よりも、ＭＯＳＦＥＴ動作からＩＧＢＴ動作へ切り換わるときのコレクタ電圧を制御することが可能である。すなわち、本実施形態に係る高耐圧半導体スイッチング素子３をスイッチング電源として用いた場合には、実施形態１及び２に係る高耐圧半導体スイッチング素子１，２を用いた場合に比べ、軽負荷時から重負荷時にわたってスイッチング損失をさらに低減することが可能となる。
【０１０８】
図２７〜図３１は、本実施形態に係る高耐圧半導体スイッチング素子３の製造方法の一部を示す断面図である。何れの図においても、（ａ）は図２４に示すXVII−XVII線における断面図に関するものであり、（ｂ）は図２４に示すXIX−XIX線における断面図に関するものである。
【０１０９】
まず、上記実施形態１における図５（ａ）および図５（ｂ）に示すように、シリコン基板３０１の上にＳｉＯ２膜３１を堆積し、ＳｉＯ２膜３１の上にレジストパターン３２を形成する。そして、レジストパターン３２をマスクとして３．９×１０１２／ｃｍ２のドーズ量且つ１５０ｋｅＶの加速エネルギーでリン（Ｐ）をドープする。すると、シリコン基板３０１のうちレジストパターン３２で覆われていない部分に、リンがドープされる。
【０１１０】
次に、レジストパターン３２を除去した後に、１２００℃の窒素雰囲気中で５時間の熱処理を行う。これにより、上記実施形態１における図６（ａ）および図６（ｂ）に示すように、シリコン基板３０１内に、リンの平均濃度が１×１０１６／ｃｍ3であり厚さが４μｍであるＮ型リサーフ領域３０２が形成される。
【０１１１】
次に、図２７（ａ）および図２７（ｂ）に示すようにシリコン基板３０１の上に設けられているＳｉＯ２膜３１の上にレジストパターン５３を設ける。ここで、レジストパターン５３は、上記実施形態１におけるレジストパターン３３および上記実施形態２におけるレジストパターン４３とはパターン形状が異なる。
【０１１２】
次に、レジストパターン５３をマスクとして、１×１０１５／ｃｍ２のドーズ量且つ１００ｋｅＶの加速エネルギーでリン（Ｐ）をドープする。すると、シリコン基板３０１のうちレジストパターン５３で覆われていない部分にはＰがドープされ、図２８（ａ）に示すようにＮ型バッファ領域３１４が形成される。具体的には、Ｎ型バッファ領域３１４は、シリコン基板３０１の奥行き方向に断続的に形成され、また、シリコン基板３０１の厚み方向に延びるように形成される。その後、レジストパターン５３およびＳｉＯ２膜３１を除去する。
【０１１３】
次に、上記実施形態１における図８（ａ）および図８（ｂ）に示すように、厚さ５０ｎｍのＳｉＯ２膜３４および厚さ１２０ｎｍのＳｉＮ膜１３５をシリコン基板３０１の上に順に堆積し、レジストパターン３６をＳｉＮ膜１３５の上に形成する。そして、レジストパターン３６をマスクとしてＳｉＮ膜１３５をエッチングすることにより、ＳｉＮからなるＳｉＮパターン３５を形成する。そして、レジストパターン３６を除去後、上記実施形態１における図９（ａ）および図９（ｂ）に示すようにＮ型リサーフ領域３０２を覆うようにＳｉＯ２膜３４の上にレジストパターン３７を新たに形成する。
【０１１４】
次に、レジストパターン３７をマスクとして、ボロン（Ｂ）を１×１０１３／ｃｍ２のドーズ量および１００ｋｅＶの加速エネルギーで注入する。すると、シリコン基板３０１のうちレジストパターン３７で覆われていない部分にはボロンがドープされ、上記実施形態１における図１０（ａ）および図１０（ｂ）に示すように、ボロンの平均濃度が１×１０１６／ｃｍ3であるＰ型ベース領域３０４がシリコン基板３０１の幅方向においてＮ型リサーフ領域３０２に隣接して形成される。その後、レジストパターン３７を除去する。
【０１１５】
次に、上記実施形態１における図８に示す工程において形成されたＳｉＯ２膜３４の上にレジストパターン５７を設ける。そして、レジストパターン５７をマスクとして、ボロンを１×１０１４／ｃｍ２のドーズ量および８０ｋｅＶの加速エネルギーで注入する。すると、シリコン基板３０１のうちレジストパターン５７で覆われていない部分にはホウ素（Ｂ）がドープされる。これにより、図３０（ａ）に示すように、Ｎ型バッファ領域３１４の内部にＢの平均濃度が１×１０１６／ｃｍ3である第２Ｎ型バッファ領域３１６が形成される。そして、レジストパターン５７を除去する。
【０１１６】
次に、ＳｉＮパターン３５をマスクとして、例えば熱酸化法を用いて厚さ８００ｎｍの酸化シリコン（ＳｉＯ２）からなる分離層３０７ａ、３０７ｂを形成する。そして、上記実施形態１における図１０（ａ）および図１０（ｂ）に示すように、ＳｉＮ膜３５およびＳｉＯ２膜３４を除去する。
【０１１７】
次に、シリコン基板３０１の上面のうち分離層３０７ａ，３０７ｂが設けられていない部分に厚さ４０ｎｍのＳｉＯ２膜および厚さ４００ｎｍのポリシリコン膜を形成した後、所望の領域に形成したレジストパターンをマスクにしてそのＳｉＯ２膜およびそのポリシリコン膜をエッチングする。その後、レジストパターンを除去すると、上記実施形態１における図１１（ａ）および図１１（ｂ）に示すように、ＳｉＯ２膜がゲート酸化膜３０９となり、ポリシリコン膜がゲート電極３１０となる。
【０１１８】
次に、上記実施形態１における図１１（ａ）および図１１（ｂ）に示すように、シリコン基板３０１の上にレジストパターン３８を設ける。そして、レジストパターン３８をマスクとしてドーズ量を５．０×１０１５／ｃｍ２とし加速エネルギーを８０ｋｅＶとしてヒ素（Ａｓ）を注入する。すると、シリコン基板３０１の上面のうちレジストパターン３８に覆われていない部分には、ヒ素が注入され、上記実施形態１における図１２（ａ）および図１２（ｂ）に示すようにヒ素の平均濃度が１×１０１９／ｃｍ２であるＮ型エミッタ／ソース領域３０６ａがＰ型ベース領域３０４内に形成され、上記実施形態１における図１２（ｂ）に示すようにヒ素の平均濃度が１×１０１９／ｃｍ２であるＮ型ドレイン領域３０６ｂがＮ型リサーフ領域３０２内に形成される。その後、レジストパターン３８を除去する。
【０１１９】
次に、図３１（ａ）および図３１（ｂ）に示すように、シリコン基板３０１の上面にレジストパターン５９を形成する。レジストパターン５９は、上記実施形態１におけるレジストパターン３９とはパターン形状が異なる。レジストパターン５９をマスクとして、２×１０１５／ｃｍ２のドーズ量且つ８０ｋｅＶの加速エネルギーでボロンを注入する。これにより、Ｐ型コンタクト領域３０３ｂがＰ型ベース領域３０４に形成され、Ｐ型コレクタ領域３０３ａが第２Ｎ型バッファ領域３１６内に形成される。
【０１２０】
次に、層間絶縁膜３０８となる厚さ１４００ｎｍのＢＰＳＧ膜を堆積し、９００℃の温度で熱処理する。これにより、ＢＰＳＧ膜の表面を平坦化でき、ヒ素、ボロンおよびリンが活性化される。
【０１２１】
次に、所望の領域に形成したレジストパターンをマスクとして層間絶縁膜３０８をエッチングした後、レジストパターンを除去する。これにより、上記実施形態１における図１５（ａ）および図１５（ｂ）に示すようにコンタクトホール３０８ａ，３０８ａが形成される。
【０１２２】
次に、例えばスパッタリング法を用いて、ＡｌＳｉＣｕなどのＡｌを主成分とする厚さ１５００ｎｍの合金膜４１を、層間絶縁膜３０８の上に堆積するとともにコンタクトホール３０８ａ，３０８ａ内に充填させる。その後、所望の領域にレジストパターン（不図示）を形成し、このレジストパターンをマスクとして合金膜４１をエッチング後、レジストパターンを除去する。これにより、上記実施形態１における図１６（ａ）および図１６（ｂ）に示すように、エミッタ／ソース電極３１２およびコレクタ／ドレイン電極３１１を形成する。
【０１２３】
そして、例えばプラズマＣＶＤ法を用いて、窒化シリコンからなり厚さ１８００ｎｍの保護膜３１５を形成する。これにより、本実施形態にかかる高耐圧半導体スイッチング素子３が得られる。
【０１２４】
《発明の実施形態４》
実施形態４では、上記実施形態２と同じくＮ型バッファ領域３１４がＮ型ドレイン領域３０６ｂを囲むようにも設けられており、上記実施形態３とは異なりＮ型ドレイン領域３０６とＮ型バッファ領域３１４との間にも第２Ｎ型バッファ領域３１６が設けられている。以下では、上記実施形態１とは異なる箇所を主に説明する。
【０１２５】
図３２〜図３４はそれぞれ、本実施形態に係る高耐圧半導体スイッチング素子４の構成の一例を示す図面であり、図３２は半導体基板を上から見たときの各注入領域の範囲を表した図である。また、図３３は図３２に示すXXXIII−XXXIII線における断面図であり、図３４は図３２に示すXXXIV−XXXIV線における断面図である。
【０１２６】
Ｎ型リサーフ領域３０２内にはＰ型コレクタ領域３０３ａとＮ型ドレイン領域３０６ｂとＮ型バッファ領域３１４と第２Ｎ型バッファ領域３１６とが設けられており、Ｐ型コレクタ領域３０３ａ、Ｎ型ドレイン領域３０６ｂ、Ｎ型バッファ領域３１４および第２Ｎ型バッファ領域３１６の上面はシリコン基板３０１の上面と略面一である。Ｐ型コレクタ領域３０３ａは、シリコン基板３０１の厚み方向においてＮ型ドレイン領域３０６ｂとは交互に並んで配置されており、Ｎ型ドレイン領域３０６ｂとは略同一の大きさに形成されている。Ｎ型バッファ領域３１４は上記実施形態２と同じく３つのＰ型コレクタ領域３０３ａ，３０３ａ，３０３ａおよび２つのＮ型ドレイン領域３０６ｂ，３０６ｂから離隔した位置に設けられており、それらの一部分を覆っている。第２Ｎ型バッファ領域３１６は上述のようにＰ型コレクタ領域３０３ａとＮ型バッファ領域３１４との間に設けられている。
【０１２７】
図３５〜図３８は、本実施形態に係る高耐圧半導体スイッチング素子４の製造方法の一部を示す断面図である。何れの図においても、（ａ）は図３２に示すXXXIII−XXXIII線における断面図に関するものであり、（ｂ）は図３２に示すXXXIV−XXXIVにおける断面図に関するものである。
【０１２８】
まず、上記実施形態１における図５（ａ）および図５（ｂ）に示すように、シリコン基板３０１の上にＳｉＯ２膜３１を堆積し、ＳｉＯ２膜３１の上にレジストパターン３２を形成する。そして、レジストパターン３２をマスクとして３．９×１０１２／ｃｍ２のドーズ量且つ１５０ｋｅＶの加速エネルギーでリン（Ｐ）をドープする。すると、シリコン基板３０１のうちレジストパターン３２で覆われていない部分に、リンがドープされる。
【０１２９】
次に、レジストパターン３２を除去した後に、１２００℃の窒素雰囲気中で５時間の熱処理を行う。これにより、上記実施形態１における図６（ａ）および図６（ｂ）に示すように、シリコン基板３０１内に、リンの平均濃度が１×１０１６／ｃｍ3であり厚さが４μｍであるＮ型リサーフ領域３０２が形成される。
【０１３０】
次に、図３５（ａ）および図３５（ｂ）に示すようにシリコン基板３０１の上に設けられているＳｉＯ２膜３１の上にレジストパターン６３を設ける。ここで、レジストパターン６３は、上記実施形態１におけるレジストパターン３３等とはパターン形状が異なる。
【０１３１】
次に、レジストパターン６３をマスクとして、１×１０１５／ｃｍ２のドーズ量且つ１００ｋｅＶの加速エネルギーでリン（Ｐ）をドープする。すると、シリコン基板３０１のうちレジストパターン６３で覆われていない部分にはリンがドープされ、図３６（ａ）および図３６（ｂ）に示すようにＮ型バッファ領域３１４が形成される。具体的には、Ｎ型バッファ領域３１４は、シリコン基板３０１の奥行き方向およびシリコン基板３０１の厚み方向に延びるように形成される。その後、レジストパターン６３およびＳｉＯ２膜３１を除去する。
【０１３２】
次に、上記実施形態１における図８（ａ）および図８（ｂ）に示すように、厚さ５０ｎｍのＳｉＯ２膜３４および厚さ１２０ｎｍのＳｉＮ膜１３５をシリコン基板３０１の上に順に堆積し、レジストパターン３６をＳｉＮ膜１３５の上に形成する。そして、レジストパターン３６をマスクとしてＳｉＮ膜１３５をエッチングすることにより、ＳｉＮからなるＳｉＮパターン３５を形成する。そして、レジストパターン３６を除去後、上記実施形態１における図９（ａ）および図９（ｂ）に示すようにＮ型リサーフ領域３０２を覆うようにＳｉＯ２膜３４の上にレジストパターン３７を新たに形成する。
【０１３３】
次に、レジストパターン３７をマスクとして、ボロン（Ｂ）を１×１０１３／ｃｍ２のドーズ量および１００ｋｅＶの加速エネルギーで注入する。すると、シリコン基板３０１のうちレジストパターン３７で覆われていない部分にはボロンがドープされ、上記実施形態１における図１０（ａ）および図１０（ｂ）に示すように、ボロンの平均濃度が１×１０１６／ｃｍ3であるＰ型ベース領域３０４がシリコン基板３０１の幅方向においてＮ型リサーフ領域３０２に隣接して形成される。その後、レジストパターン３７を除去する。
【０１３４】
次に、上記実施形態１における図８に示す工程において形成されたＳｉＯ２膜３４の上にレジストパターン６７を設ける。ここで、レジストパターン６７は、上記実施形態３におけるレジストパターン５７とはパターン形状が異なる。そして、レジストパターン６７をマスクとして、ボロンを１×１０１４／ｃｍ２のドーズ量および８０ｋｅＶの加速エネルギーで注入する。すると、シリコン基板３０１のうちレジストパターン６７で覆われていない部分にはホウ素（Ｂ）がドープされる。これにより、図３８（ａ）および図３８（ｂ）に示すように、Ｎ型バッファ領域３１４の内部にＢの平均濃度が１×１０１６／ｃｍ3である第２Ｎ型バッファ領域３１６が形成される。そして、レジストパターン６７を除去する。
【０１３５】
次に、ＳｉＮパターン３５をマスクとして、例えば熱酸化法を用いて厚さ８００ｎｍの酸化シリコン（ＳｉＯ２）からなる分離層３０７ａ、３０７ｂを形成する。そして、上記実施形態１における図１０（ａ）および図１０（ｂ）に示すように、ＳｉＮ膜３５およびＳｉＯ２膜３４を除去する。
【０１３６】
次に、シリコン基板３０１の上面のうち分離層３０７ａ，３０７ｂが設けられていない部分に厚さ４０ｎｍのＳｉＯ２膜および厚さ４００ｎｍのポリシリコン膜を形成した後、所望の領域に形成したレジストパターンをマスクにしてそのＳｉＯ２膜およびそのポリシリコン膜をエッチングする。その後、レジストパターンを除去すると、上記実施形態１における図１１（ａ）および図１１（ｂ）に示すように、ＳｉＯ２膜がゲート酸化膜３０９となり、ポリシリコン膜がゲート電極３１０となる。
【０１３７】
次に、上記実施形態１における図１１（ａ）および図１１（ｂ）に示すように、シリコン基板３０１の上にレジストパターン３８を設ける。そして、レジストパターン３８をマスクとしてドーズ量を５．０×１０１５／ｃｍ２とし加速エネルギーを８０ｋｅＶとしてヒ素（Ａｓ）を注入する。すると、シリコン基板３０１の上面のうちレジストパターン３８に覆われていない部分には、ヒ素が注入され、上記実施形態１における図１２（ａ）および図１２（ｂ）に示すようにヒ素の平均濃度が１×１０１９／ｃｍ２であるＮ型エミッタ／ソース領域３０６ａがＰ型ベース領域３０４内に形成され、上記実施形態１における図１２（ｂ）に示すようにヒ素の平均濃度が１×１０１９／ｃｍ２であるＮ型ドレイン領域３０６ｂがＮ型リサーフ領域３０２内に形成される。その後、レジストパターン３８を除去する。
【０１３８】
次に、上記実施形態３における図３１（ａ）および図３１（ｂ）に示すように、シリコン基板３０１の上面にレジストパターン５９を形成する。レジストパターン５９は、上記実施形態１におけるレジストパターン３９とはパターン形状が異なる。レジストパターン５９をマスクとして、２×１０１５／ｃｍ２のドーズ量且つ８０ｋｅＶの加速エネルギーでボロンを注入する。これにより、Ｐ型コンタクト領域３０３ｂがＰ型ベース領域３０４に形成され、Ｐ型コレクタ領域３０３ａが第２Ｎ型バッファ領域３１６内に形成される。
【０１３９】
次に、層間絶縁膜３０８となる厚さ１４００ｎｍのＢＰＳＧ膜を堆積し、９００℃の温度で熱処理する。これにより、ＢＰＳＧ膜の表面を平坦化でき、ヒ素、ボロンおよびリンが活性化される。
【０１４０】
次に、所望の領域に形成したレジストパターンをマスクとして層間絶縁膜３０８をエッチングした後、レジストパターンを除去する。これにより、上記実施形態１における図１５（ａ）および図１５（ｂ）に示すようにコンタクトホール３０８ａ，３０８ａが形成される。
【０１４１】
次に、例えばスパッタリング法を用いて、ＡｌＳｉＣｕなどのＡｌを主成分とする厚さ１５００ｎｍの合金膜４１を、層間絶縁膜３０８の上に堆積するとともにコンタクトホール３０８ａ，３０８ａ内に充填させる。その後、所望の領域にレジストパターン（不図示）を形成し、このレジストパターンをマスクとして合金膜４１をエッチング後、レジストパターンを除去する。これにより、上記実施形態１における図１６（ａ）および図１６（ｂ）に示すように、エミッタ／ソース電極３１２およびコレクタ／ドレイン電極３１１を形成する。
【０１４２】
そして、例えばプラズマＣＶＤ法を用いて、窒化シリコンからなり厚さ１８００ｎｍの保護膜３１５を形成する。これにより、本実施形態にかかる高耐圧半導体スイッチング素子４が得られる。
【０１４３】
《その他の実施形態》
上記実施形態１から４において、上記Ｐ型はＮ型であってもよい。なお、上記Ｐ型がＮ型である場合には、上記Ｎ型はＰ型であることが好ましい。
【０１４４】
上記実施形態１から４において、例えば図３９〜図４１に示すように、平均濃度が１×１０１６／ｃｍ3であるＰ型半導体層３１７（図３９および図４０では一層、図４１では複数層）が、Ｐ型ベース領域３０４と電気的に接続されてＮ型リサーフ領域３０２内に設けられていても良い。このようにＰ型半導体層３１７がＰ型ベース領域３０４内に設けられていれば、Ｎ型リサーフ領域３０２における不純物濃度を高くすることができ、ＭＯＳＦＥＴ動作におけるオン抵抗を低減してもＮ型リサーフ領域３０２全体に空乏層が形成される。よって、半導体スイッチング素子が高耐圧を維持できる。
【産業上の利用可能性】
【０１４５】
以上説明したように、本発明は、軽負荷時から重負荷までの全域にわたって損失を低減でき、且つ、ＩＧＢＴ動作時のスイッチング損失を低減できるという効果を有し、スイッチング電源装置等に有用である。
【図面の簡単な説明】
【０１４６】
【図１】本発明の実施形態１に係る高耐圧半導体スイッチング素子１の注入領域の範囲を表した図
【図２】図１に示すII−II線における断面図
【図３】図１に示すIII−III線における断面図
【図４】本発明の実施形態１に係る高耐圧半導体スイッチング素子１のコレクタ電圧とコレクタ電流との相関を示す図
【図５】本発明の実施形態１に係る高耐圧半導体スイッチング素子１の製造方法の一工程を示す断面図
【図６】本発明の実施形態１に係る高耐圧半導体スイッチング素子１の製造方法の別の一工程を示す断面図
【図７】本発明の実施形態１に係る高耐圧半導体スイッチング素子１の製造方法のまた別の一工程を示す断面図
【図８】本発明の実施形態１に係る高耐圧半導体スイッチング素子１の製造方法のまた別の一工程を示す断面図
【図９】本発明の実施形態１に係る高耐圧半導体スイッチング素子１の製造方法のまた別の一工程を示す断面図
【図１０】本発明の実施形態１に係る高耐圧半導体スイッチング素子１の製造方法のまた別の一工程を示す断面図
【図１１】本発明の実施形態１に係る高耐圧半導体スイッチング素子１の製造方法のまた別の一工程を示す断面図
【図１２】本発明の実施形態１に係る高耐圧半導体スイッチング素子１の製造方法のまた別の一工程を示す断面図
【図１３】本発明の実施形態１に係る高耐圧半導体スイッチング素子１の製造方法のまた別の一工程を示す断面図
【図１４】本発明の実施形態１に係る高耐圧半導体スイッチング素子１の製造方法のまた別の一工程を示す断面図
【図１５】本発明の実施形態１に係る高耐圧半導体スイッチング素子１の製造方法のまた別の一工程を示す断面図
【図１６】本発明の実施形態１に係る高耐圧半導体スイッチング素子１の製造方法のまた別の一工程を示す断面図
【図１７】本発明の実施形態２に係る高耐圧半導体スイッチング素子２の注入領域の範囲を表した図
【図１８】図１７に示すXVIII−XVIII線における断面図
【図１９】図１７に示すXIX−XIX線における断面図
【図２０】本発明の実施形態２に係る高耐圧半導体スイッチング素子２の製造方法の一工程を示す断面図
【図２１】本発明の実施形態２に係る高耐圧半導体スイッチング素子２の製造方法の別の一工程を示す断面図
【図２２】本発明の実施形態２に係る高耐圧半導体スイッチング素子２の製造方法のまた別の一工程を示す断面図
【図２３】本発明の実施形態２に係る高耐圧半導体スイッチング素子２の製造方法のまた別の一工程を示す断面図
【図２４】本発明の実施形態３に係る高耐圧半導体スイッチング素子３の注入領域の範囲を表した図
【図２５】図２４に示すXXV−XXV線における断面図
【図２６】図２４に示すXXVI−XXVI線における断面図
【図２７】本発明の実施形態３に係る高耐圧半導体スイッチング素子３の製造方法の一工程を示す断面図
【図２８】本発明の実施形態３に係る高耐圧半導体スイッチング素子３の製造方法の別の一工程を示す断面図
【図２９】本発明の実施形態３に係る高耐圧半導体スイッチング素子３の製造方法のまた別の一工程を示す断面図
【図３０】本発明の実施形態３に係る高耐圧半導体スイッチング素子３の製造方法のまた別の一工程を示す断面図
【図３１】本発明の実施形態３に係る高耐圧半導体スイッチング素子３の製造方法のまた別の一工程を示す断面図
【図３２】本発明の実施形態４に係る高耐圧半導体スイッチング素子４の注入領域の範囲を表した図
【図３３】図３２に示すXXXIII−XXXIII線における断面図
【図３４】図３２に示すXXXIV−XXIV線における断面図
【図３５】本発明の実施形態４に係る高耐圧半導体スイッチング素子４の製造方法の一工程を示す断面図
【図３６】本発明の実施形態４に係る高耐圧半導体スイッチング素子４の製造方法の別の一工程を示す断面図
【図３７】本発明の実施形態４に係る高耐圧半導体スイッチング素子４の製造方法のまた別の一工程を示す断面図
【図３８】本発明の実施形態４に係る高耐圧半導体スイッチング素子４の製造方法のまた別の一工程を示す断面図
【図３９】本発明の変形例に係る高耐圧半導体スイッチング素子の構成を示す断面図
【図４０】本発明の別の変形例に係る高耐圧半導体スイッチング素子の構成を示す断面図
【図４１】本発明のまた別の変形例に係る高耐圧半導体スイッチング素子の構成を示す断面図
【図４２】スイッチング電源装置の回路構成を示す図
【図４３】従来例に係る高耐圧半導体スイッチング素子を示す模式的な構成図であり、（ａ）は注入領域の範囲を表した図で、（ｂ）及び（ｃ）はそれぞれ（ａ）に示すXLIIIB−XLIIIB線およびXLIIIC−XLIIIC線における断面図である
【符号の説明】
【０１４７】
１，２，３，４    高耐圧性半導体スイッチング素子（半導体スイッチング素子）
２０１，３０１    シリコン基板
２０２，３０２    Ｎ型リサーフ領域
２０３，３０３ａ    Ｐ型コレクタ領域
２０４，３０４    Ｐ型ベース領域
２０５，３０３ｂ    Ｐ型コンタクト領域
２０６，３０６ａ    Ｎ型エミッタ／ソース領域
２０７    フィールド絶縁膜
２０８    層間膜
２０９    ゲート絶縁膜
２１０，３１０    ゲート電極
２１１，３１１    コレクタ／ドレイン電極
２１２，３１２    エミッタ／ソース電極
２１３    Ｎ型ドレイン領域
２１４    Ｎ型バッファ領域
３０６ａ    Ｎ型エミッタ／ソース領域
３０６ｂ    Ｎ型ドレイン領域
３０７ａ，３０７ｂ  分離層
３０８    層間絶縁膜
３０９    ゲート酸化膜
３１４    Ｎ型バッファ領域
３１４ａ    一対の第１ドープ部
３１４ｂ    第２ドープ部
３１５    保護膜
３１６    第２Ｎ型バッファ領域
３１７    Ｐ型半導体層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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