(57)【要約】【課題】基準信号と分周信号の位相差によらず、両信号の位相差を精度よく検出して、その位相差に基づいて発振周波数を制御する。【解決手段】ＰＬＬ回路は、信号生成回路１と、位相検波器２と、検波フィルタ３と、周波数調整回路４と、電圧制御型発振器（ＶＣＯ）５と、分周器＆パルス生成回路６と、パルス幅整形回路７とを備えている。信号生成回路１は基準信号の各周期の中間点近傍で論理が変化する中間点信号を生成し、分周信号の論理変化タイミングと中間点信号の論理変化タイミングでそれぞれ論理が変化するようなパルス幅整形信号をパルス幅整形回路７にて生成して、このパルス幅整形信号に基づいてＰＬＬ検波電圧を生成するため、基準信号と分周信号が非同期であっても、基準信号と分周信号との位相差に応じたＰＬＬ検波電圧を精度よく生成できる。【選択図】図１
2008141371.tif 000002
【特許請求の範囲】
【請求項１】
一定のパルス幅のパルスを周期的に含む基準信号と、前記パルスの中間点で論理が変化する前記基準信号と同じ周波数の中間点信号とを生成する信号生成回路と、
周波数を可変可能な発振信号を生成する電圧制御型発振器と、
前記発振信号を分周した分周信号の論理切替タイミングと前記中間点信号の論理切替タイミングとに基づいて、前記分周信号のパルス幅を整形したパルス幅整形信号を生成するパルス幅整形回路と、
前記パルス幅整形信号と前記基準信号との位相比較を行って位相比較信号を生成する位相検波器と、を備え、
前記電圧制御型発振器は、前記位相比較信号に基づいて周波数を可変制御することを特徴とするＰＬＬ回路。
【請求項２】
前記位相比較信号に含まれる高周波成分を除去してＰＬＬ検波電圧を生成する検波フィルタと、
前記ＰＬＬ検波電圧に基づいて、前記電圧制御型発振器で生成される発振信号の周波数を制御するための周波数制御信号を生成する周波数調整回路と、を備えることを特徴とする請求項１に記載のＰＬＬ回路。
【請求項３】
前記パルス幅整形回路は、前記分周信号の立ち上がりまたは立ち下がりエッジで論理が変化し、その後の前記中間点信号の立ち上がりまたは立ち下がりエッジで元の論理に復帰する前記パルス幅整形信号を生成することを特徴とする請求項１または２に記載のＰＬＬ回路。
【請求項４】
前記パルス幅整形回路は、
前記分周信号の立ち上がりまたは立ち下がりエッジを起点として所定のパルス幅の第１パルスを生成する第１パルス生成部と、
前記中間点信号の立ち上がりまたは立ち下がりエッジを起点として所定のパルス幅の第２パルスを生成する第２パルス生成部と、
前記第２パルスのうち、前記第１パルスとタイミング的に重ならない第３パルスを生成する第３パルス生成部と、
前記第１パルスにてセット状態になり、前記第３パルスにてリセット状態になり、前記パルス幅整形信号を生成するフリップフロップと、を有することを特徴とする請求項１乃至３のいずれかに記載のＰＬＬ回路。
【請求項５】
前記信号生成回路、前記電圧制御型発振器、前記パルス幅整形回路、前記位相検波器、前記検波フィルタおよび前記周波数調整回路を内蔵する半導体集積回路を備え、
前記分周信号は、前記半導体集積回路の外部から供給されることを特徴とする請求項１乃至４のいずれかに記載のＰＬＬ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基準信号との位相比較を行って得た位相比較信号に基づいて発振信号の周波数を制御するＰＬＬ（Phase Locked Loop）回路に関する。
【背景技術】
【０００２】
従来のＰＬＬ回路は、パルス幅が一定のパルスを周期的に含む基準信号中に検波期間を設定し、検波期間でのみ、発振信号を分周した分周信号と基準信号との位相比較を行い、その位相比較結果に基づいて検波フィルタの充放電時間を制御して、発振信号の周波数を可変制御している（特許文献１〜３参照）。
【０００３】
より具体的には、検波期間の中間点に対して位相比較信号の立ち上がりエッジが左側に位置するか、あるいは右側に位置するかによって、検波フィルタの充放電時間を制御している。
【０００４】
しかしながら、位相比較信号のパルス幅が極端に長かったり、あるいは短かったりすると、検波フィルタへの充電と放電のいずれかの動作が優勢になり、検波フィルタへの充放電がアンバランスになる。これにより、検波フィルタの出力電圧が上限値または下限値に張り付いてしまい、位相比較信号に応じた発振信号の周波数制御が正常に行えなくなるおそれがある。
【０００５】
この種の問題を解消するために、位相比較信号のパルス幅が極端に長い場合や短い場合に、パルス幅の整形を行うことも考えられるが、整形後のパルス幅が適性な値になる保証がなく、位相比較信号のパルス幅によっては、適切にパルス幅の整形処理を行えない場合もある。
【特許文献１】特開２００５−１５９６１３号
【特許文献２】特開平４−２９７１２８号
【特許文献３】特開平４−２８４０２４号
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、基準信号と分周信号の位相差によらず、両信号の位相差を精度よく検出して、その位相差に基づいて発振周波数を制御可能なＰＬＬ回路を提供するものである。
【課題を解決するための手段】
【０００７】
本発明の一態様によれば、一定のパルス幅のパルスを周期的に含む基準信号と、前記パルスの中間点で論理が変化する前記基準信号と同じ周波数の中間点信号とを生成する信号生成回路と、周波数を可変可能な発振信号を生成する電圧制御型発振器と、前記発振信号を分周した分周信号の論理切替タイミングと前記中間点信号の論理切替タイミングとに基づいて、前記分周信号のパルス幅を整形したパルス幅整形信号を生成するパルス幅整形回路と、前記パルス幅整形信号と前記基準信号との位相比較を行って位相比較信号を生成する位相検波器と、を備え、前記電圧制御型発振器は、前記位相比較信号に基づいて周波数を可変制御することを特徴とするＰＬＬ回路が提供される。
【発明の効果】
【０００８】
本発明によれば、基準信号と分周信号の位相差によらず、両信号の位相差を精度よく検出して、その位相差に基づいて発振周波数を制御することができる。
【発明を実施するための最良の形態】
【０００９】
以下、図面を参照しながら、本発明の一実施形態について説明する。
【００１０】
図１は本発明の一実施形態によるＰＬＬ回路の概略構成を示すブロック図である。図１のＰＬＬ回路は、例えば液晶パネルで使用される各種同期信号を生成するために用いられる。
【００１１】
図１のＰＬＬ回路は、信号生成回路１と、位相検波器２と、検波フィルタ３と、周波数調整回路４と、電圧制御型発振器（ＶＣＯ）５と、分周器＆パルス生成回路６と、パルス幅整形回路７とを備えている。分周器＆パルス生成回路６以外の各部は、例えば同一の半導体チップに内蔵され、分周器＆パルス生成回路６は半導体チップの外側に配置される。このように、分周器＆パルス生成回路６を半導体チップの外側に設けるのは、分周器＆パルス生成回路６の分周比を任意に変更することで、分周信号の周波数を任意に切替可能となり、用途が広がるためである。例えば、図１のＰＬＬ回路にて生成したクロック信号を液晶パネルに供給する場合、液晶パネルの種類によって必要とするクロック周波数が異なるが、分周器＆パルス生成回路６を外付けすれば、分周器＆パルス生成回路６だけを取り替えることで、種々の液晶パネルに共通に利用可能なＰＬＬ回路を提供できる。
【００１２】
図１において、信号生成回路１は、一定のパルス幅のパルスを周期的に含む基準信号と、基準信号のパルスの中間点で論理が変化する中間点信号とを生成する。中間点信号は、基準信号と同じ周波数である。
【００１３】
位相検波器２は、基準信号とパルス幅整形回路７で生成されたパルス幅整形信号との位相比較を行って位相比較信号を生成する。検波フィルタ３は、位相比較信号に含まれる高周波成分を除去してＰＬＬ検波電圧を生成する。周波数調整回路４は、ＰＬＬ検波電圧に基づいて、電圧制御型発振器５で生成された発振信号の周波数を制御するための周波数制御信号を生成する。
【００１４】
分周器＆パルス生成回路６は、電圧制御型発振器５で生成された発振信号を所定の分周比で分周した分周信号を生成し、生成した分周信号を用いて必要に応じて種々のパルス信号を生成する。例えば、分周器＆パルス生成回路６は液晶パネルで使用する垂直同期信号や水平同期信号等を生成する。
【００１５】
パルス幅整形回路７は、分周器＆パルス生成回路６で生成された分周信号の論理切替タイミングと中間点信号との論理切替タイミングとに基づいて、分周信号のパルス幅を整形したパルス幅整形信号を生成する。
【００１６】
図２および図３は図１のＰＬＬ回路の信号波形の一例を示す図であり、図２は基準信号と位相比較信号とが同期している場合の信号波形図、図３は基準信号と位相比較信号とが非同期の場合の信号波形図である。
【００１７】
これらの信号波形図に示すように、基準信号に含まれるパルス出力期間が検波期間である。中間点信号は、基準信号の１周期内の中間点近傍で立ち下がる信号であり、基準信号と同一周波数の信号である。
【００１８】
図２において、分周信号ｗ１はそのパルス幅が中間点信号のパルスよりも短い例、分周信号ｗ２はそのパルス幅が中間信号のパルスよりも長い例、分周信号ｗ３はそのパルス幅が極端に短い例をそれぞれ示している。分周信号ｗ１〜ｗ３のいずれにおいても、パルス幅整形信号は、分周信号ｗ１〜ｗ３の立ち上がりエッジで立ち上がって、中間点信号の立ち下がりエッジで立ち下がる。
【００１９】
図２の場合、分周信号のパルス幅が変化しても、パルス幅整形信号のパルス幅は中間点信号のパルスと略等しくなる。すなわち、パルス幅整形信号は常に、分周信号の立ち上がりエッジで立ち上がって、中間点信号の立ち下がりエッジで立ち下がり、デューティ比は略５０％になる。このため、分周信号のパルス幅に依存せずに、分周信号と基準信号との位相差を精度よく検出できる。
【００２０】
一方、図３の場合は、基準信号と分周信号とが非同期であるが、パルス幅整形信号は、図２と同様に分周信号の立ち上がりエッジで立ち上がって、中間点信号の立ち下がりエッジで立ち下がる。したがって、図３に示すように、パルス幅整形信号のパルス幅は、基準信号の各周期ごとにランダムに変化する。より具体的には、分周信号の立ち上がりエッジが基準信号の周期の前半に出現する場合は、パルス幅整形信号のパルス幅は５０％以下になり、検波フィルタ３においては放電動作が優勢になる。
【００２１】
一方、分周信号の立ち上がりエッジが基準信号の周期の後半に出現する場合は、パルス幅整形信号のパルス幅は５０％以上になり、検波フィルタ３においては充電動作が優勢になる。
【００２２】
基準信号の複数周期で考えると、分周信号の立ち上がりエッジは１周期内の全域にわたって均一に出現するため、パルス幅整形信号の立ち上がりエッジも基準信号の１周期内の前半と後半で同じ確率で出現する。また、パルス幅整形信号の立ち下がりエッジは常に基準信号の１周期内の中間点近傍に出現する。このため、ある周期ではパルス幅整形信号のパルス幅が極端に短くなることがあっても、複数周期では、パルス幅整形信号のデューティ比は約５０％になり、分周信号と基準信号との位相差を精度よく検出できる。
【００２３】
図４は図１のＰＬＬ回路の詳細な回路構成の一例を示す回路図である。図４において、パルス幅整形回路７は、第１パルス生成部２１と、第２パルス生成部２２と、第３パルス生成部２３と、ＲＳフリップフロップ（以下、ＲＳＦ／Ｆ）２４とを有する。
【００２４】
第１パルス生成部２１は、分周信号の立ち上がりエッジを起点として所定のパルス幅の第１パルスを生成する。第１パルス生成部２１は、縦続接続された２つのＤフリップフロップ（以下、ＤＦ／Ｆ）２５，２６と、後段のＤＦ／Ｆ２６のＮＱ端子から出力される信号と分周信号との間で論理演算を行って第１パルスを生成するＮＡＮＤゲート２７およびインバータ２８とを有する。初段のＤＦ／Ｆ２５のＤ入力端子には分周信号が入力され、後段のＤＦ／Ｆ２６のＤ入力端子には初段のＤＦ／Ｆ２５のＱ出力端子が接続される。これらＤＦ／Ｆ２５，２６のクロック端子には共通のクロック信号が入力される。
【００２５】
第２パルス生成部２２は、中間点信号の立ち下がりエッジを起点として所定のパルス幅の第２パルスを生成する。第２パルス生成部２２は、縦続接続された２つのＤＦ／Ｆ３１，３２と、後段のＤＦ／Ｆ３２のＮＱ端子から出力される信号と中間点信号との間で論理演算を行って第２パルスを生成するＮＡＮＤゲート３３を有する。初段のＤＦ／Ｆ３１のＤ入力端子には信号生成回路１で生成された中間点信号をインバータ３４で反転した信号が入力され、後段のＤＦ／Ｆ３２のＤ入力端子には初段のＤＦ／Ｆ３１のＱ出力端子が接続される。これらＤＦ／Ｆ３１，３２のクロック端子には共通のクロック信号が入力される。
【００２６】
図４の回路では、第１および第２パルスは、ＤＦ／Ｆのクロック信号の２周期分のパルス幅を持っているが、ＤＦ／Ｆの縦続段数を変えることで第１および第２パルスのパルス幅を変更可能である。
【００２７】
第３パルス生成部２３は、第１パルスと第２パルスの論理演算を行って、第２パルスのうち第１パルスとタイミング的に重ならない第３パルスを生成する。第３パルス生成部２３は、例えばＮＡＮＤゲートを有する。
【００２８】
ＲＳＦ／Ｆ２４は、第１パルスにてセット状態になり、第３パルスにてリセット状態になる。これにより、パルス幅整形信号を生成する。
【００２９】
図４において、位相検波器２は、トランジスタＱ１〜Ｑ１０と、電流源１０と、電圧源１１とを有する。検波フィルタ３は、トランジスタＱ１１，Ｑ１２と、電圧源１２と、抵抗Ｒ１，Ｒ２と、コンデンサＣ１とを有する。周波数調整回路４は、トランジスタＱ１３〜Ｑ４３と、電流源１３，１４と、抵抗Ｒ３，Ｒ４とを有する。
【００３０】
図４の位相検波器２において、パルス幅整形回路７から出力されたパルス幅整形信号はトランジスタＱ７のベースに入力され、信号生成回路１から出力された基準信号はトランジスタＱ１のベースに入力される。トランジスタＱ１，Ｑ２は差動増幅器を構成し、トランジスタＱ７，Ｑ８も差動増幅器を構成している。したがって、トランジスタＱ８のコレクタからは、パルス幅整形信号と基準信号との位相差に応じた信号が出力され、この信号によりコンデンサＣ１への充放電が行われる。
【００３１】
トランジスタＱ１１，Ｑ１２のベースには電圧源１２により基準電圧が供給される。これにより、トランジスタＱ１１，Ｑ１２の接続ノードからＰＬＬ検波電圧が出力されて周波数調整回路４に供給される。
【００３２】
周波数調整回路４内のトランジスタＱ１９のベースにはＰＬＬ検波電圧が供給され、トランジスタＱ１９とともに差動増幅器を構成するトランジスタＱ２０のベースには基準電圧が供給される。可変電流源１３出力である発振器基準電流からトランジスタＱ１３〜Ｑ１６にて生成された電流がトランジスタＱ２１に流れる。トランジスタＱ１９とＱ２０のベースに供給される電圧変化によりトランジスタＱ２２、Ｑ２３のベース電圧が変化し、トランジスタＱ２１に流れる電流を分流する。
【００３３】
これにより、周波数調整回路４は、パルス幅整形回路７と基準信号との位相差に応じた電流信号電圧制御型発振器５に供給する。
【００３４】
図５は図４のＰＬＬ回路の信号波形の一例を示す図である。図５では、上から順に、基準信号、分周信号、中間点信号、パルス幅整形信号、ＰＬＬ検波電圧の各信号波形を示している。
【００３５】
図５において、基準信号のパルス出力期間が検波期間である。信号生成回路１から出力される中間点信号の立ち上がりエッジは、基準信号の周期の中間点近傍に位置する。パルス幅整形信号は、分周信号の立ち上がりエッジで立ち上がり、中間点信号の立ち下がりで立ち下がる信号である。
【００３６】
ＰＬＬ検波電圧は、検波期間内において、パルス幅整形信号がハイの期間は電圧が上昇し、ロウの期間は電圧が減少する。
【００３７】
これにより、図４のＰＬＬ回路では、基準信号と分周信号の位相差を精度よく検出して、検出して位相差に応じたＰＬＬ検波電圧を生成して発振信号の発振周波数を制御するため、図５に示すように、ＰＬＬ検波電圧が収束するまでの時間、すなわち発振周波数が安定するまでの時間を短縮化できる。
【００３８】
一方、図６は、パルス幅整形回路７を設けずに、基準信号と分周信号との位相差を直接比較してＰＬＬ検波を行う場合の信号波形の一例を示す図である。図６の場合、図５と比べてＰＬＬ検波電圧が大きく変化し、ＰＬＬ検波電圧が収束するまでにかなりの時間がかかる。
【００３９】
このように、本実施形態では、基準信号の各周期の中間点近傍で論理が変化する中間点信号を設け、分周信号の論理変化タイミングと中間点信号の論理変化タイミングでそれぞれ論理が変化するようなパルス幅整形信号を生成して、このパルス幅整形信号に基づいてＰＬＬ検波電圧を生成するため、基準信号と分周信号が非同期であっても、基準信号と分周信号との位相差に応じたＰＬＬ検波電圧を精度よく生成できる。これにより、ＰＬＬ検波電圧の収束時間が短くなり、ＰＬＬ回路の発振動作も安定化する。
【００４０】
上述した実施形態では、液晶パネルで使用される各種同期信号を生成するために図１のＰＬＬ回路を用いる例を説明したが、図１のＰＬＬ回路の用途については特に制限はなく、クロック信号を必要とする各種回路に適用可能である。
【００４１】
図２と図３では、パルス幅整形信号の論理を分周信号の立ち上がりエッジと中間点信号の立ち下がりエッジで切り替えているが、パルス幅整形回路に入力される分周信号と中間点信号の論理が逆になる場合は、それに応じてパルス幅整形信号の内部の回路を変更する必要がある。このように、パルス幅整形回路の内部構成は、図４に示した回路構成に限定されず、種々の変形例が考えられる。
【図面の簡単な説明】
【００４２】
【図１】本発明の一実施形態によるＰＬＬ回路の概略構成を示すブロック図。
【図２】基準信号と位相比較信号とが同期している場合の信号波形図。
【図３】基準信号と位相比較信号とが非同期の場合の信号波形図。
【図４】図１のＰＬＬ回路の詳細な回路構成の一例を示す回路図。
【図５】図４のＰＬＬ回路の信号波形の一例を示す図。
【図６】基準信号と分周信号との位相差を直接比較してＰＬＬ検波を行う場合の信号波形の一例を示す図。
【符号の説明】
【００４３】
１  信号生成回路
２  位相検波器
３  検波フィルタ
４  周波数調整回路
５  電圧制御型発振器（ＶＣＯ）
６  分周器＆パルス生成回路
７  パルス幅整形回路
【図１】
2008141371.tif 000003
【図２】
2008141371.tif 000004
【図３】
2008141371.tif 000005
【図４】
2008141371.tif 000006
【図５】
2008141371.tif 000007
【図６】
2008141371.tif 000008