(57)【要約】【課題】書き込み特性と消去特性をともに向上させることを可能にする。【解決手段】半導体基板２と、半導体基板に離間して形成されたソース領域４ａおよびドレイン領域４ｂと、ソース領域とドレイン領域との間の半導体基板上に形成された第１絶縁膜８と、第１絶縁膜上に形成され伸張歪みを有する半導体導電材料層を含む浮遊電極１０と、浮遊電極上に形成された第２絶縁膜１２と、第２絶縁膜上に形成された制御電極１４と、を備え、浮遊電極の伸張歪みは、第２絶縁膜から第１絶縁膜に向かうに従って次第に小さくなっており、第２絶縁膜との界面において０．０１％以上の歪みを有し、第１絶縁膜との界面において歪みが０．０１％未満である。【選択図】図１
2008159769.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板に離間して形成されたソース領域およびドレイン領域と、
前記ソース領域と前記ドレイン領域との間の前記半導体基板上に形成された第１絶縁膜と、
前記第１絶縁膜上に形成され伸張歪みを有する半導体導電材料層を含む浮遊電極と、
前記浮遊電極上に形成された第２絶縁膜と、
前記第２絶縁膜上に形成された制御電極と
を備え、
前記浮遊電極の伸張歪みは、前記第２絶縁膜から前記第１絶縁膜に向かうに従って次第に小さくなっており、前記第２絶縁膜との界面において０．０１％以上の歪みを有し、前記第１絶縁膜との界面において歪みが０．０１％未満であることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記半導体導電材料層は伸張歪みを有するポリシリコン層であることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記ポリシリコン層中の最大の伸張歪み量は０．２％以上２％以下であることを特徴とする請求項２記載の不揮発性半導体記憶装置。
【請求項４】
前記浮遊電極は、前記第１絶縁膜上に形成され歪み量が０．０１％未満の単結晶シリコンゲルマニウム層と、前記単結晶シリコンゲルマニウム層上に形成された０．０１％以上の伸張歪みを有する単結晶シリコン層を備えていることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項５】
前記単結晶シリコンゲルマニウム層のゲルマニウムの含有量は５％以上５０％以下であることを特徴とする請求項４記載の不揮発性半導体記憶装置。
【請求項６】
前記単結晶シリコン層の伸張歪み量は０．２％以上２％以下であることを特徴とする請求項４または５記載の不揮発性半導体記憶装置。
【請求項７】
前記浮遊電極は前記第１絶縁膜上に形成されたポリシリコンカーボン層と、前記ポリシリコンカーボン層上に形成された伸張歪みを有するポリシリコン層とを備え、前記ポリシリコン層中の伸張歪み量は前記第２絶縁膜との界面では０．０１％以上、前記ポリシリコンカーボン層との界面では０．０１％未満であり、前記第２絶縁膜から前記ポリシリコンカーボン層に向かうに従って次第に小さくなることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項８】
前記ポリシリコンカーボン層のカーボン含有量は０．２％以上２％以下であることを特徴とする請求項７記載の不揮発性半導体記憶装置。
【請求項９】
前記ポリシリコン層中の前記第２絶縁膜との界面における伸張歪み量は０．２％以上２％以下であることを特徴とする請求項７または８記載の不揮発性半導体記憶装置。
【請求項１０】
前記制御電極は０．０１％以上の伸張歪みを有するポリシリコン膜であることを特徴とする請求項１乃至９のいずれかに記載の不揮発性半導体記憶装置。
【請求項１１】
前記制御電極の前記ポリシリコン膜中の伸張歪み量は０．２％以上２％以下であることを特徴とする請求項１０記載の不揮発性半導体記憶装置。
【請求項１２】
半導体基板上に第１絶縁膜を形成する工程と、
前記第１絶縁膜上に浮遊電極を形成する工程と、
前記浮遊電極の上部にゲルマニウムイオンを注入する工程と、
前記浮遊電極上に第２絶縁膜を形成する工程と、
前記第２絶縁膜上に制御電極を形成する工程と、
前記制御電極上に伸張歪みを有する窒化膜層を形成する工程と、
熱処理することにより前記浮遊電極の上部に伸張歪みを誘起する工程と、
前記窒化膜層を除去する工程と、
を備えたことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項１３】
半導体基板上に第１絶縁膜を形成する工程と、
前記第１絶縁膜をパターニングすることにより前記第１絶縁膜の一部を残置して前記半導体基板を露出させる工程と、
前記半導体基板の露出している領域上に単結晶シリコンゲルマニウムを選択的に成長させることにより残置した前記第１絶縁膜の上部を覆う単結晶シリコンゲルマニウム層を形成する工程と、
前記単結晶シリコンゲルマニウム層をパターニングし、前記第１絶縁膜層上に残置させる工程と、
前記単結晶シリコンゲルマニウム層上に単結晶シリコン層を成長させる工程と、
前記単結晶シリコン層上に第２絶縁膜を形成する工程と、
前記第２絶縁膜上に制御電極を形成する工程と、
を備えたことを特徴とする不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
電気的書き込み及び消去が可能で、かつ電源を切断しても情報を保持することが可能な不揮発性記憶装置は、携帯情報機器などで用いられる記憶媒体として、低電圧駆動化と大容量化を目指した開発が進んでいる。現在主流となっている不揮発性半導体記憶装置としては、ポリシリコンで形成される浮遊電極中に電荷を蓄積することにより情報を保持するフラッシュ型メモリがある。
【０００３】
このフラッシュ型メモリのメモリセルは、例えばｐ型シリコン基板と、このシリコン基板上に形成されたトンネル絶縁膜と、このトンネル絶縁膜上に形成されたポリシリコンからなる浮遊電極と、この浮遊電極上に形成された制御絶縁膜と、この制御絶縁膜上に形成されたポリシリコンからなる制御電極と、シリコン基板中のトンネル絶縁膜直下に位置するチャネル領域と、このチャネル領域が間に挟まれるようにシリコン基板中に対向して配置されたｎ＋型シリコンからなるソース領域及びｎ＋型シリコンからなるドレイン領域とを備えている。この構造は、シリコン基板中のソース領域、ドレイン領域及び、制御電極を３つの端子とするｎチャネル電界効果トランジスタにおいて、制御電極下のゲート絶縁膜を、制御絶縁膜、浮遊電極、およびトンネル絶縁膜の多層構造で置き換えたものとみなすことができる。浮遊電極は、トンネル絶縁膜及び制御絶縁膜によりシリコン基板及び制御電極と電気的に絶縁されているため、電荷を蓄積することが可能となっている。
【０００４】
このメモリの書き込みは、シリコン基板と制御電極間に正の電圧を印加し、電子をチャネル領域から浮遊電極に量子力学的トンネル現象によって注入することによって実現される。一方、このメモリの消去は、シリコン基板と制御電極間に負の電圧を印加し、電子を浮遊電極からチャネル領域に量子力学的トンネル現象によって放出することによって実現される。このメモリの読み出しにおいては、ソース領域とドレイン領域間と、ソース領域と制御電極間に電圧を印加したとき、浮遊電極に電子が注入されて（書き込まれて）負に帯電している状態と、電子が注入されていない（消去された後の）状態で、ソース領域からドレイン領域間に流れる電流値が異なること（換言すれば、トランジスタの閾値電圧が異なること）を検出することにより情報の“０”と“１”を判別する。
【０００５】
読み出し時の誤り率を低下させるためには、浮遊電極中の電子数が書き込み後と消去後で大きく異なること（換言すれば、書き込み後の電子数はできるだけ多く、消去後の電子数はできるだけ少ないこと）が望ましい。しかし、書き込みの際にチャネル領域から浮遊電極に注入された電子が制御絶縁膜をトンネル現象によって通過して制御電極に放出される現象により、書き込み後の浮遊電極中の電子数が制限されてしまうという問題があった。
【０００６】
この問題を解決するために、書き込み時に制御電極に印加する電圧（書き込み電圧）を大きくする手法、あるいは制御絶縁膜の膜厚を増加させる手法も考えられるが、前者の手法を用いたのではメモリ動作の消費電力が増大してしまうし、後者の手法を用いたのではメモリセルの微細化（メモリとしての大容量化）が困難となる。
【０００７】
書き込み後の浮遊電極中の電子数を増加させて書き込み特性を向上させる別の手法として、浮遊電極に伸張歪みを印加する手法が近年提案されている（例えば、特許文献１および非特許文献１参照）。ポリシリコンからなる浮遊電極に伸張歪みが加わると、ポリシリコンの伝導帯底エネルギーが低下する。シリコンの伝導帯底エネルギーの、伸張歪み量に対する依存性の計算結果（例えば、非特許文献２参照）によれば、伸張歪み量が０．２％のとき、シリコンの伝導帯底エネルギーは約０．０２５ｅＶ低下する。
【０００８】
ポリシリコンからなる浮遊電極の伝導帯底エネルギーが低下すると（すなわち仕事関数が増加すると）、制御絶縁膜と浮遊電極間の伝導帯底エネルギー差（トンネル障壁高さ）も増加するため、書き込み時に電子が浮遊電極から制御絶縁膜を通過して制御電極に放出されてしまう現象が抑制され、書き込み特性が改善される。そして、この手法では、消費電力が増大するとともにメモリセルの微細化が困難となることはない。
【０００９】
しかし、この手法を用いると消去特性は逆に悪化してしまう。なぜなら、伸張歪みによってポリシリコンの仕事関数が増加する結果として、浮遊電極とトンネル絶縁膜間の伝導帯底エネルギー差（トンネル障壁高さ）も増加するため、消去時に浮遊電極からトンネル絶縁膜を通過してチャネル領域に放出される電子数が減少してしまうからである。書き込み特性が向上して書き込み後の浮遊電極中の電子数が増加しても、消去特性が劣化して消去後の浮遊電極中の電子数も増加してしまうと、書き込み後と消去後でのトランジスタの閾値電圧差はあまり変化しないので、結局のところメモリ読み出し時の誤り率は改善されない。
【非特許文献１】R. Arghavani, V. Banthia, M. Balseanu, N. Ingle, N. Derhacobian, and S.E. Thompson, “Strain Engineering in Non-Volatile Memories,” Semiconductor International, vol. 4 (2006).
【特許文献１】特開２００５−７９５５９号公報
【非特許文献２】K. Uchida, T. Krishnamohan, K. C. Saraswat, and Y. Nishi, “Physical Mechanisms of Electron Mobility Enhancement in Uniaxial Stressed MOSFETs and Impact of Uniaxial Stress Engineering in Ballistic Regime,” Technical Digest of International Electron Devices Meeting, pp. 135-138 (2005).
【発明の開示】
【発明が解決しようとする課題】
【００１０】
上述のように従来のフラッシュ型メモリでは、消去特性を劣化させることなく、書き込み特性を向上させる手段が実現できていない。
【００１１】
本発明は、書き込み特性と消去特性をともに向上させることのできる不揮発性半導体記憶装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明の第１の態様による不揮発性半導体記憶装置は、半導体基板と、前記半導体基板に離間して形成されたソース領域およびドレイン領域と、前記ソース領域と前記ドレイン領域との間の前記半導体基板上に形成された第１絶縁膜と、前記第１絶縁膜上に形成され伸張歪みを有する半導体導電材料層を含む浮遊電極と、前記浮遊電極上に形成された第２絶縁膜と、前記第２絶縁膜上に形成された制御電極と、を備え、前記浮遊電極の伸張歪みは、前記第２絶縁膜から前記第１絶縁膜に向かうに従って次第に小さくなっており、前記第２絶縁膜との界面において０．０１％以上の歪みを有し、前記第１絶縁膜との界面において歪みが０．０１％未満であることを特徴とする。
【００１３】
また、本発明の第２の態様による不揮発性半導体記憶装置の製造方法は、半導体基板上に第１絶縁膜を形成する工程と、前記第１絶縁膜上に浮遊電極を形成する工程と、前記浮遊電極の上部にゲルマニウムイオンを注入する工程と、前記浮遊電極上に第２絶縁膜を形成する工程と、前記第２絶縁膜上に制御電極を形成する工程と、前記制御電極上に伸張歪みを有する窒化膜層を形成する工程と、熱処理することにより前記浮遊電極の上部に伸張歪みを誘起する工程と、前記窒化膜層を除去する工程と、を備えたことを特徴とする。
【００１４】
また、本発明の第３の態様による不揮発性半導体記憶装置の製造方法は、半導体基板上に第１絶縁膜を形成する工程と、前記第１絶縁膜をパターニングすることにより前記第１絶縁膜の一部を残置して前記半導体基板を露出させる工程と、前記半導体基板の露出している領域上に単結晶シリコンゲルマニウムを選択的に成長させることにより残置した前記第１絶縁膜の上部を覆う単結晶シリコンゲルマニウム層を形成する工程と、前記単結晶シリコンゲルマニウム層をパターニングし、前記第１絶縁膜層上に残置させる工程と、前記単結晶シリコンゲルマニウム層上に単結晶シリコン層を成長させる工程と、前記単結晶シリコン層上に第２絶縁膜を形成する工程と、前記第２絶縁膜上に制御電極を形成する工程と、を備えたことを特徴とする。
【発明の効果】
【００１５】
本発明によれば、書き込み特性と消去特性をともに向上させることができる。
【発明を実施するための最良の形態】
【００１６】
以下、図面を参照して本発明の実施形態について説明する。
【００１７】
（第１実施形態）
本発明の第１実施形態による不揮発性半導体記憶装置は、例えばＮＡＮＤ接続された複数のメモリ素子を備えている。このメモリ素子の断面を図１に示す。このメモリ素子１は、図１に示すように、ｐ＋型シリコン基板２と、このｐ＋型シリコン基板２に離間して形成されたｎ＋型のソース領域４ａおよびドレイン領域４ｂと、このソース領域４ａとドレイン領域４ｂとの間に形成されるチャネル領域６と、このチャネル領域６上に形成され、量子力学的に電子がトンネルすることが可能なトンネル絶縁膜８と、このトンネル絶縁膜８上に形成され、電子を蓄積可能な浮遊電極１０と、この浮遊電極１０上に形成された制御絶縁膜１２と、この制御絶縁膜１２上に形成された制御電極１４とを有している。
【００１８】
トンネル絶縁膜８と制御絶縁膜１２の材料としては、酸化シリコン、酸窒化シリコン、窒化シリコンや酸化ハフニウム等が挙げられる。制御電極１４の材料としては、ポリシリコン等が挙げられる。
【００１９】
本実施形態においては、浮遊電極１０の材料としてポリシリコンを用いる。このポリシリコンからなる浮遊電極１０は膜面方向に伸張歪みを有しており、その歪み量は、制御絶縁膜１２との界面では０．０１％以上であり、トンネル絶縁膜８との界面では無歪みとなっており、制御絶縁膜１２からトンネル絶縁膜８に向かうに従って次第に小さくなるように構成されている。なお、本明細書においては、「歪み量ε」とは、歪みの無い状態での結晶の格子間隔をａ０、歪みを加えた後の結晶の格子間隔をａとしたとき、ε＝（ａ−ａ０）／ａ０として定義され、通常ラマン分光測定によって評価を行う。また「無歪み」とは、伸張歪みが０．０１％未満であることを意味する。浮遊電極１０と制御絶縁膜１２との界面での歪み量（つまり浮遊電極１０中での最大の伸張歪み量）は０．２％以上２％以下であることが望ましい。歪み量が０．２％以上であれば、ポリシリコンからなる浮遊電極１０の伝導帯底エネルギーが無歪みポリシリコンに比べて約０．０２５ｅＶ（室温の熱エネルギーと同程度）低下し、後述するように有意な書き込み改善効果が得られると考えられる。また、欠陥などの生成により素子特性に悪影響を与えることなく、印加可能な歪み量の上限は２％程度だと考えられる。
【００２０】
図２に、本実施形態に係るメモリ素子における、基板に垂直な方向の断面の伝導帯底エネルギーを示す。ポリシリコンからなる浮遊電極１０には伸張歪みが加わっており、その量が制御絶縁膜１２からトンネル絶縁膜８に向かうに従って次第に小さくなっていくため、ポリシリコンからなる浮遊電極１０の仕事関数は制御絶縁膜１２からトンネル絶縁膜８に向かうに従って次第に低くなっていく。
【００２１】
なお、本実施形態の比較例１として、図３に示すように、本実施形態に係るメモリ素子において伸張歪みを有するポリシリコンからなる浮遊電極１０を無歪みポリシリコンからなる浮遊電極５０に置き換えたメモリ素子を作製した。この比較例１のメモリ素子における、基板に垂直な方向の断面の伝導帯底エネルギーを図４に示す。なお、図４において、浮遊電極を構成するポリシリコン中の歪みが一定である場合の伝導帯底エネルギーを破線で示している。
【００２２】
伸張歪みを有するポリシリコンは無歪みポリシリコンよりも仕事関数が高いため（図４）、図２および図４からわかるように、制御絶縁膜１２側では、本実施形態の方が、比較例１に比べて制御絶縁膜と浮遊電極との間のトンネル障壁が高くなる。この結果、本実施形態においては、書き込み時に電子が浮遊電極１０から制御絶縁膜１２を通過して制御電極１４に放出されてしまう現象が抑制され、比較例１に比べて書き込み特性が改善される。すなわち書き込み後の閾値電圧が高くなる。
【００２３】
一方、本実施形態においては、浮遊電極１０はトンネル絶縁膜８との界面では歪み量が無視できるほどに小さい（歪み量０．０１％未満の）ポリシリコンとなっている。このため、本実施形態の消去特性は比較例１の場合と同じになる。
【００２４】
したがって、本実施形態に係るメモリ素子は、消去後の閾値電圧は比較例１と変わらないが、書き込み後の閾値電圧が高くなる。このため、本実施形態においては、書き込み後と消去後の閾値電圧差が増加し、メモリ読み出し時の誤り率が比較例１に比べて改善することができる。
【００２５】
また、本実施形態に係るメモリ素子の浮遊電極を歪みが一定のポリシリコンからなる浮遊電極に置き換えたメモリ素子を比較例２とする。この比較例２に比べて本実施形態に係るメモリ素子は、書き込み後の閾値電圧は変わらないが、消去後の閾値電圧が低くなる。このため、本実施形態においては、書き込み後と消去後の閾値電圧差が増加し、メモリ読み出し時の誤り率が比較例２に比べて改善することができる。
【００２６】
以上説明したように、本実施形態によれば、書き込み特性と消去特性を共に向上させることができる。この結果としてメモリの読み出し誤り率は低下する。また、書き込み電圧を大きくすることおよび制御絶縁膜の膜厚を増加させることが必要ないため、動作電圧（消費電力）の低減すること及びメモリセルの微細化が可能となる。
【００２７】
次に、本実施形態に係るメモリ素子１の製造方法について図５乃至図９を参照して説明する。
【００２８】
まず、図５に示すように、ｐ＋型シリコン基板２上にトンネル絶縁膜８、ポリシリコン膜９を順次形成する。続いて、図６に示すように、ポリシリコン膜９の上部中にゲルマニウムイオンを注入する。ゲルマニウムイオンの注入により、ポリシリコン膜９の上部が非結晶化する。例えば、ポリシリコン膜９の厚みが６０ｎｍの場合、加速電圧１０ｋｅＶ、ドーズ量５×１０１４ｃｍ−２の条件でゲルマニウムイオンを注入したときのゲルマニウムイオンのポリシリコン膜９の深さ方向の濃度プロファイルの計算結果を図７に示す。この図７の計算結果からわかるように、ゲルマニウムイオンをポリシリコン膜９の上部のみに注入することが可能である。
【００２９】
続いて、図８に示すように、ポリシリコン膜９上に、制御絶縁膜１２、制御電極１４を堆積し、制御電極１４、制御絶縁膜１２、ポリシリコン膜９、トンネル絶縁膜層８からなる多層膜をゲート形状にパターニングする。その後、制御電極１４をマスクとしてｎ＋型のソース領域４ａおよびドレイン領域４ｂを形成する。
【００３０】
続いて、図９に示すように、制御電極１４上に伸張歪みを有している窒化膜４０を堆積する。この後、熱処理を施すことにより、ポリシリコン膜９の非結晶化している上部は結晶化し、窒化膜４０中の伸張歪みがポリシリコン膜９の上部に転写され、歪みを有する浮遊電極１０となる。この熱処理でｎ＋型のソース領域４ａおよびドレイン領域４ｂの活性化も同時に行う。
【００３１】
続いて、窒化膜４０を除去する。窒化膜４０の除去後も、浮遊電極１０の上部の伸張歪みは維持される。これらの製造工程により、浮遊電極１０の上部は伸張歪みが大きく、下部は伸張歪みがほとんどない構造が形成される。なお、論理処理用のＭＯＳトランジスタにおいて、制御電極上に伸張歪みを有する窒化膜を堆積し、制御電極に伸張歪みを誘起する技術は知られている（例えば、S. Pidin et al., Symposium on VLSI Technology, Digest of Technical Papers, pp.54-55 (2004)参照）。
【００３２】
（第２実施形態）
次に、本発明の第２実施形態による不揮発性半導体記憶装置を図１０および図１１を参照して説明する。本実施形態の不揮発性半導体記憶装置は、例えばＮＡＮＤ接続された複数のメモリ素子を備えている。このメモリ素子１Ａの断面を図１０に示す。このメモリ素子１Ａは、図１に示す第１実施形態に係るメモリ素子１の浮遊電極１０を、トンネル絶縁膜２上に形成された歪み量０．０１％未満の単結晶シリコンゲルマニウム層１７と、この単結晶シリコンゲルマニウム層１７上に形成された０．０１％以上の伸張歪みを有する単結晶シリコン層１８からなる積層構造の浮遊電極１６に置き換えた構成となっている。
【００３３】
本実施形態においては、単結晶シリコンゲルマニウム層１７中のゲルマニウム含有量は５％以上５０％以下、単結晶シリコン層１８中の伸張歪み量は０．２％以上２％以下であることが望ましい。なお、単結晶シリコンゲルマニウム中のゲルマニウム含有量と単結晶シリコン中の伸張歪み量の関係については、M. V. Fischetti et al., J. Appl. Phys., vol. 80, no. 4, pp. 2234-2252 (1996)参照。
【００３４】
図１１に、本実施形態に係るメモリ素子における、基板に垂直な方向の断面の伝導帯底エネルギーを示す。図１１からわかるように、浮遊電極１６の上部の単結晶シリコン層１８には伸張歪みが加わっているため、その仕事関数は無歪みのシリコン（あるいはポリシリコン）に比べて高く、また浮遊電極１６の下部は単結晶シリコンゲルマニウム層１７であり、その仕事関数は無歪みのシリコン（あるいはポリシリコン）とほぼ同程度である。
【００３５】
このため、第１実施形態に係るメモリ素子と同様に、書き込み特性と消去特性を共に向上させることができる。この結果としてメモリの読み出し誤り率は低下する。また、書き込み電圧を大きくすることおよび制御絶縁膜の膜厚を増加させることが必要ないため、動作電圧（消費電力）の低減、及びメモリセルの微細化が可能となる。
【００３６】
次に、本実施形態に係るメモリ素子の製造方法について図１２乃至図１５を参照して説明する。
【００３７】
まず、図１２に示すように、ｐ＋型シリコン基板２上にトンネル絶縁膜８を形成し、その後このトンネル絶縁膜８をパターニングしてシリコン基板２の一部を露出させる。続いて、図１３に示すように、シリコン基板２の露出部上に単結晶シリコンゲルマニウム層１７を選択的にエピタキシャル成長させる。すると、トンネル絶縁膜８上にも単結晶シリコンゲルマニウム層１７が形成される。
【００３８】
次に、図１４に示すように、成長させた単結晶シリコンゲルマニウム層１７をエッチングする。このエッチングにより、このシリコンゲルマニウム層１７の歪みは緩和して無歪みとなる。続いて、図１５に示すように、単結晶シリコンゲルマニウム層１７上に、単結晶シリコン層１８をエピタキシャル成長させる。無歪みの単結晶シリコンゲルマニウム層１７上に成長させた単結晶シリコン層１８は伸張歪みを有する。
【００３９】
続いて、単結晶シリコン層１８上に制御絶縁膜１２、制御電極１４を堆積し、その後、制御電極１４、制御絶縁膜１２、単結晶シリコン層１８、単結晶シリコンゲルマニウム層１７、およびトンネル絶縁膜８からなる多層膜をゲート形状にパターニングする。続いて、制御電極１４をマスクとしてｎ＋型のソース領域４ａおよびドレイン領域４ｂを形成する。これらの製造工程により、図１０に示す構造のメモリ素子が形成される。
【００４０】
（第３実施形態）
次に、本発明の第３実施形態による不揮発性半導体記憶装置を図１６および図１７を参照して説明する。本実施形態の不揮発性半導体記憶装置は、例えばＮＡＮＤ接続された複数のメモリ素子を備えている。このメモリ素子１Ｂの断面を図１６に示す。このメモリ素子１Ｂは、図１に示す第１実施形態に係るメモリ素子１の浮遊電極１０を、トンネル絶縁膜８上に形成されたポリシリコンカーボン層２１と、このポリシリコンカーボン層２１上に形成されたポリシリコン層２２からなる積層構造の浮遊電極２０に置き換えた構成となっている。
【００４１】
ポリシリコン層２２は伸張歪みを有しており、その歪み量は、制御絶縁膜１２との界面では０．０１％以上、ポリシリコンカーボン層２１との界面では０．０１％未満であり、制御絶縁膜１２からポリシリコンカーボン層２１に向かうに従って次第に小さくなる。制御絶縁膜１２との界面での歪み量（つまりポリシリコン層２２中での最大の伸張歪み量）は０．２％以上２％以下であることが望ましい。また、ポリシリコンカーボン層２１中のカーボン含有量は０．２％以上２％以下であることが望ましい。
【００４２】
図１７に、本実施形態に係るメモリ素子における、基板に垂直な方向の断面の伝導帯底エネルギーを示す。図１７からわかるように、浮遊電極２０の上部（制御絶縁膜１２側）のポリシリコン層２２には伸張歪みが加わっており、その仕事関数は無歪みポリシリコンよりも高い。このため、第１実施形態に係るメモリ素子と同様に、書き込み特性を向上させることができる。
【００４３】
さらに、浮遊電極２０の下部（トンネル絶縁膜８側）はポリシリコンカーボン層２１であるため、その仕事関数は無歪みのポリシリコンに比べて低い。このため、トンネル絶縁膜８側ではトンネル絶縁膜８と浮遊電極２０との間のトンネル障壁が、無歪みポリシリコンからなる浮遊電極の場合に比べて低い。この結果、消去時に電子が浮遊電極２０からトンネル絶縁膜８を通過してチャネル領域へ放出される現象が促進され、無歪みポリシリコンからなる浮遊電極の場合に比べて消去特性が向上する。つまり、書き込み特性と消去特性が共に向上するため、メモリの読み出し誤り率は大幅に低下する。また、書き込み電圧を大きくすることおよび制御絶縁膜の膜厚を増加させることが必要ないため、動作電圧（消費電力）の低減およびメモリセルの微細化が可能となる。
【００４４】
本実施形態に係るメモリ素子の製造方法は、第１実施形態に係るメモリ素子の製造方法において、トンネル絶縁膜８上に単層のポリシリコンからなる浮遊電極ではなく、ポリシリコンカーボン層２１とその上のポリシリコン層２２の２層からなる浮遊電極を形成する点のみが異なる。
【００４５】
（第４実施形態）
次に、本発明の第４実施形態による不揮発性半導体記憶装置を、図１８を参照して説明する。本実施形態の不揮発性半導体記憶装置は、第１実施形態において、制御電極１４を０．０１％以上の伸張歪みを有するポリシリコンからなっている制御電極に置き換えた構成となっている。
【００４６】
図１８に、本実施形態に係るメモリ素子における、基板に垂直な方向の断面の伝導帯底エネルギーを示す。図１８からわかるように、制御電極のポリシリコン層に伸張歪みが加わっており、その仕事関数は無歪みポリシリコンよりも高い。このため、制御電極と制御絶縁膜との間のトンネル障壁が、第１実施形態にかかるメモリ素子の場合に比べて高くなる。
【００４７】
この結果、本実施形態においては、消去時に電子が制御電極から制御絶縁膜を通過して浮遊電極に注入されてしまう現象が抑制され、第１実施形態に係るメモリ素子の場合に比べて、消去特性が改善される。すなわち消去後の閾値電圧が低くなる。このため、第１実施形態に係るメモリ素子と比べて、さらにメモリ特性の改善が期待できる。
【００４８】
なお、本実施形態に係るメモリ素子の製造方法は、第１実施形態に係るメモリ素子の製造方法において、ポリシリコンからなる制御電極を堆積した後に、制御電極中にゲルマニウムイオンを注入し、ポリシリコンからなる制御電極を非結晶化させる点のみが異なる。
【００４９】
また、第４実施形態においては、第１実施形態における不揮発性半導体記憶装置の制御電極１４を０．０１％以上の伸張歪みを有するポリシリコンからなっている制御電極に置き換えた構成となっていたが、第２乃至第３実施形態のいずれかの不揮発性半導体記憶装置において、制御電極を０．０１％以上の伸張歪みを有するポリシリコンからなっている制御電極に置き換えた構成としてもよい。
【図面の簡単な説明】
【００５０】
【図１】第１実施形態に係るメモリ素子の断面図。
【図２】第１実施形態に係るメモリ素子の基板に垂直な方向の断面の伝導帯底エネルギーを示す図。
【図３】比較例１に係るメモリ素子の断面図。
【図４】比較例に係るメモリ素子の基板に垂直な方向の断面の伝導帯底エネルギーを示す図。
【図５】第１実施形態に係るメモリ素子の製造方法を示す断面図。
【図６】第１実施形態に係るメモリ素子の製造方法を示す断面図。
【図７】第１実施形態に係るメモリ素子における、浮遊電極中のゲルマニウムイオンの分布の計算結果を示す図。
【図８】第１実施形態に係るメモリ素子の製造方法を示す断面図。
【図９】第１実施形態に係るメモリ素子の製造方法を示す断面図。
【図１０】第２実施形態に係るメモリ素子の断面図。
【図１１】第２実施形態に係るメモリ素子の基板に垂直な方向の断面の伝導帯底エネルギーを示す図。
【図１２】第２実施形態に係るメモリ素子の製造方法を示す断面図。
【図１３】第２実施形態に係るメモリ素子の製造方法を示す断面図。
【図１４】第２実施形態に係るメモリ素子の製造方法を示す断面図。
【図１５】第２実施形態に係るメモリ素子の製造方法を示す断面図。
【図１６】第３実施形態に係るメモリ素子の断面図。
【図１７】第３実施形態に係るメモリ素子の基板に垂直な方向の断面の伝導帯底エネルギーを示す図。
【図１８】第４実施形態に係るメモリ素子の基板に垂直な方向の断面の伝導帯底エネルギーを示す図。
【符号の説明】
【００５１】
１  メモリ素子
１Ａ  メモリ素子
１Ｂ  メモリ素子
２  シリコン基板
４ａ  ソース領域
４ｂ  ドレイン領域
６  チャネル領域
８  トンネル絶縁膜
１０  浮遊電極
１２  制御絶縁膜
１４  制御電極
１６  浮遊電極
１７  単結晶シリコンゲルマニウム層
１８  単結晶シリコン層
２０  浮遊電極
２１  ポリシリコンカーボン層
２２  ポリシリコン層
４０  窒化膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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