(57)【要約】【課題】階層化されたメモリセルアレイを構成し、メモリセルを高密度に配置可能でビット線抵抗の増大に起因する動作速度の低下を防止可能な半導体記憶装置を提供する。【解決手段】本発明の半導体記憶装置は、ワード線ＷＬと、これに交差するグローバルビット線ＧＢＬと、グローバルビット線ＧＢＬに沿ってＮ本に区分されたローカルビット線ＬＢＬと、ワード線ＷＬとローカルビット線ＬＢＬの交点に形成され下方に配置されたローカルビット線ＬＢＬと接続される縦型のＮＭＯＳトランジスタＮ０を有する複数のメモリセルＭＣを含むＮ個のメモリセルアレイと、メモリセルＭＣからローカルビット線ＬＢＬに読み出された信号を増幅するローカルセンスアンプ１２と、ローカルセンスアンプ１２からグローバルビット線ＧＢＬを経由して伝送される信号を入出力線に接続するグローバルセンスアンプ１１を備えて構成される。【選択図】図４
2008294310.tif 000002
【特許請求の範囲】
【請求項１】
複数のワード線と、
前記複数のワード線と交差する複数のグローバルビット線と、
各々の前記グローバルビット線に沿ってＮ本に区分され、前記複数のグローバルビット線と等しいピッチで配列された複数のローカルビット線と、
前記複数のワード線と前記複数のローカルビット線の交点に形成され、下方に配置された前記ローカルビット線と接続される縦型のトランジスタ構造を有する複数のメモリセルを含み、前記ローカルビット線の区分に対応して配置されたＮ個のメモリセルアレイと、
選択された前記メモリセルから各々の前記ローカルビット線に読み出された信号を増幅し、前記グローバルビット線に出力する複数のローカルセンスアンプと、
選択された前記メモリセルに対応する前記ローカルセンスアンプから各々の前記グローバルビット線を経由して伝送される信号を入出力線に接続する複数のグローバルセンスアンプと、
を備えることを特徴とする半導体記憶装置。
【請求項２】
各々の前記メモリセルは、１つのＭＯＳトランジスタ及び１つのキャパシタからなり、
前記ＭＯＳトランジスタは、一方のソース／ドレイン電極が前記キャパシタの蓄積電極に接続され、他方のソース／ドレイン電極が下方の埋め込み構造の前記ローカルビット線に直結され、前記２つのソース／ドレイン電極の間のチャネル領域の周囲に前記ワード線に接続されるゲート電極がゲート酸化膜を挟んで形成され、
前記キャパシタは、対向電極が上方の配線層に接続され、前記対向電極と前記蓄積電極が誘電体膜を挟んで対向配置されるように形成されることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記複数のローカルセンスアンプは、ワード線方向のピッチが前記ローカルビット線のピッチの２倍になるように配置されたシングルエンド構成のセンスアンプであることを特徴とする請求項１に記載の半導体記憶装置。
【請求項４】
前記ローカルセンスアンプは、前記ローカルビット線に読み出された信号を増幅して前記グローバルビット線に出力する増幅用ＭＯＳトランジスタと、前記ローカルビット線をプリチャージするプリチャージ用ＭＯＳトランジスタとを含むことを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】
前記複数のローカルセンスアンプは、各々の前記メモリセルアレイの両側に配置され、前記複数のローカルビット線は、前記メモリセルアレイの一方の側の前記ローカルセンスアンプと他方の側の前記ローカルセンスアンプとに交互に接続されることを特徴とする請求項４に記載の半導体記憶装置。
【請求項６】
隣接する２つの前記メモリセルアレイが前記ローカルセンスアンプを共有することを特徴とする請求項５に記載の半導体記憶装置。
【請求項７】
前記ローカルセンスアンプは、前記２つのメモリセルアレイのそれぞれの前記ローカルビット線との間の接続を切替制御するスイッチ回路を含むことを特徴とする請求項６に記載の半導体記憶装置。
【請求項８】
前記スイッチ回路は、縦型のトランジスタ構造を有するＭＯＳトランジスタを備え、下方に配置された前記ローカルビット線と上方に配置されたセンスアンプ内ローカルビット線の間が前記ＭＯＳトランジスタにより接続されることを特徴とする請求項７に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数のワード線と複数のビット線の交点に形成された複数のメモリセルにデータを書き換え可能に記憶保持する半導体記憶装置に関し、特に、各メモリセルにおいて形成された縦型トランジスタの下方に配置される埋め込みビット線構造を採用した半導体記憶装置に関するものである。
【背景技術】
【０００２】
一般に、ＤＲＡＭのメモリセルアレイは、ビット線とワード線の交点に形成された多数のメモリセルを含んで構成される。近年、ＤＲＡＭのメモリセルの構造として、縦型トランジスタを用いる手法が注目されている（例えば、特許文献１、２参照）。例えば４Ｆ２（Ｆは設計基準）等の微細なメモリセルを実現する場合、縦型トランジスタを用いてメモリセルアレイを構成すれば、ＤＲＡＭの集積度と製造性の面で有利である。縦型トランジスタの構造を前提とする場合、各メモリセルのキャパシタを縦型トランジスタの上方に形成するとともに、ビット線を縦型トランジスタの下方に配置する埋め込みビット線構造を採用することが一般的である。
【特許文献１】特開２００２−９４０２７号公報
【特許文献２】特許第３７４５３９２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、埋め込みビット線構造を採用すると、下層に配置されるビット線を抵抗値の小さい金属やシリサイドにより形成することは困難になる。そのため、ポリシリコンや拡散層を用いてビット線を形成する必要があり、その抵抗値の増大は避けられず、ＤＲＡＭの動作速度が低下することが問題となる。一方、上記特許文献１では、縦型トランジスタの下方のソース／ドレイン電極をコンタクトを介して上方に引き出し、タングステン膜を用いたビット線に接続する構造が開示されている。これによりビット線抵抗は抑えられるが、ビット線を上方に引き出すには複雑な構造が必要となり、製造時の工程数が増加しコストが上昇する点で望ましくない。また、上記特許文献２では、シリコン酸化膜上に形成したポリシリコン層にｎ＋不純物をドープしてビット線を形成する構造が開示されている。これにより、ｐ型基板中に形成したｎ＋不純物拡散層でビット線を形成する場合に比べて、ビット線容量を低減することができるが、ビット線抵抗は金属やシリサイドを用いる場合に比べて大きくなるので、動作速度の一層の低下を招くことが問題となる。このように、縦型トランジスタと埋め込みビット線構造を採用してメモリセルアレイを構成する場合、ビット線抵抗の増大に起因する動作速度の低下を、製造性とコストを犠牲にすることなく防止することは困難であった。
【０００４】
そこで、本発明はこれらの問題を解決するためになされたものであり、半導体記憶装置において階層化されたメモリセルアレイを構成し、ローカルビット線に接続されるメモリセルを高集積化してチップ面積の増加を抑えるとともに、縦型トランジスタと埋め込みビット線構造を採用する場合のビット線抵抗の増大に起因する動作速度の低下を有効に防止することができる半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００５】
上記課題を解決するために、本発明の半導体記憶装置は、複数のワード線と、前記複数のワード線と交差する複数のグローバルビット線と、各々の前記グローバルビット線に沿ってＮ本に区分され前記複数のグローバルビット線と等しいピッチで配列された複数のローカルビット線と、前記複数のワード線と前記複数のローカルビット線の交点に形成され、下方に配置された前記ローカルビット線と接続される縦型のトランジスタ構造を有する複数のメモリセルを含み前記ローカルビット線の区分に対応して配置されたＮ個のメモリセルアレイと、選択された前記メモリセルから各々の前記ローカルビット線に読み出された信号を増幅し前記グローバルビット線に出力する複数のローカルセンスアンプと、選択された前記メモリセルに対応する前記ローカルセンスアンプから各々の前記グローバルビット線を経由して伝送される信号を入出力線に接続する複数のグローバルセンスアンプとを備えて構成される。
【０００６】
本発明の半導体記憶装置によれば、階層化されたメモリセルアレイにおいて、各々のグローバルビット線に沿ってＮ本に区分されたローカルビット線が配置され、ワード線とローカルビット線の交点に形成されたメモリセルから読み出された信号がローカルビット線を経由してローカルセンスアンプで増幅され、さらにグローバルビット線に伝送されて入出力線に接続される。よって、メモリセルの下方にローカルビット線を配置して縦型のトランジスタ構造を用いて接続する場合、構造上の制約からローカルビット線を低抵抗の材料を用いて形成できないとしても、その長さを短縮することで全体のビット線抵抗を抑えることができる。これにより、ビット線抵抗の増大に起因する動作速度の低下を有効に防止するとともに、メモリセルを高密度に配置してチップ面積の増大を抑えることが可能となる。
【０００７】
本発明において、各々の前記メモリセルは、１つのＭＯＳトランジスタ及び１つのキャパシタから構成され、前記ＭＯＳトランジスタは、一方のソース／ドレイン電極が前記キャパシタの蓄積電極に接続され、他方のソース／ドレイン電極が下方の埋め込み構造の前記ローカルビット線に直結され、前記２つのソース／ドレイン電極の間のチャネル領域の周囲に前記ワード線に接続されるゲート電極がゲート酸化膜を挟んで形成され、前記キャパシタは、対向電極が上方の配線層に接続され、前記対向電極と前記蓄積電極が誘電体膜を挟んで対向配置されるように形成されるようにしてもよい。
【０００８】
本発明において、前記複数のローカルセンスアンプは、ワード線方向のピッチが前記ローカルビット線のピッチの２倍になるように配置してもよい。
【０００９】
本発明において、前記ローカルセンスアンプは、前記ローカルビット線に読み出された信号を増幅して前記グローバルビット線に出力する増幅用ＭＯＳトランジスタと、前記ローカルビット線をプリチャージするプリチャージ用ＭＯＳトランジスタとを含む構成としてもよい。
【００１０】
本発明において、前記複数のローカルセンスアンプは、各々の前記メモリセルアレイの両側に配置され、前記複数のローカルビット線は、前記メモリセルアレイの一方の側の前記ローカルセンスアンプと他方の側の前記ローカルセンスアンプとに交互に接続されるようにしてもよい。この場合、隣接する２つの前記メモリセルアレイが前記ローカルセンスアンプを共有するようにしてもよい。
【００１１】
本発明において、前記ローカルセンスアンプは、前記２つのメモリセルアレイのそれぞれの前記ローカルビット線との間の接続を切替制御するスイッチ回路を含むように構成してもよい。この場合、前記スイッチ回路が縦型のトランジスタ構造を有するＭＯＳトランジスタを備え、下方に配置された前記ローカルビット線と上方に配置されたセンスアンプ内ローカルビット線の間が前記ＭＯＳトランジスタにより接続されるようにしてもよい。
【発明の効果】
【００１２】
本発明によれば、階層化されたメモリセルアレイを採用し、グローバルビット線に沿ってＮ本に区分されたローカルビット線を配置して全体の半導体記憶装置を構成し、各々のメモリセルには、下方のローカルビット線に接続される縦型のトランジスタ構造を採用して高密度のメモリセルアレイを実現する。これにより、構造上の制約から低抵抗の材料を用いてローカルビット線を形成できない場合であっても、その長さを短縮してビット線抵抗を低減することができ、信号読み出し時の動作速度の低下を防止することができる。また、上記のメモリセルの構造と簡素なシングルエンド構成のローカルセンスアンプを用いて、４Ｆ２など微細なメモリセルサイズを容易に実現でき、全体のチップ面積の増加を抑えることができる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施形態について図面を参照しながら説明する。ここでは、階層化されたメモリセルアレイを備えたＤＲＡＭに対して本発明を適用する場合の形態として、構成が異なる２つの実施形態を説明する。
【００１４】
（第１実施形態）
最初に本発明の第１実施形態について説明する。図１は、第１実施形態のＤＲＡＭの全体構成を示している。図１においては、４つのメモリセルアレイ１０と、複数のグローバルセンスアンプ１１と、複数のローカルセンスアンプ１２と、複数のグローバルビット線ＧＢＬと、複数のローカルビット線ＬＢＬが示されている。
【００１５】
各々のメモリセルアレイ１０は、複数のワード線とそれに交差する複数のローカルビット線ＬＢＬの全ての交点に形成された多数のメモリセルから構成される。メモリセルアレイ１０の具体的な構成については後述する。図１に示すように、複数のローカルビット線ＬＢＬは、設計基準Ｆに対してワード線方向にピッチ２Ｆで規則的に配列されている。また、複数のグローバルビット線ＧＢＬについても、ローカルビット線ＬＢＬと同様のピッチ２Ｆで配列されている。
【００１６】
ローカルセンスアンプ１２は、各々のメモリセルアレイ１０の両側に配置され、所定のローカルビット線ＬＢＬを介してメモリセルから読み出した信号を増幅する。図１に示すように、メモリセルアレイ１０においてワード線方向に隣接する２本のローカルビット線ＬＢＬは、一方が左側のローカルセンスアンプ１２に接続され、他方が右側のローカルセンスアンプ１２に接続される。この場合、各々のローカルビット線ＬＢＬは、メモリセルアレイ１０の配置に対応して区分されているので、各々のローカルセンスアンプ１２は１つのメモリセルアレイ１０にのみ従属している。なお、複数のローカルセンスアンプ１２は、ワード線方向にピッチ４Ｆで配置されている。
【００１７】
これに対し、グローバルセンスアンプ１１は、４つのメモリセルアレイ１０の両端に配置され、ローカルセンスアンプ１２からグローバルビット線ＧＢＬに伝送されるデータをさらに増幅する。図１に示すように、各々のグローバルビット線ＧＢＬは、４つのメモリセルアレイ１０の全てを跨いで配置される。よって、各々のグローバルビット線ＧＢＬは、ビット線方向に並ぶ８個のローカルセンスアンプ１２のうち所定の４個のローカルセンスアンプ１２に接続される。また、メモリセルアレイ１０内で隣接する２本のグローバルビット線ＧＢＬは、一方が左側のグローバルセンスアンプ１１に接続され、他方が右側のグローバルセンスアンプ１１に接続される。なお、複数のグローバルセンスアンプ１１も、ワード線方向にピッチ４Ｆで配置されている。
【００１８】
１つのメモリセルアレイ１０にｍ本のローカルビット線ＬＢＬが配列される場合には、それぞれｍ／２本のローカルビット線ＬＢＬに接続されるｍ／２個のローカルセンスアンプ１２がメモリセルアレイ１０の両側に配置される。４つのメモリセルアレイ１０全体では、全部で４ｍ個のローカルセンスアンプ１２が８列で配置されるとともに、全部でｍ個のグローバルセンスアンプ１１が２列（両端）で配置されることになる。
【００１９】
このようにメモリセルアレイ１０の構成が階層化されているので、１本のローカルビット線ＬＢＬに接続されるメモリセル数の増加を抑えることができる。ｎ本のワード線が配置されるメモリセルアレイ１０を４つ並列に配置すると、グローバルビット線ＧＢＬは４ｎ個のメモリセルのデータを選択的に伝送できるが、ローカルビット線ＬＢＬに接続されるメモリセル数はｎ個で済む。ローカルビット線ＬＢＬに接続されるメモリセル数が少なくなると、比較的抵抗値が大きい材料を用いてローカルビット線ＬＢＬを形成した場合であっても、全体のビット線抵抗を抑えることができる。
【００２０】
次に、図１のメモリセルアレイ１０の構成について図２を参照して説明する。図２に示すメモリセルアレイ１０は、ｎ本のワード線ＷＬ（ＷＬ１〜ＷＬｎ）とｍ本のローカルビット線ＬＢＬの全ての交点に形成された複数のメモリセルＭＣから構成され、各々のメモリセルＭＣはＮＭＯＳトランジスタＮ０とキャパシタＣ０からなる。１つのメモリセルアレイ１０には全部でｍ×ｎ個のメモリセルＭＣが配置されるので、メモリセルアレイ１０にはｍ×ｎビットのデータを保持可能となる。
【００２１】
各々のメモリセルＭＣのＮＭＯＳトランジスタＮ０は、一端（ソース）がローカルビット線ＬＢＬに接続され、他端（ドレイン）がキャパシタＣ０の蓄積電極に接続されている。キャパシタＣ０の対向電極は、所定の固定電位が印加されている。この固定電位は、例えば、電源電圧と接地電位の中間電位に設定される。また、ＮＭＯＳトランジスタＮ０のゲート電極にはワード線ＷＬが接続されている。メモリセルアレイ１０内で選択された１本のワード線ＷＬが駆動されると、そのワード線ＷＬ上のｍ個のＮＭＯＳトランジスタＮ０がオンし、キャパシタＣ０の蓄積電荷に基づく微小信号が各々のローカルビット線ＬＢＬに読み出される。
【００２２】
第１実施形態では、メモリセルＭＣの微細化を容易にするため、縦型のＮＭＯＳトランジスタＮ０とローカルビット線ＬＢＬの埋め込みビット線構造の採用を前提としている。以下、図３を参照して、第１実施形態のメモリセルＭＣの構造について説明する。図３は、メモリセルアレイ１０におけるメモリセルＭＣの断面構造の概略を示している。メモリセルＭＣのキャパシタＣ０は上部に配置され、内側の対向電極１０１と外側の蓄積電極１０２が誘電体膜１０３を挟んで対向配置されている。対向電極１０１は、上部に配置される配線層（不図示）に含まれる所定の固定電位を供給するための配線に接続される。
【００２３】
一方、キャパシタＣ０の下部には、縦型のトランジスタ構造として、上層から順にドレイン領域１０８、チャネル領域１０４、ソース領域１０５が配置されるとともに、チャネル領域１０４の周囲にゲート酸化膜１０７を挟んでゲート電極１０６が形成されている。ドレイン領域１０８はキャパシタＣ０の蓄積電極１０２に接続され、ソース領域１０５は、下方に配置されたローカルビット線ＬＢＬに直結されている。また、ゲート電極１０６は、ワード線ＷＬに直結されている。ローカルビット線ＬＢＬは、ポリシリコン又は拡散層を用いて形成され、比較的高い抵抗値を有している。
【００２４】
上記のメモリセルＭＣの構造は所定の間隔で繰り返し配置される。なお、隣接するメモリセルＭＣの間には、図示しない層間絶縁膜が充填される。ローカルビット線ＬＢＬの線長は、メモリセルＭＣの配置間隔が一定であることから、接続されるメモリセル数に依存して定まる。従って、ローカルビット線ＬＢＬ全体の抵抗値の大きさは、接続されるメモリセル数に概ね比例して変化するので、できるだけメモリセル数を削減して抵抗値を低減することが望ましい。
【００２５】
次に、第１実施形態のＤＲＡＭの読み出し動作の第１の具体例に関し、図４及び図５を参照して説明する。図４は、図１の構成において、１本のグローバルビット線ＧＢＬと、１本のローカルビット線ＬＢＬと、１つのシングルエンド構成のグローバルセンスアンプ１１と、１つのシングルエンド構成のローカルセンスアンプ１２を含む範囲の読み出し動作に必要な構成を示している。
【００２６】
ローカルセンスアンプ１２には、増幅用ＮＭＯＳトランジスタＮ１と、プリチャージ用ＮＭＯＳトランジスタＮ２が含まれる。増幅用ＮＭＯＳトランジスタＮ１は、グローバルビット線ＧＢＬとグランドの間に接続され、そのゲートがローカルビット線ＬＢＬの一端に接続されている。ローカルビット線ＬＢＬには、図２と同様、ＮＭＯＳトランジスタＮ０とキャパシタＣ０からなる複数のメモリセルＭＣが接続されている。また、プリチャージ用ＮＭＯＳトランジスタＮ２は、ローカルビット線ＬＢＬとグランドの間に接続され、そのゲートがプリチャージ信号線ＰＣＬに接続されている。なお、実際のローカルセンスアンプ１２には、書き込み動作に必要な書き込み回路（不図示）も含まれる。
【００２７】
一方、グローバルセンスアンプ１１には、プリチャージ用ＰＭＯＳトランジスタＰ１が含まれる。プリチャージ用ＰＭＯＳトランジスタＰ１は、電源電圧ＶＤＬとグローバルビット線ＧＢＬの間に接続され、そのゲートがプリチャージ信号線／ＰＣＧに接続されている。信号線名に付加される記号／は、負論理の信号であることを表している。なお、実際のグローバルセンスアンプ１１には、入出力線（不図示）に接続される入出力回路（不図示）も含まれる。
【００２８】
プリチャージ動作時は、ローカルセンスアンプ１２のプリチャージ信号線ＰＣＬがハイに制御され、グローバルセンスアンプ１１のプリチャージ信号線／ＰＣＧがローに制御される。よって、ローカルビット線ＬＢＬは接地電位ＶＳＳ（グランド）にプリチャージされるとともに、グローバルビット線ＧＢＬは電源電圧ＶＤＬにプリチャージされる。一方、メモリセルＭＣに対する読み出し動作時は、プリチャージ信号線ＰＣＬがロー、プリチャージ信号線／ＰＣＧがハイにそれぞれ制御される。
【００２９】
この状態で、選択されたワード線ＷＬが駆動されると、任意のメモリセルＭＣから読み出された信号がローカルビット線ＬＢＬを通じて増幅用ＮＭＯＳトランジスタＮ１のゲートに入力される。そして、増幅用ＮＭＯＳトランジスタＮ１の動作により、ローカルビット線ＬＢＬにハイが読み出されるとグローバルビット線ＧＢＬがローになり、ローカルビット線ＬＢＬにローが読み出されるとグローバルビット線ＧＢＬがハイになる。
【００３０】
図４の構成において、選択されたメモリセルＭＣから最初にハイを読み出し、続いてローを読み出す場合の読み出し動作の信号波形を図５に示している。図５の上部には、１回の読み出し動作を４つの期間（Ｔ１〜Ｔ４）に細分化して示している。図５の前半において、プリチャージ解除期間Ｔ１に至るまでは、プリチャージ信号線ＰＣＬがハイ、プリチャージ信号線／ＰＣＧがローにそれぞれ制御されている。よって、ローカルビット線ＬＢＬがローにプリチャージされ、かつグローバルビット線ＧＢＬがハイにプリチャージされた状態にある。そして、プリチャージ解除期間Ｔ１において、ローカルビット線ＬＢＬのプリチャージ状態を解除するためにプリチャージ信号線ＰＣＬがハイからローに変化し、グローバルビット線ＧＢＬのプリチャージ状態を解除するためにプリチャージ信号線／ＰＣＧがローからハイに変化する。
【００３１】
セル選択期間Ｔ２において、読み出し対象のメモリセルＭＣに対応して選択されたワード線ＷＬが負電圧ＶＫＫから正電圧ＶＰＡに引き上げられる。この負電圧ＶＫＫはローレベル（接地電位ＶＳＳ）より低く、かつ正電圧ＶＰＡはハイレベル（電源電圧ＶＤＬ）より高く設定されている。その結果、ワード線ＷＬとローカルビット線ＬＢＬの交点のメモリセルＭＣに保持されるハイの信号が読み出されてローカルセンスアンプ１２に入力され、ローカルビット線ＬＢＬを電位Ｖｘまで上昇させる。このとき、ローカルビット線ＬＢＬの電位Ｖｘは、少なくとも増幅用ＮＭＯＳトランジスタＮ１のしきい値範囲Ｒｖｎ（図中網かけ表示で示す）を上回る値に設定される。このしきい値範囲Ｒｖｎは、温度変動やプロセスばらつきを反映して所定の電圧範囲に分布している。
【００３２】
続いて、センス期間Ｔ３において、オンとなった増幅用ＮＭＯＳトランジスタＮ１を介してグローバルビット線ＧＢＬがハイからローに引き下げられる。一方、ローカルセンスアンプ１２の図示しない書き込み回路により、グローバルビット線ＧＢＬのローが反転されてローカルビット線ＬＢＬの電位を上昇させ、上述の電位Ｖｘから電源電圧ＶＤＬのレベルまで緩やかに変化する。リード期間Ｔ４においては、ローカルビット線ＬＢＬがハイ、グローバルビット線ＧＢＬがローに保持された状態で、グローバルセンスアンプ１１の図示しない入出力回路を介して入出力線にローが読み出される。これにより、ＤＲＡＭの１回のリード動作が完了する。
【００３３】
次に図５の後半において、メモリセルＭＣのローのデータを読み出す場合について、同様の読み出し動作の信号波形を示している。まず、プリチャージ解除期間Ｔ１の信号波形は、図５の前半と同様である。一方、セル選択期間Ｔ２において、選択されたワード線ＷＬが負電圧ＶＫＫから正電圧ＶＰＡに引き上げられた後、メモリセルＭＣに保持されるローの信号が読み出されるので、ローカルビット線ＬＢＬがローを保ち続ける。また、センス期間Ｔ３において、グローバルビット線ＧＢＬがローカルビット線ＬＢＬのローを反転したハイに保持される。よって、リード期間Ｔ４においては、ローカルビット線ＬＢＬがロー、グローバルビット線ＧＢＬがハイに保持された状態で、上述したように入出力線にハイが読み出される。
【００３４】
次に、第１実施形態のＤＲＡＭの読み出し動作の第２の具体例に関し、図６及び図７を参照して説明する。図６は、図４と同様の範囲において、ローカルセンスアンプ１２とグローバルセンスアンプ１１の構成を変更した場合の例を示している。なお、１本のローカルビット線ＬＢＬ及びそれに接続される複数のメモリセルＭＣと、１本のグローバルビット線ＧＢＬについては、図４と同様に配置されている。
【００３５】
ローカルセンスアンプ１２には、増幅用ＰＭＯＳトランジスタＰ１１と、プリチャージ用ＰＭＯＳトランジスタＰ１２が含まれる。増幅用ＰＭＯＳトランジスタＰ１１は、電源電圧ＶＤＬとグローバルビット線ＧＢＬの間に接続され、そのゲートがローカルビット線ＬＢＬの一端に接続されている。また、プリチャージ用ＰＭＯＳトランジスタＰ１２は、電源電圧ＶＤＬとローカルビット線ＬＢＬの間に接続され、そのゲートがプリチャージ信号線／ＰＣＬに接続されている。このように、図６のローカルセンスアンプ１２は、図４のローカルセンスアンプの２つのＮＭＯＳトランジスタＮ１、Ｎ２を２つのＰＭＯＳトランジスタＰ１１、Ｐ１２で置き換えて構成される。
【００３６】
一方、グローバルセンスアンプ１１は、プリチャージ用ＮＭＯＳトランジスタＮ１１が含まれる。プリチャージ用ＮＭＯＳトランジスタＮ１１は、グローバルビット線ＧＢＬとグランドの間に接続され、そのゲートがプリチャージ信号線ＰＣＧに接続されている。このように、図６のグローバルセンスアンプ１１は、図４のプリチャージ用ＰＭＯＳトランジスタＰ１をプリチャージ用ＮＭＯＳトランジスタＮ１１で置き換えて構成される。
【００３７】
プリチャージ動作時は、ローカルセンスアンプ１２のプリチャージ信号線／ＰＣＬがローに制御され、グローバルセンスアンプ１１のプリチャージ信号線ＰＣＧがハイに制御される。よって、ローカルビット線ＬＢＬは電源電圧ＶＤＬにプリチャージされるとともに、グローバルビット線ＧＢＬは接地電位ＶＳＳ（グランド）にプリチャージされる。一方、メモリセルＭＣに対する読み出し動作時は、プリチャージ信号線／ＰＣＬがハイ、プリチャージ信号線ＰＣＧがローにそれぞれ制御される。
【００３８】
この状態で、選択されたワード線ＷＬが駆動されると、任意のメモリセルＭＣから読み出された信号がローカルビット線ＬＢＬを通じて増幅用ＰＭＯＳトランジスタＰ１１のゲートに入力される。そして、増幅用ＰＭＯＳトランジスタＰ１１の動作により、ローカルビット線ＬＢＬにハイが読み出されるとグローバルビット線ＧＢＬがローになり、ローカルビット線ＬＢＬにローが読み出されるとグローバルビット線ＧＢＬがハイになる。
【００３９】
図６の構成において、選択されたメモリセルＭＣから最初にハイを読み出し、続いてローを読み出す場合の読み出し動作の信号波形を図７に示している。図７の上部の４つの期間（Ｔ１〜Ｔ４）は、図５の場合と同様の意味である。図７の信号波形の多くは図５と共通するので、以下では主に異なる点を説明する。まず、図７の前半において、プリチャージ解除期間Ｔ１に至るまでは、プリチャージ信号線／ＰＣＬがロー、プリチャージ信号線ＰＣＧがハイにそれぞれ制御されている。よって、ローカルビット線ＬＢＬがハイにプリチャージされ、かつグローバルビット線ＧＢＬがローにプリチャージされた状態にある。このように図５とは極性が逆であるため、それぞれのプリチャージ状態をプリチャージ解除期間Ｔ１に解除する場合、プリチャージ信号線／ＰＣＬがローからハイに、プリチャージ信号線ＰＣＧがハイからローに、それぞれ変化する。
【００４０】
セル選択期間Ｔ２において、ワード線ＷＬは図５と同様に変化する。その結果、メモリセルＭＣに保持されるハイの信号が読み出されるので、ローカルビット線ＬＢＬがハイを保ち続ける。なお、増幅用ＰＭＯＳトランジスタＰ１１のしきい値範囲Ｒｖｐ（図中網かけ表示で示す）は、図５のしきい値範囲Ｒｖｎより高い電圧範囲に分布している。一方、センス期間Ｔ３において、グローバルビット線ＧＢＬがローカルビット線ＬＢＬのハイを反転したローに保持される。よって、リード期間Ｔ４においては、ローカルビット線ＬＢＬがハイ、グローバルビット線ＧＢＬがローに保持された状態で、上述の図示しない入出力回路を介して入出力線にローが読み出される。
【００４１】
次に図７の後半において、メモリセルＭＣのローのデータを読み出す場合について、同様の読み出し動作の信号波形を示している。まず、プリチャージ解除期間Ｔ１の信号波形は、図７の前半と同様である。一方、セル選択期間Ｔ２において、選択されたワード線ＷＬが負電圧ＶＫＫから正電圧ＶＰＡに引き上げられた後、メモリセルＭＣに保持されるローの信号が読み出されてローカルセンスアンプ１２に入力され、ローカルビット線ＬＢＬを電源電圧ＶＤＬから電位Ｖｙまで低下させる。このとき、ローカルビット線ＬＢＬの電位Ｖｙは、少なくとも増幅用ＰＭＯＳトランジスタＰ１１の上述のしきい値範囲Ｒｖｐを下回る値に設定される。
【００４２】
続いて、センス期間Ｔ３において、オンとなった増幅用ＰＭＯＳトランジスタＰ１１を介してグローバルビット線ＧＢＬがローからハイに引き上げられる。一方、ローカルセンスアンプ１２の図示しない書き込み回路により、グローバルビット線ＧＢＬのハイが反転されてローカルビット線ＬＢＬの電位を低下させ、上述の電位Ｖｙから接地電位ＶＳＳまで緩やかに変化する。リード期間Ｔ４においては、ローカルビット線ＬＢＬがロー、グローバルビット線ＧＢＬがハイに保持された状態で、上述の図示しない入出力回路を介して入出力線にハイが読み出される。
【００４３】
上述の第１実施形態の構成を採用することで、メモリセルＭＣから読み出される信号がローカルビット線ＬＢＬを伝送される際、ビット線抵抗の増大に起因する動作速度の低下を防止することができる。一般に、埋め込みビット線構造で用いられるポリシリコンや拡散層は、金属やシリサイドに比べ抵抗が大きくなるが、第１実施形態ではローカルビット線ＬＢＬに接続されるメモリセル数は少なくて済むため、その分だけビット線抵抗を抑えることができる。また、各メモリセルＭＣに縦型のトランジスタ構造を採用するので、メモリセルアレイ１０の高密度配置に好適であり、さらにシングルエンド構成のローカルセンスアンプ１２を採用するので、その回路規模を小さくすることができ、全体のチップ面積の増大を防止することができる。
【００４４】
（第２実施形態）
次に本発明の第２実施形態について説明する。第２実施形態のＤＲＡＭは、第１実施形態のＤＲＡＭの全体構成と比べ、隣接するメモリセルアレイ１０がローカルセンスアンプ２０を共有する点が異なる。図８は、第２実施形態のＤＲＡＭの全体構成を示している。図８においては、４つのメモリセルアレイ１０と、複数のグローバルセンスアンプ１１と、複数の共有タイプのローカルセンスアンプ２０及び複数の非共有タイプのローカルセンスアンプ２１と、複数のグローバルビット線ＧＢＬと、複数のローカルビット線ＬＢＬが示されている。
【００４５】
図８において、４つのメモリセルアレイ１０と、複数のグローバルセンスアンプ１１の構成は図１と共通する。一方、隣接する２本のグローバルビット線ＧＢＬを含む範囲において、３つの共有タイプのローカルセンスアンプ２０がメモリセルアレイ１０の間に配置され、２つの非共有タイプのローカルセンスアンプ２１が４つのメモリセルアレイ１０の両端に配置されている。ローカルセンスアンプ２０には、両側のメモリセルアレイ１０に属する２本のローカルビット線ＬＢＬが接続され、選択された１本のローカルビット線ＬＢＬから読み出された信号がローカルセンスアンプ２０により増幅される。
【００４６】
次に、第２実施形態のＤＲＡＭの読み出し動作の具体例に関し、図９及び図１０を参照して説明する。図９は、図８の構成において、１本のグローバルビット線ＧＢＬと、１つのシングルエンド構成のグローバルセンスアンプ１１と、１つのシングルエンド構成かつ共有タイプのローカルセンスアンプ２０と、このローカルセンスアンプ２０の両側の２本のローカルビット線ＬＢＬを含む範囲の読み出し動作に必要な構成を示している。
【００４７】
ローカルセンスアンプ２０には、図２と同様の増幅用ＮＭＯＳトランジスタＮ１及びプリチャージ用ＮＭＯＳトランジスタＮ２に加えて、スイッチ回路としてのＮＭＯＳトランジスタＮ１０、Ｎ１２を含んで構成されている。ＮＭＯＳトランジスタＮ１０は、一方のローカルビット線ＬＢＬと増幅用ＮＭＯＳトランジスタＮ１のゲートの間に接続され、ゲートが切替信号線ＳＨＬに接続されている。また、ＮＭＯＳトランジスタＮ１２は、他方のローカルビット線ＬＢＬと増幅用ＮＭＯＳトランジスタＮ１のゲートの間に接続され、ゲートが切替信号線ＳＨＲに接続されている。
【００４８】
ローカルセンスアンプ２０においては、２つのＮＭＯＳトランジスタＮ１０、Ｎ１２に挟まれたローカルビット線ＬＢＬの範囲をセンスアンプ内ローカルビット線ＬＢＬｓと表記している。このセンスアンプ内ローカルビット線ＬＢＬｓは、両側の２本のローカルビット線ＬＢＬと異なる構造を有するが詳しくは後述する。図９の構成により、センスアンプ内ローカルビット線ＬＢＬｓは、両側のＮＭＯＳトランジスタＮ１０、Ｎ１２のうちオン状態に制御される側を介して一方のローカルビット線ＬＢＬと選択的に接続することができる。リード動作時及びライト動作時には、選択されたメモリセルアレイ１０に対応して、切替信号線ＳＨＲ、ＳＨＬの一方がハイ、かつ他方がローに制御される。
【００４９】
なお、異なるローカルセンスアンプ２０に対しては、複数のローカルビット線ＬＢＬが左側と右側のローカルセンスアンプ２０と交互に接続されるので、切替信号線ＳＨＲ、ＳＨＬは別々に制御される。また、図８の両端の２つのローカルセンスアンプ２１は、図９の構成における２つのＮＭＯＳトランジスタＮ１０、Ｎ１２のいずれかを含む構成を有する。つまり、一方のローカルセンスアンプ２１は、ゲートが切替信号線ＳＨＬに接続されるＮＭＯＳトランジスタＮ１０を備え、他方のローカルセンスアンプ２１は、ゲートが切替信号線ＳＨＲに接続されるＮＭＯＳトランジスタＮ１２を備えている。
【００５０】
図９の構成において、選択されたメモリセルＭＣから最初にハイを読み出し、続いてローを読み出す場合の読み出し動作の信号波形を図１０に示している。なお、図９の左側のメモリセルアレイ１０が選択される場合を想定する。図１０の上部の４つの期間（Ｔ１〜Ｔ４）は、図５の場合と同様の意味である。図１０の信号波形の多くは図５と共通するので、以下では主に異なる点を説明する。図１０の前半のプリチャージ解除期間Ｔ１において、一方の切替信号線ＳＨＲがハイからローに変化し、他方の切替信号線ＳＨＬがハイの状態を保持される。なお、切替信号線ＳＨＬ、ＳＨＲは、正電圧ＶＰＡと接地電位ＶＳＳで制御される。
【００５１】
これにより、選択されたメモリセルアレイ１０の右側のローカルセンスアンプ２０は、左側のＮＭＯＳトランジスタＮ１０がオンで右側のＮＭＯＳトランジスタＮ１２がオフの状態になる。よって、これ以降、増幅用ＮＭＯＳトランジスタＮ１は、センスアンプ内ローカルビット線ＬＢＬｓを介して左側のローカルビット線ＬＢＬに接続されることになる。図１０の後半のプリチャージ解除期間Ｔ１においても、前半と同様の信号波形で変化する。なお、図９の右側のメモリセルアレイ１０が選択される場合は、図１０において切替信号線ＳＨＬ、ＳＨＲの波形が入れ替わる。
【００５２】
以下、図１１を参照して、第２実施形態のメモリセルＭＣとその周辺部の構造について説明する。図１１では、図９に示されるメモリセルアレイ領域とセンスアンプ領域を含む範囲の断面構造を示している。このうちメモリセルアレイ領域におけるメモリセルＭＣの断面構造については図３と同様であるので説明を省略する。一方、メモリセルアレイ領域とセンスアンプ領域の境界付近には、ローカルセンスアンプ１２のＮＭＯＳトランジスタＮ１０が形成されている。このＮＭＯＳトランジスタＮ１０は、メモリセルＭＣのＮＭＯＳトランジスタＮ０と同様、縦型のトランジスタ構造を有している。
【００５３】
よって、下層から順に、下方のローカルビット線ＬＢＬに直結されたソース領域１０５と、ゲート酸化膜１０７を挟んでゲート電極１０６が周囲に形成されたチャネル領域１０４と、ドレイン領域１０８が配置される。また、ドレイン領域１０８は、コンタクト１０９を介して、上方に配置されたセンスアンプ内ローカルビット線ＬＢＬｓの一端に接続されている。そして、センスアンプ内ローカルビット線ＬＢＬｓの他端には、同様のトランジスタ構造を有するＮＭＯＳトランジスタＮ１２が形成され、そのソース領域１０５が、他方のローカルビット線ＬＢＬと直結されている。なお、センスアンプ領域の内部の他のＭＯＳトランジスタは、通常の平面構造で形成される。
【００５４】
このように、第２実施形態においては、ローカルセンスアンプ２０のスイッチ回路としてのＮＭＯＳトランジスタＮ１０、Ｎ１２をメモリセルＭＣのＮＭＯＳトランジスタＮ０と同様、縦型のトランジスタ構造で形成することができる。この場合、ローカルビット線ＬＢＬの信号経路は、ＮＭＯＳトランジスタＮ１０、Ｎ１２の縦型のトランジスタ構造とコンタクト１０９により、下層から上層に持ち上げられてセンスアンプ内ローカルビット線ＬＢＬｓに接続される。よって、ローカルセンスアンプ２０において、２つのＮＭＯＳトランジスタＮ１０、Ｎ１２については縦型のトランジスタ構造を採用でき、その分だけ面積を削減することができる。上述したように共有タイプのローカルセンスアンプ２０の配置数が少なくて済む効果を考慮すると、半導体記憶装置全体の面積を十分に削減可能となる。なお、第２実施形態において、各々のローカルビット線ＬＢＬのビット線抵抗の増大に起因する動作速度の低下防止に関する効果については第１実施形態と同様である。
【００５５】
以上、２つの実施形態に基づき本発明の内容を具体的に説明したが、本発明は上述の各実施形態の限定されるものではなく、その要旨を逸脱しない範囲で種々の変更を施すことができる。例えば、上記各実施形態では、階層化されたメモリセルアレイ１０内のローカルビット線ＬＢＬがビット線方向で４つに区分される例を示したが、区分数は４つに限られることなく自在に設定することができる。この場合、１本のグローバルビット線ＧＢＬに沿って区分されるＮ本のローカルビット線ＬＢＬを配置し、より大きなＮを設定すれば、１本のローカルビット線ＬＢＬに接続されるメモリセル数を削減することができる。特に大容量のＤＲＡＭにおいて全体のメモリセル数が多くなる場合は、できるだけ各々のローカルビット線ＬＢＬを細分化してメモリセル数を削減し、ビット線抵抗を低減することが望ましい。
【図面の簡単な説明】
【００５６】
【図１】第１実施形態のＤＲＡＭの全体構成を示す図である。
【図２】図１のメモリセルアレイの構成について説明する図である。
【図３】メモリセルＭＣの構造について説明する図である。
【図４】第１実施形態のＤＲＡＭの第１の具体例に関し、グローバルビット線ＧＢＬ、ローカルビット線ＬＢＬ、グローバルセンスアンプ１１、ローカルセンスアンプ１２を含む範囲の読み出し動作に必要な構成を示す図である。
【図５】図４の回路構成において、最初にハイを読み出し、続いてローを読み出す場合の読み出し動作の信号波形図である。
【図６】第１実施形態のＤＲＡＭの第２の具体例に関し、グローバルビット線ＧＢＬ、ローカルビット線ＬＢＬ、グローバルセンスアンプ１１、ローカルセンスアンプ１２を含む範囲の読み出し動作に必要な構成を示す図である。
【図７】図６の回路構成において、最初にハイを読み出し、続いてローを読み出す場合の読み出し動作の信号波形図である。
【図８】第２実施形態のＤＲＡＭの全体構成を示す図である。
【図９】第２実施形態のＤＲＡＭの具体例に関し、グローバルビット線ＧＢＬ、グローバルセンスアンプ１１、共有タイプのローカルセンスアンプ２０、２本のローカルビット線ＬＢＬを含む範囲の読み出し動作に必要な構成を示す図である。
【図１０】図９の回路構成において、最初にハイを読み出し、続いてローを読み出す場合の読み出し動作の信号波形図である。
【図１１】第２実施形態のメモリセルＭＣとその周辺部の構造について説明する図である。
【符号の説明】
【００５７】
１０…メモリセルアレイ
１１…グローバルセンスアンプ
１２、２０、２１…ローカルセンスアンプ
１０１…対向電極
１０２…蓄積電極
１０３…誘電体膜
１０４…チャネル領域
１０５…ソース領域
１０６…ゲート電極
１０７…ゲート酸化膜
１０８…ドレイン領域
１０９…コンタクト
ＧＢＬ…グローバルビット線
ＬＢＬ…ローカルビット線
ＬＢＬｓ…センスアンプ内ローカルビット線
ＷＬ…ワード線
ＭＣ…メモリセル
Ｐ１、Ｐ１１、Ｐ１２…ＰＭＯＳトランジスタ
Ｎ１、Ｎ２、Ｎ１０、Ｎ１１、Ｎ１２…ＮＭＯＳトランジスタ
ＰＣＬ…プリチャージ信号線（ローカルビット線用）
ＰＣＧ…プリチャージ信号線（グローバルビット線用）
ＶＤＬ…電源電圧
ＶＳＳ…接地電位
ＶＰＡ…正電圧
ＶＫＫ…負電圧
Ｎ０…ＮＭＯＳトランジスタ
Ｃ０…キャパシタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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