(57)【要約】【課題】ゲート幅に依存することなく、均一な組成を持つＦＵＳＩ構造を有する半導体装置を提供する。【解決手段】半導体装置は、半導体基板１に互いに間隔をおいて形成された活性領域３Ｔ２及びダミー活性領域４と、活性領域３Ｔ２とダミー活性領域４との間に形成され、活性領域３Ｔ２及びダミー活性領域４の上面よりも低い位置に上面を有する素子分離領域２と、活性領域３Ｔ２上に形成されたゲート絶縁膜と、素子分離領域２、ゲート絶縁膜及びダミー活性領域４上に形成され、シリコン材料からなるゲート用シリコン膜が金属材料によってフルシリサイド化されてなるフルシリサイドゲート電極５とを備えている。【選択図】図１
2008085121.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に第１のＭＩＳ型トランジスタを備えた半導体装置であって、
前記第１のＭＩＳ型トランジスタは、
前記半導体基板に互いに間隔をおいて形成された第１の活性領域及び第１のダミー活性領域と、
前記半導体基板における前記第１の活性領域と前記第１のダミー活性領域との間に形成され、前記第１の活性領域及び前記第１のダミー活性領域の上面よりも低い位置に上面を有する第１の素子分離領域と、
前記第１の活性領域上に形成された第１のゲート絶縁膜と、
前記第１の素子分離領域、前記第１のゲート絶縁膜及び前記第１のダミー活性領域上に形成され、シリコン材料からなるゲート用シリコン膜が金属材料によってフルシリサイド化されてなる第１のフルシリサイドゲート電極とを備えていることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第１の活性領域と前記第１のダミー活性領域との間隔は、前記ゲート用シリコン膜の膜厚の２倍よりも小さいことを特徴とする半導体装置。
【請求項３】
請求項１又は２に記載の半導体装置において、
前記第１のフルシリサイドゲート電極のゲート長方向における前記第１のダミー活性領域の長さは、前記第１のフルシリサイドゲート電極のゲート長以上であって且つ前記ゲート長方向における前記第１の活性領域の長さ以下であることを特徴とする半導体装置。
【請求項４】
請求項１又は２に記載の半導体装置において、
前記第１のフルシリサイドゲート電極のゲート長方向における前記第１のダミー活性領域の長さは、前記ゲート長方向における前記第１の活性領域の長さと等しいことを特徴とする半導体装置。
【請求項５】
請求項１〜４のうちのいずれか１項に記載の半導体装置において、
前記第１の素子分離領域の上面には、前記ゲート用シリコン膜のうち前記フルシリサイド化がなされなかった部分が残存していることを特徴とする半導体装置。
【請求項６】
請求項１〜５のうちのいずれか１項に記載の半導体装置において、
前記半導体基板上に第２のＭＩＳ型トランジスタをさらに備え、
前記第２のＭＩＳ型トランジスタは、
前記半導体基板に、前記第１の活性領域における前記第１のダミー活性領域が存在する側とは反対側に、前記第１の活性領域と間隔をおいて形成された第２の活性領域と、
前記第２の活性領域と前記第１の活性領域との間に形成され、前記第１の活性領域及び前記第２の活性領域の上面よりも低い位置に上面を有する第２の素子分離領域と、
前記第２の活性領域の上に形成された第２のゲート絶縁膜と、
前記第２の素子分離領域及び前記第２のゲート絶縁膜の上に、前記ゲート用シリコン膜が前記金属材料によってフルシリサイド化されてなると共に前記第１のフルシリサイドゲート電極と連続して形成され、前記第１のフルシリサイドゲート電極のゲート幅と異なるゲート幅を有する第２のフルシリサイドゲート電極とをさらに備えていることを特徴とする半導体装置。
【請求項７】
請求項６に記載の半導体装置において、
前記半導体基板に、前記第２の活性領域における前記第１の活性領域が存在する側とは反対側に、前記第２の活性領域と間隔をおいて形成された第２のダミー活性領域と、
前記第２の活性領域と前記第２のダミー活性領域との間に形成され、前記第２の活性領域及び前記第２のダミー活性領域の上面よりも低い位置に上面を有する第３の素子分離領域とをさらに備えていることを特徴とする半導体装置。
【請求項８】
請求項７に記載の半導体装置において、
前記第２の活性領域と前記第２のダミー活性領域との間隔は、前記ゲート用シリコン膜の膜厚の２倍よりも小さいことを特徴とする半導体装置。
【請求項９】
請求項６〜８のうちのいずれか１項に記載の半導体装置において、
前記第２のフルシリサイドゲート電極のゲート長方向における前記第２のダミー活性領域の長さは、前記第２のフルシリサイドゲート電極のゲート長以上であって且つ前記ゲート長方向における前記第２の活性領域の長さ以下であることを特徴とする半導体装置。
【請求項１０】
請求項６〜８のうちのいずれか１項に記載の半導体装置において、
前記第２のフルシリサイドゲート電極のゲート長方向における前記第２のダミー活性領域の長さは、前記ゲート長方向における前記第２の活性領域の長さと等しいことを特徴とする半導体装置。
【請求項１１】
請求項６〜１０のうちのいずれか１項に記載の半導体装置において、
前記第２の素子分離領域の上面には、前記ゲート用シリコン膜のうち前記フルシリサイド化がなされなかった部分が残存していることを特徴とする半導体装置。
【請求項１２】
半導体基板に互いに間隔をおいて第１の活性領域及び第１のダミー活性領域を形成する工程（ａ）と、
前記半導体基板における前記第１の活性領域と前記第１のダミー活性領域との間に第１の素子分離領域を形成する工程（ｂ）と、
前記第１の活性領域及び前記第１のダミー活性領域の上面位置よりも前記第１の素子分離領域の上面位置を低くする工程（ｃ）と、
前記第１の活性領域上に第１のゲート絶縁膜を形成する工程（ｄ）と、
前記第１の素子分離領域、前記第１のゲート絶縁膜及び前記第１のダミー活性領域上に、パターン化したシリコン材料からなるゲート用シリコン膜を形成する工程（ｅ）と、
前記半導体基板の上に前記ゲート用シリコン膜を覆うように層間絶縁膜を形成した後に、前記層間絶縁膜の平坦化処理により、前記ゲート用シリコン膜の上面を露出させる工程（ｆ）と、
前記層間絶縁膜及び前記ゲート用シリコン膜の露出部分の上に金属材料を形成する工程（ｇ）と、
前記ゲート用シリコン膜を前記金属材料によってフルシリサイド化して、前記第１の活性領域上に第１のフルシリサイドゲート電極を形成する工程（ｈ）とを備えることを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１２に記載の半導体装置の製造方法において、
前記工程（ａ）は、前記第１の活性領域と前記第１のダミー活性領域との間隔が、前記ゲート用シリコン膜の膜厚の２倍よりも小さくなるように行うことを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１２又は１３に記載の半導体装置の製造方法において、
前記工程（ａ）は、前記第１の活性領域における前記第１のダミー活性領域が存在する側とは反対側に、前記第１の活性領域と間隔をおいて第２の活性領域を形成する工程を含み、
前記工程（ｂ）は、前記第１の活性領域と前記第２の活性領域との間に第２の素子分離領域を形成する工程を含み、
前記工程（ｃ）は、前記第１の活性領域及び前記第２の活性領域の上面位置よりも、前記第２の素子分離領域の上面位置を低くする工程を含み、
前記工程（ｄ）は、前記第２の活性領域上に第２のゲート絶縁膜を形成する工程を含み、
前記工程（ｅ）は、前記第２のゲート絶縁膜及び前記第２の素子分離領域上に、前記ゲート用シリコン膜を形成する工程を含み、
前記工程（ｇ）は、前記ゲート用シリコン膜を前記金属材料によってフルシリサイド化して、前記第２の活性領域上に、前記第１のフルシリサイドゲート電極のゲート幅と異なるゲート幅を有する第２のフルシリサイドゲート電極を形成する工程を含むことを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１４に記載の半導体装置の製造方法において、
前記工程（ａ）は、前記第２の活性領域における前記第１の活性領域が存在する側とは反対側に、前記第２の活性領域と間隔をおいて第２のダミー活性領域を形成する工程をさらに含み、
前記工程（ｂ）は、前記第２の活性領域と前記第２のダミー活性領域との間に第３の素子分離領域を形成する工程をさらに含み、
前記工程（ｃ）は、前記第２の活性領域及び前記第２のダミー活性領域の上面位置よりも、前記第３の素子分離領域の上面位置を低くする工程をさらに含み、
前記工程（ｅ）は、前記第２のダミー活性領域及び前記第３の素子分離領域上に、前記ゲート用シリコン膜を形成する工程をさらに含むことを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１５に記載の半導体装置の製造方法において、
前記工程（ａ）は、前記第２の活性領域と前記第２のダミー活性領域との間隔が、前記ゲート用シリコン膜の膜厚の２倍よりも小さくなるように行うことを特徴とする半導体装置の製造方法。
【請求項１７】
請求項１２〜１６のうちのいずれか１項に記載の半導体装置の製造方法において、
前記工程（ｈ）は、前記フルシリサイド化の際に、前記ゲート用シリコン膜の一部を前記金属材料と反応させずに残存させる工程を含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、フルシリサイド（Fully Silicided：ＦＵＳＩ）構造を有する電界効果トランジスタを含む半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
従来から、半導体集積回路装置に集積化される半導体素子の集積度が増しており、例えばＭＩＳ（metal-insulator-semiconductor）型電界効果トランジスタ（ＦＥＴ：field-effect transistor）を構成するゲート電極を微細化すると共に、ゲート絶縁膜の絶縁膜材料に高誘電体を用いてゲート絶縁膜の電気的薄膜化を実現する手法が用いられつつある。しかしながら、通常、ゲート電極に用いられるポリシリコンは不純物注入を行ってもその空乏化が避けられず、該空乏化によりゲート絶縁膜の膜厚が電気的に増大した状態となるため、ＦＥＴの性能の向上を妨げる要因となっている。
【０００３】
近年では、ゲート電極の空乏化を防止できるゲート電極構造が提案されている。例えば、ゲート電極を構成するシリコン材料に金属材料を反応させて、シリコン材料の全体をシリサイド化するフルシリサイド（ＦＵＳＩ）構造もゲート電極の空乏化を抑制する有効な方法として報告されている。
【０００４】
以下に、従来のＭＩＳ型ＦＥＴの製造方法におけるＦＵＳＩ構造のゲート電極を形成する工程について説明する。
【０００５】
まず、図８（ａ）に示すように、シリコンからなる半導体基板１０１の上部に素子分離領域１０２を形成し、その後、半導体基板１０１の素子分離領域１０２によって区画された活性領域１０３Ｔ２上に、ゲート絶縁膜１０４及びシリコン材料からなるゲート電極１０５Ａを形成する。続いて、活性領域１０３Ｔ２におけるゲート電極１０５Ａの両側方の領域に浅いソースドレイン拡散層を形成した後に、ゲート１０５Ａの両側面上にサイドウォールスペーサ１０６を形成する。続いて、活性領域１０３Ｔ２におけるサイドウォールスペーサ１０６の外側方の領域に深いソースドレイン拡散層を形成する。これにより、浅いソースドレイン拡散層及び深いソースドレイン拡散層によりソースドレイン領域１０３ａが形成される。
【０００６】
次に、図８（ｂ）に示すように、半導体基板１０１の全面を覆うように、層間絶縁膜１７を堆積した後、図８（ｃ）に示すように、化学的機械研磨（ＣＭＰ：chemical mechanical polishing）法を用いて、シリコン材料からなるゲート電極１０５Ａが露出するまで平坦化処理を行う。
【０００７】
次に、図９（ａ）に示すように、ゲート電極１０５Ａを露出する層間絶縁膜１０７の上に、コバルト（Ｃｏ）からなる金属材料１０８を堆積した後に、図９（ｂ）に示すように、半導体基板１０１に対してＲＴＡ（rapid thermal annealing）を行って、シリコン材料からなるゲート電極１０５Ａと金属材料１０８とを互いに反応させることにより、コバルトシリサイド（ＣｏＳｉ２）からなるフルシリサイドゲート電極１０５を形成する。その後、金属材料１０８のうち未反応の材料をエッチングにより選択的に除去する。
【特許文献１】特開２０００−２５２４２６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本願発明者は、従来のＦＵＳＩ構造について種々の検討を重ねた結果、ＭＩＳ型ＦＥＴにおけるゲート電極をＦＵＳＩ化する際に、ゲート電極形成用のシリコン材料のフルシリサイド化が不均一となるという現象を見出した。この現象は、特にゲート幅が比較的に大きい場合においても小さい場合においても発生する。以下に、この現象について具体的に説明する。
【０００９】
まず、図１０は、上記従来の半導体装置の構造の要部を平面図に示したものである。なお、当該図１０は、前述した図８（ｃ）に示したゲート電極１０５Ａを露出させる工程に対応する平面図に該当している（なお、図８（ｃ）は、図１０におけるVIIIc-VIIIc線の断面図に該当する。）。
【００１０】
図１０に示すように、側面にサイドウォールスペーサ１０６を備えるシリコン材料からなるゲート電極１０５Ａは、半導体基板１０１に形成された素子分離領域１０２と上部にソースドレイン領域１０３ａを有する活性領域１０３Ｔ２とを跨ぐように形成されており、ゲート電極１０５Ａの上面は層間絶縁膜１０７から露出している。
【００１１】
ところで、活性領域１０３Ｔ２及び１０３Ｔ２を区画する素子分離領域１０２の上面は製造上のバラツキなどにより、半導体基板１０１の上面よりも高くなることが多い。このため、図１０におけるXIa-XIa線の断面図に該当する図１１（ａ）に示すように、ゲート電極１０５Ａのゲート幅が比較的小さくなる活性領域１０３Ｔ１上は、ゲート電極１０５Ａを構成するシリコン材料によって埋め込まれており、結果として、活性領域１０３Ｔ１上のシリコン材料の膜厚ｔ１は、素子分離領域１０２上のシリコン材料の膜厚ｔ２よりも厚くなる。また、ゲート電極１０５Ａのゲート幅が比較的大きくなる活性領域１０３Ｔ２上の中央でも、ゲート電極１０５Ａを構成するシリコン材料の膜厚はｔ２となり、活性領域１０３Ｔ２における素子分離領域１０２の近傍領域でのシリコン材料の膜厚よりも薄くなる。このため、活性領域１０３Ｔ２上では、ＣＭＰを用いて層間絶縁膜１０７を平坦化する際に、ゲート電極１０５Ａを構成するシリコン材料が薄く形成されている部分（ゲート電極１０５Ａの上面が他の領域の上面よりも低く凹部になっている部分）上に層間絶縁膜１０７が残留することがある。
【００１２】
このため、次工程において、金属材料１０８を堆積した後にＲＴＡによってフルシリサイドゲート電極１０５を形成する際に、図１１（ｂ）に示すように、フルシリサイドゲート電極１０５のゲート幅が比較的小さくなる活性領域１０３Ｔ１上では、ゲート電極１０５Ａを構成していたシリコン材料の膜厚が厚いために、その一部が未反応のまま残留してシリサイド化が十分に行われないことがある。また、フルシリサイドゲート電極１０５のゲート幅が比較的大きくなる活性領域１０３Ｔ２上では、層間絶縁膜１０７が残留しているために、シリサイド化が全く起こらないことがある。
【００１３】
したがって、均一な組成を持つフルシリサイド化ゲート電極１０５を得ることができないため、ＭＩＳ型ＦＥＴにおけるしきい値電圧の変動及びバラツキが発生するという問題があった。
【００１４】
前記に鑑み、本発明の目的は、ゲート幅に依存することなく、均一な組成を持つＦＵＳＩ構造を有する半導体装置及びその製造方法を提供することである。
【課題を解決するための手段】
【００１５】
前記の目的を達成するため、本発明の一側面に係る半導体装置は、半導体基板上に第１のＭＩＳ型トランジスタを備えた半導体装置であって、第１のＭＩＳ型トランジスタは、半導体基板に互いに間隔をおいて形成された第１の活性領域及び第１のダミー活性領域と、半導体基板における第１の活性領域と第１のダミー活性領域との間に形成され、第１の活性領域及び第１のダミー活性領域の上面よりも低い位置に上面を有する第１の素子分離領域と、第１の活性領域上に形成された第１のゲート絶縁膜と、第１の素子分離領域、第１のゲート絶縁膜及び第１のダミー活性領域上に形成され、シリコン材料からなるゲート用シリコン膜が金属材料によってフルシリサイド化されてなる第１のフルシリサイドゲート電極とを備えている。
【００１６】
本発明の一側面に係る半導体装置によると、第１の活性領域と間隔をおいて第１のダミー活性領域が形成されていると共に、第１の素子分離領域の上面が第１の活性領域及び第１のダミー活性領域の上面よりも低くなっていることにより、第１の活性領域上のシリコン材料の膜厚を均一にすることができる。このため、第１の活性領域上のシリコン材料の膜厚と金属材料の膜厚との比率を一定とすることができ、シリコン材料からなるゲート用シリコン膜と金属材料との反応をほぼ一定とすることができる。これにより、均一な組成を持つ第１のフルシリサイドゲート電極が実現される。
【００１７】
本発明の一側面に係る半導体装置において、第１の活性領域と第１のダミー活性領域との間隔は、ゲート用シリコン膜の膜厚の２倍よりも小さいことが好ましい。
【００１８】
このようにすると、第１の活性領域と第１のダミー活性領域との間の第１の素子分離領域上に堆積されるゲート用シリコン膜に、シリコン材料と金属材料との反応を阻害する原因となる凹みが形成されることを防止できる。
【００１９】
本発明の一側面に係る半導体装置において、第１のフルシリサイドゲート電極のゲート長方向における第１のダミー活性領域の長さが、第１のフルシリサイドゲート電極のゲート長以上であって且つゲート長方向における第１の活性領域の長さ以下であることが、半導体装置の性能劣化の観点から好ましい。また、第１のフルシリサイドゲート電極のゲート長方向における第１のダミー活性領域の長さが、ゲート長方向における第１の活性領域の長さと等しい場合であってもよい。
【００２０】
本発明の一側面に係る半導体装置において、第１の素子分離領域の上面には、ゲート用シリコン膜のうちフルシリサイド化がなされなかった部分が残存していることが好ましい。
【００２１】
このように、シリコン材料の一部を残留させた場合には、第１のフルシリサイドゲート電極の半導体基板との容量値が小さくなるため、半導体装置の性能向上に寄与することができる。
【００２２】
本発明の一側面に係る半導体装置において、半導体基板上に第２のＭＩＳ型トランジスタをさらに備え、第２のＭＩＳ型トランジスタは、半導体基板に、第１の活性領域における第１のダミー活性領域が存在する側とは反対側に、第１の活性領域と間隔をおいて形成された第２の活性領域と、第２の活性領域と第１の活性領域との間に形成され、第１の活性領域、及び第２の活性領域の上面よりも低い位置に上面を有する第２の素子分離領域と、第２の活性領域の上に形成された第２のゲート絶縁膜と、第２の素子分離領域及び第２のゲート絶縁膜の上に、ゲート用シリコン膜が金属材料によってフルシリサイド化されてなると共に第１のフルシリサイドゲート電極と連続して形成され、第１のフルシリサイドゲート電極のゲート幅と異なるゲート幅を有する第２のフルシリサイドゲート電極とをさらに備えていることが好ましい。
【００２３】
このようにすると、第１のＭＩＳ型トランジスタ及び第２のＭＩＳ型トランジスタが形成される第１の活性領域及び第２の活性領域上で、堆積されるゲート用シリコン膜の膜厚を均一にすることができる。このため、第１及び第２のフルシリサイドゲート電極のゲート幅に依存することなく、均一な組成を持つ第１及び第２のフルシリサイドゲート電極が実現できる。したがって、しきい値電圧の変動及びバラツキが抑制された第１及び第２のＭＩＳ型トランジスタが実現される。
【００２４】
本発明の一側面に係る半導体装置において、第２の活性領域における第１の活性領域が存在する側とは反対側に、第２の活性領域と間隔をおいて形成された第２のダミー活性領域と、第２の活性領域と第２のダミー活性領域との間に形成され、第２の活性領域、及び第２のダミー活性領域の上面よりも低い位置に上面を有する第３の素子分離領域とをさらに備えることが好ましい。
【００２５】
このようにすると、第１及び第２のフルシリサイドゲート電極のゲート幅にかかわらず、より均一な組成を持つ第１及び第２のフルシリサイドゲート電極が実現できる。したがって、しきい値電圧の変動及びバラツキがより抑制された第１及び第２のＭＩＳ型トランジスタが実現される。
【００２６】
本発明の一側面に係る半導体装置において、第２の活性領域と第２のダミー活性領域との間隔は、ゲート用シリコン膜の膜厚の２倍よりも小さいことが好ましい。
【００２７】
このようにすると、第２の活性領域と第２のダミー活性領域との間の第３の素子分離領域上に堆積されるゲート用シリコン膜に、シリコン材料と金属材料との反応を阻害する原因となる凹みが形成されることを防止できる。
【００２８】
本発明の一側面に係る半導体装置において、第２のフルシリサイドゲート電極のゲート長方向における第２のダミー活性領域の長さが、第２のフルシリサイドゲート電極のゲート長以上であって且つゲート長方向における第２の活性領域の長さ以下であることが、半導体装置の性能劣化の観点から好ましい。また、第２のフルシリサイドゲート電極のゲート長方向における第２のダミー活性領域の長さが、ゲート長方向における第２の活性領域の長さと等しいことが好ましい。
【００２９】
本発明の一側面に係る半導体装置において、第２の素子分離領域の上面には、ゲート用シリコン膜のうちフルシリサイド化がなされなかった部分が残存していることが好ましい。
【００３０】
このように、シリコン材料の一部を残留させた場合には、第２のフルシリサイドゲート電極の半導体基板との容量値が小さくなるため、半導体装置の性能向上に寄与することができる。
【００３１】
本発明の一側面に係る半導体装置の製造方法は、半導体基板に互いに間隔をおいて第１の活性領域及び第１のダミー活性領域を形成する工程（ａ）と、半導体基板における第１の活性領域と第１のダミー活性領域との間に第１の素子分離領域を形成する工程（ｂ）と、第１の活性領域及び第１のダミー活性領域の上面位置よりも第１の素子分離領域の上面位置を低くする工程（ｃ）と、第１の活性領域上に第１のゲート絶縁膜を形成する工程（ｄ）と、第１の素子分離領域、第１のゲート絶縁膜及び第１のダミー活性領域上に、パターン化したシリコン材料からなるゲート用シリコン膜を形成する工程（ｅ）と、半導体基板の上にゲート用シリコン膜を覆うように層間絶縁膜を形成した後に、層間絶縁膜の平坦化処理により、ゲート用シリコン膜の上面を露出させる工程（ｆ）と、層間絶縁膜及びゲート用シリコン膜の露出部分の上に金属材料を形成する工程（ｇ）と、ゲート用シリコン膜を金属材料によってフルシリサイド化して、第１の活性領域上に第１のフルシリサイドゲート電極を形成する工程（ｈ）とを備える。
【００３２】
本発明の一側面に係る半導体装置の製造方法によると、第１の活性領域と間隔をおいて第１のダミー活性領域を形成すると共に、第１の素子分離領域の上面を第１の活性領域及び第１のダミー活性領域の上面よりも低くしていることにより、第１の活性領域上のゲート用シリコン膜の膜厚を均一にすることができる。このため、第１の活性領域上のゲート用シリコン膜の膜厚と金属材料の膜厚との比率を一定とすることができ、シリコン材からなるゲート用シリコン膜料と金属材料との反応をほぼ一定とすることができる。これにより、均一な組成を持つ第１のフルシリサイドゲート電極を製造することができる。
【００３３】
本発明の一側面に係る半導体装置の製造方法において、工程（ａ）は、第１の活性領域と第１のダミー活性領域との間隔が、ゲート用シリコン膜の膜厚の２倍よりも小さくなるように行うことが好ましい。
【００３４】
このようにすると、第１の活性領域と第１のダミー活性領域との間の第１の素子分離領域上に堆積するゲート用シリコン膜に、シリコン材料と金属材料との反応を阻害する原因となる凹みを形成することを防止できる。
【００３５】
本発明の一側面に係る半導体装置の製造方法において、工程（ａ）は、第１の活性領域における第１のダミー活性領域が存在する側とは反対側に、第１の活性領域と間隔をおいて第２の活性領域を形成する工程を含み、工程（ｂ）は、第１の活性領域と第２の活性領域との間に第２の素子分離領域を形成する工程を含み、工程（ｃ）は、第１の活性領域、及び第２の活性領域の上面位置よりも、第２の素子分離領域の上面位置を低くする工程を含み、工程（ｄ）は、第２の活性領域上に第２のゲート絶縁膜を形成する工程を含み、工程（ｅ）は、第２のゲート絶縁膜、及び第２の素子分離領域上に、ゲート用シリコン膜を形成する工程を含み、工程（ｇ）は、ゲート用シリコン膜を金属材料によってフルシリサイド化して、第２の活性領域上に、第１のフルシリサイドゲート電極のゲート幅と異なるゲート幅を有する第２のフルシリサイドゲート電極を形成する工程を含むことが好ましい。
【００３６】
このようにすると、第１のＭＩＳ型トランジスタ及び第２のＭＩＳ型トランジスタが形成される第１の活性領域及び第２の活性領域上で、堆積されるゲート用シリコン膜の膜厚を均一にすることができる。このため、第１及び第２のフルシリサイドゲート電極のゲート幅に依存することなく、均一な組成を持つ第１及び第２のフルシリサイドゲート電極を形成することができる。したがって、しきい値電圧の変動及びバラツキが抑制された第１及び第２のＭＩＳ型トランジスタを製造することができる。
【００３７】
本発明の一側面に係る半導体装置の製造方法において、工程（ａ）は、第２の活性領域における第１の活性領域が存在する側とは反対側に、第２の活性領域と間隔をおいて第２のダミー活性領域を形成する工程をさらに含み、工程（ｂ）は、第２の活性領域と第２のダミー活性領域との間に第３の素子分離領域を形成する工程をさらに含み、工程（ｃ）は、第２の活性領域、及び第２のダミー活性領域の上面位置よりも、第３の素子分離領域の上面位置を低くする工程をさらに含み、工程（ｅ）は、第２のダミー活性領域、及び第３の素子分離領域上に、ゲート用シリコン膜を形成する工程をさらに含むことが好ましい。
【００３８】
このようにすると、第１及び第２のフルシリサイドゲート電極のゲート幅に依存することなく、より均一な組成を持つ第１及び第２のフルシリサイドゲート電極を形成できる。したがって、しきい値電圧の変動及びバラツキがより抑制された第１及び第２のＭＩＳ型トランジスタを製造することができる。
【００３９】
本発明の一側面に係る半導体装置の製造方法において、工程（ａ）は、第２の活性領域と第２のダミー活性領域との間隔が、ゲート用シリコン膜の膜厚の２倍よりも小さくなるように行うことが好ましい。
【００４０】
このようにすると、第２の活性領域と第２のダミー活性領域との間の第３の素子分離領域上に堆積するゲート用シリコン膜に、シリコン材料と金属材料との反応を阻害する原因となる凹みを形成することを防止できる。
【００４１】
本発明の一側面に係る半導体装置の製造方法において、工程（ｈ）は、フルシリサイド化の際に、ゲート用シリコン膜の一部を金属材料と反応させずに残存させる工程を含むことが好ましい。
【００４２】
このように、シリコン材料の一部を残留させた場合には、第１又は第２のフルシリサイドゲート電極の半導体基板との容量値が小さくなるため、半導体装置の性能向上に寄与することができる。
【発明の効果】
【００４３】
本発明の半導体装置及びその製造方法によると、フルシリサイドゲート電極のゲート幅に依存することなく、均一な組成を有するフルシリサイドゲート電極が得られるため、しきい値電圧のバラツキを抑制することができる。
【発明を実施するための最良の形態】
【００４４】
以下に、本発明の一実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。
【００４５】
まず、本発明の一実施形態に係る半導体装置の構造について説明する。
【００４６】
図１は、本発明の一実施形態に係る半導体装置の構造を示す要部平面図である。
【００４７】
図１に示すように、例えばシリコンからなる半導体基板１の主面には、例えばシャロウトレンチ分離（shallow trench isolation）からなる素子分離領域２と、該素子分離領域２によって囲まれ、例えばｐウェル（図示せず）が形成された活性領域３Ｔ１及び活性領域３Ｔ２とが形成されており、該活性領域３Ｔ１（第２の活性領域に相当する）及び活性領域３Ｔ２（第１の活性領域に相当する）における上部にはｎ型のソースドレイン領域３ａが形成されている。さらに、半導体基板１の主面には、素子分離領域２によって囲まれ、該素子分離領域２を介して対向する活性領域３Ｔ２と間隔Ｓをあけて、例えばｐウェル（図示せず）が形成されたダミー活性領域（第１のダミー活性領域に相当する）４が形成されている（なお、活性領域３Ｔ２とダミー活性領域４との間に位置する素子分離領域２が、第１の素子分離領域に相当する）。ここで、活性領域３Ｔ２とダミー活性領域４との間隔Ｓは、後述のフルシリサイドゲート電極５を形成するためのシリコン材料からなるゲート用シリコン膜の堆積膜厚の２倍よりも小さい寸法としている。このようにすると、活性領域３Ｔ２とダミー活性領域４との間の素子分離領域２上に堆積されるゲート用シリコン膜に凹みが形成されることを防止できる。
【００４８】
さらに、半導体基板１上には、素子分離領域２を介して、活性領域３Ｔ１、活性領域３Ｔ２、及びダミー活性領域４を跨ぐように、シリコン材料からなるゲート用シリコン膜と金属材料との反応によって得られる（後述の製造方法で具体的に説明する）シリサイド材料からなるフルシリサイドゲート電極５が形成されており、該フルシリサイドゲート電極５の両側面には例えばシリコン窒化膜からなるサイドウォールスペーサ６が形成されている。このように、ゲート幅方向の間隔が狭い活性領域３Ｔ１上には、ゲート幅が狭い第１のＦＥＴ７が形成されており、ゲート幅方向の間隔が活性領域３Ｔ１よりも広い活性領域３Ｔ２上には、ゲート幅が第１のＦＥＴ７よりも広い第２のＦＥＴ８が形成されている。
【００４９】
ここで、ダミー活性領域４は、少なくとも、フルシリサイドゲート電極５と交差する領域を含む領域に配置することが好ましく、具体的には、ダミー活性領域４のゲート幅方向の長さｘは活性領域を形成可能な最小寸法以上とすると共に、ダミー活性領域４のゲート長方向の長さｙはフルシリサイドゲート電極５のゲート長と重ね合わせバラツキとを合算した値以上とすることがより好ましい。上記範囲から取り得る最小の領域にダミー活性領域４を形成すれば、半導体装置の性能劣化の観点から好ましい。なぜなら、ダミー活性領域４の領域が大きくなると、フルシリサイドゲート電極５及び配線（図示せず）の半導体基板１に対する容量値が大きくなり、半導体装置の性能を劣化させることがあるからである。
【００５０】
また、図２（ａ）に示すように、本発明の一実施形態に係る半導体装置の構造を示す要部断面図であって、図１におけるIIa-IIa線の断面図では、半導体基板１における素子分離領域２によって区画された活性領域３Ｔ１、活性領域３Ｔ２及びダミー活性領域４の上には、例えばＨｆＯ２  からなるゲート絶縁膜９が形成されている。ここで、素子分離領域２の上面は、活性領域３Ｔ１、活性領域３Ｔ２及びダミー活性領域４の上面（半導体基板１の上面）よりも低い。また、素子分離領域２及びゲート絶縁膜９の上には、素子分離領域２を介して、活性領域３Ｔ１、活性領域３Ｔ２及びダミー活性領域４を跨ぐように、フルシリサイドゲート電極５が形成されている（なお、活性領域３Ｔ１と活性領域３Ｔ２との間に位置する素子分離領域２が、第２の素子分離領域に相当する）。
【００５１】
また、上記図２（ａ）では、シリコン材料からなるゲート用シリコン膜と金属材料とが完全に反応して得られたフルシリサイドゲート電極５が形成された場合の構造を示しており、この場合、配線抵抗が小さくなるため、素子の性能向上に寄与する。しかしながら、例えば図２（ｂ）に示すように、ゲート用シリコン膜と金属材料との反応が完全に行われず、素子分離領域２上に未反応のゲート用シリコン膜１０を残留させている構造であってもよい。すなわち、素子分離領域２上に未反応のゲート用シリコン膜１０を残留させた場合であっても、素子分離領域２にはＦＥＴが存在しないため、素子分離領域２上のシリサイド材料の組成が活性領域３Ｔ１及び活性領域３Ｔ２上におけるフルシリサイドゲート電極５のシリサイド材料の組成と異なっても問題はない。その上、ゲート用シリコン膜１０を残留させた場合には、フルシリサイドゲート電極５の半導体基板１との容量値が小さくなるため、半導体装置の性能向上に寄与することにもでなる。
【００５２】
以上の構造を有する本実施形態に係る半導体装置よると、素子分離領域２の上面を活性領域３Ｔ１、活性領域３Ｔ２及びダミー活性領域４の上面よりも低くしていると共に、活性領域３Ｔ２と間隔Ｓをあけてダミー活性領域４を形成していることにより、上面が活性領域３Ｔ１及び活性領域３Ｔ２の上面よりも低い素子分離領域２上では、ゲート用シリコン膜にシリサイド化を阻害する原因となる凹みが形成されることを防ぐと共に、第１のＦＥＴ７及び第２のＦＥＴ８が形成される活性領域３Ｔ１及び活性領域３Ｔ２上では、堆積されるゲート用シリコン膜の膜厚を均一にすることができる。したがって、活性領域３Ｔ１及び活性領域３Ｔ２の平面的な大きさにかかわらず、言い換えると、フルシリサイドゲート電極５のゲート幅寸法にかかわらず、均一な組成を持つフルシリサイドゲート電極５を形成することができる。これにより、しきい値電圧の変動及びバラツキが抑制されたＦＥＴが実現される。
【００５３】
−変形例−
図３（ａ）及び（ｂ）は、本発明の一実施形態に係る半導体装置の構造の変形例を示す要部平面図である。
【００５４】
図３（ａ）及び（ｂ）に示す本変形例に係る半導体装置の構造では、ダミー活性領域４の形成位置が、図１に示した構造の場合と異なっており、その他の部分は図１に示した構造と同様である。
【００５５】
すなわち、図３（ａ）に示すように、素子分離領域２を介して活性領域３Ｔ２と間隔Ｓ１をあけて対向する位置にダミー活性領域４ａを備えると共に、素子分離領域２を介して活性領域３Ｔ１と間隔Ｓ２をあけて対向する位置にダミー活性領域４ｂ（第２のダミー活性領域に相当する）をさらに備える構造を採用してもよい。このようにすると、活性領域３Ｔ２に対向して設けたダミー活性領域４ａによる効果と同様の効果を、活性領域３Ｔ１に対向して設けたダミー活性領域４ｂによって得ることができる。なお、図３（ａ）では、ダミー活性領域４ａ、４ｂのゲート長方向における長さｙとして、活性領域３Ｔ１及び活性領域３Ｔ２のゲート長方向における長さと同じとして示しているが、ダミー活性領域４ａ、４ｂの長さｘ及びｙの範囲は、上述で説明した範囲であればよい。
【００５６】
また、上述のように、活性領域３Ｔ１及び活性領域３Ｔ２に対向してダミー活性領域４ａ、４ｂを設けることによる効果と同様の効果を得る目的で、図３（ｂ）に示すように、活性領域３Ｔ１及び活性領域３Ｔ２のそれぞれに対するゲート長方向の間隔Ｓ１、Ｓ２を満足するように、素子分離領域２の周囲の全体を覆うようにダミー活性領域４ｃを配置してもよい。なお、ダミー活性領域４の配置は上記の場合に限定されるものではなく、活性領域３Ｔ１及び活性領域３Ｔ２のそれぞれに対するゲート長方向の間隔Ｓ１、Ｓ２、上述したダミー活性領域４のゲート幅方向の長さｘ及びダミー活性領域４のゲート長方向の長さｙの値を満足すれば、他の配置であっても構わない。
【００５７】
以下に、本発明の一実施形態に係る半導体装置の製造方法について説明する。
【００５８】
以下で用いる図４（ａ）〜（ｃ）、図５（ａ）〜（ｃ）、図６（ａ）及び（ｂ）、並びに図７（ａ）〜（ｃ）は、本発明の一実施形態に係る半導体装置の製造方法を工程順に説明するための断面図又は平面図であって、図４（ａ）〜（ｃ）、図５（ａ）〜（ｃ）、及び図７（ａ）〜（ｃ）は、上述の図１におけるIIa-IIa線の断面に対応する断面で示した一連の工程断面図であり、図６（ａ）は平面図、図６（ｂ）は図６（ａ）のVIb-VIb線の工程断面図である。
【００５９】
まず、図４（ａ）に示すように、例えばシリコンからなる半導体基板１に、イオン注入法により、半導体基板１に例えばｐ型のウェル（図示せず）を形成した後に、半導体基板１上に保護酸化膜１１及び窒化膜１２を下からこの順に形成する。
【００６０】
次に、図４（ｂ）に示すように、後述の活性領域３Ｔ１、活性領域３Ｔ２及びダミー活性領域４を区画するためのレジスト１３を形成した後に、該レジスト１３をマスクに用いて、窒化膜１１、保護酸化膜１２をエッチングした後、半導体基板１を所望の深さまでエッチングして分離溝１Ａを形成する。この分離溝１Ａにより、活性領域３Ｔ１、活性領域３Ｔ２及びダミー活性領域４が区画される。なお、ダミー活性領域４については、少なくとも、後述のフルシリサイドゲート電極５と交差する領域を含む領域に配置することが好ましく、具体的には、ダミー活性領域４のゲート幅方向の長さｘは活性領域を形成可能な最小寸法以上とすると共に、ダミー活性領域４のゲート長方向の長さｙはフルシリサイドゲート電極５のゲート長と重ね合わせバラツキとを合算した値以上とすることがより好ましい。上記範囲から取り得る最小の領域にダミー活性領域４を形成すれば、半導体装置の性能劣化の観点から好ましい。なぜなら、ダミー活性領域４の領域が大きくなると、フルシリサイドゲート電極５及び配線（図示せず）の半導体基板１に対する容量値が大きくなり、半導体装置の性能を劣化させることがあるからである。但し、前述の図３（ａ）及び（ｂ）に示したように、ダミーゲート電極４を配置するようにしてもよい。
【００６１】
次に、図４（ｃ）に示すように、レジスト１３を除去した後に、例えばＣＶＤ法により、半導体基板１上の全面に分離絶縁膜を堆積した後に、ＣＭＰ法により、該分離絶縁膜を窒化膜１２の表面が露出するまで平坦化する。このようにして、分離溝１Ａ内に分離絶縁膜が埋め込まれた素子分離領域２を形成する。ここで、素子分離領域２における図示した間隔Ｓ、つまり、活性領域３Ｔ２とダミー活性領域４との間隔Ｓは、後述のフルシリサイドゲート電極５を形成するためのシリコン材料からなるゲート用シリコン膜の堆積膜厚の２倍よりも小さい寸法としている。このようにすると、活性領域３Ｔ２とダミー活性領域４との間の素子分離領域２上に堆積されるゲート用シリコン膜に凹みが形成されることを防止できる。本実施形態では、後述のようにゲート用シリコン膜１０を膜厚１００ｎｍで堆積しているため、間隔Ｓは１５０ｎｍとしている。
【００６２】
なお、以上では、一般的なＳＴＩ形成方法を示したが、他の方法、例えば保護酸化膜、ポリシリコン、及び窒化膜の積層とすることも可能である。また、素子分離領域２の形成方法についても、半導体基板１の表面を酸化した後に分離絶縁膜を堆積して積層構造とすることも可能であり、また、熱処理等を加えることもあるが、ここでは説明を省略している。
【００６３】
次に、図５（ａ）に示すように、例えば弗酸溶液を用いて、素子分離領域２の上面をエッチングする。ここでのエッチングは、エッチング後の素子分離領域２の上面が、活性領域３Ｔ１、活性領域３Ｔ２及びダミー活性領域４の上面である半導体基板１の上面よりも低くなるように行う。
【００６４】
次に、図５（ｂ）に示すように、例えばリン酸溶液を用いて、窒化膜１２を除去した後に、例えば弗酸溶液を用いて、保護酸化膜１１を除去する。これにより、活性領域３Ｔ１、活性領域３Ｔ２及びダミー活性領域４の上面を露出させる。
【００６５】
次に、図５（ｃ）に示すように、例えばＣＶＤ法により、活性領域３Ｔ１、活性領域３Ｔ２及びダミー活性領域４の上に、例えばＨｆＯ２  からなるゲート絶縁膜形成膜を形成する。続いて、例えばＣＶＤ法により、素子分離領域２及びゲート絶縁膜９の上に、例えば膜厚１００ｎｍのポリシリコン材料を堆積する。その後、リソグラフィー法を用いて、活性領域３Ｔ１、活性領域３Ｔ２及びダミー活性領域４を跨ぐゲート電極パターン形状を有するレジストパターン（図示せず）を形成した後に、該レジストパターンをマスクに用いて、ゲート絶縁膜形成膜及びポリシリコン材料をエッチングによりパターニングして、ゲート絶縁膜９及びゲート用シリコン膜１０を形成する。その後、レジストパターンを除去する。ここで、活性領域３Ｔ２とダミー活性領域４との間隔が、上述の通り間隔Ｓであり、つまり、ゲート用シリコン膜１０の膜厚の２倍より小さく、且つ、素子分離領域２の上面が半導体基板１の上面より下がっていることから、活性領域３Ｔ２とダミー活性領域４との間に存在している素子分離領域２上には、ゲート用シリコン膜１０により埋め込まれることになり、堆積されるゲート用シリコン膜１０にシリサイド化を阻害する原因となる凹みが形成されることなく、ゲート用シリコン膜１０の上面はほぼ平坦な形状となる。
【００６６】
次に、公知の方法により、ゲート用シリコン膜１０の両側面にサイドウォール６、活性領域３Ｔ１及び活性領域３Ｔ２におけるゲート用シリコン膜１０の両側方にｎ型のソースドレイン領域３ａを形成した後に、半導体基板１の全面にＣＶＤ法等を用いて例えばシリコン酸化膜よりなる層間絶縁膜１４を形成し、ＣＭＰ（chemical mechanical polishing）法を用いて、ゲート用シリコン膜１０の上面が露出するまで平坦化を行うことにより、図６（ａ）及び（ｂ）に示した構造が得られる。つまり、上述の通りゲート用シリコン膜１０の上面がほぼ平坦な形状であることから、層間絶縁膜１４を平坦化することにより、該図６（ａ）の平面図、及び（ｂ）の断面図（（ａ）のVIb-VIb線の断面図）に示すように、活性領域３Ｔ１、活性領域３Ｔ２及びダミー活性領域４の大きさに依存することなく、これらの領域上を跨ぐように形成されたゲート用シリコン膜１０の上面を露出させることができる。
【００６７】
なお、サイドウォール６及びソースドレイン領域３ａの形成は、例えば、ゲート用シリコン膜１０をマスクとする例えばｎ型不純物イオンのイオン注入により、活性領域３Ｔ１及び活性領域３Ｔ２におけるゲート用シリコン膜１０の両側方の領域にｎ型の浅いソースドレイン拡散層を形成し、その後、半導体基板１上の全面に亘ってＣＶＤ法等によりシリコン窒化膜を堆積した後に異方性エッチングを行って、ゲート用シリコン膜１０の両側面にサイドウォール６を形成する。続いて、サイドウォール６をマスクとする例えばｎ型不純物イオンのイオン注入を行って熱処理を加えることにより、活性領域３Ｔ１及び活性領域３Ｔ２におけるサイドウォール６の外側方の領域にｎ型の深いソースドレイン拡散層を形成する。このように、ｎ型の浅いソースドレイン拡散層及び深いソースドレイン拡散層によりｎ型のソースドレイン領域３ａが構成される。なお、浅いソースドレイン拡散層を形成する際に、ゲート用シリコン膜１０の両側面上にオフセットスペーサを形成し、ゲート用シリコン膜１０及びオフセットスペーサをマスクにしてイオン注入を行って形成しても良い。この場合、サイドウォール６は、ゲート用シリコン膜１０の側面上にオフセットスペーサを介して形成される。また、サイドウォール６は、例えばシリコン酸化膜とシリコン窒化膜との積層膜からなる場合であってもよい。
【００６８】
次に、図７（ａ）に示すように、例えばスパッタ法により、層間絶縁膜１４及び露出したゲート用シリコン膜１０の上に、例えば膜厚７０ｎｍのニッケル（Ｎｉ）からなる金属材料１５を堆積する。また、ここでは、金属材料１５の膜厚として、少なくとも活性領域３Ｔ１及び活性領域３Ｔ２上におけるゲート用シリコン膜１０の全てをシリサイド化させるだけの膜厚としている。
【００６９】
次に、図７（ｂ）に示すように、例えば高速熱処理（ＲＴＡ）法により、温度が４００℃の窒素雰囲気下で熱処理を行うことにより、金属材料１５とゲート用シリコン膜１０とのシリサイド化反応を起こして、フルシリサイドゲート電極５を形成する。これにより、活性領域３Ｔ１上には第１のＦＥＴ７が形成され、活性領域３Ｔ２上には第２のＦＥＴ８が形成される。なお、ソースドレイン領域３ａでは、層間絶縁膜１４が金属材料１５との間に介在するため、シリサイド化反応は起こらない。その後、選択エッチングにより、未反応の金属材料１５を除去する。なお、その後さらに、公知の方法により、層間絶縁膜、コンタクトプラグ、及びメタル配線などを形成する。
【００７０】
また、上記図７（ｂ）では、ゲート用シリコン膜１０と金属材料１４とが完全に反応して得られたフルシリサイドゲート電極５を形成した場合の構造を示したが、この場合、配線抵抗が小さくなるため、素子の性能向上に寄与する。しかしながら、例えば図７（ｃ）に示すように、ゲート用シリコン膜１０と金属材料１５との反応が完全に行われず、素子分離領域２上に未反応のゲート用シリコン膜１０を残留させている構造であってもよい。例えば、図７（ｃ）に示すように、素子分離領域２の上面が半導体基板１の上面から下がる量を例えば図５（ａ）に示した工程で大きくしたり、又は、例えば図７（ａ）の工程で素子分離領域２上のゲート用シリコン膜１０の全てがシリサイド化しない膜厚の金属材料１５を堆積するなどすることにより、素子分離領域２上のゲート用シリコン膜１０を残留させたり、組成の異なるフルシリサイドゲート電極５を形成してもよい。このような場合であっても、活性領域３Ｔ１及び活性領域３Ｔ２上におけるフルシリサイドゲート電極５の組成は、活性領域３Ｔ１及び活性領域３Ｔ２の大きさ（平面寸法）に依存することなく一定の組成となる。また、素子分離領域２にはＦＥＴが存在しないため、素子分離領域２上のシリサイド材料の組成が活性領域３Ｔ１及び活性領域３Ｔ２上におけるフルシリサイドゲート電極５のシリサイド材料の組成と異なっても問題はない。その上、ゲート用シリコン膜１０を残留させた場合には、フルシリサイドゲート電極５の半導体基板１との容量値が小さくなるため、半導体装置の性能向上に寄与することにもなる。
【００７１】
以上のように、本実施形態に係る半導体装置の製造方法によると、素子分離領域２の上面を活性領域３Ｔ１、活性領域３Ｔ２及びダミー活性領域４の上面よりも低く形成すると共に、活性領域３Ｔ２と間隔Ｓをあけてダミー活性領域４を形成していることにより、上面が活性領域３Ｔ１及び活性領域３Ｔ２の上面よりも低い素子分離領域２上では、堆積されるゲート用シリコン膜１０にシリサイド化を阻害する原因となる凹みが形成されることを防ぐと共に、第１のＦＥＴ７及び第２のＦＥＴ８が形成される活性領域３Ｔ１及び活性領域３Ｔ２上では、堆積されるゲート用シリコン膜１０の膜厚を均一にすることができる。したがって、活性領域３Ｔ１及び活性領域３Ｔ２の平面的な大きさにかかわらず、言い換えると、フルシリサイドゲート電極５のゲート幅寸法にかかわらず、均一な組成を持つフルシリサイドゲート電極５を形成することができる。これにより、１つの半導体基板１上に、互いに同一の組成を有し且つ均一な組成を有する第１のＦＥＴ７及び第２のＦＥＴ８を同時に形成することができる。このように、しきい値電圧の変動及びバラツキが抑制されたＦＥＴを形成することができる。
【００７２】
なお、以上の一実施形態では、説明の便宜上、第１のＦＥＴ７及び第２のＦＥＴ８が形成されている場合について説明したが、半導体基板１上にはさらに多くの素子が形成されている。また、第１のＦＥＴ７及び第２のＦＥＴ８の導電型は上述の例に限定されるものではなく、Ｎ型のＦＥＴ及びＰ型のＦＥＴのうちのいずれであってもよい。
【００７３】
また、ゲート絶縁膜９の材料として酸化ハフニウム（ＨｆＯ２ ）を用いた場合について説明したが、ＨｆＳｉＯ、ＨｆＳｉＯＮ、ＳｉＯ２ 、又はＳｉＯＮ等を用いることができる。また、金属材料１５としてニッケルを用いたが、チタン（Ｔｉ）、コバルト（Ｃｏ）、又は白金（Ｐｔ）等を用いてもよく、また、これらの化合物を用いてもよい。
【産業上の利用可能性】
【００７４】
本発明に係る半導体装置及びその製造方法は、ＦＵＳＩ化されたゲート電極を有する電界効果トランジスタを含む半導体装置及びその製造方法等に有用である。
【図面の簡単な説明】
【００７５】
【図１】本発明の一実施形態に係る半導体装置の構造を示す要部平面図である。
【図２】（ａ）は、本発明の一実施形態に係る半導体装置の構造を示す要部断面図であって、図１のIIa-IIa線に対応する断面であり、（ｂ）は、本発明の一実施形態に係る半導体装置の構造の変形例を示す要部断面図であって、図１のIIa-IIa線に対応する断面図である。
【図３】（ａ）及び（ｂ）は、本発明の一実施形態に係る半導体装置の構造の変形例を示す要部平面図である。
【図４】（ａ）〜（ｃ）は、本発明の一実施形態に係る半導体装置の製造方法を示す要部断面図である。
【図５】（ａ）〜（ｃ）は、本発明の一実施形態に係る半導体装置の製造方法を示す要部断面図である。
【図６】（ａ）及び（ｂ）は、本発明の一実施形態に係る半導体装置の製造方法を示す要部断面図である。
【図７】（ａ）〜（ｃ）は、本発明の一実施形態に係る半導体装置の製造方法を示す要部断面図である。
【図８】（ａ）〜（ｃ）は、従来の半導体装置の製造方法を示す要部断面図である。
【図９】（ａ）及び（ｂ）は、従来の半導体装置の製造方法を示す要部断面図である。
【図１０】従来の半導体装置の一般的な構造を示す要部断面図である。
【図１１】（ａ）及び（ｂ）は、本発明の課題を説明するための半導体装置の構造を示す要部断面図である。
【符号の説明】
【００７６】
１    半導体基板
１Ａ  分離溝
２    素子分離領域
３Ｔ１、３Ｔ２  活性領域
３ａ  ソースドレイン領域
４、４ａ、４ｂ、４ｃ    ダミー活性領域
５    フルシリサイドゲート電極
６    サイドウォールスペーサ
７    第１のＦＥＴ
８    第２のＦＥＴ
９    ゲート絶縁膜
１０  ゲート用シリコン膜
１１  保護酸化膜
１２  窒化膜
１３  レジストパターン
【図１】
2008085121.tif 000003
【図２】
2008085121.tif 000004
【図３】
2008085121.tif 000005
【図４】
2008085121.tif 000006
【図５】
2008085121.tif 000007
【図６】
2008085121.tif 000008
【図７】
2008085121.tif 000009
【図８】
2008085121.tif 000010
【図９】
2008085121.tif 000011
【図１０】
2008085121.tif 000012
【図１１】
2008085121.tif 000013