(57)【要約】【課題】高周波利得特性を向上させることができる電界効果トランジスタを得る。【解決手段】基板１０上に形成された能動層と、能動層上に離間して形成されたソース電極１及びドレイン電極３と、ソース電極１とドレイン電極３との間に形成されたゲート電極２と、能動層上に形成された第１層間膜２１と、ゲート電極２と接続され、ゲート電極２とドレイン電極３との間の領域の、第１層間膜２１上に配設された第１ＦＰ電極５と、第１層間膜２１上に形成された第２層間膜２２と、ソース電極１と接続され、第１ＦＰ電極６とドレイン電極３との間の領域の、第２層間膜２２上に配設された第２ＦＰ電極６とを備えたものである。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板上に形成された能動層と、
前記能動層上に離間して形成されたソース電極及びドレイン電極と、
前記ソース電極と前記ドレイン電極との間に形成されたゲート電極と、
前記能動層上に形成された第１層間絶縁膜と、
前記ゲート電極と接続され、前記ゲート電極と前記ドレイン電極との間の領域の、前記第１層間絶縁膜上に配設された第１のフィールドプレート電極と、
前記第１層間絶縁膜上に形成された第２層間絶縁膜と、
前記ソース電極と接続され、前記第１のフィールドプレート電極と前記ドレイン電極との間の領域の、前記第２層間絶縁膜上に配設された第２のフィールドプレート電極と
を備えたことを特徴とする電界効果トランジスタ。
【請求項２】
前記第２のフィールドプレート電極は、前記第１のフィールドプレート電極及び前記ドレイン電極とオーバーラップしないように配設されることを特徴とする請求項１記載の電界効果トランジスタ。
【請求項３】
前記第２のフィールドプレート電極は、該第２のフィールドプレート電極端と前記第１のフィールドプレート電極端との距離が０より大きく２．０μｍ以下であることを特徴とする請求項１又は２記載の電界効果トランジスタ。
【請求項４】
前記第２のフィールドプレート電極は、該第２のフィールドプレート電極端と前記ドレイン電極端との距離が２．０μｍ以上であることを特徴とする請求項３記載の電界効果トランジスタ。
【請求項５】
前記第２層間絶縁膜の膜厚は、窒化シリコン膜換算で１００ｎｍ以上４００ｎｍ以下であることを特徴とする請求項１〜４の何れかに記載の電界効果トランジスタ。
【請求項６】
前記第２層間絶縁膜上に形成された第３層間絶縁膜と、
前記ソース電極と接続され、前記第２のフィールドプレート電極と前記ドレイン電極との間の領域において、前記第３層間絶縁膜上に配設された第３のフィールドプレート電極と
を更に備えたことを特徴とする請求項１〜５の何れかに記載の電界効果トランジスタ。
【請求項７】
前記第３層間絶縁膜上に形成された第４層間絶縁膜と、
前記ソース電極と接続され、前記第３のフィールドプレート電極と前記ドレイン電極との間の領域において、前記第４層間絶縁膜上に配設された第４のフィールドプレート電極と
を更に備えたことを特徴とする請求項６記載の電界効果トランジスタ。
【請求項８】
前記第３のフィールドプレート電極は、該第３のフィールドプレート電極端と前記第２のフィールドプレート電極端との距離が０より大きく２．０μｍ以下であることを特徴とする請求項６又は７記載の電界効果トランジスタ。
【請求項９】
前記第４のフィールドプレート電極は、該第４のフィールドプレート電極端と前記第３のフィールドプレート電極端との距離が０より大きく２．０μｍ以下であることを特徴とする請求項７又は８記載の電界効果トランジスタ。
【請求項１０】
前記第２層間絶縁膜並びに前記第３層間絶縁膜及び／又は前記第４層間絶縁膜の膜厚の合算値は、窒化シリコン膜換算で１００ｎｍ以上４００ｎｍ以下であることを特徴とする請求項６〜９の何れかに記載の電界効果トランジスタ。
【請求項１１】
前記電界効果トランジスタは、前記能動層がＡｌＧａＮ／ＧａＮのヘテロ構造層を形成した高電子移動度トランジスタ（ＨＥＭＴ）であることを特徴とする請求項１〜１０の何れかに記載の電界効果トランジスタ。
【請求項１２】
前記電界効果トランジスタは、前記能動層がＧａＡｓから成るＧａＡｓ電界効果トランジスタであることを特徴とする請求項１〜１０の何れかに記載の電界効果トランジスタ。
【請求項１３】
前記電界効果トランジスタは、該電界効果トランジスタの構造がＭＩＳ型であることを特徴とする請求項１〜１０の何れかに記載の電界効果トランジスタ。
【請求項１４】
前記電界効果トランジスタは、該電界効果トランジスタの構造がＭＯＳ型であることを特徴とする請求項１〜１０の何れかに記載の電界効果トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、フィールドプレート電極を有する電界効果トランジスタに関するものである。
【背景技術】
【０００２】
電界効果トランジスタ（ＦＥＴ：Field effect transistor）のうち、高出力パワーＦＥＴでは、ドレイン端子に高電圧が印加されるため、一般的に、ゲート・ドレイン間のゲートリーク電流の低減、又はゲート耐圧向上が求められる。従来、これらに対する技術としては、ゲート電極とドレイン電極との間に電界制御電極を設けるものや（例えば、特許文献１参照）、ゲート電極が第１層間絶縁膜上でドレイン側へひさし状に延びているフィールドプレート（ＦＰ）電極構造（ＦＰ電極構造）とするもの（例えば、特許文献２参照）などにより、ゲート・ドレイン間の電界集中を緩和するものが開示されている。
【０００３】
また、第２層間絶縁膜上にさらにもうひとつ、ソース電極と接続されたフィールドプレート電極（以下、「ＳＦＰ電極」ともいう）を設けると、上記ＦＰ電極構造よりもさらにゲート・ドレイン間の電界集中が緩和され、このＳＦＰ電極効果によって、従来のＦＰ電極構造よりも動作電圧が増大し、出力電力密度を向上させるものが開示されている（例えば、非特許文献１、非特許文献２参照）。
【０００４】
また、上記ＳＦＰ電極を設けることにより、ゲート・ドレイン間の寄生容量（Ｃｇｄ）が低減し、高周波利得特性を向上させることが開示されている（例えば、非特許文献１参照）。
【０００５】
【特許文献１】特開２００４−２１４４７１号公報
【特許文献２】特開２００４−２００２４８号公報
【非特許文献１】R.Therrien et al., "A 36mm GaN-on-Si HFET Producing 368W at 60V with 70% Drain Efficiency" IEDM 2005 Tech. Digest 23.1
【非特許文献２】Y.Nanishi et al., "Development of AlGaN/GaN High Power and High Frequency HFETs under NEDO's Japanese National Project" CS MANTECH Conference, April 24-27, 2006 pp.45-48
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上述のように、従来のＳＦＰ電極を有する電界効果トランジスタは、ゲート・ドレイン間の電界集中が緩和され、出力電力密度を向上させることができる。さらに、上記非特許文献１でも記述されており、ＳＦＰ電極を設けることにより、ゲート・ドレイン間の寄生容量（Ｃｇｄ）が低減するため、高周波利得特性が向上する。このことは、発明者らの測定でもＣｇｄが約半減し、高周波利得が３ｄＢ向上した。
【０００７】
しかしながら、従来の電界効果トランジスタにおけるＳＦＰ電極は、ゲート電極及びＦＰ電極の上部に第２層間絶縁膜を介して配設されている。このＳＦＰ電極は、ソース電極に接続されているため、ゲート電極に接続されているＦＰ電極とは、第２層間絶縁膜厚でしか分離しておらず、ＦＥＴのゲート・ソース間容量（Ｃｇｓ）が増大し、ＦＥＴの高周波利得特性が低下する、という問題点があった。したがって、ゲート・ソース電極間容量（Ｃｇｓ）を減少させることができ、高周波利得特性を向上させることができる電界効果トランジスタが望まれていた。
【課題を解決するための手段】
【０００８】
本発明に係る電界効果トランジスタは、半導体基板上に形成された能動層と、前記能動層上に離間して形成されたソース電極及びドレイン電極と、前記ソース電極と前記ドレイン電極との間に形成されたゲート電極と、前記能動層上に形成された第１層間絶縁膜と、前記ゲート電極と接続され、前記ゲート電極と前記ドレイン電極との間の領域の、前記第１層間絶縁膜上に配設された第１のフィールドプレート電極と、前記第１層間絶縁膜上に形成された第２層間絶縁膜と、前記ソース電極と接続され、前記第１のフィールドプレート電極と前記ドレイン電極との間の領域の、前記第２層間絶縁膜上に配設された第２のフィールドプレート電極とを備えたものである。
【発明の効果】
【０００９】
本発明は、第１のフィールドプレート電極とドレイン電極との間の領域において、第２層間絶縁膜上に配設された第２のフィールドプレート電極とを備えたことにより、ゲート・ソース電極間容量（Ｃｇｓ）を減少させることができ、高周波利得特性を向上させることができる。
【発明を実施するための最良の形態】
【００１０】
実施の形態１．
以下、図を参照しながら本発明の実施の形態における電界効果トランジスタの構造を説明する。尚、各図は、各構成要素の形状、大きさ及び配置関係については、本発明が理解できる程度に概略的に示したものに過ぎない。また、以下、本発明の好適な構成例について説明するが、各構成要素の材質及び数値的条件などは、単なる好適例に過ぎない。従って、本発明は、以下の実施の形態に何ら限定されない。
【００１１】
本実施の形態１における電界効果トランジスタは、能動層がＡｌＧａＮ／ＧａＮのヘテロ構造からなる高電子移動度トランジスタ（ＨＥＭＴ：High speed mobility transistor：以下「ＧａＮ−ＨＥＭＴ」という）における構造について説明する。尚、本発明はこれに限らず、能動層がＧａＡｓから成るＧａＡｓ電界効果トランジスタでも良いし、その他の材質を用いても良い。また、ＭＩＳ型又はＭＯＳ型の電界効果トランジスタであっても良い。
【００１２】
図１は実施の形態１に係る電界効果トランジスタの構造を示す断面図である。図１において、実施の形態１に係る電界効果トランジスタは、ソース電極１、ゲート電極２、ドレイン電極３、第１のフィールドプレート電極である第１ＦＰ電極５、ＳＦＰ電極として第２のフィールドプレート電極である第２ＦＰ電極６、基板１０、バッファ層１１、ＧａＮチャネル１２、ＡｌＧａＮ電子供給層１３、第１層間絶縁膜である第１層間膜２１、第２層間絶縁膜である第２層間膜２１を備えている。
【００１３】
基板１０は、半絶縁性ＳｉＣ結晶からなり、この基板１０の主面にはバッファ層１１が形成されている。バッファ層１１は、例えばＡｌＮからなり、例えばＭＯＣＶＤ（metallorganic chemical vapor deposition）法を用いて、設計に応じた任意好適な厚みにより形成される。ＧａＮチャネル１２は、アンドープＧａＮからなり、例えばＭＯＣＶＤ法を用いて、バッファ層１１上に設計に応じた任意好適な厚みにより形成される。ＡｌＧａＮ電子供給層１３は、アンドープＡｌＧａＮからなり、例えばＭＯＣＶＤ法を用いて、ＧａＮチャネル１２上に成長されている。ＧａＮチャネル１２とＡｌＧａＮ電子供給層１３とにより能動層を形成する。
【００１４】
ＧａＮチャネル１２とＡｌＧａＮ電子供給層１３とのヘテロ界面においては、格子不整合により生じるピエゾ効果により、ヘテロ界面近傍のＧａＮチャネル１２に電子が誘起蓄積され、この電子により、２次元電子層が形成される。そして、ＡｌＧａＮ電子供給層１３上には、ＡｌＧａＮ電子供給層１３とオーミック接合したソース電極１及びドレイン電極３が互いに離間して設けられている。また、ソース電極１とドレイン電極３との間には、ソース電極１及びドレイン電極３と離間して、ＡｌＧａＮ電子供給層１３とショットキー接合したゲート電極２が設けられている。また、ゲート電極２は、ドレイン電極３側に庇状に張り出した第１ＦＰ電極５が一体形成されている。ＡｌＧａＮ電子供給層１３の表面は、例えばＳｉＮから成る第１層間膜２１で覆われており、第１ＦＰ電極５の直下にはこの第１層間膜２１が設けられる。
【００１５】
第１層間膜２１の上層には、例えばＳｉＮから成る第２層間膜２２が形成され、この第２層間膜２２により、ソース電極１、ゲート電極２、第１ＦＰ電極５及びドレイン電極３が覆われている。さらに、第２層間膜２２上の第１ＦＰ電極５とドレイン電極３との間の領域には、ソース電極１と接続される第２ＦＰ電極６が、第１ＦＰ電極５及びドレイン電極３とオーバーラップ（被覆）しないように配設されている。
【００１６】
図２は実施の形態１に係る電界効果トランジスタの構造を説明する上面図である。図２に示すように、第２ＦＰ電極６は、ゲート電極２及び第１ＦＰ電極５の先端を回り込み、配線層を介してソース電極１に接続される。尚、上述した図１は、図２におけるａ−ａ’断面を示したものである。
【００１７】
このような構成により本実施の形態においては、第２ＦＰ電極６をゲート電極２及び第１ＦＰ電極５から離れたゲート・ドレイン電極間に設置することにより、ゲート・ドレイン間の電界集中を緩和し、第２ＦＰ電極６によるゲート・ソース間容量（Ｃｇｓ）を低減させる。このような効果を奏する本実施の形態における各構成のデバイスディメンジョンについて次に詳述する。尚、以下の説明で、電極間の距離とは、基板１０表面に平行な方向（基板表面に対し水平方向）、即ち、上面から見た距離である。
【００１８】
再び図１において、第２ＦＰ電極６は、当該第２ＦＰ電極６の電極端と第１ＦＰ電極５の電極端との距離（以下、「SFP space」という）が、少なくとも０μｍより大きい距離に配置される。即ち、第２ＦＰ電極６は、第１ＦＰ電極５とオーバーラップ（被覆）していないことが重要である。更に、このSFP spaceは、２．０μｍ以下であることが望ましい。２．０μｍ以下が望ましい理由は、第１ＦＰ電極５及び第２ＦＰ電極６がないＦＥＴの遮断周波数が１２ＧＨｚであるため、SFP spaceを伸ばしても１２ＧＨｚ以上にはならないためである。
【００１９】
このSFP spaceは、ゲート・ドレイン電極間距離（Ｌｇｄ）に制約をうける。つまり、第２ＦＰ電極６のドレイン電極３側の電極端と、ドレイン電極３の電極端との距離が２．０μｍ以上あることが望ましい。これは第２ＦＰ電極６がソース電極１に接続されるためドレイン電極３に近づきすぎるとソース・ドレイン間電界により絶縁破壊してしまうためである。
【００２０】
以上のように、第２ＦＰ電極６は、当該電極と異なる電極に接続された第１ＦＰ電極５とは、基板表面に垂直な方向に重ならないように配置される。次に、第２ＦＰ電極６の垂直方向に対する配置について説明する。
【００２１】
まず、第２ＦＰ電極６の別層効果について説明する。
上述したように、第２ＦＰ電極６は、第１ＦＰ電極５と第２層間膜２２を介し、別層になっている。これは、第１ＦＰ電極５（ゲート接続）と第２ＦＰ電極６（ソース接続）とが別電位であるため、第２層間膜２２を介することで短絡することを防ぐためである。また、第２ＦＰ電極６が、第２層間膜２２上にある方が同一層にあるよりも電界集中が緩和されるためである。このような、第２ＦＰ電極６を第１ＦＰ電極５と別層に配置した場合における別層効果を図３により説明する。
【００２２】
図３は実施の形態１に係るＳＦＰ別層効果を示す図である。また、図３（ａ−１）は第２ＦＰ電極６（ＳＦＰ）を第１ＦＰ電極５と同層に配置した場合における電位分布計算結果を示す図、図３（ａ−２）は第２ＦＰ電極６（ＳＦＰ）を第１ＦＰ電極５と別層に配置した場合における電位分布計算結果を示す図、図３（ｂ−１）は第２ＦＰ電極６（ＳＦＰ）を第１ＦＰ電極５と同層に配置した場合の、表面より２５ｎｍの領域の電界強度分布を示す図、図３（ｂ−２）は第２ＦＰ電極６（ＳＦＰ）を第１ＦＰ電極５と別層に配置した場合の、表面より２５ｎｍの領域の電界強度分布を示す図である。
尚、図３においては、Ｖｄｓ＝１００Ｖ，Ｖｇ＝０Ｖとしており、表面（depth=0）をＡｌＧａＮ電子供給層１３上面としている。また、図３（ａ−１）及び（ａ−２）においては、能動層（図中のdepth>0）における電位分布を等電位線（１０Ｖ間隔）で示しており、等電位線の込み合っている領域が電界集中領域を示している。また、図３（ｂ−１）及び（ｂ−２）において、電界強度が１０6Ｖ／ｃｍのラインを点線で示している。
【００２３】
図３に示すように、第２ＦＰ電極６（ＳＦＰ）を第１ＦＰ電極５と同層に配置した場合に対し、第２ＦＰ電極６（ＳＦＰ）を第１ＦＰ電極５と別層、即ち第２層間膜２２上に配置することによって最大電界強度が低減し、ゲート・ドレイン間の電界集中を軽減することができる。
【００２４】
次に、第２層間膜２２の厚さによる電界集中緩和効果について説明する。
上記から、第２層間膜２２の厚さも電界集中緩和効果のパラメータとして関与している。シミュレーションの計算では、第２層間膜２２の厚さは、ＳｉＮ換算で１００ｎｍ〜４００ｎｍが有効である。薄すぎると別層効果がなくなり電界集中の緩和が施されず、厚すぎると第２ＦＰ電極６による電界集中緩和効果が薄れてしまう。尚、ＳｉＮ換算で１００ｎｍ以上とするのは、実績値である。ＳｉＮ換算で４００ｎｍ以下とするのはシミュレーション計算からの値を用いたものである。
このような第２層間膜２２の厚さによる電界集中緩和効果（ＳｉＮ厚効果）について図４により説明する。
【００２５】
図４は実施の形態１に係るＳｉＮ厚効果を示す図である。また、図４（ａ−１）は第２層間膜２２の厚さをＳｉＮ換算で４００ｎｍとした場合における電位分布計算結果を示す図、図４（ａ−２）は第２層間膜２２の厚さをＳｉＮ換算で２００ｎｍとした場合における電位分布計算結果を示す図、図４（ｂ−１）は第２層間膜２２の厚さをＳｉＮ換算で４００ｎｍとした場合の、表面より２５ｎｍの領域の電界強度分布を示す図、図４（ｂ−２）は第２層間膜２２の厚さをＳｉＮ換算で２００ｎｍとした場合の、表面より２５ｎｍの領域の電界強度分布を示す図である。
尚、図４においては、Ｖｄｓ＝１００Ｖ，Ｖｇ＝０Ｖとしており、表面（depth=0）をＡｌＧａＮ電子供給層１３上面としている。また、図４（ａ−１）及び（ａ−２）においては、能動層（図中のdepth>0）における電位分布を等電位線（１０Ｖ間隔）で示しており、等電位線の込み合っている領域が電界集中領域を示している。また、図４（ｂ−１）及び（ｂ−２）において、電界強度が１０6Ｖ／ｃｍのラインを点線で示している。
【００２６】
図４に示すように、第２層間膜２２の厚さをＳｉＮ換算で４００ｎｍとした場合でも電界集中の緩和の効果が確認できるが、第２層間膜２２の厚さをＳｉＮ換算で２００ｎｍとした場合を比較すると、その効果は低減している。このように第２層間膜２２の厚さをＳｉＮ換算で４００ｎｍとした場合に対し、第２層間膜２２の厚さをＳｉＮ換算で２００ｎｍとすることによって最大電界強度が低減し、ゲート・ドレイン間の電界集中を軽減することができる。
【００２７】
以上のことに鑑み、ＦＥＴディメンジョンの適切なデバイスディメンジョン例のひとつとして、本実施の形態１においては以下のようなデバイスディメンジョンとする。
【００２８】
ソース・ゲート電極間距離（Ｌｓｇ）：１．５μｍ
ゲート電極長（Ｌｇ）：０．７μｍ
第１ＦＰ電極長（庇部分）：０．９μｍ
SFP space長：１．０μｍ
第２ＦＰ電極長：１．０μｍ
ゲート・ドレイン電極間距離（Ｌｇｄ）：４．９μｍ
第２ＦＰ・ドレイン電極間距離：２．０μｍ
第１層間膜厚：１００ｎｍ（ＳｉＮ換算）
第２層間膜厚：２００ｎｍ（ＳｉＮ換算）
【００２９】
このようなデバイスディメンジョンにおける、第２ＦＰ電極６による電界集中緩和効果（ＳＦＰ効果）について図５により説明する。
【００３０】
図５は実施の形態１に係るＳＦＰ効果を示す図である。また、図５（ａ−１）は第２ＦＰ電極６（ＳＦＰ）を設けない場合における電位分布計算結果を示す図、図５（ａ−２）は第２ＦＰ電極６（ＳＦＰ）を設けた場合における電位分布計算結果を示す図、図５（ｂ−１）は第２ＦＰ電極６（ＳＦＰ）を設けない場合の、表面より２５ｎｍの領域の電界強度分布を示す図、図５（ｂ−２）は第２ＦＰ電極６（ＳＦＰ）を設けた場合の、表面より２５ｎｍの領域の電界強度分布を示す図である。
尚、図５においては、Ｖｄｓ＝１００Ｖ，Ｖｇ＝０Ｖとしており、表面（depth=0）をＡｌＧａＮ電子供給層１３上面としている。また、図５（ａ−１）及び（ａ−２）においては、能動層（図中のdepth>0）における電位分布を等電位線（１０Ｖ間隔）で示しており、等電位線の込み合っている領域が電界集中領域を示している。また、図５（ｂ−１）及び（ｂ−２）において、電界強度が１０6Ｖ／ｃｍのラインを点線で示している。
【００３１】
図５に示すように、第２ＦＰ電極６（ＳＦＰ）を設けない場合に対し、第２ＦＰ電極６（ＳＦＰ）を設けることによって最大電界強度が低減し、ゲート・ドレイン間の電界集中を軽減することができる。
【００３２】
次に、上記のような構成における、第２ＦＰ電極６のSFP spaceに対する遮断周波数特性について図６により説明する。
【００３３】
図６は実施の形態１に係るSFP spaceに対する遮断周波数特性を示す図である。尚、図６において、SFP spaceのマイナス領域は、第１ＦＰ電極５と第２ＦＰ電極６とがオーバーラップ（被覆）されていることを示し、SFP spaceのプラス領域は、第１ＦＰ電極５と第２ＦＰ電極６とがオーバーラップ（被覆）していないことを示している。
【００３４】
図６に示すように、本実施の形態１の寸法のＧａＮ―ＦＥＴの遮断周波数（Ｆｔ）を測定した結果、遮断周波数（Ｆｔ）は９．５ＧＨｚであった。尚、測定条件として、ＧａＮ−ＦＥＴの接続はコモンソースであり、電源電圧（Ｖｄｄ）は１０Ｖである。また、当該ＧａＮ−ＦＥＴのゲート幅（Ｗｇ）は１００μｍ（フィンガー長５０μｍ）である。
【００３５】
図６に示すように、従来構造における遮断周波数（Ｆｔ）は７．９ＧＨｚであり、SFP space距離を増加させることにより、ＦＥＴの遮断周波数が増加していることが分かる。このように、第２ＦＰ電極６を、第１ＦＰ電極５とオーバーラップ（被覆）しないように配置することにより、遮断周波数特性（Ｆｔ）が向上する。
【００３６】
尚、第２ＦＰ電極６がゲート電極２に接続されていると、寄生容量（Ｃｇｄ）が低減せずに高周波動作させたときの電力利得向上が得られないことが実験的に得られている。
【００３７】
以上のように本実施の形態１においては、第２ＦＰ電極６がゲート電極２及び第１ＦＰ電極５上にオーバーラップ（被覆）しないで設置されており、第１ＦＰ電極５はゲート接続、第２ＦＰ電極６はソース接続されており、第２ＦＰ電極６が第２層間膜２２を介してゲート電極２及び第１ＦＰ電極５と別層になっており、このときの第２層間膜２２の厚さは１００ｎｍ〜４００ｎｍが望ましく、第１ＦＰ電極５と第２ＦＰ電極６間の距離が少なくとも１００ｎｍ以上であるとき、ゲート・ドレイン間の電界集中を緩和させることができ、第２ＦＰ電極６によるゲート・ソース間容量（Ｃｇｓ）を低減させることができ、ＦＥＴの高周波利得特性を向上させることができる。これにより、従来技術の高出力パワー素子と比べて、高周波特性の良い電界効果トランジスタを提供できる。
【００３８】
実施の形態２．
上記実施の形態１では、第１ＦＰ電極５は、ゲート電極２と一体形成した場合を説明したが、本実施の形態２では、第１ＦＰ電極５がＦＥＴ外部の配線によってゲート電極２と接続されている例を示す。
【００３９】
図７は実施の形態２に係る電界効果トランジスタの構造を示す断面図である。図７に示すように、本実施の形態２における第１ＦＰ電極５は、ゲート電極２と離間して別個に形成し、配線層によりゲート電極２と接続される。この第１ＦＰ電極５は、ゲート電極２とドレイン電極３との間の領域において、第１層間膜２１上に配設される。また、第２ＦＰ電極６は、上記実施の形態１と同様に、第１ＦＰ電極５とドレイン電極３との間の領域に配設される。その他の構成及びデバイスディメンジョンは上記実施の形態１と同様である。
【００４０】
このような構成によっても、上記実施の形態１のＧａＮ−ＦＥＴと同様な遮断周波数（Ｆｔ）が得られ、上記実施の形態１と同様の効果を奏することができる。つまり、ゲート電極２と第１ＦＰ電極５とが同電位な電極であれば、実施の形態１と同じ効果を得ることができる。
【００４１】
実施の形態３．
上記実施の形態１では、第１ＦＰ電極５は、ゲート電極２と一体形成した場合を説明したが、本実施の形態３では、第１ＦＰ電極５がゲート電極２に被覆されて接続されている例を示す。
【００４２】
図８は実施の形態３に係る電界効果トランジスタの構造を示す断面図、図９は実施の形態３に係る電界効果トランジスタの構造を説明する上面図である。尚、図９は、図８におけるａ−ａ’断面を示したものである。図８及び図９において、本実施の形態３における第１ＦＰ電極５は、ゲート電極２と異なる金属種で形成されている。例えば、ゲート電極２にＮｉ／Ａｕ、第１ＦＰ電極５にＴｉ／Ｐｔ／Ａｕを用いる。そして、この第１ＦＰ電極５がゲート電極２に被覆されて接続されている。また、図に示すように、第１ＦＰ電極５は、ゲート電極２とドレイン電極３との間の領域において、第１層間膜２１上に配設される。また、第２ＦＰ電極６は、上記実施の形態１と同様に、第１ＦＰ電極５とドレイン電極３との間の領域に配設される。その他の構成及びデバイスディメンジョンは上記実施の形態１と同様である。
【００４３】
通常、ＧａＮ−ＨＥＭＴの場合は、ゲート電極２（ショットキーゲート電極）にＮｉ／Ａｕが用いられる。このＮｉ／Ａｕメタルは、第１層間膜２１上の密着性が低いので、上記実施の形態１のようにゲート電極２と第１ＦＰ電極５とを一体形成せずに、本実施の形態３のように、第１ＦＰ電極５にＴｉ／Ｐｔ／Ａｕを用いることで、第１層間膜２１上の密着性の向上を図ることができる。
【００４４】
このような構成によっても、上記実施の形態１のＧａＮ−ＦＥＴと同様な遮断周波数（Ｆｔ）が得られ、上記実施の形態１と同様の効果を奏することができる。
【００４５】
実施の形態４．
上記実施の形態１〜３では、ソース電極１に接続されるフィールドプレートとして第２ＦＰ電極６のみを用いたが、本実施の形態４では、第２ＦＰ電極６に加え、同じくソース接続の第３ＦＰ電極８、第４ＦＰ電極９（以下、第１〜第４ＦＰ電極を総称して「各ＦＰ電極」という）をそれぞれ絶縁層間膜を介して配設し、より電界集中を緩和して、高電圧動作を可能とする構成について説明する。
【００４６】
図１０は実施の形態４に係る電界効果トランジスタの構造を示す断面図である。図１０に示すように、上記実施の形態１〜３の構成に加え、第３層間絶縁膜である第３層間膜２３と、第３のフィールドプレート電極である第３ＦＰ電極８と、第４層間絶縁膜である第４層間膜２４と、第４のフィールドプレート電極である第４ＦＰ電極９とを更に備えている。
【００４７】
第３層間膜２３は、例えばＳｉＮから成り、第２層間膜２２の上層に形成される。この第３層間膜２３により、第２ＦＰ電極６が覆われており、第３層間膜２３上の第２ＦＰ電極６とドレイン電極３との間の領域には、ソース電極１と接続される第３ＦＰ電極８が、第２ＦＰ電極６及びドレイン電極３とオーバーラップ（被覆）しないように配設されている。
【００４８】
さらに、第３層間膜２３の上層には、例えばＳｉＮから成る第４層間膜２４が形成され、この第４層間膜２４により、第３ＦＰ電極８が覆われている。第４層間膜２４上の第３ＦＰ電極８とドレイン電極３との間の領域には、ソース電極１と接続される第４ＦＰ電極９が、第３ＦＰ電極８及びドレイン電極３とオーバーラップ（被覆）しないように配設されている。
【００４９】
また、第３ＦＰ電極８は、当該第３ＦＰ電極８の電極端と第２ＦＰ電極６の電極端との距離（SFP space）が、少なくとも０μｍより大きい距離に配置される。即ち、第３ＦＰ電極８は、第２ＦＰ電極６とオーバーラップ（被覆）していないことが重要である。更に、このSFP spaceは、２．０μｍ以下であることが望ましい。同様に第４ＦＰ電極９についても、当該第４ＦＰ電極９の電極端と第３ＦＰ電極８の電極端との距離（SFP space）が、少なくとも０μｍより大きい距離に配置される。更に、このSFP spaceは、２．０μｍ以下であることが望ましい。
【００５０】
本実施の形態４において、上述した実施の形態１〜３と同様に高周波利得特性を向上させるには、ゲート接続の第１ＦＰ電極５とソース接続の第２ＦＰ電極６が実施の形態１で示した配置位置の条件を満たしていることが要件となる。これは、ゲート・ソース間寄生容量（Ｃｇｓ）の増大要因が、この２電極間でしか発生しないためである。但し、これらの各ＦＰ電極の数は、ゲート・ドレイン電極間距離（Ｌｇｄ）に依存する。さらに層間膜の膜厚にも依存する。また、本実施の形態４においても各ＦＰ電極同士がオーバーラップ（被覆）しないことが電界集中を緩和する条件となる。
【００５１】
このように各ＦＰ電極がお互いにオーバーラップ（被覆）せず、上層にいくに従ってドレイン側に配置されたＳＦＰ電極の数が多くなれば、電界集中が緩和されるが、これはゲート・ドレイン電極間距離（Ｌｇｄ）と層間膜の厚さに依存する。そのため実施の形態１より類推できる範囲で依存性を示すと、各ＦＰ電極同士がオーバーラップせず、各ＦＰ電極同士の距離が０＜SFP space≦２．０μｍの範囲で、各層間膜のトータル厚が４００ｎｍ以下で、かつ、最もドレイン電極３側のＳＦＰ電極端とドレイン電極３の距離が２．０μｍ以上であるとき有効に働く。
【００５２】
このようなことから、本実施の形態４においては、第２層間膜２２並びに第３層間膜２３及び第４層間膜２４の膜厚の合算値は、ＳｉＮ膜換算で１００ｎｍ以上４００ｎｍ以下であることが望ましい。
【００５３】
以上のように本実施の形態４においては、上記実施の形態１の効果に加え、第３ＦＰ電極８及び第４ＦＰ電極９を備え、各ＦＰ電極がオーバーラップしないように配設することにより、より電界集中を緩和して、高電圧動作を可能とすることができる。
【図面の簡単な説明】
【００５４】
【図１】実施の形態１に係る電界効果トランジスタの構造を示す断面図である。
【図２】実施の形態１に係る電界効果トランジスタの構造を説明する上面図である。
【図３】実施の形態１に係るＳＦＰ別層効果を示す図である。
【図４】実施の形態１に係るＳｉＮ厚効果を示す図である。
【図５】実施の形態１に係るＳＦＰ効果を示す図である。
【図６】実施の形態１に係るSFP spaceに対する遮断周波数特性を示す図である。
【図７】実施の形態２に係る電界効果トランジスタの構造を示す断面図である。
【図８】実施の形態３に係る電界効果トランジスタの構造を示す断面図である。
【図９】実施の形態３に係る電界効果トランジスタの構造を説明する上面図である。
【図１０】実施の形態４に係る電界効果トランジスタの構造を示す断面図である。
【符号の説明】
【００５５】
１  ソース電極、２  ゲート電極、３  ドレイン電極、５  第１ＦＰ電極、６  第２ＦＰ電極、８  第３ＦＰ電極、９  第４ＦＰ電極、１０  基板、１１  バッファ層、１２  ＧａＮチャネル、１３  ＡｌＧａＮ電子供給層、２１  第１層間膜、２２  第２層間膜、２３  第３層間膜、２４  第４層間膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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