(57)【要約】【課題】耐圧特性を向上させる。【解決手段】半導体装置１０は、第１主表面２０ａに素子形成領域１１が設けられている半絶縁性の単結晶基板２０と、第１主表面上に設けられているバッファ層３０と、バッファ層上に設けられている絶縁性マスクパターン４０と、第１領域５０ａ及び第２領域５０ｂを有している電子キャリア走行層５０と、電子キャリア走行層上に設けられているバリア層６０と、第１及び第２領域外であるバリア層上に設けられているゲート電極７２と、第２領域上から境界面５２上を越えて第１領域上にまたがって設けられているドレイン電極７６と、ドレイン電極と対向させて設けられているソース電極７４とを具えている。【選択図】図１
2008159842.tif 000002
【特許請求の範囲】
【請求項１】
第１主表面及び当該第１主表面と対向する第２主表面を有しており、前記第１主表面に素子形成領域が設けられている半絶縁性の単結晶基板と、
前記第１主表面上に設けられているバッファ層と、
前記バッファ層上に設けられている絶縁性マスクパターンと、
前記絶縁性マスクパターン及び当該絶縁性マスクパターンから露出するバッファ層上を一体的に覆っている電子キャリア走行層であって、前記絶縁性マスクパターン上の領域内で境界面により区画される第１領域及び当該第１領域に隣接している第２領域を有している前記電子キャリア走行層と、
前記電子キャリア走行層上に設けられているバリア層と、
前記第１及び第２領域外である前記バリア層上であって、ゲート幅の延在方向が前記第１領域の端縁に沿うように設けられているゲート電極と、
前記ゲート電極と離間して前記バリア層上に設けられているドレイン電極であって、前記電子キャリア走行層の前記第２領域上から前記境界面上を越えて前記第１領域上にまたがって設けられている前記ドレイン電極と、
前記ゲート電極を挟んで前記ドレイン電極と離間して設けられているソース電極と
を具えていることを特徴とする半導体装置。
【請求項２】
前記ドレイン電極及び前記ソース電極は、前記バリア層を貫通して前記電子キャリア走行層の厚み内に至る溝部に設けられていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記単結晶基板は、シリコンカーバイド基板であることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記バッファ層は、窒化アルミニウム膜であることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記絶縁性マスクパターンは、シリコン酸化膜又はシリコン窒化膜のいずれかであることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記電子キャリア走行層はガリウム窒化膜であり、かつ前記バリア層はＡｌＧａＮ膜であることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記絶縁性マスクパターン直上の前記電子キャリア走行層の膜厚を、最大でも２μｍとすることを特徴とする請求項６に記載の半導体装置。
【請求項８】
第１主表面及び当該第１主表面と対向する第２主表面を有しており、前記第１主表面に複数の素子形成領域が設定されている半絶縁性の単結晶基板を準備する工程と、
前記単結晶基板の前記第１主面上に、バッファ層を形成する工程と、
前記バッファ層上に、絶縁性マスク層を形成する工程と、
前記絶縁性マスク層をパターニングして、絶縁性マスクパターンを形成する工程と、
前記絶縁性マスクパターン及び当該絶縁性マスクパターンから露出するバッファ層上を一体的に覆う電子キャリア走行層であって、選択横方向成長法により互いに異なる方向から成長させて、前記絶縁性マスクパターン上の領域内で境界面により区画される第１領域及び当該第１領域に隣接している第２領域を有する前記電子キャリア走行層を形成する工程と、
前記電子キャリア走行層上に、バリア層を形成する工程と、
素子分離領域を形成して、複数の前記素子形成領域同士を電気的に分離する工程と、
前記第１及び第２領域外である前記バリア層上であって、ゲート幅の延在方向が前記第１領域の端縁に沿うように、ゲート電極を形成する工程と、
前記ゲート電極と離間して前記バリア層上に設けられているドレイン電極であって、前記電子キャリア走行層の前記第２領域上から前記境界面上を越えて前記第１領域上にまたがって設けられている前記ドレイン電極、及び前記ゲート電極を挟んで前記ドレイン電極と離間して設けられているソース電極を形成する工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項９】
前記ドレイン電極及び前記ソース電極を形成する工程は、前記バリア層を貫通して前記電子キャリア走行層の厚み内に至る溝部を形成し、当該溝部内に形成する工程であることを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記バッファ層を、窒化アルミニウム膜として形成することを特徴とする請求項８又は９に記載の半導体装置の製造方法。
【請求項１１】
前記絶縁性マスクパターンを、シリコン酸化膜又はシリコン窒化膜のいずれかとして形成することを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記電子キャリア走行層をガリウム窒化膜とし、かつ前記バリア層をＡｌＧａＮ膜として形成することを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記絶縁性マスクパターン直上の前記電子キャリア走行層の膜厚を、最大でも２μｍとして形成することを特徴とする請求項１２に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置及びその製造方法に関し、特により高い耐圧特性又は逆耐圧特性を実現できる構成を有する電界効果型半導体トランジスタ及びその製造方法に関する。
【背景技術】
【０００２】
従来、ＧａＮ−ＨＥＭＴといったＧａＮ系電界効果型半導体トランジスタの製造工程において、大口径のＧａＮ単結晶基板の入手が困難であるといった種々の制約から、ＧａＡｓ基板といったＧａＮとは異なる材料の単結晶基板表面上にバッファ層として例えばＧａＮ単結晶層を形成し、このバッファ層上に、さらにＧａＮ層をエピタキシャル成長させて積層している。
【０００３】
しかしながら、このようなバッファ層には、格子不整合に起因する欠陥である、いわゆる貫通転位が発生してしまう。
【０００４】
バッファ層に生じる貫通転位は、その直上に形成される例えばＧａＮ層に不可避的に伝播してしまう。
【０００５】
この貫通転位に起因する電界効果型半導体トランジスタの耐圧特性の低下を防止するために、ＧａＮ層を選択横方向成長（ＥＬＯ：Ｅｐｉｔａｘｉａｌ  Ｌａｔｅｒａｌ  Ｏｖｅｒ−ｇｒｏｗｔｈ）法により形成するＧａＮ系電界効果型半導体トランジスタの製造方法が知られている（例えば特許文献１参照。）。
【０００６】
また、保護膜形成に際してＣａｔ−ＣＶＤ（Ｃａｔａｌｙｔｉｃ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を適用することにより、半導体／保護膜界面のトラップを減少させて電流コラプスを抑制し高耐圧化を実現したいわゆるＧａＮ−ＨＥＭＴ（高電子移動度トランジスタ）が知られている（例えば非特許文献１参照。）。
【０００７】
さらに、フィールドモジュレーティングプレート（ＦＰ）を具えるＧａＡｓ  ＭＥＳＦＥＴが知られている（例えば非特許文献２参照。）。この非特許文献２には、ゲート電極とドレイン電極との間の電界集中分布は、よりドレイン側で密となり、ゲート電極直下にはさほど電界集中がみられないことが記載されている。
【０００８】
さらにまた、選択横方向成長法により、転位密度がより低減されたＧａＮ膜を形成する成膜方法が知られている（例えば非特許文献３参照。）。この非特許文献３には、選択横方向成長により、異なる２方向から成長した膜が合わさって形成される境界面に、結晶のｃ軸が１°程度の傾きを持った小傾角粒界が形成されることが記載されている。
【特許文献１】特開２００１−２３０４１０号公報
【非特許文献１】応用電子物性分科会会誌、第１２巻、第１号、４〜８頁
【非特許文献２】Y. Hori, M. Kuzuhara and M. Mizuta: Extended Abstracts of 1998 Int. Conf. on SSDM pp. 394-395
【非特許文献３】応用物理、第６８巻、第７号、７７４〜７７９頁（１９９８）
【発明の開示】
【発明が解決しようとする課題】
【０００９】
例えば、上述した特許文献１が開示する半導体装置の構成によれば、シリコン酸化膜からなるマスクの直上にトランジスタのゲート電極が設けられている。
【００１０】
このようなマスク上にＧａＮ層を選択横方向成長法により形成すれば、非特許文献３が開示するように異なる２方向から成長した膜が合わさって形成される境界面に、結晶のｃ軸が１°程度の傾きを持った小傾角粒界が形成されるため、この小傾角粒界を挟んでソース電極とドレイン電極が存在していると、これらの間のシートキャリアが存在している領域が小傾角領域に分断されて電子キャリアの走行が妨げられてしまう。
【００１１】
また、この場合に、特に小傾角粒界上にゲート電極が設けられている場合には、リーク電流が増大してトランジスタの制御性が損なわれるおそれがある。
【００１２】
ここで、非特許文献２の開示によれば、電界集中分布はよりドレイン側で密になることが明らかであることからゲート電極の直下にマスクを存在させる必要はないことがわかる。
【課題を解決するための手段】
【００１３】
上述した問題点を解決するために、この発明の半導体装置は、下記のような構成上の特徴を有している。
【００１４】
すなわち、この発明の半導体装置は、第１主表面及びこの第１主表面と対向する第２主表面を有しており、第１主表面に素子形成領域が設けられている半絶縁性の単結晶基板と、第１主表面上に設けられているバッファ層と、バッファ層上に設けられている絶縁性マスクパターンと、絶縁性マスクパターン及びこの絶縁性マスクパターンから露出するバッファ層上を一体的に覆っている電子キャリア走行層であって、絶縁性マスクパターン上の領域内で境界面により区画される第１領域及びこの第１領域に隣接している第２領域を有している電子キャリア走行層と、電子キャリア走行層上に設けられているバリア層と、第１及び第２領域外であるバリア層上であって、ゲート幅の延在方向が第１領域の端縁に沿うように設けられているゲート電極と、ゲート電極と離間してバリア層上に設けられているドレイン電極であって、電子キャリア走行層の第２領域上から境界面上を越えて第１領域上にまたがって設けられているドレイン電極と、ゲート電極を挟んでドレイン電極と離間して設けられているソース電極とを具えている。
【００１５】
ドレイン電極及びソース電極は、好ましくはバリア層を貫通して電子キャリア走行層の厚み内に至る溝部に設けるのがよい。
【００１６】
このようにすれば、ソース電極及びドレイン電極が、シートキャリアに直接的に接触することになるため、接触抵抗をより低減することができる。結果として、最高動作周波数をより大きくすることができる。
【００１７】
単結晶基板は、好ましくは例えばシリコンカーバイド基板とするのがよい。
【００１８】
バッファ層は、好ましくは例えば窒化アルミニウム膜とするのがよい。
【００１９】
絶縁性マスクパターンは、好ましくは例えばシリコン酸化膜又はシリコン窒化膜のいずれかとするのがよい。
【００２０】
電子キャリア走行層は、好ましくは例えばガリウム窒化膜であり、かつバリア層は好ましくは例えばＡｌＧａＮ膜とするのがよい。
【００２１】
絶縁性マスクパターン直上の前記電子キャリア走行層の膜厚は、最大でも２μｍとするのがよい。
【００２２】
このようにすれば、抵抗値をより上げることができるため、半導体装置の耐圧をより向上させることができる。
【００２３】
また、この発明の半導体装置の製造方法の主要工程は下記の通りである。
【００２４】
すなわち製造方法は、第１主表面及び当該第１主表面と対向する第２主表面を有しており、第１主表面に複数の素子形成領域が設定されている半絶縁性の単結晶基板を準備する工程と、単結晶基板の前記第１主面上に、バッファ層を形成する工程と、バッファ層上に、絶縁性マスク層を形成する工程と、絶縁性マスク層をパターニングして、絶縁性マスクパターンを形成する工程と、絶縁性マスクパターン及びこの絶縁性マスクパターンから露出するバッファ層上を一体的に覆う電子キャリア走行層であって、選択横方向成長法により互いに異なる方向から成長させて、絶縁性マスクパターン上の領域内で境界面により区画される第１領域及びこの第１領域に隣接している第２領域を有する電子キャリア走行層を形成する工程と、電子キャリア走行層上に、バリア層を形成する工程と、素子分離領域を形成して、複数の素子形成領域同士を電気的に分離する工程と、第１及び第２領域外であるバリア層上であって、ゲート幅の延在方向が第１領域の端縁に沿うように、ゲート電極を形成する工程と、ゲート電極と離間してバリア層上に設けられているドレイン電極であって、電子キャリア走行層の第２領域上から境界面上を越えて第１領域上にまたがって設けられているドレイン電極、及びゲート電極を挟んでドレイン電極と離間して設けられているソース電極を形成する工程とを含んでいる。
【００２５】
ドレイン電極及びソース電極を形成する工程は、バリア層を貫通して電子キャリア走行層の厚み内に至る溝部を形成し、この溝部内に形成する工程とするのがよい。
【００２６】
バッファ層は、好ましくは例えば窒化アルミニウム膜として形成するのがよい。
【００２７】
絶縁性マスクパターンは、好ましくは例えばシリコン酸化膜又はシリコン窒化膜のいずれかとして形成するのがよい。
【００２８】
電子キャリア走行層は好ましくは例えばガリウム窒化膜とし、かつバリア層は好ましくは例えばＡｌＧａＮ膜として形成するのがよい。
【００２９】
絶縁性マスクパターン直上の電子キャリア走行層の膜厚は、最大でも２μｍとして形成するのがよい。
【発明の効果】
【００３０】
この発明の半導体装置の構成によれば、ゲート電極の配置を絶縁性マスクパターンの直上領域外としている、すなわちゲート電極が小傾角粒界上に存在しないため、リーク電流の増大といったトランジスタの電気的特性の低下を効果的に防止することができる。
【００３１】
また、この発明の半導体装置の構成によれば、ドレイン電極が小傾角粒界をまたいでゲート電極と対向しているため、シートキャリアの存在領域が小傾角粒界により分断されない。従って、電気的特性をより向上させることができる。
【００３２】
この発明の半導体装置は、これらの構成が相俟って、極めて高い耐圧特性を実現することができる。
【００３３】
また、この発明の半導体装置の製造方法によれば、上述した構成を有し、及び上述した作用効果を奏する半導体装置をより効率的に製造することができる。
【発明を実施するための最良の形態】
【００３４】
以下、図面を参照して、この発明の実施形態につき説明する。なお、図面には、この発明が理解できる程度に各構成成分の形状、大きさ及び配置関係が概略的に示されているに過ぎず、これによりこの発明が特に限定されるものではない。また、以下の説明において、特定の材料、条件及び数値条件等を用いることがあるが、これらは好適例の一つに過ぎず、従って、何らこれらに限定されない。また、以下の説明に用いる各図において同様の構成成分については、同一の符号を付して示し、その重複する説明を省略する場合もあることを理解されたい。
【００３５】
（第１の実施の形態）
１．半導体装置の構成例
図１を参照して、この例の半導体装置の実施形態につき説明する。
【００３６】
図１（Ａ）は半導体装置の構成を説明するための上面からみた概略的な平面図であり、図１（Ｂ）は図１（Ａ）のＩ−Ｉ’一点鎖線に対応する位置で切断した切断面を示す概略図である。
【００３７】
この発明の半導体装置、すなわちトランジスタは、ゲート電極が絶縁性マスクパターンの直上を避けて配置されている構成、及びドレイン電極がドレイン電極とソース電極との間に小傾角粒界が非存在となるよう配置されている点に特徴を有している。
【００３８】
以下に、この発明のトランジスタとして高電子移動度トランジスタの構成例を説明する。本発明はこれに限定されず、例えばＭＥＳＦＥＴ（Metal Semiconductor Field Effect Transistor）、及びゲート電極がｐｎ接合を有するＪＦＥＴ（Junction Field Effect Transistor）といったトランジスタに適用することもできる。
【００３９】
図１（Ａ）及び（Ｂ）に示すように、この発明の半導体装置１０は、単結晶基板２０を含んでいる。この単結晶基板２０としては、好ましくは例えば半絶縁性のシリコンカーバイド（ＳｉＣ）基板を用いるのがよい。
【００４０】
単結晶基板２０は、平行平板状であって、第１主表面２０ａ及びこの第１主表面２０ａと対向する第２主表面２０ｂを有している。
【００４１】
この第１主表面２０ａ側には、この例では、トランジスタである機能素子が作り込まれる長方形状の素子形成領域１１が設定されている。
【００４２】
この素子形成領域１１を含む第１主表面全面上には、バッファ層３０が設けられている。この例ではバッファ層３０を窒化アルミニウム（ＡｌＮ）膜としてある。
【００４３】
窒化アルミニウム膜は、例えば窒化ガリウム（ＧａＮ）のバンドギャップ（約３．４ｅＶ程度）と比較して、より大きなバンドギャップ（約６．２ｅＶ程度）を有している。
【００４４】
従って、バッファ層３０として窒化アルミニウム膜を用いれば、リーク電流の発生をより効果的に防止することができる。
【００４５】
このバッファ層３０上には、絶縁性マスクパターン４０が設けられている。絶縁性マスクパターン４０は、素子形成領域１１内に設けられている。この例では絶縁性マスクパターンは、長方形状のパターンとして設けられている。
【００４６】
この絶縁性マスクパターン４０としては、好ましくは例えばシリコン酸化膜又はシリコン窒化膜のいずれかとするのがよい。
【００４７】
絶縁性マスクパターン４０及びこの絶縁性マスクパターン４０から露出するバッファ層３０上には、これらを一体的に覆っている電子キャリア走行層５０が設けられている。
【００４８】
電子キャリア走行層５０は、好ましくは例えば窒化ガリウム膜として構成するのがよい。
【００４９】
この電子キャリア走行層５０は、絶縁性マスクパターン４０直上の膜厚を、最大でも２μｍとして設けるのがよい。
【００５０】
このように電子キャリア走行層５０の膜厚をより薄く構成すれば、抵抗値をより上げることができるため、トランジスタの耐圧をより向上させることができる。
【００５１】
詳細は後述するが、電子キャリア走行層５０は、電子キャリア走行層５０の製造方法に起因して、絶縁性マスクパターン４０直上の領域内で少なくとも２つの領域、すなわち第１領域５０ａ及びこの第１領域５０ａに隣接している第２領域５０ｂに境界面５２により不可避的に区画されることとなる。
【００５２】
この境界面５２は、電子キャリア走行層５０の製造方法に起因して、ＧａＮの単位格子のｃ軸が１°程度の小さい角度で傾いた、いわゆる小傾角粒界が生じている部分である。
【００５３】
すなわち、小傾角粒界は、絶縁性マスクパターン４０上に線状に生じて境界面５２を構成している。
【００５４】
電子キャリア走行層５０上には、露出面全面を覆っているバリア層６０が設けられている。
【００５５】
このバリア層６０は、従来公知の任意好適な構成とすることができるが、好ましく例えばＡｌＧａＮ膜として構成するのがよい。
【００５６】
このとき、ＡｌＧａＮ膜は、好ましくは例えばＡｌ0.25Ｇａ0.75Ｎ膜とすればよいが、Ａｌ組成は０．３以上とすることもできる。
【００５７】
また、このバリア層６０は、例えばシリコン（Ｓｉ）をドープしたドープ層とすることもできる。
【００５８】
この場合には、好ましくは例えばシリコンを１×１０18ions／ｃｍ3程度の濃度でドーピングするのがよい。
【００５９】
さらに、バリア層６０は、このようなドープ層とアンドープ層との積層構造としてもよい。
【００６０】
なお、既に説明した電子キャリア走行層５０の境界面５２は、バリア層６０にも至っている。
【００６１】
この発明の半導体装置１０は、複数の素子形成領域１１を含んでいる。複数の隣接する素子形成領域１１同士は、素子形成領域１１内に至ってこれを囲む素子分離領域８０により、互いに電気的に分離されている。
【００６２】
バリア層６０上には、ゲート電極７２が設けられている。ゲート電極７２は、この例では直線状に延在する棒状の形状を有していて、図面の紙面上下方向にゲート幅方向が延在している。
【００６３】
ゲート電極７２は、電子キャリア走行層５０の第１領域５０ａ及び第２領域５０ｂの直上外に設けられている。
【００６４】
ゲート電極７２は、従来公知の任意好適な形状及び構成とすることができるが、好ましくは例えば、ニッケル（Ｎｉ）及び金（Ａｕ）をこの順に積層する積層構造とするのがよい。
【００６５】
ゲート電極７２は、例えば窒化アルミニウム（ＡｌＮ）といった絶縁膜を挟んで構成されるいわゆるＭＩＳ（Metal Insulator Semiconductor）とすることもできる。
【００６６】
この例では、ゲート電極７２は、ゲート幅の延在方向が第１領域５０ａの端縁に沿った方向となるように、設けられている。
【００６７】
ゲート電極７２は、絶縁性マスクパターン４０と、上面側から見たときに全部はもとより部分的にも重ならない位置に、すなわちゲート電極７２の真下の領域外に絶縁性マスクパターン４０が存在するように設けられている。
【００６８】
よって、ゲート電極７２の直下には、境界面５２が存在していないため、境界面５２に起因するリーク電流の増大を効果的に防止することができる。
【００６９】
バリア層６０上には、このゲート電極７２と離間して対向させて、ドレイン電極７６が設けられている。
【００７０】
このドレイン電極７６は、絶縁性マスクパターン４０が存在する側、すなわち境界面５２が存在する側に設けられている。
【００７１】
ドレイン電極７６は、電子キャリア走行層５０の第２領域５０ｂ上から境界面５２上を越えて第１領域５０ａ上に至って、すなわちこれら第１領域５０ａ上及び第２領域５０ｂ上にまたがって設けられている。
【００７２】
ソース電極７４は、ゲート電極７２を挟んでドレイン電極７６と離間させて設けられている。すなわち、ソース電極７４はゲート電極７２のドレイン電極７６が対向するゲート幅を形成する側面とは反対側の側面に対向させて設けられている。
【００７３】
この発明のトランジスタは、同一基板上に複数が集積されている。これら複数のトランジスタは、素子分離領域８０により、互いに電気的に分離されている。
【００７４】
素子分離領域８０は、従来公知の任意好適な構成とすることができるが、好ましくは例えば図示例のように、複数のトランジスタ同士を、例えばアルゴン（Ａｒ）が注入されているイオン注入領域として互いに電気的に分離するのがよい。
【００７５】
この例では、素子分離領域８０は、バリア層６０の表面から電子キャリア走行層５０の厚みの途中にまで至る深さで設けられている。
【００７６】
素子分離領域８０は、例えばメサ構造により、構造的に分離する構成といった図示例とは異なる構成とすることもできる。
【００７７】
この発明の構成を適用して好適なトランジスタのサイズは、所期の電気的特性、適用されるテクノロジーノードに応じて任意好適なものとすることができる。
【００７８】
ここで、図１（Ａ）を参照して、上述したこの発明のトランジスタのサイズを現時点での一般的な技術水準として例示すると、ゲート電極長Ｌｇは１μｍ程度である。ゲート電極−ドレイン電極間距離Ｌｇｄは５μｍ程度である。ソース電極−ゲート電極間距離Ｌｓｇは５μｍ程度である。ソース電極長Ｌｓ及びドレイン電極長Ｌｄはいずれも５μｍ程度である。これら各電極の幅（図面の上下方向の長さ）は１００μｍ程度である。
【００７９】
なお、ゲート電極長Ｌｇは１μｍ以下としてもよい。また、各電極の幅、すなわち図面の上下方向に延在する長さの全長は２００μｍ程度とすることもできる。
【００８０】
上述した構成を具えるこの発明のトランジスタは、特に高い逆耐圧特性を有している。よって、この発明の半導体装置は、高耐圧特性が要求される、例えば電力用の高出力スイッチング素子又は大電力高周波素子といった用途に適用して好適である。
【００８１】
２．製造方法例
次に図２、図３、図４、図５、図６及び図７を参照して、この例の半導体装置の製造方法につき説明する。
【００８２】
図２は、既に説明した図１（Ａ）及び（Ｂ）に対応する構成成分に着目した部分を概略的に示す製造工程図である。
【００８３】
図３から図７は、図２に続く、一連の製造工程を概略的に示す工程図である。
【００８４】
以下に説明する各工程は、ウエハレベルで進行するが、特徴部分の理解を容易にするためにその一部分のみに注目して説明する。
【００８５】
図２（Ａ）及び（Ｂ）に示すように、まず、半絶縁性の単結晶基板２０を準備する。単結晶基板２０は、好ましくは例えばシリコンカーバイド基板とするのがよい。
【００８６】
この単結晶基板２０は、第１主表面２０ａ及びこの第１主表面２０ａと対向する第２主表面２０ｂを有している。
【００８７】
この第１主表面２０ａには、所望の半導体装置のレイアウト設計に応じて複数の素子形成領域１１を予め設定しておく。図には１つの素子形成領域１１のみを代表として示してある。
【００８８】
次に、単結晶基板２０の第１主面上２０ａ上に、バッファ層３０を形成する。
【００８９】
バッファ層３０は、好ましくは例えば窒化アルミニウム膜を、従来公知のＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法又はＭＢＥ（Molecular Beam Epitaxy）法により膜厚を１００ｎｍ程度として成膜すればよい。
【００９０】
具体的には、ＭＯＣＶＤ法を適用する場合には、成膜温度を１２００℃程度とし、圧力を約６６６６パスカル（５０Ｔｏｒｒ）程度とし、成長レートを２００ｎｍ／時間（ｈ）程度とする成膜条件で成膜を行うのがよい。
【００９１】
図３（Ａ）及び（Ｂ）に示すように、次いで、成膜されたバッファ層３０上に、絶縁性マスク層４０Ｘを形成する。
【００９２】
絶縁性マスク層４０Ｘとしては、好ましくは例えばシリコン酸化膜（ＳｉＯ2）を、従来公知のプラズマＣＶＤ法により膜厚を１００ｎｍ程度として形成すればよい。
【００９３】
図４（Ａ）及び（Ｂ）に示すように、次に、常法に従うフォトリソグラフィ工程及びエッチング工程により、絶縁性マスク層４０Ｘをパターニングして、絶縁性マスクパターン４０を形成する。この絶縁性マスクパターン４０は、素子形成領域１１内に長方形状のパターンとして形成される。
【００９４】
図５（Ａ）及び（Ｂ）に示すように、電子キャリア走行層５０を形成する。
【００９５】
電子キャリア走行層５０は、絶縁性マスクパターン４０及びこの絶縁性マスクパターン４０から露出するバッファ層３０上を一体的に覆うように形成する。
【００９６】
電子キャリア走行層５０は、エピタキシャルな選択横方向成長法により形成される。すなわち電子キャリア走行層５０は、互いに異なる複数の方向から成長させ、これが合体することにより一体的に形成される。
【００９７】
このとき電子キャリア走行層５０は、まずバッファ層３０上で成長する。電子キャリア走行層５０は、絶縁性マスクパターン４０外のバッファ層３０上にあっては、図５（Ａ）の縦方向、すなわち白抜き矢印Ａ方向又はＢ方向に成長する。
【００９８】
絶縁性マスクパターン４０とほぼ同じ厚みにまで成長した電子キャリア走行層５０は、絶縁性マスクパターン４０上を横方向、すなわち第１領域５０ａは図面の白抜き矢印Ｃ方向から及び第２領域５０ｂは白抜き矢印Ｄ方向から、絶縁性マスクパターン４０を図面の縦方向に２分する中央線に向かって成長していく。
【００９９】
このようにして、電子キャリア走行層５０は、絶縁性マスクパターン４０上の領域内で、境界面５２により図示例ではほぼ２分されて区画される第１領域５０ａ及びこの第１領域５０ａに隣接している第２領域５０ｂを有することになる。
【０１００】
電子キャリア走行層５０は、好ましくは例えばガリウム源としてトリメチルガリウムを用いて、成膜条件をトリメチルガリウム量を８８μｍｏｌ／分程度、濃度比率（V／III比率）を２５００程度とし、圧力を約６６６６パスカル（５０Ｔｏｒｒ）程度とし、かつ成長温度を１０７０℃程度として形成するのがよい。
【０１０１】
このような成膜条件で電子キャリア走行層５０を形成すると、基板に垂直な方向と水平方向との再成長速度比を５．７倍程度とすることができるので好適である。
【０１０２】
上述したように絶縁性マスクパターン４０上の第１領域５０ａは、絶縁性マスクパターン４０より外側、すなわちバッファ層３０上から成長が始まったガリウム窒化膜（ＧａＮ）が、図中の絶縁性マスクパターン４０の左側端縁から白抜き矢印Ｃ方向に成長して絶縁性マスクパターン４０上を覆う。
【０１０３】
絶縁性マスクパターン４０上の第２領域５０ｂは、図示された絶縁性マスクパターン４０の右側端縁から白抜き矢印Ｄ方向に成長する膜により覆われる。
【０１０４】
これら第１領域５０ａ及び第２領域５０ｂは、絶縁性マスクパターン４０の表面積をほぼ等分する線に沿って互いに合わさって、小傾角粒界、すなわち境界面５２を形成しつつ一体化する。
【０１０５】
電子キャリア走行層５０の絶縁性マスクパターン４０の外側の第１領域５０ａ及び第２領域５０ｂ外の領域にはいわゆる貫通転位が不可避的に生じてしまう。
【０１０６】
また、電子キャリア走行層５０の第１領域５０ａ及び第２領域５０ｂ内の領域では、この境界面５２に沿って不可避的に貫通転位が集中してしまう。しかしながら、電子キャリア走行層５０は横方向選択成長法により形成されるため、この境界面５２を除く領域には貫通転位は極めて少ない。
【０１０７】
このとき、絶縁性マスクパターン４０直上の電子キャリア走行層５０、すなわち第１領域５０ａ及び第２領域５０ｂの膜厚は、上述したように最大でも２μｍとして形成するのがよい。
【０１０８】
次に、電子キャリア走行層５０上に、バリア層６０を形成する。このバリア層６０は、好ましく例えばＡｌＧａＮ膜を常法に従って形成すればよい。
【０１０９】
電子キャリア走行層５０に生じた境界面５２を構成する貫通転位は、バリア層６０の形成時に同一の成長方位を維持してしまうため、その直上のバリア層６０にも不可避的に伝播してしまう。
【０１１０】
図６（Ａ）及び（Ｂ）に示すように、素子分離領域８０を形成して、複数の素子形成領域１１同士を電気的に分離する。
【０１１１】
この素子分離領域８０の形成工程は、常法に従って、素子分離領域８０の被形成領域を露出するパターンを有するシリコン酸化膜等でマスクして、例えばアルゴン（Ａｒ）をイオン注入して形成すればよい。
【０１１２】
図７（Ａ）及び（Ｂ）に示すように、次に、ゲート電極７２を形成する。ゲート電極７２は、電子キャリア走行層５０の第１領域５０ａの上側外及び第２領域５０ｂの上側外であるバリア層６０上、すなわち上側から見たときにゲート電極７２が絶縁性マスクパターン４０の形成位置と重ならない位置であって、ゲート幅Ｗｇの延在方向が第１領域５０ａの端縁に沿うように形成する。
【０１１３】
ゲート電極７２の形成は、常法に従って、好ましくは例えば、フォトリソグラフィ工程によるゲート電極形成領域を開口するマスクパターン形成工程、電子ビーム蒸着工程による金属膜形成工程、マスクパターンを除去するリフトオフ工程、及び約４００℃程度での加熱処理、すなわちアニール工程により形成することができる。
【０１１４】
次いで、ソース電極７４及びドレイン電極７６を常法に従って形成する。ソース電極７４及びドレイン電極７６は同時に形成するのがよい。具体的には既に説明したゲート電極７２と同様にして、好ましくは例えばフォトリソグラフィ工程による電極形成領域を開口するマスクパターン形成工程、電子ビーム蒸着工程による金属膜形成工程、及びマスクパターンを除去するリフトオフ工程を行う。次いで、約６００℃程度の加熱処理、すなわちシンター工程によりオーミック特性を有する電極とする。
【０１１５】
ドレイン電極７６は、ゲート電極７２と離間して、バリア層６０上に形成する。このとき、ドレイン電極７６は、電子キャリア走行層５０の第２領域５０ｂ上側から境界面５２の真上を越えて第１領域５０ａの上側にまでまたがるように形成する。
【０１１６】
ソース電極７４は、ゲート電極７２とは離間させ、ゲート電極７２を挟んでドレイン電極７６と対向するように形成する。
【０１１７】
（第２の実施の形態）
１．半導体装置の構成例
図８を参照して、この例の半導体装置の実施形態につき説明する。
【０１１８】
図８（Ａ）は半導体装置の構成を説明するための上面からみた概略的な平面図であり、図８（Ｂ）は図８（Ａ）のＩ−Ｉ’一点鎖線に対応する位置で切断した切断面を示す概略図である。
【０１１９】
図８（Ａ）及び（Ｂ）に示すように、この例の半導体装置１０は、ソース電極７４及びドレイン電極７６がいわゆるリセス構造を有している点に特徴を有している。
【０１２０】
これ以外の構成要素については、既に説明した第１の実施の形態の構成例と何ら変わるところがないので同一番号を付して、詳細な説明は省略する。
【０１２１】
すなわち、この例の半導体装置１０は、既に説明した第１の実施の形態の構成例において、ソース電極７４及びドレイン電極７６が、バリア層６０を貫通して電子キャリア走行層５０の厚み内に至る溝部７８内、すなわちリセス溝を埋め込んで設けられている。ソース電極７４及びドレイン電極７６は、コンタクト抵抗を考慮するとキャリア走行層５０に接触するように形成するのが好ましいが、ソース電極７４及びドレイン電極７６の直下のバリア層６０がより薄くなることによってもコンタクト抵抗をより低下させることができるため、ソース電極７４及びドレイン電極７６は、バリア層６０の厚み内に収まる溝部７８を埋め込んで設ける構成としてもよい。
【０１２２】
この例では、ソース電極７４及びドレイン電極７６は、これらソース電極７４及びドレイン電極７６それぞれの厚みよりも浅い深さの溝部７８内に、その厚みの一部がバリア層６０から突出するように設けられている。
【０１２３】
ソース電極７４及びドレイン電極７６は、これに限定されず、バリア層６０から突出させることなく溝部７８内に埋め込む構成とすることもできる。
【０１２４】
このようにソース電極７４及びドレイン電極７６をリセス構造として形成すれば、ソース電極７４及びドレイン電極７６が、シートキャリアに直接接触することになるため、接触抵抗をより低減することができる。結果として、最高動作周波数をより大きくすることができる。
【０１２５】
２．製造方法例
次に図９を参照して、この例の半導体装置の製造方法につき説明する。
【０１２６】
図９（Ａ）及び（Ｂ）は、既に説明した各図と同様の位置で切断した切断面を示す部分概略製造工程図である。
【０１２７】
第１の実施の形態において既に説明した図２から図６及び図７のゲート電極形成工程までの工程は同一であるのでこれらの詳細な説明は省略する。
【０１２８】
図９（Ａ）及び（Ｂ）に示すように、素子分離領域８０の形成後に、リセス溝である溝部７８を、従来公知のフォトリソグラフィ工程及びエッチング工程、好ましくは例えばＩＣＰ−ＲＩＥエッチングにより形成する。
【０１２９】
次に、既に説明したように、フォトリソグラフィ工程による電極形成領域を開口するマスクパターン形成工程、電子ビーム蒸着工程による金属膜形成工程、マスクパターンを除去するリフトオフ工程、及び加熱処理（シンター）工程により溝部７８を埋め込むソース電極７４及びドレイン電極７６を形成する。
【図面の簡単な説明】
【０１３０】
【図１】図１（Ａ）は半導体装置の構成を説明するための上面からみた概略的な平面図であり、図１（Ｂ）は図１（Ａ）のＩ−Ｉ’一点鎖線に対応する位置で切断した切断面を示す概略図である。
【図２】図２は、既に説明した図１（Ａ）及び（Ｂ）それぞれと同様の位置で示す部分概略製造工程図である。
【図３】図３は、図２に続く、製造工程図である。
【図４】図４は、図３に続く、製造工程図である。
【図５】図５は、図４に続く、製造工程図である。
【図６】図６は、図５に続く、製造工程図である。
【図７】図７は、図６に続く、製造工程図である。
【図８】図８（Ａ）は半導体装置の構成を説明するための上面からみた概略的な平面図であり、図８（Ｂ）は図８（Ａ）のＩ−Ｉ’一点鎖線に対応する位置で切断した切断面を示す概略図である。
【図９】図９（Ａ）及び（Ｂ）は、既に説明した各図と同様の位置で切断した切断面を示す部分概略製造工程図である。
【符号の説明】
【０１３１】
１０：半導体装置
１１：素子形成領域
２０：単結晶基板
２０ａ：第１主表面
２０ｂ：第２主表面
３０：バッファ層
４０：絶縁性マスクパターン
４０Ｘ：絶縁性マスク層
５０：電子キャリア走行層
５０ａ：第１領域
５０ｂ：第２領域
５２：境界面
６０：バリア層
７２：ゲート電極
７４：ソース電極
７６：ドレイン電極
７８：溝部
８０：素子分離領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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