(57)【要約】【課題】フルシリサイド化による周辺トランジスタの閾値変動を防止する。【解決手段】メモリセルＭＣは、フローティングゲート電極１５ａと、フローティングゲート電極１５ａ上に配置される第１ゲート間絶縁膜１６ａと、第１ゲート間絶縁膜１６ａ上に配置されるコントロールゲート電極１７ａとを有する。ＦＥＴ Ｔｒは、下側ゲート電極１５ｂと、下側ゲート電極１５ｂ上に配置され、開口部を有する第２ゲート間絶縁膜１６ｂと、少なくとも開口部に形成され、金属原子の拡散をブロックする機能を有するブロック膜２０と、第２ゲート間絶縁膜１６ｂ上に配置され、ブロック膜２０を介して下側ゲート電極１５ｂに電気的に接続される上側ゲート電極１７ｂとを有する。コントロールゲート電極１７ａ及び上側ゲート電極１７ｂは、フルシリサイド構造を有する。【選択図】図１
2008159614.tif 000002
【特許請求の範囲】
【請求項１】
フローティングゲート電極と、前記フローティングゲート電極上に配置される第１ゲート間絶縁膜と、前記第１ゲート間絶縁膜上に配置されるコントロールゲート電極とを有するメモリセルと、
下側ゲート電極と、前記下側ゲート電極上に配置され、開口部を有する第２ゲート間絶縁膜と、少なくとも前記開口部に形成され、金属原子の拡散をブロックする機能を有するブロック膜と、前記第２ゲート間絶縁膜上に配置され、前記ブロック膜を介して前記下側ゲート電極に電気的に接続される上側ゲート電極とを有するＦＥＴとを具備し、
前記コントロールゲート電極及び前記上側ゲート電極は、その全体がシリサイド化されるフルシリサイド構造を有し、前記下側ゲート電極は、シリサイド化されていないことを特徴とする不揮発性半導体メモリ。
【請求項２】
前記ブロック膜は、Ti及びTiSiのうちの１つから構成されることを特徴とする請求項１に記載の不揮発性半導体メモリ。
【請求項３】
前記ブロック膜は、酸化物、窒化物及び酸窒化物のうちの１つであって、絶縁機能を有しない材料から構成されることを特徴とする請求項１に記載の不揮発性半導体メモリ。
【請求項４】
第１導電膜を形成する工程と、前記第１導電膜上に絶縁膜を形成する工程と、前記絶縁膜上に第２導電膜を形成する工程と、前記第２導電膜及び前記絶縁膜に前記第１導電膜に達する開口部を形成する工程と、少なくとも前記開口部に金属原子の拡散をブロックする機能を有するブロック膜を形成する工程と、前記ブロック膜上に第３導電膜を形成する工程と、前記第３導電膜及び前記第２導電膜をエッチバックする工程と、前記第２導電膜、前記絶縁膜及び前記第１導電膜をパターニングし、前記第１導電膜から構成されるフローティングゲート電極、前記フローティングゲート電極上の前記絶縁膜から構成される第１ゲート間絶縁膜及び前記第１ゲート間絶縁膜上の前記第２導電膜から構成されるコントロールゲート電極を形成すると同時に、前記第１導電膜から構成される下側ゲート電極、前記開口部を含む前記下側ゲート電極上の前記絶縁膜から構成される第２ゲート間絶縁膜及び前記第２ゲート間絶縁膜上の前記第２及び第３導電膜から構成される上側ゲート電極を形成する工程と、前記コントロールゲート電極の全体及び前記上側ゲート電極の全体をシリサイド化する工程とを具備することを特徴とする不揮発性半導体メモリの製造方法。
【請求項５】
第１導電膜を形成する工程と、前記第１導電膜上に絶縁膜を形成する工程と、前記絶縁膜上に第２導電膜を形成する工程と、前記第２導電膜、前記絶縁膜及び前記第１導電膜をパターニングし、前記第１導電膜から構成されるフローティングゲート電極、前記フローティングゲート電極上の前記絶縁膜から構成される第１ゲート間絶縁膜及び前記第１ゲート間絶縁膜上の前記第２導電膜から構成されるコントロールゲート電極を形成すると同時に、前記第１導電膜から構成される下側ゲート電極、前記下側ゲート電極上の前記絶縁膜から構成される第２ゲート間絶縁膜及び前記第２ゲート間絶縁膜上の前記第２導電膜から構成される上側ゲート電極を形成する工程と、前記上側ゲート電極及び前記第２ゲート間絶縁膜に前記下側ゲート電極に達する開口部を形成する工程と、少なくとも前記開口部に金属原子の拡散をブロックする機能を有するブロック膜を形成する工程と、前記ブロック膜上に第３導電膜を形成する工程と、前記第３導電膜をエッチバックする工程と、前記コントロールゲート電極の全体、前記上側ゲート電極の全体及び前記第３導電膜の全体をシリサイド化する工程とを具備することを特徴とする不揮発性半導体メモリの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、コントロールゲート電極の全体がシリサイド化されるフルシリサイド(FUSI: Full Silicide)構造の不揮発性半導体メモリに関する。
【背景技術】
【０００２】
スタックゲート構造のメモリセルを有する不揮発性半導体メモリ、例えば、ＮＡＮＤ型フラッシュメモリにおいては、メモリセルがシュリンクされ、そのゲート長が50nm以下になると、互いに隣接する２つのメモリセルのフローティングゲート電極同士が干渉し、様々な問題を発生させる。
【０００３】
例えば、コントロールゲート電極（ワード線）がフローティングゲート電極の側面を覆うセル構造の場合、メモリセルの微細化により、コントロールゲート電極の一部分、即ち、フローティングゲート電極の間の部分が空乏化すると、その部分がゲート電極として機能しなくなり、カップリング比が低下する。
【０００４】
また、互いに隣接する２つのコントロールゲート電極（ワード線）の間に発生する寄生容量が大きくなるため、信号速度が遅くなり、書き込み／読み出し時間の増大の原因となる。
【０００５】
このような問題を解決するために、コントロールゲート電極の全体をシリサイド化するフルシリサイド構造が提案されている。
【０００６】
フルシリサイド構造のメモリセルによれば、コントロールゲート電極の一部が空乏化することはなく、また、シリサイド自体が低抵抗であるため、信号遅延も緩和される。
【０００７】
しかし、フルシリサイド構造にも問題がある。それは、この構造を採用する場合、メモリセルと同時に形成されるＦＥＴ(Field Effect Transistor)の特性のばらつきが大きくなる、という点にある。
【０００８】
具体的には、メモリセルと同時に形成されるＦＥＴ(セルアレイ内の選択トランジスタ、周辺回路を構成するトランジスタなど)は、メモリセルと同様に、スタックゲート構造を有する。但し、２つのゲート電極は、ゲート間絶縁膜、例えば、ＩＰＤ(Inter-Polisilicon Dielectric)に設けられた開口部を介して互いに電気的に接続される。
【０００９】
この場合、コントロールゲート電極のシリサイド化と同時に、ＦＥＴの上側ゲート電極の全体をシリサイド化すると、ゲート間絶縁膜に設けられた開口部を経由して、下側ゲート電極に金属原子が拡散し、下側ゲート電極の一部もシリサイド化される。
【００１０】
そして、下側ゲート電極のシリサイド化がゲート絶縁膜に隣接するエリアまで進行すると、シリサイドがゲート絶縁膜に接触する部分と導電性ポリシリコンがゲート絶縁膜に隣接する部分とが混在する構造になる。
【００１１】
シリサイドのシリコン基板に対するフラットバンド電圧は、導電性ポリシリコンのそれとは異なるため、下側ゲート電極のシリサイド化の進行具合によってＦＥＴの閾値が変動する、という問題が生じる。
【特許文献１】特開２００３−６００９２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
本発明の例では、コントロールゲート電極をフルシリサイド化したときに、メモリセル以外のＦＥＴの下側ゲート電極がシリサイド化されない技術を提案する。
【課題を解決するための手段】
【００１３】
本発明の例に係る不揮発性半導体メモリは、メモリセルとＦＥＴとを備え、メモリセルは、フローティングゲート電極と、フローティングゲート電極上に配置される第１ゲート間絶縁膜と、第１ゲート間絶縁膜上に配置されるコントロールゲート電極とを有し、ＦＥＴは、下側ゲート電極と、下側ゲート電極上に配置され、開口部を有する第２ゲート間絶縁膜と、少なくとも開口部に形成され、金属原子の拡散をブロックする機能を有するブロック膜と、第２ゲート間絶縁膜上に配置され、ブロック膜を介して下側ゲート電極に電気的に接続される上側ゲート電極とを有する。そして、コントロールゲート電極及び上側ゲート電極は、その全体がシリサイド化されるフルシリサイド構造を有し、下側ゲート電極は、シリサイド化されていない。
【００１４】
本発明の例に係る不揮発性半導体メモリの製造方法は、第１導電膜を形成する工程と、第１導電膜上に絶縁膜を形成する工程と、絶縁膜上に第２導電膜を形成する工程と、第２導電膜及び絶縁膜に第１導電膜に達する開口部を形成する工程と、少なくとも開口部に金属原子の拡散をブロックする機能を有するブロック膜を形成する工程と、ブロック膜上に第３導電膜を形成する工程と、第３導電膜及び第２導電膜をエッチバックする工程と、第２導電膜、絶縁膜及び第１導電膜をパターニングし、第１導電膜から構成されるフローティングゲート電極、フローティングゲート電極上の絶縁膜から構成される第１ゲート間絶縁膜及び第１ゲート間絶縁膜上の第２導電膜から構成されるコントロールゲート電極を形成すると同時に、第１導電膜から構成される下側ゲート電極、開口部を含む下側ゲート電極上の絶縁膜から構成される第２ゲート間絶縁膜及び第２ゲート間絶縁膜上の第２及び第３導電膜から構成される上側ゲート電極を形成する工程と、コントロールゲート電極の全体及び上側ゲート電極の全体をシリサイド化する工程とを備える。
【００１５】
本発明の例に係る不揮発性半導体メモリの製造方法は、第１導電膜を形成する工程と、第１導電膜上に絶縁膜を形成する工程と、絶縁膜上に第２導電膜を形成する工程と、第２導電膜、絶縁膜及び第１導電膜をパターニングし、第１導電膜から構成されるフローティングゲート電極、フローティングゲート電極上の絶縁膜から構成される第１ゲート間絶縁膜及び第１ゲート間絶縁膜上の第２導電膜から構成されるコントロールゲート電極を形成すると同時に、第１導電膜から構成される下側ゲート電極、下側ゲート電極上の絶縁膜から構成される第２ゲート間絶縁膜及び第２ゲート間絶縁膜上の第２導電膜から構成される上側ゲート電極を形成する工程と、上側ゲート電極及び第２ゲート間絶縁膜に下側ゲート電極に達する開口部を形成する工程と、少なくとも開口部に金属原子の拡散をブロックする機能を有するブロック膜を形成する工程と、ブロック膜上に第３導電膜を形成する工程と、第３導電膜をエッチバックする工程と、コントロールゲート電極の全体、上側ゲート電極の全体及び第３導電膜の全体をシリサイド化する工程とを備える。
【発明の効果】
【００１６】
本発明の例によれば、コントロールゲート電極をフルシリサイド化したときに、メモリセル以外のＦＥＴの下側ゲート電極がシリサイド化されない。
【発明を実施するための最良の形態】
【００１７】
以下、図面を参照しながら、本発明の例を実施するための最良の形態について詳細に説明する。
【００１８】
１．  概要  
本発明の例は、スタックゲート構造のメモリセルのコントロールゲート電極の全体をシリサイド化するフルシリサイド技術を前提とし、メモリセル以外のＦＥＴ、例えば、セルアレイ内の選択トランジスタや、周辺回路を構成するトランジスタ（これらのトランジスタを総称して周辺トランジスタと称する）の構造に特徴を有する。
【００１９】
具体的には、周辺トランジスタは、下側ゲート電極と、下側ゲート電極上に配置され、開口部を有するゲート間絶縁膜と、少なくとも開口部に形成され、金属原子の拡散をブロックする機能を有するブロック膜と、ゲート間絶縁膜上に配置され、ブロック膜を介して下側ゲート電極に電気的に接続される上側ゲート電極とを有する。
【００２０】
そして、上側ゲート電極の全体がシリサイド化され、下側ゲート電極は、シリサイド化されない。
【００２１】
このような構造は、ゲート間絶縁膜の開口部にブロック膜が配置されることにより実現される。ブロック膜は、金属原子の拡散をブロックするため、コントロールゲート電極及び上側ゲート電極をフルシリサイド化するとき、金属原子が下側ゲート電極に拡散することはなく、下側ゲート電極のシリサイド化を防げる。
【００２２】
ブロック膜は、下側ゲート電極と上側ゲート電極との導電性を確保するものでなければならない。
【００２３】
そのような膜であって、さらに、金属原子の拡散をブロックする機能を有する材料としては、第一に、Ti, TiSiなどの導電体がある。
【００２４】
また、第二に、酸化物、窒化物及び酸窒化物のうちの１つであって、絶縁機能を有しない材料、例えば、SiO2, SixNy, SiONなども、ブロック膜として使用できる。
【００２５】
ここで、絶縁機能を有しない、とは、膜厚、膜質などの制御により、下側ゲート電極と上側ゲート電極とが電気的に接続されている状態のことである。例えば、SixNyの場合には、トラップ伝導する三配位でない構造とすることにより、絶縁機能を排斥することができる。
【００２６】
２．  実施の形態  
以下、実施の形態を説明する。
【００２７】
図１は、本発明の例に係るデバイス構造を示している。  
シリコン基板１１上には、スタックゲート構造のメモリセルＭＣ及び周辺トランジスタ（ＦＥＴ）Ｔｒが形成される。
【００２８】
メモリセルＭＣは、シリコン基板１１内にソース／ドレイン拡散層１２ａ及びエクステンション拡散層１３ａを有する。ソース／ドレイン拡散層１２ａ間のチャネル領域上には、ゲート絶縁膜１４ａを介してフローティングゲート電極（ＦＧ）１５ａが形成される。フローティングゲート電極１５ａは、不純物を含む導電性ポリシリコンから構成される。
【００２９】
フローティングゲート電極１５ａ上には、ゲート間絶縁膜１６ａを介してコントロールゲート電極（ＣＧ）１７ａが形成される。ゲート間絶縁膜１６ａは、例えば、ＯＮＯ(oxide/nitride/oxide)構造の絶縁材料、高誘電率(High-k)材料などから構成される。本発明の例では、ゲート間絶縁膜１６ａの構造について制限はない。
【００３０】
コントロールゲート電極１７ａは、その全体がシリサイド化されるフルシリサイド構造を有する。コントロールゲート電極１７ａは、例えば、WSi, TaSiなどから構成される。
【００３１】
ここで、ゲート間絶縁膜とは、スタックゲート構造を有する２つのゲート電極の間の絶縁体のことをいうものとする。
【００３２】
フローティングゲート電極１５ａ及びコントロールゲート電極１７ａは、絶縁膜１８ａにより覆われる。絶縁膜１８ａは、一般には、熱酸化によりシリコン基板１１の表面、フローティングゲート電極１５ａの表面及びコントロールゲート電極１７ａの表面に形成される酸化シリコンである。
【００３３】
フローティングゲート電極１５ａ及びコントロールゲート電極１７ａの側壁部には、サイドウォールと呼ばれる絶縁膜１９ａが形成される。絶縁膜１９ａは、例えば、窒化シリコンから構成される。
【００３４】
周辺トランジスタ（ＦＥＴ）Ｔｒは、シリコン基板１１内にソース／ドレイン拡散層１２ｂ及びエクステンション拡散層１３ｂを有する。ソース／ドレイン拡散層１２ｂ間のチャネル領域上には、ゲート絶縁膜１４ｂを介して下側ゲート電極１５ｂが形成される。
【００３５】
下側ゲート電極１５ｂは、フローティングゲート電極１５ａと同じ材料、即ち、不純物を含む導電性ポリシリコンから構成される。
【００３６】
下側ゲート電極１５ｂ上には、ゲート間絶縁膜１６ｂを介して上側ゲート電極１７ｂが形成される。ゲート間絶縁膜１６ｂは、ゲート間絶縁膜１６ａと同じ材料から構成され、上側ゲート電極１７ｂは、コントロールゲート電極１７ａと同じ材料から構成される。
【００３７】
但し、ゲート間絶縁膜１６ｂ及び上側ゲート電極１７ｂには、開口部が設けられ、その開口部内には、金属原子の拡散をブロックするブロック膜２０及び導電膜１７ｃが形成される。導電膜１７ｃは、上側ゲート電極１７ｂと同じ材料から構成される。
【００３８】
上側ゲート電極１７ｂ及び導電膜１７ｃは、コントロールゲート電極１７ａと同様に、その全体がシリサイド化されるフルシリサイド構造を有する。上側ゲート電極１７ｂ及び導電膜１７ｃは、例えば、WSi, TaSiなどから構成される。
【００３９】
下側ゲート電極１５ｂ及び上側ゲート電極１７ｂは、絶縁膜１８ｂにより覆われる。絶縁膜１８ｂは、絶縁膜１８ａと同様に、熱酸化によりシリコン基板１１の表面、下側ゲート電極１５ｂの表面及び上側ゲート電極１７ｂの表面に形成される酸化シリコンである。
【００４０】
下側ゲート電極１５ｂ及び上側ゲート電極１７ｂの側壁部には、サイドウォールと呼ばれる絶縁膜１９ｂが形成される。絶縁膜１９ｂは、例えば、窒化シリコンから構成される。
【００４１】
このようなデバイス構造によれば、ブロック膜２０は、金属原子の拡散をブロックするため、コントロールゲート電極１７ａ及び上側ゲート電極１７ｂをフルシリサイド化するとき、ゲート間絶縁膜１６ｂの開口部を介して金属原子が下側ゲート電極１５ｂに拡散することはなく、下側ゲート電極１５ｂのシリサイド化を防ぐことができる。
【００４２】
図２は、比較例としてのデバイス構造を示している。  
この構造が図１の構造と異なる点は、ゲート間絶縁膜１６ｂの開口部にブロック膜が存在しない点にある。
【００４３】
スタックゲート構造のメモリセルＭＣに混載される周辺トランジスタ（ＦＥＴ）Ｔｒは、通常、図２に示すようなデバイス構造を有する。この場合、アイデアとしては、上側ゲート電極１７ｂのみをフルシリサイド化し、下側ゲート電極１５ｂをシリサイド化しない、とすることもできる。
【００４４】
しかし、この構造で、実際にサンプルを作成してみると、図３に示すように、シリサイド化がゲート間絶縁膜１６ｂの開口部を介して下側ゲート電極１５ｂまで進行してしまう。
【００４５】
従って、図１に示すように、ゲート間絶縁膜１６ｂの開口部をブロック膜２０で覆うことは、メモリセル以外のＦＥＴの特性変動なしに、フルシリサイド化を実行するに当って非常に有効な技術となる。
【００４６】
３．  適用例  
本発明の例は、スタックゲート構造のメモリセルを有する不揮発性半導体メモリ全般に適用できる。
【００４７】
ここで、不揮発性半導体メモリとは、ＮＡＮＤ型フラッシュメモリ、ＮＯＲ型フラッシュメモリなどの汎用メモリ(general memory)の他、ロジックＬＳＩに混載される不揮発性半導体メモリ、例えば、2-Tr型フラッシュメモリ、3-Tr型フラッシュメモリなども含む。
【００４８】
以下では、不揮発性メモリの代表例であるＮＡＮＤ型フラッシュメモリに本発明の例を適用した場合について説明する。
【００４９】
(1)   全体図  
図４は、ＮＡＮＤ型フラッシュメモリの全体図を示している。
【００５０】
メモリセルアレイ１は、複数のブロックＢＫ１，ＢＫ２，・・・ＢＬｊから構成される。複数のブロックＢＫ１，ＢＫ２，・・・ＢＬｊの各々は、複数のセルユニットを有し、複数のセルユニットの各々は、直列接続された複数のメモリセルからなるＮＡＮＤストリングと、その両端に１つずつ接続される２つのセレクトゲートトランジスタとから構成される。
【００５１】
データラッチ回路２は、リード(read)／ライト(write)時にデータを一時的にラッチする機能を有し、例えば、フリップフロップ回路から構成される。Ｉ／Ｏ(input/output)バッファ３は、データのインターフェイス回路として、アドレスバッファ４は、アドレス信号のインターフェイス回路として機能する。
【００５２】
ロウデコーダ５及びカラムデコーダ６は、アドレス信号に基づいてメモリセルアレイ１内のメモリセルを選択する。ワード線ドライバ７は、選択されたブロック内の選択されたワード線を駆動する。
【００５３】
基板電圧制御回路８は、半導体基板の電圧を制御する。具体的には、ｐ型半導体基板内に、ｎ型ウェル領域とｐ型ウェル領域からなるダブルウェル領域が形成され、メモリセルがｐ型ウェル領域内に形成される場合、ｐ型ウェル領域の電圧を動作モードに応じて制御する。
【００５４】
例えば、基板電圧制御回路８は、リード／ライト時には、ｐ型ウェル領域を０Ｖに設定し、イレーズ(erase)時には、ｐ型ウェル領域を１５Ｖ以上４０Ｖ以下の電圧に設定する。
【００５５】
電圧発生回路９は、選択されたブロック内の複数のワード線に与える電圧を発生する。
【００５６】
例えば、リード時には、電圧発生回路９は、リード電圧と中間電圧を発生する。リード電圧は、選択されたブロック内の選択されたワード線に与え、中間電圧は、選択されたブロック内の非選択のワード線に与える。
【００５７】
また、ライト時には、電圧発生回路９は、ライト電圧と中間電圧を発生する。ライト電圧は、選択されたブロック内の選択されたワード線に与え、中間電圧は、選択されたブロック内の非選択のワード線に与える。
【００５８】
制御回路１０は、例えば、基板電圧制御回路８及び電圧発生回路９の動作を制御する。
【００５９】
(2)   デバイス構造  
図５は、メモリセルアレイの平面図を示している。図６は、メモリセル及び周辺トランジスタのデバイス構造を示している。
【００６０】
図６（ａ）の左側のロウ方向の断面図は、図５のＡ−Ａ線に沿う断面図に相当し、右側のカラム方向の断面図は、図５のＢ−Ｂ線に沿う断面図に相当する。但し、ビット線は省略している。
【００６１】
図６（ｂ），（ｃ）は、周辺トランジスタ、例えば、ワード線ドライバ、センスアンプなどを構成するＦＥＴの断面図である。
【００６２】
Ｐ型シリコン基板１１ａ内には、ＳＴＩ(Shallow Trench Isolation)構造の素子分離絶縁層が形成される。素子分離絶縁層（ＳＴＩ）により取り囲まれた素子領域(Active area)ＡＡ１，ＡＡ２，ＡＡ３内には、Ｎ型ウェル領域１１ｂ及びＰ型ウェル領域１１ｃからなるダブルウェル領域が形成される。
【００６３】
素子領域ＡＡ１内には、直列接続される複数のメモリセルＭＣ１，ＭＣ２，・・・からなるＮＡＮＤストリングと、その一端に接続される選択トランジスタＳＴとから構成されるＮＡＮＤセルユニットが形成される。
【００６４】
メモリセルＭＣ１，ＭＣ２，・・・は、Ｐ型ウェル領域１１ｃ内にソース／ドレイン拡散層１２ａを有する。ソース／ドレイン拡散層１２ａ間のチャネル領域上には、ゲート絶縁膜１４ａを介してフローティングゲート電極（ＦＧ）１５ａが形成される。
【００６５】
フローティングゲート電極１５ａ上には、ゲート間絶縁膜１６ａを介して、ワード線としてのコントロールゲート電極（ＷＬ１，ＷＬ２）１７ａが形成される。コントロールゲート電極１７ａは、その全体がシリサイド化されるフルシリサイド構造を有する。
【００６６】
選択トランジスタＳＴは、Ｐ型ウェル領域１１ｃ内にソース／ドレイン拡散層１２ａを有する。ソース／ドレイン拡散層１２ａ間のチャネル領域上には、ゲート絶縁膜１４ａを介して下側ゲート電極１５ａが形成される。
【００６７】
下側ゲート電極１５ａ上には、ゲート間絶縁膜１６ａを介して、選択ゲート線としての上側ゲート電極（ＳＧＬ）１７ａが形成される。
【００６８】
選択トランジスタＳＴのゲート間絶縁膜１６ａは、開口部を有する。開口部は、金属原子の拡散をブロックする機能を有するブロック膜２０により覆われる。ブロック膜２０上には、導電膜１７ｃが形成される。
【００６９】
下側ゲート電極１５ａ、上側ゲート電極１７ａ及び導電膜１７ｃは、ブロック膜２０を介して互いに電気的に接続される。
【００７０】
上側ゲート電極１７ａ及び導電膜１７ｃは、その全体がシリサイド化されるフルシリサイド構造を有するが、下側ゲート電極１５ａは、シリサイド化されていない。
【００７１】
周辺回路は、ＣＭＯＳ回路から構成されるため、周辺トランジスタ（ＦＥＴ）Ｔｒは、ＮチャネルＦＥＴとＰチャネルＦＥＴとの２種類が存在する。また、周辺トランジスタＴｒは、駆動電圧に応じて、電流駆動力や、ゲート絶縁膜の厚さなどが制御される。
【００７２】
ＮチャネルＦＥＴは、Ｐ型シリコン基板１１ａ内にＮ型ソース／ドレイン拡散層１２ｂ（ｎ）を有する。ソース／ドレイン拡散層１２ｂ（ｎ）間のチャネル領域上には、ゲート絶縁膜１４ｂを介して下側ゲート電極１５ｂが形成される。
【００７３】
下側ゲート電極１５ｂ上には、ゲート間絶縁膜１６ｂを介して、上側ゲート電極１７ｂが形成される。
【００７４】
ＰチャネルＦＥＴは、Ｎ型ウェル領域１１ｂ内にＰ型ソース／ドレイン拡散層１２ｂ（ｐ）を有する。ソース／ドレイン拡散層１２ｂ（ｐ）間のチャネル領域上には、ゲート絶縁膜１４ｂを介して下側ゲート電極１５ｂが形成される。
【００７５】
下側ゲート電極１５ｂ上には、ゲート間絶縁膜１６ｂを介して、上側ゲート電極１７ｂが形成される。
【００７６】
ＮチャネルＦＥＴ及びＰチャネルＦＥＴのゲート間絶縁膜１６ａは、共に、開口部を有する。開口部は、金属原子の拡散をブロックする機能を有するブロック膜２０により覆われる。ブロック膜２０上には、導電膜１７ｃが形成される。
【００７７】
下側ゲート電極１５ｂ、上側ゲート電極１７ｂ及び導電膜１７ｃは、ブロック膜２０を介して互いに電気的に接続される。
【００７８】
上側ゲート電極１７ｂ及び導電膜１７ｃは、その全体がシリサイド化されるフルシリサイド構造を有するが、下側ゲート電極１５ｂは、シリサイド化されていない。
【００７９】
(3)   製造方法（第１例）  
図５及び図６のデバイス構造の製造方法の第１例について説明する。
【００８０】
まず、図７に示すように、Ｐ型シリコン基板１１ａ内に、Ｎ型ウェル領域１１ｂ及びＰ型ウェル領域１１ｃからなるダブルウェル領域を形成する。
【００８１】
また、熱酸化法により、シリコン基板（ウェル領域を含む）１１ａ上にゲート絶縁膜（SiO2）１４ａ，１４ｂを形成する。続けて、ＣＶＤ法により、ゲート絶縁膜１４ａ，１４ｂ上に第１導電膜（導電性ポリシリコン）１５ａ，１５ｂを形成する。
【００８２】
この後、シリコン基板（ウェル領域を含む）１１ａ及び第１導電膜１５ａ，１５ｂにカラム方向に延びるスリット（開口部）を形成する。
【００８３】
また、ＣＶＤ法により、このスリットを完全に満たす絶縁膜（SiO2）を形成した後、この絶縁膜をエッチバックすることにより、セルアレイエリアでは、第１導電膜１５ａ，１５ｂの上面及び側面の一部を露出させ、さらに、ＳＴＩ構造の素子分離絶縁層を自己整合的に形成する。
【００８４】
この時、周辺回路エリアでは、ＳＴＩ構造の素子分離絶縁層の上面が第１導電膜１５ａ，１５ｂの上面とほぼ同じになるようにするのが好ましい。
【００８５】
この後、ＣＶＤ法により、第１導電膜１５ａ，１５ｂの上面及び側面の一部を覆うゲート間絶縁膜１６ａ，１６ｂを形成する。また、ゲート間絶縁膜１６ａ，１６ｂ上には、第２導電膜（導電性ポリシリコン）１７ａ，１７ｂを形成する。
【００８６】
そして、ＰＥＰ(Photo Engraving Process)及びＲＩＥにより、セルアレイエリアの選択トランジスタが形成される部分、及び、周辺回路エリアにおいて、それぞれ、ゲート間絶縁膜１６ａ，１６ｂ及び第２導電膜１７ａ，１７ｂに、第１導電膜１５ａ，１５ｂに達する開口部を形成する。
【００８７】
また、第２導電膜１７ａ，１７ｂ上及び開口部内にブロック膜２０を形成する。ブロック膜２０の形成方法としては、例えば、熱酸化法又はＣＶＤ法により、膜厚や膜質などを制御しながら形成することができる。また、デバイス（ウェハ）を空気中にさらすことによりできる自然酸化膜を利用してもよい。
【００８８】
いずれの方法を利用するにしても、ブロック膜２０が絶縁機能を有しないように、膜厚や膜質などを制御することが必要である。
【００８９】
ここでは、ブロック膜２０は、膜厚2nmのSiO2とする。
【００９０】
次に、図８に示すように、ＣＶＤ法により、ブロック膜２０上に、開口部を完全に満たす第３導電膜（導電性ポリシリコン）１７ｃを形成する。
【００９１】
次に、図９に示すように、全面エッチバックを行い、第２導電膜１７ａ，１７ｂの上面を露出させる。この時、ブロック膜２０は、ゲート間絶縁膜１６ａ，１６ｂの開口部上のみに残存する。
【００９２】
次に、図１０及び図１１に示すように、ＰＥＰ及びＲＩＥにより、ゲート加工のためのハードマスクとしての絶縁膜(SixNy)２１を形成する。
【００９３】
そして、ＲＩＥにより、絶縁膜２１をマスクにして、第２導電膜１７ａ，１７ｂ、ゲート間絶縁膜１６ａ，１６ｂ及び第１導電膜１５ａ，１５ｂを順次エッチングし、セルアレイエリアにおいては、メモリセルＭＣ１，ＭＣ２及び選択トランジスタＳＴのゲート電極、周辺回路エリアにおいては、周辺トランジスタＴｒのゲート電極をそれぞれ形成する。
【００９４】
また、セルアレイエリアにおいては、イオン注入法により、ゲート電極をマスクにして、Ｐ型ウェル領域１１ｃ内にＮ型ソース／ドレイン拡散層１２ａ（ｎ）を自己整合的に形成する。
【００９５】
周辺回路エリアにおいては、イオン注入法により、Ｐ型シリコン基板１１ａ内にＮ型ソース／ドレイン拡散層１２ｂ（ｎ）を自己整合的に形成し、Ｎ型ウェル領域１１ｂ内にＰ型ソース／ドレイン拡散層１２ｂ（ｐ）を自己整合的に形成する。
【００９６】
次に、図１２に示すように、ＣＶＤ法により、メモリセルＭＣ１，ＭＣ２、選択トランジスタＳＴ及び周辺トランジスタＴｒを覆う層間絶縁膜(SiO2)２２を形成し、さらに、ＣＭＰによりこの層間絶縁膜２２を研磨し、ハードマスクとしての絶縁膜２１の上面を露出させる。
【００９７】
この後、絶縁膜２１を選択的に除去すると、図１３に示すように、第２導電膜１７ａ，１７ｂの上面及び第３導電膜１７ｃの上面が露出する。
【００９８】
そして、図１３に示すように、第２導電膜１７ａ，１７ｂの全体及び第３導電膜１７ｃの全体をフルシリサイド化する。
【００９９】
シリサイド化の方法について制限はないが、例えば、第２導電膜１７ａ，１７ｂ上及び第３導電膜１７ｃ上に高融点金属膜を形成した後に熱処理を行い、高融点金属と導電性ポリシリコンとを反応させることにより、容易に、フルシリサイド構造を得ることができる。
【０１００】
但し、この時、ブロック膜２０の存在により、第１導電膜１５ａ，１５ｂのシリサイド化が防止される。
【０１０１】
この後、ソース線、ビット線などの導電線の形成工程を経ることにより、ＮＡＮＤ型フラッシュメモリが完成する。
【０１０２】
このような製造方法によれば、第２導電膜１７ａ，１７ｂ及び第３導電膜１７ｃをフルシリサイド化しても、選択トランジスタＳＴの下側ゲート電極１５ａ及び周辺トランジスタＴｒの下側ゲート電極１５ｂがシリサイド化されることはないため、選択トランジスタＳＴ及び周辺トランジスタＴｒの閾値電圧にばらつきが生じることはない。
【０１０３】
(4)   製造方法（第２例）  
図５及び図６のデバイス構造の製造方法の第２例について説明する。
【０１０４】
まず、図１４及び図１５に示すように、Ｐ型シリコン基板１１ａ内に、Ｎ型ウェル領域１１ｂ及びＰ型ウェル領域１１ｃからなるダブルウェル領域を形成する。
【０１０５】
また、熱酸化法により、シリコン基板（ウェル領域を含む）１１ａ上にゲート絶縁膜（SiO2）１４ａ，１４ｂを形成する。続けて、ＣＶＤ法により、ゲート絶縁膜１４ａ，１４ｂ上に第１導電膜（導電性ポリシリコン）１５ａ，１５ｂを形成する。
【０１０６】
この後、シリコン基板（ウェル領域を含む）１１ａ及び第１導電膜１５ａ，１５ｂにカラム方向に延びるスリット（開口部）を形成する。
【０１０７】
また、ＣＶＤ法により、このスリットを完全に満たす絶縁膜（SiO2）を形成した後、この絶縁膜をエッチバックすることにより、セルアレイエリアでは、第１導電膜１５ａ，１５ｂの上面及び側面の一部を露出させ、さらに、ＳＴＩ構造の素子分離絶縁層を自己整合的に形成する。
【０１０８】
この時、周辺回路エリアでは、ＳＴＩ構造の素子分離絶縁層の上面が第１導電膜１５ａ，１５ｂの上面とほぼ同じになるようにするのが好ましい。
【０１０９】
この後、ＣＶＤ法により、第１導電膜１５ａ，１５ｂの上面及び側面の一部を覆うゲート間絶縁膜１６ａ，１６ｂを形成する。また、ゲート間絶縁膜１６ａ，１６ｂ上には、第２導電膜（導電性ポリシリコン）１７ａ，１７ｂを形成する。
【０１１０】
また、ＰＥＰ及びＲＩＥにより、ゲート加工のためのハードマスクとしての絶縁膜(SixNy)２１を形成する。
【０１１１】
そして、ＲＩＥにより、絶縁膜２１をマスクにして、第２導電膜１７ａ，１７ｂ、ゲート間絶縁膜１６ａ，１６ｂ及び第１導電膜１５ａ，１５ｂを順次エッチングし、セルアレイエリアにおいては、メモリセルＭＣ１，ＭＣ２及び選択トランジスタＳＴのゲート電極、周辺回路エリアにおいては、周辺トランジスタＴｒのゲート電極をそれぞれ形成する。
【０１１２】
さらに、セルアレイエリアにおいては、イオン注入法により、ゲート電極をマスクにして、Ｐ型ウェル領域１１ｃ内にＮ型ソース／ドレイン拡散層１２ａ（ｎ）を自己整合的に形成する。
【０１１３】
周辺回路エリアにおいては、イオン注入法により、Ｐ型シリコン基板１１ａ内にＮ型ソース／ドレイン拡散層１２ｂ（ｎ）を自己整合的に形成し、Ｎ型ウェル領域１１ｂ内にＰ型ソース／ドレイン拡散層１２ｂ（ｐ）を自己整合的に形成する。
【０１１４】
次に、図１６に示すように、ＣＶＤ法により、メモリセルＭＣ１，ＭＣ２、選択トランジスタＳＴ及び周辺トランジスタＴｒを覆う層間絶縁膜(SiO2)２２を形成し、さらに、ＣＭＰによりこの層間絶縁膜２２を研磨し、ハードマスクとしての絶縁膜２１の上面を露出させる。
【０１１５】
次に、図１７に示すように、ＰＥＰ及びＲＩＥにより、セルアレイエリアの選択トランジスタが形成される部分、及び、周辺回路エリアにおいて、それぞれ、ゲート間絶縁膜１６ａ，１６ｂ、第２導電膜１７ａ，１７ｂ及び絶縁膜２２に、第１導電膜１５ａ，１５ｂに達する開口部を形成する。
【０１１６】
また、絶縁膜２１，２２上及び開口部内にブロック膜２０を形成する。ブロック膜２０の形成方法としては、第１例と同様に、例えば、熱酸化法又はＣＶＤ法を採用することができる。また、デバイス（ウェハ）を空気中にさらすことによりできる自然酸化膜を利用してもよい。
【０１１７】
ここでは、第１例と同様に、絶縁機能を有しないブロック膜２０として、膜厚2nmのSiO2を採用する。
【０１１８】
次に、図１８に示すように、ＣＶＤ法により、ブロック膜２０上に、開口部を完全に満たす第３導電膜（導電性ポリシリコン）１７ｃを形成する。
【０１１９】
次に、図１９に示すように、全面エッチバックを行い、絶縁膜２１，２２の上面を露出させる。この時、ブロック膜２０は、ゲート間絶縁膜１６ａ，１６ｂの開口部上のみに残存する。
【０１２０】
また、第３導電膜１７ｃの上面が第２導電膜１７ａ，１７ｂの上面とほぼ同じになるように、第３導電膜１７ｃのエッチバック量を制御する。
【０１２１】
この後、絶縁膜２１を選択的に除去すると、図２０に示すように、第２導電膜１７ａ，１７ｂの上面及び第３導電膜１７ｃの上面が露出する。
【０１２２】
そして、図２０に示すように、第２導電膜１７ａ，１７ｂの全体及び第３導電膜１７ｃの全体をフルシリサイド化する。
【０１２３】
この時、ブロック膜２０の存在により、第１導電膜１５ａ，１５ｂのシリサイド化が防止される。尚、シリサイド化の方法については、第１例と同様に、制限はない。
【０１２４】
この後、ソース線、ビット線などの導電線の形成工程を経ることにより、ＮＡＮＤ型フラッシュメモリが完成する。
【０１２５】
このような製造方法によれば、第１例と同様に、第２導電膜１７ａ，１７ｂ及び第３導電膜１７ｃをフルシリサイド化しても、選択トランジスタＳＴの下側ゲート電極１５ａ及び周辺トランジスタＴｒの下側ゲート電極１５ｂがシリサイド化されることはないため、選択トランジスタＳＴ及び周辺トランジスタＴｒの閾値電圧にばらつきが生じることはない。
【０１２６】
(5)   その他  
本発明の例は、メモリセルのコントロールゲート電極をフルシリサイド化するときの問題を解消するものであるため、メモリセルは必須要件となるが、その応用例として、場合によっては、周辺トランジスタの構造のみを採用した半導体集積回路を実現することも可能である。
【０１２７】
４．  まとめ  
本発明の例によれば、コントロールゲート電極をフルシリサイド化したときに、メモリセル以外のＦＥＴの下側ゲート電極がシリサイド化されない。
【０１２８】
本発明の例は、上述の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施の形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施の形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施の形態の構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【０１２９】
【図１】本発明の例に係るデバイス構造の断面図。
【図２】比較例としてのデバイス構造の断面図。
【図３】比較例としてのデバイス構造の断面図。
【図４】ＮＡＮＤ型フラッシュメモリを示す図。
【図５】セルアレイの平面図。
【図６】適用例に係るデバイス構造の断面図。
【図７】製造方法の第１例を示す断面図。
【図８】製造方法の第１例を示す断面図。
【図９】製造方法の第１例を示す断面図。
【図１０】製造方法の第１例を示す断面図。
【図１１】製造方法の第１例を示す断面図。
【図１２】製造方法の第１例を示す断面図。
【図１３】製造方法の第１例を示す断面図。
【図１４】製造方法の第２例を示す断面図。
【図１５】製造方法の第２例を示す断面図。
【図１６】製造方法の第２例を示す断面図。
【図１７】製造方法の第２例を示す断面図。
【図１８】製造方法の第２例を示す断面図。
【図１９】製造方法の第２例を示す断面図。
【図２０】製造方法の第２例を示す断面図。
【符号の説明】
【０１３０】
１１：  シリコン基板、  １２ａ，１２ｂ：  ソース／ドレイン拡散層、  １３ａ，１３ｂ：  エクステンション拡散層、  １４ａ，１４ｂ：  ゲート絶縁膜、  １５ａ：  フローティングゲート電極、  １５ｂ：  下側ゲート電極、  １６ａ，１６ｂ：  ゲート間絶縁膜、  １７ａ：  コントロールゲート電極、  １７ｂ：  上側ゲート電極、  １７ｃ：  導電膜、  １８ａ，１８ｂ，２１，２２：  絶縁膜、  １９ａ，１９ｂ：  側壁絶縁膜、  ２０：  ブロック膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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