(57)【要約】【課題】劈開面における割れや欠けが発生し難い半導体光素子の製造方法を提供する。【解決手段】ＩｎＰ基板１０上に、半導体からなり活性層１２を含む積層体１９を形成する。積層体１９上にマスク２０ａを形成する。マスク２０ａを用いて積層体１９をエッチングすることにより、ＩｎＰ基板１０ａ上に半導体メサ２２を形成する。マスク２０ａを用いて、半導体メサ２２を埋め込むように、ＩｎＰ基板１０ａ上にＩｎＰ層２４を形成する。マスク２０ａを用いて、ＩｎＰ層２４上にＧａ、Ｉｎ、及びＡｓを含むIII−Ｖ族化合物半導体層２６ａを形成する。III−Ｖ族化合物半導体層２６ａの表面２６ｓを所定のラインＬに沿ってスクライブする。スクライブラインＳＬを起点として、ＩｎＰ層２４、及びＩｎＰ基板１０ａを劈開する。【選択図】図４
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【特許請求の範囲】
【請求項１】
ＩｎＰ基板上に、半導体からなり活性層を含む積層体を形成する工程と、
前記積層体上にマスクを形成する工程と、
前記マスクを用いて前記積層体をエッチングすることにより、半導体メサを形成する工程と、
前記マスクを用いて、前記半導体メサを埋め込むＩｎＰ層を形成する工程と、
前記マスクを用いて、前記ＩｎＰ層上にＧａ、Ｉｎ、及びＡｓを含むIII−Ｖ族化合物半導体層を形成する工程と、
前記III−Ｖ族化合物半導体層の表面を所定のラインに沿ってスクライブする工程と、
前記III−Ｖ族化合物半導体層の表面をスクライブすることによって形成されるスクライブラインを起点として、前記ＩｎＰ層、及び前記ＩｎＰ基板を劈開する工程と、
を含む、半導体光素子の製造方法。
【請求項２】
前記ＩｎＰ層はＦｅドープされている、請求項１に記載の半導体光素子の製造方法。
【請求項３】
前記III−Ｖ族化合物半導体層の表面をスクライブする前に、前記所定のライン上に開口部を有する絶縁層を前記III−Ｖ族化合物半導体層上に形成する工程を更に含む、請求項１又は２に記載の半導体光素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体光素子の製造方法に関する。
【背景技術】
【０００２】
ＩｎＰ基板上に半導体メサが形成された半導体レーザの製造方法として、以下の方法が知られている（特許文献１参照）。まず、ＩｎＰ基板上に半導体メサを形成する。その後、ＦｅドープＩｎＰ層をＩｎＰ基板上及び半導体メサの側面上に成長させることにより、半導体メサを埋め込む。さらに、ＩｎＰ基板の裏面にｎ電極を形成し、半導体メサの頂面上にｐ電極を形成する。
【特許文献１】特開平８−７８７９３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
通常、半導体レーザを製造する際には、生産性を向上させるために複数の半導体メサが形成される。そのため、ｎ電極及びｐ電極を形成した後、各半導体メサ間に位置する所定のラインに沿って、ダイヤモンドペンなどによりＦｅドープＩｎＰ層の表面をスクライブする。その後、スクライブラインに沿って、ＩｎＰ基板及びＦｅドープＩｎＰ層を劈開する。これにより、１枚のＩｎＰ基板から複数の半導体レーザが製造される。
【０００４】
しかしながら、上述の方法では、スクライブラインからずれてＩｎＰ基板及びＦｅドープＩｎＰ層が劈開される場合がある。このため、劈開面に割れや欠けが発生し易くなる。本発明者は割れや欠けが発生する原因を調査した。そこで、スクライブを行った後、ＦｅドープＩｎＰ層の断面ＳＥＭ観察を行った。その結果、図７に示されるように、ＦｅドープＩｎＰ層の表面をスクライブする際に、ダイヤモンドペンによって当該表面が押し潰されて広く窪んでいることを発見した。図７は、ＦｅドープＩｎＰ層の表面をスクライブした後におけるＦｅドープＩｎＰ層の断面ＳＥＭ写真である。図７に示される窪みでは劈開時にクラックが入らないため、劈開面に割れや欠けが発生すると考えられる。
【０００５】
本発明は、上記事情に鑑みて為されたものであり、劈開面における割れや欠けが発生し難い半導体光素子の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上述の課題を解決するため、本発明の半導体光素子の製造方法は、ＩｎＰ基板上に、半導体からなり活性層を含む積層体を形成する工程と、前記積層体上にマスクを形成する工程と、前記マスクを用いて前記積層体をエッチングすることにより、半導体メサを形成する工程と、前記マスクを用いて、前記半導体メサを埋め込むＩｎＰ層を形成する工程と、前記マスクを用いて、前記ＩｎＰ層上にＧａ、Ｉｎ、及びＡｓを含むIII−Ｖ族化合物半導体層を形成する工程と、前記III−Ｖ族化合物半導体層の表面を所定のラインに沿ってスクライブする工程と、前記III−Ｖ族化合物半導体層の表面をスクライブすることによって形成されるスクライブラインを起点として、前記ＩｎＰ層、及び前記ＩｎＰ基板を劈開する工程とを含む。
【０００７】
本発明の半導体光素子の製造方法では、Ｇａ、Ｉｎ、及びＡｓを含むIII−Ｖ族化合物半導体層の表面をスクライブするので、ＩｎＰ層の表面をスクライブする場合に比べて、III−Ｖ族化合物半導体層の表面にシャープな溝が形成される。そのため、ＩｎＰ層及びＩｎＰ基板を劈開する際に、スクライブラインに沿ってＩｎＰ層及びＩｎＰ基板が高精度に劈開される。よって、劈開面における割れや欠けが発生し難い。
【０００８】
また、前記ＩｎＰ層はＦｅドープされていることが好ましい。
【０００９】
通常、ＦｅドープされたＩｎＰ層の表面をスクライブすると、当該表面は更に押し潰されやすくなるので、劈開面における割れや欠けが発生し易い。このような場合であっても、上記製造方法では、劈開面における割れや欠けが発生し難い。
【００１０】
また、上記製造方法は、前記III−Ｖ族化合物半導体層の表面をスクライブする前に、前記所定のライン上に開口部を有する絶縁層を前記III−Ｖ族化合物半導体層上に形成する工程を更に含むことが好ましい。
【００１１】
この場合、絶縁層をスクライブする必要がなくなるので、III−Ｖ族化合物半導体層の表面にシャープな溝が形成される。
【発明の効果】
【００１２】
本発明によれば、劈開面における割れや欠けが発生し難い半導体光素子の製造方法が提供される。
【発明を実施するための最良の形態】
【００１３】
以下、添付図面を参照しながら本発明の実施形態を詳細に説明する。なお、図面の説明において、同一又は同等の要素には同一符号を用い、重複する説明を省略する。
【００１４】
図１〜図４は、実施形態に係る半導体光素子の製造方法を模式的に示す工程断面図である。
（積層体形成工程）
【００１５】
まず、図１(Ａ)に示されるように、ＩｎＰ基板１０上に、半導体からなり活性層１２を含む積層体１９を形成する。例えば、第１導電型（例えばｎ型）のＩｎＰ基板１０上に、活性層１２、第２導電型（例えばｐ型）のクラッド層１４、第２導電型のコンタクト層１６、及びキャップ層１８をこの順に形成する。なお、キャップ層１８を形成しなくてもよい。
【００１６】
ＩｎＰ基板１０は、その表面にＩｎＰバッファ層を含んでもよい。活性層１２は、例えばＧａＩｎＡｓＰ、ＡｌＧａＩｎＡｓからなる多重量子井戸構造を有する。クラッド層１４は、例えばＩｎＰからなる。コンタクト層１６は、例えばＧａＩｎＡｓからなる。コンタクト層１６の厚さは、例えば０．２〜０．５μｍである。キャップ層１８は、例えばＩｎＰからなる。一実施例として各層の厚さを以下に示す。
・ＩｎＰバッファ層：０．５μｍ
・活性層１２：０．３μｍ
・クラッド層１４：２．０μｍ
・コンタクト層１６：０．２μｍ
・キャップ層１８：０．２μｍ
（マスク形成工程）
【００１７】
次に、図１(Ｂ)及び図１(Ｃ)に示されるように、積層体１９上にマスク２０ａを形成する。マスク２０ａは、例えば、積層体１９上に絶縁層２０を形成した後、フォトリソグラフィー法を用いて絶縁層２０をパターニングすることにより形成される。マスク２０ａは、例えばＳｉＯ２、ＳｉＮ等からなる。マスク２０ａは、例えばストライプ状に形成される。その場合、ストライプ状のマスク２０ａの幅は、例えば０．８〜１．５μｍである。一実施例において、マスク２０ａの厚さは０．３μｍである。
（半導体メサ形成工程）
【００１８】
次に、図１(Ｄ)に示されるように、マスク２０ａを用いて積層体１９及びＩｎＰ基板１０の一部をエッチングすることにより、ＩｎＰ基板１０ａ上に半導体メサ２２を形成する。このとき、ＩｎＰ基板１０をエッチングしなくてもよい。半導体メサ２２は、例えばＣＨ４ガス及びＨ２ガスを用いたドライエッチング（ＲＩＥ）により形成される。ドライエッチング後に、例えば０．１μｍ程度ウェットエッチングしてもよい。半導体メサ２２は、活性層１２ａ、クラッド層１４ａ、及びコンタクト層１６ａをこの順に積層してなる。半導体メサ２２は、光導波路となる。半導体メサ２２は、例えばストライプ状に形成される。半導体メサ２２のコンタクト層１６ａ上には、キャップ層１８ａが形成される。
（埋め込み工程）
【００１９】
次に、図２(Ａ)に示されるように、マスク２０ａを用いて、半導体メサ２２を埋め込むように、ＩｎＰ基板１０ａ上にＩｎＰ層２４を形成する。ＩｎＰ層２４は例えばＦｅドープされているが、Ｚｎドープ又はＳｉドープされてもよい。ＩｎＰ層２４は例えばＯＭＶＰＥ（有機金属気相成長）により形成される。ＩｎＰ層２４は、その表面が半導体メサ２２の頂面と略同じ位置になるように形成されることが好ましい。
（III−Ｖ族化合物半導体層形成工程）
【００２０】
続いて、図２(Ｂ)に示されるように、マスク２０ａを用いて、ＩｎＰ層２４上にＧａ、Ｉｎ、及びＡｓを含むIII−Ｖ族化合物半導体層２６を形成する。異物の混入を回避する等の観点から、ＩｎＰ層２４を成長させる成長装置と同じ装置を用いてIII−Ｖ族化合物半導体層２６を成長させることが好ましい。III−Ｖ族化合物半導体層２６は、多層構造を有してもよい。III−Ｖ族化合物半導体層２６は、例えばＧａＩｎＡｓ、ＧａＩｎＡｓＰ等からなる。III−Ｖ族化合物半導体層２６には、例えばＺｎ、Ｓｉ等のドーパントがドープされていてもドープされていなくてもよいが、ドープされていないことが好ましい。III−Ｖ族化合物半導体層２６は、ＩｎＰと格子整合する単結晶からなることが好ましい。III−Ｖ族化合物半導体層２６の厚さは、０．１μｍ〜０．２μｍであることが好ましい。
【００２１】
次に、図２(Ｃ)に示されるように、例えばＨＦ系エッチャントによりマスク２０ａを除去する。
（パターニング工程）
【００２２】
次に、図２(Ｄ)、図３(Ａ)〜図３(Ｃ)に示されるように、必要に応じてIII−Ｖ族化合物半導体層２６をパターニングする。まず、図２(Ｄ)に示されるように、III−Ｖ族化合物半導体層２６及びキャップ層１８ａ上に、絶縁層２８を形成する。絶縁層２８は例えばＳｉＯ２、ＳｉＮ等からなる。次に、図３(Ａ)に示されるように、フォトリソグラフィー法を用いて絶縁層２８をパターニングすることにより、所定のラインＬ上に位置するマスク２８ａを形成する。その後、図３(Ｂ)に示されるように、マスク２８ａを用いて、例えばリン酸系エッチャントによりIII−Ｖ族化合物半導体層２６をエッチングすることにより、パターニングされたIII−Ｖ族化合物半導体層２６ａを所定のラインＬ上に形成する。続いて、図３(Ｃ)に示されるように、例えばＨＦ系エッチャントによりマスク２８ａを除去する。なお、III−Ｖ族化合物半導体層２６をパターニングしなくてもよい。
（キャップ層除去工程）
【００２３】
次に、図３(Ｄ)に示されるように、例えば塩酸系エッチャントによりキャップ層１８ａを除去する。キャップ層１８を形成しない場合には、本工程は不要である。
（絶縁層形成工程）
【００２４】
次に、図４(Ａ)に示されるように、絶縁層３０をIII−Ｖ族化合物半導体層２６ａ及びＩｎＰ層２４上に形成する。絶縁層３０は例えばＳｉＯ２、ＳｉＮ等からなる。絶縁層３０は、所定のラインＬ上に開口部３０ａを有することができる。絶縁層３０の開口部３０ａは、例えばフォトリソグラフィー法により形成される。開口部３０ａは、例えばストライプ状の半導体メサ２２の延在方向に延びており、また、III−Ｖ族化合物半導体層２６ａ上に位置する。開口部３０ａの幅は、半導体メサ２２の頂面の幅よりも広くなる。なお、絶縁層３０に開口部３０ａを形成しなくてもよいし、絶縁層３０自体を形成しなくてもよい。
（電極形成工程）
【００２５】
次に、図４(Ｂ)に示されるように、コンタクト層１６ａに電気的に接続された電極３２を半導体メサ２２上に形成する。電極３２は、各半導体メサ２２に対してそれぞれ形成される。電極３２は、絶縁層３０の開口部３０ｂ内に形成され、ストライプ状の半導体メサ２２の延在方向に沿って延びる。また、ＩｎＰ基板１０ａの裏面に電極３４を形成する。電極３４を形成する前に、必要に応じてＩｎＰ基板１０ａの裏面を研磨する。例えばＩｎＰ基板１０ａの厚さが１００μｍになるまで研磨することが好ましい。
（スクライブ工程）
【００２６】
次に、図４(Ｃ)に示されるように、III−Ｖ族化合物半導体層２６ａの表面２６ｓを所定のラインＬに沿ってスクライブする。例えば、ダイヤモンドペン等のスクライブ装置３６を用いて表面２６ｓをスクライブする。これにより、所定のラインＬに対応するスクライブラインＳＬが表面２６ｓに形成される。
【００２７】
スクライブラインＳＬは、ストライプ状に形成された半導体メサ２２の延在方向に沿って形成されてもよいし、その延在方向と交差する方向（例えばIII−Ｖ族化合物半導体層２６ａの＜１１０＞方向）に沿って形成されてもよい。スクライブラインＳＬは、ＩｎＰ基板１０ａのエッジに形成されることが好ましい。ＩｎＰ基板１０ａのエッジには半導体光素子５０が形成されないので、半導体光素子５０を直接傷つけない。さらに、スクライブラインＳＬは、ＩｎＰ基板１０ａのエッジにおいて、ストライプ状に形成された半導体メサ２２の延在方向と交差する方向に沿って形成されることが好ましい。この場合、半導体光素子５０の光出射面（例えばミラー面）にスクライブラインＳＬが残存しないので、半導体光素子５０の特性が向上する。
（劈開工程）
【００２８】
次に、図４(Ｄ)に示されるように、表面２６ｓをスクライブすることによって形成されるスクライブラインＳＬを起点として、ＩｎＰ層２４、及びＩｎＰ基板１０ａを劈開する。これにより、ＩｎＰ基板１０ａはチップ化される。例えばブレードをスクライブラインＳＬに押し当てることによって劈開を行うことが好ましい。ストライプ状に形成された半導体メサ２２の延在方向と交差する方向に沿って劈開を行った後、その延在方向に沿って劈開を行うことが好ましい。この場合、最初に半導体光素子５０の光出射面を形成することができる。
【００２９】
以上の工程を経ることによって、図５に示される半導体光素子５０を製造することができる。図５は、実施形態に係る半導体光素子の製造方法により製造される半導体光素子を模式的に示す斜視図である。図５に示される半導体光素子５０としては、例えば半導体レーザ、光増幅器、光変調器、これらの素子のうちの２以上の素子を組み合わせた集積素子等が挙げられる。
【００３０】
図５に示されるように、半導体光素子５０は、ＩｎＰ基板１０ａと、ＩｎＰ基板１０ａ上に形成された半導体メサ２２と、半導体メサ２２を埋め込むＩｎＰ層２４と、ＩｎＰ層２４上に設けられたIII−Ｖ族化合物半導体層２６ａとを備える。III−Ｖ族化合物半導体層２６ａ及びＩｎＰ層２４上には、絶縁層３０が設けられていることが好ましい。絶縁層３０の開口部３０ｂは、半導体メサ２２上に位置する。半導体メサ２２上には、絶縁層３０上に位置する電極パッド３２ａを有する電極３２が設けられている。電極パッド３２ａの形状は、例えば直径８０μｍの円形である。電極パッド３２ａにはワイヤがボンディングされる。ＩｎＰ基板１０ａの裏面には電極３４が設けられている。半導体光素子５０では、半導体メサ２２の活性層１２ａに電流が注入される。
【００３１】
以上説明したように、本実施形態の半導体光素子の製造方法では、Ｇａ、Ｉｎ、及びＡｓを含むIII−Ｖ族化合物半導体層２６ａの表面２６ｓをスクライブするので、ＩｎＰ層の表面をスクライブする場合（図７参照）に比べて、当該表面２６ｓにシャープな溝が形成される（図６参照）。図６は、ＺｎドープＧａＩｎＡｓ層の表面をスクライブした後におけるＺｎドープＧａＩｎＡｓ層及びＺｎドープＩｎＰ層の断面ＳＥＭ写真である。よって、ＩｎＰ層２４及びＩｎＰ基板１０ａを劈開する際に、スクライブラインＳＬに沿ってＩｎＰ層２４及びＩｎＰ基板１０ａが高精度に劈開される。よって、劈開面における割れや欠けが発生し難いので、得られる半導体光素子５０の特性が向上する。
【００３２】
また、ＩｎＰ層２４がＦｅドープされている場合であっても、本実施形態の半導体光素子の製造方法では、劈開面における割れや欠けが発生し難い。なお、通常、ＦｅドープされたＩｎＰ層の表面をスクライブすると、当該表面は更に押し潰されやすくなるので、劈開面における割れや欠けが発生し易い。
【００３３】
また、表面２６ｓをスクライブする前に、所定のラインＬ上に開口部３０ａを有する絶縁層３０をIII−Ｖ族化合物半導体層２６ａ上に形成することが好ましい。この場合、絶縁層３０をスクライブする必要がなくなるので、III−Ｖ族化合物半導体層２６ａの表面２６ｓによりシャープな溝が形成される。
【００３４】
なお、絶縁層３０は、III−Ｖ族化合物半導体層２６ａ上に開口部３０ａを有さなくてもよい。この場合、絶縁層３０及びIII−Ｖ族化合物半導体層２６ａを共にスクライブする。
【００３５】
以上、本発明の好適な実施形態について詳細に説明したが、本発明は上記実施形態に限定されない。
【図面の簡単な説明】
【００３６】
【図１】実施形態に係る半導体光素子の製造方法を模式的に示す工程断面図である。
【図２】実施形態に係る半導体光素子の製造方法を模式的に示す工程断面図である。
【図３】実施形態に係る半導体光素子の製造方法を模式的に示す工程断面図である。
【図４】実施形態に係る半導体光素子の製造方法を模式的に示す工程断面図である。
【図５】実施形態に係る半導体光素子の製造方法により製造される半導体光素子を模式的に示す斜視図である。
【図６】ＺｎドープＧａＩｎＡｓ層の表面をスクライブした後におけるＺｎドープＧａＩｎＡｓ層及びＺｎドープＩｎＰ層の断面ＳＥＭ写真である。
【図７】ＦｅドープＩｎＰ層の表面をスクライブした後におけるＦｅドープＩｎＰ層の断面ＳＥＭ写真である。
【符号の説明】
【００３７】
１０，１０ａ…ＩｎＰ基板、１２，１２ａ…活性層、１９…積層体、２０ａ…マスク、２２…半導体メサ、２４…ＩｎＰ層、２６ａ…III−Ｖ族化合物半導体層、２６ｓ…III−Ｖ族化合物半導体層の表面、３０ａ、３０ｂ…開口部、３０…絶縁層、５０…半導体光素子、Ｌ…所定のライン、ＳＬ…スクライブライン。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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