(57)【要約】【構成】ＰＣ２０は、ＳＧ１２を制御してデジタル信号受信機１４ａ,１４ｂ,１４ｃに同一のテスト信号ＲＦを入力する。ＰＣ２０は続いて、デジタル信号受信機１４ａにクロック信号ＣＬＫ１とデータ信号ＤＡＴＡ１と同調信号ＳＹＮＣ１とを出力させてビットエラー検出回路１８からビットエラー結果を得る。ＰＣ２０はさらに続いて、デジタル信号受信機１４ａ,１４ｂ,１４ｃから、クロック信号ＣＬＫ１とデータ信号ＤＡＴＡ１,ＤＡＴＡ２,ＤＡＴＡ３とを出力させて比較回路１６から判定結果ａ,判定結果ｂを得る。ＰＣ２０はさらに続いて、判定結果ａ,判定結果ｂとビットエラー結果とから、複数のデジタル信号受信機のビットエラー検査結果を得る。【効果】複数の受信機の検査精度を向上させることができる。【選択図】図１
2008294956.tif 000002
【特許請求の範囲】
【請求項１】
複数の受信機(14a,14b,14c：実施例で相当する参照符号。以下同じ)の各々によって復調処理を施されるテスト信号を生成する生成手段(12)、
前記複数の受信機の１つである特定受信機(14a)から出力された復調データのエラーを検出する検出手段(18)、
前記特定受信機から出力された復調データを前記複数の受信機のうち前記特定受信機を除く受信機(14b,14c)から出力された復調データと比較する比較手段(16)、および
前記検出手段の検出結果と前記比較手段の比較結果とを検査者に向けて出力する第１出力手段(S11,S17,S19,S23,S25,S27,S33,S35,S39,S41) を備える、エラー検査装置。
【請求項２】
前記生成手段は、伝送データを生成する伝送データ生成手段(121)、前記伝送データ生成手段から生成された伝送データを変調する変調手段(122)、および前記変調手段からの出力を分配して前記テスト信号を前記複数の受信機に出力する分配手段(123)を含む、請求項１記載のエラー検査装置。
【請求項３】
前記比較手段は、前記復調データの同期を取る同期手段(161−163)、および前記特定受信機から出力された復調データと前記複数の受信機のうち前記特定受信機を除く受信機とから出力された復調データの排他的論理和を単位バイト毎に演算する複数の第１演算素子(164,165)を含む、請求項１または２記載のエラー検査装置。
【請求項４】
前記比較手段は前記複数の第１演算素子から出力された演算結果の論理和を演算する第２演算素子(166)をさらに含み、
前記第２演算素子から出力された演算結果を前記検査者に向けて出力する第２出力手段(22)をさらに備える、請求項３記載のエラー検査装置。
【請求項５】
前記第１出力手段は前記検出手段の検出結果および前期比較手段の比較結果を可視表示する表示手段(21)を含む、請求項１ないし４のいずれかに記載のエラー検査装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、エラー検査装置に関し、特にたとえば複数のデジタル信号受信機におけるビットエラーの発生を検査する、エラー検査装置に関する。
【背景技術】
【０００２】
この種の装置の一例が、特許文献１に開示されている。この背景技術によれば、ビットエラー検査装置は、テスト信号生成回路とビットエラー検出回路とを備える。テスト信号生成回路によって生成されたテスト信号は、複数のデジタル放送受信器の各々によって復調される。ビットエラー検出回路は、複数のデジタル放送受信器から与えられた復調データを互いに比較し、比較結果が不一致を示すときビットエラーの発生を表示する。
【特許文献１】特開２００３−２２４６２４号公報［H04L 29/14, H04B 17/00, H04L 27/00］
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかし、背景技術では、同じビットエラー検出回路によって注目される複数のデジタル放送受信器のいずれも異常を起こし、その結果として復調データが互いに一致した場合、ビットエラーの発生が表示されないという問題がある。
【０００４】
それゆえに、この発明の主たる目的は、複数の受信機の検査精度を向上させることができる、エラー検査装置を提供することである。
【課題を解決するための手段】
【０００５】
この発明に従うエラー検査装置(10：実施例で相当する参照符号。以下同じ)は、複数の受信機(14a,14b,14c：実施例で相当する参照符号。以下同じ)の各々によって復調処理を施されるテスト信号を生成する生成手段(12)、前記複数の受信機の１つである特定受信機(14a)から出力された復調データのエラーを検出する検出手段(18)、前記特定受信機から出力された復調データを前記複数の受信機のうち前記特定受信機を除く受信機(14b,14c)から出力された復調データと比較する比較手段(16)、および前記検出手段の検出結果と前記比較手段の比較結果とを検査者に向けて出力する第１出力手段(S11,S17,S19,S23,S25, S27,S33,S35,S39,S41)を備える。
【０００６】
生成手段は、複数の受信機の各々によって復調処理を施されるテスト信号を生成する。検出手段は、複数の受信機の１つである特定受信機から出力された復調データのエラーを検出する。比較手段は、特定受信機から出力された復調データを複数の受信機のうち特定受信機を除く受信機から出力された復調データと比較する。第１出力手段は前記検出手段の検出結果と前記比較手段の比較結果とを検査者に向けて出力する。
【０００７】
したがって、特定受信機の適否は、検出手段の検出結果から判明する。また、他の受信機の適否は、特定受信機が適正である場合の比較手段の比較結果から判明する。これによって、複数の受信機の検査精度を向上させることができる。
【０００８】
好ましくは、前記生成手段は、伝送データを生成する伝送データ生成手段(121)と、前記伝送データ生成手段から生成された伝送データを変調する変調手段(122)と、および前記変調手段からの出力を分配してテスト信号を前記複数の受信機に出力する分配手段(123)とを含む。
【０００９】
伝送データ生成手段は伝送データを生成する。変調手段は伝送データ生成手段から生成された伝送データを変調する。分配手段は、変調手段からの出力を分配して、テスト信号を複数の受信機に出力する。
【００１０】
したがって、テスト信号は伝送データを変調した変調信号を分配した信号とする。これによって、一つの生成手段から複数のテスト信号を複数の受信機に出力することができる。
【００１１】
さらに好ましくは、前記比較手段は、前記復調データの同期を取る同期手段(161−163)、および前記特定受信機から出力された復調データと前記複数の受信機のうち特定受信機を除く受信機とから出力された復調データの排他的論理和を単位バイト毎に演算する複数の第１演算素子(164,165)を含む。
【００１２】
同期手段は復調データの同期を取る。複数の第１演算素子は、特定受信機から出力された復調データと複数の受信機のうち特定受信機を除く受信機とから出力された復調データの排他的論理和を単位バイト毎に演算する。
【００１３】
したがって、比較手段は、特定受信機から出力された復調データと複数の受信機のうち特定受信機を除く受信機から出力された復調データとの同期を取り、特定受信機から出力された復調データと複数の受信機のうち特定受信機を除く受信機から出力された復調データとの排他的論理和を演算する。これによって、特定受信機と特定受信機を除く受信機との比較した比較結果を得ることができる。
【００１４】
さらに好ましくは、前記比較手段は前記複数の第１演算素子から出力された演算結果の論理和を演算する第２演算素子(166)をさらに含み、前記第２演算素子から出力された演算結果を検査者に向けて出力する第２出力手段(22)をさらに備える。
【００１５】
第２演算素子は複数の第１演算素子から出力された演算結果の論理和を演算する。第２出力手段は第２演算素子から出力された演算結果を検査者に向けて出力する。
【００１６】
したがって、第２演算素子は複数の第１演算素子から出力される排他的論理輪の論理輪を演算する。表示手段によって表示される。これによって、エラー検査装置の使用者は複数の受信機の比較結果にＮＧが出たことを認識することができる。
【００１７】
さらに好ましくは、前記第１出力手段は前記検出手段の検出結果および前期比較手段の比較結果を可視表示する表示手段(21)を含む。
【００１８】
表示手段は検出手段の検出結果および比較手段の比較結果を可視表示する。
【００１９】
したがって、表示手段は検出手段の検出結果と比較手段の比較結果を可視状態で表示する。これによって、エラー検査装置の検査者は、複数の受信機のエラー検査結果を目視することができる。
【発明の効果】
【００２０】
この発明によれば、特定受信機の適否は、検出手段の検出結果から判明する。また、他の受信機の適否は、特定受信機が適正である場合の比較手段の比較結果から判明する。これによって、複数の受信機の検査精度を向上させることができる。
【００２１】
この発明の上述の目的、その他の目的、特徴および利点は、図面を参照して行う以下の実施例の詳細な説明から一層明らかとなろう。
【発明を実施するための最良の形態】
【００２２】
図１を参照して、この実施例のエラー検査装置１０はＳＧ(Signal Generator)１２を含む。ＳＧ１２はＰＣ(Personal Computer)２０からの制御によって、高周波信号であるテスト信号ＲＦをデジタル信号受信機１４ａ,１４ｂ,１４ｃの各々へ出力する。
【００２３】
デジタル信号受信機１４ａ,１４ｂ,１４ｃの各々は、ＰＣ２０からの制御によって受信したテスト信号ＲＦをデジタル復調して、クロック信号ＣＬＫとデータ信号ＤＡＴＡと同調信号ＳＹＮＣとを出力する。また、デジタル信号受信機１４ａ,１４ｂ,１４ｃはお互いに同一の回路構成を持つ。
【００２４】
デジタル信号受信機１４ａはクロック信号ＣＬＫ１とデータ信号ＤＡＴＡ１と同調信号ＳＹＮＣ１とを出力する。同じく、デジタル信号受信機１４ｂはクロック信号ＣＬＫ２とデータ信号ＤＡＴＡ２と同調信号ＳＹＮＣ２とを出力する。さらに同じく、デジタル信号受信機１４ｃはクロック信号ＣＬＫ３とデータ信号ＤＡＴＡ３と同調信号ＳＹＮＣ３とを出力する。
【００２５】
また、デジタル信号受信機１４ａは、クロック信号ＣＬＫ１とデータ信号ＤＡＴＡ１とを比較回路１６へ出力し、クロック信号ＣＬＫ１とデータ信号ＤＡＴＡ１と同期信号ＳＹＮＣ１とをビットエラー検出回路１８へ出力する。デジタル信号受信機１４ｂはデータ信号ＤＡＴＡ２を比較回路１６へ出力する。デジタル信号受信機１４ｃはデータ信号ＤＡＴＡ３を比較回路１６へ出力する。
【００２６】
比較回路１６はデータ信号ＤＡＴＡ１をデータ信号ＤＡＴＡ２およびＤＡＴＡ３の各々と比較して判定結果ａ,判定結果ｂ,判定結果ｃを出力する。また、比較回路１６は、判定結果ａ,判定結果ｂをＰＣ２０へ出力し、判定結果ｃをＬＥＤ２２へ出力する。
【００２７】
ビットエラー検出回路１８は、クロック信号ＣＬＫ１とデータ信号ＤＡＴＡ１と同期信号ＳＹＮＣ１とのビットエラー検査をして、デジタル信号受信機１４ａのビットエラー結果をＰＣ２０に出力する。
【００２８】
図２を参照して、ＳＧ１２は、伝送データ生成器１２１を含む。伝送データ生成器１２１は、テスト信号へ変換される前のデータとして伝送データを生成する。伝送データは擬似音ＰＮ(Pseudo Noise)系列とする。
【００２９】
デジタル変調器１２は、伝送データ生成器１２１が出力する伝送データを高周波信号にデジタル変調する。デジタル変調の変調方式は、デジタルテレビ放送方式に用いられるデジタル変調方式ＶＳＢ、または６４ＱＡＭ、または２５６ＱＡＭ、またはＯＦＤＭなどとする。
【００３０】
分配器１２３は、デジタル変調器１２２が出力する高周波信号を分配して、高周波信号であるテスト信号ＲＦをデジタル信号受信機１４ａ,１４ｂ,１４ｃの各々へ出力する。
【００３１】
図３を参照して、デジタル信号受信機１４ａは、フィルタ１４１を含む。フィルタ回路１４１はフィルタ処理したテスト信号ＲＦを同調回路１４２へ出力する。また、フィルタ処理はテスト信号から不要周波数や妨害電波を取り除く。
【００３２】
同調回路１４２は、ＰＣ２０に制御されたデジタル復調器１４３によって制御されて、ＰＣ２０から指示された周波数のテスト信号ＲＦを選局する。さらに、同調回路１４２は、中間周波数帯(ＩＦ帯)へテスト信号ＲＦを変換し、中間周波数信号ＩＦをデジタル復調器１４３へ出力する。
【００３３】
デジタル復調器１４３は、中間周波数信号ＩＦを復調データにデジタル復調する。さらにデジタル復調器１４３は、復調データからクロック信号ＣＬＫ１とデータ信号ＤＡＴＡ１と同期信号ＳＹＮＣ１とを抽出し、クロック信号ＣＬＫ１とデータ信号ＤＡＴＡ１と同期信号ＳＹＮＣ１とを出力する。同様にして、デジタル信号受信機１４ｂは、クロック信号ＣＬＫ２とデータ信号ＤＡＴＡ２と同期信号ＳＹＮＣ２とを出力する。さらに同様にして、デジタル信号受信機１４ｃは、クロック信号ＣＬＫ３とデータ信号ＤＡＴＡ３と同期信号ＳＹＮＣ３とを出力する。
【００３４】
デジタル受信機１４ａから出力されるクロック信号ＣＬＫ１とデータ信号ＤＡＴＡ１と同期信号ＳＹＮＣ１との出力タイミングを図５(Ａ)から図５(Ｃ)に示す。図５(Ａ)はクロック信号ＣＬＫ１の出力タイミングを示す。図５(Ｂ)はデータ信号ＤＡＴＡ１の出力タイミングを示す。図５(Ｃ)は同期信号ＳＹＮＣ１の出力タイミングを示す。さらに、データ信号ＤＡＴＡ１と同期信号ＳＹＮＣ１とはクロック信号ＣＬＫ１と同期を取る。
【００３５】
クロック信号ＣＬＫ１の１周期は、データ信号ＤＡＴＡ１の１バイト周期と一致する。また、クロック信号ＣＬＫ１の出力は、デジタル信号受信機１４ａから入力がある限り常にＨＩＧＨとＬＯＷの出力を繰り返す。
【００３６】
データ信号ＤＡＴＡ１のデータ構造は１８８バイトを１単位とする。１単位は１パケット(１パケット=１８８バイト)とする。また、各パケットは適当な時間間隔を持つ。各パケットの先頭バイトは、ＳＢ(Start Byte)を表し、０ｘ４７を常に格納する。ＳＢの次のバイトはヘッダ情報であるＨ(Header)を表す。Ｈの次の３バイト以降は、データが格納されたＤ(Data)０〜Ｄ１８５(１８６バイト)を表す。データ信号ＤＡＴＡ１の出力は、各パケットで適当な時間間隔を持つため、１パケットの出力が終わると次のパケットの出力があるまでＬＯＷを出力し続ける。
【００３７】
同期信号ＳＹＮＣ１の出力は、データ信号ＤＡＴＡ１がＳＢである間のみＨＩＧＨを出力し、データ信号ＤＡＴＡ１がＳＢ以外の時にＬＯＷを出力し続ける。よって、同期信号ＳＹＮＣ１のＨＩＧＨはデータ信号ＤＡＴＡ１のパケットの先頭を表す。
【００３８】
図４を参照して、比較回路１６はＤＦＦ(Data‐flip flop)１６１,１６２,１６３を含む。ＤＦＦ１６１は、端子Ｄからデータ信号ＤＡＴＡ１を入力し、端子ＣＬＫからクロック信号ＣＬＫ１を入力する。さらに、ＤＦＦ１６１はクロック信号ＣＬＫ１の立ち下り(ＨＩＧＨ→ＬＯＷ)時に端子ＱからＤＡＴＡ１を出力する。同様にして、ＤＦＦ１６２は、端子Ｄからデータ信号ＤＡＴＡ２を入力し、端子ＣＬＫからクロック信号ＣＬＫ１を入力して、端子ＱからＤＡＴＡ２を出力する。さらに同様にして、ＤＦＦ１６３は、端子Ｄからデータ信号ＤＡＴＡ３を入力し、端子ＣＬＫからクロック信号ＣＬＫ１を入力して、端子Ｑからデータ信号ＤＡＴＡ３を出力する。
【００３９】
デジタル信号受信機１４ａ,１４ｂ,１４ｃが出力するデータ信号ＤＡＴＡ１,ＤＡＴＡ２,ＤＡＴＡ３との出力タイミングは、電気的遅延と回路的遅延とデジタル信号受信機内のデジタル変調のタイミングとによって誤差を生じる。デジタル信号受信機１４ａ,１４ｂ,１４ｃが出力するデータ信号ＤＡＴＡ１,ＤＡＴＡ２,ＤＡＴＡ３との出力タイミングの誤差は、デジタル信号受信機１４ａから出力されるクロック信号ＣＬＫ１の１周期以内に収まる。つまり、先述のとおり、デジタル信号受信機１４ａ,１４ｂ,１４ｃは同一の回路構成を持つので、各ＤＦＦ１６１,１６２,１６３は、クロック信号ＣＬＫ１を各ＤＦＦ１６１,１６２,１６３のＣＬＫ端子から入力することで、各ＤＦＦ１６１,１６２,１６３のＱ端子から出力される各データ信号ＤＡＴＡ１,ＤＡＴＡ２,ＤＡＴＡ３を１バイトごとに同期させている。
【００４０】
ＥＸ‐ＯＲゲート１６４は、ＤＦＦ１６１とＤＦＦ１６２とからの出力を入力して、データ信号ＤＡＴＡ１とＤＡＴＡ２との排他的論理和を判定結果ａとして出力する。ＥＸ‐ＯＲゲート１６５は、ＤＦＦ１６１とＤＦＦ１６３とからの出力を入力して、データ信号ＤＡＴＡ１とＤＡＴＡ３との排他的論理和を判定結果ｂとして出力する。ＯＲゲート１６６は、ＥＸ‐ＯＲゲート１６４と１６５とから出力した判定結果ａと判定結果ｂとを入力して、判定結果ａと判定結果ｂとの論理和を判定結果ｃとして出力する。
【００４１】
つまり、判定結果ａはＤＡＴＡ１とＤＡＴＡ２との１バイト毎に比較した比較結果を表す。判定結果ｂはＤＡＴＡ１とＤＡＴＡ３との１バイト毎に比較した比較結果を表す。判定結果ｃはデータ信号ＤＡＴＡ１をデータ信号ＤＡＴＡ２およびＤＡＴＡ３の各々と比較した比較結果を表す。よって、この実施例で比較回路１６から出力された判定結果ｃがＨＩＧＨの時は、判定結果ａまたは判定結果ｂのどちらかがＨＩＧＨを出力したことを意味する。
【００４２】
また、判定結果ａはＤＡＴＡ１とＤＡＴＡ２との２バイト以上毎に比較してもよい。さらに、判定結果ｂはＤＡＴＡ１とＤＡＴＡ３との２バイト以上毎に比較してもよい。
【００４３】
表１に、データ信号ＤＡＴＡ１とデータ信号ＤＡＴＡ２,ＤＡＴＡ３との比較結果、および判定結果ａ,判定結果ｂ,判定結果ｃの真理値表を示す。
【００４４】
【表１】
2008294956.tif 000003
【００４５】
ここで、ＳＧ１２が複数ある場合を考える。例えば、３台の異なるＳＧがテスト信号ＲＦ１,ＲＦ２,ＲＦ３を出力する。デジタル信号受信機１４ａがテスト信号ＲＦ１をデジタル復調する。同じく、デジタル信号受信機１４ｂがテスト信号ＲＦ２をデジタル復調する。さらに同じく、デジタル信号受信機１４ｃがテスト信号ＲＦ３をデジタル復調する。テスト信号ＲＦ１,ＲＦ２,ＲＦ３は、同じ擬似音ＰＮ(Pseudo Noise)系列から生成されていても、同じパケット構造を取るとは限らない。
【００４６】
また、デジタル信号受信機１４ａ,１４ｂ,１４ｃが出力するデータ信号ＤＡＴＡ１,ＤＡＴＡ２,ＤＡＴＡ３の出力タイミングの誤差は、デジタル信号受信機１４ａから出力されるクロック信号ＣＬＫ１の１周期以内に収まるとは保証できない。よって、各ＤＦＦ１６１,１６２,１６３は、クロック信号ＣＬＫ１を各ＤＦＦ１６１,１６２,１６３のＣＬＫ端子から入力しても、各ＤＦＦ１６１,１６２,１６３のＱ端子から出力されるデータ信号ＤＡＴＡ１,２,３を１バイトごとに同期できない。
【００４７】
しかし、テスト信号ＲＦが単一のＳＧから出力されていれば、先述したとおり、デジタル信号受信機１４ａ,１４ｂ,１４ｃが出力するデータ信号ＤＡＴＡ１,ＤＡＴＡ２,ＤＡＴＡ３の出力タイミングの誤差は、デジタル信号受信機１４ａから出力されるクロック信号ＣＬＫ１の１周期以内に収まる。よって、比較回路１６はデータ信号ＤＡＴＡ１,ＤＡＴＡ２,ＤＡＴＡ３を比較することができる。さらに、比較回路１６はデータ信号ＤＡＴＡ１,ＤＡＴＡ２,ＤＡＴＡ３のみを比較する簡易な回路構成を取ることができる。
【００４８】
ビットエラー検出回路１８は、入力したクロック信号ＣＬＫ１とデータ信号ＤＡＴＡ１と同期信号ＳＹＮＣ１とを解析する。さらに、ビットエラー検出回路１８はデジタル信号受信機１４ａのビットエラー結果を出力する。また、入力した信号は次の項目を検査する。
【００４９】
１．データ信号ＤＡＴＡ１のパケット長が正確であること
２．同期信号ＳＹＮＣ１が正しく出力されていること
３．パケットのヘッダ情報Ｈに決められたデータが入っていること
４．データ信号ＤＡＴＡが決められたデータ列(実施例では、擬似雑音ＰＮ系列)であること
ビットエラー検査回路１８は、先述の検査項目の条件を全部満たす場合にデジタル信号受信機１４ａのビットエラー結果をＯＫとして出力する。
【００５０】
ＰＣ２０は、ＳＧ１２とデジタル信号受信機１４ａ,１４ｂ,１４ｃとを制御して、クロック信号ＣＫＬ１とデータ信号ＤＡＴＡ１,ＤＡＴＡ２,ＤＡＴＡ３とを比較回路１６へ出力させる。次に、ＰＣ２０は、デジタル信号受信機１４ａを制御して、クロック信号ＣＫＬ１とデータ信号ＤＡＴＡ１と同期信号ＳＹＮＣ１とをビットエラー検出回路１８へ出力させる。そして、ＰＣ２０は、比較回路１６が出力した判定結果ａと判定結果ｂ、およびビットエラー検出回路１８が出力したビットエラー結果から、表２に示す検査結果を求める。
【００５１】
【表２】
2008294956.tif 000004
【００５２】
図６〜図８を参照して具体的に説明すると、ＰＣ２０は、ステップＳ１でＳＧ１２を制御して、伝送データを変調した複数のテスト信号ＲＦを出力させる。ＰＣ２０は続いて、ステップＳ３でデジタル信号受信機１４ａを制御し、ＳＧ１２から出力されたテスト信号ＲＦを選局し復調してクロック信号ＣＫＬ１とデータ信号ＤＡＴＡ１と同期信号ＳＹＮＣ１とを出力させる。さらに、デジタル信号受信機１４ａはクロック信号ＣＫＬ１とデータ信号ＤＡＴＡ１とを比較回路１６へ入力し、クロック信号ＣＫＬ１とデータ信号ＤＡＴＡ１と同期信号ＳＹＮＣ１とをビットエラー検出回路１８へ出力する。
【００５３】
ＰＣ２０は続いて、ステップＳ５でデジタル信号受信機１４ｂを制御して、ステップＳ３と同様の方法でクロック信号ＣＫＬ２とデータ信号ＤＡＴＡ２と同期信号ＳＹＮＣ２とを出力させるが、比較回路１６にはデータ信号ＤＡＴＡ２だけを入力する。ＰＣ２０は続いて、ステップＳ７でデジタル信号受信機１４ｃを制御して、ステップＳ３と同様の方法でクロック信号ＣＫＬ３とデータ信号ＤＡＴＡ３と同期信号ＳＹＮＣ３とを出力させるが、比較回路１６にはデータ信号ＤＡＴＡ３だけを入力する。
【００５４】
ＰＣ２０は続いて、ステップＳ９でビットエラー検出回路１８から出力されたデジタル信号受信機１４ａのビットエラー結果がＯＫであるかを判別する。そして、ＮＯであればＰＣ２０は、ステップＳ１１でデジタル信号受信機１４ａのビットエラー結果をＮＧとＤＩＳＰ２１に出力して、ステップＳ１３で判定結果ａが１かどうかを判別する。さらにＹＥＳであればＰＣ２０はステップＳ１５で判定結果ｂが１かどうかを判別する。さらにＹＥＳであればＰＣ２０は、ステップＳ１７でデジタル信号受信機１４ｂのビットエラー検査を無効、デジタル信号受信機１４ｃのビットエラー検査を無効にし、ＤＩＳＰ２１にデジタル信号受信機１４ｂ,１４ｃのビットエラー結果を出力する。
【００５５】
ここで、ＰＣ２０が、デジタル信号受信機１４ａのビットエラー検査をＮＧと判別し、デジタル信号受信機１４ｂのビットエラー検査は無効とデジタル信号受信機１４ｃのビットエラー検査は無効と判別したときの、ＤＩＳＰ２１の表示例を図９(Ａ)に示す。また、図９(Ａ)は表示例なので、ＤＩＳＰ２１は、デジタル信号受信機１４ａのビットエラー検査とデジタル信号受信機１４ｂ,１４ｃのビットエラー検査との結果によって表示を変更する。
【００５６】
また、ステップＳ１５でＮＯであればＰＣ２０は、ステップＳ１９でデジタル信号受信機１４ｂのビットエラー検査を無効と、デジタル信号受信機１４ｃのビットエラー検査を異常として、ＤＩＳＰ２１にデジタル信号受信機１４ｂ,１４ｃのビットエラー結果を出力する。
【００５７】
ステップＳ１３でＮＯであればＰＣ２０はステップＳ２１で判定結果ｂが１かどうかを判別する。さらにＹＥＳであればＰＣ２０はステップＳ２３に進む。この時、判定結果ａ＝０かつ、判定結果ｂ＝１であるためＰＣ２０は、ステップＳ２３でデジタル信号受信機１４ｂのビットエラー検査を異常、デジタル信号受信機１４ｃのビットエラー検査を無効として、ＤＩＳＰ２１にデジタル信号受信機１４ｂ,１４ｃのビットエラー結果を出力する。
【００５８】
また、ステップＳ２１でＮＯであればＰＣ２０はステップＳ２５に進む。この時、判定結果ａ＝０かつ、判定結果ｂ＝０であるためＰＣ２０は、ステップＳ２５でデジタル信号受信機１４ｂのビットエラー検査は異常、デジタル信号受信機１４ｃのビットエラー検査は異常として、ＤＩＳＰ２１にデジタル信号受信機１４ｂ,１４ｃのビットエラー結果を出力する。
【００５９】
つまり、デジタル信号受信機１４ａのビットエラー結果がＮＧの場合は、デジタル信号受信機１４ａとデジタル信号受信機１４ｂ,１４ｃとの比較をしても、ビットエラー検査の適否が判別できないため、再検査を必要とする。また、ＰＣ２０は、ステップＳ１７でデジタル信号受信機１４ｂ,１４ｃのビットエラー結果の代わりに、デジタル信号受信機１４ａとデジタル信号受信機１４ｂ,１４ｃとの比較結果を全部不一致とＤＩＳＰ２１へ出力してもよい。さらに、ＰＣ２０は、ステップＳ１９とステップＳ２３とでデジタル信号受信機１４ｂ,１４ｃのビットエラー結果の代わりに、デジタル信号受信機１４ａとデジタル信号受信機１４ｂ,１４ｃとの比較結果を一部一致とＤＩＳＰ２１へ出力してもよい。さらに、ＰＣ２０は、ステップＳ２５でデジタル信号受信機１４ｂ,１４ｃのビットエラー結果の代わりに、デジタル信号受信機１４ａとデジタル信号受信機１４ｂ,１４ｃとの比較結果を全部一致とＤＩＳＰ２１へ出力してもよい。
【００６０】
ここで、ＰＣ２０がステップＳ１７でデジタル信号受信機１４ｂ,１４ｃのビットエラー結果の代わりに、デジタル信号受信機１４ａとデジタル信号受信機１４ｂ,１４ｃとの比較結果を全部不一致とＤＩＳＰ２１へ出力したときの、ＤＩＳＰ２１の表示例を図９(Ｂ)に示す。また、図９(Ａ)は表示例なので、ＤＩＳＰ２１の表示は、デジタル信号受信機１４ａとデジタル信号受信機１４ｂ,１４ｃとの比較結果、およびデジタル信号受信機１４ａのビットエラー検査によって表示を変更する。
【００６１】
ステップＳ９でビットエラー検出回路１８から出力されたデジタル信号受信機１４ａのビットエラー結果がＯＫだった場合、ＰＣ２０は、ステップＳ２７でデジタル信号受信機１４ａのビットエラー結果をＯＫとＤＩＳＰ２１に出力して、ステップＳ２９で判定結果ａが１かどうかを判別する。さらにＹＥＳであればＰＣ２０はステップＳ３１で判定結果ｂが１かどうかを判別する。さらにＹＥＳであればＰＣ２０は、ステップＳ３３でデジタル信号受信機１４ｂのビットエラー検査を異常、デジタル信号受信機１４ｃのビットエラー検査を異常として、ＤＩＳＰ２１にデジタル信号受信機１４ｂ,１４ｃのビットエラー結果をＤＩＳＰ２１へ出力する。
【００６２】
また、ステップＳ３１でＮＯであればＰＣ２０は、ステップＳ３５でデジタル信号受信機１４ｂのビットエラー検査を異常、デジタル信号受信機１４ｃのビットエラー検査を正常として、ＤＩＳＰ２１にデジタル信号受信機１４ｂ,１４ｃのビットエラー結果を出力する。
【００６３】
ステップＳ２９でＮＯであればＰＣ２０はステップＳ３７で判定結果ｂが１かどうかを判別する。さらにＹＥＳであればＰＣ２０はステップＳ３９に進む。この時、判定結果ａ＝０かつ、判定結果ｂ＝１であるためＰＣ２０は、ステップＳ３９でデジタル信号受信機１４ｂのビットエラー検査を正常、デジタル信号受信機１４ｃのビットエラー検査を異常として、ＤＩＳＰ２１にデジタル信号受信機１４ｂ,１４ｃのビットエラー結果を出力する。
【００６４】
また、ステップＳ３７でＮＯであればＰＣ２０はステップＳ４１に進む。この時、判定結果ａ＝０かつ、判定結果ｂ＝０であるためＰＣ２０は、ステップＳ４１でデジタル信号受信機１４ｂのビットエラー検査を正常、デジタル信号受信機１４ｃのビットエラー検査を正常として、ＤＩＳＰ２１にデジタル信号受信機１４ｂ,１４ｃのビットエラー結果を出力する。
【００６５】
つまり、デジタル信号受信機１４ａのビットエラー結果がＯＫの場合は、デジタル信号受信機１４ａとデジタル信号受信機１４ｂ,１４ｃとの比較をすれば、ビットエラー検査の適否が判断できるため、再検査を必要としない。また、ＰＣ２０は、ステップＳ３３でデジタル信号受信機１４ｂ,１４ｃのビットエラー結果の代わりに、デジタル信号受信機１４ａとデジタル信号受信機１４ｂ,１４ｃとの比較結果を全部不一致とＤＩＳＰ２１へ出力してもよい。さらに、ＰＣ２０は、さらに、ステップＳ３５とステップＳ３９とでデジタル信号受信機１４ｂ,１４ｃのビットエラー結果の代わりに、デジタル信号受信機１４ａとデジタル信号受信機１４ｂ,１４ｃとの比較結果を一部一致と出力してもよい。さらに、ＰＣ２０は、ステップＳ４１でデジタル信号受信機１４ｂ,１４ｃのビットエラー結果の代わりに、デジタル信号受信機１４ａとデジタル信号受信機１４ｂ,１４ｃとの比較結果を全部一致と出力してもよい。
【００６６】
比較回路１６に入力するのは、クロック信号ＣＫＬ１とデータ信号ＤＡＴＡ１,ＤＡＴＡ２,ＤＡＴＡ３だけに限らず、ＤＦＦ１６１にデータ信号ＤＡＴＡ１とクロック信号ＣＬＫ１とを、ＤＦＦ１６２にデータ信号ＤＡＴＡ２とクロック信号ＣＬＫ２とを、ＤＦＦ１６３にデータ信号ＤＡＴＡ３とクロック信号ＣＬＫ３とを入力してもよい。さらに、データ信号ＤＡＴＡの代わりに同期信号ＳＹＮＣを入力し検査できることもできる。
【００６７】
ＤＩＳＰ２１は、ＰＣ２０から出力されたデジタル信号受信機１４ａのビットエラー結果とＰＣ２０から出力されたデジタル信号受信機１４ｂ,１４ｃのビットエラー結果とをディスプレイ上に表示する。また、ＰＣ２０から出力されたデジタル信号受信機１４ａのビットエラー結果とＰＣ２０から出力されたデジタル信号受信機１４ｂ,１４ｃのビットエラー結果とは、可視対応したプリンタなどを使って紙面上に表示してもよい。
【００６８】
ＬＥＤ２２は判定結果ｃから出力された出力結果を出力する。実施例では、ＬＥＤ２２は判定結果ｃの出力がＨＩＧＨのときに点灯する。また、ＬＥＤ２２は判定結果ｃの出力がＬＯＷのときに点灯するようにしてもよい。さらに、判定結果ｃから出力された出力結果は可聴対応したブザーなどを使って音で出力してもよい。
【００６９】
このように、本実施例では、デジタル信号受信機１４ａの復調データをビットエラー検査して、デジタル信号受信機１４ａの復調データをデジタル信号受信機１４ｂの復調データおよびデジタル信号受信機１４ｃの復調データの各々と比較をすることで、デジタル信号受信機１４ａ,１４ｂ,１４ｃの復調データを同時にビットエラー検査する。また本実施例では、同じ異常を起こした複数のデジタル信号受信機のビットエラー検査をしても、比較の基準とする異常を起こしたデジタル信号受信機のビットエラー検査結果をＮＧとするため、複数のデジタル受信機のビットエラー検査結果をＮＧとすることができる。つまり、比較検査の基準とするデジタル信号受信機のデジタル復調信号をビットエラー検査することで、複数のデジタル信号受信機の検査精度を向上させることができる。
【００７０】
なお、この実施例では、伝送データを擬似雑音ＰＮ系列データとしたが、他の系列においても用いてよいことはもちろんである。また、この実施例では３台のデジタル信号受信機の受信データ同時エラー検査装置を説明したが、２台以上のデジタル信号受信機を同時にビットエラー検査するエラー検査装置にも適用できる。
【図面の簡単な説明】
【００７１】
【図１】この発明の一実施例を示すブロック図である。
【図２】図１実施例に適用されるＳＧの構成の一例を示すブロック図である。
【図３】図１実施例に適用されるデジタル信号受信機の構成の一例を示すブロック図である。
【図４】図１実施例に適用される比較回路の構成の一例を示すブロック図である。
【図５】(Ａ)クロック信号ＣＬＫの出力タイミングを示すタイミングチャート図であり、(Ｂ)データ信号ＤＡＴＡの出力タイミングを示すタイミングチャート図であり、(Ｃ)同調信号ＳＹＮＣの出力タイミングを示すタイミングチャート図である。
【図６】図１実施例に適用されるＰＣの処理動作の一部を示すフロー図である。
【図７】図１実施例に適用されるＰＣの処理動作の他の一部を示すフロー図である。
【図８】図１実施例に適用されるＰＣの処理動作のその他の一部を示すフロー図である。
【図９】(Ａ)図１実施例に適用されるＤＩＳＰに表示されるビットエラー検査結果の表示例を示す図解図であり、(Ｂ)図１実施例に適用されるＤＩＳＰに表示されるビットエラー検査結果と比較結果との表示例を示す図解図である。
【符号の説明】
【００７２】
１０    …  エラー検査装置
１２    …  ＳＧ
１４ａ〜１４ｃ  …  デジタル信号受信機
１６    …  比較回路
１８    …  ビットエラー検出回路
２０    …  ＰＣ
２１    …  ＤＩＳＰ
２２    …  ＬＥＤ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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