(57)【要約】【課題】ホール素子から出力されるオフセット電圧を除去し、高精度な磁界検出が可能な感磁出力ＩＣを提供する。【解決手段】印加される磁界の磁束密度に応じた感磁出力電圧を発生させるホール素子と、感磁出力電圧を増幅した増幅電圧を生成するアンプと、アンプの出力電圧をデジタル信号に変換するＡＤ変換器と、を含む感磁出力ＩＣであり、アンプは、その付加電圧入力端子を介して供給される付加電圧に応じた直流電圧を増幅電圧に重畳してアンプ出力を生成する電圧重畳手段を有し、指示値に応じた大きさの基準電圧を付加電圧として付加電圧入力端子に印加する制御手段を有する。【選択図】図４
2008309626.tif 000002
【特許請求の範囲】
【請求項１】
印加される磁界の磁束密度に応じた感磁出力電圧を発生させるホール素子と、
前記感磁出力電圧を増幅した増幅電圧を生成するアンプと、
前記アンプの出力電圧をデジタル信号に変換するＡＤ変換器と、を含む感磁出力ＩＣであって、
前記アンプは、その付加電圧入力端子を介して供給される付加電圧に応じた直流電圧を前記増幅電圧に重畳してアンプ出力を生成する電圧重畳手段を有し、
指示値に応じた大きさの基準電圧を前記付加電圧として前記付加電圧入力端子に印加する制御手段を有することを特徴とする感磁出力ＩＣ。
【請求項２】
前記制御手段は、互いに異なる複数の電圧を前記基準電圧として同時に生成する基準電圧生成手段を有し、前記指示値に応じて前記基準電圧を選択的に前記付加電圧入力端子に印加することを特徴とする請求項１に記載の感磁出力ＩＣ。
【請求項３】
前記基準電圧生成手段は、複数の抵抗が直列接続された抵抗ラダー回路と、前記抵抗ラダー回路の両端に電圧を供給する電源と、前記抵抗の各々の端部に接続され前記抵抗の各々によって分圧された電圧を出力する複数の基準電圧出力端子と、を含むことを特徴とする請求項２に記載の感磁出力ＩＣ。
【請求項４】
前記制御手段は、前記指示値に対応した基準電圧出力端子を前記付加電圧入力端子に接続することを特徴とする請求項３に記載の感磁出力ＩＣ。
【請求項５】
前記制御手段は、前記指示値を保持する第１のメモリと、前記基準電圧出力端子の各々に対応し且つ前記基準電圧出力端子と前記付加電圧入力端子との間に設けられた複数のスイッチと、前記メモリに保持された指示値に基づいて前記スイッチを選択的に駆動するデコーダと、を含むことを特徴とする請求項４に記載の感磁出力ＩＣ。
【請求項６】
前記第１のメモリは、記憶内容を外部入力により書込みおよび消去可能であることを特徴とする請求項５に記載の感磁界出力ＩＣ。
【請求項７】
前記制御手段は、制御信号に応じて前記ＡＤ変換器の出力信号から前記アンプの出力電圧を取得し、当該取得した前記アンプの出力電圧に応じて前記指示値を生成する指示値生成手段と、を更に有することを特徴とする請求項５に記載の感磁界出力ＩＣ。
【請求項８】
前記指示値生成手段は、前記基準電圧出力端子のうち、前記付加電圧の標準値として定められる所定の電圧値から当該取得した前記アンプの出力電圧に相当する電圧値を差し引いて得た電圧値に最も近い電圧を発生しているものに対応した値を前記指示値とすることを特徴とする請求項７に記載の感磁出力ＩＣ。
【請求項９】
前記制御手段は、周囲温度に応じて前記指示値を変化させることを特徴とする請求項５乃至８に記載の感磁出力ＩＣ。
【請求項１０】
前記制御手段は、周囲温度に応じた温度検出信号を出力する温度測定部と、補正係数を保持する第２のメモリと、前記温度検出信号と前記補正係数に基づいて補正値を生成する補正値生成部と、前記補正値と前記指示値に基づいて新たな指示値を生成する手段とを有することを特徴とする請求項９に記載の感磁出力ＩＣ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、印加される磁界に応じた電気信号を出力するホールＩＣ等の感磁出力ＩＣに関する。
【背景技術】
【０００２】
ホール素子の入力端子間に電流を流し（または電圧を印加し）、ホール素子の主面を貫通する方向に磁界を発生させると、ローレンツ力により素子内部の電子は進行方向が曲がり、その結果出力端子間に電位差VHが生じる。この現象をホール効果といい、電位差VHをホール電圧という。ホール電圧VHは、次式で表すことができる。
VH=K*I*B  ・・・（１）
このように、ホール素子では制御電流Ｉ、印加された磁界の磁束密度Ｂに比例したホール電圧を得ることができる。ここで、Kは、ホール素子固有の値であり、材料や形状により異なる値をとる。ホールＩＣは、ホール素子と、ホール素子の出力電圧を増幅するアンプと、アンプの出力電圧をデジタル信号に変換するＡ／Ｄ変換器等が１パッケージ化された素子であり、非接触スイッチ、回転検出、位置検出等に用いられる。
【０００３】
ホール素子の基本特性のひとつであるオフセット電圧VOSとは、無磁界のときに入力端子間に電流を流す（または電圧を印加する）だけで出力端子間に発生する電圧である。すなわち、磁界測定時においてホール素子の出力端子間には、オフセット電圧VOSと、ホール電圧VHの和がホール素子出力電圧VOUTとして出力されることとなる。
【０００４】
以下このオフセット電圧VOSが発生する原理について図１を参照しつつ説明する。ホール素子の等価回路は、図１に示すように抵抗ブリッジ回路で表すことができる。無磁界の状態でVin-VS端子間に入力電圧Vinを印加したときのVP-VN端子間に生じるホール素子出力電圧VOUTは、
VOUT=VOS=｛R4/(R1+R4)-R3/(R2+R3)｝*Vin  ・・・（２）
である。ここでブリッジを構成する４つエレメントの抵抗値R1〜R4が全て同じであれば、VOUT=0となる。すなわち、この場合オフセット電圧VOSは0である。一方、R1〜R3の抵抗値がｒであり、R4の抵抗値のみがr+aとなった場合、上記式（２）を解くと、
VOUT=VOS=[a/(4r+2a)]*Vin  ・・・（３）
となり、無磁界であるにもかかわらず、出力電圧が発生することとなる。すなわち、ブリッジを構成する４つのエレメントの抵抗値は、製造上の理由等によってばらつき、そのアンバランスがオフセット電圧の原因となるのである。オフセット電圧VOSは測定すべきホール電圧VHと同程度、もしくはそれ以上となる場合があり、磁界の強さに応じた正確な信号を得るためには、オフセット電圧を除去する必要がある。
【０００５】
以下において、オフセット電圧の除去方法として知られているスピニングカレント法について図２を参照しつつ説明する。スピニングカレント法は、図２（ａ）に示すようにホール素子のA-A´端子間に電圧を印加し、B-B´端子間に生じるホール素子出力電圧VOUT1を測定する第１ステップと、B-B´端子間に電圧を印加し、A-A´端子間に生じるホール素子出力電圧VOUT2を測定する第２ステップの２ステップ動作によって磁界の強さに応じた出力信号を得ることを特徴とするものである。すなわち、スピニングカレント法とは入力端子対と出力端子対を第１ステップと第２ステップで入れ替えてホール素子出力電圧を得る測定方法である。ここで、R1〜R3の抵抗値がrであり、R4の抵抗値のみがr+aとすると、第１ステップにおいて生じるオフセット電圧VOS1は、上記式（２）および（３）より
VOS1=[a/(4r+2a)]*Vin  ・・・（４）
である。出力端子B-B´間に発生するホール素子出力電圧VOUT1は、ホール電圧VHとオフセット電圧VOS1の和であるから、第１ステップにおいては、
VOUT1=VH+[a/（4r+2a）]*Vin  ・・・（５）
が出力端子B-B´間に発生する。一方、第２ステップにおいて生じるオフセット電圧VOS2は、
VOS2=[R1/(R1+R2)-R4/(R3+R4)]*Vin=-[a/（4r+2a）]*Vin  ・・・（６）
である。出力端子A-A´間に発生するホール素子出力電圧VOUT2は、ホール電圧VHとオフセット電圧VOS2の和であるから、第２ステップにおいては、
VOUT2= VH-[a/（4r+2a）]*Vin  ・・・（７）
が出力端子A-A´間に発生する。第１ステップおよび第２ステップにおいて得られたホール素子出力電圧VOUT1およびVOUT2は、それぞれ、T1およびT2のタイミングでメモリに記憶される。そして、加算回路によってVOUT1＋VOUT2の演算がなされ、その結果を最終的な出力として得る。すなわち、VOUT1とVOUT2を加算すると、式（６）および（７）より、2VHが得られ、オフセット電圧成分を含まない出力信号を得ることができるのである。
【特許文献１】特開２００１−３３７１４７号公報
【特許文献２】特公平６−１０３３４１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ホールＩＣは、ホール素子の他、ホール素子出力電圧を増幅するアンプ、アンプ出力をデジタル信号に変換するＡ／Ｄ変換器等を備える。ここで、図３は、ホール電圧とＡＤ変換有効領域との関係を示す図である。Ａ／Ｄ変換器によるＡＤ変換精度を向上させるためには、アンプのゲインを上げる必要がある。ここで、Ａ／Ｄ変換器の入力電圧は、Ａ／Ｄ変換器が処理することができる有効領域内に抑える必要があることから、これを考慮してアンプのゲイン設定を行う必要がある。しかしながら、ホール素子の出力電圧をアンプによって増幅させると、ホール電圧VHのみならず、オフセット電圧VOSまでもが増幅されてしまうので、アンプのゲインを十分に上げることができない。その結果、ＡＤ変換精度が確保されず十分な磁界検出精度を得ることが困難となっていた。
【０００７】
本発明は、上記した点に鑑みてなされたものであり、ホール素子から出力されるオフセット電圧を除去し、高精度な磁界検出が可能な感磁出力ＩＣを提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明に係るホールＩＣは、印加される磁界の磁束密度に応じた感磁出力電圧を発生させるホール素子と、前記感磁出力電圧を増幅した増幅電圧を生成するアンプと、前記アンプの出力電圧をデジタル信号に変換するＡＤ変換器と、を含む感磁出力ＩＣであって、前記アンプは、その付加電圧入力端子を介して供給される付加電圧に応じた直流電圧を前記増幅電圧に重畳してアンプ出力を生成する電圧重畳手段を有し、指示値に応じた大きさの基準電圧を前記付加電圧として前記付加電圧入力端子に印加する制御手段を有することを特徴としている。
【発明の効果】
【０００９】
本発明の感磁出力ＩＣによれば、アンプ出力に含まれるホール素子のオフセット電圧成分が除去されるのでアンプゲインを大きくすることができ、従って、高精度な磁界検出を達成することができる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施例について図面を参照しつつ説明する。尚、以下に示す図において、実質的に同一又は等価な構成要素、部分には同一の参照符を付している。
（第１実施例）
図４に本発明の第１実施例に係るホールＩＣ１００のブロック図を示す。ホール素子１０は、Si等の半導体薄膜によって形成される公知のホール素子であり、A、A´、B、B´の４つの端子を有する。
【００１１】
スイッチ回路１１は、スピニングカレント法による磁界検出に際して、外部より供給される制御信号に応じて、アンプ１２およびホール素子への給電を行う電源（図示せず）とホール素子１０との接続の切り替えを行う。つまり、スイッチ回路１１は、上記制御信号に応じて、スピニングカレント法における第１ステップにおいては、ホール素子のA-A´端子間に電源（図示せず）を接続するとともに端子B、B´をそれぞれアンプ１２の非反転入力端子および反転入力端子に接続し、第２ステップにおいては、ホール素子のB-B´端子間に電源（図示せず）を接続するとともに端子A、A´をそれぞれアンプ１２の非反転入力端子および反転入力端子に接続する。
【００１２】
アンプ１２は、差動アンプであり、スイッチ回路１１を介して供給されるホール素子出力電圧を増幅する。アンプ１２は、付加電圧入力端子Vrを有しており、この端子に外部より印加される付加電圧がアンプ１２の出力基準電圧としてアンプ出力に重畳されるようになっている。本発明のホールＩＣは、この付加電圧入力端子Vrに印加する付加電圧をホール素子１０のオフセット電圧に応じて増減することにより、オフセット電圧成分の除去を図るものである。
【００１３】
アンプ１２の付加電圧入力端子Vrに印加される付加電圧は抵抗ラダー回路４０によって生成される。抵抗ラダー回路４０は、互いに同一の抵抗値を有する例えば６４個の抵抗が直列接続されて構成され、これら直列接続された抵抗の両端には図示しない電源より所定の電圧VREFが印加される。抵抗ラダー回路４０を構成する抵抗R1〜R64の端部には、それぞれ基準電圧出力端子が設けられており、これらの抵抗によって電圧VREFは分圧されて基準電圧が生成され、各基準電圧が基準電圧出力端子の各々から取り出せるようになっている。各基準電圧出力端子には、各端子を識別するための端子名が付与されている。すなわち、各出力端子の端子名は、１６進数２桁表示で表現され、VSS電位に最も近い基準電圧出力端子の端子名を「20」とし、中点電位0.5*VREFを出力する基準電圧出力端子3Fまでは、出力電圧が低い順に順次カウントアップした値を端子名とする。また、基準電圧出力端子3Fの１段上の出力端子の端子名を「00」とし、最大電位であるVREFを出力する端子1Fまで出力電圧が低い順に順次カウントアップした値を端子名とする。基準電圧出力端子3Fは、抵抗ラダー回路４０の中点となっており、この端子からは、電圧VREFの半分の電圧である0.5*VREFが出力され、この電圧がアンプ１２の出力基準電圧の標準値となっている。すなわち、オフセット電圧がほぼゼロの場合には、アンプ１２の出力基準電圧は、標準値である0.5*VREFに設定されるようになっている。
【００１４】
Ａ／Ｄ変換器１３は、アンプ１２の出力電圧をデジタル信号に変換し、これをホールＩＣ１００の出力信号として出力する。Ａ／Ｄ変換器１３の出力信号は後述する制御回路２０にも供給される。
【００１５】
セレクタ３０は、抵抗ラダー回路４０とアンプ１２との間に設けられ、抵抗ラダー回路４０の各出力端子に対応した複数のスイッチからなり、抵抗ラダー回路４０の各基準電圧出力端子に発生している電圧は、該スイッチが駆動されることにより選択的にアンプ１２の付加電圧入力端子Vrに供給されるようになっている。
【００１６】
制御回路２０は、制御信号に応じてＡ／Ｄ変換器１３の出力信号を取り込んで、デジタル信号に変換されたアンプ１２の出力電圧に基づいてアンプ１２の付加電圧入力端子Vrに印加すべき電圧を抵抗ラダー回路４０の基準電圧出力端子の中から選択し、当該選択結果に応じた指示値を生成する指示値生成部２０ａと、指示値生成部２０ａの演算結果を保持するメモリ２０ｂと、によって構成される。
【００１７】
デコーダ２１は、制御回路２０のメモリ２０ｂに保持された指示値を読み出して、当該指示値に対応したセレクタ３０のスイッチをＯＮ駆動して、指示値生成部２０ａによって選択された抵抗ラダー回路４０の基準電圧出力端子とアンプ１２の付加電圧入力端子Vrとを接続する。
【００１８】
次に、上記した構成を有するホールＩＣ１００の動作について図５に示すタイミングチャートを参照しつつ説明する。まず、制御回路２０は、初期設定としてメモリ２０ｂに格納すべき指示値を決定するべく以下の処理を行う。指示値生成部２０ａは、磁界が発生していない環境において外部より制御信号が供給されるとＡ／Ｄ変換器１３の出力信号を取り込んでデジタル信号に変換されたアンプ１２の出力電圧を取得する。すなわち、無磁界時におけるアンプ出力は、ホール素子１０のオフセット電圧VOSのみが増幅されるので、アンプ１２のゲインをGとすると、G*VOSである。指示値生成部２０ａは、このG*VOSで示されるアンプ出力電圧をＡ／Ｄ変換器１３の出力信号によって取得するのである。そして、指示値生成部２０ａは、取得したG*VOSに相当する電圧をホール素子１０のオフセット成分として除去するべく、抵抗ラダー回路４０の基準電圧出力端子の中から出力基準電圧の標準値と取得したG*VOSで示されるアンプ出力電圧に相当する電圧値との差および和に相当する電圧に最も近い電圧を発生している２つの基準電圧出力端子を選択する。つまり、指示値生成部２０ａは、0.5*VREF±G*VOSに最も近い電圧を発生している２つの基準電圧出力端子を選択し、これら２つの端子の各々に対応する２つの指示値を生成し、これらをメモリ２０ｂに格納する。尚、以下の説明においては、
G*VOS=1/64*VREF  ・・・（８）
であるものとし、制御回路２０は、上記した初期設定の処理に従って増幅後のオフセット電圧VOS*Gを除去するべく、0.5*VREF-1/64＊VREFの電圧を発生している基準電圧出力端子3Eおよび0.5*VREF+1/64＊VREFの電圧を発生している基準電圧出力端子00を選択し、これに対応した値3Ehおよび00hを指示値としてメモリ２０ｂに保持しているものとする。
【００１９】
尚、本実施例においては、後述するようにスピニングカレント法による２ステップ動作によって磁界検出を行うこととしているため、２つの指示値を生成しているが、スピニングカレント法による磁界検出を行わない場合には、指示値は１つでよく、この場合、指示値生成部２０ａによって0.5*VREF-G*VOSに最も近い電圧を発生している基準電圧出力端子のみが選択され、当該選択された基準電圧出力端子に対応した指示値が生成され、これがメモリ２０ｂに保持される。
【００２０】
尚、ホール素子１０のオフセット電圧がゼロ近傍であれば、制御回路２０は、抵抗ラダー回路４０の基準電圧出力端子3Fを選択する。これにより、アンプ１２の出力基準電圧は標準値である0.5*VREFに設定される。この場合、アンプ１２出力は、無磁界時において、0.5*VREFとなり、ホール素子１０が磁界を検出してホール電圧VHを発生させている場合には、G*VH+0.5*VREFとなる。
【００２１】
ホールＩＣ１００は、スピニングカレント法による２ステップ動作によって磁界検出を行うものであり、第１ステップにおいては、スイッチ回路１１は、外部より供給される制御信号に基づいて、ホール素子１０のA-A´端子間に電源（図示せず）を接続しホール素子１０に対して給電を行なうとともに、端子B、B´をアンプ１２に接続する。ホール素子１０の表面を貫通する方向に磁界が生じている場合、B-B´端子間には、ホール電圧VHとオフセット電圧VOSとの和がホール素子出力電圧VOUT1として表れる。つまり、第１ステップにおいてホール素子B-B´端子間電圧は、
VOUT1=VH+VOS  ・・・（９）
となる。
【００２２】
制御回路２０は上記したように抵抗ラダー回路４０の基準電圧出力端子に対応した指示値3Ehをメモリ２０ｂに記憶しており、デコーダ２１は、この指示値3E hを読み出しこれをデコードして、抵抗ラダー回路４０の基準電圧出力端子3Eに対応したスイッチを駆動すべき駆動信号をセレクタ３０に供給し、当該スイッチをＯＮ状態に駆動する。これにより、アンプ１２の付加電圧入力端子Vrには(0.5-1/64)*VREFが印加されることとなる。すなわち、アンプ１２の出力基準電圧は、ホール素子１０にオフセット電圧が発生していない場合に比べ-1/64＊VREFだけ変動することとなる。この変動分-1/64＊VREFは、上記式（８）に示すように増幅後のオフセット電圧G*VOSに相当し、これを打ち消すように作用する。つまり、第１ステップにおけるアンプ出力Vamp1は、
Vamp1=(VH＋VOS)*G＋(0.5-1/64)*VREF=VH*G+0.5VREF  ・・・（１０）
となる。上記式（１０）に示されるようにアンプ出力電圧Vamp1には、ホール素子１０のオフセット電圧成分は含まれない。アンプ出力電圧は、Ａ／Ｄ変換器１３に供給され、デジタル信号として出力される。
【００２３】
続いて、スイッチ回路１１は、外部より供給される制御信号に応じてホール素子１０とアンプ１２および電源（図示せず）との接続を切り替えて第２ステップに移行する。すなわち、スイッチ回路１１は、ホール素子１０のB-B´端子間に電源（図示せず）を接続しホール素子１０に対して給電を行なうとともに端子A、A´をアンプ１２に接続する。ホール素子１０の表面を貫通する方向に磁界が生じている場合、A-A´端子間には、ホール電圧VHとオフセット電圧VOSとの差がホール素子出力電圧VOUT2として表れる。つまり、第２ステップにおいてホール素子A-A´端子間電圧は、
VOUT2=VH-VOS  ・・・（１１）
である。
【００２４】
制御回路２０は、上記したように、抵抗ラダー回路４０の基準電圧出力端子に対応した指示値00hをメモリ２０ｂに記憶しており、デコーダ２１は、この指示値00hを読み出しこれをデコードして、抵抗ラダー回路４０の基準電圧出力端子00に対応したスイッチを駆動すべき駆動信号をセレクタ３０に供給し、当該スイッチをＯＮ状態に駆動する。これにより、アンプ１２の付加電圧入力端子Vrには(0.5+1/64)*VREFが印加されることとなる。すなわち、アンプ１２の出力基準電圧は、ホール素子１０にオフセット電圧が発生していない場合に比べ＋1/64＊VREFだけ変動することとなる。この変動分＋1/64＊VREFは、上記式（８）に示すように増幅後のオフセット電圧-G*VOSに相当し、これを打ち消すように作用する。つまり、第２ステップにおけるアンプ出力Vamp2は、
Vamp2=(VH-VOS)*G＋(0.5+1/64)*VREF=VH+0.5VREF  ・・・（１２）
となる。上記式（９）に示されるようにアンプ出力電圧Vampには、ホール素子１０のオフセット電圧成分は含まれない。アンプ出力電圧は、Ａ／Ｄ変換器１３に供給され、デジタル信号として出力される。
【００２５】
このように、本発明の第１実施例に係るホールＩＣ１００は、スピニングカレント法における第１ステップにおいては、アンプの出力基準電圧を標準レベル0.5*VREFから下げることによりオフセット電圧成分VOS*Gを相殺し、第２ステップにおいては、アンプの出力基準電圧を標準レベル0.5*VREFから上げることによりオフセット電圧成分-VOS*Gを相殺するのである。つまり、スピニングカレント法における第１ステップと第２ステップでオフセット電圧の極性が反転するので、ステップ毎にアンプの出力基準電圧を設定し、各ステップにおいてオフセット電圧成分が除去されたアンプ出力を得るようにしているのである。これにより、アンプ出力電圧は、オフセット電圧によらずVH*G+0.5*VREFに保たれる。アンプ出力電圧からオフセット電圧成分が排除されるので、アンプのゲインを上げることができ、ＡＤ変換有効領域をフルに使用することができ、オフセット電圧を除去しない従来構成と比較し、ＡＤ変換誤差を低減し、磁界測定精度を向上させることが可能となるのである。図６は、本実施例のホールＩＣにおけるホール電圧とＡ／Ｄ変換有効領域との関係を示す図であり、上記した如き本発明の効果を示す図である。
【００２６】
尚、本実施例においては、スピニングカレント法による２ステップ動作によって磁界検出を行うこととしたが、上記した実施例の如く各ステップにおいてオフセット電圧成分を除去することができれば、スピニングカレント法による磁界検出を行わなくてもよい。この場合、上記したように制御回路２０を構成する指示値生成部２０ａは、抵抗ラダー回路４０の基準電圧出力端子の中から出力基準電圧の標準値とアンプによって増幅されたオフセット電圧G*VOSとの差に相当する電圧に最も近い電圧を発生している基準電圧出力端子のみ選択し、当該選択した基準電圧出力端子に対応する値をメモリ２０ｂに記憶しておく。そして、上記実施例の第１ステップの動作のみを行うことにより、上記式（１０）で示されるアンプ出力を得ることができ、かかるアンプ出力をＡ／Ｄ変換器１３によってデジタル信号に変換することにより磁界検出を行うことが可能である。
【００２７】
また、本実施例においては、アンプの出力基準電圧を調整することにより、オフセット電圧が完全に除去される場合を例に説明したが、アンプ出力電圧にオフセット電圧成分が残存していても構わない。この場合、従来のスピニングカレント法における磁界検出と同様、Ａ／Ｄ変換器１３の後段にメモリと加算回路を設け、第１および第２ステップにおいてＡ／Ｄ変換器１３から出力される値をメモリに記憶し、加算回路がメモリに記憶された２つの信号を読み出してこれらを加算することにより、オフセット電圧成分を含まない出力信号を得ることができる。この場合においても、オフセット電圧成分の一部は除去されるのでアンプゲインを大きくとることが可能である。
【００２８】
また、上記実施例においては、無磁界の環境において制御信号に応じて、指示値生成部２０ａがＡ／Ｄ変換器１３の出力信号を取り込んでデジタル信号に変換されたアンプ出力電圧を取得し、これに基づいて抵抗ラダー回路４０の基準電圧出力端子の選択を行い、当該選択した基準電圧出力端子に対応した指示値を生成する構成としたが、外部入力により任意の値を指示値として設定することとしてもよい。つまり、指示値は制御回路２０が決定するのではなく、指示値となるべき値を外部から供給し、これを保持しておくこととしてもよい。この場合、制御回路２０は、外部より供給される指示値を保持でき且つ、記憶内容を消去および再書き込み可能な例えばEEPROMによって構成することとしてもよい。
【００２９】
また、アンプに印加すべき基準電圧を発生させる手段としては、抵抗ラダー回路に限らず指示値に応じた電圧を発生させるものであればいかなる構成であってもよい。
【００３０】
（第２実施例）
上記第１実施例のホールＩＣ１００においては、スピニングカレント法における第１および第２ステップにおいて発生するオフセット電圧は、絶対値が互いに等しく且つ極性が互いに異なるので、これらを除去するべく、抵抗ラダー回路４０の基準電圧出力端子のうち0.5*VREFを中心に正方向および負方向に同じ値だけずれた電圧を発生する２つの基準電圧出力端子を選択し、これに対応した指示値（例えば3Ehと00h）をメモリに記憶することとしていた。つまり、第１実施例の構成においては、２つの指示値を記憶しておき、磁界測定時にこれら２つの値を読み出す必要がある。
【００３１】
これに対して第２実施例のホールＩＣ２００は、１つの指示値のみで磁界測定を行うようにし、メモリ容量の削減を図っている。ここで指示値を例えば「3Eh」のみとした場合、「3Eh」を元に「00h」を出力する必要があるが、この場合、3Ehを反転演算した後、−１演算する必要がある（3Dhから01hを得る場合も同様である）。反転演算は、EOR回路のみで構成することができ、演算に時間を要しないが、−１演算を行うためには比較的長い演算時間を要するため、磁界検出時間が長くなる。かかる点に鑑みて、本実施例においては、１つの指示値のみを使用し、且つ−１演算を行うことなく磁界検出を行うようにしている。
【００３２】
図７は、本発明の第２実施例に係るホールＩＣ２００の構成を示すブロック図である。第２実施例に係るホールＩＣ２００は、第１実施例の構成と比較して制御回路２０がEEPROM２２に置き換えられ、EEPROM２２とデコーダ２１の間には反転回路２３が設けられる。またアンプ１２はチョッパアンプ１２ａに置き換えられている。反転回路２３およびチョッパアンプ１２ａはそれぞれ反転信号REV1およびREV2によって制御される。さらにＡ／Ｄ変換器１３の出力信号を記憶するメモリ１４と、メモリ１４に保持された指示値に対して後述する所定の演算処理を行う演算回路１５が追加されれる。
【００３３】
反転回路２３は、複数のEOR回路が並列接続されて構成され、EEPROM２２に格納された値を反転信号REV1に応じて反転演算し、演算結果をデコーダ２１に出力する。具体的には、反転回路２３は、反転信号REV1の信号レベルが「0」である場合には、EEPROM２２に保持された指示値を反転演算することなくそのまま出力し、反転信号REV1の信号レベルが「1」である場合には、EEPROM２２に保持された指示値を反転させた値を出力する。例えばEEPROM２２の指示値が「3Eh」である場合、これを２進数で表示すると「111110」である。反転回路２３を構成するEOR回路の各々は、２進数表示された指示値の各ビットに対応しており、反転信号REV1として「0」が入力されている場合は、EEPROM２２に保持された指示値を反転させないで「111110」=「3Eh」をそのまま出力する。一方、反転回路２３は反転信号REV1として「1」が入力されている場合は、上記２進数表示された指示値の各ビットのデジットレベルを反転させて「000001」=「01h」を出力する。
【００３４】
チョッパアンプ１２ａは、反転信号REV2に応じて入力電圧を反転させる。具体的には、チョッパアンプ１２ａは、反転信号REV2の信号レベルが「0」である場合には、スイッチ回路１１を介して供給されるホール素子出力電圧VOUTをそのまま受信し、反転信号REV2の信号レベルが「1」である場合には、チョッパアンプ１２ａの非反転入力端子と反転入力端子に供給される電圧を入れ替える。つまり、この場合、チョッパアンプ１２ａには-VOUTが入力電圧として供給される。
【００３５】
次に、第２実施例のホールＩＣ２００の動作について図８のタイミングチャートを参照しつつ説明する。以下の説明においては、
G*VOS=1/64*VREF  ・・・（１３）
であるものとし、EEPROM２２には、増幅後のオフセット電圧VOS*Gを除去するべく、予め書き込まれた「3Eh」を指示値として保持しているものとする。
【００３６】
本発明に係るホールＩＣ２００は、スピニングカレント法による２ステップ動作によって磁界検出を行うものであり、第１ステップにおいては、スイッチ回路１１は、外部より供給される制御信号に基づいて、ホール素子１０のA-A´端子間に電源（図示せず）を接続し、ホール素子１０に対して給電を行なうとともに、ホール素子１０の端子B、B´をアンプ１２に接続する。ホール素子１０の表面を貫通する方向に磁界が生じている場合、B-B´端子間には、ホール電圧VHとオフセット電圧VOSとの和がホール素子出力電圧VOUT1として表れる。つまり、第１ステップにおいてホール素子B-B´端子間電圧は、
VOUT1=VH+VOS  ・・・（１４）
である。
【００３７】
第１ステップの前半においては、反転信号REV1およびREV2として「0」（非反転）が反転回路２３およびチョッパアンプ１２ａにそれぞれ供給される。これにより、チョッパアンプ１２ａにはホール素子出力電圧VOUTがそのまま入力され、反転回路２３は、EEPROM２２に保持された指示値「3Eh」をそのままデコーダ２１に供給する。デコーダ２１は、受信した指示値3Ehをデコードして、抵抗ラダー回路４０の基準電圧出力端子3Eに対応したスイッチを駆動すべき駆動信号をセレクタ３０に供給し、当該スイッチをＯＮ状態に駆動する。これにより、チョッパアンプ１２ａの付加電圧入力端子Vrには（0.5-1/64）*VREFが印加されることとなる。すなわち、チョッパアンプ１２ａの出力基準電圧は、ホール素子１０にオフセット電圧が発生していない場合に比べ-1/64＊VREFだけ変動することとなる。この変動分-1/64＊VREFは、上記式（１３）に示すように増幅後のオフセット電圧G*VOSに相当し、これを打ち消すように作用する。つまり、第１ステップ前半におけるアンプ出力Vamp1は、
Vamp1=(VH＋VOS)*G＋(0.5-1/64)*VREF=VH*G+0.5VREF  ・・・（１５）
となる。かかるアンプ出力は第１ステップ前半の期間内におけるＴ１のタイミングでＡＤ変換器１３によってＡＤ変換された後、メモリ１４に記憶される。
【００３８】
続いて、第１ステップの後半においては、反転信号REV1およびREV2として「1」（反転）が反転回路２３およびチョッパアンプ１２ａにそれぞれ供給される。これにより、チョッパアンプ１２ａにはホール素子出力電圧が反転され-VOUTが入力され、反転回路２３は、EEPROM２２に保持された指示値「3Eh」を反転させた値「01h」をデコーダ２１に供給する。デコーダ２１は、受信した指示値01hをデコードして、抵抗ラダー回路４０の基準電圧出力端子01に対応したスイッチを駆動すべき駆動信号をセレクタ３０に供給し、当該スイッチをＯＮ状態に駆動する。これにより、チョッパアンプ１２ａの付加電圧入力端子Vrには（0.5+2/64）*VREFが印加されることとなる。すなわち、チョッパアンプ１２ａの出力基準電圧は、ホール素子１０にオフセット電圧が発生していない場合に比べ＋2/64＊VREFだけ変動することとなる。この変動分+2/64＊VREFのうちの半分の電圧である+1/64＊VREFは、上記式（１３）に示すように増幅後のオフセット電圧-G*VOSに相当し、これを打ち消すように作用する。つまり、第１ステップ後半におけるアンプ出力Vamp2は、
Vamp2=-(VH＋VOS)*G＋(0.5+2/64)*VREF=-VH*G+(0.5+1/64)VREF  ・・・（１６）
となる。かかるアンプ出力は第１ステップ後半の期間内におけるＴ２のタイミングでＡＤ変換器１３によってＡＤ変換された後、メモリ１４に記憶される。
【００３９】
次に、スイッチ回路１１は、外部より供給される制御信号に応じてホール素子１０とチョッパアンプ１２ａおよび電源（図示せず）との接続を切り替えて第２ステップに移行する。すなわち、スイッチ回路１１は、ホール素子１０のB-B´端子間に電源（図示せず）を接続し、ホールＩＣ１０に対して給電を行なうとともに、ホール素子１０の端子A、A´をチョッパアンプ１２ａに接続する。ホール素子１０の表面を貫通する方向に磁界が生じている場合、A-A´端子間には、ホール電圧VHとオフセット電圧VOSとの差がホール素子出力電圧VOUT2として表れる。つまり、第２ステップにおいてホール素子A-A´端子間電圧は、
VOUT2=VH-VOS  ・・・（１７）
である。
【００４０】
第２ステップの前半においては、反転信号REV1として「1」（反転）が、反転信号REV2として「0」（非反転）が反転回路２３およびチョッパアンプ１２ａにそれぞれ供給される。これにより、チョッパアンプ１２ａにはホール素子出力電圧VOUTがそのまま入力され、反転回路２３は、EEPROM２２に保持された指示値「3Eh」を反転させた値「01h」をデコーダ２１に供給する。デコーダ２１は、受信した指示値01hをデコードして、抵抗ラダー回路４０の基準電圧出力端子01に対応したスイッチを駆動すべき駆動信号をセレクタ３０に供給し、当該スイッチをＯＮ状態に駆動する。これにより、チョッパアンプ１２ａの付加電圧入力端子Ｖｒには(0.5+2/64)*VREFが印加されることとなる。すなわち、チョッパアンプ１２ａの出力基準電圧は、ホール素子１０にオフセット電圧が発生していない場合に比べ2/64＊VREFだけ変動することとなる。この変動分2/64＊VREFのうちの半分の電圧である1/64＊VREFは、上記式（１３）に示すように増幅後のオフセット電圧-G*VOSに相当し、これを打ち消すように作用する。つまり、第２ステップ前半におけるアンプ出力Vamp3は、
Vamp3=(VH-VOS)*G＋(0.5+2/64)*VREF=VH*G+(0.5+1/64)VREF  ・・・（１８）
となる。かかるアンプ出力は第２ステップ前半の期間内におけるＴ３のタイミングでＡＤ変換器１３によってＡＤ変換された後、メモリ１４に記憶される。
【００４１】
続いて、第２ステップの後半においては、反転信号REV1として「0」（非反転）が、反転信号REV2として「1」（反転）が反転回路２３およびチョッパアンプ１２ａにそれぞれ供給される。これにより、チョッパアンプ１２ａにはホール素子出力電圧が反転され-VOUTが入力され、反転回路２３は、EEPROM２２に保持された指示値「3Eh」をそのままデコーダ２１に供給する。デコーダ２１は、受信した指示値3Ehをデコードして、抵抗ラダー回路４０の基準電圧出力端子3Eに対応したスイッチを駆動すべき駆動信号をセレクタ３０に供給し、当該スイッチをＯＮ状態に駆動する。これにより、チョッパアンプ１２ａの付加電圧入力端子Vrには、基準電圧出力端子3Eが接続され、(0.5-1/64)*VREFが印加されることとなる。すなわち、チョッパアンプ１２ａの出力基準電圧は、ホール素子１０にオフセット電圧が発生していない場合に比べ-1/64＊VREFだけ変動することとなる。この変動分-1/64＊VREFは、上記式（１３）に示すように増幅後のオフセット電圧G*VOSに相当し、これを打ち消すように作用する。つまり、第２ステップ後半におけるアンプ出力Vamp4は、
Vamp4=-(VH-VOS)*G＋(0.5-1/64)*VREF=VH*G+0.5VREF  ・・・（１９）
となる。かかるアンプ出力は第２ステップ後半の期間内におけるＴ４のタイミングでＡＤ変換器１３によってＡＤ変換された後、メモリ１４に記憶される。
【００４２】
次に、演算回路１５は、各ステップにおいて得られたアンプ出力Vamp1〜Vamp4をメモリ１４から読み出して、下記演算を行うことにより最終的な出力電圧Vを得る。
V=Vamp1-Vamp2+Vamp3-Vamp4＝4VH*G+0.5*VREF  ・・・（２０）
上記式（２０）に示されるように出力電圧Vには、ホール素子１０のオフセット電圧成分は含まれない。
【００４３】
このように第２実施例のホールＩＣは、EEPROMに保持された１つの指示値のみを使用し、且つ−１演算を行うことなくオフセット電圧を除去することができるので、メモリ容量を削減でき、磁界検出時間の短縮を図ることが可能となる。また、抵抗ラダー回路は、0.5*VREFを中心に正方向および負方向に同じ値だけずれた電圧を出力する必要がないので、抵抗ラダー回路の抵抗分割数を少なくすることができ、また、電圧精度も要求されないので抵抗ラダー回路の抵抗面積を縮小することが可能となる。
【００４４】
（第３実施例）
図９は、ホール素子を定電流駆動した場合におけるオフセット電圧の温度特性を示すグラフである。同図に示す如く、ホール素子出力電圧に含まれるオフセット電圧は２次関数の温度特性を有しており、高精度な磁界検出を行うためには、これを補正する必要がある。第３実施例のホールＩＣ３００は、ホール素子のオフセット電圧の温特を補正する手段を備えている。
【００４５】
図１０は、本実施例に係るホールＩＣ３００の構成を示すブロック図である。第３実施例のホールＩＣ３００は、第２実施例の構成と比較してEEPROM２２が制御回路５０に置き換えられる。制御回路５０は、温度測定部５１、補正値生成部５２、EEPROM５３および５４、加算器５５により構成される。
【００４６】
温度測定部５１は、温度センサおよびＡ／Ｄ変換器等を含み、周囲温度をで０．００４[℃/bit]の分解能で測定し、温度検出信号として−１０６〜１５６℃の温度範囲を２の補数表現の１６ビットで出力する。図１１は、温度測定部５１による測定温度と温度検出信号（１６進数表示）の対応関係の一部を示している。
【００４７】
EEPROM５３は、−３、−２、−１、０、１、２、３のうちのいずれかの温特補正係数を保持する。温特補正係数とは、ホール素子毎に異なるオフセット電圧の温特に応じて定められる値であり、ホール素子１０のオフセット電圧の温特補正に最も適した上記いずれかの値がEEPROM５３に書き込まれ、保持される。
【００４８】
補正値生成部５２は、温度測定部５１より供給される温度検出信号と、EEPROM５３に保持された温特補正係数から、図１２に示す真理値表に従って、補正値を出力する。すなわち、補正値生成部５２は、１６ビットの温度検出信号のうちの上位４ビットをデコードして、１６．３７５℃の温度範囲を識別し、識別した温度範囲毎に上記真理値表を参照することにより温特係数に応じた補正値を出力する。
【００４９】
EEPROM５４は、温特補正前のチョッパアンプ１２ａの出力基準電圧を基準値として設定するべく、該基準値に相当する電圧を発生している抵抗ラダー回路４０の基準電圧出力端子に対応した指示値を保持している。かかる指示値は、例えば２５℃近傍におけるホール素子１０のオフセット電圧に応じて定められる。
【００５０】
加算器５５は、EEPROM５４に格納された指示値と、補正値生成部５２より供給される補正値を加算して得た値を温特補正後の指示値としてデコーダ２１に供給する。
【００５１】
図１３は、本実施例に係るホールＩＣ３００の周囲温度に応じて変化するチョッパアンプ１２ａの出力基準電圧および出力電圧を示したグラフであり、ホールＩＣ３００によるオフセット電圧の温特補正の具体的態様を示している。図１３のグラフにおいて横軸は周囲温度、縦軸は電圧を示しており、磁界は発生しておらずアンプ出力電圧にはホール電圧成分は含まれていないものとする。以下、図１３のグラフを参照しつつホールＩＣ３００の温特補正について説明する。
【００５２】
図１３のグラフにおいて、一点鎖線で示す曲線は、無磁界時におけるチョッパアンプ１２ａの出力電圧である。つまり、この曲線は、ホール素子１０の温特補正前のオフセット電圧成分である。ホール素子１０がこのようなオフセット電圧の温特を有していると、磁界の強さが一定であるにもかかわらず、温度上昇と共にホール素子出力電圧が上昇することとなり、高精度な磁界検出を行うことができない。本実施例に係るホールＩＣ３００は、この温特によるオフセット電圧成分の上昇をチョッパアンプ１２ａの出力基準電圧を周囲温度に応じて変化させることにより補正する。
【００５３】
EEPROM５３は、外部より任意の値を書込めるようになっており、図１３のグラフにおいて示される如き温特を有するホール素子１０のオフセット電圧成分を除去するべく選択された値が温特補正係数として保持される。尚、以下の説明においては温特補正係数として「-1」がEEPROM５３に保持されているものとする。
【００５４】
補正値生成部５２は、温度測定部５１から供給される温度検出信号とEEPROM５３に格納された温特補正係数「-1」から、図１２に示す真理値表を参照することにより補正値を出力する。すなわち、補正値生成部５２は、温度測定部５１から供給される１６ビットの温度検出信号の上位４ビットをデコードし、１６．３７５℃の温度範囲を識別し、識別された温度範囲毎に補正係数に応じた補正値を出力する。例えば、補正値生成部５２は、真理値表に従って温度検出信号の上位４ビットが8h〜Dhの範囲にある場合には、補正値「1」を出力し、温度検出信号の上位４ビットが1ｈである場合には、補正値「-1」を出力し、温度検出信号の上位４ビットが7hである場合には、補正値「-7」を出力する。また、補正値生成部５２は、温特補正係数によらず温度検出信号の上位４ビットがEh〜0hの範囲内にある場合には、補正値「0」を出力する。つまり、この場合には温特補正されない。このように、補正値生成部５２は周囲温度の変化に応じて異なる補正値を出力するのである。
【００５５】
EEPROM５４には、上記したように温特補正前のチョッパアンプ１２ａの出力基準電圧を基準値として設定するべく該基準値に相当する電圧を発生している抵抗ラダー回路４０の基準電圧出力端子に対応した指示値を保持している。かかる指示値は例えば周囲温度が２５℃近傍である場合のオフセット電圧成分を除去するべく定められた値であり、本実施例では、例えば「3Eh」がEEPROM５４に保持されているものとする。
【００５６】
加算器５５は、EEPROM５４に保持された値「3Eh」に補正値生成部５２から供給される補正値を加算する。ここで、周囲温度がE000h〜0FFFhの範囲にあるときは、補正値生成部５２より補正値「0」が供給されるので、加算器５５は、3E+0の演算を行い、3Ehを出力し、これを反転回路２３を介してデコーダ２１に供給する。つまり、周囲温度が２５℃近傍である場合、温特補正はなされず加算器５５はEEPROM５４に格納された基準値に対応した値である3Ehをそのまま出力するのである。これにより、抵抗ラダー回路４０の基準電圧出力端子3Eに対応したスイッチがＯＮ駆動され、チョッパアンプ１２ａの出力基準電圧は(0.5-1/64)*VREFとなり、上記第２実施例の場合と同様のオフセット電圧成分の除去を行う。
【００５７】
また周囲温度が8000h〜DFFFhの範囲にあるときは、補正値生成部５２より補正値「1」が供給されるので、加算器５５は、3E+1の演算を行い、3Fhを出力し、これを反転回路２３を介してデコーダ２１に供給する。これにより、抵抗ラダー回路４０の基準電圧出力端子3Fに対応したスイッチがＯＮ駆動され、チョッパアンプ１２ａの出力基準電圧は、0.5*VREFとなる。つまり、周囲温度が8000h〜DFFFhの範囲にあるときは、チョッパアンプ１２ａの出力基準電圧は、基準値である(0.5-1/64)*VREFから1/64*VREFだけ上昇し、温特により減少したオフセット電圧成分を補正するのである。
【００５８】
また、周囲温度が例えば1000h〜1FFFhの範囲にあるときは、補正値生成部５２より補正値「-1」が供給されるので、加算器５５は、3E+（-1）の演算を行い、3Dhを出力し、これを反転回路２３を介してデコーダ２１に供給する。これにより、抵抗ラダー回路４０の基準電圧出力端子3Dに対応したスイッチがＯＮ駆動され、チョッパアンプ１２ａの出力基準電圧は、(0.5-2/64)*VREFとなる。つまり、周囲温度が1000h〜1FFFhの範囲にあるときは、チョッパアンプ１２ａの出力基準電圧は、基準値である(0.5-1/64)*VREFから1/64*VREFだけ減少し、温特により増加したオフセット電圧成分を補正するのである。
【００５９】
また、周囲温度が例えば7000h〜7FFFhの範囲にあるときは、補正値生成部５２より補正値「-7」が供給されるので、加算器５５は、3E+（-7）の演算を行い、27hを出力し、これを反転回路２３を介してデコーダ２１に供給する。これにより、抵抗ラダー回路４０の基準電圧出力端子27に対応したスイッチがＯＮ駆動され、チョッパアンプ１２ａの出力基準電圧は、(0.5-8/64)*VREFとなる。つまり、周囲温度が7000h〜7FFFhの範囲にあるときは、チョッパアンプ１２ａの出力基準電圧は、基準値である(0.5-1/64)*VREFから7/64*VREFだけ減少し、温特により増加したオフセット電圧成分を補正するのである。尚、周囲温度に応じてアンプの出力基準電圧が変化すること以外は、上記第２実施例と同様である。
【００６０】
このように、本実施例に係るホールＩＣ３００は、ホール素子のオフセット電圧の温特に合わせて所定の温度範囲毎にアンプの出力基準電圧を基準値から増加或いは減少させ、オフセット電圧の温特による変動分を相殺するので、無磁界時におけるアンプの出力電圧は概ね0.5*VREFに保たれ、ホール素子のオフセット電圧の温特補正が達成される。また、本実施例に係るホールＩＣ３００によれば２次関数で与えられるオフセット電圧の温度特性を２次関数演算を行うことなく補正するので、磁界測定時間の短縮と回路規模の縮小を図ることが可能となる。
【００６１】
（第４実施例）
ホール素子１０は、図９に示すようにオフセット電圧が正の値をとるものは、温度上昇に伴いオフセット電圧が正方向に増加し、オフセット電圧が負の値をとるものは、温度上昇に伴いオフセット電圧が負方向に増加するという性質を有する。つまり、同一のホール素子においては、オフセット電圧が正の値から負の値又は負の値から正の値に変動することはなく、オフセット電圧の極性は同一に保たれる。第４実施例のホールＩＣ４００は、かかるホール素子のオフセット電圧の特性を利用して上記第３実施例の構成を変形させたものである。
【００６２】
図１４は、第４実施例に係るホールＩＣ４００の構成を示すブロック図である。ホールＩＣ４００は、制御部の構成が上記第３実施例の構成と異なる。第３実施例に係るホールＩＣ３００のEEPROM５３に温特補正係数が格納され、EEPROM５４にはアンプの出力基準電圧の基準値を発生している基準電圧出力端子に対応した値が格納されることとしていたが、これらの値を２進数で表現したときの最上位ビットは、符号ビットとして機能し、両者の符号ビットは、上記した如きホール素子のオフセット電圧の特性から常に同一の値をとることとなる。例えば、ホール素子のオフセット電圧が正の場合には、オフセット電圧は正の温特を有することとなるので、EEPROM５３に格納されるべき温特補正係数は負の値となる。また、ホール素子のオフセット電圧が正の場合には、アンプの出力基準電圧は、標準値0.5*VREFから低減させる方向に設定されるのでEEPROM５４に格納されるべき値も負の値と見なすことができる。
【００６３】
そこで、第４実施例に係るホールＩＣ４００の制御回路５０ａには、新たにEEPROM５６が設けられ、EEPROM ５３および５４に保持された値に共通に用いられる符号ビットをEEPROM５６に格納している。これに伴い、EEPROM５３および５４に保持される値は、それぞれ１ビット削減されることとなる。
【００６４】
補正値生成部５２は、EEPROM５３に格納された符号ビットを有していない値と、EEPROM５６に格納された符号ビットから温特補正係数を生成し、これと温度測定部５１から供給される温度検出信号に基づいて図１２に示す真理値表を参照することにより補正値を出力する。加算器５５は、EEPROM５４に格納された符号ビットを有していない値と、EEPROM５６に格納された符号ビットからアンプの出力基準電圧の基準値に対応した値を生成し、これに補正値生成部より供給される補正値を加算して得た値を指示値として出力する。
【００６５】
このように第４実施例に係るホールＩＣ４００は、EEPROM５３および５４に格納された値に共通に用いられる符号ビットを格納したメモリを別に設けることとしたので、EEPROM５３および５４のメモリ容量を削減することができる。
【図面の簡単な説明】
【００６６】
【図１】ホール素子の等価回路図である。
【図２】（ａ）および（ｂ）は、スピニングカレント法による磁界測定を示す図である。
【図３】ホール電圧とＡ／Ｄ変換有効領域との関係を示す図である。
【図４】本発明の第１実施例に係るホールＩＣの構成を示すブロック図である。
【図５】本発明の第１実施例に係るホールＩＣの動作を示すタイミングチャートである。
【図６】本発明の第１実施例に係るホールＩＣにおけるホール電圧とＡ／Ｄ変換有効領域との関係を示す図である。
【図７】本発明の第２実施例に係るホールＩＣの構成を示すブロック図である。
【図８】本発明の第２実施例に係るホールＩＣの動作を示すタイミングチャートである。
【図９】ホール素子のオフセット電圧の温度特性を示す図である。
【図１０】本発明の第３実施例に係るホールＩＣの構成を示すブロック図である。
【図１１】本発明の実施例である温度測定部による測定温度と温度検出信号の対応表である。
【図１２】本発明の実施例である補正値の真理値表である。
【図１３】本発明の第３実施例に係るホールＩＣにおける周囲温度とアンプ基準電圧およびアンプ出力電圧の関係を示すグラフである。
【図１４】本発明の第４実施例に係るホールＩＣの構成を示すブロック図である。
【符号の説明】
【００６７】
１０  ホール素子
１１  スイッチ回路
１２  アンプ
１２ａ  チョッパアンプ
１３  Ａ／Ｄ変換器
１４  メモリ
１５  演算回路
２０  制御回路
２０ａ  指示値生成部
２０ｂ  メモリ
２１  デコーダ
２２  ＥＥＰＲＯＭ
２３  反転回路
３０  セレクタ
４０  抵抗ラダー回路
５０  制御回路
５１  温度測定部
５２  補正値生成部
５３  ＥＥＰＲＯＭ
５４  ＥＥＰＲＯＭ
５５  加算器
５６  ＥＥＰＲＯＭ
【図１】
2008309626.tif 000003
【図２】
2008309626.tif 000004
【図３】
2008309626.tif 000005
【図４】
2008309626.tif 000006
【図５】
2008309626.tif 000007
【図６】
2008309626.tif 000008
【図７】
2008309626.tif 000009
【図８】
2008309626.tif 000010
【図９】
2008309626.tif 000011
【図１０】
2008309626.tif 000012
【図１１】
2008309626.tif 000013
【図１２】
2008309626.tif 000014
【図１３】
2008309626.tif 000015
【図１４】
2008309626.tif 000016