(57)【要約】【課題】  フォーミングが不要で低電圧高速動作が可能な抵抗変化型不揮発メモリ素子を提供する。【解決手段】  基板上に下部電極１０１と上部電極１０４間に抵抗変化領域１００を備え、両電極間への電気的ストレスの印加によって電気抵抗が変化することで情報を記憶可能な抵抗変化型不揮発性メモリ素子であって、抵抗変化領域１００が少なくとも酸素を含む絶縁体１０２ａと、絶縁体１０２ａの一部を上部電極１０４側から下部電極１０１側にかけて貫通する１または複数の開口部１０２ｂと、上部電極１０４から下部電極１０１にかけて分断なく開口部１０２ｂ内に形成された酸化還元可能な金属膜１０３ａとを備えて構成され、開口部１０２ｂが、上部電極１０４側、下部電極１０１側または両電極間の途中に、開口の狭まっている狭窄部分を有し、金属膜１０３ａを介して両電極間を流れる電流密度が前記狭窄部分で局所的に大きくなる電流狭窄構造を備える。【選択図】        図１
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【特許請求の範囲】
【請求項１】
基板上に、下部電極、上部電極、及び、前記両電極間に形成された電気抵抗が変化する抵抗変化領域を備え、前記両電極間への電気的ストレスの印加によって電気抵抗が変化することで情報を記憶可能な抵抗変化型不揮発性メモリ素子であって、
前記抵抗変化領域が、少なくとも酸素を含む絶縁体と、前記絶縁体の一部を前記上部電極側から前記下部電極側にかけて貫通する１または複数の開口部と、前記上部電極から前記下部電極にかけて分断なく前記開口部内に形成された酸化還元可能な金属膜とを備えて構成され、
前記開口部が、前記上部電極側、前記下部電極側または前記両電極間の途中に、開口の狭まっている狭窄部分を有し、前記金属膜を介して前記両電極間を流れる電流密度が前記狭窄部分で局所的に大きくなる電流狭窄構造が形成されていることを特徴とする抵抗変化型不揮発性メモリ素子。
【請求項２】
前記開口部は、前記上部電極側の方が前記下部電極側よりも開口面積が広いことを特徴とする請求項１に記載の抵抗変化型不揮発性メモリ素子。
【請求項３】
前記開口部または前記絶縁体の端面形状が、不均質な大きさ及び形状の島状パターンが不規則に分散配置した迷路状模様であることを特徴とする請求項１または２に記載の抵抗変化型不揮発メモリ素子。
【請求項４】
前記抵抗変化領域が単一の前記開口部を有することを特徴とする請求項１〜３の何れか１項に記載の抵抗変化型不揮発性メモリ素子。
【請求項５】
前記抵抗変化領域が複数の前記開口部を有することを特徴とする請求項１〜３の何れか１項に記載の抵抗変化型不揮発性メモリ素子。
【請求項６】
前記抵抗変化領域の前記金属膜と前記上部電極の材料が同じであることを特徴とする請求項１〜５の何れか１項に記載の抵抗変化型不揮発性メモリ素子。
【請求項７】
前記開口部の前記狭窄部分の開口最小幅が２〜５０ｎｍであることを特徴とする請求項１〜６の何れか１項に記載の抵抗変化型不揮発性メモリ素子。
【請求項８】
前記開口部の段差が１〜１００ｎｍであることを特徴とする請求項１〜７の何れか１項に記載の抵抗変化型不揮発性メモリ素子。
【請求項９】
前記金属膜が、酸化により高抵抗状態となった場合の抵抗値の温度変化係数が負であることを特徴とする請求項１〜８の何れか１項に記載の抵抗変化型不揮発メモリ素子。
【請求項１０】
前記金属膜が、Ａｌ，Ｔｉ，Ｖ，Ｃｒ，Ｍｎ，Ｆｅ，Ｃｏ，Ｎｉ，Ｃｕの内の何れか少なくとも１つの元素を用いて形成されることを特徴とする請求項９に記載の抵抗変化型不揮発メモリ素子。
【請求項１１】
前記絶縁体を構成する酸素以外の元素が、前記金属膜を構成する元素と異なることを特徴とする請求項１〜１０の何れか１項に記載の抵抗変化型不揮発メモリ素子。
【請求項１２】
前記絶縁体を構成する酸素以外の元素の酸化物標準生成エネルギが、前記金属膜を構成する元素の酸化物標準生成エネルギよりも大きいことを特徴とする請求項１１に記載の抵抗変化型不揮発メモリ素子。
【請求項１３】
前記絶縁体が、シリコン、フッ素、及び、酸素を含むことを特徴とする請求項１２に記載の抵抗変化型不揮発メモリ素子。
【請求項１４】
前記絶縁体がアモルファス構造であることを特徴とする請求項１〜１３の何れか１項に記載の抵抗変化型不揮発メモリ素子。
【請求項１５】
前記基板が透明基板であることを特徴とする請求項１〜１４の何れか１項に記載の抵抗変化型不揮発メモリ素子。
【請求項１６】
前記基板がプラスチック基板であることを特徴とする請求項１〜１４の何れか１項に記載の抵抗変化型不揮発メモリ素子。
【請求項１７】
前記下部電極、前記抵抗変化領域、及び、前記上部電極からなる記憶素子部に、整流素子を直列に接続して形成され、
前記記憶素子部と前記整流素子の直列回路の両端間への電気的ストレスの印加によって電気抵抗が変化することを特徴とする請求項１〜１６の何れか１項に記載の抵抗変化型不揮発メモリ素子。
【請求項１８】
前記整流素子が、酸化物同士のｐｎ接合、多結晶シリコン同士のｐｎ接合、または、ショットキー接合の何れか１つを備えて構成されることを特徴とする請求項１７に記載の抵抗変化型不揮発メモリ素子。
【請求項１９】
請求項１に記載の抵抗変化型不揮発性メモリ素子の作製方法であって、
前記開口部が前記電流狭窄構造となるように、前記絶縁体を自己集積的に形成する工程を含むことを特徴とする抵抗変化型不揮発性メモリ素子の作製方法。
【請求項２０】
前記絶縁体を自己集積的に形成する工程の最高温度が１００℃以下であることを特徴とする請求項１８に記載の抵抗変化型不揮発性メモリ素子の作製方法。
【請求項２１】
前記絶縁体を自己集積的に形成する工程において、
前記下部電極上に、前記絶縁体の前駆体となる酸化シリコン膜（ＳｉＯｘ、１≦ｘ≦２）を形成し、
引き続き、前記酸化シリコン膜を、フッ素系ガスを用いてプラズマエッチングすることにより、前記絶縁体を自己集積的に形成することを特徴とする請求項１９または２０に記載の抵抗変化型不揮発性メモリ素子の作製方法。
【請求項２２】
前記酸化シリコン膜を、ＳｉＯ２ターゲットを用いて高周波スパッタ法により形成することを特徴とする請求項２１に記載の抵抗変化型不揮発性メモリ素子の作製方法。
【請求項２３】
前記プラズマエッチングに用いる前記フッ素系ガスとしてＣＦ４を用いることを特徴とする請求項２１または２２に記載の抵抗変化型不揮発性メモリ素子の作製方法。
【請求項２４】
請求項１〜１８の何れか１項に記載の抵抗変化型不揮発性メモリ素子と、
前記抵抗変化型不揮発性メモリ素子の両端に前記電気的ストレスを印加して、電気抵抗を変化させて情報の書き込み及び消去を行う情報書き換え手段と、
前記抵抗変化型不揮発性メモリ素子の両端に読み出し電圧を印加して前記抵抗変化型不揮発性メモリ素子を流れる電流量から電気抵抗状態を検知して記憶された情報を読み出す情報読み出し手段と、
を備えてなることを特徴とする不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気的ストレスの印加によって電気抵抗が変化することで情報を記憶可能な抵抗変化型不揮発性メモリ素子とその作製方法及び不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
近年、フラッシュメモリに代表される不揮発性半導体記憶装置の大容量化は著しく、製品レベルでは４Ｇバイト程度の容量の製品が数万円程度の価格で販売されている。特にＵＳＢメモリ等の携帯型或いは可搬型メモリとしてその商品価値は増しており、これまで光磁気ディスク等が占めてきた市場を奪いとる勢いである。また、数Ｇバイトの容量は携帯音楽プレイヤー用ストレージとしても十分であり、急速に普及しつつあるハードディスク搭載型携帯音楽プレイヤー用とは別に固体素子である不揮発性半導体記憶装置を搭載した携帯音楽プレイヤーは耐振動性や高信頼性、また低消費電力といった固体素子メモリならではの原理的な優位性をユーザーにアピールすることに成功しており、上記の音楽及び画像用の携帯型或いは可搬型商品用ストレージとして主流になると見込まれている。
【０００３】
今後更なる大容量化とビットコストの低減が実現された場合、動画の録画再生を行う携帯型或いは可搬型商品用ストレージとしての可能性も期待されることから、次世代不揮発性半導体記憶装置の研究が行なわれている。特に、フラッシュメモリの長所である低コスト、小セル面積（〜４Ｆ２：Ｆは製造プロセスの最小加工寸法）を引き継ぎつつ、フラッシュメモリの動作原理に起因する以下の制限、（１）高い書き込み／消去電圧（昇圧回路が必要）、（２）遅い書き込み／消去動作（特に消去時間は１００マイクロ秒超）、（３）少ない書き換え回数（１０６回未満）、を克服できれば、現在情報機器のメインメモリとして使用されているＤＲＡＭを置き換える用途が開拓される。これにより、使用時には瞬時に起動し待機時には消費電力を限りなく零とする所謂「インスタントオンコンピュータ」が実現可能となる。
【０００４】
斯かる次世代不揮発性半導体記憶装置の候補として強誘電体メモリ（ＦｅＲＡＭ）、磁気メモリ（ＭＲＡＭ）、相変化メモリ（ＰＲＡＭ）等、夫々独自の原理に基づく不揮発性メモリ素子の研究開発が行われているが、何れもフラッシュメモリの特長である低ビットコスト、小セル面積を凌ぐことは難しい。
【０００５】
このような状況下、最近提案された抵抗変化型不揮発性半導体記憶装置（ＲＲＡＭ、ＲＲＡＭはシャープ株式会社の登録商標）は他の候補と比較して唯一フラッシュメモリのビットコストを凌ぐ可能性があるため注目されている。ここで言う抵抗変化型不揮発性半導体記憶装置とは、単位メモリ素子が電極で挟んだ可変抵抗体に閾電圧（または閾電流）以上の電圧（または電流）を印加することにより電気抵抗を変化させることができ、一旦電圧（または電流）の印加状態を解除した後にもその抵抗状態が不揮発的に維持され、異なる抵抗状態に対応して記憶させた「０」、「１」の状態を上記閾電圧（または閾電流）より低い電圧（または電流）印加により非破壊に読み出し可能な不揮発性半導体記憶装置である。以下では、抵抗状態を高抵抗状態にスイッチングさせる動作を「リセット」、逆に、低抵抗状態にスイッチングさせる動作を「セット」と呼ぶことにする。
【０００６】
例えば、特許文献１には、「一対の電極に挟まれたペロブスカイト物質からなる薄膜に異なる極性の電圧パルスを印加することにより抵抗値を変化させる方法」が開示されている。実際、非特許文献１には、ＬａＡｌＯ３基板上に形成したＹＢａ２Ｃｕ３Ｏ７−ｘまたはＰｔ下部電極膜上にＰｒ０．７Ｃａ０．３ＭｎＯ３薄膜を形成し上部電極として、およそ半径０．４ｍｍφのＡｇを形成した構造において、Ａｇ上部電極に正電圧を印加することで抵抗値を低くし、負電圧を印加することで抵抗値を高くした例が報告されている。また、上記ペロブスカイト物質以外の遷移金属酸化物を用いた例も知られている。特許文献２には、「データ貯蔵物質層が、異なる電圧で異なる抵抗特性を有し、所定の電圧範囲で抵抗が急激に高くなる遷移金属酸化膜としてＮｉＯ、Ｖ２Ｏ５、ＺｎＯ、Ｎｂ２Ｏ５、ＴｉＯ２、ＷＯ３またはＣｏＯであることを特徴とする不揮発性メモリ装置」が開示されている。実際、非特許文献２には、上部電極と下部電極の間に二元系遷移金属酸化物であるＮｉＯ、ＴｉＯ２、ＺｒＯ２、またはＨｆＯ２を挟んだ不揮発抵抗変化メモリ素子の例が報告されている。
【０００７】
また、数百Ｇｂ／ｉｎ２〜１Ｔｂ／ｉｎ２もの高密度なメモリを形成することを目的として、特許文献３には「ペロブスカイト型或いは二元系遷移金属酸化物からなる抵抗変化材料を電極上の微細なドット（細孔）内部に形成した抵抗変化型不揮発メモリ」も開示されている。他にも、再現性及び性能の一貫性を目的として、同様にナノサイズの細孔内部に抵抗変化材料を形成する不揮発メモリの例が知られている。特許文献４、特許文献５には「下部電極、上部電極、及び前記上部電極と前記下部電極との間に位置し、多孔性物質を含み、金属ナノ粒子または金属イオンを含むナノチャンネルを有するメモリ層を備えることを特徴とするメモリ素子」や「上部電極と、下部電極と、前記上部電極と前記下部電極の間に形成されたメモリ層とを含むメモリ素子であって、前記メモリ層が、前記上部電極と前記下部電極との間にナノチャネルを形成することが可能な有機／無機複合体多孔性物質からなり、前記ナノチャネル内に金属ナノ粒子または金属イオンが注入されていることを特徴とするメモリ素子」が夫々開示されている。
【０００８】
【特許文献１】米国特許第６２０４１３９号明細書（平成１０年８月２５日出願）
【特許文献２】特開２００４−３６３６０４号公報（平成１６年１２月２４日公開）
【特許文献３】特開２００５−２３６００３号公報（平成１７年９月２日公開）
【特許文献４】特開２００６−２２２４２８号公報（平成１８年８月２４日公開）
【特許文献５】特開２００６−２６１６７７号公報（平成１８年９月２８日公開）
【非特許文献１】Ｌｉｕ，Ｓ．Ｑ．他、“Ｅｌｅｃｔｒｉｃ−ｐｕｌｓｅ−ｉｎｄｕｃｅｄ  ｒｅｖｅｒｓｉｂｌｅ  Ｒｅｓｉｓｔａｎｃｅ  ｃｈａｎｇｅ  ｅｆｆｅｃｔ  ｉｎ  ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ  ｆｉｌｍｓ”，Ａｐｐｌｉｅｄ  Ｐｈｙｓｉｃｓ  Ｌｅｔｔｅｒ， Ｖｏｌ．７６，ｐｐ．２７４９−２７５１，２０００年
【非特許文献２】Ｂａｅｋ，Ｉ．Ｇ．他、“Ｈｉｇｈｌｙ  Ｓｃａｌａｂｌｅ  Ｎｏｎ−ｖｏｌａｔｉｌｅ  Ｒｅｓｉｓｔｉｖｅ  Ｍｅｍｏｒｙ  ｕｓｉｎｇ  Ｓｉｍｐｌｅ  Ｂｉｎａｒｙ  Ｏｘｉｄｅ  Ｄｒｉｖｅｎ  ｂｙ  Ａｓｙｍｍｅｔｒｉｃ  Ｕｎｉｐｏｌａｒ  Ｖｏｌｔａｇｅ  Ｐｕｌｓｅｓ”，ＩＥＤＭ  Ｔｅｃｈｎｉｃａｌ  Ｄｉｇｅｓｔ，ｐｐ．５８７−５９０，２００４年
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、上記の一対の電極で遷移金属酸化物薄膜を挟んだメモリ素子においては以下の問題がある。即ちメモリ効果を得るためには予め上記メモリ素子に閾電圧（閾電流）以上の直流バイアスを印加して初期抵抗値を変化させる（フォーミング）手順が必要である点と、抵抗値をスイッチングさせるのに必要な電気パルスの電圧が高く（１８Ｖ）、電圧が低い場合には高抵抗状態へのスイッチング速度が遅い（５μｓ）或いは複数の電圧パルス印加を必要とする、といったスイッチング特性に関する問題である。
【００１０】
ここでフォーミングとは、特許文献１や非特許文献１に記載された例、換言すれば、一対の電極で遷移金属酸化物からなる半導体薄膜を挟んだメモリ素子においては初期抵抗値から抵抗値を高くする変化をもたらし、一方、特許文献２や非特許文献２に記載された例、換言すれば、一対の電極で遷移金属酸化物からなる絶縁体薄膜を挟んだメモリ素子においては初期抵抗値から抵抗値を低くする変化をもたらすという一見対照的な手順である。尚、特許文献３に記載された例は「微細なドット（細孔）内部に形成した」点のみが異なるだけであることから上記フォーミングの問題は解決しない。同じ材料を使用する限りスイッチング特性の問題も解決しない。特許文献４、特許文献５に記載の例は金属ナノ粒子または金属イオンを介した抵抗変化を利用するものであり動作原理が異なるため上記フォーミングの問題はないが、この種のメモリ素子につきもののスイッチング速度が遅い（＞μｓ）という問題はナノチャンネルを用いても解決できない。実際、特許文献４や特許文献５には速いスイッチングをするという記載はあるものの電圧パルスによるスイッチングの例は示されておらずスイッチング速度も記載されていない。
【００１１】
本発明は、上記問題点に鑑みてなされたものであり、その目的は、フォーミング手順が不要であり、低電圧（３Ｖ以下）で高速（１００ｎｓ以下）な抵抗スイッチングが可能な抵抗変化型不揮発メモリ素子とその作製方法及び不揮発性半導体記憶装置を提供する点にある。
【課題を解決するための手段】
【００１２】
本願の発明者等は、上記フォーミング手順によるメモリ効果発現のメカニズムと抵抗スイッチング速度に関する原理的な問題点を吟味し最適な素子構造とその作製方法を検討した結果、以下に示す抵抗変化型不揮発メモリ素子とその作製方法及び不揮発性半導体記憶装置の発明に至った。
【００１３】
即ち、本発明の抵抗変化型不揮発メモリ素子は、上記の課題を解決するために、基板上に、下部電極、上部電極、及び、前記両電極間に形成された電気抵抗が変化する抵抗変化領域を備え、前記両電極間への電気的ストレスの印加によって電気抵抗が変化することで情報を記憶可能な抵抗変化型不揮発性メモリ素子であって、前記抵抗変化領域が、少なくとも酸素を含む絶縁体と、前記絶縁体の一部を前記上部電極側から前記下部電極側にかけて貫通する１または複数の開口部と、前記上部電極から前記下部電極にかけて分断なく前記開口部内に形成された酸化還元可能な金属膜と、を備えて構成され、前記開口部が、前記上部電極側、前記下部電極側または前記両電極間の途中に、開口の狭まっている狭窄部分を有し、前記金属膜を介して前記両電極間を流れる電流密度が前記狭窄部分で局所的に大きくなる電流狭窄構造が形成されていることを特徴とする。ここで、抵抗変化型不揮発性メモリ素子に印加する電気的ストレスとしては電圧或いは電流パルスを用いることが好ましい。この電圧（電流）パルスは基板上に形成された一対の電極を介して上記抵抗変化領域に印加される。
【００１４】
上記特徴の抵抗変化型不揮発メモリ素子によれば、上部電極と下部電極間の電流経路となる開口部内に形成された酸化還元可能な金属膜が、電流経路を狭窄して電流密度を高くする電流狭窄構造を開口部の狭窄部分によって局所的に有するため、両電極間の電気伝導を担う狭小化された電流経路がフォーミング前から既に形成されていることになり、当該狭小化された電流経路を形成するためのフォーミングが不要となる。また、抵抗状態を高抵抗状態とするリセット動作では、酸化還元可能な金属膜の酸化を、少なくとも酸素を含む絶縁体からの酸素により賄うことで、狭窄部分の金属膜の電流密度が高いため、ジュール熱による温度上昇が加速され酸化が促進される、狭窄部分での高抵抗化が進み電流経路が効率的に遮断される。また、逆に抵抗状態を低抵抗状態とするセット動作では、高抵抗化した狭窄部分において高電圧の印加状態となるため、還元が促進され電流経路が効率的に開放される。結果として、狭窄部分において、酸化還元可能な金属膜と少なくとも酸素を含む絶縁体との間での酸素の授受が効率的に行われ、結果として、金属膜の酸化還元による低電圧で高速な抵抗スイッチングが可能な抵抗変化型不揮発メモリ素子が実現できる。
【００１５】
また、本発明の抵抗変化型不揮発メモリ素子は、前記開口部の開口面積が、前記上部電極側の方が前記下部電極側よりも広いことを特徴とする。
【００１６】
上記特徴の構成によれば、電流狭窄構造の開口部内に、上部電極側の開口端から容易に酸化還元可能な金属膜を下部電極にかけて分断なく形成でき、酸化還元可能な金属膜の膜厚も薄くできるという利点がある。また、両電極を介して印加する電気パルスのエネルギ密度を下部電極側開口端で大きくできるため金属膜の酸化還元が効率良く行なわれる。その結果、より低電圧で高速な抵抗スイッチングが可能になるという利点がある。
【００１７】
また、本発明の抵抗変化型不揮発メモリ素子は、前記開口部または前記絶縁体の端面形状が、不均質な大きさ及び形状の島状パターンが不規則に分散配置した迷路状模様であることを特徴とする。
【００１８】
上記特徴の構成によれば、狭窄部分での電流経路の断面積を確保しつつ、その周囲長を増加させることが可能となるため、狭窄部分での金属膜と絶縁体との接触面積を広く確保できるので、効率的な酸化還元が可能となる。結果として、低電圧で高速な抵抗スイッチング動作が可能となるとともに、読み出し動作時において両電極間に低電圧を印加したときの低抵抗状態の読み出しに必要な電流量を大きく確保できるため、読み出しマージンの向上が図れる。
【００１９】
また、本発明の抵抗変化型不揮発メモリ素子は、前記抵抗変化領域が単一の前記開口部を有することを特徴とする。
【００２０】
このような構成においては、単一の開口部を有する電流狭窄構造の抵抗変化領域を最小の抵抗変化領域として利用することにより超高密度のメモリ素子が実現可能となる。
【００２１】
また、本発明の抵抗変化型不揮発メモリ素子は、前記抵抗変化領域が複数の前記開口部を有することを特徴とする。
【００２２】
上記特徴の構成によれば、開口部の大きさがまちまちであっても多数個の平均として作用するため素子毎の抵抗値のばらつきを大幅に低減することが可能になる。更に、開口部の一つが抵抗変化に寄与しなくなった場合においても残りの開口部が抵抗変化を担うことができるため素子の信頼性を高めることが可能になる。
【００２３】
また、本発明の抵抗変化型不揮発メモリ素子は、前記抵抗変化領域の前記金属膜と前記上部電極の材料が同じであることを特徴とする。
【００２４】
上記特徴の構成によれば、同一の材料を使用でき、金属膜形成と上部電極形成プロセスを共通にできるためより低コストで抵抗変化型不揮発メモリ素子を提供できる。
【００２５】
また、本発明の抵抗変化型不揮発メモリ素子は、前記開口部の前記狭窄部分の開口最小幅が２〜５０ｎｍであることを特徴とする
【００２６】
上記特徴の構成によれば、抵抗変化領域における金属膜の酸化還元が速やかに行なわれるため高速な抵抗スイッチングが可能となる。開口最小幅が２ｎｍよりも狭い場合には金属膜がより酸化され易くなるため低抵抗状態（還元状態）が不安定になり易く、それに伴い信頼性が低くなる。一方、開口最小幅が５０ｎｍよりも広い場合には高抵抗状態（酸化状態）が不安定になり易い。これらの理由により、２〜５０ｎｍが開口最小幅として好適である。また、狭窄部分の開口最小幅は、低抵抗状態の抵抗値の下限、即ち抵抗変化領域の最も低い抵抗値を決める要素の一つであることから、素子の抵抗値の設計にも関連しており、抵抗値を低くしたい場合には開口最小幅を広く、高くしたい場合には狭くすればよい。
【００２７】
また、本発明の抵抗変化型不揮発メモリ素子は、前記開口部の段差が１〜１００ｎｍであることを特徴とする
【００２８】
上記特徴の構成によれば、開口部内に上部電極から下部電極にかけて分断なく形成する酸化還元可能な金属膜の膜厚を薄くすることが可能になるため、酸化還元に寄与しない領域を低減できる。これにより上部電極にかけての寄生抵抗を減少し不要な発熱等による消費電力の損失を抑制することが可能になる。開口部段差が１ｎｍより小さい場合にはトンネル電流や繰返しの使用による絶縁性の劣化等の問題があり信頼性が低下し、１００ｎｍより大きい場合には金属膜を分断なく形成することが困難になる。以上の理由により１〜１００ｎｍが開口部段差として好適である。
【００２９】
また、本発明の抵抗変化型不揮発メモリ素子は、前記金属膜が、酸化により高抵抗状態となった場合の抵抗値の温度変化係数が負であることを特徴とする。
【００３０】
上記特徴の構成によれば、酸化還元可能な金属膜が金属の状態（還元状態）では抵抗が低く、酸化した状態では抵抗が高くなるため、抵抗値の変化を大きくとることが可能になる。即ち、素子の低抵抗状態と高抵抗状態を判別する読み出しマージンが広くなるという利点がある。また、セット動作時、即ち高抵抗状態から低抵抗状態へスイッチングする際に印加する電気パルスにより酸化した状態の上記金属膜は発熱し温度が上昇するのだが、温度が上昇すると抵抗が下がるため負のフィードバックが掛かり、素子が過加熱により破壊されるのを防止できるという利点がある。
【００３１】
更に、前記金属膜は、Ａｌ，Ｔｉ，Ｖ，Ｃｒ，Ｍｎ，Ｆｅ，Ｃｏ，Ｎｉ，Ｃｕの内の何れか少なくとも１つの元素を用いて形成されることが好ましい。
【００３２】
上記好適な構成によれば、例えば、Ａｌ２Ｏ３、ＴｉＯ２といった定比組成の酸化物でなくとも半導体或いは絶縁体となるため僅かな量の酸素による酸化還元で抵抗値の変化を得られるという利点がある。
【００３３】
また、本発明の抵抗変化型不揮発メモリ素子は、前記絶縁体を構成する酸素以外の元素が、前記金属膜を構成する元素と異なることを特徴とする。
【００３４】
上記特徴の構成によれば、絶縁体を構成する酸素以外の元素と酸素との結合エネルギと、酸化還元可能な金属膜を構成する元素と酸素との結合エネルギの違いがあるために、金属膜の酸素源として絶縁体に含まれる酸素が利用可能になる。このため絶縁膜と金属膜との界面を酸化還元の起点として利用できるため、低電圧で高速な抵抗スイッチングが可能になるという利点がある。
【００３５】
更に、前記絶縁体を構成する酸素以外の元素の酸化物標準生成エネルギが、前記金属膜を構成する元素の酸化物標準生成エネルギよりも大きいことが好ましい。
【００３６】
上記好適な構成によれば、金属膜が絶縁体よりも熱平衡状態においては酸化し易いため、低抵抗状態から高抵抗状態へのスイッチングが高速且つ安定して行なえる。また、高抵抗状態から低抵抗状態へのスイッチングも電気パルス印加により、絶縁体を構成する元素にとっては酸化条件であり、金属膜を構成する元素にとっては還元条件となる状況が非平衡的に実現されるため高速且つ安定して行なえる。尚、絶縁体を構成する元素としてＳｉ、金属膜を構成する元素としてＴｉからなる構成が上記条件を満たし且つ酸化物標準生成エネルギ差が最小であるため最適である。従って、実施例でもこの構成について詳細に説明する。
【００３７】
また、前記絶縁体が、シリコン、フッ素、及び、酸素を含むことが好ましい。当該好適な構成によれば、金属膜の酸化還元に使用に伴う絶縁体の還元酸化がより行い易くなる。また、ＳｉＯＦというＳｉＯ２よりも誘電率の低い（〜３．５）絶縁体となることから浮遊容量も小さくなり素子全体の速度向上といった点においても有利となる。勿論、上述のように金属膜としてＴｉを用いた場合には最適な絶縁体として使用できるという利点がある。
【００３８】
また、本発明の抵抗変化型不揮発メモリ素子は、前記絶縁体がアモルファス構造であることを特徴とする。
【００３９】
上記特徴の構成によれば、絶縁体に粒界等がないため電流狭窄に必要な絶縁性に優れるという利点を有する。
【００４０】
また、本発明の抵抗変化型不揮発メモリ素子は、前記基板が透明基板であることを特徴とする。
【００４１】
上記特徴の構成によれば、液晶ディスプレイや有機ＥＬディスプレイの駆動回路とともに低電圧高速動作可能な抵抗変化型不揮発メモリ素子を作製可能となる。これにより、ディスプレイに表示する画像を記憶する、また、メモリ素子に記録した画像データ等を読み出して表示する等の動作が外部記憶装置の補助なしに可能となる。尚、ここで透明とは可視光（波長４００〜７００ｎｍ）に対して透過率が８０％以上のことを意味する。
【００４２】
また、本発明の抵抗変化型不揮発メモリ素子は、前記基板にプラスチック基板を用いることを特徴とする。
【００４３】
上記特徴の構成によれば、有機材料で作製されたＦＥＴなどの回路とともに低電圧高速動作可能な抵抗変化型不揮発メモリ素子を作製可能となる。これにより、フレキシブルな基板やフィルム上に情報を記録、また、記録したデータを読み出し演算する等の動作が外部記憶装置の補助なしに可能となる。尚、ここでプラスチック基板とは、ディスク基板のような０．５〜１．２ｍｍ厚程度のものや、数μｍ〜数十μｍのフィルム状のものの双方を意味する。具体的には、プラスチック基板材料として、ＰＣ（ポリカーボネート）、ＰＭＭＡ（ポリメチルメタクリレート）、ＰＩ（ポリイミド）、ポリエステル、ポリプロピレン等が好適である。
【００４４】
また、本発明の抵抗変化型不揮発メモリ素子は、前記下部電極、前記抵抗変化領域、及び、前記上部電極からなる記憶素子部に、整流素子を直列に接続して形成され、前記記憶素子部と前記整流素子の直列回路の両端間への電気的ストレスの印加によって電気抵抗が変化することを特徴とする。
【００４５】
上記特徴の構成によれば、セット動作後（低抵抗状態）の電流値の上限を整流素子により制御することが可能となる。これにより、周辺回路におけるトランジスタの電流駆動能力とセンスアンプの読み出しマージンが最大となるようにメモリ素子の抵抗値を調整することが可能となる。これにより、極性の異なる電圧パルスに夫々セット動作とリセット動作を割り当てることが可能である。また、セット動作側の極性の電圧パルスを用いて、電圧振幅を変えた２種類の電圧パルスによっても、セット動作（電圧振幅の小さいパルス使用）、リセット動作（電圧値の大きいパルス使用）も可能である。これにより、抵抗変化型不揮発メモリ素子と整流素子の直列回路からなるメモリセルをマトリックス状に配列したクロスポイント構造のメモリセルアレイが可能となるため、メモリセルサイズをフラッシュメモリと同様な４Ｆ２（Ｆは製造プロセスの最小加工寸法）にまで縮小可能で低コスト化の容易な不揮発メモリ素子を実現できる。
【００４６】
また、前記整流素子が、酸化物同士のｐｎ接合、多結晶シリコン同士のｐｎ接合、または、ショットキー接合の何れか１つを備えて構成されることが好ましい。当該好適な構成により、セット動作後（低抵抗状態）の電流値の上限を制限可能な整流素子を具体的に実現できる。
【００４７】
また、本発明の抵抗変化型不揮発メモリ素子の作製方法は、上記特徴構成の抵抗変化型不揮発性メモリ素子の作製方法であって、前記開口部が前記電流狭窄構造となるように、前記絶縁体を自己集積的に形成する工程を含むことを特徴とする。
【００４８】
上記特徴の方法によれば、抵抗変化領域内の絶縁体が自己集積的に形成された部分以外に、狭窄部分を有する開口部が自動的に形成されるため、ナノメータレベルの微細な電流狭窄構造を高価なＥＢ露光装置の使用やマスクの追加なしに作製できるためプロセスコストを増加させることなく低電圧高速スイッチング可能な抵抗変化型不揮発メモリ素子の作製方法を提供できる。
【００４９】
更に、前記絶縁体を自己集積的に形成する工程の最高温度が１００℃以下であることが好ましい。
【００５０】
上記好適な方法によれば、絶縁体を自己集積的に形成する工程の最高温度を１００℃以下に抑えられるので、耐熱温度の低い安価なガラス基板を透明基板として使用可能となり、プラスチック基板としてもより安価な材料が使用可能となる。
【００５１】
また、本発明の抵抗変化型不揮発メモリ素子の作製方法は、前記絶縁体を自己集積的に形成する工程において、前記下部電極上に、前記絶縁体の前駆体となる酸化シリコン膜（ＳｉＯｘ、１≦ｘ≦２）を形成し、引き続き、前記酸化シリコン膜を、フッ素系ガスを用いてプラズマエッチングすることにより、前記絶縁体を自己集積的に形成することを特徴とする。
【００５２】
上記特徴の方法によれば、多孔質な構造形成方法としてよく知られている陽極酸化や、ＳｉＯＦ、ＳｉＯＣといったポーラスな絶縁膜の作製方法であるプラズマＣＶＤ法で必要な高温プロセスを用いることなく、１００℃以下の低温プロセスでナノメータレベルの微細な電流狭窄構造を自己集積的に作製可能となる。尚、ここで酸化シリコン膜をＳｉＯｘと表示したのは薄膜堆積プロセスにおいて酸素欠損が発生しストイオキオメトリからずれるためである。即ち、ｘは２よりも小さいが、ｘが１であったとしても絶縁性に問題はない。フッ素系ガスとしては、ＣＦ４、ＣＨＦ３、ＳＦ６等が使用できる。
【００５３】
更に、前記酸化シリコン膜を、ＳｉＯ２ターゲットを用いて高周波スパッタ法により形成することが好ましい。
【００５４】
上記好適な方法によれば、基板加熱を行なわずに１００℃以下の低温プロセスで酸化シリコン膜を形成することが可能となる。
【００５５】
更に、前記プラズマエッチングに用いる前記フッ素系ガスとしてＣＦ４を用いることが好ましい。
【００５６】
上記好適な方法によれば、自己集積的に微細な電流狭窄構造の開口部を、１０〜５０ｎｍの開口最小幅、ほぼ２０ｎｍの開口部段差に作製することが可能となる。また、自己集積的に形成される電流狭窄構造は、エッチング反応、反応生成物の堆積、ガスからのポリマリゼーション等により形成されるので、開口部が形成されてからのエッチングレートが遅くなり、エッチングのエンドポイントを時間で管理する際にマージンが広くなるという利点がある。
【００５７】
本発明の不揮発性半導体記憶装置は、上記何れかの特徴の抵抗変化型不揮発性メモリ素子と、前記抵抗変化型不揮発性メモリ素子に前記電気的ストレスを印加して、電気抵抗を変化させて情報の書き込み及び消去を行う情報書き換え手段と、前記抵抗変化型不揮発性メモリ素子の両端に読み出し電圧を印加して前記抵抗変化型不揮発性メモリ素子を流れる電流量から電気抵抗状態を検知して記憶された情報を読み出す情報読み出し手段と、を備えてなることを特徴とする。
【００５８】
上記特徴の不揮発性半導体記憶装置によれば、フォーミングプロセスが不要で低電圧高速動作可能な抵抗変化型の不揮発性半導体記憶装置を提供可能となる。特に、高価なプロセス装置やマスクの追加なしに作製可能な電流狭窄構造を備えているため高性能な不揮発性半導体記憶装置を低コストで提供できる。
【発明の効果】
【００５９】
本発明に係る抵抗変化型不揮発メモリ素子は、以上のように、基板上に、下部電極、上部電極、及び、前記両電極間に形成された電気抵抗が変化する抵抗変化領域を備え、前記両電極間への電気的ストレスの印加によって電気抵抗が変化することで情報を記憶可能な抵抗変化型不揮発性メモリ素子であって、前記抵抗変化領域が、少なくとも酸素を含む絶縁体と、前記絶縁体の一部を前記上部電極側から前記下部電極側にかけて貫通する１または複数の開口部と、前記上部電極から前記下部電極にかけて分断なく前記開口部内に形成された酸化還元可能な金属膜を備えて構成され、前記開口部が、前記上部電極側、前記下部電極側または前記両電極間の途中に、開口の狭まっている狭窄部分を有し、前記金属膜を介して前記両電極間を流れる電流密度が前記狭窄部分で局所的に大きくなる電流狭窄構造が形成されているため、従来の抵抗変化型不揮発メモリ素子で必要であったフォーミングプロセスを不要とし、低電圧高速動作が可能な高性能メモリ特性を実現することができる。また、自己集積的に電流狭窄構造を作製するため、低コストで簡便に微細な電流狭窄構造を備えた抵抗変化型不揮発性メモリ素子の作製方法を提供できる。これにより、高性能で高集積な不揮発性半導体記憶装置が実現可能となる。
【発明を実施するための最良の形態】
【００６０】
以下、本発明に係る抵抗変化型不揮発メモリ素子とその作製方法、及び、不揮発性半導体記憶装置（以下、適宜「本発明素子」、「本発明方法」、及び、「本発明装置」と略称する。）の実施形態を図面に基づいて説明する。
【００６１】
〈第１実施形態〉
本発明の第１実施形態では、図１〜図２４に基づいて本発明素子と本発明素子の作製方法について説明する。先ず、本発明素子においてフォーミングが不要になり、低電圧で高速な抵抗スイッチングを可能とする原理について説明する。次いで、自己集積的に電流狭窄構造を作製する本発明方法について説明し、電流狭窄構造を備えた本発明素子の作製方法と本発明素子で得られたスイッチング特性について詳細に説明する。
【００６２】
〈原理〉
先ず、メモリ効果を得るために必要なフォーミングという手順は一体何をしていることになるのかという疑問に対する理解から、不揮発抵抗変化型メモリの研究は始まるべきであろう。繰り返しになるが「発明が解決しようとする課題」の欄で説明したように、メモリ効果が発現するために必要なフォーミングは、抵抗変化を起こす酸化物の電気的性質が、（Ａ）金属或いは半導体の場合（ペロブスカイト酸化物等）と、（Ｂ）高抵抗の半導体或いは絶縁体の場合（二元系酸化物等）の２通りのケースにおいて一見対照的な手順に見える。また、上記（Ａ）と（Ｂ）の各ケースで抵抗変化が得られるメカニズムは、別異であるという考えが大勢を占めていた。しかしながら、本発明者等は、この一見対照的に見えるフォーミング手順が酸化物を用いた抵抗変化型不揮発メモリにおいて実は等価であるとの考えに至る。以下にその理由を説明する。
【００６３】
上記（Ａ）のケースにおいては、低抵抗なオーミックコンタクトが得られる電極と半導体接合界面に電圧（または電流）バイアスを印加することで、界面での反応を引き起こし、界面は高抵抗化しショットキー的な整流性を伴う抵抗変化が得られると一般的に考えられている。しかし、単にショットキー的な界面が形成されただけでは不揮発メモリ効果が得られる筈もなく、界面のどこかにリークパスがあり、当該リークパスが電気的ストレスにより開閉しているのではないかと考えられる。即ち、界面全域で均等に高抵抗化が行なわれているならば、抵抗変化において電気的ストレスにより一様に界面の高抵抗化と低抵抗化が行なわれる筈であるが、これは同時に界面全域での反応が必要なため非常に効率が悪い。次に、界面のどこかに高抵抗化された領域の「弱い」部分があると仮定する。ここで、「弱い」とは、より小さな電圧（または電流）バイアスの印加により抵抗変化を担う物理的変化が起きるという意味で用いている。例えば、Ｐｔ電極上に形成されたＰｒ０．７Ｃａ０．３ＭｎＯ３は形状が平坦ではなく、粒界等があるため、そのような箇所が「弱い」と考えられる。また、Ｔｉ／Ｐｒ０．７Ｃａ０．３ＭｎＯ３界面では、Ｔｉの酸化とマンガン酸化物側の還元（キャリアであるホールの減少）が不均一に発生し、その不均一な部分が「弱い」と考えられる。このような「弱い」領域は、上記界面でのリークパスを物理的に担う存在と考えられる。即ち、界面全域で電流が一様に流れている状態から電気的ストレスの印加によって電流が流れる場所を界面のどこか数箇所に限定することで、メモリ効果が得られることになる。実際、単結晶薄膜を用いた素子のスイッチング速度は多結晶膜を用いた素子よりも著しく遅く、これは界面で電流が流れる場所を限定するような界面のラフネスや粒界が存在しないためであると考えられる。従って、ケース（Ａ）におけるフォーミングとは界面での電流経路を限定させるプロセスとして理解できる。
【００６４】
一方、（Ｂ）のケースにおいては、高抵抗な半導体或いは絶縁体に電圧を印加し絶縁破壊（ブレークダウン）させることにより、高抵抗な半導体或いは絶縁体中に電気伝導を担う細い或いは狭い電気伝導経路を作り、オーミックな抵抗変化が得られると一般的に考えられている。即ち、ケース（Ｂ）におけるフォーミングとは、界面からバルクにかけて電流経路を開くプロセスとして理解できる。
【００６５】
以上の２つのケースを比較勘案すれば、（Ａ）と（Ｂ）の何れのケースにおいても、「電気伝導を担う狭小化された経路」を電気的ストレスにより形成することがフォーミングの物理的意味であり、２つのケースで手順が対照的に見えたのは、ケース（Ａ）では金属側から、ケース（Ｂ）では絶縁体側から当該狭小化された経路を形成しているためであると理解できる。従って、ケース（Ａ）で見られる整流性は抵抗変化の本質ではなく、「電気伝導を担う狭小化された経路」を形成する際に付加的に発生するものであると理解すべきであろう。
【００６６】
このような理解に立った場合、如何にしてフォーミングを不要にできるかということを考える。即ち、「電気伝導を担う狭小化された経路」を電気的ストレスによって引き起こすのではなく、「電気伝導を担う狭小化された経路」が予め、電流経路を狭窄して電流密度を高くする電流狭窄構造として形成されたメモリ素子を作製すれば、フォーミング手順は不要になるとの考えに至る。尚、電流狭窄構造には、電気伝導を担う金属膜を形成する必要がある。電流経路を狭小化しても絶縁膜が形成されているならば、再びフォーミングが必要になるからである。尚、電気的ストレスによるフォーミングを用いたこれまでの例では、電極面積内の何処にどのような大きさで「電気伝導を担う狭小化された経路」が形成されるかは全く不明であり制御できなかった。この点が、この種の抵抗変化型メモリにおける抵抗値ばらつきの原理的な問題点であることも指摘しておきたい。
【００６７】
次に、この電流狭窄構造の開閉による抵抗変化を効率良く、低電圧且つ高速に行うにはどうしたらよいか、という点について考える。電流狭窄構造の開閉の原理として、電流狭窄構造の開口部内に、上部電極から下部電極にかけて金属膜を形成し、電気的ストレス印加による金属膜の酸化還元を利用することを考える。即ち、予め作製した電流狭窄構造の開口部の狭窄部分における開口面積により上限は規定されるが、金属膜の酸化により酸化した部分の抵抗が高くなるのであれば、電気的な意味で開口部の狭窄部分における開口面積を狭める或いは閉じる動作が可能となる。このためには、酸化した際の抵抗値が金属状態での抵抗値よりも高くなるような材料を選択すればよい。
【００６８】
図１は、本発明素子の基本的な構造と抵抗変化の原理を模式的に示す断面図である。図１（ａ）及び（ｂ）に示すように、下部電極１０１上に、絶縁体１０２ａが形成され、絶縁体１０２ａの一部に下部電極１０１まで貫通する開口部１０２ｂが形成され、開口部１０２ｂの内壁面と底面に酸化還元可能な金属膜１０３ａが内壁面上端から下部電極１０１にかけて分断なく形成され、その金属膜１０３ａと絶縁体１０２ａを覆うように上部電極１０４が形成され、本発明素子が構成されている。尚、図１（ａ）は本発明素子の完成状態を示し、図１（ｂ）は、開口部１０２ｂが形成された状態で、金属膜１０３ａと上部電極１０４の形成前の状態を示している。
【００６９】
下部電極１０１と上部電極１０４に挟持された両電極間への電気的ストレスの印加によって電気抵抗が変化する抵抗変化領域１０２は、絶縁体１０２ａと、絶縁体１０２ａの一部を上部電極１０４側から下部電極１０１側にかけて貫通する１または複数の開口部１０２ｂと、上部電極１０４から下部電極１０１にかけて分断なく開口部１０２ｂ内に形成された酸化還元可能な金属膜１０３ａとを備えて構成される。
【００７０】
図１に模式的に示された素子構造では、開口部１０２ｂの開口が、上部電極１０４側から下部電極１０１側に向けて徐々に狭まる構造となっており、下部電極１０１と接する底部で開口の最も狭まっている狭窄部分が形成されている。尚、電流狭窄構造の開口部１０２ｂは、下部電極１０１側の開口が上部電極１０４側の開口よりも狭いため、金属膜１０３ａを上部電極１０４側から形成し易くなる。また、金属膜１０３ａを、膜厚が薄くても開口部１０２ｂの上部電極１０４側からから下部電極１０１にかけて分断なく形成できる。尚、図１（ａ）に示す形態では、開口部１０２ｂの上部電極１０４側の上端まで金属膜１０３ａが形成されているが、金属膜１０３ａが上部電極１０４と接触している限り、その上端が、開口部１０２ｂの上部電極１０４側の上端にまで達していなくてもよい。勿論、絶縁体１０２ａの上部を被覆していても構わない。
【００７１】
図１（ａ）に示すように、上部電極１０４が下向きに開口部１０２ｂの中央部分に突出している形態では、突出部分の周縁部から開口部１０２ｂの側壁面に形成された金属膜１０３ａを介して下部電極１０１に至る電流経路を流れる電流が、狭窄部分の周縁部に集中して電流密度が高くなる。また、上部電極１０４が下向きに開口部１０２ｂの中央部分に突出していない場合でも、上部電極１０４から下部電極１０１に至る電流経路を流れる電流の電流密度が、狭窄部分で高くなる。
【００７２】
図１（ａ）に示す初期状態では、金属膜１０３ａは酸化前の低抵抗状態にあり、上部電極１０４から下部電極１０１へは、狭窄部分の低抵抗状態の金属膜１０３ａを介して電流が流れるため、開口部１０２ｂの狭窄部分は、低抵抗状態の開状態にある。次に、電気的ストレス印加により金属膜１０３ａが酸化し始めた場合を、図１（ｃ）に示す。この時、金属膜１０３ａへの酸素の供給は、その周囲の酸素を含む絶縁体１０２ａから行われるため、金属膜１０３ａの酸化は、絶縁体１０２ａと接触している外周部分で開始する。中でも、開口部１０２ｂの狭窄部分の周縁部では、電流密度も高く、且つ、周囲の絶縁体１０２ａにも接しているため、当該周縁部の金属膜１０３ａでは、電流の通電による発熱と周囲の絶縁体１０２ａからの酸素供給により酸化が促進され、他の部分より先に高抵抗化が始まる。
【００７３】
金属膜１０２ａは狭窄部分の周縁部から下部電極にかけて分断なく形成されているので、狭窄部分の中心部に向けての酸素の拡散が可能になる。従って、金属膜１０３ａの酸化は開口部１０２ｂの狭窄部分の周縁部から内側に向けて進行する。これは、この酸化反応が、狭窄部分の周縁部の金属膜１０３ａに電気的ストレス、即ち電流を流すことによって生じる発熱を利用するものであるからに他ならない。即ち、電流経路の最も狭い部分の温度が高くなることから、下部電極１０１に接している金属膜１０３ａのみを酸化すれば、酸化した金属膜１０３ｂの抵抗が高くなるため、あたかも電流狭窄構造を閉じるような動作が可能になり、高抵抗状態が実現する（リセット動作）。図１（ｄ）は、狭窄部分の全体に亘って金属膜１０３ａの酸化が進行した状態を示しているが、下部電極１０１に接している金属膜１０３ａが完全に酸化せずとも、狭窄部分の金属膜１０３ａの低抵抗部分が十分に狭くなれば、それに相応した高抵抗状態が得られることになる。
【００７４】
次に、低抵抗状態へのスイッチング（セット動作）が、如何にして実現するかを説明する。酸化された金属膜１０３ｂに電気的ストレスを印加すると、高抵抗化しているために電流による昇温に加えて電圧も印加される。これにより酸化された金属膜１０３ｂにおける金属と酸素との結合が切れ（還元）、酸素は絶縁体１０２ａ側へと取り込まれる（酸化）。これにより再び狭窄部分の金属膜１０３ａの低抵抗部分が広がり、つまり、電流狭窄構造が開き、低抵抗状態が実現する（セット動作）。
【００７５】
ここで、金属膜１０３の酸化還元反応時に電流が流れていることは非平衡状態にあることを意味するから、単なる熱平衡とは異なる反応が進行することに注意する必要がある。即ち、単純に素子全体を加熱するプロセスと、電気的ストレスを与えることで温度が上昇するプロセスでは、引き起こされる物理的反応が異なるということである。これは即ち、本発明素子に８５〜１２５℃の温度負荷を掛けても、電気的ストレスを与えた場合と同じ反応（抵抗スイッチング）が起こらず、つまりデータの劣化が生じず、原理的に保持特性が良好であることを示している。
【００７６】
上記リセット（金属膜の酸化）及びセット（金属膜の還元）の動作原理について、電流狭窄構造を形成する絶縁体１０２ａの酸化還元も含めて考えてみると、より詳細な動作メカニズム及び材料選択の指針が明らかになるので以下に説明する。ここでは、発明者等が最も効率的に抵抗スイッチングが可能と考える以下の例、即ち電流狭窄構造を形成する絶縁体１０２ａを構成する酸素以外の元素の酸化物標準生成エネルギが、酸化還元可能な金属膜１０３ａを構成する元素の酸化物標準生成エネルギよりも大きい場合について説明する。具体的には、電流狭窄構造を形成する絶縁体１０２ａとしてＳｉ酸化物、金属膜１０３ａとしてＴｉの組み合わせについて説明する。
【００７７】
金属酸化物の温度、酸素分圧をパラメータとした時の反応を調べたエリンガム図によれば、Ｓｉと酸素の組み合わせ（ＳｉＯ２）の３００Ｋでの酸化物標準生成エネルギは、およそ−８４０ｋＪ／ｍｏｌ、Ｔｉと酸素の組み合わせ（ＴｉＯ２）では、およそ−８７０ｋＪ／ｍｏｌであり、上記の関係を満たしており、しかもそのエネルギ差は小さい。電流狭窄構造を構成する絶縁体（ＳｉＯｘ）と接した金属膜（Ｔｉ）は電気的ストレスの印加により昇温し、接触している絶縁体（ＳｉＯｘ）も昇温する。酸化物標準生成エネルギが負値であるので、同一酸素濃度で温度が高くなることは還元条件側へ移行することとなり、ＳｉＯｘは還元され易くなる。ここで、ＴｉはＳｉよりも酸化し易いのであるから、このＳｉＯｘから酸素を奪い取り酸化され（ＴｉＯｘ化）高抵抗化する（リセット）。
【００７８】
次に、電流狭窄構造を構成する絶縁体（ＳｉＯｘ：酸素量はリセット動作により減少している）とＴｉＯｘが接している状況で電気的ストレスを印加すると、電圧が印加された状況で温度が上昇することでＴｉＯｘが還元される。このとき酸素がＳｉＯｘ側に取り込まれるにはＳｉＯｘが酸化条件でありＴｉＯｘが還元条件である状況が必要となる。即ち、ＴｉＯｘの温度がＳｉＯｘの温度よりも高くなり僅かな酸化物標準生成エネルギ差を逆転する状況が実現されていると考えられる。このような状況が非平衡状態である電気的バイアス印加、特に高抵抗状態での電圧印加を伴う加熱によって実現されることでセット動作が実現されると考えられる。
【００７９】
上述のような動作メカニズムから考えると、酸化物標準生成エネルギ差が小さい程、セット条件に到達し易くなるので効率的なセット動作が可能になると言える。そしてここで説明した電流狭窄構造を形成する絶縁体としてＳｉ酸化物、金属膜としてＴｉの組み合わせが最も効率的な組み合わせの一つであると言える。
【００８０】
以上説明したように、電流狭窄構造の開口部１０２ｂの狭窄部分の開口（図１（ａ）に示す例では、下部電極１０１と接する底部開口）が狭い程、金属膜１０２ａを酸化するのに必要なエネルギ及び時間が小さくなることになる。何故ならば、狭窄部分の開口が狭いことにより効率的に温度上昇が起こり、また金属膜１０２ａを酸化還元するに至る酸素の拡散距離が物理的に短くなるためである。即ち、低電圧（低電流）で高速な抵抗変化を起こすには電流狭窄構造が本質的な役割を果たすことになる。斯かる電流狭窄構造を安価にまた簡便に作製することができる本発明方法については後述する。
【００８１】
開口部１０２ｂの狭窄部分の開口が大き過ぎれば、金属膜１０２ａを酸化するのに必要な発熱を起こすために大電流が必要であり、当該開口が小さ過ぎれば、低抵抗状態での抵抗値が高くなり過ぎてしまうことになるため、抵抗変化型不揮発メモリに適した抵抗値が得られるように適度な大きさで開口部１０２ｂを作製する必要がある。本発明者等が鋭意検討したところ、狭窄部分の開口の最小幅としては２〜５０ｎｍが好適である。また、開口部１０２ｂの段差は１〜１００ｎｍであれば、形成する金属膜１０３ａを薄くすることができるため下部電極側の狭窄部分の金属膜１０２ａを局所的に加熱するに好適である。
【００８２】
このような電流狭窄構造が単一の開口部からなる場合には、当該単一の開口部の寸法によってメモリ素子単体の大きさが規定されることになる。図２は、本発明素子の単一の開口部１０２ｂからなる電流狭窄構造を模式的に示す斜視図であり、図１（ｂ）から下部電極１０１の図示を省略した構造を示している。上述の如く、狭窄部分の開口最小幅（下部電極側）として２〜５０ｎｍが好適であることから、例えば、上部開口端の開口幅を３〜７５ｎｍとした場合、絶縁体１０２ａの一辺（角型の場合）或いは直径（円形の場合）が１０〜１００ｎｍ程度の本発明素子が実現できる。
【００８３】
一方、電流狭窄構造が複数の開口部からなる場合には、各開口部の大きさがまちまちであっても多数個の平均として作用するため、素子毎の抵抗値のばらつきを低減或いは無くすることが可能になる。更に、開口部の一つが抵抗変化に寄与しなくなった場合においても残りの開口部が抵抗変化を担うことができるため、メモリ素子の信頼性を高めることが可能になる。
【００８４】
図３は、本発明素子の抵抗変化領域を構成する絶縁体１０２ａと開口部１０２ｂの端面形状（例えば、上部電極１０４側と接する端面）が迷路状模様を呈し、複数の開口部１０２ｂの端面形状が不均質な大きさ及び形状の島状パターンが不規則に分散配置している状態を模式的に示す平面図である。図３において、絶縁体１０２ａの端面を白、開口部１０２ｂの端面を黒で夫々示している。図３に例示した開口部１０２ｂは、単純なドット或いは円筒状のものである必要はなく、寧ろ複数の開口部を含む場合には、図示するような迷路状構造の方が好適である。何故ならば、開口部の狭窄部分が下部電極側に形成される電流狭窄構造では、狭窄部分の開口寸法によって規定される下部電極との接触面積を保ちながら、金属膜の酸化還元に寄与する狭窄部分の周縁部の長さ（狭窄部分の周辺長）を増加させることが可能になる。前者の下部電極との接触面積の確保することで、金属膜が還元状態（低抵抗状態）での読み出し電流量を確保して読み出しマージン或いは読み出し速度を向上でき、後者の狭窄部分の周辺長の増加により、抵抗スイッチングに必要なエネルギや速度を低減でき、より低電圧で高速なセット動作及びリセット動作が可能となる
【００８５】
また、図４に示すように、上部電極１０４と金属膜１０３ａを同じ材料で形成してもよい。この場合、金属膜１０３ａと上部電極１０４を共通のプロセスで同時に形成できるため、より低コストで本発明素子を提供できる。
【００８６】
〈電流狭窄構造の作製方法〉
次に、本発明素子の電流狭窄構造を安価且つ簡便に作製する方法について説明する。
【００８７】
ナノメータレベルの微細な電流狭窄構造の作製方法としては、陽極酸化による方法やＥＢ（電子ビーム）リソグラフィー等が知られている。しかしながら、高価なＥＢ露光装置の使用や、マスクや工程の追加等はプロセスコストが高くなるという問題を抱えている。
【００８８】
以下では、特別なプロセスの追加等を要せず、一般的なＬＳＩ（大規模集積回路）製造プロセスに使用される装置、材料を用いて、抵抗変化型不揮発メモリ素子に好適な電流狭窄構造の自己集積的な作製方法を説明する。本発明者等は、プラズマエッチングにおけるエッチング反応と反応生成物の堆積を効果的に利用することにより、自律的に電流狭窄構造が形成されることを実験的に確認し、且つ、その電流狭窄構造が本発明素子に適していることを見出した。
【００８９】
電流狭窄構造のサンプルとして、先ず、Ｓｉ基板上にＰｔ膜をスパッタ法により堆積して下部電極１０１を形成し、その上に、最も一般的な絶縁膜であり、且つ、電流狭窄構造における酸化還元に最適なＳｉＯｘ膜（１≦ｘ≦２）をＲＦ（高周波）スパッタ法により堆積した。ターゲットにはＳｉＯ２ターゲットを使用し、基板を水冷しながら、ガス圧６Ｐａ、ＲＦパワー８００Ｗの条件下で形成した。尚、ＳｉＯｘ膜の成膜方法は、蒸着法、スパッタ法等の物理的成膜法でもよいし、スピンコーティングやＣＶＤ（化学的気相成長法）等の成膜法を用いても構わない。このＳｉＯｘ膜（電流狭窄構造を備える絶縁体の前駆体）をプラズマエッチング法によりエッチングする。プラズマエッチングにおいてはラジカルによるエッチング、反応性イオンによるエッチング（ＲＩＥ）、イオンアシストエッチング（イオンとラジカル双方によるエッチング）の３種類の過程がある。更に、エッチング反応以外に、反応生成物の堆積や反応ガスが高分子化して堆積する反応も起こる。このためエッチングに用いるガスの種類、圧力、パワー等によってエッチング特性は大きく変化する。以下、２種類の反応ガスを夫々用いた時に得られる電流狭窄構造について説明する。
【００９０】
［１］ＣＦ４ガス：ＣＦ４ガスを用いた場合には、主としてＣＦ３が反応に寄与し、揮発性であるＳｉのフッ化物を生成することによりエッチングが進み、他方ＣＦ２が堆積物になると考えられる。ＳｉＯｘをエッチングする場合には、ＳｉＯｘの結合をイオン衝撃により切断し、Ｓｉのフッ化物を生成し揮発させ、ＣＦ２を酸素によりＣＯ２或いはＣＯＦ２化することで揮発させている。一方、エッチングが進み下部電極まで達した時に酸素供給が減少する或いはなくなるためエッチング反応が停止する。また、下部電極に貴金属を用いた場合には揮発性のフッ化物を形成することが困難なため下部電極表面でエッチングはストップする。このような状況では見かけ上のエッチング速度は急激に低下することになる。このような場合、堆積物としてＣＦ２或いはＣＦ２が堆積したＳｉＯｘが下部電極表面上に形成されることになる。本実施例において、ＣＦ４とＯ２（酸素）の混合ガスを用いてプラズマエッチングを行った場合に形成される堆積物の構造を調べた。図５（ｂ）に、ガス比としてＣＦ４：Ｏ２＝５０：５、圧力５Ｐａ、ＲＦパワー８０Ｗで１０分間ＳｉＯｘ膜（４００ｎｍ）をエッチングしたサンプルの表面ＳＥＭ（電子顕微鏡写真）像を示す。初期のエッチングレートは５０ｎｍ／分であった。写真の黒い部分が下部電極１０１であり、白い部分が下部電極１０１上に堆積した反応生成物（電流狭窄構造を備える絶縁体１０２ｂ）である。この段差をＡＦＭ（原子間力顕微鏡）で調べたところ、およそ２０ｎｍであった。また、ＥＤＸ（エネルギ分散Ｘ線分析装置）で調べたところ、当該反応生成物は、Ｓｉ，Ｏ，Ｆを成分とすることが判明した。このような反応生成物としては、低誘電率膜であるＳｉＯＦが知られている。酸素ガスの使用によりＣＦ２は揮発すると考えられるが、揮発性のＳｉＦと反応することによりＳｉＯＦとなって堆積するものと考えられる。また、ＳｉＯＦの誘電率は通常のＳｉＯ２よりも低いため下部電極及び上部電極に対する寄生容量が低くなるという利点もある。また、反応生成物の構造はアモルファスと考えられる。ＳｉＯｘをＣＦ４とＯ２（酸素）の混合ガスを用いてプラズマエッチングすることにより生成された堆積物は、開口最小幅が１０〜５０ｎｍ、開口部段差が２０ｎｍの電流狭窄構造を備えた絶縁体に他ならない。また、当該電流狭窄構造の絶縁体の端面形状は迷路状模様を呈し、複数の開口部からなる電流狭窄構造を用いた抵抗変化型不揮発メモリ素子に好適である。
【００９１】
図５（ａ）に、上記要領で形成された電流狭窄構造の模式断面図を示す。上記堆積物（絶縁体１０２ｂ）は上記エッチング反応と反応生成物による堆積の競合の結果得られるため自己集積的に形成される。従って、斯かるナノメータレベルの微細な開口を備えた電流狭窄構造を安価且つ簡便に形成することが可能となる。また、上述のようにＳｉＯｘ膜をスパッタ法により堆積することでプロセス温度（最高温度）を１００℃以下にすることができる。下部電極１０１、電極膜１０２ａ、上部電極１０４も、基板加熱なしに形成できるため、電流狭窄構造を備えた本発明素子は、全て１００℃以下の低温プロセスで作製可能であることも強調しておきたい。
【００９２】
［２］ＳＦ６ガス：ＳＦ６ガスを用いた場合も、ＣＦ４ガスを用いた場合と同様にエッチング反応と反応生成物の堆積が競合するが、炭素Ｃに代えてイオウＳがあるため若干反応が異なる。図５（ｃ）に、ガス比としてＳＦ６：Ｏ２＝５４：１７、圧力５Ｐａ、ＲＦパワー８０Ｗで２０分間ＳｉＯｘ膜（４００ｎｍ）をエッチングしたサンプルの表面ＳＥＭ像を示す。図５（ｃ）において写真の黒い部分が下部電極１０１であり、白い部分が下部電極１０１上に堆積した反応生成物（電流狭窄構造を備える絶縁体１０２ｂ）である。図６に、ＳＦ６ガスを用いてＳｉＯｘ絶縁膜をプラズマエッチングした時のエッチングレートを示す。１０分までの初期のエッチングレートは２５ｎｍ／分であり、１３分以降では急激にエッチングレートが遅くなっていることが分かる。即ち、図５（ｂ）、（ｃ）で示した構造がエッチング反応と反応生成物の堆積の競合により得られていることを示している。
【００９３】
ガス種、ガス比を変えたことにより形成された反応生成物（電流狭窄構造を備える絶縁体１０２ｂ）の形状は棒状となっている。この段差をＡＦＭ（原子間力顕微鏡）で調べたところ、およそ１００ｎｍであった。また、ＥＤＸ（エネルギ分散Ｘ線分析装置）で調べたところ、この反応生成物はＣＦ４の場合と同様にＳｉ，Ｏ，Ｆを成分とすることが判明した。上記条件で形成された反応生成物（電流狭窄構造を備える絶縁体１０２ｂ）は、開口が１００ｎｍ以上と広いため、このままでは抵抗変化型不揮発メモリへ直接適用できないが、エッチング条件を変更することにより反応生成物の形状が変化することから、実際のメモリ素子への適用に際しては適宜条件を最適化し最小開口幅が狭くなるようにすればよい。
【００９４】
以上詳細に説明したように、通常のＬＳＩ製造プロセスで用いられるプラズマエッチングの手法を用いて、安価且つ簡便に抵抗変化型不揮発メモリ素子に適用可能な電流狭窄構造の絶縁体を自己集積的に形成できる。
【００９５】
〈本発明素子の実施例〉
最後に、電流狭窄構造を備えた本発明素子の作製方法と本発明素子で得られたスイッチング特性について説明する。本実施例では、下部電極と電流狭窄構造を備えた抵抗変化領域と上部電極からなる記憶素子部に、整流素子を直列に接続して構成される本発明素子について詳細に説明する。
【００９６】
本実施例で使用する基板１として、（ＬａＡｌＯ３）０．３−（ＳｒＡｌ０．５Ｔａ０．５Ｏ３）０．７（以下、ＬＳＡＴと略する）の（１００）単結晶基板を選択した。ＬＳＡＴを選択した理由は、整流素子として使用するペロブスカイト酸化物ｐｎ接合を構成するＰｒ０．５Ｃａ０．５ＭｎＯ３との格子ミスマッチを考慮したためである。ＬＳＡＴ基板の格子定数は０．３８７ｎｍであり、ＳｒＴｉＯ３基板の０．３９１ｎｍよりも小さく、バルク材料での平均の格子定数が０．３８１４ｎｍであるＰｒ０．５Ｃａ０．５ＭｎＯ３とのミスマッチは２．３％から１．４％にまで低減されるため、良質の薄膜を形成し易くなる。
【００９７】
次に、第１下部電極２（本発明素子全体の下部電極）として、Ｓｒ０．５Ｃａ０．５ＲｕＯ３を選択した。当該選択理由も上記と同様であり、Ｃａをドープすることにより格子定数をＬＳＡＴとほぼ同様にすることができるためである。第１下部電極２の上に形成するｐ型酸化物薄膜３としてＰｒ０．５Ｃａ０．５ＭｎＯ３を選択し、ｎ型酸化物薄膜４として試みにＳｒ１−ｘＬａｘＴｉＯ３（ｘ＝０．００４７）を選択した。尚、本実施例においては、ｐ型酸化物薄膜３としてＰｒ０．５Ｃａ０．５ＭｎＯ３とＰｒＭｎＯ３薄膜との積層膜を用いているがこれに限定されるものではなく、ｐ型酸化物薄膜３及びｎ型酸化物薄膜４としては適当なドーピング濃度のものを選択すればよい。
【００９８】
次に、ここまでの作製条件を説明する。上記酸化物ｐｎ接合を構成する酸化物薄膜の作製方法としてはレーザアブレーション法を用いる。１０ｍｍ角のＬＳＡＴ（１００）基板１を、銀ペーストを用いて基板ホルダに装着し予備室にて加熱を行い、その後成長室へとロードロックにより導入する。このときの真空度はおよそ２×１０−９Ｔｏｒｒである。次に、酸素ガス圧及び基板温度を各層に適した条件に合わせ、ＫｒＦエキシマレーザを各々の薄膜作製用のターゲットに照射することで薄膜を堆積する。例えば、Ｓｒ０．５Ｃａ０．５ＲｕＯ３膜は酸素５０ｍＴｏｒｒ、基板温度６５０℃、レーザパワー１３０ｍＪで成膜し、Ｐｒ０．５Ｃａ０．５ＭｎＯ３膜は酸素５０ｍＴｏｒｒ、基板温度６５０℃、レーザパワー９０ｍＪで成膜する。Ｐｒ０．５Ｃａ０．５ＭｎＯ３膜を７０ｎｍほど堆積した後、同様の条件でＰｒＭｎＯ３膜を５単位格子堆積し、再びＰｒ０．５Ｃａ０．５ＭｎＯ３膜を５単位格子堆積する。その後Ｓｒ１−ｘＬａｘＴｉＯ３（ｘ＝０．００４７）膜を、酸素０．１ｍＴｏｒｒ、基板温度８００℃の高温低酸素圧条件にて成膜する。レーザパワーは９０ｍＪを用いた。尚、膜厚は、第１下部電極２であるＳｒ０．５Ｃａ０．５ＲｕＯ３膜が約７０ｎｍ、ｐ型酸化物薄膜３が約７４ｎｍ、ｎ型酸化物薄膜４であるＳｒ１−ｘＬａｘＴｉＯ３（ｘ＝０．００４７）が４ｎｍとした。各膜厚は適宜適当な値を選択すればよい。成膜後にＲＨＥＥＤ（反射高速電子回折法）により表面観察を行い、全てエピタキシャルに２次元成長していることを確認し全ての層が単結晶薄膜となっていることを確認した。その後、酸素雰囲気中で室温まで冷却する。
【００９９】
続いて、電子ビーム蒸着法により第１密着層５１としてＴｉを４ｎｍ堆積し、同一真空中で第２下部電極６１（記憶素子部の下部電極）としてＡｕを６０ｎｍ堆積する。図７（ａ）に、ここまで作製した素子構造の断面図を示す。その後、レジスト７１を塗布しフォトリソグラフィーを行う（図７（ｂ））。次に、ＥＣＲプラズマを用いて酸化物ｐｎ接合部のエッチングを行う。図８（ａ）に示すように、第２下部電極６１、第１密着層５１、ｎ型酸化物薄膜４、及び、ｐ型酸化物薄膜３をドライエッチングする。エッチング時間は４分とし、この時のアルゴンガス流量は６．４ｓｃｃｍとし、ガス圧は１ｍＴｏｒｒとした。エッチング後にレジスト７１を除去し（図示せず）、図８（ｂ）に示すようにＲＦスパッタ法によりＳｉＯ２ターゲットを使用してＳｉＯｘ膜８を４００ｎｍ堆積し、連続してＡｌ２Ｏ３ターゲットを使用してＡｌＯｘハードマスク９を３０ｎｍ堆積する。ＳｉＯｘ膜８、ＡｌＯｘハードマスク９のスパッタ条件は共通であり、基板を水冷しながら、ガス圧６Ｐ、ＲＦパワー８００Ｗの条件を用いている。ＡｌＯｘハードマスク９は、後で説明するようにフッ素系ガスを用いたプラズマエッチングの際に使用するために堆積している。  
【０１００】
次に、図９（ａ）に示すように、再びレジスト７２を塗布しフォトリソグラフィーを行い、図９（ｂ）に示すようにＡｌＯｘハードマスク９とＳｉＯｘ膜８の途中までをＥＣＲプラズマを用いてエッチングする。
【０１０１】
図１０（ａ）に示すように、ＲＩＥ装置にてガス比としてＣＦ４：Ｏ２＝５０：５、圧力５Ｐａ、ＲＦパワー８０Ｗで１０分間エッチングを行う。これは、上述の電流狭窄構造の作製方法で示したのと同じ条件を用いており、図示していないが、この段階で電流狭窄構造が第２下部電極６１の露出面上に形成されている。尚、本実施例では、上記説明の際に使用したＰｔではなくＡｕを第２下部電極６１（下部電極１０１に相当）として用いているが、既に説明したように電流狭窄構造の自己集積的作製原理を考えれば明白なように、第２下部電極６１も酸素を含まない貴金属であるので同様な迷路状のパターンが形成されることを付記しておく。
【０１０２】
次に、第１下部電極２へのコンタクトを形成するために、図１０（ｂ）に示すように、再びレジスト７３を塗布しフォトリソグラフィーを行う。
【０１０３】
第１下部電極２へのコンタクト孔を開口するために、ＥＣＲプラズマを用いて第２下部電極６１、第１の密着層５１、ｎ型酸化物薄膜４、及び、ｐ型酸化物薄膜３の途中までを同様にドライエッチングする（図１１（ａ））。その後、塩酸を用いて残りのｐ型酸化物薄膜３をウェットエッチする（図１１（ｂ））。ウェットエッチングを行う理由は、ｐ型酸化物薄膜３として使用しているＰｒ０．５Ｃａ０．５ＭｎＯ３膜が容易に塩酸によりエッチングされるのに対して、第１下部電極２であるＳｒ０．５Ｃａ０．５ＲｕＯ３膜は塩酸に対して殆どダメージを受けないため、ドライエッチングを用いてオーバーエッチングすることで導入される第１下部電極２であるＳｒ０．５Ｃａ０．５ＲｕＯ３膜のダメージを避けるためである。
【０１０４】
その後、レジスト７３を除去し（図１２（ａ））、新たなレジスト７４を塗布してフォトリソグラフィーを行う（図１２（ｂ））。引き続いて、電子ビーム蒸着法により、抵抗変化領域の金属膜１０３ａ及び第２密着層５２として機能するＴｉを４ｎｍ、上部電極６２となるＡｕを５００ｎｍ、順番に全面に堆積する（図１３（ａ））。次に、上部電極６２と電気測定用配線のパターニングのために、レジスト７４上に堆積されたＴｉ膜５２とＡｕ膜６２をリフトオフにより除去して、本発明素子が完成する（図１３（ｂ））。
【０１０５】
図１４は、図１３（ｂ）において点線で囲んだ領域の拡大断面図であり、図中、点線で囲んだ領域は上記プロセスにて形成された電流狭窄構造を備えた抵抗変化領域１００を示す。従って、抵抗変化領域１００中のＴｉ膜５２が、酸化還元可能な金属膜１０３ａとなっている。上記要領で作製された本発明素子では、複数の開口部からなる迷路状パターンの電流狭窄構造が形成されている。
【０１０６】
次に、本実施例の本発明素子で測定した電気特性について説明する。先ず、本発明素子全体での特性を説明する前に、本発明素子を構成する整流素子である酸化物ｐｎ接合単体での整流特性を簡単に説明しておく。
【０１０７】
図１５（ａ）は、酸化物ｐｎ接合単体の電流電圧特性図である。縦軸は電流値の絶対値を対数表示しており、横軸は第１下部電極を基準に第２下部電極に印加した電圧極性に対応した電圧を表示している。即ち、印加電圧のマイナス側が順バイアス、プラス側が逆バイアスとなっている。各データ点は、電圧を−０．５Ｖから＋０．５Ｖへと掃引した時の電流値と電圧値を示す。図中の記号は、夫々接合サイズを示し、四角（□）は２０μｍ角、上三角（△）は１０μｍ角、下三角（▽）は５μｍ角、菱形（◇）は２μｍ角を表す。何れも０．５Ｖのバイアス下で３桁以上の整流比（順バイアス電流の絶対値を逆バイアス電流の絶対値で除した比）が得られており、酸化物ｐｎ接合は整流素子として機能していることを示している。図１５（ｂ）は、図１５（ａ）の電流電圧特性を、接合サイズと電流及び電流密度の関係で示した図である。縦軸は±０．５Ｖのバイアス下での電流値Ｉ及び電流密度ｉの絶対値を対数表示しており、横軸は接合サイズを平方μｍの単位で対数表示したものである。図１５（ｂ）から分かるように、酸化物ｐｎ接合の電流値は接合サイズによりスケールされておりリーク等がないことが分かる。
【０１０８】
さて、記憶素子部に整流素子を直列に接続した本発明素子全体における電気特性の測定結果を以下に説明する。尚、特に断らない限り特性測定は室温（２５℃〜２６℃）で行っている。
【０１０９】
図１６は、１０μ角の整流素子上に作製した作製直後の本発明素子（４μｍ角）に電圧を０Ｖから−０．５Ｖまで印加して測定した電流電圧特性と、電圧パルス印加後に同様の測定をして得られた電流電圧特性を併せて表示したものである。縦軸は電流値の絶対値を対数表示しており、横軸は第１下部電極を基準に上部電極に印加した電圧極性に対応した電圧を表示している。−０．５Ｖでの初期抵抗値はおよそ２５ｋΩであった。この初期状態に電圧パルスとして第１下部電極を基準に上部電極側に−２．０Ｖ、１００ｎｓの電圧パルスを印加後、同様に電圧電流測定を行い−０．５Ｖでの抵抗値を求めたところ、およそ６００ｋΩと高抵抗状態にスイッチング（リセット）していることが分かった。続いて、同様にして＋２．５Ｖ、１００ｎｓの電圧パルスを印加した後、同様に電圧電流測定を行い、−０．５Ｖでの抵抗値を求めたところ、およそ２０ｋΩと低抵抗状態にスイッチング（セット）していることが分かった。即ち、フォーミング手順無しに、−２．０Ｖ／＋２．５Ｖ、１００ｎｓの低電圧且つ高速なパルス電圧により一桁以上の抵抗比での抵抗スイッチングが得られたのである。このスイッチング動作（リセット動作及びセット動作）を合計２０セット、都合４０回繰り返した。図１６に示した電流電圧特性は２つの抵抗状態、即ち低抵抗状態と高抵抗状態が−０．５Ｖのバイアス条件では一桁以上の抵抗比で分けられることが一目瞭然である。
【０１１０】
図１７は、この抵抗スイッチングの様子を分かり易く示している。左側の縦軸は−０．５Ｖでの抵抗値を対数表示し、右側の縦軸は抵抗比として高抵抗値をスイッチング直前の低抵抗値で除した値を表示しており、横軸は電圧パルスの印加回数を示している。図１７から分かるように、一桁以上の抵抗比が安定して得られていることが確認された。この低抵抗状態のまま室温（２６℃）にて大気中で保管し４２日間以上経過してから読み出した抵抗値は、殆ど変化なく低抵抗状態が安定的に保持されていることが確認された。尚、この低抵抗状態の本発明素子に＋２．０Ｖ、１００ｎｓのセット電圧パルスを印加しても抵抗値の変化はなく、−２．０Ｖ、１００ｎｓのリセット電圧パルスを印加すると、再び高抵抗状態となり一桁以上の抵抗比が得られることが確認できた。尚、高抵抗状態も、低抵抗状態と同様に安定している。以上より、本発明素子での記憶状態は安定であることが確認された。これ以降、抵抗値は、読み出し電圧−０．５Ｖでの値を用いるものとする。
【０１１１】
更に、±２．５Ｖ、５０ｎｓのセット及びリセット電圧パルスを７セット、都合１４回印加し、夫々電圧を−０．５Ｖから＋０．５Ｖまで印加して測定した電流電圧特性を、図１８に示す。縦軸は同様に電流値の絶対値を対数表示しており、横軸は第１下部電極を基準に上部電極に印加した電圧極性に対応した電圧を表示している。図１８から分かるように、低抵抗状態と高抵抗状態が−０．５Ｖのバイアス条件では２桁程度の抵抗比で分けられることが一目瞭然である。図１９は、この抵抗スイッチングの様子を分かり易く示している。左側の縦軸は抵抗値を対数表示し、右側の縦軸は抵抗比として高抵抗値をスイッチング直前の低抵抗値で除した値を表示しており、横軸は電圧パルスの印加回数を示したものである。図１９から分かるように、リセット電圧パルスの電圧値を−２．０Ｖから−２．５Ｖに絶対値を増加したことにより、２桁以上の抵抗比が安定して得られていることが確認された。また、各電圧パルスのパルス幅は５０ｎｓであり、高速スイッチングとして非常に良好なレスポンスを示している。
【０１１２】
この高抵抗状態と低抵抗状態の様子を調べるために、図１８の電流電圧特性を再度説明する。繰り返しになるが、マイナス側は整流素子であるｐｎ接合にとっては順バイアス側であり、プラス側は逆バイアス側となる。記憶素子部と整流素子は直列に接続されていることから、抵抗の高い方が測定される抵抗値として寄与が大きくなる。低抵抗状態、即ち図１８の上側にある電流電圧特性を見ると整流作用がある（印加電圧極性の違いで電流値に差がある）。これを図１５（ａ）に示した１０μｍ角の整流素子単体の電流電圧特性と比較すると順方向側の−０．５Ｖでの電流値が一桁以上減少していることが分かる。即ち、−０．５Ｖでの抵抗値は主として記憶素子部（抵抗変化領域）での抵抗値を反映していると考えられる。一方、逆バイアス側＋０．５Ｖでの電流値は１０−６Ａ程度であり、整流素子単体の逆バイアス電流と殆ど変わらないことが分かる。即ち、逆バイアス側での抵抗値はほぼ整流素子の電流値を反映しているものと考えられる。次に、高抵抗状態、即ち図１８の下側にある電流電圧特性を見ると、こちらは全く整流作用がない（印加電圧極性の違いで電流値に差がない）。即ち、ここで測定された高抵抗状態の抵抗は記憶素子部の抵抗変化領域の抵抗値をほぼ反映していると考えられる。これらの結果から、電流値が低抵抗状態では約１０−５Ａ、高抵抗状態では約１０−７Ａとなるような電流狭窄構造における開口の開閉が電圧パルス印加による金属膜の酸化還元によって低電圧且つ高速にスイッチングしていると結論付けられる。電流狭窄構造で得られる高抵抗状態での電流電圧特性には整流性はないが非線形であり、金属膜の酸化による高抵抗化という抵抗変化のメカニズム（動作原理）を裏付けている。
【０１１３】
さて、図１９に示したように、リセット電圧パルスの電圧値を２．０Ｖから２．５Ｖへと増加することにより抵抗比は１０から１００へと増加し、パルス幅を１００ｎｓから５０ｎｓと短くしても影響は見られなかった。これは本発明素子のセット及びリセット動作の素過程（つまり酸化還元反応）自体が非常に高速であることを予想させるものである。そこで、電圧パルスの電圧値とパルス幅を幾つか変えてスイッチングの様子を調べてみた結果を図２０に示す。縦軸は抵抗値を対数表示しており、横軸は電圧パルスの印加回数を示したものである。先ず、±２Ｖ、５０ｎｓの電圧パルスにより一桁程度の抵抗変化が得られる本発明素子に、±２Ｖ、１０ｎｓと短いパルス幅で電圧パルスを印加したところ、抵抗比は約５倍と小さくなったものの、スイッチング自体は可能であることが分かる。次いで、電圧値を増加し、±３Ｖ、１０ｎｓの電圧パルスを印加したところ、ほぼ１００の抵抗比が得られた。
【０１１４】
図２１は、１０以上の抵抗比が得られる動作条件を整理して図示したものである。横軸はパルス電圧値を示し、セット動作は正極性側、リセット動作は負極性側に対応する。縦軸はパルス幅を対数表示したものである。白丸（○）は１０以上の抵抗比が得られた条件であり、四角（□）は上記抵抗比が５程度であるがスイッチング可能である条件に対応している。これらの点を考慮すると、点線で囲んだ左右の領域が動作条件として選択可能な範囲にあることが分かる。勿論、この点線は恣意的なものであり集積化においては素子毎のばらつきも考慮する必要があることを付記しておく。また、図２１中に直線で結んだ黒丸（●）をプロットし（パルス幅５０ｎｓの条件）、スイッチング電圧の閾値に以下のような履歴があるということを示した。つまり、スイッチングする状態からスタートして電圧パルスの電圧値を低減していくと、或る電圧値でスイッチングが起こらなくなる。次に、当該スイッチングが起こらなくなる電圧値から元の電圧値へ増加していってもスイッチングが起きる電圧の閾値は、電圧減少時の閾値よりも高くなるという履歴が存在する。
【０１１５】
図２２に、セット電圧パルスの電圧閾値の履歴を詳細に調べた結果を示す。縦軸は抵抗値を対数表示しており、横軸は電圧パルスの印加回数を示したものである。図２２中の黒丸（●）はリセット電圧パルス印加後の抵抗値であり、白丸（○）はセット電圧パルス印加後の抵抗値を示す。図２２（ａ）に、リセット電圧パルスの電圧値を−２．５Ｖ、パルス幅を５０ｎｓに夫々固定し、セット電圧パルスのパルス幅を５０ｎｓに固定して、セット電圧パルスの電圧値を減少させていった場合の抵抗変化の様子を示す。セット電圧パルスの電圧値を＋１．８Ｖから０．１Ｖずつ減らしていきながら、セット及びリセット電圧パルスを交互に印加してスイッチングを行なっていくと、セット電圧パルスの電圧値が＋１．２Ｖまでは低抵抗化したが、＋１．１Ｖの電圧値では低抵抗化せずリセット電圧パルス印加による高抵抗状態よりも更に抵抗が高くなった。続いて、セット電圧パルスのみを電圧値を０．１Ｖずつ増加しながら印加していくと＋２．０Ｖまでは約１０７Ωで一定の抵抗値を示し、＋２．１Ｖのセットパルスで再び低抵抗化した。その後、リセット及びセット電圧パルスを交互に印加してスイッチングが再び可能であることを確認した。
【０１１６】
図２２（ｂ）は、図２２（ａ）に示す結果から、セット電圧パルス印加後の抵抗値のみを取り出してまとめたものである。縦軸はセット電圧パルス印加後の抵抗値を対数表示しており、横軸はセット電圧パルスの電圧値を示したものである。図２２（ｂ）中の矢印は電圧変化の順序を表している。セット電圧パルスの電圧値は＋２．５Ｖ、＋２．０Ｖ、＋１．９Ｖ、＋１．８Ｖと減少させていっても＋１．２Ｖまではリセットパルスと交互に印加することにより１０以上の抵抗比を示しながらスイッチングする。セット電圧パルスの電圧値が＋１．１Ｖになると一気に抵抗値は増加し、その後＋２．１Ｖで再び低抵抗化するため、このような履歴が現れる。リセット電圧パルスにおいても履歴は小さいが同様な減少が確認された。電圧値を−２．０Ｖ以下にするとリセット電圧パルス印加後の抵抗値は１０５Ω以下と高抵抗化が不十分となり、その後電圧値を増加していくと−２．４Ｖで十分な高抵抗化が再び可能になり１０以上、１００に近い抵抗比が得られる。このようにスイッチング可能な電圧パルスの条件として電圧閾値の履歴があるため、図２１（ａ）のクロスハッチで示す電圧範囲は、セット及びリセット動作が不安定になる可能性を示している。本実施例においては、電圧値が±２．５Ｖであればセット及びリセット動作ともに当該不安定領域に入らずに安定動作が行なえることになる。
【０１１７】
そこで、図２３に、電圧値±２．５Ｖ、パルス幅５０ｎｓのセット及びリセット電圧パルスを用いて測定した繰返し特性の測定結果を示す。縦軸は抵抗値を対数表示しており、横軸はセット及びリセット動作の繰返し回数を示している。図２３中、黒丸（●）はリセット電圧パルス印加後の抵抗値を示しており、白丸（○）はセット電圧パルス印加後の抵抗値を示している。また、セット及びリセット電圧パルスのデューティー比は５０％とした。即ち、＋２．５Ｖ、５０ｎｓのリセット電圧パルスを印加した後、５０ｎｓの間隔を置き、−２．５Ｖ、５０ｎｓのセット電圧パルスを印加し、５０ｎｓの間隔を置く。この一連の動作を１サイクルとしてスイッチングを繰返す。図２３から分かるように、多少変動はあるものの１００以上の抵抗比を保ち２０００サイクル以上のセット及びリセット連続動作が可能なことを確認した。
【０１１８】
最後に、セット／リセットの動作温度依存性を調べた結果を説明する。図２４は縦軸に抵抗値を対数表示しており、横軸に動作温度を示している。図２４中、黒丸（●）はリセット電圧パルス印加後の抵抗値を示しており、白丸（○）はセット電圧パルス印加後の抵抗値を示している。各電圧パルスは上記同様に±２．５Ｖ、５０ｎｓのセット及びリセット電圧パルスを用いた。測定は２４．９℃で行った後、５０．２℃、８５．３℃、１２５．３℃の順で測定を行った。図２４から分かるように、５０℃までは殆ど抵抗値に変化はないが、８５℃以上で高抵抗状態での抵抗値が高くなり、低抵抗状態での抵抗値が低くなり、その結果抵抗比が増加した。１２５℃では８５℃での抵抗値と余り変化はないが若干抵抗比は増加し７００程度の抵抗比が得られた。このような抵抗比のマージンが増加する方向の変動は問題とはならないのは言うまでもない。２５℃から１２５℃の温度領域においてほぼ１００以上の抵抗比が得られる低電圧且つ高速なセット及びリセット動作が可能であることを確認した。
【０１１９】
以上、詳細に説明したように、電流狭窄構造の開口部内に上部電極から下部電極にかけて分断なく形成された金属膜を備えた抵抗変化領域を備えた本発明素子において、低電圧且つ高速な抵抗スイッチングが得られる。更に、下部電極と電流狭窄構造を備えた抵抗変化領域と上部電極からなる記憶素子部に整流素子を直列に接続することにより高速なバイポーラスイッチングが可能となる。
【０１２０】
尚、本実施形態では、整流素子として酸化物基板上にエピタキシャルに成長させた酸化物ｐｎ接合を用いたが、例えばポリシリコンを用いたｐｎ接合やショットキー接合を用いても勿論構わない。また、本実施形態では、基板として酸化物基板を用いたが、勿論、ＳｉやＧａＡｓ等の半導体基板、または液晶ディスプレイや有機ＥＬディスプレイに用いられる透明基板、更には有機半導体を形成するプラスチック基板等に本発明素子を形成することも可能である。何故ならば、既に示したように電流狭窄構造を用いた抵抗変化領域を作製するプロセスの最高温度は１００℃以下が可能であり、上記基板はその使用に耐えるからである。また、本実施形態では、金属膜としてＴｉを使用したが、Ｔｉの他に、Ａｌ，Ｔｉ，Ｖ，Ｃｒ，Ｍｎ，Ｆｅ，Ｃｏ，Ｎｉ，Ｃｕ等の酸化還元可能な金属を使用しても構わない。また、本実施形態では、下部電極としてＡｕを使用したが、貴金属電極であるＰｔや、酸素を含まないポリシリコン電極等を使用しても構わない。
【０１２１】
更に、本実施形態で例示した本発明素子の作製条件（膜厚、温度、圧力等）も、上記実施形態に限定されるものではない。作製条件を最適化することにより、より優れた特性が得られると考えられる。
【０１２２】
〈第２実施形態〉
次に、本発明素子をメモリセルとして使用した不揮発性半導体記憶装置（本発明装置）の一構成例について図２５及び図２６を用いて説明する。
【０１２３】
図２５に、本発明装置の概略の構成を示す。図２５に示すように、本発明装置は、第１実施形態の実施例で説明した、下部電極と電流狭窄構造を備えた抵抗変化領域と上部電極からなる記憶素子部に整流素子を直列に接続してなる本発明素子をメモリセルとして、当該メモリセルを行方向及び列方向に夫々複数マトリクス状に配列してメモリセルアレイ１０を構成し、そのメモリセルアレイ１０の周辺に、ビット線デコーダ１４、ワード線デコーダ１２、電圧スイッチ回路１４、読み出し回路１５、電圧発生回路１６、及び、制御回路１３を備えて構成される。
【０１２４】
メモリセルアレイ１０は、図２６に示すように、列方向に延伸するｍ本のビット線（列選択線）ＢＬ１〜ＢＬｍと行方向に延伸するｎ本のワード線（行選択線）ＷＬ１〜ＷＬｎの各交点にメモリセル１０ａがｍ×ｎ個配置された構成となっている。本発明素子からなる各メモリセル２０は、上述のように情報の記憶に寄与する抵抗変化領域を備えた記憶素子部２１と整流素子２２が直列に接続されており、ビット線からワード線の方向に流れる電流が、順方向電流となるように、ワード線、ビット線に接続している。具体的には、例えば、同一列のメモリセル２０の下部電極同士を接続して列方向に延伸させ各ビット線ＢＬ１〜ＢＬｍとし、同一行のメモリセル２０の上部電極同士を接続して行方向に延伸させ各ワード線ＷＬ１〜ＷＬｎとする。
【０１２５】
ビット線デコーダ１１とワード線デコーダ１２は、メモリセルを行単位、列単位、または、メモリセル単位で選択するメモリセル選択回路として機能し、アドレス線１７から制御回路１３に入力されたアドレス入力に対応したメモリセルアレイ１０の中から読み出し対象或いは書き換え対象のメモリセルを選択する。ワード線デコーダ１２は、アドレス線１７に入力された信号に対応するメモリセルアレイ１０のワード線を選択し、ビット線デコーダ１１は、アドレス線１７に入力されたアドレス信号に対応するメモリセルアレイ１０のビット線を選択する。
【０１２６】
制御回路１６は、メモリセルアレイ１０の書き換え動作（書き込み動作と消去動作）と読み出し動作における各制御を行う。尚、書き込み動作は第１実施形態で説明したセット動作（高抵抗状態から低抵抗状態へのスイッチング動作）に相当し、消去動作は第１実施形態で説明したリセット動作（低抵抗状態から高抵抗状態へのスイッチング動作）に相当する。制御回路１３は、アドレス線１７から入力されたアドレス信号、データ線１８から入力されたデータ入力（書き込み時）、制御信号線１９から入力された制御入力信号に基づいて、ワード線デコーダ１７、ビット線デコーダ１４、電圧スイッチ回路１４、メモリセルアレイ１０の読み出し、書き込み、及び、消去動作を制御する。図２５に示す例では、制御回路１３は、図示しないが一般的なアドレスバッファ回路、データ入出力バッファ回路、制御入力バッファ回路としての機能を具備している。
【０１２７】
電圧スイッチ回路１４は、メモリセルアレイ１０の読み出し、書き込み、消去時に必要なワード線及びビット線の各電圧を動作モードに応じて切り替え、メモリセルアレイ１０に供給する電圧供給回路として機能する。図中、Ｖｃｃは本発明装置の電源電圧、Ｖｓｓは接地電圧、Ｖｐｐは書き込み用電圧、Ｖｅｅは消去用の電圧、Ｖｒｄは読み出しの電圧である。尚、電圧スイッチ回路１４への電源電圧Ｖｃｃ及び接地電圧Ｖｓｓは、本発明装置の外部から供給され、読み出し、書き込み、消去用の各電圧は、本発明装置の内部で、例えば、電源電圧Ｖｃｃまたは他の電源電圧から電圧発生回路１６によって生成されるが、その具体的な構成は、本発明の本旨ではないので説明は省略する。
【０１２８】
読み出し回路１５は、選択メモリセルに接続するビット線を流れる読み出し電流の内、ビット線デコーダ１１で選択された選択ビット線を流れる読み出し電流を電圧変換して、１行の選択メモリセルの内の選択ビット線に接続する読み出し対象のメモリセルの記憶データの状態を判定し、その結果を制御回路１３に転送し、データ線１８へ出力する。
【０１２９】
次に、書き込み及び消去動作時のメモリセルアレイへの電圧印加の一例について説明する。本実施形態においてメモリセル２０に使用される第１実施形態で説明した本発明素子は、一例として図１６〜図１９に示すようなスイッチング特性を有するため、下部電極を基準に上部電極側に絶対値で２．５Ｖ以上の正電圧を印加すると電気抵抗が高抵抗状態から低抵抗状態へとスイッチングし、逆に、下部電極を基準に上部電極側に絶対値で２．５Ｖ以上の負電圧を印加すると電気抵抗が低抵抗状態から高抵抗状態へとスイッチングする。尚、以下の説明では、±１．３Ｖの電圧印加では、スイッチング動作は発現しない場合を想定する。
【０１３０】
従って、書き込み動作時には、書き込み対象の選択メモリセルに接続する選択ビット線に接地電圧Ｖｓｓ（０Ｖ）を、選択メモリセルに接続する選択ワード線に書き込み用電圧Ｖｐｐ（例えば、２．５Ｖ）を夫々印加することにより、選択メモリセルの下部電極（選択ビット線側）を基準に上部電極（選択ワード線側）に正の書き込み用電圧Ｖｐｐが印加されて書き込み動作が実行される。このとき、選択メモリセルに接続しない非選択ビット線と非選択ワード線の夫々に書き込み用電圧Ｖｐｐの２分の１の電圧（Ｖｐｐ／２＝１．２５Ｖ）を印加することで、非選択ビット線と非選択ワード線に夫々接続する第１の非選択メモリセルの両端には電圧印加が生じず、選択ビット線と非選択ワード線に夫々接続する第２の非選択メモリセルと非選択ビット線と選択ワード線に夫々接続する第３の非選択メモリセルの両端には、下部電極を基準に上部電極側に正電圧（Ｖｐｐ／２）が印加され、何れの非選択メモリセルにおいても書き込み動作は起こらない。
【０１３１】
また、消去動作時には、消去対象の選択メモリセルに接続する選択ビット線に消去用電圧Ｖｅｅ（例えば、２．５Ｖ）を、選択メモリセルに接続する選択ワード線に接地電圧Ｖｓｓ（０Ｖ）を夫々印加することにより、選択メモリセルの下部電極（選択ビット線側）を基準に上部電極（選択ワード線側）に負の消去用電圧（−Ｖｅｅ）が印加されて消去動作が実行される。このとき、選択メモリセルに接続しない非選択ビット線と非選択ワード線の夫々に消去用電圧Ｖｅｅの２分の１の電圧（Ｖｅｅ／２＝１．２５Ｖ）を印加することで、非選択ビット線と非選択ワード線に夫々接続する第１の非選択メモリセルの両端には電圧印加が生じず、選択ビット線と非選択ワード線に夫々接続する第２の非選択メモリセルと非選択ビット線と選択ワード線に夫々接続する第３の非選択メモリセルの両端には、下部電極を基準に上部電極側に負電圧（−Ｖｅｅ／２）が印加され、何れの非選択メモリセルにおいても消去動作は起こらない。
【０１３２】
ここで、書き込み動作時において、選択ビット線及び非選択ビット線への接地電圧Ｖｓｓ及び電圧（Ｖｐｐ／２）の各印加は、ビット線デコーダ１１を介して行われ、選択ワード線及び非選択ワード線への書き込み用電圧Ｖｐｐと電圧（Ｖｐｐ／２）の各印加は、ワード線デコーダ１２を介して行われる。また、消去動作時において、選択ビット線及び非選択ビット線への消去用電圧Ｖｅｅ及び電圧（Ｖｅｅ／２）の各印加は、ビット線デコーダ１１を介して行われ、選択ワード線及び非選択ワード線への接地電圧Ｖｓｓと電圧（Ｖｅｅ／２）の各印加は、ワード線デコーダ１２を介して行われる。従って、本実施形態において、ビット線デコーダ１１とワード線デコーダ１２、各デコーダを制御する制御回路１３、及び、各デコーダへ書き込み用電圧Ｖｐｐと消去用電圧Ｖｅｅを供給する電圧スイッチ回路１４は、メモリセルアレイ１０への情報書き換え手段として機能する。
【０１３３】
次に、読み出し動作時のメモリセルアレイへの電圧印加の一例について説明する。読み出し対象の選択メモリセルに接続する選択ビット線に読み出し用電圧Ｖｒｄ（例えば、０．５Ｖ）を、選択メモリセルに接続する選択ワード線に接地電圧Ｖｓｓ（０Ｖ）を夫々印加することにより、選択メモリセルの下部電極（選択ビット線側）を基準に上部電極（選択ワード線側）に負の読み出し用電圧（−Ｖｒｄ）が印加され、選択メモリセルに直列に接続した整流素子が順方向バイアス状態となって抵抗状態に応じた読み出し電流が、選択ビット線から選択ワード線へと流れる。この読み出し電流を、ビット線デコーダ１１を介して読み出し回路１５で検出することで読み出し動作が行われる。
【０１３４】
このとき、選択メモリセルに接続しない非選択ビット線は電圧印加されないフローティング状態とし、選択メモリセルに接続しない非選択ワード線に読み出し用電圧Ｖｒｄを印加する。これにより、選択ビット線と非選択ワード線に夫々接続する第２の非選択メモリセルには電圧印加が生じず、選択ビット線には、選択メモリセルを介した読み出し電流だけが流れることになる。また、非選択ビット線がフローティング状態であるので、読み出し用電圧Ｖｒｄの印加された非選択ワード線から接地電圧Ｖｓｓの印加された選択ワード線までの電流経路として、非選択ビット線と非選択ワード線に夫々接続する第１の非選択メモリセル、フローティング状態の非選択ビット線、及び、非選択ビット線と選択ワード線に夫々接続する第３の非選択メモリセルが介在する。ところで、フローティング状態の非選択ビット線の電圧が、第１の非選択メモリセルと第３の非選択メモリセルを介して、読み出し用電圧Ｖｒｄと接地電圧Ｖｓｓの中間状態にあるとしても、第３の非選択メモリセルは、上部電極（選択ワード線側）が接地電圧Ｖｓｓであるので順方向バイアス状態となり、他方、第１の非選択メモリセルは、上部電極（非選択ワード線側）が読み出し用電圧Ｖｒｄであるので逆方向バイアス状態となるので、非選択ワード線から選択ワード線までの電流経路は逆方向バイアス状態となり、選択ワード線への非選択メモリセルを介した回り込み電流は、通常のクロスポイント型メモリセルアレイと比較して大幅に、ほぼ完全に抑制される。従って、回り込み電流に起因する選択ワード線の電圧レベルの上昇が抑制され、メモリセルアレイを細かくブロック分割しなくても、読み出し動作マージンを大きく確保可能となる。また、第３の非選択メモリセルは順方向バイアス状態となるので、フローティング状態の非選択ビット線の電圧は、第３の非選択メモリセルを介して接地電圧Ｖｓｓ側に駆動される。よって、第１の非選択メモリセルには、読み出し用電圧Ｖｒｄ（例えば、０．５Ｖ）の逆方向バイアスが印加されるが、当該逆方向バイアスでは、第１の非選択メモリセルに対して誤消去は起こらない。
【０１３５】
尚、第２実施形態において、上部電極をワード線、下部電極をビット線としたが、逆に、上部電極をビット線、下部電極をワード線としても構わない。また、読み出し動作において、ビット線側に読み出し回路１５を設けたが、ワード線側に設けても構わない。また、読み出し動作時に選択するビット線は１つに限定されるものではなく、複数であっても構わない。
【０１３６】
また、第２実施形態において、書き込み、消去、及び読み出しの各動作時に選択ビット線、非選択ビット線、選択ワード線、及び非選択ワード線に夫々印加する電圧値は、一例であり、上記第２実施形態の電圧値に限定されるものではない。
【０１３７】
更に、第２実施形態では、第１実施形態で説明した本発明素子を用いたメモリセルの構成として記憶素子部２１と整流素子２２を直列接続したメモリセルを想定したが、本発明素子の記憶素子部２１と選択トランジスタ（ＭＯＳＦＥＴやバイポーラトランジスタ等）の直列回路で構成した１Ｔ／１Ｒ型のメモリセル構成でメモリセルアレイを構成しても良い。
【産業上の利用可能性】
【０１３８】
本発明は、電気的ストレスの印加によって電気抵抗が変化することで情報を記憶可能な抵抗変化型不揮発性メモリ素子とその作製方法及び不揮発性半導体記憶装置に利用可能である。
【図面の簡単な説明】
【０１３９】
【図１】本発明に係る抵抗変化型不揮発メモリ素子の素子構造と抵抗変化の原理を模式的に示す断面図
【図２】本発明に係る抵抗変化型不揮発メモリ素子の単一の開口部からなる電流狭窄構造を模式的に示す図
【図３】本発明に係る抵抗変化型不揮発メモリ素子の迷路状パターンの複数の開口部からなる電流狭窄構造を模式的に示す平面図
【図４】本発明に係る抵抗変化型不揮発メモリ素子の上部電極と酸化還元可能な金属膜が同一材料で形成された他の素子構造を模式的に示す図
【図５】本発明に係る抵抗変化型不揮発メモリ素子の電流狭窄構造の作製方法を示す、（ａ）：電流狭窄構造の模式断面図、（ｂ）：ＣＦ４ガスを用いてＳｉＯｘ絶縁膜をプラズマエッチングし形成した電流狭窄構造の電子顕微鏡写真（平面図）、（ｃ）：ＳＦ６ガスを用いてＳｉＯｘ絶縁膜をプラズマエッチングし形成した電流狭窄構造の電子顕微鏡写真（平面図）
【図６】図５（ｃ）に示すＳＦ６ガスを用いてＳｉＯｘ絶縁膜をプラズマエッチングした時のエッチングレートを示す図
【図７】本発明に係る抵抗変化型不揮発メモリ素子の整流素子を内蔵する素子構造の作製プロセスを示す断面図、（ａ）：第１下部電極、酸化物ｐｎ接合部、及び、第２下部電極の形成、（ｂ）：フォトリソグラフィー
【図８】本発明に係る抵抗変化型不揮発メモリ素子の整流素子を内蔵する素子構造の作製プロセスを示す断面図、（ａ）：酸化物ｐｎ接合部のエッチング、（ｂ）：ＳｉＯｘ絶縁膜、及び、ＡｌＯｘハードマスクの形成
【図９】本発明に係る抵抗変化型不揮発メモリ素子の整流素子を内蔵する素子構造の作製プロセスを示す断面図、（ａ）：フォトリソグラフィー、（ｂ）：ＡｌＯｘハードマスクエッチング
【図１０】本発明に係る抵抗変化型不揮発メモリ素子の整流素子を内蔵する素子構造の作製プロセスを示す断面図、（ａ）：ＳｉＯｘ絶縁膜のプラズマエッチング（電流狭窄構造の形成）、（ｂ）：フォトリソグラフィー、
【図１１】本発明に係る抵抗変化型不揮発メモリ素子の整流素子を内蔵する素子構造の作製プロセスを示す断面図、（ａ）：第１下部電極コンタクト用ドライエッチング、（ｂ）：第１下部電極コンタクト用ウェットエッチング、
【図１２】本発明に係る抵抗変化型不揮発メモリ素子の整流素子を内蔵する素子構造の作製プロセスを示す断面図、（ａ）：レジスト除去、（ｂ）：フォトリソグラフィー
【図１３】本発明に係る抵抗変化型不揮発メモリ素子の整流素子を内蔵する素子構造の作製プロセスを示す断面図、（ａ）：電流狭窄構造開口部への金属膜形成、上部電極形成、（ｂ）：リフトオフ
【図１４】本発明に係る抵抗変化型不揮発メモリ素子の電流狭窄構造を示す図１３（ｂ）の点線部分の拡大断面図
【図１５】本発明に係る抵抗変化型不揮発メモリ素子の一実施例における整流素子の酸化物ｐｎ接合単体での（ａ）：電流電圧特性図、（ｂ）：接合サイズと電流及び電流密度の関係を示す図
【図１６】本発明に係る抵抗変化型不揮発メモリ素子の整流素子を内蔵する素子構造における上部電極と第１下部電極間に＋２．５Ｖ／−２．０Ｖ、１００ｎｓの電圧パルスを印加してスイッチングを行った低抵抗状態及び高抵抗状態でのメモリ特性を示す電流電圧特性図
【図１７】図１６に示すスイッチング動作による低抵抗状態及び高抵抗状態での抵抗値と抵抗変化比（読み出し電圧＝−０．５Ｖ）、並びに、４２日後の低抵抗状態の抵抗値とその後のリセット電圧パルス印加によるスイッチングの様子を示す図
【図１８】本発明に係る抵抗変化型不揮発メモリ素子の整流素子を内蔵する素子構造における上部電極と第１下部電極間に±２．５Ｖ、５０ｎｓの電圧パルスを印加してスイッチングを行った低抵抗状態及び高抵抗状態でのメモリ特性を示す電流電圧特性図
【図１９】図１８に示すスイッチング動作による低抵抗状態及び高抵抗状態での抵抗値と抵抗変化比（読み出し電圧＝−０．５Ｖ）を示す図
【図２０】本発明に係る抵抗変化型不揮発メモリ素子の整流素子を内蔵する素子構造における上部電極と第１下部電極間に、（±２Ｖ、５０ｎｓ）、（±２Ｖ、１０ｎｓ）、（±３Ｖ、１０ｎｓ）の３種類の電圧パルスを印加してスイッチング動作を行った低抵抗状態及び高抵抗状態での抵抗値（読み出し電圧＝−０．５Ｖ）を示す図
【図２１】本発明に係る抵抗変化型不揮発メモリ素子の整流素子を内蔵する素子構造における１０以上の抵抗変化比が得られたパルス幅と電圧値の関係を示す動作条件図
【図２２】図２１において黒丸で示したセット電圧パルスの電圧閾値の履歴を示す図
【図２３】本発明に係る抵抗変化型不揮発メモリ素子の整流素子を内蔵する素子構造におけるセット及びリセット動作の繰返し回数と抵抗値（読み出し電圧＝−０．５Ｖ）の関係を示す繰返し特性図
【図２４】本発明に係る抵抗変化型不揮発メモリ素子の整流素子を内蔵する素子構造における上部電極と第１下部電極間に±２．５Ｖ、５０ｎｓの電圧パルスを印加してセット及びリセット動作を行った時の動作温度と抵抗値（読み出し電圧＝−０．５Ｖ）の関係を示す動作温度特性図
【図２５】本発明に係る不揮発性半導体記憶装置の一実施形態における概略の回路構成例を示すブロック図
【図２６】本発明に係る不揮発性半導体記憶装置の一実施形態におけるクロスポイント型のメモリセルアレイの一構成例を模式的に示す回路図
【符号の説明】
【０１４０】
１：        基板（ＬＳＡＴ（１００）基板）
２：        第１下部電極（Ｓｒ０．５Ｃａ０．５ＲｕＯ３薄膜）
３：        ｐ型酸化物薄膜（Ｐｒ１−ｘＣａｘＭｎＯ３薄膜；ｘ＝０及び０．５）
４：        ｎ型酸化物薄膜（Ｓｒ１−ｘＬａｘＴｉＯ３薄膜；ｘ＝０．００４７）
５１：      第１密着層（Ｔｉ薄膜）
５２：      第２密着層、酸化還元可能な金属膜（Ｔｉ薄膜）
６１：      第２下部電極（Ａｕ膜）
６２：      上部電極（Ａｕ膜）
７１〜７４：  レジスト
８：        ＳｉＯｘ絶縁膜
９：        ＡｌＯｘハードマスク
１０：      メモリセルアレイ
１１：      ビット線デコーダ
１２：      ワード線デコーダ
１３：      制御回路
１４：      電圧スイッチ回路
１５：      読み出し回路
１６：      電圧発生回路
１７：      アドレス線
１８：      データ線
１９：      制御信号線
２０：      メモリセル
２１：      記憶素子部
２２：      整流素子
１００：    抵抗変化領域
１０１：    下部電極
１０２ａ：  電流狭窄構造を有する絶縁体
１０２ｂ：  電流狭窄構造を有する開口部
１０３ａ：  金属膜
１０３ｂ：  酸化した金属膜
１０４：    上部電極（６２：上部電極に相当）
ＢＬ，ＢＬ１〜ＢＬｍ：  ビット線
ＷＬ，ＷＬ１〜ＷＬｎ：  ワード線
Ｖｃｃ：    電源電圧
Ｖｓｓ：    接地電圧
Ｖｐｐ：    書き込み用電圧
Ｖｅｅ：    消去用電圧
Ｖｒｄ：    読み出し電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図５】
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【図１５】
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