(57)【要約】【課題】  信頼性が向上しているとともに比較的低い電圧でプログラムされることが可能な電気ヒューズを提供する。【解決手段】  電気ヒューズは、半導体基板と、導電性または一部導電性のポリシリコンを具備するゲートと、を具備する。半導体基板はゲートの近くにおいてアモルファス化されたパイプ領域を具備するとともにパイプ領域に隣接する第１、第２電極領域を具備する。電気ヒューズは、第１、第２電極領域内の半導体基板上の金属シリサイド層をさらに具備する。金属シリサイドは、ニッケル・シリサイド、コバルト・シリサイド、チタン・シリサイド、パラジウム・シリサイド、プラチナ・シリサイド、エルビウム・シリサイド、およびこれらの組合せからなる群から選択される。【選択図】      図５Ｈ
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【特許請求の範囲】
【請求項１】
半導体基板と、
導電性または一部導電性のポリシリコンを具備するゲートと、
を具備し、
前記半導体基板は前記ゲートの近くにおいてアモルファス化されたパイプ領域を具備するとともに前記パイプ領域に隣接する第１、第２電極領域を具備し、
前記第１、第２電極領域内の前記半導体基板上の金属シリサイド層をさらに具備し、
前記金属シリサイドは、ニッケル・シリサイド、コバルト・シリサイド、チタン・シリサイド、パラジウム・シリサイド、プラチナ・シリサイド、エルビウム・シリサイド、およびこれらの組合せからなる群から選択される、
電気ヒューズ。
【請求項２】
前記パイプ領域は、傾きをつけたアモルファス化注入によってアモルファス化されている、請求項１の電気ヒューズ。
【請求項３】
請求項１の電気ヒューズを具備する、プログラマブル読み出し専用メモリ（ＰＲＯＭ）と、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）と、プログラマブル・アレイ・ロジック（ＰＡＬ）と、少なくともＳＲＡＭおよびＤＲＡＭの一方を有する超大規模集積回路（ＶＬＳＩ）チップと、からなる群から選択された装置。
【請求項４】
半導体基板と、
前記半導体基板上に形成されたポリシリコン・ゲートと、
を具備し、
前記半導体基板は前記ゲートの概ね下方においてパイプ領域を具備するとともに前記パイプ領域に隣接する第１、第２電極領域を具備し、
前記第１、第２電極領域内の前記半導体基板上に形成されたニッケル・シリサイド層をさらに具備する、
アンチ・ヒューズ。
【請求項５】
半導体基板を設け、
前記半導体基板上に導電性または一部導電性のポリシリコンを具備するゲートを形成する、
ことを具備し、
前記半導体基板は前記ゲートの近くにおいてパイプ領域を具備するとともに前記パイプ領域に隣接する第１、第２電極領域を具備し、
前記第１、第２電極領域内の前記半導体基板上に金属シリサイド層を堆積すること、および傾きをつけたアモルファス化注入を適用することによって前記パイプ領域をアモルファス化することをさらに具備し、
前記金属シリサイドは、ニッケル・シリサイド、コバルト・シリサイド、チタン・シリサイド、パラジウム・シリサイド、プラチナ・シリサイド、エルビウム・シリサイド、およびこれらの組合せからなる群から選択される、
電気ヒューズの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電気ヒューズ（eFuse）に関し、より詳しくは、２つの電気的ノードを接続する金属シリサイドのパイプを用いたアンチ電気ヒューズ抵抗に関する。
【背景技術】
【０００２】
電気ヒューズは、チップ上での占有面積がより少ない、低誘電率材料とのバック・エンドでの統合の機構がより柔軟である等の幾つかの利点ゆえに、多くの大規模集積回路（ＬＳＩ）製品において、レーザー・ヒューズに取って代わってきた。電気ヒューズは、腐食、ひび、スプラッター（splatter）の問題を、レーザー・ヒューズよりも蒙りにくい。
【０００３】
ほとんどの電気ヒューズは、これを断裂させることによって抵抗値が変化するように設計されている。概して、検知電圧およびプログラム電圧は、抵抗を断裂させるのに十分に高く（３．３Ｖ）なっている。プロセス技術が一層小さな形状へと進歩するに連れて、最大動作電圧が小さくなっており、電気ヒューズへの電力を得るのが困難になった。また、電気ヒューズに電流を配給する金属の電力バスが大きくなる必要がないように、プログラム動作によって要求される電流の総量を最小にすることが通常、望ましい。
【０００４】
アンチ・ヒューズ技術は、現在、プログラマブル・読み取り専用メモリ（ＰＲＯＭ）、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）、プログラマブル・アレイ・ロジック（ＰＡＬ）装置を含む様々な適用例において用いられている。ＳＲＡＭおよび／またはＤＲＡＭを含んだ超大規模集積回路（ＶＬＳＩ）チップも、冗長回路用に、アンチ・ヒューズ技術による恩恵を受けてきた。アンチ・ヒューズは、レイアウト制約を緩和し、バック・エンド・オブ・ライン（ＢＥＯＬ）プロセスによってレーザー・ヒューズよりも影響を受けないからである。
【０００５】
大幅な電圧制限に直面している中で電気ヒューズをプログラムする際に直面する１つの一般的な難点は、例えばサブ・ナノメートル技術において、１回のプログラム・パルスにおいて、信頼性を持ってヒューズを切るのに十分な電力を供給することである。時には、所望の抵抗値を実現するために複数回のプログラム・パルスが必要であり、電気ヒューズをより信頼性に欠けるとともに非効率的にする。
【０００６】
この出願の発明に関連する先行技術文献情報としては次のものがある。
【特許文献１】米国特許第6,661,330号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００７】
改良された電気ヒューズ、特に信頼性が向上しているとともに比較的低い電圧でプログラムされることが可能な電気ヒューズに対する要求が、依然として存在する。特に、ロジックに基づいた混載メモリＬＳＩチップと両立可能な、改善されたアンチ・ヒューズ技術を開発することが望まれている。
【課題を解決するための手段】
【０００８】
本発明の一態様による電気ヒューズは、半導体基板と、導電性または一部導電性のポリシリコンを具備するゲートと、を具備し、前記半導体基板は前記ゲートの近くにおいてアモルファス化されたパイプ領域を具備するとともに前記パイプ領域に隣接する第１、第２電極領域を具備し、前記第１、第２電極領域内の前記半導体基板上の金属シリサイド層をさらに具備し、前記金属シリサイドは、ニッケル・シリサイド、コバルト・シリサイド、チタン・シリサイド、パラジウム・シリサイド、プラチナ・シリサイド、エルビウム・シリサイド、およびこれらの組合せからなる群から選択される。
【０００９】
本発明の一態様によるアンチ・ヒューズは、半導体基板と、前記半導体基板上に形成されたポリシリコン・ゲートと、を具備し、前記半導体基板は前記ゲートの概ね下方においてパイプ領域を具備するとともに前記パイプ領域に隣接する第１、第２電極領域を具備し、前記第１、第２電極領域内の前記半導体基板上に形成されたニッケル・シリサイド層をさらに具備する。
【００１０】
本発明の一態様による電気ヒューズの製造方法は、半導体基板を設け、前記半導体基板上に導電性または一部導電性のポリシリコンを具備するゲートを形成する、ことを具備し、前記半導体基板は前記ゲートの近くにおいてパイプ領域を具備するとともに前記パイプ領域に隣接する第１、第２電極領域を具備し、前記第１、第２電極領域内の前記半導体基板上に金属シリサイド層を堆積すること、および傾きをつけたアモルファス化注入を適用することによって前記パイプ領域をアモルファス化することをさらに具備し、前記金属シリサイドは、ニッケル・シリサイド、コバルト・シリサイド、チタン・シリサイド、パラジウム・シリサイド、プラチナ・シリサイド、エルビウム・シリサイド、およびこれらの組合せからなる群から選択される。
【発明を実施するための最良の形態】
【００１１】
１つの視点によれば、本発明は、半導体基板と、ポリシリコンのような導電性または一部導電性の材料から作成されたゲートと、を有する電気ヒューズに向けられている。半導体基板は、ゲートに近接するパイプ領域と、パイプ領域に隣接する第１、第２電極領域と、を有している。金属シリサイド層が、パイプ領域に隣接して半導体基板上に配置されている。
【００１２】
本発明の別の視点によれば、電気ヒューズを製造する方法は、半導体基板を設けることと、半導体基板上に導電性または一部導電性のゲートを形成することと、を含んでいる。半導体基板は、ゲートの近くにパイプ領域を有するとともにパイプ領域に隣接して第１、第２電極領域を有する。窒化金属層が、第１、第２電極領域内の半導体基板上に堆積される。
【００１３】
使用可能な金属シリサイドの例には、ニッケル・シリサイド（ＮｉＳｉ）、コバルト・シリサイド（ＣｏＳｉｘ）、チタン・シリサイド（ＴｉＳｉｘ）、パラジウム・シリサイド（Ｐｄ２Ｓｉ）が含まれる。ここで、ｘは、１または２である。ゲートは、プログラム電圧を印加されると熱を生じる。熱によって、金属シリサイドは、パイプ領域に移動し、そこで相変化を行なって異なる抵抗を示す種を形成する。１つの視点によれば、パイプ領域は、例えばイオン注入等によってアモルファス化されて、金属シリサイドがパイプ領域に移動する能力が増大する。
【００１４】
本発明の電気ヒューズは、高い信頼性を有し、比較的低い電圧によってプログラムされることが可能で、ロジックに基づいた混載メモリＬＳＩチップと両立が可能である。
【００１５】
本発明の目的、特徴、利点は、本発明の特定の実施形態の以下の詳細な説明から明らかになるとともに添付の図面によって示されている。
【００１６】
以下の説明において、素子相互間が様々に接続されることが示されていることに留意されたい。概して、これらの接続は、明記されない限り、直接的でもあり得るし間接的でも有り得、特定することがそのように限定することを意図しているわけではないことに留意されたい。
【００１７】
本発明の電気ヒューズは、様々な適用例において用いられることが可能である。それらの非限定的な例には、シリコン・オン・インシュレータ相補金属酸化物半導体大規模集積回路（ＳＯＩ  ＣＭＯＳ  ＬＳＩ）装置、バルクＣＭＯＳ  ＬＳＩ装置、プログラマブル読み出し専用メモリ（ＰＲＯＭ）、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）、プログラマブル・アレイ・ロジック（ＰＡＬ）装置、ＳＲＡＭおよび／またはＤＲＡＭを有する超大規模集積回路（ＶＬＳＩ）チップが含まれる。；
図１および図２を参照すると、例示的な電気ヒューズは、シリコンの半導体基板１２およびポリシリコン・ゲート１０を有している。半導体基板１２は、概してポリシリコン・ゲート１０の下方の領域に配置されているパイプ領域１２ａを有している。パイプ領域１２ａは、半導体基板１２と一体化されているものとして示されている。または、パイプ領域１２ａは、別個の層であってもよい。電気ヒューズは、図１に示されているように、パイプ領域１２ａに隣接するアノードおよびカソードを有している。ニッケル・シリサイド（ＮｉＳｉ）層１４が、アノードおよびカソード領域において、すなわちパイプ領域１２ａに隣接する領域において、半導体基板１２上に設けられている。
【００１８】
図３Ａおよび図４Ａは、それぞれ、プログラムされていない状態のアンチ電気ヒューズの断面の様子および上面の様子を示している。プログラムされていない状態では、アンチ電気ヒューズは、ショットキー・ダイオードゆえに比較的高い抵抗を有する。図３Ｂおよび図４Ｂは、それぞれ、プログラムされた状態のアンチ電気ヒューズの断面の様子および上面の様子を示している。アンチ電気ヒューズは、比較的低い電圧を印加して熱的に誘発された相変化を形成することによってプログラムされることが可能である。典型的には、プログラム電圧は、約１．５乃至約３．３Ｖに亘る。この電圧は、ゲート１０およびその下のパイプ領域１２ａを加熱する。これによって、隣接するＮｉＳｉがパイプ領域へと移動して相変化を引き起こし、低抵抗の領域１２ｂ（時に「パイプ」と称される）を形成する。
【００１９】
使用可能な金属シリサイドの非限定的な例には、ニッケル・シリサイド（ＮｉＳｉ）、コバルト・シリサイド（ＣｏＳｉｘ）、チタン・シリサイド（ＴｉＳｉｘ）、パラジウム・シリサイド（Ｐｄ２Ｓｉ）、プラチナ・シリサイド（ＰｔＳｉ）、エルビウム・シリサイド（ＥｒＳｉｘ）、およびこれらを組み合わせたものが含まれる。ここで、ｘは、０．３乃至３の間で変化する。１つの例示的な実施形態では、金属シリサイドは、ＮｉＳｉである。プログラム電圧が印加されると、ゲート１０は、熱を生成する。これによって、金属シリサイドは、以下の式によって示されるように、パイプ領域１２ａに存在するシリコンと反応する。
【００２０】
ＮｉＳｉ＋Ｓｉ→ＮｉＳｉｘ
ここで、ｘ＞１、典型的には２乃至３である。図３Ｂおよび図４Ｂに示されているように、ＮｉＳｉｘ領域１２ｂは、拡大して、ソースおよびドレインの側面において金属シリサイドと接続する。
【００２１】
ナノメートル（例えば６５ｎｍ）技術およびそれ以上の、ロジックに基づいたメモリ・チップにおいて、ニッケル・シリサイドが、ＳＡＬＩＣＩＤＥ材料用に用いられてきた。ＮｉＳｉは、狭いゲート電極および狭い活性領域であっても低抵抗である点でその他の金属シリサイドと比べて優れている。ＮｉＳｉは、高いドーズ量の注入によって引き起こされた結晶欠陥を有する基板内へと拡散する傾向を有する。これらの特性によって、ＮｉＳｉを電気ヒューズ内の金属シリサイド層に対して特に適している。
【００２２】
一実施形態では、結晶欠陥が、金属シリサイドがより効率的にパイプ領域１２ａ内へと拡散するように、ゲート１０の下方に意図的に生成される。結晶欠陥は、当業者にとって良く知られている様々な技術、例として、例えばＦ、Ｇｅ、Ｓｉ、Ｘｅ、Ａｓの中の１つ以上を用いた傾きをつけたアモルファス化注入を用いて、生成されることが可能である。
【００２３】
図５Ａ乃至図５Ｅは、電気ヒューズ１００を製造するために用いられることが可能な例示的な工程を示している。図５Ａ乃至図５Ｅは、シリコン・オン・インシュレータ（ＳＯＩ）基板４０上に、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＴ）２００とともにアンチ・ヒューズ１００を製造することを示している。図５Ａは、シャロー・トレンチ・アイソレーション（ＳＴＩ）１２およびゲート１０を形成することを概略的に示している。
【００２４】
図５Ｂに示されているように、（酸化層のような）オフセット・スペーサ５０がゲート１０の側壁上に形成される。オフセット・スペーサ５０は、各々、１つのゲート１０の長さと同じ長さ延び得るとともに、幅が例えば約１０ｎｍであり得る。図５Ｂは、また、ＭＯＳＦＴ２００上に対するハロ注入５２を示している。例えば、ボロン（Ｂ）のハロ注入が、約１０ＫｅＶ、８×１０１３ｃｍ−２で、法線から約３０度の角度で、実行されることが可能である。約３ＫｅＶ、１×１０１５ｃｍ−２の二フッ化ホウ素（ＢＦ２）のエクステンション注入が用いられるか、約６０ＫｅＶ、５×１０１３ｃｍ−２の法線から約３０度の角度でのヒ素（Ａｓ）のハロ注入が用いられ得る。
【００２５】
図５Ｃを参照すると、次に、深いソース／ドレイン注入および添加物の活性化が、ＭＯＳＦＴ２００に対して実行される。例えば４５ＫｅＶ、１×１０１５ｃｍ−２でのリン（Ｐ）の注入が用いられ得る。図５Ｄは、ＭＯＳＦＴ２００上にレジスト６０を形成することと、ヒューズ領域１００で窒化物スペーサをエッチングすることを示している。
【００２６】
図５Ｅは、ヒューズ領域１００へ傾きをつけたアモルファス化の注入を適用することを示している。この傾きをつけたアモルファス化注入は、Ｆ、Ｇｅ、Ｓｉ、Ｘｅ、Ａｓまたはこれらの組合せを用いて実行され得る。例えば、２０ＫｅＶ、１×１０１５ｃｍ−２でのＧｅの注入が用いられ得る。ヒューズ領域１００のアモルファス化の後、図５Ｆに示されているように、Ｎｉ／ＴｉＮの層７０がＭＯＳＦＴ２００およびヒューズ１００の領域を覆うように堆積される。次に、図５Ｇに示されているように、ＮｉＳｉ層１４がアニールおよび選択的なウェット・エッチングによって形成されることが可能である。図５Ｈは、ＭＯＬを堆積することおよびＷのコンタクト・プラグ７０を形成することを示している。
【００２７】
本発明の特定の実施形態が説明されまた示されたが、当業者による変更が可能であるゆえに本発明はこれらに限定されないことが理解されるべきである。本適用例は、根底にある本明細書において開示され且つ権利請求されている発明の思想および範疇に属するあらゆる且つ全ての変更を考慮している。
【００２８】
また、本発明は以下の実施態様を取り得る。
【００２９】
（１）半導体基板と、導電性または一部導電性のゲートと、を具備し、前記半導体基板は前記ゲートの近くにおいてパイプ領域を具備するとともに前記パイプ領域に隣接する第１、第２電極領域を具備し、前記第１、第２電極領域内の前記半導体基板上の金属シリサイド層をさらに具備する、電気ヒューズ。
【００３０】
（２）前記ゲートはポリシリコンを具備する、（１）の電気ヒューズ。
【００３１】
（３）前記金属シリサイドは、ニッケル・シリサイド、コバルト・シリサイド、チタン・シリサイド、パラジウム・シリサイド、プラチナ・シリサイド、エルビウム・シリサイド、およびこれらの組合せからなる群から選択される、（１）の電気ヒューズ。
【００３２】
（４）前記パイプ領域はアモルファス化されている、（１）の電気ヒューズ。
【００３３】
（５）前記パイプ領域は、傾きをつけたアモルファス化注入によってアモルファス化されている、（４）の電気ヒューズ。
【００３４】
（６）前記傾きをつけたアモルファス化注入は、Ｆ、Ｇｅ、Ｓｉ、Ｘｅ、Ａｓ、およびこれらの組合せからなる群から選択されたイオンを用いて実行される、（５）の電気ヒューズ。
【００３５】
（７）（１）の電気ヒューズを具備する、シリコン・オン・インシュレータ金属酸化物半導体大規模集積回路（ＳＯＩ  ＣＭＯＳ  ＬＳＩ）装置。
【００３６】
（８）（１）の電気ヒューズを具備する、バルク相補金属酸化物半導体大規模集積回路（ＣＭＯＳ  ＬＳＩ）装置。
【００３７】
（９）（１）の電気ヒューズを具備する、プログラマブル読み出し専用メモリ（ＰＲＯＭ）と、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）と、プログラマブル・アレイ・ロジック（ＰＡＬ）と、少なくともＳＲＡＭおよびＤＲＡＭの一方を有する超大規模集積回路（ＶＬＳＩ）チップと、からなる群から選択された装置。
【００３８】
（１０）半導体基板と、前記半導体基板上に形成されたポリシリコン・ゲートと、を具備し、前記半導体基板は前記ゲートの概ね下方においてパイプ領域を具備するとともに前記パイプ領域に隣接する第１、第２電極領域を具備し、前記第１、第２電極領域内の前記半導体基板上に形成されたニッケル・シリサイド層をさらに具備する、アンチ・ヒューズ。
【００３９】
（１１）半導体基板を設け、前記半導体基板上に導電性または一部導電性のゲートを形成する、ことを具備し、前記半導体基板は前記ゲートの近くにおいてパイプ領域を具備するとともに前記パイプ領域に隣接する第１、第２電極領域を具備し、前記第１、第２電極領域内の前記半導体基板上に窒化金属層を堆積することをさらに具備する、電気ヒューズの製造方法。
【００４０】
（１２）前記ゲートはポリシリコンを具備する、（１１）の方法。
【００４１】
（１３）前記金属シリサイドは、ニッケル・シリサイド、コバルト・シリサイド、チタン・シリサイド、パラジウム・シリサイド、プラチナ・シリサイド、エルビウム・シリサイド、およびこれらの組合せからなる群から選択される、（１１）の方法。
【００４２】
（１４）傾きをつけたアモルファス化注入を適用することによって前記パイプ領域をアモルファス化する工程をさらに具備する、（１１）の方法。
【００４３】
（１５）前記傾きをつけたアモルファス化注入は、Ｆ、Ｇｅ、Ｓｉ、Ｘｅ、Ａｓ、およびこれらの組合せからなる群から選択されたイオンを用いて実行される、（１１）の方法。
【図面の簡単な説明】
【００４４】
【図１】本発明の１つの例示的な実施形態に従った、ＮｉＳｉパイプ構造を有するアンチ電気ヒューズの上面図である。
【図２】図１に示されているアンチ電気ヒューズの断面図である。
【図３Ａ】ショットキー・ダイオードにより比較的高い抵抗を有する、プログラムされていない状態のアンチ電気ヒューズの断面図である。
【図３Ｂ】ＮｉＳｉｘ導電体の形成により比較的低い抵抗を有する、プログラムされた状態のアンチ電気ヒューズの断面図である。
【図４Ａ】本発明の例示的な実施形態に従った、プログラムされていない状態のアンチ電気ヒューズの上面図である。
【図４Ｂ】プログラムされた状態の図４Ａのアンチ電気ヒューズの上面図である。ＮｉＳｉｘ導電体がパイプ領域に形成されていることが示されている。
【図５Ａ】金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＴ）とともに本発明に従って電気ヒューズを生成する例示的な方法を示している。シリコン・オン・インシュレータ（ＳＯＩ）基板上にシャロー・トレンチ・アイソレーション（ＳＴＩ）およびゲートを形成することを示している。
【図５Ｂ】金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＴ）とともに本発明に従って電気ヒューズを生成する例示的な方法を示している。ＭＯＳＦＴ上へのエクステンション／ハロ（halo）の注入およびスペーサの形成およびアンチ・ヒューズ上へのスペーサの形成を示している。
【図５Ｃ】金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＴ）とともに本発明に従って電気ヒューズを生成する例示的な方法を示している。ＭＯＳＦＴに対する深いソース／ドレイン注入および添加物活性アニーリングを示している。
【図５Ｄ】金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＴ）とともに本発明に従って電気ヒューズを生成する例示的な方法を示している。ＭＯＳＦＴ上への抵抗の形成およびヒューズ領域での窒化物スペーサのエッチングを示している。
【図５Ｅ】金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＴ）とともに本発明に従って電気ヒューズを生成する例示的な方法を示している。ヒューズ領域への傾きをつけたアモルファス化注入を示している。
【図５Ｆ】金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＴ）とともに本発明に従って電気ヒューズを生成する例示的な方法を示している。Ｎｉ／ＴｉＮを堆積することを示している。
【図５Ｇ】金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＴ）とともに本発明に従って電気ヒューズを生成する例示的な方法を示している。アニールおよび選択的ウェット・エッチングによってＮｉＳｉを形成することを示している。
【図５Ｈ】金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＴ）とともに本発明に従って電気ヒューズを生成する例示的な方法を示している。ＭＯＬを堆積することおよびＷコンタクト・プラグを形成することを示している。
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図４Ａ】
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【図４Ｂ】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図５Ｄ】
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【図５Ｅ】
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【図５Ｆ】
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【図５Ｇ】
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【図５Ｈ】
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