(57)【要約】【課題】メモリセルを微細化しても個々のメモリセルでの制御ゲートとメモリゲートとの短絡が起こり難いスプリットゲート型ＭＯＮＯＳメモリを備えた半導体装置を得ること。【解決手段】半導体装置５０を構成するスプリットゲート型ＭＯＮＯＳメモリ４０のメモリゲート１５上に該メモリゲートでの制御ゲート１３側の上部を覆う電気絶縁部１８を設けることにより、制御ゲートとメモリゲートとの間に介在するＯＮＯ膜１７の膜厚に相当する距離よりも当該２つのゲートそれぞれの上面間の距離の方を長くして、ポリシリコン層をシリサイド化することで制御ゲートおよびメモリゲートの各々を形成する際に用いる金属層の残渣に起因して制御ゲートとメモリゲートとが短絡してしまうのを防止する。【選択図】        図１
2008159650.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に形成された複数のメモリセルを有するスプリットゲート型ＭＯＮＯＳメモリを備え、前記複数のメモリセルの各々は、
前記半導体基板上にゲート絶縁膜を介して配置され、少なくとも上部がシリサイド化されている制御ゲートと、
該制御ゲートにおける線幅方向の側方に配置され、少なくとも上部がシリサイド化されているメモリゲートと、
該メモリゲートと前記制御ゲートとの間に介在して前記メモリゲートと前記制御ゲートとを電気的に分離すると共に、前記メモリゲートと前記半導体基板との間に介在して論理データの記憶を担うＯＮＯ膜と、
前記メモリゲートでの制御ゲート側の上部を覆う電気絶縁部と、
を有することを特徴とする半導体装置。
【請求項２】
前記電気絶縁部は、前記メモリゲートに接する下部電気絶縁膜と、該下部電気絶縁膜上に積層された上部電気絶縁膜とを有し、
前記ＯＮＯ膜での最上層の酸化物膜の上部は、前記メモリゲートでの制御ゲート側の上部に張り出して前記下部電気絶縁膜を形成しており、
前記ＯＮＯ膜での窒化物膜の上部は、前記メモリゲートでの制御ゲート側の上部に張り出して前記上部電気絶縁膜を形成している、
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
ゲート絶縁膜と、制御ゲートの元となる第１ポリシリコン層と、該第１ポリシリコン層よりも幅広のキャップ層とがこの順番で半導体基板上に積層され、かつ前記半導体基板の上面、前記ゲート絶縁膜の各側面、および前記第１ポリシリコン層の各側面をそれぞれ覆うＯＮＯ膜と、前記キャップ層の外表面を覆うＮＯ膜と、前記ＯＮＯ膜および前記ＮＯ膜の各々を覆うポリシリコン膜とがそれぞれ形成された積層構造物を得る積層構造物準備工程と、
前記ポリシリコン膜、前記ＯＮＯ膜、および前記ＮＯ膜をそれぞれパターニングして、前記第１ポリシリコン層における線幅方向の側方にはメモリゲートの元となる第２ポリシリコン層を形成し、前記ＯＮＯ膜は前記第２ポリシリコン層と前記第１ポリシリコン層との間および前記第２ポリシリコン層と前記半導体基板との間にそれぞれ残し、前記ＮＯ膜は前記第２ポリシリコン層での第１ポリシリコン層側の上部にのみ残すパターニング工程と、
前記第１ポリシリコン層および前記第２ポリシリコン層をそれぞれシリサイド化するシリサイド化工程と、
を含むことを特徴とするスプリットゲート型ＭＯＮＯＳメモリを備えた半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特にスプリットゲート型ＭＯＮＯＳ（Metal  Oxide  Nitride  Oxide  Silicon）メモリを備えた半導体装置、および該半導体装置の製造方法に関する。
【背景技術】
【０００２】
シリコン窒化物膜の離散的捕獲中心に電荷を蓄える不揮発性の書換え可能型半導体メモリであるＭＯＮＯＳメモリは、デジタルカメラや携帯音楽プレーヤー等のデジタル機器の記憶媒体として広く用いられている。また、近年では、製品サイクルの短いデジタル機器や多品種化が求められるデジタル機器の増加に伴って、オンボード後にプログラムの書換えが可能な半導体メモリ内蔵型マイクロコンピュータ（いわゆる「フラッシュマイコン」）の需要が増大しており、当該フラッシュマイコンのプログラム格納用メモリとしてもＭＯＮＯＳメモリが利用されるようになってきている。
【０００３】
ＭＯＮＯＳメモリは、その構造から幾つかのタイプに分類することができるが、今日では記憶データの過剰消去が起こり難いスプリットゲート型のものが注目されている。図９は、スプリットゲート型の従来のＭＯＮＯＳメモリでのメモリセルを概略的に示す断面図である。同図に示すメモリセル１２０では、所定の不純物拡散領域（図示せず。）が形成された半導体基板１１０上にゲート絶縁膜１１１を介して制御ゲート１１３が配置され、この制御ゲート１１３の側方にメモリゲート１１５が配置されている。制御ゲート１１３とメモリゲート１１５との間からメモリゲート１１５と半導体基板１１０との間にかけての領域には、ＯＮＯ膜１１７が延在している。また、制御ゲート１１３における線幅方向の一側面に接するようにしてサイドウォールスペーサ１１９ａが形成されていると共に、メモリゲート１１５における線幅方向の外側面に接するようにしてサイドウォールスペーサ１１９ｂが形成されている。
【０００４】
上記の制御ゲート１１３は、ゲート絶縁膜１１１上に形成されたポリシリコン領域１１３ａと、該ポリシリコン領域１１３ａの元となるポリシリコン層をその上面側からシリサイド化することによって形成されたシリサイド領域１１３ｂとを有している。同様に、メモリゲート１１５は、ＯＮＯ膜１１７を介して半導体基板１１０上に位置するポリシリコン領域１１５ａと、該ポリシリコン領域１１５ａの元となるポリシリコン層をその上面側からシリサイド化することによって形成されたシリサイド領域１１５ｂとを有している。
【０００５】
ＯＮＯ膜１１７は、酸化物膜、窒化物膜、および酸化物膜をこの順番で積層することによって形成された３層構造の積層膜であり、酸化物膜としてはシリコン酸化物膜が、また窒化物膜としてはシリコン窒化物膜が多用される。このＯＮＯ膜１１７は、制御ゲート１１３における線幅方向の一側面全体を覆うようにして、かつ半導体基板１１０の上面を部分的に覆うようにして形成されている。したがって、ＯＮＯ膜１１７はＬ字状の垂直断面形状を有する。ＯＮＯ膜１１７のうちで制御ゲート１１３とメモリゲート１１５との間に介在する領域は、これら２つのゲートを電気的に分離する電気絶縁膜として利用され、メモリゲート１１５と半導体基板１１０との間に介在する領域は、論理データを記憶するための領域として利用される。
【０００６】
このような構造を有するスプリットゲート型ＭＯＮＯＳメモリについては高記憶密度化が常に求められており、これに伴ってメモリセルの微細化が進められていると共に制御ゲートおよびメモリゲートそれぞれの低電気抵抗化が図られている。制御ゲートやメモリゲートの低電気抵抗化は、これらのゲートを単体金属で形成することによっても可能であるが、一般には、一部または全部がシリサイド化されたポリシリコン層によって当該制御ゲートおよびメモリゲートの各々を形成することで図られる。そして、ポリシリコン層のシリサイド化は、当該ポリシリコン層を覆うようにしてコバルト（Ｃｏ）やニッケル（Ｎｉ）等の所望の金属層を形成し、この金属層とその下のポリシリコン層とを加熱により互いに反応させることで行われる。反応に寄与しなかった残余の金属層は、後工程で除去される。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
今日、スプリットゲート型ＭＯＮＯＳメモリでのメモリセルの微細化は、図９に示したＯＮＯ膜１１７の膜厚が２０ｎｍ程度となる程までに進んでいる。別言すれば、個々のメモリセルでの制御ゲートとメモリゲートとの間隔が２０ｎｍ程度となる程までに、微細化が進んでいる。このため、ポリシリコン層をシリサイド化することで低電気抵抗の制御ゲートおよびメモリゲートを形成しようとすると、シリサイド化反応に用いた金属層の残渣に起因する制御ゲートとメモリゲートとの短絡が発生し易くなる。
【０００８】
本発明は上記の事情に鑑みてなされたものであり、メモリセルを微細化しても個々のメモリセルでの制御ゲートとメモリゲートとの短絡が起こり難いスプリットゲート型ＭＯＮＯＳメモリを備えた半導体装置を得ることを目的とする。
【０００９】
また、本発明は、メモリセルを微細化しても個々のメモリセルでの制御ゲートとメモリゲートとの短絡が起こり難いスプリットゲート型ＭＯＮＯＳメモリを備えた半導体装置の製造方法を得ることを他の目的とする。
【課題を解決するための手段】
【００１０】
本発明の半導体装置の一形態では、スプリットゲート型ＭＯＮＯＳメモリでのメモリセルを構成する制御ゲートおよびメモリゲートそれぞれの少なくとも上部がシリサイド化され、メモリゲートでの制御ゲート側の上部は電気絶縁部によって覆われる。
【００１１】
また、本発明の半導体装置の製造方法の一形態では、スプリットゲート型ＭＯＮＯＳメモリを形成するにあたって、制御ゲートの元となる第１ポリシリコン層と、メモリゲートの元となる第２ポリシリコン層と、第２ポリシリコン層での第１ポリシリコン層側の上部を覆うＮＯ膜とをそれぞれ形成した後に、第１ポリシリコン層および第２ポリシリコン層の各々をシリサイド化して制御ゲートとメモリゲートとを得る。
【発明の効果】
【００１２】
本発明に係る上記形態の半導体装置では、メモリゲートでの制御ゲート側の上部が電気絶縁部によって覆われているので、制御ゲートとメモリゲートとの間に介在するＯＮＯ膜の膜厚に相当する距離よりも当該２つのゲートでの上面間の距離の方が長くなっている。このため、所望のポリシリコン層をシリサイド化することで制御ゲートおよびメモリゲートの各々を形成し、かつメモリセルを微細化しても、上記のシリサイド化で用いた金属層の残渣に起因して制御ゲートとメモリゲートとが短絡してしまうということが起こり難い。したがって、この半導体装置においては、スプリットゲート型ＭＯＮＯＳメモリでのメモリセルを微細化してその記憶密度を増大させても信頼性の高いものを得易く、結果として、当該半導体装置の高性能化を図り易い。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の半導体装置および本発明の半導体装置の製造方法それぞれの実施の形態を、図面に基づいて詳細に説明する。なお、本発明は以下に説明する実施の形態に限定されるものではない。
【００１４】
図１は、本発明の半導体装置の一例を概略的に示す断面図である。同図に示す半導体装置５０は、半導体基板１０と、この半導体基板１０に形成されたスプリットゲート型ＭＯＮＯＳメモリ４０（以下、「ＭＯＮＯＳメモリ４０」と略記する。）とを備えている。ＭＯＮＯＳメモリ４０は、マトリックス状に配置された多数のメモリセルを有するＮＯＲ型の記憶素子であり、図１には１つのメモリセル行を構成するメモリセルのうちの４つ（部分的に現れているものを含む。）のメモリセル３０，３０、３０，３０が現れている。
【００１５】
上記の半導体基板１０としては、例えば単結晶シリコン基板やＳＯＩ（Silicon  on  Insulator）基板等が用いられ、該半導体基板１０には所定の導電型および形状を有する活性領域（ウェル）と、所定形状の素子分離領域とが形成される。図１には１つのＰ型ウェル５のみが現れている。
【００１６】
ＭＯＮＯＳメモリ４０を構成する個々のメモリセル３０は、半導体基板１０上にゲート絶縁膜１１を介して配置された制御ゲート１３と、この制御ゲート１３の側方に配置されたメモリゲート１５と、制御ゲート１３とメモリゲート１５との間からメモリゲート１５と半導体基板１０との間にかけての領域に延在するＯＮＯ膜１７と、メモリゲート１５上に設けられた電気絶縁部１８とを有している。また、制御ゲート１３における線幅方向の一側面に接するようにして配置されたサイドウォールスペーサ１９ａと、メモリゲート１１５における線幅方向の外側面に接するようにして配置されたサイドウォールスペーサ１１９ｂとを有している。
【００１７】
上記の制御ゲート１３は、ゲート絶縁膜１１上に形成されたポリシリコン領域１３ａと、該ポリシリコン領域１３ａの元となるポリシリコン層をその上面側からシリサイド化することによって形成されたシリサイド領域１３ｂとを有している。同様に、メモリゲート１５は、ＯＮＯ膜１７のうちで半導体基板１０の上面上に張り出している領域上に位置するポリシリコン領域１５ａと、該ポリシリコン領域１５ａの元となるポリシリコン層をその上面側からシリサイド化することによって形成されたシリサイド領域１５ｂとを有している。
【００１８】
ＯＮＯ膜１７は、酸化物膜、窒化物膜、および酸化物膜をこの順番で積層することによって形成された３層構造の積層膜であり、制御ゲート１３における線幅方向の一側面全体を覆うようにして、かつ半導体基板１０の上面を部分的に覆うようにして形成されており、その垂直断面形状はＬ字状である。なお、図１においては、便宜上、ＯＮＯ膜１７を単層の膜として描いている。
【００１９】
電気絶縁部１８は、メモリゲート１５での制御ゲート１３側の上部を覆って、シリサイド領域１３ｂの上面とシリサイド領域１５ｂの上面との距離をＯＮＯ膜１７の膜厚に相当する距離よりも長くしている。
【００２０】
図２は、上述した電気絶縁部１８を拡大して示す概略図である。同図に示すように、電気絶縁部１８は、メモリゲート１５に接する下部電気絶縁膜１８ａと、この下部電気絶縁膜１８ａ上に積層された上部電気絶縁膜１８ｂとを有する積層構造の膜である。酸化物膜１７ａ、窒化物膜１７ｂ、および酸化物膜１７ｃをこの順番で積層することによって形成されたＯＮＯ膜１７での最上層の酸化物膜１７ｃの上部がメモリゲート１５での制御ゲート１３側の上部に張り出して下部電気絶縁膜１８ａを形成しており、ＯＮＯ膜１７での窒化物膜１７ｂの上部がメモリゲート１５での制御ゲート１３側の上部に張り出して上部電気絶縁膜１８ｂを形成している。なお、図２に示した構成要素のうちで図１に示した構成要素と共通するものについては、図１で用いた参照符号と同じ参照符号を付してその説明を省略する。
【００２１】
上述した構造の電気絶縁部１８を有するメモリセル３０を作製する際に必要となるマスク（エッチングマスクとイオン注入マスク）の総数は、後述するように、電気絶縁部１８を有していない以外は当該メモリセル３０と同じ構造のメモリセルを形成する際に必要となるマスクの総数と同数になる。
【００２２】
図１や図２に示したメモリセル３０では、ＯＮＯ膜１７のうちで制御ゲート１３とメモリゲート１５との間に介在する領域によって制御ゲート１３とメモリゲート１５とを電気的に分離しており、ＯＮＯ膜１７のうちでメモリゲート１５と半導体基板１０との間に介在する領域は、論理データを記憶するための領域として利用される。そのために、各メモリセル３０は半導体基板１０に形成された所定の不純物拡散領域を有している。
【００２３】
例えば図１に示すように、メモリセル３０は、平面視したときに主としてメモリゲート１５の側方に位置するようにして半導体基板１０に形成されたソース領域２１と、平面視したときに主として制御ゲート１３の側方に位置するようにして半導体基板１０に形成されたドレイン領域２５とを有している。また、ソース領域２１からメモリゲート１５の下方にかけて延在する第１エクステンション領域２２と、メモリゲート１５の下方から制御ゲート１３の下方にかけて延在する第１チャネルドープ領域２３と、ドレイン領域２５から制御ゲート１３の下方にかけて延在する第２エクステンション領域２６と、制御ゲート１３の下方に位置する第２チャネルドープ領域２８とを有している。
【００２４】
上記のソース領域２１は、Ｎ+型不純物拡散領域２１ａと該Ｎ+型不純物拡散領域２１ａ上に形成されたシリサイド領域２１ｂとからなり、２つのメモリセル列に１つずつ配置されている。また、ドレイン領域２５は、Ｎ+型不純物拡散領域２５ａと該Ｎ+型不純物拡散領域２５ａ上に形成されたシリサイド領域２５ｂとからなり、行方向に隣り合う２つのメモリセル３０に１つずつ配置されている。そして、第１エクステンション領域２２、第１チャネルドープ領域２３、第２エクステンション領域２６、および第２チャネルドープ領域２８の各々は、１つのメモリセルに１つずつ配置されている。各メモリセル列でのメモリセル３０の配列方向は、ビット線（図示せず。）と実質的に平行である。
【００２５】
図１に示したＭＯＮＯＳメモリ４０での各メモリセル３０への論理データの書き込みは、例えば、制御ゲート１３、メモリゲート１５、およびソース領域２１の各々を高電位にし、ドレイン領域２５を低電位にして、第１エクステンション領域２２を介してメモリゲート１５下のＯＮＯ膜１７にホットエレクトロンを注入することで行われる。また、メモリセル３０に記憶させた論理データの消去は、例えば、制御ゲート１３およびドレイン領域２１の各々を高電位にし、メモリゲート１５を負電位にし、ソース領域２１を接地電位にして、第１チャネルドープ領域２３を介してメモリゲート１５下のＯＮＯ膜１７にホットホールを注入することで行われる。
【００２６】
以上説明した構成を有する半導体装置５０（図１参照）では、ＭＯＮＯＳメモリ４０を構成している個々のメモリセル３０でのメモリゲート１５の上部が電気絶縁部１８によって部分的に覆われて、前述のように制御ゲート１３の上面とメモリゲート１５の上面との距離がＯＮＯ膜１７の膜厚に相当する距離よりも長くなっている。
【００２７】
このため、半導体装置５０では、ＭＯＮＯＳメモリ４０のメモリセル３０を微細化しても、電気絶縁部１８がない場合に比べて制御ゲート１３とメモリゲート１５との短絡が起こり難い。すなわち、所望のポリシリコン層をシリサイド化することで制御ゲート１３およびメモリゲート１５の各々を形成し、かつメモリセル３０を微細化しても、上記のシリサイド化で用いた金属層の残渣に起因して制御ゲート１３とメモリゲート１５とが短絡してしまうということが起こり難い。
【００２８】
したがって、半導体装置５０ではＭＯＮＯＳメモリ４０を微細化してその記憶密度を増大させても信頼性の高いものを得易く、結果として、当該半導体装置５０の高性能化を図り易い。この半導体装置５０は記憶素子としての機能のみを備えたものであってもよいし、記憶素子としての機能と他の機能とを備えたもの、例えばＭＯＮＯＳメモリ４０とＵＳＢ（Universal  Serial  Bus）コネクタ（図示せず。）とを備えたＵＳＢメモリや、ＭＯＮＯＳメモリ４０とマイクロコントローラ（図示せず。）とを備えたフラッシュマイコン等であってもよい。
【００２９】
上述の技術的効果を奏する半導体装置５０は、例えば、以下に説明する積層構造物準備工程、パターニング工程、およびシリサイド化工程を含む本発明の製造方法によって製造することができる。以下、図１で用いた参照符号を適宜引用して、各工程を詳述する。
【００３０】
＜積層構造物準備工程＞
積層構造物準備工程では、ゲート絶縁膜１１（図１参照）と、制御ゲート１３（図１参照）の元となる第１ポリシリコン層と、該第１ポリシリコン層よりも幅広のキャップ層とがこの順番で半導体基板１０（図１参照）上に積層され、かつＯＮＯ膜と、ＮＯ膜と、ポリシリコン膜とが半導体基板１０上に所定の形態で形成された積層構造物を用意する。
【００３１】
上記の半導体基板１０の所定箇所には、第２チャネルドープ領域２８（図１参照）の元となる不純物拡散領域が予め形成される。また、上記のＯＮＯ膜は、図１および図２に示したＯＮＯ膜１７の元となる膜であり、当該ＯＮＯ膜は半導体基板１０の上面、ゲート絶縁膜１１の各側面、および上記第１ポリシリコン層の各側面をそれぞれ覆うようにして形成される。上記のＮＯ膜は窒化物膜と酸化物膜とがこの順番で積層された積層膜であり、窒化物膜としては例えばシリコン窒化物膜が用いられ、酸化物膜としては例えばシリコン酸化物膜が用いられる。このＮＯ膜は、上記のキャップ層の外表面を覆うようにして形成される。そして、上記のポリシリコン膜は、上述のＯＮＯ膜（ＯＮＯ膜１７の元となるＯＮＯ膜）およびＮＯ膜を覆うようにして形成される。
【００３２】
このような積層構造物は自ら作製してもよいし、他で作製されたものを購入してもよい。例えば下記の第１〜第４サブ工程をこの順番で行うことにより、上記の積層構造物を自ら作製することができる。
【００３３】
図３−１に示すように、第１サブ工程では、所定の活性領域（ウェル）と第２チャネルドープ領域２８（図１参照）の元となる不純物拡散領域２８ａとが形成された半導体基板１０上に、ゲート絶縁膜１１の元となる電気絶縁膜１１ａ、制御ゲート１３の元となるポリシリコン膜１３Ｐ、および上述したキャップ層の元となる無機膜６０ａとをこの順番で積層する。なお、図３−１には、半導体基板１０に形成されている活性領域（ウェル）のうち、１つのＰ型ウェル５のみが現れている。
【００３４】
上記の電気絶縁膜１１ａとしてはシリコン酸化物膜、シリコン酸窒化物膜、高誘電率誘電体膜等を用いることができ、その形成方法（成膜方法）は、当該電気絶縁膜１１ａの材質に応じて熱酸化法、物理的気相蒸着法（ＰＶＤ法）、化学的気相蒸着法（ＣＶＤ法）等、適宜選定される。また、ポリシリコン膜１３ＰはＰＶＤ法またはＣＶＤ法により形成される。そして、無機膜６０ａとしては、シリコン酸化物膜のようにポリシリコン膜１３Ｐとは異なるエッチング特性を有する膜が用いられ、当該無機膜６０ａもＰＶＤ法またはＣＶＤ法により形成される。シリコン酸化物膜をＣＶＤ法により形成する場合、その原料ガスとして酸素（Ｏ2）ガスとＴＥＯＳ（テトラエチルオルソシリケート；(Ｃ2Ｈ5Ｏ)4Ｓｉ）ガスとを用いると、膜質が良好なシリコン酸化物膜を得易い。
【００３５】
第２サブ工程では、上述の無機膜６０ａ上に所定形状のエッチングマスを形成した後に無機膜６０ａを選択的にエッチングして、前述のキャップ層を形成する。図３−２は、キャップ層の一例を概略的に示す断面図である。同図に示すように、キャップ層６０は不純物拡散領域２８ａを平面視上覆うようにしてポリシリコン膜１３Ｐ上に形成される。このとき、ポリシリコン膜１３Ｐは実質的にエッチングされない。
【００３６】
第３サブ工程では、上記のキャップ層６０をエッチングマスクとして用いてポリシリコン膜１３Ｐをエッチングして、制御ゲート１３（図１参照）の元となる第１ポリシリコン層を形成する。また、第１ポリシリコン層の形成後に当該第１ポリシリコン層をエッチングマスクとして用いて上記の電気絶縁膜１１ａをエッチングして、ゲート絶縁膜１１（図１参照）を得る。なお、第１ポリシリコン層を得るにあたっては、該第１ポリシリコン層の線幅の方がキャップ層６０の線幅よりも狭くなるように、別言すれば、ポリシリコン膜１３Ｐがオーバーエッチングされるように、エッチング条件を選定する。
【００３７】
図３−３は、上述のようにして得られた第１ポリシリコン層およびゲート絶縁膜を概略的に示す断面図である。同図に示すように、第１ポリシリコン層１３Ｌは半導体基板１０上にゲート絶縁膜１１を介して形成され、当該第１ポリシリコン層１３Ｌ上にはキャップ層６０が位置している。ゲート絶縁膜１１の線幅は不純物拡散領域２８ａの幅よりも狭く、ゲート絶縁膜１１の線幅と第１ポリシリコン層１３Ｌの線幅とは実質的に同じである。また、キャップ層６０の線幅は第１ポリシリコン層１３Ｌの線幅よりも広く、当該キャップ層６０は第１ポリシリコン層１３Ｌの線幅方向両側に略等距離ずつ張り出している。
【００３８】
第４サブ工程では、半導体基板１０上に所定形状のイオン注入マスクを設けて第１チャネルドープ領域２３（図１参照）の元となる不純物拡散領域を形成した後、半導体基板１０の上面、ゲート絶縁膜１１の各側面、および第１ポリシリコン層１３Ｌの各側面をそれぞれ覆うＯＮＯ膜と、キャップ層６０の外表面を覆うＮＯ膜とを形成する。また、上記のＯＮＯ膜およびＮＯ膜を覆うポリシリコン膜を例えばＣＶＤ法により形成する。
【００３９】
上記のＯＮＯ膜は、例えば、熱酸化法によるシリコン酸化物膜の形成と、ＣＶＤ法によるシリコン窒化物膜の形成と、ＣＶＤ法によるシリコン酸化物膜の形成とをこの順番で行うことにより得られる。このようにしてＯＮＯ膜を形成すると、熱酸化法によるシリコン酸化物膜の形成時にはキャップ層６０上にシリコン酸化物膜が形成されないものの、シリコン窒化物膜の形成時にはキャップ層６０上にもシリコン窒化物膜が形成され、その後のシリコン酸化物膜の形成時にはキャップ層６０上にもシリコン酸化物膜が形成されるので、上記のＮＯ膜が自ずと得られる。
【００４０】
図３−４は、上述した不純物拡散領域、ＯＮＯ膜、ＮＯ膜、およびポリシリコン膜を概略的に示す断面図である。同図に示すように、第１チャネルドープ領域２３（図１参照）の元となる不純物拡散領域２３ａは、平面視上、第１ポリシリコン層１３Ｌでの線幅方向の一方の側に拡がるようにしてＰ型ウェル５に形成される。また、ＯＮＯ膜１７Ａは半導体基板１０の上面、ゲート絶縁膜１１の各側面、および第１ポリシリコン層１３Ｌの各側面をそれぞれ覆い、その上端はキャップ層６０の下面に達する。ＮＯ膜１８Ａは、キャップ層６０の外表面を覆い、ポリシリコン膜１５ＰはＯＮＯ膜１７Ａ、およびＮＯ膜１８Ａをそれぞれ覆う。このポリシリコン膜１５Ｐはメモリゲート１５（図１参照）の元となる膜であり、当該ポリシリコン膜１５Ｐまで形成することにより前述した積層構造物７０が得られる。
【００４１】
＜パターニング工程＞
パターニング工程では、まず、上述したポリシリコン膜１５Ｐをパターニングして、第１ポリシリコン層１３Ｌ（図３−４参照）における線幅方向の一方の側にメモリゲート１５（図１参照）の元となる第２ポリシリコン層を形成する。
【００４２】
このときのパターニングは、例えば異方性エッチングによりポリシリコン膜１５Ｐを選択的にエッチバックして、図４−１に概略的に示すように第１ポリシリコン層１３Ｌにおける線幅方向両側にそれぞれ第２ポリシリコン層１５Ｌを形成した後、不要な第２ポリシリコン層１５Ｌを例えばドライエッチングによって選択的に除去することで行われ得る。
【００４３】
ここで、「不要な第２ポリシリコン層１５Ｌ」とは、メモリゲート１５（図１参照）の材料として用いない第２ポリシリコン層１５Ｌを意味する。図４−１に示した例では第１ポリシリコン層１３Ｌの左側方に形成されている第２ポリシリコン層１５Ｌが「不要な第２ポリシリコン層１５Ｌ」に相当する。当該不要な第２ポリシリコン層１５Ｌを選択的に除去するにあたっては、必要な第２ポリシリコン層１５Ｌを保護するために、所定形状のエッチングマスクが用いられる。図４−２に概略的に示すように、不純物拡散領域２３ａの上方にのみ、第２ポリシリコン層１５Ｌを残す。
【００４４】
次いで、ＯＮＯ膜１７ＡおよびＮＯ膜１８Ａ（図３−４参照）をそれぞれパターニングして、ＯＮＯ膜１７Ａは第２ポリシリコン層１５Ｌと第１ポリシリコン層１３Ｌとの間および第２ポリシリコン層１５Ｌと半導体基板１０との間にそれぞれ残し、ＮＯ膜１８Ａは第２ポリシリコン層１５Ｌでの第１ポリシリコン層１３Ｌ側の上部にのみ残す。
【００４５】
ＯＮＯ膜１７Ａのパターニングは、当該ＯＮＯ膜１７Ａを構成している最上層の酸化物膜のうちで第２ポリシリコン層１５Ｌと接していない領域を等方性エッチングにより選択的に除去し、これにより露出した窒化物膜を等方性エッチングにより選択的に除去した後、最下層の酸化物膜のうちで上記窒化物膜の除去に伴って露出した領域を等方性エッチングまたは異方性エッチングにより選択的に除去することで行われる。
【００４６】
ＮＯ膜１８Ａは、ＯＮＯ膜１７Ａを上述のようにしてパターニングする過程でパターニングされる。すなわち、ＮＯ膜１８Ａにおける酸化物膜のうちでキャップ層６０（図４−２参照）の上面上に位置する領域、およびキャップ層６０の側面上に位置する領域は、ＯＮＯ膜１７Ａにおける最上層の酸化物膜を選択的に除去する際に一緒に除去される。また、ＮＯ膜１８Ａにおける窒化物膜のうちでキャップ層６０（図４−２参照）の上面に位置する領域、およびキャップ層６０の側面に位置する領域は、ＯＮＯ膜１７Ａにおける窒化物膜を上述のようにして選択的に除去する際に一緒に除去される。
【００４７】
図４−３に概略的に示すように、ＯＮＯ膜１７Ａを上述のようにパターニングすることにより、第２ポリシリコン層１５Ｌと第１ポリシリコン層１３Ｌとの間から第２ポリシリコン層１５Ｌと半導体基板１０との間にかけて延在するＯＮＯ膜１７が得られる。また、ＮＯ膜１８Ａを上述のようにパターニングすることにより、第２ポリシリコン層１５Ｌでの第１ポリシリコン層１３Ｌ側の上部を覆う電気絶縁部１８が得られる。
【００４８】
＜シリサイド化工程＞
シリサイド化工程では、上述した第１ポリシリコン層１３Ｌおよび第２ポリシリコン層１５Ｌをそれぞれシリサイド化する。ただし、このシリサイド化に先だって、第１エクステンション領域２２、第１チャネルドープ領域２３、および第２エクステンション領域２６（図１参照）の各々を半導体基板１０に形成し、さらに、ソース領域２１（図１参照）の元となる不純物拡散領域およびドレイン領域２５（図１参照）の元となる不純物拡散領域の各々を半導体基板１０に形成する。
【００４９】
これら第１エクステンション領域２２、第１チャネルドープ領域２３、第２エクステンション領域２６、および上記の各不純物拡散領域の形成は、シリサイド化工程におけるサブ工程とみなすこともできるし、シリサイド化工程とは別の工程とみなすこともできる。
【００５０】
第１エクステンション領域２２、第１チャネルドープ領域２３、第２エクステンション領域２６、ソース領域２１の元となる不純物拡散領域、およびドレイン領域２５の元となる不純物拡散領域の各々を形成するにあたっては、図５に示すように、まず、第１エクステンション領域２２の元となる不純物拡散領域２２ａと第２エクステンション領域２６の元となる不純物拡散領域２６ａとを形成する。
【００５１】
これらの不純物拡散領域２２ａ，２６ａの形成は、例えば、第１ポリシリコン層１３Ｌ、ＯＮＯ膜１７、電気絶縁部１８、および第２ポリシリコン層１５Ｌをそれぞれイオン注入マスクとして用いて半導体基板１０に所望の不純物イオンを注入し、当該不純物イオンを熱処理によって活性化させることで行われる。各不純物拡散領域２２ａ，２６ａを半導体基板１０に形成することにより、前述した不純物拡散領域２３ａ（図４−３参照）から第１チャネルドープ領域２３が得られる。また、前述した不純物拡散領域２８ａ（図４−３参照）から第２チャネルドープ領域２８が得られる。
【００５２】
次いで、半導体基板１０の上面、第１ポリシリコン層１３Ｌ、ＯＮＯ膜１７、電気絶縁部１８、および第２ポリシリコン層１５Ｌをそれぞれ覆うようにして、サイドウォールスペーサ１９ａ，１９ｂ（図１参照）の元となる膜、例えばシリコン酸化物膜を成膜する。そして、この膜を異方性エッチングによりエッチバックして、図６に示すようにサイドウォールスペーサ１９ａ，１９ｂを形成する。
【００５３】
この後、第１ポリシリコン層１３Ｌ、ＯＮＯ膜１７、電気絶縁部１８、第２ポリシリコン層１５Ｌ、および各サイドウォールスペーサ１９ａ，１９ｂをそれぞれイオン注入マスクとして用いて半導体基板１０に所望の不純物イオンを注入し、当該不純物イオンを熱処理によって活性化させる。当該活性化を行うことにより、図７に示すように、ソース領域２１（図１参照）の元となる不純物拡散領域２１Ａと、ドレイン領域２５（図１参照）の元となる不純物拡散領域２５Ａとが半導体基板１０に形成される。これに伴って、不純物拡散領域２２ａ（図６参照）からは第１エクステンション領域２２が形成され、不純物拡散領域２６ａからは第２エクステンション領域２６が形成される。
【００５４】
第１ポリシリコン層１３Ｌおよび第２ポリシリコン層１５Ｌそれぞれのシリサイド化は、上述のようにして不純物拡散領域２１Ａ，２５Ａの形成まで行った後に実施される。図８に示すように、第１ポリシリコン層１３Ｌおよび第２ポリシリコン層１５Ｌをそれぞれシリサイド化するにあたっては、まず、各ポリシリコン層１３Ｌ，１５Ｌを覆うようにしてコバルト（Ｃｏ）やニッケル（Ｎｉ）等の所望の金属からなる金属膜６５を例えばＰＶＤ法により半導体基板１０上に成膜する。
【００５５】
次いで、金属膜６５の組成に応じた所定の温度の熱処理を施して当該金属膜６５と上記の各ポリシリコン層１３Ｌ，１５Ｌとを反応させる。この反応により、第１ポリシリコン層１３Ｌおよび第２ポリシリコン層１５Ｌの各々は、その上面側から所定の深さまでシリサイド化される。結果として、図１に示した制御ゲート１３およびメモリゲート１５が得られる。また、各不純物拡散領域２１Ａ，２５Ａもその上面側から所定の深さまでシリサイド化されて、図１に示したソース領域２１およびドレイン領域２５が得られる。
【００５６】
この後、金属膜６５のうちで上記の反応で消費されなかった残余を例えばウェットエッチングにより除去する。残余の金属膜６５の除去まで行うことにより、半導体基板１０にＭＯＮＯＳメモリ４０（図１参照）が形成される。
【００５７】
このようにしてＭＯＮＯＳメモリ４０を形成した場合には、電気絶縁部１８（図１参照）を備えていないＭＯＮＯＳメモリを形成する場合に比べて、キャップ層６０（図３−２参照）の元となる無機膜６０ａ（図３−１参照）を成膜する工程が増えることとなる。しかしながら、キャップ層６０をエッチングマスクとして用いてポリシリコン膜１３Ｐをパターニングすることで第１ポリシリコン層１３Ｌ（図３−３参照）を形成するので、ＭＯＮＯＳメモリ４０の形成に必要なマスク（エッチングマスクとイオン注入マスク）の総数は、電気絶縁部１８を有していない以外は当該ＭＯＮＯＳメモリ４０と同じ構造のＭＯＮＯＳメモリの形成に必要なマスクの総数と同数になる。このため、製造コストはそれ程増大しない。
【００５８】
なお、上述したシリサイド化工程を行った後には、半導体基板１０（図１参照）上に所定の多層配線を形成する工程が行われる。また、記憶素子としての機能と他の機能とを備えた半導体装置を製造しようとする場合には、当該半導体装置に備えさせるべき機能に応じて、上述した積層構造物準備工程、パターニング工程、およびシリサイド化工程の他に所望の工程が付加される。
【００５９】
以上、本発明の半導体装置および半導体装置の製造方法それぞれについて実施の形態を挙げて詳述したが、本発明は上述の形態に限定されるものではない。例えば、本発明の半導体装置におけるＭＯＮＯＳメモリはＮＯＲ型に限らず、ＮＡＮＤ型やＡＮＤ型であってもよい。
【００６０】
また、ＭＯＮＯＳメモリにおけるメモリゲートでの制御ゲート側の上部を覆う電気絶縁部は、単層構造の電気絶縁膜によって形成することも可能であるし、３層以上の積層構造の電気絶縁膜によって形成することも可能である。そして、この電気絶縁部は、制御ゲートとメモリゲートとを電気的に分離しているＯＮＯ膜とは別異の部材として形成することもできる。ただし、製造コストの上昇を抑えるという観点からは、上述した方法におけるようにＯＮＯ膜を構成する膜の上部をメモリゲート上に張り出させることで上記の電気絶縁部を形成することが好ましい。本発明の半導体装置および半導体装置の製造方法の各々については、上述した以外にも種々の変形、修飾、組合せ等が可能である。
【図面の簡単な説明】
【００６１】
【図１】本発明の半導体装置の一例を概略的に示す断面図である。
【図２】図１に示した電気絶縁部を拡大して示す概略図である。
【図３−１】本発明の半導体装置の製造方法における積層構造物準備工程での第１サブ工程で半導体基板上に形成される積層膜の一例を概略的に示す断面図である。
【図３−２】本発明の半導体装置の製造方法における積層構造物準備工程での第２サブ工程で形成されるキャップ層の一例を概略的に示す断面図である。
【図３−３】本発明の半導体装置の製造方法における積層構造物準備工程での第３サブ工程で形成される第１ポリシリコン層およびゲート絶縁膜それぞれの一例を概略的に示す断面図である。
【図３−４】本発明の半導体装置の製造方法における積層構造物準備工程での第４サブ工程で形成される不純物拡散領域、ＯＮＯ膜、ＮＯ膜、およびポリシリコン膜それぞれの一例を概略的に示す断面図である。
【図４−１】本発明の半導体装置の製造方法におけるパターニング工程で第１ポリシリコン層の線幅方向両側にそれぞれ形成される第２ポリシリコン層の一例を概略的に示す断面図である。
【図４−２】本発明の半導体装置の製造方法におけるパターニング工程で第１ポリシリコン層の線幅方向の一方の側に残される第２ポリシリコン層の一例を概略的に示す断面図である。
【図４−３】本発明の半導体装置の製造方法におけるパターニング工程で形成されるＯＮＯ膜およびＮＯ膜それぞれの一例を概略的に示す断面図である。
【図５】本発明の半導体装置の製造方法におけるシリサイド化工程でポリシリコン層をシリサイド化するのに先だって半導体基板に形成される不純物拡散領域の一例を概略的に示す断面図である。
【図６】本発明の半導体装置の製造方法におけるシリサイド化工程でポリシリコン層をシリサイド化するのに先だって形成されるサイドウォールスペーサの一例を概略的に示す断面図である。
【図７】本発明の半導体装置の製造方法におけるシリサイド化工程でポリシリコン層をシリサイド化するのに先だって半導体基板に形成される他の不純物拡散領域の一例を概略的に示す断面図である。
【図８】本発明の半導体装置の製造方法におけるシリサイド化工程でポリシリコン層のシリサイド化に使用される金属膜の一例を概略的に示す断面図である。
【図９】スプリットゲート型の従来のＭＯＮＯＳメモリでのメモリセルを概略的に示す断面図である。
【符号の説明】
【００６２】
１０  半導体基板
１１  ゲート絶縁膜
１３  制御ゲート
１３ａ  ポリシリコン領域
１３ｂ  シリサイド領域
１３Ｌ  第１ポリシリコン層
１５  メモリゲート
１５ａ  ポリシリコン領域
１５ｂ  シリサイド領域
１５Ｌ  第２ポリシリコン層
１７，１７Ａ  ＯＮＯ膜
１７ａ  ＯＮＯ膜での最下層の酸化物膜
１７ｂ  ＯＮＯ膜での窒化物膜
１７ｃ  ＯＮＯ膜での最上層の酸化物膜
１８  電気絶縁部
１８ａ  下部電気絶縁膜
１８ｂ  上部電気絶縁膜
１８Ａ  ＮＯ膜
３０  メモリセル
４０  スプリットゲート型ＭＯＮＯＳメモリ
５０  半導体装置
６０  キャップ層
６５  金属膜
【図１】
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【図２】
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【図３−１】
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【図３−２】
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【図３−３】
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【図３−４】
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【図４−１】
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【図４−２】
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【図４−３】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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