(57)【要約】      （修正有）【課題】列間で画素加算を行う場合に、列走査回路の動作周波数を上げずに、画素加算の数に応じたフレームレートの向上を実現する。【解決手段】画素アレイ部１０と、画素アレイ部の各単位画素を行毎に選択制御する行走査回路１８と、列毎に配置されて選択された行の単位画素群について列毎の各画素におけるアナログ信号をデジタル信号に変換する複数の列単位のＡＤ変換器２２と、列毎に配置されて選択された行の単位画素群についてデジタル信号を列毎に加算する複数の列単位の加算器４２と、複数のＡＤ変換器２２と複数の加算器４２との間に介挿されて、入力先と出力先を選択制御する入出力選択回路３０と、列走査により複数の列単位の加算器の加算結果を順次出力する列走査回路５０と、行走査回路と列単位のＡＤ変換器２２と入出力選択回路と列単位の加算器とをタイミング制御する制御回路６０を備える。【選択図】図１
2008294913.tif 000002
【特許請求の範囲】
【請求項１】
光電変換素子を含む単位画素が行列状に２次元配列されてなる画素アレイ部と、
前記画素アレイ部の各単位画素を行毎に選択制御する行走査手段と、
前記画素アレイ部における前記単位画素の２次元配列の列毎に配置されて、前記行走査手段によって選択された行の単位画素群について列毎の各画素におけるアナログ信号をデジタル信号に変換する複数の列単位ＡＤ変換手段と、
前記単位画素の２次元配列の列毎に配置されて、前記行走査手段によって選択された行の単位画素群についてデジタル信号を列毎に加算する複数の列単位加算手段と、
前記複数の列単位ＡＤ変換手段と前記複数の列単位加算手段との間に介挿されて、入力先として前記複数の列単位ＡＤ変換手段のうち所定の列のものを選択し、出力先として前記複数の列単位加算手段のうち所定の列のものを選択する入出力選択手段と、
列走査により前記複数の列単位加算手段の加算結果を順次出力する列走査手段と、
前記行走査手段と前記列単位ＡＤ変換手段と前記入出力選択手段と前記列単位加算手段とをタイミング制御する制御手段とを備えた固体撮像装置。
【請求項２】
さらに、前記複数の列単位加算手段と前記列走査手段との間に、前記列単位加算手段の加算結果を一時的に格納するメモリセルのアレイからなるラインメモリを備えている請求項１に記載の固体撮像装置。
【請求項３】
さらに、前記複数の列単位ＡＤ変換手段と前記入出力選択手段との間に、前記列単位ＡＤ変換手段からの出力データの行単位での書き込みと前記列単位加算手段への行単位でのデータ読み出しが可能な複数行分のメモリセルのアレイからなるメモリセルアレイ部と、
前記メモリセルアレイ部に対する行選択を行ってデータの書き込みおよび読み出しを制御するメモリ行選択手段とを備えている請求項２に記載の固体撮像装置。
【請求項４】
光電変換素子を含む単位画素が行列状に２次元配列されてなる画素アレイ部において任意の行を選択するステップと、
選択された行の画素におけるアナログ信号を列単位にＡＤ変換してデジタル信号を生成するステップと、
前記複数列分のデジタル信号のうち所定の列のものを選択するステップと、
前記選択されたデジタル信号を画素加算のために列単位加算手段に保持させるステップと、
前記選択された行の所定の列のデジタル信号を選択し前記列単位加算手段に保持されたデジタル信号と加算するステップと、
選択行を切り替えて上記各ステップを実行することにより、画素加算の組み合わせ列を切り替えて、行内画素加算データを複数行間で組み込んだ複合の画素加算データを生成するステップと、
列走査により前記複合の画素加算データを順次出力するステップとを含む固体撮像装置の駆動方法。
【請求項５】
前記複合の画素加算データの生成ステップと前記列走査により前記複合の画素加算データを列走査して順次出力するステップとの間に、前記複合の画素加算データを一時記憶するステップを有する請求項４に記載の固体撮像装置の駆動方法。
【請求項６】
光電変換素子を含む単位画素が行列状に２次元配列されてなる画素アレイ部において任意の行を選択するステップと、
選択された行の画素におけるアナログ信号を列単位にＡＤ変換してデジタル信号を生成するステップと、
前記列単位のＡＤ変換による前記デジタル信号を一時記憶するステップと、
前記画素アレイ部において選択行を切り替えて上記各ステップを実行することにより、画素加算対象の複数行分の画素群のデジタル信号を保持させるステップと、
前記メモリセルアレイ部において任意の行を選択するステップと、
選択された行のメモリセルにおけるデジタル信号のうち所定の列のものを選択するステップと、
前記選択されたデジタル信号を画素加算のために列単位加算手段に保持させるステップと、
前記選択された行の所定の列のデジタル信号を選択し前記列単位加算手段に保持されたデジタル信号と加算するステップと、
前記メモリセルアレイ部において選択行を切り替えて上記各ステップを実行することにより、画素加算の組み合わせ列を切り替えて、行内画素加算データを複数行間で組み込んだ複合の画素加算データを生成するステップと、
列走査により前記複合の画素加算データを順次出力するステップとを含む固体撮像装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、列毎にＡＤ変換手段を有する固体撮像装置およびその駆動方法に関する。
【背景技術】
【０００２】
近年、固体撮像装置として、単位画素の行列状の配列に対して、列毎にＡＤ変換手段を配置してなる列並列ＡＤＣ（アナログ‐デジタル変換器）搭載のＣＭＯＳ（Complementary Metal Oxide Semiconductor）型のイメージセンサが報告されている。このような従来技術として、以下の文献に記載がある。
【０００３】
特許文献１は、ＡＤ変換に必要な階段波状の参照電圧であるランプ信号の発生器、比較器、レジスタを用いた８ビットの積分型ＡＤ変換器要素をカラム（列単位）に集積化したものである。これは、カラム毎にＡＤ変換器を集積化したものとして基本的な構成を開示したものである。
【０００４】
また、非特許文献１は、同様にランプ信号の発生器、比較器、カウンタ、メモリを用いた積分型ＡＤ変換器要素をカラムに集積化したものである。これは、ＡＤ変換後にメモリに書き込んだ参照電圧データと信号電圧データとの間の減算により、カラム毎に発生するばらつきを低減するための雑音除去を実現するものである。
【０００５】
近年、半導体微細加工技術の進展とともに固体撮像装置の画素数が飛躍的に増大しており、これに伴って、全画素データを出力する時間が増大化している。同一のクロックで動作させた場合には、フレームレートが低下する。とりわけ動画撮像モードが必要なアプリケーションにおいては、大きな問題となる。これまで、画素の間引きや画素データを固体撮像装置内部で加算し、画素数を落としてフレームレートを高める方法が開示されている。
【０００６】
特許文献２は、ランプ信号の発生器、比較器、アップダウンカウンタ、メモリを用いた積分型ＡＤ変換器をカラムに集積化したものである。これによると、高速フレームレートモードでは、画素信号の加算をアップダウンカウンタで行う。
【０００７】
図１７は特許文献２に示されている従来の固体撮像装置Ｂの構成を示す。図１７において、１０は光電変換素子を含む単位画素１２が行列状に２次元配列されてなる画素アレイ部、１４は行選択線、１６は列信号線、１８は行走査回路である。２４は複数の列単位のＡＤ変換器２９のアレイで構成されたカラム処理部である。ＡＤ変換器２９は、比較器２５、アップダウンカウンタ２６、転送スイッチ２７、メモリ２８から構成されている。３１は奇数列のメモリセル２８からの水平出力線、３２は偶数列のメモリセル２８からの水平出力線、５０は列走査回路、６０はタイミング制御回路、６１はＤＡ変換器６２からなる参照電圧供給部、７１はデジタル加算器である。
【０００８】
画素アレイ部１０における２次元マトリックス状に配列された単位画素１２は、１行分の単位画素１２群がそれぞれ行選択線１４を介して行走査回路１８に接続されている。また、１列分の単位画素１２群がそれぞれ列信号線１６を介して列単位のＡＤ変換器２９の各入力端子に接続されている。
【０００９】
次に、動作を説明する。比較器２５とアップダウンカウンタ２６の協働によりＡＤ変換が行われる。ＤＡ変換器６２からランプ波形の参照電圧Ｖｒｅｆが比較器２５に供給される。比較器２５は、各単位画素１２から列信号線１６を介して出力される信号電圧Ｖｘをランプ波形の参照電圧Ｖｒｅｆと比較し、一致したときに出力Ｖｃｏを反転する。この１行目の読み出し動作時に、アップダウンカウンタ２６はクロックのカウント動作によって比較器２５での比較時間を計測する。転送スイッチ２７はＯＦＦ状態のままである。２行目の読み出し動作時に、アップダウンカウンタ２６はカウント動作によって比較器２５での比較時間を計測する。これにより、アップダウンカウンタ２６において２行間の画素加算が行われる。ＡＤ変換動作の終了後、アップダウンカウンタ２６にはデジタル値が保持される。そして、転送スイッチ２７がタイミング制御回路６０によって制御され、アップダウンカウンタ２６のカウント結果をメモリセル２８に転送する。列走査回路５０による列走査によって、メモリセル２８のデータが奇数列、偶数列、奇数列、偶数列の順番に順次読み出され、デジタル加算器７１で奇数列と偶数列が加算される。つまり、２行分２列分の画素データが加算される。これの繰り返しにより、垂直方向および水平方向にそれぞれ１／２に間引かれた画素データが生成される。
【００１０】
以上のように、この固体撮像装置Ｂでは、異なる行間の画素加算を、アップダウンカウンタ２６のカウント動作を異なる行の画素信号に対して連続で行うことで実現している。また、異なる列間の画素加算は、メモリセル２８のデータを列走査し出力した後に、デジタル加算器７１に入力することで実現している。
【特許文献１】特許第２５３２３７４号公報（第３−８頁、第１−５図）
【特許文献２】特開２００５−２７８１３５号公報（第１４−１５頁、第８図）
【非特許文献１】W.Yang et al,“An Integrated 800x600 CMOSImage System” ISSCCDigeat of Technical Papers,pp.304-305,Feb,1999
【発明の開示】
【発明が解決しようとする課題】
【００１１】
特許文献２では、画素加算する数に応じて、１画素当たりのＡＤ変換時間を短縮し、画素加算の数に応じたフレームレートの向上ができるとしている。
【００１２】
しかし、異なる列間の画素加算については、これを列走査回路５０の後段のデジタル加算器７１で行うようにしていることから、列走査回路５０の動作周波数を増加させる必要がある。これは、加算列数に応じて動作周波数を増加させなければならない。列走査回路５０の動作周波数を増加させることができなければ、フレームレートを上げることができない。あるいは、動作周波数を同じとするのであれば、列走査回路５０の個数を増やさなければならない。しかし、それでは、複数の列走査回路５０間のばらつきによる画質劣化の問題がある。
【００１３】
また、画素加算する場合は、画素加算の数に応じてＡＤ変換時間を短縮するのでＡＤ変換のビット精度が低下する。なお、特許文献１、非特許文献１の場合には、高感度化や高フレームレート化のための画素加算に関する記載はない。
【００１４】
本発明は、このような事情に鑑みて創作したものであり、列間で画素加算を行う場合に、列走査回路の動作周波数を上げずに、画素加算の数に応じたフレームレートの向上が可能であり、また１画素当たりのＡＤ変換時間を同一のまま、すなわちＡＤ変換のビット精度を保った状態で画素加算をし、画素加算の数の応じた感度向上を図ることを目的としている。
【課題を解決するための手段】
【００１５】
（１）本発明による固体撮像装置は、
光電変換素子を含む単位画素が行列状に２次元配列されてなる画素アレイ部と、
前記画素アレイ部の各単位画素を行毎に選択制御する行走査手段と、
前記画素アレイ部における前記単位画素の２次元配列の列毎に配置されて、前記行走査手段によって選択された行の単位画素群について列毎の各画素におけるアナログ信号をデジタル信号に変換する複数の列単位ＡＤ変換手段と、
前記単位画素の２次元配列の列毎に配置されて、前記行走査手段によって選択された行の単位画素群についてデジタル信号を列毎に加算する複数の列単位加算手段と、
前記複数の列単位ＡＤ変換手段と前記複数の列単位加算手段との間に介挿されて、入力先として前記複数の列単位ＡＤ変換手段のうち所定の列のものを選択し、出力先として前記複数の列単位加算手段のうち所定の列のものを選択する入出力選択手段と、
列走査により前記複数の列単位加算手段の加算結果を順次出力する列走査手段と、
前記行走査手段と前記列単位ＡＤ変換手段と前記入出力選択手段と前記列単位加算手段とをタイミング制御する制御手段とを備えたものである。
【００１６】
この固体撮像装置の構成の特徴は、列毎の加算手段である列単位加算手段を設けたことと、複数の列単位加算手段と複数の列単位ＡＤ変換手段との間に入出力の組み合わせを制御する入出力選択手段を介挿したことにある。
【００１７】
また、上記（１）の構成の固体撮像装置に対応した本発明による固体撮像装置の駆動方法は、
光電変換素子を含む単位画素が行列状に２次元配列されてなる画素アレイ部において任意の行を選択するステップと、
選択された行の画素におけるアナログ信号を列単位にＡＤ変換してデジタル信号を生成するステップと、
前記複数列分のデジタル信号のうち所定の列のものを選択するステップと、
前記選択されたデジタル信号を画素加算のために列単位加算手段に保持させるステップと、
前記選択された行の所定の列のデジタル信号を選択し前記列単位加算手段に保持されたデジタル信号と加算するステップと、
選択行を切り替えて上記各ステップを実行することにより、画素加算の組み合わせ列を切り替えて、行内画素加算データを複数行間で組み込んだ複合の画素加算データを生成するステップと、
列走査により前記複合の画素加算データを順次出力するステップとを含むものである。
【００１８】
上記の構成において、行走査手段は画素アレイ部における任意の行を選択し、列単位ＡＤ変換手段はその選択行における画素群からのアナログ信号をデジタル信号に変換し、入出力選択手段に送る。入出力選択手段は、列方向で画素加算すべき複数の画素に対応する列単位ＡＤ変換手段の出力を選択し、それらのデジタル信号を列単位加算手段に出力する。列単位加算手段は複数あるが、個々の列単位加算手段はそれぞれ複数の列単位ＡＤ変換手段からのデジタル信号を入力して加算する。この加算結果は、その列単位加算手段において一時的に保持される。次いで、行走査手段は画素アレイ部における別の列を選択し、列単位ＡＤ変換手段はその選択行における画素群からのアナログ信号をデジタル信号に変換し、入出力選択手段に送る。入出力選択手段は、列方向で画素加算すべき複数の画素に対応する列単位ＡＤ変換手段の出力を選択し、それらのデジタル信号を前記とは別の列単位加算手段に出力する。個々の列単位加算手段はそれぞれ複数の列単位ＡＤ変換手段からのデジタル信号を入力して加算する。この加算結果も、その別の列単位加算手段において一時的に保持される。これで、行内画素加算データを複数行間で組み込んだ複合の画素加算データが生成されたことになる。そして、列走査手段は、各列単位加算手段における加算結果を順次に出力する。
【００１９】
理解を容易にするため、一例をあげて説明する。例えば、画素アレイ部の１行目において、１画素目（第１列目画素）の画素データと２画素目（第２列目画素）の画素データが１列目の列単位加算手段で加算され、３画素目の画素データと４画素目の画素データが３列目の列単位加算手段で加算され、以下同様にして、（２ｎ−１）画素目の画素データと２ｎ画素目の画素データが（２ｎ−１）列目の列単位加算手段で加算される（ｎは２以上の自然数）。つまり、隣接２画素の画素データが奇数番目の列単位加算手段で加算される。次いで、画素アレイ部の２行目において、１画素目の画素データと２画素目の画素データが２列目の列単位加算手段で加算され、３画素目の画素データと４画素目の画素データが４列目の列単位加算手段で加算され、以下同様にして、（２ｎ−１）画素目の画素データと２ｎ画素目の画素データが２ｎ列目の列単位加算手段で加算される。つまり、隣接２画素の画素データが偶数番目の列単位加算手段で加算される。以上の結果として、複数の列単位加算手段には、１行目隣接２画素加算データ、２行目隣接２画素加算データ、１行目隣接２画素加算データ、２行目隣接２画素加算データ…のように保持されることになる。これが、行内画素加算データを複数行間で組み込んだ複合の画素加算データである。そして、列走査により、これらの２画素加算データが順次に出力される。これは、列方向での画素加算と行方向での画素加算とが実効的にミックスされたものとなる。
【００２０】
従来技術の場合は、列間の画素加算を列走査回路の出力側で行っていたために列走査の処理速度の高速化に限界があったのに対して、本発明では列走査回路の入力側で画素加算を行うので、列走査手段の動作周波数を上げなくても、また、列走査手段の個数を増やさなくても、列方向行方向での実効的な加算動作が実現され、フレームレートを上げることが可能となる。
【００２１】
（２）上記（１）の構成の固体撮像装置において、さらに、前記複数の列単位加算手段と前記列走査手段との間に、前記列単位加算手段の加算結果を一時的に格納するメモリセルのアレイからなるラインメモリを備えているという態様がある。これに対応して、固体撮像装置の駆動方法は、前記複合の画素加算データの生成ステップと前記列走査により前記複合の画素加算データを列走査して順次出力するステップとの間に、前記複合の画素加算データを一時記憶するステップを有するものである。
【００２２】
このように構成すれば、複数の列単位加算手段と列走査手段との間にラインメモリを介挿してあるので、加算対象の複数の画素行について、すべての列単位加算手段での加算処理の１サイクルが終了しさえすれば、直ちに行走査手段によって次のサイクルの行選択を開始してよいことになる。つまり、行走査手段によって次のサイクルの行選択を開始するに際して、列走査処理のサイクルが終了するのを待つ必要がなく、すべての列単位加算手段についてラインメモリへのデータ格納が終了した直後で列走査処理のサイクルの開始直前またはその直近から、次のサイクルの行選択を開始し、列単位ＡＤ変換処理、入出力選択処理および列単位加算処理へ進んでよいことになる。したがって、列単位ＡＤ変換、入出力選択および列単位加算の各処理と列走査処理とをオーバーラップさせる駆動が可能となり、フレームレートをさらに向上させることが可能となる。
【００２３】
（３）また上記構成の固体撮像装置において、さらに、前記複数の列単位ＡＤ変換手段と前記入出力選択手段との間に、前記列単位ＡＤ変換手段からの出力データの行単位での書き込みと前記列単位加算手段への行単位でのデータ読み出しが可能な複数行分のメモリセルのアレイからなるメモリセルアレイ部と、前記メモリセルアレイ部に対する行選択を行ってデータの書き込みおよび読み出しを制御するメモリ行選択手段とを備えているという態様がある。
【００２４】
上記構成の固体撮像装置に対応した本発明による固体撮像装置の駆動方法は、
光電変換素子を含む単位画素が行列状に２次元配列されてなる画素アレイ部において任意の行を選択するステップと、
選択された行の画素におけるアナログ信号を列単位にＡＤ変換してデジタル信号を生成するステップと、
前記列単位のＡＤ変換による前記デジタル信号を一時記憶するステップと、
前記画素アレイ部において選択行を切り替えて上記各ステップを実行することにより、画素加算対象の複数行分の画素群のデジタル信号を保持させるステップと、
前記メモリセルアレイ部において任意の行を選択するステップと、
選択された行のメモリセルにおけるデジタル信号のうち所定の列のものを選択するステップと、
前記選択されたデジタル信号を画素加算のために列単位加算手段に保持させるステップと、
前記選択された行の所定の列のデジタル信号を選択し前記列単位加算手段に保持されたデジタル信号と加算するステップと、
前記メモリセルアレイ部において選択行を切り替えて上記各ステップを実行することにより、画素加算の組み合わせ列を切り替えて、行内画素加算データを複数行間で組み込んだ複合の画素加算データを生成するステップと、
列走査により前記複合の画素加算データを順次出力するステップとを含むものである。
【００２５】
このように構成すれば、複数の列単位ＡＤ変換手段と入出力選択手段との間にメモリセルアレイ部を介挿してあるので、加算対象の複数の画素行について、すべての画素に対する列単位ＡＤ変換手段によるＡＤ変換処理の１サイクルが終了しさえすれば、直ちに行走査手段によって次のサイクルの行選択を開始してよいことになる。つまり、行走査手段によって次のサイクルの行選択を開始するに際して、入出力選択処理や列単位加算処理のサイクルが終了するのを待つ必要がなく、すべての画素に対するＡＤ変換が終了した直後で入出力選択および列単位加算処理のサイクルの開始直前またはその直近から、次のサイクルの行選択を開始し、列単位ＡＤ変換処理へ進んでよいことになる。したがって、列単位ＡＤ変換処理と入出力選択および列単位加算の各処理とをオーバーラップさせる駆動が可能となり、フレームレートをさらに向上させることが可能となる。
【発明の効果】
【００２６】
本発明によれば、列毎の加算手段である列単位加算手段を設けたことと、複数の列単位加算手段と複数の列単位ＡＤ変換手段との間に入出力の組み合わせを制御する入出力選択手段を介挿したことにより、列間で画素加算を行う場合に、列走査手段の動作周波数を上げなくても、列方向行方向での実効的な加算動作が実現され、フレームレートを上げることができる。
【００２７】
また、さらに列単位加算手段に対応したメモリセルのアレイであるラインメモリや、列単位ＡＤ変換手段に対応した複数行分のメモリセルアレイ部を備えることで、各処理のオーバーラップによるパイプライン動作が可能となり、フレームレートをさらに上げることができる。
【発明を実施するための最良の形態】
【００２８】
以下、本発明にかかわる固体撮像装置の実施の形態を図面を用いて詳細に説明する。
【００２９】
（実施の形態１）
図１は本発明の実施の形態１における固体撮像装置Ａの構成を示すブロック図である。この固体撮像装置Ａは、列並列ＡＤＣ搭載のＣＭＯＳ型のイメージセンサとして構成されている。
【００３０】
図１において、１０は光電変換素子を含む単位画素１２が行列状に２次元配列されてなる画素アレイ部、１４は行選択線、１６は列信号線、１８は行走査回路である。２０は複数の列単位のＡＤ変換器２２のアレイで構成された列ＡＤ変換部、３０は入出力選択回路、４０は列単位の加算器４２のアレイで構成された列加算部、５０は列走査回路、６０はタイミング制御回路である。画素アレイ部１０における２次元マトリックス状に配列された単位画素１２は、１行分の単位画素１２群がそれぞれ行選択線１４を介して行走査回路１８に接続されている。また、１列分の単位画素１２群がそれぞれ列信号線１６を介して列ＡＤ変換部２０における列単位のＡＤ変換器２２の各入力端子に接続されている。
【００３１】
また、列ＡＤ変換部２０における複数の列単位のＡＤ変換器２２のそれぞれに対して、同数の列単位の加算器４２が配置されている。この複数の列単位の加算器４２アレイが列加算部４０を構成している。列単位のＡＤ変換器２２は、画素アレイ部１０における単位画素１２の２次元配列の列毎に配置されて、行走査回路１８から行選択線１４を介して選択された行の単位画素１２群について列毎の各画素におけるアナログ信号をデジタル信号に変換するように構成されている。列単位の加算器４２は、単位画素１２の２次元配列の列毎に配置されて、行走査回路１８によって選択された行の単位画素１２群についてデジタル信号を列毎に加算するように構成されている。
【００３２】
そして、列ＡＤ変換部２０と列加算部４０との間に入出力選択回路３０が介在されている。この入出力選択回路３０は、列数に応じた複数の入力ポートとこれと同数の出力ポートとを有し、タイミング制御回路６０からの制御信号により、任意の入力ポートのデジタル信号を任意の出力ポートへ出力することができるように構成されている。すなわち、入力先として複数の列単位のＡＤ変換器２２のうち任意の列のものを選択し、出力先として複数の列単位の加算器４２のうち任意の列のものを選択するように構成されている。列単位の加算器４２は、リセット機能やイネーブル機能を有し、タイミング制御回路６０により、これらの機能が制御されるように構成されている。また、列単位の加算器４２は、個々の列単位のＡＤ変換器２２の複数のデータ加算時の桁上げ機能を有し、加算する回数に応じてＡＤ変換器のビット数よりも高い桁を扱えるように構成されている。列走査回路５０は、列走査により複数の列単位の加算器４２の加算結果を順次外部に出力する機能を有している。これら複数の列単位の加算器４２群には、行内画素加算データを複数行間で組み込んだ複合の画素加算データが保持されることになる。タイミング制御回路６０は、行走査回路１８、列ＡＤ変換部２０、入出力選択回路３０、列加算部４０および列走査回路５０をタイミング制御するように構成されている。
【００３３】
なお、単位画素１２としては、一般的に用いられている３トランジスタ構成のものや４トランジスタ構成のものでよく、また複数の光電変換部を共有するトランジスタを有する複数の画素でユニットセルを構成するのでもよい。
【００３４】
また、固体撮像装置Ａは、単位画素１２すべての情報を読み出すプログレッシブ動作モードと、複数行間で異なる列間どうしで画素加算を行う画素加算モードとの複数モードを有し、タイミング制御回路６０の制御信号を変更することでモード切り替えが可能となっている。モード切り替えは、タイミング制御回路６０に対して外部から信号を入力することで行う。
【００３５】
なお、列単位のＡＤ変換器２２におけるＡＤ変換方式については、特許文献２に記載されているような、ランプ波形（傾斜状波形）を参照電位として比較器とカウンタで構成されたランプランナップ方式のほか、逐次比較方式、サイクリック巡回方式、ΔΣ変調方式等の構成が考えられる。
【００３６】
本実施の形態におけるポイントは、列走査回路５０の入力側に列単位の加算器４２のアレイが設けられ、さらに列単位の加算器４２のアレイと列単位のＡＤ変換器２２のアレイとの間に任意の入力ポートのデジタル信号を任意の出力ポートへ出力することができる入出力選択回路３０が介在されていることにある。
【００３７】
次に、上記のように構成された本実施の形態の固体撮像装置の動作を説明する。
【００３８】
ここでは、駆動方法の説明を簡単にするために、同一行内２画素加算を行うものとする。この場合の固体撮像装置Ａは、図２に示すように、図１の入出力選択回路３０は、２列単位で入出力選択処理を行う入出力選択回路３０ａの複数で構成されているものとする。複数の入出力選択回路３０ａは、同一の構成で、同一の機能を有している。図３は、図２のように構成された固体撮像装置Ａの動作を示すタイミングチャートである。図４および図５は本実施の形態の固体撮像装置の動作を示すタイミングチャートである。図６は動作の補足説明のための状態推移のイメージ図である。図６で縦方向は時間軸である。
【００３９】
ここで、あらかじめ動作の概要を説明しておく。図６の（ａ）の１行目、（ｂ）の２行目はそれぞれ図３の１行目、２行目に対応する。加算は、アナログの画素値をデジタルデータに変換した上で加算を行うものである。図６で、白の丸印は個々の画素についてのアナログの画素値を示し、黒の丸印はデジタルデータを示す。
【００４０】
次に、図３と図６を用いてより詳しく説明する。図３において、ＶＳは垂直同期信号、ＨＳは水平同期信号である。以下、「奇数行」「偶数行」「奇数列」「偶数列」の区別に注意しながら読み進めることが肝要である。
【００４１】
奇数行走査は奇数行を選択するタイミングを示しており、図中で１行目と記しているパルスは、画素アレイ部１０において１行目の単位画素１２群を選択するために行走査回路１８から行選択線１４に出力されるパルスをその出力タイミングで示すものである。
【００４２】
奇数行走査における列ＡＤ変換は、このタイミングで、選択行のすべての単位画素１２から出力されるアナログ信号をＡＤ変換し、デジタル信号を生成する。
【００４３】
入出力選択その１は、このタイミングで、奇数列のＡＤ変換器２２から出力されるデジタル信号を選択し、奇数列の加算器４２に入力する。
【００４４】
加算その１は、このタイミングで、奇数列の加算器４２において入力されたデータを加算（保持）する。なお、図では省略したが、加算その１のタイミングの直前には、列単位の加算器４２のすべてにおいて、保持されていたデータを一旦リセットし、０にしておく。
【００４５】
入出力選択その２は、そのタイミングで、偶数列のＡＤ変換器２２から出力されるデジタル信号を選択し、同じく奇数列の加算器４２に出力する。
【００４６】
加算その２は、そのタイミングで、同じく奇数列の加算器４２において、そこに保持されていたデータに対して入力データを加算する。
【００４７】
以上で、多数ある奇数列の加算器４２のそれぞれに、同一奇数行での隣接２画素の画素データが加算された結果が保持されたことになる（図６の（ａ）参照）。
【００４８】
次いで、偶数行走査に移る。偶数行走査は偶数行を選択するタイミングを示しており、図中で２行目と記しているパルスは、画素アレイ部１０において２行目の単位画素１２群を選択するために行走査回路１８から行選択線１４に出力されるパルスをその出力タイミングで示すものである。
【００４９】
偶数行走査における列ＡＤ変換は、このタイミングで、選択行のすべての単位画素１２から出力されるアナログ信号をＡＤ変換し、デジタル信号を生成する。
【００５０】
入出力選択その３は、このタイミングで、奇数列のＡＤ変換器２２から出力されるデジタル信号を選択し、今度は偶数列の加算器４２に入力する。ちなみに、奇数列の加算器４２は、すでに１行目の加算結果が格納されており、これは使えない。
【００５１】
加算その３は、このタイミングで、偶数列の加算器４２において入力されたデータを加算（保持）する。
【００５２】
入出力選択その４は、そのタイミングで、偶数列のＡＤ変換器２２から出力されるデジタル信号を選択し、同じく偶数列の加算器４２に出力する。
【００５３】
加算その４は、そのタイミングで、同じく偶数列の加算器４２において、そこに保持されていたデータに対して入力データを加算する。
【００５４】
以上で、多数ある偶数列の加算器４２のそれぞれに、同一偶数行での隣接２画素の画素データが加算された結果が保持されたことになる（図６の（ｂ）参照）。
【００５５】
次いで、列走査に移る。列走査で、列単位の加算器４２群に保持された奇数行の加算処理結果と偶数行の加算処理結果を順次出力する（図６の（ｃ）参照）。すなわち、１行目の（第１画素＋第２画素）データ→２行目の（第１画素＋第２画素）データ→１行目の（第３画素＋第４画素）データ→２行目の（第３画素＋第４画素）データ→１行目の（第５画素＋第６画素）データ→２行目の（第５画素＋第６画素）データ→のように順次に出力される。これら全体の画素データが、行内画素加算データを複数行間で組み込んだ複合の画素加算データである。この１行目および２行目の加算データがすべて出力されると、次は、３行目と４行目の処理に移る（＊１）。
【００５６】
以下、同様の処理が繰り返される。これは、列方向での画素加算（２列分）と行方向での画素加算（２行分）とが実効的にミックスされたものとなる。
【００５７】
以上の動作説明は、理解を容易にするためのイメージ図（図６）を援用しての説明であったが、以下では、より技術的実体に即した図４および図５の動作遷移図を用いて動作を説明する。図４のｔ１〜ｔ５と図５のｔ６〜ｔ１１はタイミングの連続番号を表している。図４および図５では、簡単のために２×２の画素のみに対する動作を記述している。
【００５８】
図４および図５において、Ａ１１は１行１列にある画素のアナログデータ、Ａ１２は１行２列にある画素のアナログデータ、Ａ２１は２行１列にある画素のアナログデータ、Ａ２２は２行２列にある画素のアナログデータを表す。また、Ｄ１１はＡＤ変換器２２によってアナログ信号Ａ１１が変換されたデジタルデータ、Ｄ１２はアナログ信号Ａ１２がＡＤ変換されたデジタルデータ、Ｄ２１はアナログ信号Ａ２１がＡＤ変換されたデジタルデータ、Ｄ２２はアナログ信号Ａ２２がＡＤ変換されたデジタルデータを表す。
【００５９】
図４のタイミングｔ１において、単位画素１２群に被写体像による光電変換結果の電荷が蓄積され、アナログデータＡ１１，Ａ１２，Ａ２１，Ａ２２となる。
【００６０】
次いでタイミングｔ２において、１行目のアナログデータＡ１１，Ａ１２がＡＤ変換器２２へ入力される。
【００６１】
次いでタイミングｔ３において、ＡＤ変換が完了し、ＡＤ変換器２２からデジタルデータＤ１１，Ｄ１２が出力される。
【００６２】
次いでタイミングｔ４において、入出力選択回路３０によって１行１列のデジタルデータＤ１１が選択され、１列目に配置した加算器４２に出力される。
【００６３】
次いでタイミングｔ５において、入出力選択回路３０によって１行２列のデジタルデータＤ１２が選択され、同じく１列目に配置した加算器４２に出力され、加算器４２において元のデジタルデータＤ１１に対してあとのデジタルデータＤ１２が加算される。
【００６４】
次いで図５のタイミングｔ６において、ＡＤ変換器２２のデータがリセットされる。
【００６５】
次いでタイミングｔ７において、２行目のアナログデータＡ２１，Ａ２２がＡＤ変換器２２へ入力される。
【００６６】
次いでタイミングｔ８において、ＡＤ変換が完了し、ＡＤ変換器２２からデジタルデータＤ２１，Ｄ２２が出力される。
【００６７】
次いでタイミングｔ９において、入出力選択回路３０によって２行１列のデジタルデータＤ２１が選択され、２列目に配置した加算器４２に出力される。
【００６８】
次いでタイミングｔ１０において、入出力選択回路３０によって２行２列のデジタルデータＤ２２が選択され、同じく２列目に配置した加算器４２に出力され、加算器４２において元のデジタルデータＤ２１に対してあとのデジタルデータＤ２２が加算される。
【００６９】
次いでタイミングｔ１１において、列走査回路５０の走査によって、加算器４２における加算結果データ（Ｄ１１＋Ｄ１２），（Ｄ２１＋Ｄ２２）が出力される。
【００７０】
以上のように本実施の形態によれば、列走査回路５０の入力側に列単位の加算器４２のアレイが設けられ、さらに列単位の加算器４２のアレイと列単位のＡＤ変換器２２のアレイとの間に入出力選択回路３０が介在されていて、列走査回路５０の入力側で画素加算を行うので、列走査回路５０の動作周波数を上げなくても、また、列走査手段の個数を増やさなくても、列方向行方向での実効的な加算動作が実現され、フレームレートを上げることが可能となる。
【００７１】
なお、上記では、同一行内で隣接２画素の加算としたが、入出力選択回路３０の繰り返し単位を変えることにより、任意に飛越し画素の加算や３画素以上の加算も可能である。また、列単位の加算器４２のリセットを行わずに次の行の加算を行うことで、３行分以上の異なる行間の画素加算を行うことも可能である。
【００７２】
また、特許文献２のように列単位のＡＤ変換器２２に行間の加算機能を有する構成にすれば、列単位の加算器４２の数を削減することが可能となる。
【００７３】
（実施の形態２）
図７は本発明の実施の形態２における固体撮像装置Ａの構成を示すブロック図である。図８は、実施の形態１の場合の図２に対応している。本実施の形態は、実施の形態１の構成において、さらに、複数の列単位の加算器４２と列走査回路５０との間に、列単位の加算器４２の加算結果を一時的に格納する複数の列単位のメモリセル７２のアレイからなるラインメモリ７０を備えた構成となっている。加算動作が完了したデータをメモリセル７２に書き込むことができるので、メモリセル７２に格納されたデータを列走査回路５０で走査して出力させると同時に、次のＡＤ変換や加算の動作を開始させることができる。
【００７４】
図９は本実施の形態の固体撮像装置Ａの動作を示すタイミングチャートである。本実施の形態においては、実施の形態１に対して、ラインメモリ書き込みのタイミングが加わっている。
【００７５】
複数の列単位の加算器４２と列走査回路５０との間にラインメモリ７０を介挿してあるので、加算対象の２つの画素行について、すべての列単位の加算器４２での加算処理の１サイクルが終了しさえすれば、直ちに行走査回路１８によって次のサイクルの行選択を開始してよいことになる。つまり、行走査回路１８によって次のサイクルの行選択を開始するに際して、列走査回路５０による列走査処理のサイクルが終了するのを待つ必要がなく、すべての列単位の加算器４２についてラインメモリ７０へのデータ格納が終了した直後であって列走査処理のサイクルの開始直前またはその直近から、次のサイクルの行選択を開始し、列単位のＡＤ変換処理、入出力選択処理および列単位加算処理へ進んでよいことになる。
【００７６】
実施の形態１の場合には、説明文中の（＊１）の箇所で（図３参照）、一例として、「この１行目および２行目の加算データがすべて出力されると、次は、３行目と４行目の処理に移る。」と説明した。つまり、実施の形態１の場合には、１行目加算結果と２行目加算結果の列走査が終了するまでは、３行目、４行目の処理に移行できない制約がある。それは、列走査が終了するまで、加算結果を列単位の加算器４２において保持させておく必要があるためである。これに対して、本実施の形態では、加算結果を保持しておくラインメモリ７０を追加してあるので、このラインメモリ７０に加算結果を保持させたあとは、直ちにすなわち列走査の終了を待たずに、次の行の処理に移行してよいことになる。
【００７７】
このようにして、本実施の形態によれば、列走査処理と列単位ＡＤ変換、入出力選択および列単位加算の各処理とをオーバーラップさせる駆動が可能となり、フレームレートをさらに向上させ、さらなる高速動作が可能となる。ちなみに、一例であるが、実施の形態１の場合の水平期間（１Ｈ）が３４μｓであるのに対して、本実施の形態では１８μｓまで短縮されている（ΔＴ＝３４−１８＝１６μｓ。約５３％）。
【００７８】
次に、図１０および図１１の動作遷移図を用いて動作を説明する。図１０のｔ２１〜ｔ２５と図１１のｔ２６〜ｔ３０はタイミングの連続番号を表している。図１０および図１１では、簡単のために２×２の画素のみに対する動作を記述している。
【００７９】
図１０および図１１において、Ａ３１は３行１列にある画素のアナログデータ、Ａ３２は３行２列にある画素のアナログデータ、Ａ４１は４行１列にある画素のアナログデータ、Ａ４２は４行２列にある画素のアナログデータを表す。また、Ｄ３１はＡＤ変換器２２によってアナログ信号Ａ３１が変換されたデジタルデータ、Ｄ３２はアナログ信号Ａ３２がＡＤ変換されたデジタルデータ、Ｄ４１はアナログ信号Ａ４１がＡＤ変換されたデジタルデータ、Ｄ４２はアナログ信号Ａ４２がＡＤ変換されたデジタルデータを表す。
【００８０】
図１０のタイミングｔ２１において、単位画素１２群に被写体像による光電変換結果の電荷が蓄積され、アナログデータＡ３１，Ａ３２，Ａ４１，Ａ４２となる。ただし、実施の形態１と同じ要領で、１行目と２行目の加算処理が完了し、加算器４２に１行目と２行目の加算結果データ（Ｄ１１＋Ｄ１２），（Ｄ２１＋Ｄ２２）が保持されている状態であるとする。
【００８１】
次いでタイミングｔ２２において、３行目のアナログデータＡ３１，Ａ３２がＡＤ変換器２２へ入力される動作、および、加算器４２の１行目と２行目の加算結果データ（Ｄ１１＋Ｄ１２），（Ｄ２１＋Ｄ２２）がメモリセル７２に書き込まれ、列走査回路５０によってメモリセル７２から加算結果データ（Ｄ１１＋Ｄ１２），（Ｄ２１＋Ｄ２２）が出力される動作が並行して行われる。
【００８２】
次いでタイミングｔ２３において、ＡＤ変換が完了し、デジタルデータＤ３１，Ｄ３２が出力される。これと並行して、メモリセル７２の加算結果データ（Ｄ１１＋Ｄ１２），（Ｄ２１＋Ｄ２２）が走査される。
【００８３】
次いでタイミングｔ２４において、入出力選択回路によって３行１列のデジタルデータＤ３１が選択され、１列目に配置した加算器４２に出力される。
【００８４】
次いでタイミングｔ２５において、入出力選択回路によって３行２列のデジタルデータＤ３２が選択され、同じく１列目に配置した加算器４２に出力され、加算器４２において元のデジタルデータＤ３１に対してあとのデジタルデータＤ３２が加算される。
【００８５】
次いで図１１のタイミングｔ２６において、ＡＤ変換器２２のデータがリセットされる。
【００８６】
次いでタイミングｔ２７において、４行目のアナログデータＡ４１，Ａ４２がＡＤ変換器２２へ入力される。
【００８７】
次いでタイミングｔ２８において、ＡＤ変換が完了し、ＡＤ変換器２２からデジタルデータＤ４１，Ｄ４２が出力される。
【００８８】
次いでタイミングｔ２９において、入出力選択回路３０によって４行１列のデジタルデータＤ４１が選択され、２列目に配置した加算器４２に出力される。なお、このとき、列走査によりメモリデータの出力は完了している。
【００８９】
次いでタイミングｔ３０において、入出力選択回路３０によって４行２列のデジタルデータＤ４２が選択され、同じく２列目に配置した加算器４２に出力され、加算器４２において元のデジタルデータＤ４１に対してあとのデジタルデータＤ４２が加算される。
【００９０】
以上の動作を繰り返すことにより、１枚の画像を出力する。実施の形態１との相違点は、列走査によるメモリデータの出力動作をＡＤ変換や加算動作等と並列に行うことができることである。
【００９１】
（実施の形態３）
図１２は本発明の実施の形態３における固体撮像装置Ａの構成を示すブロック図である。図１３は、実施の形態２の場合の図８に対応している。本実施の形態は、実施の形態２の構成において、さらに、複数の列単位のＡＤ変換器２２と入出力選択回路３０との間に、列単位のＡＤ変換器２２からの出力データの行単位での書き込みと列単位の加算器４２への行単位でのデータ読み出しが可能な複数行分のメモリセル８２のアレイからなるメモリセルアレイ部８０と、メモリセルアレイ部８０に対する行選択を行ってデータの書き込みおよび読み出しを制御するメモリ行選択回路８５とを備えた構成となっている。メモリセル８２の列方向の個数は、単位画素１２やＡＤ変換器２２の列方向の個数と同じである。メモリセル８２の行方向の個数は、信号処理対象行の行数と同数となっている。図１３の場合は、信号処理対象行の行数が２行であるので、メモリセル８２は２行分となっている。メモリセルアレイ部８０において、書き込み行と読み出し行はそれぞれ独立に選択することが可能で、異なるメモリ行に対しては書き込みと読み出しが選択的に同時に行える。動作のタイミングチャートを示す図１４では、２行分のメモリ書き込み・読み出しタイミングが加わる。このことにより、ＡＤ変換動作と入出力選択動作および加算動作が同時にできることになり、高速で出力が可能となる。
【００９２】
次に、上記のように構成された本実施の形態の固体撮像装置の動作を説明する。以下でも、「奇数行」「偶数行」「奇数列」「偶数列」の区別に注意しながら読み進めることが肝要である。
【００９３】
奇数行走査において、画素アレイ部１０で１行目の単位画素１２群を選択する。次いで、奇数行走査における列ＡＤ変換において、１行目すべての単位画素１２から出力されるアナログ信号をＡＤ変換し、デジタル信号を生成する。次いで、メモリ書き込みその１において、列単位のＡＤ変換によるデジタル信号をメモリセルアレイ部８０における１行目のメモリセル８２に一時記憶する。次いで、偶数行走査に移行する。偶数行走査において、２行目の単位画素１２群を選択する。次いで、偶数行走査における列ＡＤ変換において、２行目すべての単位画素１２から出力されるアナログ信号をＡＤ変換し、デジタル信号を生成する。次いで、メモリ書き込みその２において、列単位のＡＤ変換によるデジタル信号をメモリセルアレイ部８０における２行目のメモリセル８２に一時記憶する。
【００９４】
次いで、メモリ行選択回路８５によって、メモリセルアレイ部８０において１行目のメモリセル８２群を選択する。さらに、入出力選択回路３０ａによって、奇数列のメモリセル８２と奇数列の加算器４２が選択され、列方向１つ目のデータを画素加算のために保持させる。次いで、入出力選択回路３０ａによって、偶数列のメモリセル８２と奇数列の加算器４２が選択され、列方向２つ目のデータを１つ目のデータに加算する。
【００９５】
次に、メモリセルアレイ部８０における選択行の切り替えを行う。すなわち、メモリ行選択回路８５によって、メモリセルアレイ部８０において２行目のメモリセル８２群を選択する。さらに、入出力選択回路３０ａによって、奇数列のメモリセル８２と奇数列の加算器４２が選択され、列方向１つ目のデータを画素加算のために保持させる。次いで、入出力選択回路３０ａによって、偶数列のメモリセル８２と奇数列の加算器４２が選択され、列方向２つ目のデータを１つ目のデータに加算する。
【００９６】
以上によって、列単位の加算器４２のすべてにおいて、図６の（ｃ）と同様の状態になる。すなわち、行内画素加算データを２行相互間で組み込んだ複合の画素加算データが得られる。そして、実施の形態２の場合と同様に、ラインメモリ７０への転送を行い、列走査回路５０はラインメモリ７０のメモリセル７２を列走査して、複合の画素加算データを順次に外部出力する。
【００９７】
ここで、本実施の形態と実施の形態２との比較を行う。実施の形態２の図９においては、３行目の選択に移行する条件は、１行目の画素加算と２行目の画素加算が終わり、さらに１行目および２行目の画素加算データをラインメモリ７０に転送した後、ということになっている。これに対して、本実施の形態では、３行目の選択に移行する条件は、１行目の画素データのメモリセル８２への転送と２行目の画素データのメモリセル８２への転送が終わった後、ということでよい。メモリセルアレイ部８０があるので、加算器４２からラインメモリ７０への転送は、３行目の選択に移行する条件とはならない。また、３行目の画像信号に対するＡＤ変換を開始する条件は、加算器４２において１行目と２行目の加算が完了してメモリセル８２が更新されてもよい状態になることである。
【００９８】
以上のように本実施の形態によれば、複数のＡＤ変換器２２と入出力選択回路３０ａとの間にメモリセルアレイ部８０を介挿してあるので、加算対象の２行について、すべての画素に対するＡＤ変換器２２によるＡＤ変換の１サイクルが終了しさえすれば、直ちに行走査回路１８によって次のサイクルの行選択を開始してよいことになる。つまり、行走査回路１８によって次のサイクルの行選択を開始するに際して、入出力選択処理や列単位加算処理のサイクルが終了するのを待つ必要がなく、すべての画素に対するＡＤ変換が終了した直後で入出力選択および列単位加算処理のサイクルの開始直前またはその直近から、次のサイクルの行選択を開始し、ＡＤ変換処理へ進んでよいことになる。したがって、ＡＤ変換処理と入出力選択および列単位加算の各処理とをオーバーラップさせる駆動が可能となり、フレームレートをさらに向上させることができる。ちなみに、一例であるが、実施の形態１の場合の水平期間（１Ｈ）が３４μｓであるのに対して、本実施の形態では１６μｓまで短縮されている（ΔＴ＝３４−１６＝１８μｓ。約４７％）。
【００９９】
次に、図１５および図１６の動作遷移図を用いて動作を説明する。図１５のｔ１〜ｔ６と図１６のｔ７〜ｔ１２はタイミングの連続番号を表している。図１０および図１１では、簡単のために２×２の画素のみに対する動作を記述している。図１５および図１６では、簡単のために２×２の画素のみを記述している。図示を簡単にするために、タイミングｔ６からは、３、４行目の画素が記載されている。
【０１００】
図１５のタイミングｔ１において、１行目のアナログデータＡ１１，Ａ１２がＡＤ変換器２２へ入力される。
【０１０１】
次いでタイミングｔ２において、１行目のアナログデータＡ１１，Ａ１２に対するＡＤ変換が完了し、ＡＤ変換器２２からデジタルデータＤ１１，Ｄ１２が出力される。
【０１０２】
次いでタイミングｔ３において、１行目のデジタルデータＤ１１，Ｄ１２がメモリセル８２に書き込まれる。
【０１０３】
次いでタイミングｔ４において、２行目のアナログデータＡ２１，Ａ２２がＡＤ変換器２２へ入力される。
【０１０４】
次いでタイミングｔ５において、２行目のアナログデータＡ２１，Ａ２２に対するＡＤ変換が完了し、ＡＤ変換器２２からデジタルデータＤ２１，Ｄ２２が出力される。
【０１０５】
次いでタイミングｔ６において、２行目のデジタルデータＤ２１，Ｄ２２がメモリセル８２に書き込まれると同時に、入出力選択回路３０によって１行目のデジタルデータＤ１１，Ｄ１２が選択され、１列目に配置した加算器４２で加算される。また、同時に、３行目のアナログデータＡ３１，Ａ３２がＡＤ変換器２２へ入力される。ここでは加算動作を一連の動作として省略して記述しているが、実際には実施の形態１，２と同様に行われる。
【０１０６】
次いで図１６のタイミングｔ７において、入出力選択回路３０によって２行目のデジタルデータＤ２１，Ｄ２２が選択され、２列目に配置した加算器４２で加算される。
【０１０７】
次いでタイミングｔ８において、３行目のアナログデータＡ３１，Ａ３２に対するＡＤ変換が完了し、ＡＤ変換器２２から出力されるデジタルデータＤ１１，Ｄ１２がメモリセル８２に書き込まれる。
【０１０８】
次いでタイミングｔ９において、４行目のアナログデータＡ４１，Ａ４２が読み出されると同時に、加算器４２の１行目および２行目の加算結果データ（Ｄ１１＋Ｄ１２），（Ｄ２１＋Ｄ２２）がメモリセル７２に書き込まれ、列走査回路５０によって出力される。
【０１０９】
次いでタイミングｔ１０において、４行目のアナログデータＡ４１，Ａ４２に対するＡＤ変換が完了し、ＡＤ変換器２２からデジタルデータＤ４１，Ｄ４２が出力される。列走査回路５０によるメモリセル７２からの１行目および２行目の加算結果データ（Ｄ１１＋Ｄ１２），（Ｄ２１＋Ｄ２２）の出力は継続されている。
【０１１０】
次いでタイミングｔ１１において、ＡＤ変換器２２から出力される４行目のデジタルデータＤ４１，Ｄ４２がメモリセル８２に書き込まれると同時に、メモリセル８２に書き込まれている３行目のデジタルデータＤ３１，Ｄ３２の加算動作が行われる。この間も、列走査回路５０によるメモリセル７２からの１行目および２行目の加算結果データ（Ｄ１１＋Ｄ１２），（Ｄ２１＋Ｄ２２）の出力は継続されている。
【０１１１】
次いでタイミングｔ１２において、メモリセル８２に書き込まれている４行目のデジタルデータＤ４１，Ｄ４２の加算動作が行われる。この間も、列走査回路５０によるメモリセル７２からの１行目および２行目の加算結果データ（Ｄ１１＋Ｄ１２），（Ｄ２１＋Ｄ２２）の出力は継続されている。
【０１１２】
以上の動作を繰り返すことにより、１枚の画像を出力する。実施の形態２との相違点は、ＡＤ変換動作と加算動作等と並列に行うことができることである。このことにより、１枚の画像を出力する速度を速くすることができる。
【０１１３】
なお、上記の実施の形態では単純に水平方向の隣接画素加算についての説明をしたが、入出力選択回路３０の繰り返し単位を増やすことで、飛び越しの加算や３画素以上の加算も可能となる。さらに、異なる行に対して列単位の加算器４２のリセットを行わずに連続して加算することにより、垂直方向任意行の画素加算も可能である。したがって、ベイヤー配列など２次元のある繰り返し周期を有するカラーフィルタの同色信号の加算を、所定の２次元の繰り返し単位で行うことも可能である。
【０１１４】
なお、入出力選択回路３０の繰り返し周期と駆動方法を適宜設定することで、複数の加算モードを切り換えることも可能である。
【産業上の利用可能性】
【０１１５】
本発明における固体撮像装置およびその駆動方法は、水平・垂直方向の画素加算処理を列毎で行う場合に、高フレームレート化や高感度化を実現でき有用である。
【図面の簡単な説明】
【０１１６】
【図１】本発明の実施の形態１における固体撮像装置の構成を示すブロック図（基本構成）
【図２】本発明の実施の形態１の基本構成の図１で入出力選択回路を２画素分に特化した場合の固体撮像装置の構成を示すブロック図
【図３】図２の構成の固体撮像装置の動作を示すタイミングチャート
【図４】本発明の実施の形態１における固体撮像装置の動作遷移図（その１）
【図５】本発明の実施の形態１における固体撮像装置の動作遷移図（その２）
【図６】本発明の実施の形態１における動作の補足説明のための状態推移のイメージ図
【図７】本発明の実施の形態２における固体撮像装置の構成を示すブロック図（基本構成）
【図８】本発明の実施の形態２の基本構成の図７で入出力選択回路を２画素分に特化した場合の固体撮像装置の構成を示すブロック図
【図９】図８の構成の固体撮像装置の動作を示すタイミングチャート
【図１０】本発明の実施の形態２における固体撮像装置の動作遷移図（その１）
【図１１】本発明の実施の形態２における固体撮像装置の動作遷移図（その２）
【図１２】本発明の実施の形態３における固体撮像装置の構成を示すブロック図（基本構成）
【図１３】本発明の実施の形態３の基本構成の図１２で入出力選択回路を２画素分に特化した場合の固体撮像装置の構成を示すブロック図
【図１４】図１３の構成の固体撮像装置の動作を示すタイミングチャート
【図１５】本発明の実施の形態３における固体撮像装置の動作遷移図（その１）
【図１６】本発明の実施の形態３における固体撮像装置の動作遷移図（その２）
【図１７】従来の技術における固体撮像装置の構成を示すブロック図
【符号の説明】
【０１１７】
Ａ  固体撮像装置（ＣＭＯＳイメージセンサ）
１０  画素アレイ部
１２  単位画素
１４  行選択線
１６  列信号線
１８  行走査回路
２０  列ＡＤ変換部
２２  列単位のＡＤ変換器
３０，３０ａ  入出力選択回路
４０  列加算部
４２  列単位の加算器
５０  列走査回路
６０  タイミング制御回路
７０  ラインメモリ
７２  メモリセル
８０  メモリセルアレイ部
８２  メモリセル
８５  行選択回路
【図１】
2008294913.tif 000003
【図２】
2008294913.tif 000004
【図３】
2008294913.tif 000005
【図４】
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【図５】
2008294913.tif 000007
【図６】
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【図７】
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【図８】
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【図９】
2008294913.tif 000011
【図１０】
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【図１１】
2008294913.tif 000013
【図１２】
2008294913.tif 000014
【図１３】
2008294913.tif 000015
【図１４】
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【図１５】
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【図１６】
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【図１７】
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