(57)【要約】【課題】短時間でＦＢＭを生成することのできるＦＢＭ生成装置、ＦＢＭ生成方法を提供する。【解決手段】ＦＢＭ生成装置１５は、出荷試験で得られた第１不一致検出サイクル番号４２と出荷試験シーケンス情報５２から不良アドレス５０を特定した。さらに、不足しているリードデータの情報を補うために、出荷試験で良と判定されている箇所に関してリード及びライトを行わないビット特定用パターン１７を生成した。そして、テスタ１２がビット特定用パターン１７を使用することによって得た第２不一致検出サイクル番号４３から不良ビットを特定し、その不良ビットと不良アドレス５０とからＦＢＭ５６を生成した。【選択図】図３
2008082976.tif 000002
【特許請求の範囲】
【請求項１】
半導体記憶装置と共に半導体集積回路装置に内蔵され、前記半導体記憶装置を診断するＢＩＳＴ回路及び前記半導体集積回路装置を試験するテスタと共にＦＢＭを生成するＦＢＭ生成装置において、
出荷試験で前記半導体記憶装置の出力と前記ＢＩＳＴ回路が生成する期待値との不一致を示す不一致検出フラグがオンになった第１不一致検出サイクル番号と前記出荷試験のシーケンスである出荷試験シーケンス情報とから不良アドレスを特定する不良アドレス特定部と、
前記不一致検出フラグがオンになったときの前記ＢＩＳＴ回路の状態のｍサイクル前をリード開始、前記不一致検出フラグがオンになったときを終了状態としたｍ＋１サイクルのビット特定用パターンを生成するビット特定用パターン生成部と、
前記テスタが前記ビット特定用パターンを使用した際に、前記半導体記憶装置の出力と前記ビット特定用パターンに含まれる期待値との不一致を示す第２不一致検出サイクル番号から不良ビットを特定し、その不良ビットと前記不良アドレスとからＦＢＭを生成するＦＢＭ生成部と
を備えたことを特徴とするＦＢＭ生成装置。
【請求項２】
半導体記憶装置と共に半導体集積回路装置に内蔵され、前記半導体記憶装置を診断するＢＩＳＴ回路及び前記半導体集積回路装置を試験するテスタと共にＦＢＭを生成するＦＢＭ生成方法において、
出荷試験で前記半導体記憶装置の出力と前記ＢＩＳＴ回路が生成する期待値との不一致を示す不一致検出フラグがオンになった第１不一致検出サイクル番号と前記出荷試験のシーケンスである出荷試験シーケンス情報とから不良アドレスを特定し、
前記不一致検出フラグがオンになったときの前記ＢＩＳＴ回路の状態のｍサイクル前をリード開始、前記不一致検出フラグがオンになったときを終了状態としたｍ＋１サイクルのビット特定用パターンを生成し、
前記テスタが前記ビット特定用パターンを使用した際に、前記半導体記憶装置の出力と前記ビット特定用パターンに含まれる期待値との不一致を示す第２不一致検出サイクル番号から不良ビットを特定し、その不良ビットと前記不良アドレスとからＦＢＭを生成することを特徴とするＦＢＭ生成方法。
【請求項３】
請求項１に記載のＦＢＭ生成装置において、
前記ビット特定用パターンのｍ＋１サイクルのｍが１以上であることを特徴とするＦＢＭ生成装置。
【請求項４】
請求項２に記載のＦＢＭ生成方法において、
前記ビット特定用パターンのｍ＋１サイクルのｍが１以上であることを特徴とするＦＢＭ生成方法。
【請求項５】
請求項１に記載のＦＢＭ生成装置において、
前記ビット特定用パターンのｍ＋１サイクルのｍが０であることを特徴とするＦＢＭ生成装置。
【請求項６】
請求項２に記載のＦＢＭ生成方法において、
前記ビット特定用パターンのｍ＋１サイクルのｍが０であることを特徴とするＦＢＭ生成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＦＢＭ生成装置、ＦＢＭ生成方法に関する。
【背景技術】
【０００２】
近年、半導体集積回路装置に内蔵される半導体記憶装置の出荷試験は、ＳＣＡＮテスト方式に代わって、ＢＩＳＴ方式が採用されることが多くなってきている。また、半導体記憶装置の故障解析のために、ＦＢＭ（Ｆａｉｌ  Ｂｉｔ  Ｍａｐ）が生成されている。ＦＢＭとは、半導体記憶装置のうち故障したアドレスとそのアドレスのリードデータである。
【０００３】
ＳＣＡＮ方式では１回のリード動作を行うために、アドレスのシリアル入力及びデータのシリアル出力が必要となり、ライト動作を行うためには、アドレス及びデータのシリアル入力が必要になる。このようにアドレスやデータをシリアルに入出力する場合、半導体記憶装置の大容量化にともない、試験の長時間化や半導体集積回路装置試験装置のメモリ不足という問題が起こる。
【０００４】
一方、ＢＩＳＴ方式では、半導体集積回路装置に内蔵したアドレス生成回路、データ生成回路から半導体記憶装置にアドレスやデータを入力し、期待値生成回路で生成された期待値と半導体記憶装置の出力データを比較回路によって比較し、その比較結果を比較結果保持回路に保持する。このように、シリアル入出力を回避することでＳＣＡＮ方式と比較して試験が短時間で済む。また、ＢＩＳＴ方式では連続してリードを行うことができるので、アドレスを変化させての高速な連続動作を行った場合にのみ顕在化する不良も検出することが可能である（例えば、特許文献１）。
【０００５】
ところで、特許文献１の故障診断回路は、アドレスを出力するアドレス生成器と、故障診断開始アドレスを保持する故障診断開始アドレス及び故障診断開始アドレスに基づいて算出される範囲にアドレスが属するか否かを判別する故障診断イネーブル生成器を備えている。また、特許文献１の故障診断回路は、アドレスに応答してＲＡＭから出力される出力データが期待値に一致するか否かを判別する結果比較器を備えている。このとき、故障アドレスレジスタは、その範囲にアドレスが属し、かつ、出力データが期待値に一致しないときにアドレス生成器の動作を停止させ、アドレスを記録していた。このような故障診断回路を用いて検査することにより、正常か否か未知のアドレスの範囲から正常か否かが既知のアドレスの範囲を抽出することができる。そして、このような検査を複数回実行することにより、ＲＡＭの故障しているアドレスをすべて検索し、ＦＢＭを生成していた。
【特許文献１】特開２００５−３３２４９２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１の半導体設計検証装置は、ＢＩＳＴによってＦＢＭを生成できるが、不良アドレスを特定するために最低でもアドレス数だけリードを行わなければならないので、ＦＢＭの生成に長時間を要していた。
【０００７】
本発明は、上記課題を解決するためになされたものであり、その目的は、短時間でＦＢＭを生成することのできるＦＢＭ生成装置、ＦＢＭ生成方法を提供することにある。
【課題を解決するための手段】
【０００８】
上記問題点を解決するために、請求項１に記載の発明は、半導体記憶装置と共に半導体
集積回路装置に内蔵され、前記半導体記憶装置を診断するＢＩＳＴ回路及び前記半導体集積回路装置を試験するテスタと共にＦＢＭを生成するＦＢＭ生成装置において、出荷試験で前記半導体記憶装置の出力と前記ＢＩＳＴ回路が生成する期待値との不一致を示す不一致検出フラグがオンになった第１不一致検出サイクル番号と前記出荷試験のシーケンスである出荷試験シーケンス情報とから不良アドレスを特定する不良アドレス特定部と、前記不一致検出フラグがオンになったときの前記ＢＩＳＴ回路の状態のｍサイクル前をリード開始、前記不一致検出フラグがオンになったときを終了状態としたｍ＋１サイクルのビット特定用パターンを生成するビット特定用パターン生成部と、前記テスタが前記ビット特定用パターンを使用した際に、前記半導体記憶装置の出力と前記ビット特定用パターンに含まれる期待値との不一致を示す第２不一致検出サイクル番号から不良ビットを特定し、その不良ビットと前記不良アドレスとからＦＢＭを生成するＦＢＭ生成部とを備えた。
【０００９】
請求項２に記載の発明は、半導体記憶装置と共に半導体集積回路装置に内蔵され、前記半導体記憶装置を診断するＢＩＳＴ回路及び前記半導体集積回路装置を試験するテスタと共にＦＢＭを生成するＦＢＭ生成方法において、出荷試験で前記半導体記憶装置の出力と前記ＢＩＳＴ回路が生成する期待値との不一致を示す不一致検出フラグがオンになった第１不一致検出サイクル番号と前記出荷試験のシーケンスである出荷試験シーケンス情報とから不良アドレスを特定し、前記不一致検出フラグがオンになったときの前記ＢＩＳＴ回路の状態のｍサイクル前をリード開始、前記不一致検出フラグがオンになったときを終了状態としたｍ＋１サイクルのビット特定用パターンを生成し、前記テスタが前記ビット特定用パターンを使用した際に、前記半導体記憶装置の出力と前記ビット特定用パターンに含まれる期待値との不一致を示す第２不一致検出サイクル番号から不良ビットを特定し、その不良ビットと前記不良アドレスとからＦＢＭを生成する。
【００１０】
これらの構成によれば、不良アドレス特定部が不良アドレスを特定し、ビット特定用パターン生成部が、不一致検出フラグがオンになったときの前記ＢＩＳＴ回路の状態のｍサイクル前をリード開始、不一致検出フラグがオンになったときを終了状態としたｍ＋１サイクルのビット特定用パターンを生成するビット特定用パターンを生成し、ＦＢＭ生成部が不良ビットを特定し、その不良ビットと不良アドレスとからＦＢＭを生成する。この結果、出荷試験で良と判定されている箇所に関して、リード及びライトを行わないので、ＦＢＭ生成のためのテストパターンが短くなることから、ＦＢＭ生成に要する時間を短縮することができる。また、ＢＩＳＴ回路を使用しているため、半導体記憶装置のアドレス及びデータのシリアル入出力を行わないので、テスタのメモリが不足することを低減することができる。
【００１１】
請求項３に記載の発明は、請求項１に記載のＦＢＭ生成装置において、前記ビット特定用パターンのｍ＋１サイクルのｍが１以上である。請求項４に記載の発明は、請求項２に記載のＦＢＭ生成方法において、前記ビット特定用パターンのｍ＋１サイクルのｍが１以上である。
【００１２】
これらの構成によれば、ビット特定用パターンのｍ＋１サイクルのｍが１以上であるので、不一致検出フラグがオンになったときのアドレスより１サイクル以上前から不一致検出フラグがオンになった時点のアドレスまで連続動作を行う。従って、連続動作でしか再現しない故障も検出することができる。
【００１３】
請求項５に記載の発明は、請求項１に記載のＦＢＭ生成装置において、前記ビット特定用パターンのｍ＋１サイクルのｍが０である。請求項６に記載の発明は、請求項２に記載のＦＢＭ生成方法において、前記ビット特定用パターンのｍ＋１サイクルのｍが０である。
【００１４】
これらの構成によれば、ビット特定用パターンのｍ＋１サイクルのｍが０であるので、最小のビット特定用パターンができることから、一層、ＦＢＭ生成に要する時間を短縮することができる。
【発明の効果】
【００１５】
本発明によれば、短時間でＦＢＭを生成することができる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明を具体化した実施形態を図面と共に説明する。図１は、故障診断装置１０の概略構成を示すブロック図である。図１に示すように、この故障診断装置１０は、テスタ１２、半導体集積回路装置１３、記憶装置１４及びＦＢＭ生成装置１５を備えている。
【００１７】
テスタ１２は、出荷試験用パターン１６を入力することにより、半導体集積回路装置１３が良品であるか否かを判定する装置である。出荷試験用パターン１６とは、出荷試験時にサイクル番号毎に半導体集積回路装置１３を動作させるパターンである。また、テスタ１２は、ビット特定用パターン１７を使用することにより故障したビットである不良ビットを特定可能な情報を出力する装置でもあるが、その詳細は後述する。
【００１８】
図２に示すように、半導体集積回路装置１３は、半導体記憶装置としてのＲＡＭ１８とＢＩＳＴ回路１９とを備えている。ＲＡＭ１８はＢＩＳＴ回路１９を用いて検査される検査対象であり、複数のアドレスにより互いに識別される複数のメモリセルを備えている。ＲＡＭ１８は、書き込み状態でアドレスとデータが入力されたときに、そのデータをそのアドレスに割り当てられているメモリセルに格納する。また、ＲＡＭ１８は、読み出し状態でアドレスが入力されたときに、そのアドレスに割り当てられているメモリセルに格納されているデータを出力する。
【００１９】
ＢＩＳＴ回路１９は、ＢＩＳＴ制御回路２０、期待値生成回路２２、データ生成回路２４、アドレス生成回路２６、比較回路２８、セレクタ２９及びリードデータ保持レジスタ３０を備えている。ＢＩＳＴ回路１９は、出荷試験時とビット特定時とで動作が異なり、動作する回路も異なるようになっている。すなわち、出荷試験時には、図４に示すように、リードデータ保持レジスタ３０は動作しないようになっている。一方、ビット特定時には、図８に示すように、期待値生成回路２２と比較回路２８は動作しないようになっている。
【００２０】
図２に示すように、ＢＩＳＴ制御回路２０は、ｎビットの命令によって動作を制御する。この動作とは、ＲＡＭ１８のテストアルゴリズムである「ｍａｒｃｈ」または「ｃｈｅｃｋｅｒ−ｂｏａｒｄ」、ＲＡＭ１８の読み書きであるリードまたはライトである。ここで「ｍａｒｃｈ」とは、「０」または「１」のそれぞれ連続したパターンである。「ｃｈｅｃｋｅｒ−ｂｏａｒｄ」とは、「０」と「１」を交互に出力するパターンである。
【００２１】
期待値生成回路２２は、アドレス生成回路２６から出力されたアドレスに記録されたデータを示す期待値を比較回路２８に出力する。データ生成回路２４は、ＢＩＳＴ制御回路２０の命令により「ｍａｒｃｈ」または「ｃｈｅｃｋｅｒ−ｂｏａｒｄ」のデータを出力するように形成されており、ＲＡＭ１８のメモリセルのうち指定されたアドレスにデータを出力する。アドレス生成回路２６は、任意の開始アドレスからアドレスシーケンスを生成し、ＲＡＭ１８に出力する。
【００２２】
比較回路２８は、ＲＡＭ１８から読み出されたリードデータと期待値生成回路２２からの期待値が不一致のときに不一致検出フラグ４０を「オン」にする。不一致検出フラグ４０が「オン」になったとき、すなわち出荷試験でフェイルしたとき、そのときのサイクル
番号（第１不一致検出サイクル番号４２（図３参照）という）を、セレクタ２９に出力し、同セレクタ２９からテスタ１２を介して、図１に示すように、記憶装置１４に出力する。また、比較回路２８は、ＲＡＭ１８のリードデータを保持するためのビット数分のレジスタを持つ。
【００２３】
リードデータ保持レジスタ３０は、ＲＡＭ１８から読み出されたリードデータのビット数分のＳＦＦ（Ｓｃａｎ  Ｆｌｉｐ―Ｆｌｏｐ）で構成されている。このように構成することにより、リードデータの取り出しに必要な外部ピンを低減することができる。セレクタ２９は、不一致検出フラグ４０またはリードデータ保持レジスタ３０の出力を選択して半導体集積回路装置１３の外部ピンを介してテスタ１２に出力する。
【００２４】
図１に示すように、記憶装置１４は、テスタ１２とＦＢＭ生成装置１５間のデータの受け渡し用であり、例えば、一般的な磁気ディスク装置等である。
ＦＢＭ生成装置１５は、図３に示すように、不良アドレス特定部４４、ビット特定用パターン生成部４６及びＦＢＭ生成部４８を備えている。
【００２５】
不良アドレス特定部４４は、ＲＡＭ１８のうち故障しているアドレスである不良アドレス５０を特定する。詳述すると、不良アドレス特定部４４は、第１不一致検出サイクル番号４２と出荷試験シーケンス情報５２から、不一致検出フラグ４０が「オン」になった時点で、ＲＡＭのどのアドレスのどのようなテストアルゴリズムをリードしていたのかを特定する。なお、出荷試験シーケンス情報５２とは、出荷試験の動作シーケンスを表すものである。すなわち、入力されたパターンでＲＡＭ１８がどのような動作をしていたのかをサイクル番号から特定できる情報であって、例えば、図６に示すように、開始サイクル番号毎にデータアルゴリズム、アドレスシーケンス、ライトかリードかの別の情報がある。この情報は、出荷試験用パターン１６の作成と同時に作成することができる。
【００２６】
図３に示すように、ビット特定用パターン生成部４６は、不足しているビットの情報を補うため、ビット特定用パターン１７を生成する。このビット特定用パターン１７は、出荷試験で良と判定されている箇所に関してはライトもリードも行わない。そして、ビット特定用パターン１７は、不一致検出フラグ４０が「オン」になった時点のｍパターン前から、不一致検出フラグ４０が「オン」になった時点までのｍ＋１サイクルのみの連続したパターンである。すなわち、ビット特定用パターン１７は、出荷試験用パターン１６より短いパターンとなる。なお、本実施形態ではｍはサイクル数であって、１以上の整数である。
【００２７】
ＦＢＭ生成部４８は、ビット特定用パターン１７をテスタ１２で実行することによって得られた第２不一致検出サイクル番号４３（図３参照）から不良ビット５４（図９参照）を特定する。
【００２８】
詳述すると、テスタ１２はビット特定用パターン１７に含まれた期待値とビット特定用パターン１７実行時のＲＡＭ１８の出力が不一致であるとき、そのときのサイクル番号を第２不一致検出サイクル番号４３として出力する。そして、ビット特定用パターン１７において、不良アドレス５０のリードデータが出力されるサイクル番号は、ビット特定用パターン生成部４６が作成したパターンであるため既知である。そのため、第２不一致検出サイクル番号４３から不良ビット５４を特定可能である。そして、先に特定した不良アドレス５０と不良ビット５４とからＦＢＭ５６を生成する。
【００２９】
次に、以上のように構成された故障診断装置１０の作用について説明する。
まず、出荷試験時の故障診断装置１０の作用について説明する。
出荷試験時、ＢＩＳＴ回路１９は、例えば、図５に示す出荷試験用パターン１６に従っ
て動作する。サイクル番号０〜ｎのｎサイクルでは「ｍａｒｃｈライト命令」が入力される。なお、ｎは１以上の整数であって、ＢＩＳＴ制御回路２０のコマンド数を表す。そして、サイクル番号ｎ＋１〜ｎ＋ｗ−１のｗサイクルではＢＩＳＴ回路１９へクロックが印加されることにより、ＲＡＭ１８のアドレス０〜ＭＡＸが「ｍａｒｃｈライト」される。なお、ｗは０以上の整数であって、ＲＡＭ１８のワード数を表す。サイクル番号ｎ＋ｗ〜２ｎ＋ｗのｎサイクルでは「ｍａｒｃｈリード命令」が入力される。そして、サイクル番号２ｎ＋ｗ〜２ｎ＋２ｗ−１のｗサイクルではＢＩＳＴ回路１９へクロックが印加されることにより、アドレス０〜ＭＡＸが「ｍａｒｃｈリード」される。
【００３０】
サイクル番号２ｎ＋２ｗ〜２ｎ＋２ｗ＋ｂのｂサイクルは、比較結果を出力する。なお、ｂは０以上の整数であって、ＲＡＭ１８のビット数を表す。サイクル番号２ｎ＋２ｗ＋ｂ〜３ｎ＋２ｗ＋ｂのｎサイクルは、「ｃｈｅｃｋｅｒ―ｂｏａｒｄライト命令」が入力される。そして、サイクル番号３ｎ＋２ｗ＋ｂ＋１〜３ｎ＋３ｗ＋ｂ−１のｗサイクルでＢＩＳＴ回路１９へクロックが印加されることにより、アドレス０〜ＭＡＸが「ｃｈｅｃｋｅｒ−ｂｏａｒｄライト」される。
【００３１】
サイクル番号３ｎ＋３ｗ＋ｂ〜４ｎ＋３ｗ＋ｂのｎサイクルでは「ｃｈｅｃｋｅｒ―ｂｏａｒｄリード命令」が入力される。そして、４ｎ＋３ｗ＋ｂ＋１〜４ｎ＋４ｗ＋ｂ−１のｗサイクルでＢＩＳＴ回路１９へクロックが印加されることにより、アドレス０〜ＭＡＸの「ｃｈｅｃｋｅｒ−ｂｏａｒｄ」がリードされる。最後に、サイクル番号４ｎ＋４ｗ＋ｂのｂサイクルでは比較結果が出力される。
【００３２】
ＲＡＭ１８の出力と期待値生成回路２２の出力とが不一致のとき、比較回路２８は不一致検出フラグ４０を「オン」にする。このとき、図４に示すように、ＢＩＳＴ回路１９のリードデータ保持レジスタ３０が非選択となり、セレクタ２９は、不一致検出フラグ４０をテスタ１２に出力する。そして、図３に示すように、テスタ１２は、不一致検出フラグ４０が「オン」になったとき、そのときのサイクル番号を第１不一致検出サイクル番号４２として記憶装置１４に格納する。
【００３３】
次に、ＦＢＭ生成装置１５が不良アドレス５０を特定するときの作用を説明する。
ＦＢＭ生成装置１５は、第１不一致検出サイクル番号４２と、出荷試験シーケンス情報５２から、不一致発生時点で、ＲＡＭのどのアドレスの、どのテストアルゴリズムをリードしていたのか、すなわち不一致時のＲＡＭの動作を特定する。図６に図５の出荷試験用パターン１６に対する出荷試験シーケンス情報５２を示す。例えば、開始サイクル番号ｎからは、アドレス０から昇順に「ｍａｒｃｈライト」であり、開始サイクル番号２ｎ＋ｗからは、アドレス０から昇順に「ｍａｒｃｈリード」である。そして、開始サイクル番号３ｎ＋２ｗ＋ｂからは、アドレス０から昇順に「ｃｈｅｃｋｅｒ−ｂｏａｒｄライト」であり、開始サイクル番号４ｎ＋３ｗ＋ｂからは、アドレス０から昇順に「ｃｈｅｃｋｅｒ−ｂｏａｒｄリード」である。
【００３４】
本実施形態では、例えば、ｎ＝４，ｗ＝１２８，ｂ＝８とし、出荷試験においてサイクル番号４１６で不一致検出フラグ４０が「オン」になったとき、「４１６」は４ｎ＋３ｗ＋ｂ＝４×４＋３×１２８＋８＝４０８以降の「ｃｈｅｃｋｅｒ−ｂｏａｒｄリード」であることが分かる。さらに「４１６」は「４０８」から９番目なので、９番目のアドレス８の「ｃｈｅｃｋｅｒ−ｂｏａｒｄパターン」をリードしていたことが分かる。このようにして、ＦＢＭ５６のうち、不良アドレス５０は特定される。
【００３５】
次に、ビット特定用パターン１７生成時の故障診断装置１０の作用について説明する。
不一致発生時点でのｎパターン前からリード動作を開始させるために、アドレス生成回路２６は任意の開始アドレスを設定し、ビット特定用パターン１７は、開始アドレス信号
として不一致発生時点のｎパターン前のアドレスを設定する。また、不一致発生時点より後のリードを行わないようにするために、ＦＢＭ生成装置１５のビット特定用パターン生成部４６は不一致発生時点までしかパターンを生成しない。すなわち、ビット特定用パターン１７は、出荷試験用パターン１６と比較して短いパターンとなる。
【００３６】
そして、ビット特定用パターン生成部４６は、例えば、図７に示すビット特定用パターン１７を生成する。この例は、上述のように、図６に示す出荷試験シーケンス情報５２において、９番目のアドレス８の「ｃｈｅｃｋｅｒ−ｂｏａｒｄパターン」のリードで不一致検出フラグ４０が「オン」になった場合である。また、サイクル数ｍを「１」とした。そして、ＦＢＭ生成装置１５は、このように生成されたビット特定用パターン１７をテスタ１２に出力する。
【００３７】
次に、ビット特定用パターン１７使用時の故障診断装置１０の作用について説明する。
このとき、ＢＩＳＴ回路１９は、図８に示すように、期待値生成回路２２と比較回路２８が非選択となる。そして、ＢＩＳＴ回路１９には、ＦＢＭ生成装置１５のビット特定用パターン生成部４６によって生成されたビット特定用パターン１７がテスタ１２から入力される。本実施形態では、上述のように、アドレス生成回路２６は、不一致検出フラグ４０が「オン」になった時点のアドレスより１パターン前から不一致検出フラグ４０が「オン」になった時点でのアドレスまでのリードアドレスが連続生成され、ＲＡＭ１８は連続リード動作する。連続動作中に、読み出したＲＡＭ１８からリードしたデータ（リードデータ）は、リードデータ保持レジスタ３０に取り込む。不一致検出フラグ４０が「オン」になった時点までリードが行われると、最終的にリードデータ保持レジスタ３０に、不一致検出フラグ４０が「オン」になった時点でのリードデータが保持されている。リードデータ保持レジスタ３０はリードデータを出力し、そのリードデータをテスタ１２がリードデータの期待値と比較する。テスタ１２は、リードデータの期待値と不一致だった場合は、第２不一致検出サイクル番号４３を記憶装置１４に出力する。
【００３８】
次に、ＦＢＭ５６生成時の故障診断装置１０の作用について説明する。
ＦＢＭ生成装置１５は、ビット特定用パターン１７をテスタ１２で実行することによって得られた第２不一致検出サイクル番号４３から不良ビット５４（図９参照）を特定し、その不良ビット５４と不良アドレス５０とでＦＢＭ５６を生成する。
【００３９】
例えば、図７のビット特定用パターン１７のリードデータ出力が、サイクル番号７０から開始だとする。ビット特定用パターン１７使用時の動作で、「７２」という第２不一致検出サイクル番号４３が得られた場合、３番目のＳＦＦに格納されたリードデータが不一致だということが分かる。次に、３番目のＳＦＦとＲＡＭ１８のデータアウトピンの接続関係から、どのビットのデータアウトが不良となっているかを特定することができる。３番目のＳＦＦとＲＡＭ１８の第２ビットのデータアウトピンが接続していれば、不良ビット５４は、第２ビットということになる。
【００４０】
ＦＢＭ生成装置１５は、不良アドレス５０と不良ビット５４からＦＢＭ５６を生成する。例えば、本実施形態では、不良アドレスが８、不良ビット５４が第２ビットとなるので、図９に示すようなＦＢＭ５６が得られる。
【００４１】
本実施形態によれば、以下のような効果を得ることができる。
（１）本実施形態によれば、ＦＢＭ生成装置１５は、出荷試験で得られた第１不一致検出サイクル番号４２と出荷試験シーケンス情報５２から不良アドレス５０を特定した。さらに、不足しているリードデータの情報を補うために、ビット特定用パターン１７を生成した。そして、テスタ１２がビット特定用パターン１７を使用することによって得た第２不一致検出サイクル番号４３から不良ビット５４を特定し、その不良ビット５４と不良ア
ドレス５０とからＦＢＭ５６を生成した。この結果、出荷試験で良と判定されている箇所に関して、リード及びライトを行わないことから、ＦＢＭ５６生成に要する時間を短縮することができる。
【００４２】
（２）本実施形態によれば、出荷試験で良と判定されている箇所に関して、ＲＡＭ１８のリード及びライトを行わないため、ＦＢＭ５６生成のためのテストパターンが短くなることから、テスタ１２のメモリが不足することを低減できる。
【００４３】
（３）本実施形態によれば、ＦＢＭ５６作成にＢＩＳＴ回路１９を用いているため、ＲＡＭ１８のアドレス及びデータのシリアル入出力を行わないので、ＦＢＭ５６生成のためのテストパターンが短くなる。この結果、ＦＢＭ５６生成に要する時間を短縮することができる。
【００４４】
（４）本実施形態によれば、ＦＢＭ５６作成にＢＩＳＴ回路１９を用いているため、ＲＡＭ１８のアドレス及びデータのシリアル入出力を行わないので、ＦＢＭ５６生成のためのテストパターンが短くなる。この結果、テスタ１２のメモリが不足することを低減することができる。
【００４５】
（５）本実施形態によれば、不一致検出フラグ４０が「オン」になった時点のテストアルゴリズムかつ、不一致検出フラグ４０が「オン」になったときのアドレスよりｍサイクル前から不一致検出フラグ４０が「オン」になった時点のアドレスまでｍ＋１サイクルの連続動作を行う。従って、ｍが１以上のときは、連続動作でしか再現しない故障も検出することができる。
【００４６】
○上記実施形態では、ビット特定用パターン生成部４６は、不一致検出フラグ４０が「オン」になった時点の１パターン前から不一致検出フラグ４０が「オン」になった時点までの２サイクルのみ連続動作を行った。すなわち、ｍ＝１であったが、ｍ＝０であってもよい。この場合、連続動作するビット特定用パターン１７はできないが、最小のビット特定用パターン１７ができる。従って、一層、ＦＢＭ５６生成に要する時間を短縮することができる。
【００４７】
○上記実施形態では、ビット特定用パターン１７の先頭にあるライトシーケンスは全アドレスとなっているが、アドレス７から８までだけでもよい。但し、周辺セルの影響を受けて発生する不良もあるため、全アドレスにライトすると、不良発見率を向上させることができる。
【図面の簡単な説明】
【００４８】
【図１】本実施形態の故障診断装置の概略構成を示すブロック図。
【図２】本実施形態の半導体集積回路装置の概略構成を示すブロック図。
【図３】本実施形態のＦＢＭ生成装置の概略構成を示すブロック図。
【図４】本実施形態の出荷試験時の半導体集積回路装置の概略構成を示すブロック図。
【図５】本実施形態の出荷試験用パターンのシーケンス図。
【図６】本実施形態の出荷試験シーケンス情報の図。
【図７】本実施形態のビット特定用パターンのシーケンス図。
【図８】本実施形態のビット特定時の半導体集積回路装置の概略構成を示すブロック図。
【図９】本実施形態のＦＢＭ。
【符号の説明】
【００４９】
１２  テスタ
１５  ＦＢＭ生成装置
１６  出荷試験用パターン
１７  ビット特定用パターン
１８  ＲＡＭ
１９  ＢＩＳＴ回路
４０  不一致検出フラグ
４２  第１不一致検出サイクル番号
４３  第２不一致検出サイクル番号
４４  不良アドレス特定部
４６  ビット特定用パターン生成部
４８  ＦＢＭ生成部
５０  不良アドレス
５２  出荷試験シーケンス情報
５４  不良ビット
５６  ＦＢＭ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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