(57)【要約】【課題】高い拡散防止効果を備えながら応力の少ない電極を有する半導体素子及び、その半導体素子の製造方法を提供することを目的とする。【解決手段】半導体素子５１に形成する電極４４を、熱処理を施してオーミック特性を付与する第１電極層３０と、熱処理を施さない第２電極層３６とに分けて形成することで、熱処理時に生じる応力を低減することができる。また、バリア層を第１バリア層２６と第２バリア層２８とに分けることで薄層化して、応力を低減するとともに、半田接合時には第１バリア層２６と第２バリア層２８との間に設けた中間層２７を拡散消失させて、あたかも厚い１層のバリア層２３として機能させることで、高い拡散防止効果を得ることができる。【選択図】図１
2008141094.tif 000002
【特許請求の範囲】
【請求項１】
電極を備えた半導体素子において、
前記電極は、第１のバリア層、中間層、及び第２のバリア層が順次積層された積層構造を有することを特徴とする半導体素子。
【請求項２】
半導体部上に電極が設けられた半導体素子において、
前記電極は、前記半導体部と接して前記半導体部との密着性を有する第１の電極層と、前記第１の電極層上に設けられて第１のバリア層、中間層、及び第２のバリア層が順次積層された積層構造を有する第２の電極層と、を備えていることを特徴とする半導体素子。
【請求項３】
半導体素子の製造方法において、
半導体部上に、第１の電極層を形成する第１の電極層形成工程と、
前記第１の電極層形成工程後に、前記半導体部及び前記第１の電極層を加熱する熱処理工程と、
前記熱処理工程後に、前記第１の電極層上に、第１のバリア層、中間層、及び第２のバリア層が順次積層された積層構造を有する第２の電極層を形成する第２の電極層形成工程と、
を有することを特徴とする半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、バリア層を有する電極を備えた半導体素子及び、半導体素子の製造方法に関し、特に高い拡散防止効果を備えながら応力の少ない電極を有する半導体素子及び、その半導体素子の製造方法に関するものである。
【背景技術】
【０００２】
半導体素子はダイオード、トランジスタ等の能動部品として、またメモリ等の記録デバイス、フォトダイオード等の受光デバイス、半導体レーザ等の発光デバイスなど、様々な機能を有するものが幅広く開発され、近年の電気電子機器にとって必要不可欠なものである。これら半導体素子には電力供給や電気信号の送受信を行うための電極を備えるものが多い。この電極は半導体素子を電気的に接続するのみならず、場合によっては半導体素子を基台等へ接合する用途としても用いられる。
【０００３】
これら半導体素子の電極と他部材との接合には、一般的に半田材を用いる。ただし、半導体素子の電極を半田材により接合する場合には、半田材成分の電極側への拡散及び、電極を構成する金属の半田材側への拡散に注意する必要がある。仮に、半田材成分が電極側に拡散し、電極を通過して半導体部にまで到達した場合、半田材成分が半導体素子の特性を著しく劣化させるという問題が発生する。また、電極を構成する金属が半田材側へ拡散すると半田材の融点が変動するため、接合の際の温度制御が困難となり、工程設計上好ましいものではない。特に、半導体素子の電極に通常用いられているＡｕ（金）は、一般的な半田材に含まれるＳｎ（スズ）に拡散し易い特性を有しているため、この電極からの半田材側への拡散が顕著であり、半田材の融点を変動させるのみならず、半田材成分の電極側への拡散を促進するなどの様々な悪影響を及ぼす場合がある。
【０００４】
よって、半導体素子の電極には上記の拡散を防止するために、Ｍｏ（モリブデン）、Ｔｉ（チタン）、Ｐｔ（プラチナ）等の高融点金属を用いたバリア層を設けることが周知となっている。バリア層を電極中の所定の層間に設けることで、このバリア層が障壁となって半田材成分の半導体部への拡散を防止するとともに、電極を構成する金属の半田材への過剰な拡散を抑制することができる。ただし、このバリア層が充分な拡散防止効果を発揮するためには、ある程度の厚みが必要となる。
【０００５】
上記のようにバリア層は電極における拡散防止措置として極めて有効ではあるが、その反面、成膜時に生じる応力及び後述する熱処理に伴い生じる応力が大きいという問題点を有している。熱処理に伴い生じる応力とは、成膜後の各電極層内に多数存在している欠陥が、熱処理による原子の再配列化に伴って減少することで生じる収縮方向の応力のことであり、成膜時の応力よりも数倍大きいものである。尚、半導体部に形成された電極層を電極として機能させるためには所定の熱処理を施す必要があり、電極には必然的に熱処理時の応力が発生する。
【０００６】
更に、これらの応力は電極を構成する各電極層の層厚の増加に伴って増大する。このため、高い拡散防止効果を得るためにバリア層の層厚を厚くすると、この応力によりバリア層が要因となる膜剥離等が発生するなどの問題が生じる。よって、バリア層の層厚を厚く形成するためには、何らかの応力緩和措置が必要となる。
【０００７】
この問題に対して下記[特許文献１]に開示された半導体発光素子に関する発明では、バリア層を層厚の薄いＴｉ層とＰｔ層とで構成し、これを２層ずつ交互に設けることにより、バリア層全体の応力を低減しつつ、バリア性の高い層を形成している。
【０００８】
【特許文献１】特開２０００−１８３４０１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、[特許文献１]に開示された発明は、同じ厚さにおけるＴｉ層及びＰｔ層の応力は略同じである。各層で生じる応力は半導体部にも及ぶため、半導体部に反りやクラックが生じる可能性がある他、例えば半導体レーザではキンクの原因となるなど、半導体素子の特性や信頼性に悪影響を及ぼす虞がある。このため、バリア層を構成する各層そのものの応力緩和措置が求められる。
【００１０】
本発明は、上記事情に鑑みてなされたものであり、高い拡散防止効果を備えながら応力の少ない電極を有する半導体素子及び、その半導体素子の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明は、
電極４４を備えた半導体素子５１において、
前記電極４４は、第１のバリア層（第１バリア層２６）、中間層２７、及び第２のバリア層（第２バリア層２８）が順次積層された積層構造を有することを特徴とする半導体素子５１を提供することにより、上記課題を解決する。
【００１２】
また、半導体部４６上に電極４４が設けられた半導体素子５１において、
前記電極４４は、前記半導体部４６と接して前記半導体部４６との密着性を有する第１の電極層（第１電極層３０）と、前記第１の電極層上に設けられて第１のバリア層（第１バリア層２６）、中間層２７、及び第２のバリア層（第２バリア層２８）が順次積層された積層構造を有する第２の電極層（第２電極層３６）と、を備えていることを特徴とする半導体素子５１を提供することにより、上記課題を解決する。
【００１３】
また、半導体素子の製造方法において、
半導体部４６上に、第１の電極層（第１電極層３０）を形成する第１の電極層形成工程と、
前記第１の電極層形成工程後に、前記半導体部４６及び前記第１の電極層を加熱する熱処理工程と、
前記熱処理工程後に、前記第１の電極層上に、第１のバリア層（第１バリア層２６）、中間層２７、及び第２のバリア層（第２バリア層２８）が順次積層された積層構造を有する第２の電極層（第２電極層３６）を形成する第２の電極層形成工程と、
を有することを特徴とする半導体素子５１の製造方法を提供することにより、上記課題を解決する。
【発明の効果】
【００１４】
本発明に係る半導体素子及び半導体素子の製造方法は、上記の構成及び手順により、
高い拡散防止効果を備えかつ低応力な電極を半導体素子に形成することができる。また、本発明により製造された半導体素子は電極からの応力による半導体部の反りやクラックがなく、良好な半導体素子の素子特性と信頼性とを有しつつ、半田材による接合時においても、半田材成分の半導体層への拡散及び、電極成分の半田材への過剰な拡散を防止することができる。
【発明を実施するための最良の形態】
【００１５】
本発明に係る半導体素子の製造方法及び、半導体素子の実施の形態について図面に基づいて説明する。図１は、本発明に係る半導体素子の模式断面図である。図２は、本発明に係る半導体素子を半導体レーザに適用した場合の模式断面図である。図３は、本発明に係る半導体素子における電極の第１の形態の部分拡大図である。図４は、本発明に係る半導体素子の接合時の挙動を説明する図である。図５は、本発明に係る半導体素子における電極の第２の形態の部分拡大図である。図６は、本発明に係る半導体素子における電極の第３の形態の部分拡大図である。
【００１６】
図１に示す、本発明に係る半導体素子５１は、半導体部４６に電極４４を有している。尚、図１中では電極４４は便宜的に１つのみ記載しているが、通常はｐ型半導体側と、ｎ型半導体側との双方に設けられる。また、電極４４はフォトリソグラフィ法とウエットエッチング法もしくはドライエッチング法等を用いて、半導体部４６の面の一部に単数もしくは複数形成しても良い。更に、一部の電極のみ、例えばｐ側の電極のみを、本発明に係る電極４４として形成することも可能である。
【００１７】
電極４４は、オーミック特性を有する半導体部４６側の第１電極層３０と、第１電極層３０と隣接して接合側に形成される第２電極層３６とで構成される。そして、第１電極層３０は半導体部４６に接するオーミックコンタクト層２０と第１金属層２２とを有している。また、第２電極層３６は、第１電極層３０側から順に接続層２４、第１バリア層２６、中間層２７、第２バリア層２８、及び表層電極２９を有している。尚、第１電極層３０には第３のバリア層を設けても良いし、また、第１電極層３０に第１バリア層２６を設けることもできる。更に、第１電極層３０及び第２電極層３６には、適宜必要な層を加えても良い。尚、第１電極層３０及び第２電極層３６の第１金属層２２、接続層２４、表層電極２９は必ずしも必須のものではない。
【００１８】
半導体部４６の主要な構成材料としてはＧａＡｓ（ガリウム砒素）単体もしくはＧａＡｓにＡｌ（アルミニウム）、Ｉｎ（インジウム）、Ｐ（リン）などの元素を１つ以上合金化したＧａＡｓ系の多元化合物半導体の他、ＩｎＰ（インジウムリン）系、ＧａＮ（窒化ガリウム）系などの周知の半導体材料を用いることができる。
【００１９】
半導体部４６は、ＭＯＣＶＤ（Ｍｅｔａｌｏｒｇａｎｉｃ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ：有機金属気相成長）法を含むＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ：化学気相成長）法や、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ  Ｂｅａｍ  Ｅｐｉｔａｘｙ：分子線エピタキシャル成長）法を含むエピタキシャル成長法等の半導体成膜手法と、フォトリソグラフィ法、ウエットエッチング法、ドライエッチング法、及び蒸着法、スパッタ法等を適宜組み合わせて、所定の形状、特性を有する半導体層等を順次積層することで形成する。
【００２０】
半導体部４６に接するように形成される第１電極層３０のオーミックコンタクト層２０には、一般的に金属間化合物を用いる。特に半導体部４６がIII−Ｖ族の化合物半導体である場合には、金属間化合物であるＡｕＢｅ（金ベリリウム）がｐ型半導体側のオーミックコンタクト層２０として、ＡｕＧｅＮｉ（金ゲルマニウムニッケル）がｎ型半導体側のオーミックコンタクト層２０として多く用いられる。尚、第１金属層２２、接続層２４、表層電極２９等の材料としては、導電性、接合性、熱伝導性の面からＡｕを用いることが好ましい。
【００２１】
第１バリア層２６、第２バリア層２８、及び後述する第３バリア層２５の材料としては、Ｓｎ等の半田材成分等の拡散を防止する効果を有するＴｉ、Ｍｏ、Ｐｔ、Ｃｒ（クロム）等の高融点金属を用いる。また、中間層２７にはＳｎに対する拡散性の高いＡｕが用いられる。
【００２２】
第１電極層３０を構成するオーミックコンタクト層２０及び、第１金属層２２の層厚には特に限定はないが、第１電極層３０の成膜時及び、オーミック特性付加時の熱処理に伴う応力を低減する観点から、第１電極層３０の層厚が５００ｎｍ以下となるように設定することが好ましい。
【００２３】
第２電極層３６を構成する第１バリア層２６、第２バリア層２８の層厚は、成膜時に大きな応力が生じない５０ｎｍ〜１５０ｎｍの範囲とし、かつ第１バリア層２６と第２バリア層２８との層厚の合計が１５０ｎｍ以上となるように設定することが好ましい。また、中間層２７の層厚は、半田材との接合時に半田材側に拡散可能な５０ｎｍ〜５００ｎｍの範囲とすることが好ましい。
【００２４】
尚、電極４４を構成する各層は、蒸着法やスパッタ法等の周知の手法により順次成膜して形成することができる。
【００２５】
次に、本発明に係る半導体素子及び半導体素子の製造方法を、実施例を用いて詳細に説明する。尚、実施例においては半導体素子５１として半導体レーザ５０を、電極４４としてｐ側電極１２を例に用いて説明を行うものとする。
【実施例１】
【００２６】
図２に示す、本発明の半導体素子５１である半導体レーザ５０は、半導体部４６と、半導体部４６のｐ型半導体層側に形成されたｐ側電極１２と、半導体部４６のｎ型半導体層側に形成されたｎ側電極１３とで構成される。そして更に、ｐ側電極１２は第１電極層３０と第２電極層３６とから構成される。
【００２７】
ここで、半導体レーザ５０を構成する半導体部４６の製造方法の概略を説明する。先ず、ｎ型ＧａＡｓ基板２に、厚さ１．５μｍのｎ型Ａｌ０．５Ｇａ０．５Ａｓ（アルミニウムガリウム砒素）第１クラッド層３（Ｓｉドープ濃度が１×１０１８ｃｍ−３）と、厚さ０．０７μｍのＡｌ０．１３Ｇａ０．８７Ａｓ活性層４（アンドープ）と、厚さ０．３μｍのｐ型Ａｌ０．５Ｇａ０．５Ａｓ第１クラッド層５（Ｚｎドープ濃度が１×１０１８ｃｍ−３）と、厚さ０．０３μｍのｐ型Ａｌ０．７Ｇａ０．３Ａｓエッチングストッパ層６（Ｚｎドープ濃度が１×１０１８ｃｍ−３）と、厚さ０．７μｍのｐ型Ａｌ０．５Ｇａ０．５Ａｓ第２クラッド層７（Ｚｎドープ濃度が１×１０１８ｃｍ−３）と、厚さ０．３μｍのｐ型ＧａＡｓキャップ層８（Ｚｎドープ濃度が５×１０１９ｃｍ−３）と、をＭＯＣＶＤを用いて順次成膜する。
【００２８】
次に、ｐ型ＧａＡｓキャップ層８の表面に所定の幅のマスクをフォトリソグラフィ法により形成した後、マスクに覆われていない領域のｐ型Ａｌ0.5Ｇａ０．５Ａｓ第２クラッド層７及びｐ型ＧａＡｓキャップ層８を、ウエットエッチング法により除去する。これにより、ｐ型Ａｌ０．７Ｇａ０．３Ａｓエッチングストッパ層６表面にリッジストライプ９を形成する。
【００２９】
次に、リッジストライプ９の両側に、ｎ型ＧａＡｓ電流狭窄層１０１、１０２を両層の層厚の合計が１．０μｍになるようにＭＯＣＶＤ法を用いて成膜する。最後に、マスクを除去した後、ｐ型ＧａＡｓコンタクト層１１をＭＯＣＶＤ法を用いて成膜する。これにより、リッジストライプ９を有する半導体レーザ５０の半導体部４６を作製する。
【００３０】
次に、半導体部４６のｐ型半導体層であるｐ型ＧａＡｓコンタクト層１１の表面にｐ側電極１２を後述する手順に沿って蒸着法を用いて形成する。また、ｐ側電極１２の形成と前後して、ｎ型ＧａＡｓ基板２にｎ側電極１３を形成する。ｎ側電極１３の形成は、ｎ型ＧａＡｓ基板２を厚み１００μｍになるように研磨した後、厚さ１００ｎｍのＡｕＧｅＮｉ層と厚さ５００ｎｍのＡｕ層とを蒸着法を用いて順次成膜し、４００℃前後の熱処理を施してオーミック電極化する。
【００３１】
次に、ｐ側電極１２及び、ｎ側電極１３が形成された半導体部４６を、所定の寸法になるように１次劈開、２次劈開することで半導体レーザ５０を作製する。尚、半導体レーザ５０には１次劈開後に所定の面に反射率の異なる図示しないコーティングが施される。
【００３２】
上記の手順によって作製された半導体レーザ５０は、ｐ側電極１２を正極として、またｎ側電極１３を負極として電流を供給することにより発振し、この発振が発振閾値を超えるとレーザ発振となってＡｌ0.１３Ｇａ0.８７Ａｓ活性層４からレーザ光を放出する。
【００３３】
次に、ｐ側電極１２の構成及び形成方法を、図３に示すｐ側電極１２の部分拡大図を用いて説明する。ｐ側電極１２の形成は、先ず、第１の電極層形成工程として、半導体部４６を構成するｐ型ＧａＡｓコンタクト層１１表面に、厚さ１００ｎｍのＡｕＢｅからなるオーミックコンタクト層２０と、厚さ１００ｎｍのＡｕからなる第１金属層２２とを蒸着法を用いて順次成膜する。これにより、第１電極層３０を形成する。
【００３４】
次に、熱処理工程により、第１電極層３０に窒素雰囲気下で４００℃の熱処理を施す。この熱処理により、オーミックコンタクト層２０に含まれるＡｕ元素及びＢｅ元素が、オーミックコンタクト層２０と接するｐ型ＧａＡｓコンタクト層１１の界面近傍に拡散する。このＡｕ元素及びＢｅ元素の拡散により、オーミックコンタクト層２０とｐ型ＧａＡｓコンタクト層１１との界面近傍がオーミック特性化し、よってオーミックコンタクト層２０を有する第１電極層３０がオーミック電極層として機能する。
【００３５】
尚、この熱処理によりオーミックコンタクト層２０及び、第１金属層２２に原子の再配列化が起こる。これにより、第１電極層３０には収縮方向の応力が発生するが、第１電極層３０の層厚は５００ｎｍ以下と薄いため、半導体素子の特性等に悪影響を及ぼす程の大きな応力は生じない。
【００３６】
また、この熱処理によりｐ型ＧａＡｓコンタクト層１１中のＧａ元素、Ａｓ元素が、第１電極層３０側に拡散して第１電極層３０表面に析出する場合がある。析出したＧａ元素、Ａｓ元素は、空気中の酸素と反応して第１電極層３０表面にＧａ酸化物及びＡｓ酸化物を形成する。形成されたＧａ酸化物及びＡｓ酸化物は、第１電極層３０と第２電極層３６との密着強度を著しく低下させるため、次工程として、バッファードフッ酸などのハロゲン系の酸からなるエッチャントで所定時間エッチングすることで、これらＧａ酸化物、Ａｓ酸化物を除去する。
【００３７】
次に、第１電極層３０表面に第２電極層３６を形成する前に、ｎ型ＧａＡｓ基板２にｎ側電極１３を形成する。これは、第２電極層３６形成前にｎ側電極１３を形成することで、ｎ側電極１３にオーミック特性を付与する際の熱が、第２電極層３６に及ばないようにするための措置である。従って、第２電極層３６に原子の再配列化が発生するような熱が加わらないように工程を設計するならば、ｎ側電極１３の形成をこの時点で行う必然性はない。
【００３８】
次に、第２の電極層形成工程として、第１電極層３０の表面に、厚さ５０ｎｍのＡｕからなる接続層２４、厚さ１００ｎｍのＰｔからなる第１バリア層２６、厚さ１００ｎｍのＡｕからなる中間層２７、厚さ１００ｎｍのＰｔからなる第２バリア層２８、及び厚さ５０ｎｍのＡｕからなる表層電極２９を蒸着法を用いて順次成膜する。これにより、半導体部４６のｐ型ＧａＡｓコンタクト層１１表面に、第１電極層３０と第２電極層３６とからなるｐ側電極１２が形成される。
【００３９】
この第２電極層３６には高融点金属からなる第１バリア層２６及び、第２バリア層２８を有しているがその層厚は薄いために大きな成膜時の応力は発生しない。またこのことに加え、第２電極層３６はオーミック特性が既に付与されている第１電極層３０表面に形成されるため、熱処理を施してオーミック特性を付与する必要がない。よって、第２電極層３６を構成する第１バリア層２６及び、第２バリア層２８を含む各層には、熱処理時の原子の再配列に伴う応力は発生しない。故に、ｐ側電極１２に生じる応力は極めて小さく、ｐ側電極１２からの応力に起因する半導体部４６の反りやクラックは発生しない。また半導体素子の特性及び信頼性にも悪影響が生じることはない。
【００４０】
次に、ｐ側電極１２を半田材３８により基台４０に接合する例を用いて、ｐ側電極１２を構成する第１バリア層２６、中間層２７及び、第２バリア層２８の挙動を説明する。
【００４１】
先ず、図４（ａ）に示すように、ｐ側電極１２の表層電極２９と基台４０上に設けられた半田材３８とを接触させる。尚、半田材３８としては、Ｓｎを主体としてＡｕ、Ｂｉ（ビスマス）、Ｃｕ（銅）、Ａｇ（銀）等の１種類以上の元素を含有するものを用いることが好ましく、特に実施例１のようにｐ側電極１２がＡｕを主体として形成されている場合には、ＡｕＳｎを用いることが好ましい。
【００４２】
次に、半田材３８を加熱することで溶融する。このとき、ｐ側電極１２に用いられているＡｕは半田材３８成分であるＳｎに溶け込み易い性質を有していることから、表層電極２９はもとより半田材３８に近接した中間層２７のＡｕ元素も、薄く拡散防止効果が不十分な第２バリア層２８を通して速やかに半田材３８中に固相拡散する。この固相拡散により、図４（ｂ）に示すように、中間層２７は消失し第１バリア層２６と第２バリア層２８とが隣接して厚い１層のバリア層２３として機能する。このバリア層２３は高い拡散防止効果を発揮するのに充分な厚みを有するため、このバリア層２３が障壁となって、半田材３８中の半田材成分は半導体部４６側へ拡散することができない。同様にして、バリア層２３より半導体部４６側に位置する接続層２４のＡｕ元素も半田材３８側へ拡散することができない。よって、半田材成分の半導体部４６内への拡散は防止され、半導体素子の特性は良好に維持される。また、半田材３８に拡散する中間層２７のＡｕ量は予め制御できるため、Ａｕの拡散による半田材３８の融点の変動は容易に予測することが可能で、工程を設計する上で問題が生じることもない。
【００４３】
次に、実施例２として半導体レーザ５０におけるｐ側電極１２の第２の形態の部分拡大図を図５に示す。尚、半導体レーザ５０の半導体部４６は実施例１と全く同様なため、記載及び説明は省略する。
【実施例２】
【００４４】
図５に示す、第２の形態のｐ側電極１２は、ｐ側電極１２を構成する第１電極層３０が、厚さ１００ｎｍのＡｕＢｅからなるオーミックコンタクト層２０と、厚さ１００ｎｍのＡｕからなる第１金属層２２とに加え、厚さ１００ｎｍのＰｔからなる第３バリア層２５と、厚さ５０ｎｍのＡｕからなる第２金属層２２ａとで構成される。尚、第２の形態では、第２電極層３６の接続層２４を層厚１μｍとして形成する。
【００４５】
第２の形態のｐ側電極１２では、第１電極層３０に設けられた第３バリア層２５が障壁となって、熱処理工程におけるｐ型ＧａＡｓコンタクト層１１中のＧａ元素、Ａｓ元素の第１電極層３０表層への拡散を防止する。よって、ｐ側電極１２の形成時の熱処理工程後に行われていた、Ｇａ酸化物、Ａｓ酸化物を除去するエッチング工程が不要となり、半導体素子の生産効率を向上することができる。更に、エッチング工程が不要となることで、エッチング工程で用いられていたハロゲン系の酸に溶解してしまうＳｉＯ２（二酸化珪素）、ＳｉＮ（窒化珪素）等の材料を半導体部４６に用いることが可能となり、半導体素子における設計上の制限を緩和することができる。
【００４６】
尚、第２の形態の第１電極層３０に形成された第３バリア層２５には、オーミック特性を付与するための熱処理が施され、原子の再配列化に伴う応力が発生するが、その層厚は１５０ｎｍ以下と薄いため、半導体素子特性等に悪影響を及ぼす程の大きな応力は生じない。
【００４７】
また、前述のように、第２電極層３６には熱処理が施されないことから原子の再配列に伴う応力は生じない。よって、第２電極層３６を構成するバリア層以外の層は比較的厚く形成することが可能となる。このため、第２の形態で示した第２電極層３６においては接続層２４を１μｍと厚く形成している。このように第２電極層３６に硬度が低く軟らかい金属であるＡｕやＩｎを用いた厚い層を形成することで、この層（実施例２における接続層２４）が接合後のｐ側電極１２と半田材３８との熱膨張率の差に起因する応力をも緩和することができる。
【００４８】
尚、実施例２においても、実施例１と同様、半田材３８による接合時には、固相拡散により中間層２７が消失し、第１バリア層２６と第２バリア層２８とが隣接して、厚い１層のバリア層２３として機能し高い拡散防止効果を発揮する。
【００４９】
次に、実施例３として半導体レーザ５０におけるｐ側電極１２の第３の形態の部分拡大図を図６に示す。尚、半導体レーザ５０の半導体部４６は実施例１と全く同様なため、記載及び説明は省略する。
【実施例３】
【００５０】
図６に示す、第３の形態のｐ側電極１２は、ｐ側電極１２を構成する第１電極層３０が、厚さ５０ｎｍのＴｉからなるオーミックコンタクト層２０と、厚さ１００ｎｍのＰｔからなる第１バリア層２６と、厚さ５０ｎｍのＡｕからなる第２金属層２２ａとにより構成される。また、第２電極層３６は、厚さ５０ｎｍのＡｕからなる接続層２４と、厚さ１００ｎｍのＰｔからなる第２バリア層２８と、厚さ５０ｎｍのＡｕからなる表層電極２９とで構成される。尚、第３の形態においては、第２金属層２２ａと接続層２４とが中間層２７と同様な機能を有することとなる。
【００５１】
第３の形態のｐ側電極１２では、第１電極層３０が、半導体部４６とのオーミック特性と、Ｓｎに対するバリア性とを有する構造となっている。この電極構造においては、オーミック特性を得るために特に熱処理を行う必要は無い。また、熱処理を行う場合は、第１バリア層２６が第２の形態における第３バリア層２５の機能も兼ね備えた構成となる。即ち、第１電極層３０の第１バリア層２６が、熱処理工程においてＧａ元素及びＡｓ元素の拡散を防止すると共に、半田材３８による接合時には第２金属層２２ａと接続層２４とからなる中間層２７が消失して、第２バリア層２８と隣接する厚いバリア層２３となる。この構成によれば、ｐ側電極１２の層数削減が可能となり、第２の形態のｐ側電極１２同様、エッチング工程が不要になるため、さらに半導体素子の生産効率を向上させることができる。
【００５２】
以上のことから、半導体素子５１に形成する電極４４を、熱処理を施してオーミック特性を付与する第１電極層３０と、熱処理を施さない第２電極層３６とに分け、特に大きな応力が生じるバリア層を第２電極層３６に配設して形成することで、電極４４に生じる熱処理時の応力を低減することができる。
【００５３】
また、電極４４は、バリア層を第１バリア層２６と第２バリア層２８とに分けることで薄層化し、第１バリア層２６と第２バリア層２８で生じる応力を低減するとともに、半田接合時には第１バリア層２６と第２バリア層２８との間に設けた中間層２７を拡散消失させて、あたかも厚い１層のバリア層２３として機能させることで、高い拡散防止効果を得ることができる。
【００５４】
これらのことから、本発明の半導体素子の製造方法によれば、低応力でありながら高い拡散防止効果を備えた電極４４を有する半導体素子５１を形成することができる。よって、本発明の半導体素子の製造方法により製造された半導体素子５１は、半導体部４６の反りやクラックがなく、良好な素子特性と信頼性とを有することに加え、半田材３８による接合時には高い拡散防止効果を発揮する。
【００５５】
尚、本発明の半導体素子５１としては、半導体レーザ５０以外に、高周波ダイオード、発光ダイオード、発光ダイオード・アレイ、半導体レーザ・アレイ、受光素子、発光／受光素子を有する集積素子（ＯＥＩＣ）、電界効果型トランジスタ、高周波用集積回路等の他、バリア層を有する電極が必要な半導体素子に対して適用が可能である。また、本発明の電極４４はｐ側電極に限定されるものではなく、ｎ側電極やその他のバリア層を有する電極に対して適用が可能である。更に、本発明の電極４４を構成する各層の層厚、層構成、材料等は、本発明の要旨を逸脱しない範囲で変更して実施することが可能である。
【図面の簡単な説明】
【００５６】
【図１】本発明に係る半導体素子の模式断面図である。
【図２】本発明に係る半導体素子を半導体レーザに適用した場合の模式断面図である。
【図３】本発明に係る半導体素子における電極の第１の形態の部分拡大図である。
【図４】本発明に係る半導体素子の接合時の挙動を説明する図である。
【図５】本発明に係る半導体素子における電極の第２の形態の部分拡大図である。
【図６】本発明に係る半導体素子における電極の第３の形態の部分拡大図である。
【符号の説明】
【００５７】
１２    ｐ側電極
２６    第１バリア層
２７    中間層
２８    第２バリア層
３０    第１電極層
３６    第２電極層
４４    電極
４６    半導体部
５０    半導体レーザ
５１    半導体素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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