(57)【要約】【課題】従来のテスト方法では、異なる条件で実行したテストの結果を比較していたために、レジスタや比較手段等の余分な回路が必要になる問題があった。【解決手段】本発明にかかるテスト方法は、第１のテスト条件において検出手段で故障箇所を検出し、置き換え手段によって故障箇所を冗長回路に置き換える第１のステップ（ステップＳ１〜Ｓ５）と、第１のステップ完了後の状態を保持したままの半導体装置に対して、第１のテスト条件にて再度検出手段で故障箇所を検出する第２のステップ（ステップＳ６、Ｓ７）と、第２のステップにおいて、故障箇所が検出されなかった半導体装置に対して、第１のステップ完了後の状態を保持したまま、第２のテスト条件にて検出手段で故障箇所の検出を行う第３のステップ（ステップＳ８〜Ｓ１０）と、第３のステップの結果に基づき半導体装置の良否判定を行う第４のステップ（ステップＳ１１）とを有するものである。【選択図】図３
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【特許請求の範囲】
【請求項１】
自己試験によって故障箇所を検出する検出手段と、
前記故障箇所が正常である場合と同等の機能を有する冗長回路と、
前記故障箇所を前記冗長回路に置き換える置き換え手段とを有する半導体装置のテスト方法であって、
第１のテスト条件において前記検出手段で前記故障箇所を検出し、前記置き換え手段によって前記故障箇所を前記冗長回路に置き換える第１のステップと、
前記第１のステップ完了後の状態を保持したままの前記半導体装置に対して、前記第１のテスト条件にて再度前記検出手段で前記故障箇所を検出する第２のステップと、
前記第２のステップにおいて、前記故障箇所が検出されなかった前記半導体装置に対して、前記第１のステップ完了後の状態を保持したまま、第２のテスト条件にて前記検出手段で前記故障箇所の検出を行う第３のステップと、
前記第３のステップの結果に基づき前記半導体装置の良否判定を行う第４のステップとを有する半導体装置のテスト方法。
【請求項２】
前記第３のステップは、繰り返し複数回が実行されることを特徴とする請求項１に記載の半導体装置のテスト方法。
【請求項３】
前記第２のステップは、複数回実行される前記第３のステップの一部として実行されることを特徴とする請求項２に記載の半導体装置のテスト方法。
【請求項４】
前記第３のステップは、複数の前記第２のテスト条件がある場合、当該第２のテスト条件の数に応じて複数回実行されることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置のテスト方法。
【請求項５】
前記第２のテスト条件は、前記第１のテスト条件に対して温度と電源電圧とのうち少なくとも一方の条件が変動した条件であることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置のテスト方法。
【請求項６】
前記自己試験は、メモリ装置に対して行われることを特徴とする請求項１に記載の半導体装置のテスト方法。
【請求項７】
前記自己試験は、メモリマクロを有する半導体装置のメモリマクロに対して行われることを特徴とする請求項１に記載の半導体装置のテスト方法。
【請求項８】
さらに前記第１乃至第４のステップの実行時期を制御するシーケンス手段を有することを特徴とする請求項１乃至７に記載の半導体装置。
【請求項９】
前記シーケンス手段は、前記検出手段の動作状況に基づき外部に接続される条件変更手段に条件の変更を指示する変更命令信号を出力し、前記条件変更手段から条件の変更が完了したことを通知する変更完了信号を受信したことに応じて前記半導体装置に前記第３のステップを実行させることを特徴とする請求項８に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は自己試験によって故障箇所を検出する検出手段と、故障箇所が正常である場合と同等の機能を有する冗長回路と、故障箇所を冗長回路に置き換える置き換え手段とを有し、故障箇所を冗長回路に置き換えて半導体装置を救済することが可能な半導体装置に対するテスト方法に関する。また、特に半導体装置のテスト方法に関し、特に電気的に不良記憶素子を救済することが可能な半導体装置に対するテスト方法に関する。
【背景技術】
【０００２】
製造プロセスの微細化と半導体集積回路の高集積化とに伴い、半導体記憶装置（以下、メモリ装置又はメモリと称す）やメモリマクロを有する半導体装置などでは、メモリセルの製造不良による歩留まりの低下が問題となっている。このような問題に対応するため、使用するメモリセルとともに冗長なメモリセル（以下、冗長セルと称す）を製造し、製造不良となったメモリセルを冗長セルに置き換えるリダンダンシ技術が一般に使われている。このようなリダンダンシ技術には、ハードリダンダンシとソフトリダンダンシとがある。
【０００３】
ハードリダンダンシは、不良メモリセルに接続される配線をヒューズなどの配線変更手段を用いて物理的に冗長セルに繋ぎ替えるものである。ハードリダンダンシは、このようにして配線変更を実行したメモリに対して出荷テストを行うことで品質保証が可能となる。
【０００４】
ハードリダンダンシでは、メモリセルの置き換え情報に基づきメモリセルの置き換えを固定化するヒューズ群が必要である。そのため、チップ内にこのヒューズ群を配置するエリアや、ヒューズとメモリセル又は冗長セルとを接続する配線の配置領域が必要になる。また、ヒューズを電気的に切断するためには、レーザーカット装置などの特別な装置が必要になる。ハードリダンダンシでは、不良メモリセルを冗長セルに置き換えることで製品の歩留まりを向上させることが可能であるが、これらのデメリットも存在する。
【０００５】
一方、ソフトリダンダンシは、メモリを使用する前に自己試験（ＢＩＳＴ：Built In Self Test）を行い、ＢＩＳＴにて得られた結果に基づき、不良メモリセルから冗長セルへの置き換え（ＢＩＳＲ：Built In Self Repair）を内部回路の動作にて行うものである。ソフトリダンダンシでは、例えばメモリの電源投入時に毎回ＢＩＳＴを実行し、ＢＩＳＴにて不良メモリセルが検出された場合は、その不良メモリセルを冗長セルに置き換える。
【０００６】
ソフトリダンダンシでは、ハードリダンダンシのようにヒューズのような物理的に変更した配線を固定する手段を必要としないため、ヒューズ群をチップ内に内蔵する必要がない。つまり、ソフトリダンダンシを用いた場合、ハードリダンダンシよりもチップ面積に占めるリダンダンシ回路のオーバーヘッドが小さい。また、ソフトリダンダンシでは、配線の変更にレーザーカット装置などの特別な装置が必要ないというメリットもある。さらに、メモリセルに経時劣化が生じて、出荷後にメモリセルが不良となった場合であっても、ソフトリダンダンシは、その不良メモリセルを冗長セルに置き換えることが可能である。そのため、ソフトリダンダンシを用いることで、製品の寿命の延長が図れるメリットがある。
【０００７】
このようなソフトリダンダンシ機能を備えるメモリの一般的なテスト方法は、最初にＢＩＳＴを実行し不良メモリセルを検出する。続いて、ＢＩＳＴの結果に基づき、不良メモリセルを冗長セルに置き換える（ＢＩＳＲ）。そして、ＢＩＳＲ実行後の状態を保持したまま、最初に行ったＢＩＳＴを再度実行する。これによって、ＢＩＳＲ実行後のメモリが正しく動作しているかどうかを確認する。
【０００８】
しかしながら、メモリセルは、温度条件や電源条件等の使用条件に応じて特性が変化するため、ある条件では正常に動作したメモリセルが、他の条件では不良となる場合がある。そのため、ハードリダンダンシやソフトリダンダンシを用いて、ある条件にて置き換えられたメモリセルが、他の条件でも正常に動作するかは不明である。特にソフトリダンダンシにおいては、第１の条件で不良のメモリセルに対しリペアを行って修復できかつ、第２の条件で不良のメモリセルに対しリペアを行って修復できたとしても、第１の条件と第２の条件で検出された不良メモリセルが同一とは限らない。一般にソフトリダンダンシはメモリの使用前（第１の条件）に不良のメモリセルの検出を行い、検出された不良メモリセルに対しリペアを行って修復した後は、少なくとも一定の期間メモリは修復できたものとして取り扱われる。メモリはユーザーの使用中に温度や電源電圧が変動することがある。このため、メモリセルの置き換えを実行した後の状態で温度が変動した場合のＢＩＳＴを実行して、温度条件の変化後に冗長セルが正常であることを確認することが必要とされていた。これに対処するため、例えば、ソフトリダンダンシ機能を有するメモリに対するテスト方法の一例が特許文献１（従来例）に開示されている。
【０００９】
従来例のテスト方法のフローチャートを図５に示す。図５に示すように、従来例では、まず、メモリ（ＲＡＭ：Random Access Memory）のセルフテスト（ＢＩＳＴ）を実行し、故障情報を取得して、その故障情報を圧縮してレジスタに格納する（ステップＳ１０１）。続いて、故障情報に基づきＲＡＭが、冗長セルによって修復可能か否かを判断する（ステップＳ１０２）。その後、不良メモリセルを冗長セルに置き換える（ステップＳ１０３）。そして、その置き換え情報を保持した状態のメモリに対して再度ＢＩＳＴを実行する。
【００１０】
また、従来例のテスト方法では、ステップＳ１０１〜１０３を実行したメモリのダミーのセルフテストを実行し、チップの温度を上昇させる（ステップＳ１０４）。このとき、ステップＳ１０３で行われた置き換え状態は解除された状態であり、電気的に接続されているメモリセルに冗長セルは含まれていない。そして、ステップＳ１０４の後に、ＢＩＳＴを実行し、故障情報の取得し、この故障情報とステップＳ１０１で得られた故障情報とを比較する（ステップＳ１０５）。従来のテスト方法では、ステップＳ１０５の比較の結果、ステップＳ１０１の故障情報とステップＳ１０５の故障情報とが一致していれば、新たな不良メモリセルはないと判断し、そのようなチップを良品とする。これによって、従来のテスト方法では、温度条件が変化した状態であっても新たな不良メモリセルが発生しないことを確認する。
【特許文献１】特開２００１−２０８７９８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら特許文献１に示される従来のソフトリダンダンシ機能を有するメモリに対するテスト方法では、ＢＩＳＴの結果をレジスタに保持し、２つのＢＩＳＴの結果を比較しなければならないため、レジスタや比較手段が必要となりメモリの動作に関わらない回路が余分に必要になる問題があった。
【課題を解決するための手段】
【００１２】
本発明にかかる半導体装置のテスト方法は、自己試験によって故障箇所を検出する検出手段と、前記故障箇所が正常である場合と同等の機能を有する冗長回路と、前記故障箇所を前記冗長回路に置き換える置き換え手段とを有する半導体装置のテスト方法であって、第１のテスト条件において前記検出手段で前記故障箇所を検出し、前記置き換え手段によって前記故障箇所を前記冗長回路に置き換える第１のステップと、前記第１のステップ完了後の状態を保持したままの前記半導体装置に対して、前記第１のテスト条件にて再度前記検出手段で前記故障箇所を検出する第２のステップと、前記第２のステップにおいて、前記故障箇所が検出されなかった前記半導体装置に対して、前記第１のステップ完了後の状態を保持したまま、第２のテスト条件にて前記検出手段で前記故障箇所の検出を行う第３のステップと、前記第３のステップの結果に基づき前記半導体装置の良否判定を行う第４のステップとを有するものである。
【００１３】
本発明にかかる半導体装置のテスト方法によれば、第１のステップで置き換えられた冗長回路の情報を保持したまま、第２及び第３のステップの故障箇所の検出を行う。このとき、第３のステップでは、第１のテスト条件とは異なる第２のテスト条件に基づき故障箇所の検出を行う。つまり、本発明にかかる半導体装置のテスト方法によれば、テストの結果を比較することなく、冗長セルに置き換えが行われた半導体装置の良品判定を行う。
【発明の効果】
【００１４】
本発明にかかる半導体装置のテスト方法によれば、ＢＩＳＴ結果の比較手順を実行するための記憶手段と比較手段とを削減し回路規模を削減するすることが可能である。
【発明を実施するための最良の形態】
【００１５】
実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。本実施の形態にかかる半導体装置１０のブロック図を図１に示す。図１に示すように、半導体装置１０は、論理回路１３、マクロ回路１５、記憶回路１６を有し、例えば種々の演算を行うものである。論理回路１３は、例えば同期回路と非同期回路とが搭載されるロジック回路である。マクロ回路１５は、例えばＰＬＬ（Phase Locked Loop）回路やＤＡＣ（Digital Analog Converter）回路等の所定の機能を有するブロックが配置されるものである。記憶回路１６は、本実施の形態では、メモリ（図中のＲＡＭ）及び当該メモリの試験回路（図中のＲＡＭ  ＤＦＴ回路）を有している。なお、メモリは、情報の記憶及び読み出しを行うものであり、ＲＡＭ  ＤＦＴ回路は、メモリに対するテスト回路である。また、本実施の形態にかかるメモリは、所定の容量のメモリセルに加えて故障箇所（以下、不良メモリセルと称す）に代えてメモリセルとして動作する冗長回路（例えば、冗長セル）を有している。この記憶回路の詳細につては後述する。
【００１６】
さらに、半導体装置１０は、ＬＳＩ  ＤＦＴ回路１１、論理回路用テスト回路１２、マクロ回路用テスト回路１４とを有している。ＬＳＩ  ＤＦＴ回路１１は、テスト時に論理回路用テスト回路１２、マクロ用テスト回路１４、ＲＡＭ  ＤＦＴ回路を制御するものである。論理回路用テスト回路１２は、例えばスキャンチェーン回路や、論理回路１３の機能テストを実行するために用いられる回路を有する。つまり、論理回路用テスト回路１２は、論理回路１３をテストする場合に用いられるものである。マクロ用テスト回路１４は、例えばスキャンチェーン回路や、マクロ回路１５の機能テストを実行するために用いられる回路を有する。つまり、マクロ用テスト回路１４は、マクロ回路１５をテストする場合に用いられるものである。
【００１７】
また、ＬＳＩ  ＤＦＴ回路１１は、半導体装置１０の外部端子２０を介して外部装置３０と通信を行う。外部装置３０は、例えば半導体装置１０のテスト条件を設定するものであって、半導体装置１０の動作電源電圧（以下単に、電源電圧と称す。）や半導体装置１０の温度等の設定を行う。外部装置３０は、例えば被測定物（半導体装置１０）に電源電圧や温度を設定できる半導体テスターなどである。このとき、ＬＳＩ  ＤＦＴ回路１１は、外部装置３０と半導体装置１０とのインタフェースとなる。なお、外部装置３０からＬＳＩ  ＤＦＴ回路１１を介さずに、外部装置３０から直接半導体装置１０内の回路を制御しても良い。
【００１８】
ここで、記憶回路１６について詳細に説明する。記憶回路１６のブロック図を図２に示す。図２に示すように、記憶回路１６は、ＲＡＭ１７とＲＡＭ  ＤＦＴ回路１８とを有している。ＲＡＭ１７は、複数のメモリセルを有するメモリサブアレイ１７１ａａ〜１７１ｎｎとメモリサブアレイ１７１ａａ〜１７１ｎｎの周辺回路１７２ａａ〜１７２ｎｎとを有するメモリアレイを有している。メモリサブアレイ１７１ａａ〜１７１ｎｎは、メモリ素子として使用されるメモリセルに加えて、メモリセルに置き換え可能な冗長セルを有している。また、周辺回路１７２ａａ〜１７２ｎｎは、例えばテスト状態では、ＲＡＭ  ＤＦＴ回路とメモリサブアレイ１７１ａａ〜１７１ｎｎを接続し、通常使用状態では、論理回路１３又はマクロ回路１５とメモリサブアレイ１７１ａａ〜１７１ｎｎとを接続する。さらに、周辺回路１７２ａａ〜１７２ｎｎは、不良メモリセルと冗長セルとを置き換えル場合の配線変更も行う。この配線の変更は、後述するリペア制御回路１８４の制御に基づき行われる。
【００１９】
ＲＡＭ  ＤＦＴ回路１８は、検出手段（例えば、テスト回路）１８１、テスト結果分析回路１８２、冗長セル設定回路１８３、置き換え手段（例えば、リペア制御回路）１８４、シーケンス手段（例えば、外部装置制御回路）１８５を有している。
【００２０】
テスト回路１８１は、メモリサブアレイ１７１ａａ〜１７１ｎｎのそれぞれに対して自己試験（以下、ＢＩＳＴと称す）を実行する。また、テスト回路１８１は、テスト結果をＤＦＴ出力信号としてＬＳＩ  ＤＦＴ回路を介して外部に出力する。テスト結果分析回路１８２は、テスト回路１８１からテスト結果を受信し、このテスト結果の分析を行う。この分析は、例えば不良メモリセルの箇所と不良メモリセルの個数から不良メモリセルを冗長セルに置き換えられるかどうかを判断するものである。冗長セル設定回路１８３は、テスト結果分析回路１８２の分析結果に基づき不良セルをいずれの冗長セルに置き換えるかを具体的に設定するものである。リペア制御回路１８４は、冗長セル設定回路１８３にて設定された冗長セルの置き換えパターンに応じて周辺回路１７２ａａ〜１７２ｎｎを制御するものである。また、リペア制御回路８１４は、周辺回路１７２ａａ〜１７２ｎｎに対する配線変更制御が完了した場合、その完了を通知する置き換え完了信号をテスト回路１８１に送信する。なお、リペア制御回路１８４が実行するメモリセルの置き換えを以下では場合に応じてＢＩＳＲと称す。
【００２１】
外部装置制御回路１８５は、テスト回路１８１から出力されるテスト完了信号に基づき、外部装置３０に条件の変更を指示する変更命令信号を出力する。また、外部装置制御回路１８５は、外部装置３０にて条件の変更が完了した場合、その完了を通知する変更完了信号を受信し、テスト回路１８１にＢＩＳＴの再開を指示するテスト再開信号を出力する。
【００２２】
また、記憶回路１６には、ＤＦＴコントロール信号及びクロック信号が入力されている。ＤＦＴコントロール信号は、本実施の形態ではＬＳＩ  ＤＦＴ回路１１から出力される信号である。このＤＦＴコントロール信号は、テスト時の記憶回路１６の動作を指定する信号であって、例えば出荷前テストモードと出荷後テストモードを指定する。ＤＦＴコントロール信号が出荷前テストモードである場合、ＲＡＭ  ＤＦＴ回路１８は、後述のテスト動作を行う。一方、出荷後テストモードである場合、ＲＡＭ  ＤＦＴ回路１８は、ＢＩＳＴの実行と冗長セルの置き換えと再度のＢＩＳＴの実行とを行う。また、ＲＡＭ１７は、ＤＦＴコントロール信号に応じてＲＡＭ  ＤＦＴ回路１８の動作に基づき動作するか、論理回路１３及びマクロ回路１５の動作に基づき動作するかが設定される。クロック信号は、ＲＡＭ１７とＲＡＭ  ＤＦＴ回路１８との動作クロックである。
【００２３】
続いて、本実施の形態にかかる半導体装置のテスト方法について説明する。本実施の形態にかかるテスト方法のフローチャートを図３に示す。本実施の形態では、第１のステップとしてステップＳ１〜Ｓ５が行われ、第２のステップとしてステップＳ６〜Ｓ７が行われ、第３のステップとしてＳ８〜Ｓ１０が行われ、第４のステップとしてＳ１１が行われる。以下では、これらのステップについて詳細に説明する。なお、本実施の形態では、このテストは、ＤＦＴコントロール信号が出荷前テストモードである場合に行われるものとする。
【００２４】
まず、テストが開始されると、ＤＦＴコントロール信号に基づきテスト回路がＲＡＭ１７のＢＩＳＴを実行し、その結果を出力する（ステップＳ１）。このステップＳ１でのテスト条件を以下では、第１のテスト条件と称す。続いて、外部装置３０は、このＢＩＳＴの結果に基づきテストした半導体装置が良品か否かを判断する（ステップＳ２）。このとき、ＲＡＭ１７に不良メモリセルがない場合、後述するステップＳ８に進む。一方、ＲＡＭ１７に不良メモリセルがあった場合、ステップＳ３に進む。ステップＳ３では、不良メモリセルの位置と数とに基づきテスト結果分析回路１８２が不良メモリセルの修復が可能かどうかを分析する（ステップＳ３）。この分析の結果、修復が不可能と判断された場合、その半導体装置は廃棄される。一方、修復が可能と判断された場合、ステップＳ５に進む（ステップＳ４）。ステップＳ５では、冗長セル設定回路１８３が冗長セルの配置を設定し、この設定に基づきリペア制御回路１８４が周辺回路１７２ａａ〜１７２ｎｎを制御する。これによって、不良メモリセルと冗長セルとの置き換え（ＢＩＳＲ）が行われる。
【００２５】
ステップＳ５が完了すると、置き換え完了信号がリペア制御回路１８４からテスト回路１８１に送信される。この置き換え完了信号に基づきテスト回路１８１は、ＢＩＳＲ完了後のＲＡＭ１７のＢＩＳＴを実行する（ステップＳ６）。なお、このときのテスト条件は、第１のテスト条件である。その後、このＢＩＳＴの結果に基づき、ＲＡＭ１７が良品であるか否かの判断がされる（ステップＳ７）。この判断の結果、不良品となった半導体装置は、廃棄される。一方、良品であった場合、ステップＳ８に進む。
【００２６】
続いて、ステップＳ７が完了するとテスト回路１８１からテスト完了信号が出力され、外部装置制御回路１８５から変更命令信号が外部装置に出力される。そして、この変更命令信号に基づき外部装置は、電源条件や温度条件等のテスト条件を変更する。このとき、ＲＡＭ  ＤＦＴ回路１８は、ステップＳ５で行われたＢＩＳＲの情報を保持したまま、待機状態となる（ステップＳ８）。なお、ステップＳ８で変更された後のテスト条件を以下では、第２のテスト条件と称す。その後、外部装置３０において条件の変更が完了すると、外部装置３０は、変更完了信号を出力する。この変更完了信号を外部装置制御回路１８５が受信すると、外部装置制御回路１８５は、テスト再開信号を出力する（ステップＳ９）。このテスト再開信号に応じてテスト回路１８１は、ＢＩＳＲ実行後のＲＡＭ１７に対してＢＩＳＴを実行し、その結果を出力する（ステップＳ１０）。
【００２７】
そして、ステップＳ１０のテスト結果に基づき、外部装置３０は、第２のテスト条件でのＢＩＳＲ実行後のＲＡＭ１７が良品か否かを判断する（ステップＳ１１）。この判断の結果、ＲＡＭ１７に不良メモリセルがあった場合、半導体装置は不良品であるとして廃棄される。一方、ＲＡＭ１７に不良がない場合、半導体装置はＢＩＳＲ後に動作条件が変動しても良品であることが確認され、テストは終了する。
【００２８】
以上の説明より、本実施の形態の半導体装置のテスト方法によれば、第１のテスト条件でＢＩＳＴの結果に基づきＢＩＳＲが行われ、そのＢＩＳＲの結果を保持したまま、第２のテスト条件でＢＩＳＴを実行する。これによって、第１のテスト条件のテスト結果と第２のテスト条件のテスト結果を比較することなく、半導体装置の良品を判定することが可能である。つまり、本実施の形態にかかる半導体装置のテスト方法では、テスト結果を比較する時間が必要ないため、テスト時間を短縮することが可能である。さらに、テスト条件を変更するたびに、ＢＩＳＲを実行する必要がないため、この点においても時間を短縮することが可能である。さらに、本実施の形態にかかる半導体装置では、ＢＩＳＴ結果を保持する記憶手段と、ＢＩＳＴ結果を比較する比較手段が必要ないため、従来例に比べて回路規模を削減することが可能である。
【００２９】
また、不良メモリセルを冗長セルに置き換えた後に、電源条件や温度条件が変化した場合であってもＲＡＭが正常に動作することを確認することが可能である。このようなテストを行うことで、例えばユーザーが使用している期間に動作条件が変動し、その変動によって不良メモリセルが発生するようなものを排除することができる。つまり、ユーザーが使用している期間に動作条件が変動するような場合のＲＡＭの動作を保証することが可能である。つまり、本実施の形態にかかる半導体装置のテスト方法によれば、ＲＡＭの信頼性を向上させることが可能である。
【００３０】
実施の形態２
実施の形態２にかかる半導体装置のテスト方法は、第３のステップで行われるテストを複数回行うものである。また、第４のステップで行われる良否判定もテストの良否を判定するために第３のステップと同じ回数行われる。なお、以下の説明では実施の形態２に関わる部分のみを説明する。
【００３１】
実施の形態２にかかる半導体装置のテスト方法のフローチャートを図４に示す。図４に示すように、実施の形態２にかかるテスト方法では、実施の形態１にかかるテストのフローチャートのステップＳ８〜Ｓ１１の実行回数を設定するステップＳ２１と、ステップＳ８〜Ｓ１１を実行するたびにステップＳ２１で設定した回数を減算するステップＳ２２と、ステップＳ２２を実行した結果に基づきステップＳ８〜Ｓ１１の実行回数がステップＳ２１で設定した回数に達したか否かを判断するステップＳ２３を有している。
【００３２】
より具体的に実施の形態２にかかるテスト方法を説明する。まず、ステップＳ７が完了し、テストの工程が第３のステップに進むと、第３のステップの実行回数を設定する（ステップＳ２１）。図４に示す例では、実行回数を"Ｉ"とし、設定回数が"Ｎ"で示され、Ｉ＝Ｎとされる。
【００３３】
続いて、ステップＳ８〜Ｓ１１にて第３のステップが実行される。その後、Ｉ＝Ｉ−１とし、"Ｉ"の値を１回分減算する（ステップＳ２２）。そして、"Ｉ"が"０"となっているかを判断する（ステップＳ２３）。このとき、"Ｉ"の値が"０"となっていない場合、再びステップＳ８を実行する。なお、再び実行されるステップＳ８では、前回に行った第３のステップに対してテスト条件を変更する。一方、ステップＳ２３でＩ＝０となっていた場合、第３のステップの実行回数がステップＳ２１で設定した回数に達したと判断し、テストを終了する。
【００３４】
上記説明より、実施の形態２にかかる半導体装置のテスト方法によれば、複数のテスト条件で半導体装置のテストを実行することが可能である。例えば、テスト条件として、半導体装置の動作電源電圧で規定される電圧のうち上限と下限との中間となる電圧、上限の電源電圧と、下限の電源電圧を続けて行うことが可能である。このように続けてテストを行うことで、例えばユーザーの使用中に半導体装置に印可される電源電圧が変動した場合に不良となるようなものを排除することが可能である。
【００３５】
なお、実施の形態２にかかる半導体装置のテスト方法では、ステップＳ６、Ｓ７にて実行される第２のステップを、第３のステップで実行するテストの一条件とすることで、なくすことが可能である。
【００３６】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。
【図面の簡単な説明】
【００３７】
【図１】実施の形態１にかかる半導体装置のブロック図である。
【図２】実施の形態１にかかる記憶回路のブロック図である。
【図３】実施の形態１にかかる半導体装置のテスト方法のフローチャートである。
【図４】実施の形態２にかかる半導体装置のテスト方法のフローチャートである。
【図５】従来の半導体装置のテスト方法のフローチャートである。
【符号の説明】
【００３８】
１    テストシステム
１０    半導体装置
１１    ＬＳＩ  ＤＦＴ回路
１２    論理回路用テスト回路
１３    論理回路
１４    マクロ用テスト回路
１５    マクロ回路
１６    記憶回路
１７    ＲＡＭ
１７１ａａ〜１７１ｎｎ    メモリサブアレイ
１７２ａａ〜１７２ｎｎ    周辺回路
１８    ＲＡＭ  ＤＦＴ回路
１８１    テスト回路
１８２    テスト結果分析回路
１８３    冗長セル設定回路
１８４    リペア設定回路
１８５    外部装置制御回路
２０    外部端子
３０    外部装置
【図１】
2008084425.tif 000003
【図２】
2008084425.tif 000004
【図３】
2008084425.tif 000005
【図４】
2008084425.tif 000006
【図５】
2008084425.tif 000007