(57)【要約】【課題】本発明はトランジスタのソース・ドレイン拡散層と配線を多結晶シリコンによって接続したコンタクトプラグを有する半導体装置に関し、特に拡散層中に残留する欠陥を低減して接合リーク電流を減少できる半導体装置を提供する。【解決手段】本発明の半導体装置は、トランジスタのソース拡散層及び又はドレイン拡散層へのコンタクトが多結晶シリコンのコンタクトプラグである半導体装置において、前記ソース拡散層及び又はドレイン拡散層と多結晶シリコンのコンタクトプラグの間に格子間シリコンまたは空孔の拡散を防止する拡散防止膜を形成した。【選択図】図１
2008084885.tif 000002
【特許請求の範囲】
【請求項１】
トランジスタのソース拡散層及び又はドレイン拡散層へのコンタクトが多結晶シリコンのコンタクトプラグである半導体装置において、前記ソース拡散層及び又はドレイン拡散層と多結晶シリコンのコンタクトプラグとの間に、格子間シリコンまたは空孔の拡散を防止する拡散防止膜を形成したことを特徴とする半導体装置。
【請求項２】
前記トランジスタの拡散層へのコンタクト材料である多結晶シリコンのコンタクトプラグ中のドーパント量が１×１０２０／ｃｍ３以上かつ１×１０２１／ｃｍ３以下であり、共有結合半径がシリコンより大きい元素を含む多結晶シリコン膜または単結晶シリコン膜が前記拡散防止膜とされたことを特徴とする請求項１に記載の半導体装置。
【請求項３】
上記拡散防止膜中の共有結合半径がシリコンより大きい元素として、ゲルマニウム（Ｇｅ）、砒素（Ａｓ）、インジュウム（Ｉｎ）、すず（Ｓｎ）、アンチモン（Ｓｂ）のいずれか１種または２種以上が選択されたことを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
請求項１に記載の半導体装置において、上記トランジスタの拡散層へのコンタクト材料である多結晶シリコンのコンタクトプラグ中のドーパント量が１×１０２０／ｃｍ３以上かつ１×１０２１／ｃｍ３以下であり、上記拡散防止膜が、多結晶シリコン膜または単結晶シリコン膜に格子間シリコンまたは窒素を含有させた膜であることを特徴とする半導体装置。
【請求項５】
請求項１に記載の半導体装置において、前記拡散防止膜が、多結晶シリコン膜または単結晶シリコン膜にシリコンイオンを１×１０１３／ｃｍ２以上かつ１×１０１５／ｃｍ２以下注入してなることを特徴とする半導体装置。
【請求項６】
トランジスタのソース拡散層及び又はドレイン拡散層の周囲に他の積層膜が形成され、これらの積層膜に前記ソース拡散層またはドレイン拡散層に通じるコンタクトホールが形成され、該コンタクトホールに多結晶シリコンからなるコンタクトプラグが形成されてなる半導体装置に適用され、前記コンタクトホールの底部側の前記ソース拡散層及びまたはドレイン拡散層に通じる部分に前記拡散防止膜が形成され、前記拡散防止膜上のコンタクトホール内に前記コンタクトプラグが形成されてなることを特徴とする請求項１〜５のいずれかに記載の半導体装置。
【請求項７】
トランジスタのソース拡散層及び又はドレイン拡散層の周囲に他の積層膜が形成され、これらの積層膜に前記ソース拡散層またはドレイン拡散層に通じるコンタクトホールが形成され、該コンタクトホールに多結晶シリコンからなるコンタクトプラグが形成されてなる半導体装置に適用され、前記コンタクトホールの内面側に前記拡散防止膜が形成され、前記拡散防止膜の内側のコンタクトホール内に前記コンタクトプラグが形成されてなることを特徴とする請求項１〜５のいずれかに記載の半導体装置。
【請求項８】
前記コンタクトプラグにリンが含まれてなることを特徴とする請求項１〜７の何れかに記載の半導体装置。
【請求項９】
請求項１〜８のいずれかに記載のトランジスタがＭＯＳトランジスタであり、ＤＲＡＭのセルトランジスタであることを特徴とする半導体装置。
【請求項１０】
トランジスタのソース拡散層及び又はドレイン拡散層へのコンタクトが多結晶シリコンプラグである半導体装置を製造する方法において、
ソース拡散層及び又はドレイン拡散層を形成後、それらの上に他の膜を積層して積層膜を形成し、この積層膜に前記ソース拡散層及び又はドレイン拡散層に到達するコンタクトホールを形成し、前記コンタクトホール内の少なくとも前記ソース拡散層及び又はドレイン拡散層に通じる部分を単結晶シリコン膜あるいは単結晶シリコン膜で覆い、これらの膜に対して、格子間シリコンを注入するか、共有結合半径がシリコンよりも大きな元素を注入して拡散防止膜とした後、多結晶シリコンのコンタクトプラグを形成することを特徴とする半導体装置の製造方法。
【請求項１１】
上記拡散防止膜中の共有結合半径がシリコンより大きい元素として、ゲルマニウム（Ｇｅ）、砒素（Ａｓ）、インジュウム（Ｉｎ）、すず（Ｓｎ）、アンチモン（Ｓｂ）のいずれか１種または２種以上を選択したことを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１２】
請求項１０または１１に記載の半導体装置の製造方法において、前記拡散防止膜として多結晶シリコン膜または単結晶シリコン膜にシリコンイオンを１×１０１３／ｃｍ２以上かつ１×１０１５／ｃｍ２以下注入することを特徴とする半導体装置の製造方法。
【請求項１３】
前記コンタクトプラグにリンを注入し、活性化のために熱処理を施すことを特徴とする請求項１０〜１２のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トランジスタのソース・ドレイン拡散層と配線を多結晶シリコンによって接続したコンタクトプラグを有する半導体装置に関し、特に拡散層中に残留する欠陥を低減して接合リーク電流を減少できる半導体装置を提供する。
【背景技術】
【０００２】
従来の半導体装置の代表例の１つであるＤＲＡＭのセルトランジスタ構造は、図２０に示すように、ビット線１０１を共有した２つのトランジスタが１つの活性領域に形成されている。例えば、特許文献１に記載されている従来の半導体装置（特許文献１：図１９等参照）では、以下のような構造を採用している。
図２０に示す半導体装置において、活性領域は、絶縁膜１０２が埋め込まれた溝型素子分離領域に囲まれており、少なくとも基板電位が与えられるｐ型ウエル層１０３とトランジスタのしきい値電圧を決定するｐ型チャネルドープ層１０４が形成されている。なお、ｐ型ウエル層１０３の下部には、図示されていないがｎ型埋め込みウエル層が形成されている。
【０００３】
図２０に示す構造において、ビット線１０１に接続された多結晶シリコンで形成されたコンタクトプラグ１０５の両側に２つのゲート電極１０６が形成されており、ゲート電極１０６とｐ型チャネルドープ層１０４との間にはゲート絶縁膜１０７が形成され、また、ゲート電極１０６とコンタクトプラグ１０５の間にはサイドスペーサ１０８が形成されている。ゲート電極１０６が形成されていない活性領域には、ソース・ドレインとなるｎ型低濃度拡散層１０９が形成されている。ｎ型低濃度拡散層１０９は、ビット線１０１に接続されたプラグ１０５の他に、キャパシタ１１０に接続されているプラグ１１１に接している。ここで、多結晶シリコンプラグ１０５は、層間絶縁膜１１２に穴を明けた後、約２×１０２０／ｃｍ３のリンが導入された多結晶シリコンをＣＶＤ法で堆積し埋め込んで形成するが、穴明け直後に、以下の特許文献２に記載されているような電界緩和のためのリン注入が行なわれる場合がある。通常、電界緩和のためのリン注入部１００の形成は、上記ｎ型低濃度拡散層１０９より深い部分に実施される。なお、プラグ１１１とビット線１０１との間には層間絶縁膜１１３が、さらに、ビット線１０１とキャパシタ１１０との間には層間絶縁膜１１４が形成されている。
【０００４】
ここで、図２０に示した従来例のセルトランジスタ構造は、コンタクトプラグ形成のために積層膜に開口を形成する工程から、コンタクトプラグを形成する工程までは、一般的に次のように製造している。ここでは図２１に示す従来構造を基に説明する。
なお、セルトランジスタ構造において、ＭＯＳトランジスタのソース・ドレイン拡散層形成までの方法、およびビット線１０１を形成する以降の製造方法は、本発明とは直接関係がないので、それら製造工程の説明を割愛する。
まず、セルトランジスタが形成された後、ＣＶＤ法で酸化シリコン膜を堆積する。この酸化シリコン膜の表面をＣＭＰ法で研磨した後、コンタクトホールを形成するためにリソグラフィー法によってレジストをパターンニングする。このレジストをマスクとしてドライエッチングにより酸化シリコン膜をエッチングし、図２１に示すようにコンタクトホール１１６を形成して下地の拡散層１０９を露出させる。ここで、電界緩和のために、リンを６０ｋＶで１．５×１０１３／ｃｍ２程度注入する。このコンタクトホール内部を含むシリコン酸化膜上にリンをドープした多結晶シリコン膜をＣＶＤ法で堆積し、続いて多結晶シリコン膜をエッチバックして（またはＣＭＰ法で研磨）してコンタクトホールの内部のみ残すようにすることで図２１に示すコンタクトホール１１６の内部に多結晶シリコン膜によるコンタクトプラグを形成することができる。
次に、この多結晶ポリシリコンプラグ中のリンを活性化するために９５０〜１０５０℃：６０ｓｅｃ程度の熱処理が行われる。その後、一方のポリシリコンプラグはキャパシタの下地電極に接続され、また、他方のポリシリコンプラグはビット線に接続されることにより、図２０に示す半導体記憶装置（ＤＲＡＭ）の断面構造とされる。
【特許文献１】特開２００３―１７５８６号公報
【特許文献２】特許第３２１２１５０号
【非特許文献１】H.Shirai et al., Appl. Phys. Lett., Vol.54,p1748-1750(1989)
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記特許文献１に記載された、図２０を基に先に説明した半導体装置には、以下のような問題点がある。
非特許文献１によれば、単結晶シリコン基板に多結晶シリコン膜を堆積した後、９００℃以上の熱処理を施すと多結晶シリコンの構造変化（結晶粒界成長）に伴い、下地の単結晶シリコン基板中の格子間シリコンが吸収されるという現象を生じることが知られている。
多結晶シリコン中の結晶粒同士は、それぞれの結晶方位が揃っていないため、その結晶粒界は、原子が不規則に並んでいる。従って、結晶粒内に比べ、結晶粒界は、一般的にシリコン原子密度が低くなっている。この多結晶シリコン膜を高温熱処理すると、結晶粒は大きく成長し、多結晶シリコンの単位体積当たりの粒界面密度が小さくなる。この時、シリコンの結晶粒は、シリコン原子を粒界に補充しながら成長する。
【０００６】
また、本出願人の研究結果によれば、多結晶シリコン膜が単結晶シリコン基板に接している構造において熱処理を施すと、熱処理中にシリコン基板内の格子間シリコンを多結晶シリコン膜が吸収してしまうことを発見している。本発明者らは、上記のセルトランジスタの作製プロセスにおいても、多結晶ポリシリコンプラグ成膜後の活性化熱処理中（９５０〜１０５０℃：６０ｓｅｃ）において、ｐｎ接合近傍に多くの空孔型欠陥が形成されてしまうことを発見している。
その場合の代表的な空孔欠陥の概念図を図２２に示す。この空孔欠陥発生は、熱処理中に多結晶シリコンの上記結晶構造変化により、その下地のソース・ドレイン拡散層内の格子間シリコンが吸収されて空孔濃度が高くなるためである。また、本願出願人の研究結果から、トランジスタのｐｎ接合近傍に存在する空孔欠陥濃度とＤＲＡＭの情報保持時間が依存することを知見している。（図２３参照）
【０００７】
これらの結果から、先の空孔型欠陥が、空乏層内に存在してしまうと、接合リーク増加を引き起こすので、ＤＲＡＭの情報保持特性が悪化してしまう。一方、この空孔欠陥は、格子位置のシリコン原子が抜けてできた欠陥であり、この周りのシリコン原子は引っ張り歪を受けている。従って、空孔欠陥は、圧縮歪場に安定しやすい傾向があると考えられる。
図２４は、本願出願人の研究結果から得られたＤＲＡＭセルトランジスタ内の空乏層領域の歪量（％）とＤＲＡＭのデータ保持時間との相関関係を示すが、圧縮歪量が大きい状態では、空孔濃度が多く発生することを示している。従って、上記のように従来の多結晶シリコンをプラグとして使用するＤＲＡＭのセルトランジスタでは、接合リーク電流が多くなり、情報保持特性が悪くなってしまうという問題があった。
従って、ポリシリコンプラグ用の多結晶シリコン膜を堆積した後の高温熱処理中でコンタクトホール内に埋め込まれた多結晶シリコン膜への格子間シリコン吸収を抑えることが必要になってきた。
【０００８】
図２５は、単結晶シリコンウェハに多結晶シリコン膜を積層した試料と積層していない試料を用意した後、各試料を１０００℃にて１０時間熱処理した場合、熱処理したウエハ内部の酸素分析分布を調べるために、一般に良く行われている欠陥エッチング観察を行った。熱処理したウエハを劈開し、その劈開面を欠陥エッチング液（フッ硝酸系の薬液）にてウエットエッチング処理し、その劈開面を光学顕微鏡で観察した結果を示す。
図２５（ａ）に示す如く多結晶シリコン膜を積層した試料では多数の酸素析出物の析出を確認できたが、図２５（ｂ）に示すように多結晶シリコン膜を積層していない試料では酸素析出物をほとんど確認できなかった。
これは、図２５（ｃ）に示す如く素子分離膜（ＳＴＩ）により素子分離された領域においてシリコンウェハにおけるＮ型拡散層上に多結晶シリコンプラグが接続され、その側部側にゲート電極が配置されてなるトランジスタ構造において、多結晶シリコンプラグ側の結晶粒界においてシリコンの欠乏している領域が多く存在するので、シリコンウェハにおけるＮ型拡散層からシリコン原子が移動してコンタクトプラグ側に取り込まれ、結果としてシリコンウェハ側のＮ型拡散層に空孔欠陥が生成されてしまうことを意味している。
【０００９】
本発明は、このような事情に鑑みてなされたもので、本発明の目的は、ＤＲＡＭのセルトランジスタの多結晶シリコンプラグを形成する際、多結晶シリコン膜形成前に共有結合半径がシリコンより大きな元素を含有したシリコン膜または過剰にシリコンを含有したシリコン膜を形成してシリコンプラグ構造を積層構造にすることで、膜堆積後の熱処理中にソース・ドレイン拡散層形成領域内からシリコンプラグ内に格子間シリコンが吸収されるのを抑制し、ソース・ドレイン拡散層形成領域内に空孔欠陥が発生するのを防止し、これにより、ＤＲＡＭのセルトランジスタの接合リーク電流を低減し、情報保持特性を向上させることを目的とする。
【課題を解決するための手段】
【００１０】
上記の背景に基づき本発明者は、多結晶シリコンのコンタクトプラグに接するシリコン基板からの格子間シリコン吸収を抑えるため、多結晶シリコンのコンタクトプラグ中に格子間シリコンが拡散できないような拡散防止構造を形成することが必要であると考えた。
（１）本発明の半導体装置は、トランジスタのソース拡散層及び又はドレイン拡散層へのコンタクトが多結晶シリコンのコンタクトプラグである半導体装置において、前記ソース拡散層及び又はドレイン拡散層と多結晶シリコンのコンタクトプラグの間に格子間シリコンまたは空孔の拡散を防止する拡散防止膜を形成したことを特徴とする。
（２）本発明の半導体装置は、（１）に記載のトランジスタの拡散層へのコンタクト材料である多結晶シリコンのコンタクトプラグ中のドーパント量が１×１０２０／ｃｍ３以上かつ１×１０２１／ｃｍ３以下であり、共有結合半径がシリコンより大きい元素を含む多結晶シリコン膜または単結晶シリコン膜が、前記拡散防止膜とされたことを特徴とする。
（３）本発明の半導体装置は、上記拡散防止膜中の共有結合半径がシリコンより大きい元素として、ゲルマニウム（Ｇｅ）、砒素（Ａｓ）、インジュウム（Ｉｎ）、すず（Ｓｎ）、アンチモン（Ｓｂ）のいずれか１種または２種以上が選択されたことを特徴とする。
【００１１】
（４）本発明の半導体装置は、（１）に記載の半導体装置において、上記トランジスタの拡散層へのコンタクト材料である多結晶シリコンのコンタクトプラグ中のドーパント量が１×１０２０／ｃｍ３以上かつ１×１０２１／ｃｍ３以下であり、上記拡散防止膜が、多結晶シリコン膜または単結晶シリコン膜に格子間シリコンまたは窒素を含有させた膜であることを特徴とする。
（５）本発明の半導体装置は、（１）に記載の半導体装置において、前記拡散防止膜が、多結晶シリコン膜または単結晶シリコン膜にシリコンイオンを１×１０１３／ｃｍ２以上かつ１×１０１５／ｃｍ２以下注入してなることを特徴とする。
【００１２】
（６）本発明の半導体装置は、（１）〜（５）に記載の半導体装置において、トランジスタのソース拡散層及び又はドレイン拡散層の周囲に他の積層膜が形成され、これらの積層膜に前記ソース拡散層またはドレイン拡散層に通じるコンタクトホールが形成され、該コンタクトホールに多結晶シリコンからなるコンタクトプラグが形成されてなる半導体装置に適用され、前記コンタクトホールの底部側の前記ソース拡散層及びまたはドレイン拡散層に通じる部分に前記拡散防止膜が形成され、前記拡散防止膜上のコンタクトホール内に前記コンタクトプラグが形成されてなることを特徴とする。
（７）本発明の半導体装置は、（１）〜（５）に記載の半導体装置において、トランジスタのソース拡散層及び又はドレイン拡散層の周囲に他の積層膜が形成され、これらの積層膜に前記ソース拡散層またはドレイン拡散層に通じるコンタクトホールが形成され、該コンタクトホールに多結晶シリコンからなるコンタクトプラグが形成されてなる半導体装置に適用され、前記コンタクトホールの内面側に前記拡散防止膜が形成され、前記拡散防止膜の内側のコンタクトホール内に前記コンタクトプラグが形成されてなることを特徴とする。
（８）本発明の半導体装置は、（１）〜（７）のいずれかに記載のコンタクトプラグにリンが含まれてなることを特徴とする。
（９）本願発明の半導体装置は、（１）〜（８）のいずれかに記載のトランジスタがＭＯＳトランジスタであり、ＤＲＡＭのセルトランジスタであることを特徴とする。
【００１３】
（１０）本発明の製造方法は、トランジスタのソース拡散層及び又はドレイン拡散層へのコンタクトが多結晶シリコンのコンタクトプラグである半導体装置を製造する方法において、ソース拡散層及び又はドレイン拡散層を形成後、それらの上に他の膜を積層して積層膜を形成し、この積層膜に前記ソース拡散層及び又はドレイン拡散層に到達するコンタクトホールを形成し、前記コンタクトホール内の少なくとも前記ソース拡散層及び又はドレイン拡散層に通じる部分を単結晶シリコン膜あるいは単結晶シリコン膜で覆い、これらの膜に対して、格子間シリコンを注入するか、共有結合半径がシリコンよりも大きな元素を注入して拡散防止膜とした後、多結晶シリコンのコンタクトプラグを形成することを特徴とする。
（１１）上記拡散防止膜中の共有結合半径がシリコンより大きい元素として、ゲルマニウム（Ｇｅ）、砒素（Ａｓ）、インジュウム（Ｉｎ）、すず（Ｓｎ）、アンチモン（Ｓｂ）のいずれか１種または２種以上を選択したことを特徴とする。
（１２）（１０）または（１１）に記載の半導体装置の製造方法において、前記拡散防止膜として多結晶シリコン膜または単結晶シリコン膜にシリコンイオンを１×１０１３／ｃｍ２以上かつ１×１０１５／ｃｍ２以下注入することを特徴とする。
（１３）（１０）〜（１２）のいずいれかに記載の半導体装置の製造方法において、前記コンタクトプラグにリンを注入し、活性化のために熱処理を施すことを特徴とする。
【発明の効果】
【００１４】
前記の拡散防止膜は、共有結合半径がシリコンより大きな元素を含有したシリコン膜あるいは過剰にシリコンを含有したシリコン膜を用いることができる。
共有結合半径が大きな不純物がシリコン格子位置に置換されると周囲のシリコン格子には圧縮歪みが付与される。また、空孔の周囲は引っ張り歪みが付与されているので、共有結合半径が大きな不純物を含んでいる多結晶シリコン膜は、空孔を捕獲することでエネルギー的に安定になる。即ち、格子間シリコンを放出して安定になる。
また、通常のシリコン密度より過剰にシリコン原子を含んだ多結晶シリコン膜も熱処理により格子間シリコンを放出して安定化しようとする。
従って、この２種類の膜のどちらかを、格子間シリコンの放出膜として、（換言すれば、下地のシリコン基板側に存在する格子間シリコンを供給させない拡散防止膜として）、トランジスタの拡散層に接するように堆積することで拡散防止膜とすることができる。
【００１５】
そして、通常の多結晶シリコン膜を堆積して積層構造の多結晶シリコンのコンタクトプラグを形成する。この積層構造の多結晶シリコンのコンタクトプラグにより、熱処理時に、拡散防止膜が格子間シリコンの放出（または空孔の吸収）を起すため、多結晶シリコンのコンタクトプラグが拡散層中の格子間シリコンを吸収するのを防止し、拡散層中に空孔型欠陥が発生するのを抑制できる。
よって、熱処理中にソース・ドレイン拡散層から多結晶シリコンのコンタクトプラグ内に格子間シリコンが吸収されるか、空孔が吸収されるのを抑制し、ソース・ドレイン拡散層形成領域内に空孔欠陥が発生するのを防止し、これにより、ＤＲＡＭのセルトランジスタの接合リーク電流を低減し、情報保持特性を向上させることができる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の一実施形態による半導体記憶装置（ＤＲＡＭ）について図面を参照して説明するが、本発明は以下に説明する実施形態に制限されるものでないことは勿論である。
図１は同実施形態の断面構造を示す概念図であり、この図において、半導体基板１は所定濃度の不純物を含有する半導体、例えばシリコンにて形成されている。素子分離領域２は、上記半導体基板１の表面にＳＴＩ（Shallow Trench Isolation）法により、トランジスタ形成領域Ａ以外の部分に形成され、トランジスタ（選択用トランジスタ）を絶縁分離する。
【００１７】
図１に示す構造では素子分離領域２に囲まれたトランジスタ形成領域Ａにおいて、半導体基板１の表面側にチャネルドープ層１Ａが形成され、該チャネルドープ層１Ａの表面側にソース拡散層９Ａ、ドレイン拡散層１０、ソース拡散層９Ｂが相互に離間して形成され、ソース拡散層９Ａの表面側とドレイン拡散層１０の表面側との間にゲート絶縁膜３が、ドレイン拡散層１０の表面とソース拡散層９Ｂの表面との間にゲート絶縁膜３が形成されている。また、半導体基板１のチャネルドープ層１Ａよりも深部側には埋め込みウエル層１Ｂが形成されている。
トランジスタ形成領域Ａにおいて、ゲート絶縁膜３は、半導体基板１表面に、例えば熱酸化などにより、シリコン酸化膜として形成されている。
【００１８】
ゲート電極６は多結晶シリコン膜４と金属膜５との多層膜により形成されており、各ゲート絶縁膜３の上方に位置するように、また、トランジスタ形成領域の左右両側の素子分離領域２の上方に位置するようにそれぞれ形成されている。前記多結晶シリコン膜４は例えばＣＶＤ法での成膜時に不純物を含有させて形成するドープト多結晶シリコン膜などを用いることができ、金属膜５はタングステン（Ｗ）や、タングステンシリサイド（ＷＳi）などの高融点金属を用いることができる。
上記ゲート電極６の上に、すなわち金属膜５の上には窒化シリコン（ＳiＮ）等の絶縁膜７と酸化シリコン等の絶縁膜１１とが形成され、ゲート電極６の側壁部分には窒化シリコンなどの絶縁膜によるサイドウォール８が形成されている。また、図１において隣接するゲート電極６の間に位置するように多結晶シリコンからなるコンタクトプラグ１２Ａ、１２Ｂ、１２Ｃが形成されている。
【００１９】
即ち、ゲート電極６と絶縁膜７、１１及びサイドウォール８により自己整合的に形成された各コンタクトホールに、ソース拡散層９Ａに接続されたコンタクトプラグ１２Ａと、ドレイン拡散層１０に接続されたコンタクトプラグ１２Ｂと、ソース拡散層９Ｂに接続されたコンタクトプラグ１２Ｃとが、所定の不純物濃度の多結晶シリコン膜により形成されている。これらのコンタクトプラグ１２Ａ、１２Ｂ、１２Ｃは、トランジスタのソース及びドレインの拡散層に対して接続する部材として形成され、各コンタクトプラグ１２Ａ、１２Ｂ、１２Ｃにはそれぞれリン（Ｐ）が含有されている。
【００２０】
また、本実施形態の構造においては、前記コンタクトプラグ１２Ａ、１２Ｂ、１２Ｃの下端部及び周面側に拡散防止膜１２ａが形成されている。前記コンタクトプラグ１２Ａ、１２Ｂ、１２Ｃはそれらの下端部両側にサイドウォール８が形成され、それらの上部両側に絶縁膜７、１１が設けられているが、前記拡散防止膜１２ａはこれらのサイドウォール８及び絶縁膜７、１１と各コンタクトプラグとの境界部分を隔離するように形成されている。また、拡散防止膜１２ａはコンタクトプラグ１２Ａ、１２Ｂ、１２Ｃの下端側に位置するソース拡散層９あるいはドレイン拡散層１０との境界部分、即ち、コンタクトプラグ１２Ａ、１２Ｂ、１２Ｃの下端部側にも形成されている。
【００２１】
これらの拡散防止膜１２ａを構成するのは、コンタクトプラグ１２Ａ、１２Ｂ、１２Ｃを構成する多結晶シリコンに対して、格子間シリコンや空孔の拡散を防止できる機能を奏する層からなり、例えば、多結晶シリコンのコンタクトプラグ１２Ａ、１２Ｂ、１２Ｃのドーパント量として１×１０２０／ｃｍ３以上かつ１×１０２１／ｃｍ３以下である場合、共有結合半径がシリコンより大きい元素を含む多結晶シリコンを例示することができる。前記シリコンに対し共有結合半径がシリコンより大きい元素として、ゲルマニウム（Ｇｅ）、砒素（Ａｓ）、インジュウム（Ｉｎ）、すず（Ｓｎ）、アンチモン（Ｓｂ）のいずれか１種または２種以上を選択して用いることができるが、これらの元素は特性向上に最も効果があるものについて適宜選択して使用すれば良い。
【００２２】
また、これらに代わる拡散防止膜として、コンタクトプラグ１２Ａ、１２Ｂ、１２Ｃ中のドーパント量が１×１０２０／ｃｍ３以上かつ１×１０２１／ｃｍ３以下である場合、多結晶シリコン膜または単結晶シリコン膜に格子間シリコンまたは窒素を含有させた膜であっても良い。例えば、多結晶シリコンのコンタクトプラグ１２Ａ、１２Ｂ、１２Ｃ中のドーパント量が１×１０２０／ｃｍ３以上かつ１×１０２１／ｃｍ３以下である場合、前記の各元素に代えてシリコンイオンを１×１０１３／ｃｍ２以上かつ１×１０１５／ｃｍ２以下で注入した拡散防止膜を例示することができる。
ここでのシリコン注入量の上限は、格子間シリコンの放出量が過剰になり、拡散層内に格子間シリコン起因の欠陥が発生してしまうためである。シリコン注入量の下限は、後述するＤＲＡＭのリフレッシュ時間（データ保持時間）が向上する量で決定されている。
【００２３】
前記コンタクトプラグ１２Ａ、１２Ｂ、１２Ｃの上部側面の位置は、ゲート電極６の側面の位置と同じか、もしくはゲート電極６側に迫り出すように形成されており、その表面がソース拡散層９Ａ、９Ｂ及びドレイン拡散層１０各々の拡散層との接触面積よりも大きな露出表面積を有している。
コンタクトプラグ１２Ａ、１２Ｂ、１２Ｃの各々の間に形成される溝部には第１の層間絶縁膜１１が形成されている。すなわち、コンタクトプラグ１２Ａ、１２Ｂ、１２Ｃの各々は、上記第１の層間絶縁膜１１により、それぞれ隣接する他のコンタクトプラグと電気的に絶縁されている。
コンタクトプラグ１２Ａ、１２Ｂ、１２Ｃ上及び各第１の層間絶縁膜１１の上には、全面的に第２の層間絶縁膜１４が形成されている。
【００２４】
前記コンタクトプラグ１２Ｂ上が露出するように、第２の層間絶縁膜１４を貫通させて、コンタクトホールが形成され、このコンタクトホール内に、金属材料（例えば、チタン／窒化チタン/タングステンの多層膜）からなるコンタクトプラグ１６が形成され、このコンタクトプラグ１６の上に、タングステン膜などの金属膜からなるビット配線層１７が形成されている。すなわち、ビット配線層１７は、コンタクトプラグ１６、コンタクトプラグ１２Ｂ、拡散防止膜１２ａを介して、ドレイン拡散層１０と接続されている。
また、ビット配線層１７及び第２の層間絶縁膜１４上に、第３の層間絶縁膜１８が形成されている。
【００２５】
コンタクトプラグ１２Ａ、１２Ｃの上面が露出するよう、第２の層間絶縁膜１４及び第３の層間絶縁膜１８を貫通させて、コンタクトホールが形成され、これらのコンタクトホール内には、多結晶シリコン膜もしくは金属材料（例えば、チタン／窒化チタン/タングステンの多層膜）からなるコンタクトプラグ１９が形成されている。
コンタクトプラグ１９の露出面及び第３の層間絶縁膜１８上に第４の層間絶縁膜２０が形成され、該層間絶縁層２０の内部に容量絶縁膜や上下電極などの積層膜２１が形成されてなるキャパシタ構造部２２が形成されている。
【００２６】
前記構造の拡散防止膜１２ａを備えた半導体装置の構造では、リンを含む多結晶シリコン膜のコンタクトプラグ１２Ａ、１２Ｂ、１２Ｃを形成した後、これらコンタクトプラグ１２Ａ〜１２Ｃ中のリンを活性化するための熱処理を９５０℃〜１０５０℃の温度範囲で１０秒〜数分程度行うことがなされている。
従来技術における、この温度範囲の熱処理では、トランジスタのｐｎ接合の近傍近くに多くの空孔型欠陥が形成されてしまうので、例えば、コンタクトプラグ１２Ａ、１２Ｂ、１２Ｃとそれらの下側に位置するソース拡散層９あるいはドレイン拡散層１０との間においてシリコン原子の拡散あるいは空孔の移動がなされるおそれを有するが、本実施形態の構造ではコンタクトプラグ１２Ａ、１２Ｂ、１２Ｃとそれらの下側に位置するソース拡散層９あるいはドレイン拡散層１０との間に拡散防止膜１２ａが介在されているので、シリコン原子の拡散あるいは空孔の移動がなされ難くなるので、接合リーク電流の低減効果を得ることができるとともに、情報保持特性の低下を阻止できる。
【００２７】
次に、本発明に係る半導体記憶装置（ＤＲＡＭ）の第２実施形態について説明する。
図２は同実施形態の断面構造を示す概念図であり、この図において、半導体基板１、素子分離領域２、トランジスタ領域Ａについては先の第１実施形態と同等であり、トランジスタ構造部分を含め、本第２実施形態の構造において先の第１実施形態の構造と同一の構造要素には同一の符号を付して説明を略する。
本第２実施形態の構造において先に説明した第１実施形態の構造と異なっているのは、コンタクトプラグの構造である
先の第１実施形態においてコンタクトプラグ１２Ａ、１２Ｂ、１２Ｃの下端部と周囲を覆うように形成されていた拡散防止膜１２ａに代えて、本第２実施形態ではコンタクトプラグ３２Ａ、３２Ｂ、３２Ｃの下端部側にのみ拡散防止膜３２ａが形成されている点にある。即ち、本実施形態の構造において、サイドウオール８、絶縁膜１１、７に形成されたコンタクトホールを埋めるようにコンタクトプラグ３２Ａがソース拡散層９Ａ上に位置して形成され、コンタクトプラグ３２Ｂがドレイン拡散層１０上に位置して形成され、コンタクトプラグ３２Ｃがソース拡散層９Ｂ上に位置して形成され、コンタクトプラグ３２Ａの下端部とソース拡散層９との境界部分に拡散防止膜３２ａが形成され、コンタクトプラグ３２Ｂとドレイン拡散層１０との境界部分に拡散防止膜３２ａが形成され、コンタクトプラグ３２Ｃの下端部とソース拡散層９Ｂとの境界部分に拡散防止膜３２ａが形成されている。
これらの拡散防止膜３２ａはゲート絶縁膜３よりも厚く形成され、拡散防止膜３２ａの上端部はゲート絶縁膜３よりも上方位置のサイドウオール８まで達するように形成されている。
【００２８】
前記拡散防止膜３２ａを構成する材料は先の第１実施形態の構造において用いられた拡散防止膜１２ａの構成材料と同じでも良い。
以上構成の拡散防止膜３２ａであっても先の第１実施形態に適用された拡散防止膜１２ａと同等の作用効果を得ることができる。
【００２９】
次に、前記第１実施形態の構造の半導体記憶装置（ＤＲＡＭ）を製造する方法の一例について図３〜図１１を基に以下に説明する。
図３に示すように、シリコン基板の主表面に絶縁膜４１が埋め込まれた溝型素子分離領域を必要領域に形成した後、ｎ型埋め込みウエル層４２を形成するためのリン注入を実施した。リン注入条件は、１０００ｋｅＶで１×１０１３／ｃｍ２である。その後、窒素雰囲気中での１０００℃、１０分の熱処理を実施した。引き続き、ｐ型ウエル層４３を形成するためにホウ素注入を４回に分けて実施する。まず３００ｋｅＶで１×１０１３／ｃｍ２のホウ素注入後に、窒素雰囲気中での１０００℃、１０分の熱処理を実施した。そして、１５０ｋｅＶで５×１０１２／ｃｍ２、５０ｋｅＶで１×１０１２／ｃｍ２および１０ｋｅＶで２×１０１２／ｃｍ２のホウ素注入後に、１０００℃、３０分の熱処理を実施した。
【００３０】
その後、図３に示すように、ｐ型チャネルドープ層４４を形成するために、９ｋｅＶで７×１０１２／ｃｍ２のホウ素注入を施した後、窒素中で１０００℃、１０秒の熱処理を実施した。そして、図４に示すように、上記ホウ素注入の際に基板表面が覆われていた膜厚１０ｎｍのシリコン酸化膜４５を除去したのち、熱酸化法により膜厚が７ｎｍのゲート酸化膜４６を形成し、さらに、ゲート電極となる材料を堆積・加工する。ゲート電極材料は、下部側に膜厚７０ｎｍであって高濃度にリンドープされた多結晶シリコン膜４７を設け、上部側に膜厚１００ｎｍのタングステンシリサイド膜４８を設けた。なお、タングステンシリサイド膜４８上に、膜厚が１５０ｎｍのシリコン窒化膜４９および膜厚が３０ｎｍのシリコン酸化膜５０を形成した。
【００３１】
次に、図５に示すように、ゲート電極となる部分を残すように、順次、シリコン酸化膜５０、シリコン窒化膜４９、タングステンシリサイド膜４８および多結晶シリコン膜４７を加工した。
その後、図６に示すように、ゲート電極となる多結晶シリコン膜４７およびタングステンシリサイド膜４８の側面に熱酸化法によりシリコン酸化膜５１を形成した。ここで、熱酸化条件は、多結晶シリコン膜４７側面でのシリコン酸化膜５１の膜厚が１０ｎｍになるような条件とした。なお、基板表面では、上記ゲート電極の加工時のゲート酸化膜４６の残膜に対して上記酸化が行なわれ、膜厚８ｎｍのシリコン酸化膜５２が形成されている。この酸化後に、図７に示すように、ソース・ドレインとなるｎ型低濃度拡散層５３、５４、５５を形成するためにリン注入を実施した。必要注入量が１．８×１０１３／ｃｍ２であるため、まず１５ｋｅＶで９×１０１２／ｃｍ２のリン注入を実施したのち窒素雰囲気中で９５０℃、１０秒の熱処理を実施した。次に、残りの注入量９×１０１２／ｃｍ２を１０ｋｅＶでリン注入して、窒素雰囲気中で１０００℃、１０秒の熱処理を実施した。
【００３２】
その後、半導体記憶装置（ＤＲＡＭ）においては周辺回路のトランジスタの拡散層形成を実施するが、ここでは説明を割愛し、セルトランジスタ部分の形成に関する方法のみを説明する。
上記ｎ型低濃度拡散層によるソース拡散層５３、５５、ドレイン拡散層５４を形成したのち、膜厚３０ｎｍのシリコン窒化膜を堆積し、全面エッチバックを行なうことによりサイドウオール５６を形成する。その後、膜厚が３００ｎｍのシリコン酸化膜５７を堆積し、ＣＭＰ法により平坦化した。次に、図８に示す如くシリコン酸化膜５７をエッチングして、プラグ形成用のコンタクトホールＨ１、Ｈ２、Ｈ３を形成した。図８に示す如くコンタクトホールＨ１はシリコン酸化膜５７、シリコン窒化膜４９、シリコン酸化膜５０、シリコン窒化膜５６、シリコン酸化膜５２を貫通してソース拡散層５３に到達する。また、コンタクトホールＨ２はシリコン酸化膜５７、シリコン窒化膜４９、シリコン酸化膜５０、シリコン窒化膜５６、シリコン酸化膜５２を貫通してドレイン拡散層５４に到達する。さらに、コンタクトホールＨ３はシリコン酸化膜５７、シリコン窒化膜４９、シリコン酸化膜５０、シリコン窒化膜５６、シリコン酸化膜５２を貫通してソース拡散層５５に到達する。また、この段階においてｎ型低濃度拡散層５３、５４に接するゲート絶縁膜５８ａと、ｎ型低濃度拡散層５４、５５に接するゲート絶縁膜５８ｂが形成される。
【００３３】
ここで、電界緩和用のリン注入および拡散層抵抗低減用のヒ素注入を実施した。まずリン注入は３０ｋｅＶで１×１０１３／ｃｍ２とし、次のヒ素注入は２０ｋｅＶで２×１０１３／ｃｍ２とした。
本実施例では、リン注入とヒ素注入の間に窒素雰囲気中で９５０℃、１０秒の熱処理を実施している。これは、リン注入層に残留する欠陥を低減するためである。このリン注入層は電界緩和層として作用するため、欠陥の残留は極力さける必要があるので、上記熱処理の実施により、効果的な電界緩和を実現できる。なお、ヒ素注入層に残留する欠陥は、リン注入層の表面近傍に限られているので、後に説明するコンタクトプラグ形成時の熱処理で十分低減できる。
【００３４】
コンタクトホール内をウェット水洗した後、図９に示すように、リンを含んだ多結晶シリコン膜５９をＣＶＤ法にて、２０ｎｍ堆積した。ここで形成した多結晶シリコン膜５９はコンタクトホールの内面全域を覆うように形成されるので、コンタクトホールＨ１の底部側に露出しているソース拡散層５３の領域上に形成される。同様にして、コンタクトホールＨ２の底部側に露出しているドレイン拡散層５４の領域上、コンタクトホールＨ３の底部側に露出しているソース拡散層５５の領域上にもそれぞれ多結晶シリコン膜５９が形成される。次に、最表面に形成されている多結晶シリコン膜５９をドライエッチング法もしくはＣＭＰ法により除去する。その結果、多結晶シリコン膜５９はコンタクトホールＨ１、Ｈ２、Ｈ３の内面にのみ残存する。
次に、Ｇｅ（ゲルマニウム）をイオン注入する。注入条件は２０ｋｅＶ、１×１０１４／ｃｍ２とする。これにより、コンタクトホールＨ１内に拡散防止膜５９ａを、コンタクトホールＨ２内に拡散防止膜５９ｂを、コンタクトホールＨ３内に拡散防止膜５９ｃを形成した。ここで、Ｇｅ２０ｋｅＶの注入飛程深さは、約１５ｎｍなので、Ｇｅはリンを含んだ多結晶シリコン膜５９の中に収まり、ソース・ドレイン拡散層領域までイオン注入損傷は導入されない。
【００３５】
ここで、下地のソース・ドレイン拡散層内にＧｅ注入しない理由は、ソース・ドレインｎ型拡散層とＰ型ウェル層とのｐｎ接合領域にイオン注入損傷が導入されると、接合リーク電流漏れの原因となってしまうためである。したがってＧｅ注入飛程深さは、多結晶シリコン膜厚さによって調整する必要がある。また、Ｇｅの注入量は、シリコン密度の１０％以下のＧｅ濃度にするための条件に設定される。Ｇｅ注入量がシリコン原子密度に近づくと、ＳｉＧｅ化合物層の形成が起こり、この膜自体の応力により拡散層を歪ませて、転移等の結晶欠陥を引き起こしてしまうからである。
【００３６】
図１６はシリコンウエハ表面にＳｉＧｅ層をエピタキシャル成長させ、シリコン基板／ＳｉＧｅ層界面近傍のシリコン基板部分の歪量をＣＢＥＤ法（Convergent-Beam-Electron-Diffraction：収束電子線回折法）により調べた結果を示すものである。
上記ＳｉＧｅ層のエピタキシャル成長膜の応力は、含有Ｇｅ濃度によって変化するため、Ｇｅの導入方法によって大きく依存しない。よって、この場合、歪量の評価は、ＳｉＧｅのエピタキシャル成長によって評価することができる。ＳｉＧｅのエピタキシャル成長は、原料ガスとしてＳｉＨ４、ＧｅＨ４を使用し、減圧ＣＶＤ法によって成長させた。
この図１６の試験結果に示すように、シリコン中のＧｅ濃度によって拡散層に与える歪量も異なるため、Ｇｅ濃度を５×１０２１／ｃｍ３以上に多くしすぎると、ソース・ドレイン拡散層に転移などの応力起因の結晶欠陥が導入されてしまう。
【００３７】
次に、図１０に示すように、コンタクトプラグ形成用のコンタクトホールを完全に埋め尽くすように高濃度のリンが導入された多結晶シリコンのコンタクトプラグ６０を埋め込み形成した。この多結晶シリコンのコンタクトプラグ６０の埋め込み形成は、通常用いられている多結晶シリコン膜の堆積をエッチバック方式により実施することができる。
次いで、図１１に示すようにコンタクトプラグ６０上とシリコン酸化膜５７上に膜厚が１００ｎｍのシリコン酸化膜６１を堆積したのち、９００℃で１０秒の熱処理を実施した。
その後、絶縁膜とコンタクトホール、コンタクトプラグ、ビット配線層、キャパシタ構造部等の半導体記憶装置（ＤＲＡＭ）に必要な部分の形成を通常の方法により行うことで、図１を基に先に説明したようなＤＲＡＭセル構造を作製することができる。
【００３８】
図１２に、比較構造例として拡散防止膜を有していない半導体記憶装置（ＤＲＡＭ）のセルトランジスタ部分の断面構造を示す。この例では、先に説明した工程において、リンを含んだ多結晶シリコン層５９の形成を略し、コンタクトホール内に直接多結晶シリコンプラグ６２を形成した構造となる。
【００３９】
本発明に従って作製された先の例の半導体記憶装置（ＤＲＡＭ）構造と、図１２に示す断面構造の半導体記憶装置（ＤＲＡＭ）について、ＤＲＡＭのデータ保持時間向上試験の結果を図１７に示す。
図１７は、本発明に基づいて作製された５１２Ｍ  ＤＲＡＭチップの全ビットを製品の動作電圧にてデータ保持時間を測定し、累積度数分布で表示した結果である。測定温度は８５℃である。比較として、本発明構造を採用していない、拡散防止膜を設けていない構造のＤＲＡＭチップのデータ保持時間特性も示した。図１７の救済レベルと表示した（＠１０−４％）でのデータ保持時間がそのＤＲＡＭチップの実力となる。
【００４０】
図１７に示す結果から、本発明構造の方が拡散防止膜を有していない従来構造に比較して規格化情報保持時間に優れていることが明らかである。
これは、ソース拡散層５３の拡散領域上に拡散防止膜５９ａを設け、ドレイン拡散層５４の拡散領域上に拡散防止膜５９ｂを設け、ソース拡散層５５の拡散領域上に拡散防止膜５９ｃを設けていて、前述の如く多結晶ポリシリコンのコンタクトプラグ中のリンを活性化するために行った９００℃、１０秒の熱処理を行っていても、各拡散層側から多結晶シリコン製のコンタクトプラグ側にシリコン原子が移動することを抑制できたためであると考えられる。
【００４１】
ところで、先に説明した本発明構造に関し、多結晶シリコン膜５９にＧｅ注入方法を用いて拡散防止膜を作製する方法を示したが、拡散防止膜の形成には、ＣＶＤ方法を用いてＳｉＧｅを堆積させる方法でも構わない。
さらに、上記元素の代わりにシリコンイオンを１０１３／ｃｍ２以上１０１５／ｃｍ２以下で注入し、あらかじめ多結晶シリコン膜中に多くの格子間シリコンを導入しておいた拡散防止膜を形成してもよい。その場合に、先のＧｅ注入方法に代えて、シリコンイオンを１０１３／ｃｍ２以上１０１５／ｃｍ２以下の範囲で注入して製造したＤＲＡＭにおいて、シリコンイオンの注入量とＤＲＡＭのデータ保持時間との相関関係を図１８に示す。
まず、シリコン注入量を変えたサンプルを作製して、先の図１７と同じ測定条件によって、データ保持時間を測定した。図１８では、シリコン注入量を横軸に、救済レベル（＠１０−４％）でのデータ保持時間を縦軸にしてある。
【００４２】
図１８に示す結果から、この例の構造の場合に、シリコンイオンの注入量、１０１３／ｃｍ２以上１０１５／ｃｍ２以下の範囲の範囲でも、半導体記憶装置（ＤＲＡＭ）のデータ保持時間をより良好とするためには、１０１３／ｃｍ２以上１０１５／ｃｍ２以下の範囲とすることが好ましいと思われる。
【００４３】
また、導入される不純物としてＧｅの代わりにＳｉの共有結合半径より大きいＡｓ（砒素）、Ｇａ（ガリウム）、Ｉｎ（インジューム）、Ｓｎ（すず）、Ｓｂ（アンチモン）などでもかまわないが、半導体記憶装置のトランジスタ部分の構造において特性向上に最も効果があるものについて適宜選択して実施すれば良い。
【００４４】
次に、前記第２実施形態の構造の半導体記憶装置（ＤＲＡＭ）を製造する方法の一例について図１３〜図１５を基に以下に説明する。
第２の実施の形態では、拡散防止膜の形成方法をコンタクトホール形成前に作製する方法について図１３〜図１５を用いて説明する。先に説明した第１実施形態の構造を図７に示す構造まで形成した後、図１３に示すように、シリコン窒化膜のサイドウォール６５を形成する。
その後、ソース拡散層５３とドレイン拡散層５４とソース拡散層５５の露出面に、選択エピタキシャル成長によって単結晶シリコン膜６６ａ、６６ｂ、６６ｃを成長する。
【００４５】
このとき、前処理としては、一般的に知られている酸素雰囲気中のプラズマエッチ処理や水素ベーク処理を行い、ソース拡散層５３とドレイン拡散層５４とソース拡散層５５の各拡散層のシリコン表面を清浄化する。選択エピタキシャル成長は、７５０℃〜９００℃の温度で、ジクロルシラン（ＳｉＨ２Ｃｌ２）／塩酸（ＨＣｌ）の原料ガスにて、真空度１５Ｔｏｒｒ程度中で成膜させる。そして、Ｇｅ（ゲルマニウム）をイオン注入法で、注入条件を２０ｋｅＶ、１×１０１４／ｃｍ２で行い、８００℃〜９００℃の熱処理を行い、注入損傷を回復させる。この結果、選択エピタキシャル成長層６６ａ、６６ｂ、６６ｃは拡散防止膜となる。更に、不純物としてリンを２０ｋｅＶ、１×１３／ｃｍ２の条件で選択エピタキシャル層に導入する。
ここで、ＧｅとＰを同時に導入すると、注入量が多くなってしまうため、その後の注入損傷回復が困難になるために、上記の方法にて製造した。
その後、図１４に示すように、シリコン酸化膜５７を堆積し、ＣＭＰ法により表面を平坦化する。さらに、リソグラフィとドライエッチング法によりコンタクトホールＨ１、Ｈ２、Ｈ３を形成する。これにより、拡散防止膜６６ａ、６６ｂ、６６ｃの表面が露出する。
その後、図１５に示すように、多結晶シリコン膜を堆積し、エッチバック方式で平坦化して先の例と同様に多結晶シリコンのコンタクトプラグ６７を形成した。なお、コンタクトプラグ形成後に行う熱処理は先の例と同等であり、多結晶シリコンのコンタクトプラグ６７中に含まれているリンの活性化のために９００℃で１０秒の熱処理を実施した。
【００４６】
以上のように製造した半導体記憶装置（ＤＲＡＭ）の情報保持特性と、拡散防止層を有していない図１２に示す断面構造の半導体記憶装置（ＤＲＡＭ）の情報保持特性の対比を図１９に示す。この図１９に示す実験条件は、先の図１７を基に説明した実験条件と同じである。
【００４７】
本発明の第２実施形態に係る構造の方が従来構造に比較して規格化情報保持時間に優れていることが明らかである。これは、ソース拡散層５３の領域上に拡散防止膜６６ａを設け、ドレイン拡散層５４の領域上に拡散防止膜６６ｂを設け、ソース拡散層５５の領域上に拡散防止膜６６ｃを設けていて、前述の如く多結晶ポリシリコンのコンタクトプラグ中のリンを活性化するための熱処理を行っていても、各拡散層側から多結晶シリコン製のコンタクトプラグ側にシリコン原子が移動することを抑制できたためであると考えられる。
【産業上の利用可能性】
【００４８】
本発明のように、半導体記憶装置（ＤＲＡＭ）の情報保持特性を改善できるならば、リフレッシュサイクルを長くできるので情報の充・放電で消費される電力を低減でき、ＳＲＡＭの待機時電流を低減できるので消費電力を低減できる。以上のように、本発明の活用例として、消費電力を抑制できるので、携帯端末や高温動作装置に使用される半導体装置を挙げることができる。
【図面の簡単な説明】
【００４９】
【図１】図１は本発明に係る半導体記憶装置の第１の実施形態を示す断面図。
【図２】図２は本発明に係る半導体記憶装置の第２の実施形態を示す断面図。
【図３】図３は本発明に係る半導体記憶装置の第１の実施形態の製造方法を説明するためのもので、素子分離領域とｐ型チャネルドープ層を形成した状態を示す断面図。
【図４】図４は本発明に係る半導体記憶装置の第１の実施形態の製造方法を説明するためのもので、多結晶シリコン膜、タングステンシリサイド膜、シリコン酸化膜、シリコン窒化膜を形成した状態を示す図。
【図５】図５は本発明に係る半導体記憶装置の第１の実施形態の製造方法を説明するためのもので、ゲート電極となる部分を残すように、順次、シリコン窒化膜、シリコン酸化膜、タングステンシリサイド膜および多結晶シリコン膜を加工した状態を示す図。
【図６】図６は本発明に係る半導体記憶装置の第１の実施形態の製造方法を説明するためのもので、ゲート電極となる多結晶シリコン膜およびタングステンシリサイド膜の側面に熱酸化法によりシリコン酸化膜を形成した状態を示す図。
【図７】図７は本発明に係る半導体記憶装置の第１の実施形態の製造方法を説明するためのもので、ソース・ドレインとなるｎ型低濃度拡散層を形成するためにリン注入を行った後の状態を示す図。
【図８】図８は本発明に係る半導体記憶装置の第１の実施形態の製造方法を説明するためのもので、シリコン酸化膜およびシリコン窒化膜を順次エッチングして、プラグ形成用のコンタクトホールを形成した状態を示す図。
【図９】図９は本発明に係る半導体記憶装置の第１の実施形態の製造方法を説明するためのもので、多結晶シリコン膜をコンタクトホール内に堆積した状態を示す図。
【図１０】図１０は本発明に係る半導体記憶装置の第１の実施形態の製造方法を説明するためのもので、コンタクトホールを完全に埋め尽くすように高濃度のリン導入された多結晶シリコンプラグを埋め込み形成した状態を示す図。
【図１１】図１１は本発明に係る半導体記憶装置の第１の実施形態の製造方法を説明するためのもので、シリコン酸化膜を堆積したのち、熱処理を実施した状態を示す図。
【図１２】図１２は拡散防止膜を有していない従来構造の半導体記憶装置の一例を示す断面図。
【図１３】図１３は本発明に係る半導体記憶装置の第２の実施形態の製造方法を説明するためのもので、先に説明した第１の実施形態の構造を図７に示す構造まで形成した後、シリコン窒化膜のサイドウォールを形成した状態を示す断面図。
【図１４】図１４は本発明に係る半導体記憶装置の第２の実施形態の製造方法を説明するためのもので、コンタクトホールの底部に位置しているソース・ドレイン拡散層の上に、拡散防止膜を堆積した状態を示す断面図。
【図１５】図１５は本発明に係る半導体記憶装置の第２の実施形態の製造方法を説明するためのもので、多結晶シリコンのコンタクトプラグを形成した状態を示す断面図。
【図１６】図１６はシリコン中のＧｅ濃度によって拡散層に与える歪量の影響を示すグラフ。
【図１７】図１７は第１の実施例におけるＤＲＡＭのデータ保持時間向上試験の結果を示すグラフ。
【図１８】図１８はシリコンイオンを拡散防止膜に注入して製造したＤＲＡＭにおいて、シリコンイオンの注入量とＤＲＡＭのデータ保持時間との相関関係を示すグラフ。
【図１９】図１９は第２の実施例におけるＤＲＡＭのデータ保持時間向上試験の結果を示すグラフ。
【図２０】図２０は従来の半導体記憶装置の一構造例を示す断面図。
【図２１】図２１は従来の半導体記憶装置の一構造例の製造途中の構成を示すもので、コンタクトホールを形成して下地の拡散層を露出させた状態を示す断面図。
【図２２】図２２はトランジスタのｐｎ接合近傍に多くの空孔型欠陥が形成された場合の代表的な空孔欠陥の概念図。
【図２３】図２３は空孔欠陥濃度と半導体記憶装置のデータ保持時間の関係を示すグラフ。
【図２４】図２４は歪量とデータ保持時間との関係を示すグラフ。
【図２５】図２５は基板上に多結晶シリコン膜を積層した構造において、熱処理後に空孔が生成する状態を説明するための組織写真と説明図。
【符号の説明】
【００５０】
１  半導体基板、２  素子分離領域、３  ゲート絶縁膜、６  ゲート電極、７  絶縁膜、８  サイドウオール、９Ａ、９Ｂ  ソース拡散層、１０  ドレイン拡散層、１１  絶縁膜、１２ａ  拡散防止膜、１２Ａ、１２Ｂ、１２Ｃ  コンタクトプラグ、２２  キャパシタ構造部、３２ａ  拡散防止膜、３２Ａ、３２Ｂ、３２Ｃ  コンタクトプラグ、５３、５５  ソース拡散層、５４  ドレイン拡散層、５８ａ、５８ｂ  ゲート絶縁膜、５９ａ、５９ｂ、５９ｃ  拡散防止膜、６０  コンタクトプラグ、６６ａ、６６ｂ、６６ｃ  拡散防止膜、６７  コンタクトプラグ、Ａ  トランジスタ領域、
【図１】
2008084885.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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