(57)【要約】      （修正有）【課題】不揮発性メモリ素子及びその製造方法を提供する。【解決手段】スイッチング素子と、スイッチング素子に連結されたストレージノードとを備える不揮発性メモリ素子において、ストレージノード１００は、スイッチング素子の不純物領域４２に連結されたＡｌ層の下部金属層６０と、 下部金属層６０上に順次に形成されたアルミナの第１絶縁層６２、Ａｌ層の中間金属層６４、アルミナの第２絶縁層６６、Ａｕ層の上部金属層６８、フラーレン層の炭素ナノ層７０、及びＳｉＯ２のパッシベーション層８０と、を備える不揮発性メモリ素子である。【選択図】図１
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【特許請求の範囲】
【請求項１】
スイッチング素子と、前記スイッチング素子に連結されたストレージノードとを備える不揮発性メモリ素子において、
前記ストレージノードは、
前記スイッチング素子に連結された下部金属層と、 
前記下部金属層上に順次に形成された第１絶縁層、中間金属層、第２絶縁層、上部金属層、炭素ナノ層及びパッシベーション層と、を備えることを特徴とする不揮発性メモリ素子。
【請求項２】
前記下部金属層及び前記中間金属層は、それぞれＡｌで形成されたことを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項３】
前記第１絶縁層及び第２絶縁層は、それぞれ前記下部金属層及び前記中間金属層が陽極酸化されて形成されたアルミナであることを特徴とする請求項１または２に記載の不揮発性メモリ素子。
【請求項４】
前記炭素ナノ層は、Ｃ６０層、Ｃ７０層、Ｃ７２層、Ｃ７４層、Ｃ７６層、Ｃ８２層、Ｃ８４層、Ｃ８６層、Ｃ１１６層からなるグループのうち選択されたいずれか一層のフラーレン層であることを特徴とする請求項１ないし３のうち何れか１項に記載の不揮発性メモリ素子。
【請求項５】
前記パッシベーション層は、酸化シリコン層であることを特徴とする請求項１ないし４のうちいずれか１項に記載の不揮発性メモリ素子。
【請求項６】
前記パッシベーション層は、２〜２０ｎｍの厚さに形成されたことを特徴とする請求項１ないし５のうちいずれか１項に記載の不揮発性メモリ素子。
【請求項７】
前記上部金属層は、仕事関数が低い金属層であることを特徴とする請求項１ないし６のうちいずれか１項に記載の不揮発性メモリ素子。
【請求項８】
前記上部金属層は、Ａｕ層であることを特徴とする請求項１ないし７のうちいずれか１項に記載の不揮発性メモリ素子。
【請求項９】
基板に形成されたスイッチング素子と、前記スイッチング素子に連結されたストレージノードとを備える不揮発性メモリ素子の製造方法において、
前記基板上に前記スイッチング素子と連結された下部金属層を形成する第１工程と、
前記下部金属層を陽極酸化して前記下部金属層の表面に第１酸化物を形成する第２工程と、
前記第１酸化物上に中間金属層を形成する第３工程と、
前記中間金属層を陽極酸化して前記中間金属層の表面に第２酸化物を形成する第４工程と、
前記第２酸化物上に上部金属層を形成する第５工程と、
前記上部金属層上に炭素ナノ層を形成する第６工程と、
前記炭素ナノ層上にパッシベーション層を形成する第７工程と、を含むことを特徴とする不揮発性メモリ素子の製造方法。
【請求項１０】
前記第１工程は、Ａｌ層を形成する工程であり、
前記第２工程は、前記Ａｌ層を陽極酸化して、その表面にアルミナ層を形成する工程であることを特徴とする請求項９に記載の不揮発性メモリ素子の製造方法。
【請求項１１】
前記第２工程は、
前記Ａｌ層を１次的に陽極酸化して前記下部金属層上に第１アルミナ層を形成する工程と、
前記第１アルミナ層の表面をエッチングする工程と、
前記Ａｌ層を２次的に陽極酸化して前記Ａｌ層の表面に第２アルミナ層を形成する工程と、を含むことを特徴とする請求項１０に記載の不揮発性メモリ素子の製造方法。
【請求項１２】
前記第３工程は、Ａｌ層を形成する工程であり、
前記第４工程は、前記Ａｌ層を陽極酸化して、その表面にアルミナ層を形成する工程であることを特徴とする請求項９に記載の不揮発性メモリ素子の製造方法。
【請求項１３】
前記第４工程は、
前記Ａｌ層を１次的に陽極酸化して前記下部金属層上に第３アルミナ層を形成する工程と、
前記第３アルミナ層の表面をエッチングする工程と、
前記Ａｌ層を２次的に陽極酸化して前記Ａｌ層の表面に第４アルミナ層を形成する工程と、を含むことを特徴とする請求項１２に記載の不揮発性メモリ素子の製造方法。
【請求項１４】
前記第５工程は、
Ａｕで前記上部金属層を形成することを特徴とする請求項９ないし１３のうちいずれか１項に記載の不揮発性メモリ素子の製造方法。
【請求項１５】
前記第６工程は、
Ｃ６０層、Ｃ７０層、Ｃ７２層、Ｃ７４層、Ｃ７６層、Ｃ８２層、Ｃ８４層、Ｃ８６層、Ｃ１１６層からなるグループのうち選択された何れか一層のフラーレン層を形成する工程であることを特徴とする請求項９ないし１４のうちいずれか１項に記載の不揮発性メモリ素子の製造方法。
【請求項１６】
前記第７工程は、
酸化シリコン層を形成する工程であることを特徴とする請求項９ないし１５のうち何れか１項に記載の不揮発性メモリ素子の製造方法。
【請求項１７】
前記パッシベーション層は、２〜２０ｎｍの厚さに形成されたことを特徴とする請求項９ないし１６のうちいずれか１項に記載の不揮発性メモリ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリ素子及びその製造方法に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）のような揮発性メモリ素子は、集積度を高く、電力は低く、かつ製造工程が明確に確立されているという利点があるが、電源がターンオフされると、保存されたデータも共に消失するという短所を有している。既存の不揮発性メモリ素子、例えば、フラッシュメモリ素子は、消去電圧が高く、集積度が低く、動作速度が低いという短所を有しているが、電源がターンオフされても、保存されたデータは消されない利点を有している。
【０００３】
最近、インターネットが広く普及され、インターネット活用技術が発展されつつ、有効で価値のある情報が増加している。このような情報を安全に保存するために、揮発性メモリ素子の利点及び不揮発性メモリ素子の利点を何れも有するメモリ素子に対する需要が増加している。
【０００４】
このような需要によって、ＦＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ ＲＡＭ）、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ ＲＡＭ）、ＰＲＡＭ（Ｐｈａｓｅ−ｃｈａｎｇｅ ＲＡＭ）、ＲＲＡＭ（Ｒｅｓｉｓｔａｎｃｅ ＲＡＭ）のような不揮発性メモリ素子が開発されており、商用化のための試みがなされている。
【０００５】
ＦＲＡＭ、ＭＲＡＭ、ＰＲＡＭ、ＲＲＡＭのような不揮発性メモリ素子は、ＤＲＡＭ程度の集積度が得られ、ＤＲＡＭと類似した動作特性を有しつつ、既存の半導体メモリ素子の製造工程を利用でき、記録されたデータは、電源がターンオフされても消されない。
【０００６】
ＦＲＡＭ、ＭＲＡＭ、ＰＲＡＭ、ＲＲＡＭの差は、ストレージノードの構成で見つけられる。
【０００７】
ＦＲＡＭのストレージノードは、上部電極及び下部電極と強誘電体を備え、ＭＲＡＭは、上部磁性層及び下部磁性層とその間のトンネリング膜を備える。ＭＲＡＭの前記上部磁性層及び下部磁性層のうち一層は、磁気分極が所定方向に固定された層であり、残りの一層は、外部磁場によって磁気分極の方向が前記固定層の磁気分極と同一かまたは逆である自由層である。
【０００８】
ＰＲＡＭは、上部電極及び下部電極、その間の相変化層、及び下部電極と相変化層とを連結する下部電極コンタクト層を備える。
【０００９】
ＲＲＡＭは、上部金属層及び下部金属層を備え、上部金属層と下部金属層との間の絶縁層（抵抗層）を備える。
【００１０】
これら不揮発性メモリ素子の動作特性は、ストレージノードに含まれた、実質的にデータが記録される物質層の電流−電圧特性に起因する。
【００１１】
例えば、ＲＲＡＭのストレージノードの絶縁層は、印加電圧によって抵抗特性が変わる。そして、変わった抵抗特性は、消去電圧が印加される前には電源がターンオフされても変わらない。
【００１２】
かかるＲＲＡＭは、不揮発性の特性は有するが、再現性が低く、セル間抵抗偏差が激しく、上部電極が容易に損傷されてしまう。
【発明の開示】
【発明が解決しようとする課題】
【００１３】
本発明の目的は、前記従来の技術の問題点を改善するためのものであって、上部電極を保護し、メモリ特性が改善された不揮発性メモリ素子を提供することである。
【００１４】
本発明の他の目的は、パッシベーション層の形成及び陽極酸化を通じて抵抗層の特性を改善する不揮発性メモリ素子の製造方法を提供することである。
【課題を解決するための手段】
【００１５】
前記目的を達成するために本発明の一実施形態による不揮発性メモリ素子は、スイッチング素子と、前記スイッチング素子に連結されたストレージノードとを備え、前記ストレージノードは、前記スイッチング素子に連結された下部金属層と、前記下部金属層上に順次に形成された第１絶縁層、中間金属層、第２絶縁層、上部金属層、炭素ナノ層及びパッシベーション層と、を備えることを特徴とする。
【００１６】
本発明によれば、前記下部金属層及び前記中間金属層は、Ａｌで形成される。
【００１７】
また、前記第１絶縁層及び第２絶縁層は、それぞれ前記下部金属層及び前記中間金属層が陽極酸化されて形成されたアルミナ層である。
【００１８】
本発明によれば、前記炭素ナノ層は、Ｃ６０層、Ｃ７０層、Ｃ７２層、Ｃ７４層、Ｃ７６層、Ｃ８２層、Ｃ８４層、Ｃ８６層、Ｃ１１６層からなるグループのうち選択された何れか一層のフラーレン層である。
【００１９】
本発明によれば、前記パッシベーション層は、酸化シリコン層であり、２〜２０ｎｍの厚さに形成される。
【００２０】
本発明によれば、前記上部金属層は、仕事関数が低い金属層であるＡｕ層である。
【００２１】
前記他の目的を達成するために本発明の他の実施形態による不揮発性メモリ素子の製造方法は、基板上にスイッチング素子と連結された下部金属層を形成する第１工程と、前記下部金属層を陽極酸化して前記下部金属層の表面に第１酸化物を形成する第２工程と、前記第１酸化物上に中間金属層を形成する第３工程と、前記中間金属層を陽極酸化して前記中間金属層の表面に第２酸化物を形成する第４工程と、前記第２酸化物上に上部金属層を形成する第５工程と、前記上部金属層上に炭素ナノ層を形成する第６工程と、前記炭素ナノ層上にパッシベーション層を形成する第７工程と、を含むことを特徴とする。
【００２２】
本発明によれば、前記第１工程は、Ａｌ層を形成する工程であり、前記第２工程は、前記Ａｌ層を１次的に陽極酸化して前記下部金属層上に第１アルミナ層を形成する工程と、前記第１アルミナ層の表面をエッチングする工程と、前記Ａｌ層を２次的に陽極酸化して前記Ａｌ層の表面に第２アルミナ層を形成する工程と、を含む。
【００２３】
本発明によれば、前記第３工程は、Ａｌ層を形成する工程であり、前記第４工程は、前記Ａｌ層を１次的に陽極酸化して前記下部金属層上に第３アルミナ層を形成する工程と、前記第３アルミナ層の表面をエッチングする工程と、前記Ａｌ層を２次的に陽極酸化して前記Ａｌ層の表面に第４アルミナ層を形成する工程と、を含む。
【００２４】
本発明によれば、前記第５工程は、Ａｕで前記上部金属層を形成する工程である。
【００２５】
本発明によれば、前記第６工程は、Ｃ６０層、Ｃ７０層、Ｃ７２層、Ｃ７４層、Ｃ７６層、Ｃ８２層、Ｃ８４層、Ｃ８６層、Ｃ１１６層からなるグループのうち選択された何れか一層のフラーレン層を形成する工程である。
【００２６】
本発明によれば、前記第７工程は、酸化シリコン層を形成する工程である。
【発明の効果】
【００２７】
本発明のメモリ素子は、炭素ナノ層及びパッシベーション層を上部金属層上に形成することにより、メモリ特性を改善しうる。
【００２８】
また、本発明のメモリ素子の製造方法によれば、下部金属層及び中間金属層をそれぞれ２回陽極酸化して二層の絶縁層を形成することにより、絶縁層と金属層との間の組織を緻密にでき、これは、メモリ特性を向上させる。
【発明を実施するための最良の形態】
【００２９】
以下、本発明の実施形態による不揮発性メモリ素子及びその製造方法を、添付された図面を参照して詳細に説明する。この過程で、図面に示された層や領域の厚さは、明細書の明確性のために誇張して示した。
【００３０】
まず、本発明の実施形態による不揮発性メモリ素子（以下、メモリ素子）について説明する。
【００３１】
図１を参照すれば、基板４０に離隔された第１不純物領域４２及び第２不純物領域４４が形成されている。第１不純物領域４２及び第２不純物領域４４は、Ｐ型またはＮ型導電性不純物がドーピングされた領域である。第１不純物領域４２及び第２不純物領域４４のうち一つは、ソース領域であり、他の一つは、ドレイン領域である。
【００３２】
第１不純物領域４２と第２不純物領域４４との間の基板４０上にゲート４６が存在する。基板４０と第１不純物領域４２及び第２不純物領域４４とゲート４６は、トランジスタを構成する。このようなトランジスタは、適用可能なスイッチング素子の一例である。したがって、前記トランジスタは、他のスイッチング素子、例えば、ＰＮ接合ダイオードに代替されることもある。
【００３３】
基板４０上にゲート４６を覆う層間絶縁層４８が存在する。層間絶縁層４８に第１不純物領域４２が露出されるコンタクトホール５０が形成されている。コンタクトホール５０は、導電性プラグ５２で充填されている。
【００３４】
層間絶縁層４８上に導電性プラグ５２を覆うストレージノード１００が存在する。ストレージノード１００は、導電性プラグ５２及びその周りの層間絶縁層４８の一部を覆う下部金属層６０を備える。
【００３５】
また、ストレージノード１００は、下部金属層６０上に順次に積層された第１絶縁層６２、中間金属層６４、第２絶縁層６６及び上部金属層６８を備える。また、ストレージノード１００は、上部金属層６８上にナノ層７０及びパッシベーション層８０を備える。
【００３６】
前記下部金属層６０は、約１００ｎｍの厚さのＡｌ層で形成され、少量、例えば、Ｎｄが２ｗｔ.％ほど含まれる。Ｎｄは、付着性能の向上のために使われる。
【００３７】
前記第１絶縁層６２は、前記下部金属層６０を陽極処理して形成されたアルミナ（Ａｌ２Ｏ３）でありうる。特に、本発明では、後述するように、前記下部金属層６０を２回陽極処理して緻密な組織を有する第１絶縁層６２を形成し、これは、メモリ特性の改善をもたらす。
【００３８】
前記中間金属層６４は、約１５〜３０ｎｍの厚さのＡｌ層で形成され、少量、例えば、Ｎｄが２ｗｔ.％ほど含まれる。Ｎｄは、付着性能の向上のために使われる。
【００３９】
前記第２絶縁層６６は、前記中間金属層６４を陽極処理して形成されたアルミナ（Ａｌ２Ｏ３）でありうる。特に、本発明では、後述するように、前記中間金属層６４を２回陽極処理して緻密な組織を有する第２絶縁層６６を形成し、これは、メモリ特性の改善をもたらす。
【００４０】
前記上部金属層６８は、仕事関数の低い金属層、例えば、Ａｕ層であって、約２〜２０ｎｍの厚さに形成される。
【００４１】
前記炭素ナノ層７０は、フラーレン層でありうる。前記フラーレン層は、Ｃ６０層、Ｃ７０層、Ｃ７２層、Ｃ７４層、Ｃ７６層、Ｃ８２層、Ｃ８４層、Ｃ８６層、Ｃ１１６層でありうる。
【００４２】
前記パッシベーション層８０は、１〜９００ｎｍの厚さ、望ましくは、２〜２０ｎｍの厚さの酸化シリコン（ＳｉＯ２）でありうる。前記炭素ナノ層７０及びパッシベーション層８０は、前記上部金属層６８を保護し、上部金属層６８との化学的相互作用によって本発明のメモリ素子の特性を維持する。
【００４３】
図２及び図３は、本発明のメモリ素子のＩ−Ｖ特性を示すグラフである。図２及び図３を参照して、本発明のメモリ素子の動作を説明する。
【００４４】
図２で、第１部分Ｇ１は、抵抗の高い状態（第１状態）を示し、第２部分Ｇ２は、抵抗の低い状態（第２状態）を示す。メモリ素子のＩ−Ｖ特性が第２部分Ｇ２によるとき、ストレージノード１００に所定の負電圧、例えば、−４Ｖ電圧を印加し、電流を６０ｍＡ以下に印加すれば、メモリ素子のＩ−Ｖ特性は、第１部分Ｇ１による。この時の印加電圧をセット電圧とし、メモリ素子にデータ、例えば“１”が記録される。
【００４５】
一方、メモリ素子の特性が第１部分Ｇ１によるとき、ストレージノード１００に所定の電圧、例えば、４.５Ｖ電圧以上を印加すれば、メモリ素子のＩ−Ｖ特性は、第２部分Ｇ２による。この時の印加電圧をリセット電圧とし、メモリ素子にデータ、例えば“０”が記録される。
【００４６】
メモリ素子に記録されたデータを読み取るために、約０.５〜１.５Ｖの電圧を印加し、ストレージノード１００に流れる電流を読み取れば、メモリ素子の特性が第１部分Ｇ１及び第２部分Ｇ２のうち何れか一つによるということが分かり、したがって、メモリ素子に記録されたデータを読み取られる。
【００４７】
本発明によるメモリ素子は、記録されたデータによる電流値が約１００倍以上と差が大きく、測定された電流値が非常に小さい。
【００４８】
図１の不揮発性メモリ素子を製造する方法を説明する。
【００４９】
図４Ａないし図４Ｉは、本発明の不揮発性メモリ素子の製造方法を工程別に示す断面図であり、図１の構成要素と同じ構成要素には、同じ参照番号を使用するので、ここで詳細な説明は省略する。
【００５０】
図４Ａを参照すれば、ｐ型またはｎ型基板４０の所定領域上にゲート積層物４６を形成する。ゲート積層物４６は、ゲート絶縁膜とゲート電極とを備える。前記ゲート積層物４６の両側の基板４０に第１不純物領域４２及び第２不純物領域４４を形成する。第１不純物領域４２及び第２不純物領域４４は、基板４０のドーピング物質と逆になるドーピング物質をイオン注入して形成する。第１不純物領域４２は、ソース領域として使われ、第２不純物領域４４は、ドレイン領域として使われるが、逆に使われることもある。第１不純物領域４２及び第２不純物領域４４とゲート積層物４６は、半導体トランジスタを構成する。
【００５１】
次いで、基板４０上に前記トランジスタを覆う層間絶縁層４８を形成する。層間絶縁層４８に第１不純物領域４２が露出されるコンタクトホール５０を形成する。コンタクトホール５０は、第１不純物領域４２の代わりに、第２不純物領域４４が露出される位置に形成されることもある。コンタクトホール５０は、導電性プラグ５２で充填する。
【００５２】
図４Ｂを参照すれば、層間絶縁層４８上に導電性プラグ５２の露出された上面を覆う下部電極層６０を形成する。前記下部金属層６０は、約１００ｎｍの厚さのＡｌ層で形成され、少量、例えば、Ｎｄが２ｗｔ％ほど含まれる。前記下部金属層６０は、Ｎｄを含むＡｌ層をターゲットとして、スパッタリング方法で形成する。Ｎｄは、付着性能の向上のために使われる。
【００５３】
図４Ｃを参照すれば、前記下部金属層６０を１次的に陽極処理して、その表面から所定厚さ、例えば、１０ｎｍの厚さの第１アルミナ（Ａｌ２Ｏ３）層６２’を形成する。基板４０を溶液に担持して下部金属層６０に＋電極に連結し、Ｐｔを−電極に連結した状態で、二つの電極に５ボルト電圧（５μＡの電流印加）を印加した後、約１時間経過すれば、下部金属層６０のＡｌ層の表面が陽極酸化されて第１アルミナ層６２’が形成される。
【００５４】
次いで、基板４０をエッチング溶液に担持して第１アルミナ層６２’の表面をエッチングする。これは、陽極処理された表面の粗い面と不純物とを除去するためのことである。
【００５５】
図４Ｄを参照すれば、前記下部金属層６０を２次的に陽極処理して下部金属層６０の表面から所定厚さ、例えば、２ｎｍの厚さの第２アルミナ（Ａｌ２Ｏ３）層６２”を形成する。２次陽極処理方法は、前述した１次陽極処理方法と同一に行える。２次陽極処理は、Ａｌ層と第１アルミナ層６２’及び第２アルミナ層６２”の間の組織を緻密にし、それにより製造されるメモリ素子の特性を改善する。第１アルミナ６２’と第２アルミナ６２”とは、図１の第１絶縁層６２を構成する。
【００５６】
図４Ｅを参照すれば、第１絶縁層６２上に中間電極層６４を形成する。前記中間金属層６４は、約１５〜３０ｎｍの厚さのＡｌ層で形成され、少量、例えば、Ｎｄが２ｗｔ.％ほど含まれる。前記中間金属層６４は、Ｎｄを含むＡｌ層をターゲットとして、スパッタリング方法で形成する。Ｎｄは、付着性能の向上のために使われる。
【００５７】
図４Ｆを参照すれば、前記中間金属層６４を１次的に陽極処理して、その表面から所定厚さの第３アルミナ（Ａｌ２Ｏ３）層６６’を形成する。次いで、基板４０をエッチング溶液に担持して第３アルミナ層６６’の表面をエッチングする。これは、第３アルミナ層６６’の表面の粗い面を除去するためである。
【００５８】
前記中間金属層６４を２次的に陽極処理して、その表面から所定厚さの第４アルミナ（Ａｌ２Ｏ３）層６６”を形成する。２次陽極処理は、Ａｌ層６４と第３アルミナ層６６’及び第４アルミナ層６６”の間の組織を緻密にし、それにより製造されるメモリ素子の特性を改善する。第３アルミナ層６６’及び第４アルミナ層６６”は、図１の第２絶縁層６６を構成する。
【００５９】
次いで、前記基板４０を熱処理する。前記基板４０を３００〜５００℃で５〜１００秒間急速熱処理する。このような熱処理は、基板４０上の積層物を安定化させる。
【００６０】
図４Ｇを参照すれば、第２絶縁層６６上に仕事関数が低い金属層、例えば、Ａｕ層で約２〜２０ｎｍの厚さに上部金属層６８を形成する。
【００６１】
図４Ｈを参照すれば、上部金属層６８上に炭素ナノ層７０、例えば、フラーレン層を形成する。前記フラーレン層は、Ｃ６０層、Ｃ７０層、Ｃ７２層、Ｃ７４層、Ｃ７６層、Ｃ８２層、Ｃ８４層、Ｃ８６層、Ｃ１１６層でありうる。前記フラーレン層は、パウダー状態のフラーレンを拡散蒸着法で形成しうる。
【００６２】
図４Ｉを参照すれば、前記炭素ナノ層７０上に１〜９００ｎｍの厚さ、望ましくは、２〜２０ｎｍの厚さのパッシベーション層８０、例えば、酸化シリコン（ＳｉＯ２）層を形成する。
【００６３】
次いで、前記層間絶縁層４８上の積層物上にストレージノード領域を限定する感光膜パターン（図示せず）を形成し、前記感光膜パターンをエッチングマスクとして使用して前記積層物を除去することにより、図１に示されたものと同じメモリ素子を形成しうる。
【００６４】
本発明は、図面に示した実施形態を参照して説明されたが、それは、例示的なものに過ぎず、当業者ならば、これから多様な変形及び均等な他の実施形態が可能であるということが分かるであろう。したがって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想によって決定されねばならない。  
【産業上の利用可能性】
【００６５】
本発明は、半導体メモリ素子関連の技術分野に適用可能である。
【図面の簡単な説明】
【００６６】
【図１】本発明の一実施形態による不揮発性メモリ素子の断面図である。
【図２】本発明のメモリ素子のＩ−Ｖ特性を示すグラフである。
【図３】本発明のメモリ素子のＩ−Ｖ特性を示すグラフである。
【図４Ａ】本発明の不揮発性メモリ素子の製造方法を工程別に示す断面図である。
【図４Ｂ】本発明の不揮発性メモリ素子の製造方法を工程別に示す断面図である。
【図４Ｃ】本発明の不揮発性メモリ素子の製造方法を工程別に示す断面図である。
【図４Ｄ】本発明の不揮発性メモリ素子の製造方法を工程別に示す断面図である。
【図４Ｅ】本発明の不揮発性メモリ素子の製造方法を工程別に示す断面図である。
【図４Ｆ】本発明の不揮発性メモリ素子の製造方法を工程別に示す断面図である。
【図４Ｇ】本発明の不揮発性メモリ素子の製造方法を工程別に示す断面図である。
【図４Ｈ】本発明の不揮発性メモリ素子の製造方法を工程別に示す断面図である。
【図４Ｉ】本発明の不揮発性メモリ素子の製造方法を工程別に示す断面図である。
【符号の説明】
【００６７】
４０    基板
４２    第１不純物領域
４４    第２不純物領域
４６    ゲート
４８    層間絶縁層
５０    コンタクトホール
５２    導電性プラグ
６０    下部金属層
６２    第１絶縁層
６４    中間金属層
６６    第２絶縁層
６８    上部金属層
７０    ナノ層
８０    パッシベーション層
１００    ストレージノード
【図１】
2008141193.tif 000003
【図４Ａ】
2008141193.tif 000004
【図４Ｂ】
2008141193.tif 000005
【図４Ｃ】
2008141193.tif 000006
【図４Ｄ】
2008141193.tif 000007
【図４Ｅ】
2008141193.tif 000008
【図４Ｆ】
2008141193.tif 000009
【図４Ｇ】
2008141193.tif 000010
【図４Ｈ】
2008141193.tif 000011
【図４Ｉ】
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【図２】
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【図３】
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