(57)【要約】【課題】  本発明は、メモリー・セルのリーケージを低減するＰＧゲート・メモリー・セル、及びメモリー・セル形成方法を提供する。【解決手段】  メモリー・セルを形成する方法は、第１のトランジスターをメモリー・セルの給電線と供給電圧を受信可能な節点との間に結合する段階、を有する。方法は、第２のトランジスターを前記セルの接地線と接地を受信可能な節点との間に結合する段階、を更に有する。ある実施例では、方法は、選択的に印加された外部電圧を受信するようセルを形成する段階、を有する。外部電圧はセル内の漏れ電流を最小化するよう選択される。別の実施例では、方法は、前記セル内の全漏れ電流を最小化するよう選択されたチャネル幅及び／又は閾電圧を有するよう、第１及び第２のトランジスターの少なくとも１つを形成する段階、を有する。【選択図】  図１
2008159249.tif 000002
【特許請求の範囲】
【請求項１】
ＰＧゲート・メモリー・セルであって、
メモリー・セルの給電線と供給電圧を受ける節点との間に結合された第１のスリープ・トランジスター、
前記セルの接地線と接地を受ける節点との間に結合された第２のスリープ・トランジスター、を有し、
仮想供給電圧及び仮想接地電圧の値は、前記セル内の全漏れ電流が最小化されるよう選択される、ＰＧゲート・メモリー・セル。
【請求項２】
前記メモリー・セルは、スタティック・ランダム・アクセス・メモリー・セルを有する、請求項１記載のＰＧゲート・メモリー・セル。
【請求項３】
前記第１のスリープ・トランジスターは、前記セル内の全漏れ電流を最小化するよう選択されたチャネル幅若しくはチャネル長、閾電圧、又はゲート酸化物厚を有し、並びに前記第２のスリープ・トランジスターは、前記セル内の全漏れ電流を最小化するよう選択されたチャネル幅若しくはチャネル長、閾電圧、又はゲート酸化物厚を有する、請求項１記載のセル。
【請求項４】
前記第１のスリープ・トランジスターはＰＭＯＳトランジスターを有する、請求項１記載のセル。
【請求項５】
前記第２のスリープ・トランジスターはＮＭＯＳトランジスターを有する、請求項１記載のセル。
【請求項６】
前記第１及び第２のスリープ・トランジスターの少なくとも１つは、前記セル内の全漏れ電流を最小化するよう選択されたチャネル幅又はチャネル長、閾電圧、又はゲート酸化物厚を有する、請求項１記載のセル。
【請求項７】
前記供給電圧と異なる第１の外部電圧は前記給電線に選択的に印加され、及び
前記接地と異なる第２の外部電圧は前記接地線に選択的に印加され、並びに
前記第１及び第２の外部電圧は、前記メモリー・セル内の漏れ電流を最小化するよう選択される、請求項１記載のセル。
【請求項８】
前記メモリー・セルの動作中に、前記第１及び第２の外部電圧の少なくとも１つは動的に調整される、請求項７記載のセル。
【請求項９】
前記外部電圧の値の少なくとも１つはＤＣ−ＤＣコンバーターにより生成され、及び前記仮想供給電圧及び前記仮想接地電圧の少なくとも１つの値は前記ＤＣ−ＤＣコンバーターの効率を考慮することにより決定される、請求項７記載のセル。
【請求項１０】
前記第１及び前記第２のスリープ・トランジスターの少なくとも１つの閾電圧は、トランジスターのランダムなダイ間の変動の値の少なくとも１つに基づき少なくとも部分的に決定される、請求項１記載のセル。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般にデジタル・チップに関し、より詳細には漏れワット損の低減に関する。
【背景技術】
【０００２】
ＳＲＡＭ（スタティックＲＡＭ）及び他のメモリー・セルを含むＶＬＳＩ（超ＬＳＩ）回路の設計者は、サブスレッショルド及びゲート・トンネル漏れ電流を制限したいと望んでいる。これらの電流の低減は、これらの回路の漏れワット損を最小化するのに役立つ。いくつかの技術は、例えばメモリー・セルを接地から遮断するフッター・スリープ・トランジスターを使用する。他の技術は、セルを電源から遮断するヘッダー・スリープ・トランジスターを使用し得る。既存の技術はしかしながら、メモリー・セルに印加される特別に設計された外部電圧、及び／又は漏れを最小化するスリープ・トランジスターの物理特性を有さない。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
本発明は、メモリー・セルのリーケージを低減するＰＧゲート・メモリー・セル、及びメモリー・セル形成方法を提供する。
【課題を解決するための手段】
【０００４】
ある実施例では、メモリー・セルを形成する方法は、第１のトランジスターを前記メモリー・セルの給電線と供給電圧を受信可能な節点との間に結合する段階、を有する。方法はまた、第２のトランジスターを前記セルの接地線と接地を受信可能な節点との間に結合する段階、を有する。方法のある実施例によると、第１及び第２のトランジスターの少なくとも１つは、前記セル内の全漏れ電流を最小化するよう選択されたチャネル幅又はチャネル長、閾電圧、又はゲート酸化物厚を有するよう形成される。方法の別の実施例では、１又は複数の外部電圧は、給電線及び／又は接地線に印加され得る。外部電圧はセル内の漏れ電流を最小化するよう選択される。
【０００５】
別の実施例では、ＰＧゲート・メモリー・セルは、供給電圧とセルの給電線との間に結合された第１のトランジスター、及び接地とセルの接地線との間に結合された第２のトランジスター、を有する。仮想供給電圧は給電線に存在する。また仮想接地電圧は接地線に存在する。給電線と接地線との間の電位差の値が確定し、前記電位差は、仮想供給電圧と仮想接地電圧との間の差に等しい。仮想接地電圧及び仮想供給電圧の値は、セルの全漏れ電流が最小化されるよう決定される。ある特定の実施例では、第１の又は第２のトランジスターのチャネル幅又はチャネル長、閾電圧、又はゲート酸化物厚の少なくとも１つは、仮想供給電圧と仮想接地電圧の決定値の少なくとも一部に基づき決定される。別の実施例では、給電線及び接地線に印加される外部電圧の値は、所与のスリープ・トランジスター設計に対しリーケージを最小化するよう選択されて良い。
【０００６】
更に別の実施例では、ＰＧゲート・メモリー・セルは、メモリー・セルの給電線と供給電圧を受信する節点との間に結合された第１のスリープ・トランジスター、を有する。第２のスリープ・トランジスターは、前記セルの接地線と接地を受信する節点との間に結合される。ある実施例では、第１及び第２のスリープ・トランジスターの少なくとも１つは、前記セル内の全漏れ電流を最小化するよう選択されたチャネル幅又はチャネル長、閾電圧、又はゲート酸化物厚を有するよう形成される。別の実施例では、第１の外部電圧は給電線に選択的に印加され、及び第２の外部電圧は接地線に選択的に印加され、前記第１及び第２の外部電圧は、前記メモリー・セルの漏れ電流を最小化するよう選択される。
【０００７】
実装される特定の特徴に依存して、本発明の特定の実施例は、以下の技術的利点のいくつか若しくは全てを示すか、又は１つも示さなくて良い。例えば、種々の実施例は、ホールド・スタティック・ノイズ・マージン制約に従うメモリー・セルの漏れ電流を最小化可能であって良い。いくつかの実施例は、ヘッダー又はフッター・スリープ・トランジスターの１つのみを使用する設計と比較して電力消費を低減可能であって良い。他の実施例は、漏れ電力消費の標準偏差を低減可能であって良いか、又は上述の設計と比較して温度変化に対しより低い感度を有して良い。
【０００８】
本開示の特長及び利点、及び種々の例である実施例の可能な利点を完全に理解するため、添付の図面と共に以下の説明を参照する。
【発明を実施するための最良の形態】
【０００９】
図１は、回路内の漏れ電流を最小化するためにセル１０に選択的に印加され得る外部電圧ＶＰ及びＶＧを有するＰＧゲート・セル構造１０の例を示す。この例では、セル構造１０はメモリー・セル１２を有する。この実施例は、漏れ電流が最小化される回路の例としてセルを用いるが、本開示と矛盾せずに他の回路構造がセル１２を置き換え若しくは増設し得る。例えば、フリップ・フロップ、ラッチのような他のメモリー・セル、又は他のメモリー構造は、本開示と矛盾せずにセル１２を置き換え及び／又は増設し得る。
【００１０】
この特定の実施例では、メモリー・セル１２は、接地線１４と給電線１８との間に存在する。接地線１４は接地１６と結合され、及び給電線は供給電圧ＶＤＤと結合される。本開示を通じ、用語「結合」は、互いに「結合される」と記載された２以上の要素の間の直接又は間接の通信を参照する。接地１６は、実際の接地であって良く、又は供給電圧ＶＤＤに対して選択された電圧であって良い。如何なる場合にも、供給電圧とＶＤＤと接地１６との間には電位差が存在する。
【００１１】
この実施例では、スリープ・トランジスターＭ７は、セル１２と接地１６との間に結合される。従って仮想接地電圧ＶＧＮＤは、セル１２とスリープ・トランジスターＭ７との間の仮想接地節点１５に存在する。スリープ・トランジスターＭ７は、例えばＮＭＯＳトランジスターを有して良い。またこの実施例では、スリープ・トランジスターＭ８は、セル１２と供給電圧ＶＤＤとの間に結合される。従って仮想供給電圧ＶＳＵＰは、スリープ・トランジスターＭ８とＳＲＡＭセル１２との間の仮想給電節点１７に存在する。スリープ・トランジスターＭ８は、例えばＰＭＯＳトランジスターを有して良い。
【００１２】
この実施例では、ストラップ・トランジスターＭ９は、仮想接地節点１５と外部供給電圧ＶＧとの間に結合される。ストラップ・トランジスターＭ９は、オンに切り替えられると、仮想電圧ＶＧＮＤを仮想電圧節点１５にＶＧとほぼ等しく設定する。図１に示された例は、仮想給電節点１７と外部供給電圧ＶＰとの間に結合されたストラップ・トランジスターＭ１０を更に有する。ストラップ・トランジスターＭ１０は、オンに切り替えられると、仮想供給電圧ＶＳＵＰを仮想給電節点１７にＶＰとほぼ等しく設定する。
【００１３】
この例では、アドレス・デコーダーＳＬＰ（バー）は、スリープ・トランジスターＭ７及びストラップ・トランジスターＭ１０に結合される。同様に、アドレス・デコーダーＳＬＰは、スリープ・トランジスターＭ８及びストラップ・トランジスターＭ９に結合される。アドレス・デコーダーＳＬＰ（バー）及びＳＬＰは、セルの読み出し又は書き込み動作を制御するために用いられ得る。
【００１４】
この回路構成の場合、ＶＳＵＰとＶＧＮＤとの間（及び従って、外部電圧が用いられる場合、ＶＰとＶＧとの間）に電位差が存在する。当該電位差は、量ΔＶにより表され得る。スタンバイ時のΔＶが小さいほど、結果としてセルの漏れ電流は低くなり得る。しかしながら、これはまた、セルにノイズの影響を受け易くしてしまう。ＳＲＡＭセルのホールド・スタティック・ノイズ・マージン（ＳＮＭ）は、当該電位差の関数である。標準的なＳＲＡＭセル（及び他のセル）は、一般にそれらの動作のために必要とされる値ΔＶを有する。図１に示された実施例は、開始点としてセルの動作に必要なΔＶの所与の値を受ける。この値が与えられると、ＶＳＵＰ及びＶＧＮＤ（及び従って、外部電圧が用いられる場合、ＶＰ及びＶＧ）の値が決定され、結果としてセルの漏れ電流を減少又は最小化する。これらの決定を行う特定の方法の例は、以下に示される。
【００１５】
図２は、回路内の漏れ電流を最小化するよう設計されたスリープ・トランジスターＭ７及びＭ８を用いたＰＧゲート・セル構造１１０を示す。セル構造１１０は、図１に示されたメモリー・セル１０と同様の構造及び動作を有するが、ストラップ・トランジスターＭ９及びＭ１０並びに外部電圧ＶＧ及びＶＰが削除されている。特定の例として所与の電位差ΔＶに対し仮想接地電圧ＶＧＮＤ及び仮想供給電圧ＶＳＵＰの値を決定した後に、この実施例でスリープ・トランジスターＭ７及びＭ８の設計特性を決定するため、本開示に記載される技術は、１又は複数のスリープ・トランジスターＭ７及びＭ８の１又は複数の設計特性を指定する。当該設計特性は、決定された仮想接地電圧ＶＧＮＤ及び／又は仮想供給電圧ＶＳＵＰの特定の値に対応する。例えば、スリープ・トランジスターのチャネル幅及び／又はスリープ・トランジスターの閾電圧は、仮想接地電圧ＶＧＮＤ及び／又は仮想供給電圧ＶＳＵＰの決定値に従い選択され得る。この方法では、（外部電圧ＶＧ及びＶＰの選択に加え、又はその代わりに）ＰＧゲート・セル内のスリープ・トランジスターの設計特性は、セル内の漏れ電流を最小化するよう選択され得る。特定の実施例では、ストラップ・トランジスターＭ９及びＭ１０並びに外部電圧ＶＧ及びＶＰ（図１に示されるが、図２では除去されている）は、除去され得る。この実施例では、スリープ・トランジスターＭ７及びＭ８の設計特性は、メモリー・セル１１０内の漏れ電流の１次制御として用いられ得る。更に別の実施例では、外部電圧ＶＧ及び／又はＶＰ、及びスリープ・トランジスターの設計特性の選択は、漏れ電流を制御するために用いられ得る。
【００１６】
外部電圧ＶＧ及びはＶＰ、及び／又はスリープ・トランジスターＭ７及びＭ８の設計特性を決定する技術の特定の例を更に説明するため、図３は、論理「０」を格納している場合の例であるＳＲＡＭセルの主な漏れ構成要素を示す。この特定のＳＲＡＭセルは、６個のトランジスターを有する。４個のトランジスターＭ１、Ｍ２、Ｍ３、及びＭ４は、２個のたすきがけのインバーターとして用いられ、ビットの値を保持する。また２個の通過トランジスターＭ５及びＭ６は、読み出し及び書き込み動作のためのＳＲＡＭの入口である。一方でプルアップＰＭＯＳトランジスター（Ｍ３及びＭ４）は書き込み動作に関与し、他方でプルダウンＮＭＯＳトランジスター（Ｍ１及びＭ２）は読み出し動作及び書き込み動作の両方に貢献する。他のＳＲＡＭセル（又は他のメモリー・セル）設計が代案として用いられ得る。
【００１７】
分析のため、図３に示されたセルの左節点５０は論理「０」を保持し、同時に右節点５２は論理「１」を保持すると仮定する。従って、セルが書き込まれていない又は読み出されていない場合、つまりセルがスタンバイ・モードである場合、ＳＲＡＭセルの漏れ消費の主な構成要素は、図３に示される電流である。つまり、（１）通過トランジスターＭ５及びＭ６を通じたビット線（ＢＬ）及びビット線反転（ＢＬＢ）サブスレッショルド・リーケージ（Ｉｓｕｂ５及びＩｓｕｂ６）、（２）セル内のオフのＮＭＯＳトランジスターＭ２及びオフのＰＭＯＳトランジスターＭ３のサブスレッショルド・リーケージ（Ｉｓｕｂ２及びＩｓｕｂ３）、及び（３）オンのトランジスターＭ１及びＭ４のゲート−チャネル・トンネル電流（Ｉｇｄ１、Ｉｇｓ１、Ｉｄｇ４、Ｉｓｇ４）である。セルの全漏れ電流は、上述の構成要素の合計として表せる。
ＩＬｅａｋ＝Ｉｓｕｂ２＋Ｉｓｕｂ３＋Ｉｓｕｂ５＋Ｉｓｕｂ６＋Ｉｇｄ１＋Ｉｇｓ１＋Ｉｄｇ４＋Ｉｓｇ４
上述のように、ΔＶの所望の値に対し、セルの漏れワット損が最小になるＶＰ及びＶＧの値が存在する。この例は、電圧ＶＰ及びＶＧを用いるとする。或いは、これらの外部電圧が用いられない場合、値ＶＳＵＰ及びＶＧＮＤは次式に代入され得る。例えば、セルの全漏れ電流を最小化することにより、ΔＶの各値に対し特定のＶＰ及びＶＧが得られる。この量を最小化すると、最小リーケージのＲＡＭセルを得る。
【００１８】
ＰＧゲートＳＲＡＭセルの漏れワット損を最小化する問題は、次のように表される。
【数１】
2008159249.tif 000003
ＶＰ及びＶＧの差は一定なので、この問題を解決するため、目的関数は、ＰＣｅｌｌ（ＶＧ＋ΔＶ，ＶＧ）の制約のない最小化として表される。この問題は、例えばニュートン−ラフソン法のような制約のない最適化法を用いることにより解決できる。別の例として、ＶＰ及びＶＧの値は、異なる値のＶＰ及びＶＧに対し回路をシミュレートすること、及びＰＳＰＩＣＥのようなソフトウェアを用いてリーケージを求めることにより決定され得る。これらの方法は、セルの電力消費であるＰｃｅｌｌを最小化するＶＰ及びＶＧの値を確認し得る。
【００１９】
この分析は、ＶＰ及びＶＧを生成するために用いられる追加回路の漏れ電流を考慮する。他の実施例は、これらの要因を適正に考慮すると同時にＰＧゲート・セル・アーキテクチャの漏れ電力消費を正確にモデル化し得る。特定の実施例はまた、ＶＤＤからＶＰ及びＶＧを生成するために用いられるＤＣ−ＤＣコンバーターの理想的でない効率を考慮し得る。
【００２０】
この種のモデル化の特定の例として、スタンバイ・モードのＰＧゲートＳＲＡＭセルの全漏れ電力消費は、次のように表される。
【数２】
2008159249.tif 000004
ここでδＰ及びδＧはそれぞれ、ＶＤＤからＶＰ及びＶＧを生成するために用いられるＤＣ−ＤＣコンバーターの効率である。
【００２１】
セルの全漏れ電流は、ＶＰ及びＶＧ両者の関数であり、次のように表される。
【数３】
2008159249.tif 000005
【００２２】
ＶＰ−ＶＧ＝ΔＶに従いＩＣｅｌｌの式を最小化することにより、任意の所望のΔＶに対しＶＰ及びＶＧの最適値が得られる。
【００２３】
ＩＣｅｌｌの式は、漏れ電流を表す因子を有する。ベリー・ディープ・サブミクロンＣＭＯＳトランジスターの漏れ電流は、３つの構成要素を有する。つまり、（１）接合トンネル電流、（２）サブスレッショルド電流、及び（３）ゲート・トンネル電流、である。現在の技術では、接合トンネル電流は、全漏れ電流に最も寄与しない。従って大部分の分析は、サブスレッショルド及びゲート・トンネル電流だけに専念し得る。サブスレッショルド・リーケージは、ゲート−ソース電圧が閾電圧より低く且つトランジスターが弱反転層で動作している場合のトランジスターのドレイン−ソース電流である。サブスレッショルド・リーケージは次のようにモデル化され得る。
【数４】
2008159249.tif 000006
ここでＡｓｕｂ＝μ０ＣＯＸ（ｋＴ／ｑ）２ｅ１．８、μ０はゼロ・バイアス移動度、ＣＯＸは単位面積当たりのゲート酸化物キャパシタンス、Ｗ及びＬｅｆｆはトランジスターの幅及び実効長を示す。ｋはボルツマン定数、Ｔは絶対温度、及びｑは電子の電荷である。更に、Ｖｔ０はゼロ・バイアス閾電圧、γ’は線形化ボディ効果係数、ηはドレイン誘起障壁低下現象（ＢＩＢＬ）係数、及びｎ’はトランジスターのサブスレッショルド・スイング係数である。
【００２４】
ゲート・トンネル電流は、３つの主要構成要素を有する。つまり（１）ゲート−ソース及びゲート−ドレインのオーバーラップ電流、（２）一部がソースへ流れ残りがドレインへ流れるゲート−チャネル電流、及び（３）ゲート−基板電流、である。バルクＣＭＯＳ技術では、ゲート−基板漏れ電流は、オーバーラップ・トンネル電流及びゲート−チャネル電流より数桁低い大きさである。オーバーラップ・トンネル電流がオフ状態でゲート・リーケージの大部分を占める場合、ゲート−チャネル間のトンネリングは、オン状態のゲート電流に影響する。ゲート−ソース及びゲート−ドレインのオーバーラップ層はチャネル層より遙かに小さいので、オフ状態でのゲート・トンネル電流はオン状態でのゲート・トンネル電流より遙かに小さい。この分析に基づき、ＣＭＯＳ回路のゲート・トンネル電流の主要因は、次のようにモデル化され得るオン状態のトランジスターのゲート−チャネル・トンネル電流であることが分かる。
【数５】
2008159249.tif 000007
ここでＡｏｘ＝ＷＬｅｆｆＡｃである。これらの式では、Ｗ及びＬｅｆｆはトランジスターの幅及び実効長を示す。Ａｃ及びＢは定数であり、ｔｏｘは酸化物厚である。またＶｏｘはゲート酸化物の電位である。
【００２５】
ＩＣｅｌｌの式を最小化すると最小リーケージのＳＲＡＭセルになるが、この分析は追加回路の漏れ電流を考慮していない。他の実施例は、これらの要因を適正に考慮すると同時にＰＧゲート・セル・アーキテクチャの漏れ電力消費を正確にモデル化し得る。上述のように、特定の実施例はまた、ＶＤＤからＶＧ及びＶＰを生成するために用いられるＤＣ−ＤＣコンバーターの非理想効率を考慮し得る。これを行うある方法は、各電力供給から電流を引き出すことにより開始することである。キルヒホフの電流の法則を利用することにより、図１のストラップ・トランジスターＭ１０のソースからドレインへ流れる電流が導出される。仮想給電節点から引き出される電流ＩＰは単純に、ＩＰ＝Ｉｓｇ１０＋Ｉｓｄ１０である。同様に、仮想接地節点ＶＧでは、ストラップ・トランジスターＭ９のドレインからソースへ流れる電流が導出される。この節点からの電流はＩＧ＝Ｉｓｄ９＋Ｉｓｇ９である。ＶＤＤから引き出される電流は次のように表される。
ＩＤＤ＝Ｉｓｕｂ８＋Ｉｇｄ８＋Ｉｓｕｂ５＋Ｉｄｇ５＋Ｉｓｕｂ６＋Ｉｄｇ６
【００２６】
上式の一部又は全てを用い、ＰＣｅｌｌ（ＶＧ＋ΔＶ，ＶＧ）の制約のない最小化は、ＶＰ及びＶＧの値に対し（或いはＶＳＵＰ及びＶＧＮＤの値に対し）求められる。代案として、又は更に、チャネル幅又は閾電圧又は第１の若しくは第２のスリープ・トランジスターの両方は、特定のＶＳＵＰ及びＶＧＮＤの値に対し、これらの値の少なくとも一部に基づき決定され、電流の漏れを最小化する。
【００２７】
特定の実施例はまた、ランダム過程又はダイ間の変動を考慮し得る。メモリー・セル内の有意なダイ間変動は、ランダムなドープ変動（ＲＤＦ）による閾電圧の変動である。ＲＤＦの存在により、各トランジスターの標準偏差が各トランジスターの長さ及び幅、製造プロセスに依存する場合、メモリー・セル・トランジスターの閾電圧は、独立ガウス・ランダム変数としてモデル化され得る。つまり次式である。
【数６】
2008159249.tif 000008
ここでσはチャネル長Ｌ及び幅Ｗを有するトランジスターの閾電圧の標準偏差である。またσｍｉｎは最小の大きさのトランジスターの閾電圧の標準偏差である。
【００２８】
ある実施例では、ＰＧゲート及びＧゲートＳＲＡＭセルのプロセス変動の効果を調べるため、各トランジスターの閾電圧は、標準偏差が上述のσの式から得られる独立ガウス・ランダム変数としてモデル化され得る。モンテ・カルロ・シミュレーションのようなシミュレーションは、この効果を調べるために実行され得る。これらの概念を用い、メモリー・セルはＰＧゲート・セルのリーケージ変動を最小化するよう設計され得る。
【００２９】
ＰＧゲートＳＲＡＭセルのワット損は、次のように表される。
【数７】
2008159249.tif 000009
【００３０】
以下では、プロセス変動を考慮しながら平均漏れ電力を最小化する方法を示す。３つの変動要因を考慮する。つまり、チャネル内の不純物の数Ｎｅｆｆの変動（ランダム・ドープ変動としても知られる）、ライン幅Ｌの変動、及び酸化物厚Ｔｏｘの変動である。これら変動要因は互いに独立であると見なされ、及びそれぞれガウス分布に従うとする。
【００３１】
これらの変動要因に基づき電力消費を最小化するため、ＶＰ、ＩＧ及びＤＣ−ＤＣコンバーターの効率は固定されており、プロセス変動と共に変化しないとする。従ってセルの平均リーケージは次のように表される。
【数８】
2008159249.tif 000010
ここでＥ［ｘ］はランダム変数ｘの平均である。平均漏れ電力消費を得るためには、Ｅ［ＩＰ］、Ｅ［ＩＧ］、及びＥ［Ｉｄｄ］を計算すれば良い。以下では、Ｅ［Ｉｄｄ］を計算する方法を示す。同様の手順は、Ｅ［ＩＰ］及びＥ［ＩＧ］を得るために用いられる。Ｉｄｄは次のように表される。
Ｉｄｄ＝Ｉｓｕｂ８＋Ｉｇｄ８＋Ｉｓｕｂ５＋Ｉｄｇ５＋Ｉｓｕｂ６＋Ｉｄｇ６
従って、
Ｅ［Ｉｄｄ］＝Ｅ［Ｉｓｕｂ５］＋Ｅ［Ｉｓｕｂ６］＋Ｅ［Ｉｓｕｂ８］＋Ｅ［Ｉｄｇ５］＋Ｅ［Ｉｄｇ６］＋Ｅ［Ｉｇｄ８］
Ｎｅｆｆ、Ｌ、及びＴｏｘの変動がサブスレッショルド及びゲート・トンネル漏れ電流の両者を変化させることに注意し、以下にこれらリーケージ構成要素の平均を計算する方法を示す。
【００３２】
最初に、留意すべき点は、閾電圧が以下の式でこれら変動要因と関連付けられることである。
【数９】
2008159249.tif 000011
【００３３】
Ｎｅｆｆ、Ｌ、Ｔｏｘの公称値付近で閾電圧を線形近似することにより、上式は次のように表される。
【数１０】
2008159249.tif 000012
ここでηＶｔ＝Ｖｔ（ηＮｅｆｆ，ηＴｏｘ，ηＬ）である。
サブスレッショルド・リーケージの式は次の通りであったので、
【数１１】
2008159249.tif 000013
プロセス変動が存在する場合の平均サブスレッショルド・リーケージは、次式から得られる。
【数１２】
2008159249.tif 000014
【００３４】
残りの段階は、上述のＥ［Ｉｓｕｂ］の式の右辺の期待値を計算することである。
これは、対応するランダム変数の平均付近のテイラー級数を用いることにより行われる。Ｎｅｆｆ、Ｌ、Ｔｏｘの変動はガウス分布であったので、各ランダム変数の分布の奇数モーメントはゼロである。従ってこのようなランダム変数ｘの如何なる関数ｆも次のように近似される。
【数１３】
2008159249.tif 000015
ここでηｘ及びσｘはランダム変数ｘの平均及び標準偏差である。
【００３５】
Ｅ［ｆ（ｘ）］の式を用いることにより、平均サブスレッショルド・リーケージはＶＧ及びＶＰの関数として計算される。
【００３６】
同様の手順は、プロセス変動に基づくゲート・トンネル・リーケージＩｇａｔｅ（Ｎｅｆｆ，Ｔｏｘ，Ｌ）の期待値を計算するために用いられる。
【００３７】
各平均漏れ構成要素を計算すると、Ｉｄｄの平均はＶＰ及びＶＧの関数として求められる。ＩＰ及びＩＧの平均も同様に求められるＥ［ＩＰ］、Ｅ［ＩＧ］、及びＥ［Ｉｄｄ］を得ると、セルの平均漏れ電力消費は、ＶＰ及びＶＧの関数として、Ｅ［ＰＣｅｌｌ］の式を用いることにより得られる。従ってセルの平均リーケージを最小化する最適化問題は、次式のようになる。
【数１４】
2008159249.tif 000016
上式は、例えばニュートン・ラフソン法を用いることにより効率的に解かれる。
【００３８】
トランジスターの閾電圧は、温度の上昇と共に低下し、結果としてサブスレッショルド漏れ電流の指数関数的増加を生じる。シミュレーションは、温度がＳＲＡＭゲート・セルに与える影響を調べるために実行され得る。図４は、このようなシミュレーションのある結果を示す。図４は、温度の関数として、ＰＧゲート及びＧゲート・セルに対する漏れ電力を示す。ＰＧゲート・セルの温度変動に対する感度は、Ｇゲート・セルと比較して遙かに低い。これらの概念を用い、チップ温度を踏まえ、メモリー・セルはＰＧゲート・セルのリーケージ変動を最小化するよう設計され得る。
【００３９】
ここで、温度変動は最大値Ｔｍａｘ及び最小値Ｔｍｉｎを有する一様分布に従うとする。温度変動に基づくＰＧゲート・メモリー・セルの電力消費を最適化するため、温度変動に基づくリーケージの期待値を最小化するよう選択する。温度の変動は、閾電圧を変化させ、そして結果として漏れ電流を変更する。
【００４０】
温度変動に基づく平均サブスレッショルド電流を求めるため、平均温度付近でテイラー等級を用いる。結果として次式を得る。
【数１５】
2008159249.tif 000017
【００４１】
同様の式は、温度変動に基づくゲート・トンネル・リーケージの期待値に対しても記述できる。
【００４２】
サブスレッショルド及びゲート・トンネル・リーケージの式を得ると、Ｉｄｄ、ＩＰ、及びＩＧの期待値が計算される。そして上述のＥ［ＰＣｅｌｌ］の式を用いることにより、全漏れワット損の期待値がＶＧ及びＶＰの関数として得られる。上述のようなＥ［ＰＣｅｌｌ（ＶＰ，ＶＧ）］の最小化を解くことにより、温度変動に基づくＰＧゲート・メモリー・セルの漏れ電力消費は、最適化され得る。
【００４３】
いくつかの実施例では、仮想供給電圧及び仮想接地電圧の値（又はＶＰ若しくはＶＧ）は、セルの動作中に動的に変動し得る。これは、例えば、セルの動作特性の変動に拘わらずリーケージを最小化し続けるよう実行される。図５は、帰還システム２１２が動作中にセル２１０の種々の動作特性を測定し、これらの特性の変化若しくは変動がセルに与える影響を計算し、及びこれらの変化の主な原因となる外部電圧ＶＧ及び／又はＶＰの値を調整し得る例である構成を示す。
【００４４】
図６は、少なくとも１つのスリープ・トランジスターＭ７及びＭ８の１又は複数の設計特性を回路内の漏れ電流を最小化するよう選択することにより、ＰＧゲート・セルを形成する方法の１つの例を説明するフローチャートである。方法３００は段階３１０で開始する。段階３１０で、給電線１８と接地線１４との間の電位差の所望の値が確認される。電位差ΔＶは、仮想供給電圧１７及び仮想接地電圧１５との間の差に等しい。段階３２０で、仮想供給電圧１７及び仮想接地電圧１５の値は、セルの全漏れ電流ＩＬｅａｋが最小化されるよう決定される。いくつかの実施例では、これは、例えばニュートン−ラフソン法のような規則性条件のない最適化法を用いることにより行われる。別の例として、電圧値はＰＳＰＩＣＥのような回路モデル化ソフトウェアを用いて決定され得る。特定の実施例では、方法は、第１の外部電圧をセルの給電線に選択的に印加する段階を更に有して良い。第１の外部電圧は、セル内の漏れ電流を最小化するよう選択された仮想供給電圧の所望の値に等しい。第２の外部電圧は、セルの接地線に印加されて良い。第２の外部電圧は、セル内の漏れ電流を最小化するよう選択された仮想接地電圧の所望の値に等しい。別の任意の例では、段階３３０で、１又は複数のスリープ・トランジスターＭ７及び／又はＭ８の少なくとも１つの特性は、セルの特定の仮想接地電圧１５及び／又は仮想供給電圧１７に対する当該特性の関係を通じて決定され得る。特定の非限定的な例として、これは、仮想供給電圧１７及び／又は仮想接地電圧１５の先に決定された値の少なくとも一部に基づく、第１のスリープ・トランジスターＭ７又は第２のスリープ・トランジスターＭ８のチャネル幅及び／又は閾電圧の決定を有して良い。いくつかの実施例では、仮想供給電圧及び仮想接地電圧の値は、素子の動作中に動的に変更され得る。
【００４５】
図７ａ及び図７ｂは、ＰＧゲートＳＲＡＭセルに対し実行されたシミュレーションの結果の例を示す。図７ａは、Ｇゲート・セルと比較して低減されたＰＧゲート・セルの漏れ電流を、異なる値の電位差ΔＶ及び異なる大きさのプロセス（１３０ｎｍ、９０ｎｍ、及び６５ｎｍ）に対し示す。図７ｂは、Ｐゲート・セルと比較して低減されたＰＧゲート・セルの漏れ電流を、異なる値の電位差ΔＶ及び異なる大きさのプロセスに対し示す。
【００４６】
図８ａ及び図８ｂは、それぞれＧゲート及びＰゲート・セルと比較して低減されたＰＧゲート・セルの漏れ電流を、異なる値の電位差ΔＶ及び異なる大きさのプロセスに対し示す、電圧コンバーターの効率を考慮した場合の例である。留意すべき点は、それぞれの比較（ＰＧゲート対Ｇゲート又はＰゲート）において同一の電位差ΔＶが同一のホールド・スタティック・ノイズ・マージンを保証することである。図８ａ及び図８ｂから、ＶＧ及びＶＰを生成するために用いられるＤＣ−ＤＣコンバーターのオーバーヘッドにも拘わらず、Ｐゲート及びＰゲート・セルと比較してＰＧゲート・セルの効率が、特にデータ保有電圧より大きい電位差ΔＶ≦０．５の時に非常に高いことが分かる。
【００４７】
本発明はいくつかの実施例とともに説明されたが、無数の変化、変形、変更、変換及び修正が当業者に提案され得る。また本発明はこのような変化、変形、変更、変換及び修正を特許請求の範囲に属するとして包含する。
（付記）
（付記１）  メモリー・セルを形成する方法であって、
供給電圧とセルの給電線との間に結合された第１のトランジスター、及び接地とセルの接地線との間に結合された第２のトランジスターを有するＰＧゲート・メモリー・セルに対し、仮想供給電圧は前記給電線に存在し、仮想接地電圧は上記接地線に存在し、
前記給電線と前記接地線との間の電位差の値を定める段階、
前記セルの全漏れ電流が最小化されるよう、前記仮想供給電圧と前記仮想接地電圧の値を決定する段階、を有し、
前記電位差は前記仮想供給電圧と前記仮想接地電圧との間の差に等しい、方法。
（付記２）  前記ＰＧゲート・メモリー・セルは、スタティック・ランダム・アクセス・メモリー・セルを有する、付記１記載の方法。
（付記３）  前記第１のトランジスターはＰＭＯＳトランジスターを有する、付記１記載の方法。
（付記４）  前記第２のトランジスターはＮＭＯＳトランジスターを有する、付記１記載の方法。
（付記５）  前記仮想供給電圧及び前記仮想接地電圧を決定する段階は、
前記供給電圧と異なる選択された第１の外部電圧を前記給電線に印加する段階、
前記接地と異なる選択された第２の外部電圧を前記接地線に印加する段階、を有し、
前記第１及び第２の外部電圧は、前記メモリー・セル内の漏れ電流を最小化するよう選択される、付記１記載の方法。
（付記６）  前記メモリー・セルの動作中に、前記第１及び第２の外部電圧の少なくとも１つの値を動的に調整する段階、を更に有する付記５記載の方法。
（付記７）  前記仮想供給電圧及び／又は前記仮想接地電圧の決定された値の少なくとも一部に基づき、前記第１又は前記第２のトランジスターのチャネル幅若しくはチャネル長、閾電圧、又はゲート酸化物厚の少なくとも１つを決定する段階、を更に有する付記１記載の方法。
（付記８）  前記仮想供給電圧及び前記仮想接地電圧の決定された値の少なくとも一部に基づき、前記第１のトランジスター及び前記第２のトランジスターのチャネル幅若しくはチャネル長、閾電圧、及びゲート酸化物厚のそれぞれを決定する段階、を更に有する付記１記載の方法。
（付記９）  前記外部電圧の値の少なくとも１つはＤＣ−ＤＣコンバーターにより生成され、及び前記仮想供給電圧及び前記仮想接地電圧の少なくとも１つの値は前記ＤＣ−ＤＣコンバーターの効率を考慮することにより決定される、付記５記載の方法。
（付記１０）  前記仮想供給電圧及び前記仮想接地電圧の値は、トランジスターのランダムなダイ間の変動の値の少なくとも１つに基づき少なくとも部分的に決定される、付記１記載の方法。
（付記１１）  前記仮想供給電圧及び前記仮想接地電圧の値は、温度又は前記メモリー・セルの温度変動に従い少なくとも部分的に決定される、付記１記載の方法。
（付記１２）  前記仮想供給電圧及び前記仮想接地電圧の値は、プロセス又は温度変動の影響を低減するよう選択される、付記１記載の方法。
（付記１３）  前記仮想供給電圧及び前記仮想接地電圧の値は、前記セルの漏れ電流の変動を最小化するよう選択される、付記１記載の方法。
（付記１４）  前記仮想供給電圧及び前記仮想接地電圧の値は、期待値の重み付け関数及び温度又はプロセス変動が存在する場合の前記セルの漏れ電流の変動を考慮することにより選択される、付記１記載の方法。
（付記１５）  メモリー・セルを形成する方法であって、
メモリー・セルの給電線と供給電圧を受ける節点との間に第１のスリープ・トランジスターを結合する段階、
前記セルの接地線と接地を受ける節点との間に第２のスリープ・トランジスターを結合する段階、
前記セル内の全漏れ電流を最小化するよう選択されたチャネル幅若しくはチャネル長、閾電圧、又はゲート酸化物厚を有するよう、前記第１及び前記第２のスリープ・トランジスターの少なくとも１つを形成する段階、を有する方法。
（付記１６）  前記セルは、スタティック・ランダム・アクセス・メモリー・セルを有する、付記１５記載の方法。
（付記１７）  前記第１のスリープ・トランジスターは、前記セル内の全漏れ電流を最小化するよう選択されたチャネル幅若しくはチャネル長、閾電圧、及びゲート酸化物厚を有し、並びに前記第２のスリープ・トランジスターは、前記セル内の全漏れ電流を最小化するよう選択されたチャネル幅若しくはチャネル長、閾電圧、及びゲート酸化物厚を有する、付記１５記載の方法。
（付記１８）  前記第１のスリープ・トランジスターはＰＭＯＳトランジスターを有する、付記１５記載の方法。
（付記１９）  前記第２のスリープ・トランジスターはＮＭＯＳトランジスターを有する、付記１５記載の方法。
（付記２０）  前記第１及び前記第２のスリープ・トランジスターの少なくとも１つは、アドレス・デコーダーにより制御される、付記１５記載の方法。
（付記２１）  前記供給電圧及び前記接地の値の少なくとも１つはＤＣ−ＤＣコンバーターにより生成され、並びに前記仮想供給電圧及び前記仮想接地電圧の少なくとも１つの値は前記ＤＣ−ＤＣコンバーターの効率を考慮することにより決定される、付記１５記載の方法。
（付記２２）  前記第１及び前記第２のスリープ・トランジスターの少なくとも１つの閾電圧は、トランジスターのランダムなダイ間の変動の値の少なくとも１つに基づき少なくとも部分的に決定される、付記１５記載の方法。
（付記２３）  前記仮想供給電圧及び前記仮想接地電圧の値は、温度又は前記メモリー・セルの温度変動に従い少なくとも部分的に決定される、付記１５記載の方法。
（付記２４）  ＰＧゲート・メモリー・セルであって、
メモリー・セルの給電線と供給電圧を受ける節点との間に結合された第１のスリープ・トランジスター、
前記セルの接地線と接地を受ける節点との間に結合された第２のスリープ・トランジスター、を有し、
仮想供給電圧及び仮想接地電圧の値は、前記セル内の全漏れ電流が最小化されるよう選択される、ＰＧゲート・メモリー・セル。
（付記２５）  前記メモリー・セルは、スタティック・ランダム・アクセス・メモリー・セルを有する、付記２４記載のＰＧゲート・メモリー・セル。
（付記２６）  前記第１のスリープ・トランジスターは、前記セル内の全漏れ電流を最小化するよう選択されたチャネル幅若しくはチャネル長、閾電圧、又はゲート酸化物厚を有し、並びに前記第２のスリープ・トランジスターは、前記セル内の全漏れ電流を最小化するよう選択されたチャネル幅若しくはチャネル長、閾電圧、又はゲート酸化物厚を有する、付記２４記載のセル。
（付記２７）  前記第１のスリープ・トランジスターはＰＭＯＳトランジスターを有する、付記２４記載のセル。
（付記２８）  前記第２のスリープ・トランジスターはＮＭＯＳトランジスターを有する、付記２４記載のセル。
（付記２９）  前記第１及び第２のスリープ・トランジスターの少なくとも１つは、前記セル内の全漏れ電流を最小化するよう選択されたチャネル幅又はチャネル長、閾電圧、又はゲート酸化物厚を有する、付記２４記載のセル。
（付記３０）  前記供給電圧と異なる第１の外部電圧は前記給電線に選択的に印加され、及び
前記接地と異なる第２の外部電圧は前記接地線に選択的に印加され、並びに
前記第１及び第２の外部電圧は、前記メモリー・セル内の漏れ電流を最小化するよう選択される、付記２４記載のセル。
（付記３１）  前記メモリー・セルの動作中に、前記第１及び第２の外部電圧の少なくとも１つは動的に調整される、付記３０記載のセル。
（付記３２）  前記外部電圧の値の少なくとも１つはＤＣ−ＤＣコンバーターにより生成され、及び前記仮想供給電圧及び前記仮想接地電圧の少なくとも１つの値は前記ＤＣ−ＤＣコンバーターの効率を考慮することにより決定される、付記３０記載のセル。
（付記３３）  前記第１及び前記第２のスリープ・トランジスターの少なくとも１つの閾電圧は、トランジスターのランダムなダイ間の変動の値の少なくとも１つに基づき少なくとも部分的に決定される、付記２４記載のセル。
（付記３４）  前記仮想供給電圧及び前記仮想接地電圧の値は、温度又は前記メモリー・セルの温度変動に従い少なくとも部分的に決定される、付記２４記載のセル。
（付記３５）  前記仮想供給電圧及び前記仮想接地電圧の値は、プロセス又は温度変動の影響を低減するよう選択される、付記２４記載のセル。
（付記３６）  前記仮想供給電圧及び前記仮想接地電圧の値は、前記セルの漏れ電流の変動を最小化するよう選択される、付記２４記載のセル。
（付記３７）  前記仮想供給電圧及び前記仮想接地電圧の値は、期待値の重み付け関数及び温度又はプロセス変動が存在する場合の前記セルの漏れ電流の変動を考慮することにより選択される、付記２４記載のセル。
【図面の簡単な説明】
【００４８】
【図１】ＰＧゲート・メモリー・セルを示し、例としてＳＲＡＭセルはＮＭＯＳ及びＰＭＯＳスリープ・トランジスターの両方を使用し、第１及び第２の外部電圧は回路内の漏れ電流を最小化するために印加される。
【図２】ＰＧゲート・メモリー・セルを示し、例としてＳＲＡＭセルはＮＭＯＳ及びＰＭＯＳスリープ・トランジスターの両方を使用し、ＮＭＯＳ及びＰＭＯＳスリープ・トランジスターの少なくとも１つは回路内の漏れ電流を最小化するために選択された１又は複数の設計特性を有する。
【図３】例であるＳＲＡＭセルの構成要素、及びセルが論理０を格納している場合の主な漏れ構成要素を示す。
【図４】ＰＧゲート・メモリー・セルの漏れ変動の減少の例をチップ温度の関数として示す。
【図５】セルの種々の特性を監視し、計算を行い、及び外部電圧の値を調整する帰還システムの例を示す。
【図６】少なくとも１つのスリープ・トランジスターの特性を用いＰＧゲートＳＲＡＭセルを形成する方法の１つの例を説明するフローチャートである。
【図７ａ】ＰＧゲートＳＲＡＭセルのセル漏れ電流がゲート接地セルと比較して減少する例を示す。
【図７ｂ】ＰＧゲートＳＲＡＭセルのセル漏れ電流がゲート給電セルと比較して減少する例を示す。
【図８ａ】ＰＧゲートＳＲＡＭセルの電力がゲート接地セルと比較して減少する例を示す。
【図８ｂ】ＰＧゲートＳＲＡＭセルの電力がゲート給電セルと比較して減少する例を示す。
【符号の説明】
【００４９】
１２  メモリー・セル
２１０  メモリー・セル
２１２  監視／再計算
ＩＬｅａｋ  全漏れ電流
Ｉｓｕｂ２、Ｉｓｕｂ３、Ｉｓｕｂ５、Ｉｓｕｂ６  サブスレッショルド・リーケージ
Ｉｇｄ１、Ｉｇｓ１、Ｉｄｇ４、Ｉｓｇ４  ゲート−チャネル・トンネル電流
Ｍ１、Ｍ２  プルダウン・トランジスター
Ｍ３、Ｍ４  プルアップ・トランジスター
Ｍ５、Ｍ６  通過トランジスター
Ｍ７、Ｍ８  スリープ・トランジスター
Ｍ９、Ｍ１０  ストラップ・トランジスター
ＳＬＰ、ＳＬＰ（バー）  アドレス・デコーダー
ＶＤＤ  供給電圧
ＶＧＮＤ  仮想接地電圧
ＶＰ、ＶＧ  外部供給電圧
ＶＳＵＰ  仮想給電電圧
【図１】
2008159249.tif 000018
【図２】
2008159249.tif 000019
【図３】
2008159249.tif 000020
【図４】
2008159249.tif 000021
【図５】
2008159249.tif 000022
【図６】
2008159249.tif 000023
【図７ａ】
2008159249.tif 000024
【図７ｂ】
2008159249.tif 000025
【図８ａ】
2008159249.tif 000026
【図８ｂ】
2008159249.tif 000027