(57)【要約】【課題】  ダイナミック・ランダムアクセスメモリ（ＤＲＡＭ）からスタティック・ランダムアクセスメモリ（ＳＲＡＭ）へのプリフェッチを行うシステム、方法及び装置を提供する。【解決手段】  一部の実施形態において、プリフェッチロジックはロード命令に関するプリフェッチヒントを受信する。このプリフェッチロジックは、少なくとも部分的にプリフェッチヒントに基づいて、ＤＲＡＭのオープンページからＳＲＡＭに２つ以上のキャッシュラインを転送し得る。【選択図】図１
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【特許請求の範囲】
【請求項１】
プリフェッチヒントを提供するコアロジック；及び
前記コアロジックに結合され、少なくとも部分的に前記プリフェッチヒントに基づいて、ＤＲＡＭのオープンページからＳＲＡＭに２つ以上のキャッシュラインを転送するプリフェッチロジック；
を有する集積回路。
【請求項２】
前記２つ以上のキャッシュラインはメモリの１ページを含む、請求項１に記載の集積回路。
【請求項３】
前記プリフェッチロジックは高密度インターフェースを介して前記２つ以上のキャッシュラインを転送する、請求項１に記載の集積回路。
【請求項４】
前記高密度インターフェースはダイ間ビアである、請求項３に記載の集積回路。
【請求項５】
前記高密度インターフェースはシリコン貫通ビアである、請求項３に記載の集積回路。
【請求項６】
前記ＤＲＡＭは大容量メモリを有する、請求項１に記載の集積回路。
【請求項７】
前記ＤＲＡＭは１つのキャッシュ階層を提供し、且つ前記ＳＲＡＭは１つ高次のキャッシュ階層を提供する、請求項１に記載の集積回路。
【請求項８】
前記１つのキャッシュ階層はＬ３キャッシュであり、且つ前記１つ高次のキャッシュ階層はＬ２キャッシュである、請求項７に記載の集積回路。
【請求項９】
前記プリフェッチヒントは、前記２つ以上のキャッシュラインを転送することに関する信頼度を指し示す、請求項１に記載の集積回路。
【請求項１０】
少なくとも部分的にインターコネクトの使用率と前記プリフェッチヒントとに基づいて、前記２つ以上のキャッシュラインの転送を抑制することが可能な抑制ロジック、を更に有する請求項９に記載の集積回路。
【請求項１１】
前記コアロジックは複数の処理用コアの１つを有する、請求項８に記載の集積回路。
【請求項１２】
前記コアロジックはグラフィック用コアを有する、請求項８に記載の集積回路。
【請求項１３】
ロード命令に関するプリフェッチヒントを受信する受信段階；及び
少なくとも部分的に前記プリフェッチヒントに基づいて、ＤＲＡＭのオープンページからＳＲＡＭに２つ以上のキャッシュラインを転送する転送段階；
を有する方法。
【請求項１４】
前記プリフェッチヒントは、前記２つ以上のキャッシュラインを転送することに関する信頼度を指し示す、請求項１３に記載の方法。
【請求項１５】
前記信頼度は３つ以上の値の内の１つである、請求項１４に記載の方法。
【請求項１６】
前記３つ以上の値は、高、中、及び低を含む、請求項１５に記載の方法。
【請求項１７】
少なくとも部分的にインターコネクトの使用率と前記プリフェッチヒントとに基づいて、前記２つ以上のキャッシュラインの転送を抑制する抑制段階、を更に有する請求項１３に記載の方法。
【請求項１８】
前記２つ以上のキャッシュラインを転送する転送段階は：
前記ＤＲＡＭのオープンページからキャッシュページを転送すること
を有する、請求項１３に記載の方法。
【請求項１９】
前記ＤＲＡＭは大容量メモリを有する、請求項１３に記載の方法。
【請求項２０】
前記ＤＲＡＭは１つのキャッシュ階層を提供する、請求項１３に記載の方法。
【請求項２１】
ＤＲＡＭを含む第１のダイ；
第２のダイであり：
プリフェッチヒントを提供するコアロジック；及び
前記コアロジックに結合され、少なくとも部分的に前記プリフェッチヒントに基づいて、前記ＤＲＡＭのオープンページからＳＲＡＭに２つ以上のキャッシュラインを転送するプリフェッチロジック；
を有する第２のダイ；並びに
前記第１のダイと前記第２のダイとの間に結合されたインターコネクト；
を有するシステム。
【請求項２２】
前記２つ以上のキャッシュラインはメモリの１ページを含む、請求項２１に記載のシステム。
【請求項２３】
前記インターコネクトはダイ間ビアである、請求項２１に記載のシステム。
【請求項２４】
前記ＤＲＡＭは１つのキャッシュ階層を提供し、且つ前記ＳＲＡＭは１つ高次のキャッシュ階層を提供する、請求項２１に記載のシステム。
【請求項２５】
前記プリフェッチヒントは、前記２つ以上のキャッシュラインを転送することに関する信頼度を指し示す、請求項２１に記載のシステム。
【請求項２６】
前記コアロジックは複数の処理用コアの１つを有する、請求項２１に記載のシステム。
【請求項２７】
前記コアロジックはグラフィック用コアを有する、請求項２１に記載のシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、概して集積回路分野に関し、より具体的にはダイナミック・ランダムアクセスメモリ（ＤＲＡＭ）からスタティック・ランダムアクセスメモリ（ＳＲＡＭ）へのプリフェッチを行うためのシステム、方法、及び装置に関する。
【背景技術】
【０００２】
産業用チップ設計はチップレベルマルチプロセッサ（chip  multi-processor；ＣＭＰ）へと向かっている。高周波数の単一プロセッサと比較して、ＣＭＰは性能の向上と電力消費の削減とをもたらす。ＣＭＰは比較的単純なコアを使用し、性能を向上させるためにスレッドレベル並列性（Thread  level  parallelism；ＴＬＰ）を頼りにしている。ＣＭＰ上で実行されるアプリケーションは、コアカウントを効率的に利用するためにＴＬＰを増大させなければならない。
【０００３】
ＴＬＰを増大させることは、しかしながら、クロック当たりの未解決のメモリ要求の数を増加させることによってメモリレベル並列性（memory  level  parallelism；ＭＬＰ）をも増大させる。さらに、マルチスレッド・アプリケーションの作業用データセットは、スレッドカウントとともに増大し得る。最終的に、ＴＬＰを増大させることは、複数のスレッドからのアクセスがインターリーブされることになるので、共有キャッシュへのアクセスのランダム性をも増大させ得る。故に、ＭＬＰ及びデータ範囲の増大に対応するために、メモリ帯域幅及びキャッシュ容量はコアカウントに釣り合ったものにされるべきである。
【０００４】
最近、マイクロプロセッサのダイ上に高密度メモリのダイ（例えばＤＲＡＭ等）を積層化する実行可能な選択肢として、３次元（３Ｄ）ダイ・スタッキングが提案されている。スタッキングは、単一のプロセスフローへの技術統合を考えることなく、異種のＳｉ技術を１つの積層ダイに結合させることを可能にする。スタッキングはまた、シリコン貫通ビアを使用してダイ間に非常に高帯域のインターフェースを提供する。故に、ＣＭＰ上へのメモリ（例えばＤＲＡＭ等）の３次元スタッキングは、ＣＭＰスケーリングに関するメモリ階層の障害を効果的に解決し得るものである。
【０００５】
ＤＲＡＭは、一般的に、別の行がアクセス遅延を低減するように要求されるまで、開いている行を有効状態に維持している。この技術はオープンページ・ポリシーと呼ばれており、ＤＲＡＭへの一連のアクセスが同一のオープンページに向けられている場合に最も良く機能する。それ以外の場合には、バンクにアクセスすることの全待ち時間はバンクのクローズ及びプリチャージのペナルティによって増大される。伝統的にＤＲＡＭ設計においては、オープンページはバンク当たり１つのみである。
【０００６】
ＤＲＡＭにアクセスするスレッドの数が増加するに連れてＤＲＡＭへのアクセス場所は一層とランダムになることが経験により示されている。ＤＲＡＭは限られた数（例えば、１６個）のバンクを有するため、ページオープンの回数はスレッド数の増加に連れて劇的に増加し得る。故に、バンクのスラッシング（thrashing）の影響はシステム性能に有意に影響を及ぼす。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、概して、ダイナミック・ランダムアクセスメモリ（ＤＲＡＭ）からスタティック・ランダムアクセスメモリ（ＳＲＡＭ）へのプリフェッチを行うシステム、方法及び装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の一態様に従った集積回路は：プリフェッチヒントを提供するコアロジック；及びコアロジックに結合され、少なくとも部分的にプリフェッチヒントに基づいて、ＤＲＡＭのオープンページからＳＲＡＭに２つ以上のキャッシュラインを転送するプリフェッチロジック；を有する。
【０００９】
本発明の他の一態様に従った方法は：ロード命令に関するプリフェッチヒントを受信する受信段階；及び少なくとも部分的にプリフェッチヒントに基づいて、ＤＲＡＭのオープンページからＳＲＡＭに２つ以上のキャッシュラインを転送する転送段階；を有する。
【００１０】
本発明の他の一態様に従ったシステムは：ＤＲＡＭを含む第１のダイ；第２のダイであり：プリフェッチヒントを提供するコアロジック；及びコアロジックに結合され、少なくとも部分的にプリフェッチヒントに基づいて、ＤＲＡＭのオープンページからＳＲＡＭに２つ以上のキャッシュラインを転送するプリフェッチロジック；を有する第２のダイ；並びに第１のダイと第２のダイとの間に結合されたインターコネクト；を有する。
【００１１】
一部の実施形態において、ＤＲＡＭのオープンページからＳＲＡＭに２つ以上のキャッシュラインが転送される。この転送は、例えばダイ間ビア（die-to-die  via）等の高密度インターコネクト上で行われ得る。更に後述されるように、本発明の実施形態はＣＭＰスケーリングに適したメモリ資源を効果的に実現し得る。
【発明を実施するための最良の形態】
【００１２】
添付の図面を参照しながら本発明の実施形態を、限定としてではなく例として説明する。図面において、似通った参照符号は同様の要素を参照するものである。
【００１３】
図１は、本発明の一実施形態に従って実現される計算システムの選択された態様を例示するブロック図である。計算システム100は、インターコネクト106を介してＤＲＡＭ104に結合されたコア102を含んでいる。コア102は、一般的な処理用コア、グラフィック用コア、及びこれらに類するものを含む、集積回路に含まれるほぼ如何なるコアであってもよい。一部の実施形態において、コア102はダイ（例えば、ＣＭＰ）上の複数のコアの１つである。
【００１４】
コア102は、命令処理用コア108、Ｌｎキャッシュ（例えば、Ｌ２キャッシュ）110、及びプリフェッチ（ＰＦ）ロジック112を含んでいる。命令処理用コア108は、例えば命令ポインタ等の命令を処理する１つ以上の素子、復号化ロジック、レジスタ、及びＬ１キャッシュを含み得る。一部の実施形態において、命令ロジック108はまた、プリフェッチヒント（例えば、プリフェッチヒント114）を生成するロジックを含んでいてもよい。プリフェッチヒントは、２つ以上のロード（ＬＯＡＤ）命令が同一のキャッシュページからのデータを要求しそうであることを指し示すものを広く意味する。プリフェッチヒントは、一部の実施形態において、命令ポインタ（ＩＰ）履歴に基づくストライド検出機構によって生成される信頼値であってもよい。代替的な実施形態においては、プリフェッチヒントを生成するために別の機構が用いられてもよい。
【００１５】
Ｌｎキャッシュ110及びＰＦロジック112は、インターコネクト116（例えば、Ｌ２バス）を介して命令処理用ロジック108に結合されている。一部の実施形態において、Ｌ１キャッシュミスが存在する場合、このキャッシュミス及びプリフェッチヒント114はＬｎキャッシュ110及び／又はＰＦロジック112に（直接的に、あるいはメモリ階層の１つ以上の階層を介して）伝えられる。ＰＦロジック112は、少なくとも部分的にプリフェッチヒント114に基づいて、ＤＲＡＭ104のオープンページから２つ以上のキャッシュラインをプリフェッチすべきかを決定し得る。例えば、多数のＬＯＡＤ命令がストリーミング動作を見せそうである可能性が高いことをプリフェッチヒント114が指し示した場合、ＰＦロジック112はＤＲＡＭ104からのデータのオープンページ全体をＬｎキャッシュ110へと転送し得る。
【００１６】
一部の実施形態において、ＰＦロジック112は、例えばインターコネクト106の使用率が高すぎる場合などに、プリフェッチを抑制するロジックを含んでいてもよい。このような実施形態においては、ＰＦロジック112は、プリフェッチヒント114によって提供される信頼度のレベル（例えば、高、中、又は低）をインターコネクトの使用率を指し示すものと比較し、ＤＲＡＭ104からデータをプリフェッチすべきか否かを決定してもよい。用語“データ”は、ここでは、命令を含めて、コア102に認識されることが可能な何らかの形態をした如何なる種類の情報をも広く意味する。
【００１７】
ＤＲＡＭ104は、汎用ＤＲＡＭ、待ち時間短縮型（リデューストレイテンシ）ＤＲＡＭ（ＲＬＤＲＡＭ）、磁気ランダムアクセスメモリ（ＭＲＡＭ）、及びこれらに類するものを含む、ほぼ如何なる形式のＤＲＡＭであってもよい。さらに、ＤＲＡＭ104は如何なるページサイズを有する如何なる数のバンクを有していてもよい。一部の実施形態において、ＤＲＡＭ104は１６バンクを有し、各ページは４キロバイト（ＫＢ）である。
【００１８】
インターコネクト106は広範なダイ間及び／又はチップ間インターコネクトの何れであってもよい。一部の実施形態において、コア102及びＤＲＡＭ104は縦方向に積層されており、インターコネクト106は高密度のダイ間ビアである。代替的な実施形態においては、コア102及びＤＲＡＭ104は１つのマルチチップモジュール内に一緒にパッケージ化されており、インターコネクト106はモジュール内のチップ群の（少なくとも）一部間の高密度インターコネクトを提供する。他の代替的な実施形態においては、コア102及びＤＲＡＭ104は別々のパッケージ内にあってもよく、インターコネクト106はこれらのパッケージを接続する。
【００１９】
図２は、本発明の一実施形態に従ったブロック転送を例示する概念図である。ＤＲＡＭ202は１つ以上のキャッシュページ204に編成されている。一部の実施形態において、ＤＲＡＭ202は如何なる所与の時間においても（デバイスが動作していると仮定して）１つのキャッシュページをオープンにしている。例えば、図示された実施形態においては、キャッシュページ206が開かれている。各キャッシュページは２つ以上のキャッシュライン208で構成されており、各キャッシュラインは２バイト以上のデータを有している。一部の実施形態において、プリフェッチロジック（例えば、図１に示されたプリフェッチロジック112）は、オープンのＤＲＡＭキャッシュページ206からＳＲＡＭ210に２つ以上のキャッシュラインから成るブロックを転送する。キャッシュラインのブロックを転送する決定は、少なくとも部分的に、プリフェッチヒント（例えば、図１に示されたプリフェッチヒント114）に基づき得る。ＤＲＡＭからＳＲＡＭへのデータのブロック転送については、図３−７を参照しながら更に後述する。
【００２０】
図３は、本発明の一実施形態に従って実現される計算システムの選択された態様を例示するハイレベル・ブロック図である。システム300は複数のコア302を含んでいる。コア302は、一般的な処理用コア及びグラフィック用コアを含む多様なコアの何れであってもよい。一部の実施形態において、各コアは自身（プライベート）のＬ１キャッシュ304及び自身のＬ２キャッシュ306を有している。さらに、各コア（又はコア群の部分集合）はＰＦロジック308を含んでいてもよい。
【００２１】
一部の実施形態において、コア群302を収容したダイに縦方向に積層されたダイ上にＤＲＡＭのＬ３キャッシュ310が存在している。このような実施形態においては、Ｌ３バス314は高密度ダイ間インターコネクトであり得る。大容量（バルク）ＤＲＡＭ312はシステムメモリを提供するものであり、コア302及びＤＲＡＭのＬ３キャッシュ310とは別個の多数の記憶デバイスを含み得る。
【００２２】
一部の実施形態において、ＰＦロジック308は、ＤＲＡＭのＬ３キャッシュ310のオープンページからＳＲＡＭのＬ２キャッシュ306に２つ以上のキャッシュラインを転送する。キャッシュラインのブロックを転送することの決定は、少なくとも部分的に、コア302上の命令処理ロジック（例えば、図１に示された命令処理ロジック102）からＰＦロジック308に提供されるプリフェッチヒントに基づき得る。さらに、キャッシュラインのブロックを転送することの決定は、少なくとも部分的に、バス314の使用率に基づいてもよい。一部の実施形態において、ＰＦロジック308は、ＤＲＡＭのＬ３キャッシュ310からＳＲＡＭのＬ２キャッシュ306にメモリのページ全体を転送してもよい。
【００２３】
図４は、Ｌ２キャッシュが共有される一実施形態を例示するハイレベル・ブロック図である。図示された実施形態においては、各コア302は自身のＬ１キャッシュ304を有しており、コア群はＬ２キャッシュ402を共有している。Ｌ１キャッシュ304にキャッシュミスが存在する場合、このキャッシュミス及びプリフェッチヒントがＬ２キャッシュ402及び／又はＰＦロジック404に伝えられ得る。一部の実施形態において、ＰＦロジック404は、少なくとも部分的にこのプリフェッチヒントに基づいて、ＤＲＡＭのＬ３キャッシュ310のオープンページから２つ以上のキャッシュラインを転送すべきかを決定する。さらに、プリフェッチロジック404はこの転送の決定を、Ｌ３バス314の使用率を含むその他の要因に基づかせてもよい。
【００２４】
図５は、プリフェッチロジックがキャッシュ階層内の相異なる階層で使用される一実施形態を例示するハイレベル・ブロック図である。一部の実施形態において、キャッシュミス（例えば、Ｌ１キャッシュミス及びＬ２キャッシュミスの双方）及びプリフェッチヒントがＤＲＡＭのＬ３キャッシュ502及び／又はＰＦロジック504に伝えられ得る。ＰＦロジック504は、少なくとも部分的にこのプリフェッチヒント（及び場合により、例えばバスの使用率などのその他の要因）に基づいて、大容量ＤＲＡＭ312のオープンページからＤＲＡＭのＬ３キャッシュ502に２つ以上のキャッシュラインを転送し得る。そして、プリフェッチロジック308はＤＲＡＭのＬ３キャッシュ502のオープンページからＳＲＡＭのＬ２キャッシュ306に２つ以上のキャッシュラインを転送し得る。図示された実施形態はバッチプリフェッチの２つの階層を示しているが、認識されるように、キャッシュラインのブロックのバッチ転送は、如何なる数のキャッシュ階層間で如何なる回数にわたって実行されてもよい。
【００２５】
図６は、本発明の一実施形態に従ったブロック転送の選択された態様を例示するフロー図である。処理ブロック602にて、プリフェッチロジック（例えば、図１に示されたプリフェッチロジック112）が、ＬＯＡＤ命令に関するプリフェッチヒントを受信する。一部の実施形態において、このプリフェッチヒントは命令ポインタ（ＩＰ）に基づくストライド検出アルゴリズムによって生成される。このような実施形態においては、プリフェッチヒントは、後続のＬＯＡＤ命令が単調増加あるいは単調減少するアドレス・ストライドを有することがどの程度起こり得るかを指し示してもよい。一部の実施形態において、プリフェッチヒントは、後続のＬＯＡＤ命令が単調増加あるいは単調減少するアドレス・ストライドを有するかの信頼度を指し示す多数の値の何れを有していてもよい。例えば、プリフェッチヒントは高、中、又は低の信頼度を指し示してもよい。他の例では、信頼度を指し示すために如何なる仕組みが使用されてもよい。
【００２６】
処理ブロック604にて、ＰＦロジックは１つ以上の状態又は要因に基づいてブロックのプリフェッチを抑制し得る。用語“抑制する”は、転送を遅らせること、転送を中止すること、及び転送サイズを変更すること等の数多くの動作を意味し得る。転送を抑制することのトリガーとなる条件は、転送が行われるインターコネクトの使用率、プリフェッチヒント、及び省電力レベル等を含み得る。破線によって指し示されるように、この抑制機構は一部の実施形態においては選択的なものである。
【００２７】
処理ブロック606にて、ＰＦロジックは、少なくとも部分的にプリフェッチヒントに基づいて、ＤＲＡＭからＳＲＡＭに２つ以上のキャッシュラインを転送する。例えば、多数のＬＯＡＤ命令が単調増加あるいは単調減少するアドレス・ストライドを有する可能性が高いことをプリフェッチヒントが指し示す場合、ＰＦロジックは、要求されたデータがキャッシュ内に格納される可能性を増大させるように、キャッシュラインのブロックをキャッシュに転送し得る。ＤＲＡＭはキャッシュ階層の一部であってもよいし、且つ／或いは大容量メモリの構成要素であってもよい。
【００２８】
図７は、本発明の一実施形態に従った半導体デバイス700の断面図を示している。デバイス700はパッケー702、ダイ728、ダイ730、及びダイ間ビア726を含んでいる。１つ以上のバンプ704-1乃至704-N（ここでは、まとめて“バンプ704”と呼ぶ）は、電源、グランド、クロック、及び／又は入力／出力（Ｉ／Ｏ）信号を含む電気信号がパッケージ702とダイ728との間を伝わることを可能にしている。ダイ728は、バンプ704とダイ730との間で信号を伝える１つ以上のダイ貫通ビア706を含んでいてもよい。デバイス700は更に、ダイ730及び／又はデバイス700によって発生された熱の放散を可能にするヒートシンク708を含んでいてもよい。
【００２９】
ダイ728及び730は様々な層を含んでいてもよい。例えば、ダイ728はバルクシリコン（Ｓｉ）層710、アクティブＳｉ層712、及び金属スタック714を含んでおり、ダイ730は金属スタック720、アクティブＳｉ層722、及びバルクＳｉ層724を含んでいる。図２に示されたように、ビア726はダイ728及び730とそれぞれ金属スタック714及び720を介して信号伝達を行い得る。一実施形態において、ダイ728はダイ730より薄くてもよい。例えば、ダイ728が記憶デバイス（例えば、ＲＡＭデバイス等）を含み、ダイ730が１つ以上のプロセッサコア及び／又は共有キャッシュ若しくはプライベートキャッシュを含んでいてもよい。
【００３０】
ダイ730は１つ以上のＰＦロジック732を含んでいる。ＰＦロジック732は、一部の実施形態において、ダイ728内のＤＲＡＭからダイ730内のＳＲＡＭに２つ以上のキャッシュラインを転送し得る。この転送はダイ間ビア726を介して行われ得る。一部の実施形態において、ダイ間ビア726の比較的高い帯域幅により、ＰＦロジック732は待ち時間を有意に増大させることなく、複数のキャッシュラインから成るブロックを転送することが可能である。
【００３１】
デバイス700は、例えば、同一のデバイス又はシステムにその他の部品を集積化するために、更なるダイを含んでいてもよい。このような一実施形態においては、様々なダイ間で信号を伝達するために、（例えば、ビア726及び706に関して説明されたような）ダイ間ビア及び／又はダイ貫通ビアが使用され得る。
【００３２】
本発明の実施形態に含まれる要素は、機械が実行可能な命令を格納した機械可読媒体として提供されてもよい。機械可読媒体には、これらに限られないが、フラッシュメモリ、光ディスク、コンパクトディスク式読み出し専用メモリ（ＣＤ−ＲＯＭ）、デジタル多用途／ビデオディスク式（ＤＶＤ）ＲＯＭ、ランダムアクセスメモリ（ＲＡＭ）、消去可能なプログラム可能読み出し専用メモリ（ＥＰＲＯＭ）、電気的に消去可能なプログラム可能読み出し専用メモリ（ＥＥＰＲＯＭ）、磁気カード若しくは光カード、伝播媒体、又は電子的な命令を格納することに適したその他の種類の機械可読媒体が含まれ得る。例えば、本発明の実施形態は、搬送波に統合されたデータ信号によって遠隔コンピュータ（例えば、サーバ）から要求コンピュータ（例えば、クライアント）へ通信リンク（例えば、モデム又はネットワーク接続）を介して伝送され得るコンピュータプログラムとしてダウンロードされてもよい。
【００３３】
なお、この明細書全体を通して、“一実施形態”への言及は、その実施形態に関連して説明された特定の特徴、構造又は特性が、本発明の少なくとも１つの実施形態に含まれることを意味している。故に、認識されるように、この明細書の様々な箇所における“一実施形態”又は“代替的な一実施形態”への２つ以上の言及は、必ずしも全てが同一の実施形態について言及しているわけではない。また、上記の特定の特徴、構造又は特性は、本発明の１つ以上の実施形態において好適に組み合わされ得るものである。
【００３４】
同様に、認識されるように、本発明の実施形態についての以上の説明においては、様々な独創的な側面の内の１つ以上の理解に役立つように開示を効率化する目的で、様々な特徴が単一の実施形態、図、又はそれらの説明にまとめられているときもある。この開示方法は、しかしながら、請求項に記載される対象が、各請求項に明示的に列挙される以上の特徴を必要とするとの意図を示すものとして解釈されるべきではない。請求項は、むしろ、独創的な側面は以上にて開示された単一の実施形態に含まれる全特徴の内の一部にあることを示すものである。故に、添付の特許請求の範囲はこの発明の詳細な説明に明示的に組み込まれるものである。
【図面の簡単な説明】
【００３５】
【図１】本発明の一実施形態に従って実現される計算システムの選択された態様を例示するブロック図である。
【図２】本発明の一実施形態に従ったブロック転送を例示する概念図である。
【図３】本発明の一実施形態に従って実現される計算システムの選択された態様を例示するハイレベル・ブロック図である。
【図４】Ｌ２キャッシュが共有される一実施形態を例示するハイレベル・ブロック図である。
【図５】プリフェッチロジックがキャッシュ階層内の相異なる階層で使用される一実施形態を例示するハイレベル・ブロック図である。
【図６】本発明の一実施形態に従ったブロック転送の選択された態様を例示するフロー図である。
【図７】本発明の一実施形態に従って実現される半導体デバイスを示す断面図である。
【符号の説明】
【００３６】
100、300、400、500  …  システム
102、302  …  コア
104、202、312  …  ＤＲＡＭ
106  …  インターコネクト
108  …  処理用コア
110  …  Ｌｎキャッシュ
112、308、404、504、732  …  プリフェッチロジック
114  …  プリフェッチヒント
116、314、316  …  バス
204  …  キャッシュページ
206  …  オープンキャッシュページ
208  …  キャッシュライン
210  …  ＳＲＡＭ
304  …  Ｌ１キャッシュ
306、402  …  Ｌ２キャッシュ
310、502  …  Ｌ３キャッシュ
700  …  半導体デバイス
702  …  パッケージ
704  …  バンプ
706  …  ダイ貫通ビア
708  …  ヒートシンク
726  …  ダイ間ビア
728、730  …  ダイ
【図１】
2008159057.tif 000003
【図２】
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【図３】
2008159057.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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