(57)【要約】【課題】本発明は、コンタクトルールの緩和化を実現し、歩留まりを向上させる不揮発性半導体記憶装置を提供することを目的とする。【解決手段】メモリセルユニットＭＵが有する第１の選択ゲートＧ１は、実線Ｌ１とＸ方向に延びる選択ゲート駆動線ＳＧＳとの交点に配され、Ｘ方向に並ぶメモリセルユニットＭＵ間で共通配線されている。第２の選択ゲートＧ２を構成する第１ゲートトランジスタＳ１は、実線Ｌ１とＸ方向に延びる第１選択ゲート駆動線ＳＧＤ１との交点にそれぞれ配され、Ｘ方向に並ぶメモリセルユニットＭＵ間で第１選択ゲート駆動線ＳＧＤ１によって共通配線され、第２ゲートトランジスタＳ２は、実線Ｌ１と第２選択ゲート駆動線ＳＧＤ２との交点に配され、第２選択ゲート駆動線ＳＧＤ２によってＸ方向に並ぶメモリセルユニットＭＵ間で共通配線されている。【選択図】図６
2008085249.tif 000002
【特許請求の範囲】
【請求項１】
複数個の不揮発性メモリセルが直列接続された不揮発性メモリ部、前記不揮発性メモリ部の一端に接続された第１の選択ゲート、並びに前記不揮発性メモリ部の他端に直列接続された第２の選択ゲートを有するメモリセルユニットと、
前記第１の選択ゲートとセルソース線との間に介され、隣接された複数の前記メモリセルユニットで共有されるセルソース線コンタクトと、
前記第２の選択ゲートとビット線との間に介され、隣接された複数の前記メモリセルユニットで共有されるビット線コンタクトと、を備え、
前記第１の選択ゲート及び第２の選択ゲートのうち少なくとも一方は、直列接続された２つ以上のゲートトランジスタを有する
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記直列接続された２つ以上のゲートトランジスタは、それぞれ異なるしきい値を有し、同一の前記セルソース線コンタクト且つ同一の前記ビット線コンタクトに接続された前記メモリセルユニット同士において、前記異なるしきい値を有するゲートトランジスタが互い違いに配されていることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記セルソース線コンタクトは、前記ビット線コンタクトに対して上段及び下段に設けられ、
前記ビット線コンタクトは、前記ビット線コンタクトを中心に右上、左上、右下及び左下の四方向に位置する４つの前記メモリセルユニットの一端が接続され、
前記右上及び左上に位置するメモリセルユニットの他端は、前記上段に配された１つのセルソース線コンタクトに共通接続され、前記右下及び左下に位置するメモリセルユニットの他端は、前記下段に設けられた１つのセルソース線コンタクトに共通接続されたことを特徴とする請求項１又は２記載の不揮発性半導体記憶装置。
【請求項４】
前記ビット線コンタクトは、第１ビット線コンタクトと、前記第１ビット線コンタクトを中心に右隣の第２ビット線コンタクトと、左隣の第３ビット線コンタクトを備え、
前記第１〜第３ビット線コンタクトは、それぞれ前記第１〜第３ビット線コンタクトを中心に右上、左上、右下及び左下の四方向に位置する４つの前記メモリセルユニットの一端が接続され、
前記第１ビット線コンタクトに接続された前記右上、右下のメモリセルユニットの他端は、前記第２ビット線コンタクトに接続された左上、左下のメモリセルユニットのそれぞれと１つの前記セルソース線コンタクトに共通接続され、
前記第１ビット線コンタクトに接続された前記左上、左下のメモリセルユニットは、前記第３ビット線コンタクトに接続された右上、右下のメモリセルユニットのそれぞれと１つの前記セルソース線コンタクトに共通接続された
ことを特徴とする請求項１又は２記載の不揮発性半導体記憶装置。
【請求項５】
前記第１コンタクト及び前記第２コンタクトは、ｎ個の前記メモリセルユニットによって共有され、前記メモリセルユニットは、ｎ個の選択ゲートを介して前記第１コンタクト又は前記第２コンタクトに接続されたことを特徴とする請求項１〜４のうちいずれか１項記載の不揮発性半導体記憶装置。
【請求項６】
シールド電圧を供給するシールド線を前記ビット線と交互に配置されるよう備えたことを特徴とする請求項１〜５記載の不揮発性半導体記憶装置。
【請求項７】
前記不揮発性半導体記憶装置は、ＮＡＮＤ型フラッシュメモリであることを特徴とする請求項１〜６記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気的にデータ書き換えが可能な不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
従来より、直列接続されたメモリセルの両端に選択ゲートを接続したメモリセルユニットを複数備え、選択ゲート駆動線を用いて両端の選択ゲートを駆動することにより所望のメモリセルユニットにデータの書き込み、読み出し及び消去を行う不揮発性半導体記憶装置（以下、メモリとする）が知られている。このメモリは、メモリセルユニットの一端が選択ゲートを介してビット線に接続され、他端が選択ゲートを介してセルソース線に接続されている。
【０００３】
このようなメモリ分野では、記憶データの大容量化に伴って加工の微細化が進み、光の波長より短い寸法のラインアンドスペースの加工が行われている。近年では１００ｎｍ以下のラインアンドスペースのルールとなり、メモリの各レイヤでの加工が難しくなってきている。特に、浮遊ゲート及び制御ゲートからなる２段積層ゲートを有する不揮発性半導体記憶装置では、メモリセルが有する拡散層と、この拡散層に接続されるメタルレイヤとの間の距離が長くなり、メタルレイヤに形成されるビット線コンタクト等のアスペクト比が大きくなる。ここで、ビット線コンタクトを太めにすると近接したビット線コンタクトがショートしやすく、逆に細いとオープンされやすいという問題点を有するが、ビット線コンタクトのアスペクト比が大きくなるとコンタクト径の制御が困難となる。
【特許文献１】特開２００１−１５７１７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、コンタクトルールの緩和化を実現し、歩留まりを向上させる不揮発性半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本発明に係る不揮発性半導体記憶装置は、複数個の不揮発性メモリセルが直列接続された不揮発性メモリ部、前記不揮発性メモリ部の一端に接続された第１の選択ゲート、並びに前記不揮発性メモリ部の他端に直列接続された第２の選択ゲートを有するメモリセルユニットと、前記第１の選択ゲートとセルソース線との間に介され、隣接された複数の前記メモリセルユニットで共有される第１コンタクトと、前記第２の選択ゲートとビット線との間に介され、隣接された複数の前記メモリセルユニットで共有される第２コンタクトと、を備え、前記第１の選択ゲート及び第２の選択ゲートのうち少なくとも一方は、直列接続された２つ以上のゲートトランジスタを有することを特徴とする。
【発明の効果】
【０００６】
本発明の不揮発性半導体記憶装置によれば、コンタクトルールの緩和化を実現し、歩留まりを向上させることができる。
【発明を実施するための最良の形態】
【０００７】
以下、添付した図面を参照して本発明に係るメモリの実施の形態について説明する。
（第１の実施形態）
図１は、本発明の第１の実施形態に係るメモリの全体構成を示すブロック図である。このメモリは、メモリセルアレイ１、センスアンプ２、カラムデコーダ３、ローデコーダ４、入出力バッファ５、アドレスバッファ６、制御回路７、電圧生成回路８、及びパワーオンリセット回路９等を備えて構成されている。
【０００８】
メモリセルアレイ１は、マトリクス状に配された複数の書き換え可能なメモリセルＭＣ、複数のビット線ＢＬ、及びこのビット線ＢＬに交差するワード線ＷＬを備えて構成されている。ローデコーダ４は、このメモリセルアレイ１のワード線ＷＬの選択を行い、カラムデコーダ３は、各ビット線ＢＬに接続されているセンスアンプＳ／Ａ（なお、センスアンプ２は、複数のセンスアンプＳ／Ａを備えて構成されている）の選択を行う。
【０００９】
センスアンプ２は、データの読み出し動作においてメモリセルＭＣに記憶されたデータの“１”、“０”を判定して増幅し、入出力バッファ５、及びＩ／Ｏバスを介して外部に出力する。一方、データの書き込み時ではＩ／Ｏバスから入力された書き込みデータがセンスアンプ２にラッチされる。アドレスバッファ６は、外部から入力されたアドレスをエンコードする。エンコードされたアドレスは、ローデコーダ４やカラムデコーダ３によってデコードされ、ワード線ＷＬ及びビット線ＢＬが選択される。
【００１０】
制御回路７は、外部から入力されたコマンドに応じてデータの書き込み、読み出し、及び消去等のモード信号を生成すると共に、モード毎に必要な電圧を生成するためのタイミング制御信号、レジスタに格納された最適電圧に設定するための電圧設定信号、不良メモリセルを冗長セルに置換するセルアドレス制御信号、及びメモリセルＭＣへのアクセスを制御するアクセス制御信号などを出力する。
【００１１】
電圧生成回路８は、制御回路７からモード信号、電圧生成タイミング制御信号及び電圧レベル設定信号等の制御信号を入力して、データの書き込み、読み出し、及び消去などのモードに必要な電圧をローデコーダ４やセンスアンプ２等に出力する。また、電圧生成回路８は、電源電圧より高い電圧を発生することができるよう昇圧回路が用いられる。パワーオンリセット回路９は、電源が投入されたことを検知して制御回路７に初期化動作を行わせる。
【００１２】
メモリセルアレイ１は、複数のメモリセルユニットＭＵを備えて構成されている。図２は、１つのメモリセルユニットＭＵの等価回路図である。
【００１３】
１つのメモリセルユニットＭＵは、５個のメモリセルＭＣが直列接続されて構成された不揮発性メモリ部を有すると共に、この不揮発性メモリ部の一端に接続された第１の選択ゲートＧ１と、不揮発性メモリ部の他端に接続された第２の選択ゲートＧ２とを備えて構成されている。また、この第２の選択ゲートＧ２は、直列接続された第１ゲートトランジスタＳ１と、第２ゲートトランジスタＳ２とを備えて構成されている。なお、本実施形態では、１つのメモリセルユニットＭＵが有するメモリセルＭＣの数によって定義されるストリング長を５としているが、このストリング長は記憶容量に応じて任意に設定することができる。
【００１４】
メモリセルユニットＭＵが有する５個のメモリセルＭＣは、５本のワード線ＷＬ０〜４にそれぞれ接続されている。不揮発性メモリ部は、一端が第１の選択ゲートＧ１を介してセルソース線ＣＥＬＳＲＣに接続されると共に、他端が第２の選択ゲートＧ２（第１ゲートトランジスタＳ１、第２ゲートトランジスタＳ２）を介してビット線ＢＬに接続されている。この第１の選択ゲートＧ１は選択ゲート駆動線ＳＧＳに駆動され、第２の選択ゲートＧ２は、選択ゲート線ＳＧＤに駆動される。また、選択ゲート駆動線ＳＧＤは、第１選択駆動線ＳＧＤ１と第２選択駆動線ＳＧＤ２からなり、第１ゲートトランジスタＳ１は第１選択駆動線ＳＧＤ１によって駆動され、第２ゲートトランジスタＳ２は第２選択駆動線ＳＧＤ２によって駆動される。
【００１５】
図３は、１つのメモリセルＭＣの断面図である。メモリセルＭＣは、基板２１にＭＯＳＦＥＴのソース、ドレインとして機能するｎ型拡散層２２が形成されている。また基板２１の上にはゲート絶縁膜２３を介して浮遊ゲート（ＦＧ）２４が形成され、この浮遊ゲート２４の上には絶縁膜２５を介して制御ゲート（ＣＧ）２６が形成されている。この制御ゲート２６がワード線ＷＬとされている。各メモリセルＭＣは、浮遊ゲート（ＦＧ）の不揮発な電荷蓄積状態によってデータを記憶する。メモリセルＭＣのソース及びドレイン（ｎ型拡散層２２）は、隣接するメモリセルＭＣ同士で共有されており、これによってメモリセルＭＣが直列接続されＮＡＮＤセルユニットを形成している。
【００１６】
図４は、第１の選択ゲートＧ１、第２の選択ゲートＧ２（第１ゲートトランジスタＳ１、第２ゲートトランジスタＳ２）の断面図である。なお、第１の選択ゲートＧ１は、第１ゲートトランジスタＳ１及び第２ゲートトランジスタＳ２のそれぞれと同様の構成である。第１の選択ゲートＧ１、第１ゲートトランジスタＳ１、第２ゲートトランジスタＳ２は、それぞれ基板２１と、この基板２１に形成されたソース、ドレインとしてのｎ型拡散層３７を備えている。基板２１の上にはゲート絶縁膜３８を介して制御ゲート３９が形成されている。この制御ゲート３９が、選択ゲート駆動線ＳＧＳ、ＳＧＤ１及びＳＧＤ２とされている。
【００１７】
図５は、１つのメモリセルユニットＭＵの断面図である。メモリユニットＭＵは、図３に示す５個のメモリセルＭＣが５個直列接続された不揮発性メモリ部の一端側に図４に示す第１の選択ゲートＧ１が接続され、他端側に直列接続された第１ゲートトランジスタＳ１（図４）及び第２ゲートトランジスタＳ２（図４）からなる第２の選択ゲートＧ２が接続されて構成されている。
【００１８】
図６は、メモリセルアレイ１の詳細な構成を示す図である。ここで、図中の行方向をＸ方向とし、列方向をＹ方向と定義する。
【００１９】
Ｙ方向に延びる実線Ｌ１は、メモリセルユニットＭＵ中のメモリセルＭＣが直列接続される方向を示したもので、この実線Ｌ１と、Ｘ方向に延びるワード線ＷＬとの交点にそれぞれメモリセルＭＣが位置している。メモリセルＭＣは、前述したようにＹ方向に直列接続されてメモリセルユニットＭＵを構成し、このメモリセルＭＣはＸ方向に延びるワード線ＷＬ０〜４に１つずつ接続されている。このワード線ＷＬ０〜４は、Ｘ方向に並ぶ複数のメモリセルユニットＭＵによって共通配線される。
【００２０】
また、メモリセルユニットＭＵが有する第１の選択ゲートＧ１は、実線Ｌ１とＸ方向に延びる選択ゲート駆動線ＳＧＳとの交点に配され、Ｘ方向に並ぶメモリセルユニットＭＵ間で選択ゲート駆動線ＳＧＳによって共通配線されている。これと同様に、第２の選択ゲートＧ２を構成する第１ゲートトランジスタＳ１は、実線Ｌ１とＸ方向に延びる第１選択ゲート駆動線ＳＧＤ１との交点にそれぞれ配され、Ｘ方向に並ぶメモリセルユニットＭＵ間で第１選択ゲート駆動線ＳＧＤ１によって共通配線され、第２ゲートトランジスタＳ２は、実線Ｌ１と第２選択ゲート駆動線ＳＧＤ２との交点に配され、第２選択ゲート駆動線ＳＧＤ２によってＸ方向に並ぶメモリセルユニットＭＵ間で共通配線されている。
【００２１】
メモリセルユニットＭＵは、ビット線ＢＬを共有する形で上下２段配列されており、上段及び下段のメモリセルユニットＭＵは、第２の選択ゲートＧ２（第１ゲートトランジスタＳ１及び第２ゲートトランジスタＳ２）を有する一端側が紙面中央に位置するビット線コンタクトＢＣを挟んで向かい合うよう配置されている。すなわち、上段のメモリセルユニットＭＵと下段のメモリセルユニットＭＵとの間である紙面中央には、ビット線コンタクトＢＣが配置されており、１つのビット線コンタクトＢＣには、右上、左上、右下、左下の四方向に位置する４つのメモリセルユニットＭＵの一端が接続されている。
【００２２】
上段のメモリセルユニットＭＵの他端側には上段のセルソース線コンタクトＳＣ１が設けられ、下段のメモリセルユニットＭＵの他端側には下段のセルソース線コンタクトをＳＣ２が設けられている。上段のセルソース線コンタクトＳＣ１、ビット線コンタクトＢＣ、及び下段のセルソース線コンタクトＳＣ２は、Ｙ方向に一致する位置に配置されている。なお、１つのビット線コンタクトＢＣに接続された上段（右上、左上）のメモリセルユニットＭＵの他端は、１つの上段のセルソース線コンタクトＳＣ１に共通接続され、１つのビット線コンタクトＢＣに接続された下段（右下、左下）のメモリセルユニットＭＵの他端は、１つの下段のセルソース線コンタクトＳＣ２に共通接続されている。
【００２３】
このように４つのメモリセルユニットＭＵが接続されるビット線コンタクトＢＣは、Ｙ方向に延びるビット線ＢＬに接続される。また、２つのメモリセルユニットＭＵが接続される上段のセルソース線コンタクトＳＣ１（下段のセルソース線コンタクトＳＣ２）は、Ｘ方向に延びる上段のセルソース線ＣＥＬＳＲＣ（下段のセルソース線ＣＥＬＳＲＣ）に接続される。ここで、ビット線ＢＬは、セルソース線ＣＥＬＳＲＣよりも上層に位置する配線層に形成されており、Ｙ方向に延びるビット線ＢＬとＸ方向に延びるセルソース線ＣＥＬＳＲＣとの交点では両者は接続されていない。なお、ビット線コンタクトＢＣと上層に形成されたビット線ＢＬとを接続するために、両者の間には層間コンタクトＶ１が介されている。
【００２４】
メモリセルユニットＭＵが有する第１ゲートトランジスタＳ１及び第２ゲートトランジスタＳ２は、異なるしきい値を有する２種類のトランジスタによって構成されている。この２種類のトランジスタの配置は、同一のビット線コンタクトＢＣに接続され且つ同一のセルソース線コンタクトＳＣに接続される２つのメモリセルユニットＭＵにおいて、第１ゲートトランジスタＳ１及び第２ゲートトランジスタＳ２が有するしきい値が互い違いになるよう配される。
【００２５】
すなわち、同一のビット線コンタクトＢＣ及びセルソース線コンタクトＳＣに接続された２つのメモリセルユニットＭＵのうち、一方のメモリセルユニットＭＵの第１ゲートトランジスタＳ１がしきい値Ｖｔｈ１を有し、第２ゲートトランジスタＳ２がしきい値Ｖｔｈ２を有すれば、他方のメモリセルユニットＭＵでは、第１ゲートトランジスタＳ１がしきい値Ｖｔｈ２を有し、第２ゲートトランジスタＳ２がしきい値Ｖｔｈ１を有するよう構成される。
【００２６】
次に、メモリセルユニットＭＵ及びそれに接続される配線層の立体的な構造について説明する。図７は、図６のＢ−Ｂ’断面図である。
【００２７】
メモリセルユニットＭＵを構成する基板１００の表面には、チャネルを構成する複数の拡散層２２、３７が形成されており、この拡散層２２、３７が形成された部分がアクティブ領域ＡＡを構成している。このアクティブ領域ＡＡの上面には、下から順番に第１配線層Ｍ０、第２配線層Ｍ１が層間絶縁膜１０１を介して積層される。
【００２８】
第１配線層Ｍ０にはセルソース線ＣＥＬＳＲＣが形成されており、アクティブ領域ＡＡ−第１配線層Ｍ０間を接続するセルソース線コンタクトＳＣ（ＳＣ１、ＳＣ２）によって、メモリセルユニットＭＵとセルソース線ＣＥＬＳＲＣとが接続される。また、第２配線層Ｍ１にはビット線ＢＬが形成されており、アクティブ領域ＡＡ−第１配線層Ｍ０間を接続するビット線コンタクトＢＣ、第１配線層Ｍ０に形成されたメタルコンタクトＭＭ、及び第１配線層Ｍ０−第２配線層Ｍ１間を接続する層間コンタクトＶ１を介して、メモリセルユニットＭＵとビット線ＢＬとが接続される。
【００２９】
図８は、ビット線ＢＬとセンスアンプＳ／Ａとの接続関係を示す図である。なお、前述したセンスアンプ２（図１）は、このビット線ＢＬ毎に接続されたセンスアンプＳ／Ａを複数備えて構成されたものである。
【００３０】
ビット線ＢＬは、クランプ用トランジスタＣＴｒを介してビット線ＢＬ毎に設けられたセンスアンプＳ／Ａに接続されている。ビット線ＢＬの電圧ＶＢＬは、ビット線ＢＬ毎に接続されたセンスアンプＳ／Ａによってセンスされる。クランプ用トランジスタＣＴｒはＸ方向に並び、Ｘ方向に延びるゲート駆動線ＢＬＳによって共通接続されている。このクランプ用トランジスタＣＴｒは、データ消去時のビット線ＢＬの高電圧が、低電圧で駆動するセンスアンプＳ／Ａに流入しないように設けられたものである。
【００３１】
次に、第１の実施形態の読み出し動作について説明する。なお、読み出し動作を説明するにあたり、データの読み出しを行うメモリセルＭＣは、ワード線ＷＬ４に接続されたメモリセルＭＣとする。
【００３２】
読み出し動作では、はじめに、ビット線ＢＬに読み出し電圧がプリチャージされる。次に、選択されたメモリセルＭＣに接続されたワード線ＷＬ４に０Ｖが印加され、その他の選択されていないメモリセルＭＣに接続されるワード線ＷＬ０〜３には電圧Ｖｓｓｇが印加される。
【００３３】
図９に示すように、メモリセルＭＣの有するしきい値は、記憶されたデータ“０”又は“１”によって異なり、例えば記憶されたデータが“１”では負のしきい値Ｖｔｈ１を有し、“０”では正のしきい値Ｖｔｈ２を有するよう構成されている。そのためワード線ＷＬ４に接続されたメモリセルＭＣに０Ｖが印加されると、記憶されたデータが“１”であればメモリセルＭＣがＯＮとなり、“０”であればＯＦＦとなる。一方、ワード線ＷＬ０〜３に印加される電圧Ｖｓｓｇは、図９に示すようにメモリセルＭＣが必ずＯＮになる電圧である。これによって、選択されないワード線ＷＬ０〜３に接続されたメモリセルＭＣはＯＮとなり、選択されるワード線ＷＬ４に接続されたメモリセルＭＣは記憶されたデータに応じてＯＮ／ＯＦＦになる。
【００３４】
ここで、メモリセルユニットＭＵが有する第１の選択ゲートＧ１及び第２の選択ゲートＧ２（第１ゲートトランジスタＳ１、第２ゲートトランジスタＳ２）をＯＮにすると、メモリセルユニットＭＵはビット線ＢＬに接続される。これによって、選択されたメモリセルＭＣのデータが“０”であればビット線ＢＬには電流が流れず、“１”であれば、プリチャージされたビット線ＢＬから接地されたセルソース線ＣＥＬＳＲＣに向かって電流が流れる。このビット線ＢＬに電流が流れるか否かをセンスアンプＳ／Ａ（２）によって検出することにより、選択されたメモリセルＭＣのデータが“０”又は“１”であるかを判定し、データの読み出しを行うことができる。
【００３５】
従来のように１つのビット線ＢＬに接続されるメモリセルユニットＭＵが１つであるメモリでは、読み出すメモリセルユニットＭＵに接続されたビット線ＢＬに電流が流れるか否かを検知すればよい。しかしながら本実施形態では、上段及び下段にそれぞれ２つずつのメモリセルユニットＭＵが同一のビット線ＢＬに接続されるため、任意のメモリセルユニットＭＵの読み出しを行うためには、上段又は下段にそれぞれ配される２つのメモリセルユニットＭＵのデータを別々に選択して読み出さなければならない。以下にその選択動作を示す。
【００３６】
はじめに、上段又は下段のメモリセルユニットＭＵの選択は、選択される段の選択ゲート駆動線ＳＧＳをＯＮとし、選択されない段ではＯＦＦとすることにより行うことができる。これにより、プリチャージされたビット線ＢＬが、選択された上段又は下段のいずれか一方のメモリセルユニットＭＵを介して接地されたセルソース線ＣＥＬＳＲＣに接続される。一方、選択されていない他段のメモリセルユニットＭＵには、セルソース線ＣＥＬＳＲＣに接続されないため、ビット線電位ＶＢＬは選択された段のメモリセルユニットＭＵのデータのみに応じて電流が流れるか否かが決定される。
【００３７】
更に、同一のビット線ＢＬ及び同一のセルソース線ＣＥＬＳＲＣには、２つのメモリセルユニットＭＵが接続されており、以下にこの２つのメモリセルユニットＭＵの選択方法について説明する。
【００３８】
図１０において、同一のビット線コンタクトＢＣ及びセルソース線ＣＥＬＳＲＣに接続される２つのメモリセルユニットＭＵの一方をＥ側とし、他方をＯ側と表現する。Ｅ側のメモリセルユニットＭＵは、第１ゲートトランジスタＳ１が負のしきい値Ｖｔｈ１を有し、第２ゲートトランジスタＳ２が正のしきい値Ｖｔｈ２を有する。一方、Ｏ側のメモリセルユニットＭＵは、第２ゲートトランジスタＳ１がしきい値Ｖｔｈ２を有し、第２ゲートトランジスタＳ２がしきい値Ｖｔｈ１を有する。
【００３９】
ここで、Ｅ側及びＯ側のメモリセルＭＣに記憶されたデータを、データ（ＥＯ）とする。すなわち、Ｅ側のメモリセルＭＣの有するデータが“１”であり、Ｏ側のメモリセルＭＣの有するデータが“１”のときはデータ（１１）と示し、以下同様にＥ側のデータが“１”でＯ側のデータが“０”であればデータ（１０）、Ｅ側のデータが“０”でＯ側のデータが“１”ならばデータ（０１）、Ｅ側及びＯ側のデータが共に“０”ならばデータ（００）と表す。
【００４０】
よって、読み出し動作では、この４つの状態を判定すればＥ側及びＯ側の２つのメモリセルＭＣのデータを同時読み出しすることができる。なお、１つのメモリセルユニットＭＵ内のメモリセルＭＣの選択は、選択されたメモリセルＭＣに接続されるワード線ＷＬに０Ｖ、選択されないメモリセルＭＣに接続されたワード線ＷＬに電圧Ｖｓｓｇを印加することによって行うが、これは前述した読み出し動作と同じであるためその説明を省略する。
【００４１】
図１１は、第１の実施形態に係るメモリの同時読み出し動作を示す図である。
（ステップ１）はじめに第１選択ゲート駆動線ＳＧＤ１、第２選択ゲート駆動線ＳＧＤ２にそれぞれ電圧Ｖｓｓｇを印加する。ここで、電圧Ｖｓｓｇは、第１ゲートトランジスタＳ１及び第２ゲートトランジスタＳ２が有するしきい値Ｖｔｈ１、Ｖｔｈ２より大きく、第１ゲートトランジスタＳ１及び第２ゲートトランジスタＳ２をいずれもＯＮにする電圧である（図９）。これにより、Ｅ側及びＯ側のすべての第１ゲートトランジスタＳ１及び第２ゲートトランジスタＳ２がＯＮとなり、Ｅ側及びＯ側のメモリセルユニットＭＵが選択状態になる。
【００４２】
Ｅ側及びＯ側のメモリセルユニットＭＵには、前述したようにプリチャージされたビット線ＢＬが接続されており、Ｅ側及びＯ側のメモリセルユニットＭＵのデータ“０”又は“１”に応じてビット線ＢＬに電流が流れるか否かが決定される。図１１に示すように、データが（００）である場合には、Ｅ側及びＯ側のいずれにも電流が流れず、ビット線電圧ＶＢＬは直線１で示すように一定となる。一方、データが（０１）又は（１０）である場合には、Ｅ側又はＯ側のいずれか一方に電流が流れるため、直線２で示すようにビット線電圧ＶＢＬは緩やかに低下し、データが（１１）である場合には、Ｅ側及びＯ側のいずれにも電流が流れるため、直線３に示すようにビット線電圧ＶＢＬが急激に低下する。
【００４３】
ここで、メモリセルユニットＭＵとビット線ＢＬが接続された時刻ｔを０とすると、予め定めた時刻Ｔ１においてビット線電圧ＶＢＬと基準値との大小関係を比較する。なお、この基準値は直線２で示される時刻Ｔ１のビット線電圧ＶＢＬよりも大きく、直線３で示される時刻Ｔ１のビット線電圧ＶＢＬよりも小さい値である。これにより、ビット線電圧ＶＢＬが基準値よりも小さければデータが（１１）であると判定され、大きければ（１０）、（０１）、（００）のいずれかであると判定される。
（ステップ２）次に、ステップ１においてデータが（１１）でないと判定されると、第１選択ゲート線駆動線ＳＧＤ１には０Ｖが印加され、第２選択ゲート線駆動線ＳＧＤ２には電圧Ｖｓｓｇが印加される。これにより、Ｅ側のメモリセルユニットＭＵは選択状態となってビット線ＢＬに接続されるが、Ｏ側のメモリセルユニットＭＵは非選択状態に設定されビット線ＢＬには接続されない。これにより、ビット線電位ＶＢＬは、選択されたＥ側のメモリセルユニットＭＵに記憶されたデータに応じてのみ電流が流れるか否かが決定される。
【００４４】
ここで、データが（１０）であれば、Ｅ側のメモリセルユニットＭＵに電流が流れるため、ビット線電位ＶＢＬは直線２のように下降する。一方、データが（０１）であれば、Ｅ側のメモリセルユニットＭＵには電流が流れず、ビット線電圧ＶＢＬは直線４に示すように一定となる。
【００４５】
この状態で、予め定めた時刻Ｔ２にビット線電位ＶＢＬと基準値との大小関係を比較する。ここで、基準値は、直線４で示される時刻Ｔ２のビット線電圧ＶＢＬよりも小さく、直線３で示される時刻Ｔ２のビット線電圧ＶＢＬよりも大きい値である。この結果、ビット線電圧ＶＢＬが基準値より小さければデータが（１０）であると判定され、大きければ（００）又は（０１）のどちらかであると判定される。
（ステップ３）ステップ２において、データ（ＥＯ）が（１１）（１０）以外であると判定されると、第１選択ゲート駆動線ＳＧＤ１に電圧Ｖｓｓｇが印加され、第２選択ゲート駆動線ＳＧＤ２には０Ｖが印加される。これにより、Ｅ側メモリセルユニットＭＵが非選択状態となり、Ｏ側のメモリセルユニットＭＵが選択状態となる。ここで、データが（０１）であれば、Ｏ側のメモリセルユニットＭＵに電流が流れ、ビット線電圧ＶＢＬが直線５のように下降する。一方、データが（００）であれば、Ｅ側及びＯ側にはいずれも電流が流れず、ビット線電圧ＶＢＬは直線１のように一定となる。
【００４６】
この状態で、予め定めた時刻Ｔ３にビット線電圧ＶＢＬと基準値との大小関係を比較する。この結果、ビット線電圧ＶＢＬが基準値より小さければデータ（ＥＯ）が（０１）であり、大きければ（００）であることが判定される。これにより、４つのデータ状態を判定することができ、２つのメモリセルユニットＭＵの同時読み出しを行うことができる。
【００４７】
なお、ここではＥ側及びＯ側のメモリセルユニットＭＵの同時読み出しについて説明を行ったが、Ｅ側、Ｏ側のうち片側ずつデータの読み出しを行うことも可能である。この場合、上記したステップ２又はステップ３のように片側のみを選択状態にし、予め設定した基準値と比較することによりＥ側又はＯ側のデータを個別に読み出すこともできる。
【００４８】
次に、第１の実施形態のメモリにおける書き込み動作について説明する。図１２は、第１の実施形態に係るメモリの書き込み動作を示す図である。
【００４９】
データの書き込み動作では、以下のように２つのステップを経る。なお、書き込み動作を説明するにあたり、Ｅ側のメモリセルユニットＭＵが有するメモリセルＭＣのうち、ワード線ＷＬ３に接続されたメモリセルＭＣにデータ“０”又は“１”のデータを書き込むものとする。このデータ書き込みは、ビット線ＢＬから遠いメモリセルＭＣから順に行われる。
（ステップ１）はじめに、ビット線ＢＬに書き込み禁止用の電源電圧ＶＤＤを与える。その後、第１ゲートトランジスタＳ１、第２ゲートトランジスタＳ２に電圧Ｖｓｓｇを印加し、第１の選択ゲートＧ１には０Ｖを印加したまま、ワード線ＷＬ０〜４に中間電圧Ｖｐａｓｓを印加する。これにより、Ｅ側及びＯ側のメモリセルユニットＭＵが有するすべてのメモリセルＭＣに書き込み禁止電圧ＶＤＤが伝達される。
（ステップ２）次に、第１選択ゲート駆動線ＳＧＤ１には電圧Ｖｓｓｇ、第２選択ゲート駆動線ＳＧＤ２には０Ｖ、及び選択ゲートＳＧＳには０Ｖをそれぞれ印加する。この状態で、データ“０”を書き込む場合にはビット線ＢＬに０Ｖを与え、“１”を書き込む（データ“０”を書き込まない）場合には電圧ＶＤＤを与える。その後、選択されたメモリセルＭＣに接続されているワード線ＷＬ３に高電圧Ｖｐｇｍを印加し、その他のメモリセルＭＣに接続されたワード線ＷＬ０、１、２、４に中間電圧Ｖｐａｓｓを印加する。
【００５０】
この結果、“０”書き込みの場合では、ワード線ＷＬ３に接続されたメモリセルＭＣは、チャネルの電位が０Ｖである一方、制御ゲート（ワード線ＷＬ３）には高電圧Ｖｐｇｍが印加されるため、浮遊ゲートと基板との間に高電圧がかかってトンネル電流が流れ、基板から浮遊ゲートに電子が注入される。これにより、しきい値が正のしきい値となる。一方、“１”書き込みの場合では、チャネルと制御ゲート（ワード線ＷＬ３）の間で容量カップリングによりセルのチャネル電位が電圧Ｖｐａｓｓレベルまで上がるため、浮遊ゲートには電子が注入されず、負のしきい値のままとなる。
【００５１】
なお、上記はＥ側のメモリセルユニットＭＵの書き込み動作について説明したが、Ｏ側のメモリセルユニットＭＵの選択も同様に行うことができる。この場合、上記のステップ１と同様に、はじめにＥ側及びＯ側のメモリセルユニットＭＵのゲートに書き込み禁止電圧ＶＤＤを印加する。次に、第１選択ゲート駆動線ＳＧＤ１に０Ｖを印加し、第２選択ゲート駆動線ＳＧＤ２に電圧Ｖｓｓｇを印加する。この状態で、書き込むデータが“０”であればビット線に０Ｖを印加し、“１”であれば電圧ＶＤＤを印加する。その後、選択されたメモリセルＭＣに接続されたワード線ＷＬに高電圧Ｖｐｍｇを印加し、その他のメモリセルＭＣに接続されたワード線ＷＬには中間電圧Ｖｐａｓｓを印加する。これにより、Ｏ側のメモリセルユニットＭＵにデータ“０”又は“１”を書き込むことができる。
【００５２】
このように、第１の実施形態に係るメモリは、隣接する２つのメモリセルユニットＭＵ毎に１つのビット線コンタクトＢＣを共有することで、ビット線コンタクトＢＣのルールを従来の２倍に緩和することができ、ビット線コンタクトＢＣのアスペクト比を低減できる。ここで、ビット線コンタクトＢＣのアスペクト比は、大きい側にばらつくと近接したビット線同士がショートしやすく、小さい側にばらつくとオープンされやすいという問題点を有するが、アスペクト比が小さくなることで、このような問題に起因して生じる不良を低減し、歩留まりを向上させることができる。
【００５３】
また、本実施形態では、アクティブ領域ＡＡ−第１配線層Ｍ０間のビット線コンタクトＢＣのみならず、第１配線層Ｍ０−第２配線層Ｍ１間の層間コンタクトＶ１、及び第２配線層Ｍ１に形成されたビット線ＢＬのルールをも緩和することができるため、各配線層での歩留まりの向上を実現し、これによって開発工期の短縮、及びコストの削減を図ることができる。
【００５４】
なお、第１の実施形態において、ビット線ＢＬはアルミニウムＡｌや銅Ｃｕによって構成されることが好ましい。また、アクティブ領域ＡＡ−第１配線層Ｍ０、第１配線層Ｍ０−第２配線層Ｍ１間のメタルレイヤ間の層間絶縁膜は、Ｌｏｗ−Ｋ材料等の比誘電率の低い材料によって構成することが好ましい。これにより、ビット線ＢＬの線間容量による影響や、隣接するビット線ＢＬからの影響よるノイズを低減させることができる。
【００５５】
また、第１の実施形態では、ビット線コンタクトＢＣ側に接続される第２の選択ゲートＧ２が２つのゲートトランジスタＳ１、Ｓ２を有するよう構成されているが、セルソース線コンタクトＳＣ側に接続される第１の選択ゲートＧ１側が２つのゲートトランジスタＳ１、Ｓ２を設けるように構成してもよい。この場合、セルソース線ＣＥＬＳＲＣを共有する２つのメモリセルユニットＭＵにおいて、異なるしきい値を有する第１ゲートトランジスタＳ１及び第２ゲートトランジスタＳ２が互い違いに配されていればよい。
（第２の実施形態）
図１３は、本発明の第２の実施形態に係るメモリセルアレイ１の一部の構成を示す図である。図１４は、同メモリのメモリセルアレイ１とセンスアンプ２を示す図であり、図１５は、図１３のＣ−Ｃ’断面図である。
【００５６】
第２の実施形態の特徴は、第１の実施形態に加え、シールド線ＳＬが設けられている点にある。なお、同一の構成については同一符号を付すことによりその説明を省略する。また、全体構成は、図１に示すものと同様であり、その他も特に説明しないものは、第１の実施形態と同様である。
【００５７】
図１３に示すように、第２の実施形態に係るメモリでは、Ｙ方向に延びるビット線ＢＬとビット線ＢＬの間には、同じくＹ方向に延びるシールド線ＳＬが配され、ビット線ＢＬとシールド線ＳＬが交互に配列されている。ビット線コンタクトＢＣには、第１の実施形態と同様に、ビット線コンタクトＢＣを中心として右上、左上、右下、左下の四方向に位置する４つのメモリセルユニットＭＵの一端が接続されている。このうち右上及び左上に位置するメモリセルユニットＭＵの他端は、上段のソース線コンタクトＳＣ１に接続され、右下及び左下に位置するメモリセルユニットＭＵの他端は、下段のセルソース線コンタクトＳＣ２に接続されている。
【００５８】
このように配されたシールド線ＳＬは、図１４に示すように、シールド線ＳＬ毎に設けられたシールド線電圧供給回路ＳＤＬに接続されている。なお、シールド線ＳＬとシールド線電圧供給回路ＳＤＬとの間にはシールド線用トランジスタＳＴｒが介されている。一方、ビット線ＢＬは、第１の実施形態と同様に、クランプ用トランジスタＣＴｒを介してセンスアンプＳ／Ａに接続されている。すべてのシールド線用トランジスタＳＴｒ及びクランプ用トランジスタＣＴｒは、Ｘ方向に延びる１本の選択ゲート駆動線ＢＬＳによって共通配線されている。なお、シールド線ＳＬは、図１５に示すように、第２配線層Ｍ１に形成されており、アクティブ領域ＡＡに形成されたメモリセルＭＣとは接続されない。
【００５９】
このように構成された第２の実施形態に係るメモリでは、所望のメモリセルユニットＭＵの読み出し動作を行う場合に、読み出しを行うメモリセルユニットＭＵに接続されたビット線ＢＬに読み出し電圧を供給し、その両隣のシールド線ＳＬには、シールド電圧供給回路ＳＤＬからシールド電圧を供給する。これにより、読み出しを行うビット線ＢＬの両隣のシールド線ＳＬにはシールド電圧が印加される。以下、メモリセルユニットＭＵの選択読み出しは、第１の実施形態と同様であるため、その説明を省略する。
【００６０】
なお、シールド電圧は、読み出されるメモリセルユニットＭＵが接続されたビット線ＢＬのプリチャージ電圧と同電圧であることが好ましい。この場合、シールド電圧は、プリチャージ電圧を生成する回路と同じ回路によって生成するよう構成してもよい。
【００６１】
このように、ビット線ＢＬとシールド線ＳＬを交互に配し、電圧を読み出すビット線ＢＬの両隣のシールド線ＳＬにシールド電圧を供給することにより、読み出し動作を行わない周囲のビット線ＢＬの影響によるノイズを取り除くことができる。そのため、ビット線ＢＬが形成された第２配線層Ｍ１周辺の寄生容量を小さくする必要がない。また、シールド電圧としてプリチャージ電圧を供給することによってビット線間容量の影響を小さくし、読み出し動作を行うビット線ＢＬのプリチャージ時間の高速化を図ることができる。
【００６２】
また従来では、ビット線ＢＬのシールドを行う場合、センスアンプＳ／Ａにビット線ＢＬ及びシールド線ＳＬの両方が接続され、センスアンプＳ／Ａから読み出し電圧又はシールド電圧が各配線に供給されていた。そのため、センスアンプＳ／Ａとビット線ＢＬ、及びセンスアンプＳ／Ａとシールド線ＳＬとの間には、それぞれセンスアンプＳ／Ａに高電圧が負荷されるのを阻止するための高耐圧のクランプ用トランジスタＣＴｒが配されていた。すなわち、１つのビット線ＢＬに対し、２つのクランプ用トランジスタＣＴｒが設けられており、このクランプ用トランジスタＣＴｒがセンスアンプＳ／Ａの面積に大きな割合を占めていた。これに対し、本実施形態では、センスアンプＳ／Ａにはビット線ＢＬのみが接続されているため、１本のビット線ＢＬに対しては１つのクランプ用トランジスタＣＴｒしか設けなくてよく、これにより、センスアンプＳ／Ａの面積を小さくすることが可能となる。
（第３の実施形態）
図１６は、第３の実施形態に係るメモリセルアレイ１とセンスアンプ２を示す図である。第３の実施形態の特徴は、読み出し動作を行うビット線ＢＬに隣接す  る両隣のビット線ＢＬがシールド線ＳＬとして機能するという点にある。
【００６３】
第３の実施形態に係るメモリは、第１の実施形態と同様に、ビット線コンタクトＢＣに、右上、右下、左上、左下の四方向に位置する４つのメモリセルユニットＭＵの一端が接続されている。また、そのうち右上、左上に位置するメモリセルユニットＭＵの他端が上段のセルソース線コンタクトＳＣ１に接続され、右下、左下に位置するメモリセルユニットＭＵの他端が下段のセルソース線コンタクトＳＣ２に接続されている。
【００６４】
隣り合うビット線ＢＬは、２本ずつペアとなって１つのセンスアンプＳ／Ａに接続されている。ここで、１つのセンスアンプＳ／Ａに接続された一方のビット線ＢＬをＥ’側とし、他方のビット線ＢＬをＯ’側とする。Ｅ’側のビット線ＢＬは、クランプ用トランジスタＣＴｒを介してセンスアンプＳ／Ａに接続されると共に、シールド線用トランジスタＳＴｒを介してシールド電圧供給線ＢＬＣＲＬに接続されている。一方、Ｏ’側のビット線ＢＬは、クランプ用トランジスタＣＴｒを介してセンスアンプＳ／Ａに接続されると共に、シールド線用トランジスタＳＴｒを介してシールド電圧供給線ＢＬＣＲＬに接続されている。ここで、１つのセンスアンプＳ／Ａには、２本のビット線ＢＬが接続されているが、シールド電圧供給線ＢＬＣＲＬは、すべてのビット線ＢＬによって共有されている。
【００６５】
このように１つのセンスアンプＳ／Ａを共有するＥ’側及びＯ’側のビット線ＢＬのペアは、Ｘ方向に連続して配列されている。複数のＥ’側のクランプ用トランジスタＣＴｒは、選択ゲート駆動線ＢＬＳＥ’によって共通配線され、複数のＥ’側のシールド線用トランジスタＳＴｒは、選択ゲート駆動線ＢＩＡＳＥ’によって共通配線されている。同様に、複数のＯ側’のクランプ用トランジスタＣＴｒは、選択ゲート駆動線ＢＬＳＯ’によって共通配線され、複数のＯ’側のシールド線用トランジスタＳＴｒは、複数のＯ’側の選択ゲート駆動線ＢＩＡＳＯ’に接続されている。また、１本のビット線ＢＬに接続されたメモリセルユニットＭＵの構成は、第１の実施形態（図２）と同様であるためその説明を省略する。
【００６６】
次に、このように構成されたメモリの読み出し動作について説明する。なお、読み出し動作を説明するにあたって、Ｅ’側のビット線ＢＬに接続されたメモリセルユニットＭＵの読み出しを行うものとする。
【００６７】
この場合、選択ゲート駆動線ＢＬＳＥ’によってＥ’側のビット線ＢＬに接続されたクランプ用トランジスタＣＴｒをＯＮとし、選択ゲート駆動線ＢＩＡＳＯ’によってＯ’側のビット線ＢＬに接続されたシールド線用トランジスタＳＴｒをＯＮにする。ここで、Ｅ’側のビット線ＢＬとＯ’側のビット線ＢＬは、交互に配置されているため、選択されるビット線ＢＬには、センスアンプＳ／Ａから読み出し電圧が印加され、選択されたビット線ＢＬの両隣のビット線ＢＬには、シールド電圧供給線ＢＬＣＲＬからシールド電圧が印加される。すなわち、読み出しを行うビット線ＢＬの両隣のビット線ＢＬが、シールド線として機能する。なお、ビット線ＢＬには、メモリセルＭＣがそれぞれ接続されているため、供給されるシールド電圧は０Ｖであることが好ましい。
【００６８】
なお、メモリセルユニットＭＵの同時読み出しは、第１の実施形態と同様である。
（第４の実施形態）
図１７は、本発明の第４の実施形態に係るメモリセルアレイの構成の一部を示す図である。また、図１８は、同メモリのメモリセルアレイ１とセンスアンプ２を示す図である。
【００６９】
第１の実施形態では、ビット線コンタクトＢＣとセルソース線コンタクトＳＣが列方向に一致する位置に配置されていたが、第４の実施形態では、ビット線コンタクトＢＣとセルソース線コンタクトＳＣがメモリセルユニットＭＵ１本分ずれて配列されている。
【００７０】
ビット線コンタクトＢＣは、第１ビット線コンタクトＢＣ（１）を中心に、右隣の第２ビット線コンタクトＢＣ（２）と、左隣の第３ビット線コンタクトＢＣ（３）を備えている。第１〜第３ビット線コンタクトＢＣ（１）〜（３）は、それぞれ第１〜第３ビット線コンタクトＢＣ（１）〜（３）を中心に、右上、左上、右下及び左下の四方向に位置する４つのメモリセルユニットの一端が接続されている。
【００７１】
ここで、第１ビット線コンタクトに接続された右上、右下のメモリセルユニットの他端は、第２ビット線コンタクトＢＣ（２）に接続された左上、左下のメモリセルユニットＭＵのそれぞれと１つの前記セルソース線コンタクトＳＣ１（１２）、ＳＣ２（１２）を共有している。一方、第１ビット線コンタクトＢＣ（１）に接続された左上、左下のメモリセルユニットＭＵは、第３ビット線コンタクトＢＣ（３）に接続された右上、右下のメモリセルユニットＭＵのそれぞれと１つのセルソース線コンタクトＳＣ１（３１）、ＳＣ２（３１）を共有している。
【００７２】
なお、セルソース線コンタクトＳＣ（ＳＣ１、ＳＣ２）は、図１８に示すように、層間コンタクトＶ１を介して、セルソース／シールド線ＣＥＬＳＲＣ／ＳＬに接続されている。このセルソース／シールド線ＣＥＬＳＲＣ／ＳＬは、選択ゲート駆動線ＢＬＳによって駆動されるシールド線用トランジスタＳＴｒを介してセルソース電圧／シールド電圧供給回路ＣＳＣ／ＳＤＬに接続されている。セルソース電圧／シールド電圧供給回路ＣＳＣ／ＳＤＬは、セルソース／シールド線ＣＥＬＳＲＣ／ＳＬに接地電圧又はシールド電圧を供給するものである。
【００７３】
次に、第４の実施形態に係るメモリの読み出し動作について説明する。なお、読み出し動作を説明するにあたり、図１８に示すように、１つのビット線コンタクトＢＣに接続された２つのメモリセルユニットＭＵをＥ側及びＯ側のメモリセルユニットＭＵとし、ここではＥ側のメモリセルユニットＭＵを選択するものとする。
【００７４】
はじめに、選択ゲート駆動線ＢＬＳを駆動して、すべてのクランプ用トランジスタＣＴｒ及びシールド線用トランジスタＳＴｒをＯＮにする。ここで、選択されたＥ側のメモリセルユニットＭＵには、読み出しに必要なプリチャージ電圧が供給され、他端に接続されたセルソース電圧／シールド電圧供給回路からセルソース電圧が供給される。一方、選択されていないメモリセルユニットＭＵには、読み出し電圧がプリチャージされず、他端に接続されたセルソース電圧／シールド電圧供給回路ＣＳＣ／ＳＤＬからシールド電圧が供給される。なお、シールド電圧が供給されるビット線ＢＬにはメモリセルＭＣがそれぞれ接続されているため、供給されるシールド電圧は０Ｖであることが好ましい。
【００７５】
このように、ビット線コンタクトＢＣとセルソース線コンタクトＳＣとをメモリセルユニットＭＵ１本分ずらして配することにより、ビット線コンタクトＢＣの周囲に形成される第１選択ゲート駆動線ＳＧＤ１及び第２選択ゲート駆動線ＳＧＤ２の配線領域を十分に確保することができる。
（第５の実施形態）
図１９は、第５の実施形態に係るメモリセルアレイの一部の構成を示す図である。上記第１〜４の実施形態では、上段又は下段のそれぞれ２つのメモリセルユニットＭＵ（計４個）によって１つのビット線コンタクトＢＣが共有されていたが、第５の実施形態では、上段又は下段にそれぞれ３つずつのメモリセルユニットＭＵ（計６個）によって１つのビット線コンタクトＢＣが共有されている。
【００７６】
第５の実施形態に係るメモリが有する１つのメモリセルユニットＭＵは、一端が第１の選択ゲートＧ１を介してセルソース線ＳＣに接続され、他端が第２の選択ゲートＧ２’を介してビット線コンタクトＢＣに接続されている。第２の選択ゲートＧ２’は、直列接続された第１〜第３ゲートトランジスタＳ１〜Ｓ３を備えて構成されている。この第１〜第３ゲートトランジスタＳ１〜Ｓ３は、図９に示すように異なるしきい値Ｖｔｈ１、Ｖｔｈ２を有する２種類のトランジスタによって構成されており、第１〜第３ゲートトランジスタＳ１〜Ｓ３の有するしきい値Ｖｔｈ１、Ｖｔｈ２の配列が、同一のビット線コンタクトＢＣ及び同一のセルソース線コンタクトＳＣに接続された３つのメモリセルユニットＭＵにおいて、異なる配列となるよう構成されている。
【００７７】
ここで、３つのメモリセルユニットＭＵを、Ｅ側、Ｍ側及びＯ側のメモリセルユニットＭＵと定義すると、例えば、Ｅ側のメモリセルユニットＭＵの第１〜第３ゲートトランジスタ（Ｓ１、Ｓ２、Ｓ３）のしきい値は（Ｖｔｈ１、Ｖｔｈ２、Ｖｔｈ２）であり、Ｍ側のメモリセルユニットＭＵの第１〜第３ゲートトランジスタ（Ｓ１、Ｓ２、Ｓ３）のしきい値は（Ｖｔｈ２、Ｖｔｈ２、Ｖｔｈ１）であり、Ｏ側のメモリセルユニットＭＵの第１〜第３ゲートトランジスタ（Ｓ１、Ｓ２、Ｓ３）のしきい値は（Ｖｔｈ２、Ｖｔｈ１、Ｖｔｈ２）となるよう配される。
【００７８】
また、このように配列された第１〜第３ゲートトランジスタＳ１〜Ｓ３は、Ｘ方向に並んだメモリセルユニットＭＵによって共通配線されている。ここで、第１ゲートトランジスタＳ１は第１選択ゲート駆動線ＳＧＤ１によって駆動され、第２ゲートトランジスタＳ２は第２選択ゲート駆動線ＳＧＤ２によって駆動され、第３ゲートトランジスタＳ３は第３選択ゲート駆動線ＳＧＤ３によって駆動される。
【００７９】
このように構成されたメモリセルユニットＭＵの選択読み出しを図２０を用いて説明する。Ｅ側のメモリセルユニットＭＵの読み出しを行う際には、第１選択ゲート駆動線ＳＧＤ１には電圧０Ｖを印加し、第２選択ゲート駆動線ＳＧＤ２及び第３選択ゲート駆動線ＳＧＤ３には電圧Ｖｓｓｇを印加する。ここで、電圧Ｖｓｓｇは、図９に示すように第１〜第３ゲートトランジスタＳ１〜Ｓ３すべてが必ずＯＮとなる電圧である。一方、電圧０Ｖはしきい値Ｖｔｈ１より大きく、しきい値Ｖｔｈ２よりも小さい電圧である。
【００８０】
これにより、第１選択ゲート駆動線ＳＧＤ１に接続された第１ゲートトランジスタＳ１では、Ｅ側のメモリセルユニットＭＵが有する第１ゲートトランジスタＳ１のみがＯＮになり、Ｍ側及びＯ側の第１ゲートトランジスタＳ１はＯＦＦになる。そのため、ビット線電位ＶＢＬに電流が流れるか否かは、Ｅ側のメモリセルユニットＭＵに記憶されたデータが“０”か“１”によって決定される。このビット線ＢＬに電流が流れるか否かを図示しないセンスアンプＳ／Ａによって判定することによってデータの読み出しを行う。
【００８１】
なお、Ｍ側のメモリセルユニットＭＵを選択する場合には、第１選択ゲート駆動線ＳＧＤ１及び第２選択ゲート駆動線ＳＧＤ２にＶｓｓｇを印加し、選択ゲート駆動線ＳＧＤ３には、電圧０Ｖを印加する。また、Ｏ側のメモリセルユニットＭＵを選択する場合には、第１選択ゲート駆動線ＳＧＤ１及び第２選択ゲート駆動線ＳＧＤ３を駆動し、第２選択ゲート駆動線ＳＧＤ２には電圧０Ｖを印加する。
【００８２】
次に、このように構成されたメモリの書き込み動作について説明する。図２１は、第５の実施形態に係るメモリの書き込み動作を示す図である。ここでは、書き込み動作を説明するにあたり、Ｅ側のメモリセルユニットＭＵのうち、ワード線ＷＬ３に接続されたメモリセルＭＣにデータ書き込みを行うものとする。書き込み動作は、第１の実施形態と同様に、２つのステップによって行う。
（ステップ１）はじめに、ビット線ＢＬに書き込み禁止用の電源電圧ＶＤＤを与える。その後、第１〜第３ゲートトランジスタＳ１〜Ｓ３にすべての第１〜第３ゲートトランジスタＳ１〜Ｓ３がＯＮとなるような電圧Ｖｓｓｇを印加し、第１ゲートトランジスタＳ１には０Ｖを印加した状態で、ワード線ＷＬ０〜４に中間電圧Ｖｐａｓｓを印加する。これにより、Ｅ側、Ｍ側及びＯ側のメモリセルユニットＭＵが有するすべてのメモリセルＭＣに書き込み禁止電圧ＶＤＤが伝達される。
（ステップ２）次に、第１選択ゲート駆動線ＳＧＤ２には０Ｖ、第２選択ゲート駆動線ＳＧＤ２及び第３選択ゲート駆動線ＳＧＤ３には電圧Ｖｓｓｇ、及び選択ゲート駆動線ＳＧＳには０Ｖをそれぞれ印加する。この状態で、データ“０”を書き込む場合にはビット線ＢＬに０Ｖを与え、“１”を書き込む（データ“０”を書き込まない）場合には電圧ＶＤＤを与える。その後、選択されたメモリセルＭＣに接続されているワード線ＷＬ３に高電圧Ｖｐｇｍを印加し、その他のメモリセルＭＣに接続されたワード線ＷＬ０、１、２、４に中間電圧Ｖｐａｓｓを印加する。Ｅ側のメモリセルユニットＭＵのうち、ワード線ＷＬ３に接続されたメモリセルＭＣでは、浮遊ゲートと基板との間に高電圧がかかってトンネル電流が流れ、基板から浮遊ゲートに電子が注入される。これにより、しきい値が正のしきい値となる。一方、“１”書き込みの場合では、チャネルと制御ゲート（ワード線ＷＬ３）の間で容量カップリングによりセルＭＣのチャネル電位がＶｐａｓｓレベルまで上がるため、浮遊ゲートには電子が注入されず、負のしきい値のままとなる。このように、同一のビット線ＢＬ且つ同一のセルソース線ＣＥＬＳＲＣに３つのメモリセルユニットＭＵが接続されていても、しきい値の異なる２種類のゲートトランジスタＳ１〜Ｓ３の配列によってメモリセルユニットＭＵを選択し、任意のメモリセルユニットＭＵにデータ書き込みすることができる。
【００８３】
このように、３つのメモリセルユニットＭＵで同一のビット線コンタクトＢＣ及びセルソース線コンタクトＳＣを共有することで、第１の実施形態より更にビット線コンタクト及びセルソース線コンタクトのルール緩和化を図ることが可能になる。これにより、メモリの加工難易度を下げることができるが、選択するメモリセルユニットＭＵの数が増えるため、読み出しや書き込み動作にかかる時間は長くなる。
【００８４】
本実施形態では、３つのメモリセルユニットＭＵを１つのビット線コンタクトＢＣに共通接続しているが、１つのビット線コンタクトＢＣに接続されるメモリセルユニットＭＵの数はこれに限定されるものではなく、任意の数のメモリユニットＭＵを１つのビット線コンタクトＢＣに共通接続することができる。この場合、共通接続されるｎ個のメモリセルユニットＭＵの有する選択ゲートトランジスタを、しきい値Ｖｔｈ１を有する１個の選択ゲートトランジスタと、しきい値Ｖｔｈ２を有する（ｎ−１）個の選択ゲートトランジスタによって構成し、同一のビット線コンタクトＢＣを共有するメモリセルユニットＭＵにおいて、しきい値Ｖｔｈ１、Ｖｔｈ２の配列を異なる配列となるように構成すればよい。なお、本実施形態では、第２の選択ゲートＧ２’が３つのゲートトランジスタＳ１〜Ｓ３を有するように構成したが、第１の選択ゲートＧ１が３つのゲートトランジスタＳ１〜Ｓ３を備えるようにすることも可能である。
【００８５】
また、以上の実施形態では、しきい値を１つ有する２値セルについて説明したが、メモリセルＭＣが２以上のデータを格納できる多値セルであっても本願の効果を得ることができる。
【図面の簡単な説明】
【００８６】
【図１】第１の実施形態に係るメモリの全体構成を示すブロック図である。
【図２】第１の実施形態に係るメモリの１つのメモリセルユニットＭＵの等価回路図である。
【図３】第１の実施形態に係るメモリの１つのメモリセルＭＣの断面図である。
【図４】第１の選択ゲートＧ１、第２の選択ゲートＧ２（第１ゲートトランジスタＳ１、第２ゲートトランジスタＳ２）の断面図である。
【図５】第１の実施形態に係るメモリの１つのメモリセルユニットＭＵの断面図である。
【図６】第１の実施形態に係るメモリのメモリセルアレイ１の詳細な構成を示す図である。
【図７】図６のＢ−Ｂ’断面図である。
【図８】第１の実施形態に係るメモリのビット線ＢＬとセンスアンプＳ／Ａとの接続関係を示す図である。
【図９】第１の実施形態に係るメモリのメモリセルＭＣ及び選択ゲートのしきい値を示す図である。
【図１０】第１の実施形態に係るメモリのビット線コンタクトＢＣとメモリセルユニットＭＵを示す図である。
【図１１】第１の実施形態に係るメモリの同時読み出し動作を示す図である。
【図１２】第１の実施形態に係るメモリの書き込み動作を示す図である。
【図１３】第２の実施形態に係るメモリセルアレイ１の一部の構成を示す図である。
【図１４】第２の実施形態に係るメモリのメモリセルアレイ１とセンスアンプ２を示す図であり
【図１５】図１３のＣ−Ｃ’断面図である。
【図１６】第３の実施形態に係るメモリセルアレイ１とセンスアンプ２を示す図である。
【図１７】第４の実施形態に係るメモリセルアレイの構成の一部を示す図である。
【図１８】第４の実施形態に係るメモリのメモリセルアレイ１とセンスアンプ２を示す図である。
【図１９】第５の実施形態に係るメモリセルアレイの一部の構成を示す図である。
【図２０】第５の実施形態に係るメモリの読み出し動作を示す図である。
【図２１】第５の実施形態に係るメモリの書き込み動作を示す図である。
【符号の説明】
【００８７】
１…メモリセルアレイ、２…センスアンプ、３…カラムデコーダ、４…ローデコーダ、５…入出力バッファ、６…アドレスバッファ、７…制御回路、８…電圧生成回路、９…パワーオンリセット回路、２１…基板、２２，３７…ｎ型拡散層、２３…ゲート絶縁膜、２４…浮遊ゲート、２５…絶縁膜、２６，３９…制御ゲート。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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