(57)【要約】【課題】  省スペースかつ低消費電力を実現するΣΔＡＤ変換回路において、帰還信号の出力遅延時間変化によるＡＤ変換誤差を生じない、高速かつ高精度なＡＤ変換回路を提供することを目的とする。【解決手段】  入力信号ＶiとＤＡ変換器６の出力の差分が積分器３で積分され、コンパレータ４で基準値と比較され、パルス幅発生回路５１で一定パルス幅のパルス信号が発生され、ＤＡ変換器６を介して積分器３に帰還され、コンパレータ４から入力信号Ｖiに対応したパルス密度信号が出力されるΣΔＡＤ変換器において、コンパレータ４の出力に基づいてパルス幅発生回路５１で異なる２種類のパルス幅が時分割で発生され、各パルス幅に対応した前記カウンタ５２の出力に基づいて演算手段７で補正演算が行われる。【選択図】                    図１
2008085473.tif 000002
【特許請求の範囲】
【請求項１】
積分器によって積分した入力信号を基準電圧とコンパレータで比較し、得られたパルス信号を前記積分器に帰還するとともに、前記パルス信号を計数手段で計数するΣΔＡＤ変換器において、
前記パルス信号に基づいて異なる２種類のパルス幅を時分割で発生するパルス幅発生回路と、
前記各パルス幅に対応した前記計数手段の出力に基づいて補正演算を行う演算手段と
を備えたことを特徴とするΣΔＡＤ変換回路。
【請求項２】
前記パルス幅に対応する信号を前記積分器に帰還するＤＡ変換器を備え、
前記コンパレータ及び前記ＤＡ変換器がゲートＩＣで構成されたことを特徴とする請求項１記載のΣΔＡＤ変換回路。
【請求項３】
前記計数手段としてカウンタを用いたことを特徴とする請求項１又は請求項２記載のΣΔＡＤ変換回路。
【請求項４】
前記積分器が前記入力信号を非反転入力とし、前記ＤＡ変換器の出力を反転入力とするオペアンプを備えたことを特徴とする請求項２又は請求項３記載のΣΔＡＤ変換回路。
【請求項５】
前記２種類のパルス幅が前記パルス幅発生回路を駆動する基本クロックのパルス幅の整数倍であることを特徴とする請求項１乃至請求項４記載のΣΔＡＤ変換回路。
【請求項６】
温度検出部の出力を前記入力信号とすることを特徴とする請求項１乃至請求項５記載のΣΔＡＤ変換回路。  
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は温度伝送器等で用いられる高入力インピーダンスのΣΔＡＤ変換回路に関し、特に高速かつ高精度なΣΔＡＤ変換回路に関する。
【背景技術】
【０００２】
従来の２線式マルチバリアブル差圧・圧力・温度伝送器では、プロセスからの外部温度入力信号が温度検出部で電圧信号に変換された後、ΣΔ式ＡＤ変換回路により電圧カウント値に変換され、ＣＰＵで演算される構成が用いられている。
【０００３】
図３はこのようなΣΔＡＤ変換回路の一例を示す構成回路図である。ΣΔＡＤ変換回路１０において、温度検出部２にはプロセスからの外部温度入力Ｔpが加わり、その出力端子が積分器３のオペアンプ（演算増幅器）３１の非反転入力端子に接続する。積分器３は積分用のキャパシタ３２を備えている。コンパレータ４はゲートＩＣからなるＡＮＤゲート４１で構成され、ＡＮＤゲート４１の一方の入力端子は常時電源（論理１）に接続され、他方の入力端子に積分器３の出力端子が接続される。ディジタル信号処理部１５はＡＮＤゲート４１の出力端子がそれぞれの入力端子に接続される、フリップフロップ１５１及びカウンタ１５２から構成される。フリップフロップ１５１はクロックＣＬＫに駆動されて一定パルス幅を発生し、カウンタ１５２はクロックＣＬＫに同期してＡＮＤゲート４１の出力パルスを計数する計数手段を構成する。ＤＡ変換部６はＡＮＤゲート４１と同様な接続のＡＮＤゲート６１により１ビットＤＡ変換器を構成し、ＡＮＤゲート６１の入力端子にフリップフロップ１５１の出力端子が接続される。ＡＮＤゲート６１の出力端子は帰還用抵抗Ｒ1を介してオペアンプ３１の反転入力端子に接続される。カウンタ１５２の出力端子は演算手段を構成するＣＰＵ７の入力端子に接続する。上記の構成でディジタル信号処理部１５もまたゲートＩＣで構成することができる。
【０００４】
図３の回路の動作を以下に説明する。ΣΔＡＤ変換回路１０において、プロセスからの外部温度入力Ｔpは温度検出部２で電圧信号Ｖiに変換され、積分器３で積分される。積分器３の出力はコンパレータ４でゲートＩＣ４１の閾値（基準値）と比較されて入力信号電圧Ｖiに応じた間隔でパルスが出力される。カウンタ１５２はコンパレータ４から出力されるパルス信号をカウントし、電圧カウント値Ｃを出力する。ＣＰＵ７は電圧カウント値Ｃに基づいてプロセスの外部温度Ｔpを演算する。
【０００５】
他方で、フリップフロップ回路１５１ではコンパレータ４の出力に対応してクロックＣＬＫによって定まる一定パルス幅ｔのパルス信号が出力され、ＤＡ変換部６で所定の高さＶohのパルス幅とされて積分器３に帰還される。積分器３はオペアンプ３１の２つの入力端子間で電圧平衡が保たれるように動作するので、ＤＡ変換部６の出力電圧Ｖoの時間平均電圧は入力信号電圧Ｖiに等しくなるように制御される。このとき次の関係式が成り立つ。
【０００６】
2008085473.tif 000003
【０００７】
電圧カウントＣはＤＡ帰還信号Ｖoのパルス間隔Ｔと反比例の関係にあるので、次式により計算することができる。
2008085473.tif 000004
【０００８】
ただし、パルス間隔Ｔ及び電圧カウント値Ｃがゼロ点、スパン点及びレンジ内でとる値を表１に示す。
【０００９】
表１
2008085473.tif 000005
【００１０】
なお、各記号の定義は以下の通り：
Ｖi            ：入力信号電圧  (V)
Ｖol            ：ＤＡ帰還信号ＶoのゲートＩＣ６１の出力Low  (V)
Ｖoh            ：ＤＡ帰還信号ＶoのゲートＩＣ６１の出力High  (V)
ｔ            ：ＤＡ帰還信号Ｖoのパルス出力High時間幅  (s)
Ｔ            ：ＤＡ帰還信号Ｖoのパルス間隔  (s)
Ｔmin          ：ＤＡ帰還信号Ｖoの最小パルス間隔  (s)
Ｃ            ：電圧カウント値
Ｃmax          ：ＡＤ変換回路１０の最大カウント値
【００１１】
（２）式から明らかなように、電圧カウント値Ｃは温度検出部２から出力される電圧信号Ｖiと線形関係にあるので、電圧信号Ｖiに比例して増加するパルス密度信号がコンパレータ４から出力されることになる。したがって、電圧カウント値Ｃに基づいてＣＰＵ７で演算することにより、プロセスの外部温度Ｔpを求めることができる。演算は例えば２点の電圧から抵抗値を算出して温度に変換する。
【００１２】
上記のような構成のΣΔＡＤ変換回路によれば、電圧信号Ｖiを高入力インピーダンスの非反転入力としており、パッファ回路等を用いずに温度抵抗素子等を接続できるので、省スペースかつ低消費電力を実現することができる。
【００１３】
上記のようなΣΔＡＤ変換回路に関連する先行技術文献としては次のようなものがある。
【００１４】
【特許文献１】特開２００２−１８５３２９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
しかしながら、一般にＩＣの出力遅延時間は大きな周囲温度係数を持つので、図３のΣΔＡＤ変換回路１０において、フリップフロップ回路１５１及びゲートＩＣ６１の出力遅延時間は周囲温度により変化する。このため、ＤＡ帰還信号電圧Ｖoのパルス出力High時間幅ｔに次式のように出力遅延時間変化Δｔが生じる。図４のタイムチャートにその様子を示す。
【００１６】
2008085473.tif 000006
【００１７】
この結果、ΣΔＡＤ変換回路１０から出力される電圧カウント値Ｃに次式のような誤差  ΔＣが発生する。
【００１８】
2008085473.tif 000007
【００１９】
ここで、
Δｔ                  ：ＡＤ帰還信号Ｖoのパルスhigh時間幅の変化  (s)
ΔｔpdHL        ：ＡＤ帰還信号Ｖoの出力遅延時間変化 [High -> Low] (s)
ΔｔpdLH        ：ＡＤ帰還信号Ｖoの出力遅延時間変化 [Low -> High] (s)
ΔＣ                  ：電圧カウント値Ｃの誤差
である。
【００２０】
すなわち、従来技術のΣΔＡＤ変換回路１０は周囲温度の影響を受けやすいという問題があった。
【００２１】
また、高速なＡＤ変換を行うためにはＤＡ帰還信号Ｖoのパルス出力High時間幅ｔは短くする必要があるが、変化分Δｔの影響が相対的に大きくなり、ΣΔＡＤ変換回路の誤差は大きくなる。例えば、ｔ＝１０００ｎｓのシステムにおいて、Δｔ＝１ｎｓ変化すると、電圧カウント値Ｃに０．１％の誤差が生じる。
【００２２】
本発明はこのような課題を解決しようとするもので、省スペースかつ低消費電力を実現するΣΔＡＤ変換回路において、帰還信号の出力遅延時間変化によるＡＤ変換誤差を生じない、高速かつ高精度なＡＤ変換回路を提供することを目的とする。
【課題を解決するための手段】
【００２３】
このような課題を達成するために、本発明のうち請求項１記載の発明は、
積分器によって積分した入力信号を基準電圧とコンパレータで比較し、得られたパルス信号を前記積分器に帰還するとともに、前記パルス信号を計数手段で計数するΣΔＡＤ変換器において、
前記パルス信号に基づいて異なる２種類のパルス幅を時分割で発生するパルス幅発生回路と、
前記各パルス幅に対応した前記計数手段の出力に基づいて補正演算を行う演算手段と
を備えたことを特徴とする
【００２４】
請求項２記載の発明は、
請求項１記載の発明であるΣΔＡＤ変換回路において、
前記パルス幅に対応する信号を前記積分器に帰還するＤＡ変換器を備え、
前記コンパレータ及び前記ＤＡ変換器がゲートＩＣで構成されたことを特徴とする
【００２５】
請求項３記載の発明は、
請求項１又は請求項２記載の発明であるΣΔＡＤ変換回路において、
前記計数手段としてカウンタを用いたことを特徴とする。
【００２６】
請求項４記載の発明は、
請求項２又は請求項３記載の発明であるΣΔＡＤ変換回路において、
前記積分器が前記入力信号を非反転入力とし、前記ＤＡ変換器の出力を反転入力とするオペアンプを備えたことを特徴とする
【００２７】
請求項５記載の発明は、
請求項１乃至請求項４記載の発明であるΣΔＡＤ変換回路において、
前記２種類のパルス幅が前記パルス幅発生回路を駆動する基本クロックのパルス幅の整数倍であることを特徴とする
【００２８】
請求項６記載の発明は、
請求項１乃至請求項５記載の発明であるΣΔＡＤ変換回路において、
温度検出部の出力を前記入力信号とすることを特徴とする。
【発明の効果】
【００２９】
以上述べたように、本発明によれば、パルス幅発生回路が異なる２種類のパルス幅を時分割で発生することにより、帰還信号の出力遅延時間変化によるＡＤ変換誤差が相殺されるので、ＤＡ帰還信号Ｖoのパルス出力High時間幅ｔを短くすることができ、省スペースかつ低消費電力である上に、高速かつ高精度なΣΔＡＤ変換回路を実現することができる。
【発明を実施するための最良の形態】
【００３０】
以下本発明につき図面を用いて詳細に説明する。
図１は本発明に係るΣΔＡＤ変換回路の一実施例を示す構成回路図である。図３と同じ部分は同一の記号を付して説明を省略する。
【００３１】
図１において、図３と異なるのは、ディジタル信号処理部５が２種類の異なる一定パルス幅を時分割で発生するパルス幅発生回路５１を備え、演算手段を構成するＣＰＵ７が２種類の異なるパルス幅に対応するカウンタ５２の計数値から補正演算を行うように構成した点である。
【００３２】
ディジタル信号処理部５はパルス幅発生回路５１及びカウンタ５２からなり、それぞれの入力端子にＡＮＤゲート４１の出力端子が接続される。パルス幅発生回路５１はクロックＣＬＫに駆動され、ＡＮＤゲート４１の出力に基づいて２種類の異なるパルス幅を発生する。パルス幅発生回路５１の出力端子はＡＮＤゲート６１の入力端子に接続される。カウンタ５２は２種類の異なるパルス幅に対応するコンパレータ４の出力パルスをＣＬＫに同期して計数する計数手段を構成する。
【００３３】
上記の構成のΣΔＡＤ変換回路１の動作を以下に説明する。図２はこの様子を示すタイムチャートである。パルス幅発生回路５１がコンパレータ４の出力パルスに対応して第１のパルス幅ｎ＊tを発生するときにカウンタ５２から出力されるカウント値Ｃ1は次式で表される（図２（Ａ））。
【００３４】
2008085473.tif 000008
【００３５】
ただし、ｎは整数である。同様に、パルス幅発生回路５１がコンパレータ４の出力パルスに対応して第２のパルス幅(ｎ＋１)＊tを発生するときにカウンタ５２から出力されるカウント値Ｃ2は次式で表される（図２（Ｂ））。
【００３６】
2008085473.tif 000009
【００３７】
ＤＡ帰還信号電圧Ｖoのパルスhigh時間幅の変化Δｔの影響を除去した真の電圧カウント値Ｃは、２点の電圧カウント値Ｃ1，Ｃ2より次式で求められる。
【００３８】
2008085473.tif 000010
【００３９】
したがって、パルス幅発生回路５１がコンパレータ４の出力パルスに対応して第１、第２のパルス幅を所定時間ずつ交互に発生し、各パルス幅におけるカウンタ５２の計数値Ｃ1，Ｃ2に基づいてＣＰＵ７で（７）式の補正演算を行うことにより、パルスhigh時間幅の変化Δｔの影響を相殺した電圧カウント値Ｃを得ることができる。例えばｎｓオーダーのクロック（ＣＬＫ）周期を用いてμｓオーダーの周期の帰還信号電圧Ｖoを得、結果としてｍｓオーダーの周期で演算出力を得ることができる。
【００４０】
上記のような構成のΣΔＡＤ変換回路によれば、従来のΣΔＡＤ変換回路の回路構成を変えずに、帰還信号に及ぼすゲートＩＣの遅延時間の影響を除去することができるので、省スペースかつ低消費電力であるとともに、高速かつ高精度なＡＤコンバータを実現することができる。
【００４１】
また、周囲温度特性の影響が小さいΣΔＡＤ変換回路を容易に実現することができる。
【００４２】
また、電圧信号Ｖiは非反転入力となるので、高入力インピーダンスを実現することができ、温度検出素子などの出力インピーダンスが大きい電圧の測定や抵抗値の測定が可能である。
【００４３】
また、演算手段７として従来からあるＣＰＵを用いて補正演算を行うので、追加のハードが不要である。
【００４４】
なお、上記の実施例では第１、第２のパルス幅を所定時間ごとに交互に変えて計数値Ｃ1，Ｃ2を得ているが、複数の電圧を測定する場合、複数の計数値Ｃ1を得てから複数の計数値Ｃ2を得るようにしてもよい。
【００４５】
また、入力信号電圧Ｖiを非反転入力に限らず、反転入力にしてもよい。この場合は省スペース、低消費電力ではないが、高速かつ高精度なＡＤコンバータを実現することができる。
【００４６】
また、上記の実施例では２種類のパルス幅の差が基本クロックのパルス幅と等しい場合を示しているが、基本クロックのパルス幅の整数倍としてもよい。この場合はＣＰＵ７の演算係数を変えればよい。
【００４７】
また、上記の実施例では計数手段としてカウンタを用いたが、移動平均フィルタなどの他の計数手段を用いてもよい。
【００４８】
また、上記の実施例では演算手段としてＣＰＵを用いたが、ロジック回路によりハードウェア的に実現してもよい。
【００４９】
また、上記実施例の構成に限られず、一定パルス幅を帰還する任意の構成のΣΔＡＤ変換回路に適用することができる。
【図面の簡単な説明】
【００５０】
【図１】本発明に係るΣΔＡＤ変換回路の一実施例を示す構成説明図である
【図２】図１の回路の動作を示すタイムチャートである。
【図３】従来のΣΔＡＤ変換回路を示す構成説明図である。
【図４】図３の回路の動作を示すタイムチャートである。
【符号の説明】
【００５１】
１  ΣΔＡＤ変換器
２  温度検出部
３  積分器
４  コンパレータ
６  ＤＡ変換器
７  演算手段
３１  オペアンプ
４１，６１  ゲートＩＣ
５１  パルス幅発生回路
５２  カウンタ
Ｖi  入力信号
ＣＬＫ  基本クロック
【図１】
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【図２】
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【図３】
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【図４】
2008085473.tif 000014