(57)【要約】【課題】しきい値電圧の変動などに代表される素子特性の劣化を抑制しながら微細化を図ることができる半導体装置およびその製造技術を提供する。【解決手段】ソース領域あるいはドレイン領域を構成する不純物拡散領域であって、ゲート電極Ｇに整合して形成されたｎ＋型半導体領域ＮＲ１をＭＩＳＦＥＴのチャネル領域よりも上部に形成し、かつ、ｎ＋型半導体領域ＮＲ１のうちチャネル領域に隣接する隣接領域の深さをチャネル領域の底部と同等になるように構成する。さらに、ｎ＋型半導体領域ＮＲ１の不純物拡散を抑制するためにｎ＋型半導体領域ＮＲ１に接触するように形成されるｐ型半導体領域ＰＲを、チャネル領域へ入り込まないように構成して、ｎ＋型半導体領域ＮＲ１とチャネル領域がｐ型半導体領域ＰＲを介さず直接接触するようにする。【選択図】図１
2008277623.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）半導体基板と、
（ｂ）前記半導体基板上に形成されたゲート絶縁膜と、
（ｃ）前記ゲート絶縁膜上に形成されたゲート電極と、
（ｄ）前記ゲート電極を覆う絶縁膜と、
（ｅ）前記絶縁膜を介して前記ゲート電極と隣接する前記半導体基板上に形成された選択成長層と、
（ｆ）前記ゲート電極に整合して形成され、前記選択成長層に第１導電型不純物を導入した第１半導体領域と、
（ｇ）前記第１半導体領域よりも前記ゲート電極から離れている第２半導体領域であって、前記選択成長層および前記半導体基板に第１導電型不純物を導入して前記第１半導体領域よりも深く形成された第２半導体領域と、
（ｈ）前記第１半導体領域に接触して前記第１半導体領域よりも深い位置に形成された第３半導体領域であって、前記半導体基板に第１導電型不純物とは異なる第２導電型不純物を導入した前記第３半導体領域とを有するＭＩＳＦＥＴを備え、
前記第１半導体領域は、前記第３半導体領域を介さずに直接前記ゲート電極下の前記半導体基板内に形成されるチャネル領域に接続していることを特徴とする半導体装置。
【請求項２】
（ａ）半導体基板と、
（ｂ）前記半導体基板上に形成されたゲート絶縁膜と、
（ｃ）前記ゲート絶縁膜上に形成されたゲート電極と、
（ｄ）前記ゲート電極を覆う絶縁膜と、
（ｅ）前記絶縁膜を介して前記ゲート電極と隣接する前記半導体基板上に形成された選択成長層と、
（ｆ）前記ゲート電極に整合して形成され、前記選択成長層および前記半導体基板に第１導電型不純物を導入した第１半導体領域と、
（ｇ）前記第１半導体領域よりも前記ゲート電極から離れている第２半導体領域であって、前記選択成長層および前記半導体基板に第１導電型不純物を導入して前記第１半導体領域よりも深く形成された第２半導体領域と、
（ｈ）前記第１半導体領域に接触して前記第１半導体領域よりも深い位置に形成された第３半導体領域であって、前記半導体基板に第１導電型不純物とは異なる第２導電型不純物を導入した前記第３半導体領域とを有するＭＩＳＦＥＴを備え、
前記第１半導体領域の深さは、前記ゲート電極下の前記半導体基板内に形成されるチャネル領域の底部の深さと同等であり、前記第１半導体領域は、前記第３半導体領域を介さずに直接前記ゲート電極下の前記半導体基板内に形成されるチャネル領域に接続していることを特徴とする半導体装置。
【請求項３】
請求項１または請求項２のいずれか１項に記載の半導体装置において、
前記チャネル領域内に、前記第３半導体領域が形成されていないことを特徴とする半導体装置。
【請求項４】
（ａ）半導体基板上にゲート絶縁膜を形成する工程と、
（ｂ）前記ゲート絶縁膜上に第１導電膜を形成する工程と、
（ｃ）前記第１導電膜を加工してゲート電極を形成する工程と、
（ｄ）前記ゲート電極を覆うように絶縁膜を形成する工程と、
（ｅ）前記ゲート電極を形成していない露出した半導体基板上に選択成長層を形成する工程と、
（ｆ）前記ゲート電極に整合して前記選択成長層に第１導電型不純物を導入することにより第１半導体領域を形成する工程と、
（ｇ）前記半導体基板に第１導電型不純物とは異なる第２導電型不純物を導入することにより、前記第１半導体領域に接触して前記第１半導体領域よりも深い位置に第３半導体領域を形成する工程と、
（ｈ）前記ゲート電極の側壁にサイドウォールを形成する工程と、
（ｉ）前記選択成長層および前記半導体基板に第１導電型不純物を導入することにより、前記第１半導体領域よりも前記ゲート電極から離れ、かつ、前記第１半導体領域よりも深い第２半導体領域を形成する工程とを備え、
前記第１半導体領域は、前記第３半導体領域を介さずに直接前記ゲート電極下の前記半導体基板内に形成されるチャネル領域に接続することを特徴とする半導体装置の製造方法。
【請求項５】
（ａ）半導体基板上にゲート絶縁膜を形成する工程と、
（ｂ）前記ゲート絶縁膜上に第１導電膜を形成する工程と、
（ｃ）前記第１導電膜を加工してゲート電極を形成する工程と、
（ｄ）前記ゲート電極を覆うように絶縁膜を形成する工程と、
（ｅ）前記ゲート電極を形成していない露出した半導体基板上に選択成長層を形成する工程と、
（ｆ）前記ゲート電極に整合して前記選択成長層および前記半導体基板に第１導電型不純物を導入することにより第１半導体領域を形成する工程と、
（ｇ）前記半導体基板に第１導電型不純物とは異なる第２導電型不純物を導入することにより、前記第１半導体領域に接触して前記第１半導体領域よりも深い位置に第３半導体領域を形成する工程と、
（ｈ）前記ゲート電極の側壁にサイドウォールを形成する工程と、
（ｉ）前記選択成長層および前記半導体基板に第１導電型不純物を導入することにより、前記第１半導体領域よりも前記ゲート電極から離れ、かつ、前記第１半導体領域よりも深い第２半導体領域を形成する工程とを備え、
前記第１半導体領域の深さは、前記ゲート電極下の前記半導体基板内に形成されるチャネル領域の底部の深さと同等であり、
前記第１半導体領域は、前記第３半導体領域を介さずに直接前記ゲート電極下の前記半導体基板内に形成されるチャネル領域に接続することを特徴とする半導体装置の製造方法。
【請求項６】
（ａ）半導体基板上にゲート絶縁膜を形成する工程と、
（ｂ）前記ゲート絶縁膜上に第１導電膜を形成する工程と、
（ｃ）前記第１導電膜を加工してゲート電極を形成する工程と、
（ｄ）前記ゲート電極を覆うように絶縁膜を形成する工程と、
（ｅ）前記ゲート電極を形成していない露出した半導体基板上に選択成長層を形成する工程と、
（ｆ）前記ゲート電極に整合して前記選択成長層および前記半導体基板に第１導電型不純物を導入することにより第１半導体領域を形成する工程と、
（ｇ）前記半導体基板に第１導電型不純物とは異なる第２導電型不純物を導入することにより、前記第１半導体領域に接触して前記第１半導体領域よりも深い位置に第３半導体領域を形成する工程と、
（ｈ）前記ゲート電極の側壁にサイドウォールを形成する工程と、
（ｉ）前記選択成長層および前記半導体基板に第１導電型不純物を導入することにより、前記第１半導体領域よりも前記ゲート電極から離れ、かつ、前記第１半導体領域よりも深い第２半導体領域を形成する工程とを備え、
前記第１半導体領域の深さは、前記ゲート電極下の前記半導体基板内に形成されるチャネル領域の底部の深さと同等であり、
前記第１半導体領域は、前記第３半導体領域を介さずに直接前記ゲート電極下の前記半導体基板内に形成されるチャネル領域に接続し、
前記（ｆ）工程は、イオン注入法により、前記選択成長層および前記半導体基板に第１導電型不純物を導入して前記第１半導体領域を形成することを特徴とする半導体装置の製造方法。
【請求項７】
請求項４〜請求項６のいずれか1項に記載の半導体装置の製造方法において、
前記チャネル領域内に、前記第３半導体領域が形成されていないことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造技術に関し、特に、ＭＩＳＦＥＴの微細化に伴う素子特性の低下を抑制できる半導体装置およびその製造に適用して有効な技術に関するものである。
【背景技術】
【０００２】
特開２００６−２６９７６０号公報（特許文献１）には、チャネル領域が形成される半導体基板面に対してエクステンション部の実効的な深さを浅くして、短チャネル効果の抑制を図ることができる半導体装置およびその製造方法が記載されている。
【０００３】
特開２００６−１９０８２１号公報（特許文献２）には、エクステンション部に関し、その形状が安定で急峻なＰＮ接合を有し、かつ、チャネルが形成される基板面に対して実効的な接合の深さを精度よく充分に小さくする技術が記載されている。
【０００４】
特開２００２−８３９５７号公報（特許文献３）には、ゲート電極の側面および底面を覆うゲート絶縁膜を備え、このゲート絶縁膜を介して、ゲート電極の両側に、ソース領域とドレイン領域を配置する技術が記載されている。この技術によれば、ゲート絶縁膜を介して、ゲート電極の下側にチャネル領域が形成される。そして、ゲート電極の表面とソース領域およびドレイン領域の表面は、同一の平面を形成しているとしている。
【０００５】
特開２００５−２８５９８０号公報（特許文献４）には、以下に示す技術が記載されている。すなわち、半導体基板中にソース領域およびドレイン領域が離間して設けられている。そして、ソース領域とドレイン領域との間の半導体基板には、選択的にシリコンが除去されて凹部が形成されている。この凹部に、ゲート絶縁膜およびゲート被覆層を介してゲート電極が形成されている。ゲート絶縁膜は、その下面がソース側エクステンション領域およびドレイン側エクステンション領域の下面よりも下に位置するとしている。
【０００６】
特開２００１−８５６７６号公報（特許文献５）には、半導体基板にトレンチを形成し、このトレンチの底部に形成されたゲート絶縁膜を介してトレンチ内にゲート電極を形成している技術が記載されている。そして、トレンチの側面の外側にソース領域とドレイン領域が形成され、このソース領域とドレイン領域は、ゲート絶縁膜の位置する面よりも上部に形成されているとしている。
【特許文献１】特開２００６−２６９７６０号公報
【特許文献２】特開２００６−１９０８２１号公報
【特許文献３】特開２００２−８３９５７号公報
【特許文献４】特開２００５−２８５９８０号公報
【特許文献５】特開２００１−８５６７６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
半導体装置の高集積化および小型化に伴い、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）の微細化も進んでいる。ＭＩＳＦＥＴのスケーリング限界において、諸説議論されつつも、数十ｎｍ世代のテクノロジを視野にとらえつつある。しかし、９０ｎｍ世代で、１．０Ｖないし１．２Ｖが電源電圧の標準とされて以後、電源電圧のこれ以上の低減が困難であることが明確になってきている。すなわち、電源電圧の低下に伴ってＭＩＳＦＥＴのゲート電圧も低下する必要があり、ゲート電圧の低下により、ＭＩＳＦＥＴのＨｉレベルとＬｏレベルの切り分けが困難になってきているのである。この状況を解決するため、ＭＩＳＦＥＴのしきい値電圧を低下することにより対応してきたが、これにも限界がある。したがって、電源電圧は、１．０Ｖないし１．２Ｖが事実上の標準となり、これ以上の電源電圧の低減は行なわれないと予想される。また、同時に、しきい値電圧のばらつきに代表される素子ばらつきの影響が、ＭＩＳＦＥＴの設計上、極めて重要な課題として認識されるようになると考えられる。
【０００８】
このような背景により、ＭＩＳＦＥＴのスケーリングに関しては、早晩、現在のデバイス構造の延長での開発が困難になることが予想される。例えば、ＭＩＳＦＥＴの微細化を進めるにもかかわらず、電源電圧が低減されないと、ＭＩＳＦＥＴのゲート電極直下、ソース領域とゲート電極の間、ドレイン領域とゲート電極との間で電界強度が増加することになり、ＭＩＳＦＥＴにおける電気的特性の信頼性が低下する可能性がある。このように、電源電圧をこれ以上低減できない状況、かつ、素子ばらつきの影響が過大となる状況では、より適応力のある新しいデバイス構造が必要である。
【０００９】
図２１は、現在の半導体装置で広く用いられているＭＩＳＦＥＴの断面構造を示す断面図である。図２１に示すように、シリコン単結晶よりなる半導体基板ＰＳｕｂには、ｐ型ウェルＰＷＬが形成されており、このｐ型ウェルＰＷＬ上に酸化シリコン膜よりなるゲート絶縁膜ＧＯＸが形成されている。ゲート絶縁膜ＧＯＸ上には順次ポリシリコン膜ＰＳとコバルトシリサイド膜ＳＬが積層され、ポリシリコン膜ＰＳとコバルトシリサイド膜ＳＬによってゲート電極Ｇが形成されている。ゲート電極Ｇを覆うように酸化シリコン膜ＯＸが形成され、酸化シリコン膜ＯＸの外側に窒化シリコン膜ＮＩが形成されている。そして、酸化シリコン膜ＯＸと窒化シリコン膜ＮＩを介したゲート電極Ｇの両側の側壁には、サイドウォールＳＷが形成されている。ｐ型ウェルＰＷＬ内には、ゲート電極Ｇに整合して形成されたｎ＋型半導体領域ＮＲ１が形成され、このｎ＋型半導体領域ＮＲ１の外側にｎ＋型半導体領域ＮＲ１よりも深い位置までｎ＋型半導体領域ＮＲ２が形成されている。そして、ｎ＋型半導体領域ＮＲ２の表面にはコバルトシリサイド膜ＳＬが形成されている。また、ｎ＋型半導体領域ＮＲ１に接触し、かつ、深い位置にｐ型半導体領域ＰＲが形成されている。このように構成されたＭＩＳＦＥＴでは、ゲート絶縁膜ＧＯＸ下のｐ型ウェルＰＷＬとｐ型半導体領域ＰＲ内にチャネル領域ＣＨが形成される。
【００１０】
図２１に示す構造を有するＭＩＳＦＥＴの微細化を図るために、ゲート長方向の縮小（横方向の寸法を縮小）を行なう際、縦方向の寸法縮小を同時に行なわないと、しきい値低下に代表されるショートチャネル効果の問題が発生する。したがって、ショートチャネル効果を抑制しながらＭＩＳＦＥＴの微細化を進めるには、ゲート長方向の寸法の縮小と縦方向の寸法の縮小を同時に行なう必要がある。
【００１１】
例えば、ゲート電極Ｇのゲート長方向の寸法の縮小を行なう場合、ソース領域あるいはドレイン領域の一部を構成するｎ＋型半導体領域ＮＲ１の厚さも薄くする必要がある。これは、ゲート電極Ｇのゲート長を縮小するにもかかわらず、ｎ＋型半導体領域ＮＲ１の厚さを薄くしないと、ｎ＋型半導体領域ＮＲ１からチャネル領域ＣＨへの電界強度の影響が大きくなり、ＭＩＳＦＥＴのしきい値低下、すなわち、ショートチャネル効果が顕在化するからである。ｎ＋型半導体領域ＮＲ１はリンや砒素などのｎ型不純物をイオン注入することにより形成されるが、イオン注入技術ではｎ＋型半導体領域ＮＲ１の厚さを薄くすることが困難である。このことから、ｎ＋型半導体領域ＮＲ１の厚さを薄くできず、ｎ＋型半導体領域ＮＲ１のスケーリングが充分に行なえない場合には、ＭＩＳＦＥＴの微細化に伴ってショートチャネル効果による特性変動が問題となる。
【００１２】
また、ｎ＋型半導体領域ＮＲ１に導入されるｎ型不純物がチャネル領域ＣＨに拡散することでも、しきい値電圧の変動が生じることから、ｎ＋型半導体領域ＮＲ１に導入されるｎ型不純物の拡散を防止するために、ｎ＋型半導体領域ＮＲ１に接触するようにｐ型半導体領域ＰＲが形成されている。このｐ型半導体領域ＰＲはポケット領域とも呼ばれる。しかし、ｐ型半導体領域ＰＲをｎ＋型半導体領域ＮＲ１の周囲に形成すると、図２１に示すように、このｐ型半導体領域ＰＲがチャネル領域ＣＨにも入りこんでくることになる。このため、ｐ型半導体領域ＰＲに導入されているｐ型不純物において不純物分布にばらつきが生じると、しきい値電圧などの素子特性にばらつきが生じてしまう。つまり、個々のＭＩＳＦＥＴにおいてｐ型半導体領域ＰＲの不純物分布、特に、チャネル領域ＣＨに入り込んでいる領域での不純物分布にばらつきが生じると、個々のＭＩＳＦＥＴの素子特性がばらつく問題点がある。
【００１３】
このように図２１に示すＭＩＳＦＥＴの構造で微細化を進めると、ＭＩＳＦＥＴの素子特性の劣化が問題となることがわかる。
【００１４】
ここで、近年、ショートチャネル効果を抑制できる新たなＭＩＳＦＥＴの構造として開発が盛んなフィン構造のＭＩＳＦＥＴがある。図２２は、フィン構造のＭＩＳＦＥＴを示す外観図であり、図２３はフィン構造のＭＩＳＦＥＴを示す上面図である。図２２および図２３に示すように、絶縁層Ｉ上にフィン構造のＭＩＳＦＥＴが形成されている。すなわち、絶縁層Ｉ上にソース領域ＳＲおよびドレイン領域ＤＲが一直線状に形成されており（フィン構造）、ソース領域ＳＲとドレイン領域ＤＲの境界付近をソース領域ＳＲおよびドレイン領域ＤＲの延在方向と交差する方向にゲート電極Ｇが覆いかぶさるように形成されている。ゲート電極Ｇとソース領域ＳＲおよびドレイン領域ＤＲの交差領域がチャネル領域となる。しかし、図２２および図２３に示すフィン構造のＭＩＳＦＥＴでも微細化に際して特性変動が問題となる。
【００１５】
図２４は、図２２の位置Ａで切断した領域を示す拡大図であって、図２３の領域Ｂを示す図である。図２４に示すように、微細化によって、ソース領域ＳＲおよびドレイン領域ＤＲの厚みｔに対してゲート電極Ｇのゲート長Ｌが接近してくると、チャネル領域ＣＨに対するソース領域ＳＲおよびドレイン領域ＤＲからの電界の影響（図２４中に矢印で示す）が顕著になり、ゲート長Ｌの寸法変動がＭＩＳＦＥＴの素子特性（特に、しきい値電圧）の変動として顕在化する問題点がある。
【００１６】
以上のことから、現状のＭＩＳＦＥＴでは、微細化を進めると、ＭＩＳＦＥＴの素子特性の劣化が問題となることがわかる。
【００１７】
本発明の目的は、しきい値電圧の変動などに代表される素子特性の劣化を抑制しながら微細化を図ることができる半導体装置およびその製造技術を提供することにある。
【００１８】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１９】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００２０】
本発明による半導体装置は、（ａ）半導体基板と、（ｂ）前記半導体基板上に形成されたゲート絶縁膜と、（ｃ）前記ゲート絶縁膜上に形成されたゲート電極と、（ｄ）前記ゲート電極を覆う絶縁膜と、（ｅ）前記絶縁膜を介して前記ゲート電極と隣接する前記半導体基板上に形成された選択成長層とを備える。そして、（ｆ）前記ゲート電極に整合して形成され、前記選択成長層に第１導電型不純物を導入した第１半導体領域と、（ｇ）前記第１半導体領域よりも前記ゲート電極から離れている第２半導体領域であって、前記選択成長層および前記半導体基板に第１導電型不純物を導入して前記第１半導体領域よりも深く形成された第２半導体領域とを備える。さらに、（ｈ）前記第１半導体領域に接触して前記第１半導体領域よりも深い位置に形成された第３半導体領域であって、前記半導体基板に第１導電型不純物とは異なる第２導電型不純物を導入した前記第３半導体領域とを有するＭＩＳＦＥＴを備える。ここで、前記第１半導体領域は、前記第３半導体領域を介さずに直接前記ゲート電極下の前記半導体基板内に形成されるチャネル領域に接続していることを特徴とするものである。
【００２１】
また、本発明による半導体装置の製造方法は、（ａ）半導体基板上にゲート絶縁膜を形成する工程と、（ｂ）前記ゲート絶縁膜上に第１導電膜を形成する工程と、（ｃ）前記第１導電膜を加工してゲート電極を形成する工程と、（ｄ）前記ゲート電極を覆うように絶縁膜を形成する工程とを備える。そして、（ｅ）前記ゲート電極を形成していない露出した半導体基板上に選択成長層を形成する工程と、（ｆ）前記ゲート電極に整合して前記選択成長層に第１導電型不純物を導入することにより第１半導体領域を形成する工程とを備える。さらに、（ｇ）前記半導体基板に第１導電型不純物とは異なる第２導電型不純物を導入することにより、前記第１半導体領域に接触して前記第１半導体領域よりも深い位置に第３半導体領域を形成する工程と、（ｈ）前記ゲート電極の側壁にサイドウォールを形成する工程とを備える。続いて、（ｉ）前記選択成長層および前記半導体基板に第１導電型不純物を導入することにより、前記第１半導体領域よりも前記ゲート電極から離れ、かつ、前記第１半導体領域よりも深い第２半導体領域を形成する工程とを備える。ここで、前記第１半導体領域は、前記第３半導体領域を介さずに直接前記ゲート電極下の前記半導体基板内に形成されるチャネル領域に接続することを特徴とするものである。
【００２２】
つまり、本発明による半導体装置の一例によれば、ソース領域あるいはドレイン領域を構成する不純物拡散領域であって、ゲート電極に整合して形成されたｎ＋型半導体領域をＭＩＳＦＥＴのチャネル領域よりも上部に形成し、かつ、ｎ＋型半導体領域の深さをチャネル領域の底部と同等になるように構成する。さらに、ｎ＋型半導体領域の不純物拡散を抑制するためにｎ＋型半導体領域に接触するように形成されるｐ型半導体領域を、チャネル領域へ入り込まないように構成して、ｎ＋型半導体領域とチャネル領域がｐ型半導体領域を介さず直接接触するようにするものである。
【発明の効果】
【００２３】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００２４】
ＭＩＳＦＥＴを微細化しても、ソース領域あるいはドレイン領域からの電界がチャネル領域に与える影響を抑制でき、かつ、ｐ型半導体領域のチャネル領域への入り込みを防止することができる。以上のことから、ＭＩＳＦＥＴを微細化しても、しきい値低下に代表されるショートチャネル効果、チャネル領域における不純物分布のばらつきなどの素子特性の変動要因を軽減する効果が得られる。
【発明を実施するための最良の形態】
【００２５】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００２６】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００２７】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００２８】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２９】
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
【００３０】
（実施の形態１）
本実施の形態１における半導体装置を構成するＭＩＳＦＥＴについて図面を参照しながら説明する。図１は、本実施の形態１におけるＭＩＳＦＥＴの構造を示す断面図である。図１において、シリコン単結晶よりなる半導体基板ＰＳｕｂにはｐ型ウェルＰＷＬが形成されており、ｐ型ウェルＰＷＬ上にゲート絶縁膜ＧＯＸが形成されている。ゲート絶縁膜ＧＯＸ上には順次ポリシリコン膜ＰＳおよびコバルトシリサイド膜ＳＬが積層して形成され、このポリシリコン膜ＰＳとコバルトシリサイド膜ＳＬによってゲート電極Ｇが形成されている。ゲート電極Ｇを構成するコバルトシリサイド膜ＳＬは、ゲート電極Ｇの低抵抗化のために設けられているものである。
【００３１】
ゲート電極Ｇの両側の側面には酸化シリコン膜ＯＸが形成されており、この酸化シリコン膜ＯＸを介してゲート電極Ｇに接するように選択成長層ＳＥＰが形成されている。選択成長層ＳＥＰはシリコンから構成されており、ｐ型ウェルＰＷＬ上に形成されている。
【００３２】
そして、ゲート電極Ｇに整合するようにｎ＋型半導体領域（第１半導体領域）ＮＲ１が形成されており、このｎ＋型半導体領域ＮＲ１は選択成長層ＳＥＰにリン（Ｐ）や砒素（Ａｓ）などのｎ型不純物を導入することにより形成されている。ｎ＋型半導体領域ＮＲ１の外側（ゲート電極Ｇから離れている位置）には、ｎ＋型半導体領域（第２半導体領域）ＮＲ２が形成されている。ｎ＋型半導体領域ＮＲ２は、ｎ型不純物を選択成長層ＳＥＰおよび半導体基板ＰＳｕｂ（ｐ型ウェルＰＷＬ）に導入することにより形成されており、ｎ＋型半導体領域ＮＲ１よりも深い位置まで形成されている。ｎ＋型半導体領域ＮＲ２の表面には低抵抗化のためにコバルトシリサイド膜ＳＬが形成されている。このｎ＋型半導体領域ＮＲ１、ＮＲ２およびｎ＋型半導体領域ＮＲ２上に形成されたコバルトシリサイド膜ＳＬにより、ＭＩＳＦＥＴのソース領域あるいはドレイン領域が構成される。
【００３３】
さらに、ｎ＋型半導体領域ＮＲ１と接触し、かつ、ｎ＋型半導体領域ＮＲ１よりも深い位置にｐ型半導体領域（第３半導体領域）ＰＲが形成されている。ｐ型半導体領域ＰＲにはｎ＋型半導体領域ＮＲ１に導入されているｎ型不純物とは異なる導電型、すなわち、ホウ素（Ｂ）などのｐ型不純物が導入されている。このようにｐ型不純物を導入したｐ型半導体領域ＰＲをｎ＋型半導体領域ＮＲ１に接するように構成することで、ｎ＋型半導体領域ＮＲ１に導入されているｎ型不純物の拡散によるｎ＋型半導体領域ＮＲ１の広がりを抑制できる。すなわち、ｐ型半導体領域ＰＲは、ｎ＋型半導体領域ＮＲ１の広がりを抑制し、短チャネル効果を抑制するために設けられている領域であり、ポケット領域とも呼ばれる。
【００３４】
ゲート電極Ｇの側壁には酸化シリコン膜ＯＸを介して窒化シリコン膜ＮＩが形成されており、この窒化シリコン膜ＮＩはゲート電極Ｇの側壁から選択成長層ＳＥＰ上にわたって形成されている。そして、酸化シリコン膜ＯＸと窒化シリコン膜ＮＩを介したゲート電極Ｇの両側の側壁には、例えば、酸化シリコン膜から構成されるサイドウォールＳＷが形成されている。
【００３５】
本実施の形態１におけるＭＩＳＦＥＴは上記のように構成されており、以下に、本実施の形態１におけるＭＩＳＦＥＴの特徴的構成について説明する。まず、図１に示すように、本実施の形態１の特徴の１つは、ｐ型ウェルＰＷＬ上に選択成長層ＳＥＰが形成され、かつ、この選択成長層ＳＥＰにｎ＋型半導体領域ＮＲ１が形成されていることにある。これにより、選択成長層ＳＥＰは、ゲート絶縁膜ＧＯＸとｐ型ウェルＰＷＬとの界面近傍に形成されるチャネル領域ＣＨよりも上部に配置されるので、選択成長層ＳＥＰに形成されたｎ＋型半導体領域ＮＲ１もチャネル領域ＣＨよりも上部に配置される。したがって、ｎ＋型半導体領域ＮＲ１がチャネル領域ＣＨの中心（図１のＡ点）から直接見えない位置（ゲート電極Ｇによって遮られる位置）に配置されることになる。このため、ｎ＋型半導体領域ＮＲ１からの電界の影響がチャネル領域ＣＨに及ぶことを低減することができる。このように、チャネル領域ＣＨに対するｎ＋型半導体領域ＮＲ１からの電界の影響を低減できるので、ＭＩＳＦＥＴのしきい値変動などの素子特性の劣化を抑制することができる。
【００３６】
この構成は、ＭＩＳＦＥＴの微細化を図る点で有用な構成である。この点について説明する。発明が解決しようとする課題で説明した図２１のＭＩＳＦＥＴでは、チャネル領域ＣＨよりもｎ＋型半導体領域ＮＲ１が深く形成されている。つまり、図２１では、ｐ型ウェルＰＷＬ上に選択成長層が形成されていないので、ｎ＋型半導体領域ＮＲ１はｐ型ウェルＰＷＬ内に形成され、チャネル領域ＣＨよりも深い位置まで形成されている。このため、ｎ＋型半導体領域ＮＲ１はチャネル領域ＣＨから直接見える位置に配置されることになる。したがって、図２１に示すＭＩＳＦＥＴは、ｎ＋型半導体領域ＮＲ１からの電界の影響がチャネル領域ＣＨに及びやすくなる構造をしているということができる。
【００３７】
図２１に示すＭＩＳＦＥＴでは、素子特性を劣化させずにＭＩＳＦＥＴの微細化を図るために、ゲート長を縮小する場合、同時に、ｎ＋型半導体領域ＮＲ１の厚さを薄くしてｎ＋型半導体領域ＮＲ１の電界がチャネル領域ＣＨに与える影響を低減する必要がある。しかし、ｎ＋型半導体領域ＮＲ１は、例えば、イオン注入法を用いてｐ型ウェルＰＷＬにｎ型不純物を導入することにより形成される。イオン注入法では、ｎ＋型半導体領域ＮＲ１の厚さを薄く制御することは難しく、ｎ＋型半導体領域ＮＲ１の厚さを充分に薄くできない場合には、ｎ＋型半導体領域ＮＲ１の電界がチャネル領域ＣＨに与える影響が大きくなる。このため、ＭＩＳＦＥＴのしきい値電圧の低下に代表されるショートチャネル効果が顕在化し、素子特性の劣化を抑制しながらＭＩＳＦＥＴの微細化を図ることが困難になる。
【００３８】
これに対し、本実施の形態１におけるＭＩＳＦＥＴ（図１に示すＭＩＳＦＥＴ）では、ＭＩＳＦＥＴの微細化を図る場合、ｎ＋型半導体領域ＮＲ１の厚さを充分に薄くしなくても短チャネル効果を抑制できる。すなわち、ゲート電極Ｇのゲート長を短縮しても、ｎ＋型半導体領域ＮＲ１の厚さを充分に薄くする必要はない。ｎ＋型半導体領域ＮＲ１は、ｐ型ウェルＰＷＬ上に配置された選択成長層ＳＥＰ上に形成されているので、もともとチャネル領域の上部にｎ＋型半導体領域ＮＲ１が形成されているからである。つまり、チャネル領域の上にｎ＋型半導体領域ＮＲ１が形成されているので、ｎ＋型半導体領域ＮＲ１はゲート電極Ｇに遮られて直接チャネル領域からは見えない位置に配置されている。このため、ｎ＋型半導体領域ＮＲ１の電界がチャネル領域に与える影響を小さくできるのである。このｎ＋型半導体領域ＮＲ１がゲート電極Ｇ遮られて直接チャネル領域からは見えない位置に配置されている構成は、ゲート長を短縮しても変わらないことから、短チャネル効果を抑制するために、選択成長層ＳＥＰに形成されているｎ＋型半導体領域ＮＲ１の厚さを充分に薄くする必要はない。したがって、ｎ＋型半導体領域ＮＲ１の厚さは、選択成長層ＳＥＰの膜厚に依存し、ｎ＋型半導体領域ＮＲ１の厚さを容易に形成できる厚さになるように選択成長層ＳＥＰの膜厚を決定することができる。
【００３９】
なお、図１に示すように、ｎ＋型半導体領域ＮＲ１の外側に形成されているｎ＋型半導体領域ＮＲ２は、ｎ＋型半導体領域ＮＲ１よりも深く形成されている。すなわち、ｎ＋型半導体領域ＮＲ２は選択成長層ＳＥＰとｐ型ウェルＰＷＬにわたって形成され、ｎ＋型半導体領域ＮＲ２の底部は、チャネル領域よりも深い位置に配置されることになる。したがって、チャネル領域から見える位置にｎ＋型半導体領域ＮＲ２が配置されることになる。このため、ｎ＋型半導体領域ＮＲ２の電界がチャネル領域に与える影響が懸念される。しかし、本実施の形態１では、ｎ＋型半導体領域ＮＲ２とチャネル領域との間にｐ型半導体領域ＰＲが形成されている。このことから、ｎ＋型半導体領域ＮＲ２の電界がｐ型半導体領域ＰＲにより遮蔽される効果が得られるので、ｎ＋型半導体領域ＮＲ２の電界のチャネル領域に与える影響は軽微で問題はないのである。
【００４０】
以上のことから、本実施の形態１におけるＭＩＳＦＥＴは、しきい値低下に代表されるショートチャネル効果を抑制しながら、ＭＩＳＦＥＴの微細化を図るのに適した構造をしているといえる。
【００４１】
次に、本発明の特徴的構成の詳細について説明する。上述したように、ｐ型ウェルＰＷＬ上に選択成長層ＳＥＰを形成し、この選択成長層ＳＥＰにｎ＋型半導体領域ＮＲ１を形成することにより、チャネル領域から直接見えない位置にｎ＋型半導体領域ＮＲ１を形成することができる。これにより、ｎ＋型半導体領域ＮＲ１の電界がチャネル領域に与える影響を小さくできる点が本実施の形態１の特徴である。
【００４２】
図１に示すように、ｐ型ウェルＰＷＬ上には、ゲート絶縁膜ＧＯＸを介してゲート電極Ｇが形成されており、ゲート電極Ｇの側壁に酸化シリコン膜ＯＸが形成されている。さらに、ｐ型ウェルＰＷＬ上には、選択成長層ＳＥＰが形成され、この選択成長層ＳＥＰは酸化シリコン膜ＯＸを介してゲート電極Ｇに隣接するように配置されている。この選択成長層ＳＥＰにｎ＋型半導体領域ＮＲ１が形成されている。
【００４３】
これにより、ｎ＋型半導体領域ＮＲ１がゲート絶縁膜ＧＯＸの底部（図１のＡ点）から直接見えない選択成長層ＳＥＰに形成されるため、ＭＩＳＦＥＴを微細化しても、ゲート絶縁膜ＧＯＸの底部（図１のＡ点）に対するｎ＋型半導体領域ＮＲ１からの電界の影響を低減でき、素子特性を劣化させずにＭＩＳＦＥＴの微細化を図ることができる。
【００４４】
さらに、本実施の形態１では、上述した構成と関連する別の特徴的構成も有しており、この点についても説明する。図１に示すように、ｎ＋型半導体領域ＮＲ１に接触し、かつ、ｎ＋型半導体領域ＮＲ１よりも深い位置にｐ型半導体領域ＰＲが形成されている。このｐ型半導体領域ＰＲは、ｎ＋型半導体領域ＮＲ１に導入されているｎ型不純物の拡散によってｎ＋型半導体領域ＮＲ１広がることを抑制する機能を有している。したがって、このｐ型半導体領域ＰＲを設けることにより、ｎ＋型半導体領域ＮＲ１の広がりによるしきい値電圧変動などを抑制することができる。
【００４５】
また、本実施の形態１では、図１に示すように、ｐ型半導体領域ＰＲがチャネル領域ＣＨに入り込まないように形成している。つまり、ｐ型半導体領域ＰＲがチャネル領域ＣＨまで入り込んでいる場合には、ｎ＋型半導体領域ＮＲ１とチャネル領域ＣＨとはｐ型半導体領域ＰＲを介して接続されることになるが、本実施の形態１のように、ｐ型半導体領域ＰＲがチャネル領域ＣＨに入り込まないように形成する場合には、ｎ＋型半導体領域ＮＲ１とチャネル領域ＣＨとはｐ型半導体領域ＰＲを介さず直接接触することになる。
【００４６】
本実施の形態１の特徴の１つは、ｐ型半導体領域ＰＲがチャネル領域ＣＨに入り込まないように形成する点にある。これにより、ｐ型半導体領域ＰＲに導入されているｐ型不純物において不純物分布にばらつきが生じても、チャネル領域ＣＨにｐ型半導体領域ＰＲが入り込んでいないため、しきい値電圧などの素子特性にばらつきが生じてしまうことを抑制できる。つまり、個々のＭＩＳＦＥＴの素子特性がばらつくことを抑制できる。
【００４７】
以上のことから、本実施の形態１によれば、ＭＩＳＦＥＴを微細化しても、しきい値低下に代表されるショートチャネル効果、チャネル領域における不純物分布のばらつきなどの素子特性の変動要因を軽減する効果が得られる。
【００４８】
次に、本実施の形態１におけるＭＩＳＦＥＴの構造が、従来のＭＩＳＦＥＴの構造よりも素子特性を劣化させずに微細化できることを、モデル化した構造の数値計算（シミュレーション）により定量的に示す。
【００４９】
図２〜図４はモデル化した構造を示す模式図である。図２は、本実施の形態１におけるＭＩＳＦＥＴ構造を模式化した構造を示している。図２において、ウェル電極ＰＷＬＥ上にシリコン層Ｓｉが３０ｎｍ積層されており、このシリコン層Ｓｉ上にゲート絶縁膜ＧＯＸを介してゲート電極Ｇが形成されている。ゲート電極Ｇの側壁には酸化シリコン膜ＯＸを介してソース電極ＳＥあるいはドレイン電極ＤＥが形成されているとしている。ソース電極ＳＥおよびドレイン電極ＤＥは、本実施の形態１でのｎ＋型半導体領域ＮＲ１（図１参照）に対応している。ゲート絶縁膜ＧＯＸとシリコン層Ｓｉとの界面がチャネル領域であり、このチャネル領域の中央部をＡ点で示している。したがって、チャネル領域よりも上部にソース電極ＳＥあるいはドレイン電極ＤＥが形成された構造となっており、本実施の形態１のＭＩＳＦＥＴがモデル化されていることがわかる。なお、各領域の寸法については、図２に示すとおりであるが、これは単なる一例にすぎない。ここでゲート電極Ｇのゲート長をＸとしている。この図２に示す構造を構造１とする。
【００５０】
次に、図３は、従来のＭＩＳＦＥＴ構造を模式化した構造を示しており、図２１に対応している。図３に示すように、チャネル領域の中央部がＡ点で示されており、このＡ点を含むチャネル領域（ゲート絶縁膜ＧＯＸとシリコン層Ｓｉとの界面）よりも深い位置まで、ソース電極ＳＥおよびドレイン電極ＤＥが形成されていることがわかる。このソース電極ＳＥおよびドレイン電極ＤＥが図２１に示すｎ＋型半導体領域ＮＲ１に対応している。各領域の寸法については、図３に示すとおりであるが、これは単なる一例にすぎない。ここでゲート電極Ｇのゲート長をＸとしている。この図３に示す構造を構造２とする。
【００５１】
続いて、図４は、従来のＭＩＳＦＥＴ構造を模式化した構造を示しており、図２２〜図２４に対応したフィン構造のＭＩＳＦＥＴを模式化したものである。各領域の寸法については、図４に示すとおりであるが、これは単なる一例にすぎない。ここでゲート電極Ｇのゲート長をＸとしている。この図４に示す構造を構造３とする。
【００５２】
以上のように、図２〜図４に示す構造１〜構造３を用いてゲート電極Ｇのゲート長Ｘ（ｎｍ）とチャネル領域に形成されているＡ点でのゲート電極Ｇの寄与率（％）との関係を求めた結果を図５に示す。図５は、構造１〜構造３におけるゲート長ＸとＡ点でのゲート電極Ｇの寄与率との関係を示すグラフである。ここで、Ａ点でのゲート電極Ｇの寄与率とは、例えば、ゲート電極Ｇに０Ｖから１Ｖを印加するように所定の電圧変化を与えた場合、チャネル領域であるＡ点において、どれだけ電圧変化が生じるかを示したものである。例えば、ゲート電極Ｇの電圧変化と同じだけＡ点で電圧変化する場合は、Ａ点でのゲート電極Ｇの寄与率が１００％であり、Ａ点においてゲート電極Ｇに与えられた電圧変化よりも少ない電圧変化しかしないと寄与率は低下する。すなわち、Ａ点でのゲート電極Ｇの寄与率は、ゲート電極Ｇに印加した電圧変化に対応して、どれだけＡ点で電圧変化が生じるかを示したものであり、Ａ点でのゲート電極Ｇの寄与率が大きいほど素子特性がよいとされる。つまり、Ａ点でのゲート電極Ｇの寄与率は素子特性の良否を判断する目安となるものである。
【００５３】
図５において、横軸はゲート長Ｘ（ｎｍ）を示しており、縦軸はＡ点に対するゲート電極Ｇの寄与率（％）を示したものである。まず、図５を用いて、本実施の形態１の構造を示す構造１と従来の構造を示す構造２とを比較してみる。構造１と構造２とは、ゲート長Ｘが８０ｎｍ〜１００ｎｍである場合、寄与率８３％程度で同等となっている。ＭＩＳＦＥＴの微細化を進めてゲート長Ｘが８０ｎｍ〜２０ｎｍ程度になるにつれて構造１および構造２とも寄与率が低下するが、構造１の寄与率の低下のほうが構造２の寄与率の低下よりも緩やかであることがわかる。つまり、本実施の形態１の構造を模式化した構造１の場合のほうがゲート長Ｘを小さくしても寄与率が高いことがわかる。したがって、構造１と構造２を比較した場合、構造１のほうが素子特性を劣化させることなく、ＭＩＳＦＥＴの微細化を図ることができることがわかる。
【００５４】
次に、本実施の形態１の構造を示す構造１と従来のフィン構造を示す構造３とを比較してみる。図５に示すように、構造３は、ゲート長Ｘが５０ｎｍ〜１００ｎｍにおいて、９０％以上の寄与率をえることができる。しかし、ゲート長Ｘが５０ｎｍ以下の領域では、寄与率が急激に低下し、ゲート長３１ｎｍを切った段階で寄与率が本実施の形態１の構造を示す構造１の寄与率を下回ることになる。したがって、微細化が進んだ状態では、フィン構造の構造３よりも本実施の形態１の構造を示す構造１のほうが素子特性の劣化が抑制されることがわかる。また、構造３は一見、ゲート長Ｘが３１ｎｍ以上で構造１よりも優位であるように思われるが、必ずしもそうとは限らない。すなわち、ゲート長Ｘが３１ｎｍ以上であっても構造３はゲート長Ｘの変化に対する寄与率の変化が急峻であり、ゲート長Ｘの変動（素子の寸法変動）に対して、素子特性の変化が起きやすい。図５を見てわかるように、ゲート長Ｘの変化に対して寄与率の変化が最も少ないのは構造１であり、ゲート長Ｘの範囲が３１ｎｍ〜５０ｎｍの範囲であっても、素子寸法のゆらぎに対する特性変動の抑制を重視するのであれば、構造１が有利といえる。以上のことから、ゲート長Ｘの微細化に伴う素子特性の劣化を最も抑制できるのは構造１であることがわかる。さらに、ゲート長Ｘの変化に対する寄与率の変化も少ないのも構造１であり、ゲート長Ｘのばらつきにともなう素子特性のばらつきを抑制できるのも構造１であることがわかる。
【００５５】
次に、本実施の形態１におけるＭＩＳＦＥＴの製造方法について図面を参照しながら説明する。
【００５６】
まず、図６に示すように、ホウ素（Ｂ）などのｐ型不純物を導入したシリコン単結晶よりなる半導体基板ＰＳｕｂを用意する。このとき、半導体基板ＰＳｕｂは、略円盤形状をした半導体ウェハの状態になっている。そして、半導体基板ＰＳｕｂのＭＩＳＦＥＴ形成領域に素子間を分離する素子分離領域（図示せず）を形成する。素子分離領域は、素子が互いに干渉しないようにするために設けられる。この素子分離領域は、例えばＬＯＣＯＳ（local Oxidation of silicon）法やＳＴＩ（shallow trench isolation）法を用いて形成することができる。例えば、ＳＴＩ法では、以下のようにして素子分離領域を形成している。すなわち、半導体基板ＰＳｕｂにフォトリソグラフィ技術およびエッチング技術を使用して素子分離溝を形成する。そして、素子分離溝を埋め込むように半導体基板ＰＳｕｂ上に酸化シリコン膜を形成し、その後、化学的機械的研磨法（ＣＭＰ；chemical mechanical polishing）により、半導体基板ＰＳｕｂ上に形成された不要な酸化シリコン膜を除去する。これにより、素子分離溝内にだけ酸化シリコン膜を埋め込んだ素子分離領域を形成することができる。
【００５７】
次に、素子分離領域で分離された活性領域に不純物を導入してｐ型ウェルＰＷＬを形成する。ｐ型ウェルＰＷＬは、例えばホウ素などのｐ型不純物をイオン注入法により半導体基板ＰＳｕｂに導入することで形成される。
【００５８】
続いて、ｐ型ウェルＰＷＬの表面領域にチャネル形成用の半導体領域（図示せず）を形成する。このチャネル形成用の半導体領域は、チャネルを形成するしきい値電圧を調整するために形成される。
【００５９】
次に、半導体基板ＰＳｕｂ上にゲート絶縁膜ＧＯＸを形成する。ゲート絶縁膜ＧＯＸは、例えば、酸化シリコン膜から形成され、例えば熱酸化法を使用して形成することができる。ただし、ゲート絶縁膜ＧＯＸは、酸化シリコン膜に限定されるものではなく種々変更可能であり、例えば、ゲート絶縁膜ＧＯＸを酸窒化シリコン膜（ＳｉＯＮ）としてもよい。すなわち、ゲート絶縁膜ＧＯＸと半導体基板ＰＳｕｂとの界面に窒素を偏析させる構造としてもよい。酸窒化シリコン膜は、酸化シリコン膜に比べて膜中における界面準位の発生を抑制したり、電子トラップを低減する効果が高い。したがって、ゲート絶縁膜ＧＯＸのホットキャリア耐性を向上でき、絶縁耐性を向上させることができる。また、酸窒化シリコン膜は、酸化シリコン膜に比べて不純物が貫通しにくい。このため、ゲート絶縁膜ＧＯＸに酸窒化シリコン膜を用いることにより、ゲート電極中の不純物が半導体基板ＰＳｕｂ側に拡散することに起因するしきい値電圧の変動を抑制することができる。酸窒化シリコン膜を形成するのは、例えば、半導体基板ＰＳｕｂをＮＯ、ＮＯ２またはＮＨ３といった窒素を含む雰囲気中で熱処理すればよい。また、半導体基板ＰＳｕｂの表面に酸化シリコン膜からなるゲート絶縁膜ＧＯＸを形成した後、窒素を含む雰囲気中で半導体基板ＰＳｕｂを熱処理し、ゲート絶縁膜ＧＯＸと半導体基板ＰＳｕｂとの界面に窒素を偏析させることによっても同様の効果を得ることができる。
【００６０】
続いて、ゲート絶縁膜ＧＯＸ上にポリシリコン膜ＰＳを形成する。ポリシリコン膜ＰＳは、例えば、ＣＶＤ法を使用して形成することができる。その後、フォトリソグラフィ技術およびイオン注入法を使用して、ＭＩＳＦＥＴ形成領域に形成されているポリシリコン膜ＰＳ中にリンや砒素などのｎ型不純物を導入する。そして、ポリシリコン膜ＰＳ上に酸化シリコン膜ＣＡＰを形成する。酸化シリコン膜ＣＡＰも、例えば、ＣＶＤ法を使用して形成することができる。
【００６１】
次に、パターニングしたレジスト膜をマスクにしたエッチングによりポリシリコン膜ＰＳおよび酸化シリコン膜ＣＡＰを加工して、ＭＩＳＦＥＴ形成領域にポリシリコン膜ＰＳよりなるゲート電極Ｇを形成する。
【００６２】
続いて、図７に示すように、ゲート電極Ｇを覆う半導体基板ＰＳｕｂ上に酸化シリコン膜ＯＸを形成する。ここで、ゲート電極Ｇの上部に形成されている酸化シリコン膜ＣＡＰと酸化シリコン膜ＯＸとを合わせて酸化シリコン膜ＯＸとしている。
【００６３】
そして、図８に示すように、半導体基板ＰＳｕｂに対して異方性エッチングを施すことにより、ゲート電極Ｇの表面にだけ酸化シリコン膜ＯＸを残し、それ以外の領域に形成されている酸化シリコン膜ＯＸを除去する。
【００６４】
次に、図９に示すように、選択成長法によりｐ型ウェルＰＷＬの露出している領域にシリコンよりなる選択成長層ＳＥＰを形成する。これにより、酸化シリコン膜ＯＸを介したゲート電極Ｇに隣接する領域に選択成長層ＳＥＰが形成される。このように選択成長層ＳＥＰを形成することにより、ゲート絶縁膜ＧＯＸとｐ型ウェルＰＷＬの界面に形成されるチャネル領域よりも上部に選択成長層ＳＥＰを形成することができる。
【００６５】
続いて、図１０に示すように、ゲート電極Ｇ上を含む半導体基板ＰＳｕｂ上に窒化シリコン膜ＮＩを形成する。窒化シリコン膜ＮＩは、例えば、ＣＶＤ法を使用することにより形成することができる。
【００６６】
その後、図１１に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、ゲート電極Ｇに整合してｎ＋型半導体領域ＮＲ１およびｐ型半導体領域ＰＲを形成する。ｎ＋型半導体領域ＮＲ１は基本的に、選択成長層ＳＥＰにリンや砒素などのｎ型不純物を導入することにより、選択成長層ＳＥＰ内に形成される。このように、ｐ型ウェルＰＷＬ上に選択成長層ＳＥＰを形成し、この選択成長層ＳＥＰにｎ＋型半導体領域ＮＲ１を形成することにより、チャネル領域から直接見えない位置にｎ＋型半導体領域ＮＲ１を形成することができる。これにより、ｎ＋型半導体領域ＮＲ１の電界がチャネル領域に与える影響を小さくできる効果が得られる。
【００６７】
また、ｐ型半導体領域ＰＲは、ｎ＋型半導体領域ＮＲ１に接触し、かつ、ｎ＋型半導体領域ＮＲ１よりも深い位置に形成する。このとき、ｐ型半導体領域ＰＲがチャネル領域に入り込まないように形成する（図１参照）。これにより、ｐ型半導体領域ＰＲに導入されているｐ型不純物において不純物分布にばらつきが生じても、チャネル領域にｐ型半導体領域ＰＲが入り込んでいないため、しきい値電圧などの素子特性にばらつきが生じてしまうことを抑制できる。つまり、個々のＭＩＳＦＥＴの素子特性がばらつくことを抑制できる。
【００６８】
次に、図１２に示すように、半導体基板ＰＳｕｂ上に酸化シリコン膜ＯＸ２を形成する。酸化シリコン膜ＯＸ２は、例えば、ＣＶＤ法を使用して形成することができる。そして、図１３に示すように、酸化シリコン膜ＯＸ２、窒化シリコン膜ＮＩおよび酸化シリコン膜ＯＸを異方性エッチングすることにより、サイドウォールＳＷをゲート電極Ｇの側壁に形成する。
【００６９】
続いて、図１４に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、ＭＩＳＦＥＴ形成領域にサイドウォールＳＷに整合したｎ＋型半導体領域ＮＲ２を形成する。このｎ＋型半導体領域ＮＲ２は、選択成長層ＳＥＰおよびｐ型ウェルＰＷＬ内にリンや砒素などのｎ型不純物を導入することにより形成することができ、先程形成したｎ＋型半導体領域ＮＲ１よりも深く形成される。このｎ＋型半導体領域ＮＲ２とｎ＋型半導体領域ＮＲ１によりソース領域あるいはドレイン領域が形成される。このようにして、ｎ＋型半導体領域ＮＲ２を形成した後、１０００℃程度の熱処理を行なう。これにより、導入した不純物の活性化が行なわれる。
【００７０】
その後、半導体基板ＰＳｕｂ上にコバルト膜を形成する。このとき、ゲート電極Ｇに直接接するようにコバルト膜が形成される。同様に、ｎ＋型半導体領域ＮＲ２にもコバルト膜が直接接する。
【００７１】
コバルト膜は、例えば、スパッタリング法を使用して形成することができる。そして、図１５に示すように、コバルト膜を形成した後、熱処理を施すことにより、ゲート電極Ｇを構成するポリシリコン膜ＰＳとコバルト膜を反応させて、コバルトシリサイド膜ＳＬを形成する。これにより、ゲート電極Ｇはポリシリコン膜ＰＳとコバルトシリサイド膜ＳＬの積層構造となる。コバルトシリサイド膜ＳＬは、ゲート電極Ｇの低抵抗化のために形成される。同様に、上述した熱処理により、ｎ＋型半導体領域ＮＲ２の表面においてもシリコンとコバルト膜が反応してコバルトシリサイド膜ＳＬが形成される。このため、ｎ＋型半導体領域ＮＲ２においても低抵抗化を図ることができる。
【００７２】
そして、未反応のコバルト膜は、半導体基板ＰＳｕｂ上から除去される。なお、本実施の形態１では、コバルトシリサイド膜ＳＬを形成するように構成しているが、例えば、コバルトシリサイド膜に代えてニッケルシリサイド膜やチタンシリサイド膜を形成するようにしてもよい。
【００７３】
次に、図１６に示すように、半導体基板ＰＳｕｂの主面上に層間絶縁膜となる酸化シリコン膜ＩＬを形成する。この酸化シリコン膜ＩＬは、例えばＴＥＯＳ（tetra ethyl ortho silicate）を原料としたＣＶＤ法を使用して形成することができる。その後、酸化シリコン膜ＩＬの表面を、例えばＣＭＰ（Chemical  Mechanical  Polishing）法を使用して平坦化する。
【００７４】
続いて、フォトリソグラフィ技術およびエッチング技術を使用して、酸化シリコン膜ＩＬにコンタクトホールＣＮＴを形成する。そして、コンタクトホールＣＮＴの底面および内壁を含む酸化シリコン膜ＩＬ上にチタン／窒化チタン膜を形成する。チタン／窒化チタン膜は、チタン膜と窒化チタン膜の積層膜から構成され、例えばスパッタリング法を使用することにより形成することができる。このチタン／窒化チタン膜は、例えば、後の工程で埋め込む膜の材料であるタングステンがシリコン中へ拡散するのを防止する、いわゆるバリア性を有する。
【００７５】
続いて、コンタクトホールＣＮＴを埋め込むように、半導体基板ＰＳｕｂの主面の全面にタングステン膜を形成する。このタングステン膜は、例えばＣＶＤ法を使用して形成することができる。そして、酸化シリコン膜上に形成された不要なチタン／窒化チタン膜およびタングステン膜を例えばＣＭＰ法を除去することにより、プラグＰＬＧを形成することができる。
【００７６】
次に、酸化シリコン膜ＩＬおよびプラグＰＬＧ上にチタン／窒化チタン膜、銅を含有するアルミニウム膜、チタン／窒化チタン膜を順次、形成する。これらの膜は、例えばスパッタリング法を使用することにより形成することができる。続いて、フォトリソグラフィ技術およびエッチング技術を使用することにより、これらの膜のパターニングを行い、配線Ｌ１を形成する。さらに、配線の上層に配線を形成するが、ここでの説明は省略する。このようにして、本実施の形態１におけるＭＩＳＦＥＴ（半導体装置）を形成することができる。
【００７７】
本実施の形態１によれば、ソース領域あるいはドレイン領域を構成する不純物拡散領域であって、ゲート電極Ｇに整合して形成されたｎ＋型半導体領域ＮＲ１をＭＩＳＦＥＴのチャネル領域よりも上部に形成することができる。さらに、ｎ＋型半導体領域ＮＲ１の不純物拡散を抑制するためにｎ＋型半導体領域ＮＲ１に接触するように形成されるｐ型半導体領域ＰＲを、チャネル領域へ入り込まないように構成して、ｎ＋型半導体領域ＮＲ１とチャネル領域がｐ型半導体領域ＰＲを介さず直接接触するように構成することができる。
【００７８】
これにより、ＭＩＳＦＥＴを微細化しても、ソース領域あるいはドレイン領域からの電界がチャネル領域に与える影響を抑制でき、かつ、ｐ型半導体領域ＰＲのチャネル領域への入り込みを防止することができる。以上のことから、ＭＩＳＦＥＴを微細化しても、しきい値低下に代表されるショートチャネル効果、チャネル領域における不純物分布のばらつきなどの素子特性の変動要因を軽減する効果が得られる。
【００７９】
本実施の形態１では、ＭＩＳＦＥＴのうちｎチャネル型ＭＩＳＦＥＴを例にあげて説明したが、これに限らず、ｐチャネル型ＭＩＳＦＥＴにも適用することができる。
【００８０】
（実施の形態２）
図１７は、本実施の形態２におけるＭＩＳＦＥＴ（ｎチャネル型ＭＩＳＦＥＴ）の構成を示す断面図である。なお、図１７では、図１のゲート電極Ｇの直下（チャネル領域ＣＨ）の周辺構造を拡大して示しており、それ以外の構造は前述の実施の形態１と同様である。
【００８１】
図１７に示すように、ｎ＋型半導体領域ＮＲ１は、選択成長層ＳＥＰよりも深い位置までｎ＋型半導体領域ＮＲ１が形成されている。具体的に、ｎ＋型半導体領域ＮＲ１の底部（図１７のＢ点）は、チャネル領域ＣＨの底部と同等の深さまで形成されている。すなわち、基本的には選択成長層ＳＥＰ内にｎ＋型半導体領域ＮＲ１を形成するが、ｎ＋型半導体領域ＮＲ１の最も深い場所がｐ型ウェルＰＷＬ（半導体基板）に存在し、この場所の深さがｐ型ウェルＰＷＬ内のチャネル領域ＣＨの底部と同等の深さになっている。なお、チャネル領域ＣＨの厚みは、例えば、数ｎｍ程度になっている。
【００８２】
本実施の形態２では、このような構成をとることによって、軽度のショートチャネル効果が発生するが、前述の実施の形態１と比較して、ゲート電極Ｇの端部の寄生抵抗を下げることが可能となり、ＭＩＳＦＥＴの駆動電流を大きくすることができる。
【００８３】
（実施の形態３）
前記実施の形態１では、ゲート電極Ｇをポリシリコン膜ＰＳから構成する例について説明したが、本実施の形態２では、ゲート電極Ｇを金属膜から構成する例について説明する。
【００８４】
図１８は、本実施の形態３におけるＭＩＳＦＥＴ（ｎチャネル型ＭＩＳＦＥＴ）の構成を示す断面図である。図１８に示す本実施の形態３におけるＭＩＳＦＥＴと図１に示す前記実施の形態１におけるＭＩＳＦＥＴとはほぼ同様の構成をしており、異なる部分について説明する。図１８において、図１と異なる点は、ゲート電極Ｇの材料としてポリシリコン膜の代わりに金属膜ＭＴＬを使用している点である。金属膜ＭＴＬを使用することにより、ゲート電極Ｇの低抵抗化を図ることができる。さらに、ゲート電極Ｇをポリシリコン膜から形成する場合、ポリシリコン膜には不純物が導入されるが、この不純物がゲート絶縁膜ＧＯＸを突き抜けてチャネル領域に達することが生じうる。すると、チャネル領域の不純物濃度が変化してしきい値変動が生じるおそれがある。特に、ｐチャネル型ＭＩＳＦＥＴでは、ゲート電極Ｇにホウ素を導入するが、このホウ素はゲート絶縁膜ＧＯＸを突き抜けて拡散しやすい。
【００８５】
これに対し、本実施の形態３では、ゲート電極Ｇの材料として金属膜ＭＴＬを使用している。金属膜ＭＴＬには不純物を導入することはないので、上述した問題が生じない利点がある。なお、上述したように、金属膜ＭＴＬをゲート電極Ｇに使用することで、低抵抗化を図ることができるが、特に、ゲート電極Ｇに金属膜ＭＴＬを使用することにより、ＭＩＳＦＥＴを微細化（ゲート電極Ｇの細線化）による高抵抗化を低減できる効果が得られる。
【００８６】
ここで、ｎチャネル型ＭＩＳＦＥＴでは、ゲート電極材料の仕事関数がシリコンの伝導帯近傍の値を有していると、ｎチャネル型ＭＩＳＦＥＴのしきい値電圧を下げることができる。このことから、本実施の形態２では、例えば、シリコンの伝導帯近傍の値を仕事関数値として有するタンタル膜をゲート電極Ｇに使用している。なお、ｎチャネル型ＭＩＳＦＥＴのゲート電極材料として、タンタル膜を使用しているが、これに限定されることはなく、シリコンの伝導帯近傍の値を仕事関数値として有する他の金属膜を使用することもできる。例えば、ハフニウム膜などを使用してもよい。
【００８７】
なお、本実施の形態３では、ｎチャネル型ＭＩＳＦＥＴについて金属膜ＭＴＬを使用する例を説明しているが、ｐチャネル型ＭＩＳＦＥＴについても金属膜ＭＴＬを使用することもできる。
【００８８】
ｐチャネル型ＭＩＳＦＥＴでは、ゲート電極材料の仕事関数がシリコンの価電子帯近傍の値を有していると、ｐチャネル型ＭＩＳＦＥＴのしきい値電圧を下げることができる。このことから、本実施の形態３では、例えば、シリコンの価電子帯近傍の値を仕事関数値として有するプラチナ膜をゲート電極Ｇに使用している。なお、ｐチャネル型ＭＩＳＦＥＴのゲート電極材料として、プラチナ膜を使用しているが、これに限定されることはなく、シリコンの価電子帯近傍の値を仕事関数値として有する他の金属膜を使用することもできる。例えば、酸化ルテニウムやルテニウムなどを使用してもよい。
【００８９】
その他の構成は前記実施の形態１と同様であるため、本実施の形態３でも前記実施の形態１と同様の効果を得ることができる。
【００９０】
（実施の形態４）
前記実施の形態１では、ゲート絶縁膜ＧＯＸとして酸化シリコン膜を使用する例について説明したが、本実施の形態４では、ゲート絶縁膜ＧＯＸとして酸化シリコン膜よりも誘電率が高い高誘電率膜を使用する例について説明する。
【００９１】
図１９は、本実施の形態４におけるＭＩＳＦＥＴ（ｎチャネル型ＭＩＳＦＥＴ）の構成を示す断面図である。図１９に示す本実施の形態４におけるＭＩＳＦＥＴと図１に示す前記実施の形態１におけるＭＩＳＦＥＴとはほぼ同様の構成をしており、異なる部分について説明する。図１９において、図１と異なる点は、ゲート絶縁膜ＨＫの材料として酸化シリコン膜の代わりに高誘電率膜を使用している点である。
【００９２】
従来、絶縁耐性が高い、シリコン−酸化シリコン界面の電気的・物性的安定性などが優れているとの観点から、ゲート絶縁膜として酸化シリコン膜が使用されている。しかし、素子の微細化に伴い、ゲート絶縁膜の膜厚について、極薄化が要求されるようになってきている。このように薄い酸化シリコン膜をゲート絶縁膜として使用すると、ＭＩＳＦＥＴのチャネルを流れる電子が酸化シリコン膜によって形成される障壁をトンネルしてゲート電極に流れる、いわゆるトンネル電流が発生してしまう。
【００９３】
そこで、酸化シリコン膜より誘電率の高い材料を使用することにより、容量が同じでも物理的膜厚を増加させることができる高誘電体膜が使用されるようになってきている。高誘電体膜によれば、容量を同じにしても物理的膜厚を増加させることができるので、リーク電流を低減することができる。
【００９４】
例えば、高誘電体膜として、ハフニウム酸化物の一つである酸化ハフニウム膜（ＨｆＯ２膜）が使用されるが、酸化ハフニウム膜に変えて、ハフニウムアルミネート膜、ＨｆＯＮ膜（ハフニウムオキシナイトライド膜）、ＨｆＳｉＯ膜（ハフニウムシリケート膜）、ＨｆＳｉＯＮ膜（ハフニウムシリコンオキシナイトライド膜）、ＨｆＡｌＯ膜のような他のハフニウム系絶縁膜を使用することもできる。さらに、これらのハフニウム系絶縁膜に酸化タンタル、酸化ニオブ、酸化チタン、酸化ジルコニウム、酸化ランタン、酸化イットリウムなどの酸化物を導入したハフニウム系絶縁膜を使用することもできる。ハフニウム系絶縁膜は、酸化ハフニウム膜と同様、酸化シリコン膜や酸窒化シリコン膜より誘電率が高いので、酸化ハフニウム膜を用いた場合と同様の効果が得られる。
【００９５】
その他の構成は前記実施の形態１と同様であるため、本実施の形態４でも前記実施の形態１と同様の効果を得ることができる。
【００９６】
（実施の形態５）
前記実施の形態１では、ＳＯＩ（Silicon On Insulator）基板にＭＩＳＦＥＴ（ｎチャネル型ＭＩＳＦＥＴ）を形成する例について説明する。
【００９７】
図２０は、ＳＯＩ基板に本実施の形態５におけるＭＩＳＦＥＴを形成したものであり、本実施の形態５におけるＭＩＳＦＥＴは、ＳＯＩ基板上に形成する以外は、図１に示す前記実施の形態１におけるＭＩＳＦＥＴと同様の構成をしている。図２０に示すように、ＳＯＩ基板では、半導体基板ＰＳｕｂには酸化シリコン膜よりなる埋め込み層ＢＯＸが形成されており、この埋め込み層ＢＯＸ上にシリコン層が形成されている。シリコン層には前記実施の形態１と同様の構成を有するＭＩＳＦＥＴが形成されている。
【００９８】
ＳＯＩ基板とは、絶縁体上に形成したシリコン単結晶を有する基板をいい、ＳＩＭＯＸ（Silicon Implanted Oxide）と呼ばれるＳＯＩ基板や貼り合せ基板と呼ばれるＳＯＩ基板がある。ＳＩＭＯＸと呼ばれるＳＯＩ基板は、シリコンよりなる半導体基板に酸素を高エネルギー（〜１８０Ｋｅｖ）および高濃度でイオン注入した後、高温熱処理することにより、半導体基板の内部に埋め込み酸化膜を形成した基板である。貼り合せ基板と呼ばれるＳＯＩ基板は、表面に酸化シリコン膜を形成したシリコンよりなる半導体基板と、もう１枚のシリコンよりなる基板を、酸化シリコン膜を介して熱圧着した後、片側の基板を途中まで研削・除去して作られた酸化シリコン膜上にシリコン単結晶層を有する基板である。ＭＩＳＦＥＴをＳＯＩ基板上に形成することで、完全に素子分離することができ、また、ソース領域あるいはドレイン領域の容量を低減することができるため、集積密度や動作速度の向上、高耐圧化やラッチアップフリー化を実現できる利点がある。
【００９９】
その他の構成は前記実施の形態１と同様であるため、本実施の形態５でも前記実施の形態１と同様の効果を得ることができる。
【０１００】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【０１０１】
本発明は、半導体装置を製造する製造業に幅広く利用することができる。
【図面の簡単な説明】
【０１０２】
【図１】本発明の実施の形態１における半導体装置を示す断面図である。
【図２】実施の形態１における半導体装置をモデル化した構造を示す模式図である。
【図３】従来の半導体装置をモデル化した構造を示す模式図である。
【図４】従来のフィン構造の半導体装置をモデル化した構造を示す模式図である。
【図５】図２〜図４に示すモデル化した構造において、ゲート長と寄与率との関係を示すグラフである。
【図６】実施の形態１における半導体装置の製造工程を示す断面図である。
【図７】図６に続く半導体装置の製造工程を示す断面図である。
【図８】図７に続く半導体装置の製造工程を示す断面図である。
【図９】図８に続く半導体装置の製造工程を示す断面図である。
【図１０】図９に続く半導体装置の製造工程を示す断面図である。
【図１１】図１０に続く半導体装置の製造工程を示す断面図である。
【図１２】図１１に続く半導体装置の製造工程を示す断面図である。
【図１３】図１２に続く半導体装置の製造工程を示す断面図である。
【図１４】図１３に続く半導体装置の製造工程を示す断面図である。
【図１５】図１４に続く半導体装置の製造工程を示す断面図である。
【図１６】図１５に続く半導体装置の製造工程を示す断面図である。
【図１７】実施の形態２における半導体装置を示す断面図である。
【図１８】実施の形態３における半導体装置を示す断面図である。
【図１９】実施の形態４における半導体装置を示す断面図である。
【図２０】実施の形態５における半導体装置を示す断面図である。
【図２１】本発明者が検討した半導体装置を示す断面図である。
【図２２】本発明者が検討したフィン構造のＭＩＳＦＥＴを示す外観図である。
【図２３】本発明者が検討したフィン構造のＭＩＳＦＥＴを示す上面図である。
【図２４】本発明者が検討したフィン構造のＭＩＳＦＥＴの一部を示す図である。
【符号の説明】
【０１０３】
ＢＯＸ  埋め込み層
ＣＡＰ  酸化シリコン膜
ＣＨ  チャネル領域
ＣＮＴ  コンタクトホール
ＤＥ  ドレイン電極
ＤＲ  ドレイン領域
Ｇ  ゲート電極
ＧＯＸ  ゲート絶縁膜
ＨＫ  ゲート絶縁膜
Ｉ  絶縁層
ＩＬ  酸化シリコン膜
Ｌ  ゲート長
Ｌ１  配線
ＭＴＬ  金属膜
ＮＩ  窒化シリコン膜
ＮＲ１  ｎ＋型半導体領域
ＮＲ２  ｎ＋型半導体領域
ＯＸ  酸化シリコン膜
ＯＸ２  酸化シリコン膜
ＳＥ  ソース電極
ＳＥＰ  選択成長層
Ｓｉ  シリコン層
ＳＬ  コバルトシリサイド膜
ＳＲ  ソース領域
ＳＷ  サイドウォール
ｔ  厚み
ＰＬＧ  プラグ
ＰＳｕｂ  半導体基板
ＰＲ  ｐ型半導体領域
ＰＳ  ポリシリコン膜
ＰＷＬ  ｐ型ウェル
ＰＷＬＥ  ウェル電極
Ｘ  ゲート長
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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