(57)【要約】【課題】従来の低消費電力のＳＯＩデバイスと、高耐圧のトランジスタとを同一のＳＯＩ基板上に形成した半導体装置およびその製造方法を提供する。【解決手段】シリコン基板層と、シリコン基板層の上に形成された絶縁層と、絶縁層上に形成された半導体層と、を含むＳＯＩ基板を用意し、ＳＯＩ基板のシリコン基板層内に自身の動作活性領域を有する少なくとも１つの第１のトランジスタと、ＳＯＩ基板の半導体層内に自身の動作活性領域を有する少なくとも１つの第２のトランジスタを形成する。【選択図】図３
2008085138.tif 000002
【特許請求の範囲】
【請求項１】
シリコン基板層と、前記シリコン基板層の上に形成された絶縁層と、前記絶縁層上に形成された半導体層と、を含むＳＯＩ基板に形成された半導体装置であって、
前記シリコン基板層内に自身の動作活性領域を有する少なくとも１つの第１のトランジスタと、
前記半導体層内に自身の動作活性領域を有する少なくとも１つの第２のトランジスタと、を含むことを特徴とする半導体装置。
【請求項２】
前記第１のトランジスタは、ＭＯＳ  ＦＥＴであり、前記シリコン基板層内に形成された前記シリコン基板層の導電型とは異なる導電型の不純物を含む第１の高濃度不純物領域と、前記高濃度不純物領域の導電型と同一の導電型であり、且つ前記高濃度不純物領域よりも低濃度の不純物を含む第１の低濃度不純物領域と、
前記シリコン基板層の上に形成された第１のゲート酸化膜と、
前記第１のゲート酸化膜上に形成された第１のゲート電極と、を含むことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１の低濃度不純物領域の深さは、前記第１の高濃度不純物領域の深さよりも深いことを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第１のゲート酸化膜は、前記絶縁層の一部からなり、
前記第１のゲート電極は、前記半導体層の一部からなることを特徴とする請求項２又は３に記載の半導体装置。
【請求項５】
前記第２のトランジスタは、ＭＯＳ  ＦＥＴであり、前記半導体層内に形成された前記半導体層の導電型とは異なる導電型の不純物を含む第２の高濃度不純物領域と、前記高濃度不純物領域の導電型と同一の導電型であり、且つ前記高濃度不純物領域よりも低濃度の不純物を含む第２の低濃度不純物領域と、
前記半導体層上に形成された第２のゲート酸化膜と、
前記第２のゲート酸化膜上に形成された第２のゲート電極と、
を含むことを特徴とする請求項２乃至４のいずれかに記載の半導体装置。
【請求項６】
前記第１のゲート酸化膜の膜厚は、前記第２のゲート酸化膜の膜厚よりも厚いことを特徴とする請求項５に記載の半導体装置
【請求項７】
前記第１および第２のゲート電極は、その電極材料および膜厚が同一であることを特徴とする請求項５に記載の半導体装置。
【請求項８】
前記第１および第２のゲート電極側壁部に形成された絶縁膜からなるサイドウォールを更に含み、前記第１のゲート電極の膜厚は、前記第２のゲート電極の膜厚よりも厚いことを特徴とする請求項５又は６に記載の半導体装置。
【請求項９】
シリコン基板層と、前記シリコン基板層の上に形成された絶縁層と、前記絶縁層上に形成された半導体層と、を含むＳＯＩ基板に形成された半導体装置の製造方法であって、
少なくとも１つの第１のトランジスタが形成される第１領域において、前記半導体層と前記絶縁層とを除去するエッチング工程と、
前記エッチング工程において露出した前記シリコン基板層の内部に前記第１のトランジスタの動作活性領域を形成する第１トランジスタ形成工程と、
少なくとも１つの第２のトランジスタが形成される第２領域において、前記半導体層内に第２のトランジスタの動作活性領域を形成する第２トランジスタ形成工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項１０】
前記エッチング工程は、前記第１領域における所定部分の半導体層と絶縁層とを除去し、残存する半導体層と絶縁層とで前記第１のトランジスタのゲート電極およびゲート酸化膜とを形成することを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記エッチング工程は、前記第１領域における前記半導体層の全てと前記絶縁層の一部を除去し、残存する絶縁層で前記第１のトランジスタのゲート酸化膜を形成することを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１２】
前記第１トランジスタ形成工程は、前記シリコン基板層の導電型とは異なる導電型の不純物を低濃度で注入し第１の低濃度不純物領域を形成する第１の低濃度不純物注入工程と、前記第１の低濃度不純物領域の導電型と同一の導電型の不純物を高濃度で注入し第１の高濃度不純物領域を形成する第１の高濃度不純物注入工程と、を含むことを特徴とする請求項９乃至１１に記載の半導体装置の製造方法。
【請求項１３】
前記第１の低濃度不純物領域の深さは、前記第１の高濃度不純物領域よりも深いことを特徴とする請求項１２に記載の半導体装置の製造方法。
【請求項１４】
前記第２領域における前記半導体層上に前記第２のトランジスタのゲート酸化膜を形成する工程と、
前記第２のトランジスタのゲート酸化膜上に前記第２のトランジスタのゲート電極を形成する工程を更に含み、
前記第２トランジスタ形成工程は、前記半導体層の導電型とは異なる導電型の不純物を低濃度で注入し第２の低濃度不純物領域を形成する第２の低濃度不純物注入工程と、前記第２の低濃度不純物領域の導電型と同一の導電型の不純物を高濃度で注入し第２の高濃度不純物領域を形成する第２の高濃度不純物注入工程と、を含むことを特徴とする請求項１０乃至１３のいずれかに記載の半導体装置の製造方法。
【請求項１５】
前記第１のトランジスタのゲート酸化膜の膜厚と前記第２のトランジスタのゲート酸化膜の膜厚は、互いに異なることを特徴とする請求項１４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特にＳＯＩデバイスおよびその製造方法に関する。
【背景技術】
【０００２】
シリコン基板層と、その上に形成されるトランジスタ形成層とが埋め込み酸化膜で絶縁分離されたＳＯＩデバイスが知られている。図１は、従来のＳＯＩ型ＭＯＳ  ＦＥＴの断面構造図である。ＳＯＩ型ＭＯＳ  ＦＥＴは、シリコン基板層１０上に、埋め込み酸化膜１１が形成され、埋め込み酸化膜１１上に半導体層（ＳＯＩ層）１２が形成されている（以下この３つの層からなる基板をＳＯＩ基板と称する）。半導体層（ＳＯＩ層）１２は、埋め込み酸化膜１１によってシリコン基板層１０と絶縁されており、この層にトランジスタが形成される。例えば、この半導体層（ＳＯＩ層）１２にＭＯＳ  ＦＥＴを形成する場合、この層には高濃度不純物領域１と、これに隣接して低濃度不純物領域２が形成される。高濃度不純物領域１は、ＭＯＳ  ＦＥＴのドレイン／ソースとして機能し、低濃度ｎ型不純物領域２は、チャンネル領域３と高濃度不純物領域１の電気的接続部として機能する。チャンネル領域３の上方にはゲート酸化膜４を介してポリシリコン等からなるゲート電極５が形成され、その側壁部にはＮＳＧ等の絶縁膜からなるサイドウォール６が形成されている。
【０００３】
かかる構造を有するＳＯＩデバイスは、隣接する素子間の絶縁分離を容易に行うことができ、また、シリコン基板層を介して寄生サイリスタが形成されることがないためラッチアップ現象を防ぐことが可能となる。また、トランジスタをＳＯＩ層に作り込むことが、トランジスタの微細化に伴って消費電力が増大するいわゆる短チャンネル効果の抑制に有効となる。更に、ＳＯＩ構造で形成されたトランジスタの接合容量は、バルク構造のトランジスタに比べ小さいため、高速動作が可能である。このようにＳＯＩ構造のトランジスタは、多くの優れた特性を有し、従来のバルク基板に形成された半導体素子と比べ高速化、低消費電力化を図ることができるデバイスとして期待されている。例えば、近年携帯電話などの液晶ディスプレイ等を搭載したモバイル製品の進歩が著しいが、モバイル製品向けのＩＣは低消費電力であることが必須であり、ＳＯＩデバイスの活用が有効である。一方、液晶ディスプレイ等を駆動するためには高耐圧トランジスタが必要であり、ＳＯＩ基板内に耐圧の異なるトランジスタを形成することができれば、装置の小型化や低コスト化を図ることができる。
【特許文献１】特開２００５−１７５０８０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ＳＯＩデバイスにおいて、トランジスタを形成する半導体層（ＳＯＩ層）の膜厚を薄くする程、短チャンネル効果を抑える効果が強くなる。一般的には短チャンネル効果を押さえるためには、半導体層（ＳＯＩ層）の膜厚をゲート長の１／４から１／２程度に抑える必要がある。例えばゲート長０．２ｕｍ程度のプロセスでは、半導体層（ＳＯＩ層）の膜厚は０．１ｕｍ以下とする必要がある。今後益々素子の微細化が進むにつれて半導体層（ＳＯＩ層）の薄膜化も進むことが確実である。
【０００５】
ここで、図２は半導体層（ＳＯＩ層）１２に形成されたＭＯＳ  ＦＥＴの低濃度不純物領域０２の拡散深さＸｊとドレイン接合又はソース接合の接合耐圧との関係を示すグラフである。このグラフから明らかなように、拡散深さＸｊが深くなる程高耐圧となり、例えば、ドレイン／ソース接合耐圧が１５Ｖのトランジスタを形成するためには、低濃度不純物領域の拡散深さＸｊは、０．３ｕｍ程度必要である。しかしながら、素子の微細化のために、例えば膜厚０．１ｕｍで形成された半導体層（ＳＯＩ層）には、目標とする耐圧を得るための十分な拡散深さを有する低濃度不純物領域を形成することができない。つまり、半導体層（ＳＯＩ層）の薄膜化が求められているＳＯＩ基板に高耐圧トランジスタを形成することは困難である。
【０００６】
本発明は上記した点に鑑みてなされたものであり、従来の低消費電力のＳＯＩデバイスと、高耐圧のトランジスタとを同一のＳＯＩ基板に形成した半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明に係る半導体装置は、シリコン基板層と、前記シリコン基板層の上に形成された絶縁層と、前記絶縁層上に形成された半導体層と、を含むＳＯＩ基板に形成された半導体装置であって、前記シリコン基板層内に自身の動作活性領域を有する少なくとも１つの第１のトランジスタと、前記半導体層内に自身の動作活性領域を有する少なくとも１つの第２のトランジスタと、を含むことを特徴としている。
また、本発明に係る半導体装置の製造方法は、シリコン基板層と、前記シリコン基板層の上に形成された絶縁層と、前記絶縁層上に形成された半導体層と、を含むＳＯＩ基板に形成された半導体装置の製造方法であって、少なくとも１つの第１のトランジスタが形成される第１領域において、前記半導体層と前記絶縁層とを除去するエッチング工程と、前記エッチング工程において露出した前記シリコン基板層の内部に前記第１のトランジスタの動作活性領域を形成する第１トランジスタ形成工程と、少なくとも１つの第２のトランジスタが形成される第２領域において、前記半導体層内に第２のトランジスタの動作活性領域を形成する第２トランジスタ形成工程と、を含むことを特徴としている。
【発明の効果】
【０００８】
本発明の半導体装置によれば、埋め込み酸化膜上に形成された半導体層（ＳＯＩ層）内にトランジスタを形成することで微細化や低消費電力化が可能な低耐圧トランジスタと、深い低濃度不純物領域が必要とされる高耐圧トランジスタとを同一のＳＯＩ基板に形成することができる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の実施例について図面を参照しつつ説明する。尚、以下に示す図において、実質的に同一又は等価な構成要素、部分には同一の参照符を付している。また、以下の説明においては、半導体装置としてＮチャンネルＭＯＳ  ＦＥＴを形成する場合を例に説明するが、ＰチャンネルＭＯＳ  ＦＥＴにも適用可能である。また、以下の説明のおいては、高耐圧トランジスタと低耐圧トランジスタをＳＯＩ基板にそれぞれ１つずつ形成する場合について説明するが、これらが複数個ずつ形成されていてもよい。
【第１実施例】
【００１０】
図３は、本発明の第１の実施例である半導体装置５００の断面構造を示す図である。半導体装置５００は、シリコン基板層１０上に、絶縁層としての埋め込み酸化膜１１が形成され、埋め込み酸化膜１１上にＰ型の半導体層（ＳＯＩ層）１２が形成されている。シリコン基板層１０は、Ｐ型半導体であり、低耐圧トランジスタＬＶＦＥＴの支持基板として機能するとともに、高耐圧トランジスタＨＶＦＥＴのトランジスタ形成層として機能する。埋め込み酸化膜１１は、例えばＳｉＯ2膜によって形成され、半導体層（ＳＯＩ層）１２とシリコン基板層１０とを絶縁分離するとともに、高耐圧トランジスタＨＶＦＥＴのゲート酸化膜１１ａとして使用される。従って、この埋め込み酸化膜１１の膜厚は、高耐圧トランジスタの使用電圧に応じて設定され、ゲート酸化膜寿命等を考慮して、駆動時における電界強度が例えば５ＭＶ／ｃｍ以下となるような膜厚に設定される。本実施例では、高耐圧トランジスタＨＶＦＥＴのゲート端子に５０Ｖの電圧印加を許容するべく絶縁層１１の膜厚を１０００Å程度としている。ここで、図４は、埋め込み酸化膜１０００ÅのＩ−Ｖ特性であり、高耐圧トランジスタのゲート酸化膜として十分耐えうることがわかる。半導体層（ＳＯＩ層）１２は、例えば膜厚１０００ÅのＰ型半導体であり、低耐圧トランジスタＬＶＦＥＴのトランジスタ形成層であるとともに、高耐圧トランジスタＨＶＦＥＴのゲート電極１２ａとしても機能する。
【００１１】
低耐圧トランジスタ形成領域ＬＶでは、半導体層（ＳＯＩ層）１２内に高濃度ｎ型不純物領域２２が形成され、この領域が低耐圧トランジスタＬＶＦＥＴのソース／ドレイン領域となる。また、半導体層（ＳＯＩ層）１２内には、チャンネル領域３０を挟むように低濃度ｎ型不純物領域１８が形成される。低濃度ｎ型不純物層１８は、拡散深さがごく浅く、ソース／ドレイン領域（高濃度ｎ型不純物領域２２）とチャネル領域３０との電気的接続部として機能する。尚、チャンネル領域は、ゲートに電圧が印加されたときに、ゲート酸化膜直下の反転層が形成される領域であり、図３および図６においては斑点模様で示されている。チャンネル領域３０の上には例えば膜厚１００Å程度のゲート酸化膜１６を介して例えば膜厚３０００Å程度のポリシリコンからなるゲート電極１７が形成され、その側壁部には例えばＮＳＧやＳｉＮ等の埋め込み酸化膜からなるサイドウォール２０が形成される。尚、ゲート電極１７上には、シート抵抗を下げるためにＴｉやＷなどのシリサイド膜を形成することとしてもよい。また、低耐圧トランジスタＬＶＦＥＴは、例えばＳｉＯ2等の絶縁物質によって形成されるアイソレーション１３によって他の素子と絶縁分離される。低耐圧トランジスタＬＶＦＥＴのアイソレーション１３は、半導体層（ＳＯＩ層）１２の表面から埋め込み酸化膜１１に至る深さで形成されるが、更に深く形成することとしてもよい。
【００１２】
一方、高耐圧トランジスタ形成領域ＨＶでは、一般的なＳＯＩデバイスにおいては支持基板として使用されるシリコン基板層１０内に高耐圧トランジスタＨＶＦＥＴが形成される。すなわち、Ｐ型半導体からなるシリコン基板層１０内に、高濃度ｎ型不純物領域２１が形成され、これによって高耐圧トランジスタＨＶＦＥＴのソース／ドレイン領域が形成される。更にシリコン基板層１０内には、高濃度ｎ型不純物領域２１に隣接して低濃度ｎ型不純物領域１５が形成される。シリコン基板層１０は、半導体層（ＳＯＩ層）１２に比べ、膜厚が厚いため、高耐圧を得るための十分な拡散深さを有する低濃度ｎ型不純物領域１５を形成することが可能となる。尚、必要な耐圧を得るために、図３に示す如く低濃度ｎ型不純物領域１５の拡散深さを高濃度ｎ型不純物領域２１よりも深く形成することとしてもよい。低濃度ｎ型不純物領域１５に挟まれたゲート酸化膜１１ａ直下の領域がチャンネル領域３１であり、チャンネル領域３１の上には、ＳＯＩ基板の埋め込み酸化膜１１および半導体層（ＳＯＩ層）１２をパターニングすることによってゲート酸化膜１１ａおよびゲート電極１２ａがそれぞれ形成される。尚、ゲート電極１２ａ上には、シート抵抗を下げるためにＴｉやＷなどのシリサイド膜を形成することとしてもよい。ゲート電極１２ａの側壁部にはサイドウォール１９が形成される。また、高耐圧トランジスタＨＶＦＥＴは、例えばＳｉＯ2等の絶縁物質によって形成されるアイソレーション１４によって、他の素子と絶縁分離される。尚、高耐圧トランジスタＨＶＦＥＴのアイソレーション１４は、半導体層（ＳＯＩ層）１２の表面から、シリコン基板層１０内部に至るまでの深さで形成される。
【００１３】
このように半導体装置５００は、シリコン基板層１０内にドレイン／ソース領域やチャンネル領域等の動作電流を流すための動作活性領域が形成されるため、高耐圧を得るための深い拡散層を形成することが可能となるのである。また、高耐圧トランジスタＨＶＦＥＴと低耐圧トランジスタＬＶＦＥＴは、それぞれの使用電圧に応じた異なる膜厚のゲート酸化膜を有している。更に、半導体装置５００は、ＳＯＩ基板に元々形成されているシリコン基板層１０、埋め込み酸化膜１１および半導体層（ＳＯＩ層）１２を利用して高耐圧トランジスタＨＶＦＥＴのドレイン／ソース領域２１、ゲート酸化膜１１ａ、およびゲート電極１２ａがそれぞれ形成されるので、これらを形成するために新たに成膜する必要がなく、製造工程を簡略化することができ、製造コストの低減およびＴＡＴの短縮を図ることができる。
【００１４】
次に上記した第１実施例の半導体装置５００の製造方法を図５（Ａ）〜（Ｉ）を参照しつつ説明する。まずＳＯＩ基板を準備する。ＳＯＩ基板は、貼り合せ法若しくはＳＩＯＸ（Silicon Implanted Oxide）法等どのような方法で作成されたものでもよい。因みにＳＩＭＯ法では、プライムウエハ表面から高エネルギー（例えば１８０ＫｅＶ）且つ高濃度の酸素Ｏ2（たとえば１Ｅ１８ｃｍ-2）をイオン注入し、その後熱処理で注入酸素とシリコンを反応させ、ウエハ表面近傍の内部にＳｉＯ2膜を形成する。一方、貼り合せ法では、表面にＳｉＯ2膜を形成したウエハと、もう１枚のウエハを熱と圧力で接着し、片側のシリコンを途中まで研削除去することによってＳＯＩ基板を形成する。ＳＯＩ基板の埋め込み酸化膜１１は、上記したように高耐圧トランジスタＨＶＦＥＴのゲート酸化膜として使用されるため、高耐圧トランジスタの使用電圧に応じて適宜設定される。本実施例においては、高耐圧トランジスタのゲート端子に５０Ｖの電圧印加を許容するべく膜厚は、例えば１０００Åである。半導体層（ＳＯＩ層）１２の膜厚は、短チャンネル効果の抑制効果を考慮し、低耐圧トランジスタＬＶＦＥＴのゲート長との関係で設定すればよく、本実施例では、膜厚は、例えば１０００Åである（図５（Ａ）参照）。
【００１５】
次に、例えばＳＴＩ（Shallow Trench Isolation）法を用いてＳＯＩ基板にＳｉＯ2を埋め込むことによってアイソレーション１３および１４を形成し、低耐圧トランジスタ形成領域ＬＶと高耐圧トランジスタ形成領域ＨＶの素子間絶縁分離を行う。低耐圧トランジスタ形成領域ＬＶのアイソレーション１３は、半導体層（ＳＯＩ層）１２表面から埋め込み酸化膜１１に至るまでの深さで形成すればよいが、埋め込み酸化膜１１の内部に至る深さまで伸長していてもよい。一方、高耐圧トランジスタ形成領域ＨＶのアイソレーション１４は、半導体層（ＳＯＩ層）１２の表面から、シリコン基板層１０の内部に至るまでの深さで形成することが望ましい（図５（Ｂ）参照）。
【００１６】
次に、ＳＯＩ基板上に高耐圧トランジスタのゲート電極パターンを形成するためのホトマスクを形成する。具体的には、ＳＯＩ基板上にホトレジスト１００を塗布した後、ホトレジスト１００にホトマスクを通して光を照射し、光化学反応を利用してマスクパターンをホトレジスト１００に転写する。続いて、現像液にてホトレジスト１００の露光部分のエッチング処理を行うことによりレジスト開口を形成し、ホトマスクを形成する（図５（Ｃ）参照）。
【００１７】
次に、ホトレジスト１００の開口部分の半導体層（ＳＯＩ層）１２および埋め込み酸化膜１１をプラズマエッチング等の異方性ドライエッチングにより除去し、高耐圧トランジスタＨＶのゲート電極１２ａおよびゲート酸化膜１１ａをパターニングする。すなわち、高耐圧トランジスタＨＶのゲート電極１２ａおよびゲート酸化膜１１ａは、ＳＯＩ基板の半導体層（ＳＯＩ層）１２および埋め込み酸化膜１１を所定のパターンでエッチングすることよって形成される。この処理よりホトレジスト１００の開口部にはシリコン基板層１０が露出する（図５（Ｄ）参照）。
【００１８】
次に、ホトレジスト１００に形成された開口部分に露出したシリコン基板層１０内に、リンを例えばドーズ量１Ｅ１２ｃｍ-2程度でイオン注入することにより高耐圧トランジスタＨＶＦＥＴの低濃度ｎ型不純物領域１５を形成する。注入エネルギーは、添加不純物の注入深さに応じて設定し、添加不純物の注入深さは、高耐圧トランジスタＨＶＦＥＴのドレイン／ソース接合の接合耐圧に応じて決定する。すなわち、イオン注入エネルギーによって、低濃度ｎ型不純物領域１５の深さを制御し、高耐圧トランジスタＨＶＦＥＴのドレイン／ソース接合の接合耐圧をコントロールする（図５（Ｅ）参照）。
【００１９】
次に、ホトレジスト１００を除去した後、低耐圧トランジスタ形成領域ＬＶの半導体層（ＳＯＩ層）１２上に熱酸化処理によって例えば膜厚１００Å程度のＳｉＯ2膜を形成し、形成されたＳｉＯ2膜上にＬＰ−ＣＶＤ法等によりポリシリコンを例えば３０００Å程度堆積する。ポリシリコン成膜後、例えば高濃度のリンをドープして抵抗値を制御することとしてもよい。続いて成膜されたポリシリコン上にホトレジスト塗布し、露光、現像を経てホトマスクを形成し、レジスト開口部分のポリシリコンおよびＳｉＯ2膜をプラズマエッチング等の異方性ドライエッチングにより除去し、低耐圧トランジスタＬＶＦＥＴのゲート酸化膜１６およびゲート電極１７をパターニングする（図５（Ｆ）参照）。
【００２０】
次に、低耐圧トランジスタ形成領域ＬＶに開口を有するホトレジスト１０１を形成し、開口部分の半導体層（ＳＯＩ層）１２内にリンを例えばドーズ量１Ｅ１２ｃｍ-2程度でイオン注入することにより低耐圧トランジスタＬＶＦＥＴの低濃度ｎ型不純物領域１８を形成する。低耐圧トランジスタＬＶの低濃度ｎ型不純物領域は、先の工程で形成された高耐圧トランジスタＨＶＦＥＴのものよりも浅く形成される。このためイオン注入エネルギーは、高耐圧トランジスタＨＶの場合よりも低く設定される（図５（Ｇ）参照）。
【００２１】
次に、ホトレジスト１０１の除去後、ＳＯＩ基板全面にＮＳＧ膜やＳｉＮ膜等の絶縁膜をＣＶＤ法により例えば１０００Å程度堆積させ、エッチングによりこの絶縁膜をエッチバックすることによって高耐圧トランジスタＨＶＦＥＴおよび低耐圧トランジスタＬＶＦＥＴのゲート電極側壁部にサイドウォール１９、２０を形成する（図５（Ｈ）参照）。
【００２２】
次に、ゲート電極１２ａをマスクとしてリンを例えばドーズ量１Ｅ１５ｃｍ-2程度でイオン注入し、高耐圧トランジスタＨＶＦＥＴの高濃度ｎ型不純物領域２１を形成する。これにより、ＳＯＩ基板のシリコン基板層１０内に高耐圧トランジスタＨＶＦＥＴのドレイン／ソース領域が形成される。続いて、ゲート電極１７をマスクとしてリンを例えばドーズ量１Ｅ１５ｃｍ-2程度でイオン注入し、低耐圧トランジスタＬＶＦＥＴの高濃度ｎ型不純物領域２２を形成する。これにより、ＳＯＩ基板の半導体層（ＳＯＩ層）１２内に低耐圧トランジスタＬＶＦＥＴのドレイン／ソース領域が形成される（図５（Ｉ）参照）。尚、イオン注入によって生じたシリコン結晶のダメージを回復させ、また打ち込んだ不純物を活性化させるために、イオン注入の後Ｎ2やＡｒ等の不活性ガス雰囲気中でアニール処理を施すこととしてもよい。
【００２３】
以上の製造工程を経ることにより、本実施例の半導体装置５００が形成される。このように本発明の半導体装置は、ＳＯＩ基板の半導体層（ＳＯＩ層）ではなく、シリコン基板層内に高濃度不純物領域（ドレイン／ソース領域）および低濃度不純物領域が形成され、トランジスタの動作電流が流れる動作活性領域が形成される。この領域においては、高耐圧を得るための十分な拡散深さを有する低濃度不純物領域を形成することができ、ＳＯＩ基板に高耐圧トランジスタを形成することが可能となる。すなわち、埋め込み酸化膜上に形成された膜厚の薄い半導体層（ＳＯＩ層）内にトランジスタを形成することで微細化や低消費電力化を実現する低耐圧トランジスタと、深い低濃度不純物領域が必要とされる高耐圧トランジスタとを同一のＳＯＩ基板に形成することができる。
【００２４】
また、本実施例の半導体装置５００は、高耐圧トランジスタのトランジスタ形成領域、ゲート酸化膜およびゲート電極は、ＳＯＩ基板に元々形成されているシリコン基板層１０、埋め込み酸化膜１１および半導体層（ＳＯＩ層）１２をそれぞれ利用しているため、高耐圧トランジスタを形成するためのトランジスタ形成領域、ゲート酸化膜、およびゲート電極を新たに成膜する必要がない。すなわち、高耐圧トランジスタの形成に伴う製造工程の増加を最小限に抑えることができ、製造コストの低減およびＴＡＴの短縮を図ることができる。
【第２実施例】
【００２５】
次に、本発明に係る半導体装置の第２実施例について説明する、図６は、本発明の第２実施例である半導体装置６００の断面構造を示す図である。第２実施例の半導体装置６００は、第１実施例と略同一構造で形成されるが、高耐圧トランジスタＨＶＦＥＴのゲート酸化膜１１ｂおよびゲート電極２３の構造が第１実施例とは異なる。すなわち、第１実施例の半導体装置５００は、ＳＯＩ基板の埋め込み酸化膜１１および半導体層（ＳＯＩ層）１２にパターニングを施して、これらを高耐圧トランジスタＨＶＦＥＴのゲート酸化膜およびゲート電極として機能させるものであった。これに対して、第２実施例の半導体装置６００は、ＳＯＩ基板の埋め込み酸化膜１１を高耐圧トランジスタＨＶＦＥＴのゲート酸化膜として利用する点においては第１実施例と同様であるが、トランジスタ形成段階でその膜厚を使用電圧に応じて調整している。本実施例においては、例えば１５００Åで形成されたＳＯＩ基板の埋め込み酸化膜１１を、使用電圧に応じて例えば５００Åまで薄くして、これを高耐圧トランジスタのゲート酸化膜１１ｂとして機能させている。また、第１実施例の半導体装置５００と同様、高耐圧トランジスタＨＶＦＥＴと低耐圧トランジスタＬＶＦＥＴは、それぞれの使用電圧に応じた異なる膜厚のゲート酸化膜が形成される。また、第２実施例の半導体装置６００は、高耐圧トランジスタＨＶＦＥＴのゲート電極として半導体層（ＳＯＩ層）１２を利用しておらず、新たにゲート電極材料を成膜することによりゲート電極２３を形成している。すなわち、高耐圧トランジスタＨＶＦＥＴのゲート電極の材料や膜厚は、トランジスタ形成段階で任意に設定できるようになっている。本実施例においては、製造工程の簡略化を図るため、高耐圧トランジスタＨＶＦＥＴのゲート電極１１ｂは、低耐圧トランジスタＬＶＦＥＴのゲート電極１７と同一の電極材料および膜厚で形成されている。その他の部分の構造については、第１実施例の半導体装置５００と同一であり、高耐圧トランジスタＨＶＦＥＴは、シリコン基板１０内にドレイン／ソース領域が形成されることにより、高耐圧化が実現され、低消費電力の低耐圧トランジスタＬＶＦＥＴと同一ＳＯＩ基板に形成される。
【００２６】
次に第２実施例の半導体装置６００の製造方法を図７（Ａ）〜（Ｊ）参照しつつ説明する。まずＳＯＩ基板を準備する。ＳＯＩ基板は、貼り合せ法若しくはＳＩＯＸ（Silicon Implanted Oxide）法等どのような方法で作成されたものでもよい。ＳＯＩ基板の埋め込み酸化膜１１は、後の工程で膜厚調整がなされた後、高耐圧トランジスタＨＶのゲート酸化膜として利用される。従って、ＳＯＩ基板の埋め込み酸化膜１１は、高耐圧トランジスタのゲート酸化膜として必要な厚さ以上の膜厚が形成されていればよい。本実施例では埋め込み酸化膜１１の膜厚は例えば１５００Åである。また、半導体層（ＳＯＩ層）１２の膜厚は、例えば１０００Åである。（図７（Ａ）参照）。
【００２７】
次に、例えばＳＴＩ（Shallow Trench Isolation）法を用いてＳＯＩ基板にＳｉＯ2を埋め込むことによってアイソレーション１３および１４を形成し、低耐圧トランジスタＬＶＦＥＴと高耐圧トランジスタＨＶＦＥＴの素子間絶縁分離を行う。低耐圧トランジスタＬＶＦＥＴのアイソレーション１３は、半導体層（ＳＯＩ層）１２表面から埋め込み酸化膜１１に至るまでの深さで形成すればよいが、埋め込み酸化膜１１の内部に至る深さまで伸長していてもよい。高耐圧トランジスタＨＶＦＥＴのアイソレーション１４は、半導体層（ＳＯＩ層）１２の表面から、シリコン基板層１０の内部に至るまでの深さで形成することが望ましい（図７（Ｂ）参照）。
【００２８】
次に、ホトレジスト２００をＳＯＩ基板の全面に塗布した後、露光および現像処理を経て高耐圧トランジスタ形成領域ＨＶにレジスト開口を形成する（図７（Ｃ）参照）。
【００２９】
次に、プラズマエッチング等の異方性ドライエッチングにより、上記工程にて形成されたレジスト２００の開口部分すなわち、高耐圧トランジスタ形成領域ＨＶの半導体層（ＳＯＩ層）１２を除去し、更にその下の埋め込み酸化膜１１を高耐圧トランジスタのゲート酸化膜として必要な膜厚を残し除去する。すなわち、この処理によって高耐圧トランジスタＨＶＦＥＴのゲート酸化膜の膜厚設定がなされる。本実施例では、初期の膜厚が例えば１５００Åで形成された埋め込み酸化膜１１を高耐圧トランジスタのゲート酸化膜として必要な例えば５００Åとなるようにエッチングしている（図７（Ｄ）参照）。
【００３０】
次に、レジスト２００を除去した後、低耐圧トランジスタ形成領域ＬＶの半導体層（ＳＯＩ層）１２上に熱酸化処理によって、低耐圧トランジスタＬＶＦＥＴのゲート酸化膜となるＳｉＯ2膜１６を例えば膜厚１００Å程度で形成する（図７（Ｅ）参照）。尚、このＳｉＯ2膜１６の形成は、前工程であるアイソレーション１３、１４の形成後に行なうこととしてもよい。
【００３１】
次に、ゲート酸化膜１１ａおよび１６上にＬＰ−ＣＶＤ法等によりポリシリコンを例えば３０００Å程度堆積する。尚、ポリシリコン成膜後、例えば高濃度のリンをドープして抵抗値を制御することとしてもよい。そして、ホトレジストによりゲート電極パターンを形成し、開口部分のポリシリコンおよびＳｉＯ2膜をプラズマエッチング等の異方性ドライエッチングにより除去することによって、高耐圧トランジスタＨＶＦＥＴのゲート酸化膜１１ｂおよびゲート電極２３をパターニングし、同様に低耐圧トランジスタＬＶＦＥＴのゲート酸化膜１６およびゲート電極１７をパターニングする（図７（Ｆ）参照）。本実施例においては、製造工程の簡略化を図るため、高耐圧トランジスタＨＶＦＥＴのゲート電極２３と、低耐圧トランジスタＬＶＦＥＴのゲート電極１７は、同じ電極材料且つ、同じ膜厚で形成している。
【００３２】
次に、ホトレジスト２０１をＳＯＩ基板全面に塗布した後、露光および現像処理を経て高耐圧トランジスタ形成領域ＨＶにレジスト開口を形成する。そして、その開口部分に露出したシリコン基板層１０内に、リンを例えばドーズ量１Ｅ１２ｃｍ-2程度でイオン注入することにより高耐圧トランジスタＨＶＦＥＴの低濃度ｎ型不純物領域１５を形成する。注入エネルギーは、添加不純物の深さに応じて設定し、添加不純物の深さは、高耐圧トランジスタＨＶＦＥＴのドレイン／ソース接合の接合耐圧に応じて決定する。すなわち、イオン注入エネルギーによって、低濃度ｎ型不純物領域１５の深さを制御し、高耐圧トランジスタＨＶＦＥＴのドレイン／ソース接合の接合耐圧をコントロールする（図７（Ｇ）参照）。
【００３３】
次に、ホトレジスト２０１を除去し、新たにホトレジスト２０２をＳＯＩ基板全面に塗布した後、露光および現像処理を経て低耐圧トランジスタ形成領域ＬＶにレジスト開口を形成する。そして、その開口部分に露出した半導体層（ＳＯＩ層）内に、リンを例えばドーズ量１Ｅ１２ｃｍ-2程度でイオン注入することにより低耐圧トランジスタＨＶＦＥＴの低濃度ｎ型不純物領域１８を形成する。低耐圧トランジスタＬＶＦＥＴの低濃度ｎ型不純物領域は、先の工程で形成された高耐圧トランジスタＨＶＦＥＴの低濃度ｎ型不純物領域よりも浅く形成される。このためイオン注入エネルギーは、高耐圧トランジスタＨＶＦＥＴの場合よりも低く設定される。イオン注入後、ホトレジスト２０２は除去する（図７（Ｈ）参照）。
【００３４】
次に、ＳＯＩ基板全面にＮＳＧ膜やＳｉＮ膜等の絶縁膜をＣＶＤ法により例えば１０００Å程度堆積させ、エッチングによりこの絶縁膜をエッチバックすることによって高耐圧トランジスタＨＶＦＥＴおよび低耐圧トランジスタＬＶＦＥＴのゲート電極１７及び２３の側壁部にサイドウォール１９、２０を形成する（図７（Ｉ）参照）。
【００３５】
次に、高耐圧トランジスタＨＶＦＥＴのゲート電極２３をマスクとしてリンを例えばドーズ量１Ｅ１５ｃｍ-2程度でイオン注入し、高耐圧トランジスタＨＶＦＥＴの高濃度ｎ型不純物領域２１を形成する。これにより、ＳＯＩ基板のシリコン基板層１０内に高耐圧トランジスタＨＶＦＥＴのドレイン／ソース領域が形成される。続いて、低耐圧トランジスタＬＶＦＥＴのゲート電極１７をマスクとしてリンを例えばドーズ量１Ｅ１５ｃｍ-2程度でイオン注入し、低耐圧トランジスタＬＶＦＥＴの高濃度ｎ型不純物領域２２を形成する。これにより、ＳＯＩ基板の半導体層（ＳＯＩ層）１２内に低耐圧トランジスタＬＶＦＥＴのドレイン／ソース領域が形成される（図７（Ｊ）参照）。尚、イオン注入によって生じたシリコン結晶のダメージを回復させ、打ち込んだ不純物を活性化させるために、イオン注入の後Ｎ2やＡｒ等の不活性ガス雰囲気中でアニール処理を施すこととしてもよい。
【００３６】
以上の製造工程を経ることにより、本実施例に係る半導体装置６００が形成される。このように第２実施例の半導体装置６００は、第１実施例の場合と同様、ＳＯＩ基板のシリコン基板層内に高濃度不純物領域（ドレイン／ソース領域）および低濃度不純物領域等の動作活性領域が形成される。これにより、高耐圧を得るための十分な拡散深さを有する低濃度不純物領域を形成することができ、ＳＯＩ基板に高耐圧トランジスタを形成することが可能となる。すなわち、埋め込み酸化膜上に形成された半導体層（ＳＯＩ層）内にトランジスタを形成することで微細化や低消費電力化が可能な低耐圧トランジスタと、深い低濃度不純物領域が必要とされる高耐圧トランジスタとを同一のＳＯＩ基板に形成することができる。
【００３７】
また、第２実施例の半導体装置６００は、第１実施例と異なり、高耐圧トランジスタのゲート酸化膜およびゲート電極をトランジスタ形成段階で調整可能としている。すなわち、高耐圧トランジスタのゲート酸化膜をＳＯＩ基板の埋め込み酸化膜の膜厚に制限されることなく任意の膜厚に設定することができる。特にＳＯＩ基板の埋め込み酸化膜を厚く形成する必要がある場合、膜厚を調整することなくそのままゲート酸化膜として利用すると、チャンネル形成が適正になされず、トランジスタの駆動に支障をきたすおそれがあるが、第２実施例の半導体装置６００は、トランジスタ形成段階で膜厚を調整することができ、適切な膜厚のゲート酸化膜を形成することができる。また、ゲート電極についてもＳＯＩ基板の半導体層（ＳＯＩ層）の膜厚や材料に制限されることなく任意に設定することができる。上記した実施例においては、製造工程の簡略化のため高耐圧トランジスタと低耐圧トランジスタのゲート電極を同じ膜厚で同時に形成することとした。しかし、これらを異なる膜厚で形成することとしてもよい。ここで図８は、高耐圧トランジスタにおいてゲート電極の膜厚が薄い場合（ａ）と厚い場合（ｂ）の断面構造を比較した図である。同図に示されるように、ゲート電極の膜厚が厚い方が、サイドウォール１９が高く形成されるため、サイドウォール１９の裾部部分の拡がりが大きくなる。すなわち、双方のトランジスタの低濃度不純物領域１５の横方向の寸法は、それぞれＬ１およびＬ２（Ｌ２＞Ｌ１）となる。すなわち、ゲート電極の膜厚を厚く形成することにより、低濃度不純物領域の横方向の寸法を拡張でき、これにより電界が緩和されるので、高耐圧トランジスタとしてより適した拡散構造を形成することができる。つまり、第２実施例の半導体装置において、高耐圧トランジスタのゲート電極を低耐圧トランジスタのゲート電極よりも厚く形成することとしてもよく、これにより、高耐圧トランジスタとして好ましい耐圧特性を得ることができる。
【００３８】
また、第２実施例においては、ゲート酸化膜の膜厚が異なる２種類のトランジスタを形成することとしたが、高耐圧トランジスタ形成領域ＨＶを複数個に分けてマスクを作成すれば、互いにゲート酸化膜の膜厚が異なる３種類以上のトランジスタを形成することも可能である。
【図面の簡単な説明】
【００３９】
【図１】従来のＳＯＩ型ＭＯＳ  ＦＥＴの断面構造図である
【図２】低濃度不純物領域の拡散深さと接合耐圧との関係を示すグラフである。
【図３】本発明の第１実施例である半導体装置の断面構造図である。
【図４】埋め込み酸化膜のＩ−Ｖ特性を示すグラフである。
【図５】（Ａ）〜（Ｉ）は本発明の第１実施例である半導体装置の製造工程を示す断面構造図である。
【図６】本発明の第２実施例である半導体装置の断面構造図である。
【図７】（Ａ）〜（Ｊ）は本発明の第２実施例である半導体装置の製造工程を示す断面図である。
【図８】（ａ）はゲート電極の膜厚が薄い場合、（ｂ）はゲート電極の膜厚が厚い場合の高耐圧トランジスタの断面構造図である。
【符号の説明】
【００４０】
１０    シリコン基板層
１１    埋め込み酸化膜
１１ａ  高耐圧トランジスタゲート酸化膜
１１ｂ  高耐圧トランジスタゲート酸化膜
１２    半導体層（ＳＯＩ層）
１２ａ  高耐圧トランジスタゲート電極
１５    高耐圧トランジスタ低濃度不純物拡散領域
１６    低耐圧トランジスタゲート酸化膜
１７    低耐圧トランジスタゲート電極
１８    高耐圧トランジスタ低濃度不純物拡散領域
２１    高耐圧トランジスタ高濃度不純物拡散領域
２２    低耐圧トランジスタ高濃度不純物拡散領域
２３    高耐圧トランジスタゲート電極
１９    高耐圧トランジスタサイドウォール
２０    低耐圧トランジスタサイドウォール
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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