(57)【要約】【課題】抵抗値を向上させつつ高集積化が可能な薄膜抵抗を備えた半導体装置およびその製造方法を提供する。【解決手段】薄膜抵抗９が樹脂層１０の表面の厚さＴ方向の凹部１６および凸部１７に沿って形成されていることを特徴とする。【選択図】図２
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【特許請求の範囲】
【請求項１】
基体上に形成された樹脂層の表面に薄膜抵抗が形成された半導体装置において、
前記薄膜抵抗が前記樹脂層の表面の厚さ方向の凹凸に沿って形成されていることを特徴とする半導体装置。
【請求項２】
前記樹脂層の表面の凹凸が、前記基体の表面に形成され前記樹脂層に覆われた再配置配線によって形成されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記樹脂層の表面の凹凸が、前記樹脂層に設けられたビアによって形成されていることを特徴とする請求項１または請求項２記載の半導体装置。
【請求項４】
前記樹脂層上には配線が形成され、前記樹脂層と前記配線との間には下地層が形成され、前記薄膜抵抗が、前記樹脂層の表面に形成された前記下地層の少なくとも一部と同じ材料で形成されていることを特徴とする請求項１〜請求項３のいずれかに記載の半導体装置。
【請求項５】
基体の表面に再配置配線を形成する工程と、
前記基体の表面に、前記再配置配線を覆い前記再配置配線が前記基体の表面になす凹凸を反映して前記樹脂層の表面が凹凸をなすように樹脂層を形成する工程と、
前記樹脂層の表面に、下地層を形成すると同時に前記凹凸に沿って薄膜抵抗を形成する工程と、
前記下地層の表面に配線を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項６】
基体の表面に樹脂層を形成し、パターニングすると同時にビアを形成する工程と、
前記樹脂層の表面に下地層を形成すると同時に前記ビアの内面に沿って薄膜抵抗を形成する工程と、
前記下地層の表面に配線を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
半導体装置の小型化、及び半導体装置をプリント配線板に実装するときの高密度化等を目的として、ＣＳＰ（Ｃｈｉｐ  Ｓｉｚｅ  Ｐａｃｋａｇｅ）、あるいはＷ−ＣＳＰ（Ｗａｆｅｒ  ｌｅｖｅｌ  Ｃｈｉｐ  Ｓｉｚｅ  Ｐａｃｋａｇｅ）等、パッケージ化された半導体装置が案出されている。従来から、このような半導体装置には薄膜抵抗が用いられている。例えば、オーミック特性が良好でＡｒエッチング及び残渣シリコンエッチング等の影響を全く受けることがなく、精度の良い安定した薄膜抵抗が得られる形成方法が開示されている（特許文献１参照）。また、薄膜抵抗との直接接触部にはＡｌ配線が介在するために、薄膜抵抗上のＡｌ配線の除去時に薄膜抵抗が除去されることはなく、信頼性の高い薄膜抵抗を有する半導体装置が開示されている（特許文献２参照）。さらに、ベース板上に半導体構成体および該半導体構成体とは別個の受動素子構成体が設けられ、受動素子構成体の薄膜受動素子（薄膜抵抗）の種類を選定することにより汎用性を有するものとすることができる半導体装置が開示されている（特許文献３参照）。これらの薄膜抵抗は、使用する材質、断面積、長さによって抵抗値が規定される。
【特許文献１】特開平６−２９１２５８号公報
【特許文献２】特開平８−６４７６２号公報
【特許文献３】特開２００６−１０８１６７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、上記従来の薄膜抵抗では、薄膜抵抗の抵抗値を向上させようとした場合、薄膜抵抗の厚さおよび材質には制限があるため面積を大きくせざるを得ず、半導体装置の基板の面積に占める薄膜抵抗の割合が大きくなり、半導体装置の高集積化が困難になるという課題がある。
そこで、本発明は、抵抗値を向上させつつ、高集積化が可能な薄膜抵抗を備えた半導体装置およびその製造方法を提供するものである。
【課題を解決するための手段】
【０００４】
上記の課題を解決するために、本発明は、基体上に形成された樹脂層の表面に薄膜抵抗が形成された半導体装置において、前記薄膜抵抗が前記樹脂層の表面の厚さ方向の凹凸に沿って形成されていることを特徴とする。
このように構成することで、薄膜抵抗を厚さ方向に起伏させることができる。これにより、平坦な表面上に形成された薄膜抵抗と比較して、表面積を増加させることができる。したがって、薄膜抵抗を流れる電流の経路を延長し、薄膜抵抗の抵抗値を向上させることができる。このとき、薄膜抵抗を厚さ方向に起伏させたことにより、基体の表面上に投影した薄膜抵抗の面積（平面積）は増加しない。したがって、本発明によれば、薄膜抵抗の抵抗値を向上させつつ、半導体装置を高集積化することができる。
【０００５】
また、本発明は、前記樹脂層の表面の凹凸が、前記基体の表面に形成され前記樹脂層に覆われた再配置配線によって形成されていることを特徴とする。
このように構成することで、再配置配線が基体表面になす凹凸を利用して樹脂層の表面に凹凸を形成することができるので、凹凸の形成を容易にすることができる。したがって、半導体装置の生産性を低下させることがない。また、通常の半導体装置に存在する再配置配線および樹脂層を利用して樹脂層表面の凹凸形状を形成するので、材料コストを増加させることがない。
【０００６】
また、本発明は、前記樹脂層の表面の凹凸が、前記樹脂層に設けられたビアによって形成されていることを特徴とする。
このように構成することで、樹脂層に形成されるビアを利用して樹脂層の表面の凹凸を形成することができるので、凹凸の形成を容易にすることができる。したがって、半導体装置の生産性を低下させることがない。また、通常の半導体装置に存在するビアによって樹脂層の表面の凹凸形状を形成するので、材料コストを増加させることがない。
【０００７】
また、本発明は、前記樹脂層上には配線が形成され、前記樹脂層と前記配線との間には下地層が形成され、前記薄膜抵抗が、前記樹脂層の表面に形成された前記下地層の少なくとも一部と同じ材料で形成されていることを特徴とする。
このように構成することで、下地層の形成と同時に薄膜抵抗を形成することができる。したがって、薄膜抵抗の形成を容易にし、半導体装置の生産性を向上させることができる。また、薄膜抵抗と下地層の少なくとも一部の間で材料を相互に有効利用することができるので、材料コストを削減することができる。
【０００８】
また、本方法発明は、基体の表面に再配置配線を形成する工程と、前記基体の表面に、前記再配置配線を覆い前記再配置配線が前記基体の表面になす凹凸を反映して前記樹脂層の表面が凹凸をなすように樹脂層を形成する工程と、前記樹脂層の表面に、下地層を形成すると同時に前記凹凸に沿って薄膜抵抗を形成する工程と、前記下地層の表面に配線を形成する工程と、を有することを特徴とする。
このように製造することで、樹脂層を基体表面に形成する工程と同時に、樹脂層表面に凹凸を形成することができる。また、下地層の形成と同時に薄膜抵抗を形成するので工程数を削減することができる。したがって、半導体装置の生産性を向上させると共に、薄膜抵抗の抵抗値を向上させ、かつ高集積化が可能な薄膜抵抗を備えた半導体装置を製造することができる。
【０００９】
また、本方法発明は、基体の表面に樹脂層を形成し、パターニングすると同時にビアを形成する工程と、前記樹脂層の表面に下地層を形成すると同時に前記ビアの内面に沿って薄膜抵抗を形成する工程と、前記下地層の表面に配線を形成する工程と、を有することを特徴とする。
このように製造することで、樹脂層にビア形成する工程と同時に樹脂層表面に凹凸を形成することができる。また、下地層の形成と同時に薄膜抵抗を形成するので工程数を削減することができる。したがって、半導体装置の生産性を向上させると共に、薄膜抵抗の抵抗値を向上させ、かつ高集積化が可能な薄膜抵抗を備えた半導体装置を製造することができる。
【発明を実施するための最良の形態】
【００１０】
＜第一実施形態＞
次に、本発明の第一実施形態を図面に基づいて説明する。なお、以下の説明に用いる各図面では、各部材を認識可能な大きさとするため、各部材の縮尺を適宜変更している。
図１に示すように、半導体装置１の基体である基板２の能動面３には、複数の電極４，５が形成されている。基板２は、例えばシリコン等によって形成され、電極４，５は、例えばＣｕ等の導電体材料によって形成されている。また、電極４，５の形成領域を除く基板２の能動面３上には複数の電子回路からなる集積回路（図示せず）が形成され、さらに、例えば、ＳｉＮ、ＳｉＯ２等の電気絶縁材料からなる絶縁層６が形成されている。
【００１１】
絶縁層６の表面には、再配置配線７及び電極８が形成されている。再配置配線７および電極８は、例えばＣｕ等の導電体材料によって形成されている。再配置配線７は、例えば、電極４，５や集積回路と、この基板２を相手側基板に実装するための外部接続端子（図示せず）とを接続している。再配置配線７は、微細設計された電極４，５，８の狭いピッチを、外部接続端子の広いピッチに再配置するためのものである。再配置配線７は、絶縁膜６の表面に、後述する薄膜抵抗９の形成箇所に対応して配線パターンが描かれている。絶縁膜６の表面には再配置配線７の形成部と非形成部により凹凸が形成されている。凹凸を形成する再配置配線７の高さＨは、後述する樹脂層１０に所望の凹凸形状を形成するために必要な高さＨに設定する。
【００１２】
絶縁層６の表面には、電極４，５，８の形成箇所を除いて再配置配線７を覆うように樹脂層１０が形成されている。電極４，５，８の形成箇所には、樹脂層にビア１３，１４，１５が形成され、電極４，５，８の表面が露出した状態となっている。樹脂層１０は、例えば感光性ポリイミドやＢＣＢ（ベンゾシクロブテン）、フェノールノボラック樹脂等の感光性樹脂から形成されている。この樹脂層１０は半導体装置１を実装する相手側基板と半導体装置１との熱膨張係数の差によって生ずる応力を緩和する応力緩和層として機能させることができる。
【００１３】
図２は、図１におけるＡ部の拡大図である。図２に示すように、樹脂層１０の表面には厚さＴ方向に波状の凹凸が形成されている。この凹凸は、再配置配線７が絶縁膜６の表面に形成する凹凸の形状を反映して形成されている。すなわち、絶縁層６表面に再配置配線７が形成され、その上に積層された樹脂層１０の表面には、再配置配線７の高さＨを反映して、厚さＴ方向に凸部１７が形成されている。これに対し、絶縁層６上に直接積層された樹脂層１０の表面は、再配置配線７の非形成部を反映して相対的に凹部１６となっている。ここで、樹脂層１０表面の凸部１７の高さＨ´は、例えば再配置配線７の高さＨ、樹脂層１０の厚さＴ、樹脂層１０の樹脂材料の粘度等により規定される。ここで、樹脂層１０の厚さＴは、絶縁層６の表面から樹脂層１０表面の凹部１６の底部までの平均の厚さとする。
【００１４】
樹脂層１０の表面には、薄膜抵抗９が樹脂層１０表面の厚さＴ方向の波型の凹部１６および凸部１７に沿って形成されている。これにより、薄膜抵抗９は、厚さＴ方向に波状に起伏した状態となっている。薄膜抵抗９は、例えば、ＴｉＷ（チタンタングステン）、Ｔｉ（チタン）あるいはＷ（タングステン）等の金属によって、例えば、１μｍ以下の厚さに形成されている。また、樹脂層１０の表面には、下地層１１が形成されている。下地層１１は、表面に形成される配線１２の任意のパターンに従って形成される。
【００１５】
下地層１１の表面に形成された配線１２は、能動面３上の集積回路および電極４，５，８、あるいは樹脂層１０表面の外部接続端子等に接続されている。配線１２は、例えば、Ｃｕ、Ａｕ、Ａｇ等により形成されている。下地層１１は、配線１２の構成材料が樹脂層１０に拡散するのを防止するバリア層（図示せず）や、配線１２をメッキ処理によって形成する際の電極になるシード層（図示せず）等によって構成されている。ここで、下地層１１を構成する層の少なくとも一層は、薄膜抵抗９と同じ材料、例えばＴｉＷ（チタンタングステン）、Ｔｉ（チタン）あるいはＷ（タングステン）等の金属によって形成されている。
【００１６】
次に、本実施の形態の半導体装置の製造方法について説明する。尚、本実施の形態においては、シリコンのウエハ上に半導体装置１を複数一括して形成し、その後、ダイシングして個片化するが、図１、図２では、図示都合上、一の半導体装置１のみを表示している。
【００１７】
まず、半導体装置１の基板２の能動面３に複数の電子回路からなる集積回路を形成する。そして、この集積回路に電気的に接続する電極４，５を形成する。さらに、この電極４，５を覆うように絶縁層６を形成する。次いで、電極４，５上に形成された絶縁層６を、例えばフォトリソグラフィおよびエッチング等により除去し、電極４，５の表面を露出させる。
【００１８】
次に、絶縁層６上に再配置配線７および電極８を形成する。再配置配線７や電極８は、例えば、スパッタリング、フォトリソグラフィ、エッチング、電界メッキ法等の工程を経ることによって形成される。このとき、後の工程で形成される薄膜抵抗９の形成位置を考慮して再配置配線７をパターニングする。また、再配置配線７の高さＨは、後の工程で形成される樹脂層１０の厚さＴ、材料の粘度等を考慮し、樹脂層１０の表面に所望の高さＨ´の凸部１７を形成することができるように予め調整しておく。
【００１９】
次いで、基板２の能動面３の表面の絶縁層６上に、上述の再配置配線７を覆うように樹脂層１０を形成する。このとき、再配置配線７が絶縁層６上になす凹凸を利用して、樹脂層１０の表面に凹凸を形成する。ここで、樹脂層１０の厚さＴおよび材料の粘度は、再配置配線７の高さＨを反映して表面に所望の高さＨ´の凸部１７が得られるように予め調整しておく。樹脂層１０を形成した後、樹脂層１０に覆われた電極４，５，８を露出させるために、例えばエッチング等によりビア１３，１４，１５を形成する。同時に、樹脂層１０のパターニングを行う。
【００２０】
次に、樹脂層１０の表面に下地層１１を形成すると同時に、樹脂層１０表面の凹部１６および凸部１７がなす凹凸に沿って薄膜抵抗９を形成する。まず、樹脂層１０の表面にバリア層をスパッタリング等により形成する。さらに、バリア層の表面にシード層をスパッタリング等により形成する。このとき、下地層１１を構成する層のうち少なくとも一層を形成する工程と同時に薄膜抵抗９を形成する。
【００２１】
その後、薄膜抵抗９および下地層１１を所望の形状にパターニングする。例えば、薄膜抵抗９の表面にレジストを塗布し、フォトリソグラフィによりそのレジストをパターニングし、さらにエッチング等を行うことによって、薄膜抵抗９および下地層１１を任意のパターンに形成する。さらに、下地層１１の上に配線１２および外部接続端子等を、例えば、スパッタリング、電界メッキ法等によって形成する。
【００２２】
次に、本実施の形態の作用について説明する。
図１に示すように、薄膜抵抗９が樹脂層１０の表面の厚さＴ方向の凹凸に沿って波状に起伏させた状態で形成されている。これにより、基板２上に占める薄膜抵抗９の平面積を増加させることなく、薄膜抵抗９の表面積を増加させることができる。すなわち、薄膜抵抗９の紙面垂直方向の幅、厚さＴ、材質を固定した場合であっても、平坦な樹脂層１０の表面上に形成された薄膜抵抗９と比較して、薄膜抵抗９中に流れる電流の経路を大幅に延長させることができる。これにより、薄膜抵抗９の抵抗値を向上させることができる。
したがって、薄膜抵抗９の厚さおよび材質に制限があっても、薄膜抵抗９の抵抗値を向上させつつ、基板２の能動面３上に占める薄膜抵抗９の平面積の増加を防止して、半導体装置１を高集積化することができる。
【００２３】
また、樹脂層１０の表面の凹凸が、基板２の能動面３上の絶縁膜６の表面に形成され樹脂層１０に覆われた再配置配線７によって形成され、新たな部材や工程を追加する必要がないので、樹脂層１０の表面の凹凸を容易に形成することができる。
したがって、半導体装置１の生産性を低下させることなく、薄膜抵抗９の抵抗値を向上させることができる。また、通常の半導体装置１に存在する再配置配線７および樹脂層１０を利用して樹脂層１０表面の凹凸形状を形成することができるので、材料コストを増加させることなく、薄膜抵抗９の抵抗値を向上させることができる。
【００２４】
また、薄膜抵抗９が、樹脂層１０の表面に形成された下地層１１の少なくとも一層と同じ材料で形成されているので、下地層１１の形成と同時に薄膜抵抗９を形成することができる。これにより、薄膜抵抗９を形成する工程を別途設ける必要がなくなるので、半導体装置１の製造工程の工程数を削減することができる。
したがって、薄膜抵抗９の形成を容易にし、半導体装置１の生産性を向上させることができる。また、半導体装置１に用いられる材料の点数を減少させることができるので、半導体装置１の製造を容易にすることができる、また、薄膜抵抗９と下地層１１の少なくとも一部で材料を相互に有効利用することができるので、材料コストを削減することができる。
【００２５】
また、上述のように製造することで、樹脂層１０を絶縁層６の表面に形成する工程と同時に、樹脂層１０の表面に凹凸を形成することができる。また、下地層１１の形成と同時に薄膜抵抗９を形成するので工程数を削減することができる。
したがって、半導体装置１の生産性を向上させつつ、薄膜抵抗９の抵抗値を向上させることができ、かつ高集積化が可能な薄膜抵抗９を備えた半導体装置１を製造することができる。
【００２６】
以上、説明したように、本実施の形態によれば、抵抗値を向上させつつ、高集積化が可能な薄膜抵抗９を備えた半導体装置１を得ることができる。
【００２７】
＜第二実施形態＞
次に、本発明の第二実施形態について図３および図４を用いて説明する。
本実施形態の半導体装置２１では、図１および図２に示した第一実施形態の半導体装置１と比較して、樹脂層１０の表面の凹凸がビア２２によって形成されている点で異なっている。また、絶縁膜６上に再配置配線７が形成されていない点で異なっている。その他は第一実施形態と同様であるので、同一の部分には同一の符号を付して説明は省略する。
【００２８】
図３、図４に示すように、樹脂層１０には、樹脂層１０の表面から基板２の能動面３上の絶縁層６に達するビア２２が複数設けられている。このビア２２の非形成部位が凹部２３となり、ビア２２の形成部位が相対的に凸部２４となることで、樹脂層１０の表面に凹凸が形成されている。また、樹脂層１０の表面に形成された薄膜抵抗９は、樹脂層１０表面からビア２２の側壁に沿って下降し、絶縁膜６の表面に達している。薄膜抵抗９は、さらにビア２２の別の側壁に沿って上昇し、樹脂層１０の表面に達することで、樹脂層１０の厚さＴ´方向に波状に起伏させた状態で形成されている。
【００２９】
これにより、第一実施形態と同様に、基板２上に占める薄膜抵抗９の平面積を増加させることなく、薄膜抵抗９の表面積を増加させ、薄膜抵抗９の抵抗値を向上させることができる。また、通常の半導体装置１の製造工程に含まれるビア１３，１４の形成工程においてビア２２を形成し、そのビア２２を樹脂層１０の表面の凹凸として利用することができる。これにより、新たな工程を設けることなく樹脂層１０の表面に凹凸を容易に形成することができる。
【００３０】
したがって、本実施の形態によれば、たとえ再配置配線７が樹脂層１０の下層に形成されていない場合であっても、第一実施形態と同様の効果が得られるだけでなく、通常の半導体装置１に存在するビア１３，１４，１５の形成工程でビア２２を形成し、樹脂層１０の表面の凹凸形状を形成するので、材料コストを増加させることがない。また、樹脂層１０表面の凹凸を形成する際に、第一実施形態とは異なり樹脂層１０下層の凹凸を反映させる必要がないので、所望の凸部２４の高さＨ、樹脂層１０の粘度、厚さＴ等の関係を予め設定しておく必要が無い。よって、樹脂層１０表面の凹凸を容易に形成することができ、薄膜抵抗９の抵抗値を容易に向上させることができる。
【００３１】
次に、本実施形態における半導体装置２１の製造方法について説明する。
図３に示すように、第一実施形態と同様の工程を経て、基板２の能動面３上に電極４，５，８、絶縁膜６および集積回路等を形成する。
次に、第一実施形態と同様に基板２の能動面３上に樹脂層１０を形成する。次いで、例えば、樹脂層１０の表面にレジストを塗布し、フォトリソグラフィ等により任意のパターンを形成してエッチングすることにより、樹脂層１０をパターニングすると同時に、複数のビア１３，１４，１５，２２を形成する。次いで、第一の実施形態と同様に、下地層１１を構成する層のうち、少なくとも一層を形成するのと同時に、薄膜抵抗９をスパッタリングによりビア２２が形成する凹凸に沿って厚さＴ´方向に波状に起伏させた状態で形成する。
【００３２】
このように製造することで、樹脂層１０にビア１３，１４を形成する工程と同時に、ビア２２を形成することによって、樹脂層１０の表面に凹凸を形成することができる。また、第一実施形態と同様に下地層１１の形成と同時に薄膜抵抗９を形成するので工程数を削減することができる。したがって、本実施形態の製造方法によれば、第一実施形態と同様に半導体装置２１の生産性を向上させると共に、薄膜抵抗９の抵抗値を向上させ、かつ高集積化が可能な薄膜抵抗９を備えた半導体装置２１を製造することができる。
【００３３】
＜電子機器＞
次に、上述の半導体装置１，２１を備えた電子機器について説明する。
図５に示すように、電子機器（携帯電話３００）は上述の半導体装置１，２１をその筐体内部に配設したものである。このような構成の携帯電話３００にあっては、生産性が高く、抵抗値を向上させることができ、かつ高集積化が可能な薄膜抵抗９を備えた半導体装置１，２１を備えているので、生産性が向上し、かつ小型・軽量化されたものとなる。
【００３４】
尚、本発明の技術範囲は上述の実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能であり、実施形態で挙げた具体的な材料や層構成などはほんの一例に過ぎず、適宜変更が可能である。
【００３５】
電子機器としては、上述の携帯電話に限られることなく、種々の電子機器に適用することができる。例えば、ノート型コンピュータ、液晶プロジェクタ、マルチメディア対応のパーソナルコンピュータ（ＰＣ）及びエンジニアリング・ワークステーション（ＥＷＳ）、ページャ、ワードプロセッサ、テレビ、ビューファインダ型又はモニタ直視型のビデオテープレコーダ、電子手帳、電子卓上計算機、カーナビゲーション装置、ＰＯＳ端末、タッチパネルを備えた装置等の電子機器に適用することができる。
【００３６】
また、電極パッドの構成材料については、電極パッドに必要とされる電気的特性、物理的特性、および化学的特性に応じて適宜変更が可能である。例えばＴｉ（チタン）等からなる第１層、ＴｉＮ（窒化チタン）等からなる第２層、ＡｌＣｕ（アルミニウム／銅）等からなる第３層、ＴｉＮ等からなる第４層（キャップ層）がこの順に積層されたような、積層構造であってもよい。
【００３７】
また、上述の実施形態においては、再配置配線による樹脂層表面の凹凸と、ビアによる樹脂層表面の凹凸を別々に形成したが、これらが一の半導体装置に同時に形成され、それぞれの凹凸に沿って薄膜抵抗を形成してもよい。これにより、能動面上の再配置配線のパターンにとらわれることなく樹脂層表面に凹凸を形成し、薄膜抵抗の抵抗値を向上させることができる。また、再配置配線によって凹凸を形成し、加えてビアによっても凹凸を形成することで、それぞれ単独で凹凸を形成した場合と比較して、薄膜抵抗の抵抗値をより向上させることができる。
【図面の簡単な説明】
【００３８】
【図１】本発明の第一実施形態における半導体装置の断面図である。
【図２】図１のＡ部の拡大図である。
【図３】本発明の第二実施形態における半導体装置の断面図である。
【図４】図３のＢ部の拡大図である。
【図５】本発明の電子機器の一実施形態の斜視図である。
【符号の説明】
【００３９】
１  半導体装置、２  基板（基体）、７  再配置配線、９  薄膜抵抗、１０  樹脂層、１１  下地層、１６  凹部（凹凸）、１７  凸部（凹凸）、２１  半導体装置、２２  ビア、２３  凹部（凹凸）、２４  凸部（凹凸）、Ｔ  厚さ、Ｔ´  厚さ
【図１】
2008159622.tif 000003
【図２】
2008159622.tif 000004
【図３】
2008159622.tif 000005
【図４】
2008159622.tif 000006
【図５】
2008159622.tif 000007