(57)【要約】【課題】本発明は、単一セルに多数のビットのデータを格納及び消去できることにより、高密度／高集積メモリ特性を有するフラッシュメモリ素子を提供するためのものである。【解決手段】本発明のある態様のフラッシュメモリ素子は、半導体基板の上に第１不純物がドーピングされた領域が形成され、領域の上に第１不純物と相異する極性を有する第２不純物がドーピングされ、正方形を有する第１ポリシリコンパターンが形成され、第１ポリシリコンパターンの上に第１不純物と同一な第３不純物がドーピングされ、正方形を有する第２ポリシリコンパターンが形成され、第１及び第２ポリシリコンパターンの四方側面に多数の電荷捕獲層が形成され、各電荷捕獲層の上に形成された多数の制御ゲートを含む。【選択図】図２Ａ
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の上に第１不純物がドーピングされた領域と、
前記領域の上に前記第１不純物と相異する極性を有する第２不純物がドーピングされ、正方形で形成された第１ポリシリコンパターンと、
前記第１ポリシリコンパターンの上に前記第１不純物と同一な第３不純物がドーピングされ、正方形で形成された第２ポリシリコンパターンと、
前記第１及び第２ポリシリコンパターンの四方側面に形成された多数の電荷捕獲層と、
前記各電荷捕獲層の上に形成された多数の制御ゲートと、
を含むことを特徴とするフラッシュメモリ素子。
【請求項２】
前記第１及び第３不純物は、Ｎ型及びＰ型不純物のうち、どれか１つであることを特徴とする請求項１記載のフラッシュメモリ素子。
【請求項３】
前記第２不純物は、Ｎ型及びＰ型不純物のうち、どれか１つであることを特徴とする請求項１記載のフラッシュメモリ素子。
【請求項４】
前記電荷捕獲層は、第１酸化膜、窒化膜、第２酸化膜が順次に積層されたことを特徴とする請求項１記載のフラッシュメモリ素子。
【請求項５】
前記電荷捕獲層は、ＳｉＯ２−Ｓｉ３Ｎ４−ＳｉＯ２、ＳｉＯ２−Ｓｉ３Ｎ４−Ａｌ２Ｏ３、ＳｉＯ２−Ｓｉ３Ｎ４−Ａｌ２Ｏ３、及びＳｉＯ２−Ｓｉ３Ｎ４−ＳｉＯ２−Ｓｉ３Ｎ４−ＳｉＯ２のうち、少なくともどれか１つであることを特徴とする請求項４記載のフラッシュメモリ素子。
【請求項６】
前記第２ポリシリコンパターンは、前記各制御ゲートより少なくとも高く形成されていることを特徴とする請求項１記載のフラッシュメモリ素子。
【請求項７】
前記各電荷捕獲層は、前記領域と前記各制御ゲートとの間と、前記第１及び第２ポリシリコンパターンと前記各制御ゲートとの間に形成されていることを特徴とする請求項１記載のフラッシュメモリ素子。
【請求項８】
前記領域と前記各制御ゲートとの間に形成された絶縁膜を更に含むことを特徴とする請求項１記載のフラッシュメモリ素子。
【請求項９】
前記領域の上に形成された突出部を更に含むことを特徴とする請求項１記載のフラッシュメモリ素子。
【請求項１０】
前記突出部は、前記領域と同一な物質からなることを特徴とする請求項９記載のフラッシュメモリ素子。
【請求項１１】
前記半導体基板の上にトレンチを有するように形成された絶縁膜パターンを更に含み、
前記トレンチの内に前記領域が形成されていることを特徴とする請求項１記載のフラッシュメモリ素子。
【請求項１２】
前記領域は、前記絶縁膜パターンより少なくとも高く形成されていることを特徴とする請求項１１記載のフラッシュメモリ素子。
【請求項１３】
前記半導体基板はＰ型物質からなり、前記領域はＮ型ポリシリコンからなることを特徴とする請求項１１記載のフラッシュメモリ素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フラッシュメモリ素子に関するものである。
【背景技術】
【０００２】
一般に、フラッシュメモリ素子は、プログラミング及び消去（Erase）特性を備えたＥＰＲＯＭと、電気的にプログラミング及び消去特性を確保するＥＥＰＲＯＭの長所を有する。
【０００３】
従来のフラッシュメモリ素子は、図１に示すように、シリコン基板１の上にトンネル酸化膜３、フローティングゲート４、絶縁膜５、及び制御ゲート６が順次に形成され、その両側の基板の上にソース及びドレイン領域２が形成されて、１つのトランジスタが製造されることができる。
【０００４】
従来のフラッシュメモリ素子は、このような単一トランジスタがマトリックス状で配列されて多数のセルを構成する。
【０００５】
従来のフラッシュメモリ素子は、１つのトランジスタにより１ビットのデータが格納及び消去されることができる。したがって、従来のフラッシュメモリ素子は、１つのセルに１ビットのデータのみを格納及び消去することができる。
【０００６】
しかしながら、従来のフラッシュメモリ素子は、物理的にソース領域とドレイン領域が水平的に形成されて、１つのトランジスタに１ビットのデータのみ格納及び消去されるので、高密度／高集積のメモリ素子を具現し難いという問題がある。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明の目的は、単一セルに多数のビットのデータが格納及び消去できることにより、高密度／高集積メモリ特性を有するフラッシュメモリ素子を提供することにある。
【課題を解決するための手段】
【０００８】
本発明によるフラッシュメモリ素子は、半導体基板と、上記半導体基板の上に第１不純物がドーピングされた領域と、上記領域の上に上記第１不純物と相異する極性を有する第２不純物がドーピングされ、正方形で形成された第１ポリシリコンパターンと、上記第１ポリシリコンパターンの上に上記第１不純物と同一な第３不純物がドーピングされ、正方形で形成された第２ポリシリコンパターンと、上記第１及び第２ポリシリコンパターンの四方側面に形成された多数の電荷捕獲層と、上記各電荷捕獲層の上に形成された多数の制御ゲートとを含むことを特徴とする。
【発明の効果】
【０００９】
以上、本発明の実施形態によるフラッシュメモリ素子によれば、１つのセルで垂直構造のソース／ドレインの間に形成されたチャネルの４方向に電荷捕獲層を置いて、従来と同一な大きさを占め、かつ、４ビットのデータを格納及び消去することができる。
【００１０】
これによって、一つのセルにより４ビットのデータを格納及び消去できるので、高密度／高集積特性を有するフラッシュメモリ素子を具現することができる。
【発明を実施するための最良の形態】
【００１１】
以下、添付図面に基づき、本発明の好適な実施形態について詳細に説明する。図中、同じ構成要素に対しては、できる限り同じ参照符号を付している。なお、本発明を説明するに当たり、本発明の要旨のみを明瞭にするため、関連のある公知の機能や構成についての具体的な説明は、適宜省略する。
【００１２】
また、本発明による実施形態の説明において、各層（膜）、領域、パターン、または構造物が、基板、各層（膜）、領域、パッド、またはパターンの“上（on/above/over/upper）”に、または、“下（down/below/under/lower）”に形成されることと記載される場合において、その意味は、各層（膜）、領域、パッド、パターン、または構造物が直接、基板、各層（膜）、領域、パッド、またはパターンに接触して形成される場合と解釈されることができ、他の層（膜）、他の領域、他のパッド、他のパターン、または他の構造物がその間に追加的に形成される場合と解釈されることもできる。したがって、その意味は発明の技術的思想により判断されるべきである。
【００１３】
図２Ａは第１実施形態によるフラッシュメモリ素子を示す図であり、図２Ｂは図２ＡのＸ軸方向に切断した断面図であり、図２Ｃは図２ＡのＹ軸方向に切断した断面図である。
【００１４】
第１実施形態によるフラッシュメモリ素子は、図２Ａ乃至図２Ｃに示すように、第１不純物がドーピングされた領域１０が半導体基板（図示せず）の上に形成される。上記第１不純物は、例えば、リン（Ｐ）または砒素（Ａｓ）のようなＮ型不純物であるか、硼素（Ｂ）のようなＰ型不純物であり得る。第１実施形態では、Ｎ型不純物を中心に説明する。また、上記半導体基板は、Ｎ型基板を例として説明する。
【００１５】
上記第１不純物がドーピングされた領域１０の上に正方形を有する第１ポリシリコンパターン２０が形成される。第１ポリシリコンパターン２０には、上記第１不純物と相異する極性を有する第２不純物がドーピングされる。上記第１不純物がＮ型不純物であれば、上記第２不純物はＰ型不純物である。したがって、第１ポリシリコンパターン２０は、Ｐウェルを形成することになる。
【００１６】
第１ポリシリコンパターン２０の上に正方形を有する第２ポリシリコンパターン３０が形成される。第２ポリシリコンパターン３０には、上記第１不純物がドーピングされる。したがって、上記第１不純物がドーピングされた領域１０、第１ポリシリコンパターン２０、及び第２ポリシリコンパターン３０は、Ｎ型／Ｐ型／N型が順次に正方形で積層された垂直構造をなすことになる。
【００１７】
正方形の第１ポリシリコンパターン２０、第２ポリシリコンパターン３０の四方側面には電荷捕獲層４０が形成される。通常的に、電荷捕獲層４０は、絶縁膜で形成されることができるが、本実施形態では、第１酸化膜、窒化膜、第２酸化膜が順次に積層されたＯＮＯ層である。より具体的には、ＳｉＯ２−Ｓｉ３Ｎ４−ＳｉＯ２、ＳｉＯ２−Ｓｉ３Ｎ４−Ａｌ２Ｏ３、ＳｉＯ２−Ｓｉ３Ｎ４−Ａｌ２Ｏ３、ＳｉＯ２−Ｓｉ３Ｎ４−ＳｉＯ２−Ｓｉ３Ｎ４−ＳｉＯ２等、いろいろな形態の構造の膜質のうち、少なくともどれか一つの構造膜質で形成されることができる。
【００１８】
電荷捕獲層４０の上には、ポリシリコンで形成された制御ゲート５１、５２、５３、５４が形成される。
【００１９】
図３は、第２実施形態によるフラッシュメモリ素子を示す図である。
【００２０】
図３に示すように、第２実施形態によるフラッシュメモリ素子は、第２ポリシリコンパターン３１が制御ゲート５１、５２、５３、５４より少なくとも高く形成される。
【００２１】
図４は、第３実施形態によるフラッシュメモリ素子を示す図である。
【００２２】
図４に示すように、第３実施形態によるフラッシュメモリ素子は、第１ポリシリコンパターン２０及び第２ポリシリコンパターン３０と第１乃至第４制御ゲート５１、５２、５３、５４との間には電荷捕獲層４０が形成され、第１不純物がドーピングされた領域１０と第１乃至第４制御ゲート５１、５２、５３、５４との間には電荷捕獲層４０と相異する絶縁膜４１が形成される。
【００２３】
電荷捕獲層４０は、第１酸化膜、窒化膜、第２酸化膜が順次に積層されたＯＮＯ層、より具体的には、ＳｉＯ２−Ｓｉ３Ｎ４−ＳｉＯ２、ＳｉＯ２−Ｓｉ３Ｎ４−Ａｌ２Ｏ３、ＳｉＯ２−Ｓｉ３Ｎ４−Ａｌ２Ｏ３、ＳｉＯ２−Ｓｉ３Ｎ４− ＳｉＯ２−Ｓｉ３Ｎ４− ＳｉＯ２等、いろいろな形態の構造膜質のうち、少なくともどれか一つの構造膜質であり得る。
【００２４】
図５は、第４実施形態によるフラッシュメモリ素子を示す図である。
【００２５】
図５に示すように、第４実施形態によるフラッシュメモリ素子は、第１不純物がドーピングされた領域１０の上に正方形で突出した突出部１１が形成される。突出部１１の上に第１ポリシリコンパターン２０が形成される。上記突出部は、第１不純物がドーピングされた領域１０と同一な物質からなることができる。
【００２６】
図６は、第５実施形態によるフラッシュメモリ素子を示す図である。
【００２７】
図６に示すように、第５実施形態によるフラッシュメモリ素子は、半導体基板１４の上にはトレンチを備えた絶縁膜パターン１２が形成され、上記トレンチ内に第１不純物がドーピングされた領域１３が形成される。第１不純物がドーピングされた領域１３は、少なくとも絶縁膜パターン１２より高く形成されることができる。
【００２８】
図７は、第６実施形態によるフラッシュメモリ素子を示す図である。
【００２９】
図７に示すように、第６実施形態によるフラッシュメモリ素子は、半導体基板１５の上にトレンチを有する絶縁膜パターン１２が形成され、上記トレンチ内に第１不純物がドーピングされた領域１３が形成される。半導体基板１５は、Ｐ型物質からなり、第１不純物がドーピングされた領域１３はＮ型ポリシリコンからなることができる。
【００３０】
図８は、第７実施形態によるフラッシュメモリ素子を示す図である。
【００３１】
図８に示すように、第７実施形態によるフラッシュメモリ素子は、第１不純物がドーピングされた領域１０’はＰ型不純物がドーピングされたＰ型ポリシリコンで形成され、第１ポリシリコンパターン２０’はＮ型不純物がドーピングされてＮウェルを形成する。また、第２ポリシリコンパターン３０’はＰ型不純物がドーピングされる。
【００３２】
上記のような実施形態によるフラッシュメモリ素子によれば、第１不純物がドーピングされた領域１０と第２ポリシリコンパターン３０、３１は、従来の水平構造のソース／ドレイン領域とは異なり、垂直構造のソース／ドレイン領域を正方形で形成することになる。この際、Ｐ型不純物がドーピングされてＰウェルを形成した第１ポリシリコンパターン２０は、第１不純物がドーピングされた領域１０と第２ポリシリコンパターン３０、３１との間で電荷（または、正孔）の移動経路であるチャネルの役割をすることになる。
【００３３】
第１酸化膜、窒化膜、第２酸化膜が順次に積層されたＯＮＯ層で形成された電荷捕獲層４０は、上記窒化膜で電荷がプログラミングまたは消去され、上記第１酸化膜はチャネルから窒化膜へ電荷がトンネリングされるためのトンネリング酸化膜の役割をして、上記第２酸化膜は、窒化膜から第１、第２、第３、第４制御ゲート５１、５２、５３、５４へ電荷が移動することを防止するブロッキング酸化膜の役割をする。
【００３４】
第１制御ゲート５１に電圧が印加されれば、ソースの役割をする第１不純物がドーピングされた領域１０から電荷（または、正孔）が排出され、排出された電荷は電荷捕獲層４０内の窒化膜にプログラミングされる。第１制御ゲート５１の電圧が除去されれば、上記窒化膜にプログラミングされた電荷（または、正孔）は消去される。
【００３５】
同様に、第２制御ゲート５２に電圧が印加されれば、ソースの役割をする第１不純物がドーピングされた領域１０から電荷（または、正孔）が排出されて、上記窒化膜にプログラミングされる。第２制御ゲート５２の電圧が除去されれば、上記窒化膜にプログラミングされた電子（または、正孔）は消去される。このような過程は、第３、第４制御ゲート５３、５４を通じて各々同様になされる。
【００３６】
残りの第３及び第４制御ゲート５３、５４による動作も前述した動作と同様になされることができる。
【００３７】
したがって、以上の実施形態によるフラッシュメモリ素子によれば、垂直構造のソース／ドレインの間に形成されたチャネルの周りの４方向に電荷捕獲層を置いて、従来のような大きさを占め、かつ４ビットのデータを格納及び消去することができる。また、ここに、既存のマルチ−レベルビット（Multi-level Bit）技術を接続させれば、１つのセルで８ビット乃至１６ビットまでも拡張できることになる。
【図面の簡単な説明】
【００３８】
【図１】従来のフラッシュメモリ素子を示す図である。
【図２Ａ】第１実施形態によるフラッシュメモリ素子を示す図である。
【図２Ｂ】図２ＡのＸ軸方向に切断した断面図である。
【図２Ｃ】図２ＡのＹ軸方向に切断した断面図である。
【図３】第２実施形態によるフラッシュメモリ素子を示す図である。
【図４】第３実施形態によるフラッシュメモリ素子を示す図である。
【図５】第４実施形態によるフラッシュメモリ素子を示す図である。
【図６】第５実施形態によるフラッシュメモリ素子を示す図である。
【図７】第６実施形態によるフラッシュメモリ素子を示す図である。
【図８】第７実施形態によるフラッシュメモリ素子を示す図である。
【符号の説明】
【００３９】
１  シリコン基板、  ３  トンネル酸化膜、  ４  フローティングゲート、  ５  絶縁膜、  ６  制御ゲート、  １０，１０’，１３  第１不純物がドーピングされた領域、  １１  突出部、  １２  絶縁膜パターン、  １４  半導体基板、  １５  半導体基板、  ２０，２０’  第１ポリシリコンパターン、  ３０，３０’，３１  第２ポリシリコンパターン、  ４０  電荷捕獲層、  ４１  絶縁膜。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図３】
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【図４】
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【図５】
2008141196.tif 000009
【図６】
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【図７】
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【図８】
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