(57)【要約】【課題】ＩＧＢＴにおいて、耐圧を維持しながらオン電圧を向上させることができる高耐圧半導体装置及びその製造方法を提供することを目的とする。【解決手段】活性層の表面領域に位置する第２導電型のドリフト拡散層の下部に形成された第１導電型のディープウェル拡散層の不純物濃度を、エミッタ拡散層に近い側に形成されている第１導電型のディープウェル拡散層と比較してコレクタ拡散層に近い側に形成されている第１導電型のディープウェル拡散層の濃度を高濃度に形成する。これにより、第１導電型のディープウェル拡散層を通過するキャリアの輸送効率を向上し、オン電圧の低減を実現する。【選択図】図１
2008277458.tif 000002
【特許請求の範囲】
【請求項１】
支持基板と前記支持基板上に形成された絶縁膜と、前記絶縁膜上に形成された活性層とを備えるＳＯＩ基板を用いて形成された高耐圧半導体装置であって、
前記活性層の表面層に選択的に形成された第１導電型のベース拡散層と、
前記ベース拡散層の表面層に選択的に形成された高濃度の第２導電型のエミッタ拡散層と、前記活性層の表面層に形成された第２導電型のドリフト拡散層と、
前記ドリフト拡散層の前記エミッタ拡散層から反対側の前記活性層の表面層に選択的に形成された第２導電型のコレクタバッファ層と、
前記コレクタバッファ層の表面層に選択的に形成された高濃度の第１導電型のコレクタ拡散層と、
前記エミッタ拡散層と前記ドリフト拡散層に挟まれた前記ベース拡散層及び前記ドリフト拡散層上にゲート絶縁膜を介して形成されたゲート電極と、
前記ドリフト拡散層の表面層に形成されたＬＯＣＯＳ酸化膜と、
前記エミッタ拡散層と前記コレクタ拡散層上にそれぞれ設けられたエミッタ電極、コレクタ電極を備えると共に、
前記活性層において、前記絶縁膜側に第１導電型のディープウェル拡散層を更に備え、前記ディープウェル拡散層の不純物の濃度ピークは、前記ドリフト拡散層を形成するために導入されている前記第２導電型の不純物の濃度ピークよりも深い位置に存在し、且つ前記ディープウェル拡散層の濃度を前記エミッタ拡散層に近い側と比較して前記コレクタ拡散層に近い側を濃く形成した
高耐圧半導体装置。
【請求項２】
前記ディープウェル拡散層の濃度を前記エミッタ拡散層に近い側と比較して前記コレクタ拡散層に近い側を濃く形成し、且つ濃度勾配によらず前記ＳＯＩ基板に対して縦方向への拡がりをほぼ一定に形成することを特徴とする
請求項１に記載の高耐圧半導体装置。
【請求項３】
支持基板と前記支持基板上に形成された絶縁膜と、前記絶縁膜上に形成された活性層とを備えるＳＯＩ基板を用いて形成された高耐圧半導体装置の製造方法であって、
前記活性層の表面層に第１導電型のベース拡散層を形成する工程と、
前記活性層の上に前記ベース拡散層の表面層に選択的に形成された高濃度の第２導電型のエミッタ拡散層を形成する工程と、
前記活性層の表面層に形成された第２導電型のドリフト拡散層を形成する工程と、
前記ドリフト拡散層の前記エミッタ拡散層から遠い側の前記活性層の表面層に選択的に形成された第２導電型のコレクタバッファ層を形成する工程と、
前記コレクタバッファ領域の表面層に選択的に形成された高濃度の第１導電型のコレクタ拡散層を形成する工程と、
前記エミッタ拡散層と前記ドリフト拡散層に挟まれた前記ベース拡散層及び前記ドリフト拡散層上にゲート絶縁膜を形成する工程と、
前記ドリフト拡散層の表面層にＬＯＣＯＳ酸化膜を形成する工程と、
前記ゲート絶縁膜を介してゲート電極を形成する工程と、
前記エミッタ拡散層と前記コレクタ拡散層上にそれぞれエミッタ電極、コレクタ電極を形成する工程
を備えると共に、
前記ＬＯＣＯＳ酸化膜を形成する工程の前に、前記活性層の前記絶縁膜側に第１導電型のディープウェル拡散層を形成する工程を更に備える
高耐圧半導体装置の製造方法。
【請求項４】
前記ディープウェル拡散層を形成する工程として、
前記ＬＯＣＯＳ酸化膜を形成する工程の前に、前記ＳＯＩ基板上にレジストを塗布後、前記ディープウェル拡散層が形成される領域において、複数の開口部を形成すると共に、前記開口幅は前記エミッタ拡散層側から前記コレクタ拡散層側に近づくにつれて開口幅を徐々に大きく形成し、前記活性層における前記ディープウェル拡散層を形成するための前記第１導電型の不純物を前記ドリフト領域を形成するために導入する前記第２導電型の不純物の濃度ピークよりも深い位置に濃度ピークが存在するよう高エネルギー注入を行い、前記ディープウェル拡散層を形成するための前記第１導電型の不純物の高エネルギー注入後、熱処理を施し前記第１導電型の不純物の濃度を前記エミッタ拡散層に近い側に形成されている前記ディープウェル拡散層よりも、前記コレクタ拡散層に近い側に形成されている前記ディープウェル拡散層に存在している前記第１導電型の不純物の濃度を濃く形成することを特徴とする
請求項３に記載の高耐圧半導体装置の製造方法。
【請求項５】
前記ディープウェル拡散層を形成する工程として、前記ＬＯＣＯＳ酸化膜を形成する工程の前に、前記ＳＯＩ基板上にレジストを塗布後、ハーフトーンマスクあるいはグレイトーンマスクなどを用いて露光を行うことで、前記第２導電型のドリフト拡散層の表面において、前記レジストの段差を複数形成すると共に、前記段差を有したレジストの膜厚は前記エミッタ拡散層側から前記コレクタ拡散層側に近づくにつれてレジストの膜厚を徐々に大きく形成し、前記活性層における前記ディープウェル拡散層を形成するための前記第１導電型の不純物を前記ドリフト領域を形成するために導入する前記第２導電型の不純物の濃度ピークよりも深い位置に濃度ピークが存在するよう高エネルギー注入を行い、前記ディープウェル拡散層を形成するための前記第１導電型の不純物の高エネルギー注入後、熱処理を施し前記第１導電型の不純物の濃度を前記エミッタ拡散層に近い側に形成されている前記ディープウェル拡散層よりも、前記コレクタ拡散層に近い側に形成されている前記ディープウェル拡散層に存在している前記第１導電型の不純物の濃度を濃く形成することを特徴とする
請求項３に記載の高耐圧半導体装置の製造方法。
【請求項６】
前記ディープウェル拡散層を形成する工程として、前記ＬＯＣＯＳ酸化膜を形成する工程の前に、前記ＳＯＩ基板上にレジストを塗布後、ハーフトーンマスクあるいはグレイトーンマスクなどを用いて露光を行うことで、前記第２導電型のドリフト拡散層の表面以外の領域ではレジスト膜厚は一定でありかつ前記第２導電型のドリフト拡散層の表面において、前記レジストの段差を複数形成すると共に、前記段差を有したレジストの膜厚は前記コレクタ拡散層側に近づくにつれてレジストの膜厚を徐々に大きく形成し、前記活性層における前記ディープウェル拡散層を形成するための第１導電型の不純物を前記ドリフト領域を形成するために導入する前記第２導電型の不純物の濃度ピークよりも深い位置に存在するよう高エネルギー注入を行い、前記ディープウェル拡散層を形成するための前記第１導電型の不純物の高エネルギー注入後、熱処理を施し前記第１導電型の不純物の濃度を前記エミッタ拡散層に近い側に形成されている前記ディープウェル拡散層よりも、前記コレクタ拡散層に近い側に形成されている前記ディープウェル拡散層に存在している前記第１導電型の不純物の濃度を濃く形成することを特徴とする
請求項３に記載の高耐圧半導体装置の製造方法。
【請求項７】
前記ディープウェル拡散層を形成する工程として、前記ＬＯＣＯＳ酸化膜を形成する工程の前に、前記ディープウェル拡散層が形成される領域において、前記ドリフト拡散層を形成する前記第２導電型の不純物の濃度ピークよりも深い位置に濃度ピークが存在するよう高エネルギー注入後、熱処理により注入した不純物を拡散し、
前記熱処理工程後に前記ＳＯＩ基板上にレジストを塗布後、前記ディープウェル拡散層が形成される領域において、複数の開口部を形成すると共に、前記開口部の開口幅は前記エミッタ拡散層側から前記コレクタ拡散層側に近づくにつれて開口幅を徐々に大きく形成し、前記第１導電型の不純物を前記高エネルギー注入よりも高いエネルギーで注入することでより深い位置に第１導電型の不純物を形成後、短時間の熱処理を施すことにより前記第１導電型の不純物の濃度を前記エミッタ拡散層に近い側と比較して前記コレクタ拡散層に近い側の前記第１導電型の不純物の濃度を高濃度に形成すると共に濃度勾配によらず前記ＳＯＩ基板に対して縦方向への拡がりをほぼ一定に形成することを特徴とする
請求項３に記載の高耐圧半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高耐圧半導体装置とその製造方法に関し、特に耐圧を維持しつつ、低オン電圧を実現する絶縁ゲート型バイポーラトランジスタ（以下、ＩＧＢＴと略す）、及びその製造方法に関するものである。
【背景技術】
【０００２】
半導体装置の素子分離として、以前からｐｎ接合を用いた接合分離技術が多く使用されてきた。しかし、近年では、埋込絶縁膜を有するＳＯＩ（Silicon On Insulator）基板に、ＳＯＩ基板表面から埋込絶縁膜まで到達するトレンチを形成し、このトレンチ内部に絶縁膜を形成する誘電体分離が用いられるようになってきた。
【０００３】
特に、一般的に分離を深く形成する必要性のある高耐圧パワー分野の半導体装置においては、このようなＳＯＩ−トレンチ分離が有効である。これは、高耐圧パワー分野の半導体においてｐｎ接合分離を用いた場合、素子面積に対し分離領域の占める面積が大きくなる欠点があったが、ＳＯＩ−トレンチ分離を用いることで分離領域の面積縮小が可能となるためである。この結果、製品チップの面積縮小が図れてコストダウンが期待できる。さらに、素子間のクロストークが無くなり、出力部である複数の高耐圧パワー素子と、その駆動回路部である複数の低耐圧素子とを同一チップ内に混載することが容易になるという利点もある。
【０００４】
以上のような利点から、ＳＯＩ基板上に形成する高耐圧パワー素子が注目されている。その中で、絶縁ゲート型の高耐圧半導体素子の一つとして、ＩＧＢＴがある。ＩＧＢＴは、パワーＭＯＳトランジスタの高速スイッチング特性とバイポーラトランジスタの高出力特性を兼ね備えた高耐圧半導体素子であり、近年、プラズマディスプレイ等のドライバＩＣやスイッチング電源等のパワーエレクトロニクス分野で広く利用されている。
【０００５】
図１１は、従来の高耐圧半導体装置であるＩＧＢＴの素子構造を示す。
ｐ型支持基板１と、ｐ型支持基板１上に形成された絶縁膜２と、絶縁膜２上に形成された低濃度のｐ型活性層３（ＳＯＩ活性層）が形成されている。このｐ型活性層３の表面には、低濃度のｎ−型ドリフト（オフセット）拡散層４が選択的に形成されており、また、ｎ−型ドリフト拡散層４の下層に、ｐ−型ディープウェル拡散層５が選択的に形成されている。
【０００６】
ｎ−型ドリフト拡散層４から少し離れた領域に、ｐ型ベース拡散層６と、そのｐ型ベース拡散層６の表面の一部に高濃度ｎ＋型エミッタ拡散層７が形成されており、またｐ型ベース拡散層６の表面の一部に高濃度ｎ＋型エミッタ拡散層７と隣接して高濃度ｐ＋型ベースコンタクト層８が形成されている。ｎ−型ドリフト拡散層４の表面には厚いＬＯＣＯＳ酸化膜９が形成されており、ｐ型ベース拡散層６の反対側のｎ−型ドリフト拡散層４の中のＬＯＣＯＳ酸化膜９に隣接して、ｐ＋型コレクタ拡散層１１が形成されている。
【０００７】
さらにｐ＋型コレクタ拡散層１１の外周には、比較的高濃度のｎ＋型コレクタバッファ層１０が包囲するように形成されている。高濃度ｎ＋型エミッタ拡散層７とｎ−型ドリフト拡散層４に挟まれたｐ型ベース拡散層６及びＰ型活性層３のシリコン表面には、ゲート酸化膜１２を介してゲート電極１３が設けられている。さらに、隣接する素子を電気的に分離するための分離溝１４をＰ型活性層３に形成する。
【０００８】
最後に、Ｐ型活性層３の表面をＢＰＳＧなどの層間絶縁膜１５を形成し、高濃度ｎ＋型エミッタ拡散層７の表面にはエミッタ電極１６が、ｐ＋型コレクタ拡散層１１の表面にはコレクタ電極１７を、それぞれ形成してＩＧＢＴが完成する。
【０００９】
このように形成されたＩＧＢＴにおいて動作原理を説明する。
ターンオン時、エミッタ電極１６に対してゲート電極１３に正の電圧を印加すると、ゲート電極１３の下部のｐ型ベース拡散層６の表面のチャネル領域が導通状態となり、高濃度ｎ＋型エミッタ拡散層７からｎ−型ドリフト拡散層４に電子が注入される。
【００１０】
また、ｐ＋型コレクタ拡散層１１とｎ＋型コレクタバッファ層１０は順バイアスされることにより、ｐ＋型コレクタ拡散層１１からｎ＋型コレクタバッファ層１０を通ってｎ−型ドリフト拡散層４及びｐ−型ディープウェル拡散層５に正孔が注入される。
【００１１】
この結果、ｎ−型ドリフト拡散層４には注入された正孔と同じだけ電子が集まることにより伝導度変調が起こって抵抗が下がり、ＩＧＢＴはオン状態となる。また、ｎ−型ドリフト拡散層４の下層に、ｐ−型ディープウェル拡散層５が形成されていることにより、ｎ−型ドリフト拡散層４の不純物濃度を高くしても、Ｐ型活性層の濃度を変えずに、ｐ−型ディープウェル拡散層５の不純物濃度を変えることで、ドリフト層の抵抗を下げながら空乏化のバランスを保って高耐圧化を図っている。
【特許文献１】特許第３７３０２８３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
従来のＩＧＢＴにおいて、上記の耐圧を維持したままオン電圧を低減する一つの方策として、ｎ−型ドリフト拡散層４あるいはｐ−型ドリフト拡散層５の濃度を増加することでドリフト層の抵抗を下げることが挙げられる。しかしながら、ｎ−型ドリフト拡散層４あるいはｐ−型ディープウェル拡散層５の濃度を一定以上増加すると、空乏化のバランスを保つことが困難となり耐圧が低下するため、安易にオン電圧を下げることができない。
【００１３】
本発明はＩＧＢＴの耐圧を維持しながら、オン電圧を低減できる高耐圧半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１４】
前記の目的を達成するため、本発明の請求項１に記載の高耐圧半導体装置は、支持基板と前記支持基板上に形成された絶縁膜と、前記絶縁膜上に形成された活性層とを備えるＳＯＩ基板を用いて形成された高耐圧半導体装置であって、前記活性層の表面層に選択的に形成された第１導電型のベース拡散層と、前記ベース拡散層の表面層に選択的に形成された高濃度の第２導電型のエミッタ拡散層と、前記活性層の表面層に形成された第２導電型のドリフト拡散層と、前記ドリフト拡散層の前記エミッタ拡散層から反対側の前記活性層の表面層に選択的に形成された第２導電型のコレクタバッファ層と、前記コレクタバッファ層の表面層に選択的に形成された高濃度の第１導電型のコレクタ拡散層と、前記エミッタ拡散層と前記ドリフト拡散層に挟まれた前記ベース拡散層及び前記ドリフト拡散層上にゲート絶縁膜を介して形成されたゲート電極と、前記ドリフト拡散層の表面層に形成されたＬＯＣＯＳ酸化膜と、前記エミッタ拡散層と前記コレクタ拡散層上にそれぞれ設けられたエミッタ電極、コレクタ電極を備えると共に、前記活性層において、前記絶縁膜側に第１導電型のディープウェル拡散層を更に備え、前記ディープウェル拡散層の不純物の濃度ピークは、前記ドリフト拡散層を形成するために導入されている前記第２導電型の不純物の濃度ピークよりも深い位置に存在し、且つ前記ディープウェル拡散層の濃度を前記エミッタ拡散層に近い側と比較して前記コレクタ拡散層に近い側を濃く形成したことを特徴とする。
【００１５】
本発明の高耐圧半導体装置によると、第２導電型のドリフト領域の不純物濃度がエミッタ領域に近い側と比較してコレクタ領域に近い側の方を高濃度に形成している。このことから、耐圧を維持しながらオン電圧を低減することができる。この理由を以下に説明する。
【００１６】
本発明の高耐圧半導体装置のオン電圧は、従来の高耐圧半導体装置のオン電圧が第２導電型のドリフト領域、及びその下部に位置する第１導電型のディープウェル拡散層を形成している不純物濃度によって決定されていたのと同様に、基本的には、第２導電型のドリフト領域及びその下部に位置する第１導電型のディープウェル拡散層の濃度（それぞれの領域を形成するために導入されている不純物濃度）によって決定される。動作としては、ゲート電極に正の電圧を印加すると、第１導電型のベース拡散層の表面にチャネル領域が同通状態となり、第２導電型のエミッタ拡散層から第２導電型のドリフト拡散層に電子が矢印２００で示すように注入される。また、第１導電型のコレクタ拡散層と第２導電型のコレクタバッファ層は順バイアスされることにより、第１導電型のコレクタ拡散層から第２導電型のコレクタバッファ層を通って第２導電型のドリフト拡散層に正孔が矢印３００で示すように注入される。この結果、第２導電型のドリフト拡散層には注入された正孔と同じだけ電子が集まることにより伝導度変調が起こって抵抗が下がり、ＩＧＢＴはオン状態となる。また、第１導電型のコレクタ拡散層から供給された正孔は第２導電型のコレクタバッファ層を通過して第１導電型のディープウェル領域にも注入される。これはオン時のキャリアの流れを示した図１０からもわかるように、ベースとなる第２導電型のコレクタバッファ層１１０と第１導電型のディープウェル拡散層１０５の間にある第２導電型のドリフト拡散層１１０の幅を第１導電型のディープウェル拡散層１０５を形成し縮小することで、この領域の抵抗成分を第１導電型のディープウェル拡散層１０５の上部にある第２導電型のドリフト拡散層領域よりも抑制することができる。そのため、正孔はベースの抵抗成分が低い領域も通過することで第１導電型のディープウェル拡散層にも注入され、第２導電型のエミッタ拡散層へ流れる。従って、オン電圧の低減効果の一つとして、第１導電型のディープウェル拡散層において正孔の輸送効率を向上させることによる正孔電流の増加が挙げられる。本構造においては、第１導電型のディープウェル拡散層において、第２導電型のエミッタ拡散層側と比較して第１導電型のコレクタ拡散層側の濃度を大きく形成することで、キャリアの進行方向と濃度勾配による拡散方向を同一にすることで正孔の輸送効率を向上させ、正孔電流を増加することが可能であり、オン電圧を低減することができる。また、第１導電型のディープウェル拡散層１０５の全体の濃度自体は濃く形成する必要性がないため、耐圧を維持することが可能である。
【００１７】
また、本発明の請求項２に記載の高耐圧半導体装置は、第１導電型のディープウェル拡散層を除いては請求項１記載の高耐圧半導体装置と同一であるが、第１導電型のディープウェル拡散層の形状を第２導電型のエミッタ拡散層側と第１導電型のコレクタ拡散層側による濃度勾配によらず一定に形成することを特徴とする。このため、第１導電型のディープウェル拡散層と第２導電型のドリフト拡散層の接合位置を支持基板とほぼ平行に形成することが可能であり、ポテンシャル分布の偏りを抑制することができるためオン電圧の低減と同時に耐圧を向上することができる。
【００１８】
また、本発明の請求項３に記載の高耐圧半導体装置の製造方法は、支持基板と前記支持基板上に形成された絶縁膜と、前記絶縁膜上に形成された活性層とを備えるＳＯＩ基板を用いて形成された高耐圧半導体装置の製造方法であって、前記活性層の表面層に第１導電型のベース拡散層を形成する工程と、前記活性層の上に前記ベース拡散層の表面層に選択的に形成された高濃度の第２導電型のエミッタ拡散層を形成する工程と、前記活性層の表面層に形成された第２導電型のドリフト拡散層を形成する工程と、前記ドリフト拡散層の前記エミッタ拡散層から遠い側の前記活性層の表面層に選択的に形成された第２導電型のコレクタバッファ層を形成する工程と、前記コレクタバッファ領域の表面層に選択的に形成された高濃度の第１導電型のコレクタ拡散層を形成する工程と、前記エミッタ拡散層と前記ドリフト拡散層に挟まれた前記ベース拡散層及び前記ドリフト拡散層上にゲート絶縁膜を形成する工程と、前記ドリフト拡散層の表面層にＬＯＣＯＳ酸化膜を形成する工程と、前記ゲート絶縁膜を介してゲート電極を形成する工程と、前記エミッタ拡散層と前記コレクタ拡散層上にそれぞれエミッタ電極、コレクタ電極を形成する工程を備えると共に、前記ＬＯＣＯＳ酸化膜を形成する工程の前に、前記活性層の前記絶縁膜側に第１導電型のディープウェル拡散層を形成する工程を更に備えることを特徴とする。このため、耐圧を維持しながらオン電圧を低減することができる高耐圧半導体装置の製造方法を提供できる。
【００１９】
また、本発明の請求項４に記載の高耐圧半導体装置の製造方法は、請求項３において、前記ディープウェル拡散層を形成する工程として、前記ＬＯＣＯＳ酸化膜を形成する工程の前に、前記ＳＯＩ基板上にレジストを塗布後、前記ディープウェル拡散層が形成される領域において、複数の開口部を形成すると共に、前記開口幅はエミッタ拡散層側から前記コレクタ拡散層側に近づくにつれて開口幅を徐々に大きく形成し、前記活性層における前記ディープウェル拡散層を形成するための前記第１導電型の不純物を前記ドリフト領域を形成するために導入する前記第２導電型の不純物の濃度ピークよりも深い位置に濃度ピークが存在するよう高エネルギー注入を行い、前記ディープウェル拡散層を形成するための前記第１導電型の不純物の高エネルギー注入後、熱処理を施し前記第１導電型の不純物の濃度を前記エミッタ拡散層に近い側に形成されている前記ディープウェル拡散層よりも、前記コレクタ拡散層に近い側に形成されている前記ディープウェル拡散層に存在している前記第１導電型の不純物の濃度を濃く形成することを特徴とする。
【００２０】
また、本発明の請求項５に記載の高耐圧半導体装置の製造方法は、請求項３において、前記ディープウェル拡散層を形成する工程として、前記ＬＯＣＯＳ酸化膜を形成する工程の前に、前記ＳＯＩ基板上にレジストを塗布後、ハーフトーンマスクあるいはグレイトーンマスクなどを用いて露光を行うことで、前記第２導電型のドリフト拡散層の表面において、前記レジストの段差を複数形成すると共に、前記段差を有したレジストの膜厚は前記エミッタ拡散層側から前記コレクタ拡散層側に近づくにつれてレジストの膜厚を徐々に大きく形成し、前記活性層における前記ディープウェル拡散層を形成するための前記第１導電型の不純物を前記ドリフト領域を形成するために導入する前記第２導電型の不純物の濃度ピークよりも深い位置に濃度ピークが存在するよう高エネルギー注入を行い、前記ディープウェル拡散層を形成するための前記第１導電型の不純物の高エネルギー注入後、熱処理を施し前記第１導電型の不純物の濃度を前記エミッタ拡散層に近い側に形成されている前記ディープウェル拡散層よりも、前記コレクタ拡散層に近い側に形成されている前記ディープウェル拡散層に存在している前記第１導電型の不純物の濃度を濃く形成することを特徴とする。
【００２１】
また、本発明の請求項６に記載の高耐圧半導体装置の製造方法は、請求項３において、前記ディープウェル拡散層を形成する工程として、前記ＬＯＣＯＳ酸化膜を形成する工程の前に、前記ＳＯＩ基板上にレジストを塗布後、ハーフトーンマスクあるいはグレイトーンマスクなどを用いて露光を行うことで、前記第２導電型のドリフト拡散層の表面以外の領域ではレジスト膜厚は一定でありかつ前記第２導電型のドリフト拡散層の表面において、前記レジストの段差を複数形成すると共に、前記段差を有したレジストの膜厚は前記コレクタ拡散層側に近づくにつれてレジストの膜厚を徐々に大きく形成し、前記活性層における前記ディープウェル拡散層を形成するための第１導電型の不純物を前記ドリフト領域を形成するために導入する前記第２導電型の不純物の濃度ピークよりも深い位置に存在するよう高エネルギー注入を行い、前記ディープウェル拡散層を形成するための前記第１導電型の不純物の高エネルギー注入後、熱処理を施し前記第１導電型の不純物の濃度を前記エミッタ拡散層に近い側に形成されている前記ディープウェル拡散層よりも、前記コレクタ拡散層に近い側に形成されている前記ディープウェル拡散層に存在している前記第１導電型の不純物の濃度を濃く形成することを特徴とする。
【００２２】
また、本発明の請求項７に記載の高耐圧半導体装置の製造方法は、請求項３において、前記ディープウェル拡散層を形成する工程として、前記ＬＯＣＯＳ酸化膜を形成する工程の前に、前記ディープウェル拡散層が形成される領域において、前記ドリフト拡散層を形成する前記第２導電型の不純物の濃度ピークよりも深い位置に濃度ピークが存在するよう高エネルギー注入後、熱処理により注入した不純物を拡散し、前記熱処理工程後に前記ＳＯＩ基板上にレジストを塗布後、前記ディープウェル拡散層が形成される領域において、複数の開口部を形成すると共に、前記開口部の開口幅は前記エミッタ拡散層側から前記コレクタ拡散層側に近づくにつれて開口幅を徐々に大きく形成し、前記第１導電型の不純物を前記高エネルギー注入よりも高いエネルギーで注入することでより深い位置に第１導電型の不純物を形成後、短時間の熱処理を施すことにより前記第１導電型の不純物の濃度を前記エミッタ拡散層に近い側と比較して前記コレクタ拡散層に近い側の前記第１導電型の不純物の濃度を高濃度に形成すると共に濃度勾配によらず前記ＳＯＩ基板に対して縦方向への拡がりをほぼ一定に形成することを特徴とする。
【発明の効果】
【００２３】
本発明は、前記の課題を解決するため、ｐ−型ドリフト拡散層の不純物濃度をエミッタ領域側と比較してコレクタ領域側を濃く形成することにより、オン時にｎ＋型コレクタバッファ層からｐ−型ディープウェル拡散層に注入した正孔が濃度勾配により拡散することで、正孔の進行方向と濃度勾配による拡散方向を同一にすることで正孔の輸送効率を向上させ、正孔電流を増加することが可能であり、オン電圧を低減することができる。また、ｐ−型ディープウェル拡散層５の全体の濃度自体は従来構造と比較して濃く形成する必要性がないため耐圧を維持することができる。
【発明を実施するための最良の形態】
【００２４】
以下、本発明の実施形態に係る高耐圧半導体装置とその製造方法を、具体的な各実施例に基づいて説明する。
なお、第１導電型がｐ型、第２導電型がｎ型であるものとして説明するが、これとは逆の第１導電型がｎ型、第２導電型がｐ型である場合を特に除くものではない。
【００２５】
（第１の実施例）
図１は、本発明の第１の実施例のＩＧＢＴを示す。
このＩＧＢＴは、ｐ型支持基板１０１と、ｐ型支持基板１０１の上に形成された絶縁膜１０２と、絶縁膜１０２上に形成されたｐ型活性層１０３とから構成されるＳＯＩ基板を用いて形成されている。
【００２６】
ｐ型活性層１０３の表面には、低濃度のｎ−型ドリフト（オフセット）拡散層１０４が選択的に形成されている。また、ｎ−型ドリフト拡散層１０４から少し離れた領域に、ｐ型ベース拡散層１０６と、そのｐ型ベース拡散層１０６の表面の一部に高濃度ｎ＋型エミッタ拡散層１０７が形成されている。また、ｐ型ベース拡散層１０６の表面の一部に前記高濃度ｎ＋型エミッタ拡散層１０７と隣接して高濃度ｐ＋型ベースコンタクト層１０８が形成されており、高濃度ｎ＋型エミッタ拡散層１０７と高濃度ｐ＋型ベースコンタクト層１０８の表面にはエミッタ電極１１６が設けられている。
【００２７】
ｎ−型ドリフト拡散層１０４の表面には厚いＬＯＣＯＳ酸化膜１０９が形成されており、ｐ型ベース拡散層１０６の反対側のｎ−型ドリフト拡散層１０４の中のＬＯＣＯＳ酸化膜１０９に隣接して、ｐ＋型コレクタ拡散層１１１が形成されており、その表面にはコレクタ電極１１７が形成されている。さらにｐ＋型コレクタ拡散層１１１の外周には比較的高濃度のｎ＋型コレクタバッファ層１１０が包囲するように形成されている。高濃度ｎ＋型エミッタ拡散層１０７とｎ−型ドリフト拡散層１０４に挟まれたｐ型ベース拡散層１０６及びｐ型活性層１０３のシリコン表面には、ゲート酸化膜１１２を介してゲート電極１１３が設けられている。
【００２８】
さらに、隣接する素子を電気的に分離するための分離溝１１４をｐ型活性層１０３に形成する。また、ｐ型活性層１０３の表面にＢＰＳＧなどの層間絶縁膜１１５が形成されている。なお、エミッタ電極１１６、コレクタ電極１１７、ゲート電極１１３については、電気的な接続を図示したものであり、構造を表すものではない。
【００２９】
また、ｎ−型ドリフト拡散層１０４の下層にｐ−型ディープウェル拡散層１０５が選択的に形成されている。なお、このｐ−型ディープウェル拡散層１０５は、ｎ＋型コレクタバッファ層１１０と接触すると電界が集中し耐圧が低下するため２μｍ以上間隔を設ける。また、ｐ型ベース拡散層１０６とｐ−型ディープウェル拡散層１０５とはキャリアである正孔の経路を遮断しないため接続している。
【００３０】
また、ｐ−型ディープウェル拡散層１０５の不純物の濃度ピークは、ｎ−型ドリフト拡散層１０４の濃度ピークよりも十分に深い位置に存在し、ｐ型活性層１０３の表面に向かって濃度が小さくなるようになっている。さらに、ｐ−型ディープウェル拡散層１０５の濃度を、ｎ＋型エミッタ拡散層１０７に近い側と比較してｐ＋型コレクタ拡散層１１１に近い側を濃く形成する。このｐ−型ディープウェル拡散層１０５を形成することで、オン電圧を低減することができる。これについて以下に説明する。
【００３１】
本実施例であるＩＧＢＴのオン動作時におけるキャリアの経路としては、まずゲート電極に正の電圧を印加すると、ｐ型ベース拡散層１０６の表面にチャネル領域が同通状態となり、高濃度ｎ＋型エミッタ拡散層１０７からｎ−型ドリフト拡散層１０４に電子が注入される。また、ｐ＋型コレクタ拡散層１１１とｎ＋型コレクタバッファ層１１０は順バイアスされることにより、ｐ＋型コレクタ拡散層１１１からｎ＋型コレクタバッファ層１１０を通ってｎ−型ドリフト拡散層１０４に正孔が注入される。この結果、第２導電型のドリフト拡散層には注入された正孔と同じだけ電子が集まることにより伝導度変調が起こって抵抗が下がり、ＩＧＢＴはオン状態となる。また、ｐ＋型コレクタ拡散層１１１から供給された正孔は、ｎ＋型コレクタバッファ層１１０を通過してｐ−型ディープウェル拡散層１０５にも注入される。これは、ベースとなるｎ＋型コレクタバッファ層１１０とｐ−型ディープウェル拡散層１０５の間にあるｎ−型ドリフト拡散層１０４の幅をｐ−型ディープウェル拡散層１０５を形成し縮小することで、この領域の抵抗成分をｐ−型ディープウェル拡散層１０５の上部にあるｎ−型ドリフト拡散層１０４よりも抑制することができる。そのため、正孔はベースの抵抗成分が低い領域も通過することでｐ−型ディープウェル拡散層１０５にも注入され、高濃度ｎ＋型エミッタ拡散層１０７へ流れる。本構造においては、ｐ−型ディープウェル拡散層１０５において、高濃度ｎ＋型エミッタ拡散層１０７側と比較してｐ＋型コレクタ拡散層１１１側の濃度を大きく形成することで、キャリアの進行方向と濃度勾配による拡散方向を同一にすることで正孔の輸送効率を向上させ、正孔電流を増加することが可能であり、オン電圧を低減することができる。また、第１導電型のディープウェル拡散層１０５の全体の濃度自体は濃く形成する必要性がないため、耐圧を維持することができる。
【００３２】
（第２の実施例）
次に本発明の第２の実施例に係る高耐圧半導体装置について説明する。
図２は、第２の実施例のＩＧＢＴの断面図を示している。
【００３３】
第２の実施例におけるＩＧＢＴは、ｐ−型ディープウェル拡散層１０５を除いては、図１に示す第１の実施例の横型ＩＧＢＴと同様の構造及び構成要素を有している。そのため、図２において、図１と同じ符号を用いることにより、同じ構成要素については説明を省略し、相違点について詳しく説明する。
【００３４】
第１の実施例に係るＩＧＢＴでは、ｐ−型ディープウェル拡散層１０５形成用不純物を注入後、高温熱処理を施すことによりｐ−型ディープウェル拡散層１０５を形成していた。そのため、ｐ−型ディープウェル拡散層１０５領域において、ｎ＋型エミッタ拡散層１０７側と比較してｐ＋型コレクタ拡散層１１１側に多くの不純物が存在しているため、高温熱処理を施すことで、ｐ＋型コレクタ拡散層１１１側でよりｐ型支持基板１０１の表面側と絶縁膜１０３側の方向に拡がりをもった構造を形成していた。しかし、図２に示すような第２の実施例では、ｐ−型ディープウェル拡散層１０５形成用不純物を２回に分けて注入を行うことにより、濃度勾配によらず前記ＳＯＩ基板に対して縦方向への拡がりをほぼ一定に形成でき、ｐ−型ディープウェル拡散層１０５とｎ−型ドリフト拡散層１０４の接合位置をｐ型支持基板１０１とほぼ平行に形成することが可能なため、ポテンシャル分布の偏りを抑制することができる。このため、ｐ−型ディープウェル拡散層が濃度プロファイルを有していることによりオン電圧の低減が図られると共に、耐圧をさらに向上することができる。
【００３５】
（第３の実施例）
次に、本発明の第３の実施例に係る高耐圧半導体装置の製造方法について、図面を参照しながら説明する。
【００３６】
図３，図４と図５は、第３の実施例のＩＧＢＴの製造工程を示す。
図３（ａ）に示すように、ＩＧＢＴはｐ型支持基板１０１と、ｐ型支持基板１０１上に形成された絶縁膜１０２と、絶縁膜１０２上に形成されたｐ型活性層１０３とから構成されるＳＯＩ基板を用いて形成する。このＳＯＩ基板のｐ型活性層１０３の表面に、約３〜５μｍの程度の比較的厚膜のレジスト１１８を塗布する。
【００３７】
次に図３（ｂ）に示すように、レジスト１１８には、ｐ−型ディープウェル拡散層１０５領域において開口部１１８ａを複数、例えば少なくとも“４”以上形成し、かつｐ−型ディープウェル拡散層領域内におけるエミッタ拡散層１０７に近い側１１９からｐ−型ディープウェル拡散層領域内におけるコレクタ拡散層１１１に近い側１２０に向けて徐々に開口幅が大きくなるように形成する。ここで、例えばレジスト１１８の開口幅はｎ＋型エミッタ拡散層１０７に近い側１１９で１μｍ程度とし、ｐ＋型コレクタ拡散層１１１に近づくにつれて開口幅を１μｍ程度ずつ大きく形成し、且つｐ−型ディープウェル拡散層領域内におけるコレクタ拡散層１１１に近い側１２０で４μｍ程度とする。また開口部１１８ａの間隔は１μｍ程度とする。エミッタ拡散層側に最も近い領域で形成された開口の幅が最小であって、コレクタ拡散層側に最も近い領域の開口幅が最も大きく形成されている。図４は注入領域を平面で表した図である。形成されたレジストパターンをマスクとしてｐ型不純物を高エネルギーでイオン注入する。
【００３８】
ここで、注入後の不純物総量がレジスト１１８の開口部１１８ａの開口幅に比例するため、開口部１１８ａの開口幅が大きいコレクタ拡散層１１１に近い側１２０では、エミッタ拡散層１０７に近い側１１９と比較して相対的に多くの不純物を形成することができる。注入するｐ型不純物として、例えばボロンを使用し、注入量は１Ｅ１２〜１Ｅ１３ｃｍ−２程度で加速エネルギーは１５００〜２０００ｋｅＶ程度とする。
【００３９】
次に、図５（ａ）に示すように、ｐ型活性層１０３中に、ｎ−型ドリフト拡散層１０４を形成するためのｎ型不純物を注入する。このｎ−型ドリフト拡散層１０４は、ｐ−型ディープウェル拡散層１０５の上側に形成する。ここで、注入するｎ型不純物として、例えばリンを使用し、注入量は１Ｅ１２〜１Ｅ１３ｃｍ−２程度で加速エネルギーは１３００〜１８００ｋｅＶ程度とする。
【００４０】
次に、ｐ型活性層１０３中に、ｎ−型ドリフト拡散層１０４とは平面的に離れてｐ型ベース拡散層１０６を形成し、また、ｐ型活性層１０３中に、ｎ＋型コレクタバッファ層１１０を形成する。ここで、ｎ＋型コレクタバッファ層１１０は、ｐ−型ディープウェル拡散層１０５と接触することがなく、また絶縁膜１０２までｎ＋型コレクタバッファ層１１０領域が存在するように形成する。このｎ＋型コレクタバッファ層１１０を形成するためのｎ型不純物として、例えば注入量は１Ｅ１４〜５Ｅ１４ｃｍ−２程度とする。
【００４１】
次に、図５（ｂ）に示すように、例えば窒素雰囲気中において１１００℃以上の高温熱処理を施すことで、ｐ−型ディープウェル拡散層１０５の濃度プロファイルをｎ＋型エミッタ拡散層１０７に近い側１１９と比較してｐ＋型コレクタ拡散層１１１に近い側１２０を濃く形成することができる。
【００４２】
これは、前述で示したようにエミッタ拡散層１０７に近い側１１９と比較してコレクタ拡散層１１１に近い側１２０の不純物総量が多いため、高温熱処理によりコレクタ拡散層１１１に近い側１２０を相対的に濃度を濃く形成することができ、且つ拡散後の拡がりが不純物濃度に依存するため、図５（ｂ）のような分布形状を示したｐ−型ディープウェル拡散層１０５を形成することができる。
【００４３】
以降の工程は図示しないが、ｎ−型ドリフト拡散層１０４上のｐ型活性層１０３表面の任意の領域に、約５００ｎｍの膜厚でＬＯＣＯＳ酸化膜１０９を形成する。そして、ｐ型ベース拡散層１０６及びｐ型活性層１０３の表面には熱酸化によって２０〜５０ｎｍ程度の膜厚のゲート酸化膜１１２を介してゲート電極１１３が設けられる。さらに、ｐ型ベース拡散層１０６の表面の一部に高濃度のｎ＋型エミッタ拡散層１０７、ｎ＋型コレクタバッファ層１１０の内側には高濃度のｐ＋型コレクタ拡散層１１１が形成されている。
【００４４】
その後、隣接する素子を電気的に分離するための溝をＲＩＥ（Reactive Ion Etching）等により、ｐ型活性層１０３をエッチングして分離溝１１４を形成しその内部を絶縁膜で充填する。また、ゲート電極１１３やＬＯＣＯＳ酸化膜１０９などを覆うようにｐ型活性層１０３の表面にＢＰＳＧ膜などの層間絶縁膜１１５を形成する工程と、層間絶縁膜１１５上にｎ＋型エミッタ拡散層１０７及びｐ＋型コレクタ拡散層１１１に接続するためのエミッタ電極１１６及び、コレクタ電極１１７が、アルミなどの金属材料を用いて形成されている。
【００４５】
以上のように、本発明の実施の形態に係る高耐圧半導体装置の製造方法によれば、マスク工程や注入工程を増加することなく、ｐ−型ディープウェル拡散層１０５の濃度プロファイルをｎ＋型エミッタ拡散層１０７側と比較してｐ＋型コレクタ拡散層１１１側を濃く形成することができ、図１に示した第１の実施例の発明形態の半導体装置を製造することができる。
【００４６】
（第４の実施例）
次に、本発明の第４の実施例に係る高耐圧半導体装置の製造方法について、図面を参照しながら説明する。
【００４７】
図６は、第４の実施例のＩＧＢＴの製造工程を示す。
第４の実施例におけるＩＧＢＴの製造方法は、図１に示すｐ−型ディープウェル拡散層１０５の製造方法を除いては、第３の実施例に示すＩＧＢＴの製造方法と同一である。そのため図６（ａ）（ｂ）（ｃ）において、図１と同じ符号を用いることにより、同じ構成要素については説明を省略し、相違点について詳しく説明する。
【００４８】
まず、図６（ａ）に示すように、ｐ−型ディープウェル拡散層１０５形成用不純物の注入をレジストに段差を形成することができるマスクを使用して行う。ここで、レジストに段差を形成することができるマスクとして、例えばハーフトーンマスク、グレイトーンマスクなどが挙げられるが、ここではハーフトーンマスク１２１を使用し、またレジストはポジ型レジストを使用して形成したｐ−型ディープウェル拡散層１０５の構造について説明する。
【００４９】
ｐ型活性層１０３の表面にレジスト１１８を塗布後、ハーフトーンマスク１２１を使用して露光を行い、露光レベルを複数、例えば“５”以上に設定することで、ｐ−型ディープウェル拡散層１０５領域においてレジスト１１８の段差を複数、例えば“４”以上形成する。ここでは、ｐ−型ディープウェル拡散層１０５領域以外を露光部分１２２、コレクタ拡散層側のｐ−型ディープウェル拡散層領域内におけるコレクタ拡散層１１１に近い側１２０を未露光部分１２４、コレクタ拡散層側のｐ−型ディープウェル拡散層領域内におけるコレクタ拡散層１１１に近い側１２０以外のｐ−型ディープウェル拡散層領域を中間露光部分１２３に設定し、さらにこの中間露光部分１２３においては露光レベルを調節することで、エミッタ拡散層側のｐ−型ディープウェル拡散層領域内におけるエミッタ拡散層１０７に近い側１１９でレジスト１１８の膜厚を最も小さく設定し、コレクタ拡散層側のｐ−型ディープウェル拡散層領域内におけるコレクタ拡散層１１１に近い側１２０に近づくにつれて膜厚を大きく形成する。ここで、レジストの膜厚は、、図６（ａ）に示すように、例えばｐ型活性層１０３の表面上において、ｐ−型ディープウェル拡散層領域内におけるエミッタ拡散層１０７に近い側１１９のレジストの膜厚を１μｍ程度に形成し、また、ｐ−型ディープウェル拡散層領域のエミッタ拡散層１０７に近い側１１９からコレクタ拡散層１１１に近い側１２０に近づくにつれて膜厚を１μｍ程度ずつ増加し、ｐ−型ディープウェル拡散層領域内におけるコレクタ拡散層１１１に近い側１２０のレジストの膜厚を４μｍ程度に形成する。
【００５０】
次に、ｐ−型ディープウェル拡散層１０５形成用不純物を注入することで、ｐ−型ディープウェル拡散層１０５領域以外では、注入された不純物はｐ型活性層１０３を突き抜け、絶縁膜１０２あるいはｐ型支持基板１０１まで到達する。ここで、ｐ−型ディープウェル拡散層１０５形成用不純物として、例えばボロンを使用し、注入量は１Ｅ１２〜１Ｅ１３ｃｍ−２程度で、注入エネルギーは２８００〜４０００ｋｅＶ程度とする。
【００５１】
また、ｐ−型ディープウェル拡散層１０５領域においては、まず、エミッタ拡散層側のｐ−型ディープウェル拡散層領域１１９では、注入されたイオンが１μｍ程度に設定されたレジスト中を通過するためｐ型活性層１０３領域におけるイオンの飛程が低下しイオンのピーク位置は絶縁膜１０２上付近に形成される。一方、エミッタ拡散層１０７に近い側１１９からコレクタ拡散層１１１に近い側１２０に向けて徐々にレジストの膜厚を大きく形成しているため、注入されたイオンはレジスト中を通過する距離が増加し、ｐ型活性層１０３領域におけるイオンの飛程が低下することでエミッタ拡散層１０７に近い側１１９と比較してより浅い位置に形成することができる。これにより、図６（ｃ）に示すようにｐ−型ディープウェル拡散層１０５の濃度プロファイルを、エミッタ拡散層１０７に近い側１１９と比較してコレクタ拡散層１１１に近い側１２０の濃度を濃く形成することができ、図１に示した半導体装置を製造できる。
【００５２】
（第５の実施例）
次に、本発明の第５の実施例に係る高耐圧半導体装置の製造方法について、図面を参照しながら説明する。
【００５３】
図７は、第５の実施例のＩＧＢＴの製造工程を示す。
第５の実施例におけるＩＧＢＴの製造方法は、図１に示すｐ−型ディープウェル拡散層１０５の製造方法を除いては、第３の実施例に示すＩＧＢＴの製造方法と同一である。そのため図７において、図１と同じ符号を用いることにより、同じ構成要素については説明を省略し、相違点について詳しく説明する。
【００５４】
まず、図７（ａ）に示すように、ｐ−型ディープウェル拡散層１０５形成用不純物の注入を第４の実施例と同様にレジストに段差を形成することができるマスクを使用して行う。ここで、レジストに段差を形成することができるマスクとして、例えばハーフトーンマスク、グレイトーンマスクなどが挙げられるが、第５の実施例では第４の実施例と同様にハーフトーンマスク１２１を使用し、またレジスト１１８はポジ型レジストを使用して形成したｐ−型ディープウェル拡散層１０５の構造について説明する。
【００５５】
ｐ型活性層１０３の表面にレジスト１１８を塗布後、露光レベルを複数、例えば“５”以上に設定することで、ｐ−型ディープウェル拡散層１０５の領域においてレジスト１１８の段差を複数、例えば“４”以上形成する。ここでは、ｐ−型ディープウェル拡散層１０５領域以外を未露光部分１２４、エミッタ拡散層側のｐ−型ディープウェル拡散層領域１１９を露光部分１２２、エミッタ拡散層側のｐ−型ディープウェル拡散層領域１１９以外のｐ−型ディープウェル拡散層領域を中間露光部分１２３に設定し、さらにこの中間露光部分１２３においては露光レベルを調節することで、図７（ｂ）に示すように、エミッタ拡散層側のｐ−型ディープウェル拡散層領域１１９で最もレジスト１１８の膜厚を小さく設定し、コレクタ拡散層１１１に近い側１２０に近づくにつれて膜厚を大きく形成する。ここで、レジストの膜厚は、例えばｐ型活性層１０３の表面上において、ｐ−型ディープウェル拡散層１０５領域以外のレジストの膜厚を６μｍ程度、コレクタ拡散層側のｐ−型ディープウェル拡散層領域１１８のレジストの膜厚を１．５μｍ程度に形成し、また、コレクタ拡散層１１１に近い側１２０からエミッタ拡散層１０７に近い側１１９に近づくにつれて膜厚を０．５μｍ程度ずつ薄くし、エミッタ拡散層１０７に近い側１１９のｐ−型ディープウェル拡散層領域１１９ではレジスト１１８を完全に除去する。
【００５６】
次に、ｐ−型ディープウェル拡散層１０５形成用不純物を注入することで、ｐ−型ディープウェル拡散層１０５領域以外では、６μｍ程度のレジストで覆われているため、ｐ−型ディープウェル拡散層１０５形成用不純物はｐ型活性層１０３内に進入することはできない。ここで、ｐ−型ディープウェル拡散層１０５形成用不純物として、例えばボロンを使用し、注入量は１Ｅ１２〜１Ｅ１３ｃｍ−２程度で、注入エネルギーは２０００〜２５００ｋｅＶ程度とする。また、エミッタ拡散層側のｐ−型ディープウェル拡散層領域１１９では、イオンのピーク位置が絶縁膜１０２上付近に形成される。一方、エミッタ拡散層１０７に近い側１１９からコレクタ拡散層１１１に近い側１２０に向けて徐々にレジストの膜厚を大きく形成しているため、注入されたイオンはレジスト中を通過する距離が増加し、ｐ型活性層１０３領域におけるイオンの飛程が低下することでエミッタ拡散層１０７に近い側１１９と比較してより浅い位置に形成することができる。これにより、図７（ｃ）に示すようにｐ−型ディープウェル拡散層１０５の濃度プロファイルは、エミッタ拡散層側のｐ−型ディープウェル拡散層領域１１９と比較してコレクタ拡散層１１１に近い側１２０の濃度を高く形成することができ、図１に示した半導体装置を製造できる。
【００５７】
（第６の実施例）
次に、本発明の第６の実施例に係る高耐圧半導体装置の製造方法について、図面を参照しながら説明する。図８と図９は、第６の実施例のＩＧＢＴの製造工程を示す。
【００５８】
第６の実施例におけるＩＧＢＴの製造方法は、図１に示すｐ−型ディープウェル拡散層１０５の製造方法を除いては、第３の実施例に示すＩＧＢＴの製造方法と同一である。そのため図８，図９において、図１と同じ符号を用いることにより、同じ構成要素については説明を省略し、相違点について詳しく説明する。
【００５９】
ＬＯＣＯＳ酸化膜１０９を形成する工程の前に、次のようにしてディープウェル拡散層１０５を形成する。
まず、図８（ａ）に示すようにＩＧＢＴは、ｐ型支持基板１０１と、ｐ型支持基板１０１上に形成された絶縁膜１０２と、絶縁膜１０２上に形成されたｐ型活性層１０３とから構成されるＳＯＩ基板を用いて形成する。
【００６０】
このＳＯＩ基板のｐ型活性層１０３の表面に、約３〜５μｍの程度の比較的厚膜のレジスト１１８を塗布後、ｐ−型ディープウェル拡散層１０５領域のみレジスト１１８を開口し、ｐ−型ディープウェル拡散層１０５形成用の不純物を注入する。ここで、ｐ−型ディープウェル拡散層１０５形成用の不純物として、例えばボロンを使用し、注入量は１Ｅ１２〜５Ｅ１２ｃｍ−２程度で、注入エネルギーは２０００〜２５００ｋｅＶ程度とする。
【００６１】
次に、図８（ｂ）に示すようにｐ型活性層１０３中に、ｎ−型ドリフト拡散層１０４を形成するためのｎ型不純物を注入する。このｎ−型ドリフト拡散層１０４は、ｐ−型ディープウェル拡散層１０５の上側に形成する。ここで、注入するｎ型不純物として、例えばリンを使用し、注入量は注入量１Ｅ１２〜１Ｅ１３ｃｍ−２程度で加速エネルギーは１３００〜１８００ｋｅＶ程度とする。
【００６２】
次に、ｐ型活性層１０３中に、ｎ−型ドリフト拡散層１０４とは平面的に離れてｐ型ベース拡散層１０６を形成し、また、ｐ型活性層１０３中に、ｎ＋型コレクタバッファ層１１０を形成する。ここで、ｎ＋型コレクタバッファ層１１０は、ｐ−型ディープウェル拡散層１０５と接触することがなく、また絶縁膜１０２までｎ＋型コレクタバッファ層１１０領域が存在するように形成する。このｎ＋型コレクタバッファ層１１０を形成するためのｎ型不純物として、例えば注入量は１Ｅ１４〜５Ｅ１４ｃｍ−２程度とする。
【００６３】
次に、図９（ａ）に示すように、例えば窒素雰囲気中において１１００℃以上の高温熱処理を施し、注入されたそれぞれの不純物を拡散させる。
次に、図９（ｂ）に示すようにｐ型活性層１０３の表面にレジスト１１８を再度塗布した後、ｐ−型ディープウェル拡散層１０５領域において、レジストの開口部１１８ａを複数、例えば少なくとも“４”以上形成し、かつｐ−型ディープウェル拡散層領域内におけるエミッタ拡散層１０７に近い側１１９からコレクタ拡散層１１１に近い側１２０に向けて徐々に開口幅が大きくなるように形成する。ここで、例えば開口部１１８ａの開口幅はｎ＋型エミッタ拡散層に近い側１１９で１μｍ程度、ｐ＋型コレクタ拡散層に近い側１２０で４μｍ程度とし、開口部の間隔は１μｍ程度とする。
【００６４】
次にｐ−型ディープウェル拡散層１０５形成用不純物を、１回目に注入したｐ−型ディープウェル拡散層１０５形成用不純物よりもさらに深い位置に注入する。ここで、注入するｐ型不純物として、例えばボロンを使用し、注入量は１Ｅ１１〜５Ｅ１２ｃｍ−２程度で加速エネルギーは２５００〜２８００ｋｅＶ程度とする。
【００６５】
次に図９（ｃ）に示すように、例えば窒素雰囲気中において１１００℃以上の短時間の高温熱処理を施し、注入した不純物を拡散させる。ここで、２回目に注入したｐ−型ディープウェル拡散層１０５形成用不純物は、１回目に注入したｐ−型ディープウェル拡散層１０５形成用不純物より深い位置に形成し、且つ２回目の不純物の注入後に施す高温熱処理を短時間に設定することで、２回目に注入したｐ−型ディープウェル拡散層１０５形成用不純物のＳＯＩ基板に対する縦方向の拡散長を１回目に注入したｐ−型ディープウェル拡散層１０５形成用不純物による拡散長よりも小さく形成することが可能となる。従って、ｐ−型ディープウェル拡散層１０５のＳＯＩ基板に対する縦方向の拡がりを濃度勾配によらずほぼ一定に形成することが可能であり、図２に示した半導体装置を製造できる。
【産業上の利用可能性】
【００６６】
本発明はＩＧＢＴの耐圧を維持しながら、オン電圧を低下することが可能なため、高耐圧半導体装置として有用であり、特にプラズマディスプレイドライバＩＣなどに用いられる高耐圧デバイスとして有効に利用することができる。
【図面の簡単な説明】
【００６７】
【図１】本発明の第１の実施例におけるＩＧＢＴの断面図
【図２】本発明の第２の実施例におけるＩＧＢＴの断面図
【図３】本発明の第３の実施例におけるＩＧＢＴの製造方法の工程断面図
【図４】同実施例の平面図
【図５】同実施例におけるＩＧＢＴの製造方法の工程断面図
【図６】本発明の第４の実施例におけるＩＧＢＴの製造方法の工程断面図
【図７】本発明の第５の実施例におけるＩＧＢＴの製造方法の工程断面図
【図８】本発明の第６の実施例におけるＩＧＢＴの製造方法の工程断面図
【図９】同実施例におけるＩＧＢＴの製造方法の工程断面図
【図１０】本発明の第１の実施例における高耐圧半導体装置であるＩＧＢＴのオン動作時のキャリアの経路を示した断面構造図
【図１１】従来の高耐圧半導体装置を説明する断面構造図
【符号の説明】
【００６８】
１０１    ｐ型支持基板
１０２    絶縁膜
１０３    ｐ型活性層
１０４    ｎ−型ドリフト拡散層
１０５    ｐ−型ディープウェル拡散層
１０６    ｐ型ベース拡散層
１０７    ｎ＋型エミッタ拡散層
１０８    Ｐ＋型ベースコンタクト層
１０９    ＬＯＣＯＳ酸化膜
１１０    ｎ＋型コレクタバッファ層
１１１    ｐ＋型コレクタ拡散層
１１２    ゲート酸化膜
１１３    ゲート電極
１１４    分離溝
１１５    層間絶縁膜
１１６    エミッタ電極
１１７    コレクタ電極
１１８    レジスト
１１８ａ    開口部
１１９    ｐ−型ディープウェル拡散層領域内におけるエミッタ拡散層１０７に近い側
１２０    ｐ−型ディープウェル拡散層領域内におけるコレクタ拡散層１１１に近い側
１２１    ハーフトーンマスク
１２２    露光部分
１２３    中間露光部分
１２４    未露光部分
【図１】
2008277458.tif 000003
【図２】
2008277458.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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