(57)【要約】【課題】水素や酸素に対するバリア性が良好である構造を実現することにより、強誘電体キャパシタの特性を向上することができ、同時に製造上の歩留まりを確保することができる半導体記憶装置及びその製造方法を提供する。【解決手段】不揮発性記憶回路１は、第１の電極３１、この第１の電極３１上に積層された強誘電体３２及びこの強誘電体３２上に積層された第２の電極３３を有する強誘電体キャパシタセル３と、第１の電極３１の側面を覆い、かつ強誘電体３２の側面の一部を覆う第１の反応防止膜６１と、第２の電極３３の上面及び側面を覆い、かつ強誘電体３２の側面の残部を覆う第２の反応防止膜６２とを備える。【選択図】図１
2008294273.tif 000002
【特許請求の範囲】
【請求項１】
基板上に形成されたトランジスタと、
前記基板上に形成され、下部電極、強誘電体膜及び上部電極を有し、前記下部電極が前記トランジスタに接続された強誘電体キャパシタセルと、
前記強誘電体膜と前記上部電極との間の界面よりもその上端が下に位置し、前記強誘電体キャパシタセルの周囲に埋め込まれた第１の反応防止膜と、
前記第１の反応防止膜とは異なり、前記上部電極の側面及び前記第１の反応防止膜上を覆う第２の反応防止膜と、
前記上部電極に接続されたプレート線と、
前記プレート線と前記トランジスタとを接続するプラグ配線と、
を備えたことを特徴とする半導体記憶装置。
【請求項２】
前記プレート線と前記トランジスタとを接続する前記プラグ配線の周囲において、前記プラグ配線から前記第１の反応防止膜が離間されていることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記上部電極の底面面積が前記強誘電体膜の上面面積よりも大きいことを特徴とする請求項１又は請求項２に記載の半導体記憶装置。
【請求項４】
前記下部電極下に第３の反応防止膜を更に備えたことを特徴とする請求項１乃至請求項３のいずれかに記載の半導体記憶装置。
【請求項５】
基板上にトランジスタを形成する工程と、
前記トランジスタ上に層間絶縁膜を形成する工程と、
前記トランジスタに接続されるプラグ配線を前記層間絶縁膜に形成する工程と、
前記プラグ配線上に第３の反応防止膜、下部電極、強誘電体膜のそれぞれを順次形成する工程と、
少なくとも前記強誘電体膜及び下部電極を強誘電体キャパシタセルの形状に加工する工程と、
前記強誘電体膜を埋め込む第１の反応防止膜を形成する工程と、
前記第１の反応防止膜の表面を平坦化し、前記強誘電体膜の上面を露出する工程と、
前記強誘電体膜の露出された上面に上部電極を形成する工程と、
前記上部電極の側面及び上面並びに前記第１の反応防止膜上に第２の反応防止膜を形成する工程と、
を備えたことを特徴とする半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置及びその製造方法に関し、特に強誘電体キャパシタセル（又は高誘電体キャパシタセル）、或いはトランジスタと強誘電体キャパシタとにより構成されるメモリセルを有する半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
下記特許文献１には、強誘電体メモリ装置すなわちFeRAM（Ferro-electric random access memory）及びその製造方法が開示されている。強誘電体メモリ装置のメモリセルはトランジスタ及びそれに接続された強誘電体キャパシタにより構成されている。強誘電体キャパシタは、下部電極と、この下部電極上の強誘電体と、この強誘電体上の上部電極とにより構成されている。
【０００３】
強誘電体メモリ装置の製造プロセスにおいて、基板上に下部電極、強誘電体、上部電極のそれぞれを順次積層した強誘電体キャパシタを形成した後、この強誘電体キャパシタの強誘電体を被覆する反応防止膜が形成されている。反応防止膜には例えばCVD法により成膜されたシリコン窒化膜やアルミナ膜が使用されている。
【０００４】
しかしながら、前述の強誘電体メモリ装置においては、以下の点について配慮がなされていなかった。強誘電体キャパシタは下部電極、強誘電体及び上部電極を積層した構造により構成されているので、基板表面に対して強誘電体キャパシタの側壁の垂直方向の高さが薄膜の積層分に比例して高くなる。このため、アスペクト比が高い状態において、強誘電体キャパシタの側壁に反応防止膜が成膜されるので、反応防止膜のステップカバレッジは低下する。つまり、強誘電体キャパシタの側壁において、強誘電体の表面の被覆性が劣化し、反応防止膜としての機能が低下する。
【０００５】
一方、強誘電体キャパシタの側壁において反応防止膜の膜厚を十分に厚くすると、強誘電体キャパシタの上面つまり上部電極の上面に形成される反応防止膜の膜厚が厚くなる。上部電極には配線が接続されるが、この配線を接続するには反応防止膜に接続孔（コンタクトホール）を形成する必要がある。ところが、反応防止膜の膜厚が厚いと、接続孔の製造プロセスが難しくなり、製造上の歩留まりが低下する。
【０００６】
【特許文献１】特許第３１５７７３４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、強誘電体膜の劣化を抑制することにより強誘電体キャパシタセルの特性を改善し、同時にコンタクトの製造上の歩留まりを確保することができる半導体装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００８】
本発明の実施形態に係る特徴は、半導体記憶装置において、基板上に形成されたトランジスタと、基板上に形成され、下部電極、強誘電体膜及び上部電極を有し、下部電極がトランジスタに接続された強誘電体キャパシタセルと、強誘電体膜と上部電極との間の界面よりもその上端が下に位置し、強誘電体キャパシタセルの周囲に埋め込まれた第１の反応防止膜と、第１の反応防止膜とは異なり、上部電極の側面及び第１の反応防止膜上を覆う第２の反応防止膜と、上部電極に接続されたプレート線と、プレート線とトランジスタとを接続するプラグ配線とを備える。
【０００９】
また、本発明の実施形態に係る特徴は、半導体記憶装置の製造方法において、基板上にトランジスタを形成する工程と、トランジスタ上に層間絶縁膜を形成する工程と、トランジスタに接続されるプラグ配線を層間絶縁膜に形成する工程と、プラグ配線上に第３の反応防止膜、下部電極、強誘電体膜のそれぞれを順次形成する工程と、少なくとも強誘電体膜及び下部電極を強誘電体キャパシタセルの形状に加工する工程と、強誘電体膜を埋め込む第１の反応防止膜を形成する工程と、第１の反応防止膜の表面を平坦化し、強誘電体膜の上面を露出する工程と、強誘電体膜の露出された上面に上部電極を形成する工程と、上部電極の側面及び上面並びに第１の反応防止膜上に第２の反応防止膜を形成する工程とを備える。
【発明の効果】
【００１０】
本発明によれば、良好なカバレッジを持つ反応防止膜を形成することにより、強誘電体キャパシタのデバイス形成工程中の劣化を抑制し、強誘電体キャパシタセルの特性を向上することができる半導体記憶装置を提供することができる。更に、本発明によれば、強誘電体キャパシタの特性改善とコンタクトの製造上の歩留まりの確保とを両立させることができる半導体記憶装置の製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施の形態について図面を参照して詳細に説明する。なお、第１の実施の形態は、強誘電体キャパシタセルを有する半導体装置、更に詳細にはメモリセルに強誘電体キャパシタセルを有しこの強誘電体キャパシタセルにデータを蓄積する半導体記憶装置（不揮発性記憶回路）に本発明を適用した例を説明するものである。
【００１２】
（第１の実施の形態）
［不揮発性記憶回路の構成］
図２に示すように、本発明の第１の実施の形態に係る不揮発性記憶回路１はチェーン方式を採用するFeRAM（chain FeRAM）である。この不揮発性記憶回路１において、１ビットの情報を記憶するメモリセルＭは、１つのトランジスタ２と、このトランジスタ２に電気的に並列に接続された１つの強誘電体キャパシタセル３とを備えている。つまり、トランジスタ２の一対の主電極の一方と強誘電体キャパシタセル３の一方の電極とが電気的に接続され、トランジスタ２の主電極の他方と強誘電体キャパシタセル３の他方の電極とが電気的に接続されている。第１の実施の形態において、トランジスタ２にはｎチャネル導電型絶縁ゲート電界効果トランジスタ（IGFET）が使用されている。ここで、IGFETには、MOSFET及びMISFETをいずれも含む意味的において使用される。
【００１３】
強誘電体キャパシタセル３は、図１に示すように、トランジスタ２の一方の主電極領域２３上に層間絶縁膜４０を介在して配設されている。この強誘電体キャパシタセル３は、基板１０上に層間絶縁膜４０を介在して配設された第１の電極（下部電極）３１と、この第１の電極３１上に積層された強誘電体３２と、この強誘電体３２上に積層された第２の電極（上部電極）３３とを備えている。第１の電極３１は詳細には層間絶縁膜４０上に反応防止膜（第３の反応防止膜）６３を介在し配設されている。この第１の電極３１には、例えばPt、Ir、IrO2、SRO（Strontium Ruthenium Oxide）等の材料を使用することができる。反応防止膜６３には、導電性を有しかつ主に酸素拡散を防止する例えばIrO2、TiAlN、TiAl等を使用することができる。強誘電体３２は第１の電極３１上にそれに接触して配設されている。この強誘電体３２には、例えばPZT（Pb（Zr,Ti）O3）、SBT（SrBi2Ta2O9）等を実用的に使用することができる。第２の電極３３は強誘電体３２上にそれに接触して配設されている。この第２の電極３３には、前述の第１の電極３１と同様に、例えばPt、Ir、IrO2、SRO等を使用することができる。
【００１４】
強誘電体キャパシタセル３の第１の電極３１は、トランジスタ２の一方の主電極領域２３上に配設されたプラグ配線５０を通して更に反応防止膜６３を介在してこの主電極領域２３に電気的に接続されている。プラグ配線５０は、トランジスタ２上を覆いこのトランジスタ２と強誘電体キャパシタセル３との間の層間絶縁膜４０に形成された接続孔（ビアホール）４１内に配設され、この接続孔４１内の内壁並びに底面に沿って配設されたバリアメタル膜５１と、このバリアメタル膜５１上に配設され接続孔４１内部に充填された埋設導体５２とを備えている。バリアメタル膜５１には例えばTi、TiNのいずれかを実用的に使用することができる。埋設導体５２には例えばシリコン多結晶膜、又はW等の高融点金属膜を実用的に使用することができる。
【００１５】
強誘電体キャパシタセル３の第２の電極３３は、その上に配設されたプラグ配線８０を通して第２の電極３３上に配設されたプレート線９０に電気的に接続されている。プラグ配線８０は、強誘電体キャパシタセル３上を覆う層間絶縁膜７０等に形成された接続孔（ビアホール）７１内に配設され、この接続孔７１内の内壁並びに底面に沿って配設されたバリアメタル膜８１と、このバリアメタル膜８１上に配設され接続孔７１内部に充填された埋設導体８２とを備えている。バリアメタル膜８１は前述のプラグ配線５０のバリアメタル膜５１と同様の材料により構成され、埋設導体８２は同様に埋設導体５２と同様の材料により構成されている。プレート線９０には、第１の実施の形態において、Cu若しくはCu合金、Al合金、例えばSi、Cuの少なくともいずれか一方が添加されたAl合金等を使用することができる。
【００１６】
このように構成される不揮発性記憶回路１においては、強誘電体キャパシタセル３の側壁下側を被覆する反応防止膜（第１の反応防止膜）６１と、強誘電体キャパシタセル３の側壁上側及び上面を被覆する反応防止膜（第２の反応防止膜）６２とを備えている。反応防止膜６１、反応防止膜６２は、基本的には絶縁性を有し、双方は密着されており、かつ強誘電体３２への水素若しくは酸素の侵入を防止する。ここで、第１の実施の形態において、少なくとも２段階に分けて配設された下側の反応防止膜６１は、第１の電極３１、強誘電体３２及び第２の電極３３を積層した強誘電体キャパシタセル３の段差形状を緩和し、強誘電体キャパシタセル３の上面と側面との間のアスペクト比を緩和する。メモリセルアレイにおいて隣接するメモリセルＭの強誘電体キャパシタセル３間は凹部となり、この凹部内に反応防止膜６１が充填される。第１の実施の形態において、反応防止膜６１の上面の高さは、強誘電体３２の露出する側面を完全に被覆するために、少なくとも強誘電体３２の上面の高さと同一に設定されている。実際には、後述するが、不揮発性記憶回路１の製造プロセスにおいて、反応防止膜６１が強誘電体３２に対してオーバーエッチングされるので、強誘電体３２の上面の高さに比べて反応防止膜６１の上面の高さは強誘電体３２の側面の範囲内において若干低くなる。反応防止膜６１には、例えばSiN膜、Al2O3膜等が使用される。なお、第１の実施の形態においては、反応防止膜６１は単層膜により構成しているが、必ずしもこれに限定されず、同一薄膜又は異なる膜質（材質）の薄膜を少なくとも２層以上積層した複合膜により構成してもよい。
【００１７】
２段階に分けて配設された上側の反応防止膜６２は、反応防止膜６１と同様に、基本的には絶縁性を有し、かつ強誘電体３２への水素若しくは酸素の侵入を防止する。強誘電体３２の側面の大半（一部）は反応防止膜６１により強固にかつ確実に被覆されるとともに、隣接する強誘電体キャパシタセル３間に反応防止膜６１が埋設され、強誘電体キャパシタセル３の段差形状が緩和されている。例えば、反応防止膜６１を埋設することにより、反応防止膜６２を成膜する際の強誘電体キャパシタセル３の実効的な高さを８０ｎｍ−１００ｎｍにすることができ、隣接する強誘電体キャパシタセル３間の離間寸法を５０ｎｍに設定すると、アスペクト比を１．６−２．０に低くすることができる。従って、段差形状が反応防止膜６１により緩和された強誘電体キャパシタセル３においては、強誘電体３２の側面の大半が反応防止膜６１により既に被覆されているので、強誘電体３２の側面において反応防止膜６２の、水素若しくは酸素の侵入の防止に必要な十分な膜厚を稼ぐ必要がなく、反応防止膜６２の膜厚を薄くすることができる。特に、強誘電体キャパシタセル３の第２の電極３３の上面において、反応防止膜６２の膜厚を薄くすることができる。反応防止膜６２には、例えばSi3N4膜、Al2O3膜等が使用される。なお、第１の実施の形態においては、反応防止膜６２は単層膜により構成しているが、必ずしもこれに限定されず、同一薄膜又は異なる膜質の薄膜を少なくとも２層以上積層した複合膜により構成してもよい。
【００１８】
強誘電体キャパシタセル３上であって、反応防止膜（第２の反応防止膜）６２上には更に反応防止膜（第４の反応防止膜）６４が配設されている。この反応防止膜６４には、水素の侵入を防止する例えばSiNやAl2O3等を実用的に使用することができる。
【００１９】
［不揮発性記憶回路の製造方法］
次に、前述の不揮発性記憶回路１の製造方法を説明する。まず、基板１０が準備され、この基板１０の非活性領域に素子分離領域１１が形成される（図３参照。）。素子分離領域１１が形成された後、基板１０の活性領域にメモリセルＭのトランジスタ２が形成される（図３参照。）。
【００２０】
トランジスタ２の製造方法は以下の通りである。最初に、基板１０の活性領域の表面上にゲート絶縁膜２１が形成され、引き続きゲート絶縁膜２１上に制御電極２２が形成される。ゲート絶縁膜２１には、例えばSiO2、Si3N4、SiONのいずれかの単層膜、又は少なくともそれら２種類以上を積層した複合膜を実用的に使用することができる。制御電極２２には、例えばシリコン多結晶、高融点金属、高融点金属シリサイドのいずれかの単層膜、又はシリコン多結晶膜上に高融点金属膜若しくは高融点金属シリサイド膜を積層した複合膜を実用的に使用することができる。制御電極２２を形成した後、制御電極２２の両側において基板１０の活性領域の表面部に一対の主電極領域２３が形成される。主電極領域２３は、例えば制御電極２２又はそのパターンニングを行ったマスクをイオン注入マスクとして使用し、ｎ型不純物を活性領域の主面部に導入することにより形成される。第１の実施の形態において、構造は明確に図示していないが、例えばトランジスタ２は、エクステンション構造又はLDD（lightly doped drain）構造において構成されている。
【００２１】
引き続き、基板１０上の全面において、トランジスタ２を覆う層間絶縁膜４０が形成される（図３参照。）。層間絶縁膜４０には例えばCVD法により成膜されたSiO2膜、PSG膜、BPSG膜、TEOS膜のいずれかの単層膜、又はそれらを２種類以上積層した複合膜により形成することができる。また、層間絶縁膜４０には、CVD法により成膜された絶縁膜とスパッタリング法により成膜された絶縁膜とを組み合わせた複合膜を使用することができる。
【００２２】
引き続き、トランジスタ２の主電極領域２３上において、層間絶縁膜４０にプラグ配線５０が形成される（図３参照。）。プラグ配線５０は、まずトランジスタ２の一方の主電極領域２３上の層間絶縁膜４０に接続孔４１を形成するとともに、他の一方の主電極領域２３上の層間絶縁膜４０に接続孔４２を形成する。引き続き、この接続孔４１、４２のそれぞれにバリアメタル膜５１及び埋設導体５２を順次積層することにより、プラグ配線５０を形成することができる。バリアメタル膜５１は、プラグ配線５０の埋設導体５２を構成する金属の、トランジスタ２の主電極領域２３への拡散を防止する。バリアメタル膜５１には例えばTi膜、TiN膜等を実用的に使用することができる。埋設導体５２には、例えばCVD法若しくはスパッタリング法により成膜された高融点金属具体的にはW膜を、又は例えばCVD法により成膜されたシリコン多結晶膜を実用的に使用することができる。バリアメタル膜５１及び埋設導体５２は、それらを成膜した後、CMP法により平坦化され、接続孔４１又は４２内部にのみ埋設される。なお、第１の実施の形態に係る不揮発性記憶回路１の製造方法おいては、トランジスタ２の一方の主電極領域２３上に形成されるプラグ配線５０と、他の一方の主電極領域２３上に形成されるプラグ配線５０とは同一製造工程により製造されている。本発明においては、必ずしもこのような形態に限定されるものではなく、プラグ配線５０を別々の製造工程により製造することができる。
【００２３】
次に、プラグ配線５０上を含む層間絶縁膜４０上の全面に反応防止膜（第３の反応防止膜）６３が形成される（図３参照。）。反応防止膜６３は強誘電体キャパシタセル３の下側からこの強誘電体キャパシタセル３の強誘電体３２への酸素の拡散を防止する。反応防止膜６３には例えばIr膜、IrO2膜、TiAlN膜、TiAl膜等を単層若しくは積層にて使用することができる。例えば、反応防止膜６３にTiAlN膜が使用される場合、その膜厚は20nm〜40nm程度に設定される。
【００２４】
次に、反応防止膜６３上に強誘電体キャパシタセル３の第１の電極３１が形成され、更にこの第１の電極３１上に強誘電体３２が形成される（図３参照。）。第１の電極３１には例えばPt膜、Ir膜、IrO2膜、SRO膜等を単層若しくは積層で使用することができ、これらの薄膜はスパッタリングやCVD法により成膜される。例えば、第１の電極３１にIr膜が使用される場合、その膜厚は100nm〜150nm程度に設定される。強誘電体３２には例えばPZT、SBT等を実用的に使用することができ、これらの薄膜はスパッタリング法やMOCVD法により成膜される。例えば、強誘電体３２にPZTが使用される場合、その膜厚は50nm〜150nm程度に設定される。
【００２５】
図３に示すように、強誘電体３２、第１の電極３１、反応防止膜６３のそれぞれにパターンニングが行われ、強誘電体キャパシタセル３の一部を形成することができる。つまり、強誘電体キャパシタセル３の形成領域において、反応防止膜６３、第１の電極３１及び強誘電体３２が残されるとともに、その形成領域以外の反応防止膜６３等が除去される。パターンニングには、例えばフォトリソグラフィ技術により形成されたエッチングマスクを使用し、ArCl、CF4等を反応ガスとした反応性イオンエッチング（RIE）を使用することができる。
【００２６】
図４に示すように、まず第１の段階として、強誘電体キャパシタセル３の基板１０の表面と平行な周囲全域において、少なくとも強誘電体３２の上面並びに側面と第１の電極３１の側面とを被覆する反応防止膜（第１の反応防止膜）６１が層間絶縁膜４０上の全面に形成される。この反応防止膜６１には、スパッタリング法若しくはCVD法により成膜されたSi3N4膜、Al2O3膜等を使用することができる。前述の通り、反応防止膜６１は水素又は酸素の強誘電体３２への侵入を防止する。反応防止膜６１により、強誘電体キャパシタセル３の形成領域間において最も幅が狭い部分が完全に埋設されることが好ましい。また、反応防止膜６１においては、その上層に積層される反応防止膜（第２の反応防止膜）６２を成膜する際の強誘電体キャパシタセル３の実効的な高さを２分の１−３分の１程度に減少することができる。なお、第１の実施の形態において、反応防止膜６１は単層膜として説明しているが、本発明は、これに限定されるものではなく、異種類の薄膜を積層した複合膜により形成してもよい。
【００２７】
引き続き、反応防止膜６１の表面が平坦化される（図５参照。）。この反応防止膜６１の平坦化には例えばCMP法を使用することができ、成膜された反応防止膜６１の表面と強誘電体３２の上部表面部の高さが同じになるように平坦化が実施される。
【００２８】
強誘電体３２上及び反応防止膜６１上を含む基板１０の全面上に第２の電極３３が形成される（図５参照。）。第２の電極３３には、第１の電極３１と同様に、例えばPt膜、Ir膜、IrO2膜、SRO膜等を単層又は積層で使用することができ、これらの薄膜はスパッタリング法やCVD法により成膜される。例えば、第２の電極３３にIr膜が使用される場合、その膜厚は20nm〜100nm程度に設定される。
【００２９】
図５に示すように、第２の電極３３上にそのパターンニングを行うマスク３５が形成される。マスク３５には、例えばフォトリソグラフィ技術により形成されたエッチングマスク（ソフトマスク）、又はAl2O3膜、TEOS膜、TiAlN膜等により形成されたエッチングマスク（ハードマスク）等を使用することができる。
【００３０】
次に、マスク３５を用いて第２の電極３３がパターンニングされる（図６参照。）。第２の電極３３がパターンニングされることにより、第１の電極３１、強誘電体３２及び第２の電極３３を備えた強誘電体キャパシタセル３を完成させることができる。第２の電極３３のパターンニングには、例えばArCl、CF4等を反応ガスとしたRIEを使用することができる。
【００３１】
図６に示すように、第２の段階として、強誘電体キャパシタセル３上及び反応防止膜６１上を含む基板１０の全面上に反応防止膜（第２の反応防止膜）６２が形成される。詳細には、反応防止膜６２は、強誘電体キャパシタセル３の第２の電極３３の上面及び側面、反応防止膜６１の上面、第２の電極３３と反応防止膜６１との間から若干露出される強誘電体３２の側面（オーバーエッチングにより露出された肩部分）のそれぞれを少なくとも含む基板１０の全面上に形成される。反応防止膜６２には、CVD法により成膜されたSi3N4膜、スパッタリング法やALD法により成膜されたAl2O3膜等を使用することができる。
【００３２】
前述の通り、反応防止膜６２は水素又は酸素の強誘電体３２への侵入を防止する。反応防止膜６２の下層には第１の段階として予め反応防止膜６１が成膜され、この反応防止膜６１は強誘電体キャパシタセル３に基づく段差形状を緩和しており（アスペクト比を小さくしており）、更に強誘電体３２の大半の露出する側面は反応防止膜６１により被覆されている。アスペクト比においては、前述のように、例えば１．６−２．０に低くすることができる。従って、強誘電体３２の側面において反応防止膜６２を所望の膜厚で成膜し、且つ第２の電極３３の上面において、反応防止膜６２の膜厚を適切な範囲内に保つことができる。第１の実施の形態に係る強誘電体キャパシタセル３においては、第１の電極３１の下層の反応防止膜（第３の反応防止膜）６１と、第１の電極３１の側面及び強誘電体３２の側面の大半を被覆する反応防止膜（第１の反応防止膜）６１と、強誘電体３２の側面の一部、第２の電極３３の側面及び上面を被覆する反応防止膜（第２の反応防止膜）６２とにより周囲が完全に被覆されている。
【００３３】
反応防止膜６２上を含む基板１０の全面において、層間絶縁膜４５が形成される（図７参照。）。層間絶縁膜４５には、例えばCVD法により成膜されたBPSG膜又はCVD法により成膜されたTEOS膜等を使用することができる。層間絶縁膜４５は、まず強誘電体キャパシタセル３間の段差形状を緩和し（凹部を埋設し）表面を平坦化することができる程度の膜厚において成膜される。引き続き、CMP法により、層間絶縁膜４５が平坦化される。この結果、隣接する強誘電体キャパシタセル３間の凹部内に層間絶縁膜４５が埋設される。
【００３４】
図７に示すように、強誘電体キャパシタセル３の第２の電極３３上の反応防止膜６２上及び層間絶縁膜４５上を含む基板１０の全面に反応防止膜（第４の反応防止膜）６４が形成される。反応防止膜６４は水素に対するバリア性を備え、SiN、Al2O3等を使用可能である。Al2O3膜を使用する場合、例えば5nm〜40nm程度の膜厚を使用することができる。
【００３５】
次に、反応防止膜６４上を含む基板１０の全面に層間絶縁膜７０が形成される（図８参照。）。層間絶縁膜７０には前述の層間絶縁膜４５と同様に例えばBPSG膜やTEOS膜を使用することができる。引き続き、図８に示すように、層間絶縁膜７０にプレート線９０を形成するための溝７５、プラグ配線８０を形成するための接続孔７１、プラグ配線８５を形成するための接続孔７２が形成される（図１参照。）。溝７５、接続孔７１及び７２は、例えばフォトリソグラフィ技術により形成されたマスクを用い、RIE等の異方性エッチングにより形成することができる。
【００３６】
ここで、接続孔７１は強誘電体キャパシタセル３の第２の電極３３上の反応防止膜（第２の反応防止膜）６２、反応防止膜（第４の反応防止膜）６４及び層間絶縁膜７０をエッチングにより除去して形成されている。反応防止膜６２は本実施の形態においては上部電極３３上に於いて７１の開口を行うのに適切な膜厚を取ることができるため、接続孔７１の製造を容易に行うことができる。
【００３７】
引き続き、接続孔７１内にプラグ配線８０が形成され、接続孔７２内にプラグ配線８５が形成される。プラグ配線８０は、接続孔７１の内壁及び底面に沿ってバリアメタル膜８１を形成した後、接続孔７１をバリアメタル膜８１を介して埋設導体８２により埋設することにより形成される。プラグ配線８５は、接続孔７２の内壁及び底面に沿ってバリアメタル膜８６を形成した後、接続孔７２をバリアメタル膜８６を介して埋設導体８７により埋設することにより形成される。第１の実施の形態においてプラグ配線８０はプラグ配線８５と同一製造工程により形成されているが、本発明においては、プラグ配線８０とプラグ配線８５とを別々の製造工程により形成してもよい。
【００３８】
前述の図１に示すように、層間絶縁膜７０の溝７５内に埋設されたプレート線９０が形成される。これら一連の製造工程が終了すると、第１の実施の形態に係る不揮発性記憶回路１を完成させることができる。
【００３９】
［第１の実施の形態の特徴］
このように構成される第１の実施の形態に係る不揮発性記憶回路１においては、強誘電体キャパシタセル３の特に強誘電体３２の露出する側面を二段階に成膜した反応防止膜（第１の反応防止膜）６１及び反応防止膜（第２の反応防止膜）６２により被覆したので、反応防止膜６１及び６２により強誘電体３２の露出する側面を確実に被覆しつつ、第２の電極３３上の反応防止膜６２の膜厚を薄くすることができる。従って、水素や酸素の強誘電体３２及びその界面への侵入を防止することができ、強誘電体キャパシタセル３の特性を向上することができる。更に、強誘電体キャパシタセル３の第２の電極３３とプレート線９０との間のプラグ配線８０を形成するための接続孔７１を確実にかつ容易に形成することができるので、不揮発性記憶回路１の製造上の歩留まりを向上することができる。
【００４０】
［変形例］
なお、前述の第１の実施の形態に係る不揮発性記憶回路１においては、チェーン方式を採用する例を説明したが、本発明においては、この方式に限定されるものではなく、コンベンショナル方式を採用するFeRAM（conventional FeRAM）に適用することができる。コンベンショナル方式を採用する不揮発性記憶回路１において、１ビットの情報を記憶するメモリセルＭは、図９に示すように、ビット線ＢＬとプレート線ＰＬとワード線ＷＬとの交差部に配置されている。メモリセルＭはトランジスタ２と強誘電体キャパシタセル３との直列回路により構成されている。図９には１ビット分のメモリセルＭしか記載していないが、実際には、ビット線ＢＬの延在方向並びにワード線ＷＬの延在方向に沿って行列状に複数のメモリセルＭが配列されている。
【００４１】
（第２の実施の形態）
本発明の第２の実施の形態は、前述の第１の実施の形態に係る不揮発性記憶回路１において、メモリセルＭのトランジスタ２とプレート線９０との間の電気的接続信頼性を向上することができる例を説明するものである。なお、第２の実施の形態並びにそれ以降の実施の形態において、前述の第１の実施の形態において説明した構成要素と同一構成要素には同一符号を付し、同一構成要素の説明は重複するので省略する。
【００４２】
第２の実施の形態に係る不揮発性記憶回路１においては、図１０に示すように、メモリセルＭのトランジスタ２の主電極領域２３とプレート線９０との間を電気的に接続する開口部８５の周囲が反応防止膜（第１の反応防止膜）６１及び反応防止膜（第２の反応防止膜）６２から離間されている。すなわち、トランジスタ２の他の一方の主電極領域２３上において反応防止膜６１及び６２が部分的に除去された領域６６が形成され、この領域６６内に、この領域６６の開口寸法に比べて開口寸法の小さい接続孔７２が形成され、この接続孔７２内部にプラグ配線８５が配設されている。
【００４３】
不揮発性記憶回路１の製造方法においては、反応防止膜６１及び６２に開口６６が形成された後、層間絶縁膜４５が開口６６内に埋設され、この開口６６内に埋設された層間絶縁膜４５にプラグ配線８５の接続孔７２が形成される。つまり、接続孔７２を形成する際には、開口６６内に埋設された層間絶縁膜４５がエッチングにより除去されるので、反応防止膜６１及び６２の除去は不要である。
【００４４】
このように構成される第２の実施の形態に係る不揮発性記憶回路１においては、強誘電体キャパシタセル３の特に強誘電体３２の露出する側面に反応防止膜６１及び６２を備えているので、第１の実施の形態に係る不揮発性記憶回路１により得られる効果と同様の効果を奏することができ、更に、トランジスタ２の主電極領域２３とプレート線９０との間のプラグ配線８５を形成するための接続孔７２を確実にかつ容易に形成することができるので、不揮発性記憶回路１の製造上の歩留まりを向上することができる。
【００４５】
（第３の実施の形態）
本発明の第３の実施の形態は、前述の第１の実施の形態に係る不揮発性記憶回路１において、強誘電体キャパシタセル３の容量値を増加することができる例を説明するものである。
【００４６】
第３の実施の形態に係る不揮発性記憶回路１においては、図１１に示すように、強誘電体キャパシタセル３の強誘電体３２の上面の面積Ａ１に対して、第２の電極３３の下面（底面）の面積Ａ２が大きく設定されている。不揮発性記憶回路１の製造方法においては、前述の第１の実施の形態において説明したように、強誘電体３２のパターンニング工程に対して、第２の電極３３のパターンニング工程は別工程であるので、強誘電体３２に対して第２の電極３３は製造上のアライメントずれが生じる。すなわち、アライメントずれが生じても、強誘電体３２の上面と第２の電極３３の下面との接触面積が少なくとも変化しない範囲において、つまり少なくともアライメントずれ量分において、第２の電極３３の下面の面積Ａ２は強誘電体３２の上面の面積Ａ１に比べて大きく設定されている。
【００４７】
このように構成される第３の実施の形態に係る不揮発性記憶回路１においては、メモリセルＭの強誘電体キャパシタセル３の強誘電体３２と第２の電極３３との接触面積がアライメントずれを生じても変化しないので、強誘電体キャパシタセル３の分極量の変化がない。つまり、強誘電体キャパシタセル３の分極量のアライメントずれによる減少を防止することができる。この結果、強誘電体キャパシタセル３の信号量を確実に確保すると同時に、デバイス製造時のウェハー間の特性ばらつきを抑えることが可能となる。なお、第３の実施の形態は、第１の実施の形態に係る不揮発性記憶回路１を例として説明したが、第２の実施の形態に係る不揮発性記憶回路１に適用してもよい。
【００４８】
（第４の実施の形態）
本発明の第４の実施の形態は、前述の第１の実施の形態に係る不揮発性記憶回路１において、強誘電体キャパシタセル３の強誘電体３２への水素や酸素の基板１０側からの侵入を防止することができる例を説明するものである。
【００４９】
第４の実施の形態に係る不揮発性記憶回路１においては、図１２に示すように、強誘電体キャパシタセル３の下層であって、この強誘電体キャパシタセル３の第１の電極３１（更に詳細には反応防止膜６３）と層間絶縁膜４０との間に反応防止膜（第５の反応防止膜）６５が配設されている。この反応防止膜６５は、基板１０側から強誘電体キャパシタセル３の強誘電体３２への水素若しくは酸素、或いはその両方の侵入を防止することができる。第４の実施の形態において、反応防止膜６５には、例えば水素、酸素に対するバリア性を有する5nm〜20nm程度の膜厚を有するAl2O3膜等を実用的に使用することができる。
【００５０】
このように構成される第４の実施の形態に係る不揮発性記憶回路１においては、強誘電体キャパシタセル３の下層に反応防止膜６５を備えたので、水素若しくは酸素、或いはその両方の強誘電体キャパシタセル３の強誘電体３２への侵入を防止することができる。従って、強誘電体キャパシタセル３の特性を良好に保つことができる。なお、第４の実施の形態は、前述の第１の実施の形態に係る不揮発性記憶回路１に適用した例を説明したが、前述の第２の実施の形態又は第３の実施の形態に係る不揮発性記憶回路１に適用してもよい。
【００５１】
（第５の実施の形態）
本発明の第５の実施の形態は、前述の第１の実施の形態に係る不揮発性記憶回路１において、トランジスタ２の主電極領域２３とプレート線９０との間の電気的接続部分並びに強誘電体キャパシタセル３の第２の電極３３とプレート線９０との間の電気的接続部分の接続信頼性を向上することができる例を説明するものである。
【００５２】
第５の実施の形態に係る不揮発性記憶回路１においては、図１３に示すように、強誘電体キャパシタセル３の第２の電極３３に、その上層の反応防止膜（第２の反応防止膜）６２及び反応防止膜（第４の反応防止膜）６４が除去され、プレート線９０がダイレクトに電気的に接続されている。比較的広い面積、具体的にはプラグ配線８０の平面面積に比べて広い面積において第２の電極３３とプレート線９０との間を電気的に接続することができるので、双方の間の接続信頼性を向上することができる。
【００５３】
更に、プレート線９０と強誘電体キャパシタセル３の第２の電極３３との間の接続にプラグ配線８０が使用されないので、プラグ配線８５の高さを低くすることができる。つまり、トランジスタ２の他の一方の主電極領域２３とプレート線９０との接続部分の段差形状を緩和することができる（アスペクト比を小さくすることができる）ので、双方の間の接続信頼性を向上することができる。第５の実施の形態に係る強誘電体キャパシタセル３の第２の電極３３上からトランジスタ２の主電極領域２３上（プラグ配線８５上）に渡って、反応防止膜６２及び６４に接続孔が形成されており、プレート線９０はこの接続孔を通して第２の電極３３及びプラグ配線８５に同時に接続されている。
【００５４】
なお、プレート線９０は、第５の実施の形態においては、バリアメタル膜９１とその上層に積層された配線メタル膜９２とにより構成されている。
【００５５】
このように構成される第５の実施の形態に係る不揮発性記憶回路１においては、トランジスタ２の主電極領域２３とプレート線９０との間の接続部分及び強誘電体キャパシタセル３の第２の電極３３とプレート線９０との間の接続部分の接続信頼性を向上することができる。なお、第５の実施の形態は、前述の第１の実施の形態に係る不揮発性記憶回路１に適用した例を説明したが、前述の第２の実施の形態乃至第４の実施の形態に係る不揮発性記憶回路１のいずれにも適用することができる。
【００５６】
（その他の実施の形態）
なお、本発明は、前述の実施の形態に限定されるものではない。例えば、前述の実施の形態はトランジスタ２及び強誘電体キャパシタセル３を有するメモリセルＭを備えた不揮発性記憶回路１に適用した例であるが、本発明は、強誘電体キャパシタセル３を備えた半導体装置に広く適用することができる。
【図面の簡単な説明】
【００５７】
【図１】本発明の第１の実施の形態に係る不揮発性記憶回路の要部断面図である。
【図２】第１の実施の形態に係る不揮発性記憶回路の回路構成図である。
【図３】第１の実施の形態に係る不揮発性記憶回路の製造方法を説明する第１の工程断面図である。
【図４】第１の実施の形態に係る不揮発性記憶回路の製造方法を説明する第２の工程断面図である。
【図５】第１の実施の形態に係る不揮発性記憶回路の製造方法を説明する第３の工程断面図である。
【図６】第１の実施の形態に係る不揮発性記憶回路の製造方法を説明する第４の工程断面図である。
【図７】第１の実施の形態に係る不揮発性記憶回路の製造方法を説明する第５の工程断面図である。
【図８】第１の実施の形態に係る不揮発性記憶回路の製造方法を説明する第６の工程断面図である。
【図９】第１の実施の形態に係る不揮発性記憶回路の変形例の回路構成図である。
【図１０】本発明の第２の実施の形態に係る不揮発性記憶回路の要部断面図である。
【図１１】本発明の第３の実施の形態に係る不揮発性記憶回路の要部断面図である。
【図１２】本発明の第４の実施の形態に係る不揮発性記憶回路の要部断面図である。
【図１３】本発明の第５の実施の形態に係る不揮発性記憶回路の要部断面図である。
【符号の説明】
【００５８】
１  不揮発性記憶回路
２  トランジスタ
２１  ゲート絶縁膜
２２  制御電極
２３  主電極領域
３  強誘電体キャパシタ
３１  第１の電極
３２  強誘電体
３３  第２の電極
４１、４２、７１、７２  接続孔
７５  溝
５０、８０、８５  プラグ配線
５１、８１、８６  バリアメタル膜
５２、８２、８７  埋設導体
４０、４５、７０  層間絶縁膜
６１  反応防止膜（第１の反応防止膜）
６２  反応防止膜（第２の反応防止膜）
６３  反応防止膜（第３の反応防止膜）
６４  反応防止膜（第４の反応防止膜）
６５  反応防止膜（第５の反応防止膜）
６６  開口
９０、ＰＬ  プレート線
ＢＬ  ビット線
ＷＬ  ワード線
Ｍ  メモリセル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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