(57)【要約】【課題】耐圧を低下させることなくオン抵抗を低減することができ、さらに、チップサイズを縮小することができる半導体装置を提供する。【解決手段】Ｎ型不純物領域からなるＮ-層６には、Ｐ型不純物領域からなるボディ層２が形成されている。また、複数のトレンチ２１が、ボディ層２の主表面側からボディ層２を貫通する状態で形成されている。トレンチ２１内には、ゲート絶縁膜７およびゲート電極８が形成されている。また、ボディ層２の主表面には、Ｐ型不純物領域からなるコンタクト層１と、Ｎ型不純物領域からなるエミッタ層４とが形成されている。また、Ｎ-層６の主表面には、ボディ層２から離間して形成された、Ｐ型不純物領域からなる、複数のフローティングリング層３が形成されている。そして、平面視においてボディ層２に含まれる領域内の、ボディ層２とＮ-層６との間には、Ｎ型不純物領域からなるウエル層５が形成されている。【選択図】図２
2008277352.tif 000002
【特許請求の範囲】
【請求項１】
絶縁ゲート型バイポーラトランジスタを含む半導体装置であって、
第１導電型の不純物領域からなる第１の半導体層と、
前記第１の半導体層に設けられた、第２導電型の不純物領域からなる第２の半導体層と、
前記第２の半導体層の主表面側から、前記第２の半導体層を貫通する状態で設けられた複数の溝形成領域と、
前記溝形成領域内に設けられたゲート絶縁膜およびゲート電極と、
前記第２の半導体層の主表面に設けられた、第２導電型の不純物領域からなるコンタクト層と、
前記第２の半導体層の主表面に設けられた、第１導電型の不純物領域からなるエミッタ層と、
前記第１の半導体層の主表面に、前記第２の半導体層から離間して設けられた、第２導電型の不純物領域からなる、複数の第３の半導体層と、
平面視において前記第２の半導体層に含まれる領域内で、前記第２の半導体層と前記第１の半導体層との間に設けられた、第１導電型の不純物領域からなる第４の半導体層と、
を備えたことを特徴とする半導体装置。
【請求項２】
前記第４の半導体層が、平面視において、前記複数の溝形成領域の最外端よりも内側に設けられた請求項１記載の半導体装置。
【請求項３】
前記第３の半導体層を包含する、第１導電型の不純物領域からなる第５の半導体層をさらに備えた請求項１または２記載の半導体装置。
【請求項４】
前記第５の半導体層が、前記第３の半導体層に対して個別に設けられた請求項３記載の半導体装置。
【請求項５】
平面視において、１つの前記第３の半導体層の両側に存在する前記第５の半導体層の幅が、前記第２の半導体層に近い側よりも、他方側が大きく構成された請求項４記載の半導体装置。
【請求項６】
平面視において、前記第３の半導体層の側方に存在する前記第５の半導体層の幅のうち少なくとも１つが、当該第５の半導体層よりも前記第２の半導体層に近い側に存在する他の前記第５の半導体層の幅よりも大きく構成された請求項３から５のいずれかに記載の半導体装置。
【請求項７】
前記第２の半導体層および前記第３の半導体層が同一の不純物領域形成工程で形成された請求項１から６のいずれかに記載の半導体装置。
【請求項８】
前記第４の半導体層および前記第５の半導体層が同一の不純物領域形成工程で形成された請求項１から７のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、絶縁ゲート型バイポーラトランジスタを含む半導体装置に関する。
【背景技術】
【０００２】
従来、電力用の半導体装置として、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ：Insulated Gate Bipolar Transistor）が使用されている。このようなＩＧＢＴの構造として、基板表面にゲート電極が埋設されたトレンチを備えた構造が広く知られている。
【０００３】
図１６は、後掲の特許文献１に開示されている、基板表面にゲート電極が埋設されたトレンチを備えた従来のＩＧＢＴの構造を示す平面図である。また、図１７は、図１６のＸ−Ｘ線における断面構造を示す断面図であり、図１８は、図１６のＹ−Ｙ線における断面構造を示す断面図である。なお、図１６〜図１８は概略図であり、各部の寸法比は現実の寸法比を示していない。
【０００４】
図１７および図１８に示すように、従来のＩＧＢＴは、高濃度のＰ型不純物領域からなるコレクタ層１１２上に、高濃度のＮ型不純物領域からなるバッファ層１１１を介して、低濃度のＮ型不純物領域からなるＮ-層１０６が配設されている。Ｎ-層１０６の表面部にはＮ型不純物領域からなるウエル層１０５が形成されており、ウエル層１０５の表面部にＰ型不純物領域からなるボディ層１０２が形成されている。ボディ層１０２には、ボディ層１０２を貫通して、ウエル層１０５に到達する複数のトレンチ１２１が形成されている。トレンチ１２１の内部には、トレンチ１２１の内面に形成されたゲート絶縁膜１０７を介して、ポリシリコン等からなるゲート電極１０８が充填されている。なお、図１６から図１８に示すように、各ゲート電極１０８（トレンチ１２１）は、所定方向に連続して形成されている。コレクタ層１１２の下面には、コレクタ電極１１３が設けられている。
【０００５】
また、図１６および図１７に示すように、ボディ層１０２主表面の、トレンチ１２１と接触する位置には、トレンチ１２１に沿って高濃度のＮ型不純物領域からなるエミッタ層１０４がそれぞれ形成されている。また、隣接するトレンチ１２１間に形成された各エミッタ層１０４の間には、高濃度のＰ型不純物領域からなるコンタクト層１０１がトレンチ１２１に沿って形成されている。エミッタ層１０４およびコンタクト層１０１の上面には、エミッタ層１０４とコンタクト層１０１との双方に電気的に接続するエミッタ電極１１４が設けられている。なお、ゲート電極１０８とエミッタ電極１１４との間には酸化膜１０９が介在されており、ゲート電極１０８とエミッタ電極１１４とは、電気的に絶縁されている。また、図１６および図１８に示すように、各ゲート電極１０８は、連結電極１１５により互いに電気的に接続されている。
【０００６】
一方、図１６から図１８に示すように、高い耐圧が要求されるＩＧＢＴでは、複数のトレンチ１２１が形成されたボディ層１０２の周囲に、ボディ層１０２と離間して、高濃度のＰ型不純物領域からなる複数のフローティングリング層１０３（１０３ａ、１０３ｂ、１０３ｃ）が設けられている。また、最外周のフローティングリング層１０３ｃの周囲には、フローティングリング層１０３ｃと離間して、高濃度のＮ型不純物領域からなるチャネルストッパ層１１０が設けられている。
【０００７】
以上の構成を有するＩＧＢＴでは、トレンチ１２１に沿って形成された、Ｎ型のエミッタ層１０４、Ｐ型のボディ層１０２、Ｎ型のウエル層１０５、およびＮ-層１０６が、Ｎチャネル型のＭＯＳ型トランジスタを構成している（図１７参照。）。また、Ｐ型のコンタクト層１０１、Ｐ型のボディ層１０２、Ｎ型のウエル層１０５、Ｎ-層１０６、Ｎ型のバッファ層１１１、およびＰ型のコレクタ層１１２は、ＰＮＰ型のバイポーラトランジスタを構成している（図１７参照。）。ＩＧＢＴは、これらのＭＯＳ型トランジスタとＰＮＰ型トランジスタの複合動作により動作する。
【０００８】
例えば、エミッタ電極１１４に負電位を印加するとともに、コレクタ電極１１３に正電位を印加した状態で、ゲート電極１０８にエミッタ電極１１４よりも大きな正電位を印加する。この場合、Ｐ型のボディ層１０２のゲート絶縁膜１０７に接する面に反転層が形成される。これにより、ＭＯＳ型トランジスタがオン状態になり、ＭＯＳ型トランジスタに電子電流が流れる。この電子電流は、上述したＰＮＰ型トランジスタのベース電流として機能する。すなわち、電子電流が流れると、ＰＮＰ型トランジスタがオン状態となり、コレクタ電極１１３とエミッタ電極１１４との間に正孔電流が流れる。
【０００９】
以上のように、ＩＧＢＴは、ＭＯＳ型トランジスタの電子電流が流れると、ＰＮＰ型トランジスタにベース電流が供給され、ＰＮＰ型トランジスタがオン状態になる。したがって、ＩＧＢＴは、ゲート電極１０８の電圧を制御してＭＯＳ型トランジスタのオン状態とオフ状態とを切り替えることにより、ＰＮＰ型トランジスタのオン状態とオフ状態とが切り替わる。
【００１０】
また、上述した構成において、ウエル層１０５は、Ｎ-層１０６からボディ層１０２に向かう方向に、正孔に対するポテンシャル障壁を形成する機能を有している。すなわち、オン状態において、コレクタ層１１２からボディ層１０２に向かって流れる正孔は、ウエル層１０５の部分で密度が増大する。この結果、ＩＧＢＴのオン抵抗を低下させることができる。したがって、ウエル層１０５を設けることにより、同一のチップサイズであればＩＧＢＴのオン抵抗をより小さくすることができる。言い換えると、同一のオン抵抗を有するＩＧＢＴを形成した場合、ウエル層１０５を設けることにより、チップサイズを小さくすることができる。このようなウエル層１０５は、より広い範囲において正孔密度を増大させる程、オン抵抗を低くすることができる。このため、ウエル層１０５は、図１６に示すように、平面視において、ボディ層１０２の全領域にわたってボディ層１０２を完全に包含する状態で形成されている。
【特許文献１】特開平８−３１６４７９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、上述のようなウエル層１０５を形成すると、ゲートオフ時のコレクタ−エミッタ間耐圧（ＢＶＣＥＳ）が低くなることが確認されている。
【００１２】
図１９は、ゲートオフ時にコレクタ電極１１３に逆方向電圧を印加した場合のポテンシャル分布を模式的に示す断面図である。図１９では、等ポテンシャル線を破線で示している。図１９に示すように、ゲートオフ状態でコレクタ電極１１３に逆方向電圧を印加した場合、等ポテンシャル線は、Ｐ型のボディ層１０２の形状に沿った形状になる。また、ボディ層１０２底部のコーナー部（図１９の矢指部Ａ）において、等ポテンシャル線は、ボディ層１０２の形状に沿って大きく曲げられている。この場合、ボディ層１０２底部のコーナー部において、電界集中が発生しやすい。したがって、上述の構造を有するＩＧＢＴでは、ボディ層１０２底部のコーナー部の、Ｐ型ボディ層１０２とＮ型ウエル層１０５とにより構成されるＰＮ接合部において、電界集中によるブレークダウンが最初に発生する。すなわち、ボディ層１０２底部のコーナー部のＰＮ接合部においてブレークダウンが発生する電圧（ＰＮ接合耐圧）により、ゲートオフ時のコレクタ−エミッタ間耐圧（ＢＶＣＥＳ）が定まる。
【００１３】
ＰＮ接合部が片側階段接合（Ｎ型領域が低濃度側）である場合、ＰＮ接合耐圧ＶBRは、シリコンの比誘電率Ｋs、なだれ降伏臨界電界Ｅcrit、Ｎ型領域不純物濃度ＣB、真空の誘電率ε0、電子の電荷量ｑを用いて、下記の式１で表現することができる。
【００１４】
ＶBR＝Ｋsε0Ｅcrit2／２ｑＣB    ・・・（１）
【００１５】
式１に示すように、ＰＮ接合耐圧ＶBRは、Ｎ型領域不純物濃度ＣBに反比例する。したがって、Ｎ型領域不純物濃度ＣBが高いほどＰＮ接合耐圧ＶBRは低下する。ゲートオフ時のコレクタ−エミッタ間耐圧ＢＶＣＥＳの保証耐圧によって異なるため一概にはいえないが、上述の構造を有するＩＧＢＴでは、ウエル層１０５の不純物濃度は、Ｎ-層１０６の不純物濃度よりも１．５倍以上の高い濃度に設定されている。このため、ウエル層１０５を設けることにより、ＩＧＢＴのオン抵抗を小さくすることができるが、一方で、コレクタ−エミッタ間耐圧（ＢＶＣＥＳ）が低下するという欠点がある。
【００１６】
また、上記従来構造では、ゲートオフ状態でコレクタ電極に逆方向電圧を印加する場合、コレクタ電圧Ｖｃを増加させていくと、ボディ層１０２とウエル層１０５とにより構成されるＰＮ接合部からボディ層１０２内およびウエル層１０５内に空乏層が伸びていく。そして、さらにコレクタ電圧Ｖｃを増加させると、ウエル層１０５内に伸びた空乏層はＮ-層１０６内を広がり、最も内側のフローティングリング層１０３ａに到達する。フローティングリング層１０３は、不純物の表面濃度が１８乗以上の不純物領域で構成されているため、フローティングリング層１０３内はほぼ等電位になる。このため、最も内側のフローティングリング層１０３ａに到達した空乏層は、フローティングリング層１０３ａを超え、フローティングリング層１０３ａと次のフローティングリング層１０３ｂとの間のＮ-層１０６中を伸びていく。そして、コレクタ電圧Ｖｃ（コレクタ−エミッタ間の電位差）が定格電圧に達したときには、空乏層端は、チャネルストッパ層１１０の近傍に到達する。
【００１７】
したがって、ボディ層１０２とチャネルストッパ層１１０との間の距離（Ｎ-層１０６の合計幅）は、コレクタ−エミッタ間に定格電圧を印加したときの空乏層の伸び量に基づいて決定される。すなわち、コレクタ−エミッタ間に定格電圧を印加したときに、空乏層がチャネルストッパ層１１０近くに到達する状態に、Ｎ-層１０６の合計幅が決定される。
【００１８】
ＰＮ接合部が片側階段接合（Ｎ型領域が低濃度側）である場合、空乏層幅Ｗは、コレクタ印加電圧ＶCを用いて、下記の式２で表現することができる。
【００１９】
Ｗ＝（２ＫSε0ＶC／ｑＣB）1/2    ・・・（２）
【００２０】
式２に示すように、空乏層幅Ｗは、Ｎ型領域不純物濃度ＣBの平方根に反比例する。したがって、Ｎ型領域不純物濃度ＣBが高いほど空乏層幅Ｗは小さくなる。上述の従来構成では、複数のフローティングリング層１０３の間は、Ｎ-層１０６で構成されている。例えば、３００Ｖ程度のコレクタ−エミッタ間耐圧を持つＩＧＢＴでは、Ｎ-層１０６の不純物濃度は、１４乗オーダーの濃度である。
【００２１】
上記従来構成では、Ｎ-層１０６の濃度が低いため、Ｎ-層１０６内の空乏層の伸び量が大きい（式２参照。）。このため、ボディ層１０２とチャネルストッパ層１１０との間のＮ-層１０６の合計幅が大きくなる。例えば、コレクタ−エミッタ間耐圧（ＢＶＣＥＳ）が３００Ｖ程度のＩＧＢＴでは、ボディ層１０２端から、チャネルストッパ層１１０までのＮ-層１０６の合計幅は、２００μｍ程度にすることが必要になる。このため、チップサイズが大きくなるという欠点もあった。
【００２２】
以上のように、従来のＩＧＢＴでは、コレクタ−エミッタ間耐圧を低下させることなく、オン抵抗を低減することは困難であった。加えて、所望のコレクタ−エミッタ間耐圧を実現すると、チップサイズを小さくすることができなかった。
【００２３】
本発明は、上記従来の事情を鑑みて提案されたものであって、コレクタ−エミッタ間耐圧を低下させることなくオン抵抗を低減することができ、さらに、チップサイズを縮小することができる半導体装置を提供することを目的としている。
【課題を解決するための手段】
【００２４】
上述の課題を解決するため、本発明は以下の技術的手段を採用している。まず、本発明は、絶縁ゲート型バイポーラトランジスタを含む半導体装置を前提としている。そして、本発明に係る半導体装置は、第１導電型の不純物領域からなる第１の半導体層を備える。前記第１の半導体層には、第２導電型の不純物領域からなるボディ層（第２の半導体層）が設けられている。また、複数の溝形成領域（トレンチ）が、ボディ層の主表面側から、ボディ層を貫通する状態で設けられている。溝形成領域内には、ゲート絶縁膜およびゲート電極が形成されている。また、ボディ層の主表面には、第２導電型の不純物領域からなるコンタクト層と、第１導電型の不純物領域からなるエミッタ層とが設けられている。一方、第１の半導体層の主表面には、ボディ層から離間して形成された、第２導電型の不純物領域からなる複数のフローティングリング層（第３の半導体層）が設けられている。そして、平面視においてボディ層に含まれる領域内の、ボディ層と第１の半導体層との間には、第１導電型の不純物領域からなるウエル層（第４の半導体層）が設けられている。なお、コレクタ層は、例えば、Ｎ-層の、ボディ層と反対側の位置に高濃度の第１導電型の不純物領域からなるバッファ層を介して形成することができる。
【００２５】
本構成によれば、ウエル層により、耐圧を低下させることなく、半導体装置のオン抵抗を減少させることができる。また、上記ウエル層は、平面視において、複数の溝形成領域の最外端よりも内側に設けることもできる。
【００２６】
上記半導体装置は、フローティングリング層を包含する、第１導電型の不純物領域からなる第２ウエル層（第５の半導体層）をさらに備えてもよい。この半導体装置によれば、チップサイズをより小さくすることができる。
【００２７】
例えば、第２ウエル層はフローティングリング層に対して個別に設けることができる。この場合、各第２ウエル層は、それぞれ離間して形成されてもよく、重なる状態で形成されてもよい。また、平面視において、フローティングリング層の両側に存在する第２ウエル層の幅は、ボディ層に近い側よりも、ボディ層から遠い側の方が大きく構成されることが好ましい。さらに、平面視において、フローティングリング層の側方に存在する第２ウエル層の幅のうち少なくとも１つが、当該第２ウエル層よりもボディ層に近い側に存在する、他の第２ウエル層の幅よりも大きく構成することが好ましい。
【００２８】
なお、ボディ層およびフローティングリング層は、同一の不純物領域形成工程で形成することができる。また、ウエル層および第２ウエル層も、同一の不純物領域形成工程で形成することができる。
【発明の効果】
【００２９】
本発明によれば、絶縁ゲート型バイポーラトランジスタのコレクタ−エミッタ間耐圧の低下を防止しつつ、オン抵抗を低減することができる。すなわち、同一のオン抵抗を実現する場合であれば、従来に比べて、コレクタ−エミッタ間耐圧を向上させることができる。また、同一のオン抵抗を実現する場合であれば、従来に比べて、ボディ層からフローティングリング層の外側に形成されるチャネルストッパ層までの距離を小さくすることができ、チップサイズを縮小することもできる。
【００３０】
特に、ウエル層を、平面視において、ボディ層に包含され、かつ溝形成領域の最外端よりも小さい範囲で形成することにより、ウエル層の不純物濃度を増大させた場合のコレクタ−エミッタ間耐圧の低下をより抑制することができる。この構成では、コレクタ−エミッタ間耐圧を低下させることなく、ウエル層の不純物濃度をより高くすることができる。この結果、コレクタ−エミッタ間耐圧を低下させることなく、オン抵抗を下げることができる。また、同一のオン抵抗を実現する場合であれば、従来に比べて、ボディ層とチャネルストッパ層との間の距離を小さくでき、チップサイズを縮小することもできる。
【００３１】
さらに、フローティングリング層を包含する第２ウエル層を備えることにより、ボディ層とチャネルストッパ層との間の距離を小さくすることができる。すなわち、チップサイズを小さくすることができる。この場合、平面視において、フローティングリング層の両側に存在する第２ウエル層の幅を、ボディ層に近い側よりも、ボディ層から遠い側を大きくすると、ボディ層とチャネルストッパ層との間の距離をより小さくすることができる。また、平面視において、フローティングリング層の側方に存在する第２ウエル層の幅のうち少なくとも１つが、当該第２ウエル層よりもボディ層に近い側に存在する他の第２ウエル層の幅よりも大きくした構成では、ボディ層とチャネルストッパ層との間の距離をさらに小さくすることができる。
【発明を実施するための最良の形態】
【００３２】
以下、本発明の実施形態について図面を参照しながら詳細に説明する。以下の実施形態では、Ｎチャネル型のＭＯＳ型トランジスタとＰＮＰ型トランジスタとにより構成されるＩＧＢＴを含む半導体装置として、本発明を具体化している。なお、Ｐチャネル型のＭＯＳ型トランジスタとＮＰＮ型トランジスタとにより構成されるＩＧＢＴを含む半導体装置に対しても、不純物領域の導電型を逆とすることで、以下の説明が同様に適用できる。また、以下の実施形態では、エミッタ電極とコレクタ電極とがそれぞれ異なる面に形成された縦型のＩＧＢＴを備えた半導体装置を説明する。
【００３３】
（第１の実施形態）
図１は、本発明に係る第１の実施形態における半導体装置の構造を示す平面図である。また、図２は、図１のＸ−Ｘ線における断面構造を示す断面図であり、図３は、図１のＹ−Ｙ線における断面構造を示す断面図である。なお、図１〜図３は概略図であり、各部の寸法比は現実の寸法比を示すものではない。
【００３４】
図２および図３に示すように、本実施形態の半導体装置は、低濃度のＮ型不純物領域からなるＮ-層６（第１の半導体層）を備えている。当該Ｎ-層６の下方には、高濃度のＮ型不純物領域からなるバッファ層１１を介して、高濃度のＰ型不純物領域からなるコレクタ層１２が設けられている。また、コレクタ層１２の下面には、コレクタ電極１３が設けられている。
【００３５】
一方、Ｎ-層６の上部には、Ｐ型不純物領域からなるボディ層２（第２の半導体層）が設けられている。ボディ層２には、ボディ層２の主表面側から、ボディ層２を貫通する複数のトレンチ２１（溝形成領域）が、所定間隔で形成されている。トレンチ２１の内部には、トレンチ２１の内面に形成された酸化膜等のゲート絶縁膜７を介して、ポリシリコン等からなるゲート電極８が充填されている。なお、図１に示すように、ゲート電極８（トレンチ２１）は、図２において、紙面に垂直な方向に連続して形成されている。
【００３６】
また、図１および図２に示すように、ボディ層２の主表面には、各トレンチ２１に沿って、トレンチ２１に接する高濃度のＮ型不純物領域からなるエミッタ層４が形成されている。また、隣接するトレンチ２１の間に形成された各エミッタ層４の間には、高濃度のＰ型不純物領域からなるコンタクト層１がトレンチ２１に沿って形成されている。
【００３７】
さらに、図１〜図３に示すＩＧＢＴは、エミッタ層４とコンタクト層１との上面に、エミッタ層４とコンタクト層１との双方に電気的に接続するエミッタ電極１４が設けられている。ゲート電極８とエミッタ電極１４との間には酸化膜９が介在されており、ゲート電極８とエミッタ電極１４とは、電気的に絶縁されている。なお、図１では、エミッタ電極１４が存在しない状態での平面視を図示している。また、図１および図３に示すように、各ゲート電極８は、連結電極１５により互いに電気的に接続されている。
【００３８】
一方、図１から図３に示すように、複数のトレンチ２１が形成されたボディ層２の周囲には、ボディ層２と離間して、高濃度のＰ型不純物領域からなる複数のフローティングリング層３（第３の半導体層）が設けられている。本実施形態では、３つのフローティングリング層３ａ、３ｂ、３ｃが、平面視において、等幅かつ等間隔に配置されている。また、最外周のフローティングリング層３ｃの周囲には、フローティングリング層３ｃと離間して、高濃度のＮ型不純物領域からなるチャネルストッパ層１０が設けられている。フローティングリング層３は、コレクタ−エミッタ間に逆方向電圧を印加した際に、ボディ層２の形状に沿って広がる空乏層の主表面側端部を、ボディ層２から遠ざける機能を有している。フローティングリング層３を設けることにより、空乏層端形状の曲率が小さくなり、電界集中によるブレークダウン発生を抑制することができる。なお、各フローティングリング層３は電気的にフローティングの状態にある。また、チャネルストッパ層１０は、所定の電位が印加されており、空乏層がＩＧＢＴ素子領域を超えて広がることがないように抑制する機能を有している。
【００３９】
さて、本実施形態の半導体装置は、図１〜図３に示すように、平面視においてボディ層２の内側、かつ、その底部がボディ層２の底部よりも深く位置するウエル層５（第４の半導体層）を備えている。ウエル層５は、Ｎ型不純物領域からなり、ボディ層２との界面にＰＮ接合部を構成している。また、ウエル層５の不純物濃度は、ボディ層２よりも低濃度、かつ、Ｎ-層６よりも高濃度である。ウエル層５は、例えば、ボディ層２を形成するためのイオン注入領域３２に内包される領域３５に、Ｎ型不純物をイオン注入することにより形成することができる。
【００４０】
図４は、ゲートオフ状態でコレクタ電極１３に特定の逆方向電圧を印加した場合のポテンシャル分布を模式的に示す断面図である。図４では、等ポテンシャル線を破線で示している。ここでは、ゲート電極８およびエミッタ電極１４に０Ｖを印加した状態で、コレクタ電極１３に特定の正電圧を印加している。
【００４１】
本実施形態の半導体装置では、従来構成のＩＧＢＴにおいて、最初にブレークダウンが発生する箇所であるボディ層２底部のコーナー部（図４の矢指部Ａ）に、ウエル層５が存在していない。すなわち、本実施形態の半導体装置では、ボディ層２底部のコーナー部では、Ｐ型のボディ層２とＮ型のＮ-層６とによりＰＮ接合部が構成されている。上述のように、Ｎ-層６の不純物濃度はウエル層５の不純物濃度よりも小さい。このため、ゲートオフ状態でコレクタ電極に逆方向電圧を印加した場合、ボディ層２底部のコーナー部における空乏層幅は、従来構造に比べて大きくなる。この結果、ボディ層２底部のコーナー部でのＰＮ接合部のＰＮ接合耐圧が向上し、コレクタ−エミッタ間耐圧（ＢＶＣＥＳ）の低下を抑制することができる。
【００４２】
このように、ボディ層２底部のコーナー部にウエル層５を設けない構成を採用することにより、コレクタ−エミッタ間耐圧（ＢＶＣＥＳ）を低下させることなく、オン抵抗を低下させることが可能となる。
【００４３】
ところで、ウエル層５は、ボディ層２に内包される状態で形成されればよく、ボディ層２の端部とウエル層５の端部とが略同一の位置である構造を採用することもできる。図５は、本実施形態における半導体装置の変形例を示す断面図である。図５に示す断面構造は、図２に示した断面構造と、主表面におけるウエル層５端部の位置が異なっている。
【００４４】
図５に示すように、本事例では、図２に比べてウエル層５とボディ層２との重なりを大きくし、断面構造においてウエル層５がボディ層２を包む構造になっている。なお、本構造においても、ウエル層５を形成するためのイオン注入領域３５は、ボディ層２を形成するためのイオン注入領域３２に内包されている。イオン注入後の拡散により、ウエル層５を形成するためにイオン注入されたＮ型不純物が横方向に広がり、結果的にボディ層２を包含するウエル層５が形成される。このような断面構造では、ボディ層２側面部のＰＮ接合部（図５の矢指部Ｃ）におけるウエル層５の不純物濃度は、ボディ層２底部のコーナー部ＰＮ接合部におけるウエル層５の不純物濃度よりも小さくなる。
【００４５】
図５に示す構造では、ゲートオフ状態でコレクタ電極１３に逆方向電圧を印加した場合、ボディ層２側面部のＰＮ接合部における空乏層幅は、従来構造に比べて大きくなる。このようにボディ層２側面部のＰＮ接合部における空乏層幅が拡大すると、ボディ層２底部のコーナー部でのＰＮ接合部における等ポテンシャル線の曲率が小さくなり、ボディ層２底部のコーナー部でのＰＮ接合部における電界集中が従来構造に比べて緩和される。したがって、図５に例示する構造であっても、ボディ層２底部のコーナー部におけるＰＮ接合耐圧が向上し、コレクタ−エミッタ間耐圧（ＢＶＣＥＳ）の低下が抑制される。すなわち、平面視においてボディ層２に含まれる領域内で、ボディ層２とＮ-層６との間にウェル層５を設けることにより、コレクタ−エミッタ間耐圧（ＢＶＣＥＳ）の低下を抑制することができる。
【００４６】
以上説明したように、本実施形態によれば、ＩＧＢＴのコレクタ−エミッタ間耐圧（ＢＶＣＥＳ）を低下させることなく、オン抵抗を減少させることができる。この結果、同一のオン抵抗を実現する場合には、ボディ層とチャネルストッパ層との間の距離を小さくすることができ、チップサイズを縮小することができる。
【００４７】
なお、図２および図５において、平面視におけるウエル層５を形成するためのイオン注入領域３５の端とボディ層２を形成するためのイオン注入領域３２の端との距離が大きいほど、コレクタ−エミッタ間耐圧（ＢＶＣＥＳ）を大きくすることができる。
【００４８】
（第２の実施形態）
第１の実施形態では、平面視において、ウエル層がボディ層に内包された構成について説明した。しかしながら、第１の実施形態の構成では、オン抵抗をより低下させるためにウエル層の不純物濃度をより高くした場合、最も外側に形成されたトレンチ形成領域下部のコーナー部に電界が集中するようになる（図４の矢指部Ｂ参照。）。このため、ゲートオフ状態でコレクタ電極に逆方向電圧を印加したときに、最も外側に形成されたトレンチ下部のコーナー部で最初にブレークダウンが発生するようになる。ウエル層の不純物濃度をより高くすると、ブレークダウンが発生する電圧が低下し、結果的にコレクタ−エミッタ間耐圧（ＢＶＣＥＳ）が低下する。そこで、本発明に係る第２の実施形態では、第１の実施形態に比べて、より高濃度のウエル層を形成することができる半導体装置について説明する。
【００４９】
図６は、本発明に係る第２の実施形態における半導体装置の構造を示す平面図である。また、図７は、図６のＸ−Ｘ線における断面構造を示す断面図であり、図８は、図６のＹ−Ｙ線における断面構造を示す断面図である。なお、図６〜図８は概略図であり、各部の寸法比は現実の寸法比を示すものではない。また、図６〜図８では、第１の実施形態の半導体装置と同一の要素には同一の符号を付している。
【００５０】
図６〜図８に示すように、本実施形態の半導体装置は、平面視において、ウエル層５が、複数のトレンチ２１の最外端よりも内側に形成されている。すなわち、最も外側に形成されたトレンチの端部により規定され、全てのトレンチ２１を包含する領域Ｓの内側に、ウエル層５が形成されている。なお、図６では、複数のトレンチ２１の最外端Ｓを点線で示している。
【００５１】
第１の実施形態と同様に、ウエル層５は、Ｎ型不純物領域からなる。また、ウエル層５の不純物濃度は、ボディ層２よりも低濃度、かつ、Ｎ-層６よりも高濃度である。ウエル層５は、例えば、ボディ層２を形成するためのイオン注入領域３２に内包される領域３５に、Ｎ型不純物をイオン注入することにより形成することができる。
【００５２】
なお、他の構成は、第１の実施形態の半導体装置と同一であるので、ここでの説明は省略する。
【００５３】
図９は、隣接するトレンチ２１間の距離とコレクタ−エミッタ間耐圧（ＢＶＣＥＳ）の関係を示す図である。図９において、横軸がトレンチ間の距離に対応し、縦軸がコレクタ−エミッタ間耐圧（ＢＶＣＥＳ）に対応する。
【００５４】
図９から、トレンチ２１の間隔が大きくなるにつれて、コレクタ−エミッタ間耐圧（ＢＶＣＥＳ）は徐々に低下することが理解できる。これは、トレンチ２１の間隔が小さい場合、各トレンチ２１からウエル層５側に伸びる空乏層端の形状が、トレンチ２１の形状に沿った形状とはならないことに起因する。空乏層端の形状は、トレンチ２１の間隔が大きくなるにつれて、トレンチ２１の形状に沿った形状になる。すなわち、トレンチ２１の間隔が小さい場合、隣接するトレンチ２１の間に存在するウエル層５内のＮ型不純物の総数が少ない。このため、ボディ層２とウエル層５とにより構成されるＰＮ接合部においてウエル層５側に伸びる空乏層と各トレンチ２１からウエル層５側に伸びる空乏層との相互作用により、空乏層端の深さ方向の位置は、ボディ層２から離れた位置に存在する。一方、トレンチ２１の間隔が大きい場合、隣接するトレンチ２１の間に存在するウエル層５内のＮ型不純物の総数は多くなる。このため、空乏層の形状は、トレンチ２１およびボディ層２の形状に沿った形状になる。
【００５５】
したがって、空乏層端は、隣接するトレンチ２１の間隔が大きくなるほど、トレンチ２１に近づくことになる。空乏層端がトレンチ２１に近づくほど、その部分での電界強度が大きくなるため、結果的に、コレクタ−エミッタ間耐圧（ＢＶＣＥＳ）が低下するのである。そして、最も外側に位置するトレンチ２１では、一方側にだけ隣接するトレンチ２１が存在し、他方側には、隣接するトレンチ２１は存在しない。すなわち、最も外側のトレンチ２１の他方側は、隣接するトレンチ２１との距離が無限大である場合に相当する。したがって、コレクタ−エミッタ間耐圧（ＢＶＣＥＳ）の値は、図９において、トレンチ２１の間隔の変化に対して飽和している領域（ＢＶＣＥＳが小さい領域）になる。つまり、最も外側に位置するトレンチ２１の、隣接するトレンチ２１が存在しない側のコーナー部において、最も電界が集中することになる。
【００５６】
図１０は、ゲートオフ状態でコレクタ電極１３に図４と同一の逆方向電圧を印加した場合のポテンシャル分布を模式的に示す断面図である。図１０では、等ポテンシャル線を破線で示している。
【００５７】
本実施形態の半導体装置では、最も外側のトレンチ２１の周囲に、ウエル層５が存在していない。このため、図１０に示すように、最も外側のトレンチ２１のコーナー部（矢指部Ｂ）における等ポテンシャル線の曲率が図４に比べて小さくなっている。すなわち、本実施形態の構造によれば、最も外側のトレンチ底部の電界強度を低下させ、耐圧を向上させることができる。この結果、ウエル層５の不純物濃度をより高くした場合でも、コレクタ−エミッタ間耐圧（ＢＶＣＥＳ）の低下が抑制される。
【００５８】
以上説明したように、本実施形態によれば、オン抵抗をより減少させるために、ウエル層の不純物濃度を高くした場合であっても、コレクタ−エミッタ間耐圧（ＢＶＣＥＳ）を低下を抑制することができる。この結果、同一のオン抵抗を実現する場合には、ボディ層からチャネルストッパ層までの距離を小さくすることができ、チップサイズを縮小することができる。
【００５９】
（第３の実施形態）
続いて、本発明に係る第３の実施形態について説明する。図１１は、本実施形態における半導体装置の構造を示す断面図である。なお、本実施形態の半導体装置は、フローティングリング層近傍の構造以外は、図１の平面図に示した構造と同一の平面構造を有しており、図１１は、図１のＸ−Ｘ線における断面構造に対応している。また、図１１は概略図であり、各部の寸法比は現実の寸法比を示すものではない。また、図１１では、第１の半導体装置と同一の要素には同一の符号を付している。
【００６０】
本実施形態の半導体装置は、図１１に示すように、第１の実施形態において説明した構成に加えて、各フローティングリング層３を包含する第２ウエル層１６（第５の半導体層）を備えている。すなわち、第２ウエル層１６は、その底部がフローティングリング層３の底部よりも深く位置し、かつ、平面視において、各フローティングリング層３（３ａ〜３ｃ）を包含している。第２ウエル層１６は、Ｎ型不純物領域からなる。また、第２ウエル層１６の不純物濃度は、フローティングリング層３よりも低濃度、かつ、Ｎ-層６よりも高濃度である。図１１の例では、第２ウエル層１６は、例えば、各フローティングリング層３を形成するためのイオン注入領域３３（３３ａ、３３ｂ、３３ｃ）に内包される領域３６（３６ａ、３６ｂ、３６ｃ）に、Ｎ型不純物をイオン注入することにより形成することができる。イオン注入後の拡散により、第２ウエル層１６を形成するためにイオン注入されたＮ型不純物が横方向に広がり、結果的にフローティングリング層３を包含する第２ウエル層１６が形成される。
【００６１】
本実施形態の構造では、ボディ層２からチャネルストッパ層１０までの間の表面部の一部に、Ｎ-層６よりも高い不純物濃度を有するＮ型の第２ウエル層１６が配置されている。この構造では、ゲートオフ状態でコレクタ電極１３に逆方向電圧を印加する場合、コレクタ電圧を増加させていくと、まず、ボディ層２とウエル層５とにより構成されるＰＮ接合部からボディ層２内およびウエル層５内に空乏層が伸びていく。そして、さらにコレクタ電圧を増加させると、ウエル層５内に伸びた空乏層はＮ-層６内を広がり、最も内側のフローティングリング層３ａに到達する前に、フローティングリング層３ａを包含する第２ウエル層１６ａに到達する。上述のように、第２ウエル層１６ａはＮ-層６よりも高い不純物濃度を有している。このため、第２ウエル層１６ａ内では、Ｎ-層６内に比べて、空乏層の伸び量が小さくなる（式２参照。）。したがって、従来構造に比べて大きいコレクタ電圧を印加したときに、空乏層端がフローティングリング層３ａに到達することになる。フローティングリング層３ａに到達した空乏層は、フローティングリング層３ａを超えて、再度、第２ウエル層１６ａを通過し、フローティングリング層３ａと次のフローティングリング層３ｂとの間のＮ-層６内を伸びていく。空乏層端が、フローティングリング層３ｂおよび３ｃに到達するときにも、第２ウエル層１６ｂ、１６ｃにより、従来構造に比べて空乏層の伸び量が小さくなる。
【００６２】
したがって、特定のコレクタ電圧を印加したとき、空乏層端は、従来構造に比べてボディ層２側に位置する。このため、本構成によれば、第２ウエル層１６を設けることにより、ボディ層２とチャネルストッパ層１０との間の距離を従来に比べて縮小することが可能となる。また、第２ウエル層１６は、フローティングリング層３の周囲にのみ設けられているため、ボディ層２近傍の構造（エミッタ−コレクタ間耐圧を低下させることなくオン抵抗を低減した構造）に影響を与えない。このため、本構成によれば、オン抵抗やコレクタ−エミッタ間耐圧を変動させることなく、チップサイズを縮小することができる。
【００６３】
ところで、図１１の例では、第２ウエル層１６を各フローティングリング層３ａ〜３ｃにそれぞれが離間した状態で設けたが、第２ウエル層１６は、離間されていることは必須ではない。図１２は、本実施形態における半導体装置の変形例を示す断面図である。図１１と同様に、図１２は、図１のＸ−Ｘ線における断面構造に対応している。また、図１２は概略図であり、各部の寸法比は現実の寸法比を示すものではない。また、図１２では、第１の半導体装置と同一の要素には同一の符号を付している。
【００６４】
図１２に示すように、この変形例では、図１１の事例と同様に、各フローティングリング層３を包含し、かつ、その底部がフローティングリング層３の底部よりも深く位置する第２ウエル層１６を備えている。第２ウエル層１６は、Ｎ型不純物領域からなる。また、第２ウエル層１６の不純物濃度は、フローティングリング層３よりも低濃度、かつ、Ｎ-層６よりも高濃度である。図１２の例では、第２ウエル層１６は、例えば、フローティングリング層３を形成するためのイオン注入領域３３（３３ａ、３３ｂ、３３ｃ）を内包する領域３６（３６ａ、３６ｂ、３６ｃ）に、Ｎ型不純物をイオン注入することにより形成することができる。
【００６５】
この構造では、ボディ層２とチャネルストッパ層１０との間の表面部の一部に、Ｎ-層６よりも高い不純物濃度を有するＮ型の第２ウエル層１６が、図１１の事例よりも広い範囲に配置されている。このため、ボディ層２からチャネルストッパ層１０までのＮ型領域の不純物濃度は、図１１に示した構造よりも高くなり、空乏層の伸び量がより小さくなる。したがって、本構造によれば、図１１に示した事例よりも、ボディ層２とチャネルストッパ層１０との間の距離を、より縮小することができる。
【００６６】
なお、上記では、第１の実施形態において説明した構造に適用した事例を説明したが、第２の実施形態において説明した構造にも本実施形態で説明した構造を適用することが可能である。また、上記変形例では、各第２ウエル層を個別の不純物領域として形成しているが、個別の不純物領域として構成されることは必須ではなく、第２ウエル層１６は、図１３に示すように、１つの不純物領域として構成されてもよい。
【００６７】
（第４の実施形態）
第３の実施形態では、空乏層の伸び量を、各フローティングリング層において同様に抑制する構造について説明した。しかしながら、空乏層端の形状の曲率を小さくする観点では、ボディ層から距離が離れるにつれて、空乏層の伸び量が小さくなることが好ましい。そこで、本発明に係る第４の実施形態では、第２ウエル層のより好適な配置について説明する。
【００６８】
図１４は、本実施形態における半導体装置の構造を示す断面図である。なお、本実施形態の半導体装置は、フローティングリング層近傍の構造以外は、図１の平面図に示した構造と同一の平面構造を有しており、図１４は、図１のＸ−Ｘ線における断面構造に対応している。また、図１４は概略図であり、各部の寸法比は現実の寸法比を示すものではない。また、図１５は、図１４に示した領域を示す平面図である。図１４および図１５では、第１の実施形態で説明した半導体装置と同一の要素には同一の符号を付している。
【００６９】
第３の実施形態の半導体装置と同様に、本実施形態の半導体装置は、各フローティングリング層３（３ａ〜３ｃ）を包含する第２ウエル層１６を備えている。第２ウエル層１６は、Ｎ型不純物領域からなり、その不純物濃度は、フローティングリング層３よりも低濃度、かつ、Ｎ-層６よりも高濃度である。また、本実施形態では、図１４および図１５に示すように、第２ウエル層１６ａ〜１６ｃは、各フローティングリング層３ａ〜３ｃに対して、平面視において、各フローティングリング層３ａ〜３ｃの両側に存在する第２ウエル層１６の幅が、ボディ層２に近い側よりも遠い側の方が大きくなっている。すなわち、フローティングリング層３ａのボディ層２から遠い側の第２ウエル層１６ａの幅Ｗ２は、フローティングリング層３ａのボディ層２に近い側の第２ウエル層１６ａの幅Ｗ１よりも大きい。フローティングリング層３ｂのボディ層２から遠い側の第２ウエル層１６ｂの幅Ｗ４は、フローティングリング層３ｂのボディ層２に近い側の第２ウエル層１６ｂの幅Ｗ３よりも大きい。フローティングリング層３ｃのボディ層２から遠い側の第２ウエル層１６ｃの幅Ｗ６は、フローティングリング層３ｃのボディ層２に近い側の第２ウエル層１６ｃの幅Ｗ５よりも大きい。
【００７０】
加えて、本実施形態では、平面視において、各フローティングリング層３の側方に存在する第２ウエル層１６の幅（ボディ層２側から、Ｗ１、Ｗ２、Ｗ３、Ｗ７、Ｗ６）のうち少なくとも１つが、その内側に存在する他の第２ウエル層１６の幅よりも大きくなる状態に配置されている。ここでは、特に、各フローティングリング層３の側方に存在する第２ウエル層１６の幅が、最外周を除いて、ボディ層２側から順に大きくなる配置（Ｗ１＜Ｗ２＜Ｗ３＜Ｗ７）となるように各第２ウエル層１６を形成している。
【００７１】
以上のような第２ウエル層１６は、例えば、フローティングリング層３ａを形成するためのイオン注入領域３３ａに内包される領域３６ａ、フローティングリング層３ｂを形成するためのイオン注入領域３３ｂの一部を内包する領域３６ｂ、およびフローティングリング層３ｃを形成するためのイオン注入領域３３ｃを内包する領域３６ｃにＮ型不純物をイオン注入することにより形成することができる。なお、領域３６ａ、３６ｂ、３６ｃの中央線は、領域３３ａ、３３ｂ、３３ｃの中央線よりも、チャネルストッパ層１０側にシフトしている。
【００７２】
本実施形態の構造では、ボディ層２からチャネルストッパ層１０までの間の表面部の一部に、Ｎ-層６よりも高い不純物濃度を有するＮ型の第２ウエル層１６が配置されている。そして、各フローティングリング層３の側方に存在する第２ウエル層１６の幅が、ボディ層２側から順に大きくなる配置（Ｗ１＜Ｗ２＜Ｗ３＜Ｗ７）になっている。
【００７３】
ゲートオフ状態でコレクタ電極１３に逆方向電圧を印加した場合、ボディ層２に近い位置にあるフローティング層３と第２ウエル層１６とにより構成されるＰＮ接合部の電界強度は、ボディ層２から遠い位置にあるＰＮ接合部の電界強度よりも大きい。例えば、フローティング層３ａと第２ウエル層１６ａとにより構成されるＰＮ接合部の電界強度は、フローティング層３ｂと第２ウエル層１６ｂとにより構成されるＰＮ接合部の電界強度よりも大きい。
【００７４】
平面視において、各フローティングリング層３の両側に存在する第２ウエル層１６の幅を、ボディ層２に近い側よりも遠い側が大きくなる状態で配置すると、ボディ層２に近い側のＮ型不純物濃度は、ボディ層２から遠い側のＮ型不純物濃度よりも小さくなる。すなわち、電界強度が高い部分のＮ型不純物濃度を下げることができる。さらに、平面視において、ボディ層２に近いフローティングリング層３の側方に存在する第２ウエル層１６の幅を、ボディ層２からより遠い位置に配置されたフローティングリング層３の側方に存在する第２ウエル層１６の幅よりも狭くすると、電界強度がより高い部分のＮ型不純物濃度を下げることができる。
【００７５】
したがって、第２ウエル層１６を上述の配置で設けることにより、電界強度の高いボディ層２側のフローティングリング層３のＰＮ接合部の電界強度を効果的に緩和することができる。この結果、ゲートオフ状態でのコレクタ−エミッタ間耐圧を向上することができる。また、同一のコレクタ−エミッタ間耐圧を実現する場合には、ボディ層２とチャネルストッパ層１０との間の距離を縮小し、チップサイズを小さくすることができる。
【００７６】
なお、本実施形態では、各フローティングリング層３において、ボディ層側の第２ウエル層の幅を他方側より狭くする構成と、異なるフローティングリング層３においても、ボディ層に近い第２ウエル層の幅を、ボディ層から遠い第２ウエル層の幅より狭くする構成とを併用した。しかしながら、両構成を併用することは必須ではなく、一方の構成のみを採用してもよい。一方の構成のみを採用した場合であっても、第３の実施形態に比べて、コレクタ−エミッタ間耐圧を向上することができ、チップサイズを小さくすることができる。
【００７７】
また、上記では、第１の実施形態において説明した構造に適用した事例を説明したが、本実施形態の構造は、第２の実施形態において説明した構造にも適用可能である。さらに、本実施形態では、全てのフローティングリング層に第２ウエル層を設けた構成を説明したが、一部のフローティングリング層にのみに第２ウエル層を設ける構成であってもよい。
【００７８】
以上説明したように、本発明によれば、絶縁ゲート型バイポーラトランジスタのコレクタ−エミッタ間耐圧の低下を防止しつつ、オン抵抗を低減することができる。すなわち、同一のオン抵抗を実現する場合、コレクタ−エミッタ間耐圧を向上させることができる。また、同一のオン抵抗を実現する場合、ボディ層とチャネルストッパ層との間の距離を小さくすることができ、チップサイズを縮小することができる。また、フローティングリング層を包含する第２ウエル層を備えることにより、ボディ層とチャネルストッパ層との間の距離をより小さくすることができる。この結果、チップサイズをより小さくすることができる。
【００７９】
なお、上述の各実施形態は具体例を示したものであり、本発明の技術的範囲を限定するものではない。本発明は、本発明の技術的思想を逸脱しない範囲において、種々の変形および応用が可能である。例えば、上記各実施形態では、平面視において、各トレンチを平行に配列したが、各トレンチの配置は任意である。また、上記各実施形態では、ボディ層およびフローティングリング層は、同一の不純物領域形成工程で形成することができる。また、ウエル層および第２ウエル層も、同一の不純物領域形成工程で形成することができる。いずれの場合であっても、半導体装置の製造に使用するマスク枚数および半導体装置の製造工程数を削減することができ、製造コストを低減することができる。
【産業上の利用可能性】
【００８０】
本発明は、オン抵抗および耐圧を維持した状態でチップサイズを小さくすることができ、絶縁ゲート型バイポーラトランジスタを含む半導体装置として有用である。
【図面の簡単な説明】
【００８１】
【図１】本発明の第１の実施形態における半導体装置を示す平面図
【図２】本発明の第１の実施形態における半導体装置を示す断面図
【図３】本発明の第１の実施形態における半導体装置を示す断面図
【図４】本発明の第１の実施形態における半導体装置のポテンシャル分布を示す断面図
【図５】本発明の第１の実施形態における半導体装置の変形例を示す平面図
【図６】本発明の第２の実施形態における半導体装置を示す平面図
【図７】本発明の第２の実施形態における半導体装置を示す断面図
【図８】本発明の第２の実施形態における半導体装置を示す断面図
【図９】トレンチ間距離とコレクタ−エミッタ間耐圧との関係を示す図
【図１０】本発明の第２の実施形態における半導体装置のポテンシャル分布を示す断面図
【図１１】本発明の第３の実施形態における半導体装置を示す断面図
【図１２】本発明の第３の実施形態における半導体装置の変形例を示す断面図
【図１３】本発明の第３の実施形態における半導体装置の変形例を示す断面図
【図１４】本発明の第４の実施形態における半導体装置を示す断面図
【図１５】本発明の第４の実施形態における半導体装置を拡大して示す平面図
【図１６】従来の半導体装置を示す平面図
【図１７】従来の半導体装置を示す断面図
【図１８】従来の半導体装置を示す断面図
【図１９】従来の半導体装置のポテンシャル分布を示す断面図
【符号の説明】
【００８２】
１  コンタクト層
２  ボディ層（第２の半導体層）
３  フローティングリング層（第３の半導体層）
４  エミッタ層
５  ウエル層（第４の半導体層）
６  Ｎ-層（第１の半導体層）
７  ゲート絶縁膜
８  ゲート電極
１０  チャネルストッパ層
１２  コレクタ層
１６  第２ウエル（第５の半導体層）
２１  トレンチ（溝形成領域）
【図１】
2008277352.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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