(57)【要約】【課題】高いゲート・カソード間耐圧を有する静電誘導サイリスタ半導体装置を提供する。【解決手段】第１導電型半導体基板の第１主面には、第１導電型の不純物領域であるカソード領域と、前記カソード領域を取り囲むような第２導電型の不純物領域であるアノード領域と、前記カソード領域と前記アノード領域との間にはメサ溝部とを有し、第２主面の周縁部および、前記メサ溝方向に交差する方向に、前記半導体基板の第１導電型不純物と交互に配列するようにストライプ状の第２導電型不純物領域部であるゲート領域と、前記第１主面から前記ゲート領域まで達する深さの前記メサ溝部と前記第１主面の前記カソード領域にはカソード金属電極、前記アノード領域にはアノード金属電極、前記第２主面の前記ゲート領域上にはゲート金属電極を構成することを特徴とする静電誘導サイリスタであり、ゲート・カソード間距離が充分に確保できる構造であるため、ゲート・カソード間耐圧を高く確保することができる。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１導電型半導体基板の第１主面には、第１導電型の不純物領域であるカソード領域と、前記カソード領域を取り囲むような第２導電型の不純物領域であるアノード領域と、前記カソード領域と前記アノード領域との間にはメサ溝部とを有し、第２主面の周縁部およびメサ溝方向に交差する方向に、前記半導体基板の第１導電型不純物と交互に配列するようにストライプ状の第２導電型不純物領域部であるゲート領域と、前記第１主面から前記ゲート領域まで達する深さの前記メサ溝部と、前記第１主面の前記カソード領域にはカソード金属電極、前記アノード領域にはアノード金属電極、前記第２主面の前記ゲート領域上にはゲート金属電極を構成することを特徴とする静電誘導サイリスタ。
【請求項２】
第１導電型半導体基板の第１主面には、第２導電型の不純物領域であるアノード領域と、前記アノード領域を取り囲むような第１導電型の不純物領域であるカソード領域と、前記アノード領域と前記カソード領域との間にはメサ溝部とを有し、第２主面の周縁部および、メサ溝方向に交差する方向に、前記半導体基板の第１導電型不純物と交互に配列するようにストライプ状の第２導電型不純物領域部であるゲート領域と、前記第１主面から前記ゲート領域まで達する深さの前記メサ溝部と、第１主面の前記カソード領域にはカソード金属電極、前記アノード領域にはアノード金属電極、前記第２主面の前記ゲート領域上にはゲート金属電極を構成することを特徴とする静電誘導サイリスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パワーエレクトロニクス分野におけるスイッチング素子、特に用途としてゲート・カソード間耐圧が必要な静電誘導サイリスタに関するものである。
【背景技術】
【０００２】
従来この種の静電誘導サイリスタの構造は、エピタキシャル層を用いるゲート埋込型構造により形成していた（特許文献１参照）。
【０００３】
しかしながら、このように形成される従来の静電誘導サイリスタにおいて、ゲート・カソード間耐圧を高く確保するには、ゲートとカソード間に相当するエピタキシャル層を厚くする必要があり、またゲート電極の取り出し工程も困難となり、結果としてコスト高となる。更にゲート拡散部形成工程以後のエピタキシャル工程及びカソード形成工程での熱処理工程に伴い、ゲート拡散部の熱拡散により、ゲート部の電流通路となるゲートチャネル部の微細化の制御が困難となり、結果としてスイッチング特性の制御が難しいという欠点を有していた。
【特許文献１】特開平５−８２７７４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
そこで、本発明は、従来技術の問題点に注目して、ゲート・カソード間耐圧を高く確保でき、エピタキシャル工程も不要で、ゲート電極取り出しも容易な、低コストで、更にゲート部の電流通路となるゲートチャネル部の微細化の制御も容易とすることで、スイッチング特性制御も容易とする静電誘導サイリスタを提供するものである。
【課題を解決するための手段】
【０００５】
本発明による静電誘導サイリスタによれば、第１導電型半導体基板の第１主面には、第１導電型の不純物領域であるカソード領域と、前記カソード領域を取り囲むような第２導電型の不純物領域であるアノード領域と、カソード領域部とアノード領域部との間にはメサ溝部とを有し、第２主面の周縁部および、メサ溝方向に交差する方向に、半導体基板の第１導電型不純物と交互に配列されたストライプ状の第２導電型不純物領域部であるゲート領域と、第１主面からゲート領域まで達する深さのメサ溝部と、前記第１主面の前記カソード領域にはカソード金属電極、前記アノード領域にはアノード金属電極、第２主面のゲート領域上にはゲート金属電極を構成することを特徴とする静電誘導サイリスタを提供するものである。
【０００６】
本発明の静電誘導サイリスタは、半導体基板の第１主面にアノード領域とカソード領域、第２主面にゲート領域を構成することにより、ゲート・カソード間距離を確保し、結果としてゲート・カソード間耐圧を高く確保でき、更にエピタキシャル工程も不要となるため、アノード及びカソード拡散工程の後にゲートチャネル部の形成が可能となり、ゲート領域形成後の熱処理工程が省けるため、ゲートチャネル部の微細化制御が容易であり、結果としてスイッチング特性の制御性向上を図れる。
【実施例】
【０００７】
以下、本発明の実施例に基づいて説明する。図１、図２、図３、図４は、本発明の一実施例の構成を示す図であって、図１は静電誘導サイリスタの断面図、図２は、図１とは異なる位置での断面図、図３は静電誘導サイリスタの上面図、図４は底面のゲート金属電極１０を除いた、第２導電型不純物の周縁部およびストライプ状配置を示す図である。破線部は反対面（第１主面）のメサ溝部位置を示す。ここで、図１は図４のＡ−Ａ’線断面図にゲート金属電極１０を合わせた図であり、図２は同じく図４のＢ−Ｂ’線断面図にゲート金属電極を合わせた図である。
【０００８】
本発明の実施例の静電誘導サイリスタによれば、第１図及び第２図に示されるように、第１導電型（Ｎ−）半導体基板２の第１主面上の中央部には、第１導電型（Ｎ＋）のカソード領域４が形成されており、このカソード領域４をメサ溝部６を介して取り囲むように高濃度第２導電型（Ｐ＋）の不純物領域であるアノード領域３が形成される。
【０００９】
図３の上面図に示すように、第１主面において、カソード拡散領域４からは、金属蒸着法乃至メッキ法にてカソード金属電極８が形成され、一方、カソード領域をメサ溝部を介して取り囲むアノード拡散領域３からは、カソード金属電極と同様に、アノード金属電極９が形成される。第１主面上のカソード金属電極８及びアノード金属電極９以外のメサ溝部６を含む表面には、シリコン酸化膜乃至ガラス保護膜等のパッシべーション膜７が形成される。
【００１０】
図１、図２の断面図及び図４の底面図に示すように、第２主面において、半導体チップ１周縁部には第２導電型不純物（Ｐ＋）が、外周に沿ってリング状に、カソード領域に対応する位置には円状に形成されている。さらに、この外周のリング状部から中央の円形部に向かっては、メサ溝方向に交差する方向に、第２導電型不純物（Ｐ＋）を基板の第１導電型不純物（Ｎ−）と交互に配列するように第２導電型（Ｐ＋）不純物領域であるゲート領域５をストライプ状に配置する。第２主面の第２導電型拡散領域からは、金属蒸着法或いはメッキ法にてゲート金属電極（１０）を形成する。なお、図示はしていないが、外周のリング状及び中央の円形部とゲート領域であるストライプ状の不純物領域は分離しても良い。
【００１１】
図４の底面図においては、構造の明瞭化のために、ゲート拡散領域５を黒領域で表示し、ゲート領域５の間の第１導電型（Ｎ−）の半導体基板２は白地で示し、また第１主面のメサ溝部６位置を透視領域として破線帯で示した。
【００１２】
本発明の実施例の静電誘導サイリスタの製造工程について、図５Ａから図５Ｐに基づいて説明する。
第１導電型（Ｎ−）の半導体基板２を用意し（図５Ａ）、第１主面および第２主面に熱酸化法等により酸化膜１１を形成する（図５Ｂ）。次に、写真工程で、レジスト塗布、露光、現像および酸化膜エッチングを行い、半導体基板２の第１主面のアノード領域部の酸化膜１１を除去する（図５Ｃ）。ここに、第２導電型不純物のボロン等をデポジションして、第２導電型不純物領域であるアノード領域３を形成する（図５Ｄ）。次に、また酸化膜１１を形成し（図５Ｅ）、写真工程により、カソード領域部の酸化膜１１を除去し（図５Ｆ）、ここに、第一導電型（Ｎ＋）不純物のリン等のデポジションを行い、カソード領域４を形成する（図５Ｇ）。
【００１３】
次に、熱拡散工程によって、アノード部およびカソード部の熱拡散処理に兼ねて酸化膜１１も形成する（図５Ｈ）。写真工程にて第１主面ではアノード部、第２主面では、ゲート部の酸化膜１１を除去する（図５Ｉ）ここに、第２導電型不純物のボロン等のデポジションを行い、熱拡散処理を行い、アノード領域部の高濃度オーミック部１２およびゲート領域部５を形成する（図５Ｊ）。
【００１４】
次に、第１主面のメサ溝形成部の酸化膜１１を写真工程で除去し（図５Ｋ）、シリコンエッチング工程でメサ溝部６を形成する（図５Ｌ）。次にガラス等のパッシべーション膜７を第１主面および第２主面に形成し（図５Ｍ）、写真工程で電極コンタクト窓部のパッシべーション膜７および酸化膜１１の除去を行い（図５Ｎ）、次に第１主面に金属蒸着法等により金属膜が形成され、写真工程によりアノード金属電極部９およびカソード金属電極部８が形成され（図５Ｏ）、第２主面にも金属蒸着法等により、ゲート金属電極部１０を形成する（図５Ｐ）。
【００１５】
図５工程で形成した図１，２，３，４の静電誘導サイリスタの実施例によれば、従来構造例に比較し、カソードを第１主面、ゲートを第２主面に配することにより、ゲート・カソード間距離を飛躍的に増加させ、ゲート・カソード間耐圧を高くすることを可能とし、さらに、図５工程図で示すように、ゲート（熱）拡散工程を、カソード（熱）拡散工程、アノード（熱）拡散工程後に配することが可能で、かつエピタキシャル工程（熱処理伴う）も不要とすることから、ゲート拡散工程の熱処理を制御することも可能で、ゲートチャネル拡散部の微細化の制御が容易となり、スイッチングスピードを制御することも容易となる。
【００１６】
ここで、図６に示す本発明の静電誘導サイリスタのもう一つの実施例について説明する。第１導電型（Ｎ−）の半導体基板２の第１主面上に、第２導電型（Ｐ＋）の不純物領域であるアノード領域１４と、このアノード領域１４をメサ溝部６を介して取り囲むように第１導電型（Ｎ＋）不純物領域であるカソード領域１３を形成するものである。
【００１７】
他の工程及び構造は、図１，２，３，４構造と同様である。
【００１８】
図６の実施例も従来例と比較し、図１，２，３，４実施例と同様の有利さをもつものである。図１，２，３，４実施例或いは図６実施例の選択は、パッケージ実装の際のカソード電極或いはアノード電極の取出し組立ての容易さで選択すればよい。
【００１９】
図７に実施参考例として、ＭＯＳサイリスタの構成例を示す。第一主面のカソード領域部及びアノード領域部は、図１，２，３，４の実施例と同等であるが、第二主面は、チップ周縁に第二導電型の高濃度不純物領域３５を形成し、対向メサ溝部６には、ゲート絶縁膜３１を介してゲート金属３０を形成するものである。
【００２０】
図７のＭＯＳサイリスタによれば、従来型ＭＯＳサイリスタに比較して、ゲート・カソード間耐圧を高く確保することが容易となる。
【図面の簡単な説明】
【００２１】
【図１】本発明の一実施例：静電誘導サイリスタの図４のＡ−Ａ’線断面図。
【図２】図４のＢ−Ｂ’線断面図。
【図３】同じく静電誘導サイリスタの実施例の第１主面図（上面図）。
【図４】同じく静電誘導サイリスタの実施例の第２主面図（底面図）。
【図５Ａ】本発明の静電誘導サイリスタの製造工程図。
【図５Ｂ】本発明の静電誘導サイリスタの製造工程図。
【図５Ｃ】本発明の静電誘導サイリスタの製造工程図。
【図５Ｄ】本発明の静電誘導サイリスタの製造工程図。
【図５Ｅ】本発明の静電誘導サイリスタの製造工程図。
【図５Ｆ】本発明の静電誘導サイリスタの製造工程図。
【図５Ｇ】本発明の静電誘導サイリスタの製造工程図。
【図５Ｈ】本発明の静電誘導サイリスタの製造工程図。
【図５Ｉ】本発明の静電誘導サイリスタの製造工程図。
【図５Ｊ】本発明の静電誘導サイリスタの製造工程図。
【図５Ｋ】本発明の静電誘導サイリスタの製造工程図。
【図５Ｌ】本発明の静電誘導サイリスタの製造工程図。
【図５Ｍ】本発明の静電誘導サイリスタの製造工程図。
【図５Ｎ】本発明の静電誘導サイリスタの製造工程図。
【図５Ｏ】本発明の静電誘導サイリスタの製造工程図。
【図５Ｐ】本発明の静電誘導サイリスタの製造工程図。
【図６】本発明の静電誘導サイリスタの他の実施例。
【図７】ＭＯＳサイリスタとしての応用例図。
【符号の説明】
【００２２】
１．半導体チップ
２．第１導電型半導体基板
３．アノード領域
４．カソード領域
５．ゲート領域
６．メサ溝部
７．パッシべーション膜
８．カソード金属電極
９．アノード金属電極
１０．ゲート金属電極
１１．酸化膜
１２．アノード領域の高濃度オーミック部
１３．カソード領域
１４．アノード領域
１８．アノード金属電極
１９．カソード金属電極
３０．ゲート金属電極
３１．ゲート絶縁膜
３５．第２導電型不純物領域
【図１】
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【図２】
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【図３】
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【図６】
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【図７】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図５Ｄ】
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【図５Ｅ】
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【図５Ｆ】
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【図５Ｇ】
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【図５Ｈ】
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【図５Ｉ】
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【図５Ｊ】
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【図５Ｋ】
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【図５Ｌ】
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【図５Ｍ】
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【図５Ｎ】
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【図５Ｏ】
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【図５Ｐ】
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