(57)【要約】【課題】より微細化された半導体装置に対して、回路セルを適切に動作させるための電源配線を有しつつ、チップ面積の増加を抑制する半導体装置を提供する。【解決手段】複数の基本セルが配置されるセル配置領域と、基本電源配線とを備える半導体装置を構成する。ここにおいて、そのセル配置領域には、基本電源配線に接続されるプリミティブセル（２）と、基本電源配線に接続される高消費電流セル（３）とを配置する。また、プリミティブセル（２）に第１電流（Ｉ２）を供給する複数の通常電源スイッチセル（４）を、セル配置領域に規則的に配置する。そして、高消費電流セル（３）に所定の電流（Ｉ１）が流れるように構成された電源スイッチ付電源強化セル（５）を高消費電流セル（３）の近傍に配置する。【選択図】図１
2008277788.tif 000002
【特許請求の範囲】
【請求項１】
第１の方向に配線された複数の基本電源配線と、
前記第１の方向とは交差する方向に配線された複数のローカル電源配線と、
前記複数の基本電源配線と前記複数のローカル電源配線との交差点にそれぞれ対応して設けられ、それぞれ対応する基本電源配線とローカル電源配線とを接続する複数の通常電源スイッチセルと、
前記ローカル電源配線に接続される複数の回路セルと、
前記複数の回路セルのうち、特定の回路セルに対応して設けられ、前記特定の回路セルが接続されるローカル電源配線に電源を供給する電源スイッチ付電源強化セルと
を具備する
半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記特定の回路セルが、前記複数の回路セルの中で消費電流が多い回路セルである
半導体装置。
【請求項３】
請求項１に記載の半導体装置において、
前記特定の回路セルが、クロックバッファセルである
半導体装置。
【請求項４】
請求項１乃至３いずれか１項に記載の半導体装置において、
前記電源スイッチ付電源強化セルに含まれる電源スイッチの一端が、前記基本電源配線に接続され、他端が前記特定の回路セル近傍において前記特定の回路セルに接続されたローカル電源配線と接続されている
半導体装置。
【請求項５】
請求項１乃至４いずれか１項に記載の半導体装置において、
前記電源スイッチ付電源強化セルが前記特定の回路セルに隣接して配置されている半導体装置。
【請求項６】
請求項１乃至５いずれか１項に記載の半導体装置において、
前記電源スイッチ付電源強化セルが、対応するローカル電源配線を挟んで前記特定の回路セルに隣接して配置され、前記対応するローカル電源配線を介して前記特定の回路セルに電源を供給するように配置された
半導体装置。
【請求項７】
請求項１乃至６いずれか１項に記載の半導体装置において、
前記基本電源配線と前記通常電源スイッチセルとがスルーホールを介して接続され、
前記基本電源配線と前記電源スイッチ付電源強化セルとがスルーホールと上層に設けられた電源配線とを介して接続され、
前記電源配線と前記電源スイッチ付電源強化セルとを接続するスルーホールの直径または、セル１個あたりのスルーホールの数が、前記基本電源配線と前記通常電源スイッチセルとを接続するスルーホールの直径または、セル１個あたりのスルーホールの数と異なっている
半導体装置。
【請求項８】
請求項４に記載の半導体装置において、
前記複数の基本電源配線が、第１の電圧が供給される複数の第1電源配線と、第２の電圧が供給される複数の第２電源配線とを含み、
前記複数のローカル電源配線が、それぞれ対応する前記通常電源スイッチセルを介して前記第１電源配線に接続させる第１ローカル電源配線と、前記第２電源配線に接続される第２ローカル電源配線とを含み、
前記複数の回路セルが、対応する第１ローカル電源配線と、第２ローカル電源配線との間に配置され、対応する第１ローカル電源配線と、第２ローカル電源配線とに接続され、
前記電源スイッチ付電源強化セルが、
前記特定の回路セルに対応する第１ローカル電源配線を挟んで特定の回路セルと隣接して配置され、前記対応する第１ローカル電源配線を介して特定の回路セルに第１の電圧を供給する第１電源強化セル部と、
前記特定の回路セルに対応する第２ローカル電源配線を挟んで特定の回路セルと隣接して配置され、前記対応する第２ローカル電源配線を介して特定の回路セルに第２の電圧を供給する第２電源強化セル部と、を含む電源スイッチ付電源強化セルである
半導体装置。
【請求項９】
請求項８に記載の半導体装置において、
前記第１ローカル電源配線、第２ローカル電源配線のうち、少なくとも１方は、通常電源スイッチセル及び電源スイッチ付電源強化セルにそれぞれ含まれる電源スイッチがオンしたときに対応する電源が供給され、前記電源スイッチがオフしたときには、電源が遮断されるローカル電源配線である
半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
半導体装置における微細化技術の進歩に伴って、増大するオフリーク電流が問題視されてきている。オフリーク電流とは、半導体装置が動作していない時に流れてしまう電流であり、この不要に漏れるオフリーク電流が半導体装置の総消費電力のうち大きな比率を占めるようになってきている。この消費電力の増加を抑制するために、様々な技術が提案されている（例えば、特許文献１参照。）。
【０００３】
特許文献１（特開２００５−２６８６９５号公報）には、回路セルへの電源供給を遮断する機能を有する半導体集積回路に関する技術が記載されている。特許文献１に記載の半導体集積回路は、回路セルと、その回路セルへの電源供給を遮断する複数の電源スイッチセルとを備えている。また、その半導体集積回路は、所定の最大間隔以下の間隔で縦縞状に配置された複数の電源線群と、その電源線群から分岐し、分岐元の電源線群から隣の電源線群までの範囲において、横縞状に配置される複数の分岐線群とを備えている。特許文献１の記載の半導体集積回路において、その回路セルは、分岐線群に沿って配置され、その分岐線群から電源供給を受けている。そして、その電源スイッチセルは、その電源線群と分岐線群との分岐点に配置され、電源線群から分岐線群への電源供給を遮断している。また、特許文献１には、回路セルの数に基づく消費電流に対応した駆動能力を有する電源スイッチセルを備えた半導体集積回路の構成が記載されている。また、特許文献２(特開２００４ー３４２９２４号公報)には、高駆動セルに隣接して容量セルを配置し電源供給補助を行うことが記載されている。
【０００４】
【特許文献１】特開２００５−２６８６９５号公報
【特許文献２】特開２００４−３４２９２４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上述のような半導体集積回路において、複数の回路セルの各々が消費する電流量は、その複数の回路セルごとに異なっている場合がある。したがって、消費電流にばらつきがある複数の回路セルを備える半導体集積回路を設計する場合、その複数の回路セルの中で消費電流の多い回路セルに対応して、電源線群や分岐線群の配線幅、電源スイッチセルの駆動能力を決定する必要がある。
【０００６】
更なる微細化技術の進歩に対応して回路パターン面積の縮小化が進むと、その縮小化に対応して配線に使用できる領域（配線リソース）も小さくなる。このとき、消費電流の多い回路セルに対応して電源線群や分岐線群の配線幅を決定すると、縮小化に対応した配線リソースで電源配線が占める割合が増大し、信号配線に割り当てる配線リソースが減少してしまう。そのため、信号配線を適切に配置することが困難になり、半導体装置そのものの設計が困難になってしまう場合がある。
【０００７】
電源供給能力を維持しつつ信号配線を適切に構成するための配線リソースを確保しようとする場合、その配線リソースが要求する面積が大きくなってしまう。そのため、回路パターンの微細化を行ったとしても、配線リソースが要求する面積に起因して、チップ面積の縮小化が困難になってしまう場合がある。これは、半導体装置の更なる微細化に伴って発生した新たな課題である。
【課題を解決するための手段】
【０００８】
以下に、［発明を実施するための最良の形態］で使用される番号を用いて、課題を解決するための手段を説明する。これらの番号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【０００９】
上記課題を解決するために、第１の方向に配線された複数の基本電源配線（８−１、８−２）と、前記第１の方向とは交差する方向に配線された複数のローカル電源配線（６−１、６−２）と、前記複数の基本電源配線（８−１、８−２）と前記複数のローカル電源配線（６−１、６−２）との交差点にそれぞれ対応して設けられ、それぞれ対応する基本電源配線（８−１、８−２）とローカル電源配線（６−１、６−２）とを接続する複数の通常電源スイッチセル（４）と、前記ローカル電源配線（６−１、６−２）に接続される複数の回路セル（２、３）と、前記複数の回路セル（２、３）のうち、特定の回路セル（３）に対応して設けられ、前記特定の回路セル（３）が接続されるローカル電源配線（６−１、６−２）に電源を供給する電源スイッチ付電源強化セル（５）とを具備する半導体装置を構成する。ここにおいて、前記特定の回路セル（３）が、前記複数の回路セル（２、３）の中で消費電流が多い回路セル（３）であることが好ましい。
【００１０】
本願発明の半導体装置は、複数の基本セルがセル配置領域に配置される。そのセル配置領域にはローカル電源配線が配設される。また、本願発明の半導体装置は、前記ローカル電源配線に接続されるプリミティブセル（２）と、前記セル配置領域に配置され、前記ローカル電源配線に接続される高消費電流セル（３）と、前記セル配置領域に規則的に配置され、前記プリミティブセル（２）に第１電流（Ｉ２）を供給する複数の通常電源スイッチセル（４）と、前記高消費電流セル（３）に所定の電流（Ｉ１）が流れるように、前記高消費電流セル（３）の近傍に配置される電源スイッチ付電源強化セル（５）とを具備するように構成される。
【００１１】
高消費電流セル（３）が、プリミティブセル（２）よりも多くの電流を消費するときに、その消費電流は、電源スイッチ付電源強化セル（５）を介して高消費電流セル（３）に供給される。また、プリミティブセル（２）に電流を供給する経路は、高消費電流セル（３）の消費電流に依存することなく構成する。このように、電源配線の大部分を消費電流の低い回路セルに合わせて構成する。
【発明の効果】
【００１２】
本発明によると、より微細化された半導体装置に対して、回路セルを適切に動作させるための電源配線を有しつつ、チップ面積の増加を抑制する半導体装置を提供することが可能となる。
【発明を実施するための最良の形態】
【００１３】
以下に、図面を参照して本願発明を実施するための形態について説明を行う。図１は、本実施形態の半導体装置１の構成を例示する平面図である。本実施形態において、半導体装置１は、電源の供給を停止することが可能な領域（以下、電源供給制御領域と呼ぶ。）と、電源の供給を継続的に行う領域（以下、通常領域と呼ぶ）とを含んで構成されている。半導体装置１の電源供給制御領域と通常領域には、基板１４に配置された複数の基本回路セル（インバーター、NANDゲートなどの論理ゲートなどの最小単位の機能セル）によって、ロジック回路が構成されている。
【００１４】
図１は、その電源供給制御領域の構成を例示するレイアウト図を示している。半導体装置１の電源供給制御領域は、複数のプリミティブセル２と、複数の高消費電流セル３とが混在して配置されている。なお、本願発明の理解を容易するために、図１のレイアウト図には単一のプリミティブセル２が配置されている構成を例示している。複数のプリミティブセル２を配置する場合、その位置は設計されるロジック回路の構成に基づいて決定される。
【００１５】
半導体装置１の電源供給制御領域は、第１メタル配線６と上層配線８とを含んで構成されている。第１メタル配線６と上層配線８は、交差する方向に配線されている。さらに、第１メタル配線６は、電源電圧供給配線６−１と接地電圧供給配線６−２とを含んでおり、電源電圧供給配線６−１と接地電圧供給配線６−２は交互に平行に配線されている。プリティブセル２または高消費電流セル３は、その電源電圧供給配線６−１と接地電圧供給配線６−２との間に配置されている。プリミティブセル２または高消費電流セル３の電源供給端は、その電源電圧供給配線６−１に接続されている。また、プリミティブセル２または高消費電流セル３の接地端は、その接地電圧供給配線６−２に接続されている。
【００１６】
上層配線８は、第１メタル配線６の上層に形成される金属配線である。半導体装置１は複数の上層配線８を含んで構成されている。その複数の上層配線８は、所定の方向に沿って配線されている。以下の実施形態において、その複数の上層配線８を区別する場合には、符号“８”の後ろに枝符号（例えば“８−１”）を付して本実施形態の説明を行う。
【００１７】
図１に示されているように、上層配線８は、第１上層配線８−１と、第２上層配線８−２と、第３上層配線８−３と、第４上層配線８−４とを含んで構成されている。第１上層配線８−１は、電源電圧を供給する上層配線で、通常電源スイッチセル４を介して電源電圧供給配線６−１に接続されている。複数の通常電源スイッチセル４のそれぞれは、その第１上層配線８−１と電源電圧供給配線６−１との交差点に対応して、略規則的に配置されている。また、第２上層配線８−２は、接地電圧に接続される上層配線で、通常電源スイッチセル４を介して接地電圧供給配線６−２に接続されている。なお、複数の通常電源スイッチセル４のそれぞれは、第１上層配線８−１と電源電圧供給配線６−１との交差点及び第２上層配線８−２と接地電圧供給配線６−２との交差点にそれぞれ対応して設けられている。ここでは、第１上層配線８−１と第２上層配線８−２との直下に交互に設けられた電源電圧供給配線６−１と接地電圧供給配線６−２との間に挟まれて一つ置きに通常電源スイッチセル４が配置されている。
【００１８】
また、第１上層配線８−１と第３上層配線８−３とは、半導体チップ内部で接続されている。同様に、第２上層配線８−２と第４上層配線８−４とは、半導体チップ内部で接続されている。後述する様に上層配線により接続されてもよい。
【００１９】
高消費電流セル３の近傍には、その高消費電流セル３に対する電源の供給を強化する電源スイッチ付電源強化セル５が配置されている。電源スイッチ付電源強化セル５の内部には電源電圧供給配線６−１を共有する通常電源スイッチセル４と連動して電源の供給と停止を制御する電源スイッチが含まれている。第３上層配線８−３は、その電源スイッチ付電源強化セル５を介して電源電圧供給配線６−１に接続されている。第４上層配線８−４は電源スイッチ付電源強化セル５を介して接地電圧供給配線６−２に接続されている。ここでは、一対の電源スイッチ付電源強化セル５が高消費電流セル３を電源電圧供給配線６−１と接地電圧供給配線６−２とを介して上下から挟むように配置している。
【００２０】
図２は、上述の半導体装置１の回路構成を例示する回路図である。図２の回路は、上述のセル（プリミティブセル２、高消費電流セル３、通常電源スイッチセル４、電源スイッチ付電源強化セル５）を含む回路の構成を等価的に示している。上述したように、本実施形態の半導体装置１は、電源供給制御領域を備えて構成されている。通常電源スイッチセル４と電源スイッチ付電源強化セル５とは、制御信号ＰＣＮＴに応答して、その電源供給制御領域に供給する電源を遮断と供給とを切り換えている。
【００２１】
図２に示されているように、半導体装置１の通常電源スイッチセル４は、第１上層配線８−１と電源電圧供給配線６−１との間を接続し、半導体装置１のプリミティブセル２は、電源電圧供給配線６−１と接地電圧供給配線６−２とに接続されている。また、通常電源スイッチセル４は、第２上層配線８−２と下層配線６−２との間も接続している。
【００２２】
また、半導体装置１の電源スイッチ付電源強化セル５は、第３上層配線８−３と電源電圧供給配線６−１との間を接続し、半導体装置１の高消費電流セル３は、電源電圧供給配線６−１と接地電圧供給配線６−２との間に接続されている。また、電源スイッチ付電源強化セル５は、第４上層配線８−４と接地電圧供給配線６−２との間も接続している。図２を参照すると、電源スイッチ付電源強化セル５に構成されたスイッチ用ＰチャネルＭＯＳトランジスタのゲートには、制御信号ＰＣＮＴが入力されている。スイッチ用ＰチャネルＭＯＳトランジスタのソース端は、第３上層配線８−３に接続され、ドレイン端は電源電圧供給配線６−１に接続されている。また、スイッチ用ＰチャネルＭＯＳトランジスタのバックゲートは、そのソース端子に短絡されている。
【００２３】
高消費電流セル３は、バックゲートが電源端に短絡されたＰチャネルＭＯＳトランジスタと、バックゲートが接地端に短絡されたＮチャネルＭＯＳトランジスタとを備えている。なお、スイッチ用トランジスタを有する電源スイッチ付電源強化セル５（または通常電源スイッチセル４）と、高消費電流セル３とでは、互いのＰチャネルＭＯＳトランジスタを形成するＮウェルが電気的に絶縁されている。したがって、電源スイッチ付電源強化セル５のスイッチ用ＰチャネルＭＯＳトランジスタのバックゲート電圧と、高消費電流セル３を構成するＰチャネルＭＯＳトランジスタのバックゲート電圧とを、異なる電圧にすることが可能である。
【００２４】
電源供給制御領域を動作状態にする場合に、通常電源スイッチセル４と電源スイッチ付電源強化セル５は、上述の制御信号ＰＣＮＴに応答して第１上層配線８−１または第３上層配線８−３から供給される電源電圧ＶＤＤを電源電圧供給配線６−１に供給する。このとき、電源スイッチ付電源強化セル５には、制御信号ＰＣＮＴとしてＬｏｗレベルの信号が供給される。また、電源供給制御領域をＯＦＦ状態にする場合に、電源スイッチ付電源強化セル５には制御信号ＰＣＮＴとしてＨｉｇｈレベルの信号が供給される。
【００２５】
図３は、本実施形態の半導体装置１の構成を例示する断面図である。図３は、半導体装置１の断面の概念的な構成を例示している。本実施形態の半導体装置１は、基板１４上の多層配線層を含んで構成されている。半導体装置１の素子領域１１には、回路素子（例えば、トランジスタ）が構成されている。また、その素子領域１１の上層には下層配線領域１２が構成されている。さらに、その下層配線領域１２の上層には上層配線領域１３が構成されている。
【００２６】
下層配線領域１２は、第１メタル配線６と下層配線７とを含んで構成されている。第１メタル配線６は、下層配線領域１２の最下層に構成され、下層配線７は、それ以外の複数の層に構成されている。また、上層配線領域１３は、上層配線８を含んで構成されている。なお、以下の実施形態において、複数の層の下層配線７を区別する場合には、符号“７”の後ろに枝符号（例えば“７−１”）を付して本実施形態の説明を行う。配線層の異なる金属配線同士は、ビア１５で接続されている。また、配線層の異なる金属配線の間には、層間膜１６が構成されている。
【００２７】
図３に示されているように、下層配線領域１２は、膜厚の薄い薄膜で構成されている。また上層配線領域１３は、膜厚が厚い膜で構成されている。また、下層配線領域１２に配置される金属配線（第１メタル配線６または下層配線７）は、上層配線領域１３に配置される金属配線（上層配線８）よりも膜厚が薄いので配線幅も狭いピッチで配線することができる。一方、上層配線８は、膜厚が厚いので低抵抗の配線を形成することができる。
【００２８】
図４は、本実施形態の高消費電流セル３と電源スイッチ付電源強化セル５の構成を例示する平面図である。図４は、本願発明の理解を容易にするために、高消費電流セル３と電源スイッチ付電源強化セル５とが隣接している場合のレイアウトを例示している。この例では、高消費電流セル３は、電源電圧供給配線６−１と接地電圧供給配線６−２とを介して一対の電源スイッチ付電源強化セル５に挟まれて配置されている。この例では、一対の電源スイッチ付電源強化セル５の上半分から電源電圧を供給し、下半分を接地への接続に使用している。なお、高消費電流セル３と、電源電圧供給配線６−１と接地電圧供給配線６−２との配置関係によっては、天地を逆にして、一対の電源スイッチ付電源強化セル５の上半分を接地に使用し、下半分から電源電圧を供給するようにしてもよい。
【００２９】
また、電源電圧供給配線６−１と接地電圧供給配線６−２の配線抵抗がそれほど問題にならなければ、一対の電源スイッチ付電源強化セル５により高消費電流セル３を左右から挟んで配置し、電源電圧を高消費電流セル３の左右から電源電圧供給配線６−１、接地電圧供給配線６−２を介して左右の電源スイッチ付電源強化セル５から接地するようにしてもよい。さらに、左右のどちらか一方だけの電源スイッチ付電源強化セル５でも、電源供給能力が充分であれば、左右のどちらか一方だけに電源スイッチ付電源強化セル５を配置してもよい。すなわち、高消費電流セル３の消費電流と電源スイッチ付電源強化セル５の電源電流供給能力によって最適な構成、配置を取ることができる。
【００３０】
本実施形態において、高消費電流セル３は、単位時間（例えば、１秒間）に消費される電流が、所定の値を超えるセルである。例えば、ＣＴＳ（Clock  Tree  Synthesis：クロックツリー合成）によって生成されるクロックツリーを有するセル（以下、ＣＴＳバッファセルと呼ぶ）、クロックバッファセルなどが例示される。換言すると、本実施形態における高消費電流セル３の構成に制限は無く、ＣＴＳバッファセルのように、一定時間の動作率が高いセルを高消費電流セル３とすることができる。また、それ以外にも、トグル率が高いバッファを有するセルや、負荷の大きいバッファを有するセルなどを高消費電流セル３とすることができる。
【００３１】
電源スイッチ付電源強化セル５は、複数の第１スイッチ素子（スイッチ用ＰチャネルＭＯＳトランジスタ）２１を含んで構成されている。第１スイッチ素子２１は、基板に形成される拡散層２２と、ゲート絶縁膜を介して基板の上層に構成されるゲート電極２３とを備えている。電源スイッチ付電源強化セル５は、高消費電流セル３に重なって配置されている第１メタル配線６（図４の電源電圧供給配線６−１）に対し、電源の供給を遮断する機能を備えている。電源スイッチ付電源強化セル５は、第１電源ビア（スタックドビア）９を介して上層配線８に接続されている。電源スイッチ付電源強化セル５の上に構成されている上層配線８（第３上層配線８−３または第４上層配線８−４）には、高消費電流セル３を動作させるために必要な電流が供給されている。
【００３２】
図５は、本実施形態の半導体装置１における、通常電源スイッチセル４と電源スイッチ付電源強化セル５との位置関係を例示する平面図である。図５に示されているように、電源スイッチ付電源強化セル５は、通常電源スイッチセル４とは独立に配置されている。また、上層配線８と電源スイッチ付電源強化セル５とを接続する第１電源ビア（スタックドビア）９は、幅が第１配線幅Ｗ１で構成されている。
【００３３】
通常電源スイッチセル４は、第２電源ビア１０を介して通常電源スイッチセル４の電極６ｂに電源が供給されている。その第２電源ビア１０は、幅が第２配線幅Ｗ２で構成されている。また、第１上層配線８−１と通常電源スイッチセル４との間に構成されている下層配線７は、幅が第３配線幅Ｗ３で構成されている。
【００３４】
図６は、本実施形態の半導体装置１の断面を例示する断面図である。図６は、上述の図４のＡ−Ａ’の断面を例示している。上述したように、本実施形態の半導体装置１において、第１電源ビア（スタックドビア）９は、第１配線幅Ｗ１を有するように構成されている。第１配線幅Ｗ１は、高消費電流セル３が動作するときに流れる電流に対し、エレクトロマイグレーションによる断線などの不具合が生じない程度の幅である。第２電源ビア１０は、第２配線幅Ｗ２を有するように構成されている。また、下層配線領域１２に配置される第１下層配線７−１や第２下層配線７−２は、第３配線幅Ｗ３を有するように構成されている。
【００３５】
ここにおいて、図４、図５を用いてさらに説明をすると、上述の第１スイッチ素子２１は、ゲート電極２３に供給される制御信号に応答して活性化する。また、通常電源スイッチセル４を構成している第２スイッチ素子２４も、その制御信号に応答して活性化する。高消費電流セル３を動作させるために必要な電流は、電源電圧供給配線６−１を介して供給される。ゲート電極２３が活性化したとき、第１電源ビア（スタックドビア）９には、第１電流Ｉ１が流れる。同様に、第２スイッチ素子２４が活性化したとき、第２電源ビア１０には第２電流Ｉ２が流れる。したがって、電源電圧供給配線６−１に流れる電流を第３電流Ｉ３とすると、  第３電流Ｉ３＝第１電流Ｉ１＋第２電流Ｉ２となる。
【００３６】
本実施形態の半導体装置１では、高消費電流セル３で消費される電流の大部分は、第１電流Ｉ１として第１電源ビア（スタックドビア）９を介して高消費電流セル３に供給される。そのため、第２電流Ｉ２を、高消費電流セル３以外の回路セル（プリミティブセル２）を動作させるために最低限必要な電流として電源配線を構成することが可能である。具体的には、下層配線７の第３配線幅Ｗ３を、『第２電流Ｉ２によるエレクトロマイグレーションで、断線などの不具合が生じない程度の幅』とすることができる。
【００３７】
これによって、膜厚が薄く配線幅の狭い下層配線７を構成することが可能となる。したがって、配線リソース全体に対し、下層配線７に割り当てなければならない面積の増大を抑制することができる。そのため、本実施形態の半導体装置１は、回路セルを適切に動作させるための電源配線を確保しつつ、チップ面積の増加を抑制することが可能となる。
【００３８】
［比較例］
以下に、本願発明の作用効果を明確にするために、本実施形態の電源スイッチ付電源強化セル５を構成しない場合の半導体装置１について説明を行う。図７は、本比較例の半導体装置１０１の構成を例示する平面図である。図７を参照すると、半導体装置１０１は、高消費電流セル１０３と、通常電源スイッチセル１０４とを含んで構成されている。高消費電流セル１０３は、上述の高消費電流セル３と同様に構成されている。高消費電流セル１０３の電源供給端は、電源供給配線１０６−１に接続されている。通常電源スイッチセル１０４は、その電源供給配線１０６−１と上層配線１０８との間に配置されている。通常電源スイッチセル１０４の通常セル側電極１０６ｂと上層配線１０８とは電源供給ビア１１０を介して接続されている。また、通常電源スイッチセル１０４と上層配線１０８との間には、複数の下層配線１０７が配置されている。
【００３９】
図８は、半導体装置１０１の断面を例示する断面図である。図８には、図７のＢ−Ｂ’に対応する断面が示されている。図８を参照すると、半導体装置１０１は、半導体基板の上層に多層配線層を備えている。その多層配線層は、下層配線領域１１２と上層配線領域１１３とを含んでいる。下層配線領域１１２は、上述の下層配線領域１２と同様に薄い膜厚の配線を備える薄膜層で構成されている。また、上層配線領域１１３は、上述の上層配線領域１３と同様に厚い膜厚の配線を備える薄膜層で構成されている。
【００４０】
高消費電流セル１０３を動作させるための電流（第３電流Ｉ３）は、電源供給ビア１１０を介して「１０６」に供給される。電源供給ビア１１０は、下層配線１０７と「１０６」とに接続されている。そのため、半導体装置１０１では、下層配線１０７の第４配線幅Ｗ４を、『第３電流Ｉ３によるエレクトロマイグレーションで、断線などの不具合が生じない幅』にする必要がある。具体的には、第４配線幅Ｗ４を、上述の第１配線幅Ｗ１と同等、または、それ以上の幅にする必要がある。これによって、半導体装置１０１は、下層配線１０７に割り当てなければならない面積が増大し、微細化に対応したチップ面積の縮小化を配線が阻害することになってしまう。
【００４１】
一方、上述した本実施形態の半導体装置１は、高消費電流セル３で消費される電流（第３電流Ｉ３）をその高消費電流セル３に供給する経路を独立して備えている。したがって、下層配線７の配線幅を広くしたり、膜厚を厚くしたりすることなく、高消費電流セル３以外のプリミティブセル２に下層配線領域１２を経由して電流を供給する経路を形成することができる。そのため、配線リソース全体における電源配線の割合が増加することを抑制し、信号配線を配置するときの自由度を向上させることができる。
【００４２】
上述の実施形態の半導体装置１では、比較的消費電流の少ないセルに対しては、等間隔に配置された電源配線（下層配線７や上層配線８）と第２電源ビア１０とによって電源供給を行い、比較的消費電流の大きいセルに対しては、そのセルの近傍に設けられた電源スルーホール（第１電源ビア９）で電源を供給している。ここにおいて、その半導体装置１において、第１電源ビア９の幅（径）と第２電源ビア１０の幅（径）は必要に応じて自由に決めることができる。たとえば、第１電源ビア９の径を第２電源ビア１０の径とは独立に大きくすることもできる。また、図５では、上層配線８−１または８−２と通常電源スイッチセル４、上層配線８−３または８−４と電源スイッチ付電源強化セル５とはそれぞれ１つづつの電源ビアで接続されているが、第１電源ビア９の径と第２電源ビア１０の径を変えることに代えて、第１電源ビア９の数と第２電源ビア１０の数を変えることにより電流供給量を調整することもできる。たとえば、上層配線８−３または８−４と対応する電源スイッチ付電源強化セル５とを複数の第１電源ビア９で接続することもできる。本実施形態の半導体装置１においては、高消費電流セル３に対応した第１電源ビア９は、例外を除いてその高消費電流セル３に適応した電流を供給することが要求される。それに対して、比較的消費電流の少ないセル（例えば、プリミティブセル２）が複数配置されている場合、その複数のプリミティブセル２に対応した第２電源ビア１０は、それらの動作を補償するだけの電流を供給することが要求される。
【００４３】
例えば、第２電源ビア１０に対応する複数のセルの動作を補償するだけの電源供給能力が、その第２電源ビア１０に要求されるとき、その第２電源ビア１０の幅は、少なくとも一つの高消費電流セル３で消費される電流を供給する能力を有する第１電源ビア９の幅より大きくなることがある。このような場合であっても、本実施形態の半導体装置１では、下層配線７の配線幅を広くしたり、膜厚を厚くしたりすることなく、高消費電流セル３以外のプリミティブセル２に下層配線領域１２を供給する経路を形成することができる。したがって、スルーホールの幅（径）に依存することなく半導体装置１の配線リソース全体における電源配線の割合が増加することを抑制し、信号配線を配置するときの自由度を向上させることができる。
【００４４】
上述したように第１上層配線８−１と第３上層配線８−３、第２上層配線８−２と第４上層配線８−４はそれぞれ半導体チップ内部で接続されるが、その接続の例を示す。図９の断面図に示すように、上層配線領域には、複数層の配線が設けられてもよい。少なくとも２層の配線層を用いれば、上層配線を用いて低インピーダンスの電源配線を縦横に引き回すことができる。第１層上層配線８と第２層上層配線１８は、ビア１９によって接続される。
【００４５】
次に、図１０は、この上層配線の配線を示す平面図である。図１０では、図面が煩雑になるのを避けるため、下層配線以下の構造は省略しているが、下層配線以下の構造は、図１と同一である。第1層の上層配線８−１と８−３は、それぞれ、ビア１９と、第２層上層配線１８−１、１８−３を介して低インピーダンスで接続される。また、第1層上層配線８−２と８−４は、それぞれ、ビア１９と第２層上層配線１８−２、１８−４を介して接続される。この第２層上層配線も、１８−１、１８−２のように半導体チップの端から端まで配線されてもよいし、１８−３、１８−４のように部分的に配線されてもよい。また、図示しないが、下層配線を用いて低インピーダンスで基本電源配線８−１、８−２へ接続できる場合は、下層配線を用いて、電源スイッチ付電源強化セルを基本電源配線に接続してもよいことは言うまでもない。
【００４６】
さらに、第１０図に示すように高消費電流セル３Ａと電源スイッチ付電源強化セル５Ａを基本電源配線８−１、８−２の直下に配置すれば、電源スイッチつき電源強化セルは、スルーホールを用いて基本電源配線に直結することもできる。
【００４７】
なお、上述した実施の形態では、電源スイッチ（スイッチ用ＰチャネルＭＯＳトランジスタ）を高電源電圧側に設けているが、電源スイッチを接地側（低電圧電源側）に設けたり、高電源電圧側と低電圧電源側の両方に設けてもよいことは言うまでもない。
【図面の簡単な説明】
【００４８】
【図１】図１は、本実施形態の半導体装置１の構成を例示する平面図である。
【図２】図２は、本実施形態の半導体装置１の回路構成を例示する回路図である。
【図３】図３は、本実施形態の半導体装置１の構成を例示する断面図である。
【図４】図４は、本実施形態の高消費電流セル３と電源スイッチ付電源強化セル５の構成を例示する平面図である。
【図５】図５は、本実施形態の半導体装置１における、通常電源スイッチセル４と電源スイッチ付電源強化セル５との位置関係を例示する平面図である。
【図６】図６は、本実施形態の半導体装置１の断面を例示する断面図である。
【図７】図７は、比較例における半導体装置１０１の構成を例示する平面図である。
【図８】図８は、比較例における半導体装置１０１の断面を例示する断面図である。
【図９】図９は、本実施形態における半導体装置１の上層配線の構成例を示す断面図である。
【図１０】図１０は、本実施形態における半導体装置１の上層配線の構成例を示す平面図である。
【図１１】図１１は、本実施形態における半導体装置１の別な構成例を示す平面図である。
【符号の説明】
【００４９】
１…半導体装置
２…プリミティブセル
３…高消費電流セル
４…通常電源スイッチセル
５…電源スイッチ付電源強化セル
６…第１メタル配線
６−１…電源電圧供給配線
６−２…接地電圧供給配線
６ａ…電源強化セル側電極
６ｂ…通常セル側電極
７…下層配線
７−１…第１下層配線
７−２…第２下層配線
７−３…第３下層配線
８…上層配線
８−１…第１上層配線
８−２…第２上層配線
８−３…第３上層配線
８−４…第４上層配線
９…第１電源ビア（スタックドビア）
１０…第２電源ビア
１１…素子領域
１２…下層配線領域
１３…上層配線領域
１４…基板
１５…ビア
１６…層間膜
１７…絶縁膜
１８…第２層上層配線
１９…ビア
２１…第１スイッチ素子
２２…拡散層
２３…ゲート電極
２４…第２スイッチ素子
Ｗ１…第１配線幅
Ｗ２…第２配線幅  Ｗ３…第３配線幅
Ｗ４…第４配線幅
Ｉ１…第１電流
Ｉ２…第２電流
Ｉ３…第３電流
１０１…半導体装置
１０３…高消費電流セル
１０４…通常電源スイッチセル
１０６−１  電源電圧供給配線
１０６ｂ…通常セル側電極
１０７…下層配線
１０８…上層配線
１１０…電源供給ビア
１１１…素子領域
１１２…下層配線領域
１１３…上層配線領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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