(57)【要約】      （修正有）【課題】本発明は、フラッシュメモリ素子の素子分離膜形成方法に関するものであり、PSZ系列の物質を用いて素子分離膜を形成する場合、PSZ膜の蒸着前にトレンチにライナ形態で窒化膜を蒸着した後、エッチング比を用いたエッチング工程を通じてフローティングゲート用導電膜の上部側壁に酸化膜が残留することを防止することにより、後続の誘電体膜蒸着後に誘電体膜厚が増加する現象を除去し、フローティングゲートと誘電体膜との接触面積を増加させ、これを通じてフローティングゲートとコントロールゲートと間のカップリング比(Coupling Ratio)を向上させることができるフラッシュメモリ素子の製造方法に関するものである。【選択図】図１Ｈ
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【特許請求の範囲】
【請求項１】
活性領域には、トンネル絶縁膜、導電膜及び第1の絶縁膜が形成され、素子分離領域にはトレンチが形成された半導体基板が提供される段階;
上記トレンチが満たされるように側壁絶縁膜、第2の絶縁膜及び第3の絶縁膜を形成して素子分離膜を形成する段階;
上記第1の絶縁膜を除去するが、上記第3の絶縁膜の上部及び上記第2の絶縁膜の上部が共にエッチングされ、上記第3の絶縁膜及び上記側壁絶縁膜の上部が突出した形態で残留する段階;及び
上記第3の絶縁膜及び上記側壁絶縁膜の突出部が除去され、上記導電膜の上部側壁が露出されるようにエッチング工程を実施する段階を含むフラッシュメモリ素子の素子分離膜形成方法。
【請求項２】
上記側壁絶縁膜は、ラジカル方式の酸化工程で20Å〜100Åの厚さで形成する請求項１に記載のフラッシュメモリ素子の素子分離膜形成方法。
【請求項３】
上記第2の絶縁膜は、上記トレンチの下部領域が一部満たされるように窒化膜で形成する請求項１に記載のフラッシュメモリ素子の素子分離膜形成方法。
【請求項４】
上記第2の絶縁膜は、50Å〜300Åの厚さで形成する請求項１に記載のフラッシュメモリ素子の素子分離膜形成方法。
【請求項５】
上記第3の絶縁膜は、スピンコーティング方式を用いたPSZ(polysilazane)膜で形成する請求項１に記載のフラッシュメモリ素子の素子分離膜形成方法。
【請求項６】
上記第3の絶縁膜は、350℃〜400℃の温度で3000Å〜6000Åの厚さで形成する請求項１に記載のフラッシュメモリ素子の素子分離膜形成方法。
【請求項７】
上記第3の絶縁膜を形成した後、
上記第3の絶縁膜を緻密化させるためにキュアリング工程を実施する段階をさらに含む請求項１に記載のフラッシュメモリ素子の素子分離膜形成方法。
【請求項８】
上記キュアリング工程は、c-WVG(Catalythic Water Vapor Generator)方法を用いて300℃〜500℃の温度で実施する請求項７に記載のフラッシュメモリ素子の素子分離膜形成方法。
【請求項９】
上記第3の絶縁膜を形成した後、
上記素子分離膜を形成するために化学的機械的研磨(Chemical Mechanical Polishing)工程を実施し、上記側壁絶縁膜と上記第2及び第3の絶縁膜をエッチングする段階;及び
上記素子分離膜を形成した後、第1及び第2のキュアリング工程を実施する段階をさらに含む請求項１に記載のフラッシュメモリ素子の素子分離膜形成方法。
【請求項１０】
上記第1のキュアリング工程は、c-WVG方法を用いて550℃〜700℃の温度で実施する請求項９に記載のフラッシュメモリ素子の素子分離膜形成方法。
【請求項１１】
上記第2のキュアリング工程は、N2ガス雰囲気の850℃〜1000℃の温度で実施する請求項９に記載のフラッシュメモリ素子の素子分離膜形成方法。
【請求項１２】
上記第1の絶縁膜は、湿式エッチング工程で除去する請求項１に記載のフラッシュメモリ素子の素子分離膜形成方法。
【請求項１３】
上記第1の絶縁膜は、BOE(Buffered Oxide Etchant)とH3PO4を混合した混合溶液を用いて除去する請求項１２に記載のフラッシュメモリ素子の素子分離膜形成方法。
【請求項１４】
上記第3の絶縁膜及び上記側壁絶縁膜の突出部は、BOEを用いて除去する請求項１に記載のフラッシュメモリ素子の素子分離膜形成方法。
【請求項１５】
上記突出した形態の側壁絶縁膜が除去されるエッチング工程を実施した後、洗浄工程を実施する段階をさらに含む請求項１に記載のフラッシュメモリ素子の素子分離膜形成方法。
【請求項１６】
上記洗浄工程時に上記第3の絶縁膜がエッチングされ、上記素子分離膜のEFH(Effective Field oxide Height)を調節する請求項１５に記載のフラッシュメモリ素子の素子分離膜形成方法。
【請求項１７】
上記洗浄工程は、H20:HFが100:1〜500:1の比率で混合されたHF溶液を用いる請求項１５に記載のフラッシュメモリ素子の素子分離膜形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フラッシュメモリ素子の素子分離膜形成方法に関するものであり、特に、誘電体膜厚が増加する現象を除去し、フローティングゲートとコントロールゲートとの間にカップリング比(Coupling Ratio)を向上させることができるフラッシュメモリ素子の素子分離膜形成方法に関するものである。
【背景技術】
【０００２】
誘電体膜の膜厚は、フラッシュメモリのカップリング比(Coupling Ratio)を決定するのに重要な役割をする。しかし、素子が高集積化されるにつれて誘電体膜の膜厚は次第に薄くなる傾向である。また、トレンチの臨界寸法(Critical Dimension; CD)が減少し、これまで用いた高密度プラズマ(High Density Plasma; HDP)酸化膜では、ボイド(void)なしにトレンチを完全にギャップフィル(gap-fill)して素子分離膜を形成するのがより一層困難になっている。このような問題を解決するために、ボイドなしにトレンチをギャップフィルするために用いられる物質に関する研究が活発に進行している。
【０００３】
上記問題を解決するための方法のうち、SOD(Spin on Dielectric)物質の一つであるPSZ(polysilazane)を用いてトレンチを完全にギャップフィルする方法がある。PSZ物質は、粘度が低く、水のように流れる性質を有するため、トレンチを完全にギャップフィルすることができる。しかし、PSZ物質は、内部に不純物と水分が多く含まれていて、トンネル絶縁膜と隣接して形成される場合、トンネル絶縁膜が劣化する。従って、トレンチの表面にHDP酸化膜をライナ(liner)形態で形成し、トンネル絶縁膜がPSZ物質の内部に含まれている不純物により汚れることを防止することができる。
【０００４】
しかし、PSZ膜の下部にHDP酸化膜を形成する場合、HDP酸化膜がPSZ物質に比べてエッチング比(etch rate)が低いため、素子分離膜の有効酸化膜高(Effective Field oxide Height; EFH)を確保するためのエッチング工程時の導電膜の側壁に形成されたHDP酸化膜が十分に除去されずに残留する。このように、導電膜の側壁に残留したHDP酸化膜により後続の誘電体膜蒸着の工程時にフローティングゲートと誘電体膜の接触面積が減り、カップリング比が減少する。これは、プログラム速度(Program Speed)を低下させる結果をもたらす。
【０００５】
一方、導電膜の側壁に残留するHDP酸化膜を除去するために、湿式エッチング工程を追加で実施するようになれば、素子分離膜のEFHがさらに低くなり、トンネル絶縁膜はアタック(attack)を受けて素子が劣化することにより素子の信頼性を低下させる。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、フローティングゲート用導電膜の側壁に酸化膜が残留することを防止し、フローティングゲート用導電膜と誘電体膜との接触面積を増加させることにより、フローティングゲートとコントロールゲートとの間のカップリング比(Coupling Ratio)を向上させることができるフラッシュメモリ素子の素子分離膜形成方法を提供することにある。
【課題を解決するための手段】
【０００７】
本発明の一実施例によるフラッシュメモリ素子の素子分離膜形成方法は、活性領域には、トンネル絶縁膜、導電膜及び第1の絶縁膜が形成され、素子分離領域には、トレンチが形成された半導体基板が提供される。トレンチが満たされるように側壁絶縁膜、第2の絶縁膜及び第3の絶縁膜を形成して素子分離膜を形成する。第1の絶縁膜を除去するが、第3の絶縁膜の上部及び第2の絶縁膜の上部が共にエッチングされ、第3の絶縁膜及び側壁絶縁膜の上部が突出した形態で残留する。第3の絶縁膜及び側壁絶縁膜の突出部が除去され、導電膜の上部側壁が露出されるようにエッチング工程を行う。
【０００８】
上記において、側壁絶縁膜はラジカル(radical)方式の酸化(oxidation)工程で20Å〜100Åの厚さで形成する。第2の絶縁膜はトレンチの下部領域が一部満たされるように窒化膜で形成し、50Å〜300Åの厚さで形成する。
【０００９】
第3の絶縁膜は、スピンコーティング(spin coating)方式を用いたPSZ(polysilazane)膜で形成し、350℃〜400℃の温度で3000Å〜6000Åの厚さで形成する。第3の絶縁膜を形成した後、第3の絶縁膜を緻密化させるためにキュアリング(curing)工程を実施する段階をさらに含む。この時、キュアリング工程は、c-WVG(Catalythic Water Vapor Generator)方法を用いて300℃〜500℃の温度で行う。
【００１０】
第3の絶縁膜を形成した後、素子分離膜を形成するために化学的機械的研磨(Chemical Mechanical Polishing)工程を実施して側壁絶縁膜と第2及び第3の絶縁膜をエッチングする段階、及び素子分離膜を形成した後、第1及び第2のキュアリング工程を実施する段階をさらに含む。第1のキュアリング工程は、c-WVG方法を用いて550℃〜700℃の温度で実施し、第2のキュアリング工程はN2ガス雰囲気の850℃〜1000℃の温度で行う。
【００１１】
第1の絶縁膜は、湿式エッチング工程で除去し、BOE(Buffered Oxide Etchant)とH3PO4を混合した混合溶液を用いて除去する。第3の絶縁膜及び側壁絶縁膜の突出部はBOEを用いて除去する。突出した形態の側壁絶縁膜が除去されるエッチング工程を実施した後、洗浄工程を実施する段階をさらに含む。洗浄工程時に第3の絶縁膜がエッチングされ、素子分離膜のEFHを調節する。洗浄工程は、H20:HFが100:1〜500:1の比率で混合されたHF溶液を用いる。
【発明の効果】
【００１２】
本発明は、PSZ系列の物質を用いて素子分離膜を形成する場合、PSZ膜の蒸着前にトレンチにライナ形態で窒化膜を蒸着した後、エッチング比を用いたエッチング工程を通じてフローティングゲート用導電膜の側壁の上部に酸化膜が残留することを防止することができる。
【００１３】
本発明は、フローティングゲート用導電膜の側壁の上部に酸化膜が残留することを防止し、後続の誘電体膜蒸着時に誘電体膜厚が増加する現象を除去することにより、その後に形成されるフローティングゲートと誘電体膜の接触面積を増加させ、フローティングゲートとコントロールゲートとの間のカップリング比(Coupling Ratio)を向上させることができる。
【００１４】
本発明は、PSZ膜を用いてトレンチを満たすことにより、素子分離膜のギャップフィル(gap-fill)が容易である。
【００１５】
また、本発明は、洗浄工程で凹字状のEFH((Effective Field Height)を所望の高さまで確保し、フローティングゲート用導電膜の側壁にウィングスペーサ(wing spacer)形態のプロファイルを確保することにより、セル間の干渉(interference)現象を改善し、素子の信頼性を向上させることができる。
【発明を実施するための最良の形態】
【００１６】
以下、添付した図面を参照し、本発明の実施例をさらに詳しく説明する。しかし、本発明の実施例は、様々な異なる形態で変形されることができ、本発明の範囲が以下で詳述する実施例により限定されるものと解釈されてはならず、当業界で普遍的な知識を有する者に本発明をより完全に説明するために提供されるものと解釈されることが望ましい。
【００１７】
図１Ａ〜図１Ｈは、本発明の一実施例によるフラッシュメモリ素子の素子分離膜形成方法を説明するための工程断面図であり、セル領域にのみ限定して本発明を説明しているが、これは周辺領域にも同一の工程段階がなされる。
【００１８】
図１Ａを参照すれば、活性領域には、トンネル絶縁膜(102)、第1の導電膜(104)、バッファ絶縁膜(106)及び第1の絶縁膜(108)が順次形成され、素子分離領域には、トレンチ(112)が形成された半導体基板(100)が提供される。この時、トンネル絶縁膜(102)はシリコン酸化膜(SiO2)で形成することができ、この場合、酸化(Oxidation)工程を用いて形成することができる。望ましくは、トンネル絶縁膜(102)は、湿式酸化(wet oxidation)工程を用いて70Å〜80Åの厚さで形成され、後続工程であるN2OまたはNOガス雰囲気で実施する熱処理工程を通じてトンネル絶縁膜(102)内に窒素(N)を含め、トラップ密度(trap density)を減らし信頼性を向上させることができる。第1の導電膜(104)は、フラッシュメモリ素子のフローティングゲートとして用いるためのものであり、ポリシリコン膜、金属膜及びこれらの積層膜で形成されることができ、望ましくは、ドープポリシリコン膜(doped polysilicon)で形成されることができる。より望ましくは、第1の導電膜(104)は、トンネル絶縁膜(102)とフローティングゲート間の界面でのリン(P)の濃度を下げるためにアンドープポリシリコン膜(undoped polysilicon)とドープポリシリコン膜(doped polysilicon)の積層構造に形成するが、500℃〜550℃の温度で300Å〜1500Åの厚さで形成される。
【００１９】
そして、バッファ絶縁膜(106)は、シリコン酸化膜(SiO2)で形成されることができる。第1の絶縁膜(108)は、後続の素子分離膜形成のためのCMP工程で研磨停止膜として用いるために窒化膜系列の物質で形成され、LPCVD方法を用いて300Å〜1000Åの厚さで形成される。第1の絶縁膜(108)上にはトレンチ(112)形成時に第1の導電膜(104)の上部の損失を防止し、エッチングマスクとして用いるためにハードマスク膜(110)がさらに形成されることができる。バッファ絶縁膜(106)及びハードマスク膜(110)は、LPCVD方法を用いた酸化膜でそれぞれ30Å〜100Åの厚さ、100Å〜400Åの厚さで形成される。
【００２０】
また、トレンチ(112)は、マスク(図示せず)を用いたエッチング工程で素子分離領域のハードマスク膜(110)、第1の絶縁膜(108)、バッファ絶縁膜(106)、第1の導電膜(104)及びトンネル絶縁膜(102)が順次エッチングされた後、素子分離領域の露出された半導体基板(100)が一定の深さだけエッチングされて形成される。
【００２１】
図１Ｂを参照すれば、トレンチ(112)を含む半導体基板(100)の表面に側壁絶縁膜(114)を形成する。この時、側壁絶縁膜(114)は、ラジカル(radical)方式の酸化工程を用いてトンネル絶縁膜(102)両端で発生するスマイリング(smiling)現象を最小化しながら、トレンチ(112)の形成のためのエッチング工程時に発生するダメージ(damage)を補償するために20Å〜100Åの厚さで形成する。
【００２２】
図１Ｃを参照すれば、側壁絶縁膜(114)の上部に第2の絶縁膜(116)をライナ(liner)形態で形成する。この時、第2の絶縁膜(116)は、後続の素子分離用窒化膜である第1の絶縁膜(108)をエッチングする過程で共にエッチングされるように窒化膜で形成し、LPCVD方法を用いて50Å〜300Åの厚さで形成する。
【００２３】
このように、第2の絶縁膜(116)を窒化膜で形成することにより、後続のエッチング比を用いたエッチング工程で第1の導電膜(104)の側壁に絶縁膜が残留することを防止し得るだけでなく、後続のPSZ(polysilazane)膜の形成工程時にトンネル絶縁膜(102)と不純物及び水分を多く含むPSZ膜との接触を抑制することができ、不純物によりトンネル絶縁膜(102)が汚れることを防止することができる。
【００２４】
図１Ｄを参照すれば、トレンチ(112)が満たされるように第2の絶縁膜(116)の上部に第3の絶縁膜(118)を形成する。この時、第3の絶縁膜(118)は、350℃〜400℃の温度でスピンコーティング(spin coating)方式を用いてPSZ(polysilazane)膜で形成し、3000Å〜6000Åの厚さで形成する。
【００２５】
その後、PSZ膜は、不純物及び水分を多く含んでいるため、これを除去し、エッチング比(etch rate)を高めるために、PSZ膜の形成工程後に第1のキュアリング(Curing)工程を行う。この時、第1のキュアリング工程はc-WVG(Catalythic Water Vapor Generator)方式を用いて300℃〜500℃の温度で行う。
【００２６】
その後、第1の絶縁膜(108)の表面が露出されるまで化学的機械的研磨(Chemical Mechanical Polishing; CMP)工程を実施し、第3の絶縁膜(118)、第2の絶縁膜(116)及び側壁絶縁膜(114)の一部を除去して平坦化する。これにより、トレンチ(112)の内部にのみ側壁絶縁膜(114)、第2の絶縁膜(116)及び第3の絶縁膜(118)が残留してトレンチ(112)の内部に側壁絶縁膜(114)、第2の絶縁膜(116)及び第3の絶縁膜(118)からなる素子分離膜(120)が形成される。
【００２７】
続いて、PSZ膜を緻密化させ、高密度プラズマ(High Density Plasma; HDP)酸化膜に比べてエッチング比が高くなるように制御するために、第2のキュアリング工程と第3のキュアリング工程を順次行う。ここで、第2のキュアリング工程は、c-WVG方法を用いて550℃〜700℃の温度で行い、第3のキュアリング工程は、N2ガス雰囲気の850℃〜1000℃の温度で行う。上記条件で第1、第2及び第3のキュアリング工程を行うことにより、トンネル絶縁膜(102)の両端でスマイリング現象が発生することを抑制することができる。
【００２８】
図１Ｅを参照すれば、湿式エッチング工程で第1の絶縁膜(108)を除去する。ここで、第1の絶縁膜(108)は、BOE(Buffered Oxide Etchant)とH3PO4を混合した混合溶液を用いて除去する。第1の絶縁膜(108)除去工程時に第2の絶縁膜(116)と第3の絶縁膜(118)の一部も共にエッチングされ、第1の絶縁膜(108)とエッチング比が類似の第2の絶縁膜(116)が第3の絶縁膜(118)よりエッチングされ、第3の絶縁膜(118)の外壁の一部が露出されることにより第3の絶縁膜(118)の上部が突出する。一方、側壁絶縁膜(114)は、エッチング比の差により除去されずに突出した形態(A)で残留する。
【００２９】
図１Ｆを参照すれば、湿式エッチング工程によりバッファ絶縁膜(106)を除去する。ここで、バッファ絶縁膜(106)は、BOE(Buffered Oxide Etchant)を用いて除去することができる。この時、バッファ絶縁膜(106)除去工程時にバッファ絶縁膜(106)とエッチング比が類似の側壁絶縁膜(114)と第3の絶縁膜(118)の一部も共にエッチングされる。これにより、側壁絶縁膜(114)の突出部(A)が除去されながら第1の導電膜(104)の外壁の一部が露出される。
【００３０】
図１Ｇを参照すれば、誘電体膜を形成する前に洗浄工程を行い、PSZ膜である第3の絶縁膜(118)の上部を一部エッチングし、素子分離膜(120)の有効酸化膜高(Effective Field oxide Height; EFH)を所望の高さまで制御し、側壁絶縁膜(114)を一部エッチングし、第1の導電膜(104)の外壁をさらに露出させる。この時、洗浄工程は、H20:HFが100:1〜500:1の比率で混合されたHF溶液を用いる。このように、窒化膜、PSZ膜及び酸化膜のエッチング比の差を用いて第1の導電膜(104)の側壁に突出した形態(A)で残留する側壁絶縁膜(114)を除去し、凹字状のEFHを確保することにより、セル間の干渉(interference)現象を改善し、電荷保持(charge retention)特性を改善し得る。
【００３１】
図１Ｈを参照すれば、第1の導電膜(104)と素子分離膜(120)を含む半導体基板(100)上に誘電体膜(122)と第2の導電膜(図示せず)を形成する。この時、誘電体膜(122)は、第1の酸化膜(122a)、窒化膜(122b)及び第2の酸化膜(122c)のOxide-Nitride-Oxideの積層構造に形成することができる。第2の導電膜は、フラッシュメモリ素子のコントロールゲートとして用いるためのものであり、ポリシリコン膜、金属膜及びこれらの積層膜で形成することができ、望ましくは、ポリシリコン膜で形成する。
【００３２】
その後、通常のエッチング工程により第2の導電膜、誘電体膜(122)及び第1の導電膜(104)をパターニングし、第1の導電膜(104)からなるフローティングゲート(104a)、第2の導電膜からなるコントロールゲート(124)を形成する。この時、トンネル絶縁膜(102)、フローティングゲート(104a)、誘電体膜(122)及びコントロールゲート(124)の積層構造を有するゲートパターンが形成される。
【００３３】
上記のように、第1の絶縁膜(108)を除去した後、側壁絶縁膜(114)により突出部(A)を有する素子分離膜(120)は、PSZ膜である第3の絶縁膜(118)の下部に窒化膜からなる第2の絶縁膜(116)を形成することにより、後続のエッチング工程でPSZ膜、酸化膜及び窒化膜のエッチング比により側壁絶縁膜(114)の突出部(A)のみを選択的に除去することができる。これにより、誘電体膜(122)の蒸着前の洗浄工程後に誘電体膜(122)の蒸着時のフローティングゲート(104a)と誘電体膜(122)の接触面積が増加することにより、フローティングゲート(104a)とコントロールゲート(124)との間のカップリング比(Coupling Ratio)を向上させることができる。また、第3の絶縁膜(118)であるPSZ膜を用いてトレンチ(112)を満たすことにより、素子分離膜(120)のギャップフィル(gap-fill)が容易である。
【００３４】
さらに、洗浄工程により凹字状のEFHを所望の高さまで制御することにより、セル間の干渉現象を改善し、素子の信頼性を向上させることができる。
【００３５】
本発明は、上記で記述した実施例により限定されるものではなく、互いに異なる多様な形態で具現されることができ、上記実施例は、本発明の開示が完全であるようにして通常の知識を有する者に発明の範疇を完全に知らせるために提供されるものである。従って、発明の範囲は、本願の特許請求の範囲により理解されなければならない。
【図面の簡単な説明】
【００３６】
【図１Ａ】本発明の一実施例によるフラッシュメモリ素子の素子分離膜形成方法を説明するための工程断面図である。
【図１Ｂ】本発明の一実施例によるフラッシュメモリ素子の素子分離膜形成方法を説明するための工程断面図である。
【図１Ｃ】本発明の一実施例によるフラッシュメモリ素子の素子分離膜形成方法を説明するための工程断面図である。
【図１Ｄ】本発明の一実施例によるフラッシュメモリ素子の素子分離膜形成方法を説明するための工程断面図である。
【図１Ｅ】本発明の一実施例によるフラッシュメモリ素子の素子分離膜形成方法を説明するための工程断面図である。
【図１Ｆ】本発明の一実施例によるフラッシュメモリ素子の素子分離膜形成方法を説明するための工程断面図である。
【図１Ｇ】本発明の一実施例によるフラッシュメモリ素子の素子分離膜形成方法を説明するための工程断面図である。
【図１Ｈ】本発明の一実施例によるフラッシュメモリ素子の素子分離膜形成方法を説明するための工程断面図である。
【符号の説明】
【００３７】
100 :半導体基板 
102 :トンネル絶縁膜
104 :第1の導電膜 
104a :フローティングゲート
106 :バッファ絶縁膜 
108 :第1の絶縁膜
110 :ハードマスク膜 
112 :トレンチ
114 :側壁絶縁膜 
116 :第2の絶縁膜
118 :第3の絶縁膜 
120 :素子分離膜
122 :誘電体膜 
124 :コントロールゲート
【図１Ａ】
2008294394.tif 000003
【図１Ｂ】
2008294394.tif 000004
【図１Ｃ】
2008294394.tif 000005
【図１Ｄ】
2008294394.tif 000006
【図１Ｅ】
2008294394.tif 000007
【図１Ｆ】
2008294394.tif 000008
【図１Ｇ】
2008294394.tif 000009
【図１Ｈ】
2008294394.tif 000010