(57)【要約】【課題】完全なショートでなくとも、ピン間ショートの検出が行える半導体集積回路の試験方法及びＩＣテスタを実現することを目的にする。【解決手段】本発明は、複数のピンを有する半導体集積回路のピン間ショートを検出する半導体集積回路の試験方法において、ＩＣテスタまたは半導体集積回路が、半導体集積回路の所望ピンにパルスまたはステップ信号を発生し、ＩＣテスタが、所望ピンに隣接する半導体集積回路のピンからの波形によりピン間ショートの判定を行うことを特徴とするものである。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数のピンを有する半導体集積回路のピン間ショートを検出する半導体集積回路の試験方法において、
ＩＣテスタまたは前記半導体集積回路が、前記半導体集積回路の所望ピンにパルスまたはステップ信号を発生し、
前記ＩＣテスタが、前記所望ピンに隣接する前記半導体集積回路のピンからの波形によりピン間ショートの判定を行うことを特徴とする半導体集積回路の試験方法。
【請求項２】
ＩＣテスタが、判定タイミングで、波形が判定値より大きいとき、ピン間ショートと判定することを特徴とする請求項１記載の半導体集積回路の試験方法。
【請求項３】
複数のピンを有する半導体集積回路を試験するＩＣテスタにおいて、
前記半導体集積回路の所望ピンにパルスまたはステップ信号を発生し、この所望ピンに隣接する隣接ピンの波形によりピン間ショートを判定する試験部を設けたことを特徴とするＩＣテスタ。
【請求項４】
試験部が、判定タイミングで、波形が判定値より大きいとき、ピン間ショートと判定することを特徴とする請求項３記載のＩＣテスタ。
【請求項５】
試験部は、
所望ピンにパルスまたはステップ信号を発生するパルス発生部と、
隣接ピンを測定する測定部と
を有する請求項３または４記載のＩＣテスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路、例えば、液晶駆動ドライバのピン間ショートを検出する半導体集積回路の試験方法及びＩＣテスタに関するものである。
【背景技術】
【０００２】
ＩＣテスタは、半導体集積回路に信号を出力し、半導体集積回路の出力により良否の判定を行っている。また、ＩＣテスタは、例えば、下記特許文献１に示されているように、半導体集積回路のピン間ショートの判定を行っている。
【０００３】
【特許文献１】特開平５−１９０６３７号公報
【０００４】
このような装置を図３に示し説明する。
図３において、被試験対象（以下ＤＵＴと略す）１０は、例えば、液晶駆動ドライバで、図４に示されるように、ＴＡＢテープ１１に、半導体集積回路１２が搭載され、半導体集積回路１２が複数のピン１３に配線（図示せず）を介して接続されている。ＤＣ測定部２０は、ＩＣテスタに設けられ、ＤＵＴ１０のピンごとに接続し、直流電圧出力または直流電流測定を行う。制御部３０は、ＤＣ測定部２０の制御とピン間ショートの判定を行う。ピン間抵抗Ｒは、ＤＵＴ１０のピン間の抵抗成分を示す。なお、ピン間ショート以外の試験のための構成は省略している。
【０００５】
このような装置のピン間ショート試験動作を説明する。ＤＣ測定部２０が、制御部３０の制御により、ＤＵＴ１０の所望ピンに電圧出力し、この所望ピンの隣接するＤＵＴ１０のピンを、ＤＣ測定部２０が測定する。ピン間ショートの場合、ピン間抵抗Ｒが低く、ピン間ショートでない場合、ピン間ショート抵抗Ｒが高くなるので、制御部３０は、ＤＣ測定部２０が測定する電流が所望の値より大きいときピン間ショートと判定する。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
近年、液晶ディスプレイの大型化、画素数の上昇により、液晶駆動ドライバが約７００ピンと多ピン化し、ピン間ピッチが約３０μｍで、ピン間の隙間は約１０μｍと狭くなってきている。このため、図５（ａ）に示すように、埃やチリなどの異物１４がピン間に付着し、完全なショートな状態だけでなく、図５（ｂ）に示すように、異物１４が僅かに他方のピンに接触しない状態が発生し、試験時はピン間ショートがなく、ＤＵＴ１０が良品と判定されても、その後、僅かな隙間がショートして、不良となってしまうという問題点があった。
【０００７】
そこで、本発明の目的は、完全なショートでなくとも、ピン間ショートの検出が行える半導体集積回路の試験方法及びＩＣテスタを実現することにある。
【課題を解決するための手段】
【０００８】
このような課題を達成するために、本発明のうち請求項１記載の発明は、
複数のピンを有する半導体集積回路のピン間ショートを検出する半導体集積回路の試験方法において、
ＩＣテスタまたは前記半導体集積回路が、前記半導体集積回路の所望ピンにパルスまたはステップ信号を発生し、
前記ＩＣテスタが、前記所望ピンに隣接する前記半導体集積回路のピンからの波形によりピン間ショートの判定を行うことを特徴とするものである。
請求項２記載の発明は、請求項１記載の発明であって、
ＩＣテスタが、判定タイミングで、波形が判定値より大きいとき、ピン間ショートと判定することを特徴とするものである。
請求項３記載の発明は、
複数のピンを有する半導体集積回路を試験するＩＣテスタにおいて、
前記半導体集積回路の所望ピンにパルスまたはステップ信号を発生し、この所望ピンに隣接する隣接ピンの波形によりピン間ショートを判定する試験部を設けたことを特徴とするものである。
請求項４記載の発明は、請求項３記載の発明であって、
試験部が、判定タイミングで、波形が判定値より大きいとき、ピン間ショートと判定することを特徴とするものである。
請求項５記載の発明は、請求項３または４記載の発明であって、
試験部は、
所望ピンにパルスまたはステップ信号を発生するパルス発生部と、
隣接ピンを測定する測定部と
を有するものである。
【発明の効果】
【０００９】
本発明によれば以下のような効果がある。
請求項１，２によれば、ＩＣテスタまたは半導体集積回路が半導体集積回路の所望ピンにパルスまたはステップ信号を与え、ＩＣテスタが所望ピンに隣接する半導体集積回路のピンの波形によりピン間ショートの判定を行うので、完全なショートでなくとも、ピン間ショートを検出することができる。
【００１０】
請求項３〜５によれば、試験部が半導体集積回路の所望ピンにパルスまたはステップ信号を与え、試験部が所望ピンに隣接する半導体集積回路の隣接ピンの波形によりピン間ショートを判定するので、完全なショートでなくとも、ピン間ショートを検出することができる。
【発明を実施するための最良の形態】
【００１１】
以下本発明を、図面を用いて詳細に説明する。図１は本発明の一実施例を示した構成図である。
【００１２】
図１において、ＤＵＴ１０は、例えば、液晶駆動ドライバで、図４に示されるように、ＴＡＢテープ１１に、半導体集積回路１２が搭載され、半導体集積回路１２が複数のピン１３に配線（図示せず）を介して接続されている。試験部４０は、ＩＣテスタに設けられ、ＤＵＴ１０の複数ピンに電気的に接続し、ＤＵＴ１０の所望ピンにパルスを発生し、この所望ピンに隣接する隣接ピンの波形によりピン間ショートを判定する。試験部４０は、ＤＵＴ１０のピンごとに、パルス発生部４１、測定部４２を設け、制御部４３を設ける。パルス発生部４１は例えばアクティブロード回路で、所望ピンにパルスを発生する。測定部４２は例えばＡ／Ｄ変換部で、隣接ピンを測定する。制御部４３は、パルス発生部４１、測定部４２を制御し、測定部４２の測定結果により、ピン間ショートの判定を行う。ピン間容量Ｃは、ＤＵＴ１０のピン間の容量成分を示す。なお、ピン間ショート以外の試験のための構成は省略している。
【００１３】
このような装置の動作を説明する。図２は、ＤＵＴ１０の隣接ピンの波形例を示した図である。ある。
パルス発生部４１が、制御部４３の制御により、ＤＵＴ１０の所望ピンにパルスを出力し、この所望ピンの隣接するＤＵＴ１０のピンを、測定部４２が測定する。ピン間ショートでない場合、図２の波形ａのようになり、図５（ｂ）に示すように、異物１４が僅かに他方のピンに接触しない場合、図２の波形ｂのようになるので、制御部４３は、ストローブ（判定タイミング）で、測定部４２の測定結果が判定値より大きいとき、ピン間ショートと判定する。制御部４３は、ストローブで、測定部４２の測定結果が判定値より小さいとき、ピン間ショートと判定しない。ここで、測定結果が判定値と同一の場合をピン間ショートにするかどうかはどちらでもよい。なお、完全なピン間ショートの場合、波形ｂのように変化しないが、パルスがそのまま測定部４２に入力されるので、判定値より大きくなることはいうまでもない。つまり、ピン間ショートと判定される。
【００１４】
このように、パルス発生部４１がＤＵＴ１０の所望ピンにパルスを与え、測定部４２が所望ピンに隣接するＤＵＴ１０の隣接ピンを測定し、この測定結果により、制御部４３がピン間ショートの判定を行うので、完全なショートでなくとも、ピン間ショートを検出することができる。
【００１５】
なお、本発明はこれに限定されるものではなく、測定部４２はＡ／Ｄ変換部を示したが、コンパレータでも、Ａ／Ｄ変換部とこのＡ／Ｄ変換部の出力を入力するデジタルコンパレータとの組み合わせでもよい。この場合、制御部４３で、ピン間ショートの判定は不要となる。また、測定部４３内に、ピン間ショートを判定する構成を含めてもよい。
【００１６】
また、パルス発生部４１がパルスを発生する構成を示したが、ステップ信号でもよい。
【００１７】
また、パルス発生部４１を設けた構成を示したが、ＤＵＴ１０自身に所望のピンにパルスまたはステップ信号を出力させ、隣接ピンを測定部４３で測定する構成としてもよい。
【図面の簡単な説明】
【００１８】
【図１】本発明の一実施例を示した構成図である。
【図２】ＤＵＴ１０の隣接ピンの波形例を示した図である。
【図３】従来のＩＣテスタの構成を示した図である。
【図４】ＤＵＴ１０の具体的構成を示した図である。
【図５】ＤＵＴ１０の要部拡大断面図である。
【符号の説明】
【００１９】
１０  ＤＵＴ
１２  半導体集積回路
１３  ピン
４０  試験部
４１  パルス発生部
４２  測定部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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