(57)【要約】  【課題】  特性の制御が容易な可変容量コンデンサ及びフィルタ回路を提供すること。  【解決手段】  第１信号端子と第２信号端子との間で直列に接続された複数の可変容量素子からなる可変容量素子群と、可変容量素子間及び可変容量素子群の両側に接続されたバイアスラインと、バイアスラインの少なくとも１つが接続された第１バイアス端子と、このバイアスラインとは異なるバイアスラインの少なくとも１つが接続された第２バイアス端子とを含み、可変容量素子群の両側に接続された２つのバイアスラインは、それぞれが第１バイアス端子又は第２バイアス端子のいずれかに接続され、複数の可変容量素子間のバイアスラインのうちの少なくとも１つは、第１バイアス端子または第２バイアス端子のいずれかに対して接続するかしないかを選択可能に構成されている、可変容量コンデンサである。【選択図】  図５
2008277996.tif 000002
【特許請求の範囲】
【請求項１】
第１信号端子と、
第２信号端子と、
前記第１信号端子と前記第２信号端子との間で直列に接続された複数の可変容量素子からなる可変容量素子群と、
前記複数の可変容量素子間及び前記可変容量素子群の両側に接続された複数のバイアスラインと、
前記バイアスラインの少なくとも１つが接続された第１バイアス端子と、
前記第１バイアス端子に接続されたバイアスラインとは異なる前記バイアスラインの少なくとも１つが接続された第２バイアス端子と、を含み、
前記可変容量素子群の両側に接続された２つの前記バイアスラインは、それぞれが前記第１バイアス端子又は前記第２バイアス端子のいずれかに接続され、
前記複数の可変容量素子間のバイアスラインのうちの少なくとも１つは、前記第１バイアス端子または前記第２バイアス端子のいずれかに対して接続するかしないかを選択可能に構成されている、可変容量コンデンサ。
【請求項２】
前記バイアスラインのうち、前記第１バイアス端子又は前記第２バイアス端子に接続された前記バイアスラインは、前記可変容量素子の配列方向の一方向から順に、前記第１バイアス端子，前記第２バイアス端子に交互に接続されている、請求項１に記載の可変容量コンデンサ。
【請求項３】
前記可変容量素子群の両側に接続された前記バイアスラインの一方は前記第１バイアス端子に、他方は前記第２バイアス端子にそれぞれ接続され、
前記第１バイアス端子と前記第１信号端子とが共用され、
前記第２バイアス端子と前記第２信号端子とが共用されている、請求項２に記載の可変容量コンデンサ。
【請求項４】
入力信号端子と出力信号端子との間に、容量成分部を有するＬＣ共振部と、前記入力信号端子と前記ＬＣ共振部との間に設けられ、前記ＬＣ共振部の入力側のインピーダンスを調整する入力結合部と、前記ＬＣ共振部と前記出力信号端子との間に設けられ、前記ＬＣ共振部の出力側のインピーダンスを調整する出力結合部と、を有し、
前記容量成分部，前記入力結合部及び前記出力結合部の少なくとも１つは請求項１〜３のいずれかに記載の可変容量コンデンサの前記第１信号端子及び前記第２信号端子を接続している、フィルタ回路。
【請求項５】
前記容量成分部，前記入力結合部及び前記出力結合部のそれぞれは、請求項１〜３のいずれかに記載の可変容量コンデンサの前記第１信号端子及び前記第２信号端子を接続して機能させており、それぞれの前記第１バイアス端子が共通に接続され、それぞれの前記第２バイアス端子が共通に接続されている、請求項４に記載のフィルタ回路。
【請求項６】
入力信号端子と出力信号端子との間に、容量成分部を有する複数のＬＣ共振部と、前記入力信号端子と前記ＬＣ共振部との間に設けられ、前記ＬＣ共振部の入力側のインピーダンスを調整する入力結合部と、前記ＬＣ共振部と前記出力信号端子との間に設けられ、前記ＬＣ共振部の出力側のインピーダンスを調整する出力結合部と、前記複数のＬＣ共振部間に設けられる段間結合部と、を有し、
前記容量成分部，前記入力結合部，前記出力結合部及び前記段間結合部の少なくとも１つは請求項１〜３のいずれかに記載の可変容量コンデンサの前記第１信号端子及び前記第２信号端子を接続している、フィルタ回路。
【請求項７】
前記容量成分部，前記入力結合部，前記出力結合部，前記段間結合部のそれぞれは、請求項１〜３のいずれかに記載の可変容量コンデンサの前記第１信号端子及び前記第２信号端子を接続して機能させており、それぞれの前記第１バイアス端子が共通に接続され、それぞれの前記第２バイアス端子が共通に接続されている、請求項６に記載のフィルタ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マイクロ波帯およびミリ波帯等の通信機器や電子部品等に使用され、印加電圧により比誘電率が変化する誘電体層を有して容量を変化させることができる可変容量コンデンサ、その容量値が変化することによりフィルタ特性を可変することができる電圧制御型のフィルタ回路に関するものであり、特に、電圧制御が容易なフィルタ回路に関するものである。
【背景技術】
【０００２】
可変容量コンデンサを用いて構成され、そのコンデンサの容量を変化させることによってフィルタ特性を可変するフィルタ回路が知られている。
【０００３】
図６は、従来のフィルタ回路の例を示す等価回路図であり、２つの並列ＬＣ共振部を有するフィルタ回路を示している。
【０００４】
図６において、Ｄ１，Ｄ２はＭ結合（磁界結合）したＬＣ共振回路である。この複数のＬＣ共振回路Ｄ１，Ｄ２としては、１／４波長の先端短絡型の誘電体共振器等が例示できる。このＬＣ共振回路Ｄ１，Ｄ２に対して、可変容量コンデンサＣｔ２，Ｃｔ４がそれぞれ直流制限コンデンサ（固定容量素子）Ｃｄを介して並列に接続され、ＬＣ共振部となっている。また、可変容量コンデンサＣｔ２，Ｃｔ４には、それぞれ制御電圧を供給するためのＲＦ阻止用インダクタＬｂ２，Ｌｂ４が接続されている。これにより、可変容量コンデンサＣｔ２，Ｃｔ４にはバイアス端子Ｖ２から制御電圧が印加され基準電位（図では接地電位）まで流れることになる。ここで、直流制限容量コンデンサＣｄは、通常、高周波信号では可変容量コンデンサＣｔ２，Ｃｔ４のインピーダンスに影響を与えないように設定されている。また、ＬＣ並列共振回路Ｄ１，Ｄ２は、結合コンデンサとなる可変容量コンデンサＣｔ３と直流制限コンデンサＣｄを介して結合されている。さらに、ＬＣ並列共振回路Ｄ１，Ｄ２は、外部回路を結合するために入力信号端子Ｉと出力信号端子Ｏとの間に入出力容量成分としての可変容量コンデンサＣｔ１及び直流制限コンデンサＣｄ、可変容量コンデンサＣｔ５及び直流制限コンデンサＣｄを介して接続している。これにより、フィルタ回路を構成している。なお、可変容量コンデンサＣｔ１，Ｃｔ３，Ｃｔ５の容量を調整するために、ＲＦ阻止用インダクタＬｂ１，Ｌｂ３，Ｌｂ５を介して、バイアス端子Ｖ１，Ｖ３，Ｖ１がそれぞれ接続されている。
【０００５】
また、可変容量コンデンサとしては、チタン酸ストロンチウムやチタン酸ストロンチウムバリウム等のペロブスカイト構造の強誘電体酸化物薄膜を誘電体層に用いて、これを挟持する上部電極層と下部電極層との間に所定の制御電圧を印加することによって、誘電体層の比誘電率を変化させて容量を変化させる構造が知られている（例えば、特許文献１を参照。）。
【特許文献１】特開平１１−２６０６６７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、従来の可変容量コンデンサを用いたフィルタにおいて実際に所望のフィルタ特性を得るためには、複数の可変容量コンデンサでそれぞれ異なる容量変化率が必要になる。例えば、図６に等価回路図で示す対称型の電圧制御容量可変フィルタの例では、主に通過帯域を可変容量コンデンサＣｔ２，Ｃｔ４にて、阻止域を可変容量コンデンサＣｔ３にて、入出力インピーダンスを可変容量コンデンサＣｔ１，Ｃｔ５にてそれぞれ容量を変化させて調整することになる。
【０００７】
ここで、一定の印加電圧に対する容量変化率をΔＣ／Ｃ＝｜Ｃ−Ｃ’｜／Ｃ（Ｃ：初期容量値，Ｃ’：印加電圧時容量値，Ｃ−Ｃ’：容量の変化量）とすると、図６に示す例では、例えば、Ｋ−ＰＣＳ帯（１７５０ＭＨｚ帯）とＵＳ−ＰＣＳ帯（１８５０ＭＨｚ）との２つの通信システムに対応するためには、２つの通信システム毎に可変容量コンデンサＣｔ１〜Ｃｔ５の容量値を調整し、所望のフィルタ特性を得ることになる。
【０００８】
さらに、１つの通信システムにおいても、Ｃｔ２，Ｃｔ４はそれぞれＤ１，Ｄ２と共に共振回路を形成し、主に通過帯域を変化させ、Ｃｔ３はＤ１およびＤ２との結合と共に阻止域を変化させ、Ｃｔ１，Ｃｔ５は主に入出力インピーダンスを変化させるため、それぞれの目的に合わせて必要な可変容量コンデンサＣｔ１〜Ｃｔ５それぞれの容量変化率は異なるものとなる。このため、可変容量コンデンサＣｔ１〜Ｃｔ５それぞれに必要な容量変化率は、同じ印加電圧により得られる容量変化率ΔＣｔ２／Ｃｔ２（＝ΔＣｔ４／Ｃｔ４），ΔＣｔ３／Ｃｔ３，ΔＣｔ１／Ｃｔ１（＝ΔＣｔ５／Ｃｔ５）と異なるものとなる。
【０００９】
つまり、異なる容量変化率が必要なフィルタ回路においては、容量変化率ΔＣ／Ｃが等しい可変容量コンデンサを用いる場合には、一定の印加電圧値では、所望の回路特性を得ることができない。そのため、制御電圧値を調整することで異なる容量変化率に調整する必要があるので、それぞれの可変容量コンデンサに印加する所望の制御電圧値が異なるものとなるという問題点があった。また、そのように可変容量コンデンサに印加する制御電圧が異なる場合には、電圧制御端子が多数となるという問題点があった。さらに、印加する電圧制御も複数必要なため、それらの制御も複雑になるという問題点があった。
【００１０】
本発明は以上のような従来の技術における問題点に鑑みて案出されたものであり、その目的は、複数の可変容量コンデンサに印加する制御電圧を共通化し、電圧制御端子も少なくした状態で異なる容量変化率を実現できる可変容量コンデンサ、それを用いた電圧制御が容易なフィルタ回路を提供することにある。
【課題を解決するための手段】
【００１１】
本発明の可変容量コンデンサは、（１）第１信号端子と、第２信号端子と、前記第１信号端子と前記第２信号端子との間で直列に接続された複数の可変容量素子からなる可変容量素子群と、前記複数の可変容量素子間（隣り合う可変容量素子の間）及び前記可変容量素子群の両側に接続された複数のバイアスラインと、前記バイアスラインの少なくとも１つが接続された第１バイアス端子と、前記第１バイアス端子に接続されたバイアスラインとは異なる前記バイアスラインの少なくとも１つが接続された第２バイアス端子と、を含み、前記可変容量素子群の両側に接続された２つの前記バイアスラインは、それぞれが前記第１バイアス端子又は前記第２バイアス端子のいずれかに接続され、前記複数の可変容量素子間のバイアスラインのうちの少なくとも１つは、前記第１バイアス端子または前記第２バイアス端子のいずれかに対して接続するかしないかを選択可能に構成されているものである。すなわち、第１バイアス端子と第２バイアス端子との間に印加される電圧に応じて容量が変化する可変容量コンデンサにおいて、電圧を第１の電圧から第２の電圧まで変化させた場合の容量変化率は、第１バイアス端子及び第２バイアス端子とバイアスラインとの接続関係によって制御可能であるものである。
【００１２】
また、本発明の可変容量コンデンサは、（２）上記（１）の構成において、前記バイアスラインのうち、前記第１バイアス端子又は前記第２バイアス端子に接続された前記バイアスラインは、前記可変容量素子の配列方向の一方向から順に、前記第１バイアス端子，前記第２バイアス端子に交互に接続されているものである。
【００１３】
また、本発明の可変容量コンデンサは、（３）上記（２）の構成において、前記可変容量素子群の両側に接続された前記バイアスラインの一方は前記第１バイアス端子に、他方は前記第２バイアス端子にそれぞれ接続され、前記第１バイアス端子と前記第１信号端子とが共用され、前記第２バイアス端子と前記第２信号端子とが共用されているものである。
【００１４】
また、本発明のフィルタ回路は、（４）入力信号端子と出力信号端子との間に、容量成分部を有するＬＣ共振部と、前記入力信号端子と前記ＬＣ共振部との間に設けられ、前記ＬＣ共振部の入力側のインピーダンスを調整する入力結合部と、前記ＬＣ共振部と前記出力信号端子との間に設けられ、前記ＬＣ共振部の出力側のインピーダンスを調整する出力結合部と、を有し、前記容量成分部，前記入力結合部及び前記出力結合部の少なくとも１つは上記（１）〜（３）のいずれかの可変容量コンデンサの前記第１信号端子及び前記第２信号端子を接続しているものである。
【００１５】
また、本発明のフィルタ回路は、（５）上記（４）の構成において、前記容量成分部，前記入力結合部，前記出力結合部のそれぞれは、上記（１）〜（３）のいずれかの可変容量コンデンサの前記第１信号端子及び前記第２信号端子を接続して機能させており、それぞれの前記第１バイアス端子が共通に接続され、それぞれの前記第２バイアス端子が共通に接続されているものである。
【００１６】
また、本発明のフィルタ回路は、（６）入力信号端子と出力信号端子との間に、容量成分部を有する複数のＬＣ共振部と、前記入力信号端子と前記ＬＣ共振部との間に設けられ、前記ＬＣ共振部の入力側のインピーダンスを調整する入力結合部と、前記ＬＣ共振部と前記出力信号端子との間に設けられ、前記ＬＣ共振部の出力側のインピーダンスを調整する出力結合部と、前記複数のＬＣ共振部間に設けられる段間結合部と、を有し、前記容量成分部，前記入力結合部，前記出力結合部及び前記段間結合部の少なくとも１つは上記（１）〜（３）のいずれかの可変容量コンデンサの前記第１信号端子及び前記第２信号端子を接続しているものである。
【００１７】
また、本発明のフィルタ回路は、（７）上記（６）の構成において、前記容量成分部，前記入力結合部，前記出力結合部，前記段間結合部のそれぞれは、上記（１）〜（３）のいずれかの可変容量コンデンサの前記第１信号端子及び前記第２信号端子を接続して機能させており、それぞれの前記第１バイアス端子が共通に接続され、それぞれの前記第２バイアス端子が共通に接続されているものである。
【発明の効果】
【００１８】
本発明の可変容量コンデンサによれば、（１）の構成により、第１バイアス端子及び第２バイアス端子とバイアスラインとの接続関係を適宜変化させることで、直列に接続された複数の可変容量素子それぞれに印加される制御電圧値を変えることができる。このため、第１バイアス端子及び第２バイアス端子間に同じ制御電圧を印加しても、異なる容量変化率を得ることが出来るものとすることができる。
【００１９】
また、本発明の可変容量コンデンサによれば、（２）の構成により、複数の可変容量素子のそれぞれに制御電圧を印加できるものとなる。
【００２０】
また、本発明の可変容量コンデンサによれば、（３）の構成により、制御電圧を印加するための第１及び第２バイアス端子と、高周波信号を印加する第１及び第２信号端子と、を共有することができるので、必要な端子数を少なくすることができ、簡易な構成のものとすることができる。
【００２１】
すなわち、本発明の可変容量コンデンサによれば、直流的にみたときの可変容量素子の直列接続、並列接続の組み合わせを可変することができることから、各々の可変容量素子に印加される印加電圧の大きさを可変できるため、可変容量コンデンサに印加する制御電圧（印加電圧，バイアス電圧）を同一のまま可変容量コンデンサの容量変化率を可変することができる。
【００２２】
また、本発明の可変容量コンデンサは、複数の可変容量コンデンサのバイアス電圧に対する比誘電率の変化が略同一であっても、可変容量コンデンサの容量可変率を調整することができることから、誘電体材料および薄膜誘電体層の厚み等を共通にできるため、可変容量コンデンサの設計・製造においてもその変更に対応するのに容量形成部（電極面積）の変更だけでよく、設計・製造が容易となる。
【００２３】
また、本発明のフィルタ回路によれば、（４）〜（６）の構成により、可変容量コンデンサに印加する印加電圧を同一のまま可変容量コンデンサの容量変化率を可変することができるため、所望のフィルタ特性を得るための電圧制御が容易である。
【００２４】
また、所望のフィルタ特性を得るために、異なる容量変化率の可変容量コンデンサを新たに設計・作製する手間が軽減し、その結果、フィルタ回路の調整時間や設計時間の短縮ができる。
【００２５】
また、複数のＬＣ共振部と、それらＬＣ共振部間の段間結合部により、通過帯域、阻止域のフィルタ特性のコントロールが容易にできる。
【００２６】
またさらに、異なる容量変化率の可変容量コンデンサを複数使用するフィルタ回路の場合でも、各々の可変容量コンデンサに印加する印加電圧を同一にすることができるため、複数の可変容量コンデンサに印加電圧を印加するための電圧制御端子を共通にすることができ、単純な回路構成にすることができる。また、複数の可変容量コンデンサに供給する印加電圧の電圧制御を共通にできるため、電圧制御も容易となり、さらに、電圧制御端子も少なくすることができる。特に、（５）の構成によれば、容量成分部，入力結合部，出力結合部の全ての電圧制御を共通にすることができ、より簡略な構成とすることができる。また、（７）の構成によれば、容量成分部，入力結合部，出力結合部，段間結合部の全ての電圧制御を共通にすることができ、より簡略な構成とすることができる。
【００２７】
以上により、本発明によれば、電圧制御により特性を変化させることが容易な可変容量コンデンサ及びフィルタ回路を提供することができる。
【発明を実施するための最良の形態】
【００２８】
以下、本発明の容量可変回路について図面を参照しつつ詳細に説明する。
【００２９】
図１（ａ）〜（ｃ）は、本発明の可変容量コンデンサを１つ用いた、本発明のフィルタ回路の実施の形態の一例を示すものであり、フィルタの等価回路図である。なお、以下の図面においても同様だが、同様の箇所には同一の符号を付し、重複する説明を省略する。
【００３０】
図１（ａ）〜（ｃ）に示す等価回路図において、破線で囲った範囲の構成を示す符号Ｃｔは、第１信号端子Ｓ１，第２信号端子Ｓ２との間に、印加電圧Ｖにおける容量変化率Ｘ（＝ΔＣ／Ｃ）の５つの可変容量素子Ｃ１〜Ｃ５が直列接続され、それら可変容量素子の電極にそれぞれバイアスラインｅ１〜ｅ６が接続され、これらのバイアスラインが、ＲＦ阻止インダクタＬｂ１１，Ｌｂ１２，Ｌｂ１３，Ｌｂ１４，Ｌｂ１５，Ｌｂ１６を介して印加電圧を供給するためのバイアス端子Ｖおよび基準電位端子（図では接地電位に接続されている）に接続された可変容量コンデンサであり、Ｄ１はλ／４先端短絡型の伝送線路、Ｃｉｎは入力結合部を構成する入力結合容量素子、Ｃｏｕｔは出力結合部を構成する出力結合容量素子、Ｃｄは直流制限容量素子、Ｉは入力信号端子、Ｏは出力信号端子である。これらにより、フィルタ回路Ｆ１が構成されている。特に、バイアスラインｅ２〜ｅ５（各可変容量素子間のバイアスライン）の少なくとも１つが、バイアス端子Ｖもしくは基準電位端子に接続するかしないか選択可能なように形成されている。このバイアスラインｅ２〜ｅ５を含めたバイアスラインｅ１〜ｅ６とバイアス端子Ｖ及び基準電位端子との接続関係により、可変容量コンデンサとしての容量変化率を制御することができる。
【００３１】
なお、バイアス端子Ｖと基準電位端子とで第１バイアス端子と第２バイアス端子とを構成する。
【００３２】
また、ＲＦ阻止インダクタＬｂ１１〜Ｌｂ１６は、入力信号端子Ｉ及び出力信号端子Ｏの間に入出力される高周波信号がバイアス端子Ｖ，基準電位端子に漏れるのを防ぐもので、高周波信号に対して十分に高いインピーダンスを持つものを用いる。他にも、抵抗体や高周波信号の波長に対して１／４λ線路長のストリップ線路を用いることができる。直流制限容量素子Ｃｄは、バイアス端子Ｖ，基準電位端子からの直流電圧がフィルタ回路Ｆ１を構成する他の要素に漏れるのを防ぐもので、誘電体層を電極で挟む通常のコンデンサを用いることができるが、高周波帯における可変容量素子Ｃ１〜Ｃ５の容量に影響を与えない程度に十分大きい容量を持つものとすれば、可変容量コンデンサとしての容量や容量変化率には影響を与えることがないので好ましい。
【００３３】
まず、本発明の可変容量コンデンサについて説明する。
【００３４】
図１において、可変容量素子Ｃ１〜Ｃ５で可変容量素子群を構成している。そして、バイアスラインｅ１〜ｅ６は、可変容量素子群の両側と各可変容量素子間に接続されている。このバイアスラインｅ１〜ｅ６が予め設けられており、バイアス端子Ｖと基準電位端子とのいずれかに接続可能なような接続端（端子部）を有していることから、所望の容量変化率に応じて接続関係を選択することができる。このバイアスラインｅ１〜ｅ６とバイアス端子Ｖ及び基準電位端子との接続関係とそれによる容量可変率の例について説明する。
【００３５】
まず、可変容量素子Ｃ１〜Ｃ５それぞれの初期容量値をＣ（第１の電圧を印加時の容量値）、制御電圧値Ｖ１（第２の電圧）を印加時の容量値をＣ’、容量変化率Ｘ＝（Ｃ−Ｃ’）／Ｃとし、可変容量コンデンサＣｔの初期容量値をＣｔｖ、電圧印加時の容量値をＣｔｖ’、容量変化率Ｘｔ＝（Ｃｔｖ−Ｃｔｖ’）／Ｃｔｖとする。
【００３６】
図１（ａ）に示すように可変容量コンデンサのバイアスラインｅ１は、ＲＦ阻止インダクタＬｂ１１を介しバイアス端子Ｖに接続されている。また、可変容量コンデンサＣｔのバイアスラインｅ６は、ＲＦ阻止インダクタＬｂ１６を介しＧＮＤ端子（基準電位端子、すなわち接地電位）に接続されている。バイアス端子Ｖに制御電圧値Ｖ１を印加すると、Ｃ１〜Ｃ５が直列に接続されているため各々の可変容量素子Ｃ１〜Ｃ５に印加される電圧Ｖ’はＶ１／５に分圧されるため可変容量素子Ｃ１〜Ｃ５の容量変化率ＸはＸ／５となる。従って、可変容量コンデンサＣｔの容量変化率ＸｔはＸ／５となる。
【００３７】
また、図１（ｂ）に示すような可変容量コンデンサＣｔのバイアスラインｅ１，ｅ３は、それぞれＲＦ阻止インダクタＬｂ１１、Ｌｂ１３を介しバイアス端子Ｖに接続されている。また、可変容量コンデンサＣｔのバイアスラインｅ２，ｅ６は、それぞれＲＦ阻止インダクタＬｂ１２、Ｌｂ１６を介しＧＮＤ端子に接続されている。このような構成では、直流的には、可変容量素子Ｃ１，Ｃ２と直列接続された可変容量素子Ｃ３，Ｃ４，Ｃ５との並列接続とみなすことができる。従って、可変容量素子Ｃ１，Ｃ２に印加される電圧Ｖ１’，Ｖ２’はそれぞれＶ１’＝Ｖ２’＝Ｖ１が印加される。また、可変容量素子Ｃ３，Ｃ４，Ｃ５は直列に接続されているため、各々の可変容量素子Ｃ３，Ｃ４，Ｃ５に印加される電圧Ｖ’はＶ１／３に分圧される。電圧印加時の可変容量コンデンサＣｔの容量値Ｃｔｖ’は、１／Ｃｔｖ’＝１／Ｃ（１−Ｘ）＋１／Ｃ（１−Ｘ）＋１／Ｃ（１−Ｘ／３）＋１／Ｃ（１−Ｘ／３）＋１／Ｃ（１−Ｘ／３）より、Ｃｔｖ’＝Ｃ（１−Ｘ）・（１−Ｘ／３）／（２・（１−３／Ｘ）＋３・（１−Ｘ））となり、可変容量コンデンサＣｔの容量変化率Ｘｔは、Ｘｔ＝（（Ｃ／５−Ｃ・（１−Ｘ）・（１−Ｘ／３）／（２・（１−Ｘ／３）＋３・（１−Ｘ）））／（Ｃ／５）＝１−５・（１−Ｘ）・（１−Ｘ／３）／（２・（１−Ｘ／３）＋（３・（１−Ｘ））となる。
【００３８】
またさらに、図１（ｃ）に示すような可変容量コンデンサＣｔのバイアスラインｅ１，ｅ３，ｅ５は、それぞれＲＦ阻止インダクタＬｂ１１、Ｌｂ１３、Ｌｂ１５を介しバイアス端子Ｖに接続されている。また、可変容量コンデンサＣｔのバイアスラインｅ２，ｅ４，ｅ６は、それぞれＲＦ阻止インダクタＬｂ１２，Ｌｂ１４，Ｌｂ１６を介しＧＮＤ端子に接続されている。このような構成では、直流的には、各々の可変容量素子Ｃ１，Ｃ２，Ｃ３，Ｃ４，Ｃ５は、並列接続とみなすことができる。このため、各々の可変容量素子Ｃ１，Ｃ２，Ｃ３，Ｃ４，Ｃ５に印加される電圧Ｖ’は、可変容量コンデンサＣｔに印加される電圧Ｖ１と等しくなり、各々の可変容量素子Ｃ１〜Ｃ５の容量変化率はＸとなり、可変容量コンデンサＣｔの容量変化率ＸｔもＸと等しくなる。
【００３９】
このように、可変容量素子がｎ個直列接続された可変容量コンデンサＣｔにおいて、バイアス端子Ｖに一定の制御電圧値Ｖ１を印加すると、容量変化率Ｘｔは、Ｘ／ｎ〜Ｘまで自由に設定することができる。特に、Ｘ／ｎ〜Ｘの間の値としては、以下のように設定することができる。すなわち、ｎ＋１個のバイアスラインとバイアス端子及びＧＮＤ端子との接続方法により、ｎ個の可変容量素子を、直流的にはｙ個の単独の可変容量素子と（ｎ−ｙ）個が直列接続された可変容量素子とが並列接続されたものとすることができる。この場合の可変容量コンデンサＣｔの容量変化率Ｘｔは、Ｘｔ＝１−ｎ・（１−Ｘ）・（１−Ｘ／（ｎ−ｙ））／（ｙ・（１−Ｘ／（ｎ−ｙ））＋（ｎ−ｙ）・（１−Ｘ））となる。（但し、ｙ≦ｎ−１、ｎは正の整数。）つまり、可変容量素子の個数（ｎ）と直流的に単独に並列接続される可変容量素子の個数（ｙ）とにより可変容量コンデンサＣｔの印加電圧Ｖ１を可変せずに、容量変化率Ｘｔを可変できる。
【００４０】
例えば可変容量素子Ｃ１〜Ｃ５の各々の容量変化率Ｘ＝５０％とすると、図１（ａ）では、可変容量コンデンサＣｔの容量変化率Ｘｔ＝１０％となる。同様に図１（ｂ）では、Ｘｔ＝３４％、図１（ｃ）では、Ｘｔ＝５０％となり、可変容量コンデンサＣｔに印加する印加電圧を同一のまま可変容量コンデンサＣｔの容量変化率Ｘｔを可変することができる。
【００４１】
また、所望のフィルタ特性を得るための調整等において、異なる容量変化率の可変容量コンデンサを新たに設計・作製する手間が軽減でき、その結果、フィルタ回路の調整時間や設計時間の短縮ができる
ここで、バイアスラインｅ１〜ｅ６とバイアス端子Ｖ及びＧＮＤ端子との接続関係は自由に設定することができるが、図１（ａ）〜（ｃ）に示すように、バイアスラインｅ１〜ｅ６のうち、バイアス端子Ｖ又はＧＮＤ端子に接続されたバイアスラインは、可変容量素子Ｃ１〜Ｃ５の配列方向の一方向から順に、バイアス端子Ｖ，ＧＮＤ端子に交互に接続されるようにする。このように交互に接続されることにより、複数個の可変容量素子それぞれに制御電圧を印加させることができる。
【００４２】
次に、本発明の可変容量コンデンサＣｔの作製方法の例について説明する。
【００４３】
図２は本発明の可変容量コンデンサＣｔについて、５つの可変容量素子Ｃ１〜Ｃ５を有する可変容量コンデンサＣｔの例を示す透視状態の要部平面図であり、図３（ａ）は、図２に示す可変容量コンデンサＣｔのＡ−Ａ’線断面図、図３（ｂ）は、図２に示す可変容量コンデンサＣｔのＢ−Ｂ’線断面図である。
【００４４】
ここで、図２，図３においては、可変容量コンデンサＣｔのうち、可変容量素子群およびバイアスラインの構成について示しており、第１バイアス端子，第２バイアス端子の図示を省略している。
【００４５】
図２、図３において、１は支持基板、２は下部電極層、３は誘電体層、４は上部電極層、５は絶縁層、６は引き出し電極層、７は保護層、８は半田拡散防止層、１１１、１１２および１１３，１１４，１１５，１１６，１１７，１１８は半田端子部である。なお、この半田拡散防止層８と半田端子部１１１および１１２とで、それぞれ第１信号端子としての入力端子および第２信号端子としての出力端子を構成している。また、半田拡散防止層８と半田端子部１１３，１１４，１１５，１１６，１１７，１１８とで、それぞれバイアスラインを構成する接続端である。可変容量素子Ｃ１〜Ｃ５を直列接続するために、可変容量素子Ｃ１，Ｃ２及び可変容量素子Ｃ３，Ｃ４は、下部電極層２を共有する構成としている。
【００４６】
支持基板１は、アルミナセラミックス等のセラミック基板や、サファイア等の単結晶基板等である。この支持基板１の上に下部電極層２，誘電体層３および上部電極層４を順次、支持基板１のほぼ全面に成膜する。これら各層の成膜終了後、上部電極層４，誘電体層３および下部電極層２を順次、所定の形状にエッチングする。
【００４７】
下部電極層２、誘電体層３、および上部電極層４の成膜に際しては、下部電極層２と誘電体層３との間、ならびに誘電体層３と上部電極層４との間に、パーティクル等の可変容量コンデンサＣｔの特性を劣化させる要因になりうる不純物の混入を最低限に抑制することが望ましい。従って、これら下部電極層２，誘電体層３および上部電極層４の成膜は、同じ成膜装置で、成膜室を大気開放せずに連続して行なうことが望ましい。このため、具体的な成膜方法としては、スパッタが好適である。
【００４８】
下部電極層２は、誘電体層３の形成に高温スパッタが必要となるため、その高温に耐えられるように高融点材料から成ることが必要である。具体的には、Ｐｔ，Ｐｄ，Ｉｒ等の金属材料やＩｒＯ２等の酸化物金属から成るものである。この下部電極層２も、高温スパッタで形成される。さらに、下部電極層２は、高温スパッタによる形成後に、誘電体層３のスパッタ温度である７００〜９００℃へ加熱され、誘電体層３のスパッタ開始まで一定時間保持することにより、平坦な層となる。
【００４９】
下部電極層２の厚みは、可変容量素子Ｃ１から可変容量素子Ｃ２までの抵抗成分や、可変容量素子Ｃ３から可変容量素子Ｃ４までの抵抗成分および下部電極層２の連続性を考慮した場合には厚い方が望ましいが、支持基板１との密着性を考慮した場合には相対的に薄い方が望ましく、両方を考慮して決定される。具体的には、０．１μｍ〜１０μｍである。下部電極層２の厚みが０．１μｍよりも薄くなると、下部電極層２自身の抵抗が大きくなるほか、下部電極層２の連続性が確保できなくなる可能性がある。一方、１０μｍより厚くすると、内部応力が大きくなって、支持基板１との密着性が低下したり、支持基板１の反りを生じたりするおそれがある。
【００５０】
誘電体層３は、少なくともＢａ，Ｓｒ，Ｔｉを含有するペロブスカイト型酸化物結晶から成る高誘電率の誘電体層であることが好ましい。この誘電体層３は、下部電極層２の表面（上面）に形成されている。例えば、ペロブスカイト型酸化物結晶が得られる誘電体材料をターゲットとして、スパッタリング法による成膜を所望の厚みになるまで行なう。このとき、基板温度を高く、例えば８００℃として高温スパッタリングを行なうことにより、スパッタ後の熱処理を行なうことなく、高誘電率で容量変化率の大きい、低損失の誘電体層３を得ることができる。
【００５１】
上部電極層４の材料としては、この層の抵抗を下げるため、抵抗率の小さなＡｕが望ましいが、誘電体層３との密着性向上のためには、Ｐｔ等を密着層として用いることが望ましい。この上部電極層４の厚みは０．１μｍ〜１０μｍとなっている。この厚みの下限については、下部電極層２と同様に、上部電極層４自身の抵抗および連続性を考慮して設定される。また、厚みの上限については、誘電体層３との密着性を考慮して設定される。
【００５２】
上述のように成膜した後、上部電極層４，誘電体層３および下部電極層２を、順次、所定の形状にエッチングする。エッチングは、レジストをスピンコーティング法等により全面に均一に塗布し、フォトリソグラフィ法によりレジストを所定の形状にパターニングした後、ウェットエッチングもしくはドライエッチングにより行なう。可変容量素子Ｃ１〜Ｃ５の容量値は上部電極層４の面積により決定されるため、上部電極層４のエッチングでは、より精度の高いドライエッチングを用いることが望ましい。
【００５３】
ドライエッチングは、例えば電子サイクロトロン共鳴装置（ＥＣＲ装置）を用い、アルゴンプラズマをエッチャントとして行なうことができる。
【００５４】
なお、誘電体層３のエッチングはウェットエッチングおよびドライエッチングのどちらにより行なってもよい。
【００５５】
また、下部電極層２のエッチングは、ウェットエッチングおよびドライエッチングのどちらを用いてもよいが、下部電極層２の厚みが厚い場合には、パターニング精度の観点から、上部電極層４と同様にドライエッチングにより行なうことが望ましい。
【００５６】
以上のような上部電極層４，誘電体層３および下部電極層２のエッチングにおいては、誘電体層３の下面は下部電極層２の上面より小さく、上部電極層４の下面は誘電体層３の上面よりも小さくなるようにエッチングされる。これにより、電界の集中しやすい下部電極層２の外縁部分に誘電体層３がないので、リーク電流特性が向上する。
【００５７】
このようにして、可変容量素子Ｃ１〜Ｃ５を得ることができる。
【００５８】
ここで、入力端子（第１信号端子）と可変容量素子Ｃ１との間および可変容量素子Ｃ５と出力端子（第２信号端子）との間を電気的に接続するために、支持基板１上の第１および第２信号端子を形成する位置に導電性材料からなる導電層を形成することが望ましい。この導電層は、可変容量コンデンサＣ１〜Ｃ５を形成した後に新たに成膜することで形成してもよいが、下部電極層２のパターニングの際に、同時にこれら導電層も形成するようにパターニングを行なうことによって、下部電極層２と同一の材料および同一の工程で形成してもよい。ここで、可変容量素子Ｃ５の下部電極層２と出力端子を形成する位置の導電層とを電気的に接続した構成にパターニングすることが好ましい。
【００５９】
バイアスライン（ｅ１）を構成する半田端子部１１３は入力端子と可変容量素子Ｃ１との接続点の間、バイアスライン（ｅ２）を構成する半田端子部１１４は可変容量素子Ｃ１と可変容量素子Ｃ２の接続点の間、バイアスライン（ｅ３）を構成する半田端子部１１５は可変容量素子Ｃ２と可変容量素子Ｃ３の接続点の間、バイアスライン（ｅ４）を構成する半田端子部１１６は可変容量素子Ｃ３と可変容量素子Ｃ４の接続点の間、バイアスライン（ｅ５）を構成する半田端子部１１７は可変容量素子Ｃ４と可変容量素子Ｃ５の接続点の間、バイアスライン（ｅ６）を構成する半田端子部１１８は可変容量素子Ｃ５と出力端子との接続点の間にそれぞれ電気的に接続されるように設けられている。具体的には、半田端子部１１３〜１１８が形成される位置に予め導電層を形成しておく。この導電層は、下部電極層２のパターニングの際に、同時に形成されるように下部電極層と同一材料、同一工程で形成すればよい。このときに、半田端子部１１４，１１６，１１８が形成される位置の導電層は、それぞれ下部電極層２と電気的に接続されるようにパターニングすれば良い。バイアスラインは、前述の半田拡散防止層８，半田端子部１１３〜１１８と、この導電層とで形成される。
【００６０】
次に、絶縁層５は、この上に形成する引き出し電極層６と下部電極層２との絶縁を確保するために必要である。絶縁層５の材料は、耐湿性を向上させるために、窒化ケイ素および酸化ケイ素の少なくとも１種類より成るものとするとよい。これらは、被覆性を考慮して、化学気相堆積（ＣＶＤ）法等により、成膜することが望ましい。
【００６１】
また、絶縁層５は、通常のレジストを用いるドライエッチング法等により、所望の形状に加工することができる。そして、絶縁層５には、バイアスラインを構成する半田端子部１１５，１１７と引き出し電極層６との接続を確保するためにバイアスラインを構成する半田端子部１１５，１１７の下地となる導電層に到達する貫通孔を設けている。その他でこの絶縁層５から露出させる部位としては、上部電極層３および半田端子部１１１，１１２，１１３，１１４，１１５，１１６，１１７，１１８のみとしておくことが、耐湿性向上の観点から好ましい。
【００６２】
次に、引き出し電極層６は、第１の可変容量素子Ｃ１の上部電極層４と入力端子、すなわち入力端子形成部の導電層との間、可変容量素子Ｃ２と可変容量素子Ｃ３との上部電極層５同士との間、可変容量素子Ｃ４の上部電極層４と可変容量素子Ｃ５との上部電極層４同士との間を、絶縁層５の貫通孔を通ってそれぞれ接続するものである。
【００６３】
このように引き出し電極層６を形成することにより、入力端子から出力端子まで可変容量素子Ｃ１〜Ｃ５が順に直列接続される。さらに、可変容量素子Ｃ２，Ｃ３にまたがる引き出し電極層６は、絶縁層５の貫通孔を通ってバイアスラインを構成する半田端子部１１５と接続している。さらに、可変容量素子Ｃ４，Ｃ５にまたがる引き出し電極層６は、絶縁層５の貫通孔を通ってバイアスラインを構成する半田端子部１１７と接続している。この引き出し電極層６の材料としては、Ａｕ，Ｃｕ等の低抵抗な金属を用いることが望ましい。また、引き出し電極層６に対する絶縁層５との密着性を考慮して、Ｔｉ，Ｎｉ等の密着層を使用してもよい。
【００６４】
なお、引出し電極層６を形成するときに、半田端子部１１１〜１１８の形成位置に、引出し電極層６を構成する材料からなる層を形成することが好ましい。半田端子部１１１〜１１８を形成する位置の高さを揃えることにより、実装が容易となるからである。
【００６５】
次に、半田端子部１１１，１１２，１１３，１１４，１１５，１１６，１１７，１１８を露出させて全体を被覆するように、保護層７を形成する。保護層７は、可変容量素子Ｃ１を始めとする可変容量コンデンサＣｔの構成部材を機械的に保護するほか、薬品等による汚染から保護するためのものである。保護層７の材料としては、耐熱性が高く、段差に対する被覆性が優れたものが良く、具体的には、ポリイミド樹脂やＢＣＢ（ベンゾシクロブテン）樹脂等を用いる。これらは、樹脂原料を塗布した後、所定の温度で硬化させることにより形成される。
【００６６】
半田拡散防止層８は、半田端子部１１１，１１２，１１３，１１４，１１５，１１６，１１７，１１８形成の際のリフローや実装の際に、半田端子部１１１，１１２，１１３，１１４，１１５，１１６，１１７，１１８の半田が引き出し電極層６あるいは下部電極層２へとの拡散することを防止するために形成する。この半田拡散防止層８の材料としては、Ｎｉが好適である。また、半田拡散防止層８の表面には、半田濡れ性を向上させるために、半田濡れ性の高いＡｕ，Ｃｕ等を０．１μｍ程度形成する場合もある。
【００６７】
最後に、半田端子部１１１，１１２，１１３，１１４，１１５，１１６，１１７，１１８を半田拡散防止層８の上に形成する。これは、可変容量コンデンサの外部の配線基板への実装を容易にするために形成する。これら半田端子部１１１，１１２，１１３，１１４，１１５，１１６，１１７，１１８は、半田端子部１１１，１１２，１１３，１１４，１１５，１１６，１１７，１１８に所定のマスクを用いて半田ペーストを印刷後、リフローを行なうことにより形成するのが一般的である。
【００６８】
以上述べた可変容量コンデンサＣｔによれば、バイアスラインを構成する半田端子部１１３，１１４，１１５，１１６，１１７，１１８を支持基板１上に直接形成することにより、可変容量素子Ｃ１等の各素子を構成する層の数が低減されている。また、各素子を構成する各導体層や誘電体層等の形成工程を共通化できるため、構造が比較的複雑であるにもかかわらず、非常に簡単に形成することができる。
【００６９】
このように、各可変容量素子Ｃ１〜Ｃ５の間及び可変容量素子Ｃ１〜Ｃ５で構成される可変容量素子群の両側の全てに半田端子部１１３〜１１７を有するバイアスラインを予め形成することで、所望の容量変化率に合わせて、バイアスラインの半田端子部１１３〜１１７と第１バイアス端子及び第２バイアス端子との接続を適宜設定することができるものとなる。
【００７０】
なお、図２，図３において、第１バイアス端子及び第２バイアス端子を省略したが、支持基板１上に半田端子部１１１〜１１８と同様にして形成し、バイアスラインを構成する半田端子部１１３〜１１８のうち接続するものを適宜選択して電気的に接続したり、バイアスラインを構成する半田端子部１１３〜１１８とスイッチング素子を介して電気的に接続したりすればよい。また、第１バイアス端子及び第２バイアス端子は、同じ支持基板１上に形成しなくてもよく、例えば、支持基板１上に形成された構造体を配線基板などに実装する場合には、この配線基板側に形成してもよい。
【００７１】
例えば、配線基板を用いて図１に示す各接続状態とする場合について説明する。図１（ａ）に示す接続状態にするためには、配線基板側に半田端子部１１３から第１バイアス端子まで接続するような接続線を形成し、半田端子部１１８から第２バイアス端子まで接続するような接続線を形成し、配線基板と支持基板１上に形成された構造体を対向配置して実装すればよい。この接続線を高周波信号の１／４λ線路長を有するストリップ線路のように形成することで、接続線がＲＦ阻止インダクタＬｂ１１，１６としての機能を有するようになる。同様に、図１（ｂ）に示す接続状態にするためには、半田端子部１１３，１１５からそれぞれ第１バイアス端子まで接続するような接続線を形成し、半田端子部１１４，１１８からそれぞれ第２バイアス端子まで接続するような接続線を形成し、配線基板と支持基板１上に形成された構造体を対向配置して実装すればよい。同様に、図１（ｃ）に示す接続状態にするためには、半田端子部１１３，１１５，１１７からそれぞれ第１バイアス端子まで接続するような接続線を形成し、半田端子部１１４，１１６，１１８からそれぞれ第２バイアス端子まで接続するような接続線を形成し、配線基板と支持基板１上に形成された構造体を対向配置して実装すればよい。
【００７２】
以上で説明した可変容量コンデンサＣｔはいずれも可変容量素子が奇数個の例について説明したが、図４（ａ）に示すように、偶数個でも構わない。
【００７３】
また、以上の例では、第１信号端子Ｓ１および第２信号端子Ｓ２と、バイアス端子ＶおよびＧＮＤ端子と、を完全に分離した例について説明したが、図４（ｂ）に示すように可変容量素子群の両側に接続されたバイアスラインの一方がバイアス端子Ｖに、他方がＧＮＤ端子にそれぞれ接続されている場合には、バイアス端子Ｖと第１信号端子Ｓ１とを共用し、ＧＮＤ端子と第２信号端子Ｓ２とを共用してもよい。この場合には、端子数を減らすことができるので、より取り扱いの容易で、簡易な構成の可変容量コンデンサＣｔを実現することができる。
【００７４】
また、以上の例では、バイアスラインをＲＦ阻止インダクタを介してバイアス端子Ｖ，基準電位端子に接続しているが、ＲＦ阻止インダクタに代えて、高周波信号に対して十分に高いインピーダンスを有する抵抗体を用いてもよい。
【００７５】
さらに、以上の例では、バイアスラインとＲＦ阻止インダクタ又は抵抗体とを別体としたが、バイアスライン内にＲＦ阻止インダクタ又は抵抗体を組み込んでもよい。例えば、前述のバイアスラインを構成する導電層と可変容量素子Ｃ１〜Ｃ５の電極層２，６との間にインダクタ成分や抵抗体を形成すればよい。
【００７６】
次に、このような可変容量コンデンサを、フィルタ回路に用いた例について説明する。図１（ａ）〜（ｃ）は、入力信号端子Ｉと出力信号端子Ｏとの間に、容量成分部を有するＬＣ共振部と、入力信号端子ＩとＬＣ共振部との間に設けられ、ＬＣ共振部の入力側のインピーダンスを調整する入力結合部と、ＬＣ共振部と出力信号端子Ｏとの間に設けられ、ＬＣ共振部の出力側のインピーダンスを調整する出力結合部と、を有するフィルタ回路において、容量成分部に本発明の可変容量コンデンサを用いた例である。
【００７７】
図１（ａ）〜（ｃ）において、ＬＣ共振部は、伝送線路Ｄ１と、容量成分部である、この伝送線路Ｄ１に直流制限容量素子Ｃｄを介して並列に接続された可変容量コンデンサＣｔとで構成される。可変容量コンデンサＣｔの第１信号端子Ｓ１が直流制限容量素子Ｃｄに接続され，第２信号端子Ｓ２が接地電位に接続されている。ここで、可変容量コンデンサＣｔの容量を変化させることで、ＬＣ共振部における共振周波数を変化させることができる。
【００７８】
ここで可変容量コンデンサＣｔに供給される印加電圧Ｖ１により容量変化率ＸｔをＸ／５〜Ｘに変化させることができる。このため、印加電圧が一定であっても、複数の所望のフィルタ特性に変化させて特性を切り替えることができるフィルタ回路として動作する。
【００７９】
この例では、容量成分部のみに本発明の可変容量コンデンサＣｔを用いた例について説明したが、入力結合部，出力結合部のいずれか、もしくは両方についても本発明の可変容量コンデンサＣｔを用いることができる。これらに本発明の可変容量コンデンサを用いることで、入力側のインピーダンス，出力側のインピーダンスをそれぞれ調整することができるものとなる。また、容量成分部，入力結合部，出力結合部に用いる可変容量コンデンサＣｔ同士のバイアス端子Ｖ，ＧＮＤ端子を共通とすることで、端子数を削減することができる。この場合であっても、一定の制御電圧値Ｖ１に対して自由に容量変化率を設定することができるので、それぞれの部位に適した容量変化率を実現することができ、特性の優れたフィルタ回路を実現できる。このように、本発明のフィルタ回路によれば、所望のフィルタ特性を得るための電圧制御が容易となる。
【００８０】
次に図５は、本発明のフィルタ回路の実施の形態の他の例を示すものであり、本発明の可変容量コンデンサを５つ用いたフィルタの等価回路図である。（図６に示すフィルタ回路において、可変容量コンデンサＣｔ１〜Ｃｔ５に本発明の可変容量コンデンサを用いた例とほぼ同じである。）
図５は、入力信号端子Ｉと出力信号端子Ｏとの間に、容量成分部を有する複数のＬＣ共振部と、入力信号端子ＩとＬＣ共振部との間に設けられ、ＬＣ共振部の入力側のインピーダンスを調整する入力結合部と、ＬＣ共振部と出力信号端子Ｏとの間に設けられ、ＬＣ共振部の出力側のインピーダンスを調整する出力結合部と、複数のＬＣ共振部間に設けられる段間結合部と、を有するフィルタ回路において、容量成分部，入力結合部，出力結合部，段間結合部の全てにおいて本発明の可変容量コンデンサを用いた例である。具体的には、以下のような構成となっている。
【００８１】
図５に示す等価回路図において、符号Ｃｔ１，Ｃｔ２，Ｃｔ３，Ｃｔ４，Ｃｔ５はいずれも印加電圧Ｖにおける容量変化率Ｘ（＝ΔＣ／Ｃ）の５つの可変容量素子Ｃ１〜Ｃ５が直列接続され、それら可変容量素子の電極にそれぞれバイアス接続ラインｅ１〜ｅ６が接続された可変容量コンデンサである。Ｄ１，Ｄ２はλ／４先端短絡型の伝送線路であり、この複数の伝送線路Ｄ１，Ｄ２に対して、可変容量コンデンサＣｔ２，Ｃｔ４がそれぞれ並列に接続され、複数のＬＣ共振部となっている。また伝送線路、Ｄ１，Ｄ２はＭ結合しており、可変容量コンデンサＣｔ３とともに段間結合部となっている。また、可変容量コンデンサＣｔ１，Ｃｔ５は、外部回路と結合するための、入力結合部および出力結合部となっている。Ｃｄは直流制限容量素子、Ｉは入力信号端子、Ｏは出力信号端子である。これらにより、フィルタ回路Ｆ２が構成されている。Ｌｂ１１，Ｌｂ２１，Ｌｂ２２，Ｌｂ２３，Ｌｂ２４，Ｌｂ２５，Ｌｂ２６，Ｌｂ３１，Ｌｂ３２，Ｌｂ３３，Ｌｂ３４，Ｌｂ４１，Ｌｂ４２，Ｌｂ４３，Ｌｂ４４，Ｌｂ４５，Ｌｂ４６，Ｌｂ５１はＲＦ阻止インダクタであり、高周波信号では可変容量コンデンサＣｔ１〜Ｃｔ５や可変容量素子Ｃ１〜Ｃ５のインピーダンスに影響を与えず、かつ高周波信号がバイアス端子Ｖに漏れないように設定している。Ｖは印加電圧を供給するためのバイアス端子である。
【００８２】
図５に示すフィルタ回路Ｆ２の例では、主に通過帯域をＬＣ共振部の可変容量コンデンサＣｔ２，Ｃｔ４にて、阻止域を段間結合部の可変容量コンデンサＣｔ３にて、入出力インピーダンスを入出力結合部の可変容量コンデンサＣｔ１，Ｃｔ５にてそれぞれ容量値を変化させて所望のフィルタ特性を得るために調整することになる。
【００８３】
例えば、Ｋ−ＰＣＳ帯（１７５０ＭＨｚ帯）とＵＭＴＳ帯（１９５０ＭＨｚ）との２つの通信システムに対応するためには、可変容量コンデンサＣｔ１〜Ｃｔ５の容量値を調整し、所望のフィルタ特性を得ることになる。可変容量コンデンサＣｔ２，Ｃｔ４はそれぞれＤ１，Ｄ２と共に共振回路を形成し、主に通過帯域を変化させ、Ｃｔ３はＤ１およびＤ２との結合と共に阻止域を変化させ、Ｃｔ１，Ｃｔ５は主に入出力インピーダンスを変化させるため、可変容量コンデンサＣｔ１〜Ｃｔ５それぞれの容量変化率はΔＣｔ２／Ｃｔ２（＝ΔＣｔ４／Ｃｔ４）＝α，ΔＣｔ３／Ｃｔ３＝β，ΔＣｔ１／Ｃｔ１（＝ΔＣｔ５／Ｃｔ５）＝γと異なるものが必要となる。
【００８４】
例えば各可変容量素子Ｃ１〜Ｃ５の容量変化率Ｘ＝５０％である場合に、α＝５０％、β＝４２％、γ＝１０％とする場合について説明する。
【００８５】
まず、可変容量コンデンサＣｔ１，Ｃｔ５について、γ＝１０％とする方法について説明する。
【００８６】
図５に示すように、ＲＦ阻止インダクタＬｂ１１を用い、可変容量コンデンサＣｔ１のバイアスラインｅ１をバイアス端子Ｖに接続する。また、同様にＲＦ阻止インダクタＬｂ５１を用い、可変容量コンデンサＣｔ５のバイアスラインｅ６をバイアス端子Ｖに接続する。また、可変容量コンデンサＣｔ１，Ｃｔ５の他端はλ／４先端短絡型の伝送線路を介しＧＮＤ端子に接続されている。すなわち、可変容量コンデンサＣｔ１の第２信号端子Ｓ２と、バイアスラインｅ６の端子とが共通に接続されていることとなり、伝送線路Ｄ１を介してＧＮＤ端子に接続されることとなる。同様に、可変容量コンデンサＣｔ５の第１信号端子Ｓ１と、バイアスラインｅ１の端子とが共通に接続されていることとなり、伝送線路Ｄ２を介してＧＮＤ端子に接続されることとなる。
【００８７】
この時に直流的にも可変容量素子Ｃ１〜Ｃ５が直列に接続されているため、各々の可変容量素子Ｃ１〜Ｃ５に印加される電圧Ｖ’は分圧されてＶ１／５となり、各可変容量素子の容量変化率ＸはＸ／５となる。このため、可変容量コンデンサＣｔ１，Ｃｔ５の容量変化率ＸｔはＸ／５とすることができる。可変容量コンデンサＣｔ１、Ｃｔ５に供給される印加電圧Ｖ１により容量値を容量変化率Ｘｔ＝Ｘ／５＝１０％＝γとすることができる。
【００８８】
次に可変容量コンデンサＣｔ３について、β＝４２％とする方法について説明する。
【００８９】
同様に可変容量コンデンサＣｔ３においてもＲＦ阻止インダクタを用い、可変容量コンデンサＣｔ３のバイアスラインｅ２、ｅ４に、それぞれＲＦ阻止インダクタＬｂ３２、Ｌｂ３４を介してバイアス端子Ｖに接続する。また、可変容量コンデンサＣｔ３のバイアスラインｅ１，ｅ３に、それぞれＲＦ阻止インダクタＬｂ３１、Ｌｂ３３を用いＧＮＤ端子に接続する。また、可変容量コンデンサＣｔ３の第２信号端子Ｓ２は伝送線路Ｄ２を介してＧＮＤ端子に接続されている。このため、可変容量コンデンサＣｔ３の第２信号端子Ｓ２と、バイアスラインｅ６の端子とが共通に接続されていることとなり、伝送線路Ｄ２を介してＧＮＤ端子に接続されることとなる。
【００９０】
このような構成では、可変容量コンデンサＣｔ３は、直流的には、可変容量素子Ｃ１，Ｃ２，Ｃ３のそれぞれと、互いに直列接続された可変容量素子Ｃ４，Ｃ５との並列接続とみなすことができる。可変容量素子Ｃ１，Ｃ２，Ｃ３に印加される電圧Ｖ１’，Ｖ２’はそれぞれＶ１’＝Ｖ２’＝Ｖ１が印加される。また、可変容量素子Ｃ４，Ｃ５は直列に接続されているため各々の可変容量素子Ｃ４，Ｃ５に印加される電圧Ｖ’はＶ１／２に分圧される。可変容量コンデンサＣｔの容量変化率Ｘｔは、Ｘｔ＝１−ｎ・（１−Ｘ）・（１−Ｘ／（ｎ−ｙ））／（ｙ・（１−Ｘ／（ｎ−ｙ））＋（ｎ−ｙ）・（１−Ｘ））より、Ｘｔ＝１−５・（１−Ｘ）・（１−Ｘ／２）／（３・（１−Ｘ／２）＋（２・（１−Ｘ））とすることができる。可変容量コンデンサＣｔ３に供給される印加電圧Ｖ１により容量値を容量変化率Ｘｔ＝４２％＝βとすることができる。
【００９１】
次に可変容量コンデンサＣｔ２，Ｃｔ４について、α＝５０％とする方法について説明する。
【００９２】
同様に可変容量コンデンサＣｔ２、Ｃｔ４においてもＲＦ阻止インダクタを用い、可変容量コンデンサＣｔ２，Ｃｔ４のバイアスラインｅ１，ｅ３，ｅ５に、それぞれＲＦ阻止インダクタＬｂ２１、Ｌｂ２３、Ｌｂ２５、Ｌｂ４１、Ｌｂ４３、Ｌｂ４５を介してバイアス端子Ｖに接続する。また、可変容量コンデンサＣｔ２，Ｃｔ４のバイアスラインｅ２，ｅ４，ｅ６に、それぞれＲＦ阻止インダクタＬｂ２２、Ｌｂ２４、Ｌｂ２６、Ｌｂ４２、Ｌｂ４４、Ｌｂ４６を介しＧＮＤ端子に接続する。このような構成では、直流的には、各々の可変容量素子Ｃ１，Ｃ２，Ｃ３，Ｃ４，Ｃ５は、並列接続とみなすことができるため、各々の可変容量素子Ｃ１，Ｃ２，Ｃ３，Ｃ４，Ｃ５に印加される電圧Ｖ’は、可変容量コンデンサに印加される電圧Ｖ１と等しくなり、各々の可変容量素子Ｃ１〜Ｃ５の容量変化率はＸとなる。このため、可変容量コンデンサＣｔ２，Ｃｔ４の容量変化率ＸｔもＸと等しくすることができる。従って、可変容量コンデンサＣｔ２，Ｃｔ４は、バイアス端子Ｖに供給される印加電圧Ｖ１により容量値を容量変化率Ｘｔ＝５０％＝αとすることができる。
【００９３】
つまり、容量変化率Ｘ＝５０％の可変容量素子を用いた同じ構成の可変容量コンデンサに同じバイアス電圧を印加した場合であっても、可変容量コンデンサＣｔ１，Ｃｔ５は、容量変化率Ｘｔ＝１０％＝γとすることができ、可変容量コンデンサＣｔ３は容量変化率Ｘｔ＝４２％＝βとすることができ、可変容量コンデンサＣｔ２，Ｃｔ４は容量変化率Ｘｔ＝５０％＝αとすることができる。このように、可変容量コンデンサＣｔに印加する印加電圧を同一のまま可変容量コンデンサＣｔの容量変化率Ｘｔを可変することができるため、所望のフィルタ特性を得るための電圧制御が容易となる。
【００９４】
さらに、図５に示す例では、複数の可変容量コンデンサＣｔ１〜Ｃｔ５で、第１バイアス端子としてのバイアス端子Ｖを共有し、第２バイアス端子としてのＧＮＤ端子も同電位に接続されていることから共有していることとなる
このように、異なる容量変化率の可変容量コンデンサを複数使用するフィルタ回路の場合でも、各々の可変容量コンデンサに印加する印加電圧を同一にすることができるため、複数の可変容量コンデンサに印加電圧を印加するための電圧制御端子を共通にすることができ、単純な回路構成にすることができる。また、複数の可変容量コンデンサに供給する印加電圧の電圧制御を共通にできるため、電圧制御も容易となり、さらに、電圧制御端子も少なくすることができる。この場合であっても、バイアスラインとバイアス端子Ｖ及びＧＮＤ端子との接続関係を適宜調整することで、同じバイアス電圧を印加しても所望の容量変化率を達成することができる。
【００９５】
また、複数のＬＣ共振部と、それらＬＣ共振部間の段間結合部により、バイアスラインとバイアス端子Ｖ及びＧＮＤ端子との接続関係を適宜調整することで通過帯域、阻止域のフィルタ特性のコントロールが容易にできる
以上の図５に示す例では、容量成分部，入力結合部，出力結合部，段間結合部の全てにおいて本発明の可変容量コンデンサを用いた例について説明したが、このうちの少なくとも１つに本発明の可変容量コンデンサを用いてもよい。
【００９６】
なお、本発明は以上の実施の形態の例に限定されるものではなく、本発明の要旨を逸脱しない範囲で種々の変更を加えることは何ら差し支えない。例えば、図１の可変容量コンデンサＣｔや図５のＣｔ２，Ｃｔ４のように可変容量コンデンサの出力（入力）端子をＧＮＤに接続する場合は、ＲＦ阻止インダクタＬｂ１６，Ｌｂ２２，ＬＢ２４，Ｌｂ２６，Ｌｂ４２，ＬＢ４４，Ｌｂ４６を省略しても構わない。また、ＲＦ阻止インダクタに変えて抵抗等を用いてバイアス回路を構成しても構わない。
【００９７】
また、図１、図５のＬＣ共振部は並列共振回路であるが、目的に応じて、直列共振回路や並列共振回路と直列共振回路を組み合わせた構成等を用いても構わない。
【図面の簡単な説明】
【００９８】
【図１】（ａ），（ｂ），（ｃ）は、それぞれ本発明の可変容量コンデンサを用いた、本発明のフィルタ回路の実施の形態の一例を示す等価回路図である。
【図２】図１に用いた可変容量コンデンサの例を示す透視状態の要部平面図である。
【図３】（ａ），（ｂ）はそれぞれ、図２のＡ−Ａ’線断面図，Ｂ−Ｂ’線断面図である。
【図４】（ａ），（ｂ）はそれぞれ、本発明の可変容量コンデンサの実施形態の他の例を示す等価回路図である。
【図５】本発明のフィルタ回路の実施の形態の他の例を示す等価回路図である。
【図６】従来のフィルタ回路の他の例を示す等価回路図である。
【符号の説明】
【００９９】
Ｆ１，Ｆ２・・・本発明のフィルタ回路
Ｃｔ，Ｃｔ１，Ｃｔ２，Ｃｔ３，Ｃｔ４，Ｃｔ５・・・可変容量コンデンサ
Ｃ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５・・・可変容量素子
ｅ１、ｅ２、ｅ３、ｅ４、ｅ５、ｅ６・・・バイアスライン
Ｓ１・・・第１信号端子
Ｓ２・・・第２信号端子
Ｃｉｎ・・・入力結合コンデンサ
Ｃｏｕｔ・・・出力結合コンデンサ
Ｉ・・・入力信号端子
Ｏ・・・出力信号端子
Ｃｄ・・・直流制限素子
Ｌｂ１１，Ｌｂ１２，Ｌｂ１３，Ｌｂ１４，Ｌｂ１５，Ｌｂ１６，Ｌｂ２１，Ｌｂ２２，Ｌｂ２３，Ｌｂ２４，Ｌｂ２５，Ｌｂ２６，Ｌｂ３１，Ｌｂ３２，Ｌｂ３３，Ｌｂ３４，Ｌｂ４１，Ｌｂ４２，Ｌｂ４３，Ｌｂ４４，Ｌｂ４５，Ｌｂ４６，Ｌｂ５１・・・ＲＦ阻止インダクタ
Ｖ・・・バイアス端子
１・・・支持基板
２・・・下部電極層
３・・・薄膜誘電体層
４・・・上部電極層
５・・・絶縁層
６・・・引出し電極層
７・・・保護層
８・・・半田拡散防止層
１１１、１１２、１１３、１１４、１１５、１１６、１１７、１１８・・・半田端子部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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