(57)【要約】【課題】オン抵抗や耐圧等の特性を変動させることなくチップサイズを縮小することができる半導体装置を提供する。【解決手段】Ｎ型の不純物領域からなるカソード層３と、カソード層３の上部に設けられたＰ型の不純物領域からなるアノード層１とを備える。カソード層３の主表面には、アノード層１から離間して設けられた、電気的にフローティング状態であるＰ型の不純物領域からなる複数のフローティングリング層２が設けられている。そして、フローティングリング層２を包含する、Ｎ型の不純物領域からなるウエル層４が設けられている。ウエル層４は、例えば、フローティングリング層２に対して個別に設けることができる。この場合、各ウエル層４は、それぞれ離間して形成されてもよく、重なる状態で形成されてもよい。【選択図】図２
2008277353.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の不純物領域からなる第１の半導体層と、
前記第１の半導体層に設けられた、第２導電型の不純物領域からなる第２の半導体層と、
前記第１の半導体層の主表面に、前記第２の半導体層から離間して設けられた、電気的にフローティング状態である第２導電型の不純物領域からなる複数の第３の半導体層と、
前記第３の半導体層を包含する、第１導電型の不純物領域からなる第４の半導体層と、
を備えたことを特徴とする半導体装置。
【請求項２】
前記第４の半導体層が、前記第３の半導体層に対して個別に設けられた請求項３記載の半導体装置。
【請求項３】
平面視において、１つの前記第３の半導体層の両側に存在する前記第４の半導体層の幅が、前記第２の半導体層に近い側よりも、他方側が大きく構成された請求項２記載の半導体装置。
【請求項４】
平面視において、前記第３の半導体層の側方に存在する前記第４の半導体層の幅のうち少なくとも１つが、当該第４の半導体層よりも前記第２の半導体層に近い側に存在する他の前記第４の半導体層の幅よりも大きく構成された請求項２または３記載の半導体装置。
【請求項５】
前記第２の半導体層および前記第３の半導体層が同一の不純物領域形成工程で形成された請求項１から４のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、フローティングリングを備えた半導体装置に関する。
【背景技術】
【０００２】
従来、電力用の半導体装置として、半導体基板の両面に設けられた電極間に電流が流れる縦型の半導体装置が多用されている。この種の半導体装置として、ダイオード、ＭＯＳ（Metal Oxide Semiconductor）型トランジスタ、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ：Insulated Gate Bipolar Transistor）、サイリスタ等が知られている（例えば、特許文献１等参照。）。
【０００３】
図６は、従来の縦型ダイオードの構造を示す断面図である。なお、図６は概略図であり、各部の寸法比は現実の寸法比を示していない。
【０００４】
図６に示すように、従来の縦型ダイオードは、低濃度のＮ型不純物領域からなるカソード層１０３と、カソード層１０３の表面部に形成された、Ｐ型不純物領域からなるアノード層１０１とを備えている。アノード層１０１の表面部には、高濃度のＰ型不純物領域からなるコンタクト層１０５が形成されており、コンタクト層１０５の上面に、アノード電極１０６が設けられている。また、カソード層１０３の下面には、カソード電極１０８が設けられている。
【０００５】
また、高い耐圧が要求される縦型ダイオードでは、カソード層１０３とアノード層１０１とにより構成されるＰＮ接合部の周囲に、アノード層１０１と離間して、高濃度のＰ型不純物領域からなる複数のフローティングリング層１０２（１０２ａ、１０２ｂ、１０２ｃ）が設けられている。また、最外周のフローティングリング層１０２ｃの周囲には、フローティングリング層１０２ｃと離間して、高濃度のＮ型不純物領域からなるチャネルストッパ層１０７が設けられている。なお、フローティングリング層１０２は、電気的にフローティングの状態になっている。
【０００６】
上記従来構造では、アノード電極１０６とカソード電極１０８との間に逆方向電圧を印加した場合、逆方向電圧を増大させていくと、アノード層１０１とカソード層１０３とにより構成されるＰＮ接合部からカソード層１０３内に空乏層が伸びていく。そして、さらに、逆方向電圧を増大させると、カソード層１０３内に伸びた空乏層はカソード層１０３内を広がり、最も内側のフローティングリング層１０２ａに到達する。フローティングリング層１０２は、不純物の表面濃度が１８乗以上の不純物領域で構成されているため、フローティングリング層１０２内はほぼ等電位になる。このため、最も内側のフローティングリング層１０２ａに到達した空乏層は、フローティングリング層１０２ａを超え、フローティングリング層１０２ａと次のフローティングリング層１０２ｂとの間のカソード層１０３中を伸びていく。そして、アノード電極１０６とカソード電極１０８との間の電位差が定格電圧に達したときに、空乏層端は、チャネルストッパ層１０７の近傍に到達する。
【０００７】
図７は、アノード電極１０６とカソード電極１０８との間に特定の逆方向電圧を印加した場合のポテンシャル分布を模式的に示す断面図である。図７では、等ポテンシャル線を破線で示している。図７に示すように、フローティングリング層１０２は、カソード−アノード間に逆方向電圧を印加した際に、アノード層１０１の形状に沿って広がる空乏層の主表面側端部を、アノード層１０１から遠ざける機能を有している。フローティングリング層１０２を設けることにより、等ポテンシャル線の曲率が小さくなり、電界集中によるブレークダウン発生を抑制することができる。なお、図７に示す構造では、アノード層１０１底部のコーナー部（図７の矢指部Ａ）や、最も内側のフリーティングリング層１０２ａ底部のアノード層１０１側コーナー部（図７の矢指部Ｂ）において、電界集中が生じやすい。このため、定格電圧（逆方向）印加時に、これらの位置でブレークダウンが発生することのない条件で、アノード層１０１およびカソード層１０３の不純物濃度が設計される。
【特許文献１】特開平８−１６７６１９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上記従来構造では、アノード層１０１とチャネルストッパ層１０７との間の距離（カソード層１０３の合計幅）は、カソード−アノード間に定格電圧を印加したときの空乏層の伸び量に基づいて決定される。すなわち、カソード−アノード間に定格電圧を印加したときに、空乏層端がチャネルストッパ層１０７近くに到達する状態に、カソード層１０３の合計幅が決定される。
【０００９】
ＰＮ接合部が片側階段接合（Ｎ型領域が低濃度側）である場合、シリコンの比誘電率Ｋs、Ｎ型領域不純物濃度ＣB、真空の誘電率ε0、電子の電荷量ｑ、逆方向電位Ｖを用いて、空乏層幅Ｗは、下記の式１で表現することができる。
【００１０】
Ｗ＝（２ＫSε0Ｖ／ｑＣB）1/2    ・・・（１）
【００１１】
式１に示すように、空乏層幅Ｗは、Ｎ型領域不純物濃度ＣBの平方根に反比例する。したがって、Ｎ型領域不純物濃度ＣBが高いほど空乏層幅Ｗは小さくなる。上述の従来構成では、複数のフローティングリング層１０２の間は、低濃度のＮ型不純物層であるカソード層１０３で構成されている。例えば、３００Ｖ程度の逆方向耐圧を持つダイオードでは、カソード層１０３の不純物濃度は、１４乗オーダーの濃度である。
【００１２】
上記従来構成では、カソード層１０３の濃度が低いため、カソード層１０３内の空乏層の伸び量が大きい（式１参照。）。このため、アノード層１０１とチャネルストッパ層１０７との間のカソード層１０３の合計幅が大きくなる。例えば、カソード−アノード間耐圧（ＢＶＣＡ）が３００Ｖ程度のダイオードでは、アノード層１０１端から、チャネルストッパ層１０７までの間のカソード層１０３の合計幅は、２００μｍ程度にすることが必要になる。このため、上述の従来構成では、チップサイズが大きくなるという欠点があった。
【００１３】
本発明は、上記従来の事情を鑑みて提案されたものであって、オン抵抗や耐圧等の特性を変動させることなくチップサイズを縮小することができる半導体装置を提供することを目的としている。
【課題を解決するための手段】
【００１４】
上述の課題を解決するため、本発明は以下の技術的手段を採用している。すなわち、本発明に係る半導体装置は、第１導電型の不純物領域からなる第１の半導体層を備える。第１の半導体層には、第２導電型の不純物領域からなる第２の半導体層が設けられている。第１の半導体層の主表面には、第２の半導体層から離間して設けられた、電気的にフローティング状態である第２導電型の不純物領域からなる複数のフローティングリング層（第３の半導体層）が設けられている。本発明に係る半導体装置は、さらに、フローティングリング層を包含する、第１導電型の不純物領域からなるウエル層（第４の半導体層）を備えている。
【００１５】
上記ウエル層は、例えば、フローティングリング層に対して個別に設けることができる。この場合、各ウエル層は、それぞれ離間して形成されてもよく、重なる状態で形成されてもよい。また、この場合、平面視において、１つのフローティングリング層の両側に存在するウエル層の幅は、第２の半導体層に近い側よりも、第２の半導体層から遠い側の方が大きく構成されることが好ましい。さらに、平面視において、フローティングリング層の側方に存在するウエル層の幅のうち少なくとも１つが、当該ウエル層よりも第２の半導体層に近い側に存在する、他のウエル層の幅よりも大きく構成することが好ましい。
【００１６】
なお、第２の半導体層およびフローティングリング層は、同一の不純物領域形成工程で形成することができる。
【発明の効果】
【００１７】
本発明によれば、フローティングリング層を包含するウエル層を備えることにより、オン抵抗や耐圧を変動させることなく、第２の半導体層と、フローティングリング層の外側に形成されるチャネルストッパ層までの距離を小さくすることができる。すなわち、チップサイズを小さくすることができる。また、平面視において、フローティングリング層の両側に存在するウエル層の幅を、第２の半導体層に近い側よりも、第２の半導体層から遠い側を大きくすると、第２の半導体層とチャネルストッパ層との間の距離をより小さくすることができる。さらに、平面視において、フローティングリング層の側方に存在するウエル層の幅のうち少なくとも１つが、当該ウエル層よりも第２の半導体層に近い側に存在する他のウエル層の幅よりも大きくした構成では、第２の半導体層とチャネルストッパ層との間の距離をさらに小さくすることができる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施形態について図面を参照しながら詳細に説明する。以下の実施形態では、カソード電極とアノード電極とがそれぞれ異なる面に形成された縦型ダイオードを含む半導体装置として、本発明を具体化している。
【００１９】
（第１の実施形態）
図１は、本発明に係る第１の実施形態における半導体装置の構造を示す平面図である。また、図２は、図１のＸ−Ｘ線における断面構造を示す断面図である。なお、図１および図２は概略図であり、各部の寸法比は現実の寸法比を示すものではない。
【００２０】
図２に示すように、本実施形態の半導体装置は、低濃度のＮ型不純物領域からなるカソード層３（第１の半導体層）を備えている。当該カソード層３の下面には、カソード電極８が設けられている。
【００２１】
また、カソード層３の上部には、Ｐ型不純物領域からなるアノード層１（第２の半導体層）が設けられている。アノード層１の主表面には、高濃度のＰ型不純物領域からなるコンタクト層５が形成され、コンタクト層５の上面にアノード電極６が設けられている。なお、図１では、アノード電極６が存在しない状態での平面視を図示している。
【００２２】
一方、図１および図２に示すように、アノード層１の周囲には、アノード層１と離間して、アノード層１を囲む状態で、高濃度のＰ型不純物領域からなる複数のフローティングリング層２（第３の半導体層）が設けられている。本実施形態では、３つのフローティングリング層２ａ、２ｂ、２ｃが、平面視において、等幅かつ等間隔で配置されている。また、最外周のフローティングリング層２ｃの周囲には、フローティングリング層２ｃと離間して、高濃度のＮ型不純物領域からなるチャネルストッパ層７が設けられている。フローティングリング層２は、カソード−アノード間に逆方向電圧を印加した際に、アノード層１の形状に沿って広がる空乏層の主表面側端部を、アノード層１から遠ざける機能を有している。フローティングリング層２を設けることにより、空乏層端形状の曲率が小さくなり、電界集中によるブレークダウン発生を抑制することができる。なお、各フローティングリング層２は電気的にフローティング状態にある。また、チャネルストッパ層７は、所定の電位が印加されており、空乏層がダイオード素子領域を超えて広がることがないように抑制する機能を有している。
【００２３】
さて、本実施形態の半導体装置は、図１および図２に示すように、各フローティングリング層２を包含するウエル層４（第４の半導体層）を備えている。すなわち、ウエル層４（４ａ、４ｂ、４ｃ）は、その底部がフローティングリング層２の底部よりも深く位置し、かつ、平面視において、各フローティングリング層２（２ａ〜２ｃ）を包含している。ウエル層４はＮ型不純物領域からなり、その不純物濃度は、フローティングリング層２よりも低濃度、かつ、カソード層３よりも高濃度である。図２の例では、ウエル層４は、例えば、各フローティングリング層２を形成するためのイオン注入領域１２（１２ａ、１２ｂ、１２ｃ）にそれぞれ内包される領域１４（１４ａ、１４ｂ、１４ｃ）に、Ｎ型不純物をイオン注入することにより形成することができる。イオン注入後の拡散により、ウエル層４を形成するためにイオン注入されたＮ型不純物が横方向に広がり、結果的にフローティングリング層２を包含するウエル層４が形成される。
【００２４】
本実施形態の構造では、アノード層１からチャネルストッパ層７までの間の表面部の一部に、カソード層３よりも高い不純物濃度を有するＮ型のウエル層４が配置されている。この構造では、カソード−アノード間に逆方向電圧を印加する場合、電位差を増大させていくと、まず、アノード層１とカソード層３とにより構成されるＰＮ接合部からアノード層１内およびカソード層２内に空乏層が伸びていく。そして、さらに逆方向電圧を増大させると、空乏層はカソード層３内を広がり、最も内側のフローティングリング層２ａに到達する前に、フローティングリング層２ａを包含するウエル層４ａに到達する。上述のように、ウエル層４ａはカソード層３よりも高い不純物濃度を有している。このため、ウエル層４ａ内では、カソード層３内に比べて、空乏層の伸び量が小さくなる（式１参照。）。したがって、従来構造に比べて大きい逆方向電圧を印加したときに、空乏層端がフローティングリング層２ａに到達することになる。フローティングリング層２ａに到達した空乏層は、フローティングリング層２ａを超えて、再度、ウエル層４ａを通過し、フローティングリング層２ａと次のフローティングリング層２ｂとの間のカソード層３内を伸びていく。空乏層端が、フローティングリング層２ｂおよび２ｃに到達するときにも、ウエル層４ｂ、４ｃにより、従来構造に比べて空乏層の伸び量が小さくなる。
【００２５】
したがって、特定のカソード−アノード間に逆方向電圧を印加したとき、空乏層端は、従来構造に比べてアノード層１側に位置する。このため、本構成によれば、アノード層１とチャネルストッパ層７との間の距離を従来に比べて縮小することが可能となる。また、ウエル層４は、フローティングリング層２の周囲にのみ設けられているため、アノード層１近傍の構造に影響を与えない。このため、本構成によれば、オン抵抗やカソード−アノード間耐圧を変動させることなく、チップサイズを縮小することができる。
【００２６】
ところで、図１および図２の例では、ウエル層４を各フローティングリング層２ａ〜２ｃにそれぞれが離間した状態で設けたが、ウエル層４が離間されて配置されることは必須ではない。図３は、本実施形態における半導体装置の変形例を示す断面図である。図２と同様に、図３は、図１のＸ−Ｘ線における断面構造に対応している。また、図３は概略図であり、各部の寸法比は現実の寸法比を示すものではない。図３では、図２の半導体装置と同一の要素には同一の符号を付している。
【００２７】
図３に示すように、この変形例の半導体装置は、図２の事例と同様に、各フローティングリング層２（２ａ〜２ｃ）を包含し、かつ、その底部がフローティングリング層２の底部よりも深く位置するウエル層４（４ａ〜４ｃ）を備えている。ウエル層４は、Ｎ型不純物領域からなる。また、ウエル層４の不純物濃度は、フローティングリング層２よりも低濃度、かつ、カソード層３よりも高濃度である。図３の例では、ウエル層４は、例えば、フローティングリング層２を形成するためのイオン注入領域１２（１２ａ〜１２ｃ）をそれぞれ内包する領域１４（１４ａ〜１４ｃ）に、Ｎ型不純物をイオン注入することにより形成することができる。
【００２８】
この構造では、アノード層１とチャネルストッパ層７との間の表面部の一部に、カソード層３よりも高い不純物濃度を有するＮ型のウエル層４が、図２の事例よりも広い範囲に配置されている。このため、アノード層１からチャネルストッパ層７までのＮ型領域の不純物濃度は、図２に示した構造よりも高くなり、空乏層の伸び量がより小さくなる。したがって、本構造によれば、アノード層１とチャネルストッパ層７との間の距離を、図２に示した事例よりも、より縮小することができる。
【００２９】
なお、上記変形例では、各ウエル層４を個別の不純物領域として形成した。しかしながら、個別の不純物領域として構成されることは必須ではなく、ウエル層４は、複数のフローティングリング層を包含する１つの不純物領域として構成してもよい。
【００３０】
（第２の実施形態）
第１の実施形態では、空乏層の伸び量を、各フローティングリング層において同様に抑制する構造について説明した。しかしながら、空乏層端の形状の曲率を小さくする観点では、アノード層から距離が離れるにつれて、空乏層の伸び量が小さくなることが好ましい。そこで、本発明に係る第２の実施形態では、ウエル層のより好適な配置について説明する。
【００３１】
図４は、本実施形態における半導体装置の構造を示す断面図である。なお、本実施形態の半導体装置は、フローティングリング層近傍の構造以外は、図１の平面図に示した構造と同一の平面構造を有しており、図４は、図１のＸ−Ｘ線における断面構造に対応している。また、図４は概略図であり、各部の寸法比は現実の寸法比を示すものではない。また、図５は、図４に示した領域を示す平面図である。図４および図５では、第１の実施形態において説明した半導体装置と同一の要素には同一の符号を付している。
【００３２】
第１の実施形態の半導体装置と同様に、本実施形態の半導体装置は、各フローティングリング層２（２ａ〜２ｃ）を包含するウエル層４（４ａ〜４ｃ）を備えている。ウエル層４は、Ｎ型不純物領域からなり、その不純物濃度は、フローティングリング層２よりも低濃度、かつ、カソード層３よりも高濃度である。また、本実施形態では、図４および図５に示すように、ウエル層４ａ〜４ｃは、各フローティングリング層２ａ〜２ｃに対してそれぞれ非対称に形成されている。すなわち、平面視において、各フローティングリング層２の両側に存在するウエル層４の幅が、アノード層１に近い側よりも遠い側の方が大きくなっている。図５に示すように、フローティングリング層２ａのアノード層１から遠い側のウエル層４ａの幅Ｗ２は、フローティングリング層２ａのアノード層１に近い側のウエル層４ａの幅Ｗ１よりも大きい。また、フローティングリング層２ｂのアノード層１から遠い側のウエル層４ｂの幅Ｗ４は、フローティングリング層２ｂのアノード層１に近い側のウエル層４ｂの幅Ｗ３よりも大きい。フローティングリング層２ｃのアノード層１から遠い側のウエル層４ｃの幅Ｗ６は、フローティングリング層２ｃのアノード層１に近い側のウエル層４ｃの幅Ｗ５よりも大きい。
【００３３】
加えて、本実施形態では、平面視において、各フローティングリング層２の側方に存在するウエル層４の幅（アノード層１側から、Ｗ１、Ｗ２、Ｗ３、Ｗ７、Ｗ６）のうち少なくとも１つが、その内側に存在する他のウエル層４の幅よりも大きくなる状態に配置されている。ここでは、特に、各フローティングリング層２の側方に存在するウエル層４の幅が、最外周を除いて、アノード層１側から順に大きくなる配置（Ｗ１＜Ｗ２＜Ｗ３＜Ｗ７）となるように各ウエル層４を形成している。
【００３４】
以上のようなウエル層４は、図４に示すように、例えば、フローティングリング層２ａを形成するためのイオン注入領域１２ａに内包される領域１４ａ、フローティングリング層２ｂを形成するためのイオン注入領域１２ｂの一部を内包する領域１４ｂ、およびフローティングリング層２ｃを形成するためのイオン注入領域１２ｃを内包する領域１４ｃにＮ型不純物をイオン注入することにより形成することができる。なお、領域１４ａ、１４ｂ、１４ｃの中央線は、領域１２ａ、１２ｂ、１２ｃの中央線よりも、チャネルストッパ層７側にシフトしている。
【００３５】
本実施形態の構造では、アノード層１からチャネルストッパ層７までの間の表面部の一部に、カソード層３よりも高い不純物濃度を有するＮ型のウエル層４が配置されている。そして、各フローティングリング層２の側方に存在するウエル層４の幅が、アノード層１側から順に大きくなる配置（Ｗ１＜Ｗ２＜Ｗ３＜Ｗ７）になっている。
【００３６】
カソード−アノード間に逆方向電圧を印加した場合、アノード層１に近い位置にあるフローティング層２とウエル層４とにより構成されるＰＮ接合部の電界強度は、アノード層１から遠い位置にあるＰＮ接合部の電界強度よりも大きい。例えば、フローティング層２ａとウエル層４ａとにより構成されるＰＮ接合部の電界強度は、フローティング層２ｂとウエル層４ｂとにより構成されるＰＮ接合部の電界強度よりも大きい。
【００３７】
平面視において、各フローティングリング層２の両側に存在するウエル層４の幅を、アノード層１に近い側よりも遠い側が大きくなる状態で配置すると、アノード層１に近い側のＮ型不純物濃度は、アノード層１から遠い側のＮ型不純物濃度よりも小さくなる。すなわち、電界強度が高い側のＮ型不純物濃度を下げることができる。さらに、平面視において、アノード層１に近いフローティングリング層２の側方に存在するウエル層４の幅を、アノード層１からより遠い位置に配置されたフローティングリング層２の側方に存在するウエル層４の幅よりも狭くすると、電界強度がより高い部分のＮ型不純物濃度を下げることができる。
【００３８】
したがって、ウエル層４を上述の配置で設けることにより、電界強度の高いアノード層１側のフローティングリング層２のＰＮ接合部における電界強度を効果的に緩和することができる。この結果、カソード−アノード間耐圧（逆方向耐圧）を向上することができる。すなわち、同一のカソード−アノード間耐圧を実現する場合には、アノード層１とチャネルストッパ層７との間の距離を縮小し、チップサイズを小さくすることができる。
【００３９】
なお、本実施形態では、各フローティングリング層において、アノード層側のウエル層の幅を他方側より狭くする構成と、異なるフローティングリング層においても、アノード層に近いウエル層の幅を、ボディ層から遠いウエル層の幅より狭くする構成とを併用した。しかしながら、両構成を併用することは必須ではなく、一方の構成のみを採用してもよい。一方の構成のみを採用した場合であっても、第１の実施形態に比べて、カソード−アノード間耐圧を向上することができ、チップサイズを小さくすることができる。また、上記では、特に好ましい形態として、各フローティングリング層２の側方に存在するウエル層４の幅が、アノード層１側から順に大きくなる配置を説明した。しかしながら、平面視において、フローティングリング層２の側方に存在するウエル層の幅のうち少なくとも１つが、そのウエル層よりもアノード層１に近い側に存在する他のウエル層の幅よりも大きく構成されていればよい。
【００４０】
また、本実施形態では、全てのフローティングリング層にウエル層を設けた構成を説明したが、一部のフローティングリング層にのみにウエル層を設ける構成であってもよい。
【００４１】
以上説明したように、本発明によれば、第１の半導体層と、第１の半導体層に設けられた第１の半導体層と逆導電型の第２の半導体層とにより構成されたＰＮ接合部を備える半導体装置において、オン抵抗や耐圧等の特性を変動させることなく、チップサイズを小さくすることができる。
【００４２】
なお、上述の各実施形態は具体例を示したものであり、本発明の技術的範囲を限定するものではない。本発明は、本発明の技術的思想を逸脱しない範囲において、種々の変形および応用が可能である。例えば、上記各実施形態では、アノード層およびフローティングリング層は、同一の不純物領域形成工程で形成することができる。この場合、半導体装置の製造に使用するマスク枚数および半導体装置の製造工程数を削減することができ、製造コストを低減することができる。また、上記各実施形態では、縦型ダイオードを含む半導体装置として本発明を説明したが、本発明は、縦型ＭＯＳトランジスタ、縦型ＩＧＢＴ、縦型サイリスタ等を含む半導体装置に対しても適用可能である。さらに、本発明は、半導体基板の両面に設けられた電極間に電流が流れる縦型の半導体装置に限らず、横型ダイオード、横型ＭＯＳトランジスタ、横型ＩＧＢＴ、横型サイリスタ等、半導体基板の同一に設けられた電極間に電流が流れる横型の半導体装置に対しても適用可能である。すなわち、本発明は、フローティングリング層を備えるいかなる半導体装置に対しても有効である。
【産業上の利用可能性】
【００４３】
本発明は、オン抵抗や耐圧等の特性を変動させることなくチップサイズを縮小できるという効果を有し、半導体装置として有用である。
【図面の簡単な説明】
【００４４】
【図１】本発明の第１の実施形態における半導体装置を示す平面図
【図２】本発明の第１の実施形態における半導体装置を示す断面図
【図３】本発明の第１の実施形態における半導体装置の変形例を示す断面図
【図４】本発明の第２の実施形態における半導体装置を示す断面図
【図５】本発明の第２の実施形態における半導体装置を拡大して示す平面図
【図６】従来の半導体装置を示す断面図
【図７】従来の半導体装置のポテンシャル分布を模式的に示す断面図
【符号の説明】
【００４５】
１  アノード層（第２の半導体層）
２  フローティングリング層（第３の半導体層）
３  カソード層（第１の半導体層）
４  ウエル層（第４の半導体層）
５  コンタクト層
６  アノード電極
７  チャネルストッパ層
８  カソード電極
【図１】
2008277353.tif 000003
【図２】
2008277353.tif 000004
【図３】
2008277353.tif 000005
【図４】
2008277353.tif 000006
【図５】
2008277353.tif 000007
【図６】
2008277353.tif 000008
【図７】
2008277353.tif 000009
【手続補正書】
【提出日】平成20年3月28日(2008.3.28)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項２
【補正方法】変更
【補正の内容】
【請求項２】
前記第４の半導体層が、前記第３の半導体層に対して個別に設けられた請求項１記載の半導体装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２４
【補正方法】変更
【補正の内容】
【００２４】
本実施形態の構造では、アノード層１からチャネルストッパ層７までの間の表面部の一部に、カソード層３よりも高い不純物濃度を有するＮ型のウエル層４が配置されている。この構造では、カソード−アノード間に逆方向電圧を印加する場合、電位差を増大させていくと、まず、アノード層１とカソード層３とにより構成されるＰＮ接合部からアノード層１内およびカソード層３内に空乏層が伸びていく。そして、さらに逆方向電圧を増大させると、空乏層はカソード層３内を広がり、最も内側のフローティングリング層２ａに到達する前に、フローティングリング層２ａを包含するウエル層４ａに到達する。上述のように、ウエル層４ａはカソード層３よりも高い不純物濃度を有している。このため、ウエル層４ａ内では、カソード層３内に比べて、空乏層の伸び量が小さくなる（式１参照。）。したがって、従来構造に比べて大きい逆方向電圧を印加したときに、空乏層端がフローティングリング層２ａに到達することになる。フローティングリング層２ａに到達した空乏層は、フローティングリング層２ａを超えて、再度、ウエル層４ａを通過し、フローティングリング層２ａと次のフローティングリング層２ｂとの間のカソード層３内を伸びていく。空乏層端が、フローティングリング層２ｂおよび２ｃに到達するときにも、ウエル層４ｂ、４ｃにより、従来構造に比べて空乏層の伸び量が小さくなる。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００３９
【補正方法】変更
【補正の内容】
【００３９】
なお、本実施形態では、各フローティングリング層において、アノード層側のウエル層の幅を他方側より狭くする構成と、異なるフローティングリング層においても、アノード層に近いウエル層の幅を、アノード層から遠いウエル層の幅より狭くする構成とを併用した。しかしながら、両構成を併用することは必須ではなく、一方の構成のみを採用してもよい。一方の構成のみを採用した場合であっても、第１の実施形態に比べて、カソード−アノード間耐圧を向上することができ、チップサイズを小さくすることができる。また、上記では、特に好ましい形態として、各フローティングリング層２の側方に存在するウエル層４の幅が、アノード層１側から順に大きくなる配置を説明した。しかしながら、平面視において、フローティングリング層２の側方に存在するウエル層の幅のうち少なくとも１つが、そのウエル層よりもアノード層１に近い側に存在する他のウエル層の幅よりも大きく構成されていればよい。
【手続補正４】
【補正対象書類名】図面
【補正対象項目名】図４
【補正方法】変更
【補正の内容】
【図４】
2008277353.tif 000010
【手続補正５】
【補正対象書類名】図面
【補正対象項目名】図５
【補正方法】変更
【補正の内容】
【図５】
2008277353.tif 000011