(57)【要約】【課題】従来のメモリセルプレート及び周辺回路のレイアウトにおいて、カラム選択信号線の配線パターンを変えることにより、メモリセルプレート上で隣接するビット線同士の干渉を防ぐことのできる半導体記憶装置を提供すること。【解決手段】メモリセルプレート１１上において、カラム選択信号線２０によって選択され同時に動作するビット線対ＢＬ０，／ＢＬ０，ＢＬ２，／ＢＬ２の間に別のカラム選択信号線２１に対応するビット線対ＢＬ５，／ＢＬ５（ＢＬ０，／ＢＬ０，ＢＬ２，／ＢＬ２とは同時動作しないもの）が配置されるようにカラム選択信号線２０，２１の配線レイアウトを規定することで、隣接ビット線間の線間容量による容量カップリングの影響を防ぎ、書き込み特性を向上させることを可能とした。【選択図】図２
2008159171.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルプレートと、前記複数のメモリセルプレート間にそれぞれ設けられたセンスアンプ領域と、複数のカラム選択信号線を備え、
前記センスアンプ領域のそれぞれには、複数のセンスアンプが配置されており、
前記複数のセンスアンプのそれぞれには、ビット線が接続されており、
前記ビット線のそれぞれは、前記複数のメモリセルプレートのうちのいずれか一つの上に延設されており、
前記複数のカラム選択信号線のそれぞれには、前記センスアンプ領域毎に前記複数のセンスアンプのうち少なくとも一つのセンスアンプが対応しており、
少なくとも一本のカラム選択信号線に関し、前記複数のメモリセルプレートのそれぞれにおいて当該カラム選択信号線に対応するセンスアンプのうち一のセンスアンプに接続されたビット線と当該一のセンスアンプとは異なる他のセンスアンプであって前記一のセンスアンプと前記ワード線延設方向においてもっとも近い位置に配置されているセンスアンプに接続されたビット線の間には、前記一本のカラム選択信号線以外のカラム選択信号線に対応するビット線が少なくとも一本配置されている
ことを特徴とする半導体記憶装置。
【請求項２】
各センスアンプ領域においてワード線延設方向における直近の所定数のセンスアンプ毎にセンスアンプ組とした場合に、前記複数のカラム選択信号線のそれぞれは前記各センスアンプ領域毎に少なくとも一つ以上の前記センスアンプ組と対応している
請求項１記載の半導体記憶装置。
【請求項３】
前記複数のセンスアンプのそれぞれには、一対のビット線からなるビット線対が少なくとも一つ接続されており、
前記ビット線対を構成するビット線は互いに同一のメモリセルプレート上に延設されている
請求項１又は請求項２いずれか記載の半導体記憶装置。
【請求項４】
前記複数のメモリセルプレートのそれぞれにおいて、一つのカラム選択信号線に対応する複数のビット線対のうち一つのビット線対と該一つのビット線対とワード線延設方向に直近に位置するビット線対との間には前記一つのカラム選択信号線とは異なるカラム選択信号線に対応するビット線対が配置されている
請求項３記載の半導体記憶装置。
【請求項５】
前記ビット線対を構成するビット線とビット線の間には前記ビット線対に対応するカラム選択信号線とは異なるカラム選択信号線に対応するビット線が一本配置されている
請求項３記載の半導体記憶装置。
【請求項６】
前記複数のセンスアンプのそれぞれには、一対のビット線からなるビット線対が少なくとも一つ接続されており、
前記ビット線対を構成するビット線は互いに異なるメモリセルプレート上に延設されている
請求項１又は請求項２いずれか記載の半導体記憶装置。
【請求項７】
一のカラム選択信号線に対応する複数のビット線のうちの少なくとも二本のビット線の間に他のカラム選択信号線に対応するビット線が位置するように、前記一のカラム選択信号線と前記他のカラム選択信号線が配線されてなることを特徴とする、半導体記憶装置。
【請求項８】
一のカラム選択信号線に対応する複数のビット線のうちの少なくとも二本のビット線の間に他のカラム選択信号線に対応するビット線が位置するように、前記一のカラム選択信号線と前記他のカラム選択信号線の配線パターンを規定することを特徴とする、半導体記憶装置の設計方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、隣接するビット線同士に生じる干渉を防ぐために好適な構造を備える半導体記憶装置に関する。
【背景技術】
【０００２】
近年、ＤＲＡＭ装置に代表される半導体記憶装置の分野において、その回路構造の微細化が進み信号線の線幅及び線間スペースが小さくなってきている。このため、近接するビット線の双方のレベルが共に変化する際に干渉が起こり、動作タイミングなどに影響が生じるおそれがある。
【０００３】
従来、隣接する信号線間の干渉を抑制する技術として、２本の信号線をツイストさせる技術が提案されている（例えば特許文献１を参照）。
【特許文献１】特開２００１−１６７５７２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１の技術を半導体記憶装置に適用すると２本のビット線同士をツイストさせることになるが、ツイストの存在によりメモリセルプレートのサイズを大きくしなければならないので小型化を実現することは困難である。
【０００５】
そこで、本発明は特許文献１の技術とは異なる概念に基づき、隣接するビット線間の干渉を防ぐことのできる半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明によれば、複数のメモリセルプレートと、前記複数のメモリセルプレート間にそれぞれ設けられたセンスアンプ領域と、複数のカラム選択信号線を備え、前記センスアンプ領域のそれぞれには、複数のセンスアンプが配置されており、前記複数のセンスアンプのそれぞれには、ビット線が接続されており、前記ビット線のそれぞれは、前記複数のメモリセルプレートのうちのいずれか一つの上に延設されており、前記複数のカラム選択信号線のそれぞれには、前記センスアンプ領域毎に前記複数のセンスアンプのうち少なくとも一つのセンスアンプが対応しており、少なくとも一本のカラム選択信号線に関し、前記複数のメモリセルプレートのそれぞれにおいて当該カラム選択信号線に対応するセンスアンプのうち一のセンスアンプに接続されたビット線と当該一のセンスアンプとは異なる他のセンスアンプであって前記一のセンスアンプと前記ワード線延設方向においてもっとも近い位置に配置されているセンスアンプに接続されたビット線の間には、前記一本のカラム選択信号線以外のカラム選択信号線に対応するビット線が少なくとも一本配置されていることを特徴とする半導体記憶装置が得られる。
【発明の効果】
【０００７】
本発明によれば、同じカラム選択信号線に属するビット線同士の間に別のカラム選択信号線に属するビット線を配置させることで、同時動作するビット線の線間容量による影響を防ぐことができる。
【発明を実施するための最良の形態】
【０００８】
図１及び図２は本発明の実施の形態によるカラム選択信号線及びセンスアンプの配置方法を示すレイアウト概略図であり、図１及び図２のいずれにおいても発明のポイントが明確になるよう実際の構造を簡略化又は省略している。例えば実際は図の下方にも配線が連続しているが本図では一部分を用い、他は省略している。以下、これらの図を参照しつつ本発明の実施の形態による半導体記憶装置について詳細に説明する。
【０００９】
図１に示されるように、本実施の形態による半導体記憶装置は、複数のメモリセルプレート１１〜１４、センスアンプ領域２Ａ〜２Ｅ、カラム選択信号線２０，２１、センスアンプＡ０〜Ｅ６、カラムスイッチ３０、ＩＯ線ＩＯＡ０〜ＩＯＥ２を備えている。
【００１０】
メモリセルプレート１１〜１４の中にはそれぞれ多数のメモリセルがあり、図示しないワード線が垂直方向に、ビット線が水平方向に延設されている。メモリセルプレート１１〜１４の左右にはセンスアンプ領域２Ａ〜２Ｅがある。すなわちメモリセルプレート１１の左にセンスアンプ領域２Ａがあり、メモリセルプレート１１とメモリセルプレート１２の間にセンスアンプ領域２Ｂがあり、メモリセルプレート１２とメモリセルプレート１３の間にセンスアンプ領域２Ｃがあり、メモリセルプレート１３とメモリセルプレート１４の間にセンスアンプ領域２Ｄがあり、メモリセルプレート１４の右にセンスアンプ領域２Ｅがある。各センスアンプ領域の中にはセンスアンプが垂直方向に並んで配置される。
【００１１】
各センスアンプ領域にはＩＯ線が２本ずつ配置されている。例えば、センスアンプ領域２ＡにはＩＯ線ＩＯＡ０，ＩОＡ２が配置される。このようにＩО線をメモリセルプレートの左右に２本ずつ配置することで、選択されたセンスアンプを介してメモリセルプレートへ書き込むことが出来る。実際のＩО線は相補のペア信号線で構成されることが多いが、ここでは本発明とは特に関係しないので、図の簡略化の意味で１データあたり１本のＩО線としている。
【００１２】
それぞれのＩО線にはワード線延設方向に沿って配置された複数のカラムスイッチ（センスアンプ−ＩО線接続トランスファ）３０が一つおきに接続される。例えば、ＩＯ線ＩＯＡ０にはセンスアンプ領域２Ａにおいて、上から奇数番目のカラムスイッチ３０が接続され、ＩＯ線ＩＯＡ２には偶数番目のカラムスイッチ３０が接続される。即ち、隣接するカラムスイッチ３０は、互いに異なるＩＯ線ＩＯＡ０，ＩＯＡ２に接続されている。更に、この隣接するカラムスイッチ３０は２つ一組として共通のカラム選択信号線２０，２１に接続されている。
【００１３】
カラムスイッチ３０にはセンスアンプが１つずつ接続され、これによりワード線延設方向に沿って配置された複数のセンスアンプにおいて隣接するセンスアンプはカラム選択信号線に対応付けられている。例えば、センスアンプＡ０，Ａ２はカラム選択信号線２０に対応し、センスアンプＡ４，Ａ６はカラム選択信号線２１に対応している。
【００１４】
図示された各センスアンプには、Ａ０，Ａ２やＢ５，Ｂ７のようにアルファベットと数字を組み合わせて定義された参照符号が付されている。このうちアルファベットはどのセンスアンプ領域に属するかを示し、数字は実際のＹアドレスを表す。例えばＡ２は、センスアンプ領域２ＡにあるＹ＝２のメモリセルに接続されたセンスアンプを示し、同様に、Ｂ７はセンスアンプ領域２ＢにあるＹ＝２のメモリセルに接続されたセンスアンプを示す。
【００１５】
図１からわかるように、各センスアンプ領域内で同じカラム選択信号線に接続されたセンスアンプは必ず隣接して配置される。このように同一カラム選択信号線に接続されたセンスアンプを隣接して配置することで対応するカラムスイッチ３０間の距離を短くすることができ、レイアウト的な効率もよい。このことから同一カラム選択信号線につながるセンスアンプを隣接して配置するというルールはレイアウト上重要であり、本実施の形態でも遵守している。
【００１６】
図２はメモリセルプレート１１とその両隣にあるセンスアンプ領域２Ａ，２Ｂを例にとったセンスアンプとビット線の配置関係の概略図であり、フォールデッドビットライン型セルタイプの一例である。また本実施の形態においては各センスアンプにはビット線対が２対接続されており、それらは当該センスアンプ領域の両隣に位置するメモリセルプレート上へ一対ずつ配置されているものとする。本図ではメモリセルプレート１１上に配置されるビット線対のみ図示している。メモリセルプレート内のビット線並びはセンスアンプ並びに対応しており、センスアンプＡ０に接続されたビット線ＢＬ０がメモリセルプレートの一番端にあり、その隣にビット線ＢＬ０とペアになるビット線／ＢＬ０が並走する。その隣接には、メモリセルプレート１１の逆側のセンスアンプ領域２Ｂにあるセンスアンプに接続されたビット線が配置され、ここではセンスアンプＢ５に接続されるビット線ＢＬ５，／ＢＬ５が続いて並ぶ。以下同様にして、ビット線ＢＬ２，／ＢＬ２，ＢＬ７，／ＢＬ７，ＢＬ４，／ＢＬ４，ＢＬ１，／ＢＬ１，ＢＬ６，／ＢＬ６，ＢＬ３，／ＢＬ３が順に配置される。
【００１７】
図１に示されるようにカラム選択信号線２０，２１は各メモリセルプレート上でツイストされながら水平方向に並行して配置される。カラム選択信号線２０とカラム選択信号線２１はメモリセルプレート１１上でツイストされ、センスアンプ領域２Ｂ内でカラム選択信号線２０はセンスアンプＢ１，Ｂ３にそれぞれ接続されているカラムスイッチ３０へと接続され、カラム選択信号線２１はセンスアンプＢ５，Ｂ７にそれぞれ接続されているカラムスイッチ３０へと接続される。以下同様にして各メモリセルプレート上でカラム選択信号線２０とカラム選択信号線２１はツイストされ、各センスアンプ領域において２個のカラムスイッチ３０と接続される。
【００１８】
図２に示されるように、カラム選択信号線２０に対応するセンスアンプＡ０，Ａ２，Ｂ１，Ｂ３に接続されたビット線対の間には、カラム選択信号線２１に対応するセンスアンプＡ４，Ａ６，Ｂ５，Ｂ７に接続されたビット線対のいずれかが配置されることになる。例えば、センスアンプ領域２Ａにおいて、カラム選択信号線２０に対応するセンスアンプＡ０及びＡ２のうち、Ａ０に接続されたビット線対と，センスアンプＡ２に接続されたビット線対の間には、カラム選択信号線２１に対応するセンスアンプＢ５に接続されたビット線対が配置される。同様に、カラム選択信号線２１に対応するセンスアンプＡ４に接続されたビット線対とセンスアンプＡ６に接続されたビット線対の間には、カラム選択信号線２０に対応するセンスアンプＢ１に接続されたビット線対が配置される。
【００１９】
次に本実施の形態の動作について説明する。本実施の形態における動作仕様はＣＬ（ＣＡＳ  Ｌａｔｅｎｃｙ）＝３、ＢＬ（Ｂｕｒｓｔ  Ｌｅｎｇｔｈ）＝４とする。また、書き込みコマンドと同時に入力されるＹアドレスはここでもＹ＝０である。したがって、Ｙ＝０，１，２，３の４アドレスにあるメモリセルへの書き込み動作を行うことになる。書き込みコマンドが発行されると、カラム選択信号線２０が活性化される。図１におけるメモリセルプレート１１を例にあげると、書き込み時にＩＯ線ＩＯＡ０、ＩＯＡ２、ＩＯＢ１，ＩＯＢ３に書き込みデータ信号が走り、カラム選択信号線２０の活性化によりセンスアンプＡ０，Ｂ１，Ａ２，Ｂ３とそれぞれのＩＯ線への接続を行うカラムスイッチが活性となり、センスアンプＡ０，Ｂ１，Ａ２，Ｂ３へ逆データが書き込まれる。その後、図２において各センスアンプにつながるビット線ＢＬ０，／ＢＬ０，ＢＬ１，／ＢＬ１，ＢＬ２，／ＢＬ２，ＢＬ３，／ＢＬ３も遷移していく。
【００２０】
書き込み動作はセンスアンプ領域２ＡにおけるセンスアンプＡ０〜Ａ６ともに逆データを書き込むものとして、それぞれのデータはビット線ＢＬ０がＨ→Ｌへ（ビット線／ＢＬ０がＬ→Ｈ）、ビット線ＢＬ１がＨ→Ｌへ（ビット線／ＢＬ１がＬ→Ｈ）、ビット線ＢＬ２がＨ→Ｌへ（ビット線／ＢＬ２がＬ→Ｈへ）、ビット線ＢＬ３がＬ→Ｈへ（ビット線／ＢＬ３がＨ→Ｌへ）遷移するものとする。
【００２１】
ここで、特にビット線ＢＬ２について注目すると、図２からわかるようにビット線ＢＬ２の隣接ビット線はビット線／ＢＬ５とビット線／ＢＬ２であり、ビット線／ＢＬ２の隣接はビット線ＢＬ７である。書き込み時、ビット線ＢＬ２が動作するときビット線／ＢＬ２はペアのビット線なので必ずビット線ＢＬ２と逆のデータ遷移をするため線間容量ＣＡＰ２の影響を受けてしまうが、逆側の隣接ビット線／ＢＬ５については書き込み時に同時に動作しないため線間容量ＣＡＰ１の影響をまったく受けないで済む。また、ビット線／ＢＬ２の隣にあるビット線ＢＬ７についても書き込み時に同時に動作しないため、ビット線／ＢＬ２は線間容量ＣＡＰ３の影響を全く受けない。その結果としてビット線ＢＬ２がビット線／ＢＬ２から受ける線間容量ＣＡＰ２の影響による遷移速度変化がさらに加速されるようなことはない。ビット線ＢＬ２以外のビット線ＢＬ０，ＢＬ１，ＢＬ３などについても同様で自分のペアになるビット線からは線間容量による容量カップリングの影響をうけるものの、他の隣接ビット線からは影響を受けない。
【００２２】
一般に、同じビット線上でもセンスアンプに最も近いポイント（センスアンプ近端）と、センスアンプから最も遠いポイント（センスアンプ遠端）ではデータ遷移のスピードが異なる。各センスアンプ近端では遷移が早いが、センスアンプ遠端ではビット線の抵抗、線間容量の影響があるため遷移は遅れ、そのスピードは通常その時定数によって決まってくる。従来ではこれに加え、隣接ビット線間の線間容量による容量カップリングの影響があったため、特にビット線のセンスアンプ遠端ポイントで遷移が遅れるといった問題が生じるおそれがあった。一方、上述したように本実施の形態では隣接ビット線による影響は自分のペアビット線から受けるだけであるため、各ビット線の書込時の遷移スピードには、ビット線の時定数とペアビット線からのカップリング以外に遅くなる原因がない。
【００２３】
全てのカラム選択信号線においてそれぞれに属するビット線間に異なるカラム選択信号線に属するビット線が配置されていることが好ましいが、上記構成を少なくとも一本のカラム選択信号線が満たしていれば従来技術よりも線間容量による容量カップリングの影響を防ぐことができる。例えば図２において、カラム選択信号線２１に対応しているセンスアンプＡ４，Ａ６，Ｂ５，Ｂ７のうち、センスアンプＡ４，Ｂ７にそれぞれ接続されているビット線ＢＬ４とビット線／ＢＬ７は隣接関係にあるが、両者の間にはカラム選択信号線２０に属するビット線が配置されていない。このため、これらのビット線同士は線間容量による容量カップリングの影響を受けてしまう。しかしながら、残りのセンスアンプＡ６，Ｂ５のビット線対の隣接にはカラム選択信号線２０に属するビット線が配置されており、さらにカラム選択信号線２０に属するビット線対同士の間の全てには、カラム選択信号線２１に属するビット線が配置されているため、ビット線ＢＬ４とビット線／ＢＬ７以外のビット線については、線間容量による容量カップリングによる影響はなんら受けることはないため従来の技術よりも書き込み特性は向上している。このことは以降に続く実施の形態についても同様である。
【００２４】
以上説明してきたように、本実施の形態によれば、書き込み時に同じカラム選択信号線に属するビット線とビット線の間に別のカラム選択信号線に属するビット線を少なくとも一本配置させることで同時動作するビット線同士が線間容量による容量カップリングの影響を受けないようにできるため、書き込み特性を改善できることである。
【００２５】
さらに、本実施の形態によれば、同時に書き込むビット線同士が互いに隣接しないため、線間容量による容量カップリングの影響を無視してよい。そのため出荷時におけるｔＷＲ特性試験を簡略化できる。すなわち、従来では問題としていた同時に書き込みされるビット線遷移の方向の組み合わせを考慮したｔＷＲ特性試験というものが不要になり、その結果試験時間の短縮につながり、ひいてはコスト削減にもつながる。
【００２６】
次に、本発明の第２の実施の形態について図３を用いて説明する。図３は図２とは異なるフォールデッドビットライン型セルタイプの一例である。概略については実施の形態１と同じなので、重複する部分の説明は省略する。
【００２７】
本実施の形態においても第１の実施の形態と同様、各センスアンプにはビット線対が２対接続されており、そのセンスアンプ領域の両隣に位置するメモリセルプレートへ一対ずつ延びている。更に、本実施の形態におけるメモリセルプレート１１の左右に位置するセンスアンプ領域２Ａ，２Ｂの各センスアンプＡ０〜Ｂ３の配置順も第１の実施形態と同様である。しかし、両者はビット線対の配置の仕方において異なる。
【００２８】
詳しくは、本実施の形態において、センスアンプ領域２Ａに配置された各センスアンプに接続されたビット線対を構成するビット線とビット線の間には反対側のセンスアンプ領域２Ｂに配置されているセンスアンプに接続されたビット線が配置される。例えば、センスアンプＡ０に接続された２本のビット線ＢＬ０，／ＢＬ０の間には反対側のセンスアンプ領域２Ｂに配置されたセンスアンプＢ５に接続されたビット線ＢＬ５が配置される。そのため、メモリセルプレート１１上のビット線ＢＬ０，ＢＬ５，／ＢＬ０，／ＢＬ５，ＢＬ２，ＢＬ７，／ＢＬ２，／ＢＬ７，ＢＬ４，ＢＬ１，／ＢＬ４，／ＢＬ１，ＢＬ６，ＢＬ３，／ＢＬ６，／ＢＬ３は表記の順に並ぶこととなり、カラム選択信号線２０にはセンスアンプＡ０，Ａ２，Ｂ１，Ｂ３が対応し、カラム選択信号線２１にはセンスアンプＡ４，Ａ６，Ｂ５，Ｂ７が対応することになる。
【００２９】
上述した構成によれば、カラム選択信号線２０が選択された場合、同時に動作するセンスアンプはＡ０，Ａ２，Ｂ１，Ｂ３の４つであるため逆データ書き込みによりビット線ＢＬ０，／ＢＬ０，ＢＬ２，／ＢＬ２，ＢＬ１，／ＢＬ１，ＢＬ３，／ＢＬ３のレベルが遷移することになる。しかしながら、これら８本のビット線それぞれの間にはカラム選択信号線２１に属するビット線が配置されているので、同時動作するビット線同士は互いに隣接していない。例えば、ビット線ＢＬ２に注目するとその隣接ビット線／ＢＬ５，ＢＬ７は書き込み動作では同時に動かないので、線間容量ＣＡＰ２，ＣＡＰ３による影響は受けない。また、ビット線ＢＬ２の二つ隣のビット線／ＢＬ０，／ＢＬ２はビット線ＢＬ２と逆相の動きになりうるが、間にあるビット線／ＢＬ５，ＢＬ７がシールドの役割を果たすために線間容量ＣＡＰ１，ＣＡＰ４の影響は受けない。結果としてビット線ＢＬ２の遷移スピードは隣接ビット線間の線間容量による容量カップリングの影響を受けずにすみ、高速なデータ遷移が可能となる。
【００３０】
次に、本発明の第３の実施の形態について図４を用いて説明する。図４はオープンビット型セルタイプである。概略については実施の形態１と同じなので、重複する部分の説明は省略する。
【００３１】
本実施の形態においても第１の実施の形態と同様、各センスアンプにはビット線対が２対接続されており、そのセンスアンプ領域の両隣に位置するメモリセルプレートへ一対ずつ延びている。更に、本実施の形態におけるメモリセルプレート１１の左右に位置するセンスアンプ領域２Ａ，２Ｂの各センスアンプＡ０〜Ｂ３の配置順も第１の実施形態と同様である。しかし、両者はビット線対の配置の仕方において異なる。
【００３２】
詳しくは、１つのセンスアンプに接続されるビット線のそれぞれはセンスアンプ領域の左右に配置されたメモリセルプレートへと延びている。例えば、センスアンプ領域２Ｂの左右にはメモリセルプレート１１，１２が配置されており、同領域内のセンスアンプＢ５に接続されたビット線対のうち、片方のビット線ＢＬ５はメモリセルプレート１１上に延びているが図示しないビット線／ＢＬ５はメモリセルプレート１２に延びている。その結果、メモリセルプレート上のビット線ＢＬ０，ＢＬ５，ＢＬ２，ＢＬ７，ＢＬ４，ＢＬ１，ＢＬ６，ＢＬ３は、表記のように並ぶことになり、カラム選択信号線２０にはビット線ＢＬ０，ＢＬ２，ＢＬ４，ＢＬ６が対応し、カラム選択信号線２１にはビット線ＢＬ５，ＢＬ７，ＢＬ１，ＢＬ３が対応することになる。
【００３３】
ビット線ＢＬ２に注目するとその隣接ビット線はビット線ＢＬ５とビット線ＢＬ７であり、書き込み動作では同時に動かないので、これらのビット線からの線間容量ＣＡＰ２，ＣＡＰ３の影響は受けない。また、ビット線ＢＬ２の二つ隣にはビット線ＢＬ０がありビット線ＢＬ２と逆相の動きになりうるが、間にあるビット線ＢＬ５がシールドの役割を果たすために線間容量ＣＡＰ１の影響も受けない。結果としてビット線ＢＬ２の遷移スピードは線間容量による容量カップリングの影響を受けずにすみ、高速なデータ遷移が可能である。
【００３４】
次に、本発明の第４の実施の形態について、図５を参照して詳細に説明する。図５は本発明の第４の実施の形態によるカラム選択信号線配線及びセンスアンプ配置を示すレイアウト概略図である。
【００３５】
第１の実施の形態は、隣接しているカラム選択信号線２０とカラム選択信号線２１を各メモリセルプレート上で互いにツイストしており、同図には表していないが、その他のカラム選択信号線についても２本ずつ各メモリセルプレート上で互いにツイストしている。
【００３６】
これに対し、本実施の形態ではカラム選択信号線を１つおきにツイストする構成、すなわちカラム選択信号線２０とカラム選択信号線２２をツイストし、カラム選択信号線２１とカラム選択信号線２３をツイストする構成をとっている。すなわち、センスアンプ領域２Ｅ上をカラム選択信号線２０，２１，２２，２３の順番で通過するが、メモリセルプレート１４上でツイストが行われカラム選択信号線２０はカラム選択信号線２２の位置へ、カラム選択信号線２１はカラム選択信号線２３の位置へ、カラム選択信号線２２はカラム選択信号線２０の位置へ、カラム選択信号線２３はカラム選択信号線２１の位置へそれぞれ移動する。
【００３７】
その結果、センスアンプ領域２Ｄ上をカラム選択信号線２２，２３，２０，２１の順番で通過し、メモリセルプレート１３上で再びツイストが行われ、各カラム選択信号線信号はそれぞれの最初の位置に戻る。よってセンスアンプ領域２Ｃでの順番はセンスアンプ領域２Ｅと同じ順番で配置されて通過する。以下同様に各メモリセルプレートでツイストされる。これにより、センスアンプ領域２Ａ，２Ｃ，２Ｅでは、各センスアンプを表す数字部分は０，２，４，６，８，Ａ，Ｃ，Ｅのままであるが、センスアンプ領域２Ｂ，２Ｄでは９，Ｂ，Ｄ，Ｆ，１，３，５，７の順番となる。
【００３８】
かかる構成においても、各メモリセルプレート内のビット線配置は、同一カラム選択信号線に属するビット線のそれぞれの間には別のカラム選択信号線に属するビット線が少なくとも１本配置されることとなる。例えばメモリセルプレート１１において、カラム選択信号線２０で活性化されるセンスアンプＡ０，Ａ２，Ｂ１，Ｂ３であるため、図２〜図４からわかるように、センスアンプＡ０，Ａ２、センスアンプＡ２，Ｂ１、センスアンプＢ１，Ｂ３の間には別のカラム選択信号線に属するビット線が少なくとも一本配置される。また、メモリセルプレート１３においてカラム選択信号線２３で活性化されるセンスアンプＣＣ，ＣＥ，ＤＤ，ＤＦに接続されたビット線についても、上記と同様にそれぞれのセンスアンプに接続されるビット線間には別のカラム選択信号線に属するビット線が少なくとも一本配置される。そのため書き込み時にビット線同士の線間容量による容量カップリングによる影響を受けず、ｔＷＲ特性の悪化を防止できる。
【００３９】
本実施の形態では、特にメモリタイプを規定していないが、フォールデッドビットライン型セルタイプ、オープンビット型セルタイプのいずれの場合にも適用できる。また、図５で挙げた例のように１つおきにカラム選択信号線同士をツイストする場合以外にもさまざまな構成が考えられる。例えば、２つおきにカラム選択信号線同士をツイストさせる場合、すなわちカラム選択信号線２０，２３をツイストし、カラム選択信号線２１と図には示していない２４をツイストし、以下同様のツイストを繰り返す構成。さらに、カラム選択信号線２０をカラム選択信号線２１の位置へ、カラム選択信号線２１をカラム選択信号線２２の位置へ、カラム選択信号線２２をカラム選択信号線２０の位置へツイストさせ、以下３本１組で同様のツイストを繰り返す構成も考えられる。
【００４０】
このように、実際のメモリセルプレート上でのカラム選択信号線のツイストの仕方は様々考えられるが、それによりメモリセルプレート上において同一カラム選択信号線に属するビット線の間に、別のカラム選択信号線に属するビット線が少なくとも１本配置されるようなツイストの仕方であればそれは全て本発明の実施の形態に含まれる。
【００４１】
次に、本発明の第５の実施の形態について図６を参照して詳細に説明する。図６は一つのカラム選択信号線で８つのセンスアンプを選択する構成の場合について、本発明を適用した場合のカラム選択信号線の配線及びセンスアンプ配置を示すレイアウト概略図である。
【００４２】
これまでの実施の形態においては、一つのカラム選択信号線カラム選択信号線で４つのセンスアンプを選択する構成、すなわちある選択されたメモリセルプレートに対して、読み出し／書き込み動作を行うとき、一つのカラム選択信号線でメモリセルプレートの左右２つずつのセンスアンプを選択する構成について述べてきた。
【００４３】
これに対し、本実施の形態では、一つのカラム選択信号線で同時に選択されるセンスアンプの数が８つになっている。それに伴い、各センスアンプ領域に属するＩＯ線の数が、これまで説明してきた図、例えば図１に比べて倍の４本に増える。第１の実施の形態について説明したときと同様に、各センスアンプの名前の意味は最初のアルファベットはどのセンスアンプ領域に属するかを表し、次の数字は実際のＹアドレスを表す。Ａ２であれば、センスアンプ領域２ＡにあるＹ＝２のメモリセルにつながるセンスアンプを表す。図６の構成では例えば、カラム選択信号線２０が選択された場合、Ｙ０〜Ｙ７までの８ＢＩＴが同時に書き込みされることになる。
【００４４】
実際の書き込み動作について詳細に説明すると、メモリセルプレート１１が選択された後の書き込みコマンドにより、カラム選択信号線２０が活性化された場合、計８本のＩＯ線ＩＯＡ０，ＩＯＡ２，ＩＯＡ４，ＩＯＡ６，ＩＯＢ１，ＩＯＢ３，ＩＯＢ５，ＩＯＢ７から書き込みデータが伝わり、センスアンプＡ０，Ａ２，Ａ４，Ａ６，Ｂ１，Ｂ３，Ｂ５，Ｂ７を用いて同時に書き込み動作が行われる。その後、センスアンプＡ０，Ａ２，Ａ４，Ａ６，Ｂ１，Ｂ３，Ｂ５，Ｂ７につながるビット線は逆データ書き込みであればＬ→ＨあるいはＨ→Ｌへデータ遷移する。このとき、それぞれのビット線対の間には別のカラム選択信号線に属するビット線が少なくとも一本配置されている。そのため線間容量による容量カップリングによる影響がなくビット線のデータ遷移を高速に行うことが出来る。以上説明してきたものと同様にして、一つのカラム選択信号線カラム選択信号線でｎ個のセンスアンプを選択する場合についても本発明を適用できることは明白である。
【００４５】
なお、本実施の形態でも、特にメモリセルタイプを規定していないが、同時にｎ個のセンスアンプを選択する場合においても、フォールデッドビットライン型セルタイプ、オープンビット型セルタイプいずれの場合についても適用できる。また、本実施の形態では、一つのカラム選択信号線につながるセンスアンプはＹ方向に連続する８ＢＩＴであるが、Ｙ方向に連続する４ＢＩＴについて２ＤＱ分選択するような構成としてもよい。さらに加えて、第４の実施の形態で挙げたように、図５とは異なるカラム選択信号線のツイストの構成方法についても、メモリセルプレート上において、同じカラム選択信号線に属するビット線同士の間に別のカラム選択信号線に属するビット線が少なくとも一本配置されるようなツイストの仕方であれば、それらは全て本発明の実施の形態に含まれる。
【図面の簡単な説明】
【００４６】
【図１】本発明の第１の実施の形態による半導体装置を示す図である。
【図２】図１におけるメモリセルプレートのレイアウト図である
【図３】本発明の第２の実施の形態によるメモリセルプレートのレイアウト図である。
【図４】本発明の第３の実施の形態によるメモリセルプレートのレイアウト図である。
【図５】本発明の第４の実施の形態による半導体装置を示す図である。
【図６】本発明の第５の実施の形態による半導体装置を示す図である。
【符号の説明】
【００４７】
２Ａ〜２Ｅ  センスアンプ領域
１１〜１４  メモリセルプレート
Ａ０〜Ｅ６、ＡＡ〜ＥＥ  センスアンプ
ＩＯＡ０〜ＩＯＥ２  ＩＯ線
ＢＬ０〜／ＢＬ７  ビット線
３０  カラムスイッチ
【図１】
2008159171.tif 000003
【図２】
2008159171.tif 000004
【図３】
2008159171.tif 000005
【図４】
2008159171.tif 000006
【図５】
2008159171.tif 000007
【図６】
2008159171.tif 000008