(57)【要約】【課題】電圧制御発振器において、発振周波数が高い場合と低い場合で周波数感度を一定にする。【解決手段】インダクタ回路と、第１基準電位が一端に、制御電位が他端に、それぞれ与えられた第１可変容量素子を含む可変容量回路と、第２基準電位が一端に、制御電位または所定電位のいずれか一方が他端に、それぞれ与えられた第２可変容量素子を含む可変容量調整部と、負性抵抗回路とを並列接続する。負性抵抗回路は、インダクタ回路のインダクタ値、可変容量回路の容量値、および可変容量調整部の容量値で決まる発振周波数で発振する。【選択図】図１
2008277881.tif 000002
【特許請求の範囲】
【請求項１】
所定の第１基準電位を生成する第１基準電位生成回路と、
所定の第２基準電位を生成する第２基準電位生成回路と、
可変の電位を表す制御電位を生成する制御電位生成回路と、
所定電位を生成する所定電位生成回路と、
インダクタを含むインダクタ回路と、
前記インダクタ回路に並列に接続され、第１基準電位が一端に、制御電位が他端に、それぞれ与えられた第１可変容量素子を含む可変容量回路と、
前記可変容量回路に並列に接続され、第２基準電位が一端に、制御電位または所定電位のいずれか一方が他端に、それぞれ与えられた第２可変容量素子を含む可変容量調整部と、
前記可変容量調整部に並列に接続され、前記インダクタ回路のインダクタ値、前記可変容量回路の容量値、および前記可変容量調整部の容量値で決まる発振周波数で発振する負性抵抗回路と、を有することを特徴とする、電圧制御発振器。
【請求項２】
さらに、前記可変容量調整部に並列に接続されるＮ−１個（Ｎは２以上の整数）の可変容量調整部を有し、
Ｎ個の前記可変容量調整部は、第２基準電位が一端に、制御電位または所定電位のいずれか一方が他端に、それぞれ与えられた第２可変容量素子を含むことを特徴とする、請求項１に記載の電圧制御発振器。
【請求項３】
前記所定電位生成回路は、
所定の高電位を生成する高電位生成回路と、
高電位よりも低い所定の低電位を生成する低電位生成回路と、を含み、
前記可変容量調整部は、第１基準電位と等しい第２基準電位が一端に、制御電位、高電位、または低電位のいずれか１つが他端に、それぞれ与えられた第２可変容量素子を含むことを特徴とする、請求項１に記載の電圧制御発振器。
【請求項４】
前記第２基準電位生成回路は、
所定の高基準電位を生成する高基準電位生成回路と、
高基準電位よりも低い所定の低基準電位を生成する低基準電位生成回路と、を含み、
前記所定電位生成回路は、高基準電位よりも低く低基準電位よりも高い所定電位を生成し、
前記可変容量調整部は、基準電位、高基準電位、または低基準電位のいずれか１つが一端に与えられた第２可変容量素子を含むことを特徴とする、請求項１に記載の電圧制御発振器。
【請求項５】
請求項１に記載の電圧制御発振器を用いたことを特徴とする、無線通信機器。
【請求項６】
所定の第１基準電位を生成するステップと、
所定の第２基準電位を生成するステップと、
可変の電位を表す制御電位を生成するステップと、
所定電位を生成するステップと、
インダクタ値を生成するステップと、
第１可変容量素子の一端に第１基準電位が、他端に制御電位が、それぞれ与えられるステップと、
第２可変容量素子の一端に第２基準電位が、他端に制御電位または所定電位のいずれか一方が、それぞれ与えられるステップと、
インダクタ値、第１可変容量素子の容量値、および第２可変容量素子の容量値で決まる発振周波数で発振するステップと、を有することを特徴とする、電圧制御発振方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、無線通信機で用いられる電圧制御発振器の技術に関し、さらに詳しくは電圧制御発振器、無線通信機器、および電圧制御発振方法の技術に関する。
【背景技術】
【０００２】
電圧制御発振器（ＶＣＯ：Ｖｏｌｔａｇｅ  Ｃｏｎｔｒｏｌｌｅｄ  Ｏｓｃｉｌｌａｔｏｒ）は、無線通信機の局部発振信号を発生させるために、広く使用されている。このような従来のＶＣＯの構成例を図１４に示す。
【０００３】
図１４において、ＶＣＯは、基準電位端子１００ｐと、周波数制御端子１０１ｐと、電流源１０４ｐと、電源端子１０６ｐと、可変容量素子１０７ａｐおよび１０７ｂｐと、ＤＣカット用容量１０８ａｐおよび１０８ｂｐと、インダクタ１０９ａｐおよび１０９ｂｐと、発振トランジスタ１１０ａｐおよび１１０ｂｐと、高周波阻止抵抗１１２ａｐ、１１２ｂｐ、および１１２ｃｐと、バンド切り替え容量３１５ａｐ、３１５ｂｐ、３１５ｃｐ、３１５ｄｐ、３１５ｅｐ、および３１５ｆｐと、バンド切り替えスイッチ３１６ａｐ、３１６ｂｐ、３１６ｃｐ、３１６ｄｐ、３１６ｅｐ、および３１６ｆｐと、バンド制御回路３１７ｐとを含む。
【０００４】
バンド切り替え容量３１５ａｐないし３１５ｆｐと、バンド切り替えスイッチ３１６ａｐないし３１６ｆｐは、それぞれ切り替え容量素子を構成する。バンド切り替え容量３１５ａｐないし３１５ｆｐと、バンド切り替えスイッチ３１６ａｐないし３１６ｆｐとで構成されるバンド切り替え部は、６つの切り替え容量素子を含む。なお、図１４ではバイアス回路は省略されている。
【０００５】
以下、図１４を参照しながら、従来のＶＣＯの動作について説明する。図１４において、各インダクタ１０９ａｐ、１０９ｂｐと、各バンド切り替え容量３１５ａｐないし３１５ｆｐと、各可変容量素子１０７ａｐ、１０７ｂｐ、および各ＤＣカット用容量１０８ａｐ、１０８ｂｐは、並列共振回路を構成している。バンド制御回路３１７からの切り替え信号により、各バンド切り替えスイッチ３１６ａｐないし３１６ｆｐをオン／オフすることで、バンド切り替え部の容量値が変化する。また、各可変容量素子１０７ａｐ、１０７ｂｐの容量値は、その両端の電位差によって変化するので、周波数制御端子１０１ｐに加えた制御電位によって、各可変容量素子１０７ａｐ、１０７ｂｐの容量値が変化する。その結果、並列共振回路の共振周波数が変化する。
【０００６】
図１５Ａは、ゲート容量を利用した可変容量素子であり、図１５Ｂは、ＭＯＳトランジスタのゲートに基準電位を加え、ドレイン・ソース側に制御電位を印加した場合のゲート容量の変化を示している。基準電位は常に一定であり、制御電位はＶＣＯの発振周波数に応じた電圧が印加される。図１５Ｂに示すように、可変容量素子は制御電位が十分に低いレベルＶＬの場合に最も容量値が大きくなり、制御電位が十分に高いレベルＶＨの場合に最も容量値が小さくなる。ＶＣＯの発振周波数は共振回路の共振周波数近傍で発振するので、制御電位を調整することにより、ＶＣＯの発振周波数を所望の周波数に制御することができる。発振トランジスタ１１０ａｐ、１１０ｂｐは負性抵抗を発生して共振回路の寄生抵抗成分による損失をキャンセルし、発振条件を満足させる機能を有する。
【０００７】
図１６Ａは、容量値が所定のバンド切り替え容量とＮＭＯＳトランジスタのバンド切り替えスイッチとを利用した切り替え容量素子である。図１６Ｂは、ＮＭＯＳトランジスタに電圧を加えた場合の容量値の変化を示している。ＮＭＯＳトランジスタのゲートに与える電圧が、ＮＭＯＳトランジスタの動作閾電位を越えている場合は、ＮＭＯＳトランジスタがオンし、切り替え容量素子の容量値は大きくなる。ＮＭＯＳトランジスタのゲートに与える電圧が、ＮＭＯＳトランジスタの動作閾電位を下回っている場合は、ＮＭＯＳトランジスタがオフし、切り替え容量素子の容量値は小さくなる。
【０００８】
６つのバンド切り替え容量３１５ａｐないし３１５ｆｐのうち、バンド切り替え容量３１５ａｐとバンド切り替え容量３１５ｆｐの容量値は等しく、バンド切り替え容量３１５ｂｐとバンド切り替え容量３１５ｅｐの容量値は等しく、バンド切り替え容量３１５ｃｐとバンド切り替え容量３１５ｄｐの容量値は等しい。バンド切り替え容量３１５ｂｐはバンド切り替え容量３１５ａｐに対して２倍の容量値、バンド切り替え容量３１５ｃｐはバンド切り替え容量３１５ａｐに対して４倍の容量値となっている。
【０００９】
図１７Ａに、切り替え容量部と各可変容量素子１０７ａｐ、１０７ｂｐの合計の容量値の半分を、図１７Ｂにその場合のＶＣＯの発振周波数を示す。インダクタ１０９ａｐのインダクタ値をＬ１、全容量値の合計値の半分をＣ１とすると、ＶＣＯの発振周波数はｆ＝１／｛２π√（Ｌ１×Ｃ１）｝となる。図１７Ａに示すように、切り替え容量素子のオン／オフ動作を組み合わせることにより、全容量値の半分を、各曲線ＣＺ１、ＣＺ２、ＣＺ３、ＣＺ４、ＣＺ５、ＣＺ６、ＣＺ７、およびＣＺ８のように、８段階に切り替えることができる。図１７Ｂに示すように、切り替え容量素子のオン／オフ動作を組み合わせることにより、ＶＣＯの発振周波数を、８段階に切り替えることができる（以下、各々の周波数の段階をバンドという）。
【００１０】
また、各可変容量素子１０７ａｐ、１０７ｂｐの制御電位に印加する電圧を変化させることにより、ＶＣＯ発振周波数を連続的に変化させることができる。ここで、容量値の変化に対する周波数の変化幅（以下周波数感度と呼ぶ）は、発振周波数が高いバンドと低いバンドで異なる。発振周波数が高いバンドの場合、すなわち６個の切り替え容量素子がすべてオフしている場合、ＶＣＯの全容量成分に対する各可変容量素子１０７ａｐ、１０７ｂｐの容量値の変化分は大きくなる。一方、発振周波数が低いバンドのとき、すなわち６個の切り替え容量素子がすべてＯＮしている場合、ＶＣＯの全容量成分に対する各可変容量素子１０７ａｐ、１０７ｂｐの容量値の変化分は小さくなる。
【００１１】
ＶＣＯの制御電位と発振周波数の関係は、切り替え容量素子と可変容量素子の特性でほぼ決定される。ＶＣＯを用いて位相同期ループ（ＰＬＬ：Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）を構成した場合、ＰＬＬ回路の過渡応答特性や雑音帯域特性は、制御電位に対する周波数感度に依存する。もし周波数によって周波数感度が異なると、ＰＬＬ回路自身の特性が周波数によって変動する。このため、使用する可変容量素子としては、容量値が広い周波数範囲に渡って均一に変化することが望ましい。また、制御電位に対する周波数感度が高い領域では、周波数制御端子１０１ｐに加わるわずかな雑音によっても周波数が変動するため、位相雑音特性が劣化するという問題がある。
【００１２】
このような問題を解決するために、特願平９−２５２２２０号公報に示すような従来例が提案されている。本従来例では、可変容量素子とスイッチを直列接続し、周波数感度が低いときはスイッチをオンし、直列接続されたバリキャップが動作するため周波数感度が上がり、周波数感度が高いときはスイッチをオフし、直列接続されたバリキャップが動作しないため周波数感度が下がるような構成をとっている。すなわち、従来例のＶＣＯの構成によれば、切り替え容量素子の他に可変容量素子を備え、制御電位を可変容量素子に接続する数を変更することで、周波数感度を一定に保持しようとしていた。
【特許文献１】特願平９−２５２２２０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかしながら、本従来例の場合、常時使用する可変容量の他に、周波数感度調整用の可変容量を備えなければならず、半導体チップ面積の増加を招いていた。
【００１４】
本発明は、上述した従来の課題を解決するもので、半導体チップ面積の増加を招かずに、電圧制御発振器の周波数感度を一定に保持することを目的とする。
【課題を解決するための手段】
【００１５】
上述した目的を達成するために、本発明の電圧制御発振器は、所定の第１基準電位を生成する第１基準電位生成回路と、所定の第２基準電位を生成する第２基準電位生成回路と、可変の電位を表す制御電位を生成する制御電位生成回路と、所定電位を生成する所定電位生成回路と、インダクタを含むインダクタ回路と、前記インダクタ回路に並列に接続され、第１基準電位が一端に、制御電位が他端に、それぞれ与えられた第１可変容量素子を含む可変容量回路と、前記可変容量回路に並列に接続され、第２基準電位が一端に、制御電位または所定電位のいずれか一方が他端に、それぞれ与えられた第２可変容量素子を含む可変容量調整部と、前記可変容量調整部に並列に接続され、前記インダクタ回路のインダクタ値、前記可変容量回路の容量値、および前記可変容量調整部の容量値で決まる発振周波数で発振する負性抵抗回路と、を有することを特徴としている。
【００１６】
また、本発明の無線通信機器は、上述した電圧制御発振器を用いたことを特徴としている。
【００１７】
また、本発明の電圧制御発振方法は、所定の第１基準電位を生成するステップと、所定の第２基準電位を生成するステップと、可変の電位を表す制御電位を生成するステップと、所定電位を生成するステップと、インダクタ値を生成するステップと、第１可変容量素子の一端に第１基準電位が、他端に制御電位が、それぞれ与えられるステップと、第２可変容量素子の一端に第２基準電位が、他端に制御電位または所定電位のいずれか一方が、それぞれ与えられるステップと、インダクタ値、第１可変容量素子の容量値、および第２可変容量素子の容量値で決まる発振周波数で発振するステップと、を有することを特徴としている。
【発明の効果】
【００１８】
本発明の電圧制御発振器、無線通信機器、および電圧制御発振方法によれば、発振周波数帯域に依存せず、周波数感度を所望の値に一定にすることができるので、広い周波数帯域にわたって、過渡応答特性を良好な状態に保持し、位相雑音特性の劣化を抑制することが可能となる。これにより、電源電圧や周囲温度の変動に対して、ＰＬＬ回路の特性を一定にすることができ、動作電源電圧範囲および動作温度範囲を広く設定することが可能となる。さらに、可変容量調整部は、可変容量回路と併せて、ＬＣ共振回路を構成する容量に常時寄与するため、半導体チップ面積を増加せずに電圧制御発振器を構成することができる。この電圧制御発信器を用いた無線通信機器は、電圧制御発信器の上述した効果を有し、無線通信機器としてローカル信号生成に関する所望の性能を達成することが可能となる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明を実施するための最良の形態に関するいくつかの例について、図面を参照しながら説明する。なお、図面において、実質的に同一の構成、動作、および効果を表す要素については、同一の符号を付す。また、以下において記述される数字は、すべて本発明を具体的に説明するために例示するものであり、本発明は例示された数字に制限されない。さらに、ハイ／ローで表される論理レベルまたはオン／オフで表されるスイッチング状態は、本発明を具体的に説明するために例示するものであり、例示された論理レベルまたはスイッチング状態が異なる組合せで、同等な結果を得ることも可能である。また、構成要素間の接続関係は、本発明を具体的に説明するために例示するものであり、本発明の機能を実現する接続関係はこれに限定されない。さらに、以下の実施の形態は、ハードウェアおよび／またはソフトウェアを用いて構成されるが、ハードウェアを用いる構成は、ソフトウェアを用いても構成可能であり、ソフトウェアを用いる構成は、ハードウェアを用いても構成可能である。
【００２０】
（実施の形態１）
図１は、実施の形態１における電圧制御発振器（ＶＣＯ：Ｖｏｌｔａｇｅ  Ｃｏｎｔｒｏｌｌｅｄ  Ｏｓｃｉｌｌａｔｏｒ）１の構成を示す。ただし、バイアス回路のように実施の形態の動作に必要であっても、説明を要しない回路は、省略されている。
【００２１】
図１において、ＶＣＯ１は、インダクタ回路１０と、可変容量回路１１と、可変容量調整部２０と、負性抵抗回路１２と、直流電位源１０６と、電流源１０４と、基準電位源１００と、制御電位生成回路１０１と、高電位生成回路１０２と、低電位生成回路１０３と、スイッチ制御回路１０５と、高周波阻止抵抗１１２ａ、１１２ｂ、および１１２ｃとを含む。
【００２２】
インダクタ回路１０は、インダクタ１０９ａおよびインダクタ１０９ｂを直列に含む。各インダクタ１０９ａ、１０９ｂの接続点Ｐ１０は、直流電位源１０６に接続される。直流電位源１０６は、接続点Ｐ１０に直流電位Ｓ１０６を供給する。
【００２３】
可変容量回路１１は、直流分を遮断するＤＣカット用容量１０８ａ、可変容量素子１０７ａ、可変容量素子１０７ｂ、およびＤＣカット用容量１０８ｂを、この順番で直列に含む。各可変容量素子１０７ａ、１０７ｂは、ＣＭＯＳプロセスで作成され、ドレイン端子およびソース端子が互いに接続された端子（ドレイン・ソース共通端子と呼ぶ）とゲート端子との２端子間の容量で構成される。各可変容量素子１０７ａ、１０７ｂのドレイン・ソース共通端子は、互いに接続され、その接続点Ｐ１１ｃは、高周波阻止抵抗１１２ｃを介して制御電位生成回路１０１に接続される。制御電位生成回路１０１は、制御電位ＶＣＴＬを生成し、接続点Ｐ１１ｃに出力する。制御電位ＶＣＴＬは、変化可能な電位を表す。
【００２４】
可変容量素子１０７ａのゲート端子とＤＣカット用容量１０８ａの接続点Ｐ１１ａは、高周波阻止抵抗１１２ａを介して基準電位源１００に接続される。可変容量素子１０７ｂのゲート端子とＤＣカット用容量１０８ｂの接続点Ｐ１１ｂは、高周波阻止抵抗１１２ｂを介して基準電位源１００に接続される。基準電位源１００は、各接続点Ｐ１１ａ、Ｐ１１ｂに、所定の基準電位Ｓ１００を供給する。可変容量素子１０７ａ、１０７ｂの各容量値は、基準電位Ｓ１００に対する制御電位ＶＣＴＬの差電圧により、変化する。可変容量回路１１は、インダクタ回路１０に並列に接続される。
【００２５】
可変容量調整部２０は、可変容量回路１１に並列に接続され、基準電位Ｓ１００および制御電位ＶＣＴＬを入力する。さらに、高電位生成回路１０２は、所定の高電位ＶＨを生成し、可変容量調整部２０に出力する。低電位生成回路１０３は、高電位ＶＨよりも低い所定の低電位ＶＬを生成し、可変容量調整部２０に出力する。代表的例では、高電位ＶＨと低電位ＶＬを平均した電位は、大略、基準電位Ｓ１００に等しい。スイッチ制御回路１０５は、スイッチ制御信号Ｓ１０５を生成し、可変容量調整部２０に出力する。インダクタ回路１０、可変容量回路１１、および可変容量調整部２０は、ＬＣ共振回路を構成する。高電位生成回路１０２および低電位生成回路１０３は、所定電位生成回路に含まれる。高電位ＶＨおよび低電位ＶＬは、所定電位とも呼ばれる。所定電位生成回路は、所定電位を生成する。
【００２６】
負性抵抗回路１２は、発振トランジスタ１１０ａおよび発振トランジスタ１１０ｂを含む。各発振トランジスタ１１０ａ、１１０ｂは、ＮＭＯＳ（Ｎｅｇａｔｉｖｅ  ｃｈａｎｎｅｌ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：Ｎチャネル金属酸化膜半導体）トランジスタで構成される。発振トランジスタ１１０ａのドレイン端子１１０ａｄは、発振トランジスタ１１０ｂのゲート端子１１０ｂｇに接続される。発振トランジスタ１１０ｂのドレイン端子１１０ｂｄは、発振トランジスタ１１０ａのゲート端子１１０ａｇに接続される。発振トランジスタ１１０ａ、１１０ｂの各ソース端子１１０ａｓ、１１０ｂｓは、互いに接続点Ｐ１２で接続され、電流源１０４を介して接地される。負性抵抗回路１２は、各ドレイン端子１１０ａｄ、１１０ｂｄ間の回路として表され、インダクタ回路１０、可変容量回路１１、および可変容量調整部２０に並列に接続される。すなわち、負性抵抗回路１２は、動作持に負性抵抗状態になることにより、ＬＣ共振回路の寄生抵抗成分による損失を相殺し、発振条件を満足させる。負性抵抗回路１２は、インダクタ回路１０、可変容量回路１１、および可変容量調整部２０のそれぞれの両端に、発振出力信号Ｓ１１０ａおよびＳ１１０ｂを供給する。
【００２７】
図２に可変容量調整部２０の構成例を示す。可変容量調整部２０は、図１における可変容量回路１１および各高周波阻止抵抗１１２ａ、１１２ｂ、１１２ｃを含む構成と、同等の構成を有する可変容量回路２１および各高周波阻止抵抗２１２ａ、２１２ｂ、２１２ｃを含む。可変容量回路２１は、図１におけるＤＣカット用容量１０８ａ、可変容量素子１０７ａ、可変容量素子１０７ｂ、およびＤＣカット用容量１０８ｂに対応して、ＤＣカット用容量２０８ａ、可変容量素子２０７ａ、可変容量素子２０７ｂ、およびＤＣカット用容量２０８ｂを含む。可変容量素子２０７ａおよびＤＣカット用容量２０８ａの接続点Ｐ２１ａと、可変容量素子２０７ｂおよびＤＣカット用容量２０８ｂの接続点Ｐ２１ｂは、それぞれ高周波阻止抵抗２１２ａ、２１２ｂを介して基準電位源１００に接続される。可変容量回路２１は、可変容量回路１１に並列に接続される。
【００２８】
各可変容量素子２０７ａ、２０７ｂの接続点Ｐ２１ｃは、高周波阻止抵抗２１２ｃを介してスイッチ２０５ａの出力端子に接続される。スイッチ２０５ａの入力端子には、制御電位ＶＣＴＬ、高電位ＶＨ、および低電位ＶＬが、それぞれ入力される。スイッチ２０５ａは、スイッチ制御信号Ｓ１０５に基づいて、制御電位ＶＣＴＬ、高電位ＶＨ、および低電位ＶＬのうちいずれか１つを選択し、選択された電位を表す選択電位Ｓ２０５ａを、高周波阻止抵抗２１２ｃを介して接続点Ｐ２１ｃに出力する。この場合、可変容量調整部２０は選択電位Ｓ２０５ａに設定される、または可変容量調整部２０の設定状態は選択電位Ｓ２０５ａである、とも呼ぶ。
【００２９】
図３にスイッチ２０５ａの構成例を示す。高電位ＶＨは、ＰＭＯＳ（Ｐｏｓｉｔｉｖｅ  ＭＯＳ：ＰチャネルＭＯＳ）トランジスタ５２２ａのソース端子５２５に入力される。低電位ＶＬは、ＮＭＯＳトランジスタ５２３ｂのソース端子５２９に入力される。制御電位ＶＣＴＬは、ＰＭＯＳトランジスタ５２２ｂのソース端子５２７に入力される。スイッチ制御信号Ｓ１０５は、それぞれ１ビットの論理信号を表す上位制御信号Ｓ１０５ａおよび下位制御信号Ｓ１０５ｂで構成される。上位制御信号Ｓ１０５ａは、ＰＭＯＳトランジスタ５２２ａとＮＭＯＳトランジスタ５２３ａの両ソース端子の接続点５２６に入力される。下位制御信号Ｓ１０５ｂは、ＰＭＯＳトランジスタ５２２ｂとＮＭＯＳトランジスタ５２３ｂの両ソース端子の接続点５２８に入力される。
【００３０】
ＰＭＯＳトランジスタ５２２ｂのドレイン端子とＮＭＯＳトランジスタ５２３ｂのドレイン端子との接続点は、ＮＭＯＳトランジスタ５２３ａのソース端子に接続される。選択電位Ｓ２０５ａは、ＰＭＯＳトランジスタ５２２ａのドレイン端子とＮＭＯＳトランジスタ５２３ａのドレイン端子との接続点５２４から出力される。
【００３１】
上位制御信号Ｓ１０５ａがロー状態の場合、下位制御信号Ｓ１０５ｂの状態に無関係に、選択電位Ｓ２０５ａは高電位ＶＨとなる。上位制御信号Ｓ１０５ａがハイ状態で下位制御信号Ｓ１０５ｂがハイ状態の場合、選択電位Ｓ２０５ａは低電位ＶＬとなる。
【００３２】
可変容量素子２０７ａ、２０７ｂの各容量値は、基準電位Ｓ１００に対する選択電位Ｓ２０５ａの差電圧により、変化する。実施の形態１では、高電位ＶＨは基準電位Ｓ１００未満であり、低電位ＶＬは高電位ＶＨ未満である。制御電位ＶＣＴＬは、高電位ＶＨ近傍と低電位ＶＬ近傍との間における任意の電位である。すなわち、選択電位Ｓ２０５ａは基準電位Ｓ１００未満であり、両者の差電圧の絶対値が大きくなるにつれて、可変容量素子２０７ａ、２０７ｂの各容量値は、単調増加的に大きくなる。可変容量素子２０７ａ、２０７ｂの各容量値は、選択電位Ｓ２０５ａが高電位ＶＨの場合、比較的小さく、選択電位Ｓ２０５ａが低電位ＶＬの場合、比較的大きくなる。
【００３３】
ＶＣＯ１は、各接続点Ｐ１０、Ｐ１１ｃ、Ｐ２１ｃ、Ｐ１２に関して対称構成になっている。それゆえ、ＬＣ共振回路の共振周波数、すなわちＶＣＯ１の発振周波数ＦＣは、インダクタ１０９ａのインダクタ値をＬとし、各可変容量素子１０７ａ、２０７ａの和をＣとすると、
ＦＣ＝１／｛２π√（Ｌ×Ｃ）｝                                      （１）
となる。ここで、ＤＣカット用容量１０７ａ、２０７ａの容量値は、それぞれ可変容量素子１０７ａ、２０７ａに対して十分に大きいため、無視する。以下では、ＶＣＯ発振周波数ＦＣに寄与するインダクタ値Ｌを、インダクタ１０９ａのインダクタ値とし、容量値Ｃを、各可変容量素子１０７ａ、２０７ａの容量値の和とする。
【００３４】
図４Ａおよび図４Ｂは、制御電位ＶＣＴＬに対して、それぞれ容量値およびＶＣＯ発振周波数の特性を示す特性図である。両図とも、縦軸および横軸は、線形スケールで表される。選択電位Ｓ２０５ａが高電位ＶＨの場合、可変容量素子２０７ａの容量値は、小さい容量値ＣＬで固定される。可変容量素子１０７ａの容量値は、制御電位ＶＣＴＬが低電位ＶＬから高電位ＶＨまで変化すると、基準電位Ｓ１００を中心に大略対称に、比較的大きい所定の容量値ＣＨから、容量値ＣＨよりも小さい所定の容量値ＣＬまで変化する。このため、各可変容量素子１０７ａ、２０７ａの容量値の和は、図４Ａにおける曲線ＣＰ２のように、容量値（ＣＨ＋ＣＬ）から容量値（ＣＬ×２）まで変化する。その容量値の変化幅は、（ＣＨ−ＣＬ）である。
【００３５】
選択電位Ｓ２０５ａが低電位ＶＬの場合、可変容量素子２０７ａの容量値は、容量値ＣＨで固定される。可変容量素子１０７ａの容量値は、制御電位ＶＣＴＬが低電位ＶＬから高電位ＶＨまで変化すると、基準電位Ｓ１００を中心に大略対称に、容量値ＣＨから容量値ＣＬまで変化する。このため、各可変容量素子１０７ａ、２０７ａの容量値の和は、図４Ａにおける曲線ＣＰ１のように、容量値（ＣＨ×２）から容量値（ＣＨ＋ＣＬ）まで変化する。その変化幅は、曲線ＣＰ２と同様に、（ＣＨ−ＣＬ）である。
【００３６】
選択電位Ｓ２０５ａが制御電位ＶＣＴＬの場合、各可変容量素子１０７ａ、２０７ａの容量値は、両方とも制御電位ＶＣＴＬにより変化する。このため、各可変容量素子１０７ａ、２０７ａの容量値の和は、図４Ａにおける曲線ＣＰ３のように、容量値（ＣＨ×２）から容量値（ＣＬ×２）まで変化する。曲線ＣＰ３は、制御電位ＶＣＴＬが高電位ＶＨの場合、曲線ＣＰ２と一致し、制御電位ＶＣＴＬが低電位ＶＬの場合、曲線ＣＰ１と一致する。
【００３７】
図４Ｂに示すように、容量値を表す曲線ＣＰ１、ＣＰ２、ＣＰ３に対応して、ＶＣＯ発振周波数ＦＣの曲線ＦＰ１、ＦＰ２、ＦＰ３が、式１によりそれぞれ得られる。ＶＣＯ周波数感度は、制御電位ＶＣＴＬに対する容量値の感度と、式１に示す容量値Ｃに対する発振周波数ＦＣの感度の積で表される。制御電位ＶＣＴＬに対する容量値の感度が近似的に一定とすると、ＶＣＯ周波数感度は、式１において、発振周波数ＦＣを容量値Ｃで微分することにより表される。この場合、周波数感度は容量値Ｃの３／２乗に逆比例するため、容量値Ｃが小さくなるほど、大きくなる。
【００３８】
それゆえ、制御電位ＶＣＴＬが低電位ＶＬから高電位ＨＬに変化する場合、発振周波数の変化幅は、曲線ＦＰ２の方が、曲線ＦＰ１よりも大きくなる。ここで、各曲線ＦＰ１、ＦＰ２において、周波数感度と発振周波数の変化幅とは、大略等しい。このように、発振周波数ＦＣの周波数感度は、可変容量調整部２０の構成により、任意の値に設定可能となる。特に、曲線ＦＰ１のように周波数感度が低い場合、曲線ＦＰ３のように、発振周波数範囲を満たしつつ、周波数感度を高くすることができる。
【００３９】
以上のように、実施の形態１によれば、可変容量調整部２０を用いることにより、周波数感度を任意の値に設定できる。一方、ＶＣＯ１を用いて構成される位相同期ループ（ＰＬＬ：Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路の過渡応答特性や位相雑音特性は、ＶＣＯ１の制御電位ＶＣＴＬに対する周波数感度に依存する。周波数感度が大きすぎると、オーバーシュート的応答特性になったり、位相雑音特性が劣化したりする。周波数感度が小さすぎても、応答特性が劣化する。
【００４０】
ＶＣＯ１は、発振周波数帯域に依存せず、周波数感度を所望の値に一定にすることができるので、広い周波数帯域にわたって、過渡応答特性を良好な状態に保持し、位相雑音特性の劣化を抑制することが可能となる。これにより、電源電圧や周囲温度の変動に対して、ＰＬＬ回路の特性を一定にすることができ、動作電源電圧範囲および動作温度範囲を広く設定することが可能となる。さらに、可変容量調整部２０は、可変容量回路１１と併せて、ＬＣ共振回路を構成する容量Ｃ（式１を参照）に常時寄与するため、半導体チップ面積を増加せずに実施の形態１のＶＣＯ１を構成することができる。
【００４１】
なお、実施の形態１では、可変容量回路２１は、可変容量回路１１と同等の構成としたが、可変容量素子２０７ａ、２０７ｂの制御電圧ＶＣＴＬに対する特性を、可変容量素子１０７ａ、１０７ｂと異なるように構成してもよい。この場合、図４Ａおよび図４Ｂにおける特性図は、さらに多様にすることができる。
【００４２】
なお、可変容量回路１１および可変容量調整部２０では、各可変容量素子のゲート端子に基準電位Ｓ１００が入力され、各可変容量素子のドレイン・ソース共通端子に制御電位ＶＣＴＬが入力されるとしたが、各可変容量素子のゲート端子に制御電位ＶＣＴＬが入力され、各可変容量素子のドレイン・ソース共通端子に基準電位Ｓ１００が入力されるように構成してもよい。
【００４３】
なお、各可変容量素子は、ＣＭＯＳプロセスによるゲート容量で構成したが、例えばＰＮ接合型の可変容量ダイオードなど、他のタイプの可変容量素子であってもよい。この場合、基準電位Ｓ１００は各可変容量素子の一方の端子に入力され、制御電位ＶＣＴＬは他方の端子に入力される。
【００４４】
なお、各発振トランジスタ１１０ａ、１１０ｂは、ＮＭＯＳトランジスタで構成されるとしたが、ＮＭＯＳトランジスタ、バイポーラトランジスタ、または絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ：Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）で構成してもよい。さらに、各発振トランジスタ１１０ａ、１１０ｂは、１個で構成したが、複数個により構成してもよい。
【００４５】
（実施の形態２）
実施の形態２では、実施の形態１と異なる点を中心に説明する。その他の構成、動作、および効果は、実施の形態１と同等であるので、説明を省略する。
【００４６】
図５は、ＶＣＯ１の一部分の構成を示す回路図である。図５の構成では、図１における可変容量調整部２０の代りに、可変容量回路１１と並列に、７個の可変容量調整部２０ａ、２０ｂ、２０ｃ、２０ｄ、２０ｅ、２０ｆ、および２０ｇが設けられる。すなわち図１において、ＶＣＯ１に対する可変容量調整部２０の接続関係と同様に、図５の構成はＶＣＯ１と接続される。各可変容量調整部２０ａないし２０ｇは、基準電位Ｓ１００、制御電位ＶＣＴＬ、高電位ＶＨ、低電位ＶＬ、およびスイッチ制御信号Ｓ１０５を入力する。スイッチ制御信号Ｓ１０５は、各可変容量調整部２０ａないし２０ｇに対応して、７系統のスイッチ制御信号を含む。
【００４７】
図６は、制御電位ＶＣＴＬに対するＶＣＯ発振周波数の特性図であり、各周波数バンドＦＱ１、ＦＱ２、ＦＱ３、ＦＱ４、ＦＱ５、ＦＱ６、ＦＱ７、ＦＱ８、ＦＱ９、ＦＱ１０について示している。縦軸および横軸は、線形スケールで表される。図７は、図６の各周波数バンドＦＱ１ないしＦＱ１０について、各可変容量調整部２０ａないし２０ｇの設定状態を示す説明図である。
【００４８】
図７において、周波数バンドＦＱ１では、各可変容量調整部２０ａないし２０ｇはすべて高電位ＶＨに設定される。周波数バンドＦＱ２ないしＦＱ７では、低電位ＶＬに設定される可変容量調整部が１つずつ増加し、周波数バンドＦＱ８では、各可変容量調整部２０ａないし２０ｇはすべて低電位ＶＬに設定される。周波数バンドＦＱ９では、周波数バンドＦＱ８において各可変容量調整部２０ａないし２０ｇのうちいずれか２つの設定状態が、低電位ＶＬから制御電位ＶＣＴＬに変更される。周波数バンドＦＱ１０では、周波数バンドＦＱ５において各可変容量調整部２０ａないし２０ｄのうちいずれか１つの設定状態が、低電位ＶＬから制御電位ＶＣＴＬに変更される。
【００４９】
実施の形態１で説明したように、図６において、発振周波数の高い周波数バンドＦＱ１から発振周波数の低い周波数バンドＦＱ８になるにつれて、周波数感度、すなわち発振周波数の変化幅（周波数バンド幅とも呼ぶ）は低くなる。周波数バンドＦＱ９は、図７のような設定状態にすることにより、制御電位ＶＣＴＬが低電位ＶＬの場合、周波数バンドＦＱ８に等しくなり、制御電位ＶＣＴＬが高電位ＶＨの場合、周波数バンドＦＱ６に等しくなる。同様に、周波数バンドＦＱ１０は、図７のような設定状態にすることにより、制御電位ＶＣＴＬが低電位ＶＬの場合、周波数バンドＦＱ５に等しくなり、制御電位ＶＣＴＬが高電位ＶＨの場合、周波数バンドＦＱ４に等しくなる。
【００５０】
図８は、各可変容量調整部２０ａないし２０ｇにおける設定手順を示すフローチャートである。図８において、図５、図６、および図７の場合を例として、ＶＣＯ１から与えられた発振周波数ＦＣに対する周波数バンド構成の設定手順を説明する。ステップＦ１０において、設定を開始する。ステップＦ１１において、所定周波数バンド幅ＦＷおよび所定周波数を、あらかじめ設定する。各可変容量調整部２０ａないし２０ｇを用いて、各周波数バンドＦＱ１ないしＦＱ８の周波数バンド幅を所定値に合わせる場合、この所定値を所定周波数バンド幅ＦＷと呼ぶ。また、所定周波数は、各周波数バンドＦＱ１ないしＦＱ８の周波数バンド幅と、所定周波数バンド幅ＦＷとの差が無視できる限界の周波数に設定される。ステップＦ１２において、ＶＣＯ１を含むＰＬＬ回路からの制御に基づいて、発振周波数ＦＣを設定する。
【００５１】
ステップＦ１３において、発振周波数ＦＣが所定周波数よりも低いかどうかを判断する。高い場合、ステップＦ１７に進み、低い場合、ステップＦ１４に進む。ステップＦ１４において、（ＦＣ−ＦＷ／２）以下で（ＦＣ−ＦＷ／２）にもっとも近い最低周波数を有する周波数バンドＦＢ１を選択し、周波数バンドＦＢ１で低電位ＶＬに設定された可変容量調整部の個数ＮＶＬ１を求める。ステップＦ１５において、（ＦＣ＋ＦＷ／２）以上で（ＦＣ＋ＦＷ／２）にもっとも近い最低周波数を有する周波数バンドＦＢ２を選択し、周波数バンドＦＢ２で低電位ＶＬに設定された可変容量調整部の個数ＮＶＬ２を求める。ステップＦ１６において、周波数バンドＦＢ１で低電位ＶＬに設定されたＮＶＬ１個の可変容量調整部のうち、（ＮＶＬ１−ＮＶＬ２）個の可変容量調整部を制御電位ＶＣＴＬに設定する。ステップＦ１７において、設定を終了する。
【００５２】
このように、実施の形態２では、各可変容量調整部２０ａないし２０ｇが、スイッチ制御信号Ｓ１０５に基づいて、高電位ＶＨ、低電位ＶＬ、および制御電位ＶＣＴＬのうちいずれか１つを選択する。これにより、実施の形態２のＶＣＯ１は、周波数バンドごとの周波数感度を一定にすることができ、ＰＬＬ回路の周波数変動特性を抑制することが可能となる。
【００５３】
なお、実施の形態２では可変容量調整部を７個としたが、２個以上であれば、実施の形態２の効果を得ることができる。
【００５４】
（実施の形態３）
実施の形態３では、実施の形態１および実施の形態２と異なる点を中心に説明する。その他の構成、動作、および効果は、実施の形態１および実施の形態２と同等であるので、説明を省略する。
【００５５】
図９に、実施の形態３の可変容量調整部２０Ａを示す。図２に示す実施の形態１の可変容量調整部２０と異なる点は、スイッチ２０５ｂおよびスイッチ２０５ｃに関係する構成である。実施の形態３では、図１のＶＣＯ１は、さらに、中間電位生成回路７１９、高基準電位源１００Ｈ、および低基準電位源１００Ｌを含む。中間電位生成回路７１９は、高電位ＶＨよりも低く低電位ＶＬよりも高い所定の中間電位ＶＭを生成する。代表的例では、中間電位ＶＭは、大略、高電位ＶＨと低電位ＶＬを平均した電位に等しく、中間電位ＶＭは、大略、基準電位Ｓ１００に等しい。高基準電位源１００Ｈは、高電位ＶＨよりも低く基準電位Ｓ１００よりも高い所定の高基準電位Ｓ１００Ｈを生成する。低基準電位源１００Ｌは、基準電位Ｓ１００よりも低く低電位ＶＬよりも高い所定の低基準電位Ｓ１００Ｌを生成する。代表的例では、高基準電位Ｓ１００Ｈは、大略、高電位ＶＨと基準電位Ｓ１００を平均した電位に等しく、低基準電位Ｓ１００Ｌは、基準電位Ｓ１００と低電位ＶＬを平均した電位に等しい。中間電位生成回路７１９は、所定電位生成回路に含まれる。中間電位ＶＭは、所定電位とも呼ばれる。
【００５６】
スイッチ２０５ｂの出力端子は、高周波阻止抵抗２１２ｃを介して接続点Ｐ２１ｃに接続される。スイッチ２０５ｂの入力端子には、制御電位ＶＣＴＬおよび中間電位ＶＭが、それぞれ入力される。スイッチ２０５ｃの出力端子は、高周波阻止抵抗２１２ａ、２１２ｂを介して、それぞれ接続点Ｐ２１ａ、Ｐ２１ｂに接続される。スイッチ２０５ｃの入力端子には、基準電位Ｓ１００、高基準電位Ｓ１００Ｈ、および低基準電位Ｓ１００Ｌが、それぞれ入力される。
【００５７】
スイッチ制御信号Ｓ１０５は、スイッチ２０５ｂ、２０５ｃにそれぞれ対応して、２系統のスイッチ制御信号Ｓ１０５ｂ、Ｓ１０５ｃを含む。スイッチ２０５ｂは、スイッチ制御信号Ｓ１０５ｂに基づいて、制御電位ＶＣＴＬおよび中間電位ＶＭのうちいずれか１つを選択し、選択された電位を表す選択電位Ｓ２０５ｂを、高周波阻止抵抗２１２ｃを介して接続点Ｐ２１ｃに出力する。スイッチ２０５ｃは、スイッチ制御信号Ｓ１０５ｃに基づいて、基準電位Ｓ１００、高基準電位Ｓ１００Ｈ、および低基準電位Ｓ１００Ｌのうちいずれか１つを選択し、選択された電位を表す選択電位Ｓ２０５ｃを、高周波阻止抵抗２１２ａ、２１２ｂを介してそれぞれ接続点Ｐ２１ａ、Ｐ２１ｂに出力する。
【００５８】
図１０は、制御電位ＶＣＴＬに対する容量値の特性図であり、縦軸および横軸は、線形スケールで表される。選択電位Ｓ２０５ｃが高基準電位Ｓ１００Ｈで選択電位Ｓ２０５ｂが制御電位ＶＣＴＬの場合、容量値は、曲線ＣＲ２のように高基準電位Ｓ１００Ｈを中心に大略対称に、比較的大きい所定の容量値ＣＨから、容量値ＣＨよりも小さい所定の容量値ＣＬまで変化する。選択電位Ｓ２０５ｂが中間電位ＶＭに変化すると、容量値は、容量値ＣＨに固定される。この状態は、実施の形態１の可変容量調整部２０（図２に図示）において、選択電位Ｓ２０５ａが低電位ＶＬの場合と同等となる。
【００５９】
選択電位Ｓ２０５ｃが低基準電位Ｓ１００Ｌで選択電位Ｓ２０５ｂが制御電位ＶＣＴＬの場合、容量値は、曲線ＣＲ１のように低基準電位Ｓ１００Ｌを中心に大略対称に、容量値ＣＨから容量値ＣＬまで変化する。選択電位Ｓ２０５ｂが中間電位ＶＭに変化すると、容量値は、容量値ＣＬに固定される。この状態は、実施の形態１の可変容量調整部２０において、選択電位Ｓ２０５ａが高電位ＶＨの場合と同等となる。選択電位Ｓ２０５ｃが基準電位Ｓ１００で選択電位Ｓ２０５ｂが制御電位ＶＣＴＬの場合、実施の形態１の可変容量調整部２０において、選択電位Ｓ２０５ａが制御電位ＶＣＴＬの場合と同等となる。
【００６０】
これにより、可変容量調整部２０Ａは、実施の形態１の可変容量調整部２０を含む機能を有する。さらに、可変容量調整部２０Ａの容量値は、各曲線ＣＲ１、ＣＲ２のようになり、可変容量回路１１を含めた容量値は、実施の形態１の曲線ＣＰ３（図４Ａに図示）に比べて、曲線の自由度を大きくできる。
【００６１】
（実施の形態４）
実施の形態４では、実施の形態１と異なる点を中心に説明する。その他の構成、動作、および効果は、実施の形態１と同等であるので、説明を省略する。
【００６２】
図１１は、実施の形態４におけるＶＣＯ１ａの構成を示す回路図である。図１１の実施の形態４のＶＣＯ１ａは、図１に示す実施の形態１のＶＣＯ１に、バンド切り替え容量３１５ａ、３１５ｂ、３１５ｃ、および３１５ｄと、バンド切り替えスイッチ３１６ａ、３１６ｂ、３１６ｃ、および３１６ｄと、バンド制御回路３１７を追加した構成になっている。バンド切り替え容量３１５ａないし３１５ｄと、バンド切り替えスイッチ３１６ａないし３１６ｄは、それぞれ切り替え容量素子３１８ａ、３１８ｂ、３１８ｃ、および３１８ｄを構成する。
【００６３】
互いに並列に接続された各切り替え容量素子３１８ａ、３１８ｂと、互いに並列に接続された各切り替え容量素子３１８ｃ、３１８ｄとは、接地端子を接続点として互いに直列に接続されることにより、バンド切り替え部３１９を構成する。バンド切り替え部３１９の両端は、インダクタ回路１０、可変容量回路１１、可変容量調整部２０、および負性抵抗回路１２に並列に接続され、負性抵抗回路１２から、発振出力信号Ｓ１１０ａおよびＳ１１０ｂが供給される。
【００６４】
４つのバンド切り替え容量３１５ａないし３１５ｄのうち、バンド切り替え容量３１５ａ、３１５ｂとバンド切り替え容量３１５ｃ、３１５ｄの容量値は、それぞれ等しい。バンド切り替え容量３１５ｂ、３１５ｄは、バンド切り替え容量３１５ａ、３１５ｃに対して、それぞれ２倍の容量値を有する。バンド制御回路３１７は、切り替え信号により、各バンド切り替えスイッチ３１６ａないし３１６ｄをオン／オフし、ゼロから各バンド切り替え容量３１５ａ、３１５ｂの合計容量値まで、バンド切り替え部３１９の容量値を４段階に変化させる。さらに、可変容量調整部２０のスイッチ２０５ａにおいて、高電位ＶＨ／低電位ＶＬの選択動作を組み合わせることにより、バンド切り替え部３１９および可変容量調整部２０の合計容量値を８段階に変化させる。
【００６５】
図１２は、図１１のＶＣＯ１ａを用いて表した制御電位ＶＣＴＬに対するＶＣＯ発振周波数特性の特性図である。図１２においてＶＣＯ発振周波数特性は、バンド切り替え部３１９および可変容量調整部２０の合計容量値が８段階に変化するのに対応して、８段階の周波数バンドＦＱ１、ＦＱ２、ＦＱ３、ＦＱ４、ＦＱ５、ＦＱ６、ＦＱ７、およびＦＱ８に変化する。さらに、可変容量調整部２０において、選択電位Ｓ２０５ａが制御電位ＶＣＴＬの場合、ＶＣＯ発振周波数特性は、周波数バンドＦＳ１、ＦＳ２、ＦＳ３、およびＦＳ４のように変化する。
【００６６】
すなわち、周波数バンドＦＳ１は、制御電位ＶＣＴＬが低電位ＶＬの場合、周波数バンドＦＱ８に等しくなり、制御電位ＶＣＴＬが高電位ＶＨの場合、周波数バンドＦＱ７に等しくなる。周波数バンドＦＳ２は、制御電位ＶＣＴＬが低電位ＶＬの場合、周波数バンドＦＱ６に等しくなり、制御電位ＶＣＴＬが高電位ＶＨの場合、周波数バンドＦＱ５に等しくなる。周波数バンドＦＳ３は、制御電位ＶＣＴＬが低電位ＶＬの場合、周波数バンドＦＱ４に等しくなり、制御電位ＶＣＴＬが高電位ＶＨの場合、周波数バンドＦＱ３に等しくなる。周波数バンドＦＳ４は、制御電位ＶＣＴＬが低電位ＶＬの場合、周波数バンドＦＱ２に等しくなり、制御電位ＶＣＴＬが高電位ＶＨの場合、周波数バンドＦＱ１に等しくなる。
【００６７】
このように、実施の形態４は、ＶＣＯ１にバンド切り替え部３１９を追加することにより、８段階の周波数バンドＦＱ１ないしＦＱ８を構成する。しかも実施の形態４は、可変容量調整部２０において選択電位Ｓ２０５ａを制御電位ＶＣＴＬにすることにより、周波数感度の向上した周波数バンドＦＳ１ないしＦＳ４を構成する。実施の形態４の構成を実施の形態２の構成と比較すると、容量素子数を減らし、半導体チップ面積を縮小することができる。さらに実施の形態４は、容量構成がバンド切り替え部３１９および可変容量回路１１だけの場合に比べると、可変容量調整部２０を追加することにより、バンド切り替え容量の一部を可変容量素子に置き換えることと等価になる。この場合、周波数バンド構成を採用しつつ、周波数感度を変えることができ、半導体チップ面積を縮小することが可能となる。
【００６８】
なお、バンド切り替え容量３１５ｂ、３１５ｄは、バンド切り替え容量３１５ａ、３１５ｃに対して、それぞれ２倍の容量値を有するとしたが、例えば２倍よりも大きく構成してもよい。
【００６９】
（実施の形態５）
実施の形態５では、実施の形態１ないし４と異なる点を中心に説明する。その他の構成、動作、および効果は、実施の形態１ないし４と同等であるので、説明を省略する。
【００７０】
図１３は、実施の形態５における無線通信機器の構成を示すブロック図である。受信システムの場合、図１３において、受信ミキサ６３２は、アンテナ６３０からスイッチ６３１を介してＲＦ信号Ｓ６３１を入力する。同時に、受信ミキサ６３２は、実施の形態１ないし４の電圧制御発信器により生成される各ローカル信号Ｓ１１０ａ、Ｓ１１０ｂを入力する。ローカル信号は発振出力信号とも呼ぶ。受信ミキサ６３２は、ＲＦ信号Ｓ６３１と各ローカル信号Ｓ１１０ａ、Ｓ１１０ｂとを混合処理する。具体的には、受信ミキサ６３２は、ＲＦ信号Ｓ６３１の周波数と各ローカル信号Ｓ１１０ａ、Ｓ１１０ｂの周波数において、和の周波数と差の周波数を表すミキサ信号Ｓ６３２を生成し、ベースバンド処理部６３４に送る。ベースバンド処理部６３４は、ミキサ信号Ｓ６３２を、映像信号、音声信号、またはデータ信号に変換する。
【００７１】
送信システムの場合、図１３において、送信ミキサ６３３は、ベースバンド処理部６３４で生成されるベースバンド信号Ｓ６３４と、各ローカル信号Ｓ１１０ａ、Ｓ１１０ｂを入力する。送信ミキサ６３３は、ベースバンド信号Ｓ６３４と各ローカル信号Ｓ１１０ａ、Ｓ１１０ｂとを混合処理する。具体的には、送信ミキサ６３３は、ベースバンド信号Ｓ６３４の周波数と各ローカル信号Ｓ１１０ａ、Ｓ１１０ｂの周波数の和の周波数と差の周波数を表すミキサ信号Ｓ６３３を生成し、スイッチ６３１を介してアンテナ６３０に送る。
【００７２】
このように構成された無線通信機器は、実施の形態１ないし４の電圧制御発信器を用いることにより、電圧制御発信器の上述した効果を有し、無線通信機器としてローカル信号生成に関する所望の性能を達成することが可能となる。
【００７３】
以上、実施の形態におけるこれまでの説明は、すべて本発明を具体化した一例であって、本発明はこれらの例に限定されず、本発明の技術を用いて当業者が容易に構成可能な種々の例に展開可能である。
【産業上の利用可能性】
【００７４】
本発明は、電圧制御発振器、無線通信機器、および電圧制御発振方法に利用できる。
【図面の簡単な説明】
【００７５】
【図１】本発明の実施の形態１における電圧制御発振器の構成を示す回路図である。
【図２】本発明の実施の形態１における可変容量調整部の構成を示す回路図である。
【図３】本発明の実施の形態１におけるスイッチ回路の構成を示す回路図である。
【図４Ａ】本発明の実施の形態１における電圧制御発振器の特性を示す特性図である。
【図４Ｂ】本発明の実施の形態１における電圧制御発振器の特性を示す特性図である。
【図５】本発明の実施の形態２における電圧制御発振器の一部分の構成を示す回路図である。
【図６】本発明の実施の形態２における電圧制御発振器の構成の特性を示す特性図である。
【図７】本発明の実施の形態２における電圧制御発振器の構成の動作を示す説明図である。
【図８】本発明の実施の形態２における電圧制御発振器の動作を示すフローチャートである。
【図９】本発明の実施の形態３における電圧制御発振器の構成を示す回路図である。
【図１０】本発明の実施の形態３における電圧制御発振器の特性を示す特性図である。
【図１１】本発明の実施の形態４における電圧制御発振器の構成を示す回路図である。
【図１２】本発明の実施の形態４における電圧制御発振器の構成の特性を示す特性図である。
【図１３】本発明の実施の形態５における無線通信機器の構成を示すブロック図である。
【図１４】従来例の電圧制御発振器の構成を示す回路図である。
【図１５Ａ】従来例の可変容量素子を示す回路図である。
【図１５Ｂ】従来例のＭＯＳ容量の特性図である。
【図１６Ａ】従来例の切り替え容量素子の回路図である。
【図１６Ｂ】従来例の切り替え容量素子の特性図である。
【図１７Ａ】従来例の電圧制御発振器の特性を示す特性図である。
【図１７Ｂ】従来例の電圧制御発振器の特性を示す特性図である。
【符号の説明】
【００７６】
１、１ａ  電圧制御発振器
１０  インダクタ回路
１１、２１  可変容量回路
２０、２０ａ、２０ｂ、２０ｃ、２０ｄ、２０ｅ、２０ｆ、２０ｇ  可変容量調整部
１００  基準電位源
１００Ｈ  高基準電位源
１００Ｌ  低基準電位源
１０１  制御電位生成回路
１０２  高電位生成回路
１０３  低電位生成回路
１０４  電流源
１０５  スイッチ制御回路
１０６  直流電位源
１０７ａ、１０７ｂ、２０７ａ、２０７ｂ  可変容量素子
１０８ａ、１０８ｂ、２０８ａ、２０８ｂ  ＤＣカット用容量
１０９ａ、１０９ｂ  インダクタ
１１０ａ、１１０ｂ  発振トランジスタ
１１２ａ、１１２ｂ、１１２ｃ、２１２ａ、２１２ｂ、２１２ｃ  高周波阻止抵抗
２０５ａ、２０５ｂ、２０５ｃ  スイッチ
３１５ａ、３１５ｂ、３１５ｃ、３１５ｄ  バンド切り替え容量
３１６ａ、３１６ｂ、３１６ｃ、３１６ｄ  バンド切り替えスイッチ
３１７  バンド制御回路
３１８ａ、３１８ｂ、３１８ｃ、３１８ｄ  切り替え容量素子
３１９  バンド切り替え部
７１９  中間電位生成回路
５２２ａ、５２２ｂ  ＰＭＯＳトランジスタ
５２３ａ、５２３ｂ  ＮＭＯＳトランジスタ
６３０  アンテナ
６３１  スイッチ
６３２  受信ミキサ
６３３  送信ミキサ
６３４  ベースバンド処理部
【図１】
2008277881.tif 000003
【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５Ａ】
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【図１５Ｂ】
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【図１６Ａ】
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【図１６Ｂ】
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【図１７Ａ】
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【図１７Ｂ】
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