(57)【要約】【課題】１チップ内に高速アクセス用と大容量記憶用の２種のデータ領域が設定される半導体記憶装置を提供する。【解決手段】複数の電気的書き換え可能な不揮発性メモリセルが直列接続されたＮＡＮＤストリングを配列して構成される半導体記憶装置であって、第１のデータ領域と、前記第１のデータ領域に比べて小容量でかつ高速のランダムアクセスが可能な第２のデータ領域とを有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数の電気的書き換え可能な不揮発性メモリセルが直列接続されたＮＡＮＤストリングを配列して構成される半導体記憶装置であって、
第１のデータ領域と、
前記第１のデータ領域に比べて小容量でかつ高速のランダムアクセスが可能な第２のデータ領域とを有する
ことを特徴とする半導体記憶装置。
【請求項２】
前記第１のデータ領域は、所定ビットのセクタをアクセス単位としてシーケンシャルアクセスされ、
前記第２のデータ領域は、前記第１のデータ領域に比べてワード線長が小さい
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記第２のデータ領域として、チップ中央の周辺回路領域の両側に配置された二つのランダムアクセス用バンクを有し、
前記第１のデータ領域として、前記ランダムアクセス用バンクの外側に配置された二つのシーケンシャルアクセス用バンクを有する
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項４】
前記ランダムアクセス用バンク及びシーケンシャルアクセス用バンクはそれぞれ、
主要部がデータ記憶を行う情報セルとして、一部が情報セルのセル電流を検出するための参照電流を流す参照セルとして用いられる第１及び第２のセルアレイを有し、
前記第１及び第２のセルアレイの間に、一方から選択された情報セルＮＡＮＤストリングと他方から選択された参照セルＮＡＮＤストリングとのセル電流差を検出してデータをセンスするセンスユニットを有する
ことを特徴とする請求項３記載の半導体記憶装置。
【請求項５】
前記ランダムアクセス用バンクのセンスユニットと、前記シーケンシャルアクセス用バンクのセンスユニットとは前記周辺回路領域から供給される同じ制御信号を用いるものであり、両バンクの間に、前記シーケンシャルアクセス用バンク側に配置される制御信号線を選択的にレベル固定して非活性にするための転送ゲート回路が挿入されている
ことを特徴とする請求項３記載の半導体記憶装置。
【請求項６】
前記ランダムアクセス用バンクは２値記憶を行い、
前記シーケンシャルアクセス用バンクは多値記憶を行う
ことを特徴とする請求項３記載の半導体記憶装置。
【請求項７】
前記ランダムアクセス用バンクと前記シーケンシャルアクセス用バンクとに対して、読み出しデータのエラー検出訂正を行う共通のＥＣＣ回路が設けられ、前記ＥＣＣ回路は、前記シーケンシャルアクセス用バンクのアクセス単位であるセクタより小さいデータ単位でエラー検出訂正を行うように構成されている
ことを特徴とする請求項３記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、高速アクセス用と大容量記憶用の２種のデータ領域が設定される半導体記憶装置に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリは、モバイル機器などで画像や動画などの大容量のデータを扱う用途の増加と共に需要が増している。最近のフラッシュメモリは、１つのメモリセルに２ビットの情報を記憶することのできる多値技術により、小さなチップ面積で、より多くの情報を記憶することを可能としている。
【０００３】
ＮＡＮＤ型フラッシュメモリは、セル電流がＮＯＲ型のそれの数十分の一と小さく、高速なランダムアクセスには向かない。このため、データをバッファに読み出しこれをシリアルに出力することでデータ転送レートを上げ、ＤＲＡＭなどのバッファメモリを介して高速なシステムに対応させるようにしている。
【０００４】
従来のＮＡＮＤ型フラッシュメモリでは、セルのＯＮ／ＯＦＦによってセンスアンプ・ラッチ内の電荷が放電されるか否かでラッチの反転を選択的に生じさせることにより、セル情報を読み出している。このためメモリセルにアクセスして読み出すにはマイクロ秒単位の時間が必要であった。
【０００５】
さらに多値技術では、読み出し時のワード線電圧をメモリセルのしきい値に対して十分に大きくすることはできないため、メモリセル電流は数百ｎＡ程度でしかない。ＮＡＮＤ型フラッシュメモリの読み出しパフォーマンスの向上には、微小な電流を高速にセンスする必要がある。
【０００６】
微小なセル電流を高速にセンスするセンスアンプとして、メモリセルと参照セルのセル電流差を差動増幅するラッチ型の電流検出型センスアンプが提案されている（特許文献１参照）。
【０００７】
現在携帯機器では、ＯＳなどのプログラムデータを高速ランダムアクセスが可能なＮＯＲ型フラッシュメモリに記憶し、画像や音楽データなどの大容量のファイルデータはＮＡＮＤ型フラッシュメモリに記憶する、というような構成をとっている。ＯＳなどのプログラムは頻繁な書き換えがないため、書き込み速度の遅いＮＯＲ型フラッシュメモリをＲＯＭとして使用しているが、ランダムアクセスが高速なため、ＣＰＵと直接接続し、直接コード実行を行っている。
【０００８】
また、画像や音楽データなどの大容量ファイルデータは、高速書き込みが可能なＮＡＮＤ型フラッシュメモリが適している。しかし、ＮＡＮＤ型フラッシュメモリのランダムアクセスには２０μｓ程度の時間がかかるため、直接ＣＰＵと接続してコードを実行することは不可能である。
【０００９】
そこで、ＮＡＮＤ型フラッシュメモリにコードデータが記憶されている場合は、一度、ＤＲＡＭなどのメモリにデータをコピーし、そこからコードの実行を行うなどしている。また、ＮＡＮＤ型フラッシュメモリ制御ユニットは、データの入出力転送を行い、さらに外部から指定された論理アドレスをメモリの物理アドレスに変換する機能や、ＥＣＣ回路でメモリから読み出したデータに符号化、エラー訂正を施す機能等を有している。
【００１０】
しかし、ＮＯＲ型フラッシュメモリとＮＡＮＤ型フラッシュメモリの２チップ構成では、コストの増加を招き、実装面積の増加につながる。よって、１つのチップにおいて高速ランダムアクセスが可能で、大容量のデータの記憶が可能とすることが望まれる。
【００１１】
通常ＮＡＮＤ型フラッシュメモリは、所定ビットのセクタをアクセス単位として、シーケンシャルアクセスを行うようになっている。このため、ＮＡＮＤ型フラッシュメモリは、ＣＰＵがＯＳなどのプログラムを実行するときに必要なメモリへのランダムアクセスに対応することができない。ＮＯＲ型フラッシュメモリの代わりにＮＡＮＤ型フラッシュメモリを用いる場合は、ＮＡＮＤ型フラッシュメモリに格納されていたＯＳなどのプログラムを、いったん、ＤＲＡＭへ転送し、その後にプログラムの実行を行う必要がある。
【００１２】
以上のようなシステム構成を実現するには、マスクＲＯＭやＮＯＲ型フラッシュメモリなどの容量の小さなブート用ＲＯＭを備えて、ＮＡＮＤ型フラッシュメモリに格納されていたプログラムをＤＲＡＭに転送して実行するために必要な前処理を行うソフトウェアを、そのブート用ＲＯＭに格納しておく必要がある（例えば特許文献２参照）。
【００１３】
一般に、ブートＲＯＭのコストは、メモリ容量が小さいほど低くなるため、ブートＲＯＭに格納するソフトウェアは必要最低限に限定される。多くの場合は、ブートＲＯＭには、外部バス制御ユニットやメモリ制御ユニットの初期設定を行う命令コード、およびＮＡＮＤ型フラッシュメモリに格納されているプログラムをＤＲＡＭに転送する命令コードのみが格納される。
【特許文献１】特開２００５−２８５１６１号公報
【特許文献２】特開２００５−１０９４２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
この発明は、１チップ内に高速アクセス用と大容量記憶用の２種のデータ領域が設定される半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００１５】
この発明の一態様による半導体記憶装置は、複数の電気的書き換え可能な不揮発性メモリセルが直列接続されたＮＡＮＤストリングを配列して構成される半導体記憶装置であって、
第１のデータ領域と、
前記第１のデータ領域に比べて小容量でかつ高速のランダムアクセスが可能な第２のデータ領域とを有する。
【発明の効果】
【００１６】
この発明によると、１チップ内に高速アクセス用と大容量記憶用の２種のデータ領域が設定される半導体記憶装置を提供することができる。
【発明を実施するための最良の形態】
【００１７】
以下、図面を参照して、この発明の実施の形態を説明する。
【００１８】
図１は、一実施の形態によるＮＡＮＤ型フラッシュメモリの概略メモリチップレイアウトを示している。このメモリチップは、ランダムアクセス可能なバンクＲＮＡ−ＢＮＫと、大容量データ記憶用のシーケンシャルアクセスを行うバンクＳＱＡ−ＢＮＫとを有する。
【００１９】
即ちチップ中央部が周辺回路領域３であり、これを挟んで、高速ランダムアクセス用バンクＲＮＡ−ＢＮＫ０，ＲＮＡ−ＢＮＫ１が配置される。更にこれらの外側に、センタをアクセス単位としてシーケンシャルアクセスされるシーケンシャルアクセス用バンクＳＱＡ−ＢＮＫ０，ＳＱＡ−ＢＮＫ１が配置される。
【００２０】
ランダムアクセス用バンクＲＮＡ−ＢＮＫ０，ＲＮＡ−ＢＮＫ１はそれぞれ、センスユニット（ＳＵ０１，ＳＵ１１）２を挟んで配置された二つずつのセルアレイ１ｃ，１ｄにより構成され、ＯＳ等のプログラムを記憶する領域として用いられる。
【００２１】
シーケンシャルアクセス用バンクＳＱＡ−ＢＮＫ０，ＳＱＡ−ＢＮＫ１はそれぞれ、センスユニット（ＳＵ００，ＳＵ１０）２を挟んで配置された二つずつのセルアレイ１ａ，１ｂにより構成され、例えば音楽や画像データ等のファイルデータを記憶する領域として用いられる。
【００２２】
セルアレイ１ａ，１ｂ，１ｃ，１ｄはそれぞれ、多数の情報セルＮＡＮＤストリングと少なくとも一つの参照セルＮＡＮＤストリングを有する。そして、シーケンシャルアクセス用バンクＳＱＡ−ＢＮＫ０，ＳＱＡ−ＢＮＫ１では、セルアレイ１ａ，１ｂの一方の情報セルＮＡＮＤストリングが選択されたときに、他方の参照セルＮＡＮＤストリングが選択されて、情報セルと参照セルとのセル電流差に基づいてセンスユニットによりデータセンスされる。
【００２３】
同様に、ランダムアクセスバンクＲＮＡ−ＢＮＫ０，ＲＮＡ−ＢＮＫ１においても、セルアレイ１ｃ，１ｄの一方の情報セルＮＡＮＤストリングが選択されたときに、他方の参照セルＮＡＮＤストリングが選択されて、情報セルと参照セルとのセル電流差に基づいてセンスユニットによりデータセンスされる。
【００２４】
ランダムアクセス用バンクＲＮＡ−ＢＮＫ０，ＲＮＡ−ＢＮＫ１は、ひとつのセルアレイが３２Ｍｂであり、セルアレイを４つ配置することにより合計で１２８Ｍｂのランダムアクセス用バンクが構成されている。シーケンシャルアクセス用バンクＳＱＡ−ＢＮＫ０，ＳＱＡ−ＢＮＫ１は、一つのセルアレイが２５６Ｍｂであり、セルアレイを４つ配置することにより、１Ｇｂのシーケンシャルアクセス用バンクを構成している。
【００２５】
ワード線を選択駆動するロウデコーダ４は、各セルアレイのワード線の両端部に分散して配置されている。即ち一方のシーケンシャルアクセス用バンクＳＱＡ−ＢＮＫ０のセルアレイ１ａと１ｂに対してそれぞれロウデコーダ４として、（ＲＤＥＣ００，ＲＤＥＣ０１）と（ＲＤＥＣ０２，ＲＤＥＣ０３）が、ランダムアクセスバンクＲＮＡ−ＢＮＫ０のセルアレイ１ｃと１ｄに対してそれぞれロウデコーダ４として、（ＲＤＥＣ０４，ＲＤＥＣ０５）と（ＲＤＥＣ０６，ＲＤＥＣ０７）が配置される。
【００２６】
同様に他方のシーケンシャルアクセス用バンクＳＱＡ−ＢＮＫ１のセルアレイ１ａと１ｂに対してそれぞれロウデコーダ４として、（ＲＤＥＣ１０，ＲＤＥＣ１１）と（ＲＤＥＣ１２，ＲＤＥＣ１３）が、ランダムアクセスバンクＲＮＡ−ＢＮＫ１のセルアレイ１ｃと１ｄに対してそれぞれロウデコーダ４として、（ＲＤＥＣ１４，ＲＤＥＣ１５）と（ＲＤＥＣ１６，ＲＤＥＣ１７）が配置される。
【００２７】
ランダムアクセスバンクＲＮＡ−ＢＮＫとシーケンシャルアクセスバンクＳＱＡ−ＢＮＫとの間の物理的な違いは、ワード線長の違いである。ＲＮＡ−ＢＮＫは２０４８ビット線で構成されているのに対し、ＳＱＡ−ＢＮＫは１６３８４ビット線で構成されている。よって、ＲＮＡ−ＢＮＫは、ＳＱＡ−ＢＮＫに比べてワード線長が１／８と小さく、これが高速ランダムアクセスを可能としている。ＲＮＡ−ＢＮＫとＳＱＡ−ＢＮＫのビット線長は同じである。
【００２８】
一般にＮＡＮＤ型フラッシュメモリがランダムアクセスに適さない一つの理由は、メモリセルが直列に接続されてＮＡＮＤストリングを構成するため、セル電流が少ないことである。もう一つは、駆動回路をできる限り少なくするためにワード線長やビット線長を長くしていることであり、これにより寄生容量や寄生抵抗が大きくなってランダムアクセスに不適となっている。
【００２９】
この実施の形態では、後に説明する電流検出型センスアンプにより、ビット線方向の高速化（センス時間の短縮）は可能であるが、ワード線が長い場合はワード線の選択時間によって、ほぼアクセス時間が決まってしまう。よって、高速なアクセスのためにはできる限り短いワード線長がよい。
【００３０】
しかし、ＮＡＮＤ型フラッシュメモリは選択したワード線に接続されたメモリセルのうち全部または、その半分を一括で書き込みするため、一度にたくさんのメモリセルを書き込むためには、できる限りワード線長は長いほうがよい。ワード線長の短いセルアレイを多数並べ、同時に複数のセルアレイのワード線を選択して書き込むことも可能であるが、これはワード線を分割するために、ワード線を選択するためのロウデコーダが多数必要になり、それにより、チップ面積の増大を招いてしまう。
【００３１】
そこでこの実施の形態では、高速ランダムアクセス用のワード線の短いメモリバンクと、大容量データ記憶が可能でかつ高速書き込みができるワード線長の長いメモリバンクを組み合わせる。これにより、チップ面積の増加を抑制しながら、あるデータ領域はランダムアクセスを可能とし、他のデータ領域を大容量かつ高速書き込みを可能とすることができる。
【００３２】
なお図１に示すチップレイアウトは１例であって、他のワード線長、ビット線長やセルアレイ配置も可能である。
【００３３】
図２は、シーケンシャルアクセス用バンクＳＱＡ−ＢＮＫを構成するセルアレイ１ａ，１ｂのブロック構成を示している。ランダムアクセス用バンクＲＮＡ−ＢＮＫを構成するセルアレイ１ｃ，１ｄのブロック構成も、ワード線長が異なるのみで同様である。
【００３４】
図示のようにセルアレイ１ａ，１ｂ（或いは１ｃ，１ｄ）にはそれぞれ、データ記憶を行うための“情報セル”Ｉ−ｃｅｌｌを配列した２ｎ−１個の情報セルブロックＩ−ｃｅｌｌＢＬＫｉ（ｉ＝０〜２ｎ−１）が配列されている。セルアレイ１ａ，１ｂにはまた、情報セルＩ−ｃｅｌｌのセルデータを読み出すための参照電流を生成する“参照セル”Ｒ−ｃｅｌｌａを配列した第１の参照セルブロックＲ−ｃｅｌｌａＢＬＫが、少なくとも一つずつ配置されている。
【００３５】
具体的に、セルアレイ１ａ側の一つの情報セルブロックＩ−ｃｅｌｌＢＬＫが選択されたとき、他方のセルアレイ１ｂから参照セルブロックＲ−ｃｅｌｌａＢＬＫが選択され、同時に選択された情報セルと参照セルとがビット線対ＢＬ，ＢＬＢに接続される。同様に、セルアレイ１ｂ側から一つの情報セルブロックＩ−ｃｅｌｌＢＬＫが選択されたときには、セルアレイ１ａから参照セルブロックＲ−ｃｅｌｌａＢＬＫが選択される。
【００３６】
図２の例では、参照セルブロックＲ−ｃｅｌｌａＢＬＫはそれぞれセルアレイ１ａ，１ｂ内の情報セルブロック配列のほぼ中央位置に配置されている。
【００３７】
セルアレイ１ａ，１ｂには更に、第１の参照セルブロックＲ−ｃｅｌｌａＢＬＫとは別に、この参照セルブロックＲ−ｃｅｌｌａＢＬＫの参照レベルの書き込みベリファイ時や情報セルの消去ベリファイ時に必要な参照電流を生成するための“参照セル”Ｒ−ｃｅｌｌｂを用いた第２の参照セルブロックＲ−ｃｅｌｌｂＢＬＫが少なくとも一つずつ配置されている。
【００３８】
第１の参照セルブロックＲ−ｃｅｌｌａＢＬＫの参照セルには、情報セルブロックＩ−ｃｅｌｌＢＬＫと同様に書き込み及び消去ができるメモリセル構造が用いられるのに対し、第２の参照セルブロックＲ−ｃｅｌｌｂＢＬＫでは、基本的には同様のメモリセル構造を用いるが、書き込み及び消去ができない受動的な参照電流源が構成される。
【００３９】
図３は、情報セルブロックＩ−ｃｅｌｌＢＬＫ及び第１の参照セルブロックＲ−ｃｅｌｌａＢＬＫに共通の具体構成を示しており、複数のＮＡＮＤセルユニット（即ちＮＡＮＤストリング）Ｉ−ｃｅｌｌＮＡＮＤ，Ｒ−ｃｅｌｌａＮＡＮＤをマトリクス配列して構成される。
【００４０】
各ＮＡＮＤストリングは、複数個（図の例では３２個）直列接続された電気的書き換え可能な不揮発性メモリセルＭＣ０−ＭＣ３１を有する。各メモリセルＭＣは浮遊ゲートと制御ゲートが積層されたＭＯＳトランジスタ構造を有し、浮遊ゲートの電荷蓄積状態により不揮発にデータ記憶を行う。
【００４１】
ＮＡＮＤストリングの一端は、選択ゲートトランジスタＳ１を介してビット線ＢＬ（ＢＬＢ）に、他端は選択ゲートトランジスタＳ２を介して共通ソース線ＣＥＬＳＲＣに接続される。
【００４２】
メモリセルＭＣ０〜ＭＣ３１の制御ゲートはそれぞれ異なるワード線ＷＬ０〜ＷＬ３１に接続される。選択ゲートトランジスタＳ１，Ｓ２のゲートはそれぞれワード線ＷＬと並行する選択ゲート線ＳＧＤ，ＳＧＳに接続される。ワード線ＷＬ０〜ＷＬ３１を共有する複数のＮＡＮＤストリングの集合が、データ消去の基本単位となる“ブロック”を構成する。
【００４３】
図２で説明したように、各セルアレイ１ａ，１ｂ内でビット線方向に並ぶ複数のブロックのうち、少なくとも一つずつが第１の参照セルブロックＲ−ｃｅｌｌａＢＬＫとして設定される。複数のＮＡＮＤストリングブロックのうちどのブロックを第１の参照セルブロックとして用いるかは任意であるが、一旦第１の参照セルブロックとして設定されると、それが以後固定的に用いられ、残りが情報セルブロックＩ−ｃｅｌｌＢＬＫとなる。
【００４４】
図４は、第２の参照セルブロックＲ−ｃｅｌｌｂＢＬＫの構成を示している。これも情報セルブロックＩ−ｃｅｌｌＢＬＫや第１の参照セルブロックＲ−ｃｅｌｌａＢＬＫと基本メモリセル構造は同じであるが、そのＮＡＮＤストリングＲ−ｃｅｌｌｂＮＡＮＤでは、メモリセルＭＣ０−ＭＣ３１は、制御ゲートと浮遊ゲートを全て短絡したゲート配線を有し、これに参照電圧Ｖｒｅｆが与えられる。即ち、直列接続された全てのメモリセルを浮遊ゲートに参照電圧Ｖｒｅｆを与えた一体のトランジスタとして動作させて、参照電流を得る。
【００４５】
セル電流を検出するための参照電流源回路は、原理的には、セルアレイとは別に各センスアンプの入力端に構成することも可能である。しかしこの実施の形態のように、セルアレイ内にメモリセルと基本的に同様の構成を用いて全ての参照電流源回路を構成することにより、無駄なトランジスタ面積を用いることなく、ばらつきのない参照電流源を得ることができる。
【００４６】
シーケンシャルアクセス用バンクＳＱＡ−ＢＮＫでの大容量記憶を可能とするためには、多値技術が欠かせない。例えばこの実施の形態では、図５に示すような４値技術を用いる。
【００４７】
図５は、４値データ記憶の場合の情報セルＩ−ｃｅｌｌと参照セルＲ−ｃｅｌｌａのデータしきい値分布を示している。情報セルＩ−ｃｅｌｌには、図示のように、低い方から順に４つのデータしきい値状態Ｅ，Ａ，Ｂ及びＣが設定される。
【００４８】
これらのデータ状態Ｅ，Ａ，Ｂ，Ｃに対して例えば、上位ページデータＵＰと下位ページデータＬＰとが次のように割り付けられる。即ち、４値データを（ＵＰ，ＬＰ）として、データ状態Ｅを（１，１）、データ状態Ａを（０，１）、データ状態Ｂを（０，０）、データ状態Ｃを（１，０）とする。
【００４９】
データ状態Ｅは、負しきい値の消去状態である。データ書き込みは、まず下位ページ書き込みが行われ、データ状態Ｅから選択的にデータ状態Ｂにしきい値電圧を上昇させる。上位ページ書き込みでは、（０，１）書き込みの場合はデータ状態ＥからＡへ選択的にしきい値上昇させ、（１，０）書き込みの場合はデータ状態ＢからＣへ選択的にしきい値上昇させる。従って先に書き込まれている下位ページデータ読み出しを行い、その読み出しデータに応じて書き込み制御を行うことが必要となる。
【００５０】
参照セルＲ−ｃｅｌｌａには、２値データ記憶の場合と同様に、データ状態Ｅを消去状態として、０Ｖ近傍のしきい値電圧の参照レベルＲが書かれるものとする。そして、情報セルＩ−ｃｅｌｌの書き込みベリファイ時には、参照セルＲ−ｃｅｌｌａとのセル電流差検出によるベリファイ読み出しが行われる。
【００５１】
データ状態Ａ，Ｂ，Ｃの書き込みの際のベリファイ電圧はそれぞれ、ＰＡ，ＰＢ，ＰＣであり、参照セルＲｃｅｌｌａに与えられるベリファイ電圧はＰｒである。これらのベリファイ電圧を用いて、情報セルＩ−ｃｅｌｌのセル電流Ｉｃと、参照セルＲ−ｃｅｌｌａのセル電流（参照電流）Ｉｒとの比較によりデータ判定を行うことは、２値記憶の場合と同様である。
【００５２】
通常のデータ読み出し時にワード線に与えられるセル読み出し電圧は、各データ状態Ｅ，Ａ，Ｂ，Ｃの間に設定されたＲＡ，ＲＢ，ＲＣが用いられ、参照セルＲ−ｃｅｌｌａに与えられる読み出し電圧は参照レベル上限値に近い電圧Ｒｒが用いられる。この通常読み出し時も、情報セルＩ−ｃｅｌｌのセル電流Ｉｃと、参照セルＲ−ｃｅｌｌａのセル電流Ｉｒとの比較により、データ判定を行う。
【００５３】
図５のデータビット割り付けの例では、下位ページ読み出しが読み出し電圧ＲＢを用いた１回の読み出しで可能であるのに対し、上位ページデータ読み出しに、読み出し電圧ＲＡ，ＲＣを用いた２回の読み出し動作が必要である。この場合上位ページデータの判定は、データ“１”の数の奇偶判定により行うことができる。即ち、“１”の数が偶数の場合には上位ページデータは“１”、奇数の場合に“０”と判定できる。
【００５４】
以上のように、下位ページ書き込みは、２値データ記憶の場合と同様の動作で可能であるが、上位ページ書き込みは、既に書かれている下位ページデータと、外部から入力された書き込みデータにより、どのしきい値レベルに上昇させるかを決定することが必要になる。また、書き込みベリファイ動作においても、どのメモリセルをどのレベルでベリファイ読み出しするかを判別しなければならない。
【００５５】
４値記憶では、２値記憶の場合に比べてデータセンスに時間がかかる。そこでこの実施の形態において、高速性能が要求されるランダムアクセス用バンクＲＮＡ−ＢＮＫについては、好ましくは２値記憶方式を適用する。具体的には、図５で説明した４値記憶方式の下位ページ（ＵＰ）データのみ、即ちデータレベルＥとＢのみを用いる２値記憶とする。
【００５６】
この様にランダムアクセス用バンクＲＮＡ−ＢＮＫのメモリセルを２値で使用することによって、メモリセルの電流も大きくすることができる。なぜならば、多値メモリセルでは、各データレベル（しきい値レベル）の間隔が狭いため、しきい値に対して十分にワード線電圧を高くすることができない。これに対して、２値のメモリセルの場合、２つのしきい値レベルだけのため、しきい値に対して十分ワード線を高くすることができる。これにより、多値で記憶したメモリセルを用いるよりも高速にセンスすることが可能となる。
【００５７】
なお、シーケンシャルアクセス用バンクＳＱＡ−ＢＮＫは、用途に応じて多値でも２値でも使用可能とすることも有効である。
【００５８】
図６は、ランダムアクセス用バンクＲＮＡ−ＢＮＫ側のセンスユニット２即ちＳＵ０１，ＳＵ１１の具体的な構成を示している。ここでは、一つのセンスアンプＳ／Ａを１６ビット線対が共有する例を示している。即ち、バンクを構成する一方のセルアレイ側の１６ビット線ＢＬ（ＢＬ０−ＢＬ１５）と、他方のセルアレイ側の１６ビット線ＢＬＢ（ＢＬＢ０−ＢＬＢ１５）に一つのセンスアンプＳ／Ａが配置されている。
【００５９】
偶数番ビット線と奇数番ビット線は、それぞれ信号ＶＴＧＥ，ＶＴＧＯにより制御される選択トランジスタＱｅ，Ｑｏにより、選択的にノードＧＢ０−ＧＢ７，ＧＢＢ０−ＧＢＢ７に接続される。これらのノードＧＢ０−ＧＢ７，ＧＢＢ０−ＧＢＢ７は、信号ＰＢ０−ＰＢ７，ＰＢＢ０−ＰＢＢ７により選択される転送トランジスタＱ２１を介して、センスアンプＳ／Ａの入力ノードＩＮ，ＩＮＢに接続される。
【００６０】
ビット線選択トランジスタＱｅ，Ｑｏは、高耐圧トランジスタであり、それ以外のセンスユニット構成トランジスタは低電圧用トランジスタである。
【００６１】
書き込みデータを保持するために、ビット線ＢＬ側に、同時に選択されるビット線数に等しい数（８個）のデータラッチＶＬ（ＶＬ０−ＶＬ７）が配置され、同様にビット線ＢＬＢ側にも、同時に選択されるビット線数に等しい数のデータラッチＶＬＢ（ＶＬＢ０−ＶＬＢ７）が配置されている。
【００６２】
ビット線ＢＬ側の１６ビット線に対応して設けられた８個のデータラッチＶＬは、データ転送ノードＢＩＳを共有し、同様にビット線ＢＬＢ側の１６ビット線に対応して設けられた８個のデータラッチＶＬＢはデータ転送ノードＢＩＳＢを共有する。
【００６３】
基本的に、ビット線ＢＬ側のセル書き込みの場合にデータラッチＶＬが用いられ、ビット線ＢＬＢ側のセル書き込みの場合にデータラッチＶＬＢが用いられる。このようなラッチ回路配置により、多数のビット線（全偶数番ビット線或いは全奇数番ビット線）での同時書き込みを行うことが可能になる。
【００６４】
データラッチＶＬの一方のデータノードＶＬＤＢは、信号ＤＴにより同時に制御される転送トランジスタＱ２３を介してそれぞれノードＧＢに接続される。データ書き込み時は、この転送トランジスタＱ２３の制御により、データラッチＶＬに保持された書き込みデータに応じてビット線電圧制御が行われる。他方のデータノードＶＬＤＳは、それぞれ異なるタイミング信号ＶＬＳ（ＶＬＳ０−ＶＬＳ７）により制御される転送トランジスタＱ２２を介して、センスアンプＳ／Ａに付属する一方のデータ転送ノードＢＩＳに接続される。
【００６５】
同様に、各データラッチＶＬＢの一方のデータノードＶＬＤＢＢは、信号ＤＴＢにより同時に制御される転送トランジスタＱ２３を介してそれぞれノードＧＢＢに接続され、他方のデータノードＶＬＤＳＢは、それぞれ異なるタイミング信号ＶＬＳＢ（ＶＬＳＢ０−ＶＬＳＢ７）により制御される転送トランジスタＱ２２を介して、他方のデータ転送ノードＢＩＳＢに接続される。
【００６６】
センスアンプＳ／Ａの出力ノードＯＵＴ，ＯＵＴＢは、データ転送制御回路ＤＬを介してデータ線ＩＯｎに選択的に接続される。またこの転送制御回路ＤＬの制御により、出力ノードＯＵＴ，ＯＵＴＢは選択的にデータ転送ノードＢＩＳ，ＢＩＳＢに接続されることになる。即ち、一つのセンスアンプＳ／Ａと複数のデータラッチＶＬ又はＶＬＢとの間のデータ転送はそれぞれ共通データ転送ノードＢＩＳ又はＢＩＳＢを介して行われる。
【００６７】
データラッチＶＬとＶＬＢとは書き込み時、共に書き込みデータがロードされるが、一方はセルアレイ選択に応じてベリファイ読み出し結果に応じて書き換えられて、ビット線電圧制御に供され、他方はベリファイ制御のために書き込みサイクル終了までそのまま書き込みデータを保持する。
【００６８】
即ち各書き込みサイクルのベリファイ読み出し時、ビット線データは順次センスアンプＳ／Ａでセンスされ、そのセンス出力は、データ転送ノードＢＩＳ又はＢＩＳＢを介してデータラッチＶＬ又はＶＬＢに転送されて、ベリファイ読み出し結果に従って書き込みデータの書き換えが行われる。
【００６９】
センスアンプＳ／Ａの入力ノードＩＮ，ＩＮＢにはそれぞれ、通常読み出し時にビット線対ＢＬ，ＢＬＢをプリチャージするための、信号ＮＲＲＮＡにより制御されるトランジスタＱ２４を用いたプリチャージ回路２１が接続されている。
【００７０】
センスアンプＳ／Ａの入力ノードＩＮ，ＩＮＢには更に、ベリファイ読み出し時に特定のセンスアンプＳ／Ａの出力ノードＯＵＴ，ＯＵＴＢを強制的にレベル設定するためのベリファイ制御回路（プルアップ回路）２２が接続されている。具体的にこのプルアップ回路２２は、書き込みベリファイ読み出し時に、“１”書き込みセルについて次のサイクルで“０”書き込みとなる事態を防止し、再度“１”書き込みとするために用いられる。
【００７１】
これらのプルアップ回路２２は、タイミング信号ＲＥＦＲ，ＲＥＦＬにより制御されるトランジスタＱ２６と、ラッチ回路ＶＬＢのデータが転送されたノードＢＩＳ，ＢＩＳＢにより制御されるトランジスタＱ２５の直列回路により構成されている。
【００７２】
図７は、ラッチ型転送制御回路ＤＬの構成を示している。この転送制御回路ＤＬは、クロックトＣＭＯＳインバータ７１，７２を組み合わせて構成されたラッチ回路を有する。データ転送ノードＢＩＳ，ＢＩＳＢはデータラッチＶＬ，ＶＬＢにより共有されるノードであり、このラッチ回路の入出力ノードに接続されると共に、選択信号Ｘｉ，Ｙｊにより制御されるトランジスタＱ７１，Ｑ７２を介し、信号ＬＣＬＥ，ＲＣＬＥにより制御されるトランジスタＱ７５，Ｑ７６を介して選択的に内部データ線ＩＯｎに接続される。
【００７３】
また、センスアンプＳ／Ａの出力ノードＯＵＴ，ＯＵＴＢとデータノードＢＩＳ，ＢＩＳＢとの間はそれぞれ、ゲート信号ＳＡＯＣ，ＳＡＯＢＣにより制御されるトランジスタＱ７３，Ｑ７４により接続される。
【００７４】
データ転送制御回路ＤＬは、データラッチＶＬ，ＶＬＢとセンスアンプＳ／Ａの出力ノードＯＵＴ，ＯＵＴＢとの接続、出力ノードＯＵＴ，ＯＵＴＢとデータバス線ＩＯｎとの接続を制御する他、データの反転処理などを行う。
【００７５】
図８は、シーケンシャルアクセス用バンクＳＱＡ−ＢＮＫ側の４値データ記憶に適用されるセンスユニット２即ち、ＳＵ００，ＳＵ１０の構成を、１６ビット線に一つのセンスアンプＳ／Ａを配置する場合について、ランダムアクセス用バンクＲＮＡ−ＢＮＫ側のそれ（図６）と対応させて示している。図６と対応する部分には、同一符号を付して詳細説明は省く。
【００７６】
２値記憶の場合と同様に、ビット線ＢＬ側には、同時選択されるビット線数と同数のデータラッチＶＬが、同様にビット線ＢＬＢ側にビット線数と同数のデータラッチＶＬＢが配置される。これらデータラッチの構成も、図１６に示す２値記憶の場合と同様である。
【００７７】
センスアンプＳ／Ａの入力ノードＩＮ，ＩＮＢには、２値記憶の場合と異なり、通常読み出し時のプリチャージ回路２１ａとベリファイ読み出し時のプリチャージ回路２１ｂとが別々に設けられている。４値記憶の場合、ベリファイ読み出し時に書き込むべきデータに応じてビット線電圧制御を行う必要があるためである。
【００７８】
通常読み出し用のプリチャージ回路２１ａは、制御信号ＮＲＳＱＡにより制御されるトランジスタＱ２４ａと、Ｖｄｄが与えられたトランジスタＱ２７ａの直列回路である。ベリファイ読み出し用のプリチャージ回路２１ｂは、制御信号ＶＲにより制御されるトランジスタＱ２４ｂと、ノードＰＶにより制御されるトランジスタＱ２７ｂの直列回路である。
【００７９】
ベリファイ制御のため、センス動作後のセンスアンプＳ／Ａの状態制御を行うプルアップ回路（ベリファイ制御回路）２２も、２値記憶の場合とは異なる。即ち制御信号ＲＥＦＲ（或いはＲＥＦＬ）により制御されるＮＭＯＳトランジスタＱ２５と、ノードＰＶ，ＤＨにより制御される併設されたＰＭＯＳトランジスタＱ２６ａ，Ｑ２６ｂとの直列回路により構成されている。ノードＰＶ，ＤＨには書き込みデータが転送される。
【００８０】
一括ベリファイ検出回路２３は、データラッチＶＬ及びＶＬＢがオール“０”であることを検出するように構成されている。ここでデータラッチＶＬ，ＶＬＢのデータは、データ転送ノードＢＩＢ，ＢＩＢＢ側のデータノードＶＬＤＳ，ＶＬＤＳＢにより定義されるものとする。
【００８１】
即ち書き込み後のベリファイ読み出し結果は、ビット線ＢＬ側の場合にデータラッチＶＬに、ビット線ＢＬＢ側の場合にデータラッチＶＬＢにそれぞれ順次に格納される。一括検出回路２３は、プリチャージ用ＰＭＯＳトランジスタＰ０によりプリチャージされるノードＶＳＥＮと、このノードＶＳＥＮに直列接続されて、データラッチＶＬ，ＶＬＢの他方のデータノードＶＬＤＢ，ＶＬＤＢＢによりゲートが駆動されるＮＭＯＳトランジスタＮ０とを有する。
【００８２】
ベリファイ読み出しデータは、各ビット毎に書き込みが確認されると、データラッチＶＬ，ＶＬＢに“０”が格納されるように制御される。データラッチＶＬ，ＶＬＢがオール“０”になると、一括検出回路２３のすべてのＮＭＯＳトランジスタＮ０がオンになり、ノードＶＳＥＮが放電されて、これが書き込み完了信号となる。
【００８３】
センスアンプＳ／Ａの出力に接続されるデータ転送制御回路ＤＬは、２値記憶の場合より複雑なデータ処理を行う必要があり、図９に示すように、２値記憶の場合の図７の構成とは大きく異なる。即ちデータ転送制御回路ＤＬは、ベリファイのためのデータ反転処理等を行うために、データ転送ノードＢＩＳ，ＢＩＳＢに選択的に接続される、クロックトＣＭＯＳインバータを用いた二つのラッチ回路ＣＬ，ＴＬを備える。
【００８４】
ラッチ回路ＣＬのデータノードＣＬＬ，ＣＬＲは、ＣＭＯＳ転送ゲートＴ１，Ｔ２を介してそれぞれデータ転送ノードＢＩＳ，ＢＩＳＢに接続される。データノードＣＬＬ，ＣＬＲは、選択信号ＬＹｊ，ＲＹｊにより制御されるトランジスタＭＮ１４，ＭＮ１５及び、選択信号Ｘｉにより制御されるトランジスタＭＮ２０を介して、データ線ＩＯｎに選択的に接続される。
【００８５】
データ転送ノードＢＩＳ，ＢＩＳＢは転送トランジスタＭＮ３，ＭＮ４を介して選択的にセンスアンプＳ／Ａの出力ノードＯＵＴ，ＯＵＴＢ接続される。データ転送ノードＢＩＳ，ＢＩＳＢのデータを、そのまま或いは必要なら反転してデータノードＤＨ，ＰＶに転送するために、これらの間に切り換え回路ＳＷ１，ＳＷ２が構成されている。
【００８６】
ラッチ回路ＣＬのデータノードＣＬＲ，ＣＬＬによりそれぞれゲートが制御され、ソースがデータ転送ノードＢＩＳ，ＢＩＳＢに接続され、ドレインが共通接続されたＮＭＯＳトランジスタＭＮ１，ＭＮ２は、データの反転処理を行うための排他的論理和（ＸＯＲ）ゲートＧ０を構成する。その共通ドレインは、トランジスタＭＮ８，ＭＮ９により選択的にラッチ回路ＴＬのデータノードＴＬＬ，ＴＬＲのいずれかに接続される。
【００８７】
即ちＮＭＯＳトランジスタＭＮ１，ＭＮ２の部分では、ラッチ回路ＣＬに保持したデータと、例えばセンスアンプＳ／Ａでセンスされてデータ転送ノードＢＩＳ，ＢＩＳＢに送られたデータとの間でＸＯＲ演算がとられる。これにより得られたデータは、ラッチ回路ＴＬに保持される。
【００８８】
なお、ランダムアクセス用バンク側の図６のセンスユニット２には一括ベリファイ検知回路を示していないが、図８と同様の一括ベリファイ検知回路を設けてもよい。
【００８９】
図１０は、以上に説明したセンスユニット２に用いられるセンスアンプＳ／Ａの構成である。このセンスアンプＳ／Ａは、ＰＭＯＳトランジスタＭ３，Ｍ４とＮＭＯＳトランジスタＭ１，Ｍ２からなるラッチを主体として構成された、電流検出型の差動アンプである。
【００９０】
ゲートＧＡが共通接続されて直列接続されたＰＭＯＳトランジスタＭ３とＮＭＯＳトランジスタＭ１のドレインは、一方の出力ノードＯＵＴとなる。同じくゲートＧＢが共通接続されて直列接続されたＰＭＯＳトランジスタＭ４とＮＭＯＳトランジスタＭ２のドレインは、他方の出力ノードＯＵＴＢとなる。共通ゲートＧＡ，ＧＢは、出力ノードＯＵＴＢ，ＯＵＴに交差接続されている。
【００９１】
ＰＭＯＳトランジスタＭ３，Ｍ４はそれぞれ、ＰＭＯＳトランジスタＭ５，Ｍ６を介し、電流源ＰＭＯＳトランジスタＭ０を介して、電源端子Ｖｄｄに接続されている。
【００９２】
ＰＭＯＳトランジスタＭ５，Ｍ６のゲートはそれぞれ共通ゲートＧＡ，ＧＢに接続されている。電流源ＰＭＯＳトランジスタＭ０のゲートは、活性化信号ＡＣＣｂにより制御される。
【００９３】
ＮＭＯＳトランジスタＭ１，Ｍ２のソースは共通に接地端子Ｖｓｓに接続されている。共通ゲートＧＡ，ＧＢは、センス信号ＳＥｂでゲートが制御されるＮＭＯＳトランジスタＭ７，Ｍ８を介して接地端子Ｖｓｓに接続されている。
【００９４】
ＰＭＯＳトランジスタＭ５，Ｍ３の接続ノードＮＡは、活性化信号ＡＣＣで制御されるＮＭＯＳトランジスタＭ１０を介して一方の入力ノードＩＮＢに接続され、同じくＰＭＯＳトランジスタＭ６，Ｍ４の接続ノードＮＢは、活性化信号ＡＣＣにより制御されるＮＭＯＳトランジスタＭ９を介して他方の入力ノードＩＮに接続される。これらは、センスアンプの待機状態とビット線のプリチャージを分離してセンスアンプの動作時間を短くして消費電流の少ないデータセンスを可能とする。
【００９５】
ノードＮＢ，ＮＡにはそれぞれ、活性化信号ＡＣＣｂにより制御されるリセット用ＮＭＯＳトランジスタＭ１１，Ｍ１２が接続されている。これらはセンスアンプ非活性化時（ＡＣＣｂ＝“Ｈ”）、ノードＮＡ，ＮＢをＶｓｓに設定するためのものである。
【００９６】
このセンスアンプＳ／Ａの動作を説明する。通常のデータ読み出し動作では、差動入力ノードＩＮ，ＩＮＢに反映される、情報セルＩ−ｃｅｌｌと参照セルＲ−ｃｅｌｌａのセル電流差を検出するのであるが、ＡＣＣｂ＝“Ｈ”，ＳＥｂ＝“Ｈ”の非活性状態では、ＮＭＯＳトランジスタＭ３，Ｍ４，Ｍ７，Ｍ８がオンであり、ノードＧＡ，ＧＢ，ＮＡ，ＮＢ及び出力ノードＯＵＴ，ＯＵＴＢは、Ｖｓｓに保持されている。
【００９７】
二つのセルアレイから一つずつワード線が選択され、一対のビット線ＢＬ，ＢＬＢが入力ノードＩＮ，ＩＮＢに接続されるときに、図１１に示すように、ＡＣＣｂ＝“Ｌ”（タイミングｔ０）、その後少し遅れてＳＥｂ＝“Ｌ”（タイミングｔ１）となり、センスアンプＳ／Ａが活性化される。ビット線対ＢＬ，ＢＬＢでそれぞれ情報セルＩ−ｃｅｌｌと参照セルＲ−ｃｅｌｌａが選択されているものとして、それらのセル電流がそれぞれノードＮＢ，ＮＡに供給される。
【００９８】
センスアンプ活性化の直後は、ＮＭＯＳトランジスタＭ１，Ｍ２が共にオフであるが、ＰＭＯＳトランジスタＰ０がオン、ＮＭＯＳトランジスタＭ７，Ｍ８がオンになるため、Ｖｓｓにリセットされていた出力ノードＯＵＴ（＝ＧＢ），ＯＵＴＢ（＝ＧＡ）は、電源Ｖｄｄからの電流とこれに重なるセル電流により充電される。そしてセル電流差により、出力ノードＯＵＴ，ＯＵＴＢの間（従ってゲートノードＧＡ，ＧＢの間）に電位差が生じると、ラッチでは、出力ノードＯＵＴ，ＯＵＴＢの差電圧を増幅する正帰還動作が行われ、その差電圧は急速に拡大する。
【００９９】
例えば、ＯＵＴ（ＧＢ）がＯＵＴＢ（ＧＡ）より低いとすると、ＳＥｎからの正帰還動作により、ＮＭＯＳトランジスタＭ１がオン、ＮＭＯＳトランジスタＭ２がオフ、ＰＭＯＳトランジスタＭ３がオフ、ＰＭＯＳトランジスタＭ４がオンとなり、出力ノードＯＵＴ，ＯＵＴＢはそれぞれ、Ｖｓｓ，Ｖｄｄになる。
【０１００】
このセンスアンプＳ／Ａは、基本的にビット線容量がセンス速度に影響を与えず、従って数ｐＦのビット線の容量を持ち、数百ｎＡ程度のセル電流しかないＮＡＮＤ型フラッシュメモリにおいて十分に高速のセンス動作を可能とする。
【０１０１】
シーケンシャルアクセス用バンクＳＱＡ−ＢＮＫとランダムアクセス用バンクＲＮＡ−ＢＮＫのＳ／Ａ制御信号は同じものを用いることが好ましい。周辺回路領域３からそれぞれのセンスユニット２へのＳ／Ａ制御信号線は、図１２に示すようにセンスユニット２の領域に配設される。
【０１０２】
チップ中央の周辺回路領域３に近いランダムアクセス用バンクＲＮＡ−ＢＮＫのセンスユニットＳＵ１１上の制御信号線１２１と、周辺回路３より遠いシーケンシャルアクセス用バンクＳＱＡ−ＢＮＫのセンスユニットＳＵ１０上の制御信号線１２２とは、両センスユニット間に配置された転送ゲート回路１２３により物理的に分離されている。
【０１０３】
図１３は、その転送ゲート回路１２３の構成例を示しており、選択信号ＳＱＢＥＮＢにより制御されるＮＡＮＤゲートＧ１１とＮＯＲゲートＧ１２とを有する。これらのＮＡＮＤゲートＧ１１及びＮＯＲゲートＧ１２は、ＲＮＡ−ＢＮＫアクセス中、ＳＱＡ−ＢＮＫの制御信号線を“Ｌ”固定及び“Ｈ”固定とするために設けられている。
【０１０４】
即ち信号ＳＱＢＥＮＢが“Ｌ”の場合は、ＮＡＮＤゲートＧ１１，ＮＯＲゲートＧ１２とも活性であり、周辺回路領域３からのＳ／Ａ制御信号がそのまま、ＳＱＡ−ＢＮＫのセンスユニットにまで伝わる。ＳＱＢＥＮＢ＝“Ｈ”の場合は、ＮＡＮＤゲートＧ１１，ＮＯＲゲートＧ１２とも非活性であり、周辺回路領域３からの制御信号は、制御信号線１２１によりＲＮＡ−ＢＮＫのセンスユニットのみに供給され、ＳＱＡ−ＢＮＫ側の制御信号線１２２は、“Ｈ”または“Ｌ”に電位固定される。
【０１０５】
上述のように、ＳＱＢＥＮＢ＝“Ｌ”のときは、ＲＮＡ−ＢＮＫとＳＱＡ−ＢＮＫのセンスユニットに同じＳ／Ａ制御信号が与えられる。しかし、図６〜図９に示したセンスユニット構成では、ビット線へのプリチャージ信号ＮＲＲＮとＮＲＳＱＡとを別信号とし、またセンスアンプ活性化信号ＡＣＣｂとして、ＡＣＣｂＲＮＡとＡＣＣｂＳＱＡの別信号を用意することによって、他の制御信号が共通であっても、ＲＮＡ−ＢＮＫ，ＳＱＡ−ＢＮＫの一方でのみセンスアンプ電流を流し、他方では無駄な電流が流れないようにすることができる。従って、ＳＱＡ−ＢＮＫのセンスユニットのみ動作させ、ＲＮＡ−ＢＮＫ側のセンスユニットを非活性とすることができる。
【０１０６】
この様にシーケンシャルアクセス用バンクＳＱＡ−ＢＮＫとランダムアクセス用バンクＲＮＡ−ＢＮＫの間にＳ／Ａ制御信号の転送制御ゲート回路１２３を配置することにより、制御信号線１２１，１２２を分離してそれらの負荷容量を減らすことができる。具体的に説明する。
【０１０７】
ＳＱＡ−ＢＮＫ側には多くのセンスアンプＳ／Ａが配置されるため、その分制御信号線１２２が大きな配線負荷となる。これに対して、転送制御ゲート回路１２３を挿入して、ＲＮＡ−ＢＮＫのアクセスの際には大容量のＳＱＡ−ＢＮＫ側の制御信号線１２２を電位固定すると、制御信号線１２２は直接負荷とはならず、ゲート回路１２３のゲート容量分にまで制御信号負荷を減らすことができる。
【０１０８】
これにより、周辺回路３に近い、高速用途のランダムアクセス用バンクＲＮＡ−ＢＮＫへの信号伝達を高速にすることができる。シーケンシャルアクセス用バンクＳＱＡ−ＢＮＫはシーケンシャルアクセスであるため、制御信号伝達に多少の遅れがあっても問題ない。
【０１０９】
次に、シーケンシャルアクセス用バンクＳＱＡ−ＢＮＫ側の４値データの書き込み及び読み出し動作を説明する。なお４値データ書き込みに先立って、選択ブロックは全セルが消去データ状態Ｅになるように一括消去される。また、両セルアレイの参照セルブロックＲ−ｃｅｌｌａＢＬＫについて、全セルに参照データレベルＲの書き込みが行われる。これらの詳細動作は、基本的に２値記憶の消去及び書き込みと同様であり、詳細な説明を省く。
【０１１０】
（下位ページ書き込み）
まず、データ状態ＥからＢへの選択的なしきい値シフトを行う下位ページ（ＬＰ）書き込みについて説明する。ビット線ＢＬ側の偶数番ビット線ＢＬ０，ＢＬ２，…と１ワード線により選択される情報セル群（１ページ）に同時に書き込みを行う場合を考える。
【０１１１】
図１４は、下位ページ書き込みのフローである。コマンド入力に続いて、選択ページアドレスと共に書き込みデータをロードする（ステップＳ１１）。書き込みデータは、ビット線ＢＬ側の書き込みの場合、データラッチ群ＶＬに順次ロードすると共に、これをデータラッチ群ＶＬＢにも転送する（ステップＳ１２）。
【０１１２】
そして、選択ワード線に書き込み電圧印加動作を行う（ステップＳ１３）。書き込み電圧印加後、その書き込み状態を確認するための書き込みベリファイを行う（ステップＳ１４）。
【０１１３】
次にデータラッチＶＬがオール“０”（ＶＬＤＳ＝“０”）になったか否かの判定である書き込み完了判定を行う（ステップＳ１５）。１ページ内に書き込み不十分なセルがあれば、全てのセルの書き込みが確認されるまで、書き込みを繰り返すことになる。
【０１１４】
書き込み動作を詳細に説明すると、“１”書き込みの場合は、ビット線にＶｄｄを、“０”書き込みの場合はビット線に０Ｖを与える必要がある。図９において、各信号の初期状態は、ＢＩＳＰＶＥ＝ＢＩＳＤＨ＝ＬＭＲＥ＝ＲＭＲＥ＝ＣＬＥ＝ＬＸＥ＝ＲＸＥ＝ＬＴＬＥ＝ＲＴＬＥ＝ＣＯＬＣ＝ＳＡＯＣ＝ＳＡＯＢＣ＝ＤＣ１＝ＤＣ２＝Ｘｉ＝ＲＹｊ＝ＬＹｊ＝“Ｌ”、ＬＩＮＶＢ＝ＲＩＮＶＢ＝ＣＥＬＥＢ＝ＤＣ１Ｂ＝ＤＣ２Ｂ＝ＢＩＳＰ＝“Ｈ”である。
【０１１５】
まず、データ線ＩＯｎを通して、外部から書き込みデータをロードする。Ｘｉ＝ＲＹｊ＝ＣＬＥ＝ＶＬＳ０＝ＣＬＫＢ＝ＤＣ１＝“Ｈ”、ＣＬＫ＝ＤＣ１Ｂ＝ＣＬＥＢ＝“Ｌ”に設定して、外部データをデータラッチＣＬで反転して、データ転送ノードＢＩＳを介してデータラッチＶＬに転送し保持する。
【０１１６】
即ち、外部から入力されたデータが“１”の場合、データラッチＶＬのデータは、ＶＬＤＳ＝“１”，ＶＬＤＢ＝“０”となる。外部入力データが“０”の場合、ＶＬＤＳ＝“０”，ＶＬＤＢ＝“１”となる。
【０１１７】
このようなデータロード動作を、１センスアンプＳ／Ａの範囲で、信号ＶＬＳ０−ＶＬＳ７を順次切り換えて繰り返すことにより、データラッチＶＬ＜７：０＞に外部入力データの反転データを入力することができる。複数センスアンプの範囲で同様のデータロード動作が行われて、所望の１ページの書き込みデータをロードされる。
【０１１８】
すべての書き込みデータを入力後、データラッチ群ＶＬのデータを、ビット線ＢＬＢ側のデータラッチ群ＶＬＢにもロードする。具体的には、ＣＯＬＣ＝“Ｈ”として、データ転送ノードＢＩＳとＢＩＳＢを短絡すると同時に、ＶＬＳ＝ＶＬＳＢ＝“Ｈ”として、データラッチＶＬのデータをデータラッチＶＬＢに転送する。
【０１１９】
この動作をＶＬＳＢ０−ＶＬＳＢ７及びＶＬＳ０−ＶＬＳ７を順次切り替えて繰り返すことにより、データラッチＶＬＢ＜７：０＞に、データラッチＶＬ＜７：０＞と同じデータを入力することができる。
【０１２０】
ビット線ＢＬ側の情報セルの書き込みの場合、データラッチＶＬのデータが、書き込み時のビット線制御電圧を決める。即ち、書き込みデータが“１”，“０”に応じて、ＶＬＤＢ＝Ｖｄｄ，Ｖｓｓとなり、これが転送トランジスタＱ２３及び選択トランジスタＱｅまたはＱｏを介してビット線に与えられる。このときデータラッチＶＬＢの書き込みデータは書き込みが終了するまでそのまま保持し、ベリファイ読み出し時のビット線プリチャージ制御に用いる。
【０１２１】
偶数番ビット線の情報セルに書き込みを行う場合、奇数番ビット線は非選択であり、これら非選択ビット線には、書き込み禁止のための電圧Ｖｄｄを与える。
【０１２２】
選択されているブロックのビット線側選択ゲート線ＳＧＤにはＶｄｄを、ソース線側選択ゲート線ＳＧＳにはＶｓｓを、選択ワード線には書き込み電圧Ｖｐｇｍ（例えば２０Ｖ）を、非選択ワード線に書き込みパス電圧Ｖｐａｓｓ（例えば１０Ｖ）を印加する。
【０１２３】
これにより、ビット線が０Ｖの場合、セルチャネルが０Ｖ、選択ワード線がＶｐｇｍとなり、書き込み（電子注入）が行われる。ビット線がＶｄｄの場合、セルチャネルが容量結合で上昇し、書き込みが行われない。
【０１２４】
ビット線ＢＬＢ側の情報セルに書き込みを行う場合には、外部からの書き込みデータをラッチ回路ＣＬで反転してデータラッチＶＬＢにロードし、それと同じデータをデータラッチＶＬに転送する。そして、データラッチＶＬＢのデータによりビット線電圧制御を行う。それ以外は、ビット線ＢＬ側と変わらない。
【０１２５】
次に、書き込み電圧が印加された情報セルＩ−ｃｅｌｌのベリファイ読み出しを行う。ベリファイ読み出しは、ビット線ＢＬ側の選択情報セルＩ−ｃｅｌｌとビット線ＢＬＢ側の参照セルＲ−ｃｅｌｌａとの間の電流比較による。このとき、選択情報セルＩ−ｃｅｌｌ側の選択ワード線に与えるベリファイ電圧はＰＢであり、参照セルＲ−ｃｅｌｌａ側の参照ワード線に与えるベリファイ電圧はＰｒである。非選択ワード線には読み出しパス電圧を与える。
【０１２６】
参照セルブロックＲ−ｃｅｌｌａＢＬＫの書き込み参照レベルＲを０Ｖ近傍とすれば、情報セルブロックＩ−ｃｅｌｌＢＬＫ側の読み出しパス電圧Ｖｒｅａｄに比べて、参照セルブロックＲ−ｃｅｌｌａＢＬＫ側の読み出しパス電圧Ｖｒｅａｄｒは、十分低く設定することができる。
【０１２７】
情報セルＩ−ｃｅｌｌのセル電流Ｉｃと参照セルＲ−ｃｅｌｌａのセル電流Ｉｒとの比較により、Ｉｃ＜Ｉｒであれば、データ状態Ｂが書かれ、Ｉｃ＞Ｉｒであれば、データ状態Ｅのままである、と判定できる。
【０１２８】
ベリファイ読み出しの初期設定として、ＡＣＣｂ＝ＳＥｂ＝“Ｈ”、ＡＣＣ＝“Ｌ”により、センスアンプＳ／Ａの入力ノードＩＮ，ＩＮＢ及び出力ノードＯＵＴ，ＯＵＴＢを全て、Ｖｓｓに設定する。選択アドレスに従い、ビット線が選択される。例えばビット線ＢＬ０のセルのベリファイ読み出しでは、ＶＴＧＥ＝ＶＴＧＢＥ＝“Ｈ”（例えば５Ｖ）、ＰＢ０＝ＰＢＢ０＝Ｖｄｄとされ、ビット線ＢＬ０，ＢＬＢ０がプリチャージされる。
【０１２９】
ビット線プリチャージは、通常読み出し時はプリチャージ回路２１ａが用いられ、全てのビット線に等しくプリチャージが行われるのに対し、下位ページ書き込みのベリファイ読み出しでは、プリチャージ信号ＶＲと、データノードＰＶのデータにより制御されるプリチャージ回路２１ｂが用いられる。
【０１３０】
具体的にこのプリチャージ回路２１ｂによるプリチャージ動作を説明すれば、次のようになる。まず、プリチャージに先立って、ＶＬＳＢ０＝ＶＬＳ０＝ＢＩＳＶＰＥ＝Ｖｄｄ＋Ｖｔｈに設定して、データラッチＶＬＢ０，ＶＬ０のデータをそれぞれ、ベリファイ制御用のデータノードＰＶ，ＤＨに転送する。
【０１３１】
即ち、データラッチＶＬＢ０のデータは、データノードＢＩＳＢに転送され、更に切り換え回路ＳＷ２のトランジスタＭＮ１８を介して、ノードＰＶに転送される。データラッチＶＬ０のデータは、データノードＢＩＳに転送され、更に切り換え回路ＳＷ１のトランジスタＭＮ１６を介してノードＤＨに転送される。
【０１３２】
従って、データラッチＶＬＢのデータが“１”であれば、プリチャージ回路２１ｂはオンになり、ビット線プリチャージを行う。データラッチＶＬＢのデータが“０”のときは、ノードＰＶ＝“０”によって、プリチャージ回路２１ｂはオフ、従ってビット線プリチャージは行われない。
【０１３３】
この様に、データラッチＶＬＢのデータが“０”であり、“１”書き込みを行う情報セル（書き込み禁止セル）のビット線は、ベリファイ読み出しが必要ないため、ビット線プリチャージも行わない。これにより、余分な消費電力を削減することが可能である。
【０１３４】
以上のプリチャージ終了後、ＡＣＣｂ＝“Ｌ”、ＡＣＣ＝“Ｈ”とすることによって、センスアンプＳ／Ａとビット線を接続する。その後、ＳＥｂ＝“Ｌ”にすることで、センスアンプＳ／Ａは活性化され、入力ノードＩＮ，ＩＮＢのセル電流差を正帰還増幅する。前述のように情報セルＩ−ｃｅｌｌのセル電流Ｉｃが参照電流Ｉｒより大きければ、ＯＵＴ＝“Ｈ”となり、逆の場合ＯＵＴ＝“Ｌ”になる。
【０１３５】
即ち、“０”書き込みされる情報セルのしきい値が所望のデータ状態Ｂになれば、センスアンプ出力は、ＯＵＴ＝“Ｌ”（＝Ｖｓｓ）になる。“０”書き込みされる情報セルのしきい値が所望のデータレベルＢに達していないと、ＯＵＴ＝“Ｈ”（＝Ｖｄｄ）となる。
【０１３６】
一方、データラッチＶＬのデータが“０”で選択情報セルに“０”書き込みが行われない場合（即ち“１”書き込みの場合）、センス出力ＯＵＴは、“Ｈ”になる。これは、そのセンスデータをそのままデータラッチＶＬに転送すると、次のサイクルで“０”書き込みとなる条件である。
【０１３７】
これに対しては、ビット線ＢＬ側のプルアップ回路２２が次のように働く。即ちセンスアンプＳ／Ａに電流を流し始めると同時に、ビット線ＢＬ側のプルアップ回路２２に信号ＲＥＦＲ＝“Ｈ”を与える。そうすると、ノードＤＨに転送されているデータが“０”の場合（即ち“１”書き込みの場合）、プルアップ回路２２がオンになる。これにより、センスアンプＳ／Ａの入力ノードＩＮの電流が供給されて、強制的にセンス出力をＯＵＴ＝“Ｌ”とする。
【０１３８】
以上のセンス出力データは、ＶＬＳ０＝ＳＡＯＣ＝“Ｈ”にすることで、データラッチＶＬ０に転送される。このとき、データラッチＶＬ０では、ＣＬＫＢ＝“Ｈ”、ＣＬＫ＝“Ｌ”とされる。
【０１３９】
以上のベリファイ読み出しで、“０”書き込みが十分行われた情報セルでは、以後“１”書き込みとなり、“０”書き込みが不十分な情報セルでは再度“０”書き込みが行われ、“１”書き込みの情報セルについては再度“１”書き込みとなるように、センスデータに応じてデータラッチＶＬ０の書き込みデータが制御される。
【０１４０】
以上のベリファイ読み出しが、選択された偶数番ビット線ＢＬ０，ＢＬ２，…，について順次行われる。こうして、書かれるべき情報セルが全て書かれるまで、書き込みとベリファイ読み出しとが繰り返される。
【０１４１】
ベリファイ判定は、一括ベリファイ判定回路２３により行われる。書き込みベリファイ後、データラッチ群ＶＬは、全てのセルに所望の書き込みがなされていれば、ＶＬＤＳ（７：０＞＝Ｖｓｓ（＝“０”）、ＶＬＤＢ＜７：０＞＝Ｖｄｄ（＝“１”）となる。従って、あらかじめＰＭＯＳトランジスタＰ０により信号ノードＶＳＥＮをＶｄｄにチャージすると、全選択情報セルの書き込みが完了していれば、ＮＭＯＳトランジスタＮ０−Ｎ７が全てオンして、信号線ＶＳＥＮが０Ｖに放電され、書き込み完了が検出される。信号線ＶＳＥＮが放電されなければ、更に次の書き込み動作が行われることになる。
【０１４２】
ビット線ＢＬＢ側の情報セルのベリファイ読み出しを行う場合は、データラッチＶＬのデータをノードＰＶに転送し、データラッチＶＬＢのデータをノードＤＨに転送するため、切り換え回路ＳＷ１，ＳＷ２では、ＢＩＳＤＨ＝Ｖｄｄ＋Ｖｔｈに設定する。また、センスアンプＳ／Ａに対する選択情報セルと参照セルの入力が逆になるため、ビット線ＢＬＢ側のプルアップ回路２２を動作させるべく、ＲＥＦＬ＝“Ｈ”に設定される。そして、センスアンプＳ／Ａの出力ノードＯＵＴＢのデータはデータラッチＶＬＢに転送される。それ以外はビット線ＢＬ側の場合と同様である。
【０１４３】
（上位ページ書き込み）
次に、上位ページ（ＵＰ）データ書き込みについて説明する。図１５は、上位ページ書き込みのフローである。コマンド入力に続いて、アドレスと共に書き込みデータをロードする（ステップＳ２１）。ついで、上位ページ書き込みには既に書かれている下位ページ（ＬＰ）データを参照する必要があるため、これをセルアレイから読み出す（ステップＳ２２）。
【０１４４】
読み出した下位ページデータに対して、書き込むべき上位ページデータに適したデータに変更するためのデータ変更処理を行う（ステップＳ２３）。
【０１４５】
そして、書き込み電圧印加を行い（ステップＳ２４）、データレベルＡ，Ｃの書き込みを確認するためのベリファイ読み出しを順次行う（ステップＳ２５，Ｓ２６）。ベリファイ読み出し後、全ての書き込みが完了したか否かの判定を行い（ステップＳ２７）、書き込み完了が判定されるまで、書き込みと書き込みベリファイを繰り返す。
【０１４６】
図１６には、ビット線ＢＬ側の情報セルに対する上位ページ書き込みにおけるデータラッチＶＬ，ＶＬＢのデータ状態変化を各書き込みデータレベルＥ，Ａ，Ｂ，Ｃについてまとめて示している。
【０１４７】
下位ページ書き込みの場合と異なり、外部からの書き込みデータは、反転させずそのままデータラッチＶＬＢに入力される。また、上位ページ書き込みは下位ページデータを参照する必要があるため、セルアレイから下位ページデータを読み出してデータラッチＶＬに保持する内部データロード（ＩＤＬ）を行う。図１６の“ＩＤＬ”は、セルアレイからの読み出しデータがそのままデータラッチＶＬに保持されるものとした場合のデータラッチＶＬとＶＬＢのデータ状態を示している。
【０１４８】
下位ページ書き込みの場合と同様に、データラッチＶＬのデータを選択されたビット線ＢＬの電圧制御に用いるが、図１６の内部データロードＩＤＬ後のデータは、その様になっていない。そこで、書き込み時“ＰＲＧ”のために、必要なデータレベル変更を行う。具体的には、データラッチＶＬＢのデータが“１”の場合に、データラッチＶＬのデータを反転する。これは実際には、読み出しデータをデータラッチＶＬに転送する際に必要なデータ処理を行う。
【０１４９】
より具体的に説明すれば、データレベルＥの書き込みの場合、しきい値シフトはないため、ビット線ＢＬをＶｄｄにする必要があり、そのためデータラッチＶＬはデータ“０”にする必要がある。またデータレベルＣの書き込みは、データレベルＢからのしきい値シフトをさせるために、ビット線ＢＬを０Ｖにする必要があり、そのためデータラッチＶＬをデータ“１”にする必要がある。
【０１５０】
図１６の書き込み時ＰＲＧのデータ状態は、上述のように、データレベルＥ，Ｃ書き込みに関して、データラッチＶＬのデータ状態が変更されたことを示している。このデータ変更処理は、データ転送制御回路ＤＬ内のＮＭＯＳトランジスタＭＮ１，ＭＮ２によるＸＯＲゲートＧ０の論理演算により行われる。その手法を、以下に具体的に説明する。
【０１５１】
まず、内部データ読み出しは、データラッチＶＬＢの書き込みデータの如何によらず、通常の読み出し動作による。ビット線プリチャージは、プリチャージ回路２１ａにより行われる。ベリファイ時のプリチャージ回路２１ｂやプルアップ回路２２はオフに保たれる。
【０１５２】
選択情報セル側の選択ワード線には、読み出し電圧ＲＢが与えられ、参照セル側の選択ワード線には読み出し電圧Ｒｒが与えられる。これにより、通常の読み出しと同様に、選択情報セルのデータ状態Ｅ，Ｂがビット線ＢＬ毎に順次センスアンプＳ／Ａにより判定される。
【０１５３】
ビット線ＢＬ０のデータセンス結果は、データラッチＶＬＢ０のデータに応じて必要な反転処理を施してデータラッチＶＬ０に転送する必要がある。そのため、センス動作に先立って、データラッチＶＬＢ０のデータを、ＶＬＳＢ０＝ＣＬＥ＝“Ｈ”、ＣＬＥＢ＝“Ｌ”により、転送制御回路ＤＬ内のデータラッチＣＬに転送する。さらに、ＢＩＳＰ＝“Ｌ”、ＲＴＬＥ＝“Ｈ”にして、ＰＭＯＳトランジスタＭＰ２を介してデータラッチＴＬのノードＴＬＲを充電し、ＴＬＲ＝“Ｈ”，ＴＬＬ＝“Ｌ”の状態に設定しておく。
【０１５４】
この後、ビット線プリチャージとデータセンスを行い、センスデータをＳＡＯＣ＝ＳＡＯＢＣ＝“Ｈ”にすることで、データノードＢＩＳ，ＢＩＳＢに転送する。即ち、センス出力ＯＵＴ，ＯＵＴＢをそれぞれ、データノードＢＩＳ，ＢＩＳＢに接続する。
【０１５５】
これによって、データラッチＣＬに格納されたデータラッチＶＬＢ０のデータとセンス出力とのＸＯＲ論理演算がトランジスタＭＮ１，ＭＮ２によりとられる。即ち、ＶＬＢ０＝“１”の場合に、センス出力データが反転されて、データラッチＶＬ０に転送される。
【０１５６】
更に具体的に、ＸＯＲ論理動作を説明すれば、次の通りである。データラッチＶＬＢ０のデータが“１”の場合、データラッチＣＬのデータによりＮＭＯＳトランジスタＭＮ１がオンになる。このとき、読み出しデータが“０”（ＯＵＴ＝“Ｌ”、従ってＢＩＳ＝“Ｌ”）であれば、ＲＸＥ＝“Ｈ”を与えたとき、データラッチＴＬのノードＴＬＲはＮＭＯＳトランジスタＭＮ１を介して、“Ｌ”に放電される。これをデータラッチＴＬに保持して、更にデータラッチＶＬ０に転送すれば、データラッチＶＬ０のデータは“１”になる。これにより、図１５のセルデータＣの場合のデータラッチＶＬ０のデータ反転が行われる。セルデータＢの場合はデータ反転がない。
【０１５７】
一方、データラッチＶＬＢ０のデータが“０”の場合、ＮＭＯＳトランジスタＭＮ２がオンになる。このとき、読み出しデータが“１”（ＯＵＴＢ＝“Ｌ”、従ってＢＩＳＢ＝“Ｌ”）であれば、ＲＸＥ＝“Ｈ”を与えたときに、データラッチＴＬのノードＴＬＲは、ＮＭＯＳトランジスタＭＮ２を介して“Ｌ”に放電される。これをデータラッチＴＬに保持して更にデータラッチＶＬ０に転送すれば、データラッチＶＬ０のデータは“１”になる。即ち、データラッチＶＬ０のデータは、図１５のデータＡの場合に“１”になり、データＥの場合には読み出しデータが反転された“０”となる。
【０１５８】
以上のデータ反転処理により、図１５の書き込み時“ＰＲＧ”のデータ状態が得られる。その後、ＳＡＯＣ＝ＳＡＯＢＣ＝“Ｌ”として、センス出力ＯＵＴ，ＯＵＴＢとデータノードＢＩＳ，ＢＩＳＢの間の接続を断つ。
【０１５９】
以上の動作を、選択ビット線ＢＬ０，ＢＬ２，…について順次繰り返すことにより、１ページ分のデータラッチＶＬに書き込みデータの初期設定を行うことができる。
【０１６０】
次に、データラッチＶＬに設定された書き込みデータに従って書き込みを行う。即ち、ＤＴ＝Ｖｄｄ＋Ｖｔｈにより、各データラッチＶＬのデータに従って選択ビット線にＶｄｄまたはＶｓｓを与え、ＮＡＮＤセルチャネルの電位制御を行い、選択ワード線に書き込み電圧Ｖｐｇｍを印加する。
【０１６１】
ビット線ＢＬＢ側の情報セルに対する書き込みの場合は、外部データをデータラッチＶＬにロードし、内部読み出しデータの演算処理結果をデータラッチＶＬＢに転送して、これをビット線制御に用いる。内部データ読み出し後の演算時、ＲＸＥ，ＲＴＬＥに代わって、ＬＸＥ，ＬＴＸＥが用いられるが、そのほかビット線ＢＬ側の書き込みと同様である。
【０１６２】
上位ページ書き込みベリファイは、図５に示すデータ状態Ａの書き込みを確認するＡレベルベリファイ（ＡＶ）と、データ状態Ｃの書き込みを確認するＣレベルベリファイ（ＣＶ）とを要する。それぞれの選択情報セルのベリファイ読み出し時、図５に示すベリファイ電圧ＰＡ，ＰＣを用い、参照セル側ではベリファイ電圧Ｐｒを用いて、セル電流比較を行う。
【０１６３】
ベリファイ読み出しには、センス時間として１００ｎｓと、ワード線レベル変更に数μｓとを必要とするため、できるだけ高速化できる駆動方式を用いることが好ましい。例えば、同じワード線レベルのまま、全ビット線について、ＡＶを行い、ワード線レベルを切り換えて、全ビット線についてＣＶを行う。この方式は、ワード線レベル切り換えが１回であり、最も高速のベリファイ読み出しが可能である。
【０１６４】
上位ページのベリファイ読み出しも、基本的に下位ページベリファイ読み出しと同様に、データラッチＶＬとＶＬＢのデータを利用するが、ここでは、データラッチＶＬＢのデータが“１”の場合にのみベリファイ読み出しを行うものと定める。
【０１６５】
上位ページ書き込みが終わった時点で、データラッチＶＬＢは、図１６の書き込み時ＰＲＧの状態にある。ＣレベルベリファイにはこのデータラッチＶＬＢのデータをそのまま用いることができるが、Ａレベルベリファイ読み出しではデータを反転することが必要になる。
【０１６６】
図１５のＡレベルベリファイの欄では、データラッチＶＬＢのデータを反転した状態を示している。Ａレベルベリファイ読み出しの後、Ｃレベルベリファイ読み出しを行うには、データラッチＶＬＢのデータを再度反転することが必要となる。
【０１６７】
このデータラッチＶＬＢの反転動作は、転送制御回路ＤＬ内の例えばデータラッチＣＬを利用して次のように行われる。まず、ＢＩＳＰ＝“Ｌ”、ＲＭＲＥ＝“Ｈ”として、ＰＭＯＳトランジスタＭＰ１をオン、ＮＭＯＳトランジスタＭＮ１２，ＭＮ１３をオンにすることにより、データラッチＣＬのノードＣＬＲを“Ｌ”レベルに設定する。
【０１６８】
次に、ＶＬＳＢ＝“Ｈ”にしてデータラッチＶＬＢのデータをノードＢＩＳＢに転送し、同時にＲＩＮＶＢを“Ｈ”にする。データラッチＶＬＢのデータが“１”の場合（ＢＩＳＢ＝“Ｈ”）、ＰＭＯＳトランジスタＭＰ６はオフを保ち、ノードＣＬＲは“０”を保持する。データラッチＶＬＢのデータが“０”の場合、ＰＭＯＳトランジスタＭＰ５，ＭＰ６がオンになり、ノードＣＬＲが充電されて“１”になる。
【０１６９】
この状態をデータラッチＣＬに保持し、その後転送ゲートＴ２を介し、データノードＢＩＳＢを介してデータラッチＶＬＢに転送する。これにより、図１５のＡレベルベリファイ（Ａ−Ｌｅｖｅｌ  Ｖｅｒｉｆｙ）の欄に示すように、書き込み時のデータラッチＶＬＢのデータ反転が行われる。
【０１７０】
以上のデータ反転動作を、１センスアンプ当たり８個のデータラッチＶＬＢ０−ＶＬＢ７について、順次行う。
【０１７１】
次に、Ａレベルベリファイ読み出し動作を説明すると、まずデータラッチＶＬのデータをデータラッチＣＬに転送する。その後、データラッチＶＬ及びＶＬＢのデータをそれぞれノードＢＩＳ及びＢＩＳＢに転送し、更にＢＩＳＰＶＥ＝“Ｈ”として、その転送データをそれぞれ、ベリファイ制御用のノードＤＨ及びＰＶに与える。
【０１７２】
ＰＶ＝“１”の場合（即ちＶＬＢ＝“１”の場合）、図８において、信号ＶＲを“Ｈ”にすると、ベリファイ用プリチャージ回路２１ｂがオンになり、ビット線がプリチャージされる。ＰＶ＝“０”場合は、ビット線はプリチャージされず、ベリファイ読み出しが行われない。
【０１７３】
また、Ａレベルベリファイ読み出しでは、ＶＬＢ＝“０”の場合（即ちデータ状態Ｅ，Ｃ書き込みの場合）および、ＶＬ＝“０”の場合（即ちデータ状態Ｅ，Ｂ書き込みの場合）、強制的にセンスアンプＳ／Ａの出力をＯＵＴ＝“Ｌ”にする。これは、ビット線ＢＬ側が選択されている場合は、このビット線ＢＬ側のプルアップ回路２２による。即ち、ＰＶ＝“０”の場合、或いはＤＨ＝“０”の場合、信号ＲＥＦＲ＝“Ｈ”を与えると、ビット線ＢＬ側のプルアップ回路２２がオンして、センスアンプ入力ノードＩＮに電流が流れ込み、ＯＵＴ＝“０”となる。
【０１７４】
従って、ＰＶ＝ＤＨ＝“１”の場合（即ちデータレベルＡ書き込みの場合）のみ、通常通りベリファイ読み出しが行われる。ビット線ＢＬ側の選択情報セルのしきい値が所望の値まで上昇し、セル電流が参照電流より小さくなることにより、ＯＵＴ＝“Ｌ”が得られ、 それ以外はＯＵＴ＝“Ｈ”となる。図１５で、Ａレベルベリファイの欄でデータラッチＶＬに示されている“ＲＤ”は、ベリファイ読み出しの結果に応じて、“０”または“１”となることを示している。
【０１７５】
但し、ベリファイ読み出しデータをデータラッチＶＬに正しく転送するためには、更にベリファイ読み出し中に、データラッチＣＬに保持されているデータラッチＶＬのデータの再設定が必要である。これは、ＬＭＲＥ＝“Ｈ”を与えることにより行う。このとき、ＢＩＳＢ＝“１”であれば、ＮＭＯＳトランジスタＭＮ１０，ＭＮ１１がオンになり、ノードＣＬＬが“Ｌ”に設定される。ＢＩＳＢ＝“０”の場合（即ちベリファイ読み出しを行わない場合）場合は、データラッチＣＬのデータをそのまま保持する。
【０１７６】
ＶＬＢ＝“０”の場合、センスアンプ出力は、ＯＵＴ＝“Ｌ”になる。従って、その後、センスアンプ出力ＯＵＴをノードＢＩＳに転送し、ＲＭＲＥ＝“Ｈ”にしても、データラッチＣＬの変化はない。これにより、データラッチＶＬからＣＬに転送されたデータは保持される。
【０１７７】
ＶＬＢ＝“１”の場合は、前述のようにデータラッチＣＬのノードＣＬＬが強制的に“Ｌ”に設定される。そして、ベリファイ読み出しの結果、センスアンプ出力がＯＵＴ＝“Ｈ”であれば、これをノードＢＩＳに転送して、ＲＭＲＥ＝“Ｈ”にすると、データラッチＣＬのデータは反転する。ＯＵＴ＝“Ｌ”の場合は、その様なデータ反転はない。即ち、ＶＬＢ＝“１”の場合に、ベリファイ読み出しによるセンス出力に応じて、データラッチＣＬのデータが再設定される。
【０１７８】
このデータラッチＣＬのデータをデータラッチＶＬに戻すことにより、１回のベリファイ読み出しが完了する。以上のＡレベルベリファイ読み出しを、全選択ビット線について順次行う。
【０１７９】
次に、Ｃレベルベリファイ読み出しを行う。なお、Ａレベルベリファイ読み出しとＣレベルベリファイ読み出しの順序は問わない。Ａレベルベリファイを先にした場合は、前述のようにデータラッチＶＬＢのデータ反転を行っているため、Ｃレベルベリファイのためにそのデータを再度反転する操作が必要になる。Ｃレベルベリファイを先にする場合には、書き込み時ＰＲＧのデータラッチＶＬＢのデータをそのまま用いることができる。
【０１８０】
ベリファイ読み出しの基本動作は、Ａレベルの場合と同様である。即ち、データラッチＶＬのデータは、転送制御回路ＤＬ内のデータラッチＣＬに転送される。そして、ベリファイ読み出しの結果、データラッチＶＬＢのデータに従って、データラッチＣＬのデータが保持されるか、センス出力と同じ値に設定されるかが決まる。
【０１８１】
また、Ｃレベルベリファイ（Ｃ−Ｌｅｖｅｌ  Ｖｅｒｉｆｙ）時には、図１５に示すように、ＶＬＢ＝“１”によりＥレベルの書き込みセルに対するベリファイ読み出しが行われる。これに対しては、ベリファイ制御用プルアップ回路２２により、センス出力がＯＵＴ＝“Ｌ”に強制設定される。即ち、Ｅレベル書き込みセルについては、ＶＬ＝“０であり、このデータをノードＢＩＳを介してノードＤＨに“Ｌ”を転送することにより、ＲＥＦＲ＝“Ｈ”を与えるとビット線ＢＬ側のプルアップ回路２２がオンして、ＯＵＴ＝“Ｌ”が設定される。
【０１８２】
また、ＶＬＢ＝“０”場合も強制的にＯＵＴ＝“Ｌ”になる。
【０１８３】
以上により、ＶＬＢ＝“１”でかつ、ＶＬ＝“１”の場合（即ち、Ｃレベル書き込みの場合）のみ、通常通りベリファイ読み出しが行われ、センス結果に従ってデータラッチＣＬが設定される。
【０１８４】
データラッチＣＬのデータは、データラッチＶＬに転送する。同様のベリファイ読み出し動作を全選択ビット線ＢＬについて繰り返す。
【０１８５】
１サイクルの書き込みとＡレベルベリファイ及びＣレベルベリファイが終わった後、一括ベリファイ判定回路２３によりベリファイ判定を行う。ＥまたはＢレベルに書き込まれる情報セルについては、内部データリード後、ＶＬ＝“１”（即ち、ＶＬＤＢ＝Ｖｄｄ）に設定される。更に、全ての情報セルで書き込みが終わった状態では、ＶＬＤＢ＜７：０＞＝Ｖｄｄになる。
【０１８６】
従って、あらかじめＶｄｄにチャージされていた信号線ＶＳＥＮは、すべの書き込みが完了すると、ＶＳＥＮ＝“Ｌ”になり、書き込み完了が判定できる。一括ベリファイ判定の結果、ＶＳＥＮ＝“Ｌ”が得られない場合は、更に次の書き込みサイクルが行われる。
【０１８７】
ビット線ＢＬＢ側の情報セルの書き込みベリファイを行う場合は、情報セルと参照セルのセンスアンプへの入力関係が、ビット線ＢＬ側の情報セルの場合と逆になり、データラッチＶＬとＶＬＢの用い方も逆になる。従って、データラッチＶＬＢ，ＶＬのデータをそれぞれ、ノードＤＨ，ＰＶに転送する際は、ＢＩＳＰＶＥに代わってＢＩＳＤＨ＝“Ｈ”により切り換え回路ＳＷ１，ＳＷ２をオンにする。更に、ＲＭＲＥ，ＲＩＮＶＢ，ＲＸＥ等に代わって、ＬＭＲＥ，ＬＩＮＶＢ，ＬＭＥ等が用いられる。その他、ベリファイ読み出しの基本動作は、ビット線ＢＬ側と変わらない。
【０１８８】
（下位ページ読み出し）
下位ページ読み出しは、図５に示す読み出し電圧ＲＢ，Ｒｒを用いて、データ状態Ｅ及びＡをデータ“１”として、データ状態Ｂ及びＣをデータ“０”として読み出す。高速読み出しを行うには、データラッチＶＬ或いはＶＬＢをキャッシュとして利用する。
【０１８９】
例えば、ビット線ＢＬ側の偶数番ビット線が選択されている場合、選択ワード線レベルを維持したまま、ビット線ＢＬ０，ＢＬ２，…，ＢＬ１４のセンスデータを順次データラッチＶＬ０，ＶＬ１，…，ＶＬ７に転送する。データラッチＶＬに転送された読み出しデータはその後、データ転送制御回路ＤＬを介し、データ線ＩＯｎを介してシリアル転送されて出力される。
【０１９０】
（上位ページ読み出し）
上位ページ読み出しは、図５に示す読み出し電圧ＲＡとＲＣを用いた２回のデータセンスを行い、これにより得られる“１”データ数の偶奇判定を行う。２回のデータセンスの順番は問わない。“１”データ数が偶数であれば、上位ページデータはＵＰ＝“１”であり、奇数であればＵＰ＝“０”となる。
【０１９１】
上位ページ読み出しにおいても、ワード線レベル遷移をできるだけ少なくすることが好ましい。そのため、例えばビット線ＢＬ側の偶数番ビット線と１ワード線が選択された場合、まず読み出し電圧ＲＡでのデータセンスを、ビット線ＢＬ０，ＢＬ２，…について順次行って、そのセンス結果をデータラッチＶＬ０，ＶＬ２，…に転送保持する。
【０１９２】
次いで、ワード線レベルを読み出し電圧ＲＣに切り換えて、同様にデータセンスをビット線ＢＬ０，ＢＬ２，…について順次行い、これらの各データセンスの結果と、対応するデータラッチＶＬ０，ＶＬ２，…が保持する先のセンスデータとの間の演算により順次下位ページデータを確定する。
【０１９３】
具体的に、ビット線ＢＬ側の情報セルとビット線ＢＬＢ側の参照セルとが選択された場合について説明する。情報セル側、参照セル側のワード線レベルはそれぞれ読み出し電圧ＲＡ，Ｒｒに設定する。そして、プリチャージ回路２１ａによりビット線ＢＬ０のプリチャージを行い、データセンスする。センス後、ＳＡＯＣ＝“Ｈ”にすることによって、センス出力ＯＵＴのデータをノードＢＩＳに転送し、更にこれをデータラッチＶＬ０に転送する。
【０１９４】
同様に次のビット線ＢＬ２についてデータセンスを行い、センス結果をデータラッチＶＬ１に転送する。以下、同様のデータセンスとセンス結果の転送動作を全選択ビット線について繰り返す。
【０１９５】
次に、選択ワード線レベルを、読み出し電圧ＲＣに変更して、データセンスを行うが、その際ビット線プリチャージに先立って、データラッチＶＬのデータを転送制御回路ＤＬ内のデータラッチＣＬに転送する。更に、データラッチＶＬのデータをデータラッチＣＬに転送後、ＢＩＳＰ＝“Ｌ”，ＲＴＬＥ＝“Ｈ”として、オンしたＰＭＯＳトランジスタＭＰ２，ＮＭＯＳトランジスタＭＮ７により、データラッチＴＬのノードＴＬＲを“Ｈ”に設定する。これは、次のセンス結果と、データラッチＶＬが保持するセンス結果との間でＸＯＲによる偶奇判定を、転送制御回路ＤＬ内で行うためである。
【０１９６】
続いてビット線プリチャージを行い、データセンスを行う。センス結果をＳＡＯＣ＝ＳＡＯＢＣ＝“Ｈ”にすることで、ノードＢＩＳ，ＢＩＳＢに転送し、これとデータラッチＣＬのデータとのＸＯＲ演算を、ＮＭＯＳトランジスタＭＮ１，ＭＮ２を用いて行う。即ち、ＲＸＥ＝“Ｈ”を与えたときに、ＮＭＯＳトランジスタＭＮ１，ＭＮ２によりデータラッチＴＬの“Ｈ”に設定されたノードＴＬＲが放電されるか否かにより、データラッチＴＬにＸＯＲ演算結果がラッチされる。
【０１９７】
具体的に説明する。先のセンスデータがデータラッチＶＬからデータラッチＣＬに転送されている。そのデータが例えばＣＬＬ＝“Ｈ”（＝“１”）であり、ＯＵＴからＢＩＳに転送されたセンスデータが、ＢＩＳ＝“Ｈ”（＝“１”）である場合、ＮＭＯＳトランジスタＭＮ１がオンであるが、データラッチＴＬのノードＴＬＲの“Ｈ”は維持される。また、先のセンスデータがＣＬＬ＝“Ｌ”であり、後のセンスデータがＢＩＳ＝“Ｌ”の場合、ＮＭＯＳトランジスタＭＮ２がオンするが、やはりデータラッチＴＬのノードＴＬＲは“Ｈ”に維持される。
【０１９８】
これに対して、先のセンスデータがＣＬＬ＝“Ｈ”であり、後のセンスデータがＢＩＳ＝“Ｌ”の場合及び、先のセンスデータがＣＬＬ＝“Ｌ”であり、後のセンスデータが“Ｈ”の場合、データラッチＴＬのノードＴＬＲは、ＮＭＯＳトランジスタＭＮ１又はＭＮ２により放電される。
【０１９９】
以上により、“１”データ数の偶奇判定演算が行われ、上位ページ読み出しデータが得られる。この演算結果即ちデータラッチＴＬのデータは、上位ページデータとしてデータラッチＶＬに転送される。
【０２００】
以上のようなデータセンスと、そのセンス結果の先のセンスデータとの演算を、ビット線ＢＬ０，ＢＬ２，…について順次行い、データラッチＶＬ０，ＶＬ２，…にその結果が転送される。
【０２０１】
ビット線ＢＬＢ側の情報セルが選択された場合も、データラッチＶＬの代わりにデータラッチＶＬＢの用い、転送制御回路ＤＬ内でのデータ処理にはデータラッチＣＬ，ＴＬの逆のデータノードを用いるほか、上述と同様である。
【０２０２】
データラッチＶＬの読み出しデータを外部に出力する時は、ＶＬＳ＝ＣＬＥ＝Ｘｉ＝ＬＹｊ＝“Ｈ”、ＣＬＥＢ＝“Ｌ”にする。データ線ＩＯｎは初期状態としてＶｄｄに設定されているものとすれば、データラッチＶＬのデータがＶｄｄの場合電圧は変わらず、データが０Ｖであればデータ線ＩＯｎを放電することで、外部に読み出しデータを転送することができる。
【０２０３】
データラッチＶＬＢのデータを出力する場合には、ＬＹｊに代わってＲＹｊを“Ｈ”にする。
【０２０４】
ランダムアクセス用バンクＲＮＡ−ＢＮＫ側は、２値記憶を行う。例えば上述したシーケンシャルアクセス用バンクＳＱＡ−ＢＮＫの４値データの内レベルＥとＢのみ即ち下位ページデータのみを利用すればよい。ビット線ＢＬ側の書き込みの場合、書き込みデータをデータラッチ群ＶＬに順次ロードし、その後一括書き込みを行うことは、４値書き込みの場合と同様である。
【０２０５】
書き込みベリファイ読み出しや通常読み出し動作も、ビット線データを順次センスして、一旦データラッチＶＬに格納し、これを転送制御回路を介して転送出力する。その他、４値の下位ページ書き込みにおけるような反転等の複雑なデータ処理は必要がなく、基本的に通常の２値記憶の場合と同様の動作となる。
【０２０６】
ランダムアクセス用バンクＲＮＡ−ＢＮＫは、シーケンシャルアクセス用バンクＳＱＡ−ＢＮＫに比べてワード線長が短く、従って高速のランダムアクセスが可能である。
【０２０７】
図１７は、この実施の形態によるＮＡＮＤ型フラッシュメモリチップの機能ブロック構成を示している。シーケンシャルアクセス用バンクＳＱＡ−ＢＮＫとランダムアクセス用バンクＲＮＡ−ＢＮＫを構成する２種のメモリセルアレイ１が、それぞれ別々のロウデコーダ４とセンスユニット２により制御されるように構成される。それぞれに対してカラムデコーダ５が用意される。
【０２０８】
データ、アドレス及びコマンドはインタフェース１０を介して供給される。コマンドはコマンドレジスタ８を介してフラッシュコントローラ６に供給される。アドレスはアドレスレジスタ８を介し、フラッシュコントローラ６を介してロウデコーダ４及びカラムデコーダ５に供給される。
【０２０９】
ランダムアクセス用バンクＲＮＡ−ＢＮＫは、ランダムアクセス可能なバンクであるため、インタフェース１０としては、ＳＲＡＭやＮＯＲ型フラッシュメモリにおけるようなインタフェースである必要がある。即ち、ランダムアクセス用バンクＲＮＡ−ＢＮＫへアクセスする場合は、直接ＲＮＡ−ＢＮＫのロウアドレスとカラムアドレスを与えることによってアクセスを行うようにする。そのためには、アドレスピンとして、ＲＮＡ−ＢＮＫにアクセス可能な数のアドレスピンが必要になる。
【０２１０】
一方、ＳＱＡ−ＢＮＫは大容量データ記憶用のバンクであるため、そのメモリにアクセス可能な数だけアドレスピンを与えると非常にピン数が多くなってしまう。よって、こちらは通常のＮＡＮＤ型フラッシュメモリのように、時分割でアドレスデータを入力してアクセスを行うようにする。具体的には、ＲＮＡ−ＢＮＫ以外のアドレスをレジスタのアドレスとしてアドレスピンに入力する。次にデータピンから順次ＳＱＡ−ＢＮＫのアドレスを時分割で入力する。
【０２１１】
これによって、ＳＱＡ−ＢＮＫのメモリ容量が増大しても、アドレスピンの増加を防ぐことができる。ＲＮＡ−ＢＮＫはランダムアクセスを行うので、こちらのメモリ容量が増えた場合は、アドレスピンを増やす必要がある。
【０２１２】
ＮＡＮＤ型フラッシュメモリは大容量化と微細化により、不良発生率が高くなる。そこで、読み出しデータのエラー検出と訂正を行うために、内部にＥＣＣ回路９を搭載する。これによって、外部でエラー訂正をしなくても、エラー訂正を行ったデータを外部に出力できる。またランダムアクセスが必要なブート時のデータや、ＯＳなどのプログラムもエラーを訂正した状態で出力することが可能である。これにより、ブートデータをＲＮＡ−ＢＮＫに持たせることができ、他にブートＲＯＭなどを持つ必要がなくなる。
【０２１３】
図１８は、この実施の形態のフラッシュメモリチップ１１を用いたメモリシステム構成を示している。フラッシュメモリ１１は、内部にＥＣＣ回路を有するため、別にメモリコントローラをもつ必要はなくなる。また、ランダムアクセス用バンクＲＮＡ−ＢＮＫを有すため、別にブート用ＲＯＭを持つ必要もなくなる。
【０２１４】
ランダムアクセス用バンクＲＮＡ−ＢＮＫを有しているが、プログラムの実行には、より高速なＲＡＭが必要であるため、ＤＲＡＭ１２が接続される。即ち、上述したＮＡＮＤ型フラッシュメモリ１１を用いることによって、このメモリからシステムのブートを行い、ＣＰＵ１３から直接メモリ１１内のＲＮＡ−ＢＮＫにアクセスしてプログラムの実行を行う。または、メモリ１１内のＳＱＡ−ＢＮＫのデータを一度、ＤＲＡＭ１２へ転送し、ＤＲＡＭ１２上でプログラムの実行を行うなどの動作が可能である。
【０２１５】
ＮＡＮＤ型フラッシュメモリのＳＱＡ−ＢＮＫは、セクタ（例えば５２８Ｂｙｔｅ）と称するアクセス単位を持つ。しかしセクタ単位でデータのエラー訂正を行うと、データ単位が大きいため、エラー検出訂正にかかる時間は長くなる。
【０２１６】
これに対して、ランダムアクセス可能なＲＮＡ−ＢＮＫはセクタ構成でなく、一度に読み出すデータの単位は例えば、３２Ｂｉｔ（或いは６４Ｂｉｔ，１２８Ｂｉｔ）となる。このアクセス単位でデータを並列に計算することにより、エラー検出訂正にかかる時間は比較的短いものとなる。
【０２１７】
以上を考慮して、好ましくは、ＲＮＡ−ＢＮＫとＳＱＡ−ＢＮＫのデータを同じＥＣＣ回路でエラー検出訂正を行うために、ＳＱＡ−ＢＮＫのデータであっても、そのアクセス単位のセクタより小さいデータ長例えば３２Ｂｉｔといった単位でエラー検出訂正の計算を行うようにする。これにより、共通のＥＣＣ回路を用いて二つのデータ領域に対して高速のエラー検出訂正を行うことが可能となる。
【図面の簡単な説明】
【０２１８】
【図１】実施の形態によるＮＡＮＤ型フラッシュメモリのチップレイアウトを示す図である。
【図２】同フラッシュメモリのセルアレイのブロック構成を示す図である。
【図３】同フラッシュメモリの情報セルブロック及び第１の参照セルブロックの構成を示す図である。
【図４】同フラッシュメモリの第２の参照セルブロックの構成を示す図である。
【図５】同フラッシュメモリの４値記憶のデータしきい値分布とビット割り付けを示す図である。
【図６】同フラッシュメモリの２値記憶を行うランダムアクセス用バンクＲＮＡ−ＢＮＫ側に用いられるセンスユニット構成を示す図である。
【図７】図６のデータ転送制御回路の構成を示す図である。
【図８】同フラッシュメモリの４値記憶を行うシーケンシャルアクセス用バンクＳＱＡ−ＢＮＫ側に用いられるセンスユニット構成を示す図である。
【図９】図８のデータ転送制御回路の構成を示す図である。
【図１０】同センスユニットに用いられるセンスアンプの構成を示す図である。
【図１１】同センスアンプの動作波形を示す図である。
【図１２】二つのバンク領域のセンスニットの制御信号線レシアウトを示す図である。
【図１３】二つのバンク領域のセンスユニット間に配置される制御信号の転送ゲート回路を示す図である。
【図１４】４値データの上位ページ書き込みシーケンスを示す図である。
【図１５】４値データの下位ページ書き込みシーケンスを示す図である。
【図１６】下位ページ書き込み時のデータラッチのデータ遷移を説明するための図である。
【図１７】実施の形態のＮＡＮＤ型フラッシュメモリの機能ブロック構成を示す図である。
【図１８】実施の形態のＮＡＮＤ型フラッシュメモリを用いたメモリシステム構成を示す図である。
【符号の説明】
【０２１９】
１ａ〜１ｄ…セルアレイ、２…センスユニット、３…周辺回路、４…ロウデコーダ、ＳＱＡ−ＢＮＫ０，１…シーケンシャルアクセス用バンク、ＲＮＡ−ＢＮＫ０，１…ランダムアクセス用バンク、Ｉ−ｃｅｌｌＢＬＫ…情報セルブロック、Ｒ−ｃｅｌｌａＢＬＫ，Ｒ−ｃｅｌｌｂＢＬＫ…参照セルブロック、Ｓ／Ａ…センスアンプ、ＶＬ，ＶＬＢ…データラッチ、ＤＬ…データ転送制御回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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