(57)【要約】【課題】本発明はフィントランジスタを含む半導体素子及びその製造方法に関する。【解決手段】半導体素子は、ソース／ドレインとゲートを含む活性領域と、活性領域を画成する素子分離領域とを含むものの、ゲートはフィンゲートの一部で形成され、ソース／ドレインはシード層に隣接したゲートの間に形成されたエピタキシャル層であり、ゲートの長手方向でソース／ドレイン線幅はゲート線幅より大きい。【選択図】図１
2008294395.tif 000002
【特許請求の範囲】
【請求項１】
ソース／ドレインとゲートを含む活性領域と、
前記活性領域を画成する素子分離領域とを含むものの、
前記ゲートはフィンゲートであり、
前記ソース／ドレインは隣接したゲートの間に形成されたエピタキシャル層を含み、前記ゲートの長手方向で前記ソース／ドレイン線幅はゲート線幅より大きいことを特徴とする半導体素子。
【請求項２】
前記ゲートの長手方向で前記ソース／ドレインの線幅はＦであり、前記ゲートの線幅はＧであることを特徴とする請求項１に記載の半導体素子（但し、７Ｆ／２０＜Ｇ＜１９Ｆ／２０）。
【請求項３】
半導体基板に素子分離構造を形成してフィンゲートの一部で形成される第２の活性地域と、ゲート領域の間に位置する前記半導体基板をシード層に成長させて形成され、前記第２の活性地域の線幅より広く形成する第１の活性地域とを含む活性領域を画成する段階と、
前記ゲートと重畳した前記素子分離構造の一部を食刻してリセスを形成する段階と、
導電層で前記リセスを埋め込んで前記ゲートを形成する段階と、
を含む半導体素子の製造方法。
【請求項４】
前記第１の活性地域形成の段階は、
前記半導体基板の一部を食刻して前記活性領域を画成するトレンチを形成する段階と、
前記トレンチの上部に素子分離用第１の絶縁膜を形成する段階と、
前記半導体基板の一部を選択食刻してソース／ドレインが形成される前記第１の活性地域を画成する段階と、
前記食刻された半導体基板をシード層に選択的エピタキシャル工程を行なって前記第１の活性地域を形成する段階と、
前記トレンチを埋め込むよう第２の絶縁膜を形成して素子分離構造を形成する段階と、
を含むものの、
前記ゲートはフィン構造を備えることを特徴とする請求項３に記載の半導体素子の製造方法。
【請求項５】
前記リセスは１０ｎｍ〜１００ｎｍの深さに食刻されることを特徴とする請求項４に記載の半導体素子の製造方法。
【請求項６】
前記選択的エピタキシャル工程は５００℃〜９５０℃の温度下で行なわれることを特徴とする請求項４に記載の半導体素子の製造方法。
【請求項７】
前記第１の活性地域は、アンドープドシリコン層や不純物がドーピングされたシリコン層で形成することを特徴とする請求項４に記載の半導体素子の製造方法。
【請求項８】
前記ドーピングされた不純物はホウ素（Ｂ）、二フッ化ホウ素（ＢＦ２）、砒素（Ａｓ）、燐（Ｐ）及びこれらの組合せでなる一群から選択される何れか１つであることを特徴とする請求項７に記載の半導体素子の製造方法。
【請求項９】
前記ドーピングされた不純物の注入エネルギーは１Ｅ１８ｉｏｎｓ／ｃｍ３〜５Ｅ２０ｉｏｎｓ／ｃｍ３であることを特徴とする請求項７に記載の半導体素子の製造方法。
【請求項１０】
半導体基板に第１及び第２のトレンチを形成して前記第１及び第２のトレンチの間に導出部を画成する段階と、
前記導出部の一部を食刻して前記第１のトレンチに隣接した第１のリセス、前記第２のトレンチに隣接した第２のリセス、及び前記第１のリセスと前記第２のリセスとの間に画成された第３のリセスを画成する段階と、
前記第１のリセス、前記第２のリセス及び前記第３のリセスに半導体物質を成長させるよう、前記半導体基板に選択的エピタキシャル工程を行なって第１の活性地域を形成する段階と、
を含むフィンゲートを備えた半導体素子の製造方法。
【請求項１１】
前記第１のトレンチと前記第２のトレンチ内に、突出部の上部表面の下に提供された上部表面を備える第１の絶縁層を形成する段階をさらに含むことを特徴とする、請求項１０に記載のフィンゲートを備えた半導体素子の製造方法。
【請求項１２】
前記エピタキシャル工程により成長した前記半導体物質は、前記第１のトレンチと前記第２のトレンチに提供された前記第１の絶縁層の上部に部分的に延長されることを特徴とする、請求項１１に記載のフィンゲートを備えた半導体素子の製造方法。
【請求項１３】
前記突出部は、前記フィンゲートで画成されるよう利用されることを特徴とする、請求項１２に記載のフィンゲートを備えた半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体素子に関するものである。特に、フィントランジスタを含む半導体素子及びその製造方法に関するものである。
【背景技術】
【０００２】
フィンチャンネルアレイトランジスタ（Fin-Channel-Array-Transistor：ＦＣＡＴ）において、フィンチャンネルトランジスタはチャンネル幅が活性領域マスクの短縮幅により決定される。即ち、ＤＲＡＭ（Dynamic Random Access Memory）でゲート領域の幅は活性領域マスクの短縮幅と同一であるため、フィンチャンネルトランジスタは通常チャンネル幅が隣接したソース／ドレイン領域の間の長さより小さくなり得ない。フィンチャンネルトランジスタは、チャンネル幅が狭いほどショートチャンネル効果を改良することができる。しかし、一般にソース／ドレインコンタクト領域の確保が必要であるため、フィンチャンネルトランジスタではフィンチャンネルトランジスタのチャンネル幅を狭くするのに制限がある。
さらに、フィンチャンネルトランジスタの形成のためのリセスゲートマスクをライン型（Line-type）に形成するため、素子分離構造の上部に形成されたゲート電極と電荷格納接合領域がゲート絶縁膜により分離され、このようなゲート電極の寄生静電容量は増加する。このように増加したゲート電極の寄生静電容量は、セルトランジスタの動作速度を低下させる。さらに、電荷格納接合領域との間でゲート誘導ドレイン漏れ（Gate Induced Drain Leakage：ＧＩＤＬ）効果による漏れ電流が増加する。したがって、ＤＲＡＭ素子のリフレッシュ特性は低下する。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
本発明は、フィントランジスタを備えた半導体素子に関するものである。本発明の一実施形態によれば、フィントランジスタは特性の向上したフィンゲートを含む。フィンゲートは、ゲート領域の長手方向でソース／ドレインに予定された活性領域の線幅より狭いフィン型活性領域に形成される。したがって、素子のショートチャンネル効果を改良することができる。
【課題を解決するための手段】
【０００４】
本発明の一実施形態に係る半導体素子は、
ソース／ドレインとゲートを含む活性領域と、活性領域を画成する素子分離領域とを含むものの、ゲートはフィンゲートの一部で形成され、ソース／ドレインはシード層に隣接したゲートの間に形成されたエピタキシャル層であり、ゲートの長手方向でソース／ドレイン線幅はゲート線幅より大きいことを特徴とする。
【０００５】
本発明の一実施形態に係る半導体素子の製造方法は、
半導体基板に素子分離構造を形成してフィンゲートの一部で形成される第２の活性地域と、ゲート領域の間に位置する半導体基板をシード層に成長させて形成され、第２の活性地域の線幅より広く形成する第１の活性地域とを含む活性領域を画成する段階と、ゲートと重畳した素子分離構造の一部を食刻してリセスを形成する段階と、導電層でリセスを埋め込んでゲートを形成する段階とを含む。
【０００６】
さらに、本発明の一実施形態に係るフィンゲートを備えた半導体素子の製造方法は、
半導体基板に第１及び第２のトレンチを形成して第１及び第２のトレンチの間に導出部を画成する段階と、導出部の一部を食刻して第１のトレンチに隣接した第１のリセス、第２のトレンチに隣接した第２のリセス、及び第１のリセスと第２のリセスとの間に画成された第３のリセスを画成する段階と、第１のリセス、第２のリセス及び第３のリセスに半導体物質を成長させるよう、半導体基板に選択的エピタキシャル工程を行なって第１の活性地域を形成する段階とを含む。
【発明の効果】
【０００７】
本発明に係る半導体素子及びその製造方法は、第２の活性地域（またはソース／ドレイン）を選択的シリコン成長層で形成する。ゲートの長手方向で第１の活性地域（ゲート）の線幅を第２の活性地域のそれより狭く形成してＤＩＢＬ等のショートチャンネル効果（Short Channel Effect：以下「ＳＣＥ」と記す）を改良することができる。さらに、素子分離構造で、活性領域間の初期間隔が広くなりギャップフィルマージンが増加するという利点がある。
【発明を実施するための最良の形態】
【０００８】
以下では、本発明の実施の形態を図を参照して詳しく説明する。
【０００９】
図１は、本発明の一実施形態に係る半導体素子のレイアウト図である。半導体素子は素子分離領域１２０により画成される活性領域１００、フィンゲート領域１０２及びゲート領域１０４を含む。フィントランジスタは、フィンゲート領域１０２に形成される。活性領域１００は、ソース／ドレインになる第１の活性地域１０６と、ゲート領域１０４と重畳した第２の活性地域１０８とを含む。一方、以下でゲート領域１０４の長手方向を「垂直方向」に定義し、活性領域１００の長手方向を「水平方向」に定義する。フィンゲート領域１０２はライン（Line）形に形成し、第２の活性地域１０８と重畳する。このとき、垂直方向で第１の活性地域１０６の線幅はＦであるのが好ましく、第２の活性地域１０８の線幅はＧであるのが好ましい（但し、７Ｆ／２０＜Ｇ＜１９Ｆ／２０）。一方、前述のフィンゲート領域１０２はライン形に形成するものの、これはその説明のためのものであり、制限のためのものではないことに注意しなければならない。本発明の他の実施形態によれば、フィンゲート領域５０２はアイランド（Island）形にも形成することができる（図５参照）。
【００１０】
図２は、本発明の一実施形態に係る半導体素子を示す断面図等であり、図２（i）は図１のI−I’に沿う断面図であり、図２（ii）は図１のII−II’に沿う断面図であり、図２（iii）は図１のIII−III’’に沿う断面図である。半導体素子は素子分離構造２２０、選択的シリコン成長層２３０、フィン型活性領域２３８及びフィンゲート構造物２８０を含む。素子分離構造２２０は選択的シリコン成長層（Silicon epitaxial growth layer）２３０を含む活性領域を画成する。フィンゲート構造物２８０は、フィン型活性領域２３８の上部に位置する。
【００１１】
このとき、図１に示した第１の活性領域１０６の半導体基板２１０の一部を選択食刻する。選択食刻された半導体基板２１０をシード層に熱処理工程を行なってシリコンエピタキシャル成長層２３０を形成するのが好ましい。さらに、食刻された半導体基板２１０の深さは１０ｎｍ〜１００ｎｍであるのが好ましい。熱処理工程は、水素（Ｈ２）雰囲気と５００℃〜１,０００℃の温度下で行なわれるのが好ましい。さらに、食刻された半導体基板２１０にＳＦ６／Ｈ２プラズマ洗浄工程を行なうことができる。なお、プラズマ洗浄工程と熱処理工程はインサイチュー（In-situ）方法で行なわれるのが好ましい。
さらに、素子分離構造２２０は、第１の素子分離用絶縁膜２１６と第２の素子分離用絶縁膜２１８を含む積層構造に形成するのが好ましい。なお、フィンゲート構造物２８０はゲート絶縁膜２４０の上部に下部ゲート電極２５２、上部ゲート電極２６２及びゲートハードマスク層２７２を含む積層構造に形成するのが好ましい。
【００１２】
図３ａ〜図３ｈは、本発明の一実施形態に係る半導体素子の製造方法を示す断面図等であり、図３ａ（i）〜図３ｈ（i）は図１のI−I’に沿う断面図等であり、図３ａ（ii）〜図３ｈ（ii）は図１のII−II’に沿う断面図等であり、図３ａ（iii）〜図３ｈ（iii）は図１のIII−III’’に沿う断面図等である。
【００１３】
半導体基板３１０の上部にパッド絶縁膜３１２を形成する。次に、素子分離マスク（図示省略）を食刻マスクにパッド絶縁膜３１２及び半導体基板３１０の一部を選択食刻して図１に示した活性領域１００を画成するトレンチ３１４を形成する。以後、第１の素子分離用絶縁膜３１６を形成してトレンチ３１４の一部を埋め込む。このとき、垂直方向で素子分離マスクの幅は次第に減縮し、隣接した活性領域等１００の間の距離が広くなる効果がある。したがって、第１の素子分離用絶縁膜３１６に対する蒸着マージンを増加させることができる。
【００１４】
図３ｃ及び図３ｄに示されているように、図１に示した第１の活性領域１０６に対応するパッド絶縁膜３１２と、その下部の半導体基板３１０の一部を選択食刻してリセス３２２を形成する。次に、リセス３２２内に露出した半導体基板３１０をシード層に選択的エピタキシャル工程（Selective epitaxial process）を行なって選択的シリコン成長層（Silicon epitaxial growth layer）３３０を形成する。このとき、図１に示した第２の活性地域１０８に対応する半導体基板３１０は、上部にパッド絶縁膜３１２があるので選択的シリコン成長層３３０が形成されない。一方、選択的シリコン成長層３３０は半導体基板３１０の上部と側面に成長し、垂直方向で第１の活性地域１０６の線幅が隣接した２つのゲート間の距離Ｆと同じく維持させることができる。
【００１５】
このとき、リセス３２２に露出した半導体基板３１０の深さは１０ｎｍ〜１００ｎｍであるのが好ましい。選択的シリコン成長層３３０は、アンドープドシリコン層を含むのが好ましい。さらに、選択的シリコン成長層３３０の形成のための選択的エピタキシャル工程は熱処理工程で行なう。このとき、熱処理工程は水素（Ｈ２）雰囲気と５００℃〜１,０００℃の温度下で行なわれるのが好ましい。さらに、食刻された半導体基板３１０にＳＦ６／Ｈ２プラズマ洗浄工程を行なう。なお、プラズマ洗浄工程と熱処理工程はインサイチュー（In-situ）方法で行なわれるのが好ましい。
さらに、垂直方向で、図１に示した第１の活性地域１０６に該当する選択的シリコン成長層３３０の線幅はＦであるのが好ましく、図１に示した第２の活性地域１０８に該当する半導体基板３１０の線幅はＧであるのが好ましい（但し、７Ｆ／２０＜Ｇ＜１９Ｆ／２０）。
【００１６】
図３ｅに示されているように、半導体基板３１０の上部に第２の素子分離用絶縁膜３１８を形成して図３ｄに示されたトレンチ３１４を埋め込む。次に、選択的シリコン成長層３３０を露出するまで第２の素子分離用絶縁膜３１８を平坦化食刻（または除去）して素子分離構造３２０を形成する。このとき、素子分離構造３２０は第１の素子分離用絶縁膜３１６と第２の素子分離用絶縁膜３１８を含む積層構造に形成するのが好ましい。
【００１７】
図３ｆに示されているように、半導体基板３１０の上部にハードマスク層３３２を形成する。ハードマスク層３３２の上部に感光膜（図示省略）を塗布する。次に、図１に示したフィンゲート領域１０２を画成するマスク（図示省略）で感光膜を露光及び現像して感光膜パターン３３４を形成する。以後、感光膜パターン３３４をマスクにハードマスク層３３２とその下部の素子分離構造３２０の一部を選択食刻してフィン型活性領域３３８を露出するフィンゲートリセス３３６を形成する。
【００１８】
図３ｇ及び図３ｈに示されているように、ハードマスク層３３２と感光膜パターン３３４を除去してフィン型活性領域３３８の表面と半導体基板３１０を露出する。次に、半導体基板３１０とフィン型活性領域３３８の表面にゲート絶縁膜３４０を形成する。ゲート絶縁膜３４０の上部に下部ゲート導電層３５０を形成してフィンゲートリセス３３６を埋め込む。以後、下部ゲート導電層３５０の上部に上部ゲート導電層３６０とゲートハードマスク層３７０を形成する。ゲートマスク（図示省略）でゲートハードマスク層３７０、上部ゲート導電層３６０及び下部ゲート導電層３５０をパターニングしてゲートハードマスクパターン３７２、上部ゲート電極３６２及び下部ゲート電極３５２を含む積層構造を含むフィンゲート構造物３８０を形成する。さらに、前述のような本発明は好ましい実施形態に従い記述されているが、前記の実施形態はその説明のためのものであり、制限するためのものではないことに注意しなければならない。
【００１９】
図４は、本発明の他の実施形態に係る半導体素子の製造方法を示す断面図等である。図３ｃに示したリセス３２２内に露出した半導体基板３１０をシード層に選択的エピタキシャル工程を行なって選択的シリコン成長層４３０を形成する。このとき、図１に示した第２の活性地域１０８に対応する半導体基板４１０は、上部にパッド絶縁膜４１２があるので選択的シリコン成長層４３０が形成されない。
【００２０】
このとき、選択的シリコン成長層４３０は不純物が注入されたシリコン層であるのが好ましい。さらに、シリコン成長層４３０に注入された不純物はホウ素（Ｂ）、二フッ化ホウ素（ＢＦ２）、砒素（Ａｓ）、燐（Ｐ）及びこれらの組合せでなる一群から選択される何れか１つであるのが好ましい。なお、不純物が注入された選択的シリコン成長層４３０の不純物注入エネルギーは１Ｅ１８ｉｏｎｓ／ｃｍ３〜５Ｅ２０ｉｏｎｓ／ｃｍ３であるのが好ましい。一方、前述の不純物とその注入エネルギーは不純物が注入された選択的シリコン成長層を具現するためのものであるが、これはその説明のためのものであって制限するためのものではないことに注意しなければならない。
【００２１】
なお、本発明について、好ましい実施の形態を基に説明したが、これらの実施の形態は、例を示すことを目的として開示したものであり、当業者であれば、本発明に係る技術思想の範囲内で、多様な改良、変更、付加等が可能である。このような改良、変更なども、特許請求の範囲に記載した本発明の技術的範囲に属することは言うまでもない。
【図面の簡単な説明】
【００２２】
【図１】本発明の一実施形態に係る半導体素子のレイアウトである。
【図２】本発明の一実施形態に係る半導体素子の断面図である。
【図３ａ】本発明の一実施形態に係る半導体素子の製造方法を示す断面図である。
【図３ｂ】本発明の一実施形態に係る半導体素子の製造方法を示す断面図である。
【図３ｃ】本発明の一実施形態に係る半導体素子の製造方法を示す断面図である。
【図３ｄ】本発明の一実施形態に係る半導体素子の製造方法を示す断面図である。
【図３ｅ】本発明の一実施形態に係る半導体素子の製造方法を示す断面図である。
【図３ｆ】本発明の一実施形態に係る半導体素子の製造方法を示す断面図である。
【図３ｇ】本発明の一実施形態に係る半導体素子の製造方法を示す断面図である。
【図３ｈ】本発明の一実施形態に係る半導体素子の製造方法を示す断面図である。
【図４】本発明の他の実施形態に係る半導体素子の製造方法を示す断面図である。
【図５】本発明の他の実施形態に係る半導体素子のレイアウトである。
【符号の説明】
【００２３】
１００    活性領域
１０２、５０２    フィンゲート領域
１０４    ゲート領域
１０６    第１の活性地域
１０８    第２の活性地域
１２０    素子分離領域
２１０、３１０、４１０    半導体基板
２１６、３１６    第１の素子分離用絶縁膜
２１８、３１８    第２の素子分離用絶縁膜
２２０、３２０    素子分離構造
２３０、３３０、４３０    選択的シリコン成長層
２３８、３３８    フィン型活性領域
２４０、３４０    ゲート絶縁膜
２５２、３５２    下部ゲート電極
２６２、３６２    上部ゲート電極
２７２、３７０    ゲートハードマスク層
２８０、３８０    フィンゲート構造物
３１２、４１２    パッド絶縁膜
３１４    トレンチ
３２２    リセス
３３２    ハードマスク層
３３４    感光膜パターン
３３６    フィンゲートリセス
３５０    下部ゲート導電層
３６０    上部ゲート導電層
３７２    ゲートハードマスクパターン
【図１】
2008294395.tif 000003
【図２】
2008294395.tif 000004
【図３ａ】
2008294395.tif 000005
【図３ｂ】
2008294395.tif 000006
【図３ｃ】
2008294395.tif 000007
【図３ｄ】
2008294395.tif 000008
【図３ｅ】
2008294395.tif 000009
【図３ｆ】
2008294395.tif 000010
【図３ｇ】
2008294395.tif 000011
【図３ｈ】
2008294395.tif 000012
【図４】
2008294395.tif 000013
【図５】
2008294395.tif 000014