(57)【要約】      （修正有）【課題】設計寸法の微細化に関わらず、露出した上部容量電極の膜厚分の段差を解消すると共に、上部容量電極とビット線コンタクトとの電気的短絡が生じない、キャパシタを備えた半導体装置及びその製造方法を提供する。【解決手段】半導体装置は、半導体基板１上に形成された第２の層間絶縁膜１３と、該第１の層間絶縁膜１３に形成されたキャパシタ５０と、該キャパシタ５０及び第１の層間絶縁膜１３の上に形成された第１の絶縁膜２２と、第１の層間絶縁膜１３と第１の絶縁膜２２とを貫通するように形成された第１のコンタクトプラグ２１と、該第１のコンタクトプラグ２１の上に該第１のコンタクトプラグ２１と接続するように形成された第２のコンタクトプラグ２８とを有している。ここで、キャパシタ５０の上面と第１の層間絶縁膜１３の上面との高さは一致している。【選択図】図１
2008277434.tif 000002
【特許請求の範囲】
【請求項１】
基板上に形成された第１の絶縁膜と、
前記第１の絶縁膜内に形成されたキャパシタと、
前記キャパシタ及び前記第１の絶縁膜の上に形成された第２の絶縁膜と、
前記第１の絶縁膜と前記第２の絶縁膜とを貫通するように形成された第１のコンタクトプラグと、
前記第１のコンタクトプラグの上に該第１のコンタクトプラグと接続するように形成された第２のコンタクトプラグとを備え、
前記キャパシタの上面と前記第１の絶縁膜の上面との高さは一致していることを特徴とする半導体装置。
【請求項２】
前記第２のコンタクトプラグの上に、該第２のコンタクトプラグと接続されたビット線をさらに備えていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記基板に形成され、前記第１のコンタクトプラグ及び前記キャパシタと接続されたＭＩＳ型トランジスタをさらに備えていることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記第１の絶縁膜は酸化膜であり、前記第２の絶縁膜は窒化膜であることを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記キャパシタは、前記第１の絶縁膜に形成された開口部の底面及び壁面に沿って形成された下部容量電極と、前記下部容量電極に沿って形成された容量絶縁膜と、前記開口部内の前記容量絶縁膜の上に形成された上部容量電極とからなることを特徴とする請求項１に記載の半導体装置。
【請求項６】
前記キャパシタは、前記第１の絶縁膜内に複数形成されており、
前記複数のキャパシタにおける互いに隣接する前記上部容量電極同士は接続され、
前記複数のキャパシタにおける互いに隣接する前記容量絶縁膜同士は接続されていることを特徴とする請求項５に記載の半導体装置。
【請求項７】
第１の絶縁膜の上に第２の絶縁膜を形成する工程（ａ）と、
前記工程（ａ）の後に、前記第１の絶縁膜と前記第２の絶縁膜とを貫通するように、コンタクトプラグを形成する工程（ｂ）と、
前記工程（ｂ）の後に、前記第１の絶縁膜及び第２の絶縁膜に開口部を選択的に形成した後、形成した開口部の底面及び壁面に沿って下部容量電極を形成する工程（ｃ）と、
前記工程（ｃ）の後に、前記下部容量電極に沿うように前記第２の絶縁膜の上に容量絶縁膜を形成し、前記容量絶縁膜の上に上部容量電極を形成する工程（ｄ）と、
前記工程（ｄ）の後に、前記第２の絶縁膜の上に形成された前記上部容量電極及び容量絶縁膜を前記第２の絶縁膜が露出するまで平坦化した後、前記上部容量電極及び容量絶縁膜を前記第２の絶縁膜の膜厚分だけエッチングして、前記開口部内に、前記上部容量電極、前記容量絶縁膜及び前記下部容量電極からなるキャパシタを形成する工程（ｅ）と、
前記工程（ｅ）の後に、前記第２の絶縁膜の膜厚分だけエッチングされた前記上部容量電極の上に、第３の絶縁膜を堆積した後、前記コンタクトプラグの上面が露出するまで前記第３の絶縁膜を除去する工程（ｆ）とを備えていることを特徴とする半導体装置の製造方法。
【請求項８】
前記第３の絶縁膜は、前記第２の絶縁膜と同一の組成であることを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記工程（ｂ）と前記工程（ｃ）との間に、前記第１の絶縁膜を前記第２の絶縁膜の膜厚よりも厚くエッチングする工程（ｇ）をさらに備えていることを特徴とする請求項７又は８に記載の半導体装置の製造方法。
【請求項１０】
前記工程（ｂ）と前記工程（ｇ）との間に、前記第２の絶縁膜と同一の材料の絶縁膜を前記第２の絶縁膜の上に堆積する工程（ｈ）をさらに備えていることを特徴とする請求項９に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、容量絶縁膜を介して下部容量電極と上部容量電極とが対向するキャパシタを備えた半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
現在、ＤＲＡＭ（dynamic random access memory）混載半導体装置のさらなる微細化が求められている。以下、従来のＤＲＡＭ混載半導体装置について説明する。
【０００３】
図１７（ａ）は第１の従来例に係るＤＲＡＭ混載半導体装置の断面構成を示している。図１７（ａ）に示すように、半導体基板１の上部には素子分離絶縁膜２が選択的に形成され、半導体基板１の主面上には、それぞれゲート絶縁膜３を介在させ且つ両側面上にサイドウォール７を有する複数のゲート電極４が形成されている。半導体基板１の上部におけるゲート電極４の側方の領域には、それぞれビット線２０と電気的に接続される第１の拡散層５と、キャパシタ５０と電気的に接続される第２の拡散層６とが形成されている。
【０００４】
半導体基板１の主面上には、酸化シリコンからなる第１の層間絶縁膜８が各ゲート電極４を覆うと共に上面が平坦化されて形成され、第１の層間絶縁膜８の上には窒化シリコンからなるエッチングストッパ膜９が形成されている。
【０００５】
第１の層間絶縁膜８及び第１のエッチングストッパ膜９には、ビット線２０と接続されるコンタクト１０及びキャパシタ５０と接続されるコンタクト１１が形成されている。ここで、各コンタクト１０、１１の側面上及び底面上には、チタン又は窒化チタンからなるバリアメタル膜１２が形成されている。
【０００６】
エッチングストッパ膜９及び各コンタクト１０、１１の上には、上面が平坦化された酸化シリコンからなる第２の層間絶縁膜１３が形成されている。第２の層間絶縁膜１３には、コンタクト１０を露出する開口部と、コンタクト１１を露出する開口部とが形成され、コンタクト１０を露出する開口部にはキャパシタ５０が形成され、コンタクト１１を露出する開口部にはコンタクトプラグ１９が形成されている。
【０００７】
キャパシタ５０は、開口部の底面上及び壁面上に形成された窒化チタンからなる下部容量電極１４と、該下部容量電極１４に沿って形成され、厚さが数ｎｍの例えばＡｌＯ２-ＨｆＯからなる容量絶縁膜１５と、該容量絶縁膜１５の上に形成された窒化チタンからなる上部容量電極１６とから構成されている。ここで、上部容量電極１６の上面は第２の層間絶縁膜１３の上面よりも高くなっている。
【０００８】
第２の層間絶縁膜１３の上には、上部容量電極１６及び容量絶縁膜１５を覆うと共に上面が平坦化され、厚さが数百ｎｍの酸化シリコンからなる第３の層間絶縁膜１７が形成されている。第３の層間絶縁膜１７にはコンタクトプラグ１９が貫通しており、第３の層間絶縁膜１７の上には、アルミニウム又は銅からなり、コンタクトプラグ１９と電気的に接続されるビット線２０が形成されている。
【０００９】
しかしながら、第１の従来例に係る半導体装置は、該半導体装置に含まれるメモリセルの設計寸法が微細化するにつれて、以下のような問題が発生する。すなわち、図１７（ａ）に示すように、第２の層間絶縁膜１３の上には上部容量電極１６が露出している。このため、上部容量電極１６の上に第３の層間絶縁膜１７を形成すると、上部容量電極１６の膜厚分の段差が生じる。この段差を解消しないと、以降のコンタクトプラグ１９又は配線のリソグラフィのマージンが縮小したり、コンタクトプラグ１９のエッチングマージンが少なくなってしまうというものである。
【００１０】
この問題を解決する方法として、図１７（ｂ）に示す第２の従来例に係る方法がある（例えば、特許文献１を参照。）。図１７（ｂ）に示すように、上部容量電極１６をドライエッチ又は化学機械研磨（ＣＭＰ：Chemical Mechanical Polishing)によって平坦化し、上部容量電極１６を第２の層間絶縁膜１３の内部に埋め込んでいる。その結果、上部容量電極１６の膜厚分の段差が解消され、以降の第１のコンタクトプタグ２１又は配線のリソグラフィのマージンが増大する。また、第１のコンタクトプラグ２１の深さを浅くすることができるため、第１のコンタクトプラグ２１に対するドライエッチが容易となる。
【特許文献１】特開２００５−５３３７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、第２の従来例に係る半導体装置の製造方法においても、メモリセルの設計寸法が微細化するにつれて、以下のような問題が発生する。すなわち、図１７（ｂ）において、リソグラフィ法及びエッチング法により、シリコン窒化膜２５及び第３の層間絶縁膜２３を開口してビット線２７と第１のコンタクトプラグ２１とを接続する第２のコンタクトプラグ２８を形成する際に、リソグラフィのアライメントがずれる可能性がある。この場合、キャパシタ５０の上部容量電極１６と第１のコンタクトプラグ２１とが第２のコンタクトプラグ２８を介して電気的に接触して、上部容量電極１６と第１のコンタクトプラグ２１とが電気的短絡（ショート）するおそれがある。微細化が進行すると共に、第１のコンタクトプラグ２１とキャパシタ５０との間の距離が小さくなるため、キャパシタ５０の上部容量電極１６と第１のコンタクトプラグ２１とがショートするおそれがますます高くなる。その結果、第２のコンタクトプラグ２８のリソグラフィのアライメント精度が非常に厳しくなるというものである。
【００１２】
従って、本発明の目的は、容量絶縁膜を介して下部容量電極と上部容量電極とが対向するキャパシタを備えた半導体装置において、設計寸法の微細化に関わらず、露出した上部容量電極の膜厚分の段差を解消すると共に、キャパシタの上部容量電極と、半導体基板に形成されたトランジスタとビット線とを接続するビット線コンタクトとの電気的短絡が生じないようにすることにある。
【課題を解決するための手段】
【００１３】
本願発明者らは、前述した検討結果から、以下のような知見を得ている。すなわち、上部容量電極の上面を第２の絶縁膜によって覆い、且つ第１のコンタクトプラグを第１の絶縁膜及び第２の絶縁膜に埋め込む。これにより、上部容量電極の膜厚分の段差が解消されると共に、ビット線と第１のコンタクトプラグとの間に第２のコンタクトプラグを形成する際に、第２のコンタクトプラグをパターニングするリソグラフィのアライメントがずれたとしても、上部容量電極と第１のコンタクトプラグとが第２のコンタクトプラグを介して電気的に接触することがない。
【００１４】
具体的に、本発明に係る半導体装置は、基板上に形成された第１の絶縁膜と、第１の絶縁膜内に形成されたキャパシタと、キャパシタ及び第１の絶縁膜の上に形成された第２の絶縁膜と、第１の絶縁膜と第２の絶縁膜とを貫通するように形成された第１のコンタクトプラグと、第１のコンタクトプラグの上に該第１のコンタクトプラグと接続するように形成された第２のコンタクトプラグとを備え、キャパシタの上面と第１の絶縁膜の上面との高さは一致していることを特徴とする。
【００１５】
本発明の半導体装置は、第１の絶縁膜の上面とキャパシタの上面との高さが一致しているため、キャパシタ（上部容量電極）は第１の絶縁膜に段差を形成せず、従って、第２のコンタクトプラグの形成時にリソグラフィのマージンが増大する。
【００１６】
本発明の半導体装置は、第２のコンタクトプラグの上に該第２のコンタクトプラグと接続されたビット線をさらに備えていることが好ましい。
【００１７】
本発明の半導体装置は、基板に形成され、第１のコンタクトプラグ及びキャパシタと接続されたＭＩＳ（metal insulator semiconductor）型トランジスタをさらに備えていることが好ましい。
【００１８】
本発明の半導体装置において、第１の絶縁膜は酸化膜であり、第２の絶縁膜は窒化膜であることが好ましい。
【００１９】
本発明の半導体装置において、キャパシタは、第１の絶縁膜に形成された開口部の底面及び壁面に沿って形成された下部容量電極と、下部容量電極に沿って形成された容量絶縁膜と、開口部内の容量絶縁膜の上に形成された上部容量電極とからなることが好ましい。
【００２０】
この場合に、キャパシタは、第１の絶縁膜内に複数形成されており、複数のキャパシタにおける互いに隣接する上部容量電極同士は接続され、複数のキャパシタにおける互いに隣接する容量絶縁膜同士は接続されていることが好ましい。
【００２１】
本発明の半導体装置の製造方法は、第１の絶縁膜の上に第２の絶縁膜を形成する工程（ａ）と、工程（ａ）の後に、第１の絶縁膜と第２の絶縁膜とを貫通するように、コンタクトプラグを形成する工程（ｂ）と、工程（ｂ）の後に、第１の絶縁膜及び第２の絶縁膜に開口部を選択的に形成した後、形成した開口部の底面及び壁面に沿って下部容量電極を形成する工程（ｃ）と、工程（ｃ）の後に、下部容量電極に沿うように第２の絶縁膜の上に容量絶縁膜を形成し、容量絶縁膜の上に上部容量電極を形成する工程（ｄ）と、工程（ｄ）の後に、第２の絶縁膜の上に形成された上部容量電極及び容量絶縁膜を第２の絶縁膜が露出するまで平坦化した後、上部容量電極及び容量絶縁膜を前記第２の絶縁膜の膜厚分だけエッチングして、開口部内に、上部容量電極、容量絶縁膜及び下部容量電極からなるキャパシタを形成する工程（ｅ）と、工程（ｅ）の後に、第２の絶縁膜の膜厚分だけエッチングされた上部容量電極の上に、第３の絶縁膜を堆積した後、コンタクトプラグの上面が露出するまで第３の絶縁膜を除去する工程（ｆ）とを備えていることを特徴とする。
【００２２】
本発明の半導体装置の製造方法によると、上部容量電極の上面を平坦化して、第３の層間絶縁膜に上部容量電極を埋め込む。その結果、上部容量電極の膜厚分の段差が解消され、コンタクトプラグ又は配線のリソグラフィのマージンが増大する。
【００２３】
本発明の半導体装置の製造方法において、第３の絶縁膜には第２の絶縁膜と同一の組成を用いることができる。
【００２４】
本発明の半導体装置の製造方法は、工程（ｂ）と工程（ｃ）との間に、第１の絶縁膜を第２の絶縁膜の膜厚よりも厚くエッチングする工程（ｇ）をさらに備えていることが好ましい。
【００２５】
この場合に、本発明の半導体装置の製造方法は、工程（ｂ）と工程（ｇ）との間に、第２の絶縁膜と同一の材料の絶縁膜を第２の絶縁膜の上に堆積する工程（ｈ）をさらに備えていることが好ましい。
【発明の効果】
【００２６】
本発明に係る半導体装置又はその製造方法によると、露出した上部容量電極の膜厚分の段差が解消すると共に、キャパシタの上部容量電極と、半導体基板に形成されたトランジスタとビット線とを接続するビット線コンタクトとの電気的短絡が生じることがない。
【発明を実施するための最良の形態】
【００２７】
（第１の実施形態）
本発明の第１の実施形態について図面を参照しながら説明する。
【００２８】
図１は本発明の第１の実施形態に係る半導体装置の断面構成を示している。
【００２９】
図１に示すように、例えば、シリコン（Ｓｉ）からなる半導体基板１の上部には素子分離絶縁膜２が選択的に形成され、半導体基板１の主面上には、それぞれゲート絶縁膜３を介在させ且つ両側面上にサイドウォール７を有する複数のゲート電極４が形成されている。半導体基板１の上部におけるゲート電極４の側方の領域には、それぞれビット線２７と電気的に接続される第１の拡散層５と、キャパシタ５０と電気的に接続される第２の拡散層６とが形成されている。
【００３０】
半導体基板１の主面上には、酸化シリコンからなる第１の層間絶縁膜８が各ゲート電極４を覆うと共に上面が平坦化されて形成され、第１の層間絶縁膜８の上には窒化シリコンからなるエッチングストッパ膜９が形成されている。
【００３１】
第１の層間絶縁膜８及びエッチングストッパ膜９には、ビット線２７と接続されるコンタクト１０及びキャパシタ５０と接続されるコンタクト１１が形成されている。ここで、各コンタクト１０、１１の壁面上及び底面上には、チタン（Ｔｉ）又は窒化チタン（ＴｉＮ）からなるバリアメタル膜１２が形成されている。
【００３２】
エッチングストッパ膜９及び各コンタクト１０、１１の上には、上面が平坦化された酸化シリコンからなる第２の層間絶縁膜１３が形成されている。第２の層間絶縁膜１３には、コンタクト１０を露出する第１の開口部と、コンタクト１１を露出する第２の開口部とが形成され、コンタクト１０を露出する第１の開口部にはキャパシタ５０が形成され、コンタクト１１を露出する第２の開口部には第１のコンタクトプラグ２１が形成されている。
【００３３】
キャパシタ５０は、第１の開口部の底面上及び壁面上に形成された窒化チタンからなる下部容量電極１４と、該下部容量電極１４に沿って形成され、厚さが数ｎｍの例えば酸化アルミニウム（ＡｌＯ２）と酸化ハフニウム（ＨｆＯ）とからなる容量絶縁膜１５と、該容量絶縁膜１５の上に形成された窒化チタンからなる上部容量電極１６とから構成されている。
【００３４】
第２の層間絶縁膜１３の上には、上部容量電極１６及び容量絶縁膜１５を覆う窒化シリコンからなる第１の絶縁膜２２と、酸化シリコンからなる第３の層間絶縁膜２３と、窒化シリコンからなる第２の絶縁膜２５と、酸化シリコンからなる第４の層間絶縁膜２６とが順次形成されている。ここで、第１のコンタクトプラグ２１の上部は第１の絶縁膜２２をも貫通している。
【００３５】
第１の絶縁膜２２及び第３の層間絶縁膜２３には、各キャパシタ５０の上部容量電極１６を露出する開口部にそれぞれ銅（Ｃｕ）配線２４が形成されている。
【００３６】
また、第３の層間絶縁膜２３、第２の絶縁膜２５及び第４の層間絶縁膜２６には、第１のコンタクトプラグ２１と電気的に接続される第２のコンタクトプラグ２８が形成されてる。
【００３７】
上面が平坦化された第４の層間絶縁膜２６の上には、第２のコンタクトプラグ２８と電気的に接続され、アルミニウム（Ａｌ）又は銅（Ｃｕ）からなるビット線２７が選択的に形成されている。
【００３８】
以下、前記のように構成された半導体装置の製造方法について図面を参照しながら説明する。
【００３９】
図２（ａ）、（ｂ）〜図５（ａ）、（ｂ）は本発明の第１の実施形態に係る半導体装置の製造方法の工程順の断面構成を示している。
【００４０】
まず、図２（ａ）に示すように、半導体基板１の上部に素子分離絶縁膜２を選択的に形成する。その後、半導体基板１の主面上にそれぞれゲート絶縁膜３を介在させた複数のゲート電極４を形成する。その後、半導体基板１の上部における各ゲート電極４の両側方の領域に、ビット線と接続される第１の拡散層５とキャパシタと接続される第２の拡散層６とを形成する。
【００４１】
続いて、低温の化学的気相堆積（ＣＶＤ:Chemical Vapor Deposition）法により、半導体基板１の上に、ゲート絶縁膜３及びゲート電極４を覆うようにシリコン窒化膜を堆積する。その後、堆積したシリコン窒化膜におけるゲート絶縁膜３の側面上及びゲート電極４の側面上を除いてエッチングすることにより、ゲート絶縁膜３及びゲート電極４の側面上に、窒化シリコンからなるサイドウォール７をそれぞれ形成する。
【００４２】
続いて、半導体基板１の上に、ゲート電極４及びサイドウォール７を覆うようにシリコン酸化膜を堆積して、第１の層間絶縁膜８を形成する。その後、ＣＭＰ（Chemical Mechanical Polishing)法により、第１の層間絶縁膜８の上面の全体を平坦化する。その後、第１の層間絶縁膜８の上にシリコン窒化膜を堆積して、エッチングストッパ膜９を形成する。
【００４３】
続いて、リソグラフィ法により、第１の層間絶縁膜８及びエッチングストッパ膜９の所定の領域に開口部を形成して、ビット線と接続されるコンタクト１０及びキャパシタの下部容量電極と接続されるコンタクト１１を形成する。すなわち、各開口部の底面上及び壁面上の全面にチタン又は窒化チタンからなるバリアメタル膜１２を薄く形成し、その上にタングステン（Ｗ）からなる第１の導電膜を堆積する。その後、バリアメタル膜１２及び第１の導電膜の上部を全面的にをエッチングするか又はＣＭＰすることにより、開口部に第１の導電膜が埋め込まれたコンタクト１０、１１をそれぞれ形成する。
【００４４】
次に、図２（ｂ）に示すように、ＣＶＤ法により、エッチングストッパ膜９及び各コンタクト１０、１１の上に全面にわたって酸化シリコンを堆積して第２の層間絶縁膜１３を形成する。その後、第２の層間絶縁膜１３の上に窒化シリコンからなる第１の絶縁膜２２を形成する。続いて、リソグラフィ法により、第１の絶縁膜２２及び第２の層間絶縁膜１３に、ビット線コンタクト領域及び周辺トランジスタのコンタクト領域（以後、第１のコンタクトプラグ形成領域と呼ぶ。）を形成する。すなわち、第１の絶縁膜２２の上に、レジスト材料（図示せず）を塗布し、続いて、レジスト材料から第１のコンタクトプラグ形成領域を開口するレジストパターンを形成する。次に、レジストパターンをマスクとして、露出した第１の絶縁膜２２及び第２の層間絶縁膜１３をエッチングする。その後、レジストパターンを除去する。これにより、第１の絶縁膜２２及び第２の層間絶縁膜１３に、開口部である第１のコンタクトプラグ形成領域が形成される。次に、第１のコンタクトプラグ形成領域の内部の壁面全体に窒化チタンからなるバリアメタル膜１８を形成する。具体的には、第１のコンタクトプラグ形成領域にバリアメタル膜１８を堆積する。その後、バリアメタル膜１８が堆積した少なくとも第１のコンタクトプラグ形成領域上の全面にレジスト材料（図示せず）を塗布する。その後、リソグラフィ法により、第１のコンタクトプラグ形成領域のより内側部分のレジスト材料を除去してレジストパターンを形成する。続いて、レジストパターンをマスクとして、露出しているバリアメタル膜１８をエッチングにより除去する。その後、レジストパターンを除去する。これにより、第１のコンタクトプラグ形成領域の内部の壁面全体にバリアメタル膜１８が形成される。
【００４５】
続いて、バリアメタル膜１８の上にタングステンからなる導電膜を堆積し、第１のコンタクトプラグ形成領域をバリアメタル膜１８と導電膜とによって満たす。その後、ＣＭＰ法により、第１の絶縁膜２２上の導電膜を除去して、第１のコンタクトプラグ２１が形成される。
【００４６】
次に、図３（ａ）に示すように、第１のコンタクトプラグ形成領域の形成方法と同様に、第１の絶縁膜２２及び第２の層間絶縁膜１３に、それぞれコンタクト１１を露出し、キャパシタ形成領域となる複数の開口部１３ａを形成する。
【００４７】
次に、図３（ｂ）に示すように、各開口部１３ａの底面上及び壁面上に下部容量電極１４を形成する。具体的には、まず、窒化チタンからなる第２の導電膜を各開口部１３ａに堆積する。その後、第２の導電膜が堆積した少なくともキャパシタ形成領域上の全面にレジスト材料（図示せず）を塗布する。続いて、リソグラフィ法により、キャパシタ形成領域のより内側部分のレジスト材料を除去してレジストパターンを形成する。その後、レジストパターンをマスクとして、露出している第２の導電膜をエッチングにより除去する。その後、レジストパターンを除去する。これにより、キャパシタ形成領域である各開口部１３ａの底面上及び壁面上に第２の導電膜からなる下部容量電極１４がそれぞれ形成される。
【００４８】
次に、図４（ａ）に示すように、下部容量電極１４の形成方法と同様に、各下部容量電極１４の上に、例えばＡｌＯ２-ＨｆＯからなり、厚さが数ｎｍの容量絶縁膜１５を形成する。続いて、各容量絶縁膜１５の上に、窒化チタンからなる第３の導電膜である上部容量電極１６を堆積する。このとき、第３の導電膜が各開口部１３ａに完全に埋めこまれている必要がある。
【００４９】
次に、図４（ｂ）に示すように、ＣＭＰ法により、第１の絶縁膜２２の上に堆積された容量絶縁膜１５及び上部容量電極１６を、第１の絶縁膜２２が露出するまで研磨する。続いて、第１の絶縁膜２２をマスクとして、第１の絶縁膜２２の膜厚と同程度の深さにまで容量絶縁膜１５及び上部容量電極１６をエッチングする。以上により、容量絶縁膜１６を介在させた下部容量電極１４と上部容量電極１６とが対向してなるキャパシタ５０が形成される。
【００５０】
次に、図５（ａ）に示すように、第１の絶縁膜２２及び該第１の絶縁膜２２から露出する各上部容量電極１６の上に全面にわたって、第１の絶縁膜２２と同一の材料である窒化シリコンからなる第３の絶縁膜を堆積する。この工程により、各上部容量電極１６及び第２の層間絶縁膜１３の上に一様に堆積された第１の絶縁膜及び第３の絶縁膜を第１の絶縁膜２２と呼び直す。その後、ＣＭＰ法により、第１のコンタクトプラグ２１上面が露出するまで第１の絶縁膜２２を平坦化する。
【００５１】
次に、図５（ｂ）に示すように、第１の絶縁膜２２上に、酸化シリコンからなる第３の層間絶縁膜２３を堆積する。続いて、リソグラフィ法及びドライエッチング法により、第３の層間絶縁膜２３及び第１の絶縁膜２２に、各上部容量電極１６を露出し、Ｃｕ配線の形成領域となる開口部を形成する。続いて、形成された開口部にＣｕを埋め込み、ＣＭＰ法により、埋め込まれたＣｕを平坦化して、Ｃｕ線２４をそれぞれ形成する。ここで、Ｃｕ配線２４の形成方法は、周知の方法を用いる。また、Ｃｕ配線２４は、上部容量電極１６に対する配線であり、ＤＲＡＭの全てのビットを接続するように配線されている。なお、周辺ロジック部においては、通常の配線として用いられる。
【００５２】
続いて、第３の層間絶縁膜２３及びＣｕ配線２４の上に、窒化シリコンからなる第２の絶縁膜２５を堆積し、さらに、第２の絶縁膜２５の上に酸化シリコンからなる第４の層間絶縁膜２６を堆積する。その後、第４の層間絶縁膜２６、第２の絶縁膜２５及び第３の層間絶縁膜２３をエッチングして、ビット線と第１のコンタクトプラグ２１とを接続する第２のコンタクトプラグ２８を形成する。続いて、上面が平坦化された第４の層間絶縁膜２６の上に、第２のコンタクトプラグ２８と接続されるビット線２７を形成する。このビット線２７は、ＤＲＡＭ部においてはビット線として機能し、ＤＲＡＭ部の周辺領域にはキャパシタ５０の上部容量電極１６と接続される配線（図示せず）が形成される。なお、周辺ロジック部においては、従来どおり配線として利用する。
【００５３】
このように、第１の実施形態によると、上部容量電極１６の上面が平坦化されて、第２の層間絶縁膜１３の開口部１３ａに上部容量電極１６が埋め込まれている。これにより、上部容量電極１６の膜厚分の段差が解消されるため、第１のコンタクトプラグ２１、第２のコンタクトプラグ２８及びビット線２７のリソグラフィのマージンが増大する。
【００５４】
また、上部容量電極１６の上面が第１の絶縁膜２２によって覆われており、且つ第１のコンタクトプラグ２１が第２の層間絶縁膜１３及び第１の絶縁膜２２に埋め込まれている。このため、ビット線２７と第１のコンタクトプラグ２１とを接続する第２のコンタクトプラグ２８を形成する際に、第２のコンタクトプラグ２８をパターニングするリソグラフィのアライメントがずれたとしても、上部容量電極１６と第１のコンタクトプラグ２１とが第２のコンタクトプラグ２８を介して電気的に接触することがない。その結果、上部容量電極１６と第１のコンタクトプラグ２１との電気的短絡を防ぐことができる。
【００５５】
以上のように、微細化に伴うリソグラフィのアライメント精度の確保が難しくなったとしても、第１のコンタクトプラグ２１と上部容量電極１６との間のアライメントを２５ｎｍ以上縮小することが可能となる。
【００５６】
（第２の実施形態）
以下、本発明の第２の実施形態について図面を参照しながら説明する。
【００５７】
図６は本発明の第２の実施形態に係る半導体装置の断面構成を示している。ここで、図６において、図１と同一の構成部材には同一の符号を付すことにより説明を省略する。
【００５８】
図６に示すように、第２の実施形態に係る半導体装置は、複数のキャパシタ５０における互いに隣接する上部容量電極１６同士と容量絶縁膜１５同士がそれぞれ互いに接続されている。従って、キャパシタ５０ごとにＣｕ配線を設ける必要がない。
【００５９】
以下、前記のように構成された半導体装置の製造方法について図面を参照しながら説明する。
【００６０】
図７（ａ）、（ｂ）〜図１０は本発明の第２の実施形態に係る半導体装置の製造方法の工程順の断面構成を示している。
【００６１】
まず、図７（ａ）に示すように、前述した第１の実施形態における図２（ｂ）に示す工程を経た後、第１の絶縁膜２２及び第１のコンタクトプラグ２１の上に、互いに隣接するキャパシタ形成領域を開口するレジストパターン（図示せず）を形成する。続いて、形成したレジストパターンをマスクとして第１の絶縁膜２２をドライエッチングし、その下の第２の層間絶縁膜１３を露出する。その後、レジストパターンを除去する。
【００６２】
次に、図７（ｂ）に示すように、パターニングされた第１の絶縁膜２２をマスクとして、第２の層間絶縁膜１３をドライエッチする。このときのエッチング量（エッチング深さ）は、第１の絶縁膜２２の膜厚よりも大きく、例えば２０ｎｍ程度であることが望ましい。
【００６３】
次に、図８（ａ）に示すように、第２の層間絶縁膜１３にキャパシタ形成領域となる複数の開口部１３ａを形成する。具体的には、第２の層間絶縁膜１３の上にレジスト材料を塗布し、その後、リソグラフィ法により、キャパシタ形成領域を開口するレジストパターン（図示せず）を形成する。続いて、レジストパターンをマスクとして第２の層間絶縁膜１３をエッチングする。その後、レジストパターンを除去する。これにより、第２の層間絶縁膜１３にそれぞれコンタクト１１を露出する開口部１３ａである複数のキャパシタ形成領域が形成される。
【００６４】
次に、図８（ｂ）に示すように、各開口部１３ａの底面上及び壁面上に下部容量電極１４を形成する。具体的には、まず、窒化チタンからなる第２の導電膜を各開口部１３ａに堆積する。その後、第２の導電膜が堆積した少なくともキャパシタ形成領域上の全面にレジスト材料（図示せず）を塗布する。続いて、リソグラフィ法により、キャパシタ形成領域のより内側部分のレジスト材料を除去してレジストパターンを形成する。その後、レジストパターンをマスクとして、露出している第２の導電膜をエッチングにより除去する。その後、レジストパターンを除去する。これにより、キャパシタ形成領域である各開口部１３ａの底面上及び壁面上に第２の導電膜からなる下部容量電極１４がそれぞれ形成される。
【００６５】
次に、図９（ａ）に示すように、下部容量電極１４の形成方法と同様に、各下部容量電極１４の上に、例えばＡｌＯ２-ＨｆＯからなり、厚さが数ｎｍの容量絶縁膜１５を形成する。続いて、各容量絶縁膜１５の上に、窒化チタンからなる第３の導電膜である上部容量電極１６を堆積する。このとき、上部容量電極１６が各開口部１３ａに完全に埋め込まれ、且つ、互いに隣接する２つの上部容量電極１６同士及び容量絶縁膜１５同士がつながった状態となる。
【００６６】
次に、図９（ｂ）に示すように、ＣＭＰ法により、第１の絶縁膜２２の上に堆積された容量絶縁膜１５及び上部容量電極１６を、第１の絶縁膜２２が露出するまで研磨する。続いて、第１の絶縁膜２２をマスクとして、第１の絶縁膜２２の膜厚と同程度の深さにまで容量絶縁膜１５及び上部容量電極１６をエッチングする。以上により、容量絶縁膜１６を介在させた下部容量電極１４と上部容量電極１６とが対向してなるキャパシタ５０が形成される。
【００６７】
次に、図１０に示すように、第１の絶縁膜２２及び該第１の絶縁膜２２から露出する各上部容量電極１６の上に全面にわたって、第１の絶縁膜２２と同一の材料である窒化シリコンからなる第３の絶縁膜を堆積する。この工程により、各上部容量電極１６及び第２の層間絶縁膜１３の上に一様に堆積された第１の絶縁膜及び第３の絶縁膜を第１の絶縁膜２２と呼び直す。その後、ＣＭＰ法により、第１のコンタクトプラグ２１上面が露出するまで第１の絶縁膜２２を平坦化する。
【００６８】
続いて、第１の絶縁膜２２上に、酸化シリコンからなる第３の層間絶縁膜２３を堆積する。その後、第３の層間絶縁膜２３をエッチングして、ビット線と第１のコンタクトプラグ２１とを接続する第２のコンタクトプラグ２８を形成する。続いて、上面が平坦化された第３の層間絶縁膜２３の上に、第２のコンタクトプラグ２８と接続されるビット線２７を形成する。このビット線２７は、ＤＲＡＭ部においてはビット線として機能し、ＤＲＡＭ部の周辺領域にはキャパシタ５０の上部容量電極１６と接続される配線（図示せず）が形成される。なお、周辺ロジック部においては、従来どおり配線として利用する。
【００６９】
図１１（ａ）は第２の実施形態に係る半導体装置であって、図９（ｂ）に示す工程における第２の層間絶縁膜１３の平面構成（レイアウト）を示している。図１１（ａ）からは、第１のコンタクトプラグ２１の上端部の周囲を覆うように第１の絶縁膜２２が形成されており、各キャパシタ５０を覆うように上部容量電極１６が配置されていることが分かる。
【００７０】
また、図１１（ｂ）は第２の実施形態に係る半導体装置であって、図１０に示す工程における第３の層間絶縁膜２３上の上部容量電極１６と接続する配線のレイアウトを示している。ここで、コンタクト３１は、上部容量電極１６と接続して上部容量電極１６に電位を与える機能を持つ。
【００７１】
第１の実施形態においては、１ビットに相当するキャパシタ５０ごとの上部容量電極１６にＣｕ配線２４を接続している。これに対し、第２の実施形態においては、複数ビットに相当する複数のキャパシタ５０の上部容量電極１６同士を接続しているため、キャパシタ５０ごとにＣｕ配線２４を設ける必要がない。
【００７２】
より具体的に、第１の実施形態と第２の実施形態とを比較する。第１の実施形態においては、上部容量電極１６を１ビットごとに分離して形成している。これに対し、第２の実施形態においては、複数で且つ所定数のビット分を接続するように上部容量電極１６を加工している。このため、第１の実施形態の図５（ｂ）の工程において、各上部容量電極１６に該上部容量電極１６と接続するコンタクト（図１１（ｂ）のコンタクト３１に相当）を形成した後、Ｃｕ配線２４を形成し、その上に第２の絶縁膜２５及び第４の層間絶縁膜２６を形成するという工程を、第２の実施形態における図１０に示す工程では省略することができる。
【００７３】
このように、第２の実施形態によると、第１の実施形態と同様の効果を得られる上に、第１の実施形態の工程を簡略化し、且つ工程数を削減することができる。
【００７４】
（第３の実施形態）
以下、本発明の第３の実施形態について図面を参照しながら説明する。
【００７５】
図１２（ａ）、（ｂ）〜図１６は本発明の第３の実施形態に係る半導体装置の製造方法の工程順の断面構成を示している。ここで、図１２（ａ）等において、図１と同一の構成部材には同一の符号を付すことにより説明を省略する。
【００７６】
図１２（ａ）は、前述した第１の実施形態の図２（ｂ）に示す工程と同一である。
【００７７】
次に、図１２（ｂ）に示すように、第１の絶縁膜２２及び第１のコンタクトプラグ２１の上に全面にわたって第１の絶縁膜２２と同一の材料である窒化シリコンからなる絶縁膜を堆積する。この後、上部容量電極１６及び第２の層間絶縁膜１３上に一様に堆積された絶縁膜を第１の絶縁膜２２と呼び直す。
【００７８】
次に、図１３（ａ）に示すように、第１の絶縁膜２２の上に、互いに隣接するキャパシタ形成領域を開口するレジストパターン（図示せず）を形成する。続いて、形成したレジストパターンをマスクとして第１の絶縁膜２２をドライエッチングし、その下の第２の層間絶縁膜１３を露出する。その後、レジストパターンを除去する。
【００７９】
次に、図１３（ｂ）に示すように、パターニングされた第１の絶縁膜２２をマスクとして、第２の層間絶縁膜１３をドライエッチする。このときのエッチング量（エッチング深さ）は、第１の絶縁膜２２の膜厚よりも大きく、例えば２０ｎｍ程度であることが望ましい。
【００８０】
次に、図１４（ａ）に示すように、第２の層間絶縁膜１３にキャパシタ形成領域となる複数の開口部１３ａを形成する。具体的には、第２の層間絶縁膜１３の上にレジスト材料を塗布し、その後、リソグラフィ法により、キャパシタ形成領域を開口するレジストパターン（図示せず）を形成する。続いて、レジストパターンをマスクとして第２の層間絶縁膜１３をエッチングする。その後、レジストパターンを除去する。これにより、第２の層間絶縁膜１３にそれぞれコンタクト１１を露出する開口部１３ａである複数のキャパシタ形成領域が形成される。
【００８１】
次に、図１４（ｂ）に示すように、各開口部１３ａの底面上及び壁面上に下部容量電極１４を形成する。具体的には、まず、窒化チタンからなる第２の導電膜を各開口部１３ａに堆積する。その後、第２の導電膜が堆積した少なくともキャパシタ形成領域上の全面にレジスト材料（図示せず）を塗布する。続いて、リソグラフィ法により、キャパシタ形成領域のより内側部分のレジスト材料を除去してレジストパターンを形成する。その後、レジストパターンをマスクとして、露出している第２の導電膜をエッチングにより除去する。その後、レジストパターンを除去する。これにより、キャパシタ形成領域である各開口部１３ａの底面上及び壁面上に第２の導電膜からなる下部容量電極１４がそれぞれ形成される。
【００８２】
次に、図１５（ａ）に示すように、下部容量電極１４の形成方法と同様に、各下部容量電極１４の上に、例えばＡｌＯ２-ＨｆＯからなり、厚さが数ｎｍの容量絶縁膜１５を形成する。続いて、各容量絶縁膜１５の上に、窒化チタンからなる第３の導電膜である上部容量電極１６を堆積する。このとき、上部容量電極１６が各開口部１３ａに完全に埋め込まれ、且つ、互いに隣接する２つの上部容量電極１６同士及び容量絶縁膜１５同士がつながった状態となる。
【００８３】
次に、図１５（ｂ）に示すように、ＣＭＰ法により、第１の絶縁膜２２の上に堆積された容量絶縁膜１５及び上部容量電極１６を、第１の絶縁膜２２が露出するまで研磨する。続いて、第１の絶縁膜２２をマスクとして、第１の絶縁膜２２の膜厚と同程度の深さにまで容量絶縁膜１５及び上部容量電極１６をエッチングする。以上により、容量絶縁膜１６を介在させた下部容量電極１４と上部容量電極１６とが対向してなるキャパシタ５０が形成される。
【００８４】
次に、図１６に示すように、第１の絶縁膜２２及び該第１の絶縁膜２２から露出する各上部容量電極１６の上に全面にわたって、第１の絶縁膜２２と同一の材料である窒化シリコンからなる第３の絶縁膜を堆積する。この工程により、各上部容量電極１６及び第２の層間絶縁膜１３の上に一様に堆積された第１の絶縁膜及び第３の絶縁膜を第１の絶縁膜２２と呼び直す。その後、ＣＭＰ法により、第１のコンタクトプラグ２１上面が露出するまで第１の絶縁膜２２を平坦化する。
【００８５】
続いて、第１の絶縁膜２２上に、酸化シリコンからなる第３の層間絶縁膜２３を堆積する。その後、第３の層間絶縁膜２３をエッチングして、ビット線と第１のコンタクトプラグ２１とを接続する第２のコンタクトプラグ２８を形成する。続いて、上面が平坦化された第３の層間絶縁膜２３の上に、第２のコンタクトプラグ２８と接続されるビット線２７を形成する。このビット線２７は、ＤＲＡＭ部においてはビット線として機能し、ＤＲＡＭ部の周辺領域にはキャパシタ５０の上部容量電極１６と接続される配線（図示せず）が形成される。なお、周辺ロジック部においては、従来どおり配線として利用する。
【００８６】
ここで、第２の実施形態と第３の実施形態とを比較する。第３の実施形態には、第２の実施形態と比較して、図１２（ｂ）に示すように、第１のコンタクトプラグ２１を形成した後に、第１の絶縁膜２２及び第１のコンタクトプラグ２１の上に第１の絶縁膜２２を構成する材料と同一の第３の絶縁膜を堆積するという工程を加えている。この工程を加えたために、第３の実施形態においては、第１のコンタクトプラグ２１の表面が窒化シリコンからなる絶縁膜に覆われるため露出しない。
【００８７】
従って、第３の実施形態によると、第２の実施形態と同様の効果を得られる上に、下部容量電極１４又は上部容量電極１６をドライエッチングする際に発生するプラズマが、第１のコンタクトプラグ２１を介して半導体基板１に与えるダメージを低減することができる。
【産業上の利用可能性】
【００８８】
本発明に係る半導体装置又はその製造方法は、露出した上部容量電極の膜厚分の段差が解消すると共に、キャパシタの上部容量電極と、半導体基板に形成されたトランジスタとビット線とを接続するビット線コンタクトとの電気的短絡が生じることがなく、従って、容量絶縁膜を介して下部容量電極と上部容量電極とが対向するキャパシタを備えた微細化可能な半導体装置及びその製造方法等に有用である。
【図面の簡単な説明】
【００８９】
【図１】本発明の第１の実施形態に係る半導体装置の断面図である。
【図２】（ａ）及び（ｂ）は本発明の第１の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。
【図３】（ａ）及び（ｂ）は本発明の第１の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。
【図４】（ａ）及び（ｂ）は本発明の第１の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。
【図５】（ａ）及び（ｂ）は本発明の第１の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。
【図６】本発明の第２の実施形態に係る半導体装置の断面図である。
【図７】（ａ）及び（ｂ）は本発明の第２の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。
【図８】（ａ）及び（ｂ）は本発明の第２の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。
【図９】（ａ）及び（ｂ）は本発明の第２の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。
【図１０】本発明の第２の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。
【図１１】（ａ）は本発明の第２の実施形態に係る半導体装置であって、図９（ｂ）に示す工程における平面図である。（ｂ）は本発明の第２の実施形態に係る半導体装置であって、図１０に示す工程における平面図である。
【図１２】（ａ）及び（ｂ）は本発明の第３の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。
【図１３】（ａ）及び（ｂ）は本発明の第３の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。
【図１４】（ａ）及び（ｂ）は本発明の第３の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。
【図１５】本発明の第３の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。
【図１６】本発明の第３の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。
【図１７】（ａ）は第１の従来例に係る半導体装置の断面図である。（ｂ）は第２の従来例に係る半導体装置の断面図である。
【符号の説明】
【００９０】
１      半導体基板
２      素子分離絶縁膜
３      ゲート絶縁膜
４      ゲート電極
５      第１の拡散層
６      第２の拡散層
７      サイドウォール
８      第１の層間絶縁膜
９      エッチングストッパ膜
１０    コンタクト
１１    コンタクト
１２    バリアメタル膜
１３    第２の層間絶縁膜
１３ａ  開口部（キャパシタ形成領域）
１４    下部容量電極
１５    容量絶縁膜
１６    上部容量電極
１８    バリアメタル膜
１９    コンタクトプラグ
２０    ビット線
２１    第１のコンタクトプラグ
２２    第１の絶縁膜
２３    第３の層間絶縁膜
２４    Ｃｕ配線
２５    第２の絶縁膜
２６    第４の層間絶縁膜
２７    ビット線
２８    第２のコンタクトプラグ
３１    コンタクト
５０    キャパシタ
【図１】
2008277434.tif 000003
【図２】
2008277434.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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