(57)【要約】【課題】  電流リークパスの形成を防止することにより、活性層への電流注入効率を向上させることができる半導体レーザ素子を提供する。【解決手段】  半導体レーザ素子１では、ｐ型の下部クラッド層２１の側部２１ｂを覆うように、半導体基板１１の一面側と半導体メサ部１２の側部とにｎ型の電流ブロック層１３が設けられている。また、半導体メサ部１２の側部のうち、電流ブロック層１３によって覆われていない部分を覆うように、電流ブロック層１３の一面側と半導体メサ部１２の側部とに半絶縁性の埋込層１４が設けられている。これにより、下部クラッド層２１から埋込層１４への電流リークパスの形成を防止できる。また、電流ブロック層１３と、上部ＳＣＨ層２６、上部クラッド層２３、及びコンタクト層２４との間の電流リークパスの形成も防止できる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
ｐ型半導体基板と、
前記ｐ型半導体基板の一面側において順に設けられたｐ型半導体層、活性層、及びｎ型半導体層を有する半導体メサ部と、
前記ｐ型半導体層の側部を覆うように、前記半導体メサ部の側部に設けられたｎ型ブロック層と、
前記活性層及び前記ｎ型半導体層の側部を覆うように、前記ｎ型ブロック層の一面側と前記半導体メサ部の側部とに設けられた半絶縁性の埋込層とを備えた半導体レーザ素子。
【請求項２】
前記ｐ型半導体層と前記活性層との間には、ｉ型半導体層が設けられており、
前記ｎ型ブロック層は、前記ｐ型半導体層の側部及び前記ｉ型半導体層の側部を覆うように、前記半導体メサ部の側部に設けられている半導体レーザ素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体レーザ素子に関する。
【背景技術】
【０００２】
従来、半導体メサ部の両側に埋込層を設けた、いわゆる埋込型の半導体レーザ素子がある。このような半導体レーザ素子として、例えば特許文献１に記載の半導体レーザ素子がある。この従来の半導体レーザ素子では、例えばｎ型半導体基板の一面側に、ｎ型クラッド層、活性層、ｐ型クラッド層、及びｐ型コンタクト層を順に積層した半導体メサ部の両側に、例えばＦｅをドープした半絶縁性のＩｎＰ埋込層を形成している。
【特許文献１】特開平６−８５３９０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、上述した従来の半導体レーザ素子では、ｐ型半導体層からホールの注入が行われる場合に、埋込層でトラップされている電子とホールとが再結合し、ｐ型コンタクト層及びｐ型コンタクト層から埋込層への電流リークパスが形成されるという問題があった。このような電流リークパスの形成は、活性層への電流注入効率の低下を招くこととなる。
【０００４】
そこで、ＩｎＰ埋込層の上層にｎ型ＩｎＰからなる電流ブロック層を設け、ｐ型コンタクト層と埋込層とを分離する構成も考えられるが、ｐ型クラッド層から埋込層への電流リークパスは依然として存在するため、活性層への電流注入効率の十分な確保が困難であった。
【０００５】
本発明は、上記課題の解決のためになされたものであり、電流リークパスの形成を防止することにより、活性層への電流注入効率を向上させることができる半導体レーザ素子を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記課題の解決のため、本発明に係る半導体レーザ素子は、ｐ型半導体基板と、ｐ型半導体基板の一面側において順に設けられたｐ型半導体層、活性層、及びｎ型半導体層を有する半導体メサ部と、ｐ型半導体層の側部を覆うように、半導体メサ部の側部に設けられたｎ型ブロック層と、活性層及びｎ型半導体層の側部を覆うように、ｎ型ブロック層の一面側と半導体メサ部の側部とに設けられた半絶縁性の埋込層とを備えたことを特徴としている。
【０００７】
この半導体レーザ素子では、ｐ型半導体層の側部を覆うように、半導体メサ部の側部にｎ型ブロック層が設けられている。また、活性層及びｎ型半導体層の側部を覆うように、ｎ型ブロック層の一面側と半導体メサ部の側部とに半絶縁性の埋込層が設けられている。このような構成により、ｐ型半導体層と埋込層との間にはｎ型ブロック層が介在するため、ｐ型半導体層から埋込層への電流リークパスの形成を防止できる。ｎ型ブロック層自体は、ｎ型半導体層と接触すると電流リークパスを形成してしまうが、ｎ型ブロック層とｎ型半導体層との間には、埋込層が介在するため、かかる電流リークパスの形成も防止できる。したがって、この半導体レーザ素子では、活性層への電流注入効率を向上させることができる。
【０００８】
また、ｐ型半導体層と活性層との間には、ｉ型半導体層が設けられており、ｎ型ブロック層は、ｐ型半導体層の側部及びｉ型半導体層の側部を覆うように、半導体メサ部の側部に設けられていることが好ましい。この場合、ｐ型半導体層と埋込層との間に介在するｎ型ブロック層の厚みを十分に確保できるので、ｐ型半導体層から埋込層への電流リークパスの形成をより確実に防止できる。
【発明の効果】
【０００９】
本発明に係る半導体レーザ素子によれば、電流リークパスの形成を防止することにより、活性層への電流注入効率を向上させることができる。
【発明を実施するための最良の形態】
【００１０】
以下、図面を参照しながら、本発明に係る半導体レーザ素子の好適な実施形態について詳細に説明する。
【００１１】
図１は、本発明の一実施形態に係る半導体レーザ素子の構成を示す断面図である。同図に示すように、半導体レーザ素子１は、半導体基板（ｐ型半導体基板）１１と、半導体基板１１の一面側に形成された半導体メサ部１２、電流ブロック層（ｎ型ブロック層）１３、埋込層１４、及び表面電極１５と、半導体基板１１の他面側に形成された裏面電極１６とを備えている。
【００１２】
半導体基板１１は、例えばＺｎがドープされたｐ型ＩｎＰ基板である。半導体基板１１の不純物濃度は、約１×１０１８ｃｍ−３となっており、半導体基板１１の厚みは、約１００μｍとなっている。
【００１３】
半導体メサ部１２は、半導体基板１１側から順に、下部クラッド層（ｐ型半導体層）２１と、活性層２２と、上部クラッド層（ｎ型半導体層）２３と、コンタクト層（ｎ型半導体層）２４とが積層されて構成されている。下部クラッド層２１の平面部２１ａから突出する半導体メサ部１２の高さは、およそ３．５μｍ程度となっている。
【００１４】
下部クラッド層２１は、例えばＺｎがドープされたｐ型ＩｎＰ層である。下部クラッド層２１の不純物濃度は、約１×１０１８ｃｍ−３となっている。また、下部クラッド層２１の平面部２１ａの厚みは、約１００ｎｍとなっており、半導体メサ部１２における下部クラッド層２１の厚みは、約６００ｎｍとなっている。
【００１５】
活性層２２は、多重量子井戸−分離閉じ込めヘテロ（ＭＱＷ−ＳＣＨ）構造を有している。すなわち、活性層２２は、交互に積層された複数のウェルと複数のバリアからなる多重量子井戸を有し、多重量子井戸の上下には、下部ＳＣＨ層２５及び上部ＳＣＨ層２６が設けられている。活性層２２は、例えばバンドギャップ波長が１．１０μｍのＩｎＧａＡｓＰ層である。
【００１６】
下部ＳＣＨ層２５は、ノンドープのＩｎＧａＡｓＰ層である。また、上部ＳＣＨ層２６は、ｎ型のＩｎＧａＡｓＰ層である。下部ＳＣＨ層２５及び上部ＳＣＨ層２６のバンドギャップ波長は、いずれも約１．２０μｍとなっており、厚みは約５０ｎｍとなっている。下部ＳＣＨ層２５及び上部ＳＣＨ層２６の屈折率は、多重量子井戸中のウェル及びバリアの屈折率よりも低く、活性層２２で発生した光を効率良く閉じ込めることができる。
【００１７】
上部クラッド層２３は、例えばＳｉがドープされたｎ型ＩｎＰ層である。上部クラッド層２３の不純物濃度は、約１×１０１８ｃｍ−３となっており、上部クラッド層２３の厚みは、約２０００ｎｍとなっている。
【００１８】
コンタクト層２４は、例えばＳｉがドープされたｎ型ＩｎＧａＡｓ層である。コンタクト層２４の不純物濃度は、約１×１０１９ｃｍ−３となっており、コンタクト層２４の厚みは、約５００ｎｍとなっている。
【００１９】
電流ブロック層１３は、例えばＳｉがドープされたＩｎＰ層である。電流ブロック層１３の不純物濃度は、約１×１０１９ｃｍ−３となっている。電流ブロック層１３は、半導体メサ部１２の両側において、下部クラッド層２１における平面部２１ａの表面にそれぞれ設けられており、電流ブロック層１３の平面部１３ａの厚みは、約３００ｎｍとなっている。
【００２０】
また、電流ブロック層１３は、半導体メサ部１２側に向かって徐々に厚さが増大する肉厚部１３ｂを有している。肉厚部１３ｂは、下部クラッド層２１の側部２１ｂを完全に覆った状態となっており、半導体メサ部１２の側部に接する肉厚部１３ｂの頂部は、下部ＳＣＨ層２５の側部２５ｂにかかる位置まで到達している。肉厚部１３ｂの頂部の到達位置は、下部ＳＣＨ層２５の上面から下面までの間の任意の位置であってよい。
【００２１】
埋込層１４は、例えばＦｅがドープされた半絶縁性のＩｎＰ層である。埋込層１４の不純物濃度は、約１．５×１０１８ｃｍ−３となっている。埋込層１４は、半導体メサ部１２の両側において、電流ブロック層１３の平面部１３ａ及び肉厚部１３ｂの表面にそれぞれ設けられている。
【００２２】
埋込層１４は、半導体メサ部１２の側部のうち、電流ブロック層１３の肉厚部１３ｂによって覆われていない部分を完全に覆っており、これにより、半導体メサ部１２の埋め込みが実現されている。また、埋込層１４の上面は、半導体メサ部１２の上面と略面一になっており、半導体レーザ素子１の平坦化がなされている。
【００２３】
このような電流ブロック層１３及び埋込層１４の構成により、半導体レーザ素子１では、下部クラッド層２１と埋込層１４との間に電流ブロック層１３が介在し、下部クラッド層２１と埋込層１４とが直接に接触しない状態が保たれている。また、電流ブロック層１３と活性層２２よりも上層の上部クラッド層２３及びコンタクト層２４との間には、埋込層１４が介在し、電流ブロック層１３と上部クラッド層２３及びコンタクト層２４とが直接に接触しない状態が保たれている。
【００２４】
埋込層１４の上面側には、例えばＳｉＯからなる絶縁層３０が設けられている。絶縁層３０は、例えば厚さ約０．４μｍ程度に形成され、半導体メサ部１２を露出させるストライプ状の開口部３０ａを有している。開口部３０ａの幅は、例えば３μｍ程度である。表面電極１５は、開口部３０ａを塞ぐようにして絶縁層３０上にストライプ状に設けられている。また、裏面電極１６は、半導体基板１１の他面側に設けられている。
【００２５】
続いて、上述した構成を有する半導体レーザ素子１の製造方法について説明する。
【００２６】
まず、図２に示すように、Ｚｎドープのｐ型ＩｎＰからなる半導体基板１１を用意する。そして、例えばＭＯＣＶＤ法により、半導体基板１１の一面側に、Ｚｎドープのｐ型ＩｎＰからなる下部クラッド層２１、ノンドープＩｎＧａＡｓＰからなる下部ＳＣＨ層２５、ＩｎＧａＡｓＰからなる活性層２２、ｎ型ＩｎＧａＡｓＰからなる上部ＳＣＨ層２６、Ｓｉドープのｎ型ＩｎＰからなる上部クラッド層２３、及びＳｉドープのｎ型ＩｎＧａＡｓからなるコンタクト層２４を順次積層する。
【００２７】
次に、コンタクト層２４の表面全面に、例えばＳｉＮからなる絶縁層を積層し、フォトリソグラフィーにより、ＳｉＮの絶縁層を幅１．５μｍ程度のストライプ状に形成する。そして、ストライプ状の絶縁層をマスクとして、例えばＳｉＣｌ４などのガスを用いたドライエッチングを行うことにより、図３に示すように、半導体メサ部１２を形成する。
【００２８】
半導体メサ部１２を形成した後、所定のウエットエッチングにより、ドライエッチング時に形成された変性層を除去する。変性層を除去した後、図４に示すように、例えばＭＯＣＶＤ法により、下部クラッド層２１における平面部２１ａの表面に、Ｓｉドープのｎ型ＩｎＰからなる電流ブロック層１３を形成する。
【００２９】
このとき、電流ブロック層１３において、半導体メサ部１２側に向かって徐々に厚さが増大する肉厚部１３ｂを形成する。半導体メサ部１２の側部に接触する肉厚部１３ｂの頂部を、下部ＳＣＨ層２５の位置まで到達させ、下部クラッド層２１の側部２１ｂ及び下部ＳＣＨ層２５の側部２５ｂの下半分程度を電流ブロック層１３によって覆った状態とする。
【００３０】
電流ブロック層１３を形成した後、図５に示すように、電流ブロック層１３の表面に、Ｆｅドープの半絶縁性ＩｎＰからなる埋込層１４を形成する。これにより、半導体メサ部１２の側部のうち、電流ブロック層１３の肉厚部１３ｂによって覆われていない部分が埋込層１４によって完全に覆われ、半導体メサ部１２の埋め込みが実現される。また、埋込層１４の上面と半導体メサ部１２の上面とが略面一になるように埋込層１４を形成し、半導体レーザ素子１を平坦化する。
【００３１】
埋込層１４を形成した後、埋込層１４の上面及び半導体メサ部１２の上面に、例えばＳｉＯ２からなる絶縁層３０を形成する。また、絶縁層３０の表面に所定のレジスト層を形成する。そして、このレジスト層をマスクとしたフォトリソグラフィーにより、図６に示すように、絶縁層３０に幅３μｍ程度のストライプ状の開口部３０ａを形成し、半導体メサ部１２の上面を絶縁層３０から露出させる。
【００３２】
その後、開口部３０ａを覆うようにストライプ状の表面電極１５を形成すると共に、半導体基板１１の他面側に裏面電極１６を形成すると、図１に示した半導体レーザ素子１が完成する。
【００３３】
以上説明したように、半導体レーザ素子１では、導電型がｐ型の下部クラッド層２１の側部２１ｂを覆うように、半導体基板１１の一面側と半導体メサ部１２の側部とに導電型がｎ型の電流ブロック層１３が設けられている。また、半導体メサ部１２の側部のうち、電流ブロック層１３によって覆われていない部分を覆うように、電流ブロック層１３の一面側と半導体メサ部１２の側部とに半絶縁性の埋込層１４が設けられている。
【００３４】
このような構成により、ｐ型の下部クラッド層２１と埋込層１４との間にはｎ型の電流ブロック層１３が介在するため、下部クラッド層２１から埋込層１４への電流リークパスの形成を防止できる。ｎ型の電流ブロック層１３自体は、ｎ型半導体層と接触すると電流リークパスを形成してしまうが、電流ブロック層１３と、ｎ型半導体層である上部ＳＣＨ層２６、上部クラッド層２３、及びコンタクト層２４との間には、半絶縁性の埋込層１４が介在するため、かかる電流リークパスの形成も防止できる。このように、半導体レーザ素子１では、電流リークパスの形成を防止できる結果、活性層２２への電流注入効率を向上させることができる。
【００３５】
また、半導体レーザ素子１では、上述のように、Ｚｎドープのｐ型ＩｎＰからなる下部クラッド層２１と、ＦｅドープのＩｎＰからなる埋込層１４とが直接接触しない構造となっているため、Ｆｅ−Ｚｎ相互拡散による埋込層１４へのＺｎの拡散を抑止することができる。
【００３６】
Ｚｎは、取り扱いの容易性から下部クラッド層２１のドーパントとして好適な材料であるが、埋込層１４へのＺｎの拡散が生じてしまうと、容量の低下といった半導体レーザ素子の特性の劣化が生じることが考えられる。したがって、半導体レーザ素子１では、下部クラッド層２１のドーパントとしてＺｎを用いても、埋込層１４へのＺｎの拡散を抑止でき、素子の特性を確保できる。
【００３７】
続いて、本発明の変形例に係る半導体レーザ素子４０について説明する。
【００３８】
図７は、本発明の変形例に係る半導体レーザ素子の構成を示す断面図である。同図に示すように、半導体レーザ素子４０は、半導体メサ部１２において、下部クラッド層２１と下部ＳＣＨ層２５との間に、半導体層４１を更に設けている点で上記実施形態と異なっている。
【００３９】
半導体層４１は、例えばノンドープのｉ型ＩｎＰ層である。半導体層４１の厚みは、例えば下部ＳＣＨ層２５と同じく約５０ｎｍである。電流ブロック層１３の平面部１３ａは、第１実施形態に比べて厚く形成されており、その厚みは約３５０ｎｍとなっている。
【００４０】
また、電流ブロック層１３の肉厚部１３ｂは、下部クラッド層２１の側部２１ｂを完全に覆った状態となっており、半導体メサ部１２の側部に接している肉厚部１３ｂの頂部は、例えばｉ型の半導体層４１の上面の高さを超えて、下部ＳＣＨ層２５の側部２５ｂにかかる位置に到達している。
【００４１】
このような半導体レーザ素子４０においても、ｐ型の下部クラッド層２１と埋込層１４との間には、ｎ型の電流ブロック層１３が介在するため、下部クラッド層２１から埋込層１４への電流リークパスの形成を防止できる。また、電流ブロック層１３と、ｎ型半導体層である上部ＳＣＨ層２６、上部クラッド層２３、及びコンタクト層２４との間には、半絶縁性の埋込層１４が介在するため、かかる電流リークパスの形成も防止できる。したがって、活性層２２への電流注入効率を向上させることができる。
【００４２】
また、半導体レーザ素子４０では、下部クラッド層２１と下部ＳＣＨ層２５との間にｉ型の半導体層４１を更に設けているので、下部クラッド層２１と埋込層１４との分離にあたって、電流ブロック層１３における肉厚部１３ｂの頂部の到達位置を、半導体層４１の上面から下部ＳＣＨ層２５の下面までの間の任意の位置にすることができる。そのため、半導体レーザ素子４０では、ｉ型の半導体層４１の厚みの分だけ電流ブロック層１３の製造トレランスを緩和できる。さらには、下部クラッド層２１の側部２１ｂを覆う電流ブロック層１３の肉厚部１３ｂの形成幅も確保されるので、下部クラッド層２１から埋込層１４への電流リークパスの形成をより確実に防止できる。
【図面の簡単な説明】
【００４３】
【図１】本発明の一実施形態にかかる半導体レーザ素子の構成を示す断面図である。
【図２】図１に示した半導体レーザ素子の製造工程を示す図である。
【図３】図２の後続の工程を示す図である。
【図４】図３の後続の工程を示す図である。
【図５】図４の後続の工程を示す図である。
【図６】図５の後続の工程を示す図である。
【図７】本発明の変形例に係る半導体レーザ素子の構成を示す断面図である。
【符号の説明】
【００４４】
１，４０…半導体レーザ素子、１１…半導体基板、１２…半導体メサ部、１３…電流ブロック層（ｎ型ブロック層）、１４…埋込層、２１…下部クラッド層（ｐ型半導体層）、２１ｂ…側部、２２…活性層、２３…上部クラッド層（ｎ型半導体層）、２４…コンタクト層（ｎ型半導体層）、２６…上部ＳＣＨ層（ｎ型半導体層）、４１…半導体層（ｉ型半導体層）。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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