(57)【要約】【課題】回路素子に起因するＡ／Ｄ変換精度の劣化を低減可能なＮビットＡ／Ｄ変換器を提供する。【解決手段】ＮビットＡ／Ｄ変換器は、巡回型Ａ／Ｄ変換回路１１に入力されたアナログ信号に対応した非冗長２進表現のディジタル値を生成するディジタル回路１２を含む。ディジタル回路１２は、ミスマッチ誤差を補正する回路５３と、有限利得誤差を補正する回路６３を含む。回路５３は、補正値Ｘｍ１、Ｘｍ２を格納する記憶回路５５ａ、５５ｂと、加算値Ｘｍ１＋Ｘｍ２を生成する加算器５７と、ミスマッチ誤差補正用の係数Ｅｍを格納する記憶回路５９と、乗算値Ｅｍ×（Ｘｍ１＋Ｘｍ２）を生成する乗算器６１とを含む。回路６３は、補正値Ｘｇ１、Ｘｇ２を格納する記憶回路６５ａ、６５ｂ、加算値Ｘｇ１＋Ｘｇ２を生成する加算器６７、有限利得誤差の補正用の係数Ｅｆｇを格納する記憶回路６９、乗算値Ｅｆｇ×（Ｘｇ１＋Ｘｇ２）を生成する乗算器７１を含む。【選択図】図２
2008141399.tif 000002
【特許請求の範囲】
【請求項１】
回路素子に起因する変換誤差を補正可能なＮビットＡ／Ｄ変換器であって、
アナログ信号を受ける入力、出力、並びに入力および出力を有する演算増幅回路を含むゲインステージと、前記ゲインステージの前記出力からの信号に応じたディジタル信号を提供するＡ／Ｄ変換用比較回路と、前記ディジタル信号に応答して制御信号を生成する論理回路と、前記制御信号に応じて前記ゲインステージに電圧信号を提供するＤ／Ａ変換回路とを含む巡回型Ａ／Ｄ変換回路と、
前記ゲインステージに起因する変換誤差のために格納されたディジタル係数と共に前記巡回型Ａ／Ｄ変換回路からのディジタル信号から生成されるビット列とを用いて前記ディジタル信号に前記変換誤差の補正を施すことによって補正ディジタル値を生成するディジタル回路と
を含み、
前記変換誤差は、前記ゲインステージのキャパシタの容量値のミスマッチ誤差および前記演算増幅回路の有限利得誤差の少なくともいずれかの誤差を含み、
前記ゲインステージは、第１のキャパシタと第２のキャパシタとを含み、前記第１のキャパシタは、第１の期間中に前記アナログ信号を受け、前記第１の期間の後の第２の期間に前記Ｄ／Ａ変換回路と前記演算増幅回路の前記入力との間に接続されると共に、前記第２の期間の後の第３の期間に前記演算増幅回路の前記出力に接続され、前記第２のキャパシタは、前記第１の期間中に前記アナログ信号を受けると共に、前記第２および第３の期間に前記演算増幅回路の前記入力と前記出力との間に接続される、ことを特徴とするＮビットＡ／Ｄ変換器。
【請求項２】
前記演算増幅回路の前記出力は、前記第３の期間に前記第１のキャパシタの一端に接続されており、
前記ディジタル回路は、前記ミスマッチ誤差に起因する変換誤差を補正するための第１の回路と、前記有限利得誤差に起因する変換誤差を補正するための第２の回路とを含み、
前記第１の回路は、補正対象ビット数に応じたビット列を格納する複数の第１のレジスタと、前記ミスマッチ誤差の補正用の第１のディジタル係数値を格納する第２のレジスタと、前記第１のレジスタのディジタル値を加算して加算値を生成する第１の加算器と、前記第１のディジタル係数値と前記加算値とを乗算して第１の乗算値を生成する第１の乗算器と、を含み、
前記第２の回路は、補正対象ビット数に応じたビット列を格納する複数の第３のレジスタと、前記有限利得誤差の補正用の第２のディジタル係数値を格納する第４のレジスタと、前記第３のレジスタのディジタル値を加算して加算値を生成する第２の加算器と、前記第２のディジタル係数値と前記加算値とを乗算して第２の乗算値を生成する第２の乗算器とを含み、
前記ディジタル回路は、前記第１の乗算値と前記第２の乗算値を加算する第３の加算器を更に含み、
前記Ａ／Ｄ変換用比較回路は、前記第１および第３の期間に前記ディジタル信号を提供し、
前記Ｄ／Ａ変換回路は、前記第２の期間に前記電圧信号を前記ゲインステージに提供する、ことを特徴とする請求項１に記載されたＮビットＡ／Ｄ変換器。
【請求項３】
前記演算増幅回路の前記出力は、前記第３の期間に前記第１のキャパシタの一端に接続されており、
前記ディジタル回路は、前記ミスマッチ誤差に起因する変換誤差を補正するための第１の回路を含み、
前記第１の回路は、補正対象ビット数に応じたビット列を格納する複数の第１のレジスタと、前記ミスマッチ誤差の補正のためのディジタル係数値を格納する第２のレジスタと、前記第１のレジスタのディジタル値を加算して加算値を生成する加算器と、前記ディジタル係数値と前記加算値とを乗算する乗算器とを含み、
前記Ａ／Ｄ変換用比較回路は、前記第１および第３の期間に前記ディジタル信号を提供し、
前記Ｄ／Ａ変換回路は、前記第２の期間に前記電圧信号を前記ゲインステージに提供する、ことを特徴とする請求項１に記載されたＮビットＡ／Ｄ変換器。
【請求項４】
前記演算増幅回路の前記出力は、前記第３の期間に前記第１のキャパシタの一端に接続されており、
前記ディジタル回路は、前記有限利得誤差に起因する変換誤差を補正するための第２の回路を含み、
前記第２の回路は、補正対象ビット数に応じたビット列を格納する複数の第１のレジスタと、前記有限利得誤差の補正用のディジタル係数値を格納する第２のレジスタと、前記第１のレジスタのディジタル値を加算して加算値を生成する加算器と、前記ディジタル係数値と前記加算値とを乗算する乗算器とを含み、
前記Ａ／Ｄ変換用比較回路は、前記第１および第３の期間に前記ディジタル信号を提供し、
前記Ｄ／Ａ変換回路は、前記第２の期間に前記電圧信号を前記ゲインステージに提供する、ことを特徴とする請求項１に記載されたＮビットＡ／Ｄ変換器。
【請求項５】
前記演算増幅回路の前記出力は、前記第３の期間に前記第１のキャパシタの一端に接続されており、
前記ゲインステージは、前記第２の期間に前記演算増幅回路の前記出力に接続されると共に前記第３の期間に前記演算増幅回路の前記第１の入力に接続される第３のキャパシタを更に含み、
前記ディジタル回路は、前記ミスマッチ誤差に起因する変換誤差を補正するための第１の回路と、前記有限利得誤差に起因する変換誤差を補正するための第２の回路とを含み、
前記第１の回路は、補正対象ビット数に応じたビット列を格納する複数の第１のレジスタと、前記ミスマッチ誤差の補正用の第１のディジタル係数値を格納する第２のレジスタと、前記第１のレジスタのディジタル値を加算して加算値を生成する第１の加算器と、前記第１のディジタル係数値と前記加算値とを乗算して第１の乗算値を生成する第１の乗算器と、を含み、
前記第２の回路は、補正対象ビット数に応じたビット列を格納する複数の第３のレジスタと、前記有限利得誤差の補正のための第２のディジタル係数値を格納する第４のレジスタと、前記第３のレジスタのディジタル値を加算して加算値を生成する第２の加算器と、前記第２のディジタル係数値と前記加算値とを乗算して第２の乗算値を生成する第２の乗算器とを含み、
前記ディジタル回路は、前記第１の乗算値と前記第２の乗算値を加算する第３の加算器を含み、
前記Ａ／Ｄ変換用比較回路は、前記第１〜第３の期間に前記ディジタル信号を提供し、
前記Ｄ／Ａ変換回路は、前記第２の期間に前記ゲインステージの前記第１のキャパシタに前記電圧信号を提供すると共に、前記第３の期間に前記ゲインステージの前記第３のキャパシタに前記電圧信号を提供する、ことを特徴とする請求項１に記載されたＮビットＡ／Ｄ変換器。
【請求項６】
前記演算増幅回路の前記出力は、前記第３の期間に前記第１のキャパシタの一端に接続されており、
前記ゲインステージは、前記第２の期間に前記演算増幅回路の前記出力に接続されると共に前記第３の期間に前記演算増幅回路の前記第１の入力に接続される第３のキャパシタを更に含み、
前記ディジタル回路は、前記ミスマッチ誤差に起因する変換誤差を補正するための第１の回路を含み、
前記第１の回路は、補正対象ビット数に応じたビット列を格納する複数の第１のレジスタと、前記ミスマッチ誤差の補正用のディジタル係数値を格納する第２のレジスタと、前記第１のレジスタのディジタル値を加算して加算値を生成する加算器と、前記ディジタル係数値と前記加算値とを乗算する乗算器とを含み、
前記Ａ／Ｄ変換用比較回路は、前記第１〜第３の期間に前記ディジタル信号を提供し、
前記Ｄ／Ａ変換回路は、前記第２の期間に前記ゲインステージの前記第１のキャパシタに前記電圧信号を提供すると共に、前記第３の期間に前記ゲインステージの前記第３のキャパシタに前記電圧信号を提供する、ことを特徴とする請求項１に記載されたＮビットＡ／Ｄ変換器。
【請求項７】
前記演算増幅回路の前記出力は、前記第３の期間に前記第１のキャパシタの一端に接続されており、
前記ゲインステージは、前記第２の期間に前記演算増幅回路の前記出力に接続されると共に前記第３の期間に前記演算増幅回路の前記第１の入力に接続される第３のキャパシタを更に含み、
前記ディジタル回路は、前記有限利得誤差に起因する変換誤差を補正するための第２の回路を含み、
前記第２の回路は、補正対象ビット数に応じたビット列を格納する複数の第１のレジスタと、前記有限利得誤差の補正用のディジタル係数値を格納する第２のレジスタと、前記第１のレジスタのディジタル値を加算して加算値を生成する加算器と、前記ディジタル係数値と前記加算値とを乗算する乗算器とを含み、
前記Ａ／Ｄ変換用比較回路は、前記第１〜第３の期間に前記ディジタル信号を提供し、
前記Ｄ／Ａ変換回路は、前記第２の期間に前記ゲインステージの前記第１のキャパシタに前記電圧信号を提供すると共に、前記第３の期間に前記ゲインステージの前記第３のキャパシタに前記電圧信号を提供する、ことを特徴とする請求項１に記載されたＮビットＡ／Ｄ変換器。
【請求項８】
前記Ａ／Ｄ変換用比較回路は各変換毎に冗長二進表現のディジタル値を生成し、
前記ディジタル回路におけるディジタル演算は、冗長二進表現を用いて行われ、前記ディジタル回路が生成する前記補正ディジタル値は冗長二進表現で表され、
当該ＮビットＡ／Ｄ変換器は、前記補正ディジタル値の冗長二進表現を非冗長二進表現に変換する回路を含む、ことを特徴とする請求項１から請求項７のいずれか一項に記載されたＮビットＡ／Ｄ変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＮビットＡ／Ｄ変換器に関する。
【背景技術】
【０００２】
非特許文献１には、イメージセンサのカラムに集積化された巡回型Ａ／Ｄ変換器が記載されている。特許文献１には、イメージセンサ用Ａ／Ｄ変換アレイが記載されている。このＡ／Ｄ変換アレイによれば、従来の巡回型Ａ／Ｄ変換器に比べて増幅器の数とキャパシタの数を減らし、さらにイメージセンサの画素で発生するノイズをキャンセルできる。非特許文献２には、ダイナミックレンジの広いＣＭＯＳイメージセンサの読み出しのために巡回型Ａ／Ｄ変換器に応用している。巡回型Ａ／Ｄ変換器はイメージセンサの画素アレイのカラムに集積化されている。
【非特許文献１】S. Decker, R. D. Mcgrath, K.Brehmer, C. G. Sodini, “A 256 x 256 CMOS imaging array with wide dynamic rangepixels and column parallel digital output,” IEEE J. Solid-State Circuits, vol.33, no. 12, pp. 2081-2091, Dec. 1998.
【非特許文献２】M. Mase, S. Kawahito, M. Sasaki, Y.Wakamori, A 19.5b Dynamic Range CMOS Image Sensor with 12b Column-ParallelCyclic A/D Converters, Dig. Tech. Papers, Int. Solid-Sate Circuits Conf., No.19.3 (2005).
【特許文献１】特開２００５−１３６５４０号公報（特願2003-368340号）
【発明の開示】
【発明が解決しようとする課題】
【０００３】
非特許文献１の巡回型Ａ／Ｄ変換器では、イメージセンサの画素部で発生するノイズをキャンセルするためのアンプと合わせて、1チャネルあたり、３つのアンプが必要である。このため、Ａ／Ｄ変換器の占有面積が大きく、その消費電力も大きい。これに対して、特許文献１のＡ／Ｄ変換器によれば、１つのアンプを用いて、ノイズキャンセルと巡回型Ａ／Ｄ変換を行うことができる。また、非特許文献２に記載されているように、この巡回型Ａ／Ｄ変換器をＣＭＯＳイメージセンサのカラムに集積化して、１２ビットの分解能が達成された。
【０００４】
上記の説明のように、巡回型Ａ／Ｄ変換器は、比較的少ない回路規模で、比較的高速動作を実現でき、高分解能に適する。この他の構成例としては、次のようなものがある。この例では、単位回路を二段縦続に接続すると共に、一段目の入力を二段目の出力に帰還経路を介して接続した回路を用いて巡回型Ａ／Ｄ変換を行う。各単位回路では、入力信号の２倍増幅を行うと共に、比較器からの変換結果に応じて参照電圧の加算または減算を行っている。単位回路が二段縦続に接続されているので、１クロックあたり２ビットのＡ／Ｄ変換値を生成できる。例えば、Ａ／Ｄ変換を５回繰り返せば、１０ビットのＡ／Ｄ変換値を得ることができる。また、非特許文献２に記載された巡回型Ａ／Ｄ変換器は、ＣＭＯＳイメージセンサのカラムに集積化されたＡ／Ｄ変換器として、世界で初めて１２ビット分解能を実現した
【０００５】
しかしながら、巡回型Ａ／Ｄ変換器においてさらに分解能を向上させるためには、その回路内で用いるキャパシタのばらつき（ミスマッチ）に起因するＡ／Ｄ変換精度の劣化を防ぐ必要がある。また、巡回型Ａ／Ｄ変換器の演算増幅回路の利得が有限値であることに起因するＡ／Ｄ変換精度の劣化を防ぐ必要がある。これらの要因により精度劣化を改善できなければ、１２ビットを超える分解能を実現することは困難である。
【０００６】
本発明は、このような事情を鑑みて為されたものであり、回路素子に起因するＡ／Ｄ変換精度の劣化を低減可能なＮビットＡ／Ｄ変換器を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の一側面は、回路素子に起因する変換誤差を補正可能なＮビットＡ／Ｄ変換器を提供する。このＮビットＡ／Ｄ変換器は、（ａ）アナログ信号を受ける入力、出力、並びに入力および出力を有する演算増幅回路を含むゲインステージと、前記ゲインステージの前記出力からの信号に応じたディジタル信号を提供するＡ／Ｄ変換用比較回路と、前記ディジタル信号に応答して制御信号を生成する論理回路と、前記制御信号に応じて前記ゲインステージに電圧信号を提供するＤ／Ａ変換回路とを含む巡回型Ａ／Ｄ変換回路と、（ｂ）前記ゲインステージに起因する変換誤差のために格納されたディジタル係数と共に前記巡回型Ａ／Ｄ変換回路からのディジタル信号から生成されるビット列とを用いて前記ディジタル信号に前記変換誤差の補正を施すことによって補正ディジタル値を生成するディジタル回路とを含む。前記変換誤差は、前記ゲインステージのキャパシタの容量値のミスマッチ誤差および前記演算増幅回路の有限利得誤差の少なくともいずれかの誤差を含み、前記ゲインステージは、第１のキャパシタと第２のキャパシタとを含み、前記第１のキャパシタは、第１の期間中に前記アナログ信号を受け、前記第１の期間の後の第２の期間に前記Ｄ／Ａ変換回路と前記演算増幅回路の前記入力との間に接続されると共に、前記第２の期間の後の第３の期間に前記演算増幅回路の前記出力に接続され、前記第２のキャパシタは、前記第１の期間中に前記アナログ信号を受けると共に、前記第２および第３の期間に前記演算増幅回路の前記入力と前記出力との間に接続される。
【０００８】
このＮビットＡ／Ｄ変換器によれば、ゲインステージは、第１の期間中に前記アナログ信号を標本化し、第２および第３の期間に演算増幅回路の出力に演算値を生成すると共にこの演算値を次の演算のために標本化する。また、ディジタル回路は、ディジタル回路に格納されおりゲインステージに起因する変換誤差のためのディジタル係数を用いて、巡回型Ａ／Ｄ変換回路からのディジタル信号に変換誤差補正を行うので、アナログ信号に対応した補正ディジタル値が得られる。また、ゲインステージは、巡回型Ａ／Ｄ変換のために単一の演算増幅回路を用いるので、変換誤差補正のための回路が簡素になる。
【０００９】
本発明に係るＮビットＡ／Ｄ変換器では、前記演算増幅回路の前記出力は、前記第３の期間に前記第１のキャパシタの一端に接続されている。前記Ａ／Ｄ変換用比較回路は、前記第１および第３の期間に前記ディジタル信号を提供し、前記Ｄ／Ａ変換回路は、前記第２の期間に前記電圧信号を前記ゲインステージに提供する。
【００１０】
このＮビットＡ／Ｄ変換器では、ゲインステージは、主要な構成要素として演算増幅回路並びに第１および第２のキャパシタを含むので、変換誤差補正のための回路が非常に簡素になる。第２の期間に、演算増幅回路の出力に演算値を生成すると共に、Ａ／Ｄ変換を行う。第３の期間に、演算増幅回路の出力に生成された演算値を次の演算のために標本化する。
【００１１】
本発明に係るＮビットＡ／Ｄ変換器では、前記演算増幅回路の前記出力は、前記第３の期間に前記第１のキャパシタの一端に接続されており、前記ゲインステージは、前記第２の期間に前記演算増幅回路の前記出力に接続されると共に前記第３の期間に前記演算増幅回路の前記第１の入力に接続される第３のキャパシタを更に含み、前記Ａ／Ｄ変換用比較回路は、前記第１〜第３の期間に前記ディジタル信号を提供し、前記Ｄ／Ａ変換回路は、前記第２の期間に前記ゲインステージの前記第１のキャパシタに前記電圧信号を提供すると共に、前記第３の期間に前記ゲインステージの前記第３のキャパシタに前記電圧信号を提供する。
【００１２】
このＮビットＡ／Ｄ変換器では、ゲインステージは、主要な構成要素として演算増幅回路並びに第１〜第３のキャパシタを含むので、変換誤差補正のための回路が簡素になる。第２の期間に、第１および第２のキャパシタを用いて演算増幅回路の出力に演算値を生成し、この値をＡ／Ｄ変換を行うと共に、演算増幅回路の出力に生成された演算値を次の演算のために第３のキャパシタに標本化する。また、第３の期間に、第２および第３のキャパシタを用いて演算増幅回路の出力に演算値を生成し、この値をＡ／Ｄ変換を行うと共に、演算増幅回路の出力に生成された演算値を更なる次の演算のために第１のキャパシタに標本化する。
【００１３】
本発明に係るＮビットＡ／Ｄ変換器では、前記ディジタル回路は、前記ミスマッチ誤差に起因する変換誤差を補正するための第１の回路を含むことができ、また前記有限利得誤差に起因する変換誤差を補正するための第２の回路を含むことができる。前記第１の回路は、補正対象ビット数に応じたビット列を格納する複数の第１のレジスタと、前記ミスマッチ誤差の補正用の第１のディジタル係数値を格納する第２のレジスタと、前記第１のレジスタのディジタル値を加算して加算値を生成する第１の加算器と、前記第２のディジタル係数値と前記加算値とを乗算して第１の乗算値を生成する第１の乗算器とを含む。前記第２の回路は、補正対象ビット数に応じたビット列を格納する複数の第３のレジスタと、前記有限利得誤差の補正用の第２のディジタル係数値を格納する第４のレジスタと、前記第３のレジスタのディジタル値を加算して加算値を生成する第２の加算器と、前記第２のディジタル係数値と前記加算値とを乗算して第２の乗算値を生成する第２の乗算器とを含む。前記ディジタル回路は、前記第１の乗算値と前記第２の乗算値を加算する第３の加算器を更に含む。
【００１４】
このＮビットＡ／Ｄ変換器によれば、ディジタル回路が第１の回路を含むとき、ディジタル回路は、ミスマッチ誤差補正の対象ビット数に応じたビット列とミスマッチ誤差補正用のディジタル係数値とを用いて、ミスマッチ誤差に起因する変換誤差を補正できる。補正対象ビット数に応じたビット列は、第１の回路内の複数の第１のレジスタに格納され、ミスマッチ誤差補正用のディジタル係数値は第２のレジスタに格納される。このＮビットＡ／Ｄ変換器では、第１の加算器を用いて第１のレジスタのディジタル値を加算した後に、対応するディジタル係数値とこの加算値とを第１の乗算器を用いて乗算する。この第１の乗算値を用いて、アナログ信号に対応した補正ディジタル値を生成する。
【００１５】
また、このＮビットＡ／Ｄ変換器によれば、ディジタル回路が第２の回路を含むとき、ディジタル回路は、有限利得誤差補正の対象ビット数に応じたビット列と有限利得誤差補正用のディジタル係数値とを用いて、有限利得誤差に起因する変換誤差を補正できる。補正対象ビット数に応じたビット列は、第１の回路内の複数の第３のレジスタに格納され、ミスマッチ誤差補正用のディジタル係数値は第４のレジスタに格納される。このＮビットＡ／Ｄ変換器では、第２の加算器を用いて第１のレジスタのディジタル値を加算した後に、対応するディジタル係数値とこの加算値とを第２の乗算器を用いて乗算する。この第２の乗算値を用いて、アナログ信号に対応した補正ディジタル値を生成する。
【００１６】
さらに、このＮビットＡ／Ｄ変換器によれば、ディジタル回路が第１および第２の回路を含むとき、ミスマッチ誤差に起因する変換誤差と有限利得誤差に起因する変換誤差との両方を補正できる。このために、ディジタル回路は、誤差要因毎の補正用の計算値を加算する演算回路を含み、例えば、第１の乗算値と前記第２の乗算値を加算する第３の加算器を更に含み、この加算値を用いて、アナログ信号に対応した補正ディジタル値を生成する。
【００１７】
本発明に係るＮビットＡ／Ｄ変換器では、前記ゲインステージは、前記第２、第３の期間における動作を第４の期間に繰り返す。このＮビットＡ／Ｄ変換器によれば、繰り返しに所望のビット数のディジタル値を得ることができると共に、所望のビット数からなる上位ディジタル値を補正することができる。
【００１８】
本発明に係るＮビットＡ／Ｄ変換器では、前記ディジタル回路におけるディジタル演算は、冗長二進表現を用いて行われ、前記ディジタル回路が生成する前記補正ディジタル値は冗長二進表現で表され、当該ＮビットＡ／Ｄ変換器は、前記補正ディジタル値の冗長二進表現を非冗長二進表現に変換する回路を含むことができる。
【００１９】
或いは、本発明に係るＮビットＡ／Ｄ変換器は、当該ＮビットＡ／Ｄ変換器は、補正されていないディジタル値の冗長二進表現を非冗長二進表現に変換する回路を含むことができる。前記ディジタル回路におけるディジタル演算は、非冗長二進表現で用いて行われ、前記ディジタル回路は、非冗長二進表現で表される補正ディジタル値を生成する。
【００２０】
本発明に係るＮビットＡ／Ｄ変換器は、例えばイメージセンサに用いることができる。このイメージセンサは、アレイ状に配置された複数の画素を含む画素アレイを備え、各画素は、該画素の浮遊拡散層がリセット状態にあるとき第１の信号を生成すると共に、前記画素の浮遊拡散層が光誘起電荷の蓄積状態にあるとき第２の信号を生成し、また、イメージセンサは、上記のいずれかに記載されており画素アレイのカラム線にそれぞれ直接に接続された複数の巡回Ａ／Ｄ変換器とを備える。前記画素は、前記画素の浮遊拡散層がリセット状態にあるとき第１の信号を生成すると共に、前記画素の浮遊拡散層が光誘起電荷の蓄積状態にあるとき第２の信号を生成するイメージセンサ素子を含む。
【００２１】
このＮビットＡ／Ｄ変換器によれば、イメージセンサの画素からのアナログ信号をディジタル信号に変換できる。
【００２２】
本発明の上記の目的および他の目的、特徴、並びに利点は、添付図面を参照して進められる本発明の好適な実施の形態の以下の詳細な記述から、より容易に明らかになる。
【発明の効果】
【００２３】
以上説明したように、本発明によれば、回路素子に起因するＡ／Ｄ変換精度の劣化を低減可能なＮビットＡ／Ｄ変換器が提供される。
【発明を実施するための最良の形態】
【００２４】
本発明の知見は、例示として示された添付図面を参照して以下の詳細な記述を考慮することによって容易に理解できる。引き続いて、添付図面を参照しながら、本発明のＮビットＡ／Ｄ変換器に係る実施の形態を説明する。可能な場合には、同一の部分には同一の符号を付する。
【００２５】
（第１の実施の形態）
図１は、イメージセンサを示す図面である。図２は、ＮビットＡ／Ｄ変換器を示す図面である。図３は、巡回型Ａ／Ｄ変換器を示す図面である。図４は、巡回型Ａ／Ｄ変換器のためのタイミングチャートを示す図面である。
【００２６】
図１を参照すると、ＣＭＯＳイメージセンサ１では、セルアレイ２の行に垂直シフトレジスタ３が接続されており、セルアレイ２の列にはＡ／Ｄ変換器アレイ４が接続されている。Ａ／Ｄ変換器アレイ４は、アレイ状に配列された複数のＡ／Ｄ変換器を含む。各Ａ／Ｄ変換器として巡回Ａ／Ｄ変換回路１１を使用できる。ＮビットＡ／Ｄ変換器１１は、ＣＭＯＳイメージセンサ１において用いられており、回路素子に起因する変換誤差を補正可能である。ＣＭＯＳイメージセンサ１のセルアレイ２では、例えばＣＭＯＳイメージセンサ画素２ａが行方向および列方向に配列されている。図１には、ＣＭＯＳイメージセンサ画素２ａの一例が示されている。画素２ａは、リセット状態における第１の信号Ｓ１と光誘起信号出力における第２の信号Ｓ２とを生成する。Ａ／Ｄ変換器１１の入力１３が画素２ａに接続されている。Ａ／Ｄ変換器アレイ４には、データレジスタ５が接続されており、画素２ａからの信号に対応するＡ／Ｄ変換値がデータレジスタ５に格納される。データレジスタ５は、水平シフトレジスタ６からの信号に応答して、巡回Ａ／Ｄ変換回路１１の回路素子に起因する変換誤差を補正するためのディジタル回路１２へＡ／Ｄ変換値を提供する。ディジタル回路１２は、Ｎビットのディジタルコードのための補正されたディジタル信号を生成し、この補正ディジタル信号は冗長表現−非冗長表現変換回路７に提供される。冗長表現−非冗長表現変換回路７は、画素２ａからの信号に対応した非冗長表現のディジタルコードを生成する。
【００２７】
画素２ａは、フォトダイオードＤＦが、イメージに関連する一画素分の光（Ｏｐｔｉｃａｌ  Ｓｉｇｎａｌ）を受ける。選択トランジスタＭＳのゲートは、行方向に伸びる行選択線Ｓｉに接続されている。リセットトランジスタＭＲのゲートはリセット線Ｒｉに接続されている。転送トランジスタＭＴのゲートは、行方向に伸びる転送選択線に接続されている。フォトダイオードＤＦの一端は転送トランジスタＭＴを介して浮遊拡散層ＦＤに接続されている。浮遊拡散層ＦＤは、リセットトランジスタＭＲを介してリセット電位線Ｒｅｓｅｔに接続されると共に、トランジスタＭＡのゲートに接続されている。トランジスタＭＡの一電流端子（例えばドレイン）は、選択トランジスタＭＳを介して列線８に接続されている。トランジスタＭＡは、浮遊拡散層ＦＤの電荷量に応じて電位を選択トランジスタＭＳを介して列線に提供する。
【００２８】
この構造の画素において、ノイズキャンセル動作は、以下のように行われる。まず、リセット制御信号ＲをリセットトランジスタＭＲに提供し、浮遊拡散層ＦＤをリセットする。増幅トランジスタＭＡを介して、このリセットレベルを読み出す。画素２ａは、浮遊拡散層ＦＤがリセット状態にあるとき第１の信号Ｓ１を生成する。次いで、電荷転送制御信号ＴＸを転送トランジスタＭＴに供給し、フォトダイオードＤＦから光誘起信号電荷を浮遊拡散層ＦＤに転送する。この後、トランジスタＭＡを介して、この信号レベルを読み出す。画素２ａの浮遊拡散層ＦＤが光誘起電荷の蓄積状態にあるとき第２の信号Ｓ２を生成する。ＮビットＡ／Ｄ変換器４を用いて、イメージセンサ１の画素２ａからのアナログ信号をディジタル信号に変換できる。
【００２９】
図１および図２を参照すると、ＮビットＡ／Ｄ変換器４ａは、アナログ信号を入力にうける巡回型Ａ／Ｄ変換回路１１と、巡回型Ａ／Ｄ変換回路１１に接続されておりアナログ信号に対応したディジタル信号を生成するディジタル回路１２とを含む。
【００３０】
図３を参照すると、巡回型Ａ／Ｄ変換回路１１は、アナログ信号を受ける入力１１ｉｎおよび出力１１ｏｕｔを有しており、また、ゲインステージ１５と、Ａ／Ｄ変換用比較回路１７と、論理回路１９と、Ｄ／Ａ変換回路２１とを含む。ゲインステージ１５は演算増幅回路２３を有しており、演算増幅回路２３は、入力２３ａおよび出力２３ｂを有する。ゲインステージ１５は、第１の期間Ｔ１にアナログ信号ＶＩＮを標本化し、第２および第３の期間Ｔ２、Ｔ３に演算増幅回路２３の出力２３ｂに演算値を生成すると共に演算増幅回路２３の出力２３ｂに生成された演算値を次の演算のために標本化する。ゲインステージ１５は、例えば第１のキャパシタ２５と第２のキャパシタ２７とを含み、第１のキャパシタ２５は、第１の期間Ｔ１にアナログ信号ＶＩＮを受け、第２の期間Ｔ２にＤ／Ａ変換回路２１と演算増幅回路２３の入力２３ａとの間に接続されると共に、第３の期間Ｔ３に演算増幅回路２３の出力２３ｂとＤ／Ａ変換回路２１との間に接続される。第２のキャパシタ２７は、第１の期間Ｔ１にアナログ信号ＶＩＮを受けると共に、第２および第３の期間Ｔ２、Ｔ３に演算増幅回路２３の入力２３ａと出力２３ｃとの間に接続される。
【００３１】
Ａ／Ｄ変換用比較回路１７は、ゲインステージ２３の出力２３ｂからの信号に応じた所定の表現（例えば、冗長二進表現）のディジタル信号ＳＤＩＧを提供する。論理回路１９は、ディジタル信号ＳＤＩＧに応答して制御信号ＳＣＯＮＴを生成する。Ｄ／Ａ変換回路２１は、制御信号ＳＣＯＮＴに応じて、ゲインステージ２３の入力１５ｃに電圧信号−ＶＲ、＋ＶＲまたはゼロを提供する。ディジタル回路１２は、ゲインステージ１５に起因する変換誤差のためのディジタル値を格納すると共に、Ａ／Ｄ変換用比較回路１７からのディジタル値ＳＤＩＧからなるビット列に変換誤差の補正を施すことによって、アナログ信号ＶＩＮに対応した補正ディジタル値ＳＯＵＴを生成する。変換誤差は、ゲインステージ１５のキャパシタの容量値のミスマッチ誤差および演算増幅回路１５の有限利得誤差の少なくともいずれかの誤差を含む。
【００３２】
ゲインステージ１５は、第２、第３の期間Ｔ２、Ｔ３における動作を第４の期間Ｔ４に繰り返す。この巡回型Ａ／Ｄ変換器１１によれば、繰り返しに所望のビット数のデジタル値を得ることができると共に、所望な上位ビット数の補正を行うことができる。
【００３３】
Ａ／Ｄ変換用比較回路１７は、第１および第３の期間Ｔ１、Ｔ３にディジタル信号ＳＤＩＧを提供する。Ｄ／Ａ変換回路２１は、第２の期間Ｔ２に電圧信号ＳＡ／Ｄをゲインステージ１５の入力１５ｃに提供する。第２の期間Ｔ２に、演算増幅回路２３の出力２３ｂに演算値を生成すると共に、Ａ／Ｄ変換を行い、第３の期間Ｔ３に、演算増幅回路の出力に生成された演算値を次の演算のために標本化する。ゲインステージ１５は、巡回型Ａ／Ｄ変換のために単一の演算増幅回路２３を用いるので、変換誤差補正のための回路が簡素になる。
【００３４】
図３に示されたスイッチのためのクロック信号および図４のタイミングチャートに示されたクロック信号は、クロック発生器３５によって生成される。
【００３５】
Ａ／Ｄ変換回路１７内の比較器１７ａ、１７ｂには、参照値＋ＶＲ／４および−ＶＲ／４が供給される。Ａ／Ｄ変換回路１７は、図５に示されるように、３つの入力電圧Ｖｉの領域に対して、ゲインステージ１５の出力１５ｂに生成される出力値ＶＯにディジタル値（＋１、０、−１）を割り当てる。ゲインステージ１５の出力１５ｂは、キャパシタ端２７ｂに接続されている。
【数１】
2008141399.tif 000003
ゲインステージのディジタル信号は「−１」、「０」、「＋１」の３値を取るので、一ゲインステージあたり１．５ビットのＡ／Ｄ変換を行っていると考えることができる。
【００３６】
論理回路１９は、第１〜第３のスイッチ５１ａ〜５１ｃをそれぞれ制御するための制御信号φ０、φＰ、φＮを生成する。ディジタル信号Ｄ１、Ｄ０の値は、制御信号φ０、φＰ、φＮのうちのいずれがアクティブになるかを決定する。これらの３領域に対して３値のＡ／Ｄ変換を行って「−１」、「０」、「＋１」のディジタルコードを割り当てる。最初のコードは最上位桁（ＭＳＢ）になる。
【００３７】
Ｄ／Ａ変換器２１は、ゲインステージ１５内のキャパシタ端２５ｂおよびキャパシタ端２７ｂに制御信号φ０、φＰ、φＮに応じた所定の電圧を提供する。Ｄ／Ａ変換器２１は、ゲインステージ１５の入力１５ｃに接続された出力２１ａを有する。第１の電圧源４９ａは電圧＋ＶＲを提供する。第２の電圧源４９ｂは電圧−ＶＲを提供する。第１の電圧源４９ａの出力は、スイッチ５１ａを介して出力２１ａに接続されており、第２の電圧源４９ｂの出力は、スイッチ５１ｂを介して出力２１ａに接続されている。出力２１ａは、スイッチ５１ｃを介して接地に接続されている。
【００３８】
つまり、Ａ／Ｄ変換回路１７の出力は、冗長ディジタルコードを提供し、この冗長ディジタルコードに応答して、制御回路１９は、Ｄ／Ａ変換回路２１を制御するための制御信号ＳＣＯＮＴを生成する。例えば、巡回Ａ／Ｄ変換動作において１２ビットの分解能のＡ／Ｄ変換値を得るためには、１１回の巡回動作が必要である。
【００３９】
このＮビットＡ／Ｄ変換器４によれば、ディジタル回路１２が、ゲインステージ２３に格納されおりゲインステージ２３に起因する変換誤差のためのディジタル値を用いて、Ａ／Ｄ変換用比較回路１７からのディジタル信号ＳＤＩＧに直接に変換誤差補正を行うので、アナログ信号ＶＩＮに対応した補正ディジタル値ＳＯＵＴが得られる。また、ゲインステージ１５は、巡回型Ａ／Ｄ変換のために単一の演算増幅回路２３を用いるので、変換誤差補正のための回路が簡素になる。巡回型Ａ／Ｄ変換器１１の構成としては、１段のゲインステージまたは２段のゲインステージを含む。
【００４０】
１段のゲインステージを含む巡回型Ａ／Ｄ変換器では、第１の期間Ｔ１には、第１および第２のキャパシタ２５、２７の一端２５ａ、２７ａにアナログ信号Ｖｉｎを受け、他端２５ｂは、演算増幅回路２３の第１の入力（例えば反転入力）２３ａに接続される。演算増幅回路２３の第２の入力２３ｃ（例えば非反転入力）は接地（全差動構成においては仮想接地）に接続されると共に、演算増幅回路２３の入力２３ａと出力２３ｂが接続されているので、他端２５ｂの電位は、演算増幅回路２３の入力２３ｃの電位に実質的に等しくなる。第２の期間Ｔ２では、第１のキャパシタ２５の一端２５ａは、Ｄ／Ａ変換回路２１に接続されると共に、他端２５ｂは演算増幅回路２３の入力２３ａに接続される。また、第２のキャパシタ２７の一端２７ａは、演算増幅回路２３の出力２３ｃに接続されると共に、他端２７ｂは、演算増幅回路２３の入力２３ａに接続される。第３の期間Ｔ３では、第１のキャパシタ２５の一端２５ａは、演算増幅回路２３の出力２３ｂに接続されると共に、他端２５ｂは接地に接続される。また、第２のキャパシタ２７の一端２７ａは、演算増幅回路２３の出力２３ｃに接続されると共に、他端２７ｂは、演算増幅回路２３の入力２３ａに接続される。つまり、第３の期間Ｔ３では、演算増幅回路２３の出力２３ｂは、第１および第２のキャパシタ２５、２７の一端２５ａ、２７ａに接続されており、他端２５ｂは、演算増幅回路２３の入力２３ａに接続される。ゲインステージ１５の主要な構成要素は、巡回型Ａ／Ｄ変換のために単一の演算増幅回路２３、第１および第２のキャパシタ２５、２７であるので、変換誤差補正のための回路が非常に簡素になる。
【００４１】
次いで、図３、図４および図６を参照しながら、巡回型Ａ／Ｄ変換器の動作を説明するこの動作により、アナログ信号（例えばイメージセンサの画素からの読み出し信号）をディジタル信号に変換する方法が提供される。
【００４２】
図６（ａ）は、第１の標本化ステップにおける主要な回路要素の接続を示す図面である。図３の回路図において、クロックφｓｄ、φ２、φ３、φｓに応答してスイッチ３１ａ、３３、３５ａ、３７を閉じる。クロックφ３＿Ｂに応答してスイッチ３５ｂを開く。他のスイッチ３９、４１を開く。第１の期間Ｔ１に、入力１５ａにキャパシタ端２５ａをスイッチ３１ａを介して接続すると共にキャパシタ端２５ｂを演算増幅回路２３の入力２３ａにスイッチ３３を介して接続する。また、入力１５ａにキャパシタ端２７ａをスイッチ３５ａを介して接続すると共に、キャパシタ端２７ｂを演算増幅回路２３の入力２３ａに接続されている。信号ＶＩＮに対応した電荷Ｑ１を第１のキャパシタ２５にスイッチ３１を介して標本化する。また、第２のキャパシタ２７にも、信号ＶＩＮに対応した電荷Ｑ２がスイッチ３５ａを介して格納される。
【００４３】
また、Ａ／Ｄ変換用比較回路１７は、信号ＶＩＮを第１および第２の参照値（比較器１７ａ、１７ｂにおける参照値−ＶＲ／４および＋ＶＲ／４）と比較してディジタル値を生成する。つまり、２つの比較器１７ａ、１７ｂを用いて最初のＡ／Ｄ変換動作を行ってディジタル信号ＳＤＩＧを生成する。
【００４４】
図６（ｂ）は、Ａ／Ｄ変換ステップにおける主要な回路要素の接続を示す図面である。図３の回路図において、クロックφ２、φ３＿Ｂに応答するスイッチ３３、３５ｂを閉じる。他のスイッチ３１ａ、３５ａ、３７、３９、４１を開く。第３の期間Ｔ３に、演算増幅回路２３の反転入力２３ａにキャパシタ端２５ｂを接続する。Ｄ／Ａ変換回路２１は電圧信号をキャパシタ２５の一端２５ａに印加する。Ｄ／Ａ変換回路２１からの電圧信号ＳＡ／Ｄは、最初のＡ／Ｄ変換値に対応したディジタル値に応じて決定される。この印加に応じて、第１および第２の電荷Ｑ１、Ｑ１の再配置を行って演算増幅回路２３の出力２３ｂに演算値を生成する。演算増幅回路２３の出力２３ｂの電圧ＶＯは、
【数２】
2008141399.tif 000004
と表される。キャパシタンス比Ｃ２／Ｃ１＝１であり、シンボルＤは、最初のＡ／Ｄ変換値に対応したディジタル値に応じて決定される値であり、（＋１、０、−１）のいずれかである。このステップにおいて、Ａ／Ｄ変換器の基本演算動作を行う。基本演算動作としては、サンプルされた信号を２倍増幅し、Ｄ／Ａ変換回路からの電圧信号をゲインステージに印加する。
【００４５】
図６（ｃ）は、第２の標本化ステップにおける主要な回路要素の接続を示す図面である。図３の回路図において、クロックφ１、φ１ｄ、φ３＿Ｂに応答するスイッチ３９、４１、３５ｂを閉じる。他のスイッチ３１ａ、３５ａ、３３、３７を開く。第３の期間Ｔ３に、演算増幅回路２３の出力２３ｂにキャパシタ端２５ａを接続し、演算増幅回路２３の出力２３ｂにキャパシタ端２７ａを接続して、演算値ＶＯに対応する電荷を第１および第２のキャパシタ２５、２７に格納する。下位ビットのための引き続くＡ／Ｄ変換のための信号をキャパシタ２５、２７に格納できる。また、信号ＶＯを第１および第２の参照値（比較器１７ａ、１７ｂにおける参照値−ＶＲ／４およびＶＲ／４）と比較してディジタル値を生成する。つまり、２つの比較器１７ａ、１７ｂを用いてＭＳＢの次のビットのためのＡ／Ｄ変換動作を行う。
【００４６】
また、この方法では、Ａ／Ｄ変換ステップと第２の標本化ステップとを繰り返すことができる。繰り返しにおける各Ａ／Ｄ変換ステップでは、演算増幅回路２３の出力は、
【数３】
2008141399.tif 000005
であり、キャパシタンス比Ｃ２／Ｃ１＝１であり、シンボルＤ０は、Ａ／Ｄ変換値に対応したディジタル値に応じて決定される（＋１、０、−１）値のいずれかである。所望の回数の繰り返しにより、所望の分解能の多ビットのＡ／Ｄ変換を行うことができる。
【００４７】
再び図２を参照すると、ディジタル回路１２が示されている。既に説明したように、ディジタル回路１２を用いて、ゲインステージ２３に起因する変換誤差の補正をＡ／Ｄ変換用比較回路１７からのディジタル信号ＳＤＩＧに直接に行って、アナログ信号ＶＩＮに応した補正ディジタル値ＳＯＵＴが得られる。
【００４８】
ゲインステージ１５のキャパシタ比は望ましくは１であるが、製造上のばらつき等により、比Ｃ２／Ｃ１は１からずれる。このずれを△Ｃ２１＝Ｃ２−Ｃ１、ｅｍ＝△Ｃ２１／Ｃ１
と表す。キャパシタミスマッチを考慮すると、入力ＶＩＮのための演算増幅回路２３の出力値は、
【数４】
2008141399.tif 000006
となる。
ＶＯ／ＶＲ＝（２＋ｅｍ）×ＶＩＮ／ＶＲ−（１＋ｅｍ）×Ｄ０において、値ＶＯ／ＶＲをＡ／Ｄ変換したときに得られるディジタル値Ｘ１を表すと、
【数５】
2008141399.tif 000007
とあり、ここで、シンボルＸ０は、入力信号ＶＩＮをディジタル値に変換したときの、ミスマッチ誤差を含まない真値である。誤差は（Ｘ０−Ｄ０）×ｅｍである。  このＡ／Ｄ変換において、ディジタル値Ｘ１に対するミスマッチ起因誤差Ｅ１は、
【数６】
2008141399.tif 000008
である。ここで、シンボルＥｍは、ミスマッチをディジタル値として測定した値である。
式（６）は、真値Ｘ０が得られれば、この誤差を正確に計算できることを示している。しかし、実際にはミスマッチ誤差を含むＡ／Ｄ変換値を用いることになるが、これに含まれる誤差が十分小さければ、ディジタル補正を行うための十分な精度で誤差を求めることができる。
【００４９】
引き続く下位ビットのＡ／Ｄ変換によって、
【数７】
2008141399.tif 000009
が得られる。更に巡回型Ａ／Ｄ変換を行うと、ｉ−１番目には、同様にして
【数８】
2008141399.tif 000010
が得られる。このキャパシタミスマッチによる誤差をｉ回目の出力で観測した場合、
【数９】
2008141399.tif 000011
である。Ｍ回の巡回Ａ／Ｄ変換を行ったとき誤差の総和は、入力に換算したとき、
【数１０】
2008141399.tif 000012
と表される。ディジタル値Ｘｉ−１は誤差を含まない値である。しかしながら、誤差を含まない真値は実際には得られないので、ディジタル値Ｘｉ−１をＡ／Ｄ変換によって得られた値で近似する。つまり、
【数１１】
2008141399.tif 000013
である。式（１１）を用いて式（１０）を整理すると、
【数１２】
2008141399.tif 000014
となる。この誤差Ｅｔｏｔａｌを計算して、出力ディジタル値から差し引くことにより、ミスマッチ誤差補正が行える。
【００５０】
同様にして、演算増幅回路に有限利得誤差がある場合のディジタル補正を説明する。１巡回目の演算は、次式で与えられる。
【数１３】
2008141399.tif 000015
である。シンボルＧＦＧはループゲインである。式（１３）を書き換えると
【数１４】
2008141399.tif 000016
となり、ここで、ｅｆｇ＝（Ｃ１＋Ｃ２＋Ｃｉ）／（Ｃ２×ＧＦＧ）であり、キャパシタンスＣｉは仮想接地点におけるキャパシタンスを示す。これをディジタル値で表すと
【数１５】
2008141399.tif 000017
となる。同様に、ｉ回目の巡回Ａ／Ｄ変換のディジタル値は、
【数１６】
2008141399.tif 000018
である。この誤差成分のうち、演算増幅回路の有限利得による誤差をｉ回目のＡ／Ｄ変換値で観測した場合、
【数１７】
2008141399.tif 000019
である。従って、この誤差として、１回目からＭ回までの各巡回Ａ／Ｄ変換の総和Ｅｔｏｔａｌを求めると、入力に換算すれば次式となる。
【数１８】
2008141399.tif 000020
これまでの説明から理解されるように、ディジタル値Ｘｉ−１は誤差を含まない値であるが、値Ｘｉ−１をＡ／Ｄ変換によって得られた値で近似する。つまり、
【数１９】
2008141399.tif 000021
【数２０】
2008141399.tif 000022
を得る。式（１９）、（２０）を式（１８）に代入して整理すると、
【数２１】
2008141399.tif 000023
を得る。
【００５１】
有限利得誤差を示す式（２２）と、ミスマッチ誤差を示す式（１２）とを合わせて、
【数２２】
2008141399.tif 000024
を得る。
【００５２】
この式は、誤差を計算すると共にこれを出力ディジタル値から差し引くことによって、誤差補正が行えることを示す。このとき、利用するディジタル値は、キャパシタミスマッチ誤差及び有限利得誤差が十分に小さい場合、有限の桁まで打ち切ることができる。また、打ち切った桁に係る係数の値を微調整することで、誤差補正の精度を高めることができる。
【００５３】
例えば、１４ビットＡ／Ｄ変換において、ｅｍ＝−０．００１（０．１％）、ｅｆｇ＝−０．０００５（０．０５％）であるとき、誤差補正式として
【数２３】
2008141399.tif 000025
を得る。図７は、補正式（２３）を実現するディジタル補正回路を用いたときの微分非直線性誤差（補正有り）を示す。一方、図８は、ディジタル補正回路を使用しないときの微分非直線性誤差（補正無し）を示す。このように、利用するディジタル値は、有限の桁（式（２３）では８桁）で打ち切ることができる。打ち切った桁にかかる係数の値を微調整することで、より高い精度で誤差補正を行うことができる。具体的には、８ビット分の補正を行うとき、ディジタル補正値Ｅｔｏｔａｌは、例えば、下記の補正式を用いる。
【数２４】
2008141399.tif 000026
式（２４−１）を整理すると、式（２４−２）が得られる。
【００５４】
図９は、補正式（２４−１）を実現するディジタル補正回路を用いたときの微分非直線性誤差（補正後）を示す。図８および図９の比較から、補正式（２４）の利用は補正式（２３）の利用よりも良いＡ／Ｄ変換結果を提供する。また、図１０は、補正前の積分非直線性誤差を示す。図１１は、補正式（２４）を実現するディジタル補正回路を用いたときの積分非直線性誤差を示す。それぞれ、図１０及び図１１の比較から、積分非直線性誤差も十分な小さい値に収められる。
【００５５】
ＮビットＡ／Ｄ変換器４ａにおいて巡回型Ａ／Ｄ変換を行うと、各巡回ごとにそのミスマッチによる誤差が含まれる。しかしながら、Ａ／Ｄ変換回路１１はキャパシタ一組しか含まないので、ミスマッチの原因は同じである。このため、補正式が簡単な式で表される。したがって、補正回路を簡単化できるという利点がある。また、Ａ／Ｄ変換回路１１は演算増幅回路一個しか含まないので、有限利得誤差の原因は同じである。このため、演算増幅回路の有限利得による誤差も補正できる。
【００５６】
式（２４−２）は、
【数２５】
2008141399.tif 000027
【数２６】
2008141399.tif 000028
【数２７】
2008141399.tif 000029
【数２８】
2008141399.tif 000030
と表すと、
【数２９】
2008141399.tif 000031
と表される。式（２９）は、複数回の加算（例えば、３回）と複数回の乗算（例えば、２回）で補正値を計算できることを示している。補正のための回路は、例えば図２に示されたディジタル回路によって実現される。
【００５７】
図２を参照すると、NビットＡ／Ｄ変換器４ａは、あるカラムからの信号を処理するように設けられている。ディジタル回路１２は、巡回型Ａ／Ｄ変換器１１からの巡回Ａ／Ｄ変換毎のディジタル値の全てを格納する記憶回路５１（例えば、ディジタル値Ｄ０〜Ｄ１３を記憶するレジスタ）を含む。ディジタル回路１２は、ミスマッチ誤差に起因する変換誤差を補正するための第１の回路５３を含むことができる。第１の回路５３は、補正対象ビット数（例えば、ディジタル値Ｄ０〜Ｄ７）に応じたビット列を格納する複数の第１の記憶回路（例えば値Ｘｍ１、Ｘｍ２のための２個のレジスタ）５５ａ、５５ｂと、第１の記憶回路５５ａ、５５ｂのディジタル値を加算して加算値ＳＵＭ１（Ｘｍ１＋Ｘｍ２）を生成する第１の加算器５７と、上記巡回型Ａ／Ｄ変換器１１におけるミスマッチ誤差補正用の第１のディジタル係数値（例えば係数Ｅｍ）を格納する第２の記憶回路５９（例えば係数Ｅｍのためのレジスタ）と、第１のディジタル係数値と加算値（Ｘｍ１＋Ｘｍ２）とを乗算して第１の乗算値（Ｅｍ×（Ｘｍ１＋Ｘｍ２））を生成して第１の乗算値ＭＰ１を生成する第１の乗算器６１とを含む。
【００５８】
さらに、ディジタル回路１２は、有限利得誤差に起因する変換誤差を補正するための第２の回路６３を含むことができる。第２の回路６３は、補正対象ビット数（例えば、ディジタル値Ｄ０〜Ｄ７）に応じたビット列を格納する複数の第３の記憶回路（例えば値Ｘｇ１、Ｘｇ２のための２個のレジスタ）６５ａ、６５ｂと、第３の記憶回路６５ａ、６５ｂのディジタル値を加算して加算値ＳＵＭ２（Ｘｇ１＋Ｘｇ２）を生成する第２の加算器６７と、上記巡回型Ａ／Ｄ変換器１１における有限利得誤差補正用の第２のディジタル係数値（例えば係数Ｅｆｇ）を格納する第４の記憶回路６９（例えば係数Ｅｆｇのためのレジスタ）と、第２のディジタル係数値と加算値（Ｘｇ１＋Ｘｇ２）とを乗算して第２の乗算値ＭＰ２（Ｅｆｇ×（Ｘｇ１＋Ｘｇ２））を生成して第２の乗算値を生成する第２の乗算器７１とを含む。
【００５９】
そして、ディジタル回路１２は、第１の乗算値ＭＰ１と第２の乗算値ＭＰ２を加算して加算値ＭＰ３を生成する第３の加算器７３を含む。ディジタル回路１２は、記憶回路５１からディジタル値（例えばＤ０〜Ｄ１３）と記憶回路７５に格納された補正値（例えば係数Ｅ０）を加算して加算値ＳＵＭ４を生成する加算器７７を含み、この加算値ＳＵＭ４は、加算器７９によって加算値ＳＵＭ３と加算される。加算器７９は、補正されたディジタル値ＳＯＵＴを生成する。ディジタル値ＳＯＵＴは、冗長２進非冗長２進変換回路７に入力される。非冗長２進表現のディジタル値は、レジスタに格納される。本カラム用の係数Ｅ０はオフセット補正のための値を示す。この係数Ｅ０は、ＣＭＯＳイメージセンサにおいてカラムにＡ／Ｄ変喚器をアレイ状に並べてＡ／Ｄ変換を行う場合に、オフセットばらつきによる縦筋ノイズを除去するのに有効である。
【００６０】
ディジタル値Ｘｍ１、Ｘｍ２、Ｘｇ１、Ｘｇ２は、例えば冗長２進数であり、ディジタル値Ｘｍ１＋Ｘｍ２の加算とＸｇ１＋Ｘｇ２の加算を冗長２進数で加算すると共にこれらの加算値とＥｍ、Ｅｆｇとの乗算をそれぞれ取ることによって、誤差の補正値を求めることができる。この演算回路は、元の式（２４）を直接に実現する演算回路に比べて回路構成が簡単化である。また、式（２９）における加算は、冗長２進加算器で行うことができる。冗長２進加算器は桁上げ伝播が1段であるので、高速な加算を行うことができる。さらに、乗算器としては、Ｘｍ１＋Ｘｍ２とＸｇ１＋Ｘｇ２を冗長2進表現で表し、係数Ｅｍ、Ｅｆｇを非冗長2進表現（例えば2の補数表現）で表すことによって、冗長２進表現の出力を提供する乗算器を用いることができる。このとき、冗長２進数で演算することによって、高速な乗算が可能となる。その後、冗長２進数を非冗長２進数に変換し、補正されたディジタル出力を得る。
【００６１】
或いは、ＮビットＡ／Ｄ変換器４ａは、ディジタル補正に先立って冗長二進表現のディジタル値を非冗長二進表現のディジタル値に変換する回路７を含むことができる。この例の回路では、巡回型Ａ／Ｄ変換器１１は、冗長二進−非冗長二進表現変換回路７の入力に接続されており、巡回型Ａ／Ｄ変換器１１からの巡回Ａ／Ｄ変換毎の全ディジタル値は、変換回路７内のレジスタに格納される。この回路７の出力は、ディジタル回路１２の入力に接続される。このとき、ディジタル回路１２におけるディジタル演算は、非冗長二進表現を用いて行われ、ディジタル回路１２が生成する補正ディジタル値は非冗長二進表現で表される。ディジタル回路１２は、変換回路７からの全ディジタル値を格納する記憶回路を含み、この値にディジタル補正を施す。ディジタル値Ｘｍ１、Ｘｍ２、Ｘｇ１、Ｘｇ２は、非冗長２進数であり、ディジタル値Ｘｍ１＋Ｘｍ２の加算とＸｇ１＋Ｘｇ２の加算を非冗長２進数で加算すると共にこれらの加算値とＥｍ、Ｅｆｇとの乗算をそれぞれ取ることによって、誤差の補正値を求めることができる。この演算回路は、元の式（２４）を直接に実現する演算回路に比べて回路構成が簡単化である。
【００６２】
Ａ／Ｄ変換器アレイ４内のＮビットＡ／Ｄ変換器４ａからのディジタル値を単一のディジタル回路１２を用いて処理する（図１に示されるような）回路では、ディジタル回路１２の記憶回路５９、７５（必要な場合には、記憶回路６９）は、それぞれ、各巡回型Ａ／Ｄ変換器毎の補正係数Ｅｍ、Ｅ０（必要な場合には、係数Ｅｆｇ）を格納するメモリであることができる。これらのメモリは、コントローラ８１からの制御信号に応答して、ディジタル補正を行うために適切な係数を提供する。このために、コントローラ８１は、カラム選択信号ＳＥＸＴに応答して信号（例えば、アドレス信号）を生成する。記憶回路５９、７５（必要な場合には、記憶回路６９）内のメモリは、このアドレス信号に応じた番地の記憶内容を提供する。したがって、巡回型Ａ／Ｄ変換器毎の補正係数を用いて適切なディジタル補正が提供される。
【００６３】
キャパシタミスマッチ誤差および有限利得誤差のいずれか一方の誤差補正を行うときは、図２に示されたディジタル回路１２から所望の補正を行う回路（例えば、第１の回路または第２の回路）からの補正値を用いて、記憶回路５１のディジタル値を補正すればよい。
【００６４】
このような高精度のＡ／Ｄ変喚器をＣＭＯＳイメージセンサの周辺回路に組み込むことで、ＣＣＤイメージセンサよりもダイナミックレンジが広く低雑音で高性能なイメージセンサが実現できる。例えば、本実施の形態におけるＮビットＡ／Ｄ変換器は、１つ演算増幅回路と２個のキャパシタとそれらを制御するスイッチ、１つ以上の比較器、及びＡ／Ｄ変換結果を格納するレジスタからなる。ディジタル補正回路は、Ａ／Ｄ変換結果の上位側の数ビットの配置を調整して２つまたは４つのレジスタに記憶する。この配置の調整により、補正値を得るための計算が、冗長２進表現による加算および乗算を用いて行える（冗長2進加算器および冗長2進乗算器を用いる）。これを、イメージセンサのカラムに応用する場合、巡回型Ａ／Ｄ変喚器はアレイ状にカラムに並べられる。巡回型Ａ／Ｄ変喚器からのＡ／Ｄ変換値（補正前の）を水平走査により読み出す。この読み出しの後に、上記のディジタル補正を行って、補正されたディジタル値を得る。
【００６５】
従来、ＣＭＯＳイメージセンサのカラムに集積化して実現したＡ／Ｄ変喚器は、１２ビットが最高であったが、本発明のデジタル補正により、１４ビットＡ／Ｄ変喚器が実現可能となる。最近、ＣＭＯＳイメージセンサがＣＣＤに対して優位に立てる特長として、高速読み出し機能が注目されている。この高速読み出しを行いながら、低ノイズで高品質の信号を読み出すためには、カラムでのＡ／Ｄ変換が有効である。しかしながら、カラムでのＡ／Ｄ変換では、その分解能が１０ビット、せいぜい１２ビット程度にとどまる。本発明の実施の形態では、１４ビット分解能を有するＡ／Ｄ変換器が提供可能になる。これによって、ＣＭＯＳイメージセンサの価値を一気に高めることができる。
【００６６】
（第２の実施の形態）
以上説明したような誤差補正は、巡回型Ａ／Ｄ変換器１１に限定されることなく、例えば、以下の巡回型Ａ／Ｄ変換器１１ａにも用いることができる。図１２は、巡回型Ａ／Ｄ変換器を示す図面である。図１３は、巡回型Ａ／Ｄ変換器のためのタイミングチャートを示す図面である。図１４（ａ）は、第１の標本化ステップにおける主要な回路要素の接続を示す図面である。図１４（ｂ）は、Ａ／Ｄ変換および第２の標本化ステップにおける主要な回路要素の接続を示す図面である。図１４（ｃ）は、第２の標本化および第２のＡ／Ｄ変換ステップにおける主要な回路要素の接続を示す図面である。
【００６７】
図１２を参照すると、巡回型Ａ／Ｄ変換器１１ａは、ゲインステージ１４と、Ａ／Ｄ変換回路１７と、論理回路１９と、Ｄ／Ａ変換回路２１とを備える。ゲインステージ１４は、ゲインステージ１５に含まれる回路要素に加えて、第３のキャパシタ４５を更に含む。ゲインステージ１４は、図１３および図１４を参照しながら後ほど説明されるように、ゲインステージ１５の第１の期間Ｔ１および第２の期間Ｔ２と同様な動作を行うことができる。ゲインステージ１４の出力１４ｂは、キャパシタ端２７ｂに接続されている。Ａ／Ｄ変換回路１７は、ゲインステージ１４の出力１４ｂに生成される出力値ＶＯにディジタル値（＋１、０、−１）を割り当てる。
【００６８】
第３のキャパシタ４５は、第２の期間Ｔ２において、演算増幅回路２３の出力２３ｂの演算値を標本化する。第３の期間Ｔ３において、第２および第３のキャパシタ３２７、４５および演算増幅回路２３を用いて、第３のキャパシタ４５に標本化された演算値にＡ／Ｄ変換器の基本演算動作を行う。基本演算動作では、サンプルされた信号を２倍増幅し、Ｄ／Ａ変換回路からの電圧信号をゲインステージに印加する。この結果、演算増幅回路２３の出力２３ｂには、この基本演算動作に対応する演算値が生成される。この演算増幅回路２３の演算値は、第３の期間Ｔ３において、第１のキャパシタ２５に標本化される。
【００６９】
Ｄ／Ａ変換器２１は、標本化に使用される第３のキャパシタ５５が追加されたので、これらに電圧信号を印加するために追加の回路を含む。Ｄ／Ａ変換器２１は、第１のキャパシタ端２５ａに制御信号φ０１、φＰ１、φＮ１に応じた所定の電圧を提供すると共に、第３のキャパシタ端４５ａに制御信号φ０２、φＰ２、φＮ２に応じた所定の電圧を提供する。Ｄ／Ａ変換器２１は、ゲインステージ１４の入力１４ｃ、１４ｄにそれぞれ接続された出力２１ａ、２１ｂを有する。第１の電圧源４９ａは電圧＋ＶＲを提供する。Ｄ／Ａ変換器２１は、第２の電圧源４９ｂは電圧−ＶＲを提供する。キャパシタ２５のための回路部分に加えて、キャパシタ４５のための回路部分を含む。Ｄ／Ａ変換器２１は、第１の電圧源４９ａの出力は、スイッチ５２ａを介して出力２１ｂに接続されており、第２の電圧源４９ｂの出力は、スイッチ５２ｂを介して出力２１ｂに接続されている。出力２１ｂは、スイッチ５２ｃを介して接地に接続されている。
【００７０】
図１２に示されたスイッチのためのクロック信号および図１３のタイミングチャートに示されたクロック信号は、クロック発生器３６によって生成される。ゲインステージ１４は、１個の演算増幅回路２３のみを含むけれども、第２の期間Ｔ２および第３の期間Ｔ３の各期間において、Ａ／Ｄ変換器の基本演算動作と標本化の両方が行われる。第２の期間Ｔ２および第３の期間Ｔ３の動作のために、回路素子は以下のように接続される。ゲインステージ１４は実質的に２段構成である。
【００７１】
図１３および図１４に示された動作により、Ａ／Ｄ変換器は画素出力信号ＶＩＮのサンプリングを期間Ｔ１に行う。
【００７２】
第２の期間Ｔ３には、第３のキャパシタ４５の一端４５ａは非反転出力２３ｃにスイッチ４１ｂを介して接続されると共に、他端４５ｂはスイッチ３９ｂを介して接地に接続される。第３の期間Ｔ３には第３のキャパシタ４５の他端４５ｂはスイッチ３３ｂを介して反転入力２３ａに接続されると共に、第３のキャパシタ４５の一端４５ａはＤ／Ａ変換回路２１に接続される。
【００７３】
Ａ／Ｄ変換回路１７は、第１〜第３の期間Ｔ１、Ｔ２、Ｔ３にディジタル信号ＳＤＩＧを提供する。Ｄ／Ａ変換回路２１は、第２の期間Ｔ２にゲインステージ１４の第１のキャパシタ２５に電圧信号を提供すると共に、第３の期間Ｔ３にゲインステージ１４の第３のキャパシタ４５に電圧信号を提供する。
【００７４】
巡回型Ａ／Ｄ変換器１１ａによれば、第２の期間Ｔ２に、下位ビットのための引き続くＡ／Ｄ変換のための信号を第３のキャパシタ４５に格納できる。また、第３の期間Ｔ３に、第３のキャパシタ４５に格納された信号のＡ／Ｄ変換を行うと共に、更なる下位ビットのための引き続くＡ／Ｄ変換のために、演算増幅回路２３の出力２３ｂに生成された演算値は第１のキャパシタ２５に格納される。ゲインステージ２３は、第４の期間Ｔ４に第２および第３の期間Ｔ２、Ｔ３における動作を繰り返す。
【００７５】
図１４（ａ）は、第１の標本化ステップにおける主要な回路要素の接続を示す図面である。まず、図１２の回路図において、クロックＰＸ＿ＳＩＧに応答するスイッチ３１ａを閉じると共に、クロックＰＨＩ２、ＰＨＩＳ、ＰＨＩ４＿Ｂに応答するスイッチ３３、３７、３５ａを閉じる。他のスイッチ３９、３３ｂ、４１ｂ、３５ｂを開く。第１の期間Ｔ１に、イメージセンサ１のカラム線８にキャパシタ端２５ａをスイッチ３１ａを介して接続して、信号ＶＩＮに対応した電荷Ｑ１を第１のキャパシタ２５に標本化する。また、演算増幅回路２３の非反転入力２３ｃは接地に接続されている。第２のキャパシタ２７にも、スイッチ３５ａを介して信号ＶＩＮに対応した電荷Ｑ２が格納される。これらの演算値を比較器１７を用いて参照値−ＶＲ／４および＋ＶＲ／４と比較して、比較器１７がディジタル値を生成する。このＡ／Ｄ変換動作は、ＭＳＢのためのディジタル値を提供する。
【００７６】
図１４（ｂ）は、第２の標本化および第１のＡ／Ｄ変換ステップにおける主要な回路要素の接続を示す図面である。図１２の回路図において、クロックＰＨＩ２、ＰＨＩ４、ＰＨＩ５に応答するスイッチ３３、３９ｂ、３５ｂ、４１ｂを閉じる。他のスイッチ３１ａ、３９、４１、３５ａを開く。第２の期間Ｔ２に、反転入力２３ａにキャパシタ端２５ｂをスイッチ３３を介して接続する。ディジタル値に応じた電圧信号を入力１４ｃを介して第１のキャパシタ２５の端子２５ａに印加することによって電荷Ｑ１、Ｑ２の再配置を行って、非反転出力２３ｂに演算値を生成する。基本演算動作として、サンプルされた信号を２倍増幅し、Ｄ／Ａ変換回路からの電圧信号をゲインステージに印加する。この演算値を比較器１７ａ、１７ｂを用いて参照値−ＶＲ／４および＋ＶＲ／４と比較してディジタル値を生成して、Ａ／Ｄ変換動作を行う。
【００７７】
図１４（ｃ）は、第３の標本化および第２のＡ／Ｄ変換ステップにおける主要な回路要素の接続を示す図面である。図１２において、クロックＰＨＩ１、ＰＨＩ２、ＰＨＩ３、ＰＨＩ４に応答するスイッチ３３ｂ、３９、３５ｂ、４１を閉じる。他のスイッチ３１ａ、３５ａ、３３、３９ｂ、３７を開く。第３の期間Ｔ３に、反転入力２３ａにキャパシタ端４５ｂをスイッチ３３ｂを介して接続する。ディジタル値に応じた電圧信号を入力１４ｄを介して第３のキャパシタ４５の端子４５ａに印加することによって電荷の再配置を行って、非反転出力２３ｂに演算値を生成する。つまり、Ａ／Ｄ変換器の基本演算動作を行う。この演算値を比較器１７ａ、１７ｂを用いて参照値−ＶＲ／４および＋ＶＲ／４と比較してディジタル値を生成して、Ａ／Ｄ変換動作を行う。
【００７８】
本発明の実施の形態のＡ／Ｄ変換器１１ａのディジタル値列にも同様に、上記のディジタル補正を行って、補正されたディジタル値を得ることができる。ディジタル回路１２は、補正対象ビット数に応じたビット列を格納するいくつかの記憶回路の数は必要に応じて変更される。また、これらの格納値を演算する加算器および乗算器の数も必要に応じて変更される。例えば、ディジタル回路１２は、巡回型Ａ／Ｄ変換器１１からの巡回Ａ／Ｄ変換ディジタル値の補正対象ビットを受け、補正対象ビットから生成された複数のビット列に第１の演算を施して第１の演算値を生成すると共に該第１の演算値にディジタル係数値との第２の演算を施して第２の演算値を生成する。ディジタル係数値は、補正対象となる変換誤差に応じて準備される。補正対象としては、例えば演算増幅回路の利得の有限性および／または複数のキャパシタ対のミスマッチ等がある。例示的に説明すれば、Ａ／Ｄ変換器１１ａでは、Ａ／Ｄ変換に２組のキャパシタを交互に使用するので、これ対応して、キャパシタミスマッチのために２組のキャパシタに対応した２つの係数Ｅｍ１、Ｅｍ２が準備される。これらの係数も更にメモリに格納され、また巡回Ａ／Ｄ変換の奇数番目、偶数番目を示す信号に応じて選択される。この信号もコントローラ８１が生成する。これらの変更により、ＣＭＯＳイメージセンサのカラムに集積化して実現したＡ／Ｄ変喚器として、１４ビット分解能を有するＡ／Ｄ変換器が提供可能になる。
【００７９】
好適な実施の形態において本発明の原理を図示し説明してきたが、本発明は、そのような原理から逸脱することなく配置および詳細において変更され得ることは、当業者によって認識される。本発明は、本実施の形態に開示された特定の構成に限定されるものではない。例えば、図１には、単一のディジタル回路にデータレジスタを介して複数の巡回型Ａ／Ｄ変換回路が接続されているけれども、巡回型Ａ／Ｄ変換回路毎にディジタル回路を設けることもできる。また、例えば、シングルエンド回路を用いて構成された回路に全差動構成の回路を用いることができる。したがって、特許請求の範囲およびその精神の範囲から来る全ての修正および変更に権利を請求する。
【図面の簡単な説明】
【００８０】
【図１】図１は、イメージセンサを示す図面である。
【図２】図２は、ＮビットＡ／Ｄ変換器を示す図面である。
【図３】図３は、巡回型Ａ／Ｄ変換器を示す図面である。
【図４】図４は、巡回型Ａ／Ｄ変換器のためのタイミングチャートを示す図面である。
【図５】図５は、Ａ／Ｄ変換回路の３つの入力電圧Ｖｉの領域と割り当てディジタル値（＋１、０、−１）との関係を示す図面である。
【図６】図６は、第１の標本化ステップ、Ａ／Ｄ変換ステップ、第２の標本化ステップにおける主要な回路要素の接続を示す図面である。
【図７】図７は、補正式（２３）を実現するディジタル補正回路を用いたときの微分非直線性誤差（補正後）を示す図面である。
【図８】図８は、ディジタル補正回路を使用しないときの微分非直線性誤差（補正前）を示す図面である。
【図９】図９は、補正式（２４）を実現するディジタル補正回路を用いたときの微分非直線性誤差（補正後）を示す図面である。
【図１０】図１０は、補正前の積分非直線性誤差を示す。
【図１１】図１１は、補正式（２４）を実現するディジタル補正回路を用いたときの積分非直線性誤差を示す図面である。
【図１２】図１２は、巡回型Ａ／Ｄ変換器を示す図面である。
【図１３】図１３は、巡回型Ａ／Ｄ変換器のためのタイミングチャートである。
【図１４】図１４は、第１の標本化ステップ、Ａ／Ｄ変換および第２の標本化ステップ、第２の標本化および第２のＡ／Ｄ変換ステップにおける主要な回路要素の接続を示す図面である。
【符号の説明】
【００８１】
４ａ…ＮビットＡ／Ｄ変換器、１１、１１ａ…巡回型Ａ／Ｄ変換回路、１２…ディジタル回路、１４、１５…ゲインステージ、１７…Ａ／Ｄ変換用比較回路、１９…論理回路、２１…Ｄ／Ａ変換回路、２３…演算増幅回路、２３ａ…演算増幅回路の入力、２３ｂ…演算増幅回路の出力、２３ｃ…演算増幅回路の出力、２５…第１のキャパシタ、２７…第２のキャパシタ、５５…第３のキャパシタ、３５、３６…クロック生成器、５１、５５ａ、５５ｂ、５９、６５ａ、６５ｂ、６９…記憶回路、５３…第１の回路、６３…第２の回路、５７、６７、７３、７７、７９…加算器、６１、７１…乗算器、ＳＤＩＧ…冗長二進表現のディジタル信号、ＳＣＯＮＴ…制御信号、−ＶＲ、＋ＶＲ…電圧参照信号、ＶＩＮ…アナログ信号、ＳＯＵＴ…補正ディジタル値  
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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