(57)【要約】【課題】テスト時間を減少することができ、従って、テストコストを削減することができるテスト回路を提供する。【解決手段】アドレス生成回路１０５は、外部クロック１１５に同期して、テストアドレス１０７を生成し、これをＲＯＭアドレス１０４として、ＲＯＭ１０１に供給する。ＭＩＳＲ１１２は、入力されたＲＯＭアドレスに１０４に対応してＲＯＭ１０１から出力された出力ＲＯＭデータ１０６を圧縮する。４ビットシフトレジスタ１１４は、圧縮したデータ（ＭＩＳＲ出力１１３）を４データ分まとめて出力する。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体集積回路に内蔵された記憶素子のアドレスを生成するアドレス生成回路と、
前記記憶素子に入力された前記アドレス生成回路で生成されたアドレスに対応して、前記記憶素子から出力されるデータを圧縮する圧縮回路と、
前記圧縮回路で圧縮された前記アドレスの複数個分のデータをパラレル出力するシフトレジスタと、
を備えたテスト回路。
【請求項２】
前記半導体集積回路は、前記半導体集積回路の駆動クロックを出力するＰＬＬを内蔵し、前記シフトレジスタの段数は、前記ＰＬＬの逓倍率の整数倍である請求項１に記載のテスト回路。
【請求項３】
前記半導体集積回路は、システムＬＳＩである請求項１または請求項２に記載のテスト回路。
【請求項４】
前記記憶素子は、ＲＯＭである請求項１乃至請求項３の何れか１項に記載のテスト回路。
【請求項５】
半導体集積回路に内蔵された記憶素子のアドレスを生成するアドレス生成回路と、
前記記憶素子に入力された前記アドレス生成回路で生成されたアドレスに対応して、前記記憶素子から出力されるデータを各々異なるタイミングで取り込む複数のレジスタと、
前記複数のレジスタの各々から出力されるデータを比較し、比較結果を出力する比較器と、
を備えたテスト回路。
【請求項６】
前記複数のレジスタは、前記半導体集積回路が駆動するタイミングと同じタイミングで前記記憶素子から出力されるデータを取り込む第１のレジスタと、第１のレジスタよりも遅いタイミングで前記記憶素子から出力されるデータを取り込む第２のレジスタとを含む請求項５に記載のテスト回路。
【請求項７】
前記複数のレジスタの少なくとも１つから出力されるデータと、前記半導体集積回路の外部から入力される期待値データとを比較し、比較結果を出力する期待値比較器を備えた請求項５または請求項６に記載のテスト回路。
【請求項８】
前記半導体集積回路は、システムＬＳＩである請求項５乃至請求項７の何れか１項に記載のテスト回路。
【請求項９】
前記記憶素子は、ＲＯＭである請求項５乃至請求項８の何れか１項に記載のテスト回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に内蔵された記憶素子のテストをするための、テスト回路に関する。
【背景技術】
【０００２】
半導体集積回路に内蔵された記憶素子のテストの１例として、システムＬＳＩ（“ＬＳＩ”はＬａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｅｄ  ｃｉｒｃｕｉｔの略）に内蔵されているＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙの略称）のテストがある。該ＲＯＭのテストとしては、一般に、以下に示すもの等がある。図１０は、システムＬＳＩ１０１０の内部を簡略化した構成図である。テスト時にはＲＯＭ１００１に入力されるＲＯＭアドレス１００４の入力側をセレクタ１００２でＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔの略）のアドレス側から外部アドレス側に切り替え、外部から外部アドレス１００７を入力し、ＲＯＭアドレス１００４に対応してＲＯＭ１００１から出力されたＲＯＭデータ１００６をシステムＬＳＩ１０１０の外部に出力してＲＯＭデータ１００６に誤りが無いかテストする。この場合、テストに用いるテスター（詳細後述）は、アドレスの本数とデータの本数分の端子を用意する必要がある。
【０００３】
また、図１１に示すテスト方法もある。図１１はＲＯＭ１１０１とＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）１１０２が共通のアドレスバス１１０４およびデータバス１１０５で接続されたシステムＬＳＩ１１１０の構成図である。ＲＡＭ１１０２は、共通にＣＰＵ１１００で実行可能な、「ＲＯＭデータ１１０６を読み出し汎用ポート１１０３から出力する命令コード１１０８」を格納する。ＣＰＵ１１００はＲＡＭ１１０２から命令コード１１０８を読み出し、命令に従ってＲＯＭ１１０１へアクセスし、ＣＰＵ１１００がアドレスに対応したＲＯＭデータ１１０６を受け取って、汎用ポート１１０３からシステムＬＳＩ１１１０の外部に出力してＲＯＭデータ１１０７に誤りがないかテストする。この場合、外部からアドレスを入力する必要がないので、テスター（詳細後述）は、アドレスの本数分の端子を用意する必要は無い。また、ＣＰＵ１１００からＲＯＭデータ１１０６を読み出しているため、ＣＰＵ１１００を実速度で動作させれば、ＲＯＭ１１０１の実速度でのテストが可能である。
【０００４】
これらシステムＬＳＩのテストにはＬＳＩ試験装置（以下テスターと言う）が用いられ、個々のテストの入力データの設定および出力されるＲＯＭデータの期待値は、テスター内にテストパターン（ＲＯＭデータ期待値）として存在する。テストパターンは、テストサイクル（テストの単位時間）ごとのその時間にシステムＬＳＩに入力するデータ、及び出力を比較する期待値データが列記されており、ＲＯＭのアドレス空間が大きいほどテストサイクル数は多くなり、テストパターンのデータ量が大きくなる。
【０００５】
しかしながら、これら従来のテスト方法では、大容量化するＲＯＭに比例してテストパターンの大きさも大きくなる。テストパターンが大きくなれば、当然テストに掛かる時間も増加することになり、単位時間当りにテストできる個数が減少するため、テストコストが上昇する。特にＲＯＭから出力されるデータは繰返しパターンではなく、ランダムなデータである場合が多いため、テストパターンをデータの繰り返しを利用して小さくすることができない。このため、テスターのパターン記憶容量にテストパターン全体が収まりきらない場合もある。この場合はテストパターンを分割してテストすることになるが、テスターのパターン記憶容量にテストパターンを入れ替えるのに時間が掛かるため、テスト時間が増加してしまう。
【０００６】
また、テストコストを削減するには、同時にテストできるシステムＬＳＩの個数を増やすことで対応できるが、テスターには対応できる端子数に限りがあるため、従来のように数十本の端子をテストで使用しなければならないと、同時にテストできる個数を増やすことができない。
【０００７】
そこで、テスト結果を圧縮して出力することにより、テストに必要なテスターの端子数を減らす技術が知られている（例えば、特許文献１参照。）。また、逓倍したクロック（システムＬＳＩの実速度）を用いてテストすることにより、テスト時間を短縮する技術が知られている（例えば、特許文献２及び特許文献３参照。）。
【特許文献１】特開平５−２８２９００号公報
【特許文献２】特開平５−８１８５５号公報
【特許文献３】特開平７−７８４９５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、上記従来の技術においても、テスト時間を十分には減少することができない、という問題点があった。
【０００９】
例えば、逓倍したクロック（システムＬＳＩの実速度）を用いてテストするためには、一般に高価な、高速なテスターが必要になるため、テストコストが増大する。システムＬＳＩに内蔵されるＲＯＭの動作速度がテスターのテスト可能な速度を超える場合もある。それに対応しようとすると、高価な高速テスターを購入する必要があるためテストコストが増大してしまう。
【００１０】
本発明は、上記問題点を解消するためになされたもので、テスト時間を減少することができ、従って、テストコストを削減することができるテスト回路を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記目的を達成するために、請求項１に記載のテスト回路は、半導体集積回路に内蔵された記憶素子のアドレスを生成するアドレス生成回路と、前記記憶素子に入力された前記アドレス生成回路で生成されたアドレスに対応して、前記規則素子から出力されるデータを圧縮する圧縮回路と、前記圧縮回路で圧縮された前記アドレスの複数個分のデータをパラレル出力するシフトレジスタと、を備える。
【００１２】
請求項１に記載のテスト回路では、アドレス生成回路により生成されたアドレスが半導体集積回路に内蔵された記憶素子に入力される。圧縮回路は、前記記憶素子に入力された前記アドレスに対応して出力されるデータを圧縮する。シフトレジスタは、前記圧縮された前記アドレスのデータを複数個まとめて、パラレル出力する。
【００１３】
このように、本発明のテスト回路では、記憶素子から出力されるデータを圧縮し、圧縮したデータを複数個まとめて出力することができる。
【００１４】
なお、請求項１に記載の発明は請求項２に記載の発明のように、前記半導体集積回路は、前記半導体集積回路の駆動クロックを出力するＰＬＬを内蔵し、前記シフトレジスタの段数は、前記ＰＬＬの逓倍率の整数倍とすることができる。
【００１５】
これにより、シフトレジスタは段数分のデータをまとめて出力することができるため、半導体集積回路の駆動速度の１／整数倍の速度で、データを複数個まとめて出力することができる。
【００１６】
また、請求項１または請求項２に記載の発明は、請求項３に記載の発明のように、前記半導体集積回路は、システムＬＳＩとすることができる。
【００１７】
さらにまた、請求項１乃至請求項３の何れか１項に記載の発明は、請求項４に記載の発明のように、前記記憶素子は、ＲＯＭとすることができる。
【００１８】
請求項５に記載のテスト回路は、半導体集積回路に内蔵された記憶素子のアドレスを生成するアドレス生成回路と、前記記憶素子に入力された前記アドレス生成回路で生成されたアドレスに対応して、前記記憶素子から出力されるデータを各々異なるタイミングで取り込む複数のレジスタと、前記複数のレジスタの各々から出力されるデータを比較し、比較結果を出力する比較器と、を備える。
【００１９】
請求項５に記載のテスト回路では、アドレス生成回路により生成されたアドレスが半導体集積回路に内蔵された記憶素子に入力される。複数のレジスタは、各々異なるタイミングで、前記記憶素子に入力された前記アドレスに対応して出力されるデータを取り込む。比較器は、前記複数のレジスタの各々から出力されるデータを比較し、比較した結果を出力する。
【００２０】
このように、本発明のテスト回路では、記憶素子から出力されるデータを複数のレジスタが異なるタイミングで取り込み、当該複数のレジスタの各々から出力されるデータを比較した結果を出力することができる。
【００２１】
なお、請求項５に記載の発明は、請求項６に記載の発明のように、前記複数のレジスタは、前記半導体集積回路が駆動するタイミングと同じタイミングで前記記憶素子から出力されるデータを取り込む第１のレジスタと、第１のレジスタよりも遅いタイミングで前記記憶素子から出力されるデータを取り込む第２のレジスタとを含むものとすることもできる。
【００２２】
これにより、前記半導体集積回路が駆動するタイミングで前記記憶素子から出力されるデータと、それよりも遅いタイミングで前記記憶素子から出力されるデータとを比較することができる。
【００２３】
また、請求項５または請求項６に記載の発明は、請求項７に記載の発明のように、前記複数のレジスタの少なくとも１つから出力されるデータと、前記半導体集積回路の外部から入力される期待値データとを比較し、比較結果を出力する期待値比較器を備えてもよい。
【００２４】
これにより、複数のレジスタの少なくとも１つから出力されるデータと期待との比較ができる結果、比較結果が不一致である場合に、出力されるデータを期待値と比較したレジスタは正常であるため、その他のレジスタに異常が生じていると判断することができる。
【００２５】
また、請求項５乃至請求項７の何れか１項に記載の発明は、請求項８に記載の発明のように、前記半導体集積回路は、システムＬＳＩとすることができる。
【００２６】
さらにまた、請求項５乃至請求項８の何れか１項に記載の発明は、請求項９に記載の発明のように、前記記憶素子は、ＲＯＭとすることができる。
【発明の効果】
【００２７】
以上説明したように、請求項１に記載の本発明によれば、記憶素子から出力され、圧縮されたデータをさらに複数個まとめて出力させることができ、この結果として、テストに必要なテスターの端子数を減少させることができ、テスト時間を減少することができるため、その結果、テストコストの削減が可能になる、という効果が得られる。
【００２８】
また、請求項２に記載の本発明によれば、半導体集積回路の駆動速度の１／整数倍の速度でデータをまとめて出力することができるため、よりテスト時間を減少することができるため、その結果、テストコストの削減が可能になる、という効果が得られる。
【００２９】
さらに、請求項３に記載の本発明によれば、システムＬＳＩに内蔵された記憶素子のテスト結果が得られる、という効果が得られる。
【００３０】
さらにまた、請求項４に記載の本発明によれば、半導体集積回路に内蔵されたＲＯＭのテスト結果が得られる、という効果が得られる。
【００３１】
さらにまた、請求項５に記載の本発明によれば、複数のレジスタは、複数の異なるタイミングで取り込んだデータを比較した結果を出力することができるため、この結果として、種々の異なるタイミングでのテスト結果を比較した結果によりテストできるため、よりテスト時間を減少することができるため、その結果、テストコストの削減が可能になる、という効果が得られる。
【００３２】
さらにまた、請求項６に記載の本発明によれば、半導体集積回路の駆動するタイミングで取り込んだデータと、それよりも遅いタイミングで取り込んだデータとを比較できるので、この結果として、比較した結果により半導体集積回路の駆動するタイミングで取り込んだ場合のテストができるため、よりテスト時間を減少することができるため、その結果、テストコストの削減が可能になる、という効果が得られる。
【００３３】
さらにまた、請求項７に記載の本発明によれば、複数のレジスタの少なくとも１つから出力されるデータと期待値データとを比較することができるため、当該比較したデータが正しいか否か判断することができるため、これに基づいてその他のデータが正しいか否かを判断することができる、という効果が得られる。
【００３４】
さらにまた、請求項８に記載の本発明によれば、システムＬＳＩに内蔵された記憶素子のテスト結果が得られる、という効果が得られる。
【００３５】
さらにまた、請求項９に記載の本発明によれば、半導体集積回路に内蔵されたＲＯＭのテスト結果が得られる、という効果が得られる。
【発明を実施するための最良の形態】
【００３６】
[第１の実施の形態]
図１は、本実施の形態に係るＲＯＭテスト回路１０が内蔵されたシステムＬＳＩ１２の概略構成を示す回路図である。
【００３７】
図１に示すように、ＲＯＭテスト回路１０は、アドレス生成回路１０５、ＭＩＳＲ（詳細後述）１１２、及び４ビットシフトレジスタ１１４を備えている。また、システムＬＳＩ１２は、ＲＯＭテスト回路１０、ＣＰＵ１００、ＲＯＭ１０１、セレクタ１０２、データレジスタ１０８、タイミング制御回路１１１、及び出力データレジスタ１１９を備えている。
【００３８】
なお、本実施の形態では、１例として、ＲＯＭ１０１に入力されるアドレス幅及びＲＯＭ１０１から出力されるＲＯＭデータ幅は共に３２ビット幅としている。セレクタ１０２には、ＣＰＵ１００とアドレス生成回路１０５とが接続されており、入力の一方には、ＣＰＵ１００から出力された出力ＣＰＵアドレス１０３が入力され、他方には、アドレス生成回路１０５から出力された出力テストアドレス１０７が入力される。また、セレクタ１０２には、ＲＯＭ１０１が接続されており、セレクタ１０２から出力された出力ＲＯＭアドレス１０４は、ＲＯＭ１０１のアドレス入力に入力される。
【００３９】
ＲＯＭ１０１には、ＣＰＵ１００とデータレジスタ１０８とが接続されており、ＲＯＭ１０１から出力された出力ＲＯＭデータ１０６は、ＣＰＵ１００及びデータレジスタ１０８に入力される。
【００４０】
データレジスタ１０８には、ＭＩＳＲ１１２が接続されており、データレジスタ１０８から出力された３２ビットのデータレジスタ出力１１０は、ＭＩＳＲ１１２に入力される。ＭＩＳＲ１１２には、４ビットシフトレジスタ１１４がシリアル接続されている。
【００４１】
ＭＩＳＲ１１２のＭＩＳＲはＭｕｌｔｉｐｌｅ  Ｉｎｐｕｔ  Ｓｉｇｎａｔｕｒｅ  Ｒｅｇｉｓｔｅｒの略であり、その回路構成の一例を図２に示す。ＭＩＳＲはＬｏｇｉｃ  ＢＩＳＴ（Ｂｕｉｌｔ−Ｉｎ  Ｓｅｌｆ  Ｔｅｓｔ）回路内でデータ圧縮に一般的に用いられるものである。図２は、エッジトリガーＤ−ＦＦ（Ｄフリップフロップ）とＸＯＲ回路によって構成されたＭＩＳＲ１１２であり、入力された３２ビットのデータを１ビットのデータに圧縮して出力する。ＭＩＳＲ１１２で３２ビットのデータレジスタ出力１１０は圧縮されて、１ビットのＭＩＳＲ出力１１３となってシリアル出力される。
【００４２】
４ビットシフトレジスタ１１４には、出力データレジスタ１１９が接続されている。４ビットシフトレジスタの回路構成の一例を図３に示す。図３はエッジトリガーＤ−ＦＦ（Ｄフリップフロップ）を用いた４ビットシフトレジスタであり、クロック１０９の立上がり毎に入力されたデータがシフトする。クロック１０９の立上がりで、ＭＩＳＲ出力１１３の値が取り込まれ、出力Ｑｎ（ｎ＝１〜４）に出力される。４個のデータがシフトを完了した（Ｑ０、Ｑ１、Ｑ２、Ｑ３が出力された）時点で、同時に４個のデータをパラレル出力する。４ビットシフトレジスタ１１４からパラレル出力された４ビットシフトレジスタ出力１１６は、出力データレジスタ１１９に入力される。
【００４３】
出力データレジスタ１１９から出力された圧縮ＲＯＭデータ１２０は図示しない端子を通じてシステムＬＳＩ１２の外部に出力される。
【００４４】
一方、タイミング制御回路１１１には、システムＬＳＩ１２の外部からクロック１１５が入力される。タイミング制御回路１１１にはアドレス生成回路１０５、データレジスタ１０８、ＭＩＳＲ１１２、及び４ビットシフトレジスタ１１４が接続されており、タイミング制御回路１１１から出力されたテストクロック１０９は、アドレス生成回路１０５、データレジスタ１０８、ＭＩＳＲ１１２、及び４ビットシフトレジスタ１１４の各々に入力される。また、タイミング制御回路１１１には出力データレジスタ１１９及びアドレス生成回路１０５が接続されており、タイミング制御回路１１１から出力された出力制御クロック１１７は、出力データレジスタ１１９に入力され、タイミング制御回路１１１から出力されたアドレス制御信号１１８は、アドレス生成回路１０５に入力される。
【００４５】
次に図４のタイミングチャートを参照して本実施の形態に係るシステムＬＳＩ１２の動作を説明する。
【００４６】
システムＬＳＩ１２の外部から入力されるクロック１１５は、タイミング制御回路１１１により制御され、テストクロック１０９として出力される。テストクロック１０９の立上がりエッジに同期してテストアドレス１０７は変化する。ＲＯＭテスト時には、例えば、テスト指示のためのテスト信号によりセレクタ１０２はテストアドレス１０７側に入力が切り替えられ、アドレス生成回路１０５で生成されたテストアドレス１０７がＲＯＭアドレス１０４としてＲＯＭ１０１に入力される。なお、本実施の形態では、アドレス生成回路１０５は、ＲＯＭ１０１のアドレスを予め記憶させてある記憶素子（図示せず）を含んで構成されており、該記憶素子から読取って、テストアドレス１０７を生成し、出力する。
【００４７】
ＲＯＭ１０１にＲＯＭアドレス１０４としてアドレス“ａＡ”が入力されると、アクセスタイム（ｔ１−ｔ０）後に、３２ビットのデータ“Ａ”がＲＯＭデータ１０６として出力される。データ“Ａ”は次のテストクロック１０９の立上がりエッジ、ｔ２のタイミングでデータレジスタ１０８に取り込まれ、データ“Ａ”がデータレジスタ出力１１０として出力される。データ“Ａ”は次のテストクロック１０９の立上がりエッジ、ｔ３のタイミングでＭＩＳＲ１１２に取り込まれる。
【００４８】
ＭＩＳＲ１１２で３２ビットのデータ“Ａ”は圧縮され、１ビットのデータ“Ａ’”となってＭＩＳＲ出力１１３として出力される。データ“Ａ’”は次のテストクロック１０９の立上がりエッジ、ｔ４のタイミングで４ビットシフトレジスタ１１４に取り込まれる。テストアドレス１０７は、“ａＢ”、“ａＣ”、“ａＤ”と各々、テストクロック１０９の立上がりエッジのタイミングで変化し、それに対応してＲＯＭデータ１０６としてデータ“Ｂ”、データ“Ｃ”、データ“Ｄ”が出力される。これらのデータはデータ“Ａ”と同様に順次処理されて、テストクロック１０９の立上がりエッジ、ｔ５のタイミングで４ビットシフトレスタ１１４のデータは“Ａ’Ｂ’Ｃ’Ｄ’”となり、この４ビットのデータが４ビットシフトレジスタ出力１１６から出力される。
【００４９】
次のテストクロック１０９の立上がりエッジ、ｔ６のタイミングに同期して出力制御クロック１１７が立上がり、その立上がりエッジで出力データレジスタ１１９にデータ“Ａ’Ｂ’Ｃ’Ｄ’”が取り込まれ、圧縮ＲＯＭデータ１２０としてシステムＬＳＩ１２の外部にデータ“Ａ’Ｂ’Ｃ’Ｄ’”が出力される。同様に順次４ビットずつの圧縮ＲＯＭデータ１２０の出力を繰返す。
【００５０】
テスターで出力された圧縮ＲＯＭデータ１２０と期待値（テストパターン）との比較を行い、一致するか否かによって、ＲＯＭ１０１の内容に誤りが無いかテストする。
【００５１】
以上説明したように、本実施の形態のＲＯＭテスト回路１０では、外部クロック１１５に同期して、テストアドレス１０７を生成し、ＲＯＭ１０１に供給するアドレス生成回路１０５と、入力されたＲＯＭアドレスに１０４対応してＲＯＭ１０１から出力された出力ＲＯＭデータ１０６をＭＩＳＲ１１２で圧縮し、圧縮したデータ（ＭＩＳＲ出力１１３）を４データ分まとめて出力する４ビットシフトレジスタ１１４を備えているので、ＲＯＭ１０１をテストするために必要なテスターの端子数はクロック１本、データ４本の計５本ですむ。これによりテスターでの同時テスト個数を増加することができ、単位時間当りにテストできるＲＯＭ１０１（システムＬＳＩ１２）の個数が増加する。従って、テスト時間を減少することができる。その結果、テストコストの削減が可能になる。
【００５２】
また、４アドレス分のＲＯＭデータ（ＭＩＳＲ出力１１３）を１テストサイクルでテストできるので、アドレスの数に比例するテストパターンの大きさを１／４にでき、これによりテストに掛かる時間を１／４にできる。従って、テスト時間を減少することができる。その結果、大幅なテストコストの削減が可能になる。
【００５３】
なお、本実施の形態では、４ビットのシフトレジスタを用いているが、シフトレジスタのビット数をさらに増やすことによりテストパターンをより小さくでき、従って、テスト時間をより減少することができ、その結果、よりテストコストの削減が可能になる。
【００５４】
[第２の実施の形態]
本第２の実施の形態では、外部から入力されたクロックを逓倍するＰＬＬを内蔵するシステムＬＳＩに内蔵されるＲＯＭをテストする場合の形態例について説明する。
【００５５】
図５は、本実施の形態に係るＲＯＭテスト回路２０が内蔵されたシステムＬＳＩ２２の概略構成を示す回路図である。
【００５６】
図５に示すように、ＲＯＭテスト回路２０は、アドレス生成回路２０５、ＭＩＳＲ２１２、及び４ビットシフトレジスタ２１４を備えている。また、システムＬＳＩ２２は、ＲＯＭテスト回路２０、ＣＰＵ２００、ＲＯＭ２０１、セレクタ２０２、データレジスタ２０８、タイミング制御回路２１１、出力データレジスタ２１９、及びＰＬＬ２２１を備えている。
【００５７】
なお、本実施の形態においても第１の実施の形態と同様に、１例として、ＲＯＭ２０１に入力されるアドレス幅およびＲＯＭ２０１から出力されるＲＯＭデータ幅は共に３２ビット幅としている。
【００５８】
ＰＬＬは、Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐの略であり、入力されたクロックを逓倍数で逓倍してＰＬＬクロックを出力するものである。本実施の形態のＰＬＬ２２１は、システムＬＳＩ２２の外部から入力されたクロック２１５を４逓倍してＰＬＬクロック２２２を出力する。
【００５９】
ＰＬＬ２２１には、システムＬＳＩ２２の外部からクロック２１５が入力される。ＰＬＬ２２１には、ＣＰＵ２００及びタイミング制御回路２１１が接続されている。ＰＬＬ２２１から出力された４逓倍されたＰＬＬクロック２２２はＣＰＵ２００に入力され、システムＬＳＩ２２の動作クロックとして使用される。また、ＰＬＬクロック２２２はタイミング制御回路２１１にも入力される。
【００６０】
なお、図５のＣＰＵ２００は図１のＣＰＵ１００に対応し、ＲＯＭ２０１はＲＯＭ１０１に対応し、セレクタ２０２はセレクタ１０２に対応し、アドレス生成回路２０５はアドレス生成回路１０５に対応し、データレジスタ２０８はデータレジスタ１０８に対応し、タイミング制御回路２１１はタイミング制御回路１１１に対応し、ＭＩＳＲ２１２はＭＩＳＲ１１２に対応し、４ビットシフトレジスタ２１４は４ビットシフトレジスタ１１４に対応し、出力データレジスタ２１９は出力データレジスタ１１９に対応するため、本実施の形態では詳細な説明を省略する。
【００６１】
また、図５の出力ＣＰＵアドレス２０３は図１の出力ＣＰＵアドレス１０３に対応し、出力ＲＯＭアドレス２０４は出力ＲＯＭアドレス１０４に対応し、出力ＲＯＭデータ２０６は出力ＲＯＭデータ１０６に対応し、出力テストアドレス２０７は出力テストアドレス１０７に対応し、データレジスタ出力２１０はデータレジスタ出力１１０に対応し、ＭＩＳＲ出力２１３はＭＩＳＲ出力１１３に対応し、４ビットシフトレジスタ出力２１６は４ビットシフトレジスタ１１６に対応し、圧縮ＲＯＭデータ２２０は圧縮ＲＯＭデータ１２０に対応するため、本実施の形態では詳細な説明を省略する。
【００６２】
次に、本実施の形態に係るシステムＬＳＩ２２の動作を説明する。本実施の形態に係るシステムＬＳＩ２２の動作は、第１の実施の形態に係るシステムＬＳＩ１２の動作と略同様であるためここでは異なる点について詳細に説明し、同様な点についての詳細な説明は省略する。
【００６３】
本実施の形態に係るシステムＬＳＩ２２の動作は、第１の実施の形態においてタイミング制御回路１１１に入力されるのが外部クロック２１５から、ＰＬＬクロック２２２に変更されている点が異なる。
【００６４】
本実施の形態では、ＰＬＬ２２１の逓倍率は４倍なので、外部クロック２１５に対してテスト回路は４倍の周期のＰＬＬクロック２２２に基づいて動作するため、４倍の速度で動作する。
【００６５】
４ビットシフトレジスタ２１４は、入力された１データ（１ビット）のＭＩＳＲ出力１１３を４データ分まとめて出力データレジスタ２１９にパラレル出力するので、出力データレジスタ２１９から出力される圧縮ＲＯＭデータ２２０は、ＰＬＬクロック２２２の１／４周期で変化する。これにより、システムＬＳＩ２２は、あたかもクロック２１５の入力ごとに圧縮ＲＯＭデータ２２０が出力されているように動作するため、テスターには、クロック２１５の出力ごとに、圧縮ＲＯＭデータ２２０が入力される。
【００６６】
以上説明したように、本実施の形態のＲＯＭテスト回路２０では、システムＬＳＩ２２の動作クロックとして使用されているＰＬＬクロック２２２に同期して動作するので、ＲＯＭ２０１が使用される実速度（クロック２１５の速度の４逓倍の速度）でテストできる。ＲＯＭ２０１をシステムＬＳＩ２２内部の高速な動作クロック（４逓倍のＰＬＬクロック２２２）を使ってテストできるので、遅延性不良のリジェクトによるテスト品質の向上が図れる。また、ＲＯＭテスト自体のテスト時間を減少することができる。その結果、テストコストの削減が可能になる。
【００６７】
また、圧縮ＲＯＭデータ２２０の出力周期は、内部動作クロック（ＰＬＬクロック２２２）の１／４の周期なので、システムＬＳＩ２２の動作速度の１／４の速度に対応できるテスターでテスト可能である。このように、ｍ逓倍のＰＬＬ２２１を内蔵する場合は、ｍビットシフトレジスタを用いれば、システムＬＳＩ２２の動作速度の１／ｍの速度に対応できるテスターでテスト可能である。従って、高価な高速テスターを使用しなくて済むため、テストコストをより削減することができる。
【００６８】
なお、本実施の形態においては、ＰＬＬ２２１の逓倍率と同じ段数のシフトレジスタ（４ビットシフトレジスタ２１４）を用いた場合について説明したが、ＰＬＬ２２１の逓倍率のｋ倍（ｋは整数）の段数のシフトレジスタを用いることもできる。この場合、圧縮ＲＯＭデータ２２０は、外部クロック２１５の１／ｋ分周のクロック周期で出力される。これにより、さらにテストパターンを１／ｋに小さくすることができ、従って、テスト時間をより減少することができ、その結果、さらにテストコストの削減が可能になる。
[第３実施の形態]
本第３の実施の形態では、ＲＯＭアドレスに対し、高速な実速度でのタイミングでＲＯＭデータを取り込む高速データレジスタと、低速なタイミングでＲＯＭデータを取り込む低速データレジスタと、両方から出力されたデータを比較して結果を出力する比較器とを備えた場合の形態例について説明する。
【００６９】
図６は、本実施の形態に係るＲＯＭテスト回路３０が内蔵されたシステムＬＳＩ３２の概略構成を示す回路図である。
【００７０】
図６に示すように、ＲＯＭテスト回路３０は、アドレス生成回路３０５、高速データレジスタ３０８、低速データレジスタ３１２、及び比較器３１４を備えている。また、システムＬＳＩ３２は、ＲＯＭテスト回路３０、ＣＰＵ３００、ＲＯＭ３０１、セレクタ３０２、タイミング制御回路３１１、出力データレジスタ３１９、及び４逓倍のＰＬＬ３２１を備えている。
【００７１】
なお、本実施の形態においても、第１の実施の形態及び第２の実施の形態と同様に、１例として、ＲＯＭ３０１に入力されるアドレス幅及びＲＯＭ３０１から出力されるＲＯＭデータ幅は共に３２ビット幅としている。
【００７２】
セレクタ３０２には、ＣＰＵ３００とアドレス生成回路３０５とが接続されており、入力の一方には、ＣＰＵ３００から出力された出力ＣＰＵアドレス３０３が入力され、他方には、アドレス生成回路３０５から出力された出力テストアドレス３０７が入力される。また、セレクタ３０２には、ＲＯＭ３０１が接続されており、セレクタ３０２から出力された出力ＲＯＭアドレス３０４は、ＲＯＭ３０１のアドレス入力に入力される。
【００７３】
ＲＯＭ３０１には、ＣＰＵ３００、高速データレジスタ３０８、及び低速データレジスタ３１２が接続されており、ＲＯＭ３０１から出力された出力ＲＯＭデータ３０６は、ＣＰＵ３００高速データレジスタ３０８、及び低速データレジスタ３１２に入力される。
【００７４】
高速データレジスタ３０８には、比較器３１４が接続されており、高速データレジスタ３０８から出力された高速データレジスタ出力３１０は、比較器３１４に入力される。また、低速データレジスタ３１２には、比較器３１４が接続されており、低速データレジスタ３１２から出力された低速データレジスタ出力３１３は、比較器３１４に入力される。比較器３１４には、出力データレジスタ３１９が接続されており、比較器３１４から出力された比較器一致出力３１６は、出力データレジスタ３１９に入力される。出力データレジスタ３１９から出力された高速／低速データ一致結果３２４は図示しない端子を通じてシステムＬＳＩ３２の外部に出力される。
【００７５】
一方、ＰＬＬ３２１には、システムＬＳＩ３２の外部からクロック３１５が入力される。ＰＬＬ３２１には、ＣＰＵ３００及びタイミング制御回路３１１が接続されている。ＰＬＬ３２１から出力された４逓倍されたＰＬＬクロック３２２はＣＰＵ３００に入力され、システムＬＳＩ３２の動作クロックとして使用される。また、ＰＬＬクロック３２２はタイミング制御回路３１１にも入力される。
【００７６】
タイミング制御回路３１１には、アドレス生成回路３０５、高速データレジスタ３０８、低速データレジスタ３１２、及び出力データレジスタ３１９が接続されている。タイミング制御回路１１１から出力された低速テストクロック３０９は、アドレス生成回路３０５及び低速データレジスタ３１２に入力される。また、タイミング制御回路１１１から出力された高速テストクロック３１７は、高速データレジスタ３０８及び出力データレジスタ３１９に入力される。
【００７７】
次に、図７のタイミングチャートを参照して本実施の形態に係るシステムＬＳＩ３２の動作を説明する。
【００７８】
システムＬＳＩ３２の外部から入力されるクロック３１５は、ＰＬＬ３２１で４逓倍され、ＰＬＬクロック３２２として出力されて、タイミング制御回路３１１に入力される。タイミング制御回路３１１において、ＰＬＬクロック３２２は１／４分周にされ、低速テストクロック３０９として出力される。また、同じく１／４分周に制御された高速テストクロック３１７が出力される。低速テストクロック３０９の立上がりエッジに同期してテストアドレス３０７は変化する。ＲＯＭテスト時にはセレクタ３０２はテストアドレス３０７側に入力が切り替えられ、アドレス生成回路３０５で生成されたテストアドレス３０７がＲＯＭアドレス３０４としてＲＯＭ３０１に入力される。なお、本実施の形態では、アドレス生成回路３０５は、ＲＯＭ３０１のアドレスを予め記憶させてある記憶素子（図示せず）を含んで構成されており、該記憶素子から読取って、テストアドレス３０７を生成し、出力する。
【００７９】
ＲＯＭ３０１にＲＯＭアドレス３０４としてアドレス“ａＡ”が入力されると、アクセスタイム（ｔ１−ｔ０）後にデータ“Ａ”がＲＯＭデータ３０６として出力される。データ“Ａ”は高速テストクロック３１７の立上がりエッジ、ｔ２のタイミングで高速データレジスタ３０８に取り込まれ、データ“Ａ”が高速データレジスタ出力３１０として出力される。また、データ“Ａ”は低速テストクロック３０９の立上がりエッジ、ｔ３のタイミングで低速データレジスタ３１２に取り込まれ、データ“Ａ”が低速データレジスタ出力３１３として出力される。この時、常時高速データレジスタ出力３１０と低速データレジスタ出力３１３とを比較している比較器３１４は、どちらのデータもデータ“Ａ”で一致するため、比較器一致出力３１６を“Ｌ”から“Ｈ”に変化させる。比較器一致出力３１６の“Ｈ”信号は、次の高速テストクロック３１７の立上がりエッジ、ｔ４のタイミングで出力データレジスタ３１９に取り込まれ、高速／低速データ一致結果３２４としてシステムＬＳＩ３２の外部に出力される。
【００８０】
テストアドレス３０７は、“ａＢ”、“ａＣ”と順次低速テストクロック３０９の立上がりエッジのタイミングで変化し、それに対応してＲＯＭデータ３０６としてデータ“Ｂ”、データ“Ｃ”が出力される。これらのデータは、データ“Ａ”と同様に高速テストクロック３１７と次の低速テストクロック３０９の立上がりエッジのタイミングで各々高速データレジスタ３０８と低速データレジスタ３１２との両方に格納される。それぞれ、高速データレジスタ３０８から出力される高速データレジスタ出力３１０のデータ値と、低速データレジスタ３１２から出力される低速データレジスタ出力３１３のデータ値とが比較器３１４で比較され、一致結果が順次、システムＬＳＩ３２の外部に出力される。なお、比較器３１４での比較の際に、データ値が不一致である場合は、高速／低速データ一致結果３０２は“Ｌ”になる。
【００８１】
以上説明したように、本実施の形態のＲＯＭテスト回路３０では、ＲＯＭアドレスに対し、高速な実速度（システムＬＳＩ３２の動作速度）のタイミングで出力ＲＯＭデータ３０６を取り込む高速データレジスタ３０８、低速なタイミングで出力ＲＯＭデータ３０６を取り込む低速データレジスタ３１２、及び両方から出力されるデータ（高速データレジスタ出力３１０及び低速データレジスタ出力３１３）のデータ値を比較して比較結果を出力する比較器３１４を備えているので、ＲＯＭ３０１をテストするために必要なテスターの端子数はクロック入力端子と比較器出力端子の２本ですみ、容易に遅延性不良のテストをすることが可能になる。また、端子を２本しか使用しないので、テスターでの同時テスト個数を増加することができ、単位時間当りにテストできるＲＯＭ３０１（システムＬＳＩ３２）の個数を増加させたり、他の部分のテストを同時に実施する（コンカレントテスト）を行ったりすることができる。従って、テスト時間を減少することができる。その結果、テストコストの削減が可能になる。
【００８２】
また、テスターでのテスト時は、期待値（テストパターン）データが“Ｈ”だけなので、テストパターンを十分に小さくすることができる。従って、テスト時間を減少することができる。その結果、テストコストの削減が可能になる。
【００８３】
さらに、テスターからのクロック３１５の入力及び高速／低速データ一致結果３２４の出力はシステムＬＳＩ３２の動作速度よりも低い、低速で行えるので、高価な高速テスターを使用すること無く、ＲＯＭ３０１が使用される高速な実速度（クロック３１５の４逓倍の速度）でテストをすることができる。
【００８４】
なお、予め、例えばシステムＬＳＩ３２に入力されるクロック３１５と同じ速度である低速度においてテストを行い、出力ＲＯＭデータ３０６が確かであることを確認しておけば、高速／低速データ一致結果が不一致となった場合は、高速の場合のテスト結果が不良であると判断することができるので、高速で駆動させた場合のＲＯＭ３０１のテストは、本実施の形態のテストで済ますことができる。
【００８５】
なお、本実施の形態において、出力データレジスタ３１９から出力される高速／低速データ一致結果３２４を比較器一致出力３１６の出力結果に合わせて、データ毎に一致する場合は“Ｈ”、不一致の場合は“Ｌ”をシステムＬＳＩ３２の外部に出力するようにしているが、テスト開始時に“Ｈ”にセットし、不一致で“Ｌ”にリセットし、リセットしたままにする回路構成とすれば、テストの最後に高速／低速データ一致結果３１６が“Ｌ”になっているか否かを確認するだけで、ＲＯＭ３０１に問題が生じているか否かをテストすることができる。この場合、テスターを用いずともＲＯＭテストが可能になるので、システムＬＳＩ３２のユーザ基板実装後（システム組み込み後）にＲＯＭ３０１に問題が生じているか否かをテストすることができる。特に、フラッシュメモリなどの不揮発性メモリのアクセススピードが低下する症状の劣化を確認するのに有効である。
[第４実施の形態]
本第４の実施の形態では、外部からＲＯＭデータ期待値を入力し、低速データレジスタからの出力値と比較する比較器を備えた場合の形態例について説明する。
【００８６】
図８は、本実施の形態に係るＲＯＭテスト回路４０が内蔵されたシステムＬＳＩ４２の概略構成を示す回路図である。
【００８７】
図８に示すように、本実施の形態に係るＲＯＭテスト回路４０は、アドレス生成回路４０５、高速データレジスタ４０８、低速データレジスタ４１２、比較器Ａ４１４、及び比較器Ｂ４２５を備えている。また、システムＬＳＩ４２は、ＲＯＭテスト回路４０、ＣＰＵ４００、ＲＯＭ４０１、セレクタ４０２、タイミング制御回路４１１、出力データレジスタ４１９、及び４逓倍のＰＬＬ４２１を備えている。
【００８８】
なお、本実施の形態においても第１の実施の形態、第２の実施の形態、及び第３の実施の形態と同様に、１例として、ＲＯＭ４０１に入力されるアドレス幅およびＲＯＭ４０１から出力されるＲＯＭデータ幅は共に３２ビット幅としている。
【００８９】
高速データレジスタ４０８には、比較器Ａ４１４が接続されており、高速データレジスタ４０８から出力された高速データレジスタ出力４１０は、比較器Ａ４１４に入力される。また、低速データレジスタ４１２には、比較器Ａ４１４及び比較Ｂ４２５が接続されており、低速データレジスタ４１２から出力された低速データレジスタ出力４１３は、比較器Ａ４１４及び比較Ｂ４２５に入力される。比較器Ａ４１４には、出力データレジスタ４１９が接続されており、比較器Ａ４１４から出力された比較器Ａ一致出力４１６は、出力データレジスタ４１９に入力される。比較器Ｂ４２５には、出力データレジスタ４１９及び図示しない端子が接続されており、図示しない端子を通じてシステムＬＳＩ４２の外部（テスター）からＲＯＭデータ期待値４２３が入力される。一方比較器Ｂ４２５から出力された比較器Ｂ一致出力４２６は、出力データレジスタ４１９に入力される。
【００９０】
出力データレジスタ４１９から出力された高速／低速データ一致結果４２４及び期待値／ＲＯＭデータ一致結果４２７は図示しない端子を通じてシステムＬＳＩ４２の外部に出力される。
【００９１】
なお、図８のＣＰＵ４００は図６のＣＰＵ３００に対応し、ＲＯＭ４０１はＲＯＭ３０１に対応し、セレクタ４０２はセレクタ３０２に対応し、アドレス生成回路４０５はアドレス生成回路３０５に対応し、タイミング制御回路４１１はタイミング制御回路３１１に対応し、出力データレジスタ４１９は出力データレジスタ３１９に対応し、ＰＬＬ４２１はＰＬＬ３２１に対応するため、本実施の形態では詳細な説明を省略する。
【００９２】
また、図８の出力ＣＰＵアドレス４０３は図６の出力ＣＰＵアドレス３０３に対応し、出力ＲＯＭアドレス４０４は出力ＲＯＭアドレス３０４に対応し、出力ＲＯＭデータ４０６は出力ＲＯＭデータ３０６に対応し、出力テストアドレス４０７は出力テストアドレス３０７に対応し、低速テストクロック４０９は低速テストクロック３０９に対応し、高速データレジスタ出力４１０は高速データレジスタ出力３１０に対応し、低速データレジスタ出力４１３は低速データレジスタ出力３１３に対応し、クロック４１５はクロック３１５に対応し、高速テストクロック４１７は高速テストクロック３１７に対応し、アドレス制御信号４１８はアドレス制御信号３１８に対応し、ＰＬＬクロック４２２はＰＬＬクロック３２２に対応するため、本実施の形態では詳細な説明を省略する。
【００９３】
次に、図９のタイミングチャートを参照して本実施の形態に係るシステムＬＳＩ４２の動作を説明する。なお、高速／低速データ一致結果４２４を出力するための動作は第３の実施の形態と略同様であるので詳細な説明は省略する。
【００９４】
システムＬＳＩ４２の外部から入力されるクロック４１５は、ＰＬＬ４２１で４逓倍され、ＰＬＬクロック４２２として、出力されて、タイミング制御回路４１１に入力される。タイミング制御回路４１１において、ＰＬＬクロック４２２は１／４分周にされ、低速テストクロック４０９として出力される。また、同じく１／４分周に制御された高速テストクロック４１７が出力される。低速テストクロック４０９の立上がりエッジに同期してテストアドレス４０７は変化する。ＲＯＭテスト時にはセレクタ４０２はテストアドレス４０７側に入力が切り替えられ、テストアドレス４０７がＲＯＭアドレス４０４としてＲＯＭ４０１に入力される。
【００９５】
ＲＯＭ４０１にＲＯＭアドレス４０４としてアドレス“ａＡ”が入力されると、アクセスタイム（ｔ１−ｔ０）後にデータ“Ａ”がＲＯＭデータ４０６として出力される。データ“Ａ”は低速テストクロック４０９の立上がりエッジ、ｔ２のタイミングで低速データレジスタ４１２に取り込まれ、データ“Ａ”が低速データレジスタ出力４１として出力される。その後、ｔ３のタイミングでＲＯＭデータ期待値４２３としてデータ“Ａ”がシステムＬＳＩ４２の外部から入力されると、常時低速データレジスタ出力４１０とＲＯＭデータ期待値４２３とを比較している比較器Ｂ４２５は、どちらのデータもデータ“Ａ”で一致するため、比較器Ｂ一致出力４２６を“Ｌ”から“Ｈ”に変化させる。比較器Ｂ一致出力４２６の“Ｈ”信号は、次の高速テストクロック４１７の立上がりエッジ、ｔ４のタイミングで出力データレジスタ４１９に取り込まれ、期待値／ＲＯＭデータ一致結果４２７としてシステムＬＳＩ４２の外部に出力される。
【００９６】
テストアドレス４０７が順次低速テストクロック４０９の立上がりエッジのタイミングで変化し、それに対応してＲＯＭデータ４０６が出力される。これらのデータのデータ値とシステムＬＳＩ４２の外部から入力されたＲＯＭデータ期待値４２３とが比較器Ｂ４２５で比較され、一致結果が順次、システムＬＳＩ４２の外部に出力される。なお、比較器Ｂ４２５での比較の際に、データ値が不一致である場合は、期待値／ＲＯＭデータ一致結果４２７は“Ｌ”になる。
【００９７】
以上説明したように、本実施の形態のＲＯＭテスト回路４０では、システムＬＳＩ４２の外部からＲＯＭデータ期待値４２３を入力し、低速データレジスタ４１２の出力と比較する比較器Ｂ４２５を備えたので、ＲＯＭ４０１の出力ＲＯＭデータ４０６が正しいか否かのテストと、高速／低速テスト（第３の実施の形態に係るテストとを同時に行うことができる。従って、低速度テストと、高速（システムＬＳＩ４２の駆動速度）テストと２回実施するＲＯＭテストを１回で済ますことができる。従って、テスト時間を減少することができる。その結果、テストコストの削減が可能になる。
【図面の簡単な説明】
【００９８】
【図１】本発明の第１の実施の形態に係るＲＯＭテスト回路が内蔵されたシステムＬＳＩの概略構成を示す回路図である。
【図２】本発明の第１の実施の形態に係るＭＩＳＲの回路構成の一例を示す回路図である。
【図３】本発明の第１の実施の形態に係る４ビットシフトレジスタの回路構成の一例を示す回路図である。
【図４】本発明の第１の実施の形態に係るシステムＬＳＩの動作を説明するためのタイミングチャートである。
【図５】本発明の第２の実施の形態に係るＲＯＭテスト回路が内蔵されたシステムＬＳＩの概略構成を示す回路図である。
【図６】本発明の第３の実施の形態に係るＲＯＭテスト回路が内蔵されたシステムＬＳＩの概略構成を示す回路図である。
【図７】本発明の第３の実施の形態に係るシステムＬＳＩの動作を説明するためのタイミングチャートである。
【図８】本発明の第４の実施の形態に係るＲＯＭテスト回路が内蔵されたシステムＬＳＩの概略構成を示す回路図である。
【図９】本発明の第４の実施の形態に係るシステムＬＳＩの動作を説明するためのタイミングチャートである。
【図１０】従来のＲＯＭテスト回路を内蔵したシステムＬＳＩの回路の構成を示す図である。
【図１１】その他の従来のＲＯＭテスト回路を内蔵したシステムＬＳＩの回路の構成を示す回路図である。
【符号の説明】
【００９９】
１０、２０、３０、４０  ＲＯＭテスト回路
１２、２２、３２、４２  システムＬＳＩ
１０５、２０５、３０５、４０５  アドレス生成回路
１１２、２１２  ＭＩＳＲ
１１４、２１４  ４ビットシフトレジスタ
２２１、３２１、４２１  ＰＬＬ
３０８、４０８  高速データレジスタ
３１２、４１２  低速データレジスタ
３１４  比較器
４１４  比較器Ａ
４２５  比較器Ｂ
【図１】
2008159149.tif 000003
【図２】
2008159149.tif 000004
【図３】
2008159149.tif 000005
【図４】
2008159149.tif 000006
【図５】
2008159149.tif 000007
【図６】
2008159149.tif 000008
【図７】
2008159149.tif 000009
【図８】
2008159149.tif 000010
【図９】
2008159149.tif 000011
【図１０】
2008159149.tif 000012
【図１１】
2008159149.tif 000013