(57)【要約】【課題】ひずみ半導体層を具備する半導体装置に関して、ひずみ測定のための好適な構造を提案する。【解決手段】基板上に形成されたひずみ半導体層と、前記基板に設けられた、前記半導体層のひずみを測定するためのひずみ測定領域と、前記基板に設けられた、前記半導体層のひずみ評価用の基準情報を取得するための基準情報取得領域とを具備することを特徴とする半導体装置。【選択図】図１
2008085197.tif 000002
【特許請求の範囲】
【請求項１】
基板上に形成されたひずみ半導体層と、
前記基板に設けられた、前記半導体層のひずみを測定するためのひずみ測定領域と、
前記基板に設けられた、前記半導体層のひずみ評価用の基準情報を取得するための基準情報取得領域とを具備することを特徴とする半導体装置。
【請求項２】
基板上に形成された絶縁層と、
前記絶縁層上に形成された島形状のひずみ半導体層と、
前記基板に設けられた領域であって、前記半導体層を有しており、前記半導体層の下方において前記基板の少なくとも一部が除去されている、前記半導体層のひずみを測定するためのひずみ測定領域と、
前記基板に設けられた領域であって、前記絶縁層の少なくとも一部が除去されており、前記基板が薄膜化されている、前記半導体層のひずみ評価用の基準情報を取得するための基準情報取得領域とを具備することを特徴とする半導体装置。
【請求項３】
前記半導体層は、当該半導体層の下面に接する絶縁層と、当該半導体層の上面に接する絶縁層との間に挟まれていることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記半導体層には、測定対象の１軸ひずみを有する１軸ひずみ領域、又は１軸ひずみの有無を検出するための１軸ひずみ検出領域が設けられており、
前記１軸ひずみ領域又は１軸ひずみ検出領域の下方には、前記基板が除去された領域が存在しており、
前記１軸ひずみのひずみ方向における前記半導体層の両端の下方には、前記基板が存在していることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
前記半導体層には、測定対象の１軸ひずみを有する１軸ひずみ領域、又は１軸ひずみの有無を検出するための１軸ひずみ検出領域が設けられており、
前記１軸ひずみのひずみ方向における前記半導体層の両端にはそれぞれ、２軸ひずみを有する第１及び第２の２軸ひずみ領域が設けられており、
前記１軸ひずみ領域又は１軸ひずみ検出領域の下方には、前記基板が除去された領域が存在しており、
前記第１及び前記第２の２軸ひずみ領域の下方にはそれぞれ、前記基板が存在する領域が存在していることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項６】
基板と、
前記基板上の実トランジスタ部において、
前記基板上に形成されたひずみ半導体層と、
前記基板上の実トランジスタ部において、
前記半導体層上に形成されたゲート絶縁膜と、
前記基板上の実トランジスタ部において、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記基板上のひずみ測定部において、
前記基板上に形成されたひずみ半導体層と、
前記基板上のひずみ測定部に設けられた、
前記半導体層のひずみを測定するためのひずみ測定領域と、
前記基板上のひずみ測定部に設けられた、
前記半導体層のひずみ評価用の基準情報を取得するための基準情報取得領域とを具備することを特徴とする半導体装置。
【請求項７】
基板上に、ひずみ半導体層を形成し、
前記基板に、前記半導体層のひずみを測定するためのひずみ測定領域を設け、
前記基板に、前記半導体層のひずみ評価用の基準情報を取得するための基準情報取得領域を設けることを特徴とする半導体装置の製造方法。
【請求項８】
絶縁層が形成された基板を用意し、
前記絶縁層上に、島形状のひずみ半導体層を形成し、
前記基板の領域として、前記半導体層を有しており、前記半導体層の下方において前記基板の少なくとも一部が除去されている、前記半導体層のひずみを測定するためのひずみ測定領域を設け、
前記基板の領域として、前記絶縁層の少なくとも一部が除去されており、前記基板が薄膜化されている、前記半導体層のひずみ評価用の基準情報を取得するための基準情報取得領域を設けることを特徴とする半導体装置の製造方法。
【請求項９】
基板を用意し、
前記基板上の実トランジスタ部において、
前記基板上に、ひずみ半導体層を形成し、
前記基板上の実トランジスタ部において、
前記半導体層上に、ゲート絶縁膜を形成し、
前記基板上の実トランジスタ部において、
前記ゲート絶縁膜上に、ゲート電極を形成し、
前記基板上のひずみ測定部において、
前記基板上に、ひずみ半導体層を形成し、
前記基板上のひずみ測定部に、
前記半導体層のひずみを測定するためのひずみ測定領域を設け、
前記基板上のひずみ測定部に、
前記半導体層のひずみ評価用の基準情報を取得するための基準情報取得領域を設けることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法、例えば、ひずみＳｉ層やひずみＳｉＧｅ層のようなひずみ半導体層を具備する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
Ｓｉ−ＬＳＩ半導体素子、とりわけＳｉ−ＭＯＳＦＥＴの性能は、ＬＳＩ技術の進歩と共に年々向上している。しかしながら近年、プロセス技術の観点からはリソグラフィ技術の限界が、素子物理の観点からはキャリア移動度の飽和が指摘されており、Ｓｉ−ＬＳＩ半導体素子の高性能化への困難度が増している。
【０００３】
近年、Ｓｉ−ＭＯＳＦＥＴの高性能化の指標の１つである電子移動度を向上させる方法として、素子形成のための活性層に「ひずみ」を印加する技術が注目されている。活性層にひずみを印加すると、活性層のバンド構造が変化し、チャネル中でのキャリアの散乱が抑制されるため、電子移動度が向上する。具体的には、Ｓｉ基板上にＳｉよりも格子定数の大きな材料からなる混晶層、例えばＧｅ濃度２０％のひずみ緩和ＳｉＧｅ混晶層（以下単にＳｉＧｅ層と記す）を形成し、このＳｉＧｅ層上にＳｉ層を形成すると、格子定数の差に起因するひずみが印加されたひずみＳｉ層が形成される。そして、このようなひずみＳｉ層をチャネルに用いると、無ひずみＳｉ層をチャネルに用いた場合の約１．７６倍という、大幅な電子移動度の向上を達成できることが報告されている（例えば、非特許文献１参照）。
【０００４】
また、ひずみＳｉチャネルをＳＯＩ（Semiconductor On Insulator）構造上に形成する方法として、Ｓｉ基板上の埋込酸化層（Buried Oxide Layer：ＢＯＸ層）上に形成されているＳｉＧｅ層上に、ひずみＳｉ層を形成する方法が知られている（例えば、非特許文献２参照）。このような構造により、ＭＯＳＦＥＴのショートチャネル効果（Short Channel Effect：ＳＣＥ）が抑制され、高性能な半導体素子が実現される。
【０００５】
また、微細化の進展と共に半導体素子の更なる高性能化を実現するには、更なるひずみ制御技術が必要となる。そして近時、チャネル面に平行なＬｇ方向／Ｗｇ方向にひずみが印加された、いわゆる「２軸ひずみ」を有するチャネル層に代わり、所望の方向にひずみが印加された、いわゆる「１軸ひずみ」を有するチャネル層を用いることで、従来以上に半導体素子の特性が向上し得ることが示された（例えば、非特許文献３参照）。
【０００６】
ところで、素子形成のための活性層のサイズは、今後ますます小さくなると考えられており、上記のひずみ半導体素子が利用される可能性の高い「ｈｐ２２世代」の半導体素子では、チャネルのキャリア移動方向のゲート長Ｌｇは、１０ｎｍ以下になると考えられている。その結果、素子構造に起因して活性層に加わるひずみが、微細化と共に大きくなることが予想される。例えば、ゲート電極やキャップ層が活性層にひずみを加える可能性があり、これらのひずみは、活性層への加わり方次第で、素子特性の向上に寄与する可能性もあれば、素子特性の劣化に寄与する可能性もある。また、チャネル層がＳＯＩ構造上に形成される半導体素子については、チャネル層の薄膜化が進展し、厚さ数１０ｎｍ以下の薄膜チャネル層上に半導体素子を形成するようになることも想定される。そして、半導体素子を構成する試料の微細化や薄膜化の方法によっては、試料に内在するひずみによって試料が変形し、傾きや反りのような意図しないひずみ変化が生じることも危惧される。
【０００７】
ひずみ半導体素子の特性を評価するのに有用なのが、ひずみ測定である。現在最も広範に使用されているひずみ測定法の１つに、Ｒａｍａｎ測定法がある。しかし、Ｒａｍａｎ測定法で用いられるレーザー光のスポット径は通常サブμｍ程度であり、且つＲａｍａｎ測定法で得られる測定結果は測定領域内の平均的な情報であるため、上記のひずみ半導体素子のチャネル層の所望の方向のひずみを上記のＲａｍａｎ測定法によって評価するのは不可能である。また、上記のひずみ半導体素子については、チャネル面内のひずみ分布を正確に評価して素子特性の向上を計る必要があるが、チャネル領域のサイズが数ｎｍから数１０ｎｍと小さいため、上記のＲａｍａｎ測定法ではチャネル層のひずみの直接測定が困難である。
【０００８】
このように、ひずみ半導体素子には、チャネル層の微細化や薄膜化によって意図しないひずみが印加されて素子特性が劣化する可能性があるにも拘わらず、ひずみを正確に直接評価することが容易ではなく、ひずみの制御が困難であるという問題があった。更には、ひずみ印加方向の制御も素子特性の向上のために重要であるにも拘わらず、ひずみの直接評価すら困難であるため、ひずみ分布の制御は望むべくもなかった。
【非特許文献１】J. Welser, J. L. Hoyl, S. Tagkagi, and J. F. Gibbons, IEDM 94-373
【非特許文献２】T. Mizuno et al., 11-3, 2002 Symposia on VLSI Tech.
【非特許文献３】T. Irisawa et al., IEEE, Symp. on VLSI Tech. (2005) 10A-3)
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、ひずみ半導体層を具備する半導体装置に関して、ひずみ測定のための好適な構造を提案することを課題とする。
【課題を解決するための手段】
【００１０】
本発明は例えば、
基板上に形成されたひずみ半導体層と、
前記基板に設けられた、前記半導体層のひずみを測定するためのひずみ測定領域と、
前記基板に設けられた、前記半導体層のひずみ評価用の基準情報を取得するための基準情報取得領域とを具備することを特徴とする半導体装置に係る。
【００１１】
本発明は例えば、
基板上に形成された絶縁層と、
前記絶縁層上に形成された島形状のひずみ半導体層と、
前記基板に設けられた領域であって、前記半導体層を有しており、前記半導体層の下方において前記基板の少なくとも一部が除去されている、前記半導体層のひずみを測定するためのひずみ測定領域と、
前記基板に設けられた領域であって、前記絶縁層の少なくとも一部が除去されており、前記基板が薄膜化されている、前記半導体層のひずみ評価用の基準情報を取得するための基準情報取得領域とを具備することを特徴とする半導体装置に係る。
【００１２】
本発明は例えば、
基板と、
前記基板上の実トランジスタ部において、
前記基板上に形成されたひずみ半導体層と、
前記基板上の実トランジスタ部において、
前記半導体層上に形成されたゲート絶縁膜と、
前記基板上の実トランジスタ部において、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記基板上のひずみ測定部において、
前記基板上に形成されたひずみ半導体層と、
前記基板上のひずみ測定部に設けられた、
前記半導体層のひずみを測定するためのひずみ測定領域と、
前記基板上のひずみ測定部に設けられた、
前記半導体層のひずみ評価用の基準情報を取得するための基準情報取得領域とを具備することを特徴とする半導体装置に係る。
【００１３】
本発明は例えば、
基板上に、ひずみ半導体層を形成し、
前記基板に、前記半導体層のひずみを測定するためのひずみ測定領域を設け、
前記基板に、前記半導体層のひずみ評価用の基準情報を取得するための基準情報取得領域を設けることを特徴とする半導体装置の製造方法に係る。
【００１４】
本発明は例えば、
絶縁層が形成された基板を用意し、
前記絶縁層上に、島形状のひずみ半導体層を形成し、
前記基板の領域として、前記半導体層を有しており、前記半導体層の下方において前記基板の少なくとも一部が除去されている、前記半導体層のひずみを測定するためのひずみ測定領域を設け、
前記基板の領域として、前記絶縁層の少なくとも一部が除去されており、前記基板が薄膜化されている、前記半導体層のひずみ評価用の基準情報を取得するための基準情報取得領域を設けることを特徴とする半導体装置の製造方法に係る。
【００１５】
本発明は例えば、
基板を用意し、
前記基板上の実トランジスタ部において、
前記基板上に、ひずみ半導体層を形成し、
前記基板上の実トランジスタ部において、
前記半導体層上に、ゲート絶縁膜を形成し、
前記基板上の実トランジスタ部において、
前記ゲート絶縁膜上に、ゲート電極を形成し、
前記基板上のひずみ測定部において、
前記基板上に、ひずみ半導体層を形成し、
前記基板上のひずみ測定部に、
前記半導体層のひずみを測定するためのひずみ測定領域を設け、
前記基板上のひずみ測定部に、
前記半導体層のひずみ評価用の基準情報を取得するための基準情報取得領域を設けることを特徴とする半導体装置の製造方法に係る。
【発明の効果】
【００１６】
本発明は、ひずみ半導体層を具備する半導体装置に関して、ひずみ測定のための好適な構造を提案するものである。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施形態について図面に基づいて説明する。
【００１８】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る半導体装置１０１の素子構造を示す投影断面図である。
【００１９】
図１の半導体装置１０１では、Ｓｉ基板１１１上に、絶縁層１１２が形成されており、絶縁層１１２上に、メサ形成された島形状のひずみＳｉＧｅ層１１３が積層されている。Ｓｉ基板１１１は、Ｓｉ（シリコン）からなる半導体基板であり、本発明の基板の一例である。Ｓｉ基板１１１の厚さはここでは約６００ｎｍである。絶縁層１１２は、ＳｉＯ２（シリコン酸化物）からなる埋込絶縁層（埋込酸化層）であり、本発明の絶縁層の一例である。絶縁層１１２の厚さはここでは約１５０ｎｍである。ひずみＳｉＧｅ層１１３は、ＳｉＧｅ（シリコンゲルマニウム）からなるひずみ半導体層であり、本発明のひずみ半導体層の一例である。ひずみＳｉＧｅ層１１３の厚さはここでは約１００ｎｍである。
【００２０】
ＳｉＧｅ薄膜は通常、ＣＶＤ（化学気相成長）プロセスやＭＢＥ（分子線エピタキシ）プロセス等で形成される。ひずみＳｉＧｅ層１１３をＣＶＤで形成する場合には例えば、Ｓｉ基板１１１と絶縁層１１２とＳｉ層とを具備するＳＯＩ基板を用意し、摂氏５５０度に加熱したこのＳＯＩ基板上に、Ｓｉの原材料ガスとＧｅの原材料ガスとを使用してＳｉＧｅ層を形成し、濃縮法（T. Tezuka et al., IEDM Tech. Dig., 946(2001)）に代表される酸素雰囲気下での酸化を行うことで、Ｓｉ基板１１１と絶縁層１１２とひずみＳｉＧｅ層１１３とを具備するＳＯＩ基板を形成することができる。このようなＳＯＩ基板は、Ｓｉ基板１１１上に形成された絶縁層１１２上に、貼り合わせ法によって、直接又は酸化層等の絶縁層を介してひずみＳｉＧｅ層１１３を形成することで形成してもよい。
【００２１】
図１の半導体装置１０１では、Ｓｉ基板１１１に、ひずみＳｉＧｅ層１１３のひずみを測定するためのひずみ測定領域１２１と、ひずみＳｉＧｅ層１１３のひずみ評価用の基準情報を取得するための基準情報取得領域１２２が設けられている。ひずみ測定領域１２１には、ひずみＳｉＧｅ層１１３と絶縁層１１２とが存在し、ひずみ測定領域１２１では、ひずみＳｉＧｅ層１１３の下方においてＳｉ基板１１１が除去されている。基準情報取得領域１２２では、ひずみＳｉＧｅ層１１３と絶縁層１１２とが除去されており、その下方においてＳｉ基板１１１が、電子線回折が可能な膜厚に薄膜化されている。なお、ひずみ測定領域１２１及び基準情報取得領域１２２の加工は例えば、ＦＩＢ（フォーカスイオンビーム）加工によって実行可能である。
【００２２】
なお、Ｓｉ基板１１１の薄膜化部分の厚さは、１０ｎｍ以上５００ｎｍ以下とすることが望ましく、特に、１００ｎｍ以上３００ｎｍ以下とすることが望ましい。該薄膜化部分の厚さはここでは、約２００ｎｍである。また、ひずみ測定領域１２１のＳｉ基板１１１は、図１のようにその一部のみが除去されていてもよいし、代わりにその全部が除去されていてもよい。また、基準情報取得領域１２２の絶縁層１１２は、図１のようにその一部のみが除去されていてもよいし、代わりにその全部が除去されていてもよい。また、基準情報取得領域１２２のひずみＳｉＧｅ層１１３は、図１のようにその全部が除去されていてもよいし、代わりにその一部のみが除去されていてもよい。
【００２３】
さて、本実施形態におけるひずみ測定では、ひずみ測定領域１２１に対する電子線照射及びその回折像測定が実施される。具体的には、直径１０ｎｍの電子線２０１Ａが、Ｓｉ基板１１１の表面側から、ひずみ測定領域１２１のひずみＳｉＧｅ層１１３の上面に入射され、電子線２０１Ａの回折像２０２Ａが、Ｓｉ基板１１１の裏面側で、回折像モニターに記録される。電子線２０１ＡがＳｉ基板１１１の裏面側から入射され、回折像２０２ＡがＳｉ基板１１１の表面側で記録されるようにしてもよい。
【００２４】
本実施形態におけるひずみ測定では更に、基準情報取得領域１２２に対する電子線照射及びその回折像測定が実施される。具体的には、直径１０ｎｍの電子線２０１Ｂが、Ｓｉ基板１１１の表面側から、基準情報取得領域１２２のＳｉ基板１１１の上面に入射され、電子線２０１Ｂの回折像２０２Ｂが、Ｓｉ基板１１１の裏面側で、回折像モニターに記録される。電子線２０１ＢがＳｉ基板１１１の裏面側から入射され、回折像２０２ＢがＳｉ基板１１１の表面側で記録されるようにしてもよい。
【００２５】
回折像２０２Ａの測定結果からは、ひずみＳｉＧｅ層１１３の格子定数、あるいは格子定数の変化を評価する事が可能であり、本実施形態では、回折像２０２Ａの測定結果が、ひずみＳｉＧｅ層１１３のひずみ評価用に利用される。そして、回折像２０２Ｂの測定結果からは、Ｓｉ基板１１１の格子定数を評価する事が可能であり、本実施形態では、回折像２０２Ｂの測定結果が、ひずみＳｉＧｅ層１１３のひずみ評価用の基準情報として利用される。そのため、本実施形態では、ひずみＳｉＧｅ層１１３の回折像２０２Ａを、一定とみなせるＳｉ基板１１１の回折像２０２Ｂを基準として評価することにより、絶対値評価によるひずみＳｉＧｅ層１１３のひずみ評価を行うことができる。これにより、本実施形態では、各半導体装置の各ひずみ半導体層のひずみを、同じ又は異なる半導体装置の他のひずみ半導体層のひずみと比較することができる。
【００２６】
ここで、回折像２０２Ｂを基準とする回折像２０２Ａの評価方法を説明しておく。図２には、黒丸で示す回折像２０２Ａと、白丸で示す回折像２０２Ｂとを、各々の（０００）回折スポットを基点として重ね合わせた様子が示されている。
【００２７】
第１に、回折像２０２ＡのＸ方向のスポット間距離Ｘａが、回折像２０２Ｂの対応するスポット間距離Ｘｂの約０．９９倍であることから、電子線２０１Ａの照射領域において、ひずみＳｉＧｅ層１１３のＸ方向（図１参照）の格子定数が、Ｓｉ基板１１１のＸ方向の格子定数の約１．０１倍（≒１／０．９９）であることが解る。
【００２８】
第２に、回折像２０２ＡのＺ方向のスポット間距離Ｚａが、回折像２０２Ｂの対応するスポット間距離Ｚｂとほぼ等しいことから、電子線２０１Ａの照射領域において、ひずみＳｉＧｅ層１１３のＺ方向（図１参照）の格子定数が、Ｓｉ基板１１１のＺ方向の格子定数のほぼ等倍、即ち、約１倍であることが解る。
【００２９】
よって、図２からは、電子線２０１Ａの照射領域において、ひずみＳｉＧｅ層１１３のＸ方向には１軸緩和しており、ひずみＳｉＧｅ層１１３のＺ方向には元々の基板の状態にて印加されていた圧縮ひずみが維持されており、いわゆる１軸ひずみが測定領域に印加されていることが解る。
【００３０】
本実施形態では、Ｓｉに対するひずみＳｉＧｅの格子変化を相対的に評価する手法が説明されているが、予め、Ｓｉ基板の格子定数が既知であれば、Ｓｉ基板の格子定数からひずみＳｉＧｅの格子定数を計算で得ることが可能である。Ｓｉの格子定数は、通常のＸ線回折法で測定すれば、５桁程度の精度で容易に決定することが可能であるため、本手法の電子線回折による精度（Δｄ／ｄ〜０．１％：約４桁）での測定領域の格子定数決定には充分な精度を有している。従って、顕著な反りがある場合等、Ｓｉ基板に顕著な格子定数分布が存在する場合は、予め電子線回折を行う近傍での基準となるＳｉ基板の格子定数を測定することが望ましい。
【００３１】
本実施形態では、回折像２０２Ａ及び２０２Ｂが２次元像であるため、以上のように、回折像２０２Ａ及び２０２Ｂから、ひずみＳｉＧｅ層１１３及びＳｉ基板１１１のＸ方向及びＺ方向の格子定数を評価することができる。これにより、本実施形態では、各半導体装置の各ひずみ半導体層のひずみを、２方向に分解して評価することができる。これは、図２のように２方向に１軸ひずみが印加されている領域につき、１方向の１軸ひずみのみを測定したい場合等に有用である。また、本実施形態では、電子線２０１Ａ及び２０１Ｂの直径は１０ｎｍ程度であり、これらはひずみＳｉＧｅ層１１３のひずみ評価及びひずみ分布評価に適していると言える。
【００３２】
なお、解析用に回折像を取得する方法としては、蛍光板等の結像面に投影された回折像を、印画紙等に記録する又はＣＣＤ（charged couple detector）等に取り込むといった方法がある。回折スポット間隔は、試料と結像面との距離や電子線の加速エネルギー等に依存して変化するが、およそｍｍからｃｍのオーダーである。
【００３３】
なお、本実施形態では、ひずみ測定用のビームとして、電子線の代わりに、結晶格子の格子定数を測定できる電子線以外のビームを用いてもよい。例えば、電子線の代わりに、Ｘ線を用いてもよい。また、Ｓｉ基板１１１を透過することができ、且つ結晶格子により回折されるような、中性子ビーム、イオンビーム又は高強度の光ビームを用いてもよい。使用するビームは、結晶格子の格子定数を精度よく測定できるようなビームである事が望ましい。また、使用するビームは、ひずみＳｉＧｅ層１１３のひずみを２方向に分解して評価できるように、２次元回折像が得られるようなビームである事が望ましい。そして、ひずみ測定領域１２１及び基準情報取得領域１２２については、使用するビームの透過及び回折が可能なよう構成される。例えば、通常の実験室系のＸ線発生器を用いて本実施形態を実施する場合には、結晶モノクロメータ等を用いてＸ線の平行度を高めること、及びＸ線のビーム径を絞ることが肝要である。ビームの発散角としては、１０ｍｒａｄ程度の平行度があることが必要であり、１０ｅ−１ｍｒａｄ程度の平行度があれば望ましい。
【００３４】
ここで、ひずみＳｉＧｅ層１１３の格子定数ｄの測定精度について説明しておく。
【００３５】
本実施例では、電子線２０１Ａを、ひずみＳｉＧｅ層１１３に垂直に入射させ、回折像２０２Ａのスポット位置を、スポット形状と強度分布の３次元フィッティングにより決定し、回折像２０２Ａのスポット位置を、Ｓｉ基板１１１からの回折像２０２Ｂのスポット位置と比較することで、ひずみＳｉＧｅ層１１３の格子定数ｄを、Δｄ／ｄ〜±０．１％程度の精度で評価することができる。
【００３６】
一方、電子線２０１Ａ，Ｂの入射方向を垂直方向から傾けると、回折像２０２Ａ，ＢとしてＨｏｌｔｓ線等の３次元回折像が得られるため、本実施例では、これにより、ひずみＳｉＧｅ層１１３の格子定数ｄ、すなわち、ひずみＳｉＧｅ層１１３のひずみを、３方向に分解して評価することができる。この場合、ひずみＳｉＧｅ層１１３の格子定数ｄは、Δｄ／ｄ〜±０．０２％程度の精度で評価可能である。但し、電子線２０１Ａ，Ｂを基板表面（測定面）に対し斜めに入射させると、空間分解能が入射角度に依存して広くなってしまう。特に、素子の微細化の進展に伴い、電子線２０１Ａ，Ｂの進入方向に沿った素子の構造が不均一になると、正確なひずみ情報が得られなくなるおそれがある。そのため、電子線２０１Ａ，Ｂの入射角度は、基板表面（測定面）に対し垂直又は１２度以下とすることが望ましい。
【００３７】
なお、本実施形態のひずみ測定領域１２１及び基準情報取得領域１２２は、ウエーハの割断前に形成しても割断後に形成してもよい。前者の場合、両領域の形成工程やひずみの測定工程を、いわゆる前工程の一環として実施することができ、両領域に基づくひずみの測定結果を、半導体素子の形成工程（前工程）に反映させることができる。なお、ひずみ測定も、ウエーハの割断前に実施しても割断後に実施してもよい。
【００３８】
以上のように、本実施形態では、ひずみの絶対値評価及び２方向乃至３方向分解評価を行う事ができる。これにより、本実施形態では、ひずみ形成プロセスのプロセス条件検討や半導体素子の不良解析を、効率よく進める事ができる。従って、本実施形態によれば、ひずみチャネルに十分なひずみを印加しつつ、高性能な半導体素子をより迅速に実現する事ができ、開発期間の短縮や品質管理のスピードアップによる低コスト化を実現する事ができると共に、今後の更なる微細化にも適切に対応する事ができる。
【００３９】
（第２の実施形態）
図３は、本発明の第２の実施形態に係る半導体装置１０１の素子構造を示す側方断面図である。第２の実施形態については、第１の実施形態との相違点を中心に説明する。
【００４０】
図３Ａの半導体装置１０１では、ひずみＳｉＧｅ層１１３が、当該ＳｉＧｅ層１１３の下面に接する絶縁層１１２と、当該ＳｉＧｅ層１１３の上面に接する絶縁層１１４との間に挟まれている。前者の絶縁層１１２はここでは、ＳｉＯ２（シリコン酸化物）からなる埋込絶縁層（埋込酸化層）であり、後者の絶縁層１１４はここでは、ＳｉＯ２（シリコン酸化物）からなる層間絶縁層（層間酸化層）である。絶縁層１１２は、Ｓｉ基板１１１と共にＳＯＩ基板を構成しており、絶縁層１１４は、Ｓｉ基板１１１上の実トランジスタ上に積層されている。なお、ひずみＳｉＧｅ層１１３の下面に接する絶縁層１１２は、埋込絶縁層以外の絶縁層でもよく、ひずみＳｉＧｅ層１１３の上面に接する絶縁層１１４は、層間絶縁層以外の絶縁層でもよい。
【００４１】
本実施形態では、ひずみＳｉＧｅ層１１３が下面の絶縁層１１２と上面の絶縁層１１４との間に挟まれている事で、ひずみＳｉＧｅ層１１３の反りが抑制されている。ここで、ひずみＳｉＧｅ層１１３の上方断面図を、Ｌｇ／Ｗｇと共に図４に示す。このような形状のひずみＳｉＧｅ層１１３では特に、Ｌｇ方向の反りが懸念されるが、本実施形態では、このＬｇ方向の反りが絶縁層１１２及び絶縁層１１４の効果によって抑制される。なお、絶縁層１１２の厚さＴＢＯＸや、ひずみＳｉＧｅ層１１３の厚さＴＳｉＧｅや、絶縁層１１４の厚さＴについては、満たす事が好ましい種々の条件が考えられる。以下、これらの条件について説明する。
【００４２】
図３Ａの半導体装置のひずみ測定を行う場合、絶縁層１１２及び１１４の厚さによっては、測定が困難な場合がある。例えば、電子線を３００ｋｅＶで加速し且つ直径１０ｎｍに調整した場合、絶縁層１１２及び１１４の厚さが合計で１０００ｎｍを超えると、透過電子線強度が激減する上、電子線の強度や分布の揺らぎやノイズが原因で回折ピークがブロードになるため、正確なひずみ測定が困難になる。従って、電子線の加速電圧と直径を上記のように設定する場合、絶縁層１１２及び１１４の厚さの合計ＴＢＯＸ＋Ｔは、二酸化シリコン換算で１０００ｎｍ以下である事が望ましく、特に、二酸化シリコン換算で５００ｎｍ以下が有効である事が実験的に確認されている。上記のような加速電圧と直径の設定は、ひずみ測定用の電子線の設定として典型的なものであり、１０００ｎｍ以下及び５００ｎｍ以下というＴＢＯＸ＋Ｔに係る条件は、汎用性の高い条件であると言える。なお、より高い加速電圧、例えば６００ｋｅＶの加速電圧が今後実現した場合には、加速電圧の増加分に比例して、電子線の透過能は増大し、ＴＢＯＸ＋Ｔに係る条件の閾値も増大する。
【００４３】
また、絶縁層１１４がない場合や、絶縁層１１４の厚さＴがひずみＳｉＧｅ層１１３の厚さＴＳｉＧｅに比べて薄い場合や、絶縁層１１４の厚さＴが絶縁層１１２の厚さＴＢＯＸの２倍を超える場合（図３Ｂ）には、ひずみ測定が不正確になる可能性がある事が明らかとなった。原因は、ひずみＳｉＧｅ層１１３の上面と下面の一方だけが絶縁層に接している場合や、ひずみＳｉＧｅ層１１３の上下の絶縁層が極端に薄い場合や、ひずみＳｉＧｅ層１１３の上下で絶縁層の厚さが著しく異なる場合には、ひずみＳｉＧｅ層１１３に反りが生じやすい事にあると考えられる。このような反りにより、電子線回折が乱され、ひずみ測定が不正確となる。以上の観点から、絶縁層１１２の厚さＴＢＯＸ，絶縁層１１４の厚さＴ，ひずみＳｉＧｅ層１１３の厚さＴＳｉＧｅについては、２ＴＢＯＸ≧Ｔ≧ＴＳｉＧｅとする事が望ましいと言える。これにより、ひずみＳｉＧｅ層１１３の加工後の変形（反り等）をより効果的に防ぐ事ができる。特に、Ｔ＝ＴＳｉＧｅ＋ＴＢＯＸとする事により、より正確なひずみ測定が行える事が判明している。
【００４４】
なお、満たす事が好ましい条件は、ひずみＳｉＧｅ層１１３のひずみや厚さやサイズ等によっても変化する。例えば、ひずみＳｉＧｅ層１１３のひずみが２ＧＰａ以下と小さい場合には、上下の絶縁層を極力薄くしてもよい。具体的には、下面の絶縁層１１２の厚さＴＢＯＸが二酸化シリコン換算で１ｎｍ以下であっても、正確なひずみ測定が可能な場合もある。この場合には、上面の絶縁層１１４の厚さＴは、二酸化シリコン換算でＴ≧ＴＢＯＸ＋１ｎｍとするのがよい。なお、ひずみＳｉＧｅ層１１３の厚さＴＳｉＧｅは、５００ｎｍ以下とするのが好ましい。
【００４５】
また、ひずみＳｉＧｅ層１１３の下面に接する部材が絶縁物ではなくても、ひずみＳｉＧｅ層１１３の加工後の変形を防ぐ事ができる。例えば、ひずみＳｉＧｅ層１１３の下面に接する部材は、結晶層（例えばＳｉ層）やアモルファス層でもよい。この場合、下面の結晶層と上面の絶縁層の合計膜厚は、５００ｎｍ以下とするのが望ましく、特に、３００ｎｍ以下とするのが実用的である。
【００４６】
本実施形態では、ひずみＳｉＧｅ層１１３の形状が島状であるため、ひずみＳｉＧｅ層１１３上に絶縁層１１４を形成すると、図３Ａや図３Ｂに示すように、ひずみＳｉＧｅ層１１３の上方において、絶縁層１１４に凸部１３１が形成される。その結果、ひずみ測定の際に、凸部１３１の肩部等において、電子線の透過強度の変化が生じ、測定精度が悪化する可能性がでてくる。
【００４７】
そこで、本実施形態では、ひずみＳｉＧｅ層１１３上に絶縁層１１４を形成する際に、絶縁層１１４の厚さＴをＴＳｉＧｅ＋ＴＢＯＸよりも厚くする。そして、この際に形成された凸部１３１を、図３Ｃに示すように、ＣＭＰ（化学機械研磨）やＦＩＢ加工やエッチングによって平坦化する。これにより、凸部１３１によるひずみ測定精度の悪化の問題が回避される。そしてこの際に、絶縁層１１４の厚さＴがＴＳｉＧｅ＋ＴＢＯＸとなるように平坦化を実施すれば、Ｔ＝ＴＳｉＧｅ＋ＴＢＯＸという理想的な条件が実現される。なお、ここでは絶縁層１１４の形成後に絶縁層１１４の凸部１３１を平坦化しているが、絶縁層１１４の上面が平坦になるような形成方法で絶縁層１１４を形成するようにしてもよい。
【００４８】
（第３の実施形態）
図５は、本発明の第３の実施形態に係る半導体装置１０１の素子構造を示す投影断面図である。第３の実施形態については、第１の実施形態等との相違点を中心に説明する。
【００４９】
図５の半導体装置の説明に入る前に、ひずみＳｉＧｅ層１１３の構造について説明しておく。ここで、ひずみＳｉＧｅ層１１３の上方断面図を、Ｌｇ／Ｗｇと共に図６に示す。図６のように、ひずみＳｉＧｅ層１１３は、Ｈ型の形状となっている。ひずみＳｉＧｅ層１１３の中央には、１軸ひずみを有する１軸ひずみ領域１４１が設けられており、ひずみＳｉＧｅ層１１３の両端にはそれぞれ、２軸ひずみを有する第１の２軸ひずみ領域１４２と、２軸ひずみを有する第２の２軸ひずみ領域１４３とが設けられている。
【００５０】
１軸ひずみ領域１４１には、Ｌｇ方向に１軸圧縮ひずみが印加されており、Ｗｇ方向にはひずみが緩和された１軸ひずみが印加されている。１軸ひずみ領域１４１は、実トランジスタのチャネル領域に相当する。このチャネル領域のキャリア移動度の向上に寄与するのは、Ｌｇ方向に印加されている１軸圧縮ひずみである。従って、本実施形態では、この１軸圧縮ひずみを適切に制御することが課題となり、この１軸圧縮ひずみがひずみ測定における測定対象となる。
【００５１】
１軸圧縮ひずみのひずみ方向（Ｌｇ方向）におけるひずみＳｉＧｅ層１１３の両端にはそれぞれ、第１，第２の２軸ひずみ領域１４２，１４３が設けられている。第１，第２の２軸ひずみ領域１４２，１４３は、１軸ひずみ領域１４１に隣接しており、１軸ひずみ領域１４１を両側から支えるように存在することで、１軸ひずみ領域１４１の１軸圧縮ひずみを維持している。そして、１軸ひずみ領域１４１の１軸引張ひずみは、両側の支えがないため緩和している。
【００５２】
図５の半導体装置の説明に入る事にする。
【００５３】
図５の半導体装置１０１では、ひずみＳｉＧｅ層１１３の１軸ひずみ領域１４１の下方において、Ｓｉ基板１１１が除去されている。これにより、本実施形態では、１軸ひずみ領域１４１のひずみ測定が可能となっている。なお、図５では、１軸ひずみ領域１４１の下方の全域においてＳｉ基板１１１が除去されているが、本実施形態では、１軸ひずみ領域１４１の下方のある区域においてＳｉ基板１１１が除去されているだけでもよい。すなわち、本実施形態では、１軸ひずみ領域１４１の下方に、Ｓｉ基板１１１が除去された領域が存在すれば十分である。
【００５４】
また、図５の半導体装置１０１では、ひずみＳｉＧｅ層１１３の第１の端部１３２及び第２の端部１３３の下方にそれぞれ、Ｓｉ基板１１１が存在している。すなわち、本実施形態では、ひずみＳｉＧｅ層１１３の両端が、Ｓｉ基板１１１によって支持されている。図５では、第１及び第２の２軸ひずみ領域１４２及び１４３の下方にそれぞれ、Ｓｉ基板１１１が存在する領域が存在している。本実施形態では、このような態様で、ひずみＳｉＧｅ層１１３の両端が、Ｓｉ基板１１１によって支持されている。
【００５５】
本実施形態のひずみ測定領域１２１及び基準情報取得領域１２２は、ウエーハの割断後に、端面からのＦＩＢ加工によって形成されたものである。そのため、ひずみＳｉＧｅ層１１３のひずみが、ひずみ測定領域１２１のＳｉ基板１１１を加工した事が原因で、緩和されてしまう事が懸念される。しかしながら、本実施形態では、ひずみＳｉＧｅ層１１３の両端が十分な厚さのＳｉ基板１１１により支持されているため、ひずみ測定領域１２１のＳｉ基板１１１を加工した後にも、ひずみＳｉＧｅ層１１３のひずみが維持される事になる。これにより、本実施形態では、正確なひずみ測定が可能となっている。
【００５６】
一方、ひずみ測定領域１２１及び基準情報取得領域１２２を、ウエーハの割断前に形成する場合には、水平方向に見てひずみ測定領域１２１が完全にＳｉ基板１１１で囲まれているか、ひずみＳｉＧｅ層１１３の両端がＳｉ基板１１１によって支持されていればよい。この場合、ひずみ測定領域１２１及び基準情報取得領域１２２は、裏面からの加工により形成される。その際の位置決めについては、ウエーハの座標を利用する、素子形成位置が記録されたマスク等を用いる、レーザー等による透過光又は反射光を用いる、等の方法で行う事ができる。
【００５７】
本実施形態によれば、ウエーハの割断後の基板加工にもかかわらず、ひずみＳｉＧｅ層１１３のひずみを維持する事ができ、基板レベルでの正確で迅速なひずみ測定を実現する事ができる。
【００５８】
本実施形態によれば、ひずみ分布を、少なくとも２軸の独立した結晶軸に分離しつつ、同時に測定する事ができる。従って、本実施形態によれば、ひずみチャネルに対し十分なひずみを印加しつつ、高性能な半導体素子を実現する事ができる。
【００５９】
なお、本実施形態の素子形成プロセス上のメリットとしては、ひずみチャネルを半導体装置の一部に予め用意する事で、ウエーハの割断前にインプロセスでひずみ評価を行う事ができる点が挙げられる。これにより、高品質で高性能な半導体素子を製造するプロセス条件の確立を、より迅速に実現する事が可能となり、半導体素子の開発コストを抑制する事も可能となる。
【００６０】
なお、本実施形態は、測定対象の１軸ひずみを有する１軸ひずみ領域１４１を、１軸ひずみの有無を検出するための１軸ひずみ検出領域に置き換えたような構造の半導体装置１０１にも適用可能である。これにより、１軸ひずみの有無を調べるのに好適な構造が実現される。
【００６１】
（第４の実施形態）
図７は、本発明の第４の実施形態に係る半導体装置１０１の素子構造を示す投影断面図である。第４の実施形態については、第１の実施形態等との相違点を中心に説明する。
【００６２】
図７の半導体装置１０１のＳｉ基板１１１上には、実トランジスタ部３０１と、ひずみ測定部３０２が設けられている。実トランジスタ部３０１は、実際に使用するためのトランジスタ（ここではＭＯＳＦＥＴ）が形成されるエリアである。ひずみ測定部３０２は、ひずみ測定のための構造（ここではひずみ測定領域１２１及び基本情報取得領域１２２）が形成されるエリアである。
【００６３】
このように、本実施形態では、同じＳｉ基板１１１上に、実トランジスタ構造とひずみ測定用構造とが形成される。ひずみ測定領域１２１の構造は、実ＭＯＳＦＥＴと同じ構造でも異なる構造でもよく、実施するひずみ測定の内容に応じた構造とすればよい。なお、トランジスタの完成後又はウエーハの割断後にひずみ測定を行う場合は、ひずみ測定領域１２１及び基本情報取得領域１２２はひずみ測定の直前に作製すればよいが、ひずみ測定をインプロセスで行う場合は、ひずみ測定領域１２１及び基本情報取得領域１２２は素子の製造プロセスの途中で予め作製しておく必要がある。なお、ひずみ測定時までに実トランジスタが完成している必要はない。
【００６４】
ここで、実トランジスタ部３０１とひずみ測定部３０２の構成について説明する。
【００６５】
実トランジスタ部３０１においては、Ｓｉ基板１１１上の埋込絶縁層１１２上に島形状のひずみＳｉＧｅ層１１３が形成されており、ひずみＳｉＧｅ層１１３上にゲート絶縁膜１５１が形成されており、ゲート絶縁膜１５１上にゲート電極１５２が形成されている。実トランジスタ部３０１のひずみＳｉＧｅ層１１３にも、図６のように、１軸ひずみ領域１４１と、第１の２軸ひずみ領域１４２と、第２の２軸ひずみ領域１４３とが設けられている。実トランジスタ部３０１のひずみＳｉＧｅ層１１３には更に、ソース領域１４４とドレイン領域１４５とが設けられている。そして、ゲート電極１５２、ソース領域１４４と、ドレイン領域１４５には夫々、ゲート線１５３、ソース線１５４、ドレイン線１５５が接続されている。
【００６６】
ひずみ測定部３０２の構成については、第１，第２，第３の実施形態で説明した通りである。なお、実トランジスタ部３０１のひずみＳｉＧｅ層１１３及びゲート電極１１５上と、ひずみ測定部３０２のひずみＳｉＧｅ層１１３上とには、共通の層間絶縁層１１４が形成されている。
【００６７】
なお、１個のＳｉ基板１１１上における、実トランジスタ部３０１のひずみＳｉＧｅ層１１３の個数と、ひずみ測定部３０２のひずみＳｉＧｅ層１１３の個数との比は、例えば１０００対１程度とする。１個の半導体基板上には最低、１種類の半導体素子に対して、１個のひずみ測定用構造があればよい。望ましくは、基板上に配された各ダイ（チップ）毎に少なくとも１つの測定用構造があればよい。
【００６８】
図８Ａ乃至Ｅは、本発明の第４の実施形態に係る半導体装置１０１の製造方法について説明するための工程図である。
【００６９】
先ず、図８Ａのように、実トランジスタ部３０１とひずみ測定部３０２において、Ｓｉ基板１１１上の絶縁層１１２上に、島形状のひずみＳｉＧｅ層１１３を形成する。ひずみＳｉＧｅ層１１３の形成方法については、第１の実施形態にて説明した方法等を利用可能である。
【００７０】
次に、図８Ｂのように、実トランジスタ部３０１において、ひずみＳｉＧｅ層１１３上に、ゲート絶縁膜（例えばシリコン酸化膜）１５１を形成し、ゲート絶縁膜１５１上に、ゲート電極（例えばポリシリコン電極）１５２を形成する。ゲート絶縁材料やゲート電極材料の堆積方法や加工方法については、公知の方法等を利用可能である。
【００７１】
次に、図８Ｃのように、実トランジスタ部３０１において、ひずみＳｉＧｅ層１１３内に、ソース領域１４４とドレイン領域１４５とを形成する。次に、例えば摂氏１０００度程度のアニール温度で、Ｓｉ基板１１１のアニール処理を行う。
【００７２】
次に、図８Ｄのように、実トランジスタ部３０１とひずみ測定部３０２において、Ｓｉ基板１１１上に、絶縁層１１４を形成する。絶縁層１１４は、実トランジスタ部３０１のひずみＳｉＧｅ層１１３及びゲート電極１１５と、ひずみ測定部３０２のひずみＳｉＧｅ層１１３とを被覆する。次に、実トランジスタ部３０１において、エッチング等により、絶縁層１１４に、ゲート線１５３、ソース線１５４、及びドレイン線１５５用の配線溝を形成する。次に、図８Ｄのように、実トランジスタ部３０１において、ゲート線１５３、ソース線１５４、及びドレイン線１５５を設置する。なお、第２の実施形態にて説明したように、絶縁層１１４の平坦化を行ってもよい。
【００７３】
次に、図８Ｅのように、ひずみ測定部３０２において、Ｓｉ基板１１１に、ひずみ測定領域１２１と基本情報取得領域１２２を形成する。ひずみ測定領域１２１と基本情報取得領域１２２の形成方法については、第１の実施形態にて説明した方法（ＦＩＢ加工）等を利用可能である。
【図面の簡単な説明】
【００７４】
【図１】本発明の第１の実施形態に係る半導体装置１０１の素子構造を示す投影断面図である。
【図２】回折像２０２Ｂを基準とする回折像２０２Ａの評価方法を説明するための図である。
【図３】本発明の第２の実施形態に係る半導体装置１０１の素子構造を示す側方断面図である。
【図４】ひずみＳｉＧｅ層１１３の反りの抑制方法について説明するための上方断面図である。
【図５】本発明の第３の実施形態に係る半導体装置１０１の素子構造を示す投影断面図である。
【図６】ひずみＳｉＧｅ層１１３の1軸ひずみ領域と２軸ひずみ領域について説明するための上方断面図である。
【図７】本発明の第４の実施形態に係る半導体装置１０１の素子構造を示す側方断面図である。
【図８Ａ】半導体装置１０１の製造方法を説明するための工程図（１／５）である。
【図８Ｂ】半導体装置１０１の製造方法を説明するための工程図（２／５）である。
【図８Ｃ】半導体装置１０１の製造方法を説明するための工程図（３／５）である。
【図８Ｄ】半導体装置１０１の製造方法を説明するための工程図（４／５）である。
【図８Ｅ】半導体装置１０１の製造方法を説明するための工程図（５／５）である。
【符号の説明】
【００７５】
１０１  半導体装置
１１１  Ｓｉ基板
１１２  絶縁層（埋込絶縁層）
１１３  ひずみＳｉＧｅ層
１１４  絶縁層（層間絶縁層）
１２１  ひずみ測定領域
１２２  基準情報取得領域
１３１  凸部
１３２  第１の端部
１３３  第２の端部
１４１  １軸ひずみ領域
１４２  第１の２軸ひずみ領域
１４３  第２の２軸ひずみ領域
１４４  ソース領域
１４５  ドレイン領域
１５１  ゲート絶縁膜
１５２  ゲート電極
１５３  ゲート線
１５４  ソース線
１５５  ドレイン線
２０１  電子線
２０２  回折像
３０１  実トランジスタ部
３０２  ひずみ測定部
【図１】
2008085197.tif 000003
【図２】
2008085197.tif 000004
【図３】
2008085197.tif 000005
【図５】
2008085197.tif 000006
【図６】
2008085197.tif 000007
【図７】
2008085197.tif 000008
【図８Ａ】
2008085197.tif 000009
【図８Ｂ】
2008085197.tif 000010
【図８Ｃ】
2008085197.tif 000011
【図８Ｄ】
2008085197.tif 000012
【図８Ｅ】
2008085197.tif 000013
【図４】
2008085197.tif 000014