(57)【要約】【課題】部品点数を増加させることなく高速なデータ読出が可能な薄膜磁性体記憶装置を提供する。【解決手段】プリチャージゲートユニットＰＧＵ＃ｊは、コラム選択線ＣＳＬｊと電気的に接続されたインバータＩＶｊをさらに含む。このプリチャージゲートユニットＰＧＵ＃ｊは、コラム選択線ＣＳＬｊの反転信号の入力を受けて活性化される。したがって、コラム選択線ＣＳＬｊの非活性化に応答してプリチャージが実行され、活性化に応答してプリチャージが終了する。【選択図】図１７
2008084533.tif 000002
【特許請求の範囲】
【請求項１】
各々が、磁気的に書込まれた記憶データに応じて第１および第２の電気抵抗の一方を有し、行列状に配置された複数のメモリセルと、
前記第１および第２の電気抵抗の中間的な電気抵抗を有する基準セルと、
前記データ読出時に、前記複数のメモリセルのうちの選択されたアドレスに対応する選択メモリセルを介して第１および第２の電圧の間に電気的に結合される第１のデータ線と、
前記データ読出時に、前記基準セルを介して前記第１および第２の電圧の間に電気的に結合される第２のデータ線と、
前記第１および第２のデータ線の通過電流差に応じたデータ読出を行なうためのデータ読出回路とを備え、
前記第１および第２のデータ線の各々は、メモリセル列ごとに配置されたビット線部と、前記データ読出回路に対応して設けられるローカルデータ線部とを含み、
前記薄膜磁性体記憶装置は、列選択指示に応じて前記ビット線部とローカルデータ線部との接続を制御するゲート回路をさらに備え、
前記メモリセル列ごとに設けられ、データ読出前に前記第１および第２のビット線をプリチャージし、前記データ読出時に前記列選択指示に応答して非活性化されるプリチャージ回路をさらに備える、薄膜磁性体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、薄膜磁性体記憶装置に関し、より特定的には、磁気トンネル接合（ＭＴＪ：Magnetic Tunnel Junction）を有するメモリセルを備えた薄膜磁性体記憶装置に関する。
【背景技術】
【０００２】
低消費電力で不揮発的なデータ記憶が可能な記憶装置として、ＭＲＡＭデバイスが注目されている。ＭＲＡＭデバイスは、半導体集積回路に形成された複数の薄膜磁性体を用いて、不揮発的なデータ記憶を行ない薄膜磁性体の各々をメモリセルとして、ランダムアクセスが可能な記憶装置である。
【０００３】
特に、近年では磁気トンネル接合を利用した薄膜磁性体をメモリセルとして用いることによって、ＭＲＡＭデバイスの性能が飛躍的に進歩することが発表されている。磁気トンネル接合を有するメモリセルを備えたＭＲＡＭデバイスについては、“A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell", ISSCC Digest of Technical Papers, TA7.2, Feb. 2000.、 “Nonvolatile RAM based on Magnetic Tunnel Junction Elements", ISSCC Digest of Technical Papers, TA7.3, Feb. 2000. 、および“A 256kb 3.0V 1T1MTJ Nonvolatile Magnetoresistive RAM", ISSCC Digest of Technical Papers, TA7.6, Feb. 2001.等の技術文献に開示されている。等の技術文献に開示されている。
【０００４】
図１８は、磁気トンネル接合部を有するメモリセル（以下、単に「ＭＴＪメモリセル」とも称する）の構成を示す概略図である。
【０００５】
図１８を参照して、ＭＴＪメモリセルは、磁気的に書込まれた記憶データのデータレベルに応じて電気抵抗が変化するトンネル磁気抵抗素子ＴＭＲと、アクセストランジスタＡＴＲとを含む。アクセストランジスタＡＴＲは、ビット線ＢＬおよび接地電圧ＧＮＤの間に、トンネル磁気抵抗素子ＴＭＲと直列に接続される。代表的には、アクセストランジスタＡＴＲとして、半導体基板上に形成された電界効果型トランジスタが適用される。
【０００６】
ＭＴＪメモリセルに対しては、データ書込時に異なった方向のデータ書込電流をそれぞれ流すためのビット線ＢＬおよびディジット線ＤＬと、データ読出を指示するためのワード線ＷＬと、データ読出時にトンネル磁気抵抗素子ＴＭＲを接地電圧ＧＮＤにプルダウンするためのソース線ＳＲＬとが設けられる。データ読出時においては、アクセストランジスタＡＴＲのターンオンに応答して、トンネル磁気抵抗素子ＴＭＲは、ソース線ＳＲＬ（接地電圧ＧＮＤ）およびビット線ＢＬの間に電気的に結合される。
【０００７】
図１９は、ＭＴＪメモリセルに対するデータ書込動作を説明する概念図である。
図１９を参照して、トンネル磁気抵抗素子ＴＭＲは、固定された一定の磁化方向を有する強磁性体層（以下、単に「固定磁化層」とも称する）ＦＬと、外部かの印加磁界に応じた方向に磁化される強磁性体層（以下、単に「自由磁化層」とも称する）ＶＬとを有する。固定磁化層ＦＬおよび自由磁化層ＶＬの間には、絶縁体膜で形成されるトンネルバリア（トンネル膜）ＴＢが設けられる。自由磁化層ＶＬは、書込まれる記憶データのレベルに応じて、固定磁化層ＦＬと同一方向または固定磁化層ＦＬと反対方向に磁化される。これらの固定磁化層ＦＬ、トンネルバリアＴＢおよび自由磁化層ＶＬによって、磁気トンネル接合が形成される。
【０００８】
トンネル磁気抵抗素子ＴＭＲの電気抵抗は、固定磁化層ＦＬおよび自由磁化層ＶＬのそれぞれの磁化方向の相対関係に応じて変化する。具体的には、トンネル磁気抵抗素子ＴＭＲの電気抵抗は、固定磁化層ＦＬの磁化方向と自由磁化層ＶＬの磁化方向とが平行である場合に最小値Ｒｍｉｎとなり、両者の磁化方向が反対（反平行）方向である場合に最大値Ｒｍａｘとなる。
【０００９】
データ書込時においては、ワード線ＷＬが非活性化されて、アクセストランジスタＡＴＲはターンオフされる。この状態で、自由磁化層ＶＬを磁化するためのデータ書込電流は、ビット線ＢＬおよびディジット線ＤＬのそれぞれにおいて、書込データのレベルに応じた方向に流される。
【００１０】
図２０は、データ書込時におけるデータ書込電流とトンネル磁気抵抗素子の磁化方向との関係を説明する概念図である。
【００１１】
図２０を参照して、横軸は、トンネル磁気抵抗素子ＴＭＲ内の自由磁化層ＶＬにおいて磁化容易軸（ＥＡ：Easy Axis）方向に印加される磁界を示す。一方、縦軸Ｈ（ＨＡ）は、自由磁化層ＶＬにおいて磁化困難軸（ＨＡ：Hard Axis）方向に作用する磁界を示す。縦軸Ｈ（ＥＡ）および横軸Ｈ（ＨＡ）は、ビット線ＢＬおよびディジット線ＤＬをそれぞれ流れる電流によって生じる２つの磁界の一方ずつにそれぞれ対応する。
【００１２】
ＭＴＪメモリセルにおいては、固定磁化層ＦＬの固定された磁化方向は、自由磁化層ＶＬの磁化容易軸に沿っており、自由磁化層ＶＬは、記憶データのレベル（“１”および“０”）に応じて、磁化容易軸方向に沿って、固定磁化層ＦＬと平行あるいは反平行（反対）方向に磁化される。ＭＴＪメモリセルは、自由磁化層ＶＬの２通りの磁化方向と対応させて、１ビットのデータ（“１”および“０”）を記憶することができる。
【００１３】
自由磁化層ＶＬの磁化方向は、印加される磁界Ｈ（ＥＡ）およびＨ（ＨＡ）の和が、図中に示されるアステロイド特性線の外側の領域に達する場合においてのみ新たに書換えることができる。すなわち、印加されたデータ書込磁界がアステロイド特性線の内側の領域に相当する強度である場合には、自由磁化層ＶＬの磁化方向は変化しない。
【００１４】
アステロイド特性線に示されるように、自由磁化層ＶＬに対して磁化困難軸方向の磁界を印加することによって、磁化容易軸に沿った磁化方向を変化させるのに必要な磁化しきい値を下げることができる。
【００１５】
図２０に示した例のようにデータ書込時の動作点を設計した場合には、データ書込対象であるＭＴＪメモリセルにおいて、磁化容易軸方向のデータ書込磁界は、その強度がＨWRとなるように設計される。すなわち、このデータ書込磁界ＨWRが得られるように、ビット線ＢＬまたはディジット線ＤＬを流されるデータ書込電流の値が設計される。一般的に、データ書込磁界ＨWRは、磁化方向の切換えに必要なスイッチング磁界ＨSWと、マージン分ΔＨとの和で示される。すなわち、ＨWR＝ＨSW＋ΔＨで示される。
【００１６】
ＭＴＪメモリセルの記憶データ、すなわちトンネル磁気抵抗素子ＴＭＲの磁化方向を書換えるためには、ディジット線ＤＬとビット線ＢＬとの両方に所定レベル以上のデータ書込電流を流す必要がある。これにより、トンネル磁気抵抗素子ＴＭＲ中の自由磁化層ＶＬは、磁化容易軸（ＥＡ）に沿ったデータ書込磁界の向きに応じて、固定磁化層ＦＬと平行もしくは、反対（反平行）方向に磁化される。トンネル磁気抵抗素子ＴＭＲに一旦書込まれた磁化方向、すなわちＭＴＪメモリセルの記憶データは、新たなデータ書込が実行されるまでの間不揮発的に保持される。
【００１７】
図２１は、ＭＴＪメモリセルからのデータ読出を説明する概念図である。
図２１を参照して、データ読出時においては、アクセストランジスタＡＴＲは、ワード線ＷＬの活性化に応答してターンオンする。これにより、トンネル磁気抵抗素子ＴＭＲは、接地電圧ＧＮＤでプルダウンされた状態でビット線ＢＬと電気的に結合される。
【００１８】
この状態で、ビット線ＢＬを所定電圧でプルアップすれば、ビット線ＢＬおよびトンネル磁気抵抗素子ＴＭＲを含む電流経路を、トンネル磁気抵抗素子ＴＭＲの電気抵抗に応じた、すなわちＭＴＪメモリセルの記憶データのレベルに応じたメモリセル電流Ｉｃｅｌｌが通過する。たとえば、このメモリセル電流Ｉｃｅｌｌを所定の基準電流と比較することにより、ＭＴＪメモリセルから記憶データを読出すことができる。
【００１９】
このようにトンネル磁気抵抗素子ＴＭＲは、印加されるデータ書込磁界によって書換可能な磁化方向に応じてその電気抵抗が変化するので、トンネル磁気抵抗素子ＴＭＲの電気抵抗ＲｍａｘおよびＲｍｉｎと、記憶データのレベル（“１”および“０”）とそれぞれ対応付けることによって、不揮発的なデータ記憶を実行することができる。
【００２０】
このように、ＭＲＡＭデバイスでは、記憶データレベルの違いに対応したトンネル磁気抵抗素子ＴＭＲでの接合抵抗差である電気抵抗差ΔＲ＝（Ｒｍａｘ−Ｒｍｉｎ）を利用してデータ記憶が実行される。すなわち、選択メモリセルの通過電流Ｉｃｅｌｌの検知に基づいて、データ読出動作が実行される。
【発明の開示】
【発明が解決しようとする課題】
【００２１】
図２２は、従来のデータ読出系回路の概念図である。
ここでは、行列状に配置されたメモリセルにおいて、１ビットのデータを記憶するメモリセルのデータ読出について説明する。
【００２２】
図２２を参照して、メモリセル列に対応して相補のビット線が交互に配置される。ここでは、ビット線ＢＬおよび／ＢＬ（以下、本明細書において「／」記号は反転、否定、相補等を示すものとする）の各々に対応してＭＴＪメモリセルがそれぞれ配置される。ＭＴＪメモリセルの各々は、図１８に示したのと同様の構成を有し、対応するビット線ＢＬまたは／ＢＬと接地電圧ＧＮＤとの間に直列に接続された、トンネル磁気抵抗素子ＴＭＲおよびアクセス素子（アクセストランジスタ）ＡＴＲとを有する。アクセストランジスタＡＴＲのゲートは、対応するワード線ＷＬと接続される。
【００２３】
以下においては、２個のＭＴＪメモリセルのうちのビット線ＢＬと接続される一方を、単にメモリセルＭＣとも称し、ビット線／ＢＬと接続される他方を比較セル／ＭＣとも称する。メモリセルＭＣおよび比較セル／ＭＣによって、１ビットのデータ記憶が実行される。具体的には、メモリセルＭＣには、記憶データが書込まれ、比較セル／ＭＣへは、メモリセルＭＣと相補のデータが書込まれる。
【００２４】
また、読出データを伝達するための相補のローカルデータ線ＬＩＯおよび／ＬＩＯが配置される。ローカルデータ線ＬＩＯおよび／ＬＩＯは、ローカルデータ線対ＬＩＯＰを構成する。なお、以下においては、ローカルデータ線ＬＩＯおよび／ＬＩＯを単にデータ線とも称する。また、ローカルデータ線対ＬＩＯＰを単にデータ線対ＬＩＯＰとも称する。
【００２５】
また、データ線ＬＩＯおよび／ＬＩＯを通過する通過電流差を増幅してデータとして出力するデータ増幅回路９０をさらに設ける。データ増幅回路９０は、活性化信号ＳＥＲに応答して活性化し、データ読出時に通過電流差を増幅する。
【００２６】
また、各メモリセル列において、ビット線ＢＬおよび／ＢＬの他端と、データ線ＬＩＯおよび／ＬＩＯとの間にコラム選択ゲートＣＳＧが設けられる。コラム選択ゲートＣＳＧは、対応するコラム選択線ＣＳＬの活性化（「Ｈ」レベル）に応答してオンする。コラム選択線ＣＳＬは、データ書込時およびデータ読出時の双方において、選択列で活性化（「Ｈ」レベル）される。
【００２７】
また、メモリセル列ごとにイコライズ回路ＥＱＧが設けられる。イコライズ回路ＥＱＧは、対応するビット線ＢＬ，／ＢＬの間に接続されるトランジスタスイッチ３１と、ビット線ＢＬおよび接地電圧ＧＮＤの間に接続されるトランジスタスイッチ３２と、ビット線／ＢＬおよび接地電圧ＧＮＤの間に接続されるトランジスタスイッチ３３とを有する。トランジスタスイッチ３１、３２および３３の各々は、たとえばＮチャネルＭＯＳトランジスタで構成される。
【００２８】
トランジスタスイッチ３１〜３３の各々のゲートには、メモリセル列に共通のビット線イコライズ信号ＢＬＥＱが入力される。ビット線イコライズ信号ＢＬＥＱは、少なくともデータ読出動作前の所定期間において、「Ｈ」レベルへ活性化される。
【００２９】
図２３は、従来のデータ読出回路系のデータ読出時の各内部回路の動作を説明するタイミングチャート図である。
【００３０】
図２３を参照して、データ読出前の時刻ｔＡ前まで、ビット線イコライズ信号ＢＬＥＱは「Ｈ」レベルであり、ビット線ＢＬおよび／ＢＬは、接地電圧ＧＮＤにプリチャージされている。データ読出が開始される時刻ｔＡにおいて、ビット線イコライズ信号ＢＬＥＱは「Ｌ」レベルとなり、接地電圧ＧＮＤと切り離される。
【００３１】
次に、時刻ｔＢにおいて、ワード線ＷＬが活性化（「Ｈ」レベル）され、アクセストランジスタがオンしてビット線ＢＬ，／ＢＬと接地電圧ＧＮＤとが電気的に結合される。また、コラム選択ゲートＣＳＧは、コラム選択線ＣＳＬの活性化（「Ｈ」レベル）に応答してオンし、データ線ＬＩＯ，／ＬＩＯとビット線ＢＬ，／ＢＬとがそれぞれ電気的に結合される。
【００３２】
次に、時刻ｔＢから期間ｔＷＬ経過後の時刻ｔＣにおいて、データ増幅回路９０の活性化信号ＳＥＲが活性化(「Ｌ」レベル)されてデータ読出電流が供給され、ビット線ＢＬ，／ＢＬおよびデータ線ＬＩＯ，／ＬＩＯに対して充電が始まる。
【００３３】
この時刻ｔＣ以降において、データ読出電流が検知可能な程度通過電流差が生じるまでは、読出データＯＵＴ，／ＯＵＴ間にもデータレベルを検知可能な電圧差は生じない。
【００３４】
データ増幅回路９０からデータ読出電流が供給され、ビット線ＢＬ，／ＢＬおよびデータ線ＬＩＯ，／ＬＩＯの充電が完了するタイミングに相当する時刻ｔＤころからメモリセルＭＣの記憶データに基づく抵抗差すなわち通過電流差を検知することが可能となり、データ増幅回路９０から電圧差ΔＶが発生する。この読出データＯＵＴ，／ＯＵＴの電圧差ΔＶに基づき記憶データが読出される。
【００３５】
このように、データ読出が開始されてから実際にメモリセルＭＣの記憶データが出力されるまでには、上述したようにビット線およびデータ線の充電時間ｔＢＬ(時刻ｔＣ〜ｔＤ）が経過するまで待機する必要がある。
【００３６】
特に、データ線ＬＩＯ，／ＬＩＯは、一般的にメモリアレイが大容量となればなるほど負荷容量が増大し、それに伴いその充電時間が増加してしまう。このデータ読出時におけ
るデータ線の充電時間は上記のデータ読出の高速化の阻害要因となってきた。
【００３７】
本発明の目的は、データ読出開始時からのデータ線およびビット線の充電時間を短縮し、高速なデータ読出を可能とする薄膜磁性体記憶装置を提供する。
【課題を解決するための手段】
【００３８】
本発明に係る薄膜磁性体記憶装置は、各々が、磁気的に書込まれた記憶データに応じて第１および第２の電気抵抗の一方を有し、行列状に配置された複数のメモリセルと、第１および第２の電気抵抗の中間的な電気抵抗を有する基準セルと、データ読出時に、複数のメモリセルのうちの選択されたアドレスに対応する選択メモリセルを介して第１および第２の電圧の間に電気的に結合される第１のデータ線と、データ読出時に、基準セルを介して第１および第２の電圧の間に電気的に結合される第２のデータ線と、第１および第２のデータ線の通過電流差に応じたデータ読出を行なうためのデータ読出回路とを備える。第１および第２のデータ線の各々は、メモリセル列ごとに配置されたビット線部と、データ読出回路に対応して設けられるローカルデータ線部とを含む。薄膜磁性体記憶装置は、列選択指示に応じてビット線部とローカルデータ線部との接続を制御するゲート回路をさらに備える。メモリセル列ごとに設けられ、データ読出前に第１および第２のビット線をプリチャージし、データ読出時に列選択指示に応答して非活性化されるプリチャージ回路をさらに備える。
【発明の効果】
【００３９】
本発明の薄膜磁性体記憶装置は、ビット線をプリチャージするプリチャージ回路を設け、プリチャージ回路は、列選択指示に応答して、非活性化されるためプリチャージ回路用の信号線を設ける必要がない。したがって、部品点数を増加させることなく高速なデータ読出を実現することができる。
【発明を実施するための最良の形態】
【００４０】
以下において、本発明の実施の形態について図面を参照して詳細に説明する。なお、図中における同一符号は、同一または相当部分を示すものとする。
【００４１】
［実施の形態１］
図１は、本発明の実施の形態に従うＭＲＡＭデバイス１の全体構成を示す概略ブロック図である。
【００４２】
図１を参照して、本発明の実施の形態に従うＭＲＡＭデバイス１は、外部からの制御信号ＣＭＤおよびアドレス信号ＡＤＤに応答してランダムアクセスを行ない、書込データＤＩＮの入力および読出データＤＯＵＴの出力を実行する。
【００４３】
ＭＲＡＭデバイス１は、制御信号ＣＭＤに応答してＭＲＡＭデバイス１の全体動作を制御するコントロール回路５と、行列状に配されたＭＴＪメモリセルＭＣを含むメモリアレイ１０とを備える。
【００４４】
メモリアレイ１０においては、ＭＴＪメモリセルの行にそれぞれ対応して、ワード線ＷＬおよびディジット線ＤＬが配置され、ＭＴＪメモリセルの列にそれぞれ対応して、相補のビット線ＢＬおよび／ＢＬから構成されるビット線対ＢＬＰが配置される。図１においては、代表的に示される１個のＭＴＪメモリセルＭＣと、これに対応するワード線ＷＬ、ディジット線ＤＬ、およびビット線対ＢＬＰの配置が示される。
【００４５】
ＭＲＡＭデバイス１は、アドレス信号によって示されるロウアドレスＲＡをデコードして、メモリアレイ１０における行選択を実行するための行デコーダ２０と、アドレス信号
ＡＤＤによって示されるコラムアドレスＣＡをデコードして、メモリアレイ１０における列選択を実行するための列デコーダ２５と、読出／書込制御回路３０および３５とをさらに備える。
【００４６】
読出／書込制御回路３０および３５は、メモリアレイ１０に対してデータ書込動作を行なうための回路群、およびメモリアレイ１０からデータ読出を行なうための回路群（以下、「データ読出回路系」とも称する）を総称したものである。
【００４７】
ディジット線ＤＬは、メモリアレイ１０を挟んで行デコーダ２０と反対側の領域において、接地電圧ＧＮＤと結合される。
【００４８】
図２は、本発明の実施の形態１に従うデータ読出回路系の構成図である。
図２を参照して、メモリアレイ１０は、ワード線ＷＬとビット線ＢＬおよび／ＢＬの各々との交点に対応して、それぞれ配置されるＭＴＪメモリセルを有する。すなわち、行アドレスおよび列アドレスの組合せで示される１つのアドレスに対応して、２個のＭＴＪメモリセルが配置される。ＭＴＪメモリセルの各々は、図１８に示したのと同様の構成を有し、対応するビット線ＢＬまたは／ＢＬと接地電圧ＧＮＤとの間に直列に接続された、トンネル磁気抵抗素子ＴＭＲおよびアクセス素子（アクセストランジスタ）ＡＴＲとを有する。アクセストランジスタＡＴＲのゲートは、対応するワード線ＷＬと接続される。
【００４９】
図２においては、第ｉ番目（ｉ：自然数）のメモリセル行および第ｊ番目（ｊ：自然数）に対応する、ワード線ＷＬｉ、ディジット線ＤＬｉ、ビット線ＢＬｊ，／ＢＬｊ、ならびに、対応するメモリセルＭＣおよび比較セル／ＭＣが代表的に示される。
【００５０】
なお、以下においては、信号、信号線およびデータ等の２値的な高電圧状態（たとえば、電源電圧ＶＣＣ）および低電圧状態（たとえば、接地電圧ＧＮＤ）を、それぞれ「Ｈ」レベルおよび「Ｌ」レベルとも称する。
【００５１】
さらに、メモリアレイ１０に隣接して、読出データおよび書込データを伝達するための相補のデータ線ＬＩＯおよび／ＬＩＯが配置される。データ線ＬＩＯおよび／ＬＩＯは、データ線対ＬＩＯＰを構成する。
【００５２】
各メモリセル列において、ビット線ＢＬおよび／ＢＬの他端と、データ線ＬＩＯおよび／ＬＩＯとの間にコラム選択ゲートＣＳＧが設けられる。コラム選択ゲートＣＳＧは、対応するコラム選択線ＣＳＬの活性化（「Ｈ」レベル）に応答してオンする。コラム選択線ＣＳＬは、データ書込時およびデータ読出時の双方において、選択列で活性化（「Ｈ」レベル）される。図２には、ビット線ＢＬｊおよび／ＢＬｊに対応して設けられる、コラム選択線ＣＳＬｊおよびコラム選択ゲートＣＳＧｊが代表的に示される。コラム選択ゲートＣＳＧｊは、図２２で示したコラム選択ゲートと同様の構成である。
【００５３】
次に、ＭＴＪメモリセルからのデータ読出動作について説明する。
読出／書込制御回路３０は、メモリセル列ごとに配置されたイコライズ回路ＥＱＧを有する。図２においては、第ｊ番目のメモリセル列に対応するイコライズ回路ＥＱＧｊが代表的に示される。イコライズ回路ＥＱＧｊは、図２２で示したイコライズ回路と同様の構成である。
【００５４】
読出／書込制御回路３０は、さらに、データ線対ＬＩＯＰをイコライズするためのデータ線イコライズ回路５０と、差動増幅器６０とを有する。
【００５５】
データ線イコライズ回路５０は、データ線ＬＩＯおよび／ＬＩＯの間に接続されるトラ
ンジスタスイッチ５１と、データ線ＬＩＯおよび接地電圧ＧＮＤの間に接続されるトランジスタスイッチ５２と、データ線／ＬＩＯおよび接地電圧ＧＮＤの間に接続されるトランジスタスイッチ５３とを有する。トランジスタスイッチ５１、５２および５３の各々は、たとえばＮチャネルＭＯＳトランジスタで構成される。
【００５６】
トランジスタスイッチ５１〜５３の各々のゲートには、行デコーダ２０によって生成されるデータ線イコライズ信号ＬＩＯＥＱが入力される。データ線イコライズ信号ＬＩＯＥＱは、少なくともデータ読出動作前の所定期間において、「Ｈ」レベルへ活性化される。これに応答したプリチャージ・イコライズ動作によって、データ線ＬＩＯおよび／ＬＩＯの各々は、接地電圧ＧＮＤへ設定される。
【００５７】
差動増幅器６０は、ノードＮ０およびデータ線ＬＩＯの間に接続されたＮチャネルＭＯＳトランジスタ６１と、ノード／Ｎ０とデータ線／ＬＩＯとの間に接続されたＮチャネルＭＯＳトランジスタ６２と、ノードＮｓｐおよびノードＮ０の間に接続されるＰチャネルＭＯＳトランジスタ６３と、ノードＮｓｐおよびノード／Ｎ０の間に接続されるＰチャネルＭＯＳトランジスタ６４と、電源電圧ＶＣＣおよびノードＮｓｐの間に接続されるＰチャネルＭＯＳトランジスタ６５とを有する。
【００５８】
トランジスタ６３および６４の各々のゲートは、ノードＮ０と接続される。トランジスタ６３および６４は、カレントミラー回路を構成し、ノードＮ０および／Ｎ０の各々に対して、同一電流を供給しようとする。
【００５９】
トランジスタ６１および６２の各々のゲートには、Ｖｒｅｆ発生回路５５によって生成される固定された基準電圧Ｖｒｅｆが入力される。トランジスタ６１および６２は、データ線ＬＩＯおよび／ＬＩＯを基準電圧以下に維持するとともに、データ線ＬＩＯおよび／ＬＩＯの通過電流差を増幅して、ノードＮ０および／Ｎ０間の電圧差に変換する。
【００６０】
トランジスタ６５のゲートへは、行デコーダ２０によってデータ読出動作時に「Ｌ」レベルに活性化されるセンスイネーブル信号／ＳＥが入力される。トランジスタ６５は、センスイネーブル信号／ＳＥの活性化（「Ｌ」レベル）に応答して動作電流を供給して、差動増幅器６０を動作させる。
【００６１】
次に、図３を用いて、実施の形態１に従うＭＲＡＭデバイスにおけるデータ読出動作を説明する。
【００６２】
図３においても、第ｉ行・第ｊ列がデータ読出対象に選択された場合の動作について代表的に説明する。
【００６３】
図３を参照して、データ読出実行前の時刻ｔ０以前において、データ線イコライズ信号ＬＩＯＥＱおよびビット線イコライズ信号ＢＬＥＱは、「Ｈ」レベルに活性化されている。これにより、各メモリセル列においてビット線ＢＬおよび／ＢＬは接地電圧ＧＮＤにプリチャージされ、データ線ＬＩＯ，／ＬＩＯも接地電圧ＧＮＤにプリチャージされる。
【００６４】
時刻ｔ０においてデータ読出動作が開始されると、まず、データ線イコライズ信号ＬＩＯＥＱおよびビット線イコライズ信号ＢＬＥＱが「Ｌ」レベルへ非活性化されて、各ビット線ＢＬ，／ＢＬおよびデータ線ＬＩＯ，／ＬＩＯは、接地電圧ＧＮＤから切り離される。時刻ｔ０は、図２３の時刻ｔＡに相当する。
【００６５】
次に、時刻ｔ１において、センスイネーブル信号／ＳＥが「Ｌ」レベルに活性化されて、差動増幅器６０が活性化される。これにより、データ線ＬＩＯおよび／ＬＩＯの各々の充
電が電源電圧ＶＣＣにより開始される。
【００６６】
次に、時刻ｔ２において、選択行のワード線ＷＬｉおよび選択列のコラム選択線ＣＳＬｊが各々「Ｈ」レベルに活性化される。このように本実施の形態１においては、センスイネーブル信号ＳＥをコラム選択線ＣＳＬおよびワード線ＷＬよりも早く活性化する。ここで、時刻ｔ２は、図２３の時刻ｔＢに相当する。
【００６７】
選択行のワード線ＷＬｉおよび選択列のコラム選択線ＣＳＬｊの活性化に応答して、データ線ＬＩＯは、ビット線ＢＬｊおよびメモリセルＭＣを介して接地電圧ＧＮＤへプルダウンされ、データ線／ＬＩＯは、ビット線／ＢＬｊおよび比較セル／ＭＣを介して接地電圧ＧＮＤへプルダウンされる。既に説明したように、メモリセルＭＣおよび比較セル／ＭＣへは互いに相補のデータが書込まれているので、それぞれの電気抵抗はＲｍａｘおよびＲｍｉｎの一方ずつである。
【００６８】
センスイネーブル信号／ＳＥの活性化に応じて、トランジスタ６５によって供給される動作電流は、データ線ＬＩＯ，／ＬＩＯと、ビット線ＢＬｊ，／ＢＬｊと、メモリセルＭＣおよび比較セル／ＭＣのトンネル磁気抵抗素子ＴＭＲを通過して接地電圧ＧＮＤへ至る経路を流れる。
【００６９】
差動増幅器６０において、トランジスタ６３および６４で構成されたカレントミラー回路は、データ線ＬＩＯおよび／ＬＩＯの各々に同一電流を供給しようとする。しかし、選択アドレスに対応するメモリセルＭＣおよび比較セル／ＭＣ間には電気抵抗差ΔＲが存在するので、両者の通過電流には電流差が生じようとする。この電流差によって生じようとする、ビット線ＢＬｊおよび／ＢＬｊの間、すなわちデータ線ＬＩＯおよび／ＬＩＯ間の電圧差は、差動増幅器６０中のトランジスタ６１および６２におけるソース・ドレイン電圧の差に相当するので、上記の電気抵抗差ΔＲは、トランジスタ６１および６２の通過電流（ソース・ドレイン電流）差に変換される。すなわち、この電流差が、時刻ｔ３において、ビット線ＢＬｊおよび／ＢＬｊ間、ならびにデータ線ＬＩＯおよび／ＬＩＯ間の電流差として現われる。トランジスタ６１および６２は、電流差を増幅した電圧レベル差ΔＶを、ノードＮ０および／Ｎ０間に生じさせる。電圧レベル差ΔＶの極性、すなわちノードＮ０および／Ｎ０の電圧の高低は、選択されたメモリセルＭＣの記憶データに応じて異なる。すなわち、図３に示されるように、ここでは差動増幅部６０のノードＮ０，／Ｎ０から出力されるデータ信号ＯＵＴ，／ＯＵＴの電圧差が生じ、これに応答して記憶データの「Ｈ」レベルおよび「Ｌ」レベルに対応する読出データが出力される。
【００７０】
本実施の形態においては、センスイネーブル信号／ＳＥをコラム列選択線ＣＳＬおよびワード線ＷＬよりも早く活性化（「Ｌ」レベル）することにより、コラム列選択線ＣＳＬおよびワード線ＷＬの活性化前にデータ線ＬＩＯ，／ＬＩＯの充電を開始することができる。
【００７１】
すなわち、センスイネーブル信号ＳＥが活性化（「Ｌ」レベル）されてからビット線およびデータ線が充電されるまでの時刻ｔ１〜ｔ３の充電時間ｔＢＬについては、図２３で示した従来例で説明した充電期間と同様であるが、電流の供給タイミングをはじめる図２３に示した期間ｔＷＬを除去し、データ読出の所要時間を短縮することができる。
【００７２】
一方、充電が完了したビット線ＢＬｊおよび／ＢＬｊ間、ならびにデータ線ＬＩＯおよび／ＬＩＯ間には電圧差は生じず、データ線ＬＩＯ，／ＬＩＯおよびビット線ＢＬｊ，／ＢＬｊの各々の電圧は、“Ｖｒｅｆ−Ｖｔｈ−Ｖｍｃ”に落ち着く。ここで、Ｖｔｈはトランジスタ６１，６２のしきい値電圧に相当し、Ｖｍｃは、メモリセルＭＣおよび比較セル／ＭＣで生じる電圧降下に相当する。
【００７３】
基準電圧Ｖｒｅｆはトンネル磁気抵抗素子中のトンネルバリアである絶縁膜の信頼性等を考慮して、上記の電圧“Ｖｒｅｆ−Ｖｔｈ−Ｖｍｃ”がたとえば約４００ｍＶ程度となるように設定される。これにより、過電圧印加によるメモリセル破壊を回避して、動作信頼性を向上できる。
【００７４】
以上説明したように、実施の形態１に従う構成においては、行および列選択動作を実行する前に、センスイネーブル信号／ＳＥを活性化（「Ｌ」レベル）させて、差動増幅器６０によりデータ線ＬＩＯ，／ＬＩＯの充電を前もって開始させることにより、データ読出開始時からデータが読出されるまでの期間を短縮し、データ読出を高速化することができる。
【００７５】
［実施の形態２］
本発明の実施の形態２は、製造時の各素子のばらつきに基づき生じるビット線対ＢＬＰおよびデータ線対ＬＩＯＰの容量アンバランスを抑制することを目的とする。
【００７６】
図４は、実施の形態２に従うデータ読出回路系の構成図である。
図４を参照して、実施の形態２に従う構成においては、図２に示した構成と比較して、データ線イコライズ回路５０に代えてデータ線イコライズ回路５０ａが配置される点が異なる。
【００７７】
イコライズ回路ＥＱＧｊは、図２に示されるイコライズ回路ＥＱＧｊと比較して、イコライズするトランジスタスイッチ３１と、プリチャージするトランジスタスイッチ３２および３３とがそれぞれ独立に制御される点が異なる。すなわち、トランジスタスイッチ３１のゲートは、ビット線イコライズ信号ＢＬＥＱの入力を受け、トランジスタスイッチ３２および３３のゲートは、共にビット線プリチャージ信号ＢＬＰＲＥの入力を受ける。ビット線プリチャージ信号ＢＬＰＲＥは、行デコーダ２０によって生成される。
【００７８】
データ線イコライズ回路５０ａは、図２に示されるデータ線イコライズ回路５０と比較して、イコライズに用いられるトランジスタスイッチ５１と、プリチャージに用いられるトランジスタスイッチ５２および５３とがそれぞれ独立に制御される点が異なる。すなわち、トランジスタスイッチ５１のゲートは、データ線イコライズ信号ＬＩＯＥＱの入力を受け、トランジスタスイッチ５２および５３のゲートは、共にデータ線プリチャージ信号ＬＩＯＰＲＥの入力を受ける。データ線プリチャージ信号ＬＩＯＰＲＥは、行デコーダ２０によって生成される。
【００７９】
実施の形態２に従うＭＲＡＭデバイスのその他の部分の構成は、実施の形態１と同様であるので詳細な説明は繰返さない。
【００８０】
次に、図５を用いて、実施の形態２に従うＭＲＡＭデバイスにおけるデータ読出動作を説明する。図５においても、第ｉ行・第ｊ列がデータ読出対象に選択された場合の動作について代表的に説明する。
【００８１】
図５を参照して、データ読出動作が開始される時刻ｔ０以前において、ビット線イコライズ信号ＢＬＥＱおよびデータ線イコライズ信号ＬＩＯＥＱおよびビット線プリチャージ信号ＢＬＰＲＥおよびデータ線プリチャージ信号ＬＩＯＰＲＥは「Ｈ」レベルに活性化されるので、各メモリセル列においてビット線ＢＬおよび／ＢＬならびにデータ線ＬＩＯおよび／ＬＩＯは接地電圧ＧＮＤと電気的に結合される。また、各ビット線間および各データ線間は電気的に結合され、イコライズされている。
【００８２】
データ読出開始時における時刻ｔ０において、ビット線およびデータ線プリチャージ信号ＢＬＰＲＥおよびＬＩＯＰＲＥは「Ｌ」レベルとなり、ビット線ＢＬおよび／ＢＬならびにデータ線ＬＩＯおよび／ＬＩＯは接地電圧ＧＮＤと電気的に切り離される。
【００８３】
時刻ｔ１において、センスイネーブル信号／ＳＥが「Ｌ」レベルに活性化されて、差動増幅器６０の動作が開始される。これにより、データ線ＬＩＯおよび／ＬＩＯの各々の充電が電源電圧ＶＣＣにより開始される。なお、このタイミングでは、データ線ＬＩＯおよび／ＬＩＯは、トランジスタ５１によって、電気的な接続を維持されているため同電位で充電される。
【００８４】
時刻ｔ２において、選択行のワード線ＷＬｉおよび選択列のコラム選択線ＣＳＬｊの活性化に応答して、データ線ＬＩＯは、ビット線ＢＬｊおよびメモリセルＭＣを介して接地電圧ＧＮＤへプルダウンされ、データ線／ＬＩＯは、ビット線／ＢＬｊおよび比較セル／ＭＣを介して接地電圧ＧＮＤへプルダウンされる。
【００８５】
また、同様のタイミングでビット線およびデータ線イコライズ信号ＢＬＥＱおよびＬＩＯＥＱは、「Ｌ」レベルとなり、各ビット線および各データ線は、電気的に切り離される。
【００８６】
ビット線およびデータ線が充電された時刻ｔ４において、選択アドレスにおけるメモリセルＭＣおよび比較セル／ＭＣの電気抵抗差ΔＲに応じた、実施の形態１と同様の電流差が、ビット線ＢＬｊおよび／ＢＬｊ間、ならびにデータ線ＬＩＯおよび／ＬＩＯ間に生じる。この電流差は、トランジスタ６１および６２によって、実施の形態１と同様にノードＮ０および／Ｎ０間の電圧レベル差ΔＶに変換される。
【００８７】
一方で、ビット線ＢＬｊおよび／ＢＬｊ間ならびに、データ線ＬＩＯおよび／ＬＩＯ間には電圧差は発生せず、各々の電圧は、図３に示したのと同様に、“Ｖｒｅｆ−Ｖｔｈ−Ｖｍｃ”に落ち着く。
【００８８】
このように、データ線イコライズ信号ＬＩＯＥＱを差動増幅器６０の動作開始後も活性化させて、相補のデータ線間を互いに電気的に結合させることにより負荷容量のアンバランスを調整することができる。すなわち、データ線ＬＩＯおよび／ＬＩＯの充電時間を平均化することができる。
【００８９】
したがって、相補のデータ線間の負荷容量のアンバランスが大きい場合、他方のデータ線の充電時間が一方のデータ線に比べて長いため充電時間の不均衡に伴うデータ読出の遅延という問題を回避することができる。この結果として高速なデータ読出を安定的に実行することが可能となる。すなわち、実施の形態２に従う構成においては、データ読出回路系を構成する、各素子の製造時のばらつきにより生じる相補のデータ線間の負荷容量のアンバランスが大きい場合にも相補のデータ線間を電気的にある一定期間結合させることにより、そのアンバランスを調整し、実施の形態１よりもデータ読出を安定的にかつ高速に実行することができる。
【００９０】
なお、本構成においては、ビット線イコライズ信号ＢＬＥＱおよびデータ線イコライズ信号ＬＩＯＥＱを「Ｌ」レベルにするタイミングをワード線ＷＬおよびコラム選択線ＣＳＬの活性化(「Ｈ」レベル）と同様のタイミングとする構成について説明したが、これに限られず、ワード線ＷＬおよびコラム選択線ＣＳＬの活性化タイミングよりも後一定期間経過後にビット線イコライズ信号ＢＬＥＱおよびデータ線イコライズ信号ＬＩＯＥＱを「Ｌ」レベルとすることも可能である。
【００９１】
［実施の形態３］
実施の形態３においては、プリチャージ電圧を接地電圧ＧＮＤに代えて所定電圧に置換する構成について説明する。
【００９２】
図６は、実施の形態３に従うデータ読出回路系の構成を示す回路図である。
図６を参照して、実施の形態３に従う構成においては、図２に示した構成と比較して、イコライズ回路ＥＱＧｊが、プリチャージ電圧である接地電圧ＧＮＤの代わりにＶＢＬ発生回路５４によって生成される所定電圧ＶＢＬがプリチャージ電圧として入力される点が異なる。また、データ線イコライズ回路５０が、プリチャージ電圧である接地電圧ＧＮＤの代わりに所定電圧ＶＢＬがプリチャージ電圧として入力される点が異なる。ここで、所定電圧ＶＢＬは、上述した“Ｖｒｅｆ−Ｖｔｈ−Ｖｍｃ”に相当するレベルへ設定される。
【００９３】
次に、図７を用いて、実施の形態３に従うＭＲＡＭデバイスにおけるデータ読出動作を説明する。図７においても、第ｉ行・第ｊ列がデータ読出対象に選択された場合の動作について代表的に説明する。
【００９４】
図７を参照して、データ読出動作が開始される時刻ｔ０前において、ビット線およびデータ線イコライズ信号ＢＬＥＱ，ＬＩＯＥＱは「Ｈ」レベルに活性化されるので、各メモリセル列においてビット線ＢＬおよび／ＢＬならびにデータ線ＬＩＯおよび／ＬＩＯは所定電圧ＶＢＬにプリチャージされる。また、各ビット線間および各データ線間は電気的に結合され、イコライズされている。
【００９５】
時刻ｔ０において、ビット線およびデータ線イコライズ信号ＢＬＥＱおよびＬＩＯＥＱは「Ｌ」レベルとなり、ビット線ＢＬおよび／ＢＬならびにデータ線ＬＩＯおよび／ＬＩＯと所定電圧ＶＢＬとが電気的に切り離される。
【００９６】
時刻ｔ１において、センスイネーブル信号／ＳＥが「Ｌ」レベルに活性化されて、差動増幅器６０の動作が開始される。これにより、データ線ＬＩＯおよび／ＬＩＯの充電が電源電圧ＶＣＣにより開始される。
【００９７】
その後の動作については、実施の形態１で説明したのと同様であるのでその説明は繰り返さない。
【００９８】
本実施の形態３においては、差動増幅器６０の動作開始時もうすでにビット線およびデータ線が所定電圧ＶＢＬのレベルに充電された状態にある。したがって、ワード線ＷＬおよびコラム選択線ＣＳＬの活性化後のすぐ後の時刻ｔ５に選択アドレスにおけるメモリセルＭＣおよび比較セル／ＭＣの電気抵抗差ΔＲに応じた、実施の形態１と同様の電流差が、ビット線ＢＬｊおよび／ＢＬｊ間、ならびにデータ線ＬＩＯおよび／ＬＩＯ間に生じる。また、これに応答してノードＮ０および／Ｎ０間の電圧レベル差ΔＶに変換される。
【００９９】
このように、実施の形態３に従う構成によれば、ＶＢＬ発生回路５４で発生させた所定電圧ＶＢＬでビット線およびデータ線をプリチャージすることによって、ビット線およびデータ線の充電時間をさらに短縮し、ＭＲＡＭデバイスからの高速なデータ読出をさらに高速化することができる。
【０１００】
［実施の形態３の変形例］
図８は、実施の形態３の変形例に従うデータ読出回路系の構成を示す回路図である。
【０１０１】
実施の形態３の変形例は、製造時の各素子のばらつきに基づき生じるビット線対ＢＬＰ
およびデータ線対ＬＩＯＰの容量アンバランスを抑制することを目的とする。
【０１０２】
図８を参照して、実施の形態３の変形例に従う構成においては、実施の形態２に従う構成と比較して、イコライズ回路ＥＱＧｊが、プリチャージ電圧である接地電圧ＧＮＤの代わりにＶＢＬ発生回路５４によって生成される所定電圧ＶＢＬをプリチャージ電圧として入力される点が異なる。また、データ線イコライズ回路５０ａが、プリチャージ電圧である接地電圧ＧＮＤの代わりに所定電圧ＶＢＬをプリチャージ電圧として入力される点が異なる。その他の部分の構成および動作は、実施の形態２と同様であるので、詳細な説明は繰り返さない。
【０１０３】
次に、図９を用いて、実施の形態３の変形例に従うＭＲＡＭデバイスにおけるデータ読出動作を説明する。図９においても、第ｉ行・第ｊ列がデータ読出対象に選択された場合の動作について代表的に説明する。
【０１０４】
図９を参照して、データ読出動作が開始される時刻ｔ０以前においては、ビット線およびデータ線イコライズ信号ＢＬＥＱ，ＬＩＯＥＱおよびビット線およびデータ線プリチャージ信号ＢＬＰＲＥ，ＬＩＯＰＲＥが「Ｈ」レベルに活性化されるので、各メモリセル列においてビット線ＢＬおよび／ＢＬならびにデータ線ＬＩＯおよび／ＬＩＯは所定電圧ＶＢＬにプリチャージされる。また、各ビット線間および各データ線間は電気的に結合され、イコライズされている。
【０１０５】
時刻ｔ０において、ビット線およびデータ線プリチャージ信号ＢＬＰＲＥおよびＬＩＯＰＲＥが「Ｌ」レベルとなり、プリチャージが終了し、データ読出動作が開始される。
【０１０６】
時刻ｔ１において、センスイネーブル信号／ＳＥが「Ｌ」レベルに活性化されて、差動増幅器６０の動作が開始される。これにより、データ線ＬＩＯおよび／ＬＩＯの各々の充電が電源電圧ＶＣＣにより開始される。なお、このタイミングでは、データ線ＬＩＯおよび／ＬＩＯは、トランジスタ５１によって、電気的な接続を維持されているため同電位で充電される。
【０１０７】
その後の動作については、実施の形態２で説明したのと同様であるのでその説明は繰り返さない。
【０１０８】
本実施の形態３の変形例においては、差動増幅器６０の動作開始時にもうすでにビット線およびデータ線が所定電圧ＶＢＬのレベルに充電された状態にある。したがって、ワード線ＷＬおよびコラム選択線ＣＳＬの活性化後およびビット線およびデータ線イコライズ信号ＢＬＥＱおよびＬＩＯＥＱを「Ｌ」レベルにする時刻ｔ２と同様のタイミングに選択アドレスにおけるメモリセルＭＣおよび比較セル／ＭＣの電気抵抗差ΔＲに応じた、実施の形態１と同様の電流差が、ビット線ＢＬｊおよび／ＢＬｊ間、ならびにデータ線ＬＩＯおよび／ＬＩＯ間に生じる。また、これに応答してノードＮ０および／Ｎ０間の電圧レベル差ΔＶに変換される。
【０１０９】
このように、差動増幅器６０の動作開始時にすでにビット線およびデータ線を所定電圧ＶＢＬのレベルに充電しておくことにより、ビット線およびデータ線の充電時間をさらに短縮することができる。
【０１１０】
また、実施の形態３の変形例に従う構成によれば、データ読出回路系を構成する、各素子の製造時のばらつきにより生じるデータ線の負荷容量のアンバランスが大きい場合にもデータ線イコライズ信号ＬＩＯＥＱを差動増幅器６０の動作開始後も活性化させて、相補のデータ線間を互いに電気的に結合させることにより負荷容量のアンバランスを調整する
ことができる。すなわち、データ線ＬＩＯおよび／ＬＩＯの充電時間を平均化することができる。したがって、実施の形態３よりもＭＲＡＭデバイスからの高速なデータ読出を安定的に実行することができる。
【０１１１】
なお、本構成においては、ビット線およびデータ線イコライズ信号ＢＬＥＱおよびＬＩＯＥＱを「Ｌ」レベルにするタイミングをワード線ＷＬおよびコラム選択線ＣＳＬの活性化(「Ｈ」レベル）と同様のタイミングとする構成について説明したが、これに限られず、ワード線ＷＬおよびコラム選択線ＣＳＬの活性化タイミングよりも後にビット線およびデータ線イコライズ信号ＢＬＥＱおよびＬＩＯＥＱを「Ｌ」レベルとすることも可能である。
【０１１２】
［実施の形態４］
実施の形態４においては、実施の形態３およびその変形例に用いられるＶＢＬ発生回路５４の構成について説明する。
【０１１３】
本発明の実施の形態４は、データ読出回路系と等価な電流経路を形成する回路を構成することにより、所望の電圧ＶＢＬを生成することを目的とする。
【０１１４】
図１０は、実施の形態４に従うＶＢＬ発生回路５４の構成を示す回路図である。
図１０を参照して、実施の形態４に従うＶＢＬ発生回路５４は、直列に接続されたセンス等価回路６０＃と、トランジスタ４１＃および４２＃と、抵抗素子４３＃とを備える。トランジスタ４１＃および４２＃は、電源電圧ＶＣＣの入力を受けてオンしている。また、トランジスタ４１＃は、トランジスタ４１と同様に設計されるトランジスタ特性を有する。トランジスタ４２＃は、メモリセルのアクセストランジスタＡＴＲを擬似的に設計し、同様のトランジスタ特性を有する。また、抵抗素子４３＃は、メモリセルのトンネル磁気抵抗素子ＴＭＲを擬似的に設計し、同様の抵抗素子特性を有する。なお、抵抗素子４３＃は、トンネル磁気抵抗素子ＴＭＲが有する抵抗素子特性である電気抵抗の最大値Ｒｍａｘと最小値Ｒｍｉｎとの所定範囲内に抵抗値を設定することが可能である。
【０１１５】
センス等価回路６０＃は、電源電圧ＶＣＣと直列に接続されたトランジスタ６５＃，６４＃および６２＃を含む。トランジスタ６５＃は、差動増幅器６０に含まれるトランジスタ６５と同様に設計されるトランジスタ特性を有し、活性化信号ＡＣＴに応答してオンする。また、トランジスタ６４＃は、トランジスタ６４と同様に設計されるトランジスタ特性を有し、トランジスタ６４＃のゲートは、ドレイン側と接続される。また、トランジスタ６２＃は、トランジスタ６２と同様に設計されるトランジスタ特性を有し、基準電圧Ｖｒｅｆの入力を受けてオンする。このＶＢＬ発生回路５４は、データ読出時に活性化信号ＡＣＴを入力して、トランジスタ６５＃をオンし、電圧ＶＢＬをノードＲＥＦＬＩＯから出力する。もしくは電圧ＶＢＬをノードＲＥＦＢＬから出力する。ノードＲＥＦＬＩＯおよびノードＲＥＦＢＬとの間には、トランジスタ４１＃が配置されているが、高電圧である電源電圧ＶＣＣを受けてオンしているため、ノードＲＥＦＬＩＯの電圧レベルとノードＲＥＦＢＬの電圧レベルは、ほぼ同様の値である。
【０１１６】
ここで、電圧ＶＢＬは、“Ｖｒｅｆ−Ｖｔｈ−Ｖｍｃ”に設定される。ここで、Ｖｔｈはトランジスタ６２＃のしきい値電圧に相当し、Ｖｍｃは、抵抗素子４３＃で生じる電圧降下に相当する。
【０１１７】
すなわち、本実施の形態のＶＢＬ発生回路５４は、上記の実施の形態におけるデータ読出回路系のデータ線／ＬＩＯおよびビット線／ＢＬ側の電源電圧ＶＣＣから接地電圧ＧＮＤまでのメモリセルを介して形成される電流経路を擬似的に構成した電流経路擬似回路である。
【０１１８】
このような構成とすることにより、ＶＢＬ発生回路５４は、所望の所定電圧ＶＢＬを安定的に供給することができる。
【０１１９】
なお、これまで説明した、実施の形態１から３およびそれらの変形例においては、相補のデータ線を用いたデータ読出動作を前提としているが、メモリアレイ１０の構成については、これまで説明したように、２個のＭＴＪメモリセルによって１ビットを記憶するメモリセル配置に限定されるものではない。
【０１２０】
図１１は、相補のデータ線によってデータ読出動作を行なうためのアレイ構成のバリエーションを説明する概念図である。
【０１２１】
図１１（ａ）には、実施の形態１から４およびそれらの変形例で示した、２個のＭＴＪメモリセルによって１ビットを記憶するメモリセル配置が示される。この配置では、同一アドレスに対応する２個のメモリセルＭＣおよび／ＭＣが相補のデータ線ＬＩＯ（ＢＬ）および／ＬＩＯ（／ＢＬ）とそれぞれ接続されて、相補データ線間の通過電流差に基づいたデータ読出が実行される。
【０１２２】
図１１（ａ）に示したメモリセル配置は、記憶ビット数の２倍のＭＴＪメモリセルが必要となるものの、実際に相補データを記憶しているＭＴＪメモリセル間の通過電流差に応じてデータ読出を実行するため、トンネル磁気抵抗素子の製造特性のばらつきに追随して、高精度のデータ読出を実行することができる。
【０１２３】
図１１（ｂ）および（ｃ）には、中間的な電気抵抗を有するダミーメモリセルを用いたメモリセル配置が示される。ダミーメモリセルＤＭＣは、メモリセルＭＣの２種類の記憶データレベル（“１”，“０”）にそれぞれ対応した電気抵抗ＲｍａｘおよびＲｍｉｎの中間値である電気抵抗Ｒｍを有する。好ましくは、Ｒｍ＝Ｒｍｉｎ＋ΔＲ／２（ΔＲ＝Ｒｍａｘ−Ｒｍｉｎ）に設計される。通常、ダミーメモリセルＤＭＣは、正規のＭＴＪメモリセルＭＣと同様のトンネル磁気抵抗素子ＴＭＲを含むように設計される。
【０１２４】
ダミーメモリセルＤＭＣを配置する構成では、１個のＭＴＪメモリセルごとに１ビットのデータ記憶を実行するので、メモリセルの配置個数を削減することが可能となる。
【０１２５】
図１１（ｂ）には、ダミーメモリセルＤＭＣがダミー行を形成する配置例が示される。
この配置においては、各メモリセル行において、メモリセルＭＣは、ビット線ＢＬまたは／ＢＬのいずれかと接続される。たとえば、奇数行においてビット線ＢＬと接続され、偶数行においてビット線／ＢＬと接続されるように、メモリセルＭＣは交互配置される。
【０１２６】
詳細は図示しないが、ダミーメモリセルＤＭＣは、２つのダミー行にわたって、正規のメモリセルＭＣとメモリセル列を共有するように配置される。さらに、ダミー行にそれぞれ対応して、ダミーワード線ＤＷＬ１およびＤＷＬ２が配置される。ダミーメモリセルＤＭＣは、それぞれのダミー行において、ビット線ＢＬまたは／ＢＬの一方と接続される。
【０１２７】
このような配置とすることにより、ワード線ＷＬおよびダミーワード線ＤＷＬ１，ＤＷＬ２の選択的な活性化によって、相補のデータ線ＬＩＯ（ＢＬ）および／ＬＩＯ（／ＢＬ）の一方ずつに、選択されたメモリセルＭＣおよびダミーメモリセルＤＭＣをそれぞれ接続することができるので、相補データ線間の通過電流差に基づいたデータ読出が可能となる。
【０１２８】
また、図１１（ｃ）に示されるように、ダミー列を形成するようにダミーメモリセルＤ
ＭＣを配置することもできる。ダミーメモリセルＤＭＣは、正規のメモリセルＭＣとメモリセル行を共有するように配置され、さらに、ダミー列に対応してダミービット線ＤＢＬが設けられる。データ線ＬＩＯおよび／ＬＩＯは、選択列のビット線およびダミービット線ＤＢＬと接続される。
【０１２９】
このような配置とすることにより、ワード線ＷＬの選択的な活性化によって、相補のデータ線ＬＩＯ（ＢＬ）および／ＬＩＯ（ＤＢＬ）に、選択されたメモリセルＭＣおよびダミーメモリセルＤＭＣをそれぞれ接続することができるので、相補データ線間の通過電流差に基づいたデータ読出が可能となる。
【０１３０】
すなわち、ダミーメモリセルＤＭＣを配置して、１個のＭＴＪメモリセルごとに１ビットのデータ記憶を実行する構成としても、実施の形態１から４およびそれらの変形例に従うデータ読出回路系の構成において、比較セル／ＭＣに代えてダミーメモリセルＤＭＣを適用することにより、同様のデータ読出動作を実行することが可能である。
【０１３１】
［実施の形態５］
実施の形態５においては、中間的な電気抵抗を有する基準セル、すなわち図１１（ｂ），（ｃ）に示したダミーメモリセルＤＭＣの配置を前提としたデータ読出回路系の構成について説明する。
【０１３２】
図１２は、実施の形態５に従うデータ読出回路系の構成を示す回路図である。
図１２を参照して、メモリアレイ１０には、図１１（ｂ）と同様に、メモリセルＭＣおよびダミーメモリセルＤＭＣが配置される。すなわち、ダミーメモリセルＤＭＣは、２行にわたって、正規のメモリセルＭＣとメモリセル列を共有するように配置される。
【０１３３】
各メモリセル列に対応して、互いに相補のビット線ＢＬおよび／ＢＬによって構成されるビット線対ＢＬＰｊが配置される。各ビット線ＢＬおよび／ＢＬにそれぞれ対応して、プリチャージゲートＰＧおよび／ＰＧが設けられる。各プリチャージゲートＰＧおよび／ＰＧは、ビット線プリチャージ信号ＢＬＰＲに応答して、対応するビット線ＢＬおよび／ＢＬの一端側を接地電圧ＧＮＤと結合する。
【０１３４】
メモリセルＭＣは、奇数行においてビット線ＢＬと接続され、偶数行においてビット線／ＢＬと接続されるように、１行おきに交互配置される。メモリセルＭＣは、対応するビット線ＢＬまたは／ＢＬと接地電圧ＧＮＤとの間に接続される、トンネル磁気抵抗素子ＴＭＲおよびアクセス素子（アクセストランジスタ）ＡＴＲを有する。アクセストランジスタＡＴＲは、対応するワード線ＷＬの活性化に応答してオンする。
【０１３５】
ダミーメモリセルの行にそれぞれ対応して、ダミーワード線ＤＷＬ１およびＤＷＬ２が配置される。ダミーワード線ＤＷＬ１に対応するダミーメモリセル群は、対応するビット線／ＢＬと接地電圧ＧＮＤとの間に接続される、ダミー磁気抵抗素子ＴＭＲｄおよびダミーアクセス素子（アクセストランジスタ）ＡＴＲｄを有する。ダミーアクセス素子ＡＴＲｄは、奇数行の選択時に活性化されるダミーワード線ＤＷＬ１に応じてオンする。
【０１３６】
これに対して、ダミーワード線ＤＷＬ２に対応するダミーメモリセル群は、対応するビット線ＢＬと接地電圧ＧＮＤとの間に接続される、ダミー磁気抵抗素子ＴＭＲｄおよび、ダミーアクセス素子（アクセストランジスタ）ＡＴＲｄを有する。ダミーアクセス素子ＡＴＲｄは、偶数行の選択時に活性化されるダミーワード線ＤＷＬ２に応じてオンする。
【０１３７】
各ダミーメモリセルＤＭＣの電気抵抗Ｒｍは、Ｒｍ＝Ｒｍｉｎ＋（ΔＲ／２）に設計される。たとえば、電気抵抗Ｒｍｉｎに対応するデータを記憶した、メモリセルＭＣと同様
のトンネル磁気抵抗素子ＴＭＲによってダミー磁気抵抗素子ＴＭＲｄを構成し、かつ、ダミーアクセス素子ＡＴＲｄのオン抵抗をアクセストランジスタＡＴＲよりもΔＲ／２大きく設定することによって、ダミーメモリセルＤＭＣが構成される。あるいは、ダミーアクセス素子ＡＴＲｄとアクセストランジスタＡＴＲのオン抵抗を同様に設計し、ダミー磁気抵抗素子ＴＭＲｄを、電気抵抗Ｒｍｉｎに対応するデータを記憶するトンネル磁気抵抗素子ＴＭＲと電気抵抗がΔＲ／２の固定抵抗との直列接続によって、ダミーメモリセルＤＭＣを構成することもできる。
【０１３８】
図１２においては、第１番目および第２番目のメモリセル列に対応するワード線ＷＬ１，ＷＬ２およびディジット線ＤＬ１，ＤＬ２と、第ｊ番目のメモリセル列に対応するビット線ＢＬｊおよび／ＢＬｊと、これらに対応するメモリセルＭＣおよびダミーメモリセルＤＭＣが代表的に示される。
【０１３９】
実施の形態５に従う構成においては、各メモリセル列に対応して配置されるコラム選択ゲートＣＳＧと、メモリアレイ１０に隣接して配置される相補のデータバスＤＢおよび／ＤＢがさらに設けられる。データバスＤＢおよび／ＤＢは、データバス対ＤＢＰを構成する。
【０１４０】
コラム選択ゲートＣＳＧは、ビット線ＢＬおよび／ＢＬの他端側と、データバスＤＢおよび／ＤＢとの間に接続され、対応するコラム選択線ＣＳＬの活性化に応答してオンする。たとえば、コラム選択ゲートＣＳＧｊは、コラム選択線ＣＳＬｊの活性化に応答して、対応するビット線ＢＬｊおよび／ＢＬｊの他端側をデータバスＤＢおよび／ＤＢとそれぞれ接続する。
【０１４１】
また、差動増幅器６０は、データバス線ＤＢおよび／ＤＢと接続され、データバス線ＤＢおよび／ＤＢの通過電流差を増幅して、ノードＮ０および／Ｎ０間の電圧差に変換する。
【０１４２】
また、データ読出時にビット線ＢＬｊおよび／ＢＬｊの電圧レベルを調整するレベル調整回路７０がビット線ＢＬｊおよび／ＢＬｊに対して設けられる。
【０１４３】
レベル調整回路７０は、ビット線ＢＬおよび／ＢＬ間に直列に接続されるキャパシタ／ＣｊおよびＣｊと、その接続ノードと電気的に結合される信号線φｋｕとを含む。
【０１４４】
次に、図１３を用いて、実施の形態５に従うＭＲＡＭデバイスにおけるデータ読出動作を説明する。
【０１４５】
データ読出前においては、各ワード線ＷＬは非活性化されているので、ビット線ＢＬおよび／ＢＬと、メモリセルＭＣおよびダミーメモリセルＤＭＣの間は切離される。また、ビット線プリチャージ信号ＢＬＰＲが活性化されているので、ビット線ＢＬおよび／ＢＬの各々は、接地電圧ＧＮＤへプリチャージされる。
【０１４６】
さらに、各コラム選択線ＣＳＬも非活性化されているので、データバスＤＢおよび／ＤＢは、各ビット線ＢＬおよび／ＢＬから切離されている。
【０１４７】
データ読出時には、ビット線プリチャージ信号ＢＬＰＲは非活性化されて、各ビット線ＢＬ，／ＢＬは、接地電圧ＧＮＤから切り離される。さらに、アドレス選択に応じて、選択行のワード線、選択列のコラム選択線およびダミーワード線ＤＷＬ１およびＤＷＬ２の一方が選択的に活性化される。
【０１４８】
これに応じて、データバスＤＢおよび選択列のビット線ＢＬは、選択されたメモリセルＭＣおよびダミーメモリセルＤＭＣの一方を介して、電源電圧ＶＣＣおよび接地電圧ＧＮＤの間に電気的に結合される。同様に、データバス／ＤＢおよび選択列のビット線／ＢＬは、選択されたメモリセルＭＣおよびダミーメモリセルＤＭＣの他方を介して、電源電圧ＶＣＣおよび接地電圧ＧＮＤの間に電気的に結合される。
【０１４９】
また、このとき信号線φｋｕが活性化される。これに応答してキャパシタＣｊおよび／Ｃｊによる容量結合によってビット線ＢＬｊおよび／ＢＬｊの電圧レベルを上昇させることができる。
【０１５０】
これに応答して、時刻Ｔ０において、検知可能な記憶データに応じた通過電流差を速やかにデータバスＤＢおよび／ＤＢに対して生じさせることができる。
【０１５１】
このデータバスＤＢおよび／ＤＢの通過電流差に応じて、ノードＮ０および／Ｎ０の間に、選択されたメモリセルＭＣの記憶データに応じた電圧差が発生する。この結果、差動増幅器６０は、選択されたメモリセルＭＣの記憶データのレベルを反映した読出データＤＯＵＴを生成できる。
【０１５２】
図１３に示すように、レベル調整回路７０を設けることにより、設けていない場合に検知可能な通過電流差が生じる時刻Ｔ１よりも早い時刻Ｔ０から記憶データに応じた通過電流差が生じることになる。
【０１５３】
なお、データバスＤＢとダミーメモリセルＤＭＣが接続された場合でも、差動増幅器６０の入力側とデータバスＤＢおよび／ＤＢとの間の接続を特に切換えなくとも、選択されたメモリセルＭＣおよびダミーメモリセルＤＭＣの通過電流差に基づいた同様のデータ読出動作が実行できる。
【０１５４】
一方、ビット線ＢＬｊおよび／ＢＬｊ間、ならびにデータバス線ＤＢおよび／ＤＢ間には電圧差は生じず、データバス線ＤＢ，／ＤＢおよびビット線ＢＬｊ，／ＢＬｊの各々の電圧は、上述したのと同様に“Ｖｒｅｆ−Ｖｔｈ−Ｖｍｃ”に落ち着く。ここで、Ｖｔｈはトランジスタ６１，６２のしきい値電圧に相当し、Ｖｍｃは、メモリセルＭＣおよびダミーメモリセルＤＭＣで生じる電圧降下に相当する。
【０１５５】
以上説明したように、実施の形態５に従う構成においては、データ読出時に信号線φｋｕを活性化して、キャパシタＣｊおよび／Ｃｊの容量結合によってビット線ＢＬｊおよび／ＢＬｊの電圧レベルを上昇させてデータバス線対ＤＢＰの充電時間を短縮し、早期に記憶データを読出すことができる。すなわち、データバス線対を所定の電圧レベルに充電する充電時間を短縮し、高速なデータ読出を実行することができる。
【０１５６】
［実施の形態５の変形例１］
図１４は、実施の形態５の変形例１に従うデータ読出回路系の構成を示す回路図である。
【０１５７】
図１４を参照して、実施の形態５の変形例１に従う構成においては、実施の形態５と比較して、レベル調整回路７０のキャパシタＣｊおよび／Ｃｊの接続ノードは、コラム選択線ＣＳＬｊと電気的に接続される点が異なる。この結果、信号線φＫｕの配置が不要となり削除される。
【０１５８】
次に、図１５を用いて、実施の形態５の変形例１に従うＭＲＡＭデバイスにおけるデータ読出動作を説明する。
【０１５９】
データ読出前については、実施の形態５で説明したのと同様であるのでその説明は繰り返さない。
【０１６０】
実施の形態５と比較して異なる点は、選択行のワード線、選択列のコラム選択線およびダミーワード線ＤＷＬ１およびＤＷＬ２の一方が選択的に活性化されるタイミングと同じタイミングで、キャパシタＣｊおよび／Ｃｊの容量結合によって、ビット線ＢＬｊおよび／ＢＬｊの電圧レベルが上昇する点である。その他の点については同様であるのでその説明は繰り返さない。
【０１６１】
このような構成とすることにより、実施の形態５に従うデータ読出動作と同様に、高速かつ高精度にデータ読出を実行することができる。また、信号線φｋｕの代わりにコラム選択線ＣＳＬを用いてビット線ＢＬｊおよび／ＢＬｊの電圧レベルを容量結合によって上昇させることができるため部品点数を削減することが可能となる。
【０１６２】
［実施の形態５の変形例２］
実施の形態５の変形例１においては、信号線φｋｕの代わりにコラム選択線ＣＳＬを用いてビット線ＢＬおよび／ＢＬの電圧レベルを容量結合によって上昇させる構成について説明した。しかし、この場合、コラム選択線ＣＳＬの電圧レベルに基づいてキャパシタＣｊおよび／Ｃｊが充電され、容量結合によって対応するビット線の電圧レベルが上昇する。したがって、コラム選択線ＣＳＬの電圧レベルによってはビット線ＢＬおよび／ＢＬの電圧レベルが上昇しすぎてしまい、メモリセルのデータを破壊してしまう可能性もある。
【０１６３】
本実施の形態５の変形例２は、ビット線ＢＬおよび／ＢＬの電圧レベルを所定の電圧レベル値以下に設定することを目的とする。
【０１６４】
図１６は、実施の形態５の変形例２に従う読出回路系の構成図である。
図１６を参照して、実施の形態５の変形例２に従う読出回路系は、図１４の読出回路系と比較して、ビット線クランプ回路ＢＬＣＬＰとデータバス線クランプ回路ＤＢＣＬＰをさらに設けた点が異なる。その他の点は実施の形態５の変形例１と同様であるのでその説明は繰り返さない。
【０１６５】
ビット線クランプ回路ＢＬＣＬＰは、いわゆるダイオード接続されたトランジスタ８０および８１を含む。
【０１６６】
具体的には、トランジスタ８０は、接地電圧ＧＮＤとビット線／ＢＬとの間に接続され、そのゲートは、ビット線／ＢＬと接続される。トランジスタ８１は、接地電圧ＧＮＤとビット線ＢＬとの間に接続され、そのゲートは、ビット線ＢＬと接続される。
【０１６７】
また、データバス線クランプ回路ＤＢＣＬＰは、いわゆるダイオード接続されたトランジスタ８２および８３を含む。具体的には、トランジスタ８２は、接地電圧ＧＮＤとデータバス線ＤＢとの間に接続され、そのゲートは、データバス線ＤＢと接続される。トランジスタ８３は、接地電圧ＧＮＤとデータバス線／ＤＢとの間に接続され、そのゲートは、データバス線／ＤＢと接続される。
【０１６８】
ビット線クランプ回路ＢＬＣＬＰは、ビット線ＢＬおよび／ＢＬを所定の電圧レベル以下に降下させる。また、データバス線クランプ回路ＤＢＣＬＰは、データバス線ＤＢおよび／ＤＢを所定の電圧レベル以下に降下させる。
【０１６９】
この所定電圧は、“Ｖｒｅｆ−Ｖｔｈ−Ｖｍｃ”を 上述したいわゆるダイオードのオ
ン電圧として設定される。
【０１７０】
このような構成とすることにより、ビット線対ＢＬＰおよびデータ線対ＤＢＰの電圧レベルの上昇を所定の電圧レベル以下に抑制し、実施の形態５の変形例１に従うデータ読出動作よりも安定的にデータ読出を実行することができる。
【０１７１】
なお、本実施の形態は、実施の形態５にも適用可能である。
なお、本構成においては、ダイオード接続されたトランジスタの構成について説明したが、これに限られず、例えば、通常のダイオードを用いて構成することも可能である。
【０１７２】
なお、本構成においては、プリチャージ電圧が接地電圧である構成であるためビット線クランプ回路ＢＬＣＬＰおよびデータバス線クランプ回路ＤＢＣＬＰを用いて所定の電圧レベル以下に降下させる構成について説明したが、プリチャージ電圧が接地電圧以外の固定電圧である場合には、これに限られず、ビット線クランプ回路ＢＬＣＬＰおよびデータバス線クランプ回路ＤＢＣＬＰを用いて所定の電圧レベル以上に上昇させる構成としても良い。
【０１７３】
［実施の形態５の変形例３］
上記の実施の形態５およびこれら変形例においては、データ読出時のビット線およびデータ線の電圧レベルについて説明してきたが、本実施の形態５の変形例３においては、データ読出前のビット線のプリチャージを行なうプリチャージ回路について説明する。
【０１７４】
図１７は、本発明の実施の形態５の変形例３に従う読出回路系の構成図である。
図１７を参照して、この読出回路系は、図１６の読出回路系と比較してプリチャージゲートユニットＰＧＵｊをプリチャージゲートユニットＰＧＵ＃ｊに置換した点が異なる。
【０１７５】
プリチャージゲートユニットＰＧＵ＃ｊは、プリチャージゲートユニットＰＧＵｊと比較して、コラム選択線ＣＳＬｊと電気的に接続されたインバータＩＶｊをさらに含む点が異なる。このプリチャージゲートユニットＰＧＵ＃ｊは、コラム選択線ＣＳＬｊの反転信号の入力を受けて活性化される。
【０１７６】
したがって、コラム選択線ＣＳＬｊの非活性化に応答してプリチャージが実行され、活性化に応答してプリチャージが終了する。
【０１７７】
本構成とすることにより、ビット線イコライズ信号ＢＬＥＱを用いることなく、ビット線対ＢＬＰをプリチャージすることが可能となるため配線層を削減し、部品点数を実施の形態５の変形例２よりも削減することができる。なお、本実施の形態は、実施の形態５およびその変形例１にも適用可能である。
【０１７８】
本発明の薄膜磁性体記憶装置は、データ読出時において、ワード線の活性化に応じて、データ線および選択メモリセルを含む電流経路が形成される前に、差動増幅部を先に活性化させ、第２の電圧とデータ線とを電気的に接続してデータ線の充電を開始する。データ線の充電を早期に完了することにより、データ読出開始から、選択メモリセルの記憶データに応じたレベルへデータ線の通過電流差が到達するまでの時間を短縮し、データ読出を高速化することができる。
【０１７９】
また、薄膜磁性体記憶装置は、データ線は、データ読出前に所定電圧にプリチャージされる。したがって、データ線の充電時間を短縮し、ワード線の立上りから実際にデータが読出されるまでの時間をさらに短縮することができる。これにより、請求項１よりもさらに高速なデータ読出が可能となる。
【０１８０】
また、薄膜磁性体記憶装置は、各データ線を所定電圧にプリチャージするプリチャージゲートと、各データ線を電気的に結合させるイコライズゲートを設けて、それぞれ独立の信号によって制御することができる。これによりデータ読出電流供給開始時においてもイコライズゲートによりデータ線を電気的に接続することができ、各データ線の負荷容量のアンバランスを調整することができる。したがって、各データ線の負荷容量のアンバランスに伴うデータ読出遅延を解消することができ、高速なデータ読出を安定的に実行することができる。
【０１８１】
また、薄膜磁性体記憶装置は、所定電圧生成回路に対して選択メモリセルおよびデータ線を通過する電流経路と同様の電流経路が形成されるため、安定的な所定電圧をイコライズ回路に供給することができる。したがって、所定電圧の変動に基づくメモリセルのデータ破壊を回避することができ、精度よく高速なデータ読出を実行することができる。
【０１８２】
また、薄膜磁性体記憶装置は、データ読出時において、列選択よりも先に差動増幅部が活性化される。すなわち、列選択指示よりも前にローカルデータ線は第２の電圧と電気的に接続され、所定電圧になるように充電が開始される。したがって、ローカルデータ線の充電を早期に開始することにより列選択指示から実際にデータが読出されるまでの時間を短縮することができ全体として高速なデータ読出が可能となる。
【０１８３】
また、薄膜磁性体記憶装置は、データ読出時にデータ線を所定の電圧レベルに変化させるレベル調整回路を設けることにより、データ線の充電時間を短縮し、高速なデータ読出が可能となる。
【０１８４】
また、薄膜磁性体記憶装置は、列選択線を用いてレベル調整回路を制御することができる。したがって、部品点数を増加させることなく高速なデータ読出を実現することができる。
【０１８５】
また、薄膜磁性体記憶装置は、データ線の電圧レベルを所定レベルに維持するクランプ回路を設けることにより、データ線の電圧レベルの変化に伴うメモリセルのデータ破壊を回避することができ、精度よく高速なデータ読出を実行することができる。
【０１８６】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【０１８７】
【図１】本発明の実施の形態に従うＭＲＡＭデバイス１の全体構成を示す概略ブロック図である。
【図２】本発明の実施の形態１に従うデータ読出回路系の構成図である。
【図３】実施の形態１に従うＭＲＡＭデバイスにおけるデータ読出動作を説明するタイミングチャートである。
【図４】実施の形態２に従うデータ読出回路系の構成図である。
【図５】実施の形態２に従うＭＲＡＭデバイスにおけるデータ読出動作を説明するタイミングチャートである。
【図６】実施の形態３に従うデータ読出回路系の構成を示す回路図である。
【図７】実施の形態３に従うＭＲＡＭデバイスにおけるデータ読出動作を説明するタイミングチャートである。
【図８】実施の形態３の変形例に従うデータ読出回路系の構成を示す回路図である。
【図９】実施の形態３の変形例に従うＭＲＡＭデバイスにおけるデータ読出動作を説明するタイミングチャートである。
【図１０】実施の形態４に従うＶＢＬ発生回路５４の構成を示す回路図である。
【図１１】相補のデータ線によってデータ読出動作を行なうためのアレイ構成のバリエーションを説明する概念図である。
【図１２】実施の形態５に従うデータ読出回路系の構成を示す回路図である。
【図１３】実施の形態５に従うＭＲＡＭデバイスにおけるデータ読出動作を説明するタイミングチャートである。
【図１４】実施の形態５の変形例１に従うデータ読出回路系の構成を示す回路図である。
【図１５】実施の形態５の変形例１に従うＭＲＡＭデバイスにおけるデータ読出動作を説明するタイミングチャートである。
【図１６】実施の形態５の変形例２に従う読出回路系の構成図である。
【図１７】本発明の実施の形態５の変形例３に従う読出回路系の構成図である。
【図１８】磁気トンネル接合部を有するメモリセルの構成を示す概略図である。
【図１９】ＭＴＪメモリセルに対するデータ書込動作を説明する概念図である。
【図２０】データ書込時におけるデータ書込電流とトンネル磁気抵抗素子の磁化方向との関係を説明する概念図である。
【図２１】ＭＴＪメモリセルからのデータ読出を説明する概念図である。
【図２２】従来のデータ読出回路系の概念図である。
【図２３】従来のデータ読出回路系のデータ読出におけるタイミングチャートである。
【符号の説明】
【０１８８】
１  ＭＲＡＭデバイス、５  コントロール回路、１０  メモリアレイ、２０  行デコーダ、２５  列デコーダ、３０，３５  読出／書込制御回路、５０，５０ａ  データ線イコライズ回路、５４  ＶＢＬ発生回路、５５  Ｖｒｅｆ発生回路、６０  差動増幅部、７０
レベル調整回路、ＤＢＣＬＰ  データバス線クランプ回路、ＢＬＣＬＰ  ビット線クランプ回路。
【図１】
2008084533.tif 000003
【図２】
2008084533.tif 000004
【図３】
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【図４】
2008084533.tif 000006
【図５】
2008084533.tif 000007
【図６】
2008084533.tif 000008
【図７】
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【図８】
2008084533.tif 000010
【図９】
2008084533.tif 000011
【図１０】
2008084533.tif 000012
【図１１】
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【図１２】
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【図１３】
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【図１４】
2008084533.tif 000016
【図１５】
2008084533.tif 000017
【図１６】
2008084533.tif 000018
【図１７】
2008084533.tif 000019
【図１８】
2008084533.tif 000020
【図１９】
2008084533.tif 000021
【図２０】
2008084533.tif 000022
【図２１】
2008084533.tif 000023
【図２２】
2008084533.tif 000024
【図２３】
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