(57)【要約】【課題】本発明は、高周波動作が要求されるＤＲＡＭなどにおいて、書き込み動作時の動作マージンを容易に確保できるようにする。【解決手段】たとえば、読み出し書き込み制御回路内に設けられたＷＥＮＢ生成回路１８-1は、内部クロックＣＬＫＩＮに同期した、抵抗素子Ｒと容量素子ＣとからなるＲＣ遅延部１８ａにより規定される活性化期間を持つパルスＰＵＬＳＥを生成する。そして、その生成したパルスＰＵＬＳＥを出力部のインバータ回路ＩＮＶｄによって反転させ、該パルスＰＵＬＳＥの非活性化期間をＳＡの書き込み動作期間（活性化期間）とする、書き込み活性化信号ＷＥＮＢとして出力する構成となっている。【選択図】      図３
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【特許請求の範囲】
【請求項１】
データを記憶するためのメモリセルと、
前記メモリセルに前記データを書き込むためのセンスアンプと、
内部クロックに同期して、一定期間活性化するパルスを生成するパルス生成回路と、
前記パルス生成回路で生成された前記パルスを反転させ、前記パルスの非活性化期間を前記センスアンプの書き込み動作期間とする書き込み活性化信号を出力する出力回路と
を具備したことを特徴とする半導体記憶装置。
【請求項２】
前記パルス生成回路は、抵抗素子（Ｒ）と容量素子（Ｃ）とからなるＲＣ遅延回路によって構成され、前記ＲＣ遅延回路により規定される活性化期間を持つパルスを生成するものであることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記センスアンプは前記メモリセルごとに設けられ、選択されたワード線に接続された前記メモリセルにつながるビット線を、データ線上の書き込みデータに応じて駆動することによって、前記メモリセルに対する前記データの書き込みを行うものであることを特徴とする請求項１に記載の半導体記憶装置。
【請求項４】
所定個の前記メモリセルを有する複数のセルアレイをさらに備え、
前記複数のセルアレイをそれぞれ含む複数のメモリサブマクロを、入出力バッファにつながるグローバルデータ線に沿って配置してなる半導体記憶装置であって、
前記パルス生成回路が、前記内部クロックの配線および前記グローバルデータ線の配線遅延の差を補償する機能を有して構成されていることを特徴とする請求項１に記載の半導体記憶装置。
【請求項５】
前記複数のメモリサブマクロは、それぞれ、ロウデコーダ、センスアンプ、ライトバッファ、ＣＳＬ制御回路、ライトバッファ制御回路、および、読み出し書き込み制御回路を備え、
前記読み出し書き込み制御回路内に、前記パルス生成回路および前記出力回路が設けられていることを特徴とする請求項４に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関するもので、たとえば、高周波動作が要求されるＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）などの半導体メモリ装置に関する。
【背景技術】
【０００２】
近年の半導体記憶装置、特に、高周波動作が要求される半導体メモリ装置においては、センスアンプ（ＳＡ）によるビット線への書き込み期間（以下、ＳＡの書き込み動作期間）が、動作周波数にかかわらず、内蔵するＲＣ遅延回路の出力をもとに生成される書き込みパルスの活性化期間により一義的に規定されている。
【０００３】
たとえば、半導体メモリ装置のデータ書き込み動作において、メモリ内部のＲＣ遅延回路により規定された、ある一定の活性化期間をもつ書き込みパルスＷＥＮＢが活性化されると、それに同期して、メモリ内部のライトバッファを活性化するライトバッファ活性化信号ＷＢＵＦＥＮＢが活性化される。ライトバッファは、ライトバッファ活性化信号ＷＢＵＦＥＮＢの活性化期間にメモリ内部の相補データ線ＤＱｔ／ｃを駆動し、ライトバッファ活性化信号ＷＢＵＦＥＮＢの非活性化期間に相補データ線ＤＱｔ／ｃをイコライズする。一方、メモリ内部のＣＳＬ制御回路は、書き込みパルスＷＥＮＢの活性化期間に与えられるアドレスにしたがって、カラムセレクトストローブ信号ＣＳＬを活性化する。すなわち、ＳＡの書き込み動作期間とは、カラムセレクトストローブ信号ＣＳＬの活性化期間と相補データ線ＤＱｔ／ｃの駆動期間とが重複した期間であり、前述のように、書き込みパルスＷＥＮＢによって規定される。
【０００４】
しかしながら、従来のように、ＲＣ遅延回路の出力をもとに生成される書き込みパルスの活性化期間によりＳＡの書き込み動作期間を規定することは、高周波動作が要求される半導体メモリ装置にとっては、いくつかのデメリットを負うこととなる。たとえば、パルス生成回路は、ある程度のリセット時間を必要とするが、このリセット時間が書き込み動作時のサイクル時間に含まれてしまうという点である。また、ＲＣ遅延回路による遅延は、トランジスタの能力で決まるＳＡの書き込み動作に比べて電源電圧依存性が小さい。
【０００５】
前述の通り、動作周波数を緩和しても、ＳＡの書き込み動作期間には変化が生じない。そのため、スクリーニング試験などに必要な低電圧時に十分なＳＡの書き込み動作期間を確保しようとすると、中電圧時には不必要に活性化期間の長い書き込みパルスが生成されることとなり、製品のスペック電圧とされることの多い、中電圧での高速動作を律速してしまう。また、ＲＣ遅延回路のプロセスばらつきを考慮する場合、ＳＡの実際の能力に対し、さらに余裕を持たせた書き込み動作期間を規定する必要が生じ、高速動作をより律速する。
【０００６】
なお、半導体記憶装置において、メモリセルデバイス特性を補償した書き込みパルスの生成を可能にした提案がすでになされている（たとえば、特許文献１参照）。
【特許文献１】特開平０７−１５３２７５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、高速動作が律速されるのを防止できるとともに、書き込み動作時の動作マージンを容易に確保することが可能な半導体記憶装置を提供することを目的としている。
【課題を解決するための手段】
【０００８】
本願発明の一態様によれば、データを記憶するためのメモリセルと、前記メモリセルに前記データを書き込むためのセンスアンプと、内部クロックに同期して、一定期間活性化するパルスを生成するパルス生成回路と、前記パルス生成回路で生成された前記パルスを反転させ、前記パルスの非活性化期間を前記センスアンプの書き込み動作期間とする書き込み活性化信号を出力する出力回路とを具備したことを特徴とする半導体記憶装置が提供される。
【発明の効果】
【０００９】
上記の構成により、高速動作が律速されるのを防止できるとともに、書き込み動作時の動作マージンを容易に確保することが可能な半導体記憶装置を提供できる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施の形態について図面を参照して説明する。ただし、図面は模式的なものであり、寸法の比率などは現実のものとは異なることに留意すべきである。また、図面の相互間においても、互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
【００１１】
［第１の実施形態］
図１は、この発明の第１の実施形態にしたがった半導体メモリ装置（半導体記憶装置）の基本構成を示すものである。なお、ここでは、高周波動作が要求されるＤＲＡＭを例に説明する。
【００１２】
図１に示すように、セルアレイ１１には、ワード線ＷＬ＜ｎ＞（ｎ＝…，ｉ−１，ｉ，ｉ＋１，…）の選択を行うロウデコーダ部１２、および、セルアレイ１１に対し、データの読み／書きを行うセンスアンプ（ＳＡ）部１３が接続されている。ＳＡ部１３は複数のＳＡからなり、これに隣接するＣＳＬ制御回路１４によって、ＳＡおよびＳＡに接続されたビット線対ＢＬｔ／ｃの選択が行われる。
【００１３】
一方、外部クロックＣＬＫはクロックバッファ１５によって取り込まれ、そこでの内部クロックＣＬＫＩＮの生成に供される。また、外部から入力されるアドレスＡＤＤは、内部クロックＣＬＫＩＮに同期してアドレスバッファ１６内に取り込まれる。アドレスＡＤＤのうち、ロウアドレスはロウデコーダ部１２へ、カラムアドレス（信号ＣＡＤＤ）はＣＳＬ制御回路１４へ、それぞれ供給される。
【００１４】
また、外部から入力される読み出し／書き込みコマンドＲＤ／ＷＴは、内部クロックＣＬＫＩＮに同期してコマンドバッファ１７内に取り込まれる。その読み出し／書き込みコマンドＲＤ／ＷＴ（または、内部書き込みコマンド信号ＷＣ）は、内部クロックＣＬＫＩＮとともに、読み出し書き込み制御回路１８、ＣＳＬ制御回路１４およびライトバッファ制御回路１９などへ供給され、これらの回路を制御する。
【００１５】
これに対し、外部入力書き込みデータＤＩＮ上の書き込みデータは、Ｉ／Ｏ（入／出力）バッファ２０へ供給された後、書き込みデータ線ＷＤＡＴＡによってライトバッファ部２１へと送られる。さらに、その書き込みデータは、相補データ線ＤＱｔ／ｃを介してＳＡ部１３へ伝達される。
【００１６】
図２は、図１に示した構成の半導体メモリ装置において、ＳＡとメモリセルとの接続例を、１つのライトバッファに着目して示すものである。すなわち、セルアレイ１１には、複数のワード線ＷＬ＜ｎ＞と複数のビット線対ＢＬｔ／ｃとが存在し、ワード線ＷＬ＜ｎ＞とビット線対ＢＬｔ／ｃのいずれか一方との交点（この例の場合、ワード線ＷＬ＜ｉ＞とビット線ＢＬｔとの交点およびワード線ＷＬ＜ｉ＋１＞とビット線ＢＬｃとの交点）にメモリセルＣＬが配置されている。任意のワード線ＷＬ＜ｎ＞により選択されたロウアドレス上のメモリセルＣＬのうち、カラムアドレスストローブ信号ＣＳＬにより選択されたＳＡ１３ａに接続されたビット線対ＢＬｔ／ｃに属するメモリセルＣＬに対して、ＳＡ１３ａによるデータの読み出し／書き込みが行われる。
【００１７】
通常、メモリ内部には、記憶するデータのメモリ容量に応じて複数のセルアレイ１１が存在する。
【００１８】
ＳＡ部１３を構成するＳＡ１３ａは、それぞれ、ビット線対ＢＬｔ／ｃ上のデータを相補データ線ＤＱｔ／ｃ上へ読み出す、あるいは、相補データ線ＤＱｔ／ｃ上の書き込みデータをビット線対ＢＬｔ／ｃに書き込む（書き込みデータに応じてビット線対ＢＬｔ／ｃを駆動する）ものである。通常は、一対の相補データ線ＤＱｔ／ｃごとにＳＡ１３ａが接続され、カラムアドレスストローブ信号ＣＳＬにより選択されるＳＡ１３ａに対応するＣＳＬゲート対１４ａが導通されることによって、選択されたＳＡ１３ａと相補データ線ＤＱｔ／ｃとの間でデータの読み／書きが行われる。
【００１９】
ＣＳＬ制御回路１４は、たとえばコマンドバッファ１７によって内部書き込みコマンド信号ＷＣが活性化されると、ＣＳＬゲート対１４ａを制御するための、カラムアドレス信号ＣＡＤＤにより選択されるカラムアドレスストローブ信号ＣＳＬを活性化する。カラムアドレスストローブ信号ＣＳＬの活性化期間は、読み出し書き込み制御回路１８から供給される書き込み活性化信号ＷＥＮＢがハイ（Ｈ）レベルの活性化期間となる。
【００２０】
ライトバッファ制御回路１９は、内部書き込みコマンド信号ＷＣが活性化されると、ライトバッファ２１ａを制御するための、ライトバッファ活性化信号ＷＢＵＦＥＮＢを活性化する。本実施形態の場合、ライトバッファ活性化信号ＷＢＵＦＥＮＢの活性化期間は、書き込み活性化信号ＷＥＮＢがＨレベルの活性化期間となる。
【００２１】
ライトバッファ部２１は複数のライトバッファ２１ａからなり、それぞれのライトバッファ２１ａは、ライトバッファ活性化信号ＷＢＵＦＥＮＢに同期して、書き込みデータ線ＷＤＡＴＡ上の書き込みデータをラッチし、同時に、相補データ線ＤＱｔ／ｃへ書き込みデータを出力する。また、ライトバッファ活性化信号ＷＢＵＦＥＮＢが非活性になると、相補データ線ＤＱｔ／ｃをイコライズする。
【００２２】
通常、メモリ内部には、必要なデータ転送速度に見合うビット数分のライトバッファ２１ａが存在する。
【００２３】
書き込み活性化信号ＷＥＮＢは、読み出し書き込み制御回路１８内のＷＥＮＢ生成回路１８-1によって生成される。
【００２４】
図３は、上記したＷＥＮＢ生成回路１８-1の構成例を示すものである。ＷＥＮＢ生成回路１８-1は読み出し書き込み制御回路１８内に設けられ、内部クロックＣＬＫＩＮに同期した、書き込み活性化信号ＷＥＮＢを生成する。本実施形態の場合、ＷＥＮＢ生成回路１８-1は、抵抗素子Ｒと容量素子ＣとからなるＲＣ遅延部（パルス生成回路）１８ａを有し、このＲＣ遅延部１８ａにより規定される活性化期間（Ｈレベル）を持つパルスＰＵＬＳＥを生成する。生成されたパルスＰＵＬＳＥは、出力部に配置されたインバータ回路（出力回路）ＩＮＶｄにより反転されて書き込み活性化信号ＷＥＮＢとして出力される。すなわち、生成されたパルスＰＵＬＳＥの非活性化期間（Ｌレベル）が書き込み活性化信号ＷＥＮＢの活性化期間となる。
【００２５】
なお、ＷＥＮＢ生成回路１８-1は、上記ＲＣ遅延部１８ａおよび上記インバータ回路ＩＮＶｄのほか、たとえば、ＰチャネルＭｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ（ＰＭＯＳ）トランジスタＭＰ１０、ＮチャネルＭＯＳ（ＮＭＯＳ）トランジスタＭＮ１０、インバータ回路ＩＮＶａ，ＩＮＶｂ，ＩＮＶｃ、および、ＮＡＮＤａ回路とＮＡＮＤｂ回路とからなるフリップフロップ部Ｆ／Ｆを有して構成されている。
【００２６】
図４は、図３に示したＷＥＮＢ生成回路１８-1の動作を説明するために示すタイミングチャートである。まず、内部クロックＣＬＫＩＮが活性化してＨレベルになると、インバータ回路ＩＮＶｂにより反転された反転クロックＣＬＫＩＮｎのＬレベルが、ＮＡＮＤａ回路およびＮＡＮＤｂ回路からなるフリップフロップ部Ｆ／Ｆに供給される。
【００２７】
リセット状態では、ノードＲＥＳＥＴのレベルはＨレベルである。そのため、この時に、ノードＰＵＬＳＥｎのレベルがＬレベルにラッチされ、これにより、ノード（パルス）ＰＵＬＳＥが活性化されて、Ｈレベルとなる。その結果、出力ノード（書き込み活性化信号）ＷＥＮＢが非活性化して、Ｌレベルとなる。また、ノードＰＵＬＳＥｎのレベルがＬレベルになると、ＰＭＯＳトランジスタＭＰ１０が導通し、抵抗素子Ｒおよび容量素子ＣからなるＲＣ遅延部１８ａを介して、ノードＲＣｄｅｌａｙが充電される。
【００２８】
ノードＲＣｄｅｌａｙがあるレベルまで充電され、ＰＭＯＳトランジスタＭＰ２０とＮＭＯＳトランジスタＭＮ２０とからなるインバータ回路ＩＮＶｃの回路しきい値を越えると、ＮＭＯＳトランジスタＭＮ２０が導通し、ノードＲＥＳＥＴのレベルがＬレベルになる。これにより、ノードＰＵＬＳＥｎのレベルがＨレベルとなり、ノードＰＵＬＳＥが非活性化して、Ｌレベルとなる。その結果、出力ノードＷＥＮＢが活性化して、Ｈレベルとなる。
【００２９】
ここまでが、パルスにおける活性化期間の生成にかかるプロセスである。つまり、抵抗素子Ｒおよび容量素子ＣによりノードＰＵＬＳＥが活性化されてから、ノードＲＣｄｅｌａｙが充電される速度は、抵抗素子Ｒの抵抗値および容量素子Ｃの容量に依存しており、これらの値によってノードＰＵＬＳＥの活性化時間が規定される。
【００３０】
その後、ノードＰＵＬＳＥｎのＨレベルを受けて、ＮＭＯＳトランジスタＭＮ１０が導通し、ノードＲＣｄｅｌａｙが放電される。さらに、ＰＭＯＳトランジスタＭＰ２０が導通して、ノードＲＥＳＥＴのレベルがリセット状態のＨレベルとなる。こうして、ＮＡＮＤａ回路およびＮＡＮＤｂ回路からなるフリップフロップ部Ｆ／Ｆは、次のサイクルにおいて、内部クロックＣＬＫＩＮが活性化した際にノードＣＬＫＩＮｎのＬレベルを受け付けることが可能な状態となる。
【００３１】
なお、ノードＲＥＳＥＴのレベルがリセット状態になる前に、次のサイクルの内部クロックＣＬＫＩＮが活性化しても、パルスＰＵＬＳＥが活性化することはなく、よって、書き込み活性化信号ＷＥＮＢが活性化されることはない。すなわち、ＷＥＮＢ生成回路１８-1の動作サイクル時間は、ノードＰＵＬＳＥの活性化期間、および、それに続くリセット動作のための期間（リセット時間）の和で決まることになる。
【００３２】
図５は、図２に示した構成（メモリマクロ）における動作を説明するために示すタイミングチャートである。まず、内部書き込みコマンドＷＣが活性化状態になると、書き込み活性化信号ＷＥＮＢに同期して、ライトバッファ活性化信号ＷＢＵＦＥＮＢが活性化される。これにより、ライトバッファ２１ａは、書き込みデータを相補データ線ＤＱｔ／ｃ上に書き込む。
【００３３】
次いで、書き込み活性化信号ＷＥＮＢが非活性化し、これにより、ライトバッファ活性化信号ＷＢＵＦＥＮＢが非活性化される。すると、ライトバッファ２１ａは、相補データ線ＤＱｔ／ｃをイコライズする。
【００３４】
一方、ＣＳＬ制御回路１４は、上記書き込み活性化信号ＷＥＮＢに同期して、順次、カラムアドレス信号ＣＡＤＤによって選択されるカラムアドレスストローブ信号ＣＳＬを活性化する。これにより、カラムアドレスストローブ信号ＣＳＬによって選択されたＳＡ１３ａにより、書き込みデータのビット線対ＢＬｔ／ｃへの書き込みが行われる。
【００３５】
この時、ＷＥＮＢ生成回路１８-1のリセット動作は書き込み動作期間中に行われるため、リセット時間がサイクル時間に影響を与えることはない。
【００３６】
また、たとえば図６に示すように、動作周波数を緩和することによってＳＡの書き込み動作期間を長く取ることが可能となる。したがって、従来とは異なり、かなりの低電圧時においてもＳＡによるデータの書き込みが可能となる。
【００３７】
また、パルス活性化期間には低電圧時の動作補償期間が含まれていないため、スペック電圧付近での高速動作が可能となる。
【００３８】
加えて、ＷＥＮＢ生成回路１８-1中の、ＲＣ遅延部１８ａにより規定されるパルス活性化期間は従来に比べて格段に小さくなるため、ＲＣ遅延部１８ａのプロセスばらつきも相対的に小さくなり、動作周波数への影響が小さくなる。
【００３９】
上記したように、あるパルスの活性化期間をＲＣ遅延部で規定するパルス生成回路を備える半導体メモリ装置において、生成されるパルスの非活性期間をＳＡの書き込み動作期間とするようにしている。すなわち、ＲＣ遅延部で生成されたパルスを反転させることによって、その非活性化期間（Ｌレベル）がパルス活性化期間（Ｈレベル）となる、書き込み活性化信号ＷＥＮＢを生成するようにしている。これにより、サイクル時間を、パルスの活性化期間とリセット動作期間との和によって規定できるようになる。したがって、高速動作が律速されるのを防止できるとともに、書き込み動作時の動作マージンを確保することが容易に可能となるものである。
【００４０】
［第２の実施形態］
図７は、この発明の第２の実施形態にしたがった半導体メモリ装置（半導体記憶装置）の基本構成を示すものである。ここでは、複数のメモリサブマクロを有した大容量メモリ（ＤＲＡＭ）を構成した場合を例に説明する。なお、図１と同一部分には同一符号を付して、詳しい説明は割愛する。
【００４１】
図７に示すように、この半導体メモリ装置には、複数のメモリサブマクロＳＭａ，ＳＭｂ，ＳＭｃ，ＳＭｄ，…が設けられている。メモリサブマクロＳＭａ，ＳＭｂ，ＳＭｃ，ＳＭｄ，…のそれぞれは、セルアレイ１１、ロウデコーダ部１２、センスアンプ（ＳＡ）部１３、ライトバッファ部２１、ＣＳＬ制御回路１４、ライトバッファ制御回路１９、および、読み出し書き込み制御回路１８を有して構成されている。なお、各サブマクロＳＭａ，ＳＭｂ，ＳＭｃ，ＳＭｄ，…においては、便宜上、読み出し書き込み制御回路１８を構成する回路のうち、ＷＥＮＢ生成回路１８-1のみを記している。
【００４２】
メモリサブマクロＳＭａ，ＳＭｂ，ＳＭｃ，ＳＭｄ，…のそれぞれは、Ｉ／Ｏバッファ２０につながるグローバル書き込みデータ線ＧＷＤＡＴＡ＜ｋ＞（ｋ＝０，１，２，３，…）に沿う方向に順に配設されている。すなわち、Ｉ／Ｏバッファ２０および各サブマクロＳＭａ，ＳＭｂ，ＳＭｃ，ＳＭｄ，…のライトバッファ部２１は、グローバル書き込みデータ線ＧＷＤＡＴＡ＜０＞，＜１＞，…，＜ｋ−１＞，＜ｋ＞を介して相互に接続されている。
【００４３】
一方、外部クロックＣＬＫはクロックバッファ１５によって取り込まれ、そこでの内部クロックＣＬＫＩＮの生成に供される。また、内部クロックＣＬＫＩＮは、グローバル書き込みデータ線ＧＷＤＡＴＡ＜ｋ＞に沿う方向の中央部付近において、バッファ３１により再駆動された後、ツリー化されて制御クロックＴＣＬＫＩＮとなり、各サブマクロＳＭａ，ＳＭｂ，ＳＭｃ，ＳＭｄ，…へ供給される。これは、外部クロックＣＬＫに対して、サブマクロＳＭａ，ＳＭｂ，ＳＭｃ，ＳＭｄ，…間における各種の動作タイミングを同一にするためのものであり、大容量メモリでは内部クロックＣＬＫＩＮをツリー化することが多い。また、外部より入力される外部クロックＣＬＫのＨレベル期間は、メモリユーザによって小さくなる場合もあるため、内部クロックＣＬＫＩＮはＲＣ遅延を小さくするように設計されている。
【００４４】
なお、その他の、たとえばアドレスバッファおよびコマンドバッファなどの記述については、それを省略している。
【００４５】
また、本実施形態において、グローバル書き込みデータ線ＧＷＤＡＴＡ＜ｋ＞は多ビットであることからツリー化は不可能であり、その配線長は内部クロックＣＬＫＩＮの配線長に比べて増大する。また、十分な配線幅を確保することも難しい。そのため、内部クロックＣＬＫＩＮの配線とグローバル書き込みデータ線ＧＷＤＡＴＡ＜ｋ＞とのＲＣ配線遅延の差は、たとえば図８に示すように増大する。この差は高電圧となっても軽減されないため、ＲＣ遅延部１８ａによる遅延によって補償されるべきものである。なぜなら、これをインバータ遅延によって補償しようとすると、低電圧時において、このインバータ遅延がサイクル時間を大幅に悪化させるためである。
【００４６】
すなわち、本実施形態の構成とした場合、たとえば図８に示すように、内部クロックＣＬＫＩＮの配線とグローバル書き込みデータ線ＧＷＤＡＴＡ＜ｋ＞とのＲＣ配線遅延を補償する機能を、ＷＥＮＢ生成回路１８-1内のＲＣ遅延部１８ａによりマージさせることによって、サイクル時間の短縮を図ることが可能である。
【００４７】
このような複数のメモリサブマクロＳＭａ，ＳＭｂ，ＳＭｃ，ＳＭｄ，…を有した構成とした場合にも、前述した第１の実施形態の場合と同様に、各メモリサブマクロＳＭａ，ＳＭｂ，ＳＭｃ，ＳＭｄ，…において、制御クロックＴＣＬＫＩＮに同期した、パルスの非活性期間をＳＡの書き込み動作期間とする書き込み活性化信号ＷＥＮＢを生成することにより、高速動作が律速されるのを防止できるとともに、書き込み動作時の動作マージンを確保することが容易に可能となるものである。
【００４８】
なお、上記した実施形態においては、いずれも高周波動作が要求されるＤＲＡＭを例に説明したが、これに限らず、たとえばあるパルスの活性化期間をＲＣ遅延部で規定するパルス生成回路を備える半導体メモリ装置であれば同様に適用できる。
【００４９】
また、単体の半導体メモリ装置に限らず、たとえば、半導体集積回路などに混載された半導体メモリ装置への適用も可能である。
【００５０】
その他、本願発明は、上記（各）実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記（各）実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。たとえば、（各）実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題（の少なくとも１つ）が解決でき、発明の効果の欄で述べられている効果（の少なくとも１つ）が得られる場合には、その構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【００５１】
【図１】この発明の第１の実施形態にしたがった、半導体メモリ装置の構成例を示すブロック図。
【図２】図１に示した半導体メモリ装置における、ＳＡとメモリセルとの接続の一例（メモリマクロ）を示す構成図。
【図３】読み出し書き込み制御回路内に設けられた、ＷＥＮＢ生成回路の構成例を示す回路図。
【図４】図３に示したＷＥＮＢ生成回路の動作を説明するために示すタイミングチャート。
【図５】図２に示したメモリマクロの動作を説明するために示すタイミングチャート。
【図６】図１に示した構成の、半導体メモリ装置の制御特性を説明するために示す図。
【図７】この発明の第２の実施形態にしたがった、半導体メモリ装置の構成例を示すブロック図。
【図８】図７に示した半導体メモリ装置の、基本的な動作について説明するために示すタイミングチャート。
【符号の説明】
【００５２】
１１…セルアレイ、１２…ロウデコーダ部、１３…センスアンプ（ＳＡ）部、１３ａ…ＳＡ、１４…ＣＳＬ制御回路、１５…クロックバッファ、１６…アドレスバッファ、１７…コマンドバッファ、１８…読み出し書き込み制御回路、１８-1…ＷＥＮＢ生成回路、１８ａ…ＲＣ遅延部、１９…ライトバッファ制御回路、２０…Ｉ／Ｏバッファ、２１…ライトバッファ部、２１ａ…ライトバッファ、ＷＬ＜ｎ＞…ワード線、ＢＬｔ／ｃ…ビット線対、ＩＮＶｄ…インバータ回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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