(57)【要約】【課題】しきい値電圧の制御性が良く、しきい値電圧のバラツキが抑制され、２種類を超えるしきい値電圧の実現と低電源電圧化との両立を図ることのできる高性能な不揮発性半導体記憶素子及び不揮発性半導体記憶装置を提供することを可能にする。【解決手段】不揮発性半導体記憶素子のチャネルを板状に形成し、チャネル領域の一方の面上には絶縁膜を介して電荷蓄積層を形成し、その上に絶縁膜を介して制御ゲート電極を形成する。チャネル領域の他方の面上には絶縁膜を介して制御ゲート電極を形成する。板状半導体領域の厚さは、その不純物濃度で決まる最大空乏層の厚さの二倍よりも薄く形成する。この様にすると、制御ゲート電極の電圧を変化させる事に伴うしきい値電圧の変動量を、従来素子に於ける限界値を超えて小さくする事が可能となる。その結果としてしきい値電圧の制御性を向上させ、低電源電圧化の可能な、その結果として低消費電力化の可能な不揮発性半導体記憶素子を得ることができる。【選択図】図２
2008084956.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に板状に形成された第一導電型の半導体領域と、
前記半導体領域の第一の面を覆うように形成された第一の絶縁膜と、
前記第一の絶縁膜を覆うように形成された電荷蓄積層と、
前記電荷蓄積層を覆うように形成された第二の絶縁膜と、
前記第二の絶縁膜を覆うように形成された第一の制御ゲート電極と、
前記半導体領域の前記第一の面と反対側の第二の面を覆うように形成された第三の絶縁膜と、
前記第三の絶縁膜を覆うように形成された第二の制御ゲート電極と、
前記半導体領域中に前記電荷蓄積層を挟み且つ前記電荷蓄積層と少なくとも一部が重なる様に形成された第二導電型のソース・ドレイン領域と、
を備え、
前記半導体領域の厚さが、半導体領域中の不純物濃度で決まる最大空乏層厚さの二倍以下であり、かつ前記第一の制御ゲート電極と前記第二の制御ゲート電極とが電気的に結合されている事を特徴とする不揮発性半導体記憶素子。
【請求項２】
前記第一の絶縁膜の酸化膜換算膜厚と前記第二の絶縁膜の酸化膜換算膜厚との和が、前記第三の絶縁膜の酸化膜換算膜厚以上である事を特徴とする請求項１記載の不揮発性半導体記憶素子。
【請求項３】
前記第三の絶縁膜の誘電率が、前記第一の絶縁膜の誘電率以上である事を特徴とする請求項２記載の不揮発性半導体記憶素子。
【請求項４】
前記第一の絶縁膜の酸化膜換算膜厚が、前記第二の絶縁膜の酸化膜換算膜厚以上である事を特徴とする請求項１乃至３のいずれかに記載の不揮発性半導体記憶素子。
【請求項５】
前記第二の絶縁膜の誘電率が、前記第一の絶縁膜の誘電率以上である事を特徴とする請求項４記載の不揮発性半導体記憶素子。
【請求項６】
前記半導体領域を流れる電流の主方向は前記半導体基板の表面に平行であり、且つ前記第一の制御ゲート電極と前記第二の制御ゲート電極とを結ぶ方向も前記半導体基板の表面に平行である事を特徴とする請求項１乃至５の何れかに記載の不揮発性半導体記憶素子。
【請求項７】
半導体支持基板、前記半導体支持基板上に設けられた埋め込み絶縁膜、および前記埋め込み絶縁膜上に設けられた第一導電型の半導体層を有するＳＯＩ基板と、
前記半導体層に離間して形成された第二導電型のソース・ドレイン領域と、
前記ソース・ドレイン領域間の前記半導体層上に形成された第一の絶縁膜と、
前記第一の絶縁膜上に形成された電荷蓄積層と、
前記電荷蓄積層上に形成された第二の絶縁膜と、
前記第二の絶縁膜上に形成された第一の制御ゲート電極と、
前記埋め込み絶縁膜直下の前記半導体支持基板上に前記第一の制御ゲート電極と交差するように形成された第二の制御ゲート電極と、
を備え、
前記ソース・ドレイン領域は、前記半導体層中に前記電荷蓄積層を挟み且つ前記電荷蓄積層と少なくとも一部が重なる様に形成され、
前記半導体層の厚さが、半導体層中の不純物濃度で決まる最大空乏層厚さの二倍以下である事を特徴とする不揮発性半導体記憶素子。
【請求項８】
前記第一の絶縁膜の酸化膜換算膜厚と前記第二の絶縁膜の酸化膜換算膜厚との和が、前記埋め込み絶縁膜の酸化膜換算膜厚以上である事を特徴とする請求項７記載の不揮発性半導体記憶素子。
【請求項９】
前記埋め込み絶縁膜の誘電率が、前記第一の絶縁膜の誘電率以上である事を特徴とする請求項８記載の不揮発性半導体記憶素子。
【請求項１０】
前記第一の絶縁膜の酸化膜換算膜厚が、前記第二の絶縁膜の酸化膜換算膜厚以上である事を特徴とする請求項７乃至９のいずれかに記載の不揮発性半導体記憶素子。
【請求項１１】
前記第二の絶縁膜の誘電率が、前記第一の絶縁膜の誘電率以上である事を特徴とする請求項１０記載の不揮発性半導体記憶素子。
【請求項１２】
前記第二の制御ゲート電極は前記ソース・ドレイン領域下および前記ソース・ドレイン領域間の前記半導体層下の前記半導体支持基板上にあり、前記第二の制御ゲート電極および前記ソース・ドレイン領域の、前記第二の制御ゲート電極と交差する前記第一の制御ゲート電極の延在する方向の長さは実質的に同じである事を特徴とする請求項７乃至１１記載のいずれかに記載の不揮発性半導体記憶素子。
【請求項１３】
請求項１乃至６のいずれかに記載の不揮発性半導体記憶素子を複数個備え、前記複数の不揮発性半導体記憶素子が格子状に配置された、且つ同一の行に含まれ且つ隣り合う不揮発性半導体記憶素子の前記ソース・ドレイン領域は相互に結合され、且つ同一の列に含まれる不揮発性半導体記憶素子の前記第一及び第二の制御ゲート電極は相互に結合されている事を特徴とする不揮発性半導体記憶装置。
【請求項１４】
請求項７乃至１２のいずれかに記載の不揮発性半導体記憶素子を複数個備え、前記複数の不揮発性半導体記憶素子が格子状に配置され、且つ同一の行に含まれ且つ隣り合う不揮発性半導体記憶素子の前記ソース・ドレイン領域は相互に結合され、且つ同一の列に含まれる不揮発性半導体記憶素子の前記第一の制御ゲート電極は相互に結合され、且つ同一の行に含まれる不揮発性半導体記憶素子の前記第二の制御ゲート電極は相互に結合されている事を特徴とする不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は不揮発性半導体記憶素子及びそれを含む不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
従来の不揮発性半導体記憶素子は、制御ゲート電極とソース・ドレイン領域との電位を調節する事でチャネル領域と制御ゲート電極との間に設けた電荷蓄積層に電荷を注入ないし放出させる事に依り、電荷蓄積層の内部にある電荷量を調節し、それに依って素子のしきい値電圧(素子のソースとドレインとの間のオン状態(導通状態)とオフ状態(非導通状態)との切り替わる制御ゲート電圧)を変える事で情報の記憶を行っている。
【０００３】
この方式の不揮発性半導体記憶素子に於いて本来はしきい値電圧を２通りに変化させる事で一つの素子あたり１ビットの情報を記憶していた。それ故、集積度の向上を図る為には個々の記憶素子あたり１ビットを越える情報を記憶させる必要が在る。１ビットを超える多値の情報を記憶させる為に、電荷蓄積層中の電荷の量を微調整する事で２種類を超えるしきい値電圧を実現する方法が知られている(例えば非特許文献１、２参照)。
【非特許文献１】Masayuki Ichige, et al. “A novel self-aligned shallow trench isolation cell for 90 nm 4Gbit NAND Flash EEPROMs,” in Technical Digest of 2003 Symposium on VLSI Technology pp.89-90
【非特許文献２】Osama Khouri, et al. “Program and Verify Word-Line Voltage Regulator for Multilevel Flash Memories,” in Analog Integrated Circuits and Signal Processing, vol. 34 (2003) pp.119-131
【発明の開示】
【発明が解決しようとする課題】
【０００４】
この様に電荷蓄積層中の電荷の量を微調整する等の方法で２種類のしきい値電圧を実現する方法では、しきい値電圧のバラツキ(以下では「ΔＶＴＨ」と記す）を十分に小さい値に収める必要がある。その理由は次の通りである。素子はｎ型であるとする。例として一つの素子あたり２ビットの情報を記憶する場合を考えると、しきい値電圧を４通りに調節する必要がある。最も低いしきい値電圧は負の値、最も高いしきい値電圧は電源電圧（以下では「ＶＤＤ」と記す）よりも高い値としても、ゼロと電源電圧との間に２種類のしきい値電圧が収まる必要がある。それ故、ＶＤＤ＞２×ΔＶＴＨと言う関係を満たす必要が在る。ここでΔＶＴＨの具体的な値としてはベリファイ機能を持たせない場合で約２．３Ｖ（非特許文献１参照）、ベリファイ機能を持たせる場合で約０．５Ｖ（非特許文献２参照）の値が報告されている。それ故、ベリファイ機能を持たせる場合でもＶＤＤは０．５Ｖ×２＝１Ｖ程度よりも低い値とする事は不可能である。この事は低消費電力化の要求に必要な低電源電圧化の大きな妨げとなっていた。
【０００５】
本発明は、上記問題点を解決するために成されたもので、その目的はしきい値電圧の制御性の向上を図る事で２種類を超えるしきい値電圧の実現と低電源電圧化との両立を図り、高性能の不揮発性半導体記憶素子及び不揮発性半導体記憶装置を提供する事に在る。
【課題を解決するための手段】
【０００６】
本発明の第１の態様による不揮発性半導体記憶素子は、半導体基板上に板状に形成された第一導電型の半導体領域と、前記半導体領域の第一の面を覆うように形成された第一の絶縁膜と、前記第一の絶縁膜を覆うように形成された電荷蓄積層と、前記電荷蓄積層を覆うように形成された第二の絶縁膜と、前記第二の絶縁膜を覆うように形成された第一の制御ゲート電極と、前記半導体領域の前記第一の面と反対側の第二の面を覆うように形成された第三の絶縁膜と、前記第三の絶縁膜を覆うように形成された第二の制御ゲート電極と、前記半導体領域中に前記電荷蓄積層を挟み且つ前記電荷蓄積層と少なくとも一部が重なる様に形成された第二導電型のソース・ドレイン領域と、を有し、前記半導体領域の厚さが、半導体領域中の不純物濃度で決まる最大空乏層厚さの二倍以下であり、かつ前記第一の制御ゲート電極と前記第二の制御ゲート電極とが電気的に結合されている事を特徴とする。
【０００７】
また、本発明の第２の態様による不揮発性半導体記憶素子は、半導体支持基板、前記半導体支持基板上に設けられた埋め込み絶縁膜、および前記埋め込み絶縁膜上に設けられた第一導電型の半導体層を有するＳＯＩ基板と、前記半導体層に離間して形成された第二導電型のソース・ドレイン領域と、前記ソース・ドレイン領域間の前記半導体層上に形成された第一の絶縁膜と、前記第一の絶縁膜上に形成された電荷蓄積層と、前記電荷蓄積層上に形成された第二の絶縁膜と、前記第二の絶縁膜上に形成された第一の制御ゲート電極と、  前記埋め込み絶縁膜直下の前記半導体支持基板上に前記第一の制御ゲート電極と交差するように形成された第二の制御ゲート電極と、を備え、前記ソース・ドレイン領域は、前記半導体層中に前記電荷蓄積層を挟み且つ前記電荷蓄積層と少なくとも一部が重なる様に形成され、前記半導体層の厚さが、半導体層中の不純物濃度で決まる最大空乏層厚さの二倍以下である事を特徴とする。
【０００８】
また、本発明の第３の態様による不揮発性半導体記憶装置は、第１の態様の不揮発性半導体記憶素子を複数個備え、前記複数の不揮発性半導体記憶素子が格子状に配置された、且つ同一の行に含まれ且つ隣り合う不揮発性半導体記憶素子の前記ソース・ドレイン領域は相互に結合され、且つ同一の列に含まれる不揮発性半導体記憶素子の前記第一及び第二の制御ゲート電極は相互に結合されている事を特徴とする。
【０００９】
また、本発明の第４の態様による不揮発性半導体記憶装置は、第２の態様の不揮発性半導体記憶素子を複数個備え、前記複数の不揮発性半導体記憶素子が格子状に配置された、且つ同一の行に含まれ且つ隣り合う不揮発性半導体記憶素子の前記ソース・ドレイン領域は相互に結合され、且つ同一の列に含まれる不揮発性半導体記憶素子の前記第一の制御ゲート電極は相互に結合され、且つ同一の行に含まれる不揮発性半導体記憶素子の前記第二の制御ゲート電極は相互に結合されている事を特徴とする。
【発明の効果】
【００１０】
本発明によれば、しきい値電圧の制御性が良く、しきい値電圧のバラツキが抑制され、２種類を超えるしきい値電圧の実現と低電源電圧化との両立を図ることのできる高性能な不揮発性半導体記憶素子及び不揮発性半導体記憶装置を提供することができる。
【発明を実施するための最良の形態】
【００１１】
以下、図面を用いて本発明の実施形態を詳細に説明する。また本発明は以下の実施形態に限定されるものではなく、種々変更して用いる事ができる。
【００１２】
（第１実施形態）
本発明の第１実施形態による不揮発性半導体記憶素子は、チャネル領域を成す板状の半導体領域の一側面に絶縁膜を介して形成された電荷蓄積層と、この電荷蓄積層上に絶縁膜を介して形成された第一の制御ゲート電極と、チャネル領域を成す板状の半導体領域の他の側面に絶縁膜を介して形成された第二の制御ゲート電極とを備えている。
【００１３】
この様な構成にすると、従来の不揮発性半導体記憶素子と比較してしきい値電圧の制御性が良い。以下にこの事を説明する。
【００１４】
電荷蓄積層への電荷の注入ないし放出はチャネル領域を成す板状半導体領域と電荷蓄積層との間の絶縁膜(以下では「トンネルゲート絶縁膜」と記す)を貫くトンネル電流を用いる。それ故、制御ゲート電極ないしソース・ドレイン領域ないし基板の電圧条件をある特定の条件とした場合には電流が流れ、他のある特定の条件とした場合には電流が流れないと言う様に不連続に変わるものではない。しかし電荷蓄積層に電荷を注入または放出する場合に、その電流の値が予め定めておいた値に等しくなる電圧条件ないしはトンネルゲート絶縁膜中の電場が予め定めておいた値に等しくなる電圧条件を各々「書き込み電圧条件」または「消去電圧条件」と呼ぶ事にするとこれらの電圧条件は明確に定義される。本明細書中ではこれらの言葉をここに記した意味で用いる。
【００１５】
本実施形態の比較例として、先ず図１（ａ）、（ｂ）に示すように、一つの電荷蓄積層と、一つの制御ゲート電極とを備えた不揮発性半導体記憶素子を考える。チャネルを流れる電流に平行な方向の断面を図１（ａ）に模式的に示す。この比較例の不揮発性半導体記憶素子は、半導体基板１に離間してソース・ドレイン領域２が形成され、ソース・ドレイン領域２間の半導体基板１上にトンネルゲート絶縁膜３が形成され、このトンネルゲート絶縁膜３上に電荷蓄積層４が形成され、この電荷蓄積層４上に絶縁膜５（以下、インターポリ絶縁膜５という）が形成され、このインターポリ絶縁膜５上に制御ゲート電極６が形成されている。チャネル領域を成す半導体基板１、トンネルゲート絶縁膜３、電荷蓄積層４、インターポリ絶縁膜５、制御ゲート電極６の成す積層構造は、簡単の為に図１（ａ）中の切断線Ａ−Ａ’で切った切り口を一次元化して考えると、図１（ｂ）に示す様にインターポリ絶縁膜５の容量Cinterpoly-dielectricとトンネルゲート絶縁膜３の容量Ctunnel-gate-dielectricとの直列接続と等価である。
【００１６】
制御ゲート電極６の電位をVCG、チャネル領域の電位をVCHとし、電荷蓄積層４中に蓄えられている電荷をQとする。簡単の為にトンネルゲート絶縁膜３を貫くトンネル電流は、トンネルゲート絶縁膜３中の電場がある特定の値を超えた場合にのみ流れると考える。すなわち、トンネルゲート絶縁膜３中の電場がその値になる電圧条件が上に記した書き込みないし消去電圧条件である。ここではn型の素子を考える事にする。書き込みを考える。VCGを書き込み電圧条件よりもΔV高く設定すると、電荷蓄積層４に電荷が注入される。この時に注入される電荷の符号は負であるので、電荷が注入されるに従ってトンネルゲート絶縁膜３中の電場は弱くなり、やがては電荷の注入が止まる。この状態で電荷蓄積層４に蓄えられている電荷QはQ = −Cinterpoly-dielectric×ΔVで与えられる。それ故、この状態での素子のしきい値電圧VTHは電荷蓄積層４に電荷が存在しない場合のしきい値電圧VTH0を用いてVTH = VTH0 - Q/Cinterpoly dielectric = VTH0 + ΔVで与えられる。それ故、∂VTH/∂VCG = 1が成り立つ。
【００１７】
消去も同様に考えるとやはり∂VTH/∂VCG = 1が成り立つ事が解る。すなわちしきい値電圧を特定の精度で制御する為にはそれと等しい精度で、書き込みおよび消去時の制御ゲート電極６の電位を制御する必要がある。なお、消去時における電荷蓄積層４からの電荷の放出は、制御ゲート電極６に、半導体基板１に対して負の電圧を印加して半導体基板１に電子を放出しても良いし、制御ゲート電極６に、ソース・ドレイン領域２に対して負の電位を印加してソース・ドレイン領域２に電子を放出してもよい。ソース・ドレイン領域２へと電子を放出する事が可能である為には、ソース・ドレイン領域２と電荷蓄積層４とが重なりを持つ様に形成されている事が必要である。
【００１８】
次に、本実施形態の不揮発性半導体記憶素子を考える。本実施形態の不揮発性半導体記憶素子の斜視図を模式的に図２に示す。この不揮発性半導体記憶素子は半導体基板１の上に離間して一対の素子分離領域７が形成され、この一対の素子分離領域７の間の半導体基板１上にチャネル領域を成す板状の半導体領域８が形成されている。この板状の半導体領域８の一つの側面を覆うようにトンネルゲート絶縁膜をなす第一の絶縁膜９が形成され、この第一の絶縁膜９を覆うように電荷蓄積層１０が形成されている。そして電荷蓄積層１０を覆うようにインターポリ絶縁膜をなす第二の絶縁膜１１が形成され、この第二の絶縁膜１１を覆うように第一の制御ゲート電極１２が形成されている。
【００１９】
また、チャネル領域をなす板状の半導体領域８の他の側面を覆うように第三の絶縁膜１３が形成され、この第三の絶縁膜１３を覆うように第二の制御ゲート電極１４が形成されている。チャネル領域をなす板状の半導体領域８には、電荷蓄積層１０を挟む様にソース・ドレイン領域２が形成されている。
【００２０】
ここで、チャネル領域をなす板状の半導体領域８は、その領域中の不純物濃度で決まる最大空乏層の厚さの二倍よりも薄く形成されている。但し「その領域中の不純物濃度で決まる最大空乏層の厚さ」とは、その領域と等しい濃度の不純物を含む、十分に厚さの在る半導体基板に於いて、基板の裏面に対して基板の表面にシリコンの禁制帯幅（１．１ｅＶ）を素電荷（１．６×１０−１９Ｃ）で割った値に等しい電圧を印加した場合にできる空乏層の厚さであることを本明細書中では意味する。
【００２１】
なお図２に於いては第一及び第二の制御ゲート電極１２、１４の奥（向こう側）のソース・ドレイン領域は、第一及び第二の制御ゲート電極１２、１４の陰になっているので示されていない。また、図２に於いては層間絶縁膜、配線金属等は省略されており、示されていない。なお、本実施形態に於いては第二の絶縁膜１１と第三の絶縁膜１３とは一体として形成されており、第一の制御ゲート電極１２と第二の制御ゲート電極１４とは電気的に結合されているとして一体を成している。それ故、必要な端子は、一体であるところの第一及び第二の制御ゲート電極、基板、ソース領域、ドレイン領域の４端子で、従来構造の不揮発性半導体記憶素子と同様の配線であり、配線の複雑化は伴わない。
【００２２】
図２に示す切断線Ｂ−Ｂ’で切った切り口を図３（ａ）に示す。図３（ａ）に示す切断線Ｄ−Ｄ’で切った切り口を考える。チャネルを成す板状の半導体領域８、第一の絶縁膜９、電荷蓄積層１０、第二及び第三の絶縁膜１１、１３、第一及び第二の制御ゲート電極１２、１４の積層を、簡単の為に一次元化して考えると、図３（ｂ）に示す様に第一から第三の絶縁膜９，１１，１３の容量C1、C2、C3の直列接続と等価である。第一及び第二の制御ゲート電極１２，１４(図３（ｂ）に示す等価回路中では左右に在る)の共通の電位をVCG、チャネル領域の電位をVCHとし、電荷蓄積層１０中に蓄えられている電荷をQとする。
【００２３】
まず、書き込みを考える。ここではｎ型の不揮発性半導体記憶素子を考える事にする。ｐ型の不揮発性半導体記憶素子の場合も不純物の導電型及び電圧の極性を逆にすれば全く同様である。VCGを電荷蓄積層１０への書き込み電圧条件よりもΔVだけ高く設定すると、電荷蓄積層１０に電荷が注入される。この時に注入される電荷の符号は負であるので、電荷が注入されるに従ってトンネルゲート絶縁膜９中の電場は弱くなり、やがては電荷の注入が止まる。この状態で電荷蓄積層１０に蓄えられている電荷QはQ =−C2×ΔVで与えられる。本実施形態の不揮発性半導体記憶素子に於いてはチャネル領域をなす板状半導体領域８の厚さはその領域中の不純物濃度で決まる最大空乏層の厚さの二倍よりも薄いとしているので、板状半導体領域８に形成されるチャネルは双方の制御ゲート電極１２，１４に印加する電圧と電荷蓄積層１０に蓄えられている電荷量とに影響される。
【００２４】
ここで、素子のしきい値電圧を、チャネルの内で最も高い電位がある特定の値になる制御ゲート電圧の値、と定義する。この様に定義すると、この状態での素子のしきい値電圧VTHは電荷蓄積層１０に電荷が存在しない場合のしきい値電圧VTH0を用いて次の様に表される。但し、第一から第三の絶縁膜９，１１，１３の厚さを各々T1からT3、誘電率を各々ε1からε3、チャネルをなす板状半導体領域８の厚さと不純物濃度とを各々Tch，N、素電荷をqと記す。この時容量C1、C2、C3は各々ε1/T1、ε2/T2、ε3/T3、で与えられる。
【００２５】
（１）T3/ε3 > T1/ε1 + T2/ε2の場合
|Q| ≦ qNTch/2×C2×(T3/ε3 - (T1/ε1 + T2/ε2))ならば、VTH = VTH0 +ΔV×(1/Cch + 1/C3)/(1/Cch + 1/C1 + 1/C2 + 1/C3)。
|Q| > qNTch/2×C2×(T3/ε3 - (T1/ε1 + T2/ε2))ならば、VTH = VTH0 +(qNTch/2Cch×(T3/ε3 - (T1/ε1 + T2/ε2)) + ΔV×1/C3)/(1/Cch + 1/C1 + 1/C2 + 1/C3)。
（２）T3/ε3 < T1/ε1 + T2/ε2の場合
|Q|の大きさにかかわらず、VTH = VTH0 +ΔV×1/C3/(1/Cch + 1/C1 + 1/C2 + 1/C3)。
ここでCchはチャネルを成す板状半導体領域８の誘電率をその厚さTchで割った値である。これは今回の検討で新たに得られた知見である。それ故、∂VTH/∂VCGに関して次が成り立つ。
（１）T3/ε3 > T1/ε1 + T2/ε2の場合
|Q| ≦ qNTch/2×C2(T3/ε3 - (T1/ε1 + T2/ε2))ならば、∂VTH/∂VCG = (1/Cch + 1/C3)/(1/Cch + 1/C1 + 1/C2 + 1/C3)。
|Q| > qNTch/2×C2(T3/ε3 - (T1/ε1 + T2/ε2))ならば、∂VTH/∂VCG = 1/C3/(1/Cch + 1/C1 + 1/C2 + 1/C3)。
（２）T3/ε3 ≦ T1/ε1 + T2/ε2の場合
|Q|の大きさにかかわらず、∂VTH/∂VCG = 1/C3/(1/Cch + 1/C1 + 1/C2 + 1/C3)。
以上より、全ての場合に対して|∂VTH/∂VCG| < 1が成り立つ。
【００２６】
消去も同様に考えるとやはり全ての場合に対して|∂VTH/∂VCG|< 1が成り立つ事が解る。すなわち、本実施形態の構造に於いてはしきい値電圧の制御性が良いと言う利点がある。すなわちΔVTHが抑制されると言う利点が在る。特に上に記した（２）のT3/ε3 ≦ T1/ε1 + T2/ε2場合を考えると、両辺に酸化シリコンの誘電率を掛けると、左辺は第三の絶縁膜１３の酸化膜換算膜厚(一般に絶縁膜の厚さと酸化シリコンの誘電率との積を、その絶縁膜の誘電率で割った値を酸化膜換算膜厚と言う)となり、右辺は第一の絶縁膜９と第二の絶縁膜１１との酸化膜換算膜厚の和になる。この場合にはT3/ε3 ≦ T1/ε1 + T2/ε2と言う不等式は1/C3 ≦ 1/C1 + 1/C2と書き換えられるので、|∂VTH/∂VCG| < 1/2が成り立ち、更にしきい値電圧の制御性が良いと言う利点が在る、すなわちΔVTHが更に抑制されると言う利点が在る。それ故、第一の絶縁膜９と第二の絶縁膜１１との酸化膜換算膜厚の和が、第三の絶縁膜１３の酸化膜換算膜厚以上である事は好ましい。この事もまた今回の検討で新たに得られた知見である。この事はすなわち第三の絶縁膜１３を介した第二の制御ゲート電極１４とチャネル領域を成す板状半導体領域８との間の容量結合を強める事が好ましいと言い換える事ができる。
【００２７】
しかし、その為に第三の絶縁膜１３をあまり薄く形成する事は、第三の絶縁膜１３を貫く漏れ電流の増大に繋がる為に好ましくない。第三の絶縁膜１３を貫く漏れ電流の増大を抑制しつつ、第三の絶縁膜１３を介した第二の制御ゲート電極１４とチャネル領域を成す板状半導体領域８との間の容量結合を強める為には、第三の絶縁膜１３を誘電率の高い材料で形成する事が好ましい。それ故、第三の絶縁膜１３の誘電率は、第一の絶縁膜９の誘電率以上である事が好ましい。この事もまた今回の検討で新たに得られた知見である。
【００２８】
なお、チャネル領域を成す板状の半導体領域８を挟んで両側に各々絶縁膜を介して電荷蓄積層を設け、更に絶縁膜を介して制御ゲート電極を設ける構造が在る(例えば、本出願人によって出願された日本特許出願２００５−３３７２２８号参照)。この構造だと、チャネル領域のいずれの側もチャネル領域と制御ゲート電極との間に少なくとも二層の絶縁膜を設ける必要が在るので、一方の絶縁膜の酸化膜換算膜厚の和を小さく形成する事は困難であり、好ましくない。
【００２９】
この様にしきい値電圧の良い制御性が実現される事は、上にも記した様に、板状半導体領域８に形成されるチャネルが双方の制御ゲート電極１２，１４に印加する電圧と電荷蓄積層１０に蓄えられている電荷量とに影響される事に依る。それ故、チャネル領域を形成する板状半導体領域８の厚さはその領域中の不純物濃度で決まる最大空乏層の厚さの二倍よりも薄い事は本質的である。
【００３０】
また、情報の記憶は電荷蓄積層１０中の電荷の量を調節する事で行い、電荷蓄積層１０中の電荷の量の調節は、第一の絶縁膜９を貫いて流れるトンネル電流を制御する事で行う。そして第一の絶縁膜９を貫いて流れるトンネル電流の制御は、制御ゲート電極１２に電位を印加する事で、第一の絶縁膜９中の電場を制御する事に依り行う。この事から考えると、チャネル領域と制御ゲート電極との電位差の多くの部分が、電荷蓄積層１０とチャネル領域との間に掛かる事が好ましい。そして、チャネル領域と制御ゲート電極１２との電位差が、チャネル領域と電荷蓄積層１０との間の電位差と、電荷蓄積層１０と制御ゲート電極１２との間の電位差とに分割される割合は、チャネル領域と電荷蓄積層１０との間に第一の絶縁膜９を介して形成される容量C1と、電荷蓄積層１０と制御ゲート電極１２との間に第二の絶縁膜１１を介して形成される容量C2との逆比に等しくなる。それ故、C1に比べてC2が大きい事が好ましく、この事は第一の絶縁膜９の酸化膜換算膜厚が第二の絶縁膜１１の酸化膜換算膜厚以上である事が好ましいと言い換える事ができる。
【００３１】
しかし、その為に第二の絶縁膜１１をあまり薄く形成する事は、第二の絶縁膜１１を貫く漏れ電流の増大に繋がる為に好ましくない。第二の絶縁膜１１を貫く漏れ電流の増大を抑制しつつ、第二の絶縁膜１１を介したチャネル領域と制御ゲート電極１２との間の容量結合を強める為には、第二の絶縁膜１１を誘電率の高い材料で形成する事が好ましい。それ故、第二の絶縁膜１１の誘電率は、第一の絶縁膜９の誘電率以上である事が好ましい。この事もまた今回の検討で新たに得られた知見である。
【００３２】
以上に記した理由に依り、本実施形態の不揮発性半導体記憶素子に於いては、従来の不揮発性半導体記憶素子と同様の配線で、極めて良いしきい値電圧の制御性が実現される。
【００３３】
次に、本実施形態に依る不揮発性半導体記憶素子の製造方法について以下に説明する。ここでは二つの素子を同時に形成する方法を説明する。なお図４から図９までは図２に示す切断線Ｂ−Ｂ’方向に切った断面図である。
【００３４】
先ず図４に示す様に、半導体基板１に例えばＢイオンを例えば３０ｋｅＶのエネルギー、１ｘ１０１２ｃｍ−２の濃度で注入した後で、例えば１０５０℃で３０秒の熱工程を加える。続いて半導体基板１の上に例えば化学的気相成長法(Chemical Vapor Deposition法、以下では「ＣＶＤ法」と記す)で例えば厚さ３０ｎｍの窒化シリコン膜１５を形成する。次に前記窒化シリコン膜１５を含む半導体基板１全面に例えばＣＶＤ法等の方法で例えば厚さ２０ｎｍの酸化シリコン膜を形成し、続いて例えば反応性イオンエッチング法(Reactive Ion Etching法、以下ではＲＩＥ法と記す)を施す事に依り酸化シリコン側壁１６を形成する。
【００３５】
次に図５に示す様に例えばＲＩＥ法等の方法を用いる事に依り半導体基板１を加工する。続いて例えば熱酸化等の方法に依り、半導体基板１を酸化し、加工した領域の側面に第一の絶縁膜９となる酸化シリコン膜を形成するとともに、半導体基板１の表面に酸化シリコン膜１７を形成する。
【００３６】
次に図６に示す様に、窒化シリコン膜１５及び酸化シリコン側壁１６及び第一の絶縁膜９及び酸化シリコン膜１７を含む半導体基板１の全面に例えばＣＶＤ法等の方法で例えばＡｓを含む例えば厚さ２０ｎｍの多結晶シリコン膜を形成し、続いて例えばＲＩＥ法を施す事に依り多結晶シリコン側壁１８を形成する。そして例えばＣＶＤ法等の方法に依り例えば２０ｎｍの例えば酸化ハフニウム膜を形成し、例えばＲＩＥ法等の方法を用いる事に依り酸化ハフニウム膜を加工し、多結晶シリコン側壁１８の側面及び上面に残存させ、酸化ハフニウム側壁１９を形成する。
【００３７】
次に図７に示す様に、例えば熱燐酸処理等の処理を施す事に依り窒化シリコン膜１５を除去する。続いて例えば弗化水素酸処理等の処理を施す事に依り、酸化シリコン膜１７を除去する。この時、酸化シリコン側壁１６および酸化ハフニウム側壁１９も少し薄くなるが、酸化シリコン膜１７に比べると厚く形成されているので、酸化シリコン側壁１６及び酸化ハフニウム側壁１９は残存する。続いて例えばＲＩＥ法等の方法を用いる事に依り半導体基板１を加工し、チャネル領域を成す板状半導体領域８を形成すると共に、それ以外の領域に溝を形成する。そして溝を例えば酸化シリコン等で充填する事に依り素子分離領域７を形成する。
【００３８】
次に図８に示す様に、素子分離領域７、板状半導体領域８、酸化シリコン側壁１６及び酸化ハフニウム側壁１９を含む半導体基板１の全面に例えばＣＶＤ法等の方法に依り例えば厚さ１０ｎｍの酸化ハフニウム膜２０を形成する。
【００３９】
次に図９に示す様に、酸化ハフニウム膜２０を含む半導体基板１の全面に例えばＣＶＤ法等の方法に依り例えば厚さ１００ｎｍの例えばタングステン膜を形成し、続いて例えばＲＩＥ法等の処理を施す事に依り、タングステン膜、酸化ハフニウム膜２０、酸化ハフニウム側壁１９、多結晶シリコン側壁１８、酸化シリコン側壁１６を加工する事に依り、本実施形態に於いては一体であるところの第一及び第二の制御ゲート電極１２及び１４、電荷蓄積層１０、第二の絶縁膜１１、第三の絶縁膜１３を形成する。なお、タングステン膜形成後に例えば化学的機械的研磨法(Chemical Mechanical Polishing法、以下では「ＣＭＰ法」と記す）等の方法を用いて前記タングステン膜の表面を平坦化しても良い。表面を平坦化すると、リソグラフィー（光蝕刻法）工程に於いて要求される焦点深度が浅くて済むと言う利点がある。この時に板状半導体領域８の上部に在る酸化シリコン側壁１６をも除去する。
【００４０】
次に図１０に示す工程が行われる。なお、この図は図２に示す切断線Ｃ−Ｃ’方向に切った断面である。また、本図に於いては本実施形態に於いて一体として形成されている第一及び第二の制御ゲート電極１２及び１４を制御ゲート電極２１と記してある。ここで、例えばＡｓイオンを例えば５ｋｅＶのエネルギー、１ｘ１０１５ｃｍ−２の濃度で注入し、熱工程を施す事に依りソース・ドレイン領域２を形成する。
【００４１】
以後は従来技術と同様に層間絶縁膜形成工程や配線工程等を経て本発明の不揮発性半導体記憶素子を形成する。
【００４２】
本実施形態に於いてはｎ型の不揮発性半導体記憶素子の場合を例に取って示したが、不純物の導電型を逆にすればｐ型の不揮発性半導体記憶素子の場合にも、そして光蝕刻法等の方法を用いて基板内の特定の領域にのみ不純物を導入すれば相補型の場合に対しても同様である。また、それらを一部として含む半導体装置にも用いる事ができる。
【００４３】
また、本実施形態に於いては不揮発性半導体記憶素子のみの形成工程を示したが、不揮発性半導体記憶素子の他に、電界効果トランジスターやバイポーラー型トランジスターや単一電子トランジスター等の能動素子、または抵抗体やダイオードやインダクターやキャパシター等の受動素子、または例えば強誘電体を用いた素子や磁性体を用いた素子をも含む半導体装置の一部として不揮発性半導体記憶素子を形成する場合にも用いる事ができる。ＯＥＩＣ(オプト・エレクトリカル・インテグレーテッド・サーキット)やＭＥＭＳ(マイクロ・エレクトロ・メカニカル・システム)の一部として不揮発性半導体記憶素子を形成する場合もまた同様である。不揮発性半導体記憶素子の周辺回路を含んで良い事は言うまでも無い。
【００４４】
また、本実施形態に於いてはバルク基板上に形成する場合を例に取って説明したが、ＳＯＩ基板(Semiconductor on Insulator基板)上に形成する場合も同様であり、同様の効果が得られる。
【００４５】
また、本実施形態に於いては、ｎ型半導体層を形成する為の不純物としてはＡｓを、ｐ型半導体層を形成する為の不純物としてはＢを用いたが、ｎ型半導体層を形成する為の不純物として他のＶ族不純物を用いる、ないしはｐ型半導体層を形成する為の不純物として他のＩＩＩ族不純物を用いてもよい。また、ＩＩＩ族やＶ族の不純物の導入はそれらを含む化合物の形で行ってもよい。
【００４６】
また、本実施形態に於いては、不純物の導入はイオン注入を用いて行ったが、イオン注入以外の例えば固相拡散や気相拡散等の方法を用いて行ってもよい。また、不純物を含有する半導体を堆積するないしは成長させる等の方法を用いてもよい。
【００４７】
また、本実施形態に於いては、素子のしきい値電圧を調節する為の不純物導入は行っていないが、ウエル形成の為の不純物導入とは別にしきい値電圧調節の為の不純物導入を行ってもよい。この様にするとしきい値電圧を所望の値に設定しやすくなると言う利点が得られる。また、本実施形態の様にすると工程の簡略化が図られると言う利点がある。
【００４８】
また、本実施形態に於いては、シングルドレイン構造の素子を示したが、シングルドレイン構造以外の例えばエクステンション構造の素子を構築したとしてもよい。またハロー構造ないしポケット構造等の素子を用いてもよい。これらの様な構造とすると素子の短チャネル効果に対する耐性が向上するので好ましい。
【００４９】
また、本実施形態に於いては、ソース・ドレイン領域の形成をゲート電極ないしゲート絶縁膜の加工の後に行っているが、これらの順序は本質ではなく、逆の順序で行ってもよい。ゲート電極ないしゲート絶縁膜の材質によっては熱工程を施す事が好ましくない場合がある。その様な場合にはソース・ドレイン領域への不純物の導入ないし活性化の熱工程をゲート電極ないしゲート絶縁膜の加工に先立って行う事が好ましい。
【００５０】
また、本実施形態に於いては、電荷蓄積層は多結晶シリコンを用いて形成しているが、例えばタングステン等の金属を用いて形成してもよい。また単結晶シリコンや非晶質シリコン等の半導体、ないしは必ずしもタングステンとは限らない金属、金属を含む化合物等、ないしはそれらの積層等で形成してもよい。制御ゲート電極に関しても同様である。金属ないし金属を含む化合物で制御ゲート電極を形成すると制御ゲート電極の抵抗が抑制されるので素子の高速動作が得られ、好ましい。また金属で制御ゲート電極ないし電荷蓄積層を形成すると酸化反応が進みにくいので、トンネルゲート絶縁膜ないしインターポリ絶縁膜と制御ゲート電極ないし電荷蓄積層との界面の制御性が良いと言う利点も有る。また、制御ゲート電極ないし電荷蓄積層の少なくとも一部に多結晶シリコン等の半導体を用いると仕事関数の制御が容易であるので素子のしきい値電圧の調節が容易になると言う別の利点がある。また、電荷蓄積層は粒子状形状の金属ないし半導体等ないしそれらの化合物等を用いてもよい。更に、電荷蓄積層として絶縁膜中ないし積層絶縁膜の界面等に存在する準位を用いてもよい。
【００５１】
また、本実施形態に於いては、制御ゲート電極ないし電荷蓄積層の形成はそれらの材料を堆積した後に異方性エッチングを施すと言う方法で形成しているが、例えばダマシンプロセス等のような埋め込み等の方法を用いて形成してもよい。制御ゲート電極ないし電荷蓄積層の形成に先立ってソース・ドレイン領域を形成する場合には、ダマシンプロセスを用いるとソース・ドレイン領域と制御ゲート電極ないし電荷蓄積層とが自己整合的に形成されるので好ましい。
【００５２】
また、本実施形態に於いては、素子を流れる電流の主方向に測った制御ゲート電極の長さは、制御ゲート電極の上部も下部も等しいが、この事は本質的ではない。例えば制御ゲート電極の上部を測った長さの方が下部を測った長さよりも長いアルファベットの「T」の字の様な形であってもよい。この場合にはゲート抵抗を低減する事ができると言う他の利点も得られる。
【００５３】
また、本実施形態に於いては素子を流れる電流の主方向に測った制御ゲート電極の長さと電荷蓄積層の長さとは等しいとしているが、この事は本質的ではなく、両者が異なる長さであってもよい。特に、第一の制御ゲート電極と第二の制御ゲート電極とを結ぶ向きの断面を図１１に模式的に示す様に制御ゲート電極の方が長く、電荷蓄積層を覆う様に形成されていると、電荷蓄積層とチャネル領域との間に形成される静電容量に対する電荷蓄積層と制御ゲート電極との間に形成される静電容量の比(Coupling Ratio)を大きくする事ができる為に、制御ゲート電極の電位を変える事に依るトンネル絶縁膜中の電場の制御性が向上すると言う利点が在る。また、本実施形態に示した方法で形成すると両者の長さは等しく加工されるが、この様にすると両者の加工を同一のマスク工程で加工する事が可能となるので工程が簡略になると言う利点が在る。
【００５４】
なお、図１１に於いては第一及び第二及び第三の絶縁膜９，１１，１３は制御ゲート電極１２，１４と等しい長さに加工されているが、この事に必然性は無く、それらの長さが異なっていたとしても同様である。また図１２に示す様に第一の絶縁膜９も制御ゲート電極１２よりも短く加工されていても良い。
【００５５】
また、本実施形態に於いては明記していないが、配線の為の金属層の形成は例えばスパッタ法等を用いて行ってもよいし堆積法等の方法を用いて行ってもよい。また、金属の選択成長等の方法を用いてもよいしダマシン法等の方法を用いてもよい。また、配線金属の材料は例えばシリコンを含有するＡｌ（アルミニウム）等を用いても、例えばＣｕ（銅）等の金属を用いてもよい。特にＣｕは抵抗率が低いので好ましい。
【００５６】
また、本実施形態に於いては、シリサイド工程には言及しなかったが、ソース・ドレイン領域上にシリサイド層を形成してもよい。また、ソース・ドレイン領域上に金属を含む層を堆積ないしは成長させる等の方法を用いてもよい。この様にするとソース・ドレイン領域の抵抗が低減されるので好ましい。また、制御ゲート電極を多結晶シリコン等で形成する場合には制御ゲート電極に対してのシリサイド化を施してもよい。その場合にシリサイド化を施すとゲート抵抗が低減されるので好ましい。また、エレベート構造を用いてもよい。エレベート構造によってもソース・ドレイン領域の抵抗が低減されるので好ましい。
【００５７】
また、本実施形態に於いては、制御ゲート電極の上部は電極が露出する構造であるが、上部に例えば酸化シリコンや窒化シリコンや酸化窒化シリコン等の絶縁物を設けてもよい。特に制御ゲート電極が金属を含む材料で形成されており、且つソース・ドレイン領域上にシリサイド層を形成する場合等、製造工程の途中で制御ゲート電極を保護する必要が在る場合等は制御ゲート電極の上部に酸化シリコンや窒化シリコンや酸化窒化シリコン等の保護材料を設ける事は必須である。
【００５８】
また、本実施形態に於いては、トンネルゲート絶縁膜として熱酸化法に依り形成した酸化シリコン膜を用いたが、酸化窒化シリコン等の絶縁膜、ないしはそれらの積層等の他の絶縁膜をトンネルゲート絶縁膜として用いてもよい。絶縁膜中に窒素が存在すると、制御ゲート電極ないし電荷蓄積層として不純物を含有する多結晶シリコンを用いる場合に不純物が基板中に拡散する事を抑制する為にしきい値電圧のバラツキが抑制されると言う利点があるので好ましい。一方、酸化シリコンを用いるとトンネルゲート絶縁膜とチャネル領域との界面の界面準位ないしは絶縁膜中の固定電荷が少ない為に素子の電流駆動力が増すと言う他の利点が得られる。また、絶縁膜の形成方法は熱酸化法に限るものではなく、ＣＶＤ法等の堆積法、蒸着法ないしスパッタ法ないしエピタキシャル成長法等の他の方法を用いてもよい。また、絶縁膜として或る物質の酸化物を用いる等の場合には、まずその物質の膜を形成しておいてそれを酸化する等の方法を用いてもよい。また、必ずしも昇温を伴わない励起状態の酸素気体に曝してもよい。昇温を伴わない励起状態の酸素気体に曝すと言う方法で形成すれば、チャネル領域中の不純物が拡散に依り濃度分布を変える事が抑制されるので好ましい。更に酸化窒化シリコンを用いる場合には、先ず酸化シリコン膜を形成し、その後に昇温状態ないし励起状態の窒素を含む気体に曝す事に依り絶縁膜中に窒素を導入してもよい。昇温を伴わない励起状態の窒素気体に曝すと言う方法で形成すれば、チャネル領域中の不純物が拡散に依り濃度分布を変える事が抑制されるので好ましい。または、先ず窒化シリコン膜を形成し、その後に昇温状態ないし励起状態の酸素を含む気体に曝す事に依り絶縁膜中に酸素を導入してもよい。昇温を伴わない励起状態の酸素気体に曝すと言う方法で形成すれば、チャネル領域中の不純物が拡散に依り濃度分布を変える事が抑制されるので好ましい。
【００５９】
また本実施形態に於いてはインターポリ絶縁膜として堆積により形成された酸化ハフニウム膜を用いたが、Ｚｒ（ジルコニウム）、Ｔｉ（チタン）、Ｓｃ（スカンジウム）、Ｙ（イットリウム）、Ｔａ（タンタル）、Ａｌ、Ｌａ（ランタン）、Ｃｅ（セリウム）、Ｐｒ（プラセオジム）、ないしはランタノイド系列の元素等の金属等の酸化物等ないしはこれらの元素を初めとする様々な元素を含むシリケート材料等、ないしはそれらに窒素をも含有させた絶縁膜等、高誘電体膜ないしはそれらの積層等の他の絶縁膜をインターポリ絶縁膜として用いてもよい。さらに酸化シリコンないし窒化シリコンないし酸化窒化シリコン等の絶縁膜を用いてもよい。絶縁膜中に窒素が存在すると、特定の元素のみが結晶化して析出する事が抑制されるので好ましい。また、絶縁膜中に窒素が存在すると、ゲート電極として不純物を含有する多結晶シリコンを用いる場合に不純物が基板中に拡散する事を抑制する為にしきい値電圧のバラツキは抑制されると言う別の利点もあるので好ましい。また、絶縁膜の形成方法はＣＶＤ法等の堆積法に限るものではなく、蒸着法ないしスパッタ法ないしエピタキシャル成長法等の他の方法を用いてもよい。また、絶縁膜として或る物質の酸化物を用いる等の場合には、まずその物質の膜を形成しておいてそれを酸化する等の方法を用いてもよい。
【００６０】
また、トンネルゲート絶縁膜ないしインターポリ絶縁膜を形成する絶縁膜等の厚さは本実施形態の値に限るものではない。但し、容量結合の強さは幾何学的な膜厚ではなく酸化膜換算膜厚で決まるので、トンネルゲート絶縁膜の酸化膜換算膜厚よりもインターポリ絶縁膜の酸化膜換算膜厚を薄く形成すると静電容量の比を大きくする事ができると言う利点が在る。特にインターポリ絶縁膜をトンネルゲート絶縁膜よりも誘電率の高い材料で形成すると、インターポリ絶縁膜の幾何学的な膜厚を厚く保ちつつ、酸化膜換算膜厚を薄く形成する事が可能となる為に、静電容量の比が大きくなると同時にインターポリ絶縁膜を貫いて流れる電流が抑制されると言う利点がある。
【００６１】
また、本実施形態に於いてはゲート側壁には言及していないが、制御ゲート電極ないし電荷蓄積層に側壁を設けてもよい。特に高誘電率材料でインターポリ絶縁膜ないしトンネルゲート絶縁膜を形成する場合に高誘電率材料でゲート側壁を設けると特許第3658564号広報に記されている様に制御ゲート電極ないし電荷蓄積層の下端角近傍に於けるインターポリ絶縁膜ないしトンネルゲート絶縁膜の電場が緩和される為、インターポリ絶縁膜ないしトンネルゲート絶縁膜の信頼性の向上ないし過消去の防止と言う利点が得られるので好ましい。
【００６２】
また、本実施形態に於いては、制御ゲート電極ないし電荷蓄積層の形成後の後酸化には言及していないが、制御ゲート電極ないし電荷蓄積層やゲート絶縁膜材料等に鑑みて可能であれば、後酸化工程を行ってもよい。また、必ずしも後酸化に限らず、例えば薬液処理ないしは反応性の気体に曝す等の方法で制御ゲート電極ないし電荷蓄積層の下端の角を丸める処理を行ってもよい。これらの工程が可能な場合にはそれに依り制御ゲート電極ないし電荷蓄積層の下端角部の電場が緩和されるのでトンネルゲート絶縁膜ないしインターポリ絶縁膜の信頼性が向上し、好ましい。
【００６３】
また、本実施形態に於いては明記していないが、層間絶縁膜としては酸化シリコン膜を用いてもよいし、例えば低誘電率材料等の酸化シリコン以外の物質を層間絶縁膜に用いてもよい。層間絶縁膜の誘電率を低くすると素子の寄生容量が低減されるので素子の高速動作が得られると言う利点がある。
【００６４】
また、コンタクト孔に関しては言及していないが、自己整合コンタクトを形成する事も可能である。自己整合コンタクトを用いると素子の面積を低減する事ができるので、集積度の向上が図られ、好ましい。
【００６５】
なお、本実施形態の製造方法に於いては不揮発性半導体記憶素子が二つの場合を示したが、ここに示した実施形態は不揮発性半導体記憶素子が二つの場合に限定されるものではなく、かつ同様の効果が得られる事は云うまでもない。
【００６６】
以上説明したように、本実施形態によれば、しきい値電圧の制御性が良く、しきい値電圧のバラツキが抑制され、２種類を超えるしきい値電圧の実現と低電源電圧化との両立を図ることのできる高性能な不揮発性半導体記憶素子を得ることができる。
【００６７】
（第２実施形態）
本発明の第２実施形態による不揮発性半導体記憶素子の模式図を図１３に示す。そして図１３に示す切断線Ｅ−Ｅ’及びＦ−Ｆ’方向の断面図を各々図１４及び図１５に示す。
【００６８】
この実施形態の不揮発性半導体記憶素子は支持半導体基板２２の上に埋め込み絶縁膜２３を介して半導体層２４の形成されたＳＯＩ基板２５上に形成されており、素子のチャネル領域は素子分離領域７の間の半導体層２４中に形成されている。そしてチャネル領域の上には第一の絶縁膜９を介して電荷蓄積層１０が形成され、その上に第二の絶縁膜１１が形成されている。第一の絶縁膜９及び電荷蓄積層１０及び第二の絶縁膜１１の積層構造には絶縁物よりなる側壁１９が形成され、それらを覆う様に第一の制御ゲート電極１２が形成されている。そして半導体層２４中に、電荷蓄積層１０を挟み且つ一部が重なる様にソース・ドレイン領域２が形成されている。埋め込み絶縁膜２３が第三の絶縁膜として機能し、支持半導体基板２２中に形成された不純物拡散層が第二の制御ゲート電極１４となる。なお、図１３乃至図１５に於いては層間絶縁膜、配線金属等は省略されており、示されていない。
【００６９】
次に、この不揮発性半導体記憶素子の製造方法について以下に説明する。ここではｎ型の不揮発性半導体記憶素子の場合を説明する。ｐ型の不揮発性半導体記憶素子の場合も不純物の導電型を逆にすれば全く同様である。なお、図１６乃至図１８は図１３に示す切断線Ｅ−Ｅ’方向に切った断面図である。
【００７０】
先ず図１６に示す工程が行われる。ＳＯＩ基板２５の支持半導体基板２２はＩＩＩ族の不純物を含むとする。支持半導体基板２２に例えばＡｓイオンを例えば５０ｋｅＶのエネルギー、５ｘ１０１５ｃｍ−２の濃度で注入する。続いて例えば半導体層２４に例えばＢイオンを例えば１０ｋｅＶのエネルギー、１ｘ１０１２ｃｍ−２の濃度で注入した後で、例えば１０５０℃、３０秒の熱工程を加える。この様にして支持半導体基板２２中にｎ型半導体層２６を形成する。続いて例えば熱酸化等の方法に依り、半導体層２４を酸化し、酸化シリコン膜２７を形成する。
【００７１】
次に図１７に示す様に、例えばＣＶＤ法等の方法を用いる事に依り、酸化シリコン膜２７の上に例えばＡｓを含む例えば厚さ２０ｎｍの多結晶シリコン膜２８を形成し、その上に例えばＣＶＤ法等の方法に依り例えば１０ｎｍの例えば酸化ハフニウム膜２９を形成する。続いて例えばＲＩＥ法等の処理を施す事により、酸化ハフニウム膜２９、多結晶シリコン膜２８、酸化シリコン膜２７、半導体層２４、埋め込み絶縁膜２３、を加工すると共に支持半導体基板２２に溝を形成する。そして溝を例えば酸化シリコン等で充填する事に依り素子分離領域７を形成する。この様にしてｎ型半導体層２６を加工して第二の制御ゲート電極１４を形成する。なお、本実施形態の不揮発性半導体記憶素子に於いては埋め込み絶縁膜２３が第三の絶縁膜１３として機能する。
【００７２】
次に図１８に示す様に、例えばＣＶＤ法等の方法に依り例えば１０ｎｍの例えば酸化ハフニウム膜を形成し、例えばＲＩＥ法等の方法を用いる事に依り酸化ハフニウム膜を加工し、酸化ハフニウム側壁１９を形成する。続いて例えばＣＶＤ法等の方法に依り例えば厚さ１００ｎｍの例えばタングステン膜３０を形成する。なお、タングステン膜３０形成後に例えばＣＭＰ法等の方法を用いてタングステン膜３０の表面を平坦化しても良い。表面を平坦化すると、リソグラフィー（光蝕刻法）工程に於いて要求される焦点深度が浅くて済むと言う利点がある。
【００７３】
次に図１９に示す工程が行われる。この図は図１３に示す切断線Ｆ−Ｆ’方向に切った断面である。例えばＲＩＥ法等の処理を施す事に依り、タングステン膜３０、酸化ハフニウム膜２９、多結晶シリコン膜２８、酸化シリコン膜２７、酸化ハフニウム側壁１９を加工する事に依り、第一の制御ゲート電極１２、第二の絶縁膜１１、電荷蓄積層１０、第一の絶縁膜９を形成する。
【００７４】
続いて例えばＡｓイオンを例えば５ｋｅＶのエネルギー、１ｘ１０１５ｃｍ−２の濃度で注入し、熱工程を施す事に依りソース・ドレイン領域２を形成する。
【００７５】
以後は従来技術と同様に層間絶縁膜形成工程や配線工程等を経て本実施形態の不揮発性半導体記憶素子を形成する。
【００７６】
本実施形態においても、第１実施形態と同様に、半導体層２４の厚さが、半導体層２４中の不純物濃度で決まる最大空乏層厚さの二倍以下である事が好ましい。
【００７７】
また、本実施形態においても、第１実施形態と同様に、第一の絶縁膜９の酸化膜換算膜厚と第二の絶縁膜１１の酸化膜換算膜厚との和が、埋め込み絶縁膜２３の酸化膜換算膜厚以上である事が好ましい。
【００７８】
また、本実施形態においても、第１実施形態と同様に、埋め込み絶縁膜２３の誘電率が、第一の絶縁膜９の誘電率以上である事が好ましい。
【００７９】
また、本実施形態においても、第１実施形態と同様に、第一の絶縁膜９の酸化膜換算膜厚が、第二の絶縁膜１１の酸化膜換算膜厚以上である事が好ましい。
【００８０】
また、本実施形態においても、第１実施形態と同様に、第二の絶縁膜１１の誘電率が、第一の絶縁膜９の誘電率以上である事が好ましい。
【００８１】
また、本実施形態においては、第二の制御ゲート電極１４はソース・ドレイン領域２下およびソース・ドレイン領域２間のチャネルとなる半導体層下の半導体支持基板２２上にあり、第二の制御ゲート電極１４およびソース・ドレイン領域２の、第二の制御ゲート電極１４と交差する第一の制御ゲート電極１２の延在する方向の長さは実質的に同じとなるように構成されている。すなわち、ソース・ドレイン領域２は第２の制御ゲート電極１４と自己整合的に形成される。このため、本実施形態の構造の不揮発性半導体記憶素子を形成すると、図１３に示す切断線Ｅ−Ｅ’方向にも切断線Ｆ−Ｆ’方向にも、最小加工寸法の２倍の周期で素子を形成する事が可能となるので、素子一つあたりの面積を最小加工寸法の２乗の４倍とする事ができる。その結果として高い集積度が実現されると言う利点が在る。
【００８２】
これに対して、第１実施形態の構造の不揮発性半導体記憶素子を形成すると第一の制御ゲート電極と第二の制御ゲート電極とを一体に形成する事が可能となるので、回路構成が簡略になると言う他の利点が在る。
【００８３】
以上説明したように、本実施形態によれば、しきい値電圧の制御性が良く、しきい値電圧のバラツキが抑制され、２種類を超えるしきい値電圧の実現と低電源電圧化との両立を図ることのできる高性能な不揮発性半導体記憶素子を得ることができる。
【００８４】
本実施形態に於いても第１実施形態に記した様な種々の変形が可能であり、同様の効果が得られる。
【００８５】
（第３実施形態）
次に本発明の第３実施形態による不揮発性半導体記憶装置を説明する。
【００８６】
本実施形態の不揮発性半導体記憶装置の回路図を図２０に示す。この不揮発性半導体記憶装置は本発明の第１実施形態に示した不揮発性半導体記憶素子が格子点状に配列された構成を有している。なお、図２０に於いては第１実施形態による不揮発性半導体記憶素子を図２１に示す様に記してある。図２１に於いてＳないしＤと記した端子は各々ソースないしドレインであり、Ｃ．Ｇ．と記した端子は一体として形成された第一及び第二の制御ゲート電極である。なお、基板の端子は省略してある。第１実施形態の不揮発性半導体記憶素子を図２０中のTri,j(1 ≦ i ≦ M、1 ≦ j ≦ N)で示す。
【００８７】
同一の行に含まれる不揮発性半導体記憶素子はチャネルを成す板状半導体領域が相互に結合され且つ隣り合う素子のソース・ドレイン領域が結合されており、同一の列に含まれる不揮発性半導体記憶素子は制御ゲート電極(第１実施形態に示した不揮発性半導体記憶素子は第一及び第二の制御ゲート電極が一体として形成されているので、本実施形態に於いてはこれらを総称して「制御ゲート電極」と記す)が相互に結合されている。各行の板状半導体領域は左右各々電界効果トランジスターTS,i、TD,i(1 ≦ i ≦ M)を介して共通の線に結合されており、それらの電位は各々VS、VDとなっている。そしてTS,i、TD,i(1 ≦ i ≦ M)のゲート電極の電位は各々VS,i、VD,i(1 ≦ i ≦ M)となっている。TS,i、TD,i(1 ≦ i ≦ M)のしきい値電圧は、すべて揃っている必要はないがほぼ等しいとして、Vthとする。VthはゼロとVDDとの間に設定しておく。また、j列の相互に結合されている制御ゲート電極の電位はVCG,j(1 ≦ j ≦ N)となっている。そして、全てのTri,j(1 ≦ i ≦ M、1 ≦ j ≦ N)の基板電位は共通とする。なお、この図に於いてはここに示す領域の外部の配線や外部の配線との接合領域等は省略してある。本実施形態の不揮発性半導体記憶装置は全体でL×M×Nビットの情報を記憶する事が可能である。但しLは一つの不揮発性半導体記憶素子の記憶可能なビット数を表す。その動作を以下に説明する。
【００８８】
不揮発性半導体記憶素子はn型であるとし、Trm,n(m行n列に在る不揮発性半導体記憶素子)への情報の書き込みと消去、及びその読み出し方法を説明する。ｐ型の不揮発性半導体記憶素子の場合も電圧の極性を逆にすれば全く同様である。
【００８９】
先ず情報の書き込みは次の様にして行う。第１実施形態に記した様に、この不揮発性半導体記憶素子は様々なしきい値電圧を取る事が可能であり、それらを低い方から順に、VTH,1、VTH,2、…、VTH,Lとする。なお、VTH,k(2 ≦ k ≦ L‐1)はゼロとVDDとの間になる様に設定しておく。共通の基板の電位はゼロとしておく。
【００９０】
VCG,j(1 ≦ j ≦ N)はVTH,Lよりも高い電位とする。但し電荷蓄積層への電子の注入は起こらない電位とする。こうするとTri,j(1 ≦ i ≦ M、1 ≦ j ≦ N)はすべて導通状態となる。
【００９１】
また、VS,i、VD,i(i ≠ m)はVthよりも低い値(例えばゼロ)、VS,m、VD,mはVthよりも高い値(例えばVDD)とする。こうするとTS,i、TD,i(i ≠ m)は全て非導通状態、TS,m、TD,mは導通状態となる。
【００９２】
そしてVS、VDはゼロとする。この様にするとTri,j(i ≠ m、1 ≦ j ≦ N)のソース・ドレイン領域は外部の回路と接続されていないので浮遊状態となり、Trm,j(1 ≦ j ≦ N)のソース・ドレイン領域は外部の回路と接続されるのでその電位はすべてゼロとなる。その結果、Trm,j(1 ≦ j ≦ N)のチャネル領域の電位もゼロとなる。この状態で共通の基板は浮遊状態とし、VCG,nを、Trm,nのしきい値が所望の値となる様に電荷蓄積層への電子の注入が起こる電位に設定すると、Trm,nの電荷蓄積層に電荷の注入が起こり、Trm,nのしきい値電圧を所望の値に制御する事が可能となる。
【００９３】
ここでVCG,j(j ≠ n)はVTH,Lよりも高い電位に設定されているが、電荷蓄積層への電子の注入は起こらない電位としてあるのでTri,j(1 ≦ i ≦ M、j ≠ n)の電荷蓄積層には電荷の注入も放出も起こらない。それ故、Tri,j(1 ≦ i ≦ M、j ≠ n)のしきい値電圧は変化しない。そして上に記した様にTri,n(i ≠ m)のソース・ドレイン領域は浮遊状態であり、基板もまた浮遊状態であるので、Tri,n(i ≠ m)のチャネル領域もまた浮遊状態となっている。それ故、VCG,nを変化させるとTri,n(i ≠ m)のチャネル領域の電位は、第一の絶縁膜と電荷蓄積層と第二の絶縁膜とを介した制御ゲート電極との容量結合に依りVCG,nに追随する。その為にTri,n(i ≠ m)の第一の絶縁膜中の電場はあまり高い値にはならず、電荷蓄積層への電荷の注入は起こらない。それ故、Tri,n(i ≠ m)のしきい値電圧は変化しない。この様にして他のTri,j((i,j) ≠ (m,n))のしきい値電圧を変化させずにTrm,nのしきい値電圧のみを制御する事が可能である。この様にして書き込みが行われる。
【００９４】
次に情報の消去を説明する。情報の消去は共通の列に配置されている不揮発性半導体記憶素子に対して同時に行う。第ｎ列の不揮発性半導体記憶素子の情報を消去する方法を説明する。共通の基板の電位はゼロとする。VS,i、VD,i(1 ≦ i ≦ M)はVthよりも低い値(例えばゼロ)とし、VCG,j(j ≠ n)もVthよりも低い値(例えばゼロ)とする。そしてVCG,nは電荷蓄積層からの電子の放出が起こる様な、十分に低い電位に設定する。この様にするとTri,j(1 ≦ i ≦ M、1 ≦ j ≦ N)はすべて非導通状態となるので、ソース・ドレイン領域は浮遊状態となり、チャネル領域の電位は基板と等しくゼロとなる。この様にすると、Tri,j(1 ≦ i ≦ M、j ≠ n)の電荷蓄積層からは電子の放出は起こらず、Tri,n(1 ≦ i ≦ M)の電荷蓄積層からは電子の放出が起こる。この様にしてTri,j(1 ≦ i ≦ M、j ≠ n)の情報は変化させずにTri,n(1 ≦ i ≦ M)の情報のみを消去する事が可能となる。
【００９５】
なお、図２０に示すすべてのTri,j(1 ≦ i ≦ M、1 ≦ j ≦ N)に対して同時に情報を消去する事は、VS,i、VD,i(1≦ i ≦ M)とVCG,j(1 ≦ j ≦ N)とにVthよりも低い値(例えばゼロ)を印加して、共通となっている基板に、電荷蓄積層からの電子の放出が起こる様な、十分に高い電位を印加する事に依り可能である。この様にすると、全てのTri,j(1 ≦ i ≦ M、1 ≦ j ≦ N)に対して同時に情報を消去する事ができるので、操作が簡略になり、消去に要する時間が短縮されると言う利点がある。
【００９６】
一方、初めに説明した方法で消去を行うと、他の列に配置されている不揮発性半導体記憶素子の情報を変化させずに、特定の列に配置されている不揮発性半導体記憶素子の情報のみを選択的に消去する事が可能になると言う別の利点が得られる。
【００９７】
この様にして書き込みと消去とが行われる。
【００９８】
次に読み出しの方法を説明する。Trm,nの情報の読み出しは次の様にして行う。共通の基板の電位はゼロとする。VCG,j(j ≠ n)はVTH,Lよりも高い電位とする。こうするとTri,j(1 ≦ i ≦ M、j ≠ n)はすべて導通状態となる。VSは例えばゼロ、VDは例えばVDDとする。VS,i、VD,i(i ≠ m)はVthよりも低い値(例えばゼロ)、VS,mとVD,mとは例えばVDDとする。こうするとTS,i、TD,i(i ≠ m)は全て非導通状態、TS,m、TD,mは導通状態となる。この様にするとTri,j(i ≠ m、1 ≦ j ≦ N)のソース・ドレイン領域は外部の回路と接続されていないので浮遊状態となる。Trm,j(1 ≦ j ≦ N)のソース・ドレイン領域は外部の回路と接続されているので、Trm,j(1 ≦ j < n)のソース・ドレイン領域及びTrm,nのソース・ドレイン領域の内で図２０の左にある方の電位はゼロ、Trm,j(n < j ≦ N)のソース・ドレイン領域及びTrm,nのソース・ドレイン領域の内で図２０の右にある方の電位はVDD、となる。そしてVCG,nを例えばVDDとすると、Trm,nのしきい値電圧に応じた電流がVDを印加した端子からVSを印加した端子へと流れるので、この電流値を検出する事で、Trm,nに記憶されている情報の読み出しが可能となる。ないしはVCG,nを例えばVDD/2として、VDを印加した端子からVSを印加した端子へと電流が流れるか否かを検知すると、Trm,nのしきい値電圧がVDD/2よりも高いか低いかが判る。もし高ければVCG,nを例えば3×VDD/4として、VDを印加した端子からVSを印加した端子へと電流が流れるか否かを検知し、もし低ければVCG,nを例えばVDD/4として、VDを印加した端子からVSを印加した端子へと電流が流れるか否かを検知すると、Trm,nのしきい値電圧が3×VDD/4ないしVDD/4よりも高いか低いかが判る。この操作を繰り返す事でTrm,nのしきい値電圧を知る事ができる。前者の方法であれば、一度の操作でTrm,nに蓄えられている情報を読み出す事ができると言う利点が在り、後者の方法であれば、毎回の操作は電流が流れるか否かのみを検知すれば良いので、例えばセンスアンプ等で増幅した上で検知を行う事が可能となり読み誤りが防止されると言う利点が在る。
【００９９】
この様にして各不揮発性半導体記憶素子毎に独立にLビットの情報の記憶が可能であり、全体としてL×M×Nビットの情報を記憶する事が可能となる。
【０１００】
以上説明したように、本実施形態によれば、しきい値電圧の制御性が良く、しきい値電圧のバラツキが抑制され、２種類を超えるしきい値電圧の実現と低電源電圧化との両立を図ることのできる高性能な不揮発性半導体記憶装置を得ることができる。
【０１０１】
本実施形態に於いても上記実施形態に記した様な種々の変形が可能であり、同様の効果が得られる。
【０１０２】
（第４実施形態）
次に本発明の第４実施形態による不揮発性半導体記憶装置を説明する。
【０１０３】
本実施形態の不揮発性半導体記憶装置の回路図を図２２に示す。この不揮発性半導体記憶装置は第２実施形態に示した不揮発性半導体記憶素子が格子点状に配列されている。なお、図２２に於いては第２実施形態の不揮発性半導体記憶素子を図２３に示す様に記してある。図２３に於いてＳないしＤと記した端子は各々ソースないしドレインであり、Ｃ．Ｇ．１ないしＣ．Ｇ．２と記した端子は各々第一ないし第二の制御ゲート電極である。第２実施形態の不揮発性半導体記憶素子を図２２中のTri,j(1 ≦ i ≦ M、1 ≦ j ≦ N)で示す。
【０１０４】
同一の行に含まれる不揮発性半導体記憶素子はチャネルを成す板状の半導体領域が相互に結合され且つ、隣り合う素子のソース・ドレイン領域が結合されており、同一の列に含まれる不揮発性半導体記憶素子は第一の制御ゲート電極が相互に結合されている。また、同一の行に含まれる不揮発性半導体記憶素子は第二の制御ゲート電極が相互に結合されている。各行の板状半導体領域は左右各々電界効果トランジスターTS,i、TD,i(1 ≦ i ≦ M)を介して共通の線に結合されており、それらの電位は各々VS、VDとなっている。そしてTS,i、TD,i(1 ≦ i ≦ M)のゲート電極の電位は各々VS,i、VD,i(1 ≦ i ≦ M)となっている。また、各行の第二の制御ゲート電極は各々電界効果トランジスターTCG2,i(1 ≦ i ≦ M)を介して共通の線に結合されており、その電位はVCG2となっている。そしてTCG2,i(1 ≦ i ≦ M)のゲート電極の電位は各々VCG2,i(1 ≦ i ≦ M)となっている。TS,i、TD,i、TCG2,i (1 ≦ i ≦ M)のしきい値電圧は、すべて揃っている必要はないがほぼ等しいとして、Vthとする。VthはゼロとVDDとの間に設定しておく。また、j列の相互に結合されている第一の制御ゲート電極の電位はVCG1,j(1 ≦ j ≦ N)となっている。なお、この図に於いてはここに示す領域の外部の配線や外部の配線との接合領域等は省略してある。
【０１０５】
本実施形態の不揮発性半導体記憶装置は全体でL×M×Nビットの情報を記憶する事が可能である。但しLは一つの不揮発性半導体記憶素子の記憶可能なビット数を表す。その動作を以下に説明する。
【０１０６】
不揮発性半導体記憶素子はｎ型であるとし、Trm,n(m行n列に在る不揮発性半導体記憶素子)への情報の書き込みと消去、及びその読み出し方法を説明する。ｐ型の不揮発性半導体記憶素子の場合も電圧の極性を逆にすれば全く同様である。
【０１０７】
先ず情報の書き込みは次の様にして行う。第２実施形態に記した様に、この不揮発性半導体記憶素子は様々なしきい値電圧を取る事が可能である。第１実施形態に記した様に、チャネル領域をなす板状の半導体領域の厚さは、その不純物濃度で決まる最大空乏層の厚さの２倍よりも薄いとしているので、チャネル領域の電位ないし素子の導通状態と非導通状態等は第一及び第二の制御ゲート電極に印加される電位の組み合わせで決まる。第一及び第二の制御ゲート電極に等しい電位を印加した場合のしきい値電圧を低い方から順に、VTH,1、VTH,2、…、VTH,Lとする。なお、VTH,k(2 ≦ k ≦ L‐1)はゼロとVDDとの間になる様に設定しておく。そして第二の制御ゲート電極の電位はゼロとした状態で第一の制御ゲート電極のみに電位を印加した場合の素子のしきい値電圧を低い方から順に、VTH,1’、VTH,2’、…、VTH,L’とする。VTH,k’ ≧ VTH,k(1 ≦ k ≦ L)であり、第二の制御ゲート電極の電位が正の場合および第二の制御ゲート電極が浮遊状態の場合のしきい値電圧はVTH,k’よりも低い値となる。ここで、VCG2,i(1 ≦ i ≦ M)はVthよりも低い値(例えばゼロ)とすると、TCG2,i(1 ≦ i ≦ M)はすべて非導通状態となるので、Tri,j(1 ≦ i ≦ M、1 ≦ j ≦ N)の第二の制御ゲート電極はすべて浮遊状態となる。
【０１０８】
VCG1,j(1 ≦ j ≦ N)はVTH,L’よりも高い電位とする。但し電荷蓄積層への電子の注入は起こらない電位とする。こうするとTri,j(1 ≦ i ≦ M、1 ≦ j ≦ N)はすべて導通状態となる。VS,i、VD,i(i ≠ m)はVthよりも低い値(例えばゼロ)、VS,m、VD,mはVthよりも高い値(例えばVDD)とする。こうするとTS,i、TD,i(i ≠ m)は全て非導通状態、TS,m、TD,mは導通状態となる。そしてVS、VDはゼロとする。この様にするとTri,j(i ≠ m、1 ≦ j ≦ N)のソース・ドレイン領域は外部の回路と接続されていないので浮遊状態となり、Trm,j(1 ≦ j ≦ N)のソース・ドレイン領域は外部の回路と接続されるのでその電位はすべてゼロとなる。その結果、Trm,j(1 ≦ j ≦ N)のチャネル領域の電位もゼロとなる。VCG1,nを、Trm,nのしきい値が所望の値となる様な電荷蓄積層への電子の注入が起こる電位に設定すると、Trm,nの電荷蓄積層に電荷の注入が起こり、Trm,nのしきい値電圧を所望の値に制御する事が可能となる。ここでVCG1,j(j ≠ n)はVTH,L’よりも高い電位に設定されているが、電荷蓄積層への電子の注入は起こらない電位としてあるのでTri,j(1 ≦ i ≦ M、j ≠ n)の電荷蓄積層には電荷の注入も放出も起こらない。それ故、Tri,j(1 ≦ i ≦ M、j ≠ n)のしきい値電圧は変化しない。そして上に記した様にTri,n(i ≠ m)のソース・ドレイン領域は浮遊状態であるので、Tri,n(i ≠ m)のチャネル領域もまた浮遊状態となっている。それ故、VCG1,nを変化させるとTri,n(i ≠ m)のチャネル領域の電位は、第一の絶縁膜と電荷蓄積層と第二の絶縁膜とを介した制御ゲート電極との容量結合に依りVCG1,nに追随する。その為にTri,n(i ≠ m)の第一の絶縁膜中の電場はあまり高い値にはならず、電荷蓄積層への電荷の注入は起こらない。それ故、Tri,n(i ≠ m)のしきい値電圧は変化しない。この様にして他のTri,j((i,j) ≠ (m,n))のしきい値電圧を変化させずにTrm,nのしきい値電圧のみを制御する事が可能である。この様にして書き込みが行われる。
【０１０９】
次に情報の消去を説明する。情報の消去は共通の列に配置されている不揮発性半導体記憶素子に対して同時に行う。第ｎ列の不揮発性半導体記憶素子の情報を消去する方法を説明する。VS,i、VD,i、VCG2,i (1 ≦ i ≦ M)はVthよりも高い値(例えばVDD)とする。TS,i、TD,i、TCG2,i (1 ≦ i ≦ M)はすべて導通状態となる。そしてVS、VDはゼロとし、VCG2はVTH,Lよりも高い値とする。また、VCG1,j(j ≠ n)もVTH,Lよりも高い値とする。但し、電荷蓄積層への電子の注入はおこらない電位とする。そしてVCG1,nは電荷蓄積層からの電子の放出が起こる様な、十分に低い電位に設定する。この様にするとTri,j(1 ≦ i ≦ M、j ≠ n)はすべて導通状態となるので、ソース・ドレイン領域およびチャネル領域の電位は全てゼロとなる。それ故、Tri,n(1 ≦ i ≦ M)のソース・ドレイン領域の電位も全てゼロとなる。この時、VCG1,j(j ≠ n)はVTH,Lよりも高い電位に設定されているが、電荷蓄積層への電子の注入は起こらない電位としてあるのでTri,j(1 ≦ i ≦ M、j ≠ n)の電荷蓄積層には電荷の注入も放出も起こらない。ここで、第２実施形態の不揮発性半導体記憶素子に於いてはソース・ドレイン領域が電荷蓄積層と一部が重なる様に形成されているので、Tri,n(1 ≦ i ≦ M)の電荷蓄積層とソース・ドレイン領域との重なる領域に於ける第一の絶縁膜中の電場は、電荷蓄積層からの電子の放出が起こる値となる。それ故、Tri,n(1 ≦ i ≦ M)の電荷蓄積層からは電子の放出が起こる。この様にしてTri,j(1 ≦ i ≦ M、j ≠ n)の情報は変化させずにTri,n(1 ≦ i ≦ M)の情報のみを消去する事が可能となる。
【０１１０】
この様にして書き込みと消去とが行われる。
【０１１１】
次に読み出しの方法を説明する。Trm,nの情報の読み出しは次の様にして行う。VCG2,i(i ≠ m)はVthよりも低い値(例えばゼロ)とする。こうするとTrCG2,i(i ≠ m)はすべて非導通状態となるので、Tri,j(i ≠ m、1 ≦ j ≦ N)の第二の制御ゲート電極はすべて浮遊状態となる。ここで、VCG2,mはVthよりも高い値(例えばVDD)とするとTCG2,mは導通状態となり、Trm,j(1 ≦ j ≦ N)の第二の制御ゲート電極の電位はVCG2となる。VCG2は例えばゼロとする。この状態でVCG1,j(j ≠ n)はVTH,L’よりも高い電位とすると、Tri,j(1 ≦ i ≦ M、j ≠ n)はすべて導通状態となる。VSは例えばゼロ、VDは例えばVDDとする。そしてVS,i、VD,i(i ≠ m)はVthよりも低い値(例えばゼロ)、VS,mとVD,mとは例えばVDDとする。こうするとTS,i、TD,i(i ≠ m)は全て非導通状態、TS,m、TD,mは導通状態となる。この様にするとTri,j(i ≠ m、1 ≦ j ≦ N)のソース・ドレイン領域は外部の回路と接続されていないので浮遊状態となる。ここでTrm,j(j ≠ n)はすべて導通状態であるので、Trm,j(1 ≦ j ≦ N)のソース・ドレイン領域は外部の回路と接続されており、Trm,j(1 ≦ j < n)のソース・ドレイン領域及びTrm,nのソース・ドレイン領域の内で図２２の左にある方の電位はゼロ、Trm,j(n < j ≦ N)のソース・ドレイン領域及びTrm,nのソース・ドレイン領域の内で図２２の右にある方の電位はVDDとなる。ここでVCG1,nとVCG2とを例えばVDDとする。VCG1,j(j ≠ n)はVTH,L’よりも高い電位としてあるのでTrm,j(j ≠ n)はすべて導通状態のままである。それ故、Trm,nのしきい値電圧に応じた電流がVDを印加した端子からVSを印加した端子へと流れるので、この電流値を検出する事で、Trm,nに記憶されている情報の読み出しが可能となる。ないしはVCG1,nとVCG2とを例えばVDD/2とする。VCG1,j(j ≠ n)はVTH,L’よりも高い電位としてあるのでTrm,j(j ≠ n)はすべて導通状態のままである。それ故、VDを印加した端子からVSを印加した端子へと電流が流れるか否かを検知すると、Trm,nのしきい値電圧がVDD/2よりも高いか低いかが判る。もし高ければVCG1,nとVCG2とを例えば3×VDD/4とし、もし低ければVCG1,nとVCG2とを例えばVDD/4とする。VCG1,j(j ≠ n)はVTH,L’よりも高い電位としてあるのでTrm,j(j ≠ n)はすべて導通状態のままである。各々の場合に対してVDを印加した端子からVSを印加した端子へと電流が流れるか否かを検知すると、Trm,nのしきい値電圧が各々3×VDD/4ないしVDD/4よりも高いか低いかが判る。この操作を繰り返す事でTrm,nのしきい値電圧を知る事ができる。前者の方法であれば、一度の操作でTrm,nに蓄えられている情報を読み出す事ができると言う利点が在り、後者の方法であれば、毎回の操作は電流が流れるか否かのみを検知すれば良いので、例えばセンスアンプ等で増幅した上で判断を行う事が可能となり読み誤りが防止されると言う利点が在る。
【０１１２】
この様にして不揮発性半導体記憶素子毎に独立にLビットの情報の記憶が可能であり、全体としてL×M×Nビットの情報を記憶する事が可能となる。
【０１１３】
本実施形態に於いては第２実施形態に示した不揮発性半導体記憶素子を用いて不揮発性半導体記憶装置が構成されているので、第２実施形態に記した様に、図２２の行の方向にも列の方向にも最小加工寸法の２倍の周期で素子を形成する事が可能となり、素子一つあたりの面積を最小加工寸法の２乗の４倍とする事ができる。その結果として高い集積度が実現されると言う利点が在る。一方、第３実施形態に示した様に、第１実施形態の不揮発性半導体記憶素子を用いて不揮発性半導体記憶装置を形成すると第一の制御ゲート電極と第二の制御ゲート電極とを一体に形成する事が可能となるので、回路構成が簡略になると言う他の利点が在る。
【０１１４】
以上説明したように、本実施形態によれば、しきい値電圧の制御性が良く、しきい値電圧のバラツキが抑制され、２種類を超えるしきい値電圧の実現と低電源電圧化との両立を図ることのできる高性能な不揮発性半導体記憶装置を得ることができる。
【０１１５】
本実施形態に於いても上記実施形態に記した様な種々の変形が可能であり、同様の効果が得られる。
【図面の簡単な説明】
【０１１６】
【図１】比較例の不揮発性半導体記憶素子を説明する図。
【図２】本発明の第１実施形態による不揮発性半導体記憶素子の斜視図。
【図３】第１実施形態の不揮発性半導体記憶素子を説明する図。
【図４】第１実施形態の不揮発性半導体記憶素子の製造工程を示す断面図。
【図５】第１実施形態の不揮発性半導体記憶素子の製造工程を示す断面図。
【図６】第１実施形態の不揮発性半導体記憶素子の製造工程を示す断面図。
【図７】第１実施形態の不揮発性半導体記憶素子の製造工程を示す断面図。
【図８】第１実施形態の不揮発性半導体記憶素子の製造工程を示す断面図。
【図９】第１実施形態の不揮発性半導体記憶素子の製造工程を示す断面図。
【図１０】第１実施形態の不揮発性半導体記憶素子の製造工程を示す断面図。
【図１１】第１実施形態の不揮発性半導体記憶素子の第１変形例を示す断面図。
【図１２】第１実施形態の不揮発性半導体記憶素子の第２変形例を示す断面図。
【図１３】本発明の第２実施形態による不揮発性半導体記憶素子を示す斜視図。
【図１４】第２実施形態の不揮発性半導体記憶素子の断面図。
【図１５】第２実施形態の不揮発性半導体記憶素子の断面図。
【図１６】第２実施形態の不揮発性半導体記憶素子の製造工程を示す断面図。
【図１７】第２実施形態の不揮発性半導体記憶素子の製造工程を示す断面図。
【図１８】第２実施形態の不揮発性半導体記憶素子の製造工程を示す断面図。
【図１９】第２実施形態の不揮発性半導体記憶素子の製造工程を示す断面図。
【図２０】本発明の第３の実施形態による不揮発性半導体記憶装置の回路図。
【図２１】第１の実施形態に示す不揮発性半導体記憶素子の、回路図に於ける記法を説明する為の図。
【図２２】本発明の第４の実施形態による不揮発性半導体記憶装置の回路図。
【図２３】第２の実施形態に示す不揮発性半導体記憶素子の、回路図に於ける記法を説明する為の図。
【符号の説明】
【０１１７】
１  半導体基板
２  ソース・ドレイン領域
３  トンネルゲート絶縁膜
４  電荷蓄積層
５  インターポリ絶縁膜
６  制御ゲート電極
７  素子分離領域
８  チャネル領域をなす板状半導体領域
９  第一の絶縁膜
１０  電荷蓄積層
１１  第二の絶縁膜
１２  第一の制御ゲート電極
１３  第三の絶縁膜
１４  第二の制御ゲート電極
１５  窒化シリコン膜
１６  酸化シリコン側壁
１７  酸化シリコン膜
１８  多結晶シリコン側壁
１９  酸化ハフニウム側壁
２０  酸化ハフニウム膜
２１  制御ゲート電極
２２  支持半導体基板
２３  埋め込み絶縁膜
２４  半導体層
２５  ＳＯＩ基板
２６  ｎ型半導体層
２７  酸化シリコン膜
２８  多結晶シリコン膜
２９  酸化ハフニウム膜
３０  タングステン膜
【図１】
2008084956.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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