(57)【要約】      （修正有）【課題】ＳＯＩ領域内に特性の均質なメモリセルを作製できるＮＡＮＤ型フラッシュメモリを提供する。【解決手段】ＮＡＮＤ型フラッシュメモリは、ＳＯＩ領域ＳＡとエピタキシャル領域ＥＡを表面に有する半導体基板１と、ＳＯＩ領域ＳＡ上に配置される埋め込み酸化膜２と、埋め込み酸化膜２上に配置されるＳＯＩ層３と、ＳＯＩ層３上に配置される複数のメモリセルＭＣ１〜ＭＣｎと、エピタキシャル領域ＥＡに配置されるエピタキシャル層４と、エピタキシャル層４上に配置される選択ゲートトランジスタＳＧＤ，ＳＧＳとを具備し、ＳＯＩ層３は、微結晶層からなることを備える。【選択図】図３Ａ
2008159804.tif 000002
【特許請求の範囲】
【請求項１】
ＳＯＩ領域とエピタキシャル領域を表面に有する半導体基板と、前記ＳＯＩ領域上に配置される埋め込み酸化膜と、前記埋め込み酸化膜上に配置されるＳＯＩ層と、前記ＳＯＩ層上に配置される複数のメモリセルと、前記エピタキシャル領域に配置されるエピタキシャル層と、前記エピタキシャル層上に配置される選択ゲートトランジスタとを具備し、前記ＳＯＩ層は、微結晶層からなることを特徴とする不揮発性半導体メモリ。
【請求項２】
半導体基板と、前記半導体基板表面に対して垂直方向に延びるピラー状の半導体層と、前記半導体層の側面上に前記垂直方向に並んで配置され、電荷蓄積層及び制御ゲート電極を有する複数のメモリセルと、前記複数のメモリセルの前記半導体基板側とは反対側の端部の前記半導体層の側面上に配置される第１の選択ゲートトランジスタと、前記複数のメモリセルの前記半導体基板の端部の前記半導体基板上に配置され、拡散層を介して前記半導体層と接続される第２の選択ゲートトランジスタとを具備し、前記半導体層は、微結晶層であることを特徴とする不揮発性半導体メモリ。
【請求項３】
前記微結晶層を構成する微結晶の粒径は、前記メモリセルのチャネル長の１／２より小さく、且つ前記メモリセルのチャネル幅の１／２より小さいこと特徴とする請求項１及び２に記載の不揮発性半導体メモリ。
【請求項４】
前記半導体基板は、前記ＳＯＩ層、前記埋め込み酸化膜及び前記エピタキシャル層が形成されない半導体基板領域をさらに有し、前記半導体基板領域には周辺トランジスタが配置されることを特徴とする請求項１に記載の不揮発性半導体メモリ。
【請求項５】
前記メモリセルは、デプレッション型のトランジスタであることを特徴とする請求項１又は２に記載の不揮発性半導体メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体メモリに係り、特に、部分ＳＯＩ構造を有するＮＡＮＤ型フラッシュメモリに関する。
【背景技術】
【０００２】
不揮発性半導体メモリ、例えば、ＮＡＮＤ型フラッシュメモリが、様々な電子機器の記憶装置として用いられている。
【０００３】
近年では、大記憶容量化及び高集積化のため、メモリセルの微細化が進んでいる。
【０００４】
微細化のための１つの方法として、メモリセルを、半導体基板内に設けられるＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）領域に形成する技術が提案されている（例えば、特許文献１）。
【０００５】
この技術が微細化のために用いられるのは、メモリセルをＳＯＩ領域内に形成することにより、微細化によって生じる短チャネル効果を抑制できるからである。
【０００６】
ＳＯＩ領域に形成されるＳＯＩ層は、結晶性の高いエピタキシャル層を用いることが望ましい。そのため、このエピタキシャル層は、埋め込み酸化膜によって覆われていない露出した半導体基板上面を利用し、基板全面を覆うアモルファス膜を横方向にエピタキシャル成長させることで、半導体基板と結晶軸が揃うように形成される。
【０００７】
しかし、上記のような埋め込み酸化膜上のエピタキシャル層は、その内部に多くの結晶粒界を含む。
【０００８】
結晶粒界は、エピタキシャル層内にランダムに形成されるため、チャネル領域に結晶粒界が存在するメモリセルと、存在しないメモリセルとで、メモリセルの特性にばらつきが生じてしまう。
【０００９】
そのばらつきは、メモリセルのさらなる微細化が進むにつれて顕著になり、ＮＡＮＤ型フラッシュメモリの信頼性が低下してしまう。
【特許文献１】特開２００６−７３９３９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明は、ＳＯＩ領域内に特性の均質なメモリセルを作製する技術を提案する。
【課題を解決するための手段】
【００１１】
本発明に関わる不揮発性半導体メモリは、ＳＯＩ領域とエピタキシャル領域を表面に有する半導体基板と、前記ＳＯＩ領域上に配置される埋め込み酸化膜と、前記埋め込み酸化膜上に配置されるＳＯＩ層と、前記ＳＯＩ層上に配置される複数のメモリセルと、前記エピタキシャル領域に配置されるエピタキシャル層と、前記エピタキシャル層上に配置される選択ゲートトランジスタとを具備し、前記ＳＯＩ層は、微結晶層からなることを備える。
【００１２】
本発明に関わる不揮発性半導体メモリは、半導体基板と、前記半導体基板表面に対して垂直方向に延びるピラー状の半導体層と、前記半導体層の側面上に前記垂直方向に並んで配置され、電荷蓄積層及び制御ゲート電極を有する複数のメモリセルと、前記複数のメモリセルの前記半導体基板側とは反対側の端部の前記半導体層の側面上に配置される第１の選択ゲートトランジスタと、前記複数のメモリセルの前記半導体基板の端部の前記半導体基板上に配置され、拡散層を介して前記半導体層と接続される第２の選択ゲートトランジスタとを具備し、前記半導体層は、微結晶層であること備える。
【発明の効果】
【００１３】
本発明によれば、ＳＯＩ領域内に特性の均質なメモリセルを作製できる。
【発明を実施するための最良の形態】
【００１４】
以下、図面を参照しながら、本発明の例を実施するための最良の形態について詳細に説明する。
【００１５】
１．  概要  
本発明の例の不揮発性半導体メモリは、部分ＳＯＩ構造を有する。具体的には、メモリセルは半導体基板表面のＳＯＩ領域に配置され、選択ゲートトランジスタは半導体基板表面のエピタキシャル領域に配置される。また、周辺トランジスタは、半導体基板表面（半導体基板領域）に配置される。
【００１６】
ＳＯＩ領域において、メモリセルが配置されるＳＯＩ層は、微結晶シリコン層であることを特徴とする。
【００１７】
微結晶シリコン層をメモリセルのチャネルとすることで、メモリセルのチャネルのそれぞれは、微結晶シリコンによる結晶粒界を有する構造となる。
【００１８】
したがって、チャネル領域の結晶粒界の有無に起因するメモリセル特性のばらつきを抑制し、特性の均質なメモリセルを作製することができる。
【００１９】
尚、本発明の例において、微結晶シリコンとは、メモリセルのチャネル長をＬ、チャネル幅をＷとする時、その結晶粒径がＬ／２及びＷ／２より小さい結晶と定義する。
【００２０】
２．  実施の形態  
次に、最良と思われるいくつかの実施の形態について説明する。
【００２１】
（１）  第１実施の形態  
（ａ）  構造  
図１は、本実施の形態におけるＮＡＮＤ型フラッシュメモリのレイアウトの一例を示す図である。
【００２２】
ＮＡＮＤ型フラッシュメモリは、メモリセルアレイ部ＭＡとその周辺に配置されるロウデコーダ回路ＲＤ、センスアンプ回路Ｓ／Ａ及び制御回路ＣＣなどが、同一チップ上に設けられる。以下では、このロウデコーダ回路ＲＤ、センスアンプ回路Ｓ／Ａ、制御回路ＣＣなどが形成される領域を、周辺回路部と述べる。
【００２３】
図２は、同一チップ上に設けられるメモリセルアレイ部及び周辺回路部の一部を示す平面図である。また、図３Ａは、図２（ａ）のＩＩＩＡ（ａ）−ＩＩＩＡ（ａ）線及び図２（ｂ）のＩＩＩＡ（ｂ）−ＩＩＩＡ（ｂ）線に沿う断面図を示し、図３Ｂは、図２（ａ）のＩＩＩＢ（ａ）−ＩＩＩＢ（ａ）線及び図２（ｂ）のＩＩＩＢ（ｂ）−ＩＩＩＢ（ｂ）線に沿う断面図を示す。
【００２４】
メモリセルアレイ部の表面領域は、例えば、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｒａｔｉｏｎ）構造の素子分離絶縁領域ＳＴＩと、それにより取り囲まれたアクティブ領域ＡＡから構成される。
【００２５】
メモリセルアレイ部のアクティブ領域ＡＡは、ＳＯＩ領域ＳＡとエピタキシャル領域ＥＡの２つの領域からなる。
【００２６】
ＳＯＩ領域ＳＡは、半導体基板１上に形成された埋め込み酸化膜２と、埋め込み酸化膜２上に形成され、ＳＯＩ層となるｎ型微結晶シリコン層３から構成される。
【００２７】
ｎ型微結晶シリコン層３は、例えば、リン（Ｐ）、ヒ素（Ａｓ）などのｎ型不純物が、低濃度でドープされたｎ−型半導体層である。このｎ型微結晶シリコン層３の膜厚は、例えば、３０〜４０ｎｍである。
【００２８】
複数のメモリセルＭＣ１〜ＭＣｎは、ｎ型微結晶シリコン層３上に配置される。
【００２９】
メモリセルＭＣ１〜ＭＣｎのゲート構造は、浮遊ゲート電極７Ａと、制御ゲート電極９Ａからなる、積層ゲート構造を有する。
【００３０】
浮遊ゲート電極７Ａは、ｎ型微結晶シリコン層３表面に形成されたゲート絶縁膜（トンネル酸化膜）６Ａ上に形成される。チャネル幅方向に隣接する浮遊ゲート電極７Ａは、素子分離領域ＳＴＩに形成される素子分離絶縁層１６により、それぞれ分離される。
【００３１】
制御ゲート電極９Ａは、電極間絶縁膜８Ａを介して、浮遊ゲート電極７Ａの上部及びチャネル幅方向の側面を覆うように形成される。この制御ゲート電極９Ａは、ワード線として機能する。
【００３２】
また、ＳＯＩ層であるｎ型微結晶シリコン層３内に形成されるｎ＋拡散層１０が、隣接する２つのメモリセルを直列接続するように、ソース／ドレイン領域として共有される。
【００３３】
上述のように、メモリセルＭＣ１〜ＭＣｎは、ｎ型微結晶シリコン層３をチャネル領域とし、ｎ＋拡散層１０をソース／ドレイン領域とするデプレッション型トランジスタである。それゆえ、浮遊ゲート電極７Ａ内に電荷（電子）が蓄積された状態では、チャネル領域は空乏化し、短チャネル効果の影響を低減できる。
【００３４】
選択ゲートトランジスタＳＧＤ，ＳＧＳは、複数のメモリセルＭＣ１〜ＭＣｎの一端（ドレイン側）及び他端（ソース側）に設けられる。
【００３５】
選択ゲートトランジスタＳＧＤ，ＳＧＳは、エピタキシャル領域ＥＡ内に配置され、半導体基板１と結晶軸の揃ったｐ−型半導体層５をチャネル領域とする。
【００３６】
選択ゲートトランジスタＳＧＳ，ＳＧＤのゲート電極は、メモリセルのゲート電極と同時に形成されるため、積層ゲート構造となる。それゆえ、ゲート電極の構造は、ｐ−型半導体層５表面のゲート絶縁膜６Ｂ上に形成されたゲート電極７Ｂが、電極間絶縁膜８Ｂに形成された開口部を介して、ゲート電極９Ｂと接続された構造となっている。
【００３７】
選択ゲートトランジスタＳＧＤ，ＳＧＳは、微結晶シリコン層３内に形成されたｎ＋拡散層１０を介して、メモリセルＭＣ１，ＭＣｎとそれぞれ電気的に接続される。
【００３８】
また、選択ゲートトランジスタＳＧＤ，ＳＧＳは、エピタキシャル領域ＥＡ内に形成されたｎ＋拡散層１０Ａを介して、ビット線コンタクト部ＢＣ、ソース線コンタクト部ＳＣとそれぞれ電気的に接続される。尚、ｎ＋拡散層１０Ａは、エピタキシャル層内に形成される。
【００３９】
上述のように、選択ゲートトランジスタＳＧＤ，ＳＧＳは、エピタキシャル層であるｐ−型半導体層５をチャネル領域とし、ｎ＋拡散層１０，１０Ａをソース／ドレイン領域とするエンハンスメント型ＭＩＳ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタである。この選択ゲートトランジスタＳＧＤ，ＳＧＳのチャネル長は、メモリセルＭＣ１〜ＭＣｎのチャネル長よりも広く設定される。それにより、選択ゲートトランジスタＳＧＤ，ＳＧＳのカットオフ特性を、容易に制御でき、且つ、良好とすることができる。
【００４０】
周辺トランジスタＴｒ１，Ｔｒ２は、メモリセルＭＣ１〜ＭＣｎと同一工程で半導体基板１上に形成される。そのため、そのゲート構造は、積層ゲート構造となる。そして、半導体基板１表面のゲート絶縁膜６Ｃ上のゲート電極７Ｃが、電極間絶縁膜８Ｃに形成された開口部を介して、ゲート電極９Ｃと接続された構造となる。
【００４１】
周辺トランジスタＴｒ１，Ｔｒ２のゲート電極７Ｃ，９Ｃは、ゲート配線層ＧＬが、ゲートコンタクト部ＧＣを介して、接続される。
【００４２】
周辺トランジスタＴｒ１，Ｔｒ２は、半導体基板１内に形成されたｎ＋拡散層１０、ｐ＋拡散層１１をソース／ドレイン領域とする。そして、配線層Ｌ１，Ｌ２が、コンタクト部Ｃ１，Ｃ２を介して、ｎ＋及びｐ＋拡散層１０，１１に接続される。
【００４３】
周辺トランジスタＴｒ１，Ｔｒ２は、高耐圧のトランジスタとするために半導体基板１上に形成され、また、閾値電圧制御が容易なように、エンハンスメント型のＭＩＳトランジスタとして形成される。尚、周辺トランジスタＴｒ１，Ｔｒ２は、選択ゲートトランジスタＳＧＤ，ＳＧＳのように、半導体基板１上に形成されたエピタキシャル層上に形成されても良い。
【００４４】
このように、本実施の形態のＮＡＮＤ型フラッシュメモリは、メモリセルアレイ部は半導体基板１上のＳＯＩ領域内に形成され、周辺回路部は、半導体基板１上に形成される部分ＳＯＩ構造となっている。
【００４５】
上述のように、メモリセルＭＣ１〜ＭＣｎは、ｎ型微結晶シリコン層３をチャネル領域とする。
【００４６】
このｎ型微結晶シリコン層３を構成する微結晶シリコンの粒径ｒは、メモリセルのチャネル長をＬ、チャネル幅をＷとする時、Ｌ／２及びＷ／２より小さくなるように形成される。
【００４７】
それゆえ、メモリセルＭＣ１〜ＭＣｎのチャネル領域のそれぞれは、必ず微結晶シリコンによる結晶粒界を有することになる。よって、メモリセル毎の結晶粒界の有無により、メモリセルの特性にばらつきが生じることがない。
【００４８】
したがって、ＳＯＩ層を微結晶シリコンとすることで、全てのメモリセルのチャネル領域に結晶粒界を介在させ、メモリセルの特性を均質にすることができる。
【００４９】
（ｂ）  製造方法  
図４乃至図８を用いて、本実施の形態のＮＡＮＤ型フラッシュメモリの製造方法を説明する。
【００５０】
はじめに、半導体基板にウェル領域を形成し、埋め込み酸化膜となる、例えば、シリコン酸化膜が、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により、半導体基板の全面に形成される。その後、メモリセルアレイ部においては、後の工程でメモリセルが形成される領域に、シリコン酸化膜が残存するようなパターニングをシリコン酸化膜に施した後、例えば、ＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）により、エッチングを行う。
【００５１】
すると、図４に示すように、後の工程でＳＯＩ領域となる部分に、埋め込み酸化膜２が、メモリセルアレイ部の半導体基板１上に形成され、後の工程でエピタキシャル領域となる部分は、半導体基板１が露出する。また、周辺回路部は、埋め込み酸化膜２により、半導体基板１の表面は覆われている。但し、エピタキシャル層上に周辺トランジスタを形成する場合には、周辺回路部の埋め込み酸化膜２は、このとき除去される。
【００５２】
次に、例えば、Ｐ（リン）、Ａｓ（ヒ素）などのｎ型不純物を低濃度で含むアモルファスシリコン３Ａが、メモリセルアレイ部及び周辺回路部の全面に形成される。
【００５３】
続いて、半導体基板１の全面に対して、例えば、基板温度が６００℃以上の条件で、例えば、ＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｅａｌｉｎｇ）のような、温度上昇の急峻な基板加熱法を用いて、短時間のエピタキシャル成長が行われる。その後、例えば、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法により、表面の平坦化が行われる。  
すると、図５のように、半導体基板１表面と接するように堆積されたアモルファスシリコンは、ＲＴＡ法によりエピタキシャル成長し、半導体基板１の結晶軸と揃ったエピタキシャル層４となる。一方、埋め込み酸化膜２表面と接するように堆積されたアモルファスシリコンは、結晶粒界を有する微結晶シリコン層３となる。
【００５４】
上記のような構造となるのは、エピタキシャル領域ＥＡにおいては、アモルファスシリコン膜が、半導体基板１に対してエピタキシャル成長するためである。
【００５５】
一方、ＳＯＩ領域ＳＡにおいては、アモルファスシリコン膜は、アモルファス膜である埋め込み酸化膜２と接しているため、エピタキシャル成長せず、また、ＲＴＡ法による急峻な温度変化により、アモルファスシリコン膜が結晶化するためである。
【００５６】
また、ＲＴＡを用いた短時間の加熱処理であるため、縦方向（基板に垂直方向）の結晶成長に比較して、横方向（基板に平行方向）の結晶成長は、ごくわずかな期間で終わる。そのため、エピタキシャル領域ＥＡで結晶成長したエピタキシャル層４が、埋め込み酸化膜２の全面を覆うような横方向成長をすることはない。尚、ＲＴＡによる基板加熱時間は、少なくとも、エピタキシャル領域ＥＡ内のアモルファスシリコン膜が、その上面までエピタキシャル化する時間である。
【００５７】
それゆえ、図５に示すＳＯＩ領域とエピタキシャル領域のように、微結晶シリコン層３とエピタキシャル層４とに作り分けることができる。
【００５８】
その後、図６に示すように、後の工程で選択ゲートトランジスタが形成されるエピタキシャル領域ＥＡが露出するような、レジストパターン１４が形成される。続いて、そのレジストパターン１４をマスクとして、例えば、ボロン（Ｂ）などのｐ型不純物が、エピタキシャル領域ＥＡ内に、低濃度でドープされ、ｐ−型半導体層５が形成される。
【００５９】
次に、レジストパターン１４が除去され、さらに、周辺回路部の埋め込み酸化膜及び微結晶シリコン層が剥離される。
【００６０】
その後、図７に示すように、メモリセルアレイ部及び周辺回路部の全面に、ゲート絶縁膜となる、例えば、シリコン酸化膜６が、例えば、熱酸化法により形成される。続いて、浮遊ゲート電極となる、例えば、ポリシリコン膜７が、ＣＶＤ法により形成される。その後、チャネル幅方向に隣接する浮遊ゲート電極を分離するための、素子分離絶縁層（図示せず）が、素子分離絶縁領域に形成される。  
さらに、メモリセルアレイ部及び周辺回路部の全面に、中間絶縁膜となる、例えば、ＯＮＯ膜８が形成される。続いて、選択ゲートトランジスタ及び周辺トランジスタが形成される領域に、ポリシリコン膜７に達する開口部Ｘが形成された後、制御ゲート電極となる、例えば、ポリシリコン膜９が、ＣＶＤ法により形成される。尚、ポリシリコン膜９上に、さらに、例えば、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）等の高融点金属膜をさらに形成し、熱処理によりシリサイド化することで、後の工程でポリシリコン膜とシリサイド膜との２層構造の制御ゲート電極となるようにしても良い。この場合、制御ゲート電極を低抵抗化することができる。
【００６１】
その後、図８に示すように、メモリセルアレイ部及び周辺回路部の全面に、所望のチャネル長のトランジスタが得られるようなパターニングが施された後、例えば、ＲＩＥ法により、ポリシリコン膜、ＯＮＯ膜、ポリシリコン膜、シリコン酸化膜が、順次エッチングされ、ゲート加工がなされる。それにより、メモリセルＭＣ１〜ＭＣｎ、選択ゲートトランジスタＳＧＤ，ＳＧＳ及び周辺トランジスタＴｒ１，Ｔｒ２のゲート電極が、それぞれ形成される。
【００６２】
その後、それらのゲート電極をマスクとして、ソース／ドレイン領域となるｎ＋拡散層１０，１０Ａ及びｐ＋拡散層１１が、例えば、イオン注入法により、自己整合的にそれぞれ形成される。
【００６３】
さらに、図３Ａに示すように、メモリセルアレイ部及び周辺回路部の全面に絶縁層１２が形成される。その後、ビット線コンタクト部ＢＣ及びソース線コンタクト部ＳＣが、絶縁層１２に形成された開口部を介して、選択ゲートトランジスタＳＧＤのドレイン及び選択ゲートトランジスタＳＧＳのソースにそれぞれ電気的に接続される。また、金属配線層Ｍ１がビット線コンタクト部ＢＣに電気的に接続され、ソース線ＳＬがソース線コンタクト部ＳＣに電気的に接続される。
【００６４】
このとき、周辺回路部においては、金属配線Ｌ１，Ｌ２が、絶縁層１２内に形成されたコンタクト部Ｃ１，Ｃ２を介して、周辺トランジスタＴｒ１，Ｔｒ２のソース／ドレイン領域となる拡散層１０，１１に、電気的に接続される。また、ゲート配線及びゲートコンタクト部（図示せず）が、周辺トランジスタＴｒ１，Ｔｒ２のゲート電極７Ｃ，９Ｃに、同一の工程で形成される。
【００６５】
続いて、絶縁層１３が、メモリセルアレイ部及び周辺回路部の全面に形成された後、ビット線ＢＬが、絶縁層１３内に形成されたビア部Ｖ１を介して、金属配線層Ｍ１に電気的に接続される。
【００６６】
以上の工程により、本実施の形態における、ＮＡＮＤ型フラッシュメモリが完成する。
【００６７】
上述の製造方法により、メモリセルＭＣ１〜ＭＣｎが配置されるＳＯＩ層を微結晶シリコン層３とするＮＡＮＤ型フラッシュメモリを作製することができる。
【００６８】
それにより、メモリセルＭＣ１〜ＭＣｎのそれぞれのチャネル領域に、微結晶シリコンの結晶粒界を含ませることができ、チャネル領域の結晶粒界の有無により、メモリセルの特性にばらつきが生じることがない。
【００６９】
したがって、上述の製造方法により、メモリセルのチャネル領域を微結晶シリコン層とすることで、特性の均質なメモリセルを作製できる。
【００７０】
（ｃ）  補足  
図９を用いて、本実施の形態の補足説明を行う。
【００７１】
上記の製造方法においては、アモルファスシリコンをＲＴＡでエピタキシャル成長させることで、図５に示すように、微結晶シリコン層３とエピタキシャル層４とに作り分けることができた。
【００７２】
しかし、上記の方法は、エピタキシャル層４の横方向の結晶成長を抑制できるが、エピタキシャル層４を縦方向に対してのみ成長させ、横方向の結晶成長を完全に抑えるものではない。
【００７３】
それゆえ、図９（ａ）に示すように、エピタキシャル層４が埋め込み酸化膜２表面全体を覆うことはないが、わずかながら生じた横方向の結晶成長により、エピタキシャル層４の端部が、埋め込み酸化膜２の端部上に形成されることも想定される。
【００７４】
この場合、エピタキシャル層４とｎ型微結晶シリコン層３との界面には、結晶粒界ＧＢが存在することになる。
【００７５】
結晶粒界ＧＢは、メモリセルのチャネル領域に形成されなければ、その有無によりメモリセルの特性にばらつきを生じさせることはない。
【００７６】
したがって、図９（ｂ）に示すように、結晶粒界ＧＢが、例えば、選択ゲートトランジスタとメモリセルで共有されるｎ＋拡散層１０Ｂ内など、隣接するメモリセルと選択ゲートトランジスタ間のＳＯＩ領域に存在する場合においては、メモリセルの均質性に問題はない。
【００７７】
（２）  第２の実施の形態  
（ａ）  構造  
図１０は、本実施の形態のＮＡＮＤ型フラッシュメモリの構造を示す図である。尚、第１の実施の形態と同じ部材に関しては、同一符号を付し説明を省略する。
【００７８】
本実施の形態において、ＳＯＩ層を構成する微結晶シリコン層は、例えば、ボロン（Ｂ）がドープされたｐ型微結晶シリコン層１５であることを特徴とする。このｐ型微結晶シリコン層１５は、低濃度の不純物がドープされたｐ−型半導体層である。
【００７９】
それゆえ、本実施の形態において、メモリセルＭＣ１〜ＭＣｎは、ｐ型微結晶シリコン層１５をチャネル領域とし、ｐ＋拡散層１９をソース／ドレイン領域とするｐチャネルデプレッション型トランジスタとなる。
【００８０】
一方、メモリセルＭＣ１〜ＭＣｎの両端に配置される選択ゲートトランジスタＳＧＤ，ＳＧＳは、半導体基板１と結晶軸の揃ったエピタキシャル領域ＥＡ上に配置される。
【００８１】
選択ゲートトランジスタＳＧＳ，ＳＧＤは、半導体基板１と結晶軸の揃ったｎ−型半導体層１８をチャネル領域とし、ｐ＋拡散層１９，１９Ａをそれぞれソース／ドレイン領域とする。尚、ｐ＋拡散層１９は、ｐ型微結晶シリコン層１５内に形成され、ｐ＋拡散層１９Ａは、エピタキシャル層１７内に形成される。
【００８２】
選択ゲートトランジスタＳＧＳ，ＳＧＤは、それらのソース／ドレイン領域を介して、メモリセルＭＣ１，ＭＣｎ、ビット線コンタクトＢＣ及びソース線コンタクトＳＣとそれぞれ接続される。
【００８３】
第１の実施の形態で述べたように、ｎ型微結晶シリコン層は、ｎ型不純物として、リン（Ｐ），ヒ素（Ａｓ）等が用いられる。しかし、リン（Ｐ）やヒ素（Ａｓ）は、結晶粒界に偏析しやすい。
【００８４】
そのため、微結晶シリコン層を用いて、結晶粒界の有無によるメモリセルの特性のばらつきを抑制したとしても、その不純物の偏析が、特性のばらつきの一因となってしまう。
【００８５】
一方、本実施の形態のように、ｐ型不純物として用いられる、例えば、ボロン（Ｂ）は、リン（Ｐ）やヒ素（Ａｓ）と比較し、微結晶シリコン中で拡散しやすい。それゆえ、ｐ型不純物が結晶粒界に偏析しにくい。
【００８６】
したがって、ＳＯＩ層をｐ型微結晶シリコン層とすることで、メモリセルの特性をさらに均質にすることができる。
【００８７】
（ｂ）製造方法  
以下に、本実施の形態の製造方法について述べる。尚、周辺回路部の工程については、説明を省略する。
【００８８】
はじめに、図１１に示すように、第１の実施の形態に示す図４及び図５と同様の工程により、埋め込み酸化膜２を形成した後、ｐ型不純物として、例えば、ボロン（Ｂ）が、低濃度ドープされたアモルファスシリコン膜が、半導体基板１及び埋め込み酸化膜２の全面を覆うように形成される。
【００８９】
その後、例えば、第１の実施の形態と同様の条件で、ＲＴＡによる基板加熱が、半導体基板１に対して、行われる。すると、埋め込み酸化膜２上に形成されるｐ型アモルファスシリコンは、ｐ型微結晶シリコン層１５となる。
【００９０】
一方、半導体基板１上に形成されたｐ型アモルファスシリコンは、エピタキシャル成長し、半導体基板１と結晶軸の揃ったｐ型エピタキシャル層１７が形成される。
【００９１】
次に、図１２に示すように、図６乃至図８に示す工程と同様の工程により、エピタキシャル層１７内に、選択ゲートトランジスタＳＧＤ，ＳＧＳのチャネル領域となるｎ−型半導体層１８が、例えば、イオン注入法により、形成される。
【００９２】
続いて、メモリセルＭＣ１〜ＭＣｎ及び選択ゲートトランジスタＳＧＳ，ＳＧＤのゲート電極がそれぞれ形成された後、例えば、イオン注入法により、メモリセル及び選択ゲートトランジスタのソース／ドレイン領域となるｐ＋拡散層１９，１９Ａが形成される。
【００９３】
その後、図１０に示すように、第１の実施の形態の図３Ａに示す工程と同様の工程で、絶縁層１２，１３、ビット線ＢＬ及びビット線コンタクト部ＢＣ、ソース線ＳＬ及びソース線コンタクト部ＳＣ等が、順次形成され、本実施の形態におけるＮＡＮＤ型フラッシュメモリが完成する。
【００９４】
上述のように、本実施の形態において、メモリセルＭＣ１〜ＭＣｎが配置されるＳＯＩ層は、ｐ型微結晶ポリシリコンとする。それにより、結晶粒界によるメモリセルＭＣ１〜ＭＣｎの特性のばらつきを抑制でき、さらには、不純物の偏析によるメモリセルＭＣ１〜ＭＣｎの特性のばらつきを抑制できる。
【００９５】
したがって、上述の製造方法により、メモリセルの特性のばらつきを抑制し、均質な特性を有するメモリセルを作製できる。
【００９６】
（３）  第３の実施の形態
（ａ）  構造  
本発明の例は、例えば、図１３に示すような、メモリセルが基板表面に対して垂直方向に積層されたＮＡＮＤ型フラッシュメモリにも適用できる。図１３は、本実施の形態の基本ユニットとなるＮＡＮＤセルユニットの主要部を示す斜視図である。
【００９７】
図１３に示す積層構造のメモリセルのチャネル領域を微結晶シリコン層とすることで、第１及び第２の実施形態と同様に、結晶粒界に起因するメモリセルの特性のばらつきを抑制することができる。
【００９８】
以下に、図１３に示す積層構造ＮＡＮＤ型フラッシュメモリの実施例について説明を行う。尚、以下で述べる縦型メモリセル及び縦型トランジスタとは、チャネルが半導体基板表面に対して垂直方向に形成されるトランジスタである。
【００９９】
図１４は、本実施の形態におけるＮＡＮＤ型フラッシュメモリの平面図を示す。図１５は、図１４のＸＶ−ＸＶ線に沿う断面図である。尚、図１５（ａ）には、２つのＮＡＮＤセルユニットを示し、図１５（ｂ）には、周辺回路領域に配置される周辺トランジスタの構造も図示する。
【０１００】
以下、図１３乃至図１５を用いて、本実施の形態の構造について説明を行う。
【０１０１】
メモリセルアレイ部において、複数のＮＡＮＤセルユニットは、素子分離領域ＳＴＩに囲まれたアクティブ領域ＡＡ内に配置される。
【０１０２】
本実施の形態において、メモリセルＭＣ１〜ＭＣｎは、半導体基板１表面に対して垂直方向に延びるピラー状のｎ型微結晶シリコン層２０側面上に、縦型メモリセルとなるように配置される。それらのメモリセルＭＣ１〜ＭＣｎは、層間絶縁層４２を介して、複数積み重なれた積層体となっている。尚、ｎ型微結晶シリコン層２０は、例えば、リン（Ｐ）及びヒ素（Ａｓ）などのｎ型不純物が低濃度ドープされたｎ−型半導体層である。
【０１０３】
メモリセルＭＣ１〜ＭＣｎは、制御ゲート電極ＣＧ１〜ＣＧｎが、ゲート絶縁膜２３を介して、ｎ型微結晶シリコン層２０側面上に形成される構造を有する。この制御ゲート電極ＣＧ１〜ＣＧｎは、ワード線としてＹ方向に延びる。
【０１０４】
この制御ゲート電極ＣＧ１〜ＣＧｎは、低抵抗化のため、例えば、ポリシリコン層と、ポリシリコン層の一部をシリサイド化した、シリサイド層からなる２層構造を有する。また、タングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）等の金属を用いて低抵抗化しても良い。尚、制御ゲート電極ＣＧ１〜ＣＧｎに金属を用いる場合には、シリサイド層は必要ない。
【０１０５】
メモリセルＭＣ１〜ＭＣｎは、ＭＯＮＯＳ構造のメモリセルである。それゆえ、制御ゲート電極ＣＧ１〜ＣＧｎとｎ型微結晶シリコン層２０との間に介在するゲート絶縁膜２３は、電荷蓄積層２３Ｂを第１及び第２の絶縁膜２３Ａ，２３Ｃで挟む積層構造となる。
【０１０６】
第１の絶縁膜２３Ｃは、電荷蓄積層２３Ｂにｎ型微結晶シリコン層２０から電荷を蓄積する際、または、電荷蓄積層２３Ｂに蓄積された電荷がｎ型微結晶シリコン層２０へ拡散する際に電位障壁となる。第１の絶縁膜２３Ｃは、例えば、シリコン酸化膜が用いられ、その膜厚は、例えば、４ｎｍ程度である。
【０１０７】
電荷蓄積層２３Ｂは、電荷（電子）の捕捉及び蓄積を行い、例えば、シリコン窒化膜が用いられる。電気蓄積層２３Ｂの膜厚は、例えば、８ｎｍ程度である。
【０１０８】
第２の絶縁膜２３Ａは、電荷蓄積層２３Ｂと制御ゲート電極ＣＧ１〜ＣＧｎとの間に配置され、電荷蓄積層２３Ｂに蓄積された電荷が制御ゲート電極ＣＧ１〜ＣＧｎへ拡散するのを防止する。第２の絶縁膜２３Ａは、例えば、シリコン酸化膜が用いられ、その膜厚は、例えば、４ｎｍ程度である。
【０１０９】
また、ＮＡＮＤ型フラッシュメモリのメモリセルは微細化が進むと、ソース／ドレイン領域となる拡散層を有せずとも、正常な書き込み／読み出し動作を行うことができる。
【０１１０】
それゆえ、メモリセルＭＣ１〜ＭＣｎは、ｎ−型半導体層２０内に、半導体層と導電型の異なるソース／ドレイン領域としての拡散層を有しない。つまり、ｎ−型半導体層である微結晶シリコン層２０は、メモリセルのチャネル領域、ソース領域及びドレイン領域として機能する。また、このメモリセルＭＣ１〜ＭＣｎは、制御ゲート電極ＣＧ１〜ＣＧｎに印加される電位に基づいて、ゲート電極直下のｎ型微結晶シリコン層２０内をほぼ空乏化することでオフ状態を実現している。
【０１１１】
前述のように、本実施の形態におけるメモリセルは、縦型メモリセルである。したがって、ゲート電極ＣＧ１〜ＣＧｎの膜厚がゲート長（チャネル長）となる。このゲート長をＬとする。また、メモリセルＭＣのアクティブ領域としてのｎ型微結晶シリコン層２０の膜厚をＴとする。
【０１１２】
このとき、ゲート長Ｌと膜厚Ｔとは、次の関係式を満たすことが望ましい。その理由は、データの読み出しを正常且つ容易に行うためである。
【０１１３】
１ｎｍ＜Ｔ＜Ｌ×０．８  
即ち、読み出し動作において、ゲート電極ＣＧ１〜ＣＧｎ直下のチャネル領域には、ゲート絶縁膜８との界面から１ｎｍ程度の範囲に反転層が形成される。このため、膜厚Ｔが１ｎｍより薄くなると、反転層のキャリア面密度が急激に低下して、ビット線電流が減少する。この結果、データの読み出しが困難となる。一方、読み出し動作を正常に行うためには、メモリセルのカットオフ特性を良好にする必要がある。このために、膜厚Ｔの上限値が、上記関係式を満たすことが望ましい。
【０１１４】
また、メモリセルＭＣ１〜ＭＣｎは、電荷蓄積層２３Ｂを含むゲート絶縁膜２３全体が絶縁体であるため、浮遊ゲート型メモリセルのように、セル毎に浮遊ゲート電極を分離する必要がない。すなわち、ゲート絶縁膜２３は、ｎ型微結晶シリコン層２０の側面全体に形成すればよく、パターニングの必要が無いために、容易に縦型メモリセルを縦積みした構造を実現できる。
【０１１５】
また、ゲート電極ＣＧ間の距離、つまり、層間絶縁層４２の膜厚は、例えば、ゲート電極ＣＧ１〜ＣＧｎの膜厚と同じ厚さで設定される。
【０１１６】
複数のメモリセルＭＣ１〜ＭＣｎの一端及び他端には、選択ゲートトランジスタＳＧＤ，ＳＧＳがそれぞれ配置される。
【０１１７】
その選択ゲートトランジスタのうち、複数のメモリセルＭＣ１〜ＭＣｎの一端（ドレイン側）の選択ゲートトランジスタＳＧＤは、メモリセルからなる積層体の最上端に位置し、ｐ−型半導体層２１をチャネル領域として、縦型トランジスタとなるように形成される。
【０１１８】
ｐ−型半導体層２１は、低濃度のｐ型不純物（例えば、ボロン（Ｂ））がドープされた微結晶シリコン層である。また、選択ゲートトランジスタＳＧＤは、メモリセルＭＣが配置されるｎ型微結晶シリコン層２０をソース領域、ピラー上の半導体層のうち最上端に位置するｎ＋拡散層２２をドレイン領域としている。ｎ＋拡散層２２は、高濃度のｎ型不純物がドープされた微結晶シリコン層である。上記のように、選択ゲートトランジスタＳＧＤは、ｐチャネルエンハンスメント型ＭＩＳトランジスタとなる。
【０１１９】
また、ｎ＋拡散層２２には、ビット線ＢＬが接続される。ビット線ＢＬは、２つの隣接するＮＡＮＤセルユニットで共有される。
【０１２０】
選択ゲートトランジスタＳＧＤは、メモリセルＭＣ１〜ＭＣｎの積層構造のゲート絶縁膜２３のうち、第１の絶縁膜２３Ｃを、ゲート絶縁膜としている。尚、選択ゲートトランジスタＳＧＤのゲート絶縁膜は、第１の絶縁膜２３Ｃをゲート絶縁膜として用いず、別途に形成した絶縁膜をゲート絶縁膜に用いても良い。
【０１２１】
選択ゲートトランジスタＳＧＤは縦型トランジスタであるため、ゲート電極の膜厚がゲート長となる。
【０１２２】
選択ゲートトランジスタＳＧＤのゲート長（膜厚）は、メモリセルのゲート長（膜厚）に比べて、大きく設定される。これは、選択ゲートトランジスタＳＧＤのカットオフ特性を良好なものとするためである。例えば、メモリセルのゲート電極のゲート長（膜厚）を、３０ｎｍ程度とする場合、選択ゲートトランジスタＳＧＤのゲート長（膜厚）は、１５０ｎｍ程度に設定される。
【０１２３】
一方、複数のメモリセルＭＣ１〜ＭＣｎの他端（ソース側）の選択ゲートトランジスタＳＧＳは、半導体基板１上に配置される。選択ゲートトランジスタＳＧＳとｎ型微結晶シリコン層２０は、絶縁耐圧を確保できる所望の距離を有している。
【０１２４】
選択ゲートトランジスタＳＧＳは、半導体基板１表面に形成されるゲート絶縁膜３０Ａ上に、ゲート電極３１Ａを有している。
【０１２５】
この選択ゲートトランジスタＳＧＳは、半導体基板１内に形成された、例えば、ｎ型の拡散層３２Ａ，３２Ｂをソース／ドレイン領域とする。
【０１２６】
選択ゲートトランジスタＳＧＳのドレイン領域となる拡散層３２Ａは、ピラー状のｎ型微結晶シリコン層２０と接続される。また、ソース領域となる拡散層３２Ｂは、ソース線ＳＬに接続される。ソース線ＳＬと選択ゲートトランジスタＳＧＳは、選択ゲートトランジスタＳＧＳとソース線ＳＬの絶縁耐圧が確保できる間隔を有している。
【０１２７】
ソース線ＳＬは、絶縁層４１内に形成され、ソース線ＳＬの上面は、複数の制御ゲート電極ＣＧ１〜ＣＧｎのうち、半導体基板１に最も近い制御ゲート電極ＣＧ１の底面以下となる位置に設定される。上記の構造とすることで、ソース線ＳＬは、メモリセルＭＣ１〜ＭＣｎとは隣接しない構造となる。そのため、メモリセルＭＣ１〜ＭＣｎとソース線ＳＬとの間の絶縁耐圧を高くするために、メモリセルＭＣ１〜ＭＣｎとソース線ＳＬ間の距離を広く確保する必要がない。それゆえ、チップ面積を縮小できる。
【０１２８】
また、選択ゲートトランジスタＳＧＳは、チップ面積の縮小のため、メモリセルのゲート電極ＣＧ１〜ＣＧｎ及び層間絶縁膜４２からなる積層体の下部に位置することが望ましい。それゆえ、選択ゲートトランジスタＳＧＳとゲート電極ＣＧ１との距離は、互いに影響を及ぼさないために、例えば、層間絶縁層４２の膜厚より広く確保することが望ましい。本実施の形態においては、層間絶縁層４２とゲート電極３１Ａ上のマスク材４０により、その距離を確保している。
【０１２９】
周辺回路部に形成される周辺トランジスタＴｒ１，Ｔｒ２は、半導体基板１内に形成されたｎ型及びｐ型拡散層３３，３４をそれぞれソース／ドレイン領域として、半導体基板１上に配置される。また、周辺トランジスタＴｒ１，Ｔｒ２は、半導体基板１表面に形成されたゲート絶縁膜３０Ｂ，３０Ｃ上に、ゲート電極３１Ｂ，３１Ｃを有している。
【０１３０】
ソース側の選択ゲートトランジスタＳＧＳ及び周辺トランジスタＴｒ１、Ｔｒ２は、閾値電圧制御の容易なｐチャネル或いはｎチャネルエンハンスメント型ＭＩＳトランジスタとなっている。
【０１３１】
Ｘ方向に隣接する２つのＮＡＮＤセルユニットは、半導体基板１内に形成された１つの拡散層３２Ａ上に配置され、その拡散層３２Ａを介して、２つのピラー状のｎ型微結晶シリコン層２０が、各々のソース側の選択ゲートトランジスタＳＧＳと、それぞれ電気的に接続される構造となっている。
【０１３２】
メモリセルが配置されるピラー状のｎ型微結晶シリコン層２０は、ＮＡＮＤセルユニット毎に、それぞれＸ方向に離間している。２つのｎ型微結晶シリコン層２０間の間隔は、選択ゲートトランジスタＳＧＳとソース線ＳＬの間隔よりも狭くなるよう配置される。
【０１３３】
２つのｎ型微結晶シリコン層２０間には、絶縁層７０が介在し、それゆえ、メモリセルが形成される領域は、ＳＯＩ構造となっている。
【０１３４】
以上のように、メモリセルＭＣ１〜ＭＣｎを形成する半導体層をｎ型微結晶シリコン２０にすることで、メモリセルＭＣ１〜ＭＣｎのそれぞれのチャネル領域には結晶粒界が介在することとなる。したがって、結晶粒界の有無によるメモリセルの特性のばらつきを抑制でき、メモリセルの特性を均質にできる。さらに、縦型メモリセルを用いた積層構造のＮＡＮＤ型フラッシュメモリとすることで、高集積化することができる。
【０１３５】
尚、本実施の形態においては、ピラー状のｎ型微結晶シリコン層にメモリセルを配置する場合について説明を行うが、ｐ型微結晶シリコン層を用いても良い。その際には、選択ゲートトランジスタＳＧＤは、ｎ型半導体層をチャネル領域とし、ｐ−型半導体層であるｐ型微結晶シリコン層及びｐ＋型半導体層をソース／ドレイン領域とするｎチャネルエンハンスメント型ＭＩＳトランジスタとする。  
また、この場合、結晶粒界の有無によるメモリセルの特性のばらつきを抑制できることに加え、不純物の結晶粒界への偏析を抑制でき、さらに、メモリセルの特性を均質にすることができる。
【０１３６】
（ｂ）  製造方法  
以下に、図１６乃至図２３を用いて、本実施の形態の製造方法について説明を行う。
【０１３７】
はじめに、半導体基板１内に、ウェル領域が形成された後、半導体基板１上に、ゲート絶縁膜となる、例えば、シリコン酸化膜が、熱酸化法により形成される。次に、ゲート電極となる、例えば、ポリシリコン膜、さらに、マスク材となる、例えば、シリコン窒化膜が、例えば、ＣＶＤ法により、半導体基板１上に順次形成される。
【０１３８】
続いて、シリコン窒化膜にパターニングを施した後、例えば、ＲＩＥ法によりエッチングを行うと、図１６に示すように、マスク材４０をマスクとして、半導体基板１表面のゲート絶縁膜３０Ａ，３０Ｂ、３０Ｃ上に、選択ゲートトランジスタＳＧＳのゲート電極３１Ａ及び周辺トランジスタＴｒ１，Ｔｒ２のゲート電極３１Ｂ、３１Ｃが、それぞれ形成される。その後、拡散層３２Ａ，３２Ｂ，３３，３４が、例えば、イオン注入法により、それぞれ形成される。
【０１３９】
その後、絶縁層４１が、例えば、ＣＶＤ法及びＣＭＰ法を用いて、マスク材４０の上端と一致するように、形成される。さらに、ソース線ＳＬが、絶縁層４１に形成された開口部を介して、選択ゲートトランジスタＳＧＳのソース領域となる拡散層３２Ｂに接続される。
【０１４０】
次に、層間絶縁層４２及びゲート電極５１〜５ｎ，６０が、例えば、ＣＶＤ法により、絶縁膜４１及びマスク材４０上に交互に積層される。
【０１４１】
尚、本実施例において、ゲート電極５１〜５ｎは、例えば、ポリシリコンを用いるが、例えば、タングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）等の金属を用いても良い。
【０１４２】
続いて、図１７に示すように、層間絶縁層４２及びゲート電極５１〜５ｎ，６０が、例えば、フォトリソグラフィ法及びＲＩＥ法により、選択的にエッチングされ、拡散層３２Ａの表面が露出するような開口部が形成される。その後、開口部に面する層間絶縁層４２及びゲート電極５１〜５ｎ、６０の側面上に、第２の絶縁膜２３Ａ（例えば、シリコン酸化膜）及び電荷蓄積層２３Ｂ（例えば、シリコン窒化膜）が、例えば、ＣＶＤ法により、順次形成される。
【０１４３】
次に、図１８に示すように、電荷蓄積層２３Ｂ及び第２の絶縁膜２３Ａが、ゲート電極６０の側面が露出するように、選択的にエッチングされる。続いて、第１の絶縁層２３Ｃが、電荷蓄積層２３Ｂ側面上及びゲート電極６０側面上に形成される。
【０１４４】
その後、図１９に示すように、異方性エッチングにより、第１の絶縁膜を選択的にエッチングし、半導体基板１上、第１の絶縁膜２３Ｃ側面上に、例えば、低濃度のリン（Ｐ）或いはヒ素（Ａｓ）がドープされたアモルファスシリコン膜２０Ａが形成される。
【０１４５】
次に、異方性エッチング法により、アモルファスシリコン層を選択的にエッチングすることで、アモルファスシリコン層がＸ方向に離間される。その後、例えば、ＲＴＡにより、基板温度が６００℃以上となるような温度変化の急峻な基板加熱を、半導体基板１に対して行う。すると、図２０に示すように、アモルファスシリコン膜のうち、半導体基板１と接する下端側は、半導体基板１と結晶軸の揃ったエピタキシャル層２０Ｂとなる。一方、アモルファスシリコン膜のうち、後の工程でメモリセルが形成される領域は、ｎ型微結晶シリコン層２０となる。尚、上記のＲＴＡによる加熱は、メモリセルが形成される領域が微結晶化し、且つ、半導体基板１とのエピタキシャル成長が、メモリセルが形成される領域まで進行しない期間内で行われる。
【０１４６】
続いて、図２１に示すように、絶縁層７０が、開口部を埋め込むように、ｎ型微結晶シリコン層２０側面上及び半導体基板１上に形成される。この絶縁層７０の上面は、ゲート電極６０の底面とほぼ同じ位置に設定される。その後、低濃度のｐ型不純物（例えば、ボロン（Ｂ））が、絶縁層７０の上面より上の露出している領域に対して、ドープされる。すると、ドレイン側の選択ゲートトランジスタのチャネル領域となるｐ−型半導体層２１が形成される。
【０１４７】
次に、図２２に示すように、絶縁層７１が、絶縁層７０上に形成される。この際、絶縁層７１の上面は、ゲート電極６０の上面とほぼ同じ位置に設定される。その後、高濃度のｎ型不純物が、絶縁層７１の上面より上の露出している領域に対して、ドープされる。すると、選択ゲートトランジスタのドレイン領域となるｎ＋拡散層２２が形成される。
【０１４８】
続いて、図２３に示すように、絶縁層７２が、絶縁層７１上に形成される。その後、ソース線ＳＬ上部の領域が、選択的にエッチングされ、開口部が形成される。ポリシリコン膜から構成されるゲート電極は、その開口部の側面からシリサイド化が施され、制御ゲート電極ＣＧ１〜ＣＧｎが形成される。そして、開口部には、パッシベーション膜８０が形成される。
【０１４９】
さらに、周辺回路部の絶縁層４１上面に形成された積層体が除去された後、絶縁層４３が開口部及び周辺回路部の全面に形成される。
【０１５０】
さらに、ユニット毎にピラー状の半導体層となるように、ｎ型微結晶層２０、ｐ−型半導体層２１及びｎ＋拡散層２２、エピタキシャル層２０Ｂが、選択的にエッチングされ、Ｙ方向の分離がなされる。Ｙ方向の分離により形成された開口部には、絶縁層（図示せず）が埋め込まれる。
【０１５１】
その後、ビット線ＢＬが、ｎ＋拡散層２２に電気的に接続されるように形成され、本実施の形態におけるＮＡＮＤ型フラッシュメモリが完成する。
【０１５２】
以上の製造方法により、縦型メモリセルからなる積層構造ＮＡＮＤ型フラッシュメモリにおいて、メモリセルのチャネル領域となるピラー状の半導体層を微結晶シリコン層とすることができる。
【０１５３】
それにより、メモリセルＭＣ１〜ＭＣｎの特性のばらつきを抑制でき、特性の均質なメモリセルを提供できる。さらに、縦型メモリセルを用いた積層構造のＮＡＮＤ型フラッシュメモリとすることで、高集積化することができる。
【０１５４】
３．  その他  
本発明の例は、ＳＯＩ領域内に特性の均質なメモリセルを作製できる。
【０１５５】
本発明の例は、上述の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施の形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施の形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施の形態の構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【０１５６】
【図１】本発明の例のＮＡＮＤ型フラッシュメモリのレイアウトの一例を示す図。
【図２】第１の実施の形態のメモリセルアレイ部及び周辺回路部の平面図。
【図３Ａ】図２のＩＩＩＡ（ａ）−ＩＩＩＡ（ａ）線及びＩＩＩＡ（ｂ）−ＩＩＩＡ（ｂ）線に沿う断面図。
【図３Ｂ】図２のＩＩＩＢ（ａ）−ＩＩＩＢ（ａ）線及びＩＩＩＢ（ｂ）−ＩＩＩＢ（ｂ）線に沿う断面図。
【図４】第１の実施の形態の製造工程の一工程を示す図。
【図５】第１の実施の形態の製造工程の一工程を示す図。
【図６】第１の実施の形態の製造工程の一工程を示す図。
【図７】第１の実施の形態の製造工程の一工程を示す図。
【図８】第１の実施の形態の製造工程の一工程を示す図。
【図９】第１の実施の形態の補足例を示す図。
【図１０】第２の実施の形態のメモリセルアレイ部及び周辺回路部のチャネル長方向の断面図。
【図１１】第２の実施の形態の製造工程の一工程を示す図。
【図１２】第２の実施の形態の製造工程の一工程を示す図。
【図１３】第３の実施の形態のＮＡＮＤセルユニットの斜視図。
【図１４】第３の実施の形態のメモリセルアレイ部の平面図。
【図１５】図１４のＸＶ−ＸＶ線に沿う断面及び周辺回路部のチャネル長方向断面を示す図。
【図１６】第３の実施の形態の製造工程の一工程を示す図
【図１７】第３の実施の形態の製造工程の一工程を示す図。
【図１８】第３の実施の形態の製造工程の一工程を示す図。
【図１９】第３の実施の形態の製造工程の一工程を示す図。
【図２０】第３の実施の形態の製造工程の一工程を示す図。
【図２１】第３の実施の形態の製造工程の一工程を示す図。
【図２２】第３の実施の形態の製造工程の一工程を示す図。
【図２３】第３の実施の形態の製造工程の一工程を示す図。
【符号の説明】
【０１５７】
１：半導体基板、２：埋め込み酸化膜、３Ａ：アモルファスシリコン層、３，１５，２０：微結晶シリコン層、４，１８：ｎ−型半導体層、５，１７：ｐ−型半導体層、６Ａ，６Ｂ，６Ｃ、３０Ａ，３０Ｂ，３０Ｃ：ゲート絶縁膜、７Ａ：浮遊ゲート電極、８Ａ，８Ｂ，８Ｃ：中間絶縁膜、９Ａ，ＣＧ１〜ＣＧｎ：制御ゲート電極、７Ｂ，７Ｃ，９Ｂ，９Ｃ，３１Ａ，３１Ｂ，３１Ｃ、６０：ゲート電極、１０，１０Ａ，１０Ｂ，２２，３２Ａ，３２Ｂ，３３：ｎ＋拡散層、１１，１９，１９Ａ，３４：ｐ＋拡散層、２１：ｐ−型半導体層、２３Ａ：第２の絶縁膜、２３Ｂ：電荷蓄積層、２３Ｃ：第１の絶縁膜、４０：マスク材、１２，１３，４１〜４３，７０〜７２：絶縁層、２０Ｂ：エピタキシャル層、８０：パッシベーション膜、ＳＡ：ＳＯＩ領域、ＥＡ：エピタキシャル領域、ＢＣ：ビット線コンタクト部、ＳＣ：ソース線コンタクト部、ＢＬビット線、ＳＬ：ソース線、Ｌ１，Ｌ２：配線層、Ｃ１，Ｃ２：コンタクト部、１４：レジストパターン、１６：素子分離絶縁層、ＧＢ：結晶粒界。
【図１】
2008159804.tif 000003
【図２】
2008159804.tif 000004
【図３Ａ】
2008159804.tif 000005
【図３Ｂ】
2008159804.tif 000006
【図４】
2008159804.tif 000007
【図５】
2008159804.tif 000008
【図６】
2008159804.tif 000009
【図７】
2008159804.tif 000010
【図８】
2008159804.tif 000011
【図９】
2008159804.tif 000012
【図１０】
2008159804.tif 000013
【図１１】
2008159804.tif 000014
【図１２】
2008159804.tif 000015
【図１３】
2008159804.tif 000016
【図１４】
2008159804.tif 000017
【図１５】
2008159804.tif 000018
【図１６】
2008159804.tif 000019
【図１７】
2008159804.tif 000020
【図１８】
2008159804.tif 000021
【図１９】
2008159804.tif 000022
【図２０】
2008159804.tif 000023
【図２１】
2008159804.tif 000024
【図２２】
2008159804.tif 000025
【図２３】
2008159804.tif 000026