(57)【要約】【課題】耐熱性、耐放射線性及び高周波応答性が優れ、高温用デバイス、大電力用デバイス及び高周波電子デバイスに適した電子素子において、オーミック電流を抑制し、高濃度にドープされた半導体からチャネルへのキャリア注入の障壁エネルギを低減して空間電荷制限電流の立ち上がり電界を小さくした高効率な電子素子構造を提供する。【解決手段】絶縁体ダイヤモンド結晶基板１上にキャリア濃度を１０15ｃｍ-3以下の高抵抗率な半導体ダイヤモンド薄膜５を設け、これを挟むようにキャリア濃度が１０20ｃｍ-3以上の低抵抗率な半導体ダイヤモンド薄膜２ａ及び２ｂを設け、半導体ダイヤモンド薄膜５、２ａ及び２ｂの伝導型を同じにする。更に、半導体ダイヤモンド薄膜２ａ、２ｂ及び５上に夫々ソース電極１１ａ、ドレイン電極１１ｂ及びゲート電極９ａを設ける。【選択図】図６
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【特許請求の範囲】
【請求項１】
電流チャネルとなる第１の半導体領域と、この第１の半導体領域に接合し第１の半導体領域と同じ伝導型で前記第１の半導体領域よりも抵抗率が低い第２の半導体領域と、を有し、前記第１の半導体領域は、その動作温度での平衡状態におけるキャリア濃度が１０15ｃｍ-3以下であり、前記第２の半導体領域は、前記第１の半導体領域よりもキャリア濃度が高濃度であり、前記第１の半導体領域及び前記第２の半導体領域のバンドギャップが２ｅＶ以上であることを特徴とする電子素子構造。
【請求項２】
前記第１の半導体領域が、ダイヤモンド、炭化ケイ素、窒化ガリウム、窒化ホウ素、窒化アルミニウム、窒化インジウム、酸化亜鉛、酸化チタン、酸化スズ及び酸化インジウムからなる群から選択された１種以上の材料又はその混合材料からなることを特徴とする請求項１に記載の電子素子構造。
【請求項３】
前記第２の半導体領域が、ダイヤモンド、炭化ケイ素、窒化ガリウム、窒化ホウ素、窒化アルミニウム、窒化インジウム、酸化亜鉛、酸化チタン、酸化スズ及び酸化インジウムからなる群から選択された１種以上の材料又はその混合材料からなることを特徴とする請求項１又は２に記載の電子素子構造。
【請求項４】
前記第１の半導体領域における母体となる結晶中のドーパント濃度は、原子比で１０ｐｐｍ以下であることを特徴とする請求項１乃至３のいずれか１項に記載の電子素子構造。
【請求項５】
前記第２の半導体領域のドーパント濃度は、Ｍｏｔｔ濃度以上であることを特徴とする請求項１乃至４のいずれか１項に記載の電子素子構造。
【請求項６】
前記第１の半導体領域及び前記第２の半導体領域が、ダイヤモンドからなることを特徴とする請求項１乃至５のいずれか１項に記載の電子素子構造。
【請求項７】
前記第１の半導体領域及び前記第２の半導体領域が、ホウ素ドープしたｐ型ダイヤモンドからなることを特徴とする請求項６に記載の電子素子構造。
【請求項８】
前記第１の半導体領域及び前記第２の半導体領域が、硫黄、リン、窒素、酸素及びリチウムからなる群から選択される１種以上の元素をドープしたｎ型ダイヤモンドからなることを特徴とする請求項６に記載の電子素子構造。
【請求項９】
前記第２の半導体領域は、前記第１の半導体領域を挟むようにして配置されていることを特徴とする請求項１乃至８のいずれか１項に記載の電子素子構造。
【請求項１０】
前記第１の半導体領域及び前記第２の半導体領域は、同一基板上に形成されていることを特徴とする請求項１乃至９のいずれか１項に記載の電子素子構造。
【請求項１１】
前記第１の半導体領域における前記第２の半導体領域が接合されている側の反対側に接合された第３の半導体領域を有し、前記第３の半導体領域は、前記第１の半導体領域と同じ伝導型で前記第１の半導体領域よりも抵抗率が低く、前記第３の半導体領域のバンドギャップが２ｅＶ以上であることを特徴とする請求項１乃至１０のいずれか１項に記載の電子素子構造。
【請求項１２】
前記第３の半導体領域のドーパント濃度は、Ｍｏｔｔ濃度以上であることを特徴とする請求項１１に記載の電子素子構造。
【請求項１３】
前記第３の半導体領域が、ダイヤモンドからなることを特徴とする請求項１１又は１２に記載の電子素子構造。
【請求項１４】
前記第３の半導体領域が、ホウ素ドープしたｐ型ダイヤモンドからなることを特徴とする請求項１３に記載の電子素子構造。
【請求項１５】
前記第３の半導体領域が、硫黄、リン、窒素、酸素及びリチウムからなる群から選択される１種以上の元素をドープしたｎ型ダイヤモンドからなることを特徴とする請求項１３に記載の電子素子構造。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、短波長発光用デバイス、高温用デバイス、大電力用デバイス及び高周波電子デバイス等に使用されるワイドバンドギャップ半導体の電子素子構造に関し、特に、オーミック電流が少なく、キャリア移動障壁が小さく、空間電荷制限電流を流すために必要な電界が小さく低電界でより多くのキャリアを移動させることができる高効率な電子素子構造に関する。
【背景技術】
【０００２】
ダイヤモンドは、その熱伝導率（２０Ｗ／ｃｍ・Ｋ）、バンドギャップ（５．４７ｅＶ）、飽和電子移動度（２０００ｃｍ2／Ｖ・ｓ）及びホール移動度（２１００ｃｍ2／Ｖ・ｓ）といったデバイス特性並びに耐熱性、耐放射線性が優れているため、高温及び放射線下で動作する電子デバイス、ハイパワーデバイス及び高周波デバイス等への応用が期待されている。
【０００３】
ダイヤモンド薄膜を使用する電界効果トランジスタの１例として、例えば、特開平１−１５８７７４号公報に、ゲート電極と動作層、即ちチャネル層との間に絶縁層を挿入したＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor：絶縁ゲート型電界効果トランジスタ）が提案されている。特開平１−１５８７７４号公報におけるＭＩＳＦＥＴは、ノーマリーオン型であり、ゲート電位をソース電位に対して正にとることによって、ドレイン電流が抑制される構成となっている。相互コンダクタンスを大きくし、僅かなゲート電位の入力によりドレイン電流を大きく変化させるためには、ゲート電位の影響をチャネル中の深い領域まで及ぼさせ、キャリアの空乏領域を大きく広げる必要がある。そのためには、ドナ又はアクセプタ濃度をある程度低く抑えると共に、チャネル層の厚さがゲート電位の影響が及ぶ厚さ以下になるように薄くしなければならない。しかしながら、ドレイン電流を増大させるためには、ドナ又はアクセプタ不純物の濃度を高くし、キャリア濃度を増加させなければならず、相互コンダクタンスの向上とドレイン電流の増加はキャリア濃度の設定において互いに相反するという問題点がある。
【０００４】
前述の理由により、通常のＭＩＳＦＥＴにおいて使用されるチャネル層のドーパント濃度は、原子比で数十ｐｐｍから数百ｐｐｍの範囲とすることが一般的である。例えば、特開平１−１５８７７４号公報の実施例では、ｐ型ダイヤモンド薄膜層の合成条件に基づき、ホウ素（Ｂ）と炭素（Ｃ）の原子比は、Ｂ／Ｃ＝２００ｐｐｍと計算できる。
【０００５】
また、特許文献１には、金属／絶縁性ダイヤモンド／半導体ダイヤモンド構造をゲート部に持つ電界効果トランジスタが提案されている。図９はこのＭＩＳＦＥＴを示す断面図である。Ｓｉ基板４１上にダイヤモンド絶縁体下地層４２が形成され、ダイヤモンド絶縁体下地層４２上にｐ型ダイヤモンド半導体層４３とその両側のｎ型ダイヤモンド半導体層４４ａ及び４４ｂが同一平面上に形成されている。また、ｎ型ダイヤモンド半導体層４４ａ及び４４ｂにおけるｐ型ダイヤモンド半導体層４３に接続されていない側の端部には、これらの端部を覆うように夫々ソース電極４６Ｓ及びドレイン電極４６Ｄが形成されている。ｐ型ダイヤモンド半導体層４３上にはダイヤモンド絶縁体層４５が設けられ、ダイヤモンド絶縁体層４５上にはゲート電極４６Ｇが設けられている。ダイヤモンド絶縁体層４５は、チャネル層であるｐ型ダイヤモンド半導体層４３とゲート電極４６Ｇとの間を絶縁する。
【０００６】
このＭＩＳＦＥＴにおいても、相互コンダクタンスを大きくし、僅かなゲート電位の入力によりドレイン電流を大きく変化させるためには、アクセプタ濃度を低く抑えると共に、ｐ型ダイヤモンド半導体層４３の厚さをゲート電位の影響が及ぶ厚さ以下になるように薄くしなければならない。しかしながら、ドレイン電流を増大させるためには、アクセプタ濃度を高くし、キャリア濃度を増加させなければならず、相互コンダクタンスの向上とドレイン電流の増加はアクセプタ濃度の設定において互いに相反するという問題点がある。
【０００７】
ダイヤモンドが本来持つ高い電子及び正孔の移動度は、不純物及び結晶欠陥を極力低減させることにより実現するものである。しかしながら、前述のＭＩＳＦＥＴのように、チャネル層のキャリア源を確保するためにドナ又はアクセプタをある程度の濃度でドーピングする必要がある構造では、不純物濃度に依存してキャリア移動度が低くなるため、高周波応答性等が悪化することは免れない。
【０００８】
これに対し、チャネル層の不純物濃度を極力低くして高周波用トランジスタへの応用を可能にした構造として、チャネル層として高抵抗率ダイヤモンド層を使用する電界効果トランジスタが特開平６−２３２３８８号公報に開示されている。図１０はこの電界効果トランジスタの構成を示す模式的断面図である。図１０に示す電界効果トランジスタにおいては、第１の半導体ダイヤモンド層５１、高抵抗率ダイヤモンド層５２及び第１の半導体ダイヤモンド層５１と同一伝導型の第２の半導体ダイヤモンド層５３がこの順に一列に配置され、高抵抗率ダイヤモンド層５２は第１の半導体ダイヤモンド層５１及び第２の半導体ダイヤモンド層５３に接続されている。チャネル層５７は第１の半導体ダイヤモンド層５１、高抵抗率ダイヤモンド層５２及び第２の半導体ダイヤモンド層５３により構成されている。また、第１の半導体ダイヤモンド層５１、高抵抗率ダイヤモンド層５２及び第２の半導体ダイヤモンド層５３上には、夫々ソース電極５４、ゲート電極５５及びドレイン電極５６が設けられている。高抵抗率ダイヤモンド層５２の抵抗率は１０2Ω・ｃｍ以上であり、ゲート電極５５の電位によりキャリア濃度が変化する。
【０００９】
このトランジスタの場合、図１０に示すように、ソース電極５４からドレイン電極５６に到達するキャリアは半導体ダイヤモンド層５１、高抵抗率ダイヤモンド層５２及び半導体ダイヤモンド層５３をこの順に流れる。そして、ゲート電極５５に印加する電圧を変化させることにより、高抵抗率ダイヤモンド層５２のポテンシャルを変化させ、ソース電極５４が接触する半導体ダイヤモンド層５１から高抵抗率ダイヤモンド層５２へのキャリアの注入量を制御する。従って、図９に示したＭＩＳＦＥＴのように、チャネル層５７に空乏層を拡げてドレイン電流を制御するものではないので、ドーパント濃度を低くしてチャネル層５７を薄くする必要はない。
【００１０】
また、図１０に示すトランジスタの特徴は、高抵抗率ダイヤモンド層５２を所謂空間電荷制限電流が流れ得ることである。文献（犬石等、「半導体物性１」、朝倉書店、第１５８頁〜第１６２頁）に記載されているように、理想的な無欠陥の絶縁性材料中においては、印加される電界に対する電流の挙動は、ある閾値電界以下では電界に比例するオーミック電流となる。閾値電界以上になると、外部からのキャリア注入により、熱励起キャリア濃度を超えたキャリアが流れ、電界の２乗に比例する空間電荷制限電流となる。
【００１１】
【特許文献１】特開平３−２６３８７２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、実際に図１０に示すような構造の電界効果トランジスタを作製すると、しばしばゲート電極に印加する電圧を１００Ｖ以上という極めて大きな値にしないと高抵抗率ダイヤモンド層５２へのキャリアの注入が起こらないという問題点がある。
【００１３】
この原因を詳しく調べた結果、半導体ダイヤモンド層５１と高抵抗率ダイヤモンド層５２との間のポテンシャル段差が、結晶成長条件によっては極めて大きくなるためであることが判明した。即ち、ダイヤモンドが持つバンドギャップが５．４７ｅＶと大きいため、理想的に全く不純物及び欠陥がないダイヤモンドでも、その約半分の２．５ｅＶのポテンシャル段差が発生する。しかも実際には、ダイヤモンド層中に不純物及び欠陥が少ないながらもある程度含まれることが避けられない。例えば、窒素はダイヤモンドに最もよく混入する不純物であるが、これは１．７ｅＶという深いドナ準位を形成することが知られている。窒素混入ダイヤモンドはｎ型半導体であるが、ドナ準位が深いため高抵抗率となり、前述の「高抵抗率ダイヤモンド」の要件を満たす。
【００１４】
高抵抗率ダイヤモンド層５２の形成においては、微量な窒素が混入する可能性が高く、この場合、１．７ｅＶのドナ準位が形成される。このドナ準位は室温では活性化されないため、この高抵抗率ダイヤモンド層５２は１０2Ω・ｃｍ以下の低抵抗率になることはない。
【００１５】
文献（犬石等、「半導体物性１」、朝倉書店、第１０８頁〜第１１２頁）にあるように、半導体の理論に基づけば、εDをドナ準位、εCを伝導帯底のエネルギ、ｋBをボルツマン定数、Ｔを絶対温度、ＮDをドナ密度、ＮCを伝導帯の電子に対する実効状態密度とすると、ｎ型半導体の場合、フェルミ準位εFは次式１で求められる。
【００１６】
【数１】
2008141218.tif 000003
【００１７】
式１に示すように、フェルミ準位はドナ準位及び温度の影響を受けて変化する。ダイヤモンドのようにバンドギャップが広い半導体においては、室温では（εC−εD）／ｋBＴ≫１であるから、前記式１は下式２のように近似できる。式２より、フェルミ準位は伝導帯底とドナ準位の間に存在する。
【００１８】
【数２】
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【００１９】
前記フェルミ準位についての議論はｎ型半導体について行ったが、ｐ型半導体の場合にも、ドナをアクセプタに、伝導帯を価電子帯に、電子を正孔に夫々置き換えることにより同様に議論できる。即ち、ｐ型半導体のフェルミ準位は価電子帯頂上とアクセプタ準位との間に存在する。
【００２０】
窒素が混入したｎ型高抵抗率ダイヤモンドでは、例えドナ濃度が０．１原子ｐｐｍ以下と微少であっても、フェルミ準位は伝導帯底の下０．９ｅＶ付近に存在する。一方、半導体ダイヤモンド層にホウ素をドーピングしてｐ型半導体ダイヤモンドとする場合、ホウ素がアクセプタとなり、このアクセプタ準位は価電子帯頂上の上０．３７ｅＶに存在する。このとき、フェルミ準位は価電子帯頂上の上０．２ｅＶ付近に存在することになる。ダイヤモンドのバンドギャップ、即ち伝導帯底と価電子帯頂上とのエネルギ差は、前述の通り５．４７ｅＶであるから、両ダイヤモンドのフェルミ準位の差は、約５．４７−０．９−０．２＝４．３７ｅＶと計算できる。このように、窒素含有高抵抗率ダイヤモンドをホウ素含有半導体ダイヤモンドに接合すると、フェルミ準位の差がエネルギポテンシャルの不連続段差となり、その段差の高さは、４．３７ｅＶということになる。
【００２１】
ところで、半導体ダイヤモンドから高抵抗率ダイヤモンドにキャリアを注入させるには、ポテンシャル段差をゲート電極により引き下げる必要がある。ポテンシャル段差が大きければそれだけゲート電位を大きくしないとキャリアが注入されず、電流が流れない。単純に考えれば、ソース電位に対しゲート電位を−４．３７Ｖにすればキャリアの注入が起こることになるが、実際には、ソース電位とゲート電位との電位差は、ゲート絶縁膜及び高抵抗率ダイヤモンドの双方に印加されるので、高抵抗率ダイヤモンドに印加される電位差はその分減少することになる。したがって、実際に高抵抗率ダイヤモンドと半導体ダイヤモンドとの界面のポテンシャル段差を引き下げるために必要なゲート電位は、ゲート絶縁膜及び高抵抗率ダイヤモンド層の厚さにもよるが、数十乃至数百Ｖという極めて大きなゲート電位が必要となる。そのため、図１０に示すような電界効果トランジスタは実用的ではない。
【００２２】
より一般的には、高濃度ドープダイヤモンドと高抵抗率ダイヤモンドを接合する構造の電子素子では、それらが異なる伝導型である場合又は同じ伝導型であってもアクセプタ若しくはドナが異なった準位を持つ場合には、接合界面にエネルギポテンシャルの段差が生じる。このような場合、キャリアを高濃度ドープダイヤモンド側から高抵抗率ダイヤモンド側へ注入するためには、その間の電位差を極めて大きくしなければならないという問題点がある。
【００２３】
本発明はかかる問題点に鑑みてなされたものであって、耐熱性、耐放射線性及び高周波応答性が優れ、高温用デバイス、大電力用デバイス及び高周波電子デバイスに適した電子素子において、オーミック電流を抑制し、高濃度にドープされた半導体からチャネルへのキャリア注入の障壁エネルギを低減して空間電荷制限電流の立ち上がり電界を小さくした高効率な電子素子を提供することを目的とする。
【課題を解決するための手段】
【００２４】
本発明に係る電子素子構造は、電流チャネルとなる第１の半導体領域と、この第１の半導体領域に接合し第１の半導体領域と同じ伝導型で前記第１の半導体領域よりも抵抗率が低い第２の半導体領域と、を有し、前記第１の半導体領域は、その動作温度での平衡状態におけるキャリア濃度が１０15ｃｍ-3以下であり、前記第２の半導体領域は、前記第１の半導体領域よりもキャリア濃度が高濃度であり、前記第１の半導体領域及び前記第２の半導体領域のバンドギャップが２ｅＶ以上であることを特徴とする。
【００２５】
本発明においては、第１の半導体領域のキャリア濃度を１０15ｃｍ-3以下とすることにより、オーミック電流が抑制され、低電界でキャリア注入による電流、即ち、空間電荷制限電流が支配的となる状態に移行することができる。これにより、電子素子の効率を向上させることができる。理想的には、オーミック電流が０であることが望ましいが、実用的な条件でそれを実現することは不可能である。キャリア濃度は温度によっても変化するが、電子素子を動作させる温度での平衡状態におけるキャリア濃度を１０15ｃｍ-3以下とすれば、オーミック電流を実用上問題ない水準まで低下させることができる。キャリア濃度を１０13ｃｍ-3以下とすれば、オーミック電流を測定限界付近まで低減できるため、より好ましい。
【００２６】
また、第２の半導体領域の伝導型を第１の半導体領域と同じにして第１の半導体領域よりも抵抗率を低くすることにより、第２の半導体領域から第１の半導体領域へキャリア（ｎ型半導体の場合は電子、ｐ型半導体の場合は正孔）を注入する際の障壁エネルギを低減できる。その結果、空間電荷制限電流の立ち上がり電界を小さくすることができる。例えば、この立ち上がり電界（閾値電界）を１×１０5Ｖ／ｃｍ以下とすることができる。このとき、前記第１及び第２の半導体領域に印加される電界がこの閾値電界以下では、第２の半導体領域から第１の半導体領域に流れる電流の電界に対する増加係数がほぼ１となり、電界が前記閾値電界を超えると、前記増加係数が１を超える。なお、増加係数とは、電流が電界の増加係数乗に比例するような数値である。理想的なオーム則では増加係数が厳密に１になり電流は電界に比例し、理想的な空間電荷制限電流は増加係数が厳密に２になり電流は電界の２乗に比例する。しかしながら、実際には他の様々な要因、即ち、結晶欠陥及び電極と半導体との接触抵抗等により、増加係数は整数にはならない。オーム則から前記閾値電界を超えて空間電荷制限電流へ移行する電界付近では、増加係数は１から１より大きく２より小さい値に増加し、その後多くの場合、更に２以上に増加し、最終的にほぼ２になる（文献（犬石等、「半導体物性１」、朝倉書店、第１６２頁））。
【００２７】
また、本発明においては、第１の半導体領域に電極を形成すれば、その電極と第２の半導体領域又は第３の半導体領域との間の印加電圧が、第１の半導体領域に実質的にかかる電界を主に支配することになる。更に、第３の半導体領域を有する２端子素子を作製する場合、必ずしも第１の半導体領域に電極を形成する必要はなく、その場合には、第２の半導体領域と第３の半導体領域との間に印加する電圧が第１の半導体領域に実質的にかかる電界を支配する。
【００２８】
図１（ａ）及び（ｂ）は、第２の半導体領域から第１の半導体領域へキャリア（ｎ型半導体の場合は電子、ｐ型半導体の場合は正孔）を注入する際の障壁エネルギの大きさを示す模式図であり、図１（ａ）は従来の電子素子における障壁エネルギの大きさを示し、図１（ｂ）は本発明の電子素子における障壁エネルギの大きさを示す。図１（ａ）に示すように、半導体、絶縁体又は金属が相互に接合するとき、同じエネルギ準位においては電子密度が等しくなるように電子及び正孔の移動が起こる。電子及び正孔の相互の移動により、接合界面付近に遷移領域１５が形成される。また、遷移領域の両側の領域ではフェルミ準位が一致する。従って、接合界面においてフェルミ準位の差により伝導帯又は荷電子帯のエネルギ障壁が生じる。伝導帯又は荷電子帯とフェルミ準位との差が大きければ、伝導帯又は荷電子帯のエネルギ障壁が大きくなり、この差が小さければエネルギ障壁も小さくなる。本発明においては、図１（ｂ）に示すように、伝導帯又は荷電子帯とフェルミ準位との差を小さくすることによりエネルギ障壁を小さくし、空間電荷制限電流の立ち上がり電界を小さくすることができる。
【００２９】
また、前記第１及び第２の半導体領域のバンドギャップは２ｅＶ以上であることが好ましく、前記第１及び第２の半導体領域は、ダイヤモンド、炭化ケイ素、窒化ガリウム、窒化ホウ素、窒化アルミニウム、窒化インジウム、酸化亜鉛、酸化チタン、酸化スズ及び酸化インジウムからなる群から選択された１種以上の材料又はその混合材料であることが好ましい。
【００３０】
第１及び第２の半導体領域のバンドギャップを２ｅＶ以上のワイドバンドギャップ半導体とすることにより、本発明の電子素子を、高温用デバイス及び大電力用デバイス等に好適な電子素子にすることができる。第１及び第２の半導体領域のバンドギャップが２ｅＶ未満である場合、不純物及び欠陥によるフェルミ準位の変化が少ないため本発明の効果が小さい。しかしながら、少なくとも一方にバンドギャップが大きい半導体を選ぶことにより、フェルミ準位の変化量が大きくなるのでより大きな効果が得られる。バンドギャップが大きいワイドバンドギャップである半導体の例としては、ダイヤモンド、炭化ケイ素、窒化ガリウム、窒化ホウ素、窒化アルミニウム、窒化インジウム、酸化亜鉛、酸化チタン、酸化スズ及び酸化インジウム等がある。なお、第１の半導体領域と第２の半導体領域は、必ずしも同じ材料で構成される必要はない。
【００３１】
更に、前記第１の半導体領域のドーパント濃度は、母体となる結晶中の原子比で１０ｐｐｍ以下であることが好ましく、より好ましくは０．１ｐｐｍ以下である。
【００３２】
第１の半導体領域のキャリア濃度は、ドナとアクセプタの相互補償によっても低く抑えることができる。しかしながら、相互に補償されたドナ−アクセプタ対は、キャリアは発生させないがキャリアの散乱中心となりうる。そのため、キャリアの移動度を低下させる要因となる。従って、補償された不純物及び欠陥の濃度が低いほど、キャリアは高い移動度を実現することができ、電子素子の高周波応答性を向上させることができる。また、欠陥及び不純物によるトラップ濃度が低いほど空間電荷制限電流モードへ移行する閾値電界が低くなり、移行後の電流が大きくなる。その意味でも、欠陥及び不純物によるトラップ濃度は低い方が望ましい。ドーパント濃度が１０ｐｐｍ以下であれば、前記悪影響はほとんど見られない。より好ましくは、二次イオン質量分光（Secondary Ion Mass Spectroscopy）の検出限界に近い０．１ｐｐｍ以下である。
【００３３】
なお、第１及び第２の半導体領域のドーピング不純物（ドーパント）は、必ずしも同じ元素である必要はない。例えば、第１の半導体領域がリンドープのｎ型ダイヤモンド、第２の半導体領域が硫黄ドープのｎ型ダイヤモンドであってもよい。また、第１の半導体領域が不純物ではない何らかの結晶欠陥がアクセプタとなっているｐ型ダイヤモンド、第２の半導体領域がホウ素ドープのｐ型ダイヤモンドであってもよい。
【００３４】
更にまた、前記第２の半導体領域のドーパント濃度は、Ｍｏｔｔ濃度以上であることが好ましい。
【００３５】
第２の半導体領域から第１の半導体領域へ注入されるキャリア量は、主に、第１の半導体領域と第２の半導体領域との界面に印加する電界及び第２の半導体領域のキャリア濃度に依存する。従って、印加する電界が同じであれば、第２の半導体領域のキャリア濃度が高いほど、より多くのキャリアが第１の半導体領域へ注入される。キャリア濃度を上げるには、ドーパント濃度を上げ、補償率を下げればよい。Ｍｏｔｔ濃度とは、半導体が金属的な挙動に移行するドーパント濃度である。ドーパント濃度をＭｏｔｔ濃度以上にすることにより、キャリアの活性化率をほぼ１００％とすることができる。また、第２の半導体領域に接する金属電極を設ける場合は、第２の半導体領域のキャリア濃度又はドーパント濃度を上げることにより、第２の半導体領域と金属電極との接触抵抗を低減できる。
【００３６】
更にまた、前記第１の半導体領域及び前記第２の半導体領域は、ダイヤモンドからなることができ、ホウ素ドープしたｐ型ダイヤモンド又は硫黄、リン、窒素、酸素及びリチウムからなる群から選択される１種以上の元素をドープしたｎ型ダイヤモンドからなることができる。
【００３７】
第１及び第２の半導体領域を共にダイヤモンドとすることにより、キャリア移動度、耐熱性、安定性、耐放射線性及び絶縁破壊電界等に優れた電子素子を実現できる。また、ダイヤモンドにホウ素をドープするとｐ型半導体となる。現在のところ、ダイヤモンドについては、ｎ型よりｐ型の方が作製が容易で低抵抗率化が容易であるが、勿論、用途によっては第１及び第２の半導体領域を、硫黄、リン、窒素、酸素及びリチウムのうち少なくとも１種をドープしたｎ型ダイヤモンドとすることも可能である。
【００３８】
更にまた、本発明に係る電子素子は、前記第１の半導体領域に接続され前記第１の半導体領域に電流を流す第１の金属電極と、前記第２の半導体領域に接続され前記第２の半導体領域に電流を流す第２の金属電極と、を有することができる。
【００３９】
これにより、第１及び第２の半導体領域に電流を供給又は電流を取り出す場合の接触抵抗を低減でき、電子素子の安定性が増加する。
【００４０】
更にまた、本発明に係る電子素子は、前記第１の半導体領域における前記第２の半導体領域が接合されている側の反対側に接合された第３の半導体領域を有することができ、この第３の半導体領域は、前記第１の半導体領域と同じ伝導型で前記第１の半導体領域よりも抵抗率が低いことが好ましい。
【００４１】
これにより、抵抗率が高い第１の半導体領域の両側に抵抗率が低い第２及び第３の半導体領域を接合させたサンドイッチ構造とすることができる。これにより、第２の半導体領域から供給されたキャリアが第１の半導体領域を通り、第３の半導体領域へ到達する電子素子を作製することができる。このとき、第３の半導体領域を第２の半導体領域と同じ伝導型とし、第１の半導体領域より低抵抗率の半導体領域とすることにより、第１の半導体領域から第３の半導体領域へ流れようとするキャリアを高効率に捕集することが可能になる。一方、第３の半導体領域が第１の半導体領域と異なる型の半導体である場合及び同型であっても抵抗率が高い場合には、第１の半導体領域と第３の半導体領域の界面にエネルギ障壁ができるため、それが界面抵抗となり効率よくキャリアを流すことができない。
【００４２】
前述の条件を満たす限りにおいて、前記第１の半導体領域、前記第２の半導体領域及び前記第３の半導体領域は、ダイヤモンドからなることができ、特に、ホウ素ドープしたｐ型ダイヤモンド又は硫黄、リン、窒素、酸素及びリチウムからなる群から選択される１種以上の元素をドープしたｎ型ダイヤモンドからなることができる。
【００４３】
これにより、第２及び第３の半導体領域に電流を供給又は電流を取り出す場合の接触抵抗の低減と安定性を兼ね備えた３端子素子を作製できる。
【００４４】
更にまた、前記第１の半導体領域上に設けられた絶縁膜と、前記絶縁膜上に設けられた電極と、を有することができる。
【００４５】
これにより、キャパシタ構造が形成することができ、電界効果トランジスタ等の電子素子を形成することが可能となる。
【００４６】
本発明に係るダイオードは、電流チャネルとなる第１の半導体領域と、この第１の半導体領域に接合し第１の半導体領域と同じ伝導型で前記第１の半導体領域よりも抵抗率が低い第２の半導体領域と、を有し、前記第１の半導体領域は、その動作温度での平衡状態におけるキャリア濃度が１０15ｃｍ-3以下である電子素子構造を有することを特徴とする。
【００４７】
本発明に係るトランジスタは、電流チャネルとなる第１の半導体領域と、この第１の半導体領域に接合し第１の半導体領域と同じ伝導型で前記第１の半導体領域よりも抵抗率が低い第２の半導体領域と、を有し、前記第１の半導体領域は、その動作温度での平衡状態におけるキャリア濃度が１０15ｃｍ-3以下である電子素子構造を有することを特徴とする。
【００４８】
本発明に係るサイリスタは、電流チャネルとなる第１の半導体領域と、この第１の半導体領域に接合し第１の半導体領域と同じ伝導型で前記第１の半導体領域よりも抵抗率が低い第２の半導体領域と、を有し、前記第１の半導体領域は、その動作温度での平衡状態におけるキャリア濃度が１０15ｃｍ-3以下である電子素子構造を有することを特徴とする。
【００４９】
前記電子素子は、整流ダイオード及び発光ダイオード等の各種ダイオード、光センサ、熱センサ、イオンセンサ及びガスセンサ等の各種センサ並びにスイッチング素子、トランジスタ及びサイリスタ等の各種電流制御素子等様々な電子部品に応用可能である。
【発明の効果】
【００５０】
本発明によれば、相互に接合されたキャリア濃度の異なる２種類の半導体領域を有する電子素子構造において、低濃度側の半導体領域のキャリア濃度をできるだけ低くし、且つこれらの半導体領域の伝導型を同じにすることによって、オーミック電流をできるだけ抑制しつつフェルミ準位の差を小さくできる電子素子構造を提供することができる。このため、高濃度側から低濃度側へのキャリア注入障壁エネルギを小さくできるため、空間電荷制限電流モードの立ち上がり電界を小さくし、且つ低電界でより高濃度にキャリアを注入することができる。これにより、いかなる基材上にも高効率な電子素子を形成することができ、例えばダイヤモンドのようなワイドバンドギャップ半導体を使用する電子素子構造を得ることができる。これにより、短波長発光用デバイス、高温用デバイス、大電力用デバイス及び高周波電子デバイスを得ることができる。
【発明を実施するための最良の形態】
【００５１】
以下、本発明の実施例について添付の図面を参照して具体的に説明する。先ず、本発明の第１実施例について説明する。図２（ａ）乃至（ｄ）、図３（ａ）乃至（ｃ）、図４（ａ）乃至（ｄ）、図５（ａ）乃至（ｃ）及び図６は本実施例に係る電子素子の製造方法を工程順に示す断面図である。本実施例はトランジスタを作製する例を示す。
【００５２】
先ず、図２（ａ）に示すように、絶縁体ダイヤモンド結晶基板１上に、マイクロ波プラズマＣＶＤ法（Chemical Vapor Deposition法：化学的気相成長法）により第２及び第３の半導体領域となるＢドープｐ型半導体ダイヤモンド薄膜２を０．１μｍの厚さに成膜する。成膜条件は以下の通りである。原料ガスとして水素希釈のメタンガスを使用する。その組成はＣＨ4が０．５体積％、Ｈ2が９９．５体積％である。ドーピングガスはＢ2Ｈ6ガスを使用し、ガス中のＢ／Ｃ比を２００原子ｐｐｍとする。ガスの総流量を１００ミリリットル／分（標準状態）、成膜時のガス圧力を６．６７ｋＰａ、基板温度を８００℃とする。この条件により堆積される半導体ダイヤモンドのキャリア濃度は１０20ｃｍ-3以上であり、抵抗率が十分低いｐ型半導体ダイヤモンド薄膜２が得られる。
【００５３】
次に、図２（ｂ）に示すように、半導体ダイヤモンド薄膜２上に厚さ０．３μｍのシリコン酸化膜３を堆積させる。
【００５４】
次に、図２（ｃ）に示すように、シリコン酸化膜３上にレジスト４を形成し、電子ビームリソグラフィによりレジスト４をパターニングする。
【００５５】
次に、図２（ｄ）に示すように、レジスト４をマスクとしてシリコン酸化膜３をエッチングし、シリコン酸化膜３に開口部３ａを形成する。エッチングは、エッチングガスをＣＦ4とＡｒの混合ガスとし、プラズマ源として誘電結合プラズマ（ＩＣＰ：Inductively Coupled Plasma）を使用して反応性イオンエッチングにより行う。
【００５６】
次に、図３（ａ）に示すように、レジスト４を除去し、エッチングされたシリコン酸化膜３をマスクとしてｐ型半導体ダイヤモンド薄膜２のエッチングを行い、半導体ダイヤモンド薄膜２をパターニングする。このとき、半導体ダイヤモンド薄膜２は半導体ダイヤモンド薄膜２ａ及び２ｂの２つの薄膜に分離される（第２の半導体領域及び第３の半導体領域）。このエッチングでは酸化シリコン膜３のエッチングと同様、ＩＣＰをプラズマ源に使用する。また、エッチングガスには酸素を使用し、酸素の流量を５０ミリリットル／分（標準状態）、圧力を２．６７Ｐａ、基板バイアス電圧を２０００Ｖとする。このとき、マスクとするシリコン酸化膜３は酸素プラズマに対してはほとんどエッチングされないため、そのまま残存する。
【００５７】
次に、図３（ｂ）に示すように、絶縁体ダイヤモンド結晶基板１の露出部及びシリコン酸化膜３上に、第１の半導体領域であるＢドープｐ型半導体ダイヤモンド薄膜５を０．１μｍの厚さに成膜する。このとき、原料ガスとして水素希釈のメタンガスを使用する。この原料ガスの組成はＣＨ4が０．５体積％、Ｈ2が９９．５体積％である。ドーピングガスはＢ2Ｈ6ガスを使用し、ガス中のＢ／Ｃ比を０．１原子ｐｐｍとする。ガスの総流量を１００ミリリットル／分（標準状態）、成膜時のガス圧力を６．６７ｋＰａ、基板温度を８００℃とする。この条件により堆積されるＢドープｐ型半導体ダイヤモンド薄膜５のキャリア濃度は１０15ｃｍ-3以下であり、半導体ダイヤモンド薄膜５は半導体ダイヤモンド薄膜２ａ及び２ｂと比較して抵抗率が高い。
【００５８】
半導体ダイヤモンド薄膜５を成膜後、図３（ｃ）に示すように、ＨＦ水溶液によりシリコン酸化膜３をエッチングするリフトオフプロセスにより、シリコン酸化膜３と共にシリコン酸化膜３上に形成された半導体ダイヤモンド薄膜５を除去する。このとき、キャリア濃度が１０15ｃｍ-3以下の高抵抗率の半導体ダイヤモンド薄膜５は、低抵抗率の半導体ダイヤモンド薄膜２がエッチングされた部分にのみ形成される。以上の方法により、絶縁体ダイヤモンド結晶基板１上に、低抵抗率の半導体ダイヤモンド薄膜２ａ及び２ｂ並びに半導体ダイヤモンド薄膜２ａ及び２ｂに挟まれ、これらに接続するように配置された高抵抗率の半導体ダイヤモンド薄膜５形成された電子素子６を得ることができる。
【００５９】
次に、図４（ａ）に示すように、電子素子６上全面に絶縁膜としてシリコン酸化膜７を０．０５μｍの厚さに成膜する。
【００６０】
次に、図４（ｂ）に示すように、シリコン酸化膜７上にレジスト８を形成し、高抵抗率の半導体ダイヤモンド薄膜５の上方に開口部８ａが形成されるようにレジスト８をパターニングする。
【００６１】
次に、図４（ｃ）に示すように、シリコン酸化膜７の露出部及びレジスト８上に金属Ａｌ膜９をスパッタリング法により０．２μｍの厚さに堆積させる。
【００６２】
次に、図４（ｄ）に示すように、レジスト８をアセトンにて溶解する。このとき、レジスト８上に堆積されたＡｌ膜９のみが除去され、高抵抗率の半導体ダイヤモンド薄膜５の上方にはＡｌ膜９が残存する。この残存したＡｌ膜９がゲート電極９ａとなる。
【００６３】
次に、図５（ａ）に示すように、シリコン酸化膜７の露出部及びゲート電極９ａ上にレジスト１０を形成し、低抵抗率の半導体ダイヤモンド薄膜２ａ及び２ｂ上に２つの開口部１０ａ及び１０ｂが夫々形成されるようにレジスト１０をパターニングする。
【００６４】
次に、図５（ｂ）に示すように、レジスト１０をマスクとして、濃度０．５質量％のＨＦ水溶液によりシリコン酸化膜７をエッチングする。このとき、レジスト１０はフッ酸（ＨＦ水溶液）によってはエッチングされないので、そのまま残存する。
【００６５】
次に、図５（ｃ）に示すように、半導体ダイヤモンド薄膜２ａ及び２ｂの露出部及びレジスト１０上に金属Ｐｔ膜１１をスパッタリング法により０．２μｍの厚さに堆積させる。
【００６６】
次に、図６に示すように、レジスト１０をアセトンにて溶解する。このとき、レジスト１０上に堆積したＰｔ膜１１のみが除去され、低抵抗率の半導体ダイヤモンド薄膜２ａ及び２ｂの上方にはＰｔ膜１１が残存する。これらの残存したＰｔ膜１１が、夫々ソース電極１１ａ及びドレイン電極１１ｂになる。このようにして、電子素子６上に絶縁膜７、ゲート電極９ａ、ソース電極１１ａ及びドレイン電極１１ｂが設けられた電界効果トランジスタ１２を作製することができる。
【００６７】
次に、本実施例に係る電子素子である電界効果トランジスタ１２の構成について説明する。図６に示すように、電界効果トランジスタ１２においては、絶縁体ダイヤモンド結晶基板１上に、キャリア濃度が１０20ｃｍ-3以上であり低抵抗率なＢドープｐ型半導体ダイヤモンド薄膜２ａ及び２ｂ並びにキャリア濃度が１０15ｃｍ-3以下であり高抵抗率なＢドープｐ型半導体ダイヤモンド薄膜５が設けられている。半導体ダイヤモンド薄膜２ａ及び２ｂは夫々半導体ダイヤモンド薄膜５に接続し半導体ダイヤモンド薄膜５を挟むように配置されている。また、半導体ダイヤモンド薄膜２ａ及び２ｂ上には、半導体ダイヤモンド薄膜２ａ及び２ｂに夫々接続するようにＰｔからなるソース電極１１ａ及びドレイン電極１１ｂが設けられている。更に、半導体ダイヤモンド薄膜２ａ及び２ｂの上面におけるソース電極１１ａ及びドレイン電極１１ｂが設けられていない領域並びに半導体ダイヤモンド薄膜５の上面には絶縁膜であるシリコン酸化膜７が設けられている。半導体ダイヤモンド薄膜５上におけるシリコン酸化膜７上にはＡｌからなるゲート電極９ａが設けられている。
【００６８】
本実施例においては、低抵抗率な半導体ダイヤモンド薄膜２をエッチングする際にマスクとして使用するシリコン酸化膜３をそのままリフトオフにより高抵抗率な半導体ダイヤモンド薄膜５をパターニングするときのマスクとして使用することができるため、半導体ダイヤモンド薄膜２及び半導体ダイヤモンド薄膜５が自己整合的にアライメントされる。
【００６９】
また、電界効果トランジスタ１２は、ダイヤモンドにより構成されているため、耐熱性、安定性、耐放射線性及び絶縁破壊電界、即ち耐圧が優れている。更に、半導体ダイヤモンド薄膜５のキャリア濃度が１０15ｃｍ-3以下であるため、オーミック電流を低減することができ、空間電荷制限電流の立ち上がり電界を小さくすることができる。本実施例に係る電界効果トランジスタ１２においては、オーミック電流と空間電荷制限電流が等しくなる閾電界は１×１０5Ｖ／ｃｍ以下である。なお、このとき、ゲート電極９ａとソース電極１１ａ又はドレイン電極１１ｂとの間の印加電圧が、高抵抗率な半導体ダイヤモンド薄膜５に実質的に印加される電界を主に支配する。また、ゲート電極９ａを使用しない場合は、ソース電極１１ａ又はドレイン電極１１ｂとの間の印加電圧が、半導体ダイヤモンド薄膜５に実質的に印加される電界を支配する。
【００７０】
更に、半導体ダイヤモンド薄膜２ａ及び２ｂが半導体ダイヤモンド薄膜５と同じｐ型半導体であり、半導体ダイヤモンド薄膜５よりも抵抗率が低いことから、半導体ダイヤモンド薄膜２ａから半導体ダイヤモンド薄膜５へ流れようとするキャリア（正孔）の注入障壁エネルギを低減することができる。更にまた、半導体ダイヤモンド薄膜２のキャリア濃度が１０20ｃｍ-3以上であるため、電界効果トランジスタ１２の効率を向上させることができる。
【００７１】
次に、本発明の第２実施例について説明する。図７（ａ）乃至（ｄ）及び図８（ａ）乃至（ｃ）は本実施例に係る電子素子の製造方法を工程順に示す断面図である。
【００７２】
先ず、図７（ａ）に示すように、絶縁体ダイヤモンド結晶基板２１上に、マイクロ波プラズマＣＶＤ法（Chemical Vapor Deposition法：化学的気相成長法）により第１の半導体領域であるＢドープｐ型半導体ダイヤモンド薄膜２２を０．１μｍの厚さに成膜する。成膜条件は以下の通りである。原料ガスとして水素希釈のメタンガスを使用する。その組成はＣＨ4が０．５体積％、Ｈ2が９９．５体積％である。ドーピングガスはＢ2Ｈ6ガスを使用し、ガス中のＢ／Ｃ比を０．１原子ｐｐｍとする。また、ガスの総流量を１００ミリリットル／分（標準状態）、成膜時のガス圧力を６．６７ｋＰａ、基板温度を８００℃とする。この条件により堆積される半導体ダイヤモンド薄膜２２のキャリア濃度は１０15ｃｍ-3以下である。
【００７３】
次に、図７（ｂ）に示すように、半導体ダイヤモンド薄膜２２上に厚さ０．３μｍのシリコン酸化膜２３を堆積する。
【００７４】
次に、図７（ｃ）に示すように、シリコン酸化膜２３上にレジスト２４を形成し、電子ビームリソグラフィによりレジスト２４をパターニングする。
【００７５】
次に、図７（ｄ）に示すように、レジスト２４をマスクとしてシリコン酸化膜２３をエッチングしてパターニングし、絶縁体ダイヤモンド結晶基板２１、半導体ダイヤモンド薄膜２２、シリコン酸化膜２３及びレジスト２４からなる積層体２５を形成する。シリコン酸化膜２３のエッチングは、エッチングガスをＣＦ4とＡｒの混合ガスとし、プラズマ源として誘電結合プラズマ（ＩＣＰ：Inductively Coupled Plasma）を使用して反応性イオンエッチングにより行う。
【００７６】
次に、図８（ａ）に示すように、イオン注入法によりＢイオン２６を積層体２５上面に照射する。イオン注入条件は加速エネルギを６０ｋｅＶ、イオンドースを３．５×１０16ｃｍ-2とする。このとき、シリコン酸化物２３はＢイオン２６に対してマスクとして働くため、半導体ダイヤモンド薄膜２２におけるシリコン酸化膜２３に覆われている領域２７にはＢイオン２６は到達せず、半導体ダイヤモンド薄膜２２におけるシリコン酸化膜２３に覆われていない領域２８ａ及び２８ｂにのみＢイオン２６が注入される。これにより、半導体ダイヤモンド薄膜２２における領域２８ａ及び２８ｂは、Ｂイオン２６が注入されたために抵抗率が低下し、夫々低抵抗率な半導体ダイヤモンド薄膜２９ａ及び２９ｂ（第２の半導体領域及び第３の半導体領域）になる。
【００７７】
次に、図８（ｂ）に示すように、Ｂイオン２６が注入された積層体２５を真空中にて温度９５０℃、３０分間の熱処理を施し、注入されたＢを活性化させる。Ｂが注入された半導体ダイヤモンド薄膜２９ａ及び２９ｂの表層部分（図示せず）は、この熱処理（アニール工程）によりグラファイト化しているので、２００℃に加熱したクロム酸硫酸飽和溶液にて洗浄することにより、この表層部分を除去する。以上の方法により、絶縁体ダイヤモンド結晶基板２１上に、高抵抗率な半導体ダイヤモンド薄膜２２及び半導体ダイヤモンド薄膜２２に接続しこれを挟むような２つの領域に配置された低抵抗率な半導体ダイヤモンド薄膜２９ａ及び２９ｂが形成された電子素子３０を得ることができる。
【００７８】
なお、Ｂが注入された低抵抗率な半導体ダイヤモンド薄膜２９ａ及び２９ｂのＢ濃度の深さ方向分布を、ＳＩＭＳ（Secondary Ion Mass Spectrometer：二次イオン質量分析計）により実際に測定したところ、約０．１μｍの深さにわたってＢ濃度が１０19ｃｍ-3以上の領域が観測された。また、ホール測定においても、キャリア濃度が１０17ｃｍ-3以上であり抵抗率は十分低くかった。
【００７９】
電子素子３０の構成は、前記第１の実施例における電子素子６の構成と同一である。電子素子６における絶縁体ダイヤモンド結晶基板１、低抵抗率な半導体ダイヤモンド薄膜２ａ及び２ｂ並びに高抵抗率な半導体ダイヤモンド薄膜５は、電子素子３０における絶縁体ダイヤモンド結晶基板２１、低抵抗率な半導体ダイヤモンド薄膜２９ａ及び２９ｂ並びに高抵抗率な半導体ダイヤモンド薄膜２２に夫々相当する。
【００８０】
次に、電子素子３０を使用し、前記第１の実施例において図４（ａ）乃至（ｄ）、図５（ａ）乃至（ｃ）及び図６に示した方法により、図８（ｃ）に示すような電界効果トランジスタ３１を形成する。
【００８１】
本実施例における電界効果トランジスタ３１の構成は、前記第１の実施例における電界効果トランジスタ１２の構成と同じである。
【００８２】
本実施例においては、低抵抗率半導体領域の形成にイオン注入法を使用することにより、前記第１の実施例において行ったドーピングしながら成膜する方法（以下、成膜中ドーピング法という）と比較して、ドーパント濃度の制御が容易になり、複雑な濃度分布又は何らかの用途のために最適化された濃度分布を形成することが容易になる。成膜中ドーピング法では、成膜条件によって仕込濃度と実際に膜中に取り込まれる濃度との関係が変化するが、イオン注入法では仕込み量により取り込まれるドーパント濃度が一意的に決まるという利点がある。
【００８３】
一方、前記第１の実施例には以下に示す利点がある。前記第２の実施例のイオン注入法では必然的に結晶欠陥を誘発するため、欠陥を回復するためのアニール工程が必要である。半導体がシリコンであれば欠陥回復は容易であるが、ダイヤモンドは欠陥回復が比較的困難である。その理由は、ダイヤモンドは原子の結合エネルギが高いため、欠陥を回復するためには可及的に高温でアニールする必要があり、少なくとも５００℃以上でアニールする必要があるが、高温であるほどダイヤモンドはグラファイトに相変移しやすいからである。しかし、成膜中ドーピング法では、ドーピングによる欠陥の誘発はほとんどないため、アニール工程は不要となる。
【図面の簡単な説明】
【００８４】
【図１】（ａ）は従来の電子素子における障壁エネルギの大きさを示す模式図であり、（ｂ）は本発明の電子素子における障壁エネルギの大きさを示す模式図である。
【図２】（ａ）乃至（ｄ）は、本発明の第１の実施例に係る電子素子の製造方法を工程順に示す断面図である。
【図３】（ａ）乃至（ｃ）は、本実施例に係る電子素子の製造方法を示す断面図であって、図２の次の工程を示す図である。
【図４】（ａ）乃至（ｄ）は、本実施例に係る電子素子の製造方法を示す断面図であって、図３の次の工程を示す図である。
【図５】（ａ）乃至（ｃ）は、本実施例に係る電子素子の製造方法を示す断面図であって、図４の次の工程を示す図である。
【図６】本実施例に係る電子素子の製造方法を示す断面図であって、図５の次の工程を示す図である。
【図７】（ａ）乃至（ｄ）は、本発明の第２の実施例に係る電子素子の製造方法を工程順に示す断面図である。
【図８】（ａ）乃至（ｃ）は、本実施例に係る電子素子の製造方法を示す断面図であって、図７の次の工程を示す図である。
【図９】従来の電界効果トランジスタの構成を示す断面図である。
【図１０】従来の電界効果トランジスタの構成を示す模式的断面図である。
【符号の説明】
【００８５】
１；絶縁体ダイヤモンド結晶基板
２ａ、２ｂ；低抵抗率な半導体ダイヤモンド薄膜
３；シリコン酸化膜
３ａ；シリコン酸化膜３の開口部
４；レジスト
５；高抵抗率な半導体ダイヤモンド薄膜
６；電子素子
７；シリコン酸化膜
８；レジスト
８ａ；レジスト８の開口部
９；Ａｌ膜
９ａ；ゲート電極
１０；レジスト
１０ａ、１０ｂ；レジスト１０の開口部
１１；Ｐｔ膜
１１ａ；ソース電極
１１ｂ；ドレイン電極
１２；電界効果トランジスタ
１５；遷移領域
２１；絶縁体ダイヤモンド結晶基板
２２；高抵抗率な半導体ダイヤモンド薄膜
２３；シリコン酸化膜
２４；レジスト
２５；積層体
２６；Ｂイオン
２７；半導体ダイヤモンド薄膜２２におけるシリコン酸化膜２３に覆われた領域
２８ａ、２８ｂ；半導体ダイヤモンド薄膜２２におけるシリコン酸化膜２３に覆われていない領域
２９ａ、２９ｂ；低抵抗率な半導体ダイヤモンド薄膜
３０；電子素子
３１；電界効果トランジスタ
４１；Ｓｉ基板
４２；ダイヤモンド絶縁体下地層
４３；ｐ型ダイヤモンド半導体層
４４ａ、４４ｂ；ｎ型ダイヤモンド半導体層
４５；ダイヤモンド絶縁体層
４６Ｓ；ソース電極
４６Ｇ；ゲート電極
４６Ｄ；ドレイン電極
５１；半導体ダイヤモンド層
５２；高抵抗ダイヤモンド層
５３；半導体ダイヤモンド層
５４；ソース電極
５５；ゲート電極
５６；ドレイン電極
５７；チャネル層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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