(57)【要約】【課題】３本以上の信号線を有する差動伝送線路であって、不要輻射ノイズの少ない差動伝送線路を提供する。【解決手段】差動伝送回路は、信号線２ａ，２ｂ，２ｃを備えた差動伝送線路２を介して差動ドライバＩＣ１から差動レシーバＩＣ３へ複数の差動信号を伝送する。差動伝送回路は、信号線２ａ，２ｂ，２ｃのうちの異なる一対の信号線にてなる複数の組み合わせをそれぞれ用いて３対の差動信号を伝送し、差動ドライバＩＣ１は、３対の差動信号のうちの任意の一組の差動信号が、差動ドライバＩＣ１における差動信号の出力端子１Ｅａ，１Ｅｂ，１Ｅｃから、上記各一対の信号線が互いに並走する信号線並走区間まで進行するときの時間差を記憶するタイミングコントローラ１３と、時間差を補償するように、一組の差動信号が差動ドライバＩＣから出力されるタイミングを調整する出力タイミング調整回路１２−１，１２−２とを備える。【選択図】図４
2008294795.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも３本の信号線を備えた差動伝送線路を介してドライバ手段からレシーバ手段へ複数の差動信号を伝送する差動伝送回路において、
上記差動伝送回路は、上記少なくとも３本の信号線のうちの異なる一対の信号線にてなる複数の組み合わせをそれぞれ用いて上記複数の差動信号を伝送し、
上記ドライバ手段は、
上記複数の差動信号のうちの任意の一組の差動信号が、上記ドライバ手段における差動信号の出力端子から、上記各一対の信号線が互いに並走する信号線並走区間まで進行するときの時間差を記憶する手段と、
上記時間差を補償するように、上記一組の差動信号が上記ドライバ手段から出力されるタイミングを調整する出力タイミング調整手段とを備えたことを特徴とする差動伝送回路。
【請求項２】
上記時間差は、上記ドライバ手段から上記各一対の信号線を介して上記レシーバ手段に伝送される信号を上記レシーバ手段が受信することにより測定され、上記測定された時間差が上記ドライバ手段に通知されることを特徴とする請求項１記載の差動伝送回路。
【請求項３】
上記時間差は、上記ドライバ手段から上記各一対の信号線を介して上記レシーバ手段に伝送されさらに上記ドライバ手段に返信される信号を、上記ドライバ手段が受信することにより測定されることを特徴とする請求項１記載の差動伝送回路。
【請求項４】
上記出力タイミング調整手段は可変容量であることを特徴とする請求項１乃至３のうちのいずれか１つに記載の差動伝送回路。
【請求項５】
上記出力タイミング調整手段は遅延回路であることを特徴とする請求項１乃至３のうちのいずれか１つに記載の差動伝送回路。
【請求項６】
上記差動伝送線路は３本の信号線を備え、上記３本の信号線は、その信号線並走区間において互いに等距離だけ離隔されることを特徴とする請求項１乃至５のうちのいずれか１つに記載の差動伝送回路。
【請求項７】
上記信号線の少なくとも一部はプリント配線基板のパターン導体として形成されたことを特徴とする請求項１乃至６のうちのいずれか１つに記載の差動伝送回路。
【請求項８】
上記プリント配線基板は、積層された少なくとも４つの導体層を備え、
上記導体層のうちの２つは接地導体として構成され、
上記各信号線は、上記接地導体以外の少なくとも２つの導体層の一部をパターン導体として形成され、
上記各信号線のすべては上記２つの接地導体で挟設されて配置されることを特徴とする請求項７記載の差動伝送回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プリント配線基板上の配線パターンやケーブルなどにより高速に信号を伝送する差動伝送線路と、それを制御する制御回路とを備えた差動伝送回路に関し、特に、不要輻射ノイズの発生を防止する電磁環境両立性（Ｅｌｅｃｔｒｏ  Ｍａｇｎｅｔｉｃ  Ｃｏｍｐａｔｉｂｉｌｉｔｙ：以下、ＥＭＣという。）の課題に対処した差動伝送回路に関する。
【背景技術】
【０００２】
従来、高速信号の伝送には、電源電圧で論理振幅するシングルエンド信号が用いられてきたが、近年の高速データ転送の要求に伴う駆動周波数の高周波数化、バス幅の増大に対して、不要輻射ノイズ抑制と外来ノイズに対する耐性の観点から、低電圧差動信号伝送（Ｌｏｗ  Ｖｏｌｔａｇｅ  Ｄｉｆｆｅｒｅｎｔｉａｌ  Ｓｉｇｎａｌｉｎｇ：ＬＶＤＳ）技術が利用されるケースが増えている。一般に、ＬＶＤＳでは、差動信号が流れる２本の伝送線路間には逆相のディファレンシャルモード電流だけが流れるように差動ドライバＩＣ（又はＬＳＩ）は設計されている。
【０００３】
図６は、第１の従来技術に係る差動伝送回路の回路図であり、図７は、図６の差動伝送回路の概略構成を示す斜視図である。図６の差動伝送回路は、従来のＬＶＤＳインターフェースの構成の一例を示す。差動ドライバＩＣ１１と差動レシーバＩＣ１３とは、＋側の信号線１２ａ及び−側の信号線１２ｂから構成された差動伝送線路１２により接続され、差動ドライバＩＣ１１に入力されたビット情報信号は、差動伝送線路１２を介して差動レシーバＩＣ１３に伝送されて出力される。差動ドライバＩＣ１１の＋側の出力端子（図６では、点ｐ１により表す。）は、信号線１２ａを介して、差動レシーバＩＣ１３の＋側の入力端子に接続され、同様に、差動ドライバＩＣ１１の−側の出力端子（図６では、点ｐ２により表す。）は、信号線１２ｂを介して、差動レシーバＩＣ１３の−側の入力端子に接続される。差動伝送線路１２を終端するために、信号線１２ａ上において差動レシーバＩＣ１３に近接した点ｐ３と、信号線１２ｂ上において差動レシーバＩＣ１３に近接した点ｐ４とは、１００Ωの終端抵抗Ｒにより接続される。差動伝送線路１２は５０Ωの奇モードインピーダンスを有する。差動伝送線路１２の＋側信号線１２ａと−側信号線１２ｂの電気的特性は等しく、これらは平衡な伝送線路を形成しており、ＬＶＤＳではこの２本の信号線１２ａ，１２ｂにより１つのビット情報信号の伝送を行う。差動ドライバＩＣ１１は、その入力端子から入力されたビット情報信号に基づいて、差動伝送線路１２の＋側と−側の間に電位差を生じるような差動信号を生成する。詳しくは、差動ドライバＩＣ１１は約３．５ｍＡの電流を駆動し、１００Ωの終端抵抗Ｒの両端点ｐ３，ｐ４間に約３５０ｍＶの電圧を発生させる。差動レシーバＩＣ１３は、終端抵抗Ｒの両端点ｐ３，ｐ４間に生じる約３５０ｍＶの差動信号を検出してＣＭＯＳレベルに変換し、変換後のビット情報信号を出力端子から出力する。
【０００４】
図６の差動伝送回路は、図７に示すように、プリント配線基板１４上に設けられる。プリント配線基板１４は、複数の導体層Ｔ１１，Ｔ１２，Ｔ１３，Ｔ１４と、複数の誘電体層Ｄ１１，Ｄ１２，Ｄ１３とを備えた多層基板として構成されていてもよい。差動伝送線路１２は、導体層Ｔ１１として積層された導体材料に対してエッチング等の処理を行うことにより形成される。
【０００５】
ＬＶＤＳでは、差動伝送線路１２の＋側の信号線１２ａと−側の信号線１２ｂとをそれぞれ流れる信号電流Ｉｓが同じ大きさを有し、かつ互いに逆の向きを有するので、それぞれに流れる電流によって発生する磁界は互いに打ち消しあうことに加えて、その信号レベルが小さいことから、不要輻射ノイズや、クロストークノイズの発生を抑制する。また、外来のノイズに対しても、影響の受け方が差動伝送線路１２の＋側と−側とで相対的に同じであれば信号の論理値に影響しないので、ＬＶＤＳはノイズ耐性にも優れている。しかしながら、ＬＶＤＳに限らず、プリント配線基板、ケーブル等の差動伝送線路や終端回路等の差動インピーダンスのミスマッチや、差動伝送線路１２の信号線１２ａ，１２ｂ間のスキューなどによっても、差動伝送線路１２にはわずかな同相のコモンモード電流が流れてしまう。図６の差動伝送線路１２において、ディファレンシャルモード電流成分は、終端抵抗Ｒによって整合して終端されるものの、コモンモード電流成分については回路上流れる経路がなく、プリント配線基板１４の持つ浮遊容量等を介してリターンする。そのため、差動伝送線路１２に発生するコモンモード電流成分が、ＬＶＤＳ伝送系から放射される不要輻射ノイズの主な原因となっていた。この点を解決するために、図７に示すように、２本の信号線１２ａ，１２ｂを平行にかつ直近の位置関係にレイアウトし、差動インピーダンスのミスマッチを防いでいる（例えば、特許文献１を参照）。上述の方法では、２本の信号線１２ａ，１２ｂから構成された差動伝送線路１２に流れるコモンモード電流が抑制され、伝送ノイズ及び不要輻射ノイズを抑制できる。
【０００６】
しかしながら、図６及び図７の差動伝送回路では、通常のシングルエンド伝送方式に比べて、上述したような高速伝送における多くのメリットを有するが、１つのデータビットを伝送するために２本の信号線１２ａ，１２ｂを必要とするので、多ビット伝送を実現するには信号線の数が多くなり、プリント配線基板１４上の配線領域が大きくなる、などの問題点があった。この問題を解決する１つの方法として、３本の信号線を用いてその中の１つの信号線を相補データ線として利用することで、従来の差動伝送では４本の信号線が必要であった２つのデータビットの伝送を、３本の信号線で実現する方法が考えられている（例えば、特許文献２を参照）。
【０００７】
図８は、第２の従来技術に係る差動伝送回路の概略構成を示す斜視図であり、図９は、図８のＣ−Ｃ’線において鉛直方向に切断して矢印の向きに見たときの切断面を示す断面図である。差動ドライバＩＣ１１Ａと差動レシーバＩＣ１３Ａとは、３本の信号線１２ａ，１２ｂ，１２ｃから構成された差動伝送線路１２Ａにより接続される。差動ドライバＩＣ１１Ａに入力された第１のビット情報信号は、信号線１２ａ，１２ｂを介して差動レシーバＩＣ１３Ａに伝送され、同様に、差動ドライバＩＣ１１Ａに入力された第２のビット情報信号は、信号線１２ｂ，１２ｃを介して差動レシーバＩＣ１３Ａに伝送される。信号線１２ａ，１２ｂを終端するための終端抵抗と、信号線１２ｂ，１２ｃを終端するための終端抵抗とが、差動レシーバＩＣ１３Ａ内に設けられる。図８及び図９に示すように３本の信号線１２ａ，１２ｂ，１２ｃをプリント配線基板１４上に平行に配置すると、互いに近接する２本の信号線１２ａ，１２ｂ間及び１２ｂ，１２ｃ間と、両サイドの信号線１２ａ，１２ｃ間とでは、距離及び差動インピーダンスが異なるので互いの電磁界を打ち消すことができず、不要輻射ノイズを削減することができないという新しい課題が生じた。
【０００８】
さらに、差動伝送線路を多層基板であるプリント配線基板に設けるとき、プリント配線基板の複数の導体層に信号線をそれぞれ配置する構成が可能である。しかしながら、この場合、差動ドライバＩＣ及び差動レシーバＩＣを設ける層から信号線を配置する導体層までの距離は信号線毎に相違するので、差動ドライバＩＣの端子と差動レシーバＩＣの対応する端子との間の経路長は、信号線毎に異なることになった。信号線の経路長の相違により信号線間のバランスを保つことができず、そのため互いの電磁界を打ち消すことができず、不要輻射ノイズを削減することができないという新しい課題がでてきた。
【０００９】
【特許文献１】特開２００１−２６７７０１号。
【特許文献２】特許第３５０７６８７号。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明の目的は以上の課題を解決し、３本以上の信号線を有する差動伝送線路であって、不要輻射ノイズの少ない差動伝送線路を提供することにある。
【課題を解決するための手段】
【００１１】
本発明の態様に係る差動伝送回路は、
少なくとも３本の信号線を備えた差動伝送線路を介してドライバ手段からレシーバ手段へ複数の差動信号を伝送する差動伝送回路において、
上記差動伝送回路は、上記少なくとも３本の信号線のうちの異なる一対の信号線にてなる複数の組み合わせをそれぞれ用いて上記複数の差動信号を伝送し、
上記ドライバ手段は、
上記複数の差動信号のうちの任意の一組の差動信号が、上記ドライバ手段における差動信号の出力端子から、上記各一対の信号線が互いに並走する信号線並走区間まで進行するときの時間差を記憶する手段と、
上記時間差を補償するように、上記一組の差動信号が上記ドライバ手段から出力されるタイミングを調整する出力タイミング調整手段とを備えたことを特徴とする。
【００１２】
上記差動伝送回路において、上記時間差は、上記ドライバ手段から上記各一対の信号線を介して上記レシーバ手段に伝送される信号を上記レシーバ手段が受信することにより測定され、上記測定された時間差が上記ドライバ手段に通知されることを特徴とする。
【００１３】
また、上記差動伝送回路において、上記時間差は、上記ドライバ手段から上記各一対の信号線を介して上記レシーバ手段に伝送されさらに上記ドライバ手段に返信される信号を、上記ドライバ手段が受信することにより測定されることを特徴とする。
【００１４】
さらに、上記差動伝送回路において、上記出力タイミング調整手段は可変容量であることを特徴とする。
【００１５】
またさらに、上記差動伝送回路において、上記出力タイミング調整手段は遅延回路であることを特徴とする。
【００１６】
また、上記差動伝送回路において、上記差動伝送線路は３本の信号線を備え、上記３本の信号線は、その信号線並走区間において互いに等距離だけ離隔されることを特徴とする。
【００１７】
さらに、上記差動伝送回路において、上記信号線の少なくとも一部はプリント配線基板のパターン導体として形成されたことを特徴とする。
【００１８】
またさらに、上記差動伝送回路において、
上記プリント配線基板は、積層された少なくとも４つの導体層を備え、
上記導体層のうちの２つは接地導体として構成され、
上記各信号線は、上記接地導体以外の少なくとも２つの導体層の一部をパターン導体として形成され、
上記各信号線のすべては上記２つの接地導体で挟設されて配置されることを特徴とする。
【発明の効果】
【００１９】
本発明によれば、３本以上の信号線を有する差動伝送線路の信号線並走区間の差動ドライバ手段側の各端点において信号の立ち上がり時刻を等しくすることができ、従って、不要輻射ノイズの少ない差動伝送線路を提供することができる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明に係る実施形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。
【００２１】
第１の実施形態．
図１は、本発明の第１の実施形態に係る差動伝送回路の概略構成を一部透視により示した斜視図であり、図２は、図１のＡ−Ａ’線において鉛直方向に切断して矢印の向きに見たときの切断面を示す断面図であり、図３は、図１のＢ−Ｂ’線において鉛直方向に切断して矢印の向きに見たときの切断面を示す断面図である。本実施形態の差動伝送回路では、３本の信号線２ａ，２ｂ，２ｃを備えた差動伝送線路２を介して差動ドライバＩＣ１から差動レシーバＩＣ３へ複数の差動信号を伝送する差動伝送回路において、当該差動伝送回路は、３本の信号線２ａ，２ｂ，２ｃのうちの異なる一対の信号線にてなる複数の組み合わせをそれぞれ用いて３対の差動信号を伝送し、差動ドライバＩＣ１は、３対の差動信号のうちの任意の一組の差動信号が、差動ドライバＩＣ１における差動信号の出力端子１Ｅａ，１Ｅｂ，１Ｅｃから、上記各一対の信号線が互いに並走する信号線並走区間まで進行するときの時間差を記憶するタイミングコントローラ１３と、上記時間差を補償するように、上記一組の差動信号が差動ドライバＩＣから出力されるタイミングを調整する出力タイミング調整回路１２−１，１２−２とを備えたことを特徴とする。
【００２２】
図１において、差動ドライバＩＣ１と差動レシーバＩＣ３とは、３本の信号線２ａ，２ｂ，２ｃから構成された差動伝送線路２と、追加の信号線５，６とにより接続され、差動ドライバＩＣ１に入力された３つのビット情報信号は、差動伝送線路２を介して差動レシーバＩＣ３に伝送されて出力される。さらに、差動ドライバＩＣ１と差動レシーバＩＣ３とは、信号線５，６を用いて、差動伝送線路２の信号線２ａ，２ｂ，２ｃにおける信号伝送時間を測定し、信号線２ａ，２ｂ，２ｃの経路長差を補償するように差動信号を制御する。差動ドライバＩＣ１及び差動レシーバＩＣ３の内部の詳細構成と、信号伝送の詳細と、信号伝送時間の測定の詳細とについては、図４及び図５を参照して後述する。差動ドライバＩＣ１及び差動レシーバＩＣ３は、多層基板であるプリント配線基板４の最上面の導体層Ｔ１内において、互いに所定距離だけ離れて位置している。プリント配線基板４は、図１乃至図３に示すように上から下に向かって順に設けられ、回路パターン及びさまざまな回路構成要素を実装するための４つの導体層Ｔ１，Ｔ２，Ｔ３，Ｔ４と、導体層Ｔ１，Ｔ２間における誘電体層Ｄ１と、導体層Ｔ２，Ｔ３間における誘電体層Ｄ２と、導体層Ｔ３，Ｔ４間における誘電体層Ｄ３とを備えて構成される。信号線２ａ，２ｂ，２ｃは、差動伝送線路２の大部分にわたって、どの一対の信号線間の距離も所定の値に等しくなるように配置される。特に、各信号線２ａ，２ｂ，２ｃの両端部を除く中央の区間は、このような配置を実現するために以下のように構成される。各信号線２ａ，２ｃの中央の区間と、信号線２ｂの中央の区間とを、プリント配線基板４中の異なる層にそれぞれ設け、図１乃至図３に示す構成では詳しくは、各信号線２ａ，２ｃの中央の区間を導体層Ｔ３内に配置し、信号線２ｂの中央の区間を導体層Ｔ２内に配置する。さらに、信号線２ａ，２ｃの中央の区間が互いに所定距離Ｌ３だけ離隔され、この距離Ｌ２と同じ距離Ｌ１，Ｌ２だけ、信号線２ｂの中央の区間が各信号線２ａ，２ｃの中央の区間からそれぞれ離隔されるように配置する。これにより、信号線２ａ，２ｂ，２ｃの中央の区間の長手方向に直交する断面を見たときには、図２に示すように信号線２ａ，２ｂ，２ｃは同一円周上に略等間隔（Ｌ１＝Ｌ２＝Ｌ３）に配置され、従って正三角形の頂点に位置するように配置される。また、信号線５，６は、差動伝送線路２への干渉を防止するために、差動伝送線路２から遠隔するように配置される。
【００２３】
本実施形態において、差動ドライバＩＣ１及び差動レシーバＩＣ３のパッケージはＢＧＡ（Ｂａｌｌ  Ｇｒｉｄ  Ａｒｒａｙ）として構成される。図２及び図３に示すように、差動ドライバＩＣ１は、その底面において、信号線２ａ，２ｂ，２ｃにそれぞれ対応した出力端子１Ｅａ，１Ｅｂ，１Ｅｃを備え、さらに、信号線５，６にそれぞれ対応した端子１Ｅｄ，１Ｅｅを備える。本実施形態では、出力端子１Ｅａ，１Ｅｃは、導体層Ｔ３上における信号線２ａ，２ｃ間の距離と同じ距離だけ互いに離隔し、出力端子１Ｅｂは、出力端子１Ｅａ，１Ｅｃの中間に設けられる。また、端子１Ｅｄ，１Ｅｅは、差動伝送線路２への干渉を防止するために、出力端子１Ｅａ，１Ｅｂ，１Ｅｃから所定距離だけ離隔するように設けられる。差動ドライバＩＣ１において、ビット情報信号の入力端子ならびに電源端子などの他の端子については、図示の簡単化のために省略している。差動レシーバＩＣ３も同様に、その底面において、信号線２ａ，２ｂ，２ｃにそれぞれ対応した入力端子を備え、さらに、信号線５，６にそれぞれ対応した端子３Ｅｄ，３Ｅｅを備える（図２及び図３には図示せず。）。
【００２４】
本実施形態において、信号線２ａ，２ｂ，２ｃ，５，６のそれぞれは、スルーホール導体とパターン導体とを組み合わせて構成される。詳しくは、信号線２ａ，２ｂ，２ｃにおいて、差動ドライバＩＣ１の３つの出力端子１Ｅａ，１Ｅｂ，１Ｅｃに接続される部分は、それぞれスルーホール導体２ａａ，２ｂａ，２ｃａとして構成され、スルーホール導体２ａａ，２ｃａは、プリント配線基板４の導体層Ｔ１から導体層Ｔ３まで貫通するように設けられ（導体層Ｔ１，Ｔ２とは絶縁される）、スルーホール導体２ｂａは、プリント配線基板４の導体層Ｔ１から導体層Ｔ２まで貫通するように設けられ（導体層Ｔ１とは絶縁される）、これにより、スルーホール導体２ａａ，２ｂａ，２ｃａは、差動ドライバＩＣ１の３つの出力端子１Ｅａ，１Ｅｂ，１Ｅｃと、信号線２ａ，２ｂ，２ｃのうちの導体層Ｔ２又はＴ３に配置された区間とを電気的に接続する。同様に、信号線２ａ，２ｂ，２ｃにおいて、差動レシーバＩＣ３の３つの入力端子に接続される部分は、それぞれスルーホール導体２ａｃ，２ｂｃ，２ｃｃとして構成され、スルーホール導体２ａｃ，２ｃｃは、プリント配線基板４の導体層Ｔ１から導体層Ｔ３まで貫通するように設けられ（導体層Ｔ１，Ｔ２とは絶縁される）、スルーホール導体２ｂｃは、プリント配線基板４の導体層Ｔ１から導体層Ｔ２まで貫通するように設けられ（導体層Ｔ１とは絶縁される）、これにより、スルーホール導体２ａｃ，２ｂｃ，２ｃｃは、信号線２ａ，２ｂ，２ｃのうちの導体層Ｔ２又はＴ３に配置された区間と、差動レシーバＩＣ３の３つの入力端子とを電気的に接続する。信号線２ａ，２ｃの中央の区間は、導体層Ｔ３上におけるパターン導体２ａｂ，２ｃｂとして構成され、信号線２ｂの中央の区間は、導体層Ｔ２におけるパターン導体２ｂｂとして構成される。パターン導体２ａｂ，２ｃｂは、誘電体層Ｄ３上に導体層Ｔ３として積層された導体材料（例えば、所定厚さ（３５μｍ等）の銅箔）に対してエッチングを行うことにより形成され、同様に、パターン導体２ｂｂは、誘電体層Ｄ２上に導体層Ｔ２として積層された導体材料をエッチングすることにより形成される。信号線２ａ，２ｂ，２ｃにおいて、差動ドライバＩＣ１に近接した区間と差動レシーバＩＣ３に近接した区間とは対称的な構造を有し、よって、スルーホール導体２ａａ，２ａｃは互いに等長であり、スルーホール導体２ｂａ，２ｂｃは互いに等長であり、スルーホール導体２ｃａ，２ｃｃは互いに等長である。
【００２５】
また、信号線５，６において、差動ドライバＩＣ１の端子１Ｅｄ，１Ｅｅに接続される部分は、それぞれスルーホール導体５ａ，６ａとして構成され、同様に、差動レシーバＩＣ３の端子３Ｅｄ，３Ｅｅに接続される部分は、それぞれスルーホール導体５ｃ，６ｃとして構成され、さらに、各信号線５，６の両端部を除く中央の区間は導体層Ｔ２に配置される。スルーホール導体５ａ，６ａは、プリント配線基板４の導体層Ｔ１から導体層Ｔ２まで貫通するように設けられ（導体層Ｔ１とは絶縁される）、差動ドライバＩＣ１の端子１Ｅｄ，１Ｅｅと、信号線５，６のうちの導体層Ｔ２に配置された区間とを電気的に接続し、スルーホール導体５ｃ，６ｃは、プリント配線基板４の導体層Ｔ１から導体層Ｔ２まで貫通するように設けられ（導体層Ｔ１とは絶縁される）、差動レシーバＩＣ３の端子３Ｅｄ，３Ｅｅと、信号線５，６のうちの導体層Ｔ２に配置された区間とを電気的に接続する。信号線５，６の中央の区間は、パターン導体２ｂｂと同様に、導体層Ｔ２上におけるパターン導体５ｂ，６ｂとして構成される。パターン導体５ｂ，６ｂは、差動伝送線路２への干渉を防止するために、パターン導体２ａｂ，２ｂｂ，２ｃｂから所定距離だけ離隔するように設けられる。
【００２６】
本実施形態では、導体層Ｔ３におけるパターン導体２ａｂ，２ｃｂ以外の部分からは導体材料がすべて除去されて誘電体材料によって充填され、導体層Ｔ２におけるパターン導体２ｂｂ，５，６以外の部分からは導体材料がすべて除去されて誘電体材料によって充填され、また、導体層Ｔ１，Ｔ４は接地導体として構成され、パターン導体２ａｂ，２ｂｂ，２ｃｂ，５，６を形成した導体層Ｔ２，Ｔ３を上下から挟むように配置される。
【００２７】
図３を参照すると、本発明の実施形態に係る信号線２ａ，２ｂ，２ｃにおいて、パターン導体２ａｂ，２ｂｂ，２ｃｂは、隣接した信号線間に逆位相の差動信号が伝送されるように互いに近接して配置され、本明細書では、このパターン導体２ａｂ，２ｂｂ，２ｃｂの区間を「信号線並走区間」と呼ぶ。本実施形態において、各信号線２ａ，２ｂ，２ｃの信号線並走区間は差動ドライバＩＣ１に対して異なる深さに位置しているので、差動ドライバＩＣ１の出力端子１Ｅａ，１Ｅｂ，１Ｅｃから、信号線並走区間の差動ドライバＩＣ１側の各端点（図３には、信号線２ｂにおける信号線並走区間の端点Ｐｂ１と、信号線２ｃにおける信号線並走区間の端点Ｐｃ１とを示す。）までの経路長は、信号線２ａ，２ｂ，２ｃ毎に異なっている。従って、差動ドライバＩＣ１の出力端子１Ｅａ，１Ｅｂ，１Ｅｃにおいて差動信号を同時に出力した場合、信号線の経路長の相違により信号線２ａ，２ｂ，２ｃ間のバランスを保つことができず、そのため互いの電磁界を打ち消すことができず、不要輻射ノイズを削減することができない可能性がある。本発明の実施形態では、これに対して、信号線２ａ，２ｂ，２ｃの経路長差を補償するため、差動信号を構成する一対の信号のいずれかを遅延させるようにタイミング調整を行うことにより、不要輻射ノイズの少ない差動伝送線路を提供することができる。また、本発明の実施形態では、信号線並走区間の差動レシーバＩＣ３側の各端点から差動レシーバＩＣ３の入力端子３Ｅａ，３Ｅｂ，３Ｅｃまでの経路長もまた、信号線２ａ，２ｂ，２ｃ毎に異なっているので、この経路長差を補償するため、差動レシーバＩＣ３は、受信した差動信号を構成する一対の信号のいずれかを遅延させるようにタイミング調整を行う。
【００２８】
以下、図４及び図５を参照して、本実施形態の差動伝送回路の動作について説明する。
【００２９】
図４は、図１の差動伝送回路の回路図である。差動ドライバＩＣ１は、差動ドライバ回路１ａ，１ｂ，１ｃとコントローラ１ｄとを備えて構成され、差動レシーバＩＣ３は、差動増幅器である差動レシーバ回路３ａ，３ｂ，３ｃと、終端抵抗Ｒ１，Ｒｂ，Ｒｃと、スイッチＳ１，Ｓ２，Ｓ３と、タイミング調整回路３ｅ−１乃至３ｅ−６と、コントローラ３ｄとを備えて構成される。
【００３０】
差動ドライバＩＣ１において、差動ドライバ回路１ａの＋側の出力端子ａ１は信号線２ａに接続され、その−側の出力端子ａ２は信号線２ｂに接続され、差動ドライバ回路１ｂの＋側の出力端子ｂ１は信号線２ｂに接続され、その−側の出力端子ｂ２は信号線２ｃに接続され、差動ドライバ回路１ｃの＋側の出力端子ｃ１は信号線２ｃに接続され、その−側の出力端子ｃ２は信号線２ａに接続される。差動ドライバ回路１ａ，１ｂ，１ｃはそれぞれ約３．５ｍＡの電流を駆動し、差動ドライバＩＣ１に到来するビット情報信号に応答して差動信号を発生させる。詳しくは、差動ドライバ回路１ａは、差動ドライバＩＣ１に到来する第１ビット情報信号に応答して、信号線２ａ，２ｂ間に電位差を生じるような差動信号（すなわち、所定振幅の信号と、その反転信号）を発生させる。例えば、ビット情報信号が「０」であるときには、差動ドライバ回路１ａは、＋側の出力端子ａ１から負の電位の信号を出力し、−側の出力端子ａ２から正の電位の信号を出力する一方、ビット情報信号が「１」であるときには、差動ドライバ回路１ａは、＋側の出力端子ａ１から正の電位の信号を出力し、−側の出力端子ａ２から負の電位の信号を出力する。同様に、差動ドライバ回路１ｂは、差動ドライバＩＣ１に到来する第２ビット情報信号に応答して、信号線２ｂ，２ｃ間に電位差を生じるような差動信号を発生させ、差動ドライバ回路１ｃは、差動ドライバＩＣ１に到来する第３ビット情報信号に応答して、信号線２ｃ，２ａ間に電位差を生じるような差動信号を発生させる。差動ドライバＩＣ１のコントローラ１ｄは、差動レシーバＩＣ３のコントローラ３ｄと協働して差動伝送線路２の各信号線２ａ，２ｂ，２ｃにおける信号伝送時間を測定し、この測定結果に基づいて、対になる差動信号のいずれか一方を遅延させて信号線２ａ，２ｂ，２ｃの経路長差を補償するように差動ドライバ回路１ａ，１ｂ，１ｃをそれぞれ制御する（詳細後述）。
【００３１】
差動伝送線路２は、各信号線２ａ，２ｂ，２ｃ間において、例えば５０Ωの奇モードインピーダンスを有する。信号線２ａ，２ｂ，２ｃの電気的特性は互いに等しく平衡な伝送線路を形成し、この３本の信号線２ａ，２ｂ，２ｃにより３つのビット情報信号の伝送を行う。
【００３２】
差動レシーバＩＣ３において、信号線２ａは、スイッチＳ１によって、コントローラ３ｄと、タイミング調整回路３ｅ−１，３ｅ−６の各入力側とのいずれかに接続され、信号線２ｂは、スイッチＳ２によって、コントローラ３ｄと、タイミング調整回路３ｅ−２，３ｅ−３の各入力側とのいずれかに接続され、信号線２ｃは、スイッチＳ３によって、コントローラ３ｄと、タイミング調整回路３ｅ−４，３ｅ−５の各入力側とのいずれかに接続される。スイッチＳ１，Ｓ２，Ｓ３は、コントローラ３ｄの制御下で連動して動作する。また、タイミング調整回路３ｅ−１乃至３ｅ−６は、差動ドライバＩＣ１から到来した信号を所定時間だけそれぞれ遅延させるように、コントローラ３ｄの制御下で動作する。タイミング調整回路３ｅ−１乃至３ｅ−６は、例えば、可変容量素子、遅延回路、又はタイミングを調整するための他の任意の手段によって構成することができる。タイミング調整回路３ｅ−１，３ｅ−２の各出力側には終端抵抗Ｒａが接続され、タイミング調整回路３ｅ−３，３ｅ−４の各出力側には終端抵抗Ｒｂが接続され、タイミング調整回路３ｅ−５，３ｅ−６の各出力側には終端抵抗Ｒｃが接続される。従って、実質的には、終端抵抗Ｒａは信号線２ａ，２ｂの対を終端するように設けられ、終端抵抗Ｒｂは信号線２ｂ，２ｃの対を終端するように設けられ、終端抵抗Ｒｃは信号線２ｃ，２ａの対を終端するように設けられる。終端抵抗Ｒａ，Ｒｂ，Ｒｃは、例えば差動インピーダンスと等しい１００Ωの抵抗値をそれぞれ有し、各終端抵抗Ｒａ，Ｒｂ，Ｒｃの両端には、差動ドライバ回路１ａ，１ｂ，１ｃが駆動した約３．５ｍＡの電流の電流方向に従って、約＋３５０ｍＶ又は約−３５０ｍＶの電圧が発生する。差動レシーバ回路３ａは、終端抵抗Ｒａの両端点間に生じる正又は負の電位を検出することにより、伝送された第１ビット情報信号を復元し、復元された第１ビット情報信号をＣＭＯＳレベルに変換して出力する。同様に、差動レシーバ回路３ｂは、終端抵抗Ｒｂの両端点間に生じる正又は負の電位を検出することにより、伝送された第２ビット情報信号を復元し、復元された第２ビット情報信号をＣＭＯＳレベルに変換して出力し、差動レシーバ回路３ｃは、終端抵抗Ｒｃの両端点間に生じる正又は負の電位を検出することにより、伝送された第２ビット情報信号を復元し、復元された第２ビット情報信号をＣＭＯＳレベルに変換して出力する。また、信号線５，６は、差動ドライバＩＣ１のコントローラ１ｄと差動レシーバＩＣ３のコントローラ３ｄとを互いに接続する。
【００３３】
ここで、差動伝送線路２を用いて３つのビット情報信号を伝送して復元する方法について詳述する。第１乃至第３ビット情報信号が差動ドライバ回路１ａ，１ｂ，１ｃによってそれぞれ差動信号に変換され、この差動信号が差動伝送線路２を介して伝送されたとき、差動レシーバＩＣ３は以下のように、伝送される前のビット情報信号を復元する。
【００３４】
表１は、伝送されるビット情報信号と、信号線２ａ，２ｂ，２ｃのそれぞれにおける差動レシーバ回路３ａ，３ｂ，３ｃ側の端部における電位（終端電位）との関係を示したビット割り当て表である。終端電位の値は、説明の簡単化のために正規化してある。
【００３５】
【表１】
2008294795.tif 000003
【００３６】
ここで、各信号線２ａ，２ｂ，２ｃの終端電位について説明する。１本の信号線には、ドライバ側において、２つの差動ドライバ回路によって発生された２つの電圧信号Ｖ１，Ｖ２が重畳されて印加され、レシーバ側において、レシーバ全体のインピーダンスＺが装荷される。信号線の内部抵抗をｒとすると、信号線の終端電位Ｖは次式で表される。
【００３７】
【数１】
2008294795.tif 000004
【００３８】
ここで、ｒ≪Ｚとおくことができるので、近似的に次式で表される。
【００３９】
【数２】
2008294795.tif 000005
【００４０】
表２は、各終端抵抗Ｒａ，Ｒｂ，Ｒｃにおける電流方向を示した表である。
【００４１】
【表２】
2008294795.tif 000006
【００４２】
このように、差動伝送線路２の各信号線２ａ，２ｂ，２ｃに加わる電圧は、いずれのビット情報信号を伝送する場合においてもトータルで０となり、各信号線２ａ，２ｂ，２ｃから輻射されるノイズが互いに打ち消しあうため、ノイズの少ない伝送が可能である。
【００４３】
以下、差動伝送線路２の各信号線２ａ，２ｂ，２ｃにおける信号伝送時間を測定し、信号線２ａ，２ｂ，２ｃの経路長差を補償するように差動信号を制御する方法について説明する。本実施形態の差動伝送回路では、信号伝送時間の測定として、差動レシーバＩＣ３のコントローラ３ｄが、差動信号を構成する一対の信号に係る信号伝送時間の時間差を測定している。
【００４４】
図５は、図４の差動ドライバ回路１ａの詳細構成を示す回路図である。差動ドライバ回路１ａに到来した第１ビット情報信号は、最初に差動信号生成回路１０によって一対の差動信号に変換され、生成された差動信号はそれぞれ出力バッファメモリ１１−１，１１−２に一時格納される。出力バッファメモリ１１−１，１１−２の後段には、出力タイミング調整回路１２−１，１２−２が接続され、出力タイミング調整回路１２−１，１２−２は、コントローラ１ｄによって制御されたタイミングコントローラ１３の制御下で、出力バッファメモリ１１−１，１１−２に一時格納された信号を適切なタイミングで出力させる。差動ドライバ回路１ａから出力される各信号は、図４を参照して説明したように、信号線２ａ，２ｂを介して差動レシーバＩＣ３に伝送される。出力タイミング調整回路１２−１，１２−２は、例えば、可変容量素子、遅延回路、又はタイミングを調整するための他の任意の手段によって構成することができる。差動信号生成回路１０はまた、コントローラ１ｄの制御に従って、信号伝送時間を測定するための信号を生成して出力する。差動ドライバ回路１ｂ，１ｃもまた、差動ドライバ回路１ａと同様に構成される。
【００４５】
差動ドライバＩＣ１のコントローラ１ｄは、差動伝送回路を最初に動作させる前などにおいて信号伝送時間の測定を実行する際に、信号線５を介して差動レシーバＩＣ３のコントローラ３ｄに制御信号を送信し、信号線２ａ，２ｂ，２ｃをコントローラ３ｄに接続するようにスイッチＳ１，Ｓ２，Ｓ３を制御させる。差動ドライバＩＣ１のコントローラ１ｄは、まず、以下に説明するように、差動ドライバ回路１ａによって発生される一対の差動信号に係る信号伝送時間の時間差を差動レシーバＩＣ３のコントローラ３ｄに測定させて取得し、次いで、この時間差を補償するように差動ドライバ回路１ａを制御する。差動ドライバＩＣ１のコントローラ１ｄは、差動ドライバ回路１ａの差動信号生成回路１０に、信号伝送時間を測定するための差動信号を生成させ、生成された差動信号は、信号線２ａ，２ｂを介して差動レシーバＩＣ３に伝送され、さらにスイッチＳ１，Ｓ２を介して差動レシーバＩＣ３のコントローラ３ｄにより受信される。差動レシーバＩＣ３のコントローラ３ｄは、一対の差動信号を受信したときの時間差を測定し、この測定結果と、どちらの信号が先に受信されたか（すなわち、信号線２ａ，２ｂのどちらが相対的に短いか）についての情報を、信号線６を介して差動ドライバＩＣ１のコントローラ１ｄに通知し、差動ドライバＩＣ１のコントローラ１ｄは通知された測定結果及び情報を記憶する。差動ドライバＩＣ１のコントローラ１ｄは、通知された測定結果及び情報に基づいて、差動ドライバ回路１ａの出力タイミング調整回路１２−１，１２−２において信号を遅延させるべき時間の長さを以下のように決定する。本実施形態において、信号線２ａ，２ｂの経路長差は、スルーホール導体２ａａ，２ｂａの経路長差、ならびにスルーホール導体２ａｃ，２ｂｃの経路長差によって生じている。前述したように、スルーホール導体２ａａ，２ａｃは互いに等長であり、スルーホール導体２ｂａ，２ｂｃは互いに等長であるので、差動ドライバＩＣ１のコントローラ１ｄは、一対の差動信号のうちで早く受信された方の信号を、測定された時間差の２分の１の時間だけ遅延させるように、タイミングコントローラ１３に遅延時間を設定する。タイミングコントローラ１３は、この遅延時間に従って、出力タイミング調整回路１２−１，１２−２の動作を制御する。出力タイミング調整回路１２−１，１２−２は、例えば可変容量によって構成されている場合には、一対の差動信号のうちで早く受信された方の信号を出力した側の出力タイミング調整回路の容量を増大させて立ち上がり時間を遅くし、これにより、信号線２ａ，２ｂの信号線並走区間の差動ドライバＩＣ１側の各端点における信号の立ち上がり時刻をそろえることができる。
【００４６】
同様に、差動ドライバＩＣ１のコントローラ１ｄは、以下に説明するように、差動ドライバ回路１ｂによって発生される一対の差動信号に係る信号伝送時間の時間差を差動レシーバＩＣ３のコントローラ３ｄに測定させて取得し、次いで、この時間差を補償するように差動ドライバ回路１ｂを制御する。差動ドライバＩＣ１のコントローラ１ｄは、差動ドライバ回路１ｂの差動信号生成回路に、信号伝送時間を測定するための差動信号を生成させ、生成された差動信号は、信号線２ｂ，２ｃを介して差動レシーバＩＣ３に伝送され、さらにスイッチＳ２，Ｓ３を介して差動レシーバＩＣ３のコントローラ３ｄにより受信される。差動レシーバＩＣ３のコントローラ３ｄは、一対の差動信号を受信したときの時間差を測定し、この測定結果と、どちらの信号が先に受信されたかについての情報を、信号線６を介して差動ドライバＩＣ１のコントローラ１ｄに通知し、差動ドライバＩＣ１のコントローラ１ｄは通知された測定結果及び情報を記憶する。差動ドライバＩＣ１のコントローラ１ｄは、通知された測定結果及び情報に基づいて、一対の差動信号のうちで早く受信された方の信号を、測定された時間差の２分の１の時間だけ遅延させるように、差動ドライバ回路１ｂのタイミングコントローラに遅延時間を設定する。差動ドライバ回路１ｂのタイミングコントローラは、この遅延時間に従って、差動ドライバ回路１ｂの２つの出力タイミング調整回路の動作を制御する。
【００４７】
同様に、差動ドライバＩＣ１のコントローラ１ｄは、以下に説明するように、差動ドライバ回路１ｃによって発生される一対の差動信号に係る信号伝送時間の時間差を差動レシーバＩＣ３のコントローラ３ｄに測定させて取得し、次いで、この時間差を補償するように差動ドライバ回路１ｃを制御する。差動ドライバＩＣ１のコントローラ１ｄは、差動ドライバ回路１ｃの差動信号生成回路に、信号伝送時間を測定するための差動信号を生成させ、生成された差動信号は、信号線２ｃ，２ａを介して差動レシーバＩＣ３に伝送され、さらにスイッチＳ３，Ｓ１を介して差動レシーバＩＣ３のコントローラ３ｄにより受信される。差動レシーバＩＣ３のコントローラ３ｄは、一対の差動信号を受信したときの時間差を測定し、この測定結果と、どちらの信号が先に受信されたかについての情報を、信号線６を介して差動ドライバＩＣ１のコントローラ１ｄに通知し、差動ドライバＩＣ１のコントローラ１ｄは通知された測定結果及び情報を記憶する。差動ドライバＩＣ１のコントローラ１ｄは、通知された測定結果及び情報に基づいて、一対の差動信号のうちで早く受信された方の信号を、測定された時間差の２分の１の時間だけ遅延させるように、差動ドライバ回路１ｃのタイミングコントローラに遅延時間を設定する。差動ドライバ回路１ｃのタイミングコントローラは、この遅延時間に従って、差動ドライバ回路１ｃの２つの出力タイミング調整回路の動作を制御する。
【００４８】
差動ドライバＩＣ１のコントローラ１ｄは、差動ドライバ回路１ａ，１ｂ，１ｃのすべてについて遅延時間の設定をした後で、信号線５を介して差動レシーバＩＣ３のコントローラ３ｄに制御信号を送信し、信号線２ａ，２ｂ，２ｃをそれぞれタイミング調整回路３ｅ−１乃至３ｅ−６に接続するようにスイッチＳ１，Ｓ２，Ｓ３を制御させる。
【００４９】
本実施形態の差動伝送回路では、差動レシーバＩＣ３側のスルーホール導体２ａｃ，２ｂｃ，２ｃｃの長さがそれぞれ異なるので、終端抵抗Ｒａ，Ｒｂ，Ｒｃに差動信号が到着するタイミングに時間差が生じる可能性がある。このため、差動レシーバＩＣ３のコントローラ３ｄはさらに、この時間差を補償するようにタイミング調整回路３ｅ−１乃至３ｅ−６を制御する。差動レシーバＩＣ３のコントローラ３ｄは、差動ドライバ回路１ａによって発生された信号伝送時間を測定するための一対の差動信号のうちで早く受信された方の信号を、測定された時間差の２分の１の時間だけ遅延させるように、タイミング調整回路３ｅ−１，３ｅ−２に遅延時間を設定する。同様に、差動レシーバＩＣ３のコントローラ３ｄは、差動ドライバ回路１ｂによって発生された信号伝送時間を測定するための一対の差動信号のうちで早く受信された方の信号を、測定された時間差の２分の１の時間だけ遅延させるように、タイミング調整回路３ｅ−３，３ｅ−４に遅延時間を設定する。差動レシーバＩＣ３のコントローラ３ｄは、差動ドライバ回路１ｃによって発生された信号伝送時間を測定するための一対の差動信号のうちで早く受信された方の信号を、測定された時間差の２分の１の時間だけ遅延させるように、タイミング調整回路３ｅ−５，３ｅ−６に遅延時間を設定する。
【００５０】
差動ドライバＩＣ１において、差動ドライバ回路１ａの出力端子ａ１，ａ２から差動ドライバＩＣ１の出力端子１Ｅａ，１Ｅｂまでの各経路長は、信号伝送時間の誤差を防止するために、好ましくは互いに等長に構成される。それに代わって、差動ドライバ回路１ａ内のこれらの経路長は予め既知に構成されてもよく、差動ドライバＩＣ１のコントローラ１ｄはこの既知の経路長を考慮して遅延時間を決定し、差動ドライバ回路１ａを制御してもよい。差動ドライバ回路１ｂの出力端子ｂ１，ｂ２から差動ドライバＩＣ１の出力端子１Ｅｂ，１Ｅｃまでの各経路長、ならびに差動ドライバ回路１ｃの出力端子ｃ１，ｃ２から差動ドライバＩＣ１の出力端子１Ｅｃ，１Ｅａまでの各経路長についても同様である。差動ドライバＩＣ１側と同様に差動レシーバＩＣ３においても、入力端子３Ｅａ，３Ｅｂ，３Ｅｃからコントローラ３ｄまでの各経路長は、信号伝送時間の誤差を防止するために、好ましくは互いに等長に構成される。差動レシーバＩＣ３の入力端子３Ｅａ，３Ｅｂから終端抵抗Ｒａまでの各経路長、差動レシーバＩＣ３の入力端子３Ｅｂ，３Ｅｃから終端抵抗Ｒｂまでの各経路長、ならびに差動レシーバＩＣ３の入力端子３Ｅｃ，３Ｅａから終端抵抗Ｒｃまでの各経路長についても同様である。それに代わって、差動レシーバＩＣ３内のこれらの経路長は予め既知に構成されてもよく、差動ドライバＩＣ１のコントローラ１ｄはこの既知の経路長を考慮して遅延時間を決定し、差動ドライバ回路１ａ，１ｂ，１ｃを制御し、差動レシーバＩＣ３のコントローラ３ｄはこの既知の経路長を考慮して遅延時間を決定し、タイミング調整回路３ｅ−１乃至３ｅ−６を制御してもよい。
【００５１】
本実施形態では、差動レシーバＩＣ３のコントローラ３ｄが、差動信号を構成する一対の信号に係る信号伝送時間の時間差を測定していたが、それに代わって、差動ドライバＩＣ１のコントローラ１ｄと差動レシーバＩＣ３のコントローラ３ｄとを同期させることにより、差動レシーバＩＣ３のコントローラ３ｄが、差動信号を構成する各信号の信号伝送時間自体を個別に測定してもよい。
【００５２】
本実施形態の差動伝送回路によれば、３本の信号線２ａ，２ｂ，２ｃを有する差動伝送線路２において、差動信号を構成する一対の信号のいずれかを遅延させるようにタイミング調整を行うことにより、差動伝送線路２の信号線並走区間の差動ドライバＩＣ１側の各端点において信号の立ち上がり時刻を等しくすることができ、従って、不要輻射ノイズの少ない差動伝送線路を提供することができる。
【００５３】
第２の実施形態．
第１の実施形態では、信号伝送時間の測定として、差動レシーバＩＣ３のコントローラ３ｄが、差動信号を構成する一対の信号に係る信号伝送時間の時間差を測定していたが、第２の実施形態では、差動ドライバＩＣ１のコントローラ１ｄが、差動信号を構成する各信号の信号伝送時間自体を個別に測定する。差動伝送回路の構成は、図１乃至図５に示した第１の実施形態に係る差動伝送回路の構成と同様であり、差動ドライバＩＣ１のコントローラ１ｄの動作及び差動レシーバＩＣ３のコントローラ３ｄの動作のみが異なる。
【００５４】
差動ドライバＩＣ１のコントローラ１ｄは、差動伝送回路を最初に動作させる前などにおいて信号伝送時間の測定を実行する際に、信号線５を介して差動レシーバＩＣ３のコントローラ３ｄに制御信号を送信し、信号線２ａ，２ｂ，２ｃをコントローラ３ｄに接続するようにスイッチＳ１，Ｓ２，Ｓ３を制御させる。差動ドライバＩＣ１のコントローラ１ｄは、まず、以下に説明するように、差動ドライバ回路１ａによって発生される差動信号を構成する各信号の信号伝送時間自体を個別に測定し、次いで、この時間差を補償するように差動ドライバ回路１ａを制御する。差動ドライバＩＣ１のコントローラ１ｄは、差動ドライバ回路１ａの差動信号生成回路１０に、信号伝送時間を測定するための一対の信号を生成させ、生成された信号のうちの一方は、差動ドライバ回路１ａの出力端子ａ１から出力され、信号線２ａを介して差動レシーバＩＣ３に伝送され、さらにスイッチＳ１を介して差動レシーバＩＣ３のコントローラ３ｄにより受信され、差動レシーバＩＣ３のコントローラ３ｄから信号線６を介して差動ドライバＩＣ１のコントローラ１ｄに返信される。差動ドライバＩＣ１のコントローラ１ｄは、信号が差動ドライバ回路１ａの出力端子ａ１から出力されてから差動ドライバＩＣ１のコントローラ１ｄに返信されるまでの信号伝送時間を測定して記憶する。また、差動ドライバ回路１ａの差動信号生成回路１０によって生成された信号のうちの他方は、差動ドライバ回路１ａの出力端子ａ２から出力され、信号線２ｂを介して差動レシーバＩＣ３に伝送され、さらにスイッチＳ２を介して差動レシーバＩＣ３のコントローラ３ｄにより受信され、差動レシーバＩＣ３のコントローラ３ｄから信号線６を介して差動ドライバＩＣ１のコントローラ１ｄに返信される。差動ドライバＩＣ１のコントローラ１ｄは、信号が差動ドライバ回路１ａの出力端子ａ２から出力されてから差動ドライバＩＣ１のコントローラ１ｄに返信されるまでの信号伝送時間を測定して記憶する。差動ドライバＩＣ１のコントローラ１ｄは、２つの信号伝送時間を記憶することに代えて、それらの時間差を記憶してもよい。次いで、差動ドライバＩＣ１のコントローラ１ｄは、測定された２つの信号伝送時間に基づいて、２つの信号のうちで早く受信された方の信号を、測定された信号伝送時間の時間差の２分の１の時間だけ遅延させるように、タイミングコントローラ１３に遅延時間を設定する。タイミングコントローラ１３は、この遅延時間に従って、出力タイミング調整回路１２−１，１２−２の動作を制御する。
【００５５】
同様に、差動ドライバＩＣ１のコントローラ１ｄは、以下に説明するように、差動ドライバ回路１ｂによって発生される差動信号を構成する各信号の信号伝送時間自体を個別に測定し、次いで、この時間差を補償するように差動ドライバ回路１ｂを制御する。差動ドライバＩＣ１のコントローラ１ｄは、差動ドライバ回路１ｂの差動信号生成回路に、信号伝送時間を測定するための一対の信号を生成させ、一方の信号が差動ドライバ回路１ｂの出力端子ｂ１から出力されてから差動ドライバＩＣ１のコントローラ１ｄに返信されるまでの信号伝送時間を測定し、他方の信号が差動ドライバ回路１ｂの出力端子ｂ２から出力されてから差動ドライバＩＣ１のコントローラ１ｄに返信されるまでの信号伝送時間を測定し、これらの信号伝送時間を記憶する。次いで、差動ドライバＩＣ１のコントローラ１ｄは、測定された２つの信号伝送時間に基づいて、２つの信号のうちで早く受信された方の信号を、測定された信号伝送時間の時間差の２分の１の時間だけ遅延させるように、差動ドライバ回路１ｂのタイミングコントローラに遅延時間を設定する。差動ドライバ回路１ｂのタイミングコントローラは、この遅延時間に従って、差動ドライバ回路１ｂの２つの出力タイミング調整回路の動作を制御する。
【００５６】
同様に、差動ドライバＩＣ１のコントローラ１ｄは、以下に説明するように、差動ドライバ回路１ｃによって発生される差動信号を構成する各信号の信号伝送時間自体を個別に測定し、次いで、この時間差を補償するように差動ドライバ回路１ｃを制御する。差動ドライバＩＣ１のコントローラ１ｄは、差動ドライバ回路１ｃの差動信号生成回路に、信号伝送時間を測定するための一対の信号を生成させ、一方の信号が差動ドライバ回路１ｃの出力端子ｃ１から出力されてから差動ドライバＩＣ１のコントローラ１ｄに返信されるまでの信号伝送時間を測定し、他方の信号が差動ドライバ回路１ｃの出力端子ｃ２から出力されてから差動ドライバＩＣ１のコントローラ１ｄに返信されるまでの信号伝送時間を測定し、これらの信号伝送時間を記憶する。次いで、差動ドライバＩＣ１のコントローラ１ｄは、測定された２つの信号伝送時間に基づいて、２つの信号のうちで早く受信された方の信号を、測定された信号伝送時間の時間差の２分の１の時間だけ遅延させるように、差動ドライバ回路１ｃのタイミングコントローラに遅延時間を設定する。差動ドライバ回路１ｃのタイミングコントローラは、この遅延時間に従って、差動ドライバ回路１ｃの２つの出力タイミング調整回路の動作を制御する。
【００５７】
差動ドライバＩＣ１のコントローラ１ｄは、差動ドライバ回路１ａ，１ｂ，１ｃのすべてについて遅延時間の設定をした後で、信号線５を介して差動レシーバＩＣ３のコントローラ３ｄに制御信号を送信し、信号線２ａ，２ｂ，２ｃをそれぞれタイミング調整回路３ｅ−１乃至３ｅ−６に接続するようにスイッチＳ１，Ｓ２，Ｓ３を制御させる。
【００５８】
差動ドライバＩＣ１のコントローラ１ｄはさらに、測定された信号伝送時間の時間差と、どちらの信号が先に受信されたかについての情報を、信号線５を介して差動レシーバＩＣ３のコントローラ３ｄに通知する。差動レシーバＩＣ３のコントローラ３ｄは、通知された情報に基づいて、一対の差動信号のうちで早く受信される方の信号を、測定された時間差の２分の１の時間だけ遅延させるように、タイミング調整回路３ｅ−１，３ｅ−２に遅延時間を設定する。同様に、差動レシーバＩＣ３のコントローラ３ｄは、タイミング調整回路３ｅ−３，３ｅ−４に遅延時間を設定し、タイミング調整回路３ｅ−５，３ｅ−６に遅延時間を設定する。
【００５９】
本実施形態の差動伝送回路によれば、３本の信号線２ａ，２ｂ，２ｃを有する差動伝送線路２において、差動信号を構成する一対の信号のいずれかを遅延させるようにタイミング調整を行うことにより、差動伝送線路２の信号線並走区間の差動ドライバＩＣ１側の各端点において信号の立ち上がり時刻を等しくすることができ、従って、不要輻射ノイズの少ない差動伝送線路を提供することができる。
【００６０】
変形例．
差動伝送線路２やプリント配線基板４の構造が既知である場合、信号伝送時間を測定することなく、所定の遅延時間を各差動ドライバ回路１ａ，１ｂ，１ｃのタイミングコントローラ又は出力タイミング調整回路に予め設定し、所定の遅延時間を差動レシーバＩＣ３のタイミング調整回路３ｅ−１乃至３ｅ−６に予め設定してもよい。この場合、差動ドライバＩＣ１のコントローラ１ｄ、差動レシーバＩＣ３のコントローラ３ｄ、及び信号線５，６を省略することができ、差動伝送回路の構成を簡単化することができる。また、遅延時間を予め設定する場合、各差動ドライバ回路１ａ，１ｂ，１ｃの出力タイミング調整回路及び差動レシーバＩＣ３のタイミング調整回路３ｅ−１乃至３ｅ−６は、半固定された回路素子として使用されてもよい。また、差動レシーバＩＣ３側のタイミング調整回路３ｅ−１乃至３ｅ−６を省略してもよく、この場合は差動伝送回路の構成がさらに簡単化される。
【００６１】
説明した実施形態では、差動伝送線路２の奇モードインピーダンスを５０Ωとし、その差動インピーダンスを１００Ωとして説明したが、インピーダンスはその他の値をとってもよい。
【００６２】
また、説明した実施形態では、差動ドライバＩＣ１の中に３つの差動ドライバ回路１ａ，１ｂ，１ｃが形成され、差動レシーバＩＣ３の中に３つの終端抵抗Ｒａ，Ｒｂ，Ｒｃと３つの差動レシーバ回路３ａ，３ｂ，３ｃが形成された場合を例として説明したが、１つのＩＣに１つの回路が形成されたＩＣを複数個プリント配線基板４に実装することによっても、同様の効果を有する。また、説明した実施形態では、差動レシーバＩＣ３の中に終端抵抗Ｒａ，Ｒｂ，Ｒｃが形成された場合を例として説明したが、終端抵抗Ｒａ，Ｒｂ，Ｒｃを外付け部品としてプリント配線基板４上に実装することによっても、同様の効果を有する。また、説明した実施形態では、各差動ドライバ回路１ａ，１ｂ，１ｃの中にタイミングコントローラ及び出力タイミング調整回路を備えた場合を例として説明したが、タイミングコントローラは差動ドライバＩＣ１のコントローラ１ｄに一体化されていてもよく、また、出力タイミング調整回路は外付け回路として各差動ドライバ回路１ａ，１ｂ，１ｃの外部、又は差動ドライバＩＣ１の外部に設けられていてもよい。
【００６３】
本発明の各実施形態に係る差動伝送線路２は、３本の信号線に限らず、４本以上の信号線を備えていてもよい。また、信号線２ａ，２ｂ，２ｃの断面形状は、図２に示したような長方形又は正方形には限定されず、三角形、円形、楕円形、又はその他の多角形であってもよい。また、説明した実施形態では、エッチングにより信号線２ａ，２ｂ，２ｃのパターン導体２ａｂ，２ｂｂ，２ｃｂを作成する場合を例として説明したが、印刷により信号線２ａ，２ｂ，２ｃのパターンを作成することによっても、同様の効果を有する。また、信号線２ａ，２ｂ，２ｃを形成する方法は、エッチングや印刷に限定されず、プリント配線基板４の製造過程において所定の断面形状を有する導線を誘電体層Ｄ３，Ｄ２上に接着布線し、その上に他の層を積層することによって、図２及び図３のように信号線２ａ，２ｂ，２ｃを層間に埋め込んでもよい。さらに、信号線２ａ，２ｂ，２ｃを無電解メッキ、蒸着等の他の方法で形成しても、同様の効果を有する。また、信号線２ａ，２ｂ，２ｃの中央の区間の長手方向に直交する断面を見たときに、信号線２ａ，２ｂ，２ｃは、図１乃至図３の場合と同様に正三角形の頂点に位置するように配置されることに限定されず、例えば２等辺３角形の頂点に位置するように配置されてもよい。このとき、図２においてＬ１＝Ｌ２≠Ｌ３になる。また、説明した実施形態では、導体層Ｔ２及びＴ３には信号線２ａ，２ｂ，２ｃ，５，６のパターン導体２ａｂ，２ｂｂ，２ｃｂ，５ｂ，６ｂのみが形成されている場合を例として説明したが、差動伝送線路２に対して影響しないように離隔させて、導体層Ｔ２及びＴ３に他の回路要素を設けてもよい。また、説明した実施形態では、ＬＶＤＳを例として説明したが、その他の差動伝送方式であっても、同様の効果を有する。
【００６４】
なお、図１乃至図３に示す例では、差動ドライバＩＣ１及び差動レシーバＩＣ３のパッケージとして、ＢＧＡタイプの場合を例として説明したが、ＱＦＰ（Ｑｕａｄ  Ｆｌａｔ  Ｐａｃｋａｇｅ）タイプや、ＩＣパッケージのサイズがＩＣチップサイズとほぼ同じ程度の大きさである、ＣＳＰ（Ｃｈｉｐ  Ｓｉｚｅ  Ｐａｃｋａｇｅ）タイプといったその他のパッケージの場合であっても、同様の効果を有する。この場合、制御線５，６は、図１乃至図３に示したようにプリント配線基板４に埋め込まれたものではなく、信号伝送時間の測定を実行する際（差動伝送回路を最初に動作させる前など）において、リード線などにより差動ドライバＩＣ１及び差動レシーバＩＣ３の端子間を接続するように設けてもよい。
【００６５】
本発明の各実施形態において、プリント配線基板４は、リジッドな基板として構成されてもよく、又はフレキシブル基板として構成されてもよい。また、基板の厚さ方向への構成は図示したものに限定せず、プリント配線基板４は、２層基板として、又はより多くの導体層及び誘電体層を備えた多層基板として構成されてもよい。
【産業上の利用可能性】
【００６６】
本発明の差動伝送回路は、３本以上の信号線を有する差動伝送線路の信号線並走区間の差動ドライバＩＣ側の各端点において信号の立ち上がり時刻を等しくすることができ、従って、不要輻射ノイズの少ない差動伝送線路として有用である。
【図面の簡単な説明】
【００６７】
【図１】本発明の実施形態に係る差動伝送回路の概略構成を一部透視により示した斜視図である。
【図２】図１のＡ−Ａ’線における切断面を示す断面図である。
【図３】図１のＢ−Ｂ’線における切断面を示す断面図である。
【図４】図１の差動伝送回路の回路図である。
【図５】図４の差動ドライバ回路１ａの詳細構成を示す回路図である。
【図６】第１の従来技術に係る差動伝送回路の回路図である。
【図７】図６の差動伝送回路の概略構成を示す斜視図である。
【図８】第２の従来技術に係る差動伝送回路の概略構成を示す斜視図である。
【図９】図８のＣ−Ｃ’線における切断面を示す断面図である。
【符号の説明】
【００６８】
１…差動ドライバＩＣ、
１ａ，１ｂ，１ｃ…差動ドライバ回路、
１ｄ…差動ドライバＩＣのコントローラ、
１Ｅａ，１Ｅｂ，１Ｅｃ…出力端子、
１Ｅｄ，１Ｅｅ，３Ｅｄ，３Ｅｅ…端子、
２…差動伝送線路、
２ａ，２ｂ，２ｃ，５，６…信号線、
２ａａ，２ｂａ，２ｃａ，２ａｃ，２ｂｃ，２ｃｃ，５ａ，５ｃ，６ａ，６ｃ…スルーホール導体、
２ａｂ，２ｂｂ，２ｃｂ，５ｂ，６ｂ…パターン導体、
３…差動レシーバＩＣ、
３ａ，３ｂ，３ｃ…差動レシーバ回路、
３ｄ…差動レシーバＩＣのコントローラ、
３ｅ−１乃至３ｅ−６…タイミング調整回路、
３Ｅａ，３Ｅｂ，３Ｅｃ…入力端子、
４…プリント配線基板、
１０…差動信号生成回路、
１１−１，１１−２…出力バッファメモリ、
１２−１，１２−２…出力タイミング調整回路、
１３…タイミングコントローラ、
Ｄ１，Ｄ２，Ｄ３…誘電体層、
Ｒａ，Ｒｂ，Ｒｃ…終端抵抗、
Ｓ１，Ｓ２，Ｓ３…スイッチ、
Ｔ１，Ｔ２，Ｔ３，Ｔ４…導体層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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