(57)【要約】【課題】寄生容量が低減され、優れた高周波特性を有する半導体装置およびその製造方法を提供する。【解決手段】半導体装置は、基板と、ゲート絶縁膜と、ゲート電極と、ドレイン領域およびソース領域と、基板上に形成された第１の層間絶縁膜と、第１の層間絶縁膜の上または上方に形成された第２の層間絶縁膜とを備えている。ドレイン領域はゲート電極とゲート長方向に離れて形成されている。第１の層間絶縁膜上には、ゲート電極とドレイン領域との間に設けられたフィールドプレートと、ゲート電極に接続され、ソース領域を跨いで延びる金属膜とが形成され、第２の層間絶縁膜上にはゲート電極を跨いでフィールドプレートの上方およびソース領域の上方を被い、フィールドプレートに接続された金属膜１７ｂが形成される。【選択図】図５
2008085117.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上にゲート絶縁膜を挟んで形成されたゲート電極と、
前記半導体基板のうち前記ゲート電極の側方に形成された不純物を含むソース領域と、
前記半導体基板のうち前記ゲート電極から見て前記ソース領域とは反対側の側方であってゲート長方向に前記ゲート電極から離れた位置に形成され、前記ソース領域と同じ導電型の不純物を含むドレイン領域と、
前記半導体基板および前記ゲート電極の上に形成された第１の層間絶縁膜と、
前記第１の層間絶縁膜の上または上方に形成された第２の層間絶縁膜と、
前記第１の層間絶縁膜上であって、前記ゲート電極と前記ドレイン領域の間の位置に形成された金属からなるフィールドプレートと、
前記ゲート電極に接続され、前記第１の層間絶縁膜上であって少なくとも一部が平面的に見て前記ゲート電極と重なる位置に形成された第１の金属膜と、
前記フィールドプレートに接続され、前記第２の層間絶縁膜上であって少なくとも一部が平面的に見て前記フィールドプレートと重なる位置に形成された第２の金属膜と、
前記ゲート電極と前記第１の金属膜とを接続する第１のコンタクトと、
前記フィールドプレートと前記第２の金属膜とを接続する第２のコンタクトとを備えている半導体装置。
【請求項２】
前記フィールドプレートと前記第１の金属膜とは同時に形成されたものであることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１の金属膜は、前記ゲート電極の上方全体を被っていることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記第１のコンタクトは複数個設けられていることを特徴とする請求項１〜３のうちいずれか１つに記載の半導体装置。
【請求項５】
前記第１のコンタクトはゲート長方向の幅よりゲート幅方向の幅の方が大きいことを特徴とする請求項１〜４のうちいずれか１つに記載の半導体装置。
【請求項６】
前記第２の金属膜は、前記ゲート電極の上方を跨いで前記ソース領域の上方にまで延びるとともに、前記ソース領域に接続されることを特徴とする請求項１〜５のうちいずれか１つに記載の半導体装置。
【請求項７】
前記半導体基板の一部に形成され、前記ソース領域および前記ドレイン領域とは異なる導電型の不純物を含む基板領域をさらに備え、
前記第２の金属膜は前記基板領域にさらに接続されていることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記第１の金属膜は、前記ゲート電極の上方から前記ソース領域を跨ぐように延びていることを特徴とする請求項１〜７のうちいずれか１つに記載の半導体装置。
【請求項９】
前記第１の層間絶縁膜と前記第２の層間絶縁膜との間に配置された少なくとも一層の第３の層間絶縁膜をさらに備えていることを特徴とする請求項１〜８のうちいずれか１つに記載の半導体装置。
【請求項１０】
前記フィールドプレートは、丸められたコーナー部を有していることを特徴とする請求項１〜９のうちいずれか１つに記載の半導体装置。
【請求項１１】
前記第２の金属膜は、丸められたコーナー部を有していることを特徴とする請求項１〜１０のうちいずれか１つに記載の半導体装置。
【請求項１２】
前記第２の金属膜は前記フィールドプレートの上方全体を被っていることを特徴とする請求項１〜１０のうちいずれか１つに記載の半導体装置。
【請求項１３】
前記第２のコンタクトは複数個設けられていることを特徴とする請求項１〜１２のうちいずれか１つに記載の半導体装置。
【請求項１４】
前記第２のコンタクトはゲート長方向の幅よりゲート幅方向の幅の方が大きいことを特徴とする請求項１〜１３のうちいずれか１つに記載の半導体装置。
【請求項１５】
半導体基板上にゲート絶縁膜およびゲート電極を形成後、半導体基板の一部に第１導電型の不純物を導入して前記ゲート電極の側方に位置する領域にソース領域を、前記ゲート電極から見て前記ソース領域とは反対側の側方であって前記ゲート電極からゲート長方向に離れた領域にドレイン領域をそれぞれ形成する工程（ａ）と、
前記工程（ａ）の後、前記半導体基板の上に第１の層間絶縁膜を形成する工程（ｂ）と、
前記ゲート電極に接続され、前記第１の層間絶縁膜を貫通する１つまたは複数の第１のコンタクトを形成する工程（ｃ）と、
前記ゲート電極と前記ドレイン領域の間の位置に形成されたフィールドプレートと、前記第１のコンタクトを介して前記ゲート電極に接続され、少なくとも一部が平面的に見て前記ゲート電極と重なる位置に形成された第１の金属膜とを前記第１の層間絶縁膜上に同時に形成する工程（ｄ）と、
前記第１の層間絶縁膜の上または上方に第２の層間絶縁膜を形成する工程（ｅ）と、
前記第２の層間絶縁膜上に、前記フィールドプレートに接続され、少なくとも一部が平面的に見て前記フィールドプレートと重なる第２の金属膜を形成する工程（ｆ）とを備えている半導体装置の製造方法。
【請求項１６】
前記工程（ｃ）では複数個の第１のコンタクトが形成され、
前記工程（ｄ）では、前記第１の金属膜が前記ゲート電極の上方全体を被うように形成されることを特徴とする請求項１５に記載の半導体装置の製造方法。
【請求項１７】
前記工程（ｃ）で形成される第２のコンタクトは、ゲート幅方向の幅がゲート長方向の幅よりも大きいことを特徴とする請求項１５に記載の半導体装置の製造方法。
【請求項１８】
前記工程（ｆ）で形成される前記第２の金属膜は、前記ゲート電極の上方を跨いで前記ソース領域の上方まで延びるとともに、前記ソース領域に接続されることを特徴とする請求項１５〜１７のうちいずれか１つに記載の半導体装置の製造方法。
【請求項１９】
前記工程（ｂ）の前に、前記半導体基板の一部に第２導電型の不純物を導入して基板領域を形成する工程（ｇ）をさらに備え、
前記工程（ｆ）で形成される前記第２の金属膜は、前記基板領域にさらに接続されることを特徴とする請求項１８に記載の半導体装置の製造方法。
【請求項２０】
前記工程（ｄ）では、前記第１の金属膜が前記ゲート電極の上方から前記ソース領域を跨ぐように形成されることを特徴とする請求項１５〜１９のうちいずれか１つに記載の半導体装置の製造方法。
【請求項２１】
前記工程（ｄ）の後で、前記工程（ｅ）の前に、前記第１の層間絶縁膜上に第３の層間絶縁膜を形成する工程（ｈ）をさらに備えていることを特徴とする請求項１５〜２０のうちいずれか１つに記載の半導体装置の製造方法。
【請求項２２】
前記工程（ｄ）で形成された前記第１の金属膜は、丸められたコーナー部を有していることを特徴とする請求項１５〜２１のうちいずれか１つに記載の半導体装置の製造方法。
【請求項２３】
前記工程（ｆ）で形成された前記第２の金属膜は、丸められたコーナー部を有していることを特徴とする請求項１５〜２２のうちいずれか１つに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は高周波信号を扱う半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、携帯電話などの無線通信機器が広く普及するに伴い、画像情報などの大容量データを高速に転送できる高周波ＩＣに対する要求が高まってきている。特に、ＭＯＳトランジスタは無線通信用のパワー増幅回路として広く使用されているため、高速化および高周波特性の向上が求められている。ＭＯＳトランジスタの高周波特性を向上させるためには、抵抗と寄生容量の低減が重要である。ＭＯＳトランジスタにおける寄生容量には、ゲート−ドレイン間に生じる容量、ゲート−ソース間に生じる容量、配線間に生じる容量など種々の容量が含まれる。この中でも、ゲート−ドレイン間に生じる容量はＭＯＳトランジスタにおける寄生容量の大きな部分を占める。そのため、ゲート−ドレイン間の容量を抑制するフィールドプレートを用いてＭＯＳトランジスタの高周波特性を改善する技術が提案されている。
【０００３】
図１３は、例えば特許文献１などに記載されたフィールドプレートを備えた従来の半導体装置を示す断面図である。同図に示す従来の半導体装置は、ドレイン領域がゲート電極から離れて設けられた高耐圧のＭＯＳトランジスタである。以下にこの半導体装置の製造方法を簡単に説明する。
【０００４】
まず、図１３に示すように、例えば低濃度の不純物を含むｐ−型シリコン基板１０１の一部に選択的にｐ型の不純物イオンを注入し、不純物濃度がｐ−型シリコン基板１０１よりわずかに高いｐ−型ウェル１０２を形成する。次に、ｐ−型シリコン基板１０１のドレイン部に、ｎ型不純物のイオン注入によりｎ−型ウェル１０３を形成する。次に、基板上に薄いシリコン酸化膜およびポリシリコン層を形成後パターニングを行ってゲート絶縁膜１０４およびゲート電極１０５を形成する。さらに、イオン注入により、ｐ−型ウェル１０２からｎ−型ウェル１０３に亘る領域に高耐圧化層（オフセットゲート）１０６を形成する。次いで、ＣＶＤ法によりゲート電極１０５の上面および側面と高耐圧化層１０６を覆うシリコン酸化膜１０７を形成した後、ｎ＋ソース領域１０８、及びｎ＋ドレイン領域１０９を形成する。そして、Ａｌ蒸着、選択エッチングによりゲート電極１０５の上方に設けられたフィールドプレート１１０とｎ＋ドレイン領域１０９上に設けられたドレイン電極１１１とを形成する。以上のような工程を経ることにより、従来の半導体装置を作製することができる。
【０００５】
以上で説明した従来の半導体装置では、ポリシリコンからなるゲート電極１０５をシリコン酸化膜１０７で被い、１つの金属膜を用いて絶縁膜の上からゲート電極を被うフィールドプレート１１０を形成する。これにより、ゲート−ドレイン間の電界を緩和し、ゲート−ドレイン間での容量の発生を抑制して、高周波特性を改善している。
【特許文献１】特開昭５７−１０４２５８
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、パワー増幅回路に用いるＭＯＳトランジスタである従来の半導体装置では、電流を多く取り出す必要からゲート幅を大きくする必要がある。従来の半導体装置の構造では、ゲート長を例えば１μｍ以下に細くするとゲート抵抗が高くなるため、高周波動作ではゲート電極の全体に所望の電圧が印加されず、ＭＯＳトランジスタの一部しか高周波動作しなくなるおそれがあった。そのため、大きな電流を得るために小さな寸法のトランジスタを多く接続することが行われるが、この場合には装置全体の面積が大きくなってしまう。また、従来の半導体装置の構造ではソース電極とゲート電極とには段差があるため、一般には段差を少なくするために絶縁膜は薄く形成される。絶縁膜が薄いと、フィールドプレート下に設けられた絶縁膜のうちソース電極とゲート電極との間に位置する部分に電子が注入される。これによって、しきい値電圧の経時変化が発生し、半導体装置の信頼性を損なってしまう。
【０００７】
前記に鑑み、本発明は、信頼性を損なうことなく寄生容量が低減され、優れた高周波特性を有する半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
前記の目的を達成するため、本発明の半導体装置は、半導体基板と、半導体基板上にゲート絶縁膜を挟んで形成されたゲート電極と、半導体基板のうちゲート電極の側方に形成された不純物を含むソース領域と、半導体基板のうちゲート電極から見てソース領域とは反対側の側方であってゲート長方向にゲート電極から離れた位置に形成され、ソース領域と同じ導電型の不純物を含むドレイン領域と、半導体基板およびゲート電極の上に形成された第１の層間絶縁膜と、第１の層間絶縁膜の上または上方に形成された第２の層間絶縁膜と、第１の層間絶縁膜上であって、ゲート電極とドレイン領域の間の位置に形成された金属からなるフィールドプレートと、ゲート電極に接続され、第１の層間絶縁膜上であって少なくとも一部が平面的に見てゲート電極と重なる位置に形成された第１の金属膜と、フィールドプレートに接続され、第２の層間絶縁膜上であって少なくとも一部が平面的に見てフィールドプレートと重なる位置に形成された第２の金属膜と、ゲート電極と第１の金属膜とを接続する第１のコンタクトと、フィールドプレートと第２の金属膜とを接続する第２のコンタクトとを備えている。
【０００９】
この構成によれば、フィールドプレートおよびフィールドプレートに接続された第２の金属膜が、ゲート電極（およびゲート電極に接続された配線）とドレイン電極（およびドレイン電極に接続された配線）との間に生じる電界を緩和するので、ゲート−ドレイン間に生じる容量を低減することができる。ゲート−ドレイン間に生じる容量はトランジスタにおける寄生容量の大きな部分を占めるので、これを低減することにより、高周波特性を大きく改善することができる。また、フィールドプレートはゲート電極から見て第１の層間絶縁膜を挟んで設けられ、第２の金属膜はゲート電極から見てさらに第２の層間絶縁膜を挟んで設けられている。第１の層間絶縁膜および第２の層間絶縁膜は十分な厚さを有しているので、フィールドプレートの下の第１の層間絶縁膜に電子が注入されるなどによりトランジスタのしきい値電圧が変化するのを防ぐことができる。
【００１０】
本発明の半導体装置において、第１の金属膜は、ゲート電極の上方全体を被っていることが好ましい。これにより、第１のコンタクトを複数個設けることが容易になり、ゲート電極およびゲート電極に接続された配線における抵抗値を低減することができる。あるいは、第１のコンタクトのゲート幅方向の幅を広げて第１のコンタクトにおける抵抗値を低減することもできる。
【００１１】
第２の金属膜は、ゲート電極の上方を跨いでソース領域の上方にまで延びるとともに、ソース領域に接続されていることが好ましい。これにより、ゲート−ドレイン間に生じる容量をより低減することができる。なお、第２の金属膜がソース領域に接続されていることで装置外部に接続するためのパッドを設ける必要がなくなる。
【００１２】
また、フィールドプレートに接続された第２の金属膜は基板領域に接続されていてもよい。基板領域が接地される場合、フィールドプレートも接地電位となるので、ゲート−ドレイン間に生じる電界を効果的に低減することができる。
【００１３】
また、第１の金属膜は、ゲート電極の上方からソース領域を跨ぐように延びていることにより、第１の金属膜がドレイン側に延びる場合に比べて生じる容量を低減することができる。これは、ゲート−ドレイン間で生じる容量はゲート−ソース間に生じる容量より大幅に大きいためである。
【００１４】
また、ゲート電極に接続された第１の金属膜とフィールドプレートに接続された第２の金属膜とを平面的に見てできるだけ重複しないようにすることで、ゲート−ソース間に生じる容量を低減することができる。
【００１５】
また、本発明の半導体装置の製造方法は、半導体基板上にゲート絶縁膜およびゲート電極を形成後、半導体基板の一部に第１導電型の不純物を導入してゲート電極の側方に位置する領域にソース領域を、ゲート電極から見てソース領域とは反対側の側方であってゲート電極からゲート長方向に離れた領域にドレイン領域をそれぞれ形成する工程（ａ）と、工程（ａ）の後、半導体基板の上に第１の層間絶縁膜を形成する工程（ｂ）と、ゲート電極に接続され、第１の層間絶縁膜を貫通する１つまたは複数の第１のコンタクトを形成する工程（ｃ）と、ゲート電極とドレイン領域の間の位置に形成されたフィールドプレートと、第１のコンタクトを介してゲート電極に接続され、少なくとも一部が平面的に見てゲート電極と重なる位置に形成された第１の金属膜とを第１の層間絶縁膜上に同時に形成する工程（ｄ）と、第１の層間絶縁膜の上または上方に第２の層間絶縁膜を形成する工程（ｅ）と、第２の層間絶縁膜上に、フィールドプレートに接続され、少なくとも一部が平面的に見てフィールドプレートと重なる第２の金属膜を形成する工程（ｆ）とを備えている。
【００１６】
この方法によれば、フィールドプレートおよびこれに接続された第２の金属膜によってゲート−ドレイン間に生じる容量が低減された高周波特性に優れた半導体装置を製造することができる。特に、フィールドプレートとゲート電極に接続された配線をソース領域の方向に引き出すための第１の金属膜と同一工程で形成することができるので工程数を増加させることなくフィールドプレートを作製することができる。
【発明の効果】
【００１７】
本発明に係る半導体装置は、信頼性を損なうことなく、ゲート−ドレイン間容量を抑制し、且つゲート抵抗を低減可能となっているので、優れた高周波特性を実現することができる。また、本発明の半導体装置の製造方法によれば、優れた高周波特性を有し、信頼性の高い半導体装置を製造することができる。
【発明を実施するための最良の形態】
【００１８】
（第１の実施形態）
図１（ａ）は、本発明の第１の実施形態に係る半導体装置であるＭＯＳトランジスタにおける配線レイアウトを示す平面図であり、（ｂ）は当該ＭＯＳトランジスタのIb-Ib線での断面を示す図であり、（ｃ）は、当該ＭＯＳトランジスタのIc-Ic線での断面を示す図である。図１（ａ）に示す「１層目コンタクト」とは半導体基板内の不純物拡散層および半導体基板上のポリシリコン層からなるゲート電極と第１の配線層とを接続するコンタクトを意味し、「２層目コンタクト」とは第１の配線層と第２の配線層とを接続するコンタクトを意味するものとする。
【００１９】
図１（ａ）〜（ｃ）に示すように、本実施形態のＭＯＳトランジスタは、例えばｐ−型シリコンからなる半導体基板１と、半導体基板１内に形成されたｎ−型ウェル層２と、半導体基板１内に形成され、一部がｎ−型ウェル層２と接するｐ−型ウェル層６と、半導体基板１の素子形成領域を囲む素子分離用絶縁膜（例えばＬＯＣＯＳ層）３と、半導体基板１上に形成され、例えばシリコン酸化物からなるゲート絶縁膜４と、ゲート絶縁膜４を挟んでｎ−型ウェル層２およびｐ−型ウェル層６の上方に形成されたポリシリコンからなるゲート電極５と、ｐ−型ウェル層６内のゲート電極５の側方に位置する領域に形成され、高濃度のｎ型不純物を含むソース領域８と、ゲート電極５から見てソース領域８と反対側の側方であってｎ−型ウェル層２内のゲート電極５から離れた位置に形成され、高濃度のｎ型不純物を含むドレイン領域７と、半導体基板１に形成されたｐ＋基板領域９とを備えている。ドレイン領域７がゲート電極５からゲート長方向（図１（ｂ）での左右方向）に離れて設けられていることにより、ドレイン領域７とゲート電極５との距離が短い場合に比べて耐圧が向上している。ｎ−型ウェル層２、ｐ−型ウェル層６、ソース領域８およびドレイン領域７中に含まれる不純物の濃度はそれぞれ１×１０１６ｃｍ−３、７×１０１７ｃｍ−３、１×１０２１ｃｍ−３程度である。
【００２０】
また、本実施形態のＭＯＳトランジスタは、ゲート絶縁膜４および素子分離用絶縁膜３の上に形成され、第１の配線層を形成する第１の層間絶縁膜１０と、第１の層間絶縁膜１０上に形成され、第２の配線層を形成する第２の層間絶縁膜１３とを備えている。そして、第１の配線層内には、金属膜１６ａと、金属膜１６ｂと、金属膜１６ｃと、金属膜１６ｄと、フィールドプレート１２とが設けられている。金属膜１６ａ、１６ｂ、１６ｃ、１６ｄおよびフィールドプレート１２は共にアルミニウム（Ａｌ）で構成されており、それぞれ同時に形成される。すなわち、金属膜１６ａ、１６ｂ、１６ｃ、１６ｄおよびフィールドプレート１２は同一の第１の層間絶縁膜１０上に設けられている。
【００２１】
また、第２の配線層内には、コンタクト１４ａ、金属膜１６ａおよびコンタクト１１ａを介してｐ＋基板領域９に接続された金属膜１７ａと、コンタクト１４ｂ、金属膜１６ｂおよびコンタクト１１ｂを介してソース領域８に接続されるとともに、コンタクト１４ｃを介してフィールドプレート１２に接続された金属膜１７ｂと、コンタクト１４ｄ、金属膜１６ｄ、コンタクト１１ｄを介してドレイン領域７に接続された金属膜１７ｃと、コンタクト１４ｅ、金属膜１６ｃ、コンタクト１１ｃを介してゲート電極５に接続された金属膜１７ｄとが設けられている。金属膜１７ａ、金属膜１７ｂ、金属膜１７ｃおよび金属膜１７ｄは共にＡｌで構成されており、それぞれ同時に形成される。
【００２２】
本実施形態のＭＯＳトランジスタの第１の特徴は、フィールドプレート１２と、第２の配線層内に設けられ、フィールドプレート１２に接続された金属膜１７ｂとが平面的に見てゲート電極５とドレイン領域７の間に配置されていることにある。これにより、例えば図１に示すように金属膜１７ｂをソース領域８に接続することなどによりゲート−ドレイン間に生じる電界を緩和することができる。このため、本実施形態のＭＯＳトランジスタではゲート−ドレイン間に生じる容量が低減され、高周波特性が従来のＭＯＳトランジスタよりも優れている。なお、ゲート−ドレイン間の容量とは、ゲート電極５とドレイン領域７との間に生じる容量だけでなく、ゲート電極５に接続された配線とドレイン領域７に接続された配線との間に生じる容量も含んでいる。また、ソース領域８および金属膜１７ｂは接地電位となっていれば、効果的にゲート−ドレイン間に生じる電界を緩和することができるので好ましい。このフィールドプレート１２およびこれに接続された金属膜１７ｂはゲート電極５とは少なくとも第１の層間絶縁膜１０を挟んで配置され、ゲート電極５に接続された金属膜１６ｃとも離れて配置されているので、従来のＭＯＳトランジスタに生じるおそれがあったしきい値電圧が変化するといった不具合の発生も抑えられている。
【００２３】
次に、本実施形態のＭＯＳトランジスタの第２の特徴は、第１の配線層内に設けられた金属膜１６ｃがゲート電極５の上方全体を被っていることである。金属膜１６ｃが平面的に見てゲート電極５の少なくとも一部と重なっていればコンタクトにより接続することができるが、金属膜１６ｃがゲート電極５の上方全体を被っていることにより、金属膜１６ｃとゲート電極５とを接続するコンタクト１１ｃを複数個設けることが可能となる。そのため、金属膜１６ｃとゲート電極５との間の抵抗を低減することができる。この効果は、ゲート電極５が金属膜１６ｃよりも抵抗値の大きいポリシリコンで構成されている場合に特に効果的である。このことも、本実施形態のＭＯＳトランジスタの高周波特性の向上に寄与している。また、コンタクト１１ｃが複数個形成されていることにより、コンタクト１１ｃのいずれかが接続不良を起こした場合でも残りのコンタクト１１ｃを介して電気的接続が確保できるので、動作の信頼性を向上させることができる。
【００２４】
さらに、本実施形態のＭＯＳトランジスタの第３の特徴は、ゲート電極５に接続された配線（金属膜１６ｃ、１７ｄ）がドレイン側でなくソース側に引き出されていることにある。ゲート電極５に接続された配線がソース側に引き出されることにより、帰還容量となるゲート−ドレイン間の容量を極力低減させることが可能となるため、高周波特性を向上させることができる。
【００２５】
これに加え、ソース領域８に接続された金属膜１７ｂがゲート電極５に接続された金属膜１６ｃと平面的に重なっていないことにより、ゲート−ソース間容量が低減されている。
【００２６】
なお、本実施形態のＭＯＳトランジスタでは、図１（ａ）に示すように、フィールドプレート１２のゲート幅方向（図１（ａ）での上下方向）の長さが少なくともゲート電極５の上方に設けられた金属膜１６ｃのゲート幅と同程度になっている。また、第２の配線層内に配置された金属膜１７ｂがフィールドプレート１２の上方全体を被っており、金属膜１７ｂとフィールドプレート１２を接続するコンタクト１４ｃが複数個設けられている。これにより、ゲート電極５に接続される配線（コンタクト１１ｃ、１４ｅ、金属膜１６ｃ、１７ｄ）とドレイン領域７に接続される配線（コンタクト１１ｄ、１４ｄ、金属膜１６ｄ、１７ｃ）との間に生じる電界をより効果的に緩和することができる。そのため、ゲート−ドレイン間に生じる容量が効果的に低減される。
【００２７】
また、ドレイン領域７に電気的に接続されたコンタクト１１ｄ、１４ｄ、ｐ＋基板領域９に電気的に接続されたコンタクト１１ａ、１４ａなどもそれぞれ複数個設けられている。これにより、コンタクトをそれぞれ１つのみ設ける場合に比べてこれらの配線における抵抗が低減されている。
【００２８】
次に、本実施形態のＭＯＳトランジスタの製造方法を説明する。図２（ａ）〜（ｇ）および図３（ａ）〜（ｇ）は、本実施形態のＭＯＳトランジスタの製造方法を示す断面図である。図２（ａ）〜（ｇ）は、図１（ａ）におけるIb-Ib線における断面を示しており、図３（ａ）〜（ｇ）は、図１（ａ）におけるIc-Ic線における断面を示している。
【００２９】
まず、図２（ａ）および図３（ａ）に示すように、例えばｐ−型シリコンからなる半導体基板１の一部にｎ型不純物のイオン注入を行いｎ−型ウェル層２を形成する。次いで、半導体基板１の上部の一部を酸化して、素子形成領域を囲む素子分離用絶縁膜３を形成する。なお、素子分離用絶縁膜３に代えてＳＴＩ（Shallow Trench Isolation)を形成してもよい。次に、ゲート絶縁膜４を形成した後、公知の方法によりポリシリコンからなるゲート電極５を形成する。ゲート絶縁膜４はＣＶＤ法などにより形成してもよいし、熱酸化などによって形成してもよい。続いて、半導体基板１の一部にｐ型不純物をイオン注入してｐ−型ウェル層６を形成する。次いで、ｐ−型ウェル層６の一部およびｎ−型ウェル層２の一部にｎ型不純物をイオン注入してから当該不純物を横方向に拡散させてドレイン領域７およびソース領域８を形成する。次いで、半導体基板１の一部にｐ型不純物をイオン注入してｐ＋基板領域９を形成する。その後、基板の全面にＣＶＤ法などによりシリコン酸化物からなる第１の層間絶縁膜１０を堆積させる。
【００３０】
次に、図２（ｂ）および図３（ｂ）に示すように、第１の層間絶縁膜１０の一部を選択的にエッチングして平面的に見てドレイン領域７、ソース領域８、ゲート電極５およびｐ＋基板領域９と重なる位置にコンタクトホールを形成する。ここで、コンタクトホールはドレイン領域７、ソース領域８、ゲート電極５およびｐ＋基板領域９のそれぞれについて複数個形成する。
【００３１】
次に、図２（ｃ）および図３（ｃ）に示すように、ＣＶＤ法を用いてＷ（タングステン）膜を堆積させた後に当該Ｗ膜の全面にドライエッチング処理をすることにより、コンタクトホールを埋めるコンタクト１１ａ、１１ｂ、１１ｃ、１１ｄを形成する。
【００３２】
次いで、図２（ｄ）および図３（ｄ）に示すように、ＣＶＤ法あるいはスパッタ法によってＡｌ膜を形成した後にＡｌ膜を配線パターンに従ってエッチングし、金属膜１６ａ、１６ｂ、１６ｃ、１６ｄおよびフィールドプレート１２を同時に形成する。ここで、フィールドプレート１２は、第１の層間絶縁膜１０の上であって平面的に見てゲート電極５とドレイン領域７との間の位置に形成される。金属膜１６ｃはゲート電極５の上方全体を被うように形成されており、平面的に見てソース領域８の上方領域を迂回してソース領域８とｐ＋基板領域９との間にまで延びるように形成される。また、金属膜１６ｄは例えばドレイン領域７の上方全体を被うように形成され、金属膜１６ａはｐ＋基板領域９の上方全体を被うように形成される。
【００３３】
次に、図２（ｅ）および図３（ｅ）に示すように、例えばＣＶＤ法によって金属膜１６ａ、１６ｂ、１６ｃ、１６ｄおよび第１の層間絶縁膜１０の上にシリコン酸化物からなる第２の層間絶縁膜１３を形成する。
【００３４】
次いで、図２（ｆ）および図３（ｆ）に示すように、第２の層間絶縁膜１３の一部を選択的にエッチングして平面的に見て金属膜１６ａ、１６ｂ、１６ｃ、１６ｄおよびフィールドプレート１２と重なる位置にコンタクトホールを形成する。この際にも、コンタクトホールは金属膜１６ａ、１６ｂ、１６ｃ、１６ｄおよびフィールドプレート１２のそれぞれについて複数個形成する。
【００３５】
続いて、図２（ｇ）および図３（ｇ）に示すように、ＣＶＤ法を用いてＷを堆積させ、コンタクトホールを埋めるコンタクト１４ａ、１４ｂ、１４ｃ、１４ｄ、１４ｅを形成する。次いで、ＣＶＤ法あるいはスパッタ法を用いて第２の層間絶縁膜１３上にＡｌ層を形成してからそのＡｌ層を配線パターンに従ってエッチングすることにより、金属膜１７ａ、１７ｂ、１７ｃ、１７ｄを同時に形成する。ここで、金属膜１７ｂはフィールドプレート１２の上方全体を被うとともにゲート電極５の上方全体を被う形状とし、後の工程でパッド（図示せず）などに接続される。また、金属膜１７ｂの一部はソース領域８の上方にも延びており、ソース領域８に接続される。また、金属膜１７ｄは、ゲート電極５から見てソース領域８を跨いだ位置（ソース領域８とｐ＋基板領域９との間）に形成され、後工程でゲート電位を供給するパッドなどに接続される。
【００３６】
以上の方法によれば、ゲート−ドレイン間に生じる電界の強度を弱めるためのフィールドプレート１２を第１の配線層内の金属膜１６ａ、１６ｂ、１６ｃ、１６ｄと同時に形成することができるので、従来のＭＯＳトランジスタと同じ工程数で本実施形態のＭＯＳトランジスタを作製することができる。
【００３７】
図４（ａ）、（ｂ）は、本実施形態の半導体装置におけるコンタクト構造を示す図である。なお、本実施形態のＭＯＳトランジスタでは、図４（ａ）および図１（ａ）〜（ｃ）に示すように、ドレイン領域７、ゲート電極５、ｐ＋基板領域９、フィールドプレート１２のそれぞれとそれらの上方に配置された金属膜とを接続するためのコンタクトが複数個設けられていたが、図４（ｂ）に示すように、それぞれの部分にゲート幅方向に長い１個の溝に埋め込まれたコンタクトを形成してもよい。コンタクトのゲート幅方向の幅は少なくともゲート長方向の幅より長ければよく、例えばＭＯＳトランジスタのゲート幅と同等程度であってもよい。この場合、コンタクトの平面面積が大きくなるので配線層間を接続するコンタクトでの抵抗をより低減することができ、ＭＯＳトランジスタの高周波特性をさらに向上させることができる。
【００３８】
また、図１（ａ）〜（ｃ）では第２の配線層内に形成され、フィールドプレート１２に接続された金属膜１７ｂがソース領域８の上方にも延びている例を示したが、ソース領域８に接続された金属膜とフィールドプレート１２に接続された金属膜とを第２の配線層内で別個に設けてもよい。この場合、フィールドプレート１２を接地電位を供給するパッドなどに接続させればゲート−ドレイン間に生じる容量を効果的に低減することが可能となる。
【００３９】
なお、図１（ａ）〜（ｃ）では、半導体基板１を接地するためのｐ＋基板領域９が素子分離用絶縁膜３に隣接して設けられているが、ｐ＋基板領域９は半導体基板１内の任意の位置に設けることができる。また、本実施形態のＭＯＳトランジスタではｐ＋基板領域９を接地するための金属膜１６ａ、１７ａおよびコンタクト１１ａ、１４ａを半導体基板１の上方に設けていたが、半導体基板１の一部領域で上面から裏面に不純物を連続的に導入するなどして半導体基板１の裏面側から接地に接続させる構成をとってもよい。
【００４０】
また、図５（ａ）は、第１の実施形態の第１の変形例に係る半導体装置における配線レイアウトを示す平面図であり、（ｂ）は、第２の変形例に係る半導体装置における配線レイアウトを示す平面図である。
【００４１】
図５（ａ）に示す第１の変形例に係る半導体装置では、第１の実施形態の半導体装置に比べて、フィールドプレート１２（図１参照）に接続された第２の配線層内の金属膜１７ｂが、フィールドプレート１２とゲート電極５（または金属膜１６ｃ）との間の領域の上方を被っていない。金属膜１７ｂがソース領域８に接続されている場合、ゲート電極５の上方近傍に配置された金属膜１７ｂの部分にも容量が発生するので、金属膜１７ｂを本変形例のような形状にすることによってゲート−ソース間に生じる容量をさらに低減することが可能となる。
【００４２】
また、図５（ｂ）に示すように、金属膜１７ｂがソース領域８に接続されている場合、金属膜１７ｂは必ずしもゲート電極５の上方全体を被っている必要はない。金属膜１７ｂとゲート電極５とが平面的に見て重複している領域が小さい方がよりゲート−ソース間に生じる容量を小さくすることができる。
【００４３】
なお、図１（ａ）〜（ｃ）ではＭＯＳトランジスタがｎチャネル型である例を示しているが、ＭＯＳトランジスタがｐチャネル型である場合にも上述した配線レイアウトを用いて高周波特性を向上させることができる。
【００４４】
（第２の実施形態）
図６は、本発明の第２の実施形態に係るＭＯＳトランジスタにおける配線レイアウトを示す平面図である。図７は、第２の実施形態に係るＭＯＳトランジスタの図６に示すVII-VII線での断面を示す図であり、図８は、第２の実施形態に係るＭＯＳトランジスタのVIII-VIII線での断面を示す図である。
【００４５】
本実施形態のＭＯＳトランジスタでは、フィールドプレート１２に接続され、第２の配線層内に設けられた金属膜１７ｂがソース領域８の上方に配置されるとともにコンタクト１１ｂ、金属膜１６ｂおよびコンタクト１４ｂを介してソース領域８に接続されている。また、図６に示すように、金属膜１７ｂの平面形状は長方形になっており、ソース領域８の上方を被う部分のゲート幅方向（図６の上下方向）の長さはゲート電極５およびフィールドプレート１２の上方に設けられた部分のゲート幅方向の長さに等しくなっている。ドレイン領域７およびソース領域８、各ウェル、ゲート電極５およびゲート絶縁膜４などの構成や配線レイアウトなどは第１の実施形態に係るＭＯＳトランジスタと同じである。
【００４６】
ただし、本実施形態のＭＯＳトランジスタでは、ソース領域８と第１配線層内に設けられたフィールドプレート１２とが電気的に接続されており、ソース領域８が接地電位となっている場合にはフィールドプレート１２に接続されるパッド（例えば接地電位供給用のパッド）を設ける必要がなくなる。
【００４７】
また、本実施形態のＭＯＳトランジスタでは、第１の実施形態のＭＯＳトランジスタと同様、第２の配線層内に設けられ、フィールドプレート１２に接続された金属膜１７ｂが平面的に見てゲート電極５とドレイン領域７の間に配置されている。これにより、ゲート−ドレイン間に生じる電界を緩和することができる。このため、本実施形態のＭＯＳトランジスタではゲート−ドレイン間に生じる容量が低減されている。
【００４８】
また、第１の配線層内に設けられた金属膜１６ｃがゲート電極５の上方全体を被っていることにより、金属膜１６ｃとゲート電極５とを接続するコンタクト１１ｃを複数個設けることが可能となる。そのため、金属膜１６ｃとゲート電極５との間の抵抗を低減することができ、高周波特性の向上を図ることができる。
【００４９】
また、ゲート電極５に接続された配線（金属膜１６ｃ、１７ｄ）がドレイン側でなくソース側に引き出されていることにより、配線間に生じる容量の低減を図ることが可能となっている。
【００５０】
本実施形態のＭＯＳトランジスタは、第１の実施形態に係るＭＯＳトランジスタと同様の方法によって作製できる。具体的には、図２（ａ）〜（ｆ）に示す工程の後、図２（ｇ）に示す工程において、金属膜１７ｂの形状が長方形となるようにエッチングすることで本実施形態のＭＯＳトランジスタを作製することができる。
【００５１】
なお、本実施形態のＭＯＳトランジスタにおいても第１の実施形態のＭＯＳトランジスタと同様に、ゲート電極５と金属膜１６ｃとを接続するコンタクト１１ｃ、フィールドプレート１２と金属膜１７ｂとを接続するコンタクト１４ｃ、ドレイン領域７と金属膜１７ｃとを接続するためのコンタクト１１ｄ、１４ｄ、ｐ＋基板領域９と金属膜１７ａとを接続するためのコンタクト１１ａ、１４ａのそれぞれは複数個設けられていてもよいし、各々ゲート幅方向に長い１つのコンタクトであってもよい。特に、これらのコンタクトの各々が１個のコンタクトで構成されている場合には、コンタクト抵抗を低減することができ、高周波特性を改善することができる。
【００５２】
図９（ａ）〜（ｃ）は、本実施形態のＭＯＳトランジスタのその他の変形例における配線レイアウトを示す平面図である。
【００５３】
図９（ａ）に示すように、フィールドプレート１２のコーナー部分を丸くすることによりゲート電極に接続された金属膜とフィールドプレートとの間に生じる容量、すなわちゲート−ソース間に生じる容量を低減することができるので、高周波特性を改善することができる。
【００５４】
また、図９（ｂ）に示すように、フィールドプレート１２およびソース領域８に接続された金属膜１７ｂのコーナー部を丸めることによってもゲート−ソース間に生じる容量を低減することができ、高周波特性の改善を図ることができる。
【００５５】
あるいは、図９（ｃ）に示すように、フィールドプレート１２のコーナー部と金属膜１７ｂのコーナー部を共に丸めることによって容量をさらに低減し、高周波特性をさらに改善することもできる。
【００５６】
（第３の実施形態）
図１０（ａ）は、本発明の第３の実施形態に係るＭＯＳトランジスタにおける配線レイアウトを示す平面図であり、（ｂ）は、第３の実施形態に係るＭＯＳトランジスタの変形例における配線レイアウトを示す図である。図１１は、当該ＭＯＳトランジスタの図１０（ａ）に示すXI-XI線での断面を示す図である。
【００５７】
本実施形態のＭＯＳトランジスタが第１および第２の実施形態のＭＯＳトランジスタと相違するのは、フィールドプレート１２とソース領域８とｐ＋基板領域９とが第１の配線層および第２の配線層内に設けられた金属膜１７ｂ、１６ａ、１６ｂを介して電気的に接続されている点である。この構成により、ソース領域８およびｐ＋基板領域９が接地電位になっている場合にはフィールドプレート１２に接地電位を供給するためのパッドに接続する必要がなくなる。また、本実施形態のＭＯＳトランジスタは第１および第２の実施形態のＭＯＳトランジスタと同様にゲート−ドレイン間の容量、ゲート電極５およびその配線における抵抗が低減されているので、優れた高周波特性を有している。
【００５８】
なお、本実施形態のＭＯＳトランジスタにおいても第１および第２の実施形態のＭＯＳトランジスタと同様に、コンタクト１１ａ、１１ｃ、１１ｄ、１４ａ、１４ｃ、１４ｄのそれぞれは複数個設けられていてもよいし、各々ゲート幅方向に長い１つのコンタクトで構成されていてもよい。特に、これらのコンタクトの各々が１個のコンタクトで構成されている場合には、コンタクト抵抗を低減することができ、高周波特性を改善することができる。
【００５９】
また、本実施形態のＭＯＳトランジスタは、第１および第２のＭＯＳトランジスタと同様の方法で作製することができる。
【００６０】
なお、図１０（ｂ）に示すように、ソース領域８、フィールドプレート１２、およびｐ＋基板領域９に接続された金属膜１７ｂがゲート電極５に接続された金属膜１６ｃと平面的に重ならないようにしてもよい。これにより、ゲート−ソース間に生じる容量を低減し、高周波特性をさらに向上させることができる。
【００６１】
また、本実施形態のＭＯＳトランジスタにおいて、図９（ａ）〜（ｃ）に示すＭＯＳトランジスタと同様に、フィールドプレート１２または金属膜１７ｂの少なくとも一方のコーナー部を丸くすることによって容量をさらに低減し、高周波特性をさらに改善することができる。
【００６２】
また、本実施形態のＭＯＳトランジスタは、第１および第２の実施形態のＭＯＳトランジスタと同様、第２の配線層内に設けられ、第１の配線層内に設けられたフィールドプレート１２に接続された金属膜１７ｂが平面的に見てゲート電極５とドレイン領域７の間に配置されている。これにより、ゲート−ドレイン間に生じる電界を緩和することができる。このため、本実施形態のＭＯＳトランジスタではゲート−ドレイン間に生じる容量が低減されている。
【００６３】
また、第１の配線層内に設けられた金属膜１６ｃがゲート電極５の上方全体を被っていることにより、金属膜１６ｃとゲート電極５とを接続するコンタクト１１ｃを複数個設けることが可能となる。そのため、金属膜１６ｃとゲート電極５との間の抵抗を低減することができ、高周波特性の向上を図ることができる。
【００６４】
また、ゲート電極５に接続された配線（金属膜１６ｃ、１７ｄ）がドレイン側でなくソース側に引き出されていることにより、配線間に生じる容量の低減を図ることが可能となっている。
【００６５】
（第４の実施形態）。
【００６６】
図１２（ａ）、（ｂ）は、本発明の第４の実施形態に係るＭＯＳトランジスタを示す断面図である。図１２（ａ）は、第１の実施形態に係るＭＯＳトランジスタのIb−Ib線（図１（ａ）参照）に相当する線での本実施形態のＭＯＳトランジスタの断面を示しており、（ｂ）は、第１の実施形態に係るＭＯＳトランジスタのIｃ−Iｃ線に相当する線での本実施形態のＭＯＳトランジスタの断面を示している。
【００６７】
本実施形態のＭＯＳトランジスタは、第１の実施形態に係るＭＯＳトランジスタにおいて、第１の層間絶縁膜１０と第２の層間絶縁膜１３との間に第３の層間絶縁膜２５をさらに設け、Ａｌ配線を配置するための配線層をさらに１つ形成したものである。
【００６８】
本実施形態のＭＯＳトランジスタにおいてはコンタクト２１ａを介してｐ＋基板領域９に接続された金属膜２６ａ、コンタクト２１ｂを介してソース領域８に接続された金属膜２６ｂ、コンタクト２１ｃを介してフィールドプレート１２に接続された金属膜２６ｃ、コンタクト２１ｄを介してドレイン領域７に接続された金属膜２６ｄ、コンタクト２１ｅを介してゲート電極５に接続された金属膜２６ｅが第２の配線層内に配置されている。また、ｐ＋基板領域９に接続された金属膜１７ａ、フィールドプレート１２およびソース領域８に接続され、ゲート電極５−ドレイン領域７間の上方からソース領域８の上方に亘って設けられた金属膜１７ｂ、ドレイン領域７に接続された金属膜１７ｃ、ゲート電極５に接続された金属膜１７ｄは第３の配線層内に配置されている。
【００６９】
これにより、ゲート電極５およびゲート電極５に接続された金属膜１６ｃとフィールドプレート１２に接続された金属膜１７ｂとの距離が第１の実施形態のＭＯＳトランジスタよりも広がるのでゲート電極５および金属膜１６ｃと金属膜１７ｂとの間に生じる容量が低減でき、高周波特性を改善することが可能となる。
【００７０】
また、コンタクト２１ａ、２１ｂ、２１ｃ、２１ｄはそれぞれ複数個設けられてもよいし、ゲート幅方向に長い１つのコンタクトで構成されていてもよい。この構成により、コンタクト２１ａ、２１ｂ、２１ｃ、２１ｄが小さいコンタクト１つのみで構成されている場合に比べて各配線における抵抗を小さくすることができる。その結果、ゲート電極５と金属膜１７ｂとの間の容量の低減を図りつつ、第１〜第３の実施形態と同様に高周波特性の向上を図ることができる。
【産業上の利用可能性】
【００７１】
本発明の半導体装置およびその製造方法は、例えば高周波を扱う無線通信機器のパワー増幅回路などに有用である。
【図面の簡単な説明】
【００７２】
【図１】（ａ）は、本発明の第１の実施形態に係るＭＯＳトランジスタにおける配線レイアウトを示す平面図であり、（ｂ）は当該ＭＯＳトランジスタのIb-Ib線での断面を示す図であり、（ｃ）は、当該ＭＯＳトランジスタのIc-Ic線での断面を示す図である。
【図２】（ａ）〜（ｇ）は、第１の実施形態に係るＭＯＳトランジスタの製造方法を示す断面図である。
【図３】（ａ）〜（ｇ）は、第１の実施形態に係るＭＯＳトランジスタの製造方法を示す断面図である。
【図４】（ａ）、（ｂ）は、第１の実施形態に係るＭＯＳトランジスタにおけるコンタクト構造を示す図である。
【図５】（ａ）は、第１の実施形態の第１の変形例に係る半導体装置における配線レイアウトを示す平面図であり、（ｂ）は、第２の変形例に係る半導体装置における配線レイアウトを示す平面図である
【図６】本発明の第２の実施形態に係るＭＯＳトランジスタにおける配線レイアウトを示す平面図である。
【図７】第２の実施形態に係るＭＯＳトランジスタの図６に示すVII-VII線での断面を示す図である。
【図８】第２の実施形態に係るＭＯＳトランジスタの図６（ａ）に示すVIII-VIII線での断面を示す図である
【図９】（ａ）〜（ｃ）は、第２の実施形態に係るＭＯＳトランジスタの変形例における配線レイアウトを示す平面図である。
【図１０】（ａ）は、本発明の第３の実施形態に係るＭＯＳトランジスタにおける配線レイアウトを示す平面図であり、（ｂ）は、第３の実施形態に係るＭＯＳトランジスタの変形例における配線レイアウトを示す図である。
【図１１】第３の実施形態に係るＭＯＳトランジスタの図１０（ａ）に示すXI-XI線での断面を示す図である。
【図１２】（ａ）、（ｂ）は、本発明の第４の実施形態に係るＭＯＳトランジスタを示す断面図である。
【図１３】フィールドプレートを備えた従来の半導体装置を示す断面図である。
【符号の説明】
【００７３】
１      半導体基板
２      ｎ−型ウェル層 
３      素子分離用絶縁膜  
４      ゲート絶縁膜 
５      ゲート電極 
６      ｐ−型ウェル層   
７      ドレイン領域 
８      ソース領域  
９      ｐ＋基板領域 
１０      第１の層間絶縁膜  
１１ａ、１１ｂ、１１ｃ、１１ｄ    コンタクト 
１４ａ、１４ｂ、１４ｃ、１４ｄ、１４ｅ    コンタクト 
１２      フィールドプレート 
１３      第２の層間絶縁膜  
１６ａ、１６ｂ、１６ｃ、１６ｄ    金属膜  
１７ａ、１７ｂ、１７ｃ、１７ｄ    金属膜   
２１ａ、２１ｂ、２１ｃ、２１ｄ、２１ｅ    コンタクト  
２５      第３の層間絶縁膜 
２６ａ、２６ｂ、２６ｃ、２６ｄ、２６ｅ    金属膜 
【図１】
2008085117.tif 000003
【図２】
2008085117.tif 000004
【図３】
2008085117.tif 000005
【図４】
2008085117.tif 000006
【図５】
2008085117.tif 000007
【図６】
2008085117.tif 000008
【図７】
2008085117.tif 000009
【図８】
2008085117.tif 000010
【図９】
2008085117.tif 000011
【図１０】
2008085117.tif 000012
【図１１】
2008085117.tif 000013
【図１２】
2008085117.tif 000014
【図１３】
2008085117.tif 000015