(57)【要約】【課題】角部に適度な丸みを持たせた状態でバリを除去することができると共に、内部電極の端部を十分に露出させることができ、しかも、コントラストの高いマーカーを形成可能な電子部品製造方法及び電子部品を提供する。【解決手段】基材１０上の下層外装材２に、絶縁層３１〜３３及び内部電極４１，４２を積層して素体３を形成する共にマーカー５を形成する。そして、下層外装材２と素体３とマーカー５とでなる積層体を複数のチップ６に切断した後、基材１０を剥離して、チップ６を焼成する。しかる後、各チップ６をバレルで研磨して、インダクタ１を製造する。マーカー５の硬度は下層外装材２の硬度及び素体３の硬度よりも大きく設定する。好ましくは、下層外装材２のエッジ丸め時間と内部電極４１，４２の外端部４１ｂ，４２ｂの露出時間との差異に対応させて、下層外装材２の硬度と素体３の硬度を異ならせる。【選択図】図１
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【特許請求の範囲】
【請求項１】
下層外装材を基材上に載せ、この下層外装材の上に絶縁層及び内部電極を積層して素体を形成する共に、この素体上面にマーカーを形成する第１工程と、
上記基材と下層外装材と素体とマーカーとでなる積層体を複数のチップに切断した後、上記基材を剥離して、各チップを焼成する第２工程と、
焼成された各チップをバレルで研磨した後、外部電極をチップの両端に形成する第３工程とを備え、
上記第２工程における焼成後の上記チップのマーカーは、主成分の無機材料と硬度調整材と色素とを素材とし、
上記第２工程における焼成後の上記チップの素体及び下層外装材は、共に主成分の無機材料と硬度調整材とを素材としており、
これらマーカー，素体及び下層外装材のス硬度を、上記無機材料に対する上記硬度調整材の割合で設定する電子部品製造方法であって、
上記マーカーのビッカース硬度（以下、「ビッカース硬度」を単に「硬度」と記す）が上記下層外装材の硬度及び上記素体の硬度よりも大きくなるように、上記硬度調整材の割合を設定した、
ことを特徴とする電子部品製造方法。
【請求項２】
請求項１に記載の電子部品製造方法において、
上記下層外装材の硬度が上記素体の硬度よりも小さくなるように、上記硬度調整材の割合を設定した、
ことを特徴とする電子部品製造方法。
【請求項３】
請求項１に記載の電子部品製造方法において、
上記素体の硬度が上記下層外装材の硬度よりも小さくなるように、上記硬度調整材の割合を設定した、
ことを特徴とする電子部品製造方法。
【請求項４】
請求項１ないし請求項３のいずれかに記載の電子部品製造方法において、
上記下層外装材を、上記素体の下部の角部に配した、
ことを特徴とする電子部品製造方法。
【請求項５】
下層外装材，絶縁層及び内部電極が下層外装材上に積層された素体，及びこの素体上面に設けられたマーカーを有したチップと、このチップの両端に設けられた外部電極とを備え、
上記チップのマーカーは、主成分の無機材料と硬度調整材と色素とを素材とし、
上記素体及び下層外装材は共に、主成分の無機材料と硬度調整材とを素材としており、
これらマーカー，素体及び下層外装材の硬度が、上記無機材料に対する上記硬度調整材の割合で設定される電子部品であって、
上記マーカーの硬度が上記下層外装材の硬度及び上記素体の硬度よりも大きく設定されている、
ことを特徴とする電子部品。
【請求項６】
請求項５に記載の電子部品において、
上記下層外装材の硬度が上記素体の硬度よりも小さい、
ことを特徴とする電子部品。
【請求項７】
請求項５に記載の電子部品において、
上記素体の硬度が上記下層外装材の硬度よりも小さい、
ことを特徴とする電子部品。
【請求項８】
請求項５ないし請求項７のいずれかに記載の電子部品において、
上記下層外装材は、上記素体の下部の角部に配設されている、
ことを特徴とする電子部品。
【請求項９】
請求項５ないし請求項８のいずれかに記載の電子部品において、
上記無機材料は、ガラスであり、上記硬度調整材は、アルミナであり、上記色素は、コバルトである、
ことを特徴とする電子部品。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、積層型の電子部品を製造するための電子部品製造方法及び電子部品に関し、特に、基板レスのインダクタ等の電子部品を製造するための電子部品製造方法及び電子部品に関するものである。
【背景技術】
【０００２】
近年、インダクタ等の電子部品の薄型化と高密度化の点から、厚い基板を用いずに、フォトリソグラフィ等の微細加工で形成したいわゆる基板レスの積層型電子部品が提案されている（例えば、特許文献１参照）。
この種の電子部品は、次のようにして製造される。
まず、絶縁層等の下層外装材を、キャリアフィルム等のような剥離容易な基材上に形成した後、感光性絶縁ペーストや感光性導体パターンを積層しながら、フォトリソグラフィ工法で露光現像することにより、絶縁層と配線パターンを交互に積層して、積層体を形成する。そして、この積層体をチップに分割した後、基材を各チップから剥離し、基材が剥離された各チップを焼成する。しかる後、バレル工程を実行して、チップ分割時に生じたバリをチップから除去したり、チップのエッジを丸めると共に、チップ内の内部電極の端部をチップ端部に露出させる。そして、チップの両端に外部電極を形成することで、所望特性の電子部品を製造する。
【０００３】
【特許文献１】特開２００５−１０９０９７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記した従来の電子部品製造方法では、バレル工程を実行するバレル時間の調整が非常に難しく、その結果、バリの残存や内部電極の端部の露出不良，方向性マーカーの薄れや、チップ横転のおそれが多い製品が製造されやすいという問題がある。
すなわち、製造工程時に、電子部品の実装方向を示す方向性マーカーを、電子部品の上面に所定厚さで形成し、このマーカーの厚さが薄くならないようにバレル時間を調整するが、このマーカーが薄くならない程度のバレル時間であると、他の部分に対するバレル時間が短くなるため、チップにバリが残ったり、内部電極の端部の露出が十分に行われないという事態が生じる。
かといって、チップのバリの除去や内部電極の端部の露出を確実に実行するように、バレル時間を長く設定すると、マーカーが過研磨状態になり、マーカーの厚みが薄くなって、誤認識が多発し、電子部品の実装不良が頻発するおそれがある。
これに対して、マーカーの厚みを予め大きくしておくことも考えられる。しかし、厚みを大きく加工することが容易でない上、大きな厚さのマーカーを所望厚さになる迄、バレル工程を実行すると、チップの他の部分、特にエッジが過研磨状態になり、チップの下面全体が丸くなって、電子部品が実装時に横転しやすくなる。
【０００５】
この発明は、上述した課題を解決するためになされたもので、角部に適度な丸みを持たせた状態でバリを除去することができると共に、内部電極の端部を十分に露出させることができ、しかも、コントラストの高いマーカーを形成可能な電子部品製造方法及び電子部品を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記課題を解決するために、請求項１は、下層外装材を基材上に載せ、この下層外装材の上に絶縁層及び内部電極を積層して素体を形成する共に、この素体上面にマーカーを形成する第１工程と、基材と下層外装材と素体とマーカーとでなる積層体を複数のチップに切断した後、基材を剥離して、各チップを焼成する第２工程と、焼成された各チップをバレルで研磨した後、外部電極をチップの両端に形成する第３工程とを備え、第２工程における焼成後のチップのマーカーは、主成分の無機材料と硬度調整材と色素とを素材とし、第２工程における焼成後のチップの素体及び下層外装材は、共に主成分の無機材料と硬度調整材とを素材としており、これらマーカー，素体及び下層外装材の硬度を、無機材料に対する硬度調整材の割合で設定する電子部品製造方法であって、マーカーの硬度が下層外装材の硬度及び素体の硬度よりも大きくなるように、硬度調整材の割合を設定した構成とする。
かかる構成により、第１工程を実行することで、基材上に下層外装材と素体とで成る積層体が形成される共に、マーカーが素体上面に形成される。そして、第２工程を実行することで、この積層体がチップに切断された後、各チップが焼成される。かかる焼成後において、チップのマーカーの素材は、主成分の無機材料と硬度調整材と色素とであり、素体及び下層外装材の素材は、共に主成分の無機材料と硬度調整材とである。そして、第３工程を実行することで、各チップがバレルで研磨される。このとき、マーカーの硬度が下層外装材の硬度及び素体の硬度よりも大きくなるように、硬度調整材の割合が設定されているので、所定バレル時間内に、下層外装材と素体とがマーカーよりも先に所望値まで研磨される。この結果、マーカーは所望厚さを保持し、マーカーが明瞭なコントラストを保つので、マーカーの誤認識は生じない。そして、外部電極がこのチップの両端に形成される。
【０００７】
請求項２は、請求項１に記載の電子部品製造方法において、下層外装材の硬度が素体の硬度よりも小さくなるように、硬度調整材の割合を設定した構成とする。
チップにバリがあったり、素体の内部電極の端部が既に露出している場合には、チップのバリを取ってエッジを所望角度まで丸めるに要するバレル時間の方が、内部電極の端部を露出させる迄に要するバレル時間よりも長くなる。このような場合に、内部電極の端部が素体から十分露出するまで研磨しても、素体にバリが残ったりエッジが所望角度まで研磨されない状態になる。しかし、この発明が上記構成をとり、下層外装材の硬度を素体の硬度よりも小さくしているので、チップのエッジが所望角度まで丸まる時間が短縮し、この時間と内部電極が露出する迄の時間とがほぼ等しくなる。この結果、第３工程において、短時間に、内部電極の端部を素体から十分露出させることができると共に、バリを除去し、しかもエッジを所望角度まで丸めることができる。
【０００８】
請求項３は、請求項１に記載の電子部品製造方法において、素体の硬度が下層外装材の硬度よりも小さくなるように、硬度調整材の割合を設定した構成とする。
素体の内部電極の端部が厚い絶縁層で覆われているような場合には、チップの内部電極の端部を露出させる迄に要するバレル時間の方が、チップのエッジを所望角度迄丸める迄に要するバレル時間よりも長くなる。このような場合に、内部電極の端部が素体から十分露出するまで研磨すると、エッジが過研磨状態になり、チップの下面全体が丸くなって実装時に横転しやすくなる。しかし、この発明が上記構成をとり、素体の硬度を下層外装材の硬度よりも小さくしているので、内部電極の端部を露出させる迄の時間が短縮し、この時間とエッジを所望角度まで丸める迄の時間とがほぼ等しくなる。この結果、第３工程において、短時間に、バリを除去し且つエッジを所望角度まで丸めることができると共に、内部電極の端部を素体から十分露出させることができる。
【０００９】
請求項４は、請求項１ないし請求項３のいずれかに記載の電子部品製造方法において、下層外装材を、素体の下部の角部に配した構成とする。
【００１０】
請求項５は、下層外装材，絶縁層及び内部電極が下層外装材上に積層された素体，及びこの素体上面に設けられたマーカーを有したチップと、このチップの両端に設けられた外部電極とを備え、チップのマーカーは、主成分の無機材料と硬度調整材と色素とを素材とし、素体及び下層外装材は共に、主成分の無機材料と硬度調整材とを素材としており、これらマーカー，素体及び下層外装材の硬度が、無機材料に対する硬度調整材の割合で設定される電子部品であって、マーカーの硬度が下層外装材の硬度及び素体の硬度よりも大きく設定されている構成とした。
【００１１】
請求項６は、請求項５に記載の電子部品において、下層外装材の硬度が素体の硬度よりも小さい構成とする。
【００１２】
請求項７は、請求項５に記載の電子部品において、素体の硬度が下層外装材の硬度よりも小さい構成とする。
【００１３】
請求項８は、請求項５ないし請求項７のいずれかに記載の電子部品において、下層外装材は、素体の下部の角部に配設されている構成とした。
【００１４】
請求項９は、請求項５ないし請求項８のいずれかに記載の電子部品において、無機材料は、ガラスであり、硬度調整材は、アルミナであり、色素は、コバルトである構成とした。
【発明の効果】
【００１５】
以上詳しく説明したように、この発明によれば、バレル研磨時において、マーカーが所望厚さを保持し、マーカーと素体とのコントラストを劣化させないので、誤認識による実装不良という事態を防ぐことができるという優れた効果がある。
また、下層外装材の硬度を素体の硬度よりも小さくして、チップのエッジが所望角度まで丸まる時間を短縮することで、通常では、チップのエッジを所望角度まで丸めるに要するバレル時間の方が、内部電極の端部を露出させる迄に要するバレル時間よりも長くなるような場合においても、これらエッジ丸めの時間と内部電極が露出する迄の時間をほぼ等しくすることできる。この結果、内部電極の端部を素体から十分露出させることができると共に、短時間に、バリを除去してエッジを所望角度まで丸めることができるという効果がある。
また、素体の硬度が下層外装材の硬度よりも小さくして、内部電極の端部が露出する迄の時間を短縮することで、通常では、チップの内部電極の端部を露出させる迄に要するバレル時間の方が、チップのエッジを所望角度迄丸める迄に要するバレル時間よりも長くなるような場合においても、これら内部電極露出時間とエッジを所望角度まで丸める迄の時間をほぼ等しくすることができる。この結果、バリを除去し且つエッジを所望角度まで丸めることができると共に、短時間に、内部電極の端部を素体から十分露出させることができ、また、エッジの過研磨による電子部品の横転も防ぐことができるという効果がある。
【発明を実施するための最良の形態】
【００１６】
以下、この発明の最良の形態について図面を参照して説明する。
【実施例１】
【００１７】
図１は、この発明の第１実施例に係る電子部品であるインダクタの分解斜視図であり、図２は、インダクタを透視して示す斜視図であり、図３は、図２の矢視Ａ−Ａ断面図である。
図１に示すように、この実施例の電子部品１は、所謂基板レスの積層型インダクタであり、下層外装材２，素体３，及びマーカー５を有したチップ６と一対の外部電極７−１，７−２とを具備している。
【００１８】
下層外装材２は、素体３の底部に配される絶縁層であり、無機材料であるガラスを主成分とし、アルミナを硬度調整材としている。
【００１９】
素体３は、絶縁層３１〜３３を積層し、その内部にコイル体４を内包した構造を成す。
素体３を構成する絶縁層３１〜３３は、下層外装材２と同様に、無機材料であるガラスを主成分とし、アルミナを硬度調整材としている。
コイル体４は、共に銀製の内部電極４１と内部電極４２とで構成されている。具体的には、内部電極４１が絶縁層３１上にパターン形成されると共に、内部電極４２が絶縁層３２上にパターン形成されている。そして、内部電極４１の内端部４１ａと内部電極４２の内端部４２ａとがビアホール４３で接続されて、２．５ターンのコイル体４が素体３の内部に形成されている。
【００２０】
マーカー５は、インダクタ１の実装方向を示す識別部材であり、素体３の最上の絶縁層３３の表面にパターン形成されている。マーカー５も、下層外装材２や素体３と同様に、無機材料であるガラスを主成分とし、アルミナを硬度調整材としているが、さらに色素としてのコバルトを含有している。
かかるマーカー５の硬度は、後述するように、製造時にマーカー５が薄くなるのを防止するため、下層外装材２の硬度及び素体３の硬度よりも大きく設定されている。すなわち、マーカー５を構成するガラスに対するアルミナの割合が、下層外装材２を構成するガラスに対するアルミナの割合や素体３を構成するガラスに対するアルミナの割合よりも大きく設定されている。
【００２１】
上記のような下層外装材２と素体３とマーカー５とで、１つのチップ６が形成され、このチップ６のエッジに丸めが施されている。具体的には、下層外装材２のエッジ２ａとマーカー５のエッジ５ａとが所望角度で丸められている。
外部電極７−１，７−２は、このようなチップ６の両端部に形成されている。具体的には、外部電極７−１，７−２は、銀，ニッケル，銅，錫等を素材としており、図２及び図３に示すように、外部電極７−１が、素体３の左端面から露出した内部電極４１の外端部４１ｂに接続され、外部電極７−２が、素体３の右端面から露出した内部電極４２の外端部４２ｂに接続されている。
【００２２】
次に、上記インダクタ１の製造方法を説明する。
この製造方法は、第１工程〜第３工程の３つの工程から成る。
なお、この製造方法は、請求項１の発明に係る製造方法を具体的に実現するものである。
図４は、第１工程を示す断面図であり、図５は、第２工程を示す断面図であり、図６は、第３工程を示す断面図である。図４及び図５では、理解を容易にするため、１つのウエハに３つのチップ部分を形成する場合を表示した。
【００２３】
第１工程は、フォトリソグラフィ工法により、３つのチップを載せたウエハを形成する工程である。
具体的には、図４の（ａ）に示すように、まず、ペースト状の下層外装材２を剥離可能なフィルム状の基材１０上に塗布して、紫外線により全面露光する。そして、図４の（ｂ）に示すように、ペースト状の絶縁層３１を塗布すると共に全露光して、ペースト状の内部電極４１をこの絶縁層３１上に塗布し、露光及び現像することで、内部電極４１をパターン形成する。以降、図４の（ｃ）に示すように、絶縁層３２，内部電極４２及び絶縁層３３を積層した後、マーカー５を絶縁層３３表面にパターン形成する。
すなわち、３つの素体３を下層外装材２上に形成する共に、マーカー５を各素体３上面に形成することにより、３つのチップ部分が載った積層体としてのウエハ１００を形成する。
ここで、かかる第１工程において、後述する第２工程における焼成後のマーカー５の硬度が下層外装材２の硬度及び素体３の硬度よりも大きくなるように、ガラスに対するアルミナの割合を設定しておく。
具体的には、マーカー５では、コバルトを含み且つガラスに対するアルミナの割合が５重量％以上４５重量％以下であるペーストを絶縁層３３上に塗布して、マーカー５の部分を形成する。一方、素体３では、ガラスに対するアルミナの割合が０重量％以上４５重量％以下であるペーストを塗布して、絶縁層３１〜３３を形成し、下層外装材２においても、ガラスに対するアルミナの割合が０重量％以上４５重量％以下である絶縁ペーストを基材１０上に塗布して、下層外装材２の部分を形成する。好ましくは、マーカー５では、ガラスに対するアルミナの割合を３５重量％に設定し、素体３及び下層外装材２では、ガラスに対するアルミナの割合を３０重量％以下に設定する。
【００２４】
第２工程は、ウエハを切断して得たチップを焼成する工程である。
具体的には、図５の（ａ）に示すように、ウエハ１００上の隣り合う外端部４１ｂと外端部４２ｂとの境界をカッタ１１０を用いて所謂ギロチンカットを行う。そして、図５の（ｂ）に示すように、基材１０を剥離することで、３つのチップ６を１つのウエハ１００から得る。しかる後、図５の（ｃ）に示すように、各チップ６を焼成する。
【００２５】
第３工程は、インダクタ１を完成させるまでの工程である。
第２工程で焼成されたチップ６のエッジに対して所望角度の丸めを施す必要がある。また、図５の（ａ），（ｂ）に示したように、ウエハ１００を切断する際に生じた下層外装材２のエッジのバリ２ｂを除去する必要がある。さらに、チップ６を焼成すると、絶縁層３１〜３３と内部電極４１，４２との間の熱膨張率や収縮率等の違いから、図５の（ｃ）に示すように、内部電極４１，４２の外端部４１ｂ，４２ｂが絶縁層３１〜３３の一部３ａ，３ｂで覆われてしまう。このため、この絶縁層３１〜３３の一部３ａ，３ｂを除去して、内部電極４１，４２の外端部４１ｂ，４２ｂを素体３から露出させる必要がある。
したがって、図６の（ａ）に示すように、この第３工程では、第２工程で焼成されたチップ６をバレル１２０を用いて研磨する。これにより、チップ６のエッジを所望角度に丸めると共にバリ２ｂを除去し、さらに、内部電極４１，４２の外端部４１ｂ，４２ｂを素体３から露出させる。
【００２６】
しかし、焼成後におけるマーカー５の硬度が下層外装材２の硬度及び素体３の硬度とほぼ同じであると、チップ６のバリ２ｂの除去や内部電極４１，４２の外端部４１ｂ，４２ｂの露出を確実に実行した場合に、図６の（ｂ）に示すように、マーカー５が過研磨状態になり、マーカー５の厚みが薄くなる。このため、マーカー５と素体３とのコントラストが小さくなって、マーカー５を認識し難くなる。
しかしながら、この実施例では、上記したように、マーカー５において、ガラスに対するアルミナの割合を３５重量％に設定し、素体３及び下層外装材２において、ガラスに対するアルミナの割合を３０重量％以下に設定して、マーカー５の硬度を下層外装材２の硬度及び素体３の硬度よりも大きくしている。
これにより、図５に示したチップ６のバリ２ｂや内部電極４１，４２の外端部４１ｂ，４２ｂを覆う絶縁層３１〜３３の一部３ａ，３ｂの除去時間の方がマーカー５の研磨時間よりも短くなる。この結果、図６の（ｃ）に示すように、チップ６のバリ２ｂや内部電極４１，４２の外端部４１ｂ，４２ｂを覆う絶縁層３１〜３３の一部３ａ，３ｂを除去し、チップ６のエッジを所望角度まで研磨した後でも、所望厚さのマーカー５が素体３の上に残存することとなる。このため、マーカー５と素体３とのコントラストが大きくなるので、マーカー５を容易に認識できるようになる。
【００２７】
次に、バレル１２０で研磨したチップ６の両端部を銀ペーストにディップして焼き付けた後、この銀層の上から、ニッケル，銅，錫等をメッキすることで、図６の（ｄ）に示すように、外部電極７−１，７−２をチップ６の両端部に形成し、インダクタ１の製造を完了する。
【００２８】
次いで、インダクタ１の使用例について説明する。
図７は、インダクタ１の使用例を示す斜視図である。
図７に示すように、インダクタ１は、外部電極７−１，７−２を基板２００上のランド２０１，２０２に載せて接続することで実装することができる。
この際、マーカー５が実装方向の目印となるが、上記したように、インダクタ１の表面のマーカー５は、所定厚さを保ち、素体３との明瞭なコントラストを保っているので、インダクタ１の実装方向を容易に認識することができる。
そして、上記したように、コイル体４の外端部４１ｂ，４２ｂが素体３から十分露出されているので、コイル体４と外部電極７−１，７−２との確実な接続が成されている。したがって、例えば、ランド２０１から外部電極７−１に入力された電流は、外端部４１ｂを通じてコイル体４内に流入し、外端部４２ｂを通じて外部電極７−２からランド２０２に出力されることとなる。
【実施例２】
【００２９】
次に、この発明の第２実施例に係る電子部品製造方法について説明する。
なお、この製造方法は、請求項２の発明に係る製造方法を具体的に実現するものである。
図８は、この発明の第２実施例に係る電子部品製造方法を適用するインダクタのチップの焼成状態を示す断面図である。
上記第１実施例では、第３工程におけるチップ６のバリを除去してエッジを所望角度に丸めるのに要するバレル時間と内部電極４１，４２の外端部４１ｂ，４２ｂを素体３から露出させるのに要するバレル時間がほぼ等しいとの観点から、下層外装材２と素体３との硬度を等しく設定した。
しかしながら、図８に示すように、第２工程で焼成されたチップ６の下層外装材２のバリ２ｂが大きく、しかも、内部電極４１，４２の外端部４１ｂ，４２ｂを覆う素体３の一部３ａ，３ｂが薄いような場合がある。このような場合には、第２工程で焼成された下層外装材２のエッジ２ａを所望角度まで丸めるに要するバレル時間が、内部電極４１，４２の外端部４１ｂ，４２ｂを露出させる迄に要するバレル時間よりも長くなる。
したがって、下層外装材２と素体３との硬度を等しく設定しておくと、内部電極４１，４２の外端部４１ｂ，４２ｂが露出しているにも拘わらず、下層外装材２のバリ２ｂの除去や丸めのために長時間を要し、スループットが劣化する。
【００３０】
この実施例は、第２工程における各種作業条件から、焼成されたチップ６の下層外装材２のエッジを所望角度まで丸めるに要するバレル時間が内部電極４１，４２の外端部４１ｂ，４２ｂを露出させる迄に要するバレル時間よりも長くなると判断される場合に適用する方法であり、下層外装材２の硬度を素体３の硬度よりも小さく設定して、第１工程〜第３工程を実行するものである。
具体的には、マーカー５では、コバルトを含み且つガラスに対するアルミナの割合が５重量％以上４５重量％以下であるペーストを絶縁層３３上に塗布する。一方、素体３では、ガラスに対するアルミナの割合が３重量％以上４５重量％以下であるペーストを絶縁層３１〜３３として塗布し、下層外装材２では、ガラスに対するアルミナの割合が０重量％以上４０重量％以下であるペーストを基材１０上に塗布する。
そして、上記範囲で、下層外装材２の硬度を素体３の硬度よりも小さく設定し、素体３の硬度をマーカー５の硬度よりも小さく設定する。
好ましくは、マーカー５では、ガラスに対するアルミナの割合を３５重量％に設定する。そして、素体３では、ガラスに対するアルミナの割合を２５重量％に設定し、下層外装材２では、ガラスに対するアルミナの割合を２０重量％に設定する。
【００３１】
かかる構成により、第３工程において、下層外装材２のバリ２ｂの除去や丸めのために要するバレル時間が、薄い素体３の一部３ａ，３ｂを研磨して内部電極４１，４２の外端部４１ｂ，４２ｂを露出させるに要する短いバレル時間とほぼ等しくなる。この結果、内部電極４１，４２に対する短いバレル時間で、下層外装材２のバリ２ｂの除去や丸めをも行うことができ、作業時間の短縮化とスループットの向上を図ることができる。
その他の構成，作用及び効果は上記第１実施例と同様であるので、その記載は省略する。
【実施例３】
【００３２】
次に、この発明の第３実施例に係る電子部品製造方法について説明する。
なお、この製造方法は、請求項３の発明に係る製造方法を具体的に実現するものである。
図９は、この発明の第３実施例に係る電子部品製造方法を適用するインダクタのチップの焼成状態を示す断面図である。
図９に示すように、第２工程で焼成されたチップ６の下層外装材２のバリ２ｂは小さいが、内部電極４１，４２の外端部４１ｂ，４２ｂを覆う素体３の一部３ａ，３ｂが厚いような場合がある。このような場合には、第２工程で焼成されたチップ６の内部電極４１，４２の外端部４１ｂ，４２ｂを露出させる迄に要するバレル時間が、下層外装材２のエッジを所望角度まで丸めるに要するバレル時間よりも長くなる。
したがって、上記第１及び第２実施例のように、下層外装材２の硬度を素体３の硬度よりも小さく設定したり、あるいは等しく設定しておくと、下層外装材２のバリ２ｂが除去され所望角度に丸まっているにも拘わらず、内部電極４１，４２の外端部４１ｂ，４２ｂが未だ露出していないとう状態が生じ、コイル体４と外部電極７−１，７−２との断線を招くおそれがある。かといって、内部電極４１，４２の外端部４１ｂ，４２ｂが露出するまでバレル時間を延ばすと、下層外装材２のエッジが過研磨状態になり、インダクタ１が実装時に横転するおそれもある。
【００３３】
この実施例は、第２工程における各種作業条件から、焼成されたチップ６の内部電極４１，４２の外端部４１ｂ，４２ｂを露出させる迄に要するバレル時間が、下層外装材２のエッジを所望角度まで丸めるに要するバレル時間よりも長くなると判断される場合に適用する方法であり、素体３の硬度を下層外装材２の硬度よりも小さく設定して、第１工程〜第３工程を実行するものである。
具体的には、マーカー５では、コバルトを含み且つガラスに対するアルミナの割合が５重量％以上４５重量％以下であるペーストを絶縁層３３上に塗布する。一方、素体３では、ガラスに対するアルミナの割合が３重量％以上４５重量％以下であるペーストを絶縁層３１〜３３として塗布し、下層外装材２では、ガラスに対するアルミナの割合が５重量％以上４０重量％以下であるペーストを基材１０上に塗布する。
そして、上記範囲で、素体３の硬度を下層外装材２の硬度よりも小さく設定し、下層外装材２の硬度をマーカー５の硬度よりも小さく設定する。
好ましくは、マーカー５におけるガラスに対するアルミナの割合を３５重量％、素体３におけるガラスに対するアルミナの割合を２５重量％に設定すると共に、下層外装材２におけるガラスに対するアルミナの割合を３０重量％に設定する。
【００３４】
かかる構成により、第３工程において、厚い素体３の一部３ａ，３ｂを研磨して内部電極４１，４２の外端部４１ｂ，４２ｂを露出させるに要するバレル時間が、下層外装材２のバリ２ｂの除去や丸めのために要する短いバレル時間とほぼ等しくなる。この結果、下層外装材２のバリ２ｂの除去や丸めるためのバレル時間で、内部電極４１，４２の外端部４１ｂ，４２ｂの露出作業をも同時に行うことができる。このため、断線がなくまた実装時に横転のおそれがない高品質のインダクタ１を提供することができると共に、作業時間の短縮化とスループットを向上を図ることができる。
その他の構成，作用及び効果は上記第１及び第２実施例と同様であるので、その記載は省略する。
【実施例４】
【００３５】
次に、この発明の第３実施例に係る電子部品について説明する。
図１０は、この発明の第３実施例に係る電子部品製造方法を示す断面図であり、図１１は、第３実施例の要部を示す斜視図である。
図１０及び図１１に示すように、この実施例のインダクタ１′は、下層外装材の構造が上記第１〜第３実施例と異なる。
具体的には、図１０及び図１１に示すように、４つの小さな矩形状の下層外装材２′を素体３の下部の配設した。
かかる構成により、第３工程のバレル時に最も摩耗が激しい箇所に下層外装材２′が位置することとなる。
【００３６】
次に、上記インダクタ１′の製造方法について説明する。
なお、この製造方法は、請求項４の発明に係る製造方法を具体的に実現するものである。
図１２は、インダクタ１′の製造工程を示す断面図である。
この方法の第１工程では、図１２の（ａ）に示すように、上記第１実施例の下層外装材２と同素材の大きな下層外装材２′を、基材１０上であって且つ各チップの角部を跨る位置に配置する。
しかる後、図１２の（ｂ）に示すように、上記第１〜第３実施例と同様にして、フォトリソグラフィ工法を用いて、下層外装材２′上に素体３とマーカー５とを積層する。
そして、第２工程において、図１２の（ｃ）に示すように、ウエハ上の隣り合う外端部４１ｂと外端部４２ｂとの境界をカッタ１１０を用いてギロチンカットを行った後、基材１０を剥離することで、下層外装材２′が下部の４つの角部に位置した３つのチップ６′を得る。
以降は、上記第１〜第３実施例と同様にして、各チップ６′を焼成した後、第３工程を実行し、バレル研磨及び外部電極７−１，７−２の形成を行うことで、インダクタ１′の製造が完了する。
その他の構成，作用及び効果は上記第１ないし第３実施例と同様であるので、その記載は省略する。
【図面の簡単な説明】
【００３７】
【図１】この発明の第１実施例に係る電子部品であるインダクタの分解斜視図である。
【図２】インダクタを透視して示す斜視図である。
【図３】図２の矢視Ａ−Ａ断面図である。
【図４】第１工程を示す断面図である。
【図５】第２工程を示す断面図である。
【図６】第３工程を示す断面図である。
【図７】インダクタの使用例を示す斜視図である。
【図８】この発明の第２実施例に係る電子部品製造方法を適用するインダクタのチップの焼成状態を示す断面図である。
【図９】この発明の第３実施例に係る電子部品製造方法を適用するインダクタのチップの焼成状態を示す断面図である。
【図１０】この発明の第３実施例に係る電子部品製造方法を示す断面図である。
【図１１】第３実施例の要部を示す斜視図である。
【図１２】第３実施例のインダクタの製造工程を示す断面図である。
【符号の説明】
【００３８】
１，１′…インダクタ、  ２，２′…下層外装材、  ２ａ，５ａ…エッジ、  ２ｂ…バリ、  ３…素体、  ３ａ，３ｂ…一部、  ４…コイル体、  ５…マーカー、  ６，６′…チップ、  ７−１，７−２…外部電極、  ３１〜３３…絶縁層、  ４１，４２…内部電極、  ４１ａ，４２ａ…内端部、  ４１ｂ，４２ｂ…外端部、  ４３…ビアホール、  １００…ウエハ、  １１０…カッタ、  １２０…バレル、  ２００…基板、  ２０１，２０２…ランド。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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