(57)【要約】【課題】小型でも十分な容量を確保することができ、好ましくは、従来よりも低コストに製造することができるキャパシタ内蔵インタポーザ及びそれを備えた半導体装置を提供する。【解決手段】Ａｌ箔１１に対してエッチング処理を行うことにより、少なくとも下面を多孔質構造にする。続いて、フッ硝酸及び蒸留水を用いてＡｌ箔１１を洗浄し、その後、Ａｌ箔１１に対してアジピン酸アンモニウム又は五ホウ酸アンモニウム等の水溶液中で陽極化成処理を行うことにより、陽極酸化皮膜１３を形成する。その後、Ａｌ箔１１の下面において、陽極酸化皮膜１３の表面にポリピロール又はポリエチレンジオキシチオフェン等の導電性高分子層１４を形成する。陽極酸化皮膜１３を容量絶縁膜として使用し、Ａｌ箔１１を陽極として使用し、導電性高分子層１４を陰極として使用する。つまり、Ａｌ箔１１、陽極酸化皮膜１３及び導電性高分子層１４からキャパシタが構成される。【選択図】図９
2008085207.tif 000002
【特許請求の範囲】
【請求項１】
基部と、
前記基部内に埋め込まれ、前記基部の上面から下面までを貫通する第１及び第２の導体ビアと、
前記第１の導体ビアに電気的に接続された弁金属材と、
前記弁金属材の片面に形成された陽極酸化皮膜と、
前記第２の導体ビアに電気的に接続され、前記弁金属との間で前記陽極酸化皮膜を挟む導電材と、
を有することを特徴とするキャパシタ内蔵インタポーザ。
【請求項２】
前記導電材は、前記陽極酸化皮膜の凹部内に入り込んだ導電性高分子材から構成されていることを特徴とする請求項１に記載のキャパシタ内蔵インタポーザ。
【請求項３】
前記第１及び第２の導電ビアの電位は、相異なる電位に設定されることを特徴とする請求項１又は２に記載のキャパシタ内蔵インタポーザ。
【請求項４】
請求項１乃至３のいずれか１項に記載のキャパシタ内蔵インタポーザと、
前記第１及び第２の導体ビアに電気的に接続された半導体集積回路チップと、
を有することを特徴とする半導体装置。
【請求項５】
弁金属材の片面に陽極酸化皮膜を形成する工程と、
前記陽極酸化皮膜上に導電材を形成する工程と、
基部、及び前記基部内に埋め込まれ、前記基部の上面から下面までを貫通する第１及び第２の導体ビアを備えたビア付基板に対し、前記弁金属材を前記第１の導体ビアに接続させ、前記導電材を前記第２の導体ビアに接続させる工程と、
を有することを特徴とするキャパシタ内蔵インタポーザの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路素子の直下等に実装されるキャパシタ内蔵インタポーザ、それを備えた半導体装置及びキャパシタ内蔵インタポーザの製造方法に関する。
【背景技術】
【０００２】
近時、マイクロプロセッサ等の半導体集積回路素子において、動作速度の高速化及び低消費電力化が図られている。そして、高周波領域（ＧＨｚ帯）において低電圧で半導体集積回路素子を安定して動作させるためには、負荷インピーダンスの急激な変動等に起因して生ずる電源電圧変動を抑制すると共に、電源の高周波ノイズを除去することが極めて重要である。
【０００３】
このため、従来の半導体パッケージ基板上では、電源電圧変動並びに電源線及び接地線の重畳する基板内の高周波ノイズによる半導体集積回路素子の誤動作を防止するために、デカップリングキャパシタとして、積層チップキャパシタが半導体集積回路素子近傍に実装されている。
【０００４】
このようなキャパシタとしては、その大容量化及びＧＨｚ以上での高周波領域における低インダクタンス化を両立したものが望まれる。ところが、上述のような実装形態では、積層チップキャパシタと半導体集積回路素子との間での配線の引き回しが必要になり、配線による寄生インダクタンスが存在する。このため、高速動作の半導体集積回路素子に対する電源電圧変動の抑止及び高周波リップルを吸収する機能が著しく低下してしまう。
【０００５】
その一方で、半導体集積回路素子の直下にキャパシタを配置し、半導体集積回路素子の電源線及び接地線からキャパシタまでの配線引き回しを短くした構造が知られている。この構造によれば、インダクタンスが低減される。
【０００６】
例えば、特許文献１には、セラミック回路基板上に誘電体薄膜を形成し、インダクタンスを低減することにより、電源ラインに対するノイズの低減を実現することが記載されている。
【０００７】
また、特許文献２〜５には、ビアホールを有する支持基板上に形成された薄膜型キャパシタの上面パッドを半導体集積回路素子に接続し、下面パッドを回路基板に接続することにより、インダクタンスを低減することが記載されている。つまり、半導体集積回路素子とそれを搭載する回路基板との間にキャパシタが挿入されている。
【０００８】
また、特許文献６〜８には、キャパシタ容量を増大するために、誘電体層の厚さを薄くする技術を導入した薄膜キャパシタを用いることが記載されている。このような薄膜キャパシタは、真空装置を用いてシリコン等の支持基板上に金属電極層及び誘電体酸化物層を堆積させる薄膜プロセスにより形成される。そして、ドライエッチングによる微細加工が可能であるため、低インダクタンス構造を形成できる。
【０００９】
一方、従来、固体電解コンデンサは大容量キャパシタとして利用されているが、その構造から等価直列抵抗（ＥＳＲ）及び等価直列インダクタンス（ＥＳＬ）が端子長及び配線長のために大きくなり、高周波領域でのデカップリング素子として十分に機能できない。特許文献９〜１１には、かかる課題を解決するためにＥＳＲ及びＥＳＬを下げること目的とした固体電解コンデンサが提案されている。
【００１０】
しかしながら、特許文献１〜５に記載されている技術では、インタポーザ型キャパシタを作製するために、支持基板にスルービアを形成しなければならない。従って、導体及びセラミックスを同時に焼成するか、シリコン基板に貫通孔を形成し、ビア間の絶縁化処理を施した後に、導体を充填しスルービアを形成する必要がある。これらの処理は、極めて困難であり、多大なコストが必要である。
【００１１】
また、特許文献６〜８に記載されている技術では、薄膜キャパシタの電極材料として、酸化しにくいＰｔ及びＡｕ等の貴金属材料が必要とされる。また、高誘電率材料を成膜するためのスパッタリング装置等の真空設備を導入する必要もある。更に、歩留を向上させるために、パーティクル除去対策をとる必要もある。このため、多大なコストが必要である。
【００１２】
また、特許文献９〜１１に記載されている技術では、キャパシタの構造が複雑なため、それを製造するための処理が複雑になる。この結果、多大なコストが必要である。
【００１３】
【特許文献１】特開平４−２１１１９１号公報
【特許文献２】特開平７−１７６４５３号公報
【特許文献３】特開２００１−６８５８３号公報
【特許文献４】特開２００１−３５９９０号公報
【特許文献５】特開２００４−３０４１５９号公報
【特許文献６】特開２００３−１９７４６３号公報
【特許文献７】特開２００４−７９８０１号公報
【特許文献８】特開２００４−２１４５８９号公報
【特許文献９】特開２００１−３０７９５５号公報
【特許文献１０】特開２００５−１２０８４号公報
【特許文献１１】特開２００４−１７２１５４号公報
【特許文献１２】特開２００６−６０１１９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
本発明の目的は、小型でも十分な容量を確保することができ、好ましくは、従来よりも低コストに製造することができるキャパシタ内蔵インタポーザ、それを備えた半導体装置及びキャパシタ内蔵インタポーザの製造方法を提供することにある。
【課題を解決するための手段】
【００１５】
本願発明者は、上記課題を解決すべく、鋭意検討を重ねた結果、以下に示す発明の諸態様に想到した。
【００１６】
本発明に係るキャパシタ内蔵インタポーザには、基部と、前記基部内に埋め込まれ、前記基部の上面から下面までを貫通する第１及び第２の導体ビアと、前記第１の導体ビアに電気的に接続された弁金属材と、が設けられている。また、前記弁金属材の片面には、陽極酸化皮膜が形成されている。更に、前記第２の導体ビアに電気的に接続され、前記弁金属との間で前記陽極酸化皮膜を挟む導電材が設けられている。
【００１７】
本発明に係る半導体装置には、上述のキャパシタ内蔵インタポーザと、前記第１及び第２の導体ビアに電気的に接続された半導体集積回路チップと、が設けられている。
【発明の効果】
【００１８】
本発明によれば、実効面積が極めて大きい弁金属の陽極酸化皮膜が容量絶縁膜として作用するため、大きな容量を得ることができる。また、陽極酸化処理には、大型真空設備及びコスト等は必要とされないため、コストを低減することもできる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の実施形態について、添付の図面を参照して具体的に説明する。但し、ここでは、便宜上、キャパシタ内蔵インタポーザ及び半導体装置の構造については、その製造方法と共に説明する。
【００２０】
（第１の実施形態）
先ず、本発明の第１の実施形態に係るキャパシタ内蔵インタポーザの製造方法について説明する。
【００２１】
先ず、図１Ａ及び図１Ｂに示すように、ガラス基部２に複数の導体ビア３が埋め込まれて構成されたビア付ガラス基板１を準備する。ビア付ガラス基板１を形成する。なお、市販されているビア付ガラス基板１を購入してもよい。ビア付ガラス基板１の形成方法は、例えば特許文献１２に記載されている。ビア付ガラス基板１としては、例えば、厚さが０．４ｍｍのほう珪酸ガラス基部２に、鉄・ニッケル・コバルト合金からなる導体ビア３が充填されたものを用いる。
【００２２】
なお、本実施形態では、複数の導体ビア３に対し、１列毎に、電源線用（＋）と接地線用（−）とを入れ替えている。これは、電極端子間で発生する相互インダクタンスを相殺して、インダクタンスを低減するためである。また、一部の導体ビア３を信号線用としている。
【００２３】
次に、図２Ａ及び図２Ｂに示すように、ビア付ガラス基板１の上に、銀ペースト４を塗布し、これを印刷法によりパターニングする。このとき、各導体ビア３に電気的に接触するように銀ペースト４を電極層として残存させる。なお、銀ペースト４の代わりにカーボンペースト等、他の導電性ペーストを用いてもよく、また、これらを同時に用いてもよい。
【００２４】
その一方で、図３に示すように、Ａｌ箔１１に、例えばパンチング加工又はレーザ加工によって、開口部１２を形成する。このとき、開口部１２を形成する位置は、導体ビア３のうちで、電源線又は接地線に接続されるものに対応させる。また、開口部１２の大きさについては、例えば、電源線用の導体ビア３に対応するものの大きさを導体ビア３の直径よりも小さくし、接地線用の導体ビア３に対応するものの大きさを導体ビア３の直径よりも大きくする。このような開口部１２を形成することにより、平面視において、後に、Ａｌ箔１１が、電源線用の導体ビア３に対応する銀ペースト４及び接地線用の導体ビア３に対応する銀ペースト４の双方に跨るようにする。Ａｌ箔１１としては、例えば、厚さが０．１５ｍｍのものを用いる。
【００２５】
次いで、Ａｌ箔１１に対してエッチング処理を行うことにより、少なくとも下面を多孔質構造にする。続いて、フッ硝酸及び蒸留水を用いてＡｌ箔１１を洗浄し、その後、Ａｌ箔１１に対してアジピン酸アンモニウム又は五ホウ酸アンモニウム等の水溶液中で陽極化成処理を行うことにより、図４Ａに示すように、陽極酸化皮膜１３を形成する。これらの結果、図４Ｂに示すように、非常に細かい凹凸がＡｌ箔１１の表面に形成され、そこに陽極酸化皮膜１３が形成されるため、その実効表面積が極めて大きなものとなる。陽極化成処理では、例えば、１０００ｍｌの純水に対してアジピン酸アンモニウムを１５０ｇ溶解させた水溶液を用いる。また、例えば、その際の液温度を８５℃とし、化成電圧を１００Ｖとし、電流を０．３Ａとし、電圧印加時間を２０分とする。なお、エッチング処理を省略して陽極化成処理のみを行ってもよい。
【００２６】
その後、図５Ａ及び図５Ｂに示すように、Ａｌ箔１１の下面において、陽極酸化皮膜１３の表面にポリピロール又はポリエチレンジオキシチオフェン等の導電性高分子層１４を形成する。導電性高分子層１４の形成に当たっては、例えば、ポリエチレンジオキシチオフェン及びスチレンスルホン酸を含む溶液を陽極酸化皮膜１３の表面に塗布し、これを乾燥させるという処理を５回繰り返す。この結果、導電性高分子層１４の膜厚は、２０μｍ程度となる。本実施形態では、陽極酸化皮膜１３を容量絶縁膜として使用し、Ａｌ箔１１を陽極として使用し、導電性高分子層１４を陰極として使用する。つまり、Ａｌ箔１１、陽極酸化皮膜１３及び導電性高分子層１４からキャパシタが構成される。
【００２７】
次に、陽極酸化皮膜１３のうちで、Ａｌ箔１１の電源線に接続される部分を覆っている箇所を除去する。次いで、図６に示すように、Ａｌ箔１１の下面において、導電性高分子層１４のうちで、電源線側に配置される部分を絶縁層１５に変化させる。このとき、例えば、接地線側に配置される部分を覆い、電源線側に配置される部分を露出するマスクを用いて、エネルギが３００ｍＪ／ｃｍ2の紫外線（ｉ線、波長３６５ｎｍ）を導電性高分子層１４に照射すればよい。
【００２８】
続いて、図７Ａ及び図７Ｂに示すように、銀ペースト４上に、導電性高分子層１４及び絶縁層１５等が形成されたＡｌ箔１１の下面を貼り合せる。この貼り合わせでは、導電性高分子層１４の全体を、接地線側の銀ペースト４上に位置させ、絶縁層１５を電源線側の銀ペースト４上に位置させる。そして、銀ペースト４を硬化させる。この硬化は、例えば、２００℃の大気中に１時間保持することにより行うことができる。
【００２９】
その後、図８に示すように、ビア付ガラス基板１の上面及び下面に、感光性ポリイミド又は感光性エポキシ等の樹脂材料からなる絶縁性の保護樹脂膜２１を形成する。保護樹脂膜２１の形成に当たっては、例えば、先ず、感光性エポキシ樹脂のエポキシワニスをスピンコート法（２０００ｒｐｍ、３０秒間）により、１０μｍの厚さに塗布する。次いで、６０℃でのプリベークを行い、その後に、露光及び現像を行い、２００℃での本ベークを行う。この結果、厚さが５μｍ程度のエポキシ樹脂膜が保護樹脂膜２１として得られる。
【００３０】
なお、保護樹脂膜２１の材料としては、他に、ベンゾシクロブテン樹脂、ビスマレイミド樹脂、マレイド樹脂、シアネート樹脂、ポリフェニレンエーテル樹脂、ポリフェニレンオキサイド樹脂、フッ素含有樹脂、液晶ポリマ、ポリエーテルイミド樹脂、及びポリエーテルエーテルケトン樹脂等が挙げられる。
【００３１】
続いて、図９に示すように、保護樹脂膜２１に、ビア付ガラス基板１の上面側では、銀ペースト４を露出する開口部を形成し、下面側では、導体ビア３を露出する開口部を形成する。なお、ビア付ガラス基板１の上面側において、電源線用の銀ペースト４まで達する開口部を形成する際には、その開口部からＡｌ箔１１も露出させる。そして、これらの開口部内に、導体プラグ２２をＵＢＭ（Under Bump Metal）層として形成する。導体プラグ２２は、例えば、Ｔｉ及びＣｕのスパッタ膜並びにＮｉめっき膜から形成することができる。
【００３２】
このようにして、第１の実施形態に係るキャパシタ内蔵インタポーザが完成する。このキャパシタ内蔵インタポーザでは、上述のように、陽極酸化皮膜１３の実効表面積が極めて大きい。また、導電性高分子層１４の構成粒子が小さく、陽極酸化皮膜１３の凹部内まで導電性高分子層１４が確実に入り込んでいる。従って、キャパシタの容量は極めて大きなものとなる。
【００３３】
そして、このキャパシタ内蔵インタポーザでは、半導体集積回路チップの直下にキャパシタを実装し、両者の距離を極めて短くすることができるため、キャパシタのインダクタンスが非常に小さくなる。従って、半導体集積回路の高周波領域（ＧＨｚ帯）での動作を安定させることができる。
【００３４】
また、ビア付ガラス基板１の形成に当たっては、産業上の特別な新しい技術及び装置等は必要とされない。従って、シリコン基板に貫通ビアを形成する従来の技術と比較して、煩雑な処理を不要とすると共に、コストを下げることができる。
【００３５】
また、陽極化成処理に関する技術は確立されており、この処理には、スパッタリング装置及びドライエッチング装置等の大型真空設備は必要とされない。この観点からも、本実施形態は、低コスト化に優れているといえる。
【００３６】
更に、基部として、絶縁性が高いガラス基部２を用いているため、シリコン製の基部を用いる場合と比較して、導体ビア３を伝播する高速信号の伝送損失が少ないという効果も得られる。このような知見は、「松丸幸平ほか、ＭＥＳ２００５、第１５回マイクロエレクトロニクスシンポジウム、ｐ．１９３−１９６」に記載されている。また、ガラス基部２の厚さは、例えば０．４ｍｍであるため、そのまま搬送することも可能であり、そのまま処理に付することも可能である。一方、従来の技術では、貫通孔の形成等のためにシリコン基板等を薄くしておく必要があるため、シリコン基板等を台座に固定しておかなければ、搬送及び処理が困難である。但し、このような固定を行うと、台座への固定及び台座からの取り外し等の工程が必要になってしまう。
【００３７】
そして、このようなキャパシタ内蔵インタポーザを備えた半導体装置の構造は、例えば図１０に示すようなものとなる。即ち、キャパシタ部３４を備えたキャパシタ内蔵インタポーザ３１の導体プラグ２２（ＵＢＭ層）上に半田ボール３５が形成されている。キャパシタ部３４は、上述のようなＡｌ箔１１、陽極酸化皮膜１３及び導電性高分子層１４から構成されている。そして、キャパシタ内蔵インタポーザ３１の上側において、半田ボール３５を介して半導体集積回路チップ３２がキャパシタ内蔵インタポーザ３１に接続されている。また、キャパシタ内蔵インタポーザ３１の上側において、半田ボール３５を介してパッケージ基板３３がキャパシタ内蔵インタポーザ３１に接続されている。パッケージ基板３３内には、引き回し配線等が形成されている。そして、これらが封止樹脂材３７によって封止されている。なお、パッケージ基板３３の下側には、外部端子として半田ボール３６が形成されている。
【００３８】
（第２の実施形態）
次に、本発明の第２の実施形態について説明する。第２の実施形態では、図１１に示すように、ビア付ガラス基板１の上面だけでなく、下面にも銀ペースト４、並びにＡｌ箔１１、陽極酸化皮膜１３及び導電性高分子層１４を備えたキャパシタが形成されている。
【００３９】
このような第２の実施形態によれば、第１の実施形態と比較して、全体の容量を２倍にすることができるので、高周波ノイズをより抑制することが可能となる。
【００４０】
（第３の実施形態）
次に、本発明の第３の実施形態について説明する。第３の実施形態では、導電性高分子層を絶縁化する処理を省略する。
【００４１】
先ず、図１２に示すように、第１の実施形態と同様に、銀ペースト４の形成までの処理を行う。その一方で、Ａｌ箔１１への開口部１２の形成、陽極酸化皮膜１３の形成、及び導電性高分子層１４の形成を行う。但し、本実施形態では、図１３に示すように、電源線に接続される導体ビア３に対応するものの大きさを、第１の実施形態よりも大きくして、平面視において、後に、Ａｌ箔１１が、電源線に接続される導体ビア３に対応する銀ペースト４と一切重なり合わないようにする。
【００４２】
その後、図１２に示すように、銀ペースト４上に、導電性高分子層１４等が形成されたＡｌ箔１１の下面を貼り合せる。この貼り合わせでは、導電性高分子層１４の全体を、接地線側の銀ペースト４上に位置させる。つまり、本実施形態では、平面視において、Ａｌ箔１１が電源線側の銀ペースト４と重なり合うことがなく、Ａｌ箔１１が接地線側の銀ペースト４内に収まる。そして、銀ペースト４を硬化させる。
【００４３】
次に、図１４に示すように、絶縁性の保護樹脂膜２１を形成する。次いで、保護樹脂膜２１に、ビア付ガラス基板１の上面側では、銀ペースト４を露出する開口部だけでなくＡｌ箔１１を露出する開口部をも形成し、下面側では、導体ビア３を露出する開口部を形成する。なお、本実施形態では、電源線用の銀ペースト４まで達する開口部からはＡｌ箔１１を露出させずに、Ａｌ箔１１を露出する開口部を別個に形成する。そして、これらの開口部内に、導体プラグ２２をＵＢＭ（Under Bump Metal）層として形成する。
【００４４】
このようにして、第３の実施形態に係るキャパシタ内蔵インタポーザが完成する。この第３の実施形態によれば、導電性高分子層１４に対する紫外線照射が不要であるため、その分だけ、工程数が少なくなり、必要な時間が短縮される。
【００４５】
（第４の実施形態）
次に、本発明の第４の実施形態について説明する。第４の実施形態では、図１５に示すように、キャパシタが接地線用の銀ペースト４上のみに位置すると共に、ビア付ガラス基板１の上面だけでなく、下面にも銀ペースト４、並びにＡｌ箔１１、陽極酸化皮膜１３及び導電性高分子層１４を備えたキャパシタが形成されている。
【００４６】
このような第４の実施形態によれば、第３の実施形態と比較して、全体の容量を２倍にすることができるので、高周波ノイズをより抑制することが可能となる。
【００４７】
なお、これらの実施形態では、弁金属としてＡｌを採用してＡｌ箔を用いているが、これに代えて、他の弁金属の箔、例えば、Ｔａ箔、Ｎｂ箔、Ｔｉ箔又はＳｉ箔等を用いてもよい。また、箔材ではなく板材を使用してもよい。特に、Ｎｂ箔を用いた場合には、キャパシタの容量をより一層大きくすることができる。これは、Ａｌの比誘電率が約８であるのに対し、Ｎｂの比誘電率が約４２と非常に大きいためである。Ｎｂ箔を用いる場合には、例えばリン酸溶液中で陽極化成処理を行えばよい。この陽極化成処理では、例えば、液温度を９０℃とし、化成電圧を１５０Ｖとし、電流を０．６Ａとし、電圧印加時間を１０分とする。
【００４８】
以下、本発明の諸態様を付記としてまとめて記載する。
【００４９】
（付記１）
基部と、
前記基部内に埋め込まれ、前記基部の上面から下面までを貫通する第１及び第２の導体ビアと、
前記第１の導体ビアに電気的に接続された弁金属材と、
前記弁金属材の片面に形成された陽極酸化皮膜と、
前記第２の導体ビアに電気的に接続され、前記弁金属との間で前記陽極酸化皮膜を挟む導電材と、
を有することを特徴とするキャパシタ内蔵インタポーザ。
【００５０】
（付記２）
前記導電材は、前記陽極酸化皮膜の凹部内に入り込んだ導電性高分子材から構成されていることを特徴とする付記１に記載のキャパシタ内蔵インタポーザ。
【００５１】
（付記３）
前記基部は、ガラス材から構成されていることを特徴とする付記１又は２に記載のキャパシタ内蔵インタポーザ。
【００５２】
（付記４）
前記基部上において前記第２の導体ビアに接する導電性ペーストを有し、
前記弁金属材は、前記陽極酸化皮膜及び導電材を介して前記導電性ペーストに貼り付けられていることを特徴とする付記１乃至３のいずれか１項に記載のキャパシタ内蔵インタポーザ。
【００５３】
（付記５）
前記導電性ペーストは、銀ペースト又はカーボンペーストの少なくとも一方を含有することを特徴とする付記４に記載のキャパシタ内蔵インタポーザ。
【００５４】
（付記６）
前記基部の上面及び下面に形成された保護樹脂膜と、
前記保護樹脂膜内に埋め込まれ、前記第１の導体ビアに電気的に接続された第１の外部接続用プラグと、
前記保護樹脂膜内に埋め込まれ、前記第２の導体ビアに電気的に接続された第２の外部接続用プラグと、
を有することを特徴とする付記１乃至５のいずれか１項に記載のキャパシタ内蔵インタポーザ。
【００５５】
（付記７）
前記第１及び第２の導電ビアの電位は、相異なる電位に設定されることを特徴とする付記１乃至６のいずれか１項に記載のキャパシタ内蔵インタポーザ。
【００５６】
（付記８）
付記１乃至７のいずれか１項に記載のキャパシタ内蔵インタポーザと、
前記第１及び第２の導体ビアに電気的に接続された半導体集積回路チップと、
を有することを特徴とする半導体装置。
【００５７】
（付記９）
弁金属材の片面に陽極酸化皮膜を形成する工程と、
前記陽極酸化皮膜上に導電材を形成する工程と、
基部、及び前記基部内に埋め込まれ、前記基部の上面から下面までを貫通する第１及び第２の導体ビアを備えたビア付基板に対し、前記弁金属材を前記第１の導体ビアに接続させ、前記導電材を前記第２の導体ビアに接続させる工程と、
を有することを特徴とするキャパシタ内蔵インタポーザの製造方法。
【００５８】
（付記１０）
前記弁金属材として弁金属箔を用い、
前記導電材として導電性高分子ペーストを用い、
前記弁金属箔と前記第１の導体ビアとの接続を外部接続用プラグを介して行い、
前記導電性高分子ペーストと前記第２の導体ビアとの接続を導電性ペーストを介して行うことを特徴とする付記９に記載のキャパシタ内蔵インタポーザの製造方法。
【図面の簡単な説明】
【００５９】
【図１Ａ】本発明の第１の実施形態に係るキャパシタ内蔵インタポーザの製造方法におけるビア付ガラス基板を示す上面図である。
【図１Ｂ】図１Ａ中のＩ−Ｉ線に沿った断面図である。
【図２Ａ】図１Ａに引き続き、キャパシタ内蔵インタポーザの製造方法を示す上面図である。
【図２Ｂ】図２Ａ中のＩ−Ｉ線に沿った断面図である。
【図３】本発明の第１の実施形態に係るキャパシタ内蔵インタポーザの製造方法におけるＡｌ箔を示す下面図である。
【図４Ａ】図３に引き続き、キャパシタ内蔵インタポーザの製造方法を示す下面図である。
【図４Ｂ】陽極酸化処理の結果を示す断面図である。
【図５Ａ】図４Ａに引き続き、キャパシタ内蔵インタポーザの製造方法を示す下面図である。
【図５Ｂ】導電性高分子層の形成後の状態を示す断面図である。
【図６】図５Ａに引き続き、キャパシタ内蔵インタポーザの製造方法を示す下面図である。
【図７Ａ】図２Ａに引き続き、キャパシタ内蔵インタポーザの製造方法を示す上面図である。
【図７Ｂ】図７Ａ中のＩ−Ｉ線に沿った断面図である。
【図８】図７Ｂに引き続き、キャパシタ内蔵インタポーザの製造方法を示す断面図である。
【図９】図８に引き続き、キャパシタ内蔵インタポーザの製造方法を示す断面図である。
【図１０】第１の実施形態に係るキャパシタ内蔵インタポーザを備えた半導体装置を示す断面図である。
【図１１】本発明の第２の実施形態に係るキャパシタ内蔵インタポーザを示す断面図である。
【図１２】本発明の第３の実施形態に係るキャパシタ内蔵インタポーザの製造方法を示す断面図である。
【図１３】本発明の第３の実施形態に係るキャパシタ内蔵インタポーザの製造方法におけるＡｌ箔を示す上面図である。
【図１４】図１２に引き続き、キャパシタ内蔵インタポーザの製造方法を示す断面図である。
【図１５】本発明の第４の実施形態に係るキャパシタ内蔵インタポーザを示す断面図である。
【符号の説明】
【００６０】
１：ビア付ガラス基板
２：ガラス基部
３：導体プラグ
４：銀ペースト
１１：Ａｌ箔
１２：開口部
１３：陽極酸化皮膜
１４：導電性高分子層
１５：絶縁層
２１：保護樹脂膜
２２：導体プラグ
【図１Ａ】
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【図１Ｂ】
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【図２Ａ】
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【図２Ｂ】
2008085207.tif 000006
【図３】
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【図４Ａ】
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【図４Ｂ】
2008085207.tif 000009
【図５Ａ】
2008085207.tif 000010
【図５Ｂ】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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